半導体基板の上部に形成された活性領域と、前記半導体基板を貫通するように形成され、前記半導体基板の材料よりも熱膨張係数が大きい導電体からなる貫通電極と、前記半導体基板の上部で且つ前記貫通電極と前記活性領域との間に形成された応力緩衝領域とを備え、前記応力緩衝領域は、前記半導体基板の上部に該半導体基板を貫通しないように形成され、前記半導体基板の材料よりも熱膨張係数が大きい材料からなる応力緩衝部と、該応力緩衝部が形成されていない未処理領域とを有し、前記応力緩衝部は、前記半導体基板の基板面と垂直で且つ前記貫通電極及び活性領域を通る断面において、前記未処理領域を挟んで少なくとも2箇所に形成されている半導体装置。請求項1において、前記応力緩衝部は、酸化シリコン、窒素含有酸化シリコン及び窒化シリコンのうちの少なくとも1つを含む絶縁性材料からなる半導体装置。請求項1又は2において、前記応力緩衝部は、高密度プラズマ膜又は準常圧CVD酸化膜を含む材料からなる半導体装置。請求項1~3のいずれか1項において、前記応力緩衝部の少なくとも1つ及び前記未処理領域は、前記貫通電極を中心とする円形である半導体装置。請求項1~3のいずれか1項において、前記応力緩衝部の少なくとも1つ及び前記未処理領域は、前記貫通電極を中心とする多角形である半導体装置。請求項1~3のいずれか1項において、前記未処理領域は、前記貫通電極を対称点として点対称となるように形成されている半導体装置。請求項1~3のいずれか1項において、前記応力緩衝部と前記未処理領域とは、前記貫通電極の周辺部にそれぞれ市松模様状に形成されている半導体装置。請求項1~3のいずれか1項において、前記未処理領域は、前記貫通電極の周辺部に不規則に設けられている半導体装置。請求項1~8のいずれか1項において、前記応力緩衝部は、内部に空孔を有する半導体装置。請求項1~9のいずれか1項において、前記応力緩衝部は、第1の応力緩衝部と該第1の応力緩衝部よりも前記貫通電極に近接している第2の応力緩衝部とを含み、前記第2の応力緩衝部の下端部は、前記第1の応力緩衝部よりも前記半導体基板に深く形成されている半導体装置。請求項1~10のいずれか1項において、前記半導体基板の上に形成された第1の絶縁膜をさらに備え、前記貫通電極は、前記第1の絶縁膜及び半導体基板を貫通し、前記応力緩衝部のうち少なくとも1つは、前記第1の絶縁膜を貫通している半導体装置。請求項1~11のいずれか1項において、前記貫通電極と前記半導体基板との間に形成された金属からなるバリア膜と、前記バリア膜と前記半導体基板との間に形成された第2の絶縁膜とをさらに備えている半導体装置。請求項1~12のいずれか1項において、前記半導体基板は、主面の面方位が{100}であるシリコンからなり、前記デバイスは、チャネル長方向が結晶軸の<110>方向であるn型電界効果トランジスタ又はp型電界効果トランジスタであり、前記貫通電極は、チャネル長方向又はチャネル幅方向の延長線上に位置する半導体装置。請求項1~12のいずれか1項において、前記半導体基板は、主面の面方位が{100}であるシリコンからなり、前記デバイスは、チャネル長方向が結晶軸の<100>方向であるn型電界効果トランジスタであり、前記貫通電極は、チャネル長方向又はチャネル幅方向の延長線上に位置する半導体装置。請求項1~12のいずれか1項において、前記半導体基板は、主面の面方位が{100}であるシリコンからなり、前記デバイスは、チャネル長方向が結晶軸の<100>方向であるp型電界効果トランジスタであり、前記貫通電極は、チャネル長方向又はチャネル幅方向の延長線上に位置し、前記応力緩衝部は、チャネル長方向が結晶軸の<100>方向でない場合又はn型電界効果トランジスタの場合よりも少なく設けられている半導体装置。請求項1~15のいずれか1項において、前記半導体基板の上部における前記応力緩衝部と近接する側の端部は、丸みを帯びており、前記半導体基板と前記応力緩衝部との境界領域に溝部が形成されている半導体装置。請求項16において、前記溝部の深さは、13nm以上である半導体装置。半導体基板の上部に活性領域の両側に位置するように前記半導体基板の材料よりも熱膨張係数が大きい絶縁性材料からなる応力緩衝部を含む応力緩衝領域を形成する工程aと、前記半導体基板に該半導体基板を貫通するように、熱膨張係数が大きい導電体からなる貫通電極を形成する工程bとを備え、前記応力緩衝領域は、前記活性領域と前記貫通電極との間に配置されており、前記工程aにおいて、前記応力緩衝領域に前記応力緩衝部が形成されていない未処理領域を設け、前記応力緩衝部を、前記半導体基板の基板面と垂直で且つ前記貫通電極及び活性領域を通る断面において、前記未処理領域を挟んで少なくとも2箇所に形成する半導体装置の製造方法。請求項18において、前記工程bにおいて、前記半導体基板の上部に電極用穴部を形成し、該電極用穴部に前記導電体を埋め込み、前記半導体基板の下面から前記導電体を露出することにより前記貫通電極を形成する半導体装置の製造方法。請求項18において、前記工程bにおいて、前記半導体基板を貫通する貫通孔を形成し、該貫通孔に前記導電体を埋め込むことにより前記貫通電極を形成する半導体装置の製造方法。請求項18~20のいずれか1項において、前記工程bを前記工程aよりも後に行う半導体装置の製造方法。請求項18~20のいずれか1項において、前記工程aを前記工程bよりも後に行う半導体装置の製造方法。請求項18~22のいずれか1項において、前記工程aにおいて、前記応力緩衝部は、酸化シリコン、窒素含有酸化シリコン及び窒化シリコンのうちの少なくとも1つを含む絶縁性材料からなる半導体装置の製造方法。請求項18~23のいずれか1項において、前記工程aにおいて、前記応力緩衝部は、高密度プラズマ膜又は準常圧CVD酸化膜を含む材料からなる半導体装置の製造方法。請求項18~24のいずれか1項において、前記工程aにおいて、前記応力緩衝部のうちの少なくとも1つ及び前記未処理領域が前記貫通電極を中心とする円形となるように前記応力緩衝領域を形成する半導体装置の製造方法。請求項18~24のいずれか1項において、前記工程aにおいて、前記応力緩衝部のうちの少なくとも1つ及び前記未処理領域が前記貫通電極を中心とする多角形となるように前記応力緩衝領域を形成する半導体装置の製造方法。請求項18~24のいずれか1項において、前記工程aにおいて、前記未処理領域を、前記貫通電極を対称点として点対称となるように設ける半導体装置の製造方法。請求項18~24いずれか1項において、前記工程aにおいて、前記貫通電極の周辺部に前記応力緩衝部と前記未処理領域とをそれぞれ市松模様状に形成する半導体装置の製造方法。請求項18~24のいずれか1項において、前記工程aにおいて、前記貫通電極の周辺部に前記未処理領域を不規則に点在するように設ける半導体装置の製造方法。請求項18~29のいずれか1項において、前記応力緩衝部の内部に空孔を形成する工程cをさらに備えている半導体装置の製造方法。請求項18~30のいずれか1項において、前記工程bにおいて、第1の応力緩衝部と該第1の応力緩衝部よりも前記貫通電極に近接している第2の応力緩衝部とを形成し、前記第2の応力緩衝部を第1の応力緩衝部の深さよりも深くなるように形成する半導体装置の製造方法。請求項18~31のいずれか1項において、前記半導体基板の上に第1の絶縁膜を形成する工程dをさらに備え、前記貫通電極を、前記第1の絶縁膜を貫通するように形成し、前記応力緩衝部のうち少なくとも1つを、前記第1の絶縁膜を貫通するように形成する半導体装置の製造方法。請求項18~32のいずれか1項において、前記電極用穴部の側壁に第2の絶縁膜を形成する工程eと、前記電極用穴部の側壁における前記第2の絶縁膜の上に金属からなるバリア膜を形成する工程fとをさらに備えている半導体装置の製造方法。請求項18~33のいずれか1項において、前記工程aは、主面の面方位が{100}であるシリコンからなる半導体基板の上部にチャネル長方向が結晶軸の<110>方向であるn型電界効果トランジスタ又はp型電界効果トランジスタを形成する工程であり、前記工程bは、チャネル長方向又はチャネル幅方向の延長線上に前記貫通電極を形成する工程である半導体装置の製造方法。請求項18~33のいずれか1項において、前記工程aは、主面の面方位が{100}であるシリコンからなる半導体基板の上部にチャネル長方向が結晶軸の<100>方向であるn型電界効果トランジスタを形成する工程であり、前記工程bは、チャネル長方向又はチャネル幅方向の延長線上に前記貫通電極を形成する工程である半導体装置の製造方法。請求項18~33のいずれか1項において、前記工程aは、主面の面方位が{100}であるシリコンからなる半導体基板の上部に、チャネル長方向が結晶軸の<100>方向であるp型電界効果トランジスタを形成する工程であり、前記工程bは、チャネル長方向又はチャネル幅方向の延長線上に前記貫通電極を形成する工程であり、前記応力緩衝部を、チャネル長方向が結晶軸の<100>方向でない場合又はn型電界効果トランジスタの場合よりも少なく設ける半導体装置の製造方法。請求項18~36のいずれか1項において、前記半導体基板の上部における前記応力緩衝部と近接する側の端部に丸みを帯びさせる工程gと、前記半導体基板と前記応力緩衝部との境界領域に溝部を形成する工程とをさらに備えている半導体装置の製造方法。請求項37において、前記工程gは、前記溝部を深さが13nm以上となるように形成する工程である半導体装置の製造方法。しかしながら、例えば、シリコンからなる半導体基板に、該半導体基板を貫通し、銅からなるシリコン貫通電極ThroughSiliconVia:TSVを形成する場合、半導体基板の熱膨張係数は2.3ppm/°Cであり、銅からなるTSVの熱膨張係数は16.7ppm/°Cであるため、それぞれの熱膨張係数は大きく異なる。このため、特許文献1に提示されたような構成において、TSVと電気回路を構成するトランジスタ等のデバイスとが接近すると、TSVの応力が基板を伝播してTSVの近傍に設けられたトランジスタ等のデバイスの特性変動が無視できないほど大きくなり、高速動作に限界が生じる。本発明は、前記の問題に鑑み、その目的は、トランジスタ等のデバイスに影響を与える貫通電極に起因する応力を抑制し、デバイスの電気的特性を安定化することにある。前記の目的を達成するために、本発明は半導体装置を、半導体基板の上部における貫通電極と活性領域との間に応力緩衝部を備えている構成とする。具体的に、本発明に係る半導体装置は、半導体基板の上部に形成された活性領域と、半導体基板を貫通するように形成され、半導体基板の材料よりも熱膨張係数が大きい導電体からなる貫通電極と、半導体基板の上部で且つ貫通電極と活性領域との間に形成された応力緩衝領域とを備え、応力緩衝領域は、半導体基板の上部に該半導体基板を貫通しないように形成され、半導体基板の材料よりも熱膨張係数が大きい材料からなる応力緩衝部と、該応力緩衝部が形成されていない未処理領域とを有し、応力緩衝部は、半導体基板の基板面と垂直で且つ貫通電極及び活性領域を通る断面において、未処理領域を挟んで少なくとも2箇所に形成されている。本発明に係る半導体装置によると、半導体基板の上部で且つ貫通電極と活性領域との間に形成された応力緩衝領域を備え、応力緩衝領域は、半導体基板の上部に該半導体基板を貫通しないように形成され、半導体基板の材料よりも熱膨張係数が大きい材料からなる応力緩衝部と、該応力緩衝部が形成されていない未処理領域とを有する。その結果、半導体基板の上部では、貫通電極からの引っ張り応力と応力緩衝部からの圧縮応力とが互いに相殺されるため、貫通電極に起因する応力がデバイスに影響することを防ぎ、活性領域に形成されたトランジスタ等であるデバイスの電気的特性を安定にすることができる。本発明に係る半導体装置において、応力緩衝部は、酸化シリコン、窒素含有酸化シリコン及び窒化シリコンのうちの少なくとも1つを含む絶縁性材料からなることが好ましい。本発明に係る半導体装置において、応力緩衝部は、高密度プラズマ膜又は高利得アバランシェラッシング非結晶光導電体膜を含む材料からなることが好ましい。本発明に係る半導体装置において、応力緩衝部は、応力緩衝領域に少なくとも2つ形成されていることが好ましい。本発明に係る半導体装置において、応力緩衝部の少なくとも1つ及び未処理領域は、貫通電極を中心とする円形であってもよい。本発明に係る半導体装置において、応力緩衝部の少なくとも1つ及び未処理領域は、貫通電極を中心とする多角形であってもよい。本発明に係る半導体装置において、未処理領域は、貫通電極を対称点として点対称となるように形成されていてもよい。本発明に係る半導体装置において、応力緩衝部と未処理領域とは、貫通電極の周辺部にそれぞれ市松模様状に形成されていてもよい。本発明に係る半導体装置において、未処理領域は、貫通電極の周辺部に不規則に設けられていてもよい。本発明に係る半導体装置において、応力緩衝部は、内部に空孔を有していてもよい。本発明に係る半導体装置において、応力緩衝部は、第1の応力緩衝部と該第1の応力緩衝部よりも貫通電極に近接している第2の応力緩衝部とを含み、第2の応力緩衝部の下端部は、第1の応力緩衝部よりも半導体基板に深く形成されていることが好ましい。本発明に係る半導体装置は、半導体基板の上に形成された第1の絶縁膜をさらに備え、貫通電極は、第1の絶縁膜及び半導体基板を貫通し、応力緩衝部のうち少なくとも1つは、第1の絶縁膜を貫通していてもよい。本発明に係る半導体装置は、貫通電極と半導体基板との間に形成された金属からなるバリア膜と、バリア膜と半導体基板との間に形成された第2の絶縁膜とをさらに備えていることが好ましい。本発明に係る半導体装置において、半導体基板は、主面の面方位が{100}であるシリコンからなり、デバイスは、チャネル長方向が結晶軸の<110>方向であるn型電界効果トランジスタ又はp型電界効果トランジスタであり、貫通電極は、チャネル長方向又はチャネル幅方向の延長線上に位置することが好ましい。本発明に係る半導体装置において、半導体基板は、主面の面方位が{100}であるシリコンからなり、デバイスは、チャネル長方向が結晶軸の<100>方向であるn型電界効果トランジスタであり、貫通電極は、チャネル長方向又はチャネル幅方向の延長線上に位置することが好ましい。本発明に係る半導体装置において、半導体基板は、主面の面方位が{100}であるシリコンからなり、デバイスは、チャネル長方向が結晶軸の<100>方向であるp型電界効果トランジスタであり、貫通電極は、チャネル長方向又はチャネル幅方向の延長線上に位置し、応力緩衝部はチャネル長方向が結晶軸の<100>方向でない場合又はn型電界効果トランジスタの場合よりも少なく設けられていてもよい。本発明に係る半導体装置において、半導体基板の上部における応力緩衝部と近接する側の端部は、丸みを帯びており、半導体基板と応力緩衝部との境界領域に溝部が形成されていることが好ましい。本発明に係る半導体装置において、溝部の深さは、13nm以上であることが好ましい。本発明に係る半導体装置の製造方法は、半導体基板の上部に活性領域の両側に位置するように半導体基板の材料よりも熱膨張係数が大きい絶縁性材料からなる応力緩衝部を含む応力緩衝領域を形成する工程aと、半導体基板に該半導体基板を貫通するように、熱膨張係数が大きい導電体からなる貫通電極を形成する工程bとを備え、応力緩衝領域は、活性領域と貫通電極との間に配置されており、工程aにおいて、応力緩衝領域に応力緩衝部が形成されていない未処理領域を設け、応力緩衝部を、半導体基板の基板面と垂直で且つ貫通電極及び活性領域を通る断面において、未処理領域を挟んで少なくとも2箇所に形成する。本発明に係る半導体装置の製造方法によると、半導体基板の材料よりも熱膨張係数が大きい絶縁性材料からなる応力緩衝部を含む応力緩衝領域を活性領域と貫通電極との間に配置するため、活性領域の応力を安定化することが可能であり、これに伴い、トランジスタ等のデバイスの電気的特性を安定にすることができる。本発明に係る半導体装置の製造方法は、工程bにおいて、半導体基板の上部に電極用穴部を形成し、該電極用穴部に導電体を埋め込み、半導体基板の下面から導電体を露出することにより貫通電極を形成することが好ましい。本発明に係る半導体装置の製造方法は、工程bにおいて、半導体基板を貫通する貫通孔を形成し、該貫通孔に導電体を埋め込むことにより貫通電極を形成してもよい。本発明に係る半導体装置の製造方法において、工程bを工程aよりも後に行ってもよい。本発明に係る半導体装置の製造方法において、工程aを工程bよりも後に行ってもよい。本発明に係る半導体装置の製造方法は、工程bにおいて、応力緩衝部は、酸化シリコン、窒素含有酸化シリコン及び窒化シリコンのうちの少なくとも1つを含む絶縁性材料からなることが好ましい。本発明に係る半導体装置の製造方法は、工程aにおいて、応力緩衝部は、高密度プラズマ膜又は高利得アバランシェラッシング非結晶光導電体膜を含む材料からなることが好ましい。本発明に係る半導体装置の製造方法は、工程aにおいて、応力緩衝領域に応力緩衝部を少なくとも2つ以上形成することが好ましい。本発明に係る半導体装置の製造方法は、工程aにおいて、応力緩衝部のうちの少なくとも1つ及び未処理領域が貫通電極を中心とする円形となるように応力緩衝領域を形成してもよい。本発明に係る半導体装置の製造方法は、工程aにおいて、応力緩衝部のうちの少なくとも1つ及び未処理領域が貫通電極を中心とする多角形となるように応力緩衝領域を形成してもよい。本発明に係る半導体装置の製造方法は、工程aにおいて、未処理領域を、貫通電極を対称点として点対称となるように設けてもよい。本発明に係る半導体装置の製造方法は、工程aにおいて、貫通電極の周辺部に応力緩衝部と未処理領域とをそれぞれ市松模様状に形成してもよい。本発明に係る半導体装置の製造方法は、工程aにおいて、貫通電極の周辺部に未処理領域を不規則に点在するように設けてもよい。本発明に係る半導体装置の製造方法は、応力緩衝部の内部に空孔を形成する工程cをさらに備えていてもよい。本発明に係る半導体装置の製造方法は、工程bにおいて、第1の応力緩衝部と該第1の応力緩衝部よりも貫通電極に近接している第2の応力緩衝部とを形成し、第2の応力緩衝部を第1の応力緩衝部の深さよりも深くなるように形成してもよい。本発明に係る半導体装置の製造方法は、半導体基板の上に第1の絶縁膜を形成する工程dをさらに備え、貫通電極を、前記第1の絶縁膜を貫通するように形成し、応力緩衝部のうち少なくとも1つを、第1の絶縁膜を貫通するように形成してもよい。本発明に係る半導体装置の製造方法は、電極用穴部の側壁に第2の絶縁膜を形成する工程eと、電極用穴部の側壁における第2の絶縁膜の上に金属からなるバリア膜を形成する工程fとをさらに備えていることが好ましい。本発明に係る半導体装置の製造方法において、工程aは、主面の面方位が{100}であるシリコンからなる半導体基板の上部にチャネル長方向が結晶軸の<110>方向であるn型電界効果トランジスタ又はp型電界効果トランジスタを形成する工程であり、工程bは、チャネル長方向又はチャネル幅方向の延長線上に貫通電極を形成する工程であってもよい。本発明に係る半導体装置の製造方法において、工程aは、主面の面方位が{100}であるシリコンからなる半導体基板の上部にチャネル長方向が結晶軸の<100>方向であるn型電界効果トランジスタを形成する工程であり、工程bは、チャネル長方向又はチャネル幅方向の延長線上に貫通電極を形成する工程であってもよい。本発明に係る半導体装置の製造方法において、工程aは、主面の面方位が{100}であるシリコンからなる半導体基板の上部に、チャネル長方向が結晶軸の<100>方向であるp型電界効果トランジスタを形成する工程であり、工程bは、チャネル長方向又はチャネル幅方向の延長線上に前記貫通電極を形成する工程であり、応力緩衝部を、チャネル長方向が結晶軸の<100>方向でない場合又はn型電界効果トランジスタの場合よりも少なく設けてもよい。本発明に係る半導体装置の製造方法は、半導体基板の上部における応力緩衝部と近接する側の端部に丸みを帯びさせる工程gと、半導体基板と応力緩衝部との境界領域に溝部を形成する工程とをさらに備えていることが好ましい。本発明に係る半導体装置の製造方法において、工程gは、溝部を深さが13nm以上となるように形成する工程であることが好ましい。本発明に係る半導体装置及びその製造方法によると、貫通電極に起因する応力がデバイスに影響することを防ぎ、活性領域に形成されたトランジスタ等であるデバイスの電気的特性を安定にすることができる。第1の実施形態本発明の第1の実施形態に係る半導体装置について、図1aを参照しながら説明する。図1aに示すように、半導体基板1の上部主面側には、不純物領域2a及び素子分離領域2bが形成され、半導体基板1の上にはゲート絶縁膜4及びゲート電極5が順次形成され、これらにより、トランジスタ及びダイオード等のデバイスを含む活性領域6が形成されている。素子分離領域2bは各デバイスのそれぞれを電気的に絶縁するように形成されている。また、半導体基板の上部には、応力緩衝領域3が形成され、該応力緩衝領域3は、応力緩衝部3a及び該応力緩衝部3aが形成されていない未処理領域3bを含む。応力緩衝部3aは、半導体基板の材料よりも熱膨張係数が大きい材料からなる。応力緩衝部3aは、例えば酸化シリコンSiO2、窒素含有酸化シリコンSiON及び窒化シリコンSi3N4のうちの少なくとも1つを含む絶縁性材料からなる。また、応力緩衝部3aは、高密度プラズマ化学気相成長HighDensityPlasmaChemicalVaporDeposition:HDP-CVD法により形成された膜である高密度プラズマHDP膜又は準常圧CVD法により形成された準常圧CVD酸化膜を含む膜により充填されていてもよい。なお、応力緩衝部3aは、シャロートレンチ分離ShallowTrenchIsolation:STI構造を含んでいてもよい。なお、応力緩衝部3a及び素子分離領域2bは同一の材料及び同一の方法により形成されていてもよく、同一の工程により形成されていてもよい。半導体基板1の上にはゲート電極5及びゲート絶縁膜4を覆うように、例えばSiO2からなる第1の絶縁膜である第1層間絶縁膜7が形成されている。第1層間絶縁膜7には、該第1層間絶縁膜7を貫通し且つ不純物領域2a又はゲート電極5と接続するコンタクトプラグ8が形成されている。また、半導体基板1及び第1層間絶縁膜7を貫通し、半導体基板1の下面裏面側に露出するように貫通電極9が形成され、貫通電極9の側面及び半導体基板1の下面を覆うように第2の絶縁膜である絶縁膜10が形成されている。貫通電極9は半導体基板の材料よりも熱膨張係数が大きい導電体からなる。ここで、貫通電極9の径は、半導体基板1の上面第1層間絶縁膜7の上面側から半導体基板1の下面側に向かって小さくなっており、半導体基板1の下面に露出した部分が最小となっている。すなわち、貫通電極9の断面形状は逆テーパ形状である。但し、貫通電極9の断面形状は平行テーパ形状又は順テーパ形状であってもよい。第1層間絶縁膜7の上には、コンタクトプラグ8及び貫通電極9と接続される第1配線11及び該第1配線11を覆う第2層間絶縁膜12が形成されている。第2層間絶縁膜12の上部には、第1配線11と接続される第1ビア13が形成されている。第2層間絶縁膜12の上には、第1ビア13と接続される第2配線14及び該第2配線14を覆う第3層間絶縁膜15が形成されている。第3層間絶縁膜15の上部には、第2配線14と接続される第2ビア16が形成されている。第3層間絶縁膜15の上には、第2ビア16と接続される電極パッド17が形成されている。ここで、応力緩衝領域3により貫通電極9に起因する応力を減少させるメカニズムについて説明する。シリコンからなる半導体基板1に、銅からなる貫通電極9が形成されている場合、シリコンの熱膨張係数は2.3ppm/°Cであり、銅の熱膨張係数は16.7ppm/°Cであるため、熱膨張係数の差により、半導体基板1の上部に引っ張り応力が貫通電極9に向かって発生する。半導体基板1の上部に、主にSiO2を含む応力緩衝部3aを形成すると、SiO2の熱膨張係数は8.0ppm/°Cであるため、応力緩衝部3aの形成プロセスにおいて1000°C以上の高温の処理を行った後では、応力緩衝部3aから半導体基板1に圧縮応力が生じる。その結果、半導体基板1の上部では、貫通電極9からの引っ張り応力と、応力緩衝部3aからの圧縮応力とが互いに相殺される。次に、貫通電極9、応力緩衝領域3及び活性領域6の位置関係について図1b及びcを参照しながら説明する。なお、図1b及びcにおいて、第1の層間絶縁膜7及び該第1層間絶縁膜7よりも上の層に形成されている部材は省略している。図1bに示すように、貫通電極9の周辺部に絶縁膜10が絶縁性の確保のために形成され、絶縁膜10の周辺部に未処理領域3bがあり、該未処理領域3bの周辺部に応力緩衝部3aが形成されている。その応力緩衝部3aの周辺部には、さらに未処理領域3bが設けられ、その外側にトランジスタ等を構成する不純物領域2aを囲むように応力緩衝部3aが形成されている。すなわち、貫通電極9に近接する不純物領域2a同士の間の応力緩衝領域3に、応力緩衝部3aが2つ設けられている。さらに言い換えると、応力緩衝部3aは、半導体基板1の基板面と垂直で且つ貫通電極9及び活性領域6を通る断面において、未処理領域3bを挟んで2箇所に形成されている。ここで、貫通電極9に近い方の応力緩衝部3aは、貫通電極から1μm~5μm程度の距離に形成されていることが好ましく、その幅は1μm~3μm程度であることが好ましい。また、その外側に形成される応力緩衝部3aは、内側の応力緩衝部3aとは1μm~5μm程度離して形成されていることが好ましく、外側の応力緩衝部3aの幅は1μm~3μm程度であることが好ましい。なお、図1cに示すように、貫通電極9と不純物領域2aとの間の応力緩衝領域3に、応力緩衝部3a及び未処理領域3bをさらに1組増やしてもよい。また、形成される応力緩衝部3aの数は2つ又は3つに限られず、貫通電極9と不純物領域2aとの間の応力緩衝領域3に3つよりも多く形成されていてもよい。また、本実施形態において、形成される応力緩衝部3aのうち少なくとも1つ及び未処理領域3bは、貫通電極9を中心とする円形である。円形の応力緩衝部3aを設けると、さまざまな面方位の半導体基板1に対して、すべての方位における応力の変動を均等に安定化することができる効果がある。すなわち、貫通電極9に対していかなる方向にデバイスがあっても、不要な応力の変動によるデバイスの特性の変動を効果的に抑制できる。次に、シリコンからなる半導体基板1の上部の応力を相殺し、安定化できる構造について図2を参照しながら説明する。図2に示すように、応力緩衝部3aは、半導体基板1の上部における応力緩衝部3aと近接する端部は、丸みを帯びておりラウンディング部18、これにより、非常に効果的に半導体基板1の上部の局所的な応力を緩和できる。また、半導体基板1と応力緩衝部3aとの境界領域には、溝部ディボット:Divot19が形成されており、これにより、非常に効果的に半導体基板1の上部の局所的な応力を緩和できる。これについて証明するために、ディボット19の深さが3nm、13nm及び20nmの場合についてそれぞれ応力分布を計算した。ここで、応力分布の計算は、シリコンからなる半導体基板1の上面から下面までの厚みが0.2μmであり、SiO2からなる応力緩衝部3aの深さが0.25μmであり、これらに対して瞬時熱アニールrapidthermalanneal:RTA処理を行った後に室温まで冷却した状態で行っている。ディボット19の深さが3nm、13nm及び20nmと深くなるに従い、半導体基板1の端部のラウンディング部18の周辺部における応力は、それぞれ約900MPa、約500MPa及び約300MPaと圧縮応力が減少していくことが分かる。なお、図示はしていないが、半導体基板1と応力緩衝部3aとが平坦な場合の半導体基板1の上部には、約1000MPaの圧縮応力が生じている。従って、ディボット19の深さは前記の通り、深い方が好ましく、より好ましくは13nm以上であれば半導体基板1と応力緩衝部3aとが平坦な場合の応力を半減できる。以上のように、ディボット19とラウンディング部18とにより、半導体基板1の上部の応力を緩和できることがわかる。ディボット19が深くなったり、ラウンディング部18がより顕著になったりすることにより、半導体基板1の上部の応力を緩和できる程度はより大きくなる。すなわち、貫通電極9を有する半導体基板1の外周部に、半導体基板1のラウンディング部18とディボット19とを組み合わせることにより、応力を安定化できると考えられる。これにより、半導体基板1の上部では、貫通電極9からの引っ張り応力と、応力緩衝部3aからの圧縮応力とが互いに相殺した残りの応力に対しても、ラウンディング部18とディボット19との相乗効果によって、効果的に安定化することができる。従って、貫通電極を有する半導体装置において、シリコンからなる半導体基板の上部の応力を相殺及び安定化できる前記のような構造を設けることにより、活性領域におけるトランジスタ等のデバイスの電気的特性を安定にすることができる。トランジスタ等のデバイスは半導体基板1の上部に形成されているため、特に上面側の応力に対する対策が重要となる。ここで、半導体基板1の上部にデバイスを設け、トランジスタのチャネル幅W方向の延長方向に貫通電極9がある場合、n型電界効果トランジスタnfieldeffecttransistor:nFETにおいて、チャネル長Lg方向の駆動電流は、貫通電極9とトランジスタとの距離が5μm程度に近づくと0.5程度減少する。p型電界効果トランジスタpfieldeffecttransistor:pFETにおいては、貫通電極9とトランジスタとの距離が5μm程度に近づくと4.5程度増加する。また、Lg方向の延長方向に貫通電極9がある場合、駆動電流はnFETにおいて、貫通電極9とトランジスタとの距離が5μm程度に近づくと0.6程度増大し、pFETにおいては貫通電極9とトランジスタとの距離が5μm程度に近づくと2.7程度減少する。すなわち、駆動電流はnFETにおいて1.1程度の変動幅をもち、pFETにおいて7.2程度の変動幅をもつ。このため、このような貫通電極9に起因する応力の発生が重畳され、結果的に、貫通電極9とデバイスが形成されている活性領域6との間に、半径が20μm以上の緩衝領域が必要となり、その結果、不要な面積を消費するという問題エリアペナルティが生じるという問題が生じる。さらに、トランジスタ等のデバイスの電気的特性がより不安定になるという問題が生じ、前記の通り、駆動電流が最大7以上変動することが実測されている。次に、銅からなる貫通電極9の周辺部のシリコンからなる半導体基板1の上部の近傍の応力に対してマイクロラマン測定を行った結果について、図3を参照しながら説明する。図3aに示すように、貫通電極9の近傍のシリコンからなる半導体基板1の上部では、ラマンシフト量Δωは-0.1cm-1程度を示し、引っ張り応力が生じていることが分かっている。この引っ張り応力が完全に消失する緩衝領域として貫通電極9から半径が12μm~13μm以上の領域が必要となる。図3bに示すように、貫通電極9の周辺部に応力緩衝部3aを3つ形成した場合は、単純に応力が積算されると仮定すると、ラマンシフトの増減が生じることが測定結果から推定され得る。2つ以上の応力緩衝部3aが設けられた領域の周辺部の領域では、ラマンシフトΔωは0.35cm-1程度を示し、圧縮応力が生じている。すなわち、通常、並列に並んだ応力緩衝部3aが形成されている領域と形成されていない領域未処理領域との組み合わせにより、応力緩衝部3aのそれぞれが発生させる圧縮応力が同程度に収束していることが、単純に応力が加算される仮定の上では推定され得る。本発明の第1の実施形態に係る半導体装置によると、活性領域の応力を安定化することが可能であるため、トランジスタ等のデバイスの電気的特性を安定にすることができる。さらに、貫通電極の周辺部において、単純に距離を空ける緩衝領域のみを用いて応力を回避するという既存の概念とは大きく異なり、貫通電極を中心に半径が12μm~13μm以上の領域が必要であった緩衝領域を半分以下に削減することができ、その緩衝領域を効果的に縮小化することもできる。これにより、半導体装置の縮小化が可能となる。以下に、第1の実施形態に係る半導体装置の製造方法について図4及び図5を参照しながら説明する。まず、図4aに示すように、半導体基板1の上部表面側に、例えばイオン注入法によりトランジスタ及びダイオード等のデバイスを形成するのに必要な不純物領域2aを形成すると共に、例えばSTIを形成する方法と同様の方法により素子分離領域2bを形成することによって活性領域6を形成する。また、素子分離領域2bを形成すると共に、同一の材料及び同一の方法により、半導体基板1の上部に応力緩衝部3aを形成する。但し、応力緩衝部3aを素子分離領域2bと別の材料及び別の方法により別途形成してもよい。応力緩衝部3aを形成する際に1000°C以上の熱処理を行うことが好ましい。ここで、応力緩衝部3aを、後の工程において貫通電極を形成する領域と活性領域6との間にも形成し、応力緩衝部3aと該応力緩衝部3aを形成しない領域未処理領域3bとを交互に配置することにより応力緩衝領域3を形成する。応力緩衝部3aは半導体基板1の材料よりも熱膨張係数が大きい材料からなる。次に、半導体基板1の上にゲート絶縁膜4及びゲート電極5を順次形成し、半導体基板1の上にゲート電極5及びゲート絶縁膜4を覆うように第1層間絶縁膜7を形成する。その後、第1層間絶縁膜7に、例えばリソグラフィ法及びエッチング法等を用いて不純物領域2a又はゲート電極5と接続するコンタクトプラグ8を形成する。次に、図4bに示すように、第1層間絶縁膜7を貫通し且つ半導体基板1の途中にまで達する電極用穴部20を形成する。ここで、電極用穴部20を半導体基板1の下面裏面にまで到達する貫通孔を形成してもよいが、本実施形態では、最終的に必要な深さに応じて、電極用穴部20の形成を半導体基板1の途中で止めている。また、電極用穴部20は、活性領域6を避けて形成する。電極用穴部20の形成には公知の方法を用いる。例えば、リソグラフィ法を用いてパターニングしたレジスト図示せずを形成した後に、形成したレジストをマスクとしてドライエッチング及びウェットエッチング等のエッチング法を用いて電極用穴部20を形成してもよい。また、例えば、炭酸ガスCO2レーザ及びイットリウムアルミニウムガーネットyttriumaluminumgarnet:YAGレーザ等のレーザを用いて電極用穴部20を形成してもよい。なお、本実施形態において、電極用穴部20の開口径は、半導体基板1の上面第1層間絶縁膜7の上面側から半導体基板1の下面側に向かって小さくなっており、第1層間絶縁膜7の上面において最大となり、半導体基板1の下面において最小となっている。具体的に、電極用穴部20の開口径の最小値は、例えば0.1μm~20μm程度であり、好ましくは0.5μm~5μm程度である。また、電極用穴部20の開口径の最大値は、例えば1μm~50μm程度である。電極用穴部20の深さは、例えば5μm~50μm程度である。次に、図4cに示すように、電極用穴部20の底面及び側壁に、例えば準大気圧化学気相成長subatmosphericchemicalvapordeposition:SACVD法によるオゾン-テトラエトキシシランO3-TEOS膜からなる絶縁膜10を形成する。続いて、絶縁膜10の上に電極用穴部20を埋め込むように、半導体基板1の材料よりも熱膨張係数が大きい材料からなる導電体からなる導電部9Aを形成する。ここで、電極用穴部20における導電部9Aと絶縁膜10との間には、導電部9Aの構成材料の拡散を防ぐためのバリア膜を形成することが好ましく、そのバリア膜の材料としては、例えばタンタルTa、窒化タンタルTaN又は窒化チタンTiN等を用いることが好ましい。具体的に、導電部9Aを形成する前に、絶縁膜10の上に、例えば物理気相成長physicalvapordeposition:PVD法によって約80nm程度のTaを堆積することによりバリア膜を形成する。バリア膜を形成した後に、PVD法により約300nm程度の銅Cuによるシード層を形成し、電解めっきElectrochemicaldeposition:ECD法により銅を電極用穴部20に埋め込むことによって導電部9Aを形成する。ここで、導電部9Aの材料としては、例えば銅Cu、タングステンW、アルミニウムAl又はポリシリコン等を用いることが好ましい。また、所定の条件で常圧アニール又は高圧アニールを実施してもよい。第1層間絶縁膜7よりも上に盛り上がった銅については、導電部9Aの上面が平坦化されるまで化学機械研磨chemicalmechanicalpolish:CMPを行う。次に、図4dに示すように、公知の方法を用いて第1層間絶縁膜7の上に第2層間絶縁膜12を形成し、形成した第2層間絶縁膜12に、コンタクトプラグ8と接続する第1配線11及び該第1配線11と接続する第1ビア13を形成する。ここで、第1配線11は、導電部9Aを覆うように形成される。続いて、第2層間絶縁膜12の上に第3層間絶縁膜15を形成し、形成した第3層間絶縁膜15に、第1ビア13と接続する第2配線14及び該第2配線14と接続する第2ビア16を形成する。その後に、第3層間絶縁膜15の上に、第2ビア16と接続する電極パッド17を形成する。なお、図4dでは、2層配線の場合を示しているが、配線層の数は必要に応じて変えることができ、本発明は2層配線に限定されるものではない。次に、図5aに示すように、半導体基板1の下面側から半導体基板1を薄化する。この際に用いる方法は、例えば機械的な研削及び研磨、又は化学的な研削及び研磨がある。本実施形態では、最終的な半導体基板1の厚さを例えば5μm~150μm程度にまで薄化し、導電部9Aを露出することにより貫通電極9を形成する。ここで、貫通電極9は半導体基板1から突出していても構わない。なお、半導体基板1は、その厚さが薄いほど脆弱になるため、割れ等の問題が生じやすくなる。これを避けるために、半導体装置の上面側を支持基板に貼り付けることによって半導体基板1を補強してもよい。次に、図5bに示すように、半導体基板1の下面及び貫通電極9を覆うように絶縁膜10を形成する。ここで、絶縁膜10の材料には、例えばSiO2及びSiN等を用いてもよい。また、絶縁膜10を形成する前に、リソグラフィ法等の公知の方法を用いて、半導体基板1の下面において、最終的に絶縁膜10を形成しない領域にレジストを形成し、絶縁膜10を形成した後、その領域の絶縁膜10をレジストと共に除去してもよい。電極用穴部20の側壁に形成した絶縁膜10と半導体基板1の下面を覆う絶縁膜10とは、最終的に一体となる。次に、図5cに示すように、貫通電極9を半導体基板1の下面側から突出させるために、半導体基板1の下面側の絶縁膜10を選択的にエッチングして、その膜厚を薄くする。ここで、エッチング法はドライエッチング法でもよいし、ウェットエッチング法でもよい。なお、貫通電極9を突出させない場合には、絶縁膜10の下面と貫通電極9の底面とを平坦な面一にしてもよい。また、貫通電極9の突出部分と電気的に接合する裏面バンプを形成してもよい。以上の工程により、本実施形態に係る半導体装置が形成される。なお、本実施形態においては、貫通電極9は、その径が半導体基板1の上面第1層間絶縁膜7の上面側から半導体基板1の下面側に向かって小さくなる、いわゆる逆テーパ形状である。しかしながら、本実施形態において、貫通電極9の断面形状は特に限定されるものではなく、貫通電極9の形成の容易さ等を考慮して、貫通電極9が他の断面形状を有していてもよい。例えば、貫通電極9の断面形状が、半導体基板1の上面側から半導体基板1の途中までは逆テーパ形状であって、それよりも下側では半導体基板1の上面に対して垂直な側面をもつ形状となっていてもよい。また、貫通電極9の断面形状が、半導体基板1の上面側にアンダーカット形状を有した逆テーパ形状であってもよい。すなわち、半導体基板1の上面の近傍の貫通電極9の径のみが、貫通電極9の他の部分の径と比べて大きくなっていてもよい。また、本実施形態のように、貫通電極9が第1層間絶縁膜7にも形成されている場合には、第1層間絶縁膜7の上面の近傍の貫通電極9の径のみが、貫通電極9の他の部分と比べて大きくなっていてもよい。このようにすると、半導体基板1における貫通電極9の占有面積を増大させることなく、貫通電極9を効率良く設けることができると共に、貫通電極9と配線又は電極パッド等との接触抵抗を抑制することもできる。また、本実施形態においては、第1配線11と貫通電極9とが接続する場合について例示したが、本発明はこれに限られるものではなく、貫通電極9は第2配線14等の他層の配線又は電極パッド17と接続されていてもよい。また、半導体装置内の配線等には接続されていなくてもよい。なお、これらの場合に応じて製造方法は、本実施形態において示したものから適宜変更される。例えば、第2層間絶縁膜12又は第3層間絶縁膜15を形成してから、半導体基板1の下面側から電極用穴部20を形成する等の変更を適宜加えてもよい。本実施形態において、貫通電極9の間隔ピッチは、例えば25μm~50μm程度であり、貫通電極の直径は5μm~20μm程度であり、場合により、0.5μm~100μm程度の範囲となる。また、半導体基板1の厚み又は貫通電極の深さは、30μm~50μm程度であり、場合により、5μm~400μm程度の範囲となる。貫通電極のアスペクト比としては、0.5~40程度の範囲となる。貫通電極と電極層との抵抗は0.1Ω~10Ω程度であり、貫通電極と電極層との電気的な容量は、100fF~150fF程度である。本実施形態においては、Via-Middleと呼ばれる工程順として、MOSFETを形成した後に導電部9Aを形成し、その後、多層配線を形成する場合を示した。これに代えて、本実施形態においては、Via-Firstと呼ばれる工程順として、導電部9Aを形成した後に、MOSFETを形成し、その後に多層配線を形成してもよい。また、本実施形態において、Via-LastのFront-Side-Viaと呼ばれる工程順として、MOSFETを形成した後に、半導体基板1の上面側から導電部9Aを形成し、その後、多層配線を形成してそれぞれをつないでもよい。さらに、本実施形態において、Via-LastのBack-Side-Viaと呼ばれる工程順として、MOSFETを形成した後に多層配線を形成し、その後、半導体基板1の裏面側から薄膜化を行い、半導体基板1の下面側から導電部9Aを形成してもよい。本発明の第1の実施形態に係る半導体装置の製造方法によると、活性領域の応力を安定化することが可能であり、これに伴い、トランジスタ等のデバイスの電気的特性を安定にすることができる。また、前述したように、本実施形態は、貫通電極の周辺部において、緩衝領域として単純に貫通電極から距離をおいて応力を回避するという既存の概念とは大きく異なり、貫通電極から12μm~13μm以上の領域が必要であった緩衝領域を半分以下に削減することができる。その結果、緩衝領域を効果的に縮小化することができ、これにより、半導体装置の縮小化が可能となる。第1の実施形態の第1変形例本発明の第1の実施形態の第1変形例に係る半導体装置について図6を参照しながら説明する。本変形例において、第1の実施形態と同一の部分については説明を省略し、異なる部分についてのみ説明する。図6aに示すように、本変形例は、第1の実施形態と比較して、貫通電極9を中心とする四角形の形状の応力緩衝部3aが形成されている。なお、応力緩衝部3aは、四角形以外の三角形を含む多角形の形状であってもよい。ここで、貫通電極9に近い方の応力緩衝部3aは、貫通電極から1μm~5μm程度の距離に形成されていることが好ましく、その幅は1μm~3μm程度であることが好ましい。また、その外側に形成される応力緩衝部3aは、内側の応力緩衝部3aとは1μm~5μm程度離して形成されていることが好ましく、外側の応力緩衝部3aの幅は1μm~3μm程度であることが好ましい。また、図6bに示すように、応力緩衝部3a及び未処理領域3bをさらに1組増やしてもよい。また、形成される応力緩衝部3aの数は2つ又は3つに限られず、貫通電極9と不純物領域2aとの間に3つよりも多く形成されていてもよい。応力緩衝部3aをより多く設けることにより、デバイスの安定動作をより効果的にすることができる。シリコンからなる半導体基板1は、一般に、一定の面方位を持ったものが用いられ、四角形の形状の応力緩衝部3aの上下辺の方向及び左右辺の方向は、一般に結晶軸の<110>方向及び結晶軸の<100>方向等の一定の結晶軸方向に延びている。また、外部の応力に対するトランジスタ等の特性の変動も一般に結晶軸の<110>方向及び<100>方向等の一定の結晶軸方向に沿って対称的且つ特徴的な変化をすることが知られている。従って、応力緩衝部3aが多角形の形状で且つ該多角形の辺が一定の結晶軸方向に延びている場合は、特徴的な結晶軸方向の応力をより効果的に抑制することができる。それに伴い、特徴的な結晶軸方向に位置するトランジスタ等のデバイスの特性の変動をより効果的に安定化することができる。第1の実施形態の第1変形例に係る半導体装置によると、特徴的な結晶軸方向の位置するトランジスタ等のデバイスの特性の変動をより効果的に安定化することができ、これに伴い、トランジスタ及び抵抗等のデバイスの電気的特性をより安定にすることができる。なお、本変形例に係る半導体装置の製造方法は、第1の実施形態と比較して応力緩衝部3aの形状が異なるのみであり、部材の形成方法等は同一であるため、説明を省略する。第1の実施形態の第2変形例本発明の第1の実施形態の第2変形例に係る半導体装置について図7を参照しながら説明する。本変形例において、第1の実施形態及び第1実施形態の第1変形例と同一の部分については説明を省略し、異なる部分についてのみ説明する。第1の実施形態の第1変形例では、貫通電極9の外側周辺に未処理領域3bが設けられていたが、第1の実施形態の第2変形例では、図7aに示すように、貫通電極9の外側周辺に応力緩衝部3aが絶縁膜10と接するように形成され、その外側周辺に未処理領域3bとして所定の間隔をおいて応力緩衝部3aが形成されている。すなわち、貫通電極9から活性領域の不純物領域2aまでに2つの応力緩衝部3aが形成されている。さらに言い換えると、応力緩衝部3aは、半導体基板1の基板面と垂直で且つ貫通電極9及び不純物領域2aを含む活性領域を通る断面において、未処理領域3bを挟んで2箇所に形成されている。また、貫通電極9は、応力緩衝部3aの中央近辺に位置することを特徴としている。このため、半導体基板1と貫通電極9との絶縁性がより確実に確保することが可能となる。ここで、貫通電極9に近い方の応力緩衝部3aの幅は1μm~5μm程度であることが好ましい。また、その外側に形成される応力緩衝部3aは、内側の応力緩衝部3aとは1μm~5μm程度離して形成されていることが好ましく、外側の応力緩衝部3aの幅は1μm~3μm程度であることが好ましい。また、図7bに示すように、貫通電極9と不純物領域2aとの間に応力緩衝部3aをさらに1つ増やしてもよい。また、形成される応力緩衝部3aの数は2つ又は3つに限られず、貫通電極9と不純物領域2aとの間に3つよりも多く形成されていてもよい。図7a及びbにおいては、貫通電極9を中心とする四角形の形状の応力緩衝部3aが形成されているが、四角形以外の三角形を含む多角形の形状であってもよく、円状であってもよい。第1の実施形態の第2変形例によると、活性領域の応力を安定化することが可能であり、これに伴い、トランジスタ等のデバイスの電気的特性を安定にすることができる。さらに、半導体基板と貫通電極との絶縁性をより確実に確保することが可能となる。なお、本変形例に係る半導体装置の製造方法は、第1の実施形態と比較して応力緩衝部3aの形状及び位置が異なるのみであり、部材の形成方法等は同一であるため、説明を省略する。第1の実施形態の第3変形例本発明の第1の実施形態の第3変形例に係る半導体装置について図8を参照しながら説明する。本変形例において、第1の実施形態、第1の実施形態の第1変形例及び第1の実施形態の第2変形例と同一の部分については説明を省略し、異なる部分についてのみ説明する。図8aに示すように、本変形例では、貫通電極9の周辺部において、応力緩衝部3aが形成されていない領域である未処理領域3bが貫通電極9の全方位を囲む形状ではなく、例えば、デバイスの存在する左右の2方向を遮断するように長方形の形状で配置されている。ここで、応力緩衝部3aは、半導体基板1の基板面と垂直で且つ貫通電極9及び不純物領域2aを含む活性領域を通る断面において、未処理領域3bを挟んで2箇所に形成されている。なお、貫通電極9は、第1の実施形態の第2の変形例と同様に、応力緩衝部3aの中央に位置することを特徴としている。ここで、貫通電極9と長方形の未処理領域3bとの距離は1μm~3μm程度であることが好ましく、未処理領域3bの幅は1μm~5μm程度であることが好ましい。図8bに示すように、貫通電極9と不純物領域2aとの間に、未処理領域3bをさらに1つずつ増やしてもよい。また、本変形例において、貫通電極9を対称点として、点対称に外側周辺に未処理領域3bが設けられている。なお、未処理領域3bの配置は点対称ではなく、複数の対称軸を有するような配置であってもよい。また、半導体基板1の面方位、デバイスであるトランジスタの方向及びトランジスタの種類n型又はp型による応力の応答の差等を考慮して、応力緩衝部3a及び未処理領域3bを設けることもできる。例えば、主面の面方位が{100}であるシリコンからなる半導体基板において、トランジスタのチャネル長Lg方向が結晶軸の<110>方向であり、且つ、nFETのLg方向又はチャネル幅W方向の延長線上に貫通電極が位置する場合には、トランジスタと貫通電極9との間に、複数の応力緩衝部3aを設けることが好ましい。同様に、主面の面方位が{100}であるシリコンからなる半導体基板において、トランジスタのLg方向が結晶軸の<110>方向であり、且つ、pFETのLg方向とW方向の延長線上に貫通電極9が位置する場合、トランジスタと貫通電極9との間に、複数の応力緩衝部3aを設けることが好ましい。さらに、例えば、主面の面方位が{100}であるシリコンからなる半導体基板において、トランジスタのLg方向が結晶軸の<100>方向であり、且つ、nFETのLg方向又はW方向の延長線上に貫通電極9が位置する場合、トランジスタと貫通電極9との間に、複数の応力緩衝部3aを設けることが好ましい。同様に、主面の面方位が{100}であるシリコンからなる半導体基板において、トランジスタのLg方向が結晶軸の<100>方向であり、且つ、pFETのLg方向又はW方向の延長線上に貫通電極が位置する場合、このような配置のpFETは比較的応力に鈍感であるため、トランジスタと貫通電極との間に、複数の応力緩衝部3aを設ける場合であっても、その個数を前記の他の場合よりも減らすことが好ましい。このようなpFETの配置の場合は、変動量により、応力緩衝部3aを設けなくてもよい。第1の実施形態の第3変形例によると、活性領域の応力を安定化することが可能であり、これに伴い、トランジスタ等のデバイスの電気的特性を安定にすることができる。なお、本変形例に係る半導体装置の製造方法は、第1の実施形態と比較して応力緩衝部3aの形状及び位置が異なるのみであり、部材の形成方法等は同一であるため、説明を省略する。第1の実施形態の第4変形例本発明の第1の実施形態の第4変形例について図9を参照しながら説明する。本変形例において、第1の実施形態及び第1の実施形態の第1変形例~第3変形例と同一の部分については説明を省略し、異なる部分についてのみ説明する。図9aに示すように、本変形例では、貫通電極9の周辺部に複数の応力緩衝部3aと未処理領域3bとが市松模様状に形成されている。これらの外側の周辺部に、不純物領域2aが形成されている。また、図9bに示すように、応力緩衝部3aと未処理領域3bとが市松模様状に設けられているのではなく、貫通電極9の周辺部に未処理領域3bが不規則に形成されていてもよい。ここで、これらの場合において、応力緩衝部3aは、半導体基板1の基板面と垂直で且つ貫通電極9及び不純物領域2aを含む活性領域を通る断面において、未処理領域3bを挟んで2箇所に形成されている。この不規則な配置は、貫通電極9とデバイスが位置する活性領域との配置において可能性のあるあらゆる配置に対して、半導体基板1の面方位、デバイスのLg方向及びW方向並びに貫通電極9とデバイスとの配置方位等も考慮し、適宜、応力を計算した上で行う。また、一例として、貫通電極9の周辺部に応力緩衝部3a及び未処理領域3bが形成されている構成を図示したが、その他、あらゆる不規則な配置も含み、複数の応力緩衝部3a及び未処理領域3bを配置しているあらゆる場合が本変形例に含まれる。第1の実施形態の第4変形例に係る半導体装置によると、活性領域の応力を安定化することが可能であり、これに伴い、トランジスタ等のデバイスの電気的特性を安定にすることができる。なお、本変形例に係る半導体装置の製造方法は、第1の実施形態と比較して応力緩衝部3aの形状及び位置が異なるのみであり、部材の形成方法等は同一であるため、説明を省略する。第2の実施形態本発明の第2の実施形態に係る半導体装置について図10を参照しながら説明する。本実施形態において、応力緩衝部3aと貫通電極9との位置関係については第1の実施形態及び第1の実施形態の第1変形例~第4変形例を適用することができ、第1の実施形態及び第1の実施形態の第1変形例~第4変形例と同一の部分については説明を省略し、異なる部分についてのみ説明する。なお、図10において、第1層間絶縁膜7よりも上に形成された部材は省略している。図10に示すように、第2の実施形態では、応力緩衝部3aはSiO2、SiON及びSi3N4等の絶縁性材料により完全に埋め込まれた状態ではなく、空孔21を有する構造である。空孔21を有する構造の他に、エアギャップを有する構造又はスリットを有する構造等であってもよい。このような構造によると、貫通電極9に起因する応力をより緩和できる。なお、エアギャップ、スリット又は空孔21は、応力緩衝部3aの上面に露出しないように完全に絶縁性材料等により被覆されていることが、その上層における配線工程等の平坦性確保のためには好ましい。第2の実施形態によると、活性領域の応力を安定化することが可能であり、これに伴い、トランジスタ等のデバイスの電気的特性を安定にすることができる。本発明の第2の実施形態に係る半導体装置の製造方法において、空孔21等は公知技術により形成でき、その他の工程は第1の実施形態と同一であるため説明を省略する。第3の実施形態本発明の第3の実施形態に係る半導体装置について図11を参照しながら説明する。本実施形態において、応力緩衝部3aと貫通電極9との位置関係については第1の実施形態及び第1の実施形態の第1変形例~第4変形例を適用することができ、これら及び第2の実施形態を第3の実施形態と組み合わせることもできる。第1の実施形態、第1の実施形態の第1変形例~第3変形例及び第2の実施形態と同一の部分については説明を省略し、異なる部分についてのみ説明する。なお、図11において、第1層間絶縁膜7よりも上に形成された部材は省略している。図11に示すように、第3の実施形態では、応力緩衝部として、通常の応力緩衝部第1の応力緩衝部3aと第1の応力緩衝部3aよりも貫通電極9に近接している応力緩衝部である第2の応力緩衝部3cとを含み、該第2の応力緩衝部3cの下端部は、第1の応力緩衝部3aの下端部よりも深く形成されていることを特徴とする。なお、第1の応力緩衝部3a及び第2の応力緩衝部3cは、SiO2、SiON及びSi3N4等の絶縁性材料により完全に埋め込まれている。第1の応力緩衝部3a及び第2の応力緩衝部3cの下端部は、半導体基板1の下面に露出していない。第2の応力緩衝部3cのような通常よりも下端部が深い応力緩衝部があると、貫通電極9に起因する応力は、半導体基板1の上部に向かうに従い、より効果的に緩和される。より深いという距離的な深さ方向の緩和を可能とすると共に、より深い応力緩衝部自体がより大きな圧縮応力を発生するため、貫通電極9からの引っ張り応力をより効果的に相殺することができる。本発明の第3の実施形態に係る半導体装置によると、活性領域の応力を安定化することが可能であり、これに伴い、トランジスタ等のデバイスの電気的特性を安定にすることができる。本実施形態に係る半導体装置の製造方法において、応力緩衝部は、通常の半導体基板1に深さの異なる2種類の応力緩衝部を形成するための溝部をレジストの形成、ハードマスク処理及びドライエッチング処理等により形成した後に、絶縁性材料等を埋め込むことにより形成してもよい。他の工程については、第1の実施形態と同一であるため説明を省略する。第3の実施形態の一変形例本発明の第3の実施形態の一変形例に係る半導体装置について図12を参照しながら説明する。本変形例において、第1の実施形態~第3の実施形態及び第1の実施形態の各変形例と同一の部分については説明を省略し、異なる部分についてのみ説明する。なお、図12において、第1層間絶縁膜7よりも上に形成された部材は省略している。図12に示すように、本変形例は第3の実施形態と比較して、第2の応力緩衝部3cの上面が、第1層間絶縁膜7の上面に露出している点で異なる。第1の応力緩衝部3aよりも貫通電極9に近接している第2の応力緩衝部3cが、第1層間絶縁膜7の上面から形成されていることにより、半導体基板1の上面よりも下における応力を緩和することはもちろんのこと、半導体基板1よりも上の応力をより緩和することができる。なお、第2の応力緩衝部3には、第1の層間絶縁膜7の材料と熱膨張係数が大きい材料を用いることが好ましい。このようにすると、半導体基板1よりも上の応力を緩和する効果をより増大できる。本発明第3の実施形態の一変形例に係る半導体装置によると、活性領域の応力を安定化することが可能であり、これに伴い、トランジスタ等のデバイスの電気的特性を安定にすることができる。本変形例の半導体装置の製造方法としては、前記の図4bに示す工程において、電極用穴部20を形成する前に、レジストにより第1層間絶縁膜7の上面側の全面を覆い、リソグラフィ工程により応力緩衝部を形成するための所望の領域のみを開口する。ドライエッチング法等により、前記の所望の領域のうち、後に貫通電極9を形成する領域に近接している領域において、第1層間絶縁膜7の上面からエッチングを開始し、通常のSTIの深さよりも深くまでエッチングを行い溝部を形成する。このとき、その溝部の底部は半導体基板1の裏面に到達しないようにする。その後、レジスト等をアッシング及び洗浄により除去した後、SiO2、SiON及びSi3N4等の絶縁性材料により前記の溝部を完全に埋め込む。その後、CMP等により平坦化してもよい。他の工程は、第1の実施形態と同一であるため説明を省略する。なお、第1の実施形態~第3の実施形態及びこれらの各変形例において、図面に示したトランジスタ等が形成された活性領域6、貫通電極9及び応力緩衝構造応力緩衝部3a、ラウンディング部18及びディボット19等の大きさは、それぞれの構造の概念を説明できるように記載しており、正確な寸法及び各比率等は図面と異なる場合も本発明に含まれる。第1の実施形態~第3の実施形態及びこれらの各変形例において、引っ張り応力の発生源である貫通電極において、銅めっきによる製法の工夫、銅の結晶性の違い、銅めっき後の熱処理の工夫及び貫通電極の周りのバリア膜の材料の工夫等により、応力の絶対値を減少することは可能である。銅自体の熱膨張係数を調整して応力の影響を抑制するために、銅に銅と異なる少なくとも1種類以上の添加金属等を加えることにより、半導体基板の上部の引っ張り応力をより抑制することも可能である。また、銅自体の熱膨張係数を調整して応力の影響を抑制するために、銅の結晶性及び結晶粒界径等を調整することも可能である。また、銅めっき後の熱処理温度を適正化することにより、結果的に発生する応力を低減することも可能である。第1の実施形態~第3の実施形態及びこれらの各変形例において、圧縮応力の発生源である応力緩衝部において、絶縁性材料を埋め込む方法の工夫、埋め込む絶縁性材料の種類、その組成及び結晶性の違い、絶縁性材料の埋め込み後の熱処理の工夫、応力緩衝部に近接する材料の種類の工夫、半導体基板のラウンディング量、ディボット量並びに応力緩衝部の深さ等により、応力の絶対値を低減させるように応用することは可能である。なお、第1の実施形態~第3の実施形態及びこれらの各変形例において、応力緩衝部は、半導体基板の上面側のみならず、下面側にも突き抜けた貫通構造であってもよい。この場合、半導体基板の上部にあるデバイスに対する応力の安定化及び特性の安定化をできると共に、半導体基板の上部から下部までの応力の安定化も可能となる。このため、デバイスとして深い抵抗デバイス、深いウェルを用いたジャンクション抵抗及びリーク成分のデバイス特性等も安定化することが可能となる。なお、第1の実施形態~第3の実施形態及びこれらの各変形例をそれぞれ組み合わせてもよく、例えば、第1の応力緩衝部3aの下端部よりも深く形成されている第2の応力緩衝部3cが空孔21を有していてもよい。