半導体基板に側壁を含むトレンチを形成する段階と、前記トレンチ内に前記側壁に沿って各々延長されたグルーブを含む下部素子分離膜を形成する段階と、前記下部素子分離膜上に前記グルーブを満たす上部素子分離膜を形成する段階とを含むことを特徴とするトレンチ隔離された半導体素子の形成方法。前記下部素子分離膜を形成する段階は、前記側壁上にコンフォマルなライナ膜を形成する段階と、前記コンフォマルなライナ膜上に下部素子絶縁膜を形成する段階と、前記コンフォマルなライナ膜を、それに隣接した前記下部素子絶縁膜より低くリセスして、グルーブを限定する段階とを含むことを特徴とする請求項1に記載のトレンチ隔離された半導体素子の形成方法。前記下部素子絶縁膜を形成する段階は、前記コンフォマルなライナ膜上に第1絶縁膜を形成する段階と、前記第1絶縁膜上に第2絶縁膜を形成する段階とを含むことを特徴とする請求項2に記載のトレンチ隔離された半導体素子の形成方法。前記トレンチを形成する前に、前記半導体基板上にバッファ絶縁膜及びハードマスク膜を形成する段階をさらに含み、前記トレンチを形成する段階は、前記ハードマスク膜及びバッファ絶縁膜内に前記半導体基板を露出させる開口部を形成する段階と、前記露出した半導体基板内に前記トレンチを形成する段階とを含み、前記上部素子分離膜を形成する段階は、前記下部素子分離膜上に前記グルーブ及び前記開口部を満たす上部素子分離膜を形成する段階を含み、前記上部素子分離膜を形成した後に、前記ハードマスク膜及びバッファ絶縁膜を除去する段階をさらに含むことを特徴とする請求項1に記載のトレンチ隔離された半導体素子の形成方法。前記トレンチを形成した後で、前記下部素子分離膜を形成する前に、前記側壁上に側壁酸化膜を形成する段階をさらに含むことを特徴とする請求項1に記載のトレンチ隔離された半導体素子の形成方法。前記下部及び上部素子分離膜を有する半導体基板上に複数個のトランジスタを形成する段階をさらに含むことを特徴とする請求項1に記載のトレンチ隔離された半導体素子の形成方法。側壁を有するトレンチを含む半導体基板と、前記トレンチ内に配置され、前記側壁の各々に沿って延長されたグルーブを含む下部素子分離膜と、前記下部素子分離膜上に配置され、前記グルーブを満たす上部素子分離膜とを含むことを特徴とするトレンチ隔離された半導体素子。前記下部素子分離膜は、前記側壁上のコンフォマルなライナ膜と、前記コンフォマルなライナ膜上の下部素子絶縁膜とを含み、前記コンフォマルなライナ膜は、それに隣接した前記下部素子絶縁膜より低くリセスされて、前記グルーブが定義することを特徴とする請求項7に記載のトレンチ隔離された半導体素子。前記下部素子絶縁膜は、前記コンフォマルなライナ膜上の第1絶縁膜と、前記第1絶縁膜上の第2絶縁膜とを含むことを特徴とする請求項8に記載のトレンチ隔離された半導体素子。前記半導体基板上に配置された複数個のトランジスタをさらに含むことを特徴とする請求項7に記載のトレンチ隔離された半導体素子。半導体基板にバッファ絶縁膜及びハードマスク膜を順次に形成する段階と、前記ハードマスク膜及び前記バッファ絶縁膜を連続してパターニングして前記半導体基板の所定の領域を露出させる開口部を形成する段階と、前記露出した半導体基板を選択的にエッチングして底面及び側壁を有するトレンチを形成する段階と、前記トレンチ内に、前記底面から離隔された側壁に隣接して配置されたグルーブを含む下部素子分離膜を形成する段階と、前記下部素子分離膜上に前記グルーブを満たす上部素子分離膜を形成する段階と、前記ハードマスク膜及び前記バッファ絶縁膜を除去する段階とを含み、前記グルーブは前記半導体基板の表面から所定の深さを有することを特徴とするトレンチ隔離された半導体素子の形成方法。前記下部素子分離膜を形成する前に、前記トレンチの内側壁及び底面に側壁酸化膜を形成する段階をさらに含むことを特徴とする請求項11に記載のトレンチ隔離された半導体素子の形成方法。前記下部素子分離膜を形成する段階は、前記トレンチの内部を含む半導体基板の全面にコンフォマルなライナ膜を形成する段階と、前記ライナ膜上に前記トレンチの内部を満たす下部素子絶縁膜を形成する段階と、前記下部素子絶縁膜を前記開口部の側壁上のライナ膜が露出するまで等方性エッチングして、前記トレンチの内部に下部素子絶縁膜パターンを形成する段階と、前記ライナ膜を等方性エッチングして前記トレンチ内に、エッジが前記半導体基板の表面から所定の深さでリセスされたライナを形成して前記グルーブを限定する段階とを含むことを特徴とする請求項11に記載のトレンチ隔離された半導体素子の形成方法。前記下部素子絶縁膜を形成する前に、前記ライナ膜上にコンフォマルなエッチング保護膜を形成する段階をさらに含むことを特徴とする請求項13に記載のトレンチ隔離された半導体素子の形成方法。前記下部素子絶縁膜パターンは少なくとも2層の補助絶縁膜パターンが積層された構造で形成されることを特徴とする請求項13に記載のトレンチ隔離された半導体素子の形成方法。前記上部素子分離膜を形成する段階は、前記下部素子分離膜を有する半導体基板上に前記グルーブ及び前記トレンチを満たす上部素子絶縁膜を形成する段階と、前記上部素子絶縁膜を前記ハードマスク膜が露出するまで平坦化させて、前記上部素子分離膜を形成する段階とを含むことを特徴とする請求項11に記載のトレンチ隔離された半導体素子の形成方法。前記上部素子絶縁膜を形成する前に、前記下部素子分離膜を有する半導体基板の全面に前記グルーブを満たすキャッピング絶縁膜を形成する段階をさらに含み、前記キャッピング絶縁膜は前記ハードマスク膜に対してエッチング選択比を有する絶縁物質で形成することを特徴とする請求項16に記載のトレンチ隔離された半導体素子の形成方法。前記順次に形成する段階は、半導体基板上にトンネル絶縁膜、第1フローティングゲート導電膜、バッファ絶縁膜及びハードマスク膜を順次に形成する段階を含み、前記開口部を形成する段階は、前記ハードマスク膜、前記バッファ絶縁膜、前記第1フローティングゲート導電膜及び前記トンネル絶縁膜を連続してパターニングして、第1フローティングゲートパターン及び前記半導体基板の所定の領域を露出させる開口部を形成する段階を含み、前記除去の段階は、前記ハードマスク膜及びバッファ絶縁膜を前記第1フローティングゲートパターンが露出するまでエッチングして除去する段階を含むことを特徴とする請求項11に記載のトレンチ隔離された半導体素子の形成方法。前記第1フローティングゲートパターン上に第2フローティングゲートパターンを形成する段階と、前記半導体基板及び第2フローティングゲートパターン上に誘電膜及び制御ゲート導電膜を順次に形成する段階と、前記制御ゲート導電膜、前記誘電膜、前記第2フローティングゲートパターン及び第1フローティングゲートパターンを連続してパターニングして、第1フローティングゲート電極、第2フローティングゲート電極、誘電パターン及び制御ゲート電極を形成する段階とをさらに含むことを特徴とする請求項18に記載のトレンチ隔離された半導体素子の形成方法。前記半導体基板上に複数個のトランジスタを形成する段階をさらに含むことを特徴とする請求項11に記載のトレンチ隔離された半導体素子の形成方法。本発明の課題は、トレンチ素子分離膜の形成の時に発生するデントdentを最小化することができるトレンチ素子分離膜を有する半導体素子の形成方法、および該形成方法により形成された半導体素子を提供することである。上述の課題を解決するために、トレンチ素子分離膜を有する半導体素子の形成方法を提供する。本発明の実施の形態によるトレンチ隔離された半導体素子の形成方法は半導体基板に側壁を含むトレンチを形成する段階及び前記トレンチ内に下部素子分離膜を形成する段階を含む。前記下部素子分離膜はそれらの内にグルーブを含む。前記各グルーブは前記側壁に沿って延長される。前記下部素子分離膜上に前記グルーブを満たす上部素子分離膜を形成する。一実施の形態において、前記下部素子分離膜を形成する段階は、前記側壁上にコンフォマルなライナ膜を形成する段階及び前記コンフォマルなライナ膜上に下部素子絶縁膜を形成する段階を含むことができる。前記コンフォマルなライナ膜をそれに隣接した前記下部素子絶縁膜より低くリセスして前記グルーブを限定する。一事実施の形態において、前記下部素子絶縁膜を形成する段階は、前記コンフォマルなライナ膜上に第1絶縁膜を形成する段階及び前記第1絶縁膜上に第2絶縁膜を形成する段階を含むことができる。一実施の形態において、前記下部及び上部素子分離膜を有する半導体基板上に複数個のトランジスタを形成する段階をさらに含むことができる。本発明の他の実施の形態によるトレンチ隔離された半導体素子は側壁を有するトレンチを含む半導体基板を含む。前記トレンチ内に前記側壁の各々に沿って延長されたグルーブを含む下部素子分離膜が配置され、前記下部素子分離膜上に前記グルーブを満たす上部素子分離膜が配置される。一実施の形態において、前記下部素子分離膜は前記側壁上のコンフォマルなライナ膜及び前記コンフォマルなライナ膜上の下部素子絶縁膜を含むことができる。この時に、前記コンフォマルなライナ膜はそれに隣接した前記下部素子絶縁膜より低くリセスされて前記グルーブを定義する。本発明の他の実施の形態によるトレンチ隔離された半導体素子の形成方法は半導体基板にバッファ絶縁膜及びハードマスク膜を順次に形成する段階を含む。前記ハードマスク膜及び前記バッファ絶縁膜を連続してパターニングして、前記半導体基板の所定の領域を露出させる開口部を形成し、前記露出した半導体基板を選択的にエッチングして底面及び側壁を有するトレンチを形成する。前記トレンチ内に、前記底面から離隔された側壁に隣接して配置されたグルーブを含む下部素子分離膜を形成する。前記下部素子分離膜上に前記グルーブを満たす上部素子分離膜を形成し、前記ハードマスク膜及び前記バッファ絶縁膜を除去する。この時に、前記グルーブは前記半導体基板の表面から所定の深さを有する。一実施の形態において、前記下部素子分離膜を形成する段階は、前記トレンチの内部を含む半導体基板の全面にコンフォマルなライナ膜を形成する段階を含むことができる。前記ライナ膜上に前記トレンチの内部を満たす下部素子絶縁膜を形成し、前記下部素子絶縁膜を前記開口部の側壁上のライナ膜が露出するまで等方性エッチングして、前記トレンチの内部に下部素子絶縁膜パターンを形成する。前記ライナ膜を等方性エッチングして前記トレンチ内に、エッジが前記半導体基板の表面から所定の深さでリセスされたライナを形成して前記グルーブを限定する。この場合に、前記ライナ及び前記下部素子絶縁膜パターンは前記下部素子分離膜を定義し、前記グルーブは前記ライナ、前記底面に離隔された前記下部素子絶縁膜パターンの側壁及び前記トレンチの側壁で囲まれた空いている領域で定義する。本発明のまた他の実施の形態では、不揮発性記憶素子に適用されることができるトレンチ素子分離膜を含むトレンチ隔離された半導体素子の形成方法を提供する。この方法は、半導体基板上にトンネル絶縁膜、第1フローティングゲート導電膜、バッファ絶縁膜及びハードマスク膜を順次に形成する段階を含む。前記ハードマスク、バッファ絶縁膜、第1フローティングゲート導電膜及びトンネル絶縁膜を連続してパターニングして、第1フローティングゲートパターンと、前記半導体基板の所定の領域を露出させる開口部を形成する。前記露出した半導体基板を選択的にエッチングして、活性領域を限定するトレンチを形成する。前記トレンチ内にグルーブを有する下部素子分離膜を形成する。前記グルーブは前記トレンチの底面から離隔されて前記トレンチの側壁に沿って延長される。前記下部素子分離膜上に前記グルーブを満たす上部素子分離膜を形成し、前記ハードマスク膜及びバッファ絶縁膜を前記第1フローティングゲートパターンが露出するまでエッチングする。この時に、前記グルーブは前記半導体基板の表面から所定の深さを有する。本発明によると、ハードマスク膜を除去する前に、両側壁にグルーブを有する下部素子分離膜を形成し、前記グルーブを前記ハードマスク膜に対してエッチング選択比を有する上部素子分離膜で満たすことによって、ライナが露出しないようにする。これによって、前記ハードマスク膜が除去されても、ライナの損失による従来のデントを防止することができる。結果的に、従来のデントに惹起されるハンプ現象などによるトランジスタの特性劣化を最小化することができる。以下、添付した図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態で具体化されることもできる。むしろ、ここで紹介される実施の形態は、開示された内容が具体的に、完全に理解できるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されている。また、層が他の層または基板上にあると言及される場合に、それは他の層または基板上に直接形成されることができ、またはそれらの間に第3の層が介在されてもよい。明細書全体にわたって同一の参照番号は同一の構成要素を示す。第1実施の形態図3、図5及び図7乃至図10は本発明の一実施の形態による半導体素子の形成方法を説明するための断面図であり、図4及び図6は一実施の形態による半導体素子のうち下部素子絶縁膜パターンを形成する他の方法を説明するための断面図である。図3、図5、図4及び図6を参照すると、半導体基板101上にバッファ絶縁膜102及びハードマスク膜103を順次に形成する。前記バッファ絶縁膜102はシリコン酸化膜で形成することができる。前記ハードマスク膜103は前記半導体基板101とエッチング選択比を有する物質膜、例えば、シリコン窒化膜で形成することができる。前記ハードマスク膜103及び前記バッファ絶縁膜102を連続してパターニングして、前記半導体基板101の所定の領域を露出させる開口部104を形成する。前記開口部104の側壁は前記ハードマスク膜103及び前記バッファ絶縁膜102で構成される。前記開口部104に露出した半導体基板101を選択的にエッチングして、活性領域を限定するトレンチ105を形成する。前記トレンチ105の形成の時に、損傷された前記トレンチ105の内部側壁及び底を治癒するために、前記トレンチ105の内部側壁及び底に側壁酸化膜106を形成することができる。前記側壁酸化膜106は熱酸化膜または熱酸窒化膜で形成することができる。前記側壁酸化膜106を有する半導体基板101にコンフォマルなライナ膜107を形成する。前記ライナ膜107は張力ストレスに耐性を有する絶縁膜、例えば、シリコン窒化膜で形成することが望ましい。前記ライナ膜107上にエッチング保護膜108及び下部素子絶縁膜109を順次に形成する。前記下部素子絶縁膜109はギャップフィルgap-fill特性が優れたシリコン酸化膜、例えば、高密度プラズマシリコン酸化膜HighDensityPlasmaSiO2で形成することが望ましい。前記エッチング保護膜108は前記下部素子絶縁膜109が前記高密度プラズマシリコン酸化膜で形成される時に、前記ライナ膜107を保護する役割を果たす。前記エッチング保護膜108は絶縁膜、例えば、シリコン酸化膜で形成することができる。前記エッチング保護膜108は省略することができる。前記下部素子絶縁膜109は前記トレンチ105の内部を満たすことが望ましい。この時に、前記下部素子絶縁膜109は前記開口部104の一部分を満たすことが望ましい。前記下部素子絶縁膜109及び前記エッチング保護膜108を前記開口部104の側壁の前記ライナ膜107が露出するまで等方性エッチング、例えば、湿式エッチングでエッチングして前記トレンチ105の内部に順次に積層されたエッチング保護膜パターン108a及び下部素子絶縁膜パターン109aを形成する。前記下部素子絶縁膜パターン109aの上部面はそれの中央の高さがそれの両側より低いことがある。すなわち、前記トレンチ105の一部分は空いている空間であることができる。他の方法で、前記下部素子絶縁膜パターン109aは少なくとも二つの補助絶縁膜パターン110aが積層された構造で形成されることができる。この方法は、図4及び図6に示した断面図を参照して説明する。前記エッチング保護膜108上に補助絶縁膜110を形成する。前記補助絶縁膜110は前記トレンチ105の一部分を満たす。前記補助絶縁膜110はギャップフィル特性が優れたシリコン酸化膜、例えば、高密度プラズマシリコン酸化膜で形成することが望ましい。前記補助絶縁膜110を前記開口部104の内側壁上の前記エッチング保護膜108が露出するまで等方性エッチングして、前記トレンチ105の内部の底に所定の高さを有する補助絶縁膜パターン110aを形成する。前記補助絶縁膜110及び前記エッチング保護膜108のエッチング率が同一である場合に、前記開口部104の側壁の前記補助絶縁膜110の厚さに対するタイムエッチングtimeetchingで前記補助絶縁膜110をエッチングして、前記補助絶縁膜パターン110aを形成することができる。これとは異なり、前記開口部104の側壁の前記ライナ膜107が露出するまで前記補助絶縁膜110及び前記エッチング保護膜108を連続してエッチングすることもできる。図示しない前記補助絶縁膜パターン110a上に上述の方法を繰り返して他の補助絶縁膜パターン110aを形成する。前記下部素子絶縁膜パターン109aを構成する。前記下部素子絶縁膜パターン109aは少なくとも二つの前記補助絶縁膜パターン110aが積層された構造で形成される。前記補助絶縁膜パターン110aのうち最上部の補助絶縁膜パターン110aを形成する時に、前記開口部104の側壁上の前記エッチング保護膜108を前記ライナ膜107が露出するまでエッチングして前記トレンチ105内にエッチング保護膜パターン108aを形成する。図7及び図8を参照すると、前記開口部104の内側壁上の前記露出したライナ膜107を等方性エッチングして前記トレンチ105の内部にライナ107aを形成する。この時に、前記ライナ107aのエッジは前記等方性エッチングによって前記半導体基板の表面から所定の深さで離隔される。これによって、前記下部素子絶縁膜パターン109aの上部側壁に隣接したグルーブkが形成される。すなわち、前記グルーブkは、前記下部素子絶縁膜パターン109aの上部側壁に隣接した前記エッチング保護膜パターン108a、前記ライナ107a及び前記トレンチ105の上部側壁で囲まれた空いている空間である。前記下部素子絶縁膜パターン109a、前記エッチング保護膜パターン108a及び前記ライナ107aは下部素子分離膜115を構成する。すなわち、前記下部素子分離膜115は上部側壁に前記グルーブkを有する。前記グルーブkを有する半導体基板101の全面に前記グルーブkを満たすキャッピング絶縁膜117をコンフォマルに形成することができる。前記キャッピング絶縁膜117は前記ハードマスク膜103に対してエッチング選択比を有する絶縁膜、例えば、シリコン酸化膜で形成することができる。前記キャッピング絶縁膜117上に前記トレンチ105及び前記開口部104を満たす上部素子絶縁膜119を形成する。前記上部素子絶縁膜119は前記ハードマスク膜103に対してエッチング選択比を有し、ギャップフィル特性が優れた絶縁膜で形成する。例えば、高密度プラズマシリコン酸化膜で形成することが望ましい。前記キャッピング絶縁膜117は前記上部素子絶縁膜119が前記高密度プラズマシリコン酸化膜で形成される時に、前記グルーブkに露出した前記トレンチ105の上部側壁を保護する役割を果たす。前記キャッピング絶縁膜117は省略することができる。前記キャッピング絶縁膜117が省略される場合に、前記グルーブkを前記上部素子絶縁膜119が満たす。上述の方法によって従来のハードマスク膜を除去する時に、ライナの一部がエッチングされて、発生した従来のデントを防止することができる。すなわち、従来のデントが形成された部分に前記グルーブkを形成し、前記グルーブkを前記キャッピング絶縁膜117または前記上部素子絶縁膜119で満たすことによって、前記ハードマスク膜103をエッチングする時に、発生した従来のデントを防止することができる。図9及び図10を参照すると、前記上部素子絶縁膜119及び前記キャッピング絶縁膜117を前記ハードマスク膜103が露出するまで平坦化させて、前記下部素子分離膜115上に積層されたキャッピング絶縁膜パターン117a及び上部素子絶縁膜パターン119aを形成する。前記キャッピング絶縁膜パターン117a及び前記上部素子絶縁膜パターン119aは上部素子分離膜120を構成する。前記キャッピング絶縁膜パターン117aが省略される場合に、前記上部素子分離膜120は前記上部素子絶縁膜パターン119aである。前記下部素子分離膜115及び前記上部素子分離膜120はトレンチ素子分離膜130を構成する。前記露出したハードマスク膜103及び前記バッファ絶縁膜102を前記半導体基板101の表面が露出するように、エッチングして除去する。この時に、ライナ107aは前記上部素子分離膜120によって保護されることによって、従来のデントが発生した現象を防止することができる。第2実施の形態本発明による他の実施の形態では、トレンチ素子分離膜を有する不揮発性記憶素子の形成方法を示す。不揮発性記憶素子は電荷を貯蔵するフローティングゲート電極及びプログラム、消去及び選択動作を制御する制御ゲート電極で構成されることができる。本実施の形態では、前記フローティングゲート電極とトレンチが自己整列によって形成される。図11、図12、図13、図15、図17及び図18は本発明の他の実施の形態による半導体素子の形成方法を説明するための断面図であり、図14は本発明の他の実施の形態による半導体素子のうち下部素子絶縁膜パターンを形成する他の方法を説明するための断面図であり、図16は本発明の他の実施の形態による半導体素子のうちエッチング緩衝膜を説明するための断面図である。図19及び図20は本発明の他の実施の形態による半導体素子のゲート電極の形成方法を説明するための斜視図である。図11及び図12を参照すると、半導体基板201上にトンネル絶縁膜202、第1フローティングゲート導電膜203、バッファ絶縁膜204及びハードマスク膜205を順次に形成する。前記トンネル絶縁膜202は熱酸化膜または熱酸窒化膜で形成することができる。前記第1フローティングゲート導電膜203は導電膜、例えば、ドーピングされたポリシリコン膜で形成することができる。前記バッファ絶縁膜204はCVDシリコン酸化膜で形成することができる。前記バッファ絶縁膜204は省略することができる。前記ハードマスク膜205は前記半導体基板201とエッチング選択比を有する物質膜、例えば、シリコン窒化膜で形成することができる。前記ハードマスク膜205、前記バッファ絶縁膜204、前記第1フローティングゲート導電膜203及び前記トンネル絶縁膜202を連続してパターニングして、前記半導体基板201の所定の領域を露出させる開口部206を形成する。この時に、前記第1フローティングゲート導電膜203は第1フローティングゲートパターン203aで形成される。前記開口部206の内側壁は前記ハードマスク膜205、前記バッファ絶縁膜204、前記第1フローティングゲートパターン203a及び前記トンネル絶縁膜202からなる。前記開口部206に露出した半導体基板201を選択的にエッチングして活性領域を限定するトレンチ207を形成する。この時に、前記第1フローティングゲートパターン203aは前記トレンチ207と自己整列する。すなわち、前記第1フローティングゲートパターン203aは前記活性領域上に位置する。エッチング工程で惹起された前記トレンチ207の損傷された内側壁及び底に側壁酸化膜208を形成することができる。前記側壁酸化膜208は前記トレンチ207の損傷された内側壁及び底を治癒する目的により形成される。前記側壁酸化膜208を有する半導体基板201にコンフォマルなライナ膜209を形成する。前記ライナ膜209は張力ストレスに対する耐性を有する絶縁膜、例えば、シリコン窒化膜で形成することができる。前記ライナ膜209上にエッチング保護膜210及び下部素子絶縁膜211を順次に形成する。前記下部素子絶縁膜211はギャップフィル特性が優れたシリコン酸化膜、例えば、高密度プラズマシリコン酸化膜SiO2で形成することが望ましい。前記エッチング保護膜210は前記下部素子絶縁膜108が前記高密度プラズマシリコン酸化膜で形成される時に、前記ライナ膜209を保護する役割を果たす。前記エッチング保護膜210は絶縁膜、例えば、CVDシリコン酸化膜で形成することができる。前記エッチング保護膜210は省略することができる。前記下部素子絶縁膜211は前記トレンチ207の内部を満たすことが望ましい。この時に、前記下部素子絶縁膜211は前記開口部206の一部分を満たすことが望ましい。図13及び図14を参照すると、前記下部素子絶縁膜211及び前記エッチング保護膜210を前記開口部206の側壁の前記ライナ膜209が露出するまで等方性エッチング、例えば、湿式エッチングでエッチングして、前記トレンチ207内に順次に積層されたエッチング保護膜パターン210a及び下部素子絶縁膜パターン211aを形成する。前記下部素子絶縁膜パターン211aの上部面の両側は前記半導体基板201の表面と同一の高さを有するように形成することができる。これとは異なり、前記下部素子絶縁膜パターン211aの上部面の両側は前記半導体基板201の表面より低い高さを有するように形成することができる。他の方法では、図14に示すように、前記下部素子絶縁膜パターン211は少なくとも二つの補助絶縁膜パターン212aが積層された構造で形成されることができる。前記補助絶縁膜パターン211aの形成方法では、図4及び図6に示した補助絶縁膜110及び補助絶縁膜パターン110aの形成方法と同一の方法で形成することができる。図15及び図16を参照すると、前記開口部206内の側壁上の前記ライナ膜209を等方性エッチング、例えば、湿式エッチングして、トレンチ207内にライナ209aを形成する。この時に、前記ライナ209aのエッジは前記等方性エッチングによって前記半導体基板201の表面から所定の深さで離隔される。すなわち、前記下部素子絶縁膜パターン211aの上部側壁と接する前記エッチング保護膜パターン210a、前記ライナ209a及び前記トレンチ207の上部側壁で囲まれたグルーブkが形成される。前記ライナ209a、前記エッチング保護膜パターン210a及び前記下部素子絶縁膜パターン211aは下部素子分離膜215を構成する。すなわち、前記下部素子分離膜215は両側壁の上部に各々前記グルーブkを有する。前記ライナ膜209を形成する前に、エッチング緩衝膜250を形成することができる。前記エッチング緩衝膜250は側壁酸化膜208を有する半導体基板201の全面にコンフォマルに形成する。この時に、前記第1フローティングゲートパターン203a及び前記トンネル絶縁膜202の両側壁は前記エッチング緩衝膜250で保護される。前記エッチング緩衝膜250は前記ライナ膜209を等方性エッチングである湿式エッチングでエッチングして、前記ライナ209aを形成する時に、前記トンネル絶縁膜202及び前記第1フローティングゲートパターン203aの側壁を保護する役割を果たす。前記エッチング緩衝膜250はCVDシリコン酸化膜で形成することができる。図16で、前記エッチング緩衝膜250の点線部分は前記ライナ209aの形成の時にエッチングされて除去されることができる部分を示すことである。この時に、前記グルーブkの底は前記エッチング緩衝膜250及び前記ライナ209aで構成されることができる。前記エッチング緩衝膜250は除去されることができる。図17及び図18を参照すると、前記グルーブkを満たすキャッピング絶縁膜217を半導体基板201の全面にコンフォマルに形成し、前記キャッピング絶縁膜217上に前記トレンチ207及び前記開口部206を満たす上部素子絶縁膜219を形成する。前記キャッピング絶縁膜217はハードマスク膜205に対してエッチング選択比を有する絶縁膜、例えば、シリコン酸化膜で形成することができる。前記上部素子絶縁膜219は前記ハードマスク膜205に対してエッチング選択比を有する絶縁膜、例えば、高密度プラズマシリコン酸化膜で形成することが望ましい。前記キャッピング絶縁膜217は前記上部素子絶縁膜219が前記高密度プラズマシリコン酸化膜で形成する時に、前記グルーブkに露出した前記トレンチ207の上部の側壁を保護する役割を果たす。前記キャッピング絶縁膜217は省略することができる。この時には、前記上部素子絶縁膜219が前記グルーブkを満たす。前記上部素子絶縁膜219及び前記キャッピング絶縁膜217を前記ハードマスク膜205が露出するまで平坦化して、前記下部素子分離膜115上に積層されたキャッピング絶縁膜パターン217a及び上部素子絶縁膜パターン219aで構成された上部素子分離膜220を形成する。前記キャッピング絶縁膜パターン217aが省略される場合に、前記上部素子分離膜220は前記素子絶縁膜パターン219aである。前記下部素子分離膜215及び前記上部素子分離膜220はトレンチ素子分離膜230を構成する。前記露出したハードマスク膜205及びバッファ絶縁膜204を第1フローティングゲートパターン203aが露出するまでエッチングして除去する。この時に、前記ライナ209aは前記上部素子分離膜220によって覆われるので、従来のハードマスク膜エッチングの時に、ライナがエッチングされて発生した従来のデントを防止することができる。すなわち、前記ハードマスク膜205を除去する前に、前記ライナ209aをエッチングして前記グルーブkを形成し、前記グルーブkの内部を前記ハードマスク膜205に対してエッチング選択比を有する前記上部素子分離膜220で満たす。これによって、従来のハードマスク膜の除去の時、ライナの一部がエッチングされて発生した従来のデントを防止することができる。次に、図19及び図20を参照して本発明の他の実施の形態による不揮発性記憶素子のゲート電極の形成方法を説明する。図19及び図20を参照すると、図18の露出した第1フローティングゲートパターン203aを有する半導体基板201の全面に第2フローティングゲート導電膜図示しないを形成し、前記第2フローティングゲート導電膜をパターニングして前記第1フローティングゲートパターン203a上に第2フローティングゲートパターン221を形成する。前記第2フローティングゲートパターン221は導電膜、例えば、ドーピングされたポリシリコン膜で形成することができる。前記第2フローティングゲートパターン221を有する半導体基板201の全面に誘電膜223及び制御ゲート導電膜224を順次に形成する。前記誘電膜223はONOSiO2-SiN-SiO2膜で形成することができる。前記制御ゲート導電膜224は導電膜、例えば、ドーピングされたポリシリコン膜またはポリサイド膜で形成することができる。前記ポリサイド膜は積層されたドーピングされたポリシリコン膜及び金属シリサイド膜で構成される。前記制御ゲート導電膜224、前記誘電膜223、前記第2フローティングゲートパターン221及び前記第1フローティングゲートパターン203aを連続してパターニングして積層された第1フローティングゲート電極203b、第2フローティングゲート電極221a、誘電膜パターン223a及び制御ゲート電極224aを形成する。この時に、前記第1及び第2フローティングゲート電極203b、221aは前記制御ゲート電極224aに自己整列する。前記第1及び第2フローティングゲート電極203b、221aはフローティングゲート電極222を構成する。前記フローティングゲート電極222は電気的に隔離される。前記制御ゲート電極224aは前記活性領域の上部を横切る。