"第一及び第二スイッチ素子、並びに少なくとも一つの第三スイッチ素子を有し、前記第三スイッチ素子は第一及び第二端子を備え、前記第一及び第二スイッチ素子はそれぞれ、イオン伝導体と、前記イオン伝導体に接して設けられ、前記イオン伝導体に金属イオンを供給する第一電極と、前記イオン伝導体に接して設けられ、前記第一電極よりもイオン化しにくい第二電極と、を備え、a前記第一スイッチ素子の前記第一電極と、前記第二スイッチ素子の前記第一電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第一電極同士のみに電気的に接続されており、又は、b前記第一スイッチ素子の前記第二電極と、前記第二スイッチ素子の前記第二電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第二電極同士のみに電気的に接続されている、半導体装置。前記第一スイッチ素子の第一電極と前記第二スイッチ素子の第一電極とが電気的に接続される、請求項1に記載の半導体装置。前記第一スイッチ素子の第一電極と前記第二スイッチ素子の第一電極とが一体化している、請求項2に記載の半導体装置。前記第一スイッチ素子の前記イオン伝導体と前記第二スイッチ素子の前記イオン伝導体とが一体化している、請求項2又は3のいずれか一項に記載の半導体装置。前記第三スイッチ素子は、第一トランジスタであり、前記第一トランジスタは、ソース、ドレイン及びゲートを有し、前記第三スイッチ素子の第一端子が前記第一トランジスタのドレインであり、前記第三スイッチ素子の第二端子が前記第一トランジスタのソースである、請求項2乃至4に記載の半導体装置。第一乃至第三トランジスタを有し、前記第三スイッチ素子は前記第一トランジスタであり、前記第一乃至第三トランジスタはそれぞれソース、ドレイン及びゲートを有し、前記第三スイッチ素子の第一端子が前記第一トランジスタのドレインであり、前記第三スイッチ素子の第二端子が前記第一トランジスタのソースであり、前記第一トランジスタのドレインは、前記第一及び第二スイッチ素子の第一電極のみに電気的に接続され、前記第二トランジスタのドレインと前記第一スイッチ素子の第二電極とが電気的に接続され、前記第三トランジスタのドレインと前記第二スイッチ素子の第二電極とが電気的に接続され、前記第一乃至第三トランジスタのソースは電源に接続されるか又は接地され、前記第一乃至第三トランジスタのゲートに制御信号が入力される、請求項2乃至4のいずれか一項に記載の半導体装置。前記第三スイッチ素子を二つ有し、第一乃至第三P型MISトランジスタ、並びに第一乃至第三N型MISトランジスタを有し、前記第三スイッチ素子の一方は、前記第一P型MISトランジスタであり、前記第三スイッチ素子の他方は、前記第一N型MISトランジスタであり、前記一方の第三スイッチ素子の第一端子が前記第一P型MISトランジスタのドレインであり、前記一方の第三スイッチ素子の第二端子が前記第一P型MISトランジスタのソースであり、前記他方の第三スイッチ素子の第一端子が前記第一N型MISトランジスタのドレインであり、前記他方の第三スイッチ素子の第二端子が前記第一N型MISトランジスタのソースであり、前記第二P型MISトランジスタ及び前記第二N型MISトランジスタのドレインと前記第一スイッチの第二電極とが電気的に接続され、前記第三P型MISトランジスタ及び前記第三N型MISトランジスタのドレインと前記第二スイッチ素子の第二電極とが電気的に接続され、前記第一乃至第三P型MISトランジスタのソースは電源に接続され、前記第一乃至第三N型MISトランジスタのソースは接地され、前記第一乃至第三P型MISトランジスタ及び前記第一乃至第三N型MISトランジスタのゲートに制御信号が入力される、請求項2乃至4のいずれか一項に記載の半導体装置。前記第三スイッチ素子を二つ有し、第一及び第二P型MISトランジスタ、並びに第一乃至第三N型MISトランジスタを有し、前記第三スイッチ素子の一方は、前記第一P型MISトランジスタであり、前記第三スイッチ素子の他方は、前記第一N型MISトランジスタであり、前記一方の第三スイッチ素子の第一端子が前記第一P型MISトランジスタのドレインであり、前記一方の第三スイッチ素子の第二端子が前記第一P型MISトランジスタのソースであり、前記他方の第三スイッチ素子の第一端子が前記第一N型MISトランジスタのドレインであり、前記他方の第三スイッチ素子の第二端子が前記第一N型MISトランジスタのソースであり、前記第二N型MISトランジスタのドレインと前記第一スイッチ素子の第二電極とが電気的に接続され、前記第三N型MISトランジスタのドレインと前記第二スイッチ素子の第二電極とが電気的に接続され、前記第二P型MISトランジスタのドレインは前記第一スイッチ素子の第二電極及び前記第二スイッチ素子の第二電極に電気的に接続され、前記第一及び第二P型MISトランジスタのソースは電源に接続され、前記第一乃至第三N型MISトランジスタのソースは接地され、前記第一及び第二P型MISトランジスタ、並びに前記第一乃至第三N型MISトランジスタのゲートに制御信号が入力される、請求項2乃至4のいずれか一項に記載の半導体装置。前記第一及び第二スイッチ素子、並びに第三スイッチ素子を含むセルを有し、前記セル内において、前記第一スイッチ素子の前記第一電極と前記第二スイッチ素子の前記第一電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第一電極同士のみに電気的に接続され、複数の第一及び第二配線をさらに有し、前記セルが複数、行列状に配設され、前記複数の第一配線から選択された一の第一配線と前記第二トランジスタの前記ドレインとが電気的に接続され、前記複数の第二配線から選択された一の第二配線と前記第三トランジスタの前記ドレインとが電気的に接続され、前記行列の一の列を構成する前記複数のセルの各々において、前記第一スイッチ素子の第二電極と前記一の第一配線とが電気的に接続され、前記行列の一の行を構成する前記複数のセルの各々において、前記第二スイッチ素子の第二電極と前記一の第二配線とが電気的に接続され、複数の第三配線をさらに有し、一の行又は列を構成する前記複数のセルの各々において、前記複数の第三配線から選択された一の第三配線と前記第一トランジスタのゲートとが電気的に接続される、請求項6に記載の半導体装置。前記第一及び第二スイッチ素子、並びに第三スイッチ素子を含むセルを有し、前記セル内において、前記第一スイッチ素子の前記第一電極と前記第二スイッチ素子の前記第一電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第一電極同士のみに電気的に接続され、複数の第一及び第二配線をさらに有し、前記セルが複数、行列状に配設され、前記複数の第一配線から選択された一の第一配線の一端と前記第二N型MISトランジスタのドレインとが電気的に接続され、前記一の第一配線の他端と前記第二P型MISトランジスタのドレインとが電気的に接続され、前記複数の第二配線から選択された一の第二配線の一端と前記第三N型MISトランジスタのドレインとが電気的に接続され、前記一の第二配線の他端と前記第三P型MISトランジスタのドレインとが電気的に接続され、前記行列の一の列を構成する前記複数のセルの各々において、前記第一スイッチ素子の第二電極と前記一の第一配線とが電気的に接続され、前記行列の一の行を構成する前記複数のセルの各々において、前記第二スイッチ素子の第二電極と前記一の第二配線とが電気的に接続され、複数の第三及び第四配線をさらに有し、一の行又は列を構成する前記複数のセルの各々において、前記複数の第三配線から選択された一の第三配線と前記第一N型MISトランジスタのゲートとが電気的に接続され、前記複数の第四配線から選択された一の第四配線と前記第一P型MISトランジスタのゲートとが電気的に接続されている、請求項7に記載の半導体装置。前記第一及び第二スイッチ素子、並びに第三スイッチ素子を含むセルを有し、前記セル内において、前記第一スイッチ素子の前記第一電極と前記第二スイッチ素子の前記第一電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第一電極同士のみに電気的に接続され、複数の第一及び第二配線をさらに有し、前記セルが複数、行列状に配設され、前記複数の第一配線から選択された一の第一配線の一端と前記第二N型MISトランジスタのドレインとが電気的に接続され、前記一の第一配線の他端と前記第二P型MISトランジスタのドレインとが電気的に接続され、前記複数の第二配線から選択された一の第二配線の一端と前記第三N型MISトランジスタのドレインとが電気的に接続され、前記行列の一の列を構成する前記複数のセルの各々において、前記第一スイッチ素子の第二電極と、前記一の第一配線及び前記一の第二配線とが電気的に接続され、前記行列の一の行を構成する前記複数のセルの各々において、前記第二スイッチ素子の第二電極と前記一の第二配線とが電気的に接続され、複数の第三及び第四配線をさらに有し、一の行又は列を構成する前記複数のセルの各々において、前記複数の第三配線から選択された一の第三配線と前記第一N型MISトランジスタのゲートとが電気的に接続され、前記複数の第四配線から選択された一の第四配線と前記第一P型MISトランジスタのゲートとが電気的に接続されている、請求項8に記載の半導体装置。前記第一スイッチ素子の前記第二電極と前記第二スイッチ素子の第二電極とが電気的に接続される、請求項1に記載の半導体装置。前記第一スイッチ素子の前記第二電極と前記第二スイッチ素子の第二電極とが一体化している、請求項12に記載の半導体装置。前記第一スイッチ素子の前記イオン伝導体と前記第二スイッチ素子の前記イオン伝導体とが一体化している、請求項12又は13に記載の半導体装置。第一及び第二配線をさらに有し、前記第一スイッチ素子の第一電極と前記第一配線、及び前記第二スイッチ素子の第一電極と前記第二配線、の少なくとも一方が一体化して接続されている、請求項12乃至14のいずれか一項に記載の半導体装置。前記第三スイッチ素子は、第一トランジスタであり、前記第一トランジスタは、ソース、ドレイン及びゲートを有し、前記第三スイッチ素子の第一端子が前記第一トランジスタのドレインであり、前記第三スイッチ素子の第二端子が前記第一トランジスタのソースである、請求項12乃至15に記載の半導体装置。第一乃至第三トランジスタを有し、前記第三スイッチ素子は前記第一トランジスタであり、前記第一乃至第三トランジスタはそれぞれソース、ドレイン及びゲートを有し、前記第三スイッチ素子の第一端子が前記第一トランジスタのドレインであり、前記第三スイッチ素子の第二端子が前記第一トランジスタのソースであり、前記第一トランジスタのドレインは、前記第一及び第二スイッチ素子の第二電極のみに電気的に接続され、前記第二トランジスタのドレインと前記第一スイッチ素子の第一電極とが電気的に接続され、前記第三トランジスタのドレインと前記第二スイッチ素子の第一電極とが電気的に接続され、前記第一乃至第三トランジスタのソースは電源に接続されるか又は接地され、前記第一乃至第三トランジスタのゲートに制御信号が入力される、請求項12乃至15のいずれか一項に記載の半導体装置。前記第三スイッチ素子を二つ有し、第一乃至第三P型MISトランジスタ、並びに第一乃至第三N型MISトランジスタを有し、前記第三スイッチ素子の一方は、前記第一P型MISトランジスタであり、前記第三スイッチ素子の他方は、前記第一N型MISトランジスタであり、前記一方の第三スイッチ素子の第一端子が前記第一P型MISトランジスタのドレインであり、前記一方の第三スイッチ素子の第二端子が前記第一P型MISトランジスタのソースであり、前記他方の第三スイッチ素子の第一端子が前記第一N型MISトランジスタのドレインであり、前記他方の第三スイッチ素子の第二端子が前記第一N型MISトランジスタのソースであり、前記第二P型MISトランジスタ及び前記第二N型MISトランジスタのドレインと前記第一スイッチ素子の第一電極とが電気的に接続され、前記第三P型MISトランジスタ及び前記第三N型MISトランジスタのドレインと前記第二スイッチ素子の第一電極とが電気的に接続され、前記第一乃至第三P型MISトランジスタのソースは電源に接続され、前記第一乃至第三N型MISトランジスタのソースは接地され、前記第一乃至第三P型MISトランジスタ及び前記第一乃至第三N型MISトランジスタのゲートに制御信号が入力される、請求項乃至12乃至15のいずれか一項に記載の半導体装置。前記第三スイッチ素子を二つ有し、第一乃至第三P型MISトランジスタ、並びに第一及び第二N型MISトランジスタを有し、前記第三スイッチ素子の一方は、前記第一P型MISトランジスタであり、前記第三スイッチ素子の他方は、前記第一N型MISトランジスタであり、前記一方の第三スイッチ素子の第一端子が前記第一P型MISトランジスタのドレインであり、前記一方の第三スイッチ素子の第二端子が前記第一P型MISトランジスタのソースであり、前記他方の第三スイッチ素子の第一端子が前記第一N型MISトランジスタのドレインであり、前記他方の第三スイッチ素子の第二端子が前記第一N型MISトランジスタのソースであり、前記第二P型MISトランジスタのドレインと前記第一スイッチ素子の第一電極とが電気的に接続され、前記第三P型MISトランジスタのドレインと前記第二スイッチ素子の第一電極とが電気的に接続され、前記第二N型MISトランジスタのドレインは前記第一スイッチ素子の第一電極及び前記第二スイッチ素子の第一電極に電気的に接続され、前記第一乃至第三P型MISトランジスタのソースは電源に接続され、前記第一及び第二N型MISトランジスタのソースは接地され、前記第一乃至第三P型MISトランジスタ、並びに前記第一及び第二N型MISトランジスタのゲートに制御信号が入力される、請求項12乃至15のいずれか一項に記載の半導体装置。前記第一及び第二スイッチ素子、並びに第三スイッチ素子を含むセルを有し、前記セル内において、前記第一スイッチ素子の前記第二電極と前記第二スイッチ素子の前記第二電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第二電極同士のみに電気的に接続され、複数の第一及び第二配線をさらに有し、前記セルが複数、行列状に配設され、前記複数の第一配線から選択された一の第一配線と前記第二トランジスタの前記ドレインとが電気的に接続され、前記複数の第二配線から選択された一の第二配線と前記第三トランジスタの前記ドレインとが電気的に接続され、前記行列の一の列を構成する前記複数のセルの各々において、前記第一スイッチ素子の第一電極と前記一の第一配線とが電気的に接続され、前記行列の一の行を構成する前記複数のセルの各々において、前記第二スイッチ素子の第一電極と前記一の第二配線とが電気的に接続され、複数の第三配線をさらに有し、一の行又は列を構成する前記複数のセルの各々において、前記複数の第三配線から選択された一の第三配線と前記第一トランジスタのゲートとが電気的に接続される、請求項17に記載の半導体装置。前記第一及び第二スイッチ素子、並びに第三スイッチ素子を含むセルを有し、前記セル内において、前記第一スイッチ素子の前記第二電極と前記第二スイッチ素子の前記第二電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第二電極同士のみに電気的に接続され、複数の第一及び第二配線をさらに有し、前記セルが複数、行列状に配設され、前記複数の第一配線から選択された一の第一配線の一端と前記第二N型MISトランジスタのドレインとが電気的に接続され、前記一の第一配線の他端と前記第二P型MISトランジスタのドレインとが電気的に接続され、前記複数の第二配線から選択された一の第二配線の一端と前記第三N型MISトランジスタのドレインとが電気的に接続され、前記一の第二配線の他端と前記第三P型MISトランジスタのドレインとが電気的に接続され、前記行列の一の列を構成する前記複数のセルの各々において、前記第一スイッチ素子の第一電極と前記一の第一配線とが電気的に接続され、前記行列の一の行を構成する前記複数のセルの各々において、前記第二スイッチ素子の第一電極と前記一の第二配線とが電気的に接続され、複数の第三及び第四配線をさらに有し、一の行又は列を構成する前記複数のセルの各々において、前記複数の第三配線から選択された一の第三配線と前記第一N型MISトランジスタのゲートとが電気的に接続され、前記複数の第四配線から選択された一の第四配線と前記第一P型MISトランジスタのゲートとが電気的に接続されている、請求項18に記載の半導体装置。前記第一及び第二スイッチ素子、並びに第三スイッチ素子を含むセルを有し、前記セル内において、前記第一スイッチ素子の前記第二電極と前記第二スイッチ素子の前記第二電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第二電極同士のみに電気的に接続され、複数の第一及び第二配線をさらに有し、前記セルが複数、行列状に配設され、前記複数の第一配線から選択された一の第一配線の一端と前記第二N型MISトランジスタのドレインとが電気的に接続され、前記一の第一配線の他端と前記第二P型MISトランジスタのドレインとが電気的に接続され、前記複数の第二配線から選択された一の第二配線の一端と前記第三P型MISトランジスタのドレインとが電気的に接続され、前記行列の一の列を構成する前記複数のセルの各々において、前記第一スイッチ素子の第一電極と、前記一の第一配線及び前記一の第二配線とが電気的に接続され、前記行列の一の行を構成する前記複数のセルの各々において、前記第二スイッチ素子の第一電極と前記一の第二配線とが電気的に接続され、複数の第三及び第四配線をさらに有し、一の行又は列を構成する前記複数のセルの各々において、前記複数の第三配線から選択された一の第三配線と前記第一N型MISトランジスタのゲートとが電気的に接続され、前記複数の第四配線から選択された一の第四配線と前記第一P型MISトランジスタのゲートとが電気的に接続されている、請求項19に記載の半導体装置。第一及び第二配線をさらに有し、前記aの場合は、前記第一スイッチ素子の第二電極と前記第一配線とが電気的に接続され、前記第二スイッチ素子の第二電極と前記第二配線とが電気的に接続され、前記bの場合は、前記第一スイッチ素子の第一電極と前記第一配線とが電気的に接続され、前記第二スイッチ素子の第一電極と前記第二配線とが電気的に接続され、半導体の多層配線の一の配線層に前記第一及び第二配線が設けられ、前記第一及び第二スイッチ素子は、前記多層配線層内であって前記一の配線層と前記一の配線層の直上又は直下の配線層との間に設けられる、請求項1乃至8、12乃至19のいずれか一項に記載の半導体装置。半導体の多層配線の一の配線層に前記第一及び第二配線が設けられ、前記第一及び第二スイッチ素子は、前記多層配線層内であって前記一の配線層と前記一の配線層の直上又は直下の配線層との間に設けられる、請求項9乃至11、20乃至22のいずれか一項に記載の半導体装置。第一及び第二配線をさらに有し、前記aの場合は、前記第一スイッチ素子の第二電極と前記第一配線とが電気的に接続され、前記第二スイッチ素子の第二電極と前記第二配線とが電気的に接続され、前記bの場合は、前記第一スイッチ素子の第一電極と前記第一配線とが電気的に接続され、前記第二スイッチ素子の第一電極と前記第二配線とが電気的に接続され、半導体の多層配線層の一の配線層に前記第一配線が設けられ、前記一の配線層の直上又は直下の配線層に前記第二配線が設けられ、前記第一及び第二スイッチ素子は、前記多層配線層内であって前記一の配線層と前記一の配線層の直上又は直下の配線層との間に設けられる、請求項1乃至8、12乃至19のいずれか一項に記載の半導体装置。半導体の多層配線層の一の配線層に前記第一配線が設けられ、前記一の配線層の直上又は直下の配線層に前記第二配線が設けられ、前記第一及び第二スイッチ素子は、前記多層配線層内であって前記一の配線層と前記一の配線層の直上又は直下の配線層との間に設けられる、請求項9乃至11、20乃至22のいずれか一項に記載の半導体装置。前記イオン伝導体は、有機物、有機シロキサン、炭化酸化ケイ素、酸化シリコンタンタル、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化ケイ素、酸化チタン、のいずれかからなり、前記第一電極はCuを主成分とし、前記第二電極はRu又はPtからなる、請求項1乃至26のいずれか一項に記載の半導体装置。第一及び第二スイッチ素子、並びに少なくとも一つの第三スイッチ素子を有し、前記第三スイッチ素子は第一及び第二端子を備え、前記第一及び第二スイッチ素子はそれぞれ、イオン伝導体と、前記イオン伝導体に接して設けられ、前記イオン伝導体に金属イオンを供給する第一電極と、前記イオン伝導体に接して設けられ、前記第一電極よりもイオン化しにくい第二電極と、を備え、a前記第一スイッチ素子の前記第一電極と、前記第二スイッチ素子の前記第一電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第一電極同士のみに電気的に接続されており、又は、b前記第一スイッチ素子の前記第二電極と、前記第二スイッチ素子の前記第二電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第二電極同士のみに電気的に接続されている、半導体装置の動作方法であって、前記aの場合は、前記第三スイッチ素子を介して、前記第一及び第二スイッチ素子の第一電極に、前記第一及び第二スイッチ素子の第二電極に印加される電圧よりも高い所定の電圧を印加し、前記bの場合は、前記第三スイッチ素子を介して、前記第一及び第二スイッチ素子の第一電極に、前記第一及び第二スイッチ素子の第二電極に印加される電圧よりも低い所定の電圧を印加する、半導体装置の動作方法。第一及び第二スイッチ素子、並びに少なくとも一つの第三スイッチ素子を有し、前記第三スイッチ素子は第一及び第二端子を備え、前記第一及び第二スイッチ素子はそれぞれ、イオン伝導体と、前記イオン伝導体に接して設けられ、前記イオン伝導体に金属イオンを供給する第一電極と、前記イオン伝導体に接して設けられ、前記第一電極よりもイオン化しにくい第二電極と、を備え、a前記第一スイッチ素子の前記第一電極と、前記第二スイッチ素子の前記第一電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第一電極同士のみに電気的に接続されており、又は、b前記第一スイッチ素子の前記第二電極と、前記第二スイッチ素子の前記第二電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第二電極同士のみに電気的に接続されている、半導体装置の動作方法であって、前記aの場合は、前記第三スイッチ素子を介して、前記第一及び第二スイッチ素子の第一電極に、前記第一及び第二スイッチ素子の第二電極に印加される電圧よりも低い所定の電圧を印加し、前記bの場合は、前記第三スイッチ素子を介して、前記第一及び第二スイッチ素子の第一電極に、前記第一及び第二スイッチ素子の第二電極に印加される電圧よりも高い所定の電圧を印加する、半導体装置の動作方法。しかしながら、特許文献1及び非特許文献1に記載の抵抗変化素子には、以下のような課題が存在する。即ち、特許文献1及び非特許文献1に記載の2端子型抵抗変化素子をULSIの信号線に用いるクロスバースイッチに適用した場合、高抵抗状態の抵抗変化素子が、隣接するスイッチに伝播する信号の振幅によって誤書き込みされてしまう課題が発生する。すなわち、OFFディスターブが発生する。特に、ロジックLSIの動作電圧に近づけるために抵抗変化素子のプログラミング電圧を低電圧化した場合には、前述のディスターブ問題はより顕著となる。その結果、プログラミング電圧の低電圧化とディスターブ耐性の向上を両立することができないという問題点があった。言い換えると、プログラミング電圧の低電圧化と高信頼化とを両立することができないという問題点があった。本発明の目的は、上述した課題を解決し、高信頼化且つ低電圧化が可能な半導体装置及びその動作方法を提供することである。上述した課題を解決するため、本発明にかかる半導体装置は、第一及び第二スイッチ素子、並びに少なくとも一つの第三スイッチ素子を含むセルを有し、上記第三スイッチ素子は第一及び第二端子を備え、上記第一及び第二スイッチ素子はそれぞれ、イオン伝導体と、上記イオン伝導体に接して設けられ、上記イオン伝導体に金属イオンを供給する第一電極と、上記イオン伝導体に接して設けられ、上記第一電極よりもイオン化しにくい第二電極と、を備え、a上記セル内において、上記第一スイッチ素子の上記第一電極と、上記第二スイッチ素子の上記第一電極と、上記第三スイッチ素子の第一端子とが相互に電気的に接続されており、又は、b上記セル内において、上記第一スイッチ素子の上記第二電極と、上記第二スイッチ素子の上記第二電極と、上記第三スイッチ素子の第一端子とが相互に電気的に接続されている構成とされる。また、第一及び第二スイッチ素子、並びに少なくとも一つの第三スイッチ素子を有し、上記第三スイッチ素子は第一及び第二端子を備え、上記第一及び第二スイッチ素子はそれぞれ、イオン伝導体と、上記イオン伝導体に接して設けられ、上記イオン伝導体に金属イオンを供給する第一電極と、上記イオン伝導体に接して設けられ、上記第一電極よりもイオン化しにくい第二電極と、を備え、a上記第一スイッチ素子の上記第一電極と、上記第二スイッチ素子の上記第一電極とが相互に電気的に接続され、上記第三スイッチ素子の第一端子は、上記相互に接続された第一電極同士のみに電気的に接続されており、又は、b上記第一スイッチ素子の上記第二電極と、上記第二スイッチ素子の上記第二電極とが相互に電気的に接続され、上記第三スイッチ素子の第一端子は、上記相互に接続された第二電極同士のみに電気的に接続されている、半導体装置の動作方法であって、上記aの場合は、上記第三スイッチ素子を介して、上記第一及び第二スイッチ素子の第一電極に、上記第一及び第二スイッチ素子の第二電極に印加される電圧よりも高い所定の電圧を印加し、上記bの場合は、上記第三スイッチ素子を介して、上記第一及び第二スイッチ素子の第一電極に、上記第一及び第二スイッチ素子の第二電極に印加される電圧よりも低い所定の電圧を印加する、半導体装置の動作方法が提供される。さらに、第一及び第二スイッチ素子、並びに少なくとも一つの第三スイッチ素子を有し、上記第三スイッチ素子は第一及び第二端子を備え、上記第一及び第二スイッチ素子はそれぞれ、イオン伝導体と、上記イオン伝導体に接して設けられ、上記イオン伝導体に金属イオンを供給する第一電極と、上記イオン伝導体に接して設けられ、上記第一電極よりもイオン化しにくい第二電極と、を備え、a上記第一スイッチ素子の上記第一電極と、上記第二スイッチ素子の上記第一電極とが相互に電気的に接続され、上記第三スイッチ素子の第一端子は、上記相互に接続された第一電極同士のみに電気的に接続されており、又は、b上記第一スイッチ素子の上記第二電極と、上記第二スイッチ素子の上記第二電極とが相互に電気的に接続され、上記第三スイッチ素子の第一端子は、上記相互に接続された第二電極同士のみに電気的に接続されている、半導体装置の動作方法であって、上記aの場合は、上記第三スイッチ素子を介して、上記第一及び第二スイッチ素子の第一電極に、上記第一及び第二スイッチ素子の第二電極に印加される電圧よりも低い所定の電圧を印加し、上記bの場合は、上記第三スイッチ素子を介して、上記第一及び第二スイッチ素子の第一電極に、上記第一及び第二スイッチ素子の第二電極に印加される電圧よりも高い所定の電圧を印加する、半導体装置の動作方法、が提供される。本発明によれば、高信頼化且つ低電圧化が可能な半導体装置とすることができる。本発明を詳細に説明する前に、本発明に関連する用語の意味を説明する。バイポーラ型スイッチ素子とユニポーラ型スイッチ素子の説明ユニポーラ型スイッチ素子ユニポーラ型スイッチ素子とは、印加電圧のレベルによりOFF状態とON状態を切り替えるスイッチ素子である。OFF状態とは、高抵抗状態のことである。ON状態とは、低抵抗状態のことである。図1を用いて、ユニポーラ型スイッチ素子の動作特性を説明する。図1は、ユニポーラ型スイッチ素子の動作特性を模式的に示す図である。例えば、第一電極、スイッチ素子、第二電極から構成されるユニポーラ型抵抗変化素子の場合には、第一電極に正電圧を印加すると図1A、所望のセット電圧を閾値電圧として、OFF状態からON状態へ遷移する。すなわち、高抵抗状態から低抵抗状態へ遷移する。このとき、閾値電圧は、抵抗変化層の膜厚や組成、密度などに依存する。続いて、ON状態のスイッチ素子において再び第一電極に正電圧を印加すると図1B、所望のリセット電圧を閾値電圧としてON状態からOFF状態へ遷移する。さらに正電圧の印加を続けるとセット電圧に達し、再びOFF状態からON状態へ遷移する。一方、第一電極に負電圧を印加すると図1C、所望のセット電圧を閾値電圧としてOFF状態からON状態へ遷移する。すなわち、高抵抗状態から低抵抗状態へ遷移する。続いて、ON状態のスイッチ素子において再び第一電極に負電圧を印加すると図1D、所望のリセット電圧を閾値電圧としてON状態からOFF状態へ遷移する。このように図1A-Bの動作と図1C-Dの動作が対称であり、電圧の印加方向、すなわち電圧の極性、には依存せず、電圧のレベルにのみ依存して抵抗変化特性を示す素子をユニポーラ型スイッチ素子と定義する。バイポーラ型スイッチ素子バイポーラ型スイッチ素子とは、印加電圧の極性によりOFF状態とON状態を切り替えるスイッチ素子である。OFF状態とは、高抵抗状態のことである。ON状態とは、低抵抗状態のことである。図2を用いて、バイポーラ型スイッチ素子の動作特性を説明する。図2は、バイポーラ型スイッチ素子の動作特性を模式的に示す図である。例えば、第一電極、イオン伝導体、第二電極から構成されるバイポーラ型スイッチ素子の場合には、第一電極に正電圧を印加すると図2A、所望のセット電圧を閾値電圧としてOFF状態からON状態へ遷移する。続いて、ON状態の抵抗変化素子において、再び第一電極に正電圧を印加した場合には図2B、オーミックな電流-電圧特性を示す。続いて、第一電極に負電圧を印加すると図2C、所望のリセット電圧を閾値電圧としてON状態からOFF状態へ遷移する。すなわち、低抵抗状態から高抵抗状態へ遷移する。さらに、OFF状態の抵抗変化素子において再び第一電極に正電圧を印加すると図2D、所望の閾値電圧セット電圧においてOFF状態からON状態へ遷移する。このように、印加電圧の極性によりOFF状態とON状態とを切り替える素子をバイポーラ型スイッチ素子と定義する。言い換えると、印加電圧の極性により高抵抗状態と低抵抗状態とを切り替える素子を、バイポーラ型スイッチ素子と定義する。バイポーラ型抵抗変化素子における電極の定義ここで、バイポーラ型スイッチ素子に用いられる電極を定義する。図2で説明したように、正電圧を印加した場合にOFF状態からON状態に遷移する電極を第一電極、或いは活性電極と定義する。一方、正電圧を印加した場合にON状態からOFF状態に遷移する電極を第二電極、或いは不活性電極と定義する。第一電極はイオン伝導体にイオンを供給し、第二電極は第一電極よりもイオン化しにくい。二つの異なるスイッチ素子を接続する場合、電極同士を電気的に接続することになる。そこで、二つの異なるスイッチ素子の活性電極同士又は不活性電極同士が電気的に接続されている、或いは一体化していることを同一極性同士の電極の接続と定義する。一方、二つの異なるスイッチ素子の一方の活性電極と他方の不活性電極が接続されている場合を異種極性での電極の接続と定義する。以下に、本発明の好ましい実施の形態及び実施例について、スイッチ素子としてバイポーラ型スイッチ素子を用いて、詳細に説明する。<実施の形態1>図3Aは、実施の形態1にかかる半導体装置の構成を模式的に示す図である。図3Bは、図3Aの回路図表記を構造上の表記で示した図である。図3Aの半導体装置は、第一及び第二スイッチ素子1、2、並びに少なくとも一つの第三スイッチ素子3を有する。上記第三スイッチ素子3は、第一及び第二端子31、32を備える。上記第一及び第二スイッチ素子1、2はそれぞれ、イオン伝導体13、23と、このイオン伝導体13、23に接して設けられ、このイオン伝導体13、23に金属イオンを供給する第一電極11、21と、このイオン伝導体13、23に接して設けられ、この第一電極11、21よりもイオン化しにくい第二電極12、22と、を備える。上記第一スイッチ素子1の上記第一電極11と、上記第二スイッチ素子2の上記第一電極21とが相互に電気的に接続され、上記第三スイッチ素子3の第一端子31は、上記相互に接続された第一電極同士11、21のみに電気的に接続されている。図3Aの半導体装置はこのような構成とされる。イオン伝導体には、有機物、有機シロキサン、炭化酸化ケイ素、酸化シリコンタンタル、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化ケイ素、酸化チタン、のいずれかを含む材料を用いることができる。また、第一電極には、Cuを主成分とする材料を用いることができる。第二電極には、Ru又はPtを含む材料を用いることができる。ここで、Cuを主成分とするとは、Cu含有率が95以上であることをいう。一般にこれ以下のCu含有率になると、配線抵抗が増加する。以下に、実施の形態1にかかる半導体装置の動作を説明する。本実施の形態にかかる半導体装置の第一スイッチ素子1及び第二スイッチ素子2の状態を高抵抗状態にプログラミングする。ここで、高抵抗状態とは、第一及び第二スイッチ素子1、2の第一電極11、21からイオン伝導体13、23へとイオン伝導していない状態である。そして、第一スイッチ素子1の第二電極12に閾値電圧セット電圧以下の正電圧を印加し、第二スイッチ素子2の第二電極22を接地する。すると、各スイッチ素子1、2の両端に電圧が印加されるが、第二スイッチ素子2にはOFF状態からON状態へ遷移する方向に電圧が印加されているのに対し、第一スイッチ素子1にはON状態からOFF状態へ遷移する方向に電圧が印加されている。即ち、第二スイッチ素子2は電圧の印加方向がON状態へ遷移する方向なので閾値電圧以下の電圧が印加されると誤動作してON状態へ遷移する可能性があるが、第一スイッチ素子1はOFF状態へ遷移する電圧印加方向なので閾値電圧以下の電圧が印加されても誤動作しない。ここで、ON状態へ遷移するとは、第一電極21からイオン伝導体23へとイオン伝導することである。一方、第二スイッチ素子2の第二電極22に閾値電圧セット電圧以下の正電圧を印加し、第一スイッチ素子1の第二電極12を接地する場合を考える。この場合は、第一スイッチ素子1はOFF状態からON状態へ遷移する方向に電圧が印加されているのに対し、第二スイッチ素子2はON状態からOFF状態へ遷移する方向に電圧が印加されている。即ち、第一スイッチ素子1は電圧の印加方向がON状態へ遷移する方向なので閾値電圧以下の電圧が印加されると誤動作してON状態へ遷移する可能性があるが、第二スイッチ素子2はOFF状態へ遷移する電圧印加方向なので閾値電圧以下の電圧が印加されても誤動作しない。ここで、ON状態へ遷移するとは、第一電極11からイオン伝導体13へとイオン伝導することである。以上のように、本実施の形態にかかる構成により、いずれの信号形態が伝達された場合においても、第一スイッチ素子及び第二スイッチ素子のうちどちらか一方のOFF状態を維持することができるため、OFF状態からON状態へ遷移してしまう誤動作、すなわちディスターブ不良、を防ぐことができる。よって、半導体回路の誤動作による不良をなくし、高信頼化且つ低電圧化が可能な半導体装置を実現することができる。また、第一及び第二スイッチ素子に印加される電圧は、第一及び第二スイッチ素子それぞれの抵抗値によって抵抗分割され半分程度になることからも、ディスターブ不良を防ぐことができる。実施の形態1の変形例図4Aは、図3Aの半導体装置の変形例である。また、図4Bは、図4Aの回路図表記を構造上の表記で示した図である。図4Aに示すように、第一スイッチ素子1の第一電極11と第二スイッチ素子2の第一電極21を一体化することができる。かかる構成により、半導体装置の微細化が可能となり、また制御信号の伝送損失を減らすことができる。また、第一及び第二スイッチ素子の第一電極同士が電気的に接続されていれば、例えば図5に示すように、第一スイッチ素子1のイオン伝導体13と第二スイッチ素子2のイオン伝導体23を一体化してもよい。<実施の形態2>スイッチ素子のプログラミング方法実施の形態1におけるスイッチ素子のプログラミング方法を説明する。図6は、実施の形態2にかかる半導体装置を模式的に示す図である。図6に示すように、第一スイッチ素子1と第二スイッチ素子2の第一電極同士と第一トランジスタ63のドレインが電気的に接続されている。ここで、第一スイッチ素子1と第二スイッチ素子2の第一電極11,21は、活性電極である。そして、第一スイッチ素子1の第二電極12には第二トランジスタ61のドレインが電気的に接続されている。ここで、第一スイッチ素子1の第二電極12は、不活性電極である。また、第二スイッチ素子2の第二電極22には第三トランジスタ65のドレインが電気的に接続されている。例えば、端子51から端子52へ電気信号を伝達する場合には、第一スイッチ素子1と第二スイッチ素子2の双方をON状態、すなわち低抵抗状態、へ遷移させる必要がある。この場合は、端子V1と端子V3を接地し、端子V2に所定の電圧、即ちスイッチ素子の閾値電圧セット電圧以上の正電圧を印加して、第二トランジスタ61、第一トランジスタ63及び第三トランジスタ65を低抵抗状態とすることで所望のON状態への遷移を実現することができる。一方、端子51から端子52への電気信号を遮断したい場合には、第一スイッチ素子1と第二スイッチ素子2の双方をOFF状態、すなわち高抵抗状態、へ遷移させる必要がある。この場合は、端子V2を接地し、端子V1と端子V3にスイッチ素子の閾値電圧リセット電圧以上の正電圧を印加して、第二トランジスタ61、第一トランジスタ63及び第三トランジスタ65を低抵抗状態とすることで所望のOFF状態への遷移を実現することができる。所定の電圧とは、必ずしも閾値電圧より高い電圧でなくてもよい。例えば、閾値電圧より低い電圧を長時間印加することにより、時間をかけてスイッチ素子の状態を遷移させてもよい。<実施の形態3>P型MIS、N型MISを使った書き換え回路1実施の形態3にかかる半導体装置は、スイッチ素子のプログラミング方法が異なること以外は実施の形態2にかかる半導体装置と同様である。図7は、実施の形態3にかかる半導体装置を模式的に示す図である。図7に示すように、第一スイッチ素子1及び第二スイッチ素子2の第一電極同士、並びに第一P型MISMetalInsulatorSemiconductorトランジスタ43のドレイン及び第一N型MISトランジスタ44のドレインが電気的に接続されている。ここで、第一スイッチ素子1及び第二スイッチ素子2の第一電極11、21は、活性電極である。そして、第一スイッチ素子1の第二電極12には、第二P型MISトランジスタ41及び第二N型MISトランジスタ42のドレインが電気的に接続されている。ここで、第一スイッチ素子1の第二電極12は、不活性電極である。第二スイッチ素子2の第二電極22には、第三P型MISトランジスタ45のドレイン、第三N型MISトランジスタ46のドレインが電気的に接続されている。以下に、動作を説明する。MISトランジスタ41、42、45及び46を低抵抗状態、43及び44を高抵抗状態とすることで、第一スイッチ素子1と第二スイッチ素子2の双方を高抵抗状態にする。そして、第2の実施形態と同様、端子51から閾値電圧セット電圧以下の正電圧を印加し、端子52を接地する。すると、各スイッチ素子1、2の両端に電圧が印加されるが、第一スイッチ素子1はOFF状態へ遷移する電圧印加方向なので、閾値電圧以下の電圧が印加された場合であっても誤動作しない。一方、端子52に閾値電圧セット電圧以下の正電圧が印加され、端子51を接地した場合は、第二スイッチ素子2がOFF状態へ遷移する電圧印加方向なので閾値電圧以下の電圧が印加された場合であっても誤動作しない。以上のように、かかる構成により、いずれの信号形態が伝達された場合においても、第一スイッチ素子及び第二スイッチ素子のうちどちらか一方のOFF状態を維持することができるため、OFF状態からON状態へ遷移してしまう誤動作、すなわちディスターブ不良、を防ぐことができる。よって、かかる構成により、半導体回路の誤動作による不良をなくし、高信頼化且つ低電圧化が可能な半導体装置を実現することができる。MISトランジスタとして、典型的には、MOSMetalOxideSemiconductorトランジスタを用いることができる。また、P型MOSトランジスタは電源に接続、N型MOSトランジスタは接地されることで所望の性能を得ることができる。例えば、N型MOSトランジスタを電源接続すると、ソースが浮いてしまい性能が落ちる。P型MIS、N型MISを使った書き換え回路2図8の半導体装置は、図7に示す半導体装置において、第三P型MISトランジスタ45を省略した態様である。図8に示すように、第一スイッチ素子1及び第二スイッチ素子2の第一電極同士、並びに第一P型MISトランジスタ43のドレイン及び第一N型MISトランジスタ44のドレインが電気的に接続されている。第二P型MISトランジスタ41のドレインは、第一スイッチ素子1の第二電極12及び第二スイッチ素子2の第二電極22、の両方に接続されている。第一スイッチ素子1の第二電極12には、第二P型MISトランジスタ41のドレイン及び第二N型MISトランジスタ42のドレインが電気的に接続されている。第二スイッチ素子2の第二電極22には、第三N型MISトランジスタ46のドレインが電気的に接続されている。かかる構成により、図7に示す半導体装置よりもトランジスタの数が少なくなり、微細且つ単純な半導体装置を実現することができる。同様にして、第二P型MISトランジスタ41を省略し、第三P型MISトランジスタ45のドレインを第一スイッチ素子1の第二電極12及び第二スイッチ素子2の第二電極22の両方に電気的に接続することもできる。MISトランジスタとして、典型的には、MOSMetalOxideSemiconductorトランジスタを用いることができる。<実施の形態4>実施の形態4に示す半導体装置は、実施の形態1に示す半導体装置において、第一及び第二スイッチ素子の第一電極同士ではなく、第二電極同士を電気的に接続した態様とされる。図9Aは、実施の形態4にかかる半導体装置の構成を模式的に示す図である。図9Bは、図9Aの回路図表記を構造上の表記で示した図である。図9Aの半導体装置は、第一及び第二スイッチ素子1、2、並びに少なくとも一つの第三スイッチ素子3を有する。上記第三スイッチ素子3は、第一及び第二端子31、32を備える。上記第一及び第二スイッチ素子1、2はそれぞれ、イオン伝導体13、23と、このイオン伝導体13、23に接して設けられ、このイオン伝導体13、23に金属イオンを供給する第一電極11、21と、このイオン伝導体13、23に接して設けられ、この第一電極11、21よりもイオン化しにくい第二電極12、22と、を備える。上記第一スイッチ素子1の上記第二電極12と、上記第二スイッチ素子2の上記第二電極22とが相互に電気的に接続され、上記第三スイッチ素子3の第一端子31は、上記相互に接続された第二電極同士12、22のみに電気的に接続されている。図9Aの半導体装置は、このような構成とされる。以下に、実施の形態4にかかる半導体装置の動作を説明する。本実施の形態にかかる半導体装置の第一スイッチ素子1及び第二スイッチ素子2の状態を高抵抗状態にプログラミングする。そして、第一スイッチ素子1の第一電極11に閾値電圧セット電圧以下の正電圧を印加し、第二スイッチ素子2の第一電極21を接地する。この場合は、第一スイッチ素子1は電圧の印加方向がON状態へ遷移する方向なので閾値電圧以下の電圧が印加されると誤動作してON状態へ遷移する可能性があるが、第二スイッチ素子2はOFF状態へ遷移する電圧印加方向なので閾値電圧以下の電圧が印加されても誤動作しない。ここで、ON状態へ遷移するとは、第一電極11からイオン伝導体13へとイオン伝導することである。一方、第二スイッチ素子2の第一電極21に閾値電圧セット電圧以下の正電圧を印加し、第一スイッチ素子1の第一電極11を接地する場合を考える。この場合は、第二スイッチ素子2は電圧の印加方向がON状態へ遷移する方向なので閾値電圧以下の電圧が印加されると誤動作してON状態へ遷移する可能性があるが、第一スイッチ素子1はOFF状態へ遷移する電圧印加方向なので閾値電圧以下の電圧が印加されても誤動作しない。ここで、ON状態へ遷移するとは、第一電極21からイオン伝導体23へとイオン伝導することである。以上のように、第二電極同士が接続された構成においても、第一電極同士が接続された構成と同様の効果が得られる。即ち、いずれの信号形態が伝達された場合においても、第一スイッチ素子及び第二スイッチ素子のうちどちらか一方のOFF状態を維持することができるため、ディスターブ不良を防ぐことができる。さらに、第二電極同士が接続された構成においては、このような構成を多層配線層内で実現する際に第一電極と配線層とを一体化することができるため、半導体装置の微細化が可能となる。実施の形態4の変形例図10Aは、図9Aの半導体装置の変形例である。また、図10Bは、図10Aの回路図表記を構造上の表記で示した図である。図10Aに示すように、第一スイッチ素子1の第二電極12と第二スイッチ素子2の第二電極22を一体化することができる。かかる構成により、半導体装置の微細化が可能となり、また制御信号の伝送損失を減らすことができる。また、第二電極同士が電気的に接続されていれば、例えば図11に示すように、第一スイッチ素子1のイオン伝導体13と第二スイッチ素子2のイオン伝導体23を一体化してもよい。<実施の形態5>スイッチ素子のプログラミング方法実施の形態4におけるスイッチ素子のプログラミング方法を説明する。図12は、実施の形態5にかかる半導体装置を模式的に示す図である。図12にかかる半導体装置は、図6にかかる半導体装置において、第一及び第二スイッチ素子の第一電極同士ではなく、第二電極同士が電気的に接続されている態様とされる。図12に示すように、第一スイッチ素子1と第二スイッチ素子2の第二電極同士と第一トランジスタ63のドレインが電気的に接続されている。そして、第一スイッチ素子1の第一電極11には第二トランジスタ61のドレインが電気的に接続されている。また、第二スイッチ素子2の第一電極21には第三トランジスタ65のドレインが電気的に接続されている。スイッチ素子のプログラミング方法は、図6で説明した方法と同様である。<実施の形態6>P型MIS、N型MISを使った書き換え回路1図13は、実施の形態6にかかる半導体装置を模式的に示す図である。図13にかかる半導体装置は、図7にかかる半導体装置において、第一及び第二スイッチ素子の第一電極同士ではなく、第二電極同士が電気的に接続されている態様とされる。図13に示すように、第一スイッチ素子1及び第二スイッチ素子2の第二電極同士、並びに第一P型MISトランジスタ43のドレイン及び第一N型MISトランジスタ44のドレインが電気的に接続されている。そして、第一スイッチ素子1の第一電極11には、第二P型MISトランジスタ41のドレイン及び第二N型MISトランジスタ42のドレインが電気的に接続されている。第二スイッチ素子2の第一電極21には、第三P型MISトランジスタ45のドレイン及び第三N型MISトランジスタ46のドレインが電気的に接続されている。第二電極同士が接続された構成においても、第一電極同士が接続された構成と同様ディスターブ不良を改善し、高信頼化且つ低電圧化が可能な半導体装置を実現することができる。MISトランジスタとして、典型的には、MOSMetalOxideSemiconductorトランジスタを用いることができる。また、P型MOSトランジスタは電源に接続、N型MOSトランジスタは接地されることで所望の性能を得ることができる。例えば、N型MOSトランジスタを電源接続すると、ソースが浮いてしまい性能が落ちる。P型MIS、N型MISを使った書き換え回路2図14の半導体装置は、図13に示す半導体装置において、第三N型MISトランジスタ46を省略し、第二N型MISトランジスタ42のドレインを第一スイッチ素子1の第一電極11及び第二スイッチ素子2の第一電極21、の両方に電気的に接続した態様である。図14に示すように、第一スイッチ素子1及び第二スイッチ素子2の第二電極同士、並びに第一P型MISトランジスタ43のドレイン及び第一N型MISトランジスタ44のドレインが電気的に接続されている。第二N型MISトランジスタ42のドレインは、第一スイッチ素子1の第一電極11及び第二スイッチ素子2の第一電極12、の両方に接続されている。さらに、第一スイッチ素子1の第一電極11には、第二P型MISトランジスタのドレイン41及び第二N型MISトランジスタ42のドレインが電気的に接続されている。第二スイッチ素子2の第一電極22には、第三P型MISトランジスタ45のドレインが電気的に接続されている。かかる構成により、図13に示す半導体装置よりもトランジスタの数が少なくなり、微細且つ単純な半導体装置を実現することができる。同様にして、第二N型MISトランジスタ42を省略し、第三N型MISトランジスタ46のドレインを第一スイッチ素子1の第一電極11及び第二スイッチ素子2の第一電極21、の両方に電気的に接続することもできる。MISトランジスタとして、典型的には、MOSMetalOxideSemiconductorトランジスタを用いることができる。<実施の形態7>クロスバースイッチ構造図15は、本発明の半導体装置を用いたクロスバースイッチの回路構成図である。図16は、本発明の半導体装置を用いたクロスバースイッチのレイアウト図であり、トップビューを示す模式図である。ここで、本発明におけるセルを定義する。本発明におけるセルは、半導体集積回路において周期的に配置される一単位の構造であり、第一及び第二スイッチ素子と、第三スイッチ素子としての第一トランジスタを含む。図15のクロスバースイッチは、複数の第一及び第二配線71、72がさらに設けられる構成とされる。複数の第一配線から選択された一の第一配線71とスイッチング用トランジスタ、例えば、実施の形態2における第二トランジスタ61、のドレインとが電気的に接続される。複数の第二配線から選択された一の第二配線72とスイッチング用トランジスタ、例えば、実施の形態2における第三トランジスタ65、のドレインとが電気的に接続される。そして、行列の一の列を構成する複数のセル100の各々において、第一スイッチ素子の第二電極と一の第一配線とが電気的に接続され、行列の一の行を構成する複数のセル100の各々において、第二スイッチ素子の第二電極と一の第二配線とが電気的に接続される。さらに、複数の第三配線を有し、一の行又は列を構成する上記複数のセル100の各々において、複数の第三配線から選択された一の第三配線とスイッチング用トランジスタ、例えば、実施の形態2における第一トランジスタ63、のゲートとが電気的に接続される。本実施の形態では、列方向に複数延設される配線を第一配線とし、行方向に複数延設される配線を第二配線としたが、行方向に複数延設される配線を第一配線とし、列方向に複数延設される配線を第一配線としてもよいことは、言うまでもない。また、スイッチング用トランジスタとして、図17及び図18に示したように、P型MISトランジスタ41、43、45、及びN型MISトランジスタ42、44、46を用いてもよい。かかる構成により、高信頼化且つ低電圧化が可能なクロスバースイッチを実現することができる。また、かかる構成のクロスバースイッチを用いることで、半導体チップの製造後に待機電力を消費することなく、信号の伝達経路を任意に変更することができるようになる。また、クロスバースイッチのスイッチ部を多層配線層内に設けることにより、小面積にて設けることができるため、信号伝達時の充放電電流を低減することができ、動作電力の低減にも有利である。さらに、一度プログラミングされたクロスバースイッチはロジックの動作電圧で信号伝達が可能なので、低電圧化が可能である。さらに、図19乃至図21に示したように、第一及び第二スイッチ素子の第二電極同士を電気的に接続した場合においても、第一電極同士を接続した場合と同様のクロスバースイッチ構造とすることができる。<実施の形態8>第一電極活性電極同士が接続されたデバイス構造本実施の形態においては、実施の形態1における半導体装置を多層配線層内で実現するための構造、即ち、二つスイッチ素子の第一電極活性電極同士が電気的に接続された半導体装置の構造を説明する。ここで、二つスイッチ素子の第一電極は、活性電極である。図22は、本実施の形態の半導体装置を模式的に示す断面図である。図22の半導体装置は、半導体基板上に設けられた多層配線層内に、実施の形態1に記載の二つのスイッチ素子が設けられている構成とされる。すなわち、図22の半導体装置は、層間絶縁膜102、バリア絶縁膜103、層間絶縁膜104、第二電極105、バリアメタル106、絶縁性バリア膜107、保護絶縁膜108、イオン伝導体109、第一電極110、層間絶縁膜111、112、配線114a、114b、プラグ115a、115b、バリアメタル116、及びバリア絶縁膜117を備える。それぞれのスイッチ素子は、第一電極105と、第二電極110と、第一電極105と第二電極110の間に介在するイオン伝導体109を有している。二つのスイッチ素子の第一電極同士が一体化し、単一の第一電極105を構成している。また、多層配線層内において、第一電極105は下部電極を兼ねた配線であり、イオン伝導体109は、バリア膜107の開口部において下部電極兼配線105と接している。第二電極110は上部電極であり、独立した二本のプラグ115a、115bを介して、独立した二本の配線114a、114bと電気的に接続されている。かかる構成により、実施の形態にて説明した通り、半導体回路の誤動作による不良をなくし、高信頼化且つ低電圧化が可能な半導体装置を実現することができる。本実施の形態において、第一電極には金属イオンの供給源となる材料、例えばCu、を主成分とする材料を用いることができる。本実施の形態において、第二電極には第二電極よりもイオン化しにくい材料、例えばRu又はPt、を用いることができる。本実施の形態において、イオン伝導層には金属イオンを伝導可能である材料、例えば有機物、有機シロキサン、炭化酸化ケイ素、酸化シリコンタンタル、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化ケイ素、酸化チタン、のいずれかを含む材料、を用いることができる。ここで、Cuを主成分とするとは、Cu含有率が95以上であることをいう。一般にこれ以下のCu含有率になると、配線抵抗が増加する。<実施の形態9>不活性電極第二電極同士が接続されたデバイス構造1本実施の形態においては、実施の形態4における半導体装置を多層配線層内で実現するための構造、即ち、第二電極同士が電気的に接続された半導体装置の構造を詳説明する。ここで、第二電極は不活性電極である。図23は、本実施の形態の半導体装置を模式的に示す断面図である。図23の半導体装置は、半導体基板上に設けられた多層配線層内に、実施の形態5に記載の二つのスイッチ素子が設けられている構成とされる。すなわち、図23の半導体装置は、層間絶縁膜102、バリア絶縁膜103、層間絶縁膜104、第二電極105a、105b、バリアメタル106a、106b、絶縁性バリア膜107、保護絶縁膜108、イオン伝導体109、第一電極110、層間絶縁膜111、112、層間絶縁膜用ハードマスク113、配線114、プラグ115a、115b、バリアメタル116、及びバリア絶縁膜117を備える。それぞれのスイッチ素子は、第一電極105a、105bと、第二電極110と、第一電極105a、105bと第二電極110の間に介在するイオン伝導体109を有している。二つのスイッチ素子の第二電極同士が一体化し、単一の第二電極110を構成している。また、多層配線層内において、第一電極105a、105bは下部電極を兼ねた配線である。イオン伝導体109は、バリア膜107の二つの開口部において、それぞれに独立した二つの下部電極兼配線105a、105bと接している。一体化した第二電極110は上部電極であり、独立した二つのプラグ115a、115bを介して配線114と電気的に接続されている。かかる構成により、半導体回路の誤動作による不良をなくし、高信頼化且つ低電圧化が可能な半導体装置を実現することができる。本実施の形態において、第一電極には金属イオンの供給源となる材料、例えばCu、を主成分とする材料を用いることができる。本実施の形態において、第二電極には第二電極よりもイオン化しにくい材料、例えばRu又はPt、を用いることができる。本実施の形態において、イオン伝導層には金属イオンを伝導可能である材料、例えば有機物、有機シロキサン、炭化酸化ケイ素、酸化シリコンタンタル、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化ケイ素、酸化チタン、のいずれかを含む材料、を用いることができる。ここで、Cuを主成分とするとは、Cu含有率が95以上であることをいう。一般にこれ以下のCu含有率になると、配線抵抗が増加する。不活性電極同士が接続されたデバイス構造2図24は、図23の半導体装置の変形例を模式的に示す図である。図24の半導体装置は、図23の半導体装置において、イオン伝導体109が、バリア膜107の一つの開口部において、独立した二つの下部電極兼配線105a、105bと接している構成とされる。また、一体化した上部電極である第二電極110は、一つのプラグ115を介して配線114と電気的に接続されている。かかる構成により、半導体回路の誤動作による不良をなくし、高信頼化且つ低電圧化が可能な半導体装置を実現することができる。さらに、図23の半導体装置よりも微細な半導体装置を実現することができる。本実施の形態では、第一及び第二配線が同一層内に設けられる例を示したが、第一及び第二配線を多層配線層内の異なる層内に設けることもできる。上述した実施の形態にかかる半導体装置を多層配線層内で実施し、電圧-電流特性を測定した結果を示す。<実施例1>図25は、本実施例の半導体装置を模式的に示す断面図である。図25の半導体装置は、半導体基板上に設けられた銅多層配線層内に、二つのスイッチ素子が設けられている構成とされる。それぞれのスイッチ素子は、第一電極105a、105bと、第二電極110と、第一電極105a、105bと第二電極110の間に介在するイオン伝導体109を有しており、二つのスイッチ素子の第二電極同士が一体化している。また、多層配線層内において、第一電極105a、105bは下部電極を兼ねた配線である。イオン伝導体109は、バリア膜107の一つの開口部において、独立した二つの下部電極兼配線105a、105bと接している構成とされる。本実例において、第一電極はCuを主成分とし、第二電極にはRu、イオン伝導体にはポリマー固体電解質PolymerSolidElectrolyte;PSEを用いた。ここで、Cuを主成分とするとは、Cu含有率が95以上であることをいう。図25に記載の各端子と図12に記載の書き込み回路とを対応させた場合、端子51がSource、端子52がDrain、制御用電圧端子V2がGateに相当する。ここで、制御用電圧端子V2は、制御用トランジスタ63は常にON状態に対応する。図26は、各端子に電圧を印加した場合の電圧-電流特性を示す。初期状態においてスイッチ素子は高抵抗状態であるため、Source-Drain間の抵抗値は108Ωを示す図26C、OFF1。続いて、スイッチ素子を低抵抗状態へ遷移させるため、Gate-Drain間及びGate-Source間に電圧を印加する。このとき、Gateをグラウンドに固定した場合には、Source及びDrainに正電圧を印加することでフォーミング動作を行うことができる図26A、Igs、Igd。このとき、閾値電圧は2Vである。セット電流はトランジスタによって100μAに制御されている。続いて、スイッチ素子が低抵抗状態へ遷移したかを確認するため、Source-Drain間の電圧-電流特性を測定すると約600Ωであった。図26C、ON。続いて、スイッチ素子を高抵抗状態へ遷移させるため、Gate-Drain間及びGate-Source間に電圧を印加する。このとき、Source及びDrainをグラウンドに固定した場合には、Gateに正電圧を印加することでリセット動作を行うことができる図26B、Igs、Igd。電圧が印加されると1V付近から電流が減少、すなわち抵抗値が増加、する。続いて、スイッチ素子が高抵抗状態へ遷移したかを確認するため、Source-Drain間の電圧-電流特性を測定すると約108Ωであった。図26C、OFF2。以上に示したように、Gateへの電圧を印加することで、高抵抗状態図26C、OFF1、OFF2及び低抵抗状態図26C、ONへの変化を不揮発で行えることを確認することができる。続いて、信頼性、すなわちディスターブ特性、を測定した。図27は、125°Cでの高抵抗状態のスイッチ素子における電流-電圧特性を示す。図27AはDrain-Source間に電圧を印加した場合の電流値Idsである。4V付近で絶縁破壊が生じていることがわかる。図27BはGate-Source間に電圧を印加した場合の電流値Igsである。2V付近で低抵抗状態へ遷移していることがわかる。以上より、Drain-Source間の耐圧はプログラミング電圧よりも大きくなることから、信頼性が改善できていることがわかる。ここで、信頼性、すなわちディスターブ特性、を改善するために注意すべき点について述べる。Drain-Source間の絶縁信頼性を確保するためには、Gate-Source間及びGate-Drain間の双方の絶縁抵抗ができるだけ同じであることが好ましい。ここで、絶縁抵抗とはOFF抵抗である。抵抗値が異なると、印加される電圧配分が不均衡になり、一方にだけ高い電圧が印加される可能性があるためである。即ち、開口部はできるだけDrain-Source間の中央に形成することが好ましい。図28は、背景技術の2端子型素子の動作特性と本実施例にかかる半導体装置の動作特性とを比較した図である。背景技術の2端子型素子とは、スイッチ素子が一つの半導体装置である。背景技術の2端子型素子の動作特性と本実施例にかかる半導体装置の動作特性とを比較した場合、1Vでの寿命予測が10年強から100万年以上に増加していることがわかる。幾つかの好適な実施例に関連付けして本発明を説明したが、これら実施形態及び実施例は単に実例を挙げて本発明を説明するためのものであって、限定することを意味するものではない。本発明の詳細な説明では、半導体基板上の銅多層配線内部にスイッチ素子を有する例について説明したが、本発明の思想はそれに限定されるものではなく、例えば、DRAMDynamicRandomAccessMemory、SRAMStaticRandomAccessMemory、フラッシュメモリ、FRAMFerroElectricRandomAccessMemory、MRAMMagneticRandomAccessMemory、バイポーラトランジスタ等のようなメモリ回路を有する半導体製品、マイクロプロセッサなどの論理回路を有する半導体製品、或いはそれらを同時に掲載したボードやパッケージの銅配線上へも適用することができる。また、本発明は半導体装置への、電子回路装置、光回路装置、量子回路装置、マイクロマシン、MEMSMicroElectroMechanicalSystemsなどの接合にも適用することができる。また、本発明ではスイッチ機能での実施例を中心に説明したが、不揮発性と抵抗変化特性の双方を利用したメモリ素子などに用いることもできる。なお、上記の実施形態又は実施例の一部又は全部は、以下の付記のようにも記載されうるが、本発明は必ずしもこれに限定されるものではない。付記1第一及び第二スイッチ素子、並びに少なくとも一つの第三スイッチ素子を有し、前記第三スイッチ素子は第一及び第二端子を備え、前記第一及び第二スイッチ素子はそれぞれ、イオン伝導体と、前記イオン伝導体に接して設けられ、Cuを主成分とする第一電極と、前記イオン伝導体に接して設けられ、Ru又はPtからなる第二電極と、を備え、a前記第一スイッチ素子の前記第一電極と、前記第二スイッチ素子の前記第一電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第一電極同士のみに電気的に接続されており、又は、b前記第一スイッチ素子の前記第二電極と、前記第二スイッチ素子の前記第二電極とが相互に電気的に接続され、前記第三スイッチ素子の第一端子は、前記相互に接続された第二電極同士のみに電気的に接続されている、半導体装置。本明細書を読んだ後であれば、当業者にとって等価な構成要素や技術による数多くの変更及び置換が容易であることが明白であるが、このような変更及び置換は、添付の請求項の真の範囲及び精神に該当するものであることは明白である。この出願は2010年6月16日に出願された日本特許出願特願2010-136988を基礎とする優先権を主張し、その開示の全てをここに取り込む。"