メモリデバイスを製造する方法であって、基板上の周辺回路および絶縁領域を、前記絶縁領域を露出させるべくトレンチを形成するために、少なくとも部分的に覆っている第1の半導体層にエッチングを施すことと、前記トレンチを前記第1の半導体層の実質的に下に深めるために前記トレンチの底で前記絶縁領域にエッチングを施すこと、を含む方法。さらに、前記エッチングが施された第1の半導体層上に活性誘電体スタックおよび前記第1の半導体層の実質的に下まで深められた前記トレンチの表面を適合的に形成すること、を含む請求項1の方法。さらに、メモリセルのアレイを形成するために、前記第1の半導体層の実質的に下まで深められた前記トレンチを、第2の伝導層で少なくとも部分的に充填すること、を含む請求項2の方法。前記絶縁領域上にメモリアレイ層を形成することであって、前記メモリデバイスは3次元メモリデバイスを含む、請求項1の方法。前記絶縁領域の上の前記第1の半導体層をエッチングすることはさらに、実質的に平行な複数の半導体線を形成するために、前記第1の半導体層をパターニングすること、を含む請求項1の方法。前記第1の半導体層は、前記メモリセルのチャンネル領域を含む、請求項3の方法。前記第2の伝導層は、前記メモリセルのソース線および/またはゲート線を含む、請求項3の方法。前記メモリセルのアレイは、チャージトラップNANDメモリセルアレイを含む、請求項1の方法。基板上の絶縁領域上に形成された半導体線を適合的に覆う活性誘電体スタックと、前記活性誘電体スタックを少なくとも部分的に覆う伝導層と、を含むチャージトラップメモリセルのアレイを含むメモリデバイスであって、前記伝導層の少なくとも部分は、前記半導体線の実質的に下に延びる、メモリデバイス。前記活性誘電体スタックの少なくとも部分は、前記半導体線の実質的な下に延びる、請求項9のメモリデバイス。さらに、前記絶縁領域上に1つ以上のメモリアレイ層を含み、前記メモリデバイスは3次元メモリデバイスを含む、請求項9のメモリデバイス。前記半導体線は、前記チャージトラップメモリセルのチャンネル領域を含む、請求項9のメモリデバイス。前記伝導層は、前記チャージトラップメモリセルのソース線および/またはゲート線を含む、請求項9のメモリデバイス。前記チャージトラップメモリセルのアレイは、チャージトラップNANDメモリセルアレイを含む、請求項9のメモリデバイス。基板上の絶縁領域上に形成された半導体線を適合的に覆う活性誘電体スタックと、前記活性誘電体スタックを少なくとも部分的に覆う伝導層であって、前記伝導層の少なくとも部分は、前記半導体線の実質的に下に延びているものとを含むチャージトラップメモリセルのアレイを含むメモリデバイスと、前記メモリデバイスを動作させるメモリコントローラと、1つ以上のアプリケーションをホストし、前記メモリアレイ中のメモリセルへのアクセスをするべく前記メモリコントローラに書き込みコマンドを伝送するプロセッサと、を含むシステム。前記活性誘電体スタックの少なくとも部分は、前記絶縁領域に延びる、請求項15のシステム。前記システムはさらに、前記基板上の1つ以上のメモリアレイ層を含み、前記メモリデバイスは3次元メモリデバイスである、請求項15のシステム。前記半導体線は、前記チャージトラップメモリセルのチャンネル領域を含む、請求項15の方法。前記伝導層は、前記チャージトラップメモリセルのソース線および/またはゲート線を含む、請求項15のシステム。前記チャージトラップメモリセルのアレイは、チャージトラップNANDメモリセルアレイを含む、請求項15のシステム。この明細書を通じて一実施形態または実施形態の参照は、実施形態に関連して記載された特定のフィーチャ、構造、または特性が、クレームされた発明の特徴の少なくとも一実施形態中に含まれることを意味する。よって、この明細書を通じて様々な場所で出現する一実施形態中でまたは実施形態のフレーズは、必ずしも全てが同一の実施形態を参照しているわけではない。さらに、特定のフィーチャ、構造、または特性は、一つ以上の実施形態中で組み合わせられ得る。ある実施形態では、メモリデバイスは、一つのメモリセルから隣接メモリセルへの漏洩電流を減らすことによりメモリ保持力を改善するといった利益を提供するための特定の構成を有し得る。そのようなメモリデバイスは、たとえば、チャージトラップNANDフラッシュメモリセルのような、チャージトラップメモリセルのアレイを含み得る。そのようなメモリセルは、基板上に絶縁された領域たとえば、シャロートレンチアイソレーションSTI領域、STI領域上に形成された半導体物質線、半導体物質線を適合的に覆う活性誘電体スタック、および活性誘電体スタックを少なくとも部分的に覆う伝導層を含み得る。ある実施例では、活性誘電体スタックは、セルの論理状態を変更するためにストレージ層内の電気的チャージの変更を引き起し得る。たとえば、そのような活性誘電体スタックは、ストレージ層として用いられる窒化シリコン層を含む二重二酸化シリコン層を含み得る。特定の例では、クレームされた発明の主題はそのようには限定されないが、活性誘電体層は酸化物-窒化物-酸化物ONOスタックを含み得る。STI領域上に形成される線に対する半導体物質は、たとえば、ポリクリスタルまたはクリスタルシリコン、ガリウム砒素、および/またはゲルマニウムを含み得る。伝導層は、ほんのわずか例を挙げると、ポリシリコン、チタン、窒化チタン、窒化タンタルTaN、タングステンW、窒化タングステンWN、タングステンシリサイドWSi2、および/またはそれらの組み合わせを含み得る。もちろん、そのような物質は単に例であり、クレームされた発明の主題はそのようには限定されない。そのような構成では、少なくとも、伝導層の部分は実質的に半導体線の下に延びても構わない。ある実施例では、そのような構成は、上述の半導体線の形成につながるパターニング処理の間、半導体薄膜をオーバーエッチングすることによって生じ得る。ここで、マルチレイヤデバイスのオーバーエッチングとは、第1の層を通って、第1の層の下の第2の層に少なくとも部分的に入り込むエッチングの処理を指す。したがって、そのようなオーバーエッチングは、結果として、STI領域に、実質的に半導体線の下に広がる深いトレンチをもたらし得る。活性誘電体スタックは、実質的に半導体線の下に広がり得る。したがって、そのような深いトレンチを伝導体層で少なくとも部分的に充填することは、よって、少なくとも、被覆伝導層の部分が実質的に半導体船の下に広がる結果をもたらし得る。ここで、ひとつの構造および/または層の実質的に下とは、下記に記載されたように、メモリデバイスの特定のフィーチャ、または利益を許容する構造および/または層の表面から下の少し離れたところを指す。ある実施例では、オーバーエッチングの深さは、活性誘電体層の厚さより深く、トレンチが伝導体層によって充填され得ない深さより浅くて良い。下記において詳細に説明するように、半導体線の下に位置する伝導性物質および/または活性誘電体スタックは、メモリセル動作中にチャンネル制御を改善させ、および/またはトンネル電場を増大させるといった利益を提供し得る。また、半導体線の下に位置する伝導性物質および/または活性誘電体スタックは、隣接メモリセル間の荷電粒子拡散に対して経路長を増大させる結果をもたらし得る。よって、そのような増大した経路長は、あるメモリセルから隣接メモリセルへの漏洩電流を減らすことによって、メモリ保持力を改善させるといった利益を提供し得る。もちろん、そのようなメモリデバイスの利益は、上述のものに限定されず、クレームされた発明の主題もまた、そのようには限定されない。ある実施形態では、上述のようなメモリデバイスを製造するプロセスは、基板上に周辺回路および/またはシャロートレンチアイソレーションSTI領域を形成することを含み得る。次に、第1の半導体層は、周辺回路およびSTI領域を少なくとも部分的に覆うために堆積され得る。次に、STI領域の上の第1の半導体層のオーバーエッチングが、STI領域を露出し、エッチングするべくトレンチを形成するために実施され得る。たとえば、そのようなオーバーエッチングは、トレンチを実質的に第1の半導体層の下まで深めるために、トレンチの底におけるSTI領域のエッチングを含み得る。ある実施例では、そのようなメモリデバイスを製造するプロセスはさらに、活性誘電体スタックを、エッチングされた第1の半導体層上、および、実質的に第1の半導体層の下に深められたトレンチの表面上に適合的に形成することを含み得る。引き続き、深められたトレンチは、メモリセルのアレイを形成するために、実質的に第1の半導体層の下の第2の伝導層で少なくとも部分的に充填され得る。この場合もやはり、下記において詳細に説明するように、半導体線の下に位置する伝導物質および/または活性誘電体スタックの部分は、セルチャンネルを含むメモリセルの動作の間、チャンネル制御の改善といった利益を提供し得る。また、半導体線の下に位置する半導体物質および/または活性誘電体スタックの部分は、経路長の増大を許容し、あるメモリセルから隣接メモリセルへの漏洩電流を減らすことによって、メモリ保持力の改善といった利益を提供する。もちろん、メモリデバイスを製造するそのようなプロセスは単なる例であり、クレームされた発明の主題はそのようには限定されない。ある実施例では、3次元メモリデバイスを含むメモリデバイスを製造するプロセスはさらに、STI上にメモリアレイ層を形成することを含み得る。そのような実施形態では、3次元メモリ構造は、層間誘電体層IDLを含み、IDL上に形成される周辺回路および2レベル以上のメモリセルアレイを覆い得る。そのようなIDLは、たとえば、、減圧化学気相成長LPCVD、化学気相成長CVD、および/または原子層堆積ALDを含む様々な技術を用いて堆積される酸化シリコンを含み得る。たとえば、そのような周辺回路は、たとえば、ゲート線、ビット線、および/またはドレイン-ソース線を選択、および/または動作させるために、制御回路を含み得る。そのような周辺回路はまた、センスアンプ回路を含み得るが、クレームされた発明の主題はそのようには限定されない。その名前にも関わらず、周辺回路は、メモリ構造の周辺に置かれている必要はない。特に、そのような周辺回路は、その上に周辺回路が組み立てられる基板と、2レベル以上のメモリセルアレイの間に配置され得る。ある実施例では、そのような3次元メモリ構造は、NANDフラッシュメモリを含み得るが、クレームされた発明の主題はそのようには限定されない。別の実施形態では、3次元メモリ構造を製造するためのプロセスフローは、基板上に周辺回路を形成することによって開始しても良い。周辺回路を絶縁物質および/またはILDで覆ったあと、第1のメモリアレイレベルが、上記のように、オーバーエッチ技術を用いて形成され得る。特に、第1の半導体層を下のSTI領域までオーバーエッチングすることは、STI領域に延びる深いトレンチを形成し得る。そのような深いトレンチは次に、活性誘電体層および伝導層で、第1の半導体層の下まで少なくとも部分的に充填され得る。第1のメモリアレイレベルをさらなる絶縁物質および/またはILDで覆ったあと、別のメモリアレイレベルが形成されなどし得る。もちろん、3次元メモリ構造を製造するためのプロセスのそのような詳細は、単なる例であり、クレームされた発明の主題はそのようには限定されない。図7は、特定の実施形態にしたがう、メモリデバイスを形成するためのプロセス700のフローダイアグラムである。そのようなプロセスは、実施形態にしたがうメモリデバイスの部分の断面図である図1~5の記載と関連して記載されるであろう。図1およびプロセス700のブロック710に示されているように、周辺回路領域170およびアレイ領域180が、半導体基板に形成され得る。井戸/スレッショルド埋め込み、活性酸化、および/または絶縁されたたとえばSTI領域が形成され得る。特に、そのような埋め込みは、たとえば、p-井戸領域110、p-井戸領域130、nー井戸領域150、および介在フィールド酸化領域140をもたらし得る。低電圧LV酸化物165、高電圧HV酸化物160が、井戸領域上に形成され得る。STI領域120は、酸化物充填および引き続く化学機械研磨CMPを用いて定められ得るが、クレームされた発明の主題はそのような特定の技術に限定されない。図2は、実施形態にしたがう、メモリデバイス200の部分の断面図である。ブロック720で、比較的薄い半導体層210が、周辺回路領域170およびアレイ領域180を少なくとも部分的に覆うために堆積され得る。半導体層210は、ドープされていない半導体、または比較的低いドーピングを有する半導体を含み得る。半導体層210はたとえば、回路を密封するために用いられ得るし、トランジスタゲートの底面層を含み得る。アレイ領域180では、半導体層210は、セルチャンネル領域220を定めるためにたとえば、マスキングプロセスを介して選択的にエッチングされ得る。特に、ブロック730では、半導体層210は、トレンチ230の底においてSTI領域120の部分を露出させるために、STI領域120の上にエッチングが施されても良い。特定の例では、ブロック740では、そのようなエッチングプロセスは、半導体層210はSTI領域120の表面およびそれを超えた下方にエッチングが施され得て、よってSTI領域120の部分240がまたエッチングが施されるようなオーパーエッチングプロセスを含み得る。したがって、そのようなオーバーエッチングプロセスによってもたらされる追加のエッチングの深さは、STI領域120の表面より下にあるトレンチ底面を有するトレンチ230を提供し得る。図3は、実施形態にしたがう、メモリデバイス300の部分の断面図である。ブロック750では、チャージトラップ活性誘電体層350が半導体層210条に堆積され得る。特定の例では、そのような誘電体層は、半導体層210上に適合的に堆積された活性誘電体スタックを含み得る。たとえば、そのような活性誘電体スタックは、たとえば、図6中に示されているように、トンネル酸化物たとえば、酸化シリコン、トラッピング誘電体層たとえば、窒化シリコン、およびブロッキング誘電体層たとえば、酸化シリコンを含み得るが、クレームされた発明の主題はそのようには限定されない。STI領域120の表面301の下に位置するトレンチ230の下側部分に対応して、誘電体層350の部分340は、STI領域120の表面301の下に置かれても良い。アレイ領域180はよって、チャンネル領域220の下に延びるトレンチ230によって分離されているチャンネル領域220を定める活性誘電体スタックによって覆われる半導体線を含む結果としての構造を含み得る。したがって、少なくとも、下に位置するSTI領域120の部分は、トレンチ230の底においてエッチングが施され得る。もちろん、メモリデバイスの物質および構成のそのような詳細は単なる例であり、クレームされた発明の主題はそのようには限定されない。図4は、実施形態にしたがう、メモリデバイス400の部分の断面図である。第2の伝導層460は、周辺回路170およびアレイ領域180を少なくとも部分的に覆うためにメモリデバイス400の部分上に堆積され得る。そのような伝導層460は、たとえば、たとえば、ポリシリコン、チタン、窒化チタン、タングステンW、窒化タングステンWN、タングステンシリサイドWSi2、および/またはそれらの組み合わせを含み得る。もちろん、そのような物質は単なる例であり、クレームされた発明の主題はそのようには限定されない。加えて、ブロック760では、伝導層460は、チャンネル領域220の間のトレンチ230を少なくとも部分的に充填し得る。したがって、少なくとも伝導層460の部分465は、STI領域120の表面301の下に位置し得る。言い換えれば、伝導層460の部分465は、チャンネル領域220の下に延び得る。実施例では、誘電体層350の部分480は、伝導層460を低抵抗金属層470に電気的に短絡させるために、周辺回路領域170およびアレイ領域180の間に移動されても良い。低抵抗金属層470は、結果として得られるメモリセル490を含む伝導層460を少なくとも部分的に覆うために堆積され得る。そのような金属層は、たとえば、チタン、窒化チタン、タングステンW、窒化タングステンWN、タングステンシリサイドWSi2、および/またはそれらの組み合わせを含み得る。もちろん、そのような物質は単なる例であり、クレームされた発明の主題はそのようには限定されない。そのような低抵抗金属層470は、アレイゲート180および図示されていない回路ゲートの抵抗値の低下を与え得る。特定の例では、図示されていないが、たとえば酸化物を含み得る層間誘電体層ILDが、低抵抗金属層470の上に適合的に堆積されても良い。ブロック770でのように、図示されていない追加の適合窒化物層がそのようなILDを覆い、結果として、3次元メモリ構造を製造するために図示されていない引き続いてのメモリアレイレベルを製造する基礎を形成し得る。図5は、実施形態にしたがう、メモリデバイス500の部分の断面図である。トランジスタゲートおよび/またはアレイゲート555および455は、たとえば回路のためのパターニングされた半導体層510、パターニングされた伝導層560および460、ならびにパターニングされた低抵抗金属層570および470を形成するエッチングプロセスによって定められ得る。図6は、実施形態にしたがう、メモリアレイ600の部分の断面図である。上述のように、セルチャンネル620を含む半導体線が、STI領域120上に形成される。セルチャンネル620は、たとえば、トンネル酸化物層621、トラッピング誘電体層623、およびブロッキング誘電体層628を含む活性誘電体スタックで適合的に覆われ得るが、クレームされた発明の主題はそのようには限定されない。結果として得られるセルチャンネル620を分離するトレンチ625は、伝導層460で少なくとも部分的に充填され得る。活性誘電体層および/または伝導層460の部分は、セルチャンネル620の下、たとえば、セルチャンネル620およびSTI領域120の間の界面695の下に位置し得る。そのような構成は、活性誘電体スタックおよび/または半導体層がセルチャンネル620の下に位置しない構成に比べて、あるセルチャンネル620から隣接セルチャンネル620に拡散する荷電粒子670に対して経路長の増大をもたらし得る。よって、増大した経路長は、あるメモリセルから隣接メモリセルへの漏洩電流を減らすことによりメモリ保持力を改善させるといった利益を提供し得る。そのような構成は、メモリセルの動作の間、チャンネル制御を改善し、トンネル電場を増大させるといった利益を提供し得る。もちろん、メモリアレイのそのような詳細は単なる例であり、クレームされた発明の主題はそのようには限定されない。図8は、実施形態にしたがう、コンピュータシステムおよびメモリデバイスの概略図である。そのようなコンピューティングデバイスは、アプリケーションおよび/または他のコードを実行するために、たとえば、一つ以上のプロセッサを含み得る。メモリデバイス810は、たとえば、本明細書中に記載されている一つ以上の技術を用いて製造され得る、図5中に示されているマルチレベルメモリデバイス500のようなメモリデバイスを含み得る。コンピューティングデバイス804は、メモリデバイス810を管理するように構成され得る任意のデバイス、アプライアンス、または機械の典型であり得る。メモリデバイス810は、メモリコントローラ815およびメモリ822を含み得る。限定ではない例では、コンピューティングデバイス804は:たとえば、デスクトップコンピュータ、ラップトップコンピュータ、ワークステーション、サーバデバイスなどのような、一つ以上のコンピューティングデバイスおよび/もしくはプラットフォーム;たとえば、パーソナルデジタルアシスタント、携帯通信デバイス、などのような、一つ以上のパーソナルコンピューティングまたは通信デバイスまたはアプライアンス;たとえば、データベースもしくはデータストレージサービスプロバイダ/システムなどの、コンピューティングシステムおよび/もしくは付随するサービスプロバイダ能力;ならびに/またはそれらの任意の組み合わせを含み得る。システム800中に示されている様々なデバイスの全てまたは一部、および本明細書中でさらに記載されるような処理および方法は、ハードウェア、ファームウェア、ソフトウェア、またはそれらの任意の組み合わせを用いてまたはさもなければそれらを用いて実装され得ることは認識される。よって、限定ではない例では、コンピューティングデバイス804は、バス840を介してメモリ822に動作的に結合される少なくとも一つのプロセッシングユニット820およびホストまたはメモリコントローラ815を含み得る。プロセッシングユニット820は、データコンピューティング手続きまたは処理の少なくとも一部を実行するように構成された一つ以上の回路の典型である。限定ではない例では、プロセッシングユニット820は、一つ以上のプロセッサ、コントローラ、マイクロプロセッサ、マイクロコントローラ、アプリケーション専用集積回路、デジタル信号プロセッサ、プログラマブル論理デバイス、フィールドプログラマブルゲートアレイなど、またはこれらの任意の組み合わせを含み得る。プロセッシングユニット820は、メモリコントローラ815と通信するように構成されたオペレーティングシステムを含み得る。そのようなオペレーティングシステムは、たとえば、メモリコントローラ815にバス840を介して送られるコマンドを生成し得る。そのようなコマンドは読み出しおよび/または書き込みコマンドを含み得る。書き込みコマンドに応答して、たとえば、メモリコントローラ815は、たとえば、書き込みコマンドに付随する情報をメモリ部分に書き込むためのセットまたはリセットパルスのような、バイアス信号を提供し得る。ある実施例では、システム800は、基板上のSTI領域を含むチャージトラップメモリセル、STI領域上に形成された半導体線、半導体線を適合的に覆う活性誘電体スタック、および活性誘電体スタックを少なくとも部分的に覆う伝導層のアレイを含むメモリデバイス810を含み得る。そのような場合、伝導層の少なくとも部分は、半導体線の下に実質的に延びていても良い。メモリコントローラ815は、メモリデバイス810を動作し得るが、プロセッシングユニット820は、たとえば、一つ以上のアプリケーションをホストする、および/またはメモリデバイス810中のメモリセルへのアクセスを提供するために書き込みコマンドをメモリコントローラに伝えても良い。メモリ822は、任意のデータストレージ機構の典型である。メモリ822は、たとえば、主たるメモリ824および/または副たるメモリ1426を含み得る。主たるメモリ824は、たとえば、ランダムアクセスメモリ、リードオンリーメモリ他を含み得る。本例ではプロセッシングユニット820とは別のものとして示されているが、メモリ822は、プロセッシングユニット820内に備えても良いし、またはさもなければプロセッシングユニット820と同じ場所に配置されても良い/結合されても良いことは理解されよう。副たるメモリ826は、たとえば主たるメモリと同一もしくは類似のタイプのメモリおよび/または、たとえばディスクドライブ、光学ディスクドライブ、テープドライブ、固体メモリドライブ、他などの一つ以上のデータストレージデバイスもしくはシステムを含み得る。ある例では、副たるメモリ826は、コンピュータ読み取り可能媒体828を動作可能に受容するものであっても良いし、またはさもなければコンピュータ読み取り可能媒体828に結合するように構成されても良い。コンピュータ読み取り可能媒体828は、たとえば、システム800中の一つ以上のデバイスに対するデータ、コード、および/もしくは命令を運ぶことが出来る、ならびに/またはアクセス可能とすることができる任意の媒体を含み得る。コンピューティングデバイス804は、たとえば、入出力832を含み得る。入出力832は、人間入力もしくは機械入力を受けるもしくはさもなければ導入するように構成され得る一つ以上のデバイスもしくはフィーチャ、および/または人間出力または機械出力を送達するもしくはさもなければ与えるように構成され得る一つ以上のデバイスもしくはフィーチャの典型である。限定ではない例では、入出力832は、動作可能に構成されたディスプレイ、スピーカ、キーボード、マウス、トラックボール、タッチスクリーン、データポートを含み得る。現在のところ実施形態の例であると考えられることを示し、記載してきたが、クレームされた発明の主題を逸脱することなく、様々な他の変更を行うことができ、均等物が置き換えられ得ることは、当業者には理解されるだろう。加えて、本明細書中に記載された中心的概念から逸脱することなく、特定の状況がクレームされた発明の主題の教示に合うように、多くの変更を行い得る。したがって、クレームされた発明の主題は、開示された特定の実施形態に限定されず、そのようなクレームされた発明の主題はまた、添付のクレームおよびその均等物の範囲内におさまる全ての実施形態を含み得る。