各々別系統の出力電圧を生成する複数の電源部と、イネーブル信号の入力を受けて所定の順序で前記複数の電源部のオン/オフ制御を行うシーケンス制御部と、を有することを特徴とする電源装置。前記シーケンス制御部は、前記電源装置の起動時には出力電圧の目標値がより低い電源部から順にオンしていくことを特徴とする請求項1に記載の電源装置。前記シーケンス制御部は、前記電源装置の停止時には出力電圧の目標値がより高い電源部から順にオフしていくことを特徴とする請求項2に記載の電源装置。前記シーケンス制御部は、前記電源装置の起動時には先にオンした電源部の出力電圧が立ち上がったことを検出して次にオンすべき電源部をオンし、前記電源装置の停止時には先にオフした電源部の出力電圧が立ち下がったことを検出して次にオフすべき電源部をオフすることを特徴とする請求項3に記載の電源装置。前記シーケンス制御部は、前記複数の出力電圧と各々に設定された閾値電圧とを各々比較して複数の出力検出信号を生成する出力検出信号生成部と、前記イネーブル信号と前記複数の出力検出信号から複数のオン/オフ制御信号を生成して前記複数の電源部に各々供給するオン/オフ制御信号生成部と、を含むことを特徴とする請求項4に記載の電源装置。前記閾値電圧には、ヒステリシスが与えられていることを特徴とする請求項5に記載の電源装置。前記複数の出力検出信号を前記電源装置の外部に出力するための外部端子を有することを特徴とする請求項6に記載の電源装置。請求項1~請求項7のいずれか一項に記載の電源装置と、前記電源装置に前記イネーブル信号を供給するメインコントローラと、前記複数の出力電圧が供給される複数の負荷と、を有することを特徴とする電子機器。ところで、多出力型の電源装置100では、システムの安全性などを鑑み、電源装置100の起動時には出力電圧の目標値がより低い電源部から順にオンしていき、逆に、電源装置100の停止時には出力電圧の目標値がより高い電源部から順にオフしていくように要求される場合があった。このような場合、メインコントローラ200では、所望のオン/オフシーケンス電源部101~104のオン/オフ順序を実現するために、イネーブル信号EN1~EN4の生成タイミングを制御しなければならず、メインコントローラ200の負荷電源装置100が搭載されるシステム側の負荷が増大していた。本発明は、本願の発明者により見出された上記の問題点に鑑み、システムの負荷を低減することが可能な電源装置、及び、これを用いた電子機器を提供することを目的とする。上記目的を達成するために、本発明に係る電源装置は、各々別系統の出力電圧を生成する複数の電源部と、イネーブル信号の入力を受けて所定の順序で前記複数の電源部のオン/オフ制御を行うシーケンス制御部と、を有する構成第1の構成とされている。なお、上記第1の構成から成る電源装置において、前記シーケンス制御部は、前記電源装置の起動時には出力電圧の目標値がより低い電源部から順にオンしていく構成第2の構成にするとよい。また、上記第2の構成から成る電源装置において、前記シーケンス制御部は、前記電源装置の停止時には出力電圧の目標値がより高い電源部から順にオフしていく構成第3の構成にするとよい。また、上記第3の構成から成る電源装置にて、前記シーケンス制御部は、前記電源装置の起動時には先にオンした電源部の出力電圧が立ち上がったことを検出して次にオンすべき電源部をオンし、前記電源装置の停止時には先にオフした電源部の出力電圧が立ち下がったことを検出して次にオフすべき電源部をオフする構成第4の構成にするとよい。また、上記第4の構成から成る電源装置において、前記シーケンス制御部は、前記複数の出力電圧と各々に設定された閾値電圧とを各々比較して複数の出力検出信号を生成する出力検出信号生成部と、前記イネーブル信号と前記複数の出力検出信号から複数のオン/オフ制御信号を生成して前記複数の電源部に各々供給するオン/オフ制御信号生成部と、を含む構成第5の構成にするとよい。また、上記第5の構成から成る電源装置において、前記閾値電圧には、ヒステリシスが与えられている構成第6の構成にするとよい。また、上記第6の構成から成る電源装置は、前記複数の出力検出信号を前記電源装置の外部に出力するための外部端子を有する構成第7の構成にするとよい。また、本発明に係る電子機器は、上記第1~第7いずれかの構成から成る電源装置と、前記電源装置に前記イネーブル信号を供給するメインコントローラと、前記複数の出力電圧が供給される複数の負荷と、を有する構成第8の構成とされている。本発明によれば、システム側の負荷を低減することが可能な電源装置、及び、これを用いた電子機器を提供することが可能となる。<全体構成>図1は、本発明に係る電源装置の一実施形態を示す図である。本実施形態の電源装置1は、回路ブロック的に見ると、第1降圧DC/DCコンバータAと、第2降圧DC/DCコンバータBと、昇圧DC/DCコンバータCと、正チャージポンプDと、シーケンス制御部Xと、を有する。なお、本明細書中では、第1降圧DC/DCコンバータA、第2降圧DC/DCコンバータB、昇圧DC/DCコンバータC、及び、正チャージポンプDのことを適宜、電源部A~Dと略称することがある。第1降圧DC/DCコンバータAは、電源電圧VCCを降圧して出力電圧V1を生成する降圧型のスイッチングレギュレータである。第1降圧DC/DCコンバータAは、Pチャネル型MOS[MetalOxideSemiconductor]電界効果トランジスタA1と、Nチャネル型MOS電界効果トランジスタA2と、インダクタA3と、抵抗A4~A8と、キャパシタA9~A11と、スイッチ制御部A12と、を含む。トランジスタA1のソース及びバックゲートは、いずれも電源電圧VCCの印加端に接続されている。トランジスタA1のドレインは、インダクタA3の第1端に接続されている。トランジスタA1のゲートは、スイッチ制御部A12に接続されている。トランジスタA2のソース及びバックゲートは、いずれも接地端に接続されている。トランジスタA2のドレインは、インダクタA3の第1端に接続されている。トランジスタA2のゲートは、スイッチ制御部A12に接続されている。インダクタA3の第2端は、出力電圧V1の印加端に接続されている。抵抗A4は、トランジスタA1のゲートと電源電圧VCCの印加端との間に接続されている。抵抗A5は、トランジスタA2のゲートと接地端との間に接続されている。抵抗A6と抵抗A7から成る直列回路は、出力電圧V1の印加端と接地端との間に接続されている。抵抗A6と抵抗A7との接続ノードは、帰還電圧FB1の印加端としてスイッチ制御部A12及びシーケンス制御部Xに接続されている。抵抗A8とキャパシタA9から成る直列回路は、抵抗A6の両端間に接続されている。キャパシタA10は、電源電圧VCCの印加端と接地端との間に接続されている。キャパシタA11は、出力電圧V1の印加端と接地端との間に接続されている。スイッチ制御部A12は、電源電圧VCCの入力を受けて動作し、帰還電圧FB1が目標値と一致するようにトランジスタA1及びA2のスイッチング制御を行う。また、スイッチ制御部A12は、シーケンス制御部Xから入力されるオン/オフ制御信号S1に応じてオン/オフ制御される。なお、上記した構成要素のうち、スイッチ制御部A12は半導体装置Yに集積化されており、その他の回路素子A1~A11はいずれも半導体装置Yに外付けされている。第2降圧DC/DCコンバータBは、電源電圧VCCを降圧して出力電圧V2を生成する降圧型のスイッチングレギュレータである。第2降圧DC/DCコンバータBは、Pチャネル型MOS電界効果トランジスタB1と、Nチャネル型MOS電界効果トランジスタB2と、インダクタB3と、抵抗B4~B6と、キャパシタB7~B9と、スイッチ制御部B10と、を含む。トランジスタB1のソース及びバックゲートは、いずれも電源電圧VCCの印加端に接続されている。トランジスタB1のドレインは、インダクタB3の第1端に接続されている。トランジスタB1のゲートは、スイッチ制御部B10に接続されている。トランジスタB2のソース及びバックゲートは、いずれも接地端に接続されている。トランジスタB2のドレインは、インダクタB3の第1端に接続されている。トランジスタB2のゲートは、スイッチ制御部B10に接続されている。インダクタB3の第2端は、出力電圧V2の印加端に接続されている。抵抗B4と抵抗B5から成る直列回路は、出力電圧V2の印加端と接地端との間に接続されている。抵抗B4と抵抗B5との接続ノードは、帰還電圧FB2の印加端としてスイッチ制御部B10及びシーケンス制御部Xに接続されている。抵抗B6とキャパシタB7から成る直列回路は、抵抗B4の両端間に接続されている。キャパシタB8は、電源電圧VCCの印加端と接地端との間に接続されている。キャパシタB9は、出力電圧V2の印加端と接地端との間に接続されている。スイッチ制御部B10は、帰還電圧FB2が目標値と一致するようにトランジスタB1及びB2のスイッチング制御を行う。また、スイッチ制御部B10は、シーケンス制御部Xから入力されるオン/オフ制御信号S2に応じてオン/オフ制御される。なお、上記した構成要素のうち、トランジスタB1、トランジスタB2、及び、スイッチ制御部B10はいずれも半導体装置Yに集積化されており、その他の回路素子B3~B9はいずれも半導体装置Yに外付けされている。昇圧DC/DCコンバータCは、電源電圧VCCを昇圧して出力電圧V3を生成する昇圧型のスイッチングレギュレータである。昇圧DC/DCコンバータCは、Pチャネル型MOS電界効果トランジスタC0及びC1と、Nチャネル型MOS電界効果トランジスタC2と、インダクタC3と、抵抗C4~C8と、キャパシタC9~C12と、スイッチ制御部C13と、を含む。トランジスタC0のソース及びバックゲートは、いずれも抵抗C7を介して電源電圧VCCの印加端に接続される一方、スイッチ制御部C13にも接続されている。トランジスタC0のドレインは、インダクタC3の第1端に接続されている。トランジスタC0のゲートは、スイッチ制御部C13に接続されている。トランジスタC1のソース及びバックゲートは、いずれも出力電圧V3の印加端に接続されている。トランジスタC1のドレインは、インダクタC3の第2端に接続されている。トランジスタC1のゲートは、スイッチ制御部C13に接続されている。トランジスタC2のソース及びバックゲートは、いずれも接地端に接続されている。トランジスタC2のドレインは、インダクタC3の第2端に接続されている。トランジスタC2のゲートは、スイッチ制御部C13に接続されている。抵抗C4と抵抗C5から成る直列回路は、出力電圧V3の印加端と接地端との間に接続されている。抵抗C4と抵抗C5との接続ノードは、帰還電圧FB3の印加端としてスイッチ制御部C13及びシーケンス制御部Xに接続されている。抵抗C6とキャパシタC11から成る直列回路は、抵抗C4の両端間に接続されている。キャパシタC9は、電源電圧VCCの印加端と接地端との間に接続されている。キャパシタC10は、出力電圧V3の印加端と接地端との間に接続されている。抵抗C8とキャパシタC12から成る直列回路は、位相補償回路としてスイッチ制御部C13に接続されている。スイッチ制御部C13は、帰還電圧FB3が目標値と一致するようにトランジスタC1及びC2のスイッチング制御を行う。また、スイッチ制御部C13は、シーケンス制御部Xから入力されるオン/オフ制御信号S3に応じてオン/オフ制御される。また、スイッチ制御部C13は、外部入力される動作モード選択信号SELに応じて、トランジスタC1及びC2のスイッチング制御に代えて、外付けトランジスタのスイッチング制御を行う機能を備えている図中の括弧付き部分を参照。また、スイッチ制御部C13は、インダクタ電流が過大となったときにトランジスタC0をオフして昇圧動作をシャットダウンする機能も備えている。なお、上記した構成要素のうち、トランジスタC1、トランジスタC2、及び、スイッチ制御部C13はいずれも半導体装置Yに集積化されており、その他の回路素子C3~C12はいずれも半導体装置Yに外付けされている。正チャージポンプDは、キャパシタとスイッチを組み合わせることにより、電源電圧VCCを昇圧して出力電圧V4を生成する正昇圧型のチャージポンプである。正チャージポンプDは、Pチャネル型MOS電界効果トランジスタD1及びD2と、Nチャネル型MOS電界効果トランジスタD3と、ダイオードスイッチD4~D7と、抵抗D8及びD9と、キャパシタD10~D14と、スイッチ制御部D15と、を含む。トランジスタD1のソース及びバックゲートは、いずれも出力電圧V3の印加端に接続されている。トランジスタD1のドレインは、ダイオードD4のアノードに接続されている。トランジスタD1のゲートは、スイッチ制御部D15に接続されている。トランジスタD2のソース及びバックゲートは、いずれもダイオードD4のアノードに接続されている。トランジスタD2及びD3のドレインは、いずれもキャパシタD11及びD12の第1端に接続されている。トランジスタD2及びD3のゲートは、いずれもスイッチ制御部D15に接続されている。トランジスタD3のソース及びバックゲートは、いずれも接地端に接続されている。ダイオードD4のカソードとダイオードD5のアノードは、いずれもキャパシタD11の第2端に接続されている。ダイオードD5のカソードとダイオードD6のアノードは、いずれもキャパシタD13の第1端に接続されている。キャパシタD13の第2端は、接地端に接続されている。ダイオードD6のカソードとダイオードD7のアノードは、いずれもキャパシタD12の第2端に接続されている。ダイオードD7のカソードは、出力電圧V4の印加端に接続されている。抵抗D8と抵抗D9から成る直列回路は、出力電圧V4の印加端と接地端との間に接続されている。抵抗D8と抵抗D9との接続ノードは、帰還電圧FB4の印加端としてスイッチ制御部D15及びシーケンス制御部Xに接続されている。キャパシタD10は、出力電圧V3の印加端と接地端との間に接続されている。キャパシタD14は、出力電圧V4の印加端と接地端との間に接続されている。スイッチ制御部D15は、出力電圧V3の入力を受けて動作し、帰還電圧FB4が目標値と一致するようにトランジスタD1~D3のスイッチング制御を行う。また、スイッチ制御部D15は、シーケンス制御部Xから入力されるオン/オフ制御信号S4に応じてオン/オフ制御される。なお、上記した構成要素のうち、トランジスタD1~D3、及び、スイッチ制御部D15はいずれも半導体装置Yに集積化されており、その他の回路素子D4~D14はいずれも半導体装置Yに外付けされている。シーケンス制御部Xは、半導体装置Yに集積化されており、電源装置1の外部に設けられたメインコントローラ不図示からイネーブル信号E1の入力を受けて先述のオン/オフ制御信号S1~S4を生成し、所定の順序で電源部A~Dのオン/オフ制御を行う。具体的に述べると、シーケンス制御部Xは、電源装置1の起動時には出力電圧の目標値がより低い電源部から順にオンしていくようにオン/オフ制御信号S1~S4を生成し、逆に、電源装置1の停止時には出力電圧の目標値がより高い電源部から順にオフしていくようにオン/オフ制御信号S1~S4を生成する。すなわち、V1目標値<V2目標値<V3目標値<V4目標値である場合、シーケンス制御部Xは、電源装置1の起動時には、第1降圧DC/DCコンバータA、第2降圧DC/DCコンバータB、昇圧DC/DCコンバータC、正チャージポンプDの順にオンしていくようにオン/オフ制御信号S1~S4を生成し、逆に、電源装置1の停止時には、正チャージポンプD、昇圧DC/DCコンバータC、第2降圧DC/DCコンバータB、第1降圧DC/DCコンバータAの順にオフしていくようにオン/オフ制御信号S1~S4を生成する。また、シーケンス制御部Xは、出力電圧V1~V4と各々に設定された閾値電圧とを各々比較して出力検出信号PG1~PG4を生成し、外部端子を介して電源装置1の外部に出力する。なお、出力検出信号PG1~PG4が伝達される信号線は、それぞれ、外付けの抵抗R1~R4を介して定電圧REGの印加端にプルアップされている。上記の出力検出信号PG1~PG4は、電源装置1の外部において出力電圧V1~V4の立ち上がり/立ち下がりが正しく完了したことを確認する際に用いられる一方、シーケンス制御部Xの内部において先述のオン/オフ制御信号S1~S4を生成する際にも用いられる。なお、図1では、半導体装置Yの外部に出力された出力検出信号PG1~PG3をイネーブル信号EN2~EN4として半導体装置Yの内部に再入力する構成が描写されているが、本発明の構成はこれに限定されるものではなく、シーケンス制御部Xの内部で出力検出信号PG1~PG3をイネーブル信号EN2~EN4として読み替える構成としても構わない。後者の構成を採用した場合、イネーブル信号EN2~EN4を入力するための外部端子は不要となるので、半導体装置Yのサイズを小型化することが可能となる。また、いずれの構成を採用した場合でも、電源装置1の外部メインコントローラから供給する必要があるのは、一系統のイネーブル信号EN1のみである。<シーケンス制御部>図2は、シーケンス制御部Xの一構成例を示す図である。本構成例のシーケンス制御部Xは、出力検出信号生成部X10と、オン/オフ制御信号生成部X20と、を含む。出力検出信号生成部X10は、帰還電圧FB1~FB4出力電圧V1~V4の分圧電圧と各々に設定された閾値電圧とを各々比較して出力検出信号PG1~PG4を生成する回路ブロックであり、4系統のシュミットトリガX11~X14を含む。なお、シュミットトリガX11~X14の各閾値電圧には、所定のヒステリシスが与えられている。このような構成とすることにより、ノイズに対する耐性を高めることが可能となる。オン/オフ制御信号生成部X20は、イネーブル信号EN1と出力検出信号PG1~PG4からオン/オフ制御信号S1~S4を生成する回路ブロックであり、ORゲートX21~X23と、ANDゲートX24~X26とを含む。ORゲートX21は、イネーブル信号EN1と出力検出信号PG2=イネーブル信号EN3との論理和演算を行う。ORゲートX21の出力信号は、オン/オフ制御信号S1として出力される。ORゲートX22は、イネーブル信号EN1と出力検出信号PG3=イネーブル信号EN4との論理和演算を行う。ORゲートX23は、イネーブル信号EN1と出力検出信号PG4との論理和演算を行う。ANDゲートX24は、イネーブル信号EN1と出力検出信号PG3=イネーブル信号EN4との論理積演算を行う。ANDゲートX24の出力信号はオン/オフ制御信号S4として出力される。ANDゲートX25は、ORゲートX22の出力信号と出力検出信号PG1=イネーブル信号EN2との論理積演算を行う。ANDゲートX25の出力信号は、オン/オフ制御信号S2として出力される。ANDゲートX26は、ORゲートX23の出力信号と出力検出信号PG2=イネーブル信号EN3との論理積演算を行う。ANDゲートX26の出力信号は、オン/オフ制御信号S3として出力される。<タイムチャート>図3は、シーケンス制御部Xの一動作例を示すタイムチャートであり、上から順に、イネーブル信号EN1、オン/オフ制御信号S1、出力電圧V1、出力検出信号PG1=イネーブル信号EN2、オン/オフ制御信号S2、出力電圧V2、出力検出信号PG2=イネーブル信号EN3、オン/オフ制御信号S3、出力電圧V3、出力検出信号PG3=イネーブル信号EN4、オン/オフ制御信号S4、出力電圧V4、及び、出力検出信号PG4が描写されている。時刻t1において、イネーブル信号EN1がローレベルからハイレベルに立ち上げられると、オン/オフ制御信号S1がローレベルからハイレベルに立ち上げられる。その結果第1降圧DC/DCコンバータAが起動されて出力電圧V1が上昇し始める。時刻t2において、出力電圧V1が所定の閾値電圧を上回り、出力検出信号PG1がローレベルからハイレベルに立ち上げられると、オン/オフ制御信号S2がローレベルからハイレベルに立ち上げられる。その結果、第2降圧DC/DCコンバータBが起動されて出力電圧V2が上昇し始める。時刻t3において、出力電圧V2が所定の閾値電圧を上回り、出力検出信号PG2がローレベルからハイレベルに立ち上げられると、オン/オフ制御信号S3がローレベルからハイレベルに立ち上げられる。その結果、昇圧DC/DCコンバータCが起動されて出力電圧V3が上昇し始める。時刻t4において、出力電圧V3が所定の閾値電圧を上回り、出力検出信号PG3がローレベルからハイレベルに立ち上げられると、オン/オフ制御信号S4がローレベルからハイレベルに立ち上げられる。その結果、正チャージポンプDが起動されて出力電圧V4が上昇し始める。時刻t5において、出力電圧V4が所定の閾値電圧を上回り、出力検出信号PG4がローレベルからハイレベルに立ち上げられる。この時点で、電源部A~Dの起動が全て完了されたことになる。時刻t6において、イネーブル信号EN1がハイレベルからローレベルに立ち下げられると、オン/オフ制御信号S4がハイレベルからローレベルに立ち下げられる。その結果正チャージポンプDが停止されて出力電圧V4が低下し始める。時刻t7において、出力電圧V4が所定の閾値電圧を下回り、出力検出信号PG4がハイレベルからローレベルに立ち下げられると、オン/オフ制御信号S3がハイレベルからローレベルに立ち下げられる。その結果、昇圧DC/DCコンバータCが停止されて出力電圧V3が低下し始める。時刻t8において、出力電圧V3が所定の閾値電圧を下回り、出力検出信号PG3がハイレベルからローレベルに立ち下げられると、オン/オフ制御信号S2がハイレベルからローレベルに立ち下げられる。その結果、第2降圧DC/DCコンバータBが停止されて出力電圧V2が低下し始める。時刻t9において、出力電圧V2が所定の閾値電圧を下回り、出力検出信号PG2がハイレベルからローレベルに立ち下げられると、オン/オフ制御信号S1がハイレベルからローレベルに立ち下げられる。その結果、第1降圧DC/DCコンバータAが停止されて出力電圧V1が低下し始める。時刻t10において、出力電圧V1が所定の閾値電圧を下回り、出力検出信号PG1がハイレベルからローレベルに立ち下げられる。この時点で、電源部A~Dの停止が全て完了されたことになる。上記したように、シーケンス制御部Xは、電源装置1の起動時には出力電圧の目標値がより低い電源部から順にオンしていくようにオン/オフ制御信号S1~S4を生成し、逆に、電源装置1の停止時には出力電圧の目標値がより高い電源部から順にオフしていくようにオン/オフ制御信号S1~S4を生成する。このような構成とすることにより、システムの安全性を高めることが可能となる。また、電源装置1が搭載されるシステム全体を見た場合、上記のオン/オフシーケンスを実現するに際して、電源装置1の外部メインコントローラから供給する必要があるのは、一系統のイネーブル信号EN1のみである。従って、メインコントローラの負荷軽減やシステムの省スペース化に貢献することが可能となる。また、シーケンス制御部Xは、電源装置1の起動時には先にオンした電源部の出力電圧が立ち上がったことを検出して次にオンすべき電源部をオンし、電源装置1の停止時には先にオフした電源部の出力電圧が立ち下がったことを検出して次にオフすべき電源部をオフする構成とされている。このような構成とすることにより、オン/オフシーケンスの確実性を高めることが可能となる。<その他の変形例>なお、上記の実施形態では、4チャンネルの電源部を備えた電源装置に本発明を適用した構成を例に挙げて説明を行ったが、出力チャンネル数は上記の実施形態に限定されるものではなく、複数の出力電圧を生成する多出力型の電源装置全般に広く適用することが可能である。例えば、図4では、負荷3a~3gにそれぞれ別系統の出力電圧V1~V7を供給する7チャンネルの電源部A~G第1降圧DC/DCコンバータA、第2降圧DC/DCコンバータB、昇圧DC/DCコンバータC、正チャージポンプD、負チャージポンプE、コモン電圧生成部F、及び、高電圧LDO[LowDropOut]レギュレータGを備えた電源装置1液晶パネル向けのシステム電源ICが描写されている。このような多チャンネルの電源装置1において、メインコントローラ2からイネーブル信号EN1のみの入力を受けて所定の順序で電源部A~Gのオン/オフ制御を行うシーケンス制御部Xを設ければ、メインコントローラ2の負荷電源装置1が搭載されるシステム側の負荷を大幅に低減することが可能となる。また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。例えば、上記実施形態では、全ての電源部毎にオン/オフタイミングが異なる場合を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、複数の電源部のうち、オン/オフタイミングが一致しているものがあっても構わない。また、上記実施形態では、電源装置の起動時には出力電圧の目標値がより低い電源部から順にオンしていき、電源装置の停止時には出力電圧の目標値がより高い電源部から順にオフしていく構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、上記以外のオン/オフシーケンスとしても構わない。