被検査デバイスに供給する電流値を、前記被検査デバイスに供給されるクロックに同期させて変化させる電源電流制御回路を備えることを特徴とする半導体集積回路のテストボード。前記被検査デバイスに電源電圧を供給する配線は、第1のノードにおいて分岐し、前記被検査デバイスにクロックを供給する配線は、第2のノードにおいて分岐し、前記電源電流制御回路は、前記第1及び第2のノードと接続されている請求項1の半導体集積回路のテストボード。前記第1のノードは、半導体集積回路のテストボードのレイアウトが可能な範囲で、前記被検査デバイスに近接している請求項1又は2の半導体集積回路のテストボード。前記電源電流制御回路は、前記第1のノードと接続されるスイッチと、前記第2のノードと接続され、前記第2のノードに供給されるクロックを遅延させる遅延素子と、を含み、前記遅延素子は、前記クロックの変化に基づき一定期間、前記スイッチを遮断することで、前記電源電流制御回路に流れる電流が変化するタイミングを制御する請求項2又は3の半導体集積回路のテストボード。前記電源電流制御回路は、さらに、前記スイッチと接続される抵抗を含み、前記抵抗を変更することで、前記電源電流制御回路に流れる電流の電流値を変更する請求項4の半導体集積回路のテストボード。なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。図2は、特許文献1で開示されたテストシステムの構成の一例を示す図である。図2に示すテストシステムは、テストボード1と、テスタ2から構成されている。テストボード1には、被検査デバイス10が含まれている。テスタ2には、電源ユニット20とクロックドライバユニット30が含まれている。被検査デバイス10の動作に必要な電源は、電源ユニット20から供給され、クロックはクロックドライバユニット30から供給される。さらに、被検査デバイス10と電源ユニット20の間にコンデンサC01の一端が接続され、他の一端が接地電圧VSSに接続されている。図2に示すテストシステムでは、電源ユニット20から供給する電源に電源ノイズが発生した場合に、コンデンサC01で電源ノイズを平滑化し、ノイズレベルを低下させている。その結果、電源ノイズが被検査デバイス10に及ぼす影響は軽減する。しかし、電源ノイズの対策をコンデンサC01により行う場合には、コンデンサC01を被検査デバイス10に極力近接させて配置する必要がある。さらに、コンデンサC01だけでは、被検査デバイスのテスト時に生じる電源ノイズに対応できない場合が残るという問題がある。テスト時に発生する電源ノイズのレベルや立ち上がり時間等は多種多様であり、このような電源ノイズの中には、コンデンサC01の特性容量値だけで対応できない電源ノイズも含まれるためである。以上のとおり、半導体集積回路のテストボードに生じる電源ノイズの対策には解決すべき問題点が存在する。そのため、テスト時に生じる多様な電源ノイズを低減させる半導体集積回路のテストボードが、望まれる。本発明の第1の視点によれば、被検査デバイスに供給する電流値を、前記被検査デバイスに供給されるクロックに同期させて変化させる電源電流制御回路を備える半導体集積回路のテストボードが提供される。本発明によれば、テスト時に生じる多様な電源ノイズを低減させる半導体集積回路のテストボードが、提供される。初めに、図1を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。上述のように、半導体集積回路のテストボードに発生する電源ノイズを、コンデンサを使用して低減させる技術には、問題がある。テスト時に発生する電源ノイズは、多種多様であり、コンデンサの特性を変更するだけで対応できない電源ノイズも発生し得るためである。そのため、テスト時に生じる多様な電源ノイズを低減させる半導体集積回路のテストボードが、望まれる。そこで、一例として図1に示す半導体集積回路のテストボードを提供する。図1に示す半導体集積回路のテストボードは、被検査デバイスに供給する電流値を被検査デバイスに供給されるクロックに同期させて変化させる電源電流制御回路を備えている。この電源電流制御回路は、被検査デバイスに供給されるクロックに同期して、被検査デバイスに供給される電流値を変化させる。その際、電源電流制御回路にも常に一定の電流が流れるように、被検査デバイスに供給する電流を分岐する。さらに、被検査デバイスにおいて大電流が必要とされるタイミングクロックに同期して被検査デバイスが動作するタイミングで、電源電流制御回路に流れる電流を遮断する。その結果、電源電流制御回路に流れていた電流も、被検査デバイスに供給されることになり、被検査デバイスに供給される電源電圧VDDの変動幅は縮小し、電源ノイズを低減することができる。本発明において下記の形態が可能である。[形態1]第1の視点のとおり、被検査デバイスに供給する電流値を、前記被検査デバイスに供給されるクロックに同期させて変化させる電源電流制御回路を備える半導体集積回路のテストボード。[形態2]前記被検査デバイスに電源電圧を供給する配線は、第1のノードにおいて分岐し、前記被検査デバイスにクロックを供給する配線は、第2のノードにおいて分岐し、前記電源電流制御回路は、前記第1及び第2のノードと接続されていることが好ましい。[形態3]前記第1のノードは、半導体集積回路のテストボードのレイアウトが可能な範囲で、前記被検査デバイスに近接していることが好ましい。[形態4]前記電源電流制御回路は、前記第1のノードと接続されるスイッチと、前記第2のノードと接続され、前記第2のノードに供給されるクロックを遅延させる遅延素子と、を含み、前記遅延素子は、前記クロックの変化に基づき一定期間、前記スイッチを遮断することで、前記電源電流制御回路に流れる電流が変化するタイミングを制御することが好ましい。[形態5]前記電源電流制御回路は、さらに、前記スイッチと接続される抵抗を含み、前記抵抗を変更することで、前記電源電流制御回路に流れる電流の電流値を変更することが好ましい。以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。[第1の実施形態]本発明の第1の実施形態について、図面を用いてより詳細に説明する。図3は、本実施形態に係るテストボード3を含むテストシステムの構成の一例を示す図である。図3に示すテストシステムは、テスタ2と、テストボード3から構成されている。テスタ2については、図2を用いて既に説明しているため、さらなる説明は省略する。テストボード3は、被検査デバイス10と、電源電流制御回路40から構成されている。電源電流制御回路40は、電源ユニット20と被検査デバイス10とを接続する配線被検査デバイスに電源電圧VDDを供給する配線と接続されている。電源ユニット20と被検査デバイス10とを接続する配線から電源電流制御回路40に分岐するノードをノードS1とする。ノードS1は、極力、被検査デバイス10に近接させる。被検査デバイス10とノードS1の間の配線が短いほど、配線抵抗等の影響が排除できるためである。さらに、電源電流制御回路40は、クロックドライバユニット30と被検査デバイス10とを接続する配線クロックを供給する配線とも接続されている。クロックドライバユニット30と被検査デバイス10とを接続する配線から電源電流制御回路40に分岐するノードをノードS2とする。なお、電源ユニット20からテストボード3に供給される電流を電流Ia、ノードS1から分岐して電源電流制御回路40に流れる電流を電流Ibとする。次に、電源電流制御回路40について説明する。電源電流制御回路40は、被検査デバイス10に供給する電源に発生する電源ノイズを抑制するための回路である。電源電流制御回路40によって、被検査デバイス10に供給する電流量を増減させると共に、電流値を増減させるタイミングを制御する。図4は、電源電流制御回路40の内部構成の一例を示す図である。電源電流制御回路40は、否定論理積回路NAND01と、Nチャンネル型MOSトランジスタN01と、インバータINV01と、抵抗R01から構成されている。否定論理積回路NAND01の入力の一端は、ノードS2と接続されている。また、否定論理積回路NAND01の他の一端の入力は、インバータINV01を介してノードS2と接続されている。否定論理積回路NAND01の出力ノードは、Nチャンネル型MOSトランジスタN01のゲート端子と接続されている。Nチャンネル型MOSトランジスタN01のソース端子は、抵抗R01と接続され、ドレイン端子は、ノードS1と接続されている。抵抗R01の他の一端は、接地電圧VSSと接続されている。Nチャンネル型MOSトランジスタN01は、スイッチとして機能し、Nチャンネル型MOSトランジスタN01がオン状態時に電流Ibが流れる。なお、抵抗R01の抵抗値を変更することで、電流Ibの電流値を変更することができる。次に、図3に示すテストシステムの動作について説明する。図5は、図3に示すテストシステムを動作させた際の波形の一例を示す図である。図5では、上から順に、クロックドライバユニット30が供給するクロック、電源ユニット20から供給する電圧の変化、電流Iaの変化、電流Ibの変化、ノードS1における電圧の変化、を示している。クロックドライバユニット30から供給されたクロックに同期して、被検査デバイス10に含まれる論理回路が動作を開始すると、被検査デバイス10が必要とする電流が増加する図5の時刻t1、t2、t3。そのため、時刻t1等のクロックの立ち上がりを基点として電源ユニット20から供給する電圧及び電流Iaは大きく変動する。この電源ユニット20から供給する電圧及び電流Iaが大きく変動するタイミングは、クロックが被検査デバイス10に供給されるタイミングと一致する。そこで、ノードS2から電源電流制御回路40に入力されたクロックを基準にして、Nチャンネル型MOSトランジスタN01をオン状態からオフ状態に切り替える。より具体的には、クロックの立ち上がりからインバータINV01における遅延時間に相当する期間は、否定論理積回路NAND01の出力はLレベルになり、Nチャンネル型MOSトランジスタN01はオフ状態となる。その結果、電流Ibは一時的に遮断され、電流Ibは図5に示すように変化する。電流Ibが減少することによって、被検査デバイス10に流れ込む電流は増加する。被検査デバイス10に流れ込む電流が増加すると、被検査デバイス10に含まれる論理回路に供給される電流も増加することになるため、被検査デバイス10の電源電圧VDDの変動が緩和される。即ち、ノードS1における電圧変動は縮小し、電源ノイズの発生を抑制できる。その結果、電源ノイズが原因となり、被検査デバイス10が予期せぬ動作をすることがなくなる。そのため、スキャンテストやBISTで、入力クロックに同期し、多数の論理回路が同時に動作したとしても、被検査デバイスのテストを正しく実行することができる。なお、本実施形態では、電源電流制御回路40に含まれるスイッチを、Nチャンネル型MOSトランジスタを用いて実現しているが、これに限定する趣旨ではない。電源電流制御回路40に含まれるスイッチは、電流Ibを一時的に遮断できれば良い。また、電源電流制御回路40では、インバータINV01を用いて遅延を実現しているが、他の素子で遅延を実現することも可能である。さらに、テスタ2に電源ユニット20及びクロックドライバユニット30が含まれている場合について説明したが、これらはテストボード3に含まれていても良い。以上のように、電源電流制御回路40を用いて、被検査デバイス10に含まれる論理回路を動作させるクロックに同期し、かつ、被検査デバイス10の電源電圧VDDに流れ込む電流が最大となるタイミングで、電源電流制御回路40に流れる電流Ibを小さくするように制御する。その際、抵抗R01の抵抗値を変えることで、電流Ibの電流値を変更することができ、インバータINV01を変えることで、電流値Ibを変化させるタイミングを変更することができる。そのため、図3に示すテストシステムに発生する電源ノイズが多種多様なものであっても、抵抗R01及びインバータINV01を適宜選択することよって、多様な電源ノイズを低減することができる。なお、引用した上記の特許文献の開示は、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。