"第1のクロック信号を分周することによって互いに位相の異なる複数の第2のクロック信号を生成する分周回路と、前記複数の第2のクロック信号を逓倍することによって第3のクロック信号を生成する逓倍回路と、データ入出力端子と、複数のデータバスと、前記データ入出力端子と前記複数のデータバスとの間に接続されたデータ入出力回路と、を備え、前記データ入出力回路は、前記複数のデータバスを介してパラレルに供給される複数のリードデータを前記第3のクロック信号に同期して前記データ入出力端子にシリアルに出力するデータ出力回路と、前記データ入出力端子を介してシリアルに供給される複数のライトデータを前記複数の第2のクロック信号のいずれかに同期して前記複数のデータバスにパラレルに出力するデータ入力回路と、を含むことを特徴とする半導体装置。データストローブ信号が供給されるデータストローブ端子をさらに備え、前記データ入力回路は、前記データストローブ信号に同期して、シリアルな前記複数のライトデータをパラレルに変換するシリアルパラレル変換回路と、前記シリアルパラレル変換回路によってパラレルに変換された前記ライトデータを前記複数の第2のクロック信号のいずれかに同期して前記複数のデータバスにパラレルに出力する同期回路と、を含むことを特徴とする請求項1に記載の半導体装置。前記分周回路は、外部から供給されるコマンド信号がリード動作を示している場合には前記第1のクロック信号を分周することによって前記複数の第2のクロック信号を生成し、前記コマンド信号がライト動作を示している場合には前記第1のクロック信号を分周することによって前記複数の第2のクロック信号のいずれか一つを生成し、残りを生成しないことを特徴とする請求項2に記載の半導体装置。前記データストローブ信号の周波数は、前記第3のクロック信号の周波数と等しいことを特徴とする請求項3に記載の半導体装置。クロック端子と、前記クロック端子に供給される外部クロック信号に基づいて前記第1のクロック信号を生成するクロック入力回路と、をさらに備えることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。前記クロック端子は、前記半導体装置の第1の辺に沿った第1のパッド領域に配置され、前記データ入出力端子は、前記半導体装置の前記第1の辺とは異なる第2の辺に沿った第2のパッド領域に配置される、ことを特徴とする請求項5に記載の半導体装置。前記分周回路は、前記第1のパッド領域に沿った第1の周辺回路領域に配置され、前記逓倍回路及び前記データ入出力回路は、前記第2のパッド領域に沿った第2の周辺回路領域に配置される、ことを特徴とする請求項6に記載の半導体装置。前記第1及び第2の周辺回路領域に挟まれたメモリセルアレイ領域に配置され、前記複数のデータバスに接続されたメモリアレイをさらに備えることを特徴とする請求項7に記載の半導体装置。前記第1乃至第3のクロック信号は、前記外部クロック信号に対して位相制御されていないことを特徴とする請求項5乃至8のいずれか一項に記載の半導体装置。第1のクロック信号に基づき、前記第1のクロック信号よりも周波数の低い第2のクロック信号を生成する分周回路と、複数のデータバスと、複数のライトデータがシリアルに供給されるデータ入出力端子と、データストローブ信号が供給されるデータストローブ端子と、前記データ入出力端子を介して供給されるシリアルな前記複数のライトデータを、前記データストローブ信号に同期してパラレルに変換するシリアルパラレル変換回路と、前記シリアルパラレル変換回路によってパラレルに変換された前記ライトデータを前記第2のクロック信号に同期して前記複数のデータバスにパラレルに出力する同期回路と、を備えることを特徴とする半導体装置。前記複数のデータバスはnビットのバス幅を有しており、前記シリアルパラレル変換回路は、シリアルなnビットのライトデータを前記データストローブ信号に同期してパラレルなnビットのライトデータに変換し、前記同期回路は、前記シリアルパラレル変換回路によってパラレルに変換された前記nビットのライトデータを前記第2のクロック信号に同期してnビットのバス幅を有する前記複数のデータバスにパラレルに出力する、ことを特徴とする請求項10に記載の半導体装置。前記分周回路は、ライト動作時においては前記第1のクロック信号を分周することによって前記第2のクロック信号を生成し、リード動作時においては前記第1のクロック信号を分周することによって互いに位相の異なる複数の第2のクロック信号を生成することを特徴とする請求項10又は11に記載の半導体装置。前記複数の第2のクロック信号を逓倍することによって第3のクロック信号を生成する逓倍回路と、前記複数のデータバスを介してパラレルに供給される複数のリードデータを前記第3のクロック信号に同期して前記データ入出力端子にシリアルに出力するデータ出力回路と、をさらに備えることを特徴とする請求項12に記載の半導体装置。しかしながら、配線距離の長いクロック配線を介して複数の分周クロック信号を伝送するためには、駆動能力の高い複数のドライバを動作させる必要があるため、比較的大きな消費電力が発生する。このため、分周クロック信号の伝送をできる限り少なくすることによって消費電力を低減することが望まれる。このような要望は、DRAMのような半導体記憶装置に限らず、複数の分周クロック信号を逓倍することによって内部クロック信号を再生し、再生された内部クロック信号を用いてデータの入出力を行う全ての半導体装置における要望である。本発明の一側面による半導体装置は、第1のクロック信号を分周することによって互いに位相の異なる複数の第2のクロック信号を生成する分周回路と、前記複数の第2のクロック信号を逓倍することによって第3のクロック信号を生成する逓倍回路と、データ入出力端子と、複数のデータバスと、前記データ入出力端子と前記複数のデータバスとの間に接続されたデータ入出力回路と、を備え、前記データ入出力回路は、前記複数のデータバスを介してパラレルに供給される複数のリードデータを前記第3のクロック信号に同期して前記データ入出力端子にシリアルに出力するデータ出力回路と、前記データ入出力端子を介してシリアルに供給される複数のライトデータを前記複数の第2のクロック信号のいずれかに同期して前記複数のデータバスにパラレルに出力するデータ入力回路と、を含むことを特徴とする。本発明の他の側面による半導体装置は、第1のクロック信号に基づき、前記第1のクロック信号よりも周波数の低い第2のクロック信号を生成する分周回路と、複数のデータバスと、複数のライトデータがシリアルに供給されるデータ入出力端子と、データストローブ信号が供給されるデータストローブ端子と、前記データ入出力端子を介して供給されるシリアルな前記複数のライトデータを、前記データストローブ信号に同期してパラレルに変換するシリアルパラレル変換回路と、前記シリアルパラレル変換回路によってパラレルに変換された前記ライトデータを前記第2のクロック信号に同期して前記複数のデータバスにパラレルに出力する同期回路と、を備えることを特徴とする。本発明によれば、ライト動作時においては位相の異なる複数の第2のクロック信号の全部を伝送する必要がないことから、ライト動作時における消費電力を削減することが可能となる。本発明の実施例の一つは以下に示される。但し、本願の請求内容はこの実施例に限定されない。すなわち、本発明の一実施例による半導体装置は、外部クロック信号と同じ周波数を有する内部クロック信号を分周することによって、互いに位相の異なる複数の分周クロックを生成する分周回路と、複数の分周クロック信号を逓倍することによって外部クロック信号と同じ周波数を有する内部クロック信号を再生する逓倍回路とを備え、リード動作時においては再生された内部クロック信号に同期してパラレルなリードデータをシリアル変換して外部に出力し、ライト動作時においてはシリアルに入力されるライトデータをストローブ信号に同期してパラレルに変換した後、複数の分周クロック信号のいずれかに同期して複数のデータバスに出力することを特徴とする。これにより、ライト動作時には複数の分周クロック信号を用いる必要が無くなることから、ライト動作時における消費電力を低減することが可能となる。図1は、本発明の一実施例による半導体装置を示すブロック図である。図1に示す半導体装置は、外部クロック信号CKを分周することによって互いに位相が異なる複数の分周クロック信号CLK0~CLKnを生成する分周回路100と、複数の分周クロック信号CLK0~CLKnを逓倍することによって内部クロック信号CLKDQを生成する逓倍回路200とを備える。逓倍回路200によって生成される内部クロック信号CLKDQは、データ入出力回路300に供給される。データ入出力回路300には、データ入力回路310とデータ出力回路320が含まれている。データ入力回路310は、シリアルに入力される複数のライトデータDQを内部データストローブ信号IDQSに同期してパラレルに変換した後、内部クロック信号CLKDQに同期してデータバスBUS0~BUSnにパラレルに出力する。内部データストローブ信号IDQSは、外部から供給される外部ストローブ信号DQSに基づき、ストローブ回路80によって生成される内部信号である。また、データ出力回路320は、データバスBUS0~BUSnを介してメモリセルアレイ70から供給されるパラレルなリードデータDQをシリアル変換し、データ入出力端子を介して外部に出力する。リードデータDQを出力する際には、これに同期してストローブ回路80から外部ストローブ信号DQSが出力される。リード動作及びライト動作は、コマンドデコーダ32に供給されるコマンド信号CMDに基づいて実行される。コマンドデコーダ32は、コマンド信号CMDがリード動作を示している場合には分周回路100を第1の動作状態とし、これにより互いに位相が異なる複数の分周クロック信号CLK0~CLKnが生成される。これに対し、コマンド信号CMDがライト動作を示している場合には分周回路100を第2の動作状態とし、これによりいずれか一つの分周クロック信号CLK0のみが生成される。つまり、他の分周クロック信号CLK1~CLKnは生成されず、所定の論理レベルに固定される。その結果、逓倍回路200から出力される内部クロック信号CLKDQの周波数は、リード動作時においては外部クロック信号CKの周波数と一致し、ライト動作時においては外部クロック信号CKの周波数よりも低くなる。このことは、ライト動作時においては、生成された一つの分周クロック信号CLK0がデータ入力回路310に直接供給されることと等価である。このように、ライト動作時においてはいずれか一つの分周クロック信号CLK0しか生成されず、他の分周クロック信号CLK1~CLKnは生成されない。しかしながら、シリアルに入力された複数のライトデータDQは既に内部データストローブ信号IDQSに同期してパラレルに変換されているため、データバスBUS0~BUSnへの出力タイミングを規定する内部クロック信号は1種類のみで足りる。この点に着目し、本実施例においては、ライト動作時において分周クロック信号CLK0のみを生成し、これを逓倍回路200に供給している。これにより、本実施例による半導体装置によれば、ライト動作時における消費電力を低減することが可能となる。特に、分周回路100と逓倍回路200のレイアウトがチップ上において大きく離れている場合には、分周回路100と逓倍回路200とを接続するクロック配線の配線距離が非常に長くなる。この場合、分周クロック信号CLK0~CLKnを出力するためのドライバには大きな駆動能力が求められ、したがって動作に伴う消費電力も大きい。しかしながら、本実施例による半導体装置によれば、ライト動作時において伝送されるのは分周クロック信号CLK0のみであることから、消費電力を低減することが可能となる。図2は、本発明の好ましい実施形態による半導体装置10の構成を示すブロック図である。本実施形態による半導体装置10はDRAMであり、外部端子として、クロック端子11a,11b、コマンドアドレス端子12a、チップ選択端子12b、クロックイネーブル端子12c、データ入出力端子14及びデータストローブ端子15a,15bを備えている。その他、電源端子なども備えられているが、これらについては図示を省略してある。クロック端子11a,11bは、それぞれ外部クロック信号CK,CKBが供給される端子であり、供給された外部クロック信号CK,CKBは、クロック入力回路21に供給される。本明細書において信号名の末尾にBが付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号CK,CKBは互いに相補の信号である。図3は、クロック入力回路21の回路図である。図3に示すように、クロック入力回路21は、外部クロック信号CK,CKBを受ける一対のレシーバ回路21a,21bと、レシーバ回路21a,21bの出力をそれぞれ受けるインバータ回路21c,21dとを含んでおり、インバータ回路21c,21dの出力がそれぞれ内部クロック信号PCLKR,PCLKFとして用いられる。レシーバ回路21aについては、非反転入力ノードに外部クロック信号CKが供給され、反転入力ノード-に外部クロック信号CKBが供給されるのに対し、レシーバ回路21bについては、非反転入力ノードに外部クロック信号CKBが供給され、反転入力ノード-に外部クロック信号CKが供給される。これにより、内部クロック信号PCLKRの波形は、外部クロック信号CKの波形と実質的に一致し、内部クロック信号PCLKFの波形は、外部クロック信号CKBの波形と実質的に一致する。このため、本発明においては、内部クロック信号PCLKR,PCLKFと外部クロック信号CK,CKBを同一視することが可能である。また、本発明においては、内部クロック信号PCLKR,PCLKFを第1のクロック信号と呼ぶことがある。図2に戻って、クロック入力回路21の出力である内部クロック信号PCLKR,PCLKFは、タイミング発生回路22及び分周回路100に供給される。タイミング発生回路22は各種の内部クロックICLKを生成し、これを各種内部回路に供給する役割を果たす。また、分周回路100は、内部クロック信号PCLKR,PCLKFを分周することによって、互いに位相の異なる4相の分周クロック信号CLK0R,CLK0F,CLK1R,CLK1Fを生成する。分周クロック信号CLK0R,CLK0F,CLK1R,CLK1Fの周波数は、外部クロック信号CKの周波数の1/2であり、互いに内部クロック信号PCLKR,PCLKFの1/2クロックサイクルずつ位相がずれている。分周回路100の具体的な回路構成については後述する。本発明においては、分周クロック信号CLK0R,CLK0F,CLK1R,CLK1Fを第2のクロック信号と呼ぶことがある。本実施形態においては分周回路100を用いて4相の分周クロック信号を生成しているが、本発明がこれに限定されるものではない。例えば、分周回路100を用いて8相の分周クロック信号を生成しても構わない。分周クロック信号CLK0R,CLK0F,CLK1R,CLK1Fは、逓倍回路200に供給される。逓倍回路200は、分周クロック信号CLK0R,CLK0F,CLK1R,CLK1Fを逓倍することによって内部クロック信号CLKDQを生成する回路である。逓倍回路200によって生成される内部クロック信号CLKDQの周波数は、外部クロック信号CKの周波数と同一である。つまり逓倍回路200は、分周回路100によって周波数が外部クロック信号CKの1/2とされた分周クロック信号CLK0R,CLK0F,CLK1R,CLK1Fを逓倍することによって、周波数が外部クロック信号CKと同一である内部クロック信号CLKDQを再生する役割を果たす。内部クロック信号CLKDQはデータ入出力回路300に供給される。本発明においては、内部クロック信号CLKDQを第3のクロック信号と呼ぶことがある。コマンドアドレス端子12aは、コマンド信号CMD及びアドレス信号ADDを構成するコマンドアドレス信号CA0~CA9が供給される端子である。また、チップ選択端子12bはチップ選択信号CSが供給される端子であり、クロックイネーブル端子12cはクロックイネーブル信号CKEが供給される端子である。これらの信号は、コマンドアドレス入力回路31に供給される。コマンドアドレス入力回路31に供給されたこれらの信号のうち、コマンド信号CMD、チップ選択信号CS及びクロックイネーブル信号CKEはコマンドデコーダ32に供給され、アドレス信号ADDはアドレスラッチ回路42に供給される。コマンドデコーダ32は、内部クロックICLKに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドICMDを生成する回路である。生成された内部コマンドICMDは、ロウ系制御回路51、カラム系制御回路52、リードライト制御回路53及びモードレジスタ54に供給される。図2に示すように、内部コマンドICMDに含まれるイネーブル信号CLKEN及びライト信号WRは、分周回路100に供給される。イネーブル信号CLKENは、コマンド信号CMDがリードコマンド又はライトコマンドを示している場合に活性化される。また、ライト信号WRは、コマンド信号CMDがライトコマンドを示している場合に活性化される。アドレスラッチ回路42は、内部クロックICLKに同期してアドレス信号ADDをラッチする回路である。アドレスラッチ回路42にラッチされたアドレス信号ADDのうち、ロウアドレスについてはロウ系制御回路51に供給され、カラムアドレスについてはカラム系制御回路52に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ADDはモードレジスタ54に供給され、これによってモードレジスタ54の内容が更新される。ロウ系制御回路51の出力は、ロウデコーダ61に供給される。ロウデコーダ61は、メモリセルアレイ70に含まれるいずれかのワード線WLを選択する回路である。メモリセルアレイ70内においては、複数のワード線WLと複数のビット線BLが交差しており、その交点にはメモリセルMCが配置されている図2では、1本のワード線WL、1本のビット線BL及び1個のメモリセルMCのみを示している。ビット線BLは、センス回路63に含まれる対応するセンスアンプSAに接続されている。また、カラム系制御回路52の出力は、カラムデコーダ62に供給される。カラムデコーダ62は、センス回路63に含まれるいずれかのセンスアンプSAを選択する回路である。カラムデコーダ62によって選択されたセンスアンプSAは、データアンプ64に接続される。データアンプ64は、リード動作時においてはセンス回路63によって増幅されたリードデータをさらに増幅し、これをデータバスBUSを介してデータ入出力回路300に供給する。一方、ライト動作時においては、データバスBUSを介してデータ入出力回路300から供給されるライトデータを増幅し、これをセンス回路63に供給する。データバスBUSは、複数ビットのリードデータ及びライトデータをパラレルに伝送するバスである。データアンプ64及びデータ入出力回路300の動作は、リードライト制御回路53によって制御される。データ入出力端子14は、リードデータDQの出力及びライトデータDQの入力を行うための端子であり、データ入出力回路300に接続されている。データ入出力回路300にはデータ入力回路310及びデータ出力回路320が含まれている。図4は、データ入出力回路300の主要部の回路構成を示すブロック図である。図4に示すように、データ入出力回路300に含まれるデータ入力回路310は、入力バッファ311、シリアルパラレル変換回路312及び同期回路313を含んでいる。入力バッファ311は、データ入出力端子14を介して供給されるライトデータDQを受ける回路であり、その出力信号はシリアルパラレル変換回路312に供給される。シリアルパラレル変換回路312は、入力バッファ311から供給されるシリアルなライトデータDQを受け、内部データストローブ信号IDQS,IDQSBに同期してこれをパラレルに変換する。パラレルに変換されたライトデータDQは、同期回路313に供給される。同期回路313は、パラレルなライトデータDQを内部クロック信号CLKDQに同期してデータバスBUSに出力する回路である。特に限定されるものではないが、本例ではデータバスBUSが4本のデータバスBUS0~BUS3によって構成されている。したがって、データ入力回路310は、シリアルに入力される4ビットのライトデータDQを、4本のデータバスBUS0~BUS3にパラレルに出力する役割を果たす。シリアルパラレル変換回路312及び同期回路313の詳細な回路構成については後述する。データ入出力回路300に含まれるデータ出力回路320は、パラレルシリアル変換回路321及び出力バッファ322を含んでいる。パラレルシリアル変換回路321は、データバスBUSを介してパラレルに供給されるリードデータDQを、内部クロック信号CLKDQに同期してシリアルに変換する回路である。シリアルに変換されたリードデータDQは、出力バッファ322に供給される。出力バッファ322は、シリアルなリードデータDQを受け、これをデータ入出力端子14から外部に出力する。したがって、本例では、4本のデータバスBUS0~BUS3を介してパラレルに供給されるリードデータDQは、データ入出力端子14を介してシリアルに出力される。図2に戻って、データストローブ端子15a,15bは、それぞれ外部データストローブ信号DQS,DQSBの入出力を行うための端子であり、ストローブ回路80に接続されている。図2に示すように、ストローブ回路80には内部データストローブ信号生成回路81が含まれている。図5は、内部データストローブ信号生成回路81の回路図である。図5に示すように、内部データストローブ信号生成回路81は、図3に示したクロック入力回路21と同様の回路構成を有している。すなわち、内部データストローブ信号生成回路81は、外部データストローブ信号DQS,DQSBを受ける一対のレシーバ回路81a,81bと、レシーバ回路81a,81bの出力をそれぞれ受けるインバータ回路81c,81dとを含んでおり、インバータ回路81c,81dの出力がそれぞれ内部データストローブ信号IDQS,IDQSBとして用いられる。レシーバ回路81aについては、非反転入力ノードに外部データストローブ信号DQSが供給され、反転入力ノード-に外部データストローブ信号DQSBが供給されるのに対し、レシーバ回路81bについては、非反転入力ノードに外部データストローブ信号DQSBが供給され、反転入力ノード-に外部データストローブ信号DQSが供給される。これにより、内部データストローブ信号IDQSの波形は、外部データストローブ信号DQSの波形と実質的に一致し、内部データストローブ信号IDQSBの波形は、外部データストローブ信号DQSBの波形と実質的に一致する。このため、本発明においては、内部データストローブ信号IDQS,IDQSBと外部データストローブ信号DQS,DQSBを同一視することが可能である。後述する図15に示すとおり、外部データストローブ信号DQS,DQSB、内部データストローブ信号IDQS,IDQSB、外部クロック信号CK,CKB、内部クロック信号PCLKR,PCLKF,CLKDQの周波数は、互いに等しい。図6は、本実施形態による半導体装置10のレイアウトを説明するための平面図である。図6に示すように、本実施形態による半導体装置10は1つのシリコンチップCPに集積されている。シリコンチップCPの主面は四角形であり、互いに平行な第1及び第2の辺L1,L2と、これらの辺L1,L2と直交し互いに平行な第3及び第4の辺L3,L4とを有している。本実施形態による半導体装置10は、第1の辺L1に沿って設けられた第1のパッド領域P1と、第2の辺L2に沿って設けられた第2のパッド領域P2とを有している。第3及び第4の辺L3,L4に沿ったパッド領域は設けられていない。第1及び第2のパッド領域P1,P2は、複数の外部端子が配列される領域である。第1のパッド領域P1には、クロック端子11a,11b、コマンドアドレス端子12a、チップ選択端子12b及びクロックイネーブル端子12cなどが配置される。また、第2のパッド領域P2には、データ入出力端子14及びデータストローブ端子15a,15bなどが配置される。また、本実施形態による半導体装置10は、第1のパッド領域P1に沿った第1の周辺回路領域C1と、第2のパッド領域P2に沿った第2の周辺回路領域C2と、第1及び第2の周辺回路領域C1,C2に挟まれたメモリセルアレイ領域MAを有している。第1の周辺回路領域C1には、第1のパッド領域P1に含まれる外部端子に関連する周辺回路が配置され、第2の周辺回路領域C2には、第2のパッド領域P2に含まれる外部端子に関連する周辺回路が配置される。例えば、第1の周辺回路領域C1にはクロック入力回路21や分周回路100などが配置され、第2の周辺回路領域C2には逓倍回路200やデータ入出力回路300などが配置される。このようなレイアウトのため、内部クロック信号PCLKR,PCLKFを第2の周辺回路領域C2に直接供給すると、距離の長いクロック配線の持つ比較的大きな寄生容量によって波形の鈍りが大きくなる。このような問題は、クロック配線の途中にいくつかの中継バッファを介在させれば解消するが、この場合には、中継バッファによって内部クロック信号PCLKR,PCLKFに電源ノイズが重畳するという問題が生じる。このため、内部クロック信号PCLKR,PCLKFを分周回路100によって分周し、これにより生成された分周クロック信号CLK0R,CLK0F,CLK1R,CLK1Fをクロック配線LINEを介して第2の周辺回路領域C2に伝送している。伝送された分周クロック信号CLK0R,CLK0F,CLK1R,CLK1Fは、第2の周辺回路領域C2に配置された逓倍回路200によって逓倍され、内部クロック信号PCLKR,PCLKFと同じ周波数を有する内部クロック信号CLKDQとして再生される。かかる構成により、クロック配線LINEの配線距離が非常に長いにもかかわらず、データ入出力回路300にて使用する内部クロック信号CLKDQの信号品質を高められている。図7は、分周回路100の構成を示すブロック図である。図7に示すように、分周回路100はクロック生成回路110,120と、クロック制御回路130,140とを含んでいる。以下、各回路ブロックについて詳細に説明する。図8は、クロック生成回路110の回路図である。図8に示すように、クロック生成回路110には3つのラッチ回路LT0~LT2が含まれている。このうち、ラッチ回路LT0は、内部クロック信号PCLKRがローレベルである期間にイネーブル信号CLKENを取り込み、取り込んだイネーブル信号CLKENを内部クロック信号PCLKRがハイレベルである期間に亘って保持する回路である。イネーブル信号CLKENは、図2に示したコマンドデコーダ32から供給される信号である。ラッチ回路LT0にラッチされた信号は、NANDゲート回路G1及びトライステートインバータ回路V1を介してラッチ回路LT1に供給されるとともに、NANDゲート回路G2及びトライステートインバータ回路V2を介してラッチ回路LT2に供給される。NANDゲート回路G1,G2は、クロック選択信号CLKSELの論理レベルに基づき、いずれか一方が選択される。クロック選択信号CLKSELは、図7に示すクロック制御回路130から供給される信号である。トライステートインバータ回路V1,V2は、いずれも内部クロック信号PCLKRがハイレベルである期間において活性化される。また、ラッチ回路LT1,LT2は、それぞれNANDゲート回路G1,G2の出力信号を取り込み、取り込んだ出力信号を内部クロック信号PCLKRがローレベルである期間に亘って保持する。そして、ラッチ回路LT1にラッチされた信号は分周クロック信号CLK1Rとして用いられ、ラッチ回路LT2にラッチされた信号は分周クロック信号CLK0Rとして用いられる。また、ラッチ回路LT0の出力信号と内部クロック信号PCLKRは、ANDゲート回路G3に供給される。ANDゲート回路G3の出力であるクロック制御信号CLKRPは、図7に示すようにクロック制御回路130に供給される。図9は、クロック生成回路120の回路図である。図9に示すように、クロック生成回路120は図8に示したクロック生成回路110と同様の回路構成を有している。具体的に説明すると、クロック生成回路120には3つのラッチ回路LT3~LT5が含まれている。このうち、ラッチ回路LT3は、内部クロック信号PCLKFがローレベルである期間にイネーブル信号CLKENDを取り込み、取り込んだイネーブル信号CLKENDを内部クロック信号PCLKFがハイレベルである期間に亘って保持する回路である。イネーブル信号CLKENDは、図7に示すクロック制御回路140から供給される信号である。ラッチ回路LT3にラッチされた信号は、NANDゲート回路G4及びトライステートインバータ回路V4を介してラッチ回路LT4に供給されるとともに、NANDゲート回路G5及びトライステートインバータ回路V5を介してラッチ回路LT5に供給される。NANDゲート回路G4,G5は、クロック選択信号CLKSELDの論理レベルに基づき、いずれか一方が選択される。クロック選択信号CLKSELDは、図7に示すクロック制御回路130から供給される信号である。トライステートインバータ回路V4,V5は、いずれも内部クロック信号PCLKFがハイレベルである期間において活性化される。また、ラッチ回路LT4,LT5は、それぞれNANDゲート回路G4,G5の出力信号を取り込み、取り込んだ出力信号を内部クロック信号PCLKFがローレベルである期間に亘って保持する。そして、ラッチ回路LT4にラッチされた信号は分周クロック信号CLK0Fとして用いられ、ラッチ回路LT5にラッチされた信号は分周クロック信号CLK1Fとして用いられる。また、ラッチ回路LT3の出力信号と内部クロック信号PCLKFは、ANDゲート回路G6に供給される。ANDゲート回路G6の出力であるクロック制御信号CLKFPは、図7に示すようにクロック制御回路130に供給される。図10は、クロック制御回路130の回路図である。図10に示すように、クロック制御回路130は、インバータ回路V6を介して循環接続されたラッチ回路LT6,LT7を備えている。ラッチ回路LT6,LT7の動作はクロック制御信号CLKRPに同期して行われる。したがって、ラッチ回路LT7からの出力信号は、クロック制御信号CLKRPの2クロックサイクルごとに反転する。ラッチ回路LT7からの出力信号は、NANDゲート回路G7を介し、クロック選択信号CLKSELとして用いられる。図10に示すように、NANDゲート回路G7の他方の入力ノードには、反転されたライト信号WRが供給されている。ライト信号WRは図2に示したコマンドデコーダ32から供給される信号であり、ライト動作時においてハイレベルに活性化する信号である。したがって、ライト動作時においてはクロック選択信号CLKSELの論理レベルはハイレベルに固定される。また、ラッチ回路LT6の出力はラッチ回路LT8にも供給される。ラッチ回路LT8はクロック制御信号CLKFPに同期してラッチ動作を行う回路である。ラッチ回路LT8の出力信号は、クロック選択信号CLKSELDとして用いられる。図11は、クロック制御回路140の回路図である。図11に示すように、クロック制御回路140はラッチ回路LT9を備えている。ラッチ回路LT9には、NANDゲート回路G8の出力信号が供給される。NANDゲート回路G8には、イネーブル信号CLKENと反転されたライト信号WRが供給される。したがって、ライト動作時においてはNANDゲート回路G8の出力信号はハイレベルに固定される。ラッチ回路LT9の動作は内部クロック信号PCLKRに同期して行われ、その出力信号はイネーブル信号CLKENDとして用いられる。かかる構成により、リード動作時、すなわちコマンドデコーダ32から供給されるイネーブル信号CLKENがハイレベル、ライト信号WRがローレベルであれば、互いに位相の異なる分周クロック信号CLK0R,CLK0F,CLK1R,CLK1Fが生成されることになる。これに対し、ライト動作時、すなわちコマンドデコーダ32から供給されるイネーブル信号CLKEN及びライト信号WRがいずれもハイレベルであれば、分周クロック信号CLK1Rのみが生成されることになる。他の分周クロック信号CLK0F,CLK0R,CLK1Fについては生成されず、ハイレベルに固定される。図12は、逓倍回路200の回路図である。図12に示すように、逓倍回路200は、NANDゲート回路G11~G13を備えている。NANDゲート回路G11は、分周クロック信号CLK0Rと反転された分周クロック信号CLK0Fを受ける回路であり、その出力信号はNANDゲート回路G13の一方の入力ノードに供給される。また、NANDゲート回路G12は、分周クロック信号CLK1Rと反転された分周クロック信号CLK1Fを受ける回路であり、その出力信号はNANDゲート回路G13の他方の入力ノードに供給される。そして、NANDゲート回路G13の出力信号は、内部クロック信号CLKDQとして用いられる。かかる構成により、互いに位相の異なる分周クロック信号CLK0R,CLK0F,CLK1R,CLK1Fが生成されている期間、つまりリード動作時においては、内部クロック信号CLKDQの波形は内部クロック信号PCLKRの波形と実質的に一致する。これに対し、分周クロック信号CLK1Rのみが生成されている期間、つまりライト動作時においては、内部クロック信号CLKDQの波形は分周クロック信号CLK1Rの波形と実質的に一致する。このことは、ライト動作時においては、分周クロック信号CLK1Rと内部クロック信号CLKDQを同一視できることを意味する。尚、本実施形態による半導体装置10は、DLL回路を持たない低消費電力型のDRAMである。このため、分周クロック信号CLK0R,CLK0F,CLK1R,CLK1Fや、内部クロック信号CLKDQは、外部クロック信号CK,CKBに対して位相制御されていない。仮にDLL回路を備えている場合には、内部クロック信号PCLKR,PCLKFを分周し、さらに逓倍することによって内部クロック信号CLKDQを再生する必要性は少ない。図13は、データ入力回路310に含まれる入力バッファ311及びシリアルパラレル変換回路312の回路図である。図13に示すように、入力バッファ311は、非反転入力ノードにライトデータDQが供給され、反転入力ノード-に基準電位VREFが供給される差動回路からなる。入力バッファ311の出力信号は、タイミング調整用の遅延回路311aを経由して、シリアルパラレル変換回路312に供給される。シリアルパラレル変換回路312は、直列接続されたラッチ回路LT10~LT15と、同じく直列接続されたラッチ回路LT16~LT19とを含んでいる。これらラッチ回路LT10~LT19のうち、ラッチ回路LT10は、内部データストローブ信号IDQSがローレベルである期間に入力信号を取り込み、取り込んだ入力信号を内部データストローブ信号IDQSがハイレベルである期間に亘って保持する。また、ラッチ回路LT11は、内部データストローブ信号IDQSがハイレベルである期間に入力信号を取り込み、取り込んだ入力信号を内部データストローブ信号IDQSがローレベルである期間に亘って保持する。ラッチ回路LT12,LT14,LT16,LT18は、内部データストローブ信号IDQSBがローレベルである期間に入力信号を取り込み、取り込んだ入力信号を内部データストローブ信号IDQSBがハイレベルである期間に亘って保持する。ラッチ回路LT13,LT15,LT17,LT19は、内部データストローブ信号IDQSBがハイレベルである期間に入力信号を取り込み、取り込んだ入力信号を内部データストローブ信号IDQSBがローレベルである期間に亘って保持する。そして、ラッチ回路LT13,LT15,LT17,LT19からそれぞれ出力信号DQR1,DQR0,DQF1,DQF0が取り出される。かかる構成により、シリアルに入力される4ビットのライトデータDQを最初に入力されたビットから順にD10~D13とすると、最初のビットD0が入力されてから2クロックサイクル後にシリアルパラレル変換回路312から出力される信号は、出力信号DQR0がビットD10に相当し、出力信号DQF0がビットD1に相当し、出力信号DQR1がビットD2に相当し、出力信号DQF1がビットD3に相当することになる。つまり、2クロックサイクルで4:1のシリアルパラレル変換が行われることになる。かかる変換動作には内部データストローブ信号IDQS,IDQSBを用いており、他の内部クロック信号は使用していない。図14は、データ入力回路310に含まれる同期回路313の回路図である。図14に示すように、同期回路313は、シリアルパラレル変換回路312から供給される出力信号DQR0,DQR1,DQF0,DQF1のタイミングを調整するための遅延回路313a~313dと、ラッチ回路LT20~LT27を含んでいる。図14においては、遅延回路313a~313dによってタイミング調整された出力信号をそれぞれDQR0D,DQR1D,DQF0D,DQF1Dと表記している。このうち、出力信号DQR0Dはラッチ回路LT20,LT24からなる直列回路に供給され、出力信号DQR1Dはラッチ回路LT21,LT25からなる直列回路に供給され、出力信号DQF0Dはラッチ回路LT22,LT26からなる直列回路に供給され、出力信号DQF1Dはラッチ回路LT23,LT27からなる直列回路に供給される。ここで、ラッチ回路LT20~LT23は、いずれも内部クロック信号CLKDQがローレベルである期間において入力信号を取り込み、取り込んだ入力信号を内部クロック信号CLKDQがハイレベルである期間に亘って保持する。また、ラッチ回路LT24~LT27は、いずれも内部クロック信号CLKDQがハイレベルである期間において入力信号を取り込み、取り込んだ入力信号を内部クロック信号CLKDQがローレベルである期間に亘って保持する。ラッチ回路LT24~LT27の出力信号は、それぞれ対応するデータバスBUS0~BUS3に供給される。かかる構成により、内部クロック信号CLKDQがローレベルである期間においてシリアルパラレル変換回路312から供給されるパラレルな出力信号DQR0,DQR1,DQF0,DQF1は、ラッチ回路LT20~LT23からラッチ回路LT24~LT27に転送され、内部クロック信号CLKDQがハイレベルに変化すると、データバスBUS0~BUS3に出力される。図15は、本実施形態による半導体装置10のライト動作を説明するためのタイミング図である。図15に示す例では、時刻t0にライトコマンドWRITEが発行されている。本例ではライトレイテンシが3クロックサイクルに設定されており、したがって、時刻t0から3クロックサイクルが経過した時刻t3から外部データストローブ信号DQS,DQSBのクロックキングが開始され、4クロックサイクルが経過した時刻t4からライトデータDQのバースト入力が開始されている。図15に示すように、ライトデータDQは外部クロック信号CKの立ち上がりエッジ及び立ち下がりエッジに同期して、ビットD10~D13の順にバースト入力される。また、ライトデータDQの入力タイミングに同期して外部データストローブ信号DQS,DQSBも入力される。より具体的には、外部データストローブ信号DQSの立ち上がりエッジに同期した時刻t4においてビットD10が入力され、外部データストローブ信号DQSBの立ち上がりエッジに同期した時刻t5においてビットD11が入力され、外部データストローブ信号DQSの次の立ち上がりエッジに同期した時刻t6においてビットD12が入力され、外部データストローブ信号DQSBの次の立ち上がりエッジに同期した時刻t7においてビットD13が入力される。そして、時刻t5には、シリアルパラレル変換回路312からビットD10,D11がそれぞれ出力信号DQR1,DQF1として出力される。また、時刻t7には、シリアルパラレル変換回路312からビットD10~D13がそれぞれ出力信号DQR0,DQF0,DQR1,DQF1が取り出される。このように、シリアルに入力された4ビットのライトデータであるビットD10~D13は、外部データストローブ信号DQS,DQSBを用いてパラレルに変換される。パラレルに変換された出力信号DQR0,DQF0,DQR1,DQF1は、同期回路313に入力され、内部クロック信号CLKDQの立ち上がりエッジに同期してデータバスBUS0~BUS3に出力される。その後、これらデータバスBUS0~BUS3上のライトデータは、メモリセルアレイ70に含まれる所定のメモリセルMCに書き込まれる。ここで、ライト動作時においては分周回路100から出力される信号は分周クロック信号CLK1Rのみであり、他の分周クロック信号CLK0F,CLK0R,CLK1Fについてはハイレベルに固定される。このため、ライト動作時における内部クロック信号CLKDQの波形は、分周クロック信号CLK1Rの波形と実質的に一致する。つまり、内部クロック信号CLKDQには、他の分周クロック信号CLK0F,CLK0R,CLK1Fに対応するアクティブエッジが現れない。しかしながら、本実施形態による半導体装置10においては、外部データストローブ信号DQS,DQSBを用いてライトデータDQのシリアルパラレル変換が完了していることから、必要なタイミング信号は、データバスBUS0~BUS3に同期出力するためのタイミング信号、つまり、分周クロック信号CLK1Rだけで足りる。したがって、ライト動作時においては、他の分周クロック信号CLK0F,CLK0R,CLK1Fを停止させても正しくライト動作を行うことが可能となる。このように、本実施形態による半導体装置10によれば、ライト動作時において分周クロック信号CLK0F,CLK0R,CLK1Fを停止させていることから、消費電力を削減することが可能となる。リード時におけるデータ出力回路320の動作の詳細については図示しないが、分周回路100によって分周クロック信号CLK1R,CLK0F,CLK0R,CLK1Fが全てクロッキングされる。これにより、内部クロック信号CLKDQの波形は、分周前の内部クロック信号PCLKRの波形と実質的に一致する。したがって、図4に示したパラレルシリアル変換回路321は、データバスBUS0~BUS3からパラレルに供給される4ビットのリードデータDQを内部クロック信号CLKDQに同期してシリアルに変換することが可能となる。図16は、本発明者が発明に至る過程で考えたプロトタイプによるシリアルパラレル変換回路312xの回路図である。図16に示すシリアルパラレル変換回路312xは、直列接続されたラッチ回路LT30~LT33と、同じく直列接続されたラッチ回路LT34,LT35とを含んでいる。ラッチ回路LT30は、内部データストローブ信号IDQSがローレベルである期間に入力信号を取り込み、取り込んだ入力信号を内部データストローブ信号IDQSがハイレベルである期間に亘って保持する。また、ラッチ回路LT31は、内部データストローブ信号IDQSがハイレベルである期間に入力信号を取り込み、取り込んだ入力信号を内部データストローブ信号IDQSがローレベルである期間に亘って保持する。ラッチ回路LT32,LT34は、内部データストローブ信号IDQSBがローレベルである期間に入力信号を取り込み、取り込んだ入力信号を内部データストローブ信号IDQSBがハイレベルである期間に亘って保持する。ラッチ回路LT33,LT35は、内部データストローブ信号IDQSBがハイレベルである期間に入力信号を取り込み、取り込んだ入力信号を内部データストローブ信号IDQSBがローレベルである期間に亘って保持する。そして、ラッチ回路LT33,LT35からそれぞれ出力信号DQR,DQFが取り出される。これにより、シリアルに入力される4ビットのライトデータDQは、ラッチ回路LT30~LT35によって4:2のシリアルパラレル変換が行われる。ラッチ回路LT33から出力される出力信号DQRは、タイミング調整用の遅延回路312aを介して、直列接続されたラッチ回路LT40~LT42に供給される。一方、ラッチ回路LT35から出力される出力信号DQFは、タイミング調整用の遅延回路312bを介して、直列接続されたラッチ回路LT43~LT45に供給される。ラッチ回路LT40,LT42,LT43,LT45は、内部クロック信号CLKDQがローレベルである期間に入力信号を取り込み、取り込んだ入力信号を内部クロック信号CLKDQがハイレベルである期間に亘って保持する。また、ラッチ回路LT41,LT44は、内部クロック信号CLKDQがハイレベルである期間に入力信号を取り込み、取り込んだ入力信号を内部クロック信号CLKDQがローレベルである期間に亘って保持する。そして、ラッチ回路LT42,LT40,LT45,LT43からそれぞれ出力信号DQ00,DQ10,DQ01,DQ11が取り出される。図17は、本発明者が発明に至る過程で考えたプロトタイプによる同期回路313xの回路図である。図17に示す同期回路313xは、内部クロック信号CLKDQ及びライトイネーブル信号WENを受けるNANDゲート回路G14と、シリアルパラレル変換回路312xから供給される出力信号DQ00,DQ10,DQ01,DQ11をそれぞれ受けるラッチ回路LT50~LT53を有している。ライトイネーブル信号WENは、ライト動作時においてハイレベルに活性化する信号である。これらラッチ回路LT50~LT53は、いずれもNANDゲート回路G13の出力信号がローレベルである期間において入力信号を取り込み、取り込んだ入力信号をNANDゲート回路G13の出力信号がハイレベルである期間に亘って保持する。ラッチ回路LT50~LT53の出力信号は、それぞれ対応するデータバスBUS0~BUS3に供給される。かかる構成により、シリアルパラレル変換回路312xから供給されるパラレルな出力信号DQ00,DQ10,DQ01,DQ11は、内部クロック信号CLKDQの立ち上がりエッジに同期してデータバスBUS0~BUS3に出力される。図18は、図16及び図17に示した回路の動作を説明するためのタイミング図である。尚、図16及び図17に示した回路を使用する場合、ライト動作時においても4相の分周クロック信号CLK0R,CLK0F,CLK1R,CLK1Fが必要であるため、分周回路100はリード動作時とライト動作時とで同じ動作を行う。図18に示す例では、図15に示した例と同様、時刻t0にライトコマンドWRITEが発行され、ライトレイテンシが3クロックサイクルに設定されている。したがって、時刻t0から3クロックサイクルが経過した時刻t3から外部データストローブ信号DQS,DQSBのクロックキングが開始され、時刻t0から4クロックサイクルが経過した時刻t4からライトデータDQのバースト入力が開始されている。そして、時刻t5には、シリアルパラレル変換回路312xからビットD10,D11がそれぞれ出力信号DQR,DQFとして出力される。また、時刻t7には、シリアルパラレル変換回路312xからビットD12,D13がそれぞれ出力信号DQR,DQFとして出力される。このように、シリアルに入力された4ビットのライトデータであるビットD10~D13は、外部データストローブ信号DQS,DQSBを用いて2ビットのパラレル信号に変換される。2ビットにパラレル変換された出力信号DQR,DQFは、内部クロック信号CLKDQに同期して、シリアルパラレル変換回路312xに含まれるラッチ回路LT40~LT45にラッチされる。具体的には、内部クロック信号CLKDQの立ち下がりエッジE1に同期して、シリアルパラレル変換回路312xからビットD10,D11がそれぞれ出力信号DQ10,DQ11として出力される。そして、内部クロック信号CLKDQの次の立ち下がりエッジE2に同期して、シリアルパラレル変換回路312xからビットD10~D13がそれぞれ出力信号DQ00,DQ01,DQ10,DQ11が取り出される。これにより、4ビットのライトデータであるビットD10~D13のシリアル変換が完了する。そして、出力信号DQ00,DQ01,DQ10,DQ11は同期回路313xに入力され、内部クロック信号CLKDQの立ち上がりエッジに同期してデータバスBUS0~BUS3に出力される。その後、これらデータバスBUS0~BUS3上のライトデータは、メモリセルアレイ70に含まれる所定のメモリセルMCに書き込まれる。このように、本例では、ライトデータDQをシリアルパラレル変換するために内部クロック信号CLKDQを用いていることから、ライト動作時においても、内部クロック信号PCLKRと同じ周波数を有する内部クロック信号CLKDQが必要となる。このため、分周回路100は、ライト動作時においてもリード動作時と同様、4相の分周クロック信号CLK1R,CLK0F,CLK0R,CLK1Fを逓倍回路200に供給する必要がある。したがって、分周クロック信号CLK1R,CLK0F,CLK0R,CLK1Fを伝送するためのクロック配線LINEの配線距離が長い場合、ライト動作時における消費電力が増大する。これに対し、上述した本実施形態による半導体装置10によれば、ライト動作時において分周クロック信号CLK0F,CLK0R,CLK1Fを停止させることが可能であるため、消費電力を削減することが可能となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。本願の半導体装置に含まれるメモリセルは、揮発性、不揮発性、及びそれらの混合でも構わない。本願の技術思想は、信号伝送回路を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタとして電界効果トランジスタFieldEffectTransistorFETを用いる場合、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、PMOSトランジスタP型チャネルMOSトランジスタは、第1導電型のトランジスタ、NMOSトランジスタN型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。"