"内部信号を伝送可能な第1配線と、前記第1配線と電気的に接続された測定電極と、前記測定電極と隣接するように配置され、前記内部信号を計測するときに接地電位が印加され、前記内部信号を計測する以外のときに所望の電圧が印加されたダミー電極とを備えることを特徴とする半導体装置。前記測定電極は、環状に形成されており、前記ダミー電極は、第1電極と第2電極とを有し、前記第1電極は、前記測定電極の内側に形成された空間に隣接するように配置され、前記第2電極は、前記測定電極の外側に隣接するように配置されることを特徴とする請求項1記載の半導体装置。電流経路の一端が、前記ダミー電極に接続されたスイッチングトランジスタと、前記スイッチングトランジスタのゲートに制御信号を入力するバイアス制御回路とをさらに備えることを特徴とする請求項1又は請求項2記載の半導体装置。第1内部信号を伝送可能な第1配線と、前記第1内部信号と異なる第2内部信号を伝送可能な第2配線と、前記第1配線と電気的に接続された第1測定電極と、前記第2配線と電気的に接続された第2測定電極と、前記第1測定電極と隣接するように配置され、前記第1内部信号を計測するときに接地電位が印加され、前記第1内部信号を計測する以外のときに所望の電圧が印加された第1ダミー電極と、前記第2測定電極と隣接するように配置され、前記第2内部信号を計測するときに接地電位が印加され、前記第2内部信号を計測する以外のときに所望の電圧が印加された第2ダミー電極と、電流経路の一端が、前記第1ダミー電極に接続された第1スイッチングトランジスタと、電流経路の一端が、前記第2ダミー電極に接続された第2スイッチングトランジスタと、前記第1スイッチングトランジスタのゲートに制御信号を入力する第1バイアス制御回路と、前記第2スイッチングトランジスタのゲートに制御信号を入力する第2バイアス制御回路と、を備えることを特徴とする半導体装置。前記測定電極と前記ダミー電極の間は、プローブ針の先端の幅よりも狭いことを特徴とする請求項1乃至請求項4いずれか1項記載の半導体装置。実施形態は、セキュリティを向上可能な半導体装置を提供する。本実施形態の半導体装置によれば、内部信号を伝送可能な第1配線と、前記第1配線と電気的に接続された測定電極と、前記測定電極と隣接するように配置され、前記内部信号を計測するときに接地電位が印加され、前記内部信号を計測する以外のときに所望の電圧が印加されたダミー電極とを備えることを特徴とする。第1実施形態次に、第1実施形態について図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。[半導体装置の構成]第1実施形態に係る半導体装置について、図1乃至図3を用いて説明する。第1実施形態では、NAND型フラッシュメモリを例に用いて説明する。なお、本実施形態は、NAND型フラッシュメモリに限定されることなく、NAND型フラッシュメモリ以外のメモリ例えばNOR型フラッシュメモリ、SRAMに対して適用できるだけでなく、メモリ以外の半導体装置にも適用できる。1.全体構成図1に示すように、NAND型フラッシュメモリは、メモリセルアレイ1、ロウデコーダ2、ドライバ回路3、電圧発生回路4、データ入出力回路5、制御部6、ソース線ドライバ回路7、センスアンプ8、バイアス制御回路9を有する。1-1.メモリセルアレイ1の構成例についてメモリセルアレイ1は、複数の不揮発性のメモリセルMTを含んだブロックBLK0乃至BLKsを備えるsは自然数。ブロックBLK0乃至BLKsの各々は、不揮発性のメモリセルMTが直列接続された複数のNANDストリング11を備えている。NANDストリング11の各々は、例えば64個のメモリセルMTと、選択トランジスタST1、ST2とを含んでいる。メモリセルMTは、2値以上のデータを保持可能とする。このメモリセルMTの構造は、p型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート電荷導電層と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだFG構造である。なお、メモリセルMTの構造は、MONOS型であっても良い。MONOS型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層例えば絶縁膜と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜以下、ブロック層と呼ぶと、更にブロック層上に形成された制御ゲートとを有した構造である。メモリセルMTの制御ゲートはワード線WLに電気的に接続され、ドレインはビット線BLに電気的に接続され、ソースはソース線SLに電気的に接続されている。またメモリセルMTは、nチャネルMOSトランジスタである。なお、メモリセルMTの個数は64個に限られず、128個や256個、512個等であってもよく、その数は限定されるものではない。またメモリセルMTは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタST1、ST2間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルMTの一端側のドレイン領域は選択トランジスタST1のソース領域に接続され、他端側のソース領域は選択トランジスタST2のドレイン領域に接続されている。同一行にあるメモリセルMTの制御ゲートはワード線WL0~WL63のいずれかに共通接続され、同一行にあるメモリセルMTの選択トランジスタST1、ST2のゲート電極は、それぞれセレクトゲート線SGD1、SGS1に共通接続されている。なお、説明の簡単化のため、以下ではワード線WL0~WL63を区別しない場合には、単にワード線WLと呼ぶことがある。また、メモリセルアレイ1において同一列にある選択トランジスタST1のドレインは、いずれかのビット線BL1~BLn1に共通接続される。以下、ビット線BL1~BLn1についても、これらを区別しない場合には一括してビット線BLと呼ぶn:自然数。選択トランジスタST2のソースはソース線SLに共通接続される。また、同一のワード線WLに接続された複数のメモリセルMTには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルMTはブロックBLK単位で一括してデータが消去される。1-2.メモリセルMTの閾値分布について図2を用いて上記メモリセルMTの閾値分布について説明する。図2は、横軸に閾値分布電圧をとり、縦軸にメモリセルMTの数を示したグラフである。図示するように、各々のメモリセルMTは、例えば2値2levelsのデータ1ビットデータを保持できる。すなわち、メモリセルMTは、閾値電圧Vthの低い順に1、及び0の2種のデータを保持できる。メモリセルMTにおける1データの閾値電圧Vth0は、Vth0<V01である。0データの閾値電圧Vth1は、V01<Vth1である。このようにメモリセルMTは、閾値に応じて0データ、及び1データの1ビットデータを保持可能とされている。メモリセルMTは、消去状態において、1データ例えば負電圧に設定され、データを書き込み、電荷蓄積層に電荷を注入することによって正の閾値電圧に設定される。1-3.ロウデコーダ2について図1に戻ってロウデコーダ2について説明する。ロウデコーダ2は、ブロックデコーダ20、及び転送トランジスタNチャネルMOSトランジスタ21乃至23を備える。ブロックデコーダ20は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部6から与えられたブロックアドレスをデコードし、その結果に基づいてブロックBLKを選択する。このブロックデコーダ20は、ブロックBLKごとに設けられる。ブロックデコーダ20からブロック選択信号が転送トランジスタ21乃至23に転送される。これにより、転送トランジスタ21乃至23はオン状態となる。これにより、ブロックデコーダ20から与えられるブロック選択信号に基づいて、ロウデコーダ2はセレクトゲート線SGD1、SGS1、及びワード線WL0~WL63に対し、ドライバ回路3から与えられた電圧をそれぞれ転送する。また、ロウデコーダ2は、制御部6から与えられたロウアドレスをデコードして、その結果に基づいて、選択されたブロック内の複数のワード線WLのうち所望のワード線WLを選択する。1-4.ドライバ回路3についてドライバ回路3は、セレクトゲート線SGD1、SGS1毎に設けられたセレクトゲート線ドライバ31、32、及びワード線WL毎に設けられたワード線ドライバ33を備える。本実施形態では、ワード線ドライバ33、セレクトゲート線ドライバ31、32は、ブロックBLK0乃至ブロックBLKsに設けられる。セレクトゲート線ドライバ31は、データの書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線SGD1を介して、例えば信号sgdを選択トランジスタST1のゲートに転送する。なお、信号sgdは、その信号がLレベルであった場合、0Vとされ、Hレベルであった場合電圧VDD例えば、1.8Vする。また、セレクトゲート線ドライバ31と同様にセレクトゲート線ドライバ32は、選択ブロックBLKのセレクトゲート線SGS1を介し、データの書き込み時、読み出し時、データのベリファイ時に、セレクトゲート線SGS1を介して、例えば信号sgsを選択トランジスタST2のゲートに転送する。なお、信号sgsは、その信号がLレベルであった場合0Vとされ、Hレベルであった場合電圧VDDとする。1-4.電圧発生回路4について電圧発生回路4は、外部から与えられる電圧を昇圧または降圧することにより、データのプログラム、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、ドライバ回路3に供給する。1-5.データ入出力回路5についてデータ入出力回路5は、図示せぬI/O端子を介して外部のホストから供給されたアドレスロウアドレス、カラムアドレス、ブロックアドレス;ロウアドレスとカラムアドレスを合わせてページアドレスとも呼ぶ及びコマンドを制御部6に出力する。また、データ入出力回路5は、書き込みデータを、データ線Dlineを介してセンスアンプ8に出力する。また、メモリセルアレイ1から読み出されたデータをホストに出力する際、データ入出力回路5は、制御部6の制御に基づき、センスアンプ8によって増幅されたデータを、データ線Dlineを介して受け取った後、I/O端子を介してホストに出力する。1-6.制御部6について制御部6は、NAND型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路5を介して、ホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部6はアドレス、及び動作シーケンスに基づき、ブロック選択信号、カラム選択信号、及びロウ選択信号を生成する。制御部6は、前述したブロック選択信号、ロウ選択信号をロウデコーダ2に出力する。また、制御部6はカラム選択信号をカラムデコーダ図示略に出力する。カラム選択信号とは、センスアンプ8のカラム方向を選択する信号である。また、制御部6には、NAND型フラッシュメモリに接続されたホスト例えば、メモリコントローラから供給された制御信号が与えられる。制御部6は供給された制御信号により、I/O端子を介してホストからデータ入出力回路5に供給された信号がアドレスであるのか、データであるのかを区別する。1-7.センスアンプ8についてセンスアンプ8は、データの読み出し時にメモリセルMTからビット線BLに読み出されたデータをセンスして増幅する。具体的には、ビット線BLを所定の電圧にプリチャージした後、ロウデコーダ2により選択されたNANDストリング11によってビット線BLを放電させ、そのビット線BLの放電状態をセンスする。つまり、センスアンプ8でビット線BLの電圧を増幅してメモリセルMTの有するデータをセンスする。また、データの書き込み時には、対応するビット線BLに書き込みデータを転送する。1-8.カラムデコーダについてカラムデコーダ図示略は、制御部6から与えられたカラムアドレスをデコードして、カラム選択信号をセンスアンプ8に出力する。このカラム選択信号に基づいて、センスアンプ8の所望のラッチ回路を選択する。1-9.アドレスバッファについてアドレスバッファ図示略は、制御部6に入力されたアドレスを保持する機能を有する。なお、本実施形態のNAND型フラッシュメモリでは、アドレスバッファは制御部6を介してアドレスが供給されるが、これに限定されず、データ入出力回路5から直接アドレスが供給されるようにしてもよい。1-10.測定電極とダミー電極次に、本実施形態の測定電極とダミー電極について、図3のレイアウト図を用いて説明する。測定電極100は内部信号の電位やタイミング等を測定するために設けられた電極である。図3に示すように、測定電極100は、測定される内部信号が伝達される例えば配線101に電気的に接続される。図3では、測定電極100は、配線101にコンタクトを介して接続される。図の便宜上、コンタクトを実線で示した。図3に示すように、測定電極100は環状に形成されており、内側に空間が形成される。ダミー電極102は、測定電極100の環状の内側に形成された電極である。測定電極100の内側の端とダミー電極102との距離aは、例えばプローブ針の先端部の幅よりも狭い。その結果、測定のためプローブ針を測定電極100の内側から当てる場合、プローブ針は、測定電極100と同時にダミー電極102とも接触する。ダミー電極103は、測定電極100の環状の外側に形成された電極である。測定電極100の外側の端とダミー電極102との距離bは、距離aと同様に、例えばプローブ針の先端部の幅よりも狭い。その結果、測定のためプローブ針を測定電極100の外側から当てる場合、プローブ針は、測定電極100と同時にダミー電極103とも接触する。ダミー電極102とダミー電極103は、コンタクトを介して配線104に接続される。この配線104は、図4に示すスイッチングトランジスタSW1の電流経路の一端に接続される。1-11.バイアス制御回路等次に、本実施形態のバイアス制御回路9について、図4を用いて説明する。バイアス制御回路9は、ダミー電極102,103に印加する電位を制御する機能を有する。バイアス制御回路9は、複数のインバータ回路INV1,INV2を有する。インバータ回路INV2の出力端子は、インバータ回路INV1の入力端子に接続される。インバータ回路INV1の出力端子は、後述するスイッチングトランジスタSW1のゲートに接続される。インバータ回路INV2に制御部6から内部制御信号が入力される。次に、本実施形態の測定電極100、ダミー電極102,103とバイアス制御回路9との接続関係について図4を用いて説明する。図4に示すように、測定電極100は、配線101に接続される。ダミー電極102,103は、コンタクトを介して配線104に接続される。配線104は、スイッチングトランジスタSW1の電流経路の一端ドレインに接続される。スイッチングトランジスタSW1の電流経路の他端は、接地電位VSSに接続される。本実施形態では、他端は接地電位VSSに接続されているが、これに限定されることなく、例えば電源VCCとされていてもよい。スイッチングトランジスタSW1のゲートは、バイアス制御回路9に接続される。具体的には、上記のとおり、バイアス制御回路9のインバータ回路INV1の出力端子に接続される。[半導体装置の動作]次に、配線101の内部信号を測定するテストを実行する場合、本実施形態の半導体装置の動作について、図1及び図4を用いて説明する。1配線101の内部信号を測定するテストを実行しない場合配線101の内部信号を測定するテストを実行しないときには、制御部6は、Hレベルの内部制御信号をバイアス制御回路9に出力する。この内部制御信号制御信号に基づき、バイアス制御回路9は、複数のインバータ回路INV1,INV2を介してHレベルの制御信号V1を出力する。したがって、スイッチングトランジスタSW1はオン状態となり、ダミー電極102,103にVSSが転送される。その結果、ダミー電極102,103が所望の電圧を有することになる。2配線101の内部信号を測定するテストを実行する場合配線101の内部信号を測定するテストを実行する場合、データ入出力回路5は、外部から対応するテストコマンドを受け取る。データ入出力回路5は、このテストコマンドを制御部6に転送する。そして、制御部6は、このテストコマンドに基づいて、バイアス制御回路9を制御する。具体的には、制御部6は、バイアス制御回路9にLレベルの制御信号V1を出力する。したがって、スイッチングトランジスタSW1はオフ状態となり、カットオフされる。ダミー電極102,103はフローティングとなる。その結果、内部信号を測定するために、ブローブ針が測定電極100に接触するとき、ダミー電極102,103にも同時に接触したとしても、測定電極100に伝送される内部信号を正確に計測できる。[第1実施形態の効果]以上より、実施形態は、セキュリティを向上可能な半導体装置を提供できる。以下、具体的に説明する。本実施形態の半導体装置では、配線101の内部信号を測定するテストを実行しない場合、スイッチングトランジスタSW1のゲートは、Hレベルの制御信号V1を受けて、常時オン状態となる。したがって、その結果、ブローブ針が測定電極100に接触するとき、ダミー電極102,103にも同時に接触するため、測定電極100に伝送される内部信号を計測できない。他方で、配線101の内部信号を測定するテストを実行する場合、スイッチングトランジスタSW1はオフ状態となり、カットオフされる。ダミー電極102,103はフローティングとなる。その結果、ブローブ針が測定電極100に接触するとき、ダミー電極102,103にも同時に接触したとしても、測定電極100に伝送される内部信号を正確に計測できる。各I/Oパッドに対応するイネーブル用入力パッドまたはイネーブル用出力パッドを設けて、2つの対象となるI/Oパッドに対応するイネーブル用パッドからの信号を比較器で比較し、その結果信号が一致していれば、対象となるI/Oパッドが使用可能となる構成とした外部端子アクセス制御回路比較例に対して、本実施形態は、セキュリティを向上可能な半導体装置を提供できる。比較例では、パッドの数が増えれば増えるほど、イネーブル用パッドの位置を認識することが難しく解析を困難にしているが、ひとたびイネーブル用パッドの位置を認識できれば解析は容易になる。しかしながら、本実施形態の半導体装置では、テストコマンドに基づいてバイアス制御回路9を制御して、ダミー電極102,103に電位を印加するか、フローティング状態にするのか制御できる。したがって、テストコマンドを認識している者のみが内部信号の解析をすることができるため、比較例に対して、本実施形態は、セキュリティを向上可能な半導体装置を提供できる。また、比較例では、解析を困難にすべくパッドを多数並べて配置し、所望のロジック回路を設ける必要があり、回路面積が増大する。しかしながら、本実施形態の半導体装置では、測定電極100の内側及び外側にダミー電極102,103を設けるだけであり、ダミー電極102,103を多数並べる必要がない。その結果、本実施形態の半導体装置は、比較例に対して、回路面積を縮小できる。第2実施形態次に、第2実施形態について図5及び図6を参照しながら説明する。第2実施形態の半導体装置は、第1実施形態に対して、複数のバイアス制御回路9-1~9-4を設けて、複数のバイアス制御回路9-1~9-4それぞれに対応するスイッチングトランジスタSW1~SW4を設ける点が相違し、その他の構成は第1実施形態と同様であり詳細な説明を省略する。[半導体装置の構成]第2実施形態の半導体装置の構成について、図5を用いて説明する。図5に示すように、バイアス制御回路9-1~9-4は、複数個設けられる。複数のバイアス制御回路9-1~9-4は同一の構成であるが、制御部6から入力される信号は異なる。このバイアス制御回路9-1~9-4それぞれは、複数のインバータINV1,INV2と、NAND回路NANDを有する。1バイアス制御回路9-1についてインバータ回路INV2の出力端子は、インバータ回路INV1の入力端子に接続される。インバータ回路INV1の出力端子は、スイッチングトランジスタSW1のゲートに接続される。インバータ回路INV2の入力端子は、NAND回路の出力端子に接続される。NAND回路の入力端子には、信号ENB1と信号SEL1が入力される。この信号ENB1と信号SEL1は制御部6から入力される。2バイアス制御回路9-2についてインバータ回路INV2の出力端子は、インバータ回路INV1の入力端子に接続される。インバータ回路INV1の出力端子は、スイッチングトランジスタSW2のゲートに接続される。インバータ回路INV2の入力端子は、NAND回路の出力端子に接続される。NAND回路の入力端子には、信号ENB2と信号SEL2が入力される。この信号ENB2と信号SEL2は制御部6から入力される。3バイアス制御回路9-3についてインバータ回路INV2の出力端子は、インバータ回路INV1の入力端子に接続される。インバータ回路INV1の出力端子は、スイッチングトランジスタSW3のゲートに接続される。インバータ回路INV2の入力端子は、NAND回路の出力端子に接続される。NAND回路の入力端子には、信号ENB3と信号SEL3が入力される。この信号ENB3と信号SEL3は制御部6から入力される。4バイアス制御回路9-4についてインバータ回路INV2の出力端子は、インバータ回路INV1の入力端子に接続される。インバータ回路INV1の出力端子は、スイッチングトランジスタSW4のゲートに接続される。インバータ回路INV2の入力端子は、NAND回路の出力端子に接続される。NAND回路の入力端子には、信号ENB4と信号SEL4が入力される。この信号ENB4と信号SEL4は制御部6から入力される。なお、スイッチングトランジスタSW1~SW4は、それぞれで電流経路の一端はダミー電極102,103に接続されており、他端は接地電位VSSまたは電源VCCに接続されている。次に、信号ENB1~ENB4、信号SEL1~SEL4について、図6を用いて説明する。信号ENB1~ENB4がHレベルで、信号SEL1~SEL4のいずれかをHレベルとすることで、選択されたスイッチングトランジスタSWのみカットオフされる。その結果、対応する電圧VBAISがフローティングにされる。信号ENB1~ENB4がLレベルの場合や、信号SEL1~SEL4のいずれもLレベルである場合には、電圧VBIASはいずれも接地電位VSSとなる。[第2実施形態の効果]第2実施形態の半導体装置は、第1実施形態と同様の理由で、第1実施形態と同様の効果を奏する。すなわち、セキュリティを向上可能な半導体装置を提供できる。また、半導体装置における所望の内部信号を測定するとき、プローブ針を当てるために、測定電極100及びその周辺部分をFIB加工により露出させる必要がある。すなわち、測定電極100及びその周辺部分を露出するためには、測定電極100及びその周辺部分を覆うように形成された例えば絶縁膜を剥離する必要がある。絶縁膜の剥離によって、金属が飛散して、測定電極100とダミー電極102,103がショートする場合がある。この場合、第1実施形態の半導体装置では、全てのダミー電極102,103に内部信号が供給されてしまい、ダミー電極102,103をフローティングにする制御ができず、正確に内部信号を測定することができない場合がある。しかし、第2実施形態では、複数のバイアス制御回路9-1~9-4を設けて、それぞれに対応したスイッチングトランジスタSW1~SW4を設けている。そのため、FIB加工によりいくつかの測定電極100とダミー電極102,103がショートしたとしても、バイアス制御回路9-1~9-4を選択することで、ダミー電極102,103をフローティングにする制御ができ、正確に内部信号を測定できる。第3実施形態次に、第3実施形態について図7を参照しながら説明する。第3実施形態の半導体装置は、第1実施形態に対して、ダミー電極102とダミー電極103の間の距離がプローブ針の先端部の幅よりも狭い点が相違し、その他の構成は第1実施形態と同様であり詳細な説明を省略する。図7に示すように、ダミー電極102とダミー電極103との距離cは、プローブ針の先端部の幅よりも狭い。その結果、測定のためプローブ針を測定電極100に当てるとき、プローブ針は、ダミー電極102、103の両者に接触する。したがって、本実施形態の半導体装置では、第1実施形態と同様の効果を奏する。具体的には、本実施形態の半導体装置でも、テストコマンドに基づいてバイアス制御回路9を制御して、ダミー電極102,103に電位を印加するか、フローティング状態にするのか制御できる。このため、テストコマンドを認識していない者がプローブ針を測定電極100に当てると、ダミー電極102,103にも接触し、内部信号を正確に計測できない。テストコマンドを認識している者のみが内部信号の解析をすることができるため、本実施形態は、セキュリティを向上可能な半導体装置を提供できる。第1実施形態では、測定電極100の幅がプローブ針の先端の幅よりも広い場合、プローブ針を測定電極100に当てても、ダミー電極102,103にも接触しない場合がある。しかしながら、第3実施形態では、ダミー電極102とダミー電極103との距離cは、プローブ針の先端部の幅よりも狭い。すなわち、測定電極100の幅がプローブ針の先端の幅よりも狭い。その結果、測定のためプローブ針を測定電極100に当てるとき、プローブ針は、ダミー電極102、103の両方に接触する。テストコマンドを認識している者のみが内部信号の解析をすることができるため、第3実施形態は、第1実施形態と比較しても、セキュリティを向上可能な半導体装置を提供できる。なお、本実施形態では、測定のためプローブ針を測定電極100に当てるとき、プローブ針は、ダミー電極102、103の両者に接触する例で説明したが、この場合に限られず、プローブ針は、ダミー電極102またはダミー電極103のいずれかに接触すればいかなる形態であってもよい。すなわち、ダミー電極102、103は、プローブ針を測定電極100に当てるとき、プローブ針の少なくとも一部を接触するように配置すればよい。なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。"