メモリを構成する蓄積容量および前記蓄積容量が接続された第1MISFETと、前記メモリの周辺回路を構成する第2MISFETとを有する半導体集積回路装置の製造方法において、a半導体基板の主面の第1領域に、ゲート電極、ソースおよびドレイン領域を有する前記第1MISFETを形成し、前記半導体基板の主面の前記第1領域と異なる第2領域に、ゲート電極、ソースおよびドレイン領域を有する前記第2MISFETを形成する工程と、b前記第1MISFETおよび前記第2MISFETを覆うように、前記半導体基板の主面の前記第1領域および前記第2領域に第1絶縁膜を形成する工程と、c前記第1MISFETの前記ソースおよびドレイン領域の一方の領域上の前記第1絶縁膜を第1エッチングにより選択的に除去して第1スルーホールを形成する工程と、d前記第1スルーホールに前記第1MISFETの前記ソースおよびドレイン領域の一方の領域に電気的に接続する第1の電極を形成する工程と、e前記工程dの後、第2エッチングにより、前記第2MISFETの前記ソースおよびドレイン領域上の前記第1絶縁膜を選択的に除去して第2スルーホールを形成する工程と、f前記工程eの後、前記第2スルーホールを介して前記第2MISFETの前記ソースおよびドレイン領域に電気的に接続する第2の電極を形成するとともに、前記第1の電極に電気的に接続する第3の電極を形成する工程と、g前記工程fの後、前記第1MISFETの前記ソースおよびドレイン領域の他方の領域に電気的に接続する情報蓄積用容量素子を形成する工程と、h前記工程gの後、前記情報蓄積用容量素子を覆い、前記第1領域の上部および前記第2領域の上部に第2絶縁膜を形成する工程と、i前記工程hの後、第3エッチングにより、前記第2絶縁膜を選択的に除去して第3スルーホールを形成する工程と、j前記工程iの後、前記第3スルーホールに前記第2の電極に電気的に接続する第4の電極を形成する工程と、を含むことを特徴とする半導体集積回路装置の製造方法。請求項1記載の半導体集積回路装置の製造方法において、前記情報蓄積用容量素子は、金属膜からなる下部容量電極と、金属膜からなる上部容量電極とを有することを特徴とする半導体集積回路装置の製造方法。請求項1記載の半導体集積回路装置の製造方法において、前記第3の電極は、ビット線を構成し、前記第4の電極は、プラグを構成することを特徴とする半導体集積回路装置の製造方法。しかし、DRAMのメモリセルを構成するメモリセル選択用MISFETのソース、ドレインにシリサイドを形成すると、リーク電流が増大し、リフレッシュ特性が犠牲になってしまう。このように、DRAMと論理集積回路のそれぞれの性能を共に維持しながらワンチップ化を図ろうとする場合には、ワンチップ化に適した混載プロセスを新たに開発する必要がある。本発明の目的は、DRAMと論理集積回路とを混載したシステムオンチップ構造の半導体集積回路装置において、DRAMと論理集積回路のそれぞれの性能を共に維持しながらワンチップ化を実現する技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明の好ましい一態様は、メモリを構成する蓄積容量および前記蓄積容量が接続された第1MISFETと、前記メモリの周辺回路を構成する第2MISFETとを有する半導体集積回路装置の製造方法において、a半導体基板の主面の第1領域に、ゲート電極、ソースおよびドレイン領域を有する前記第1MISFETを形成し、前記半導体基板の主面の前記第1領域と異なる第2領域に、ゲート電極、ソースおよびドレイン領域を有する前記第2MISFETを形成する工程と、b前記第1MISFETおよび前記第2MISFETを覆うように、前記半導体基板の主面の前記第1領域および前記第2領域に第1絶縁膜を形成する工程と、c前記第1MISFETの前記ソースおよびドレイン領域の一方の領域上の前記第1絶縁膜を第1エッチングにより選択的に除去して第1スルーホールを形成する工程と、d前記第1スルーホールに前記第1MISFETの前記ソースおよびドレイン領域の一方の領域に電気的に接続する第1の電極を形成する工程と、e前記工程dの後、第2エッチングにより、前記第2MISFETの前記ソースおよびドレイン領域上の前記第1絶縁膜を選択的に除去して第2スルーホールを形成する工程と、f前記工程eの後、前記第2スルーホールを介して前記第2MISFETの前記ソースおよびドレイン領域に電気的に接続する第2の電極を形成するとともに、前記第1の電極に電気的に接続する第3の電極を形成する工程と、g前記工程fの後、前記第1MISFETの前記ソースおよびドレイン領域の他方の領域に電気的に接続する情報蓄積用容量素子を形成する工程と、h前記工程gの後、前記情報蓄積用容量素子を覆い、前記第1領域の上部および前記第2領域の上部に第2絶縁膜を形成する工程と、i前記工程hの後、第3エッチングにより、前記第2絶縁膜を選択的に除去して第3スルーホールを形成する工程と、j前記工程iの後、前記第3スルーホールに前記第2の電極に電気的に接続する第4の電極を形成する工程と、を含むものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。論理集積回路の高速動作を実現することができると共に、DRAMのリフレッシュ特性の低下を回避することができるので、DRAMと論理集積回路のそれぞれの性能を共に維持しながらワンチップ化を実現することができる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。図1に示すように、本実施の形態の半導体集積回路装置は、CPU情報処理部、DRAMで構成されたメモリ部、ASICで構成された論理集積回路部およびアナログ回路部を同一の半導体チップの主面に形成したマイクロコンピュータである。図2に示すように、上記マイクロコンピュータのメモリ部を構成するDRAMは、メモリアレイMARYと、それに隣接するセンスアンプ、ロウデコーダおよびカラムデコーダからなる直接周辺回路と、図示しない入出力回路、論理回路、アドレス選択回路、読み出しアンプおよび書き込みアンプなどからなる間接周辺回路とで構成されている。DRAMのメモリアレイMARYは、後述する複数のワード線WLと複数のビット線BLおよびそれらの交点に配置された複数のメモリセルとで構成されている。1ビットの情報を記憶する1個のメモリセルは、1個の情報蓄積用容量素子Cとこれに直列に接続された1個のメモリセル選択用MISFETQsとで構成されている。メモリセル選択用MISFETQsのソース、ドレインの一方は、情報蓄積用容量素子Cと電気的に接続され、他方はビット線BLと電気的に接続されている。図3の左側部分第1領域は、上記マイクロコンピュータのメモリ部を構成するDRAMのメモリアレイMARYとそれに隣接する直接周辺回路の各一部を示す半導体基板の要部断面図、同図の右側部分第2領域は、論理集積回路部の一部を示す半導体基板の要部断面図である。p型の単結晶シリコンからなる半導体基板1の第1領域および第2領域には、p型ウエル2とn型ウエル3とが形成されている。特に限定はされないが、メモリアレイMARYと直接周辺回路の一部とに共通のp型ウエル2は、半導体基板1の他の領域に形成された回路からのノイズの影響を防止するために、その下部に形成されたn型半導体領域4によってp型の半導体基板1と電気的に分離されている。p型ウエル2、n型ウエル3のそれぞれの表面には、素子分離溝5が形成されている。この素子分離溝5は、半導体基板1に形成した溝の内部に酸化シリコン膜を埋め込んだ構成になっており、その表面は、p型ウエル2、n型ウエル3の活性領域の表面とほぼ同じ高さになるように平坦化されている。メモリアレイMARYのp型ウエル2の活性領域にはメモリセルが形成されている。メモリセルのそれぞれは、nチャネル型で構成された一個のメモリセル選択用MISFETQsとその上部に形成され、メモリセル選択用MISFETQsと直列に接続された一個の情報蓄積用容量素子Cとで構成されている。すなわち、このメモリセルは、メモリセル選択用MISFETQsの上部に情報蓄積用容量素子Cを配置するスタックドキャパシタ構造で構成されている。メモリセル選択用MISFETQsは、第1ゲート酸化膜6、ワード線WLと一体に形成されたゲート電極8A、ソースおよびドレインn型半導体領域9により構成されている。第1ゲート酸化膜6の膜厚は、7~8nm程度である。ゲート電極8Aワード線WLは、n型の不純物例えばPリンをドープした低抵抗の多結晶シリコン膜とTiNチタンナイトライド膜とWタングステン膜とを積層した3層の導電膜で構成されており、そのシート抵抗は2Ω/□以下である。ゲート電極8Aの上部には窒化シリコン膜10が形成されており、側壁には窒化シリコン膜11が形成されている。直接周辺回路のp型ウエル2の活性領域にはnチャネル型MISFETQn1が形成されており、n型ウエル3の活性領域にはpチャネル型MISFETQp1が形成されている。すなわち、この直接周辺回路は、nチャネル型MISFETQn1とpチャネル型MISFETQp1を組み合わせたCMOS回路相補型MISFET回路で構成されている。nチャネル型MISFETQn1は、第1ゲート酸化膜6、ゲート電極8B、ソースおよびドレインにより構成されている。第1ゲート酸化膜6の膜厚は、前記メモリセル選択用MISFETQsの第1ゲート酸化膜6と同じ7~8nm程度である。ゲート電極8Bは、前記メモリセル選択用MISFETQsのゲート電極8Aワード線WLと同じ導電膜で構成されており、そのシート抵抗は2Ω/□以下である。ゲート電極8Bの上部には窒化シリコン膜10が形成されており、側壁には窒化シリコンのサイドウォールスペーサ11aが形成されている。nチャネル型MISFETQn1のソース、ドレインのそれぞれは、低不純物濃度のn-型半導体領域12と高不純物濃度のn型半導体領域13とからなるLDD構造で構成されており、n型半導体領域13の表面にはTiシリサイドTiSi2層20が形成されている。pチャネル型MISFETQp1は、第1ゲート酸化膜6、ゲート電極8C、ソースおよびドレインにより構成されている。第1ゲート酸化膜6の膜厚は、前記メモリセル選択用MISFETQsの第1ゲート酸化膜6と同じ7~8nm程度である。ゲート電極8Cは、前記メモリセル選択用MISFETQsのゲート電極8Aワード線WLと同じ導電膜で構成されており、そのシート抵抗は2Ω/□以下である。ゲート電極8Cの上部には窒化シリコン膜10が形成されており、側壁には窒化シリコンのサイドウォールスペーサ11aが形成されている。pチャネル型MISFETQp1のソース、ドレインのそれぞれは、低不純物濃度のp-型半導体領域14と高不純物濃度のp型半導体領域15とからなるLDD構造で構成されており、p型半導体領域15の表面にはTiシリサイド層20が形成されている。論理集積回路部第2領域のp型ウエル2の活性領域にはnチャネル型MISFETQn2が形成されており、n型ウエル3の活性領域にはpチャネル型MISFETQp2が形成されている。すなわち、この論理集積回路部は、nチャネル型MISFETQn2とpチャネル型MISFETQp2とを組み合わせたCMOS回路で構成されている。nチャネル型MISFETQn2は、第2ゲート酸化膜7、ゲート電極8D、ソースおよびドレインにより構成されている。第2ゲート酸化膜7の膜厚は、第1領域の第1ゲート酸化膜6よりも薄く、4nm程度である。ゲート電極8Dは、前記メモリセル選択用MISFETQsのゲート電極8Aワード線WLと同じ導電膜で構成されており、そのシート抵抗は2Ω/□以下である。ゲート電極8Dの上部には窒化シリコン膜10が形成されており、側壁には窒化シリコンのサイドウォールスペーサ11aが形成されている。nチャネル型MISFETQn2のソース、ドレインのそれぞれは、低不純物濃度のn-型半導体領域16と高不純物濃度のn型半導体領域17とからなるLDD構造で構成されており、n型半導体領域17の表面にはTiシリサイド層20が形成されている。pチャネル型MISFETQp2は、第2ゲート酸化膜7、ゲート電極8E、ソースおよびドレインにより構成されている。第2ゲート酸化膜7の膜厚は、前記nチャネル型MISFETQn2の第2ゲート酸化膜7と同じ4nm程度である。ゲート電極8Eは、前記メモリセル選択用MISFETQsのゲート電極8Aワード線WLと同じ導電膜で構成されており、そのシート抵抗は2Ω/□以下である。ゲート電極8Eの上部には窒化シリコン膜10が形成されており、側壁には窒化シリコンのサイドウォールスペーサ11aが形成されている。pチャネル型MISFETQp2のソース、ドレインのそれぞれは、低不純物濃度のp-型半導体領域18と高不純物濃度のp型半導体領域19とからなるLDD構造で構成されており、p型半導体領域19の表面にはTiシリサイド層20が形成されている。メモリ部第1領域の図示しない領域には、DRAMの間接周辺回路が形成されている。この間接周辺回路は、nチャネル型MISFETとpチャネル型MISFETとを組み合わせたCMOS回路で構成されている。間接周辺回路のnチャネル型MISFETは、前記論理集積回路部のnチャネル型MISFETQn2と同じ構成になっている。すなわち、間接周辺回路のnチャネル型MISFETは、膜厚が4nm程度の第2ゲート酸化膜7、前記メモリセル選択用MISFETQsのゲート電極8Aワード線WLと同じ導電膜で構成されたゲート電極、低不純物濃度のn-型半導体領域と高不純物濃度のn型半導体領域とからなるLDD構造のソースおよびドレインにより構成されており、n型半導体領域の表面にはTiシリサイド層20が形成されている。間接周辺回路のpチャネル型MISFETは、前記論理集積回路部のpチャネル型MISFETQp2と同じ構成になっている。すなわち、間接周辺回路のpチャネル型MISFETは、膜厚が4nm程度の第2ゲート酸化膜7、前記メモリセル選択用MISFETQsのゲート電極8Aワード線WLと同じ導電膜で構成されたゲート電極、低不純物濃度のp-型半導体領域と高不純物濃度のp型半導体領域とからなるLDD構造のソースおよびドレインにより構成されており、p型半導体領域の表面にはTiシリサイド層20が形成されている。DRAMの間接周辺回路を構成するMISFETは、上記したように、論理集積回路部を構成するMISFETと同一構成になっているので、以下ではその説明を省略する。メモリ部のメモリセル選択用MISFETQs、nチャネル型MISFETQn1、pチャネル型MISFETQp1および論理集積回路部のnチャネル型MISFETQn2、pチャネル型MISFETQp2のそれぞれの上部には、酸化シリコン膜22が形成されている。酸化シリコン膜22の表面は、その高さが半導体基板1の全面でほぼ同じになるように平坦化されている。酸化シリコン膜22の上部には酸化シリコン膜23が形成されている。メモリ部の酸化シリコン膜23の上部には、ビット線BLと直接周辺回路の第1層配線24、25が形成され、論理集積回路部の酸化シリコン膜23の上部には、論理集積回路の第1層配線26、27が形成されている。これらのビット線BLおよび第1層配線24~27は、TiN膜とW膜とを積層した2層の導電膜で構成されており、そのシート抵抗は2Ω/□以下である。ビット線BLは、プラグ28が埋め込まれたコンタクトホール30を通じてメモリセル選択用MISFETQsのソース、ドレインの一方n型半導体領域9と電気的に接続されている。プラグ28は、n型不純物例えばPをドープした多結晶シリコン膜からなる。ビット線BLの一端は、コンタクトホール32を通じて直接周辺回路のnチャネル型MISFETQn1のソース、ドレインの一方n型半導体領域13と電気的に接続されている。直接周辺回路の第1層配線24の一端は、コンタクトホール33を通じてnチャネル型MISFETQn1のソース、ドレインの他方n型半導体領域13と電気的に接続され、他端は、コンタクトホール34を通じてpチャネル型MISFETQp1のソース、ドレインの一方p型半導体領域15と電気的に接続されている。直接周辺回路の第1層配線25は、コンタクトホール35を通じてpチャネル型MISFETQp1のソース、ドレインの他方p型半導体領域15と電気的に接続されている。論理集積回路の第1層配線26は、コンタクトホール36を通じてnチャネル型MISFETQn2のソース、ドレインの一方n型半導体領域17と電気的に接続されている。論理集積回路部の第1層配線27の一端は、コンタクトホール37を通じてnチャネル型MISFETQn2のソース、ドレインの他方n型半導体領域17と電気的に接続され、他端は、コンタクトホール38を通じてpチャネル型MISFETQp2のソース、ドレインの一方p型半導体領域19と電気的に接続されている。ビット線BLおよび第1層配線24~27の上部には窒化シリコン膜40が形成され、側壁には窒化シリコン膜のサイドウォールスペーサ41が形成されている。ビット線BLおよび第1層配線24~27のさらに上部には、酸化シリコン膜42が形成されている。メモリアレイMARYの酸化シリコン膜42の上部には、下部電極蓄積電極43、容量絶縁膜44および上部電極プレート電極35により構成された情報蓄積用容量素子Cが形成されている。情報蓄積用容量素子Cの下部電極43はW膜からなり、Wまたは多結晶シリコン膜のプラグ48を埋め込んだスルーホール47および多結晶シリコン膜のプラグ28を埋め込んだコンタクトホール31を通じてメモリセル選択用MISFETQsのソース、ドレインの他方n型半導体領域9と電気的に接続されている。容量絶縁膜44は酸化タンタルTa2O5膜からなり、プレート電極45はTiN膜からなる。プレート電極45の上部には窒化シリコン膜46が形成されている。情報蓄積用容量素子Cの上部には、スピンオングラス膜51および酸化シリコン膜52が形成されている。メモリ部の酸化シリコン膜52の上部には第2層配線53~56が形成され、論理集積回路部の酸化シリコン膜52の上部には第2層配線57が形成されている。これらの第2層配線53~57は、TiN膜とAlアルミニウム合金膜とTiN膜とを積層した3層の導電膜で構成されている。メモリ部の第2層配線55は、W膜のプラグ61が埋め込まれたスルーホール58を通じて情報蓄積用容量素子Cの上部電極45と電気的に接続され、上部電極45にプレート電圧例えばVdd/2を供給する。直接周辺回路の第2層配線56は、W膜のプラグ61が埋め込まれたスルーホール59を通じて第1層配線24と電気的に接続されている。論理集積回路部の第2層配線57は、W膜のプラグ61が埋め込まれたスルーホール60を通じて第1層配線27と電気的に接続されている。第2層配線53~57の上部には酸化シリコン膜62が形成され、さらにその上部には直接周辺回路の第3層配線63および論理集積回路部の第3層配線64が形成されている。これらの第3層配線63、64は、TiN膜とAl合金膜とTiN膜とを積層した3層の導電膜で構成されている。直接周辺回路の第3層配線63は、W膜のプラグ67が埋め込まれたスルーホール65を通じて第2層配線56と電気的に接続され、論理集積回路部の第3層配線64は、W膜のプラグ67が埋め込まれたスルーホール66を通じて第2層配線57と電気的に接続されている。第3層配線63、64の上部には酸化シリコン膜68が形成され、さらにその上部には論理集積回路部の第4層配線69が形成されている。第4層配線69は、TiN膜とAl合金膜とTiN膜とを積層した3層の導電膜で構成されている。第4層配線69は、W膜のプラグ71が埋め込まれたスルーホール70を通じて第3層配線64と電気的に接続されている。第4層配線69の上部には、論理集積回路部の配線が1~3層程度形成され、さらにその上部には、酸化シリコン膜と窒化シリコン膜とを積層した2層の絶縁膜などで構成されたパッシベーション膜が形成されているが、それらの図示は省略する。次に、上記した半導体集積回路装置の製造方法の一例を図4~図30を用いて説明する。まず、図4に示すように、p型で比抵抗が10Ωcm程度の単結晶シリコンからなる半導体基板1を熱処理してその表面に膜厚10~30nm程度の酸化シリコン膜75を形成した後、この酸化シリコン膜30上にCVD法で膜厚100~140nm程度の窒化シリコン膜76を堆積する。次に、図5に示すように、窒化シリコン膜76上に形成したフォトレジスト77をマスクにして素子分離領域の窒化シリコン膜76、酸化シリコン膜75、半導体基板1を順次エッチングすることにより、半導体基板1に深さ350~400nm程度の溝5aを形成する。窒化シリコン膜76をエッチングするガスは、CF4CHF3ArまたはCF4Arを使用し、半導体基板1をエッチングするガスは、HBrCl2HeO2を使用する。次に、図6に示すように、半導体基板1上にCVD法で堆積した酸化シリコン膜78を化学的機械研磨ChemicalMechanicalPolishing;CMP法で研磨して溝5aの内部に残すことにより、素子分離溝5を形成する。その後、約1000°Cの熱処理を施して素子分離溝5に埋め込まれた酸化シリコン膜78をデンシファイ焼締めし、続いて熱リン酸を用いたウェットエッチングで半導体基板1上に残った窒化シリコン膜76を除去する。次に、図7に示すように、DRAMのメモリアレイMARYと直接周辺回路の一部nチャネル型MISFETQn1を形成する領域の半導体基板1にn型半導体領域4を形成した後、このn型半導体領域4の浅い部分と論理集積回路部の一部nチャネル型MISFETQn2を形成する領域の半導体基板1にp型ウエル2を形成し、DRAMの直接周辺回路の他の一部pチャネル型MISFETQp1を形成する領域と論理集積回路部の他の一部pチャネル型MISFETQp2を形成する領域の半導体基板1にn型ウエル3を形成する。n型半導体領域4は、半導体基板1にPリンをイオン打ち込みした後、約1000°Cの熱処理でPを引き延ばし拡散して形成する。また、p型ウエル2とn型ウエ3ルは、半導体基板1の一部にPをイオン打ち込みし、他の一部のBホウ素をイオン打ち込みした後、950°C程度の熱処理でPとBとを引き延ばし拡散して形成する。次に、p型ウエル2の表面とn型ウエルの表面とに残った酸化シリコン膜75をHFフッ酸系の洗浄液を使って除去した後、図8に示すように、800°C程度の湿式酸化法でp型ウエル2の表面とn型ウエルの表面とに清浄なゲート酸化膜79を形成する。次に、図9に示すように、メモリアレイMARYおよび直接周辺回路を形成する領域をフォトレジスト80で覆い、論理集積回路部のp型ウエル2、n型ウエル3の表面の上記ゲート酸化膜79をHF系の洗浄液を使って除去する。フォトレジスト80の境界は、メモリアレイMARYおよび直接周辺回路を形成する領域と論理集積回路部とを隔てる素子分離溝5の上に配置する。次に、図10に示すように、湿式酸化をもう一度行って論理集積回路部のp型ウエル2、n型ウエル3のそれぞれの表面に膜厚4nm程度の第2ゲート酸化膜7を形成する。このとき、第1回目の湿式酸化で形成されたメモリアレイMARYおよび直接周辺回路を形成する領域のp型ウエル2、n型ウエル3の表面のゲート酸化膜79も成長して第1ゲート酸化膜6となるので、その膜厚が7~8nm程度となるように、あらかじめゲート酸化膜79の膜厚を設定しておく。次に、図11に示すように、メモリアレイMARYの第1ゲート酸化膜6上にゲート電極8Aワード線WLを形成し、直接周辺回路のゲート酸化膜6上および論理集積回路部の第2ゲート酸化膜7上にそれぞれゲート電極8B~8Eを形成する。ゲート電極8Aワード線WLおよびゲート電極8B~8Eを形成するには、まず半導体基板1上にPをドープした膜厚70nm程度の多結晶シリコン膜をCVD法で堆積し、その上部にスパッタリング法で膜厚50nm程度のTiN膜と膜厚100nm程度のW膜とを堆積し、さらにその上部にCVD法で膜厚200nm程度の窒化シリコン膜10を堆積する。次に、フォトレジストをマスクにしたエッチングで窒化シリコン膜10、W膜、TiN膜および多結晶シリコン膜をパターニングする。窒化シリコン膜10をエッチングするガスは、CF4CHF3ArまたはCF4Arを使用し、W膜をエッチングガスは、Cl2SF6を使用する。また、TiN膜をエッチングするガスは、Cl2を使用し、多結晶シリコン膜をエッチングするガスは、Cl2O2を使用する。次に、図12に示すように、メモリアレイMARYのp型ウエル2にメモリセル選択用MISFETQsのn型半導体領域9ソース、ドレインを形成し、直接周辺回路のp型ウエル2にnチャネル型MISFETQn1のn-型半導体領域12を形成し、論理集積回路部のp型ウエル2にnチャネル型MISFETQn2のn-型半導体領域16を形成する。また、直接周辺回路のn型ウエル2にpチャネル型MISFETQp1のp-型半導体領域14を形成し、論理集積回路部のn型ウエル2にpチャネル型MISFETQp2のp-型半導体領域18を形成する。n型半導体領域9およびn-型半導体領域12、16は、n型ウエル3を覆うフォトレジストをマスクにしてp型ウエル2にPをイオン打ち込みして形成し、p-型半導体領域14、18は、p型ウエル2を覆うフォトレジストをマスクにしてn型ウエル3にBをイオン打ち込みして形成する。次に、図13に示すように、半導体基板1上にCVD法で膜厚10~50nm程度の窒化シリコン膜11を堆積した後、図14に示すように、メモリアレイMARYをフォトレジスト81で覆い、直接周辺回路と論理集積回路部の窒化シリコン膜11を異方性エッチングすることにより、ゲート電極8B~8Eの側壁にサイドウォールスペーサ11aを形成する。このとき、フォトレジスト81の境界は、メモリアレイMARYと直接周辺回路とを隔てる素子分離溝5の上に配置する。このエッチングは、素子分離溝5に埋め込まれた酸化シリコン膜とゲート電極8B~8E上の窒化シリコン膜10との削れ量を最少とするために、オーバーエッチング量を必要最小限にとどめると共に、酸化シリコン膜に対する選択比を大きく取れるエッチングガス例えばCH2F2、CH3FあるいはCl2O2を使用する。次に、図15に示すように、直接周辺回路のp型ウエル2にnチャネル型MISFETQn1のn型半導体領域13を形成し、n型ウエル2にpチャネル型MISFETQp1のp型半導体領域15を形成する。また、論理集積回路部のp型ウエル2にnチャネル型MISFETQn2のn型半導体領域17を形成し、n型ウエル2にpチャネル型MISFETQp2のp型半導体領域19を形成する。n型半導体領域13、17は、p型ウエル、2にAsヒ素をイオン打ち込みして形成し、p型半導体領域15、19は、n型ウエル3にBをイオン打ち込みして形成する。次に、図16に示すように、半導体基板1上にスパッタリング法で膜厚40nm程度のTi膜82を堆積した後、600~700°Cの窒素雰囲気中で熱処理を行う。図17に示すように、メモリアレイMARYは、窒化シリコン膜11で覆われているので、この領域ではシリサイド化反応が生じないのに対し、直接周辺回路と論理集積回路部では半導体基板1が露出している箇所n型半導体領域13、17とp型半導体領域15、19でシリサイド化反応が生じ、それらの表面にTiシリサイ、ドTiSi2層20が形成される。次に、未反応のTi膜82をウェットエッチングで除去した後、図18に示すように、半導体基板1上にCVD法で酸化シリコン膜22を堆積し、次いで化学的機械研磨法を用いて酸化シリコン膜22の表面を平坦化する。次に、図19に示すように、フォトレジスト84をマスクにしたエッチングでメモリセル選択用MISFETQsのn型半導体領域ソース、ドレインの上部の酸化シリコン膜22を除去する。このエッチングは、窒化シリコン膜10、11に対する酸化シリコン膜22のエッチングレートが大きくなるような条件で行い、n型半導体領域9の上部の窒化シリコン膜11が除去されないようにする。次に、図20に示すように、上記フォトレジスト84をマスクにしたエッチングでメモリセル選択MISFETQsのn型半導体領域9ソース、ドレインの上部の窒化シリコン膜11と第2ゲート酸化膜7とを除去することにより、ソース、ドレインの一方n型半導体領域9の上部にコンタクトホール30を形成し、他方n型半導体領域9の上部にコンタクトホール31を形成する。このエッチングは、半導体基板1の削れ量を最少とするために、オーバーエッチング量を必要最小限にとどめると共に、シリコンに対する選択比を大きく取れるエッチングガスを使用する。また、このエッチングは、窒化シリコン膜10が異方的にエッチングされるような条件で行い、ゲート電極8Aワード線WLの側壁に窒化シリコン膜11を残す。このようにすると、コンタクトホール30、31は、ゲート電極8Aワード線WLの側壁の窒化シリコン膜11に対して自己整合で形成される。コンタクトホール30、31を窒化シリコン膜10に対して自己整合で形成するには、あらかじめ窒化シリコン膜11を異方性エッチングしてゲート電極8Aワード線WLの側壁にサイドウォールスペーサを形成しておいてもよい。次に、図21に示すように、コンタクトホール30、31の内部にプラグ28を埋め込んだ後、プラグ28の表面にTiシリサイド層29を形成する。プラグ28は、酸化シリコン膜22の上部にPをドープした多結晶シリコン膜をCVD法で堆積し、その後、この多結晶シリコン膜を化学的機械研磨法で研磨してコンタクトホール30、31の内部に残すことにより形成する。プラグ28を構成する多結晶シリコン膜中のPは、後の高温プロセスでコンタクトホール30、31の底部からn型半導体領域9ソース、ドレインに拡散し、n型半導体領域9を低抵抗化する。Tiシリサイド層29は、酸化シリコン膜22の上部にスパッタリング法で堆積したTi膜を600~700°Cの窒素雰囲気中で熱処理することにより形成し、その後、未反応のTi膜をウェットエッチングで除去する。次に、図22に示すように、酸化シリコン膜22の上部にCVD法で酸化シリコン膜23を堆積した後、フォトレジスト85をマスクにしたエッチングでコンタクトホール30の上部の酸化シリコン膜23を除去する。次に、図23に示すように、フォトレジスト86をマスクにしたエッチングで直接周辺回路および論理集積回路部の酸化シリコン膜23、22、および第1ゲート酸化膜6第2ゲート酸化膜7を除去することにより、直接周辺回路のnチャネル型MISFETQn1のn型半導体領域13、pチャネル型MISFETQp1のp型半導体領域15、論理集積回路部のnチャネル型MISFETQn2のn型半導体領域17、pチャネル型MISFETQp2のp型半導体領域19の上部にコンタクトホール32~38を形成する。このエッチングは、窒化シリコン膜10およびサイドウォールスペーサ11aに対する酸化シリコン膜のエッチングレートが大きくなるような条件で行い、コンタクトホール32~38をサイドウォールスペーサ11aに対して自己整合で形成する。次に、図24に示すように、メモリアレイMARYの酸化シリコン膜23の上部にビット線BLを形成し、直接周辺回路および論理集積回路部の酸化シリコン膜23の上部に第1層配線24~27を形成する。ビット線BLおよび第1層配線24~27は、酸化シリコン膜23の上部にスパッタリング法でTiN膜とW膜とを堆積し、次いでW膜の上部にCVD法で窒化シリコン膜40を堆積した後、フォトレジストをマスクにしたエッチングでこれらの膜をパターニングして形成する。次に、図25に示すように、ビット線BLおよび第1層配線24~27の側壁にサイドウォールスペーサ41を形成し、次いでビット線BLおよび第1層配線24~27の上部にCVD法で酸化シリコン膜42を堆積した後、フォトレジストをマスクにしたエッチングでコンタクトホール31の上部の酸化シリコン膜42、23を除去することにより、スルーホール47を形成する。サイドウォールスペーサ41は、ビット線BLおよび第1層配線24~27の上部にCVD法で堆積した窒化シリコン膜を異方性エッチングで加工して形成する。また、スルーホール47を形成するエッチングは、窒化シリコン膜40およびサイドウォールスペーサ41に対する酸化シリコン膜のエッチングレートが大きくなるような条件で行い、スルーホール47をサイドウォールスペーサ41に対して自己整合で形成する。次に、図26に示すように、スルーホール47の内部にW膜のプラグ48を埋め込んだ後、その上部に情報蓄積用容量素子の下部電極蓄積電極43を形成する。プラグ48は、酸化シリコン膜42の上部にCVD法またはスパッタリング法でW膜を堆積し、その後、このW膜を化学的機械研磨法で研磨してスルーホール47の内部に残すことにより形成する。下部電極43は、同じく酸化シリコン膜42の上部にCVD法またはスパッタリング法でW膜を堆積し、フォトレジストをマスクにしたエッチングでこのW膜をパターニングすることにより形成する。次に、図27に示すように、下部電極蓄積電極43の上部に情報蓄積用容量素子Cの容量絶縁膜44と上部電極プレート電極45を形成する。容量絶縁膜44と上部電極45は、酸化シリコン膜42の上部にCVD法またはスパッタリング法で酸化タンタル膜を堆積し、その上部にスパッタリング法でTiN膜を堆積し、さらにその上部にCVD法で窒化シリコン膜46を堆積した後、フォトレジストをマスクにしたエッチングでこれらの膜をパターニングして形成する。次に、図28に示すように、情報蓄積用容量素子Cの上部にスピン塗布法でスピンオングラス膜51を形成し、次いでスピンオングラス膜51の上部にCVD法で酸化シリコン膜52を堆積した後、フォトレジストをマスクにして酸化シリコン膜52とスピンオングラス膜51と窒化シリコン膜46とをエッチングすることにより、情報蓄積用容量素子Cの上部電極45の上部にスルーホール58を形成する。このとき、同時に直接周辺回路と論理集積回路部の酸化シリコン膜52、スピンオングラス膜51、酸化シリコン膜42、窒化シリコン膜40をエッチングすることにより、直接周辺回路の第1層配線24の上部にスルーホール59を形成し、論理集積回路部の第1層配線27の上部にスルーホール60を形成する。次に、図29に示すように、スルーホール59~60の内部にW膜のプラグ61を埋め込んだ後、酸化シリコン膜52の上部に第2層配線53~57を形成する。メモリアレイMARYの第2層配線55は、スルーホール58を通じて情報蓄積用容量素子Cの上部電極45と電気的に接続され、直接周辺回路の第2層配線56は、スルーホール59を通じて第1層配線24と電気的に接続され、論理集積回路部の第2層配線57は、スルーホール60を通じて第1層配線27と電気的に接続される。第2層配線53~57は、酸化シリコン膜52の上部にスパッタリング法でTiN膜、Al合金膜、TiN膜を堆積した後、フォトレジストをマスクにしたエッチングでこれらの膜をパターニングして形成する。次に、図30に示すように、第2層配線53~57の上部に酸化シリコン膜62を堆積し、さらにその上部に第3層配線63、64を形成する。第3層配線63、64を形成するには、まず第2層配線53~57の上部にCVD法で酸化シリコン膜62を堆積した後、フォトレジストをマスクにして酸化シリコン膜62をエッチングすることにより、直接周辺回路の第2層配線56の上部にスルーホール65を形成し、論理集積回路部の第2層配線57の上部にスルーホール66を形成する。続いて、スルーホール65、66の内部にW膜のプラグ67を埋め込んだ後、酸化シリコン膜62の上部にスパッタリング法でTiN膜、Al合金膜、TiN膜を堆積し、フォトレジストをマスクにしたエッチングでこれらの膜をパターニングする。直接周辺回路の第3層配線63は、スルーホール65を通じて第2層配線56と電気的に接続され、論理集積回路部の第3層配線64は、スルーホール66を通じて第2層配線57と電気的に接続される。その後、論理集積回路部の第3層配線64の上部に酸化シリコン膜68を堆積し、さらにその上部に第4層配線69を形成することにより、前記図3に示す半導体集積回路装置が略完成する。第4層配線69を形成するには、まず第3層配線56、57の上部にCVD法で酸化シリコン膜68を堆積した後、フォトレジストをマスクにして酸化シリコン膜68をエッチングすることにより、論理集積回路部の第3層配線64の上部にスルーホール70を形成する。続いて、スルーホール70の内部にW膜のプラグ71を埋め込んだ後、酸化シリコン膜70の上部にスパッタリング法でTiN膜、Al合金膜、TiN膜を堆積し、フォトレジストをマスクにしたエッチングでこれらの膜をパターニングする。第4層配線69は、スルーホール70を通じて第3層配線64と電気的に接続される。上記のように構成された本実施の形態の半導体集積回路装置によれば、次のような効果を得ることができる。1論理集積回路部を構成するMISFETのゲート酸化膜厚を薄く形成すると共に、シート抵抗が2Ω/□以下となるような導電材料でゲート電極を構成し、かつソース、ドレインをシリサイド化することにより、論理集積回路の高速動作を実現することができる。2DRAMのメモリセルを構成するメモリセル選択用MISFETのソース、ドレインをシリサイド化しないことにより、シリサイド化によるリーク電流の増大を防いでリフレッシュ特性の低下を回避することができる。3DRAMのメモリセルを構成するメモリセル選択用MISFETのゲート電極をシート抵抗が2Ω/□以下となるような導電材料で構成することにより、ゲート遅延を低減することができる。また、金属配線によるワード線の裏打ちが不要となるので、DRAMの製造工程が簡略化され、製造歩留まりが向上する。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。前記実施の形態では、DRAMのセンスアンプ、ロウデコーダおよびカラムデコーダを直接周辺回路として定義したが、例えばセンスアンプ、ロウデコーダ、カラムデコーダ、論理回路、アドレス選択回路、読み出しアンプおよび書き込みアンプを直接周辺回路として定義し、入出力回路を間接周辺回路として定義してもよい。前記実施の形態では、DRAMの直接周辺回路を構成するMISFETのソース、ドレインの表面と、間接周辺回路を構成するMISFETのソース、ドレインの表面と、論理集積回路を構成するMISFETのソース、ドレインの表面とにシリサイド層を形成し、DRAMのメモリセルを構成するメモリセル選択用MISFETのソース、ドレインの表面にはシリサイド層を形成しないようにしたが、例えばDRAMの間接周辺回路を構成するMISFETのソース、ドレインの表面と、論理集積回路を構成するMISFETのソース、ドレインの表面とにシリサイド層を形成し、DRAMのメモリセルを構成するメモリセル選択用MISFETのソース、ドレインの表面と、DRAMの直接周辺回路を構成するMISFETのソース、ドレインの表面とにはシリサイド層を形成しないようにしてもよい。この場合は、DRAMのメモリアレイと直接周辺回路の製造プロセスを共通化できるので、DRAMのメモリアレイと直接周辺回路をDRAMコアとして単独で流通させることが可能となる。また、ソース、ドレインをシリサイド化した論理集積回路部をロジックコアとして単独で流通させることも可能となる。前記実施の形態では、シリサイド材料としてTiを用いたが、他の金属材料、例えばCoコバルトなどを用いてもよい。