光電変換部と、ソースおよびドレインとなる1対の第1領域を有し、前記1対の第1領域の一方において前記光電変換部に電気的に接続された転送トランジスタと、第1のゲートを有する増幅トランジスタと、ソースおよびドレインとなる1対の第2領域を有し、前記1対の第2領域の一方において前記転送トランジスタの前記1対の第1領域の他方と電気的に接続されたリセットトランジスタと、前記1対の第1領域の前記他方と前記増幅トランジスタの前記第1のゲートとを電気的に接続する導電性要素と、前記1対の第1領域の前記他方、前記1対の第2領域の前記一方、前記増幅トランジスタの前記第1のゲート、および前記導電性要素のうち少なくとも1つと容量を構成するように配置された容量配線とを備え、前記容量配線は、前記リセットトランジスタがオフ状態のときに、少なくとも2つの電位を選択的に印加されるよう構成されている、固体撮像装置。前記容量配線に任意の電位を与えることができるように構成されている、請求項1に記載の固体撮像装置。前記増幅トランジスタに電気的に接続された選択トランジスタをさらに備え、前記増幅トランジスタは、電気的接続において前記選択トランジスタよりも画素駆動電位となる電源電位の側に常に位置している、請求項1または2に記載の固体撮像装置。前記増幅トランジスタは、ソースおよびドレインとなる1対の第3領域を有し、前記容量配線は、前記1対の第3領域と電気的に独立している、請求項1~3のいずれかに記載の固体撮像装置。前記容量配線に印加される少なくとも2つの前記電位のうち1つの電位は接地電位である、請求項1~4のいずれかに記載の固体撮像装置。前記導電性要素は前記増幅トランジスタの前記第1のゲートよりも上層を延在する配線層を含み、前記容量配線は、前記配線層上に配置された導電層を含む、請求項1~5のいずれかに記載の固体撮像装置。前記導電性要素は前記増幅トランジスタの前記第1のゲートよりも上層を延在する配線層を含み、前記容量配線は、前記配線層と同一の層から分離して形成された導電層を含む、請求項1~5のいずれかに記載の固体撮像装置。前記転送トランジスタの前記1対の第1領域の前記他方は前記容量配線の真下領域にまで延在している、請求項7に記載の固体撮像装置。前記容量配線に印加される少なくとも2つの前記電位を切り替えるためのスイッチをさらに備え、前記スイッチは絶縁ゲート型電界効果トランジスタである、請求項1~8のいずれかに記載の固体撮像装置。前記スイッチは、前記光電変換部を含む画素領域の外部に配置された、請求項9に記載の固体撮像装置。前記リセットトランジスタは第2のゲートを有し、前記第2のゲートが前記容量配線と電気的に接続されている、請求項1~10のいずれかに記載の固体撮像装置。上記の各特許文献では、いずれも画素内に容量を追加したり、受光に使えるフォトダイオードの数を減らしたりするなどの方法が採られている。これらの技術は変換ゲインの制御には有効であるが、以下のようなデメリットを有する。上記特許文献の技術では基本的に変換ゲインはいくつかの値の中から選択されるため、変更の自由度が低いという問題がある。また実効容量の追加で対応するため、変換ゲインを下げることはできるが、上げることはできないという問題がある。すなわち、ダイナミックレンジを上げて感度を下げることはできるが、ダイナミックレンジを下げて感度を上げることはできない。標準的な構成の単位セルに比べて面積が大きくなる。一般にイメージセンサではチップサイズが光学系の制約で決まっているため、結果として画素数が少なくなるという問題がある。逆にデザインルールを変えずに画素数を保持しようとすると、最も大きな面積を占めるフォトダイオードの受光部分の面積が縮小されることになる。しかし受光部分の面積の縮小は、蓄積できる実電子数を減らすことになるため、ノイズが増して、画質が悪化するという問題がある。本発明は、上記の課題を鑑みてなされたものであり、その目的は、ダイナミックレンジの変更の自由度が高く、感度を上げることができ、画素数の向上が容易で、かつ画質の劣化を抑制できる固体撮像装置を提供することである。本発明の一実施例における固体撮像装置は、光電変換部と、転送トランジスタと、増幅トランジスタと、リセットトランジスタと、導電性要素と、容量配線とを備えている。転送トランジスタは、ソースおよびドレインとなる1対の第1領域を有し、その1対の第1領域の一方において光電変換部に電気的に接続されている。増幅トランジスタは第1のゲートを有している。リセットトランジスタは、ソースおよびドレインとなる1対の第2領域を有し、その1対の第2領域の一方において転送トランジスタの1対の第1領域の他方と電気的に接続されている。導電性要素は、1対の第1領域の他方と増幅トランジスタの第1のゲートとを電気的に接続している。容量配線は、1対の第1領域の他方、1対の第2領域の一方、増幅トランジスタの第1のゲート、および導電性要素のうち少なくとも1つと容量を構成するように配置されている。容量配線は、リセットトランジスタがオフ状態のときに、少なくとも2つの電位を選択的に印加されるよう構成されている。本発明の一実施例における固体撮像装置によれば、1対の第1領域の他方、1対の第2領域の一方、増幅トランジスタの第1のゲート、および導電性要素のうち少なくとも1つと容量を構成するように配置された容量配線が、リセットトランジスタがオフ状態のときに、少なくとも2つの電位を選択的に印加されるよう構成されている。これによりダイナミックレンジの変更の自由度を高くすることができ、感度を上げることができ、画素数の向上が容易で、かつ画質の劣化を抑制することができる。以下、本発明の実施の形態について図に基づいて説明する。実施の形態1最初に本発明の実施の形態1における固体撮像装置の構成について説明する。本実施の形態の固体撮像装置は、たとえばCMOSComplementaryMetalOxideSemiconductorイメージセンサに適用され得る。図1を参照して、固体撮像装置は、画素アレイ領域イメージ領域IAと、パッド配置領域PAと、シフトレジスタSRと、ノイズ低減読み出し回路NCと、アナログ回路ACとを主に有している。画素アレイ領域IAの周辺にパッド配置領域PAと、シフトレジスタSRと、ノイズ低減読み出し回路NCと、アナログ回路ACとが配置されている。画素アレイ領域IAでは複数の画素PDAが行列状に2次元的に配置されている。パッド配置領域PAでは複数のパッド電極PADが配置されている。パッド電極PADは外部機器と電気的に接続するためのものである。シフトレジスタSRはデータを転送するためのものである。ノイズ低減読み出し回路NCはノイズをキャンセルしながら出力を読み出すためのものである。アナログ回路ACは所望の信号処理を行うためのものである。続いて、固体撮像装置の複数の画素PDAの各々の回路構成について説明する。図2を参照して、固体撮像装置の複数の画素PDAの各々は、フォトダイオードPDと、転送トランジスタTxと、フローティングディフュージョン部FDと、リセットトランジスタResと、増幅トランジスタAmiと、選択トランジスタSelと、容量配線MMCsとを有している。フォトダイオードPDは光信号を電気信号に変換する光電変換部として構成されている。転送トランジスタTxはフォトダイオードPDに蓄積された信号電荷を保持し電圧に変換して出力するように構成されている。フローティングディフュージョン部FDは転送された電荷を保持し電圧に変換して出力するように構成されている。リセットトランジスタResはフローティングディフュージョン部FDの電圧をリセットするように構成されている。増幅トランジスタAmiはフローティングディフュージョン部FDの信号電位を増幅して外部に読み出すように構成されている。選択トランジスタSelは信号電位を外部に読み出す画素PDAを選択するように構成されている。フォトダイオードPDは、互いにpn接合を構成するp型領域とn型領域とを有している。転送トランジスタTx、リセットトランジスタRes、増幅トランジスタAmiおよび選択トランジスタSelの各々は絶縁ゲート型電界効果トランジスタであり、たとえばnチャネルMOSトランジスタよりなっている。これらの各トランジスタは、半導体基板の表面に形成された1対のn型ソース/ドレイン領域と、その1対のソース/ドレイン領域に挟まれる半導体基板の領域上にゲート絶縁膜ゲート酸化膜を介在して形成されたゲート電極層とを有している。フォトダイオードPDのp型領域は、たとえば接地電位に接続されている。フォトダイオードPDのn型領域と転送トランジスタTxの1対のソース/ドレインの一方ソース領域とは電気的に接続されており、たとえば共通のn型領域により形成されている。転送トランジスタTxのゲート電極層は転送信号線に電気的に接続されている。転送トランジスタTxの1対のソース/ドレインの他方ドレイン領域とフローティングディフュージョン部FDとは電気的に接続されており、たとえば共通のn型領域により形成されている。転送トランジスタTxの1対のソース/ドレインの他方ドレイン領域とリセットトランジスタResの1対のソース/ドレインの一方ソース領域とは電気的に接続されている。リセットトランジスタResのゲート電極層はリセット信号線に電気的に接続されている。リセットトランジスタResの1対のソース/ドレインの他方ドレイン領域は電源線に電気的に接続されている。増幅トランジスタAmiのゲート電極層はフローティングディフュージョン部FD転送トランジスタTxのドレイン領域およびリセットトランジスタResのソース領域に導電性要素配線などを介在して電気的に接続されている。増幅トランジスタAmiの1対のソース/ドレインの一方ソース領域と選択トランジスタSelの1対のソース/ドレインの一方ドレイン領域とは電気的に接続されており、たとえば共通のn型領域により形成されている。増幅トランジスタAmiの1対のソース/ドレインの他方ドレイン領域は画素駆動電位となる電源電位を印加される信号線VddDVに電気的に接続されている。選択トランジスタSelのゲート電極層は選択信号線に電気的に接続されている。n型のフローティングディフュージョン部FDはp型ウエル領域との間のpn接合部にて容量CJを構成している。そしてn型のフローティングディフュージョン部FDと容量Csを構成するように容量配線MMCsが配置されている。この容量配線MMCsには、リセットトランジスタResがオフ状態のときに少なくとも2つの電位V1、V2が選択的に印加可能である。具体的には、容量配線MMCsはスイッチSWIを介在して電位V1、V2のいずれかと電気的に接続可能である。なお容量配線MMCsは、フローティングディフュージョン部FD、転送トランジスタTxのドレイン領域、増幅トランジスタAmiのゲート電極層およびリセットトランジスタResのソース領域の少なくとも1つと容量を構成していればよい。また容量配線MMCsには、リセットトランジスタResがオフ状態のときに少なくとも2つの電位V1、V2が選択的に印加可能であれば、任意の電位を与えられるように構成されていてもよい。また画素部分以外には、演算を行う周辺回路が形成されており、これらの周辺回路もトランジスタを含んでおり、これらのトランジスタも絶縁ゲート型電界効果トランジスタよりなっている。次に、本実施の形態の固体撮像装置のレイアウト構造について図3および図4を用いて説明する。図3および図4を参照して、フォトダイオードPDは、互いにpn接合を構成するp型領域PWLとn型領域NRとを有している。p型領域PWLは半導体基板図示せず内に形成されたウエル領域である。n型領域NRはこのp型領域PWL上に形成されている。フォトダイオードPDのn型領域NRと転送トランジスタTxのn型ソース領域SDとは電気的に接続されており、たとえば共通のn型領域により形成されている。転送トランジスタTxのゲート電極層GEは、コンタクトホール図示せず内を埋め込む導電層BC1と、1層目の金属層よりなるパッド層M1Txと、第1のビアホール図示せず内を埋め込む導電層BC2とを介在して、2層目の金属層よりなる転送信号線M2Txに電気的に接続されている。転送トランジスタTxのn型ドレイン領域SDとフローティングディフュージョン部FDとは電気的に接続されており、たとえば共通のn型領域により形成されている。フローティングディフュージョン部FDとリセットトランジスタResのn型ソース領域SDとは、コンタクトホール内を埋め込む導電層BC1と、1層目の金属層よりなる配線層M1FDとを介在して電気的に接続されている。リセットトランジスタResのゲート電極層GEは、コンタクトホール内を埋め込む導電層BC1と、1層目の金属層よりなるパッド層M1Resと、第1のビアホール内を埋め込む導電層BC2とを介在して、2層目の金属層よりなるリセット信号線M2Resに電気的に接続されている。増幅トランジスタAmiのn型ソース領域SDとリセットトランジスタResのn型ドレイン領域SDとは電気的に接続されており、たとえば共通のn型領域により形成されている。増幅トランジスタAmiのn型ソース領域SDとリセットトランジスタResのn型ドレイン領域SDとの各々は、コンタクトホール内を埋め込む導電層BC1と、1層目の金属層よりなるパッド層M1Vddと、第1のビアホール内を埋め込む導電層BC2と、2層目の金属層よりなるパッド層M2Vddと、第2のビアホール内を埋め込む導電層BC3とを介在して、3層目の金属層よりなる電源線M3Vddに電気的に接続されている。増幅トランジスタAmiのゲート電極層GEは、導電性要素コンタクトホール内を埋め込む導電層BC1および1層目の金属層よりなる配線層M1FDを介在してフローティングディフュージョン部FDに電気的に接続されている。増幅トランジスタAmiのn型ソース領域SDと選択トランジスタSelのn型ドレイン領域SDとは電気的に接続されており、たとえば共通のn型領域により形成されている。選択トランジスタSelのn型ソース領域SDは、コンタクトホールを埋め込む導電層BC1を介在して、1層目の金属層よりなる電源線M1Outに電気的に接続されている。選択トランジスタSelのゲート電極層GEは、コンタクトホール内を埋め込む導電層BC1と、1層目の金属層よりなるパッド層M1Selと、第1のビアホール内を埋め込む導電層BC2とを介在して、2層目の金属層よりなる選択信号線M2Selに電気的に接続されている。またp型ウエルPWLは、コンタクトホール内を埋め込む導電層BC1を介在して、1層目の金属層よりなる接地線M1GNDに電気的に接続されている。n型のフローティングディフュージョン部FDと容量Csを構成するように容量配線MMCsが配置されている。本実施の形態では、容量配線MMCsは、フローティングディフュージョン部FDに電気的に接続された1層目の金属層よりなる配線層M1FDと容量Csを構成している。この容量配線MMCsには、上述したように、リセットトランジスタResがオフ状態のときに、スイッチSWIを介在して少なくとも2つの電位V1、V2が選択的に印加可能である。次に、本実施の形態の固体撮像装置において、ダイナミックレンジを変更できることを比較例図5、図6と対比して図7および図8を用いて説明する。まず容量配線に印加される電位Vsが固定されており変化しない比較例の場合について図5および図6を用いて説明する。図5を参照して、まず事前に転送トランジスタTxがオフされ、リセットトランジスタResがオンされて、フローティングディフュージョン部FDの電位が電源電位Vddとされる。実際にはリセットトランジスタResのソースおよびドレイン間の電圧降下のため、フローティングディフュージョン部FDの電位はVddからおよそリセットトランジスタResのしきい値電圧Vth分だけ低くなる。転送トランジスタTxがオフされ、リセットトランジスタResがオフされて、フォトダイオードPDに光が照射される。その結果、フォトダイオードPDに電子が蓄積される。図6を参照して、次に転送トランジスタTxがオンされる。転送トランジスタTxがオンする前に、フローティングディフュージョン部FDが電源電位となっているので、フォトダイオードPDに蓄積された電子はフローティングディフュージョン部FDに流入する。その結果、フローティングディフュージョン部FDの電位が下がる。選択トランジスタSelがオンされ、フローティングディフュージョン部FDの電圧が増幅トランジスタAmiを用いて電流増幅された後、フローティングディフュージョン部FDの電位が読み出される。この読み出しのステップでは、フローティングディフュージョン部FDに接続された容量通常、大半はフローティングディフュージョン部FDの空乏層容量によって、蓄積された電子がフローティングディフュージョン部FDに流入したときのフローティングディフュージョン部FDの電位の変化量が大きな影響を受ける。このことを次に示す。図5を参照して、リセットトランジスタResがオンされ、フローティングディフュージョン部FDの電位がVResになったとする。このとき、次の関係が成り立つ。図6を参照して、次にリセットトランジスタResがオフされ、フォトダイオードPDに光が照射された後に転送トランジスタTxがオンされて、フォトダイオードPDから電荷QPDがフローティングディフュージョン部FDに流入し、電位がVFDに変化したとすると、次の関係が成り立つ。なお、流入する電荷は一般に電子であるので、QPD<0である。また、フローティングディフュージョン部FDの電荷について次の関係式が成り立つ。これらの式から、電圧の変化dVについて次の等式が得られる。したがって、単位電荷あたりの電位変化量である変換ゲインGは次のように与えられる。上記6式から、変換ゲインG、すなわちフローティングディフュージョン部FDに接続された容量CJCsを可変にできると、イメージセンサのダイナミックレンジを広げる際に非常に有利となる。しかし6式は同時に、変換ゲインは物理的な構造だけで決まり、対向電極に相当する部分の電位Vsの影響は受けないことも示している。上述の特許文献に記載された技術では、変換ゲインを可変とするために容量素子が追加されたり、隣接画素のフォトダイオードの空乏層容量が追加容量として使用されるなどしていた。これらの方法は物理的な構造を作りこむもので、画素数フォトダイオードの開口率などにも大きなデメリットがあった。そこで、素子を追加したり、隣接素子を犠牲にしたりすることなく変換ゲインまたはダイナミックレンジを可変とする方法が求められていた。本実施の形態では、上記比較例とは異なり、リセットトランジスタResのオフ時に、容量配線が少なくとも2つの電位を選択的に印加されるように構成されている。これにより、配線の追加のみで変換ゲインまたはダイナミックレンジを可変とすることができる。以下、そのことを図7および図8を用いて説明する。上記6式は変換ゲインが物理的構造だけで決まることを示しているが、それにはVsが一定値であるという前提とがある。もしVsが任意のタイミングで任意の値に設定できる場合には、次のように結果が変わってくる。図7を参照して、リセットトランジスタResがオンされ、フローティングディフュージョン部FDの電位がVResになったとする。またフローティングディフュージョン部FDに対向する容量配線MMCsに電位VSRが与えられたとする。このとき、次の関係が成り立つ。次にリセットトランジスタResがオフされ、容量配線MMCsの電位がVSRからVs≠VSRに変化される。この後、フォトダイオードPDに光が照射され、転送トランジスタTxがオンされ、フォトダイオードPDから電荷QPDがフローティングディフュージョン部FDに流入し、電位がVFDに変化したとすると、次の関係が成り立つ。また、フローティングディフュージョン部FDの電荷について次の関係式が成り立つ。これらの式から、電圧の変化dVは次のようになる。この13式を6式と比較すると、変換ゲインに相当する電荷QPDの係数は同じであるが、電位VFDに対するオフセットをVsおよびVSRによって任意の値に設定できることがわかる。したがって、Vsを変化させることにより、画素構造に一切手を加えることなく、ダイナミックレンジを可変にすることができる。またこの方法によるダイナミックレンジの制御は、13式から明らかなように、容量Csが大きいほうが有利であるため、容量Csが大きくなるような構成にすることが望ましい。以上より本実施の形態によれば、リセットトランジスタResのオフ時に、容量配線が少なくとも2つの電位Vs、VSRを選択的に印加されるように構成されているため、変換ゲインまたはダイナミックレンジを可変とすることができる。また、追加しているのは容量配線MMCsのみであり、上記特許文献に記載のような独立した容量素子の追加を行っていない。また容量配線MMCsの電位切り替えは複数画素に対してまとめて行うことができる。したがって、上記特許文献で問題となった画素数減少や画質劣化の問題を軽減することができる。また上記特許文献は基本的に追加の容量素子を並列接続する構成であったため、変換ゲインを階段状に下げるダイナミックレンジを上げて感度を下げることしかできなかった。しかし本実施の形態の構成では、容量配線MMCsの電位Vsの制御のみでダイナミックレンジを任意の値に変えることができる。特に、Vs<VSRとすることにより、ダイナミックレンジを下げて感度を上げることもできる。また特開2007-324984号公報との比較においては、本実施の形態では増幅トランジスタAmiのドレインは常に電源電位である。つまり、増幅トランジスタAmiは、電気的接続において選択トランジスタSelよりも画素駆動電位となる電源電位の側に常に位置している。また増幅トランジスタのAmiのソース/ドレイン領域は容量配線MMCsとは電気的に独立しているつまり電気的に絶縁されている。このため高感度に設定したい場合でも、見かけの電源電圧低下による感度減少は起きない。また本実施の形態では容量配線MMCsは信号線から独立しているので、浮遊容量による動作速度低下も起きない。実施の形態2本実施の形態の構成は、上述した実施の形態1の構成と比較して、容量配線MMCsの構成を具体的に特定した点において異なっている。図9および図10を参照して、本実施の形態においては、容量配線MMCsは、フローティングディフュージョン部FDに電気的に接続された1層目の金属層よりなる配線層M1FDの上に絶縁層図示せずを介在して形成されている。1層目の金属層よりなる配線層M1FDは、増幅トランジスタAmiなどのゲート電極層よりも上層に延在する配線層である。容量配線MMCsは、その配線層M1FDとの間で容量Csを構成している。容量配線MMCsは、ビアホール内を埋め込む導電層BC2を介在して、2層目の金属層よりなる信号線M2CSに電気的に接続されている。容量配線MMCsは、平面視においてつまり容量配線MMCsと配線層M1FDとの積層方向から見て配線層M1FDの全体と重複するように形成されていてもよく、また配線層M1FDの一部と重複するように形成されていてもよい。なお、これ以外の本実施の形態の構成は上述した実施の形態1の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。次に、本実施の形態の固体撮像装置の断面構成について図11を用いて説明する。図11を参照して、画素領域においては、たとえばシリコンよりなるn型半導体基板SUBに、フォトダイオードPD、転送トランジスタTx、リセットトランジスタRes、増幅トランジスタAmi、選択トランジスタSelなどが形成されている。フォトダイオードPDは、p型ウエル領域PWLと、n型領域NRとを主に有している。p型ウエル領域PWLは半導体基板SUB内に形成されており、n型領域NRはp型ウエル領域PWLとpn接合を構成するようにp型ウエル領域PWLの上に形成されている。なお、n型領域NR上の半導体基板SUBの表面には、表面付近でのキャリアの再結合を防ぐためにp型領域PRが形成されている。転送トランジスタTx、リセットトランジスタRes、増幅トランジスタAmiおよび選択トランジスタSelの各々は、MISMetalInsulatorSemiconductorトランジスタよりなっている。また周辺領域には、演算を行う周辺回路が形成されており、これらの周辺回路もMISトランジスタTRAを含んでいる。これらのMISトランジスタの各々は、1対のソース/ドレイン領域SDと、ゲート絶縁層GIと、ゲート電極層GEとを有している。1対のソース/ドレイン領域SDは、互いに距離を開けて対向するように半導体基板SUBの表面に形成されている。1対のソース/ドレイン領域SDの各々は、LDDLightlyDopedDrainとなる比較的低濃度のn領域LDと、比較的高濃度のn領域HDとを有している。ゲート電極層GEは、1対のソース/ドレイン領域SDに挟まれる半導体基板SUBの領域上にゲート絶縁層GIを介在して形成されている。このゲート電極層GEの側壁を覆うように側壁絶縁層SWが形成されている。ゲート電極層GEはたとえば不純物がドープされた多結晶シリコンよりなっており、ゲート絶縁層GIおよび側壁絶縁層SWの各々はたとえばシリコン酸化膜よりなっている。特に転送トランジスタTxのドレイン領域はフォトダイオードPDのn型領域NRと共有されている。また転送トランジスタTxのゲート電極層GEの側壁には側壁絶縁層SWが形成されている。また、反射防止膜ARが、半導体基板SUBの表面上においてフォトダイオードPD上を覆うように形成されている。反射防止膜ARは、たとえばシリコン酸化膜OFとシリコン窒化膜NFとの積層構造よりなっている。このシリコン酸化膜OFはゲート絶縁層GIと同一の層から構成されていてもよい。また、反射防止膜ARが側壁絶縁層SWを兼ねていてもよい。なお半導体基板SUBの表面には、素子分離構造が適宜形成されており、これにより各トランジスタやフォトダイオードの不純物領域が適切に電気的に分離されている。この素子分離構造は、たとえばSTIShallowTrenchIsolation構造である。STI構造は、半導体基板SUBの表面に形成された溝TRと、その溝TR内を埋め込む絶縁層たとえばシリコン酸化膜BIとを主に有している。また素子分離構造は、STI構造に代えてLOCOSLocalOxidationofSiliconであってもよい。上記の各MISトランジスタ、フォトダイオードPD、反射防止膜ARなどを覆うように半導体基板SUBの表面上に層間絶縁層II1が形成されている。この層間絶縁層II1には、MISトランジスタのソース/ドレイン領域SD、ゲート電極層GEなどに達するコンタクトホールCHが複数個形成されている。これらのコンタクトホールCHの各々の内部を埋め込むように埋め込み導電層BC1が形成されている。この層間絶縁層II1の表面上には、1層目の金属層M1よりなる導電層M1FD、配線層M1Out、M1GND、パッド層M1Tx、M1CS、M1Vdd、M1Sel、M1Resなどが形成されている。これらの金属層M1の各々の下には下地導電層UC1が形成されている。1層目の金属層M1よりなる導電層M1FDの上に、絶縁層キャパシタ誘電体層CDを介在して容量配線MMCsが形成されている。なお容量配線MMCsと絶縁層CDとの間には、下地導電層UC1aが形成されている。1層目の金属層M1および容量配線MMCsを覆うように層間絶縁層II1上に層間絶縁層II2が形成されている。この層間絶縁層II2には、1層目の金属層M1、容量配線MMCsなどに達するビアホールTH1が複数個形成されている。これらのビアホールTH1の各々の内部を埋め込むように埋め込み導電層BC2が形成されている。この層間絶縁層II2の表面上には、2層目の金属層M2よりなる配線層M2Tx、M2CS、M2Res、M2Sel、パッド層M2Vddなどが形成されている。これらの金属層M2の各々の下には下地導電層UC2が形成されている。2層目の金属層M2を覆うように層間絶縁層II2上に層間絶縁層II3が形成されている。この層間絶縁層II3には、2層目の金属層M2などに達するビアホールTH2が複数個形成されている。これらのビアホールTH2の各々の内部を埋め込むように埋め込み導電層BC3が形成されている。この層間絶縁層II3の表面上には、3層目の金属層M3よりなる配線層M3Vddなどが形成されている。これらの金属層M3の各々の下には下地導電層UC3が形成されている。3層目の金属層M3を覆うように層間絶縁層II3上に層間絶縁層II4が形成されている。この層間絶縁層II4の表面上には、フォトダイオードPDの真上領域には、たとえばシリコン窒化膜よりなるインナーレンズLENSが形成されている。このインナーレンズLENSを覆うように層間絶縁層II4上にパッシベーション膜PVが形成されている。このパッシベーション膜PVと層間絶縁層II4とには、3層目の金属層M3に達する開口OPが形成されており、これによりパッド電極PADが構成されている。なお層間絶縁層II1、II2、II3、II4の各々はたとえばシリコン酸化膜よりなっており、1層目、2層目および3層目の金属層M1、M2、M3の各々はたとえばアルミニウムまたはアルミニウム合金よりなっている。またインナーレンズLENSはたとえばシリコン窒化膜よりなっている。次に、本実施の形態の固体撮像装置の製造方法について図11~図25を用いて説明する。図12を参照して、たとえばn型シリコンよりなる半導体基板SUBの表面に選択的に素子分離構造が形成される。その素子分離構造としてSTI分離を用いる場合は、半導体基板SUBの表面上にフォトレジストパターンPR1が形成され、そのパターンPR1をマスクとして半導体基板SUBの表面にエッチングが施されて溝TRが形成される。この後、パターンPR1はたとえばアッシングなどにより除去される。またLOCOS分離を用いる場合は、半導体基板SUBの表面上にシリコン窒化膜が形成された後、素子分離構造を形成したい部分のシリコン窒化膜が選択的にエッチング除去される。なお図12はSTI分離を形成する場合の例を示している。図13を参照して、素子分離構造が形成される。素子分離構造としてSTI分離を用いる場合は、溝TR内にたとえばシリコン酸化膜よりなる絶縁層BIが埋め込まれる。また半導体基板SUBの表面にはシリコン酸化膜OFが形成される。このシリコン酸化膜OFはフォトダイオード上では反射防止膜の一部となり、ゲート電極層の下においてはゲート絶縁層GIとなる。また素子分離構造としてLOCOS分離を用いる場合は、上記においてパターニングされたシリコン窒化膜をマスクとして半導体基板SUBの表面が酸化されて、素子分離構造となるシリコン酸化膜が半導体基板SUBの表面に形成される。この後、パターニングされたシリコン窒化膜はたとえばエッチングなどにより除去される。なお図13はSTI分離を形成する場合の例を示している。図14を参照して、半導体基板SUBの内部にp型ウエル領域PWLが形成される。CISCMOSImageSensorでは通例nMOSトランジスタを用いるため、p型不純物たとえばボロンが注入される。なお必要ならばここでチャネルドープも行われる。図15を参照して、半導体基板SUBの表面上に、たとえば多結晶シリコン膜が形成された後、通常のフォトリソグラフィー技術およびエッチング技術により多結晶シリコン膜がパターニングされる。これにより不純物が導入された多結晶シリコンよりなるゲート電極層GEが形成される。図16を参照して、半導体基板SUBの表面上にフォトレジストパターンPR2が形成される。この後、そのパターンPR2をマスクとして半導体基板SUBにn型不純物たとえばリン、ヒ素などが斜め回転イオン注入される。これによりLDDとなるn領域LDが半導体基板SUBの表面に形成される。CISでは通例nMOSトランジスタが用いられるため、n型不純物が注入される。この後、パターンPR2は、たとえばアッシングなどにより除去される。図17を参照して、半導体基板SUBの表面上にフォトレジストパターンPR3が形成される。この後、そのパターンPR3をマスクとしてフォトダイオードの形成領域となる半導体基板SUBの領域内にn型不純物たとえばリン、ヒ素などがイオン注入される。これにより通例深くn型不純物が注入されて、p型ウエル領域PWLとの間にpn接合を構成するn型領域NRが形成される。このn型領域NRとp型ウエル領域PWLとによりフォトダイオードPDが形成される。この後、パターンPR3をマスクとしたままで半導体基板SUBの表面にp型不純物たとえばボロンがイオン注入される。これにより半導体基板SUBの表面にp型領域PRが形成され、半導体基板SUBの表面付近でのキャリアの再結合が防止される。この後、パターンPR3は、たとえばアッシングなどにより除去される。図18を参照して、ゲート電極層GEの側壁に側壁絶縁層SWが形成される。またフォトダイオードPD上にはシリコン窒化膜NFが形成される。このフォトダイオードPD上にて積層されたシリコン酸化膜OFとシリコン窒化膜NFとにより反射防止膜ARが形成される。この後、半導体基板SUBの表面上にフォトレジストパターンPR4が形成される。このパターンPR4をマスクとして半導体基板SUBの表面にn型不純物たとえばリン、ヒ素などがイオン注入される。これによりソース/ドレインを構成する比較的高濃度のn領域HDが形成される。このn領域HDとn領域LDとによりソース/ドレイン領域SDが形成される。このようにして形成された1対のソース/ドレイン領域SDと、ゲート絶縁層たとえばゲート酸化膜GIと、ゲート電極層GEとによりMOSトランジスタが形成される。この後、パターンPR4は、たとえばアッシングなどにより除去される。図19を参照して、半導体基板SUB上に層間絶縁層II1が形成される。なお必要な場合は、層間絶縁層II1の形成前にゲート電極層GEの上面およびソース/ドレイン領域SDの上面にサリサイドが形成される。この後、層間絶縁層II1に、通常のフォトリソグラフィー技術およびエッチング技術により複数のコンタクトホールCHが形成される。複数のコンタクトホールCHの各々の内部を埋め込むように導電層BC1が形成される。図20を参照して、層間絶縁層II1の上面上に、下地導電層UC1および1層目の金属層となる導電層M1が形成される。図21を参照して、導電層M1上に、キャパシタ誘電体層となる絶縁層CDが形成される。この絶縁層CD上に、下地導電層UC1aおよび容量配線となる導電層MMが形成される。導電層M1および導電層MMは、たとえばアルミニウム、アルミニウム合金などにより形成される。また絶縁層CDは、たとえば20nm~40nmの厚みで形成される。図22を参照して、導電層MM上に、フォトレジストパターンPR5が形成される。このパターンPR5をマスクとして、導電層MM、下地導電層UC1aおよび絶縁層CDが順にエッチング除去されてパターニングされる。なお絶縁層CDは、場合によってはパターニングされずに残されてもよい。この後、パターンPR5は、たとえばアッシングなどにより除去される。図23を参照して、導電層MM上に、フォトレジストパターンPR6が形成される。このパターンPR6をマスクとして、導電層M1および下地導電層UC1が順にエッチング除去されてパターニングされる。これにより、導電層M1から、導電層M1FD、配線層M1Out、M1GND、パッド層M1Tx、M1CS、M1Vdd、M1Sel、M1Resなどが形成される。この後、パターンPR6は、たとえばアッシングなどにより除去される。図24を参照して、層間絶縁層II1上に層間絶縁層II2が形成される。この後、上記と同様に、ビアホールTH1と、ビアホールTH1を埋め込む導電層BC2と、下地導電層UC2と、2層目の金属層となる導電層M2と、層間絶縁層II3と、ビアホールTH2と、ビアホールTH2を埋め込む導電層BC3と、下地導電層UC3と、3層目の金属層となる導電層M3とが順に形成される。図25を参照して、層間絶縁層II3上に層間絶縁層II4が形成される。この層間絶縁層II4上に、シリコン窒化膜の堆積とエッチバックとを繰り返すことによって、シリコン窒化膜よりなるインナーレンズLENSが形成される。図11を参照して、インナーレンズLENSを覆うように層間絶縁層II4上にパッシベーション膜PVが形成される。この後、通常のフォトリソグラフィー技術およびエッチング技術により、パッシベーション膜PVと層間絶縁層II4とに開口OPが形成される。この開口OPから露出した導電層M3はパッド電極PADとなる。これにより本実施の形態の固体撮像装置が製造される。本実施の形態の固体撮像装置の作用効果は、上述した実施の形態1の作用効果とほぼ同じである。また本実施の形態では、容量配線MMCsは配線層M1FDの上に絶縁層CDを介在して形成されている。このため、容量配線MMCsと配線層M1FDとの間の距離を最小にすることができ、容量配線MMCsと配線層M1FDとの間の容量Csを最も大きくすることができる。以下に具体的な数値を用いて説明する。3μm程度の画素を想定し、容量配線MMCsと配線層M1FDとの対向面積が1.0μm2対向長さが2μm、幅が0.5μmで、絶縁層CDの材質がSiO2で、相互の距離が30nmである並行平板キャパシタを想定すると、その容量は以下のようになる。このサイズの画素ではフローティングディフュージョン部FDの容量は数fFである。このため、仮にその容量が3fFであり、dV=0.3V~-2.0Vまで正常な読み出しが行えるように回路が設計されたとすると、dV=-2Vとなるときの電子の個数は上記13式より以下のようになる。a容量配線MMCsがないときQPD=0電子のとき、dV=0VdV=-2Vとなるのは37500電子のときb容量配線MMCsが追加され、Vs=4V、VSR=3Vで駆動されたときQPD=0電子のとき、dV=0.27VdV=-2Vとなるのは58125電子のときc容量配線MMCsが追加され、Vs=0V、VSR=3Vで駆動されたときQPD=0電子のとき、dV=-0.80VdV=-2Vとなるのは30625電子のとき上記より、dV=-2Vとなるときの電子数を大幅に変えることができる。特にVs>VSRとしたときは、容量配線MMCsがないときに比べてダイナミックレンジを大きく拡大することができる。またVs<VSRとしたときは、逆にダイナミックレンジを下げて感度を上げることができる。なおこのとき、容量配線MMCsの追加によりフォトダイオードPDの面積が減少する可能性がある。この面積の減少は好ましくない。このため、その減少量を比較例との対比において図26を用いて以下に考察する。最も極端な例として、追加されたキャパシタ部分容量配線MMCsがすべてフォトダイオードPDにかかった場合を考える。つまり平面視において容量配線MMCsと配線層M1FDとが積層された方向から見て容量配線MMCsのすべてがフォトダイオードPDと重複する場合を考える。図26Aを参照して、3μm□ピッチ程度の画素を考え、フォトダイオードPDの開口部が2μm□、メタルの代表寸法がライン/スペース=0.25/0.25μmとした場合を考える。図26Bを参照して、本実施の形態では容量配線MMCsを追加したことにより、0.25μmのメタルが0.25μm太り0.5μmになったと考えることができる。このため、フォトダイオードPDの面積減少は、2μm×0.25μm=0.5μm2であり、フォトダイオードPDの4.0μm2の開口面積の12.5が減少したことになる。このように本実施の形態の構成では、フォトダイオードPDの面積減少を比較的小さく抑えることができる。図26Cを参照して、一方、たとえば配線層M1FDと同一のレイヤに容量配線MMCsを追加すると、必ず配線層M1FDとの間にスペースが必要となる。このためフォトダイオードPDの面積減少は、単に配線を追加するだけでも2μm×0.25μm0.25μm=1μm2であり、フォトダイオードPDの4.0μm2の開口面積の25が減少したことになる。このように本実施の形態においては、容量配線MMCsが配線層M1FDの上に形成されているため、フォトダイオードPDの面積減少を比較的小さく抑えることができる。実施の形態3図27を参照して、本実施の形態の構成は、図1~図4に示す実施の形態1の構成と比較して、容量配線MMCsに印加される少なくとも2つの電位の一方が接地電位GNDである点において異なっている。なお、これ以外の本実施の形態の構成は実施の形態1の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。本実施の形態においては、オフセットとして利用できる電位が電源電位によって規定されるが、ダイナミックレンジを可変にするという点では上記実施の形態と同等であり、かつそれを素子の追加なく実現することができる。実施の形態4図28および図29を参照して、本実施の形態では、図9~図11に示す実施の形態2の構成と比較して、容量配線MMCsが配線層M1FDの上ではなく横に配置されている点において異なっている。つまり容量配線MMCsは配線層M1FDと同じ1層目の金属層からパターニングにより分離されて形成された導電層である。なお、これ以外の本実施の形態の構成は実施の形態2の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。本実施の形態によれば、一般的には実施の形態2に比べて容量配線MMCsと配線層M1FDとの間の距離が長くなり容量Csの点で不利となるが、金属層の層数を増やす必要がなくプロセス的に有利となる。実施の形態5図30および図31を参照して、本実施の形態では、図28および図29に示す実施の形態4の構成と比較して、フローティングディフュージョン部FDとなる転送トランジスタTxのドレイン領域SDを容量配線MMCsの真下領域にまで伸ばしている点において異なっている。また容量配線MMCsにはスイッチSWIを介在して可変電位VRが電気的に接続されていてもよい。なお、これ以外の本実施の形態の構成は実施の形態4の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。本実施の形態によれば、フローティングディフュージョン部FDとなる転送トランジスタTxのドレイン領域SDを容量配線MMCsの真下領域にまで伸ばしているため、転送トランジスタTxのドレイン領域SDと容量配線MMCsとの間の浮遊容量も使用することができる。実施の形態6上述した実施の形態1~5の構成において、スイッチSWIは、図32に示されるように、複数のMISトランジスタTRから構成されていてもよい。この構成により、電気的な信号でスイッチを制御することができる。なお図32の上記以外の構成は、実施の形態1~5のそれぞれの構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。実施の形態7上述した実施の形態1~6のスイッチSWIは、画素領域画素アレイ領域の外に配置されてもよい。図33を参照して、たとえば実施の形態6の複数のMISトランジスタTRよりなるスイッチも画素領域画素アレイ領域の外に配置されてもよい。この構成により、画素領域内に素子を追加することなく、すべての画素のダイナミックレンジを変えることができる。実施の形態8図34および図35を参照して、本実施の形態の構成は、図10に示す実施の形態2の構成と比較して、容量配線MMCsがリセットトランジスタResのゲート電極層GERes信号線と電気的に接続されている点において異なっている。主に図35を参照して、容量配線MMCsは、導電層BC2、2層目の金属層よりなる信号線M2CS、Res、導電層BC2、1層目の金属層よりなるパッド層M1Res、および導電層BC1を介在してリセットトランジスタResのゲート電極層GEと電気的に接続されている。なお、これ以外の本実施の形態の構成は実施の形態2の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。図2に示す実施の形態1において、リセット時にはリセットトランジスタResは常にオンであり、信号読み出し時にはリセットトランジスタResは常にオフである。したがって、容量配線MMCsに印加される電位VSRがリセットトランジスタResのしきい値電圧Vthより大きく、電位Vsがそのしきい値電圧Vthより小さい範囲内に限定してドライブされる場合には、容量配線MMCsとしてRes信号線を用いることができる。この構成により、ダイナミックレンジを変えられない従来型の画素から、素子配線等を一切増やすことなく、ダイナミックレンジを可変にすることができる。なお本実施の形態の構成を実施の形態2の構成の変形例として説明したが、本実施の形態の容量配線MMCsとしてRes信号線を用いる構成は、実施の形態1、3~7のいずれに適用されてもよい。また容量配線MMCsは、図36に示すように増幅トランジスタAmiのゲート電極層と容量Csを構成してもよく、図37に示すようにリセットトランジスタResのソース領域と容量Csを構成していてもよい。容量配線MMCsは、導電性要素コンタクトホール内を埋め込む導電層BC1、1層目の金属層よりなる配線層M1FD、転送トランジスタTxのドレイン領域、増幅トランジスタAmiのゲート電極層およびリセットトランジスタResのソース領域の少なくとも1つと容量を構成していればよい。また容量配線MMCsは、1層目の金属層よりなる配線層M1FDの下側に配置されていてもよい。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。