"シリコン基板の主面に、少なくともLOCOS酸化膜を含む酸化膜を形成する工程と、前記シリコン基板の前記主面の側に、ソース及びゲートが形成される領域であるソースゲート形成領域とドレインが形成される領域であるドレイン形成領域とを形成する工程と、レジストを形成し、該レジストをマスクとして、前記シリコン基板の前記主面の側の前記ソースゲート形成領域と前記ドレイン形成領域との間の領域に、前記LOCOS酸化膜で覆われていない領域を通してイオン注入を行ってイオン注入層を形成する工程と、前記LOCOS酸化膜上及び前記ソースゲート形成領域上を部分的に覆うようにゲート電極を形成する工程とを有し、前記イオン注入層の前記ゲート電極側の端部と前記ゲート電極の前記イオン注入層側の端部とが、前記主面に平行な方向に重なる領域を持たないように、前記各工程を実行することを特徴とする半導体装置の製造方法。前記LOCOS酸化膜と前記シリコン基板とを部分的にエッチングして、前記LOCOS酸化膜を貫通し、前記シリコン基板内に達するトレンチを形成する工程と、前記トレンチの内壁を酸化してトレンチ酸化膜を形成する工程とをさらに有し、前記イオン注入層を形成する工程における前記LOCOS酸化膜で覆われていない領域は、前記トレンチが形成された領域であることを特徴とする請求項1に記載の半導体装置の製造方法。前記ゲート電極は、前記トレンチから離れた領域に形成されることを特徴とする請求項2に記載の半導体装置の製造方法。前記トレンチ内に埋込みポリシリコン層を形成する工程をさらに有することを特徴とする請求項2又は3に記載の半導体装置の製造方法。前記酸化膜を形成する工程は、前記ソースゲート形成領域と前記ドレイン形成領域との間に、互いに間隔を開けて配置された2つのLOCOS酸化膜を形成する工程を含み、前記イオン注入層を形成する工程における前記LOCOS酸化膜で覆われていない領域は、前記互いに間隔を開けて配置された2つのLOCOS酸化膜の間の領域であることを特徴とする請求項1に記載の半導体装置の製造方法。前記ゲート電極は、前記互いに間隔を開けて配置された2つのLOCOS酸化膜の間の領域から離れた領域に形成されることを特徴とする請求項5に記載の半導体装置の製造方法。前記ゲート電極は、ポリシリコン電極であることを特徴とする請求項1から6までのいずれか1項に記載の半導体装置の製造方法。前記LOCOS酸化膜上及び前記ソースゲート形成領域上を部分的に覆うように第1電極を形成し、前記LOCOS酸化膜上及び前記ドレイン形成領域上を部分的に覆うように第2電極を形成する工程と、レジストを形成し、該レジスト及び前記第1及び第2電極をマスクとして、前記LOCOS酸化膜の前記第1及び第2電極で覆われていない部分を除去する工程とを有し、前記イオン注入層を形成する工程における前記LOCOS酸化膜で覆われていない領域は、前記LOCOS酸化膜の前記第1及び第2電極で覆われていない部分を除去することで形成された領域であることを特徴とする請求項1に記載の半導体装置の製造方法。前記第1及び第2電極は、ポリシリコン電極であることを特徴とする請求項8に記載の半導体装置の製造方法。上述したように、従来の半導体装置の製造方法においては、ウォークアウト現象の発生やオン抵抗の増大などの特性上の課題、素子サイズの課題、及び製造プロセス上の課題がある。そこで、本発明は、上記従来技術の課題を解決するためになされたものであり、その目的は、良好な特性の確保、素子サイズの増加の回避、及び製造プロセスの簡素化を実現できる半導体装置の製造方法を提供することである。本発明に係る半導体装置の製造方法は、シリコン基板の主面に、少なくともLOCOS酸化膜を含む酸化膜を形成する工程と、前記シリコン基板の前記主面の側に、ソース及びゲートが形成される領域であるソースゲート形成領域とドレインが形成される領域であるドレイン形成領域とを形成する工程と、レジストを形成し、該レジストをマスクとして、前記シリコン基板の前記主面の側の前記ソースゲート形成領域と前記ドレイン形成領域との間の領域に、前記LOCOS酸化膜で覆われていない領域を通してイオン注入を行ってイオン注入層を形成する工程と、前記LOCOS酸化膜上及び前記ソースゲート形成領域上を部分的に覆うようにゲート電極を形成する工程とを有し、前記イオン注入層の前記ゲート電極側の端部と前記ゲート電極の前記イオン注入層側の端部とが、前記主面に平行な方向に重なる領域を持たないように、前記各工程を実行することを特徴としている。本発明に係る半導体装置の製造方法によれば、良好な特性を持つサイズの小さい半導体装置を、簡素化された製造プロセスで製造できる。《1》第1の実施形態《1-1》第1の実施形態の製造プロセス図3A~Dは、本発明の第1の実施形態に係る半導体装置の製造方法の主要工程を概略的に示す縦断面図である。第1の実施形態に係る半導体装置例えば、200~700V仕様の高耐圧MOSトランジスタなどの高耐圧デバイスの製造方法では、例えば、図3Aに示されるように、シリコンSi基板111の主面に、公知技術であるLOCOSLocalOxidationofSilicon分離技術を用いて酸化膜112少なくともLOCOS酸化膜112a,112bを含む、並びに、不純物の注入によりソース及びゲートが形成される領域であるソースゲートSource/Gate形成領域113a及びドレインが形成される領域であるドレインDrain形成領域113bを形成する。LOCOS酸化膜112a,112bの厚さは、例えば、8000Åオングストローム程度である。Si基板111は、例えば、P型シリコン基板であり、ソースゲート形成領域113a及びドレイン形成領域113bは、N型ウェルである。次に、図3Bに示されるように、公知技術であるホトリソグラフィ技術及びエッチング技術を用いて、LOCOS酸化膜112b及びSi基板111を部分的にエッチングして、トレンチ114を形成する。図3Bには3個のトレンチ114を示しているが、トレンチの数、深さ、配列、形状は、図示の例に限定されない。次に、図3Cに示されるように、トレンチ114の内壁を酸化してトレンチ酸化膜115を形成する。次に、公知技術であるホトリソグラフィ技術及びイオンインプランテーションイオン注入技術を用いて、P型イオン注入用のレジスト116を形成する。レジスト116は、LOCOS酸化膜112bのトレンチ114形成領域を除いて形成される。次に、レジスト116をマスクとして、P型イオン117を注入して、Si基板111のトレンチ114底部の周辺にP型イオン注入層118を形成する。P型イオンは、例えば、ボロンである。そして、レジスト116を除去する。次に、図3Dに示されるように、公知技術であるCVD技術、ホトリソグラフィ技術及びエッチング技術を用いて、LOCOS酸化膜112b上及び酸化膜を介在させてソースゲート形成領域113a上に、ゲート電極としてのポリシリコン電極119を形成すると共に、トレンチ114内に埋込みポリシリコン120を形成する。このとき、ポリシリコン電極119と埋込みポリシリコン120は接触しないように間隔121が形成されるように、レイアウトする。《1-2》第1の実施形態により製造された半導体装置図4は、第1の実施形態に係る製造方法を用いて製造された半導体装置の一例を概略的に示す縦断面図である。図4に示される半導体装置は、例えば、200V又は700V耐圧パワーMOSFETである。図4には、P型半導体基板111の主面に形成されたLOCOS酸化膜112a,112b、ポリシリコン電極119、P型不純物層118、さらにBPSGBoronPhosphorusSiliconGlass130、ソース電極131、ドレイン電極132が形成されている。《1-3》第1の実施形態の効果以上に説明したように、第1の実施形態に係る半導体装置の製造方法よれば、トレンチ114の底部にP型イオン注入層118を形成するようにしたことにより、以下の効果が期待できる。1第1の実施形態に係る製造方法よれば、ポリシリコン電極119とP型イオン注入層118との間隔121を、レイアウト上、比較的に安定して確保することが可能となる。また、P型イオン注入層118をLOCOS酸化膜112bの直下のLPCOS酸化膜118から離れた位置に形成することにより、ポリシリコン電極119に水平方向Si基板111の主面に水平な方向に重なり合う電位によるP型イオン注入層118への作用を低減して、BVsd耐圧ソース/ドレイン間耐圧のウォークアウト現象の改善効果が期待できる。2第1の実施形態に係る製造方法よれば、トレンチ114、P型イオン注入層118、ポリシリコン電極116の形成時のホトリソグラフィ合せ精度に対するBVsd耐圧特性変動感度を低減することができるため、ホトリソグラフィ合せ規格を緩和することが可能となる。3第1の実施形態に係る製造方法よれば、P型イオン注入層118の形成時には、トレンチ114を通してイオン117を注入する。このため、図1Bの場合のように膜厚の厚い酸化膜を貫通してイオンを注入する必要がなく、イオン注入に高エネルギーイオン注入装置は必要無く、低エネルギーのイオン注入装置を使用することができる。4第1の実施形態に係る製造方法よれば、トレンチ114の深さを変えることにより、P型イオン注入層118の位置を調整可能となり、BVsd耐圧特性、高圧MOSトランジスタのオン抵抗などの特性を調整する際の、自由度が増えるという利点がある。《2》第2の実施形態《2-1》第2の実施形態の製造プロセス図5A~Cは、本発明の第2の実施形態に係る半導体装置の製造方法の主要工程を概略的に示す縦断面図である。第2の実施形態に係る半導体装置例えば、200~700V仕様の高耐圧MOSトランジスタなどの高耐圧デバイスの製造方法では、例えば、図5Aに示されるように、Si基板211の主面に、公知技術であるLOCOS分離技術を用いて酸化膜212少なくともLOCOS酸化膜212a,212bを含む、並びに、不純物の注入によりソース及びゲートが形成される領域であるソースゲート形成領域213a、ドレインが形成される領域であるドレイン形成領域213b、及びP型イオン注入層形成領域213cを形成する。LOCOS酸化膜212a,212bの厚さは、例えば、8000Å程度である。次に、図5Bに示されるように、公知技術であるホトリソグラフィ技術及びイオンインプランテーションイオン注入技術を用いて、LOCOS酸化膜212aを覆い、LOCOS酸化膜212bを部分的に覆うようにP型イオン注入用レジスト214を形成する。次に、P型イオン注入用レジスト214とLOCOS酸化膜212a,212bとをマスクとして、P型イオン215を注入して、P型イオン注入層216を形成する。その後、レジスト214を除去する。次に、図5Cに示されるように、公知技術であるCVD技術、ホトリソグラフィ技術及びエッチング技術を用いてゲート電極としてのポリシリコン電極217を形成する。ポリシリコン電極217は、LOCOS酸化膜212b上及び酸化膜を介在させてソースゲート形成領域213a上にトレンチ114内に埋込みポリシリコン120を形成する。このとき、ポリシリコン電極217とP型イオン注入層216はオーバーラップしないように間隔221が形成されるように、レイアウトする。《2-2》第2の実施形態の効果以上に説明したように、第2の実施形態に係る半導体装置の製造方法よれば、P型イオン注入用レジスト214とLOCOS酸化膜212a、212bをマスクとして、セルフアライメントによりP型イオン注入層形成領域213c内にP型イオン注入層216を形成するようにしたことにより、以下の効果が期待できる。1第2の実施形態に係る半導体装置によれば、P型イオン注入層216とポリシリコン電極217の間隔221は安定的に形成され、BVsdソース/ドレイン間耐圧のウォークアウト現象は低減されて、BVsd間耐圧特性は改善されることが期待できる。2第2の実施形態に係る半導体装置によれば、P型イオン注入層216とポリシリコン電極217形成時のホトリソグラフィ合せ精度に対するBVsdソース/ドレイン間耐圧特性変動感度を低減することができるため、ホトリソグラフィ合せ規格は緩和することが可能となる。3第2の実施形態に係る半導体装置によれば、P型イオン注入層216形成時には、図1Bの場合のように膜厚の厚い酸化膜を貫通してイオンを注入する必要がなく、イオン注入に高エネルギーイオン注入装置は必要無く、低エネルギーのイオン注入装置を使用することができる。《3》第3の実施形態《3-1》第3の実施形態の製造プロセス図6A~Dは、本発明の第3の実施形態に係る半導体装置の製造方法の主要工程を概略的に示す縦断面図である。第3の実施形態に係る半導体装置例えば、200~700V仕様の高耐圧MOSトランジスタなどの高耐圧デバイスの製造方法では、例えば、図6Aに示されるように、Si基板311の主面に、公知技術であるLOCOS分離技術を用いて酸化膜312少なくともLOCOS酸化膜312a,312bを含む、並びに、不純物の注入によりソース及びゲートが形成される領域であるソースゲート形成領域313a及びドレインが形成される領域であるドレイン形成領域313bを形成する。LOCOS酸化膜312a,312bの厚さは、例えば、8000Å程度である。次に、図6Bに示されるように、公知技術であるCVD技術、ホトリソグラフィ技術及びエッチング技術を用いて、LOCOS酸化膜312b上と酸化膜を介在させてソースゲート形成領域313a上にゲート電極としてのポリシリコン電極314aを、LOCOS酸化膜312bと酸化膜を介在させてドレイン形成領域313b上にダミー電極としてのポリシリコン電極314bを形成する。次に、図6Cに示されるように、公知技術であるホトリソグラフィ技術及びエッチング技術を用いて、ポリシリコン電極314a及びポリシリコン電極314bを部分的に覆い、ポリシリコン電極314aとポリシリコン電極314bとの間を覆わないように、P型イオン注入用のレジスト315を形成する。次に、P型イオン注入用のレジスト315、ポリシリコン電極314a、及びポリシリコン電極314bをマスクとして、LOCOS酸化膜312bをエッチングして、P型イオン注入層形成領域316を開口した後、公知技術であるイオンインプランテーション技術を用いて、P型イオン317を注入して、P型イオン注入層318を形成する。この後、レジスト315を除去する。《3-2》第3の実施形態の効果以上に説明したように、第3の実施形態に係る半導体装置の製造方法よれば、先にポリシリコン電極314a及びポリシリコン電極314bを形成した後に、P型イオン注入用レジスト315、ポリシリコン電極314a、及びポリシリコン電極314bをマスクとして、LOCOS酸化膜312bをエッチングした領域316内にセルフアライメントによりP型イオン注入層318を形成するようにしたことにより、以下の効果が期待できる。1第3の実施形態に係る製造方法によれば、P型イオン注入層318とゲート電極としてのポリシリコン電極314aとのの間隔は安定的にほぼオンラインに形成され、両者が水平方向Si基板311の主面に平行な方向に重なり合うことはほぼ無くなる。このため、BVsdソース/ドレイン間耐圧のウォークアウト現象は低減されて、BVsd特性は改善されることが期待できる。2第3の実施形態に係る製造方法によれば、P型イオン注入用レジスト315とポリシリコン電極ゲート314a形成時のホトリソグラフィ合せ精度に対するBVsd特性変動感度を低減することができるため、ホトリソグラフィ合せ規格は緩和することが可能となる。3第3の実施形態に係る半導体装置によれば、P型イオン注入層318形成時には、図1Bの場合のように膜厚の厚い酸化膜を貫通してイオンを注入する必要がなく、イオン注入に高エネルギーイオン注入装置は必要無く、低エネルギーのイオン注入装置を使用することができる。《4》変形例上記第1~第3の実施形態では、P型シリコン基板のN型ウェルにP型イオンを不純物として注入する場合を説明したが、P型とN型とを反対にするプロセスを採用することも可能である。"