半導体基板における第1の領域及び第2の領域のそれぞれの上に形成された第1のゲート溝及び第2のゲート溝と、前記第1のゲート溝及び前記第2のゲート溝のそれぞれの少なくとも底面上に形成されたゲート絶縁膜と、前記第1のゲート溝内の前記ゲート絶縁膜の上及び前記第2のゲート溝内の前記ゲート絶縁膜の上にそれぞれ形成された保護膜と、前記第1のゲート溝の底面及び側壁面を覆うように、前記第1のゲート溝内の前記保護膜の上に形成された第1の金属含有膜と、前記第1のゲート溝及び前記第2のゲート溝のそれぞれの底面及び側壁面を覆うように、前記第1のゲート溝内の前記第1の金属含有膜の上及び前記第2のゲート溝内の前記保護膜の上に形成された第2の金属含有膜と、前記第1のゲート溝及び前記第2のゲート溝のそれぞれにおける前記第2の金属含有膜により形成される凹部が埋まるように、前記第1のゲート溝内の前記第2の金属含有膜の上及び前記第2のゲート溝内の前記第2の金属含有膜の上に形成された第3の金属含有膜とを備え、前記第1のゲート溝内の前記ゲート絶縁膜の上に位置する部分の前記保護膜の厚さと比べて、前記第2のゲート溝内の前記ゲート絶縁膜の上に位置する部分の前記保護膜の厚さは薄いことを特徴とする半導体装置。請求項1に記載の半導体装置において、前記第1のゲート溝内の前記ゲート絶縁膜の上に位置する部分の前記保護膜の厚さと、前記第2のゲート溝内の前記ゲート絶縁膜の上に位置する部分の前記保護膜の厚さとの差は、1nm以上で且つ3nm以下であることを特徴とする半導体装置。請求項1又は2に記載の半導体装置において、前記半導体基板の上部における前記第1の領域と前記第2の領域との間に素子分離領域が形成されており、前記第1のゲート溝と前記第2のゲート溝とは前記素子分離領域上で接続しており、前記素子分離領域上に位置する部分の前記保護膜には段差が形成されていることを特徴とする半導体装置。請求項1~3のいずれか1項に記載の半導体装置において、前記保護膜は、窒化チタン、窒化ハフニウム又は窒化タンタルからなることを特徴とする半導体装置。請求項1~4のいずれか1項に記載の半導体装置において、前記第1のゲート溝内の前記ゲート絶縁膜の上に位置する部分の前記保護膜の厚さは、2nm以上で且つ5nm以下であることを特徴とする半導体装置。請求項1~5のいずれか1項に記載の半導体装置において、前記ゲート絶縁膜及び前記保護膜は、前記第1のゲート溝及び前記第2のゲート溝のそれぞれの底面及び側壁面を覆うように形成されていることを特徴とする半導体装置。請求項1~5のいずれか1項に記載の半導体装置において、前記ゲート絶縁膜及び前記保護膜は、前記第1のゲート溝及び前記第2のゲート溝のそれぞれの側壁面上には形成されていないことを特徴とする半導体装置。請求項1~7のいずれか1項に記載の半導体装置において、前記半導体基板における前記第1のゲート溝の両側方には第1導電型の第1のソース/ドレイン領域が形成されており、前記半導体基板における前記第2のゲート溝の両側方には第2導電型の第2のソース/ドレイン領域が形成されていることを特徴とする半導体装置。請求項8に記載の半導体装置において、前記第1導電型はn型であり、前記第2導電型はp型であることを特徴とする半導体装置。請求項9に記載の半導体装置において、前記第1の金属含有膜は、チタン、アルミニウム、チタンとアルミニウムとの合金、窒化ハフニウム又は炭化タンタルを含むことを特徴とする半導体装置。請求項10に記載の半導体装置において、前記第1の金属含有膜の厚さは、1nm以上で且つ5nm以下であることを特徴とする半導体装置。請求項9~11のいずれか1項に記載の半導体装置において、前記第2の金属含有膜は、窒化チタン、酸化ルテニウム又は白金を含むことを特徴とする半導体装置。請求項12に記載の半導体装置において、前記第2の金属含有膜の厚さは、4nm以上であることを特徴とする半導体装置。請求項9~13のいずれか1項に記載の半導体装置において、前記第2のソース/ドレイン領域は、シリコンゲルマニウム層を有することを特徴とする半導体装置。請求項1~14のいずれか1項に記載の半導体装置において、前記ゲート絶縁膜は、高誘電率絶縁膜を含むことを特徴とする半導体装置。請求項15記載の半導体装置において、前記高誘電率絶縁膜は、少なくともハフニウム又はジルコニウムを含む絶縁膜であることを半導体装置。半導体基板における第1の領域及び第2の領域のそれぞれの上に第1のゲート溝及び第2のゲート溝を形成する工程aと、前記第1のゲート溝及び前記第2のゲート溝のそれぞれの少なくとも底面上にゲート絶縁膜を形成する工程bと、前記第1のゲート溝内の前記ゲート絶縁膜の上及び前記第2のゲート溝内の前記ゲート絶縁膜の上にそれぞれ保護膜を形成する工程cと、前記第1のゲート溝及び前記第2のゲート溝のそれぞれの底面及び側壁面を覆うように、前記第1のゲート溝内の前記保護膜の上及び前記第2のゲート溝内の前記保護膜の上に第1の金属含有膜を形成する工程dと、前記第2のゲート溝内の前記第1の金属含有膜、及び前記第2のゲート溝内の前記保護膜の上部を選択的に除去する工程eと、前記第1のゲート溝及び前記第2のゲート溝のそれぞれの底面及び側壁面を覆うように、前記第1のゲート溝内の前記第1の金属含有膜の上及び前記第2のゲート溝内の前記保護膜の上に第2の金属含有膜を形成する工程fと、前記第1のゲート溝及び前記第2のゲート溝のそれぞれにおける前記第2の金属含有膜により形成される凹部が埋まるように、前記第1のゲート溝内の前記第2の金属含有膜の上及び前記第2のゲート溝内の前記第2の金属含有膜の上に第3の金属含有膜を形成する工程gとを備えていることを特徴とする半導体装置の製造方法。請求項17に記載の半導体装置の製造方法において、前記工程aは、前記半導体基板における前記第1の領域及び前記第2の領域のそれぞれの上に第1のダミーゲート電極及び第2のダミーゲート電極を形成する工程a1と、前記第1のダミーゲート電極及び前記第2のダミーゲート電極を覆うように、前記半導体基板における前記第1の領域及び前記第2の領域のそれぞれの上に層間絶縁膜を形成し、その後、前記第1のダミーゲート電極及び前記第2のダミーゲート電極のそれぞれの頂部が露出するように、前記層間絶縁膜を薄くする工程a2と、前記第1のダミーゲート電極及び前記第2のダミーゲート電極を除去して、前記第1のゲート溝及び前記第2のゲート溝を形成する工程a3とを含むことを特徴とする半導体装置の製造方法。請求項18に記載の半導体装置の製造方法において、前記ゲート絶縁膜及び前記保護膜は、前記工程aの後に、前記第1のゲート溝及び前記第2のゲート溝のそれぞれの底面及び側壁面を覆うように形成されることを特徴とする半導体装置の製造方法。請求項18に記載の半導体装置の製造方法において、前記ゲート絶縁膜及び前記保護膜は、前記工程aの前に、前記第1のゲート溝の底面となる部分の前記半導体基板の上及び前記第2のゲート溝の底面となる部分の前記半導体基板の上にそれぞれ形成され、前記工程a1では、前記第1の領域及び前記第2の領域のそれぞれの上に、前記ゲート絶縁膜及び前記保護膜を介して、前記第1のダミーゲート電極及び前記第2のダミーゲート電極が形成されることを特徴とする半導体装置の製造方法。しかしながら、特許文献1に開示されている従来のゲートラストプロセスには、以下のような問題がある。すなわち、従来のゲートラストプロセスでは、ダミーゲート電極の除去後に、NMISFET及びPMISFETのそれぞれに応じた仕事関数調整用メタル材料を個別に成膜する必要がある。そのため、仕事関数調整用メタル材料の成膜、導電性埋め込み材料ダミーゲート電極の除去により形成されたゲート溝を埋め込むための導電性材料の成膜、及び層間膜上のつまりゲート溝の外側の前記各材料の除去をNMISFET及びPMISFETのそれぞれに対して個別に行う必要がある。従って、従来のゲートラストプロセスにおいては、工程数の増加、それに伴うコストの増大、加工工程が増加することに起因するプロセスばらつきの増大、及び、それに伴う歩留まりの低下等のリスクの増大等の問題が生じる。それに対して、特許文献2には、NMISFET及びPMISFETのそれぞれにおいてダミーゲート電極を同時に除去した後、例えばNMISFETの仕事関数調整用メタル材料を成膜し、その後、当該メタル材料をPMISFET上で除去した後、PMISFETの仕事関数調整用メタル材料を成膜するという方法が開示されている。特許文献2に開示されているゲートラストプロセスによると、ダミーゲートの加工工程及び除去工程、並びにCMPChemicalMechanicalPolishingによる仕事関数調整用メタル材料の除去工程のそれぞれの実施回数を1回にできるため、工程数の削減が可能となる。しかしながら、特許文献2に開示されているゲートラストプロセスにおいては、Highkゲート絶縁膜の直上で仕事関数調整用メタル材料の除去を行う必要があるため、ドライエッチング法又はウェットエッチング法を用いてエッチングを行う際に、Highkゲート絶縁膜にエッチャントが浸入してダメージが生じる。その結果、閾値電圧制御の不良、デバイス信頼性やトランジスタ特性等の劣化が引き起こされる懸念がある。また、Highkゲート絶縁膜上に形成されたメタル膜は、例えばCVDChemicalVaporDeposition法又はALDAtomicLayerDeposition法等による成膜のように、プラズマによる打ち込みがない環境で成膜されたとしても、Highkゲート絶縁膜と部分的に反応し、それにより、当該絶縁膜中にメタル材料が拡散して絶縁膜深さ方向に分布してしまう。その結果、後工程でのメタル材料除去時の除去性が劣化して、次のような問題が生じる。例えば、ダミーゲート電極の除去後に、NMISFETの仕事関数調整用メタル材料を成膜し、その後、当該メタル材料をPMISFET上で除去する場合、PMISFET上にNMISFETの仕事関数調整用メタル材料が残留してしまい、PMISFETに必要な仕事関数が得られなくなる。前記に鑑み、本発明は、ゲートラストプロセスの工程数を削減しつつ、所望の信頼性及び特性が得られるメタルゲート電極を備えたMISFETを実現できるようにすることを目的とする。前記の目的を達成するために、本発明に係る半導体装置は、半導体基板における第1の領域及び第2の領域のそれぞれの上に形成された第1のゲート溝及び第2のゲート溝と、前記第1のゲート溝及び前記第2のゲート溝のそれぞれの少なくとも底面上に形成されたゲート絶縁膜と、前記第1のゲート溝内の前記ゲート絶縁膜の上及び前記第2のゲート溝内の前記ゲート絶縁膜の上にそれぞれ形成された保護膜と、前記第1のゲート溝の底面及び側壁面を覆うように、前記第1のゲート溝内の前記保護膜の上に形成された第1の金属含有膜と、前記第1のゲート溝及び前記第2のゲート溝のそれぞれの底面及び側壁面を覆うように、前記第1のゲート溝内の前記第1の金属含有膜の上及び前記第2のゲート溝内の前記保護膜の上に形成された第2の金属含有膜と、前記第1のゲート溝及び前記第2のゲート溝のそれぞれにおける前記第2の金属含有膜により形成される凹部が埋まるように、前記第1のゲート溝内の前記第2の金属含有膜の上及び前記第2のゲート溝内の前記第2の金属含有膜の上に形成された第3の金属含有膜とを備え、前記第1のゲート溝内の前記ゲート絶縁膜の上に位置する部分の前記保護膜の厚さと比べて、前記第2のゲート溝内の前記ゲート絶縁膜の上に位置する部分の前記保護膜の厚さは薄いことを特徴とする半導体装置。本発明に係る半導体装置において、前記第1のゲート溝内の前記ゲート絶縁膜の上に位置する部分の前記保護膜の厚さと、前記第2のゲート溝内の前記ゲート絶縁膜の上に位置する部分の前記保護膜の厚さとの差は、1nm以上で且つ3nm以下であってもよい。本発明に係る半導体装置において、前記半導体基板の上部における前記第1の領域と前記第2の領域との間に素子分離領域が形成されており、前記第1のゲート溝と前記第2のゲート溝とは前記素子分離領域上で接続しており、前記素子分離領域上に位置する部分の前記保護膜には段差が形成されていてもよい。本発明に係る半導体装置において、前記保護膜は、窒化チタン、窒化ハフニウム又は窒化タンタルから構成されていてもよい。本発明に係る半導体装置において、前記第1のゲート溝内の前記ゲート絶縁膜の上に位置する部分の前記保護膜の厚さは、2nm以上で且つ5nm以下であってもよい。本発明に係る半導体装置において、前記ゲート絶縁膜及び前記保護膜は、前記第1のゲート溝及び前記第2のゲート溝のそれぞれの底面及び側壁面を覆うように形成されていてもよい。本発明に係る半導体装置において、前記ゲート絶縁膜及び前記保護膜は、前記第1のゲート溝及び前記第2のゲート溝のそれぞれの側壁面上には形成されていなくてもよい。本発明に係る半導体装置において、前記半導体基板における前記第1のゲート溝の両側方には第1導電型の第1のソース/ドレイン領域が形成されており、前記半導体基板における前記第2のゲート溝の両側方には第2導電型の第2のソース/ドレイン領域が形成されていてもよい。ここで、前記第1導電型がn型であり、前記第2導電型がp型である場合、前記第1の金属含有膜は、チタン、アルミニウム、チタンとアルミニウムとの合金、窒化ハフニウム又は炭化タンタルを含んでいてもよい。また、前記第1の金属含有膜の厚さは、1nm以上で且つ5nm以下であってもよい。また、前記第2の金属含有膜は、窒化チタン、酸化ルテニウム又は白金を含んでいてもよい。ここで、前記第2の金属含有膜は、白金以外の貴金属を含んでいてもよい。また、前記第2の金属含有膜の厚さは、4nm以上であってもよい。さらに、前記第2のソース/ドレイン領域は、シリコンゲルマニウム層を有していてもよい。尚、前記第3の金属含有膜つまり導電性埋め込み材料は、例えば、タングステン、アルミニウム又は窒化チタン等を含んでいてもよい。本発明に係る半導体装置において、前記ゲート絶縁膜は、高誘電率絶縁膜を含んでいてもよい。ここで、前記高誘電率絶縁膜は、少なくともハフニウム又はジルコニウムを含む絶縁膜であってもよい。本発明に係る半導体装置の製造方法は、半導体基板における第1の領域及び第2の領域のそれぞれの上に第1のゲート溝及び第2のゲート溝を形成する工程aと、前記第1のゲート溝及び前記第2のゲート溝のそれぞれの少なくとも底面上にゲート絶縁膜を形成する工程bと、前記第1のゲート溝内の前記ゲート絶縁膜の上及び前記第2のゲート溝内の前記ゲート絶縁膜の上にそれぞれ保護膜を形成する工程cと、前記第1のゲート溝及び前記第2のゲート溝のそれぞれの底面及び側壁面を覆うように、前記第1のゲート溝内の前記保護膜の上及び前記第2のゲート溝内の前記保護膜の上に第1の金属含有膜を形成する工程dと、前記第2のゲート溝内の前記第1の金属含有膜、及び前記第2のゲート溝内の前記保護膜の上部を選択的に除去する工程eと、前記第1のゲート溝及び前記第2のゲート溝のそれぞれの底面及び側壁面を覆うように、前記第1のゲート溝内の前記第1の金属含有膜の上及び前記第2のゲート溝内の前記保護膜の上に第2の金属含有膜を形成する工程fと、前記第1のゲート溝及び前記第2のゲート溝のそれぞれにおける前記第2の金属含有膜により形成される凹部が埋まるように、前記第1のゲート溝内の前記第2の金属含有膜の上及び前記第2のゲート溝内の前記第2の金属含有膜の上に第3の金属含有膜を形成する工程gとを備えている。本発明に係る半導体装置の製造方法において、前記工程aは、前記半導体基板における前記第1の領域及び前記第2の領域のそれぞれの上に第1のダミーゲート電極及び第2のダミーゲート電極を形成する工程a1と、前記第1のダミーゲート電極及び前記第2のダミーゲート電極を覆うように、前記半導体基板における前記第1の領域及び前記第2の領域のそれぞれの上に層間絶縁膜を形成し、その後、前記第1のダミーゲート電極及び前記第2のダミーゲート電極のそれぞれの頂部が露出するように、前記層間絶縁膜を薄くする工程a2と、前記第1のダミーゲート電極及び前記第2のダミーゲート電極を除去して、前記第1のゲート溝及び前記第2のゲート溝を形成する工程a3とを含んでいてもよい。ここで、前記ゲート絶縁膜及び前記保護膜は、前記工程aの後に、前記第1のゲート溝及び前記第2のゲート溝のそれぞれの底面及び側壁面を覆うように形成されてもよい。或いは、前記ゲート絶縁膜及び前記保護膜は、前記工程aの前に、前記第1のゲート溝の底面となる部分の前記半導体基板の上及び前記第2のゲート溝の底面となる部分の前記半導体基板の上にそれぞれ形成され、前記工程a1では、前記第1の領域及び前記第2の領域のそれぞれの上に、前記ゲート絶縁膜及び前記保護膜を介して、前記第1のダミーゲート電極及び前記第2のダミーゲート電極が形成されてもよい。本発明によると、各トランジスタ領域上におけるゲート溝の形成に際し、ダミーゲート電極の除去を同時に行うことによって、言い換えると、ダミーゲート電極の除去工程を1回だけ実施することによって、ゲートラストプロセスの工程数を削減することができ、それにより、製造コスト及び歩留まり等を改善することができる。また、本発明によると、ゲート絶縁膜と各トランジスタの仕事関数調整用メタル材料つまり第1の金属含有膜及び第2の金属含有膜との間に保護膜が形成されているため、保護膜を仕事関数調整用メタル材料の拡散緩衝層として、ゲート絶縁膜と各トランジスタの仕事関数調整用メタル材料とを分離し、それにより、両者の間の相互拡散を制御することができる。また、第2のゲート溝内の仕事関数調整用メタル材料つまり第1の金属含有膜を選択的に除去する際に、ゲート絶縁膜がエッチャントに直接さらされてダメージが生じる事態を阻止することが可能となる。従って、前述の相互拡散やダメージに起因する閾値電圧制御の不良、デバイス信頼性やトランジスタ特性等の劣化を防止することができる。さらに、本発明によると、ゲート絶縁膜と各トランジスタの仕事関数調整用メタル材料との間に保護膜を挿入することによって、ゲート絶縁膜中への仕事関数調整用メタル材料の拡散を制御することが可能となるだけではなく、第2のゲート溝内の仕事関数調整用メタル材料つまり第1の金属含有膜を選択的に除去する際に、保護膜上部を同時に除去することによって、次のような効果も得ることができる。すなわち、保護膜上部に拡散した又は打ち込まれた仕事関数調整用メタル材料を除去することができるので、メタル材料の残留に起因する仕事関数の劣化及び閾値電圧の劣化を防止することが可能となる。以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下に示す実施形態に限定されない。例えば、構成材料は以下に示す材料に限定されず、膜厚及び濃度などもそれぞれ以下に示す数値に限定されず、成膜方法及びエッチング方法なども以下に示す方法に限定されない。また、各図面においては、同一の部材に対して同一の符号を付け、説明を省略する場合がある。第1の実施形態まず、第1の実施形態に係る半導体装置の構造について、図1、図2a、b及び図3a、bを参照しながら説明する。図1は、本実施形態に係る半導体装置の平面図である。図2a、b及び図3a、bは、それぞれ、図1に示すAーA’線、B-B’線、C-C’線及びD-D’線における断面図である。尚、図1、図2a、b及び図3a、bにおいて、NMISとは、N型MISトランジスタNMISFETが形成されるN型MISトランジスタ形成領域を示し、PMISとは、P型MISトランジスタPMISFETが形成されるP型MISトランジスタ形成領域を示している。また、図1では、シリサイド層20、応力絶縁膜21及び層間絶縁膜22の図示を省略している。図1及び図2a、b及び図3a、bに示すように、例えばシリコンからなる半導体基板10の上部半導体領域に、N型MISトランジスタ形成領域とP型MISトランジスタ形成領域とを区画するように素子分離領域11が形成されている。N型MISトランジスタ形成領域の半導体基板10の上部にはp型ウェル領域12aが形成されていると共に、P型MISトランジスタ形成領域の半導体基板10の上部にはn型ウェル領域12bが形成されている。ここで、p型ウェル領域12aのうち素子分離領域11に囲まれている部分が活性領域10aとなり、n型ウェル領域12bのうち素子分離領域11に囲まれている部分が活性領域10bとなる。図1及び図2aに示すように、活性領域10aと活性領域10bとは素子分離領域11を挟んでチャネル幅方向ゲート幅方向に並んで配置されている。本実施形態に係る半導体装置では、活性領域10a上にN型MISトランジスタが形成されており、活性領域10b上にP型MISトランジスタが形成されている。N型MISトランジスタの構成は、以下に示す通りである。図3aに示すように、活性領域10a上に、絶縁膜111を底部とし且つ内側サイドウォールスペーサ14を側壁部とするゲート溝が設けられており、内側サイドウォールスペーサ14における当該ゲート溝の反対側には外側サイドウォールスペーサ16が設けられている。ここで、外側サイドウォールスペーサ16と活性領域10aとの間には下敷き絶縁膜15が設けられている。前記ゲート溝の底面つまり絶縁膜111及び側壁面つまり内側サイドウォールスペーサ14を覆うように高誘電率絶縁膜112が設けられている。また、前記ゲート溝内における高誘電率絶縁膜112により形成される凹部の底面及び側壁面を覆うように保護膜113が形成されており、前記ゲート溝内における保護膜113により形成される凹部の底面及び側壁面を覆うように、N型MISトランジスタの仕事関数調整用メタル電極膜以下、Nchメタル電極膜114aが形成されている。さらに、前記ゲート溝内におけるNchメタル電極膜114aにより形成される凹部の底面及び側壁面を覆うように、P型MISトランジスタの仕事関数調整用メタル電極膜以下、Pchメタル電極膜114bが形成されており、前記ゲート溝内におけるPchメタル電極膜114bにより形成される凹部を埋め込むように、導電性埋め込み膜115が埋め込まれている。すなわち、本実施形態に係る半導体装置のN型MISトランジスタでは、活性領域10a上のゲート溝内に、絶縁膜111及び高誘電率絶縁膜112からなるゲート絶縁膜を挟んで、保護膜113、Nchメタル電極膜114a、Pchメタル電極膜114b及び導電性埋め込み膜115からなるゲート電極が形成されている。また、活性領域10aにおける前記ゲート電極の両側方下には、n型エクステンション領域13aが形成されており、活性領域10aにおける前記ゲート電極から見て内側サイドウォールスペーサ14の両側方下には、n型ソース/ドレイン領域17aが形成されている。ここで、n型ソース/ドレイン領域17aの方がn型エクステンション領域13aよりも接合深さが深い。また、下敷き絶縁膜15の外側のn型ソース/ドレイン領域17aの上面上にはシリサイド層20が設けられている。尚、絶縁膜111は、例えば厚さ0.8nm程度のシリコン酸化膜からなり、高誘電率絶縁膜112は、例えば厚さ2nm~4nm程度のHfO2膜からなる。また、保護膜113は、金属、金属酸化物又は金属窒化物からなり、例えば2nm~5nm程度の厚さを有する。また、内側サイドウォールスペーサ14は、例えばシリコン窒化膜からなり、外側サイドウォールスペーサ16も、例えばシリコン窒化膜からなり、下敷き絶縁膜15は、例えばシリコン酸化膜からなる。n型エクステンション領域13a及びn型ソース/ドレイン領域17aのそれぞれには、例えばヒ素等のn型不純物が注入されている。シリサイド層20は、例えばCoSi、NiSi又はNiPtSiからなり、例えば5nm~20nm程度の厚さを有する。P型MISトランジスタの構成は、以下に示す通りである。図3bに示すように、活性領域10b上に、絶縁膜111を底部とし且つ内側サイドウォールスペーサ14を側壁部とするゲート溝が設けられており、内側サイドウォールスペーサ14における当該ゲート溝の反対側には外側サイドウォールスペーサ16が設けられている。ここで、外側サイドウォールスペーサ16と活性領域10aとの間には下敷き絶縁膜15が設けられている。前記ゲート溝の底面つまり絶縁膜111及び側壁面つまり内側サイドウォールスペーサ14を覆うように高誘電率絶縁膜112が設けられている。また、前記ゲート溝内における高誘電率絶縁膜112により形成される凹部の底面及び側壁面を覆うように保護膜113が形成されており、前記ゲート溝内における保護膜113により形成される凹部の底面及び側壁面を覆うように、Pchメタル電極膜114bが形成されている。さらに、前記ゲート溝内におけるPchメタル電極膜114bにより形成される凹部を埋め込むように、導電性埋め込み膜115が埋め込まれている。すなわち、本実施形態に係る半導体装置のP型MISトランジスタでは、活性領域10b上のゲート溝内に、絶縁膜111及び高誘電率絶縁膜112からなるゲート絶縁膜を挟んで、保護膜113、Pchメタル電極膜114b及び導電性埋め込み膜115からなるゲート電極が形成されている。ここで、P型MISトランジスタのゲート電極に含まれる保護膜113は、N型MISトランジスタのゲート電極に含まれる保護膜113よりも例えば1nm~3nm程度薄くなっている。また、活性領域10bにおける前記ゲート電極の両側方下には、p型エクステンション領域13bが形成されており、活性領域10bにおける前記ゲート電極から見て内側サイドウォールスペーサ14の両側方下には、p型ソース/ドレイン領域17bが形成されている。ここで、p型ソース/ドレイン領域17bの方がp型エクステンション領域13bよりも接合深さが深い。また、p型エクステンション領域13b及びp型ソース/ドレイン領域17bのそれぞれには、例えばボロン等のp型不純物が注入されている。さらに、p型ソース/ドレイン領域17bの上にはシリコンゲルマニウム層18が形成されている。シリコンゲルマニウム層18は、シリコンよりも大きい格子定数を有するシリコン混晶例えばSiGeからなり、圧縮応力第1の応力をゲート長方向及びゲート幅方向に生じさせる。また、このシリコンゲルマニウム層18は、例えば60nm程度の厚さを有しており、原子比でシリコンに対して例えば20~30程度のGeを含有している。このシリコンゲルマニウム層18にも、ボロン等のp型不純物が注入されている。すなわち、シリコンゲルマニウム層18におけるp型不純物の濃度は、p型ソース/ドレイン領域17bにおけるp型不純物の濃度と同一であることが好ましい。このように、p型ソース/ドレイン領域17b内にシリコンゲルマニウム層18が形成されているので、P型MISトランジスタのチャネル領域におけるゲート長方向に圧縮応力が印加される。その結果、P型MISトランジスタにおけるキャリア移動度正孔の移動度の向上を図ることができる。さらに、シリコンゲルマニウム層18の上にはシリコンエピタキシャル層19が形成されており、下敷き絶縁膜15の外側のシリコンエピタキシャル層19の上面上にはシリサイド層20が設けられている。これにより、シリサイド拡散不良やゲルマニウム汚染等の影響が後工程に出ないように配慮されている。従って、本実施形態では、PMISトランジスタの電流駆動能力を向上させることができる。尚、シリコンゲルマニウム層18は、p型ソース/ドレイン領域17b上のみに形成されており、n型ソース/ドレイン領域17a上には形成されていない。また、P型MISトランジスタ形成領域に設けられている絶縁膜111、高誘電率絶縁膜112、保護膜113、Pchメタル電極膜114b、導電性埋め込み膜115、内側サイドウォールスペーサ14、外側サイドウォールスペーサ16、下敷き絶縁膜15及びシリサイド層20のそれぞれの材料は、N型MISトランジスタ形成領域に設けられている絶縁膜111、高誘電率絶縁膜112、保護膜113、Pchメタル電極膜114b、導電性埋め込み膜115、内側サイドウォールスペーサ14、外側サイドウォールスペーサ16、下敷き絶縁膜15及びシリサイド層20のそれぞれの材料と同じである。また、図2b及び図3a、bに示すように、各トランジスタのゲート電極頂部が露出するように、半導体基板10上には応力絶縁膜21を介して層間絶縁膜22が形成されている。また、図1及び図2aに示すように、各トランジスタのゲート電極つまりゲート溝は、活性領域10aと活性領域10bとの間の素子分離領域11上で接続しており、素子分離領域11上に位置する部分の保護膜113には段差が形成されている。以上に説明したように、本実施形態の半導体装置においてはリプレースメントゲート構造を用いており、N型MISトランジスタのゲート電極は、保護膜113の直上にNchメタル電極膜114aが形成され且つNchメタル電極膜114aの直上にPchメタル電極膜114bが形成された構造を有し、P型MISトランジスタのゲート電極は、保護膜113の直上にPchメタル電極膜114bが形成された構造を有している。従って、後述するように、各トランジスタ領域上におけるゲート溝の形成に際し、ダミーゲート電極の除去を同時に行うことによって、言い換えると、ダミーゲート電極の除去工程を1回だけ実施することによって、ゲートラストプロセスの工程数を削減することができ、それにより、製造コスト及び歩留まり等を改善することができる。また、本実施形態によると、ゲート絶縁膜と各トランジスタの仕事関数調整用メタル材料つまりNchメタル電極膜114a及びPchメタル電極膜114bとの間に保護膜113が形成されているため、保護膜113を仕事関数調整用メタル材料の拡散緩衝層として、ゲート絶縁膜と各トランジスタの仕事関数調整用メタル材料とを分離し、それにより、両者の間の相互拡散を制御することができる。また、後述するように、P型MISトランジスタ領域のゲート溝内の仕事関数調整用メタル材料つまりNchメタル電極膜114aを選択的に除去する際に、ゲート絶縁膜がエッチャントに直接さらされてダメージが生じる事態を阻止することが可能となる。従って、前述の相互拡散やダメージに起因する閾値電圧制御の不良、デバイス信頼性やトランジスタ特性等の劣化を防止することができる。さらに、本実施形態によると、ゲート絶縁膜と各トランジスタの仕事関数調整用メタル材料との間に保護膜113を挿入することによって、ゲート絶縁膜中への仕事関数調整用メタル材料の拡散を制御することが可能となるだけではなく、後述するように、P型MISトランジスタ領域のゲート溝内の仕事関数調整用メタル材料つまりNchメタル電極膜114aを選択的に除去する際に、保護膜113上部を同時に除去することによって、次のような効果も得ることができる。すなわち、保護膜113上部に拡散した又は打ち込まれた仕事関数調整用メタル材料を除去することができるので、メタル材料の残留に起因する仕事関数の劣化及び閾値電圧の劣化を防止することが可能となる。以上のように、本実施形態によると、N型MISトランジスタ及びP型MISトランジスタのそれぞれの製造時の歩留まりを改善しつつ、N型MISトランジスタ及びP型MISトランジスタのそれぞれの低閾値電圧動作を可能とすることができる。以下、本実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図4a、b、図5a、b、図6a、b、図7a、b、図8a、b、図9a、b、図10a、b及び図11a、bは、本実施形態に係る半導体装置の製造方法を工程順に示す断面図である。尚、図4a、図5a、図6a、図7a、図8a、図9a、図10a及び図11aは、図1に示すC-C’線における断面図であり、図4b、図5b、図6b、図7b、図8b、図9b、図10b及び図11bは、図1に示すD-D’線における断面図である。また、図4a、b、図5a、b、図6a、b、図7a、b、図8a、b、図9a、b、図10a、b及び図11a、bにおいて、NMISとは、N型MISトランジスタNMISFETが形成されるN型MISトランジスタ形成領域を示し、PMISとは、P型MISトランジスタPMISFETが形成されるP型MISトランジスタ形成領域を示している。まず、図4a及びbに示すように、例えばシリコンからなる半導体基板10の上部半導体領域に、N型MISトランジスタ形成領域とP型MISトランジスタ形成領域とを区画するように素子分離領域11を形成する。続いて、N型MISトランジスタ形成領域の半導体基板10の上部にp型ウェル領域12aを形成すると共に、P型MISトランジスタ形成領域の半導体基板10の上部にn型ウェル領域12bを形成する。ここで、p型ウェル領域12aのうち素子分離領域11に囲まれている部分が活性領域10aとなり、n型ウェル領域12bのうち素子分離領域11に囲まれている部分が活性領域10bとなる。次に、図5a及びbに示すように、半導体基板10の表面全体に対して、例えばケミカル酸化処理を行って、ダミー界面シリコン酸化膜101を形成する。ケミカル酸化は、例えば、一般的に用いられている、塩酸HCl及び過酸化水素水H2O2の混合溶液、又は硫酸H2SO4及び過酸化水素水H2O2の混合溶液等により半導体基板10を処理することにより行ってもよい。ここで、ダミー界面シリコン酸化膜101として、光学膜厚が例えば1nm~5nm程度のドライ酸化膜又はラジカル酸化膜等を用いることもできる。ラジカル酸化膜は、例えば、水素H2と酸素O2又は一酸化二窒素N2Oとの混合ガス雰囲気中で600°C~850°C程度の温度の熱処理を行うことにより形成してもよい。続いて、図5a及びbに示すように、ダミー界面シリコン酸化膜101上に、例えばCVD法等により、ダミーゲート電極として、例えば膜厚50nm~100nm程度のポリシリコン膜102を堆積する。ここで、ポリシリコン膜102には不純物をドープする必要はない。逆に、ポリシリコン膜102に砒素等の不純物を高濃度でドープした場合、後工程のダミーゲート電極除去時に除去性が低下する等の悪影響が考えられるため、ポリシリコン膜102は、通常のノンドープポリシリコン膜でよい。その後、ポリシリコン膜102上に、例えばCVD法等により、例えば膜厚10nm~50nm程度の酸化シリコンSiO2からなるハードマスク膜103を形成する。次に、公知のリソグラフィ法及びエッチング法により、成膜したハードマスク膜103、ポリシリコン膜102及びダミー界面シリコン酸化膜101に対してゲートエッチングを行う。これにより、図5a及びbに示すように、活性領域10a及び10bのそれぞれの上に、ダミーゲート電極及びダミーゲート絶縁膜からなるダミーゲートスタック構造が形成される。続いて、図6a及びbに示すように、半導体基板10の表面全面の上並びに各ダミーゲートスタック構造の上面及び側面の上に、例えばALD法により、例えば膜厚5nm~10nm程度のシリコン窒化ALD-SiN膜を成膜する。その後、成膜したシリコン窒化膜に対してエッチバックを行って、シリコン窒化膜における各ダミーゲートスタック構造の両側面上を除く部分を除去することにより、各ダミーゲートスタック構造の両側面上に内側サイドウォールスペーサ14を形成する。次に、図6a及びbに示すように、公知の方法により、活性領域10bをマスクした状態で、活性領域10ap型ウェル領域12aに、ダミーゲートスタック構造及び内側サイドウォールスペーサ14をマスクとしてn型ドーパントを注入することにより、接合深さが比較的浅いn型エクステンション領域13aを形成する。その後、活性領域10aをマスクした状態で、活性領域10bn型ウェル領域12bに、ダミーゲートスタック構造及び内側サイドウォールスペーサ14をマスクとしてp型ドーパントを注入することにより、接合深さが比較的浅いp型エクステンション領域13bを形成する。続いて、図6a及びbに示すように、各ダミーゲートスタック構造の両側面上に内側サイドウォールスペーサ14を挟んでサイドウォール構造を形成する。具体的には、半導体基板10上の全面に、内側サイドウォールスペーサ14を含む各ダミーゲートスタック構造を覆うように、例えばCVD法又はALD法を用いて、下敷き絶縁膜15を成膜した後、下敷き絶縁膜15上にシリコン窒化膜を成膜し、その後、エッチバックを行うことによって、各ダミーゲートスタック構造の両側面上に内側サイドウォールスペーサ14を挟んで外側サイドウォールスペーサ16を形成する。ここで、外側サイドウォールスペーサ16と活性領域10aとの間には下敷き絶縁膜15が介在する。続いて、図6a及びbに示すように、活性領域10bをマスクした状態で、活性領域10ap型ウェル領域12aに、ダミーゲートスタック構造、内側サイドウォールスペーサ14及び外側サイドウォールスペーサ16をマスクとして、n型ドーパントを注入することにより、n型エクステンション領域13aよりも接合深さが深いn型ソース/ドレイン領域17aを形成する。その後、活性領域10aをマスクした状態で、活性領域10bn型ウェル領域12bに、ダミーゲートスタック構造、内側サイドウォールスペーサ14及び外側サイドウォールスペーサ16をマスクとして、p型ドーパントを注入することにより、p型エクステンション領域13bよりも接合深さが深いp型ソース/ドレイン領域17bを形成する。続いて、N型MISトランジスタ形成領域を覆うレジストマスク図示省略未記載と、P型MISトランジスタ形成領域におけるハードマスク膜103、内側サイドウォールスペーサ14及び外側サイドウォールスペーサ16とをエッチングマスクとし、例えばHBrをエッチングガスとして、p型ソース/ドレイン領域17bの上部に対してドライエッチングを行う。これにより、p型ソース/ドレイン領域17bの上部にリセス部シリコン混晶部を形成するための凹部が形成される。リセス部の深さは、例えば60nmである。その後、図6bに示すように、リセス部内にシリコンゲルマニウム層18をエピタキシャル成長により形成する。ここで、Siのソースガスとして、例えばシランSiH4又はジクロロシランSiH4Cl2等を、Geのソースガスとして、例えばゲルマンGeH4等を使用することができる。また、ボロンなどのp型不純物を注入しながら、シリコンゲルマニウム層18をエピタキシャル成長により形成してもよい。このように形成されたシリコンゲルマニウム層シリコン混晶層18は活性領域10bの一部分となる。また、シリコンゲルマニウム層18は例えば60nm程度の厚さを有し、シリコンゲルマニウム層18におけるGeの濃度は例えば20~30原子程度である。その後、図6bに示すように、シリコンゲルマニウム層18上に、シリサイド用カバー膜として、例えばシランSiH4又はジクロロシランSiH4Cl2等を用いて、例えば10nm~30nm程度のシリコンエピタキシャル層シリコンキャップ層19をエピタキシャル成長により選択的に形成する。その後、前述のN型MISトランジスタ形成領域を覆うレジストマスクを除去した後、半導体基板10に対して例えば1000°C程度のスパイクアニール処理を行う。この熱処理により、半導体基板10に注入されたn型不純物及びp型不純物がそれぞれ活性化される。続いて、例えばPVDPhysicalVaporDeposition法又はCVD法等により、各ソース/ドレイン領域17a及び17bが形成された半導体基板10の上に全面にわたって、例えば、コバルトCo、タングステンW、プラチナPt又はニッケルNi等からなる金属膜を堆積する。その後、所定の熱処理及び未反応金属膜の選択除去を行う。これによって、図6a及びbに示すように、n型ソース/ドレイン領域17aの上部及びp型ソース/ドレイン領域17b正確にはシリコンエピタキシャル層20の上部に、金属シリサイドであるシリサイド層20を形成する。次に、図7a及びbに示すように、例えばCVD法等により、N型MISトランジスタ形成領域及びP型MISトランジスタ形成領域のそれぞれを覆うように、例えば窒化シリコンSiNからなる応力絶縁膜21を成膜する。この応力絶縁膜21を設けることにより、各シリサイド層20の酸化が抑制されると共に、各トランジスタにおけるチャネル方向の歪み効果を生じさせることができる。尚、N型MISトランジスタ形成領域及びP型MISトランジスタ形成領域をそれぞれ個別にマスクすることにより、応力絶縁膜21として、N型MISトランジスタ形成領域には引張り応力を生じさせる効果を持つSiN膜を、P型MISトランジスタ形成領域には圧縮応力を生じさせる効果を持つSiNをそれぞれ個別に形成してもよい。次に、図7a及びbに示すように、各ダミーゲートスタック構造の間を埋め込むように、応力絶縁膜21上に例えばシリコン酸化膜からなる層間絶縁膜22を堆積する。ここで、各ダミーゲートスタック構造の間にボイドやシーム等の埋め込み不良が生じることを阻止しつつ、応力絶縁膜21からの窒素の脱離、シリサイド層20の構成材料のチャネル領域側への拡散、及び、ソース/ドレイン領域等の不純物深さ分布の劣化等を防止するために、低温且つ埋め込み性に優れた成膜方法、例えばALD法又はCVD法を用いて層間絶縁膜22を成膜してもよい。次に、例えばCMP法により、層間絶縁膜22に対して平坦化処理を行って、層間絶縁膜22の上部、応力絶縁膜21の一部、及び各ダミーゲートスタック構造のハードマスク膜103を除去することにより、各ダミーゲートスタック構造のポリシリコン膜ダミーゲート電極膜102を露出させる。次に、例えばウェットエッチング法により、各ダミーゲートスタック構造のポリシリコン膜102を除去する。このポリシリコン膜102が除去された結果、図7a及びbに示すように、活性領域10a上に、互いに対向する内側サイドウォールスペーサ14を側壁部とし且つ露出したダミー界面シリコン酸化膜101を底部とするゲート溝23aが形成されると共に、活性領域10b上に、互いに対向する内側サイドウォールスペーサ14を側壁部とし且つ露出したダミー界面シリコン酸化膜101を底部とするゲート溝23bが形成される。ここで、ダミーゲート電極であるポリシリコン膜102を除去する際には、エッチングダメージがなく且つ酸化シリコンとの選択性が高い溶液、例えば水酸化テトラメチルアンモニウムTMAH:TetraMethylAmmoniumHydroxide溶液を用いてもよい。この場合、薬液温度が例えば50°C程度で、濃度体積濃度が例えば3~5程度の低濃度溶液を用いると、取り扱いが容易になる。続いて、各ゲート溝23a及び23bの底部のダミー界面シリコン酸化膜101を除去する。ここで、例えば、希釈フッ化水素酸、具体的には、濃度体積濃度が例えば1~2程度のフッ化水素酸を用いてダミー界面シリコン酸化膜101を除去してもよいが、外側サイドウォールスペーサ16下の下敷き絶縁膜15がエッチングされないように注意する必要がある。続いて、図8a及びbに示すように、各ゲート溝23a及び23bの底部に、例えば界面シリコン酸化膜からなる絶縁膜111を形成する。絶縁膜111としては、例えば、光学膜厚が0.5nm~1nm程度のケミカル酸化膜、又は光学膜厚が0.5nm~2.0nm程度のドライ酸化膜若しくはラジカル酸化膜等を用いてもよい。ケミカル酸化膜は、例えば、一般的に用いられている、塩酸HCl及び過酸化水素水H2O2の混合溶液、又は硫酸H2SO4及び過酸化水素水H2O2の混合溶液等により半導体基板10を処理することにより形成してもよい。また、O3を混入させた純水に半導体基板10を曝すことによって、ケミカル酸化膜を形成してもよい。一方、ラジカル酸化膜は、水素H2と酸素O2又は一酸化二窒素N2Oとの混合ガス雰囲気中で600°C~850°C程度の温度の熱処理を行うことにより形成してもよい。続いて、図8a及びbに示すように、例えば原子層堆積ALD法により、各ゲート溝23a及び23における絶縁膜111の上面及び各ゲート溝23a及び23の両側壁面を覆うように、半導体基板10上の全面に高誘電率絶縁膜112を形成する。高誘電率膜112としては、例えば、ハフニウムシリケートHfSiO、窒素添加ハフニウムシリケートHfSiON、酸化ハフニウムHfO又は酸化ハフニウムジルコニウムHfZrO等のハフニウムHf含有絶縁膜を用いることができる。また、ALD法を用いて高誘電率絶縁膜112を形成する場合、例えば、原料として、テトラキスエチルメチルアミノハフニウムHfNC2H5CH34等のハフニウムHfを含む有機系材料と、モノシランSiH4等のシリコンSiを含むガス又はトリスジメチルアミノシランSiHNCH323等のシリコンSiを含む有機系材料とを用いて、250°C~350°C程度の成膜温度で、短時間に且つ繰り返し堆積を行うと共に、1つの堆積から次の堆積までの間に余剰原料のパージを行いながら、酸素O2ガス、オゾンO3ガス又は水蒸気H2O等を用いて堆積膜の酸化を行ってもよい。尚、Hf含有原料として、有機系材料に代えて、塩化ハフニウムHfCl4又は塩化ジルコニウムZrCl4等の無機系材料を用いてもよい。また、高誘電率絶縁膜112の膜厚を、例えばEOT等価酸化膜厚で0.5nm~2.0nm程度とする場合には、高誘電率絶縁膜112と絶縁膜111とを合わせた物理膜厚を1nm~3nm程度とすればよい。また、高誘電率絶縁膜112として、前述したように、酸化ジルコニウムZrOを含むHf含有誘電体膜としてもよいし、又は、Hf含有誘電体膜に代えて、例えば、酸化ジルコニウムZrOからなる単体の誘電率膜を用いてもよい。続いて、図8a及びbに示すように、各ゲート溝23a及び23の底面及び両側壁面を覆うように、高誘電率絶縁膜112の上に保護膜113を形成する。保護膜113は、後工程でP型MISトランジスタ形成領域上においてNchメタル電極膜を除去する際に、Nchメタル電極膜の構成材料がP型MISトランジスタ形成領域の高誘電率絶縁膜112中へ拡散することを防止するためのストッパー機能を有する。また、保護膜113は、Nchメタル電極膜の除去時に高誘電率絶縁膜112が薬液又はエッチャントに直接曝されてダメージを受けることを阻止するためのストッパー機能を有する。保護膜113の材料としては、例えば、窒化チタン、窒化ハフニウム、窒化タンタル若しくは窒化ニッケル等の金属窒化物を用いてもよい。保護膜113の膜厚堆積時膜厚は例えば2~5nm程度であってもよい。また、保護膜113の成膜方法としては、例えばALD法又はPVD法のいずれを用いてもよい。続いて、図8a及びbに示すように、各ゲート溝23a及び23の底面及び両側壁面を覆うように、保護膜113上に、N型MISトランジスタの実効仕事関数の値をシフトさせるための仕事関数調整用メタル電極膜Nchメタル電極膜114aを形成する。Nchメタル電極膜114aの材料としては、N型MISトランジスタの仕事関数を持つ金属又は当該金属の化合物、例えば、金属アルミニウム、金属チタン、若しくはそれらの合金、窒化ハフニウム、炭化タンタル又はランタン酸化物等を用いてもよい。Nchメタル電極膜114aの膜厚堆積時膜厚は例えば1nm~5nm程度であってもよい。また、Nchメタル電極膜114aの成膜方法としては、例えばALD法又はPVD法のいずれを用いてもよい。但し、Nchメタル電極膜114aについては、特に、短チャネル領域のしきい値劣化つまり、チャネル長が短くなった場合の閾値電圧の劣化を阻止する必要がある点、及び、各ゲート溝23a及び23の底面及び両側壁面を確実に被覆する必要がある点から、例えばALD法又は高指向性スパッタ法等による成膜方法を用いてもい。尚、Nchメタル電極膜114aの構成材料は、大気暴露やリソグラフィ工程等による酸化に起因して特性が容易に劣化する傾向があるので、Nchメタル電極膜114aの形成後に、保護膜113と同様の保護膜によってNchメタル電極膜114aを覆い、それによって、Nchメタル電極膜114aの酸化を防止して特性を安定化させてもよい。次に、図9a及びbに示すように、公知のリソグラフィ法を用いて、N型MISトランジスタ形成領域を覆うレジストパターン121を形成した後、レジストパターン121をマスクとして、P型MISトランジスタ形成領域に形成されたNchメタル電極膜114aの除去を行う。Nchメタル電極膜114aの除去には、ドライエッチング法又はウェットエッチング法のいずれの方法を用いてもよいが、エッチングダメージによって高誘電率絶縁膜112の信頼性を劣化させず、且つNchメタル電極膜114aを効率良く除去できる方法を用いることが望ましい。例えば、Nchメタル電極膜114aがAl、Ti又はTaを含む場合、硫酸H2SO4、過酸化水素H2O2、又は塩酸HClと過酸化水素H2O2との混合薬液を用いてNchメタル電極膜114aを除去してもよい。図12a、b及び図13a、bは、本実施形態に係る半導体装置の製造方法のうち、図9a及びbに示す工程から図10a及びbに示す工程までの詳細を工程順に示す断面図図1に示すA-A’線における断面図である。図12aに示すように、N型MISトランジスタ形成領域を覆うレジストパターン121を形成した後、図12bに示すように、レジストパターン121をマスクとして、P型MISトランジスタ形成領域に形成されたNchメタル電極膜114aの除去を行う。このとき、P型MISトランジスタ形成領域において、Nchメタル電極膜114aの構成材料が拡散している保護膜113の上部も合わせて除去する。これにより、PN境界部つまりN型MISトランジスタ形成領域とP型MISトランジスタ形成領域とを区画する素子分離領域11上において保護膜113に段差が発生する。当該段差の大きさは、保護膜113の膜厚堆積時膜厚に依存するが、保護膜113の膜厚堆積時膜厚が例えば5nm程度である場合、1nm~3nm程度となる。ここで、本実施形態は、P型MISトランジスタ形成領域において保護膜113を完全には除去しないことを特徴としている。また、P型MISトランジスタ形成領域においてNchメタル電極膜114aと共に保護膜113の上部を同時に除去することにより、P型MISトランジスタ形成領域においてNchメタル電極膜114aを完全につまり最大限に除去することが可能となる。次に、図13aに示すように、レジストパターン121を除去した後、図10a、b及び図13bに示すように、各ゲート溝23a及び23bのそれぞれの底面及び側壁面を覆うように、ゲート溝23a内のNchメタル電極膜114aの上及びゲート溝23b内の保護膜113の上に、P型MISトランジスタの仕事関数調整用メタル電極膜Pchメタル電極膜114bを形成する。Pchメタル電極膜114bの材料としては、比較的高い仕事関数を持つ材料、例えば、窒化チタン、ルテニウム酸化物、又は白金若しくは金等の貴金属等を用いてもよい。Pchメタル電極膜114bの膜厚堆積時膜厚は例えば4nm~10nm程度であってもよい。また、Pchメタル電極膜114bの成膜方法としては、PVD法の他、例えばALD法又はPVD法のいずれを用いてもよい。続いて、図10a、b及び図13bに示すように、各ゲート溝23a及び23bのそれぞれにおけるPchメタル電極膜114bにより形成される凹部が埋まるように、ゲート溝23a内のPchメタル電極膜114bの上及びゲート溝23b内のPchメタル電極膜114bの上に導電性の金属含有膜115を形成する。金属含有膜115の材料としては、例えば、タングステンW、アルミニウムAl、又は窒化チタンTiN等が適用可能である。また、各ゲート溝23a及び23b内でのシームやボイドの形成を抑制するために、例えば、金属含有膜115の成膜前に、金属含有膜115との親和性の高いシード層を形成しておき、その後、例えばALD法又は高温リフローを伴うPVD法のいずれかを用いて金属含有膜115を成膜することが望ましい。次に、図11a及びbに示すように、CMP法により、各ゲート溝23a及び23bの外側の金属含有膜115、Pchメタル電極膜114b、Nchメタル電極膜114a、保護膜113及び高誘電率絶縁膜112を研磨して除去すると共に、各ゲート溝23a及び23bに埋め込まれた前記の各膜の平坦化を行う。ここで、図11a及びbに示す研磨及び除去をCMP法のみを用いて実施すると、幅広パターンを有する各ゲート溝23a及び23bに形成されたゲート電極の上面高さが弧状に変化するように研磨される、いわゆるディッシングが問題になる場合がある。その場合には、CMP法とドライエッチングによるエッチバックとを組み合わせて前記の各膜を除去してもよい。その後、図示は省略しているが、n型ソース/ドレイン領域17a及びp型ソース/ドレイン領域17b正確には各ソース/ドレイン領域上のシリサイド層20、並びに各ゲート溝23a及び23bに埋め込まれたリプレースメントゲート電極のそれぞれに電気的に接続するコンタクト及び配線の形成を行うことにより、半導体装置を完成させる。第2の実施形態まず、第2の実施形態に係る半導体装置の構造について、図14、図15a、b及び図16a、bを参照しながら説明する。図14は、本実施形態に係る半導体装置の平面図である。図15a、b及び図16a、bは、それぞれ、図14に示すAーA’線、B-B’線、C-C’線及びD-D’線における断面図である。尚、図14、図15a、b及び図16a、bにおいて、図1、図2a、b及び図3a、bに示す第1の実施形態に係る半導体装置と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。また、図14、図15a、b及び図16a、bにおいて、NMISとは、N型MISトランジスタNMISFETが形成されるN型MISトランジスタ形成領域を示し、PMISとは、P型MISトランジスタPMISFETが形成されるP型MISトランジスタ形成領域を示している。また、図14では、シリサイド層20、応力絶縁膜21及び層間絶縁膜22の図示を省略している。図14、図15a、b及び図16a、bに示すように、本実施形態に係る半導体装置が第1の実施形態と異なっている点は、活性領域10a及び10bのそれぞれの上における絶縁膜111を底部とし且つ内側サイドウォールスペーサ14を側壁部とするゲート溝の側壁面上には、高誘電率絶縁膜112及び保護膜113が形成されていないことである。このような本実施形態に係る半導体装置によっても、第1の実施形態と同様の効果を得ることができる。また、本実施形態に係る半導体装置を製造する方法が第1の実施形態と異なっている点は、ダミーゲート電極形成前に、絶縁膜界面シリコン酸化膜111、高誘電率絶縁膜112、及び、ダミーゲート電極除去時のエッチングストップ層として機能する保護膜金属含有層113の形成を行うことである。以下、本実施形態に係る半導体装置の製造方法について、図面を参照しながら詳細に説明する。図17a、b、図18a、b、図19a、b、図20a、b、図21a、b、図22a、b、図23a、b及び図24a、bは、本実施形態に係る半導体装置の製造方法を工程順に示す断面図である。尚、図17a、図18a、図19a、図20a、図21a、図22a、図23a及び図24aは、図14に示すC-C’線における断面図であり、図17b、図18b、図19b、図20b、図21b、図22b、図23b及び図24bは、図14に示すD-D’線における断面図である。また、図17a、b、図18a、b、図19a、b、図20a、b、図21a、b、図22a、b、図23a、b及び図24a、bにおいて、NMISとは、N型MISトランジスタNMISFETが形成されるN型MISトランジスタ形成領域を示し、PMISとは、P型MISトランジスタPMISFETが形成されるP型MISトランジスタ形成領域を示している。まず、第1の実施形態の図4a及びbに示す工程と同様に、図17a及びbに示すように、例えばシリコンからなる半導体基板10の上部半導体領域に、N型MISトランジスタ形成領域とP型MISトランジスタ形成領域とを区画するように素子分離領域11を形成する。続いて、N型MISトランジスタ形成領域の半導体基板10の上部にp型ウェル領域12aを形成すると共に、P型MISトランジスタ形成領域の半導体基板10の上部にn型ウェル領域12bを形成する。ここで、p型ウェル領域12aのうち素子分離領域11に囲まれている部分が活性領域10aとなり、n型ウェル領域12bのうち素子分離領域11に囲まれている部分が活性領域10bとなる。次に、図18a及びbに示すように、半導体基板10に対して、例えばウェット処理を行うことにより、半導体基板10の表面上に、例えば厚さ1nm以下の薄い界面シリコン酸化膜からなる絶縁膜111を形成する。ウェット処理においては、例えば、塩酸HClと過酸化水素H2O2との混合液であるHPMHydrochloricacidHydrogenPeroxideMixture溶液、又はオゾンO3水等を用いてもよい。また必要に応じて、酸素O2と水素H2との混合ガス雰囲気中又は一酸化二窒素N2Oと水素H2との混合ガス雰囲気中で低温RTPRapidThermalProcessプロセスを行うことによって、絶縁膜111となる界面シリコン酸化膜を形成してもよい。次に、図18a及びbに示すように、例えばALD法により、絶縁膜111上に高誘電率絶縁膜112を形成する。高誘電率絶縁膜112の具体的な形成方法は、第1の実施形態の図8a及びbに示す工程における高誘電率絶縁膜112の形成方法と同様である。次に、図18a及びbに示すように、高誘電率絶縁膜112の上に、例えば厚さ2nm~5nm程度の保護膜113を形成する。保護膜113は、後工程でダミーゲート電極を除去する際、及び、後工程でP型MISトランジスタ形成領域上においてNchメタル電極膜を除去する際に、高誘電率絶縁膜112がエッチングされることを防止するエッチングストップ層として機能する。保護膜113の材料としては、例えば、窒化チタン、窒化ハフニウム、窒化タンタル若しくは窒化ニッケル等の金属窒化物を用いてもよい。また、保護膜113の成膜方法としては、例えばALD法又はPVD法のいずれを用いてもよい。次に、図18a及びbに示すように、保護膜113上に、例えばCVD法等により、ダミーゲート電極として、例えば膜厚50nm~100nm程度のポリシリコン膜102を堆積する。ここで、ポリシリコン膜102には不純物をドープする必要はない。逆に、ポリシリコン膜102に砒素等の不純物を高濃度でドープした場合、後工程のダミーゲート電極除去時に除去性が低下する等の悪影響が考えられるため、ポリシリコン膜102は、通常のノンドープポリシリコン膜でよい。その後、ポリシリコン膜102上に、例えばCVD法等により、例えば膜厚10nm~50nm程度の酸化シリコンSiO2からなるハードマスク膜103を形成する。次に、公知のリソグラフィ法及びエッチング法により、成膜したハードマスク膜103、ポリシリコン膜102、保護膜113、高誘電率絶縁膜112及び絶縁膜111に対してゲートエッチングを行う。これにより、図18a及びbに示すように、活性領域10a及び10bのそれぞれの上に、絶縁膜111及び高誘電率絶縁膜112からなるゲート絶縁膜並びに保護膜113を介して、ダミーゲート電極が形成される。次に、第1の実施形態の図6a、b及び図7a、bに示す工程と同様に、図19a及びbに示すように、内側サイドウォールスペーサ14、n型エクステンション領域13a、p型エクステンション領域13b、下敷き絶縁膜15、外側サイドウォールスペーサ16、n型ソース/ドレイン領域17a、p型ソース/ドレイン領域17b、シリコンゲルマニウム層18、シリコンエピタキシャル層シリコンキャップ層19、シリサイド層20、応力絶縁膜21及び層間絶縁膜22を形成した後、層間絶縁膜22に対して平坦化処理を行って、各ダミーゲートスタック構造のポリシリコン膜ダミーゲート電極膜102を露出させる。次に、図20a及びbに示すように、例えばTMAH溶液を用いたウェットエッチング法により、各ダミーゲートスタック構造のポリシリコン膜102を除去する。このポリシリコン膜102が除去された結果、図20a及びbに示すように、活性領域10a上に、互いに対向する内側サイドウォールスペーサ14を側壁部とし且つ露出した保護膜113を底部とするゲート溝23aが形成されると共に、活性領域10b上に、互いに対向する内側サイドウォールスペーサ14を側壁部とし且つ露出した保護膜113を底部とするゲート溝23bが形成される。次に、各ゲート溝23a及び23b内の保護膜113表面の残留酸化物の除去を行った後、図21a及びbに示すように、各ゲート溝23a及び23の底面及び両側壁面を覆うように、保護膜113上に、N型MISトランジスタの実効仕事関数の値をシフトさせるための仕事関数調整用メタル電極膜Nchメタル電極膜114aを形成する。Nchメタル電極膜114aの材料、膜厚及び成膜方法は、第1の実施形態の場合と同様である。次に、図22a及びbに示すように、公知のリソグラフィ法を用いて、N型MISトランジスタ形成領域を覆うレジストパターン121を形成した後、レジストパターン121をマスクとして、P型MISトランジスタ形成領域に形成されたNchメタル電極膜114aの除去を行う。Nchメタル電極膜114aの除去方法は、第1の実施形態の場合と同様である。図25a、b及び図26a、bは、本実施形態に係る半導体装置の製造方法のうち、図22a及びbに示す工程から図23a及びbに示す工程までの詳細を工程順に示す断面図図14に示すA-A’線における断面図である。図25aに示すように、N型MISトランジスタ形成領域を覆うレジストパターン121を形成した後、図25bに示すように、レジストパターン121をマスクとして、P型MISトランジスタ形成領域に形成されたNchメタル電極膜114aの除去を行う。このとき、P型MISトランジスタ形成領域において、Nchメタル電極膜114aの構成材料が拡散している保護膜113の上部も合わせて除去する。これにより、PN境界部つまりN型MISトランジスタ形成領域とP型MISトランジスタ形成領域とを区画する素子分離領域11上において保護膜113に段差が発生する。当該段差の大きさは、保護膜113の膜厚堆積時膜厚に依存するが、保護膜113の膜厚堆積時膜厚が例えば5nm程度である場合、1nm~3nm程度となる。ここで、本実施形態は、P型MISトランジスタ形成領域において保護膜113を完全には除去しないことを特徴としている。また、P型MISトランジスタ形成領域においてNchメタル電極膜114aと共に保護膜113の上部を同時に除去することにより、P型MISトランジスタ形成領域においてNchメタル電極膜114aを完全につまり最大限に除去することが可能となる。次に、図26aに示すように、レジストパターン121を除去した後、図23a、b及び図26bに示すように、各ゲート溝23a及び23bのそれぞれの底面及び側壁面を覆うように、ゲート溝23a内のNchメタル電極膜114aの上及びゲート溝23b内の保護膜113の上に、P型MISトランジスタの仕事関数調整用メタル電極膜Pchメタル電極膜114bを形成する。Pchメタル電極膜114bの材料、膜厚及び成膜方法は、第1の実施形態の場合と同様である。続いて、図23a、b及び図26bに示すように、各ゲート溝23a及び23bのそれぞれにおけるPchメタル電極膜114bにより形成される凹部が埋まるように、ゲート溝23a内のPchメタル電極膜114bの上及びゲート溝23b内のPchメタル電極膜114bの上に導電性の金属含有膜115を形成する。金属含有膜115の材料及び成膜方法は、第1の実施形態の場合と同様である。次に、図24a及びbに示すように、CMP法により、各ゲート溝23a及び23bの外側の金属含有膜115、Pchメタル電極膜114b及びNchメタル電極膜114aを研磨して除去すると共に、各ゲート溝23a及び23bに埋め込まれた前記の各膜の平坦化を行う。ここで、図24a及びbに示す研磨及び除去をCMP法のみを用いて実施すると、幅広パターンを有する各ゲート溝23a及び23bに形成されたゲート電極の上面高さが弧状に変化するように研磨される、いわゆるディッシングが問題になる場合がある。その場合には、CMP法とドライエッチングによるエッチバックとを組み合わせて前記の各膜を除去してもよい。その後、図示は省略しているが、n型ソース/ドレイン領域17a及びp型ソース/ドレイン領域17b正確には各ソース/ドレイン領域上のシリサイド層20、並びに各ゲート溝23a及び23bに埋め込まれたリプレースメントゲート電極のそれぞれに電気的に接続するコンタクト及び配線の形成を行うことにより、半導体装置を完成させる。尚、第1及び第2の実施形態においては、N型MISトランジスタ形成領域及びP型MISトランジスタ形成領域にN型MISトランジスタの仕事関数調整用メタル電極膜Nchメタル電極膜114aを形成した後、P型MISトランジスタ形成領域に形成されたNchメタル電極膜114aを除去し、その後、N型MISトランジスタ形成領域及びP型MISトランジスタ形成領域にP型MISトランジスタの仕事関数調整用メタル電極膜Pchメタル電極膜114bを形成した。しかし、これに代えて、N型MISトランジスタ形成領域及びP型MISトランジスタ形成領域にPchメタル電極膜を形成した後、N型MISトランジスタ形成領域に形成されたPchメタル電極膜を除去し、その後、N型MISトランジスタ形成領域及びP型MISトランジスタ形成領域にNchメタル電極膜を形成してもよい。但し、Nchメタル電極膜114aは、例えばAl、Ti又はMo等の酸化されやすい物質を含むと共に、当該酸化に起因してN型MISトランジスタの特性が変動して劣化する場合がある。このため、Pchメタル電極膜を先に形成した場合、例えば、高誘電率絶縁膜上におけるPchメタル電極膜の洗浄工程や除去工程等に伴う酸素残留、及び、その後に形成されるNchメタル電極膜との反応に起因するPchメタル電極膜の特性変動等が問題となる場合がある。このような場合には、第1及び第2の実施形態のように、Nchメタル電極膜を先に形成すること、言い換えると、N型MISトランジスタ形成領域においてPchメタル電極膜の除去を行わないことが望ましい。