"縦続接続された複数の遅延素子を用いて、入力信号と出力信号の位相を合致させるロック調整動作を行うDLL回路と、リファレンス電位を基準として生成した出力電圧を、前記複数の遅延素子に供給する遅延素子用電源回路と、前記出力電圧が前記リファレンス電位の一定範囲内にあるか否かを検出し、前記出力電圧が前記一定範囲内にない場合、前記ロック調整動作を停止させるDLL動作信号を前記DLL回路に出力する検出回路と、を有する半導体回路。前記検出回路は、前記出力電圧が前記一定範囲の上限値よりも大きい場合にはHを、小さい場合にはLを、それぞれ出力する第1の比較回路と、前記出力電圧が前記一定範囲の下限値よりも大きい場合にはHを、小さい場合にはLを、それぞれ出力する第2の比較回路と、前記第1の比較回路の出力と前記第2の比較回路の出力とのXORを演算するXOR回路と、を有し、前記XOR回路の演算結果Hが、前記DLL回路の前記ロック調整動作を停止させる前記DLL動作信号となる、請求項1に記載の半導体装置。しかしながら、ロック状態達成後にカウンタ値を固定するDLL回路では、ロック状態達成前に遅延素子を動作させる動作電圧に異常があり、その異常がロック状態達成後に解消した場合、状態達成前後で各遅延素子の遅延時間が異なることに起因して、入力信号と出力信号の位相差が増大してしまうという課題がある。以下、この課題について詳述する。A遅延素子の動作電圧の変化とロック精度の悪化について遅延素子の遅延時間は、動作電圧に応じて変化する。表1は、遅延素子の動作電圧が標準動作電圧から±100mV変化した場合の遅延時間を示している。なお、表1において、単位はpsである。表1に示すように、100mVの電圧変化に伴い、遅延素子1個あたり50psの位相差が発生する。そのため、例えば、32個の遅延素子が縦続接続されたディレイラインの場合、ディレイライン全体では、100mVの電圧変化に伴い、1600psもの位相差が発生し、ロック精度が悪化する。以上より、ディレイラインには、常に一定の電圧を供給することができる安定した電源回路が必要と言える。B遅延素子用電源回路の独立化ディレイラインへの電圧供給の安定化のために、遅延素子用電源回路の独立化が試行されている。遅延素子用電源回路とは、外部電源電圧に依らず一定の電圧を遅延素子に供給し、各遅延素子の遅延時間を一定に保つ機構である。図5は、遅延素子用電源回路の概念図である。図5において、リファレンス電位は、半導体装置の製造時に固有の値になるVtに依存した、バンドギャップ回路などから生成される基準電位である。リファレンス電位は、外部電源電圧の変動の影響を受けないが、上記のバンドギャップ回路などの基準電位生成回路は、大電流を出力可能な構造ではない。そのため、図5のように、リファレンス電位を基準電位とするカレントミラーアンプ31を用いる手法が一般的である。以下、図5に示した遅延素子用電源回路の動作原理について説明する。ステップB1:遅延素子用電源回路の出力電圧は、NMOSトランジスタVPERDのドレイン端子の電圧VPERDであり、この電圧VPERDが遅延素子に動作電圧として供給される。ステップB2:電圧VPERDは、カレントミラーアンプ31の入力となり、カレントミラーアンプ31にてリファレンス電位との比較が行われる。ステップB3:もし、電圧VPERDがリファレンス電位よりも小さい場合、カレントミラーアンプ31の出力電圧接点Rxの電圧のレベル、すなわち、NMOSトランジスタVPERDのゲートに入力される入力電圧のレベルが下がる。これにより、NMOSトランジスタVPERDのドレイン端子の電圧VPERDが上がる。したがって、電圧VPERDがリファレンス電位よりも小さい場合、電圧VPERDは上がり続け、リファレンス電位よりも大きくなると、次のステップB4に遷移する。ステップB4:一方、電圧VPERDがリファレンス電位よりも大きい場合、カレントミラーアンプ31の出力電圧接点Rxの電圧のレベル、すなわち、NMOSトランジスタVPERDのゲートに入力される入力電圧のレベルが上がる。これにより、NMOSトランジスタVPERDのドレイン端子の電圧VPERDが下がる。したがって、電圧VPERDがリファレンス電位よりも大きい場合、電圧VPERDは下がり続け、リファレンス電位よりも小さくなると、上記のステップB3に戻る。結局、ステップB3とB4のプロセスが繰り返されることで、電圧VPERDはリファレンス電位付近の一定電位に留まる。ステップB5:ここで、DLL回路の動作時の電圧VPERDとVSS間の回路抵抗をRdllとすれば、以下の関係式が成立する。VPERD=RdllIdllIdllは、VPERDとRdllにより決定されるDLL回路の消費電流である。以上より、遅延素子に動作電圧として供給される電圧VPERDは、リファレンス電位付近の一定範囲内に調整され、ディレイライン全体の遅延時間も一定範囲内になる。C遅延素子用電源回路の出力電圧の変化に起因するロック精度の悪化遅延素子用電源回路は、遅延時間の一定化を目的として導入されたものであるが、以下に起因して、出力電圧電圧VPERDは変化しうる。遅延素子用電源回路への入力電圧=外部電源電圧が変化DLL回路の消費電流が変化以下、遅延素子用電源回路の出力電圧の変化のロック精度への影響について説明する。C-1遅延素子用電源回路への入力電圧=外部電源電圧が変化ステップC11:PMOSトランジスタRaおよびNMOSトランジスタRbが飽和領域で動作中に、遅延素子用電源回路への入力電圧である外部電源電圧VDDが変化した場合、PMOSトランジスタRaおよびNMOSトランジスタRbは、ソース-ドレイン間電流はほぼ同一でありながら、ソース-ドレイン間電圧Vds自体は増加するため、接点Rxの電圧が変化してしまう。ステップC12:接点Rxの電圧は、カレントミラーアンプ31から出力され、NMOSトランジスタVPERDのゲートに入力されるため、接点Rxの電圧の変化に連動して、電圧VPERDが変化する。ステップC13:電圧VPERDは、カレントミラーアンプ31において、リファレンス電位との比較が行われ、リファレンス電位付近に再調整されるが、調整完了前は、リファレンス電位とは差が生じている。ここで、電圧VPERDの調整を開始してから完了するまでの期間をVPERD調整期間と称す。VPERD調整期間内では、電圧VPERDは、リファレンス電位とは異なる電位にある。C-2DLL回路の消費電流が変化図6は、DLL回路の消費電流の変化に伴い、電圧VPERDが一時的に変化する様子を説明する図である。ステップC21:DLL回路の消費電流Idllが増加するつまり、回路抵抗Rdllが下がる。以下、増加後の消費電流IdllをIdll_aと称す。ステップC22:DLL回路の消費電流Idllは、NMOSトランジスタVPERDのソース-ドレイン間電流でもある。消費電流Idllは増加し、Idll_aに変化したが、NMOSトランジスタVPERDの抵抗成分RTrはそのままである。ここで、消費電流Idllの増加前のNMOSトランジスタVPERDにおける電圧降下は以下で表される。RTr×Idll電圧降下1と称すまた、消費電流Idll_aへの増加後のNMOSトランジスタVPERDにおける電圧降下は以下で表される。RTr×Idll_a電圧降下2と称すよって、DLL回路の消費電流Idllの増加直後は、電圧VPERDは、電圧降下2-電圧降下1分だけ低下するステップC23:電圧VPERDは、カレントミラーアンプ31において、リファレンス電位との比較が行われ、リファレンス電位付近に再調整されるが、調整完了までにはタイムラグが残り、上記のC-1と同様にVPERD調整期間が発生する。ここで、消費電流Idllが変化する要因としては、例えば、ロック調整動作中に使用する遅延素子数が変化することなどが挙げられる。つまり、DLL回路のロック調整動作自体が消費電流の変化ひいては電圧VPERDの変化に直結することになる。上記のC-1とC-2のいずれの場合においても、電圧VPERDは、VPERD調整期間を経て、リファレンス電位付近に調整される。しかし、電圧VPERDがリファレンス電位付近に調整された際、DLL回路が既にロック調整動作を完了していれば、入力信号と出力信号の位相差が増大してしまう。本発明の半導体装置は、縦続接続された複数の遅延素子を用いて、入力信号と出力信号の位相を合致させるロック調整動作を行うDLL回路と、リファレンス電位を基準として生成した出力電圧を、前記複数の遅延素子に供給する遅延素子用電源回路と、前記出力電圧が前記リファレンス電位の一定範囲内にあるか否かを検出し、前記出力電圧が前記一定範囲内にない場合、前記ロック調整動作を停止させるDLL動作信号を前記DLL回路に出力する検出回路と、を有する。本発明によれば、遅延素子用電源回路の出力電圧がリファレンス電位の一定範囲内にあることを確認した後、DLL回路がロック調整動作を実施する。言い換えれば、外部電源電圧の変化等に起因して、遅延素子用電源回路の出力電圧に異常がある場合には、DLL回路がロック調整動作を停止する。そのため、遅延素子用電源回路の出力電圧=遅延素子の動作電圧の異常時に発生していた、入力信号と出力信号の位相差の増大を抑制できるという効果が得られる。以下に、本発明を実施するための形態について図面を参照して説明する。図1は、本発明の一実施形態の半導体装置の構成を示す図である。図1に示すように、本実施形態の半導体装置は、DLL回路10と、検出回路20と、を有している。DLL回路10は、遅延素子用電源回路30を内部に備えている。DLL回路10は、縦続接続された複数の遅延素子不図示を用いて、入力信号と出力信号の位相を合致させるロック調整動作を行う。遅延素子用電源回路30は、リファレンス電位を基準として生成した電圧VPERDを、複数の遅延素子に動作電圧として供給する。なお、遅延素子用電源回路30の構成は図5に示したものと同様である。検出回路20は、遅延素子用電源回路30の出力電圧である電圧VPERDがリファレンス電位の一定範囲内にあるか否かを検出し、検出結果に応じてDLL回路10のロック調整動作の可否を示すDLL動作信号をDLL回路10に出力する。具体的には、検出回路20は、電圧VPERDがリファレンス電位の一定範囲内にない場合、ロック調整動作を停止させることを示すDLL動作信号をDLL回路10に出力する。なお、以下では、DLL動作信号は、DLL回路10のカウンタ不図示の更新の可否を示す信号であるものとして説明する。図2は、図1に示した検出回路20の一構成例を示す図である。図2に示すように、検出回路20は、第1の比較回路21と、第2の比較回路22と、XOR回路23と、を有している。第1の比較回路21は、電圧VPERDがリファレンス電位の一定範囲の上限値よりも大きい場合にはHを、小さい場合にはLを、それぞれ出力する。第2の比較回路22は、電圧VPERDがリファレンス電位の一定範囲の下限値よりも大きい場合にはHを、小さい場合にはLを、それぞれ出力する。なお、本実施形態では、上記の上限値がリファレンス電位10mVであり、上記の下限値がリファレンス電位-10mVであるものとして説明する。XOR回路23は、第1の比較回路21の出力と第2の比較回路22の出力とのXORを演算し、演算結果をDLL動作信号としてDLL回路10に出力する。ここで、XOR回路の演算結果がHである場合には、DLL回路10のカウンタの更新機能を有効化つまり、ロック調整動作を実施することを示すDLL動作信号が出力され、演算結果がLである場合には、DLL回路10のカウンタの更新機能を無効化つまり、ロック調整動作を停止することを示すDLL動作信号が出力されるが、その詳細は後述する。第1の比較回路21は、第1段カレントミラーアンプ21Aと、第2段カレントミラーアンプ21Bと、を有している。また、第2の比較回路22は、第1段カレントミラーアンプ22Aと、第2段カレントミラーアンプ22Bと、を有している。図3は、図2に示した第1段カレントミラーアンプ21A,22Aの一構成例を示す図である。図3に示すように、第1段カレントミラーアンプ21Aは、電圧VPERDとリファレンス電位10mVとを比較し、比較結果に応じた電圧を出力する。第2段カレントミラーアンプ21Bは、第1段カレントミラーアンプ21Aの後段に縦続接続されており、第1段カレントミラーアンプ21Aからの電圧に応じたディジタル値H/LをXOR回路23に出力する。また、図3に示すように、第1段カレントミラーアンプ22Aは、電圧VPERDとリファレンス電位-10mVとを比較し、比較結果に応じた電圧を出力する。第2段カレントミラーアンプ22Bは、第1段カレントミラーアンプ22Aの後段に縦続接続されており、第1段カレントミラーアンプ22Aからの電圧に応じたディジタル値H/LをXOR回路23に出力する。以下、本発明の特徴部分である検出回路20の動作について説明する。第1の比較回路21および第2の比較回路22に入力される電圧VPERDは、大別して、以下の状態になりうる。1電圧VPERD≒リファレンス電位本実施形態では、リファレンス電位±10mVを想定している2電圧VPERD<リファレンス電位-10mV3電圧VPERD>リファレンス電位10mV以下、電圧VPERDが上記の1~3の各々の状態のときのDLL回路10のロック調整動作の可否について説明する。1電圧VPERD≒リファレンス電位この状態では、第1の比較回路21および第2の比較回路22の出力は、一方がLで他方がHとなる。そのため、XOR回路23の出力DLL動作信号はHになる。よって、DLL回路10のカウンタの更新機能が有効化され、ロック調整動作が実施される。このとき、電圧VPERDは、リファレンス電位±10mV以内であるため、ロック調整動作を実施することは妥当と言える。2電圧VPERD<リファレンス電位-10mVこの状態では、第1の比較回路21および第2の比較回路22の出力は共にLとなる。そのため、XOR回路23の出力DLL動作信号はLになる。よって、DLL回路10のカウンタの更新機能が無効化され、ロック調整動作が停止される。このとき、電圧VPERDは、リファレンス電位との差が-10mV以上であるため、ロック調整動作を停止することは妥当と言える。3電圧VPERD>リファレンス電位10mVこの状態では、第1の比較回路21および第2の比較回路22の出力は共にHとなる。そのため、XOR回路23の出力DLL動作信号はLになる。よって、DLL回路10のカウンタの更新機能が無効化され、ロック調整動作が停止される。このとき、電圧VPERDは、リファレンス電位との差が10mV以上であるため、ロック調整動作を停止することは妥当と言える。上述したように本実施形態では、電圧VPERDがリファレンス電位±10mV以内の領域に存在する場合にのみ、DLL回路10のカウンタの更新機能を有効化してロック調整動作を実施させ、これ以外の場合には、DLL回路10のカウンタの更新機能を無効化してロック調整動作を停止させている。このように、電圧VPERDが一定範囲内に到達するのを待って、DLL回路10のロック調整動作を実施させることで、電圧VPERDの異常時に発生していた、入力信号と出力信号の位相差の増大を抑制できるという効果が得られる。なお、本実施形態では、検出回路20をXOR回路23を用いて構成する例を示したが、本発明はこれに限定されず、検出回路20の機能を実現しうる構成であれば、その他の構成でも構わない。"