"ドレインとソースとゲートとを有し且つワイドバンドギャップ半導体からなるノーマリオフ型スイッチング素子の前記ゲートに制御回路からの制御信号を印加することにより前記スイッチング素子をオンオフ駆動させるゲート駆動回路であって、前記制御回路と前記スイッチング素子の前記ゲートとの間に接続され、第1のコンデンサと第1の抵抗との直列回路と、さらに前記直列回路と並列に接続されたノーマリ―オン型スイッチング素子を備え、前記ノーマリ―オン型スイッチング素子のドレインは前記制御回路に接続され、ソースは前記ノーマリオフ型スイッチング素子の前記ゲートに接続され、ゲートは前記ノーマリオフ型スイッチング素子の前記ソースと前記制御回路のGNDとの接続点に接続されていることを特徴とするゲート駆動回路。前記ノーマリ―オン型のスイッチング素子のゲートしきい電圧の絶対値は、前記ノーマリオフのスイッチング素子のゲートしきい電圧の絶対値よりも高いことを特徴とする請求項1記載のゲート駆動回路。ドレインとソースとゲートとを有し且つワイドバンドギャップ半導体からなるノーマリオフ型スイッチング素子の前記ゲートに制御回路からの制御信号を印加することにより前記スイッチング素子をオンオフ駆動させるゲート駆動回路であって、前記制御回路と前記スイッチング素子の前記ゲートとの間に接続され、第1のコンデンサと第1の抵抗とからなる直列回路と、さらに前記直列回路と並列に接続されたノーマリ―オン型スイッチング素子と第2の抵抗が並列に接続された並列回路を備え、前記ノーマリ―オン型スイッチング素子のドレインは前記制御回路に接続され、ソースは前記ノーマリオフ型スイッチング素子の前記ゲートに接続され、ゲートは前記ノーマリオフ型スイッチング素子の前記ソースと前記制御回路のGNDとの接続点に接続され、前記ノーマリ―オン型のスイッチング素子のゲートしきい電圧の絶対値は、前記ノーマリオフのスイッチング素子のゲートしきい電圧の絶対値よりも低いことを特徴とするゲート駆動回路。前記ノーマリ―オン型のスイッチング素子は、ワイドバンドギャップ半導体からなることを特徴とする請求項1乃至3記載のゲート駆動回路。前記ノーマリ―オフ型のスイッチング素子と前記ノーマリ―オン型のスイッチング素子とは同一基板上の集積回路で構成されることを特徴とする請求項4記載のゲート駆動回路。しかしながら、この方式では、図8に示すように、スイッチングの周波数やデューティ比が変化すると、スイッチング素子のターンオンする直前の負電圧値P1,P2,P3も同時に変化するので、ターンオン時のスイッチング特性スイッチング時間が変動してしまう。また、ターンオフ期間中に負電圧がゲートに印加され安定したターンオフ状態を期待できる半面、内蔵ダイオードを持たないGaNFETにおいては、図9に示すように、回生動作時第三象限に大きな電圧降下、電力損失導通損失を発生する。また、周波数やデューティがある範囲で限定できれば、上記2つの問題点は抵抗とコンデンサとの値をうまく選び、ゲート電圧をゼロボルトに戻してから回生動作やターンオンをさせることで回避可能である。しかしながら、条件が限定される上に、しきい値電圧の低さに起因するノイズによる誤動作に弱くなる。本発明は、ターンオン時のスイッチング特性が変動せず、電力損失を発生せずにスイッチング素子を安定してターンオンさせることができるゲート駆動回路を提供することにある。本発明は、ドレインとソースとゲートとを有し且つワイドバンドギャップ半導体からなるノーマリオフ型スイッチング素子のゲートに制御回路からの制御信号を印加することによりスイッチング素子をオンオフ駆動させるゲート駆動回路であって、制御回路とスイッチング素子の前記ゲートとの間に接続され、第1のコンデンサと第1の抵抗との直列回路と、さらに直列回路と並列に接続されたノーマリ―オン型スイッチング素子を備え、ノーマリ―オン型スイッチング素子のドレインは制御回路に接続され、ソースはノーマリ―オフ型スイッチング素子のゲートに接続され、ゲートはノーマリ―オフ型スイッチング素子の前記ソースと前記制御回路のGNDとの接続点に接続されていることを特徴とする。本発明によれば、ノーマリ―オン型スイッチング素子は、制御信号のオフ信号に対して遅延させてスイッチング素子のゲートとソースとの間を短絡するため、第1のコンデンサに蓄えられていた電荷は、第1の抵抗とノーマリ―オン型スイッチング素子を介して短絡手段を通しても放電されるので、ターンオン時のスイッチング特性が変動せず、電力損失を発生せずにスイッチング素子を安定してターンオンさせることができる。また、制御信号のオン信号が入力されると、第1のコンデンサと第1の抵抗との直列回路から瞬間的な大電流が流され、ノーマリ―オン型スイッチング素子からは、ノーマリ―オフ型スイッチング素子のゲート電圧の上昇に応じてゲートバイアス電流を減じて流すので、余剰なバイアス電流を流すことなく、最適なバイアス駆動を行うことができる。以下、本発明の実施の形態に係るゲート駆動回路を説明する。図1aは、本発明の実施例1のゲート駆動回路の回路構成図である。図1aに示すゲート駆動回路1において、ゲート駆動回路の両端には、制御回路に相当するパルス信号回路V1が接続されている。また、図1bは本発明の実施例1のゲート駆動回路の各スイッチング素子のゲート特性図を示す。実施例1においては、スイッチング素子Q1よりスイッチング素子Q2のゲート電圧閾値の絶対値は高く設定されている。スイッチング素子Q1は、ノーマリ―オフ型GaNFETからなり、ゲートとドレインとソースとを有している。スイッチング素子Q1のゲートとパルス信号回路V1との接続点との間には、コンデンサC1と抵抗R1とのCR直列回路が接続される。パルス信号回路V1からはパルス信号Vinが出力され、コンデンサC1と抵抗R1とのCR直列回路を介してスイッチング素子Q1のゲートに印加されるようになっている。また、実施例1のゲート駆動回路1は、CR直列回路と並列にスイッチング素子Q2を接続している。スイッチング素子Q2はノーマリオン型スイッチング素子からなり、ドレインはゲート駆動回路1に接続され、ソースはスイッチング素子Q1のゲートに接続される。スイッチング素子Q2のゲートは、ゲート駆動回路1のGNDとスイッチング素子Q1のソースとの接続点に接続されている。スイッチング素子Q2は、コンデンサC1と抵抗R1とのCR直列回路におけるコンデンサC1の電荷を引き抜くと同時にスイッチング素子Q1のゲートソース間を短絡するもので、スイッチング素子Q1のオン期間ではインピーダンスを持っているか又はオフ状態であるが、スイッチング素子Q1をオフしたタイミングにおいてオン状態に移行する。さらに、スイッチング素子Q1をオンしている期間中のスイッチング素子Q2のソースゲート間電圧-Vg2は、スイッチング素子Q1のゲート電圧Vg1と同電圧となる。従って、図1bのゲート電圧対ドレイン電流特性に示すように、ゲート電圧Vg1の上昇と共にソースゲート間電圧-Vg2はカットオフ電流となる閾電圧|Vg2th|に近づき、スイッチング素子Q2は、スイッチング素子Q1のゲートをバイアスする電流を減少させることになる。すなわち、スイッチング素子Q1のゲートに流れるバイアス電流の過大な駆動電流を制限する。図2は、本発明の実施例1のゲート駆動回路1のシーケンス図である。図2に、パルス信号回路V1から出力されるパルス信号Vin、スイッチング素子Q1のゲート電圧Vg1=スイッチング素子Q2のソースゲート間電圧-Vg2でもある、スイッチング素子Q1のドレイン電圧Vds、スイッチング素子Q2のドレイン電流Ids2を示す。図2の時刻t0~t2期間は、パルス信号回路V1からのパルス信号Vinがゲート駆動回路1に入力されている。ここで、時刻t0~t1間のソースゲート間電圧-Vg2は、スイッチング素子Q2の閾電圧Vg2thよりも絶対値の電圧が高いため、ドレイン電流Ids2は流れない。時刻t1~t2間の期間は閾電圧Vg2thよりも絶対値の電圧が低くなるのでドレイン電流Ids2は流れ、スイッチング素子Q1のゲート電流となり、バイアスする。従って、スイッチング素子Q1のゲート電圧よりも、スイッチング素子Q2のソースゲート間電圧の閾電圧を高い値に選定することで、スイッチング素子Q1のゲート電流、すなわちバイアス電流を設定することができる。なお、時刻t0時点でのスイッチング素子Q1のゲート電圧は、スイッチング素子Q2のソースゲート間電圧の閾電圧まで達していないため、スイッチング素子Q2のドレイン電流が時刻t0の瞬間のみ流れている。また、スイッチング素子Q1のオン期間である時刻t0~t2間において、負電位にバイアスされる外来ノイズがあっても、スイッチング素子Q2のソースゲート間電圧の絶対値を下げる方向になるので、スイッチング素子Q1を安定にオン状態を保つことができる。次に、図2の時刻t2~t4期間は、パルス信号回路V1からのパルス信号Vinは0V電圧がゲート駆動回路1に入力され、オフ信号が入力されている。時刻t2~t3期間で第1のコンデンサC1と第1の抵抗R1とのCR直列回路における第1のコンデンサC1の電荷が放電されている。ここで、時刻t2~t3期間においてスイッチング素子Q2のゲート電圧Vgs2は正極~0Vに印加されるので、スイッチング素子Q2はオン状態になり、第1の抵抗R1を介して第1のコンデンサC1の電荷を放電する。従って、時刻t2~t3の期間にドレイン電流Ids2が流れている。また、時刻t2において、スイッチング素子Q1のゲート電圧は、第1のコンデンサC1の充電電圧により負電位にバイアスされるので、ドレイン電圧Vds1は瞬時にオフしているのがわかる。時刻t3~t4期間は、スイッチング素子Q2のゲート電圧Vgs2の電圧は0Vとなっているので、スイッチング素子Q2はオン状態になって、スイッチング素子Q1のゲートソース間を短絡する。このため、図示しないが回生電流が、時刻t3~t4期間にスイッチング素子のソースドレイン間に流れようとした場合には、スイッチング素子Q1のゲートソース間電圧が0Vであるため、図9に示す第3現象のダイオード動作となって、回生電流を流せることができる。従って、スイッチング素子Q1のゲートソース間電圧が負電位にバイアスされた状態よりも損失を低減することができる。また、スイッチング素子Q1のオフ状態である時刻t2~t4期間は、負電位にバイアスされるか、ゲートソース間が短絡されるかいずれかの状態になるため、外来ノイズがあっても安定にオフ状態を保つことができる。以上の構成によれば、スイッチング素子Q1のターンオン時には、CR直列回路の効果により高速なスイッチングとその後のオン動作時には、スイッチング素子Q2のゲート過電流保護が実現される。スイッチング素子Q1のターンオフ時には、スイッチング素子Q1のゲートに、コンデンサC1に蓄えられた電荷電圧による負電圧が印加され、スイッチング素子Q1の高速なターンオフが実現される。また、スイッチング素子Q1をターンオフした時時刻t2から経過後の時刻t3に、スイッチング素子Q2をオンさせる。このため、コンデンサC1に蓄えられていた電荷は、抵抗R1に加えてスイッチング素子Q2を通しても放電される。スイッチング素子Q2が抵抗R1に比較して十分に低インピーダンスであれば、ターンオフ期間中の極めて短い時間の間にコンデンサC1の電荷は、完全に放電される。ターンオンが開始される直前迄に、コンデンサC1の電荷を完全放電状態にすることで、周波数、デューティ比に関わらず、スイッチング素子Q1を安定してターンオンさせることができる。さらに回生動作期間中もこのスイッチング素子Q2がオン状態となっているので、スイッチング素子Q1のゲートソース間電圧を安定してゼロボルトとすることで、ノイズにも強く、電力損失の少ない回生動作が実現できる。また、スイッチング素子Q1とスイッチング素子Q2を同一の基板上の集積回路で構成することにより、素子間のばらつきなどを安定にすることができ、かつ、一体化することができる。図3は、本発明の実施例2のゲート駆動回路の回路構成図及び各スイッチング素子のゲート特性図である。図3aに示すゲート駆動回路1aにおいて、ゲート駆動回路の両端には、制御回路に相当するパルス信号回路V1が接続されている。また、図3bは本発明の実施例1のゲート駆動回路の各スイッチング素子のゲート特性図を示す。実施例2においては、スイッチング素子Q1よりスイッチング素子Q2のゲート電圧閾値の絶対値は同等かその値以下に設定されることが好ましい。実施例2の回路構成は、実施例1に対して、上記スイッチング素子のゲート閾値の条件が変更になるほか、抵抗R2が追加され、抵抗R2は、CR直列回路と並列に接続されている。図4は、本発明の実施例2のゲート駆動回路1aのシーケンス図である。実施例2において、スイッチング素子Q1のゲート電流波形は実施例1のシーケンスとほぼ同様になるが、実施例1と異なり、図4の時刻t1~t2期間において、スイッチング素子Q2のドレイン電流は流れない。図4に図示しないが、この時刻t1~t2期間は抵抗R2を介してスイッチング素子Q1のゲートをバイアスする電流が流れる。以上のように、実施例2においても実施例1と同様の効果を得ることができる。図5は、本発明の実施例3のゲート駆動回路の回路構成図及び各スイッチング素子のゲート特性図である。図5aに示すゲート駆動回路1bにおいて、ゲート駆動回路の両端には、制御回路に相当するパルス信号回路V1が接続されている。また、図5bは本発明の実施例1のゲート駆動回路の各スイッチング素子のゲート特性図を示す。実施例3においては実施例1と同様に、スイッチング素子Q1よりスイッチング素子Q2のゲート電圧閾値の絶対値は高く設定され、好ましくはダイオードD1の順方向電圧VF以上がよい。本発明の実施例3のゲート駆動回路1bは、実施例1に対して、コンデンサC2、ダイオードD1,D2が追加されている。また、詳細には、ダイオードD2は、CR直列回路と並列に接続されている。スイッチング素子Q2のソースは、ダイオードD1のアノードカソード間を介してスイッチング素子Q1のゲートに接続され、かつ、追加されたコンデンサC2の一方の端子が接続されている。コンデンサC2の他方の端子は、スイッチング素子Q2のゲートに接続されている。なお、ダイオードD1、D2は、ショットキ―バリアダイオードなどの低順方向電圧のダイオードが好ましい。図6は、本発明の実施例3のゲート駆動回路1bのシーケンス図である。実施例3において、スイッチング素子Q1のオン時のゲート電流波形は実施例1のシーケンスとほぼ同様になる。しかし、スイッチング素子Q1のオフ時における図6の時刻t2においては、スイッチング素子Q2のドレイン電流は実施例1と異なり少し遅延して電流が流れる。これは、時刻t2においてパルス信号Vinが0Vになり、コンデンサC1の充電電圧による負バイアス電圧がダイオードD1を介してスイッチング素子Q2のソースに印加されるが、時刻t2以前に充電されていたコンデンサC2の電荷の放電により、スイッチング素子Q2のゲートソース間電圧は遅れて印加される。このため、スイッチング素子Q2のオン動作によるCR直列回路のコンデンサC1の放電動作は遅延して開始され、スイッチング素子Q1のターンオフ動作は、より速くなる。但し、時刻t2~t3期間のCR直列回路のコンデンサC1の放電電圧は、ダイオードD1の順方向電圧VF分残留するが、t3~t4期間を十分得られるCR直列回路のコンデンサC1の放電時定数を設定することで、次の時刻t5のターンオン動作を安定にすることが可能である。また、時刻t2~t3期間のスイッチング素子Q1のオフ期間は、ダイオードD2の順方向電圧でも接続されることとなる。以上のように、実施例3においては、スイッチング素子Q1のオン期間においては同様の動作波形となるが、スイッチング素子Q1のオフ時にはターンオフ速度をより早めることができ、ターンオフ時の損失を低減することができる。また、本発明に適用されるスイッチング素子は、GaNFETだけでなく、SiCでも良い。また、本発明は、しきい値電圧が低く、絶縁ゲートではないJFETジャンクションFET的な挙動を示すデバイスにも適用可能である。"