液晶パネルのドライバの備える第一および第二の電源入力端子に電源を供給する電源供給装置であって、出力端子が上記第一の電源入力端子に接続された第一の電源と、入力端子が上記第一の電源の出力端子に接続された降圧回路と、上記第二の電源入力端子と上記降圧回路の出力端子との間に接続された第一のスイッチ部と、上記第一の電源よりも低い電圧を供給する第二の電源と、上記第二の電源の出力端子と上記第二の電源入力端子との間に接続された第二のスイッチ部と、を備えており、上記第一および第二の電源の入力端子には共通の入力電圧が供給され、上記第二のスイッチ部は、上記入力電圧または上記第二の電源の出力電圧が所定の電圧以下のときにオフとなり、上記第一のスイッチ部は、上記第二のスイッチ部がオフのときにオンとなる、ことを特徴とする電源供給装置。上記第一および第二のスイッチ部はそれぞれダイオードにより構成されており、上記第一の電源の出力電圧から上記降圧回路による電圧降下及び上記第一のスイッチ部のダイオードによる電圧降下を減じた値は、上記第二の電源の出力電圧から上記第二のスイッチ部のダイオードによる電圧降下を減じた値より小さい、ことを特徴とする請求項1に記載の電源供給装置。上記第一のスイッチ部は、ゲートに対して上記入力電圧が印加されているNチャネルFETにより構成されており、上記第二のスイッチ部は、ゲートに対して上記入力電圧が印加されているPチャネルFETにより構成されている、ことを特徴とする請求項1に記載の電源供給装置。上記降圧回路は、ツェナーダイオードおよび抵抗により構成されている、ことを特徴とする請求項1から3の何れかに記載の電源供給装置。上記降圧回路は、シリーズレギュレータにより構成されている、ことを特徴とする請求項1から3の何れかに記載の電源供給装置。請求項1から5の何れか1項に記載の電源供給装置を備え、上記電源供給装置によって液晶パネルのドライバを駆動することを特徴とする液晶表示装置。請求項6に記載の液晶表示装置を備えていることを特徴とするテレビジョン受像機。しかしながら、従来技術においては、ドライバをオフ状態へと正常に遷移させるための遮断シーケンスを満たすことが難しい。このような遮断シーケンスを実行するためには、電源51および52の遮断順を制御すればよいが、電源オフ状態では、電源51および52に入力される入力電圧が遮断され、電源51および52が機能停止してしまうため、遮断順を制御することが難しいからである。また、ソースドライバICの負荷である液晶表示装置の画素電極には、通常、電源オン状態の際に多くの電荷が蓄積しており、図7に示すように電源52の出力電圧Vlowが電源51の出力電圧Vhighよりも先にゼロになった場合には、所謂ラッチアップ状態となり、発熱によりドライバIC56及びその後段の液晶パネルが破壊される可能性があるという問題がある。本発明は、上記の課題に鑑みて為されたものであり、その目的は、ラッチアップの問題をより確実に抑制する遮断シーケンスを実現することのできる電源供給装置を実現することにある。上記の課題を解決するために、本発明に係る電源制御装置は、液晶パネルのドライバの備える第一および第二の電源入力端子に電源を供給する電源供給装置であって、出力端子が上記第一の電源入力端子に接続された第一の電源と、入力端子が上記第一の電源の出力端子に接続された降圧回路と、上記第二の電源入力端子と上記降圧回路の出力端子との間に接続された第一のスイッチ部と、上記第一の電源よりも低い電圧を供給する第二の電源と、上記第二の電源の出力端子と上記第二の電源入力端子との間に接続された第二のスイッチ部と、を備えており、上記第一および第二の電源の入力端子には共通の入力電圧が供給され、上記第二のスイッチ部は、上記入力電圧または上記第二の電源の出力電圧が所定の電圧以下のときにオフとなり、上記第一のスイッチ部は、上記第二のスイッチ部がオフのときにオンとなる、ことを特徴としている。上記のように構成された電源供給装置によれば、上記共通の入力電圧がオフとなった場合、まず、上記第二の電源の出力電圧が上記所定の電圧以下となり、上記第二のスイッチ部がオフとなる。また、上記第一のスイッチ部がオンとなる。したがって、上記第二の電源の出力電圧が上記所定の電圧以下となった後、上記第二の電源入力端子には、上記第一の電源の出力が上記降圧回路を経由した後に印加されることになる。したがって、上記の構成によれば、上記共通の入力電圧がオフとなった後、上記第一の電源に起因する電圧が上記ドライバの第一及び第二の電源入力端子に印加されるので、第二の電源入力端子に印加される電圧のみが先にゼロとなってしまう事態を招来することがない。このように、上記の構成によれば、第二の電源入力端子に印加される電圧のみが先にゼロとなることがないので、上記ドライバのラッチアップを招来しない遮断シーケンスを実現できる。また、上記電源供給装置においては、上記第一および第二のスイッチ部はそれぞれダイオードにより構成されており、上記第一の電源の出力電圧から上記降圧回路による電圧降下及び上記第一のスイッチ部のダイオードによる電圧降下を減じた値は、上記第二の電源の出力電圧から上記第二のスイッチ部のダイオードによる電圧降下を減じた値より小さい、ことが好ましい。上記の構成によれば、上記第一の電源の出力電圧から上記降圧回路による電圧降下及び上記第一のスイッチ部のダイオードによる電圧降下を減じた値は、上記第二の電源の出力電圧から上記第二のスイッチ部のダイオードによる電圧降下を減じた値より小さいので、オン状態において、上記第二の電圧の出力電圧が上記第二のスイッチを経由して上記ドライバの第二の電源入力端子に入力される。一方、オン状態からオフ状態へと遷移する際には、上記第二の電源の出力電圧が降下し、上記第二のスイッチ部のダイオードの出力電圧が、上記第一の電源の出力電圧から上記降圧回路による電圧降下及び上記第一のスイッチ部のダイオードによる電圧降下を減じた値を下回るので上記第一のスイッチのダイオードがオンとなる。このように、上記の構成によれば、ダイオードを用いるという単純な構成によって、上記第二のスイッチ部が上記入力電圧または上記第二の電源の出力電圧が所定の電圧以下のときにオフとなり、上記第一のスイッチ部が上記第二のスイッチ部がオフのときにオンとなる構成を実現することができる。また、上記電源供給装置においては、上記第一のスイッチ部は、ゲートに対して上記入力電圧が印加されているNチャネルFETにより構成されており、上記第二のスイッチ部は、ゲートに対して上記入力電圧が印加されているPチャネルFETにより構成されている、ことが好ましい。上記の構成によれば、FETという単純な構成によって、上記第二のスイッチ部が上記入力電圧または上記第二の電源の出力電圧が所定の電圧以下のときにオフとなり、上記第一のスイッチ部が上記第二のスイッチ部がオフのときにオンとなる構成を実現することができる。また、上記電源供給装置においては、上記降圧回路は、ツェナーダイオードおよび抵抗により構成されている、ことが好ましい。上記の構成によれば、上記降圧回路は、ツェナーダイオードおよび抵抗により構成されているので、単純な構成により電源供給装置を実現することができる。また、上記電源供給装置においては、上記降圧回路は、シリーズレギュレータにより構成されている、ことが好ましい。上記の構成によれば、上記降圧回路は、シリーズレギュレータにより構成されているので、信頼性の高い電源供給装置を実現することができる。また、上記課題を解決するために、本発明に係る液晶表示装置は、上記電源供給装置を備え、上記電源供給装置によって液晶パネルのドライバを駆動する、ことが好ましい。上記の構成によれば、オン状態からオフ状態へと遷移する際に、ラッチアップすることのない液晶表示装置を実現することができる。また、上記液晶表示装置を備えるテレビジョン受像機も本発明の範疇に含まれる。以上のように、本発明に係る電源供給装置は、液晶パネルのドライバの備える第一および第二の電源入力端子に電源を供給する電源供給装置であって、出力端子が上記第一の電源の入力端子に接続された第一の電源と、入力端子が上記第一の電源の出力端子に接続された降圧回路と、上記第二の電源入力端子と上記降圧回路の出力端子との間に接続された第一のスイッチ部と、上記第一の電源よりも低い電圧を供給する第二の電源と、上記第二の電源の出力端子と上記第二の入力端子との間に接続された第二のスイッチ部と、を備えており、上記第一および第二の電源の入力端子には共通の入力電圧が供給され、上記第二のスイッチ部は、上記入力電圧または上記第二の電源の出力電圧が所定の電圧以下のときにオフとなり、上記第一のスイッチ部は、上記第二のスイッチ部がオフのときにオンとなる、ことを特徴としている。上記のように構成された電源供給装置によれば、上記ドライバのラッチアップを招来しない遮断シーケンスを実現することができる。実施形態本実施形態に係る電源供給装置100について、図1を参照して以下に説明する。図1は、本実施形態に係る電源供給装置100の構成を示すブロック図である。電源供給装置100は、ドライバIC6に2系統の電源を供給するための構成であり、図1に示すように、アナログ電源第一の電源1、デジタル電源第二の電源2、降圧回路3、第一のスイッチ部4および第二のスイッチ部5を備えている。ドライバIC6の備える電源入力端子7は、主としてドライバIC6の負荷である液晶パネル図示なしの備える画素電極に電圧を印加するために用いられる電源が入力されるものであり、電源入力端子8は、主としてドライバIC6を制御するための電源が入力されるものである。アナログ電源1また、図1に示すように、アナログ電源1は、出力端子が降圧回路3の入力端子に接続される構成になっている。アナログ電源1には、主として、ドライバIC6の負荷である液晶パネル図示なしを制御及び駆動するために用いられる電圧以下、入力電圧とするVINが印加されており、アナログ電源1は、アナログ電圧VOUT1を出力し、ドライバIC6の第一の電源入力端子7に直接印加する。つまり、ドライバIC6の第一の電源入力端子7に印加されるアナログ電圧をAVDDとすると、AVDD=VOUT1になる。また降圧回路3の入力端子にもアナログ電圧AVDD=VOUT1が印加される。なお、本発明においては、アナログ電源1の出力電圧であるアナログ電圧VOUT1は15V程度に設定されている。デジタル電源2デジタル電源2は、出力端子が第二のスイッチ部5の入力端子に接続される構成になっている。デジタル電源2には、アナログ電源1に印加されている電圧と同一の入力電圧VINが印加されており、デジタル電源2はデジタル電圧VOUT2を出力し、デジタル電圧VOUT2は第二のスイッチ部5を介してドライバIC6の第二の電源入力端子8に印加される。ここで、ドライバIC6の第二の電源入力端子8に印加される電圧をデジタル電圧DVDDとする。なお、本発明において、デジタル電源2の出力電圧であるデジタル電圧VOUT2は3.3V程度に設定されている。なお、デジタル電源2は、主として、ドライバIC6を制御するために用いられる。また、アナログ電圧VOUT1およびデジタル電圧VOUT2の上記の値は、本実施形態を限定するものではない。本実施形態に係る電源供給装置100では、より一般に、VOUT2<VOUT1を満たす各電源を用いることができる。降圧回路3降圧回路3の一端は、図1に示すように、アナログ電源1の出力端子に、ドライバIC6に対して並列に接続される構成になっている。降圧回路3は、アナログ電源1からの出力電圧VOUT1を所定の電圧Vまで降下させ、当該降下させた電圧を第一のスイッチ部4に出力する。スイッチ部4第一のスイッチ部4は、降圧回路3とドライバIC6の第二の電源入力端子8との間に接続される構成になっており、降圧回路3の上記一端とは異なる他の一端とドライバICの電源入力端子8との接続をオンオフ制御するために用いられる。スイッチ部5第二のスイッチ部5は、デジタル電源2の出力端子とドライバIC6の第二の電源入力端子8に接続される構成になっており、デジタル電源2とドライバICの電源入力端子8との接続をオンオフ制御するために用いられる。構成例1続いて、電源供給装置100の備える各ブロックの具体的な第一の構成例について、図2を参照して説明する。図2に示すように、本構成例では、降圧回路3は、ツェナーダイオード26および抵抗27により構成されている。図2に示すように、ツェナーダイオード26のアノードは接地されており、ツェナーダイオード26のカソードは、抵抗27を介してアナログ電源の出力端子に接続されている。ここで、ツェナーダイオードについて簡単に説明する。通常のダイオードは、逆方向に電圧が印加されても電流はほとんど流れないため、整流や検波等に用いられるが、ツェナーダイオードは、逆方向に電圧が印加された場合に、ある電圧ツェナー電圧または降伏電圧で安定する性質がある。この性質を利用して一定の電圧を得るために用いられることが多く、ツェナーダイオードは定電圧ダイオードとも呼ばれる。本構成例では、図2に示すように、第一のスイッチ部4の入力端子が、ツェナーダイオード26のカソードと抵抗27との間に接続される構成になっている。また、第一のスイッチ部4および第二のスイッチ部5は第一のダイオード28および第二のダイオード29によりそれぞれ構成されている。ここで、ツェナーダイオード26のツェナー電圧降伏電圧をVZとし、第一のダイオード28の電圧降下および第二のダイオードの電圧降下をそれぞれVD1およびVD2とする。更に、第一のダイオード28の出力電圧カソードに印加される電圧および第二のダイオードの出力電圧カソードに印加される電圧をそれぞれV1およびV2とする。本構成例においては、V1<V2となるように、つまり、V1=VZ-VD1<VOUT2-VD2=V2を満足するようにツェナーダイオード26、第一のダイオード28、および第二のダイオード29が選択され用いられている。換言すれば、アナログ電源1の出力電圧から降圧回路3による電圧降下及び第一のスイッチ部4のダイオードによる電圧降下を減じた値は、デジタル電源2の出力電圧から第二のスイッチ部5のダイオードによる電圧降下を減じた値より小さい構成となっている。起動及び遮断シーケンス以下に、ソースドライバIC6の第一の電源入力端子7に印加される電圧であるアナログ電圧AVDDおよび第二の電源入力端子8に印加される電圧であるデジタル電圧DVDDの時間変化に関して、図2、4、および7を参照しながら説明する。まず、液晶パネルをオンさせるために、アナログ電源1およびデジタル電源2に入力電圧VINが印加されると、まずデジタル電源2がオンになる。続いて、デジタル電源2からアナログ電源1へオン制御信号が送信され、アナログ電源1がオンになる。このとき、先に第二のダイオード29にアノードに順方向電圧VOUT2が印加されるため、第二のダイオード29つまり、第二のスイッチ部5はオンになる。これにより、ドライバIC6の第二の電源入力端子8には、第二のダイオード29の出力電圧V2、つまり、デジタル電源2の出力電圧VOUT2から第二のダイオード29の降下電圧VD2分だけ降下した電圧VOUT2-VD2が印加される。つまり、DVDD=VOUT2-VD2である。一方、第一のダイオード28については、その出力電圧V1が第二のダイオード29の出力電圧V2よりも小さくなるように設定されているため、第一のダイオード28つまり、第一のスイッチ部4には電流は流れず第一のダイオード28はオフになる。なお、上述のように、ドライバICの第一の電源入力端子7には、アナログ電源1の出力電圧VOUT1が印加される。つまり、AVDD=VOUT1である。次に、液晶パネルをオフさせるために、アナログ電源1およびデジタル電源2に入力電圧VINが印加されなくなると、アナログ電源1およびデジタル電源2はオフになる。これにより、第二のダイオード29には逆方向電圧が印加されるため、第二のダイオード29はオフになり、ドライバICの第二の電源入力端子8には、デジタル電源2の出力電圧VOUT2から第二のダイオード29の降下電圧VD2分だけ降下した電圧VOUT2-VD2は印加されなくなる。このとき、ドライバIC6には、第一の電源入力端子7および第二の電源入力端子8にそれぞれアナログ電圧AVDDおよびデジタル電圧DVDDが印加され続けたことにより、多くの電荷が蓄積されている。それ故、アナログ電源1およびデジタル電源2がオンからオフに遷移した後は、アナログ電圧AVDDおよびデジタル電圧DVDDは、図7に示されるように、一般的に電荷の放電に従ってそれぞれVOUT1およびVOUT2-VD2から降下を始める。この電圧の降下が始まった後、ドライバIC6において、第二のダイオード29の出力電圧V2と第一のダイオード28の出力電圧V1との差分であるV2-V1=VOUT2-VD2-VZ-VD1だけ電圧が降下すると、第一のダイオード28に電流が流れるようになり、第一のダイオード28はオンになる。このとき、ドライバIC6の第二の電源入力端子8には第一のダイオード28の出力電圧であるV1=VZ-VD1が印加される。つまり、DVDD=VZ-VD1である。図4に示されるように、第一のダイオード28がオンになることにより、デジタル電圧DVDDは、しばらくの間、一定電圧であるVZ-VD1を保持し続ける。一方、アナログ電圧AVDD=VOUT1は、電荷の放電が続いていることにより降下し続け、ある時刻においてツェナー電圧VZと同一の電圧値になる。そして、アナログ電圧AVDDがツェナー電圧VZを下回ると、第一のダイオード28に逆方向電圧が印加されることになり、第一のダイオード28はオフになる。それ故に、図4に示されるように、第一のダイオード28がオフになった瞬間から、デジタル電圧DVDDは、再度、電荷の放電に従って降下し始め、アナログ電圧AVDDと同様の曲線を描きながら電圧降下を続ける。最終的に、アナログ電圧AVDDとデジタル電圧DVDDとは、略同一の時刻にて遮断される。図4は、V1およびV2が非常に近い値である場合の遮断シーケンスを示している。構成例1における電源制御装置100の奏する効果以上のように、本実施形態の構成例1に係る電源制御装置100は、ツェナーダイオード26および抵抗27から成る降圧回路3、第一のダイオード28から成る第一のスイッチ部4、および第二のダイオード29から成る第二のスイッチ部5を備えている。また、第二のスイッチ部5は、デジタル電源2の出力電圧が所定の電圧以下のときにオフとなり、第一のスイッチ部4は、第二のスイッチ部5がオフのときにオンとなる。ここで、上記所定の電圧をVth1と表記することにすると、例えば、Vth1=VZ-VD1VD2と表すことができる。また、構成例1に係る電源制御装置100は、上記の構成により、電源オフ状態においてもドライバIC6の第二の電源入力端子8に印加されるデジタル電圧DVDDがデジタル電源2の出力電圧VOUT2と略同一の電圧レベルを保持し続ける。また、電源制御装置100は、従来であればドライバIC6の第一の電源入力端子7に印加されるアナログ電圧AVDDよりも先に遮断してしまう第二の電源入力端子8に印加されるデジタル電圧DVDDを、アナログ電圧AVDDと略同時に遮断させることができる。これにより、ドライバIC6におけるラッチアップの問題を回避することができる。構成例2続いて、電源供給装置100の備える各ブロックの具体的な第二の構成例について、図3を参照して説明する。図3に示すように、本構成例では、降圧回路3は、シリーズレギュレータ36により構成されている。また、第一のスイッチ部4には、PチャネルFET37が用いられており、PチャネルFET37のソースが降圧回路3の出力端子に、ドレインがNチャネルFET38のソースとドライバIC6との間に、それぞれ接続される構成になっている。また、PチャネルFET37のゲートには、入力電圧VINが印加される。更に、第二のスイッチ部5には、NチャネルFET38が用いられており、NチャネルFET38のドレインがデジタル電源2に、ソースがドライバIC6の第二の電源入力端子8に、ゲートがPチャネルFET37のゲートに、それぞれ接続される構成になっている。また、NチャネルFET38のゲートには、PチャネルFET37のゲートと同一の入力電圧VINが印加される。ここで、シリーズレギュレータについて簡単に説明する。シリーズレギュレータとは、一般に、負荷に対して直列に制御素子が接続された、降圧のみ可能な連続電流の定電圧直流電源回路である。つまり、シリーズレギュレータの負荷には一定の電圧が印加されるようになっている。なお、本構成例において、シリーズレギュレータ36の出力電圧をVSとすると、このシリーズレギュレータ36の出力電圧VSの電圧値は、入力電圧VINが印加される電源オン状態において、デジタル電源2の出力電圧VOUT2と略同一の電圧値になるように設定されている。起動及び遮断シーケンス以下に、ドライバIC6の第一の電源入力端子7に印加される電圧であるアナログ電圧AVDDおよび第二の電源入力端子8に印加される電圧であるデジタル電圧DVDDの時間変化に関して、図3、4、および7を参照しながら説明する。まず、液晶パネルをオンさせるために、アナログ電源1およびデジタル電源2に入力電圧VINが印加されると、起動シーケンスの制御により、先にデジタル電源2がオンになり、続いてアナログ電源1オンになる。このとき、第一のスイッチ部4を構成しているPチャネルFET37のゲートおよび第二のスイッチ部5を構成しているNチャネルFET38のゲートに入力電圧VINが印加される。これにより、NチャネルFET38においてゲート-ソース間に順方向のゲート-ソース間電圧VGS1が印加されることになる。つまり、第二のスイッチ部5はオンになり、NチャネルFET38のドレインとソースとが同電位になる。こうして、第二のスイッチ部5がオンである間、すなわち入力電圧VINが電源供給装置100に印加されている間は、デジタル電源2の出力電圧VOUT2がドライバIC6の第二の電源入力端子8に印加される。ここで、ドライバIC6の第二の電源入力端子8に印加される電圧をDVDDとすれば、DVDD=VOUT2になる。一方、第一のスイッチ部4であるが、第一のスイッチ部4を構成しているPチャネルFET37のソースにはシリーズレギュレータ36の出力電圧VS=VOUT2が印加される。またPチャネルFET37のゲートにはVSよりも大きなVINが入力されているため、PチャネルFET37のゲート-ソース間に順方向のゲート-ソース間電圧VGS2が印加されることになる。つまり、PチャネルFET37はオフのままである。なお、図3から分かるように、ドライバICの第一の電源入力端子7には、アナログ電源1の出力電圧VOUT1が印加される。ここで、ドライバIC6の第一の電源入力端子7に印加される電圧をAVDDとすれば、AVDD=VOUT1となる。次に、液晶パネルをオフさせるために、アナログ電源1およびデジタル電源2に入力電圧VINが印加されなくなると、アナログ電源1およびデジタル電源2はオフになる。このとき、NチャネルFET38のゲートにも電圧が印加されなくなるため、ゲート-ソース間に逆方向のゲート-ソース間電圧VGS1が印加されることになる。つまり、第二のスイッチ部5はオンからオフになる。これにより、ドライバIC6の電源入力端子8には、デジタル電源2から出力電圧VOUT2は印加されなくなる。一方、PチャネルFET37に関してもゲートに電圧が印加されなくなる。これにより、PチャネルFET37のゲート-ソース間に逆方向のゲート-ソース間電圧VGS2が印加されることになる。つまり、第一のスイッチ部4はオフからオンになり、PチャネルFET37のドレインとソースが同電位になる。こうして、第二のスイッチ部5がオンからオフになると略同時に、第一のスイッチ部4がオフからオンになり、降圧回路3の出力電圧VS=VOUT2がドライバIC6の第二の電源入力端子8に印加される。つまり、依然としてDVDD=VOUT2のままである。ドライバIC6には、デジタル電圧DVDDおよびアナログ電圧AVDDがそれぞれ電源入力端子7および8に印加されることに伴い、多くの電荷が蓄積されている。それ故、アナログ電源1およびデジタル電源2がオンからオフに遷移した後は、アナログ電圧AVDDおよびデジタル電圧DVDDは、図7に示されるように、一般的に電荷の放電に従ってそれぞれVOUT1およびVOUT2から降下を始める。しかしながら、本構成例においては、デジタル電圧DVDDは、上述のようにVOUT2が印加され続ける。上述のように、ドライバIC6の第一の電源入力端子7に印加されるアナログ電圧AVDDはVOUT1から時間と共に降下を続け、ある時刻においてドライバIC6の第二の電源入力端子8に印加されるデジタル電圧DVDD=VOUT2と同一になる。すると、シリーズレギュレータ36の入力電圧および出力電圧はそれぞれVOUT2で同一になる。そして、当該ある時刻を過ぎると、シリーズレギュレータ36の動作特性上、シリーズレギュレータ36の入力電圧と出力電圧とは同一になる。つまり、VS=AVDDという関係が成立し、この電圧がPチャネルFET37のソースに印加される。このとき、PチャネルFET37つまり、第一のスイッチ部4はオンのままであるため、PチャネルFET37のドレイン、つまりドライバIC6の第二の電源入力端子8には、PチャネルFET37のソースと同一の電圧が印加される。これにより、DVDD=VS=AVDDの関係が成立する。従って、当該ある時刻を過ぎてからは、図4に示されるように、AVDDおよびDVDDは、当該関係を保持しつつ同一の曲線を描きながら降下を続ける。最終的に、アナログ電圧AVDDとデジタル電圧DVDDとは、同一の時刻にて遮断される。構成例2における電源制御装置100の奏する効果以上より、本実施形態の構成例2に係る電源制御装置100は、シリーズレギュレータ36から成る降圧回路3、PチャネルFET37から成る第一のスイッチ部4、およびNチャネルFET38から成る第二のスイッチ部5を備えている。また、構成例2に係る電源制御装置100において、第二のスイッチ部5は、入力電圧VINが所定の電圧以下のときにオフとなり、第一のスイッチ部4は、第二のスイッチ部5がオフのときにオンとなる。ここで、上記所定の電圧としては、0または0に近い値を用いればよい。また、構成例2に係る電源制御装置100が上記の構成をとることにより、ドライバIC6の第二の電源入力端子8に印加されるデジタル電圧DVDDは、電源オフ状態においてもデジタル電源2の出力電圧VOUT2をある期間保持し続けることができる。また、電源制御装置100は、従来であればドライバIC6の第一の電源入力端子7に印加されるアナログ電圧AVDDよりも先に遮断してしまう第二の電源入力端子8に印加されるデジタル電圧DVDDを、アナログ電圧AVDDと略同時に遮断することができる。これにより、ドライバIC6におけるラッチアップの問題を回避することができる。なお、電源供給装置100、ドライバIC6、及び液晶パネルを備え、電源供給装置100によってドライバIC6を駆動する液晶表示装置、並びに、そのような液晶表示装置を備えるテレビジョン受像機も本発明の範疇に含まれる。以上のように、添付の図面を参照しながら本発明に係る電源制御装置の実施形態について説明したが、本発明は今回開示された実施形態に限定されるものではない。当業者であれば、特許請求の範囲内に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり、その変更例または修正例もまた本発明の技術的範囲に属するものとする。