"半導体デバイスであって、半導体材料層と、前記半導体材料層の上に形成されるゲート構造と、前記半導体デバイスのための電界効果トランジスタを含む前記半導体材料層内に画定される活性領域と、前記ゲート構造の上かつ前記活性領域の上に形成される誘電材料層と、前記誘電材料層の上に形成される導電性インダクタループであって、前記導電性インダクタループと関連するインダクタンスを変調するように前記電界効果トランジスタが制御される導電性インダクタループと、を備える、半導体デバイス。前記ゲート構造のそれぞれは、前記導電性インダクタループに垂直な主縦軸を有する、請求項1に記載の半導体デバイス。前記導電性インダクタループは、第1の平面内に存在し、前記第1の平面に平行である基準面に対する前記導電性インダクタループの投影は、前記基準面に対する前記活性領域の投影の範囲内にある、請求項1に記載の半導体デバイス。前記ゲート構造のそれぞれは、前記活性領域の上かつ全体に、完全に延在する、請求項1に記載の半導体デバイス。前記電界効果トランジスタの導電状態および非導電状態を制御する、前記電界効果トランジスタに連結されるトランジスタ電圧コントローラをさらに備える、請求項1に記載の半導体デバイス。前記トランジスタ電圧コントローラは、前記ゲート構造に連結され、前記ゲート構造のための共通ゲート電圧を変調することによって前記電界効果トランジスタの導電状態および非導電状態を制御する、請求項5に記載の半導体デバイス。前記トランジスタ電圧コントローラは、前記電界効果トランジスタを導電状態にバイアスして、前記導電性インダクタループが前記活性領域内にループ電流を誘導することを可能にし、前記トランジスタ電圧コントローラは、前記電界効果トランジスタを非導電状態にバイアスして、前記導電性インダクタループが前記活性領域内にループ電流を誘導するのを抑止する、請求項5に記載の半導体デバイス。前記活性領域は、ソース領域およびドレイン領域を備え、前記ゲート構造、前記ソース領域、および前記ドレイン領域が前記電界効果トランジスタを形成するために協働する、請求項1に記載の半導体デバイス。集積化インダクタデバイスであって、導電性インダクタループと、トランジスタ配置であって、該トランジスタ配置内に画定されるソース領域およびドレイン領域を有する活性半導体材料のリング状領域と、前記活性半導体材料の連続リング状領域の上に直角に重なるゲート構造とを備えるトランジスタ配置と、前記導電性インダクタループと前記トランジスタ配置との間の誘電材料であって、前記トランジスタ配置が、前記集積化インダクタデバイスのインダクタンスに影響を及ぼす、前記集積化インダクタデバイスの電圧変調されたシールドとして機能する、誘電材料と、を備える、集積化インダクタデバイス。前記リング状領域は、活性半導体材料の連続領域である、請求項9に記載の集積化インダクタデバイス。前記活性半導体材料の連続リング状領域の導電状態および非導電状態を制御するために前記トランジスタ配置に連結されるトランジスタ電圧コントローラをさらに備える、請求項9に記載の集積化インダクタデバイス。前記導電性インダクタループは、第1の巻きおよび第2の巻きを備え、前記第1の巻きは、前記活性半導体材料の連続リング状領域の上に重なり、前記トランジスタ配置は、前記活性半導体材料のリング状領域から絶縁された、活性半導体材料の二次リング状領域であって、該二次リング状領域内に画定される二次ソース領域および二次ドレイン領域を有する二次リング状領域をさらに備え、前記第2の巻きは、前記活性半導体材料の二次リング状領域の上に重なる、請求項9に記載の集積化インダクタデバイス。前記活性半導体材料のリング状領域および前記活性半導体材料の二次リング状領域の導電状態および非導電状態を独立に制御するために、前記トランジスタ配置に連結されるトランジスタ電圧コントローラをさらに備える、請求項12に記載の集積化インダクタデバイス。前記導電性インダクタループは、前記ゲート構造の上に直角に重なる、請求項9に記載の集積化インダクタデバイス。前記トランジスタ配置は、前記活性半導体材料のリング状領域を、前記導電性インダクタループによって誘導されるループ電流を収容する導電性パスに転換するために、導電状態で動作するようにバイアスされ、前記トランジスタ配置は、前記活性半導体材料のリング状領域を、前記導電性インダクタループによって誘導されるループ電流の形成を抑止する非導電性パスに転換するために、非導電状態で動作するようにバイアスされる、請求項9に記載の集積化インダクタデバイス。半導体基板上に形成される集積化インダクタと、前記集積化インダクタによって誘導されるループ電流を変調するために前記半導体基板上に形成されるトランジスタ配置と、前記集積化インダクタを前記トランジスタ配置から絶縁するための誘電材料と、前記トランジスタ配置の導電性動作状態および非導電性動作状態を選択するために前記トランジスタ配置に連結されるコントローラであって、前記トランジスタ配置の導電性動作状態は、前記トランジスタ配置内に誘導されるループ電流の形成を可能にし、前記トランジスタ配置の非導電性動作状態は、前記トランジスタ配置内に誘導されるループ電流の形成を抑止する、コントローラと、を備える、半導体デバイス。前記半導体基板は、半導体材料を備え、前記トランジスタ配置は、前記半導体材料内に画定される活性領域と、前記活性領域内に画定されるソース領域と、前記活性領域内に画定されるドレイン領域と、前記活性領域の上かつ直角に形成されるゲート構造とを備え、前記ソース領域、前記ドレイン領域、および前記ゲート構造は電界効果トランジスタを形成するために協働する、請求項16に記載の半導体デバイス。前記コントローラは、前記電界効果トランジスタの導電状態および非導電状態を制御するために、前記電界効果トランジスタに連結されている、請求項17に記載の半導体デバイス。前記コントローラは、前記ゲート構造のゲート電圧を変調することによって前記電界効果トランジスタの導電状態および非導電状態を制御するために、前記ゲート構造に連結されている、請求項18に記載の半導体デバイス。前記コントローラは、前記電界効果トランジスタを導電状態にバイアスして、前記集積化インダクタが前記活性領域内にループ電流を誘導することを可能にし、前記コントローラは、前記電界効果トランジスタを非導電状態にバイアスして、前記集積化インダクタが前記活性領域内にループ電流を誘導するのを抑止する、請求項17に記載の半導体デバイス。前記活性領域は、前記集積化インダクタの導電性インダクタループの下に重なる、連続し且つ隣接するリングを形成する、請求項17に記載の半導体デバイス。前記半導体基板は、半導体材料を備え、前記トランジスタ配置は、前記半導体材料内に画定される活性領域と、前記活性領域内に画定されるソース領域と、前記活性領域内に画定されるドレイン領域と、前記活性領域の上かつ直角に形成されるゲート構造とを備え、前記ソース領域、前記ドレイン領域、および前記ゲート構造は複数の電界効果トランジスタを形成するために協働する、請求項16に記載の半導体デバイス。コンピュータ実行可能命令またはデータを有するコンピュータ可読媒体であって、当該命令が実行されると、半導体材料層と、前記半導体材料層の上に形成されるゲート構造と、前記半導体デバイスのための電界効果トランジスタを含む前記半導体材料層内に画定される活性領域と、前記ゲート構造の上かつ前記活性領域の上に形成される誘電材料層と、前記誘電材料層の上に形成される導電性インダクタループであって、前記電界効果トランジスタは、前記導電性インダクタループと関連するインダクタンスを変調するように制御される、導電性インダクタループと、を備える半導体デバイスの製造を促進する、コンピュータ可読媒体。前記コンピュータ実行可能命令またはデータは、GraphicDatabaseSystemGDSのデータファイルを備える、請求項23に記載のコンピュータ可読媒体。前記コンピュータ実行可能命令またはデータは、前記導電性インダクタループを製造するために利用されるフォトリソグラフィマスクのための配置設計を示す、請求項23に記載のコンピュータ可読媒体。前記フォトリソグラフィマスクのための配置設計は、前記導電性インダクタループを画定し、前記導電性インダクタループは第1の平面内に存在し、第1の平面に平行である基準面に対する前記導電性インダクタループの投影は、前記基準面に対する前記活性領域の投影の範囲内にある、請求項25に記載のコンピュータ可読媒体。前記コンピュータ実行可能命令またはデータは、前記ゲート構造および前記電界効果トランジスタを製造するために利用されるフォトリソグラフィマスクのための配置設計を示す、請求項23に記載のコンピュータ可読媒体。前記フォトリソグラフィマスクのための配置設計は、各ゲート構造が前記導電性インダクタループに垂直である主縦軸を有するように、前記ゲート構造を画定する、請求項27に記載のコンピュータ可読媒体。半導体デバイスが提供される。該半導体デバイスは、半導体材料層、該半導体材料層の上に形成されるゲート構造、および該半導体材料層内に画定される活性領域を含む。該活性領域は、ソース領域およびドレイン領域を有し、該ゲート構造、該ソース領域、および該ドレイン領域が、該半導体デバイスのための電界効果トランジスタを形成するために協働するようにする。該半導体デバイスは、該ゲート構造の上かつ該活性領域の上に形成される誘電材料層と、該誘電材料層の上に形成される導電性インダクタループとを含む。該電界効果トランジスタは、その上に重なる導電性インダクタループと関連する該インダクタンスを変調するように制御される。集積化インダクタデバイスもまた提供される。該インダクタデバイスは、導電性インダクタループと、トランジスタ配置と、該導電性インダクタループと該トランジスタ配置との間の誘電材料とを含む。該トランジスタ配置は、その中に画定されるソース領域およびドレイン領域を有する活性半導体材料の連続リング状領域と、活性半導体材料の該連続リング状領域の上に直角に重なるゲート構造とを含む。該トランジスタ配置は、該集積化インダクタデバイスのインダクタンスに影響を及ぼす、該集積化インダクタデバイスのための電圧変調されたシールドとして機能する。半導体基板上に形成される集積化インダクタを有する半導体デバイスと、該集積化インダクタによって誘導されるループ電流を変調するために該半導体基板上に形成されるトランジスタ配置と、該集積化インダクタを該トランジスタ配置から絶縁するための誘電材料と、導電性動作状態および非導電性動作状態を選択するために該トランジスタ配置に連結されるコントローラとが提供される。該トランジスタ配置の導電性動作状態は、該トランジスタ配置内に誘導されるループ電流の形成を可能にし、該トランジスタ配置の非導電性動作状態は、該トランジスタ配置内に誘導されるループ電流の形成を抑止する。この概要は、詳細な説明において以下にさらに説明される簡略化された形態での概念の抽出を紹介するために提供されている。この概要は、特許請求の範囲の主題の鍵となる特徴または本質的な特徴を特定することを意図されておらず、特許請求の範囲の主題の範囲を決定することに役立つように用いられることも意図されていない。本主題のより完全な理解は、以下の図面と併せて考慮して、詳細な説明および特許請求の範囲を参照することによってもたらされることができ、同様の参照番号は、全図を通して類似の要素を指す。以下の詳細な説明は、本質的に、単に例示的なものであり、本主題の実施形態またはそのような実施形態の応用および使用を限定することは意図されていない。本明細書に用いられる例示的という語は、例、実例、または例証としての役目をすることを意味する。本明細書に例示的なものとして説明されるいかなる実装も、他の実装よりも好ましいまたは有利であるものと解釈されるとは限らない。さらに、前述の技術分野、背景技術、簡単な概要、または以下の詳細な説明において提示される、いかなる明示的または黙示的理論によっても制約されることは意図されていない。加えて、特定の用語は、以下の説明において参照としてのみ使用され、したがって限定することを意図されていない。例えば、上側、下側、の上、およびの下等の用語は、参照される図面中の方向を指す。前面、背面、後部、側部、外側、および内側等の用語は、対象となる品目を説明する説明文および関連する図面を参照することによって明らかになる一貫性のある参照の範囲内で任意の参照で特徴または要素の部分の方向および/または位置を表している。そのような用語は、特に上述の語、その派生語、同様の意味の語を含み得る。同様に、用語第1の、第2の、および構造物を指す他のそのような数値の用語は、文脈によって明確に示されない限り、順序または順番を意味しない。簡潔さのため、半導体デバイス製造に関する従来技術は、本明細書では詳細に説明されない場合がある。特に、トランジスタおよび集積化インダクタをベースにした半導体の製造における様々なステップは周知であり、簡潔さを目的として、多くの従来のステップは、周知の工程詳細を提供せず、本明細書では簡潔に述べるのみにし、あるいは完全に省略される。以下の説明は、半導体基板上に形成される集積化インダクタデバイスに関する。集積化インダクタは、固体インダクタシールドの電磁特性がパターン形成されたインダクタシールドに対して利用する。この点に関して、固体接地シールドまたは連続接地シールドは、シールド内に誘導された渦電流ループの存在によりインダクタのインダクタンスを減少させるが、一方で、放射状に配置されたパターン形成されたシールド透過性が磁界に与えられるは、公称インダクタンスにほとんど影響がない。したがって、本明細書に記載される集積化インダクタデバイスは、その上に重なるインダクタループの導電性巻きの下のリング状に配置される複数のトランジスタから製造されるシールドを包含する。このトランジスタは、伝統的なパターン形成されたシールドの金属指と類似の方法で、ゲート構造がインダクタの巻きに直角であるように製造される。さらに、トランジスタの活性半導体領域は、導電性インダクタループのフットプリントの下に連続リングを形成する。トランジスタが適切なゲート電圧を使用してオフに切り換えられるときすなわち、電流を導通しないとき、トランジスタ配置は、パターン形成されたシールドと同様の方法で動作する。言い換えれば、ゲート材料の下の活性半導体材料の非導電性性質は、シールド内に誘導された渦電流ループの形成を抑止し、したがって、その上に重なるコイルの公称インダクタンスは、実質的に影響を受けないままである。その一方で、トランジスタがオンに切り換えられるときすなわち、電流を導通するとき、トランジスタ配置は、固体シールドと同様の方法で動作する。したがって、ゲート材料の下の活性半導体材料の導電性性質は、その上に重なるインダクタによって生成される磁束に応じてシールド内に連続的に誘導された渦電流ループの形成を促進または可能にし、したがって、コイルの公称インダクタンスが減少させられる。上に要約される一般的方法は、好ましくはインダクタコイルの異なる巻きに対応する、複数の独立に制御可能なトランジスタ配置を形成することよって拡張することができる。これは、インダクタコイルの下に誘導されたループ電流の量の増幅された同調を可能にし、したがって、インダクタンスの増幅された同調を可能にする。次に図面を参照すると、シールド変調された集積化インダクタを有する半導体デバイス100の例示的実施形態の斜視透視図が、図1に示される。半導体デバイス100は、簡略化した方法で示され、半導体デバイス100の実装は通常、追加の要素、回路構成要素、導電性相互接続部、導電性プラグ、および他の従来の特徴を含む。半導体デバイス100は、半導体基板図1に図示せず上に製造され、半導体デバイス100のトランジスタは、半導体基板の半導体材料内に形成される。この点に関して、半導体デバイス100のトランジスタは、NMOSトランジスタデバイスおよび/またはPMOSトランジスタデバイスとして実現され得る。用語MOSデバイスは適切に、金属ゲート電極および酸化ゲート絶縁体を有するデバイスを指すが、その用語は、ゲート絶縁体酸化絶縁体または他の絶縁体にかかわらずの上に位置決めされ、順々に半導体基板の上に位置決めされる、導電性ゲート電極金属導電性材料または他の導電性材料にかかわらずを含む任意の半導体デバイスを指すために全体に使用される。半導体デバイス100は概して、導電性インダクタループ102、半導体材料層内に画定される活性領域103、ゲート構造104、および誘電材料層106を含むが、これらに限定されるものではない。図1は、これらの要素の層状配置を描写し、誘電材料層106は、ゲート構造104および活性領域103の上に形成され、導電性インダクタループ102は、誘電材料層106の上に形成される。導電性インダクタループ102は、好適な材料、典型的には金属によって形成される。既知の半導体デバイス製造工程に従って、導電性インダクタループ102に使用される材料は、例えば、望ましいパターンに付着され、エッチングされ得る。実際には、導電性インダクタループ102の大部分全てでない場合は、単一の相互接続部平面内にある。図1では、単一巻きを有する単純な導電性インダクタループ102を描写しているが、他の実施形態では、1つ以上の相互接続部平面を使用して形成される複数の巻きを含み得る。エアブリッジまたは同様の経路指定技術と相互接続技術とが、複数の巻きを有する集積化インダクタコイルを製造するために利用され得ることを理解されるべきである。導電性インダクタループ102は、誘電材料層106上またはその上に重なって形成され得る。実際には、誘電材料層106は、酸化ケイ素、窒化ケイ素、または低誘電率の開放構造の有機ガラス等の半導体産業の絶縁体としてよく使用される1つ以上の材料によって形成され得る。誘電材料層106は、導電性インダクタループ102を下部機構ゲート構造104および活性領域103から電気的に絶縁する。図2~4を参照して以下により詳細に説明されるように、活性領域103は、その中に画定される導電性ソース領域およびドレイン領域を含み、ゲート構造104、ソース領域、およびドレイン領域が半導体デバイス100のための電界効果トランジスタ例えば、MOSFETを形成するために協働するようにする。図1は、破線活性領域103は、ゲート構造104が形成される表面の下にあるため内の活性領域103の輪郭またはフットプリントを示す、簡略化した完成予想図である。この特別の実施形態のため、ゲート構造104は、活性領域103によって画定される内部領域の中心に向かって内側に延在する、突出する指に似ている。特に、ゲート構造のそれぞれが、その下に重なる活性領域103の上かつ全体に、完全に延在する明らかになるであろう理由により、この態様が重要である。さらに、ゲート構造104のそれぞれは、導電性インダクタループ102に垂直である主縦軸を有する。ある実装では、ゲート構造104の全ては、共通ゲート電圧を共有するように共に電気的に接続される。図1に示すように、ゲート構造104は、導電性配線108、相互接続部、導電性プラグ、または類似のものを使用して共に連結され得る。さらに、1つ以上の導電性プラグ、相互接続部、または他の電気接点特徴は、半導体デバイス100の動作のために必要に応じて、ゲート電圧、ソース電圧、およびドレイン電圧を提供するために利用され得る。図1および他の図面に描写される要素の特定の配置、形状、サイズ、および構成が単に例示的なものであることを理解されるべきである。実際、多くの異なる構成および配置は、記載された主題の一般的範囲から逸脱することなく製造され、使用され得る。例えば、導電性インダクタループ102は、長方形の形状である必要はなく、1つの巻きを含む必要はない。さらに、ゲート構造104、個別のゲート構造104の配置、および/または活性領域103の数は、一実施形態から別の実施形態まで異なり得る。さらに、本明細書に記載される本発明の物理的実施形態は、既存の半導体製造技術およびコンピュータに実装された設計ツールを使用して実現され得る。例えば、ハードウェア記述言語コード、ネットリスト技術、または類似のものは、半導体デバイス100の様々な配置特性と関連するGDSIIまたは類似のデータファイルを生成するために利用され得る。この点に関して、そのようなデータファイルは、半導体デバイス100を実際に製造するための製造施設によって利用されるマスクのための配置設計を生成するために使用され得る。実際には、この文脈において使用されるGDSIIまたは他のデータファイルは、よく理解されるように、任意の好適なコンピュータ可読媒体に保存され得る。図2は、図解の容易化のためにいくつかの特徴が取り除かれた、シールド変調された集積化インダクタを有する半導体デバイス200の別の例示的実施形態の平面図である。図3は、図解の容易化のためにいくつかの特徴が取り除かれた、半導体デバイス200の別の平面図であり、図4は、図2および図3線4-4から見られるようにに示される半導体デバイス200の断面図である。図4を参照すると、半導体デバイス200は、半導体材料層204を有する半導体基板202上に形成される。半導体材料204は、好ましくは、半導体産業で典型的に使用されるように、例えば、比較的純粋な単結晶シリコンならびにゲルマニウム、炭素、および類似のもの等の他の要素と混合されるシリコンなどのシリコン材料である。あるいは、半導体材料204は、ゲルマニウム、ガリウムヒ素、または類似のものであり得る。半導体材料204は、n型またはp型のいずれかであり得るが、その中に形成される適切な型のウェルを有する、典型的にp型である。半導体材料204は、バルク半導体基板として提供される場合があり、あるいは支持基板、支持基板上の絶縁体層、およびトランジスタが製造される絶縁体層上のシリコン材料層を含む、シリコンオンインシュレーターSOI上に提供され得る。半導体デバイス200は、半導体材料層204の上に形成されるゲート構造206を含む。半導体材料204は、その中に画定される活性領域208を含む。ゲート構造206は、材料堆積、フォトリソグラフィ、洗浄、研磨、エッチング、および類似のものと関連する周知の技術および工程ステップを使用して製造され得る。簡略のため、ゲート構造206は、図4に単純なブロックとして示され、実際には、それぞれのゲート構造206は、複数の異なる層を使用して製造され得る。ゲート構造206もまた、図2に見ることができ、図2では、ゲート構造206のそれぞれと活性領域208との間の直交関係を描写する。さらに、導電性インダクタループ212がゲート構造206の上に直角に重なることが図2および図3から明らかである。半導体デバイス200はまた、ゲート構造206の上かつ半導体材料204のある露出された領域の上に形成される誘電材料210、ならびに誘電材料210の上に形成される導電性インダクタループ212を含む。導電性インダクタループ212もまた、図3に示される。特に、図3は、導電性インダクタループ212と活性領域208のフットプリントとの間の関係を示す。特に、導電性インダクタループ212がある平面に平行である基準面上の導電性インダクタループ212の投影は、活性領域208の基準面への投影の範囲内である。言い換えれば、半導体デバイス200の上部または底部から見られるとき、導電性インダクタループ212は、活性領域208の範囲内に適合する。したがって、活性領域208の境界は、導電性インダクタループ212のサイズおよび形状を収容する寸法となされる。半導体デバイス200は、集積化インダクタのための電圧変調されたシールドとして機能するトランジスタ配置を用いる。より具体的には、トランジスタ配置は、電圧変調されたシールドが集積化インダクタのインダクタンスに影響を及ぼすように制御される。再び図4を参照すると、トランジスタ配置は、連続かつ隣接リング状の活性領域208その中に画定されるソース領域およびドレイン領域214を有するおよびゲート構造を含む。したがって、誘電材料210は、導電性インダクタループ212をトランジスタ配置から絶縁する。従来のトランジスタ設計および製造技術に従って、ソース領域およびドレイン領域214は、適切な不純物種のイオンをゲート構造206に隣接する半導体材料204に埋め込むことによって形成され得る。その結果得られるトランジスタ配置の電界効果トランジスタは、直列に連結され、活性領域208の導電性特性および非導電性特性を変調するように制御され、導電性インダクタループ212によって活性領域208内に誘導される渦ループ電流の量を順々に変調し、集積化インダクタと関連するインダクタンスを順々に変調する。半導体デバイス100,200は、集積化インダクタのための単一巻きを利用する単純な実施形態を示す。実際には、導電性インダクタループは、望ましい公称インダクタンスを達成するのを必要とする場合、2つ以上の巻きを有し得る。単一巻きの導電性ループについて上述される技法および技術が複数巻きループまで拡張され得ることを理解されるべきである。この点に関して、図5は、図解の容易化のためにいくつかの特徴が取り除かれた、シールド変調された集積化インダクタを有する半導体デバイス300の別の例示的実施形態の平面図である。図解の明確化および容易化のため、図5は、半導体デバイス300のための導電性インダクタループ302の輪郭またはフットプリントおよびゲート構造303,304の輪郭またはフットプリントを描写する。この特定の実施形態は、2つのインダクタ巻きを含む。導電性インダクタループ302は、第1の外側巻き306と、第1の巻き306内にある第2の内側巻き308とを含む。導電性インダクタループ302は、図5に描写される交差が短絡をもたらさないように第2の巻き308を収容するアンダーパス、エアブリッジ、または類似のものを含み得る。特に、巻き306,308のそれぞれが、それと関連するそれぞれの活性領域を有する。この点に関して、図5は、第1の巻き306に対応する一次活性領域310、および第2の巻き308に対応する二次活性領域312を破線で示す。これらの2つの活性領域310,312は、互いに独立し、分離され、絶縁される。活性領域310のフットプリントは概して、第1の巻き306のフットプリントの大部分に従い、包含する。同様に、二次活性領域312のフットプリントは概して、第2の巻き308のフットプリントの大部分に従い、包含する。言い換えれば、第1の巻き306は、活性半導体材料の1つの連続リング状領域の上に重なり、第2の巻き308は、活性半導体材料の別の連続リング状領域の上に重なる。半導体デバイス100,200のために上述されるように、それぞれの活性領域310,312は、その中に画定されるそれぞれのソースおよびドレイン領域を含む。ゲート構造303,304は、互いに独立し、分離され、絶縁される。特に、ゲート構造303は、第1の巻き306および一次活性領域310に対応する。その一方では、ゲート構造304は、第2の巻き308および二次活性領域312に対応する。この特定の実施形態のため、ゲート構造303のそれぞれが、一次活性領域310の上に直角に重なり、ゲート構造304は、二次活性領域312の上に直角に重なる。したがって、半導体デバイス300は、一次活性領域310およびゲート構造303と関連する1つのトランジスタ配置、ならびに二次活性領域312およびゲート構造304と関連する別のトランジスタ配置の2つの異なるトランジスタ配置を含む。これら2つのトランジスタ配置は、半導体デバイス300のインダクタンスを同調する目的のために独立に制御され得る。ここで記載される種類の同調可能な集積化インダクタデバイスは、それの導電性インダクタループ、ゲート構造、ならびにソースおよびドレイン領域への電気的接続性をもたらすために必要に応じて、適切な電気的接触、ターミナル、および/または導電パッドによって製造され得る。そのような接触、ターミナル、および/またはパッドは、ここで詳細に記載されない、従来から周知の半導体製造技法を使用して製造され得る。半導体デバイスへの電気的接続は、トランジスタ配置および/または半導体デバイスの個別のトランジスタの動作をバイアスまたは制御するために使用され得る。より具体的には、トランジスタのゲート電圧およびある実施形態では、ソース電圧および/またはドレイン電圧は、必要に応じてトランジスタを活性化/非活性化するように制御され得る。半導体デバイス100,200,300のそれぞれは、トランジスタの導電および非導電状態を制御する、適切に構成されたトランジスタ電圧コントローラを用いる。この点に関して、図6は、シールド変調された集積化インダクタ402および半導体デバイス400の1つ以上のトランジスタに連結されるトランジスタ電圧コントローラ404を有する半導体デバイス400の例示的実施形態の概略図である。集積化インダクタ402の導電性ループは、1つ以上の巻きおよび前述のようにトランジスタ配置を使用して変調される導電および非導電状態を有する対応する数のシールドを有する。ある実施形態では、トランジスタ電圧コントローラ404は、ゲート構造のための共通ゲート電圧を変調するために集積化インダクタ402と関連するゲート構造に連結される。そのような実施形態のため、ソース領域およびドレイン領域は、接地等の固定基準電圧またはバイアス電圧に接続され得る。他の実施形態では、トランジスタ電圧コントローラ404は、ゲート構造、およびソース領域、ドレイン領域のいずれか、またはソース領域およびドレイン領域の両方に連結され、適切なゲート電圧、ソース電圧、および/またはドレイン電圧を提供する。図6は、任意の数の巻きを有する導電性インダクタループに対応する任意の数の異なるトランジスタ配置を収容する汎用の半導体デバイス400を描写する。したがって、第1のゲート電圧Vg1は、第1のトランジスタ配置内の第1の群のトランジスタのための共通ゲート電圧を制御するために利用される可能性があり、第2のゲート電圧Vg2は、第2のトランジスタ配置内の別の群のトランジスタのための共通ゲート電圧を独立に制御するために使用される可能性があり、以下同様に行われる。第1のゲート電圧は、集積化インダクタの第1の巻きまたは第1の群の巻きと関連する可能性があり、第2のゲート電圧は、集積化インダクタの第2の巻きまたは第2の群の巻きと関連する可能性があり、以下同様に行われる。動作の際には、トランジスタ電圧コントローラ404は、そのそれぞれのトランジスタを導電状態にバイアスし、電流がトランジスタのチャネルに流れることを可能にする。これは、それぞれのソース領域およびドレイン領域がある半導体材料の活性領域を導電性パスに効果的に転換する。この導電性パスは、導電性インダクタループが導電性活性領域内にループ電流を誘導することを可能にする。その一方では、トランジスタ電圧コントローラ404は、トランジスタを非導電状態にバイアスし、導電性インダクタループが非導電性活性領域内にループ電流を誘導するのを抑止する。これは、半導体材料の活性領域を非導電性パスに効果的に転換する。この状態のための活性領域内に誘導されるより小さなループ電流の形成を最小限にするため、ゲート構造が完全に活性領域の幅に及ぶように製造される。そうしないと、電流は、ゲート構造の下に画定されるチャネル領域の周囲に漏れる。複数巻きの実施形態では、トランジスタ電圧コントローラ404は、異なるトランジスタ配置のゲート電圧を独立に変調することによって、複数の異なる、別個の、絶縁された活性領域の導電状態および非導電状態を独立に制御する。トランジスタ電圧コントローラ404は、半導体デバイス400のトランジスタ配置の異なる導電性動作状態および非導電性動作状態を選択するために使用され得る。例えば、単一巻きの集積化インダクタは、トランジスタのオン状態およびオフ状態にそれぞれ対応する、1つの導電状態および1つの非導電状態を有する。その一方では、二重巻きの集積化インダクタは、両方の活性領域が導通している完全な導電状態、両方の活性領域が導通していない非導電状態、一次活性領域が導通していて、二次活性領域が導通していない第1の部分的な導電/非導電状態、および一次活性領域が導通していなくて、二次活性領域が導通している第2の部分的な導電/非導電状態の4つの電位状態のうちの1つを呈するように制御され得る。実際には、トランジスタ電圧コントローラ404は、所望であれば、進行中およびリアルタイムの方法で集積化インダクタデバイスのインダクタンスを変調するために動的方法で動作され得る。あるいは、トランジスタ電圧コントローラ404は、必要に応じて集積化インダクタデバイスを同調し、次に同調されたインダクタンスが維持されるように印加されたトランジスタ電圧を固定するために利用され得る。半導体デバイス100,200,300,400の動作が次に記載される。導電性ループを通じて流れる電流が当該ループによって画定される領域内に磁界を生成し、ループのインダクタンスに順々に影響を及ぼすことがよく実証されている。導電性ループが固体導電性接地平面によって遮蔽される場合、このループを通じて流れる電流は、反対側のループ電流を導電性シールド内に誘導する。誘導されたループ電流は、独自の磁界を生成し、導電性インダクタループによって生成される磁界に対抗する。したがって、インダクタと関連する全磁束は、誘導されたループ電流によって生成される磁束に対応する量によって減少させられる。その結果として、インダクタの実効インダクタンスもまた減少させられる。半導体デバイス100,200,300,400内のトランジスタ配置は、可変導電特性を有する電圧変調されたシールドとして機能するように制御される。したがって、単純な1つの巻きの実施形態のため、トランジスタ配置は、トランジスタが導通しているかつ誘導された渦電流ループが確立されるとき、固体シールドに類似の方法で機能する。その一方では、トランジスタ配置は、トランジスタが導通していないかつ誘導された渦電流ループが確立されていないとき、パターン形成されたシールドに類似の方法で機能する。同様の一般的な動作原理に従い、複数巻きの実施形態は、対応する複数の異なる実効インダクタンスを有する複数の異なる状態を呈するように制御され得る。少なくとも1つの例示的実施形態が前述の詳細な説明において提示されたが、数多くの変形が存在することを理解されるべきである。例えば、図面が、インダクタループに対応するリング状のパターン内に配置される複数のトランジスタを有する実施形態を描写するが、1つのみまたはごくわずかのトランジスタは、渦電流ループの形成を抑止し、本明細書に記載される効果のいくつかを得るために利用され得る。別の例として、活性領域は、金属相互接続特徴等の別の導電材料または要素を使用して共に連結される複数の活性領域として実現され得る。本明細書に説明される1つ以上の例示的実施形態が、特許請求の範囲の主題の範囲、適用可能性、または構成を限定することを決して意図されていないことも理解されるべきである。むしろ、前述の詳細な説明は、説明された1つ以上の実施形態を実装するための有用な指針を当業者に提供するであろう。特許請求の範囲によって画定される範囲から逸脱することなく、この特許出願の出願時点で知られている均等なものおよび予測可能な均等なものを含む、要素の機能および配置において様々な変更がなされ得ることを理解されるべきである。"