光を受光して電荷に変換する光電変換部を有する画素と、所定数の前記画素により共有され、前記光電変換部で発生した電荷を増幅して、その電荷に応じたレベルの信号を出力する増幅部とを備え、前記増幅部を共有する所定数の前記画素が、前記増幅部が信号を出力する信号線の延びる第1の方向に沿って配置され、前記増幅部が形成される領域の前記第1の方向に略直交する第2の方向に沿った長さが、前記画素の1画素分の前記第2の方向の長さ以上、かつ、前記画素の2画素分の前記第2の方向の長さ未満に設定される固体撮像素子。4つの前記画素が前記増幅部を共有し、前記第1の方向に沿って、1番目の前記画素および2番目の前記画素が隣接して配置されるとともに、3番目の前記画素および4番目の前記画素が隣接して配置され、2番目の前記画素と3番目の前記画素との間に、前記増幅部が配置される請求項1に記載の固体撮像素子。前記第1の方向に沿って配置される4つの前記画素を有する画素共有単位と、前記画素共有単位に隣接して前記第1の方向に沿って配置される他の画素共有単位とが、前記第1の方向に前記画素の2画素分のピッチに応じて位置をずらして配置される請求項2に記載の固体撮像素子。前記信号を出力する前記画素として選択されたときに、前記増幅部と前記信号線とを接続する選択部と、前記光電変換部で発生した電荷をリセットするリセット部とをさらに備え、前記増幅部、前記選択部、および前記リセット部が前記第2の方向に一列に配置される領域の前記第2の方向の長さが、前記画素の2画素分の前記第2の方向の長さ未満に限定される中で、前記増幅部の長さを最大限に設定する請求項1に記載の固体撮像素子。前記光電変換部で発生した電荷が転送されるフローティングディフュージョン部をさらに備え、前記増幅部を共有する前記画素であって、同色の光を受光する前記画素で発生した電荷が前記フローティングディフュージョン部において加算される請求項1に記載の固体撮像素子。前記増幅部が信号を出力する前記信号線が2本以上配設される請求項1に記載の固体撮像素子。前記信号線どうしの間隔が、前記信号線の幅の2倍以上に設定される請求項6に記載の固体撮像素子。前記光電変換部が形成される半導体基板に前記信号線が形成される配線層が積層される面に対して反対側となる面に、前記光電変換部が電荷に変換する光が入射するように構成される請求項1に記載の固体撮像素子。光を受光して電荷に変換する光電変換部を有する画素と、所定数の前記画素により共有され、前記光電変換部で発生した電荷を増幅して、その電荷に応じたレベルの信号を出力する増幅部とを有し、前記増幅部を共有する所定数の前記画素が、前記増幅部が信号を出力する信号線の延びる第1の方向に沿って配置され、前記増幅部が形成される領域の前記第1の方向に略直交する第2の方向に沿った長さが、前記画素の1画素分の前記第2の方向の長さ以上、かつ、前記画素の2画素分の前記第2の方向の長さ未満に設定される固体撮像素子を備える電子機器。上述したように、特許文献1および2に開示されている従来の固体撮像素子では、低ノイズと高フレームレートとを両立することは困難であった。本開示は、このような状況に鑑みてなされたものであり、低ノイズと高フレームレートとを両立することができるようにするものである。本開示の一側面の固体撮像素子は、光を受光して電荷に変換する光電変換部を有する画素と、所定数の前記画素により共有され、前記光電変換部で発生した電荷を増幅して、その電荷に応じたレベルの信号を出力する増幅部とを備え、前記増幅部を共有する所定数の前記画素が、前記増幅部が信号を出力する信号線の延びる第1の方向に沿って配置され、前記増幅部が形成される領域の前記第1の方向に略直交する第2の方向に沿った長さが、前記画素の1画素分の前記第2の方向の長さ以上、かつ、前記画素の2画素分の前記第2の方向の長さ未満に設定される。本開示の一側面の電子機器は、光を受光して電荷に変換する光電変換部を有する画素と、所定数の前記画素により共有され、前記光電変換部で発生した電荷を増幅して、その電荷に応じたレベルの信号を出力する増幅部とを有し、前記増幅部を共有する所定数の前記画素が、前記増幅部が信号を出力する信号線の延びる第1の方向に沿って配置され、前記増幅部が形成される領域の前記第1の方向に略直交する第2の方向に沿った長さが、前記画素の1画素分の前記第2の方向の長さ以上、かつ、前記画素の2画素分の前記第2の方向の長さ未満に設定される固体撮像素子を備える。本開示の一側面においては、画素が、増幅部が信号を出力する信号線の延びる第1の方向に沿って配置され、増幅部が形成される領域の第1の方向に略直交する第2の方向に沿った長さが、画素の1画素分の第2の方向の長さ以上、かつ、画素の2画素分の第2の方向の長さ未満に設定される。本開示の一側面によれば、低ノイズかつ高フレームレートを両立することができる。以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図1は、本発明を適用した撮像素子の一実施の形態の構成例を示すブロック図である。固体撮像素子11はCMOS型固体撮像素子であり、画素アレイ部12、垂直駆動部13、カラム処理部14、水平駆動部15、出力部16、および駆動制御部17を備えて構成される。画素アレイ部12は、アレイ状に配置された複数の画素21を有しており、画素21の行数に応じた複数の水平信号線22を介して垂直駆動部13に接続され、画素21の列数に応じた複数の垂直信号線23を介してカラム処理部14に接続されている。即ち、画素アレイ部12が有する複数の画素21は、互いに略直交する水平信号線22および垂直信号線23が交差する点にそれぞれ配置されている。垂直駆動部13は、画素アレイ部12が有する複数の画素21の行ごとに、それぞれの画素21を駆動するための駆動信号転送信号TGや、選択信号SEL、リセット信号RSTなどを、水平信号線22を介して順次供給する。カラム処理部14は、それぞれの画素21から垂直信号線23を介して出力される画素信号に対してCDS処理を施すことで画素信号の信号レベルを抽出し、画素21の受光量に応じた画素データを取得する。水平駆動部15は、画素アレイ部12が有する複数の画素21の列ごとに、それぞれの画素21から取得された画素データをカラム処理部14から順番に出力させるための駆動信号を、カラム処理部14に順次供給する。出力部16には、水平駆動部15の駆動信号に従ったタイミングでカラム処理部14から画素データが供給され、出力部16は、例えば、その画素データを増幅して、後段の画像処理回路に出力する。駆動制御部17は、固体撮像素子11の内部の各ブロックの駆動を制御する。例えば、駆動制御部17は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。このように固体撮像素子11は構成されており、画素アレイ部12に配置されている複数の画素21から得られる画素データに対して画像処理が施されることで、画像が取得される。また、画素21は、画素信号を出力するために複数のトランジスタを有して構成されており、所定数の画素21を共有単位として一部のトランジスタを共有する構造を採用することができる。図2は、4つの画素21により構成される画素共有単位の構成例を示す回路図である。図2に示すように、画素共有単位24は、PD31aおよび転送トランジスタ32aを有する画素21a、PD31bおよび転送トランジスタ32bを有する画素21b、PD31cおよび転送トランジスタ32cを有する画素21c、並びに、PD31dおよび転送トランジスタ32dを有する画素21dが、FD33、増幅トランジスタ34、選択トランジスタ35、およびリセットトランジスタ36を共有する共有構造によって構成されている。PD31a乃至31dは、光電変換部および電荷蓄積部であり、それぞれ受光した光の光量に応じた電荷を発生して蓄積する。転送トランジスタ32a乃至32dは、PD31a乃至31dとFD33とをそれぞれ接続し、垂直駆動部13から水平信号線22を介して供給される転送信号TG1乃至TG4に従って駆動する。例えば、転送信号TG1に従って転送トランジスタ32aがオンになると、PD31aに蓄積されている電荷がFD33に転送され、転送信号TG2に従って転送トランジスタ32bがオンになると、PD31bに蓄積されている電荷がFD33に転送される。また、転送信号TG3に従って転送トランジスタ32cがオンになると、PD31cに蓄積されている電荷がFD33に転送され、転送信号TG4に従って転送トランジスタ32dがオンになると、PD31dに蓄積されている電荷がFD33に転送される。FD33は、転送トランジスタ32a乃至32dと増幅トランジスタ34との接続点に形成される浮遊拡散領域であり、PD31a乃至31dで発生した電荷がそれぞれ転送され、電荷を蓄積する。なお、FD33は、図3を参照して後述するように、PD31aおよび転送トランジスタ32aとPD31bおよび転送トランジスタ32bとで共有されるFD33aと、PD31cおよび転送トランジスタ32cとPD31dおよび転送トランジスタ32dとで共有されるFD33bとが接続されて構成される。増幅トランジスタ34は、ゲート電極がFD33に接続されており、ドレイン端子が電源電位VDDに接続されるとともに、ソース端子が選択トランジスタ35を介して垂直信号線23に接続されている。そして、増幅トランジスタ34は、FD33に蓄積されている電荷を増幅して、その電荷の応じたレベルの画素信号を、垂直信号線23に出力する。例えば、増幅トランジスタ34は、FD33がリセットされたときにはリセットレベルの画素信号を出力し、FD33にPD31a乃至31dで発生した電荷がそれぞれ蓄積されているときには、それらの電荷に応じたレベルの画素信号を出力する。選択トランジスタ35は、増幅トランジスタ34と垂直信号線23とを接続し、垂直駆動部13から水平信号線22を介して供給される選択信号SELに従って駆動する。選択トランジスタ35がオンになると、増幅トランジスタ34から出力される画素信号が選択トランジスタ35を介して垂直信号線23に出力可能な状態となる。リセットトランジスタ36は、FD33と電源電位VDDとを接続し、垂直駆動部13から水平信号線22を介して供給されるリセット信号RSTに従って駆動する。リセットトランジスタ36がオンになると、FD33に蓄積されている電荷が電源電位VDDに排出されて、FD33がリセットされる。このように構成されている画素共有単位24は、例えば、画素21a、画素21b、画素21c、および画素21dの順番で、それぞれの画素信号を垂直信号線23に出力する。ところで、複数の画素21で増幅トランジスタ34などを共有する画素共有構造では、それらの画素21が横方向図1の水平信号線22に沿った方向に配置されている場合、横方向に共有する複数列の読み出しが終わるまで、後段の信号処理を行うことができない。このため、横方向に配置された画素21を共有する場合には、画素信号を読み出す速度が制限されてしまう。後段の信号処理とは、アナログデジタルコンバータなどによる変換処理などであり、後段の信号処理に時間がかかると、1画面を1秒間に何回描画できるかの指標であるフレームレートを高速化することができなくなる。これに対し、複数の画素21が縦方向図1の垂直信号線23に沿った方向に配置された画素共有構造では、他の列の読み出しが終わるのを待つ必要なく後段の信号処理を行うことができる。このため、横方向に配置された画素21を共有する画素共有構造よりも、画素信号を高速に読み出すことができ、フレームレートを高速化することができる。そこで、固体撮像素子11では、画素信号の高速な読み出しを可能にするために、画素共有単位24を構成する画素21a乃至21dを縦方向に一列に配置するレイアウトが採用される。次に、図3を参照して、画素共有単位24の平面的なレイアウトについて説明する。図3に示すように、画素共有単位24は、画素21a、画素21b、画素21c、および画素21dが縦方向に一列に並んだレイアウトで配置される。また、画素21aおよび画素21bが隣接して配置され、画素21cおよび画素21dが隣接して配置されるとともに、画素21bおよび画素21cの間には一定の間隔が設けられている。画素21a-1および画素21b-1が接する部分には、横方向に細長い形状のFD33aが形成されている。また、FD33aに隣接して画素21a側には、転送トランジスタ32aを構成するゲート電極41aが配置され、FD33aに隣接して画素21b側には、転送トランジスタ32bを構成するゲート電極41bが配置されている。同様に、画素21cおよび画素21dが接する部分に形成されるFD33bの画素21c側に転送トランジスタ32cを構成するゲート電極41cが配置され、FD33bの画素21d側に転送トランジスタ32dを構成するゲート電極41dが配置されている。また、画素共有単位24では、画素21bおよび画素21cの間に、増幅トランジスタ34を構成するゲート電極42、選択トランジスタ35を構成するゲート電極43、および、リセットトランジスタ36を構成するゲート電極44が配置されている。そして、増幅トランジスタ34のゲート電極42、選択トランジスタ35のゲート電極43、および、リセットトランジスタ36のゲート電極44は、横方向に一列に配置されている。つまり、増幅トランジスタ34のゲート電極42の横方向の左側に、選択トランジスタ35のゲート電極43が配置され、増幅トランジスタ34のゲート電極42の横方向の右側に、リセットトランジスタ36のゲート電極44が配置される。また、FD33aおよび33b、増幅トランジスタ34のゲート電極42、並びに、リセットトランジスタ36のソース端子が、配線45を介して接続される。このように画素共有単位24では、FD33aおよび33bを接続する構成とされており、増幅トランジスタ34を画素共有単位24の中央に配置することにより、FD33aおよび33bを接続する配線45の長さを最短で構成することができる。このように、配線45の長さを短くすることによって、FD33aおよび33bに蓄積されている電荷を画素信号に変換する際の変換効率の低下を抑制することができる。そして、画素共有単位24では、ゲート電極42乃至44が形成される領域図3で破線で示された領域の横方向の長さLが、画素21a乃至21dの横方向の長さであるピッチPよりも長くなるように設定される。例えば、図3の構成例では、ゲート電極42乃至44が形成される領域が、画素21a乃至21dよりも右方向に突出するように設定され、画素共有単位24が右方向に凸形状となるように形成されている。なお、ゲート電極42乃至44が形成される領域が突出する方向は、画素21a乃至21dよりも左方向でもよく、この場合、画素共有単位24が左方向に凸形状となるように形成される。さらに、ゲート電極42乃至44が形成される領域の横方向の長さLは、右側に隣接する画素21a乃至21d図示せずよりも右側には突出しないように、即ち、画素21a乃至21dの横方向のピッチPの2倍未満となるように設定される。つまり、ゲート電極42乃至44が形成される領域の横方向の長さLは、1画素ピッチ以上、かつ、2画素ピッチ未満となるように設定される。また、画素共有単位24では、増幅トランジスタ34のゲート電極42のゲート長が最大限の長さとなるように設定される。例えば、選択トランジスタ35のゲート電極43およびリセットトランジスタ36のゲート電極44のゲート長は、素子バラツキが抑制できる最低限の長さにそれぞれ調整し、残りの長さLを、増幅トランジスタ34のゲート電極42のゲート長に割り当てることで、増幅トランジスタ34のゲート電極42のゲート長を最大限の長さに設定することができる。また、これらのゲート長は、画素分離領域や、隣接するゲート電極どうし間の距離、ゲートとコンタクトとの間の距離、コンタクトとアクティブ部とのオーバーラップなど、デザインルールにより規定されるサイズで設定される。例えば、増幅トランジスタ34のゲート電極42のゲート長は、図3に示すように、画素21a乃至21dの横方向のピッチPとほぼ同じ長さに設定することができる。なお、増幅トランジスタ34のゲート電極42のゲート長を、画素21a乃至21dの横方向のピッチP以上に設定してもよい。このように構成される画素共有単位24では、増幅トランジスタ34のゲート電極42のゲート長を設定可能な最大限の長さにすることで、増幅トランジスタ34のサイズを拡大することができる。これにより、画素21a乃至21dの1/fノイズを大幅に低減することができ、画素21a乃至21dのランダムノイズを低減することができる。また、上述したように、画素共有単位24は、画素21a乃至21dが縦方向に配置される構造を採用することにより、画素信号の読み出しを高速化することができる。従って、画素共有単位24が敷き詰められた画素アレイ部12を有する固体撮像素子11では、ノイズを削減することにより画質を向上させることができるとともに、高フレームレートを実現することができる。つまり、固体撮像素子11は、低ノイズと高フレームレートとを両立することができる。図4は、画素共有単位24が敷き詰められた画素アレイ部12の一部を示す図である。図4において、行列状に配置されている正方形は、画素21を表している。画素アレイ部12には、いわゆるベイヤー配列で三原色青色、赤色、および緑色が配置されたカラーフィルタが積層されており、画素21は、それぞれ対応する色の光を受光する。つまり、図4では、アルファベットRが表示されている画素21は赤色Redの光を受光し、アルファベットBが表示されている画素21は青色Blueの光を受光し、アルファベットGrまたはGbが表示されている画素21は緑色の光Greenを受光することを示している。また、ベイヤー配列では、青色および緑色の光を受光する画素21が配置される列と、赤色および緑色の光を受光する画素21が配置される列とが、1列ずつ交互に配置される。図3を参照して説明したように、画素共有単位24は、画素21a乃至21dが一列に配置されるレイアウトを採用している。従って、画素アレイ部12では、青色および緑色の光を受光する画素共有単位24-1と、赤色および緑色の光を受光する画素共有単位24-2とが1列ずつ交互に配置される。つまり、画素共有単位24-1では、画素21a-1および画素21c-1が青色の光を受光し、画素21b-1および画素21d-1が緑色の光を受光する。一方、画素共有単位24-2では、画素21a-2および画素21c-2が緑色の光を受光し、画素21b-2および画素21d-2が赤色の光を受光する。そして、画素共有単位24-1と画素共有単位24-2とは、2画素分のピッチに応じて縦方向に位置をずらして画素アレイ部12に配置される。例えば、画素共有単位24-1の画素21a-1と画素共有単位24-2の画素21c-2とが横方向に一列となり、画素共有単位24-1の画素21b-1と画素共有単位24-2の画素21d-2とが横方向に一列となるように配置される。同様に、画素共有単位24-1の画素21c-1と画素共有単位24-2の画素21a-2とが横方向に一列となり、画素共有単位24-1の画素21d-1と画素共有単位24-2の画素21b-2とが横方向に一列となるように配置される。このように配置することにより、右方向に凸形状となる画素共有単位24を画素アレイ部12に敷き詰める際に、その突出する部分が、隣接する画素共有単位24と重なることを回避して配置することができる。即ち、画素共有単位24-1のゲート電極42乃至44が形成される領域の右側に突出する部分は、画素共有単位24-1の右側に隣接する2つの画素共有単位24-2の縦方向の間となる領域に配置される。同様に、画素共有単位24-2のゲート電極42乃至44が形成される領域の右側に突出する部分は、画素共有単位24-2の右側に隣接する2つの画素共有単位24-1の縦方向の間となる領域に配置される。また、画素共有単位24では、縦方向に並ぶ4つの画素21による画素共有構造を採用することにより、同色の光を受光する画素21で発生した電荷をFD33で加算することができる。図5を参照して、FD33における電荷の加算について説明する。図5に示すように、画素共有単位24-1では、青色の光を受光する画素21a-1と、緑色の光を受光する画素21b-1とがFD33a-1を共有し、青色の光を受光する画素21c-1と、緑色の光を受光する画素21d-1とがFD33b-1を共有している。そして、FD33a-1とFD33b-1とが配線45-1により接続されている。つまり、画素共有単位24-1では、配線45-1を介して、画素21a-1が青色の光を受光して発生した電荷が転送されるFD33a-1と、画素21c-1が青色の光を受光して発生した電荷が転送されるFD33a-1とが接続されている。同様に、画素共有単位24-1では、配線45-1を介して、画素21b-1が緑色の光を受光して発生した電荷が転送されるFD33a-1と、画素21d-1が緑色の光を受光して発生した電荷が転送されるFD33b-1とが接続されている。従って、画素21a-1に蓄積されている電荷をFD33a-1に転送するタイミングと、画素21c-1に蓄積されている電荷をFD33b-1に転送するタイミングとを一致させることによって、配線45-1を介して接続されたFD33a-1およびFD33b-1により、それぞれの電荷が加算されて、増幅トランジスタ34-1のゲート電極42-1に印加される。これにより、増幅トランジスタ34-1は、画素21a-1と画素21c-1とで発生した電荷を加算したレベルに応じた画素信号即ち、青色の画素信号を加算した信号を出力する。同様に、画素21b-1に蓄積されている電荷をFD33a-1に転送するタイミングと、画素21d-1に蓄積されている電荷をFD33b-1に転送するタイミングとを一致させる。これにより、増幅トランジスタ34-1は、画素21b-1と画素21d-1とで発生した電荷を加算したレベルに応じた画素信号即ち、緑色の画素信号を加算した信号を出力する。また、画素共有単位24-2においても、画素共有単位24-1と同様に、同色の光により発生した電荷をFD33において加算し、増幅トランジスタ34-1から出力することができる。即ち、画素共有単位24-2において、画素21a-2に蓄積されている電荷をFD33a-2に転送するタイミングと、画素21c-2に蓄積されている電荷をFD33b-2に転送するタイミングとを一致させる。これにより、増幅トランジスタ34-2は、画素21a-2と画素21c-2とで発生した電荷を加算したレベルに応じた画素信号即ち、緑色の画素信号を加算した信号を出力する。同様に、画素共有単位24-2において、画素21b-2に蓄積されている電荷をFD33a-2に転送するタイミングと、画素21d-2に蓄積されている電荷をFD33b-2に転送するタイミングとを一致させる。これにより、増幅トランジスタ34-2は、画素21b-2と画素21d-2とで発生した電荷を加算したレベルに応じた画素信号即ち、赤色の画素信号を加算した信号を出力する。このように、画素共有単位24では、同色の光を受光する画素21でFD33を共有することで、同色の画素信号をFD33で加算することができる。これにより、例えば、低照度の状況において感度を向上させることや、高フレームレート時における感度を向上させることができる。ここで、固体撮像素子11では、PD31が形成される半導体基板に配線層が積層される表面側に対して反対側となる裏面側に、入射光が入射する裏面照射構造を採用することができる。図6には、固体撮像素子11が有する画素21の断面構造の構成例が示されている。図6に示すように、固体撮像素子11は、PD31が形成される半導体基板51の表面図6において下側を向く面に配線層52が積層され、半導体基板51の裏面にフィルター53およびオンチップレンズ54が積層されて構成される。固体撮像素子11の裏面側から照射される入射光は、画素21ごとに小型のレンズが配置されたオンチップレンズ54により集光され、フィルター53を所定の波長域の光が透過して、PD31に入射する。半導体基板51には、PD31から所定の間隔で離れた位置に、半導体基板51の表面に接するようにFD33が形成されている。また、半導体基板51の表面には、図示しない絶縁膜を介して、PD31とFD33との間に対応する位置に転送トランジスタ32を構成するゲート電極41が形成される。配線層52には、図3に示したように、増幅トランジスタ34を構成するゲート電極42とFD33とを接続する配線45が形成されており、貫通電極55を介して、FD33および配線45が接続されている。また、配線層52には、画素21に駆動信号を供給するための水平信号線22が形成されている。そして、図6の構成例では、配線層52に、2本の垂直信号線23-1および23-2が形成されている。垂直信号線23-1および23-2は、画素21から画素信号を出力するための信号線である。例えば、垂直信号線23-1は、縦方向に奇数番目に配置されている画素共有単位24の画素信号を読み出し、垂直信号線23-2は、縦方向に偶数番目に配置されている画素共有単位24の画素信号を読み出すように配線することができる。これにより、固体撮像素子11では、縦方向に並ぶ2つの画素共有単位24で画素信号の読み出しを並列的に行うことができる。つまり、固体撮像素子11では、2本の垂直信号線23-1および23-2を利用することで、画素信号の読み出しを2倍の速度で行うことができ、フレームレートを2倍にすることができる。例えば、半導体基板51に配線層52が積層される表面側から入射光が照射される表面照射構造を採用した固体撮像素子では、垂直信号線23の本数を増加させた場合には、垂直信号線23による入射光のケラレが発生し、感度が低下する懸念がある。これに対し、固体撮像素子11では、垂直信号線23の本数を増加させても感度が低下することなく、読み出し速度を高速化することが可能となる。また、水平信号線22の本数が増加しても、感度に影響が及ぶことは回避される。また、垂直信号線23の本数を増加させることにより、垂直信号線23どうし間でのカップリングが懸念される。そこで、固体撮像素子11では、裏面照射構造を採用することで垂直信号線23どうしの間隔を大きく設定することができ、例えば、垂直信号線23の線幅Wの2倍となるように垂直信号線23どうしの間隔Dを設定し、カップリングの影響を抑制することができる。これにより、縦筋などの画質劣化を抑制することができる。さらに、垂直信号線23の本数を2本以上としてもよく、例えば、垂直信号線23を4本にすることで、フレームレートを4倍にすることができる。例えば、近年、HDHighDefinition画像を撮像可能な家庭用カムコーダが実現されているが、今後、さらに高解像度の画像を、映画館や、スタジアム、家庭などで視聴することができる環境になると想定されている。例えば、HD画像の4倍の解像度を有する画像では、撮像素子の画素数もHD画像の4倍になることが必須であり、HD画像と同一のフレームレートを維持するには、画素信号の読み出し速度を4倍に高速化することが要求される。さらに、スポーツ中継などにおいてスローモーションを多用する状況では、さらなるフレームレートの向上が求められ、撮像素子からの高速な画素信号の読み出しが要求される。そこで、固体撮像素子11のように、高フレームレートを実現することにより、このような要求にも対応することができるようになる。なお、上述の特許文献1で開示されている固体撮像素子では、感度ずれを低減するために、例えば、縦方向に2画素を共有する共有構造では1行ずらして配置し、縦方向に4画素を共有する共有構造では1行または3行ずらして配置することが望ましいとされている。これに対し、固体撮像素子11では、裏面照射構造を採用することにより、このような感度ずれが発生することが回避される。従って、図4を参照したように、画素共有単位24-1と画素共有単位24-2とを、2画素分のピッチに応じて縦方向に位置をずらして画素アレイ部12に配置することができる。また、上述したような固体撮像素子11は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。図7は、電子機器に搭載される撮像装置の構成例を示すブロック図である。図7に示すように、撮像装置101は、光学系102、撮像素子103、信号処理回路104、モニタ105、およびメモリ106を備えて構成され、静止画像および動画像を撮像可能である。光学系102は、1枚または複数枚のレンズを有して構成され、被写体からの像光入射光を撮像素子103に導き、撮像素子103の受光面センサ部に結像させる。撮像素子103としては、上述した固体撮像素子11が適用される。撮像素子103には、光学系102を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子103に蓄積された電子に応じた信号が信号処理回路104に供給される。信号処理回路104は、撮像素子103から出力された信号電荷に対して各種の信号処理を施す。信号処理回路104が信号処理を施すことにより得られた画像画像データは、モニタ105に供給されて表示されたり、メモリ106に供給されて記憶記録されたりする。このように構成されている撮像装置101では、撮像素子103として、上述した固体撮像素子11を適用することにより、ノイズが低減された高画質の画像を得ることができるとともに、高フレームレートの動画像を得ることができる。また、本技術における固体撮像素子の構成は、裏面照射型のCMOS型固体撮像素子や、表面照射型のCMOS型固体撮像素子、CCDChargeCoupledDevice型固体撮像素子に採用することができる。なお、本技術は以下のような構成も取ることができる。1光を受光して電荷に変換する光電変換部を有する画素と、所定数の前記画素により共有され、前記光電変換部で発生した電荷を増幅して、その電荷に応じたレベルの信号を出力する増幅部とを備え、前記増幅部を共有する所定数の前記画素が、前記増幅部が信号を出力する信号線の延びる第1の方向に沿って配置され、前記増幅部が形成される領域の前記第1の方向に略直交する第2の方向に沿った長さが、前記画素の1画素分の前記第2の方向の長さ以上、かつ、前記画素の2画素分の前記第2の方向の長さ未満に設定される固体撮像素子。24つの前記画素が前記増幅部を共有し、前記第1の方向に沿って、1番目の前記画素および2番目の前記画素が隣接して配置されるとともに、3番目の前記画素および4番目の前記画素が隣接して配置され、2番目の前記画素と3番目の前記画素との間に、前記増幅部が配置される上記1に記載の固体撮像素子。3前記第1の方向に沿って配置される4つの前記画素を有する画素共有単位と、前記画素共有単位に隣接して前記第1の方向に沿って配置される他の画素共有単位とが、前記第1の方向に前記画素の2画素分のピッチに応じて位置をずらして配置される上記1または2に記載の固体撮像素子。4前記信号を出力する前記画素として選択されたときに、前記増幅部と前記信号線とを接続する選択部と、前記光電変換部で発生した電荷をリセットするリセット部とをさらに備え、前記増幅部、前記選択部、および前記リセット部が前記第2の方向に一列に配置される領域の前記第2の方向の長さが、前記画素の2画素分の前記第2の方向の長さ未満に限定される中で、前記増幅部の長さを最大限に設定する上記1から3までのいずれかに記載の固体撮像素子。5前記光電変換部で発生した電荷が転送されるフローティングディフュージョン部をさらに備え、前記増幅部を共有する前記画素であって、同色の光を受光する前記画素で発生した電荷が前記フローティングディフュージョン部において加算される上記1から4までのいずれかに記載の固体撮像素子。6前記増幅部が信号を出力する前記信号線が2本以上配設される上記1から5までのいずれかに記載の固体撮像素子。7前記信号線どうしの間隔が、前記信号線の幅の2倍以上に設定される上記6に記載の固体撮像素子。8前記光電変換部が形成される半導体基板に前記信号線が形成される配線層が積層される面に対して反対側となる面に、前記光電変換部が電荷に変換する光が入射するように構成される上記1から7までのいずれかに記載の固体撮像素子。なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。