"機械的シャッタをそれぞれ有する複数の画素を有し、前記機械的シャッタの位置を電気的に制御して画像表示を行う表示装置であって、前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、前記画素回路は、前記機械的シャッタに対して対に設けられた第1及び第2制御電極と、前記第1制御電極および前記第2制御電極に所定の制御電圧を印加し、前記機械的シャッタと、前記第1制御電極あるいは前記第2制御電極を接触させる手段1と、前記機械的シャッタが停止した状態において、前記機械的シャッタと接触している前記第1制御電極あるいは前記第2制御電極と、前記機械的シャッタとの間の電位差を低減する手段2とを有することを特徴とする表示装置。機械的シャッタをそれぞれ有する複数の画素を有し、前記機械的シャッタの位置を電気的に制御して画像表示を行う表示装置であって、前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、前記画素回路は、前記機械的シャッタに対して対に設けられた第1及び第2制御電極と、前記第1制御電極および前記第2制御電極に所定の制御電圧を印加し、前記機械的シャッタと、前記第1制御電極あるいは前記第2制御電極を接触させる手段と、前記機械的シャッタが停止した状態において、前記機械的シャッタと接触している前記第2制御電極と、前記機械的シャッタとの間の電位差を低減する手段2とを有することを特徴とする表示装置。前記手段2は、前記機械的シャッタに印加するシャッタ制御電圧を制御して、前記機械的シャッタと接触している前記第1制御電極と前記機械的シャッタとの間の電位差、あるいは、前記機械的シャッタと接触している前記第2制御電極と前記機械的シャッタとの間の電位差を低減することを特徴とする請求項1または請求項2に記載の表示装置。前記手段2は、前記機械的シャッタと接触している前記第1制御電極と前記機械的シャッタとの間の電位差、あるいは、前記機械的シャッタと接触している前記第2制御電極と前記機械的シャッタとの間の電位差を低減することを特徴とする請求項1または請求項2に記載の表示装置。画素回路は、前記第1制御電極および前記第2制御電極に対して、前記機械的シャッタに印加するシャッタ制御電圧に比して、低電位の制御電圧を印加する状態と、前記第1制御電極および前記第2制御電に極対して、前記機械的シャッタに印加するシャッタ制御電圧に比して、高電位の制御電圧を印加する状態とを、所定のタイミングで切替えることを特徴とする請求項1または請求項2に記載の表示装置。機械的シャッタをそれぞれ有する複数の画素と、前記各画素に画像信号を入力する信号線と、前記各画素に走査電圧を入力する走査線と、第1電源電圧が供給される第1電源線と、第2電源電圧が供給される第2電源線と、前記機械的シャッタが接続され、シャッタ制御電圧が供給されるシャッタ電圧線とを備え、前記機械的シャッタの位置を電気的に制御して画像表示を行う表示装置であって、前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、前記画素回路は、前記機械的シャッタに対して対に設けられた第1及び第2制御電極と、電流端子の一端が前記信号線に接続され、ゲートが前記走査線に接続される入力トランジスタと、他端が前記第1電源線に接続されるとともに、一端が前記入力トランジスタの電流端子の他端に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、ゲートに前記保持容量に保持された電圧が入力され、電流端子の一端が前記第2電源線に接続されるとともに、電流端子の他端が前記第2制御電極に接続される第1導電型の第1トランジスタと、ゲートが前記第2制御電極に接続され、電流端子の一端が前記第2電源線に接続されるとともに、電流端子の他端が前記第1制御電極に接続される第1導電型の第2トランジスタと、ゲートに前記保持容量に保持された電圧が入力され、電流端子の一端が前記第1電源線に接続されるとともに、電流端子の他端が前記第2制御電極に接続される第2導電型の第3トランジスタと、ゲートが前記第2制御電極に接続され、電流端子の一端が前記第1電源線に接続されるとともに、電流端子の他端が前記第1制御電極に接続される第2導電型の第4トランジスタとを有し、前記シャッタ制御電圧の電圧レベルを所定のタイミングで変更させて、前記機械的シャッタと、前記第1制御電極あるいは前記第2制御電極を接触させ、前記機械的シャッタが停止した状態において、前記機械的シャッタと接触している前記第1制御電極あるいは前記第2制御電極と、前記機械的シャッタとの間の電位差を低減することを特徴とする表示装置。機械的シャッタをそれぞれ有する複数の画素と、前記各画素に画像信号を入力する信号線と、前記各画素に走査電圧を入力する走査線と、第1電源電圧が供給される第1電源線と、第2電源電圧が供給される第2電源線と、前記機械的シャッタが接続され、シャッタ制御電圧が供給されるシャッタ電圧線とを備え、前記機械的シャッタの位置を電気的に制御して画像表示を行う表示装置であって、前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、前記画素回路は、前記機械的シャッタに対して対に設けられた第1及び第2制御電極と、電流端子の一端が前記信号線に接続され、ゲートが前記走査線に接続される入力トランジスタと、他端が前記第1電源線に接続されるとともに、一端が前記入力トランジスタの電流端子の他端に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、ゲートに前記保持容量に保持された電圧が入力され、電流端子の一端が前記第2電源線に接続されるとともに、電流端子の他端が前記第2制御電極に接続される第1導電型の第1トランジスタと、ゲートが前記第2制御電極に接続され、電流端子の一端が前記第2電源線に接続されるとともに、電流端子の他端が前記第1制御電極に接続される第1導電型の第2トランジスタと、ゲートに前記保持容量に保持された電圧が入力され、電流端子の一端が前記第1電源線に接続されるとともに、電流端子の他端が前記第2制御電極に接続される第2導電型の第3トランジスタと、ゲートが前記第2制御電極に接続され、電流端子の一端が前記第1電源線に接続されるとともに、電流端子の他端が前記第1制御電極に接続される第2導電型の第4トランジスタとを有し、前記第1電源電圧の電圧レベル、あるいは、前記第2電源電圧の電圧レベルを所定のタイミングで変更させて、前記機械的シャッタと、前記第1制御電極あるいは前記第2制御電極を接触させ、前記機械的シャッタが停止した状態において、前記機械的シャッタと接触している前記第1制御電極あるいは前記第2制御電極と、前記機械的シャッタとの間の電位差を低減することを特徴とする表示装置。ゲートに転送制御信号が入力され、電流端子の他端が前記保持容量の一端に接続されるとともに、電流端子の一端が前記第1制御電極に接続される転送トランジスタを有することを特徴とする請求項6または請求項7に記載の表示装置。機械的シャッタをそれぞれ有する複数の画素と、前記各画素に画像信号を入力する信号線と、前記各画素に走査電圧を入力する走査線と、第1電源電圧が供給される第1電源線と、第2電源電圧が供給される第2電源線と、前記機械的シャッタが接続され、シャッタ制御電圧が供給されるシャッタ電圧線と、リセット電圧が供給されるリセット線と、制御電圧が供給される制御線とを備え、前記機械的シャッタの位置を電気的に制御して画像表示を行う表示装置であって、前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、前記画素回路は、前記機械的シャッタに対して対に設けられた第1及び第2制御電極と、電流端子の一端が前記信号線に接続され、ゲートが前記走査線に接続される入力トランジスタと、他端が前記シャッタ電圧線に接続されるとともに、一端が前記入力トランジスタの電流端子の他端に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、ゲートが前記リセット線に接続され、電流端子の一端が前記第2電源線に接続されるとともに、電流端子の他端が前記第1制御電極に接続される第1導電型の第1トランジスタと、ゲートに前記保持容量に保持された電圧が入力され、電流端子の一端が前記第1電源線に接続されるとともに、電流端子の他端が前記第1制御電極に接続される第2導電型の第2トランジスタとを有し、前記第2制御電極は、前記制御線に接続され、前記シャッタ制御電圧の電圧レベルを所定のタイミングで変更させて、前記機械的シャッタと、前記第1制御電極あるいは前記第2制御電極を接触させ、前記機械的シャッタが停止した状態において、前記機械的シャッタと接触している前記第1制御電極あるいは前記第2制御電極と、前記機械的シャッタとの間の電位差を低減することを特徴とする表示装置。機械的シャッタをそれぞれ有する複数の画素と、前記各画素に画像信号を入力する信号線と、前記各画素に走査電圧を入力する走査線と、第1電源電圧が供給される第1電源線と、第2電源電圧が供給される第2電源線と、前記機械的シャッタが接続され、シャッタ制御電圧が供給されるシャッタ電圧線と、リセット電圧が供給されるリセット線と、制御電圧が供給される制御線とを備え、前記機械的シャッタの位置を電気的に制御して画像表示を行う表示装置であって、前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、前記画素回路は、前記機械的シャッタに対して対に設けられた第1及び第2制御電極と、電流端子の一端が前記信号線に接続され、ゲートが前記走査線に接続される入力トランジスタと、他端が前記シャッタ電圧線に接続されるとともに、一端が前記入力トランジスタの電流端子の他端に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、ゲートが前記リセット線に接続され、電流端子の一端が前記第2電源線に接続されるとともに、電流端子の他端が前記第1制御電極に接続される第1導電型の第1トランジスタと、ゲートに前記保持容量に保持された電圧が入力され、電流端子の一端が前記第1電源線に接続されるとともに、電流端子の他端が前記第1制御電極に接続される第2導電型の第2トランジスタとを有し、前記第2制御電極は、前記制御線に接続され、前記制御電圧の電圧レベルを所定のタイミングで変更させて、前記機械的シャッタと、前記第1制御電極あるいは前記第2制御電極を接触させ、前記機械的シャッタが停止した状態において、前記機械的シャッタと接触している前記第2制御電極と、前記機械的シャッタと間の電位差を低減することを特徴とする表示装置。前記第1トランジスタと前記第1制御電極との間に接続される第1導電型の第3トランジスタと、前記第2トランジスタと前記第1制御電極との間に接続される第2導電型の第4トランジスタとを有し、前記第3トランジスタおよび前記第4のトランジスタのゲートには、所定の電圧が印加されることを特徴とする請求項9または請求項10に記載の表示装置。前記第1および第2トランジスタは、p型のトランジスタであり、前記第3および第4トランジスタは、n型のトランジスタであり、前記第2電源電圧は、前記第1電源電圧よりも高電位の電圧であることを特徴とする請求項6ないし請求項11のいずれか1項に記載の表示装置。前記各トランジスタは、半導体層が多結晶シリコン膜で構成されるトランジスタであることを特徴とする請求項6ないし請求項12のいずれか1項に記載の表示装置。前記各トランジスタは、半導体層がアモルファスシリコン膜で構成されるトランジスタであることを特徴とする請求項6ないし請求項12のいずれか1項に記載の表示装置。機械的シャッタをそれぞれ有する複数の画素を有し、前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、前記画素回路は、前記機械的シャッタに対して対に設けられた第1及び第2制御電極を有し、前記機械的シャッタの位置を電気的に制御して画像表示を行う表示装置の駆動方法であって、前記第1制御電極および前記第2制御電極に所定の制御電圧を印加し、前記機械的シャッタと、前記第1制御電極あるいは前記第2制御電極を接触させ、前記機械的シャッタが停止した状態において、前記機械的シャッタと接触している前記第1制御電極あるいは前記第2制御電極と、前記機械的シャッタとの間の電位差を低減することを特徴とする表示装置の駆動方法。機械的シャッタをそれぞれ有する複数の画素を有し、前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、前記画素回路は、前記機械的シャッタに対して対に設けられた第1及び第2制御電極を有し、前記機械的シャッタの位置を電気的に制御して画像表示を行う表示装置の駆動方法であって、前記第1制御電極および前記第2制御電極に所定の制御電圧を印加し、前記機械的シャッタと、前記第1制御電極あるいは前記第2制御電極を接触させ、前記機械的シャッタが停止した状態において、前記機械的シャッタと接触している前記第2制御電極と、前記機械的シャッタとの間の電位差を低減することを特徴とする表示装置の駆動方法。可動シャッタ方式の画像表示装置において、機械的シャッタの制御不良による寿命低下が、シャッタ電極と制御電極間に生じる接着力に起因することが判明した。図6を用いてこれを説明する。図6は、可動シャッタ方式の画像表示装置において、各画素に設けられたシャッタ電極20と、制御電極21の模式図である。両電極間の周囲にはアルミナないし窒化シリコンによる絶縁膜50が設けられている。ここで、図6aはシャッタ電極20が制御電極21に静電的に引き付けられている図であり、両電極間には、例えば、25Vが印加される。このとき両電極間に挟まれた絶縁膜50には所定の電界が発生し、PooleFrankelないしFowlerNordheim注入電流によるリーク電流が発生する。ここでこの際にいずれの電流注入機構が主になるかは、膜質、電界、温度等によって決定される。例えば、シャッタ電極20に負電圧、制御電極21に正電圧が印加されていた場合には、発生するリーク電流はシャッタ電極20から制御電極21に向かう電子注入として定義されるが、ここで両電極間の絶縁膜50には接触界面があり、この部分には多数の電子捕獲準位が存在することに留意する必要がある。シャッタ電極20側の絶縁膜50からの電子放出は絶縁膜上の微小な凸部に集中するために電子捕獲の影響は少ないが、制御電極21側の絶縁膜50界面には広範囲に注入電子が分散するため、多数の電子が上記電子捕獲準位に捕獲される。この様子を示した図が図6bである。更に図6cはこの後、両電極への電圧印加が無くなった状況を表した図である。印加電圧を無くしても、一度捕獲された電子は比較的長時間、絶縁膜50の界面に残存する。引続きシャッタ電極20に負電圧、制御電極21に正電圧を印加して両電極を閉じようとしても、この残存電荷が正電極の電位を低下させてしまうため、静電引力によるシャッタの制御が不安定になってしまい、機械的シャッタの寿命低下、或いはディスプレイ製品の寿命低下をもたらすことが想定される。本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、可動シャッタ方式の画像表示装置において、リーク電流に起因する捕獲電子電荷の量を著しく緩和させて、機械的シャッタの制御不良を緩和し、ディスプレイの寿命を大幅に延ばすことが可能となる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。前述の課題を解決するために、本発明は、機械的シャッタをそれぞれ有する複数の画素を有し、前記機械的シャッタの位置を電気的に制御して画像表示を行う表示装置であって、前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、前記画素回路は、前記機械的シャッタに対して対に設けられた第1及び第2制御電極と、前記第1制御電極および前記第2制御電極に所定の制御電圧を印加し、前記機械的シャッタと、前記第1制御電極あるいは前記第2制御電極を接触させる手段1と、前記機械的シャッタが停止した状態において、前記機械的シャッタと接触している前記第1制御電極あるいは前記第2制御電極と、前記機械的シャッタとの間の電位差を低減する手段2とを有する。また、本発明は、機械的シャッタをそれぞれ有する複数の画素を有し、前記機械的シャッタの位置を電気的に制御して画像表示を行う表示装置であって、前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、前記画素回路は、前記機械的シャッタに対して対に設けられた第1及び第2制御電極と、前記第1制御電極および前記第2制御電極に所定の制御電圧を印加し、前記機械的シャッタと、前記第1制御電極あるいは前記第2制御電極を接触させる手段と、前記機械的シャッタが停止した状態において、前記機械的シャッタと接触している前記第2制御電極と、前記機械的シャッタとの間の電位差を低減する手段2とを有する。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。本発明の可動シャッタ方式の画像表示装置によれば、リーク電流に起因する捕獲電子電荷の量を著しく緩和させて、機械的シャッタの制御不良を緩和し、ディスプレイの寿命を大幅に延ばすことが可能となる。以下、図面を参照して本発明の実施例を詳細に説明する。なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。[実施例1]図1は、本発明の実施例1の可動シャッタ方式の画像表示装置の画素回路を示す回路図である。本実施例の画素回路23は、CMOS回路で構成されており、VDDの電圧が供給される電源ライン7と、GNDの電圧が供給される電源ライン12との間に接続されるp型MOSトランジスタ2,14と、n型MOSトランジスタ3,15とを有する。各画素回路23には信号線6が設けられており、信号線6と信号蓄積容量以下、保持容量という4とは、n型MOSトランジスタで構成される信号転送スイッチ本願発明の入力トランジスタ5で接続されている。保持容量4は、更にn型MOSトランジスタで構成される信号転送スイッチ本願発明の転送トランジスタ13のソースあるいはドレインと接続され、信号転送スイッチ13のドレインあるいはソースは、p型MOSトランジスタ2とn型MOSトランジスタ3のゲートに接続されている。なお、保持容量4の他端は電源ライン12に接続されており、信号転送スイッチ5のゲートはアップデート線8に接続されている。また、p型MOSトランジスタ2とn型MOSトランジスタ3のゲートは、機械的シャッタの一方の制御電極22に、p型MOSトランジスタ14とn型MOSトランジスタ15のゲートは、機械的シャッタの他方の制御電極21に接続されている。シャッタ電極20はシャッタ電圧線11に接続されている。また、前述の機械的シャッタは、後に図3を用いて説明するように、遮光面上に設けられた開口に対向して設けられている。図2は、本発明の実施例1の可動シャッタ方式の画像表示装置の概略構成を示すブロック図である。図2に示す可動シャッタ方式の画像表示装置では、図1に示す画素回路23が、1画素として2次元状に配置されている。ここで、走査線10は各行単位に設けられ、走査回路25に接続される。また、信号線6は各列単位に設けられ、画像信号電圧書込み回路24に入力される。電源ライン7,12、アップデート線8、およびシャッタ電圧線11は、各画素共通に設けられ、制御電極駆動回路26に接続される。なお、図2は簡単のために表示領域を画素数が4×3画素のマトリクスで記載しているが、本発明の開示する技術思想が特に画素数を制限するものではないことは明らかである。次に、本実施例の可動シャッタ方式の画像表示装置の画素部断面構造について説明する。図3は、本発明の実施例1の可動シャッタ方式の画像表示装置の画素部の断面構造を示す断面図である。図3に示すように、ガラス基板39上には、多結晶シリコン薄膜31、高濃度n型不純物をドープした多結晶シリコン薄膜30,32、ゲート絶縁膜33、高融点金属からなるゲート電極35、ソース電極37、ドレイン電極36とから構成される多結晶シリコン薄膜トランジスタが設けられる。更にガラス基板39上には、絶縁保護膜34を挟んでソース電極37、ドレイン電極36と同じAl配線層でシャッタ電圧線11、ドレイン電極40例えば、n型MOSトランジスタ15のドレインが形成されており、これらはシリコンナイトライドと有機材料の多層膜からなる保護膜38によって覆われている。保護膜38上には、シャッタ電極20と、制御電極21,22の2つの制御電極を有する双極性シャッタ1が設けられており、シャッタ電極20はシャッタ電圧線11に、ドレイン電極36は制御電極22に、ドレイン電極40は制御電極21に、それぞれコンタクトホールを介して接続されている。またこれらシャッタ電極20と、二つの制御電極21,22は、互いに接触した際の短絡防止のために、表面には絶縁膜が形成されている。ここで、シャッタ電極20は、シャッタ電極20に入力される電圧と、制御電極21と制御電極22に入力される電圧との相対関係による電界でその位置が制御されるため、図3には破線を用いてその可動範囲も開示している。また、図3には記載されていないが、画素回路23内に設けられたその他のトランジスタも、同様に多結晶シリコン薄膜トランジスタで構成されている。これらの多結晶シリコン薄膜トランジスタは、公知のエキシマレーザアニーリングプロセス等を用いて形成することができる。シャッタ電極20に対してガラス基板39と反対側には、R赤G緑B青の3色の独立LED光源からなる光源42を有する導光板47が設けられている。導光板47の両面には反射膜46,48と、更に反射膜48の上には黒色膜49が設けられている。反射膜46,48はAgやAlなどの金属膜で、黒色膜49は金属酸化膜や、ポリイミド樹脂等にカーボンブラック、チタンブラック等の顔料粒子を適切に分散させることで形成することができる。ここで、反射膜48及び黒色膜49には図3に示すように、シャッタ電極20に対応する位置に開口が設けられており、光源42から射出されて導光板47を伝播した光41の一部が、この開口から射出されるように構成されている。また黒色膜49は、外光の反射を防ぐために設けられたものである。次に、図4、図5を用いて、本実施例の可動シャッタ方式の画像表示装置の動作について説明する。図4、図5は、本発明の実施例の可動シャッタ方式の画像表示装置の画素回路の動作タイミングチャートである。図4、図5は、シャッタ電圧線Shutterline11上のシャッタ制御電圧、走査線Gateline10上の走査電圧、アップデート線Updateline8上の転送制御信号、電源ラインActuateline7上の電源電圧に関しては、横軸に時間を取って、縦軸に各部分の電圧を示したものであるが、最下段のシャッタ電極20のみ、制御電極21,22に対するシャッタ電極20の位置を示している。図4ではシャッタ電圧線11は0V、図5では高電圧Vdrive例えば、25Vであるが、これは機械的シャッタの駆動電圧の反転ポラリティ反転動作に対応したものである。本実施例の画像表示装置は、フルカラーの8bit階調をシャッタの開閉で表現するために、1フレームを8×RGB=24以上のサブフレームに分割し、光源42の発光にサブフレーム毎に時間重みを持たせて、シャッタ電極20の開閉で外部への発光を制御するPWMPulseWidthModulation駆動を行うが、このとき所定のサブフレーム毎にポラリティ反転駆動を行い、機械的シャッタの電極の劣化を回避する。先ず、図4を用いて、本実施例の可動シャッタ方式の画像表示装置のポラリティ反転:シャッタ=低電圧時の画素回路の動作について説明する。時刻t1までは、走査線10に順次走査線が供給され、保持容量4への画像信号の書込みが行われる。次に、時刻t1において、電源ライン7の電源電圧がVdriveの電圧例えば、25Vから0Vの電圧になり、シャッタ電圧線11上のシャッタ制御電圧がVrelease1の電圧例えば、10Vから0Vの電圧となる。次に、時刻t2において、アップデート線8上の転送制御信号がHigh以下、Hレベルとなることにより、信号転送スイッチ13がオンとなり、p型MOSトランジスタ2,14とn型MOSトランジスタ3,15で構成されるSRAM回路への信号入力が行われる。時刻t3において、電源ライン7の電源電圧が、Vlatchの電圧に上昇することで、画像信号がSRAM回路にラッチされる。その後、時刻t4において、アップデート線8上の転送制御信号がLow以下、Lレベルとなることにより、信号転送スイッチ13がオフとなる。時刻t5において、電源ライン7の電源電圧が、Vdriveの電圧例えば、25Vに上昇することで、シャッタ電極20の駆動が行われる。当初は制御電極21,22のいずれかに接触していたシャッタ電極20は、時刻t1以降に、電源ライン7の電源電圧が0Vになることで中間地点に移動し、その後時刻t5で、いずれかの制御電極21,22に向かって移動する。このとき、シャッタ電極20には0Vの電圧が印加され、高電圧側の制御電極にはVdrive例えば、25Vの電圧が、低電圧側の制御電極には0Vの電圧が印加される。この後、時刻t6において、シャッタ電極20が停止したタイミングで、シャッタ電圧線11上のシャッタ制御電圧がVrelease1の電圧例えば、10Vとなり、シャッタ電極20と高電圧側の制御電極との間の電位差を、25Vの電位差から15Vの電位差に低減させる。このときシャッタ電極20は既に停止しているため、印加電圧を軽減してもシャッタ特性には影響は生じない。次に、図5を用いて、本実施例の可動シャッタ方式の画像表示装置のポラリティ:シャッタ=高電圧時の画素回路の動作について説明する。時刻t1までは、走査線10に順次走査線が供給され、保持容量4への画像信号の書込みが行われる。次に、時刻t1において、電源ライン7の電源電圧がVdriveの電圧例えば、25Vから0Vの電圧になり、シャッタ電圧線11上のシャッタ制御電圧がVrelease2の電圧例えば、15VからVdriveの電圧例えば、25Vとなる。次に、時刻t2において、アップデート線8上の転送制御信号がHレベルとなることにより、信号転送スイッチ13がオンとなり、p型MOSトランジスタ2,14とn型MOSトランジスタ3,15で構成されるSRAM回路への信号入力が行われる。時刻t3において、電源ライン7の電源電圧が、Vlatchの電圧に上昇することで、画像信号がSRAM回路にラッチされる。その後、時刻t4において、アップデート線8上の転送制御信号がLレベルとなることにより、信号転送スイッチ13がオフとなる。時刻t5において、電源ライン7の電源電圧が、Vdriveの電圧例えば、25Vに上昇することで、シャッタ電極20の駆動が行われる。当初は制御電極21,22のいずれかに接触していたシャッタ電極20は、時刻t5でいずれかの制御電極21,22に向かって移動する。このとき、シャッタ電極20にはVdriveの電圧例えば、25Vが印加され、高電圧側の制御電極にはVdrive例えば、25Vの電圧が、低電圧側の制御電極には0Vの電圧が印加される。この後、時刻t6において、シャッタ電極20が停止したタイミングで、シャッタ電圧線11上のシャッタ制御電圧がVrelease2の電圧例えば、15Vとなり、シャッタ電極20と低電圧側の制御電極との間の電位差を、25Vの電位差から15Vの電位差に低減させる。このときシャッタ電極20は既に停止しているため、印加電圧を軽減してもシャッタ特性には影響は生じない。この図5の動作は、図4と比較して、シャッタ電圧線11上のシャッタ制御電圧の高低が逆になっており、これによりシャッタ電極20の動作が異なるが、基本的な動作原理は同様である。以上説明したように、本実施例では、シャッタ電極20を、制御電極21と制御電極22のいずれか一方に接触させるまでに、両電極間に印加する電圧の電位差は、従来どおり25Vであるが、両電極が接触した後には、両電極間に印加する電圧の電位差を、15Vに低減させる。電極間のリーク電流は、電極間の電圧に比例PooleFrankel注入電流、或いはその指数関数FowlerNordheim注入電流であるため、電圧依存性が極めて大きい。ここでリーク電流が生じるのは両電極が接触した後であるから、両電極が接触した後には、両電極間に印加する電圧の電位差を、25Vから15Vに低減させることによってリーク電流に起因する捕獲電子電荷の量を著しく緩和させることができ、機械的シャッタの制御不良を緩和し、表示装置の寿命を大幅に延ばすことが可能となる。なお、シャッタ電極の制御制御電極21、あるいは制御電極22への移動自体は、25Vの電位差を使用するため、印加電圧を軽減してもシャッタ特性には影響は生じない。また、前述の説明では、シャッタ電極20を、制御電極21と制御電極22のいずれか一方に接触させるまでに、両電極間に印加する電圧の電位差は、従来どおり25Vとし、両電極が接触した後には、両電極間に印加する電圧の電位差を、15Vに低減させるようにしたが、両電極が接触した後に、両電極間に印加する電圧の電位差は、10Vないし15Vであっても同様な作用効果を得ることが可能である。[実施例2]本実施例の可動シャッタ方式の画像表示装置の構成、および画素回路は、前述の実施例1の可動シャッタ方式の画像表示装置と同じであるので再度の説明は省略する。図7、図8は、本実施例の可動シャッタ方式の画像表示装置の画素回路のタイミングチャートであり、それぞれ前述の図4、図5に対応する。図7、図8は、シャッタ電圧線Shutterline11上のシャッタ制御電圧、電源ラインLowline12上の電源電圧、走査線Gateline10上の走査電圧、アップデート線Updateline8上の転送制御信号、電源ラインActuateline7上の電源電圧に関しては、横軸に時間を取って、縦軸に各部分の電圧を示したものであるが、最下段のシャッタ電極20のみ、制御電極21,22に対するシャッタ電極20の位置を示している。本実施例では、シャッタ電圧線11上のシャッタ制御電圧に代えて、電源ライン7上の電源電圧を変化させて、制御電極21,22に印可する電圧を、Vdriveの電圧から、Vrelease3の電圧に低減するようにしたものである。始めに、図7を用いて、本実施例の可動シャッタ方式の画像表示装置のポラリティ反転:シャッタ=低電圧時の画素回路の動作について説明する。ここで、図7ではシャッタ電圧線11上のシャッタ制御電圧は0Vである。時刻t1までは、走査線10に順次走査線が供給され、保持容量4への画像信号の書込みが行われる。次に、時刻t1において、電源ライン7の電源電圧がVrelease3の電圧例えば、15Vから0Vの電圧になる。時刻t2において、アップデート線8上の転送制御信号がHレベルとなることにより、信号転送スイッチ13がオンとなり、p型MOSトランジスタ2,14とn型MOSトランジスタ3,15で構成されるSRAM回路への信号入力が行われる。時刻t3において、電源ライン7の電源電圧がVlatchの電圧に上昇することで、画像信号がSRAM回路にラッチされる。その後、時刻t4において、アップデート線8上の転送制御信号がLレベルとなることにより、信号転送スイッチ13がオフとなる。時刻t5において、電源ライン7の電源電圧が、Vdriveの電圧例えば、25Vに上昇することで、シャッタ電極20の駆動が行われる。当初は制御電極21,22のいずれかの電極に接触していたシャッタ電極20は、時刻t1以降に、電源ライン7の電源電圧が0Vになることで中間地点に移動し、その後時刻t5で制御電極21,22のいずれかの電極に向かって移動する。このとき、シャッタ電極20には0Vの電圧が印可され、高電圧側の制御電極にはVdrive例えば、25Vの電圧が、低電圧側の制御電極には0Vの電圧が印可される。その後、時刻t6において、シャッタ電極20が停止したタイミングで、電源ライン7上の電源電圧がVreleasel3の電圧例えば、15Vとなり、シャッタ電極20と高電圧側の制御電極との間の電位差を、25Vの電位差から15Vの電位差に低減させる。この時、シャッタ電極20は既に停止しているため、印可電圧を軽減してもシャッタ特性には影響は生じない。次に、図8を用いて、本実施例の可動シャッタ方式の画像表示装置のポラリティ:シャッタ=高電圧時の画素回路の動作について説明する。ここで、図8ではシャッタ電圧線11上のシャッタ制御電圧はVdriveの電圧である。時刻t1までは、走査線10に順次走査線が供給され、保持容量4への画像信号の書込みが行われる。次に、時刻t1において、電源ライン12の電源電圧がVrelease4の電圧例えば、10Vから0Vの電圧、電源ライン7の電源電圧がVdriveの電圧例えば、25Vから0Vの電圧になる。時刻t2において、アップデート線8上の転送制御信号がHレベルとなることにより、信号転送スイッチ13がオンとなり、p型MOSトランジスタ2,14とn型MOSトランジスタ3,15で構成されるSRAM回路への信号入力が行われる。時刻t3において、電源ライン7の電源電圧がVlatchの電圧に上昇することで、画像信号がSRAM回路にラッチされる。その後、時刻t4において、アップデート線8上の転送制御信号がLレベルとなることにより、信号転送スイッチ13がオフとなる。時刻t5において、電源ライン7の電源電圧が、Vdriveの電圧例えば、25Vに上昇することで、シャッタ電極20の駆動が行われる。当初は制御電極21,22のいずれかに接触していたシャッタ電極20は、時刻t5でいずれかの制御電極21,22に向かって移動する。このとき、シャッタ電極20にはVdriveの電圧例えば、25Vが印可され、高電圧側の制御電極にはVdriveの電圧例えば、25Vが、低電圧側の制御電極には0Vの電圧が印可される。その後、時刻t6において、シャッタ電極20が停止したタイミングで、電源ライン12上の電源電圧がVreleasel4の電圧例えば、10Vとなり、シャッタ電極させる。この時、シャッタ電極20は既に停止しているため、印可電圧を軽減してもシャッタ特性には影響は生じない。本実施例では、シャッタ電圧線11上のシャッタ制御電圧は、従来どおり、2値の電圧でよいので、制御線駆動回路26の構成を簡略化しやすいという利点がある。[実施例3]本発明の実施例3の可動シャッタ方式の画像表示装置は、図14に示す従来の可動シャッタ方式の画像表示装置に本発明を適用した実施例である。図9は、本実施例の可動シャッタ方式の画像表示装置の画素回路を示す回路図であり、図14に示す従来の可動シャッタ方式の画像表示装置の画素回路と同じである。図9において、52,65はp型MOSトランジスタ、53,66はn型MOSトランジスタ、54は信号蓄積容量以下、保持容量という、55は信号転送スイッチ、56は信号線、57はpMOSゲート電圧線本願発明のリセット線、58は正電圧線、59は制御電極電圧線本願発明の制御線、60は走査線、61はシャッタ電圧線、62はnMOSソース電圧線、63は画素回路、67はカスコードゲート電圧線である。図10は、本実施例の可動シャッタ方式の画像表示装置の概略構成を示すブロック図である。マトリクス上に配置された画素回路63の上部には画像信号電圧書込み回路24、左端には走査回路25、下方には制御電極駆動回路76が設けられている。図10に示す可動シャッタ方式の画像表示装置では、図9に示す画素回路63が、1画素として2次元状に配置されている。ここで、走査線60は各行単位に設けられ、走査回路25に接続される。また、信号線56は各列単位に設けられ、画像信号電圧書込み回路24に入力される。pMOSゲート電圧線57、正電圧線58、制御電極電圧線59、シャッタ電圧線61、nMOSソース電圧線62、および、カスコードゲート電圧線67は、各画素共通に設けられ、制御電極駆動回路76に接続される。図11、図12は、本実施例の可動シャッタ方式の画像表示装置の画素回路のタイミングチャートである。図11、図12は、シャッタ電圧線Shutterline61上のシャッタ制御電圧、走査線Gateline60上の走査電圧、制御電極電圧線Globalline59上の制御電圧、pMOSゲート電圧線Resetline57上のリセット電圧、nMOSソース電圧線Lowline62上の電源電圧、制御電極22に印加される電圧に関して、横軸に時間を取って、縦軸に各部分の電圧を示したものである。始めに、図11を用いて、本実施例の可動シャッタ方式の画像表示装置のポラリティ反転:シャッタ=低電圧時の画素回路の動作について説明する。ここで、図11ではシャッタ電圧線61上のシャッタ制御電圧は0Vである。時刻t11までは、走査線60に順次走査線が供給され、保持容量54への画像信号の書込みが行われる。次に、時刻t11において、シャッタ電圧線61上のシャッタ制御電圧がVrelease1の電圧例えば、10Vから0Vに、制御電極電圧線59上の制御電圧がVdriveの電圧例えば、25Vから0Vの電圧に、pMOSゲート電圧線Resetline57上のリセット電圧がVdriveの電圧から0Vの電圧になる。これにより、制御電極21とシャッタ電極20との間の電位差が0Vになると同時に、p型MOSトランジスタ52を介して制御電極22にVdriveの電圧が印可されるので、シャッタ電極20が制御電極22側に移動する。なお、正電圧線58には常時Vdriveの電圧が供給されている。時刻t12において、pMOSゲート電圧線57上のリセット電圧が0Vの電圧からVdriveの電圧に、nMOSソース電圧線62上の電圧がVMの電圧例えば、5Vから0Vの電圧になる。nMOSソース電圧線62上の電圧が0Vの電圧になると、保持容量54に5Vの画像信号が保持されていた場合には、n型MOSトランジスタ53がオンとなり、制御電極22に0Vの電圧が印可される。また、保持容量54に0Vの画像信号が保持されていた場合には、n型MOSトランジスタ53がオンとならないので、制御電極22にはVdriveの電圧が印可された状態となる。n型MOSトランジスタ53がオンとなり、制御電極22に0Vの電圧が印可されると、制御電極22側に移動していたシャッタ電極20が中間の位置に移動する。時刻t13において、制御電極電圧線59上の制御電圧が0Vの電圧からVdriveの電圧に、nMOSソース電圧線62上の電圧が0Vの電圧からVMの電圧になる。時刻t13で、制御電極電圧線59上の制御電圧がVdriveの電圧になると、時刻t12から時刻t13までの期間に、中間の位置に移動していたシャッタ電極20は、制御電極21側に移動する。その後、時刻t14において、シャッタ電極20が停止したタイミングで、シャッタ電圧線61上のシャッタ制御電圧が0VからVrelease1の電圧となり、高電圧側の制御電極とシャッタ電極20との間の電位差を、25Vの電位差から15Vの電位差に低減させる。この時、シャッタ電極20は既に停止しているため、印可電圧を軽減してもシャッタ特性には影響は生じない。次に、図12を用いて、本実施例の可動シャッタ方式の画像表示装置のポラリティ:シャッタ=高電圧時の画素回路の動作について説明する。ここで、図12ではシャッタ電圧線61上のシャッタ制御電圧はVdriveの電圧である。時刻t11までは、走査線Gateline60に順次走査線が供給され、保持容量54への画像信号の書込みが行われる。次に、時刻t11において、シャッタ電圧線Shutterline61上のシャッタ制御電圧がVrelease2の電圧例えば、15VからVdriveの電圧例えば、25Vに、制御電極電圧線Globalline59上の制御電圧が0Vの電圧からVdriveの電圧例えば、25Vに、pMOSゲート電圧線Resetline57上のリセット電圧がVdriveの電圧から0Vの電圧になる。これにより、制御電極21とシャッタ電極20との間の電位差が0Vになると同時に、p型MOSトランジスタ52を介して制御電極22にVdriveの電圧が印可されるので、シャッタ電極20が中間の位置に移動する。時刻t12において、pMOSゲート電圧線57上のリセット電圧が0Vの電圧からVdriveの電圧に、nMOSソース電圧線Lowline62上の電圧がVMの電圧例えば、5Vから0Vの電圧になる。nMOSソース電圧線62上の電圧が0Vの電圧になると、保持容量54に5Vの画像信号が保持されていた場合には、n型MOSトランジスタ53がオンとなり、制御電極22に0Vの電圧が印可される。また、保持容量54に0Vの画像信号が保持されていた場合には、n型MOSトランジスタ53がオンとならないので、制御電極22にはVdriveの電圧が印可された状態となる。n型MOSトランジスタ53がオンとなり、制御電極22に0Vの電圧が印可されると、シャッタ電極20は、制御電極22側に移動する。時刻t13において、制御電極電圧線59上の制御電圧がVdriveの電圧から0Vの電圧に、nMOSソース電圧線62上の電圧が0Vの電圧からVMの電圧になる。時刻t13で、制御電極電圧線59上の制御電圧が0Vの電圧になると、時刻t12から時刻t13までの期間に、中間の位置に移動していたシャッタ電極20は、制御電極21側に移動する。その後、時刻t14において、シャッタ電極20が停止したタイミングで、シャッタ電圧線61上のシャッタ制御電圧がVdriveの電圧からVrelease2の電圧となり、シャッタ電極20と低電圧側の制御電極との間の電位差を、25Vの電位差から15Vの電位差に低減させる。この時、シャッタ電極20は既に停止しているため、印可電圧を軽減してもシャッタ特性には影響は生じない。図12のタイミングチャートと、図11のタイミングチャートとを比較すると、シャッタ電圧線61上のシャッタ制御電圧と、制御電極電圧線59上の制御電圧の高低が逆となっており、制御電極22への印可電圧は異なっているが、基本的な動作原理は同じである。なお、図11と図12では、シャッタ電極20の動作するタイミングが異なり、十分な動作時間を得るためのタイミングを最適化したため、図11では、時刻t11と時刻t12との間の期間が長く、図12では時刻t12と時刻t13との間の期間が長くなっている。また、本実施例では、画素回路63内で必要となるMOSトランジスタ数を減らせることができるという利点がある。[実施例4]本実施例の可動シャッタ方式の画像表示装置の構成、および画素回路は、前述の実施例3の可動シャッタ方式の画像表示装置と同じであるので再度の説明は省略する。図13、図14は、本実施例の可動シャッタ方式の画像表示装置の画素回路のタイミングチャートであり、それぞれ前述の図11、図12に対応する。図13、図14は、シャッタ電圧線Shutterline61上のシャッタ制御電圧、走査線Gateline60上の走査電圧、制御電極電圧線Globalline59上の制御電圧、pMOSゲート電圧線Resetline57上のリセット電圧、nMOSソース電圧線Lowline62上の電源電圧、制御電極22に印加される電圧に関して、横軸に時間を取って、縦軸に各部分の電圧を示したものである。図13、図14では、シャッタ電圧線61上のシャッタ制御電圧に代えて、制御電極電圧線59上の制御電を途中で、Vdriveの電圧から、Vrelease1の電圧、あるいはVrelease2の電圧に低減するようにしたものである。始めに、図13を用いて、本実施例の可動シャッタ方式の画像表示装置のポラリティ反転:シャッタ=低電圧時の画素回路の動作について説明する。ここで、図13ではシャッタ電圧線61上のシャッタ制御電圧は0Vである。時刻t11までは、走査線Gateline60に順次走査線が供給され、保持容量54への画像信号の書込みが行われる。次に、時刻t11において、制御電極電圧線Globalline59上の制御電圧がVrelease2の電圧例えば、15Vから0Vの電圧に、pMOSゲート電圧線Resetline57上のリセット電圧がVdriveの電圧から0Vの電圧になる。これにより、制御電極21とシャッタ電極20との間の電位差が0Vになると同時に、p型MOSトランジスタ52を介して制御電極22にVdriveの電圧が印可されるので、シャッタ電極20が制御電極22側に移動する。時刻t12において、pMOSゲート電圧線57上のリセット電圧が0Vの電圧からVdriveの電圧に、nMOSソース電圧線62上の電圧がVMの電圧例えば、5Vから0Vの電圧になる。nMOSソース電圧線62上の電圧が0Vの電圧になると、保持容量54に5Vの画像信号が保持されていた場合には、n型MOSトランジスタ53がオンとなり、制御電極22に0Vの電圧が印可される。また、保持容量54に0Vの画像信号が保持されていた場合には、n型MOSトランジスタ53がオンとならないので、制御電極22にはVdriveの電圧が印可された状態となる。n型MOSトランジスタ53がオンとなり、制御電極22に0Vの電圧が印可されると、制御電極22側に移動していたシャッタ電極20が中間の位置に移動する。時刻t13において、制御電極電圧線59上の制御電圧が0Vの電圧からVdriveの電圧に、nMOSソース電圧線62上の電圧が0Vの電圧からVMの電圧になる。時刻t13で、制御電極電圧線59上の制御電圧がVdriveの電圧になると、時刻t12から時刻t13までの期間に、中間の位置に移動していたシャッタ電極20は、制御電極21側に移動する。その後、時刻t14において、シャッタ電極20が停止したタイミングで、シャッタ電圧線61上のシャッタ制御電圧が0VからVrelease2の電圧となり、シャッタ電極20と制御電極21との間の電位差を、25Vの電位差から15Vの電位差に低減させる。この時、シャッタ電極20は既に停止しているため、印可電圧を軽減してもシャッタ特性には影響は生じない。次に、図14を用いて、本実施例の可動シャッタ方式の画像表示装置のポラリティ:シャッタ=高電圧時の画素回路の動作について説明する。ここで、図14ではシャッタ電圧線Shutterline61上のシャッタ制御電圧はVdriveの電圧である。時刻t11までは、走査線Gateline60に順次走査線が供給され、保持容量54への画像信号の書込みが行われる。次に、時刻t11において、制御電極電圧線Globalline59上の制御電圧がVrelease1の電圧例えば、10VからVdriveの電圧例えば、25Vに、pMOSゲート電圧線57Resetline上のリセット電圧がVdriveの電圧から0Vの電圧になる。これにより、制御電極21とシャッタ電極20との間の電位差が0Vになると同時に、p型MOSトランジスタ52を介して制御電極22にVdriveの電圧が印可される。これにより、シャッタ電極20が中間の位置に移動する。時刻t12において、pMOSゲート電圧線57上のリセット電圧が0Vの電圧からVdriveの電圧に、nMOSソース電圧線Lowline62上の電圧がVMの電圧例えば、5Vから0Vの電圧になる。nMOSソース電圧線62上の電圧が0Vの電圧になると、保持容量54に5Vの画像信号が保持されていた場合には、n型MOSトランジスタ53がオンとなり、制御電極22に0Vの電圧が印可される。また、保持容量54に0Vの画像信号が保持されていた場合には、n型MOSトランジスタ53がオンとならないので、制御電極22にはVdriveの電圧が印可された状態となる。n型MOSトランジスタ53がオンとなり、制御電極22に0Vの電圧が印可されると、シャッタ電極20は、制御電極22側に移動する。時刻t13において、制御電極電圧線59上の制御電圧がVdriveの電圧から0Vの電圧に、nMOSソース電圧線62上の電圧が0Vの電圧からVMの電圧になる。時刻t13で、制御電極電圧線59上の制御電圧が0Vの電圧になると、時刻t12から時刻t13までの期間に、中間の位置に移動していたシャッタ電極20は、制御電極21側に移動する。その後、時刻t14において、シャッタ電極20が停止したタイミングで、シャッタ電圧線61上のシャッタ制御電圧がVdriveの電圧からVrelease1の電圧となり、シャッタ電極20と制御電極21との間の電位差を、25Vの電位差から15Vの電位差に低減させる。この時、シャッタ電極20は既に停止しているため、印可電圧を軽減してもシャッタ特性には影響は生じない。本実施例では、シャッタ電極20との間の電位差を低減できるのは、制御電極21のみであるが、4値の電圧で駆動するのが、保持容量が接続されて負荷容量の大きいシャッタ電圧線61に代わり、制御電極電圧線59となるため、駆動容量が少なく制御電極駆動回路26の構成を簡略化しやすいという利点がある。[実施例5]図15は、本発明の実施例5の可動シャッタ方式の画像表示装置を使用するインターネット画像表示装置の概略構成を示すブロック図である。以下、図15を用いて、本実施例5のインターネット画像表示装置について説明する。無線インターフェースI/F回路152には、圧縮された画像データ等が外部から無線データとして入力し、無線I/F回路152の出力はI/OInput/Output回路153を介してデータバス158に接続される。データバス158には、この他にマイクロプロセサMPU154、表示パネルコントローラ156、フレームメモリ157等が接続されている。また、表示パネルコントローラ156の出力は機械的シャッタを用いた表示装置151に入力している。また、インターネット画像表示装置150には、更に、電源159が設けられている。なおここで機械的シャッタを用いた表示装置151は、先に延べた実施例1と同一の構成および動作を有しているので、その内部の構成及び動作の記載はここでは省略する。以下、本実施例5のインターネット画像表示装置の動作について説明する。始めに、無線I/F回路152は命令に応じて圧縮された画像データを外部から取り込み、この画像データをI/O回路153を介してマイクロプロセサ154及びフレームメモリ157に転送する。マイクロプロセサ154はユーザからの命令操作を受けて、必要に応じてインターネット画像表示装置150全体を駆動し、圧縮された画像データのデコードや信号処理、情報表示を行う。ここで信号処理された画像データは、フレームメモリ157に一時的に蓄積が可能である。ここでマイクロプロセサ154が表示命令を出した場合には、その指示に従ってフレームメモリ157から表示パネルコントローラ156を介して表示装置151に画像データが入力され、表示装置151は入力された画像データをリアルタイムで表示する。このとき表示パネルコントローラ156は、同時に画像を表示するために必要な所定のタイミングパルスを出力制御する。なお、表示装置151がこれらの信号を用いて、入力された画像データをリアルタイムで表示することに関しては、前述の実施例1の説明で述べたとおりである。なおここで電源159には二次電池が含まれており、インターネット画像表示装置150全体を駆動する電力を供給する。本実施例によれば、高画質表示が可能であり、かつ消費電力の少ないインターネット画像表示装置150を低コストで提供することができる。なお、本実施例では、画像表示デバイスとして、前述の実施例1で説明した表示装置151を用いたが、これ以外にその他の実施例に記載されたような種々の表示装置を用いることが可能であることは明らかである。但しこの場合は表示パネルコントローラ156の出力するタイミングパルスには、必要に応じて若干の変更が必要になることは言うまでもない。なお、前述の説明では、各トランジスタは、n型の多結晶シリコン薄膜トランジスタを使用した場合について説明したが、各トランジスタは、結晶化が不要なためより低コストプロセスの適用が可能なアモルファスシリコン薄膜トランジスタを用いることもできる。以上説明したように、本実施例では、シャッタ電極20を、制御電極21または制御電極22のいずれか一方に接触させるまでに、両電極間に印加する電圧の電位差は、従来どおり25Vであるが、両電極が接触した後には、両電極間に印加する電圧の電位差を、15Vに低減させる。これにより、リーク電流に起因する捕獲電子電荷の量を著しく緩和させることができ、機械的シャッタの制御不良を緩和し、表示装置の寿命を大幅に延ばすことが可能となる。以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。"