第1領域と前記第1領域を囲う第2領域と前記第2領域を囲う第3領域とを備える半導体基板と、前記第2領域と前記第3領域との間に設けられた第1絶縁層と、前記第3領域に設けられた第1導電型半導体と、前記第2領域に設けられた第2導電型半導体と、前記第1領域に設けられた容量緩和層と、を備えていることを特徴とする保護ダイオード。前記容量緩和層は、前記第1の領域に前記第2導電型半導体が形成される場合と比較して、第1導電型の半導体との間に形成される接合容量が少なくなるように構成されていることを特徴とする請求項1に記載の保護ダイオード。前記容量緩和層は、第2絶縁層で構成されていることを特徴とする請求項1又は請求項2の何れかに記載の保護ダイオード。前記第2絶縁層は、STIShallowTrenchIsolationで構成されていることを特徴とする請求項1から請求項3のいずれかに記載の保護ダイオード。前記容量緩和層は、前記第1導電型半導体より低濃度の第1導電型半導体で構成されていることを特徴とする請求項1又は請求項2の何れかに記載の保護ダイオード。前記第1導電型半導体及び前記第2導電型半導体は、一方がアノードとして機能し、他方がカソードとして機能することを特徴とする請求項1から請求項5のいずれかに記載の保護ダイオード。半導体基板上に規定された第1領域と前記第1領域を囲う第2領域と前記第2領域を囲う第3領域とを備えると共に、前記第2領域と前記第3領域との間に設けられた第1絶縁層と、前記第3領域に設けられた第1導電型半導体と、前記第2領域に設けられた第2導電型半導体と、前記第1領域に設けられた容量緩和層とを備えた第1保護ダイオードと、前記半導体基板上に規定された第4領域と前記第4領域を囲う第5領域と前記第5領域を囲う第6領域とを備えると共に、前記第5領域と前記第6領域との間に設けられた第2絶縁層と、前記第6領域に設けられた第1導電型半導体と、前記第4領域から前記第5領域に設けられた第2導電型半導体とを備えた第2保護ダイオードと、第1周波数で規定される信号を入力及び/又は出力すると共に前記第2保護ダイオードに接続された第1のパッドと、前記第1周波数よりも高い第2周波数で規定される信号を入力及び/又は出力すると共に前記第1保護ダイオードに接続された第2のパッドと、を備えることを特徴とする半導体装置。基板上に形成された第1導電型の半導体ウェルと、前記第1導電型の半導体ウェル内において互いに内外位置にあるように形成された第1導電型の外側環状半導体層及び第2導電型の内側半導体層と、前記第1導電型の半導体ウェル内において前記第1導電型の外側環状半導体層と前記第2導電型の内側半導体層との間に形成された絶縁層と、を含む保護ダイオードであって、前記第2導電型の内側半導体層の中央部が開口していることを特徴とする保護ダイオード。前記第2導電型の内側半導体層は環状であることを特徴とする請求項8に記載の保護ダイオード。前記第2導電型の内側半導体層の内側に形成された第2の絶縁層を更に含むことを特徴とする請求項9に記載の保護ダイオード。ところで、通常、PN接合ダイオードにおいては、P型半導体とN型半導体の接合部分にPN接合容量が存在する。一般に、信号伝送経路中に存在する容量が大きいほど信号波形がなまってしまうので、高速信号入力用の信号入力端子に設けられる保護ダイオードのPN接合容量は小さくなければならない。しかし、従来の保護ダイオードにおいては、高速信号用途としてはPN接合容量が十分に小さくないという問題があった。本発明は上記した如き問題点に鑑みてなされたものであって、PN接合容量が小さい保護ダイオード及びこれを備えた半導体装置を提供することを目的とする。本発明による保護ダイオードは、第1領域と前記第1領域を囲う第2領域と前記第2領域を囲う第3領域とを備える半導体基板と、前記第2領域と前記第3領域との間に設けられた第1絶縁層と、前記第3領域に設けられた第1導電型半導体と、前記第2領域に設けられた第2導電型半導体と、前記第1領域に設けられた容量緩和層と、を備えていることを特徴とする。本発明による半導体装置は、半導体基板上に規定された第1領域と前記第1領域を囲う第2領域と前記第2領域を囲う第3領域とを備えると共に、前記第2領域と前記第3領域との間に設けられた第1絶縁層と、前記第3領域に設けられた第1導電型半導体と、前記第2領域に設けられた第2導電型半導体と、前記第1領域に設けられた容量緩和層とを備えた第1保護ダイオードと、前記半導体基板上に規定された第4領域と前記第4領域を囲う第5領域と前記第5領域を囲う第6領域とを備えると共に、前記第5領域と前記第6領域との間に設けられた第2絶縁層と、前記第6領域に設けられた第1導電型半導体と、前記第4領域から前記第5領域に設けられた第2導電型半導体とを備えた第2保護ダイオードと、第1周波数で規定される信号を入力及び/又は出力すると共に前記第2保護ダイオードに接続された第1のパッドと、前記第1周波数よりも高い第2周波数で規定される信号を入力及び/又は出力すると共に前記第1保護ダイオードに接続された第2のパッドと、を備えることを特徴とする。本発明による保護ダイオード及びこれを備えた半導体装置によれば、PN接合容量を小さくすることができる。以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。<第1の実施例>図1には、本実施例の保護ダイオード1が上面から示されている。図2には、図1のA-B線における保護ダイオード1の断面が示されている。例えばシリコン等の基板図示せず上に形成されたP型ウェル2内には、P型半導体層4とN型半導体層3とが互いに内外位置にあるように形成されている。N型半導体層3が内側、P型半導体層4が外側に形成されている。P型半導体層4とN型半導体層3との間には、これらを分離する絶縁体である素子分離部5bが形成されている。N型半導体層3の中央部は開口している。N型半導体層3は例えば環状に形成されている。P型ウェル2内にはP型半導体層4の外周に沿って素子分離部5aが形成されており、P型半導体層4とその外側に形成された素子図示せずとを分離している。N型半導体層3の中央部には素子分離部5cが形成されている。素子分離部5a、5b及び5cは、例えばSTIShallowTrenchIsolationやLOCOSLocalOxidationofSiliconである。以下、素子分離部5cが設けられている領域を第1領域、N型半導体層3が設けられている領域を第2領域、P型半導体層4が設けられている領域を第3領域と称する。第2領域は第1領域を囲い、第3領域は第2領域を囲んでいる。第1絶縁層である素子分離部5bは、第2領域と第3領域との間に設けられている。また、素子分離部5cを第2絶縁層とも称する。便宜上、P型を第1導電型、N型を第2導電型と称する。P型半導体層4がアノード側、N型半導体層3がカソード側であり、P型半導体層4に正、N型半導体層3に負の電圧を印加することにより、P型半導体層4からN型半導体層3へ順方向電流が流れる。例えば、P型半導体層4が半導体装置の信号入力端子図示せずに接続され、N型半導体層3が接地電位に接続される。なお、N型半導体層3、P型半導体層4、素子分離部5a、5b及び5c上には、層間絶縁膜や、信号入力端子及び電源電位/接地電位に接続するための金属配線等図示せずが形成されているが、これらについては図示を省略している。また、保護ダイオード1は、リソグラフィーやイオン注入等の通常の半導体製造技術によって形成することができる。図3には、図2の断面にPN接合容量C1及びC2と順方向電流経路I1及びI2とが更に示されている。N型半導体層3とP型ウェル2との接合部分にはPN接合容量C1及びC2が存在する。しかしながら、N型半導体層3の形状を例えば環状として素子分離部5bの近傍にのみ形成したことにより、例えばN型半導体層3を面状に形成した場合に比較してN型半導体層3とP型ウェル2との接合部分が小さくなり、その結果、PN接合容量が小さくなっている。このように、素子分離部5cは、PN接合容量を小さくするために設けられた層であることから、容量緩和層とも称する。容量緩和層は、第1領域にN型の半導体が形成される場合と比較してP型の半導体であるP型ウェル2との間に形成されるPN接合容量が少なくなるように構成されているのである。また、N型半導体層3の環内に素子分離部5cを形成したことにより、N型半導体層3の環内におけるPN接合容量の発生を確実に防止しているのである。順方向バイアス時には、P型半導体層4からN型半導体層3へ順方向電流I1及びI2が流れる。この際、順方向電流I1及びI2は、素子分離部5bを横切ることができないので、P型ウェル2内を通過する。P型ウェル2の不純物濃度はN型半導体層3の不純物濃度に比較して低く、P型ウェル2の抵抗値はN型半導体層3の抵抗値よりも高い。故に、P型半導体層4からP型ウェル2内に流入した順方向電流I1及びI2は、素子分離部5bの近傍に存在するN型半導体層3に流れる。つまり、順方向電流I1及びI2は、N型半導体層3の周縁部に流れ込む。本発明とは異なり、仮にN型半導体層3が面状である場合でも同様の理由から順方向電流I1及びI2はN型半導体層3の周縁部に流れこむ。故に、本実施例のようにN型半導体層3を例えば環状として素子分離部5bの近傍にのみ形成した場合でも、信号入力端子図示せずに入力される過大電流を電源側又は接地側に逃す能力は、仮にN型半導体層3が面状である場合に比較しても差が無い。なお、本実施例の保護ダイオード1とは異なり、N型半導体層3を面状としたままでそのサイズを縮小してもPN接合容量を小さくすることはできる。しかしながら、この場合には、順方向電流I1及びI2が流れる経路であるN型半導体層3の周縁部の抵抗値が大きくなるので、過大電流を十分に逃すことができなくなってしまう。これに対して、本実施例の保護ダイオード1においては、N型半導体層3を例えば環状として素子分離部5bの近傍にのみ形成することにより、N型半導体層3のうちの、順方向電流I1及びI2が流れる経路に相当する部分の抵抗値を増加させることなくPN接合容量を小さくしているのである。なお、保護ダイオード1は、PN接合容量が小さいので高速信号の入力端子に用いるとより効果的である。このように、本実施例の保護ダイオード1によれば、過大電流を十分に逃すことができ且つPN接合容量を小さくすることができる。<第2の実施例>図4には、本実施例の保護ダイオード1が上面から示されている。図5には、図4のA-B線における保護ダイオード1の断面が示されている。以下、第1の実施例と異なる部分について主に説明する。N型半導体層3の環内には素子分離部5cが形成されておらず、P型ウェル2が存在する。本実施例においてはP型ウェル2が容量緩和層となる。その他の構造は、第1の実施例と同様である。なお、P型ウェル2の不純物濃度はP型半導体層4の不純物濃度よりも低い。図6には、図5の断面にPN接合容量C1及びC2と順方向電流経路I1及びI2とが更に示されている。これらも第1の実施例と同様である。本実施例の保護ダイオード1では、N型半導体層3の環内に素子分離部5cを形成しない。故に、例えば、従来技術によってP型ウェル2内に素子分離部として5a及び5bのみを既に形成している場合であっても、リソグラフィー工程で用いるフォトレジストマスクの形状をわずかに変更するのみで簡単に本実施例の保護ダイオード1を製造できるという利点がある。上記した第1及び第2の実施例は、P型ウェル2内にN型半導体層3及びP型半導体層を形成した場合の例であるが、これに限られない。例えば、P型、N型の導電型を相互に入れ替えて、N型ウェル内にP型半導体層及びN型半導体層を同様に形成した場合にも同様の効果が得られる。上記した第1及び第2の実施例においては、N型半導体層3が環状に形成されているが、これに限られない。例えば、N型半導体層3が環状に閉じておらず、例えばC型やコの字型等の中央部が開口した形状であれば同様の効果が得られる。<保護ダイオードの実装例>図7には、半導体装置10内への保護ダイオード1の実装例が示されている。半導体装置10は例えばLSI等の半導体チップである。半導体装置10には、各種の信号を入出力するためのパッド群6が設けられている。パッド群6を構成するパッドには保護ダイオードが適宜接続されている。図7の実装例の場合、比較的低周波数第1周波数の信号を入出力するためのパッド6aには、容量緩和層を有しない保護ダイオード20が接続されている。一方、第1周波数の周波数よりも高い第2周波数の信号を入出力するためのパッド6bには、本発明の保護ダイオード1が接続されている。保護ダイオード20は、例えば、図4のN型半導体層3に囲まれた領域にもN型半導体層が形成された構造からなる。詳細には、保護ダイオード20は、第1導電型例えばP型の半導体層上に規定された第4領域と、当該第4領域を囲う第5領域と、当該第5領域を囲う第6領域とを備えると共に、当該第5領域と当該第6領域との間に設けられた第2絶縁層例えばSTIと、当該第6領域に設けられた第1導電型半導体と、当該第4領域から当該第5領域に設けられた第2導電型例えばN型半導体とを備えている。このように、半導体装置10に設けられたパッド群のうち、比較的高周波数で動作する信号を入出力するパッドなどの一部のパッドについてのみ、本発明の保護ダイオード1を接続することもできる。なお、必要に応じて、全てのパッドに本発明の保護ダイオード1を接続することもできる。