"トランジスタを製造する方法であって:導電材料層と電気絶縁材料層とを順に含んだ基板を準備する工程と、前記電気絶縁材料層上にレジスト材料層を堆積する工程と、前記レジスト材料層をパターニングして、前記電気絶縁材料層の一部を露出させる工程と、露出された前記電気絶縁材料層を除去して、前記導電材料層の一部を露出させる工程と、露出された前記導電材料層を除去し、前記導電材料層及び前記電気絶縁材料層内に凹部形状を作り出す工程と、前記基板と露出された前記電気絶縁材料層及び前記導電材料層とを第2の電気絶縁材料層で共形に被覆する工程と、前記第2の電気絶縁材料層を半導体材料層で共形に被覆する工程と、前記半導体材料層上に導電材料層を指向性堆積する工程と、を有する方法。前記電気絶縁材料層上に前記レジスト材料層を堆積する工程と、前記レジスト材料層をパターニングする工程とが、同一の処理工程で行われる、請求項1に記載の方法。露出された前記電気絶縁材料層を除去して、前記導電材料層の一部を露出させる工程は、液体エッチャントを使用することを含む、請求項1に記載の方法。露出された前記導電材料層を除去し、前記導電材料層内に凹部形状を作り出す工程は、露出された前記電気絶縁材料層を除去するために使用されたのと同じ液体エッチャントを使用することを含む、請求項3に記載の方法。前記基板は第1の層及び第2の層を含み、当該方法は更に、前記基板の前記第2の層を除去する工程を有する、請求項1に記載の方法。従って、パターニングされた垂直あるいは傾斜したデバイス表面を含む半導体デバイスアーキテクチャを提供することが依然として望まれる。また、高分解能のアライメント公差を必要とすることなく半導体デバイスの微細なデバイス形状を処理することが可能な製造技術を提供することが依然として望まれる。本発明の一態様によれば、トランジスタを製造する方法は、導電材料層と電気絶縁材料層とを順に含んだ基板を準備する工程と、前記電気絶縁材料層上にレジスト材料層を堆積する工程と、前記レジスト材料層をパターニングして、前記電気絶縁材料層の一部を露出させる工程と、露出された前記電気絶縁材料層を除去して、前記導電材料層の一部を露出させる工程と、露出された前記導電材料層を除去し、前記導電材料層及び前記電気絶縁材料層内に凹部形状を作り出す工程と、前記基板と露出された前記電気絶縁材料層及び前記導電材料層とを第2の電気絶縁材料層で共形に被覆する工程と、前記第2の電気絶縁材料層を半導体材料層で共形に被覆する工程と、前記半導体材料層上に導電材料層を指向性堆積する工程とを含む。本発明の他の一態様によれば、前記電気絶縁材料層上に前記レジスト材料層を堆積する工程と、前記レジスト材料層をパターニングする工程とが、同一の処理工程で行われ得る。本発明の他の一態様によれば、露出された前記電気絶縁材料層を除去して、前記導電材料層の一部を露出させる工程は、液体エッチャントを使用することを含み得る。本発明の他の一態様によれば、露出された前記電気絶縁材料層を除去するために液体エッチャントが使用されるとき、露出された前記導電材料層を除去し、前記導電材料層内に凹部形状を作り出すことにも、同じ液体エッチャントが使用され得る。ここでの説明は、特に、本発明に係る装置の部分を形成する、あるいは該装置とより直接的に協働する要素に向けられる。理解されるように、特に図示あるいは説明しない要素は、当業者に周知の様々な形態を取り得る。図1を参照するに、縦型トランジスタ100の模式的な断面図が示されている。トランジスタ100は、基板110と、第1の導電材料層120と、第1の電気絶縁材料層130とを含んでいる。トランジスタ100はまた、別の第2の電気絶縁材料層150と、半導体材料層160と、電極700と、電極800とを含んでいる。導電層120は、基板110と絶縁層130との間に位置している。導電層120の第1の表面が基板110の第1の表面と接触し、導電層120の第2の表面が絶縁層130の第1の表面と接触している。絶縁材料層130はしばしば、誘電材料層と呼ばれる。基板110は、しばしばサポート支持体と呼ばれ、剛性を有するもの、又は柔軟性を有するものとし得る。絶縁層130、導電層120、基板110、又はこれらの組み合わせは、トランジスタ100に内側にへこんだ凹部形状170を作り出すように、おおよそ寸法すなわち大きさを定められ、位置付けられ、あるいは少なくとも1つのその他の層又は基板に対して寸法及び位置を定められる。従って、絶縁層130、導電層120及び基板110のうちの1つ以上の少なくとも一部がトランジスタ100の凹部形状170を画成すると言うことができる。凹部形状170は、導電層120の少なくとも一部を、指向性又はラインオブサイト堆積又はコーティングプロセスを用いて堆積あるいはコーティングされる材料から遮蔽する。凹部形状170は、導電層120の少なくとも一部が、コンフォーマル共形堆積又はコーティングプロセスを用いて堆積される材料に接近し得ることを可能にする。例えば、電気絶縁材料層130及び導電材料層120が凹部形状170を画成することが可能である。図1に示すように、凹部形状170は、電気絶縁材料層130及び導電材料層120のうちの一方又は双方の部分によって画成される。絶縁層130は、当該絶縁層130が導電層120に対して凹部形状170を作り出すように、導電層120を超えて延在するよう大きさ及び位置を定められる。換言すれば、導電層120は、当該導電層120が絶縁層120に対して凹部形状170を作り出すように、図1に示す左方向及び右方向の双方で絶縁層130の端部より前で終端するよう大きさ及び位置を定められる。絶縁材料層150は、トランジスタ100の凹部形状170と共形である。絶縁材料層150は第1及び第2の表面を含んでおり、該第1の表面を、絶縁層130、導電層120及び基板110の表面部分と接触させている。半導体材料層160は、トランジスタ100の凹部形状170と共形である。半導体材料層160は第1及び第2の表面を含んでおり、該第1の表面を絶縁層150の第2の表面と接触させている。半導体層160の第2の表面の違うすなわち、離隔した、異なる複数部分が電極700及び電極800と接触している。電極700は、別の第2の導電材料層710を含んでいる。電極800は、更に別の第3の導電材料層810を含んでいる。電極700及び電極800は、トランジスタ100の相異なる位置で、互いに離隔して配置されている。第2及び第3の導電材料層710、810は同じ材料層とし得る。そうするとき、電極700及び電極800は、材料層710又は材料層810の何れかである同じ導電材料層の違う部分に含められる。他の例では、第2及び第3の導電材料層710、810は違う相異なる材料層とし得る。導電層120はトランジスタ100のゲートとして機能する。トランジスタ100の一部の実施形態例において、電極700はトランジスタ100のドレインとして機能し、電極800はトランジスタ100のソースとして機能する。トランジスタ100の他の実施形態例においては、電極700がソースとして機能し、電極800がドレインとして機能する。この半導体デバイスは、以下のようにして作動される。トランジスタ100が準備された後、第2の導電材料層710と第3の導電材料層810との間に電圧が印加される。また、第2の導電材料層710と第3の導電材料層810とを電気的に接続するように、第1の導電材料層120にも電圧が印加される。トランジスタ100の凹部形状170は、トランジスタの半導体材料のチャネルの寸法を、トランジスタ100のゲートとして機能する導電層120の厚さに関連付けることを可能にする。有利なことに、本発明のこのアーキテクチャは、微細チャネルを含んだトランジスタの製造における高分解能のアライメント機構又は非常に精密なアライメント機構への依存性を緩和する。図2-8を参照するに、トランジスタ100を製造する方法の一実施形態例に関する処理工程の模式的な断面図が示されている。概して、トランジスタ100は以下のようにして製造される。導電材料層120と電気絶縁材料層130とを順に含む基板110が準備される。電気絶縁材料層130上にレジスト材料層140が形成される。レジスト材料層140は、電気絶縁材料層130の一部を露出させるようにパターニングされる。電気絶縁材料層130の露出部分が除去されて、導電材料層120の一部が露出される。導電材料層120の露出部分が除去される。導電材料層120の除去は、凹部形状170を作り出すように続けられる。図1に示したように、凹部形状170は、電気絶縁材料層130の一部を残存させながら導電材料層120の一部を除去することによって作り出される。この意味で、凹部形状170は導電材料層120内で電気絶縁材料層130に対して作り出されると言うことができる。必要であればフォトレジスト層140を除去した後、基板110と、残存している露出された材料層120、130とが、第2の電気絶縁材料層150でコンフォーマルに被覆される。第2の電気絶縁材料層150は、半導体材料層160でコンフォーマルに被覆される。半導体材料層160上に、層710若しくは層810の何れか、又は層710、810である導電材料層が指向性堆積される。レジスト材料層140は、同一の処理工程で、電気絶縁材料層130上に堆積され且つパターニングされ得る。液体エッチャントを用いて、電気絶縁材料層130の露出部分を除去することで、導電材料層120の一部を露出させることができる。電気絶縁材料層130の露出部分を除去するために使用されるのと同じ液体エッチャントを用いて、導電材料層120の露出部分を除去して、導電材料層120内に凹部形状170を作り出すことができる。一部の実施形態例において、基板110は2つ以上の材料層を含むことができる。この更なる材料層は、一部の例において、製造プロセス中に基板110の構造的完全性を向上あるいは維持するために含められる。基板110が、例えば第1の層及び第2の層といった2つ以上の材料層を含むとき、この製造方法は、基板110の第2の層を除去することを含んでもよい。図2を再び参照するに、材料処理に先立つトランジスタ100の材料層の模式的な断面図が示されている。縦型トランジスタデバイスを形成するための製造プロセスは、トランジスタ100の電気的ショート短絡が起こらないよう、全体的に、あるいは少なくとも導電層120図2に示すように、基板110の頂部に隣接する基板部分に関して部分的に、の何れかで非導電性である基板110で開始する。導電層120が、基板110に塗布され、あるいは基板110上に堆積される。導電層120は、トランジスタ100のゲートとして機能するとともに、その厚さ図2に示す縦方向の寸法によってゲートの長さを定める。誘電性の非導電層130が、導電層120に塗布され、あるいは導電層120上にコーティングされる。非導電層130は、パターンを有しない一様な層である。レジスト層140が、誘電性の非導電層130に塗布される。レジスト140はパターニングされる。基板110は、レイヤ層群の何れとも、あるいは処理方法の何れとも、認め得るほどに相互作用しない。基板110は、しばしばサポート支持体と呼ばれ、製造中、試験中及び/又は使用中に薄膜トランジスタTFTとしても参照されるを支持するために使用され得る。当業者に認識されるように、商業的な実施形態用に選択されるサポートは、試験又はスクリーニングの実施形態用に選択されるサポートとは異なり得る。一部の実施形態において、基板110は、TFTに必要な如何なる電気的機能をも提供しない。ここでは、この種の基板110を非関与サポートと呼ぶ。有用な基板材料は有機材料又は無機材料を含む。例えば、基板110は、無機ガラス、セラミック箔、ポリマー材料、フィラー入りポリマー材料、被覆金属箔、アクリル、エポキシ、ポリアミド、ポリカーボネイト、ポリイミド、ポリケトン、ポリオキシ-1,4-フェ二レンオキシ-1,4-フェニレンカルボニル-1,4-フェニレンこれはポリエーテルエーテルケトン又はPEEKと呼ばれることもある、ポリノルボルネン、ポリフェニレンオキサイド、ポリエチレンナフタレンジカルボン酸塩PEN、ポリエチレンテレフタレートPET、ポリエーテルスルホンPES、ポリ硫化フェニレンPPS、及び繊維強化プラスチックFRPを含み得る。基板110の厚さは、典型的に約100μmから約1cmまで様々であり得る。本発明の一部の実施形態例において、フレキシブル柔軟なサポート又は基板110が使用される。フレキシブル基板110を使用することは、連続的なものとし得るロール処理を可能にし、フラットあるいは硬いサポートに対して規模の経済性及び製造の経済性をもたらす。選択されるフレキシブルサポートは、好ましくは、直径約50cm未満、より好ましくは直径25cm未満、更に好ましくは直径10cm未満のシリンダの周囲に、助けを受けない手によってのような小さい力を用いて、歪み又は破断なく巻くことが可能である。好ましいフレキシブルサポートは、それ自体の上に巻き上げることができる。フレキシブル基板の更なる例は、薄膜トランジスタを電気的に絶縁するように金属箔が絶縁層で被覆されるとして、例えばステンレス鋼などの薄い金属箔を含む。柔軟性に関心がない場合には、基板は、ガラス及びシリコンを含む材料からなるウェハ又はシートとし得る。一部の実施形態例において、基板110は、例えば、製造、輸送、試験又は保管などの一時的な目的で追加の構造的支持が望まれるときに、一時的なサポート又は支持層を含み得る。このような実施形態例において、基板110は一時的なサポートに、取り外し可能に接着され、あるいは機械的に固定され得る。例えば、トランジスタ製造プロセス中に追加の構造的硬さを提供するよう、柔軟なポリマーサポートを硬いガラスサポートに一時的に接着することができる。ガラスサポートは、製造プロセスの完了後に、フレキシブルポリマーサポートから取り外すことができる。導電体として一般的に参照される導電層120は、導電層120がゲートとして機能することを可能にする如何なる好適な導電材料ともし得る。金属、縮退的にドープされた半導体、導電性ポリマー、及び例えばカーボンインク、銀-エポキシ、若しくは焼結可能な金属ナノ粒子懸濁液などの印刷可能材料を含め、技術的に知られた多様なゲート材料も好適である。例えば、ゲート電極は、ドープトシリコン、又は例えばアルミニウム、クロム、金、銀、ニッケル、銅、タングステン、パラジウム、白金、タンタル及びチタンなどの金属を含むことができる。ゲート電極材料はまた、例えばインジウム錫酸化物ITO、ZnO、SnO2又はIn2O3などの透明導電体を含んでいてもよい。例えばポリアニリン、ポリ3,4-エチレンジオキシチオフェン/ポリ硫化スチレンPEDOT:PSSといった導電性ポリマーも使用され得る。さらに、これらの材料の合金、組み合わせ及び多層体が使用されてもよい。ゲート電極は基板110上に、化学気相成長、スパッタリング、蒸着、ドーピング、又は溶液処理を用いて堆積され得る。本発明の一部の実施形態において、基板110がトランジスタ100を電気的に絶縁する絶縁層をも含むとして、同じ材料がゲート電極機能を提供するとともに基板110の支持機能をも提供する。例えば、ドープトシリコンは、ゲート電極として機能することができるとともに、TFTを支持することが可能である。ゲート電極の厚さ図2に示す縦方向は、典型的に約100nmから約10000nmまで様々であり得る。この厚さがゲート長を定めるので、この厚さは通常、電気的ショートの可能性を低減するために、コンフォーマルコーティングされる材料の厚さの2倍より厚くされる。図2に示すように、導電層120上に非導電層130が均一にコーティングされる。非導電層130での使用に好適な材料例は、ストロン酸塩、タンタル酸塩、チタン酸塩、ジルコン酸塩、酸化アルミニウム、酸化シリコン、酸化タンタル、酸化チタン、窒化シリコン、チタン酸バリウム、チタン酸バリウムストロンチウム、ジルコン酸チタン酸バリウム、セレン化亜鉛、及び硫化亜鉛を含む。また、これらの例の合金、組み合わせ及び多層体も、一般的にゲート誘電体として称される非導電層130に使用され得る。これらの材料のうち、酸化アルミニウム、酸化シリコン及びセレン化亜鉛が好ましい。さらに、例えばポリイミド、ポリビニルアルコール、ポリ4-ビニルフェノール、ポリイミド、及びポリフッ化ビニリデン、ポリスチレン及びその置換誘導体、ポリビニルナフタレン及びその置換誘導体、並びにポリメチルメタクリレートなどのポリマー材料も使用され得る。非導電層130はレジスト140で被覆される。レジスト140はパターニングされる。レジスト140は、例えばポリマーのポジ型又はネガ型のレジストなど、技術的に知られた従来からのフォトレジストとし得る。レジスト140は、レジストパターンを生じさせるよう、基板110に対して低分解能>1mmで、マスクを介して露光され、且つ現像される。他の一実施形態例において、レジスト140のパターンは、マスクを用いることなくパターン形成的に直接的にレジストを印刷する例えばフレキソ印刷又はインクジェットプリンティングなどの印刷プロセスを用いて達成される。図3-5を再び参照するに、材料処理の最中及び後のトランジスタ100の材料層の模式的な断面図が示されている。図3にて、一般的に非導電体と称される非導電層130が、パターニングされたレジスト140を介してエッチングされる。エッチャントは、レジスト140又は下に位置する導電体層120を実質的に攻撃することなく非導電材料を除去する如何なる有機材料又は無機材料ともし得る。そして、導電体120を除去するが基板110又は上に位置する非導電体130には殆ど影響を及ぼさない好適なエッチャントを用いて、導電体120が除去される。従って、選択されるエッチャントは、しばしば、基板110、導電体120、又は非導電体130に依存する。通常、この時点でのレジスト140とのエッチャント相互作用及びレジスト140の目減りは重要でない。もはや、非導電体130がマスクとして作用するからである。図3に示すように、使用される1つ又は複数のエッチングプロセスは、導電体120と非導電体130とが同じパターンを有するように導電体120及び非導電体130の一部をエッチング除去する。図4に示すように、導電体120の選択エッチングが、図4に示すような凹部形状170が形成されるまで続けられる。導電体120のエッチングが完了したとき、非導電体130が導電体120からオーバーハング突出しており、それにより、下に位置する導電体120又は基板110の何れかの表面の少なくとも一部を、基板110の上方図4における上に配置されるコーティング源による指向性又はラインオブサイトコーティングから遮蔽するのに十分な凹部形状170が作り出される。換言すれば、導電体120は非導電体130に対してアンダーハングしている。残存した導電体120は、この半導体デバイスが完成されたときにゲート導電体として作用することになる。この時点で、必要な場合には、レジスト140が除去される。所望であれば、材料層スタックに軽度の洗浄が実行される該洗浄が凹部形状170を除去しないとして。図5は、凹部形状170が作成された後且つレジストが除去された後の半導体デバイスの断面図を示している。図6及び7を再び参照するに、それぞれ、しばしば絶縁体と称される誘電性の非導電材料のコンフォーマルコーティング後、及び半導体材料のコンフォーマルコーティング後の半導体デバイスの模式的な断面図が示されている。図6にて、基板110と、材料層120及び130によって形成される地形的造形との上に、コンフォーマルコーティング堆積プロセスを用いて、誘電性非導電材料150が共形にコーティングされる。コンフォーマルコーティングプロセスを用いて非導電材料150を設けることは、凹部形状170を維持する助けとなる。非導電材料150はしばしば、ゲート誘電体と称される。好適な非導電材料は、ストロン酸塩、タンタル酸塩、チタン酸塩、ジルコン酸塩、酸化アルミニウム、酸化シリコン、酸化タンタル、酸化チタン、窒化シリコン、チタン酸バリウム、チタン酸バリウムストロンチウム、ジルコン酸チタン酸バリウムを含む。この誘電材料は、後に設けられる半導体材料からゲート導電体を離間させるので、少なくとも凹部形状170とゲートとが位置する領域内で、コンフォーマルコーティングされる材料が一貫した厚さ又は均一な厚さを有するように設けられることが重要である。コンフォーマルコーティングを達成するのに好適なプロセスは、原子層成長法ALD、又は例えば空間ALDS-ALD若しくはプラズマALDPEALDなどのその派生法のうちの1つを含む。これらのプロセスは、変化の大きいトポロジー上で均一厚さのコーティングをもたらすからである。ALD及びS-ALDについては更に詳細に後述する。図7にて、凹部形状170を維持する助けとなるコンフォーマルコーティング堆積プロセスを用いて、半導体材料160がコーティングされる。このコンフォーマルコーティングプロセスは、先ほど誘電材料をコーティングするために用いられたのと同じプロセスとし得る。他の例では、このコンフォーマルコーティングプロセスは異なるものとし得る。半導体材料160は、ゲート120にエネルギーが印加されるときに電極700と800との間のチャネルとして作用するので、少なくとも、凹部形状170とゲートとが位置する領域内で、より好ましくは、凹部形状170とゲートとが位置する領域を含む電極700と電極800との間の領域内で、コンフォーマルコーティングされる材料が一貫した厚さ又は均一な厚さを有するように設けられることが重要である。コンフォーマルコーティングに好適なプロセスは、原子層成長法ALD、又は例えば空間spatialALDS-ALDなどのその派生法のうちの1つを含む。このプロセスは、変化の大きいトポロジー上で均一な厚さをもたらす。ALD及びS-ALDについては更に詳細に後述する。しばしば半導体と称される半導体材料層160は、その半導体材料が例えばALDなどのコンフォーマルコーティングプロセスを用いて堆積あるいはコーティングされることが可能であるとして、如何なる種類の半導体ともし得る。好適な半導体材料の例は、酸化亜鉛、亜鉛カルコゲナイド、カドミウムカルコゲナイド、ガリウムプニクタイド、アルミニウムニクタイド、又はシリコンを含む。この半導体は必要に応じて、導電率を増大あるいは低減させるよう、その他の材料でドープされ得る。一部の実施形態例においては、ディプレッションモードのデバイスが望ましく、故に、ドーパントの使用によりキャリアが追加され得る。半導体が酸化亜鉛であるとき、例えば、アルミニウムドーパントの使用により、電子キャリア密度が増大される。この構成において、ゲートは典型的に、それをドレイン及びソースに対して負にすることによってデバイスをターンオフするために使用される。真性キャリア密度を枯渇させるように補償ドーパントも使用され得る。半導体が酸化亜鉛である場合、窒素の使用が電子キャリア密度を低下させてそれを一層n型にすることが見出されている。この構成において、半導体は、正のゲート電圧が印加されるときにトランジスタをターンオンさせるよう、蓄積モードで動作するようにされ得る。これらのドーパントはしばしば、成長プロセス中に化合物として付加されるが、例えばイオン注入及び熱拡散などのプロセスを用いて、半導体層が設けられた後に付加されることも可能である。図8を再び参照するに、導電材料の指向性コーティング中の半導体デバイスの模式的な断面図が示されている。半導体層160が堆積された後、凹部形状170内には材料を堆積あるいはコーティングしない指向性又はラインオブサイト堆積プロセスを用いて、ソース及びドレインの電極700及び800が堆積される。好適な指向性堆積プロセスの例は、熱蒸着、電子ビーム蒸着、スパッタリング、又はレーザアブレーションを含む。電極700と電極800との間のアクティブチャネルギャップは、導電材料層120に対する非導電層130のオーバーハングにより投じられる影によって維持される。図1を再び参照するに、電極700及び電極800が堆積された後のトランジスタ100が示されている。トランジスタ100のドレイン及びソースは、意図されるデバイスの用途及び特性に基づくのが典型的である選択に伴って、電極700及び電極800の何れかから選択され得る。図1に示すように、電極800は、非導電体130と導電体120とによって形成されるメサの頂部にあるが、電極700はそうではない。従って、電極700及び800は相異なる平面上にある。例えば技術的に周知のレイヤーレベリング及びビアフィードスルーなどの従来からの技術を用いて、必要な相互接続が達成され得る。基板110、導電層120、非導電層130、非導電層150、半導体層160、又はこれらの組み合わせは、その層の機能上の性状が不変のままであるとして、1つ以上の層を含むことができる。上述のレイヤ群の機能が保持される限り、例えばレベリング層、バリア層、接着層といった更なる層が半導体デバイスに含められ得る。原子層成長ALDは、一貫した、均一な、あるいは更には正確であると見なし得る厚さを有する皮膜を作り出すために使用されるプロセスである。ALDは、コンフォーマルな材料層、又は更には高度にコンフォーマルな材料層と見なし得る皮膜を作り出す。大まかに言って、ALDプロセスは、真空チャンバー内で一般的に前駆体と称される2つ以上の反応物質を順に交代させることによって、基板コーティングを達成する。第1の前駆体が、基板と反応するように与えられる。余分な第1の前駆体が真空チャンバーから除去される。そして、第2の前駆体が、基板と反応するように与えられる。余分な第2の前駆体が真空チャンバーから除去され、このプロセスが繰り返される。最近、真空チャンバーを不要にする新たなALDプロセスが開発されている。このプロセスは、一般的にS-ALDと称されており、米国特許第7413982号、米国特許第7456429号、米国特許出願公開第2008/0166884号、及び米国特許出願公開第2009/0130858号のうちの少なくとも1つに記載されている。なお、これらの開示事項をここに援用する。S-ALDは、一貫した、均一な、あるいは更には正確であると見なし得る厚さを有する皮膜を作り出す。S-ALDは、コンフォーマルな材料層、又は更には高度にコンフォーマルな材料層と見なし得る皮膜を作り出す。S-ALDは、低温コーティング環境に適合しており、その他のコーティング技術と比較して高い移動度の材料を使用することを可能にする。さらに、S-ALDは、ウェブ巻き取り式コーティングに適合しており、当該プロセスを大規模製造処理に魅力的なものにしている。一部のウェブコーティング処理は、例えば、ウェブのトラッキング及び伸縮の問題といったアライメント問題に悩まされ得るが、本発明に係るアーキテクチャは、製造プロセス中の高分解能のアライメント機構又は非常に精密なアライメント機構への依存性を緩和する。従って、S-ALDは本発明の製造に十分に適したものである。実験結果熱酸化膜によって被膜された62.5平方mmのシリコン基板上にスパッタリングによって600nm厚のクロム層を堆積した。この頂部に、米国特許第7413982号に記載のS-ALDプロセス及び米国特許第7456429号に記載のS-ALD装置を用い、有機金属前駆体トリメチルアルミニウム及び水と窒素の不活性キャリアガスとを用いて、200°Cで、120nm厚の酸化アルミニウム層をコーティングした。115°Cで60秒間ホットプレート上に置いたMicropositS1805レジストマサチューセッツ州マールバラのロームアンドハース電子材料LLC社製を1000rpmでスピンコーティングし、その後、Cobiltマスクアライナカリフォルニア州サニーベールのコンピュータビジョン社製のCobiltモデルCA-419にて、シリコン基板のエッジを低分解能で雑なアライメントとして用いるのみで、ライン群を含んだガラス/クロムコンタクトマスクを介して70秒間露光することによって、パターニングされたフォトレジスト層を形成した。その後、サンプルを、MicropositMF-319現像液マサチューセッツ州マールバラのロームアンドハース電子材料LLC社製内で60秒間現像し、DI水内で5分間リンスした。非導電性の酸化アルミニウムを、濃リン酸を用いて6.5分間60°Cでエッチングした。8酢酸の塩化セリウムアンモニウムの0.6M溶液を含むクロムエッチャントを用いて、クロムをエッチングした。露出したクロムを、明白に貫通するよう13.3分間エッチングした。引き続いて2分間のエッチングにより、アンダーカットエッチングを達成した。その後、基板をDI水内で5分間リンスし、フォトレジストを除去するようアセトンでリンスし、そして、HPLCグレードのイソプロパノール内でリンスし、乾燥させた。その後、上述のように、S-ALD装置及びプロセスを用いて、基板を120nm厚の更なる酸化アルミニウム層でコンフォーマルに被覆した。そして、前駆体ジエチル亜鉛及び濃アンモニア溶液と窒素キャリアガスとを用いて、基板を25nm厚の酸化亜鉛層で被覆した。電極を蒸着によって設けた。基板上の各ラインに対して垂直に走り且つ完全に交わる正方形の孔を含んだシャドウマスクを介して、アルミニウムを蒸着した。アルミニウムは70nm厚とした。ライン頂部のアルミニウムと、ラインの一方側のアルミニウムと、ゲートとして作用するクロムゲートメタルとに接触するようにプローブステーションを用いて、トランジスタの試験を成し遂げた。図9を参照するに、トランジスタの伝達特性を示すグラフが示されている。図9にて見て取れるように、ドレイン電圧20Vにおいて、ゲート電圧に対するドレイン電流は一貫している。全てのゲート電圧でゲート電流が非常に小さいリークを有することも示されている。また、ドレイン電流が、-2Vのゲート電圧での約10-11Aから10Vのゲート電圧でのほぼ1mAまでの範囲で、ゲート電圧によく応答することも見て取れる。図10を参照するに、トランジスタのId-Vdカーブ特性を示すグラフが示されている。図10にて見て取れるように、ドレイン電圧に対するドレイン電流は、ゲート電圧に非常によく応答する。これらのデバイスの試験結果はまた、20Vのドレイン電圧及び10Vのゲート電圧で、107より大きい、かなりのオン/オフ比を示している。"