メモリセル部及びセレクトゲート部を有する半導体装置の製造方法において、半導体基板上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に電荷蓄積層を形成する工程と、前記電荷蓄積層、前記トンネル絶縁膜、及び前記半導体基板をエッチングし、素子分離溝部を形成する工程と、前記電荷蓄積層の側面に接するように前記素子分離溝部に素子分離絶縁膜を埋め込む工程と、熱処理により、前記素子分離絶縁膜を収縮させる工程と、前記電荷蓄積層及び前記素子分離絶縁膜上に電極間絶縁膜を形成する工程と、前記セレクトゲート部において、前記電極間絶縁膜をエッチングし、前記電荷蓄積層の表面を露出させる工程と、露出した前記電荷蓄積層に接続するシリコン膜を形成する工程と、前記シリコン膜上に金属膜を形成する工程と、熱処理により、前記セレクトゲート部において、前記電荷蓄積層をシリサイド化し、前記電荷蓄積層と前記トンネル絶縁膜との界面全体をシリサイド化する工程と、を備えた半導体装置の製造方法。前記電極間絶縁膜をエッチングする工程と、前記シリコン膜を形成する工程との間に、前記電荷蓄積層を薬液処理することにより、前記電荷蓄積層にピンホールを形成する工程とをさらに含む請求項1に記載の半導体装置の製造方法。メモリセル部及びセレクトゲート部を有する半導体装置の製造方法において、半導体基板上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に電荷蓄積層を形成する工程と、前記電荷蓄積層、前記トンネル絶縁膜、及び前記半導体基板をエッチングし、素子分離溝部を形成する工程と、前記電荷蓄積層の側面に接するように前記素子分離溝部に素子分離絶縁膜を埋め込む工程と、熱処理により、前記素子分離絶縁膜を収縮させる工程と、前記電荷蓄積層及び前記素子分離絶縁膜上に電極間絶縁膜を形成する工程と、前記電極間絶縁膜上に第1のシリコン膜を形成する工程と、前記セレクトゲート部において、前記第1のシリコン膜及び前記電極間絶縁膜をエッチングし、前記電荷蓄積層の表面を露出させる工程と、前記第1のシリコン膜を覆い、露出した前記電荷蓄積層に接続する第2のシリコン膜を形成する工程と、前記第2のシリコン膜上に金属膜を形成する工程と、熱処理により、前記セレクトゲート部において、前記トンネル絶縁膜に接する前記電荷蓄積層をシリサイド化し、前記電荷蓄積層と前記トンネル絶縁膜との界面全体をシリサイド化する工程と、を備えた半導体装置の製造方法。前記電極間絶縁膜をエッチングする工程と、前記第2のシリコン膜を形成する工程との間に、前記電荷蓄積層を薬液処理することにより、前記電荷蓄積層にピンホールを形成する工程とをさらに含む請求項3に記載の半導体装置の製造方法。前記セレクトゲート部において、前記電極間絶縁膜をエッチングする工程において、さらに前記電荷蓄積層をエッチングする工程を含むことを特徴とする請求項1乃至請求項4のいずれか1項に記載の半導体装置の製造方法。前記素子分離絶縁膜は、ポリシラザンであることを特徴とする請求項1乃至請求項5のいずれか1項に記載の半導体装置の製造方法。本発明が解決しようとする課題は、セレクトゲート部におけるゲート閾値電圧が安定した半導体装置の製造方法を提供することである。上記課題を解決するために、実施形態に係る半導体装置の製造方法では、メモリセル部及びセレクトゲート部が形成される。半導体基板上にトンネル絶縁膜が形成され、前記トンネル絶縁膜上に電荷蓄積層が形成される。前記電荷蓄積層、前記トンネル絶縁膜、及び前記半導体基板のエッチングにより素子分離溝部が形成され、前記電荷蓄積層の側面に接するように前記素子分離溝部に素子分離絶縁膜が埋め込まれる。前記電荷蓄積層及び前記素子分離絶縁膜上に電極間絶縁膜が形成され、前記セレクトゲート部において、前記電極間絶縁膜がエッチングされる。前記電極間絶縁膜を覆い、前記電荷蓄積層に接続するシリコン膜が形成され、前記シリコン膜上に金属膜が形成される。熱処理により、前記セレクトゲート部において、前記トンネル絶縁膜に接する前記電荷蓄積層がシリサイド化される。以下、本発明の実施形態について図面を参照しながら説明する。第1の実施形態図1は、第1の実施形態に係る半導体装置におけるメモリセルアレイの平面図を示す。図1に示すように、本実施形態に係る半導体装置においては、活性領域AAと素子分離領域STIを交互に設けられ、隣接する活性領域を素子分離領域STIで電気的に分離している。また、活性領域AA及び素子分離領域STIに直交して、メモリセル部におけるトランジスタのゲート電圧を制御するワードラインWLと、データを書き込むページを選択するためのセレクトゲートSGを周期的に配置している。図2乃至図6は、ワードライン方向に平行な本実施形態に係る半導体装置の製造方法を示す断面図を示す。図2は、第1の実施形態に係る半導体装置の製造方法を示すワードライン方向に沿った断面図である。図2aに示すように、シリコン基板1上を600°C~1000°Cでドライ酸素雰囲気熱酸化することによりトンネル絶縁膜2として、例えばシリコン酸化膜を形成する。このシリコン酸化膜は、CVDChemicalVaporDeposition法やALDAtomicLayerDeposition法により形成してもよい。次に、図2bに示すように、CVD法によりトンネル絶縁膜2上に電荷蓄積層3としてP添加されたポリシリコンを形成する。電荷蓄積層3は、例えば膜厚100nm程度のものを形成する。ポリシリコン中のP濃度を固溶限界以上、例えば2×1020~3×1020cm3のPをポリシリコン中に添加すると、P原子が結晶粒界中に発生する。これにより、Si原子間の結合が弱くなり、結晶粒界が発生しやすくなる。すなわち、電荷蓄積相中にピンホールの発生が容易になり、後述する電荷蓄積層3中のシリサイド化が容易となる。次に、図2cに示すように、CVD法により電荷蓄積層3上にシリコン酸化膜4を形成する。例えば、600°C~800°Cとした反応炉内にジクロルシランSiH2Cl2と亜酸化窒素を導入し、01Torr~5Torr圧力に維持することによりシリコン酸化膜4を得る方法が挙げられる。シリコン酸化膜4は、例えば膜厚10nm程度のものを形成する。次に、図2dに示すように、シリコン窒化膜5を、シリコン酸化膜4上にCVD法により形成する。好適な方法として、600°C~800°Cとした反応炉内にジクロルシランSiH2Cl2とアンモニアを導入することによりシリコン窒化膜5を得る方法が挙げられる。シリコン窒化膜5は、例えば膜厚15nm程度のものを形成する。次に、フォトレジスト膜6を塗布法により堆積し、図2eに示すように、フォトリソグラフィ法によりフォトレジスト膜6を残すようパターニングする。次に、フォトレジスト膜6をマスクとしてシリコン窒化膜5及びシリコン酸化膜4をRIEReactiveIonEtching法によりエッチングする。その後、フォトレジスト膜6を除去し、シリコン窒化膜5、シリコン酸化膜4をマスクとして電荷蓄積層3、トンネル絶縁膜2及びシリコン基板1をRIEによりエッチングする。なお、フォトレジスト膜6を除去せずエッチングを行い、その後フォトレジスト膜を除去してもよい。これによりシリコン基板1の表面が露出し、図2fに示すように素子分離溝部7を形成する。素子分離溝は、通常のエッチング条件では、逆テーパー形状となる。本実施形態では、直角の形状に近づくようなエッチング条件とすることが望ましい。これにより、その後の工程で形成する素子分離絶縁膜8の体積が大きくなり、電荷蓄積層3に加わる引っ張り応力は大きくなる。すなわち、電荷蓄積層3中にピンホールが顕在化しやすくなり、後述する電荷蓄積層3中のシリサイド化が容易となる。次に、素子分離溝部7に電荷蓄積層3の側面に接するように、ポリシラザンPSZを堆積する。その後、CMPChemicalMechanicalPolishing法により、図2gに示すように堆積したポリシラザンの表面をシリコン窒化膜5の表面が露出するまで平坦化し、素子分離溝7に電荷蓄積層3の側面と接する素子分離絶縁膜8を埋め込む。素子分離絶縁膜8には、熱処理により収縮する絶縁膜が用いられる。素子分離絶縁膜8には、例えばポリシラザンの他にもプラズマCVD法により形成されたシリコン酸化膜を用いてもよい。素子分離絶縁膜8としてポリシラザンを用いた場合、熱処理によりポリシラザンは収縮しやすく、電荷蓄積層3に大きな引っ張り応力を加えることができ、電荷蓄積層3にピンホールを顕在化させやすい。次に、850~1100°Cにおいて30分~120分間、窒素雰囲気下で熱処理を行う。これにより、素子分離絶縁膜8としてのポリシラザンが収縮し、素子分離絶縁膜8に接する電荷蓄積層3に引っ張り応力が加わる。その結果、電荷蓄積層3としてのポリシリコン中に結晶粒界が発生し、ピンホールが形成される。熱処理が、高温において長時間行われることにより、素子分離絶縁膜8として用いられるポリシラザンの収縮度合いは大きくなり、電荷蓄積層3に加わる引っ張り応力は大きくなる。すなわち、電荷蓄積層3中にピンホールが顕在化しやすくなり、後述する電荷蓄積層3中のシリサイド化が容易となる。また、従来から、素子分離絶縁膜8として用いられるポリシラザンは、熱処理による酸化によって形成される。そのため、本実施形態においては、従来より製造工程数を増加させることがなく、この熱処理により、電荷蓄積層3中におけるピンホールの顕在化させることができる。次に、シリコン窒化膜5と選択比のあるRIEにより、図2hに示すように、素子分離絶縁膜8を電荷蓄積層3の上面の高さまで選択的にエッチングする。次に、200°C程度の燐酸と水の混合溶液で残ったシリコン窒化膜5を選択的にウェットエッチングする。その後、図2iに示すように、例えば弗酸によりシリコン酸化膜4を除去する。このとき、弗酸が電荷蓄積層3中のピンホールに浸み込むことにより、さらに、電荷蓄積層3中のピンホールが顕在化する。次に、図2jに示すように、CVD法により電極間絶縁膜9としてONO膜シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜を形成する。図3aに示すように、セレクトゲート部において、電極間絶縁膜9を電荷蓄積層3の表面が露出するようにエッチングする。このエッチングは、例えば、フォトリソグラフィ法によりパターニングした電極間絶縁膜9上のフォトレジスト膜をマスクとして行われるものである。さらに、セレクトゲート部において、電極間絶縁膜9をエッチングした後に、電荷蓄積層3をエッチングしてもよい。この場合、エッチングにより形成される接続孔と電荷蓄積層3中に発生したピンホールが繋がりやすくなり、後述するように電荷蓄積層3をよりシリサイド化しやすくなる。電荷蓄積層3のエッチングは、トンネル絶縁膜2の上面が露出しない範囲内、例えば電荷蓄積層の膜厚が10nm程度になるまで行う。このとき、メモリセル部においては、図3bに示すように、電極間絶縁膜9はエッチングされない。次に、表面に形成された自然酸化膜を除去するために、弗酸による薬液処理を行う。このとき、弗酸が接続孔から電荷蓄積層3中のピンホールに浸み込むことにより、さらに電荷蓄積層3中のピンホールが顕在化する。次に、図4aに示すように、セレクトゲート部において、電極間絶縁膜9を覆い、接続孔に埋め込まれるシリコン膜10を形成する。シリコン膜10には、例えば、温度を400°C~700°C、圧力を01Torr~5Torrとした反応炉内にSiH4モノシランとPH3フォスフィンを導入することによってPが添加されたものが用いられる。このとき、シリコン膜10は、電荷蓄積層3中のピンホールには埋め込まれず、ピンホールは残ったままである。このとき、メモリセル部においては、図4bに示すように、電極間絶縁膜9を覆うシリコン膜10が形成される。次に、図5a及びbに示すように、メモリセル部及びセレクトゲート部において、シリコン膜10上に金属膜11を形成する。金属膜11は、例えばスパッタ法により形成したNi膜である。他にもNi膜とCo膜が積層したものでもよい。次に、250~450°Cにおいて、20~60秒間ランプ加熱する熱処理を行う。これにより、セレクトゲート部において、図6aに示すように、金属膜11に含まれる例えばNi原子がシリコン膜10及び電荷蓄積層3に拡散し、シリサイド膜12としてNiSiを形成する。特に、電荷蓄積層3中におけるピンホールにおいては、Ni原子が拡散しやすく、電荷蓄積層3の上部だけでなく、電荷蓄積層3とトンネル絶縁膜2との界面までNiSi膜を形成することができる。すなわち、電荷蓄積層3とトンネル絶縁膜2との界面全体において、電荷蓄積層3に用いられるポリシリコンをシリサイド化することができ、セレクトゲートSGの閾値電圧を安定させることができる。また、このとき、セレクトゲート部における電荷蓄積層3の全体がフルシリサイド化していてもよい。このとき、メモリセル部においては、図6bに示すように、金属膜11に含まれるNi原子がシリコン膜10に拡散することにより、シリサイド膜12が形成される。これにより、セレクトゲート部において、電荷蓄積層3におけるトンネル絶縁膜2との界面全体をシリサイド化するとともに、メモリセル部においては、配線をシリサイド化し、配線を低抵抗化させることができる。次に、未反応の金属膜11は、例えばNi膜を硫酸と過酸化水素水の混合液で除去する。第1の実施形態によれば、素子分離絶縁膜8が収縮し、素子分離絶縁膜8に接する電荷蓄積層3に引っ張り応力が加わり、電荷蓄積層3中にピンホールが形成されている。これにより、金属膜11から金属原子がセレクトゲート部における電荷蓄積層3とトンネル絶縁膜2との界面に拡散することができ、シリサイド膜12を形成することができる。すなわち、配線をシリサイド化により低抵抗化しつつ、セレクトゲート部において、電荷蓄積層3とトンネル絶縁膜2との界面全体をシリサイド化し、セレクトゲートSGの閾値電圧を安定させることができる。さらに、電極間酸化膜をエッチングした後に、弗酸による薬液処理を行うことにより、弗酸が電荷蓄積層3中のピンホールに浸み込み、電荷蓄積層3中のピンホールが顕在化し、セレクトゲート部における、電荷蓄積層3とトンネル絶縁膜2との界面全体をを容易にシリサイド化することができる。第2の実施形態本発明の第2の実施形態による半導体装置の製造方法について図7乃至図11を用いて説明する。この第2の実施形態の構成について図2の第1の実施形態の半導体装置の構成と同一部分は同一符号で示し、その詳細な説明を省略する。この第2の実施形態が、第1の実施形態と異なる点は、セレクトゲート部において、電荷蓄積層3の表面を露出させる電極間絶縁膜9のエッチング工程の前に、電極間絶縁膜9を覆うシリコン膜13を形成している点である。第1の実施形態と同様にして図2a乃至jのように、シリコン基板1上にトンネル絶縁膜2及び電荷蓄積層3を形成し、素子分離溝部7に素子分離絶縁膜8としてポリシラザンを埋め込み、電荷蓄積層3及び素子分離絶縁膜8上に電極間絶縁膜9を形成する。次に、図7に示すように、メモリセル部及びセレクトゲート部において、電極間絶縁膜9上にシリコン膜13を形成する。シリコン膜13には、例えば、温度を400°C~700°C、圧力を01Torr~5Torrとした反応炉内にSiH4モノシランとPH3フォスフィンを導入することによってPが添加されたシリコン膜が用いられる。電極間絶縁膜9上にシリコン膜13が形成されていることにより、電極間絶縁膜9上に大気中の有機物が付着することを防止することができる。次に、図8aに示すように、セレクトゲート部において、シリコン膜13及び電極間絶縁膜9を電荷蓄積層3の表面が露出するようにエッチングする。このエッチングは、例えば、フォトリソグラフィ法の露光及び現像工程によりパターニングしたシリコン膜13上のフォトレジスト膜をマスクとして行われるものである。このとき、メモリセル部においては、図8bに示すように、シリコン膜13及び電極間絶縁膜9はエッチングされない。本実施形態においては、電極間絶縁膜9上にシリコン膜13が形成されており、メモリセル部における電極間絶縁膜9は、フォトレジスト膜及び現像液に接することなく、接続孔を形成することができる。これにより、メモリセル部における電極間絶縁膜9に不純物を付着させることを防止することができ、半導体装置の信頼性を向上することができる。さらに、セレクトゲート部において、電極間絶縁膜9をエッチングした後に、電荷蓄積層3をエッチングしてもよい。電荷蓄積層3のエッチングは、トンネル絶縁膜2の上面が露出しない範囲内、例えば電荷蓄積層の膜厚が10nm程度になるまで行う。この場合、電荷蓄積層3中に発生したピンホールと接続孔が繋がりやすくなり、電荷蓄積層3をよりシリサイド化しやすくなる。次に、表面に形成された酸化膜を除去するために、弗酸による薬液処理を行う。このとき、弗酸が接続孔から電荷蓄積層3中のピンホールに浸み込むことにより、さらに電荷蓄積層3中のピンホールが顕在化する。次に、図9aに示すように、セレクトゲート部において、シリコン膜13を覆い、接続孔に埋め込まれるシリコン膜10を形成する。シリコン膜10には、例えば、温度を400°C~700°C、圧力を01Torr~5Torrとした反応炉内にSiH4モノシランとPH3フォスフィンを導入することによってPが添加されたものが用いられる。このとき、シリコン膜10は、電荷蓄積層3中のピンホールには埋め込まれず、ピンホールは残ったままである。このとき、メモリセル部においては、図9bに示すように、シリコン膜13を覆うシリコン膜10が形成される。次に、図10a及びbに示すように、メモリセル部及びセレクトゲート部において、シリコン膜10上に金属膜11を形成する。金属膜11は、例えばスパッタ法により形成したNi膜である。他にもNi膜とCo膜が積層したものでもよい。次に、250~450°Cにおいて、20~60秒間ランプ加熱する熱処理を行う。これにより、図11aに示すように、セレクトゲート部において、金属膜11に含まれる例えばNi原子が、シリコン膜10、シリコン膜13、電荷蓄積層3に拡散し、シリサイド膜12としてNiSiを形成する。特に、電荷蓄積層3中におけるピンホールにおいては、Ni原子が拡散しやすく、電荷蓄積層3の上部だけでなく、電荷蓄積層3とトンネル絶縁膜2との界面を覆う電荷蓄積層3に用いられるポリシリコンをシリサイド化することができ、セレクトゲートSGの閾値電圧を安定させることができる。また、このとき、セレクトゲート部における電荷蓄積層3の全体がフルシリサイド化していてもよい。さらに、このとき、メモリセル部においては、図11bに示すように、金属膜11に含まれるNi原子が、シリコン膜13及びシリコン膜10に拡散することにより、シリサイド膜12が形成される。これにより、セレクトゲート部において、電荷蓄積層3における電荷蓄積層3とトンネル絶縁膜2との界面全体をシリサイド化するとともに、メモリセル部においては、配線をシリサイド化し、配線を低抵抗化させることができる。次に、未反応の金属膜11として、例えばNi膜を硫酸と過酸化水素水の混合液で除去する。第2の実施形態に係る半導体装置の製造方法によれば、素子分離絶縁膜8が収縮し、素子分離絶縁膜8に接する電荷蓄積層3に引っ張り応力が加わり、電荷蓄積層3中にピンホールが形成されている。これにより、金属膜11から金属原子がセレクトゲート部における電荷蓄積層3とトンネル絶縁膜2との界面に拡散することができ、シリサイド膜12を形成することができる。すなわち、配線をシリサイド化により低抵抗化しつつ、セレクトゲート部において、電荷蓄積層3とトンネル絶縁膜2との界面全体をシリサイド化し、セレクトゲートSGの閾値電圧を安定させることができる。さらに、電極間酸化膜をエッチングした後に、弗酸による薬液処理を行うことにより、弗酸が電荷蓄積層3中のピンホールに浸み込み、電荷蓄積層3中のピンホールが顕在化し、セレクトゲート部における電荷蓄積層3とトンネル絶縁膜2との界面全体を容易にシリサイド化することができる。さらに、電極間絶縁膜9を覆うシリコン膜13を形成した後に、電荷蓄積層3に貫通する接続孔を形成している。このため、メモリセル部における電極間絶縁膜9が、フォトレジスト膜及び現像液に接することなく、セレクトゲート部の電極間絶縁膜9に接続孔を形成することができる。これにより、メモリセル部における電極間絶縁膜9の表面に不純物を付着させることを防止することができ、半導体装置の信頼性を向上することができる。なお、素子分離絶縁膜8をCMP処理した後に、熱処理を行ってもよい。この熱処理は、例えば850~1100°Cにおいて30分~120分間、窒素雰囲気下で行う。この熱処理を行うことにより、素子分離絶縁膜8として用いられるポリシラザンが収縮し、素子分離絶縁膜8に接する電荷蓄積層3にさらに引っ張り応力が加わる。その結果、電荷蓄積層3としてのポリシリコン中に結晶粒界が発生し、より多くのピンホールが形成される。なお、本発明は、上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。