ダイシングにより半導体チップに個片化される、または個片化された半導体基板と、前記半導体基板上に形成された層間絶縁層と、前記層間絶縁層内に設けられ、前記半導体チップの周縁部に沿って形成されたシールリングと、一端が前記シールリングに接続し、他端が前記半導体チップの外周の端面に向けて延在するTEG配線と、を備える半導体装置。請求項1に記載の半導体装置において、前記半導体基板または前記層間絶縁層に設けられ、素子接続用の前記TEG配線を介して、前記シールリングと接続するTEG素子をさらに備える半導体装置。ダイシングにより半導体チップに個片化される、または個片化された半導体基板と、前記半導体基板上に形成された層間絶縁層と、前記層間絶縁層内に設けられ、前記半導体チップの周縁部に沿って形成されたシールリングと、平面視で前記シールリングよりも内側に設けられたTEG素子と、一端が前記TEG素子に接続し、他端が、前記シールリングと接触することなく、かつ、当該シールリングを超えて前記半導体チップの外周の端面に向けて延在するTEG配線と、一端が前記TEG素子に接続し、他端が前記シールリングに接続する、素子接続用のTEG配線と、を備える半導体装置。請求項2または3に記載の半導体装置において、前記TEG素子は、抵抗を含む半導体装置。請求項4に記載の半導体装置において、前記抵抗は、配線抵抗である半導体装置。請求項4に記載の半導体装置において、前記抵抗は、前記半導体基板に不純物を導入した拡散抵抗層である半導体装置。請求項2~6のいずれか一項に記載の半導体装置において、前記TEG素子は、櫛形状に交互に配線が設けられたショート確認用素子を含む半導体装置。請求項2~7のいずれか一項に記載の半導体装置において、前記TEG素子は、トランジスタを含む半導体装置。請求項2~8のいずれか一項に記載の半導体装置において、前記TEG素子は、前記層間絶縁層に設けられた複数のビアを含む半導体装置。請求項1~9のいずれか一項に記載の半導体装置において、平面視で前記シールリングより外側のダイシング領域内に配置され、前記層間絶縁層の最上層の上に接するように設けられるとともに、電極接続用の前記TEG配線と接続する電極パッドをさらに備える半導体装置。請求項10に記載の半導体装置において、前記電極パッドおよび前記電極接続用のTEG配線はAlであり、且つ、前記層間絶縁層の最上層の上に接するように設けられている半導体装置。請求項10に記載の半導体装置において、前記電極パッドおよび前記電極接続用のTEG配線は、Cuを含み、前記電極接続用のTEG配線は、前記層間絶縁層の最上層よりも下に位置し、前記ダイシング領域のうち、ダイシングブレードにより切削される領域よりも前記半導体チップ側に設けられた配線部を備える半導体装置。請求項12に記載の半導体装置において、前記電極接続用のTEG配線は、前記電極パッドと同一層で前記シールリングと接続している半導体装置。請求項10~13のいずれか一項に記載の半導体装置において、前記電極パッドの幅は、前記半導体基板をダイシングする際のダイシングブレード幅よりも小さい半導体装置。請求項1~14のいずれか一項に記載の半導体装置において、前記半導体基板は、個片化されておらず、少なくとも一つ以上の前記TEG配線は、互いに隣り合う複数の前記半導体チップのそれぞれの前記シールリングと接続している半導体装置。請求項1~15のいずれか一項に記載の半導体装置において、前記半導体基板は、前記シールリングと接する部分に設けられ、当該半導体基板と逆導電型の不純物が導入された拡散層を備える半導体装置。請求項1~16のいずれか一項に記載の半導体装置において、前記シールリングは、グランド線である半導体装置。請求項1~17のいずれか一項に記載の半導体装置において、前記層間絶縁層は、比誘電率が3以下である低誘電率層を含む半導体装置。複数の半導体チップに個片化される半導体基板上に、層間絶縁層を含む多層配線を形成する工程を備え、前記多層配線を形成する工程において、前記層間絶縁層内に、前記半導体チップの周縁部に沿ってシールリングを形成するとともに、一端が前記シールリングに接続し、他端が前記半導体チップの外周の端面に向けて延在するTEG配線を形成する半導体装置の製造方法。請求項19に記載の半導体装置の製造方法において、前記多層配線を形成する工程において、平面視で前記シールリングより外側のダイシング領域内に、前記層間絶縁層の最上層の上に接するように、電極接続用の前記TEG配線と接続する電極パッドを形成する半導体装置の製造方法。請求項19または20に記載の半導体装置の製造方法において、前記多層配線を形成する工程において、前記半導体基板または前記層間絶縁層に、素子接続用の前記TEG配線を介して、前記シールリングと接続するTEG素子を形成する半導体装置の製造方法。請求項21に記載の半導体装置の製造方法において、前記電極パッドに電圧を印加して、前記TEG素子を検査する検査工程を備え、当該検査工程において、前記TEG素子に不良があったときは前記半導体チップ内の半導体素子に前記不良があったものとして判断し、前記TEG素子に前記不良が無かったときは前記半導体チップ内の前記半導体素子に前記不良はなく出荷可能であると判断する半導体装置の製造方法。請求項22に記載の半導体装置の製造方法において、前記検査工程の後に、前記半導体基板のうち、前記電極パッドを含む前記ダイシング領域上をダイシングして、複数の前記半導体チップに個片化するダイシング工程を備える半導体装置の製造方法。上記のようなTEG素子を測定するために、ダイシング領域に電極パッドが配置される場合がある。発明者は、このような場合、ダイシングブレードへの電極パッドの金属が付着することによって、チッピングやクラックの発生が顕在化することを見出した。なかでも、シールリングを破壊するようなチッピングやクラックが発生した場合、ダイシング端部からの吸湿がチップ内部に至り、低誘電率の層間絶縁層の誘電率が変化してしまうなどの経時的不良が発生する可能性があった。本発明によれば、ダイシングにより半導体チップに個片化される、または個片化された半導体基板と、前記半導体基板上に形成された層間絶縁層と、前記層間絶縁層内に設けられ、前記半導体チップの周縁部に沿って形成されたシールリングと、一端が前記シールリングに接続し、他端が前記半導体チップの外周の端面に向けて延在するTEG配線と、を備える半導体装置が提供される。本発明によれば、ダイシングにより半導体チップに個片化される、または個片化された半導体基板と、前記半導体基板上に形成された層間絶縁層と、前記層間絶縁層内に設けられ、前記半導体チップの周縁部に沿って形成されたシールリングと、平面視で前記シールリングよりも内側に設けられたTEG素子と、一端が前記TEG素子に接続し、他端が、前記シールリングと接触することなく、かつ、当該シールリングを超えて前記半導体チップの外周の端面に向けて延在するTEG配線と、一端が前記TEG素子に接続し、他端が前記シールリングに接続する、素子接続用のTEG配線と、を備える半導体装置が提供される。本発明によれば、複数の半導体チップに個片化される半導体基板上に、層間絶縁層を含む多層配線を形成する工程を備え、前記多層配線を形成する工程において、前記層間絶縁層内に、前記半導体チップの周縁部に沿ってシールリングを形成するとともに、一端が前記シールリングに接続し、他端が前記半導体チップの外周の端面に向けて延在するTEG配線を形成する半導体装置の製造方法が提供される。本発明によれば、半導体チップの周縁部に沿って形成されているシールリングは、TEGパターンの共通配線として用いられている。これにより、TEGパターンに必要な電極パッド数を削減することができる。したがって、ダイシング時の金属切削量が削減され、チッピングやクラックの発生を抑制することができる。このように、TEGパターンを有する半導体基板を用いた際に、ダイシング時の不良を抑制した半導体装置を提供することができる。本発明によれば、TEGパターンを有する半導体基板を用いて、ダイシング時の不良を抑制した半導体装置を提供することができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施形態図1から図5を用い、第1の実施形態に係る半導体装置10について説明する。この半導体装置10は、以下のような構成を備えている。ダイシングにより半導体チップ2に個片化される、または個片化された半導体基板100と、半導体基板100上に形成された層間絶縁層200と、層間絶縁層200内に設けられ、半導体チップ2の周縁部に沿って形成されたシールリング5と、一端がシールリング5に接続し、他端が半導体チップ2の外周の端面に向けて延在するTEG配線7を備えている。以下、詳細を説明する。以下で述べる半導体装置10は、半導体基板100がダイシングにより半導体チップ2に個片化される前の形態を含む。すなわち、個片化されていない状態の半導体装置10として、アッセンブリーメーカーなどへ提供する形態を含む。一方で、半導体装置10は、半導体基板100がダイシングにより半導体チップ2に個片化された後の形態であってもよい。まず、図1を用いて、本実施形態に用いられる半導体ウェハ1について説明する。図1は、第1の実施形態に係る半導体ウェハ1の構成を示す平面図である。図1のように、たとえば、半導体ウェハ1は、ダイシング領域3を介して、複数の半導体チップ2の領域に分割されている。ここで、半導体ウェハ1は、たとえば、シリコンウェハである。なお、以下で述べる半導体基板100は、分割されていない半導体ウェハ1の状態の基板と、分割された後の半導体チップ2の状態の基板とを両方含むものとする。また、ここでいうダイシング領域3とは、ダイシングブレードによって切削される切削領域4に、ダイシングブレードの位置合わせ精度や、ダイシング時のチッピングなどを考慮したマージンも含めた領域のことをいう。半導体チップ2内には、たとえば、半導体素子不図示が形成されおり、後述する層間絶縁層200において多層配線が形成されている。また、半導体チップ2の周縁部に沿って、シールリング5が設けられている。シールリング5とは、層間絶縁層200を貫通し、金属が埋め込まれた配線溝のことをいう。これにより、層間絶縁層200が低誘電率層などであった場合に、水分の侵入を防ぐことができる。次に、図2は、第1の実施形態に係る半導体装置10を示す平面図である。なお、図2aは、図1におけるダイシング領域の一部を拡大して示している。また、図2bは、図2aにおけるα部分の拡大図である。図2aのように、半導体チップ2a、半導体チップ2b、半導体チップ2cおよび半導体チップ2dの周縁部に沿って、それぞれ、シールリング5a、シールリング5b、シールリング5cおよびシールリング5dが設けられている。そのシールリング5a等で挟まれた領域には、半導体ウェハ2a等に分割するためのダイシング領域3が配置されている。実際のダイシングの際には、ダイシングブレードにより、ダイシング領域3の内側の中央部にある切削領域4上を切削される。第1の実施形態におけるTEGパターン6aは、図中一点鎖線の領域である。このTEGパターン6aは、一端がシールリング5aに接続し、他端が半導体チップ2の外周の端面に向けて延在するTEG配線7を備えている。これにより、シールリング5aをTEGパターン6aの共通配線として用いることが出来る。また、TEGパターン6aは、上記したTEG配線7に加え、当該TEGパターン6aに電圧を印加するための電極パッド9a~9hを備えている。電極パッド9a等は、平面視でシールリング5a等より外側のダイシング領域3内に配置されている。また、図2bのように、電極パッド9a等は、層間絶縁層200の最上層の上に接するように設けられるとともに、電極接続用のTEG配線7aと接続している。ここでいう電極接続用のTEG配線7aとは、層間絶縁層200の最上層付近において、シールリング5a等と電極パッド9a等とを接続するTEG配線7のことをいう。この電極パッド9a等により、検査工程において、触針で測定することができる。ここで、電極パッド9aの幅は、半導体基板100をダイシングする際のダイシングブレード幅よりも小さい。言い換えれば、電極パッド9a等は、ダイシング領域3の切削領域4内に配置されていることが好ましい。これにより、電極パッド9aは、ダイシング時に全て切削される。したがって、ダイシング後に半導体チップ2をワイヤーボンディングする際に、ワイヤー間ショートを起こすことが無い。さらに、TEGパターン6aは、TEG素子8a~8gを備えている。ここでいうTEG素子とは、半導体チップ2内の半導体素子不図示等と同一の設計ルールに基づいて形成された素子のことをいう。これにより、半導体チップ2内に設けられた半導体素子と同等の性能を有している。したがって、TEG素子8a等を検査することにより、半導体チップ2内の半導体素子と同等の性能として不良の有無を検査することができる。TEG素子8a等は、半導体基板100または層間絶縁層200に設けられ、素子接続用のTEG配線7bを介して、シールリング5a等と接続している。ここでいう素子接続用のTEG配線7bとは、層間絶縁層内において、シールリング5a等とTEG素子8a等とを接続するTEG配線7のことをいう。なお、第1の実施形態では、TEG素子8a等もダイシング領域3内に設けられている。その他、TEG素子8a等と接続する第3のTEG配線7cや、第3のTEG配線7cから電極パッド9a等に接続するビア不図示などを備えている。ここでいう第3のTEG配線7cとは、層間絶縁層200内において、TEG素子8aと接続し、ビア不図示を介して電極パッド9a等と接続するTEG配線7のことをいう。以下、特に断りのない限り、電極接続用のTEG配線7a、素子接続用のTEG配線7bおよび第3のTEG配線7cを、まとめてTEG配線7として表記する。ここで、TEG配線7と接続しているシールリング5aは、たとえば、グランド線である。これにより、TEGパターン6aの検査工程において、半導体チップ2a内の半導体素子に悪影響を及ぼすことが無い。次に、図3は、第1の実施形態に係るTEGパターン6aの等価回路図である。図3のように、第1の実施形態のTEGパターン6aのうち、TEG素子8a等は、抵抗を含んでいる。これにより、半導体チップ2内に、TEG素子8a等と同一のパターンを有する部分の抵抗値を測定することができる。また、図3のように、TEG素子8a~8gは、たとえば、並列に接続されている。ここで、上述のように、電極パッド9aからTEG素子8a等へと接続される共通配線として、シールリング5aが用いられている。たとえば、電極パッド9aと電極パッド9bとの間に電圧を印加して電流値を測定することにより、TEG素子8aの抵抗値を測定することができる。同様にTEG素子8gまでの測定を行った上で、抵抗値に異常があれば、そのTEGパターン6a付近の半導体チップ2aまたは2bには不良素子が含まれているとみなすことができる。なお、検査工程を含む半導体装置10の製造方法については、詳細を後述する。次に、図4は、第1の実施形態に係る半導体装置10の構成を示す断面図である。なお、図4は、図2におけるA-A線断面図を示している。図4のように、半導体基板100上には、ウェル120が形成されている。ウェル120は、たとえば、Bボロンが注入されたP型ウェルである。また、半導体基板100には、素子分離領域160が形成されている。素子分離領域160は、シールリング5a等の下に開口部を有している。素子分離領域160は、たとえば、SiO2膜である。また、半導体基板100のうち、シールリング5a等と接する部分には、半導体基板100のウェル120と逆導電型の不純物が導入された拡散層140が設けられている。これにより、TEGパターン6aを検査する工程において、電圧を印加しても、過電流が半導体チップ2側に流れることがない。ここで、拡散層140は、ウェル120がP型ウェルである場合には、たとえば、AsがドープされたN型拡散層である。半導体基板100上には、層間絶縁層200が形成されている。層間絶縁層200は、たとえば、第1ビア形成絶縁層210、第1配線形成絶縁層220、第2ビア形成絶縁層230、第2配線形成絶縁層240、第3ビア形成絶縁層250、第3配線形成絶縁層260および第4層間絶縁層270を備えている。なお、本実施形態における層間絶縁層200の層数は、限られることはなく、上記した以上であっても以下であってもよい。ここで、層間絶縁層200としては、たとえば、比誘電率が3以下の低誘電率層を含んでいる。これにより、配線間容量を下げることができるので、半導体装置10全体のインピーダンスを下げることができる。なお、低誘電率層を形成する材料としては、たとえば、SiO2、SiOCなどである。なお、このような低誘電率層は、ポーラスな構造を有していても良い。ただし、層間絶縁層200のうち、電極パッド9aに近い第4層間絶縁層270としては、たとえば、SiN膜が用いられる。このように、機械的強度の強い膜を用いるにより、検査時の触針の際に、半導体チップ2a等の内部を保護することができる。そのうち、半導体基板100上に接するように、第1ビア形成絶縁層210が形成されている。第1ビア形成絶縁層210には、半導体チップ2a等の周縁部に沿って、第1ビア310が形成されている。第1ビア形成絶縁層210上には、第1配線形成絶縁層220が形成されている。第1配線形成絶縁層220には、半導体チップ2a等の周縁部に沿って、第1ビア310よりも幅が太い第1配線320が形成されている。同様にして、第2ビア形成絶縁層230、第2配線形成絶縁層240、第3ビア形成絶縁層250および第3配線形成絶縁層260には、半導体チップ2a等の周縁部に沿って、第2ビア330、第2配線340、第3ビア350および第3配線360が順に形成されている。さらに、第3配線形成絶縁層260上には、第4層間絶縁層270が形成されている。第4層間絶縁層270には、シールリング5aの第3配線360上に開口部を有している。なお、第4層間絶縁層270のうち、第3配線360の直上に、第4ビア不図示を設けていても良い。また、第4層間絶縁層260上には、第3配線360と接続するように、電極パッド9aを含む第4配線400が形成されている。第4配線400は、電極パッド9aおよび電極接続用のTEG配線7を含んでいる。なお、図示されている第4配線400のうち、第3配線360と接続する部分から電極パッド9aまでの部分は、電極接続用のTEG配線7の領域である。ここで、第4配線400は、たとえば、Alである。すなわち、電極パッド9aおよび電極接続用のTEG配線7は、たとえば、Alである。また、電極パッド9aおよび電極接続用のTEG配線7は、層間絶縁層200の最上層第4層間絶縁層270の上に接するように設けられている。これにより、検査工程において、容易に触針することができ、接触抵抗を低くすることができる。また、第4層間絶縁層270と第4配線400上には、パッシベーション膜500が形成されている。パッシベーション膜500のうち、ダイシング領域3には開口部が形成されている。これにより、電極パッド9aおよび電極接続用のTEG配線7の一部が露出されている。以上の第1配線320、第2配線340および第3配線360としては、たとえば、Cuが用いられる。一方、第1ビア310、第2ビア330および第3ビア350としては、たとえば、WまたはCuが用いられる。次に、図5を用いて、第1の実施形態に係るTEG素子8について説明する。図5は、第1の実施形態に係るTEG素子8を拡大した図である。なお、図5aは、TEG素子8の平面図である。また、図5bは、図5aにおけるB-B線断面図である。なお、以下では、TEG素子8とは、TEG素子8a等の総称として用いている。また、他の実施形態においても同様である。図5aのように、TEG素子8は、前述のように、抵抗を含んでいる。抵抗は、たとえば、配線抵抗である。第1の実施形態の配線抵抗は、第1配線320が平面視で多数回に屈曲することにより形成されている。図5bのように、TEG素子8は、第1配線形成絶縁層220内に第1配線320として設けられている。これにより、半導体チップ2内の特定の配線層の抵抗値を予測することができる。ここでは、第1配線320の抵抗値を予測することができる。次に、図6を用い、第1の実施形態に係る半導体装置10の製造方法について説明する。図6は、第1の実施形態に係る半導体装置10の製造方法を示すフローチャートである。第1の実施形態に係る半導体装置10の製造方法は、複数の半導体チップ2に個片化される半導体基板100上に、層間絶縁層200を含む多層配線を形成する工程を備えている。この多層配線を形成する工程において、層間絶縁層200内に、半導体チップ2の周縁部に沿ってシールリング5を形成するとともに、一端がシールリング5に接続し、他端が半導体チップ2の外周の端面に向けて延在するTEG配線7を形成する。以下詳細を説明する。図6のように、まず、複数の半導体チップ2に個片化される半導体基板100上に、層間絶縁層200を含む多層配線を形成する多層配線形成工程:S110。この多層配線を形成する工程には、下記のような工程が含まれる。以下の工程は、説明する順番に限られず、積層順等により任意に変更することができる。多層配線を形成する工程において、層間絶縁層200内に、半導体チップ2の周縁部に沿って、シールリング5を形成する。また、一端がシールリング5に接続し、他端が半導体チップ2の外周の端面に向けて延在するTEG配線7aを形成する。また、平面視でシールリング5より外側のダイシング領域3内に、層間絶縁層200の最上層の上に接するように、電極接続用のTEG配線7と接続する電極パッド9a等を形成する。また、半導体基板100または層間絶縁層200に、素子接続用のTEG配線7bを介して、シールリング5と接続するTEG素子8を形成する。以上の工程は、上記した多層配線を形成する工程において行う。このようにして、TEGパターン6aを備える半導体装置10を形成する。次いで、電極パッド9a等からTEGパターン6aに電圧を印加して、TEG素子8を検査する検査工程:S120。第1の実施形態では、図1のように、電極パッド9aおよび9bに電圧を印加して電流値を計測することにより、TEG素子8aの抵抗値を測定することができる。これにより、半導体チップ2aにおける第1配線320の抵抗値を予測することができる。また、電極パッド9aおよび9c、電極パッド9aおよび9d等と同じ測定を行うことにより、TEG素子8aから8gを平均化した抵抗値を測定することができる。なお、検査の内容は、TEG素子8によって、異なっていても良い。また、それぞれの電極パッド9aおよび9b間、9bおよび9c間などで、異なる電圧を印加してもよい。当該検査工程において、TEG素子8に不良があったときはS130YES、TEGパターン6a付近の半導体チップ2たとえば半導体チップ2a内の半導体素子不図示に不良があったものとして判断する。一方、TEG素子8に不良が無かったときはS130NO、TEGパターン6a付近の半導体チップ2内の半導体素子に不良はなく、出荷可能であると判断する。次いで、検査工程S120の後に、半導体基板100のうち、電極パッド9a等を含むダイシング領域3上をダイシングして、複数の半導体チップ2に個片化するダイシング工程を行う。このとき、ダイシングは、ダイシングブレードを用いる。ダイシングブレードを切削領域3上をスクライブすることにより、半導体基板100を分割する。このとき、先の検査工程S120において、TEG素子8に不良があったときはS130YES、ダイシングを行うとともに、不良と判断された半導体チップ2たとえば、半導体チップ2aを除去するS150。一方、先の検査工程S120において、TEG素子8に不良が無かったときはS130NO、ダイシングを行い、すべての半導体チップ2を出荷することができるS140。次に、第1の実施形態の効果について説明する。まず、比較例として、たとえば図3で示されている7つのTEG素子8a~8gが、それぞれ、2つずつの電極パッド不図示を有している場合を考える。このとき、合計で14個の電極パッドが必要となってしまう。このように、ダイシング領域3に電極パッドが多く配置されている場合、ダイシングブレードへの電極パッドの金属が付着することによって、チッピングやクラックの発生が顕在化する。なかでも、シールリングを破壊するようなチッピングやクラックが発生した場合、ダイシング端部からの吸湿がチップ内部に至り、低誘電率の層間絶縁層200の誘電率が変化してしまうなどの経時的不良が発生する可能性がある。一方、第1の実施形態によれば、図1のように、半導体チップ2の周縁部に沿って形成されているシールリング5は、TEGパターン6aの共通配線として用いられている。これにより、TEGパターン6aに必要な電極パッド数を削減することができる。具体的には、図1のように、7つのTEG素子8a~8gは、電極パッド9aから9hの8つの電極パッドで測定が可能となっている。このように電極パッド数を削減することにより、ダイシング時の金属切削量が削減され、チッピングやクラックの発生を抑制することができる。以上、第1の実施形態によれば、TEGパターン6aを有する半導体基板を用いて、ダイシング時の不良を抑制した半導体装置10を提供することができる。第2の実施形態図7は、第2の実施形態に係るTEG素子8を拡大した図である。なお、図7aは、第2の実施形態に係るTEG素子8の平面図である。また、図7bは、図7aにおけるC-C線断面図である。第2の実施形態は、TEG素子8の構成を除いて、第1の実施形態と同様である。以下、詳細を説明する。図7aのように、第2の実施形態のTEG素子8は、第1の実施形態と同様に、配線抵抗である。ただし、第2の実施形態では、配線抵抗は、層間絶縁層200に設けられた複数のビア第2ビア330を含んでいる。これにより、多数の層間絶縁層200にわたって配線抵抗を形成することができる。また、複数のビア不図示を設けることにより、TEG素子8を、電極パッド9b~9hに接続することができる。ここでは、第1配線320、第2ビア330および第2配線340により、平面視でS字状に屈曲する配線抵抗のTEG素子8が形成されている。また、図7bのように、TEG素子8は、第2ビア330を介して、第1配線320から第2配線340へと、断面方向においても複数回屈曲するように形成されている。これにより、第2ビア330の抵抗値を予測する事ができる。第3の実施形態図8は、第3の実施形態に係るTEG素子8を拡大した図である。なお、図8aは、第3の実施形態に係るTEG素子8の平面図である。また、図8bは、図8aにおけるD-D線断面図である。第3の実施形態は、TEG素子8の構成を除いて、第1の実施形態と同様である。以下、詳細を説明する。図8aのように、第3の実施形態のTEG素子8は、第1の実施形態と同様に、抵抗である。ただし、第3の実施形態では、抵抗は、半導体基板100に不純物を導入した拡散抵抗層148である。なお、拡散抵抗層148には、半導体チップ2内における拡散層140と同様の不純物により、同程度の量がイオン注入されている。これにより、半導体チップ2における拡散層140の抵抗値を予測することができる。ここでは、第1ビア310、第1配線320および拡散抵抗層148によって、TEG素子8が形成されている。なお、拡散抵抗層148は、平面視でH型をしており、第1ビア310が形成されている領域に挟まれた部分が測定領域となっている。図8bのように、素子分離領域160の開口部には、拡散抵抗層148が形成されている。また、第1ビア310は、拡散抵抗層148と接するように設けられ、第1配線320と接続している。図8b中の左側の第1配線320は、シールリング5a方向に延伸し、シールリング5aと接続している。一方、図8b中の右側の第1配線320は、電極パッド9b等と接続するビア不図示と接続している。両端の第1配線320に接続する電極パッド不図示間に電圧を印加して、電流値を測定することにより、拡散抵抗層148の抵抗値を測定することができる。第4の実施形態図9から図11を用い、第4の実施形態に係る半導体装置10について説明する。第4の実施形態は、TEG素子8がトランジスタを含む点を除いて、第1の実施形態と同様である。以下、詳細を説明する。図9は、第4の実施形態に係る半導体装置10の構成を示す平面図である。後述するように、第4の実施形態では、TEG素子8hおよびTEG素子8iは、たとえば、FETFieldEffectTransistorなどのトランジスタを含んでいる。TEG素子8hのうち、ウェル端子は、TEG配線7を介して、シールリング5aと接続している。TEG素子8hのうち、ゲート端子、ソース端子、ドレイン端子は、それぞれ、電極パッド9a、電極パッド9bおよび電極パッド9cと接続している。TEG素子8iについても同様に、ウェル端子、ゲート端子、ソース端子およびドレイン端子は、それぞれ、シールリング5a、電極パッド9g、電極パッド9eおよび電極パッド9fと接続している。また、電極パッド9dは、直接、シールリング5aと接続している。さらに、抵抗のTEG素子8aは、シールリング5aおよび電極パッド9hと接続している。図10は、第4の実施形態に係るTEGパターン6bの等価回路図である。図10のように、電極パッド9dは、シールリング5aを介して、TEG素子8hおよびTEG素子8iのウェル端子と接続している。したがって、検査工程の際に、共通の電極パッド9dを制御することにより、TEG素子8hおよびTEG素子8iのウェル電位を制御することができる。図11は、第4の実施形態に係るTEG素子8を拡大した図である。図11aは、第4の実施形態に係るTEG素子8の平面図である。また、図11bは、図11aにおけるE-E線断面図である。なお、図11におけるTEG素子8は、図9、図10におけるTEG素子8hまたはTEG素子8iである。また、TEG素子8aは、第1の実施形態と同様である。図11aのように、ゲート端子312の両脇には、ソース領域142およびドレイン領域144が形成されている。平面視で、ソースドレイン領域142及びドレイン領域144に重ならない領域に、拡散層140が形成されており、ウェル端子として機能している。図11bのように、素子分離領域160の開口部には、ソース領域142およびドレイン領域144が形成されている。さらに、ソース領域142およびドレイン領域144から間隔を隔てた素子分離領域160の開口部には、ウェル端子としての拡散層140が形成されている。ソース領域142とドレイン領域144に挟まれたチャネル領域不図示の上には、ゲート端子312が形成されている。また、ソース領域142およびドレイン領域144の上には、それぞれ、第1ビア310が形成されている。第4の実施形態によれば、上記のようなトランジスタを含むTEG素子8が形成されている。これにより、TEGパターン6bを検査することにより、半導体チップ2内におけるトランジスタの特性を予測することができる。また、比較例として、共通配線を用いない場合、上記した二つのトランジスタのTEG素子8hおよびTEG素子8iを測定するためには、それぞれのトランジスタにおけるウェル、ゲート、ソース、ドレインのための8個の電極パッドが必要となる。一方、第4の実施形態によれば、二つのTEG素子8hおよびTEG素子8iのうち、ウェル端子がシールリング5aに接続している。これにより、シールリング5aをウェル端子の共通配線として用いることができる。したがって、TEG素子8hおよびTEG素子8iを測定するための電極パッドは、7個となる。すなわち、電極パッド数を削減することができる。また、余剰の電極パッド9hに抵抗のTEG素子8aを接続するなど、同じ電極パッド数で、TEG素子数を増やすことができる。第5の実施形態図12から図14を用い、第5の実施形態に係る半導体装置10について説明する。第4の実施形態は、二つのシールリング5a、5bを共通配線として使用する点、TEG素子8がショート確認用素子を含む点を除いて、第1の実施形態と同様である。以下、詳細を説明する。図12は、第5の実施形態に係る半導体装置10の構成を示す平面図である。図12のように、電極パッド9aは、直接、シールリング5aと接続している。一方、電極パッド9bは、シールリング5aとダイシング領域3を挟んで対向する位置にあるシールリング5bに接続している。したがって、第5の実施形態では、二つのシールリング5aおよび5bを共通配線としている。また、ダイシング領域3には、抵抗のTEG素子8a~8fが設けられている。抵抗のTEG素子8a~8fは、直接、シールリング5aと接続している。さらに、ダイシング領域3には、後述するように、ショート確認用素子であるTEG素子8j~8oが設けられている。ショート確認用素子であるTEG素子8j~8oは、直接、シールリング5bと接続している。また、抵抗のTEG素子8a~8fと、ショート確認用素子であるTEG素子8j~8oとの間には、それぞれ、TEG配線7を介して、電極パッド9c~9hが設けられている。図13は、第5の実施形態に係るTEGパターン6cの等価回路図である。ショート確認用素子であるTEG素子8j~8oは、コンデンサとして示している。上述のように、シールリング5aおよびシールリング5bは、図13における両側の共通配線となっている。TEGパターン6cの検査工程については、詳細を後述する。図14は、第5の実施形態に係るTEG素子8を拡大した図である。図14aは、第5の実施形態に係るTEG素子8の平面図である。また、図14bは、図14aにおけるF-F線断面図である。なお、図14におけるTEG素子8は、図12、図13におけるTEG素子8j~8oである。また、TEG素子8a~8fは、第1の実施形態と同様である。図14aのように、TEG素子8は、櫛形状に交互に配線第1配線320が設けられたショート確認用素子を含んでいる。図14bのように、TEG素子8の第1配線320は、同一の第1配線形成絶縁層220に設けられている。TEG素子8で交互に離間して設けられた第1配線320は、たとえば、半導体チップ2a等の第1配線320における配線ピッチと同一の間隔で設けられている。これにより、検査工程において、TEG素子8のリーク電流を検査することにより、半導体チップ2a等の第1配線320において、パターニング不良によるショートが起こっているか否かを予測することができる。次に、再度、図13に戻り、TEGパターン6cの検査工程について説明する。TEGパターン6cの検査工程において、電極パッド9cに接続されたTEG素子8aおよびTEG素子8jを例として説明する。電極パッド9aおよび電極パッド9bをGND電位に固定する。上述のように、電極パッド9aおよび電極パッド9bは、それぞれ、シールリング5aおよびシールリング5bに接続している。このため、シールリング5aおよびシールリング5bもGND電位に固定される。次いで、TEG素子8aおよびTEG素子8jが接続している電極パッド9cに電圧を印加する。このとき、電極パッド9aおよび電極パッド9bから流れ出す電流値を測定する。これにより、TEG素子8aによって、抵抗値を測定することができる。一方、電極パッド9bから電流が流れた場合は、TEG素子8jにショートが発生したものと判断することができる。すなわち、半導体チップ2a等において、同一配線ピッチとなっている部分ではショートが起こっていると判断することができる。第5の実施形態によれば、上記のようなショート確認用素子を含むTEG素子8が形成されている。これにより、TEGパターン6cを検査することにより、半導体チップ2内におけるショートの有無を予測することができる。また、第5の実施形態によれば、二つのシールリング5aおよびシールリング5bを共通配線に用いている。これにより、より多くのTEG素子8をダイシング領域3に設けることができる。第6の実施形態図15および図16を用い、第6の実施形態に係る半導体装置10について説明する。第6の実施形態は、二つのシールリング5a、5bを共通配線として使用する点を除いて、第4の実施形態と同様である。以下、詳細を説明する。図15は、第6の実施形態に係る半導体装置10の構成を示す平面図である。後述するように、第4の実施形態では、TEG素子8hおよびTEG素子8iは、たとえば、FETである。TEG素子8hおよびTEG素子8iのうち、ウェル端子は、TEG配線7を介して、シールリング5aと接続している。一方、TEG素子8hおよびTEG素子8iのうち、ゲート端子は、TEG配線7を介して、シールリング5bと接続している。したがって、第6の実施形態では、シールリング5aはウェル端子の共通配線となっており、一方、シールリング5bはゲート端子の共通配線となっている。また、TEG素子8hのうち、ソース端子およびドレイン端子は、それぞれ、電極パッド9aおよび電極パッド9bと接続している。TEG素子8iについても同様に、ソース端子およびドレイン端子は、それぞれ、電極パッド9eおよび電極パッド9fと接続している。また、電極パッド9cおよび電極パッド9dは、直接、シールリング5aと接続している。さらに、抵抗のTEG素子8aは、シールリング5aおよび電極パッド9hと接続している。同様に、抵抗のTEG素子8bは、シールリング5aおよび電極パッド9gと接続している。図16は、第6の実施形態に係るTEGパターン6bの等価回路図である。図16のように、電極パッド9cは、シールリング5aを介して、TEG素子8hおよびTEG素子8iのウェル端子と接続している。したがって、検査工程の際に、共通の電極パッド9cを制御することにより、TEG素子8hおよびTEG素子8iのウェル電位を制御することができる。一方、電極パッド9dは、シールリング5bを介して、TEG素子8hおよびTEG素子8iのゲート端子と接続している。したがって、検査工程の際に、共通の電極パッド9dを制御することにより、TEG素子8hおよびTEG素子8iのゲート電位を制御することができる。第6の実施形態によれば、第4の実施形態と同様の効果を得ることができる。具体的には、第6の実施形態によれば、二つのTEG素子8hおよびTEG素子8iのうち、ウェル端子がシールリング5aに接続している。さらに、ゲート端子がシールリング5bに接続している。これにより、シールリング5aをウェル端子の共通配線として、シールリング5bをゲート端子の共通配線として用いることができる。したがって、TEG素子8hおよびTEG素子8iを測定するための電極パッドは、6個となる。すなわち、電極パッド数を削減することができる。また、余剰の電極パッド9gおよび電極パッド9hに抵抗のTEG素子8aおよびTEG素子8bを接続するなど、同じ電極パッド数で、TEG素子数を増やすことができる。第7の実施形態図17を用い、第7の実施形態に係る半導体装置10について説明する。第7の実施形態は、以下の点を除いて、第1の実施形態と同様である。半導体基板100は、個片化されていない。また、少なくとも一つ以上のTEG配線7dは、互いに隣り合う複数の半導体チップ2半導体チップ2aおよび半導体チップ2cのそれぞれのシールリング5シールリング5aおよびシールリング5cと接続している。以下、詳細を説明する。図17は、第7の実施形態に係る半導体装置の構成を示す平面図である。半導体基板100は、個片化されていない。ここでは、半導体チップ2a、半導体チップ2b、半導体チップ2cおよび半導体チップ2dが個片化されていない状態で隣接している。また、TEG配線7dは、互いに隣り合う半導体チップ2aおよび半導体チップ2cのそれぞれのシールリング5aおよびシールリング5bと接続している。ここでいうTEG配線7dは、たとえば、前述の電極接続用のTEG配線7aと同一の層に形成されている。すなわち、TEG配線7dは、層間絶縁層200の最上層の上に接するように設けられている。このように、第7の実施形態では、互いに隣り合う複数の半導体チップ2にわたって、TEGパターン6eが設けられている。次に、第7の実施形態の効果について、説明する。多数のTEG素子8が配置されている場合では、第1の実施形態のように、一つの半導体チップ2aのシールリング5aに接続するだけでは、配置しきれない可能性がある。一方、第7の実施形態によれば、TEG配線7dは、互いに隣り合う複数の半導体チップ2のそれぞれのシールリング5と接続している。これにより、複数の半導体チップ2のシールリング5と接続することにより、より広い範囲でTEGパターン6eを設けることが出来る。なお、第7の実施形態では、TEG配線7dは、二つのシールリング5と接続している場合を説明したが、他のTEG配線7を用いて、複数のシールリング5と接続していてもよい。第8の実施形態図18および図19を用い、第8の実施形態に係る半導体装置10について説明する。第8の実施形態は、以下の点を除いて、第1の実施形態と同様である。TEG素子8a~8gは、平面視でシールリング5aよりも内側に設けられている。TEG配線7dは、一端がTEG素子8a~8gに接続し、他端が、シールリング5aと接触することなく、かつ、当該シールリング5aを超えて半導体チップ2aの外周の端面に向けて延在している。また、素子接続用のTEG配線7eは、一端がTEG素子8a~8gに接続し、他端がシールリング5aに接続している。以下、詳細を説明する。図18は、第8の実施形態に係る半導体装置10の構成を示す平面図である。図18のように、TEG素子8a~8gは、平面視でシールリング5aよりも内側に設けられている。ここでいうシールリング5aよりも内側とは、平面視で、半導体チップ2aにおけるシールリング5aの内側のことをいう。ここで、シールリング5aの内側には、半導体チップ2a内の内部回路不図示と接続する電極パッド50が設けられている。半導体チップ2aにおける電極パッド50とシールリング5aとの距離は、たとえば、10μm程度である。これにより、半導体装置10の製造工程において受ける熱ストレスによって、パッシベーション膜500にクラックが入ったり、電極パッド50を構成するAlが変形したりすることを抑制している。また、TEG素子8a~8gは、半導体チップ2a内の内部回路不図示と接続する電極パッド50と、シールリング5aとの間の領域に設けられている。これにより、半導体チップ2a内のデッドスペースを、TEG素子8a~8gを配置するために有効に利用することができる。TEG配線7dは、一端がTEG素子8a~8gに接続し、他端が、シールリング5aと接触することなく、かつ、当該シールリング5aを超えて半導体チップ2aの外周の端面に向けて延在している。ここでは、TEG配線7dは、たとえば、他端が電極パッド9b~9hと接続している。また、第8の実施形態では、一端がシールリング5aと接続し、他端が半導体チップ2aの外周の端面に向けて延在するとともに、電極パッド9aと接続するTEG配線7があってもよい。また、素子接続用のTEG配線7eは、一端がTEG素子8a~8gに接続し、他端がシールリング5aに接続している。すなわち、素子接続用のTEG配線7eも、TEG素子8a~8gと同様に、平面視でシールリング5aよりも内側に設けられている。したがって、TEG素子8a~8g、および素子接続用のTEG配線7eは、ダイシング後も半導体チップ2a内に残存する。図19は、第8の実施形態に係る半導体装置の構成を示す断面図である。なお、図19は、図18におけるG-G線断面図を示している。図19のように、層間絶縁層200の最上層の上に接するように、電極パッド9bを含む第4配線400が設けられている。また、TEG配線7dは、第4配線400の一部、第3配線360、第3ビア350、第2配線340、第2ビア330および第1配線320と同一層に設けられたビア図19中、矢印7dの部分を介して、TEG素子8aと接続している。上述したTEG配線7dは、他端が、シールリング5aと接触することない状態とは、TEG配線7dとシールリングとが間隔を隔てて設けられていることをいう。すなわち、上記したTEG配線7dとシールリング5aとは、第4層間絶縁層270によって、絶縁されている。また、上述したTEG配線7dは、他端がシールリング5aを超えている状態とは、TEG配線7dが、たとえば、シールリング5a上に設けられた第4層間絶縁層270のさらに上に設けられている状態のことをいう。また、上述のように、第4層間絶縁層270は、たとえば、SiNである。このため、上記のようなTEG配線7を設けた場合であっても、第4層間絶縁層270を水分が伝搬することがない。第8の実施形態によれば、TEG素子8が平面視でシールリング5よりも内側に設けられている。これにより、ダイシング領域3内のTEG配線7等を減少させることができる。したがって、ダイシング時の金属切削量をさらに削減することができる。第9の実施形態図20を用い、第9の実施形態に係る半導体装置10について説明する。第9の実施形態は、以下の点を除いて、第1の実施形態と同様である。電極パッド9および電極接続用のTEG配線7aは、Cuを含んでいる。電極接続用のTEG配線7aは、層間絶縁層200の最上層よりも下に位置し、ダイシング領域3のうち、ダイシングブレードにより切削される領域切削領域4よりも半導体チップ2側に設けられた配線部第3配線362を備えている。以下、詳細を説明する。図20は、第9の実施形態に係る半導体装置の構成を示す断面図である。第9の実施形態では、電極パッド9および電極接続用のTEG配線7aは、たとえば、Cuである。ここでの電極接続用のTEG配線7aは、後述するように、層間絶縁層200中の第4ビア402を介して、複数の層第3配線362および第4配線400の一部を経由して、シールリング5aと接続している。したがって、下記のように、第1の実施形態と断面構成が異なっている。図20のように、第3ビア形成絶縁層250までは、第1の実施形態と同様の構成である。第3ビア形成絶縁層250の上には、第3配線形成絶縁層260、第4ビア形成絶縁層272、第4配線形成絶縁層280および第5層間絶縁層290が形成されている。なお、第4ビア形成絶縁層272および第4配線形成絶縁層280は、たとえば、低誘電率層である。また、第5層間絶縁層290は、保護膜的機能を有し、たとえば、SiNである。第4配線形成絶縁層280には、電極パッド9を含む第4配線400が形成されている。さらに、第4配線400は、電極接続用のTEG配線7aの一部を含んでいる。また、電極接続用のTEG配線7aは、たとえば、第4ビア402を備えている。第4配線400における電極接続用のTEG配線7aの一部は、当該第4ビア402を介して、後述する第3配線362と接続している。なお、第4ビア402は、第4配線400の一部であってもよい。電極接続用のTEG配線7aは、層間絶縁層200の最上層よりも下に位置する配線部を備えている。第9の実施形態では、当該配線部は、第3配線362である。この第3配線362は、ダイシング領域3のうち、ダイシングブレードにより切削される領域切削領域4よりも半導体チップ2側に設けられている。すなわち、ダイシングの際に、配線部が分断されて端面が露出することがないように設けられている。これにより、電極接続用のTEG配線7aの配線部が酸化されることがない。なお、配線部は、第3配線360と同一層であることに限られず、下層の他の配線形成絶縁層に設けられていても良い。ここで、上記した配線部である第3配線362は、シールリング5aまで接続していてもよい。第9の実施形態では、電極接続用のTEG配線7aは、電極パッド9と同一層でシールリング5aと接続している。ここでは、電極接続用のTEG配線7aは、再度、第4ビア402を介して、電極パッド9と同一層である第4配線400と接続することにより、第4配線400においてシールリング5aと接続している。これにより、ダイシングの際のチッピングにより、第3配線362が露出しても、水分の伝搬を遅くすることが出来る。次に、第9の実施形態の効果について説明する。ダイシングした際に、Cuを含む配線が露出している場合、Cuを含む配線は、吸湿などにより酸化される。この酸化がシールリング5や半導体チップ2に伝搬すると、クラックなどの不良が発生する可能性がある。一方、第9の実施形態によれば、Cuを含む電極接続用のTEG配線7aは、層間絶縁層200の最上層よりも下に位置し、ダイシング領域3のうち、切削領域4よりも半導体チップ2側に設けられた配線部を備えている。これにより、ダイシングした際に、Cuを含む配線部が露出することがない。したがって、電極接続用のTEG配線7aの配線部が酸化されることがなく、クラックなどの不良を抑制することができる。第10の実施形態図21を用い、第10の実施形態に係る半導体装置10について説明する。第10の実施形態は、電極パッド9a等またはTEG素子8a等が切削領域4の端部よりも半導体チップ2a側に配置されている点を除いて、第1の実施形態と同様である。以下、詳細を説明する。図21は、第10の実施形態に係る半導体装置10の構成を示す平面図である。図21aおよび図21bは、電極パッド9a等またはTEG素子8a等がそれぞれ異なる配置を示している。なお、図21aおよび図21bは、ダイシングされる前の図である。図21aのように、電極パッド9a~9dは、切削領域4の端部よりも半導体チップ2a側に配置されている。この半導体基板100をダイシングした場合、半導体チップ2aとして、シールリング5aと接続するTEG配線7と、電極パッド9a~9dの一部とが残存した半導体装置10が得られる。図21bのように、電極パッド9a~9dおよびTEG素子8a~8cは、切削領域4の端部よりも半導体チップ2a側に配置されている。この半導体基板100をダイシングした場合、半導体チップ2aとして、シールリング5aと接続するTEG配線7と、電極パッド9a~9dの一部と、TEG素子8a~8cの一部とが残存した半導体装置10が得られる。第10の実施形態によれば、電極パッド9a等またはTEG素子8a等が切削領域4の端部よりも半導体チップ2a側に配置されている。これにより、平面視で、切削領域4よりも内側に、電極パッド9a等またはTEG素子8a等が部分的に残存した半導体装置10が得られる。このような場合でも、ダイシング時の金属切削量が削減され、チッピングやクラックの発生を抑制することができる。なお、以上の実施形態において説明したTEG素子8a等は、第1から第9までの実施形態で説明した複数種の異なる素子を含んでいてもよい。また、上記したTEG素子8a等のほかに、インダクタまたはコンデンサ等であってもよい。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。