"a横方向拡散MISFETであって、a1半導体基板の第1面上にゲート絶縁膜を介して配置され、第1方向に延在するゲート電極と、a2前記ゲート電極の一方の側の前記半導体基板中に配置されたソース領域、および前記ゲート電極の他方の側の前記半導体基板中に配置されたドレイン領域と、を有する横方向拡散MISFETと、b前記半導体基板上であって、前記ゲート電極の一方の側に位置する第1領域に配置され、前記ソース領域と電気的に接続されるソースコンタクト部と、c前記ソースコンタクト部上に配置されるソース配線と、d前記半導体基板上であって、前記ゲート電極の他方の側に位置する第2領域に配置され、前記ドレイン領域と電気的に接続されるドレインコンタクト部と、e前記ドレインコンタクト部上に配置されるドレイン配線と、を有し、前記ドレインコンタクト部は、前記第1領域において、前記第1方向に延在するライン状に配置され、前記ソースコンタクト部は、前記第2領域において、前記第1方向に所定の間隔を置いて配置された複数の分割ソースコンタクトを有することを特徴とする半導体装置。a横方向拡散MISFETであって、a1半導体基板の第1面上にゲート絶縁膜を介して配置され、第1方向に延在するゲート電極と、a2前記ゲート電極の一方の側の前記半導体基板中に配置されたソース領域、および前記ゲート電極の他方の側の前記半導体基板中に配置されたドレイン領域と、を有する横方向拡散MISFETと、b前記半導体基板上であって、前記ゲート電極の一方の側に位置する第1領域に配置され、前記ソース領域と電気的に接続されるソースコンタクト部と、c前記ソースコンタクト部上に配置されるソース配線と、d前記半導体基板上であって、前記ゲート電極の他方の側に位置する第2領域に配置され、前記ドレイン領域と電気的に接続されるドレインコンタクト部と、e前記ドレインコンタクト部上に配置されるドレイン配線と、を有し、前記ドレインコンタクト部は、前記第1領域において、前記第1方向に第1の間隔を置いて配置された複数の分割ドレインコンタクトを有し、前記ソースコンタクト部は、前記第2領域において、前記第1方向に前記第1の間隔を置いて配置された複数の分割ソースコンタクトを有し、前記複数の分割ドレインコンタクトの各分割ドレインコンタクトの前記第1方向の位置は、前記複数の分割ソースコンタクトの前記第1方向の位置の間に位置するようにずれて配置されていることを特徴とする半導体装置。前記ドレイン配線は、前記第1領域において、前記第1方向に第2の間隔を置いて配置された複数の分割ドレイン配線部を有することを特徴とする請求項2記載の半導体装置。前記ソース配線は、前記第2領域において、前記複数の分割ソースコンタクトを覆うように前記第1方向に延在するライン状に配置されることを特徴とする請求項3記載の半導体装置。前記ソース配線は、前記第1方向に延在する端部のうち、前記ドレインコンタクト部側に位置する端部が、前記第1方向と交差する第2方向に後退した切り欠き部を有し、前記切り欠き部は、前記複数の分割ソースコンタクト間に配置されていることを特徴とする請求項3記載の半導体装置。前記分割ソースコンタクトは、前記第1方向の幅より前記第1方向と交差する第2方向の幅が大きいことを特徴とする請求項2記載の半導体装置。前記ドレイン配線は、前記第1領域において、前記第1方向に第2の間隔を置いて配置された複数の分割ドレイン配線部を有することを特徴とする請求項6記載の半導体装置。前記ソース配線は、前記第2領域において、前記複数の分割ソースコンタクトを覆うように前記第1方向に延在するライン状に配置されることを特徴とする請求項7記載の半導体装置。前記ソース配線は、前記第1方向に延在する端部のうち、前記ドレインコンタクト部側に位置する端部が、前記第1方向と交差する第2方向に後退した切り欠き部を有し、前記切り欠き部は、前記複数の分割ソースコンタクト間に配置されていることを特徴とする請求項7記載の半導体装置。前記ソースコンタクト部は、第1の分割ソースコンタクト列と第2の分割ソースコンタクト列とを有し、前記第1の分割ソースコンタクト列は、前記第1の方向に第1の間隔を置いて配置された複数の分割ソースコンタクトを有し、前記第2の分割ソースコンタクト列は、前記第1の方向に前記第1の間隔より小さい第3の間隔を置いて配置された複数の分割ソースコンタクトを有し、前記第1の分割ソースコンタクト列は、前記第2の分割ソースコンタクト列より前記ドレインコンタクト部側に配置されていることを特徴とする請求項2記載の半導体装置。前記ドレイン配線は、前記第1領域において、前記第1方向に第2の間隔を置いて配置された複数の分割ドレイン配線部を有することを特徴とする請求項10記載の半導体装置。前記ソース配線は、前記第1方向に延在する端部のうち、前記ドレインコンタクト部側に位置する端部が、前記第1方向と交差する第2方向に後退した切り欠き部を有し、前記切り欠き部は、前記複数の分割ドレインコンタクトの各分割ドレインコンタクトの前記第1方向の位置と対応するよう配置されることを特徴とする請求項11記載の半導体装置。前記ソース配線は、前記第1方向に延在する端部のうち、前記ドレインコンタクト部側に位置する端部が、前記第1方向と交差する第2方向に後退した切り欠き部を有し、前記切り欠き部の前記第1方向の幅は、前記第1の間隔より大きいことを特徴とする請求項10記載の半導体装置。a横方向拡散MISFETであって、a1半導体基板の第1面上にゲート絶縁膜を介して配置され、第1方向に延在するゲート電極と、a2前記ゲート電極の一方の側の前記半導体基板中に配置されたソース領域、および前記ゲート電極の他方の側の前記半導体基板中に配置されたドレイン領域と、を有する横方向拡散MISFETと、b前記半導体基板上であって、前記ゲート電極の一方の側に位置する第1領域に配置され、前記ソース領域と電気的に接続されるソースコンタクト部と、c前記ソースコンタクト部上に配置されるソース配線と、d前記半導体基板上であって、前記ゲート電極の他方の側に位置する第2領域に配置され、前記ドレイン領域と電気的に接続されるドレインコンタクト部と、e前記ドレインコンタクト部上に配置されるドレイン配線と、を有し、前記ドレインコンタクト部は、前記第1領域において、前記第1方向に第1の間隔を置いて配置された複数の分割ドレインコンタクトを有し、前記ソースコンタクト部は、前記第2領域において、前記第1方向に前記第1の間隔を置いて配置された複数の分割ソースコンタクトを有し、前記複数の分割ドレインコンタクトの各分割ドレインコンタクトの前記第1方向の位置は、前記複数の分割ソースコンタクトの前記第1方向の位置に対応するように並んで配置され、前記ドレイン配線は、前記第1領域において、前記第1方向に第2の間隔を置いて配置された複数の分割ドレイン配線部を有することを特徴とする半導体装置。前記ソース配線は、前記第2領域において、前記複数の分割ソースコンタクトを覆うように前記第1方向に延在するライン状に配置されることを特徴とする請求項14記載の半導体装置。前記ソース配線は、前記第2領域において、前記複数の分割ソースコンタクトを覆うように前記第1方向に延在し、前記第1方向に延在する端部のうち、前記ドレインコンタクト部側に位置する端部が、前記第1方向と交差する第2方向に後退した切り欠き部を有し、前記切り欠き部は、前記複数の分割ソースコンタクト間に配置されていることを特徴とする請求項14記載の半導体装置。a横方向拡散MISFETであって、a1半導体基板の第1面上にゲート絶縁膜を介して配置され、第1方向に延在するゲート電極と、a2前記ゲート電極の一方の側の前記半導体基板中に配置されたソース領域、および前記ゲート電極の他方の側の前記半導体基板中に配置されたドレイン領域と、を有する横方向拡散MISFETと、b前記半導体基板上であって、前記ゲート電極の一方の側に位置する第1領域に配置され、前記ソース領域と電気的に接続されるソースコンタクト部と、c前記半導体基板上であって、前記ゲート電極の他方の側に位置する第2領域に配置され、前記ドレイン領域と電気的に接続されるドレインコンタクト部と、d前記ドレインコンタクト部上に配置されるドレイン配線と、を有し、前記ソースコンタクト部は、前記第2領域において、前記第1方向に所定の間隔を置いて配置された複数の分割ソースコンタクトを有し、前記ソースコンタクト部上において、前記ソースコンタクト部と電気的に接続されるソース配線が形成されていないことを特徴とする半導体装置。前記半導体基板の前記第1面と逆側の第2面上に、前記ソース領域と電気的に接続されるソース電極が配置されていることを特徴とする請求項17記載の半導体装置。前記ドレインコンタクト部は、前記第1領域において、前記第1方向に延在する矩形状に配置されることを特徴とする請求項17記載の半導体装置。前記ドレインコンタクト部は、前記第1領域において、前記第1方向に第1の間隔を置いて配置された複数のドレインコンタクトを有し、前記複数の分割ドレインコンタクトの各分割ドレインコンタクトは、その前記第1方向の位置が前記複数の分割ソースコンタクトの前記第1方向の位置に対応するように、前記複数の分割ソースコンタクトと並んで配置されることを特徴とする請求項17記載の半導体装置。前記ドレイン配線は、前記第1領域において、前記第1方向に第2の間隔を置いて配置された複数の分割ドレイン配線部を有することを特徴とする請求項20記載の半導体装置。前記ドレインコンタクト部は、前記第1領域において、前記第1方向に第1の間隔を置いて配置された複数のドレインコンタクトを有し、前記複数の分割ドレインコンタクトの各分割ドレインコンタクトの前記第1方向の位置は、前記複数の分割ソースコンタクトの前記第1方向の位置の間に位置するようにずれて配置されていることを特徴とする請求項17記載の半導体装置。前記ドレイン配線は、前記第1領域において、前記第1方向に第2の間隔を置いて配置された複数の分割ドレイン配線部を有することを特徴とする請求項22記載の半導体装置。前記ゲート電極の他方の側の端部と前記ドレイン領域との距離は、前記ゲート電極の一方の側の端部と前記ソース領域との距離より大きいことを特徴とする請求項1記載の半導体装置。前記半導体基板の第1領域には、前記半導体基板を構成する半導体と金属との化合物層が形成されていることを特徴とする請求項1記載の半導体装置。前記半導体基板は、エピタキシャル層を有し、前記横方向拡散MISFETは、前記エピタキシャル層の主表面に形成されることを特徴とする請求項1記載の半導体装置。本発明者は、上記移動体通信装置に用いられるLDMOSEFELaterallyDiffusedMetalOxideSemiconductorFieldEffectTransistor、横方向拡散MOSFET、LDMISFET、以下、単にLDMOSというの研究開発に従事している。上記LDMOSは、耐圧を高くするため、ドレイン領域近傍の不純物を横方向に拡散した構造を採用している。このLDMOSのソース領域は、ソースコンタクト部を介してソース線と接続され、LDMOSのドレイン領域は、ドレインコンタクト部を介してドレイン線に接続されている。この場合、ソースコンタクト部とドレインコンタクト部との間、およびソース線とドレインとの間に寄生容量が生じる。この寄生容量は、素子の微細化に伴い大きくなり、LDMOSを有する半導体装置の特性を劣化させる。特に、LDMOSが用いられる上記移動体通信装置用の高周波電力増幅器においては、1回のバッテリ電池の充電おいて装置機器の稼働時間を長く保つ必要があることから、高い電力効率が要求される。この電力効率は、高周波電力増幅器に入力される電力に対する、高周波電力増幅器から出力される電力の割合であり、上記寄生容量は、電力効率の低下の要因となり、結果として、装置機器全体の特性の劣化の要因となる。そこで、本発明は、LDMOSを有する半導体装置の特性の向上を図ることを目的とする。特に、LDMOSを有する半導体装置の寄生容量を低減することにより、その特性の向上を図ることを目的とする。また、LDMOSを有する半導体装置の小型化を図りつつ、その特性の向上を図ることを目的とする。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、a横方向拡散MISFETであって、a1半導体基板の第1面上にゲート絶縁膜を介して配置され、第1方向に延在するゲート電極と、a2前記ゲート電極の一方の側の前記半導体基板中に配置されたソース領域、および前記ゲート電極の他方の側の前記半導体基板中に配置されたドレイン領域と、を有する横方向拡散MISFETを有する。さらに、b前記半導体基板上であって、前記ゲート電極の一方の側に位置する第1領域に配置され、前記ソース領域と電気的に接続されるソースコンタクト部と、c前記ソースコンタクト部上に配置されるソース配線と、d前記半導体基板上であって、前記ゲート電極の他方の側に位置する第2領域に配置され、前記ドレイン領域と電気的に接続されるドレインコンタクト部と、を有する。さらに、e前記ドレインコンタクト部上に配置されるドレイン配線と、を有し、前記ドレインコンタクト部は、前記第1領域において、前記第1方向に延在するライン状に配置され、前記ソースコンタクト部は、前記第2領域において、前記第1方向に所定の間隔を置いて配置された複数の分割ソースコンタクトを有する。本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、a横方向拡散MISFETであって、a1半導体基板の第1面上にゲート絶縁膜を介して配置され、第1方向に延在するゲート電極と、a2前記ゲート電極の一方の側の前記半導体基板中に配置されたソース領域、および前記ゲート電極の他方の側の前記半導体基板中に配置されたドレイン領域と、を有する横方向拡散MISFETを有する。さらに、b前記半導体基板上であって、前記ゲート電極の一方の側に位置する第1領域に配置され、前記ソース領域と電気的に接続されるソースコンタクト部と、c前記ソースコンタクト部上に配置されるソース配線と、d前記半導体基板上であって、前記ゲート電極の他方の側に位置する第2領域に配置され、前記ドレイン領域と電気的に接続されるドレインコンタクト部と、を有する。さらに、e前記ドレインコンタクト部上に配置されるドレイン配線と、を有し、前記ドレインコンタクト部は、前記第1領域において、前記第1方向に第1の間隔を置いて配置された複数の分割ドレインコンタクトを有し、前記ソースコンタクト部は、前記第2領域において、前記第1方向に前記第1の間隔を置いて配置された複数の分割ソースコンタクトを有する。さらに、前記複数の分割ドレインコンタクトの各分割ドレインコンタクトの前記第1方向の位置は、前記複数の分割ソースコンタクトの前記第1方向の位置の間に位置するようにずれて配置されている。本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、a横方向拡散MISFETであって、a1半導体基板の第1面上にゲート絶縁膜を介して配置され、第1方向に延在するゲート電極と、a2前記ゲート電極の一方の側の前記半導体基板中に配置されたソース領域、および前記ゲート電極の他方の側の前記半導体基板中に配置されたドレイン領域と、を有する横方向拡散MISFETを有する。さらに、b前記半導体基板上であって、前記ゲート電極の一方の側に位置する第1領域に配置され、前記ソース領域と電気的に接続されるソースコンタクト部と、c前記ソースコンタクト部上に配置されるソース配線と、d前記半導体基板上であって、前記ゲート電極の他方の側に位置する第2領域に配置され、前記ドレイン領域と電気的に接続されるドレインコンタクト部と、を有する。さらに、e前記ドレインコンタクト部上に配置されるドレイン配線と、を有し、前記ドレインコンタクト部は、前記第1領域において、前記第1方向に第1の間隔を置いて配置された複数の分割ドレインコンタクトを有し、前記ソースコンタクト部は、前記第2領域において、前記第1方向に前記第1の間隔を置いて配置された複数の分割ソースコンタクトを有する。さらに、前記複数の分割ドレインコンタクトの各分割ドレインコンタクトの前記第1方向の位置は、前記複数の分割ソースコンタクトの前記第1方向の位置に対応するように並んで配置され、前記ドレイン配線は、前記第1領域において、前記第1方向に第2の間隔を置いて配置された複数の分割ドレイン配線部を有する。本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、a横方向拡散MISFETであって、a1半導体基板の第1面上にゲート絶縁膜を介して配置され、第1方向に延在するゲート電極と、a2前記ゲート電極の一方の側の前記半導体基板中に配置されたソース領域、および前記ゲート電極の他方の側の前記半導体基板中に配置されたドレイン領域と、を有する横方向拡散MISFETを有する。さらに、b前記半導体基板上であって、前記ゲート電極の一方の側に位置する第1領域に配置され、前記ソース領域と電気的に接続されるソースコンタクト部と、c前記半導体基板上であって、前記ゲート電極の他方の側に位置する第2領域に配置され、前記ドレイン領域と電気的に接続されるドレインコンタクト部と、を有する。さらに、d前記ドレインコンタクト部上に配置されるドレイン配線と、を有し、前記ソースコンタクト部は、前記第2領域において、前記第1方向に所定の間隔を置いて配置された複数の分割ソースコンタクトを有し、前記ソースコンタクト部上において、前記ソースコンタクト部と電気的に接続されるソース配線が形成されていない。本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。また、本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の小型化を図りつつ、その特性の向上を図ることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等個数、数値、量、範囲等を含むについても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。実施の形態1以下、図面を参照しながら本実施の形態の半導体装置の構造と製造方法について詳細に説明する。[構造説明]図1~図3は、本実施の形態の半導体装置の構成を模式的に示す図であり、図1は、断面斜視図、図2は、断面図、図3は、要部平面図である。本実施の形態の半導体装置の特徴的な構成について、図1~図3を参照しながら説明する。本実施の形態の半導体装置は、半導体基板1上のエピタキシャル層2の主表面に形成されたLDMOSを有する。このLDMOSは、第1のn-型ドレイン領域10と第2のn-型ドレイン領域13とn型ドレイン領域14とからなるドレイン領域、n-型ソース領域11とn型ソース領域15とからなるソース領域、およびこのソースドレイン領域間チャネル形成領域上にゲート絶縁膜8を介して形成されたゲート電極Gとを有する。ここで、LDMOSは、MOSFET素子の一種であるが、次のような特徴第1~第3の特徴を有するMOSFET素子である。第1の特徴として、LDMOSは、短いチャネル長で高電圧動作を可能とするために、ゲート電極Gのドレイン側にLDDLightlydopeddrain領域が形成されている。即ち、LDMOSのドレインは、高不純物濃度のn型領域ここではn型ドレイン領域14と、それよりも低不純物濃度のLDD領域ここでは第1のn-型ドレイン領域10および第2のn-型ドレイン領域13とから構成され、n型領域n型ドレイン領域14はLDD領域を介してゲート電極Gから離間して形成されている。これにより、高耐圧を実現することができる。ドレイン側のLDD領域における電荷量不純物濃度、およびゲート電極Gの端部とn型ドレイン領域ドレイン高濃度領域14との間の距離は、LDMOSのブレークダウン電圧が最大値となるように最適化することが好ましい。第2の特徴として、LDMOSは、ソース側のソース領域n-型ソース領域11およびn型ソース領域15とチャネル形成領域とに、パンチスルーストッパ用のp型ウエルp型ベース領域7が形成されている。LDMOSのドレイン側ドレイン領域では、このp型ウエル7は、形成されていないか、あるいはチャネル形成領域に近い側のドレイン領域の端部の一部に接するようにしか形成されていない。言い換えれば、ドレイン領域ここでは第1のn-型ドレイン領域10、第2のn-型ドレイン領域13およびn型ドレイン領域14からなるドレイン領域下に、p型ウエル7が形成されていない領域が存在する。また、別の言い方をすれば、少なくとも、ドレインを構成するn型ドレイン領域14の下にはp型ウエル7が形成されない。第3の特徴として、LDMOSは、ソース領域ここではn-型ソース領域11およびn型ソース領域15とドレイン領域ここでは第1のn-型ドレイン領域10、第2のn-型ドレイン領域13およびn型ドレイン領域14とが、ゲート電極Gに対して非対称な構造を有している。特に、LDMOSは、ソース領域を構成するn型ソース領域15とゲート電極Gのソース領域側の端部との距離これをDSとすると、ドレインを構成するn型ドレイン領域14とゲート電極Gのドレイン領域側の端部との距離これをDDとすると、が非対称であり、DS<DDの関係にある。次いで、上記LDMOSを構成するドレイン領域、ソース領域、およびゲート電極Gのパターン形状上面からの平面視における形状について説明する。ゲート電極Gは、図3に示すように、Y方向に延在している。このゲート電極Gの一方の側に位置する領域図3においては、ゲート電極Gの左側、第1領域にソース領域がY方向に延在するように配置される。また、ゲート電極Gの他方の側に位置する領域図3においては、ゲート電極Gの右側、第2領域にドレイン領域がY方向に延在するように配置される。また、上記LDMOSを構成するドレイン領域、ソース領域、およびゲート電極G上には、金属シリサイド層17が形成されている図1等参照。また、図3には示していないが、図1に示すように、この金属シリサイド層17を介してソース領域とソースプラグP1Sが電気的に接続される。また、金属シリサイド層17を介してドレイン領域ここでは、n型ドレイン領域14とドレインプラグP1Dが電気的に接続される。また、図1には現れないが、金属シリサイド層17を介してゲート電極GとゲートプラグP1Gが電気的に接続される図9参照。上記ドレインプラグP1Dは、ゲート電極Gの一方の側に位置する領域図3においては、ゲート電極Gの右側に形成され、上記ソースプラグP1Sは、ゲート電極Gの他方の側に位置する領域図3においては、ゲート電極Gの左側に形成される。図3に示すように、ドレインプラグP1Dは、Y方向に延在するライン状である。言い換えれば、ドレインプラグP1Dのパターン形状上面からの平面視における形状は、Y方向に長辺を有する矩形状である。また、ソースプラグP1Sは、複数の分割ソースプラグ分割ソースコンタクトP1Sよりなる。即ち、四角柱状の分割ソースプラグP1Sが、X方向およびY方向にアレイ状に配置されている。言い換えれば、分割ソースプラグP1Sのパターン形状上面からの平面視における形状は、矩形状であり、Y方向に所定の間隔を置いて複数配置されている。Y方向に配置される複数の分割ソースプラグP1Sを分割ソースプラグ列という。図3においては、ゲート電極Gの左側の領域に、3列の分割ソースプラグ列が所定の間隔を置いてX方向に配置されている。なお、本明細書においては、ソースプラグと分割ソースプラグとを同じ符号P1Sで示すが、特に、断りの無い場合には、ソースプラグは、複数の分割ソースプラグP1S全体を示すものとする。図1および図2に示すように、ドレインプラグP1D上には、ドレイン配線M1Dが配置される。また、ソースプラグP1S上には、ソース配線M1Sが配置される。また、図1および図2には示されないが、ゲートプラグP1G上には、ゲート配線M1Gが配置される図9参照。図3に示すように、ドレイン配線M1Dは、ドレインプラグP1Dを覆うように、Y方向に延在するライン状に配置される。また、ソース配線M1Sは、複数の分割ソースプラグP1Sを覆うように、Y方向に延在するライン状に配置される。ドレイン配線M1D、ソース配線M1Sおよびゲート配線M1Gは、第1層配線である。さらに、図1および図3に示すように、ドレイン配線M1Dは、ドレインプラグP2Dを介して第2層配線であるドレイン配線M2Dと接続される。また、ドレイン配線M2Dは、ドレインプラグP3Dを介して第3層配線であるドレイン配線M3Dと接続される。このように、本実施の形態においては、ソースプラグP1SをドレインプラグP1Dのようなライン状とせず、複数の分割ソースプラグP1Sで構成したので、ソースプラグP1SとドレインプラグP1Dとの対向面積を少なくすることができる。ソースプラグP1SをドレインプラグP1Dのようにライン状とした比較例の半導体装置の平面図を図27に示す。このように、ソースプラグP1SとドレインプラグP1Dとの対向面積を少なくすることで、ソースプラグP1SとドレインプラグP1Dとの寄生容量を小さくすることができる。同様に、ソースプラグP1Sとドレイン配線M1Dとの寄生容量も小さくすることができる。また、同様に、ソースプラグP1Sと他の配線M2D、M3Dなどとの寄生容量を小さくすることができる。その結果、LDMOSが用いられる電力増幅回路などにおいて、電力効率を向上するなどの回路特性を向上させることができる。このように、半導体装置の性能を向上させることができる。[製法説明]次いで、図4~図16を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図4~図16は、本実施の形態の半導体装置の製造工程を示す要部断面図または要部平面図である。要部断面図は、例えば、要部平面図のB-B断面部に対応する。まず、図4および図5に基づいて説明する。図4に示すように、例えばp型のシリコンSi単結晶からなり、その抵抗率比抵抗が例えば1~10mΩcm程度の低抵抗基板とされている半導体基板以下、単に基板という1を準備する。次いで、基板半導体基板、半導体ウエハ1の主面上に周知のエピタキシャル成長法を用いて、例えば抵抗率が20Ωcm程度で膜厚が2μm程度のp型単結晶シリコンからなるエピタキシャル層半導体層2を形成する。エピタキシャル層2は、半導体層であるが、エピタキシャル層2の不純物濃度は基板1の不純物濃度よりも低く、エピタキシャル層2の抵抗率は基板1の抵抗率よりも高い。基板1とエピタキシャル層2を合わせたものを半導体基板とみなすこともできる。次に、フォトリソグラフィ技術およびドライエッチング技術を用いてエピタキシャル層2の一部をエッチングして、基板1に達する溝を形成する。次いで、この溝の内部を含むエピタキシャル層2上にCVDChemicalVaporDeposition;化学気相成長法などを用いてp型多結晶シリコン膜を堆積した後、溝の外部のp型多結晶シリコン膜をエッチバック法などで除去する。これにより、溝内に埋め込まれたp型多結晶シリコン膜からなるp型埋め込み層シンカーSinker、p型半導体層3が形成される。p型埋め込み層3は、エピタキシャル層2を貫通し、p型埋め込み層3の底部は基板1に到達している。図5に示すように、p型埋め込み層3は、近接して2つ設けられ、この対が、Y方向に所定の間隔を置いて複数配置されて、p型埋め込み層3の対列を構成している。図5には、この列が2列示されている。このように、不純物を高濃度でドープしたp型多結晶シリコン膜を溝の内部に埋め込むことにより、寄生抵抗の小さいp型埋め込み層3を形成することができる。従って、p型埋め込み層3の不純物濃度は、エピタキシャル層2の不純物濃度よりも高く、p型埋め込み層3の抵抗率は、エピタキシャル層2の抵抗率よりも低い。なお、多結晶シリコン膜に代えて溝の内部に金属膜を埋め込むことにより、さらに寄生抵抗の小さい埋め込み層を形成してもよい。次に、エピタキシャル層2の主面に、例えばSTIShallowTrenchIsolation法またはLOCOSLocalOxidizationofSilicon法などにより絶縁体からなる素子分離領域を形成する。なお、この素子分離領域は、図4および図5には現れない。例えば、エッチングによりエピタキシャル層2に溝を形成し、その溝内に酸化シリコン膜などの絶縁膜を埋め込むことによって、エピタキシャル層2に素子分離領域を形成することができる。素子分離領域を形成することにより、基板1の主面エピタキシャル層2の主面ではLDMOSのセルが形成される活性領域Acが規定される図3参照。活性領域Acは、周囲を素子分離領域によって囲まれた領域である。次に、図6および図7に基づいて説明する。図6に示すように、所定の形状のフォトレジスト膜図示せずをイオン注入阻止マスクにしてエピタキシャル層2の一部にホウ素Bなどのp型の不純物をイオン注入することによって、パンチスルーストッパ用のp型ウエルp型ベース領域、p型半導体領域7を形成する。このp型ウエル7は、LDMOSのドレイン領域からソース領域への空乏層の延びを抑えるパンチスルーストッパとしての機能を有している。p型ウエル7は、主としてLDMOSのソース領域とチャネル形成領域とに形成される。また、p型ウエル7はLDMOSの閾値調整用としても用いられる。次に、エピタキシャル層2の表面をフッ酸などで洗浄した後、基板1を例えば800°C程度で熱処理熱酸化処理することなどによって、エピタキシャル層2の表面に例えば膜厚11nm程度の酸化シリコン膜などからなるゲート絶縁膜8を形成する。ゲート絶縁膜8は、熱酸化膜に代えて、窒素を含む酸化シリコン膜、いわゆる酸窒化膜を適用してもよい。また、熱酸化膜の上部にCVD法で酸化シリコン膜を堆積し、これら2層の酸化膜でゲート絶縁膜8を構成してもよい。次に、ゲート絶縁膜8の上部にゲート電極Gを形成する。ゲート電極Gを形成するには、例えば、エピタキシャル層2の主面上即ちゲート絶縁膜8上にCVD法などによりn型多結晶シリコン膜ドープトポリシリコン膜を堆積し、これをフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングする。これにより、パターニングされたn型多結晶シリコン膜からなるゲート電極Gが、p型ウエル7の表面にゲート絶縁膜8を介して形成される。次に、所定の形状のフォトレジスト膜図示せずをイオン注入阻止マスクとして用いて、p型ウエル7の一部の表面にヒ素Asなどのn型の不純物をイオン注入することによって、n-型ソース領域11を形成する。n-型ソース領域11は、ゲート電極Gに対して自己整合的に形成される。低加速エネルギーでイオン注入を行うことで、n-型ソース領域11を浅く形成することにより、ソース領域からチャネル形成領域への不純物の広がりを抑制できる。これにより、しきい値電圧の低下を抑制することができる。次に、ゲート電極Gの側壁に酸化シリコン膜などの絶縁膜からなるサイドウォールスペーサ側壁絶縁膜SW1を形成する。サイドウォールスペーサSW1は、例えば、基板1上にCVD法などで酸化シリコン膜などの絶縁膜を堆積した後、この絶縁膜を異方性エッチングして形成することができる。次いで、ドレイン領域の上部に開口を有するフォトレジスト膜図示せずをイオン注入阻止マスクとして用いて、エピタキシャル層2の一部にリンPなどのn型の不純物をイオン注入することによって、第1のn-型ドレイン領域第1の低濃度n型ドレイン領域、第1のn型LDDLightlyDopedDrain領域10を形成する。第1のn-型ドレイン領域10は、サイドウォールスペーサSW1に対して自己整合的に形成される。第1のn-型ドレイン領域10の不純物濃度を低くすることにより、ゲート電極Gとドレインとの間に空乏層が広がるようになるので、両者の間に形成される帰還容量ドレインとゲート電極間の寄生容量、Cgdが低減される。次いで、上記所定の形状のフォトレジスト膜図示せずをイオン注入阻止マスクとして用いて、p型ウエル7にホウ素Bなどのp型の不純物をイオン注入することによって、n-型ソース領域11の下部にp型ハロー領域12を形成する。この際、基板1の主面に対して30度の斜め方向から不純物をイオン注入する。このp型ハロー領域12は、必ずしも形成する必要はないが、これを形成した場合は、ソース領域からチャネル形成領域への不純物の広がりがさらに抑制され、さらに短チャネル効果が抑制される。よって、しきい値電圧の低下をさらに抑制することができる。次に、ゲート電極GサイドウォールスペーサSW1の側壁に酸化シリコン膜などの絶縁膜からなるサイドウォールスペーサ側壁絶縁膜SW2を形成する。サイドウォールスペーサSW2は、例えば、基板1上にCVD法などで酸化シリコン膜などの絶縁膜を堆積した後、この絶縁膜を異方性エッチングして形成することができる。次いで、ドレイン領域の上部に開口を有するフォトレジスト膜図示せずをイオン注入阻止マスクとして用いて、第1のn-型ドレイン領域10の一部にリンPなどのn型の不純物をイオン注入する。これにより、第1のn-型ドレイン領域10の一部には、ゲート電極Gのドレイン側の側壁に形成されたサイドウォールスペーサSW1、SW2に対して自己整合的に、第2のn-型ドレイン領域第2の低濃度n型ドレイン領域、第2のn型LDDLightlyDopedDrain領域13が形成される。第2のn-型ドレイン領域13形成時に注入された不純物は、第1のn-型ドレイン領域10形成時に注入された不純物と同じ導電型の不純物Pなので、第2のn-型ドレイン領域13の不純物濃度は、第1のn-型ドレイン領域10の不純物濃度よりも高くなる。即ち、第2のn-型ドレイン領域13は、第1のn-型ドレイン領域10よりも低抵抗となるので、オン抵抗Ronを低減することができる。また、第1のn-型ドレイン領域10は、ゲート電極の側壁のサイドウォールスペーサSW1に対して自己整合的に形成されるのに対し、第2のn-型ドレイン領域13は、ゲート電極Gの側壁のサイドウォールスペーサSW2に対して自己整合的に形成されることから、第2のn-型ドレイン領域13は、ゲート長方向に沿ったサイドウォールスペーサSW1およびSW2の膜厚に相当する分、ゲート電極Gから離間して形成される。従って、第2のn-型ドレイン領域13の不純物濃度を高くしても、帰還容量Cgdに及ぼす影響は僅かである。また、第2のn-型ドレイン領域13形成時のイオン注入の加速エネルギーは、第1のn-型ドレイン領域10形成時のイオン注入の加速エネルギーと同じなので、第2のn-型ドレイン領域13の接合深さは、第1のn-型ドレイン領域10の接合深さとほぼ同じになる。次に、第2のn-型ドレイン領域13の一部とソース領域のp型ウエル7のそれぞれの上部に開口を有するフォトレジスト膜図示せずをイオン注入阻止マスクとして用いて、第2のn-型ドレイン領域13の一部とソース領域のp型ウエル7にヒ素Asなどのn型の不純物をイオン注入する。このイオン注入により、第2のn-型ドレイン領域13の一部には、第2のn-型ドレイン領域13よりも不純物濃度が高く、かつ第2のn-型ドレイン領域13よりもさらにチャネル形成領域から離間したn型ドレイン領域ドレイン高濃度領域、高濃度n型ドレイン領域14が形成される。なお、このとき、高不純物濃度のn型ドレイン領域14を低不純物濃度の第2のn-型ドレイン領域13や第1のn-型ドレイン領域10に比べて浅く形成する。また、このイオン注入により、p型ウエル7には、n-型ソース領域11よりも不純物濃度が高く、かつn-型ソース領域11よりも底部の位置が深いn型ソース領域15が形成される。n型ソース領域15は、ゲート電極Gの側壁のサイドウォールスペーサSW2に対して自己整合的に形成される。このため、n型ソース領域15は、ゲート長方向に沿ったサイドウォールスペーサSW1およびSW2の膜厚に相当する分、チャネル形成領域から離間して形成される。このように、ゲート電極Gとn型ドレイン領域14との間に介在する低濃度n型ドレイン領域n型LDD領域を二重構造とし、ゲート電極Gに最も近い第1のn-型ドレイン領域10の不純物濃度を相対的に低く、ゲート電極Gから離間した第2のn-型ドレイン領域13の不純物濃度を相対的に高くしている。これにより、ゲート電極Gとドレインとの間に空乏層が広がるようになる結果、ゲート電極Gとその近傍の第1のn-型ドレイン領域10との間に形成される帰還容量Cgdは小さくなる。また、第2のn-型ドレイン領域13の不純物濃度が高いことから、オン抵抗Ronも小さくなる。第2のn-型ドレイン領域13は、ゲート電極Gから離間した位置に形成されているために、帰還容量Cgdに及ぼす影響は僅かである。このため、オン抵抗Ronと帰還容量Cgdを共に小さくすることができるので、増幅回路の電力付加効率を向上させることができる。ここまでの工程により、第1のn-型ドレイン領域10と第2のn-型ドレイン領域13とn型ドレイン領域14とからなるドレイン領域、n-型ソース領域11とn型ソース領域15とからなるソース領域、およびゲート電極Gを有するLDMOSが、エピタキシャル層2の主面活性領域に形成される。なお、本願においては、便宜上MOSFETと示したが、本願において、MOSFETというときは、ゲート絶縁膜に酸化膜酸化シリコン膜を用いたMOSFETだけでなく、酸化膜酸化シリコン膜以外の絶縁膜をゲート絶縁膜に用いたMISFETMetalInsulatorSemiconductorFieldEffectTransistorも含むものとする。次に、p型埋め込み層3の上部に開口を有するフォトレジスト膜図示せずをイオン注入阻止マスクとして用いて、p型埋め込み層3の近傍の基板1の表面にフッ化ホウ素BF2などのp型の不純物をイオン注入することにより、p型埋め込み層3の上部領域にp型半導体領域16を形成する。p型埋め込み層3の上部領域にp型半導体領域16を形成することで、p型埋め込み層3の表面を低抵抗化することができる。ここまでの工程により、図6の構造が得られる。図7は、図6の工程段階に対応する要部平面図であり、図7に示されるように、LDMOSのゲート電極GはY方向に延在している。図7では図示していないが、LDMOSのドレイン領域第1のn-型ドレイン領域10、第2のn-型ドレイン領域13およびn型ドレイン領域14は、活性領域において、隣り合うゲート電極Gの間の領域に形成されてY方向に延在している。また、LDMOSのソース領域n-型ソース領域11およびn型ソース領域15は、活性領域において、ゲート電極Gのドレイン領域とは逆側の領域に形成されてY方向に延在している。また、p型埋め込み層3は、隣り合うLDMOSのn型ソース領域15図7において、図示せずの間の領域に形成されている。また、図7では図示していないが、p型半導体領域16は、隣り合うLDMOSのn型ソース領域15の間の領域に形成されてY方向に延在している。また、LDMOS形成領域活性領域においては、図6および図7に示す領域UCに対応する単位セル繰り返し単位、基本セル、単位領域、LDMOSの単位セルの構造レイアウトがX方向に繰り返されている図16参照。一つの単位セルは2つのLDMOS部2つのゲート電極G部により構成される。即ち、n型ドレイン領域14を共通にしてX方向に対称な構造の2つのLDMOS部により構成されている。なお、LDMOSは、MISFET素子であるため、一のLDMOS部を単位MISFET素子とみなすこともできる。このように単位セルをX方向に繰り返し配置する。即ち、複数のLDMOS部が並列に接続された構成となっている。この並列接続は、後述のゲート配線M1G、ソース裏面電極SE、ドレイン配線M1D、M2D、M3DおよびプラグP1D、P1G、P2D、P3D等によってなされている。次に、図8~図10に基づいて説明する。まず、ソース領域n-型ソース領域11およびn型ソース領域15、ドレイン領域第1のn-型ドレイン領域10、第2のn-型ドレイン領域13およびn型ドレイン領域14、p型半導体領域16およびゲート電極Gの表面上面、上部に、半導体と金属との化合物層を形成する。ここでは、例えばコバルトシリサイドなどからなる金属シリサイド層17を形成する。この金属シリサイド層17は、例えば、次のようにして形成することができる。基板1の主面全面上に、金属膜としてコバルトCo膜図示せずを形成し、基板1に対して熱処理を施すことによって、ソース領域n-型ソース領域11およびn型ソース領域15、ドレイン領域第1のn-型ドレイン領域10、第2のn-型ドレイン領域13およびn型ドレイン領域14、p型半導体領域16およびゲート電極Gを構成するシリコン半導体膜と上記金属膜とを反応させる。これにより、ソース領域n-型ソース領域11およびn型ソース領域15、ドレイン領域第1のn-型ドレイン領域10、第2のn-型ドレイン領域13およびn型ドレイン領域14、p型半導体領域16およびゲート電極G上部に、それぞれ金属シリサイド層17が形成される。上記金属膜は、例えば、スパッタリング法などを用いて形成することができる。次いで、未反応の金属膜を除去する。なお、ドレイン領域第1のn-型ドレイン領域10、第2のn-型ドレイン領域13およびn型ドレイン領域14、p型半導体領域16およびゲート電極Gの全ての領域に金属シリサイド層17を形成する必要はなく、例えば、一部の領域上に上記金属シリサイド層17を形成させないようにしてもよい。この場合、例えば、酸化シリコン膜などをシリサイド化させない領域上に形成しておくことで、上記シリサイド化反応を防止することができる。但し、ソース領域n-型ソース領域11およびn型ソース領域15およびp型半導体領域16の上部には、金属シリサイド層17を形成することが好ましい。かかる金属シリサイド層17により、ソース領域の低抵抗化を図ることができる。また、ソース領域と後述のソースプラグP1Sとの接続抵抗を低減することができる。次に、基板1上にCVD法などを用いて相対的に薄い窒化シリコン膜とその上の相対的に厚い酸化シリコン膜の積層膜などからなる絶縁膜層間絶縁膜21を形成し、必要に応じてその表面をCMPChemicalMechanicalPolishing:化学的機械研磨法などを用いて平坦化する。次に、所定の形状のフォトレジスト膜図示せずをエッチングマスクとして用いて、絶縁膜21をドライエッチングすることにより、絶縁膜21にコンタクトホール貫通孔を形成してから、このコンタクトホールの内部にタングステンW膜を主体とする導電性膜を埋め込むことにより、プラグコンタクト、コンタクト部、接続部、接続用導電体部、P1S、P1D、P1Gを形成する。例えば、コンタクトホールの内部を含む絶縁膜21上に窒化チタン膜などのバリア膜を形成した後、タングステン膜をバリア膜上にコンタクトホールを埋めるように形成し、絶縁膜21上の不要なタングステン膜およびバリア膜をCMP法またはエッチバック法などによって除去することにより、プラグP1S、P1D、P1Gを形成することができる。ここまでの工程により、図8に示す構造が得られる。図9は、図8の工程段階に対応する要部平面図である。図10は、例えば、図9の一点鎖線で囲んだ領域の拡大図に対応する図13、図18~図27についても同様。図9および図10に示すように、プラグP1は、ソース領域に形成されたソースプラグソースコンタクト部P1Sと、ドレイン領域に形成されたドレインプラグドレインコンタクト部P1Dと、ゲート電極G上に形成されたゲートプラグゲートコンタクト部P1Gとを有している。ソースプラグP1Sは、n型ソース領域15およびp型半導体領域16よりなるソース領域に形成される。また、ドレインプラグP1Dは、第1のn-型ドレイン領域10、第2のn-型ドレイン領域13およびn型ドレイン領域14よりなるドレイン領域に形成される。また、ゲートプラグP1Gは、ゲート電極G上に形成される。ここで、ドレインプラグP1Dは、Y方向に延在するドレイン領域と対応して、Y方向に延在するライン状に形成される。これに対し、ソースプラグP1Sは、Y方向に延在するソース領域上に、複数に分割されて配置される。また、図9において、ソースプラグP1Sは、3列の分割ソースプラグP1Sの列より構成され、分割ソースプラグP1Sの列は、Y方向に延在している。分割ソースプラグP1Sは、パターン形状上面からの平面視における形状が略正方形の四角柱状であり、X方向およびY方向に所定の間隔をおいて複数配置されている。例えば、分割ソースプラグP1Sのパターン形状上面からの平面視における形状は、正方形状でありその一辺は、0.35μm、X方向の間隔およびY方向の間隔第1の間隔は、0.45μm程度である。分割ソースプラグP1Sのパターン形状上面からの平面視における形状は、上記のものに限定されるものではなく、X方向の間隔とY方向の間隔が異なっていてもよく、また、例えば、分割ソースプラグP1Sのパターン形状の一辺は、0.2~1μm程度、X方向およびY方向の間隔は、0.2~1μm程度とすることもできる。このように、本実施の形態においては、ソースプラグP1Sを複数の分割ソースプラグP1Sで形成したので、追って詳細に説明するように、寄生容量を低減することができる。ゲートプラグP1Gは、図8の断面図には現れないが、図9に示すように、Y方向に延在するゲート電極Gの端部上に配置される。次に、図11~13に基づいて説明する。図11に示すように、プラグP1S、P1D、P1Gが埋め込まれた絶縁膜21上に配線第1層配線M1を形成する。配線M1は、プラグP1S、P1D、P1Gが埋め込まれた絶縁膜21上に導電体膜を形成してから、この導電体膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより形成することができる。配線M1は、タングステンW膜を主体としたタングステン配線またはアルミニウムAl膜を主体としたアルミニウム配線などとすることができる。ここまでの工程により、図11に示す構造が得られる。図12は、図11の工程段階に対応する要部平面図である。図13は、図12の部分拡大図である。図12および図13に示すように、配線M1は、ソース配線ソース用配線M1Sと、ドレイン配線ドレイン用配線M1Dと、ゲート配線ゲート用配線M1Gとを有している。ソース配線ソース用配線M1Sは、ソースプラグP1Sを介してn型ソース領域15およびp型半導体領域16の両者と電気的に接続する。ドレイン配線M1Dは、ドレインプラグP1Dを介してn型ドレイン領域14と電気的に接続する。ゲート配線ゲート用配線M1Gは、図11の断面図には現れないが、図12に示すように、ゲートプラグP1Gを介してゲート電極Gと電気的に接続する。図12および図13に示すように、ドレイン配線M1Dは、ドレイン領域第1のn-型ドレイン領域10、第2のn-型ドレイン領域13およびn型ドレイン領域14において、隣り合うゲート電極Gの間の領域に形成されてY方向に延在している。また、ソース配線M1Sは、ソース領域n-型ソース領域11およびn型ソース領域15において、隣り合うゲート電極Gの他の間の領域に形成されてY方向に延在することとなる。ゲート配線M1Gは、ゲート電極Gの端部上をX方向に延在している。次に、図14に示すように、絶縁膜21上に、配線M1を覆うように、酸化シリコン膜などからなる絶縁膜層間絶縁膜24をCVD法などにより形成する。次に、所定の形状のフォトレジスト膜図示せずをエッチングマスクとして用いて絶縁膜24をドライエッチングすることにより、絶縁膜24にドレイン配線M1Dの一部を露出するコンタクトホール貫通孔を形成してから、このコンタクトホールの内部にタングステンW膜を主体とする導電成膜を埋め込むことによりドレインプラグ接続用導電体部P2Dを形成する。ドレインプラグP2Dは、上記プラグP1とほぼ同様にして形成することができる。上記ドレインプラグP2Dは、少なくともドレイン配線M1D上に位置するように配置する。ここでは、ドレインプラグP1Dと同じパターン形状およびレイアウトで形成する。このように、ドレインプラグP2Dは、その底部でドレイン配線M1Dと接して電気的に接続されている。次に、ドレインプラグP2Dが埋め込まれた絶縁膜24上に、ドレイン配線第2層配線M2Dを形成する。ドレイン配線M2Dは、ドレインプラグP2Dが埋め込まれた絶縁膜24上に、アルミニウムAl合金膜を主体とする導電体膜を形成し、この導電体膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより形成することができる。ドレイン配線M2Dのパターン形状は、ドレイン配線M1Dとほぼ同様である図12参照。即ち、ドレイン配線M1Dとほぼ同じパターン形状で形成する。ドレイン配線M2D形成用の導電体膜としては、下から順にバリア導体膜例えばチタン膜と窒化チタン膜の積層膜、アルミニウム膜またはアルミニウム合金膜およびバリア導体膜例えばチタン膜と窒化チタン膜の積層膜の積層膜を用いることができる。この積層膜では、主導体膜であるアルミニウム膜の膜厚に比べて、その上下のバリア導体膜の膜厚は薄い。次に、絶縁膜24上に、ドレイン配線M2Dを覆うように、酸化シリコン膜などからなる絶縁膜層間絶縁膜27をCVD法などにより形成する。次に、所定の形状のフォトレジスト膜図示せずをエッチングマスクとして用いて絶縁膜27をドライエッチングすることにより、絶縁膜24にドレイン配線M2Dの一部を露出するコンタクトホール貫通孔を形成してから、このコンタクトホール貫通孔の内部にタングステンW膜またはアルミニウム膜などを主体とする導電成膜を埋め込むことによりドレインプラグ接続用導電体部P3Dを形成する。ドレインプラグP3Dは、上記プラグP1とほぼ同様にして形成することができる。上記ドレインプラグP2Dは、少なくともドレイン配線M2D上に位置するように配置する。ここでは、ドレインプラグP2DP1Dと同じパターン形状およびレイアウトで形成する。ドレインプラグP3Dは、その底部でドレイン配線M2Dと接して電気的に接続されている。次に、ドレインプラグP3Dが埋め込まれた絶縁膜27上に、ドレイン配線第3層配線M3Dを形成する。ドレイン配線M3Dは、ドレインプラグP3Dが埋め込まれた絶縁膜27上に、アルミニウムAl合金膜を主体とする導電体膜を形成し、この導電体膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることで、パターニングされた導電体膜からなるドレイン配線M3Dを形成することができる。ドレイン配線M3D形成用の導電体膜としては、下から順にバリア導体膜例えばチタン膜と窒化チタン膜の積層膜、アルミニウム膜またはアルミニウム合金膜およびバリア導体膜例えばチタン膜と窒化チタン膜の積層膜の積層膜を用いることができる。この積層膜では、主導体膜であるアルミニウム膜の膜厚に比べて、その上下のバリア導体膜の膜厚は薄い。このため、ドレイン配線M3Dは、アルミニウムAlを主体として形成されている。このドレイン配線M3Dにより、Y方向に延在するドレイン領域やドレインプラグP1DなどがX方向に接続される図15参照。即ち、ドレイン配線M3Dは、ドレイン配線M1DやM2Dと同様にY方向に延在するライン状の第1部と、X方向に延在する第2部とを有する。この第2部によって、複数の第1部がX方向に接続される。上記第1部のX方向の幅は、ドレイン配線M1DやM2Dの幅より大きいが図14、図15参照、前述の平面図である図3においては、便宜上同じ幅として表示してある。上記図15に示すような単位セル繰り返し単位、基本セル、単位領域、LDMOSの単位セルの構造レイアウトがX方向に繰り返されている。図16に示すように、LDMOSは、繰り返し構造となっている。即ち、上記Y方向に延在するソース配線M1SとY方向に延在するドレイン配線M1DM2Dおよびドレイン配線M3Dとは、X方向に交互に配置される。なお、Y方向に延在するソース配線M1SとY方向に延在するドレイン配線M1Dとの間には、ゲート電極Gが位置する図15等参照。続いて、ドレイン配線M3D上に保護膜29として窒化シリコン膜および酸化シリコン膜の積層膜をCVD法などで堆積する。次いで、保護膜の一部を所定の形状のフォトレジスト膜をマスクとしてエッチングし、ドレイン配線M3D上に開口部ドレインパッド領域、図示せずを形成する。また、ゲート配線M1Gと電気的に接続する第3層配線図示せず上にも開口部ゲートパッド領域を形成する。次に、基板1の裏面を280nm程度研磨し、続いて基板1の裏面にソース裏面電極ソース電極SEを形成する。ソース裏面電極SEは、たとえば膜厚600nm程度のNiニッケル-Cu銅合金膜をスパッタリング法で堆積することによって形成することができる。その後、基板1を分割領域図示せずに沿って切断することにより、複数のチップを形成する。この後、例えば、チップの裏面のソース裏面電極SE側を、配線基板の接続部上に半田などを介して接続する。また、配線基板の外部接続端子と上記ドレインパッド領域やゲートパッド領域をワイヤ金線などで接続することにより、本実施の形態1の半導体装置を製造する。電子機器への適用例本実施の形態の半導体装置チップの適用機器に制限はないが、例えば、デジタル携帯電話機DPS;digitalcellularphoneのような移動体通信装置に用いられている電力増幅モジュール半導体装置、電子装置、電力増幅器、高出力増幅器、高周波電力増幅器、高周波電力増幅装置、電力増幅器モジュール、RFパワーモジュールに適用することができる。図17は、電力増幅モジュールチップの構成例を模式的に示した平面図である。チップ内には、LDMOS形成領域LD、容量形成領域Cおよび抵抗形成領域R等を有している。なお、BPは、パッド領域を示す。これらの素子により、電力増幅回路が構成される。図17に示すように、2つの周波数帯に対応するように、LDMOS形成領域LDが2つ設けられ、一のLDMOSが比較的大きい領域に配置されている。このように、比較的大きい領域に繰り返し配置されるLDMOS図16参照においては、寄生容量が生じやすく、本実施の形態の構成を用いることで、寄生容量の大幅な低減を図ることができる。本実施の形態における効果を以下に説明する。本実施の形態によれば、ソース配線を形成する配線層数を、ドレイン配線を形成する配線層数より少なくしているため、ドレイン配線とソース配線との間の寄生容量を低減することができる。さらに、ソースプラグP1Sを分割したので、ソースプラグP1SとドレインプラグP1Dの対向面積が少なくなり、更に、寄生容量を低減することができる。また、ソースプラグP1Sを分割したので、ソースプラグP1Sとドレイン配線M1Dとの間の寄生容量も低減することができる。即ち、ソースプラグP1Sを分割せず、Y方向に延在させた比較例の図27の場合には、ソースプラグP1SとドレインプラグP1Dの対向面積、ソースプラグP1Sとドレイン配線M1Dとの対向面積が大きくなり、寄生容量が増加してしまう。特に、LDMOSは、比較的大きい領域に、複数繰り返して配置され、その寄生容量の影響はとても大きい。これに対し、本実施の形態の半導体装置においては、上記比較的簡易な構成で寄生容量の大幅な低減を図ることができる。また、本実施の形態の半導体装置の製造工程においては、上記比較例の製造工程に対し、マスク原版の数や製造工程数を増やすことなく、特性の良好な半導体装置を形成することができる。また、上記寄生容量の問題は、素子の微細化に伴い顕著となるが、本実施の形態の半導体装置においては、微細化にも容易に対応でき、装置の小型化を図りつつ、その特性を維持あるいは向上させることができる。このように、寄生容量を低減することにより、例えば、上記電力増幅回路などにおいて、出力容量の増大による増幅素子の電力効率の低下を防止することができる。言い換えれば、増幅素子としての電力効率を向上することができる。このように、半導体装置の特性の向上を図ることができる。実施の形態2実施の形態1においては、ドレインプラグP1DをY方向に延在するライン状に配置し、ソースプラグP1Sのみ分割したが、ドレインプラグP1Dも分割してもよい。図18は、本実施の形態の半導体装置の構成を示す平面図である。なお、実施の形態1の構成図1~図3とは、ドレインプラグP1Dの形状のみ異なるため、ドレインプラグP1Dの構成についてのみ詳細に説明し、他の部位の構成については、その説明を省略する。[構造説明]本実施の形態の半導体装置においても、実施の形態1と同様の構成のLDMOSを有する。即ち、第1のn-型ドレイン領域10と第2のn-型ドレイン領域13とn型ドレイン領域14とからなるドレイン領域、n-型ソース領域11とn型ソース領域15とからなるソースソース領域、およびこのソースドレイン領域間チャネル形成領域上にゲート絶縁膜8を介して形成されたゲート電極Gと、を有するLDMOSを有する図1、図2等参照。上記ゲート電極Gは、図18に示すように、Y方向に延在している。このゲート電極Gの一方の側に位置する領域図18においては、ゲート電極Gの左側にソース領域がY方向に延在するように配置される。また、ゲート電極Gの他方の側に位置する領域図18においては、ゲート電極Gの右側にドレイン領域がY方向に延在するように配置される。なお、図18においては図示していないが、上記LDMOSを構成するドレイン領域、ソース領域、およびゲート電極G上には、金属シリサイド層17が形成されている図1、図2等参照。この金属シリサイド層17を介してソース領域とソースプラグP1Sが電気的に接続される。また、金属シリサイド層17を介してドレイン領域とドレインプラグP1Dが電気的に接続される。また、図18には示されないが、金属シリサイド層17を介してゲート電極GとゲートプラグP1Gが電気的に接続される図9参照。上記ドレインプラグP1Dは、ゲート電極Gの一方の側に位置する領域図18においては、ゲート電極Gの右側に形成され、上記ソースプラグP1Sは、ゲート電極Gの他方の側に位置する領域図18においては、ゲート電極Gの左側に形成される。図18に示すように、本実施の形態において、ドレインプラグP1Dは、複数の分割ドレインプラグP1Dよりなる。即ち、四角柱状の分割ドレインプラグP1Dが、Y方向に所定の間隔第1の間隔をおいて配置されている。言い換えれば、Y方向に配置される分割ドレインプラグP1Dのパターン形状上面からの平面視における形状は、矩形状であり、所定の間隔を置いてY方向に複数配置されている。また、ソースプラグP1Sは、実施の形態1と同様に、複数の分割ソースプラグP1Sよりなる。即ち、四角柱状の分割ソースプラグP1Sが、X方向およびY方向にアレイ状に配置されている。言い換えれば、Y方向に配置される分割ソースプラグP1Sのパターン形状上面からの平面視における形状は、矩形状であり、所定の間隔を置いて複数配置されている。Y方向に配置される複数の分割ソースプラグP1Sを分割ソースプラグ列という。図18においては、ゲート電極Gの左側の領域に、3列の分割ソースプラグ列が所定の間隔を置いてX方向に配置されている。なお、本明細書においては、ソースプラグと分割ソースプラグとを同じ符号P1Sで、ドレインプラグと分割ドレインプラグとを同じ符号P1Dで示すが、特に、断りの無い場合には、ソースプラグは、複数の分割ソースプラグP1S全体を、ドレインプラグは、複数の分割ドレインプラグP1D全体を示すものとする。さらに、本実施の形態においては、1つの分割ドレインプラグP1DのY方向の位置は、Y方向において隣り合う2つの分割ソースプラグP1Sとの間に位置するようにずれて配置されている。言い換えれば、Y方向に並ぶ分割ドレインプラグP1Dと、Y方向に並ぶ分割ソースプラグP1Sとは、Y方向において交互に配置される。また、別の言い方をすれば、複数の分割ドレインプラグP1Dと複数の分割ソースプラグP1Sとは、千鳥配置されている。ドレインプラグP1D上には、ドレイン配線M1Dが配置される。また、ソースプラグP1S上には、ソース配線M1Sが配置される。また、図18には示されないが、ゲートプラグP1G上には、ゲート配線M1Gが配置される図9参照。図18に示すように、ドレイン配線M1Dは、複数の分割ドレインプラグP1Dを覆うように、Y方向に延在するライン状に配置される。また、ソース配線M1Sは、複数の分割ソースプラグP1Sを覆うように、Y方向に延在するライン状に配置される。ドレイン配線M1D、ソース配線M1Sおよびゲート配線M1Gは、第1層配線である。上記ドレイン配線M1D上には、実施の形態1と同様に、ドレインプラグP2D,P3Dおよびドレイン配線M2D、MD3が配置されるが図示は省略する。このように、本実施の形態においては、ソースプラグP1SのみならずドレインプラグP1Dも分割したので、ソースプラグP1SとドレインプラグP1Dとの対向面積を少なくすることができる。加えて、分割ドレインプラグP1Dと分割ソースプラグP1Sとをずらして配置することで、さらに、対抗面積を減少させることができる。なお、本実施の形態の半導体装置の製法は、実施の形態1におけるドレインプラグP1Dの形成工程において、そのパターン形状が異なるだけであるため、製法の説明は省略する。図19は、本実施の形態の他の領域の構成を示す要部平面図である。図19においては、ゲート電極Gの一方の側に位置する領域図19においては、ゲート電極Gの左側に、2×3の分割ソースプラグP1Sが配置され、ゲート電極Gの他方の側に位置する領域図19においては、ゲート電極Gの右側に、Y方向に3つの分割ドレインプラグP1Dが配置されている。図19は、図18に示す領域と異なる領域を明示したもので、図18と同様に、1つの分割ドレインプラグP1DのY方向の位置は、Y方向において隣り合う2つの分割ソースプラグP1Sとの間に位置するようにずれて配置されている。実施の形態3実施の形態1においては、ドレインプラグP1DをY方向に延在するライン状に配置し、ソースプラグP1Sのみ分割したが、ドレインプラグP1Dも分割してもよい。さらに、実施の形態1においては、ドレイン配線M1DをY方向に延在するライン状に配置したが、ドレイン配線M1Dも分割してもよい。図20は、本実施の形態の半導体装置の構成を示す平面図である。なお、実施の形態1の構成図1~図3とは、ドレインプラグP1Dの形状およびドレイン配線M1Dの形状のみ異なるため、ドレインプラグP1Dおよびドレイン配線M1Dの構成についてのみ詳細に説明し、他の部位の構成については、その説明を省略する。[構造説明]本実施の形態の半導体装置においても、実施の形態1と同様の構成のLDMOSを有する。即ち、第1のn-型ドレイン領域10と第2のn-型ドレイン領域13とn型ドレイン領域14とからなるドレイン領域、n-型ソース領域11とn型ソース領域15とからなるソース領域、およびこのソースドレイン領域間チャネル形成領域上にゲート絶縁膜8を介して形成されたゲート電極Gと、を有するLDMOSを有する図1、図2等参照。上記ゲート電極Gは、図20に示すように、Y方向に延在している。このゲート電極Gの一方の側に位置する領域図20においては、ゲート電極Gの左側にソース領域がY方向に延在するように配置される。また、ゲート電極Gの他方の側に位置する領域図20においては、ゲート電極Gの右側にドレイン領域がY方向に延在するように配置される。なお、図20においては図示していないが、上記LDMOSを構成するドレイン領域、ソース領域、およびゲート電極G上には、金属シリサイド層17が形成されている図1、図2等参照。この金属シリサイド層17を介してソース領域とソースプラグP1Sが電気的に接続される。また、金属シリサイド層17を介してドレイン領域とドレインプラグP1Dが電気的に接続される。また、図20には示されないが、金属シリサイド層17を介してゲート電極GとゲートプラグP1Gが電気的に接続される図9参照。上記ドレインプラグP1Dは、ゲート電極Gの一方の側に位置する領域図20においては、ゲート電極Gの右側に形成され、上記ソースプラグP1Sは、ゲート電極Gの他方の側に位置する領域図20においては、ゲート電極Gの左側に形成される。図20に示すように、本実施の形態において、ドレインプラグP1Dは、複数の分割ドレインプラグP1Dよりなる。即ち、四角柱状の分割ドレインプラグP1Dが、Y方向に所定の間隔をおいて配置されている。言い換えれば、Y方向に配置される分割ドレインプラグP1Dのパターン形状上面からの平面視における形状は、矩形状であり、所定の間隔を置いてY方向に複数配置されている。また、ソースプラグP1Sは、実施の形態1と同様に、複数の分割ソースプラグP1Sよりなる。即ち、四角柱状の分割ソースプラグP1Sが、X方向およびY方向にアレイ状に配置されている。言い換えれば、Y方向に配置される分割ソースプラグP1Sのパターン形状上面からの平面視における形状は、矩形状であり、所定の間隔を置いて複数配置されている。Y方向に配置される複数の分割ソースプラグP1Sを分割ソースプラグ列という。図20においては、ゲート電極Gの左側の領域に、3列の分割ソースプラグ列が所定の間隔を置いてX方向に配置されている。ここで、本実施の形態においては、1つの分割ドレインプラグP1DのY方向の位置は、分割ソースプラグP1SのY方向の位置と対応している。言い換えれば、分割ドレインプラグP1Dと分割ソースプラグP1Sとは、Y方向において並んで配置される。ドレインプラグP1D上には、ドレイン配線M1Dが配置される。また、ソースプラグP1S上には、ソース配線M1Sが配置される。また、図20には示されないが、ゲートプラグP1G上には、ゲート配線M1Gが配置される図9参照。図20に示すように、ドレイン配線M1Dは、複数の分割ドレインプラグP1Dのうち、1の分割ドレインプラグP1D上に配置されるように、分割して配置される。言い換えれば、ドレイン配線M1Dは、Y方向に所定の間隔第2の間隔を置いて配置された複数の分割ドレイン配線部M1Dを有する。なお、本明細書においては、ドレイン配線と分割ドレイン配線部とを同じ符号M1Dで示すが、特に、断りの無い場合には、ドレイン配線は、複数の分割ドレイン配線部M1D全体を示すものとする。上記ドレイン配線M1D上には、実施の形態1と同様に、ドレインプラグP2Dを介してドレイン配線M2Dが配置され、さらに、ドレインプラグP3Dを介してドレイン配線M3Dが配置されるが、これらの図示は省略する。但し、上記ドレインプラグP2Dは、少なくとも分割ドレイン配線部M1Dの個々の上に位置するように配置することが好ましい。例えば、図20に示す分割ドレインプラグP1Dと同じパターン形状およびレイアウトで分割ドレインプラグP2Dを形成する。分割ドレインプラグP2D上のドレイン配線M2Dは、ライン状でもよく、この場合、ドレインプラグP3Dおよびドレイン配線M3Dもライン状とすることができる。もちろん、ドレイン配線M2D、ドレインプラグP3Dおよびドレイン配線M3Dを分割してもよい。このように、本実施の形態においては、ソースプラグP1SのみならずドレインプラグP1Dも分割したので、ソースプラグP1SとドレインプラグP1Dとの対向面積を少なくすることができる。加えて、ドレイン配線M1Dを分割することにより、ソースプラグP1Sとドレイン配線M1Dとの対向面積を少なくすることができる。なお、本実施の形態の半導体装置の製法は、実施の形態1におけるドレインプラグP1Dおよびドレイン配線M1Dの形成工程において、各パターン形状が異なるだけであるため、製法の説明は省略する。また、本実施の形態においては、分割ドレインプラグP1Dと分割ドレイン配線部M1Dとが1対1で対応するように、ドレイン配線M1Dを分割したが、例えば、Y方向に隣接する分割ドレインプラグP1D上に跨るようにドレイン配線M1Dを分割してもよい。このように、複数の分割ドレインプラグP1Dごとにドレイン配線M1Dを分割してもよい。実施の形態4実施の形態1においては、ソース配線M1SをY方向に延在するライン状、即ち、ソース配線M1Sのパターン形状をY方向に長辺を有する矩形状としたが、このソース配線M1Sに切り欠き部を設けてもよい。さらに、上記実施の形態3のように、ドレインプラグP1Dを分割し、ドレイン配線M1Dを分割してもよい。図21は、本実施の形態の半導体装置の構成を示す平面図である。なお、実施の形態1の構成図1~図3とは、ドレインプラグP1Dの形状、ドレイン配線M1Dの形状およびソース配線M1Sの形状のみ異なるため、これらの構成についてのみ詳細に説明し、他の部位の構成については、その説明を省略する。[構造説明]本実施の形態の半導体装置においても、実施の形態1と同様の構成のLDMOSを有する。即ち、第1のn-型ドレイン領域10と第2のn-型ドレイン領域13とn型ドレイン領域14とからなるドレイン領域、n-型ソース領域11とn型ソース領域15とからなるソース領域、およびこのソースドレイン領域間チャネル形成領域上にゲート絶縁膜8を介して形成されたゲート電極Gと、を有するLDMOSを有する図1、図2等参照。上記ゲート電極Gは、図21に示すように、Y方向に延在している。このゲート電極Gの一方の側に位置する領域図21においては、ゲート電極Gの左側にソース領域がY方向に延在するように配置される。また、ゲート電極Gの他方の側に位置する領域図21においては、ゲート電極Gの右側にドレイン領域がY方向に延在するように配置される。なお、図21においては図示していないが、上記LDMOSを構成するドレイン領域、ソース領域、およびゲート電極G上には、金属シリサイド層17が形成されている図1、図2等参照。この金属シリサイド層17を介してソース領域とソースプラグP1Sが電気的に接続される。また、金属シリサイド層17を介してドレイン領域とドレインプラグP1Dが電気的に接続される。また、図21には示されないが、金属シリサイド層17を介してゲート電極GとゲートプラグP1Gが電気的に接続される図9参照。上記ドレインプラグP1Dは、ゲート電極Gの一方の側に位置する領域図21においては、ゲート電極Gの右側に形成され、上記ソースプラグP1Sは、ゲート電極Gの他方の側に位置する領域図21においては、ゲート電極Gの左側に形成される。図21に示すように、本実施の形態において、ドレインプラグP1Dは、複数の分割ドレインプラグP1Dよりなる。即ち、四角柱状の分割ドレインプラグP1Dが、Y方向に第1間隔をおいて配置されている。言い換えれば、Y方向に配置される分割ドレインプラグP1Dのパターン形状上面からの平面視における形状は、矩形状であり、所定の間隔を置いてY方向に複数配置されている。また、ソースプラグP1Sは、実施の形態1と同様に、複数の分割ソースプラグP1Sよりなる。即ち、四角柱状の分割ソースプラグP1Sが、X方向およびY方向にアレイ状に配置されている。言い換えれば、Y方向に配置される分割ソースプラグP1Sのパターン形状上面からの平面視における形状は、矩形状であり、所定の間隔を置いて複数配置されている。Y方向に配置される複数の分割ソースプラグP1Sを分割ソースプラグ列という。図3においては、ゲート電極Gの左側の領域に、3列の分割ソースプラグ列が所定の間隔を置いてX方向に配置されている。ここで、本実施の形態においては、1つの分割ドレインプラグP1DのY方向の位置は、分割ソースプラグP1SのY方向の位置と対応している。言い換えれば、分割ドレインプラグP1Dと分割ソースプラグP1Sとは、Y方向において並んで配置される。ドレインプラグP1D上には、ドレイン配線M1Dが配置される。また、ソースプラグP1S上には、ソース配線M1Sが配置される。また、図21には示されないが、ゲートプラグP1G上には、ゲート配線M1Gが配置される図9参照。図21に示すように、ドレイン配線M1Dは、複数の分割ドレインプラグP1Dのうち、1の分割ドレインプラグP1D上に配置されるように、分割して配置される。言い換えれば、ドレイン配線M1Dは、Y方向に所定の間隔第2の間隔を置いて配置された複数の分割ドレイン配線部M1Dを有する。また、ソース配線M1Sには、切り欠き部が形成されている。即ち、図21に示すように、ソース配線M1Sは全体としてY方向に延在しているが、Y方向に延在する端部のうち、ドレインプラグP1D側に位置する端部の一部が、X方向に後退している。この後退部を切り欠き部という。この切り欠き部は、Y方向において隣り合う分割ソースプラグP1S間に位置するように設けられている。前述のとおり分割ドレインプラグP1Dと分割ソースプラグP1Sとは、Y方向において並んで配置されているため、上記切り欠き部は、Y方向において隣り合う分割ドレインプラグP1D間に対応する位置に設けられている。上記ドレイン配線M1D上には、実施の形態1と同様に、ドレインプラグP2Dを介してドレイン配線M2Dが配置され、さらに、ドレインプラグP3Dを介してドレイン配線M3Dが配置されるが、これらの図示は省略する。但し、上記ドレインプラグP2Dは、少なくとも分割ドレイン配線部M1Dの個々の上に位置するように配置することが好ましい。例えば、図21に示す分割ドレインプラグP1Dと同じパターン形状およびレイアウトで分割ドレインプラグP2Dを形成する。分割ドレインプラグP2D上のドレイン配線M2Dは、ライン状でもよく、この場合、ドレインプラグP3Dおよびドレイン配線M3Dもライン状とすることができる。もちろん、ドレイン配線M2D、ドレインプラグP3Dおよびドレイン配線M3Dを分割してもよい。このように、本実施の形態においては、ソースプラグP1SのみならずドレインプラグP1Dも分割したので、ソースプラグP1SとドレインプラグP1Dとの対向面積を少なくすることができる。また、ドレイン配線M1Dを分割することにより、ソースプラグP1Sとドレイン配線M1Dとの対向面積を少なくすることができる。加えて、ソース配線M1Sに切り欠き部を設けたので、当該部位において、ソース配線M1Sと分割ドレインプラグP1D間の距離が大きくなり、寄生容量を低減することができる。また、上記部位において、ソース配線M1Sと分割ドレイン配線部M1D間の距離が大きくなり、寄生容量を低減することができる。なお、本実施の形態の半導体装置の製法は、実施の形態1におけるドレインプラグP1D、ドレイン配線M1Dおよびソース配線M1Sの形成工程において、各パターン形状やレイアウトが異なるだけであるため、製法の説明は省略する。また、本実施の形態においては、分割ドレインプラグP1Dと分割ドレイン配線部M1Dとが1対1で対応するように、ドレイン配線M1Dを分割したが、例えば、Y方向に隣接する分割ドレインプラグP1D上に跨るようにドレイン配線M1Dを分割してもよい。このように、複数の分割ドレインプラグP1Dごとにドレイン配線M1Dを分割してもよい。実施の形態5実施の形態1においては、ドレインプラグP1DをY方向に延在するライン状に配置し、ソースプラグP1Sのみ分割したが、上記実施の形態2のように、ドレインプラグP1Dを分割し、Y方向において分割ソースプラグP1Sとずれて配置し、上記実施の形態4のように、ドレイン配線M1Dを分割し、ソース配線M1Sに切り欠き部を設けてもよい。図22は、本実施の形態の半導体装置の構成を示す平面図である。なお、実施の形態1の構成図1~図3とは、ドレインプラグP1Dの形状、ドレイン配線M1Dの形状およびソース配線M1Sの形状のみ異なるため、これらの構成について詳細に説明し、他の部位の構成については、その説明を省略する。[構造説明]本実施の形態の半導体装置においても、実施の形態1と同様の構成のLDMOSを有する。即ち、第1のn-型ドレイン領域10と第2のn-型ドレイン領域13とn型ドレイン領域14とからなるドレイン領域、n-型ソース領域11とn型ソース領域15とからなるソース領域、およびこのソースドレイン領域間チャネル形成領域上にゲート絶縁膜8を介して形成されたゲート電極Gと、を有するLDMOSを有する図1、図2等参照。上記ゲート電極Gは、図22に示すように、Y方向に延在している。このゲート電極Gの一方の側に位置する領域図22においては、ゲート電極Gの左側にソース領域がY方向に延在するように配置される。また、ゲート電極Gの他方の側に位置する領域図22においては、ゲート電極Gの右側にドレイン領域がY方向に延在するように配置される。なお、図22においては図示していないが、上記LDMOSを構成するドレイン領域、ソース領域、およびゲート電極G上には、金属シリサイド層17が形成されている図1、図2等参照。この金属シリサイド層17を介してソース領域とソースプラグP1Sが電気的に接続される。また、金属シリサイド層17を介してドレイン領域とドレインプラグP1Dが電気的に接続される。また、図22には示されないが、金属シリサイド層17を介してゲート電極GとゲートプラグP1Gが電気的に接続される図9参照。上記ドレインプラグP1Dは、ゲート電極Gの一方の側に位置する領域図22においては、ゲート電極Gの右側に形成され、上記ソースプラグP1Sは、ゲート電極Gの他方の側に位置する領域図22においては、ゲート電極Gの左側に形成される。図22に示すように、本実施の形態において、ドレインプラグP1Dは、複数の分割ドレインプラグP1Dよりなる。即ち、四角柱状の分割ドレインプラグP1Dが、Y方向に第1間隔をおいて配置されている。言い換えれば、Y方向に配置される分割ドレインプラグP1Dのパターン形状上面からの平面視における形状は、矩形状であり、所定の間隔を置いてY方向に複数配置されている。また、ソースプラグP1Sは、実施の形態1と同様に、複数の分割ソースプラグP1Sよりなる。即ち、四角柱状の分割ソースプラグP1Sが、X方向およびY方向にアレイ状に配置されている。言い換えれば、Y方向に配置される分割ソースプラグP1Sのパターン形状上面からの平面視における形状は、矩形状であり、所定の間隔を置いて複数配置されている。Y方向に配置される複数の分割ソースプラグP1Sを分割ソースプラグ列という。図22においては、ゲート電極Gの左側の領域に、3列の分割ソースプラグ列が所定の間隔を置いてX方向に配置されている。ここで、本実施の形態においては、1つの分割ドレインプラグP1DのY方向の位置は、Y方向において隣り合う2つの分割ソースプラグP1Sとの間に位置するようにずれて配置されている。言い換えれば、Y方向に並ぶ分割ドレインプラグP1Dと、Y方向に並ぶ分割ソースプラグP1Sとは、Y方向において交互に配置される。また、別の言い方をすれば、複数の分割ドレインプラグP1Dと複数の分割ソースプラグP1Sとは、千鳥配置されている。ドレインプラグP1D上には、ドレイン配線M1Dが配置される。また、ソースプラグP1S上には、ソース配線M1Sが配置される。また、図22には示されないが、ゲートプラグP1G上には、ゲート配線M1Gが配置される図9参照。図22に示すように、ドレイン配線M1Dは、複数の分割ドレインプラグP1Dのうち、1の分割ドレインプラグP1D上に配置されるように、分割して配置される。言い換えれば、ドレイン配線M1Dは、Y方向に所定の間隔第2の間隔を置いて配置された複数の分割ドレイン配線部M1Dを有する。また、ソース配線M1Sには、切り欠き部が形成されている。即ち、図22に示すように、ソース配線M1Sは全体としてY方向に延在しているが、Y方向に延在する端部のうち、ドレインプラグP1D側に位置する端部の一部が、X方向に後退している。この後退部を切り欠き部という。この切り欠き部は、Y方向において隣り合う分割ソースプラグP1S間に位置するように設けられている。前述のとおり分割ドレインプラグP1Dと分割ソースプラグP1Sとは、Y方向においてずれて配置されているため、上記切り欠き部は、Y方向において分割ドレインプラグP1Dと対応する位置に設けられている。上記ドレイン配線M1D上には、実施の形態1と同様に、ドレインプラグP2Dを介してドレイン配線M2Dが配置され、さらに、ドレインプラグP3Dを介してドレイン配線M3Dが配置されるが、これらの図示は省略する。但し、上記ドレインプラグP2Dは、少なくとも分割ドレイン配線部M1Dの個々の上に位置するように配置することが好ましい。例えば、図22に示す分割ドレインプラグP1Dと同じパターン形状およびレイアウトで分割ドレインプラグP2Dを形成する。分割ドレインプラグP2D上のドレイン配線M2Dは、ライン状でもよく、この場合、ドレインプラグP3Dおよびドレイン配線M3Dもライン状とすることができる。もちろん、ドレイン配線M2D、ドレインプラグP3Dおよびドレイン配線M3Dを分割してもよい。このように、本実施の形態においては、ソースプラグP1SのみならずドレインプラグP1Dも分割したので、ソースプラグP1SとドレインプラグP1Dとの対向面積を少なくすることができる。また、ドレイン配線M1Dを分割することにより、ソースプラグP1Sとドレイン配線M1Dとの対向面積を少なくすることができる。加えて、ソース配線M1Sにおいて、Y方向において分割ドレインプラグP1Dに対応する位置に切り欠き部を設けたので、当該部位において、ソース配線M1Sと分割ドレインプラグP1D間の距離が大きくなり、寄生容量を低減することができる。また、上記部位において、ソース配線M1Sと分割ドレイン配線部M1D間の距離が大きくなり、寄生容量を低減することができる。なお、本実施の形態の半導体装置の製法は、実施の形態1におけるドレインプラグP1D、ドレイン配線M1Dおよびソース配線M1Sの形成工程において、各パターン形状やレイアウトが異なるだけであるため、製法の説明は省略する。また、本実施の形態においては、分割ドレインプラグP1Dと分割ドレイン配線部M1Dとが1対1で対応するように、ドレイン配線M1Dを分割したが、例えば、Y方向に隣接する分割ドレインプラグP1D上に跨るようにドレイン配線M1Dを分割してもよい。このように、複数の分割ドレインプラグP1Dごとにドレイン配線M1Dを分割してもよい。実施の形態6実施の形態1においては、3列の分割ソースプラグ列を設けたが、X方向に並ぶ分割ソースプラグ図3におけるX方向に並ぶ3個分を連結して、X方向に長辺を有する四角柱状としてもよい。また、実施の形態5のように、ドレインプラグP1Dを分割し、Y方向において分割ソースプラグP1Sとずれて配置し、ドレイン配線M1Dを分割し、ソース配線M1Sに切り欠き部を設けてもよい。図23は、本実施の形態の半導体装置の構成を示す平面図である。なお、実施の形態1の構成図1~図3とは、ソースプラグP1Sの形状、ドレインプラグP1Dの形状、ドレイン配線M1Dの形状およびソース配線M1Sの形状が異なるため、これらの構成について詳細に説明し、他の部位の構成については、その説明を省略する。[構造説明]本実施の形態の半導体装置においても、実施の形態1と同様の構成のLDMOSを有する。即ち、第1のn-型ドレイン領域10と第2のn-型ドレイン領域13とn型ドレイン領域14とからなるドレイン領域、n-型ソース領域11とn型ソース領域15とからなるソース領域、およびこのソースドレイン領域間チャネル形成領域上にゲート絶縁膜8を介して形成されたゲート電極Gと、を有するLDMOSを有する図1、図2等参照。上記ゲート電極Gは、図23に示すように、Y方向に延在している。このゲート電極Gの一方の側に位置する領域図23においては、ゲート電極Gの左側にソース領域がY方向に延在するように配置される。また、ゲート電極Gの他方の側に位置する領域図23においては、ゲート電極Gの右側にドレイン領域がY方向に延在するように配置される。なお、図23においては図示していないが、上記LDMOSを構成するドレイン領域、ソース領域、およびゲート電極G上には、金属シリサイド層17が形成されている図1、図2等参照。この金属シリサイド層17を介してソース領域とソースプラグP1Sが電気的に接続される。また、金属シリサイド層17を介してドレイン領域とドレインプラグP1Dが電気的に接続される。また、図23には示されないが、金属シリサイド層17を介してゲート電極GとゲートプラグP1Gが電気的に接続される図9参照。上記ドレインプラグP1Dは、ゲート電極Gの一方の側に位置する領域図23においては、ゲート電極Gの右側に形成され、上記ソースプラグP1Sは、ゲート電極Gの他方の側に位置する領域図23においては、ゲート電極Gの左側に形成される。図23に示すように、本実施の形態において、ドレインプラグP1Dは、複数の分割ドレインプラグP1Dよりなる。即ち、四角柱状の分割ドレインプラグP1Dが、Y方向に第1間隔をおいて配置されている。言い換えれば、Y方向に配置される分割ドレインプラグP1Dのパターン形状上面からの平面視における形状は、矩形状であり、所定の間隔を置いてY方向に複数配置されている。また、ソースプラグP1Sは、複数の分割ソースプラグP1Sよりなるが、実施の形態1と異なり、1の分割ソースプラグP1Sは、X方向に長辺を有する四角柱状である。言い換えれば、分割ソースプラグP1Sのパターン形状上面からの平面視における形状は、X方向に長辺を有する矩形状であり、Y方向に所定の間隔を置いて複数配置されている。Y方向に配置される複数の分割ソースプラグP1Sを分割ソースプラグ列とした場合、本実施の形態においては、ゲート電極Gの左側の領域に、1列の分割ソースプラグ列が配置されている。ここで、本実施の形態においては、1つの分割ドレインプラグP1DのY方向の位置は、Y方向において隣り合う2つの分割ソースプラグP1Sとの間に位置するようにずれて配置されている。言い換えれば、Y方向に並ぶ分割ドレインプラグP1Dと、Y方向に並ぶ分割ソースプラグP1Sとは、Y方向において交互に配置される。また、別の言い方をすれば、複数の分割ドレインプラグP1Dと複数の分割ソースプラグP1Sとは、千鳥配置されている。ドレインプラグP1D上には、ドレイン配線M1Dが配置される。また、ソースプラグP1S上には、ソース配線M1Sが配置される。また、図23には示されないが、ゲートプラグP1G上には、ゲート配線M1Gが配置される図9参照。図23に示すように、ドレイン配線M1Dは、複数の分割ドレインプラグP1Dのうち、1の分割ドレインプラグP1D上に配置されるように、分割して配置される。言い換えれば、ドレイン配線M1Dは、Y方向に所定の間隔第2の間隔を置いて配置された複数の分割ドレイン配線部M1Dを有する。また、ソース配線M1Sには、切り欠き部が形成されている。即ち、図23に示すように、ソース配線M1Sは全体としてY方向に延在しているが、Y方向に延在する端部のうち、ドレインプラグP1D側に位置する端部の一部が、X方向に後退している。この後退部を切り欠き部という。この切り欠き部は、Y方向において隣り合う分割ソースプラグP1S間に位置するように設けられている。前述のとおり分割ドレインプラグP1Dと分割ソースプラグP1Sとは、Y方向においてずれて配置されているため、上記切り欠き部は、Y方向において分割ドレインプラグP1Dと対応する位置に設けられている。上記ドレイン配線M1D上には、実施の形態1と同様に、ドレインプラグP2Dを介してドレイン配線M2Dが配置され、さらに、ドレインプラグP3Dを介してドレイン配線M3Dが配置されるが、これらの図示は省略する。但し、上記ドレインプラグP2Dは、少なくとも分割ドレイン配線部M1Dの個々の上に位置するように配置することが好ましい。例えば、図23に示す分割ドレインプラグP1Dと同じパターン形状およびレイアウトで分割ドレインプラグP2Dを形成する。分割ドレインプラグP2D上のドレイン配線M2Dは、ライン状でもよく、この場合、ドレインプラグP3Dおよびドレイン配線M3Dもライン状とすることができる。もちろん、ドレイン配線M2D、ドレインプラグP3Dおよびドレイン配線M3Dを分割してもよい。このように、本実施の形態においては、分割ソースプラグP1Sのパターン形状上面からの平面視における形状を、X方向に長辺を有する矩形状としたので、Y方向に位置する短辺がドレインプラグP1Dと対向することとなり、対向面積を少なくすることができる。また、ドレインプラグP1Dを分割したので、ソースプラグP1SとドレインプラグP1Dとの対向面積を少なくすることができる。また、ドレイン配線M1Dを分割することにより、ソースプラグP1Sとドレイン配線M1Dとの対向面積を少なくすることができる。また、ソース配線M1Sにおいて、Y方向において分割ドレインプラグP1Dに対応する位置に切り欠き部を設けたので、当該部位において、ソース配線M1Sと分割ドレインプラグP1D間の距離が大きくなり、寄生容量を低減することができる。また、上記部位において、ソース配線M1Sと分割ドレイン配線部M1D間の距離が大きくなり、寄生容量を低減することができる。なお、本実施の形態の半導体装置の製法は、実施の形態1におけるソースプラグP1S、ドレインプラグP1D、ドレイン配線M1Dおよびソース配線M1Sの形成工程において、各パターン形状やレイアウトが異なるだけであるため、製法の説明は省略する。また、本実施の形態においては、分割ドレインプラグP1Dと分割ドレイン配線部M1Dとが1対1で対応するように、ドレイン配線M1Dを分割したが、例えば、Y方向に隣接する分割ドレインプラグP1D上に跨るようにドレイン配線M1Dを分割してもよい。このように、複数の分割ドレインプラグP1Dごとにドレイン配線M1Dを分割してもよい。実施の形態7実施の形態1においては、3列の分割ソースプラグ列を設け、各分割ソースプラグ列Y方向に配置される複数の分割ソースプラグP1SのY方向の間隔を一定としたが、所定の列において、分割ソースプラグを間引いてもよい。また、実施の形態5のように、ドレインプラグP1Dを分割し、Y方向において分割ソースプラグP1Sとずれて配置し、ドレイン配線M1Dを分割し、ソース配線M1Sに切り欠き部を設けてもよい。図24は、本実施の形態の半導体装置の構成を示す平面図である。なお、実施の形態1の構成図1~図3とは、ソースプラグP1Sのレイアウト、ドレインプラグP1Dの形状、ドレイン配線M1Dの形状およびソース配線M1Sの形状が異なるため、これらの構成について詳細に説明し、他の部位の構成については、その説明を省略する。[構造説明]本実施の形態の半導体装置においても、実施の形態1と同様の構成のLDMOSを有する。即ち、第1のn-型ドレイン領域10と第2のn-型ドレイン領域13とn型ドレイン領域14とからなるドレイン領域、n-型ソース領域11とn型ソース領域15とからなるソース領域、およびこのソースドレイン領域間チャネル形成領域上にゲート絶縁膜8を介して形成されたゲート電極Gと、を有するLDMOSを有する図1、図2等参照。上記ゲート電極Gは、図24に示すように、Y方向に延在している。このゲート電極Gの一方の側に位置する領域図24においては、ゲート電極Gの左側にソース領域がY方向に延在するように配置される。また、ゲート電極Gの他方の側に位置する領域図24においては、ゲート電極Gの右側にドレイン領域がY方向に延在するように配置される。なお、図24においては図示していないが、上記LDMOSを構成するドレイン領域、ソース領域、およびゲート電極G上には、金属シリサイド層17が形成されている図1、図2等参照。この金属シリサイド層17を介してソース領域とソースプラグP1Sが電気的に接続される。また、金属シリサイド層17を介してドレイン領域とドレインプラグP1Dが電気的に接続される。また、図24には示されないが、金属シリサイド層17を介してゲート電極GとゲートプラグP1Gが電気的に接続される図9参照。上記ドレインプラグP1Dは、ゲート電極Gの一方の側に位置する領域図24においては、ゲート電極Gの右側に形成され、上記ソースプラグP1Sは、ゲート電極Gの他方の側に位置する領域図24においては、ゲート電極Gの左側に形成される。図24に示すように、本実施の形態において、ドレインプラグP1Dは、複数の分割ドレインプラグP1Dよりなる。即ち、四角柱状の分割ドレインプラグP1Dが、Y方向に第1間隔をおいて配置されている。言い換えれば、Y方向に配置される分割ドレインプラグP1Dのパターン形状上面からの平面視における形状は、矩形状であり、所定の間隔を置いてY方向に複数配置されている。また、ソースプラグP1Sは、複数の分割ソースプラグP1Sよりなるが、実施の形態1と異なる配置となっている。即ち、図3に示す実施の形態1においては、X方向およびY方向にアレイ状に配置されている。例えば、図3に示す領域においては、3×3のアレイ状に配置されているが、本実施の形態においては、図24に示すように、図中左側から第1列目および第3列目の上から2番目の分割ソースプラグが間引かれている間引き構成となっている。別の言い方をすれば、図中左側から第1列目および第3列目の上から2番目の分割ソースプラグP1Sが省略されている。このように、ドレインプラグP1D側に位置する分割ソースプラグ列図24に示すドレインプラグP1Dについては、第3列目の分割ソースプラグ列が間引かれ、他の分割ソースプラグ列図24においては、第2列目より少ない分割ソースプラグP1Sで構成される。図24においては、他の分割ソースプラグ列図24においては、第2列目の分割ソースプラグP1Sに対し、1つおきにX方向に並ぶように、ドレインプラグP1D側に位置する分割ソースプラグ列図24においては、第3列目の分割ソースプラグP1Sが配置される。図24に示す第1列目の分割ソースプラグ列の分割ソースプラグP1Sも同様に配置される。この第1列目の分割ソースプラグ列は、図25中のドレインプラグP1Dの左側に位置する図示しないドレインプラグ側に位置するため、上記第3列目と同様の間引き構成となっている。このように、ドレインプラグP1D側に位置する分割ソースプラグ列図24に示すドレインプラグP1Dについては、第3列目の分割ソースプラグP1SのY方向の間隔WP1SY3、第1の間隔を、他の分割ソースプラグ列図24においては、第2列目の分割ソースプラグP1SのY方向の間隔WP1SY2、第3の間隔より大きくするWP1SY3>WP1SY2。これによりソースプラグP1SとドレインプラグP1Dとの寄生容量を低減することができる。ここで、本実施の形態においては、1つの分割ドレインプラグP1DのY方向の位置は、より密に配置されている分割ソースプラグ列図24においては、第2列目の分割ソースプラグP1Sのうち、Y方向において隣り合う2つの分割ソースプラグP1Sの間に位置するようにずれて配置されている。ドレインプラグP1D上には、ドレイン配線M1Dが配置される。また、ソースプラグP1S上には、ソース配線M1Sが配置される。また、図24には示されないが、ゲートプラグP1G上には、ゲート配線M1Gが配置される図9参照。図24に示すように、ドレイン配線M1Dは、複数の分割ドレインプラグP1Dのうち、1の分割ドレインプラグP1D上に配置されるように、分割して配置される。言い換えれば、ドレイン配線M1Dは、Y方向に所定の間隔第2の間隔を置いて配置された複数の分割ドレイン配線部M1Dを有する。また、ソース配線M1Sには、切り欠き部が形成されている。即ち、図24に示すように、ソース配線M1Sは全体としてY方向に延在しているが、Y方向に延在する端部のうち、ドレインプラグP1D側に位置する端部の一部が、X方向に後退している。この後退部を切り欠き部という。この切り欠き部は、より密に配置されている分割ソースプラグ列図24においては、第2列目のY方向において隣り合う分割ソースプラグP1S間に位置するように設けられている。前述のとおり分割ドレインプラグP1Dと分割ソースプラグP1Sとは、Y方向においてずれて配置されているため、上記切り欠き部は、Y方向において分割ドレインプラグP1Dに対応する位置に設けられている。上記ドレイン配線M1D上には、実施の形態1と同様に、ドレインプラグP2Dを介してドレイン配線M2Dが配置され、さらに、ドレインプラグP3Dを介してドレイン配線M3Dが配置されるが、これらの図示は省略する。但し、上記ドレインプラグP2Dは、少なくとも分割ドレイン配線部M1Dの個々の上に位置するように配置することが好ましい。例えば、図24に示す分割ドレインプラグP1Dと同じパターン形状およびレイアウトで分割ドレインプラグP2Dを形成する。分割ドレインプラグP2D上のドレイン配線M2Dは、ライン状でもよく、この場合、ドレインプラグP3Dおよびドレイン配線M3Dもライン状とすることができる。もちろん、ドレイン配線M2D、ドレインプラグP3Dおよびドレイン配線M3Dを分割してもよい。このように、ドレインプラグP1D側に位置する分割ソースプラグ列図24においては、第3列目の分割ソースプラグP1SのY方向の間隔WP1SY3を、他の分割ソースプラグ列図24においては、第2列目の分割ソースプラグP1SのY方向の間隔WP1SY2より大きくするWP1SY3>WP1SY2。これによりソースプラグP1SとドレインプラグP1Dとの寄生容量を低減することができる。また、ドレインプラグP1Dを分割したので、ソースプラグP1SとドレインプラグP1Dとの対向面積を少なくすることができる。また、ドレイン配線M1Dを分割することにより、ソースプラグP1Sとドレイン配線M1Dとの対向面積を少なくすることができる。また、ソース配線M1Sにおいて、Y方向において分割ドレインプラグP1Dに対応する位置に切り欠き部を設けたので、当該部位において、ソース配線M1Sと分割ドレインプラグP1D間の距離が大きくなり、寄生容量を低減することができる。また、上記部位において、ソース配線M1Sと分割ドレイン配線部M1D間の距離が大きくなり、寄生容量を低減することができる。なお、本実施の形態の半導体装置の製法は、実施の形態1におけるソースプラグP1S、ドレインプラグP1D、ドレイン配線M1Dおよびソース配線M1Sの形成工程において、各パターン形状やレイアウトが異なるだけであるため、製法の説明は省略する。また、本実施の形態においては、分割ドレインプラグP1Dと分割ドレイン配線部M1Dとが1対1で対応するように、ドレイン配線M1Dを分割したが、例えば、Y方向に隣接する分割ドレインプラグP1D上に跨るようにドレイン配線M1Dを分割してもよい。このように、複数の分割ドレインプラグP1Dごとにドレイン配線M1Dを分割してもよい。実施の形態8実施の形態1においては、3列の分割ソースプラグ列を設け、各分割ソースプラグ列X方向に配置される複数の分割ソースプラグP1SのX方向の間隔を一定としたが、所定の列において、分割ソースプラグを間引いてもよい。また、実施の形態5のように、ドレインプラグP1Dを分割し、Y方向において分割ソースプラグP1Sとずれて配置し、ドレイン配線M1Dを分割し、ソース配線M1Sに切り欠き部を設けてもよい。さらに、分割ソースプラグを間引いた領域において、上記ソース配線M1Sの切り欠き部が大きくなるようにソース配線M1Sのパターン形状を工夫してもよい。図25は、本実施の形態の半導体装置の構成を示す平面図である。なお、実施の形態1の構成図1~図3とは、ソースプラグP1Sのレイアウト、ドレインプラグP1Dの形状、ドレイン配線M1Dの形状およびソース配線M1Sの形状が異なるため、これらの構成について詳細に説明し、他の部位の構成については、その説明を省略する。[構造説明]本実施の形態の半導体装置においても、実施の形態1と同様の構成のLDMOSを有する。即ち、第1のn-型ドレイン領域10と第2のn-型ドレイン領域13とn型ドレイン領域14とからなるドレイン領域、n-型ソース領域11とn型ソース領域15とからなるソース領域、およびこのソースドレイン領域間チャネル形成領域上にゲート絶縁膜8を介して形成されたゲート電極Gと、を有するLDMOSを有する図1、図2等参照。上記ゲート電極Gは、図25に示すように、Y方向に延在している。このゲート電極Gの一方の側に位置する領域図25においては、ゲート電極Gの左側にソース領域がY方向に延在するように配置される。また、ゲート電極Gの他方の側に位置する領域図25においては、ゲート電極Gの右側にドレイン領域がY方向に延在するように配置される。なお、図25においては図示していないが、上記LDMOSを構成するドレイン領域、ソース領域、およびゲート電極G上には、金属シリサイド層17が形成されている図1、図2等参照。この金属シリサイド層17を介してソース領域とソースプラグP1Sが電気的に接続される。また、金属シリサイド層17を介してドレイン領域とドレインプラグP1Dが電気的に接続される。また、図25には示されないが、金属シリサイド層17を介してゲート電極GとゲートプラグP1Gが電気的に接続される図9参照。上記ドレインプラグP1Dは、ゲート電極Gの一方の側に位置する領域図25においては、ゲート電極Gの右側に形成され、上記ソースプラグP1Sは、ゲート電極Gの他方の側に位置する領域図25においては、ゲート電極Gの左側に形成される。図25に示すように、本実施の形態において、ドレインプラグP1Dは、複数の分割ドレインプラグP1Dよりなる。即ち、四角柱状の分割ドレインプラグP1Dが、Y方向に第1間隔をおいて配置されている。言い換えれば、Y方向に配置される分割ドレインプラグP1Dのパターン形状上面からの平面視における形状は、矩形状であり、所定の間隔を置いてY方向に複数配置されている。また、ソースプラグP1Sは、複数の分割ソースプラグP1Sよりなるが、実施の形態1と異なる配置となっている。即ち、図3に示す実施の形態1においては、X方向およびY方向にアレイ状に配置されている。例えば、図3に示す領域においては、3×3のアレイ状に分割ソースプラグP1Sが配置されているが、本実施の形態においては、図25に示すように、図中左側から第1列目および第3列目の上から2番目の分割ソースプラグが間引かれている間引き構成となっている。別の言い方をすれば、図中左側から第1列目および第3列目の上から2番目の分割ソースプラグP1Sが省略されている。このように、ドレインプラグP1D側に位置する分割ソースプラグ列図25に示すドレインプラグP1Dについては、第3列目の分割ソースプラグ列が間引かれ、他の分割ソースプラグ列図25においては、第2列目より少ない分割ソースプラグP1Sで構成される。図25においては、他の分割ソースプラグ列図25においては、第2列目の分割ソースプラグP1Sに対し、1つおきにX方向に並ぶように、ドレインプラグP1D側に位置する分割ソースプラグ列図25においては、第3列目の分割ソースプラグP1Sが配置される。図25に示す第1列目の分割ソースプラグ列の分割ソースプラグP1Sも同様に配置される。この第1列目の分割ソースプラグ列は、図示しない、図25中のドレインプラグP1Dの左側に位置する図示しないドレインプラグ側に位置するため、上記第3列目と同様の間引き構成となっている。このように、ドレインプラグP1D側に位置する分割ソースプラグ列図25に示すドレインプラグP1Dについては、第3列目の分割ソースプラグP1SのY方向の間隔WP1SY3、第1の間隔を、他の分割ソースプラグ列図25においては、第2列目の分割ソースプラグP1SのY方向の間隔WP1SY2、第3の間隔より大きくするWP1SY3>WP1SY2。これによりソースプラグP1SとドレインプラグP1Dとの寄生容量を低減することができる。ここで、本実施の形態においては、1つの分割ドレインプラグP1DのY方向の位置は、より密に配置されている分割ソースプラグ列図25においては、第2列目の分割ソースプラグP1Sのうち、Y方向において隣り合う2つの分割ソースプラグP1Sの間に位置するようにずれて配置されている。ドレインプラグP1D上には、ドレイン配線M1Dが配置される。また、ソースプラグP1S上には、ソース配線M1Sが配置される。また、図25には示されないが、ゲートプラグP1G上には、ゲート配線M1Gが配置される図9参照。図25に示すように、ドレイン配線M1Dは、複数の分割ドレインプラグP1Dのうち、1の分割ドレインプラグP1D上に配置されるように、分割して配置される。言い換えれば、ドレイン配線M1Dは、Y方向に所定の間隔第2の間隔を置いて配置された複数の分割ドレイン配線部M1Dを有する。また、ソース配線M1Sには、切り欠き部が形成されている。即ち、図25に示すように、ソース配線M1Sは全体としてY方向に延在しているが、Y方向に延在する端部のうち、ドレインプラグP1D側に位置する端部の一部が、X方向に後退している。この後退部を切り欠き部という。この切り欠き部は、Y方向において隣り合う分割ソースプラグP1S間に位置するように設けられている。ここで、本実施の形態においては、前述したとおり、ドレインプラグP1D側に位置する分割ソースプラグ列図25においては、第1列目および第3列目の分割ソースプラグP1Sを間引いたので、当該領域上のソース配線M1Sを省略することができる。よって、上記切り欠き部のY方向の幅を大きくすることができる。具体的には、より密に配置されている分割ソースプラグ列図25においては、第2列目の分割ソースプラグP1SのY方向の間隔WP1SY2より切り欠き部のY方向の幅WNYを大きくすることができるWP1SY2>WNY。上記ドレイン配線M1D上には、実施の形態1と同様に、ドレインプラグP2Dを介してドレイン配線M2Dが配置され、さらに、ドレインプラグP3Dを介してドレイン配線M3Dが配置されるが、これらの図示は省略する。但し、上記ドレインプラグP2Dは、少なくとも分割ドレイン配線部M1Dの個々の上に位置するように配置することが好ましい。例えば、図25に示す分割ドレインプラグP1Dと同じパターン形状およびレイアウトで分割ドレインプラグP2Dを形成する。分割ドレインプラグP2D上のドレイン配線M2Dは、ライン状でもよく、この場合、ドレインプラグP3Dおよびドレイン配線M3Dもライン状とすることができる。もちろん、ドレイン配線M2D、ドレインプラグP3Dおよびドレイン配線M3Dを分割してもよい。このように、ドレインプラグP1D側に位置する分割ソースプラグ列図25においては、第3列目の分割ソースプラグP1SのY方向の間隔WP1SY3を、他の分割ソースプラグ列図25においては、第2列目の分割ソースプラグP1SのY方向の間隔WP1SY2より大きくすることでWP1SY3>WP1SY2、ソースプラグP1SとドレインプラグP1Dとの寄生容量を低減することができる。また、切り欠き部のY方向の幅WNYを大きくすることにより、ソース配線M1SとドレインプラグP1Dとの寄生容量を低減することができる。また、ソース配線M1Sとドレイン配線M1Dとの寄生容量を低減することができる。また、ドレインプラグP1Dを分割したので、ソースプラグP1SとドレインプラグP1Dとの対向面積を少なくすることができる。また、ドレイン配線M1Dを分割することにより、ソースプラグP1Sとドレイン配線M1Dとの対向面積を少なくすることができる。また、ソース配線M1Sにおいて、Y方向において分割ドレインプラグP1Dに対応する位置に切り欠き部を設けたので、当該部位において、ソース配線M1Sと分割ドレインプラグP1D間の距離が大きくなり、寄生容量を低減することができる。また、上記部位において、ソース配線M1Sと分割ドレイン配線部M1D間の距離が大きくなり、寄生容量を低減することができる。また、本実施の形態においては、ドレインプラグP1D側に位置する分割ソースプラグ列図25においては、第1列目および第3列目を間引き構成としたので、当該領域上のソース配線M1Sを省略することができる。よって、上記切り欠き部のY方向の幅を大きくすることができ、寄生容量のさらなる低減を図ることができる。なお、本実施の形態の半導体装置の製法は、実施の形態1におけるソースプラグP1S、ドレインプラグP1D、ドレイン配線M1Dおよびソース配線M1Sの形成工程において、各パターン形状やレイアウトが異なるだけであるため、製法の説明は省略する。また、本実施の形態においては、分割ドレインプラグP1Dと分割ドレイン配線部M1Dとが1対1で対応するように、ドレイン配線M1Dを分割したが、例えば、Y方向に隣接する分割ドレインプラグP1D上に跨るようにドレイン配線M1Dを分割してもよい。このように、複数の分割ドレインプラグP1Dごとにドレイン配線M1Dを分割してもよい。実施の形態9実施の形態1においては、ソースプラグP1S上に、ソース配線M1Sを配置したが、このソース配線M1Sを省略してもよい。また、実施の形態7または8のように、3列の分割ソースプラグ列のうち所定の列において、分割ソースプラグを間引き、ドレインプラグP1Dを分割し、Y方向において分割ソースプラグP1Sとずれて配置し、ドレイン配線M1Dを分割してもよい。図26は、本実施の形態の半導体装置の構成を示す平面図である。なお、実施の形態1の構成図1~図3とは、ソースプラグP1Sのレイアウト、ドレインプラグP1Dの形状、ドレイン配線M1Dの形状およびソース配線M1Sを形成しない構成が異なるため、これらの構成について詳細に説明し、他の部位の構成については、その説明を省略する。[構造説明]本実施の形態の半導体装置においても、実施の形態1と同様の構成のLDMOSを有する。即ち、第1のn-型ドレイン領域10と第2のn-型ドレイン領域13とn型ドレイン領域14とからなるドレイン領域、n-型ソース領域11とn型ソース領域15とからなるソース領域、およびこのソースドレイン領域間チャネル形成領域上にゲート絶縁膜8を介して形成されたゲート電極Gと、を有するLDMOSを有する図1、図2等参照。上記ゲート電極Gは、図26に示すように、Y方向に延在している。このゲート電極Gの一方の側に位置する領域図26においては、ゲート電極Gの左側にソース領域がY方向に延在するように配置される。また、ゲート電極Gの他方の側に位置する領域図26においては、ゲート電極Gの右側にドレイン領域がY方向に延在するように配置される。なお、図26においては図示していないが、上記LDMOSを構成するドレイン領域、ソース領域、およびゲート電極G上には、金属シリサイド層17図1等参照が形成されている。この金属シリサイド層17を介してソース領域とソースプラグP1Sが電気的に接続される。また、金属シリサイド層17を介してドレイン領域とドレインプラグP1Dが電気的に接続される。また、図26には示されないが、金属シリサイド層17を介してゲート電極GとゲートプラグP1Gが電気的に接続される図9参照。上記ドレインプラグP1Dは、ゲート電極Gの一方の側に位置する領域図26においては、ゲート電極Gの右側に形成され、上記ソースプラグP1Sは、ゲート電極Gの他方の側に位置する領域図26においては、ゲート電極Gの左側に形成される。図26に示すように、本実施の形態において、ドレインプラグP1Dは、複数の分割ドレインプラグP1Dよりなる。即ち、四角柱状の分割ドレインプラグP1Dが、Y方向に第1間隔をおいて配置されている。言い換えれば、Y方向に配置される分割ドレインプラグP1Dのパターン形状上面からの平面視における形状は、矩形状であり、所定の間隔を置いてY方向に複数配置されている。また、ソースプラグP1Sは、複数の分割ソースプラグP1Sよりなるが、実施の形態1と異なる配置となっている。即ち、図3に示す実施の形態1においては、X方向およびY方向にアレイ状に配置されている。例えば、図3に示す領域においては、3×3のアレイ状に分割ソースプラグP1Sが配置されているが、本実施の形態においては、図26に示すように、図中左側から第1列目および第3列目の上から2番目の分割ソースプラグが間引かれている間引き構成となっている。別の言い方をすれば、図中左側から第1列目および第3列目の上から2番目の分割ソースプラグP1Sが省略されている。このように、ドレインプラグP1D側に位置する分割ソースプラグ列図26に示すドレインプラグP1Dについては、第3列目の分割ソースプラグ列が間引かれ、他の分割ソースプラグ列図26においては、第2列目より少ない分割ソースプラグP1Sで構成される。図26においては、他の分割ソースプラグ列図26においては、第2列目の分割ソースプラグP1Sに対し、1つおきにX方向に並ぶように、ドレインプラグP1D側に位置する分割ソースプラグ列図26においては、第3列目の分割ソースプラグP1Sが配置される。図26に示す第1列目の分割ソースプラグ列の分割ソースプラグP1Sも同様に配置される。この第1列目の分割ソースプラグ列は、図示しない、図26中のドレインプラグP1Dの左側に位置する図示しないドレインプラグ側に位置するため、上記第3列目と同様の間引き構成となっている。このように、ドレインプラグP1D側に位置する分割ソースプラグ列図26に示すドレインプラグP1Dについては、第3列目の分割ソースプラグP1SのY方向の間隔WP1SY3、第1の間隔を、他の分割ソースプラグ列図26においては、第2列目の分割ソースプラグP1SのY方向の間隔WP1SY2、第3の間隔より大きくすることでWP1SY3>WP1SY2、ソースプラグP1SとドレインプラグP1Dとの寄生容量を低減することができる。ここで、本実施の形態においては、1つの分割ドレインプラグP1DのY方向の位置は、より密に配置されている分割ソースプラグ列図26においては、第2列目の分割ソースプラグP1Sのうち、Y方向において隣り合う2つの分割ソースプラグP1Sの間に位置するようにずれて配置されている。ドレインプラグP1D上には、ドレイン配線M1Dが配置される。また、図26には示されないが、ゲートプラグP1G上には、ゲート配線M1Gが配置される図9参照。図26に示すように、ドレイン配線M1Dは、複数の分割ドレインプラグP1Dのうち、1の分割ドレインプラグP1D上に配置されるように、分割して配置される。言い換えれば、ドレイン配線M1Dは、Y方向に所定の間隔第2の間隔を置いて配置された複数の分割ドレイン配線部M1Dを有する。ここで、本実施の形態においては、ソースプラグP1S上のソース配線M1Sが省略されている。言い換えれば、ソースプラグP1S上において、このソースプラグP1Sと電気的に接続されるソース配線M1Sが形成されていない。即ち、ソースプラグP1Sの上面は、絶縁膜層間絶縁膜24で覆われている。実施の形態1において説明したとおり、基板1の裏面にはソース電極SEが形成され図1、図2、図14参照、配線基板の接続部とソース領域との電気的接続は、上記ソース電極SEを介して成される。よって、ソースプラグP1Sおよびソース配線M1Sは、ソース領域の低抵抗化や電流パスのために形成されている。よって、ソース配線M1Sを省略してもLDMOSの動作上は問題ない。上記ドレイン配線M1D上には、実施の形態1と同様に、ドレインプラグP2Dを介してドレイン配線M2Dが配置され、さらに、ドレインプラグP3Dを介してドレイン配線M3Dが配置されるが、これらの図示は省略する。但し、上記ドレインプラグP2Dは、少なくとも分割ドレイン配線部M1Dの個々の上に位置するように配置することが好ましい。例えば、図26に示す分割ドレインプラグP1Dと同じパターン形状およびレイアウトで分割ドレインプラグP2Dを形成する。分割ドレインプラグP2D上のドレイン配線M2Dは、ライン状でもよく、この場合、ドレインプラグP3Dおよびドレイン配線M3Dもライン状とすることができる。もちろん、ドレイン配線M2D、ドレインプラグP3Dおよびドレイン配線M3Dを分割してもよい。このように、ソース配線M1Sを省略することにより、ソース配線M1SとドレインプラグP1Dとの寄生容量をゼロ0とすることができる。また、ソース配線M1Sとドレイン配線M1Dとの寄生容量をゼロ0とすることができる。また、ドレインプラグP1Dを分割したので、ソースプラグP1SとドレインプラグP1Dとの対向面積を少なくすることができる。また、ドレイン配線M1Dを分割することにより、ソースプラグP1Sとドレイン配線M1Dとの対向面積を少なくすることができる。なお、本実施の形態の半導体装置の製法は、実施の形態1におけるソースプラグP1S、ドレインプラグP1Dおよびドレイン配線M1Dの形成工程において各パターン形状やレイアウトが異なり、ソース配線M1Sの形成工程を省略するだけであるため、製法の説明は省略する。また、本実施の形態においては、分割ドレインプラグP1Dと分割ドレイン配線部M1Dとが1対1で対応するように、ドレイン配線M1Dを分割したが、例えば、Y方向に隣接する分割ドレインプラグP1D上に跨るようにドレイン配線M1Dを分割してもよい。このように、複数の分割ドレインプラグP1Dごとにドレイン配線M1Dを分割してもよい。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、実施の形態4の図21に示すドレインプラグP1Dおよびドレイン配線M1Dに変えて、実施の形態1の図3に示すドレインプラグP1Dおよびドレイン配線M1Dを適用してもよい。例えば、実施の形態5の図22に示すソース配線M1Sに変えて、実施の形態1の図3に示すソース配線M1Sを適用してもよい。また、実施の形態6の図23に示すドレインプラグP1Dおよびドレイン配線M1Dに変えて、実施の形態1の図3に示すドレインプラグP1Dおよびドレイン配線M1Dを適用してもよい。また、実施の形態6の図23に示すドレインプラグP1Dおよびドレイン配線M1Dに変えて、実施の形態4の図21に示すドレインプラグP1Dおよびドレイン配線M1Dを適用してもよい。また、実施の形態7の図24に示すドレインプラグP1Dおよびドレイン配線M1Dに変えて、実施の形態1の図3に示すドレインプラグP1Dおよびドレイン配線M1Dを適用してもよい。また、実施の形態7の図24に示すドレインプラグP1Dおよびドレイン配線M1Dに変えて、実施の形態4の図21に示すドレインプラグP1Dおよびドレイン配線M1Dを適用してもよい。また、実施の形態8の図25に示すドレインプラグP1Dおよびドレイン配線M1Dに変えて、実施の形態1の図3に示すドレインプラグP1Dおよびドレイン配線M1Dを適用してもよい。また、実施の形態8の図25に示すドレインプラグP1Dおよびドレイン配線M1Dに変えて、実施の形態4の図21に示すドレインプラグP1Dおよびドレイン配線M1Dを適用してもよい。また、実施の形態9の図26に示すドレインプラグP1Dおよびドレイン配線M1Dに変えて、実施の形態1の図3に示すドレインプラグP1Dおよびドレイン配線M1Dを適用してもよい。また、実施の形態9の図26に示すドレインプラグP1Dおよびドレイン配線M1Dに変えて、実施の形態4の図21に示すドレインプラグP1Dおよびドレイン配線M1Dを適用してもよい。また、実施の形態9の図26に示すソースプラグP1Sに変えて、実施の形態1の図3に示すソースプラグP1Sを適用してもよい。また、上記実施の形態においては、ソース裏面電極SEを形成し、配線基板との接続を基板の裏面側から図ったが、上記実施の形態9に係わる構成例以外の構成においては、ソース裏面電極SEを形成せず、基板の上面にソースパッド領域を形成してもよい。例えば、ソース配線M1S上に、このソース配線M1Sと接続される第2層配線および第3層配線などの多層配線を構成し、最上層配線の一部をソースパッド領域として、このソースパッド領域と配線基板の外部接続端子とをワイヤ金線などで接続する構成としてもよい。このように、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。"