入力コマンドによって互いに異なる電圧レベルを有する複数種類のコマンド電圧パルスの印加を受ける抵抗性メモリセルと、前記抵抗性メモリセルの一端と他端との間に接続されて前記抵抗性メモリセルを通過する電流量が目標レベルに到達されたのかを検出し、その検出結果によって前記抵抗性メモリセルが通過させる電流量を制限するためのプルダウン電流経路を選択的に形成するとともに、前記複数種類のコマンド電圧パルスによって前記目標レベルを調節するフィードバック部と、を備えることを特徴とする半導体メモリ装置。前記抵抗性メモリセルは単極性スイッチング特性を有することを特徴とする請求項1に記載の半導体メモリ装置。前記抵抗性メモリセルは、下部電極と上部電極との間に単極性スイッチング特性を有するポリマー物質が挿入されていることを特徴とする請求項1に記載の半導体メモリ装置。前記ポリマー物質は、PI-DPCまたはPI-carbazolまたはPEDOT:PSSの中のいずれか一つで構成されることを特徴とする請求項3に記載の半導体メモリ装置。前記入力コマンドとしてデータ書き込みコマンドが入力されると第1電圧レベルを有する書き込み電圧パルスを出力し、前記入力コマンドとしてデータ消去コマンドが入力されると第2電圧レベルを有する消去電圧パルスを出力し、前記入力コマンドとしてデータ読み取りコマンドが入力されると第3電圧レベルを有する読み取り電圧パルスを出力する電圧パルス生成部と、をさらに備え、前記第1電圧レベルは前記第3電圧レベルより高く、前記第2電圧レベルは前記第3電圧レベルより低いことを特徴とする請求項1に記載の半導体メモリ装置。データ読み取りコマンドの入力に応答して前記抵抗性メモリセルを通過する電流量を感知して出力データとして出力するデータ感知部と、をさらに備えることを特徴とする請求項1に記載の半導体メモリ装置。前記フィードバック部は、データ書き込みコマンド及びデータ読み取りコマンドが順次的に入力される第1動作サイクルで前記抵抗性メモリセルが通過させることができる最大の電流量を第1許容電流に制限し、データ消去コマンド及び前記データ読み取りコマンドが順次的に入力される第2動作サイクルで前記抵抗性メモリセルが通過させることができる最大の電流量を前記第1許容電流より高いレベルを有する第2許容電流に制限することを特徴とする請求項1に記載の半導体メモリ装置。入力コマンドによって互いに異なる電圧レベルを有する複数種類のコマンド電圧パルスの印加を受ける抵抗性メモリセルと、前記コマンド電圧パルスの電圧レベルを検出し、その検出結果を電流制御信号として出力する電流制御信号生成部と、前記抵抗性メモリセルの一端と他端との間に接続されて前記抵抗性メモリセルを通過する電流量が目標レベルに到達されたのかを検出し、その検出結果によって前記抵抗性メモリセルが通過させる電流量を制限するためのプルダウン電流経路を選択的に形成するとともに、前記電流制御信号の制御によって前記目標レベルを調節するフィードバック部と、を備えることを特徴とする半導体メモリ装置。前記抵抗性メモリセルは単極性スイッチング特性を有することを特徴とする請求項8に記載の半導体メモリ装置。前記抵抗性メモリセルは、下部電極と上部電極との間に単極性スイッチング特性を有するポリマー物質が挿入されていることを特徴とする請求項8に記載の半導体メモリ装置。前記ポリマー物質はPI-DPCまたはPI-carbazolまたはPEDOT:PSSの中のいずれかの一つで構成されることを特徴とする請求項10に記載の半導体メモリ装置。前記入力コマンドとしてデータ書き込みコマンドが入力されると第1電圧レベルを有する書き込み電圧パルスを出力し、前記入力コマンドとしてデータ消去コマンドが入力されると第2電圧レベルを有する消去電圧パルスを出力し、前記入力コマンドとしてデータ読み取りコマンドが入力されると第3電圧レベルを有する読み取り電圧パルスを出力する電圧パルス生成部と、をさらに備え、前記第1電圧レベルは前記第3電圧レベルより高く、前記第2電圧レベルは前記第3電圧レベルより低いことを特徴とする請求項8に記載の半導体メモリ装置。データ読み取りコマンドの入力に応答して前記抵抗性メモリセルを通過する電流量を感知して出力データとして出力するデータ感知部と、をさらに備えることを特徴とする請求項8に記載の半導体メモリ装置。前記フィードバック部は、データ書き込みコマンド及びデータ読み取りコマンドが順次的に入力される第1動作サイクルで前記抵抗性メモリセルが通過させることができる最大の電流量を第1許容電流に制限し、データ消去コマンド及び前記データ読み取りコマンドが順次的に入力される第2動作サイクルで前記抵抗性メモリセルが通過させることができる最大の電流量を前記第1許容電流より高いレベルを有する第2許容電流に制限することを特徴とする請求項8に記載の半導体メモリ装置。前記フィードバック部は、前記電流制御信号のレベルに応じて、前記抵抗性メモリセルを通過する電流量が第1目標レベルに到達したことに応じて前記プルダウン電流経路を形成するか、前記第1目標レベルよりさらに高い第2目標レベルに到達したことに応じて前記プルダウン電流経路を形成するかを切り替えることを特徴とする、請求項8に記載の半導体メモリ装置。前記フィードバック部は、第1基準電圧及び前記第1基準電圧より低い電圧レベルを有する第2基準電圧を基準にして前記抵抗性メモリセルが通過させる電流により形成された形成電圧を検出し、その検出結果によって前記プルダウン電流経路を選択的に形成して前記抵抗性メモリセルが通過させる電流量を制限する許容電流調節部と、前記電流制御信号に応答して前記第2基準電圧の電圧レベルを前記第1基準電圧の電圧レベルより上昇させる基準電圧調節部と、を備えることを特徴とする請求項8に記載の半導体メモリ装置。前記許容電流調節部は、前記第1基準電圧及び前記第2基準電圧と、前記形成電圧を比較する比較部と、前記比較部の比較結果によってプルアップ/プルダウン電流経路を選択的に形成するプルアップ/プルダウン駆動部と、を備えることを特徴とする請求項16に記載の半導体メモリ装置。前記基準電圧調節部は、アノードが前記電流制御信号を入力を受け、カソードが前記第2基準電圧の入力ノードに接続されるダイオードを含むことを特徴とする請求項16に記載の半導体メモリ装置。前記電流制御信号生成部は、第1基準電圧及び前記第1基準電圧より低い電圧レベルを有する第2基準電圧と前記コマンド電圧パルスの電圧レベルを比較して、その比較結果を第1比較結果信号及び第2比較結果信号として出力する比較部と、前記第1比較結果信号及び第2比較結果信号の制御によって前記電流制御信号を出力するRSラッチ部と、を含むことを特徴とする請求項8に記載の半導体メモリ装置。入力コマンドによって互いに異なる電圧レベルを有する複数種類のコマンド電圧パルスの印加を受ける抵抗性メモリセルと、前記コマンド電圧パルスの電圧レベルを検出し、その検出結果を電流制御信号として出力する電流制御信号生成部と、第1基準電圧及び前記第1基準電圧より低い電圧レベルを有する第2基準電圧を基準にして前記抵抗性メモリセルが通過させる電流により形成された形成電圧を検出し、その検出結果によってプルダウン電流経路を選択的に形成するとともに、前記抵抗性メモリセルが通過させる電流量を制限する許容電流調節部と、前記電流制御信号に応答して前記第2基準電圧の電圧レベルを前記第1基準電圧の電圧レベルより上昇させる基準電圧調節部と、を備えることを特徴とする半導体メモリ装置。前記抵抗性メモリセルは単極性スイッチング特性を有することを特徴とする請求項20に記載の半導体メモリ装置。前記抵抗性メモリセルは、下部電極と上部電極との間に単極性スイッチング特性を有するポリマー物質が挿入されていることを特徴とする請求項20に記載の半導体メモリ装置。前記ポリマー物質はPI-DPCまたはPI-carbazolまたはPEDOT:PSSの中のいずれかの一つで構成されることを特徴とする請求項22に記載の半導体メモリ装置。前記入力コマンドとしてデータ書き込みコマンドが入力されると第1電圧レベルを有する書き込み電圧パルスを出力し、前記入力コマンドとしてデータ消去コマンドが入力されると第2電圧レベルを有する消去電圧パルスを出力して、前記入力コマンドとしてデータ読み取りコマンドが入力されると第3電圧レベルを有する読み取り電圧パルスを出力する電圧パルス生成部と、をさらに備え、前記第1電圧レベルは前記第3電圧レベルより高く、前記第2電圧レベルは前記第3電圧レベルより低いことを特徴とする請求項20に記載の半導体メモリ装置。データ読み取りコマンドの入力に応答して前記抵抗性メモリセルを通過する電流量を感知して出力データとして出力するデータ感知部と、をさらに備えることを特徴とする請求項20に記載の半導体メモリ装置。前記許容電流調節部は、データ書き込みコマンド及びデータ読み取りコマンドが順次的に入力される第1動作サイクルで前記抵抗性メモリセルが通過させることができる最大の電流量を第1許容電流に制限し、データ消去コマンド及び前記データ読み取りコマンドが順次的に入力される第2動作サイクルで前記抵抗性メモリセルが通過させることができる最大の電流量を前記第1許容電流より高いレベルを有する第2許容電流に制限することを特徴とする請求項20に記載の半導体メモリ装置。前記許容電流調節部は、前記電流制御信号の制御によって、前記抵抗性メモリセルを通過する電流量が第1目標レベルに到達した時前記プルダウン電流経路を形成したり前記第1目標レベルよりさらに高い第2目標レベルに到達した時前記プルダウン電流経路を形成するのを特徴とする請求項20に記載の半導体メモリ装置。前記許容電流調節部は、前記第1基準電圧及び前記第2基準電圧と、前記形成電圧を比較する比較部と、前記比較部の比較結果によってプルアップ/プルダウン電流経路を選択的に形成するプルアップ/プルダウン駆動部と、を含むことを特徴とする請求項20に記載の半導体メモリ装置。前記基準電圧調節部は、アノードが前記電流制御信号の入力を受け、カソードが前記第2基準電圧の入力ノードに接続されるダイオードを含むことを特徴とする請求項20に記載の半導体メモリ装置。前記電流制御信号生成部は、第3基準電圧及び第4基準電圧と前記コマンド電圧パルスの電圧レベルを比較して、その比較結果を第1比較結果信号及び第2比較結果信号として出力する比較部と、前記第1比較結果信号及び第2比較結果信号の制御によって前記電流制御信号を出力するRSラッチ部と、を含むことを特徴とする請求項20に記載の半導体メモリ装置。入力コマンドによって互いに異なる電圧レベルを有する複数種類のコマンド電圧パルスの印加を受けて単極性スイッチング動作を遂行する抵抗性メモリセルを含む半導体メモリ装置の駆動方法において、前記抵抗性メモリセルが通過させることができる最大の電流量を第1許容電流に設定する工程と、前記抵抗性メモリセルに書き込み電圧パルスを印加してデータ書き込み動作を実行する工程と、前記抵抗性メモリセルに読み取り電圧パルスを印加して、前記抵抗性メモリセルの電気的な状態を感知することによって、第1データ検証動作を実行する工程と、を含むことを特徴とする半導体メモリ装置の駆動方法。前記抵抗性メモリセルが通過させることができる最大の電流量を前記第1許容電流より高いレベルを有する第2許容電流で設定する工程と、前記抵抗性メモリセルに消去電圧パルスを印加してデータ消去動作を実行する工程と、前記抵抗性メモリセルに読み取り電圧パルスを印加して、前記抵抗性メモリセルの電気的な状態を感知することによって、第2データ検証動作を実行する工程と、をさらに含むことを特徴とする請求項31に記載の半導体メモリ装置の駆動方法。本発明は単極性スイッチング特性を有する抵抗性メモリセルを含む半導体メモリ装置及びその駆動方法を提供する。本発明の第1の態様によれば、入力コマンドによって互いに異なる電圧レベルを有する複数種類のコマンド電圧パルスの印加を受ける抵抗性メモリセルと、前記抵抗性メモリセルの一端と他端との間に接続されて前記抵抗性メモリセルを通過する電流量が目標レベルに到達されたのかを検出し、その検出結果によって前記抵抗性メモリセルが通過させる電流量を制限するためのプルダウン電流経路を選択的に形成するとともに、前記複数種類のコマンド電圧パルスによって前記目標レベルを調節するフィードバック部と、を含む半導体メモリ装置が提供される。また、本発明の第2の態様によれば、入力コマンドによって互いに異なる電圧レベルを有する複数種類のコマンド電圧パルスの印加を受ける抵抗性メモリセルと、前記コマンド電圧パルスの電圧レベルを検出し、その検出結果を電流制御信号として出力する電流制御信号生成部と、前記抵抗性メモリセルの一端と他端との間に接続されて前記抵抗性メモリセルを通過する電流量が目標レベルに到達されたのかを検出し、その検出結果によって前記抵抗性メモリセルが通過させる電流量を制限するためのプルダウン電流経路を選択的に形成するとともに、前記電流制御信号の制御によって前記目標レベルを調節するフィードバック部と、を備える半導体メモリ装置が提供される。また、本発明の第3の態様によれば、入力コマンドによって互いに異なる電圧レベルを有する複数種類のコマンド電圧パルスの印加を受ける抵抗性メモリセルと、前記コマンド電圧パルスの電圧レベルを検出し、その検出結果を電流制御信号として出力する電流制御信号生成部と、第1基準電圧及び前記第1基準電圧より低い電圧レベルを有する第2基準電圧を基準にして前記抵抗性メモリセルが通過させる電流により形成された形成電圧を検出し、その検出結果によってプルダウン電流経路を選択的に形成するとともに、前記抵抗性メモリセルが通過させる電流量を制限する許容電流調節部と、前記電流制御信号に応答して前記第2基準電圧の電圧レベルを前記第1基準電圧の電圧レベルより上昇させる基準電圧調節部と、を備える半導体メモリ装置が提供される。また、本発明の第4の態様によれば、入力コマンドによって互いに異なる電圧レベルを有する複数種類のコマンド電圧パルスの印加を受けて単極性スイッチング動作を遂行する抵抗性メモリセルを含む半導体メモリ装置の駆動方法において、前記抵抗性メモリセルが通過させることができる最大の電流量を第1許容電流で設定する工程と、前記抵抗性メモリセルに書き込み電圧パルスを印加してデータ書き込み動作を実行する工程と、前記抵抗性メモリセルに読み取り電圧パルスを印加して、前記抵抗性メモリセルの電気的な状態を感知することによって、第1データ検証動作を実行する工程と、を含む半導体メモリ装置の駆動方法が提供される。本発明に係る半導体メモリ装置及び半導体メモリ装置の駆動方法によれば、単極性スイッチング特性を有する抵抗性メモリセルを效率的に駆動することができる。以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の実施形態を貼付した図面を参照して説明する。図面及び詳細な説明で素子、ブロックなどを指し示す場合に使用する用語、記号、符号などは必要によって細部単位別に表記することもできる。従って、同じ用語、記号、符号が全体の回路で同じ素子などを指し示せないこともある。一般的に回路の論理信号及び2進化binaryデータ値は電圧レベルに対応してハイレベルHまたはローレベルLで区分して、各々‘1’と‘0’などで表現することもできる。また、必要によって追加的にハイインピーダンスHi-Z状態などを有することができるものとする。抵抗性メモリセルは両極性スイッチングbipolarswitchingまたは単極性スイッチングunipolarswitchingの2種類タイプのスイッチング特性を有するように製造できる。まず、両極性スイッチング動作は、単にポジティブ電圧及びネガティブ電圧の中いずれか一つの電圧が印加されることによって抵抗性メモリセルがターンオンまたはターンオフ状態に変化する動作である。ここで抵抗性メモリセルがターンオン状態になるということは、ターンオフ状態に比べて相対的にとても低い抵抗値を有することと定義することができる。また、抵抗性メモリセルのターンオン状態はセット状態と記述することができ、ターンオフ状態をリセット状態と記述することができる。次に、単極性スイッチング動作は両極性スイッチングとは異なり、抵抗性メモリセルをターンオフ状態からターンオン状態に変化させるために、書き込み電圧パルスを印加する前に抵抗性メモリセルが通過させることができる最大の電流量をあらかじめ設定しなければならない。これを第1許容電流またはセット許容電流SCC:SetComplianceCurrentと定義することができる。すなわち、ターンオン状態の抵抗性メモリセルは最大のセット許容電流だけの電流量のみを通過させることができるように制御されなければならない。セット許容電流SCCが設定された以後に、書き込み電圧パルスが接地電圧VSSからポジティブ電圧レベルに上昇してセット電圧に到達すると、抵抗性メモリセルがターンオン状態になる。この時、抵抗性メモリセルを通過する電流はセット許容電流SCCまでに制限される。また、抵抗性メモリセルをターンオン状態からターンオフ状態に変化させるために、消去電圧パルスを印加する前に抵抗性メモリセルが通過させることができる最大の電流量をまた設定しなければならない。これを第2許容電流またはリセット許容電流RCC:ResetComplianceCurrentと定義することができる。すなわち、ターンオフ状態の抵抗性メモリセルは最大のリセット許容電流RCCだけの電流量のみを通過させることができるように制御されなければならない。リセット許容電流RCCが設定された以後に、消去電圧パルスが接地電圧VSSからポジティブ電圧レベルに上昇してリセット電圧に到達すると、抵抗性メモリセルを通過する電流が瞬間的にセット許容電流SCCよりさらに高く流れ、それから急激に低くなって、抵抗性メモリセルがターンオフ状態となる。この時、抵抗性メモリセルを通過する電流は最大のリセット許容電流RCCまでに制限される。このような抵抗性メモリセルの単極性スイッチング特性はポジティブ電圧方向だけでなくネガティブ電圧方向でも対称的であり、このようなターンオフ状態及びターンオン状態の間の可逆的な特性変化は伝導性フィラメントconductingfilament理論で説明することができる。要約すると、セット許容電流SCCまたはリセット許容電流RCCをあらかじめ設定した状態で書き込み電圧パルスまたは消去電圧パルスを抵抗性メモリセルに印加する動作を通してスイッチング動作を発生させる。セット状態及びリセット状態による抵抗性メモリセルの抵抗値は電源がオフになっても、引続き維持される不揮発性特性を有する。図1は本発明の一実施形態に係る抵抗性メモリセルの単極性スイッチング特性を表した図である。図1を参照すれば、初期に抵抗性メモリセルはターンオフ状態であり高い抵抗値を有する。抵抗性メモリセルに印加される電圧を接地電圧VSSから3Vまで上昇させると、電流は2.2V程度で急激に増加して抵抗性メモリセルはターンオン状態に変更される。ターンオン状態の抵抗性メモリセルはターンオフ状態に比べて相対的にとても低い抵抗値を有する。一方、ターンオフ状態からターンオン状態に転換される時、抵抗性メモリセルが通過させることができる最大の電流はセット許容電流SCCのみに制限される。また、ターンオン状態からターンオフ状態に転換される時、抵抗性メモリセルが通過させることができる最大の電流はリセット許容電流RCCのみに制限される。ターンオン状態からターンオフ状態に転換される時、要求される電流をリセット電流RC:ResetCurrentと称することにする。リセット許容電流RCCが設定された以後に、ターンオン状態の抵抗性メモリセルに印加される電圧を接地電圧VSSから1.0Vまで上昇させる場合、流れる電流がリセット電流RCまで到達した以後に0.3Vで急激に減少する。これは抵抗値が大きくなって抵抗性メモリセルがターンオフ状態に転換されたことを意味する。図2は本発明の一実施形態に係る抵抗性メモリセルの構造を表した図である。図2を参照すれば、抵抗性メモリセルは下部電極BottomElectrode100と上部電極TopElectrode200との間に単極性スイッチング特性を有するポリマー物質300が挿入されている。ここでポリマー物質300はPI-DPCまたはPI-carbazolまたはPEDOT:PSSの中のいずれか一つで構成されることができる。図3は本発明の一実施形態に係る半導体メモリ装置の構成図である。本実施形態に係る半導体メモリ装置は提案しようとする技術的な思想を明確に説明するための簡略な構成だけを含んでいる。図3を参照すれば、半導体メモリ装置は、電圧パルス生成部10と、抵抗性メモリセル20と、電流制御信号生成部30と、フィードバック部40と、データ感知部50を具備する。前記のように構成される半導体メモリ装置の細部構成と主要動作を注意深くみると次の通りである。電圧パルス生成部10は入力コマンドCMDの入力を受けてコマンド電圧パルスV_PULSEを生成する。すなわち、データ書き込みコマンドが入力されると第1電圧レベルを有する書き込み電圧パルスW_PULSEを出力し、データ消去コマンドが入力されると第2電圧レベルを有する消去電圧パルスE_PULSEを出力し、データ読み取りコマンドが入力されると第3電圧レベルを有する読み取り電圧パルスR_PULSEを出力する。ここで第1電圧レベルは第3電圧レベルより高く、第2電圧レベルは第3電圧レベルより低いものとする。抵抗性メモリセル20は、入力コマンドCMDにより互いに異なる電圧レベルを有する複数種類のコマンド電圧パルスV_PULSEの印加を受ける。ここで抵抗性メモリセル20は単極性スイッチング特性を有する素子とする。フィードバック部40は抵抗性メモリセル20の一端N0と他端N1との間に接続されている。フィードバック部40は、抵抗性メモリセル20を通過する電流量が目標レベルに到達したのかを検出し、その検出結果によって抵抗性メモリセル20が通過させる電流量を制限するためのプルダウン電流経路PULLDOWNCURRENTPATHを選択的に形成する。一方、本実施形態では電流制御信号生成部30がコマンド電圧パルスV_PULSEの電圧レベルを検出し、その検出結果を電流制御信号CTRL_Iとして出力する。したがって、フィードバック部40は電流制御信号CTRL_Iの制御によって目標レベルを調節するので、どのコマンド電圧パルスV_PULSEが入力されるのかによって目標レベルが調節される。ここで目標レベルが調節されるということは抵抗性メモリセル20が通過させる電流量の制限レベルを調節することができるということを意味する。また、フィードバック部40は、データ書き込みコマンド及びデータ読み取りコマンドが順次的に入力される第1動作サイクルで抵抗性メモリセル20が通過させることができる最大の電流量を第1許容電流に制限する。また、フィードバック部40は、データ消去コマンド及びデータ読み取りコマンドが順次的に入力される第2動作サイクルで抵抗性メモリセル20が通過させることができる最大の電流量を第1許容電流より高いレベルを有する第2許容電流に制限する。したがって、第1動作サイクルの間、データ書き込みコマンド及びデータ読み取りコマンドによる書き込み電圧パルスW_PULSE及び読み取り電圧パルスR_PULSEが順次的に印加されると、ターンオフ状態の抵抗性メモリセル20がターンオン状態に転換されて抵抗値が非常に低くなるようになる。また、第2動作サイクルの間、データ消去コマンド及びデータ読み取りコマンドによる消去電圧パルスE_PULSE及び読み取り電圧パルスR_PULSEが順次的に印加されると、ターンオン状態の抵抗性メモリセル20がターンオフ状態に再び転換されて抵抗値が非常に高くようになる。本実施形態において電流制御信号生成部30は、比較部31、比較部32、RSラッチ部33で構成される。比較部31及び比較部32は、第3基準電圧VREF3及び第4基準電圧VREF4とコマンド電圧パルスV_PULSEの電圧レベルを比較し、その比較結果を第1比較結果信号S及び第2比較結果信号Rとして出力する。RSラッチ部33は第1比較結果信号S及び第2比較結果信号Rの制御によって電流制御信号CTRL_Iを選択的に活性化して出力する。データ感知部50は、データ読み取りコマンドの入力の時に抵抗性メモリセル20を通過する電流量を感知して出力データD_OUTとして出力する。すなわち、抵抗性メモリセル20がターンオン状態、すなわちセット状態であると抵抗値が非常に低いので大きい電流が流れる。また、抵抗性メモリセル20がターンオフ状態、すなわちリセット状態であると抵抗値が非常に高いので電流がほとんど流れない。データ感知部50はこのような抵抗値の変化による電流量の変化を感知して、その感知結果によって出力データD_OUTを出力する。図4は図3の半導体メモリ装置のさらに具体的な実施形態を表した図である。本実施形態に係る半導体メモリ装置は提案しようとする技術的な思想を明確に説明するための簡略な構成だけを含んでいる。図4を参照すれば、半導体メモリ装置は電圧パルス生成部10と、抵抗性メモリセル20と、電流制御信号生成部30と、フィードバック部40と、データ感知部50を具備する。前記のように構成される半導体メモリ装置の細部構成と主要動作を注意深くみると次の通りである。電圧パルス生成部10は、入力コマンドCMDの入力を受けてコマンド電圧パルスV_PULSEを生成する。すなわち、データ書き込みコマンドが入力されると第1電圧レベルを有する書き込み電圧パルスW_PULSEを出力し、データ消去コマンドが入力されると第2電圧レベルを有する消去電圧パルスE_PULSEを出力し、データ読み取りコマンドが入力されると第3電圧レベルを有する読み取り電圧パルスR_PULSEを出力する。ここで第1電圧レベルは第3電圧レベルより高く、第2電圧レベルは第3電圧レベルより低いものとする。抵抗性メモリセル20は入力コマンドCMDによって互いに異なる電圧レベルを有する複数種類のコマンド電圧パルスV_PULSEの印加を受ける。ここで抵抗性メモリセル20は単極性スイッチング特性を有する素子とする。電流制御信号生成部30はコマンド電圧パルスV_PULSEの電圧レベルを検出し、その検出結果を電流制御信号CTRL_Iとして出力する。本実施形態では電流制御信号生成部30が比較部31と、比較部32と、RSラッチ部33で構成される。比較部31及び比較部32は、第3基準電圧VREF3及び第4基準電圧VREF4とコマンド電圧パルスV_PULSEの電圧レベルを比較し、その比較結果を第1比較結果信号S及び第2比較結果信号Rとして出力する。RSラッチ部33は第1比較結果信号S及び第2比較結果信号Rの制御によって電流制御信号CTRL_Iを選択的に活性化して出力する。フィードバック部40は、抵抗性メモリセル20の一端N0と他端N1との間に接続されている。フィードバック部40は、抵抗性メモリセル20を通過する電流量が目標レベルに到達したのかを検出し、その検出結果によって抵抗性メモリセル20が通過させる電流量を制限するためのプルダウン電流経路PULLDOWNCURRENTPATHを選択的に形成する。一方、フィードバック部40は、電流制御信号CTRL_Iの制御によって目標レベルを調節するので、目標レベルが調節されるということは抵抗性メモリセル20が通過させる電流量の制限レベルを調節することができるということを意味する。本実施形態でフィードバック部40は、許容電流調節部41と、基準電圧調節部42で構成される。本実施形態で許容電流調節部41は、第1基準電圧VREF1及び第2基準電圧VREF2と、形成電圧V_Nを比較する比較部41_1と、比較部41_1の比較結果によってプルアップ/プルダウン電流経路を選択的に形成するプルアップ/プルダウン駆動部41_2で構成される。許容電流調節部41は、第1基準電圧VREF1及び第1基準電圧VREF1より低い電圧レベルを有する第2基準電圧VREF2を基準として抵抗性メモリセル20が通過させる電流により形成された形成電圧V_Nを検出し、その検出結果によって抵抗性メモリセル20の一端N0にプルダウン電流経路PULLDOWNCURRENTPATHを選択的に形成する。この時、プルダウン電流経路が形成されると抵抗性メモリセルが通過させる電流量が制限される。本実施形態では形成電圧V_Nが第2基準電圧VREF2より高くなる時からプルダウン電流経路が形成される。また、本実施形態で基準電圧調節部42は、アノードが電流制御信号CTRL_Iの入力を受け、カソードが第2基準電圧VREF2の入力ノードに接続されるダイオードD1で構成されることができる。したがって、電流制御信号CTRL_Iがローレベルの場合はダイオードD1がターンオフされるので第2基準電圧VREF2は既存のレベルを維持し、電流制御信号CTRL_Iがハイレベルの場合はダイオードD1がターンオンされるので第2基準電圧VREF2は既存のレベルより上昇して第1基準電圧VREF1以上となる。許容電流調節部41は、データ書き込みコマンド及びデータ読み取りコマンドが順次的に入力される第1動作サイクルで抵抗性メモリセル20が通過させることができる最大の電流量を第1許容電流に制限する。また、許容電流調節部41は、データ消去コマンド及びデータ読み取りコマンドが順次的に入力される第2動作サイクルで抵抗性メモリセル20が通過させることができる最大の電流量を第1許容電流より高いレベルを有する第2許容電流に制限する。したがって、第1動作サイクルの間、データ書き込みコマンド及びデータ読み取りコマンドによる書き込み電圧パルスW_PULSE及び読み取り電圧パルスR_PULSEが順次的に印加されると、ターンオフ状態の抵抗性メモリセル20がターンオン状態に転換されて抵抗値が非常に低くなる。また、第2動作サイクルの間、データ消去コマンド及びデータ読み取りコマンドによる消去電圧パルスE_PULSE及び読み取り電圧パルスR_PULSEが順次的に印加されると、ターンオン状態の抵抗性メモリセル20がターンオフ状態に再び転換されて抵抗値が非常に高くなる。基準電圧調節部42は、電流制御信号CTRL_Iに応答して第2基準電圧VREF2の電圧レベルを第1基準電圧VREF1の電圧レベルより上昇させる。第2基準電圧VREF2の電圧レベルが第1基準電圧VREF1より高くなると、形成電圧V_Nが第1基準電圧VREFより高くなる時からプルダウン電流経路が形成される。形成電圧V_Nの電圧レベルは抵抗性メモリセル20を通過する電流量に比例して高まるので、許容電流の大きさがさらに大きくなるということで理解することができる。したがって、フィードバック部40の許容電流調節部41は、電流制御信号CTRL_Iがローレベルであると抵抗性メモリセル20を通過する電流量が第1目標レベルに到達した時にプルダウン電流経路を形成し、電流制御信号CTRL_Iがハイレベルであると、第1目標レベルよりさらに高い第2目標レベルに到達した時にプルダウン電流経路を形成する。データ感知部50は、データ読み取りコマンドの入力の時に抵抗性メモリセル20を通過する電流量を感知して出力データD_OUTとして出力する。すなわち、抵抗性メモリセル20がターンオン状態、すなわちセット状態であると抵抗値が非常に低いので大きい電流が流れる。また、抵抗性メモリセル20がターンオフ状態、すなわちリセット状態であると抵抗値が非常に高いので電流がほとんど流れない。データ感知部50はこのような抵抗値の変化による電流量の変化を感知して、その感知結果によって出力データD_OUTを出力する。図5は図3の電流制御信号生成部の内部動作を表した真理表である。図5の真理表は書き込み電圧パルスW_PULSE、読み取り電圧パルスR_PULSE、消去電圧パルスE_PULSE及び読み取り電圧パルスR_PULSEが順次的に印加されて、書き込み-読み取り-消去-読み取りのサイクルが連続的に発生する場合である。まず、書き込み電圧パルスW_PULSE及び読み取り電圧パルスR_PULSEが順次的に入力される第1動作サイクルで電流制御信号CTRL_Iはローレベルを維持するので、セット許容電流SCCが設定される。次に、消去電圧パルスE_PULSE及び読み取り電圧パルスR_PULSEが順次的に入力される第2動作サイクルで電流制御信号CTRL_Iはハイレベルを維持するので、セット許容電流SCCより高いレベルのリセット許容電流RCCが設定される。図6は本発明の一実施形態に係る半導体メモリ装置を制御するそれぞれのコマンド電圧パルス及び許容電流を表した図面であり、図7はデータ書き込み、データ読み取り及びデータ消去動作によるメモリセルのスイッチング動作を表した図である。図6及び図7を同時に参照して、データ書き込みコマンド、データ読み取りコマンド、データ消去コマンド及びデータ読み取りコマンドが順次的に印加されて、書き込み-読み取り-消去-読み取りのサイクルが連続的に発生する場合の動作を説明する。まず、セット許容電流SCCが設定された状態で書き込み電圧パルスW_PULSEと読み取り電圧パルスR_PULSEが順次的に印加される。これは、抵抗性メモリセルにセットデータSETDATAを保存して、保存されたデータを検証する動作と見なすことができる。次に、リセット許容電流RCCが設定された状態で消去電圧パルスE_PULSEと読み取り電圧パルスR_PULSEが順次的に印加される。これは抵抗性メモリセルにリセットデータRESETDATAを保存して、保存されたデータを検証する動作と見なすことができる。図8は本発明の一実施形態に係る半導体メモリ装置の各動作状態に対する結果を表した図である。図8を参照すれば、書き込み-読み取り-消去-読み取りのサイクルが連続的に発生する場合、順次的に印加される書き込み電圧パルスW_PULSE-読み取り電圧パルスR_PULSE-消去電圧パルスE_PULSE-読み取り電圧パルスR_PULSEのパルス形態と、各パルスが印加された時の単極性スイッチング動作による電流流れの変化が図示されている。書き込み電圧パルスW_PULSEが印加され抵抗性メモリセルがセット状態となると抵抗値が低くなるので、読み取り電圧パルスR_PULSEが印加された時に特定の大きさの電流が流れるようになる。反面に、消去電圧パルスE_PULSEが印加され抵抗性メモリセルがリセット状態となると抵抗値が非常に高くなるので、読み取り電圧パルスR_PULSEが印加された時に電流がほとんど流れない。前述したように、入力コマンドによって互いに異なる電圧レベルを有する複数種類のコマンド電圧パルスの印加を受けて単極性スイッチング動作を遂行する抵抗性メモリセルを含む半導体メモリ装置の駆動方法は、抵抗性メモリセルが通過させることができる最大の電流量を第1許容電流で設定する工程と、抵抗性メモリセルに書き込み電圧パルスを印加してデータ書き込み動作を実行する工程と、抵抗性メモリセルに読み取り電圧パルスを印加して、抵抗性メモリセルの電気的な状態を感知することによって、第1データ検証動作を実行する工程と、抵抗性メモリセルが通過させることができる最大の電流量を第1許容電流より高いレベルを有する第2許容電流で設定する工程と、抵抗性メモリセルに消去電圧パルスを印加してデータ消去動作を実行する工程と、抵抗性メモリセルに読み取り電圧パルスを印加して、抵抗性メモリセルの電気的な状態を感知することによって、第2データ検証動作を実行する工程を含む。このように、本発明の一実施形態に係る半導体メモリ装置及び半導体メモリ装置の駆動方法によれば、単極性スイッチング特性を有する抵抗性メモリセルを效率的に駆動することができる。以上、本発明の実施形態によって具体的な説明をした。参考的に、本発明の技術的の思想とは直接関連がない部分であるが、本発明をより詳細に説明するために追加的な構成を含んだ実施形態を例示することができる。また、信号及び回路の活性化の状態を表すためのアクティブハイまたはアクティブローの構成は実施形態によって異ならせることができる。また、同じ機能を具現するために必要によってトランジスターの構成を変更することができる。すなわち、PMOSトランジスターとNMOSトランジスターの構成は互いに代替でき、必要によって多様なトランジスターを利用して具現される。また、同じ機能を具現するために必要によってロジックゲートの構成を変更できる。すなわち不正論理積手段、不正論理合手段などはナンドゲートNANDGATE、ノアゲートNORGATE、インバータINVERTERなどの多様な組み合わせを通して構成されることができる。このような回路の変更は非常に変形例が多く、これらの変形例は当業者ならば誰でも容易に類推できるのでそれに対する列挙は省略する。このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表わされ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと理解されるべきである。