リード電圧を用いてメモリセルアレイに保存された第1データを読み出す段階と、前記第1データに含まれた1と0とのうちの何れか一つの個数をカウントしたカウント値と基準カウント値とを比較し、該比較結果に従って、前記メモリセルアレイの第1領域に保存された第2データを読み出すために、前記リード電圧を変更する段階とを有することを特徴とする不揮発性メモリ装置の読み出し方法。前記変更されたリード電圧についての情報を前記メモリセルアレイの第2領域に保存する段階と、前記第2領域に保存された前記情報に対応する前記変更されたリード電圧を用いて、前記第2データを読み出す段階とをさらに有することを特徴とする請求項1に記載の不揮発性メモリ装置の読み出し方法。前記メモリセルアレイが、前記第1データを保存するための複数のマルチレベルセルを含む場合、前記複数のマルチレベルセルのそれぞれは、複数の状態のうちの何れか一つの状態を有するようにプログラムされることを特徴とする請求項1に記載の不揮発性メモリ装置の読み出し方法。第1リード動作間に第1リード電圧によって不揮発性メモリ装置のメモリセルアレイから最初に出力された第1データを受信する段階と、前記第1データに対する読み出し動作が成功したか否かを判断する段階と、前記読み出し動作が成功した後、第2リード動作間に前記メモリセルアレイに保存された第2データを読み出すために必要なリード電圧を、前記第1リード電圧から第2リード電圧に変更するための情報を保存する段階とを有することを特徴とするメモリコントローラの動作方法。前記第1データに含まれた1と0とのうちの何れか一つの個数をカウントしてカウント値を出力する段階と、前記読み出し動作が成功した後、前記カウント値と基準カウント値とを比較し、該比較結果に従って、前記第1リード電圧を前記第2リード電圧に変更するための前記情報を生成する段階とをさらに有することを特徴とする請求項4に記載のメモリコントローラの動作方法。前記読み出し動作が成功したか否かを判断する段階は、前記第1データに対するエラー訂正デコーディング結果によって判断されることを特徴とする請求項4に記載のメモリコントローラの動作方法。前記読み出し動作が成功したか否かを判断する段階は、前記第1データに対するエラー訂正デコーディング結果によってエラー訂正された第1データが、ホストに伝送されたか否かによって判断されることを特徴とする請求項4に記載のメモリコントローラの動作方法。前記第2データは、メモリブロック単位のデータであることを特徴とする請求項4に記載のメモリコントローラの動作方法。前記第2データは、ページ単位のデータであることを特徴とする請求項4に記載のメモリコントローラの動作方法。前記第2データは、ワードライン単位のデータであることを特徴とする請求項4に記載のメモリコントローラの動作方法。第1リード動作間に第1リード電圧によって不揮発性メモリ装置のメモリセルアレイから最初に出力された第1データを受信する段階と、前記第1データに対する読み出し動作が成功したか否かを判断する段階と、前記読み出し動作が成功した後、前記第1データに含まれるエラービット数と基準値とを比較し、該比較結果に従って、第2リード動作間に前記メモリセルアレイに保存された第2データを読み出すために必要なリード電圧を、前記第1リード電圧から第2リード電圧に変更するための情報を保存する段階とを有することを特徴とするメモリコントローラの動作方法。前記情報を保存する段階は、前記エラービット数が、前記基準値より大きい時、前記第1リード電圧を前記第1リード電圧より低い前記第2リード電圧に変更する内容の前記情報を生成することを特徴とする請求項11に記載のメモリコントローラの動作方法。第1リード動作間に不揮発性メモリ装置が、第1リード電圧によって、前記不揮発性メモリ装置のメモリセルアレイから最初に出力された第1データをメモリコントローラに伝送する段階と、前記メモリコントローラは、前記第1データに対する読み出し動作が成功したか否かを判断し、前記読み出し動作が成功した後、前記メモリコントローラは、前記第1リード電圧を第2リード電圧に変更する内容の情報を生成してメモリに保存する段階とを有することを特徴とするメモリシステムの動作方法。第1リード動作間に不揮発性メモリ装置が、第1リード電圧によって、前記不揮発性メモリ装置のメモリセルアレイから最初に出力された第1データをメモリコントローラに伝送する段階と、前記メモリコントローラが、前記第1データに含まれた1と0とのうちの何れか一つの個数をカウントしてカウント値を出力する段階と、前記メモリコントローラが、前記第1データに対する読み出し動作が成功したか否かを判断する段階と、前記読み出し動作が成功した時、前記メモリコントローラは、前記カウント値と基準カウント値とを比較し、該比較結果に従って、前記第1リード電圧を第2リード電圧に変更する内容の情報をメモリに保存する段階とを有することを特徴とするメモリシステムの動作方法。第1リード動作間に不揮発性メモリ装置が、第1リード電圧によって、前記不揮発性メモリ装置のメモリセルアレイから最初に出力された第1データをメモリコントローラに伝送する段階と、前記メモリコントローラが、前記第1データに対する読み出し動作が成功したか否かを判断する段階と、前記読み出し動作が成功した時、前記メモリコントローラは、前記第1データに含まれたエラービット数と基準値とを比較し、該比較結果に従って、前記第1リード電圧を第2リード電圧に変更する内容の情報をメモリに保存する段階とを有することを特徴とするメモリシステムの動作方法。そこで、本発明は上記従来の不揮発性メモリ装置における問題点に鑑みてなされたものであって、本発明の目的は、読み出し動作成功後にリードリトライなしにリードパラメータを変更することによって、その後の読み出し動作時に読み出し動作の失敗回数を減らし、リードリトライを行うアルゴリズムの実行回数を減らして、読み出し性能を向上させうるリードパラメータ変更方法と該方法を行うことができる不揮発性メモリ装置の読み出し方法及びメモリコントローラの動作方法並びにメモリシステムの動作方法を提供することにある。上記目的を達成するためになされた本発明による不揮発性メモリ装置の読み出し方法は、リード電圧を用いてメモリセルアレイに保存された第1データを読み出す段階と、前記第1データに含まれた1と0とのうちの何れか一つの個数をカウントしたカウント値と基準カウント値とを比較し、該比較結果に従って、前記メモリセルアレイの第1領域に保存された第2データを読み出すために、前記リード電圧を変更する段階とを有することを特徴とする。前記変更されたリード電圧についての情報を前記メモリセルアレイの第2領域に保存する段階と、前記第2領域に保存された前記情報に対応する前記変更されたリード電圧を用いて、前記第2データを読み出す段階とをさらに有することが好ましい。前記メモリセルアレイが、前記第1データを保存するための複数のマルチレベルセルを含む場合、前記複数のマルチレベルセルのそれぞれは、複数の状態のうちの何れか一つの状態を有するようにプログラムされることが好ましい。上記目的を達成するためになされた本発明によるメモリコントローラの動作方法は、第1リード動作間に第1リード電圧によって不揮発性メモリ装置のメモリセルアレイから最初に出力された第1データを受信する段階と、前記第1データに対する読み出し動作が成功したか否かを判断する段階と、前記読み出し動作が成功した後、第2リード動作間に前記メモリセルアレイに保存された第2データを読み出すために必要なリード電圧を、前記第1リード電圧から第2リード電圧に変更するための情報を保存する段階とを有することを特徴とする。前記第1データに含まれた1と0とのうちの何れか一つの個数をカウントしてカウント値を出力する段階と、前記読み出し動作が成功した後、前記カウント値と基準カウント値とを比較し、該比較結果に従って、前記第1リード電圧を前記第2リード電圧に変更するための前記情報を生成する段階とをさらに有することが好ましい。前記読み出し動作が成功したか否かを判断する段階は、前記第1データに対するエラー訂正デコーディング結果によって判断されることが好ましい。前記読み出し動作が成功したか否かを判断する段階は、前記第1データに対するエラー訂正デコーディング結果によってエラー訂正された第1データが、ホストに伝送されたか否かによって判断されることが好ましい。前記第2データは、メモリブロック単位のデータであることが好ましい。前記第2データは、ページ単位のデータであることが好ましい。前記第2データは、ワードライン単位のデータであることが好ましい。また、上記目的を達成するためになされた本発明によるメモリコントローラの動作方法は、第1リード動作間に第1リード電圧によって不揮発性メモリ装置のメモリセルアレイから最初に出力された第1データを受信する段階と、前記第1データに対する読み出し動作が成功したか否かを判断する段階と、前記読み出し動作が成功した後、前記第1データに含まれるエラービット数と基準値とを比較し、該比較結果に従って、第2リード動作間に前記メモリセルアレイに保存された第2データを読み出すために必要なリード電圧を、前記第1リード電圧から第2リード電圧に変更するための情報を保存する段階とを有することを特徴とする。前記情報を保存する段階は、前記エラービット数が、前記基準値より大きい時、前記第1リード電圧を前記第1リード電圧より低い前記第2リード電圧に変更する内容の前記情報を生成することが好ましい。上記目的を達成するためになされた本発明によるメモリシステムの動作方法は、第1リード動作間に不揮発性メモリ装置が、第1リード電圧によって、前記不揮発性メモリ装置のメモリセルアレイから最初に出力された第1データをメモリコントローラに伝送する段階と、前記メモリコントローラは、前記第1データに対する読み出し動作が成功したか否かを判断し、前記読み出し動作が成功した後、前記メモリコントローラは、前記第1リード電圧を第2リード電圧に変更する内容の情報を生成してメモリに保存する段階とを有することを特徴とする。また、上記目的を達成するためになされた本発明によるメモリシステムの動作方法は、第1リード動作間に不揮発性メモリ装置が、第1リード電圧によって、前記不揮発性メモリ装置のメモリセルアレイから最初に出力された第1データをメモリコントローラに伝送する段階と、前記メモリコントローラが、前記第1データに含まれた1と0とのうちの何れか一つの個数をカウントしてカウント値を出力する段階と、前記メモリコントローラが、前記第1データに対する読み出し動作が成功したか否かを判断する段階と、前記読み出し動作が成功した時、前記メモリコントローラは、前記カウント値と基準カウント値とを比較し、該比較結果に従って、前記第1リード電圧を第2リード電圧に変更する内容の情報をメモリに保存する段階とを有することを特徴とする。また、上記目的を達成するためになされた本発明によるメモリシステムの動作方法は、第1リード動作間に不揮発性メモリ装置が、第1リード電圧によって、前記不揮発性メモリ装置のメモリセルアレイから最初に出力された第1データをメモリコントローラに伝送する段階と、前記メモリコントローラが、前記第1データに対する読み出し動作が成功したか否かを判断する段階と、前記読み出し動作が成功した時、前記メモリコントローラは、前記第1データに含まれたエラービット数と基準値とを比較し、該比較結果に従って、前記第1リード電圧を第2リード電圧に変更する内容の情報をメモリに保存する段階とを有することを特徴とする。本発明に係る不揮発性メモリ装置の読み出し方法及びメモリコントローラの動作方法並びにメモリシステムの動作方法は、読み出しデータに対する読み出し動作成功後で、読み出しデータに対してリードリトライ動作を行わず、今後の読み出し動作に使われるリードパラメータを変更することができる。したがって、本発明に係る方法では、最適のリードパラメータと現在パラメータとの差を減らすことができるので、ECCErrorCollectionCodeデコーディング失敗後にリードリトライ動作が行われる時、読み出し性能が低下することを防止することができるという効果がある。また、本発明に係る方法では、読み出しデータに対するECCデコーディング成功後、または読み出し動作成功後にリードパラメータを予め変更することができるので、ECCデコーディング失敗回数を減少させて、ECCデコーディング失敗による読み出し性能の低下を減少させることができるという効果がある。次に、本発明に係る不揮発性メモリ装置の読み出し方法及びメモリコントローラの動作方法並びにメモリシステムの動作方法を実施するための形態の具体例を図面を参照しながら説明する。図1は、本発明の実施形態によるメモリシステムのブロック図を示す。図1を参照すると、メモリシステム10は、不揮発性メモリ装置20Aとメモリコントローラ50とを含む。現在読み出し動作currentreadoperation間に不揮発性メモリ装置20Aのメモリセルアレイ22から最初に出力されたデータに対する読み出し動作が成功した時、メモリコントローラ50は、次の読み出し動作間にメモリセルアレイ22に供給されるリード電圧を変更するためのリード命令RVLCを生成し、該生成されたリード命令RVLCを不揮発性メモリ装置20Aに出力する。したがって、メモリ装置20Aは、変更されたリード電圧を用いて次の読み出し動作を行うことができる。ここで、最初に出力されたデータに対する読み出し動作が成功した時とは、図4と図6とに示すように、最初に出力されたデータに対するリードリトライ動作readretryoperationなしに、データに対するエラー訂正デコーディング、例えば、ECCerrorcorrectioncodeデコーディングが成功したか、エラー訂正デコーディングによってエラー訂正されたデータが、ホストhostに伝送される途中であるか、またはエラー訂正されたデータが、ホストに伝送が完了した状態を意味する。リードリトライ動作とは、最初に出力されたデータに対するエラー訂正デコーディングが失敗した時、リードリトライ動作間に読み出されたデータこれを‘リードリトライデータreadretrydata’と称するに対するエラー訂正デコーディングが成功するまでリード電圧を変更させながら、リードリトライデータに対してエラー訂正デコーディングを行うことを意味する。最初に出力されたデータとリードリトライデータは、同じメモリ領域に保存されているデータである。不揮発性メモリ装置20Aは、メモリセルアレイ22、コントロールロジック30、ワードライン電圧発生器32、ローデコーダrowdecoder34、ページバッファ36、カラムデコーダcolumndecoder38、及び入出力バッファ40を含む。メモリセルアレイ22は、ユーザデータを保存するためのメイン領域mainregion24と、メタデータmetadataまたはリード電圧を変更するために必要な情報を保存することができるスペア領域spareregion26とを含む。実施形態によって、上記情報は、メイン領域24に保存されうる。図9は、図1に示したメモリセルアレイの一実施形態による具体的な回路図である。図9に示すように、メイン領域24の複数個のメモリセルのそれぞれとスペア領域26の複数個のメモリセルのそれぞれは、複数個のワードラインWL1~WLnのそれぞれに共通に接続される。メイン領域24は、複数個のセルストリングcellstring24-1~24-iここで、iは、自然数を含む。スペア領域26は、複数個のセルストリング24-i1~24-mここで、mは、自然数、m>iを含む。複数個のセルストリング24-1~24-mのそれぞれは、複数個の不揮発性メモリセル、例えば、NANDフラッシュメモリセルを含む。図9に示すように、各セルストリング24-1~24-mは、2次元的に同じ平面または、レイヤlayerに形成される。また、図10に示すように、各セルストリング24-1、24-1’、...、24-1は、3次元的に相異なる平面または、レイヤ20-1、20-2、...、20-k;kは、自然数に形成される。図9に示したセルストリング24-1は、ビットラインBL1に接続された第1選択トランジスタST1と共通ソースラインCSLに接続された第2選択トランジスタST2との間に直列に接続された複数の不揮発性メモリセルを含む。例えば、第2ワードラインWL2に接続された不揮発性メモリセル21が選択される時、ワードライン電圧発生器32によって発生したリード電圧Vreadxは、選択されたワードラインWL2に供給される。セルストリング24-2は、ビットラインBL2に接続された第3選択トランジスタST3と共通ソースラインCSLに接続された第4選択トランジスタST4との間に直列に接続された複数の不揮発性メモリセルを含む。セルストリング24-iは、ビットラインBLiに接続された第5選択トランジスタST5と共通ソースラインCSLに接続された第6選択トランジスタST6との間に直列に接続された複数の不揮発性メモリセルを含む。各選択トランジスタST1、ST3、及びST5のゲートは、ストリング選択ラインstringselectionlineSSLに接続され、各選択トランジスタST2、ST4、及びST6のゲートは、接地選択ラインgroundselectionlineGSLに接続される。各セルストリング24-1~24-mに含まれた複数個の不揮発性メモリセルのそれぞれは、1ビットまたはそれ以上のビットを保存することができるフラッシュEEPROMElectricallyErasableProgrammableRead-OnlyMemoryとして具現可能である。例えば、複数個の不揮発性メモリセルのそれぞれは、1ビットまたはそれ以上のビットを保存することができるNANDフラッシュメモリセル、例えば、SLCsinglelevelcellまたはMLCmulti-levelcellとして具現可能である。ページバッファ36は、それぞれが複数個のビットラインBL1~BLmのそれぞれに接続された複数個の単位ページバッファ36-1~36-mを含む。図10は、図1に示したメモリセルアレイの他の実施形態による具体的な回路図である。図8に示すように、3次元的に形成されたメモリセルアレイは、複数個のレイヤ20-1、20-2、...、20-kを含む。複数個のレイヤ20-1~20-kは、ウェーハwafer形態の積層stack、チップchip形態の積層、またはセルcell積層として具現可能である。この際、複数個のレイヤ20-1~20-kのそれぞれの電気的接続は、貫通シリコンビアThroughSiliconVia、TSV、ワイヤボンディング、またはバンプなどによって具現可能である。第1セルストリング24-1は、第1レイヤ20-1に形成され、第2セルストリング24-1’は、第1レイヤ20-1と相異なる第2レイヤ20-2に形成され、第kセルストリング24-1は、第2レイヤ20-2と相異なるレイヤ20-kに形成される。複数のレイヤ20-1~20-kのそれぞれは、複数のセルストリングを含む。例えば、第1レイヤ20-1に具現される第1セルストリング24-1は、複数の選択トランジスタST11、ST21の間に直列に接続された複数の不揮発性メモリセル、例えば、NANDフラッシュメモリセルを含む。第2レイヤ20-2に具現される第2セルストリング24-1’は、複数の選択トランジスタST12、ST22の間に直列に接続された複数の不揮発性メモリセル、例えば、NANDフラッシュメモリセルを含む。第kレイヤ20-kに具現される第kセルストリング24-1は、複数の選択トランジスタST1k、ST2kの間に直列に接続された複数の不揮発性メモリセル、例えば、NANDフラッシュメモリセルを含む。再び図1を参照すると、コントロールロジック30は、メモリコントローラ50の制御によってアクセス動作、例えば、プログラム動作、イレーズerase動作、または読み出し動作のために、不揮発性メモリ装置20Aの全般的な動作を制御する。コントロールロジック30は、アクセス動作を行うために、入力された命令とアドレスとによってワードライン電圧発生器32、ローデコーダ34、ページバッファ36、カラムデコーダ38、及び入出力バッファ40の動作を制御する。例えば、プログラム動作間に、コントロールロジック30は、ユーザデータをメイン領域24にプログラムするために、またはメタデータをスペア領域26にプログラムするために、メモリコントローラ50から出力されたプログラム命令によってワードライン電圧発生器32、ローデコーダ34、ページバッファ36、カラムデコーダ38、及び入出力バッファ40の動作を制御する。また、読み出し動作間に、コントロールロジック30は、メイン領域24に保存されたユーザデータを読み出すために、またはスペア領域26に保存されたデータを読み出すために、メモリコントローラ50から出力されたリード命令によってワードライン電圧発生器32、ローデコーダ34、ページバッファ36、カラムデコーダ38、及び入出力バッファ40の動作を制御する。特に、本発明の実施形態によるコントロールロジック30は、選択されたワードラインに供給されるリード電圧のレベルを変更する内容の情報を含むリード命令RVLC又は別途の情報に基づいて制御信号CTRを生成することができる。リード命令RVLC又は別途の情報は、メモリコントローラ50、例えば、リード電圧制御ブロック70によって生成される。ワードライン電圧発生器32は、コントロールロジック30から生成された制御信号CTRによってワードライン電圧、例えば、読み出し動作間に選択されたワードラインに供給されるリード電圧Vreadxを生成する。この際、リード電圧Vreadxのレベルまたはリード電圧Vreadxの大きさは、制御信号CTRによって決定されうる。プログラム動作間にワードライン電圧発生器32は、選択されたワードラインに供給されるプログラム電圧を含む複数個の電圧を生成することができる。イレーズ動作間にワードライン電圧発生器32は、選択されたワードラインに供給されるイレーズ電圧を含む複数個の電圧を生成することができる。読み出し動作間にワードライン電圧発生器32は、選択されたワードラインに供給されるリード電圧Vreadxを含む複数個の電圧を生成することができる。この際、選択されたワードラインに供給されるワードライン電圧は、プログラム電圧、イレーズ電圧、またはリード電圧Vreadxを意味する。ローデコーダ34は、ローアドレスXADDをデコーディングし、該デコーディング結果に従って、複数個のワードライン図7のWL1~WLnのうちの何れか一つのワードラインを選択する。ローデコーダ34は、動作モード、例えば、プログラム動作、イレーズ動作、または読み出し動作によって、選択されたワードラインにワードライン電圧発生器32によって生成されたワードライン電圧を供給する。複数個の単位ページバッファ36-1~36-mを含むページバッファ36は、読み出し動作時にはメモリセルアレイ22から読み出されたデータを感知増幅し、プログラム動作時にはメモリセルアレイ22にプログラムされるデータを一時的に保存する。したがって、動作モードによって、ページバッファ36に含まれた複数個の単位ページバッファ36-1~36-mのそれぞれは、コントロールロジック30の制御下で感知増幅器senseamplifierまたはライトドライバーwritedriverとしての機能を行うことができる。コントロールロジック30の制御下で、カラムデコーダ38は、コラムアドレスYADDをデコーディングし、該デコーディング結果に従って、ページバッファ36と入出力バッファ40との間の接続を制御する。例えば、カラムデコーダ38は、ページバッファ36によって感知増幅されたデータを入出力バッファ40に伝送するか、または入出力バッファ40を通じて入力されたプログラムされるデータは、ページバッファ36に伝送しうる。不揮発性メモリ装置20Aとメモリコントローラ50は、入出力バッファ40を通じてデータDATAを通信することができる。メモリコントローラ50は、不揮発性メモリ装置20Aのメモリセルアレイ22のNANDフラッシュメモリセルに対するアクセス動作、例えば、プログラム動作、読み出し動作、またはイレーズ動作を制御することができる。メモリコントローラ50は、ECCErrorCollectionCodeブロック55、データバッファ60、及びリード電圧制御ブロック70を含む。読み出し動作が行われる度に、ECCブロック55は、不揮発性メモリ装置20Aから最初に出力されたデータDATAに対するエラー訂正デコーディングが成功したか否かを判断し、該判断結果を表わす指示信号をリード電圧制御ブロック70に出力する。リード電圧制御ブロック70は、ECCブロック55から出力された指示信号、例えば、最初に出力されたデータDATAに対する読み出し動作が成功したことを指示する指示信号、特に、エラー訂正デコーディングが成功したことを指示する指示信号によって次の読み出し動作に必要なリード電圧Vreadx、すなわち、選択されたワードラインに供給されるリード電圧Vreadxのレベルを調節する情報を生成させ、該生成された情報をリード電圧制御ブロック70の内部のメモリ78に保存するか、または不揮発性メモリ装置20Aのメモリセルアレイ22にプログラムされるようにコントロールロジック30の動作を制御することができる。また、リード電圧制御ブロック70は、指示信号に応答してECCブロック55の動作、例えば、エラービット検出とエラービット訂正とに影響を及ぼすことができる各種パラメータ、例えば、LLRLogLikelihoodRationまたは動作モードを変更することができる。LLRは、信号処理モジュール、イコライザー又はフィルターの入力として使われる。本明細書で使われるリードパラメータは、選択されたワードラインに供給されるリード電圧Vreadx又はECCブロック55の動作に影響を及ぼすことができる各種パラメータのうちの少なくとも一つを含む。実施形態によっては、ECCブロック55が、ECCデコーダとして具現される時、リード電圧制御ブロック70は、ECCブロック55から出力された指示信号によってLLR又は動作モードを変更することができる。ECCブロック55の動作モードは、データDATAに対してハードデシジョンデコーディングharddecisiondecodingを行うための第1モード又はデータDATAに対してソフトデシジョンデコーディングを行うための第2モードを含む。すなわち、リード電圧制御ブロック70は、ECCブロック55から出力された指示信号によってリードパラメータ、例えば、ECCブロック55の動作に影響を及ぼすことができる各種パラメータ、又は選択されたワードラインに供給されるリード電圧のレベルを如何に変更するか否かを決定することができる。例えば、不揮発性メモリ装置20Aは、現在読み出し動作間に不揮発性メモリ装置20Aのメモリセルアレイ22から第1リード電圧によって最初に出力された第1データをメモリコントローラ50のデータバッファ60に伝送する。メモリコントローラ50のECCブロック55は、データバッファ60から伝送された最初に出力された第1データに対してエラー検出及びエラー訂正アルゴリズム、例えば、ECCデコーディングを行い、最初に出力された第1データに対するエラー訂正デコーディングが成功したか否かを判断する。第1データは、ECCデータを含むので、ECCブロック55は、ECCデータを参照して、第1データに対するデコーディングが成功したか否かを判断する。第1データに含まれたエラービットの個数が、ECCブロック55によって訂正可能な個数より少ないか、同じである場合、ECCブロック55は、ECCデータを参照して、第1データに含まれたエラービットを検出して訂正し、エラー訂正された第1データをDMA図2の82に制御下でホストバッファ図2の65を通じてホストに伝送する。したがって、第1データに対する読み出し動作が成功したので、第1リード動作は終了する。しかし、第1データに含まれたエラービットの個数が、訂正可能な個数より多い時、すなわち、第1データに対するエラー訂正デコーディングが失敗した時、ECCブロック55は、第1データに対するエラー訂正デコーディングが失敗したことを指示する指示信号をリード電圧制御ブロック70に出力する。したがって、リード電圧制御ブロック70は、指示信号に応答して不揮発性メモリ装置20Aがリードリトライ動作を行うように、不揮発性メモリ装置20Aの動作を制御する。これにより、不揮発性メモリ装置20Aは、メモリコントローラ50から出力されたリードリトライ命令によってリード電圧を変更させながら、リードリトライデータに対するエラー訂正デコーディングが成功するまでリードリトライデータに対するリードリトライ動作を行う。この際、不揮発性メモリ装置20Aによって行われるリードリトライ動作とメモリコントローラ50によって行われるエラー検出/訂正アルゴリズムは、共に行われる。ECCブロック55は、最初に出力されたデータだけではなく、リードリトライデータに対しても、エラー検出とエラー訂正動作とを行う。実施形態によっては、リードリトライ動作が無限ループで進行することを防止するために、リードリトライ動作は、予め設定された回数間に行われる。本発明の実施形態によるメモリコントローラ50は、現在読み出し動作間にメモリセルアレイ22から最初に出力されたデータに対する読み出し動作が成功したか否かを判断し、読み出し動作が成功した時、次の読み出し動作間を行うために必要なリード電圧を第1リード電圧から第2リード電圧に変更する内容の情報をメモリ78に保存することができる。従来のメモリコントローラは、リードデータに対するエラー訂正デコーディングが失敗した場合にのみ、リードデータに対するリードリトライ動作が行われるように、不揮発性メモリ装置の動作を制御した。この場合、現在リード電圧と最適のリード電圧との差が大きいほど読み出し性能は深刻に低下する。本発明の実施形態によるメモリコントローラ50は、現在読み出し動作間に最初に出力されたデータに対する読み出し動作が成功した時、最初に出力されたデータに対して追加的な読み出し動作を行わずとも、次の読み出し動作に必要なリードパラメータ、例えば、リード電圧又はECCブロック55の各種パラメータを予め変更させることができる。メモリコントローラ50は、現在リードパラメータと最適リードパラメータとの差を減らすことができるので、エラー訂正デコーディングが失敗した後、行われるリードリトライ動作で読み出し性能の低下を防止できるだけではなく、エラー訂正デコーディングの失敗回数を減らすことができる効果がある。メモリコントローラ50は、次の読み出し動作を行うために必要なリード電圧のレベルを変更する内容の情報を含むリード命令RVLCを不揮発性メモリ装置20Aに伝送する。不揮発性メモリ装置20Aは、上記情報に基づいて変更されたリード電圧を用いてメモリセルアレイ22から読み出された第2データをメモリコントローラ50に伝送する。図2は、図1に示されたメモリコントローラの具体的な構成を示すブロック図である。図2を参照すると、メモリコントローラ50は、ECCブロック55、データバッファ60、ホストバッファ65、及びリード電圧制御ブロック70を含む。リード電圧制御ブロック70は、カウンター72、比較器74、決定ロジック76、メモリ78、CPU80、及びDMADirectmemoryaccess82を含む。ECCブロック55とDMA82は、読み出し動作ごとにメモリセルアレイ22から最初に出力されたデータに対する読み出し動作が成功したか否かを判断することができる検出ブロックとしての機能を行うことができる。例えば、ECCブロック55は、最初に出力されたデータに対してエラー訂正デコーディングを行い、該遂行結果によって、エラー訂正デコーディングが成功したか否かを判断し、該判断結果によって、指示信号を出力する。また、DMA82は、ECCブロック55によってエラー訂正されたデータをデータバッファ60からホストバッファ65への伝送を制御するによって、エラー訂正されたデータがホストに伝送されたか否かを判断することができる。例えば、最初に出力されたデータに対する読み出し動作の成功は、メモリセルアレイ22から最初に出力されたデータがホストに伝送される状態又は伝送が完了した状態を意味する。図2では、説明の便宜上、メモリ78とCPU80とが分離しているものを示しているが、実施形態によっては、メモリ78は、CPU80の一部として具現可能である。この際、メモリ78は、不揮発性メモリ又はSRAMStaticRandomAccessMemoryのような揮発性メモリとして具現可能である。メモリ78は、リードパラメータを保存することができる。カウンター72は、データバッファ60を通じて入力されたデータ、すなわち、最初に出力されたデータに含まれたデータ1とデータ0とのうちの何れか一つ、例えば、データ1の個数をカウントしてカウント値CNTを出力する。比較器74は、カウント値CNTと基準カウント値RCNTとを互いに比較し、比較信号COMPを出力する。例えば、カウント値CNTが、基準カウント値RCNTより大きい時、比較器74は、第1レベル例えば、ハイレベルを有する比較信号COMPを出力し、カウント値CNTが、基準カウント値RCNTより小さい時、比較器74は、第2レベル例えば、ローレベルを有する比較信号COMPを出力する。決定ロジック76は、比較信号COMPのレベルによってリードパラメータを如何に変更するか否かを決定する。例えば、リードパラメータが、リード電圧である時、決定ロジック76は、第1レベルを有する比較信号COMPによってリード電圧を減少させるための情報をメモリ78に保存し、第2レベルを有する比較信号COMPによってリード電圧を増加させるための情報をメモリ78に保存する。また、リードパラメータが、ECCブロック55の動作、例えば、エラービット検出とエラービット訂正とに影響を及ぼすことができる各種パラメータである時、決定ロジック76は、比較信号COMPのレベルによって、各種パラメータを如何に変更するか否かを決定し、該決定結果に対応する情報をメモリ78に保存する。実施形態によっては、決定ロジック76は、指示信号によって動作するCPU80の制御によって、各種パラメータを如何に変更するか否かを決定し、該決定結果に対応する情報をメモリ78に保存することができる。CPU80は、メモリ78に保存された情報を用いて不揮発性メモリ装置20Aの動作に関連したリードパラメータ、例えば、リード電圧を変更するための動作とECCブロック55の動作とに関連したリードパラメータ、例えば、ECCブロック55の各種パラメータを変更するための動作を行う。例えば、CPU80は、変更されたリード電圧を表わす情報を含むリード命令RVLCを生成させ、該生成されたリード命令RVLCを不揮発性メモリ装置20Aのコントロールロジック30に伝送しうる。実施形態によっては、生成されたリード命令RVLCは、データバッファ60を通じてコントロールロジック30に伝送することができる。したがって、コントロールロジック30は、受信したリード命令RVLCに含まれた情報に基づいて制御信号CTRを発生させ、該発生した制御信号CTRをワードライン電圧発生器32に伝送する。ワードライン電圧発生器32は、制御信号CTRによって決定されたレベルを有するワードライン電圧、すなわち、選択されたワードラインに供給されるリード電圧Vreadxx=lまたはhをローデコーダ34に伝送する。したがって、ページバッファ36は、変更されたリード電圧Vreadxを用いてメモリセルアレイ22に保存されたデータをリードすることができる。ページバッファ36によって読み出されたデータは、カラムデコーダ38のデコーディング結果に従って入出力バッファ40に伝送された後、データバッファ60を通じてECCブロック55に伝送される。CPU80の制御によって、ECCブロック55は、変更されたリードパラメータに基づいてデータ、例えば、最初に出力されたデータ又はリードリトライデータに対するエラー訂正デコーディングが成功したか否かを判断することができる。図3は、図1に示したメモリセルアレイに具現された複数個のフラッシュメモリセルのスレショルド電圧の変化によってリード電圧を変更するスキームschemeを示すプロットplotである。D1は、データを保存するメイン領域24に形成された複数個のメモリセルの初期スレショルド電圧の分布を表わし、D2とD3のそれぞれは、保持時間retentiontime、プログラム回数、またはイレーズ回数によって変化したスレショルド電圧の分布を表わす。また、D1’は、スペア領域26に形成された複数個のモニタリングセルの初期スレショルド電圧の散布を表わし、D2’とD3’のそれぞれは、保持時間、プログラム回数、またはイレーズ回数によって変化したスレショルド電圧の分布を表わす。例えば、D1の変化は、D1’の変化に反映され、D2の変化は、D2’の変化に反映され、D3の変化は、D3’の変化に反映される。リード電圧制御ブロック70は、現在読み出し動作間にメモリセルアレイ22から最初に出力されたデータに対する読み出し動作が成功したか否かを判断し、読み出し動作が成功した時、最初に出力されたデータを保存する複数個のメモリセルのスレショルド電圧の分布の変化を反映してリードパラメータを変更することができる。コントロールロジック30は、リード電圧の変更を指示する情報を含むリード命令RVLCによって制御信号CTRを生成させ、ワードライン電圧発生器32は、制御信号CTRによってリード電圧Vreadl、Vreadi、またはVreadhを発生させうる。例えば、D1または、D1’が、D2または、D2’に変わった場合、ワードライン電圧発生器32は、コントロールロジック30の制御によって減少したリード電圧Vreadlを発生させ、D1または、D1’が、D3または、D3’に変わった場合、ワードライン電圧発生器32は、コントロールロジック30の制御によって増加したリード電圧Vreadhを発生させうる。図4は、図1に示したメモリシステムの一実施形態による動作方法を説明するためのフローチャートである。図1~図4を参照して、メモリシステム10の動作方法を説明すれば、次の通りである。第1リード動作または、現在読み出し動作間に、不揮発性メモリ装置20Aは、第1リード電圧Vreadiを用いてメイン領域24に保存された第1データを読み出し、第1データを保存する複数個のメモリセルのスレショルド電圧の分布がD1からD2に変わり、基準カウント値RCNTは、D1によって計算された値であり、ECCブロック55は、第1パラメータを用いて、第1データに対するエラー検出とエラー訂正とを行うと仮定する。第1リード動作間に、不揮発性メモリ装置20Aは、第1リード電圧Vreadiによってメイン領域24から最初に出力された第1データをメモリコントローラ50に伝送する。メモリコントローラ50のカウンター72は、データバッファ60を通じて入力された最初に出力された第1データに含まれたデータ1とデータ0とのうちの何れか一つ、例えば、データ1または、オンセルon-cellの個数をカウントしてカウント値CNTを出力するステップS10。次に、メモリコントローラ50のECCブロック55は、第1パラメータを用いて、最初に出力された第1データに対するエラー訂正デコーディングを行い、エラー訂正デコーディングが成功したか否かを判断するステップS20。第1データに対するエラー訂正デコーディングが失敗した時、ECCブロック55は、失敗を指示する指示信号をCPU80に伝送する。この時、不揮発性メモリ装置20Aのコントロールロジック30は、CPU80の制御によって、リードリトライデータに対するエラー訂正デコーディング動作が成功するまでリード電圧を変更させながら、リードリトライデータに対するリードリトライ動作を行うステップS30a。リードリトライデータに対するエラー訂正デコーディングが成功した時、第1リード動作は終了する。この際、ECCブロック55によってエラー訂正されたリードリトライデータは、データバッファ60を通じてホストバッファ65に伝送される。しかし、最初に出力された第1データに対するエラー訂正デコーディングが成功した時、ECCブロック55は、エラー訂正デコーディングの成功を指示する指示信号をCPU80に伝送する。したがって、CPU80は、リードパラメータの変更動作を行う。メモリコントローラ50の比較器74は、CPU80の制御によってカウント値CNTと基準カウント値RCNTとを互いに比較するステップS40。実施形態によっては、基準カウント値RCNT、すなわち、D1に関連した値は、スペア領域26に保存されるか、またはメモリ78に保存される。第1データ、例えば、最初に出力された第1データを保存する複数個のメモリセルのスレショルド電圧の分布が、D1からD2に変化したために、カウント値CNTは、基準カウント値RCNTより大きい。したがって、比較器74は、第1レベルを有する比較信号COMPを出力するので、決定ロジック76は、第1レベルを有する比較信号COMPに従って第1リード電圧Vreadiを第2リード電圧Vreadlに減少させることに決定しステップS42、上記決定に対応する情報をメモリ78に保存するステップS44。実施形態によっては、上記情報は、メモリセルアレイ22のスペア領域26に保存することができる。その後、最初に出力された第1データまたはエラー訂正された最初に出力されたデータは、DMA82の制御によってデータバッファ60からホストバッファ65に伝送される。しかし、第1データ、例えば、最初に出力された第1データを保存する複数個のメモリセルのスレショルド電圧の分布が、D1からD3に変化する場合、カウント値CNTは、基準カウント値RCNTより小さい。したがって、比較器74は、第2レベルを有する比較信号COMPを出力するので、決定ロジック76は、第2レベルを有する比較信号COMPに従って第1リード電圧Vreadiを第3リード電圧Vreadhに増加させることに決定しステップS46、上記決定に対応する情報をメモリ78に保存するステップS44。実施形態によっては、上記情報は、スペア領域26に保存することができる。その後、最初に出力された第1データまたはエラー訂正された最初に出力されたデータは、DMA82の制御によってデータバッファ60からホストバッファ65に伝送される。CPU80は、第2リード動作または、次の読み出し動作を行うために、メモリ78に保存された情報又はスペア領域26に保存された情報を読み出し、リード電圧の変更を指示する情報を含むリード命令RVLCを不揮発性メモリ装置20Aに伝送する。CPU80は、メモリ78に保存された情報又はスペア領域26に保存された情報に基づいてECCブロック55の第1パラメータを第2パラメータに変更するために、ECCブロック55をさらに制御する。データバッファ60に保存されたデータ、例えば、エラー訂正されたデータは、DMA82の制御によってホストバッファ65に伝送される。不揮発性メモリ装置20Aのコントロールロジック30は、リード命令RVLCによって制御信号CTRを発生させ、ワードライン電圧発生器32は、制御信号CTRによって第2リード電圧Vreadlを発生させる。したがって、不揮発性メモリ装置20Aは、第2リード電圧Vreadlによってメイン領域24から出力された第2データをメモリコントローラ50に伝送する。第1データと第2データは、互いに同じデータであることも、相異なるデータでもあり得る。メモリコントローラ50のECCブロック55は、第2パラメータを用いてデータバッファ60を通じて入力された第2データに対するエラー訂正デコーディングが成功したか否かを判断することができる。実施形態によっては、メモリコントローラ50は、第2データに対してステップS10から再び行うことができる。基準カウント値RCNTは、スペア領域26に保存することができる。第1リード動作間にメイン領域24に保存された第1データとスペア領域26に保存された基準カウント値RCNTは、第1リード電圧Vreadiによって読み出されてメモリコントローラ50に伝送することができる。変更された第2リード電圧Vreadlは、コントロールロジック30によってメモリセルアレイ22の全体、メモリブロック単位、ページ単位、またはワードライン単位として適用可能である。すなわち、コントロールロジック30は、変更された第2リード電圧Vreadlを適用する単位を決定することができる。したがって、CPU80又はコントロールロジック30は、メモリセルアレイ22の全体、メモリブロック単位、ページブロック単位、またはワードライン単位で変更されたリードパラメータ、例えば、リード電圧又はECCブロック55の各種パラメータを総合的に管理することができる。実施形態によっては、第1データ、例えば、最初に出力されたデータ又はリードリトライデータは、対応する複数のメモリセルのそれぞれに保存された最初のページデータであり得る。図2に示したコントローラ50は、リードパラメータを保存するためのメモリ78を含むものとして示したが、実施形態によっては、リードパラメータは、スペア領域26又はメイン領域24に保存され、コントロールロジック30又はCPU80によって参照されうる。しかし、リードパラメータは、設計仕様によって、前述した保存領域メモリ78、メイン領域24、またはスペア領域26以外の多様なメモリ領域に保存されて管理されうる。また、リードパラメータが、マッピングテーブルmappingtableと共に保存されて管理される時、FTLFlashTranslationLayerが物理ブロックphysicalblockをアクセスして読み出し動作を行う時、FTLは、物理ブロックに対応するリードパラメータを参照して、読み出し動作を行うことができる。図5は、図1に示したメモリシステムの他の実施形態による動作方法を説明するためのフローチャートである。図1~図3、及び図5を参照すると、図4に示した動作方法と異なる点は、現在読み出し動作間に最初に出力された第1データに対するエラー訂正デコーディングが失敗した時、不揮発性メモリ装置20Aは、メモリコントローラ50の制御によってリード電圧レベルを変更した後、該変更されたレベルを有するリード電圧によってリードリトライデータを読み出し、リードリトライデータをメモリコントローラ50に伝送するステップS30b点である。メモリコントローラ50は、リードリトライデータに含まれたデータ1とデータ0とのうちの何れか一つをカウントし、リードリトライデータに対するエラー訂正デコーディングが成功したか否かを判断する。リードリトライデータに対するエラー訂正が失敗した時、不揮発性メモリ装置20Aは、メモリコントローラ50の制御によってリードリトライ動作を行うステップS30b。図4のステップS30aで行われるリードリトライ動作は、リード電圧の変更とエラー訂正デコーディングとを含むが、図5のステップS30bで行われるリードリトライ動作は、リード電圧のみを変更させながら、リードリトライデータを読み出す動作を意味する。リードリトライ動作の遂行結果、リードリトライデータに対するエラー訂正デコーディングが成功した時、メモリシステム10は、ステップS40を行う。例えば、カウント値CNTと基準カウント値RCNTとが互いに同じである時、メモリコントローラ50は、次の読み出し動作間にも、現在リード電圧レベルを保持するように不揮発性メモリ装置20Aを制御する。図6は、図1に示したメモリシステムのまた他の実施形態による動作方法を説明するためのフローチャートであり、図8は、図6、7に示した動作方法を説明するための複数の状態を示すプロットである。図1~図3、図6、及び図8を参照して、メモリシステム10の動作方法を詳しく説明する。メモリコントローラ50は、スペア領域26に形成された複数個のモニタリングセルのスレショルド電圧の分布の変化を参照して、リードパラメータを変更することができる。スペア領域26に形成された複数個のモニタリングセルのそれぞれは、マルチレベルセルmulti-levelcellであり、複数個のモニタリングセルのそれぞれは、複数の状態E、P1、P2、及びP3のうちの何れか一つの状態を有するようにプログラムされたと仮定する。例えば、第1ページを読み出す時には、上記何れか一つの状態は、P2に設定され、第2ページをリードする時は、P1又はP3に設定しうる。したがって、マルチレベルセルが、2ビットマルチレベルセルであるか、または3ビットマルチレベルセルであるかによって何れか一つの状態は選択的に設定しうる。第1データは、複数個のモニタリングセルのそれぞれに保存されたデータであり、D1’がD2’に変更され、D1’によって基準カウント値RCNTが決定され、ECCブロック55は、第1パラメータ、例えば、第1LLRを用いて、第1データに対するエラー検出とエラー訂正とを行うと仮定する。第1リード動作間に不揮発性メモリ装置20Aは、第1リード電圧Vreadiによってメモリセルアレイ22のスペア領域26の特定領域から最初に出力された第1データをメモリコントローラ50に伝送する。メモリコントローラ50のECCブロック55は、第1パラメータを用いて、最初に出力された第1データに対するエラー訂正デコーディングを行い、該遂行結果によって、エラー訂正デコーディングが成功したか否かを判断するステップS110。最初に出力された第1データに対するエラー訂正デコーディングが失敗した時、ECCブロック55は、エラー訂正デコーディングの失敗を指示する指示信号をCPU80に伝送する。したがって、不揮発性メモリ装置20Aのコントロールロジック30は、CPU80の制御によってスペア領域26の特定領域に保存されたリードリトライデータに対するエラー訂正デコーディング動作が成功するまでリード電圧を変更させながら、リードリトライデータに対するリードリトライ動作を行うステップS120a。リードリトライデータに対するエラー訂正デコーディングが成功した時、ECCブロック55によってエラー訂正されたリードリトライデータは、DMA82の制御によってデータバッファ60からホストバッファ65に伝送される。ホストへの伝送が終了すれば、第1データに対する第1リード動作は終了する。しかし、最初に出力された第1データに対するエラー訂正デコーディングが成功した時ステップS110、ECCブロック55は、エラー訂正デ-コティングの成功を指示する指示信号をCPU80に伝送する。この場合、メモリコントローラ50のカウンター72は、CPU80の制御によってデータバッファ60に保存された最初に出力された第1データに含まれたエラービット数をカウントしてカウント値CNTを出力する。比較器74は、CPU80の制御によってカウント値CNTと基準カウント値RCNTとを比較するステップS130。第1データ、例えば、最初に出力された第1データを保存する複数個のモニタリングセルのスレショルド電圧の分布が、D1からD2に変化したために、カウント値CNTは、基準カウント値RCNTより大きい。したがって、比較器74は、第1レベルを有する比較信号COMPを出力するので、決定ロジック76は、第1レベルを有する比較信号COMPに従って第1リード電圧Vreadiを第2リード電圧Vreadlに減少させることに決定しステップS132、この決定に対応する情報をメモリ78又はスペア領域26に保存するステップS134。そして、ECCブロック55によってエラー訂正された最初に出力された第1データは、DMA82の制御によってデータバッファ60とホストバッファ65とを通じてホストに伝送される。したがって、第1リード動作は終了する。しかし、図3に示すように、第1データ、例えば、最初に出力された第1データを保存する複数個のモニタリングセルのスレショルド電圧の分布が、D1からD3に変化する場合、カウント値CNTは、基準カウント値RCNTより小さい。したがって、比較器74は、第2レベルを有する比較信号COMPを出力するので、決定ロジック76は、第2レベルを有する比較信号COMPに従って第1リード電圧Vreadiを第3リード電圧Vreadhに増加させることに決定しステップS136、この決定に対応する情報をメモリ78又はスペア領域26に保存するステップS134。そして、ECCブロック55によってエラー訂正された最初に出力された第1データは、DMA82の制御によってデータバッファ60とホストバッファ65とを通じてホストに伝送される。したがって、第1リード動作は終了する。CPU80は、第2リード動作を行うために、メモリ78又はスペア領域26に保存された情報を読み出し、リード電圧の変更を指示する情報を含むリード命令RVLCを不揮発性メモリ装置20Aに伝送する。CPU80は、メモリ78又はスペア領域26に保存された情報に基づいてECCブロック55の第1パラメータ、例えば、LLRを第2パラメータ、例えば、第2LLRに変更するために、ECCブロック55をさらに制御することができる。不揮発性メモリ装置20Aのコントロールロジック30は、リード命令RVLCによって制御信号CTRを発生させ、ワードライン電圧発生器32は、制御信号CTRによって第2リード電圧Vreadlを発生させる。したがって、不揮発性メモリ装置20Aは、第2リード電圧Vreadlによってメイン領域24から出力された第2データをメモリコントローラ50に伝送する。メモリコントローラ50のECCブロック55は、第2パラメータを用いてデータバッファ60を通じて入力された第2データに対するエラー訂正デコーディングを行い、該遂行結果によって、エラー訂正デコーディングが成功したか否かを判断することができる。実施形態によっては、コントローラ50は、第2データに対してステップS110から再び行うことができる。上述したように、変更された第2リード電圧Vreadlは、CPU80又はコントロールロジック30によってメモリセルアレイ22の全体、メモリブロック単位、ページ単位、又はワードライン単位として適用可能である。すなわち、リード電圧は、メモリブロック単位、ページ単位、またはワードライン単位で変更されうる。また、メモリブロック単位、ページ単位、又はワードライン単位で変更されたリードパリメートルに対するリストは、メモリ78またはスペア領域26に保存されるか、マッピングテーブル形態で管理されるか、インデックスを有するテーブル形態で管理されうる。この場合、CPU80またはコントロールロジック30は、リストを参照して、メモリブロック単位、ページ単位、又はワードライン単位でリードパラメータを適用することができる。上述したように、リード電圧制御ブロック70は、ECCブロック55から出力されたエラー訂正デコーディングが成功したか否かを指示する指示信号によって最初に出力されたデータに含まれた特定ビット数、エラービット数、又はスレショルド電圧の分布を参照して、リードパラメータを変更することができる。図7は、図1に示したメモリシステムのさらに他の実施形態による動作方法を説明するためのフローチャートである。図6のステップS120aで行われるリードリトライ動作は、リード電圧の変更とエラー訂正デコーディングとを含むが、図7のステップS120bで行われるリードリトライ動作は、リード電圧のみを変更させながら、リードリトライデータを読み出す動作を意味する。図1~図3、及び図7を参照すると、現在読み出し動作間に最初に出力された第1データに対するエラー訂正デコーディングが失敗した時、不揮発性メモリ装置20Aは、メモリコントローラ50の制御によってリード電圧レベルを変更した後、該変更されたレベルを有するリード電圧によってリードリトライデータを読み出し、リードリトライデータをメモリコントローラ50に伝送するステップS120b。メモリコントローラ50は、リードリトライデータに対するエラー訂正デコーディングが成功したか否かを判断するステップS110。リードリトライデータに対するエラー訂正デコーディングが成功した時、メモリシステム10は、ステップS130段階を行う。しかし、リードリトライデータに対するエラー訂正デコーディングが失敗した時、不揮発性メモリ装置20Aは、メモリコントローラ50の制御によってリード電圧レベルを変更した後、該変更されたレベルを有するリード電圧によってリードリトライデータを読み出し、リードリトライデータをメモリコントローラ50に伝送するステップS120b。リードリトライ動作の遂行結果、リードリトライデータに対するエラー訂正デコーディングが成功した時、メモリシステム10は、ステップS130を行う。例えば、カウント値CNTと基準カウント値RCNTとが互いに同じである時、メモリコントローラ50は、次の読み出し動作間にも、現在リード電圧レベルを保持するように不揮発性メモリ装置20Aを制御することができる。図11は、本発明の実施形態によるリード電圧を調節することができる不揮発性メモリ装置の構成を示すブロック図であり、図12は、図11に示したコントロールロジックのブロック図であり、図13は、図11に示した不揮発性メモリ装置の一実施形態による動作方法を説明するためのフローチャートである。図11~図13に示すように、不揮発性メモリ装置20Bは、それ自身でリード電圧を変更することができる。しかし、ECCブロック55の各種パラメータは、CPU80の制御によって変更されうる。図1~図3、図11、図12、及び図13を参照して、不揮発性メモリ装置20Bの動作を説明すれば、次の通りである。第1リード動作間にワードライン電圧発生器32は、コントロールロジック30’の制御によって、図3に示したように、第1リード電圧Vreadiを発生させる。ページバッファ36は、第1リード電圧Vreadiを用いてメモリセルアレイ22に保存された第1データを読み出す。ページバッファ36によって出力された第1データは、カラムデコーダ38と入出力バッファ40とを通じてコントロールロジック30’に伝送される。コントロールロジック30’のカウンター30-2は、第1データに含まれたデータ1とデータ0とのうちの何れか一つ、例えば、データ1の個数をカウントしてカウント値CNTを出力するステップS210。コントロールロジック30’の比較器30-4は、カウント値CNTと基準カウント値CREFとを比較し、該比較結果によって、制御信号CTRを出力するステップS220。カウント値CNTが、基準カウント値CREFより大きい時、比較器30-4は、第1レベルを有する制御信号CTRを出力し、カウント値CNTが、基準カウント値CREFより小さい時、比較器30-4は、第2レベルを有する制御信号CTRを出力する。ワードライン電圧発生器32は、第2レベルを有する制御信号CTRによって第1リード電圧Vreadiを第3リード電圧Vreadhに増加させるステップS230。またワードライン電圧発生器32は、第1レベルを有する制御信号CTRによって第1リード電圧Vreadiを第2リード電圧Vreadlに減少させるステップS240。不揮発性メモリ装置20Bのコントロールロジック30’は、変更されたリード電圧Vreadl又はVreadhについての情報をスペア領域26に保存することができる。したがって、コントロールロジック30’は、第2リード動作間にスペア領域26に保存された情報を読み出し、読み出された情報に対応する制御信号CTRを発生させる。したがって、ワードライン電圧発生器32は、制御信号CTRによって変更されたリード電圧Vreadl又はVreadhを発生させうる。したがって、第2リード動作間に、ページバッファ36は、変更されたリード電圧Vreadl又はVreadhを用いてメモリセルアレイ22に保存された第2データを読み出す。変更されたリード電圧Vreadl又はVreadhは、コントロールロジック30’の制御によってメモリブロック単位、ページ単位、又はワードライン単位で供給されうる。図1を参照して説明したように、メモリコントローラ50のリード電圧制御ブロック70は、ECCブロック55の各種パラメータを変更することができる。上述したように、リード電圧制御ブロック70は、現在読み出し動作間に読み出されたデータに対するエラー訂正デコーディングが成功した時、ECCブロック55の各種パラメータを変更することができる。したがって、ECCブロック55は、次の読み出し動作間に読み出されたデータに変更されたパラメータを適用して、読み出し動作が成功したか否かを判断することができる。図11と図13とを参照して説明したように、不揮発性メモリ装置20Bは、リード電圧をリアルタイムで変更することができ、またスペア領域26に保存された情報を用いてリード電圧を変更することができる。図11に示した不揮発性メモリ装置20Bの動作を制御することができるメモリコントローラは、リード電圧が変更したか否かを判断することを除き、最初に出力されたデータに対するエラー訂正デコーディングが変更したか否かをによって、ECCブロック55の各種パラメータを変更することができる。図14は、本発明の実施形態による不揮発性メモリ装置を含む電子装置の構成を示すブロック図である。図12を参照すると、移動電話機cellularphone、スマートフォンsmartphone、またはタブレットtabletPCのような電子装置100は、不揮発性メモリ装置例えば、フラッシュメモリ20と、不揮発性メモリ装置フラッシュメモリ20の動作を制御することができるメモリコントローラ150とを含みうる。不揮発性メモリ装置フラッシュメモリ20は、読み出し動作時に必要なリード電圧をメモリコントローラの制御によって変更することができるか否かによって、図1に示した不揮発性メモリ装置20A、又は図11に示した不揮発性メモリ装置20Bを意味する。また、メモリコントローラ150は、図1に示したメモリコントローラ150を意味する。メモリコントローラ150が、図11に示した不揮発性メモリ装置20Bを制御する時には、リード電圧の変更は制御しない。メモリコントローラ150は、電子装置100の全般的な動作を制御するプロセッサ110によって制御される。不揮発性メモリ装置フラッシュメモリ20に保存されたデータは、プロセッサ110の制御によって動作するメモリコントローラ150の制御によって、ディスプレイ130を通じて表示される。無線送受信器120は、アンテナANTを通じて無線信号を送受信することができる。例えば、無線送受信器120は、アンテナANTを通じて受信された無線信号をプロセッサ110が処理することができる信号に変換する。したがって、プロセッサ110は、無線送受信器120から出力された信号を処理し、該処理された信号をメモリコントローラ150を通じて不揮発性メモリ装置フラッシュメモリ20に保存するか、またはディスプレイ130を通じて表示することができる。無線送受信器120は、プロセッサ110から出力された信号を無線信号に変換し、該変換された無線信号をアンテナANTを通じて外部に出力することができる。入力装置140は、プロセッサ110の動作を制御するための制御信号又はプロセッサ110によって処理されるデータを入力することができる装置であって、タッチパッドtouchpadとコンピュータマウスcomputermouseのようなポインティング装置pointingdevice、キーパッドkeypad、またはキーボードとして具現可能である。プロセッサ110は、不揮発性メモリ装置フラッシュメモリ20から出力されたデータ、無線送受信器120から出力された無線信号、又は入力装置140から出力されたデータが、ディスプレイ130を通じて表示されるようにディスプレイ130を制御することができる。図15は、本発明の他の実施形態による不揮発性メモリ装置を含む電子装置の構成を示すブロック図である。図15を参照すると、PCpersonalcomputer、タブレットコンピュータtabletcomputer、ネットブックnet-book、eリーダーe-reader、PDAPersonalDigitalAssistant、PMPPortableMultimediaPlayer、MP3プレーヤー、またはMP4プレーヤーのようなデータ処理装置として具現可能な電子装置200は、不揮発性メモリ装置例えば、フラッシュメモリ20と、不揮発性メモリ装置フラッシュメモリ20の動作を制御することができるメモリコントローラ250とを含む。メモリコントローラ250は、図1に示したメモリコントローラ50と同じ機能、すなわち、現在読み出し動作間に最初に出力されたデータに対する読み出し動作が成功したか否かを判断し、読み出し動作が成功した時でも、次の読み出し動作に必要なリードパラメータを変更することができる。電子装置200は、電子装置200の全般的な動作を制御するためのプロセッサ210を含みうる。メモリコントローラ250は、プロセッサ210によって制御される。プロセッサ210は、入力装置220によって発生した入力信号によって不揮発性メモリ装置フラッシュメモリ20に保存されたデータをディスプレイ230を通じて表示することができる。例えば、入力装置220は、タッチパッド又はコンピュータマウスのようなポインティング装置、キーパッド、またはキーボードとして具現可能である。図14は、本発明のまた他の実施形態による不揮発性メモリ装置を含む電子装置の構成を示すブロック図である。図14を参照すると、電子装置300は、カードインターフェース310、メモリコントローラ320、及び不揮発性メモリ装置例えば、フラッシュメモリ20を含む。電子装置300は、カードインターフェース310を通じてホストHOSTとデータを送受信することができる。実施形態によっては、カードインターフェース310は、SDSecureDigitalカードインターフェース、又はMMCMulti-MediaCardインターフェースであり得るが、これに限定されるものではない。カードインターフェース310は、電子装置300と通信することができるホストの通信プロトコルによって、ホストとメモリコントローラ320との間でデータ交換を実行させることができる。メモリコントローラ320は、電子装置300の全般的な動作を制御し、カードインターフェース310と不揮発性メモリ装置20との間でデータの交換を制御することができる。またメモリコントローラ320のバッファメモリ325は、カードインターフェース310と不揮発性メモリ装置20との間で送受信するデータをバッファリングすることができる。メモリコントローラ320は、データバスDATA及びアドレスバスADDRESSを通じてカードインターフェース310と不揮発性メモリ20とを接続する。実施形態によっては、メモリコントローラ320は、カードインターフェース310から読み出し又は書き込みしようとするデータのアドレスをアドレスバスADDRESSを通じて受信し、これを不揮発性メモリ装置20に伝送する。また、メモリコントローラ320は、カードインターフェース310又は不揮発性メモリ装置20のそれぞれに接続されたデータバスDATAを通じて読み出し又は書き込みしようとするデータを受信するか、伝送する。実施形態によっては、図16に示したメモリコントローラ320は、図1に示したメモリコントローラ50と同一又は類似した機能を行うことができる。したがって、メモリコントローラ320は、現在読み出し動作間にメモリセルアレイ22から最初に出力されたデータに対する読み出し動作が成功したか否かを判断し、読み出し動作が成功した時でも、次の読み出し動作に必要なリードパラメータを予め変更することができる。不揮発性メモリ装置20には、各種データが保存される。実施形態によっては、不揮発性メモリ装置20で読み出し動作と書き込み動作とが同時に行われる。この際、読み出し動作が行われる不揮発性メモリ装置20のメモリセルアレイと書き込み動作が行われる不揮発性メモリ20のメモリセルアレイのそれぞれは、相異なる。図16の電子装置300が、PC、タブレットPC、デジタルカメラ、デジタルオーディオプレーヤー、移動電話機、コンソールビデオゲームハードウェア、又はデジタルセットトップボックスのようなホストに接続される時、ホストは、カードインターフェース310とメモリコントローラ320とを通じて不揮発性メモリ装置20に保存されたデータを送受信することができる。図17は、本発明のさらに他の実施形態による不揮発性メモリ装置を含む電子装置の構成を示すブロック図である。図15を参照すると、電子装置400は、カードインターフェース410、メモリコントローラ420、及び不揮発性メモリ装置20、例えば、フラッシュメモリを含む。電子装置400は、カードインターフェース410を通じてホストとデータ通信を行うことができる。実施形態によっては、カードインターフェース410は、SDカードインターフェース又はMMCインターフェースであり得るが、これに限定されるものではない。カードインターフェース410は、電子装置400と通信することができるホストの通信プロトコルによって、ホストとメモリコントローラ420との間でデータ通信を行うことができる。メモリコントローラ420は、電子装置400の全般的な動作を制御し、カードインターフェース410と不揮発性メモリ装置20との間でデータの交換を制御することができる。また、メモリコントローラ420に含まれたバッファメモリ425は、電子装置400の全般的な動作を制御するために、各種データを保存することができる。メモリコントローラ420は、データバスDATA及びロジカルアドレスバスLOGICALADDRESSを通じてカードインターフェース410と不揮発性メモリ20とを接続する。実施形態によっては、メモリコントローラ420は、カードインターフェース410から読み出しデータ又は書き込みデータのアドレスをロジカルアドレスバスLOGICALADDRESSを通じて受信し、フィジカルアドレスバスPHYSICALADDRESSを通じて不揮発性メモリ20に伝達することができる。また、メモリコントローラ420は、カードインターフェース410または不揮発性メモリ20のそれぞれに接続されたデータバスDATAを通じて読み出しデータまたは書き込みデータを受信するか、伝送しうる。メモリコントローラ420は、図1に示したメモリコントローラ50と同一又は類似した機能を行うことができる。したがって、メモリコントローラ420は、現在読み出し動作間にメモリセルアレイ22から最初に出力されたデータに対する読み出し動作が成功したか否かを判断し、読み出し動作が成功した時にも、次の読み出し動作に必要なリードパラメータを変更することができる。実施形態によっては、電子装置400のメモリコントローラ420は、バッファメモリ425内にアドレス変換テーブルAddressTranslationTable426を含みうる。アドレス変換テーブル426には、外部から入力されたロジカルアドレスLOGICALADDRESSと不揮発性メモリ20にアクセスするためのロジカルアドレスとが含まれうる。書き込み動作時に、メモリコントローラ420は、任意のフィジカルアドレスphysicaladdressに新たなデータを書き込み、アドレス変換テーブルをアップデートすることができる。メモリコントローラ420は、アドレス変換テーブル426から書き込み動作が行われるデータのフィジカルアドレスを参照することによって、書き込み動作と並行して読み出し動作を行うことができるフィジカルアドレスを選択することができる。メモリコントローラ420は、書き込み動作と読み出し動作とを並行し、書き込み動作と読み出し動作とによって、アドレス変換テーブル426をアップデートすることができる。したがって、電子装置400の動作時間は短縮されうる。図17の電子装置400が、PC、タブレットPC、デジタルカメラ、デジタルオーディオプレーヤー、移動電話機、コンソールビデオゲームハードウェア、またはデジタルセットトップボックスのようなホストに接続される時、ホストは、カードインターフェース410とメモリコントローラ420とを通じて不揮発性メモリ20に保存されたデータを送受信することができる。図18は、本発明のさらに他の実施形態による不揮発性メモリ装置を含む電子装置の構成を示すブロック図である。図16を参照すると、電子装置500は、不揮発性メモリ装置例えば、フラッシュメモリ20、不揮発性メモリ装置フラッシュメモリ20のデータ処理動作を制御するためのメモリコントローラ540、及び電子装置500の全般的な動作を制御することができるプロセッサ510を含む。プロセッサ510の制御によって、メモリコントローラ540は、現在読み出し動作間にメモリセルアレイ22から最初に出力されたデータに対する読み出し動作が成功したか否かを判断し、読み出し動作が成功した時にも、次の読み出し動作に必要なリードパラメータを変更することができる。電子装置500のイメージセンサー520は、光学信号をデジタル信号に変換し、該変換されたデジタル信号は、プロセッサ510の制御下で不揮発性メモリ装置フラッシュメモリ20に保存されるか、またはディスプレイ530を通じて表示される。また、不揮発性メモリ装置フラッシュメモリ20に保存されたデジタル信号は、プロセッサ510の制御下でディスプレイ530を通じて表示される。図19は、本発明のさらに他の実施形態による不揮発性メモリ装置を含む電子装置の構成を示すブロック図である。図19を参照すると、電子装置600は、不揮発性メモリ装置例えば、フラッシュメモリ20、不揮発性メモリ装置フラッシュメモリ20の動作を制御するためのメモリコントローラ650、及び電子装置600の全般的な動作を制御することができるCPU610を含む。電子装置600は、CPU610の動作メモリとして使われるメモリ装置650を含む。メモリ装置650は、ROMのような不揮発性メモリまたはDRAMのような揮発性メモリで具現可能である。電子装置600に接続されたホストは、メモリコントローラ650とホストインターフェース640とを通じて不揮発性メモリ装置フラッシュメモリ20とデータを送受信することができる。この際、メモリコントローラ650は、メモリインターフェース、例えば、フラッシュメモリインターフェースの機能を行うことができる。メモリコントローラ650は、現在読み出し動作間にメモリセルアレイ22から最初に出力されたデータに対する読み出し動作が成功したか否かを判断し、読み出し動作が成功した時にも、次の読み出し動作を行うために必要なリードパラメータを予め変更することができる。実施形態によっては、電子装置600は、ECCブロック630をさらに含みうる。CPU610の制御によって動作するECCブロック630は、メモリコントローラ650を通じて不揮発性メモリ装置フラッシュメモリ20から読み出されたデータに含まれたエラーを検出して訂正することができる。CPU610は、バス601を通じてメモリコントローラ650、ECCブロック630、ホストインターフェース640、及びメモリ装置650の間でデータの交換を制御することができる。電子装置600は、USBUniversalSerialBusメモリドライブまたはメモリスティック登録商標などとして具現可能である。図20は、本発明のさらに他の実施形態による不揮発性メモリ装置を含む電子装置の構成を示すブロック図である。図20を参照すると、電子装置700は、SSDSolidStateDriveのようなデータ保存装置として具現可能である。電子装置700は、複数個の不揮発性メモリ装置例えば、フラッシュメモリ20-1~20-jと、複数個の不揮発性メモリ装置フラッシュメモリ20-1~20-jのそれぞれのデータ処理動作を制御することができるメモリコントローラ710とを含みうる。電子装置700は、メモリシステムまたはメモリモジュールとして具現可能である。実施形態によっては、メモリコントローラ710は、電子装置700の内部または外部に具現可能である。メモリコントローラ710は、現在読み出し動作間にメモリセルアレイ22から最初に出力されたデータに対する読み出し動作が成功したか否かを判断し、読み出し動作が成功した時にも、次の読み出し動作に必要なリードパラメータを予め変更することができる。図21は、図20に示した電子装置を含むデータ処理システムの構成を示すブロック図である。図20と図21とを参照すると、RAIDredundantarrayofindependentdisksシステムとして具現可能なデータ保存装置800は、RAIDコントローラ810と、複数個のメモリシステム700-1~700-nnは、自然数とを含みうる。複数個のメモリシステム700-1~700-nのそれぞれは、図20に示した電子装置700であり得る。複数個のメモリシステム700-1~700-nは、RAIDアレイを構成することができる。データ保存装置800は、PCpersonalcomputerまたはSSDとして具現可能である。プログラム動作間に、RAIDコントローラ810は、ホストから出力されたプログラムデータを複数個のRAIDレベルのうちからホストから出力されたRAIDレベル情報に基づいて選択された何れか一つのRAIDレベルに従って、複数個のメモリシステム700-1~700-nのうちの何れか一つのメモリシステムに出力することができる。また、読み出し動作間に、RAIDコントローラ810は、複数個のRAIDレベルのうちからホストから出力されたRAIDレベル情報に基づいて選択された何れか一つのRAIDレベルに従って、複数個のメモリシステム700-1~700-nのうちの何れか一つのメモリシステムから読み出されたデータをホストに伝送しうる。複数個のメモリシステム700-1~700-nのそれぞれのメモリコントローラは、現在読み出し動作間にメモリセルアレイ22から最初に出力されたデータに対する読み出し動作が成功したか否かを判断し、読み出し動作が成功した時にも、次の読み出し動作に必要なリードパラメータを予め変更することができる。尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。