"段数切替型の遅延回路であって、各段は、遅延部と、セレクタ部とを有し、前記遅延部は、遅延部第1入力と、前記遅延部第1入力に接続されている遅延部第1出力と、遅延部第2入力と、前記遅延部第2入力に接続されている遅延部第2出力と、前記遅延部第1入力と前記遅延部第1出力との間または前記遅延部第2入力と前記遅延部第2出力との間の少なくともいずれかに設けられている遅延要素とを有し、前記セレクタ部は、前記遅延部第1出力と接続されているセレクタ部第1入力と、セレクタ部第1出力と、セレクタ部第2入力と、前記遅延部第2入力と接続されているセレクタ部第2出力と、前記セレクタ部第1入力と前記セレクタ部第2出力の間の接続および前記セレクタ部第2入力と前記セレクタ部第1出力の間の接続と、前記セレクタ部第1入力と前記セレクタ部第1出力の間の接続および前記セレクタ部第2入力と前記セレクタ部第2出力の間の接続と、を切換えるセレクタとを有し、前記遅延回路の入力は、最初の段の前記遅延部第1入力に対応し、前記遅延回路の出力は、最初の段の前記遅延部第2出力に対応し、各段の前記セレクタ部第1出力と次の段の前記遅延部第1入力とが接続され、各段の前記セレクタ部第2入力と次の段の前記遅延部第2出力とが接続され、前記遅延回路の内の一の段の前記セレクタで、前記セレクタ部第1入力と前記セレクタ部第2出力の間の接続および前記セレクタ部第2入力と前記セレクタ部第1出力の間の接続を選択した場合に、前記一の段の、前記セレクタ部第1入力、前記セレクタ部第1出力、前記セレクタ部第2入力、および前記セレクタ部第2出力の論理状態が揃うように、最終の段の前記セレクタ部第2入力と前記遅延回路の入力とが接続されていることを特徴とする遅延回路。請求項1に記載の遅延回路において、前記遅延要素として、第1インバータが前記遅延部第1入力と前記遅延部第1出力の間に、第2インバータが前記遅延部第2入力と前記遅延部第2出力の間に、それぞれ設けられていることを特徴とする遅延回路。請求項2に記載の遅延回路において、前記遅延回路の段数は奇数であり、第3インバータを介して、最終の段の前記セレクタ部第2入力と前記遅延回路の入力とが接続されていることを特徴とする遅延回路。請求項2に記載の遅延回路において、前記遅延回路の段数は偶数であり、第3インバータおよび第4インバータを介して、最終の段の前記セレクタ部第2入力と前記遅延回路の入力とが接続されていることを特徴とする遅延回路。請求項1に記載の遅延回路において、前記遅延要素はバッファであることを特徴とする遅延回路。請求項1に記載の遅延回路を備えるDLL回路。請求項6に記載のDLL回路を備える半導体装置。段数切替型の遅延回路であって、各段は、第1入力と第2出力の間の接続および第2入力と第1出力の間の接続と、第1入力と第1出力の間の接続および第2入力と第2出力の間の接続と、を切換えるセレクタを有し、前記遅延回路の入力は、最初の段の前記第1入力に接続され、前記遅延回路の出力は、最初の段の前記第2出力に接続され、各段の前記第1出力と次の段の前記第1入力とが接続され、各段の前記第2入力と次の段の前記第2出力とが接続され、前記各段の前記第1出力と次の段の前記第1入力との接続、または前記各段の前記第2入力と次の段の前記第2出力との接続の少なくともいずれかは、遅延要素を介しており、前記遅延回路の内の一の段の前記セレクタで、前記第1入力と前記第2出力の間の接続および前記第2入力と前記第1出力の間の接続を選択した場合に、前記一の段の、前記第1入力、前記第1出力、前記第2入力、および前記第2出力の間で論理状態が揃うように、最終の段の前記第2入力と前記遅延回路の入力とが接続されていることを特徴とする遅延回路。請求項8に記載の遅延回路を備えるDLL回路。請求項9に記載のDLL回路を備える半導体装置。段数切替型の遅延回路であって、段数切替前後で前記遅延回路の内部ノードの論理状態が変化しないように、遅延のための経路として選択されていない段に前記遅延回路の入力が接続されることを特徴とする遅延回路。請求項11に記載の遅延回路を備えるDLL回路。請求項12に記載のDLL回路を備える半導体装置。段数切替型の遅延回路では、段数切替時にハザードが発生する場合がある。段数切替えでハザードが発生するのは、段数切替により内部ノードの論理状態が変化し、その変化が収束するまでの間、段数切替前の論理状態が出力に反映されるためである。特許文献1の技術では、段数切替時のハザードの期間を短くすることはできるが、ハザードは発生する。さらには、ハザードの影響を除去するための回路を備えることで、DLL回路や半導体装置の論理規模が大きくなり、また、ハザードの影響が収束するのを待つ時間のために半導体装置の処理速度において不利になる。それに対して、例えば、DDRメモリのインタフェースにおいては、高速化に伴い段数切替時に発生するハザードの影響が無視できなくなっている。本発明は、以上の課題に鑑みられたものであり、遅延回路の段数切替によるハザードの発生を抑制することを目的とする。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下の通りである。本発明の遅延回路は、段数切替型の遅延回路であって、段数切替前後で遅延回路の内部ノードの論理状態が変化しないように、遅延のための経路として選択されていない段に遅延回路の入力が接続される。遅延回路のハザードの発生を抑制することができ、ひいては遅延回路を備えるDLL回路や半導体装置の論理規模を低減でき、低消費電力化に寄与し、また、半導体装置の処理速度を向上させることができる。図1に、本発明の実施例として半導体装置101を示す。半導体装置101は、DDRメモリ102と、大規模集積回路LSI103とを有する。また、LSI103はDDRメモリのインタフェースIF104を有し、IF104はDDRメモリ102とデータ線105およびクロック線106で接続されている。図2に、IF104でデータ信号からデータを読み出すためのクロック調整に使用されるDLL回路201を示す。DLL回路201は基準電流生成回路202に接続されている。DLL回路201は、デジタルアナログ変換回路DAC203と、アップ/ダウンカウンタ204と、段数制御回路205と、位相比較回路206と、遅延回路207とを備える。DLL回路201によって設定される電流Iもしくはカウンタ値といった制御値は、図2に示すようにDLL回路201の外の遅延回路107に利用される。図3に、遅延回路107の実施例として、段数切替型の遅延回路である遅延回路301を示す。遅延回路301には、入力INから信号が入力され、出力OUTから遅延回路301によって遅延された信号が出力される。また、入力INと出力OUTの反対側には、出力部BACK_OUTと入力部BACK_INが設けられている。遅延回路301の段数は3段であり、最初の段302、2番目の段303、3番目の段304が設けられている。図4に、段302乃至304に用いられる段401を示す。段401は遅延部402とセレクタ部403とを有する。段302乃至304が連続して接続されているので、遅延回路301では、セレクタ部403に挟まれて、遅延部402が配置される。遅延部402は、遅延要素として、インバータ404とインバータ405とを有する。遅延部402では、遅延部第1入力406から入力された信号が、インバータ404を介して、遅延部第1出力407から出力される。また、遅延部402では、遅延部第2入力408から入力された信号が、インバータ405を介して、遅延部第2出力409から出力される。インバータ404および405は、例えば図5のインバータ501により実現できる。インバータ501は、DLL回路201によって設定される制御値である電流Iにより制御が可能である。セレクタ部403のセレクタ部第1入力410には、遅延部第1出力407が接続されている。セレクタ部403のセレクタ部第2出力411は、遅延部第2入力408と接続されている。また、セレクタ部403は、セレクタ部第1入力410と前記セレクタ部第2出力411の間の接続およびセレクタ部第2入力413およびセレクタ部第1出力412の間の接続と、セレクタ部第1入力410とセレクタ部第1出力412の間の接続およびセレクタ部第2入力413とセレクタ部第2出力411の間の接続と、を切換えるセレクタを有する。セレクタ部403のセレクタは、セレクタ部第1入力410と前記セレクタ部第2出力411の間の接続、セレクタ部第2入力413とセレクタ部第1出力412の間の接続、セレクタ部第1入力410とセレクタ部第1出力412の間の接続、およびセレクタ部第2入力413とセレクタ部第2出力411の間の接続のそれぞれに設けられているスイッチが、後述の選択信号Sxにより連動して制御されることにより実現される。セレクタ部第1入力410とセレクタ部第1出力412の間の接続およびセレクタ部第2入力413とセレクタ部第2出力411の間の接続が選択されれば、信号は次の段に送られる。セレクタ部第1入力410と前記セレクタ部第2出力411の間の接続およびセレクタ部第2入力413とセレクタ部第1出力412の間の接続が選択されれば、信号は折り返される。セレクタ部403には、折り返し段数を制御するための選択信号Sxが入力されている。本実施例では段数は3段なのでx=1,2,3である。Sxが低電位の状態であるローの場合には、信号は次の段に送られる。Sxが高電位の状態であるハイの場合には、信号は折り返される。遅延回路301はさらに、最終段304の次に遅延部402を有する。さらに、遅延回路301は、入力INと入力部BACK_INとの間に、バッファ305を介した接続306を有している。遅延回路301の動作を図6および図7を用いて説明する。図6は、S1がハイで、S2とS3がローの状態の遅延回路301の動作の様子を示す図である。入力INが高電位のHの状態であるときには、入力部BACK_IN側からもHが入力される。したがって、インバータを境として、高電位のHと低電位のLとが切り替わり、図6のような電位の状態、すなわち論理状態になる。ここで、S1にハイが入力されている段302のセレクタ部の電位は低電位のLとなっている。すなわち、段302でセレクタ部第1入力410、セレクタ部第1出力412、セレクタ部第2入力413、およびセレクタ部第2出力411が同じ電位の状態、すなわち同じ論理状態である低電位のLとなっている。図7は、図6に示した状態から、S1とS2がローでS3がハイになった状態である。すなわち、折り返し位置が段302から段304に移った状態である。このとき、折り返し位置が移る前図6と移った後図7とで、高電位の状態であるHと低電位の状態であるLのパターンに変化は無い。したがって、遅延回路301では、段数切り替え前後で高電位Hと低電位Lとの間の遷移は発生しない、すなわち遅延回路301の内部ノードに論理状態の変化は無いので、ハザードが発生しない。ハザードの発生が抑制されるのは、遅延回路301が、入力INと入力部BACK_INとの間にバッファ305を介した接続306を有しているので、段数切替前の折り返しの段で、セレクタ部第1入力410、セレクタ部第1出力412、セレクタ部第2入力413、およびセレクタ部第2出力411が同じ電位の状態、すなわち同じ論理状態になっており、段数切替に伴う遅延回路301の内部ノードの論理状態の変化が生じないからである。このように、遅延回路301は、段数切替型の遅延回路であって、段数切替前後で内部ノードの論理状態が変化しないように、遅延のための経路として選択されていない段に遅延回路301の入力INが接続される。したがって、ハザードの発生が抑制される。図8および図9に本発明の比較対象として、遅延回路801を示す。遅延回路801は、入力INと入力部BACK_INとの間のバッファ305を介した接続306が無い代わりに、入力部BACK_INに電源VSS、すなわち低電位の状態のLを接続している。電源VSSを接続するのは、遅延回路801の入力から出力の間の経路から外れる回路部分が不定となるのを防ぐためである。不定を防ぐために回路を電源VSSへ接続するのは一般的に取られる手法である。図8には、S1をハイとして、S2とS3をローとした状態を示した。すなわち、信号は段302で折り返される。ここで、入力部BACK_IN側に電源VSSが接続されているために、段302では、セレクタ部第1出力412、セレクタ部第2入力413が、高電位の状態であるHで固定される。したがって、段数切り替えのタイミングが、図8に示したようにセレクタ部第1入力410およびセレクタ部第2出力411が低電位の状態であるLの状態の場合には、図9に示したように段数切り替えをした際に、内部ノードの論理状態が変化し、その変化が収束するまでの間、段数切替前の論理状態が出力に反映され、結果的に遅延素子2段分のハザードが発生する。この場合、図9に示したように、高電位であるHから低電位であるLに遷移し高電位であるHに戻る出力としてハザードが発生する。以上のように、本実施例の遅延回路301の内の一の段のセレクタで、セレクタ部第1入力410とセレクタ部第2出力411の間の接続およびセレクタ部第2入力413とセレクタ部第1出力412の間の接続を選択した場合に、選択をした段の、セレクタ部第1入力410、セレクタ部第1出力412、セレクタ部第2入力413、およびセレクタ部第2出力411の電位の状態が揃うように、最終の段304のセレクタ部第2入力413と遅延回路301の入力INとがバッファ305およびインバータ405を介して接続されているので、遅延回路301はハザードの発生を抑制することができる。ひいては、遅延回路301を備えるDLL回路201や半導体装置101にハザードを除去する回路を設ける必要が無くなるので、回路規模を小さくでき、低消費電力化を図ることができ、また、ハザード除去の時間を待つ必要が無くなり、半導体装置101の処理速度を速めることができる。実施例1では、奇数段の場合を示したが、実施例2では、偶数段の場合の実施例を示す。図10に、実施例として、偶数段の段数切替型の遅延回路1001を示す。遅延回路1001は、遅延回路301とは、段数が3段から4段に変わっている点と、入力INと入力部BACK_INとの間のバッファ305を介した接続306の代わりに、入力INと入力部BACK_INとの間のインバータ1002を介した接続1003を有している点が異なる。図4に示したように、例えば、S1をハイとして、S2、S3、S4をローとした場合、すなわち最初の段で折り返す場合に、最初の段でセレクタ部第1入力410、セレクタ部第1出力412、セレクタ部第2入力413、およびセレクタ部第2出力411が同じ電位の状態である低電位のLとなる。このように、バッファ305の代わりにインバータ1002を設けることで、折り返しの段で、セレクタ部第1入力410、セレクタ部第1出力412、セレクタ部第2入力413、およびセレクタ部第2出力411が同じ電位の状態、すなわち同じ論理状態になる。したがって、実施例1と同様に、遅延回路1001ではハザードの発生が抑制される。ひいては、遅延回路1001を備えるDLL回路や半導体装置にハザードを除去する回路を設ける必要が無くなるので、回路規模を小さくでき、低消費電力化を図ることができ、また、ハザード除去の時間を待つ必要が無くなり、半導体装置の処理速度を速めることができる。実施例1および実施例2では、遅延要素としてインバータを用いた遅延回路としたが、実施例3では、遅延要素としてバッファを用いた例を示す。図11は、インバータの代わりにバッファを用いた実施例として、遅延回路1101を示す。遅延回路1101は、遅延回路301とは、遅延部402の2つのインバータを一つのバッファに置き換えた点が異なる。これにより、遅延回路1101の全体で電位の状態、すなわち論理状態が揃うので、ハザードの発生を抑制できる。ひいては、遅延回路1101を備えるDLL回路や半導体装置にハザードを除去する回路を設ける必要が無くなるので、回路規模を小さくでき、低消費電力化を図ることができ、また、ハザード除去の時間を待つ必要が無くなり、半導体装置の処理速度を速めることができる。図12は、基準電流生成回路202の実施形態の例である。一次電流源MOS1201から生成される基準電流I1から、二次電流源MOS1202から生成される基準電流I2を引き抜くことで、出力される基準電流はIref=I1-I2となる。I1が電圧温度変動に対し一次の依存性を有することに対し、I2は2次の依存性を有するため、依存性の高い2次の電流を引き抜くことで、基準電流Irefは、電圧温度変動に対し逆特性を持たせることができる。この特性を利用することで、電圧温度変動に対する基準電流Irefの変動を抑制することができる。図13は、簡易遅延テスト回路の実施形態の例である。特性が同じ二つの遅延回路を用いたデータパス1301とクロックパス1302と、それらを比較する位相比較回路1303を備える。テスト方法は、データパス1301とクロックパス1302の遅延回路の段数設定に差をつけて、起動信号ACTEST_INを入力する。位相比較回路1303に取り込まれるデータは、設定した遅延回路の段数に応じて決まるので、取り込まれたデータが期待値と一致するか否かで、遅延回路の遅延異常を判定できる図14参照。また、遅延回路の遅延素子だけでなく、段数を設定するデコーダ等の異常も検出できる。テスト精度は、位相比較回路の特性と分岐点Aから位相比較回路C1、C2までのパスの対称性により依存する。"