"ディジタルデータが示す階調に対応した階調電圧を入力して液晶表示パネルに駆動電圧を出力するソースドライバのオフセット低減出力回路であって、基準電圧がオペアンプの非反転入力端に印加されたオペアンプと、少なくとも通常出力動作時に前記オペアンプの反転入力端に接続される第1の接続点に各々の一端が接続された第1の入力コンデンサ及び第1の出力コンデンサと、リセット動作時に前記第1の入力コンデンサ及び前記第1の出力コンデンサ各々の両端を短絡してその両端に前記基準電圧を印加し、前記リセット動作後の前記通常出力動作時に前記第1の入力コンデンサの他端に前記階調電圧を印加しかつ前記第1の出力コンデンサの他端を前記オペアンプの出力端に接続する第1のスイッチ素子回路と、を備え、前記第1のスイッチ素子回路は、前記第1の接続点と前記オペアンプの出力端との間に接続され、前記リセット動作時にオンとなり、前記通常出力動作時にオフとなる直列接続の第1及び第2のスイッチ素子を有し、前記通常出力動作時には前記第1及び第2のスイッチ素子の直列接続点に前記基準電圧を印加することを特徴とするオフセット低減出力回路。前記第1のスイッチ素子回路は、前記第1及び第2のスイッチ素子の直列接続点と前記基準電圧の印加端子との間に接続された第3のスイッチ素子を有し、前記第3のスイッチ素子は前記リセット動作時にオフとなり、前記通常出力動作時にオンとなって前記第1及び第2のスイッチ素子の直列接続点に前記基準電圧を印加することを特徴とする請求項1記載のオフセット低減出力回路。少なくとも前記第1の入力コンデンサと、前記第1の出力コンデンサと、前記第1のスイッチ素子回路とは第1のブロックを構成し、前記オフセット低減出力回路は、少なくとも通常出力動作時に前記オペアンプの反転入力端に接続される第2の接続点に各々の一端が接続された第2の入力コンデンサ及び第2の出力コンデンサと、リセット動作時に前記第2の入力コンデンサ及び前記第2の出力コンデンサ各々の両端を短絡してその両端に前記基準電圧を印加し、前記リセット動作後の前記通常出力動作時に前記第2の入力コンデンサの一端に前記階調電圧を印加しかつ前記第2の出力コンデンサの他端を前記オペアンプの出力端に接続する第2のスイッチ素子回路と、を少なくとも有する第2のブロックを更に備え、前記第1のブロックと前記第2のブロックとは互いに異なる動作となるように前記リセット動作と前記通常出力動作とを水平同期信号に同期したタイミングで交互に実行することを特徴とする請求項1記載のオフセット低減出力回路。前記第2のスイッチ素子回路は、前記第2の接続点と前記オペアンプの出力端との間に接続され、前記リセット動作時にオンとなり、前記通常出力動作時にオフとなる直列接続の第4及び第5のスイッチ素子を有し、前記通常出力動作時には前記第4及び第5のスイッチ素子の直列接続点に第6のスイッチ素子を介して前記基準電圧を印加することを特徴とする請求項3記載のオフセット低減出力回路。かかる従来のオフセット低減出力回路においては、図4に示すように、上記したリセット信号と書き込み信号とが生成され、リセット動作においてリセット信号の発生に応じて出力アンプ1の反転入力端の接続点FBの電圧がほぼ基準電圧VOPΔVを含むに等しくなり、リセット動作から通常出力動作に移行すると、その接続点FBの電圧は基準電圧VOPから徐々に低下していく。これはFET電界効果トランジスタからなるスイッチ素子SW4における基盤サブストレート部分へのリーク電流やソースドレイン間のリーク電流の存在によって生じる。よって、出力アンプ1の反転入力端の接続点FBにおいて基準電圧VOPを長時間に亘って維持できないために出力アンプ1の出力電圧中のオフセット電圧分が増加して表示品質の悪化をもたらすという問題があった。そこで、本発明の目的は、かかる点を鑑みてなされたものであり、出力アンプのオフセット電圧を適切に低減して表示品質の悪化を防止することができる液晶駆動用のソースドライバのオフセット低減出力回路を提供することである。本発明のオフセット低減出力回路は、ディジタルデータが示す階調に対応した階調電圧を入力して液晶表示パネルに駆動電圧を出力するソースドライバのオフセット低減出力回路であって、基準電圧がオペアンプの非反転入力端に印加されたオペアンプと、少なくとも通常出力動作時に前記オペアンプの反転入力端に接続される第1の接続点に各々の一端が接続された第1の入力コンデンサ及び第1の出力コンデンサと、リセット動作時に前記第1の入力コンデンサ及び前記第1の出力コンデンサ各々の両端を短絡してその両端に前記基準電圧を印加し、前記リセット動作後の前記通常出力動作時に前記第1の入力コンデンサの他端に前記階調電圧を印加しかつ前記第1の出力コンデンサの他端を前記オペアンプの出力端に接続する第1のスイッチ素子回路と、を備え、前記第1のスイッチ素子回路は、前記第1の接続点と前記オペアンプの出力端との間に接続され、前記リセット動作時にオンとなり、前記通常出力動作時にオフとなる直列接続の第1及び第2のスイッチ素子を有し、前記通常出力動作時には前記第1及び第2のスイッチ素子の直列接続点に前記基準電圧を印加することを特徴としている。本発明のオフセット低減出力回路によれば、通常出力動作時に、第1のスイッチ素子と第2のスイッチ素子との直列接続点には基準電圧が印加されるので、その直列接続点の電圧が基準電圧で固定される。これにより、例えば、第1の接続点側の第1のスイッチ素子の両端例えば、ソース及びドレイン各々の電圧が共に基準電圧に等しくされるので、第1のスイッチ素子の両端間をリークする電流を低減させることができる。また、同時に、オペアンプの出力端から第1のスイッチ素子の両端間を介して第1の接続点にリークしてくる電流も低減させることができる。これによりオペアンプのオフセット電圧が適切に低減されて表示品質の悪化を防止する以下、本発明の実施例を図面を参照しつつ詳細に説明する。図5は本発明の第1の実施例としてオフセット低減出力回路の構成を示している。このオフセット低減出力回路においては、図1の従来のオフセット低減出力回路の構成に、更に、スイッチ素子SW7,SW8が追加されている。スイッチ素子SW7はスイッチ素子SW4と直列に接続されている。その直列接続のスイッチ素子SW4側の一端は出力アンプ1の反転入力端に接続され、スイッチ素子SW7側の他端は出力アンプ1の出力端OUTに接続されている。また、そのスイッチ素子SW4とスイッチ素子SW7との接続点FB3と基準電圧VOPの印加端子との間にスイッチ素子SW8が接続されている。その他の構成は図1に示した構成の通りであるので、ここでの繰り返しの説明は省略される。スイッチ素子SW1~SW8はスイッチ素子回路を構成し、各々がPチャンネルのFETからなり、ゲートへの制御信号に応じてソースドレイン間がオンオフする。また、そのFETの基盤サブストレート又はバックゲートには電源電圧VDDが印加される。スイッチ素子SW4が第1のスイッチ素子に相当し、スイッチ素子SW7が第2のスイッチ素子に相当し、スイッチ素子SW8が第3のスイッチ素子に相当する。なお、この実施例において、電源電圧VDDは18Vであり、基準電圧VOPは3Vであり、アース電位VSSは0Vであり、電圧VDACは0~18Vであるが、これに限定されることはない。かかる構成のオフセット低減出力回路の動作としては従来の回路と同様に、リセット動作と通常出力動作とがある。リセット動作は映像信号の垂直同期信号に同期した外部リセット信号に応じて生じる。先ず、リセット動作では、図6に示すように、スイッチ素子SW1,SW5,SW8がオフとなり、スイッチ素子SW2,SW3,SW4,SW6,SW7がオンとなる。よって、基準電圧VOPがスイッチ素子SW2を介して入力コンデンサCinの他端に印加され、同時にスイッチ素子SW6を介して出力コンデンサCoutの他端に印加される。更に、出力アンプ1の反転入力端と非反転入力端とがスイッチ素子SW3によって短絡されるので、出力アンプ1の出力端にはオフセット電圧ΔVが生成される。このオフセット電圧ΔVはスイッチ素子SW7及びSW4を介して接続点FBに供給される。これにより、入力コンデンサCin及び出力コンデンサCout各々にはオフセット電圧ΔVが蓄電された状態となり、この状態で本出力回路の動作が安定する。次に、リセット動作から通常出力動作に移行すると、図7に示すように、スイッチ素子SW1,SW5,SW8がオンとなり、スイッチ素子SW2,SW3,SW4,SW6,SW7がオフとなる。反転入力端の接続点FBはフローティング状態となり、接続点FBの電圧が基準電圧VOPで維持されるように出力アンプ1は動作する。すなわち、入力コンデンサCinには基準電圧VOPと電圧VDACとの差電圧に応じて電荷が流れ、出力コンデンサCoutには出力アンプ1の出力電圧と基準電圧VOPとの差電圧に応じて電荷が流れ、これにより、出力アンプ1からはオフセット電圧ΔV分がキャンセルされて出力電圧が生成される。通常出力動作では、1水平期間毎の書き込み信号に応じて書き込み期間にオンとなるスイッチ素子図示せずによって出力アンプ1の出力電圧が駆動電圧として液晶表示パネルに出力される。一方、スイッチ素子SW4とスイッチ素子SW7との接続点FB3にはスイッチ素子SW8を介して基準電圧VOPが印加されるので、接続点FB3の電圧が基準電圧VOPで固定される。これによりスイッチ素子SW4の両端、すなわちソース及びドレイン各々の電圧が共に基準電圧VOPに等しくされるので、スイッチ素子SW4のソースドレイン間をリークする電流を低減させることができる。また、同時に、出力アンプ1の出力端OUTからスイッチ素子SW4のソースドレイン間を介して接続点FBにリークしてくる電流も低減させることができる。この結果、図8に示すように、リセット動作においてリセット信号の発生に応じて出力アンプ1の反転入力端の接続点FBの電圧が基準電圧VOPに等しくなり、そのリセット動作から通常出力動作に移行しても、その接続点FBの電圧は基準電圧VOPを長時間に亘ってほぼ維持することができる。言い換えると、上記したようにリーク電流が低減させることができるので、接続点FBの基準電圧VOPの低下を非常に小さく抑えることができる。よって、出力アンプ1のオフセット電圧が適切にキャンセルされて表示品質の悪化を防止することができる。図9は本発明の第2の実施例としてオフセット低減出力回路の構成を示している。このオフセット低減出力回路はブロックAとブロックBとからなる。ブロックAは図1の従来のオフセット低減出力回路の構成に、更に、スイッチ素子SW3,SW7~SW9が追加されている。なお、入力コンデンサの参照符号はCinからCin1第1の入力コンデンサに代えられ、出力コンデンサの参照符号はCoutからCout1第1の出力コンデンサに代えられている。基準電圧VOPの印加端子は出力アンプ1の非反転入力端に接続されている。スイッチ素子SW1は電圧VDACの印加端子と入力コンデンサCin1の他端との間に接続されている。スイッチ素子SW2は基準電圧VOPの印加端子と入力コンデンサCin1の他端との間に接続されている。スイッチ素子SW3は基準電圧VOPの印加端子と入力コンデンサCin1の一端、すなわち接続点FB1との間に接続され、また、その接続点FB1には出力コンデンサCout1の一端が接続されている。スイッチ素子SW4はスイッチ素子SW9と直列に接続されている。その直列接続のスイッチ素子SW4側の一端は接続点FB1に接続され、スイッチ素子SW9側の他端は出力アンプ1の出力端OUTに接続されている。スイッチ素子SW5は出力コンデンサCout1の他端と、スイッチ素子SW4とスイッチ素子SW9との接続点との間に接続されている。スイッチ素子SW6は出力コンデンサCout1の他端と、基準電圧VOPの印加端子との間に接続されている。スイッチ素子SW7は出力アンプ1の反転入力端の接続点FBと接続点FB1との間に接続されている。スイッチ素子SW8は基準電圧VOPの印加端子と、スイッチ素子SW4とスイッチ素子SW9との接続点との間に接続されている。ブロックBはスイッチ素子SW10~SWSW18と、入力コンデンサCin2第2の入力コンデンサと、出力コンデンサCout2第2の出力コンデンサとからなる。ブロックBの構成はブロックAの出力アンプ1以外の構成と同じである。対応関係で示すと、入力コンデンサCin2が入力コンデンサCin1に対応し、出力コンデンサCout2が出力コンデンサCout1に対応し、スイッチ素子SW10がスイッチ素子SW1に対応し、スイッチ素子SW11がスイッチ素子SW2に対応し、スイッチ素子SW12がスイッチ素子SW3に対応し、以下、同様に参照符号の番号順に対応するので記載が省略される。入力コンデンサCin2の他端が接続点FB2とされている。なお、ブロックAが第1のブロックに相当し、ブロックBが第2のブロックに相当する。また、スイッチ素子SW13が第4のスイッチ素子に相当し、スイッチ素子SW18が第5のスイッチ素子に相当し、スイッチ素子SW17が第6のスイッチ素子に相当する。かかる構成の図9のオフセット低減出力回路においては、図10に示すように、1水平期間毎の書き込み信号に応じてブロックA及びブロックBの動作状態が通常出力動作とリセット動作とを交互に繰り返す。ブロックAが通常出力動作であるときブロックBはリセット動作となり、ブロックAがリセット動作であるときブロックBは通常出力動作となる。各フレームの開始においてブロックAは例えば、外部リセット信号に応じてリセット動作となってから最初の書き込み信号に応じて通常出力動作になる。一方、ブロックBは最初の書き込み信号に応じてリセット動作となる。その後は図10に示す通りである。ブロックAが通常出力動作となり、ブロックBはリセット動作となるときには、図11に示すように、ブロックAのスイッチ素子SW1,SW5,SW7,SW9がオンとなり、スイッチ素子SW2~SW4,SW6,SW8がオフとなる。ブロックBのスイッチ素子SW10,SW14,SW16,SW18がオフとなり、スイッチ素子SW11~SW13,SW15,SW17がオンとなる。ブロックAがリセット動作となり、ブロックBは通常出力動作となるときには、図12に示すように、ブロックAのスイッチ素子SW1,SW5,SW7,SW9がオフとなり、スイッチ素子SW2~SW4,SW6,SW8がオンとなる。ブロックBのスイッチ素子SW10,SW14,SW16,SW18がオンとなり、スイッチ素子SW11~SW13,SW15,SW17がオフとなる。各フレームの開始においてブロックAは例えば、外部リセット信号に応じてリセット動作となってから最初の書き込み信号に応じて通常出力動作になる。一方、ブロックBは最初の書き込み信号に応じてリセット動作となる。その後は図10に示す通りである。ブロックAのリセット動作においては、スイッチSW2~SW4,SW6,SW8各々のオンにより入力コンデンサCin1及び出力コンデンサCout1各々の両端が基準電圧VOPの印加状態で短絡される。すなわち、入力コンデンサCin1及び出力コンデンサCout1各々の両端に基準電圧VOPが印加される。接続点FB1の電圧が基準電圧VOPに等しくされる。また、このブロックAのリセット動作においては、スイッチSW7のオフにより接続点FB1は出力アンプ1の反転入力端から電気的に遮断され、スイッチSW9のオフにより出力アンプ1の出力端OUTはブロックAの他の回路部分抵抗R1を除くから独立している。次に、ブロックAがリセット動作から通常出力動作に移行すると、接続点FB1はフローティング状態となり、接続点FB1の電圧が基準電圧VOPで維持されるように出力アンプ1は動作する。すなわち、入力コンデンサCin1には基準電圧VOPと電圧VDACとの差電圧に応じて電荷が流れ、出力コンデンサCout1には出力アンプ1の出力電圧と基準電圧VOPとの差電圧に応じて電荷が流れ、これにより、出力電圧が生成される。ブロックAが通常出力動作にあるときブロックBはリセット動作にある。ブロックBのリセット動作おいては、スイッチ素子SW11~SW13,SW15,SW17各々のオンにより入力コンデンサCin2及び出力コンデンサCout2各々の両端が基準電圧VOPの印加状態で短絡される。すなわち、入力コンデンサCin2及び出力コンデンサCout2各々の両端に基準電圧VOPが印加される。接続点FB2の電圧が基準電圧VOPに等しくされる。また、このブロックAのリセット動作においては、スイッチSW16のオフにより接続点FB2は出力アンプ1の反転入力端から電気的に遮断され、スイッチSW18のオフにより出力アンプ1の出力端OUTはブロックBの他の回路部分から独立している。次に、ブロックBがリセット動作から通常出力動作に移行すると、接続点FB2はフローティング状態となり、接続点FB2の電圧が基準電圧VOPで維持されるように出力アンプ1は動作する。すなわち、入力コンデンサCin2には基準電圧VOPと電圧VDACとの差電圧に応じて電荷が流れ、出力コンデンサCout2には出力アンプ1の出力電圧と基準電圧VOPとの差電圧に応じて電荷が流れ、これにより、出力電圧が生成される。ブロックBが通常出力動作にあるときブロックAはリセット動作にあり、上記したように動作する。ブロックAにおいては、スイッチ素子SW4とスイッチ素子SW9との接続点FB3にはスイッチ素子SW8を介して基準電圧VOPが印加されるので、接続点FB3の電圧が基準電圧VOPで固定される。これによりスイッチ素子SW4の両端、すなわちソース及びドレイン各々の電圧が共に基準電圧VOPに等しくされるので、スイッチ素子SW4のソースドレイン間をリークする電流を低減させることができる。また、同時に、出力アンプ1の出力端OUTからスイッチ素子SW4のソースドレイン間を介して接続点FBにリークしてくる電流も低減させることができる。同様に、ブロックBにおいては、スイッチ素子SW13とスイッチ素子SW18との接続点FB4にはスイッチ素子SW17を介して基準電圧VOPが印加されるので、接続点FB4の電圧が基準電圧VOPで固定される。これによりスイッチ素子SW13の両端、すなわちソース及びドレイン各々の電圧が共に基準電圧VOPに等しくされるので、スイッチ素子SW13のソースドレイン間をリークする電流を低減させることができる。また、同時に、出力アンプ1の出力端OUTからスイッチ素子SW13のソースドレイン間を介して接続点FBにリークしてくる電流も低減させることができる。更に、ブロックAとブロックBとが互いに異なる動作となるように通常出力動作とリセット動作とを水平同期信号に同期したタイミングで交互に実行するので、リーク電流による基準電圧の変動を1水平期間ごとに元の電圧に復帰させることができる。よって、スイッチ素子FETの基盤へのリーク電流分を補うことができるので、より効果的に出力アンプのオフセットの影響を最小に留めることができる。なお、図9のオフセットキャンセル出力回路においては、ブロックAには出力アンプ1が含まれているが、出力アンプ1はブロックBに含まれていても良いし、ブロックA,B外に備えられても良い。また、スイッチ素子としてはPチャンネルのFETに限らず、NチャンネルのFETでも良い。"