基板内にまたは基板上に設けられる複数の半導体デバイスと、前記複数の半導体デバイスの上に設けられる1以上の誘電体層と、前記1以上の誘電体層のそれぞれに設けられ、前記複数の半導体デバイスのうちの1以上に電気的に接続される金属配線と、前記1以上の誘電体層のうちの少なくとも1つの誘電体層の前記金属配線に隣接して、前記少なくとも1つの誘電体層内に設けられ、前記複数の半導体デバイスの1以上に電気的に接続される金属-絶縁体-金属キャパシタMIMキャパシタとを備える半導体構造。前記金属配線の少なくとも一部は、ロジック回路に含まれる1以上の半導体デバイスに電気的に接続され、前記MIMキャパシタは、混載ダイナミックランダムアクセスメモリeDRAMキャパシタである請求項1に記載の半導体構造。前記MIMキャパシタは、前記1以上の誘電体層のうちの1つの誘電体層にのみ設けられる請求項1または2に記載の半導体構造。前記MIMキャパシタは、前記1以上の誘電体層のうちの2つの誘電体層それぞれの前記金属配線に隣接し、前記2つの誘電体層それぞれの前記金属配線を接続するビアに隣接して、前記2つの誘電体層にのみ設けられる請求項1または2に記載の半導体構造。前記MIMキャパシタは、前記1以上の誘電体層のうちの3つ以上の誘電体層内に設けられ、前記3つ以上の誘電体層の全ての前記金属配線に隣接している、請求項1または2に記載の半導体構造。前記1以上の誘電体層それぞれの間、および、前記基板に最も近い前記誘電体層のすぐ下に、1以上のエッチングストップ層を更に備える請求項1から5の何れか一項に記載の半導体構造。前記MIMキャパシタは、前記1以上の誘電体層のうちの前記少なくとも1つに設けられるトレンチ内に配置され、前記MIMキャパシタは、前記トレンチの底部および側壁に沿って設けられるカップ形状金属プレートと、前記カップ形状金属プレートと共形であり、前記カップ形状金属プレート上に設けられる第2誘電体層と、前記第2誘電体層上に設けられるトレンチ充填金属プレートとを有し、前記第2誘電体層は、前記トレンチ充填金属プレートと前記カップ形状金属プレートとを分離する請求項1に記載の半導体構造。前記トレンチの前記側壁は、垂直形状またはほぼ垂直な形状を有する請求項7に記載の半導体構造。前記トレンチの前記側壁は、前記1以上の誘電体層のうちの前記少なくとも1つの誘電体層の底部から上部に向かって広がるテーパ形状を有する請求項7に記載の半導体構造。前記1以上の誘電体層のうちの前記少なくとも1つの誘電体層は、低誘電率誘電体層であり、前記第2誘電体層は、高誘電率誘電体層である請求項7から9の何れか一項に記載の半導体構造。基板内にまたは基板上に設けられる複数の半導体デバイスと、前記複数の半導体デバイスの上に設けられ、前記複数の半導体デバイスを電気的に接続するコンタクトを有する第1誘電体層と、前記第1誘電体層の上に設けられ、第1金属配線、および、前記第1金属配線を前記コンタクトに接続する1以上のビアを有する第2誘電体層と、前記第2誘電体層の上に設けられ、第2金属配線、および、前記第2金属配線を前記第1金属配線に接続する1以上のビアを有する第3誘電体層と、前記第3誘電体層の上に設けられ、第3金属配線、および、前記第3金属配線を前記第2金属配線に接続する1以上のビアを有する第4誘電体層と、前記第4誘電体層の上に設けられ、第4金属配線、および、前記第4金属配線を前記第3金属配線に接続する1以上のビアを有する第5誘電体層と、前記第5誘電体層の上に設けられ、第5金属配線、および、前記第5金属配線を前記第4金属配線に接続する1以上のビアを有する第6誘電体層と、を備え、前記第5誘電体層は、前記第4金属配線に隣接する金属-絶縁体-金属キャパシタMIMキャパシタの少なくとも一部分を有し、前記MIMキャパシタは、前記複数の半導体デバイスの1以上に電気的に接続される半導体構造。前記第4金属配線の少なくとも一部分は、ロジック回路に含まれる1以上の半導体デバイスに電気的に接続され、前記MIMキャパシタは、混載ダイナミックランダムアクセスメモリeDRAMキャパシタである請求項11に記載の半導体構造。前記MIMキャパシタは、前記第5誘電体層に設けられるが、前記第4誘電体層または前記第6誘電体層には設けられない請求項11に記載の半導体構造。前記MIMキャパシタの別の部分は、前記第3金属配線に隣接して前記第4誘電体層に設けられるが、前記第3誘電体層または前記第6誘電体層には、前記MIMキャパシタのいずれの部分も配置されない請求項11に記載の半導体構造。前記MIMキャパシタの別の部分が、前記第3金属配線および前記第5金属配線に隣接して、前記第4誘電体層および前記第6誘電体層に配置されるが、前記MIMキャパシタのいずれの部分も、前記第3誘電体層には配置されない請求項11に記載の半導体構造。前記第1誘電体層、前記第2誘電体層、前記第3誘電体層、前記第4誘電体層、前記第5誘電体層および前記第6誘電体層それぞれの間に設けられる複数のエッチングストップ層を更に備える請求項11から15の何れか一項に記載の半導体構造。前記MIMキャパシタは、少なくとも前記第5誘電体層に設けられるトレンチ内に配置され、前記MIMキャパシタは、前記トレンチの底部および側壁に沿って設けられるカップ形状金属プレートと、前記カップ形状金属プレートと共形であり、前記カップ形状金属プレート上に設けられる第7誘電体層と、前記第7誘電体層上に設けられるトレンチ充填金属プレートとを有し、前記第7誘電体層は、前記トレンチ充填金属プレートと前記カップ形状金属プレートとを分離する請求項11に記載の半導体構造。前記トレンチの前記側壁は、垂直形状またはほぼ垂直な形状を有する請求項17に記載の半導体構造。前記トレンチの前記側壁は、前記第5誘電体層の底部から上部に向かって広がるテーパ形状を有する請求項17に記載の半導体構造。前記第2誘電体層、前記第3誘電体層、前記第4誘電体層、前記第5誘電体層および前記第6誘電体層は、低い誘電率誘電体層であり、前記第7誘電体層は、高誘電率誘電体層である請求項17から19の何れか一項に記載の半導体構造。半導体構造を製造する方法であって、基板内にまたは基板の上に複数の半導体デバイスを形成する工程と、前記複数の半導体デバイスの上に1以上の誘電体層を形成する工程と、前記1以上の誘電体層のそれぞれに金属配線を形成する工程と、前記1以上の誘電体層のうちの少なくとも1つの誘電体層の前記金属配線に隣接して、前記少なくとも1つの誘電体層に金属-絶縁体-金属キャパシタMIMキャパシタを形成する工程と、を備え、前記金属配線を形成する工程は、前記複数の半導体デバイスのうちの1以上と前記金属配線とを電気的に接続する工程を有し、前記MIMキャパシタを形成する工程は、前記MIMキャパシタを、前記複数の半導体デバイスの1以上に電気的に接続する工程を有する方法。前記複数の半導体デバイスの1以上と前記金属配線とを電気的に接続する工程は、ロジック回路に含まれる1以上の半導体デバイスを接続する工程を含み、前記MIMキャパシタを形成する工程は、混載ダイナミックランダムアクセスメモリeDRAMキャパシタを形成する工程を有する請求項21に記載の方法。前記MIMキャパシタを形成する工程は、前記1以上の誘電体層のうちの1つのみに前記MIMキャパシタを形成する工程を有する請求項21に記載の方法。前記MIMキャパシタを形成する工程は、前記1以上の誘電体層のうち2つの誘電体層の前記金属配線に隣接して、および、前記2つの誘電体層それぞれの前記金属配線を接続するビアに隣接して、前記2つの誘電体層のみに前記MIMキャパシタを形成する工程を有し、前記方法は更に、前記2つの誘電体層のうちの第1の層を形成する工程の後であって、前記2つの誘電体層のうちの第2の層および前記MIMキャパシタを形成する工程の前に、前記2つの誘電体層のうちの前記第1の層の上にエッチングストップ層を形成する工程と、前記MIMキャパシタを形成するための領域を開けるべく、前記エッチングストップ層をパターニングする工程と、を備え、前記2つの誘電体層のうちの前記第2の層は、パターニングされた前記エッチングストップ層の上、および、上記領域内に形成される請求項21に記載の方法。前記MIMキャパシタを形成する工程は、前記1以上の誘電体層の3つ以上の誘電体層に、前記3つ以上の誘電体層の全ての前記金属配線に隣接して、前記MIMキャパシタを形成する工程を有する請求項21に記載の方法。1以上のエッチングストップ層を形成する工程を更に備え、前記1以上のエッチングストップ層を形成する工程は、前記1以上の誘電体層それぞれの間、および、前記基板に最も近い前記誘電体層のすぐ下に、エッチングストップ層を形成する工程を有する請求項21から23の何れか一項に記載の方法。前記MIMキャパシタを形成する工程は、前記1以上の誘電体層のうちの前記少なくとも1つの誘電体層にトレンチを形成する工程と、前記トレンチの底部および側壁に沿ってカップ形状金属プレートを形成する工程と、前記カップ形状金属プレートと共形に、前記カップ形状金属プレート上に第2誘電体層を形成する工程と、前記第2誘電体層上にトレンチ充填金属プレートを形成する工程と、を有し、前記第2誘電体層は、前記トレンチ充填金属プレートと前記カップ形状金属プレートとを分離する請求項21に記載の方法。前記トレンチを形成する工程は、前記トレンチの前記側壁を、垂直形状またはほぼ垂直な形状に形成する工程を含む請求項27に記載の方法。前記トレンチを形成する工程は、前記トレンチの前記側壁を、前記1以上の誘電体層のうちの前記少なくとも1つの誘電体層の底部から上部に向かって広がるテーパ形状に形成する工程を含む請求項27に記載の方法。前記1以上の誘電体層を形成する工程は、1以上の低い誘電率誘電体層を形成する工程を有し、前記第2誘電体層を形成する工程は、高誘電率誘電体層を形成する工程を含む請求項27に記載の方法。以下、キャパシタおよび金属配線が同じ誘電体層に集積される半導体構造について記載する。以下の説明において、具体的な金属配線層の数および材料の形態等、本発明の実施形態を理解するために多くの詳細事項が記される。しかしながら、これら詳細事項がなくとも本発明を実施可能であることは、当業者にとって明らかである。また、本発明を不明瞭にしない目的から、集積回路設計レイアウト等の周知の特徴の詳細な説明を省略している。また、図面に示した様々な実施形態は例示に過ぎず、必ずしも実際の寸法に合わせて描かれたものではない。金属配線層とキャパシタ構造を組み込む従来の方法では、キャパシタ層の上に、銅配線のような金属配線を導入するのが唯一の方法であった。このような配置では、金属配線層は、キャパシタ構造を収容するのに使用される誘電体層と、自身の誘電体層を共有することはない。さらに、従来の構造では、下側電極の高さを大きくする方法を、下側電極の表面積を大きくして容量を増大させる方法として利用可能であった。このような一方法では、下側電極が位置する部分の誘電体層の厚みが増大する。しかしながら、厚みが増加すると、金属コンタクトホールを形成する際のエッチング量が多くなることから、加工の負荷が増加する。さらに、金属配線が誘電体層に収容されないことから、このような方法では、金属配線層と対応するデバイス層との間の距離を大きくする必要がある。本発明の一実施形態によれば、キャパシタ構造、例えば、混載ダイナミックランダムアクセスメモリDRAMは、金属配線層を収容する1以上の誘電体層を共有するべく、金属配線層に組み込まれる。例えば、一実施形態では、キャパシタ構造の高さは、基本的に2つの金属配線誘電体層の高さであり、キャパシタは、2つの金属配線層に隣接して形成される。別の実施形態では、キャパシタ構造の高さは、基本的に金属配線誘電体層1つのみの高さであり、キャパシタ構造は、1つの金属配線層に隣接して形成される。しかしながら、十分な容量を提供するべく、キャパシタの高さは、誘電体層2つ以上分の高さにする必要があると考えられる。キャパシタ構造は、金属配線層を形成した後に、金属配線誘電体層内に形成されてもよい。このような方法により、DRAMキャパシタをロジックCPUプロセスに埋め込むことが可能になる。反対に、従来の方法では、DRAMプロセスから開始して、混載DRAMを製造するべく後でロジック機能を付加している。本明細書で記載される混載DRAMは、第1チップに含まれ、第2チップ上のマイクロプロセッサと共にパッケージされてもよい。これに替えて、本明細書で記載される混載DRAMは、マイクロプロセッサと同じチップに含まれてもよく、モノリシックな製造工程としてもよい。本明細書では、キャパシタおよび金属配線構造を同じ誘電体層に組み込む半導体構造が開示される。一実施形態において、半導体構造は、基板にまたは基板上に設けられる複数の半導体デバイスを備える。1以上の誘電体層が、複数の半導体デバイスの上に設けられる。金属配線が、複数の誘電体層のそれぞれに設けられる。金属配線は、複数の半導体デバイスのうちの1以上に電気的に接続される。金属-絶縁体-金属MIMキャパシタが、複数の誘電体層のうちの少なくとも1つの誘電体層に、当該少なくとも1つの誘電体層の金属配線に隣接して設けられる。MIMキャパシタは、複数の半導体デバイスの1以上に電気的に接続される。また、本明細書には、キャパシタおよび金属配線構造が、同じ誘電体層に集積された半導体構造を製造する方法が記載される。一実施形態において、方法は、基板内にまたは基板の上に複数の半導体デバイスを形成する工程を含む。1以上の誘電体層が、複数の半導体デバイスの上に形成される。金属配線が、複数の誘電体層のそれぞれに形成される。金属配線を形成する工程は、複数の半導体デバイスのうちの1以上と金属配線とを電気的に接続する工程を有する。金属-絶縁体-金属MIMキャパシタが、誘電体層のうちの少なくとも1つの誘電体層の金属配線に隣接して、当該1つの誘電体層に形成される。MIMキャパシタを形成する工程は、MIMキャパシタを、複数の半導体デバイスの1以上に電気的に接続する工程を有する。本発明の一側面では、混載金属-絶縁体-金属MIMキャパシタが、金属配線と同じ誘電体層に組み込まれる。例えば、図2Aは、本発明の一実施形態に係る、金属配線を収容する1つの誘電体層に形成されたキャパシタの断面図である。別の例では、本発明の一実施形態に係る、金属配線をそれぞれ収容する2つの誘電体層に形成されたキャパシタの断面図である。図2A及び図2Bに示すように、半導体構造200Aまたは200Bはそれぞれ、基板202内にまたは基板202上に設けられた複数の半導体デバイスを備える。1以上の誘電体層204が、基板内202内にまたは基板202上の複数の半導体デバイスの上に設けられる。銅金属配線のような金属配線206が、複数の誘電体層204のそれぞれに設けられる。金属配線206は、基板202内にまたは基板202上の複数の半導体デバイスの1以上に電気的に接続される。金属-誘電体-金属MIMキャパシタ208Aまたは208Bはそれぞれ、複数の誘電体層204のうちの少なくとも1つに設けられる。MIMキャパシタ208Aまたは208Bは、複数の誘電体層204のうちの少なくとも1つの金属配線206に隣接し、基板202内にまたは基板202上の複数の半導体デバイスの1以上に電気的に接続される。ここで、金属配線206とは、金属の線、例えば、配線として使用される金属の線を指す。金属配線206は、例えば、ビア207のようなビアとは区別される。ビアは、誘電体層204に設けられ、異なる誘電体層204内の金属配線206を接続する、または、例えば、コンタクト210であるその他の電気的コンタクト部と配線とを接続する。コンタクト210は、別のビア、別の金属配線、または、ビア207と半導体デバイスとの間に形成される実際のコンタクト構造として表されてもよい。MIMキャパシタ208Aまたは208Bは、例えば、コンタクト212である幾つかの電気コンタクトを介して、基板202内または基板202上の複数の半導体デバイスの1以上と電気的に接続されてもよい。コンタクト212は、別のビア、別の金属配線、または、MIMキャパシタ208Aまたは208Bの底部と半導体デバイスとの間に形成される実際のコンタクト構造として表されてもよい。一実施形態では、金属配線206の少なくとも一部分が、ロジック回路に含まれる1以上の半導体デバイスに電気的に接続され、MIMキャパシタ208Aまたは208Bは、混載ダイナミックランダムアクセスメモリeDRAMキャパシタである。MIMキャパシタの上側電極は、MIMキャパシタ上の配線または金属配線層からのビアを介して接続される。一実施形態において、このような接続は、eDRAMの共通接続または接地接続を提供する。図2Aは、本発明の一実施形態に係る、複数の誘電体層204のうちの1つのみに設けられたMIMキャパシタ208Aの断面図である。図2Bは、複数の誘電体層204のうちの2つのみに設けられたMIMキャパシタ208Bの断面図である。この実施形態では、MIMキャパシタ208Bが、2つの誘電体層204それぞれの金属配線206に隣接し、また、2つの誘電体層204それぞれの金属配線206を接続するビア207に隣接する。別の実施形態では、MIMキャパシタは、複数の誘電体層のうちの3つ以上に設けられ、当該3つ以上の誘電体層の全ての金属配線に隣接する。図2Aおよび図2Bに示すように、半導体構造200Aおよび200Bはそれぞれ、窒化シリコンエッチングストップ層、酸化シリコンエッチングストップ層またはシリコン酸窒化エッチングストップ層のような、1以上のエッチングストップ層214を更に含む。例えば、図2Aおよび図2Bに示すように、エッチングストップ層は、複数の誘電体層204それぞれの間、および、基板202に最も近い誘電体層のすぐ下に配置されてもよい。一実施形態において、MIMキャパシタ208Aまたは208Bがそれぞれ、複数の誘電体層204のうちの少なくとも1つに設けられたトレンチ216Aまたは216Bに設けられる。MIMキャパシタは、トレンチ216Aまたは216Bの底部および側壁に沿って設けられたカップ形状の金属プレート218を含む。第2誘電体層220は、カップ形状金属プレート218と共形に接して設けられる。トレンチ充填金属プレート222が、第2誘電体層220上に設けられる。第2誘電体層220は、トレンチ充填金属プレート222と、カップ形状金属プレート218とを分離する。一実施形態において、トレンチ充填金属プレート222の大部分が銅で形成される。一実施形態では、カップ形状金属プレート218は、トレンチ216Aまたはトレンチ216Bの底部に近接し第2誘電体層220とは離れた側に設けられる銅の層、および、第2誘電体層220に近接しトレンチ216Aまたはトレンチ216Bの底部から離れた側に設けられる窒化金属層から形成される。一実施形態において、窒化金属層は、窒化タンタル層または窒化チタン層である。一実施形態において、銅の層の1以上、または、カップ形状金属プレート218の窒化金属層、または、トレンチ充填金属プレート222の銅は、これに限定されないが、電気化学析出プロセス、無電解析出プロセス、化学気相成長プロセス、原子層成長ALDプロセスまたはリフロープロセスのような技術により形成される。上記の銅の代わりに、銀、アルミニウム、または、銅、銀もしくはアルミニウムの合金を使用してもよい。また、カップ形状金属プレート218は、銅、銀、アルミまたはこれらの合金から形成される1層構造であってもよい。別の実施形態では、トレンチ充填金属プレート222は、複数層構造を含む。一実施形態では、カップ形状金属プレート218は、コンタクトまたは別の金属配線層であってもよい床金属層によって、下に位置する半導体デバイスと電気的に接続される。一実施形態では、トレンチの側壁は、例えば、図2Bに示すトレンチ216Bの垂直形状またはほぼ垂直な形状である、垂直形状またはほぼ垂直な形状を有する。別の実施形態では、トレンチの側壁は、複数の誘電体層204のうちの少なくとも1つの底部から複数の誘電体層204のうちの少なくとも1つの上部に向かって広がるテーパ形状を有してもよく、例えば、図2Aに示すようなトレンチ216Aのようなテーパ形状を有してもよい。図示した2つの実施形態とは異なり、別の実施形態では、1つの誘電体層204に形成されたトレンチの垂直形状、または、2つ以上の誘電体層204に形成されたトレンチのテーパ形状を有してもよい。一実施形態では、複数の誘電体層204のうちの少なくとも1つは、低い誘電率を有する誘電体層二酸化シリコンの場合、4よりも小さい誘電率を有する層である。一実施形態において、複数の誘電体層204のうちの少なくとも1つは、これに限定されないが、スピンオンプロセス、化学気相成長プロセス、または、ポリマーベースの化学気相成長プロセスのようなプロセスによって形成される。特定の実施形態では、複数の誘電体層204のうちの少なくとも1つが、シランまたはオルガノシランを前駆体ガスとして使用する化学気相成長プロセスによって形成される。一実施形態において、複数の誘電体層204のうちの少なくとも1つは、当該誘電体層204に次に形成される一連の金属配線間のリーク電流に大きく寄与しないような材料によって形成される。一実施形態において、複数の導電体層204のうちの少なくとも1つは、誘電率が、2.5から4未満の範囲の材料で形成される。特定の実施形態では、複数の導電体層204のうちの少なくとも1つは、これに限定されないが、0から10の空隙率を有するシリケートまたは炭素ドープ酸化物のような材料から構成される。別の実施形態では、しかしながら、複数の誘電体層204のうちの少なくとも1つは、二酸化シリコンで形成される。一実施形態において、第2誘電体層220は、高誘電率誘電体層二酸化シリコンの場合、誘電率が4を超える層から形成される。一実施形態において、第2誘電体層220は、原子層成長プロセスまたは化学気相プロセスによって形成され、これに限定されないが、酸窒化シリコン、酸化ハフニウム、酸化ジルコニウム、ケイ酸ハフニウム、酸窒化ハフニウム、酸化チタンまたは酸化ランタンのような材料で形成される。別の実施形態では、第2誘電体層220は、二酸化シリコンで形成される。一実施形態において、基板202は、半導体デバイス製造に適した材料で形成される。一実施形態では、基板202は、これに限定されないが、シリコン、ゲルマニウム、シリコン-ゲルマニウム、または、III-V化合物半導体材料を含んでもよい材料の単結晶で形成されたバルク基板である。別の実施形態では、基板202は、最上層にエピタキシャル層を有するバルク層を含む。特定の実施形態では、バルク層は、これに限定れないが、シリコン、ゲルマニウム、シリコン-ゲルマニウム、III-V化合物半導体材料または石英を含んでもよい材料の単結晶によって構成され、最上層のエピタキシャル層は、これに限定れないが、シリコン、ゲルマニウム、シリコンゲルマニウムまたはIII-V化合物半導体材料を含んでもよい。別の実施形態では、基板202は、下側バルク層の上に中間絶縁層を含み、中間絶縁層の上に最上層エピタキシャル層を含む。最上層エピタキシャル層は、これに限定されないが、シリコン例えば、シリコンオンインシュレータSOI半導体基板を形成する、ゲルマニウム、シリコン-ゲルマニウム、または、III-V化合物半導体材料を含んでもよい単結晶層で構成される。絶縁層は、これに限定されないが、二酸化シリコン、窒化シリコンまたは酸窒化シリコンを含んでもよい材料から構成される。下側バルク層は、これに限定れないが、シリコン、ゲルマニウム、シリコン-ゲルマニウム、III-V化合物半導体材料または石英を含んでもよい単結晶で構成される。基板202は更に、ドーパント不純物原子を含んでもよい。本発明の一実施形態によれば、基板202は、基板にまたは基板の上に、シリコン基板に形成されたまたは誘電体層で囲まれた相補型金属酸化膜半導体CMOSトランジスタを有する。複数の金属接続部を、トランジスタの上方および誘電体層を囲む領域に形成してもよく、金属接続部は、トランジスタを電気的に接続して集積回路を形成するのに使用される。一実施形態において、集積回路は、DRAMに使用される。本発明の別の側面では、上記したような混載金属-絶縁体-金属MIMキャパシタが、4番目の金属配線の誘電体層に含まれる。例えば、図3には、本発明の一実施形態に係る、4番目の階層の金属配線を収容する1つの誘電体層に形成されたキャパシタの断面図である。図3に示すように、半導体構造300は、基板302内にまたは基板302の上方に設けられる複数の半導体デバイス304を含む。第1誘電体層306は、複数の半導体デバイス304の上に配置され、複数の半導体デバイス304を電気的に接続するコンタクト308が形成されている。第1誘電体層306の上に設けられる第2誘電体層310は、第1金属配線314、および、第1金属配線314をコンタクト308に接続する1以上のビア312を有する。第2誘電体層310の上に設けられる第3誘電体層316は、第2金属配線320、および、第2金属配線320を第1金属配線314に接続する1以上のビア318を有する。第3誘電体層316の上に設けられる第4誘電体層322は、第3金属配線326、および、第3金属配線326を第2金属配線320に接続する1以上のビア324を有する。第4誘電体層322の上に設けられる第5誘電体層328は、第4金属配線332、および、第4金属配線332を第3金属配線326に接続する1以上のビア330を有する。第5誘電体層328はまた、金属-絶縁体-金属MIMキャパシタ334の少なくとも一部分を当該層内に有する。MIMキャパシタ334は、第4金属配線332に隣接している。MIMキャパシタは、例えば、金属配線の積層構造342およびビアおよびコンタクト308によって、複数の半導体デバイス304の1以上に電気的に接続される。第6誘電体層336は、第5誘電体層328の上に配置され、第5金属配線340、および、第5金属配線340を第4金属配線332に接続する1以上のビア338を有する。一実施形態では、図3に示すように、MIMキャパシタ334は、第5誘電体層328に設けられ、第4誘電体層322または第6誘電体層336には設けられない。また、図3に示すように、金属配線344を、MIMキャパシタ334の上に設けてもよいが、この金属配線をMIMキャパシタ334に接続する必要はない。別の例として、図4は、本発明の一実施形態に係る、3番目の階層および4番目の階層の金属配線を収容する2つの誘電体層に形成されたキャパシタの断面図である。図4に示すように、半導体構造400は、基板402内にまたは基板402の上方に設けられる複数の半導体デバイス404を含む。第1誘電体層406は、複数の半導体デバイス404の上に配置され、複数の半導体デバイス404を電気的に接続するコンタクト408が形成されている。第1誘電体層406の上に設けられる第2誘電体層410は、第1金属配線414、および、第1金属配線414をコンタクト408に接続する1以上のビア412を有する。第2誘電体層410の上に設けられる第3誘電体層416は、第2金属配線420、および、第2金属配線420を第1金属配線414に接続する1以上のビア418を有する。第3誘電体層416の上に設けられる第4誘電体層422は、第3金属配線426、および、第3金属配線426を第2金属配線420に接続する1以上のビア424を有する。第4誘電体層422の上に設けられる第5誘電体層428は、第4金属配線432、および、第4金属配線432を第3金属配線426に接続する1以上のビア430を有する。第5誘電体層428はまた、金属-絶縁体-金属MIMキャパシタ434の少なくとも一部分を当該層内に有する。MIMキャパシタ434は、第4金属配線432に隣接している。MIMキャパシタは、例えば、金属配線の積層構造442およびビアおよびコンタクト408によって、複数の半導体デバイス404の1以上に電気的に接続される。第6誘電体層436は、第5誘電体層428の上に配置され、第5金属配線440、および、第5金属配線440を第4金属配線432に接続する1以上のビア438を有する。一実施形態において、図4に示すように、MIMキャパシタ434の別の部分は、第3金属配線426に隣接して第4誘電体層422に配置されるが、第3誘電体層416または第6誘電体層436には、MIMキャパシタ434のいずれの部分も配置されない。また、図4に示されるように、金属配線444をMIMキャパシタ434の上に設けてもよいが、これをMIMキャパシタ434に接続させる必要はない。図3および図4に示すように、一実施形態では、第4金属配線332または432の少なくとも一部分は、ロジック回路に含まれる1以上の半導体デバイス308または408に電気的に接続され、MIMキャパシタ334または434は、混載ダイナミックランダムアクセスメモリeDRAMキャパシタである。一実施形態において、半導体構造300または400はそれぞれ、複数のエッチングストップ層350または450を更に含む。図に示すように、エッチングストップ層は、第1誘電体層306または406、第2誘電体層310または410、第3誘電体層316または416、第4誘電体層322または422、第5誘電体層328または428および第6誘電体層336または436の間に配置されてもよい。一実施形態において、MIMキャパシタ334または434はそれぞれ、少なくとも第5誘電体層328または428に設けられるトレンチ360または460内に配置される。このような一実施形態では、MIMキャパシタ334または434は、トレンチ360または460の底部および側壁に沿って設けられるカップ形状金属プレート997を含む。第7誘電体層998が、カップ形状金属プレート997と共形にプレート上に設けられる。トレンチ充填金属プレート999が、第7誘電体層998上に設けられる。第7誘電体層998は、トレンチ充填金属プレート999と、カップ形状金属プレート997とを分離する。特定の実施形態において、トレンチの側壁は、図4のトレンチ460に示されるように、垂直形状またはほぼ垂直な形状である。別の特定の実施形態では、トレンチの側壁は、図3のトレンチ360に示すように、第5誘電体層328または428の底部から上部に向かって広がるテーパ形状を有する。一実施形態では、第2誘電体層310または410、第3誘電体層316または416、第4誘電体層322または422、第5誘電体層328または428および第6誘電体層336または436は、低誘電率誘電体層であり、第7誘電体層998は、高誘電率誘電体層である。その他、図3及び図4に示される半導体構造300および400の材料または構造の特徴の詳細については、半導体構造200Aおよび200Bで説明したものと同様であってもよい。別の実施形態では、誘電体層および/または金属線の更なる1つの層または複数の層が、MIMキャパシタ334または434の下または上に形成されてもよい。また、別の実施形態では、誘電体層および/または金属線の更なる1つの層または複数の層を、MIMキャパシタ334または434の下または上から取り除いてもよい。別の実施形態では、MIMキャパシタ334または434が、更なる1以上の誘電体層に形成される。一実施形態では、図4図示されていないがを参照して、MIMキャパシタ434の別の部分が、第3金属配線426および第5金属配線440に隣接して、第4誘電体層422および第6誘電体層436の両方に配置される。しかしながら、このような一実施形態では、MIMキャパシタのいずれの部分も、第3誘電体層416には配置されない。本発明の別の側面として、半導体デバイスの混載金属-絶縁体-金属MIMキャパシタを製造する方法が提供される。図5は、本発明の一実施形態に係る、同じ誘電体層に集積されるキャパシタおよび金属配線を有する半導体構造を形成する方法におけるオペレーションを示したフローチャート500である。フローチャート500のオペレーション502では、複数の半導体デバイスが、基板内ににまたは基板の上方に形成される。フローチャート500のオペレーション504では、1以上の誘電体層が、複数の半導体デバイスの上に形成される。フローチャート500のオペレーション506では、誘電体層のそれぞれに金属配線が形成される。一実施形態では、金属配線を形成する工程は、複数の半導体デバイスの1以上と金属配線とを電気的に接続する工程を有する。一実施形態では、複数の半導体デバイスの1以上と金属配線とを電気的に接続する工程は、ロジック回路に含まれる1以上の半導体デバイス同士を接続する工程を含む。フローチャート500のオペレーション508では、複数の誘電体層のうちの少なくとも1つの誘電体層の金属配線に隣接して、当該誘電体層に、金属-絶縁体-金属MIMキャパシタが形成される。一実施形態では、MIMキャパシタを形成する工程は、複数の半導体のうちの1以上と、MIMキャパシタとを電気的に接続する工程を有する。一実施形態において、MIMキャパシタを形成する工程は、混載ダイナミックランダムアクセスメモリeDRAMキャパシタを形成する工程を有する。本発明の一実施形態によれば、MIMキャパシタを形成する工程は、複数の誘電体層のうちの1つのみにMIMキャパシタを形成する工程を有する。別の実施形態では、MIMキャパシタを形成する工程は、複数の誘電体層のうち2つの誘電体層の金属配線に隣接して、および、これら2つの誘電体層それぞれの金属配線を接続するビアに隣接して、当該2つの誘電体層のみにMIMキャパシタを形成する工程を有する。このような一実施形態では、方法は更に、2つの誘電体層のうちの第1の層を形成する工程の後であって、2つの誘電体層のうちの第2の層およびMIMキャパシタを形成する工程の前に、2つの誘電体層のうちの第1の層の上にエッチングストップ層を形成する工程を備える。エッチングストップ層はパターニングされて、次にMIMキャパシタを形成するための領域開けられる。2つの誘電体層のうちの第2の層は、パターニングされたエッチングストップ層の上、および、上記領域内に形成される。別の実施形態では、MIMキャパシタを形成する工程は、複数の誘電体層のうちの3つ以上の誘電体層内に、当該3つ以上の誘電体層の全ての金属配線に隣接してMIMキャパシタを形成する工程を有する。一実施形態において、MIMキャパシタを形成する工程は、複数の誘電体層のうちの1つの誘電体層にトレンチを形成する工程と、トレンチの底部および側壁に沿ってカップ形状金属プレートを形成する工程と、カップ形状金属プレートと共形に当該プレート上に第2誘電体層を形成する工程と、トレンチ充填金属プレートを第2誘電体層上に形成する工程とを有し、第2誘電体層は、トレンチ充填金属プレートとカップ形状金属プレートとを分離する。このような一実施形態において、トレンチを形成する工程は、トレンチの側壁を、垂直形状またはほぼ垂直な形状に形成する工程を含む。このような別の実施形態では、トレンチを形成する工程は、複数の誘電体層のうちの1つの誘電体層の底部から上部に向かって広がるテーパ形状を有するトレンチ側壁を形成する工程を有する。一実施形態において、第2誘電体層を形成する工程は、高誘電率誘電体層を形成する工程を有する。一実施形態において、同じ誘電体層に集積されるキャパシタおよび金属配線を有する半導体構造を製造する方法は、1以上のエッチングストップ層を形成する工程を備え、当該工程は、複数の誘電体層それぞれの間、および、基板に最も近い誘電体層のすぐ下に、エッチングストップ層を形成する工程を有する。一実施形態において、1以上の誘電体層を形成する工程は、低誘電率誘電体層を形成する工程を有する。その他、製造される半導体構造の材料または構造の特徴の詳細については、半導体構造200A、200B、300および400で説明したものと同様であってもよい。以上、同じ誘電体層にキャパシタ及び金属配線が集積された半導体構造について開示された。一実施形態において、半導体構造は、基板内にまたは基板上に設けられる複数の半導体デバイスを備える。半導体構造はまた、複数の半導体デバイスの上に設けられる1以上の誘電体層を備える。半導体構造はまた、複数の誘電体層のそれぞれに設けられ、複数の半導体デバイスのうちの1以上に電気的に接続される金属配線を備える。半導体構造はまた、複数の誘電体層のうちの少なくとも1つの金属配線に隣接して当該1つの誘電体層に設けられる金属-絶縁体-金属MIMキャパシタを備える。このような一実施形態において、金属配線の少なくとも一部は、ロジック回路に含まれる1以上の半導体デバイスに電気的に接続され、MIMキャパシタは、混載ダイナミックランダムアクセスメモリeDRAMキャパシタである。