"第1のMOSFETが形成される第1領域を有する半導体装置において、前記第1領域上に、前記第1のMOSFETに第1の保護抵抗回路を接続してなる第1ESD保護素子が形成され、前記第1のMOSFETは、第1ウェル上に、第1ゲート絶縁膜を介して形成された第1ゲート電極、及び、前記第1ゲート電極を挟んで互いに対向するように前記第1ウェルの表層に分離形成される前記第1ウェルと逆導電型の第1ソース領域及び第1ドレイン領域を備え、前記第1の保護抵抗回路は、前記第1ゲート絶縁膜を介して形成された第1ゲート電極、前記第1ゲート電極を挟んで互いに対向するように前記第1ウェルの表層に分離形成される前記第1ウェルと逆導電型の二つの第1抵抗ドレイン領域、及び、前記第1抵抗ドレイン領域と同導電型であって当該第1抵抗ドレイン領域より低濃度のドリフト領域を備え、前記ドリフト領域が、前記第1抵抗ドレイン領域の双方と電気的に接続するように、前記第1ゲート電極下方に形成されていることを特徴とする半導体装置。前記第1のMOSFETは、前記第1のMOSFETの前記第1ソース領域及び前記第1ドレイン領域と同導電型であって当該第1ソース領域及び当該第1ドレイン領域より低濃度のドリフト領域を備え、前記第1のMOSFETの前記ドリフト領域が、前記第1のMOSFETの前記第1ソース領域から前記第1ゲート電極下方に向かって延伸するソース側ドリフト領域と、前記第1のMOSFETの前記第1ドレイン領域から前記第1ゲート電極下方に向かって延伸するドレイン側ドリフト領域に、前記第1のMOSFETの前記第1ゲート電極下方の前記第1ウェルを挟んで分離形成され、前記ドレイン側ドリフト領域が、前記第1の保護抵抗回路の前記ドリフト領域と接続していることを特徴とする請求項1に記載の半導体装置。前記第1のMOSFETの前記第1ゲート電極、及び、前記第1の保護抵抗回路の前記第1ゲート電極が、ポリシリコンで構成されていることを特徴とする請求項1または2に記載の半導体装置。前記第1の保護抵抗回路の前記第1ゲート電極の上面に形成されたシリサイド層が、前記第1抵抗ドレイン領域の上面に形成されたシリサイド層と、前記第1の保護抵抗回路の前記第1ゲート電極の側壁に沿って形成される絶縁膜を介して電気的に分離されていることを特徴とする請求項3に記載の半導体装置。前記第1のMOSFETより低耐圧の第2のMOSFETが形成される第2領域を有し、前記第2領域上に、前記第2のMOSFETに第2の保護抵抗回路を接続してなる第2ESD保護素子が形成され、前記第2のMOSFETは、第2ウェル上に、第2ゲート絶縁膜を介して形成された第2ゲート電極、及び、前記第2ゲート電極を挟んで互いに対向するように前記第2ウェルの表層に分離形成される前記第2ウェルと逆導電型の第2ソース領域及び第2ドレイン領域を備え、前記第2の保護抵抗回路は、前記第2ゲート絶縁膜を介して形成された第2ゲート電極、前記第2ゲート電極を挟んで互いに対向するように前記第2ウェルの表層に分離形成される前記第2ウェルと逆導電型の二つの第2抵抗ドレイン領域、及び、前記第2抵抗ドレイン領域と同導電型であって当該第2抵抗ドレイン領域より低濃度の第2のドリフト領域を備え、前記第2のドリフト領域が、前記第2抵抗ドレイン領域の双方と電気的に接続するように、前記第2ゲート電極下方に形成されていることを特徴とする請求項2~4の何れか一項に記載の半導体装置。前記第2ゲート電極が、ポリシリコンで構成され、前記第2の保護抵抗回路の前記第2ゲート電極の上面に形成されたシリサイド層が、前記第2抵抗ドレイン領域の上面に形成されたシリサイド層と、前記第2の保護抵抗回路の前記第2ゲート電極の側壁に沿って形成される絶縁膜を介して電気的に分離されていることを特徴とする請求項5に記載の半導体装置。前記第2のMOSFETにおいて、前記第2ソース領域及び前記第2ドレイン領域の何れかと電気的に接続し、前記第2ゲート電極の下方に向って延伸する、当該第2ソース領域及び当該第2ドレイン領域と同導電型であって当該第2ソース領域及び当該第2ドレイン領域より低濃度のLDD領域が形成されていることを特徴とする請求項5または6に記載の半導体装置。前記第1のMOSFETにおいて、前記第1ソース領域及び前記第1ドレイン領域の何れかと電気的に接続し、前記第1ゲート電極の下方に向って延伸する、当該第1ソース領域及び当該第1ドレイン領域と同導電型であって当該第1ソース領域及び当該第1ドレイン領域より低濃度のLDD領域が形成されていることを特徴とする請求項1に記載の半導体装置。上述の通り、特許文献1に示すESD保護素子では、非シリサイド領域を形成するために、シリサイドブロックの形成工程を追加する必要があり、製造工程が複雑になるとともに、必要となるマスク数が増え、製造コスト高となる。上述の状況を鑑み、本発明は、ESD対策のための特別な工程や専用マスクを増やすことなく、ESD放電能力の向上を図る事が可能な半導体装置を実現することをその目的とする。上記目的を達成するための本発明に係る半導体装置は、第1のMOSFETが形成される第1領域を有し、前記第1領域上に、前記第1のMOSFETに第1の保護抵抗回路を接続してなる第1ESD保護素子が形成され、前記第1のMOSFETは、第1ウェル上に、第1ゲート絶縁膜を介して形成された第1ゲート電極、及び、前記第1ゲート電極を挟んで互いに対向するように前記第1ウェルの表層に形成される前記第1ウェルと逆導電型の第1ソース領域及び第1ドレイン領域を備え、前記第1の保護抵抗回路は、前記第1ゲート絶縁膜を介して形成された第1ゲート電極、前記第1ゲート電極を挟んで互いに対向するように前記第1ウェルの表層に分離形成される前記第1ウェルと逆導電型の二つの第1抵抗ドレイン領域、及び、前記第1抵抗ドレイン領域と同導電型であって当該第1抵抗ドレイン領域より低濃度のドリフト領域を備え、前記ドリフト領域が、前記第1抵抗ドレイン領域の双方と電気的に接続するように、前記第1ゲート電極下方に形成されていることを第1の特徴とする。上記第1の特徴の半導体装置は、更に、前記第1のMOSFETは、前記第1のMOSFETの前記第1ソース領域及び前記第1ドレイン領域と同導電型であって当該第1ソース領域及び当該第1ドレイン領域より低濃度のドリフト領域を備え、前記第1のMOSFETの前記ドリフト領域が、前記第1のMOSFETの前記第1ソース領域から前記第1ゲート電極下方に向かって延伸するソース側ドリフト領域と、前記第1のMOSFETの前記第1ドレイン領域から前記第1ゲート電極下方に向かって延伸するドレイン側ドリフト領域に、前記第1のMOSFETの前記第1ゲート電極下方の前記第1ウェルを挟んで分離形成され、前記ドレイン側ドリフト領域が、前記第1の保護抵抗回路の前記ドリフト領域と接続していることが好ましい。上記第1の特徴の半導体装置は、更に、前記第1のMOSFETの前記第1ゲート電極、及び、前記第1の保護抵抗回路の前記第1ゲート電極が、ポリシリコンで構成されていることが好ましい。上記第1の特徴の半導体装置は、更に、前記第1の保護抵抗回路の前記第1ゲート電極の上面に形成されたシリサイド層が、前記第1抵抗ドレイン領域の上面に形成されたシリサイド層と、前記第1の保護抵抗回路の前記第1ゲート電極の側壁に沿って形成される絶縁膜を介して電気的に分離されている構成とすることができる。上記第1の特徴の半導体装置は、更に、前記第1のMOSFETより低耐圧の第2のMOSFETが形成される第2領域を有し、前記第2領域上に、前記第2のMOSFETに第2の保護抵抗回路を接続してなる第2ESD保護素子が形成され、前記第2のMOSFETは、第2ウェル上に、第2ゲート絶縁膜を介して形成された第2ゲート電極、及び、前記第2ゲート電極を挟んで互いに対向するように前記第2ウェルの表層に形成される前記第2ウェルと逆導電型の第2ソース領域及び第2ドレイン領域を備え、前記第2の保護抵抗回路は、前記第2ゲート絶縁膜を介して形成された第2ゲート電極、前記第2ゲート電極を挟んで互いに対向するように前記第2ウェルの表層に分離形成される前記第2ウェルと逆導電型の二つの第2抵抗ドレイン領域、及び、前記第2抵抗ドレイン領域と同導電型であって当該第2抵抗ドレイン領域より低濃度の第2のドリフト領域を備え、前記第2のドリフト領域が、前記第2抵抗ドレイン領域の双方と電気的に接続するように、前記第2ゲート電極下方に形成されていることを第2の特徴とする。上記第2の特徴の半導体装置は、更に、前記第2ゲート電極が、ポリシリコンで構成され、前記第2の保護抵抗回路の前記第2ゲート電極の上面に形成されたシリサイド層が、前記第2抵抗ドレイン領域の上面に形成されたシリサイド層と、前記第2の保護抵抗回路の前記第2ゲート電極の側壁に沿って形成される絶縁膜を介して電気的に分離されている構成とすることができる。上記第2の特徴の半導体装置は、更に、前記第2のMOSFETにおいて、前記第2ソース領域及び前記第2ドレイン領域の何れかと電気的に接続し、前記第2ゲート電極の下方に向って延伸する、当該第2ソース領域及び当該第2ドレイン領域と同導電型であって当該第2ソース領域及び当該第2ドレイン領域より低濃度のLDD領域が形成されていることが好ましい。上記第1の特徴の半導体装置は、更に、前記第1のMOSFETにおいて、前記第1ソース領域及び前記第1ドレイン領域の何れかと電気的に接続し、前記第1ゲート電極の下方に向って延伸する、当該第1ソース領域及び当該第1ドレイン領域と同導電型であって当該第1ソース領域及び当該第1ドレイン領域より低濃度のLDD領域が形成されていることが好ましい。上記第1または第2の特徴の本発明に係る半導体装置によれば、保護抵抗回路が形成される領域にダミーのゲートパターンが形成され、当該ダミーゲートパターン直下に、抵抗用のドリフト領域が形成されている。従って、保護抵抗回路は、ドリフト領域上にダミーのゲート電極を有してなる。本発明におけるESD素子は、MOSFETと当該保護抵抗回路を直列に接続して構成されるが、当該保護抵抗回路が、抵抗ドレイン領域ソース領域とドレイン領域に相当間を接続するドリフト領域が形成されていることを除いて、MOSFETと同一の構造となっている。即ち、本発明は、保護抵抗回路の形成に際し、別途シリサイドブロックを設ける代わりに、保護抵抗回路の当該ダミーゲート電極、及び、当該ダミーゲート電極の側壁に形成される絶縁膜をシリサイドブロックとして機能させることとしたものである。保護抵抗回路のダミーゲート電極を形成するためのダミーゲートパターンの形成は、MOSFETのゲートパターン形成と同一工程で、抵抗用のドリフト領域の形成は、高耐圧用MOSFETのドリフト領域の形成と同一工程で実施することができるため、製造工程を増加させることなく、ESD保護素子を形成することが可能になる。更に、上記第2の特徴の本発明に係る半導体装置によれば、高耐圧用MOSFETと低耐圧用MOSFETの両方を備える集積回路に対して本発明を適用することができ、製造工程を増加させることなく、高耐圧用ESD素子と低耐圧用ESD素子の両方を形成することが可能になる。このとき、低耐圧用MOSFETがLDD領域を有するMOSFETであってもよい。この場合、低耐圧用ESD素子内の保護抵抗回路にもLDD領域が形成されるが、抵抗回路としての動作に影響を与えない。第1実施形態本発明の一実施形態に係る半導体装置以降、適宜本発明装置100と称す及び、その製造方法について以下に、詳細に説明する。図1及び図2は本発明装置1のデバイス構造を模式的に示す断面図である。尚、図1及び図2に示される断面図では、適宜、要部が強調して示されており、図面上の各構成部分の寸法比と実際の寸法比とは必ずしも一致するものではない。これは以降に示す断面図について同様とする。本発明装置100は、第1の電源電圧に対応して動作する第1のMOSFET高耐圧用MOSFET:以降、適宜HVトランジスタと称すが形成される第1領域と、当該第1の電源電圧より低い第2の電源電圧に対応して動作する第2のMOSFET低耐圧用MOSFET:以降、適宜LVトランジスタと称すが形成される第2領域を有し、当該第1領域上に、第1のMOSFETに第1の保護抵抗回路を接続してなる高耐圧用の第1ESD保護素子HV保護素子が、当該第2領域上に、第2のMOSFETに第2の保護抵抗回路を接続してなる低耐圧用の第2ESD保護素子LV保護素子が形成される。図1に本発明装置100に設けられたESD保護素子HV保護素子、及び、LV保護素子のデバイス構造の断面図を、図2に本発明装置100内に形成されるMOSFETHVトランジスタ、及び、LVトランジスタのデバイス構造の断面図を、夫々示す。尚、本実施形態では、本発明がSGGNMOS構造を有するESD保護素子に適用される場合を例として示すが、本発明はこれに限られるものではない。図1において、P型の基板1上に、P型のウェル2及び3が形成され、ウェル2上にHV保護素子21が、ウェル3上にLV保護素子22が、夫々形成されている。そして、当該HV保護素子21とLV保護素子22は、素子分離膜STI4により素子分離がされている。尚、図1において、説明の都合上、HV保護素子21とLV保護素子22が隣接して形成されているが、実際の集積回路においては、HV保護素子21とLV保護素子22が隣接して形成されることはない。図2において、P型の基板1上に、P型のウェル2及び3が形成され、ウェル2上にHVトランジスタ23が、ウェル3上にLVトランジスタ24が、夫々形成されている。HVトランジスタ23とLVトランジスタ24は、素子分離膜STI4により素子分離がされている。HVトランジスタ23は、ウェル2上に、ゲート絶縁膜第1のゲート絶縁膜6を介して形成されたゲート電極第1ゲート電極8a、及び、当該ゲート電極8aを挟んで互いに対向するようにウェル2の表層に形成されるN型の高濃度ソース領域第1のソース領域11aとN型の高濃度ドレイン領域第1のドレイン領域11bを備えたNチャネルMOSFETである。更に、高濃度ソース領域11aと高濃度ドレイン領域11bを覆うように、N-型のドリフト領域55a,5bが、当該高濃度ソース及びドレイン領域11a、11bより深い位置に形成されている。当該ドリフト領域5a、5bは、夫々、ゲート電極8aの下方に向かって延伸するように形成されるが、ゲート電極8aの下方に存在するP型のウェル2を介して分離形成されている。また、ゲート電極8aの側壁に沿って、側壁絶縁膜10aが形成されている。当該側壁絶縁膜10aは、例えば、シリコン酸化膜、または、窒化膜で構成される。LVトランジスタ24は、ウェル3上に、ゲート絶縁膜第2のゲート絶縁膜7を介して形成されたゲート電極第2ゲート電極8c、及び、当該ゲート電極8cを挟んで互いに対向するようにウェル3の表層に形成されるN型の高濃度ソース領域第2のソース領域11cとN型の高濃度ドレイン領域第2のドレイン領域11dを備えたNチャネルMOSFETである。更に、N-型のLDD領域9が、高濃度ソース領域11cと高濃度ドレイン領域11dの何れかと電気的に接続し、且つ、ゲート電極8cに向かって延伸している。また、ゲート電極8cの側壁に沿って、側壁絶縁膜10cが形成されている。当該側壁絶縁膜10cは、例えば、シリコン酸化膜、または、窒化膜で構成される。HVトランジスタ23の高濃度ソース領域11aと高濃度ドレイン領域11bの上面、及び、LVトランジスタ24の高濃度ソース領域11cと高濃度ドレイン領域11dの上面には、層間絶縁膜13を貫通するコンタクトプラグ14との接触抵抗を低減し、金属配線15との電気的接続を容易とするためのシリサイド層12が形成されている。同様に、ポリシリコンで構成されたゲート電極8a、8cの上面にもシリサイド層12が形成されている。しかしながら、ゲート電極8aの上面に形成されるシリサイド層と、各高濃度ソース領域および高濃度ドレイン領域11a、11b上面に形成されるシリサイド層とは、側壁絶縁膜10aと層間絶縁膜13により電気的に分離され、ゲート電極8cの上面に形成されるシリサイド層と、各高濃度ソース領域および高濃度ドレイン領域11c、11d上面に形成されるシリサイド層とは、側壁絶縁膜10cと層間絶縁膜13により電気的に分離されている。図1に戻って、HV保護素子21はHVトランジスタ23の高濃度ドレイン領域11bに保護抵抗回路25を接続し、LV保護素子22はLVトランジスタ24の高濃度ドレイン領域11dに保護抵抗回路25を接続して構成される。保護抵抗回路25は、ドリフト領域55cが、ゲート電極8bを挟んでウェル2の表層に互いに対向するように分離形成されたN型のドレイン領域第1抵抗ドレイン領域16の双方と電気的に接続するように形成されることを除き、HVトランジスタ23と同一の構造である。ここで、分離形成された二つの当該ドレイン領域16の夫々が、HVトランジスタ23における高濃度ソース領域11aと高濃度ドレイン領域11bに対応する。また、ドリフト領域5cは、本実施形態では、隣接するHVトランジスタ23のドリフト領域5bと重なり合うように一体形成されている。保護抵抗回路25のドレイン領域16の一方がHVトランジスタ23の高濃度ドレイン領域11bと接続し、保護抵抗回路25のドレイン領域16の他方がコンタクトプラグ14を介して金属配線15と接続している。これにより、保護抵抗回路25は、分離形成された二つのドレイン領域16同士が同導電型N型のドリフト領域5cにより電気的に接続されることで、P型のチャネル領域が存在しないためトランジスタ動作をすることはなく、抵抗として動作する。また、ゲート電極8bは、シリサイド形成をブロックするためのダミー電極として形成されるもので、実際に電圧が印加されるものではない。ゲート電極8bのソース-ドレイン間の幅Lを調整することで、保護抵抗回路25の抵抗値を変更することが可能である。一方、保護抵抗回路26は、LVトランジスタ24と同一の構造を有してなる。ここで、ゲート電極8dを挟んでウェル3の表層に互いに対向するように分離形成されたN型のドレイン領域第2抵抗ドレイン領域17の夫々が、LVトランジスタ24における高濃度ソース領域11cと高濃度ドレイン領域11dに対応する。更に、当該ドレイン領域17の双方と電気的に接続するN-型のドリフト領域第2のドリフト領域5dが、ゲート電極8dの下方、当該ドレイン領域17よりも深い位置に形成されている。保護抵抗回路26のドレイン領域17の一方がLVトランジスタ24の高濃度ドレイン領域11dと接続し、保護抵抗回路26のドレイン領域17の他方がコンタクトプラグ14を介して金属配線15と接続している。これにより、保護抵抗回路26は、分離形成された二つのドレイン領域17同士が同導電型のドリフト領域5dにより電気的に接続されることで、抵抗として動作する。また、ゲート電極8dは、シリサイド形成をブロックするためのダミー電極として形成されるもので、実際に電圧が印加されるものではない。ゲート電極8dのソース-ドレイン間の幅Lを調整することで、保護抵抗回路26の抵抗値を変更することが可能である。上記保護抵抗回路25と26共に、ポリシリコンで構成されたゲート電極8b、8dの上面、およびドレイン領域16、17の上面にはシリサイド層12が形成されている。しかしながら、ゲート電極8bの上面に形成されるシリサイド層は、ドレイン領域16の夫々の上面に形成されるシリサイド層と、側壁絶縁膜10bと層間絶縁膜13により電気的に分離され、ゲート電極8dの上面に形成されるシリサイド層は、ドレイン領域17の夫々の上面に形成されるシリサイド層と、側壁絶縁膜10dと層間絶縁膜13により電気的に分離されている。このため、電流は、分離形成されたドレイン領域16間をドリフト領域5cを介して流れ、或いは分離形成されたドレイン領域17間をドリフト領域5dを介して流れることで、ドリフト領域5c、5dが抵抗として機能する。尚、低耐圧側の保護抵抗回路26にも、LVトランジスタ24と同様、N-型のLDD領域がドリフト領域5d内に形成されているが、これが抵抗回路としての動作に影響を与えることはない。以下に、本発明装置100の製造方法につき、図面を参照して詳細に説明する。図3~図10は、図1に対応して、本発明装置1のESD保護素子HV保護素子21、及び、LV保護素子22の製造方法の一実施形態を模式的に示す工程断面図である。尚、図2に対応して、第1及び第2領域に形成される個々のトランジスタHVトランジスタ23、及び、LVトランジスタ24の製造方法については、図1のHV保護素子21内に形成されるHVトランジスタ23、及び、図1のLV保護素子22内に形成されるLVトランジスタ24の製造方法と同様であり、図3~図10に示す工程の一部として示されているため、説明を割愛する。先ず、図3に示すように、公知の半導体プロセス技術により、P型の基板1上に、HVトランジスタ23及び保護抵抗回路25が形成される第1領域にP型のウェル第1ウェル2を形成し、LVトランジスタ24及び保護抵抗回路26が形成される第2領域にP型のウェル第2ウェル3を形成する。その後、当該ウェル2と3内の所定の領域に素子分離膜STI4を形成する。このとき、ウェル2と3の上面には犠牲酸化膜が形成されている。次に、図4に示すように、公知の半導体プロセス技術により、所定の領域に開口部を有するレジストパターン32を用いて、N型の不純物例えば、砒素As或いはリンPのイオン注入を行い、第1領域のHVトランジスタ23の形成領域にN-型の低濃度のドリフト領域5a、5bを、保護抵抗回路25の形成領域にドリフト領域5cを、夫々ウェル2内に形成する。このとき、第2領域上の保護抵抗回路26の形成領域にも、N-型の低濃度のドリフト領域5dをウェル3内に形成しておく。次に、図5に示すように、公知の半導体プロセス技術により、第1の領域上に第1のゲート絶縁膜6を、第2の領域上に第2のゲート絶縁膜7を、夫々、熱酸化により形成する。ここで、第1のゲート絶縁膜6は、第2のゲート絶縁膜7よりも厚膜とする。次に、図6に示すように、公知の半導体プロセス技術により、ゲート電極材料としてポリシリコンを全面に堆積後、所定の領域に開口部を有するレジストパターン33を用いて当該開口部に露出するポリシリコンを取り除き、ゲートパターンを形成する。これにより、各ゲート電極8a~8dが分離形成される。次に、図7に示すように、公知の半導体プロセス技術により、第1領域の全面を覆うレジストパターン34を形成後、当該レジストパターン34、及び、第2領域上のゲート電極8b、8dをマスクとして、N型の不純物例えば、リンP或いは砒素Asのイオン注入により、第2領域のLVトランジスタ23の形成領域にN-型のLDD領域9を形成する。このとき、第2領域の保護抵抗回路26の形成領域にも、当該LDD領域が形成される。次に、図8に示すように、レジストパターン34を除去した後、公知の半導体プロセス技術により、絶縁膜10ここでは、シリコン窒化膜を全面に堆積し、エッチバックによりゲート絶縁膜6、7が露出するまで当該絶縁膜10を除去する。更に、ウェル2表層のN-型のドリフト領域5a~5dが露出するまでゲート酸化膜6を除去し、ウェル3表層のN-型のLDD領域9が露出するまでゲート酸化膜7を除去する。これにより、各ゲート電極8a~8dの両側壁に側壁絶縁膜10a~10dを残存させる。次に、図9に示すように、公知の半導体プロセス技術により、ゲート電極8a~8d及び側壁絶縁膜10a~10dをマスクとして、N型の不純物例えば、リンP或いは砒素Asのイオン注入により、N型の高濃度の第1のソース領域11a及び第1のドレイン領域11bを第1領域上のHVトランジスタ23の形成領域に、N型の高濃度の第2のソース領域11c及び第2のドレイン領域11dを第2領域上のLVトランジスタ24の形成領域に形成する。このとき、第1領域上の保護抵抗回路25の形成領域、及び、第2領域上の保護抵抗回路26の形成領域にも、ドレイン領域16と17が、夫々、形成される。次に、図10に示すように、公知の半導体プロセス技術により、例えば金属チタンTiを各ソース領域およびドレイン領域11a~11d、及び、各保護抵抗回路のドレイン領域16と17の表面において反応させ、シリサイド層12を形成する。このとき、ゲート電極8a~8dの上面にもシリサイド層12が形成される。尚、側壁絶縁膜10と素子分離膜STI4上の未反応チタンは、ウェット処理により、選択的に除去する。更に、層間絶縁膜13を堆積後、公知の半導体プロセス技術により、当該層間絶縁膜13を貫通するコンタクトプラグ14、当該コンタクトプラグ14上に金属配線15を形成することで、図1及び図2に示す本発明装置100が製造される。以上説明したように、HV保護素子21におけるHVトランジスタ23と保護抵抗回路25との相違点、及び、LV保護素子22におけるLVトランジスタ24と保護抵抗回路26との相違点は、夫々、HVトランジスタ23におけるソース領域11aとドレイン領域11bに対応する保護抵抗回路のドレイン領域16同士が、同導電型のドリフト領域5cを介して接続されている点、及び、LVトランジスタ24におけるソース領域11cとドレイン領域11dに対応する保護抵抗回路のドレイン領域17同士が、同導電型のドリフト領域5dを介して接続されている点であり、保護素子の形成にあたって何ら製造工程を追加する必要がないことが分かる。従って、本発明装置100は、ESD対策のための特別な工程や専用マスクを増やすことなく、ESD放電能力の向上を図る事が可能な構造となっている。尚、上記実施形態ではSGGNMOS構造のESD保護素子を例として本発明を説明したが、SGGPMOS構造の場合についても、各半導体領域を構成する不純物の導電型を逆にすれば、容易に実現できることは言うまでもない。このとき、SGGPMOS構造における保護抵抗回路25、26は、HVトランジスタ23或いはLVトランジスタ24を構成するPチャネルMOSFETにP-型のドリフト領域を備えて構成される。また、本発明はESD保護素子の構造に関するものであるが、各半導体領域の大きさ深さや面積、不純物濃度、並びに当該素子を構成する材料について何ら限定されるものではない。例えば、ゲート電極8a~8dの材料としては、ポリシリコンの他、高融点金属を用いることができる。ゲート絶縁膜6、7についても、熱酸化膜、CVD酸化膜の他、high-k材料を用いても構わないし、シリサイドを構成する金属についても、チタンの他、コバルト、ニッケル等、何れであっても本発明の効果が得られる。また、上記実施形態では、同一基板上に高耐圧トランジスタが形成される第1領域と、低耐圧トランジスタが形成される第2領域を有し、当該第1領域及び第2領域の双方においてESD保護素子を備える構成であるが、高耐圧トランジスタが形成される第1領域のみを備える場合、あるいは低耐圧トランジスタが形成される第2領域のみを備える場合であっても、本発明のESD保護素子を備えた構成とすることができる。"