"アナログの入力信号を受け取り、該入力信号の入力電圧に応じた電荷を蓄積する複数のキャパシタと、前記各キャパシタに対して、前記入力電圧および基準電圧を切り替えて印加する複数のスイッチと、前記複数のスイッチを制御し、前記複数のキャパシタにより電荷再分配を行って逐次比較する比較回路と、前記比較回路の出力を受け取り、前記複数のスイッチを制御してアナログの前記入力信号に対応したデジタルの出力信号を出力する制御回路と、前記比較回路による比較時間を利用し、該比較回路の比較判定を超えた分解能で前記入力信号に対応したデジタルの出力信号を規定する分解能向上部と、を有することを特徴とするA/D変換器。前記分解能向上部は、前記比較回路による比較時間をデジタルコードに変換するTDC回路と、前記TDC回路からのデジタルコードを受け取り、前記比較回路の比較判定を超えた分解能で前記入力信号に対応したデジタルの出力信号を出力するTDC制御回路と、を有することを特徴とする請求項1に記載のA/D変換器。前記TDC回路は、前記複数のキャパシタにおける最小容量のキャパシタによる前記比較回路による比較時間をデジタルコードに変換し、前記TDC制御回路は、前記最小容量のキャパシタによる前記比較回路の比較判定を超えた分解能で前記入力信号に対応したデジタルの出力信号を出力する、ことを特徴とする請求項2に記載のA/D変換器。前記TDC回路は、クロック信号の遷移タイミングから前記比較回路2による比較判定タイミングまでの時間をデジタルコードに変換し、前記TDC制御回路は、前記デジタルコードの出現頻度が同じ度数となる境界に従って、前記出力信号の判定を行う、ことを特徴とする請求項2または請求項3に記載のA/D変換器。前記入力信号は、差動の第1信号および第2信号を含み、前記複数のキャパシタは、前記第1信号を受け取る第1キャパシタ群、および、前記第2信号を受け取る第2キャパシタ群を含み、前記複数のスイッチは、前記第1キャパシタ群に対する第1スイッチ群、および、前記第2キャパシタ群に対する第2スイッチ群を含み、前記比較回路は、前記第1キャパシタ群および前記第2キャパシタ群により電荷再分配された電圧を逐次比較し、そして、前記制御回路は、前記比較回路の出力を受け取り、前記第1スイッチ群および前記第2スイッチ群を制御してアナログで差動の前記入力信号に対応したデジタルの出力信号を出力する、ことを特徴とする請求項1乃至請求項4のいずれか1項に記載のA/D変換器。前述した電荷再分配方式の逐次比較型A/D変換器において、例えば、分解能を1ビット向上させるには、スイッチングにより電荷を保持する大容量のキャパシタを設けなければならず、占有面積の大幅な増大を来すことになっている。一実施形態によれば、複数のキャパシタと、複数のスイッチと、比較回路と、制御回路と、分解能向上部と、を有することを特徴とするA/D変換器が提供される。前記複数のキャパシタは、アナログの入力信号を受け取り、該入力信号の入力電圧に応じた電荷を蓄積し、前記複数のスイッチは、前記各キャパシタに対して、前記入力電圧および基準電圧を切り替えて印加する。前記比較回路は、前記複数のスイッチを制御し、前記複数のキャパシタにより電荷再分配を行って逐次比較し、前記制御回路は、前記比較回路の出力を受け取り、前記複数のスイッチを制御してアナログの前記入力信号に対応したデジタルの出力信号を出力する。前記分解能向上部は、前記比較回路による比較時間を利用し、該比較回路の比較判定を超えた分解能で前記入力信号に対応したデジタルの出力信号を規定する。開示のA/D変換器は、占有面積の大幅な増大を来すことなく、分解能を向上させることができるという効果を奏する。まず、A/D変換器の実施例を詳述する前に、A/D変換器およびその問題点を図1および図2を参照して説明する。図1は、A/D変換器の一例を示すブロック図であり、電荷再分配方式の逐次比較型A/D変換器を示すもので、分解能が10ビットで差動駆動のA/D変換器を示している。図1において、参照符号11は第1容量回路、12は第2容量回路、2はコンパレータ比較回路、そして、3はSAR制御回路を示す。また、参照符号CP0,CP1,CP2,...,CP10およびCN0,CN1,CN2,...,CN10はキャパシタ容量素子を示し、さらに、キャパシタに添えられた1C,1C,2C,...512Cなどの表記は、その容量の相対的な大きさを示す。さらに、参照符号SWP1,SWP2,SWP3,...,SWP10、SWN1,SWN2,SWN3,...,SWN10、並びに、SWCP,SWCNは、それぞれスイッチを示す。そして、参照符号Vrefは所定の基準電圧、GNDは接地電圧、Vinは差動のアナログ入力信号の一方の信号第1信号の電圧、そして、Vinは差動のアナログ入力信号の他方の信号第2信号の電圧を示す。図1に示されるように、A/D変換器は、第1容量回路11および第2容量回路12、比較回路2、並びに、SAR制御回路制御回路:SARCNTL3を有する。ここで、第1容量回路11は、複数のキャパシタCP0,CP1,CP2,...,CP10を含む第1のキャパシタ、および、複数のスイッチSWP1,SWP2,SWP3,...,SWP10およびSWCPを含む第1スイッチ群を有する。各キャパシタCP0,CP1,CP2,CP3,...,CP10の一端は、比較回路2の一方の入力に接続され、また、他端は、CP0を除き対応するスイッチSWP1,SWP2,SWP3,...,SWP10に接続されている。ここで、比較回路2の一方の入力は、スイッチSWCPを介して接地GNDされている。なお、この比較回路2の一方の入力の電圧を、Vcompにより表す。各スイッチSWP1,SWP2,SWP3,...,SWP10は、それぞれ第1信号の電圧Vin,基準電圧Vrefおよび接地電圧GNDの何れかを選択して対応するキャパシタCP0,CP1,CP2,...,CP10の他端に印加するようになっている。なお、キャパシタCP0の他端は、接地されている。ここで、キャパシタCP1,CP2,CP3,...,CP10の容量は、1C,2C,4C,...,512Cと2の巾乗で増大するように設定されている。なお、キャパシタCP0は、キャパシタCP1と同じ容量1Cに設定されている。同様に、第2容量回路12は、複数のキャパシタCN0,CN1,CN2,...,CN10を含む第2のキャパシタ、および、複数のスイッチSWN1,SWN2,SWN3,...,SWN10およびSWCNを含む第2スイッチ群を有する。各キャパシタCN0,CN1,CN2,CN3,...,CN10の一端は、比較回路2の他方の入力に接続され、また、他端は、CN0を除き対応するスイッチSWN1,SWN2,SWN3,...,SWN10に接続されている。ここで、比較回路2の他方の入力は、スイッチSWCNを介して接地されている。なお、この比較回路2の他方の入力の電圧を、Vcompにより表す。各スイッチSWN1,SWN2,SWN3,...,SWN10は、それぞれ第2信号の電圧Vin,基準電圧Vrefおよび接地電圧GNDの何れかを選択して対応するキャパシタCN0,CN1,CN2,...,CN10の他端に印加するようになっている。なお、キャパシタCN0の他端は、接地されている。ここで、キャパシタCN1,CN2,CN3,...,CN10の容量は、1C,2C,4C,...,512Cと2の巾乗で増大するように設定されている。なお、キャパシタCN0は、キャパシタCN1と同じ容量1Cに設定されている。SAR制御回路3は、上述した各スイッチSWP1,SWP2,SWP3,...,SWP10、SWN1,SWN2,SWN3,...,SWN10、並びに、SWCP,SWCNを制御して、例えば、以下の処理を行う。すなわち、まず、スイッチSWCPおよびSWCNを短絡オンしてVcompとVcompをGNDに接続し、さらに、スイッチSWP1~SWP10でVinを選択すると共に、スイッチSWN1~SWN10でVinを選択する。これにより、キャパシタCP0~CP10にはVinの電荷がチャージされ、また、キャパシタCN0~CN10にはVinの電荷がチャージされる。さらに、スイッチSWCPおよびSWCNを開放オフし、スイッチSWP1~SWP10およびSWN1~SWN10で全てGNDを選択する。これにより、比較回路2の一方の入力の電圧Vcompは、Vcomp=Vinになり、また、他方の入力の電圧Vcompは、Vcomp=Vinになる。次に、容量が512CのキャパシタCP10,CN10に接続されたスイッチSWP10,SWN10のみ切り替える。すなわち、SWP10で基準電圧Vrefを選択すると共に、SWN10で基準電圧Vrefを選択する。これにより、Vcomp=Vref/2-Vinになり、また、Vcomp=Vref/2-Vinになる。これは、キャパシタCP0~CP9の容量の合計が512Cで、キャパシタCP10の容量である512Cと等しく、また、キャパシタCN0~CN9の容量の合計が512Cで、キャパシタCN10の容量である512Cと等しいためである。そして、Vcomp=Vref/2-Vin、Vcomp=Vref/2-Vinの状態を比較回路2で判定し、最上位ビットMSBを求める。すなわち、Vcomp<Vcompのとき、比較回路2の出力判定結果Dcompは1になり、また、Vcomp>Vcompのとき、Dcompは0になる。さらに、容量が256CのキャパシタCP9,CN9に接続されたスイッチSWP9,SWN9のみ切り替える。まず、前回MSBの判定結果Dcompが1のとき、SWP9でVrefを選択すると共に、SWN9でGNDを選択する。これにより、Vcomp=3Vref/4-Vinになり、また、Vcomp=Vref/2-Vinになる。一方、前回の判定結果Dcompが0のとき、SWP9でGNDを選択すると共に、SWN9でVrefを選択する。これにより、Vcomp=Vref/2-Vinになり、また、Vcomp=3Vref/4-Vinになる。また、前回の判定結果に関係なく、Vcomp<Vcompのとき、判定結果上位から2番目のビットの判定結果Dcompは1になり、Vcomp>Vcompのとき、2番目のビットの判定結果Dcompは0になる。そして、スイッチSWP9,SWN9と同様に、容量が128C,64C,...,1CのキャパシタCP8,CN8;CP7,CN7;...;CP1,CN1に接続されたスイッチSWP8,SWN8;SWP7,SWN7;...;SWP1,SWN1を順次切り替える。このように、同様の処理を繰り返して、スイッチSWP1,SWN1の切り替えまで行うことにより、図1に示すA/D変換器では、差動のアナログ入力信号Vin,Vinを10ビットのデジタル信号Doutに変換することができる。図2は、図1のA/D変換器において、分解能を1ビット向上させた場合を示すブロック図である。すなわち、図2は、11ビットの分解能を有する電荷再分配方式の逐次比較型A/D変換器を示す。電荷再分配方式の逐次比較型A/D変換器は、例えば、容量1Cのキャパシタに依存する最下位ビットLSBの判定は同じ精度になるため、分解能を向上させるには、MSBの判定に使用するキャパシタの容量を増大することになる。すなわち、図2と前述した図1との比較から明らかなように、11ビットの分解能を有するA/D変換器では、図1のA/D変換器に対して、その最大容量512Cの2倍の容量1024Cを有するキャパシタCP11,CN11を追加するようになっている。なお、図2のA/D変換器の動作は、図1のA/D変換器における最大容量のキャパシタに対応するスイッチSWP10,SWN10の動作を、最大容量1024CのキャパシタCP11,CN11に対応するスイッチSWP11,SWN11に適用すればよい。このように、電荷再分配方式の逐次比較型A/D変換器は、分解能を1ビット向上させるために、例えば、10ビット分解能のA/D変換器における最大容量の2倍の容量を有するキャパシタCP11,CN11を追加しなければならない。そして、例えば、1024Cの大きな容量を有するキャパシタCP11,CN11を追加すると、チップ面積が大幅に増加することになる。さらに、この大容量のキャパシタCP11,CN11の追加は、例えば、入力信号Vin,Vinに対する容量入力容量が2倍に増なるため、A/D変換器の前段回路の消費電力も増加することになる。なお、図1および図2では、差動駆動のA/D変換器を示したが、シングルエンドのA/D変換器であっても同様であり、また、信号の論理も適宜変更され得る。さらに、アナログ信号をデジタル信号へ変換するビット数は、10或いは11ビットに限定されないのはいうまでもない。以下、A/D変換器の実施例を、添付図面を参照して詳述する。図3は、本実施例に係るA/D変換器の一例を示すブロック図であり、電荷再分配方式の逐次比較型A/D変換器を示す。図3において、参照符号11は第1容量回路、12は第2容量回路、2はコンパレータ比較回路、3はSAR制御回路、そして、4は分解能向上部を示す。図3と前述した図1との比較から明らかなように、本実施例のA/D変換器は、図1のA/D変換器に対して分解能向上部4を追加して、分解能をnbit例えば、2~3ビット程度向上させるようになっている。なお、第1および第2容量回路11,12の構成、すなわち、キャパシタCP0~CP10およびCN0~CN10、並びに、スイッチSWP1~SWP10,SWN1~SWN10およびSWCP,SWCNの構成および動作は、図1で説明したのど同様である。すなわち、図1を参照して説明したように、本実施例のA/D変換器でも、図1のA/D変換器と同様に、例えば、差動のアナログ入力信号Vin,Vinを10ビットのデジタル信号Doutに変換する。そして、本実施例のA/D変換器では、比較回路2による比較時間を利用し、その比較回路2の比較判定を超えた分解能でアナログ入力信号をデジタル信号に変換する分解能向上部4が設けられている。なお、分解能向上部4の構成および動作の説明は、図6以降を参照して、後に詳述する。まず、本実施例のA/D変換器における前提として、量子化ノイズは、ランダムであるものとする。すなわち、SARの最後の変換での入力電圧は量子化ノイズになり、その量子化ノイズは、入力信号がDC信号ではない場合、ランダムになるものとする。さらに、図4および図5を参照して、本実施例のA/D変換器における前提となる要件を説明する。図4は、図3に示すA/D変換器における比較回路の一例を説明するための図である。ここで、図4aは、比較回路2の一例を示す回路図であり、また、図4bは、図4aに示す比較回路2の動作を説明するためのタイミング図である。図4aに示されるように、比較回路2は、pチャネル型MOSトランジスタQp1~Qp6およびnチャネル型MOSトランジスタQn1~Qn7で構成されている。ここで、トランジスタQp3,Qp4およびQn2~Qn5は、差動アンプを構成し、差動の入力電圧VIおよびVIを、トランジスタQn3およびQn5のゲートで受け取るようになっている。なお、差動アンプ比較回路2の入力電圧VIは、例えば、図3における電圧Vcompに対応し、さらに、差動アンプの入力電圧VIは、例えば、図3における電圧Vcompに対応する。また、トランジスタQp1およびQn1、並びに、トランジスタQp6およびQn7は、それぞれインバータを構成し、差動アンプの入力電圧VI,VIの大小により規定される出力Vout並びにVoutを出力する。さらに、トランジスタQp2,Qp5およびQn6は、クロック信号CLKに応じて比較回路2の動作状態を制御するもので、具体的に、クロック信号CLKが1高レベルのとき、比較回路2を活性化するようになっている。図4bに示されるように、図4aの比較回路2は、クロック信号CLKが0低レベルから1へ変化すると、所定の変換時間Tdだけ遅れて、出力VoutVout,Voutが出力されるようになっている。この変換時間Td比較時間は、入力電圧VI,VIの差が小さいほど、すなわち、VI-VIが小さいほど長くなる。図5は、図3に示すA/D変換器における比較回路の動作を説明するための図であり、Vcomp-Vcompの電圧、すなわち、VI-VIの電圧が取り得る範囲を示すものである。図1を参照して説明したように、比較回路2は、MSBの判定からLSBの判定まで、順次スイッチを切り替えて行うようになっている。ここで、最大容量512CのキャパシタCP10,CN10に接続されたスイッチSWP10,SWN10を切り替えて行うMSBの判定において、VI-VIの電圧が取り得る範囲は、Vref/2になる。一方、最大容量1CのキャパシタCP1,CN1に接続されたスイッチSWP1,SWN1を切り替えて行うLSBの判定において、VI-VIの電圧が取り得る範囲は、Vref/1024=VLSBになる。ここで、容量の小さいキャパシタに接続されたスイッチを切り替えて比較回路2により判定を行う下位ビットほど、VI-VIの電圧が取り得る範囲が小さくなって変換時間Tdが長くなる。すなわち、比較回路2は、その入力電圧の差VI-VIが小さいと、ラッチの電位差が小さくなるため、変換時間Tdが延びることになる。本実施例のA/D変換器では、所定の長さを有する変換時間Td、例えば、最小容量1Cによる比較回路2の判定を行うときの変換時間Tdを利用して、その比較回路2により得られる分解能よりもさらに高い分解能より下位ビットのA/D変換値を求める。すなわち、本実施例のA/D変換器は、分可能向上部4により、所定の時間を有する比較回路2の変換時間Td比較時間を利用して、比較回路2の比較判定による分解能を超えた分解能でA/D変換を行うようになっている。図6は、図3に示すA/D変換器における分解能向上部の一例を比較回路と共に示すブロック図である。また、図7は、図6に示す分解能向上部におけるTDC回路の一例を示すブロック図であり、さらに、図8は、図7に示すTDC回路の動作を説明するための図である。図6に示されるように、分解能向上部4は、オアゲート41、TDCTimetoDigitalConverter回路42およびTDC制御回路TDCCNTL43を有する。TDC回路42は、クロック信号CLKの立ち上がりタイミングからオアゲート41の出力Vendの立ち上がりタイミングまでの時間をデジタルコードに変換してTDC制御回路43へ出力する。ここで、オアゲート41は、比較回路2の出力VoutおよびVoutを受け取って、どちらか一方の出力VoutVout,Voutが1になったときに1に立ち上がる信号Vendを出力する。従って、TDC回路42は、比較回路2における変換時間Tdに対応したデジタルコードを出力することになる。図7に示されるように、TDC回路42は、例えば、遅延線を構成する複数のインバータI0~I7、遅延を記録する複数のフリップフロップFF0~FF7およびエンコーダENCを有する。エンコーダENCは、サモメタコードをバイナリコードに変換するものであり、図7のTDC回路42は、3ビットのTDCコードを出力するようになっている。そして、TDC回路42は、前述したように、クロック信号CLKの立ち上がりタイミングから信号Vendの立ち上がりタイミングまでの比較回路2の変換時間Tdを3ビットのTDCコードに変換して出力するようになっている。ここで、FF0~FF7の出力は、I0~I7による論理の反転を考慮して、例えば、FF0,FF2,FF4,FF6は、正論理出力をエンコーダENCへ出力し、また、FF1,FF3,FF5,FF7は、負論理出力をエンコーダENCへ出力する。従って、図8の例では、信号START1,START3,START5,START7がFF1,FF3,FF5,FF7で反転されるため、エンコーダENCには、1,1,1,0,0,0,0,0のサモメタコードが入力されることになる。なお、図7のTDC回路42は、説明を簡略化するために、3ビットのTDCコードを出力する例を示したが、実際の適用としては、例えば、5ビット程度のTDCコードを出力し、このとき、例えば、2~3ビット程度の分解能の向上が可能になる。図9および図10は、図6に示す分解能向上部の動作を説明するための図である。ここで、図9aは、比較回路の入力電圧差に対する変換時間およびTDCコードの関係を示し、また、図9bは、TDCコードに対する出現頻度の関係を示す。また、図10aは、1ビットだけ分解能を向上させる場合のTDCコードにおける閾値を示し、また、図10bは、2ビットだけ分解能を向上させる場合のTDCコードにおける閾値を示す。図9aに示されるように、比較回路2の入力電圧差VI-VIを等間隔に分割して横軸にとり、比較回路2の変換時間Td比較時間を縦軸にとると、非線形な特性になる。すなわち、A/D変換TDCを十分な回数N回行い、そのTDC結果についてヒストグラムを作成すると、図9bに示されるように、TDCコードと出現頻度度数の関係は偏ったものになる。具体的に、図9aに示されるように、入力電圧差VI-VIを等間隔に分割すると、対応する比較回路2の変換時間Tdは等間隔にはならない。なお、3ビットのTDCコードとしては、入力電圧差VI-VIが小さい左側から順に000,001,010,011,100,101,110,111とする。さらに、TDCコードを横軸にとり、TDCコードの出現頻度を縦軸にとると、図9bのようなヒストグラムが得られる。ここで、TDCコードの出現頻度は、入力電圧差VI-VIが小さいほど、出現頻度が大きく、また、入力電圧差が大きくなるに従って、出現頻度が小さくなる。本実施例のA/D変換器では、量子化ノイズがランダムなので、図9bのようなヒストグラムにおいて、度数が等しくなる境界を追加するビットの判定閾値Thとして設定する。なお、ヒストグラムは、例えば、TDC回路42により変換されたTDCコードを複数回例えば、N回求めて作成する。また、ヒストグラムにおける閾値Thは、バックグラウンドで更新することができる。そして、A/D変換を開始した後、十分な数の変換を行なってヒストグラムが完成すると、TDCコードを処理して分解能をnbit向上させることができる。すなわち、分解能を1ビットだけ向上させる場合、例えば、図10aに示されるように、出願頻度に対して同じ度数となる閾値Th0を設定する。すなわち、前述したように、量子化ノイズはランダムなので、図9bの偏ったヒストグラムを2分割して度数が丁度半分ずつになるTDCコード境界が入力電圧=量子化ノイズの半分の境界閾値になる。そして、TDCコードがその閾値Th0で区切られた2つの領域のどちらに含まれるかにより追加するビットnbit:1ビットを規定する。そして、この処理を複数回繰り返すことにより、複数ビットの追加が可能になる。具体的に、図10aの例では、TDCコードが000,001,010のときは追加する1ビットを0と規定し、また、011,100,101,110,111のときは追加する1ビットを1と規定する。また、分解能を2ビットだけ向上させる場合、図10bに示されるように、例えば、出願頻度に対して同じ度数となる閾値Th1,Th2,Th3を設定する。そして、TDCコードが閾値Th1,Th2,Th3で区切られた4つの領域のどれに含まれるかにより追加するビットを規定する。具体的に、図10bの例では、TDCコードが000のときは追加する2ビットを00と規定し、また、TDCコードが001,010のときは追加する2ビットを01と規定する。さらに、TDCコードが011,100のときは追加する2ビットを11と規定し、そして、TDCコードが101110,111のときは追加する2ビットを11と規定する。このように、本実施例のA/D変換器によれば、例えば、図2のA/D変換器のように、容量が1024CのキャパシタCP11,CN11を追加することなく、デジタル変換したビット数を増やすことが可能になる。なお、TDC回路42としては、例えば、5ビット程度のTDCコードを生成するものを適用した場合、上述した閾値の設定を行うことで、例えば、2~3ビット程度の分解能を向上させることが可能になる。ここで、TDC回路42による比較回路2の比較時間変換時間TdをTDCコードに変換するのは、SAR-ADC逐次比較型のA/D変換の最後のビット、すなわち、最小容量1CのキャパシタCP1,CN1による比較時間を対象とする。図11は、本実施例に係るA/D変換器におけるA/D変換処理の一例を示すフローチャートである。A/D変換処理が開始すると、まず、ステップST1において、SARA/D変換を行う。すなわち、例えば、図1を参照して詳述したのと同様な、複数のキャパシタおよび複数のスイッチを使用した逐次比較を行って入力信号のA/D変換を行う。次に、ステップST2に進んで、例えば、図3~図8を参照して詳述したような、例えば、最小容量1Cによる比較回路2の変換時間Td比較時間を利用し、その比較時間をTDCコードに変換して、ステップST3に進む。ステップST3では、TDC変換結果比較時間を変換したTDCコードを、図9bのようなヒストグラムに追加して、ステップST4に進む。ステップST4では、A/D変換の回数がNよりも小さいかどうかを判定し、A/D変換回数<Nであるyesと判定すると、ステップST1に戻って同様の処理を繰り返す。そして、ステップST4において、A/D変換回数<Nではないno、すなわち、A/D変換の回数がN以上であると判定すると、ステップST5に進んで、N回前のTDC変換結果をヒストグラムから削除してステップST6に進む。ここで、ステップST5では、A/D変換を開始した後、十分な回数N回の変換を行って、その新しいN回のTDC変換結果に基づいたヒストグラムを、次のステップST6で使用する。なお、高精度のヒストグラムを求めるためのA/D変換を行う回数Nは、必要とするA/D変換の精度やTDC回路によるTDCコードのビット数に応じて適切な回数に設定される。また、ヒストグラムにおける閾値Th0;Th1~Th3は、バックグラウンドで更新することができる。ステップST6では、図10を参照して説明したような、追加ビットnbitを求めるための閾値Th0,Th1~Th3を決定し、ステップST7に進む。ステップST7では、閾値Th0,Th1~Th3による追加ビットnbitを求め、その追加ビットを含めたA/D変換結果を得る。そして、このようなA/D変換処理を繰り返して行うことになる。上述したように、本実施例のA/D変換器によれば、大容量のキャパシタを追加することによりチップ面積の大幅な増加や、前段回路の消費電力の増加を来すことなく、分解能を向上させることが可能になる。なお、以上の説明においては、差動駆動のA/D変換器を例として示したが、シングルエンドのA/D変換器であっても同様であり、また、信号の論理も適宜変更され得る。さらに、アナログ信号をデジタル信号へ変換するビット数は、様々に設計することができるのはいうまでもない。以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。付記1アナログの入力信号を受け取り、該入力信号の入力電圧に応じた電荷を蓄積する複数のキャパシタと、前記各キャパシタに対して、前記入力電圧および基準電圧を切り替えて印加する複数のスイッチと、前記複数のスイッチを制御し、前記複数のキャパシタにより電荷再分配を行って逐次比較する比較回路と、前記比較回路の出力を受け取り、前記複数のスイッチを制御してアナログの前記入力信号に対応したデジタルの出力信号を出力する制御回路と、前記比較回路による比較時間を利用し、該比較回路の比較判定を超えた分解能で前記入力信号に対応したデジタルの出力信号を規定する分解能向上部と、を有することを特徴とするA/D変換器。付記2前記分解能向上部は、前記比較回路による比較時間をデジタルコードに変換するTDC回路と、前記TDC回路からのデジタルコードを受け取り、前記比較回路の比較判定を超えた分解能で前記入力信号に対応したデジタルの出力信号を出力するTDC制御回路と、を有することを特徴とする付記1に記載のA/D変換器。付記3前記TDC回路は、前記複数のキャパシタにおける最小容量のキャパシタによる前記比較回路による比較時間をデジタルコードに変換し、前記TDC制御回路は、前記最小容量のキャパシタによる前記比較回路の比較判定を超えた分解能で前記入力信号に対応したデジタルの出力信号を出力する、ことを特徴とする付記2に記載のA/D変換器。付記4前記TDC回路は、クロック信号の遷移タイミングから前記比較回路による比較判定タイミングまでの時間をデジタルコードに変換し、前記TDC制御回路は、前記デジタルコードの出現頻度が同じ度数となる境界に従って、前記出力信号の判定を行う、ことを特徴とする付記2または付記3に記載のA/D変換器。付記5前記境界は、前記TDC回路により変換された前記デジタルコードを複数回求めて作成したヒストグラムにおける閾値として設定される、ことを特徴とする付記4に記載のA/D変換器。付記6前記ヒストグラムにおける閾値は、バックグラウンドで更新される、ことを特徴とする付記5に記載のA/D変換器。付記7前記分解能向上部は、前記比較回路の比較判定を超えた分解能を超える2ビットまたは3ビット分の分解能を向上させる、ことを特徴とする付記1乃至付記6のいずれか1項に記載のA/D変換器。付記8前記入力信号は、差動の第1信号および第2信号を含み、前記複数のキャパシタは、前記第1信号を受け取る第1キャパシタ群、および、前記第2信号を受け取る第2キャパシタ群を含み、前記複数のスイッチは、前記第1キャパシタ群に対する第1スイッチ群、および、前記第2キャパシタ群に対する第2スイッチ群を含み、前記比較回路は、前記第1キャパシタ群および前記第2キャパシタ群により電荷再分配された電圧を逐次比較し、そして、前記制御回路は、前記比較回路の出力を受け取り、前記第1スイッチ群および前記第2スイッチ群を制御してアナログで差動の前記入力信号に対応したデジタルの出力信号を出力する、ことを特徴とする付記1乃至付記7のいずれか1項に記載のA/D変換器。付記9前記第1キャパシタ群および前記第2キャパシタ群は、それぞれ容量が2の巾乗となる複数のキャパシタを含む、ことを特徴とする付記8に記載のA/D変換器。付記10前記第1キャパシタ群および前記第2キャパシタ群は、それぞれ前記複数のキャパシタにおける最小容量のキャパシタを2個含む、ことを特徴とする付記9に記載のA/D変換器。"