サンプリング回路とエッジ検出器と位相選択信号生成回路とクロックデータ生成回路とを具備するクロックデータリカバリ回路であって、前記サンプリング回路は受信データ信号を多相クロック信号によってサンプリングすることによって、複数のサンプリング信号を生成して、前記エッジ検出器は、前記複数のサンプリング信号と前記多相クロック信号に応答して、複数のエッジ検出信号を生成して、前記位相選択信号生成回路は、前記複数のエッジ検出信号と前記多相クロック信号に応答して、複数の位相選択信号を生成して、前記クロックデータ生成回路は、前記複数のサンプリング信号と前記複数の位相選択信号と前記多相クロック信号とに応答して、再生クロックと再生データとを生成して、前記エッジ検出器は複数のエッジ検出回路を含み、前記エッジ検出器の前記複数のエッジ検出回路は前記複数のサンプリング信号と前記多相クロック信号とに応答して、前記複数のエッジ検出信号を生成して、前記複数のエッジ検出回路の各エッジ検出回路は、第1のエッジ検出回路と第2のエッジ検出回路とを含み、前記第1のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する1個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の-1位相よりも進んでいることを検出した場合には、第1のエッジ検出出力信号を生成して、前記第2のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する1個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の1位相よりも遅れていることを検出した場合には、第2のエッジ検出出力信号を生成して、前記エッジ検出器の次回のエッジ検出位相は、前記第1のエッジ検出出力信号または前記第2のエッジ検出出力信号に応答して、前記1個のエッジ検出クロック信号の前記エッジ検出位相から前記-1位相分または前記1位相分変更され、前記第1のエッジ検出回路と前記第2のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する1個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の±1位相の範囲に存在することを検出可能とされ、前記第1のエッジ検出回路と前記第2のエッジ検出回路が現在供給されている前記受信データ信号の前記データエッジが前記±1位相の範囲に存在することを検出した場合には、前記エッジ検出器の次回のエッジ検出位相は前記1個のエッジ検出クロック信号の前記エッジ検出位相に維持されることを特徴とするクロックデータリカバリ回路。請求項1において、前記位相選択信号生成回路は、前記複数のエッジ検出信号と前記多相クロック信号に応答して、複数のゲート制御信号を更に生成して、前記位相選択信号生成回路から生成される前記複数のゲート制御信号は、前記エッジ検出器の前記複数のエッジ検出回路に供給され、前記エッジ検出器から生成される前記複数のエッジ検出信号のうちの1個のエッジ検出信号は、前記多相クロック信号のうちの現在供給されている前記受信データ信号の前記データエッジに対応する1個のクロック信号を示すための所定の電圧レベルに設定され、前記所定の電圧レベルに設定された前記1個のエッジ検出信号に応答して、前記位相選択信号生成回路から生成される前記複数のゲート制御信号のうちの1個のゲート制御信号は、所定の信号レベルに設定され、前記エッジ検出器の前記複数のエッジ検出回路のうちの前記所定の信号レベルに設定される前記1個のゲート制御信号が供給される1個のエッジ検出回路は活性状態に制御され、前記エッジ検出器の前記複数のエッジ検出回路のそれ以外のエッジ検出回路は非活性状態に制御されることを特徴とするクロックデータリカバリ回路。請求項2において、前記位相選択信号生成回路は、前記複数の位相選択信号と前記複数のゲート制御信号を生成する複数の位相選択信号生成回路を含み、前記複数の位相選択信号生成回路の各位相選択信号生成回路から生成される1個の位相選択信号と1個のゲート制御信号とは、実質的に0.5ユニットインターバルの位相差を有することを特徴とするクロックデータリカバリ回路。請求項3において、前記複数のエッジ検出回路の前記各エッジ検出回路の前記第1のエッジ検出回路と前記第2のエッジ検出回路は、第1排他的論理和回路と第2排他的論理和回路をそれぞれ含み、前記第1のエッジ検出回路の前記第1排他的論理和回路には第1入力信号と第1参照信号とが供給され、前記第2のエッジ検出回路の前記第2排他的論理和回路には第2入力信号と第2参照信号とが供給され、前記第1排他的論理和回路に供給される前記第1入力信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記1個のエッジ検出クロック信号と比較して前記多相クロック信号の-1位相分進んだ1位相進相クロック信号によって前記受信データ信号をサンプリングして形成された1位相進相サンプリング信号であり、前記第1排他的論理和回路に供給される前記第1参照信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記1個のエッジ検出クロック信号と比較して前記多相クロック信号の-2位相分またはそれ以上進んだ複数位相進相クロック信号によって前記受信データ信号をサンプリングして形成された複数位相進相サンプリング信号であり、前記第2排他的論理和回路に供給される前記第2入力信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記1個のエッジ検出クロック信号と比較して前記多相クロック信号の1位相分遅れた1位相遅相クロック信号によって前記受信データ信号をサンプリングして形成された1位相遅相サンプリング信号であり、前記第2排他的論理和回路に供給される前記第2参照信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記1個のエッジ検出クロック信号と比較して前記多相クロック信号の2位相分またはそれ以上進んだ複数位相遅相クロック信号によって前記受信データ信号をサンプリングして形成された複数位相遅相サンプリング信号であり、前記複数のエッジ検出回路の前記各エッジ検出回路は、前記第1排他的論理和回路の所定レベルの出力信号に応答して、前記第1のエッジ検出出力信号を生成して、前記複数のエッジ検出回路の前記各エッジ検出回路は、前記第2排他的論理和回路の所定レベルの出力信号に応答して、前記第2のエッジ検出出力信号を生成することを特徴とするクロックデータリカバリ回路。請求項3において、電源電圧投入時もしくはスタンバイ解除時の初期化動作では、前記位相選択信号生成回路から生成される前記複数のゲート制御信号のうちの任意の1個のゲート制御信号は、前記所定の信号レベルに設定され、前記初期化動作では、更に前記位相選択信号生成回路から生成される前記複数の位相選択信号のうちの前記任意の1個のゲート制御信号と実質的に0.5ユニットインターバルの位相差を有する1個の位相選択信号が、前記所定の信号レベルに設定されることを特徴とするクロックデータリカバリ回路。請求項3において、前記現在供給されている前記受信データ信号の前記データエッジと比較して次に供給されている受信データ信号のデータエッジが前記多相クロック信号の少なくとも2位相分遷移する場合には、下記追従動作が実行され、前記追従動作によって、前記エッジ検出器の前記次回のエッジ検出位相と前記クロックデータ生成回路から生成される前記再生クロックの位相は、前記第1のエッジ検出出力信号または前記第2のエッジ検出出力信号に応答した前記エッジ検出位相から前記-1位相分または前記1位相分の変更による状態遷移を少なくとも2度実行して、前記受信データ信号の前記データエッジの変化に追従することを特徴とするクロックデータリカバリ回路。請求項3において、前記複数のエッジ検出回路の前記各エッジ検出回路は、第3のエッジ検出回路と第4のエッジ検出回路とを更に含み、前記第1のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する1個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記-1位相から-2位相との間に進んでいることを検出した場合には、前記第1のエッジ検出出力信号を生成して、前記第2のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する1個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記1位相から2相との間に遅れていることを検出した場合には、前記第2のエッジ検出出力信号を生成して、前記エッジ検出器の次回のエッジ検出位相は、前記第1のエッジ検出出力信号または前記第2のエッジ検出出力信号に応答して、前記1個のエッジ検出クロック信号の前記エッジ検出位相から前記-1位相分または前記1位相分変更され、前記第3のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する1個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記-2位相から-3位相との間に進んでいることを検出した場合には、前記第3のエッジ検出出力信号を生成して、前記第4のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する1個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記2位相から3相との間に遅れていることを検出した場合には、前記第4のエッジ検出出力信号を生成して、前記エッジ検出器の前記次回のエッジ検出位相は、前記第3のエッジ検出出力信号または前記第4のエッジ検出出力信号に応答して、前記1個のエッジ検出クロック信号の前記エッジ検出位相から前記-2位相分または前記2位相分変更されることを特徴とするクロックデータリカバリ回路。請求項7において、前記現在供給されている前記受信データ信号の前記データエッジと比較して次に供給されている受信データ信号のデータエッジが前記多相クロック信号の少なくとも2位相分遷移する場合には、下記追従動作が実行され、前記追従動作によって、前記エッジ検出器の前記次回のエッジ検出位相と前記クロックデータ生成回路から生成される前記再生クロックの位相は、前記第3のエッジ検出出力信号または前記第4のエッジ検出出力信号に応答した前記エッジ検出位相から前記-2位相分または前記2位相分の変更による状態遷移を1度実行して、前記受信データ信号の前記データエッジの変化に追従することを特徴とするクロックデータリカバリ回路。請求項3において、前記エッジ検出器は、前記複数のエッジ検出回路の複数の出力端子に接続された複数の積分器を更に含み、前記複数の積分器の各積分器は、前記複数のエッジ検出回路の前記各エッジ検出回路の前記第1のエッジ検出回路の第1エッジ検出結果と前記第2のエッジ検出回路の第2エッジ検出結果の平均化処理を実行することを特徴とするクロックデータリカバリ回路。請求項3において、前記クロックデータリカバリ回路は、前記クロックデータリカバリ回路の外部から供給される外部クロック信号に応答して前記多相クロックを生成する多相クロック生成回路を更に具備して、前記クロックデータリカバリ回路の内部で、前記多相クロック生成回路から生成される前記多相クロックが、前記サンプリング回路と前記エッジ検出器と前記位相選択信号生成回路と前記クロックデータ生成回路とに供給されることを特徴とするクロックデータリカバリ回路。請求項3において、前記多相クロックを生成する前記多相クロック生成回路は、位相比較器とチャージポンプとループフィルタと電圧制御遅延線路を含むディレイドロックドループによって構成されたことを特徴とするクロックデータリカバリ回路。クロックデータリカバリ回路と、デシリアライザと、シリアライザと、PLL回路とを含むインターフェースユニットを有する送受信半導体集積回路であって、パラレルシリアル変換器としての前記シリアライザは、パラレル送信信号と前記PLL回路から生成されるPLLクロックとからシリアル送信信号を生成するものであり、前記クロックデータリカバリ回路は、受信データ信号と前記PLL回路から生成される前記PLLクロックとに応答して、再生クロックと再生データとを生成するものであり、シリアルパラレル変換器としての前記デシリアライザは、前記クロックデータリカバリ回路から生成される前記再生クロックと前記再生データとからパラレル受信データを生成するものであり、前記クロックデータリカバリ回路は、サンプリング回路とエッジ検出器と位相選択信号生成回路とクロックデータ生成回路とを具備して、前記サンプリング回路は受信データ信号を多相クロック信号によってサンプリングすることによって、複数のサンプリング信号を生成して、前記エッジ検出器は、前記複数のサンプリング信号と前記多相クロック信号に応答して、複数のエッジ検出信号を生成して、前記位相選択信号生成回路は、前記複数のエッジ検出信号と前記多相クロック信号に応答して、複数の位相選択信号を生成して、前記クロックデータ生成回路は、前記複数のサンプリング信号と前記複数の位相選択信号と前記多相クロック信号とに応答して、再生クロックと再生データとを生成して、前記エッジ検出器は複数のエッジ検出回路を含み、前記エッジ検出器の前記複数のエッジ検出回路は前記複数のサンプリング信号と前記多相クロック信号とに応答して、前記複数のエッジ検出信号を生成して、前記複数のエッジ検出回路の各エッジ検出回路は、第1のエッジ検出回路と第2のエッジ検出回路とを含み、前記第1のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する1個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の-1位相よりも進んでいることを検出した場合には、第1のエッジ検出出力信号を生成して、前記第2のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する1個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の1位相よりも遅れていることを検出した場合には、第2のエッジ検出出力信号を生成して、前記エッジ検出器の次回のエッジ検出位相は、前記第1のエッジ検出出力信号または前記第2のエッジ検出出力信号に応答して、前記1個のエッジ検出クロック信号の前記エッジ検出位相から前記-1位相分または前記1位相分変更され、前記第1のエッジ検出回路と前記第2のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する1個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の±1位相の範囲に存在することを検出可能とされ、前記第1のエッジ検出回路と前記第2のエッジ検出回路が現在供給されている前記受信データ信号の前記データエッジが前記±1位相の範囲に存在することを検出した場合には、前記エッジ検出器の次回のエッジ検出位相は前記1個のエッジ検出クロック信号の前記エッジ検出位相に維持されることを特徴とする送受信半導体集積回路。請求項12において、前記位相選択信号生成回路は、前記複数のエッジ検出信号と前記多相クロック信号に応答して、複数のゲート制御信号を更に生成して、前記位相選択信号生成回路から生成される前記複数のゲート制御信号は、前記エッジ検出器の前記複数のエッジ検出回路に供給され、前記エッジ検出器から生成される前記複数のエッジ検出信号のうちの1個のエッジ検出信号は、前記多相クロック信号のうちの現在供給されている前記受信データ信号の前記データエッジに対応する1個のクロック信号を示すための所定の電圧レベルに設定され、前記所定の電圧レベルに設定された前記1個のエッジ検出信号に応答して、前記位相選択信号生成回路から生成される前記複数のゲート制御信号のうちの1個のゲート制御信号は、所定の信号レベルに設定され、前記エッジ検出器の前記複数のエッジ検出回路のうちの前記所定の信号レベルに設定される前記1個のゲート制御信号が供給される1個のエッジ検出回路は活性状態に制御され、前記エッジ検出器の前記複数のエッジ検出回路のそれ以外のエッジ検出回路は非活性状態に制御されることを特徴とする送受信半導体集積回路。請求項13において、前記位相選択信号生成回路は、前記複数の位相選択信号と前記複数のゲート制御信号を生成する複数の位相選択信号生成回路を含み、前記複数の位相選択信号生成回路の各位相選択信号生成回路から生成される1個の位相選択信号と1個のゲート制御信号とは、実質的に0.5ユニットインターバルの位相差を有することを特徴とする送受信半導体集積回路。請求項14において、前記複数のエッジ検出回路の前記各エッジ検出回路の前記第1のエッジ検出回路と前記第2のエッジ検出回路は、第1排他的論理和回路と第2排他的論理和回路をそれぞれ含み、前記第1のエッジ検出回路の前記第1排他的論理和回路には第1入力信号と第1参照信号とが供給され、前記第2のエッジ検出回路の前記第2排他的論理和回路には第2入力信号と第2参照信号とが供給され、前記第1排他的論理和回路に供給される前記第1入力信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記1個のエッジ検出クロック信号と比較して前記多相クロック信号の-1位相分進んだ1位相進相クロック信号によって前記受信データ信号をサンプリングして形成された1位相進相サンプリング信号であり、前記第1排他的論理和回路に供給される前記第1参照信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記1個のエッジ検出クロック信号と比較して前記多相クロック信号の-2位相分またはそれ以上進んだ複数位相進相クロック信号によって前記受信データ信号をサンプリングして形成された複数位相進相サンプリング信号であり、前記第2排他的論理和回路に供給される前記第2入力信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記1個のエッジ検出クロック信号と比較して前記多相クロック信号の1位相分遅れた1位相遅相クロック信号によって前記受信データ信号をサンプリングして形成された1位相遅相サンプリング信号であり、前記第2排他的論理和回路に供給される前記第2参照信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記1個のエッジ検出クロック信号と比較して前記多相クロック信号の2位相分またはそれ以上進んだ複数位相遅相クロック信号によって前記受信データ信号をサンプリングして形成された複数位相遅相サンプリング信号であり、前記複数のエッジ検出回路の前記各エッジ検出回路は、前記第1排他的論理和回路の所定レベルの出力信号に応答して、前記第1のエッジ検出出力信号を生成して、前記複数のエッジ検出回路の前記各エッジ検出回路は、前記第2排他的論理和回路の所定レベルの出力信号に応答して、前記第2のエッジ検出出力信号を生成することを特徴とする送受信半導体集積回路。請求項14において、電源電圧投入時もしくはスタンバイ解除時の初期化動作では、前記位相選択信号生成回路から生成される前記複数のゲート制御信号のうちの任意の1個のゲート制御信号は、前記所定の信号レベルに設定され、前記初期化動作では、更に前記位相選択信号生成回路から生成される前記複数の位相選択信号のうちの前記任意の1個のゲート制御信号と実質的に0.5ユニットインターバルの位相差を有する1個の位相選択信号が、前記所定の信号レベルに設定されることを特徴とする送受信半導体集積回路。請求項14において、前記現在供給されている前記受信データ信号の前記データエッジと比較して次に供給されている受信データ信号のデータエッジが前記多相クロック信号の少なくとも2位相分遷移する場合には、下記追従動作が実行され、前記追従動作によって、前記エッジ検出器の前記次回のエッジ検出位相と前記クロックデータ生成回路から生成される前記再生クロックの位相は、前記第1のエッジ検出出力信号または前記第2のエッジ検出出力信号に応答した前記エッジ検出位相から前記-1位相分または前記1位相分の変更による状態遷移を少なくとも2度実行して、前記受信データ信号の前記データエッジの変化に追従することを特徴とする送受信半導体集積回路。請求項14において、前記複数のエッジ検出回路の前記各エッジ検出回路は、第3のエッジ検出回路と第4のエッジ検出回路とを更に含み、前記第1のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する1個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記-1位相から-2位相との間に進んでいることを検出した場合には、前記第1のエッジ検出出力信号を生成して、前記第2のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する1個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記1位相から2相との間に遅れていることを検出した場合には、前記第2のエッジ検出出力信号を生成して、前記エッジ検出器の次回のエッジ検出位相は、前記第1のエッジ検出出力信号または前記第2のエッジ検出出力信号に応答して、前記1個のエッジ検出クロック信号の前記エッジ検出位相から前記-1位相分または前記1位相分変更され、前記第3のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する1個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記-2位相から-3位相との間に進んでいることを検出した場合には、前記第3のエッジ検出出力信号を生成して、前記第4のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する1個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記2位相から3相との間に遅れていることを検出した場合には、前記第4のエッジ検出出力信号を生成して、前記エッジ検出器の前記次回のエッジ検出位相は、前記第3のエッジ検出出力信号または前記第4のエッジ検出出力信号に応答して、前記1個のエッジ検出クロック信号の前記エッジ検出位相から前記-2位相分または前記2位相分変更されることを特徴とする送受信半導体集積回路。請求項18において、前記現在供給されている前記受信データ信号の前記データエッジと比較して次に供給されている受信データ信号のデータエッジが前記多相クロック信号の少なくとも2位相分遷移する場合には、下記追従動作が実行され、前記追従動作によって、前記エッジ検出器の前記次回のエッジ検出位相と前記クロックデータ生成回路から生成される前記再生クロックの位相は、前記第3のエッジ検出出力信号または前記第4のエッジ検出出力信号に応答した前記エッジ検出位相から前記-2位相分または前記2位相分の変更による状態遷移を1度実行して、前記受信データ信号の前記データエッジの変化に追従することを特徴とする送受信半導体集積回路。請求項14において、前記エッジ検出器は、前記複数のエッジ検出回路の複数の出力端子に接続された複数の積分器を更に含み、前記複数の積分器の各積分器は、前記複数のエッジ検出回路の前記各エッジ検出回路の前記第1のエッジ検出回路の第1エッジ検出結果と前記第2のエッジ検出回路の第2エッジ検出結果の平均化処理を実行することを特徴とする送受信半導体集積回路。HDD/CD/DVD/BD等の記録媒体を使用する半導体集積回路等のデバイスの開発では、汎用性が求められるので、種々のホストとの接続可能性が要求される。また、このような汎用性が要求される半導体集積回路では、市場に安価に提供することが必須の課題となっている。このために、小さなチップ面積で、半導体集積回路を量産することが要求される。本発明者等は本発明に先立って、種々のホストとの接続可能なHDD/CD/DVD/BD等の記録媒体を使用する半導体集積回路等のデバイスの研究開発に従事した。このデバイスの研究開発においては、ホストとの接続において不要輻射を軽減するためスプレッドスペトクラムクロック発生器を利用するシリアルATAインターフェースが採用されることになった。またこのデバイスの研究開発では、スプレッドスペトクラムクロック発生器を利用するシリアルATAインターフェースによってホストからの受信信号のクロック信号周波数が拡散された状態で拡散クロックと送信信号とを高精度で再生するために、クロックデータリカバリ回路の採用が検討された。《本発明に先立って検討されたデバイスの構成》図1は、本発明に先立って本発明者等により検討された記録媒体を使用する半導体集積回路によって構成されるデバイスの構成を示す図である。以下に、図1に示すデバイスを構成する送受信LSI7を、詳細に説明する。一般に、光ディスク装置やハードディスク装置等の記憶メディアをパーソナルコンピュータ等のコンピュータに接続するためのインターフェースとして、例えば、標準規格のシリアルATA型インターフェースユニットがある。シリアルATAを使用することにより、各種の記憶メディアが互換性を持つコマンドや制御ソフトウェアのもとで、コンピュータに接続されることができる。図1に示したデバイスでは、記憶メディアとして光ディスク装置が採用され、この周辺装置がホストコンピュータとシリアルATAPIで接続される。尚、ATAPIは、AdvancedTechnologyAttachmentPeripheralInterfaceの略である。図1に示した光ディスク装置は、光ディスク5、光ピックアップ6、送受信LSI7、水晶発振子3によって構成され、ホストコンピュータ2とシリアルATAPI方式で接続されている。光ピックアップ6は、光ディスク5に光ビームを照射してデータの読み出し、書き込みを行なう。送受信LSI7は、光ピックアップ6のデータ書き込みおよびデータ読み出しの処理を行なう記録再生ユニット8と、記録再生ユニット8のデータをホストコンピュータ2へ入生成するためのインターフェースユニット11とを含んでいる。インターフェースユニット11は、シリアライザ14、第1のPLL回路16、第2のPLL回路13、デシリアライザ15、クロックデータリカバリ回路1から構成される。周辺装置としての光ディスクからのデータ読み出しの処理では、パラレルシリアル変換器としてのシリアライザ14は、記録再生ユニット8からのパラレル送信データを第2のPLL回路13から供給されるクロックに同期したシリアル送信信号に変換して、ホストコンピュータ2に生成する。すなわち、光ディスク5のデータ読み出しの処理では、インターフェースユニット11のシリアライザ14は、記録再生ユニット8からパラレル送信データを第2のPLL回路13から供給されるクロックCLK02に同期したシリアル送信信号TXDATAに変換してホストコンピュータ2に生成する。その際、第2のPLL回路13はΣΔ変調器を含むフラクショナルPLL回路によるスプレッドスペトクラムクロック発生器を構成しているので、シリアル送信信号TXDATAによる不要輻射を軽減することが可能となる。一方、周辺装置としての光ディスクへのデータ書き込みの処理では、クロックデータリカバリ回路1は、ホストコンピュータ2から受信データ信号RXDATAを受信して第1のPLL回路16から供給されるクロックCLK01に応答してシリアル再生データRDATAと再生クロックRCLKを生成してデシリアライザ15に生成する。シリアルパラレル変換器としてのデシリアライザ15はシリアル再生データRDATAと再生クロックRCLKとからパラレル受信データを生成して、光ディスクへのデータ書き込みの処理が実行される。すなわち、光ディスク5へのデータ書き込みの処理では、インターフェースユニット11のクロックデータリカバリ回路1は、ホストコンピュータ2から受信データ信号RXDATAを受信して第1のPLL回路16から供給されるクロックCLK01に応答してシリアル再生データRDATAと再生クロックRCLKを生成してデシリアライザ15に生成する。デシリアライザ15はシリアル再生データRDATAと再生クロックRCLKとからパラレル受信データを生成して記録再生ユニット8に出力して、光ディスク5へのデータ書き込みの処理が実行される。クロックデータリカバリ回路1から再生される再生クロックRCLKは、基準周波数信号として第1のPLL回路16の入力端子に供給されている。その結果、スプレッドスペトクラムを利用するシリアルATAインターフェースによってホストコンピュータ2からの受信信号RXDATAのクロック信号周波数と再生クロックRCLKの周波数との変化に追従して、第1のPLL回路16から生成されるクロックCLK01の周波数が変化することができる。従って、スプレッドスペトクラムを利用するシリアルATAインターフェースによってクロック周波数が変化するような状態でも、インターフェースユニット11のクロックデータリカバリ回路1はシリアル再生データRDATAと再生クロックRCLKとを生成することが可能である。しかし、本発明者等は図1に示す送受信LSI7は第1のPLL回路16と第2のPLL回路13とを含むので、消費電力が大きく、かつ半導体チップ面積が大きくなると言う問題を明らかとした。特に、PLL回路に含まれるループフィルタはチップ占有面積の大きな容量素子と抵抗素子とを含むものであり、PLL回路に含まれる電圧制御発振器は多段のCMOSインバータチェインを含むものであるために、図1に示した送受信LSI7は消費電力が大きく、かつチップ占有面積が大きくなるものである。従って、本発明者等は図1に示した本発明に先立って本発明者等によって検討された送受信LSI7の半導体チップ面積を低減するために、第1のPLL回路16と第2のPLL回路13とを単一のPLL回路で共用化することを本発明に先立って検討した。この共用化では、単一の共用化PLL回路が発生するクロックに応答してシリアライザ14は、記録再生ユニット8からのパラレル送信データをシリアル送信データTXDATAに変換してホストコンピュータ2に生成する。一方、単一の共用化PLL回路が発生するクロックに応答してクロックデータリカバリ回路1はホストコンピュータ2から受信データ信号RXDATAを受信してシリアル再生データRDATAと再生クロックRCLKを生成してデシリアライザ15に生成する。一方、本共有化においてクロックデータリカバリ回路1から生成される再生クロックRCLKの位相と、単一のPLL回路から生成されるクロック信号の位相は非同期の関係にある。そのため単一のPLL回路を用いた場合のクロックデータリカバリ回路1では、単一のPLLから生成される多相クロックで受信データ信号RXDATAをオーバーサンプリングし、そのサンプリング情報に基づいて受信データのエッジ位置を特定する。その特定したエッジ位置から0.5UI離れた位相のクロックをクロックデータリカバリ回路の再生クロックRCLKとすることで、また0.5UI離れた位相のクロックでサンプリングしたサンプリングデータを再生データとすることで受信データに追従させるという動作を行う。これが、オーバーサンプリング方式デジタルクロックデータリカバリ回路の動作である。尚、UIは、ユニットインターバルの略で、1ビットのデータ信号の期間であり、転送ビットレートの逆数であり、ジッタ等の程度を示すためにも使用される。《本発明に先立って検討されたクロックデータリカバリ回路》図2は、本発明に先立って本発明者等によって検討されたオーバーサンプリング方式デジタルクロックデータリカバリ回路の構成を示す図である。図2に示すように、受信データ信号RXDATAは受信データ信号RXDATAのビットレート数と同値の周波数を持った多相クロック信号CLK0~CLK9によってサンプリング回路100でオーバーサンプリングされることによって、10個のサンプリングデータSample_Φ0~SampleΦ9が生成される。10個のサンプリングデータSample_Φ0~SampleΦ9はエッジ検出回路101に入力され、エッジ検出回路101はサンプリングデータ列のハイレベルとローレベルの切り替わり点を観測することでデータエッジの位置を特定する。例えば、8個のサンプリングデータSample_Φ0~SampleΦ7はローレベルで、2個のサンプリングデータSample_Φ8~SampleΦ9がハイレベルの場合には、10相クロック信号CLK0~CLK9の第8位相クロック信号CLK7の立ち上りエッジと第9位相クロック信号CLK8の立ち上りエッジとの間に受信データ信号RXDATAのエッジが存在することが分かる。エッジ検出回路101によって特定された受信データ信号RXDATAのエッジ位置から0.5UI離れて位置するクロック位相である第3位相クロック信号CLK2を、再生クロックRCLKする。また第3位相クロック信号CLK2の立ち上がりエッジによって受信データ信号RXDATAをサンプリングしたデータSample_Φ2を、再生データRDATAとする。一方、アナログ型クロックデータリカバリ回路は上述したようにPLLを使用しているため半導体チップ面積と消費電力とが大きいため、近年ではオーバーサンプリング方式デジタルクロックデータリカバリ回路の採用が増加している。更に、このオーバーサンプリング方式デジタルクロックデータリカバリ回路においても、更なる低消費電力化のために種々の回路構成が検討されている。オーバーサンプリング方式デジタルクロックデータリカバリ回路のジッタ耐性は、多相クロックの位相数に依存しており、多相クロックの位相数の増大によりジッタ耐性は向上する。オーバーサンプリング方式デジタルクロックデータリカバリ回路は、多相クロックの多相のうちのどの隣接する2つのクロック信号のエッジの間に受信データエッジが存在するかを判定するのみで、受信データエッジの正確な位置情報までは特定できないので、ある一定量の量子化誤差を含んでいる。例えば、多相クロックが6位相であるオーバーサンプリング方式デジタルクロックデータリカバリ回路において、受信データRXDATAのエッジが第4位相クロック信号CLK3の立ち上りエッジと第5位相クロック信号CLK4の立ち上りエッジとの間に存在する場合を想定する。この場合には、受信データエッジが第4位相クロック信号CLK3の立ち上りエッジに限りなく近くに存在する場合も、反対に受信データエッジが第5位相クロック信号CLK4の立ち上りエッジに限りなく近くに存在する場合においても同様のエッジ検出結果が得られる。すなわち、第4位相クロック信号CLK3の立ち上りと第5位相クロック信号CLK4の立ち上りエッジの間に受信データエッジが存在する場合でかつ受信データエッジが限りなく第4位相クロック信号CLK3の立ち上りエッジの近くに存在する場合には、受信データの検出エッジが第4位相クロック信号CLK3の位置に存在すると判定され、その量子化誤差は略0UIとなる。しかし、第4位相クロック信号CLK3の立ち上りと第5位相クロック信号CLK4の立ち上りエッジの間に受信データエッジが存在する場合でかつ受信データエッジが限りなく第5位相クロック信号CLK4の立ち上りエッジの近くに存在する場合にも、同様に受信データの検出エッジが第4位相クロック信号CLK3の位置に存在すると判定されて、その量子化誤差はUIとなる。以下に示す図3を参照して、この量子化誤差とジッタ耐性との関連性を説明する。図3は、図2に示す本発明に先立って本発明者等によって検討されたオーバーサンプリング方式デジタルクロックデータリカバリ回路において、多相クロックの位相数を6位相と12位相とに設定した場合のクロックデータリカバリ回路の動作を説明する図である。すなわち、図3は、図2に示すオーバーサンプリング方式デジタルクロックデータリカバリ回路において、多相クロックの位相数を6位相と12位相とに設定した場合の受信データ信号RXDATAと再生クロックRCLKと再生データRDATAとの関係を説明するものである。タイミングt=t1からタイミングt=t2までの受信データ信号RXDATAの1ビットのデータ継続時間が、1.0UIとなっている。多相クロックの位相数が6位相である図2に示すオーバーサンプリング方式デジタルクロックデータリカバリ回路はタイミングt=t1からタイミングt=t2までの受信データ信号RXDATAの1ビットデータ継続時間を6等分する分解能を有しており、多相クロックの位相数が12位相である場合には12等分する分解能を有している。図3に示すように、受信データ信号RXDATAは、タイミングt=t1でハイレベルからローレベルに変化する。オーバーサンプリング方式デジタルクロックデータリカバリ回路は受信データ信号RXDATAのタイミングt=t1のデータエッジ位置を検出して、その検出結果を再生クロックRCLKの位相に反映させるものである。上述したように、クロックデータリカバリ回路から生成される再生クロックRCLKの位相は受信データ信号RXDATAのデータエッジから0.5UI離れた位相となるが、再生クロックRCLKの位相は多相クロック位相数に対応する大きさの量子化誤差を持つものである。図3の中央に示すように、多相クロックの位相数が6位相である場合には、再生クロックRCLKの位相の最大の量子化誤差はUIであるため、受信データ信号RXDATAのデータエッジからUI離れた位相を有するクロック信号が再生クロックRCLKとして多相クロックから選択される可能性がある。この場合には、受信データ信号RXDATAとしてタイミングt=t2からタイミングt=t3までの時間経過の間にUIの大きさのジッタを有するデータが供給されることによって次のデータエッジのタイミングがタイミングt=t3からタイミングt=t4に移動することになる。このデータエッジ移動によるジッタのため、受信データRXDATAのエッジと再生クロックRCLKの立ち上がりエッジがタイミングt=t4においてオーバーラップするために、ジッタが無い場合にはローレベルのデータとなるべき再生データRDATAのレベルがハイレベルとなり、再生データRDATAにエラーが発生することになる。一方、図3の下に示すように、多相クロックの位相数が12位相である場合には、再生クロックRCLKの位相の最大の量子化誤差はUIであるため、受信データ信号RXDATAのデータエッジからUI離れた位相を有するクロック信号が再生クロックRCLKとして多相クロックから選択される可能性がある。この場合には、上述した多相クロックの位相数が6位相である場合と同様に、受信データ信号RXDATAとしてタイミングt=t2からタイミングt=t3までの時間経過の間にUIの大きさのジッタを有するデータが供給されることによって次のデータエッジのタイミングがタイミングt=t3からタイミングt=t4に移動することになる。このデータエッジ移動によってジッタが発生しても、タイミングt=t4における受信データRXDATAのジッタデータエッジの立ち下がりの後に再生クロックRCLKが立ち上がるので、再生データRDATAが正しいローレベルとなり、再生データRDATAにエラーが発生することがない。すなわち、多相クロックの位相数が12位相である場合には、多相クロックの位相数が6位相である場合と比較すると、受信データ信号RXDATAとしてタイミングt=t2からタイミングt=t3までの時間経過の間にUIの大きさのジッタを有するデータが供給された場合でも、再生データRDATAの再生エラー発生にUI分の動作マージンを有している。従って、多相クロックの位相数が6位相である場合と比較して、多相クロックの位相数が12位相であるオーバーサンプリング方式デジタルクロックデータリカバリ回路は、多相クロックの位相数が6位相である場合の量子化誤差UIと多相クロックの位相数が12位相である場合の量子化誤差UIとの差分だけジッタ耐性が改善されていることが理解される。すなわち、オーバーサンプリング方式デジタルクロックデータリカバリ回路のジッタ耐性は多相クロックの位相数に依存しており、多相クロックの位相数の増大によりジッタ耐性は向上することが理解できる。しかし、オーバーサンプリング方式デジタルクロックデータリカバリ回路の多相クロックの位相数を増加させることは、クロックデータリカバリ回路自体の消費電流および面積が増大するだけではなく、多相クロックを生成するためのフェーズロックドループの消費電流と半導体チップ面積を増大させるものである。すなわち、オーバーサンプリング方式デジタルクロックデータリカバリ回路のジッタ耐性と消費電流半導体チップ面積との間にはトレードオフの関係があることが理解できる。このジッタ耐性と消費電流半導体チップ面積とのトレードオフの解消のために、上記特許文献1と上記特許文献2と上記特許文献3と上記特許文献4とにそれぞれ記載された技術を適用することも、本発明に先立って本発明者等によって検討された。しかし、本発明者等による検討結果によれば、上記特許文献1に記載の技術は使用する必要の無い位相の多相クロックを遮断するものではあるが、多相クロックを生成するPLLは必要な精度の位相数の多相クロックを生成する必要があり、また消費電流の低減効果が限定的であると言う問題が明らかとされた。また、上記特許文献1に記載の技術では、過大なジッタがデータ信号に重畳した場合は、遮断中の位相の再生クロックの変化エッジのタイミングとデータエッジのタイミングとがオーバーラップする場合があるので、再生データにエラーが発生する可能性があると言う問題が明らかとされた。本発明者等による検討結果によれば、上記特許文献2に記載の技術は、PLLのクロック位相数を小さくすることで消費電力半導体チップ面積を低減可能であるが、位相補間器が必要であり、この位相補間器分の消費電流と半導体チップ面積とが増大すると言う問題が明らかとされた。本発明者等による検討結果によれば、上記特許文献3に記載の技術は、第1の多相クロックと第2の多相クロックとを生成するため2つの個別のPLLが必要となるので、消費電力と半導体チップ面積とが増大すると言う問題が明らかとされた。更に本発明者等による検討結果によれば、上記特許文献4に記載の技術は、ジッタ測定回路だけではなく、伝播遅延差制御量測定部の出力に応答して2値化信号を生成するコンパレータのスライスレベル電圧を調整するためのデジタルアナログ変換器を必要とするため、消費電力と半導体チップ面積が増大すると言う問題が明らかとされた。本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。従って、本発明の目的とするところは、高いジッタ耐性を有して更に多相クロックの位相数と消費電力と半導体チップ面積との増大を軽減可能なオーバーサンプリング方式デジタルクロックデータリカバリ回路を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。すなわち、本発明の代表的な実施の形態は、サンプリング回路とエッジ検出器と位相選択信号生成回路とクロックデータ生成回路とを具備するクロックデータリカバリ回路である。前記サンプリング回路は受信データ信号を多相クロック信号によってサンプリングすることによって、複数のサンプリング信号を生成する。前記エッジ検出器は、前記複数のサンプリング信号と前記多相クロック信号に応答して、複数のエッジ検出信号を生成する。前記位相選択信号生成回路は、前記複数のエッジ検出信号と前記多相クロック信号に応答して、複数の位相選択信号を生成する。前記クロックデータ生成回路は、前記複数のサンプリング信号と前記複数の位相選択信号と前記多相クロック信号とに応答して、再生クロックと再生データとを生成する。前記エッジ検出器は複数のエッジ検出回路を含み、前記エッジ検出器の前記複数のエッジ検出回路は前記複数のサンプリング信号と前記多相クロック信号とに応答して、前記複数のエッジ検出信号を生成する。前記複数のエッジ検出回路の各エッジ検出回路は、第1のエッジ検出回路と第2のエッジ検出回路とを含む。前記第1のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する1個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の-1位相よりも進んでいることを検出した場合には、第1のエッジ検出出力信号を生成する。前記第2のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する1個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の1位相よりも遅れていることを検出した場合には、第2のエッジ検出出力信号を生成する。前記エッジ検出器の次回のエッジ検出位相は、前記第1のエッジ検出出力信号または前記第2のエッジ検出出力信号に応答して、前記1個のエッジ検出クロック信号の前記エッジ検出位相から前記-1位相分または前記1位相分変更される。前記第1のエッジ検出回路と前記第2のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する1個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の±1位相の範囲に存在することを検出可能とされる。前記第1のエッジ検出回路と前記第2のエッジ検出回路が現在供給されている前記受信データ信号の前記データエッジが前記±1位相の範囲に存在することを検出した場合には、前記エッジ検出器の次回のエッジ検出位相は前記1個のエッジ検出クロック信号の前記エッジ検出位相に維持されることを特徴とするものである。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、本発明によれば、高いジッタ耐性を有して更に多相クロックの位相数と消費電力と半導体チップ面積との増大を軽減可能なオーバーサンプリング方式デジタルクロックデータリカバリ回路を提供することができる。1.実施の形態の概要まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。1本発明の代表的な実施の形態は、サンプリング回路とエッジ検出器と位相選択信号生成回路とクロックデータ生成回路とを具備するクロックデータリカバリ回路である。前記サンプリング回路は受信データ信号を多相クロック信号によってサンプリングすることによって、複数のサンプリング信号を生成する。前記エッジ検出器は、前記複数のサンプリング信号と前記多相クロック信号に応答して、複数のエッジ検出信号を生成する。前記位相選択信号生成回路は、前記複数のエッジ検出信号と前記多相クロック信号に応答して、複数の位相選択信号を生成する。前記クロックデータ生成回路は、前記複数のサンプリング信号と前記複数の位相選択信号と前記多相クロック信号とに応答して、再生クロックと再生データとを生成する。前記エッジ検出器は複数のエッジ検出回路を含み、前記エッジ検出器の前記複数のエッジ検出回路は前記複数のサンプリング信号と前記多相クロック信号とに応答して、前記複数のエッジ検出信号を生成する。前記複数のエッジ検出回路の各エッジ検出回路は、第1のエッジ検出回路と第2のエッジ検出回路とを含む。前記第1のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する1個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の-1位相よりも進んでいることを検出した場合には、第1のエッジ検出出力信号を生成する。前記第2のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する1個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の1位相よりも遅れていることを検出した場合には、第2のエッジ検出出力信号を生成する。前記エッジ検出器の次回のエッジ検出位相は、前記第1のエッジ検出出力信号または前記第2のエッジ検出出力信号に応答して、前記1個のエッジ検出クロック信号の前記エッジ検出位相から前記-1位相分または前記1位相分変更される。前記第1のエッジ検出回路と前記第2のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する1個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の±1位相の範囲に存在することを検出可能とされる。前記第1のエッジ検出回路と前記第2のエッジ検出回路が現在供給されている前記受信データ信号の前記データエッジが前記±1位相の範囲に存在することを検出した場合には、前記エッジ検出器の次回のエッジ検出位相は前記1個のエッジ検出クロック信号の前記エッジ検出位相に維持されることを特徴とするものである。前記実施の形態によれば、高いジッタ耐性を有して更に多相クロックの位相数と消費電力と半導体チップ面積との増大を軽減可能なオーバーサンプリング方式デジタルクロックデータリカバリ回路を提供することができる。好適な実施の形態では、前記位相選択信号生成回路は、前記複数のエッジ検出信号と前記多相クロック信号に応答して、複数のゲート制御信号を更に生成する。前記位相選択信号生成回路から生成される前記複数のゲート制御信号は、前記エッジ検出器の前記複数のエッジ検出回路に供給される。前記エッジ検出器から生成される前記複数のエッジ検出信号のうちの1個のエッジ検出信号は、前記多相クロック信号のうちの現在供給されている前記受信データ信号の前記データエッジに対応する1個のクロック信号を示すための所定の電圧レベルに設定される。前記所定の電圧レベルに設定された前記1個のエッジ検出信号に応答して、前記位相選択信号生成回路から生成される前記複数のゲート制御信号のうちの1個のゲート制御信号は、所定の信号レベルに設定される。前記エッジ検出器の前記複数のエッジ検出回路のうちの前記所定の信号レベルに設定される前記1個のゲート制御信号が供給される1個のエッジ検出回路は活性状態に制御され、前記エッジ検出器の前記複数のエッジ検出回路のそれ以外のエッジ検出回路は非活性状態に制御されることを特徴とするものである。前記好適な実施の形態によれば、消費電力を更に削減することが可能となる。他の好適な実施の形態では、前記位相選択信号生成回路は、前記複数の位相選択信号と前記複数のゲート制御信号を生成する複数の位相選択信号生成回路を含む。前記複数の位相選択信号生成回路の各位相選択信号生成回路から生成される1個の位相選択信号と1個のゲート制御信号とは、実質的に0.5ユニットインターバルの位相差を有することを特徴とするものである。更に他の好適な実施の形態では、前記複数のエッジ検出回路の前記各エッジ検出回路の前記第1のエッジ検出回路と前記第2のエッジ検出回路は、第1排他的論理和回路と第2排他的論理和回路をそれぞれ含む。前記第1のエッジ検出回路の前記第1排他的論理和回路には第1入力信号と第1参照信号とが供給され、前記第2のエッジ検出回路の前記第2排他的論理和回路には第2入力信号と第2参照信号とが供給される。前記第1排他的論理和回路に供給される前記第1入力信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記1個のエッジ検出クロック信号と比較して前記多相クロック信号の-1位相分進んだ1位相進相クロック信号によって前記受信データ信号をサンプリングして形成された1位相進相サンプリング信号である。前記第1排他的論理和回路に供給される前記第1参照信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記1個のエッジ検出クロック信号と比較して前記多相クロック信号の-2位相分またはそれ以上進んだ複数位相進相クロック信号によって前記受信データ信号をサンプリングして形成された複数位相進相サンプリング信号である。前記第2排他的論理和回路に供給される前記第2入力信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記1個のエッジ検出クロック信号と比較して前記多相クロック信号の1位相分遅れた1位相遅相クロック信号によって前記受信データ信号をサンプリングして形成された1位相遅相サンプリング信号である。前記第2排他的論理和回路に供給される前記第2参照信号は、前記各エッジ検出回路の前記データエッジ検出位相に対応する前記1個のエッジ検出クロック信号と比較して前記多相クロック信号の2位相分またはそれ以上進んだ複数位相遅相クロック信号によって前記受信データ信号をサンプリングして形成された複数位相遅相サンプリング信号である。前記複数のエッジ検出回路の前記各エッジ検出回路は、前記第1排他的論理和回路の所定レベルの出力信号に応答して、前記第1のエッジ検出出力信号を生成する。前記複数のエッジ検出回路の前記各エッジ検出回路は、前記第2排他的論理和回路の所定レベルの出力信号に応答して、前記第2のエッジ検出出力信号を生成することを特徴とするものである。他のより好適な実施の形態では、電源電圧投入時もしくはスタンバイ解除時の初期化動作では、前記位相選択信号生成回路から生成される前記複数のゲート制御信号のうちの任意の1個のゲート制御信号は、前記所定の信号レベルに設定される。前記初期化動作では、更に前記位相選択信号生成回路から生成される前記複数の位相選択信号のうちの前記任意の1個のゲート制御信号と実質的に0.5ユニットインターバルの位相差を有する1個の位相選択信号が、前記所定の信号レベルに設定されることを特徴とするものである。更に他のより好適な実施の形態では、前記現在供給されている前記受信データ信号の前記データエッジと比較して次に供給されている受信データ信号のデータエッジが前記多相クロック信号の少なくとも2位相分遷移する場合には、下記追従動作が実行される。前記追従動作によって、前記エッジ検出器の前記次回のエッジ検出位相と前記クロックデータ生成回路から生成される前記再生クロックの位相は、前記第1のエッジ検出出力信号または前記第2のエッジ検出出力信号に応答した前記エッジ検出位相から前記-1位相分または前記1位相分の変更による状態遷移を少なくとも2度実行する。それによって、前記受信データ信号の前記データエッジの変化に追従することを特徴とするものである。別のより好適な実施の形態では、前記複数のエッジ検出回路の前記各エッジ検出回路は、第3のエッジ検出回路と第4のエッジ検出回路とを更に含む。前記第1のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する1個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記-1位相から-2位相との間に進んでいることを検出した場合には、前記第1のエッジ検出出力信号を生成する。前記第2のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する1個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記1位相から2相との間に遅れていることを検出した場合には、前記第2のエッジ検出出力信号を生成する。前記エッジ検出器の次回のエッジ検出位相は、前記第1のエッジ検出出力信号または前記第2のエッジ検出出力信号に応答して、前記1個のエッジ検出クロック信号の前記エッジ検出位相から前記-1位相分または前記1位相分変更される。前記第3のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する1個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記-2位相から-3位相との間に進んでいることを検出した場合には、前記第3のエッジ検出出力信号を生成する。前記第4のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する1個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の前記2位相から3相との間に遅れていることを検出した場合には、前記第4のエッジ検出出力信号を生成する。前記エッジ検出器の前記次回のエッジ検出位相は、前記第3のエッジ検出出力信号または前記第4のエッジ検出出力信号に応答して、前記1個のエッジ検出クロック信号の前記エッジ検出位相から前記-2位相分または前記2位相分変更されることを特徴とするものである。更に別のより好適な実施の形態では、前記現在供給されている前記受信データ信号の前記データエッジと比較して次に供給されている受信データ信号のデータエッジが前記多相クロック信号の少なくとも2位相分遷移する場合には、下記追従動作が実行される。前記追従動作によって、前記エッジ検出器の前記次回のエッジ検出位相と前記クロックデータ生成回路から生成される前記再生クロックの位相は、前記第3のエッジ検出出力信号または前記第4のエッジ検出出力信号に応答した前記エッジ検出位相から前記-2位相分または前記2位相分の変更による状態遷移を1度実行する。それによって、前記受信データ信号の前記データエッジの変化に追従することを特徴とするものである。具体的な実施の形態では、前記エッジ検出器は、前記複数のエッジ検出回路の複数の出力端子に接続された複数の積分器を更に含む。前記複数の積分器の各積分器は、前記複数のエッジ検出回路の前記各エッジ検出回路の前記第1のエッジ検出回路の第1エッジ検出結果と前記第2のエッジ検出回路の第2エッジ検出結果の平均化処理を実行することを特徴とするものである。他の具体的な実施の形態では、前記クロックデータリカバリ回路は、前記クロックデータリカバリ回路の外部から供給される外部クロック信号に応答して前記多相クロックを生成する多相クロック生成回路を更に具備する。前記クロックデータリカバリ回路の内部で、前記多相クロック生成回路から生成される前記多相クロックが、前記サンプリング回路と前記エッジ検出器と前記位相選択信号生成回路と前記クロックデータ生成回路とに供給されることを特徴とするものである。最も具体的な実施の形態では、前記多相クロックを生成する前記多相クロック生成回路は、位相比較器とチャージポンプとループフィルタと電圧制御遅延線路を含むディレイドロックドループによって構成されたことを特徴とするものである。2本発明の別の観点の代表的な実施の形態は、クロックデータリカバリ回路と、デシリアライザと、シリアライザと、PLL回路とを含むインターフェースユニットを有する送受信半導体集積回路である。パラレルシリアル変換器としての前記シリアライザは、パラレル送信信号と前記PLL回路から生成されるPLLクロックとからシリアル送信信号を生成するものである。前記クロックデータリカバリ回路は、受信データ信号と前記PLL回路から生成される前記PLLクロックとに応答して、再生クロックと再生データとを生成するものである。シリアルパラレル変換器としての前記デシリアライザは、前記クロックデータリカバリ回路から生成される前記再生クロックと前記再生データとからパラレル受信データを生成するものである。前記クロックデータリカバリ回路は、サンプリング回路とエッジ検出器と位相選択信号生成回路とクロックデータ生成回路とを具備する。前記サンプリング回路は受信データ信号を多相クロック信号によってサンプリングすることによって、複数のサンプリング信号を生成する。前記エッジ検出器は、前記複数のサンプリング信号と前記多相クロック信号に応答して、複数のエッジ検出信号を生成する。前記位相選択信号生成回路は、前記複数のエッジ検出信号と前記多相クロック信号に応答して、複数の位相選択信号を生成する。前記クロックデータ生成回路は、前記複数のサンプリング信号と前記複数の位相選択信号と前記多相クロック信号とに応答して、前記再生クロックと前記再生データとを生成する。前記エッジ検出器は複数のエッジ検出回路を含み、前記エッジ検出器の前記複数のエッジ検出回路は前記複数のサンプリング信号と前記多相クロック信号とに応答して、前記複数のエッジ検出信号を生成する。前記複数のエッジ検出回路の各エッジ検出回路は、第1のエッジ検出回路と第2のエッジ検出回路とを含む。前記第1のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する1個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の-1位相よりも進んでいることを検出した場合には、第1のエッジ検出出力信号を生成する。前記第2のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが、前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する1個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の1位相よりも遅れていることを検出した場合には、第2のエッジ検出出力信号を生成する。前記エッジ検出器の次回のエッジ検出位相は、前記第1のエッジ検出出力信号または前記第2のエッジ検出出力信号に応答して、前記1個のエッジ検出クロック信号の前記エッジ検出位相から前記-1位相分または前記1位相分変更される。前記第1のエッジ検出回路と前記第2のエッジ検出回路は、現在供給されている前記受信データ信号のデータエッジが前記多相クロック信号のうちの前記各エッジ検出回路のデータエッジ検出位相に対応する1個のエッジ検出クロック信号のエッジ検出位相から前記多相クロック信号の±1位相の範囲に存在することを検出可能とされる。前記第1のエッジ検出回路と前記第2のエッジ検出回路が現在供給されている前記受信データ信号の前記データエッジが前記±1位相の範囲に存在することを検出した場合には、前記エッジ検出器の次回のエッジ検出位相は前記1個のエッジ検出クロック信号の前記エッジ検出位相に維持されることを特徴とするものである。前記実施の形態によれば、高いジッタ耐性を有して更に多相クロックの位相数と消費電力と半導体チップ面積との増大を軽減可能なオーバーサンプリング方式デジタルクロックデータリカバリ回路を提供することができる。2.実施の形態の詳細次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。[実施の形態1]《クロックデータリカバリ回路の構成》図4は、本発明の実施の形態1によるクロックデータリカバリ回路1の構成を示す図である。図4に示した本発明の実施の形態1によるクロックデータリカバリ回路1は、サンプリング回路106、エッジ検出回路105、位相選択信号生成回路103、クロックデータ生成回路104から構成される。サンプリング回路106は、6相クロック信号CLK0~CLK5に応答して図示していないホストからの受信データ信号RXDATAを6倍オーバーサンプリングすることによってサンプリング信号Sample_Φ0~第6サンプリング信号Sample_Φ5を生成する。エッジ検出回路105は、6相クロック信号CLK0~CLK5とサンプリング回路106から生成されるサンプリング信号Sample_Φ0~第6サンプリング信号Sample_Φ5と後述する位相選択信号生成回路103から生成されるゲート制御信号GSEL_Φ0~GSEL_Φ5に応答して、複数のエッジ検出信号Edge_Φ0~Edge_Φ5を生成する。すなわち、エッジ検出回路105は複数のΦMエッジ検出回路105Mから構成されており、ΦMエッジ検出回路105Mは第1のエッジ検出回路105M1と第2のエッジ検出回路105M2とを含んでいる。6相クロック信号CLK0~CLK5から現在選択されている受信データ信号RXDATAのエッジ検出位相CLKXを示すエッジ検出信号Edge_ΦXがエッジ検出回路105から生成され、エッジ検出信号Edge_ΦXに応答して位相選択信号生成回路103からゲート制御信号GSEL_ΦXが生成される。従って、複数のΦMエッジ検出回路105Mのうちゲート制御信号GSEL_ΦXが供給されるΦXエッジ検出回路105Xのみが活性化状態に制御され、それ以外のエッジ検出回路は非活性化状態に制御される。活性化状態に制御されたΦXエッジ検出回路105Xでは、第1のエッジ検出回路105X1は、現在供給されている受信データ信号RXDATAのデータエッジが現在選択されている受信データ信号RXDATAのエッジ検出位相CLKXから-1位相より進んでいるかを検出する。一方、第2のエッジ検出回路105X2は、現在供給されている受信データ信号RXDATAのデータエッジが現在選択されている受信データ信号RXDATAのエッジ検出位相CLKXから1位相より遅れているかを検出する。位相選択信号生成回路103は、6相クロック信号CLK0~CLK5とエッジ検出回路105から生成されるエッジ位置検出信号Edge_Φ0~Edge_Φ5とに応答して、複数のゲート制御信号GSEL_Φ0~GSEL_Φ5と複数の位相選択信号PSEL_Φ0~PSELΦ5を生成する。複数のゲート制御信号GSEL_Φ0~GSEL_Φ5はエッジ検出回路105に供給され、複数の位相選択信号PSEL_Φ0~PSELΦ5はクロックデータ生成回路104に供給される。クロックデータ生成回路104は、6相クロック信号CLK0~CLK5とサンプリング回路106から生成される複数のサンプリング信号Sample_Φ0~第6サンプリング信号Sample_Φ5と位相選択信号生成回路103から生成される複数の位相選択信号PSEL_Φ0~PSELΦ5とに応答して、再生クロックRCLKと再生データRDATAを生成する。《サンプリング回路》図5は、図4に示した本発明の実施の形態1によるクロックデータリカバリ回路1のサンプリング回路106の構成を示す図である。図5に示したサンプリング回路106は、多相クロック信号CLK0~CLK5の位相数と同一の数である6個の遅延型フリップフロップDFF1060~1065から構成されている。6個の遅延型フリップフロップDFF1060~1065の共通入力信号Data_INにホストから供給される受信データ信号RXDATAが供給され、6個の遅延型フリップフロップDFF1060~1065のトリガ入力端子に6相クロック信号CLK0~CLK5がそれぞれ供給されることによって6の倍オーバーサンプリングが実行され、6個のサンプリング信号Sample_Φ0~Sample_Φ5が生成される。例えば、受信データ信号RXDATAがハイレベルの時に遅延型フリップフロップDFF1060が第1クロック信号CLK0の立ち上がりでサンプリングを行った場合、そのサンプリング信号出力Sample_Φ0はハイレベルとなる。逆に、受信データ信号RXDATAがローレベルの時に遅延型フリップフロップDFF1060が第1クロック信号CLK0の立ち上がりでサンプリングを行った場合、そのサンプリング信号出力Sample_Φ0はローレベルとなる。その他の遅延型フリップフロップDFF1061~遅延型フリップフロップDFF1065も、それぞれ第2クロック信号CLK1~第6クロック信号CLK5の立ち上がりで受信データ信号RXDATAのサンプリングを実行するものである。《エッジ検出回路》図6は、図4に示した本発明の実施の形態1によるクロックデータリカバリ回路1のエッジ検出回路105の構成を示す図である。図6に示したエッジ検出回路105は、多相クロック信号CLK0~CLK5の位相数と同一の数である6個のΦMエッジ検出回路1050~1055と、6個の2入力論理和回路10503~10553と、6個の遅延型フリップフロップDFF105104~105154とによって構成されている。6個のΦMエッジ検出回路1050~1055は、6相クロック信号CLK0~CLK5と、サンプリング回路106から生成信号される6個のサンプリング信号Sample_Φ0~Sample_Φ5と、位相選択信号生成回路103から生成される6個のゲート制御信号GSEL_Φ0~GSEL_Φ5とに応答する。それによって、6個のΦMエッジ検出回路1050~1055は、6個のサンプリング信号Sample_Φ0~Sample_Φ5によって決定される6個のアップ信号UP_Φ0~UP_Φ5および6個のダウン信号DN_Φ0~DN_Φ5を生成して6個の2入力論理和回路10503~10553に供給する。6個の2入力論理和回路10503~10553は6個のアップ信号UP_Φ0~UP_Φ5および6個のダウン信号DN_Φ0~DN_Φ5の論理和演算を実行して、6個の論理和出力信号を生成する。6個の遅延型フリップフロップDFF105104~105154は、6個の2入力論理和回路10503~10553から生成される6個の論理和出力信号を多相クロック信号CLK0~CLK5の立ち上がりエッジのタイミングにてラッチする。より詳細に説明すると、Φ0エッジ検出回路1050には、3個のサンプリング信号である第4サンプリング信号Sample_Φ3、第6サンプリング信号Sample_Φ5、第2サンプリング信号Sample_Φ1と第3クロック信号CLK2と第1ゲート制御信号GSEL_Φ0とが供給される。それによって、3個のサンプリング信号である第4サンプリング信号Sample_Φ3、第6サンプリング信号Sample_Φ5、第2サンプリング信号Sample_Φ1に基づき決定されるダウン信号DN_Φ0とアップ信号UP_Φ0とが生成され、それぞれ6番目の2入力論理和回路10553と2番目の2入力論理和回路10513とに供給される。以下、Φ1エッジ検出回路1051からΦ5エッジ検出回路1055の各動作は、Φ0エッジ検出回路1050と同様の動作であり、各入出力信号の関係が1位相ずつシフトしていくのみであるので、その説明を省略する。6相クロック信号CLK0~CLK5から現在選択されている受信データ信号RXDATAのエッジ検出位相CLKXが位相0である場合には、第1ゲート制御信号GSEL_Φ0が供給されるΦ0エッジ検出回路1050が活性化状態に制御される。受信データ信号RXDATAのデータエッジが第4クロック信号CLK3の立ち上がりエッジと第6クロック信号CLK5の立ち上がりエッジとの間に存在する場合には、第4サンプリング信号Sample_Φ3はローレベルとなり、第6サンプリング信号Sample_Φ5はハイレベルとなる。ローレベルの第4サンプリング信号Sample_Φ3とハイレベルの第6サンプリング信号Sample_Φ5に応答して、Φ0エッジ検出回路1050からハイレベルの第1ダウン信号DN_Φ0が生成され、6相クロック信号CLK0~CLK5から次回に選択される受信データ信号RXDATAのエッジ検出位相CLKXが位相5に進められる。また、受信データ信号RXDATAのデータエッジが第2クロック信号CLK1の立ち上がりエッジと第4クロック信号CLK3の立ち上がりエッジとの間にある場合には、第2サンプリング信号Sample_Φ1はローレベルとなり、第4サンプリング信号Sample_Φ3はハイレベルとなる。ローレベルの第2サンプリング信号Sample_Φ1とハイレベルの第4サンプリング信号Sample_Φ3に応答して、Φ0エッジ検出回路1050からハイレベルの第1アップ信号UP_Φ0が生成され、6相クロック信号CLK0~CLK5から次回に選択される受信データ信号RXDATAのエッジ検出位相CLKXが位相1に遅れられる。更に、受信データ信号RXDATAのデータエッジが第6クロック信号CLK5の立ち上がりエッジと第2クロック信号CLK1の立ち上がりエッジとの間にある場合には、Φ0エッジ検出回路1050から生成される第1ダウン信号DN_Φ0と第1アップ信号UP_Φ0とは両者ともローレベルとされて、次回に選択される受信データ信号RXDATAのエッジ検出位相CLKXが位相0に維持される。6相クロック信号CLK0~CLK5から現在選択されている受信データ信号RXDATAのエッジ検出位相CLKXが位相1である場合には、第2ゲート制御信号GSEL_Φ1が供給されるΦ1エッジ検出回路1051が活性化状態に制御される。受信データ信号RXDATAのデータエッジが第5クロック信号CLK4の立ち上がりエッジと第1クロック信号CLK0の立ち上がりエッジとの間に存在する場合には、第5サンプリング信号Sample_Φ4はローレベルとなり、第1サンプリング信号Sample_Φ0はハイレベルとなる。ローレベルの第5サンプリング信号Sample_Φ4とハイレベルの第1サンプリング信号Sample_Φ0とに応答して、Φ1エッジ検出回路1051からハイレベルの第2ダウン信号DN_Φ1が生成され、6相クロック信号CLK0~CLK5から次回に選択される受信データ信号RXDATAのエッジ検出位相CLKXが位相0に進められる。また、受信データ信号RXDATAのデータエッジが第3クロック信号CLK2の立ち上がりエッジと第5クロック信号CLK4の立ち上がりエッジとの間にある場合には、第3サンプリング信号Sample_Φ2はローレベルとなり、第5サンプリング信号Sample_Φ4はハイレベルとなる。ローレベルの第3サンプリング信号Sample_Φ2とハイレベルの第5サンプリング信号Sample_Φ4に応答して、Φ1エッジ検出回路1051からハイレベルの第2アップ信号UP_Φ1が生成され、6相クロック信号CLK0~CLK5から次回に選択される受信データ信号RXDATAのエッジ検出位相CLKXが位相2に遅れられる。更に、受信データ信号RXDATAのデータエッジが第1クロック信号CLK0の立ち上がりエッジと第3クロック信号CLK2の立ち上がりエッジとの間にある場合には、Φ1エッジ検出回路1051から生成される第2ダウン信号DN_Φ1と第2アップ信号UP_Φ1とは両者ともローレベルとされて、次回に選択される受信データ信号RXDATAのエッジ検出位相CLKXが位相1に維持される。6相クロック信号CLK0~CLK5から現在選択されている受信データ信号RXDATAのエッジ検出位相CLKXが位相2である場合には、第3ゲート制御信号GSEL_Φ2が供給されるΦ2エッジ検出回路1052が活性化状態に制御される。受信データ信号RXDATAのデータエッジが第6クロック信号CLK5の立ち上がりエッジと第2クロック信号CLK1の立ち上がりエッジとの間に存在する場合には、第6サンプリング信号Sample_Φ5はローレベルとなり、第2サンプリング信号Sample_Φ1はハイレベルとなる。ローレベルの第6サンプリング信号Sample_Φ5とハイレベルの第2サンプリング信号Sample_Φ1とに応答して、Φ2エッジ検出回路1052からハイレベルの第3ダウン信号DN_Φ2が生成され、6相クロック信号CLK0~CLK5から次回に選択される受信データ信号RXDATAのエッジ検出位相CLKXが位相1に進められる。また受信データ信号RXDATAのデータエッジが第4クロック信号CLK3の立ち上がりエッジと第6クロック信号CLK5の立ち上がりエッジとの間にある場合には、第4サンプリング信号Sample_Φ3はローレベルとなり、第6サンプリング信号Sample_Φ5はハイレベルとなる。ローレベルの第4サンプリング信号Sample_Φ3とハイレベルの第6サンプリング信号Sample_Φ5に応答して、Φ2エッジ検出回路1052からハイレベルの第3アップ信号UP_Φ2が生成され、6相クロック信号CLK0~CLK5から次回に選択される受信データ信号RXDATAのエッジ検出位相CLKXが位相3に遅れられる。更に、受信データ信号RXDATAのデータエッジが第2クロック信号CLK1の立ち上がりエッジと第4クロック信号CLK3の立ち上がりエッジとの間にある場合には、Φ2エッジ検出回路1052から生成される第3ダウン信号DN_Φ2と第3アップ信号UP_Φ2とは両者ともローレベルとされて、次回に選択される受信データ信号RXDATAのエッジ検出位相CLKXが位相2に維持される。6相クロック信号CLK0~CLK5から現在選択されている受信データ信号RXDATAのエッジ検出位相CLKXが位相3である場合には、第4ゲート制御信号GSEL_Φ3が供給されるΦ3エッジ検出回路1053が活性化状態に制御される。受信データ信号RXDATAのデータエッジが第1クロック信号CLK0の立ち上がりエッジと第3クロック信号CLK2の立ち上がりエッジとの間に存在する場合には、第1サンプリング信号Sample_Φ0はローレベルとなり、第3サンプリング信号Sample_Φ2はハイレベルとなる。ローレベルの第1サンプリング信号Sample_Φ0とハイレベルの第3サンプリング信号Sample_Φ2とに応答して、Φ3エッジ検出回路1053からハイレベルの第4ダウン信号DN_Φ3が生成され、6相クロック信号CLK0~CLK5から次回に選択される受信データ信号RXDATAのエッジ検出位相CLKXが位相2に進められる。また、受信データ信号RXDATAのデータエッジが第5クロック信号CLK4の立ち上がりエッジと第1クロック信号CLK0の立ち上がりエッジとの間にある場合には、第5サンプリング信号Sample_Φ4はローレベルとなり、第1サンプリング信号Sample_Φ0はハイレベルとなる。ローレベルの第5サンプリング信号Sample_Φ4とハイレベルの第1サンプリング信号Sample_Φ0に応答して、Φ3エッジ検出回路1053からハイレベルの第4アップ信号UP_Φ3が生成され、6相クロック信号CLK0~CLK5から次回に選択される受信データ信号RXDATAのエッジ検出位相CLKXが位相4に遅れられる。更に、受信データ信号RXDATAのデータエッジが第3クロック信号CLK2の立ち上がりエッジと第5クロック信号CLK4の立ち上がりエッジとの間にある場合には、Φ3エッジ検出回路1053から生成される第4ダウン信号DN_Φ3と第4アップ信号UP_Φ3とは両者ともローレベルとされて、次回に選択される受信データ信号RXDATAのエッジ検出位相CLKXが位相3に維持される。6相クロック信号CLK0~CLK5から現在選択されている受信データ信号RXDATAのエッジ検出位相CLKXが位相4である場合には、第5ゲート制御信号GSEL_Φ4が供給されるΦ4エッジ検出回路1054が活性化状態に制御される。受信データ信号RXDATAのデータエッジが第2クロック信号CLK1の立ち上がりエッジと第4クロック信号CLK3の立ち上がりエッジとの間に存在する場合には、第2サンプリング信号Sample_Φ1はローレベルとなり、第4サンプリング信号Sample_Φ3はハイレベルとなる。ローレベルの第2サンプリング信号Sample_Φ1とハイレベルの第4サンプリング信号Sample_Φ3とに応答して、Φ4エッジ検出回路1054からハイレベルの第5ダウン信号DN_Φ4が生成され、6相クロック信号CLK0~CLK5から次回に選択される受信データ信号RXDATAのエッジ検出位相CLKXが位相3に進められる。また受信データ信号RXDATAのデータエッジが第6クロック信号CLK5の立ち上がりエッジと第2クロック信号CLK1の立ち上がりエッジとの間にある場合には、第6サンプリング信号Sample_Φ5はローレベルとなり、第2サンプリング信号Sample_Φ1はハイレベルとなる。ローレベルの第6サンプリング信号Sample_Φ5とハイレベルの第2サンプリング信号Sample_Φ1に応答して、Φ4エッジ検出回路1054からハイレベルの第5アップ信号UP_Φ4が生成され、6相クロック信号CLK0~CLK5から次回に選択される受信データ信号RXDATAのエッジ検出位相CLKXが位相5に遅れられる。更に、受信データ信号RXDATAのデータエッジが第4クロック信号CLK3の立ち上がりエッジと第6クロック信号CLK5の立ち上がりエッジとの間にある場合には、Φ4エッジ検出回路1054から生成される第5ダウン信号DN_Φ4と第5アップ信号UP_Φ4とは両者ともローレベルとされて、次回に選択される受信データ信号RXDATAのエッジ検出位相CLKXが位相4に維持される。6相クロック信号CLK0~CLK5から現在選択されている受信データ信号RXDATAのエッジ検出位相CLKXが位相5である場合には、第6ゲート制御信号GSEL_Φ5が供給されるΦ5エッジ検出回路1055が活性化状態に制御される。受信データ信号RXDATAのデータエッジが第3クロック信号CLK2の立ち上がりエッジと第5クロック信号CLK4の立ち上がりエッジとの間に存在する場合には、第3サンプリング信号Sample_Φ2はローレベルとなり、第5サンプリング信号Sample_Φ4はハイレベルとなる。ローレベルの第3サンプリング信号Sample_Φ2とハイレベルの第5サンプリング信号Sample_Φ4とに応答して、Φ5エッジ検出回路1055からハイレベルの第6ダウン信号DN_Φ5が生成され、6相クロック信号CLK0~CLK5から次回に選択される受信データ信号RXDATAのエッジ検出位相CLKXが位相4に進められる。また受信データ信号RXDATAのデータエッジが第1クロック信号CLK0の立ち上がりエッジと第3クロック信号CLK2の立ち上がりエッジとの間にある場合には、第1サンプリング信号Sample_Φ0はローレベルとなり、第3サンプリング信号Sample_Φ2はハイレベルとなる。ローレベルの第1サンプリング信号Sample_Φ0とハイレベルの第3サンプリング信号Sample_Φ2に応答して、Φ5エッジ検出回路1055からハイレベルの第6アップ信号UP_Φ5が生成され、6相クロック信号CLK0~CLK5から次回に選択される受信データ信号RXDATAのエッジ検出位相CLKXが位相0に遅れられる。更に、受信データ信号RXDATAのデータエッジが第5クロック信号CLK4の立ち上がりエッジと第1クロック信号CLK0の立ち上がりエッジとの間にある場合には、Φ5エッジ検出回路1055から生成される第6ダウン信号DN_Φ5と第6アップ信号UP_Φ5とは両者ともローレベルとされて、次回に選択される受信データ信号RXDATAのエッジ検出位相CLKXが位相5に維持される。図6に示したエッジ検出回路105の6個の2入力論理和回路10503~10553は、上述した6個のΦ0エッジ検出回路1050~Φ5エッジ検出回路1055の出力信号である6個のアップ信号UP_Φ0~UP_Φ5のハイレベルと6個のダウン信号DN_Φ0~DN_Φ5のハイレベルとに応答して、ハイレベルの出力信号を生成して、6個の遅延型フリップフロップDFF105104~105154に供給する。すなわち、第1の2入力論理和回路10503は、Φ5エッジ検出回路1055からの第6アップ信号UP_Φ5と、Φ1エッジ検出回路1051からの第2ダウン信号DN_Φ1とに応答して、第1エッジ検出信号Edge_Φ0を生成する。これは、例えば、以下のような状態の場合に、第1の2入力論理和回路10503と第1の遅延型フリップフロップDFF105104とによって、第1エッジ検出信号Edge_Φ0が生成される。すなわち、6相クロック信号CLK0~CLK5から現在選択されている受信データ信号RXDATAのエッジ検出位相CLKXが位相5である場合には、第6ゲート制御信号GSEL_Φ5が供給されるΦ5エッジ検出回路1055が活性化状態に制御される。受信データ信号RXDATAのデータエッジが第1クロック信号CLK0と第3クロック信号CLK2の両者の立ち上がりエッジの間にある場合には、上述したようにΦ5エッジ検出回路1055からハイレベルの第6アップ信号UP_Φ5が生成され、6相クロック信号CLK0~CLK5から次回に選択される受信データ信号RXDATAのエッジ検出位相CLKXが位相0に遅れられる。それ以外には、以下のような状態の場合に、第1の2入力論理和回路10503と第1の遅延型フリップフロップDFF105104とによって、第1エッジ検出信号Edge_Φ0が生成される。すなわち、6相クロック信号CLK0~CLK5から現在選択されている受信データ信号RXDATAのエッジ検出位相CLKXが位相1である場合には、第2ゲート制御信号GSEL_Φ1が供給されるΦ1エッジ検出回路1051が活性化状態に制御される。受信データ信号RXDATAのデータエッジが第5クロック信号CLK4と第1クロック信号CLK0の両者やの立ち上がりエッジの間に存在する場合には、上述したようにΦ1エッジ検出回路1051からハイレベルの第2ダウン信号DN_Φ1が生成され、6相クロック信号CLK0~CLK5から次回に選択される受信データ信号RXDATAのエッジ検出位相CLKXが位相0に進められる。その他の2入力論理和回路10513~10553とその他の遅延型フリップフロップDFF105114~10554に関しても、上述した第1の2入力論理和回路10503と第1の遅延型フリップフロップDFF105104と同様に動作するので、説明を省略する。図7は、図6に示した本発明の実施の形態1によるエッジ検出回路105に含まれたΦ0エッジ検出回路1050の構成を示す図である。図7に示すように、Φ0エッジ検出回路1050は、第1のエッジ検出回路10501と第2のエッジ検出回路10502とから構成される。第1のエッジ検出回路10501は、排他的論理和回路105010と、遅延型フリップフロップDFF105011と、論理積回路105012とから構成される。第2のエッジ検出回路10502は、排他的論理和回路105020と、論理否定回路105021と、2個の論理積回路105022、105023とから構成されている。第1のエッジ検出回路10501には、2個のサンプリング信号である第4サンプリング信号Sample_Φ3、第6サンプリング信号Sample_Φ5と第3クロック信号CLK2と第1ゲート制御信号GSEL_Φ0が供給され、第1ダウン信号DN_Φ0が生成される。一方、第2のエッジ検出回路10502には、2個のサンプリング信号である第4サンプリング信号Sample_Φ3、第2サンプリング信号Sample_Φ1と第1ゲート制御信号GSEL_Φ0が入力され、第1アップ信号UP_Φ0が生成される。第1のエッジ検出回路10501では、第6サンプリング信号Sample_Φ5と、第4サンプリング信号Sample_Φ3とが2入力排他的論理和回路105010によって比較される。第6サンプリング信号Sample_Φ5は、第1のエッジ検出回路10501の自分自身のデータエッジ検出位相としての第1クロック信号CLK0の位相である位相0から負方向に1位相分離れた位置に存在する第6クロック信号CLK5の立ち上がりエッジで受信データ信号RXDATAをサンプリングしたものである。第4サンプリング信号Sample_Φ3は、位相0から負方向に0.5UI分離れた位置に存在する第4クロック信号CLK3の立ち上がりエッジで受信データ信号RXDATAをサンプリングしたものである。もし、受信データ信号RXDATAのエッジが第4クロック信号CLK3の立ち上がりエッジと第6クロック信号CLK5の立ち上がりエッジとの間に存在する場合に、排他的論理和回路105010の出力結果はハイレベルとなり、それ以外の位置に受信データ信号RXDATAのデータエッジが存在する場合やデータエッジが到来しなかった場合には排他的論理和回路105010の出力結果はローレベルとなる。第2のエッジ検出回路10502では、第2サンプリング信号Sample_Φ1と、第4サンプリング信号Sample_Φ3とが2入力排他的論理和回路105020によって比較される。第2サンプリング信号Sample_Φ1は、第2のエッジ検出回路10502の自分自身のデータエッジ検出位相としての第1クロック信号CLK0の位相である位相0から正方向に1位相分離れた位置に存在する第2クロック信号CLK1の立ち上がりエッジで受信データ信号RXDATAをサンプリングしたものである。第4サンプリング信号Sample_Φ3は、位相0から正方向に0.5UI分離れた位置に存在する第4クロック信号CLK3の立ち上がりエッジで受信データ信号RXDATAをサンプリングしたものである。もし、受信データ信号RXDATAのエッジが第2クロック信号CLK1の立ち上がりエッジと第4クロック信号CLK3の立ち上がりエッジの間に存在する場合には、排他的論理和回路105020の出力結果はハイレベルとなり、それ以外の位置に受信データ信号RXDATAのデータエッジが存在する場合やデータエッジが到来しなかった場合には排他的論理和回路105020の出力結果はローレベルとなる。また受信データ信号RXDATAのデータエッジが到来している状態においても、第1のエッジ検出回路10501および第2のエッジ検出回路10502の2入力排他的論理和回路105010、105020の両方の出力がローレベルである場合を想定する。この場合には、受信データ信号RXDATAのデータエッジがΦ0エッジ検出回路1050自分自身のデータエッジ検出位相としての第1クロック信号CLK0の位相である位相0から±1位相の範囲内に存在することを示している。尚、第1および第2のエッジ検出回路10501、10502の両者は、第4サンプリング信号Sample_Φ3を参照して第6サンプリング信号Sample_Φ5のエッジ検出と第2サンプリング信号Sample_Φ1のエッジ検出を実行する。しかし、第1および第2のエッジ検出回路10501、10502の両者は、図9に示すように、タイミングの異なった第6サンプリング信号Sample_Φ5のエッジ検出タイミングと第2サンプリング信号Sample_Φ1のエッジ検出タイミングとで第4サンプリング信号Sample_Φ3を参照している。図9は、図7に示した本発明の実施の形態1によるエッジ検出回路105に含まれたΦ0エッジ検出回路1050の第1および第2のエッジ検出回路10501、10502の2入力排他的論理和回路105010、105020が第4サンプリング信号Sample_Φ3を参照して第6サンプリング信号Sample_Φ5のエッジ検出と第2サンプリング信号Sample_Φ1のエッジ検出を実行する様子を示す図である。図9に示すように受信データ信号RXDATAのある時間におけるデータをRXDATAとすると、図7に示した第1のエッジ検出回路10501は、データRXDATAの第4サンプリング信号Sample_Φ3と第6サンプリング信号Sample_Φ5とを2入力排他的論理和回路105010によって比較する。一方、図7に示した第2のエッジ検出回路10502では、次のタイミングのデータRXDATAをサンプリングした第2サンプリング信号Sample_Φ1と第4サンプリング信号Sample_Φ3とを2入力排他的論理和回路105020によって比較する。すなわち、図7に示した第1および第2のエッジ検出回路10501、10502では、1UI離れた2個の第4サンプリング信号Sample_Φ3、Sample_Φ3を参照している。また、例えば、図6に示した本発明の実施の形態1によるエッジ検出回路105に含まれた図7のΦ0エッジ検出回路1050の第1のエッジ検出回路10501は、複数の第4サンプリング信号Sample_Φ3、Sample_Φ3、Sample_Φ3...を参照する。それによって、第1のエッジ検出回路10501は、受信データ信号RXDATAの流れに対して複数の第6サンプリング信号Sample_Φ5のエッジを漏れなく検出し続けていることが理解される。一方、6相クロック信号CLK0~CLK5から現在選択されている受信データ信号RXDATAのエッジ検出位相CLKXが位相0である場合には、ハイレベルの第1ゲート制御信号GSEL_Φ0によって図7に示した本発明の実施の形態1によるΦ0エッジ検出回路1050が活性状態に制御される。従って、図7のΦ0エッジ検出回路1050の2個の2入力排他的論理和回路105010、105020の2個の出力信号は、2個の2入力論理積回路105012、105022を通過して、それぞれ第1ダウン信号DN_Φ0と第1アップ信号UP_Φ0として生成される。受信データ信号RXDATAのデータエッジが第4クロック信号CLK3の立ち上がりエッジと第6クロック信号CLK5の立ち上がりエッジとの間に存在する場合には第1ダウン信号DN_Φ0がハイレベルとなり、受信データ信号RXDATAのデータエッジが第2クロック信号CLK1の立ち上がりエッジと第4クロック信号CLK3の立ち上がりエッジとの間にある場合には第1アップ信号UP_Φ0がハイレベルとなる。第1ダウン信号DN_Φ0と第1アップ信号UP_Φ0は、図6のエッジ検出回路105に含まれた2入力論理和回路10553と入力論理和回路10513にそれぞれ供給される。図7に示すΦ0エッジ検出回路1050の遅延型フリップフロップDFF105011は、2入力排他的論理和回路105010の出力結果を第3クロック信号CLK2の立ち上がりエッジでタイミングをラッチして、次の第3クロック信号CLK2の立ち上がりエッジまでの時間に2入力排他的論理和回路105010の出力結果を保持する機能を有している。すなわち、Φ0エッジ検出回路1050の遅延型フリップフロップDFF105011は、下記の機能を有している。すなわち、遅延型フリップフロップDFF105011は、受信データRXDATAのある時間におけるデータRXDATAの第4クロック信号CLK3による第4サンプリング信号Sample_Φ3と第6クロック信号CLK5による第6サンプリング信号Sample_Φ5との2入力排他的論理和回路105010の出力結果を第3クロック信号CLK2の1クロック期間に保持するものである。もし、この遅延型フリップフロップDFF105011を図7に示すΦ0エッジ検出回路1050が有していない場合には、次の第4クロック信号CLK3の立ち上がりエッジのタイミングにおいて、第4サンプリング信号Sample_Φ3と第6サンプリング信号Sample_Φ5との2入力排他的論理和回路105010の不所望な出力結果が生成されてしまうことになる。一方、第2のエッジ検出回路10502が遅延型フリップフロップDFF105011に対応する遅延型フリップフロップDFFを有していないのは、次の理由による。すなわち、後述する位相選択信号生成回路103から生成される複数のゲート制御信号GSEL_Φ5~GSEL_Φ1と複数の位相選択信号PSEL_Φ5~PSEL_Φ1によって、第2のエッジ検出回路10502は次のタイミングの第2サンプリング信号Sample_Φ1が到来する以前に、次の一連の処理を終了するためである。それは、第2のエッジ検出回路10502は、第2クロック信号CLK1による第2サンプリング信号Sample_Φ1と第4クロック信号CLK3による第4サンプリング信号Sample_Φ3の2入力排他的論理和回路105020の出力結果の一連の処理を終了するものである。図7に示したΦ0エッジ検出回路1050の論理否定回路105021と論理積回路105022とは、第1のエッジ検出回路10501の2入力排他的論理和回路105010の出力がハイレベルの場合には、いかなる場合においても第1アップ信号UP_Φ0がハイレベルになることを防止する機能を有している。すなわち、図7に示すΦ0エッジ検出回路1050から生成される第1ダウン信号DN_Φ0と第1アップ信号UP_Φ0とが、いかなる場合においても同時にハイレベルとなることを防止されるものである。以上の説明により、図7に示したΦ0エッジ検出回路1050は、受信データ信号RXDATAのデータエッジが第4クロック信号CLK3の立ち上がりエッジと第6クロック信号CLK5の立ち上がりエッジとの間に存在する場合には、次の事項が理解される。すなわち、現在選択された受信データ信号RXDATAのエッジ検出位相CLKXが位相0の状態から、ハイレベルの第1ダウン信号DN_Φ0によって、次回に選択される受信データ信号RXDATAのエッジ検出位相CLKXを位相5に進ませることが理解される。また、受信データ信号RXDATAのデータエッジが第2クロック信号CLK1の立ち上がりエッジと第4クロック信号CLK3の立ち上がりエッジとの間に存在する場合を想定する。この場合には、図7に示したΦ0エッジ検出回路1050は、現在選択された受信データ信号RXDATAのエッジ検出位相CLKXが位相0の状態から、ハイレベルの第1アップ信号UP_Φ0によって、次回に選択される受信データ信号RXDATAのエッジ検出位相CLKXを位相1に遅らせることが理解される。更に、受信データ信号RXDATAのデータエッジが第6クロック信号CLK5の立ち上がりエッジと第2クロック信号CLK1の立ち上がりエッジとの間にある場合と受信データ信号RXDATAのデータエッジが到来しなかった場合を想定する。この場合には、図7に示したΦ0エッジ検出回路1050は、第1ダウン信号DN_Φ0と第1アップ信号UP_Φ0との両者をローレベルに設定することによって、次回に選択される受信データ信号RXDATAのエッジ検出位相CLKXを位相0に維持することが理解される。図8は、図6に示した本発明の実施の形態1によるエッジ検出回路105に含まれたΦ1エッジ検出回路1051の構成を示す図である。図8に示すようにΦ1エッジ検出回路1051は、図7に示したΦ0エッジ検出回路1050と同様に、第1のエッジ検出回路10511と第2のエッジ検出回路10512とから構成される。第1のエッジ検出回路10511は、排他的論理和回路105110と、遅延型フリップフロップDFF105111と、論理積回路105112とから構成される。第2のエッジ検出回路10512は、排他的論理和回路105120と、論理否定回路105121と、2個の論理積回路105122、105123とから構成される。第1のエッジ検出回路10511には、2個のサンプリング信号Sample_Φ4、Sample_Φ0と第4クロック信号CLK3と第2ゲート制御信号GSEL_Φ1が供給され、第2ダウン信号DN_Φ1を生成する。一方、第2のエッジ検出回路10512には、2個のサンプリング信号Sample_Φ4、Sample_Φ2と第2ゲート制御信号GSEL_Φ1とが入力され、第2アップ信号UP_Φ1が生成する。図7に示したΦ0エッジ検出回路1050と図8に示したΦ1エッジ検出回路1051以外のその他の4個のΦ2エッジ検出回路1052~Φ5エッジ検出回路1055の基本的な動作はΦ0エッジ検出回路1050、Φ1エッジ検出回路1051と全く同様であって、入出力信号の位相関係が1位相ずつシフトするだけが相違するものであるため、その他のエッジ検出回路の詳細な説明は省略する。上述したように、図6に示した本発明の実施の形態1によるエッジ検出回路105に含まれた6個のΦMエッジ検出回路1050~1055から選択された1個のエッジ検出回路だけが位相選択信号生成回路103から生成された6個のゲート制御信号GSEL_Φ0~GSEL_Φ5によって活性状態に制御されて、その他の5個のエッジ検出回路は非活性状態に制御される。従って、消費電力の増大を軽減可能なオーバーサンプリング方式デジタルクロックデータリカバリ回路を提供することが可能となる。また更に、6個のΦMエッジ検出回路1050~1055は、6個のアップ信号UP_Φ0~UP_Φ5のうち複数のハイレベルのアップ信号を同時に生成することはなく、6個のダウン信号DN_Φ0~DN_Φ5のうち複数のハイレベルのダウン信号を同時に生成することはない。6個の遅延型フリップフロップDFF105104~105154は、6個の2入力論理和回路10503~10553の6個の出力信号と6相クロック信号CLK0~CLK5とに応答して、6個のエッジ検出信号Edge_Φ0~Edge_Φ5を生成する。その際に、6個のエッジ検出信号Edge_Φ0~Edge_Φ5のうち複数のハイレベルのエッジ検出信号が同時に生成されることはない。《位相選択信号生成回路》図10は、図4に示した本発明の実施の形態1によるクロックデータリカバリ回路1の位相選択信号生成回路103の構成を示す図である。図10に示すように、位相選択信号生成回路103は、多相クロック信号CLK0~CLK5の位相の数と同一の数である6個のΦM位相選択信号生成回路1030~1035から構成されている。図10に示す位相選択信号生成回路103は、6相クロック信号CLK0~CLK5と図6に示したエッジ検出回路105から生成される6個のエッジ検出信号Edge_Φ0~Edge_Φ5とに応答して、6個の位相選択信号PSEL_Φ0~PSEL_Φ5と6個のゲート制御信号GSEL_Φ0~GSEL_Φ5を生成する。図10に示した位相選択信号生成回路103から生成される6個のゲート制御信号GSEL_Φ0~GSEL_Φ5は、図6に示したエッジ検出回路105を構成する6個のΦMエッジ検出回路1050~1055の活性状態と非活性状態とを制御する。図10に示した位相選択信号生成回路103から生成される6個の位相選択信号PSEL_Φ0~PSEL_Φ5は、図14で詳述するクロックデータ生成回路104に供給される。図10に示した位相選択信号生成回路103に関して、より詳細に説明する。Φ0位相選択信号回路1030には、3個のエッジ検出信号Edge_Φ5、Edge_Φ0、Edge_Φ1と2個のクロック信号CLK0、CLK3とが供給されることによって、第4位相選択信号PSEL_Φ3と第1ゲート制御信号GSEL_Φ0が生成され、第1ゲート制御信号GSEL_Φ0は、図6のエッジ検出回路105に含まれたΦ0エッジ検出回路1050に供給される。Φ0位相選択信号回路1030から生成される位相選択信号が第4位相選択信号PSEL_Φ3となっている理由は、以下の通りである。すなわち、ハイレベルの第1エッジ検出信号Edge_Φ0によって受信データ信号RXDATAのデータエッジの検出位相が位相0と判定された場合には、このデータエッジ検出位相の位相0から0.5UI離れた位相である第4クロック信号CLK3を図14で詳述するクロックデータ生成回路104が再生クロックRCLKとして生成するためである。図10に示した位相選択信号生成回路103で上述のΦ0位相選択信号回路1030以外のΦ1位相選択信号回路1031~Φ5位相選択信号回路1035の入出力信号の位相は、Φ0位相選択信号回路1030の入出力信号の位相関係と比較してクロック信号1位相ずつシフトするだけであるので、詳細な説明は省略する。図11は、図10に示した本発明の実施の形態1による位相選択信号生成回路103の6個のΦM位相選択信号生成回路1030~1035の中で、M=0のΦ0位相選択信号回路1030の構成を示す図である。図11に示すように、Φ0位相選択信号回路1030は、3入力論理和回路10301と2入力セレクタ10302と2個の遅延型フリップフロップDFF10304、10305から構成されている。3入力論理和回路10301には3個のエッジ検出信号Edge_Φ5、Edge_Φ0、Edge_Φ1が供給されているので、もし3個のエッジ検出信号Edge_Φ5、Edge_Φ0、Edge_Φ1のいずれかがハイレベルの場合には、3入力論理和回路10301はハイレベル出力信号を生成する。従って、3入力論理和回路10301は、受信データ信号RXDATAのデータエッジの有無を判定するエッジ有無判定回路として動作する。2入力セレクタ回路10302は、3入力論理和回路10301の出力信号がローレベルの場合にはローレベル0側の入力端子に供給される入力信号を生成する一方、3入力論理和回路10301の出力信号がハイレベルの場合にはハイレベル1側の入力端子に供給される信号を生成する。2入力セレクタ回路10302のハイレベル1側の入力端子とローレベル0側の入力端子とには、それぞれ第1エッジ検出信号Edge_Φ0と遅延型フリップフロップDFF10305から生成される第4位相選択信号PSEL_Φ3とが供給される。すなわち、2入力セレクタ回路10302は、タイミングの異なる3個のエッジ検出信号Edge_Φ5、Φ0、Φ1のいずれかがハイレベル信号となった場合には、エッジ検出位相を更新するためにセレクタ入力端子のハイレベル1側の入力信号である中間タイミングの第1エッジ検出信号Edge_Φ0の値を生成する。また、2入力セレクタ回路10302は、タイミングの異なる3個のエッジ検出信号Edge_Φ5、Φ0、Φ1のいずれもハイレベル信号でない場合には、クロック信号CLKの1周期前の位相選択信号である第4位相選択信号PSEL_Φ3の値を保持する。次に、3入力論理和回路10301に、タイミングの異なる3個のエッジ検出信号Edge_Φ5、Edge_Φ0、Edge_Φ1が供給される理由を、以下に説明する。図10に示す位相選択信号生成回路103から生成される6個のゲート制御信号GSEL_Φ0~GSEL_Φ5は、エッジ検出位相の選択期間で、6個のゲート制御信号のいずれか1個だけがハイレベルとなり、その他の信号はローレベルとなる。また、図10に示す位相選択信号生成回路103から生成される6個の位相選択信号PSEL_Φ0~PSELΦ5は、図14にて詳述するクロックデータ生成回路104による再生クロックRCLKの選択クロック相の選択期間で、6個の位相選択信号のいずれか1個だけがハイレベルとなり、その他の信号はローレベルとなる。従って、例えば、図10に示した位相選択信号生成回路103のΦ0位相選択信号回路1030は、第1ゲート制御信号GSEL_Φ0と第4位相選択信号PSEL_Φ3とをハイレベルに制御する動作と、第1ゲート制御信号GSEL_Φ0と第4位相選択信号PSEL_Φ3とをローレベルに制御する動作とが必要になる。図11に示したΦ0位相選択信号回路1030が第1ゲート制御信号GSEL_Φ0と第4位相選択信号PSEL_Φ3をハイレベルに制御する場合には、Φ0位相選択信号回路1030の3入力論理和回路10301には図6に示したエッジ検出回路105の内部で生成される第6アップ信号UP_Φ5または第2ダウン信号DN_Φ1に応答して生成されるハイレベルの第1エッジ検出信号Edge_Φ0が供給される。従って、図11に示したΦ0位相選択信号回路1030の3入力論理和回路10301はハイレベルの第1エッジ検出信号Edge_Φ0に応答してハイレベルを生成するので、Φ0位相選択信号回路1030の2入力セレクタ10302はハイレベル1側の入力端子に供給されるハイレベルの第1エッジ検出信号Edge_Φ0を遅延型フリップフロップDFF10305、10304に供給する。従って、遅延型フリップフロップDFF10305はハイレベルの第1エッジ検出信号Edge_Φ0を第1クロック信号CLK0の立ち上がりエッジのタイミングでラッチして、第4位相選択信号PSEL_Φ3をローレベルからハイレベルに更新する。また、遅延型フリップフロップDFF10304はハイレベルの第1エッジ検出信号Edge_Φ0を第4クロック信号CLK3の立ち上がりエッジのタイミングでラッチして、第1ゲート制御信号GSEL_Φ0をローレベルからハイレベルに更新する。反対に、図11に示したΦ0位相選択信号回路1030が第1ゲート制御信号GSEL_Φ0と第4位相選択信号PSEL_Φ3とをローレベルに制御する場合を想定する。この場合には、Φ0位相選択信号回路1030の3入力論理和回路10301には、図6に示したエッジ検出回路105の内部で生成される第5アップ信号UP_Φ4または第1ダウン信号DN_Φ0に応答して生成されたハイレベルの第6エッジ検出信号Edge_Φ5が供給される。または、Φ0位相選択信号回路1030の3入力論理和回路10301には、図6に示したエッジ検出回路105の内部で生成される第1アップ信号UP_Φ0または第3ダウン信号DN_Φ2に応答して生成されたハイレベルの第2エッジ検出信号Edge_Φ1が供給される。従って、図11に示したΦ0位相選択信号回路1030の3入力論理和回路10301は、ハイレベルの第6エッジ検出信号Edge_Φ5もしくはハイレベルの第2エッジ検出信号Edge_Φ1に応答してハイレベルを生成する。しかし、この場合には、3入力論理和回路10301に供給される中間タイミングの第1エッジ検出信号Edge_Φ0はローレベルであるので、ローレベルの第1エッジ検出信号Edge_Φ0が入力セレクタ10302のハイレベル1側の入力端子と出力端子とを介して遅延型フリップフロップDFF10305、10304に供給される。従って、遅延型フリップフロップDFF10305はローレベルの第1エッジ検出信号Edge_Φ0を第1クロック信号CLK0の立ち上がりエッジのタイミングでラッチして、第4位相選択信号PSEL_Φ3をハイレベルからローレベルに更新する。遅延型フリップフロップDFF10304はローレベルの第1エッジ検出信号Edge_Φ0を第4クロック信号CLK3のタイミングでラッチして、第1ゲート制御信号GSEL_Φ0をハイレベルからローレベルに更新する。図12は、図10に示した本発明の実施の形態1による位相選択信号生成回路103の6個のΦM位相選択信号生成回路1030~1035の中で、M=1のΦ1位相選択信号回路1031の構成を示す図である。図12に示すように、Φ1位相選択信号回路1031は、3入力論理和回路10311と2入力セレクタ10312と2個の遅延型フリップフロップDFF10314、10315から構成されている。図13は、図10に示した本発明の実施の形態1による位相選択信号生成回路103の6個のΦM位相選択信号生成回路1030~1035の中で、M=2のΦ2位相選択信号回路1032の構成を示す図である。図13に示すように、Φ2位相選択信号回路1032は、3入力論理和回路10321と2入力セレクタ10322と2個の遅延型フリップフロップDFF10324、10325から構成されている。図12および図13に示したΦ1位相選択信号回路1031およびΦ2位相選択信号回路1032の回路構成は図11に示したΦ0位相選択信号回路1030の回路構成と同様であり、各入出力信号の関係が1位相ずつシフトしていくのみなので、説明を省略する。本発明の実施の形態1では、受信データ信号RXDATAのエッジ検出位相の1回での変更は多相クロックCLK0~CLK5の1位相分の増加または減少だけが可能であるので、図11に示したΦ0位相選択信号回路1030の3入力論理和回路10301には3個のエッジ検出信号Edge_Φ5、Edge_Φ0、Edge_Φ1のみが供給されているものである。しかし、後述する本発明の実施の形態2では、受信データ信号RXDATAのエッジ検出位相の1回での変更は多相クロックCLK0~CLK5の2位相分の増加または減少だけが可能であるので、図26に示すΦ0位相選択信号回路1030には5個のエッジ検出信号Edge_Φ0、Edge_Φ1、Edge_Φ2、Edge_Φ4、Edge_Φ5が供給されるものである。以上の説明から、図4に示した本発明の実施の形態1によるクロックデータリカバリ回路1においては、下記の動作が実行されることが理解される。すなわち、6相クロック信号CLK0~CLK5とエッジ検出回路105から生成される6個のエッジ検出信号Edge_Φ0~Edge_Φ5とに応答して、位相選択信号生成回路103は6個の位相選択信号PSEL_Φ0~PSEL_Φ5と6個のゲート制御信号GSEL_Φ0~GSEL_Φ5とを生成する。6個の位相選択信号PSEL_Φ0~PSEL_Φ5は図14で詳述するクロックデータ生成回路104に供給され、6個のゲート制御信号GSEL_Φ0~GSEL_Φ5はエッジ検出回路105を構成する6個のΦMエッジ検出回路1050~1055の活性状態非活性状態を制御する。《クロックデータ生成回路》図14は、図4に示した本発明の実施の形態1によるクロックデータリカバリ回路1のクロックデータ生成回路104の構成を示す図である。図14に示すクロックデータ生成回路104は、クロック生成回路1040と、データ生成回路1041と、シフトレジスタ1042と、遅延型フリップフロップDFF1043とから構成される。《クロックデータ生成回路のクロック生成回路》クロック生成回路1040は、6相クロック信号CLK0~CLK5と図10に示した位相選択生成回路103から生成される6個の位相選択信号PSEL_Φ0~PSELΦ5とに応答して、再生クロックRCLKを生成する。上述のように図10に示した位相選択信号生成回路103から生成される6個の位相選択信号PSEL_Φ0~PSELΦ5は、図14のクロックデータ生成回路104による再生クロックRCLKの選択クロック相の選択期間で、6個の位相選択信号のいずれか1個だけがハイレベルとなり、その他の信号はローレベルとなる。図14に示したクロックデータ生成回路104のクロック生成回路1040は、6個の位相選択信号PSEL_Φ0~PSELΦ5と6個の6相クロック信号CLK0~CLK5とがそれぞれ供給され1段目の論理回路として機能する6個の2入力否定論理積回路を含んでいる。この1段目の6個の2入力否定論理積回路からの6個の出力信号は、クロック生成回路1040の2段目の論理回路として機能する3個の2入力否定論理積回路に供給される。2段目の論理回路としての3個の2入力否定論理積回路の3個の出力信号は、クロック生成回路1040の3段目の論理回路として機能する2個の2入力否定論理和回路に供給される。3段目の論理回路としての2個の2入力否定論理和回路の2個の出力信号は、クロック生成回路1040の4段目の論理回路として機能する1個の2入力否定論理積回路に供給される。4段目の論理回路としての1個の2入力否定論理積回路の1個の出力信号は、クロック生成回路1040の5段目の論理回路として機能する直列接続された2個の否定論理回路に供給される。この否定論理回路の出力端子からは、再生クロックRCLKが生成される。従って、6個の位相選択信号PSEL_Φ0~PSELΦ5で、例えば第1位相選択信号PSEL_Φ0だけがハイレベルに選択される場合には、1段目の1個目の2入力否定論理積回路により第1クロック信号CLK0が再生クロックRCLKとして選択される。すなわち、このように選択された1段目の1個目の2入力否定論理積回路の出力クロック信号は、2段目の1個目の2入力否定論理積回路と、3段目の1個目の2入力否定論理和回路と、4段目の1個目の2入力否定論理積回路と、5段目の直列接続された2つの否定論理回路とを介して再生クロックRCLKとして生成される。《クロックデータ生成回路のシフトレジスタ》図14に示したクロックデータ生成回路104のシフトレジスタ1042は、6相クロック信号CLK0~CLK5と図5に示したサンプリング回路106から生成される6個のサンプリング信号Sample_Φ0~Sample_Φ5とに応答して、6個の遅延サンプリングデータ信号SDATA_Φ0~SDATA_Φ6を生成する。シフトレジスタ1042に供給される6個のサンプリング信号Sample_Φ0~Sample_Φ5とシフトレジスタ1042から生成される6個の遅延サンプリングデータ信号SDATA_Φ0~SDATA_Φ5の間の遅延時間は、6相クロック信号CLK0~CLK5のクロック周期の2サイクルに設定されている。この2サイクルのシフトレジスタ1042の遅延時間は、図15にて詳述するように、再生クロックRCLKとしての使用クロックの6相クロック信号CLK0~CLK5からの選択切り換えまでの遅延時間を考慮したものである。《クロックデータ生成回路のデータ生成回路》図14に示したクロックデータ生成回路104のデータ生成回路1041は、上述したクロック生成回路1040と同様の構成である。しかし、このデータ生成回路1041は、図10に示した位相選択生成回路103から生成される6個の位相選択信号PSEL_Φ0~PSELΦ5と上述のシフトレジスタ1042から生成される6個の遅延サンプリングデータ信号SDATA_Φ0~SDATA_Φ5とに応答して、第1の再生データRDATA ́を生成するものである。このデータ生成回路1041が上述したクロック生成回路1040と同様の構成であるので、6個の位相選択信号PSEL_Φ0~PSELΦ5のうち、例えば第4位相選択信号PSEL_Φ3だけがハイレベルに選択される場合には、1段目の4個目の2入力否定論理積回路により第4出力遅延サンプリングデータ信号SDATA_Φ3が第1の再生データRDATA ́として選択される。以上、説明したように、データ生成回路1041は、6個の位相選択信号PSEL_Φ0~PSELΦ5のうちハイレベルに選択された位相選択信号に対応する6個の遅延サンプリングデータ信号SDATA_Φ0~SDATA_Φ5から選択された1個の遅延サンプリングデータ信号を、5段の論理ゲート遅延を経由して第1の再生データRDATA ́として生成する。また、6個の遅延サンプリングデータ信号SDATA_Φ0~SDATA_Φ5のいずれかの信号が第1の再生データRDATA ́として選択される場合にも、常に同一の5段の論理ゲート遅延となるので、ゲート遅延時間の差異に起因する選択切換時でのグリッチは発生せず、安定した第1の再生データRDATA ́を生成することが可能となる。このように図14のデータ生成回路1041の出力端子から生成される第1の再生データRDATA ́は、データ生成回路1041の出力端子に接続された遅延型フリップフロップDFF1043のデータ入力端子に供給される。また、遅延型フリップフロップDFF1043のトリガ入力端子には上述したクロック生成回路1040から生成された再生クロックRCLKが供給されるので、遅延型フリップフロップDFF1043の出力端子からはクロックデータリカバリ回路1の最終的な再生データRDATAが生成されることが可能となる。《クロックデータリカバリ回路の動作》図15は、図1乃至図14を参照して説明した本発明の実施の形態1によるクロックデータリカバリ回路1の動作を説明するタイミングチャートである。この本発明の実施の形態1のクロックデータリカバリ回路1は、電源投入時もしくはスタンバイ解除時の初期化動作では、以下の動作が実行される。すなわち、クロックデータリカバリ回路1は、6個のゲート制御信号GSEL_Φ0~GSEL_Φ5のうちの任意の1個のゲート制御信号、例えば第1ゲート制御信GSEL_Φ0をハイレベルの選択レベルに設定して、更に選択された任意の1個のゲート制御信号GSEL_Φ0から3位相分シフトさせた第4位相選択信号PSEL_Φ3をハイレベルの選択レベルに設定する。尚、以下の説明の複雑化を回避するためエッジ検出位相という記述は、6個のゲート制御信号GSEL_Φ0~GSEL_Φ5から選択された1個のゲート制御信号の選択位相と同一位相であり位相0~位相5と表現する。従って、エッジ検出位相は、このエッジ検出位相から3位相分シフトさせた再生クロックRCLKの位相選択信号とは区別しているので注意されたい。《初期化動作》図15に示すt<teのタイミングtにおいて、上述した初期化動作を実行するために6個のゲート制御信号GSEL_Φ0~GSEL_Φ5のうちで第1ゲート制御信号GSEL_Φ0がハイレベルの選択レベルに設定される一方、その他のゲート制御信号GSEL_Φ1~GSEL_Φ5はローレベルの非選択レベルに設定される。また、同一タイミングtにおいて、選択された第1ゲート制御信号GSEL_Φ0から3位相分シフトさせた第4位相選択信号PSEL_Φ3が6個の位相選択信号PSEL_Φ0~Φ5から選択されてハイレベルの選択レベルに設定される一方、その他の位相選択信号PSEL_Φ0~2、4、5はローレベルの非選択レベルに設定される。すなわち、t<teのタイミングtでは、図6に示したエッジ検出回路105の6個のΦMエッジ検出回路1050~1055のうちΦ0エッジ検出回路1050だけが活性状態に制御されて、エッジ検出位相は、位相0とされる。更にt<teのタイミングtでは、第4位相選択信号PSEL_Φ3によって図14に示したクロックデータ生成回路104は、再生クロックRCLKとして第4クロック信号CLK3を6相クロック信号CLK0~CLK5から選択している。《受信データ信号のデータエッジ》タイミングt=teで受信データ信号RXDATAがローレベルからハイレベルへと遷移した場合、すなわち第1クロック信号CLK0の立ち上がりエッジと第2クロック信号CLK1の立ち上がりエッジとの間に、受信データ信号RXDATAのデータエッジが到来している場合を想定する。この場合には、第2クロック信号CLK1の立ち上がりタイミングt=t1で受信データ信号RXDATAのハイレベルを図5のサンプリング回路106の遅延型フリップフロップDFF1061でサンプリングすることによって、第2サンプリング信号Sample_Φ1はハイレベルとなる。一方、このタイミングt=teでは、第4サンプリング信号Sample_Φ3はローレベルである。従って、タイミングte<t1≦t≦t3の期間に、ハイレベルの第2サンプリング信号Sample_Φ1とローレベルの第4サンプリング信号Sample_Φ3とが供給される図7に示したΦ0エッジ検出回路1050の排他的論理和回路105020の出力もハイレベルとなる。また更に、このタイミング期間では第6サンプリング信号Sample_Φ5もローレベルであるため、ローレベルの第4サンプリング信号Sample_Φ3とローレベルの第6サンプリング信号Sample_Φ5とが供給される図7に示したΦ0エッジ検出回路1050の排他的論理和回路105010の出力信号はローレベルである。図7に示したΦ0エッジ検出回路1050では、排他的論理和回路105010のローレベルの出力信号を第3クロック信号CLK2の立ち上がりエッジのタイミングt=t2で遅延型フリップフロップDFF105011がサンプリングすることにより遅延型フリップフロップDFF105011の出力から得られる出力信号はローレベルである。このローレベル出力信号がインバータ105021の入力に供給されるため、インバータ105021の出力はハイレベルとなる。このインバータ105021のハイレベル出力信号は、少なくとも次の第3クロック信号CLK2が立ち上がるタイミングt=t2まで保持される。従って、排他的論理和回路105020のハイレベル出力信号とインバータ105021のハイレベル出力信号とが供給される論理積回路105022の出力はハイレベルとなる。また、このタイミングでは第1ゲート制御信号GSEL_Φ0はハイレベルである。従って、論理積回路105022のハイレベル出力とハイレベルの第1ゲート制御信号GSEL_Φ0とが供給される論理積回路105023の出力、すなわちΦ0エッジ検出回路1050のアップ出力信号UP_Φ0はハイレベルとなる。しかし、第4クロック信号CLK3の立ち上がりタイミングt=t3以降は第4サンプリング信号Sample_Φ3もハイレベルとなる。このタイミングにて第2サンプリング信号Sample_Φ1と第4サンプリング信号Sample_Φ3とが供給される図7に示したΦ0エッジ検出回路1050の排他的論理和回路105020の出力は、ローレベルとなる。また、このタイミングでは図7に示したΦ0エッジ検出回路1050の遅延型フリップフロップDFF105011の出力は依然としてローレベルを維持しており、遅延型フリップフロップDFF105011のローレベル出力によりインバータ回路105021の出力もハイレベルを維持する。従って、排他的論理和回路105020のローレベル出力とインバータ105021のハイレベル出力が供給される論理積回路105022の出力はローレベルとなる。このタイミングで第1ゲート制御信号GSEL_Φ0は依然としてハイレベルを維持しているが論理積回路105022の出力がローレベルであるため、論理積回路105022のローレベル出力とハイレベルの第1ゲート制御信号GSEL_Φ0が供給される論理積回路105023の出力、すなわち図7に示したΦ0エッジ検出回路1050のアップ出力信号UP_Φ0はローレベルとなる。すなわち、第4クロック信号CLK3の立ち上がりタイミングt=t3では、図7に示したΦ0エッジ検出回路1050のアップ出力信号UP_Φ0は再びローレベルとなる。このように、タイミングt1<t<t3の期間にアップ出力信号UP_Φ0はハイレベルとなって、このタイミング期間では第2クロック信号CLK1はハイレベルに維持される。しかし、ハイレベルのアップ出力信号UP_Φ0は図6に示したエッジ検出回路105では論理和回路10513を介して遅延型フリップフロップDFF10514によってサンプリングされずに、遅延型フリップフロップDFF10514の出力である第2エッジ検出信号Edge_Φ1はローレベルに維持される。また、このタイミングt=t3では、図6に示したエッジ検出回路105に含まれたΦ2エッジ検出回路1052はローレベルの第3ゲート制御信号GSEL_Φ2に応答して依然として非活性状態であることから、そのダウン出力信号DN_Φ2は一貫してローレベルを維持する。その結果、ローレベルのダウン出力信号DN_Φ2は、図6に示したエッジ検出回路105に含まれた論理和回路10513の出力の値はΦ0エッジ検出回路1050のローレベルのアップ出力信号UP_Φ0の値と等しくなる。従って、次に第2クロック信号CLK1が立ち上がるタイミングt=t1で図6に示したエッジ検出回路105の遅延型フリップフロップDFF105114が論理和回路10513のローレベル出力信号を第2クロック信号CLK1の立ち上がりエッジのタイミングでサンプリングしても、遅延型フリップフロップDFF105114から生成される第2エッジ検出信号Edge_Φ1はローレベルのままとなる。また、t≦t1のタイミングでは、図6に示したエッジ検出回路105に含まれた5個のΦ1エッジ検出回路1051~Φ5エッジ検出回路1055は、ローレベルの5個のゲート制御信号GSEL_Φ1~GSEL_Φ5に応答して非活性状態である。従って、5個のアップ出力信号UP_Φ1~UP_Φ5と5個のダウン出力信号DN_Φ1~DN_Φ5とが全てローレベルであるので、6個のエッジ検出信号Edge_Φ0~Edge_Φ5もローレベルのままとなる。その結果、図11に示したΦ0位相選択信号回路1030に含まれた3入力論理和回路10301の出力はローレベルのままとなるので、セレクタ10302はローレベル0側の入力端子の選択を継続して、現在のハイレベルの第4位相選択信号PSEL_Φ3はセレクタ10302を介して遅延型フリップフロップDFF10305、10304に供給される。そして、第4クロック信号CLK3の立ち上がりタイミングt=t3で遅延型フリップフロップDFF10304はセレクタ10302のハイレベル出力信号をサンプリングして、第1ゲート制御信号GSEL_Φ0のハイレベルの保持を継続する。同様に、第1クロック信号CLK0の立ち上がりタイミングt=t0で遅延型フリップフロップDFF10305はセレクタ10302のハイレベル出力信号をサンプリングして、第4位相選択信号PSEL_Φ3のハイレベルの保持を継続する。また、その他の5個のΦ1位相選択信号生成回路1031~Φ5位相選択信号生成回路1035も6個の全てのエッジ検出信号Edge_Φ0~Edge_Φ5がローレベルのため、ゲート制御信号GSEL_Φ1~GSEL_Φ5のローレベルの保持を継続して、ハイレベルの第4位相選択信号PSEL_Φ3以外の5個の位相選択信号PSEL_Φ0~PSEL_Φ2、PSEL_Φ4、PSEL_Φ5のローレベルの保持を継続する。その結果、図14に示したクロックデータ生成回路104は、ハイレベルに保持された第4位相選択信号PSEL_Φ3に応答して、再生クロックRCLKとして第4クロック信号CLK3を6相クロック信号CLK0~CLK5から選択し続けている。以上にて説明したように、受信データ信号RXDATAのデータエッジ位置が現在選択されているエッジ検出位相である第1クロック信号CLK0の位相0から±1位相の範囲内に存在する場合を想定する。この場合には、現在のエッジ検出位相である第1クロック信号CLK0の位相0の選択を保持して継続することが理解される。次にt=teのタイミングで、受信データ信号RXDATAがハイレベルからローレベルへ遷移する場合、すなわち、第3クロック信号CLK2と第4クロック信号CLK3の両者の立ち上がりエッジとの間に受信データ信号RXDATAのデータエッジが到来している場合を想定する。この場合には、第2クロック信号CLK1の立ち上がりタイミングt=t1では、受信データ信号RXDATAは未だハイレベルに継続される。従って、図5に示したサンプリング回路106の遅延型フリップフロップDFF1061による受信データ信号RXDATAの第2クロック信号CLK1の立ち上がりタイミングt=t1でのサンプリング結果としての第2サンプリング信号Sample_Φ1はハイレベルのままとなる。また、このタイミングt=t1では、第6サンプリング信号Sample_Φ5と、第4サンプリング信号Sample_Φ3とは、ハイレベルに保持されている。従って、第3クロック信号CLK2の立ち上がりタイミングt=t2で第4サンプリング信号Sample_Φ3のハイレベルと第6サンプリング信号Sample_Φ5のハイレベルが供給される図7に示したΦ0エッジ検出回路1050の排他的論理和回路105010の出力はローレベルを保持する。従って、排他的論理和回路105010のローレベル出力は、遅延型フリップフロップDFF105011により第3クロック信号CLK2の立ち上がりエッジのタイミングでサンプリングされる。遅延型フリップフロップDFF105011のローレベル出力はインバータ105021に入力され、インバータ105021の出力はハイレベルを保持して、少なくとも次の第3クロック信号CLK2の立ち上がりエッジが到来するタイミングt=t2までは、インバータ105021の出力はハイレベルを保持する。一方、第4クロック信号CLK3の立ち上がりのタイミングt=t3では、受信データRXDATAはローレベルとなっているため、図5に示したサンプリング回路106の遅延型フリップフロップDFF1063による受信データ信号RXDATAの第4クロック信号CLK3の立ち上がりタイミングt=t3でのサンプリング結果としての第4サンプリング信号Sample_Φ3はハイレベルからローレベルに遷移する。このタイミングt=t3で、第4サンプリング信号Sample_Φ3がローレベルであり、第6サンプリング信号Sample_Φ5がハイレベルであるため、図7に示したΦ0エッジ検出回路1050の排他的論理和回路105010の出力はハイレベルになる。しかし、タイミングt=t3では、遅延型フリップフロップDFF10511のトリガ入力信号である第3クロック信号CLK2がハイレベルに維持されているので、遅延型フリップフロップDFF10511はこのタイミングt=t3における排他的論理和回路105010のハイレベル出力信号が後段回路に伝達されることを阻止する。図7に示したΦ0エッジ検出回路1050の排他的論理和回路105010の出力端子に遅延型フリップフロップDFF10511が接続されているのは、この理由によるものである。従って、タイミングt=t3においても、遅延型フリップフロップDFF105011の出力はローレベルを維持するため、遅延型フリップフロップDFF105011のローレベル出力信号がインバータ105021に入力されるので、インバータ105021の出力はハイレベルを維持する。換言すれば、遅延型フリップフロップDFF105011によって第4サンプリング信号Sample_Φ3のローレベル変化が遅延型フリップフロップDFF10511の後段回路に伝達されることが阻止され、第6サンプリング信号Sample_Φ5のローレベルへの遷移に応答してインバータ105021の出力もローレベルに遷移してしまうのを阻止している。良く知られているように、遅延型フリップフロップDFFはトリガ入力信号である入力CLKの立ち上がりエッジの時の入力データをサンプリングして保持する機能を有するものである。従って、第4サンプリング信号Sample_Φ3と第6サンプリング信号Sample_Φ5との排他的論理和回路105010の出力結果が遅延型フリップフロップDFF10511の内部で更新されるのは、遅延型フリップフロップDFF10511のトリガ入力端子に第3クロック信号CLK2の立ち上がりエッジが供給されるタイミングとなる。すなわち、第4サンプリング信号Sample_Φ3と第6サンプリング信号Sample_Φ5との排他的論理和105010の出力結果が遅延型フリップフロップDFF10511の内部で更新されるのは、タイミングt=t2、t2、t2となる。このようにして、タイミングt=t3にて第4サンプリング信号Sample_Φ3のローレベルによる排他的論理和回路105010のハイレベルが、遅延型フリップフロップDFF10511の後段回路に伝達されることが阻止されて、遅延型フリップフロップDFF10511の出力はタイミングt=t2でのサンプル結果であるローレベルを保持する。またタイミングt=t3を経過して次の更新タイミングであるt=t2に到達すると、第4サンプリング信号Sample_Φ3と第6サンプリング信号Sample_Φ5はともにローレベルであり、排他的論理和回路105010の出力もローレベルである。従って、タイミングt=t2におけるトリガ入力信号としての第3クロック信号CLK2により遅延型フリップフロップDFF10511が更新されても、遅延型フリップフロップDFF10511の出力信号はローレベルとなる。その結果、遅延型フリップフロップDFF10511の出力がローレベルであるため、インバータ105021の出力はハイレベルを維持する。このように、図7に示したΦ0エッジ検出回路1050の自分の位相である第1クロック信号CLK0からの1位相分以前の第6クロック信号CLK5のエッジと3位相分以前の第4クロック信号CLK3のエッジとの間に、受信データ信号RXDATAのデータエッジが存在しない関係の状況を想定する。この関係では、タイミングt=t2、t2、t2の更新タイミングにおいて、第4サンプリング信号Sample_Φ3と第6サンプリング信号Sample_Φ5とに応答した排他的論理和回路105010の出力が全てローレベルとなるため、遅延型フリップフロップDFF105011の出力も常にローレベルとなって、インバータ105021の出力もハイレベルを継続する。すなわち、図15のタイミングチャート内の時間においては、常にインバータ105021は、ハイレベルを生成する。このため、タイミングt=t3においてハイレベルの第2サンプリング信号Sample_Φ1とローレベルの第4サンプリング信号Sample_Φ3とが供給される図7の排他的論理和回路105020の出力は、ローレベルからハイレベルに遷移する。従って、排他的論理和回路105020のハイレベル出力とインバータ105021のハイレベル出力とが供給される論理積回路105022の出力はハイレベルとなる。この時には第1ゲート制御信号GSEL_Φ0は依然としてハイレベルに維持され、論理積回路105022の出力がハイレベルであるため、論理積回路105022のハイレベル出力と第1ゲート制御信号GSEL_Φ0のハイレベルが供給される論理積回路105023の出力、すなわちΦ0エッジ検出回路1050のアップ出力信号UP_Φ0も、タイミングt=t3でローレベルからハイレベルに遷移する。従って、次の第2クロック信号CLK1の立ち上がりタイミングt=t1で図5に示したサンプリング回路106の遅延型フリップフロップDFF1061の第2サンプリング信号Sample_Φ1がハイレベルからローレベルに遷移するまでのt3≦t≦t1なる期間tの間に、Φ0エッジ検出回路1050のアップ出力信号UP_Φ0はハイレベルを維持する。すなわち、アップ出力信号UP_Φ0はタイミングt3のように第4クロック信号CLK3の立ち上がりエッジにて立ち下がることなく、第2クロック信号CLK1の立ち上がりエッジt1までハイレベルを維持して、第2クロック信号CLK1の立ち上がりの直後のタイミングt1でハイレベルからローレベルに立ち下がる。また、この時に図6のエッジ検出回路105のΦ2エッジ検出回路1052は、ローレベルの第3ゲート制御信号GSEL_Φ2に応答して依然として非活性状態である。従って、Φ2エッジ検出回路1052のダウン出力信号DN_Φ2は、ローレベルを維持する。一方、第2クロック信号CLK1がローレベルからハイレベルに立ち上がるタイミングt=t1で、図6の遅延型フリップフロップDFF105114はその入力信号、すなわち論理和回路10513を介して供給されるΦ0エッジ検出回路1050のハイレベルのアップ出力信号UP_Φ0を第2クロック信号CLK1の立ち上がりエッジでサンプリングする。従って、遅延型フリップフロップDFF105114の出力である第2エッジ検出信号Edge_Φ1は、ローレベルからハイレベルに遷移する。第2エッジ検出信号Edge_Φ1がハイレベルとなることによって、図11に示すΦ0位相選択信号生成回路1030では、セレクタ10302はハイレベル1側の入力端子を選択して、第1エッジ検出信号Edge_Φ0のローレベルを後段の2個の遅延型フリップフロップDFF10305、DFF10304に伝達する。すなわち、タイミングt=t3で第4クロック信号CLK3の立ち上がりエッジによって遅延型フリップフロップDFF10304はその入力信号、すなわちセレクタ10302の出力信号である第1エッジ検出信号Edge_Φ0のローレベル信号をサンプリングするので、遅延型フリップフロップDFF10304の出力信号としての第1ゲート制御信号GSEL_Φ0はハイレベルからローレベルに遷移する。従って、図6に示したエッジ検出回路105のΦ0エッジ検出回路1050は、ローレベルの第1ゲート制御信号GSEL_Φ0に応答して、タイミングt=t3で活性状態から非活性状態へ遷移する。次に、タイミングt=t0において、図11に示したΦ0位相選択信号生成回路1030では、セレクタ10302から生成された第1エッジ検出信号Edge_Φ0のローレベル信号が第1クロック信号CLK0の立ち上がりエッジに応答して遅延型フリップフロップDFF10305によりサンプリングされる。従って、遅延型フリップフロップDFF10305の出力信号である第4位相選択信号PSEL_Φ3は、ハイレベルからローレベルへと遷移する。その結果、第4位相選択信号PSEL_Φ3がハイレベルからローレベルとなり、またその他の位相選択信号PSEL_Φ0~Φ2、PSEL_Φ4、Φ5もローレベルであるため、図14に示したクロックデータ生成回路104は再生クロックRCLKの非選択状態の遮断状態となって、再生クロックRCLKはローレベルとなる。一方、図12に示したΦ1位相選択信号生成回路1031においては、第2エッジ検出信号Edge_Φ1がハイレベルであるので、セレクタ10312はハイレベル1側の入力端子を選択して、第2エッジ検出信号Edge_Φ1のハイレベル信号を後段回路の2個の遅延型フリップフロップDFF10315、DFF10314に伝達する。そして、タイミングt=t4で第5クロック信号CLK4の立ち上がりエッジにより遅延型フリップフロップDFF10314はその入力信号としてのセレクタ10312の出力信号である第2エッジ検出信号Edge_Φ1のハイレベル信号をサンプリングするので、遅延型フリップフロップDFF10314の出力信号としての第2ゲート制御信号GSEL_Φ1はローレベルからハイレベルに遷移する。従って、図6のエッジ検出回路105のΦ1エッジ検出回路1051はハイレベルの第2ゲート制御信号GSEL_Φ1に応答してタイミングt=t4で非活性状態から活性状態に遷移するので、エッジ検出位相が位相0から位相1に遷移する。次に、タイミングt=t1では、図12に示したΦ1位相選択信号生成回路1031の遅延型フリップフロップDFF10315はその入力信号としてのセレクタ10312の出力信号である第2エッジ検出信号Edge_Φ1のハイレベル信号を第2クロック信号CLK1によりサンプリングする。従って、遅延型フリップフロップDFF10315の出力信号としての第5位相選択信号PSEL_Φ4は、ローレベルからハイレベルへと遷移する。従って、タイミングt=t1では、図14に示したクロックデータ生成回路104から生成される再生クロックRCLKとして、それまで選択されていた第4クロック信号CLK3に代わって第5クロック信号CLK4が選択されるようになる。上述した動作説明から、図14に示したクロックデータ生成回路104の選択位相が、第4クロック信号CLK3から第5クロック信号CLK4に変更されたことが確認できる。次に、時間を戻して、タイミングt=teにて、受信データ信号RXDATAがローレベルからハイレベルへと遷移する場合、すなわち第3クロック信号CLK2の立ち上がりエッジと第4クロック信号CLK3の立ち上がりエッジの間に受信データ信号RXDATAデータエッジが到来する場合を想定する。この場合には、タイミングt=t3では、図6に示したエッジ検出回路105のΦ0エッジ検出回路1050はローレベルの第1ゲート制御信号GSEL_Φ0に応答して既に非活性状態となり、かつタイミングt=t4で図6に示したエッジ検出回路105のΦ1エッジ検出回路1051もハイレベルの第2ゲート制御信号GSEL_Φ1に応答して活性状態となっている。ここで第3クロック信号CLK2の立ち上がりタイミングt=t2では、受信データ信号RXDATAは未だにローレベルであるので、図5のサンプリング回路106の遅延型フリップフロップDFF1062による受信データ信号RXDATAのサンプリングによる第3サンプリング信号Sample_Φ2はローレベルとなる。また、この時に第1サンプリング信号Sample_Φ0と第5サンプリング信号Sample_Φ4とは、ローレベルとなっている。従って、第4クロック信号CLK3の立ち上がりタイミングt=t3では、ローレベルの第5サンプリング信号Sample_Φ4とローレベルの第1サンプリング信号Sample_Φ0とが供給される図8に示すΦ1エッジ検出回路1051の排他的論理和回路105110の出力はローレベルを保持する。従って、排他的論理和回路105110のローレベル出力を遅延型フリップフロップDFF105111は、第3クロック信号CLK2の立ち上がりエッジでサンプリングしてそのローレベル出力をインバータ105121の入力に供給する。インバータ105121の出力はハイレベルを保持して、少なくとも次の第4クロック信号CLK3の立ち上がりエッジが到来するタイミングt=t3までは、インバータ105121の出力はハイレベルを保持する。一方、第5クロック信号CLK4の立ち上がりタイミングt=t4で受信データRXDATAは既にローレベルからハイレベルに遷移しているので、図5のサンプリング回路106の遅延型フリップフロップDFF1064による受信データRXDATAのサンプリングによる第5サンプリング信号Sample_Φ4はローレベルからハイレベルに遷移する。従って、タイミングt=t4においてローレベルの第3サンプリング信号Sample_Φ2とハイレベルの第5サンプリング信号Sample_Φ4が供給される図8に示したΦ1エッジ検出回路1051の排他的論理和回路105120の出力はローレベルからハイレベルに遷移する。タイミングt=t4では第2ゲート制御信号GSEL_Φ1はローレベルからハイレベルを変化しており、インバータ回路105121のハイレベル出力と排他的論理和回路105120のハイレベル出力により論理和回路105122の出力はハイレベルとなる。従って、論理和回路105122のハイレベルと第2ゲート制御信号GSEL_Φ1のハイレベルとが供給される論理和回路105123の出力、すなわちΦ1エッジ検出回路1051の出力である第2アップ出力信号UP_Φ1は、タイミングt=t4でローレベルからハイレベルに遷移する。次の第3クロック信号CLK2の立ち上がりタイミングt=t2にて図5のサンプリング回路106の遅延型フリップフロップDFF1062の第3サンプリング信号Sample_Φ2がローレベルからハイレベルに遷移するまでのt4≦t≦t2の期間tの間に、Φ1エッジ検出回路1051のアップ出力信号UP_Φ1はハイレベルを維持する。すなわち、アップ出力信号UP_Φ1は、第5クロック信号CLK4の立ち上がりエッジで立ち下がることなく、第3クロック信CLK2の立ち上がりエッジのタイミングt=t2までハイレベルを維持して、このタイミングt2の直後に立ち下がる。タイミングt1では、ローレベルの第4ゲート制御信号GSEL_Φ3に応答して、図6のエッジ検出回路105のΦ3エッジ検出回路1053は依然として非活性状態であることから、そのダウン出力信号DN_Φ3はローレベルを維持している。図6のエッジ検出回路105では、タイミングt1でハイレベルのアップ出力信号UP_Φ1とローレベルのダウン出力信号DN_Φ3とが供給される論理和回路10523の出力はハイレベルである。次に第3クロック信号CLK2が立ち上がるタイミングt=t2で、図6のエッジ検出回路105の遅延型フリップフロップDFF105124がその入力信号、すなわち論理和回路10523のハイレベル出力信号を第3クロック信号CLK2の立ち上がりエッジでサンプリングすると遅延型フリップフロップDFF105124の出力である第3エッジ検出信号Edge_Φ2はローレベルからハイレベルに遷移する。第3エッジ検出信号Edge_Φ2がハイレベルとなることに応答して、図12に示したΦ1位相選択信号生成回路1031のセレクタ10312はハイレベル1側の入力端子を選択して、ローレベルの第2エッジ検出信号Edge_Φ1を後段回路の2個の遅延型フリップフロップDFF10315、DFF10314に伝達する。すなわち、タイミングt=t4で、第5クロック信号CLK4の立ち上がりエッジにより遅延型フリップフロップDFF10314はその入力信号、すなわちセレクタ10312の出力信号である第2エッジ検出信号Edge_Φ1のローレベル信号をサンプリングして、遅延型フリップフロップDFF10314の出力信号である第2ゲート制御信号GSEL_Φ1はハイレベルからローレベルに遷移する。その結果、図8に示したΦ1エッジ検出回路1051は、ローレベルの第2ゲート制御信号GSEL_Φ1に応答して、タイミングt=t4で活性状態から非活性状態へと遷移する。次に、タイミングt=t1において、図12に示したΦ1位相選択信号生成回路1031では、セレクタ10312から生成された第2エッジ検出信号Edge_Φ1のローレベル信号を遅延型フリップフロップDFF10315は第2クロック信号CLK1の立ち上がりエッジによってサンプリングする。従って、遅延型フリップフロップDFF10315の出力信号としての第5位相選択信号PSEL_Φ4は、ハイレベルからローレベルへと遷移する。従って、タイミングt=t1では、第5位相選択信号PSEL_Φ4がハイレベルからローレベルとなり、またその他の位相選択信号PSEL_Φ0~Φ3、Φ5もローレベルであるため、図14に示したクロックデータ生成回路104は再生クロックRCLKの非選択状態の遮断状態となって、再生クロックRCLKはローレベルとなる。一方、図13に示したΦ2位相選択信号生成回路1032では、タイミングt=t2では第3エッジ検出信号Edge_Φ2がローレベルからハイレベルで遷移することによって、セレクタ10322はハイレベル1側の入力端子を選択して、第3エッジ検出信号Edge_Φ2のハイレベル信号を後段回路の2個の遅延型フリップフロップDFF10325、DFF10324に伝達する。すなわち、タイミングt=t5で、遅延型フリップフロップDFF10324はその入力信号、すなわちセレクタ10322の出力信号である第3エッジ検出信号Edge_Φ2のハイレベル信号を第6クロック信号CLK5の立ち上がりエッジによってサンプリングして、遅延型フリップフロップDFF10324の出力信号としての第3ゲート制御信号GSEL_Φ2はローレベルからハイレベルに遷移する。従って、図6に示したエッジ検出回路105のΦ2エッジ検出回路1052はタイミングt=t5にてハイレベルの第3ゲート制御信号GSEL_Φ2に応答して非活性状態から活性状態へ遷移して、エッジ検出位相は位相1から位相2に遷移する。次に、タイミングt=t2において、図13に示したΦ2位相選択信号生成回路1032では、遅延型フリップフロップDFF10325はその入力信号、すなわちセレクタ10322の出力信号である第3エッジ検出信号Edge_Φ2のハイレベル信号を第3クロック信号CLK2の立ち上がりエッジによってサンプリングする。従って、遅延型フリップフロップDFF10325の出力信号である第6位相選択信号PSEL_Φ5は、ローレベルからハイレベルへ遷移する。従って、タイミングt=t2からは、図14に示したクロックデータ生成回路104から生成される再生クロックRCLKとして、それまで選択されていた第5クロック信号CLK4に代わり第6クロック信号CLK5が選択されるようになる。上述した動作説明から、図14に示したクロックデータ生成回路104の選択位相が、最初の第4クロック信号CLK3から第5クロック信号CLK4を経由して第6クロック信号CLK5に変更されたことが確認できる。また上述した動作説明から、図1乃至図15を参照して説明した本発明の実施の形態1によるクロックデータリカバリ回路1では、一度に遷移可能なクロックデータ生成回路104の選択位相が多相クロック信号CLK0~CLK5の1位相分に限定されたものである。その結果、受信データ信号RXDATAのエッジ位置が一度に2位相分以上遷移した場合には、2度の状態遷移を経由することによって、クロックデータリカバリ回路1のエッジ検出回路105での検出エッジの選択位相とクロックデータ生成回路104での再生クロックRCLKの位相とを、受信データ信号RXDATAのデータエッジの変化に追従させることが可能となる。更に、図15に示したタイミングt=teにおける受信データ信号RXDATAのデータエッジ位置が第2クロック信号CLK1の立ち上がりエッジと第3クロック信号CLK2の立ち上がりエッジとの間に存在して、更に極めて第3クロック信号CLK2の立ち上がりエッジの近傍に存在する場合を想定する。この場合には、現在選択されているエッジ検出位相としての位相2である第3クロック信号CLK2の立ち上がりエッジから±1位相の範囲内に受信データ信号RXDATAのデータエッジ位置が存在するために、次回のエッジ検出位相は同様に位相2に設定されることが理解される。また、図15に示したタイミングt=teにおける受信データ信号のデータエッジ位置が、第3クロック信号CLK2の立ち上がりエッジと第4クロック信号CLK3の立ち上がりエッジとの間に存在して、更に極めて第3クロック信号CLK2の立ち上がりエッジの近傍に存在する場合を想定する。この場合でも、現在選択されているエッジ検出位相としての位相2である第3クロック信号CLK2の立ち上がりエッジから±1位相以内に受信データ信号RXDATAのデータエッジ位置が存在するために、次回のエッジ検出位相は、同様に位相2に設定されることが理解される。また前述したように図1乃至図15を参照して説明した本発明の実施の形態1のクロックデータリカバリ回路1では、電源投入時もしくはスタンバイ解除時の初期化動作においては、ある任意のエッジ検出位相、例えば位相0である第1クロック信号CLK0の立ち上がりエッジが初期エッジ検出位相として選択される。この初期化動作時のエッジ検出位相において第1クロック信号CLK0の立ち上がりエッジに対して、受信データ信号RXDATAのデータの立ち上がりエッジもしくは立下りエッジの位置が、第1クロック信号CLK0の位相である位相0から±1位相の範囲内に存在する場合を想定する。この場合には、現在選択されているエッジ検出位相である第1クロック信号CLK0の位相が、エッジ検出位相として選択され保持される。一方、受信データ信号RXDATAのデータの立ち上がりエッジもしくは立下りエッジの位置が、第4クロック信号CLK3の立ち上がりエッジから第6クロック信号CLK5の立ち上がりエッジとの間に存在する場合、もしくは第2クロック信号CLK1の立ち上がりエッジと第4クロック信号CLK3の立ち上がりエッジの間に存在する場合を想定する。この場合には、上述したように6相クロック信号CLK0~CLK5のクロック周期の2サイクル遷移期間を経由することで、最終的に検出エッジ回路105での検出エッジの選択位相とクロックデータ生成回路104での再生クロックRCLKの位相を受信データ信号RXDATAのデータエッジの変化に追従させることが可能となる。以上、説明したように、図1乃至図15を参照して説明した本発明の実施の形態1のクロックデータリカバリ回路1は、受信データエッジが多相クロックの任意のクロック位相近傍に存在している場合においても、高頻度の選択位相の切り換え動作を生じさせないので、高いジッタ耐性を有することが理解される。《本発明の実施の形態1の効果》図1乃至図15を参照して説明した本発明の実施の形態1のクロックデータリカバリ回路1の有益な効果を説明する前に、図2に示した本発明に先立って本発明者等によって検討されたオーバーサンプリング方式デジタルクロックデータリカバリ回路1の動作について検討する。図16は、図2に示した本発明に先立って本発明者等によって検討されたオーバーサンプリング方式デジタルクロックデータリカバリ回路1の動作を説明する図である。図2に示す本発明に先立って本発明者等によって検討されたオーバーサンプリング方式デジタルクロックデータリカバリ回路1のエッジ検出方式においては、図16の中央に示したように受信データ信号RXDATAのデータエッジが第6クロック信号CLK5の立ち上がりエッジと第1クロック信号CLK0の立ち上がりエッジとの間に存在する場合を想定する。この場合には、受信データ信号RXDATAのエッジ検出位相は位相5に存在すると判定される。従って、再生クロックRCLKとしては、このエッジ検出位相である第6クロック信号CLK5の位相から0.5UI離れた第2クロック信号CLK2が選択される。一方、図16の左に示すように受信データ信号RXDATAのデータエッジが第1クロック信号CLK0の立ち上がりエッジと第2クロック信号CLK1の立ち上がりエッジとの間に存在する場合は、受信データ信号RXDATAのデータエッジ検出位相は、位相0に存在すると判定される。従って、再生クロックRCLKとしては、このデータエッジ検出位相である第1クロック信号CLK0の位相から0.5UI離れた第4クロック信号CLK3が選択される。ここで受信データRXDATAのデータのエッジが第1クロック信号CLK0の立ち上がりエッジと略オーバーラップする位置に存在する場合には、エッジ検出回路101で判定されるエッジ検出位相が第6クロック信号CLK5の位相5と第1クロック信号CLK0の位相0との間で高頻度に切り換わるため、再生クロックRCLKの選択クロックも第3クロック信号CLK2と第2クロック信号CLK1との間で同様に高頻度に切り換わる。図16の左に示すように、タイミングt=t1において受信データ信号RXDATAのデータエッジが第1クロック信号CLK0の立ち上がりエッジと第2クロック信号CLK1の立ち上がりエッジとの間に存在して、更に第1クロック信号CLK0の立ち上がりエッジの極めて近傍に位置する場合を想定する。この場合には、データエッジ検出位相は第1クロック信号CLK0の位相0であると検出され、再生クロックRCLKにはデータエッジ検出位相である第1クロック信号CLK0の位相0から0.5UI離れた第4クロック信号CLK3が選択される。この場合には、受信データRXDATAのデータの真のデータエッジ位置が第1クロック信号CLK0の立ち上がりエッジ近傍に存在してエッジ検出回路で検出されたエッジ検出位相も第1クロック信号CLK0の位相0であるため、第4クロック信号CLK3の再生クロックRCLKによる量子化誤差は0UIとなる。次に、図16の中央に示すように、タイミングt=t2において、受信データ信号RXDATAのデータエッジが第6クロック信号CLK5の立ち上がりエッジと第2クロック信号CLK1の立ち上がりエッジの間に存在して更に第1クロック信号CLK0の立ち上がりエッジの極めて近傍に位置する場合を想定する。この場合には、データエッジ検出位相は第6クロック信号CLK5の位相5にあると検出され、再生クロックRCLKにはデータエッジ検出位相である第6クロック信号CLK5の位相5から0.5UI離れた第3クロック信号CLK2が選択される。この場合には、受信データRXDATAのデータの真のデータエッジ位置が第1クロック信号CLK0の立ち上がりエッジ近傍に存在してエッジ検出回路で検出されたデータエッジ検出位相は第6クロック信号CLK5の位相5であるため、第3クロック信号CLK2の再生クロックRCLKによる量子化誤差は1/6UIとなる。次に、図16の右に示すように、タイミングt=t3において再び受信データ信号RXDATAのデータエッジが第1クロック信号CLK0の立ち上がりエッジと第2クロック信号CLK1の立ち上がりエッジの間に存在して更に第1クロック信号CLK0の立ち上がりエッジの極めて近傍に位置する場合を想定する。この場合には、前述と同様にエッジ検出回路で検出されたエッジ検出位相も第1クロック信号CLK0の位相0であるため、第4クロック信号CLK3の再生クロックRCLKによる量子化誤差は0UIとなる。図17は、図2のオーバーサンプリング方式デジタルクロックデータリカバリ回路1の図16に示した本発明に先立って本発明者等によって検討された動作によるデータエッジ検出位相の検出動作を説明する図である。図17に示したように、受信データ信号RXDATAのデータエッジが第1クロック信号CLK0の立ち上がりエッジと第2クロック信号CLK1の立ち上がりエッジとの間に存在して、更に第1クロック信号CLK0の立ち上がりエッジの極めて近傍に位置する場合を想定する。この場合には、データエッジ検出位相は第1クロック信号CLK0の位相0であると検出されて、再生クロックRCLKにはデータエッジ検出位相である第1クロック信号CLK0の位相0から0.5UI離れた第4クロック信号CLK3が選択され、量子化誤差は0UIとなる。更に図17に示したように、受信データ信号RXDATAのデータエッジが第6クロック信号CLK5の立ち上がりエッジと第2クロック信号CLK1の立ち上がりエッジの間に存在して更に第1クロック信号CLK0の立ち上がりエッジの極めて近傍に位置する場合を想定する。この場合には、データエッジ検出位相は第6クロック信号CLK5の位相5にあると検出され、再生クロックRCLKにはデータエッジ検出位相である第6クロック信号CLK5の位相5から0.5UI離れた第3クロック信号CLK2が選択されて、第3クロック信号CLK2の再生クロックRCLKによる量子化誤差は1/6UIとなる。上述した動作説明から理解されるように、図2に示した本発明に先立って本発明者等によって検討されたオーバーサンプリング方式デジタルクロックデータリカバリ回路1のエッジ検出方式では、受信データエッジが多相クロックの任意の位相の立ち上がりエッジ近傍に存在する場合には、量子化誤差が大きくなる頻度が増加してジッタに対して弱いと言う問題を有することが理解される。図18は、図4乃至図15を参照して説明した本発明の実施の形態1のクロックデータリカバリ回路1の動作を説明する図である。図18の左に示すように、タイミングt<t1において、現在選択されているエッジ検出位相が第1クロック信号CLK0の位相0であり、更にタイミングt=t1において受信データ信号RXDATAのデータエッジが第1クロック信号CLK0の立ち上がりエッジと第2クロック信号CLK1の立ち上がりエッジとの間に存在して更に第1クロック信号CLK0の立ち上がりエッジの極めて近傍に位置する場合を想定する。図4乃至図15で説明した本発明の実施の形態1のクロックデータリカバリ回路1は、受信データ信号RXDATAのデータエッジが現在選択されたエッジ検出位相の位相0から±1位相の範囲内に存在する場合には、現在のエッジ検出位相である第1クロック信号CLK0の位相0の選択を継続して、更に再生クロックRCLKとしてこのデータエッジ検出位相の位相0から0.5UI離れた第4クロック信号CLK3の選択を継続する。図18の左に示したタイミングt=t1では、受信データ信号RXDATAの真のデータエッジ位置が第1クロック信号CLK0の立ち上がりエッジの近傍に位置するので、エッジ検出回路にて検出される検出位相も第1クロック信号CLK0の位相0であるため、第4クロック信号CLK3の再生クロックRCLKによる量子化誤差は0UIとなる。図18に示したように、次のタイミングt=t2において受信データ信号RXDATAのデータエッジが第6クロック信号CLK5の立ち上がりエッジと第1クロック信号CLK0の立ち上がりエッジの間に存在して更に第1クロック信号CLK0の立ち上がりエッジの極めて近傍に位置する場合にも、受信データ信号RXDATAのデータエッジが現在選択されたエッジ検出位相の位相0から±1位相の範囲内に存在する。その結果、次のエッジ検出位相でも現在選択されているエッジ検出位相である第1クロック信号CLK0の位相0の選択を継続して、更に再生クロックRCLKとしてこのデータエッジ検出位相の位相0から0.5UI離れた第4クロック信号CLK3の選択を継続する。図19は、図4乃至図15を参照して説明した本発明の実施の形態1のクロックデータリカバリ回路1の図18に示したデータエッジ検出位相の検出動作を説明する図である。図19に示したように、受信データ信号RXDATAのデータエッジが現在選択されたエッジ検出位相の位相0から±1位相の範囲内に存在する場合、すなわち受信データ信号RXDATAのデータエッジが第6クロック信号CLK5の立ち上がりエッジと第2クロック信号CLK1の立ち上がりエッジの間に存在する場合を想定する。この場合には、次のエッジ検出位相でも現在選択されているエッジ検出位相である第1クロック信号CLK0の位相0の選択を継続して、第4クロック信号CLK3の再生クロックRCLKによる量子化誤差は0UIとなる。図20は、図4乃至図15を参照して説明した本発明の実施の形態1のクロックデータリカバリ回路1の動作を説明する図である。図20の左に示すように、タイミングt<t1において、現在選択されているエッジ検出位相が第1クロック信号CLK0の位相0であり、更にタイミングt=t1において受信データ信号RXDATAのデータエッジが第1クロック信号CLK0の立ち上がりエッジと第2クロック信号CLK1の立ち上がりエッジとの間の略中間点に位置する場合を想定する。図4乃至図15で説明した本発明の実施の形態1のクロックデータリカバリ回路1は、受信データ信号RXDATAのデータエッジが現在選択されたエッジ検出位相の位相0から±1位相の範囲内に存在する場合には、現在のエッジ検出位相である第1クロック信号CLK0の位相0の選択を継続して、更に再生クロックRCLKとしてこのデータエッジ検出位相の位相0から0.5UI離れた第4クロック信号CLK3の選択を継続する。図20の左に示したタイミングt=t1では、受信データ信号RXDATAの真のデータエッジ位置が第1クロック信号CLK0の立ち上がりエッジと第2クロック信号CLK1の立ち上がりエッジの間の略中間点に位置するので、エッジ検出回路にて検出される検出位相も第1クロック信号CLK0の位相0であるため、第4クロック信号CLK3の再生クロックRCLKによる量子化誤差はUIとなる。図20に示したように、次のタイミングt=t2および更にそのタイミングt=t3において、受信データ信号RXDATAのデータエッジが、第1クロック信号CLK0の立ち上がりエッジと第2クロック信号CLK1の立ち上がりエッジとの間の略中間点に位置する状態を想定する。この状態でも図4乃至図15で説明した本発明の実施の形態1のクロックデータリカバリ回路1は、受信データ信号RXDATAのデータエッジが現在選択されたエッジ検出位相の位相0から±1位相の範囲内に存在する場合には、現在のエッジ検出位相である第1クロック信号CLK0の位相0の選択を継続する。更に図4乃至図15で説明した本発明の実施の形態1のクロックデータリカバリ回路1は、再生クロックRCLKとしてこのデータエッジ検出位相の位相0から0.5UI離れた第4クロック信号CLK3の選択を継続する。図20の示したタイミングt=t2とタイミングt=t3では、受信データ信号RXDATAの真のデータエッジ位置が第1クロック信号CLK0の立ち上がりエッジと第2クロック信号CLK1の立ち上がりエッジとの間の略中間点に位置するので、エッジ検出回路にて検出される検出位相も第1クロック信号CLK0の位相0であるため、第4クロック信号CLK3の再生クロックRCLKによる量子化誤差はUIとなる。図21は、図4乃至図15を参照して説明した本発明の実施の形態1のクロックデータリカバリ回路1の図20に示したデータエッジ検出位相の検出動作を説明する図である。図21に示したように、受信データ信号RXDATAのデータエッジが、現在選択されたエッジ検出位相の位相0から±1位相の範囲内に存在する状態を想定する。この状態は、受信データ信号RXDATAのデータエッジが第1クロック信号CLK0と第2クロック信号CLK1の両者の立ち上がりエッジとの間の略中間点に位置する場合、または受信データ信号RXDATAのデータエッジが第6クロック信号CLK5と第1クロック信号CLK0の両者の立ち上がりエッジとの間の略中間点に位置する場合である。この場合には、次のエッジ検出位相でも現在選択されているエッジ検出位相である第1クロック信号CLK0の位相0の選択を継続して、第4クロック信号CLK3の再生クロックRCLKによる量子化誤差はUIとなる。上述した動作説明から理解されるように、図4乃至図15を参照して説明した本発明の実施の形態1のクロックデータリカバリ回路1によれば、受信データエッジが多相クロックの任意のクロック位相近傍に存在している場合においても、高頻度の選択位相の切り換え動作を生じさせないので、高いジッタ耐性を有することが理解される。[実施の形態2]《クロックデータリカバリ回路の構成》図22は、本発明の実施の形態2によるクロックデータリカバリ回路1の構成を示す図である。図22に示す本発明の実施の形態2によるクロックデータリカバリ回路1は、図4に示した本発明の実施の形態1によるクロックデータリカバリ回路1と同様に、サンプリング回路106、エッジ検出回路105、位相選択信号生成回路103、クロックデータ生成回路104から構成される。サンプリング回路106は、6相クロック信号CLK0~CLK5に応答して図示していないホストからの受信データ信号RXDATAを6倍オーバーサンプリングすることによってサンプリング信号Sample_Φ0~第6サンプリング信号Sample_Φ5を生成する。図22に示した本発明の実施の形態2によるクロックデータリカバリ回路1のサンプリング回路106も、図1に示した本発明の実施の形態1によるクロックデータリカバリ回路1のサンプリング回路106と同様に、図5に示した回路構成によって構成されている。エッジ検出回路105は、6相クロック信号CLK0~CLK5とサンプリング回路106から生成されるサンプリング信号Sample_Φ0~Sample_Φ5と後述する位相選択信号生成回路103から生成されるゲート制御信号GSEL_Φ0~GSEL_Φ5に応答して、複数のエッジ検出信号Edge_Φ0~Edge_Φ5を生成する。すなわち、エッジ検出回路105は複数のΦMエッジ検出回路105Mから構成されており、ΦMエッジ検出回路105Mは第1のエッジ検出回路105M1と第2のエッジ検出回路105M2と第3のエッジ検出回路105M3と第4のエッジ検出回路105M4とを含んでいる。6相クロック信号CLK0~CLK5から現在選択されている受信データ信号RXDATAのエッジ検出位相CLKXを示すエッジ検出信号Edge_ΦXがエッジ検出回路105から生成され、エッジ検出信号Edge_ΦXに応答して位相選択信号生成回路103からゲート制御信号GSEL_ΦXが生成される。従って、複数のΦMエッジ検出回路105Mのうちゲート制御信号GSEL_ΦXが供給されるΦXエッジ検出回路105Xのみが活性化状態に制御され、それ以外のエッジ検出回路は非活性化状態に制御される。ΦMエッジ検出回路105Mは、第1のエッジ検出回路105M1と第2のエッジ検出回路105M2と第3のエッジ検出回路105M3と第4のエッジ検出回路105M4とを含んでいる。第1のエッジ検出回路105M1は、現在供給されている受信データ信号RXDATAのデータエッジが現在選択されている受信データ信号RXDATAのエッジ検出位相CLKXから-1位相から-2位相の間の進んだ位置に存在するか否かを検出する。第2のエッジ検出回路105M2は、現在供給されている受信データ信号RXDATAのデータエッジが現在選択されている受信データ信号RXDATAのエッジ検出位相CLKXから1位相から2位相の間の後れた位置に存在する否かを検出する。第3のエッジ検出回路105M3は、現在供給されている受信データ信号RXDATAのデータエッジが現在選択されている受信データ信号RXDATAのエッジ検出位相CLKXから-2位相から-3位相の間の進んだ位置に存在するか否かを検出する。第4のエッジ検出回路105M4は、現在供給されている受信データ信号RXDATAのデータエッジが現在選択されている受信データ信号RXDATAのエッジ検出位相CLKXから2位相から3位相の間の後れた位置に存在する否かを検出する。図22に示した本発明の実施の形態2によるクロックデータリカバリ回路1のエッジ検出回路105に関しては、図23を参照して後に詳述する。位相選択信号生成回路103は、6相クロック信号CLK0~CLK5とエッジ検出回路105から生成されるエッジ位置検出信号Edge_Φ0~Edge_Φ5とに応答して、複数のゲート制御信号GSEL_Φ0~GSEL_Φ5と複数の位相選択信号PSEL_Φ0~PSELΦ5を生成する。複数のゲート制御信号GSEL_Φ0~GSEL_Φ5はエッジ検出回路105に供給され、複数の位相選択信号PSEL_Φ0~PSELΦ5はクロックデータ生成回路104に供給される。図22に示した本発明の実施の形態2によるクロックデータリカバリ回路1の位相選択信号生成回路103に関しては、図25を参照して後に詳述する。クロックデータ生成回路104は、6相クロック信号CLK0~CLK5とサンプリング回路106から生成される複数のサンプリング信号Sample_Φ0~第6サンプリング信号Sample_Φ5と位相選択信号生成回路103から生成される複数の位相選択信号PSEL_Φ0~PSELΦ5とに応答して、再生クロックRCLKと再生データRDATAとを生成する。図22に示した本発明の実施の形態2によるクロックデータリカバリ回路1のクロックデータ生成回路104も、図1に示した本発明の実施の形態1によるクロックデータリカバリ回路1のクロックデータ生成回路104と同様に、図14に示した回路構成によって構成されている。《エッジ検出回路》図23は、図22に示した本発明の実施の形態2によるクロックデータリカバリ回路1のエッジ検出回路105の構成を示す図である。図23に示した本発明の実施の形態2によるエッジ検出回路105は、多相クロック信号CLK0~CLK5の位相の数と同一の数である6個のΦMエッジ検出回路1050~1055と、6個の4入力論理和回路10503~10553と、6個の遅延型フリップフロップDFF105104~105154とによって構成されている。6個のΦMエッジ検出回路1050~1055には、サンプリング回路106からの生成信号である6個のサンプリング信号Sample_Φ0~Sample_Φ5と、6相クロック信号CLK0~CLK5と、後述の位相選択信号生成回路103から生成される6個のゲート制御信号GSEL_Φ0~GSEL_Φ5が供給される。6個のΦMエッジ検出回路1050~1055は、6個のサンプリング信号Sample_Φ0~Sample_Φ5に基づいて、1位相のアップ信号UP1_Φ0~UP1_Φ5と、2位相のアップ信号UP2_Φ0~UP2_Φ5と、1位相ダウン信号DN1_Φ0~DN1_Φ5と、2位相ダウン信号DN2_Φ0~DN2_Φ5とを生成して、6個の4入力論理和回路10503~10553へ供給する。より詳細に説明すると、Φ0エッジ検出回路1050には、6個のサンプリング信号Sample_Φ1~Sample_Φ5と、第3クロック信号CLK2と第1ゲート制御信号GSEL_Φ0とが供給される。Φ0エッジ検出回路1050は6個のサンプリング信号Sample_Φ1~Sample_Φ5に基づき1位相アップ信号UP1_Φ0と、2位相アップ信号UP2_Φ0と、1位相ダウン信号DN1_Φ0と、2位相ダウン信号DN2_Φ0とを生成して、それぞれ4入力論理和回路10513、10523、10553、10543に供給する。図23に示したΦ0エッジ検出回路1050以外のその他の5個のΦ1エッジ検出回路1051~Φ5エッジ検出回路1055の基本的な動作はΦ0エッジ検出回路1050と全く同様であって、入出力信号の位相関係が1位相ずつシフトするだけが相違するものであるため、その他のエッジ検出回路の詳細な説明は省略する。4入力論理和回路10503には、Φ4エッジ検出回路1054の2位相アップ信号UP2_Φ4とΦ5エッジ検出回路1055の1位相アップ信号UP1_Φ5とΦ1エッジ検出回路1051の1位相ダウン信号DN1_Φ1とΦ2エッジ検出回路1052の2位相ダウン信号DN2_Φ2が供給される。図23に示した4入力論理和回路10503以外のその他の5個の4入力論理和回路10513~10553の基本的な動作は4入力論理和回路10503と全く同様であって、入力信号の位相関係が1位相ずつシフトするだけが相違するものであるため、その他の4入力論理和回路の詳細な説明は省略する。6個の遅延型フリップフロップDFF105104~105154は、6個の2入力論理和回路10503~10553から生成される6個の論理和出力信号を多相クロック信号CLK0~CLK5の立ち上がりエッジのタイミングでラッチする。6個の2入力論理和回路10503~10553は、6個のエッジ検出信号Edge_Φ0~Edge_Φ5を生成する。図24は、図23に示した本発明の実施の形態2によるエッジ検出回路105に含まれたΦ0エッジ検出回路1050の構成を示す図である。図24に示すように、Φ0エッジ検出回路1050は、第1のエッジ検出回路10501と第2のエッジ検出回路10502と第3のエッジ検出回路10503と第4のエッジ検出回路10504とから構成される。第1のエッジ検出回路10501は、排他的論理和回路105010と、遅延型フリップフロップDFF105011と、論理積回路105012とから構成される。第2のエッジ検出回路10502は、排他的論理和回路105020と、論理積回路105023とから構成されている。第3のエッジ検出回路10503は、排他的論理和回路105030と、遅延型フリップフロップDFF105031と、論理積回路105032とから構成される。第4のエッジ検出回路10504は、排他的論理和回路105040と、論理積回路105043とから構成されている。第1のエッジ検出回路10501には、第5サンプリング信号Sample_Φ4と第6サンプリング信号Sample_Φ5と第3クロック信号CLK2と第1ゲート制御信号GSEL_Φ0とが供給され、1位相ダウン信号DN1_Φ0が生成される。第2のエッジ検出回路10502には、第2サンプリング信号Sample_Φ1と第3サンプリング信号Sample_Φ2と第1ゲート制御信号GSEL_Φ0が供給され、1位相アップ信号UP1_Φ0が生成される。第3のエッジ検出回路10503には、第4サンプリング信号Sample_Φ3と第5サンプリング信号Sample_Φ4と第2クロック信号CLK1と第1ゲート制御信号GSEL_Φ0とが供給され、2位相ダウン信号DN2_Φ0が生成される。最後に第4のエッジ検出回路10504には、第3サンプリング信号Sample_Φ2と第4サンプリング信号Sample_Φ3と第1ゲート制御信号GSEL_Φ0とが供給され、2位相アップ信号UP2_Φ0が生成される。第1のエッジ検出回路10501では、第6サンプリング信号Sample_Φ5と、第5サンプリング信号サンプリング信号Sample_Φ4を2入力排他的論理和回路105010に供給する。第6サンプリング信号Sample_Φ5は、第1のエッジ検出回路10501自分自身の位相である第1クロック信号CLK0の位相である位相0から負方向に1位相離れた位置にある第6クロック信号CLK5の立ち上がりエッジで受信データ信号RXDATAをサンプリングしたものである。第5サンプリング信号サンプリング信号Sample_Φ4は、位相0から負方向に2位相離れた位置にある第5クロック信号CLK4の立ち上がりエッジで信データ信号RXDATAをサンプリングしたものである。受信データ信号RXDATAのデータエッジが第5クロック信号CLK4の立ち上がりエッジと第6クロック信CLK5の立ち上がりエッジとの間に存在する場合に、排他的論理和回路105010の出力結果はハイレベルとなって、受信データ信号RXDATAのデータエッジがそれ以外の位置にデータエッジが存在する場合やデータエッジが到来しなかった場合には、排他的論理和回路105010の出力結果はローレベルとなる。第2のエッジ検出回路10502では、第2サンプリング信号Sample_Φ1と、第3サンプリング信号Sample_Φ2を2入力排他的論理和回路105020に供給する。第2サンプリング信号Sample_Φ1は、第2のエッジ検出回路10502自分自身の位相である第1クロック信号CLK0の位相である位相0から正方向に1位相離れた位置にある第2クロック信号CLK1の立ち上がりエッジで受信データ信号RXDATAをサンプリングしたものである。第3サンプリング信号Sample_Φ2は、第2のエッジ検出回路10502自分自身の位相である第1クロック信号CLK0の位相である位相0から正方向に2位相離れた位置にある第3クロック信号CLK2の立ち上がりエッジで受信データ信号RXDATAをサンプリングしたものである。受信データ信号RXDATAのデータエッジが第2クロック信号CLK1の立ち上がりエッジと第3クロック信号CLK2の立ち上がりエッジとの間に存在する場合には、排他的論理和回路105020の出力結果はハイレベルとなり、それ以外の位置にデータエッジが存在する場合やデータエッジが到来しなかった場合には、排他的論理和回路105020の出力結果はローレベルとなる。第3のエッジ検出回路10503では、第5サンプリング信号Sample_Φ4と、第4サンプリング信号Sample_Φ3を2入力排他的論理和回路105030に供給する。第5サンプリング信号Sample_Φ4は、第3のエッジ検出回路10503自分自身の位相である第1クロック信号CLK0の位相である位相0から負方向に2位相離れた位置にある第5クロック信号CLK4の立ち上がりエッジで受信データ信号RXDATAをサンプリングしたものである。第4サンプリング信号Sample_Φ3は、第3のエッジ検出回路10503自分自身の位相である第1クロック信号CLK0の位相である位相0から負方向に3位相離れた位置にある第4クロック信号CLK3の立ち上がりエッジで受信データ信号RXDATAをサンプリングしたものである。受信データ信号RXDATAのデータエッジが第5クロック信号CLK4の立ち上がりエッジと第4クロック信号CLK3の立ち上がりエッジとの間に存在する場合には、排他的論理和回路105030の出力結果はハイレベルとなり、それ以外の位置にデータエッジが存在する場合やデータエッジが到来しなかった場合には、排他的論理和回路105030の出力結果はローレベルとなる。第4のエッジ検出回路10504では、第3サンプリング信号Sample_Φ2と、第4サンプリング信号Sample_Φ3を2入力排他的論理和回路105040に供給する。第3サンプリング信号Sample_Φ2は、第4のエッジ検出回路10504自分自身の位相である第1クロック信号CLK0の位相である位相0から正方向に2位相離れた位置にある第3クロック信号CLK2の立ち上がりエッジで受信データ信号RXDATAをサンプリングしたものである。第4サンプリング信号Sample_Φ3は、第4のエッジ検出回路10504自分自身の位相である第1クロック信号CLK0の位相である位相0から正方向に3位相離れた位置にある第4クロック信号CLK3の立ち上がりエッジで受信データ信号RXDATAをサンプリングしたものである。受信データ信号RXDATAのデータエッジが第3クロック信号CLK2の立ち上がりエッジと第4クロック信号CLK3の立ち上がりエッジとの間に存在する場合には、排他的論理和回路105040の出力結果はハイレベルとなり、それ以外の位置にデータエッジが存在する場合やデータエッジが到来しなかった場合には、排他的論理和回路105040の出力結果はローレベルとなる。また、受信データ信号RXDATAのデータエッジが到来しているにも状態において、4個のエッジ検出回路10501、10502、10503、10504の2入力排他的論理和回路105010、105020、105030、105040の出力が全てローレベルに維持されている場合を、想定する。この場合には、受信データ信号RXDATAのデータエッジが、図24に示すΦ0エッジ検出回路1050の自分自身の位相である第1クロック信号CLK0の位相である位相0から見て±1位相以内に存在することを示している。すなわち、受信データ信号RXDATAの受信データエッジが第6クロック信号CLK5の立ち上がりエッジと第2クロック信号CLK1の立ち上がりエッジとの間に存在することを示している。尚、第3と第4のエッジ検出回路10503、10504の両者は第4サンプリング信号Sample_Φ3を参照してエッジ検出をしているが、上述した本発明の実施の形態1の図9で説明したのと同様にそれぞれ異なったタイミングの複数の第4サンプリング信号Sample_Φ3を参照するものである。詳細については、本発明の実施の形態1と重複した説明となるため省略する。図24に示すΦ0エッジ検出回路1050において、第1ゲート制御信号GSEL_Φ0がハイレベルの場合には、Φ0エッジ検出回路1050がハイレベルの第1ゲート制御信号GSEL_Φ0により活性状態に制御され、4個の2入力排他的論理和回路105010、105020、105030、105040の出力は、4個の2入力論理積回路105012、105023、105043を通過する。従って、4個の2入力論理積回路105012、105032、105023、105043からそれぞれ生成される1位相ダウン信号DN1_Φ0、2位相ダウン信号DN2_Φ0、1位相アップ信号UP1_Φ0、2位相アップ信号UP2_Φ0は、図23に示したエッジ検出回路105に含まれた4個の4入力論理和回路10513、10523、10543、10553に供給される。図24に示す第1のエッジ検出回路10501に含まれた遅延型フリップフロップDFF105011は、2入力排他的論理和回路105010の出力結果を第3クロックCLK2の立ち上がりエッジのタイミングでラッチして、次の第3クロックCLK2の立ち上がりエッジが到来する迄のクロックの1周期時間分2入力排他的論理和回路105010の出力結果を保持する機能を有する。すなわち、ある任意時間における受信データ信号RXDATAの第5サンプリング信号Sample_Φ4と第6サンプリング信号Sample_Φ5との排他的論理和105010の出力結果を、第3クロック信号CLK2の立ち上がりエッジのタイミングでクロックの1周期保持するものである。もし、この遅延型フリップフロップDFF105011を図24に示す第1のエッジ検出回路10501が有していない場合には、次の第5クロック信号CLK4の立ち上がりエッジのタイミングにおいて第5サンプリング信号Sample_Φ4と第6サンプリング信号Sample_Φ5との排他的論理和回路105011の不所望な出力結果が生成されてしてしまうことになる。また、図24に示す第3のエッジ検出回路10503に含まれた遅延型フリップフロップDFF105031は、2入力排他的論理和回路105030の出力結果を第2クロックCLK1の立ち上がりエッジのタイミングでラッチして、次の第2クロックCLK1の立ち上がりエッジが到来する迄のクロックの1周期時間分2入力排他的論理和回路105030の出力結果を保持する機能を有する。上述したように、図24に示した本発明の実施の形態2によるΦ0エッジ検出回路105は、以下の動作を実行するものである。すなわち、受信データ信号RXDATAのデータエッジが第6クロック信号CLK5の立ち上がりエッジと第5クロック信号CLK4の立ち上がりエッジとの間に存在する場合には、Φ0エッジ検出回路105の第1のエッジ検出回路10501は、現在のエッジ検出位相である第1クロック信号CLK0の位相0から1位相分進めるためのハイレベルの1位相ダウン信号DN1_Φ0を生成する。更に受信データ信号RXDATAのデータエッジが第5クロック信号CLK4の立ち上がりエッジと第4クロック信号CLK3の立ち上がりエッジとの間に存在する場合には、Φ0エッジ検出回路105の第3のエッジ検出回路10505は、現在のエッジ検出位相である第1クロック信号CLK0の位相0から2位相分進めるためのハイレベルの2位相ダウン信号DN2_Φ0を生成する。次に受信データ信号RXDATAのデータエッジが第2クロック信号CLK1の立ち上がりエッジと第3クロック信号CLK2の立ち上がりエッジとの間に存在する場合には、Φ0エッジ検出回路105の第2のエッジ検出回路10502は、現在のエッジ検出位相である第1クロック信号CLK0の位相0から1位相分遅らすためのハイレベルの1位相アップ信号UP1_Φ0を生成する。また受信データ信号RXDATAのデータエッジが第3クロック信号CLK2の立ち上がりエッジと第4クロック信号CLK3の立ち上がりエッジとの間に存在する場合には、Φ0エッジ検出回路105の第4のエッジ検出回路10504は、現在のエッジ検出位相である第1クロック信号CLK0の位相0から2位相分遅らすためのハイレベルの2位相アップ信号UP2_Φ0を生成する。また更に、受信データ信号RXDATAのデータエッジが到来しない場合を、想定する。この場合には、Φ0エッジ検出回路105の4個のエッジ検出回路10501、10502、10503、10504は、現在のエッジ検出位相である第1クロック信号CLK0の位相0を現在の状態で保持するために、1位相ダウン信号DN1_Φ0、2位相ダウン信号DN2_Φ1、1位相アップ信号UP1_Φ0、2位相アップ信号UP2_Φ0の全てをローレベルのまま生成するものである。図23に示した本発明の実施の形態2によるエッジ検出回路105に含まれた図24に示したΦ0エッジ検出回路1050以外のその他の5個のΦ1エッジ検出回路1051~Φ5エッジ検出回路1055の基本的な動作はΦ0エッジ検出回路1050全く同様であって、入出力信号の位相関係が1位相ずつシフトするだけが相違するものであるため、その他のエッジ検出回路の詳細な説明は省略する。図23に示した本発明の実施の形態2によるエッジ検出回路105に含まれた4入力論理和回路10503~10553には、6個の1位相アップ信号UP1_Φ0~UP1_Φ5と、6個の2位相アップ信号UP2_Φ0~UP2_Φ5と、6個の1位相ダウン信号DN1_Φ0~DN1_Φ5と、6個の2位相ダウン信号DN2_Φ0~DN2_Φ5の複数の入力信号が供給される。この複数の入力信号は、6個のΦ0エッジ検出回路1050~Φ5エッジ検出回路1055から生成される。4入力論理和回路10503~10553は複数の入力信号のうちの少なくとも1個の入力信号のハイレベルに応答して、ハイレベル出力信号を生成して、6個の遅延型フリップフロップDFF105104~105154に供給する。より詳細な説明をすると、図23に示した本発明の実施の形態2によるエッジ検出回路105に含まれた4入力論理和回路10503は、1位相アップ信号UP1_Φ5と、1位相ダウン信号DN1_Φ1と、2位相アップ信号UP2_Φ4と、2位相ダウン信号DN2_Φ2に応答して、ハイレベルの第1エッジ検出信号Edge_Φ0を生成する。尚、1位相アップ信号UP1_Φ5はΦ5エッジ検出回路1055から生成され、1位相ダウン信号DN1_Φ1はΦ1エッジ検出回路1051から生成され、2位相アップ信号UP2_Φ4はΦ4エッジ検出回路1054から生成され、2位相ダウン信号DN2_Φ2はΦ2エッジ検出回路1052から生成される。図23に示した本発明の実施の形態2によるエッジ検出回路105に含まれた4入力論理和回路10503以外のその他の5個の4入力論理和回路10513~10553も同様に、1位相アップ信号と1位相ダウン信号と2位相アップ信号と2位相ダウン信号に応答して、エッジ検出信号Edge_ΦMを生成する。尚、1位相アップ信号は4入力論理和回路10513~10553の各自の位相を基準として1位相分前のΦMエッジ検出回路の出力信号であり、1位相ダウン信号は4入力論理和回路10513~10553の各自の位相を基準として1位相分後ろのΦMエッジ検出回路の出力信号である。また、2位相アップ信号は4入力論理和回路10513~10553の各自の位相を基準として2位相分前のΦMエッジ検出回路の出力信号であり、2位相ダウン信号は4入力論理和回路10513~10553の各自の位相を基準として2位相分後ろのΦMエッジ検出回路の出力信号である。すなわち、図23に示す本発明の実施の形態2によるエッジ検出回路105に含まれた6個のΦ0エッジ検出回路1050~Φ5エッジ検出回路1055の各ΦMエッジ検出回路は、以下の動作を実行する。まず、受信データ信号RXDATAのデータエッジが、現在エッジ検出位相として選択されたΦMエッジ検出回路の自分自身の位相ΦMから見て±1位相以内に存在する場合には、自分自身のエッジ検出信号Edge_ΦMも含め6個のエッジ検出信号Edge_Φ0~Φ5の全てはローレベルとなる。従って、現在のエッジ検出位相であるΦMエッジ検出回路の自分自身の位相ΦMは、現在の状態で保持される。次に、受信データ信号RXDATAのデータエッジが、現在エッジ検出位相として選択されたΦMエッジ検出回路の自分自身の位相ΦMから見て-1位相から-2位相だけ位相が進んでいる場合には、1位相分、位相を進めるために現在選択されているエッジ検出位相ΦMから1位相分進んだ位置にあるエッジ検出信号Edge_ΦM-1のハイレベル信号を生成する。更に、受信データ信号RXDATAのデータエッジが、現在エッジ検出位相として選択されたΦMエッジ検出回路の自分自身の位相ΦMから見て1位相から2位相だけ位相が遅れている場合には、1位相分、位相を遅らすために現在選択されているエッジ検出位相ΦMから1位相分遅れた位置にあるエッジ検出信号Edge_ΦM1のハイレベル信号を生成する。更に、受信データ信号RXDATAのデータエッジが、現在エッジ検出位相として選択されたΦMエッジ検出回路の自分自身の位相ΦMから見て-2位相より位相が進んでいる場合には、2位相分、位相を進めるために現在選択されているエッジ検出位相ΦMから2位相分進んだ位置にあるエッジ検出信号Edge_ΦM-2のハイレベル信号を生成する。また、受信データ信号RXDATAのデータエッジが、現在エッジ検出位相として選択されたΦMエッジ検出回路の自分自身の位相ΦMから見て2位相より位相が遅れている場合は、2位相分、位相を遅らせるために現在選択されているエッジ検出位相ΦMから2位相分遅れた位置にあるエッジ検出信号Edge_ΦM2のハイレベル信号を生成する。尚、上述したように、図22に示した本発明の実施の形態2によるクロックデータリカバリ回路1では、位相選択信号生成回路103からの6個のゲート制御信号GSEL_Φ0~GSEL_Φ5によって図23に示したエッジ検出回路105に含まれた6個のΦ0エッジ検出回路1050~Φ5エッジ検出回路1055のいずれか1個だけが活性状態に制御される。従って、図23に示したエッジ検出回路105は、複数のハイレベルのアップ信号を同時に生成することはなく、またハイレベルのアップ信号とハイレベルのダウン信号とを同時に生成することはない。図23に示したエッジ検出回路105に含まれた6個の遅延型フリップフロップDFF105104~105154は、6相クロック信号CLK0~CLK5と6個の4入力論理和回路10503~10553からの出力信号とに応答して、6個のエッジ検出信号Edge_Φ0~Edge_Φ5を生成する。6相クロック信号CLK0~CLK5の1周期前の受信データ信号RXDATAのデータエッジのエッジ検出位相の結果に基づき、図25で詳述する位相選択信号生成回路103から生成される6個のゲート制御信号GSEL_Φ0~GSEL_Φ5いずれか1つの信号のみがハイレベルに設定される。従って、図23に示した本発明の実施の形態2によるエッジ検出回路105に含まれた6個のΦMエッジ検出回路1050~1055から選択された1個のエッジ検出回路だけが図25で詳述する位相選択信号生成回路103から生成される6個のゲート制御信号GSEL_Φ0~GSEL_Φ5によって活性状態に制御され、その他の5個のエッジ検出回路は非活性状態に制御される。従って、消費電力の増大を軽減可能なバーサンプリング方式デジタルクロックデータリカバリ回路を提供することが可能となる。《位相選択信号生成回路》図25は、図22に示した本発明の実施の形態2によるクロックデータリカバリ回路1の位相選択信号生成回路103の構成を示す図である。図25に示す位相選択信号生成回路103は、多相クロック信号CLK0~CLK5の位相数と同一の数の6個のΦM位相選択信号生成回路1030~1035によって構成されている。図25に示した位相選択信号生成回路103は、6相クロック信号CLK0~CLK5と図23に示したエッジ検出回路105から生成される6個のエッジ検出信号Edge_Φ0~Edge_Φ5に応答して、6個の位相選択信号PSEL_Φ0~PSEL5と6個のゲート制御信号GSEL_Φ0~GSEL_Φ5を生成する。この6個のゲート制御信号GSEL_Φ0~GSEL_Φ5は、図23に示したエッジ検出回路105に含まれた6個のΦMエッジ検出回路1050~1055の活性状態非活性状態を制御する。より詳細に説明すると、図25に示す位相選択信号生成回路103に含まれたΦ0位相選択信号回路1030には、5個のエッジ検出信号Edge_Φ4、Edge_Φ5、Edge_Φ0~Edge_Φ2と第1クロック信号CLK0と第4クロック信号CLK3が供給されることによって、第4位相選択信号PSEL_Φ3と第1ゲート制御信号GSEL_Φ0とが生成される。第1ゲート制御信号GSEL_Φ0は、図23のエッジ検出回路105のΦ0エッジ検出回路1050に供給される。Φ0位相選択信号回路1030から生成される位相選択信号が第4位相選択信号PSEL_Φ3となっている理由は、受信データ信号RXDATAのデータエッジ検出位相が位相0とΦ0位相選択信号回路1030によって判定された場合には、データエッジ検出位相の位相0から0.5UI離れた位相に存在する第4クロック信号CLK3をクロックデータ生成回路104で再生クロックRCLKとして選択するためである。図25に示した位相選択信号生成回路103で上述のΦ0位相選択信号回路1030以外のΦ1位相選択信号回路1031~Φ5位相選択信号回路1035の入出力信号の位相は、Φ0位相選択信号回路1030の入出力信号の位相関係と比較してクロック信号1位相ずつシフトするだけであるので、詳細な説明は省略する。図26は、図25に示した本発明の実施の形態2による位相選択信号生成回路103の6個のΦM位相選択信号生成回路1030~1035の中で、M=0のΦ0位相選択信号回路1030の構成を示す図である。図26に示すΦ0位相選択信号生成回路1030は、5入力論理和回路10301と2入力セレクタ10302と2個の遅延型フリップフロップDFF10304、10305とから構成されている。5入力論理和回路10301の入力には、5個のエッジ検出信号Edge_Φ4、Edge_Φ5、Edge_Φ0~Edge_Φ2が供給され、この5個のエッジ検出信号のいずれかがハイレベルの場合には、5入力論理和回路10301はハイレベルの出力信号を生成する。従って、5入力論理和回路10301は、受信データ信号RXDATAのデータエッジが到来の有無を判定するエッジ有無判定回路として機能する。2入力セレクタ回路10302は、5入力論理和回路10301からの出力信号がローレベルの場合には0側の入力端子に供給される入力信号を選択して、反対に5入力論理和回路10301からの出力信号がハイレベルの場合には1側の入力端子に供給される信号を選択する。すなわち、2入力セレクタ回路10302の0側の入力端子には遅延型フリップフロップDFF10305の出力端子の第4位相選択信号PSEL_Φ3が供給され、2入力セレクタ回路10302の1側の入力端子には第1エッジ検出信号Edge_Φ0が供給される。従って、セレクタ回路10302は、受信データ信号RXDATAのデータエッジが到来した場合には、エッジ検出位相を更新するために、その入力端子1の中間タイミングの入力信号である第1エッジ検出信Edge_Φ0の値を選択して出力する。しかし、セレクタ回路10302は、受信データ信号RXDATAのデータエッジが到来しなかった場合には、多相クロックCLK0~CLK5の1周期以前の位相選択信号としての遅延型フリップフロップDFF10305の出力端子の第4位相選択信号PSEL_Φ3の値を選択して遅延型フリップフロップDFF10305に再度保持する。尚、図26に示したΦ0位相選択信号生成回路1030の5入力論理和回路10301に5個のエッジ検出信号Edge_Φ4、Edge_Φ5、Edge_Φ0~Edge_Φ2が供給される理由については、下記の通りである。すなわち、この理由は本発明の実施の形態1における図11に示したΦ0位相選択信号生成回路1030の5入力論理和回路10301にタイミングの異なった3個のエッジ検出信号Edge_Φ5、Edge_Φ0、Edge_Φ1が供給される説明と反復するため詳細説明は省略するが、簡略して説明する以下の通りである。すなわち、図26に示したΦ0位相選択信号生成回路1030の自分自身の位相である位相0に受信データ信号のデータエッジが検出された場合、言い換えると第1エッジ検出信号Edge_Φ0がハイレベルとなった場合には、第4位相選択信号PSEL_Φ3および第1ゲート制御信号GSEL_Φ0をハイレベルとするためである。それとは反対に、第1エッジ検出信号Edge_Φ0以外の4個のエッジ検出信号Edge_Φ4、Edge_Φ5、Edge_Φ1、Edge_Φ2のいずれかがハイレベルとなった場合には、第4位相選択信号PSEL_Φ3および第1ゲート制御信号GSEL_Φ0をローレベルに設定される。図27は、図25に示した本発明の実施の形態2による位相選択信号生成回路103の6個のΦM位相選択信号生成回路1030~1035の中で、M=2のΦ2位相選択信号回路1032の構成を示す図である。図27に示すΦ2位相選択信号生成回路1032は、5入力論理和回路10321と2入力セレクタ10322と2個の遅延型フリップフロップDFF10324、10325とから構成されている。図27に示したΦ2位相選択信号回路1032の回路構成は図26に示したΦ0位相選択信号回路1030の回路構成と同様であり、各入出力信号の関係が2位相ずつシフトしていくのみなので、説明を省略する。上述した本発明の実施の形態2の《エッジ検出回路》の説明と《位相選択信号生成回路》の説明とから明らかなように、本発明の実施の形態2によれば、下記の動作が実行される。例えば、2位相ダウン信号DN2_Φ2と、1位相ダウン信号DN1_Φ1と、2位相アップ信号UP2_Φ4と、1位相アップ信号UP1_Φ5とに応答して、4入力論理和回路10503と遅延型フリップフロップDFF105104とは、ハイレベルの第1エッジ検出信号Edge_Φ0を生成する。尚、2位相ダウン信号DN2_Φ2と1位相ダウン信号DN1_Φ1とは、現在エッジ検出位相として選択されたΦ0エッジ検出回路1050の自分自身の位相Φ0を基準として、2位相分遅れたΦ2エッジ検出回路1052と1位相分遅れたΦ1エッジ検出回路1051とからそれぞれ生成される。また2位相アップ信号UP2_Φ4と1位相アップ信号UP1_Φ5とは、現在エッジ検出位相として選択されたΦ0エッジ検出回路1050の自分自身の位相Φ0を基準として、2位相分進んだΦ4エッジ検出回路1054と1位相分進んだΦ5エッジ検出回路1055とからそれぞれ生成される。ハイレベルの第1エッジ検出信号Edge_Φ0に応答して、位相選択信号生成回路103のΦ0位相選択信号生成回路1030は自分自身の位相0の第1ゲート制御信号GSEL_Φ0と第4位相選択信号PSEL_Φ3をハイレベルに遷移することが可能となる。また、例えば、ハイレベルの第1ゲート制御信号GSEL_Φ0によってΦ0エッジ検出回路1050が活性状態の場合には、受信データ信号RXDATAのデータエッジの検出位相に基づいて、Φ0エッジ検出回路1050はハイレベルの2位相ダウン信号DN2_Φ0を生成する。従って、このハイレベルの2位相ダウン信号DN2_Φ0に応答して、4入力論理和回路10543と遅延型フリップフロップDFF105144は、ハイレベルの第5エッジ検出信号Edge_Φ4を生成する。その結果、位相0よりも2位相分進んだΦ4位相選択信号生成回路1034は、ハイレベルの第5エッジ検出信号Edge_Φ4に応答して、第5ゲート制御信号GSEL_Φ4と第2位相選択信号PSEL_Φ1をローレベルからハイレベルに遷移することが可能である。また同様に、ハイレベルの第1ゲート制御信号GSEL_Φ0によってΦ0エッジ検出回路1050が活性状態の場合には、受信データ信号RXDATAのデータエッジの検出位相に基づいて、Φ0エッジ検出回路1050はハイレベルの1位相ダウン信号DN1_Φ0を生成する。従って、このハイレベルの1位相ダウン信号DN1_Φ0に応答して、4入力論理和回路10553と遅延型フリップフロップDFF105154は、ハイレベルの第6エッジ検出信号Edge_Φ5を生成する。その結果、位相0よりも1位相分進んだΦ5位相選択信号生成回路1035は、ハイレベルの第6エッジ検出信号Edge_Φ5に応答して、第6ゲート制御信号GSEL_Φ5と第3位相選択信号PSEL_Φ2をローレベルからハイレベルに遷移することが可能である。また更に、ハイレベルの第1ゲート制御信号GSEL_Φ0によってΦ0エッジ検出回路1050が活性状態の場合には、受信データ信号RXDATAのデータエッジの検出位相に基づいて、Φ0エッジ検出回路1050はハイレベルの1位相アップ信号UP1_Φ0を生成する。従って、このハイレベルの1位相アップ信号UP1_Φ0に応答して、4入力論理和回路10513と遅延型フリップフロップDFF105114は、ハイレベルの第2エッジ検出信号Edge_Φ1を生成する。その結果、位相0よりも1位相分遅れたΦ1位相選択信号生成回路1031は、ハイレベルの第2エッジ検出信号Edge_Φ1に応答して、第2ゲート制御信号GSEL_Φ1と第5位相選択信号PSEL_Φ4をローレベルからハイレベルに遷移することが可能である。また更に、ハイレベルの第1ゲート制御信号GSEL_Φ0によってΦ0エッジ検出回路1050が活性状態の場合には、受信データ信号RXDATAのデータエッジの検出位相に基づいて、Φ0エッジ検出回路1050はハイレベルの2位相アップ信号UP2_Φ0を生成する。従って、このハイレベルの2位相アップ信号UP2_Φ0に応答して、4入力論理和回路10523と遅延型フリップフロップDFF105124は、ハイレベルの第3エッジ検出信号Edge_Φ2を生成する。その結果、位相0よりも2位相分遅れたΦ2位相選択信号生成回路1032は、ハイレベルの第3エッジ検出信号Edge_Φ2に応答して、第3ゲート制御信号GSEL_Φ2と第6位相選択信号PSEL_Φ5をローレベルからハイレベルに遷移することが可能である。《クロックデータリカバリ回路の動作》図28は、図22乃至図27を参照して説明した本発明の実施の形態2によるクロックデータリカバリ回路1の動作を説明するタイミングチャートである。この本発明の実施の形態2のクロックデータリカバリ回路1は、電源投入時もしくはスタンバイ解除時の初期化動作では、以下の動作を実行する。すなわち、6個のゲート制御信号GSEL_Φ0~GSEL_Φ5のうちの任意の1個のゲート制御信号、例えば第1ゲート制御信GSEL_Φ0がハイレベルの選択レベルに設定され、更に選択された任意の1個のゲート制御信号GSEL_Φ0から3位相分シフトさせた第4位相選択信号PSEL_Φ3がハイレベルの選択レベルに設定される。尚、以下の説明の複雑化を回避するためエッジ検出位相という記述は、6個のゲート制御信号GSEL_Φ0~GSEL_Φ5から選択された1個のゲート制御信号の選択位相と同一位相であり位相0~位相5と表現する。従って、エッジ検出位相は、このエッジ検出位相から3位相分シフトさせた再生クロックRCLKの位相選択信号とは区別しているので注意されたい。《初期化動作》図28に示すt<teのタイミングtにおいて、上述した初期化動作を実行するために6個のゲート制御信号GSEL_Φ0~GSEL_Φ5のうちで第1ゲート制御信号GSEL_Φ0がハイレベルの選択レベルに設定される一方、その他のゲート制御信号GSEL_Φ1~GSEL_Φ5はローレベルの非選択レベルに設定される。また、同一タイミングtにおいて、選択された第1ゲート制御信号GSEL_Φ0から3位相分シフトさせた第4位相選択信号PSEL_Φ3が6個の位相選択信号PSEL_Φ0~Φ5から選択されてハイレベルの選択レベルに設定される一方、その他の位相選択信号PSEL_Φ0~2、4、5はローレベルの非選択レベルに設定される。すなわち、t<teのタイミングtでは、図6に示したエッジ検出回路105の6個のΦMエッジ検出回路1050~1055のうちΦ0エッジ検出回路1050だけが活性状態に制御されており、エッジ検出位相は、位相0となっている。更に、第4位相選択信号PSEL_Φ3によって、図14に示したクロックデータ生成回路104は再生クロックRCLKとして第4クロック信号CLK3を6相クロック信号CLK0~CLK5から選択している。《受信データ信号のデータエッジ》タイミングt=teで受信データ信号RXDATAがローレベルからハイレベルへと遷移した場合、すなわち第1クロック信号CLK0の立ち上がりエッジと第2クロック信号CLK1の立ち上がりエッジとの間に受信データ信号RXDATAのデータエッジが到来している場合を想定する。この場合には、第2クロック信号CLK1の立ち上がりタイミングt=t1で受信データ信号RXDATAのハイレベルを図5のサンプリング回路106の遅延型フリップフロップDFF1061でサンプリングすることによって、第2サンプリング信号Sample_Φ1はハイレベルとなる。一方、このタイミングt=t1では、第4サンプリング信号Sample_Φ3と第5サンプリング信号Sample_Φ4の両者はローレベルであるので、ローレベルの第4サンプリング信号Sample_Φ3と第5サンプリング信号Sample_Φ4とが供給される図24に示したΦ0エッジ検出回路1050の第1のエッジ検出回路10501の排他的論理和回路105030の出力はローレベルとなる。この排他的論理和回路105030のローレベルの出力信号を遅延型フリップフロップDFF105031は第2クロック信号CLK1の立ち上がりエッジのタイミングでサンプリングするため、遅延型フリップフロップDFF103031の出力からローレベルの出力信号が生成される。このタイミングt=t1では、第1ゲート制御信号GSEL_Φ0はハイレベルである。従って、遅延型フリップフロップDFF103031のローレベル出力信号と第1ゲート制御信号GSEL_Φ0のハイレベル信号が供給される論理積回路105032の出力、すなわち図24に示したΦ0エッジ検出回路1050の第3のエッジ検出回路10503の2位相ダウン出力信号DN2_Φ0は、少なくとも次の第2クロック信号CLK1が立ち上がるタイミングt=t1までローレベルを維持する。一方、このタイミングt=t1では第3サンプリング信号Sample_Φ2はローレベルであるので、タイミングte<t1≦t≦t2の間ではハイレベルの第2サンプリング信号Sample_Φ1とローレベルの第3サンプリング信号Sample_Φ2とが供給される図24に示したΦ0エッジ検出回路1050の第2のエッジ検出回路10502の排他的論理和回路105020の出力もハイレベルとなる。その結果、図24に示したΦ0エッジ検出回路1050の第2のエッジ検出回路10502では、排他的論理和回路105020のハイレベルの出力信号とハイレベルの第1ゲート制御信号GSEL_Φ0とが供給される論理積回路105023の出力、すなわちΦ0エッジ検出回路1050の1位相アップ出力信号出力UP1_Φ0はハイレベルとなる。その後、第3クロック信号CLK2の立ち上がりタイミングt=t2以降では第3サンプリング信号Sample_Φ2もハイレベルとなるため、図24に示したΦ0エッジ検出回路1050の1位相アップ出力信号UP1_Φ0は再びローレベルとなる。また、第3クロック信号CLK2の立ち上がりタイミングt=t2において、第5サンプリング信号Sample_Φ4と第6サンプリング信号Sample_Φ5とはローレベルである。従って、ローレベルの第5サンプリング信号Sample_Φ4と第6サンプリング信号Sample_Φ5とが供給される図24に示したΦ0エッジ検出回路1050の第1のエッジ検出回路10501の排他的論理和回路105010の出力は、ローレベルとなる。その結果、図24に示したΦ0エッジ検出回路1050の第1のエッジ検出回路10501では、排他的論理和回路105010のローレベル出力信号が遅延型フリップフロップDFF105011により第3クロック信号CLK2の立ち上がりエッジでサンプリングされるため、遅延型フリップフロップDFF105011の出力もローレベルが生成される。このタイミングt=t2で、第1ゲート制御信号GSEL_Φ0はハイレベルを維持している。従って、遅延型フリップフロップDFF105011のローレベル出力とハイレベルの第1ゲート制御信号GSEL_Φ0とが供給される論理積回路105012の出力、すなわちΦ0エッジ検出回路1050の1位相ダウン出力信号DN1_Φ0の出力は、少なくとも次の第3クロック信号CLK2の立ち上がりタイミングt=t2までローレベルを維持する。また、このタイミングt=t2では、第4サンプリング信号Sample_Φ3は、ローレベルである。従って、タイミングte<t2≦t≦t3の間では、ハイレベルの第3サンプリング信号Sample_Φ2とローレベルの第4サンプリング信号Sample_Φ3とが供給される図24に示したΦ0エッジ検出回路1050の第4のエッジ検出回路10504の排他的論理和回路105040の出力はハイレベルとなる。その結果、排他的論理和回路105040のハイレベルの出力信号とハイレベルの第1ゲート制御信号GSEL_Φ0が供給される論理積回路105043の出力がハイレベルとなるため、Φ0エッジ検出回路1050の2位相アップ出力信号UP2_Φ0はハイレベルとなる。その後、第4クロック信号CLK3の立ち上がりタイミングt=t3以降では第4サンプリング信号Sample_Φ3もハイレベルとなるため、図24に示したΦ0エッジ検出回路1050の2位相アップ出力信号UP2_Φ0は再びローレベルとなる。また、このタイミングt=t3ではローレベルの第2ゲート制御信号GSEL_Φ1により図23に示したエッジ検出回路105のΦ1エッジ検出回路1051は依然として非活性状態に制御されているので、Φ1エッジ検出回路1051からの1位相アップ出力信号UP1_Φ1は一貫してローレベルを維持している。同様にして図23に示したエッジ検出回路105では、ローレベルの第4ゲート制御信号GSEL_Φ3によって制御されたΦ3エッジ検出回路1053からの1位相ダウン信号DN1_Φ3もローレベルを維持して、また更にローレベルの第5ゲート制御信号GSEL_Φ4によって制御されたΦ4エッジ検出回路1054からの2位相ダウン信号DN2_Φ4もローレベルを維持する。従って、タイミングt=t3以降では、図23に示したエッジ検出回路105の4入力論理和回路10523は、ローレベルの2位相アップ出力信号UP2_Φ0とローレベルの1位相アップ出力信号UP1_Φ1とローレベルの1位相ダウン信号DN1_Φ3とローレベルの2位相ダウン信号DN2_Φ4とに応答して、ローレベルの出力信号を生成する。次に第3クロックCLK2が立ち上がるタイミングt=t2で、図23に示したエッジ検出回路105では、遅延型フリップフロップDFF105124は4入力論理和回路10523の出力信号をサンプリングするので、遅延型フリップフロップDFF105124の出力である第3エッジ検出信号Edge_Φ2はローレベルに維持されている。またタイミングt≦t1では、ローレベルの5個のゲート制御信号GSEL_Φ1~GSEL_Φ5によって図23に示したエッジ検出回路105の5個のΦ1エッジ検出回路1051~Φ5エッジ検出回路1055は非活性状態であるので、エッジ検出信号Edge_Φ0、Edge_Φ1~Φ5はローレベルに維持されている。従って、図26に示したΦ0位相選択信号回路1030の5入力論理和回路10301の出力はローレベルに維持されているので、セレクタ10302は0側の入力端子の選択状態を継続する。その結果、遅延型フリップフロップDFF10305から現在出力されているエッジ検出位相としての第4位相選択信号PSEL_Φ3のハイレベル信号は、セレクタ10302の0側の入力端子と出力端子とを介して2個の遅延型フリップフロップDFF10305、10304に供給される。すなわち、第4クロック信号CLK3の立ち上がりタイミングt=t3では、遅延型フリップフロップDFF10304はセレクタ10302のハイレベル出力をサンプリングするので、その出力の第1ゲート制御信号GSEL_Φ0はハイレベルに維持される。同様に第1クロック信号CLK0の立ち上がりタイミングt=t0で、遅延型フリップフロップDFF10305はセレクタ10302のハイレベル出力をサンプリングして、その出力の第4位相選択信号PSEL_Φ3はハイレベルに維持される。また、図25に示した位相選択信号生成回路103に含まれたその他の5個のΦ1位相選択信号生成回路1031~Φ5位相選択信号生成回路1035は、その入力のローレベルのエッジ検出信号Edge_Φ0~Φ5に応答して、その出力の5個のゲート制御信号GSEL_Φ1~GSEL_Φ5と5個の位相選択信号PSEL_Φ4、Φ5、Φ0~Φ2はローレベルに維持される。その結果、図14に示したクロックデータ生成回路104は、ハイレベルに保持された第4位相選択信号PSEL_Φ3に応答して、再生クロックRCLKとして第4クロック信号CLK3を6相クロック信号CLK0~CLK5から選択し続けている。以上にて説明したように、受信データ信号RXDATAのデータエッジ位置が現在選択されているエッジ検出位相である第1クロック信号CLK0の位相0から±1位相の範囲内に存在する場合を想定する。この場合には、現在のエッジ検出位相である第1クロック信号CLK0の位相0の選択が、保持されて継続されることが理解される。次にt=teのタイミングで、受信データ信号RXDATAがハイレベルからローレベルへ遷移する場合、すなわち、第3クロック信号CLK2の立ち上がりエッジと第4クロック信号CLK3の立ち上がりエッジとの間に受信データ信号RXDATAのデータエッジが到来している場合を想定する。この場合には、第2クロック信号CLK1の立ち上がりタイミングt=t1では、受信データ信号RXDATAは未だハイレベルに継続されている。従って、図5に示したサンプリング回路106の遅延型フリップフロップDFF1063と遅延型フリップフロップDFF1064による受信データ信号RXDATAの第2クロック信号CLK1の立ち上がりタイミングt=t1でのサンプリング結果としての第4サンプリング信号Sample_Φ3と第5サンプリング信号Sample_Φ4とはハイレベルに保持されている。従って、ハイレベルの第4サンプリング信号Sample_Φ3とハイレベルの第5サンプリング信号Sample_Φ4とが供給される図24に示したΦ0エッジ検出回路1050の第3のエッジ検出回路10503の排他的論理和回路105030の出力は、ローレベルとなる。この排他的論理和回路105030のローレベルの出力を遅延型フリップフロップDFF105031が第2クロック信号CLK1の立ち上がりエッジのタイミングでサンプリングするため、遅延型フリップフロップDFF105031からローレベルの出力信号が生成される。この時には第1ゲート制御信号GSEL_Φ0はハイレベルであるので、遅延型フリップフロップDFF105031のローレベル出力信号とハイレベルの第1ゲート制御信号GSEL_Φ0とが供給される論理積回路105032の出力、すなわちΦ0エッジ検出回路1050の2位相ダウン出力信号DN2_Φ0は、少なくとも次の第2クロック信号CLK1の立ち上がりタイミングt=t1までローレベルに維持される。次に第3クロック信号CLK2の立ち上がりタイミングt=t2では、受信データ信号RXDATAは未だハイレベルのため、図5に示したサンプリング回路106の遅延型フリップフロップDFF1062で受信データ信号RXDATAをサンプリングすると、第3サンプリング信号Sample_Φ2はハイレベルのままとなる。また、この第3クロック信号CLK2の立ち上がりタイミングt=t2では、第5サンプリング信号Sample_Φ4と第6サンプリング信号Sample_Φ5はハイレベルである。従って、ハイレベルの第5サンプリング信号Sample_Φ4と第6サンプリング信号Sample_Φ5が供給される図24に示したΦ0エッジ検出回路1050の第1のエッジ検出回路10501の排他的論理和回路105010の出力はローレベルとなる。この排他的論理和回路105010のローレベルの出力を遅延型フリップフロップDFF105011にて第3クロック信号CLK2の立ち上がりエッジのタイミングでサンプリングするため、遅延型フリップフロップDFF105011からローレベルの出力信号が生成される。この時に第1ゲート制御信号GSEL_Φ0はハイレベルを維持しているため、遅延型フリップフロップDFF105011のローレベルの出力とハイレベルの第1ゲート制御信号GSEL_Φ0とが供給される論理積回路105012の出力、すなわちΦ0エッジ検出回路1050の1位相ダウン出力信号DN1_Φ0は、少なくとも次の第3クロック信号CLK2の立ち上がりタイミングt=t2までローレベルに維持される。一方、第4クロック信号CLK3の立ち上がりタイミングt=t3では、受信データRXDATAはローレベルとなっているので、図5に示したサンプリング回路106の遅延型フリップフロップDFF1063により受信データ信号RXDATAをサンプリングすると、第4サンプリング信号Sample_Φ3はハイレベルからローレベルに遷移する。従って、このタイミングt=t3でハイレベルの第3サンプリング信号Sample_Φ2とローレベルの第4サンプリング信号Sample_Φ3とが供給される図24に示したΦ0エッジ検出回路1050の第4のエッジ検出回路10504の排他的論理和回路105040の出力はローレベルからハイレベルに遷移する。排他的論理和回路105040のハイレベルの出力とハイレベルの第1ゲート制御信号GSEL_Φ0とが供給される論理積回路105043の出力、すなわちΦ0エッジ検出回路1050からの2位相アップ出力信号UP2_Φ0はタイミングt=t3でローレベルからハイレベルに遷移する。この2位相アップ出力信号UP2_Φ0は、次の第3クロック信号CLK2の立ち上がりタイミングt=t2で、図5に示したサンプリング回路106の遅延型フリップフロップDFF1062からの第3サンプリング信号Sample_Φ2がハイレベルからローレベルに遷移する迄のタイミングt3≦t≦t2の期間tの間においてハイレベルを維持する。すなわち、2位相アップ出力信号UP2_Φ0はタイミングt=t3のように第4クロック信号CLK3の立ち上がりエッジで立ち下がることなく、第3クロック信号CLK2の立ち上がりエッジt1までハイレベルを維持して、このタイミングt2の直後に立ち下がる。また、第2クロック信号CLK1の立ち上がりタイミングt=t1で受信データ信号RXDATAのハイレベルを図5に示すサンプリング回路106の遅延型フリップフロップDFF1061でサンプリングすると、第2サンプリング信号Sample_Φ1はハイレベルを維持する。またこのタイミングt=t1では第3サンプリング信号Sample_Φ2はハイレベルであるので、タイミングte<t1≦t≦t2の間にハイレベルの第2サンプリング信号Sample_Φ1とハイレベルの第3サンプリング信号Sample_Φ2が供給される図24に示したΦ0エッジ検出回路1050の第2のエッジ検出回路10502の排他的論理和回路105020の出力はローレベルを維持する。また、第3クロック信号CLK2の立ち上がりタイミングt=t2の以降も第3サンプリング信号Sample_Φ2もハイレベルを維持する。排他的論理和回路105020のローレベルの出力とハイレベルの第1ゲート制御信号GSEL_Φ0が供給される論理積回路105023の出力、すなわちΦ0エッジ検出回路1050からの1位相アップ出力信号UP1_Φ0もローレベルを維持する。また、この時には、図23に示したエッジ検出回路105では、ローレベルの第2ゲート制御信号GSEL_Φ1によってΦ1エッジ検出回路1051は依然として非活性状態に制御されていることから、その1位相アップ出力信号UP1_Φ1は一貫してローレベルを維持している。同様に、ローレベルの第4ゲート制御信号GSEL_Φ3により非活性状態に制御されたΦ3エッジ検出回路1053から生成される1位相ダウン信号DN1_Φ3もローレベルを維持して、ローレベルの第5ゲート制御信号GSEL_Φ4により非活性状態に制御されたΦ4エッジ検出回路1054から生成される2位相ダウン信号DN2_Φ4もローレベルを維持する。従って、タイミングt2の直前のタイミングでは、2位相アップ出力信号UP2_Φ0はハイレベルであり、1位相アップ出力信号UP1_Φ1と1位相ダウン信号DN1_Φ3と2位相ダウン信号DN2_Φ4とは上述したようにローレベルとなっているので、この1個のハイレベル入力信号と3個のローレベル入力信号に応答して4入力論理和回路10523の出力はハイレベルとされる。従って、第3クロック信号LK2の立ち上がりタイミングt=t2で遅延型フリップフロップDFF105124は4入力論理和回路10523のハイレベルの出力信号をCLK2でサンプリングするので、遅延型フリップフロップDFF105124の出力信号としての第3エッジ検出信号Edge_Φ2はローレベルからハイレベルに遷移する。その結果、タイミングt=t2で第3エッジ検出信号Edge_Φ2がハイレベルに遷移することにより、図26に示したΦ0位相選択信号生成回路1030では、セレクタ10302は1側の入力端子を選択状態として、中間タイミングの第1エッジ検出信号Edge_Φ0のローレベル信号を後段回路の2個の遅延型フリップフロップDFF10304、10305に伝達する。そしてタイミングt=t3の第4クロック信号CLK3の立ち上がりエッジで、遅延型フリップフロップDFF10304はセレクタ10302の選択出力信号である第1エッジ検出信号Edge_Φ0のローレベル信号をサンプリングする。その結果、遅延型フリップフロップDFF10304の出力信号からの第1ゲート制御信号GSEL_Φ0は、ハイレベルからローレベルに遷移する。その結果、タイミングt=t3からは、ローレベルの第1ゲート制御信号GSEL_Φ0に応答して、図23に示したエッジ検出回路105のΦ0エッジ検出回路1050は活性状態から非活性状態へと遷移するので、エッジ検出回路105によるエッジ検出位相の位相0の選択が終了する。次に、タイミングt=t0の第1クロック信号CLK0の立ち上がりエッジにおいて、図26に示したΦ0位相選択信号生成回路1030では、セレクタ10302で選択された中間タイミングの第1エッジ検出信号Edge_Φ0のローレベル信号が遅延型フリップフロップDFF10305によりサンプリングされる。従って、遅延型フリップフロップDFF10305の出力信号であるΦ3位相選択信号PSEL_Φ3は、ハイレベルからローレベルへと遷移する。従って、タイミングt=t0では、Φ3位相選択信号PSEL_Φ3がハイレベルからローレベルとなって、またその他の位相選択信号PSEL_Φ0~Φ2、Φ4~Φ5もローレベルであるため、図14に示したクロックデータ生成回路104は再生クロックRCLKの非選択状態の遮断状態となって、再生クロックRCLKはローレベルとなる。一方、図27に示すΦ2位相選択信号生成回路1032では、ハイレベルの第3エッジ検出信号Edge_Φ2に応答してセレクタ10322は1側の入力端子を選択状態とするので、中間タイミングのハイレベルの第3エッジ検出信号Edge_Φ2を後段回路の2個の遅延型フリップフロップDFF10324、DFF10325に伝達する。すなわち、タイミングt=t5の第6クロック信号CLK5の立ち上がりエッジで遅延型フリップフロップDFF10324は、セレクタ10322の出力信号である第3エッジ検出信号Edge_Φ2のハイレベル信号をサンプリングするので、遅延型フリップフロップDFF10324の出力信号である第3ゲート制御信号GSEL_Φ2はローレベルからハイレベルに遷移する。従って、タイミングt=t5からハイレベルの第3ゲート制御信号GSEL_Φ2に応答して、図23に示したエッジ検出回路105のΦ2エッジ検出回路1052は非活性状態から活性状態へと遷移するので、エッジ検出回路105によるエッジ検出位相の位相2の選択が開始する。次に、タイミングt=t2の第3クロック信号CLK2の立ち上がりエッジにおいて、図27に示すΦ2位相選択信号生成回路1032では遅延型フリップフロップDFF10325はセレクタ10325の出力信号である第3エッジ検出信号Edge_Φ2のハイレベル信号をサンプリングする。従って、遅延型フリップフロップDFF10325の出力信号としての第6位相選択信号PSEL_Φ5は、ローレベルからハイレベルへ遷移する。従って、タイミングt=t2からは、図14に示したクロックデータ生成回路104から生成される再生クロックRCLKとして、それまで選択されていた第4クロック信号CLK3に代わり第6クロック信号CLK5が選択されるようになる。上述した動作説明から、図14に示したクロックデータ生成回路104の選択位相が、最初の第4クロック信号CLK3から第5クロック信号CLK4を経由せずに直接に第6クロック信号CLK5に変更されたことが確認できる。最初に説明した本発明の実施の形態1では、エッジ検出と再生クロックの位相選択とで一回に遷移可能な位相が1位相分に限定されていた。従って、受信データ信号RXDATAのエッジ位置が一度に2クロック位相分遷移した場合には、2回の状態遷移を経由することで、エッジ検出の位相選択および再生クロックの位相選択を受信データ信号RXDATAのデータエッジの変動に追従するものである。一方、図22乃至図28を参照して説明した本発明の実施の形態2では、エッジ検出と再生クロックとの位相選択とで一回に遷移可能な位相が2位相分に拡張されている。従って、受信データ信号RXDATAのエッジ位置が、ジッタ等の影響により一回に2位相分変動した場合でも、1回の状態遷移によりエッジ検出の位相選択および再生クロックの位相選択を受信データ信号RXDATAのデータエッジの変動に追従することが可能となる。さらに、図28に示したタイミングチャートのタイミングt=teで受信データ信号RXDATAのデータエッジの位置が、第3クロック信号CLK2の立ち上がりエッジと第4クロック信号CLK3の立ち上がりエッジの略中央に存在する場合でも、エッジ検出位相には第3クロック信号CLK2の位相2が安定的に選択されることが理解される。その理由は、ハイレベルの第3ゲート制御信号GSEL_Φ2によって現在選択されているエッジ検出位相である位相2の第3クロック信号CLK2の立ち上がりエッジから見て±1位相の範囲内に、タイミングt=teの受信データ信号RXDATAのデータエッジの位置が存在しているためである。また図28に示したタイミングチャートのタイミングt=teにおいて受信データ信号RXDATAのデータエッジの位置が、第2クロック信号CLK1の立ち上がりエッジと第3クロック信号CLK2の立ち上がりエッジの間に存在して、更に極めて第3クロック信号CLK2のエッジの近傍に存在する場合でも、エッジ検出位相には第3クロック信号CLK2の位相2が安定的に選択されることが理解される。その理由は、ハイレベルの第3ゲート制御信号GSEL_Φ2により現在選択されているエッジ検出位相である位相2の第3クロック信号CLK2の立ち上がりエッジから見て±1位相の範囲内に、タイミングt=teの受信データ信号RXDATAのデータエッジの位置が存在しているためである。また図28に示したタイミングチャートのタイミングt=teにおいて受信データ信号RXDATAのデータエッジの位置が、第3クロック信号CLK2の立ち上がりエッジと第4クロック信号CLK3の立ち上がりエッジの間に存在して、更に極めて第3クロック信号CLK2のエッジの近傍に存在する場合でも、エッジ検出位相には第3クロック信号CLK2の位相2が安定的に選択されることが理解される。その理由は、ハイレベルの第3ゲート制御信号GSEL_Φ2により現在選択されているエッジ検出位相である位相2の第3クロック信号CLK2の立ち上がりエッジから見て±1位相の範囲内に、タイミングt=teの受信データ信号RXDATAのデータエッジの位置が存在しているためである。また前述したように図22乃至図28を参照して説明した本発明の実施の形態2のクロックデータリカバリ回路1では、電源投入時もしくはスタンバイ解除時の初期化動作においては、ある任意のエッジ検出位相、例えば位相0である第1クロック信号CLK0の立ち上がりエッジが初期エッジ検出位相として選択される。この初期化動作時のエッジ検出位相において第1クロック信号CLK0の立ち上がりエッジに対して、受信データ信号RXDATAのデータの立ち上がりエッジもしくは立下りエッジの位置が、第1クロック信号CLK0の位相である位相0から±1位相の範囲内に存在する場合を想定する。この場合には、現在選択されているエッジ検出位相である第1クロック信号CLK0の位相が、エッジ検出位相として選択され保持される。一方、受信データ信号RXDATAのデータの立ち上がりエッジもしくは立下りエッジの位置が、第4クロック信号CLK3の立ち上がりエッジから第6クロック信号CLK5の立ち上がりエッジとの間に存在する場合、もしくは第2クロック信号CLK1の立ち上がりエッジと第4クロック信号CLK3の立ち上がりエッジの間に存在する場合を想定する。この場合には、上述したエッジ検出位相の遷移期間を経由することで、最終的に検出エッジ回路105での検出エッジの選択位相とクロックデータ生成回路104での再生クロックRCLKの位相を受信データ信号RXDATAのデータエッジの変化に追従させることが可能となる。以上、説明したように、図22乃至図28を参照して説明した本発明の実施の形態2のクロックデータリカバリ回路1は、受信データエッジが多相クロックの任意のクロック位相近傍に存在している場合においても、高頻度の選択位相の切り換え動作を生じさせないので、高いジッタ耐性を有することが理解される。[実施の形態3]《クロックデータリカバリ回路の構成》図29は、本発明の実施の形態3によるクロックデータリカバリ回路1の構成を示す図である。図29に示す本発明の実施の形態3によるクロックデータリカバリ回路1は、図4に示した本発明の実施の形態1および図22に示した本発明の実施の形態2によるクロックデータリカバリ回路1と同様に、サンプリング回路106、エッジ検出回路105、位相選択信号生成回路103、クロックデータ生成回路104から構成される。図29に示す本発明の実施の形態3によるクロックデータリカバリ回路1が図4に示した本発明の実施の形態1および図22に示した本発明の実施の形態2によるクロックデータリカバリ回路1と相違するのは、下記の点である。すなわち、図29に示した本発明の実施の形態3によるクロックデータリカバリ回路1のエッジ検出回路105では、第1のエッジ検出回路105M1と第2のエッジ検出回路105M2とを含むΦMエッジ検出回路105Mの出力には積分器INTが接続されている。積分器INTは、ΦMエッジ検出回路105Mの第1のエッジ検出回路105M1のエッジ検出結果と第2のエッジ検出回路105M2のエッジ検出結果を平均化処理する機能を有している。《エッジ検出回路》図30は、図29に示した本発明の実施の形態3によるクロックデータリカバリ回路1のエッジ検出回路105の構成を示す図である。本発明の実施の形態3による図30に示すエッジ検出回路105は、本発明の実施の形態1による図6に示したエッジ検出回路105と同様に、多相クロック信号CLK0~CLK5の位相数と同一の数である6個のΦMエッジ検出回路1050~1055と、6個の2入力論理和回路10503~10553と、6個の遅延型フリップフロップDFF105104~105154とを含んでいる。更に、図30に示すエッジ検出回路105は6個の積分器105105~105155を含み、6個の積分器105105~105155は6個のΦMエッジ検出回路1050~1055の出力と入力論理和回路10503~10553の入力との間に接続されている。すなわち、6個の積分器105105~105155は、6個のΦMエッジ検出回路1050~1055からの6個のダウン信号DN_Φ0~DN_Φ5と6個のアップ信号UP_Φ0~UP_Φ5によるエッジ検出結果を平均化処理する機能を有する。すなわち、6個の積分器105105~105155から生成される6個の平均化ダウン信号DN’_Φ0~DN’_Φ5と6個の平均化アップ信号UP’_Φ0~UP’_Φ5とは、6個の2入力論理和回路10503~10553の12個の入力端子に供給される。その結果、図29に示す本発明の実施の形態3によるクロックデータリカバリ回路1によれば、受信データ信号RXDATAに含まれるランダムジッタに起因するジッタ劣化を減少させることができる。更に、図30に示す本発明の実施の形態3によるエッジ検出回路105によれば、6個のゲート制御信号GSEL_Φ0~GSEL_Φ5によって現在非選択のエッジ検出位相に対応する5個の積分器の動作を遮断することが可能となる。従って、6個の積分器105105~105155の追加による消費電流と消費電力の増大を抑圧することが可能となる。図30に示した本発明の実施の形態3によるエッジ検出回路105に含まれた6個のΦMエッジ検出回路1050~1055と6個の2入力論理和回路10503~10553と6個の遅延型フリップフロップDFF105104~105154の各動作それ自身は図6に示した本発明の実施の形態1によるエッジ検出回路105と同一であるので、説明を省略する。《積分器の構成および動作》図31は、図30に示した本発明の実施の形態3によるエッジ検出回路105に含まれた積分器105105の構成を示す図である。図31に示すように、積分器105105は、カウンタ1051051とアップダウンカウンタ1051052とデコーダ1051053とから構成されている。図32は、図31に示した本発明の実施の形態3による積分器105105の動作を示す図である。カウンタ1051051には第1クロック信号CLK0が供給され、カウンタ1051051は所定数の第1クロック信号CLK0の立ち上がりエッジの個数をカウントする毎にハイレベルのトリガ信号TRIGを生成してデコーダ1051053とアップダウンカウンタ1051052とに供給する。尚、トリガ信号TRIGのハイレベル期間は、第1クロック信号CLK0の1周期に設定されている。一方、アップダウンカウンタ1051052は、図30に示したエッジ検出回路105のΦ0エッジ検出回路1050から供給されるアップ信号UP_Φ0の値とダウン信号DN_Φ0の値とを第1クロック信号CLK0の立ち上がりエッジに同期して積算する。従って、アップダウンカウンタ1051052は、この積算値であるカウント信号COUNTをデコーダ1051053に供給する。またアップダウンカウンタ1051052は、カウンタ1051051から供給されるハイレベルのトリガ信号TRIGに応答して内部のカウント値であるカウント信号COUNTの値を初期値0にリセットする。アップダウンカウンタ1051052は、第1クロック信号CLK0の立ち上がりエッジにおいてアップ信号UP_Φ0がハイレベルの場合には、現在のカウント値に対して1分インクリメントして、反対にダウン信号DN_Φ0がハイレベルなら現在のカウント値に対して-1デクリメントして、更にアップ信号UP_Φ0とダウン信号DN_Φ0の両者がローレベルの場合には、現在のカウント値を保持する。すなわち、カウンタ1051051により規定された所定のクロックの立ち上がりエッジの個数毎に、アップ信号UP_Φ0とダウン信号DN_Φ0の合計値を算出可能となる。またデコーダ1051053は、カウンタ1051051の出力信号TRIGの立ち上がりエッジに応答して、アップダウンカウンタ1051052の出力からのカウント信号COUNTの値をラッチする。すなわち、デコーダ1051053は、このカウント信号COUNTの値に応答して、平均化アップ信号UP’Φ0または平均化ダウン信号DN’Φ0を生成する。例えば、カウンタ1051051の出力から生成されるトリガ信号TRIGの到来間隔が第1クロック信号CLK0の16周期と想定すると、この16周期の間にアップダウンカウンタ1051052が積分平均化処理を実行する。アップダウンカウンタ1051052の出力からのカウント信号COUNTの値が3以上の場合には、デコーダ1051053は、ハイレベルの平均化アップ信号UP’Φ0を出力して、また反対に、アップダウンカウンタ1051052の出力からのカウント信号COUNTの値が-3よりも小さい場合には、デコーダ1051053は、ハイレベルの平均化ダウン信号DN’Φ0を出力する。また、アップダウンカウンタ1051052の出力からのカウント信号COUNTの値が-2~2の範囲の場合には、デコーダ1051053は、平均化アップ信号UP’Φ0と平均化ダウン信号DN’Φ0の両者をローレベルとする動作を実行する。上述の説明から明らかなように、図30に示したように積分器105105をΦ0エッジ検出回路1050の出力に接続することにより、積分器105105はΦ0エッジ検出回路1050からのアップ信号UP_Φ0とダウン信号DN_Φ0の値とを積分平均化処理した平均化アップ信号UP’Φ0と平均化ダウン信号DN’Φ0とを後段回路の2入力論理和回路10513、10553とにそれぞれ供給するものである。このように図30に示した本発明の実施の形態3によるエッジ検出回路105に6個の積分器105105~105155を追加することによって、図29に示した本発明の実施の形態3によるクロックデータリカバリ回路1はランダムジッタ等による受信データ信号RXDATAのデータエッジの位置変動によるエッジ検出位相の変動および再生クロックの位相変動を低減することが可能となる。図29乃至図32を参照して説明した本発明の実施の形態3によるクロックデータリカバリ回路1によれば、図4乃至図15を参照して説明した本発明の実施の形態1のクロックデータリカバリ回路1と同様に、多相クロックの位相数と消費電力と半導体チップ面積との増大を軽減可能なバーサンプリング方式デジタルクロックデータリカバリ回路を提供することが可能となる。更に、図29乃至図32を参照して説明した本発明の実施の形態3によるクロックデータリカバリ回路1は積分平均化処理を実行する6個の積分器105105~105155をエッジ検出回路105に使用しているので、ランダムジッタ等による受信データ信号RXDATAのデータエッジの位置変動によるエッジ検出位相の変動および再生クロックの位相変動を低減することが可能となる。従って、ホストとデバイスとの間の周波数偏差が存在しないインターフェース規格であるPCI-Express、MIPI等において利用可能なジッタ耐性の強いクロックデータリカバリ回路1を実現することが可能となる。[実施の形態4]図33は、本発明の実施の形態4によるクロックデータリカバリ回路1の構成を示す図である。図33に示す本発明の実施の形態4によるクロックデータリカバリ回路1は、図4に示した本発明の実施の形態1によるクロックデータリカバリ回路1と同様に、サンプリング回路106、エッジ検出回路105、位相選択信号生成回路103、クロックデータ生成回路104から構成されているだけではなく、多相クロック生成回路107が追加されている。図33に示す本発明の実施の形態4によるクロックデータリカバリ回路1の多相クロック生成回路107は、クロックデータリカバリ回路1の外部に配置されたPLLから生成された1位相の差動クロック信号CLKINが供給される。多相クロック生成回路107は差動クロック信号CLKINに応答して、6相クロック信号CLK0~CLK5をクロックデータリカバリ回路1の内部で生成する。その結果、図33に示した本発明の実施の形態4によるクロックデータリカバリ回路1によれば、図4に示した本発明の実施の形態1によるクロックデータリカバリ回路1のように、6相クロック信号CLK0~CLK5の多数の信号配線をクロックデータリカバリ回路1の外部と接続する必要性を解消することが可能となる。従って、図33に示した本発明の実施の形態4によれば、多相クロックの間のクロックスキューを低減することが可能となって、クロックデータリカバリ回路1からのデータ復元の精度を向上することが可能となる。《多相クロック生成回路》図34は、図33に示す本発明の実施の形態4によるクロックデータリカバリ回路1の多相クロック生成回路107の構成を示す図である。図34に示す多相クロック生成回路107は、位相比較器10701と、チャージポンプ10702と、ループフィルタ10704と、電圧制御遅延線路10703とを含むディレイドロックドループによって構成されている。位相比較器10701は、クロックデータリカバリ回路1の外部に配置されたPLLから生成されたクロック信号CLKINと電圧制御遅延線路10701の出力信号の6相クロック信号CLK0~CLK5中の1個のクロック信号CLK0との位相差を比較して、この位相差に対応する時間のパルス幅を有するアップ信号UPもしくはダウン信号DNを生成する。チャージポンプ10702はアップ信号UPもしくはダウン信号DNに応答してループフィルタ10704に上述の位相差に比例した充電電流または放電電流を供給して、ループフィルタ10704に供給される制御電圧Vcを生成する。電圧制御遅延線路10703は、上述の制御電圧Vcに応答して入力のクロック信号CLKINに関係する遅延量を制御して、6相クロック信号CLK0~CLK5を出力する。このフィードバックループによって、位相比較器10701の入力クロック信号CLKINの位相とフィードバッククロック信号CLK0の位相とは略一致するものとなる。図35は、図34に示した多相クロック生成回路107の電圧制御遅延線路10703の構成を示す図である。図35に示す電圧制御遅延線路10703は、3段の縦続接続された差動電圧制御遅延線路107030~107032によって構成されている。1段目の差動電圧制御遅延線路107030の差動入力端子にはPLLから生成された差動クロック信号CLKINが供給され、1段目の差動電圧制御遅延線路107030の差動出力信号CLK1、CLK4は2段目の差動電圧制御遅延線路107031の差動入力端子に供給される。2段目の差動電圧制御遅延線路107031の差動出力信号CLK2、CLK5は3段目の差動電圧制御遅延線路107032の差動入力端子に供給され、3段目の差動電圧制御遅延線路107032の差動出力信号CLK3、CLK0が生成される。このようにして、図35に示した電圧制御遅延線路10703は、6相クロック信号CLK0~CLK5を生成するものである。また図34に示した多相クロック生成回路107では、ループフィルタ10704の容量値を数pF程度の小さな値に設定することが可能である。その結果、図33乃至図35を参照して説明した本発明の実施の形態4によるクロックデータリカバリ回路1によれば、クロックデータリカバリ回路1の外部に配置されて大きな容量のループフィルタを使用するPLLと比較して、電子部品を搭載する配線基板の面積の増大を軽減することが可能となる。[実施の形態5]図36は、本発明の実施の形態5による送受信LSI7のインターフェースユニット11の構成を示す図である。図1に示した本発明に先立って本発明者等によって検討された送受信LSI7のインターフェースユニット11は、シリアライザ14、第1のPLL回路16、第2のPLL回路13、デシリアライザ15、クロックデータリカバリ回路1から構成されていた。それに対して、図36に示した本発明の実施の形態5による送受信LSI7のインターフェースユニット11では、受信用のPLL回路と送信用のPLL回路とに単一のPLL回路13が共用化されることが可能となったので、送受信LSI7の半導体チップ占有面積が大幅に削減されたものである。図36に示したインターフェースユニット11では、クロックデータリカバリ回路1はホスト2から受信した受信データ信号RXDATAと単一のPLL回路13から生成される6相クロック信号CLK0~CLK5または差動クロック信号CLKINに応答して再生クロックRCLKと再生データRDATAとを再生するものである。シリアルパラレル変換器としてのデシリアライザ15は、クロックデータリカバリ回路1によって再生された再生クロックRCLKと再生データRDATAから、パラレル受信データDRを生成するものである。また、パラレルシリアル変換器としてのシリアライザ14は、単一のPLL回路13から生成される6相クロック信号CLK0~CLK5または差動クロック信号CLKINを使用して、パラレル送信データDTからシリアル送信データTXDATAを生成してホスト2へ転送するものである。図36で説明した単一の共用化PLL回路13もしくは図33と図34で説明した多相クロック生成回路107は、従来ではクロックデータリカバリ回路の量子化誤差を低減するためには、12位相程度の大きな個数の多相クロックを必要としていたので、消費電流が大きく、半導体チップ面積も大きなものであった。それに対して、図36に示した本発明の実施の形態5による送受信LSI7のインターフェースユニット11のクロックデータリカバリ回路1として、上述した本発明の実施の形態1乃至実施の形態4のいずれかに記載されたクロックデータリカバリ回路が特に使用されるものである。従って、図36に示した本発明の実施の形態5によれば、上述した単一の共用化PLL回路13または多相クロック生成回路107の多相クロック信号の位相数を、従来の12位相の半分の6位相に設定することが可能となる。その結果、図36に示した本発明の実施の形態5によれば、低消費電流と半導体チップ占有面積が削減され、更に再生クロックRCLKと再生RDATAを安定して再生することが可能なでクロックデータリカバリ回路を内蔵するインターフェースユニット11を実現することが可能となる。[実施の形態6]図37は、本発明の実施の形態6による送受信LSI7の構成を示す図である。図37に示した本発明の実施の形態6による送受信LSI7は、図36で説明した本発明の実施の形態5による送受信LSI7のインターフェースユニット11に、記録再生ユニット8を接続したものである。図37に示した本発明の実施の形態6による記録再生ユニット8は、光ディスク5に光ビームを照射してデータの読み出しと書き込みを実行する光ピックアップ6と接続可能とされている。記録再生ユニット8は、インターフェースユニット11を介してホスト2から供給される書き込み信号を信号処理して光ピックアップ6に供給することにより光ディスク5へのデータの書き込みを実行する。その一方で、記録再生ユニット8は、光ディスク5からのデータの読み出しでは光ピックアップ6から供給される読み出し信号を信号処理してンターフェースユニット11に供給する。図37に示す本発明の実施の形態6による送受信LSI7には水晶振動子3に接続され、この水晶振動子3によって記録再生ユニット8に供給される動作クロックの周波数Frefが決定される。また、この周波数Frefは、インターフェースユニット11内部の単一の共用化PLL回路13のデバイス側スプレッドスペクトラム周波数のベース周波数を決定する。スプレッドスペクトラムクロック発生器として構成される単一の共用化PLL回路13は、このベース周波数よりも低い周波数を持つクロック信号を生成する。スプレッドスペクトラムクロック信号の周波数は、例えば3角波形状に周期的に変化されることによって、クロック信号の不要輻射が軽減されることが可能となる。以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、図37に示した本発明の実施の形態6による送受信LSI7において、データ記録のための記録媒体5は、回転駆動されるHDD/CD/DVD/BD等のディスク記録媒体に限定されるものではなく、大容量半導体不揮発性メモリファイルを使用することも可能である。