"共通ビット線と、前記共通ビット線と電気的に接続される複数の分割ビット線と、ソース線と、ワード線と、信号線と、選択線と、前記選択線とゲート電極において電気的に接続される選択トランジスタと、複数のメモリセルでなるメモリセルアレイと、を有し、前記メモリセルアレイを構成する前記複数のメモリセルは、複数行ごとに複数のブロックに分割され、前記共通ビット線は、各ブロックにおいて、前記選択トランジスタを介して前記分割ビット線と電気的に接続されており、前記メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有し、前記第1のチャネル形成領域は、前記第2のチャネル形成領域とは異なる半導体材料を含んで構成され、前記ソース線は、前記第1のソース電極と電気的に接続され、前記分割ビット線は、前記第1のドレイン電極および前記第2のソース電極と電気的に接続され、前記ワード線は、前記容量素子の電極の一方と電気的に接続され、前記信号線は、前記第2のゲート電極と電気的に接続され、前記第1のゲート電極と、前記第2のドレイン電極と、前記容量素子の電極の他方とは電気的に接続されて電荷が保持されるノードを構成する半導体装置。共通ビット線と、前記共通ビット線と電気的に接続される複数の分割ビット線と、ソース線と、ワード線と、第1信号線と、第2信号線と、選択線と、前記選択線とゲート電極において電気的に接続される選択トランジスタと、複数のメモリセルでなるメモリセルアレイと、を有し、前記メモリセルアレイを構成する前記複数のメモリセルは、複数行ごとに複数のブロックに分割され、前記共通ビット線は、各ブロックにおいて、前記選択トランジスタを介して前記分割ビット線と電気的に接続されており、前記メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有し、前記第1のチャネル形成領域は、前記第2のチャネル形成領域とは異なる半導体材料を含んで構成され、前記ソース線は、前記第1のソース電極と電気的に接続され、前記分割ビット線は、前記第1のドレイン電極と電気的に接続され、前記ワード線は、前記容量素子の電極の一方と電気的に接続され、前記第1信号線は、前記第2のゲート電極と電気的に接続され、前記第2信号線は、前記第2のソース電極と電気的に接続され、前記第1のゲート電極と、前記第2のドレイン電極と、前記容量素子の電極の他方とは電気的に接続されて電荷が保持されるノードを構成する半導体装置。前記第2のトランジスタの前記第2のチャネル形成領域は、酸化物半導体を含んで構成される請求項1または請求項2に記載の半導体装置。前記第1のトランジスタの前記第1のチャネル形成領域は、単結晶シリコンを含んで構成される請求項1乃至請求項3のいずれか一に記載の半導体装置。前記選択トランジスタのチャネル形成領域は、単結晶シリコンを含んで構成される請求項1乃至請求項4のいずれか一に記載の半導体装置。上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。開示する発明では、高純度化された酸化物半導体を用いて半導体装置を構成する。高純度化された酸化物半導体を用いて構成したトランジスタは、リーク電流が極めて小さいため、長期間にわたって情報を保持することが可能である。より具体的には、例えば次のような構成を採用することができる。本発明の一態様は、共通ビット線と、共通ビット線と電気的に接続される複数の分割ビット線と、ソース線と、ワード線と、信号線と、選択線と、選択線とゲート電極において電気的に接続される選択トランジスタと、複数のメモリセルでなるメモリセルアレイと、を有し、メモリセルアレイを構成する複数のメモリセルは、複数行ごとに複数のブロックに分割され、共通ビット線は、各ブロックにおいて、選択トランジスタを介して分割ビット線と電気的に接続されており、メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有し、第1のチャネル形成領域は、第2のチャネル形成領域とは異なる半導体材料を含んで構成され、ソース線は、第1のソース電極と電気的に接続され、分割ビット線は、第1のドレイン電極および第2のソース電極と電気的に接続され、ワード線は、容量素子の電極の一方と電気的に接続され、信号線は、第2のゲート電極と電気的に接続され、第1のゲート電極と、第2のドレイン電極と、容量素子の電極の他方とは電気的に接続されて電荷が保持されるノードを構成する半導体装置である。本発明の他の一態様は、共通ビット線と、共通ビット線と電気的に接続される複数の分割ビット線と、ソース線と、ワード線と、第1信号線と、第2信号線と、選択線と、選択線とゲート電極において電気的に接続される選択トランジスタと、複数のメモリセルでなるメモリセルアレイと、を有し、メモリセルアレイを構成する複数のメモリセルは、複数行ごとに複数のブロックに分割され、共通ビット線は、各ブロックにおいて、選択トランジスタを介して分割ビット線と電気的に接続されており、メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン電極、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有し、第1のチャネル形成領域は、第2のチャネル形成領域とは異なる半導体材料を含んで構成され、ソース線は、第1のソース電極と電気的に接続され、分割ビット線は、第1のドレイン電極と電気的に接続され、ワード線は、容量素子の電極の一方と電気的に接続され、第1信号線は、第2のゲート電極と電気的に接続され、第2信号線は、第2のソース電極と電気的に接続され、第1のゲート電極と、第2のドレイン電極と、容量素子の電極の他方とは電気的に接続されて電荷が保持されるノードを構成する半導体装置である。上記の半導体装置において、第2のトランジスタの第2のチャネル形成領域は、酸化物半導体を含んで構成されることが好ましい。また、上記の半導体装置において、第1のトランジスタの第1のチャネル形成領域は、単結晶シリコンを含んで構成されることが好ましい。また、上記の半導体装置において、選択トランジスタのチャネル形成領域は、単結晶シリコンを含んで構成されることが好ましい。なお、上記においては、酸化物半導体材料を用いてトランジスタを構成しているが、開示する発明はこれに限定されない。酸化物半導体材料と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材料などを適用しても良い。なお、本明細書等において上や下という用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、上下という用語は説明の便宜のために用いる表現に過ぎない。また、本明細書等において電極や配線という用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線という用語は、複数の電極や配線が一体となって形成されている場合なども含む。なお、ソース電極、ドレイン電極及びゲート電極は単にソース、ドレイン及びゲートと呼んでもよい。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインという用語は、入れ替えて用いることができるものとする。酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用いたトランジスタより広義には、十分な高速動作が可能なトランジスタと、酸化物半導体を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。さらに、開示する発明の一態様では、メモリセルアレイの各ブロックにおいてビット線を、選択トランジスタを介して分割する構造とすることにより、半導体装置の消費電力を低減することができる。さらに、半導体装置の読み出し性能の向上を図ることができる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作について、図1乃至図4を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。<基本回路>はじめに、基本的な回路構成およびその動作について、図1を参照して説明する。図1A-1に示す半導体装置において、第1の配線1stLineとトランジスタ160のソース電極とは、電気的に接続され、第2の配線2ndLineとトランジスタ160のドレイン電極とは、電気的に接続されている。また、第3の配線3rdLineとトランジスタ162のソース電極またはドレイン電極とは、電気的に接続され、第4の配線4thLineと、トランジスタ162のゲート電極とは、電気的に接続されている。そして、トランジスタ160のゲート電極と、トランジスタ162のドレイン電極またはソース電極は、容量素子164の電極の一方と電気的に接続され、第5の配線5thLineと、容量素子164の電極の他方は電気的に接続されている。ここで、トランジスタ162には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とすることで、トランジスタ160のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子164を有することにより、トランジスタ160のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。なお、トランジスタ160については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。図1A-1に示す半導体装置では、トランジスタ160のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。はじめに、情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位が、トランジスタ160のゲート電極、および容量素子164に与えられる。すなわち、トランジスタ160のゲート電極には、所定の電荷が与えられる書き込み。ここでは、異なる二つの電位を与える電荷以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHというのいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極に与えられた電荷が保持される保持。トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート電極の電荷は長時間にわたって保持される。次に、情報の読み出しについて説明する。第1の配線に所定の電位定電位を与えた状態で、第5の配線に適切な電位読み出し電位を与えると、トランジスタ160のゲート電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジスタ160をnチャネル型とすると、トランジスタ160のゲート電極に電荷QHが与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲート電極に電荷QLが与えられている場合の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値とは、トランジスタ160をオン状態とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ160のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、電荷QHが与えられていた場合には、第5の配線の電位がV0>Vth_Hとなれば、トランジスタ160はオン状態となる。電荷QLが与えられていた場合には、第5の配線の電位がV0<Vth_Lとなっても、トランジスタ160はオフ状態のままである。その結果、第2の配線には異なる電位が現れ、第2の配線の電位を見ることで、保持されている情報を読み出すことができる。なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないためには、トランジスタ160が並列に接続されている場合には、読み出しの対象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジスタ160がオフ状態となるような電位、つまり、Vth_Hより小さい電位を与えればよい。また、トランジスタ160が直列に接続されている場合には、ゲート電極の状態にかかわらずトランジスタ160がオン状態となるような電位、つまり、Vth_Lより大きい電位を第5の配線に与えればよい。次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位新たな情報に係る電位が、トランジスタ160のゲート電極および容量素子164に与えられる。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極は、新たな情報に係る電荷が与えられた状態となる。このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。なお、トランジスタ162のドレイン電極またはソース電極は、トランジスタ160のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ162のドレイン電極またはソース電極とトランジスタ160のゲート電極が電気的に接続される部位をフローティングゲート部FGと呼ぶ場合がある。トランジスタ162がオフの場合、当該フローティングゲート部FGは絶縁体中に埋設されたと見ることができ、フローティングゲート部FGには電荷が保持される。酸化物半導体を用いたトランジスタ162のオフ電流は、シリコン半導体などで形成されるトランジスタの10万分の1以下であるため、トランジスタ162のリークによる、フローティングゲート部FGに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ162により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。例えば、トランジスタ162の室温25°Cでのオフ電流が10zA1zAゼプトアンペアは1×10-21A以下であり、容量素子164の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜トンネル絶縁膜の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。図1A-1に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図1A-2のように考えることが可能である。つまり、図1A-2では、トランジスタ160および容量素子164が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。R1およびC1は、それぞれ、容量素子164の抵抗値および容量値であり、抵抗値R1は、容量素子164を構成する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれ、トランジスタ160の抵抗値および容量値であり、抵抗値R2はトランジスタ160がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量の容量値に相当する。トランジスタ162がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値実効抵抗とも呼ぶをROSとすると、トランジスタ162のゲートリークが十分に小さい条件において、R1およびR2が、R1≧ROS、R2≧ROSを満たす場合には、電荷の保持期間情報の保持期間ということもできるは、主としてトランジスタ162のオフ電流によって決定されることになる。逆に、当該条件を満たさない場合には、トランジスタ162のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ162のオフ電流以外のリーク電流例えば、ソース電極とゲート電極の間において生じるリーク電流等が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。一方で、C1とC2は、C1≧C2の関係を満たすことが望ましい。C1を大きくすることで、第5の配線によってフローティングゲート部FGの電位を制御する際に、第5の配線の電位を効率よくフローティングゲート部FGに与えることができるようになり、第5の配線に与える電位間例えば、読み出しの電位と、非読み出しの電位の電位差を低く抑えることができるためである。上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、R1およびR2は、トランジスタ160のゲート絶縁層や容量素子164の絶縁層によって制御される。C1およびC2についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。本実施の形態で示す半導体装置においては、フローティングゲート部FGが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のフローティングゲート部FGは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。また、高電界が不要であり、大型の周辺回路昇圧回路などが不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差の最大値は、2段階1ビットの情報を書き込む場合、一つのメモリセルにおいて、5V以下、好ましくは3V以下とすることができる。容量素子164を構成する絶縁層の比誘電率εr1と、トランジスタ160を構成する絶縁層の比誘電率εr2とを異ならせる場合には、容量素子164を構成する絶縁層の面積S1と、トランジスタ160においてゲート容量を構成する絶縁層の面積S2とが、2S2≧S1望ましくはS2≧S1を満たしつつ、C1≧C2を実現することが容易である。すなわち、容量素子164を構成する絶縁層の面積を小さくしつつ、C1≧C2を実現することが容易である。具体的には、例えば、容量素子164を構成する絶縁層においては、酸化ハフニウムなどのhigh-k材料でなる膜、または酸化ハフニウムなどのhigh-k材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεr1を10以上、好ましくは15以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εr2=3~4とすることができる。このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に3段階以上の情報を書き込む構成とすることで、2段階の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷QL、高電位を与える電荷QHに加え、他の電位を与える電荷Qを第1のトランジスタのゲート電極に与えることで、多値化を実現することができる。この場合、F2が十分に小さくならない回路構成を採用しても十分な記憶容量を確保することができる。なお、上記説明は、電子を多数キャリアとするn型トランジスタnチャネル型トランジスタを用いる場合についてのものであるが、n型トランジスタに代えて、正孔を多数キャリアとするp型トランジスタを用いることができるのはいうまでもない。<応用例1>次に、図1に示す回路を応用したより具体的な回路構成および動作について、図2乃至図4を参照して説明する。図2は複数行ごとにブロックに分割された、複数のメモリセルを有する半導体装置の回路図の一例を示す。本発明の一態様に係る半導体装置は、メモリセル1100が、k行kは2以上の整数ごとにm個mは2以上の整数のブロック第1ブロック乃至第mブロックに分割され、縦k×m個列×横n個行nは2以上の整数のマトリクス状に配置されたメモリセルアレイと、k×m本の信号線Sと、k×m本のワード線WLと、n本の共通ビット線BLと、各メモリセルにおいて共通の共通ソース線SLと、m本の選択線Gと、m×n個の選択トランジスタ180と、m×n本の分割ビット線LBLと、によって構成されている。なお、共通ビット線BLは各ブロックにおいて、選択トランジスタ180を介して分割ビット線LBLと電気的に接続され、選択線Gは選択トランジスタ180のゲート電極と電気的に接続される。なお、図2において、各ブロックに複数本の同種類の配線が含まれる場合、配線の符号に数字を付記している。また、ブロックが異なる同種類の配線には、配線の符号に括弧書きで数字を付記している。ここで、メモリセル1100としては、図1A-1に示す構成が適用される。各メモリセル1100は、第1のトランジスタ、第2のトランジスタ、容量素子を有している。各メモリセル1100において、第1のトランジスタのゲート電極と、第2のトランジスタのドレイン電極またはソース電極と、容量素子の電極の一方とは、電気的に接続され、共通ソース線SLと、第1のトランジスタのソース電極とは、電気的に接続されている。さらに、分割ビット線LBLと、第1のトランジスタのドレイン電極と、第2のトランジスタのソース電極またはドレイン電極とは電気的に接続され、ワード線WLと、容量素子の電極の他方と、は電気的に接続され、信号線Sと、第2のトランジスタのゲート電極とは電気的に接続されている。つまり、共通ソース線SLが、図1A-1に示す構成における第1の配線1stLineに、分割ビット線LBLが第2の配線2ndLine及び第3の配線3rdLineに、信号線Sが第4の配線4thLineに、ワード線WLが第5の配線5thLineに相当する。なお、第2のトランジスタのソース電極またはドレイン電極は必ずしも、分割ビット線LBLと接続しなくても良く、例えば、図13に示すように、n本の第2信号線SSを形成し、各列において当該配線と電気的に接続されるようにしても良い。また、図2に示すメモリセルアレイの各ブロックにおいて、分割ビット線LBLの一には、同じ列に配置されたk個のメモリセル1100が接続されている。また、ワード線WLの一、及び、信号線Sの一には、それぞれ同じ行に配置されたn個のメモリセル1100が接続されている。また、選択線Gは各ブロックに1本配置され、同じ行に配置されたn個の選択トランジスタ180が接続されている。ここで、分割ビット線LBLは各ブロックにおいて、選択トランジスタ180を介して共通ビット線BLに接続されている、つまり、共通ビット線BLの一には、同じ列に配置された分割ビット線LBLが選択トランジスタ180を介してm本接続されている。また、共通ソース線SLは全てのメモリセルで共通としたが、列毎に一本、あるいは複数列に一本設けてもよい。ここで、メモリセルアレイの1ブロックに含まれるメモリセルの行数は、メモリセルアレイに含まれるメモリセルの数およびブロック数に応じて適宜決定すれば良く、例えば、8行乃至64行とするのが好ましい。また、共通ビット線BL、共通ソース線SL、信号線S、ワード線WL、選択線Gは、メモリセルアレイの周辺に形成された駆動回路と電気的に接続されている。当該駆動回路は、配線の種類ごとに独立して設けても良いし、複数の種類の配線が一つの駆動回路に電気的に接続されるように設けても良い。次に、書き込み動作および読み出し動作について説明する。図3は、図2に示す半導体装置の書き込み動作および読出し動作のタイミングチャートの一例である。第1ブロック第1行目のメモリセル1100への書き込みを行う場合と、第1ブロック第1行目のメモリセル1100からの読み出しを行う場合について説明する。なお、以下では、第1ブロック第1行第1列目のメモリセル1100以下メモリセル1,1,1とも記載するへ書き込むデータを1とし、第1ブロック第1行第2列乃至第1ブロック第1行第n列目のメモリセル1100以下メモリセル1,1,2~1,1,nとも記載するへ書き込むデータを0とする場合について説明する。はじめに、書き込みについて説明する。まず、選択線G1に電位V3を与え、第1ブロックの選択トランジスタ180をオン状態とし、共通ビット線BL1乃至BLnと分割ビット線LBL11乃至LBLn1をそれぞれ導通させる。また、選択線G2乃至Gmに電位0Vを与え、第2乃至第mブロックの選択トランジスタ180をオフ状態とし、共通ビット線BL1乃至BLnと分割ビット線LBL11乃至LBLn1以外の分割ビット線LBLとを非導通とする。このとき、第1ブロックにおいて、第1行目の信号線S11に電位V3を与え、第1行目の第2のトランジスタをオン状態とする。また、第2乃至第k行目の信号線S21乃至Sk1に電位V4V4≦0Vを与え、第2乃至第k行目の第2のトランジスタをオフ状態とする。そして、第1ブロックにおいて、第1行目のワード線WL11に電位0Vを、第2乃至k行目のワード線WL21乃至WLk1に電位V5V5≦0Vを与える。第2乃至k行目のワード線WL21乃至WLk1を電位V5とすることで、第2乃至k行目において、データ0、1のいずれが保持されているメモリセルであっても、第1のトランジスタはオフ状態となる。従って、第1ブロックの第2行目乃至第k行目においては、共通ソース線SLと共通ビット線BL1乃至BLnとが異なる電位であっても、電流は流れない。そして、第1列目の共通ビット線BL1に電位V2を与え、第2乃至第n列目の共通ビット線BL2乃至BLnには電位0Vを与える。同時に、共通ソース線SLにも電位V2を与える。その結果、メモリセル1,1,1のフローティングゲート部FGには電位V2が、メモリセル1,1,2~1,1,nのフローティングゲート部FGには電位0Vが与えられる。そして、第1行目の信号線S11の電位を0Vとして、第1行目の第2のトランジスタをオフ状態とすることで、書き込みを終了する。なお、ここでは、電位V3は、電位V2に第2のトランジスタのしきい値電圧を加えた値よりも高い電位とした。こうすることで、書き込み時に、メモリセル1,1,1のフローティングゲート部FGには電位V2が与えられる。また、ここでは、電位V2は第1のトランジスタのしきい値電圧より高い電位とする。こうすることで、後述する読み出し時のワード線WL11の電位を0Vとすることができ、好ましい。また、書き込み終了時には、共通ビット線BL1の電位を変化させる前に、第1ブロック第1行目の信号線S11を電位0Vとして、第1行目の第2のトランジスタをオフ状態とする。なお、書き込み時の動作電位は、例えば、V2=2V、V3=4V、V4=-2V、V5=-4Vとすることができる。ここで、選択ブロックである第1ブロックにおいては、非選択行のワード線WL21乃至ワード線WLk1に負電位電位V5を与える必要があるが、非選択ブロックである第2乃至mブロックにおいては、共通ビット線BLと分割ビット線LBLが非導通であるから、第2乃至mブロックの分割ビット線LBLを介して共通ビット線BLとソース線SLが導通することはない。このため、非選択ブロックである第2乃至mブロックにおいては、メモリセルのデータが保持できればよく、第1のトランジスタはオン状態であってもオフ状態であっても構わない。従って、非選択ブロックである第2乃至mブロックにおいて、ワード線WLおよび信号線Sの電位は、データ保持状態と同じ状態例えば0Vを保つことが出来る。このように、書き込み動作において、非選択ブロックのワード線WLおよび信号線Sの電位を変化させる必要がないので、非選択ブロックのワード線WLおよび信号線Sへの充放電などに伴う消費電力を削減することができる。つまり、各ブロックにおいて共通ビット線BLを、選択トランジスタ180を介して分割ビット線LBLに分割する構造とすることにより、書き込みの際の半導体装置の消費電力を低減することができる。ここで、書き込み動作において、第1ブロックにおける、第2乃至第k行目の信号線S21乃至Sk1と、第2乃至k行目のワード線WL21乃至WLk1に与える電位について説明する。第2乃至k行目のワード線WL21乃至WLk1に電位V5V5≦0Vを与える理由は、共通ビット線BLとソース線SLの間に定常電流が流れないようにするためである。第2乃至k行目のワード線WL21乃至WLk1に電位V5V5≦0Vを与えることで、第2乃至k行目において、データ0、1のいずれが保持されているメモリセルであっても、第1のトランジスタはオフ状態となる。従って、第1ブロックの第2行目乃至k行目においては、共通ソース線SLと共通ビット線BL1乃至BLnとが異なる電位であっても、電流は流れない。また、第1ブロックにおいて、第2乃至第k行目の信号線S21乃至Sk1に電位V4V4≦0Vを与える理由は、第2乃至第k行目のメモリセルのデータを保持するためである。第2乃至k行目のワード線WL21乃至WLk1に電位V5V5≦0Vを与えたことで、第2乃至第k行目のメモリセルのフローティングゲート部FGが負電位となる可能性がある。その場合でも、第2乃至第k行目の信号線S21乃至Sk1に電位V4V4≦0Vを与えることで、第2乃至第k行目の第2のトランジスタをオフ状態とすることができる。さらに、書き込み動作において、共通ソース線SLに与える電位について説明する。共通ビット線BLに電位V2データ1に対応が与えられている場合は、共通ビット線BLと共通ソース線SLは同電位であるから、定常電流は流れない。また、共通ビット線BLに0Vデータ0に対応が与えられている場合は、書き込みを行うメモリセルのフローティングゲート部FGには0Vが与えられるから、第1のトランジスタはオフ状態となる。従って、共通ビット線BLとソース線SL間に電流は流れないことがわかる。なお、書き込みデータが全て0の場合には、ソース線SLに電位0Vを与えても構わない。このように、当該書き込み動作では、書き込み時の共通ビット線BLに流れる電流を削減し、消費電力を低減することが可能である。次に、読み出しについて説明する。ここで、共通ビット線BL1乃至BLnには、図4に示す読み出し回路が電気的に接続されているとする。まず、選択線G1に電位V1を与え、第1ブロックの選択トランジスタ180をオン状態とし、共通ビット線BL1乃至BLnと分割ビット線LBL11乃至LBLn1をそれぞれ導通させる。また、選択線G2乃至Gmに電位0Vを与え、第2乃至第mブロックの選択トランジスタ180をオフ状態とし、共通ビット線BL1乃至BLnと分割ビット線LBL11乃至LBLn1以外の分割ビット線LBLとを非導通とする。このとき、第1ブロックにおいて、第1行目のワード線WL11に電位0Vを与え、第2乃至k行目のワード線WL21乃至WLk1には電位V5V5≦0Vを与える。ワード線WL11を電位0Vとすると、第1行目において、データ0が保持されているメモリセルの第1のトランジスタはオフ状態、データ1が保持されているメモリセルの第1のトランジスタはオン状態となる。ワード線WL21乃至WLk1を電位V5とすることで、第2乃至k行目において、データ0、1のいずれが保持されているメモリセルであっても、第1のトランジスタはオフ状態となる。また、第1ブロックにおいて、第1行目の信号線S11には電位0Vを、第2乃至第k行目の信号線S21乃至Sk1には電位V4V4≦0Vを与え、第1ブロックの第2のトランジスタを全てオフ状態としておく。ここで、第1ブロック第1行目のフローティングゲート部FGの電位は0VまたはV2であるから、信号線S11を電位0Vとすることで、第1ブロック第1行目の第2のトランジスタを全てオフ状態とすることができる。一方、第1ブロック第2乃至k行目のフローティングゲート部FGの電位は、ワード線WL21乃至WLk1に電位V5V5≦0Vが与えられると、負電位となる可能性がある。その場合でも、第2乃至第k行目の信号線S21乃至Sk1に電位V4V4≦0Vを与えることで、第1ブロック第2乃至第k行目の第2のトランジスタをオフ状態とすることができる。以上により、第1ブロックの第2のトランジスタを全てオフ状態とすることができる。その結果、共通ビット線BL1-共通ソース線SL間は、メモリセル1,1,1の第1のトランジスタがオン状態であるため低抵抗状態となり、共通ビット線BL2乃至BLn-共通ソース線SL間は、メモリセル1,1,2~1,1,nの第1のトランジスタがオフ状態であるため、それぞれ高抵抗状態となる。共通ビット線BL1乃至BLnに接続される読み出し回路は、共通ビット線-共通ソース線間の抵抗状態の高低から、データを読み出すことができる。読み出し回路として、図4に示す回路を用いる場合の出力電位について説明する。図4に示す読出し回路では、共通ビット線BLは、リードイネーブル信号RE信号によって制御されるスイッチを介して、クロックドインバータ、および、電位V1を与えられた配線にダイオード接続されたトランジスタに接続される。また、ソース線SLには低電位例えば0Vを与えておく。共通ビット線BL1-ソース線SL間は低抵抗であるため、クロックドインバータには低電位が入力され、出力DO1はHighとなる。共通ビット線BL2乃至BLn-各ソース線SL間は高抵抗であるため、クロックドインバータには高電位が入力され、出力DO2乃至DOnはLowとなる。なお、読み出し時の動作電位は、例えば、V1=2V、V4=-2V、V5=-4Vとすることができる。書き込み時と同様に読み出し時も、選択ブロックである第1ブロックにおいて、非選択行のワード線WL21乃至ワード線WLk1に負電位電位V5を与える必要があるが、非選択ブロックである第2乃至mブロックにおいては、共通ビット線BLと分割ビット線LBLが非導通であるから、第2乃至mブロックの分割ビット線LBLを介して共通ビット線BLとソース線SLが導通することはない。このため、非選択ブロックである第2乃至mブロックにおいては、メモリセルのデータが保持できればよく、第1のトランジスタはオン状態であってもオフ状態であっても構わない。従って、非選択ブロックである第2乃至mブロックにおいて、ワード線WLおよび信号線Sの電位は、データ保持状態と同じ状態例えば0Vを保つことが出来る。このように、読み出し動作において、非選択ブロックのワード線WLおよび信号線Sの電位を変化させる必要がないので、非選択ブロックのワード線WLおよび信号線Sへの充放電などに伴う消費電力を削減することができる。また、各ブロックにおいて共通ビット線BLを、選択トランジスタ180を介して分割ビット線LBLに分割する構造とすることにより、共通ビット線に流れるリーク電流を低減することができる。ビット線を分割しない場合には、ビット線に直接k×m個のメモリセルが接続されるが、本発明のようにビット線を分割した構造とすることで、共通ビット線に接続されるのはm個の選択トランジスタとなるためである。その結果、読み出し動作の安定性を向上させる、あるいは、読み出し動作の高速化を図ることが出来る。つまり、各ブロックにおいて共通ビット線BLを、選択トランジスタ180を介して分割ビット線LBLに分割する構造とすることにより、読み出しの際の半導体装置の消費電力を低減することができる。さらに、半導体装置の読み出し性能の向上を図ることができる。図2に示す半導体装置に、オフ電流が極めて小さい酸化物半導体を含む半導体装置を用いることにより、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。また、図2に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。そのため、図2に示す半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。さらに、図2に示す半導体装置では、各ブロックにおいて共通ビット線BLを、選択トランジスタ180を介して分割ビット線LBLに分割する構造とすることにより、書き込みおよび読み出しの際に非選択ブロックのワード線WLおよび信号線Sの電位をデータ保持状態と同じ状態例えば0Vを保つことが出来る。その結果、書き込みおよび読み出しの際に、非選択ブロックのワード線WLおよび信号線Sの電位を変化させる必要がないので、半導体装置の消費電力を低減することができる。さらに、半導体装置の読み出し性能の向上を図ることができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図5乃至図10を参照して説明する。<半導体装置の断面構成および平面構成>図5は、図1A-1に示す回路または図2に示すメモリセル1100に対応する半導体装置の構成の一例である。図5Aには、半導体装置の断面を、図5Bには、半導体装置の平面を、それぞれ示す。ここで、図5Aは、図5BのA1-A2およびB1-B2における断面に相当する。なお、図5Bでは、煩雑になることを避けるため、当該半導体装置の構成要素の一部配線154、配線158等を省略している。図5Aおよび図5Bに示す半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有する。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。トランジスタ160およびトランジスタ162は、nチャネル型トランジスタ、pチャネル型トランジスタのいずれも用いることができる。ここでは、トランジスタ160をnチャネル型トランジスタ、トランジスタ162をnチャネル型トランジスタとして説明する。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ162に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。図5におけるトランジスタ160は、ベース基板100上の半導体層中に設けられたチャネル形成領域134と、チャネル形成領域134を挟むように設けられた不純物領域132ソース領域およびドレイン領域とも記すと、チャネル形成領域134上に設けられたゲート絶縁層122aと、ゲート絶縁層122a上にチャネル形成領域134と重畳するように設けられたゲート電極128aと、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。また、ベース基板100上の半導体層中に設けられた不純物領域126には、導電層128bが接続されている。ここで、導電層128bは、トランジスタ160のソース電極やドレイン電極としても機能する。また、不純物領域132と不純物領域126との間には、不純物領域130が設けられている。また、トランジスタ160を覆うように絶縁層140が設けられている。なお、高集積化を実現するためには、図5に示すようにトランジスタ160がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲート電極128aの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域132を設けても良い。図5におけるトランジスタ162は、絶縁層140などの上に設けられた酸化物半導体層144と、酸化物半導体層144と電気的に接続されているソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bと、酸化物半導体層144、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142b、を覆うゲート絶縁層146と、ゲート絶縁層146上に酸化物半導体層144と重畳するように設けられたゲート電極148aと、を有する。ここで、酸化物半導体層144は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層144では、キャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。例えば、室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができる。なお、図5のトランジスタ162では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層144を用いているが、酸化物半導体層144が島状に加工されていない構成を採用しても良い。酸化物半導体層144を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層144の汚染を防止できる。また、図5に示すトランジスタ162は、ゲート電極148aと、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bとが重畳するような構造としているがこれに限られるものではない。例えば、酸化物半導体層144において、ゲート電極148aとも、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bとも重畳しない領域以下、オフセット領域というを有するような構造としても良い。オフセット領域は、トランジスタの駆動時において抵抗領域として機能するため、酸化物半導体層144にオフセット領域を設けることにより、トランジスタ162のオフ電流を低減することができる。図5における容量素子164は、ソース電極またはドレイン電極142a、ゲート絶縁層146、および導電層148b、で構成される。すなわち、ソース電極またはドレイン電極142aは、容量素子164の一方の電極として機能し、導電層148bは、容量素子164の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層144とゲート絶縁層146とを積層させる場合には、ソース電極またはドレイン電極142aと、導電層148bとの絶縁性を十分に確保することができる。なお、トランジスタ162および容量素子164において、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bの端部は、テーパー形状としてもよい。ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bの端部をテーパー形状とすることにより、ゲート絶縁層146の被覆性を向上させ、段切れを防止することができる。この場合、テーパー角は、例えば、30°以上60°以下とすることが好ましい。なお、テーパー角とは、テーパー形状を有する層例えば、ソース電極またはドレイン電極142aを、その断面ベース基板100の表面と直交する面に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。本実施の形態では、トランジスタ162および容量素子164が、トランジスタ160と少なくとも一部が重畳するように設けられている。このような平面レイアウトを採用することにより、半導体装置の高集積化を図ることができる。トランジスタ162および容量素子164の上には、絶縁層150が設けられている。そして、ゲート絶縁層146および絶縁層150に形成された開口には、配線154が設けられている。配線154は、メモリセルの一と他のメモリセルとを接続する配線であり、図2に示す半導体装置における、分割ビット線LBLとして機能する。配線154は、ソース電極またはドレイン電極142bと導電層128bとを介して、不純物領域126に接続されている。これにより、トランジスタ160におけるソース領域またはドレイン領域と、トランジスタ162におけるソース電極またはドレイン電極142bと、をそれぞれ異なる配線に接続する場合と比較して、配線の数を削減することができるため、半導体装置の集積度を向上させることができる。また、導電層128bを設けることにより、不純物領域126とソース電極またはドレイン電極142bの接続する位置と、ソース電極またはドレイン電極142bと配線154との接続する位置を、重畳して設けることができる。このような平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。さらに、配線154上には絶縁層156が設けられている。そして、絶縁層156上には、配線154と重畳するように配線158が設けられている。配線158は、メモリセルの一と他のメモリセルとを接続する配線であり、図2に示す半導体装置における、共通ビット線BLとして機能する。このように、配線154と重畳するように、配線158を設けることにより、配線158による占有面積の増加を抑制することができる。これにより、半導体装置の集積度を下げることなく、図2に示す半導体装置を製造することができる。このような平面レイアウトを採用することにより、最小加工寸法をFとして、メモリセルの占める面積を例えば8F2~20F2とすることが可能である。次に、図5に示す半導体装置と同一基板上に形成される、図2に示す選択トランジスタ180に対応する半導体装置の構成の一例について図6を用いて説明する。ここで、図6のC1側は、図5のB2側と同じ部分を示している。図6において、図5と同様の部分については同じ符号を用い、その繰り返しの説明は省略する。図6Aには、半導体装置の断面を、図6Bには、半導体装置の平面を、それぞれ示す。ここで、図6Aは、図6BのC1-C2における断面に相当する。なお、図6Bでは、煩雑になることを避けるため、当該半導体装置の構成要素の一部不純物領域130、不純物領域132等を省略している。図6Aおよび図6Bに示す半導体装置は、下部に上述の第1の半導体材料を用いた選択トランジスタ180を有する。このように、選択トランジスタ180に第1の半導体材料を用いることにより、選択トランジスタ180の高速動作が容易になるので、先の実施の形態に示す半導体装置の書き込みおよび読み出し動作の高速化を図ることができる。選択トランジスタ180は、nチャネル型トランジスタ、pチャネル型トランジスタのいずれも用いることができる。ここでは、選択トランジスタ180をnチャネル型トランジスタとして説明する。また、トランジスタ160およびトランジスタ162と同様に、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。図6における選択トランジスタ180は、図5に示すトランジスタ160と同様の構造を有しており、ベース基板100上の半導体層中に設けられたチャネル形成領域184と、チャネル形成領域184を挟むように設けられた不純物領域132ソース領域およびドレイン領域とも記すと、チャネル形成領域184上に設けられたゲート絶縁層122aと、ゲート絶縁層122a上にチャネル形成領域184と重畳するように設けられたゲート電極128cと、を有する。また、図6に示す選択トランジスタ180においては、ゲート電極128c上にゲート電極128cを覆うように導電層142cを設ける構成とする。ただし、導電層142cは必ずしも設けなくてもよい。また、ベース基板100上の半導体層中に設けられた不純物領域188には、導電層128dが接続されている。ここで、導電層128dは、選択トランジスタ180のソース電極やドレイン電極としても機能する。また、不純物領域132と不純物領域188との間には、不純物領域130が設けられている。また、不純物領域132と不純物領域126との間にも、不純物領域130が設けられている。よって、不純物領域126と不純物領域188は選択トランジスタ180を介して電気的に接続されている。導電層128d上には、導電層128dを覆うように導電層142dが設けられ、ゲート絶縁層146、絶縁層150および絶縁層156に形成された開口を介して、絶縁層156上の配線158と導電層142dは接続されている。配線158は、導電層142dと導電層128dとを介して、不純物領域188に接続されている。これにより、選択トランジスタ180におけるソース領域またはドレイン領域と、配線158とが電気的に接続される。このように、配線158は選択トランジスタ180を介して配線154と電気的に接続されている。なお、導電層142dは必ずしも設けなくてもよい。<半導体装置の作製方法>次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ160の作製方法について図7および図8を参照して説明し、その後、上部のトランジスタ162および容量素子164の作製方法について図9および図10を参照して説明する。<下部のトランジスタの作製方法>下部のトランジスタ160の作製方法について、図7および図8を参照して説明する。まず、半導体材料を含む基板を用意する。半導体材料を含む基板としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。半導体材料を含む基板として、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。ここでは、半導体材料を含む基板として、ベース基板100上に絶縁層102および絶縁層112を介して半導体層が設けられたSOI基板を用いる場合について説明する。なお、一般にSOI基板は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板を含むものとする。つまり、SOI基板が有する半導体層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。ベース基板100としては、絶縁体でなる基板を用いることができる。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。また、ベース基板100として単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いても良い。ここで、半導体基板としては、太陽電池級シリコンSOG-Si:SolarGradeSilicon基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。本実施の形態では、ベース基板100としてガラス基板を用いる場合について説明する。ベース基板100として大面積化が可能で安価なガラス基板を用いることにより、低コスト化を図ることができる。絶縁層102として、例えば、窒化シリコン膜SiNxや窒化酸化シリコン膜SiNxOyx>yなどの窒素を含有する絶縁膜を、単層または積層させて用いることができる。絶縁層102は、CVD法、スパッタリング法等を用いて形成することができる。絶縁層112として、例えば、酸化シリコン膜SiOx、酸化窒化シリコン膜SiOxNy等を、単層または積層させて用いることができる。絶縁層112は、CVD法、スパッタリング法、熱処理熱酸化処理や熱窒化処理など等を用いて形成することができる。半導体層を島状に加工して、半導体層120を形成する図7A参照。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物元素や、p型の導電性を付与する不純物元素を半導体層に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。次に、半導体層120を覆うように絶縁層122を形成する図7B参照。絶縁層122は、後にゲート絶縁層となるものである。絶縁層122は、例えば、半導体層120表面の熱処理熱酸化処理や熱窒化処理などによって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層122は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0等を含む単層構造または積層構造とすることが望ましい。また、絶縁層122の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。ここでは、プラズマCVD法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。次に、絶縁層122上にマスク124を形成し、一導電型を付与する不純物元素を半導体層120に添加して、不純物領域126を形成する図7C参照。ここでは、p型のトランジスタを作製するため、p型の導電性を付与する不純物元素を添加する場合について説明するが、n型のトランジスタを作製する場合には、n型の導電性を付与する不純物元素を添加すればよい。なお、不純物元素を添加した後、マスク124は除去する。また、不純物領域188は不純物領域126と同様の方法で形成することができるので、図6に示す不純物領域188も同時に形成することができる。次に、絶縁層122上にマスクを形成し、絶縁層122が不純物領域126と重畳する領域の一部を除去することにより、ゲート絶縁層122aを形成する図7D参照。絶縁層122の一部の除去方法として、ウェットエッチングまたはドライエッチングなどのエッチング処理を用いることができる。次に、ゲート絶縁層122a上にゲート電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ゲート電極128aおよび導電層128bを形成する図7E参照。ゲート電極128aおよび導電層128bに用いる導電層としては、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。また、導電層の加工は、レジストマスクを用いたエッチングによって行うことができる。また、ゲート電極128cおよび導電層128dはゲート電極128aおよび導電層128bと同様の方法および同様の材料で形成することができるので、図6に示すゲート電極128cおよび導電層128dも同時に形成することができる。次に、ゲート電極128aおよび導電層128bをマスクとして、一導電型を付与する不純物元素を半導体層に添加して、チャネル形成領域134、不純物領域132、および不純物領域130を形成する図8A参照。ここでは、p型トランジスタを形成するため、ホウ素BやアルミニウムAlなどの不純物元素を添加するが、n型トランジスタを形成する場合には、リンPやヒ素Asなどの不純物元素を添加すればよい。ここで、添加される不純物元素の濃度は適宜設定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う。ここで、不純物領域の濃度は、不純物領域126、不純物領域132、不純物領域130の順に高くなる。また、チャネル形成領域184はチャネル形成領域134と同様の方法で形成することができるので、図6に示すチャネル形成領域184も同時に形成することができる。次に、ゲート絶縁層122a、ゲート電極128a、導電層128bを覆うように、絶縁層140を形成する図8B参照。絶縁層140は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層140に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層140には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層140は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態では、絶縁層140として、酸化窒化シリコン、窒化酸化シリコン、酸化シリコンの順番で積層した絶縁層を用いる場合について説明する。なお、ここでは、絶縁層140を3層の積層構造としているが、開示する発明の一態様はこれに限定されない。1層または2層としても良いし、4層以上の積層構造としても良い。次に、絶縁層140にCMP化学的機械研磨処理やエッチング処理を行うことにより、絶縁層140を平坦化し、ゲート電極128aおよび導電層128bの上面を露出させる図8C参照。本実施の形態で示すように、絶縁層140として酸化窒化シリコン、窒化酸化シリコン、酸化シリコンの順番で積層した絶縁層を用いる場合、エッチングストッパとして機能する窒化酸化シリコンが露出するまでCMP処理を行い、それから、ゲート電極128aおよび導電層128bが一部露出されるまで、エッチング処理を行う。当該エッチング処理は、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。ゲート電極128aおよび導電層128bの一部を露出させる工程において、後に形成されるトランジスタ162の特性を向上させるために、絶縁層140の表面は可能な限り平坦にしておくことが好ましい。以上の工程により、下部のトランジスタ160を形成することができる図8C参照。なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。<上部のトランジスタの作製方法>次に、上部のトランジスタ162の作製方法について、図9および図10を参照して説明する。まず、ゲート電極128a、導電層128b、絶縁層140などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層144を形成する図9A参照。なお、酸化物半導体層を形成する前に、絶縁層140の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法をはじめとするPVD法やプラズマCVD法などのCVD法などを用いて形成することができる。酸化物半導体層に用いる材料としては、四元系金属酸化物であるIn-Sn-Ga-Zn-O系の材料や、三元系金属酸化物であるIn-Ga-Zn-O系の材料、In-Sn-Zn-O系の材料、In-Al-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料や、二元系金属酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料、Sn-Mg-O系の材料、In-Mg-O系の材料、In-Ga-O系の材料や、単元系金属酸化物であるIn-O系の材料、Sn-O系の材料、Zn-O系の材料などを用いることができる。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In-Ga-Zn-O系の材料とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物膜、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。また、酸化物半導体層は、化学式InMO3ZnOmm>0で表記される材料を用いた薄膜とすることができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。例えば、Mとして、Ga、GaおよびAl、GaおよびMn、またはGaおよびCoなどを用いることができる。また、酸化物半導体層の厚さは、3nm以上30nm以下とするのが望ましい。酸化物半導体層を厚くしすぎると例えば、膜厚を50nm以上、トランジスタがノーマリーオンとなってしまうおそれがあるためである。酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。本実施の形態では、酸化物半導体層を、In-Ga-Zn-O系の酸化物半導体成膜用ターゲットを用いたスパッタリング法により形成する。酸化物半導体としてIn-Ga-Zn-O系の材料を用いる場合、用いるターゲットとしては、例えば、組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol比]の酸化物半導体成膜用ターゲットを用いることができる。また、このターゲットの材料及び組成に限定されず、例えば、In2O3:Ga2O3:ZnO=1:1:2[mol比]の酸化物半導体成膜用ターゲットを用いてもよい。また、酸化物半導体としてIn-Zn-O系の材料を用いることもできる。酸化物半導体としてIn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2mol比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1mol比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=15:1~1.5:1mol比に換算するとIn2O3:ZnO=15:2~3:4とする。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。また、In-Sn-Zn-O系の材料は、ITZOと呼ぶことができる。酸化物半導体としてIn-Sn-Zn-O系の材料を用いる場合、組成比が、原子数比で、In:Sn:Znが1:2:2、2:1:3、1:1:1、または20:45:35などとなる酸化物ターゲットを用いる。酸化物半導体成膜用ターゲットの充填率は、90以上100以下、好ましくは95以上99.9以下とする。充填率の高い酸化物半導体成膜用ターゲットを用いることにより、成膜した酸化物半導体層は緻密な膜とすることができるためである。成膜の雰囲気は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。例えば、酸化物半導体層は、次のように形成することができる。まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、200°Cを超えて500°C以下、好ましくは300°Cを超えて500°C以下、より好ましくは350°C以上450°C以下となるように加熱する。次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物より好ましくは炭素原子を含む化合物もなどが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。成膜中の基板温度が低温例えば、100°C以下の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる酸化物半導体の損傷を軽減することができる。成膜条件の一例として、基板とターゲットの間との距離を60mm、圧力を0.4Pa、直流DC電源を0.5kW、基板温度を400°C、成膜雰囲気を酸素酸素流量比率100雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質パーティクル、ごみともいうが軽減でき、膜厚のばらつきも小さくなるため好ましい。なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質パーティクル、ごみともいうを除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。その後、酸化物半導体層144に対して、熱処理第1の熱処理を行ってもよい。熱処理を行うことによって、酸化物半導体層144中に含まれる水素原子を含む物質をさらに除去し、酸化物半導体層144の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱処理の温度は、不活性ガス雰囲気下、250°C以上700°C以下、好ましくは450°C以上600°C以下である。なお、基板の歪み点未満とすることが好ましい。不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層144は大気に触れさせず、水や水素の混入が生じないようにする。熱処理を行うことによって不純物を低減し、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。ところで、上述の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。次に、酸化物半導体層144などの上に、ソース電極およびドレイン電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bを形成する図9B参照。導電層は、PVD法や、CVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bへの加工が容易であるというメリットがある。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3―ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。また、導電層のエッチングは、形成されるソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bの端部が、テーパー形状となるように行ってもよい。この場合、テーパー角は、例えば、30°以上60°以下であることが好ましい。ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層146の被覆性を向上し、段切れを防止することができる。上部のトランジスタのチャネル長Lは、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bの下端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、10nm以上1000nm1μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。また、導電層142cおよび導電層142dはソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bと同様の方法および同様の材料で形成することができるので、図6に示す導電層142cおよび導電層142dも同時に形成することができる。次に、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bを覆い、かつ、酸化物半導体層144の一部と接するように、ゲート絶縁層146を形成する図9C参照。ゲート絶縁層146は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などを含むように形成するのが好適である。ゲート絶縁層146は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。上述のように、第1の熱処理と第2の熱処理の少なくとも一方を適用することで、酸化物半導体層144を、その水素原子を含む物質が極力含まれないように高純度化することができる。なお、酸化物半導体層の成膜後、酸化物半導体層144の形成後、またはゲート絶縁層146の形成後のいずれかにおいて、酸素ドープ処理を行ってもよい。酸素ドープとは、酸素少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含むをバルクに添加することを言う。なお、当該バルクという用語は、酸素を、薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。次に、ゲート電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ゲート電極148aおよび導電層148bを形成する図9D参照。酸素ドープ処理は、ICPInductivelyCoupledPlasma:誘導結合型プラズマ方式を用いて、マイクロ波例えば、周波数2.45GHzにより励起された酸素プラズマを用いて行うことが好ましい。ゲート電極148aおよび導電層148bは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極148aおよび導電層148bは、単層構造としても良いし、積層構造としても良い。次に、ゲート絶縁層146、ゲート電極148a、および導電層148b上に、絶縁層150を形成する図10A参照。絶縁層150は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層150には、誘電率の低い材料や、誘電率の低い構造多孔性の構造などを用いることが望ましい。絶縁層150の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層150の単層構造としているが、開示する発明の一態様はこれに限定されず、2層以上の積層構造としても良い。次に、ゲート絶縁層146、絶縁層150に、ソース電極またはドレイン電極142bにまで達する開口を形成する。その後、絶縁層150上にソース電極またはドレイン電極142bと接する配線154を形成する図10B参照。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。配線154は、PVD法や、CVD法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。より具体的には、例えば、絶縁層150の開口を含む領域にPVD法によりチタン膜を薄く形成し、PVD法によりチタン膜を薄く5nm程度形成した後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここではソース電極またはドレイン電極142bとの接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。絶縁層150に形成する開口は、導電層128bと重畳する領域に形成することが望ましい。このような領域に開口を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。次に、配線154を覆うように絶縁層156を形成する。それから、ゲート絶縁層146、絶縁層150および絶縁層156に、図6に示す導電層142dにまで達する開口を形成する。その後、配線154と重畳するように、絶縁層156上に配線158を形成する図10C、図6A参照。なお、配線158は、配線154と同様の方法および同様の材料で形成することができる。以上により、高純度化された酸化物半導体層144を用いたトランジスタ162、および容量素子164が完成する図10C参照。本実施の形態において示すトランジスタ162では、酸化物半導体層144が高純度化されているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度1×1014/cm3程度と比較して、十分に小さい値例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満をとる。そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ162の室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように高純度化され、真性化されたまたは実質的に真性化された酸化物半導体層144を用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。また、配線154と重畳するように、配線158を設けることにより、配線158による占有面積の増加を抑制することができる。これにより、半導体装置の集積度を下げることなく、図2に示す半導体装置を製造することができる。よって、半導体装置の集積度を下げることなく、半導体装置の消費電力を低減し、さらに、半導体装置の読み出し性能の向上を図ることができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3次に、上記半導体装置の作製に用いられるSOI基板の作製方法の一例について、図11を参照して説明する。まず、ベース基板100を準備する図11A参照。ベース基板100としては、絶縁体でなる基板を用いることができる。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。また、ベース基板100として単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いても良い。ベース基板100として半導体基板を用いる場合には、ガラス基板などを用いる場合と比較して熱処理の温度条件が緩和するため、良質なSOI基板を得ることが容易になる。ここで、半導体基板としては、太陽電池級シリコンSOG-Si:SolarGradeSilicon基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。本実施の形態では、ベース基板100としてガラス基板を用いる場合について説明する。ベース基板100として大面積化が可能で安価なガラス基板を用いることにより、低コスト化を図ることができる。上記ベース基板100に関しては、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、ベース基板100に対して、塩酸過酸化水素水混合溶液HPM、硫酸過酸化水素水混合溶液SPM、アンモニア過酸化水素水混合溶液APM、希フッ酸DHF、FPMフッ酸、過酸化水素水、純水の混合液等を用いて超音波洗浄を行う。このような洗浄処理を行うことによって、ベース基板100表面の平坦性向上や、ベース基板100表面に残存する研磨粒子の除去などが実現される。次に、ベース基板100の表面に、絶縁層102例えば、窒化シリコン膜SiNxや窒化酸化シリコン膜SiNxOyx>y等の窒素を含有する絶縁層を形成する図11B参照。絶縁層102は、CVD法、スパッタリング法等を用いて形成することができる。本実施の形態において形成される絶縁層102は、後に単結晶半導体層を貼り合わせるための層接合層となる。また、絶縁層102は、ベース基板100に含まれるナトリウムNa等の不純物が単結晶半導体層に拡散することを防ぐためのバリア層としても機能する。上述のように、本実施の形態では絶縁層102を接合層として用いるため、その表面が所定の平坦性を有するように絶縁層102を形成することが好ましい。具体的には、表面の平均面粗さRa、算術平均粗さともいうが0.5nm以下、自乗平均粗さRmsが0.60nm以下、より好ましくは、平均面粗さが0.35nm以下、自乗平均粗さが0.45nm以下となるように絶縁層102を形成する。なお、上述の平均面粗さや自乗平均粗さには、例えば、10μm×10μmの領域において測定した値を用いることができる。膜厚は、10nm以上200nm以下、好ましくは50nm以上100nm以下の範囲とする。このように、表面の平坦性を高めておくことで、単結晶半導体層の接合不良を防止することができる。次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板110を用いる図11C参照。なお、ここでは、ボンド基板として単結晶のものを用いるが、ボンド基板の結晶性を単結晶に限る必要はない。単結晶半導体基板110としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第14族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径5インチ約125mm、直径6インチ約150mm、直径8インチ約200mm、直径12インチ約300mm、直径16インチ約400mmサイズの円形のものが代表的である。なお、単結晶半導体基板110の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板110は、CZチョクラルスキー法やFZフローティングゾーン法を用いて作製することができる。単結晶半導体基板110の表面には絶縁層112を形成する図11D参照。なお、汚染物除去の観点から、絶縁層112の形成前に、塩酸過酸化水素水混合溶液HPM、硫酸過酸化水素水混合溶液SPM、アンモニア過酸化水素水混合溶液APM、希フッ酸DHF、FPMフッ酸、過酸化水素水、純水の混合液等を用いて単結晶半導体基板110の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。絶縁層112は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記絶縁層112の作製方法としては、熱処理熱酸化処理や熱窒化処理など、CVD法、スパッタリング法などがある。また、CVD法を用いて絶縁層112を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン略称;TEOS:化学式SiOC2H54等の有機シランを用いて酸化シリコン膜を形成することが好ましい。本実施の形態では、単結晶半導体基板110に熱酸化処理を行うことにより絶縁層112ここでは、SiOx膜を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。例えば、塩素Clが添加された酸化性雰囲気中で単結晶半導体基板110に熱酸化処理を行うことにより、酸化された絶縁層112を形成することができる。この場合、絶縁層112は、塩素原子を含有する膜となる。このような酸化により、外因性の不純物である重金属例えば、Fe、Cr、Ni、Mo等を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基板110の汚染を低減させることができる。また、ベース基板100と貼り合わせた後に、ベース基板からのNa等の不純物を固定して、単結晶半導体基板110の汚染を防止することができる。なお、絶縁層112に含有させるハロゲン原子は塩素原子に限られない。絶縁層112にはフッ素原子を含有させてもよい。単結晶半導体基板110表面を酸化する方法としては、HF溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、NF3を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。次に、イオンを電界で加速して単結晶半導体基板110に照射し、添加することで、単結晶半導体基板110の所定の深さに結晶構造が損傷した脆化領域114を形成する図11E参照。脆化領域114が形成される領域の深さは、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域114は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板110から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、10nm以上500nm以下、好ましくは50nm以上200nm以下程度となるように平均侵入深さを調節すれば良い。当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板110に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、H3の比率を高くすると良い。具体的には、H、H2、H3の総量に対してH3の割合が50以上より好ましくは80以上となるようにする。H3の割合を高めることで、イオン照射の効率を向上させることができる。なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れをおさえることが可能である。なお、イオンドーピング装置を用いて脆化領域114を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する絶縁層112を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板110の汚染を防ぐことができる。次に、ベース基板100と、単結晶半導体基板110とを対向させ、絶縁層102の表面と絶縁層112とを密着させる。これにより、ベース基板100と、単結晶半導体基板110とが貼り合わされる図11F参照。貼り合わせの際には、ベース基板100または単結晶半導体基板110の一箇所に、0.001N/cm2以上100N/cm2以下、好ましくは1N/cm2以上20N/cm2以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、密着させた部分において絶縁層102と絶縁層112の接合が生じ、当該部分を始点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。なお、単結晶半導体基板110とベース基板100とを貼り合わせる前には、貼り合わせに係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板110とベース基板100との界面での接合強度を向上させることができる。表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域114における分離が生じない温度例えば、室温以上400°C未満とする。また、この温度範囲で加熱しながら、絶縁層102と絶縁層112とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、RTA瞬間熱アニール、RapidThermalAnnealing装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。次に、熱処理を行うことにより、単結晶半導体基板110を脆化領域114において分離して、ベース基板100上に、絶縁層102および絶縁層112を介して単結晶半導体層116を形成する図11G参照。なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層116の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理温度は、300°C以上600°C以下とすればよく、400°C以上500°C以下とすると、より効果的である。なお、単結晶半導体基板110を分離した後には、単結晶半導体層116に対して、500°C以上の温度で熱処理を行い、単結晶半導体層116中に残存する水素の濃度を低減させてもよい。次に、単結晶半導体層116の表面にレーザー光を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層118を形成する図11H参照。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。なお、本実施の形態においては、単結晶半導体層116の分離に係る熱処理の直後に、レーザー光の照射処理を行っているが、開示する発明の一態様はこれに限定して解釈されない。単結晶半導体層116の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層116表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、単結晶半導体層116表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。なお、上記、エッチング処理としては、ウェットエッチング、ドライエッチングのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した後、単結晶半導体層116の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層116の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方を用いればよい。以上の工程により、良好な特性の単結晶半導体層118を有するSOI基板を得ることができる図11H参照。このようなSOI基板を、実施の形態2で示した半導体材料を含む基板として用いることにより、半導体装置を高速に動作させることが可能となる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態4本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図12を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図12Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図12Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。図12Cは、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源スイッチ731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図12Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図12Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。図12Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。図12Fは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。"