"少なくとも1つの共通端子と、2つ以上の個別端子を有し、前記共通端子と前記個別端子とが、前記個別端子のそれぞれに対応して設けられたスイッチ素子により選択的に導通状態とされるよう構成されてなる高周波スイッチ回路と、外部から供給される外部制御信号に応じて、前記スイッチ素子のオン、オフ状態を制御する駆動制御信号を出力する論理制御回路と、前記スイッチ素子が前記論理制御回路によりオフ状態からオン状態とされる際にパルス電圧を出力する切替加速回路とを具備してなる半導体スイッチ回路であって、前記論理制御回路と前記切替加速回路は、それぞれの出力信号が共に前記スイッチ素子の前記駆動制御信号として前記スイッチ素子へ印加可能に設けられ、前記論理制御回路は、定常状態において前記スイッチ素子をオン状態とする電源電圧とほぼ等しい駆動制御信号を出力するよう構成され、前記切替加速回路は、ピークが前記電源電圧を超えるパルス電圧を出力する一方、前記パルス電圧が前記論理制御回路の出力信号の電圧レベルを下回った際には、その出力が遮断されるよう構成されてなることを特徴とする半導体スイッチ回路。前記切替加速回路は、論理ゲート回路と、バッファ回路と、チャージポンプ回路と、出力切替スイッチとを具備してなり、前記論理ゲート回路は、前記外部制御信号を反転出力するよう構成され、前記バッファ回路は、電源とグランドとの間に、第1のエンハンスメント型電界効果トランジスタと第2のエンハンスメント型電界効果トランジスタが、前記電源側から第1のエンハンスメント型電界効果トランジスタ、第2のエンハンスメント型電界効果トランジスタの順で直列接続されてなり、前記第1のエンハンスメント型電界効果トランジスタのゲートには、前記論理ゲート回路の出力信号が、前記第2のエンハンスメント型電界効果トランジスタのゲートには、前記外部制御信号が、それぞれ印加可能とされて、前記第1のエンハンスメント型電界効果トランジスタがプルアップスイッチとして、前記第2のエンハンスメント型電界効果トランジスタがプルダウンスイッチとして機能するよう構成され、前記チャージポンプ回路は、キャパシタと、ダイオードスイッチとを有し、前記キャパシタの一端と前記ダイオードスイッチのカソードが相互に接続される一方、前記キャパシタの他端が前記バッファ回路の前記第1及び第2のエンハンスメント型電界効果トランジスタの相互の接続点に接続されて前記バッファ回路の出力信号が印加可能とされ、前記ダイオードスイッチのアノードに電源電圧が印加可能とされ、前記出力切替スイッチは、出力切替スイッチ用第1及び第2のエンハンスメント型電界効果トランジスタと、出力切替スイッチ用抵抗器とを有し、前記出力切替スイッチ用第1のエンハンスメント型電界効果トランジスタのドレインと前記出力切替スイッチ用第2のエンハンスメント型電界効果トランジスタのゲートが相互に接続されると共に、前記出力切替スイッチ用抵抗器の一端が接続され、前記出力切替スイッチ用抵抗器の他端は、前記出力切替スイッチ用第2のエンハンスメント型電界効果トランジスタのドレイン又はソースと共に、前記チャージポンプ回路の前記ダイオードスイッチと前記キャパシタの接続点に接続されて前記チャージポンプ回路の出力が印加可能とされ、前記出力切替スイッチ用第2のエンハンスメント型電界効果トランジスタのソース又はドレインは、前記高周波スイッチ回路のスイッチ素子としての電界効果トランジスタのゲートに、前記論理制御回路の出力段と共に接続されて、前記駆動制御信号を出力可能としてなることを特徴とする請求項1記載の半導体スイッチ回路。前記論理制御回路は、外部から供給される外部制御信号に応じて、前記スイッチ素子のオン、オフ状態を制御する駆動制御信号を出力すると共に、前記外部制御信号の反転信号を前記切替加速回路へ出力するよう構成され、前記切替加速回路は、論理ゲート回路と、バッファ回路と、チャージポンプ回路と、出力切替スイッチとを具備してなり、前記論理ゲート回路は、論理制御回路により出力された前記外部制御信号の反転信号を反転出力するよう構成され、前記バッファ回路は、電源とグランドとの間に、第1のエンハンスメント型電界効果トランジスタと第2のエンハンスメント型電界効果トランジスタが、前記電源側から第1のエンハンスメント型電界効果トランジスタ、第2のエンハンスメント型電界効果トランジスタの順で直列接続されてなり、前記第1のエンハンスメント型電界効果トランジスタのゲートには、前記論理ゲート回路の出力信号が、前記第2のエンハンスメント型電界効果トランジスタのゲートには、前記外部制御信号が、それぞれ印加可能とされて、前記第1のエンハンスメント型電界効果トランジスタがプルアップスイッチとして、前記第2のエンハンスメント型電界効果トランジスタがプルダウンスイッチとして機能するよう構成され、前記チャージポンプ回路は、キャパシタと、ダイオードスイッチとを有し、前記キャパシタの一端と前記ダイオードスイッチのカソードが相互に接続される一方、前記キャパシタの他端が前記バッファ回路の前記第1及び第2のエンハンスメント型電界効果トランジスタの相互の接続点に接続されて前記バッファ回路の出力信号が印加可能とされ、前記ダイオードスイッチのアノードに電源電圧が印加可能とされ、前記出力切替スイッチは、出力切替スイッチ用第1及び第2のエンハンスメント型電界効果トランジスタと、出力切替スイッチ用抵抗器とを有し、前記出力切替スイッチ用第1のエンハンスメント型電界効果トランジスタのドレインと前記出力切替スイッチ用第2のエンハンスメント型電界効果トランジスタのゲートが相互に接続されると共に、前記出力切替スイッチ用抵抗器の一端が接続され、前記出力切替スイッチ用抵抗器の他端は、前記出力切替スイッチ用第2のエンハンスメント型電界効果トランジスタのドレイン又はソースと共に、前記チャージポンプ回路の前記ダイオードスイッチと前記キャパシタの接続点に接続されて前記チャージポンプ回路の出力が印加可能とされ、前記出力切替スイッチ用第2のエンハンスメント型電界効果トランジスタのソース又はドレインは、前記高周波スイッチ回路のスイッチ素子としての電界効果トランジスタのゲートに、前記論理制御回路の出力段と共に接続されて、前記駆動制御信号を出力可能としてなることを特徴とする請求項1記載の半導体スイッチ回路。ところが、ゲート容量Cgは、主にスイッチ素子に用いるFETのサイズで決まり、高周波スイッチICとしての挿入損失、アイソレーション、通過電力特性等を考慮して設計されるものであるため、安易に低減することはできない。ゲート抵抗Rgは、スイッチ素子を駆動するに必要なDCバイアスをFETに供給しつつ、制御電圧を供給する回路と遮断する目的で用いられるものであり、その値を小さくすると、遮断不十分となり、挿入損失が増加することとなる。このため、時定数τを小さくする目的だけでゲート抵抗Rgを小さくすることはできない。このようなFETスイッチ自体が有する切替時間に加えて、論理制御回路、あるいはロジックデコーダ回路の遅延時間もスイッチの切替時間を遅らせる要因となる。例えば、GaAsFETを用いた高周波スイッチIC回路では、通常、nチャンネルFETだけで回路は構成されるので、コンプリメンタリ型インバータが使用されることはない。そのため、論理制御回路は、抵抗負荷型インバータを基本とするものが用いられる。抵抗負荷型インバータは、論理値Lowに相当するレベルの出力時の捨て電流が負荷抵抗で決まるため、消費電流を低減しようとすると、負荷抵抗を大きくする必要がある。しかし、負荷抵抗を大きくすることは、インバータ出力への電流駆動力の低下を招くという問題を生ずる。したがって、高周波スイッチICに用いる場合には、駆動するスイッチ素子の容量、必要とされる切替時間、許容される消費電流を勘案して最適に設計することになるので、他の特性に影響を与えず、ひとつ特性だけを大きく改善することは難しい。本発明は、上記実状に鑑みてなされたもので、簡易な構成によりスイッチ切替時間のさらなる高速化を可能とした半導体スイッチ回路を提供するものである。上記本発明の目的を達成するため、本発明に係る半導体スイッチ回路は、少なくとも1つの共通端子と、2つ以上の個別端子を有し、前記共通端子と前記個別端子とが、前記個別端子のそれぞれに対応して設けられたスイッチ素子により選択的に導通状態とされるよう構成されてなる高周波スイッチ回路と、外部から供給される外部制御信号に応じて、前記スイッチ素子のオン、オフ状態を制御する駆動制御信号を出力する論理制御回路と、前記スイッチ素子が前記論理制御回路によりオフ状態からオン状態とされる際にパルス電圧を出力する切替加速回路とを具備してなる半導体スイッチ回路であって、前記論理制御回路と前記切替加速回路は、それぞれの出力信号が共に前記スイッチ素子の前記駆動制御信号として前記スイッチ素子へ印加可能に設けられ、前記論理制御回路は、定常状態において前記スイッチ素子をオン状態とする電源電圧とほぼ等しい駆動制御信号を出力するよう構成され、前記切替加速回路は、ピークが前記電源電圧を超えるパルス電圧を出力する一方、前記パルス電圧が前記論理制御回路の出力信号の電圧レベルを下回った際には、その出力が遮断されるよう構成されてなるものである。本発明によれば、高周波スイッチ素子としての電界効果トランジスタの切替の際にのみパルス電圧を印加できるよう構成したので、比較的簡易な構成で、電界効果トランジスタの立ち上がり時間を従来に比して格段に高速化することができるという効果を奏するものである。特に、高周波スイッチ素子としての電界効果トランジスタのゲート容量Cgとゲート抵抗器Rgの積として定義される時定数による制約を超えてスイッチ切替時間の短縮化が可能となる。以下、本発明の実施の形態について、図1乃至図6を参照しつつ説明する。なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。最初に、本発明の実施の形態における半導体スイッチ回路の第1の構成例について、図1を参照しつつ説明する。この第1の構成例における半導体スイッチ回路は、高周波スイッチ部図1においてはSPDTと表記101と、第1及び第2の切替加速回路図1においては、それぞれSTA1、STA2と表記102,103と、論理制御回路図1においてはDECと表記104とに大別されて構成されたものとなっている。高周波スイッチ部101は、第1及び第2の電界効果トランジスタ以下FETと称する1,2を主たる構成要素として、いわゆる単極双投スイッチSPDTスイッチが構成されてなるもので、その構成自体は基本的に従来と同様のものである。すなわち、第1のFET図1においてはSW1と表記1のドレイン又はソースは第1の個別端子図1においてはP1と表記31に接続され、ソース又はドレインは第2のFET図1においてはSW2と表記2のドレイン又はソースと共に共通端子図1においてはPCと表記33に接続される一方、ゲートはゲート抵抗器図1においてはRg1と表記21を介して、後述する第1の切替加速回路102の出力段とインバータ図1においてはINV1Bと表記7aの出力段に接続されて、駆動制御信号VCTL1が印加されるようになっている。なお、第1のFET1のドレインソース間には、第1のドレインソース間抵抗器23が接続されている。また、第2のFET図1においてはSW2と表記2は、ソース又はドレインが第2の個別端子図1においてはP2と表記32に接続される一方、ゲートはゲート抵抗器図1においてはRg2と表記22を介して、後述する第2の切替加速回路103の出力段とインバータ図1においてはINV2Bと表記7bの出力段に接続されて、駆動制御信号VCTL2が印加されるようになっている。なお、第2のFET1のドレインソース間には、第2のドレインソース間抵抗器24が接続されている。論理制御回路104は、インバータ7aと、インバータ7bと、インバータ図1においてはINV0と表記8とを有して構成されたものとなっており、後述するように外部制御信号CTLの入力に応じて、必要な駆動制御信号を生成、出力するようになっている。また、第1及び第2の切替加速回路101,103は、基本的に同一の構成を有してなるもので、駆動制御信号VCTL1、VCTL2の切り替え速度を加速する機能を有するものとなっている詳細は後述。まず、第1の切替加速回路102は、第1切替加速回路用インバータ図1においてはINV1Aと表記3aと、第1切替加速回路用バッファ図1においてはBF1と表記4aと、第1切替加速回路用チャージポンプ図1においてはCP1と表記5aと、第1切替加速回路用出力切替スイッチ図1においてはCPOSW1と表記6aとを主たる構成要素として構成されたものとなっている。論理ゲート回路としての第1切替加速回路用インバータ3aの入力段には、外部から外部制御信号CTLが印加されるようになっている一方、出力段は第1切替加速回路用バッファ4aの一方の入力端子U1に接続され、この第1切替加速回路用バッファ4aの他方の入力端子D1には、外部制御信号CTLが印加されるようになっている。そして、第1切替加速回路用バッファ4aの出力段は、第1切替加速回路用チャージポンプ5aのトリガ入力端子TRG1に接続されている。第1切替加速回路用チャージポンプ5aの出力段CPO1は、第1切替加速回路用出力切替スイッチ6aの入力段に接続されており、この第1切替加速回路用出力切替スイッチ6aの出力段は、インバータ7aの出力段と共に、ゲート抵抗器21を介して第1のFET1のゲートに接続されている。なお、インバータ7aの入力段、及び、第1切替加速回路用出力切替スイッチ6aの制御入力端子CNT1には、外部制御信号CTLが印加されるようになっている。次に、第2の切替加速回路103は、第2切替加速回路用インバータ図1においてはINV2Aと表記3bと、第2切替加速回路用バッファ図1においてはBF2と表記4bと、第2切替加速回路用チャージポンプ図1においてはCP2と表記5bと、第2切替加速回路用出力切替スイッチ図1においてはCPOSW2と表記6bとを主たる構成要素として構成されたものとなっている。論理ゲート回路としての第2切替加速回路用インバータ3bの入力段には、インバータ8を介して、外部制御信号CTLの反転信号が印加されるようになっている一方、出力段は第2切替加速回路用バッファ4bの一方の入力端子U2に接続され、この第2切替加速回路用バッファ4bの他方の入力端子D2には、インバータ8を介して、外部制御信号CTLの反転信号が印加されるようになっている。そして、第2切替加速回路用バッファ4bの出力段は、第2切替加速回路用チャージポンプ5bのトリガ入力端子TRG2に接続されている。第2切替加速回路用チャージポンプ5bの出力段CPO2は、第2切替加速回路用出力切替スイッチ6bの入力段に接続されており、この第2切替加速回路用出力切替スイッチ6bの出力段は、インバータ7bの出力段と共に、ゲート抵抗器22を介して第2のFET2のゲートに接続されている。なお、インバータ7bの入力段、及び、第2切替加速回路用出力切替スイッチ6bの制御入力端子CNT1には、インバータ8を介して、外部制御信号CTLの反転信号が印加されるようになっている。次に、かかる構成における動作について説明する。制御信号入力端子34に外部制御信号CTLが印加されると、外部制御信号CTLは、第1の切替加速回路102、インバータ7a、インバータ8へ、それぞれ入力される。インバータ7aにおいては、入力された外部制御信号CTLは論理反転されると共に、電圧レベルの変換が行われ、駆動制御信号として、換言すれば、ゲート信号VCTL1として第1のFET1のゲートへ出力される。かかるゲート信号VCTL1の論理レベルは、インバータ7aを介しているため、外部制御信号CTLの反転論理状態となる。一方、第1の切替加速回路102においては、外部制御信号CTLは、第1切替加速回路用インバータ3aにより論理反転されて、第1切替加速回路用バッファ4aのいわゆるプルアップ入力端子U1へ印加される。そして、第1切替加速回路用バッファ4aによりバッファ増幅された信号は、第1切替加速回路用チャージポンプ5aのトリガ入力端子TRG1に入力される。第1切替加速回路用チャージポンプ5aは、トリガ入力端子TRG1に入力される信号が、論理値Lowに相当するレベルの際に、第1切替加速回路用チャージポンプ5a内部のキャパシタの充電が行われる一方、トリガ入力端子TRG1の信号が論理値Highに相当するレベルとなると、電源電圧VDDよりも高い電圧が出力端子CPO1に出力されるようになっている。第1切替加速回路用出力切替スイッチ6aは、第1切替加速回路用チャージポンプ5aの出力により次述するように動作する。まず、第1切替加速回路用出力切替スイッチ6aは、制御入力端子CNT1が論理値Highに相当するレベルの場合には、OFF状態非動作状態となる一方、制御入力端子CNT1が論理値Lowに相当するレベルの場合にはON状態動作状態となるが、入力CPO1側よりも出力VCTL1側の電位が低い場合には、第1切替加速回路用出力切替スイッチ6aはOFF状態となる。したがって、第1の切替加速回路102においては、外部制御信号CTLが論理値Highから論理値Lowに相当するレベルに切り替わる瞬間に、第1切替加速回路用チャージポンプ5aの出力端子CPO1に高電圧が発生し、第1切替加速回路用出力切替スイッチ6aは、制御入力端子CNT1が論理値Lowに相当するレベルで、かつ、入力側の電位が高くなるので、結局、切替を加速するための高電圧信号が第1のFET1へ対するゲート信号VCTL1として出力されることとなる。一方、第2の切替加速回路103は、それ自体としての回路動作は、基本的に上述した第1の切替加速回路102と同様であるが、外部制御信号CTLは、インバータ8を介して、第2の切替加速回路103へ入力されるものとなっている。したがって、第2の切替加速回路103においては、外部制御信号CTLが論理値Lowから論理値Highに相当するレベルに切り替わる瞬間に、第2切替加速回路用チャージポンプ5bの出力端子CPO2に高電圧が発生し、第2切替加速回路用出力切替スイッチ6bは、制御入力端子CNT2が論理値Lowに相当するレベルで、かつ、入力側の電位が高くなるので、結局、切替を加速するための高電圧信号が第2のFE2Tへ対する駆動制御信号として、換言すれば、ゲート信号VCTL2として出力されることとなる。次に、切り替えの対象となる高周波信号と回路動作の関係について以下説明することとする。まず、外部制御信号CTLが論理値Lowに相当するレベルにある状態を定常状態として、この定常状態を出発点として考える。外部制御信号CTLが論理値Lowに相当するレベルにある場合、インバータ8の出力信号CTL2は論理値Highに相当するレベルとなる。そして、インバータ7aにおいては、論理値Highに相当するレベルの出力がゲート信号VCTL1として出力される一方、インバータ7bにおいては、論理値Lowに相当するレベルの出力がゲート信号VCTL2として出力される。すると、第1のFET1はON状態となる一方、第2のFET2はOFF状態となり、共通端子33と第1の個別端子31間が通過経路とされ、共通端子33と第2の個別端子32間は非通過経路とされることとなる。本発明の実施の形態の半導体スイッチ回路においては、上述の2つの通過経路切り替えの際の動作が次述するように特徴あるものとなっている。すなわち、まず、外部制御信号CTLが論理値Lowに相当するレベルから論理値Highに相当するレベルに切り替わる際には、第2の切替加速回路103が機能する。具体的には、外部制御信号CTLが論理値Lowに相当するレベルにある場合、第2の切替加速回路103には、その反転信号CTL2が論理値Highに相当するレベルで入力されるが、第2切替加速回路用チャージポンプ5bのトリガ端子TRG2には、第2切替加速回路用インバータ3b、第2切替加速回路用バッファ4bを介して論理値Lowに相当するレベルの信号が入力される。ここで、外部制御信号CTLが論理値Lowから論理値Highに相当するレベルに切り替わると、第2切替加速回路用チャージポンプ5bのトリガ端子TRG2が論理値Highに相当するレベルに変化する。第2切替加速回路用チャージポンプ5bのトリガ端子TRG2が論理値Lowに相当するレベルにある間、第2切替加速回路用チャージポンプ5bは内蔵されたキャパシタ図示せずがチャージポンプ電源入力端子CPI2を通じて電源電圧VDDで充電されている。そして、第2切替加速回路用チャージポンプ5bに内蔵されたキャパシタ図示せずが充電された状態で、そのキャパシタの一端の電位、すなわち、トリガ端子TRG2が論理値Lowから論理値Highに相当するレベルに変化すると、先の充電電圧がポンプアップされ、出力段CPO2に現れ、その電圧は電源電圧VDDによりも容易に高くできるものとなっている。すなわち、外部制御信号CTLの論理値の切り替わり対応して電源電圧VDDよりも高い電圧が生成される。一方、第2切替加速回路用チャージポンプ5bの出力段CPO2に接続された第2切替加速回路用出力切替スイッチ6bは、外部制御信号CTLの反転信号CTL2が論理値Lowとなるのに対応して、反転信号CTL2が論理値Lowにあって、第2切替加速回路用出力切替スイッチ6bの入力側である第2切替加速回路用チャージポンプ5bの出力段CPO2側が高電位であればON状態となり、結局、ゲート信号VCTL2として高電位が出力されることとなる。このようになるとゲート信号VCTL2として、インバータ7bの出力電圧よりも、第2切替加速回路用チャージポンプ5bの出力が優勢となり、通常の論理値Highに相当するレベルよりも高い電圧レベルとなる。すると、第2のFET2は、そのゲート電圧が急上昇するために、この第2のFET2に供給できる電流が大幅に増加する。そのため、第2のFET2の内部容量を十分に充電することが可能となり、スイッチ切替時間は、従来に比して大幅に短縮され、高速化されることとなる。一方、外部制御信号CTLが論理値Highから論理値Lowに相当するレベルに切り替わる際には、第1の切替加速回路102が機能するが、その回路動作は、インバータ8を除いた第2の切替加速回路103の動作と基本的に同一である。すなわち、外部制御信号CTLが論理値Highに相当するレベルにある場合、第1の切替加速回路102の第1切替加速回路用チャージポンプ5aのトリガ端子TRG1には、第1切替加速回路用インバータ3a、第2切替加速回路用バッファ4aを介して論理値Lowに相当するレベルの信号が入力される。この信号は、外部制御信号CTLの切り替わり以降に論理値Highに相当するレベルとなるが、第1切替加速回路用チャージポンプ5aの機能により、その出力段CPO1には電源電圧VDD以上の電圧が生成、出力される。このとき第1切替加速回路用出力切替スイッチ6aは、制御入力端子CNT1が論理値Lowで、かつ、第1切替加速回路用出力切替スイッチ6aの入力側である第1切替加速回路用チャージポンプ5aの出力段CPO1側の電位が、第1切替加速回路用出力切替スイッチ6aの出力側VCTL1側よりも高いためON状態となる。このようになるとゲート信号VCTL1として、インバータ7aの出力電圧よりも、第1切替加速回路用チャージポンプ5aの出力が優勢となり、通常の論理値Highに相当するレベルよりも高い電圧レベルとなる。すると、第1のFET1は、そのゲート電圧が急上昇するために、この第1のFET1に供給できる電流が大幅に増加する。そのため、第1のFET1の内部容量を十分に充電することが可能となり、スイッチ切替時間は、従来に比して大幅に短縮され、高速化されることとなる。次に、第2の構成例について、図2を参照しつつ説明する。なお、図1に示された構成例における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。この構成例は、図1におけるインバータ7aに代えてバッファ図2においてはBF1Bと表記9aを、同じく図1におけるインバータ7bに代えてバッファ図2においてはBF2Bと表記9bを、それぞれ用い、第1、第2のFET1、2を駆動する構成としたものである。このような構成とすることで、インバータでFETを直接駆動するよりも、電流駆動力と消費電流の兼ね合いで有利な設計を可能とするメリットが得られる。これは、特に、抵抗負荷型インバータやバッファ回路を多用するGaAsICにおいて重要である。特に、大電力の切替を行うスイッチでは、スイッチFET素子のサイズが大きくなり、高い電流駆動力が必要になるので、このような回路構成を採るほうが好ましい。この図2に示された第2の構成例の回路動作は、基本的には、図1に示された第1の構成例の場合と同様であるので、ここでの再度の詳細な説明は省略することとする。次に、図1に示された第1の構成例における、より具体的な回路構成例について、図3を参照しつつ説明する。なお、図1に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。まず、第1の切替加速回路102について説明する。ここで、第2の切替加速回路103の具体的な回路構成は、基本的に第1の切替加速回路102の具体的回路構成と同一であるので、以下の第1の切替加速回路102の具体回路構成の説明においては、各構成要素の符号の後に、対応する第2の切替加速回路103の構成要素の符号を括弧で示し、第2の切替加速回路103の具体回路構成例の説明に代えることとする。まず、第1の切替加速回路102において、第1切替加速回路用インバータ3a3bは、FET3a-13b-1と抵抗器3a-23b-2とを有して構成されたものとなっている。すなわち、FET3a-13b-1のドレイン又はソースと抵抗器3a-23b-2の一端とが相互に接続されると共に、第1切替加速回路用バッファ4a4bの入力段を構成するFET4a-14b-1のゲートに接続される一方、FET3a-13b-1のソース又はドレインはグランドに接続され、抵抗器3a-23b-2の他端には、電源電圧VDDが印加されるようになっている。そして、FET3a-1のゲートには、外部から外部制御信号CTLが印加されるようになっている。なお、第2の切替加速回路103においては、FET3b-1のゲートには、外部制御信号CTLがインバータ8で反転されて印加されるようになっている。また、第1切替加速回路用バッファ4a4bは、2つのFET4a-1、4a-24b-1、4b-2から構成されたものとなっている。すなわち、第1のFET4a-14b-1のソース又はドレインは、第2のFET4a-24b-2のドレイン又はソースと接続されると共に、第1切替加速回路用チャージポンプ5a5bのキャパシタ図3においてはCCP1、CCP2と表記5a-15b-1の一端に接続される一方、第1のFET4a-14b-1のドレイン又はソースには、電源電圧VDDが印加されるようになっており、また、第2のFET4a-24b-2のソース又はドレインは、グランドに接続されたものとなっている。そして、第2のFET4a-2のゲートには、外部制御信号CTLが印加されるようになっている。なお、第2の切替加速回路103において、第2のFET4b-2のゲートには、外部制御信号CTLがインバータ8で反転されて印加されるようになっている。第1切替加速回路用チャージポンプ5a5bは、キャパシタ5a-15b-1とダイオードスイッチ図3においてはDX1、DX2と表記5a-2b-2とを有して構成されたものとなっている。すなわち、キャパシタ5a-15b-1の一端は、先に述べたように第1切替加速回路用バッファ4a4bの第1及び第2のFET4a-1,4a-24b-1,4b-2の相互の接続点に接続される一方、他端はダイオードスイッチ5a-25a-2のカソードに接続されると共に、その接続点は、第1切替加速回路用出力切替スイッチ6a6bのFET6a-16b-1のドレイン又はソースに接続されたものとなっている。一方、ダイオードスイッチ5a-25b-2のアノードには、電源電圧VDDが印加されるようになっている。第1切替加速回路用出力切替スイッチ6a6bは、FET図3においてはDFETSW1、DFETSW2と表記6a-16b-1と、FET図3においてはEFETSW1、EFETSW2と表記6a-26b-2と、抵抗器図3においてはRSW1、RSW2と表記6a-36b-3とを有して構成されたものとなっている。すなわち、FET6a-16b-1のゲートとFET6a-26b-2のドレイン又はソースが相互に接続されると共に、その接続点は、抵抗器6a-36b-3を介してFET6a-16b-1のドレイン又はソースと接続される一方、FET6a-16b-1のソース又はドレインは、次述するインバータ7a7bを構成するFET7a-17b-1と抵抗器7a-27b-2の相互の接続点に接続され、また、FET6a-26b-2のソース又はドレインは、グランドに接続されたものとなっている。そして、FET6a-2のゲートには、外部制御信号CTLが印加されるようになっている。なお、第2の切替加速回路103において、FET6b-2のゲートには、外部制御信号CTLがインバータ8で反転されて印加されるようになっている。次に、インバータ7aは、FET7a-1と抵抗器7a-2とを有して構成されたものとなっている。すなわち、FET7a-1のドレイン又はソースには、抵抗器7a-2を介して電源電圧VDDが印加されるようになっていると共に、その相互の接続点は、ゲート抵抗器21を介して第1のFET1のゲートに接続される一方、FET7a-1のソース又はドレインは、グランドに接続されたものとなっている。そして、FET7a-1のゲートには、外部制御信号CTLが印加されるようになっている。また、インバータ7bは、FET7b-1と抵抗器7b-2とを有して構成されたものとなっている。すなわち、FET7b-1のドレイン又はソースには、抵抗器7b-2を介して電源電圧VDDが印加されるようになっていると共に、その相互の接続点は、ゲート抵抗器22を介して第2のFET2のゲートに接続される一方、FET7b-1のソース又はドレインは、グランドに接続されたものとなっている。そして、FET7b-1のゲートには、外部制御信号CTLがインバータ8で反転されて印加されるようになっている。また、インバータ8は、FET8-1と抵抗器8-2とを有して構成されたものとなっている。すなわち、FET8-1のドレイン又はソースには、抵抗器8-2を介して電源電圧VDDが印加されるようになっている一方、FET8のソース又はドレインは、グランドに接続されたものとなっている。そして、FET8-1のゲートには、外部制御信号CTLが印加されるようになっている。なお、FET8-1のドレイン又はソースと抵抗器8-2の相互の接続点は、外部制御信号CTLの反転信号が得られ、既に述べたようにインバータ3b等へ供給されるようになっている。また、上述の構成例において、FETは例えば、エンハンスメント型FETが好適である。上記構成において、第1切替加速回路用チャージポンプ5aの動作を説明すれば、トリガ入力端子TRG1が論理値Lowに相当するレベルの間、キャパシタ5a-1には、ダイオードスイッチ5a-2を介して充電が行われ、その充電電圧VCP1は、ダイオードスイッチ5a-2の順方向電圧をVF1とすると、最大でVCP1=VDD-VF1となる。高周波スイッチの切替に伴いトリガ入力端子TRG1が論理値Highに相当するレベルとなると、その電圧レベルは、前段の第1切替加速回路用バッファ4aのプルアップトランジスタであるFET4a-1における電圧降下をVPU1とすると、VDD-VPU1に引き上げられることとなる。これにより、同時にVCP1は、ピーク値が最大でVCP1=VDD-VPU1VDD-VF1まで上昇する。一方、トリガ入力端子TRG1が論理値Highに相当するレベルとなる際には、第1切替加速回路用出力切替スイッチ6aの制御入力端子CNT1は、これとは反転した論理値Lowに相当するレベルとされ、FET6a-2はOFF状態となる。すると、FET6a-1は、抵抗器6a-3を介してゲートがバイアスされて、そのゲートとソース間が同電位となる。ソースとドレイン間には、FET6a-1のピンチオフ電圧の電位差があれば、FET6a-1のゲートは、ドレインに対してピンチオフ電圧以上で正にバイアスされるため、結局、FET6a-1はON状態となる。それによって、VCP1は、FET6a-1のピンチオフ電圧分の電圧降下が生ずるものの、第1のFET1のゲート電圧VCTL1としては、電源電圧VDDよりも高い電圧が供給されることとなる。このとき、インバータ7aの抵抗器7a-2を介して加速電流が消費されることとなるため、動作効率をやや低下させる要因となる。第1切替加速回路用チャージポンプ5aの出力電圧VCP1は、キャパシタ5a-1の電電容量によるが、電流供給能力はそれほどないため、急激に低下してゆく。このように、第1切替加速回路用チャージポンプ5aの出力電圧VCP1は、パルス電圧となっている。そして、出力電圧VCP1がVCTL1の本来の論理値Highに相当する電源電圧VDDに近づくと、第1切替加速回路用出力切替スイッチ6aは、ON状態を維持できなくなり、やがてOFF状態となる。すると、VCTL1Gは、インバータ7aのみからの供給となり、定常状態に落ち着くこととなる。かかる動作は、第2切替加速回路用チャージポンプ6bについても、基本的に同様であるので、ここでの再度の詳細な説明は省略することとする。次に、図2に示された第2の構成例における、より具体的な回路構成例について、図4を参照しつつ説明する。なお、図2、図3に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。この構成例において、バッファ9aは、FET9a-1、FET9a-2、及び、抵抗器9a-3を有して構成されたものとなっており、また、バッファ9bは、FET9b-1、FET9b-2、及び、抵抗器9b-3を有して構成されたものとなっている。なお、FET9a-1、FET9a-2、FET9b-1、FET9b-2も、他のFET同様、エンハンスメント型が好適である。以下、具体的な回路接続について説明するが、バッファ9a,9bの回路接続は、基本的に同一であるので、以下の説明においては、バッファ9aの回路接続を説明することとし、その際、バッファ9aの構成要素の符号の後に、バッファ9bの対応する構成要素の符号を括弧で示し、バッファ9bの回路接続の説明に代えることとする。まず、FET9a-19b-1のソース又はドレインは、抵抗器9a-39b-3を介してFET9a-29b-2のドレイン又はソースと接続されると共に、第1切替加速回路用出力切替スイッチ6a6bのFETトランジスタ6a-16b-1のソース又はドレインと接続されている。さらに、その接続点は、ゲート抵抗器2122を介して第1のFET12のゲートと接続されている。また、FET9a-19b-1のソース又はドレインには、電源電圧VDDが印加される一方、FET9a-29b-2のソース又はドレインはグランドに接続されたものとなっている。そして、FET9a-19b-1のゲートには、第1切替加速回路用インバータ3a3bの出力信号が印加されるようになっている。また、FET9a-2のゲートには外部制御信号CTLが、FET9b-2のゲートには、外部制御信号CTLをインバータ8により反転した信号が、それぞれ印加されるようになっている。なお、かかる構成における動作は、図2に示された回路構成例と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。次に、上述した本発明の実施の形態における半導体スイッチ回路における動作特性について、従来回路の動作特性と比較しつつ、図5及び図6、並びに、図9及び図10に示された波形図を参照しつつ説明する。まず、図9には、例えば、図8に示された従来回路において、外部制御信号CTLを論理値Lowに相当するレベルから論理値Highに相当するレベルに切り替える前後の、共通端子PCを入力端子とし、個別端子P2を出力端子とした場合の高周波信号電圧変化を示した波形図が示されている。なお、かかる特性は、電源電圧VDDは3Vとし、高周波信号電力は4dBmとした場合のものである。また、スイッチの切替は、図9の横軸に示された時間5μsの時点において実施したものである。図9において、時間5μsの時点では高周波信号電圧は、20mV以下の非常に小さなレベルであるが、時間5.13μsを過ぎる頃から急激に振幅が拡大し、時間5.2μsまでには、ほぼ飽和状態となっていることが確認できる。スイッチの切替時間は、高周波電圧振幅レベルが飽和状態の90に達するまでの時間で定義されることが多い。かかる定義に従えば、図9の特性例において、スイッチの切替時間は184nsとなっている。このようなスイッチ切替時の高周波出力波形の振る舞いを決定するのは、このときにON状態に移行させようとしたスイッチSW2の特性である。なお、図9において、途中の時間5.05μs以前の高周波信号レベルに段差が生じているのは、ここままでの約40ns程度がインバータ等の制御回路の応答時間の影響を受けていることによるものである。図10には、図9に示されたようなスイッチ切替が行われる場合の駆動制御電圧VCTL2の変化特性が示されており、以下、同図について説明する。同図において、時間5μs以降に駆動制御電圧VCTL2は徐々に上昇してゆくが、定常状態である3Vに達するのは、大凡時間5.7μsの時点であり、スイッチ切替時点から定常状態となるまでに約700μs程の時間を要するものとなっている。これを、先の図9に示された高周波信号の立ち上がりと比較すると、ややゆっくりとした応答波形に見えるが、駆動制御電圧VCTL2が飽和レベルである3Vに達していなくとも、スイッチSW2が比較的十分にON状態に達していることが関係している。次に、同様なスイッチ切替動作における本発明の実施の形態における半導体スイッチ回路の動作特性について、図5及び図6を参照しつつ説明する。図5は、図4に示された回路構成において、上述した図9及び図10における動作条件と同一の動作条件でのシミュレーションによる駆動制御電圧VCTL2の立ち上がり波形を示す波形図である。図5によれば、駆動制御電圧VCTL2が非常に鋭く短時間に立ち上がり、電源電圧VDD=3Vとしているものの、それを越える4V程度まで達することが確認できる。図6には、図5と同様のシミュレーションによる高周波信号電圧の波形図が示されており、以下、同図について説明する。図6においては、スイッチ切替時時間5.0μsの時点から約40ns程度の、制御回路のインバータの遅延時間に対応する時点までの間は、従来回路と同様図9参照であるが、その遅延時間以降は、急激に電圧が立ち上がっていることが確認できるものとなっている。この図6の例の場合、立ち上がり時間は50nsである。すなわち、制御回路の遅延時間がほとんど占めている状態まで大きく改善されているということが言える。上述した本発明の実施の形態においては、チャージポンプ回路を電圧発生回路として用いているが、定常状態において利用できる電圧発生回路ではく、あくまでもスイッチの切替制御のタイミングにおいてのみ瞬間的なパルス電圧を発生するものである点が従来とは異なるものとなっている。このように、本発明の実施の形態においてはパルス電圧を用いるため、発振回路は不要であり、それに対応して消費電流が削減されるものとなっている。定常状態の時間にもよるが、本発明の実施の形態の半導体スイッチ回路の構成を採ることで増加する消費電流の増加は僅かである。例えば、100μs毎にスイッチ切替を行うと仮定した場合、消費電流が増加しているのはわずかに1以内の時間であり、ほとんど誤差範囲の電流増加に抑えられる。これは、いわゆる直流電源電圧発生回路を搭載するものとは全く異なるものである。上述した本発明の実施の形態においては、SPDTスイッチの例を示したが、スイッチの構成はSPDTに限定される必要はなく、他のスイッチ構成であっても良いものである。また、上述した本発明の実施の形態において、スイッチFETは全て直列素子とした例を示したが、これに限定される必要はなく並列素子としても良い。さらに、上述した本発明の実施の形態において、スイッチFETは、ひとつのFETを用いた例を示したが、スイッチFETは多段に直列接続したものであっても良い。"