"互いに直列に接続され、互いに相補的にオンとオフが切り替わる第1および第2トランジスタを有し、第1外部端子へ信号を出力する出力回路と、前記第1および第2トランジスタと直列に接続され、第2外部端子にゲート電極が接続された第3トランジスタと、第1電源電圧供給源と、を有し、前記第3トランジスタが前記第1電源電圧供給源と前記第1トランジスタとの間に接続されていることを特徴とする半導体チップ。前記第1電源電圧供給源により供給される電圧で動作し前記出力回路に信号を出力する内部回路を有すること、を特徴とする請求項1に記載の半導体チップ。前記第1外部端子に入力端子が接続され、前記第1電源電圧供給源により供給される電圧および前記第2外部端子に入力される電圧の2つの電圧により駆動される入力回路、をさらに有すること、を特徴とする請求項1または請求項2に記載の半導体チップ。前記第2外部端子に入力される電圧が前記第1電源電圧供給源により供給される電圧よりも低いこと、を特徴とする請求項1または請求項2に記載の半導体チップ。本発明者は、上記の従来技術には、動作電圧と異なる電圧で動作するバッファ回路を、データ送信側と受信側のそれぞれの半導体チップ内に設ける必要があるため、それぞれの半導体チップの面積が大きくなってしまう、とういう課題があることを発見した。例えば、メモリチップがデータ幅16ビットでデータ信号を出力する場合には、動作電圧と異なる電圧で動作するバッファ回路を16個設ける必要があり、チップ面積が増加する問題は深刻である。尚、本明細書で動作電圧とは、内部回路を駆動する電圧のことである。内部回路とは、ロジックチップでは演算処理を行なう回路のことを、メモリチップではメモリセル回路やXデコーダYデコーダ、センスアンプ等を意味する。本発明は、一方の半導体チップの動作電圧を、当該一方の半導体チップから他方の半導体チップに供給するものである。この特徴により、前記他方の半導体チップは、前記一方の半導体チップの動作電圧がHighレベルであるデータ信号を生成することができる。そのため、少なくとも、前記一方の半導体チップは、前記他方の半導体チップから、Highレベルが自身の動作電圧であるデータ信号を受信することができるので、自身の動作電圧と異なる電圧で動作するバッファ回路を別途設ける必要が無くなる。例えば、本発明は、第1電源電圧で動作する第1半導体チップと、前記第1電源電圧よりも低い第2電源電圧で動作し、当該第2電源電圧を前記第1半導体チップに供給する第2半導体チップと、を有すること、を特徴とする半導体装置である。また、上記半導体装置に用いるのに好適な半導体チップも本発明に含まれる。そのような半導体チップは、例えば、互いに直列に接続され、互いに相補的にオンとオフが切り替わる第1および第2トランジスタを有し、第1外部端子へ信号を出力する出力回路と、前記第1および第2トランジスタと直列に接続され、第2外部端子にゲート電極が接続された第3トランジスタと、を有すること、を特徴とする半導体チップである。即ち、本発明の半導体チップによれば、互いに直列に接続され、互いに相補的にオンとオフが切り替わる第1および第2トランジスタを有し、第1外部端子へ信号を出力する出力回路と、前記第1および第2トランジスタと直列に接続され、第2外部端子にゲート電極が接続された第3トランジスタと、第1電源電圧供給源と、を有し、前記第3トランジスタが前記第1電源電圧供給源と前記第1トランジスタとの間に接続されている。本発明によれば、動作電圧と異なる電圧で動作するバッファ回路を設ける必要が無くなるため、半導体チップの面積を縮小することができる。本発明の実施の形態を、図1を用いて以下に説明する。図1は、本発明の第1の実施の形態に係る半導体装置100を説明するための図である。半導体装置100は、第1半導体チップ10と第2半導体チップ20とを有する。以下、本実施の形態を、第1半導体チップ10をメモリチップ、第2半導体チップ20をロジックチップとして説明するが、本発明は、半導体チップの種類をこれらに限定するものではない。メモリチップ10は、メモリセル、デコーダ、センスアンプ等不図示を含む内部回路12を有する。内部回路12は第1電源電圧供給源である電源線Vdd1に接続され、電源線Vdd1が供給する第1電源電圧をHighレベルとするデータ信号SD1を出力する。すなわち、内部回路12は、電源線Vdd1が供給する第1電源電圧を動作電圧とする。本実施の形態では、第1電源電圧を、1.5Vとして説明する。尚、本明細書中で、同一の符号が付された電源線は、同一の電源電圧を供給する配線のことを意味する。従って、繋がった同一の配線であってもよいし、分離した別個の配線であってもよい。さらに、メモリチップ10は出力回路14を有する。出力回路14は、内部回路12が出力するデータ信号SD1をその入力とし、第1外部端子であるバンプB1にデータ信号SD2を出力する。また、メモリチップ10は、電源電圧供給回路16を有する。電源電圧供給回路16は、第2外部端子であるバンプB2に供給される電圧信号SVを入力とし、出力回路14に電圧信号SVと同一の電圧を供給する。そして、出力回路14は、Highレベルが電源電圧供給回路16から供給された電圧であるデータ信号SD2をバンプB1に出力する。ロジックチップ20は、演算処理を行なう内部回路22を有する。内部回路は22、第2電源電圧供給源である電源線Vdd2に接続され、電源線Vdd2が供給する第2電源電圧をその動作電圧とする。第2電源電圧は、第1電源電圧よりも低い電圧であり、本実施の形態では、第2電源電圧を1.0Vとして説明する。また、ロジックチップ20は、第2電源電圧をその動作電圧とする入力回路28を有する。入力回路28は、メモリチップ10から第3外部端子であるバンプB3を介して送られるデータ信号SD2をその入力とし、内部回路22にHighレベルが第2電源電圧であるデータ信号SD3を出力する。尚、メモリチップ10とロジックチップ20とがフリップチップ接続される場合には、バンプB1とB2とは同一のものである。さらに、ロジックチップ20は、第4外部端子であるバンプB4を有する。バンプB4は、電源線Vdd2に接続され、かつ、メモリチップ10のバンプB2に電気的に接続している。すなわち、ロジックチップ20は、バンプB4とB2とを介して、メモリチップ10に第2電源電圧を供給する。具体的には、ロジックチップ20は、メモリチップ10の電源電圧供給回路16に第2電源電圧を供給する。メモリチップ10の動作を、ロジックチップ20との関係において説明する。まず、電源電圧供給回路16は、バンプB2、B4を介してロジックチップ20から1.0Vの電圧供給を受け、出力回路14に1.0Vを出力する。また、内部回路12は、電源線Vdd1から1.5Vの電圧供給を受け、Highレベルが1.5Vのデータ信号SD1を出力回路14に出力する。そして、出力回路12は、電源電圧供給回路16から1.0Vの電源電圧の供給を受け、内部回路12から入力されるデータ信号SD1に基づき、Highレベルが1.0Vであるデータ信号SD2を、ロジックチップ20に出力する。ロジックチップ20の入力回路28は、メモリチップ10からデータ信号SD2の入力を受ける。このとき、データ信号SD2のHighレベルは、自身の動作電圧である1.0Vである。そのため、例えば1.0Vで動作するインバータ等で受信しても、誤動作やトランジスタの破壊が生じることがない。従って、ロジックチップ20内に、自身の動作電圧と異なる電圧例えば3.3Vで動作する入力バッファ回路を、別途、設ける必要がなく、チップ面積を小さくすることができる。図2に、本発明の第1の実施例に係る半導体装置200を示す。図2中、図1と同一の構成要素には同一の符号を付し、説明は適宜省略する。メモリチップ10の出力回路14は、互いに相補的にオンオフが切り替わる2つのトランジスタTr1,Tr2を有する。本実施例では、PMOSトランジスタTr1とNMOSトランジスタTr2により説明する。出力回路14は、トランジスタTr1とTr2、NAND142、NOR144、インバータ146により、3-stateバッファ回路を構成する。但し、出力回路14の構成は3-stateバッファ回路に限られず、トランジスタTr1、Tr2とから構成されるインバータであってもよい。電源電圧供給回路は、NMOSトランジスタTr3である。NMOSトランジスタTr3は、PMOSトランジスタTr1とNMOSトランジスタTr2の間に直列に接続されている。そして、NMOSトランジスタTr3のゲート電極には、バンプB2を介して、ロジックチップ20の電源電圧である1.0Vが印加されている。NMOSトランジスタTr3のソース端子とNMOSトランジスタTr2のドレイン端子との接続点であるノードN1が出力回路14の出力端子であり、バンプB1と接続される。NMOSトランジスタTr3のチャネル領域には不純物がドープされておらず、オン電圧が実質的に0Vである。従って、NMOSトランジスタTr3は、そのドレイン端子に印加された電圧をクランプし、ゲート電極に印加された電圧をそのソース端子に出力する回路として機能する。トランジスタTr1,Tr2,Tr3についてさらに詳細に説明すると、PMOSトランジスタTr1のバックゲートは電源線Vdd1に接続され、1.5Vにバイアスされている。NMOSトランジスタTr2とTr3のバックゲートは、グランドGND1に接続され、接地電位にバイアスされている。出力回路14の動作を説明する。出力回路14のモード選択端子MTに、内部回路12からHighレベル1.5Vのモード選択信号SM1が入力すると、出力回路14は出力モードになり、データ端子DTに入力されるデータ信号SD1に応じて、ノードN1にHighもしくはLowのデータ信号SD2を出力する。データ信号SD2は、バンプB1及びバンプB3を介してロジックチップ20の入力回路28に送信される。モード選択信号SM1がLowになると、データ端子DTに入力される論理に依らず、NAND142の出力がHighレベルになり、NOR144の出力がLowレベルとなる。従って、PMOSトランジスタTr1およびNMOSトランジスタTr2が共にオフになり、ノードN1はハイインピーダンスとなる。この状態では、メモリチップ10は、入力回路18により、バンプB1を介してデータ信号を受信する。さらに具体的に説明すると、出力回路14が出力モードで、かつ、データ端子DTにHighレベルが入力された場合は、NAND142およびNOR144の出力がLowレベルとなる。従って、PMOSトランジスタTr1がオンになり、NMOSトランジスタTr2がオフになる。従って、NMOSトランジスタTr3のドレイン端子には、電源線Vdd1から、PMOSトランジスタTr1を介して、メモリチップ10の動作電圧である1.5Vが印加される。ここで、NMOSトランジスタTr3のゲート電極には、バンプB2を介して、ロジックチップ20から1.0Vの電圧が供給されている。そのため、NMOSトランジスタTr3のソース端子、すなわちノードN1には、1.0Vの電圧が出力される。よって、出力回路14は、Highレベルがロジックチップ20の動作電圧の1.0Vであるデータ信号を出力することができる。一方、出力モード時にデータ端子DTにLowレベルが入力すると、NAND142およびNOR144の出力が共にHighレベルになり、PMOSトランジスタTr1がオフになり、NMOSトランジスタTr2がオンになる。よって、ノードN1には、NMOSトランジスタTr2を介して接地電位が印加され、出力回路14はLowレベルを出力する。本実施例に示すように、他方の半導体チップロジックチップ20から、当該他方の半導体チップの電源電圧1.0Vの供給を受ける一方の半導体チップメモリチップ10も、チップ面積の小型化を図ることができる。その理由は次の通りである。従来、内部回路の出力を、自分自身の動作電圧と異なる3.3Vで動作する出力バッファ回路で再度受けてから、チップの外部に出力していた。3.3V動作の出力バッファ回路を形成するためのウェルと、1.5V動作の内部回路を形成するためのウェルとは、互いに電気的に分離する必要があるため、それぞれのウェルを別々に設ける必要がある。さらに、それぞれのウェルを電気的に分離するために、比較的大きな素子分離領域例えば、STI等を設け、両ウェルの距離を比較的大きくする必要がある。そのため、半導体チップ面積の増大を招いていた。一方、本実施例では、電源電圧供給回路であるNMOSトランジスタTr3を、1.5Vで動作する出力バッファ回路本実施例では出力回路14中に組み込むことにより、3.3Vで動作する出力バッファ回路を別途設ける必要が無い。1.5V動作の出力バッファ回路は、内部回路を形成するためのウェル内に形成することができるし、別途、1.5V動作の出力バッファ用のウェルを設けるとしても、内部回路を形成するためのウェルから、それ程大きく離す必要がない。そのため、本発明では、従来の技術に比べて、半導体チップ面積を小さくすることができる。次に、メモリチップ10がロジックチップ20からデータ信号を受信する場合について説明する。ロジックチップ20の内部回路22は、電源線Vdd2に接続され、1.0Vで動作し、Highレベルが1.0Vであるデータ信号SD3を出力回路24に出力する。ロジックチップ20の出力回路24は、電源線Vdd2に接続されて1.0Vで動作し、内部回路22から入力されるデータ信号SD3に応じてHighレベルが1.0Vであるデータ信号SD4を出力する。ロジックチップ20の出力回路24が出力するデータ信号SD4は、バンプB3、B1を介して、メモリチップ10の入力回路18に入力される。つまり、バンプB1、B3は、入出力兼用の外部端子である。メモリチップ10の入力回路18は、PMOSトランジスタTr4、Tr6とNMOSトランジスタTr5,Tr7で構成されるフリップフロップ回路182と、インバータ184とからなる。そして、入力回路18は、PMOSトランジスタTr6とNMOSトランジスタTr7間のノードN2の電圧をデータ信号SD5として、内部回路12に出力する。フリップフロップ回路182は、1.5Vで動作し、Highレベルが1.5Vであるデータ信号SD5を出力する。一方、インバータ184は、バンプB2から電圧供給を受けて1.0Vで動作し、Highレベルが1.0Vである信号SD6をNMOSトランジスタTr7に出力する入力回路18の動作は、バンプB1に入力されるデータ信号SD4がHighレベルの場合には、ノードN2にHighレベルである1.5Vを出力する。一方、データ信号SD4がLowレベルの場合には、ノードN2はLowレベルを出力する。メモリチップ10の入力回路18をこのように構成することにより、スタティックな貫通電流を発生させることなく、Highレベルが1.0Vの信号SD4を、Highレベルが1.5Vの信号に変換することができます。本発明の第2の実施例にかかる半導体装置300を、図3を用いて説明する。本実施例が、第1の実施例と異なる点は、電源電圧供給回路12であるNMOSトランジスタTr3の接続位置である。本実施例のNMOSトランジスタTr3は、電源線Vdd1とPMOSトランジスタTr1の間に接続されている。かかる構成により、NMOSトランジスタTr1のドレイン端子には、1.5Vが印加され、ソース端子には、ゲート電極に印加される電圧である1.0Vが出力されている。すなわち、出力回路14は、NMOSトランジスタTr3から1.0Vの供給を受け、Highレベルが1.0Vであるデータ信号SD2を出力する。本実施例のその他の部分は、第1の実施例と同様である。本発明の第3の実施例にかかる半導体装置400を、図4を用いて説明する。本実施例では、出力回路14のPMOSトランジスタTr1のソース端子が、配線162により、直接、バンプB2に接続されている。すなわち、配線162が電源電圧供給回路16である。この構成により、出力回路14は、バンプB2および配線162を介して、ロジックチップ20から1.0Vの供給を受け、Highレベルが1.0Vであるデータ信号SD2を出力する。第1の実施例と第3の実施例との対比第3の実施例は、第1の実施例に比べて、NMOSトランジスタTr3を形成する必要が無いため、構成が単純であるという利点がある。一方、第1の実施例は、第3実施例に比べて、回路面積を小さくすることができるという利点がある。その理由を、図5を用いて説明する。図5aは、第3の実施例に係る半導体装置400の部分断面図である。図4の回路図に示すように、出力回路14を構成するPMOSトランジスタTr1のバックゲートがバンプB2に接続され、1.0Vにバイアスされている。一方、例えばNAND142やNOR144を構成するPMOSトランジスタTr12のバックゲートは、1.5Vにバイアスされる。従って、図5aに示すように、PMOSトランジスタTr1がその内部に形成されるNウェルNw1と、例えばNAND142やNOR144を構成するPMOSトランジスタTr12がその内部に形成されるNウェルNw2とを、電気的に分離しなければならない。電位の異なるNウェルNw1とNw2とを電気的に分離するためには、例えばSTIShallowTrenchIsolation30を設ける必要がある。一方、図5bに第1の実施例に係る半導体装置200の部分断面図を示す。図2の回路図に示すように、PMOSトランジスタTr1のバックゲートは電源線Vdd1に接続され、1.5Vにバイアスされている。従って、図5aに示すように、例えばNAND142又はNOR144を構成するPMOSトランジスタTr12とPMOSトランジスタTr1とを、同一のNウェルNw3中に形成することができる。よって、電位の異なるNウェルを電気的に分離するためのSTIを形成する必要が無い。第1の実施例の出力回路14では、第3の実施例の出力回路に比べてNMOSトランジスタTr3を一つ多く形成する必要があるが、一般に、MOSトランジスタ1つ分の面積の方が、電位の異なるNウェルNw1とNw2とを分離するためのSTIの面積よりも小さい。そのため、第1の実施例に係る半導体装置では、第3の実施例に係る半導体装置よりも回路面積を小さくすることができる。本発明は、上記の実施の形態に限定されるものではなく、発明の思想から乖離しないように、適宜、修正や変更を伴うことができる。"