半導体基板のメモリ領域とロジック領域に導電膜を形成する工程と、前記メモリ領域における導電膜をパターニングすることにより、前記ロジック領域に前記導電膜を残しながら、前記メモリ領域に第1のゲート電極を形成する工程と、前記第1のゲート電極を形成した後、前記ロジック領域に残存する前記導電膜の上方と、前記第1のゲート電極の上方とに、マスク膜を形成する工程と、前記ロジック領域における前記マスク膜を除去する工程と、前記ロジック領域における前記マスク膜を除去した後、前記メモリ領域に残存する前記マスク膜の上方と、前記ロジック領域に残存する前記導電膜の上方とに、第1のレジスト膜を形成する工程と、前記第1のレジスト膜をマスクにして前記導電膜をエッチングすることにより、前記ロジック領域に第2のゲート電極を形成する工程と、前記第1のレジスト膜を除去する工程と、前記マスク膜を除去する工程と、を有することを特徴とする半導体装置の製造方法。前記マスク膜を形成する前に、前記第1のゲート電極の横にサイドウォール絶縁膜を形成する工程を更に有し、前記マスク膜を形成する工程において、前記サイドウォール絶縁膜の上にも前記マスク膜を形成すると共に、前記マスク膜を除去する工程において、前記マスク膜のエッチングレートが前記サイドウォール絶縁膜のエッチングレートよりも速くなるエッチング条件を採用して、前記マスク膜をエッチングにより除去することを特徴とする請求項1に記載の半導体装置の製造方法。前記サイドウォール絶縁膜を形成する工程において、該サイドウォール絶縁膜として窒化シリコン膜を形成し、前記マスク膜を形成する工程において、該マスク膜として酸化シリコン膜を形成し、前記マスク膜を除去する工程において、フッ酸溶液により前記マスク膜をウエットエッチングして除去することを特徴とする請求項2に記載の半導体装置の製造方法。前記マスク膜を形成する工程において、該マスク膜の厚さを、前記第2のゲート電極が形成された時点で前記第1のゲート電極の上方に前記マスク膜が残る厚さに設定することを特徴とする請求項1乃至請求項3のいずれか1項に記載の半導体装置の製造方法。前記マスク膜を形成する工程において、該マスク膜としてシリコン熱酸化膜よりもエッチングレートが速い絶縁膜を形成することを特徴とする請求項1乃至請求項4のいずれか1項に記載の半導体装置の製造方法。前記絶縁膜として、TEOSガスを使用するCVD法により酸化シリコン膜を形成することを特徴とする請求項5に記載の半導体装置の製造方法。前記マスク膜を形成する工程の前に、前記第1のゲート電極の側面とその横の前記半導体基板の上に前記シリコン熱酸化膜を形成する工程を更に有し、前記マスク膜を形成する工程は、前記シリコン熱酸化膜が形成されている状態で行われることを特徴とする請求項5又は請求項6に記載の半導体装置の製造方法。前記ロジック領域における前記マスク膜を除去する工程は、前記マスク膜の上に第2のレジスト膜を形成する工程と、前記第2のレジスト膜をマスクにしながら、前記ロジック領域における前記マスク膜をウエットエッチングにより除去する工程とを含むことを特徴とする請求項1乃至請求項7のいずれか1項に記載の半導体装置の製造方法。前記導電膜を形成する工程の前に、前記半導体基板の前記メモリ領域に下地導電膜を形成する工程と、前記下地導電膜の上に中間絶縁膜を形成する工程とを更に有し、前記導電膜を形成する工程において、前記中間絶縁膜の上に前記導電膜を形成すると共に、前記第1のゲート電極を形成する工程において、該第1のゲート電極としてフラッシュメモリセルのコントロールゲートを形成し、かつ、前記中間絶縁膜と前記下地導電膜とをパターニングすることにより、前記第1のゲート電極の下に前記中間絶縁膜を残しながら、前記第1のゲート電極の下の前記下地導電膜を前記フラッシュメモリセルのフローティングゲートにすることを特徴とする請求項1乃至請求項8のいずれか1項に記載の半導体装置の製造方法。前記ロジック領域は第1のロジック領域と第2のロジック領域とを備え、前記第1のゲート電極を形成する工程において、前記第1のロジック領域における前記下地導電膜をパターニングして第1の導電パターンにすると共に、前記第1のロジック領域における前記導電膜をパターニングして第2の導電パターンにし、前記ロジック領域における前記マスク膜を除去する工程において、前記第2のロジック領域における前記マスク膜を除去すると共に、前記第1のロジック領域の前記マスク膜に、前記第1の導電パターンの一部領域を内側に含む第1の開口を形成し、前記第1のレジスト膜を形成する工程において、前記第1のロジック領域の前記第1のレジスト膜に、前記第1の開口に重なる窓を形成し、前記第2のゲート電極を形成する工程において、前記窓を通じて前記第2の導電パターンをエッチングすることにより該第2の導電パターンに第2の開口を形成すると共に、前記第2のロジック領域の前記導電膜を前記第2のゲート電極にして、前記第1の導電パターンの前記一部領域における前記中間絶縁膜を除去する工程と、前記半導体基板のメモリ領域とロジック領域に層間絶縁膜を形成する工程と、前記第1の開口と前記第2の開口の各々の内側の前記層間絶縁膜にホールを形成する工程と、前記ホール内に、前記第1の導体パターンの前記一部領域と電気的に接続された導体プラグを形成する工程とを更に有することを特徴とする請求項9に記載の半導体装置の製造方法。半導体装置の製造方法において、半導体装置の歩留まりを向上させることを目的とする。以下の開示の一観点によれば、半導体基板のメモリ領域とロジック領域に導電膜を形成する工程と、前記メモリ領域における導電膜をパターニングすることにより、前記ロジック領域に前記導電膜を残しながら、前記メモリ領域に第1のゲート電極を形成する工程と、前記第1のゲート電極を形成した後、前記ロジック領域に残存する前記導電膜の上方と、前記第1のゲート電極の上方とに、マスク膜を形成する工程と、前記ロジック領域における前記マスク膜を除去する工程と、前記ロジック領域における前記マスク膜を除去した後、前記メモリ領域に残存する前記マスク膜の上方と、前記ロジック領域に残存する前記導電膜の上方とに、第1のレジスト膜を形成する工程と、前記第1のレジスト膜をマスクにして前記導電膜をエッチングすることにより、前記ロジック領域に第2のゲート電極を形成する工程と、前記第1のレジスト膜を除去する工程と、前記マスク膜を除去する工程とを有する半導体装置の製造方法が提供される。以下の開示によれば、第1のレジスト膜をマスクに使用しながらロジック領域に第2のゲート電極を形成する工程において、第1のゲート電極の上面がマスク膜によって保護される。よって、第1のレジスト膜がエッチングされて第1のゲート電極の上から消失しても当該上面がエッチング雰囲気に曝されないので、エッチングが原因で第1のゲート電極に荒れが発生するのを防止して、半導体装置の歩留まりを向上させることができる。本実施形態の説明に先立ち、本願発明者が行った調査について説明する。その調査においては、以下のようにしてフラッシュメモリをロジック回路に混載した半導体装置を作製した。図1~図20は、調査に使用した半導体装置の製造途中の断面図である。最初に、図1に示す断面構造を得るまでの工程について説明する。まず、p型のシリコン基板1の上に、第1のシリコン熱酸化膜2と窒化シリコン膜3とをこの順に形成する。なお、シリコン基板1は、半導体基板の一例であって、フラッシュメモリセルが形成されるメモリ領域IIIの他に、第1のロジック領域Iと第2のロジック領域IIとを包含するロジック領域を備える。次いで、第1のシリコン熱酸化膜2と窒化シリコン膜3とをパターニングした後、これらの膜をマスクにしてシリコン基板1をドライエッチングすることによりSTI用の素子分離溝1aを形成する。続いて、図2に示すように、素子分離溝1a内にCVD法で形成された酸化シリコン膜を素子分離絶縁膜4として埋め込む。この後に、第1のシリコン熱酸化膜2と窒化シリコン膜3とをウエットエッチングにより除去する。次に、図3に示す断面構造を得るまでの工程について説明する。まず、メモリ領域IIIにn型不純物としてPイオンをイオン注入して、シリコン基板1の深部に第1のnウエル14を形成する。次いで、メモリ領域IIIにp型不純物のBイオンを注入することにより、上記の第1のnウエル14よりも浅い部分のシリコン基板1に第1のpウエル11を形成する。上記の第1のnウエル14と第1のpウエル11は、第2のロジック領域IIにおいて、後で高電圧トランジスタが形成される領域にも形成される。更に、第2のロジック領域IIの残りの領域にもイオン注入を行い、図示のような第2、第3のpウエル12、13と、第2~第4のnウエル15~17を形成する。なお、これらのウエルのうち、第3のnウエル16は第2のpウエル12よりも深く形成される。また、上記の各イオン注入は、シリコン基板1の表面に形成した不図示のシリコン熱酸化膜をスルー膜に使用しながら行われ、全てのイオン注入を終了した後にそのシリコン熱酸化膜はウエットエッチングにより除去される。次に、図4に示すように、ArアルゴンガスとO2酸素ガスとの混合雰囲気中においてシリコン基板1の表面を熱酸化することにより、第1のロジック領域I、第2のロジック領域II、及びメモリ領域IIIの各々にトンネル絶縁膜22としてシリコン熱酸化膜を形成する。その熱酸化の条件は特に限定されない。本実施形態では、基板温度を900°C~1050°Cとする条件で厚さが約10nmのトンネル絶縁膜22を形成する。続いて、図5に示すように、SiH4シランとPH3ホスフィンとを反応ガスとして使用する減圧CVD法により、トンネル絶縁膜22の上に下地導電膜32としてポリシリコン膜を約90nmの厚さに形成する。そのポリシリコン膜には、反応ガス中のPH3により、リンがinsituでドープされることになる。次に、図6に示すように、下地導電膜32の上にフォトレジストを塗布し、それを露光、現像することにより第1のレジスト膜35を形成する。そして、第1のレジスト膜35をマスクにして下地導電膜32をドライエッチングすることにより、第1のロジック領域Iとメモリ領域IIIに下地導電膜32を残しながら、第2のロジック領域IIにおける下地導電膜32を除去する。そのドライエッチングにおけるエッチングガスは特に限定されないが、本実施形態ではCl2、HBr、及びCF4の混合ガスをそのエッチングガスとして使用する。この後に、第1のレジスト膜35は除去される。次いで、図7に示すように、下地導電膜32の上と、第2のロジック領域IIにおけるトンネル絶縁膜22の上とに、減圧CVD法を用いて第1の酸化シリコン膜37xと窒化シリコン膜37yとをこの順にそれぞれ厚さ5nm、10nmに形成する。更に、酸素雰囲気中において基板温度を約950°C、加熱時間を約90分間とする条件で窒化シリコン膜37yの表面を酸化し、窒化シリコン膜37yの表面に約30nmの厚さの第2の酸化シリコン膜37zを形成する。これにより、第1の酸化シリコン膜37x、窒化シリコン膜37y、及び第2の酸化シリコン膜37zをこの順に積層してなるONO膜が中間絶縁膜37としてシリコン基板1の上側全面に形成されたことになる。続いて、図8に示すように、第1のロジック領域I、第2のロジック領域II、及びメモリ領域IIIの各々にフォトレジストを塗布し、それを露光、現像することにより第2のレジスト膜39を形成する。なお、第2のロジック領域IIは第2のレジスト膜39で覆われずに露出する。また、第1のロジック領域Iにおける第2のレジスト膜39には、下地導電膜32の一部領域PRの上に窓39aが形成される。そして、第2のレジスト膜39をマスクとして使用しながら、第2レジスト膜39で覆われていない部分の中間絶縁膜37をエッチングして除去する。このエッチングは2ステップで行われ、最初の第1のステップではCH3とO2との混合ガスをエッチングガスとするドライエッチングにより、中間絶縁膜37の第2の酸化シリコン膜37zと窒化シリコン膜37yとをエッチングする。そして、次の第2ステップでは、フッ酸溶液により中間絶縁膜37の第1の酸化シリコン膜37xをウエットエッチングして除去する。なお、その第2のステップのウエットエッチングにより、第2のロジック領域IIのトンネル絶縁膜22も除去される。このようなエッチングにより、第1のロジック領域Iの中間絶縁膜32に第1の開口37aが形成され、その第1の開口37aから下地導電膜32の一部領域PRが露出すると共に、第2のロジック領域IIのシリコン基板1の清浄面が露出する。そして、第2のレジスト膜39を除去した後、ウエット処理によりシリコン基板1の表面を洗浄する。次に、図9に示す断面構造を得るまでの工程について説明する。まず、酸素雰囲気中で基板温度を約850°Cとする酸化条件を採用して、中間絶縁膜37で覆われていない部分のシリコンを熱酸化する。これにより、第1の開口37aから露出する下地導電膜32の表面に第2のシリコン熱酸化膜40が形成されると共に、第2のロジック領域IIのシリコン基板10の表面に第1のゲート絶縁膜20としてシリコン熱酸化膜が形成される。次いで、第2のロジック領域IIのうち、後で低電圧トランジスタが形成される部分のゲート絶縁膜20を除去し、シリコン基板1の清浄面を露出させる。そして、このように露出した清浄面を、酸素雰囲気中で基板温度を約700°C~800°Cとする酸化条件で熱酸化することにより、厚さが約1.7nm程度のシリコン熱酸化膜を形成し、そのシリコン熱酸化膜を第2のゲート絶縁膜21とする。なお、その熱酸化によって第1のゲート絶縁膜20の厚さも増大し、本工程の終了時点で第1のゲート絶縁膜20の厚さは約16nm程度となる。続いて、図10に示すように、シランを反応ガスとして使用する減圧CVD法により、第1のロジック領域I、第2のロジック領域II、及びメモリ領域IIIの各々に、導電膜41として厚さ約180nmのノンドープのポリシリコン膜を形成する。次に、図11に示す断面構造を得るまでの工程について説明する。まず、導電膜41の上にフォトレジストを塗布し、それを露光、現像することにより、第3のレジスト膜43を形成する。そして、この第3のレジスト膜43をマスクとして使用して下地導電膜32、中間絶縁膜37、及び導電膜41をドライエッチングする。そのドライエッチングにおいては、ポリシリコンを材料とする下地導電膜32と導電膜41のエッチングガスとしてはCl2とO2との混合ガスが使用され、中間絶縁膜37として形成したONO膜のエッチングガスとしてはCH3とO2との混合ガスが使用される。このようなドライエッチングの結果、メモリ領域IIIにおいては、下地導電膜32がフローティングゲート32aになると共に、導電膜41が第1のゲート電極41aとなる。その第1のゲート電極41aは、後述のように、メモリ領域IIIに形成されるフラッシュメモリセルのコントロールゲートとしての役割を担う。また、第1のロジック領域Iでは、下地導電膜32と導電膜41が、それぞれ第1の導電パターン32b及び第2の導電パターン41bとされる。この後に、第3のレジスト膜43は除去される。続いて、図12に示すように、フローティングゲート32aと第1のゲート電極41aのそれぞれの側面を熱酸化することにより、これらの側面に厚さが約10nm程度の第3のシリコン熱酸化膜45を形成する。その第3のシリコン熱酸化膜45は、最終的に形成されるフラッシュメモリセルのリテンション特性を向上させる役割を担う。その後に、フローティングゲート32aをマスクとするイオン注入によりフローティングゲート32aの横のシリコン基板にn型不純物としてAsをイオン注入し、第1のn型ソースドレインエクステンション46aを形成する。次いで、図13に示すように、第1のロジック領域I、第2のロジック領域II、及びメモリ領域IIIの各々に絶縁膜を形成し、その絶縁膜をRIEによりエッチバックして、第1のゲート電極41aの横に第1のサイドウォール絶縁膜47を形成する。その絶縁膜として、本実施形態ではプラズマCVD法により窒化シリコン膜を形成する。上記のエッチバックによって第3のシリコン熱酸化膜45もエッチングされるが、メモリ領域IIIにおいては第1のサイドウォール絶縁膜45がマスクとなるため、第3のシリコン熱酸化膜45は第1のゲート電極45aの側面とその横のシリコン基板1上に残る。次に、図14に示すように、第1のロジック領域I、第2のロジック領域II、及びメモリ領域IIIの各々にフォトレジストを塗布し、それを露光、現像することにより第4のレジスト膜50を形成する。第4のレジスト膜50は、第1のロジック領域Iにおいては一部領域PRの上に窓50aを有し、第2のロジック領域IIにおいてはゲート電極形状を有する。そして、メモリ領域IIIにおいては、第1のゲート電極41aの上面41xが第4のレジスト膜50によって覆われる。ところで、上記のように塗布により形成される第4のレジスト膜50の膜厚は下地に凹凸に依存し、平坦な下地では十分な厚さの第4のレジスト膜50が形成されるものの、下地に凹凸がある場合にはその凹部にフォトレジストが流れ込んで膜厚が薄くなる。この例では、第2のロジック領域IIに残存する導電膜41の上面41yが平坦であるのに対し、メモリ領域IIIでは第1のゲート電極41aによって下地の凹凸が第2のロジック領域IIにおけるよりも大きくなる。そのため、第1のゲート電極41aの上面41x上における第4のレジスト膜50の厚さT1は、第2のロジック領域IIにおける第4のレジスト膜50の厚さT2よりも薄くなり、第1のゲート電極41a上で第4のレジスト膜50の膜厚が不足し易い。続いて、図15に示すように、Cl2とO2との混合ガスをエッチングガスとして採用し、第4のレジスト膜50をマスクにしながら、第1のロジック回路Iの第2の導電パターン41bと第2のロジック領域IIの導電膜41とをドライエッチングする。このドライエッチングの結果、第1のロジック領域Iの第2の導電パターン41bに第2の開口41cが形成されると共に、第2のロジック領域IIの導電膜41がパターニングされて第2~第6のゲート電極41d~41hが形成される。このとき、本工程でマスクとなる第4のレジスト膜50もエッチングされてその厚さが薄くなる。特に、第1のゲート電極41aの上においては、上記のように第4のレジスト膜50の膜厚がもともと薄いため、このドライエッチングの最中に第4のレジスト膜50が消失し、第1のゲート電極41aの上面41xがエッチング雰囲気に曝されることになる。なお、第1のゲート電極41aの上から第4のレジスト膜50が消失するのを防止するために、予め第4のレジスト膜50を厚く形成することも考えられる。しかし、第4のレジスト膜50を過度に厚くすると、第2のロジック領域IIでゲート電極形状の第4のレジスト膜50のアスペクト比が高くなるため、第2のロジック領域IIにおいて第4のレジスト膜50が倒れてパターン不良が発生するおそれがある。よって、パターン不良を防止するためには第4のレジスト膜50の膜厚をある程度薄くする必要があり、上記のようなゲート電極41aの露出は避けられない。この後に、第4のレジスト膜50は除去される。図21は、この工程を終了した後に、第1のゲート電極41aの上面41xをSEMにより観察して得られた像をもとにして描いた図である。図21に示すように、上記のようにエッチング雰囲気に曝された結果、上面41xには荒れPが発生している。次いで、図16に示すように、第2のロジック領域IIにおけるシリコン基板1に、第2~第4のn型ソースドレインエクステンション46b~46dと、第1及び第2のp型ソースドレインエクステンション46e、46fを形成する。なお、本工程は第2~第6のゲート電極41d~41hをマスクにするイオン注入により行われ、不図示のレジスト膜を用いてp型不純物とn型不純物とが打ち分けられる。次に、図17に示すように、第1のロジック領域I、第2のロジック領域II、及びメモリ領域IIIの各々に絶縁膜を形成した後、その絶縁膜をRIEによりエッチバックしてメモリ領域IIIの第1のゲート電極41aの横に第2のサイドウォール絶縁膜53として残す。その絶縁膜は、例えば、CVD法で形成された酸化シリコン膜である。このエッチバックでは、第1のロジック領域Iにおける第2のシリコン熱酸化膜40も除去され、第1の導電パターン32bの一部領域PRが露出する。また、第2のサイドウォール絶縁膜53は、第2のロジック領域IIの第2~第6のゲート電極41d~41hの各々の横にも形成される。そして、第2のサイドウォール絶縁膜53をマスクにするイオン注入によりメモリ領域IIIにおけるシリコン基板1にn型不純物をイオン注入し、フローティングゲート32aの横のシリコン基板1に第1のn型ソースドレイン領域55aを形成する。更に、第2のロジック領域IIにおけるシリコン基板1にp型不純物とn型不純物を打ち分けてイオン注入することにより、第2~第4のn型ソースドレイン領域55b~55dと、第1及び第2のp型ソースドレイン領域55e、55fを形成する。なお、そのp型不純物とn型不純物との打ち分けは不図示のレジスト膜を用いて行われる。ここまでの工程により、メモリ領域IIIにおいては、第1のn型ソースドレイン領域55a、トンネル絶縁膜22、フローティングゲート32a、中間絶縁膜37、及び第1のゲート電極41aを備えたフラッシュメモリセルFLの基本構造が完成する。前述のように、第1のゲート電極41はフラッシュメモリセルのコントロールゲートの役割を担うものであって、第1のゲート電極41の電位を制御することによりフローティングゲート32aに電荷を蓄積してデータを記憶することができる。一方、第2のロジック領域IIにおいては、センスアンプ等のロジック回路を形成するn型MOSトランジスタTRn、TRn、p型MOSトランジスタTRp、TRpの基本構造が完成する。なお、これらのトランジスタのうち、HVが付されたトランジスタは、LVが付されたトランジスタよりも耐圧が高い高電圧トランジスタである。続いて、図18に示すように、第1のロジック領域I、第2のロジック領域II、及びメモリ領域IIIの各々にスパッタ法でコバルト膜を厚さ約8nmに形成した後、そのコバルト膜をアニールしてシリコンと反応させる。そして、素子分離絶縁膜4等の上で未反応となっているコバルト膜をウエットエッチングして除去し、第1のゲート電極41aと第2~第6のゲート電極41d~41hの各々の横のシリコン基板1の表面に金属シリサイド膜57を形成する。なお、その金属シリサイド膜57はこれらのゲート電極の上面にも形成され、これにより各ゲート電極が低抵抗化される。また、第1のロジック領域Iにおいては、第1の開口37aから露出する第1の導電パターン32bの表面にも金属シリサイド膜57が形成される。次いで、図19に示すように、CVD法により窒化シリコン膜を厚さ約50nmに形成し、その窒化シリコン膜をカバー絶縁膜58とする。そして、そのカバー絶縁膜58の上にCVD法により層間絶縁膜59として酸化シリコン膜を約1000nmの厚さに形成した後、CMP法により層間絶縁膜59の上面を研磨して平坦化する。次に、図20に示す断面構造を得るまでの工程について説明する。まず、フォトリソグラフィとドライエッチングによりカバー絶縁膜58と層間絶縁膜59とをパターニングしてこれらの絶縁膜に複数のホール59aを形成する。そのホール59aは、第1のロジック領域Iにおいては、第1の開口37aと第2の開口41cの各々の内側に形成される。また、第2のロジック領域IIとメモリ領域IIIにおいては、第1~第4のn型ソースドレイン領域55a~55dと第1及び第2のp型ソースドレイン領域55e、55fの各々の上にホール59aが形成される。次いで、これらのホール59a内と層間絶縁膜59の上とに、グルー膜としてスパッタ法によりTiチタン膜とTiN窒化チタン膜とをこの順に形成する。そして、六フッ化タングステンを反応ガスとして使用するCVD法により、そのグルー膜の上にWタングステン膜を形成して各ホール59aを完全に埋め込む。そして、層間絶縁膜59の上面に形成された余分なW膜とグルー膜とをCMP法により除去し、これらの膜をホール59a内に導体プラグ60として残す。これらの導体プラグ60のうち、第1のロジック領域Iに形成されたものは、第1の導電パターン32bと電気的に接続される。また、第2のロジック領域IIやメモリ領域IIIに形成された導体プラグ60は、第1~第4のn型ソースドレイン領域55a~55dや第1及び第2のp型ソースドレイン領域55e、55fの各々と電気的に接続される。以上により、この調査に使用した半導体装置の基本構造が完成した。この半導体装置においては、第1のロジック領域Iの第1の導電パターン32b、中間絶縁膜37、第2の導電パターン41bによりキャパシタQが形成される。そのキャパシタQの機能は特に限定されないが、例えば1.2V程度の電源電圧を昇圧して10Vの高電圧を発生する昇圧回路内のポンピングキャパシタとしてキャパシタQを使用し得る。このようにして得られた高電圧は、例えば、フラッシュメモリセルFLに書き込み又は消去を行う際に第1のゲート電極41aに印加され、それによりトンネル絶縁膜22を介してフローティングゲート32aに電子が注入、又は引き抜かれる。上記した半導体装置の製造方法によれば、図15の工程で第1のゲート電極41aの上面41xから第4のレジスト膜50が消失するため、上面41xがエッチング雰囲気に曝されて図21のような荒れPが発生する。このような荒れPが発生すると、荒れPがある部分で第1のゲート電極41aが局所的に薄くなり、第1のゲート電極41aの全体の電気抵抗が高くなる。また、最悪の場合には第1のゲート電極41aの全体がエッチングにより消失することもある。いずれの現象も半導体装置を不良にしてその歩留まりを低下させる要因となるため、ロジック混載メモリにおいては上記のような第1のゲート電極41aの荒れを防止するのが好ましい。以下に、本実施形態について説明する。第1実施形態本実施形態では、以下のようにフラッシュメモリをロジック回路に混載した半導体装置を製造する。図22~図30は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図22~図30において、上記で説明したのと同じ要素には上記と同じ符号を付し、以下ではその説明を省略する。最初に、図22に示す断面構造を得るまでの工程について説明する。まず、上記した図1~図13の工程を行った後、図22に示すように、第2の導電パターン41b、第1のゲート電極41a、導電膜41、及び第1のサイドウォール絶縁膜47の各々の上にマスク膜63として酸化シリコン膜を30nm程度の厚さに形成する。マスク膜63の成膜条件は特に限定されないが、TEOSガスを成膜ガスとして使用するCVD法により基板温度を620°Cとしてマスク膜63を形成するのが好ましい。なお、基板温度を780°C程度の高温にし、TEOSガスを用いてマスク膜63を形成してもよい。このように高温で形成された酸化シリコン膜はHTOとも呼ばれる。この酸化シリコン膜は緻密であるため、4nm程度の厚さに形成すれば十分である。また、後述のようにこのマスク膜63は第1のゲート電極41aの上面41xを保護するものなので、当該41xに直接接触するようにマスク膜63を形成するのが好ましい。次に、図23に示すように、第1のロジック領域I、第2のロジック領域II、及びメモリ領域IIIの各々にフォトレジストを塗布し、それを露光、現像することにより第5のレジスト膜65を形成する。その第5のレジスト膜65は、第1のロジック領域Iにおいては一部領域PRを内側に含む窓65aを有すると共に、セル領域IIIにおいてはマスク膜63を覆う。一方、第2のロジック領域IIにおいては、第5のレジスト膜65は形成されず、マスク膜63が露出する。なお、第5のレジスト膜65は、ゲート電極のように微細なデバイスパターンを得るためのエッチングマスクとして使用するものではない。そのため、第5のレジスト膜65の材料としては、ArFレーザ光よりも波長が長い露光光用のレジスト、例えばi線レジストで十分である。次いで、図24に示すように、第5のレジスト膜65をマスクに使用しながら、フッ酸溶液をエッチング液とするウエットエッチングにより第2のロジック領域IIのマスク膜63を除去し、第2のロジック領域IIにおいて導電膜41の表面を露出させる。このエッチングでは、窓65aを通じて第1のロジック領域Iのマスク膜63もエッチングされ、一部領域PRを内側に含む第3の開口63aがマスク膜63に形成される。また、第5のレジスト膜65の材料であるi線レジストは、ArFレジストやKrFレジスト等の化学増幅型のレジストと比較してフッ酸に対する耐性が高いため、第5のレジスト膜65にフッ酸が浸み込み難く、第3の開口63aを綺麗に形成することができる。この後に、図25に示すように、シリコン基板1の上側全面をアンモニア化水APMと硫酸化水SPMに順に曝すことにより第5のレジスト膜65を除去する。次いで、図26に示すように第1のロジック領域I、第2のロジック領域II、及びメモリ領域IIIの各々にフォトレジストを再び塗布し、それを露光、現像することにより第6のレジスト膜67を形成する。後述のように第6のレジスト膜67はゲート電極のパターニングに使用するものなので、その材料としては、微細なゲート電極が得られるようになるべく波長の短い露光光用のレジスト、例えばArFレジストを使用するのが好ましい。また、このようにして形成された第6のレジスト膜67は、第1のロジック領域Iにおいて第3の開口63aに重なる窓67aを有すると共に、第2のロジック領域IIにおいてゲート電極形状を有する。窓67aの直径D2は特に限定されないが、本実施形態では直径D2を第3の開口63aの直径D1よりも小さくすることにより、第3の開口63aの内側に窓67aを設ける。更に、上記の調査結果で説明したように、メモリ領域IIIでは隣接する第1のゲート電極41aの間にレジストが流れ込むため、第1のゲート電極41aの上面41x上での第6のレジスト膜67の厚さT1は、第2のロジック領域IIにおける厚さT2よりも薄くなる。次いで、図27に示すように、第6のレジスト膜67をマスクにしながら、第1のロジック領域Iの第2の導電パターン41bと第2のロジック領域IIの導電膜41とをドライエッチングする。このドライエッチングの条件は特に限定されないが、本実施形態ではCl2とO2との混合ガスをエッチングガスとして採用する。このドライエッチングにより、第2のロジック領域IIにおいては、導電膜41がパターニングされて第2~第6のゲート電極41d~41hが形成される。ここで、メモリ領域IIIにおいては、上記のように第1のゲート電極41aの上における第6のレジスト膜67の厚さT1が薄いため、本工程のドライエッチングにより第1のゲート電極41aの上から第6のレジスト膜67が消失する。但し、本実施形態ではマスク膜63により第1のゲート電極41aを覆ってあるので、本工程において第1のゲート電極41aの上面41xがエッチング雰囲気に露出することはない。特に、マスク膜63の材料である酸化シリコンは、エッチングガスであるCl2とO2との混合ガスに対して第6のレジスト膜67よりもエッチングレートが遅いので、ドライエッチングの最中にマスク膜63がエッチングされて消失するのを防止できる。これにより、本実施形態では、第1のゲート電極41aがエッチング雰囲気に露出してその上面41xに荒れが発生するのを防止することが可能となる。マスク膜63は、このように第1のゲート電極41を保護するものであるが、長時間にわたってエッチング雰囲気に曝されると第1のゲート電極41の上から消失するおそれがある。このような危険性を低減するため、本工程で第2~第6のゲート電極41d~41hが形成された時点で第1のゲート電極41aの上にマスク膜63が残る厚さ、例えば300nm程度の厚さに当該マスク膜63を形成するのが好ましい。なお、既述のようにマスク膜63としてHTOを形成する場合には、4nm程度の厚さのマスク膜63であっても第1のゲート電極41a上に残すことができる。また、第1のゲート電極41を保護する目的で第6のレジスト膜67を厚く形成する必要がなくなるので、第6のレジスト膜67を薄く形成して第2のロジック領域IIのゲート第2~第6のゲート電極41d~41hの更なる微細化を図ることも可能となる。一方、第1のロジック領域Iにおいては、窓67aを通じて第2の導電パターン41bがドライエッチングされ、第2の導電パターン41bに一部領域PRを内側に含む第2の開口41cが形成される。本実施形態では、図24の工程において予め第3の開口63aを形成し、かつ、その第3の開口63aに重なるように窓67aを形成するので、マスク膜63によってエッチングが阻害されずに上記のように第2の開口41cを形成することができる。なお、本実施形態のように窓67aの直径D2を第3の開口63aの直径D1よりも小さくする場合には、上記の第2の開口41cの直径は窓67aの直径D2と同一になる。次いで、図28に示すように、第5レジスト膜65をアッシングして除去する。続いて、図29に示すように、フッ酸溶液をエッチング液に使用するウエットエッチングによりマスク膜63を除去する。マスク膜63の材料である酸化シリコンは、第1のサイドウォール絶縁膜47の材料である窒化シリコンと比較してフッ酸溶液に対するエッチングレートが早い。そのため、このエッチングでは、第1のサイドウォール絶縁膜47を残しながら、マスク膜63のみを選択的に除去することができる。更に、TEOSガスを反応ガスに使用して形成されたマスク膜63は、シリコン熱酸化膜と比較して膜の密度が低く、フッ酸溶液に対するエッチングレートがシリコン熱酸化膜のそれと比較して8倍~9倍程度も速い。よって、本工程では、短いエッチング時間でマスク膜63を除去して、ウエットエッチングがトンネル絶縁膜22や第3のシリコン熱酸化膜45にも及ぶのを防止できる。特に、第3のシリコン熱酸化膜45は、既述のようにフラッシュメモリセルのリテンション特性を高める機能を有するため、上記のようにウエットエッチングを防止する実益がある。なお、マスク膜63のエッチング量はウエットエッチングの時間でコントロールすることができ、シリコン熱酸化膜が約5nmエッチングされるのに要する時間だけウエットエッチングを行うことでマスク膜63の全てを除去することができる。また、このようにマスク膜63を除去した後、APM又はSPMにシリコン基板1を浸し、シリコン基板1を洗浄してもよい。この後は、上記した図16~図20の工程を行うことで、図30に示す本実施形態に係る半導体装置の基本構造を完成させる。以上説明した本実施形態によれば、図27を参照して説明したように、メモリ領域IIIの第1のゲート電極41aの上面41xをマスク膜63で覆う。よって、第2~第6のゲート電極41d~41hを形成するときのドライエッチングの雰囲気に第1のゲート電極41aの上面41xが曝されるのを防止でき、ドライエッチングにより上面41xが荒れたり第1のゲート電極41aが消失する危険性を低減できる。その結果、上面41xの荒れ等が原因で半導体装置が不良になるのを抑制し、半導体装置の歩留まりを向上させることが可能となる。図31は、本実施形態における第1のゲート電極41aの上面41xをSEMにより観察して得られた像をもとにして描いた図である。図21の場合とは異なり、図31では上面41xに荒れが発生していない。このことから、マスク膜63が上面41xの荒れを防止する効果があることが確認できた。以上により、本実施形態によれば、フラッシュメモリセルFLのコントロールゲートとしての役割を担う第1のゲート電極41aの上面41xの荒れを防止して、フラッシュメモリセルとロジック回路とを混載した半導体装置の歩留まりを向上させることができる。ところで、本実施形態では、図24の工程において、第2のロジック領域IIからマスク膜63を除去した。このようにマスク膜63を除去せずに、第2のロジック領域IIにマスク膜63を残すことも考えられるが、これでは以下の比較例のような不都合が生じる。図32~図34は、比較例に係る半導体装置の製造途中の断面図である。図32は、上記の図24の工程に対応した断面図であるが、この比較例では第2のロジック領域IIにも第5のレジスト膜65を形成する。これにより、第1のロジック領域Iにおいては窓65aを通じてマスク膜63がドライエッチングされるものの、第2のロジック領域IIにおいては第5のレジスト膜65がマスクとなって導電膜41はエッチングされない。この後に、シリコン基板1の上側全面をAPMとSPMに順に曝すことにより第5のレジスト膜65を除去する。次いで、図33に示すように、第1のロジック領域I、第2のロジック領域II、及びメモリ領域IIIの各々に既述の第6のレジスト膜67を形成する。その第6のレジスト膜67は、下地が平坦な第2のロジック領域IIでは十分な厚さT2で形成されるが、凹凸が大きいメモリ領域IIIにおいては第1のゲート電極41aの上での厚さT1が不足する。次に、図34に示すように、Cl2とO2との混合ガスをエッチングガスに使用しながら、第6のレジスト膜67をマスクにして第2のロジック領域IIのマスク膜63と導電膜41とをドライエッチングして、第2~第6のゲート電極41d~41hを形成する。このドライエッチングでは、図27の工程と同様に、第1のロジック領域Iの第2の導電パターン41bに第2の開口41cが形成される。一方、メモリ領域IIIにおいては、上記のように第6のレジスト膜67の厚さT1が薄いため、このドライエッチングの最中に第6のレジスト膜67が消失する。更に、本工程のエッチング深さは、第2のロジック領域IIのマスク膜63と導電膜41との二層をエッチングする深さに設定されるので、メモリ領域IIIのマスク膜63もエッチングされて第1のゲート電極41aの上面41xが露出する。このように、第2のロジック領域IIにマスク膜63を残してしまうと、そのマスク膜63をゲート電極形状にエッチングするときに第1のゲート電極41aがエッチング雰囲気に曝され、既述のような荒れが第1の電極41aに生ずる。よって、第1の電極41aをエッチング雰囲気に曝さないようにするには、本実施形態の図27のように第2のロジック領域IIからマスク膜63を予め除去しておき、エッチング深さを第1の導電膜41の厚さに留めるようにするのが好ましい。第2実施形態第1実施形態では、図26及び図27に示したように、第6のレジスト膜67の窓67aの直径D2を、マスク膜63の第3の開口63aの直径D1よりも小さくした。本実施形態ではこれらの直径D1、D2の大小関係を第1実施形態とは逆にする。図35及び図36は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図35及び図36は、それぞれ第1実施形態の図26及び図27の工程に対応する。図35に示すように、本実施形態では、第6のレジスト膜67の窓67aの直径D2を、マスク膜63の第3の開口63aの直径D1よりも大きくする。次いで、図36に示すように、第6のレジスト膜67をマスクにしながら、第1実施形態と同じエッチング条件で第2の導電パターン41bをドライエッチングし、第2の開口41cを形成する。本工程では、窓63aを通じて第2の導電パターン41bがエッチングされるので、第2の開口41cの直径は窓63aの直径D1と同一になる。この後は、第1実施形態の図29~図30の工程を行って半導体装置の基本構造を完成させるが、その詳細については省略する。以上説明した本実施形態では、窓67aの直径D2を第3の開口63aの直径D1よりも大きくしたため、図36のエッチングの際にはマスク膜63が第1のロジック領域Iにおけるエッチングのマスクとなる。そのため、第1のロジック領域Iの第6のレジスト膜67がエッチングされてその膜厚が薄くなっても、マスク膜63をマスクにするエッチングで第2の導電パターン41bに綺麗な形状の第3の開口63aを形成することができる。第3実施形態第1実施形態では、図30に示したように、第1のロジック領域IにキャパシタQを形成した。第1のロジック領域Iに形成される素子はキャパシタに限定されない。本実施形態では、その素子として抵抗素子を形成する。図37~図42は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図37~図42において、第1実施形態で説明したのと同じ要素には第1実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。最初に、図37に示す断面構造を得るまでの工程について説明する。まず、第1実施形態で説明した図22の工程を行うことにより、シリコン基板1の上側全面にマスク膜63が形成された状態とする。なお、本実施形態では、第1のロジック領域Iの第1の導電パターン32bが二つの一部領域PRを有しており、これらの一部領域PRの各々に第1の開口37aと第2のシリコン熱酸化膜40を形成しておく。次いで、図38に示すように、シリコン基板1の上側全面にi線レジストを材料とする第5のレジスト膜65を形成する。そして、第5のレジスト膜65をマスクにしながらフッ酸溶液でマスク膜63をウエットエッチングすることにより、第2のロジック領域IIからマスク膜63を除去すると共に、第1のロジック領域Iのマスク膜に二つの第3の開口63aを形成する。このウエットエッチングを終了後、シリコン基板1の上側全面をAPMとSPMに順に曝すことにより第5のレジスト膜65を除去する。続いて、図39に示すように、シリコン基板1の上側全面にArFレジストを塗布し、それを露光、現像することにより、第1実施形態と同様に窓67aを備えた第6のレジスト膜67を形成する。そして、第6のレジスト膜67をマスクするドライエッチングにより、第1のロジック領域Iの第2の導電パターン41bに二つの第2の開口41cを形成する。また、これと同時に、第2のロジック領域IIの導電膜41をパターニングして第2~第6のゲート電極41d~41hを形成する。このドライエッチングでは、第1実施形態と同様に、エッチングガスとしてCl2とO2との混合ガスが使用される。また、第1実施形態で説明したように、メモリ領域IIIにおいては、このドライエッチングの最中に第1のゲート電極41aの上から第6のレジスト膜67が消失するが、第1のゲート電極41aの上面41xはマスク膜63によってエッチング雰囲気から保護される。その後、図40に示すように、アッシングにより第6のレジスト膜67を除去する。次いで、図41に示すように、フッ酸溶液をエッチング液に使用するウエットエッチングによりマスク膜63を除去する。なお、この後にAPM又はSPMにシリコン基板1を浸すことによりシリコン基板1を洗浄してもよい。この後は、既述の図17~図20の工程を行うことにより、図42に示す本実施形態に係る半導体装置の基本構造を完成させる。その半導体装置においては、抵抗体として機能する第1の導電パターン32bの二つの一部領域PRの各々の上に導体プラグ60が形成される。そして、これらの導体プラグ60は、第1の導電パターン32bと共に抵抗素子Rを形成し、その抵抗素子Rの端子としての役割を担う。以上説明した本実施形態では、図39に示したように、第3の開口63aに重なるように窓67aを形成する。よって、第1実施形態と同様に、ドライエッチングによって第2の導電膜41bに第2の開口41cを形成するときに、マスク膜63によってそのドライエッチングが阻害されるのを防止することができる。第4実施形態第3実施形態では、第1のロジック領域Iに抵抗素子Rを形成したが、本実施形態ではこれに代えてトランジスタを形成する。図43~図50は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図43~図50において、第1実施形態で説明したのと同じ要素には第1実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。この半導体装置を製造するには、まず、既述の図1~図11の工程を行い、図43に示す断面構造を得る。なお、図43に示すように、本実施形態では第1のロジック領域Iにもトンネル絶縁膜22を形成する。そして、第3のレジスト膜43をマスクにするドライエッチングでは、既述のようにメモリ領域IIIにフローティングゲート32a、中間絶縁膜37、及び第1のゲート電極41aの積層体が形成される。一方、第1のロジック領域Iにおいては、そのドライエッチングにより、トンネル絶縁膜22の上に第7のゲート電極32c、中間絶縁膜37、及び第1のゲート電極41aの積層体が形成される。また、第1のロジック領域Iの素子分離絶縁膜4の上には、第1実施形態と同様に、第1の導電パターン32b、中間絶縁膜37、及び第2の導電パターン41bの積層体が形成される。次に、図44に示すように、既述の図12~図13の工程を行うことにより、シリコン基板1に第1のn型ソースドレインエクステンション46aが形成された構造を得る。その第1のn型ソースドレインエクステンション46aは、メモリ領域IIIだけでなく、第1のロジック領域Iの第7のゲート電極32cの横のシリコン基板1にも形成される。その後に、図45に示すように、TEOSガスを成膜ガスとして使用するCVD法により、基板温度を620°Cとしてシリコン基板1の上側全面に酸化シリコン膜を300nm程度の厚さに形成し、その酸化シリコン膜をマスク膜63とする。次に、図46に示す断面構造を得るまでの工程について説明する。まず、第1実施形態の図24の工程に従ってマスク膜63をパターニングすることにより、第2のロジック領域IIからマスク膜63を除去すると共に、第1のロジック領域Iのマスク膜63に第3の開口63aを形成する。次いで、シリコン基板1の上側全面にArFレジストを塗布し、それを露光、現像して第6のレジストパターン67を形成する。第1実施形態で説明したように、その第6のレジストパターン67は、第1のロジック領域Iにおいて窓67aを有すると共に、第2のロジック領域IIにおいてゲート電極形状を有する。上記の窓67aは第3の開口63aに重なるように形成されるが、本実施形態では、第2実施形態に従って窓67aの直径D2を第3の開口63aの直径D1よりも大きくする。次に、図47に示すように、エッチングガスとしてCl2とO2との混合ガスを使用しながら、第6のレジスト膜67をマスクするドライエッチングにより、第1のロジック領域Iの第2の導電パターン41bに第2の開口41cを形成する。そして、これと同時に第2のロジック領域IIの導電膜41をパターニングして第2~第6のゲート電極41d~41hを形成する。第1実施形態で説明したように、メモリ領域IIIにおいてはこのドライエッチングの最中に第1のゲート電極41aの上から第6のレジスト膜67が消失するが、第1のゲート電極41aの上面41xはマスク膜63によってエッチング雰囲気から保護される。その後、図48に示すように、第6のレジスト膜67をアッシングして除去する。次いで、図49に示すように、フッ酸溶液をエッチング液に使用するウエットエッチングによりマスク膜63を除去する。なお、マスク膜63を除去した後、APM又はSPMにシリコン基板1を浸し、シリコン基板1を洗浄してもよい。この後は、既述の図17~図20の工程を行うことにより、図50に示す本実施形態に係る半導体装置の基本構造を完成させる。その半導体装置においては、第1のロジック領域Iの第1の導電パターン32bの一部領域PR上に導体プラグ60が形成される。一方、第1のロジック領域Iの第7のゲート電極32cの横には、メモリ領域IIと同様の第1のn型ソースドレイン領域55aが形成され、その上に導体プラグ60が形成される。そして、その第1のn型ソースドレイン領域55aは、トンネル絶縁膜22及び第7のゲート電極32cと共に参照トランジスタTRrefを形成する。図51は、この半導体装置の第1のロジック領域Iの拡大平面図であり、先の図50の第1のロジック領域Iの断面図は図51のA-A線に沿う断面図に相当する。なお、図51では、平面レイアウトを見やすくするために、第1のゲート電極41aと第2の導電パターン41bについては省略してある。図51に示すように、第1の導電パターン32bは第7のゲート電極32cの一部であって、第2の開口41c内の導体プラグ60から第7のゲート電極32cに参照トランジスタTRrefのゲート電圧が印加される。参照トランジスタTRrefの機能は特に限定されないが、そのゲート絶縁膜にはフラッシュメモリセルFLのトンネル絶縁膜22が使用されているので、そのトンネル絶縁膜22の耐圧を調べるテストにおいて参照トランジスタTRrefを使用するのが好ましい。そのテストにおいては、第7のゲート電極32cの両側の第1のn型ソースドレイン領域55aに所定の電圧を印加した状態で、第7のゲート電極32cのゲート電圧の電位を高めていく。そして、第3のゲート電極32の下のトンネル絶縁膜22がブレイクダウンを起こして第7のゲート電極32cに電子が注入されると、第1の導電パターン32b上の導体プラグ60に電流が流れる。その電流を検出することによりトンネル絶縁膜22の耐圧を調べることができる。上記した本実施形態では、第2実施形態と同様に、図46の工程において形成される窓67aの直径D2を第3の開口63aよりも大きくする。そのため、図47の工程で第1のロジック領域Iの第6のレジスト膜67が薄くなっても、マスク膜63をマスクにして第2の導電パターン41bをドライエッチングでき、綺麗な形状の第2の開口41cを形成することができる。以上説明した各実施形態に関し、更に以下の付記を開示する。付記1半導体基板のメモリ領域とロジック領域に導電膜を形成する工程と、前記メモリ領域における導電膜をパターニングすることにより、前記ロジック領域に前記導電膜を残しながら、前記メモリ領域に第1のゲート電極を形成する工程と、前記第1のゲート電極を形成した後、前記ロジック領域に残存する前記導電膜の上方と、前記第1のゲート電極の上方とに、マスク膜を形成する工程と、前記ロジック領域における前記マスク膜を除去する工程と、前記ロジック領域における前記マスク膜を除去した後、前記メモリ領域に残存する前記マスク膜の上方と、前記ロジック領域に残存する前記導電膜の上方とに、第1のレジスト膜を形成する工程と、前記第1のレジスト膜をマスクにして前記導電膜をエッチングすることにより、前記ロジック領域に第2のゲート電極を形成する工程と、前記第1のレジスト膜を除去する工程と、前記マスク膜を除去する工程と、を有することを特徴とする半導体装置の製造方法。付記2前記マスク膜を形成する前に、前記第1のゲート電極の横にサイドウォール絶縁膜を形成する工程を更に有し、前記マスク膜を形成する工程において、前記サイドウォール絶縁膜の上にも前記マスク膜を形成すると共に、前記マスク膜を除去する工程において、前記マスク膜のエッチングレートが前記サイドウォール絶縁膜のエッチングレートよりも速くなるエッチング条件を採用して、前記マスク膜をエッチングにより除去することを特徴とする付記1に記載の半導体装置の製造方法。付記3前記サイドウォール絶縁膜を形成する工程において、該サイドウォール絶縁膜として窒化シリコン膜を形成し、前記マスク膜を形成する工程において、該マスク膜として酸化シリコン膜を形成し、前記マスク膜を除去する工程において、フッ酸溶液により前記マスク膜をウエットエッチングして除去することを特徴とする付記2に記載の半導体装置の製造方法。付記4前記マスク膜を形成する工程において、該マスク膜の厚さを、前記第2のゲート電極が形成された時点で前記第1のゲート電極の上方に前記マスク膜が残る厚さに設定することを特徴とする付記1乃至付記3のいずれかに記載の半導体装置の製造方法。付記5前記マスク膜を形成する工程において、該マスク膜としてシリコン熱酸化膜よりもエッチングレートが速い絶縁膜を形成することを特徴とする付記1乃至付記4のいずれかに記載の半導体装置の製造方法。付記6前記絶縁膜として、TEOSガスを使用するCVD法により酸化シリコン膜を形成することを特徴とする付記5に記載の半導体装置の製造方法。付記7前記マスク膜を形成する工程の前に、前記第1のゲート電極の側面とその横の前記半導体基板の上に前記シリコン熱酸化膜を形成する工程を更に有し、前記マスク膜を形成する工程は、前記シリコン熱酸化膜が形成されている状態で行われることを特徴とする付記5又は付記6に記載の半導体装置の製造方法。付記8前記ロジック領域における前記マスク膜を除去する工程は、前記マスク膜の上に第2のレジスト膜を形成する工程と、前記第2のレジスト膜をマスクにしながら、前記ロジック領域における前記マスク膜をウエットエッチングにより除去する工程とを含むことを特徴とする付記1乃至付記7のいずれかに記載の半導体装置の製造方法。付記9前記マスク膜を除去する工程の後、前記第1のゲート電極と前記第2のゲート電極の各々の横の前記半導体基板の表面に金属シリサイド膜を形成する工程を更に有することを特徴とする付記1乃至付記8のいずれかに記載の半導体装置の製造方法。付記10前記導電膜を形成する工程の前に、前記半導体基板の前記メモリ領域に下地導電膜を形成する工程と、前記下地導電膜の上に中間絶縁膜を形成する工程とを更に有し、前記導電膜を形成する工程において、前記中間絶縁膜の上に前記導電膜を形成すると共に、前記第1のゲート電極を形成する工程において、該第1のゲート電極としてフラッシュメモリセルのコントロールゲートを形成し、かつ、前記中間絶縁膜と前記下地導電膜とをパターニングすることにより、前記第1のゲート電極の下に前記中間絶縁膜を残しながら、前記第1のゲート電極の下の前記下地導電膜を前記フラッシュメモリセルのフローティングゲートにすることを特徴とする付記1乃至付記9のいずれかに記載の半導体装置の製造方法。付記11前記ロジック領域は第1のロジック領域と第2のロジック領域とを備え、前記第1のゲート電極を形成する工程において、前記第1のロジック回路領域における前記下地導電膜をパターニングして第1の導電パターンにすると共に、前記第1のロジック領域における前記導電膜をパターニングして第2の導電パターンにし、前記ロジック領域における前記マスク膜を除去する工程において、前記第2のロジック領域における前記マスク膜を除去すると共に、前記第1のロジック領域の前記マスク膜に、前記第1の導電パターンの一部領域を内側に含む第1の開口を形成し、前記第1のレジスト膜を形成する工程において、前記第1のロジック領域の前記第1のレジスト膜に、前記第1の開口に重なる窓を形成し、前記第2のゲート電極を形成する工程において、前記窓を通じて前記第2の導電パターンをエッチングすることにより該第2の導電パターンに第2の開口を形成すると共に、前記第2のロジック領域の前記導電膜を前記第2のゲート電極にして、前記第1の導電パターンの前記一部領域における前記中間絶縁膜を除去する工程と、前記半導体基板のメモリ領域とロジック領域に層間絶縁膜を形成する工程と、前記第1の開口と前記第2の開口の各々の内側の前記層間絶縁膜にホールを形成する工程と、前記ホール内に、前記第1の導体パターンの前記一部領域と電気的に接続された導体プラグを形成する工程とを更に有することを特徴とする付記10に記載の半導体装置の製造方法。付記12前記窓の直径は、前記第1の開口の直径よりも大きいことを特徴とする付記11に記載の半導体装置の製造方法。付記13前記第1の導電パターン、前記中間絶縁膜、及び前記第2の導電パターンによってキャパシタが形成されることを特徴とする付記11又は付記12に記載の半導体装置の製造方法。付記14前記第1の導電パターンは、抵抗素子の抵抗体であることを特徴とする付記11又は付記12に記載の半導体装置の製造方法。付記15前記第1のゲート電極を形成する工程において、前記下地導電膜をパターニングすることにより、前記第1の導電パターンの一部として第3のゲート電極を形成することを特徴とする付記11又は付記12に記載の半導体装置の製造方法。付記16前記マスク膜を形成する工程において、前記第1のゲート電極の上面に接触するように前記マスク膜を形成することを特徴とする付記1乃至付記15のいずれかに記載の半導体装置の製造方法。付記17前記第1のレジスト膜を形成する時点において前記ロジック領域に残存する前記導電膜の上面は平坦であることを特徴とする付記1乃至付記16のいずれかに記載の半導体装置の製造方法。