半導体層と、前記半導体層とショットキー接合したショットキー電極と、を有し、前記ショットキー電極は、前記半導体層とショットキー接合した金属を含む金属部と、前記金属部の周囲に形成され、前記金属の窒化物を含み、前記半導体層とショットキー接合した窒化物部と、を有することを特徴とする半導体装置。前記半導体層の前記窒化物部が接合する部分の抵抗は、前記半導体層の前記金属部が接合する部分の抵抗よりも高いことを特徴とする請求項1に記載の半導体装置。前記金属部に含まれる金属は、Ti又はTaであることを特徴とする請求項1に記載の半導体装置。前記半導体層は、窒化物半導体を含むことを特徴とする請求項1に記載の半導体装置。前記半導体層は、電子走行層と、前記電子走行層上方に形成された電子供給層と、を有することを特徴とする請求項1に記載の半導体装置。基板上方に複数個の前記ショットキー電極が設けられており、複数個の前記ショットキー電極を接続する配線を有することを特徴とする請求項1に記載の半導体装置。半導体装置を有し、前記半導体装置は、半導体層と、前記半導体層とショットキー接合したショットキー電極と、を有し、前記ショットキー電極は、前記半導体層とショットキー接合した金属を含む金属部と、前記金属部の周囲に形成され、前記金属の窒化物を含み、前記半導体層とショットキー接合した窒化物部と、を有することを特徴とする電源装置。前記半導体層の前記窒化物部が接合する部分の抵抗は、前記半導体層の前記金属部が接合する部分の抵抗よりも高いことを特徴とする請求項7に記載の電源装置。前記金属部に含まれる金属は、Ti又はTaであることを特徴とする請求項7に記載の電源装置。前記半導体層は、窒化物半導体を含むことを特徴とする請求項7に記載の電源装置。前記半導体層は、電子走行層と、前記電子走行層上方に形成された電子供給層と、を有することを特徴とする請求項7に記載の電源装置。基板上方に複数個の前記ショットキー電極が設けられており、複数個の前記ショットキー電極を接続する配線を有することを特徴とする請求項7に記載の電源装置。半導体層とショットキー接合した金属膜を形成する工程と、前記金属膜の周縁部を窒化して、前記金属膜から、前記半導体層とショットキー接合した金属部と、前記金属部の周囲に位置し、前記半導体層とショットキー接合した窒化物部と、を形成する工程と、を有することを特徴とする半導体装置の製造方法。前記金属部と前記窒化物部とを形成する工程は、前記金属膜の周縁部に対する窒素のイオン注入を行う工程又は前記金属膜の周縁部を窒素プラズマに曝す工程を有することを特徴とする請求項13に記載の半導体装置の製造方法。前記半導体層の前記窒化物部が接合する部分の抵抗を、前記半導体層の金属部が接合する部分の抵抗より高める工程を有することを特徴とする請求項13に記載の半導体装置の製造方法。前記半導体層の前記窒化物部が接合する部分の抵抗を高める工程を、前記金属部と前記窒化物部とを形成する工程と並行して行うことを特徴とする請求項15に記載の半導体装置の製造方法。前記金属膜は、Ti又はTaを含むことを特徴とする請求項13に記載の半導体装置の製造方法。前記半導体層は、窒化物半導体を含むことを特徴とする請求項13に記載の半導体装置の製造方法。前記半導体層は、電子走行層と、前記電子走行層上方に形成された電子供給層と、を有することを特徴とする請求項13に記載の半導体装置の製造方法。前記金属膜を形成する工程において、基板上方に複数個の金属膜を形成し、前記複数個の金属膜から形成した複数個の前記金属部及び窒化物部を接続する配線を形成する工程を有することを特徴とする請求項13に記載の半導体装置の製造方法。本発明は、低オン電圧及び高オフ耐圧を両立することができる半導体装置及びその製造方法を提供することを目的とする。半導体装置の一態様には、半導体層と、前記半導体層とショットキー接合したショットキー電極と、が設けられている。前記ショットキー電極には、前記半導体層とショットキー接合した金属を含む金属部と、前記金属部の周囲に形成され、前記金属の窒化物を含み、前記半導体層とショットキー接合した窒化物部と、が含まれている。電源装置の一態様には、半導体装置が設けられている。前記半導体装置には、半導体層と、前記半導体層とショットキー接合したショットキー電極と、が設けられている。前記ショットキー電極には、前記半導体層とショットキー接合した金属を含む金属部と、前記金属部の周囲に形成され、前記金属の窒化物を含み、前記半導体層とショットキー接合した窒化物部と、が含まれている。半導体装置の製造方法の一態様では、半導体層とショットキー接合した金属膜を形成し、前記金属膜の周縁部を窒化して、前記金属膜から、前記半導体層とショットキー接合した金属部と、前記金属部の周囲に位置し、前記半導体層とショットキー接合した窒化物部と、を形成する。上記の半導体装置等によれば、ショットキー電極に含まれる金属部によりオン電圧を低下させることができ、窒化物部によりオフ耐圧を向上することができる。以下、実施形態について、添付の図面を参照して具体的に説明する。第1の実施形態先ず、第1の実施形態について説明する。図1Aは、第1の実施形態に係る半導体装置ショットキーバリアダイオードの構造を示す平面図であり、図1Bは、図1A中のI-I線に沿った断面図である。第1の実施形態では、図1A及び図1Bに示すように、半導体層1上にショットキー電極2が形成されている。また、半導体層1の裏面にオーミック電極3が形成されている。ショットキー電極2には、半導体層1とショットキー接合した金属を含む金属膜2a、及び金属膜2aの周囲に形成され、半導体層1とショットキー接合した窒化物膜2bが含まれている。窒化物膜2bには、金属膜2aに含まれる金属の窒化物が含まれている。つまり、窒化物膜2bには、金属膜2aに含まれる物質よりも仕事関数が低い物質が含まれている。このように構成された第1の実施形態では、金属膜2a及び窒化物膜2b間に仕事関数の相違があるため、図2A及び図2Bに示すように、窒化物膜2bと半導体層1との間のショットキーバリア高さが、金属膜2aと半導体層1との間のショットキーバリア高さよりも高い。従って、順バイアスが印加されると、金属膜2aと半導体層1との間で、窒化物膜2bと半導体層1との間よりも先に電流が流れる。このため、金属膜2aの仕事関数が低いほど、順方向の立ち上がり電圧が低くなってオン電圧が低くなる。また、逆バイアスが印加されると、窒化物膜2bから半導体層1に空乏層が大きく広がり、ピンチオフが生じる。このため、金属膜2aの仕事関数が低い場合であっても、十分なオフ耐圧を得ることができる。つまり、第1の実施形態によれば、低いオン電圧及び高いオフ耐圧を両立させることができる。また、窒化物膜2bは、例えば金属膜2aと同一の材料の窒化により形成することができるため、2種類の金属を組み合わせる場合のような清浄性の低下を回避することが可能である。従って、高い信頼性を確保することもできる。なお、ショットキー電極2中の金属膜2a及び窒化物膜2bの各割合は特に限定されないが、平面視で金属膜2aの面積が窒化物膜2bの面積より大きいことが好ましい。第2の実施形態次に、第2の実施形態について説明する。図3Aは、第2の実施形態に係る半導体装置ショットキーバリアダイオードの構造を示す断面図であり、図1A中のI-I線に沿った断面を示している。第2の実施形態では、図2Aに示すように、半導体層1の窒化物膜2bと接合する部分に高抵抗領域4が形成されている。高抵抗領域4の抵抗は、半導体層1の金属膜2aと接合する部分の抵抗よりも高い。他の構成は第1の実施形態と同様である。このように構成された第2の実施形態では、高抵抗領域4が存在しているため、逆バイアスが印加された場合の空乏層の広がりがより大きなものとなる。従って、図3Bに示すように、ショットキーバリア高さが第1の実施形態と同程度であっても、高抵抗領域4及び半導体層1における伝導帯の変化が第1の実施形態のそれ図3B中の破線より緩やかになり、より高いオフ耐圧を得ることができる。第3の実施形態次に、第3の実施形態について説明する。図4は、第3の実施形態に係る半導体装置ショットキーバリアダイオードの構造を示す断面図である。第3の実施形態では、図4に示すように、n型のGaN基板11a上にn型のGaN層11bが形成されている。GaN基板11aには、例えばn型不純物としてSiが5×1017cm―3ドーピングされている。GaN層11bには、例えばn型不純物としてSiが1×1016cm―3ドーピングされている。GaN層11bの厚さは、例えば1μm程度である。GaN基板11a及びGaN層11bが半導体層11に含まれている。GaN層11b上にパッシベーション膜15が形成されている。パッシベーション膜15には、アノード電極用の開口部15aが形成されている。パッシベーション膜15としては、例えば厚さが400nm程度のシリコン窒化膜が形成されている。開口部15a内にアノード電極12ショットキー電極が形成されている。アノード電極12には、GaN層11bとショットキー接合したTi膜12a、及びTi膜12aの周囲に形成され、GaN層11bとショットキー接合したTiN膜12bが含まれている。TiN膜12bの仕事関数はTi膜12aのそれよりも低い。Ti膜12a及びTiN膜12bの厚さは、1μm程度である。TiN膜12bの端部はパッシベーション膜15に乗り上がっている。また、GaN基板11aの裏面にカソード電極13オーミック電極が形成されている。カソード電極13としては、例えば厚さが10nm程度のTi膜及び厚さが300nm程度のAl膜の積層膜が形成されている。更に、GaN層11bのTiN膜12bと接合する部分に高抵抗領域14が形成されている。高抵抗領域14の抵抗は、GaN層11bのTi膜12aと接合する部分の抵抗よりも高い。このように構成された第3の実施形態では、TiN膜12bと半導体層11との間のショットキーバリア高さが、Ti膜12aと半導体層11との間のショットキーバリア高さよりも高い。従って、順バイアスが印加されると、Ti膜12aと半導体層11との間で、TiN膜12bと半導体層11との間よりも先に電流が流れる。このため、オン電圧を低下させることができる。また、逆バイアスが印加されると、高抵抗領域14との相乗効果によりTiN膜12bから半導体層11に空乏層が非常に大きく広がる。このため、十分なオフ耐圧を得ることができる。つまり、第3の実施形態によれば、低いオン電圧及び高いオフ耐圧を両立させることができる。次に、第3の実施形態に係る半導体装置を製造する方法について説明する。図5A~図5Fは、第3の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。先ず、図5Aに示すように、n型のGaN基板11a上にn型のGaN層11bを形成する。GaN層11bは、例えば有機金属気相成長MOCVD:metalorganicchemicalvapordeposition法によりエピタキシャル成長させる。次いで、図5Bに示すように、GaN基板11aの裏面にカソード電極13を形成する。カソード電極13の形成では、例えば蒸着法により、GaN基板11aの裏面上にTi膜を形成し、その上にAl膜を形成し、700°C程度のRTArapidthermalannealingを行う。このRTAにより、オーミックが確立される。その後、図5Cに示すように、GaN層11b上にパッシベーション膜15を形成し、パッシベーション膜15にアノード電極用の開口部15aを形成する。パッシベーション膜15としては、例えばCVD法によりシリコン窒化膜を形成する。開口部15aの形成では、例えばフッ素系ガスを用いたドライエッチングを行う。続いて、図5Dに示すように、縁部がパッシベーション膜15に乗り上げるTi膜10を開口部15a内に形成する。Ti膜10は、例えばリフトオフ法により形成することができる。即ち、Ti膜10を形成する領域を開口するレジストマスクを形成し、Ti膜の蒸着を行い、レジストマスクをその上のTi膜と共に除去すれば、所望の領域にTi膜10を得ることができる。次いで、図5Eに示すように、TiN膜12bを形成する予定の領域及び高抵抗領域14を形成する予定の領域例えば、Ti膜10の周縁部を開口するマスク101を形成する。マスク101としては、例えばフォトレジストのマスクを形成する。その後、窒素をTi膜10及びGaN層11bにイオン注入する。このイオン注入の条件としては、注入深さのピークが、Ti膜10とGaN層11bとの界面又はこの界面よりも僅かに深い箇所に現れるようなものを採用することが好ましい。また、Ti膜10に注入深さのピークが現れるイオン注入、及びGaN層11bに注入深さのピークが現れるイオン注入の2回のイオン注入を行ってもよい。このようなイオン注入の条件は、例えば加速エネルギを調整することにより変更することができる。このような窒素のイオン注入により、図5Fに示すように、Ti膜10の窒素がイオン注入された部分がTiN膜12bとなり、その内側の部分がTi膜12aとして残存する。また、GaN層11bの窒素がイオン注入された部分の抵抗が上昇し、ここに高抵抗領域14が形成される。そして、マスク101を除去すれば、図4に示す構造が得られる。この製造方法では、TiN膜12bをTi膜10の窒化により形成し、Ti膜10の残部をTi膜12aとしている。従って、Ti膜10の形成後に金属膜を形成する必要がなく、Ti膜10の形成前に清浄化処理を行っておけば、十分な清浄性を得ることができる。このため、高い信頼性を確保することもできる。なお、Ti膜10の窒化及び高抵抗領域14の形成の際に、イオン注入に代えてプラズマ処理を行ってもよい。つまり、マスク101の開口部から露出している部分をN2プラズマに曝す処理を行ってもよい。また、Ti膜及びTiN膜に代えてTa膜及びTaN膜を用いてもよい。また、GaN基板11a及びGaN層11bのキャリア濃度、並びにGaN層11bの厚さ等は、ショットキーバリアダイオードに要求されるオフ耐圧及びオン抵抗等の特性に応じて適宜変更してもよい。GaN層11bとして、複数のGaN系半導体例えばGaN及びAlGaN膜が積層された層を用いてもよい。第4の実施形態次に、第4の実施形態について説明する。第4の実施形態では、複数個のSBDを並列に接続する。図6A~図6Cは、第4の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。先ず、第3の実施形態と同様にして、図6Aに示すように、n型のGaN基板21a上にn型のGaN層21bを形成する。GaN基板21a及びGaN層21bが半導体層21に含まれる。次いで、第3の実施形態と同様にして、GaN基板21aの裏面にカソード電極23を形成する。その後、第3の実施形態と同様にして、GaN層21b上にパッシベーション膜25を形成し、パッシベーション膜25にアノード電極用の開口部25aを複数個形成する。続いて、第3の実施形態と同様にして、縁部がパッシベーション膜25に乗り上げるTi膜を各開口部25a内に形成し、マスクを用いた窒素のイオン注入を行う。この結果、GaN層21bとショットキー接合したTi膜22a、及びTi膜22aの周囲に形成され、GaN層21bとショットキー接合したTiN膜22bを備えたアノード電極22が形成される。また、GaN層21bのTiN膜22bと接合する部分に、GaN層21bのTi膜22aと接合する部分よりも抵抗が高い高抵抗領域24が形成される。次いで、図6Bに示すように、Ti膜22a及びTiN膜22bを露出し、パッシベーション膜25を覆うポリイミド膜26を形成する。その後、図6Cに示すように、各アノード電極22を共通接続するアノード配線27をポリイミド膜26上に形成する。アノード配線27としては、例えば厚さが2μm程度のAl膜を形成する。このようなSBD半導体装置の実装では、例えば、カソード電極23をAgペースト等によってリードフレームにダイ付けし、Alワイヤ等を介してアノード配線27をリードフレームに接続すればよい。第3の実施形態でも、アノード電極12に接続されるアノード配線を形成すれば、同様の実装が可能である。第5の実施形態次に、第5の実施形態について説明する。第5の実施形態では、GaN系SBD及びGaN系高電子移動度トランジスタHEMT:highelectronmobilitytransistorを同一の基板上に形成する。図7A~図7Lは、第5の実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。先ず、図7Aに示すように、基板41上に、バッファ層42、ノンドープのi-GaN層43、及びn型のn-AlGaN層31を、例えばMOCVD法等により形成する。基板41としては、例えば半絶縁性のSiC基板、半絶縁性Si基板、サファイア基板等を用いることができる。バッファ層42としては、例えば厚さが100nm程度のGaN層又はAlGaN層を形成する。例えば、i-GaN層43の厚さは2μm程度とし、n-AlGaN層31の厚さは20nm程度とする。次いで、図7Bに示すように、GaN系HEMTを形成する予定の領域51及びGaN系SBDを形成する予定の領域52を画定する素子分離領域44を形成する。素子分離領域44の形成では、例えばArイオンをi-GaN層43とn-AlGaN層31とのヘテロ接合界面より深く注入すればよい。このようなイオン注入により、i-GaN層43の表層部に存在する2次元電子ガス2DEGが分断される。その後、図7Cに示すように、n-AlGaN層31上にパッシベーション膜35を形成し、パッシベーション膜35にアノード電極用の複数の開口部35a、カソード電極用の複数の開口部35c、ゲート電極用の複数の開口部35g、ソース電極用の複数の開口部35s、及びドレイン電極用の複数の開口部35dを形成する。パッシベーション膜35としては、例えばCVD法により厚さが400nm程度のシリコン窒化膜を形成する。開口部35a、35c、35g、35s、及び35dの形成では、例えばフッ素系ガスを用いたドライエッチングを行う。続いて、図7Dに示すように、開口部35c内にカソード電極33を形成し、開口部35s内にソース電極45sを形成し、開口部35d内にドレイン電極45dを形成する。カソード電極33、ソース電極45s、及びドレイン電極45dは、例えばリフトオフ法により形成することができる。即ち、カソード電極33、ソース電極45s、及びドレイン電極45dを形成する領域を開口するレジストマスクを形成し、例えば厚さが10nm程度のTi膜及び厚さが300nm程度のAl膜の蒸着を行い、レジストマスクをその上のTi膜及びAl膜と共に除去する。そして、700°C程度のRTAを行う。このRTAにより、カソード電極33、ソース電極45s、及びドレイン電極45dのオーミックが確立される。続いて、図7Eに示すように、開口部35g内にゲート電極45gを形成する。ゲート電極45gは、例えばリフトオフ法により形成することができる。即ちゲート電極45gを形成する領域を開口するレジストマスクを形成し、例えば厚さが10nm程度のNi膜及び厚さが200nm程度のAu膜の蒸着を行い、レジストマスクをその上のNi膜及びAu膜と共に除去する。次いで、図7Fに示すように、縁部がパッシベーション膜35に乗り上げるTi膜40を開口部35a内に形成する。Ti膜40は、例えばリフトオフ法により形成することができる。即ち、Ti膜40を形成する領域を開口するレジストマスクを形成し、Ti膜の蒸着を行い、レジストマスクをその上のTi膜と共に除去すれば、所望の領域にTi膜40を得ることができる。その後、図7Gに示すように、Ti膜40の周縁部近傍を開口するマスク111を形成する。マスク111としては、例えばフォトレジストのマスクを形成する。続いて、第3の実施形態と同様にして、窒素をTi膜40及びn-AlGaN層31にイオン注入する。このような窒素のイオン注入により、図7Hに示すように、Ti膜40の窒素がイオン注入された部分がTiN膜32bとなり、その内側の部分がTi膜32aとして残存する。Ti膜32a及びTiN膜32bがアノード電極32に含まれる。また、n-AlGaN層31の窒素がイオン注入された部分の抵抗が上昇し、ここに高抵抗領域34が形成される。次いで、図7Iに示すように、Auシード層46をスパッタリング法により全面に形成する。続いて、アノード電極32、カソード電極33、ゲート電極45g、ソース電極45s、及びドレイン電極45d上の部分を露出する所定の開口部が形成されたマスク例えばレジストマスク112をAuシード層46上に形成する。次いで、めっき法により厚さが10μm程度のAu膜47を形成する。その後、図7Jに示すように、マスク112を除去し、Au膜47から露出しているAuシード層46をイオンミリング法等により除去する。この結果、アノード電極32に接続された中継配線層48a、各カソード電極33を共通接続するカソード配線48c、各ゲート電極45gを共通接続するゲート配線48g、ソース電極45sに接続された中継配線層48s、及び各ドレイン電極45dを共通接続するドレイン配線48dが得られる。続いて、図7Kに示すように、中継配線層48a及び中継配線層48sを露出し、カソード配線48c、ゲート配線48g、及びドレイン配線48dを覆う感光性ポリイミド膜36をパッシベーション膜35上に形成する。次いで、図7Lに示すように、各中継配線層48aを共通接続するアノード配線37a、及び各中継配線層48sを共通接続するソース配線37sを形成する。アノード配線37a及びソース配線37sの形成では、例えばAuシード層をスパッタリング法により全面に形成し、アノード配線37a及びソース配線37sを形成する予定の領域を露出するマスク、例えばレジストマスクを形成し、めっき法により厚さが10μm程度のAu膜を形成する。そして、マスクを除去し、Au膜から露出しているAuシード層をイオンミリング法等により除去する。このようにして、GaN系SBD及びGaN系HEMTが同一の基板上に形成された半導体装置を得ることができる。このGaN系HEMTでは、i-GaN層43が電子走行層として機能し、n-AlGaN層31が電子供給層として機能する。図8Aに、アノード電極32、カソード電極33、ゲート電極45g、ソース電極45s、及びドレイン電極45dのレイアウトの一例を示し、図8Bに、アノード配線37a、カソード配線48c、ゲート配線48g、ソース配線37s、及びドレイン配線48dのレイアウトの一例を示す。なお、図9に示すように、GaN系SBDのアノード配線37a及びアノード電極32とカソード配線48c及びカソード電極33とが櫛歯状にレイアウトされていてもよい。また、GaN系HEMTの各電極が図8A中のGaN系SBDの各電極のように2次元的に配列していてもよい。また、基板に貫通孔を形成し、この貫通孔を介してGaN系HEMTのドレイン配線を基板の裏面に引き回してもよい。同様に、GaN系SBDのカソード配線を裏面に引き回してもよい。更に、配線の材料として、Auよりも安価なAlを用いてもよい。また、第1の実施形態~第4の実施形態において、第5の実施形態のようにカソード電極を基板の表面側に設けてもよい。第6の実施形態次に、第6の実施形態について説明する。第6の実施形態は、GaN系SBDを備えたサーバ電源等の装置である。図10は、GaN系SBDを含むSBDパッケージを示す図である。図11は、図10に示すSBDパッケージを含むPFCpowerfactorcorrection回路を示す図である。図12は、図11に示すPFC回路を含むサーバ電源を示す図である。図10に示すように、GaN系SBD70を含むSBDパッケージ80では、GaN系SBD70のカソード電極が、はんだ等の実装材料82を用いてパッケージ電極台81に固定されている。パッケージ電極台81にはリード81aが接続されている。また、GaN系SBD70のアノード電極は、Alワイヤ84を用いたボンディングにより、他のリード83に接続されている。そして、これらがモールド樹脂85により封止されている。SBDパッケージ80を含むPFC回路90では、図11に示すように、GaN系SBD70のアノード電極に接続されたリード83にチョークコイル93の一端子及びスイッチ素子94の一端子が接続され、カソード電極に接続されたリード81aにコンデンサ95の一端子が接続される。チョークコイル93の他端子にコンデンサ92が接続される。そして、コンデンサ92の他端子、スイッチ素子94の他端子、及びコンデンサ95の他端子が接地される。また、コンデンサ92にはダイオードブリッジ91を介して交流電源ACが接続される。また、コンデンサ95の両端子間から直流電源DCが取り出される。そして、図12に示すように、PFC回路90は、サーバ電源100等に組み込まれて用いられる。このようなサーバ電源100と同様に、より信頼度の高い電源装置、例えばDC-DCコンバータ、AC-DCコンバータ等を構築することも可能である。また、これらの実施形態において、ショットキーバリアダイオードのGaN層の全体又は一部に代えてAlGaN層等の他の窒化物半導体層が用いられてもよい。