"それぞれ外部との接続点である第1及び第2のポートと、前記第1及び第2のポートにそれぞれ対応して設けられ、前記第1及び第2のポートの間に互いに対称に配置される第1及び第2の回路と、前記第1及び第2の回路からの出力信号がそれぞれ供給され、前記第1及び第2のポートの間に互いに対称に配置される第1及び第2のノードと、を備え、前記第1の回路は、それぞれ第1及び第2の信号を生成する第1及び第2のトランジスタを含み、前記第2の回路は、それぞれ第3及び第4の信号を生成する第3及び第4のトランジスタを含み、前記第1及び第2の信号が流れる向きと前記第3及び第4の信号が流れる向きは、前記第1及び第2のポートが配置される第1の軸に沿って、それぞれ互いに対称であり、前記第1及び第3のトランジスタは、前記第1の軸に沿って、互いに対称にそれぞれ電流を流し、前記第2及び第4のトランジスタは、前記第1の軸に沿って、互いに同一方向にそれぞれ電流を流す、ことを特徴とする半導体装置。前記第1の回路は、前記第2のトランジスタを含む第1のセルを含み、前記第2の回路は、前記第4のトランジスタを含む第2のセルを含み、前記第1及び第2のセルのそれぞれは、後段のセルへそれぞれ対応する前記第2および第4の信号を供給する出力端子を含み、前記出力端子は、前記第1の軸に沿ったそのセル長の1/2の位置に配置される、ことを特徴とする請求項1に記載の半導体装置。前記第1の回路は、前記第2のトランジスタを含む第1のセルを含み、前記第2の回路は、前記第4のトランジスタを含む第2のセルを含み、前記第1及び第2のセルのそれぞれは、入力端子と、前記入力端子に接続され、前記第1の軸に沿ったそのセル長に対応する配線パターンとを有する、ことを特徴とする請求項1に記載の半導体装置。前記入力端子は、それぞれ対応する前記第2及び第4のトランジスタのゲート電極に接続される、ことを特徴とする請求項3に記載の半導体装置。前記入力端子は、前記第1の軸に沿ったそのセルの両端の少なくともいずれか一方に配置される、ことを特徴とする請求項3または4に記載の半導体装置。前記入力端子は、前記第1の軸に沿ったそのセル長の1/2の位置に配置される、ことを特徴とする請求項3または4に記載の半導体装置。前記第2及び第4のトランジスタのそれぞれは、差動アンプに含まれるトランジスタである、ことを特徴とする請求項1に記載の半導体装置。前記第1及び第3のトランジスタは、それぞれ対応する前記第1及び第2のノードに接続される、ことを特徴とする請求項7に記載の半導体装置。前記第1の回路は、更に、第5の信号を生成する第5のトランジスタを含み、前記第2の回路は、更に、第6の信号を生成する第6のトランジスタを含み、前記第5及び第6のトランジスタは、前記第1の軸に沿って、互いに同一方向にそれぞれ電流を流し、前記第5及び第6のトランジスタのそれぞれは、対応する前記差動アンプから出力される信号が供給されるサブ回路に含まれるトランジスタであり、前記第1及び第3のトランジスタは、それぞれ対応する前記第1及び第2のノードに接続され、それぞれ対応する前記サブ回路から出力される信号が供給される、ことを特徴とする請求項7に記載の半導体装置。前記第2及び第4のトランジスタのそれぞれは、カレントミラーアンプに含まれるトランジスタである、ことを特徴とする請求項1に記載の半導体装置。前記第1及び第3のトランジスタは、それぞれ対応する前記第1及び第2のノードに接続される、ことを特徴とする請求項10に記載の半導体装置。前記第1及び第2の回路は、データ回路、アドレス回路、コマンド回路、及び内部電源生成回路の少なくとも一つに関連する回路である、ことを特徴とする請求項1または7に記載の半導体装置。それぞれが、前記第1のポート、前記第1の回路、及び前記第1のノードをセットとし、前記第1の軸と直交する方向にそのセットが複数配置される複数の第1のセットと、それぞれが、前記第2のポート、前記第2の回路、及び前記第2のノードをセットとし、前記第1の軸と直交する方向にそのセットが複数配置される複数の第2のセットと、を含む、ことを特徴とする請求項1に記載の半導体装置。更に、複数のメモリセル領域を備え、前記複数のメモリセル領域は、前記第1及び第2のポート、前記第1及び第2の回路、及び第1及び第2のノードを、挟むように配置される、ことを特徴とする請求項1または13に記載の半導体装置。更に、メモリセル領域を備え、前記第1のポート、前記第1の回路、及び第1のノードは、第1の領域に配置され、前記第2のポート、前記第2の回路、及び第2のノードは、第2の領域に配置され、前記メモリセル領域は、前記第1及び第2の領域に挟まれるように配置される、ことを特徴とする請求項1または13に記載の半導体装置。所定の軸上に配置された第1及び第2の入力ポートと、前記所定の軸上に配置され、それぞれ複数のトランジスタを含む第1及び第2のセルと、第3及び第4のセルと、を備え、前記第1のセルは、第1の入力配線を介して前記第1の入力ポートに接続された第1の入力端子と、第1の出力配線を介して前記第3のセルに接続された第1の出力端子と、をさらに含み、前記第2のセルは、第2の入力配線を介して前記第2の入力ポートに接続された第2の入力端子と、第2の出力配線を介して前記第4のセルに接続された第2の出力端子と、をさらに含み、前記第1のセルに含まれる複数のトランジスタのレイアウトと、前記第2のセルに含まれる複数のトランジスタのレイアウトは、形状、サイズ及び向きが互いに同一であり、前記第1及び第2の入力配線の配線負荷は互いに等しく、前記第1及び第2の出力配線の配線負荷は互いに等しい、ことを特徴とする半導体装置。前記第3及び第4のセルは前記所定の軸上に配置され、前記第3のセルに含まれる複数のトランジスタのレイアウトと、前記第4のセルに含まれる複数のトランジスタのレイアウトは、形状及びサイズが互いに同一であり、向きが互いに180°異なっている、ことを特徴とする請求項16に記載の半導体装置。前記第1の入力端子及び前記第1の出力端子の少なくとも一方は、前記第1のセルの前記所定の軸方向における中央部に配置され、前記第2の入力端子及び前記第2の出力端子の少なくとも一方は、前記第2のセルの前記所定の軸方向における中央部に配置される、ことを特徴とする請求項16又は17に記載の半導体装置。前記第1の入力配線及び前記第1の出力配線の少なくとも一方は、前記第1のセルの前記所定の軸方向における一端から他端に亘って延在し、前記第2の入力配線及び前記第2の出力配線の少なくとも一方は、前記第2のセルの前記所定の軸方向における一端から他端に亘って延在する、ことを特徴とする請求項16乃至18のいずれか一項に記載の半導体装置。前記第1及び第2の入力ポートは、外部から信号が供給される外部端子である、ことを特徴とする請求項16乃至19のいずれか一項に記載の半導体装置。しかしながら、複数の入力初段回路を対称に配置すると、一方の列に配置された入力初段回路と他方の列に配置された入力初段回路の向きが互いに180°異なることになる。つまり、一方の列に配置された入力初段回路に含まれる複数のトランジスタのレイアウトと、他方の列に配置された入力初段回路に含まれる複数のトランジスタのレイアウトは、形状及びサイズについては互いに同一であるものの、向きが互いに180°異なってしまう。これにより、これら入力初段回路に流れる電流の向きも180°異なるため、プロセス条件によってソース側の抵抗とドレイン側の抵抗に差がある場合、これら入力初段回路の特性に僅かな差が生じてしまう。他方、特許文献1の図16は、各回路ブロックにおける電流方向を一致させることを開示する。しかし、この場合には、各回路ブロックにおける配線負荷に差が生じてしまう。これは入力初段回路に限らず、特性を正確に一致させる必要のある複数の回路ブロックにおいて共通に生じる。本発明の第1の側面による半導体装置は、それぞれ外部との接続点である第1及び第2のポートと、前記第1及び第2のポートにそれぞれ対応して設けられ、前記第1及び第2のポートの間に互いに対称に配置される第1及び第2の回路と、前記第1及び第2の回路からの出力信号がそれぞれ供給され、前記第1及び第2のポートの間に互いに対称に配置される第1及び第2のノードと、を備え、前記第1の回路は、それぞれ第1及び第2の信号を生成する第1及び第2のトランジスタを含み、前記第2の回路は、それぞれ第3及び第4の信号を生成する第3及び第4のトランジスタを含み、前記第1及び第2の信号が流れる向きと前記第3及び第4の信号が流れる向きは、前記第1及び第2のポートが配置される第1の軸に沿って、それぞれ互いに対称であり、前記第1及び第3のトランジスタは、前記第1の軸に沿って、互いに対称にそれぞれ電流を流し、前記第2及び第4のトランジスタは、前記第1の軸に沿って、互いに同一方向にそれぞれ電流を流すことを特徴とする。本発明の第2の側面による半導体装置は、所定の軸上に配置された第1及び第2の入力ポートと、前記所定の軸上に配置され、それぞれ複数のトランジスタを含む第1及び第2のセルと、第3及び第4のセルと、を備え、前記第1のセルは、第1の入力配線を介して前記第1の入力ポートに接続された第1の入力端子と、第1の出力配線を介して前記第3のセルに接続された第1の出力端子と、をさらに含み、前記第2のセルは、第2の入力配線を介して前記第2の入力ポートに接続された第2の入力端子と、第2の出力配線を介して前記第4のセルに接続された第2の出力端子と、をさらに含み、前記第1のセルに含まれる複数のトランジスタのレイアウトと、前記第2のセルに含まれる複数のトランジスタのレイアウトは、形状、サイズ及び向きが互いに同一であり、前記第1及び第2の入力配線の配線負荷は互いに等しく、前記第1及び第2の出力配線の配線負荷は互いに等しいことを特徴とする。本発明の一つの側面によれば、2つの回路ブロックにおける電流方向を一致させつつ、更に、配線負荷も一致させることができることから、これら回路ブロックの特性を正確に一致させることが可能となる。本発明の課題を解決する技術思想コンセプトの代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、特性を正確に一致させる必要のある2つの回路ブロックセルに含まれる複数のトランジスタの形状、サイズ及び向きを互いに同一とし、且つ、これらセルに入力信号を供給する入力配線の配線負荷を互いに一致させるとともに、これらセルから出力信号を取り出す出力配線の配線負荷を互いに一致させることを技術思想とする。各セルを構成する複数のトランジスタの形状、サイズ及び向きを互いに同一とすることにより、ソース側の抵抗とドレイン側の抵抗に差がある場合であっても、各セル自体の回路特性が正確に一致する。しかも、入力配線の配線負荷が互いに等しく、且つ、出力配線の配線負荷も互いに等しいことから、信号配線を含めたセルの特性も一致することになる。このため、他のセルとの位置関係を入れ替えても特性が変化しない。図1は、本発明の原理を説明するための模式図である。図1に示す例では、Y方向第1の軸に第1の入力ポートPT1第1のポート、第1のセルC1、第1の出力ノードN1第1のノード、第2の出力ノードN2第2のノード、第2のセルC2、第2の入力ポートPT2第2のポートがこの順に配列されている。第1のセルC1と第2のセルC2はいずれも複数のトランジスタを含む複数の回路ブロック第1及び第2の回路であり、第1のセルC1に含まれる複数のトランジスタのレイアウトと、第2のセルC2に含まれる複数のトランジスタのレイアウトは、形状、サイズ及び向きが互いに同一である。第1のセルC1はY方向における長さがWであり、Y方向における中央部、つまりY方向の両端部からW/2の位置に、入力端子IN1及び出力端子OUT1が配置されている。第2のセルC2についても同様であり、Y方向における中央部に入力端子IN2及び出力端子OUT2が配置されている。そして、第1のセルC1と第1の入力ポートPT1のY方向における距離は、第2のセルC2と第2の入力ポートPT2のY方向における距離と等しく、このため入力配線L1,L2の配線負荷は互いに等しい。同様に、第1のセルC1と第1の出力ノードN1のY方向における距離は、第2のセルC2と第2の出力ノードN2のY方向における距離と等しく、このため出力配線L3,L4の配線負荷も互いに等しい。これにより、第1のセルC1と第2のセルC2の特性が正確に一致する。しかも、第1及び第2のセルC1,C2は形状及びサイズだけでなく、向きについても互いに同一であることから、第1のセルC1に流れる電流の方向i1と、第2のセルC2に流れる電流の方向i2も一致する。このため、プロセス条件によってソース側の抵抗とドレイン側の抵抗に差が生じている場合であっても、第1のセルC1と第2のセルC2との間で特性に差が生じない。尚、図1に示す例では、入力端子IN1,IN2及び出力端子OUT1,OUT2をY方向における中央部に配置することによって配線負荷を一致させているが、後述する好ましい実施形態において詳細に説明するように、これら端子をY方向における中央部に配置することは必須でなく、これら端子をオフセット配置することも可能である。この場合には、配線負荷を一致させるためのダミー配線を設ければよい。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図2は、本発明の好ましい実施形態による半導体装置10の全体構成を示すブロック図である。本実施形態による半導体装置10はDRAMであり、図2に示すようにメモリセルアレイ11を備えている。メモリセルアレイ11には、互いに交差する複数のワード線WLと複数のビット線BLが設けられており、その交点にメモリセルMCが配置されている。ワード線WLの選択はロウデコーダ12によって行われ、ビット線BLの選択はカラムデコーダ13によって行われる。ビット線BLは、センス回路14内の対応するセンスアンプSAにそれぞれ接続されており、カラムデコーダ13により選択されたビット線BLは、センスアンプSAを介してアンプ回路15に接続される。ロウデコーダ12、カラムデコーダ13、センス回路14及びアンプ回路15の動作は、アクセス制御回路20によって制御される。アクセス制御回路20には、アドレス端子21及びアドレス入力回路23を介して外部からアドレス信号ADDが供給されるとともに、コマンド端子22及びコマンド入力回路24を介して外部からコマンド信号CMDが供給される。アドレス入力回路23は、アドレス端子21に供給されるアドレス信号ADDを受け、これを増幅する役割を果たす。コマンド入力回路24も同様であり、コマンド端子22に供給されるコマンド信号CMDを受け、これを増幅する役割を果たす。アクセス制御回路20は、これらアドレス信号ADD及びコマンド信号CMDを受け、これらに基づいてロウデコーダ12、カラムデコーダ13、センス回路14及びアンプ回路15を制御する。具体的には、コマンド信号CMDが半導体装置10のアクティブ動作を示している場合、アドレス信号ADDはロウデコーダ12に供給される。これに応答して、ロウデコーダ12はアドレス信号ADDが示すワード線WLを選択し、これにより対応するメモリセルMCがそれぞれビット線BLに接続される。その後、アクセス制御回路20は、所定のタイミングでセンス回路14を活性化させる。一方、コマンド信号CMDが半導体装置10のリード動作又はライト動作を示している場合、アドレス信号ADDはカラムデコーダ13に供給される。これに応答して、カラムデコーダ13はアドレス信号ADDが示すビット線BLをアンプ回路15に接続する。これにより、リード動作時においては、センスアンプSAを介してメモリセルアレイ11から読み出されたリードデータDQがアンプ回路15及びデータ入出力回路30を介してデータ端子31から外部に出力される。また、ライト動作時においては、データ端子31及びデータ入出力回路30を介して外部から供給されたライトデータDQが、アンプ回路15及びセンスアンプSAを介してメモリセルMCに書き込まれる。これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図2に示す電源回路40によって生成される。電源回路40は、電源端子41,42を介してそれぞれ供給される外部電位VDD及び接地電位VSSを受け、これらに基づいて内部電圧VPP,VPERI,VARYなどを生成する。内部電位VPPは外部電位VDDを昇圧することによって生成され、内部電位VPERI,VARYは外部電位VDDを降圧することによって生成される。内部電圧VPPは、主にロウデコーダ12において用いられる電圧である。ロウデコーダ12は、アドレス信号ADDに基づき選択したワード線WLをVPPレベルに駆動し、これによりメモリセルMCに含まれるセルトランジスタを導通させる。内部電圧VARYは、主にセンス回路14において用いられる電圧である。センス回路14が活性化すると、ビット線対の一方をVARYレベル、他方をVSSレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧VPERIは、アクセス制御回路20などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧VDDよりも電圧の低い内部電圧VPERIを用いることにより、半導体装置10の低消費電力化が図られている。図3は、半導体装置10のレイアウトを示す模式的な平面図である。図3に示す例ではメモリセルアレイ11が4つに分割され、マトリクス状に配置されている。分割された各メモリセルアレイ11のY方向側にはロウデコーダ12が配置され、X方向側にはカラムデコーダ13が配置される。隣接するカラムデコーダ13間には、アンプ回路15が配置される。また、隣接するロウデコーダ12間には、外部端子がX方向に2列に配列されている。図3に示すように、図面の右側のエリアは複数のデータ端子31が2列に配列されるエリアであり、図面の左側のエリアは複数のアドレス端子21及び複数のコマンド端子22が2列に配列されるエリアである。一方の列に属するデータ端子31Aと他方の列に属するデータ端子31Bとの間には、データ入出力回路30が配置される。データ入出力回路30の詳細については後述する。また、一方の列に属するアドレス端子21A及びコマンド端子22Aと、他方の列に属するアドレス端子21B及びコマンド端子22Bとの間には、アドレス入力回路23及びコマンド入力回路24が配置される。かかるレイアウトにより、メモリセルアレイ11から読み出されたリードデータDQは、X方向に延在するI/O線IOL、Y方向に延在するデータバスDBY、X方向に延在するデータバスDBXを経由してデータ入出力回路30に供給され、データ端子31から出力される。また、データ端子31に入力されるライトデータDQはデータ入出力回路30に供給され、データバスDBX、データバスDBY、I/O線IOLを介してメモリセルアレイ11に書き込まれる。図3に示す例のようにデータ端子31を2列に配置するレイアウトは、データ端子31の数が多い場合に好適なレイアウトである。データ端子31の数は、同時に入出力するリードデータ又はライトデータDQのビット数に相当し、16ビットや32ビットといった多ビット製品においては、データ端子31を一列に配置することが困難となることがある。このような場合に、データ端子31が2列に配置される。図4は、データ入出力回路30の回路図である。図4に示すように、データ入出力回路30は、対応するデータ端子31に接続されたデータ入力回路100及びデータ出力回路200からなる。データ入力回路100は、入力初段回路110とその後段に接続されたディレイ回路150、ラッチ回路160及びバッファ回路170によって構成される。かかる構成により、データ端子31に入力されたライトデータDQは、データ入力回路100を介してデータバスDBXに供給される。一方、データ出力回路200は、出力制御回路210及び出力バッファ回路220によって構成される。かかる構成により、データバスDBX上のリードデータDQは、データ出力回路200を介してデータ端子31から出力される。入力初段回路110は、アンプ回路120、波形生成回路130及び電圧変換回路140を含んでいる。アンプ回路120は、ライトデータDQの電位と基準電位VREFとを比較し、比較の結果に基づいて出力信号OUTを生成する回路である。波形生成回路130は、アンプ回路120から出力される出力信号OUTの波形を整形する回路であり、電圧変換回路140は波形生成回路130から出力される信号の振幅を内部電圧レベルまで拡大する回路である。波形生成回路130及び電圧変換回路140は、アンプ回路120の出力信号が供給されるサブ回路を構成する。ディレイ回路150は、ライトデータDQのタイミングを調整するための回路である。ラッチ回路160は、ディレイ回路150から出力されたライトデータDQをクロック信号CLK,/CLKに同期してラッチする回路である。ラッチ回路160にラッチされたライトデータDQは、バッファ回路170を介してデータバスDBXに供給される。図5は、入力初段回路110の回路図である。図5に示すように、入力初段回路110を構成するアンプ回路120はトランジスタT1~T10によって構成され、波形生成回路130及び電圧変換回路140はいずれも2段のインバータによって構成される。入力初段回路110を構成する回路ブロックのうち、アンプ回路120は特にセンシティブな回路であり、複数のアンプ回路120間において特性を正確に一致させる必要がある。実際に特性を正確に一致させる必要があるのは、アンプ回路120を構成するトランジスタのうち、差動回路を構成するトランジスタT3~T10である。トランジスタT1,T2は当該アンプ回路120に動作電流を流すためのトランジスタであるため、差動回路を構成するトランジスタT3~T10ほどセンシティブではない。以下の説明においてアンプ回路120と言う場合、トランジスタT3~T10のみを指すことがある。アンプ回路120を構成するトランジスタT1~T10のうち、奇数番号が付されたトランジスタT1,T3,T5,T7,T9はPチャンネル型のMOSトランジスタであり、偶数番号が付されたトランジスタT2,T4,T6,T8,T10はNチャンネル型のMOSトランジスタである。トランジスタT1,T2は当該入力初段回路110を活性化させるためのトランジスタであり、そのゲート電極にはそれぞれ活性化信号ONB,ONが供給される。トランジスタT1のソースは電源電位VDDに接続され、トランジスタT2のソースは接地電位VSSに接続される。これにより、活性化信号ONB,ONがそれぞれローレベル及びハイレベルに活性化すれば、トランジスタT3~T10に動作電圧が供給され、ライトデータDQを受け付け可能な状態となる。これに対し、活性化信号ONB,ONがそれぞれハイレベル及びローレベルに非活性化すれば、トランジスタT3~T10に動作電圧が供給されなくなるため、入力初段回路110の消費電力がほぼゼロとなる。トランジスタT3~T10は、いわゆる差動アンプを構成する。図5に示すように、入力信号であるライトデータDQは、入力配線121を介してトランジスタT3,T4のゲート電極に供給される。トランジスタT3,T4のドレインは共通接続されており、その接続点から出力配線123を介して出力信号OUTが取り出される。また、基準電位VREFは、入力配線122を介してトランジスタT7,T8のゲート電極に供給される。トランジスタT7,T8のドレインは共通接続されており、その接続点はトランジスタT5,T6,T9,T10のゲート電極に接続されるとともに、トランジスタT9,T10のドレインに接続される。図6は、データ端子31及びデータ入出力回路30のレイアウトを説明するための模式的な平面図である。図6に示すように、データ端子31はグループA,Bに分かれて2列に配置されており、データ入出力回路30はこれら2列のデータ端子31に挟まれるように配置されている。この場合、データ端子31A,31Bがそれぞれ第1及び第2のポートに対応し、グループA,Bがそれぞれ第1及び第2の回路に対応する。グループAとグループBはX方向に延在する対称軸Cを介して対称配置されている。これにより、グループAにおいてはデータ端子31からデータバスDBXAへの信号の流れが図面の上方向となり、グループBにおいてはデータ端子31からデータバスDBXBへの信号の流れが図面の下方向となる。この場合、データバスDBXA,DBXBの入出力ノードがそれぞれ第1及び第2のノードに対応する。データバスDBXA,DBXB間には、クロック系の信号が供給される信号配線SLがX方向に延在して設けられている。図7は、第1の実施形態における入力初段回路110の配列を示すブロック図である。図7に示す入力初段回路110内のセル配列は、図6に示したグループA,Bに共通である。したがって、データ端子31から対称軸Cへ向かって、アンプ回路120、波形生成回路130及び電圧変換回路140がこの順にレイアウトされる。当然ながら、グループAのアンプ回路120、波形生成回路130及び電圧変換回路140を構成する複数のトランジスタの形状及びサイズと、グループBのアンプ回路120、波形生成回路130及び電圧変換回路140を構成する複数のトランジスタの形状及びサイズは、互いに同一である。つまり、同一のレイアウトを有している。一方、これらトランジスタの向きに関しては、アンプ回路120についてはグループA,B間で同一であり、波形生成回路130及び電圧変換回路140についてはグループA,B間で対称であり、180°異なっている。換言すれば、グループAの入力初段回路110とグループBの入力初段回路110は、トランジスタレベルでは対称軸Cを介して完全に対称ではなく、アンプ回路120のみ同一方向を向いていることになる。図8は、アンプ回路120を構成するトランジスタT3~T10のレイアウトを示す略平面図であり、本発明の第1の実施形態に相当する。上述の通り、トランジスタT3~T10は差動アンプを構成するトランジスタである。図8において濃い網掛けで表示しているのは半導体基板に設けられた拡散層DFであり、塗りつぶしで表示しているのはゲート電極Gである。ゲート電極Gは最下層の配線を構成する。また、薄い網掛けで表示しているのはゲート電極Gよりも上層に位置する第1配線層M1であり、ハッチングで表示しているのは第1配線層M1よりも上層に位置する第2配線層M2である。各トランジスタは、拡散層DFからなるソース及びドレインと、ソースドレイン間に配置されたゲート電極Gによって構成される。図8に示すように、Pチャンネル型であるトランジスタT3,T5,T7,T9はX方向の上側に配置されており、Nチャンネル型であるトランジスタT4,T6,T8,T10はX方向の下側に配置されている。そして、対を成す2つのトランジスタ、すなわち、トランジスタT3とT4、トランジスタT5とT6、トランジスタT7とT8、トランジスタT9とT10は、X方向に並べて配置されており、これにより対を成す2つのトランジスタのY座標は互いに等しい。尚、トランジスタT4,T6,T8,T10を構成する拡散層DFのX方向における長さチャネル幅よりも、トランジスタT3,T5,T7,T9を構成する拡散層DFのX方向における長さチャネル幅が長いのは、Nチャンネル型MOSトランジスタの電流供給能力よりもPチャンネル型MOSトランジスタの電流供給能力の方が低いからである。ゲート電極G及び拡散層DFは、それぞれ対応するコンタクト導体THを介して第1配線層M1に接続される。第1配線層M1のうち、Y方向における一方の端部右側に配置されX方向に延在しているのは入力配線L1であり、データ端子31に接続される。つまり、入力配線L1はライトデータDQが供給される配線である。また、Y方向における他方の端部左側に配置されX方向に延在しているのは、基準電位VREFが供給される基準配線LREFである。つまり、アンプ回路120を構成するトランジスタT3~T10は、いずれもX方向に延在する入力配線L1と基準配線LREFとの間に配置されている。図8に示すように、入力配線L1と基準配線LREFのY方向における距離は2aである。このことは、トランジスタT3~T10からなるセルのY方向における距離が2aであることを意味する。図8に示すように、入力配線L1は、コンタクト導体TH1を介して第2配線層M2に設けられた入力配線121に接続される。同様に、基準配線LREFは、コンタクト導体TH2を介して第2配線層M2に設けられた入力配線122に接続される。入力配線121,122は、いずれもY方向に延在しており、その長さは2aである。つまり、トランジスタT3~T10からなるセルのY方向における長さと一致している。これにより、入力配線121に対しては、一方の端部121aからも他方の端部121bからもライトデータDQを供給することができる。同様に、入力配線122に対しては、一方の端部122aからも他方の端部122bからも基準電位VREFを供給することができる。そして、いずれの端部からライトデータDQ及び基準電位VREFを供給しても配線負荷は変わらない。また、アンプ回路120の出力端子QZは、トランジスタT3~T10からなるセルのY方向における中央に配置されている。つまり、入力配線L1から出力端子QZのY方向における距離はaであり、基準配線LREFから出力端子QZのY方向における距離もaである。出力端子QZは、コンタクト導体TH3を介して第2配線層M2に引き出される。このように、出力端子QZがY方向における中央に配置されていることから、アンプ回路120からの出力信号OUTを第2配線層M2によって図8の右側入力配線L1側に出力する場合と、図8の左側基準配線LREF側に出力する場合とで、配線負荷は同じとなる。これらにより、図8に示すセルは、Y方向におけるいずれの側からライトデータDQ及び基準電位VREFを供給しても入力配線の配線負荷が変化せず、且つ、Y方向におけるいずれの側へ出力信号OUTを取り出しても出力配線の配線負荷が変化しない。このことは、図8に示すセルを180°回転させても配線負荷が全く変化しないことを意味する。図9は、第1の実施形態において、Y方向に並ぶ2つのデータ入出力回路30及びデータ端子31のレイアウトを説明するための平面図である。図9には、グループAに属するデータ入出力回路30A第1の回路及びデータ端子31A第1のポートと、グループBに属するデータ入出力回路30B第2の回路及びデータ端子31B第2のポートが図示されており、それぞれ入力初段回路110A,110Bのレイアウトについてはトランジスタレベルで拡大して示されている。図9に示す各セルは、全てY方向に延在する軸D第1の軸に沿って配置されている。図9に示すように、グループAに属するデータ入出力回路30A及びデータ端子31Aと、グループBに属するデータ入出力回路30B及びデータ端子31Bは、X方向に延在する対称軸C第1の軸と直交する方向に対して対称配置されている。具体的には、データ入出力回路30Aについては、データ端子31Aから対称軸Cに向かって、入力初段回路110A、ディレイ回路150A、ラッチ回路160A及びバッファ回路170Aがこの順に配置された構成を有し、データ入出力回路30Bについては、データ端子31Bから対称軸Cに向かって、入力初段回路110B、ディレイ回路150B、ラッチ回路160B及びバッファ回路170Bがこの順に配置された構成を有している。さらに、入力初段回路110A,110Bを構成するセルの配置も対称である。つまり、入力初段回路110Aについては、データ端子31Aから対称軸Cに向かって、アンプ回路120A、波形生成回路130A及び電圧変換回路140Aがこの順に配置された構成を有し、入力初段回路110Bについては、データ端子31Bから対称軸Cに向かって、アンプ回路120B、波形生成回路130B及び電圧変換回路140Bがこの順に配置された構成を有している。このため、グループAのアンプ回路120AにおいてはライトデータDQが図面の下側から供給され、グループBのアンプ回路120BにおいてはライトデータDQが図面の上側から供給される。しかしながら、入力配線121の長さはグループA,B間において同一であることから、入力配線121の信号負荷はグループA,B間において一致する。基準電位VREFを供給する入力配線122についても同様である。また、アンプ回路120A,120Bの出力端子QZは、出力配線123を介して次段の波形生成回路130に接続される。上述の通り、出力端子QZはアンプ回路120のY方向における中央に配置されていることから、出力配線123の長さもグループA,B間において同一となる。これにより、出力配線123の信号負荷もグループA,B間において一致する。図9に示す矢印Sは、信号が流れる方向を表している。図9に示す矢印Iは、電流が流れる方向を表している。ここで、アンプ回路120以外のセル波形生成回路130、電圧変換回路140、ディレイ回路150、ラッチ回路160及びバッファ回路170については、グループAに属するセルの向きシンボルFが示す方向と、グループBに属するセルの向きとが180°異なっている。より正確には、これらセルに含まれる複数のトランジスタのレイアウトは、形状及びサイズが互いに同一であり、向きが互いに180°異なっている。トランジスタのレイアウトの向きが互いに180°異なっていることは、互いのトランジスタが流す電流の向き矢印Iが示す方向が逆であることを示す。つまり、これらのセルは、グループA,B間においてトランジスタレベルで対称配置されている。これに対し、図9に示すように、アンプ回路120A,120Bに含まれるトランジスタについては、形状及びサイズのみならず、向きも互いに同一である。トランジスタのレイアウトの向きが互いに同一であることは、互いのトランジスタが流す電流の向き矢印Iが示す方向が同一であることを示す。つまり、アンプ回路120については、グループA,B間においてトランジスタレベルでシフト配置されている。以上のレイアウトにより、グループA,B間における信号の流れについては互いに180°異なる方向矢印Sが示す方向となるため、グループA,B間において信号の伝搬距離が等しくなる。さらに、アンプ回路120については、グループA,B間において電流の流れる方向矢印Iが示す方向も同じとなることから、電流方向の違いによる僅かな特性差も生じない。これに対し、波形生成回路130及び電圧変換回路140については、グループA,B間において電流の流れる方向矢印Iが示す方向が互いに180°異なっている。ここで、電流方向矢印Iが示す方向の違いによって特性に差が生じる理由について説明する。図10はゲート電極Gが1本であるMOSトランジスタの平面図であり、aとbは同じレイアウトを有しているものの、ソースSとドレインDの位置が互いに逆である。具体的には、図10aでは左側がソースS、右側がドレインDであり、したがって当該トランジスタがオンすると電流は左側から右側に流れる。これに対し、図10bでは左側がドレインD、右側がソースSであり、したがって当該トランジスタがオンすると電流は右側から左側に流れる。図11は、MOSトランジスタの構造を示す断面図である。図11aに示すように、MOSトランジスタのゲート電極Gの両側にはサイドウォール絶縁膜SWが設けられており、サイドウォール絶縁膜SWに対して自己整合的にソースS及びドレインDが形成される。サイドウォール絶縁膜SWはLDD領域を形成するために必要な絶縁膜である。ソースS及びドレインDは、コンタクトプラグCPを介して上層の配線層に接続される。ここで、図11aに示すように、サイドウォール絶縁膜SWの膜厚がソース側とドレイン側で一致しており、且つ、コンタクトプラグCPの位置がソース側とドレイン側で対称であれば、いずれの拡散層をソース及びドレインとして使用しても特性に変化はない。つまり、電流方向によって特性は変化しない。これに対し、図11bに示すように、サイドウォール絶縁膜SWの膜厚がソース側とドレイン側とで実質的に相違する場合には、ソースSの抵抗とドレインDの抵抗が実質的に相違してしまう。サイドウォール絶縁膜SWの膜厚にこのような差が生じるのは、プロセス条件によるものであり、したがって完全に解消することは難しい。また、図11cに示すように、コンタクトプラグCPの位置がソース側とドレイン側で実質的に非対称である場合にも、ソースSの抵抗とドレインDの抵抗が実質的に相違してしまう。コンタクトプラグCPの位置にこのような差が生じるのもプロセス条件によるものであり、したがって完全に解消することは難しい。このようにソースSの抵抗とドレインDの抵抗が異なる場合、いずれの拡散層をソース及びドレインとして使用するかによって特性が変化する。つまり、電流方向によって特性が変化してしまう。このような問題を解決する方法としては、ゲート電極を2つに分ける方法がある。具体的には、図12aに示すようにチャネル幅Wを有するゲート電極Gを、図12bに示すようにチャネル幅W/2を有する2つのゲート電極Gに分割し、ダブルゲート構造とする方法である。この方法によれば、右から左へ流れる電流と、左から右へ流れる電流が生じることから、電流方向による特性差が相殺される。しかしながら、レイアウト上の制約から、ゲート電極を常に2本に分割できるわけではなく、図12aに示すように1本のゲート電極でトランジスタを構成せざるを得ないケースも多々生じる。特に、アンプ回路120を構成するトランジスタT3~T10については、電流を削減すべくトランジスタサイズを小さく設計する必要があり、このような小さなトランジスタをダブルゲート構造とすると、チャネル幅が狭くなるため逆ナローチャネル効果を引き起こしてしまう。このため、アンプ回路120を構成するトランジスタT3~T10についてはシングルゲート構造を採らざるを得ないケースが多くなる。或いは、レイアウト上の制約から、図12cに示すようにゲート電極を3本に分割する必要が生じることも考えられる。この場合にはゲート電極の本数が奇数となることから、電流方向による特性差は完全には相殺されない。これに対し、本実施形態のレイアウトによれば、非常にセンシティブな回路であるアンプ回路120については、グループA,Bのいずれに属していても電流方向矢印Iが示す方向が同一であることから、ゲート電極の本数にかかわらず、特性を同一とすることが可能となる。しかも、グループA,B間において各セルを対称配置していることから、グループA,Bにおける信号の流れ矢印Sが示す方向が対称となり、その結果、グループA,B間における信号の伝搬距離が等しくなる。図13は、アンプ回路120を構成するトランジスタT3~T10のゲート電極を3本に分割した例を示す略平面図である。図13に示すように、各トランジスタT3~T10のゲート電極を3本に分割すると、各トランジスタT3~T10のY方向における長さが長くなる。これによってトランジスタT3~T10からなるセルのY方向における長さが2a>2aに拡大されている。この場合であっても、Y方向に延在する入力配線121,122の長さを2aとし、トランジスタT3~T10からなるセルのY方向における長さに実質的に一致させれば、いずれの端部からライトデータDQ及び基準電位VREFを供給しても配線負荷は変わらない。入力配線121,122の長さ2aは、アンプ回路120のセル枠不図示に対して若干の余裕を持ってセルの内側に配置される。隣接のセル枠の配線パターンとの接触を避けるためである。よって、入力配線121,122の長さは、その入力配線を含むセルの長さに実質的に一致する。アンプ回路120の出力端子QZについても、トランジスタT3~T10からなるセルのY方向における実質的に中央に配置する。図13に示す例では、出力端子QZをセルの中央に配置するために第2配線層M2を用いた出力配線123を用いている。これにより、入力配線L1から出力端子QZのY方向における距離はaとなり、基準配線LREFから出力端子QZのY方向における距離もaとなることから、出力信号OUTをY方向におけるいずれの側に伝送しても配線負荷は変わらない。図14は、比較例による入力初段回路110のレイアウトを示す略平面図である。尚、アンプ回路120を構成するトランジスタT1,T2のレイアウトについては省略されている。図14に示す例では、図8に示したレイアウトとは異なり、第2配線層M2の入力配線121,122が設けられておらず、また、出力端子QZがトランジスタT3~T10からなるセルのY方向における中央からずれた位置にオフセット配置されている。具体的には、出力端子QZが波形生成回路130の近傍にオフセット配置されており、これにより、出力配線123の配線長が短縮されている。図15は、Y方向に並ぶ2つのデータ入出力回路30及びデータ端子31のレイアウトを説明するための平面図であり、第1の比較例に相当する。図15に示す例では、グループAに属するデータ入出力回路30A及びデータ端子31Aと、グループBに属するデータ入出力回路30B及びデータ端子31Bは、X方向に延在する対称軸Cに対してトランジスタレベルで完全に対称配置されている。つまり、これらセルに含まれる複数のトランジスタのレイアウトは、形状及びサイズが互いに同一であり、向きが互いに180°異なっている。このようなレイアウトによれば、矢印Sに示すようにグループA,B間における信号の流れが互いに180°異なる方向となるため、グループA,B間において信号の伝搬距離が等しくなる。しかしながら、矢印Iに示すようにグループA,B間における電流の流れについても互いに180°異なる方向となるため、アンプ回路120のように非常にセンシティブなセルにおいては、図10~図12を用いて説明した理由により、電流方向の違いによる僅かな特性差が生じうる。図16は、Y方向に並ぶ2つのデータ入出力回路30及びデータ端子31のレイアウトを説明するための平面図であり、第2の比較例に相当する。図16に示す例では、入力初段回路110をグループA,B間においてシフト配置している。つまり、入力初段回路110を構成する全てのトランジスタについて、グループA,B間において形状、サイズ及び向きを互いに同一としている。この場合、矢印Iに示すように、入力初段回路110に流れる電流の向きがグループA,B間において同一となることから、電流方向の違いによる特性差は生じない。しかしながら、矢印Sに示すように、グループA,B間における信号の流れが大きく異なってしまうため、グループA,B間における信号の伝搬距離に大きな差が生じてしまう。これにより、グループA,B間において実質的な特性差が生じる。これらの比較例に対し、上述した第1の実施形態のレイアウトによれば、グループA,B間における信号の流れについては互いに180°異なる方向となり、且つ、センシティブなアンプ回路120についてはグループA,B間において電流の流れる方向が同じであることから、グループA,B間における信号の伝搬距離を一致させつつ、電流方向の違いによる僅かな特性差を解消することが可能となる。次に、本発明の好ましい第2の実施形態について説明する。図17は、アンプ回路120及び波形生成回路130のレイアウトを示す略平面図であり、本発明の第2の実施形態に相当する。尚、アンプ回路120を構成するトランジスタT1,T2のレイアウトについては省略されている。図17に示すように、本実施形態では、アンプ回路120及び波形生成回路130を一つの回路ブロックとみなし、これを180°回転させても配線負荷が変化しないようレイアウトされている。具体的には、アンプ回路120及び波形生成回路130からなる回路ブロックのY方向における長さを2bとした場合、Y方向に延在する入力配線121,122の長さも2bに設計される。これにより、第1の実施形態と同様、入力配線121のいずれの端部121a,121bからライトデータDQを供給することも可能であり、入力配線122のいずれの端部122a,122bから基準電位VREFを供給することも可能となる。そして、いずれの端部からライトデータDQ及び基準電位VREFを供給しても配線負荷は変わらない。本実施形態においてはアンプ回路120の出力端子QZが当該回路ブロックのY方向における中央に配置されておらず、波形生成回路130側にオフセット配置されている。出力端子QZは、第2配線層M2に設けられた出力配線123を介して、波形生成回路130の入力端子131に接続される。このようなオフセット配置により、アンプ回路120と波形生成回路130とを接続する出力配線123の配線抵抗が最小限とされている。波形生成回路130の出力端子132は、第2配線層M2に設けられた出力配線133を介して、当該回路ブロックの出力端子OUT1に接続される。出力端子OUT1はY方向における中央に配置されており、したがって、当該回路ブロックのY方向における両端部から出力端子OUT1までの距離は、いずれもbである。これにより、波形生成回路130からの出力信号OUTを第2配線層M2によって図17の右側波形生成回路130側に出力する場合と、図17の左側アンプ回路120側に出力する場合とで、配線負荷は同じとなる。これらにより、図17に示すセルは、Y方向におけるいずれの側からライトデータDQ及び基準電位VREFを供給しても配線負荷が変化せず、且つ、Y方向におけるいずれの側へ出力信号OUTを取り出しても配線負荷が変化しない。このことは、図17に示すセルを180°回転させても配線負荷が全く変化しないことを意味する。図18は、第2の実施形態において、Y方向に並ぶ2つのデータ入出力回路30及びデータ端子31のレイアウトを説明するための平面図である。図18に示すように、グループAに属するデータ入出力回路30A及びデータ端子31Aと、グループBに属するデータ入出力回路30B及びデータ端子31Bは、X方向に延在する対称軸Cに対して対称配置されているが、アンプ回路120及び波形生成回路130についてはこれらを1つの回路ブロックとみなしてシフト配置している。したがって、データ入出力回路30Aについては、データ端子31Aから対称軸Cに向かって、アンプ回路120A、波形生成回路130A、電圧変換回路140A、ディレイ回路150A、ラッチ回路160A及びバッファ回路170Aがこの順に配置された構成を有し、データ入出力回路30Bについては、データ端子31Bから対称軸Cに向かって、波形生成回路130B、アンプ回路120B、電圧変換回路140B、ディレイ回路150B、ラッチ回路160B及びバッファ回路170Bがこの順に配置された構成を有している。ここで、アンプ回路120及び波形生成回路130以外のセル電圧変換回路140、ディレイ回路150、ラッチ回路160及びバッファ回路170については、グループAに属するセルの向きと、グループBに属するセルの向きとが180°異なっている。より正確には、これらセルに含まれる複数のトランジスタのレイアウトは、形状及びサイズが互いに同一であり、向きが互いに180°異なっている。つまり、これらのセルは、グループA,B間においてトランジスタレベルで対称配置されている。これに対し、図18に示すように、アンプ回路120A,120B及び波形生成回路130A,130Bに含まれるトランジスタについては、形状及びサイズのみならず、向きも互いに同一である。つまり、アンプ回路120及び波形生成回路130については、グループA,B間においてトランジスタレベルでシフト配置されている。以上のレイアウトにより、グループA,B間における信号の流れについては互いに180°異なる方向となるため、グループA,B間において信号の伝搬距離が等しくなる。さらに、アンプ回路120及び波形生成回路130については、グループA,B間において電流の流れる方向も同じとなることから、電流方向の違いによる僅かな特性差も生じない。したがって、本実施形態は、波形生成回路130についても電流方向の差に起因する特性差を相殺する必要がある場合に好適なレイアウトである。但し、第1の実施形態と比べて入力配線121,122の長さがやや長くなる。次に、本発明の好ましい第3の実施形態について説明する。図19は、入力初段回路110のレイアウトを示す略平面図であり、本発明の第3の実施形態に相当する。尚、アンプ回路120を構成するトランジスタT1,T2のレイアウトについては省略されている。図19に示すように、本実施形態では、入力初段回路110を一つの回路ブロックとみなし、これを180°回転させても配線負荷が変化しないようレイアウトされている。具体的には、アンプ回路120、波形生成回路130及び電圧変換回路140からなる回路ブロックのY方向における長さを2cとした場合、Y方向に延在する入力配線121,122の長さも2cに設計される。これにより、第1及び第2の実施形態と同様、入力配線121のいずれの端部121a,121bからライトデータDQを供給することも可能であり、入力配線122のいずれの端部122a,122bから基準電位VREFを供給することも可能となる。そして、いずれの端部からライトデータDQ及び基準電位VREFを供給しても配線負荷は変わらない。本実施形態においてはアンプ回路120の出力端子QZや、波形生成回路130の出力端子132が当該回路ブロックのY方向における中央に配置されていない。アンプ回路120の出力端子QZについては波形生成回路130側にオフセット配置されており、波形生成回路130の出力端子132については電圧変換回路140側にオフセット配置されている。出力端子QZは、第2配線層M2に設けられた出力配線123を介して、波形生成回路130の入力端子131に接続される。また、出力端子132は、第2配線層M2に設けられた出力配線133を介して、電圧変換回路140の入力端子141に接続される。このようなオフセット配置により、出力配線123,133の配線抵抗が最小限とされている。電圧変換回路140の出力端子142は、第2配線層M2に設けられた出力配線143を介して、当該回路ブロックの出力端子OUT1に接続される。出力端子OUT1はY方向における中央に配置されており、したがって、当該回路ブロックのY方向における両端部から出力端子OUT1までの距離は、いずれもcである。これにより、電圧変換回路140からの出力信号OUTを第2配線層M2によって図19の右側電圧変換回路140側に出力する場合と、図19の左側アンプ回路120側に出力する場合とで、配線負荷は同じとなる。これらにより、図19に示すセルは、Y方向におけるいずれの側からライトデータDQ及び基準電位VREFを供給しても配線負荷が変化せず、且つ、Y方向におけるいずれの側へ出力信号OUTを取り出しても配線負荷が変化しない。このことは、図19に示すセルを180°回転させても配線負荷が全く変化しないことを意味する。図20は、第3の実施形態において、Y方向に並ぶ2つのデータ入出力回路30及びデータ端子31のレイアウトを説明するための平面図である。図20に示すように、グループAに属するデータ入出力回路30A及びデータ端子31Aと、グループBに属するデータ入出力回路30B及びデータ端子31Bは、X方向に延在する対称軸Cに対して対称配置されているが、入力初段回路110についてはこれらを1つの回路ブロックとみなしてシフト配置している。したがって、データ入出力回路30Aについては、データ端子31Aから対称軸Cに向かって、アンプ回路120A、波形生成回路130A、電圧変換回路140A、ディレイ回路150A、ラッチ回路160A及びバッファ回路170Aがこの順に配置された構成を有し、データ入出力回路30Bについては、データ端子31Bから対称軸Cに向かって、電圧変換回路140B、波形生成回路130B、アンプ回路120B、ディレイ回路150B、ラッチ回路160B及びバッファ回路170Bがこの順に配置された構成を有している。ここで、入力初段回路110以外のセルディレイ回路150、ラッチ回路160及びバッファ回路170については、グループAに属するセルの向きと、グループBに属するセルの向きとが180°異なっている。より正確には、これらセルに含まれる複数のトランジスタのレイアウトは、形状及びサイズが互いに同一であり、向きが互いに180°異なっている。つまり、これらのセルは、グループA,B間においてトランジスタレベルで対称配置されている。これに対し、図20に示すように、入力初段回路110A,110Bに含まれるトランジスタについては、形状及びサイズのみならず、向きも互いに同一である。つまり、入力初段回路110A,110Bについては、グループA,B間においてトランジスタレベルでシフト配置されている。以上のレイアウトにより、グループA,B間における信号の流れについては互いに180°異なる方向となるため、グループA,B間において信号の伝搬距離が等しくなる。さらに、入力初段回路110については、グループA,B間において電流の流れる方向も同じとなることから、電流方向の違いによる僅かな特性差も生じない。したがって、本実施形態は、波形生成回路130及び電圧変換回路140についても電流方向の差に起因する特性差を相殺する必要がある場合に好適なレイアウトである。但し、第2の実施形態と比べて入力配線121,122の長さがやや長くなる。次に、本発明の好ましい第4の実施形態について説明する。図21は、アンプ回路120を構成するトランジスタT3~T10のレイアウトを示す略平面図であり、本発明の第4の実施形態に相当する。図21に示すように、本実施形態では、X方向に延在する入力配線L1及び基準配線LREFがアンプ回路120のY方向における端部に配置されているのではなく、Y方向おける略中央部に配置されている点において、図8に示した第1の実施形態と相違している。これに関連して、Y方向に延在する入力配線121,122の長さも短縮されている。具体的には、入力配線121,122のY方向における長さは、入力配線L1及び基準配線LREFのY方向における距離と一致している。これにより、第1~第3の実施形態と同様、入力配線121のいずれの端部121a,121bからライトデータDQを供給することも可能であり、入力配線122のいずれの端部122a,122bから基準電位VREFを供給することも可能となる。そして、いずれの端部からライトデータDQ及び基準電位VREFを供給しても配線負荷は変わらない。しかも、入力配線121,122の長さが短いことから、配線抵抗もより低くなる。また、アンプ回路120の出力端子QZは、出力配線123を介してトランジスタT3~T10からなるセルのY方向における中央に配置されている。つまり、セルのY方向における両端部から出力端子QZのY方向における距離はいずれもdである。このように、出力端子QZがY方向における中央に配置されていることから、アンプ回路120からの出力信号OUTを第2配線層M2によって図21の右側入力配線L1側に出力する場合と、図21の左側基準配線LREF側に出力する場合とで、配線負荷は同じとなる。図22は、第4の実施形態において、Y方向に並ぶ2つのデータ入出力回路30及びデータ端子31のレイアウトを説明するための平面図である。図22に示すレイアウトは基本的に図9に示したレイアウトと同様であり、グループA,Bとも、データ端子31から対称軸Cに向かって、アンプ回路120、波形生成回路130、電圧変換回路140、ディレイ回路150、ラッチ回路160及びバッファ回路170がこの順に配置されている。そして、アンプ回路120以外のセル波形生成回路130、電圧変換回路140、ディレイ回路150、ラッチ回路160及びバッファ回路170については、グループAに属するセルの向きと、グループBに属するセルの向きとが180°異なっているのに対し、アンプ回路120A,120Bに含まれるトランジスタについては、形状及びサイズのみならず、向きも互いに同一である。つまり、アンプ回路120については、グループA,B間においてトランジスタレベルでシフト配置されている。以上のレイアウトにより、第1の実施形態と同じ効果を得ることができるとともに、入力配線121,122の短縮により配線負荷を低減することも可能となる。次に、本発明の好ましい第5の実施形態について説明する。第5の実施形態は、本発明をアドレス入力回路23に適用するものである。図23は、アドレス入力回路23の回路図である。図23に示すように、アドレス入力回路23は、図4に示したデータ入力回路100と同じ回路構成を有している。つまり、入力初段回路110とその後段に接続されたディレイ回路150、ラッチ回路160及びバッファ回路170によって構成され、入力初段回路110は、アンプ回路120、波形生成回路130及び電圧変換回路140によって構成される。かかる構成により、アドレス入力回路23に入力されたアドレス信号ADDは、アドレス入力回路23を介してアドレスバスABXに供給される。図24は、アドレス端子21及びアドレス入力回路23のレイアウトを説明するための模式的な平面図である。図24に示すように、アドレス端子21はグループA,Bに分かれて2列に配置されており、アドレス入力回路23はこれら2列のアドレス端子21に挟まれるように配置されている。グループAとグループBはX方向に延在する対称軸Cを介して対称配置されている。これにより、グループAにおいてはアドレス端子21からアドレスバスABXへの信号の流れが図面の上方向となり、グループBにおいてはアドレス端子21からアドレスバスABXへの信号の流れが図面の下方向となる。アドレスバスABXの近傍には、クロック系の信号が供給される信号配線SLがX方向に延在して設けられている。図25は、アドレス入力回路23を構成する各セルの配列の一例を示すブロック図である。図25に示す例では、入力初段回路110内の配列は図24に示したグループA,Bに共通である。したがって、アドレス端子21から対称軸Cへ向かって、アンプ回路120、波形生成回路130及び電圧変換回路140がこの順にレイアウトされる。これは、上述した第1及び第4の実施形態と同様のレイアウトである。したがって、各セルはグループA,Bにおいて対称に配置されているが、アンプ回路120を構成する複数のトランジスタのみシフト配置されている。或いは、上述した第2及び第3の実施形態のように、入力初段回路110に含まれる2以上のセルを1つの回路ブロックとし、これをグループA,B間においてトランジスタレベルでシフト配置しても構わない。このように、本発明の適用範囲は、データ入出力回路30に限定されるものではなく、アドレス入力回路23にも適用することができる。また、本実施形態では、本発明をアドレス入力回路23に適用した例を示したが、コマンド入力回路24に適用することも可能である。さらには、アドレス信号ADDやコマンド信号CMD以外の信号クロック信号などの入力回路に適用することも可能である。次に、本発明の好ましい第6の実施形態について説明する。第6の実施形態は、2列に配列されたデータ端子31がチップの端部に設けられている例である。図26は、本実施形態による半導体装置10aのレイアウトを示す模式的な平面図であり、一部を拡大して示している。図26に示すように、本実施形態においてはX方向に延在するチップの辺x1,x2に沿って複数の端子Pが配列されている。端子Pは、アドレス端子21、コマンド端子22、データ端子31などの端子である。したがって、メモリセルアレイ11、ロウデコーダ12、カラムデコーダ13などの内部回路は、チップの辺x1に沿って配列された端子列P1と、チップの辺x2に沿って配列された端子列P2との間にレイアウトされる。本例では、端子列P1には主にデータ端子31が配列され、端子列P2には主にアドレス端子21が配列される。したがって、ライトデータDQについてはデータ端子31を介して図面の上方向に流れるのに対し、アドレス信号ADDについてはアドレス端子21を介して図面の下方向に流れる。このように、本発明は、180°異なる方向に流れる信号が同種の信号であることは必須でなく、ライトデータDQとアドレス信号ADDのように異種の信号であっても構わない。次に、本発明の好ましい第7の実施形態について説明する。第7の実施形態は、入力初段回路が差動アンプを含んでいない例である。図27は、本実施形態による入力初段回路110aの回路図である。図27に示すように、本実施形態による入力初段回路110aは、インバータ120a、波形生成回路130及び電圧変換回路140が直列接続された構成を有している。波形生成回路130及び電圧変換回路140は、いずれも2段のインバータによって構成されている。このように、本実施形態による入力初段回路110aは、差動アンプを備えていない。図28は、入力初段回路110aを構成するトランジスタのレイアウトを示す略平面図である。図28に示すように、インバータ120aの入力端子IN1と出力端子OUT1は、いずれもインバータ120aのY方向における中央に配置されている。つまり、入力端子IN1と出力端子OUT1のY座標は一致しており、インバータ120aのY方向における両端部までの距離はいずれもeである。これにより、入力端子IN1に接続される入力配線や、出力端子OUT1に接続される出力配線をY方向におけるいずれの側に配置しても、配線負荷は変わらない。このため、インバータ120aを180°回転させたレイアウトを用いても配線負荷が変化しないことから、上記各実施形態と同様の効果を得ることが可能となる。図29は、第7の実施形態において、Y方向に並ぶ2つのデータ入出力回路30及びデータ端子31のレイアウトを説明するための平面図である。図29に示すレイアウトは基本的に図9に示したレイアウトと同様であり、グループA,Bとも、データ端子31から対称軸Cに向かって、インバータ120a、波形生成回路130、電圧変換回路140、ディレイ回路150、ラッチ回路160及びバッファ回路170がこの順に配置されている。そして、インバータ120a以外のセル波形生成回路130、電圧変換回路140、ディレイ回路150、ラッチ回路160及びバッファ回路170については、グループAに属するセルの向きと、グループBに属するセルの向きとが180°異なっているのに対し、インバータ120aA,120aBに含まれるトランジスタについては、形状及びサイズのみならず、向きも互いに同一である。つまり、インバータ120aについては、グループA,B間においてトランジスタレベルでシフト配置されている。以上のレイアウトにより、第1の実施形態と同じ効果を得ることが可能となる。次に、本発明の好ましい第8の実施形態について説明する。第8の実施形態は、本発明を入力初段回路とは異なる回路に適用した例である。図30は、本実施形態による内部電源発生回路300の回路図である。図30に示すように、内部電源発生回路300は、アンプ回路310とドライバ回路320によって構成される。アンプ回路310はカレントミラーアンプ構造を有しており、トランジスタT11~T15を備える。トランジスタT11はNチャンネル型MOSトランジスタであり、アンプ回路310に動作電流を供給するためのスイッチである。トランジスタT12,T14はPチャンネル型MOSトランジスタであり、カレントミラー回路を構成する。トランジスタT13,T15はNチャンネル型MOSトランジスタであり、それぞれのゲート電極には基準電圧VREF及び内部電位VINTが供給される。ドライバ回路320は、電源電位VDDと内部電源配線VLとの間に接続されたPチャンネル型MOSトランジスタT16からなり、そのゲート電極はトランジスタT14,T15の接続点に接続されている。かかる構成により、内部電位VINTの電位が基準電圧VREFと一致するよう、ドライバ回路320が制御される。図31は、内部電源発生回路300を構成するトランジスタT11~T16のレイアウトを示す略平面図である。このうち、トランジスタT11~T15からなる回路ブロックはセンシティブな回路である。図31に示すように、アンプ回路310のY方向における一方の端部右側には、内部電源配線VLがX方向に延在し、アンプ回路310のY方向における他方の端部左側には、基準配線LREFがX方向に延在している。したがって、アンプ回路310のY方向における長さ2fは、内部電源配線VLと基準配線LREFとの距離に一致する。また、第1の実施形態と同様、入力配線121,122がいずれもY方向に延在しており、その長さは2fである。これにより、入力配線121に対しては、一方の端部121aからも他方の端部121bからも内部電位VINTを供給することができる。同様に、入力配線122に対しては、一方の端部122aからも他方の端部122bからも基準電位VREFを供給することができる。そして、いずれの端部から内部電位VINT及び基準電位VREFを供給しても配線負荷は変わらない。また、アンプ回路310の出力端子QZは、セルのY方向における中央に配置されている。つまり、内部電源配線VLから出力端子QZのY方向における距離はfであり、基準配線LREFから出力端子QZのY方向における距離もfである。出力端子QZは、コンタクト導体を介して第2配線層M2に引き出され、出力配線123を介してドライバ回路320に接続されている。このように、出力端子QZがY方向における中央に配置されていることから、アンプ回路310とドライバ回路320の位置が逆であっても、配線負荷は同じとなる。アンプ回路310とドライバ回路320の位置を逆にするのは、レイアウト上の問題による。つまり、ドライバ回路320を構成するトランジスタT16のソース側は低抵抗である必要があるため、電源電位VDDが供給される電源幹線の近傍に配置する必要がある。例えば、図32に示すように、電源端子41に接続されY方向に延在する電源幹線VDDYと、電源幹線VDDYから分岐しX方向に延在する電源幹線VDDXが設けられ、電源幹線VDDXの近傍にドライバ回路320が位置するよう、2個の内部電源発生回路300をレイアウトする場合、これら2個の内部電源発生回路300は対称軸Cを介して軸D上で対称配置される。この場合、図32に示すようにセルの配置は対称としつつ、アンプ回路310を構成する複数のトランジスタをシフト配置すれば、アンプ回路310内において電流の流れる方向が一致することから、電流方向に違いによる特性差は生じない。このように、本発明は、入力初段回路とは異なる回路に適用することも可能である。第8の実施形態においては、本発明を内部電源発生回路300に適用した例を示したが、他の回路にも適用可能である。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。本願の技術思想は、データ回路、アドレス回路、コマンド回路、及び内部電源生成回路以外にも様々な機能セルを有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施形態が開示する回路形式限られない。本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタとして電界効果トランジスタFieldEffectTransistorFETを用いる場合、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。"