"半導体基板上に設けられたキャパシタを有する半導体装置であって、前記キャパシタを構成する上部電極は、ドープドポリシリコンゲルマニウム膜と、ドープドポリシリコン膜と、タングステン膜と、が順次積層された積層構造を含むことを特徴とする半導体装置。前記ドープドポリシリコン膜に含まれるゲルマニウムの濃度は、前記ドープドポリシリコンゲルマニウム膜に含まれるゲルマニウムの濃度よりも低いことを特徴とする請求項1記載の半導体装置。前記ドープドポリシリコン膜の厚さが、20nm以上であることを特徴とする請求項1または2記載の半導体装置。前記ドープドポリシリコンゲルマニウム膜、及び前記ドープドポリシリコン膜には、ホウ素がドーピングされていることを特徴とする請求項1ないし3のうち、いずれか1項記載の半導体装置。前記上部電極は、金属膜を含み、前記積層構造は、前記金属膜上に配置することを特徴とする請求項1ないし4のうち、いずれか1項記載の半導体装置。前記上部電極は、金属酸化膜を含む誘電体膜に設けられていることを特徴とする請求項1ないし5のうち、いずれか1項記載の半導体装置。前記金属酸化膜は、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうちのいずれかの単層、或いは、前記ジルコニウム酸化膜、前記ハフニウム酸化膜、前記アルミニウム酸化膜のうち、少なくとも2層を積層させた積層膜であることを特徴とする請求項6記載の半導体装置。前記キャパシタは、DRAMの記憶素子であることを特徴とする請求項1ないし7のうち、いずれか1項記載の半導体装置。半導体基板上にキャパシタの上部電極を形成する工程を有する半導体装置の製造方法であって、前記上部電極を形成する工程は、低温の成膜温度で結晶化したドープドポリシリコンゲルマニウム膜を形成する工程と、前記ドープドポリシリコンゲルマニウム膜を形成する際に必要なゲルマニウムの供給を停止して、前記成膜温度で、前記ドープドポリシリコンゲルマニウム膜上に結晶化したドープドポリシリコン膜を連続的に形成する工程と、前記ドープドポリシリコン膜上に、タングステン膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。前記成膜温度は、380~450°Cの範囲内の所定の温度であることを特徴とする請求項9記載の半導体装置の製造方法。前記ドープドポリシリコンゲルマニウム膜を形成する工程では、ホウ素がドーピングされるように、前記ドープドポリシリコンゲルマニウム膜を形成し、前記ドープドポリシリコン膜を形成する工程では、ホウ素がドーピングされるように、前記ドープドポリシリコン膜を形成することを特徴とする請求項9または10記載の半導体装置の製造方法。前記ドープドポリシリコン膜を形成する工程では、厚さが20nm以上となるように、前記ドープドポリシリコン膜を形成することを特徴とする請求項9ないし11のうち、いずれか1項記載の半導体装置の製造方法。前記ドープドポリシリコンゲルマニウム膜、及び前記ドープドポリシリコン膜は、同一チャンバー内で形成することを特徴とする請求項9ないし12のうち、いずれか1項記載の半導体装置の製造方法。前記ドープドポリシリコンゲルマニウム膜、及び前記ドープドポリシリコン膜は、気相成長法により形成することを特徴とする請求項9ないし13のうち、いずれか1項記載の半導体装置の製造方法。前記上部電極を形成する工程は、前記ドープドポリシリコン膜を連続的に形成する工程の前に、金属膜を形成する工程を有し、前記ドープドポリシリコンゲルマニウム膜を形成する工程では、前記金属膜上に前記ドープドポリシリコンゲルマニウム膜を形成することを特徴とする請求項9ないし14のうち、いずれか1項記載の半導体装置の製造方法。前記上部電極を形成する工程の前に、金属酸化膜を含む誘電体膜を形成する工程を有し、前記上部電極を形成する工程では、前記誘電体膜上に、前記上部電極を形成することを特徴とする請求項9ないし15のうち、いずれか1項記載の半導体装置の製造方法。前記金属酸化膜として、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうちのいずれかの単層、或いは、前記ジルコニウム酸化膜、前記ハフニウム酸化膜、前記アルミニウム酸化膜のうち、少なくとも2層を積層させた積層膜を形成することを特徴とする請求項16記載の半導体装置の製造方法。前記キャパシタを形成する工程は、前記誘電体膜を形成する前に、下部電極を形成する工程と、前記下部電極の表面に、前記誘電体膜を形成する工程と、前記上部電極を形成する工程と、を有することを特徴とする請求項16または17記載の半導体装置の製造方法。しかしながら、特許文献1記載の上部電極の構成では、上部電極の比抵抗が高くなってしまうという問題があった。本発明の一観点によれば、半導体基板上に設けられたキャパシタを有する半導体装置であって、前記キャパシタを構成する上部電極は、ドープドポリシリコンゲルマニウム膜と、ドープドポリシリコン膜と、タングステン膜と、が順次積層された積層構造を含むことを特徴とする半導体装置が提供される。本発明の半導体装置によれば、ドープドポリシリコンゲルマニウム膜と、ドープドポリシリコン膜と、タングステン膜と、が順次積層された積層構造を含む上部電極を設けることで、ドープドポリシリコンゲルマニウム膜及びドープドポリシリコン膜が低温例えば、380~450°Cの成膜温度で形成可能な膜であるため、キャパシタのリーク電流を低減できる。また、ドープドポリシリコン膜に対して密着性の良い金属膜であるタングステン膜を、ドープドポリシリコン膜上に設けることで、ドープドポリシリコン膜からタングステン膜が剥がれることを抑制した上で、上部電極の比抵抗を小さくできる。以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施の形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。第1の実施の形態図1は、本発明の第1の実施の形態に係る半導体装置の断面図である。図1を参照するに、第1の実施の形態の半導体装置10は、半導体基板11と、キャパシタ12と、を有する。半導体基板11は、板状の基板であり、例えば、単結晶シリコン基板を用いることができる。キャパシタ12は、半導体基板11の表面11aに設けられており、下部電極13と、誘電体膜14と、上部電極15と、を有する。下部電極13は、半導体基板11の表面11aに設けられている。下部電極13は、導電膜により構成されている。下部電極13の母材となる導電膜としては、例えば、窒化チタン膜TiN膜を用いることができる。なお、下部電極13の母材となる導電膜は、窒化チタン膜TiN膜に限定されるのもではない。下部電極13の母材となる導電膜としては、下部電極13上に形成される誘電体膜14との反応性が低く、かつ耐熱性が有り、比較的酸化され難い、或いは酸化されても導電性を有する特性を持つことによりEOTの低下を引き起こさないような材料を用いるとよい。このような材料の中でも、窒化チタン膜TiN膜は、半導体プロセスとして一般的に用いられている材料であり、半導体装置の製造プロセスとして導入し易いという点においても好適な材料である。また、近年、DRAMDynamicRandomAccessMemory等の素子においては、高集積化に伴いキャパシタ形成領域が縮小される状況にある。一方、DRAMデバイスの信頼性を確保するためには、キャパシタの容量値は所定の値を維持することが課題となっている。この容量値を確保する課題を解決する手法として、上部電極及び下部電極を3次元構造にして電極面積を増加させる方法3次元キャパシタや、誘電体膜の比誘電率を増大させる方法等がある。第2の実施の形態において、後述する3次元キャパシタでは、半導体基板の表面と直交する垂直方向に下部電極を延在させて形成するため、下部電極、上部電極、及び誘電体膜の材料には、優れた段差被覆性が要求される。誘電体膜14は、金属酸化膜を含んでおり、下部電極13の上面13aを覆うように設けられている。誘電体膜14としては、比誘電率が大きい材料が求められる。上記金属酸化膜の中でも、ジルコニウム酸化膜ZrO膜は、比誘電率が20~50と大きく、かつ禁制帯幅が比較的大きい約6eV。したがって、ジルコニウム酸化膜ZrO膜は、リーク電流が比較的小さく、優れた電気特性を有する。また、ジルコニウム酸化膜ZrO膜は、ALD法やCVD法等の気相成長法を用いて、3次元キャパシタの電極上に、優れた段差被覆性を有して形成可能であり、誘電体膜14として好適な材料の一つである。なお、誘電体膜14としては、上記説明した単層のジルコニウム酸化膜ZrO膜以外に、例えば、ジルコニウム酸化膜ZrO膜と、ジルコニウム酸化膜ZrO膜以外の金属酸化膜と、を積層した積層膜を用いてもよい。具体的には、誘電体膜14として使用可能な該積層膜としては、ジルコニウム酸化膜ZrO膜と、ジルコニウム酸化膜ZrO膜以外の金属酸化膜と、ジルコニウム酸化膜ZrO膜と、を順次積層した積層膜や、最下層及び最上層がジルコニウム酸化膜ZrO膜となるように、最下層のジルコニウム酸化膜ZrO膜と最上層のジルコニウム酸化膜ZrO膜との間に、複数のジルコニウム酸化膜ZrO膜以外の金属酸化膜と、ジルコニウム酸化膜ZrO膜と、を交互に挟み込んだ積層膜等を用いることができる。上記ジルコニウム酸化膜ZrO膜以外の金属酸化膜としては、禁制帯幅の大きい膜が好ましい。このような、金属酸化膜としては、例えば、アルミニウム酸化膜AlO膜を用いることができる。さらに、誘電体膜14は、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうちのいずれかの単層、或いは、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうち、少なくとも2層を積層して構成することができる。誘電体膜14の形成方法は、ALD法に限定されるものではなく、MOCVDMetalOrganicChemicalVaporDeposition法等を用いて形成してもよい。また、図1に示すように、平坦な構造を有するキャパシタ12を形成する場合には、膜の段差被覆性を考慮する必要はない。上部電極15は、誘電体膜14の上面14aを覆う金属膜17と、ドープドポリシリコンゲルマニウム膜18と、ドープドポリシリコン膜19と、タングステン膜21プレート電極と、が順次積層された構造とされている。金属膜17としては、例えば、窒化チタン膜TiN膜を用いることができる。ドープドポリシリコンゲルマニウム膜18は、金属膜17の上面17aに積層されている。ドープドポリシリコンゲルマニウム膜18には、不純物ドーパントとしてホウ素がドーピングされている。ドープドポリシリコン膜19は、ドープドポリシリコンゲルマニウム膜18上に積層されている。ドープドポリシリコン膜19には、不純物ドーパントとしてホウ素がドーピングされている。ドープドポリシリコン膜19は、ゲルマニウムをほとんど含んでいない膜である。ドープドポリシリコン膜19に含まれるゲルマニウムの濃度は、ドープドポリシリコンゲルマニウム膜18に含まれるゲルマニウムの濃度よりも低い。ドープドポリシリコンゲルマニウム膜18及びドープドポリシリコン膜19は、金属膜17である窒化チタン膜TiN膜よりも低温例えば、380~450°Cの範囲内の所定の温度で成膜可能な導電膜である。このように、低温例えば、380~450°Cの範囲内で成膜可能なドープドポリシリコンゲルマニウム膜18及びドープドポリシリコン膜19を積層させることで、窒化チタン膜TiN膜単層で上部電極15を構成した場合と比較して、誘電体膜14の劣化を抑制することが可能となるので、リーク電流の発生を抑制できる。また、ドープドポリシリコン膜19上に、ドープドポリシリコン膜19に対して密着性の良い金属膜であるタングステン膜21を設けることで、ドープドポリシリコン膜19からタングステン膜21が剥がれることを抑制した上で、上部電極15の比抵抗を小さくすることができる。また、ドープドポリシリコン膜19の厚さは、20nm以上にするとよい。このように、ドープドポリシリコン膜19の厚さを20nm以上にすることで、ドープドポリシリコン膜19を形成後の熱処理により、ドープドポリシリコンゲルマニウム膜18に含まれるゲルマニウムがドープドポリシリコン膜19に拡散して、ドープドポリシリコン膜19の上面付近にゲルマニウムが移動することを抑制できる。これにより、ドープドポリシリコン膜19の上面に形成されたタングステン膜21が剥がれることを抑制できる。第1の実施の形態の半導体装置によれば、誘電体膜14上に、金属膜17と、ドープドポリシリコンゲルマニウム膜18と、ドープドポリシリコン膜19と、ドープドポリシリコン膜19に対する密着性の良いタングステン膜21と、が順次積層された上部電極15を設けることにより、ドープドポリシリコンゲルマニウム膜18及びドープドポリシリコン膜19が低温例えば、380~450°Cの範囲内で成膜可能な膜であるため、窒化チタン膜TiN膜単層で上部電極15を構成した場合と比較して、誘電体膜14の劣化を抑制可能となる。これにより、キャパシタ12のリーク電流の発生を抑制できる。また、ドープドポリシリコン膜19上に、ドープドポリシリコン膜19に対して密着性の良い金属膜であるタングステン膜21を設けることで、ドープドポリシリコン膜19からタングステン膜21が剥がれることを抑制した上で、上部電極15の比抵抗を小さくすることができる。図2~図5は、本発明の第1の実施の形態に係る半導体装置の製造方法を示す断面図である。図2~図5において、図1に示す第1の実施の形態の半導体装置10と同一構成部分には、同一符号を付す。次に、図2~図5を参照して、第1の実施の形態の半導体装置10の製造方法具体的には、図1に示すキャパシタ12の形成方法について説明する。始めに、図2に示す工程では、半導体基板11上半導体基板11の表面11aに、下部電極13の母材となる導電膜23として、窒化チタン膜TiN膜を成膜することで、下部電極13を形成する。具体的には、ALDAtomicLayerDeposition法やCVDChemicalVaporDeposition法等の気相成長法を用いて、上記窒化チタン膜TiN膜を成膜することで、下部電極13を形成する。なお、下部電極13を構成する導電膜23は、窒化チタン膜TiN膜に限定されるのもではない。導電膜23としては、下部電極13上に形成される誘電体膜14との反応性が低く、耐熱性が有り、比較的酸化され難い、または酸化されても導電性を有する特性を持つことによりEOTの低下を引き起こさないような材料を用いるとよい。次いで、下部電極13の上面13aを覆うように、金属酸化物を含む誘電体膜14を形成する。具体的には、ALD法やCVD法等の気相成長法を用いて、誘電体膜14として、金属酸化物であるジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうちのいずれかの単層、或いは、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうち、少なくとも2層を積層させた積層膜を形成する。次いで、図3に示す工程では、段差被覆性に優れた気相成長法であるCVD法またはALD法により、誘電体膜14の上面14aを覆う金属膜17上部電極15の構成要素のうちの1つを形成する。次いで、図4に示す工程では、気相成長法により、低温の成膜温度例えば、380~450°Cの範囲内の所定の温度で結晶化したドープドポリシリコンゲルマニウム膜18を形成し、次いで、ドープドポリシリコンゲルマニウム膜18を形成する際に使用したチャンバー図示せずと同じチャンバー内言い換えれば、同一チャンバー内で、ドープドポリシリコンゲルマニウム膜18上に、結晶化したドープドポリシリコン膜19を連続的に形成する。具体的には、例えば、LP-CVD装置を用いて、以下の条件及び方法で、ドープドポリシリコンゲルマニウム膜18と、ドープドポリシリコン膜19と、を連続的に形成する。始めに、図3に示す構造体をLP-CVD装置のチャンバー内に配置し、その後、該チャンバー内の圧力を40Pa、チャンバー内の温度を450°Cに保持する。次いで、該チャンバー内に、プロセスガスとして、SiH4流量が787.5ccm、BCL3流量が3.15ccm、及びGeH4流量が735ccmを導入し、反応させることで、金属膜17の上面17aに、ホウ素がドーピングされ、かつ結晶化したドープドポリシリコンゲルマニウム膜18を形成する。次いで、上記プロセスガスのうち、GeH4の供給を停止但し、SiH4流量が787.5ccm及びBCL3流量が3.15ccmの供給は継続することで、結晶化したドープドポリシリコンゲルマニウム膜18上に、ホウ素がドーピングされ、かつ結晶化したドープドポリシリコン膜19を形成する。ところで、ドープドポリシリコン膜19は、本来450°C付近の温度では多結晶化しないでアモルファス成長する。しかしながら、結晶化したドープドポリシリコンゲルマニウム膜18上に、絶縁膜上では結晶化しない低温この場合、450°Cでドープドポリシリコン膜19を成膜すると、ドープドポリシリコンゲルマニウム膜18の結晶を引き継いで成長するため、結晶化したドープドポリシリコン膜19を形成することができる。上記ドープドポリシリコンゲルマニウム膜18及びドープドポリシリコン膜19を形成する際、ドーパントとしてホウ素を用いることで、ドープドポリシリコンゲルマニウム膜18及びドープドポリシリコン膜19を低温380~450°Cで成膜することが可能となる。これにより、ドープドポリシリコンゲルマニウム膜18及びドープドポリシリコン膜19の成膜温度の影響を受けて、下層に形成された誘電体膜14の劣化を抑制することが可能となるので、キャパシタ12のリーク電流を低減できる。また、同一チャンバーを用いて、ドープドポリシリコンゲルマニウム膜18及びドープドポリシリコン膜19を連続して成膜することにより、別々のチャンバーでドープドポリシリコンゲルマニウム膜18及びドープドポリシリコン膜19を形成した場合と比較して、ドープドポリシリコンゲルマニウム膜18及びドープドポリシリコン膜19の形成に要する時間を短くすることが可能となるので、半導体装置10の生産性を向上できる。また、ドープドポリシリコン膜19を形成する工程では、厚さが20nm以上となるように、ドープドポリシリコン膜19を形成する。このように、厚さが20nm以上となるように、ドープドポリシリコン膜19を形成することで、ドープドポリシリコン膜19を形成以降に行う熱処理により、ドープドポリシリコンゲルマニウム膜18に含まれるゲルマニウムがドープドポリシリコン膜19に拡散して、ドープドポリシリコン膜19の上面付近にゲルマニウムが移動することを抑制できる。これにより、ドープドポリシリコン膜19から後述する図5に示す工程で形成されるタングステン膜21が剥がれることを抑制できる。次いで、図5に示す工程では、気相成長法例えば、CVD法により、ドープドポリシリコン膜19の上面19aに、上部電極15のプレート電極となるタングステン膜21を形成する。これにより、金属膜17、ドープドポリシリコンゲルマニウム膜18、ドープドポリシリコン膜19、及びタングステン膜21が順次積層された上部電極15が形成されると共に、下部電極13、誘電体膜14、及び上部電極15よりなるキャパシタ12が形成される。第1の実施の形態の半導体装置の製造方法によれば、誘電体膜14の上面14aに、金属膜17を形成し、次いで、金属膜17上に低温の成膜温度380~450°Cの範囲内の所定の温度で結晶化したドープドポリシリコンゲルマニウム膜18を形成し、次いで、ドープドポリシリコンゲルマニウム膜18を形成する際に必要なゲルマニウムの供給言い換えれば、BCL3の供給を停止して、該成膜温度で、ドープドポリシリコンゲルマニウム膜18上に結晶化したドープドポリシリコン膜19を連続的に形成し、その後、ドープドポリシリコン膜19上にタングステン膜21を形成することにより、キャパシタ12のリーク電流を低減できると共に、ドープドポリシリコン膜19からタングステン膜21が剥がれることを抑制した上で、上部電極15の比抵抗を小さくすることができる。第2の実施の形態図6は、本発明の第2の実施の形態に係る半導体装置の断面図である。図6では、第2の実施の形態の半導体装置30の一例として、DRAMを図示する。図6を参照するに、第2の実施の形態の半導体装置30は、メモリセル領域Aと、メモリセル領域Aを囲む周辺回路領域Bと、を有する。また、第2の実施の形態の半導体装置30は、半導体基板31と、素子分離領域33と、ゲート電極用溝37と、ゲート絶縁膜38,58と、埋め込みゲート電極41と、キャップ絶縁膜42と、第1及び第2の不純物拡散領域44,45と、セルトランジスタ46選択トランジスタと、第3及び第4の不純物拡散領域48,49と、ビットコンタクト用層間絶縁膜52と、ビットコンタクト53と、ビット線55と、第1の層間絶縁膜57と、ゲート電極61と、周辺回路用トランジスタ62と、第1の絶縁膜64と、第2の絶縁膜65と、第1のコンタクトプラグ67と、パッド68と、エッチングストッパ膜71と、ストレージノードコンタクト73と、DRAMの記憶素子である3次元キャパシタ75と、サポート膜77と、第2の層間絶縁膜78と、第2のコンタクトプラグ79と、第3のコンタクトプラグ81と、第1の配線82,84と、第3の層間絶縁膜85と、第4のコンタクトプラグ87と、第2の配線88と、第4の層間絶縁膜91と、第5のコンタクトプラグ92と、第3の配線93と、保護膜95と、を有する。半導体基板31は、板状とされており、例えば、p型単結晶シリコン基板を用いることができる。以下、一例として、半導体基板31としてp型単結晶シリコン基板を用いた場合を例に挙げて説明する。素子分離領域33は、半導体基板31に内設されている。素子分離領域33は、半導体基板に形成された素子分離用溝を絶縁膜例えば、酸化シリコン膜SiO2の単層、或いは、HDPHighDensityPlasma酸化膜と窒化シリコン膜SiN膜との積層膜で埋め込むことで構成されている。素子分離領域33の上面33aは、半導体基板31の表面31aに対して面一とされている。素子分離領域33は、メモリセル領域A及び周辺回路領域Bに設けられており、メモリセル領域Aにおいて活性領域34を区画し、周辺回路領域Bにおいて活性領域35を区画している。ゲート電極用溝37は、1つの活性領域34に対して2つ設けられている。埋め込みゲート電極41は、ゲート絶縁膜38を介して、ゲート電極用溝37に設けられている。ゲート絶縁膜38としては、例えば、単層の酸化シリコン膜SiO2膜、酸化シリコン膜を窒化した膜SiON膜、酸化シリコン膜SiO2膜上に窒化シリコン膜SiN膜を積層させた積層膜等を用いることができる。また、埋め込みゲート電極41を構成する導電膜としては、例えば、窒化チタン膜TiN膜と、タングステン膜W膜と、を順次積層させた積層膜を用いることができる。キャップ絶縁膜42は、埋め込みゲート電極41の上面を覆うように、ゲート電極用溝37の上部に設けられている。キャップ絶縁膜42の上面は、半導体基板31の表面31aに対して面一とされている。キャップ絶縁膜42としては、例えば、窒化シリコン膜SiN膜を用いることができる。第1の不純物拡散領域44は、2つの埋め込みゲート電極41間に位置する活性領域34に1つ設けられている。第1の不純物拡散領域44は、1つの活性領域34に設けられた2つのセルトランジスタ46の共通の不純物拡散領域である。第1の不純物拡散領域44の上面は、半導体基板31の表面31aと一致している。第2の不純物拡散領域45は、埋め込みゲート電極41と素子分離領域33との間に位置する活性領域34に設けられている。第2の不純物拡散領域45の上面は、半導体基板31の表面31aと一致している。第1及び第2の不純物拡散領域45,46は、ソース/ドレイン領域として機能する。第1及び第2の不純物拡散領域45,46としては、例えば、n型不純物拡散領域を用いることができる。セルトランジスタ46は、1つの活性領域34に2つ設けられている。セルトランジスタ46は、MOSMetalOxideSemiconductorトランジスタであり、ゲート絶縁膜38、埋め込みゲート電極41、キャップ絶縁膜42と、第1の不純物拡散領域44、及び第2の不純物拡散領域45を有した構成とされている。第3及び第4の不純物活性領域48,49は、活性領域35に設けられている。第3及び第4の不純物拡散領域48,49としては、例えば、n型不純物拡散領域を用いることができる。ビットコンタクト用層間絶縁膜52は、メモリセル領域Aに配置された素子分離領域33の上面、第2の不純物拡散領域45の上面、及びキャップ絶縁膜42の上面を覆うように設けられている。ビットコンタクト用層間絶縁膜52は、第1の不純物拡散領域44の上面を露出するビットコン開口部52Aを有する。ビットコンタクト用層間絶縁膜52としては、例えば、酸化シリコン膜SiO2膜を用いることができる。ビットコンタクト53は、ビットコン開口部52Aを埋め込むように配置されている。ビットコンタクト53の下端は、第1の不純物拡散領域44の上面と接触している。ビット線55は、ビットコンタクト用層間絶縁膜52上に設けられている。ビット線55は、埋め込みゲート電極41の延在方向に対して交差する方向に延在している。ビット線55は、ビットコンタクト53の上端と一体とされている。これにより、ビット線55は、ビットコンタクト53を介して、第1の不純物拡散領域44と電気的に接続されている。第1の層間絶縁膜57は、ビット線55を覆うように、メモリセル領域Aに設けられている。第1の層間絶縁膜57の上面は、平坦な面とされている。第1の層間絶縁膜57としては、例えば、酸化シリコン膜SiO2膜を用いることができる。ゲート絶縁膜58は、第3及び第4の不純物拡散領域48,49との間に位置する活性領域35上に設けられている。ゲート電極61は、ゲート絶縁膜58上に設けられている。周辺回路用トランジスタ62は、周辺回路領域Bに設けられたプレーナ型のMOSトランジスタであり、第3の不純物拡散領域48、第4の不純物拡散領域49、ゲート絶縁膜58、及びゲート電極61により構成されている。第1の絶縁膜64は、ゲート電極61を覆うように、周辺回路領域Bに設けられている。第1の絶縁膜64の上面は、平坦な面とされている。第1の絶縁膜64の上面は、第1の層間絶縁膜57の上面に対して面一とされている。第2の絶縁膜65は、第1の絶縁膜61と接触するように、第1の絶縁膜61の周囲に設けられている。第2の絶縁膜65の上面は、平坦な面とされている。第2の絶縁膜65の上面は、第1の層間絶縁膜57の上面に対して面一とされている。第1のコンタクトプラグ67は、第4の不純物拡散領域49上に位置する第2の絶縁膜65を貫通するように設けられている。第1のコンタクトプラグ67の下端は、第4の不純物拡散領域49の上面と接触している。パッド68は、第1のコンタクトプラグ67の上端に設けられている。これにより、パッド68は、第1のコンタクトプラグ67を介して、第2の不純物拡散領域49と電気的に接続されている。エッチングストッパ膜71は、パッド68を覆うように、第1の層間絶縁膜57の上面、第1の絶縁膜64の上面、及び第2の絶縁膜65の上面に設けられている。エッチングストッパ膜71としては、窒化シリコン膜SiN膜を用いることができる。ストレージノードコンタクト73は、第2の不純物拡散領域45上に位置する第1の層間絶縁膜57及びエッチングストッパ膜71に内設されている。ストレージノードコンタクト73は、第2の不純物拡散領域45と電気的に接続されている。ストレージノードコンタクト73の上面は、第1の層間絶縁膜57から露出されると共に、第1の層間絶縁膜57の上面に対して面一とされている。3次元キャパシタ75は、下部電極101と、誘電体膜102と、上部電極103と、を有する。下部電極101は、王冠形状とされており、少なくとも下端がストレージノードコンタクト73の上面の一部と接触するように配置されている。これにより、下部電極101は、ストレージノードコンタクト73を介して、第2の不純物拡散領域45と電気的に接続されている。複数の下部電極101の上端の外側面には、サポート膜77が設けられている。これにより、複数の下部電極101は、サポート膜77により連結されている。サポート膜77としては、窒化シリコン膜SiN膜を用いることができる。下部電極101を構成する導電膜としては、先に説明した図1に示す下部電極13と同じ膜例えば、窒化チタン膜TiN膜を用いることができるが、これに限定されない。また、図示してはいないが、平面視した状態で複数の下部電極101は、互い違いとなるように配置されている。誘電体膜102は、複数の下部電極101の内面101a及び外壁面101b、複数の下部電極101間に位置するエッチングストッパ膜71の上面、及びサポート膜77の上面77a及び下面77bを覆うように設けられている。誘電体膜102は、金属酸化物を含んでおり、先に説明した図1に示す誘電体膜14と同じ膜を用いることができる。つまり、誘電体膜102は、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうちのいずれかの単層、或いは、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうち、少なくとも2層を積層して構成することができる。上部電極103は、第1の実施の形態で説明した図1に示す上部電極15と同様な構成とされている。つまり、上部電極103は、誘電体膜102の表面に、金属膜17と、結晶化したドープドポリシリコンゲルマニウム膜18と、結晶化したドープドポリシリコン膜19と、タングステン膜21と、が順次積層された構成とされている。ドープドポリシリコンゲルマニウム膜18は、誘電体膜102及び金属膜17を介して、下部電極101内に形成された空間、及び複数の下部電極101間に形成された空間114を充填している。ドープドポリシリコンゲルマニウム膜18は、サポート膜77上に位置する金属膜17よりも上方に配置され、複数の下部電極101の上端と対向する平坦な上面18bを有する。ドープドポリシリコン膜19は、ドープドポリシリコンゲルマニウム膜18の上面18aを覆うように配置されている。これにより、ドープドポリシリコン膜19は、半導体基板31の表面31aに対して平行な面方向に延在する層状とされている。ドープドポリシリコン膜19は、平坦な上面19aを有する。タングステン膜21は、ドープドポリシリコン膜19の平坦な上面19aに設けられている。このような構成とされた3次元キャパシタ75に、第1の実施の形態で説明した上部電極15の積層構造を適用することで、ドープドポリシリコンゲルマニウム膜18及びドープドポリシリコン膜19を形成する際の成膜温度に起因する誘電体膜102の劣化を抑制することが可能となるので、3次元キャパシタ75のリーク電流を低減できる。つまり、DRAMの3次元キャパシタ75に上部電極15の積層構造を適用することで、3次元キャパシタ75のデータ保持特性を向上させることができる。また、ドープドポリシリコン膜19上に、ドープドポリシリコン膜19に対しての密着性に優れたタングステン膜21を配置することで、ドープドポリシリコン膜19からタングステン膜21が剥がれることを抑制した上で、上部電極15の比抵抗を小さくすることができる。第2の層間絶縁膜78は、メモリセル領域Aに設けられた複数の3次元キャパシタ75を覆うように、メモリセル領域Aに設けられたタングステン膜21の上面21a、及びエッチングストッパ膜71の上面71aに設けられている。第2の層間絶縁膜78の上面78aは、平坦な面とされており、タングステン膜21の形成位置よりも上方に配置されている。第2の層間絶縁膜78としては、例えば、酸化シリコン膜SiO2膜を用いることができる。第2のコンタクトプラグ79は、パッド68上に位置するエッチングストッパ膜71及び第2の層間絶縁膜78を貫通するように設けられている。第2のコンタクトプラグ79の下端は、パッド68と接続されている。これにより、第2のコンタクトプラグ79は、パッド68を介して、第4の不純物拡散領域49と電気的に接続されている。第2のコンタクトプラグ79の上端面は、第2の層間絶縁膜78から露出されると共に、第2の層間絶縁膜78の上面に対して面一とされている。第3のコンタクトプラグ81は、タングステン膜21上に位置する第2の層間絶縁膜78を貫通するように設けられている。第3のコンタクトプラグ81の下端は、タングステン膜21と接続されている。これにより、第3のコンタクトプラグ81は、上部電極15と電気的に接続されている。第3のコンタクトプラグ81の上端面は、第2の層間絶縁膜78から露出されると共に、第2の層間絶縁膜78の上面78aに対して面一とされている。第1の配線82は、メモリセル領域Aに位置する第2の層間絶縁膜78の上面78aに設けられている。第1の配線82は、第3のコンタクトプラグ81の上端と接続されている。これにより、第1の配線82は、第3のコンタクトプラグ81を介して、上部電極15と電気的に接続されている。第1の配線84は、周辺回路領域Bに位置する第2の層間絶縁膜78の上面78aに設けられている。第1の配線84は、第2のコンタクトプラグ79の上端と接続されている。これにより、第1の配線84は、第2のコンタクトプラグ79を介して、第4の不純物拡散領域49と電気的に接続されている。第3の層間絶縁膜85は、第1の配線82,84を覆うように、第2の層間絶縁膜78上に設けられている。第3の層間絶縁膜85の上面85aは、平坦な面とされている。第3の層間絶縁膜85としては、例えば、酸化シリコン膜SiO2膜を用いることができる。第4のコンタクトプラグ87は、第1の配線84上に位置する第3の層間絶縁膜85を貫通するように設けられている。第4のコンタクトプラグ87は、第1の配線84に到達している。第4のコンタクトプラグ87の上端面は、第3の層間絶縁膜85から露出されると共に、第3の層間絶縁膜85の上面85aに対して面一とされている。第2の配線88は、周辺回路領域Bに位置する第3の層間絶縁膜85の上面85aに設けられている。第2の配線88は、第4のコンタクトプラグ87の上端と接続されている。これにより、第2の配線88は、第4のコンタクトプラグ87を介して、第4の不純物拡散領域49と電気的に接続されている。第4の層間絶縁膜91は、第2の配線88を覆うように、第3の層間絶縁膜85の上面85aに設けられている。第4の層間絶縁膜91の上面91aは、平坦な面とされている。第4の層間絶縁膜91としては、例えば、酸化シリコン膜SiO2膜を用いることができる。第5のコンタクトプラグ92は、第2の配線88上に位置する第4の層間絶縁膜91を貫通するように設けられている。第5のコンタクトプラグ92の下端は、第2の配線88と接続されている。第5のコンタクトプラグ92の上端面は、第4の層間絶縁膜91から露出されると共に、第4の層間絶縁膜91の上面91aに対して面一とされている。第3の配線93は、周辺回路領域Bに位置する第4の層間絶縁膜91の上面91aに設けられている。第3の配線93は、第5のコンタクトプラグ92の上端と接続されている。これにより、第3の配線93は、第5のコンタクトプラグ92を介して、第4の不純物拡散領域49と電気的に接続されている。保護膜95は、第3の配線93を覆うように、第4の層間絶縁膜91の上面91aに設けられている。保護膜は、最上層に配置された第3の配線93を保護する機能を有する。保護膜95としては、例えば、ポリイミド樹脂層を用いることができる。上記構成とされた第2の実施の形態の半導体装置によれば、第1の実施の形態の半導体装置10と同様な効果を得ることができる。具体的には、誘電体膜102の表面に、金属膜17と、ドープドポリシリコンゲルマニウム膜18と、ドープドポリシリコン膜19と、ドープドポリシリコン膜19に対する密着性の良いタングステン膜21と、が順次積層された上部電極15を設けることにより、ドープドポリシリコンゲルマニウム膜18及びドープドポリシリコン膜19が低温例えば、380~450°Cの範囲内で成膜可能な膜であるため、窒化チタン膜TiN膜単層で上部電極15を構成した場合と比較して、誘電体膜102の劣化を抑制可能となる。このような上部電極15をDRAMの3次元キャパシタ75に適用することで、リーク電流の発生が抑制可能となるので、3次元キャパシタ75のテータ保持特性を向上できる。また、ドープドポリシリコン膜19上に、ドープドポリシリコン膜19に対して密着性の良い金属膜であるタングステン膜21を設けることで、ドープドポリシリコン膜19からタングステン膜21が剥がれることを抑制した上で、上部電極15の比抵抗を小さくすることができる。図7~図11は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図である。図7~図11において、図6に示す第2の実施の形態の半導体装置30と同一構成部分には、同一符号を付す。次に、図7~図11を参照して、第2の実施の形態の半導体装置30の製造方法について説明する。始めに、図7に示す工程では、半導体基板31例えば、p型単結晶シリコン基板に、周知の手法により、素子分離領域33と、ゲート電極用溝37と、ゲート絶縁膜38,58と、埋め込みゲート電極41と、キャップ絶縁膜42と、第1及び第2の不純物拡散領域44,45例えば、n型不純物拡散領域と、第3及び第4の不純物拡散領域48,49例えば、n型不純物拡散領域と、ビットコンタクト用層間絶縁膜52と、ビットコンタクト53と、ビット線55と、第1の層間絶縁膜57と、ゲート電極61と、第1の絶縁膜64と、第2の絶縁膜65と、第1のコンタクトプラグ67と、パッド68と、を形成する。これにより、メモリセル領域Aに、ゲート絶縁膜38、埋め込みゲート電極41、キャップ絶縁膜42、第1の不純物拡散領域44、及び第2の不純物拡散領域45を有するセルトランジスタ46選択トランジスタが形成されると共に、周辺回路領域Bに、第3の不純物拡散領域48、第4の不純物拡散領域49、ゲート絶縁膜58、及びゲート電極61を有する周辺回路用トランジスタ62が形成される。次いで、周知の手法により、第1の層間絶縁膜57の上面、第1の絶縁膜64の上面、及び第2の絶縁膜65の上面に、パッド68を覆う窒化シリコン膜SiN膜を成膜して、該窒化シリコン膜SiN膜よりなるエッチングストッパ膜71を形成する。つまり、エッチングストッパ膜71は、メモリセル領域A及び周辺回路領域Bに形成する。エッチングストッパ膜71は、下部電極101を形成後、ウエットエッチングにより後述する犠牲絶縁膜111を除去する際、エッチングストッパ膜71よりも下層に形成された構造体セルトランジスタ46及び周辺回路トランジスタ62等を含むがエッチングされてダメージを受けることを防止するための絶縁膜である。次いで、エッチングストッパ膜71の上面71aを覆う犠牲絶縁膜111を形成する。具体的には、例えば、CVD法により、エッチングストッパ膜71の上面71aを覆う酸化シリコン膜SiO2膜を成膜することで、該酸化シリコン膜SiO2膜よりなる犠牲絶縁膜111を形成する。次いで、周知の手法により、犠牲絶縁膜111の上面111aを覆う窒化シリコン膜112を成膜する。窒化シリコン膜112は、後述する図7に示すサポート膜77の母材となる膜である。次いで、フォトリソ技術及びドライエッチング技術により、メモリセル領域Aに形成された犠牲絶縁膜111及び窒化シリコン膜112のうち、下部電極101の形成領域に対応する部分にシリンダ孔111Aを形成する。このときシリンダ孔111Aは、ストレージノードコンタクト73の上端面の一部を露出するように形成する。次いで、シリンダ孔111Aの内面を覆うように、下部電極101の母材となる導電膜113を成膜する。具体的には、ALD法やCVD法等の気相成長法を用いて、導電膜113として窒化チタン膜TiN膜を形成する。このように、ALD法やCVD法等の気相成長法を用いて、窒化チタン膜TiN膜を成膜することで、アスペクト比の高いシリンダ孔111Aの内面に優れた段差被覆性を有した窒化チタン膜TiN膜を形成することができる。なお、下部電極101の母材となる導電膜113は、窒化チタン膜TiN膜に限定されるのもではない。導電膜113としては、下部電極101上に形成される誘電体膜102との反応性が低く、耐熱性が有り、比較的酸化され難い、または酸化されても導電性を有する特性を持つことによりEOTの低下を引き起こさないような材料を用いるとよい。次いで、フォトリソ技術及びドライエッチング技術により、窒化チタン膜113をパターニングして、シリンダ孔111Aの内面に導電膜113を残存させることで、ストレージノードコンタクト73と接続された下部電極101を形成する。その後、フォトリソ技術及びドライエッチング技術により、窒化シリコン膜112をパターニングすることで、複数の下部電極101の上端を連結するサポート膜77を形成する。次いで、図8に示す工程では、サポート膜77及びエッチングストッパ膜71が犠牲酸化膜111よりもエッチングされにくい条件を用いたウエットエッチングにより、図7に示すメモリセル領域A及び周辺回路領域Bに残存する犠牲絶縁膜111を除去する。これにより、エッチングストッパ膜71の下面71b、及び複数の下部電極101の外壁面101bが露出されると共に、メモリセル領域Aに複数の下部電極101の外壁面101bを露出する空間114が形成される。なお、複数の下部電極101は、サポート膜77により連結されているため、犠牲絶縁膜111が除去されても倒壊することはない。また、上記ウエットエッチングを行う際、エッチングストッパ膜71がエッチングストッパとして機能するため、エッチングストッパ膜71の下方に形成された構造体セルトランジスタ46及び周辺回路トランジスタ62を含むがエッチングされて損傷することを抑制できる。上記ウエットエッチングに使用するエッチング液としては、例えば、フッ化水素水HF液を用いることができる。次いで、図9に示す工程では、空間114に露出されたエッチングストッパ膜71の上面71aと、サポート膜77の上面77a及び下面77bと、下部電極101の内面101a及び外壁面101bと、を覆うように、金属酸化物を含む誘電体膜102を形成する。具体的には、ALD法やCVD法等の気相成長法を用いて、誘電体膜102として、金属酸化物であるジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうちのいずれかの単層、或いは、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうち、少なくとも2層を積層させた積層膜を形成する。このとき、周辺回路領域Bに位置するエッチングストッパ膜71の上面71aにも誘電体膜102が形成される。次いで、第1の実施の形態で説明した図3に示す工程と同様な手法具体的には、気相成長法であるCVD法またはALD法により、誘電体膜102の表面を覆う金属膜17上部電極15の構成要素のうちの1つを形成する。このように、段差被覆性に優れたCVD法またはALD法を用いて、上部電極15となる金属膜17を形成することにより、高アスペクト比とされたシリンダ孔111Aに形成された誘電体膜102の表面に、高密度で、かつ均一な厚さとされた金属膜17を精度良く形成することが可能となる。このとき、周辺回路領域Bに形成された誘電体膜102上にも金属膜17が形成される。次いで、第1の実施の形態で説明した図4に示す工程と同様な手法具体的には、気相成長法のうちの1つであるLP-CVD法により、低温の成膜温度例えば、380~450°Cの範囲内の所定の温度で、金属膜17の表面を覆う結晶化したドープドポリシリコンゲルマニウム膜18を形成する。具体的には、成膜温度の低いホウ素がドーパントされたドープドポリシリコンゲルマニウム膜18を形成する。このとき、ドープドポリシリコンゲルマニウム膜18の成膜条件は、第1の実施の形態の図4で説明した条件と同じ条件を用いることができる。また、ドープドポリシリコンゲルマニウム膜18は、金属膜17及び誘電体膜102を介して、下部電極101の内部及び空間114を埋め込む厚さで形成する。これにより、複数の下部電極101上に位置するドープドポリシリコンゲルマニウム膜18の上面18aは、平坦な面となる。また、ドープドポリシリコンゲルマニウム膜18は、周辺回路領域Bに形成された金属膜17上にも形成される。次いで、第1の実施の形態で説明した図4に示す工程と同様な手法具体的には、気相成長法のうちの1つであるLP-CVD法により、ドープドポリシリコンゲルマニウム膜18を形成する際に使用したチャンバー図示せずと同じチャンバー内で、ドープドポリシリコンゲルマニウム膜18の上面18aを覆う結晶化したドープドポリシリコン膜19を連続的に形成する。このとき、ドープドポリシリコン膜19は、周辺回路領域Bに形成されたドープドポリシリコンゲルマニウム膜18上にも形成される。具体的には、第1の実施の形態の図4に示す工程で説明したドープドポリシリコン膜19の成膜条件を用いて、ポリシリコンゲルマニウム膜18の上面18aを覆うように、成膜温度の低いホウ素がドーパントされ、かつ厚さが20nm以上とされたドープドポリシリコン膜19を形成する。このように、誘電体膜102上に、低温380~450°Cで成膜可能なホウ素がドーピングされたドープドポリシリコンゲルマニウム膜18及びドープドポリシリコン膜19を形成することで、ドープドポリシリコンゲルマニウム膜18及びドープドポリシリコン膜19の成膜温度により、3次元キャパシタ75を構成する誘電体膜102が劣化することを抑制可能となる。これにより、3次元キャパシタ75のリーク電流を低減することが可能となるので、DRAMのデータ保持特性を向上させることができる。また、同一チャンバーを用いて、ドープドポリシリコンゲルマニウム膜18及びドープドポリシリコン膜19を形成することで、別々のチャンバーを使用してドープドポリシリコンゲルマニウム膜18及びドープドポリシリコン膜19を形成した場合と比較して半導体装置30の生産性を向上できる。また、厚さが20nm以上となるようにドープドポリシリコン膜19を形成することで、ドープドポリシリコン膜19を形成以降に行う熱処理により、ドープドポリシリコンゲルマニウム膜18に含まれるゲルマニウムがドープドポリシリコン膜19に拡散して、ドープドポリシリコン膜19の上面付近にゲルマニウムが移動することを抑制できる。これにより、ドープドポリシリコン膜19からタングステン膜21が剥がれることを抑制できる。次いで、気相成長法例えば、CVD法により、ドープドポリシリコン膜19の上面19aを覆うように、上部電極15のプレート電極となるタングステン膜21を形成する。このとき、タングステン膜21は、周辺回路領域Bに形成されたドープドポリシリコン膜19上にも形成される。次いで、フォトリソグラフィ技術及びドライエッチング技術を用いて、周辺回路領域Bに形成された誘電体膜102、金属膜17、ドープドポリシリコンゲルマニウム膜18、ドープドポリシリコン膜19、及びタングステン膜21を除去することで、メモリセル領域Aに、王冠形状とされた下部電極101、誘電体膜102、及び上部電極15よりなる3次元キャパシタ75が形成される。次いで、図10に示す工程では、メモリセル領域Aに形成された複数の3次元キャパシタ75、及び周辺回路領域Bに形成されたエッチングストッパ膜71の上面71aを覆うと共に、上面78aが平坦な面とされた第2の層間絶縁膜78を形成する。具体的には、CVD法により、酸化シリコン膜SiO2膜を成膜し、その後、CMP法により酸化シリコン膜SiO2膜の上部を研磨することで、平坦な上面78aを有した第2の層間絶縁膜78を形成する。次いで、フォトリソ技術及びドライエッチング技術により、パッド68上に位置するエッチングストッパ膜71及び第2の層間絶縁膜78を貫通し、かつパッド68を露出するコンタクト孔116を形成する。次いで、フォトリソ技術及びドライエッチング技術により、タングステン膜21上に位置する第2の層間絶縁膜78を貫通し、かつタングステン膜21の上面21aを露出するコンタクト孔117を形成する。次いで、周知の手法により、コンタクト孔116,117を第2及び第3のコンタクトプラグ78,81の母材となる導電膜例えば、窒化チタン膜TiN膜と、タングステン膜W膜とが順次積層された積層膜で埋め込む。その後、エッチバックにより、第2の層間絶縁膜78の上面78aに形成された不要な該導電膜を除去して、コンタクト孔116,117に該導電膜を残存させる。これにより、コンタクト孔116を埋め込むと共に、パッド68と接続された第2のコンタクトプラグ79と、コンタクト孔117を埋め込むと共に、タングステン膜21上部電極15と接続された第3のコンタクトプラグ81と、が一括形成される。次いで、周知の手法により、第2の層間絶縁膜78の上面78aに、第3のコンタクトプラグ81の上端と接続された第1の配線82と、第2のコンタクトプラグ79の上端と接続された第1の配線84と、を一括形成する。次いで、図11に示す工程では、図10に示す工程で説明した第2の層間絶縁膜78の形成方法と同様な手法により、第2の層間絶縁膜78の上面78aに、第1の配線81,82を覆う共に、平坦な上面85aを有した第3の層間絶縁膜85を形成する。次いで、図10に示す工程で説明した第3のコンタクトプラグ81の形成方法と同様な手法により、第3の層間絶縁膜85に内設され、かつ下端が第1の配線84と接続された第4のコンタクトプラグ87を形成する。次いで、第1の配線82,84の形成方法と同様な手法により、第3の層間絶縁膜85の上面85aに、第4のコンタクトプラグ87の上端と接続された第2の配線88を形成する。次いで、第2の層間絶縁膜78の形成方法と同様な手法により、第3の層間絶縁膜85の上面85aに、第2の配線88を覆う共に、平坦な上面91aを有した第4の層間絶縁膜91を形成する。次いで、第3のコンタクトプラグ81の形成方法と同様な手法により、第4の層間絶縁膜91に内設され、かつ下端が第2の配線88と接続された第5のコンタクトプラグ92を形成する。次いで、第1の配線82,84の形成方法と同様な手法により、第4の層間絶縁膜91の上面91aに、第5のコンタクトプラグ92の上端と接続された第2の配線93を形成する。次いで、周知の手法により、第4の層間絶縁膜91の上面91aに、第2の配線93を覆う保護膜95例えば、ポリイミド樹脂層を形成する。これにより、第2の実施の形態の半導体装置30が製造される。第2の実施の形態の半導体装置の製造方法によれば、王冠形状とされた下部電極101に形成された誘電体膜102の表面に、金属膜17を形成し、次いで、金属膜17の表面に低温の成膜温度380~450°Cの範囲内の所定の温度で結晶化したドープドポリシリコンゲルマニウム膜18を形成し、次いで、ドープドポリシリコンゲルマニウム膜18を形成する際に必要なゲルマニウムの供給言い換えれば、BCL3の供給を停止して、該成膜温度で、ドープドポリシリコンゲルマニウム膜18の表面に結晶化したドープドポリシリコン膜19を連続的に形成し、その後、ドープドポリシリコン膜19の上面19aにタングステン膜21を形成することにより、3次元キャパシタ75のリーク電流を低減できると共に、ドープドポリシリコン膜19からタングステン膜21が剥がれることを抑制した上で、上部電極15の比抵抗を小さくすることができる。また、3次元キャパシタ75のリーク電流を低減可能となることで、3次元キャパシタ75のデータ保持特性を向上させることができる。なお、第2の実施の形態では、半導体装置30の一例として、DRAMを例に挙げて説明したが、本発明は、金属酸化物を含む誘電体膜102の表面に、ドープドリシリコンゲルマニウム膜18、ドープドポリシリコン膜19、及びタングステン膜21が積層された積層構造を有するDRAM以外の半導体装置にも適用可能であり、DRAMに限定されない。具体的には、本発明は、例えば、強誘電体メモリ装置FeRAMにも適用可能である。以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。"