p型の半導体層と、前記半導体層の表面に沿う方向に互いに間隔を空けて配列されたn型特性を示す複数の柱状のサーマルドナーからなり、互いに隣り合う前記柱状のサーマルドナーの間に挟まれた前記半導体層のp型コラム領域と協働して、前記半導体層にスーパージャンクション構造を形成するn型コラム領域と、前記半導体層の表面部に選択的に形成され、前記半導体層の前記表面の一部を形成するn型またはp型のチャネル領域と、前記チャネル領域の表面部に選択的に形成され、前記半導体層の前記表面の一部を形成する、前記チャネル領域とは反対導電型のソース領域と、前記半導体層の前記表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を挟んで前記チャネル領域に対向するゲート電極とを含む、半導体装置。前記n型コラム領域の比抵抗は、1.0Ωcm~10.0Ωcmである、請求項1に記載の半導体装置。前記半導体装置は、前記チャネル領域がn型であり、前記ソース領域がp型であって、前記ゲート電極に電圧を印加することによって、p型の前記ソース領域と前記p型コラム領域との間にチャネル誘起させるpチャネルMOSFETを含む、請求項1または2に記載の半導体装置。前記半導体層は、前記n型コラム領域および前記p型コラム領域に対して前記半導体層の裏面側に、前記n型コラム領域および前記p型コラム領域に跨るように、前記半導体層の前記表面に沿う方向に広がって形成されたp型のベース領域を含む、請求項3に記載の半導体装置。前記半導体装置は、前記チャネル領域がp型であり、前記ソース領域がn型であって、前記ゲート電極に電圧を印加することによって、n型の前記ソース領域と前記n型コラム領域との間にチャネル誘起させるnチャネルMOSFETを含む、請求項1または2に記載の半導体装置。前記半導体層は、前記n型コラム領域および前記p型コラム領域に対して前記半導体層の裏面側に、前記n型コラム領域および前記p型コラム領域に跨るように、前記半導体層の前記表面に沿う方向に広がって形成されたn型のベース領域を含む、請求項5に記載の半導体装置。前記n型コラム領域は、前記チャネル領域に対して前記半導体層の裏面側に前記チャネル領域に接するように形成された領域を含む、請求項1~6のいずれか一項に記載の半導体装置。前記n型コラム領域は、前記チャネル領域に対して前記半導体層の裏面側に前記チャネル領域と間隔を隔てて形成された領域を含む、請求項1~7のいずれか一項に記載の半導体装置。p型の半導体層の表面にn型の不純物を選択的に注入し、アニール処理して当該n型不純物を活性化させることにより、前記半導体層の前記表面の一部を形成するn型のチャネル領域を、前記半導体層の表面部に形成する工程と、前記半導体層の前記表面にp型の不純物を選択的に注入し、アニール処理して当該p型不純物を活性化させることにより、前記半導体層の前記表面の一部を形成するp型のソース領域を、前記チャネル領域の表面部に形成する工程と、前記半導体層の前記表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記ゲート絶縁膜を挟んで前記チャネル領域に対向するゲート電極を形成する工程と、前記ゲート電極の形成後、前記半導体層の前記表面に沿う方向に互いに間隔を空けた複数の部分にHを選択的に照射し、アニール処理して前記半導体層のHが照射された部分の導電型を反転させることにより、n型特性を示す柱状のサーマルドナーからなるn型コラム領域を形成し、同時に、互いに隣り合う前記n型コラム領域の間に挟まれた部分に、前記半導体層の導電型が維持されたp型コラム領域を形成する工程とを含む、半導体装置の製造方法。p型の半導体層の表面にn型の不純物を選択的に注入し、アニール処理して当該n型不純物を活性化させることにより、前記半導体層の前記表面の一部を形成するn型のソース領域を、前記半導体層の表面部に形成する工程と、前記半導体層の前記表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の形成後、前記半導体層の前記表面に沿う方向に互いに間隔を空けた複数の部分にHを選択的に照射し、アニール処理して前記半導体層のHが照射された部分の導電型を反転させることにより、n型特性を示す柱状のサーマルドナーからなるn型コラム領域を形成し、同時に、互いに隣り合う前記n型コラム領域の間に挟まれた部分に、その一部が前記ゲート絶縁膜を挟んで前記ゲート電極に対向するように、前記半導体層の前記表面の一部を形成するp型のチャネル領域を形成し、当該チャネル領域の下方部にp型コラム領域を形成する工程とを含む、半導体装置の製造方法。前記サーマルドナーを形成するための前記アニール処理は、400°C~450°Cで行われる、請求項9または10に記載の半導体装置の製造方法。本発明の半導体装置は、p型の半導体層と、前記半導体層の表面に沿う方向に互いに間隔を空けて配列されたn型特性を示す複数の柱状のサーマルドナーからなり、互いに隣り合う前記柱状のサーマルドナーの間に挟まれた前記半導体層のp型コラム領域と協働して、前記半導体層にスーパージャンクション構造を形成するn型コラム領域と、前記半導体層の表面部に選択的に形成され、前記半導体層の前記表面の一部を形成するn型またはp型のチャネル領域と、前記チャネル領域の表面部に選択的に形成され、前記半導体層の前記表面の一部を形成する、前記チャネル領域とは反対導電型のソース領域と、前記半導体層の前記表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を挟んで前記チャネル領域に対向するゲート電極とを含む。この構成によれば、半導体層の厚さ方向にそれぞれ延びる柱状のn型コラム領域およびp型コラム領域を、半導体層の表面に沿う方向に配列することによってスーパージャンクション構造が形成されている。このスーパージャンクション構造により、n型コラム領域とp型コラム領域との界面に沿う方向つまり、半導体層の厚さ方向に当該界面全体に空乏層を広げることができる。その結果、半導体層における局所的な電界集中を防止することができるので、半導体装置の低オン抵抗化および高耐圧化を図ることができる。そして、この半導体装置では、n型コラム領域がサーマルドナーにより形成されている。サーマルドナーは、半導体層の当該サーマルドナーを形成したい部分にHを選択的に照射し、その後、アニール処理することにより、p型の半導体層のHが照射された部分に簡単に形成することができる。そのため、従来に比べて短時間かつ低コストで、スーパージャンクション構造を形成することができる。また、サーマルドナーが形成される領域は、注入されたH粒子が停止した位置によって定められ、その後アニール処理をしても、Hの照射エネルギを制御して定めた粒子の停止位置よりも広がることがない。その結果、Hの照射エネルギを制御することにより、n型コラム領域の範囲を一定に定めることができる。これにより、n型コラム領域を設計通りに形成することができるので、MOS構造の基本構造を変更しなくても、当該MOS構造に影響を与えることなく、基本構造のMOSFETに対して、スーパージャンクション構造を簡単に組み入れることができる。また、n型コラム領域を設計通りに形成できる結果、複数のn型コラム領域間での比抵抗のばらつきを防止することができ、さらに、n型コラム領域を簡単に微細化することもできるので、半導体装置の微細化にも良好に適応することができる。これに対し、従来のスーパージャンクション構造の形成方法では、種々の問題がある。たとえば、n型の基板にトレンチを形成し、そのトレンチ内部にp型のエピタキシャル層を形成することによりスーパージャンクション構造を形成する方法では、トレンチの深さをエッチングで一定に制御することが難しい。そのため、トレンチに充填されたp型エピタキシャル層の比抵抗がばらつくという問題がある。また、n型の基板エピタキシャル層の表面にp型不純物を注入する工程と、当該注入後にn型のエピタキシャル層を成長させる工程とを交互に複数回行うことにより、n型のエピタキシャル層の厚さ方向にp型部分を複数段形成し、最後にアニール処理して当該複数段のp型部分を活性化させることにより、すべてのp型部分を一体化させてスーパージャンクション構造を形成する方法がある。この方法では、不純物の注入工程およびエピタキシャル成長工程を交互に何度も行う必要があるので、リードタイムが長くなり、その結果コストアップを招くという問題がある。さらに、一体化した後のp型領域を、注入した各p型不純物の停止位置によって定めることができない。つまり、アニール処理より活性化したp型不純物は、規則性を持たずに等方的に拡散するので、この拡散により最終的に形成されるp型領域の形状を制御することが難しいという問題がある。さらに、これら両方の方法に共通する問題として、MOS構造を形成する前の段階でスーパージャンクション構造を形成しなければならないという問題がある。そのため、トレンチの深さやp型不純物の拡散範囲が設計通りにいかないと、その後に形成するMOS構造を、予め設計した構造から変更しなければならなくなる。そこで、本発明の半導体装置によれば、上記した種々の問題を解決する手段として、n型コラム領域をサーマルドナーで形成することにより、従来に比べて短時間かつ低コストで、設計通りのスーパージャンクション構造を、簡単に形成することができる。また、本発明の半導体装置では、n型コラム領域の比抵抗は、たとえば、1.0Ωcm~10.0Ωcmである。また、本発明の半導体装置は、pチャネルMOSFETおよびnチャネルMOSFETのいずれの形態にも好適に適用することができる。すなわち、本発明の半導体装置は、前記チャネル領域がn型であり、前記ソース領域がp型であって、前記ゲート電極に電圧を印加することによって、p型の前記ソース領域と前記p型コラム領域との間にチャネル誘起させるpチャネルMOSFETを含んでいてもよい。この場合、前記半導体層は、前記n型コラム領域および前記p型コラム領域に対して前記半導体層の裏面側に、前記n型コラム領域および前記p型コラム領域に跨るように、前記半導体層の前記表面に沿う方向に広がって形成されたp型のベース領域を含むことが好ましい。これにより、p型のベース領域ドレイン領域を接地した状態つまり、p型ベース領域が0Vで、ソース領域とベース領域との間ソース-ドレイン間にソース電圧を印加し、ゲート電極に所定の電圧を印加することにより、ソース領域からベース領域へ向かって、p型コラム領域を通って半導体層の厚さ方向縦方向に電流を流すことができる。このようなpチャネルMOSFETは、たとえば、p型の半導体層の表面にn型の不純物を選択的に注入し、アニール処理して当該n型不純物を活性化させることにより、前記半導体層の前記表面の一部を形成するn型のチャネル領域を、前記半導体層の表面部に形成する工程と、前記半導体層の前記表面にp型の不純物を選択的に注入し、アニール処理して当該p型不純物を活性化させることにより、前記半導体層の前記表面の一部を形成するp型のソース領域を、前記チャネル領域の表面部に形成する工程と、前記半導体層の前記表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記ゲート絶縁膜を挟んで前記チャネル領域に対向するゲート電極を形成する工程と、前記ゲート電極の形成後、前記半導体層の前記表面に沿う方向に互いに間隔を空けた複数の部分にHを選択的に照射し、アニール処理して前記半導体層のHが照射された部分の導電型を反転させることにより、n型特性を示す柱状のサーマルドナーからなるn型コラム領域を形成し、同時に、互いに隣り合う前記n型コラム領域の間に挟まれた部分に、前記半導体層の導電型が維持されたp型コラム領域を形成する工程とを含む、本発明の半導体装置の製造方法により製造することができる。一方、本発明の半導体装置は、前記チャネル領域がp型であり、前記ソース領域がn型であって、前記ゲート電極に電圧を印加することによって、n型の前記ソース領域と前記n型コラム領域との間にチャネル誘起させるnチャネルMOSFETを含んでいてもよい。この場合、前記半導体層は、前記n型コラム領域および前記p型コラム領域に対して前記半導体層の裏面側に、前記n型コラム領域および前記p型コラム領域に跨るように、前記半導体層の前記表面に沿う方向に広がって形成されたn型のベース領域を含んでいてもよい。これにより、n型のソース領域を接地した状態つまり、n型ソース領域が0Vで、ソース領域とn型ベース領域ドレイン領域との間ソース-ドレイン間にドレイン電圧を印加し、ゲート電極に所定の電圧を印加することにより、ベース領域からソース領域へ向かって、n型コラム領域を通って半導体層の厚さ方向縦方向に電流を流すことができる。このようなnチャネルMOSFETは、たとえば、p型の半導体層の表面にn型の不純物を選択的に注入し、アニール処理して当該n型不純物を活性化させることにより、前記半導体層の前記表面の一部を形成するn型のソース領域を、前記半導体層の表面部に形成する工程と、前記半導体層の前記表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の形成後、前記半導体層の前記表面に沿う方向に互いに間隔を空けた複数の部分にHを選択的に照射し、アニール処理して前記半導体層のHが照射された部分の導電型を反転させることにより、n型特性を示す柱状のサーマルドナーからなるn型コラム領域を形成し、同時に、互いに隣り合う前記n型コラム領域の間に挟まれた部分に、その一部が前記ゲート絶縁膜を挟んで前記ゲート電極に対向するように、前記半導体層の前記表面の一部を形成するp型のチャネル領域を形成し、当該チャネル領域の下方部にp型コラム領域を形成する工程とを含む、本発明の半導体装置の製造方法により製造することができる。また、本発明の半導体装置では、前記n型コラム領域は、前記チャネル領域に対して前記半導体層の裏面側に前記チャネル領域に接するように形成された領域であってもよいし、前記チャネル領域に対して前記半導体層の裏面側に前記チャネル領域と間隔を隔てて形成された領域であってもよい。また、本発明の半導体装置の製造方法では、前記サーマルドナーを形成するための前記アニール処理は、400°C~450°Cで行われることが好ましい。サーマルドナーからなるn型コラム領域の比抵抗は、アニール温度が450°C付近に達するまでは、高温になればなるほど小さくなり、450°C付近で最小となる。その後、温度が450°Cを超えると、高温になればなるほど大きくなり、最終的にはHを照射する前の半導体層の比抵抗に近づく。そのため、本発明においてアニール処理を400°C~450°Cで行うことにより、n型コラム領域の比抵抗を小さくすることができ、オン抵抗を一層小さくすることができる。以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。<pチャネルMOSFETの実施形態第1実施形態>図1は、本発明の第1実施形態に係る半導体装置1pチャネルMOSFETの模式的な断面図である。図2abcは、図1のn型チャネル領域7のレイアウト図であって、図2aはストライプ状、図2bはマトリクス状、図2cは千鳥状をそれぞれ示している。半導体装置1は、p型たとえば、アクセプタ濃度が1017~1019atomscm-3のシリコン基板2たとえば、厚さ100μm~700μmを備えている。シリコン基板2の表面3には、シリコン基板2よりも低濃度のp-型たとえば、アクセプタ濃度が1015~1016atomscm-3のシリコンからなるエピタキシャル層5半導体層が形成されている。エピタキシャル層5の厚さは、たとえば、10μm~80μmである。また、シリコン基板2の裏面4には、ドレイン電極6が形成されている。ドレイン電極6は、たとえば、Au金等の金属材料からなる。エピタキシャル層5の表面部には、n型たとえば、ドナー濃度が1015~1016atomscm-3チャネル領域7が複数形成されており、それぞれがエピタキシャル層5の表面8の一部を形成しているつまり、エピタキシャル層5の表面8に露出している。複数のn型チャネル領域7は、図2aに示すように、一定のピッチで配列されたストライプ状図1では、紙面手前から奥行き方向に延びるストライプに形成されている。なお、複数のn型チャネル領域7のレイアウトは、ストライプ状に限らず、たとえば、図2bに示すように、行方向および列方向に一定のピッチで配列されたマトリクス状行列状であってもよいし、図2cに示すように、列方向に互い違いに配列された千鳥状などであってもよい。各n型チャネル領域7の長手方向ストライプの方向に直交する幅方向両端部には、n型チャネル領域7を区画する周縁に対して間隔を空けて、p型ソース領域9が形成されており、それぞれがエピタキシャル層5の表面8の一部を形成している。p型ソース領域9は、長手方向に互いに平行な直線状に形成されている。なお、p型ソース領域9は、たとえば、図2bのマトリクス状、図2cの千鳥状の例のように、n型チャネル領域7の周縁に対して間隔を空け、当該周縁に沿う環状に形成されていてもよい。エピタキシャル層5のn型チャネル領域7の下方部には、n型コラム領域10が形成されている。n型コラム領域10は、エピタキシャル層5のp型ソース領域9の直下の領域を避けるように形成されている。たとえば、n型チャネル領域7が図2aのストライプ状の場合には、n型コラム領域10は、直線状のp型ソース領域9で挟まれたn型チャネル領域7の中央部の直下の領域において、エピタキシャル層5を表面8から裏面11へ向かって横切る方向に仕切る層状断面視では柱状に形成されている。また、n型チャネル領域7の幅方向に沿うn型コラム領域10の幅W1は、たとえば、2μm~8μmである。また、この実施形態では、n型コラム領域10は、n型チャネル領域7に対してシリコン基板2側エピタキシャル層5の裏面11側にn型チャネル領域7に接するように一体的に形成されている。そして、この半導体装置1では、n型コラム領域10は、サーマルドナーにより形成されている。サーマルドナーは、酸素を含んだエピタキシャル層5Si結晶を450°C程度でアニール処理したときに、当該Si結晶中の酸素や空孔がドナー化し、p型シリコンにおいてn型特性を示すに至った部分である。このようなサーマルドナーの存在は、たとえば、ESRElectronParamagneticResonance:電子スピン共鳴等により観測することができる。たとえば、サーマルドナーからなるn型コラム領域10の比抵抗は、たとえば、2Ωcm~8Ωcmである。層状のn型コラム領域10を形成することによって、エピタキシャル層5には、適当なピッチで配列された層状のn型コラム領域10と、互いに隣り合うn型コラム領域10の間に挟まれ、エピタキシャル層5の導電型が維持された層状のp-型コラム領域12とがエピタキシャル層5の表面8に沿う方向に交互に配列されてスーパージャンクション構造が形成されている。また、エピタキシャル層5において、n型コラム領域10およびp-型コラム領域12に対してシリコン基板2側のシリコン基板2の表面3に接する領域は、n型コラム領域10およびp-型コラム領域12に跨るように、エピタキシャル層5の表面8に沿う方向に広がって形成されたp-型ベース領域13である。このp-型ベース領域13がn型コラム領域10とp型のシリコン基板2との間に介在することにより、n型コラム領域10とp型のシリコン基板2との接触が防止されている。たとえば、n型コラム領域10の深さD1エピタキシャル層5の表面8から最深部までの距離は、たとえば、25μm~70μmであり、n型コラム領域10の最深部はシリコン基板2の表面3に対してエピタキシャル層5の表面8側に位置している。なお、n型チャネル領域7が図2bcのマトリクス状や千鳥状の場合には、n型コラム領域10は、環状のp型ソース領域9で取り囲まれたn型チャネル領域7の中央部の直下の領域において、n型チャネル領域7からシリコン基板2へ向かって延びる柱状に形成されていてもよい。エピタキシャル層5の表面8には、たとえばSiO2酸化シリコンからなるゲート絶縁膜14が形成されており、このゲート絶縁膜14上に、ゲート電極15が形成されている。ゲート電極15は、ストライプ状のn型チャネル領域7に沿ってストライプ状に形成されていて、ゲート絶縁膜14を挟んで、各n型チャネル領域7の周縁とp型ソース領域9との間に露出するn型チャネル領域7に対向している。ゲート電極15は、たとえば、不純物が高濃度に含まれたポリシリコンからなる。なお、n型チャネル領域7が図2bのマトリクス状の場合には、ゲート電極15は各n型チャネル領域7を取り囲むように格子状に形成すればよい。エピタキシャル層5上には、ゲート電極15を被覆するように、たとえばSiO2からなる層間絶縁膜16が積層されている。層間絶縁膜16およびゲート絶縁膜14には、コンタクトホール17が形成されており、コンタクトホール17には、p型ソース領域9およびn型チャネル領域7の一部が露出している。層間絶縁膜16上には、ソース電極18が形成されている。ソース電極18は、各コンタクトホール17を介して、すべてのp型ソース領域9およびn型チャネル領域7に一括して接触している。つまり、ソース電極18は、すべての単位セルに対して共通の配線となっている。ソース電極18は、たとえば、Alアルミニウム等の金属材料からなる。図3A~図3Eは、図1の半導体装置1の製造工程の一部を工程順に示す図である。半導体装置1を製造するには、まず、図3Aに示すように、CVD法、LPELiquidPhaseEpitaxy:液相エピタキシ法、MBEMolecularBeamEpitaxy:分子線エピタキシ法などのエピタキシャル成長法により、シリコン基板2の表面3に、たとえば、Bホウ素等のp型不純物を注入しながらSi結晶を成長させる。これにより、シリコン基板2上に、p-型のエピタキシャル層5が形成される。次に、n型チャネル領域7を形成すべき部分を除くエピタキシャル層5の部分を選択的に覆うように、ハードマスク19を形成する。そして、当該ハードマスク19から露出するエピタキシャル層5の表面8へ向けて、たとえば、Pリン等のn型不純物を加速させ、当該表面8にn型不純物を注入するイオン注入。次に、エピタキシャル層5を1000°C~1150°Cでアニール処理する。これにより、エピタキシャル層5の表面8に注入されたn型不純物が活性化され、n型チャネル領域7が形成される。次に、図3Bに示すように、p型ソース領域9を形成すべき部分を除くエピタキシャル層5の部分を選択的に覆うように、ハードマスク20を形成する。そして、当該ハードマスク20から露出するエピタキシャル層5の表面8へ向けて、p型不純物を加速させ、当該表面8にp型不純物を注入するイオン注入。次に、エピタキシャル層5を800°C~950°Cでアニール処理する。これにより、エピタキシャル層5の表面8に注入されたp型不純物が活性化され、p型ソース領域9が形成される。次に、図3Cに示すように、エピタキシャル層5の表面8を800°C~1080°Cで熱酸化する。これにより、エピタキシャル層5の表面8全体を覆うゲート絶縁膜14が形成される。次に、たとえばCVD法により、不純物n型およびp型のどちらでもよい。を注入しながらポリシリコンをエピタキシャル層5上に堆積する。その後、堆積したポリシリコンの不要部分ゲート電極15以外の部分をドライエッチングにより除去する。これにより、ゲート電極15が形成される。次に、たとえばCVD法により、エピタキシャル層5上にSiO2からなる層間絶縁膜16を積層し、層間絶縁膜16およびゲート絶縁膜14を一度にパターニングすることにより、コンタクトホール17を形成する。次に、図3Dに示すように、n型コラム領域10を形成すべき部分を除くエピタキシャル層5の部分を選択的に覆うように、フォトレジストからなる厚膜たとえば、5μm~20μmのレジストマスク21を形成する。そして、当該レジストマスク21から露出するエピタキシャル層5の表面8へ向けて、H粒子を加速させ、当該表面8にHを照射するH照射。Hの照射は、H粒子の加速エネルギを段階的に変化させながら多段に照射する。たとえば、5MeV~10MeVの間で、大きいエネルギから小さいエネルギへと段階的たとえば、2~5段階に減少させながら照射する。これにより、エピタキシャル層5の底部から表面部に至るまで、Hを照射することができる。Hの照射後、厚膜のレジストマスク21を剥離する。次に、図3Eに示すように、エピタキシャル層5を400°C~450°Cでアニール処理する。これにより、H照射によりエピタキシャル層5に含まれたH粒子が促進源となって、エピタキシャル層5Si結晶中の酸素や空孔がドナー化し、Hが照射された部分がn型特性を示すサーマルドナーとなる。その結果、このサーマルドナーからなるn型コラム領域10が形成され、同時に、エピタキシャル層5の導電型p-型が維持されたp-型コラム領域12およびp-型ベース領域13が形成される。その後は、たとえば、スパッタ温度500°C~600°CでAl金属材料を堆積してソース電極18を形成し、スパッタ温度380°C~420°CでAu金属材料を堆積してドレイン電極6を形成する。以上の工程等を経て、図1に示す半導体装置1が得られる。半導体装置1pチャネルMOSFETは、ドレイン電極6を接地した状態つまり、p-型ベース領域13が0Vで、ソース電極18とドレイン電極6との間ソース-ドレイン間にソース電圧を印加し、ゲート電極15に所定の電圧を印加することにより、p型ソース領域9からp-型ベース領域13へ向かって、p-型コラム領域12を通ってエピタキシャル層5の厚さ方向縦方向に電流を流すことができる。そして、この半導体装置1によれば、エピタキシャル層5の厚さ方向にそれぞれ延びる柱状のn型コラム領域10およびp-型コラム領域12を、エピタキシャル層5の表面8に沿う方向に配列することによってスーパージャンクション構造が形成されている。このスーパージャンクション構造により、n型コラム領域10とp-型コラム領域12との界面に沿う方向つまり、エピタキシャル層5の厚さ方向に当該界面全体に空乏層を広げることができる。その結果、エピタキシャル層5における局所的な電界集中を防止することができるので、半導体装置1の低オン抵抗化および高耐圧化を図ることができる。さらに半導体装置1では、n型コラム領域10がサーマルドナーにより形成されている。サーマルドナーは、前述のように、エピタキシャル層5の当該サーマルドナーを形成したい部分にHを選択的に照射し図3Dの工程、その後、アニール処理することにより図3Eの工程、p-型のエピタキシャル層5のHが照射された部分に簡単に形成することができる。そのため、従来に比べて短時間かつ低コストで、スーパージャンクション構造を形成することができる。また、サーマルドナーが形成される領域n型コラム領域10は、注入されたH粒子が停止した位置によって定められ、その後アニール処理をしても、Hの照射エネルギを制御して定めた粒子の停止位置よりも広がることがない。その結果、Hの照射エネルギを制御することにより、n型コラム領域10の範囲を一定に定めることができる。これにより、n型コラム領域10を設計通りに形成することができるので、MOS構造の基本構造を変更しなくても、当該MOS構造に影響を与えることなく、基本構造のMOSFETに対して、スーパージャンクション構造を簡単に組み入れることができる。また、n型コラム領域10を設計通りに形成できる結果、複数のn型コラム領域10間での比抵抗のばらつきを防止することができ、さらに、n型コラム領域10を簡単に微細化することもできるので、半導体装置1の微細化にも良好に適応することができる。これに対し、従来のスーパージャンクション構造の形成方法では、種々の問題がある。たとえば、n型の基板にトレンチを形成し、そのトレンチ内部にp型のエピタキシャル層を形成することによりスーパージャンクション構造を形成する方法では、トレンチの深さをエッチングで一定に制御することが難しい。そのため、トレンチに充填されたp型エピタキシャル層の比抵抗がばらつくという問題がある。また、n型の基板エピタキシャル層の表面にp型不純物を注入する工程と、当該注入後にn型のエピタキシャル層を成長させる工程とを交互に複数回行うことにより、n型のエピタキシャル層の厚さ方向にp型部分を複数段形成し、最後にアニール処理して当該複数段のp型部分を活性化させることにより、すべてのp型部分を一体化させてスーパージャンクション構造を形成する方法がある。この方法では、不純物の注入工程およびエピタキシャル成長工程を交互に何度も行う必要があるので、リードタイムが長くなり、その結果コストアップを招くという問題がある。さらに、一体化した後のp型領域を、注入した各p型不純物の停止位置によって定めることができない。つまり、アニール処理より活性化したp型不純物は、規則性を持たずに等方的に拡散するので、この拡散により最終的に形成されるp型領域の形状を制御することが難しいという問題がある。さらに、これら両方の方法に共通する問題として、MOS構造を形成する前の段階でスーパージャンクション構造を形成しなければならないという問題がある。そのため、トレンチの深さやp型不純物の拡散範囲が設計通りにいかないと、その後に形成するMOS構造を、予め設計した構造から変更しなければならなくなる。そこで、この半導体装置1によれば、上記した種々の問題を解決する手段として、n型コラム領域10をサーマルドナーで形成することにより、従来に比べて短時間かつ低コストで、設計通りのスーパージャンクション構造を、簡単に形成することができる。また、サーマルドナーからなるn型コラム領域10の比抵抗は、図4に示すように、アニール温度が450°C付近に達するまでは、高温になればなるほど小さくなり、450°C付近で最小となる。その後、温度が450°Cを超えると、高温になればなるほど大きくなり、最終的にはHを照射する前のエピタキシャル層5の比抵抗に近づく。そのため、図3Eの工程においてアニール処理を400°C~450°Cで行うことにより、n型コラム領域10の比抵抗を小さくすることができ、オン抵抗を一層小さくすることができる。<nチャネルMOSFETの実施形態第2実施形態>図5は、本発明の第2実施形態に係る半導体装置31nチャネルMOSFETの模式的な断面図である。図6abcは、図5のチャネル領域39のレイアウト図であって、図6aはストライプ状、図6bはマトリクス状、図6cは千鳥状をそれぞれ示している。半導体装置31は、n型のシリコン基板32たとえば、厚さ500μm~650μmを備えている。シリコン基板32の表面33には、シリコンからなるエピタキシャル層35半導体層が形成されている。また、シリコン基板32の裏面34には、ドレイン電極36が形成されている。ドレイン電極36は、たとえば、Au金等の金属材料からなる。エピタキシャル層35は、シリコン基板32の表面33に接するように形成され、シリコン基板32よりも低濃度のn-型ベース層37ベース領域と、当該n-型ベース層37上に形成され、シリコン基板32よりも低濃度のp-型ドリフト層38とを含んでいる。エピタキシャル層35全体の厚さは、たとえば、10μm~80μmであり、n-型ベース層37の厚さは、p-型ドリフト層38の厚さよりも薄い。エピタキシャル層35p-型ドリフト層38の表面部には、p-型チャネル領域39が複数形成されており、それぞれがエピタキシャル層35の表面40の一部を形成しているつまり、エピタキシャル層35の表面40に露出している。複数のp-型チャネル領域39は、図6aに示すように、一定のピッチで配列されたストライプ状図5では、紙面手前から奥行き方向に延びるストライプに形成されている。なお、複数のp-型チャネル領域39のレイアウトは、ストライプ状に限らず、たとえば、図6bに示すように、行方向および列方向に一定のピッチで配列されたマトリクス状行列状であってもよいし、図6cに示すように、列方向に互い違いに配列された千鳥状などであってもよい。各p-型チャネル領域39の長手方向ストライプの方向に直交する幅方向両端部には、p-型チャネル領域39を区画する周縁に対して間隔を空けて、n型ソース領域41が形成されており、それぞれがエピタキシャル層35の表面40の一部を形成している。n型ソース領域41は、長手方向に互いに平行な直線状に形成されている。なお、n型ソース領域41は、たとえば、図6bのマトリクス状、図6cの千鳥状の例のように、p-型チャネル領域39の周縁に対して間隔を空け、当該周縁に沿う環状に形成されていてもよい。エピタキシャル層35のp-型チャネル領域39の下方部には、エピタキシャル層35の導電型が維持されたp-型コラム領域42が形成されている。p-型コラム領域42は、エピタキシャル層35のn型ソース領域41の直下の領域に重なるように形成されている。たとえば、p-型チャネル領域39が図2aのストライプ状の場合には、p-型コラム領域42は、直線状のn型ソース領域41の直下の領域、および当該n型ソース領域41で挟まれたp-型チャネル領域39の中央部の直下の領域において、エピタキシャル層35を表面40から裏面43へ向かって横切る方向に仕切る層状断面視では柱状に形成されている。また、p-型チャネル領域39の幅方向に沿うp-型コラム領域42の幅W2は、たとえば、2μm~8μmである。また、この実施形態では、p-型コラム領域42は、p-型チャネル領域39に対してシリコン基板32側エピタキシャル層35の裏面43側にp-型チャネル領域39と接するように一体的に形成されている。また、エピタキシャル層35には、適当なピッチで配列された層状のp-型コラム領域42の間に、n型コラム領域44が形成されている。このn型コラム領域44は、平面視でp-型チャネル領域39の周縁部に重なっていて、p-型コラム領域42を取り囲むように形成されている。n型コラム領域44は、サーマルドナーにより形成されている。サーマルドナーは、酸素を含んだエピタキシャル層35Si結晶を450°C程度でアニール処理したときに、当該Si結晶中の酸素や空孔がドナー化し、p型シリコンにおいてn型特性を示すに至った部分である。このようなサーマルドナーの存在は、たとえば、ESR等により観測することができる。たとえば、サーマルドナーからなるn型コラム領域44の比抵抗は、たとえば、2Ωcm~8Ωcmである。そして、この半導体装置31では、エピタキシャル層35の導電型が維持された層状のp-型コラム領域42と、互いに隣り合うp-型コラム領域42の間に挟まれたn型コラム領域44とがエピタキシャル層35の表面40に沿う方向に交互に配列されてスーパージャンクション構造が形成されている。また、エピタキシャル層35において、n型コラム領域44およびp-型コラム領域42に対してシリコン基板32側のシリコン基板32の表面33に接する領域が、n型コラム領域44およびp-型コラム領域42に跨るn-型ベース層37である。このn-型ベース層37がn型コラム領域44とp型のシリコン基板32との間に介在することにより、p-型コラム領域42とn型のシリコン基板32との接触が防止されている。なお、p-型チャネル領域39が図6bcのマトリクス状や千鳥状の場合には、p-型コラム領域42は、環状のn型ソース領域41で取り囲まれたp-型チャネル領域39の中央部の下方において、p-型チャネル領域39からシリコン基板32へ向かって延びる柱状に形成されていてもよい。エピタキシャル層35の表面40には、たとえばSiO2酸化シリコンからなるゲート絶縁膜45が形成されており、このゲート絶縁膜45上に、ゲート電極46が形成されている。ゲート電極46は、ストライプ状のp-型チャネル領域39に沿ってストライプ状に形成されていて、ゲート絶縁膜45を挟んで、各p-型チャネル領域39の周縁とn型ソース領域41との間に露出するp-型チャネル領域39に対向している。ゲート電極46は、たとえば、不純物が高濃度に含まれたポリシリコンからなる。なお、p-型チャネル領域39が図6bのマトリクス状の場合には、ゲート電極46は各p-型チャネル領域39を取り囲むように格子状に形成すればよい。エピタキシャル層35上には、ゲート電極46を被覆するように、たとえばSiO2からなる層間絶縁膜47が積層されている。層間絶縁膜47およびゲート絶縁膜45には、コンタクトホール48が形成されており、コンタクトホール48には、n型ソース領域41およびp-型チャネル領域39の一部が露出している。層間絶縁膜47上には、ソース電極49が形成されている。ソース電極49は、各コンタクトホール48を介して、すべてのn型ソース領域41およびp-型チャネル領域39に一括して接触している。つまり、ソース電極49は、すべての単位セルに対して共通の配線となっている。ソース電極49は、たとえば、Alアルミニウム等の金属材料からなる。図7A~図7Dは、図5の半導体装置31の製造工程の一部を工程順に示す図である。半導体装置31を製造するには、まず、図7Aに示すように、CVD法、LPE法、MBE法などのエピタキシャル成長法により、シリコン基板32の表面33に、たとえば、Pリン等のn型不純物を注入しながらSi結晶を成長させ、次に、Bホウ素等のp型不純物を注入しながらSi結晶を成長させる。これにより、シリコン基板32上に、n-型ベース層37およびp-型ドリフト層38からなるエピタキシャル層35が形成される。次に、n型ソース領域41を形成すべき部分を除くエピタキシャル層35の部分を選択的に覆うように、ハードマスク50を形成する。そして、当該ハードマスク50から露出するエピタキシャル層35の表面40へ向けて、n型不純物を加速させ、当該表面40にn型不純物を注入するイオン注入。次に、エピタキシャル層35を800°C~900°Cでアニール処理する。これにより、エピタキシャル層35の表面40に注入されたn型不純物が活性化され、n型ソース領域41が形成される。次に、図7Bに示すように、エピタキシャル層35の表面40を熱酸化する。これにより、エピタキシャル層35の表面40全体を覆うゲート絶縁膜45が形成される。次に、たとえばCVD法により、不純物n型およびp型のどちらでもよい。を注入しながらポリシリコンをエピタキシャル層35上に堆積する。その後、堆積したポリシリコンの不要部分ゲート電極46以外の部分をドライエッチングにより除去する。これにより、ゲート電極46が形成される。次に、たとえばCVD法により、エピタキシャル層35上にSiO2からなる層間絶縁膜47を積層し、層間絶縁膜47およびゲート絶縁膜45を一度にパターニングすることにより、コンタクトホール48を形成する。次に、図7Cに示すように、n型コラム領域44を形成すべき部分を除くエピタキシャル層35の部分を選択的に覆うように、フォトレジストからなる厚膜たとえば、5μm~20μmのレジストマスク51を、シリコン基板32の裏面34に形成する。そして、当該レジストマスク51から露出するシリコン基板32の裏面34へ向けて、H粒子を加速させ、当該裏面34にHを照射するH照射。Hの照射は、H粒子の加速エネルギを段階的に変化させながら多段に照射する。たとえば、5MeV~10MeVの間で、大きいエネルギから小さいエネルギへと段階的たとえば、2~5段階に減少させながら照射する。これにより、エピタキシャル層35の底部から表面部に至るまで、Hを照射することができる。Hの照射後、厚膜のレジストマスク51を剥離する。次に、図7Dに示すように、エピタキシャル層35を400°C~450°Cでアニール処理する。これにより、H照射によりエピタキシャル層35に含まれたH粒子が促進源となって、エピタキシャル層35Si結晶中の酸素や空孔がドナー化し、Hが照射された部分がn型特性を示すサーマルドナーとなる。その結果、このサーマルドナーからなるn型コラム領域44が形成され、同時に、エピタキシャル層35の導電型p-型が維持されたp-型コラム領域42およびp-型チャネル領域39が形成される。その後は、たとえば、スパッタ温度500°C~600°CでAl金属材料を堆積してソース電極49を形成し、スパッタ温度380°C~450°CでAu金属材料を堆積してドレイン電極36を形成する。以上の工程等を経て、図5に示す半導体装置31が得られる。半導体装置31nチャネルMOSFETは、ソース電極49を接地した状態つまり、n型ソース領域41が0Vで、ソース電極49とドレイン電極36との間ソース-ドレイン間にドレイン電圧を印加し、ゲート電極46に所定の電圧を印加することにより、n-型ベース層37からn型ソース領域41へ向かって、n型コラム領域44を通ってエピタキシャル層35の厚さ方向縦方向に電流を流すことができる。そして、この半導体装置31によっても、第1の実施形態の半導体装置31と同様に、n型コラム領域44およびp-型コラム領域42からなるスーパージャンクション構造が形成されているため、エピタキシャル層35における局所的な電界集中を防止することができるので、半導体装置31の低オン抵抗化および高耐圧化を図ることができる。また、n型コラム領域44がサーマルドナーにより形成されているため、従来に比べて短時間かつ低コストで、スーパージャンクション構造を形成することができる。また、MOS構造に影響を与えることなく、基本構造のMOSFETに対して、スーパージャンクション構造を簡単に組み入れることができ、複数のn型コラム領域44間での比抵抗のばらつきを防止することができる。さらに、n型コラム領域44を簡単に微細化することもできるので、半導体装置31の微細化にも良好に適応することができる。また、サーマルドナーを形成するためのアニール処理を400°C~450°Cで行うので図7Dの工程、n型コラム領域44の比抵抗を小さくすることができ、オン抵抗を一層小さくすることができる。以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。たとえば、第1の実施形態の半導体装置1のn型コラム領域10は、図8に示すように、n型チャネル領域7に対してシリコン基板2側エピタキシャル層5の裏面11側にn型チャネル領域7と間隔を隔てて形成されていてもよい。また、前述の実施形態の開示から把握される特徴は、異なる実施形態間でも互いに組み合わせることができる。また、各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。