"印加電圧の極性に対応して抵抗状態が変化する抵抗変化型の抵抗変化層を含む第1スイッチ及び第2スイッチのそれぞれが2つの電極を有し、その一方の電極同士が接続されて共通ノードをなし、前記第1スイッチの他方の電極が第1ノードをなし、前記第2スイッチの他方の電極が第2ノードをなすユニット素子と、前記第1ノードと接続されて、信号の伝送路をなす第1配線と、前記第2ノードと接続されて、前記ユニット素子を介して前記第1配線と接続された第2配線と、を備えることを特徴とする半導体装置。請求項1に記載の半導体装置であって、前記第1配線と前記第2配線とは、捻れ関係をなす位置に設けられていることを特徴とする半導体装置。請求項1又は2に記載の半導体装置であって、前記第1配線及び前記第2配線の少なくとも一方の配線が複数設けられて、前記ユニット素子が複数設けられた前記第1配線又は前記第2配線に対応して複数設けられていることを特徴とする半導体装置。請求項1乃至3のいずれか1項に記載の半導体装置であって、前記抵抗変化層は、印加電圧の極性に応じて高抵抗状態と低抵抗状態とのいずれかの抵抗状態に遷移するイオン伝導体であり、2つの内の一方の前記電極が、前記イオン伝導体に金属イオンを供給する活性電極であり、他方の電極が、前記活性電極よりイオン化の度合いが小さい不活性電極である、ことを特徴とする半導体装置。請求項1乃至4のいずれか1項に記載の半導体装置であって、前記共通ノードは、前記活性電極同士を接続した接続点、又は前記不活性電極同士を接続した接続点であることを特徴とする半導体装置。請求項1乃至5のいずれか1項に記載の半導体装置であって、前記第1配線又は前記第2配線の少なくとも一方の配線に接続された電源接続制御トランジスタを備え、前記第1スイッチ及び第2スイッチを所定の抵抗状態に遷移させる際に、前記電源接続制御トランジスタが前記第1ノード、前記第2ノード及び前記共通ノードの少なくとも2つのノードに印加する前記電源と、前記第1配線又は前記第2配線の少なくとも一方の配線との接続状態を制御することを特徴とする半導体装置。請求項1乃至6のいずれか1項に記載の半導体装置であって、前記第1配線と前記第2配線とを介して伝送する信号の送信元又は当該信号を受信する受信先と、前記第1配線又は前記第2配線の少なくとも一方の配線との間に接続された信号部接続制御トランジスタを備え、前記第1スイッチ及び第2スイッチを所定の抵抗状態に遷移させる際に、前記信号部接続制御トランジスタにより前記送信元又は前記受信先と、前記第1配線又は前記第2配線の少なくとも一方の配線との接続状態を制御することを特徴とする半導体装置。請求項7に記載の半導体装置であって、前記電源接続制御トランジスタがP型MISトランジスタ又はN型MISトランジスタの場合には、前記信号部接続制御トランジスタはN型MISトランジスタ又はP型MISトランジスタであることを特徴とする半導体装置。請求項1乃至8のいずれか1項に記載の半導体装置であって、前記第1ノード、第2ノード及び前記共通ノードの少なくとも2つのノードに電圧を印加して、前記第1スイッチ及び第2スイッチを所定の抵抗状態に遷移させる際に用いる前記電源と、前記共通ノードとの接続状態を制御する共通ノード電位制御トランジスタを設けたことを特徴とする半導体装置。請求項1乃至9のいずれか1項に記載の半導体装置であって、前記第1ノード、第2ノード及び前記共通ノードの少なくとも2つのノードに電圧を印加して、前記第1スイッチ及び第2スイッチを所定の抵抗状態に遷移させる際に、前記第1スイッチ又は前記第2スイッチの一方を短絡させて、非短絡状態の前記第2スイッチ又は前記第1スイッチに印可電圧が直接加わるようにするバイパストランジスタを設けたことを特徴とする半導体装置。請求項9に記載の半導体装置であって、前記共通ノード電位制御トランジスタは、印可する電圧の種類が2種類の場合には、2つの共通ノード電位制御トランジスタが用いられていることを特徴とする半導体装置。請求項10又は11に記載の半導体装置であって、少なくとも前記電源接続制御トランジスタ、信号部接続制御トランジスタ、前記共通ノード電位制御トランジスタ、前記バイパストランジスタをオンオフ制御するための制御線が複数設けられ、かつ、複数の前記制御線のうち少なくとも1の前記制御線が前記第1配線又は第2配線と非平行に設けられていることを特徴とする半導体装置。請求項4に記載の半導体装置であって、前記第1スイッチの前記イオン伝導体と、前記第2スイッチの前記イオン伝導体とは、一体に形成されていることを特徴とする半導体装置。請求項4又は13に記載の半導体装置であって、前記イオン伝導体は、有機物、有機シロキサン、炭化酸化ケイ素、酸化シリコンタンタル、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化ケイ素、酸化チタンのいずれか1つを含み、前記活性電極は銅を主成分に含み、前記不活性電極はルテニウム又は白金を含む、ことを特徴とする半導体装置。請求項4に記載の半導体装置であって、前記イオン伝導体は、複数の遷移金属酸化物を含む層を積層して形成されていることを特徴とする半導体装置。請求項15に記載の半導体装置であって、前記遷移金属酸化物は、酸化チタン又は酸化ニッケルを含む第1遷移金属酸化膜層と、酸化タンタル、酸化ジルコニウム、酸化ハフニウムのうち少なくとも1つを含む第2遷移金属酸化膜と、を含み、前記第1遷移金属酸化膜は前記活性電極と接し、前記第2遷移金属酸化膜は前記不活性電極と接することを特徴とする半導体装置。請求項4に記載の半導体装置であって、前記共通ノードを形成する前記第1スイッチと前記第2スイッチとにおける前記活性電極又は前記不活性電極が、一体に形成されていることを特徴とする半導体装置。請求項4に記載の半導体装置であって、前記第1ノードをなす前記第1スイッチの前記活性電極又は前記不活性電極が、前記第1配線と一体に形成されことを特徴とする半導体装置。請求項4に記載の半導体装置であって、前記第2ノードをなす前記第2スイッチの前記活性電極又は前記不活性電極が、前記第2配線と一体に形成されていることを特徴とする半導体装置。請求項1乃至19のいずれか1項に記載の半導体装置であって、前記第1配線及び第2配線が、当該半導体装置における多層配線層の同一配線層に形成され、前記第1スイッチ及び第2スイッチが、前記第1配線及び第2配線が設けられた配線層の直上の層又は直下の層に設けられていることを特徴とする半導体装置。請求項1乃至19のいずれか1項に記載の半導体装置であって、前記第1配線と第2配線とが、当該半導体装置における多層配線層の異なる配線層に形成され、前記第1スイッチ及び第2スイッチが、前記第1配線及び第2配線が設けられた配線層の直上の層又は直下の層に設けられていることを特徴とする半導体装置。<課題を解決するための手段>上述した課題を解決するため、本発明にかかる半導体装置は、印加電圧の極性に対応して抵抗状態が変化する抵抗変化型の抵抗変化層を含む第1スイッチ及び第2スイッチのそれぞれが2つの電極を有し、その一方の電極同士が接続されて共通ノードをなし、第1スイッチの他方の電極が第1ノードをなし、第2スイッチの他方の電極が第2ノードをなすユニット素子と、第1ノードと接続されて、信号の伝送路をなす第1配線と、第2ノードと接続されて、ユニット素子を介して第1配線と接続された第2配線と、を備えることを特徴とする。<発明の効果>本発明によれば、高信頼性化且つ低電圧駆動化が可能な半導体装置とすることができる。ユニポーラ型スイッチ素子の第1電極に正電圧を印加した際の動作特性を示す図である。ユニポーラ型スイッチ素子の第1電極にリセット電圧より大きな正電圧を印加した際の動作特性を示す図である。ユニポーラ型スイッチ素子の第1電極に負電圧を印加した際の動作特性を示す図である。ユニポーラ型スイッチ素子の第1電極にリセット電圧より大きな負電圧を印加した際の動作特性を示す図である。バイポーラ型スイッチ素子の第1電極に正電圧を印加した際の動作特性を示す図である。バイポーラ型スイッチ素子の第1電極にセット電圧より大きな正電圧を印加した際の動作特性を示す図である。バイポーラ型スイッチ素子の第1電極にリセット電圧より大きいな負電圧を印加した際の動作特性を示す図である。バイポーラ型スイッチ素子の第1電極にセット電圧より大きな正電圧を印加した際の動作特性を示す図である。ユニット素子の動作を纏めた図である。本発明の第1実施形態にかかる第1ユニット素子を用いた半導体装置の構成図である。第1実施形態にかかる第2ユニット素子を用いた半導体装置の構成図である。本発明の第2実施形態にかかる第1ユニット素子を用いた半導体装置の構成図である。第2実施形態にかかる第2ユニット素子を用いた半導体装置の構成図である。本発明の第3の実施形態にかかる第1ユニット素子を用いた半導体装置の構成図である。第3の実施形態にかかる第2ユニット素子を用いた半導体装置の構成図である。本発明の第4の実施形態にかかる第1ユニット素子を用いた半導体装置の構成図である。第4の実施形態にかかる第2ユニット素子を用いた半導体装置の構成図である。第4の実施形態にかかる半導体装置の主要要素を抽出して示した図である。本発明の第5の実施形態にかかる第1ユニット素子を用いた半導体装置の構成図である。第5の実施形態にかかる第2ユニット素子を用いた半導体装置の構成図である。本発明の第6の実施形態にかかる第1ユニット素子を用いた半導体装置の構成図である。第6の実施形態にかかる第2ユニット素子を用いた半導体装置の構成図である。本発明の第7の実施形態にかかる第1ユニット素子を用いた半導体装置の構成図である。第7の実施形態にかかる第2ユニット素子を用いた半導体装置の構成図である。第7の実施形態にかかる半導体装置の主要要素を抽出して示した図である。本発明の第8の実施形態にかかる第1ユニット素子を用いた半導体装置の構成図である。第8の実施形態にかかる第2ユニット素子を用いた半導体装置の構成図である。第8の実施形態にかかる半導体装置の配線のレイアウト図である。第8の実施形態にかかる半導体装置の配線及び第1ユニット素子の斜視図である。第8の実施形態にかかるトランジスタのレイアウト図である。本発明の第9の実施形態にかかる第1ユニット素子を用いた半導体装置の構成図である。第9の実施形態にかかる第2ユニット素子を用いた半導体装置の構成図である。第9の実施形態にかかる第13制御線と第14制御線とが共に第1配線と第2配線とに対し非平行の場合の半導体装置の構成図である。第9の実施形態にかかる第13制御線が第1配線と第2配線とに対し非平行で第14制御線が第2配線に対し平行の場合の半導体装置の構成図である。第9の実施形態にかかる第14制御線が第1配線と第2配線とに対し非平行で第13制御線が第1配線に対し平行の場合の半導体装置の構成図である。本発明の第10の実施形態にかかる第1ユニット素子の構造模式図である。第10の実施形態にかかる第1スイッチと第2スイッチと詳細構造模式図である。第10の実施形態にかかる第1スイッチと第2スイッチとのイオン伝導体が一体に形成された第1ユニット素子を示す構造模式図である。本発明の第10の実施形態にかかる第1ユニット素子の構造模式図である。第10の実施形態にかかる第1ユニット素子の詳細構造模式図である。本発明の第11の実施形態にかかる接続方法が異なる構成の第1ユニット素子の模式図である。第11の実施形態にかかる第1スイッチと第2スイッチとの詳細構成を示した模式図である。第11の実施形態にかかるイオン伝導体が複数の遷移金属酸化物層により形成されている場合の結線模式図である。本発明の第12の実施形態にかかる第1ユニット素子を用いた半導体装置の断面模式図である。第12の実施形態にかかる第2ユニット素子を用いた半導体装置の断面模式図である。第12の実施形態にかかる他の構成の第2ユニット素子を用いた半導体装置の断面模式図である。本発明の実施例にかかる試作した半導体装置の断面図である。実施例にかかる各ノードに電圧を印加したときの第1スイッチ及び第2スイッチがON状態に遷移する際に流れる電流の測定結果を示す図である。実施例にかかる第1スイッチ及び第2スイッチがOFF状態に遷移する際に流れる電流の測定結果を示す図である。実施例にかかるON状態又はOFF状態に遷移した際に第2ユニット素子に流れる電流の印加電圧依存性を示した図である。実施例にかかる第1ノードと第2ノードとの間に電圧を印加した場合の電流値の測定結果を示す図である。実施例にかかる共通ノードと第2ノードとの間に電圧を印加した場合の電流値の測定結果を示す図である。実施例にかかる半導体装置の動作特性と従来の2端子型のスイッチ素子を用いた半導体装置の動作特性とを比較した図である。本発明を詳細に説明する前に、関連する用語の説明を行う。バイポーラ型スイッチとユニポーラ型スイッチの説明ユニポーラ型スイッチユニポーラ型スイッチは、印加電圧値によりOFF状態高抵抗状態とON状態低抵抗状態とが切り替えられるスイッチング素子である。図1を用いて、ユニポーラ型スイッチの動作特性を説明する。図1は、ユニポーラ型スイッチの動作特性を示す図である。ユニポーラ型スイッチとして、抵抗変化層が第1電極と第2電極とにより挟まれた構成を考える。そして、第1電極に正電圧を印加する。印加電圧が所定のセット電圧を越えると、ユニポーラ型スイッチは、OFF状態からON状態に遷移する図1A。なお、セット電圧は、後述するリセット電圧と共に、抵抗変化層の膜厚や組成、密度などに依存して決まる特性値である。そして、抵抗変化層の抵抗値が高抵抗のOFF状態から低抵抗のON状態に遷移する電圧がセット電圧であり、逆にON状態からOFF状態に遷移する電圧がリセット電圧である。このようなON状態にあるユニポーラ型スイッチにリセット電圧より大きな電圧を印可すると、ユニポーラ型スイッチはON状態からOFF状態に遷移する。さらに、印加している正電圧を大きくして、電圧値がセット電圧を超えると、ユニポーラ型スイッチは、再びOFF状態からON状態に遷移する図1B。一方、第1電極に負電圧を印加し、その電圧値がセット電圧を超えると、ユニポーラ型スイッチはOFF状態からON状態に遷移する図1C。このようなON状態にあるユニポーラ型スイッチにおいて、第1電極に印加している負電圧値がリセット電圧を越えると、ユニポーラ型スイッチはON状態からOFF状態に遷移する。さらに、印加している負電圧値がセット電圧を超えると、ユニポーラ型スイッチは、再びOFF状態からON状態に遷移する図1D。このようにユニポーラ型スイッチは、印加する電圧の極性には依存せず、印加電圧値にのみ依存して、図1A、図1Bの抵抗変化特性と、図1C、図1Dの抵抗変化特性とを示す特徴がある。バイポーラ型スイッチかかるユニポーラ型スイッチに対し、バイポーラ型スイッチは、印加する電圧の極性第1電極に印加されている電圧が第2電極に印可されている電圧より高いとき正極とするに応じて、OFF状態とON状態とが切替えられるスイッチング素子である。図2は、バイポーラ型スイッチの動作特性を示す図である。バイポーラ型スイッチとして、抵抗変化層として機能するイオン伝導体が第1電極と第2電極とで挟まれた構造を考える。そして、第1電極に正電圧を印加する。印加電圧値が、セット電圧を超えると、バイポーラ型スイッチはOFF状態からON状態に遷移する図2A。以下、このような電圧印加条件を順バイアスと記載する。続いて、印加電圧値を大きくすると、バイポーラ型スイッチは、オーミックな電流-電圧特性を示すようになる図2B。次に、第1電極に負電圧を印加する。印加電圧値がリセット電圧を越えると、バイポーラ型スイッチは、ON状態からOFF状態に遷移する図2C。以下、このような電圧印加条件を逆バイアスと記載する。さらに、OFF状態のバイポーラ型スイッチの第1電極に、再び正電圧を印加する。そして、正電圧値が、セット電圧より大きくなると、バイポーラ型スイッチはOFF状態からON状態に遷移する図2D。このように、バイポーラ型スイッチは、印加電圧の極性に応じてOFF状態とON状態とが切り替えられる。バイポーラ型スイッチにおける電極の定義ここで、バイポーラ型スイッチに用いられる電極を定義する。図2Aに示すように、正電圧を印加した場合にOFF状態からON状態に遷移する電極を第1電極又は活性電極と定義する。または、負電圧を印加した場合にON状態からOFF状態に遷移する電極を第2電極又は不活性電極と定義する。同様に、正電圧を印加した場合にON状態からOFF状態に遷移する電極を第2電極又は不活性電極と定義する。または、負電圧を印加した場合にOFF状態からON状態に遷移する電極を第1電極又は不活性電極と定義する。以下の各実施形態においては、2つのバイポーラ型スイッチの第1電極同士又は第2電極同士を電気的に接続したユニット素子が用いられる。即ち、2つのバイポーラ型スイッチを第1スイッチと第2スイッチとすれば、ユニット素子は第1スイッチと第2スイッチとを接続して形成されていることになる。なお、電極の接続方法には、第1スイッチと第2スイッチとの第1電極又は第2電極を直接接続する場合や別部材により接続する場合が含まれる。第1電極同士が接続されたユニット素子を第1ユニット素子、第2電極同士が接続されたユニット素子を第2ユニット素子とする。また、第1スイッチと第2スイッチとの電極が接続された点を共通ノード、第1スイッチの他方の電極に対応した点を第1ノード、第2スイッチの他方の電極に対応した点を第2ノードとする。ここで、第1ノードの電圧をVL1、第2ノードの電圧をVL2とすると、第1ユニット素子及び第2ユニット素子における第1スイッチ及び第2スイッチは、以下のように動作する。この関係を図3に纏める。1VL1>VL2の場合、[a]第1ユニット素子の第1スイッチ:逆バイアス、図2Cの抵抗変化特性[b]第1ユニット素子の第2スイッチ:順バイアス、図2Aの抵抗変化特性[c]第2ユニット素子の第1スイッチ:順バイアス、図2Aの抵抗変化特性[d]第2ユニット素子の第2スイッチ:逆バイアス、図2Cの抵抗変化特性2VL1<VL2のとき[a]第1ユニット素子の第1スイッチ:順バイアス、図2Aの抵抗変化特性[b]第1ユニット素子の第2スイッチ:逆バイアス、図2Cの抵抗変化特性[c]第2ユニット素子の第1スイッチ:逆バイアス、図2Cの抵抗変化特性[d]第2ユニット素子の第2スイッチ:順バイアス、図2Aの抵抗変化特性<第1実施形態>本発明の第1実施形態を説明する。図4は、本実施形態にかかる半導体装置3A,4Aの構成図で、図4Aは第1ユニット素子5aを用いた半導体装置3Aの構成図、図4Bは第2ユニット素子5bを用いた半導体装置4Aの構成図である。ユニット素子55a,5bは、第1スイッチ1と第2スイッチ2とにより形成されている。半導体装置3Aは、第1ユニット素子5a、第1配線71、第2配線72を複数備える。第1配線71、第2配線72としては、半導体装置3Aにおいて信号が伝送される伝送線が想定されている。第1配線71と第2配線72とは、少なくとも電気的に直接接しないように設けられている。図4A,4Bにおいては、第1配線71と第2配線72とが、捻れの関係をなしている場合を示している。そして、第1配線71と第2配線72との最短距離の位置又はその近傍位置以下、交差部と記載するに、第1ユニット素子5aが設けられている。第1配線71と接続されている第1スイッチ1の電極は第1ノード3aであり、第2配線72と接続されている第2スイッチ2の電極は第2ノード3cである。そして、第1スイッチ1と第2スイッチ2とが接続点が、共通ノード3bである。これにより、第1ユニット素子5aのONOFF状態に応じて、第1配線71と第2配線72との導通状態が制御できる。半導体装置4Aも同様の構成である。但し、半導体装置3Aが第1ユニット素子5aを含むのに対し、半導体装置4Aは第2ユニット素子5bを含む点で相違している。次に、半導体装置3Aの動作を説明する。このとき、第1ユニット素子5aを構成する第1スイッチ1及び第2スイッチ2は、共にOFF状態に設定されているとする。そして、1第1配線71にはセット電圧より低い正極性の高電圧が印加され、第2配線72には低電圧が印加されている場合、2第1配線71には低電圧が印加され、第2配線72にはセット電圧より低い正極性の高電圧が印加されている場合における、ノイズ等に対する第1ユニット素子5aの挙動を説明する。なお、本明細書においては、高電圧や低電圧の用語を用いるが、かかる用語は電圧値を特定するものではない。ユニット素子は、第1ノードと第2ノードとの電圧差及び、各ノードに印加されている電圧の極性により抵抗状態が変化するため、一方のノードに対して他方のノードの電圧値が高いか否かが要件となる。無論、電圧値がセット電圧やリセット電圧より大きいか否かにより抵抗状態が分かれるので、かかる電圧値を特定する必要がある場合には、セット電圧より低い正極性の高電圧等のように記載する。また、低電圧には、接地電位も含まれる。1第1配線71にセット電圧より低い正極性の高電圧が印加され、第2配線72に低電圧が印加されている場合このバイアス条件は、第1ノード3aの電圧VL1が第2ノード3cの電圧VL2より高いVL1>VL2ことを意味する。従って、第1スイッチ1は逆バイアスとなり、図2Cに示す抵抗変化特性に従って動作する。このバイアス条件では、第1スイッチ1はON状態に遷移することはない。即ち、第1スイッチ1にはON状態からOFF状態に遷移する方向の電圧が印可されていることになる。一方、このバイアス条件は、第2スイッチ2に対しては順バイアスなので、第2スイッチ2は図2Aに示す抵抗変化特性に従って動作する。即ち、第2スイッチ2はOFF状態からON状態に遷移する方向の電圧が印可されていることになる。このようなバイアス条件において、外部からのノイズ等が侵入した場合を考える。第2スイッチ2にはOFF状態からON状態に遷移する方向の電圧が印可されているので、ノイズ等が侵入すると、第2スイッチ2は誤動作して、ON状態に遷移する恐れがある。しかし、第1スイッチ1にはON状態からOFF状態に遷移する方向の電圧が印可されているので、ノイズ等が侵入しても、第1スイッチ1はOFF状態を維持する。従って、少なくとも第1スイッチ1がOFF状態を維持するため、第1ユニット素子5aはOFF状態を維持する。よって、第1ユニット素子5aは誤動作しない。2第1配線71に低電圧が印加され、第2配線72にセット電圧より低い正極性の高電圧が印加されている場合このバイアス条件は、第1ノード3aの電圧VL1が第2ノード3bの電圧VL2より低いVL1<VL2ことを意味する。従って、第1スイッチ1は順バイアスとなり、図2Aに示す抵抗変化特性に従って動作する。このとき第1スイッチ1はOFF状態からON状態に遷移する方向の電圧が印可されていることになる。一方、第2スイッチ2は逆バイアスとなり、図2Cに示す抵抗変化特性に従って動作する。従って、第2スイッチ2はON状態からOFF状態に遷移する方向の電圧が印可されていることになる。このようなバイアス条件において、外部からのノイズ等が侵入した場合を考える。第1スイッチ1にはOFF状態からON状態に遷移する方向の電圧が印可されているので、ノイズ等が侵入すると、第1スイッチ1は誤動作してON状態に遷移する恐れがある。一方、第2スイッチ2にはON状態からOFF状態に遷移する方向の電圧が印可されているので、ノイズ等が侵入しても、第2スイッチ2はOFF状態を維持する。従って、少なくとも第2スイッチ2がOFF状態を維持するため、第1ユニット素子5aはOFF状態を維持する。よって、第1ユニット素子5aは誤動作しない。次に、半導体装置3Bの動作を説明する。第2ユニット素子5bを構成する第1スイッチ1及び第2スイッチ2は、共にOFF状態に設定されているとする。そして、1第1配線71にはセット電圧より低い正極性の高電圧が印加され、第2配線72には低電圧が印加されている場合、2第1配線71には低電圧が印加され、第2配線72にはセット電圧より低い正極性の高電圧が印加されている場合における、ノイズ等による第2ユニット素子5bの挙動を説明する。1第1配線71にセット電圧より低い正極性の高電圧が印加され、第2配線72に低電圧が印加されている場合このバイアス条件は、第1ノードの電圧VL1が第2ノードの電圧VL2より高いVL1>VL2場合を意味する。従って、第1スイッチ1は順バイアスとなり、図2Aに示す抵抗変化特性に従って動作する。即ち、第1スイッチ1はOFF状態からON状態に遷移する方向の電圧が印可されていることになる。一方、第2スイッチ2は逆バイアスとなり、図2Cに示す抵抗変化特性に従って動作する。即ち、第2スイッチ2はON状態からOFF状態に遷移する方向の電圧が印可されていることになる。このようなバイアス条件において、外部からのノイズ等が侵入した場合を考える。第1スイッチ1にはOFF状態からON状態に遷移する方向の電圧が印可されているので、ノイズ等が侵入すると、第1スイッチ1は誤動作してON状態に遷移する恐れがある。一方、第2スイッチ2にはON状態からOFF状態に遷移する方向の電圧が印可されているので、ノイズ等が侵入しても第2スイッチ2はOFF状態を維持する。従って、少なくとも第2スイッチ2がOFF状態を維持するため、第2ユニット素子5bは誤動作することなく、OFF状態を維持する。2第1配線71に低電圧が印加され、第2配線72にセット電圧より低い正極性の高電圧が印加されている場合このバイアス条件は、第1ノードの電圧VL1が第2ノードの電圧VL2より低いVL1<VL2ことを意味する。従って、第1スイッチ1は逆バイアスとなり、図2Cに示す抵抗変化特性に従って動作する。即ち、第1スイッチ1はON状態からOFF状態に遷移する方向の電圧が印可されていることになる。一方、第2スイッチ2は順バイアスとなり、図2Aに示す抵抗変化特性に従って動作する。即ち、第2スイッチ2はOFF状態からON状態に遷移する方向の電圧が印可されていることになる。このようなバイアス条件において、外部からのノイズ等が侵入した場合を考える。第1スイッチ1にはON状態からOFF状態に遷移する方向の電圧が印可されているので、第1スイッチ1はノイズ等が侵入しても、OFF状態を維持する。一方、第2スイッチ2にはOFF状態からON状態に遷移する方向の電圧が印可されているので、ノイズ等が侵入すると、第2スイッチ2は誤動作してON状態に遷移する恐れがある。しかし、少なくとも第1スイッチ1がOFF状態を維持するため、第2ユニット素子5bは誤動作することなく、OFF状態を維持する。以上説明したように、第1ユニット素子又は第2ユニット素子にノイズ等が侵入した場合であっても、第1スイッチ又は第2スイッチのいずれか一方が、OFF状態を維持するので、第1ユニット素子や第2ユニット素子は誤動作OFFディスターブしない。ユニット素子は第1スイッチと第2スイッチとを直列接続して形成されているので、第1スイッチと第2スイッチとに加わっている電圧は、ユニット素子に印可されている電圧を第1スイッチ、第2スイッチの抵抗値で分圧した値となる。従って、ユニット素子に印加されている電圧差がセット電圧近傍であっても、ユニット素子はOFFディスターブを起さない。また、OFFディスターブを起こさない又は起こし難いユニット素子を半導体装置に用いることで、この半導体装置の信頼性が向上する。そして、半導体装置としてFPGAを想定した場合、かかるFPGAにユニット素子を用いることにより、信頼性の高いFPGAを製造できるようになる。加えて、セット電圧を下げてもユニット素子は誤動作しないことから、ユニット素子のONOFF状態を設定するためのプログラミング電圧フォーミング電圧を半導体装置の動作電圧に近づけることができるようになる。従って、ユニット素子を半導体装置に用いる際の電源供給に関する電源設計が容易になる。<第2実施形態>次に、本発明の第2実施形態を説明する。本実施形態においては、ユニット素子のプログラミングONOFF状態の設定を行う方法及び構成に関する。なお、第1実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。図5は、本実施形態にかかる半導体装置3B,4Bの構成図で、図5Aは第1ユニット素子5aを用いた半導体装置3Bの構成図、図5Bは第2ユニット素子5bを用いた半導体装置4Bの構成図である。半導体装置3B,4Bには、第1実施形態に対して、第1トランジスタ電源接続制御トランジスタ61と第1制御線75aとが複数追設されている。そして、第1トランジスタ61のゲートは、第1制御線75aに接続されている。従って、第1トランジスタ61は、この第1制御線75aの制御信号に応じてONOFFする。また、第1トランジスタ61のドレインには第1配線71が接続され、ソースには高電圧又は低電圧が印加されるようになっている。このような半導体装置3B,4Bの動作を説明する。なお、半導体装置3Bと半導体装置4Bとのプログラミング手順は略同じであるので、半導体装置3Bにおけるプログラミング手順を例に説明する。プログラミングとして、第1ユニット素子5aをON状態に遷移させて、第1配線71と第2配線72とを導通させる手順とする。従って、前提として、第1ユニット素子5aはOFF状態にある。バイアス条件として第1トランジスタ61のソースにセット電圧より高い正極性の高電圧を印加する。また、第2配線72に低電圧を印加する。従って、第1トランジスタ61がONすると、第1配線71には高電圧が印加される。このバイアス条件では、第1スイッチ1は逆バイアスとなり、OFF状態を維持するが、第2スイッチ2は順バイアスとなるので、ON状態に遷移する。次に、第1スイッチ1がOFF状態で第2スイッチ2がON状態の第1ユニット素子5aに対して、第1トランジスタ61のソースに低電圧を印加する。従って、第1トランジスタ61がONすると、第1配線71には低電圧が印加される。また、第2配線72には、セット電圧以下の正極性の高電圧を印加する。このバイアス条件では、第1スイッチ1は、順バイアスとなるので、ON状態に遷移する。一方、第2スイッチ2はON状態を維持する。従って、第1スイッチ1及び第2スイッチ2が共にON状態となり、第1配線71と第2配線72とは第1ユニット素子5aを介して導通する。第1ユニット素子5aが導通した後、第1トランジスタ61をOFFすることにより、第1配線71は電源から切り離される。従って、電源等に影響されることなく、第1配線71と第2配線72との間で信号伝送が行えるようになって、信号伝送の信頼性が向上する。<第3実施形態>次に、本発明の第3実施形態を説明する。なお、第2実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。図6は、本実施形態にかかる半導体装置3C,4Cの構成図で、図6Aは第1ユニット素子5aを用いた半導体装置3Cの構成図、図6Bは第2ユニット素子5bを用いた半導体装置4Cの構成図である。本実施形態は、第2実施形態に対して、第2配線72に接続された第2トランジスタ電源接続制御トランジスタ65と、この第2トランジスタ65を制御する第2制御線75bとが複数追設されている。即ち、第2実施形態においては、第1トランジスタ61のONOFにより、第1配線71と電源との接続が制御されるようにした。本実施形態においては、さらに第2トランジスタ65のONOFFにより、第2配線72と電源との接続が制御されるようにする。第1トランジスタ61のドレインには第1配線71が接続され、ソースには低電圧又は高電圧が印加されている。また、第2トランジスタ65のドレインには第2配線72が接続され、ソースには高電圧又は低電圧が印加されている。このような半導体装置3C,4Cの動作を説明する。なお、半導体装置3Cと半導体装置4Cとのプログラミング手順は略同じであるので、半導体装置3Cにおけるプログラミング手順を例に説明する。プログラミングとして、第1配線71と第2配線72とを導通させて、信号の伝送を行う場合の手順を説明する。従って、前提として、第1ユニット素子5aはOFF状態にある。先ず、第1トランジスタ61のソースに低電圧を印加し、第2トランジスタ65のソースにセット電圧より高い正極性の高電圧を印加する。そして、第1トランジスタ61及び第2トランジスタ65をONさせる。このバイアス条件では、第1スイッチ1は順バイアスとなりON状態に遷移するが、第2スイッチ2は逆バイアスとなるので、OFF状態を維持する。次に、第1トランジスタ61及び第2トランジスタ65をOFFして、第1トランジスタ61のソースにセット電圧より高い正極性の高電圧を印加し、第2トランジスタ65のソースに低電圧を印加する。その後、第1トランジスタ61及び第2トランジスタ65をONさせる。このバイアス条件では、第2スイッチ2は順バイアスとなるので、ON状態に遷移する。従って、第1スイッチ1及び第2スイッチ2が共にON状態となり、第1配線71と第2配線72とは第1ユニット素子5aを介して導通する。第1ユニット素子5aが導通した後、第1トランジスタ61及び第2トランジスタ65をOFFする。これにより、第1配線71及び第2配線72は、電源等から切り離される。従って、電源等に影響されることなく、第1配線71と第2配線72との間で信号の伝送が行えるようになる。このようにユニット素子のプログラミング時においてのみ、第1配線71及び第2配線72に高電圧又は低電圧が印加されるため、伝送する信号の送信元又は受信先に対するフォーミング電圧の影響が防止できる。以下、伝送する信号の送信元又は受信先を、単に信号部と記載する。このとき、送信元及び受信先が、第1配線71側であるか第2配線側であるかは問わない。<第4実施形態>次に、本発明の第4実施形態を説明する。なお、第3実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。図7は、本実施形態にかかる半導体装置3D,4Dの構成図で、図7Aは第1ユニット素子5aを用いた半導体装置3Dの構成図、図7Bは第2ユニット素子5bを用いた半導体装置4Dの構成図である。本実施形態は、第3実施形態に対して、ユニット素子5における共通ノード3bの電圧が制御される。このため、第3実施形態に対して、第3トランジスタ共通ノード電位制御トランジスタ63及び第3制御線75cが複数追設されている。また、この第3制御線75cへの制御信号の印加を制御するための第4トランジスタ63d及びこの第4トランジスタ63dを制御するための第4制御線75dが複数設けられている。そして、第3トランジスタ63のゲートは、第3制御線75cに接続されている。また、第3トランジスタ63のドレインは共通ノード3bに接続され、ソースには高電圧又は低電圧が印加されている。このような半導体装置3D,4Dの動作を説明する。なお、半導体装置3Dと半導体装置4Dとのプログラミング手順は略同じであるので、半導体装置3Dにおけるプログラミング手順を例に説明する。プログラミングとして、第1配線71と第2配線72とを導通させて、信号の伝送を行う場合の手順を説明する。従って、前提として、第1ユニット素子5aはOFF状態にある。図8は、図7に示す半導体装置3Dにおける主要要素を抽出して示した図である。なお、図8において、V1端子~V3端子は第1トランジスタ61、第2トランジスタ65、第3トランジスタ63の端子を示している。従って、各トランジスタがONすると、第1配線71と接続されている第1ノード3aはV1端子の電圧となり、共通ノード3bはV2端子の電圧となり、第2配線72と接続されている第2ノード3cは、V3端子の電圧となる。バイアス条件として、第1ノード3a及び第2ノード3cの電圧を低電圧に設定する。また、共通ノード3bの電圧をセット電圧以上の正極性の高電圧に設定する。そして、プログラミングする際には、第1トランジスタ61、第2トランジスタ65、第3トランジスタ63をONにする。これにより、第1スイッチ1及び第2スイッチ2は、共に順バイアスとなりON状態に遷移する。従って、第1配線71と第2配線72とは、第1ユニット素子5aを介して導通する。導通した後、第1トランジスタ61、第2トランジスタ65、第3トランジスタ63をOFFすることにより、第1配線71と第2配線72との間で信号を伝送することができる。逆に、第1配線71と第2配線72とを遮断する場合には、共通ノード3bを低電圧に設定し、第1ノード3a及び第2ノード3cにリセット電圧以上の正極性の高電圧を印加する。これにより、第1スイッチ1及び第2スイッチ2は、共に逆バイアスとなり、OFF状態に遷移する。従って、第1配線71と、第2配線72とは導通しなくなる。このように、第1スイッチ1及び第2スイッチ2の抵抗状態を同時に変えることができるので、プログラミングが容易に行える利点がある。従って、プログラミングミス等が軽減して、半導体装置の信頼性が向上する。また、かかる構成のユニット素子を高密度に設けることにより容易にクロスバースイッチが形成できる。さらに、このユニット素子のフォーミング電圧を低い電圧値に設定しても、ユニット素子は誤動作しないので、低消費電力かつ信頼性の高いクロスバースイッチが製造できる。そして、このクロスバースイッチをFPGA等の半導体装置に組み込むことも容易なので、当該半導体装置の低消費電力化及び高信頼性化が可能になる。さらに、クロスバースイッチのスイッチ部を多層配線層内に設けた場合には、その占有面積が小さいので、信号伝達時における充放電電流が低減できる。この意味からも、消費電力の低減が可能になる。<第5実施形態>次に、本発明の第5実施形態を説明する。なお、第3実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。図9は、第5実施形態にかかる半導体装置3E,4Eの構成図で、図9Aは第1ユニット素子5aを用いた半導体装置3Eの構成図、図9Bは第2ユニット素子5bを用いた半導体装置4Eの構成図である。第2実施形態で説明したように、ユニット素子5のプログラミングを行う際に、第1配線に電圧を印加する電源と、第1配線と、が切り離せるように第1トランジスタ61を設けた。これに対し、本実施形態では、プログラミング時において、電源を信号部と切り離すために、第1ユニット素子5aを挟むように第5トランジスタ信号部接続制御トランジスタ42が追設されると共に、この第5トランジスタ42を制御するための第5制御線75eが追設されている。なお、第1トランジスタ61をP型のMISMetalInsulatorSemiconductorトランジスタとすると、第5トランジスタ42はN型MISトランジスタが好ましい。無論、第1トランジスタ61をN型MISトランジスタとした場合には、第5トランジスタ42をP型MISトランジスタにしてもよい。このMISトランジスタとして、MOSMetalOxideSemiconductorトランジスタを用いることができる。第1トランジスタ61をP型MISトランジスタ、第5トランジスタ42をN型MISトランジスタ等のように、異なるタイプのトランジスタを用いると、第1制御線75aと第5制御線75eとに同じ制御信号を印加するだけで、第1配線71に接続する電源と信号部との接続状態が、プログラミング時ばかりでなく、信号伝送時においても制御できるようになる。この場合は、第1制御線75aと第5制御線75eとは、共用できるので、製造プロセスが簡略化できる利点がある。以下の説明では、第1トランジスタ61のゲートには第1制御線75aが接続され、第5トランジスタ42のゲートには第5制御線75eが接続されているとし、かつ、第1制御線75aと第5制御線75eとは共用されていないとする。第1トランジスタ61のドレイン及び第5トランジスタ42のソースは、第1ノード3aに接続されている。そして、第1トランジスタ61のソースには高電圧又は低電圧が印加されている。このとき、第5トランジスタ42のドレインには、信号部が接続されていることになる。このような半導体装置3E,4Eの動作を説明する。なお、半導体装置3Eと半導体装置4Eとのプログラミング手順は略同じであるので、半導体装置3Eにおけるプログラミング手順を例に説明する。プログラミングとして、第1配線71と第2配線72とを導通させて、信号の伝送を行う場合の手順を説明する。従って、前提として、第1ユニット素子5aはOFF状態にある。第5制御線75eに第5トランジスタ42をOFFさせる制御信号を印加すると共に、第1制御線75aに第1トランジスタ61をONさせる制御信号を印加する。これにより、第1配線71は信号部と切り離されると共に、セット電圧より高い正極性の高電圧又は低電圧が印加される。また、第2配線72は信号部と切り離されると共に、低電圧又は高電圧が印加される。このようなバイアス条件により、第1スイッチ1は逆バイアスとなりOFF状態を維持する。一方、第2スイッチ2は順バイアスとなるので、ON状態に遷移する。次に、第2スイッチ2がON状態の第1ユニット素子5aに対して、第1トランジスタ61のソースに低電圧を印加して第1配線71を低電圧に設定する。また、第2配線72にはセット電圧以下の正極性の高電圧を印加する。このバイアス条件では、第1スイッチ1は、順バイアスとなるので、ON状態に遷移する。一方、第2スイッチ2はON状態を維持する。従って、第1スイッチ1及び第2スイッチ2が共にON状態となり、第1配線71と第2配線72とは第1ユニット素子5aを介して導通する。第1ユニット素子5aが導通した後、第1トランジスタ61をOFFし、第5トランジスタ42をONすることにより、第1配線71は電源から切り離されると共に、信号部と接続される。従って、プログラミング時であるか否かにかかわらず、電源と信号部とは遮断された状態となり、電源により信号部が影響を受けなくなる。<第6実施形態>次に、本発明の第6実施形態を説明する。なお、第5実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。図10は、第6実施形態にかかる半導体装置3F,4Fの構成図で、図10Aは第1ユニット素子5aを用いた半導体装置3Fの構成図、図10Bは第2ユニット素子5bを用いた半導体装置4Fの構成図である。第5実施形態においては、第1配線71の両端に第1トランジスタ61と第5トランジスタ42とを設けて、プログラミング時であるか否かにかかわらず、電源と信号部とが遮断できるようにした。これに対し、本実施形態は、第2配線72に接続される電源と信号部とも遮断できるようにした。このため本実施形態にかかる半導体装置3F,4Fは、第5実施形態の半導体装置3E,4Eに対して、第6トランジスタ電源接続制御トランジスタ45、第7トランジスタ信号部接続制御トランジスタ46、第6制御線75f、第7制御線75gが追設されている。第6トランジスタ45はP型MISトランジスタとし、第7トランジスタ46はN型MISトランジスタとする。そして、第6トランジスタ45のゲートは第6制御線75fが接続され、第7トランジスタ46のゲートは第7制御線75gが接続されている。先にも説明したように、第6トランジスタ45をP型にした際には、第7トランジスタ46をN型にすると、第6制御線75fと第7制御線75gとの制御信号を同じ信号にすることが可能であるため、第7制御線75gと第6制御線75fとが共用できるようになる。そして、第5トランジスタ42のドレイン及び第6トランジスタ45のソースは、第1ノード3aに接続される。第1トランジスタ61のソースに高電圧又は低電圧を印加する。このとき、第6トランジスタ45のドレインには、信号部が接続されていることになる。また、第6トランジスタ45のドレイン及び第7トランジスタ46のソースは、第2ノード3cに接続される。第6トランジスタ45のソースに低電圧又は高電圧を印加する。このとき、第7トランジスタ46のドレインには、信号部が接続されていることになる。このような半導体装置3F,4Fの動作を説明する。なお、半導体装置3Fと半導体装置4Fとのプログラミング手順は略同じであるので、半導体装置3Fにおけるプログラミング手順を例に説明する。プログラミングとして、第1配線71と第2配線72とを導通させて、信号の伝送を行う場合の手順を説明する。従って、前提として、第1ユニット素子5aはOFF状態にある。第5制御線75eに第5トランジスタ42をOFFさせる制御信号を印加すると共に、第7制御線75gに第7トランジスタ46をOFFさせる制御信号を印加する。これにより、信号部は第1ノード3a、第2ノード3cと切り離される。この状態で、第1トランジスタ61のソースにセット電圧より高い正極性の高電圧を印加し、第6トランジスタ45のソースに低電圧を印加する。その後、第1トランジスタ61、第6トランジスタ45をONさせる。このようなバイアス条件により、第1スイッチ1は逆バイアスとなりOFF状態を維持するが、第2スイッチ2は順バイアスとなるので、ON状態に遷移する。次に、第1スイッチ1がOFF状態で第2スイッチ2がON状態の第1ユニット素子5aに対して、第1トランジスタ61のソースに低電圧を印加し、第6トランジスタ45のソースにセット電圧以上の正極性の高電圧を印加する。このバイアス条件では、第1スイッチ1は、順バイアスとなるので、ON状態に遷移する。一方、第2スイッチ2はON状態を維持する。従って、第1スイッチ1及び第2スイッチ2が共にON状態となり、第1配線71と第2配線72とは第1ユニット素子5aを介して導通する。第1ユニット素子5aが導通した後、第1トランジスタ61をOFF,第5トランジスタ42をON、第6トランジスタ45をOFF、第7トランジスタ46をONさせる。これにより、第1配線71及び第2配線72は、電源から切り離されると共に、信号部と接続される。従って、信号部は、電源と常に遮断することが可能になる。<第7実施形態>次に、本発明の第7実施形態を説明する。なお、第6実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。図11は、第7実施形態にかかる半導体装置3G,4Gの構成図で、図11Aは第1ユニット素子5aを用いた半導体装置3G、図11Bは第2ユニット素子5bを用いた半導体装置4Gの構成図である。第6実施形態においては、ユニット素子のプログラミング時における電源が第1配線71や第2配線72に接続されている信号部に影響を与えないように、第1トランジスタ61,第5トランジスタ42~第7トランジスタ46等を設けた。本実施形態は、このような構成に対して、さらに共通ノード3bの電位が制御できるようにした。即ち、本実施形態は、第6実施形態に対して、第8トランジスタ共通ノード電位制御トランジスタ43、第9トランジスタ共通ノード電位制御トランジスタ44、第8制御線75h、第9制御線75iが複数追設されている。また、この第9制御線75iへの制御信号の印加を制御するための第10トランジスタ47及びこの第10トランジスタ47を制御するための第10制御線75jが複数設けられている。第8制御線75hは第8トランジスタ43のゲートに接続され、第9制御線75iは第9トランジスタ44のゲートに接続されている。先に説明したように、第8トランジスタ43をP型MISトランジスタとした場合には、第9トランジスタ44をN型MISトランジスタにすることで、第8制御線75hと第9制御線75iとに印加する制御信号を同じ信号とすることができる。第8トランジスタ43と第9トランジスタ44とのドレインは、共通ノード3bに接続され、第8トランジスタ43のソースには高電圧が印加され、第9トランジスタ44のソースには低電圧が印加されている。このような半導体装置3G,4Gの動作を説明する。なお、半導体装置3Gと半導体装置4Gとのプログラミング手順は略同じであるので、半導体装置3Gにおけるプログラミング手順を例に説明する。プログラミングとして、第1配線71と第2配線72とを導通させて、信号の伝送を行う場合の手順を説明する。従って、前提として、第1ユニット素子5aはOFF状態にある。図12は、図11に示す半導体装置3Gにおける主要要素を抽出して示した図である。図12において、第1トランジスタ61の端子V1には高電圧又は低電圧が印加され、第6トランジスタ45の端子V3には低電圧又は高電圧が印加されているとする。また、第8トランジスタ43の端子V2には高電圧又は低電圧が印加され、第9トランジスタ44の端子V5には低電圧又は高電圧が印加されている。そして、第5トランジスタ42の端子V4、第7トランジスタ46の端子V6には、信号部が接続されるとする。このような条件の下で、第1トランジスタ61と第5トランジスタ42、第8トランジスタ43と第9トランジスタ44、第6トランジスタ45と第7トランジスタ46のONOFFが、それぞれ逆になるように各制御線に制御信号を印加する。例えば、第1トランジスタ61をONさせる場合には、第5トランジスタ42をOFFさせる。第1ユニット素子5aをON状態にプログラムする。このとき、第1トランジスタ61の端子V1、第6トランジスタ45の端子V3には低電圧が印加されているとする。このようなバイアス条件の下で、第5トランジスタ42、第7トランジスタ46、第9トランジスタ44をOFFにすると共に、第1トランジスタ61及、第8トランジスタ43、第6トランジスタ45をONにする。これにより、第1ノード3a、第2ノード3cは、信号部と切り離されると共に、低電圧が印加される。また、共通ノード3bは、高電圧が印加される。従って、第1スイッチ1及び第2スイッチ2は、共に順バイアスとなりON状態に遷移する。よって、第1配線71と第2配線72とは、第1ユニット素子5aを介して導通する。導通した後、第1トランジスタ61、第5トランジスタ42、第7トランジスタ46をONにすると共に、第1トランジスタ61、第8トランジスタ43、第6トランジスタ45、第9トランジスタ44をOFFにする。これにより、第1ノード3a、第2ノード3c、共通ノード3bは電源から切り離されると共に、第1ノード3a,第2ノード3cは信号部に接続されて、信号の伝送が可能になる。逆に、第1配線71と第2配線72とを遮断する場合第1ユニット素子5aをOFF状態にプログラムするときは、第1トランジスタ61の端子V1、第6トランジスタ45の端子V3に高電圧を印加する。そして、第5トランジスタ42、第7トランジスタ46、第8トランジスタ43をOFFにすると共に、第1トランジスタ61、第6トランジスタ45、第9トランジスタ44をONにする。これにより、第1ノード3a及び第2ノード3cは、信号部と切り離されると共に、高電圧が印加される。また、共通ノード3bには低電圧が印加される。従って、第1スイッチ1及び第2スイッチ2は、共に逆バイアスとなりOFE状態に遷移する。よって、第1配線71と第2配線72との導通が遮断される。その後、第5トランジスタ42、第7トランジスタ46をONにすると共に、第1トランジスタ61、第6トランジスタ45、第8トランジスタ43、第9トランジスタ44をOFFにする。以上により、第1配線71と第2配線72との導通が制御できる。従って、信号部は常に電源と切り離され、かつ、一度の処理で、ユニット素子のプログラミングができるので、プログラミング処理が容易になると共に、正確に行えるようになる。なお、第1配線71と第2配線72とが遮断されている際に、ノイズ等により第1スイッチ1又は第2スイッチ2が誤動作する恐れがある。しかしながら、これまで説明したように、第1スイッチ1又は第2スイッチ2が誤動作しても、同時にON状態に遷移することがないため、第1ユニット素子5aはOFF状態を維持する。従って、OFFディスターブを防ぐことができる。よって、かかる構成により、半導体装置の誤動作が防止できるため、高信頼が向上する。<第8実施形態>次に、本発明の第8実施形態を説明する。なお、第1実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。図13は、本実施形態にかかる半導体装置3H,4Hの構成図で、図13Aは第1ユニット素子5aを用いた半導体装置3Hの構成図、図13Bは第2ユニット素子5bを用いた半導体装置4Hの構成図である。また、図14は、半導体装置3Hのパターン構造を示した図で、図14Aは配線のレイアウト図、図14Bは配線及び第1ユニット素子の斜視図である。また、図15はトランジスタのレイアウト図である。図14等において、層間絶縁膜等は図示省略している。なお、レイアウト等は種々の構成が考えられ、図14、図15に示す構成は例示であることを付言する。本実施形態においては、ユニット素子5を構成する第1スイッチ1及び第2スイッチ2が一時的に短絡できるようにした。このため、第1実施形態にかかる半導体装置3A,4Aに対して、第11トランジスタ66、第12トランジスタ67、第11制御線75k、第12制御線75mが複数追設されている。なお、図14においては、第11トランジスタバイパストランジスタ66、第12トランジスタバイパストランジスタ67、第11制御線75k、第12制御線75mは仮想線により示されている。そして、第11トランジスタ66のソースとドレインとは、第1ノード3aと共通ノード3bとに接続され、第12トランジスタ67のソースとドレインとは、第2ノード3cと共通ノード3bとに接続されている。また、第11トランジスタ66のゲートは第11制御線75kに接続され、第12トランジスタ67のゲートは第12制御線75mに接続されている。第11トランジスタ66と第12トランジスタ67とは、第1ユニット素子5aのプログラミング時以外は、共にOFFにする必要がある。図15に示すように、第11トランジスタ66のゲート66aと第12トランジスタ67のゲート67aとは並設されて、第11トランジスタ66のドレイン66cと第12トランジスタ67のソース67bとは、1つの接合層により共用されている。このように接合層を共用することにより、第11トランジスタ66と第12トランジスタ67との配置が最密配置構造となり、第1スイッチ1と第2スイッチ2との距離を短くすることが可能になる。即ち、信号伝送が高速に行える。また、ユニット素子の占有面積が小さくなる。なお、図15においては、各トランジスタ66,67のゲート電極が制御線を兼ねて図面上下方向に延設されることにより、各トランジスタが図面左右方向に最密配置された場合を示しているが、この逆であっても良い。即ち、各トランジスタ66,67のゲート電極が制御線を兼ねて図面左右向に延設されて、各トランジスタを図面上下方向に最密配置してもよい。図14Bに示すように、第1配線71の上に第1スイッチ1が形成され、接続線6aを介して接続線6bが設けられている。接続線6bの他方端の下層には接続線6cを介して第2スイッチ2が設けられている。第2スイッチ2における第2電極が接続線6d及び接続線6eを介して第2配線72に接続されている。共通ノードをなす接続線6bは、接続線6eを介して接続線6gに接続されている。そして、第11トランジスタ66のソース端子は第1配線に接続され、第12トランジスタ67のドレイン端子は接続線6dに接続されている。また、第11トランジスタ66のドレイン端子及び第12トランジスタ67のソース端子は接続線6gに接続されている。第1ユニット素子5aのプログラミングを説明する。なお、半導体装置3Hと半導体装置4Hとのプログラミング手順は略同じであるので、半導体装置3Hにおけるプログラミング手順を例に説明する。第1配線71にセット電圧以上の正極性の高電圧を印加し、第2配線72に低電圧を印加する。そして、第11トランジスタ66がON、第12トランジスタ67がOFFするように、第11制御線75k及び第12制御線75mに制御信号を印加する。第11トランジスタ66がONすると、第1スイッチ1はショート状態となるため、共通ノード3bの電圧は第1配線71の電圧と同じセット電圧以上の正極性の高電圧となる。一方、第12トランジスタ67がOFFであるので、第2ノード3cは第2配線72の低電圧となる。従って、第2スイッチ2は、順バイアスとなりON状態に遷移する。次に、第1配線71に低電圧を印加し、第2配線72に高電圧を印加する。そして、第11トランジスタ66をOFF、第12トランジスタ67をONにする。これにより、第2スイッチ2はショート状態となり共通ノード3bには高電圧が印加され、第1ノード3aには低電圧が印加される。従って、第1スイッチ1は順バイアスとなり、ON状態に遷移する。以上により、第1スイッチ1及び第2スイッチ2が共にON状態に遷移するので、第1ユニット素子5aはON状態となる。従って、第1配線71と第2配線72との間で信号の伝送が可能になる。一方、第1ユニット素子5aをOFF状態にする場合には、第1配線71に低電圧を印加し、第2配線72にセット電圧以上の正極性の高電圧を印加する。そして、第11トランジスタ66がON、第12トランジスタ67がOFFとなるように、第11制御線75k及び第12制御線75mに制御信号を印加する。第11トランジスタ66がONすると、第1スイッチ1はショート状態となるため、共通ノード3bの電圧は第1配線71の電圧と同じ低電圧となる。このとき第12トランジスタ67はOFFであるので、第2ノード3cには第2配線72の高電圧が印加される。従って、第2スイッチ2は、逆バイアスとなりOFF状態に遷移する。次に、第1配線71に高電圧を印加し、第2配線72に低電圧を印加する。そして、第11トランジスタ66をOFF、第12トランジスタ67をONにする。これにより、第2スイッチ2はショート状態となり共通ノード3bには低電圧が印加されると共に、第1ノード3aには高電圧が印加される。従って、第1スイッチ1は逆バイアスとなり、OFF状態に遷移する。以上により、第1スイッチ1及び第2スイッチ2は共にOFF状態に遷移して、第1ユニット素子5aはOFF状態となる。従って、第1配線71と第2配線72とは遮断される。なお、第1ユニット素子5aがOFF状態にあるときに、ノイズ等の影響で第1スイッチ1又は第2スイッチ2が誤動作しても、必ず一方のスイッチがOFF状態を維持する。従って、OFFディスターブを防ぐことができる。よって、かかるユニット素子を備える半導体装置は誤動作を起こすことが無くなり、高信頼化且つ低電圧化が図れる。第1ユニット素子5aをON状態に遷移させる際には、他の第1配線及び第2配線には中間電圧を印加しておくことが好ましい。即ち、図13Aには、半導体装置3Hが備える複数の第1ユニット素子5a、第1配線71、第2配線72のうち、4つの第1ユニット素子、2本の第1配線及び第2配線が例示されている。そこで、図13Aのように、第1ユニット素子5a5aA、5aB、5aC、5aD、第1配線7171A,71B、第2配線7272A、72Bのように記載して区別する。そして、第1ユニット素子5aAのみをON状態に遷移させる場合を考える。このとき、第1配線71A及び第2配線72Aが用いられ、第1配線71Aに高電圧が印加され、第2配線72Aには低電圧が印加されている。このとき、プログラミング対象である第1ユニット素子5aAの第2スイッチ2をONに遷移させるために第11トランジスタ66をON、第12トランジスタをOFFとする。これにより第1ユニット素子5aA、5aBの共通ノードは高電圧が印加され、他の第1ユニット素子5aC、5aDの共通ノードは不定電位となる。また、第1ユニット素子5aA、5aCの第2ノードは低電圧が印加され、他の第1ユニット素子5aB、5aDの第2ノードは、不定電位となる。この場合、プログラミング対象でない第1ユニット素子5aB~5aDの共通ノード又は第2ノードの電位が何らかの理由で変動した場合には、これら第1ユニット素子5aB~5aDが誤動作してON状態に遷移することが起きる。従って、プログラミング対象でない第1ユニット素子5aB~5aDの共通ノード又は第2ノードの電位も固定電位とすることが必要となる。そこで、プログラミング対象でない第1ユニット素子5aB~5aDの共通ノード又は第2ノードの電位を低電圧に設定したとする。この場合には、上述した誤動作は起きないことになる。ところが、第1配線71Aと第1配線71Bとの間の絶縁が不十分の場合には、第1配線71Aと第1配線71Bと間で、リーク電流が流れる。このため、電源から第1配線71Aに印加した電圧がリーク電流により電圧降下して、プログラミング対象である第1ユニット素子5aAの共通ノードに適正に加わらなくなる場合がある。即ち、適正なプログラミングが行えない場合が生じる。このような事情を勘案して、プログラミング対象でない第1ユニット素子5aB~5aDにのみ接続されている第1配線71Bや第2配線72Bに中間電圧を印加する。この中間電圧とは、高電圧と低電圧との中間の電圧である。これにより、例えリーク電流が流れても、そのリーク電流量を小さくできるので、適正なプログラミングが可能になる。<第9実施形態>次に、本発明の第9実施形態を説明する。なお、第1実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。図16は、本実施形態にかかる半導体装置3I,4Iの構成図で、図16Aは第1ユニット素子5aを用いた半導体装置3Iの構成図、図16Bは第2ユニット素子5bを用いた半導体装置4Iの構成図である。本実施形態にかかる半導体装置3I,4Iは、第1実施形態にかかる半導体装置3A,4Aに対して、第13トランジスタ68、第13制御線75n、第14制御線75pが追設されている。第13トランジスタのドレインは共通ノード3b、ソースは第13制御線75n、ゲートは第14制御線75pに接続されている。このような半導体装置3I,4Iの動作を説明する。なお、半導体装置3Iと半導体装置4Iとのプログラミング手順は略同じであるので、半導体装置3Iにおけるプログラミング手順を例に説明する。プログラミングとして、第1配線71と第2配線72とを導通させて、信号の伝送を行う場合の手順を説明する。従って、前提として、第1ユニット素子5aはOFF状態にある。第13制御線にセット電圧以上の正極性の高電圧を印加し、第1配線及び第2配線に低電圧を印加する。このバイアス条件で、第14トランジスタがONするように第14制御線75pに制御信号を印加する。これにより、第1スイッチ1及び第2スイッチ2は順バイアスとなりON状態に遷移する。従って、第1ユニット素子5aはON状態となる。その後、第13トランジスタ68をOFFにする。これにより、共通ノード3bは第13制御線75nから切り離されて、第1配線71と第2配線72とを介した信号の伝送が行えるようになる。第1配線71と第2配線72とを遮断する場合には、第1配線71及び第2配線72に高電圧を印加し、第13制御線75nに低電圧を印加する。そして、第13トランジスタ68をONにする。これにより、第1スイッチ1及び第2スイッチ2は逆バイアスとなり、OFF状態に遷移する。従って、第1ユニット素子5aはOFF状態となる。その後、第13トランジスタ68をOFFにする。これにより、第1配線71と第2配線72とは遮断される。なお、第1ユニット素子5aがOFF状態にあるときに、ノイズ等の影響で第1スイッチ1又は第2スイッチ2が誤動作しても、第1スイッチ1又は第2スイッチ2のいずれか1方がOFF状態を維持するため、OFFディスターブの発生が防止される。これまで説明した各実施形態においては第1配線71、第2配線72は捻れの関係をなして設けられ、第1制御線75a~第14制御線75pは、これら第1配線71や第2配線72と平行に設けた。しかしながら、本発明は、各制御線を第1配線71や第2配線72と平行に設けることを要件とするものではなく、互いに電気的に接触しないことを要件としている。例えば、図17に示すように、制御線を第1配線71や第2配線72と非平行に設けることが可能である。図17は、第13制御線75n及び第14制御線75pを第1配線71及び第2配線72に対して非平行に配置した場合の半導体装置の構成図である。図17Aは第13制御線75nと第14制御線75pとが、共に第1配線71と第2配線72とに対し非平行の場合、図17Bは、第13制御線75nが、第1配線71と第2配線72とに対し非平行で、第14制御線75pが第2配線72に対し平行の場合、図17Cは、第14制御線75pが、第1配線71と第2配線72とに対し非平行で、第13制御線75nが第1配線71に対し平行の場合、を示している。第13制御線75nや第14制御線75pを第1配線71や第2配線72と平行に設けた場合には、これら制御線と配線との容量結合等により、信号伝送の遅延を起こす場合がある。しかし、図17に示すように、第13制御線75nや第14制御線75pを第1配線71及び第2配線72と非平行に設けることにより、かかる容量結合が小さな値となるので、信号の伝送遅延等が抑制できる利点がある。<第10実施形態>次に、本発明の第10実施形態を説明する。なお、第1実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。図18は、第1ユニット素子5aの模式図で、図18Aは第1ユニット素子5aの構造模式図、図18Bは第1スイッチ1と第2スイッチ2と詳細構造模式図である。第1ユニット素子5a及び第2ユニット素子5bを形成する第1スイッチ1及び第2スイッチ2は、同じ構成である。そこで、以下の説明では、第1ユニット素子5aを例に説明する。第1スイッチ1及び第2スイッチ2は、イオン伝導体13、第1電極11、第2電極12を備え、イオン伝導体13が第1電極11と第2電極12とで挟まれている。イオン伝導体13は、抵抗変化機能を持つ材料により形成されている。第1電極11は、イオン伝導体13に接触して設けられている。そして、第1電極11がイオン伝導体13に金属イオンを供給する。なお、第2電極12は、第1電極11よりもイオン化し難い材料により形成されている。イオン伝導体13には、有機物、有機シロキサン、炭化酸化ケイ素、酸化シリコンタンタル、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化ケイ素、酸化チタン、のいずれかを含む材料を用いることができる。また、第1電極11には、銅を主成分とする材料を用いることができ、第2電極12には、ルテニウム又は白金を含む材料を用いることができる。ここで、銅を主成分とする材料とは、銅の含有率が95以上の材料を意味する。一般に、この含有率以下の場合には、電気抵抗が増加するため、配線材として不適切なことが多い。このような材料を用いてユニット素子を形成することにより、ユニット素子の動作信頼性が向上する。なお、第1ユニット素子5aの第1スイッチ1と第2スイッチ2とを同極接続する際に、第1スイッチ1と第2スイッチ2とのイオン伝導体13を一体に形成することも可能である。図19は、第1スイッチ1と第2スイッチ2とのイオン伝導体13が一体に形成された第1ユニット素子5aを示す構造模式図で、第1スイッチ1と第2スイッチ2との第1電極11が分離して形成されて接続部材76により接続されている。このように、第1スイッチ1と第2スイッチ2とのイオン伝導体13を一体に形成することで、第1スイッチ1と第2スイッチ2とのイオン伝導体13を分離して形成する場合に比べ、製造が用になる利点がある。<第11実施形態>次に、本発明の第11実施形態を説明する。なお、第10実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。第1ユニット素子5a及び第2ユニット素子5bを形成する第1スイッチ1及び第2スイッチ2は、同じ構成である。そこで、以下の説明では、第1ユニット素子5aを例に説明する。図20は、第1ユニット素子5aの模式図で、図20Aは第1ユニット素子5aの構造模式図、図20Bは第1ユニット素子5aの詳細構造模式図である。また、図21は、図20に示す第1ユニット素子5aと接続方法が異なる構成を示す第1ユニット素子5aの模式図である。即ち、図21Aは第1ユニット素子5aの模式図、図21Bは第1スイッチ1と第2スイッチ2との詳細構成を示した模式図、図21Cはイオン伝導体13が複数の遷移金属酸化物層により形成されている場合の結線模式図である。なお、図21Bは、図18において示した第1ユニット素子5aの構成に対応し、図21Cは図20において示した第1ユニット素子5aの構成に対応する。本実施形態におけるイオン伝導体13は、第1遷移金属酸化膜層103と第2遷移金属酸化膜層104とで構成されている。即ち、第1スイッチ1及び第2スイッチ2は、第1遷移金属酸化膜層103と第2遷移金属酸化膜層104との積層体からなるイオン伝導体13を含んでいる。そして、第1電極11、第1遷移金属酸化膜層103、第2遷移金属酸化膜層104、第2電極12の順で積層されている。このとき、第1遷移金属酸化膜層103は、酸化チタン又は酸化ニッケルを含む材料により形成されている。また、第2遷移金属酸化膜層104は、酸化タンタル、酸化ジルコニウム、酸化ハフニウムの少なくとも1つを含む材料により形成されている。このように第1スイッチ1の第1電極11と第2スイッチ2の第1電極11とを一体に形成することにより、少なくともこれらを別体に形成する場合より作業工程が削減できる利点がある。また、第1スイッチ1の第1電極11と第2スイッチ2の第1電極11とを別体に形成して、接続部材により接続する場合に比べ、プロセスの信頼性が向上する。加えて、第1スイッチ1と第2スイッチ2との距離が短くできるため、集積化が図れると共に、信号遅延が抑制される利点がある。<第12実施形態>次に、本発明の第12実施形態を説明する。なお、第11実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。図22は、第11実施形態において説明した第1ユニット素子5aを用いた半導体装置3Aの断面模式図である。なお、第1スイッチ1と第2スイッチ2は、図21B又は図21Cに示したように第1電極11同士が一体に形成されている。そして、第1ユニット素子5aは半導体基板302上に設けられた多層配線層303,304,307,308、311,312,313,317内に設けられている。即ち、第1スイッチ1は、第1電極11と、第2電極12と、第1電極11と第2電極12の間に介在するイオン伝導体13を備える。第1スイッチ1と第2スイッチ2との第1電極11同士が一体化して設けられて、共通ノード3bを形成している。第1電極11は接続線例えば、図14Bに示す接続線6bを兼ねており、第1電極11とイオン伝導体13との間に絶縁性バリア膜307が設けられている。この絶縁性バリア膜307には、第1電極11と挿通する2つの開口部77a,7bが形成されて、この開口部7を埋めるようにイオン伝導体13が埋め込まれている。このときイオン伝導体13は第1スイッチ1と第2スイッチ2とに対応して2つ並設されている。そして、各イオン伝導体13の上に第1スイッチ1と第2スイッチ2とに対応した2つ第2電極12が形成され、各第2電極12の上に層間接続線をなすプラグ315a、315bが形成されている。これらのプラグ315a,315bの上には、第1ノード3a又は第2ノード3cをなす第1配線71又は第2配線72が形成されている。次に、第2ユニット素子5bを備える半導体装置について説明する。図23は、第2ユニット素子5bを用いた半導体装置4Aの断面模式図である。第2ユニット素子5bは、第1ユニット素子5aと同様に、半導体基板302上に設けられた多層配線層303,304,307,308、311,312,313,317内に設けられている。そして、半導体基板302上に2つの第1電極11a,11bが並設され、この第1電極11a,11bの上にイオン伝導体13が形成されている。イオン伝導体13の上には第2電極12同士が一体化して設けられて、共通ノード3bを形成している。なお、2つの第1電極11は、第1ノード3a及び第2ノード3cを形成する。第1電極11a,11bとイオン伝導体13との間には2つの開口部7を備える絶縁性バリア膜307が形成されて、この開口部7を埋めるようにイオン伝導体13が設けられている。このときイオン伝導体13は、第1スイッチ用と第2スイッチ用とに、別々に設けられている。即ち、イオン伝導体13は、図18に示した構成である。第2電極12の上には、層間接続線をなすプラグ315a、315bが形成され、これらのプラグ315a、315bの上に共通ノード3bをなす接続部材314が設けられている。かかる構成により、第1ユニット素子や第2ユニット素子を半導体装置における多層配線層を形成する際に製造することができるので、既存の半導体装置における製造プロセスの大幅に変える必要が無くなる。従って、既存の製造プロセスがそのまま適用できるため、安価に、且つ、信頼性の高いユニット素子を備えた半導体装置が製造できるようになる。なお、第2ユニット素子5bを備える半導体装置として、上記構成に限定されず、例えば図24に示す構成であっても良い。図24に示す構成は、図19に示した構成に対応し、第1スイッチ用のイオン伝導体と、第2スイッチ用のイオン伝導体とが1つのイオン伝導体13として形成されている。即ち、第2ユニット素子5bは、並設された2つの第1電極11a,11bの上に開口部7は並設された絶縁性バリア膜307が設けられている。開口部7は、第1スイッチ1の第1電極11aと第2スイッチ2の第1電極11bとに跨って形成されているので、この開口部7を埋めるようにイオン伝導体13を形成することにより、第1スイッチ1と第2スイッチ2とのイオン伝導体13が一体に形成される。図22~図24に用いられる第1電極11は、銅等の金属イオンの供給源となる元素を主成分とした材料が用いられる。また、第2電極12には第1電極11よりもイオン化し難いルテニウム又は白金等の材料が用いられる。イオン伝導体13には金属イオンが伝導する有機シロキサン等の有機物や、炭化酸化ケイ素、酸化シリコンタンタル、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化ケイ素、酸化チタンの少なくとも1つを含む材料が用いられる。なお、銅等の元素を主成分とするとは、銅等の含有率が95以上であることをいう。一般にこれ以下の銅含有率になると、配線抵抗が増加する。かかる構成により、第1ユニット素子や第2ユニット素子を半導体装置における多層配線層を形成する際に製造することができるので、既存の半導体装置における製造プロセスの大幅に変える必要が無くなる。従って、既存の製造プロセスがそのまま適用できるため、安価に、且つ、信頼性の高いユニット素子を備えた半導体装置が製造できるようになる。次に、図24に示す半導体装置を試作して、ユニット素子の電圧-電流特性を測定した。図25は、試作した半導体装置の断面図であり、図26は、各ノードに電圧を印加したときの電圧-電流特性の測定結果を示している。図26Aは、第1スイッチ1及び第2スイッチ2がON状態に遷移する際に流れる電流の測定結果である。図26Bは、第1スイッチ1及び第2スイッチ2がOFF状態に遷移する際に流れる電流の測定結果である。図26Cは、ON状態又はOFF状態に遷移した際に第2ユニット素子に流れる電流の印加電圧依存性を示している。初期状態において第2ユニット素子5bはOFF状態であるため、第1ノード3aと第2ノード3cとの間の抵抗値は、図26Cに示す曲線OFF1のように変化し、約108Ωであった。即ち、第2ユニット素子5bはOFF状態であることが確認できた。続いて、第2ユニット素子5bをON状態に遷移させるため、第1ノード3aと共通ノード3bとの間に第1スイッチが順バイアスとなるように電圧を印可し、次いで、共通ノード3bと第2ノード3cの間に第2スイッチが順バイアスとなるように電圧を印加する。なお、共通ノード3bに低電圧が印加された場合には、第1ノード3a、第2ノード3cには正極性の高電圧が印加される。このようなバイアス条件で第1スイッチ1に流れる電流を電流Igs、第2スイッチ2に流れる電流を電流Igdとする図26A参照。そして、第1スイッチ及び第2スイッチの抵抗変化は急激に起きるため、電流測定に際しては、電流値が100μAに制限している。そして、電流値が100μAの時の電圧をセット電圧としている。この定義に従えば、図26Aに示すように、セット電圧は約2Vであった。第2ユニット素子5bが、ON状態に遷移したことを確認するため、第1ノード3aと第2ノード3cとの間の電圧-電流特性を測定すると、図26Cの曲線ONが得られた。この曲線から第2ユニット素子5bの抵抗値は約600Ωであり、第2ユニット素子5bはON状態に遷移していることが確認できた。次に、第2ユニット素子5bをOFF状態に遷移させるため、第1ノード3a及び第2ノード3cに低電圧を印加し、共通ノード3bに正極性の高電圧を印加した。図26Bは、このバイアス条件のもとで、第1スイッチ1に流れる電流Igs及び第2スイッチ2に流れる電流Igdを測定した結果である。共通ノード3bに印加している電圧が約1Vを越えると、電流Igs,Igdは減少し始める。このことは、第2ユニット素子の抵抗値が増大し始めたことを意味している。この抵抗値の増大が、第2ユニット素子がOFF状態に遷移したためであることを確認するために、第1ノード3aと第2ノード3cとの電圧-電流特性を測定した。この測定により、図26Cにおける曲線OFF2が得られた。曲線OFF2は、曲線OFF1と略一致している。従って、第2ユニット素子5bは、OFF状態に遷移したことが確認できた。以上説明したように、第2ユニット素子5bは、ON状態とOFF状態とに遷移し、かつ、電圧印加を停止しても、遷移状態は保持されていることが確認できた。即ち、第2ユニット素子5bは、不揮発メモリスイッチとして機能していることが確認できた。次に、第2ユニット素子の信頼性ディスターブ特性を評価した。図27は、125°Cの環境温度下におけるOFF状態の第2ユニット素子5bの電流-電圧特性を複数回測定した結果を示している。なお、図27Aは第1ノード3aと第2ノード3cとの間に電圧を印加した場合の電流値Ids、図27Bは共通ノード3bと第2ノード3cとの間に電圧を印加した場合の電流値Igsを示している。図27Aにおいては4V付近で電流値Idsが急激に増大している。一方、図27Bにおいて約2V付近で電流値Igsは急激に増大している。電流値Igsは、第2スイッチ2を流れる電流であるので、約2Vで第2スイッチ2はON状態に遷移していることが解る。このことが、第2スイッチ2が誤動作して、ON状態に遷移したことを示している。これに対し、電流値Idsは第2ユニット素子5bを流れる電流値であることから、OFF状態の第2ユニット素子5bは絶縁破壊を起こしていることがわかる。しかし、第2スイッチ2が誤動作した電圧が2Vで、第2ユニット素子5bの絶縁破壊電圧が4Vなので、第2ユニット素子5bは第2スイッチ2が誤動作しても、OFF状態を維持していることが確認できた。即ち、第2ユニット素子のOFFディスターブが防止されている。以上より、第1ノード3aと第2ノード3cとの耐圧絶縁破壊電圧が、プログラミング電圧よりも大きいので、このようなユニット素子を用いた半導体装置の信頼性が向上していることが実証できた。ここで、OFFディスターブ特性を改善するために注意すべき点について述べる。ユニット素子の絶縁信頼性を確保するためには、第1スイッチ1と第2スイッチ2との双方の絶縁抵抗OFF抵抗が、可能な限り同じ値を持つことが好ましい。これは、第1スイッチと第2スイッチのOFF抵抗値が異なると、各スイッチに印加される電圧が等しくならず、一方のスイッチに高い電圧が印加される可能性があるためである。このように第1スイッチと第2スイッチのOFF抵抗値を同じ値にするためには、図25に示した開口部7が第1電極11aと第1電極11bとに対して均等に開口することが好ましい。即ち、開口部7の中心位置と、第1電極11aと第1電極11bとの間の中心位置とが一致するように、開口部7を形成することが好ましい。このように形成することにより、イオン伝導体13と第1電極11a,11bとが接する面積が同じにできるので、OFF抵抗値を略同じ値にすることが可能になる。図28は、従来の2端子型のスイッチ素子本実施形態において第1スイッチ又は第2スイッチのみにより形成されたユニット素子に対応を用いた半導体装置の動作特性と本実施例にかかる半導体装置の動作特性とを比較した図である。従来の2端子型の動作特性と本実施例にかかる半導体装置の動作特性とを比較した場合、本実施例にかかる半導体装置は、印加電圧が1Vとしたときの寿命予測は、10年108secから100万年以上に増加していることがわかる。以上のように、幾つかの好適な実施形態及び実施例により本発明を説明したが、これら実施形態および実施例は、本発明を限定する物ではなく、また限定されない。また、上記説明では、第1配線と第2配線とのスイッチ機能をなすユニット素子を備える半導体装置について述べたが、本発明はこのような半導体装置に限定されるものではない。例えば、DRAMDynamicRandomAccessMemory、SRAMStaticRandomAccessMemory、フラッシュメモリ、FRAMFerroElectricRandomAccessMemory、MRAMMagneticRandomAccessMemory、バイポーラトランジスタ等のようなメモリ回路を有する半導体装置、マイクロプロセッサなどの論理回路を有する半導体装置、あるいはそれらを同時に掲載したボードやパッケージ等の配線に対しても適用することができる。また、本発明にかかるユニット素子は、半導体装置に対して用いられる電子回路装置、光回路装置、量子回路装置、マイクロマシン、MEMSMicroElectroMechanicalSystemsなどのスイッチングにも適用することができる。さらに、本発明ではスイッチ機能で実施例を中心に説明したが、不揮発性と抵抗変化特性の双方を利用したメモリ素子などに用いることもできる。本明細書を読んだ後であれば、当業者にとって等価な構成要素や技術による数多くの変更および置換が容易であることが明白であるが、このような変更および置換は、添付の請求項の真の範囲および精神に該当するものであることは明白である。この出願は、2010年9月28日に出願された日本出願特願2010-216732及び2011年7月25日に出願された日本出願特願2011-162315を基礎とする優先権を主張し、その開示の全てをここに取り込む。1第1スイッチ2第2スイッチ3A~3J,4A~4J,5J半導体装置3a第1ノード3b共通ノード3c第2ノード5aA~5aD第1ユニット素子5ユニット素子5a第1ユニット素子5b第2ユニット素子6a~6g接続線11a,11b第1電極11第1電極12第2電極13イオン伝導体42第5トランジスタ信号部接続制御トランジスタ43第8トランジスタ共通ノード電位制御トランジスタ44第9トランジスタ共通ノード電位制御トランジスタ45第6トランジスタ電源接続制御トランジスタ46第7トランジスタ信号部接続制御トランジスタ47第10トランジスタ61第1トランジスタ電源接続制御トランジスタ63第3トランジスタ共通ノード電位制御トランジスタ63d第4トランジスタ65第2トランジスタ電源接続制御トランジスタ66第11トランジスタバイパストランジスタ67第12トランジスタバイパストランジスタ68第13トランジスタ71,71A,71B第1配線72,72A,72B第2配線75a第1制御線75b第2制御線75c第3制御線75d第4制御線75e第5制御線75f第6制御線75g第7制御線75h第8制御線75i第9制御線75j第10制御線75k第11制御線75m第12制御線75n第13制御線75p第14制御線76接続部材103第1遷移金属酸化膜層104第2遷移金属酸化膜層本発明を詳細に説明する前に、関連する用語の説明を行う。バイポーラ型スイッチとユニポーラ型スイッチの説明ユニポーラ型スイッチユニポーラ型スイッチは、印加電圧値によりOFF状態高抵抗状態とON状態低抵抗状態とが切り替えられるスイッチング素子である。図1を用いて、ユニポーラ型スイッチの動作特性を説明する。図1は、ユニポーラ型スイッチの動作特性を示す図である。ユニポーラ型スイッチとして、抵抗変化層が第1電極と第2電極とにより挟まれた構成を考える。そして、第1電極に正電圧を印加する。印加電圧が所定のセット電圧を越えると、ユニポーラ型スイッチは、OFF状態からON状態に遷移する図1A。なお、セット電圧は、後述するリセット電圧と共に、抵抗変化層の膜厚や組成、密度などに依存して決まる特性値である。そして、抵抗変化層の抵抗値が高抵抗のOFF状態から低抵抗のON状態に遷移する電圧がセット電圧であり、逆にON状態からOFF状態に遷移する電圧がリセット電圧である。このようなON状態にあるユニポーラ型スイッチにリセット電圧より大きな電圧を印可すると、ユニポーラ型スイッチはON状態からOFF状態に遷移する。さらに、印加している正電圧を大きくして、電圧値がセット電圧を超えると、ユニポーラ型スイッチは、再びOFF状態からON状態に遷移する図1B。一方、第1電極に負電圧を印加し、その電圧値がセット電圧を超えると、ユニポーラ型スイッチはOFF状態からON状態に遷移する図1C。このようなON状態にあるユニポーラ型スイッチにおいて、第1電極に印加している負電圧値がリセット電圧を越えると、ユニポーラ型スイッチはON状態からOFF状態に遷移する。さらに、印加している負電圧値がセット電圧を超えると、ユニポーラ型スイッチは、再びOFF状態からON状態に遷移する図1D。このようにユニポーラ型スイッチは、印加する電圧の極性には依存せず、印加電圧値にのみ依存して、図1A、図1Bの抵抗変化特性と、図1C、図1Dの抵抗変化特性とを示す特徴がある。バイポーラ型スイッチかかるユニポーラ型スイッチに対し、バイポーラ型スイッチは、印加する電圧の極性第1電極に印加されている電圧が第2電極に印可されている電圧より高いとき正極とするに応じて、OFF状態とON状態とが切替えられるスイッチング素子である。図2は、バイポーラ型スイッチの動作特性を示す図である。バイポーラ型スイッチとして、抵抗変化層として機能するイオン伝導体が第1電極と第2電極とで挟まれた構造を考える。そして、第1電極に正電圧を印加する。印加電圧値が、セット電圧を超えると、バイポーラ型スイッチはOFF状態からON状態に遷移する図2A。以下、このような電圧印加条件を順バイアスと記載する。続いて、印加電圧値を大きくすると、バイポーラ型スイッチは、オーミックな電流-電圧特性を示すようになる図2B。次に、第1電極に負電圧を印加する。印加電圧値がリセット電圧を越えると、バイポーラ型スイッチは、ON状態からOFF状態に遷移する図2C。以下、このような電圧印加条件を逆バイアスと記載する。さらに、OFF状態のバイポーラ型スイッチの第1電極に、再び正電圧を印加する。そして、正電圧値が、セット電圧より大きくなると、バイポーラ型スイッチはOFF状態からON状態に遷移する図2D。このように、バイポーラ型スイッチは、印加電圧の極性に応じてOFF状態とON状態とが切り替えられる。バイポーラ型スイッチにおける電極の定義ここで、バイポーラ型スイッチに用いられる電極を定義する。図2Aに示すように、正電圧を印加した場合にOFF状態からON状態に遷移する電極を第1電極又は活性電極と定義する。または、負電圧を印加した場合にON状態からOFF状態に遷移する電極を第2電極又は不活性電極と定義する。同様に、正電圧を印加した場合にON状態からOFF状態に遷移する電極を第2電極又は不活性電極と定義する。または、負電圧を印加した場合にOFF状態からON状態に遷移する電極を第1電極又は不活性電極と定義する。以下の各実施形態においては、2つのバイポーラ型スイッチの第1電極同士又は第2電極同士を電気的に接続したユニット素子が用いられる。即ち、2つのバイポーラ型スイッチを第1スイッチと第2スイッチとすれば、ユニット素子は第1スイッチと第2スイッチとを接続して形成されていることになる。なお、電極の接続方法には、第1スイッチと第2スイッチとの第1電極又は第2電極を直接接続する場合や別部材により接続する場合が含まれる。第1電極同士が接続されたユニット素子を第1ユニット素子、第2電極同士が接続されたユニット素子を第2ユニット素子とする。また、第1スイッチと第2スイッチとの電極が接続された点を共通ノード、第1スイッチの他方の電極に対応した点を第1ノード、第2スイッチの他方の電極に対応した点を第2ノードとする。ここで、第1ノードの電圧をVL1、第2ノードの電圧をVL2とすると、第1ユニット素子及び第2ユニット素子における第1スイッチ及び第2スイッチは、以下のように動作する。この関係を図3に纏める。1VL1>VL2の場合、[a]第1ユニット素子の第1スイッチ:逆バイアス、図2Cの抵抗変化特性[b]第1ユニット素子の第2スイッチ:順バイアス、図2Aの抵抗変化特性[c]第2ユニット素子の第1スイッチ:順バイアス、図2Aの抵抗変化特性[d]第2ユニット素子の第2スイッチ:逆バイアス、図2Cの抵抗変化特性2VL1<VL2のとき[a]第1ユニット素子の第1スイッチ:順バイアス、図2Aの抵抗変化特性[b]第1ユニット素子の第2スイッチ:逆バイアス、図2Cの抵抗変化特性[c]第2ユニット素子の第1スイッチ:逆バイアス、図2Cの抵抗変化特性[d]第2ユニット素子の第2スイッチ:順バイアス、図2Aの抵抗変化特性<第1実施形態>本発明の第1実施形態を説明する。図4は、本実施形態にかかる半導体装置3A,4Aの構成図で、図4Aは第1ユニット素子5aを用いた半導体装置3Aの構成図、図4Bは第2ユニット素子5bを用いた半導体装置4Aの構成図である。ユニット素子55a,5bは、第1スイッチ1と第2スイッチ2とにより形成されている。半導体装置3Aは、第1ユニット素子5a、第1配線71、第2配線72を複数備える。第1配線71、第2配線72としては、半導体装置3Aにおいて信号が伝送される伝送線が想定されている。第1配線71と第2配線72とは、少なくとも電気的に直接接しないように設けられている。図4A,4Bにおいては、第1配線71と第2配線72とが、捻れの関係をなしている場合を示している。そして、第1配線71と第2配線72との最短距離の位置又はその近傍位置以下、交差部と記載するに、第1ユニット素子5aが設けられている。第1配線71と接続されている第1スイッチ1の電極は第1ノード3aであり、第2配線72と接続されている第2スイッチ2の電極は第2ノード3cである。そして、第1スイッチ1と第2スイッチ2とが接続点が、共通ノード3bである。これにより、第1ユニット素子5aのONOFF状態に応じて、第1配線71と第2配線72との導通状態が制御できる。半導体装置4Aも同様の構成である。但し、半導体装置3Aが第1ユニット素子5aを含むのに対し、半導体装置4Aは第2ユニット素子5bを含む点で相違している。次に、半導体装置3Aの動作を説明する。このとき、第1ユニット素子5aを構成する第1スイッチ1及び第2スイッチ2は、共にOFF状態に設定されているとする。そして、1第1配線71にはセット電圧より低い正極性の高電圧が印加され、第2配線72には低電圧が印加されている場合、2第1配線71には低電圧が印加され、第2配線72にはセット電圧より低い正極性の高電圧が印加されている場合における、ノイズ等に対する第1ユニット素子5aの挙動を説明する。なお、本明細書においては、高電圧や低電圧の用語を用いるが、かかる用語は電圧値を特定するものではない。ユニット素子は、第1ノードと第2ノードとの電圧差及び、各ノードに印加されている電圧の極性により抵抗状態が変化するため、一方のノードに対して他方のノードの電圧値が高いか否かが要件となる。無論、電圧値がセット電圧やリセット電圧より大きいか否かにより抵抗状態が分かれるので、かかる電圧値を特定する必要がある場合には、セット電圧より低い正極性の高電圧等のように記載する。また、低電圧には、接地電位も含まれる。1第1配線71にセット電圧より低い正極性の高電圧が印加され、第2配線72に低電圧が印加されている場合このバイアス条件は、第1ノード3aの電圧VL1が第2ノード3cの電圧VL2より高いVL1>VL2ことを意味する。従って、第1スイッチ1は逆バイアスとなり、図2Cに示す抵抗変化特性に従って動作する。このバイアス条件では、第1スイッチ1はON状態に遷移することはない。即ち、第1スイッチ1にはON状態からOFF状態に遷移する方向の電圧が印可されていることになる。一方、このバイアス条件は、第2スイッチ2に対しては順バイアスなので、第2スイッチ2は図2Aに示す抵抗変化特性に従って動作する。即ち、第2スイッチ2はOFF状態からON状態に遷移する方向の電圧が印可されていることになる。このようなバイアス条件において、外部からのノイズ等が侵入した場合を考える。第2スイッチ2にはOFF状態からON状態に遷移する方向の電圧が印可されているので、ノイズ等が侵入すると、第2スイッチ2は誤動作して、ON状態に遷移する恐れがある。しかし、第1スイッチ1にはON状態からOFF状態に遷移する方向の電圧が印可されているので、ノイズ等が侵入しても、第1スイッチ1はOFF状態を維持する。従って、少なくとも第1スイッチ1がOFF状態を維持するため、第1ユニット素子5aはOFF状態を維持する。よって、第1ユニット素子5aは誤動作しない。2第1配線71に低電圧が印加され、第2配線72にセット電圧より低い正極性の高電圧が印加されている場合このバイアス条件は、第1ノード3aの電圧VL1が第2ノード3bの電圧VL2より低いVL1<VL2ことを意味する。従って、第1スイッチ1は順バイアスとなり、図2Aに示す抵抗変化特性に従って動作する。このとき第1スイッチ1はOFF状態からON状態に遷移する方向の電圧が印可されていることになる。一方、第2スイッチ2は逆バイアスとなり、図2Cに示す抵抗変化特性に従って動作する。従って、第2スイッチ2はON状態からOFF状態に遷移する方向の電圧が印可されていることになる。このようなバイアス条件において、外部からのノイズ等が侵入した場合を考える。第1スイッチ1にはOFF状態からON状態に遷移する方向の電圧が印可されているので、ノイズ等が侵入すると、第1スイッチ1は誤動作してON状態に遷移する恐れがある。一方、第2スイッチ2にはON状態からOFF状態に遷移する方向の電圧が印可されているので、ノイズ等が侵入しても、第2スイッチ2はOFF状態を維持する。従って、少なくとも第2スイッチ2がOFF状態を維持するため、第1ユニット素子5aはOFF状態を維持する。よって、第1ユニット素子5aは誤動作しない。次に、半導体装置3Bの動作を説明する。第2ユニット素子5bを構成する第1スイッチ1及び第2スイッチ2は、共にOFF状態に設定されているとする。そして、1第1配線71にはセット電圧より低い正極性の高電圧が印加され、第2配線72には低電圧が印加されている場合、2第1配線71には低電圧が印加され、第2配線72にはセット電圧より低い正極性の高電圧が印加されている場合における、ノイズ等による第2ユニット素子5bの挙動を説明する。1第1配線71にセット電圧より低い正極性の高電圧が印加され、第2配線72に低電圧が印加されている場合このバイアス条件は、第1ノードの電圧VL1が第2ノードの電圧VL2より高いVL1>VL2場合を意味する。従って、第1スイッチ1は順バイアスとなり、図2Aに示す抵抗変化特性に従って動作する。即ち、第1スイッチ1はOFF状態からON状態に遷移する方向の電圧が印可されていることになる。一方、第2スイッチ2は逆バイアスとなり、図2Cに示す抵抗変化特性に従って動作する。即ち、第2スイッチ2はON状態からOFF状態に遷移する方向の電圧が印可されていることになる。このようなバイアス条件において、外部からのノイズ等が侵入した場合を考える。第1スイッチ1にはOFF状態からON状態に遷移する方向の電圧が印可されているので、ノイズ等が侵入すると、第1スイッチ1は誤動作してON状態に遷移する恐れがある。一方、第2スイッチ2にはON状態からOFF状態に遷移する方向の電圧が印可されているので、ノイズ等が侵入しても第2スイッチ2はOFF状態を維持する。従って、少なくとも第2スイッチ2がOFF状態を維持するため、第2ユニット素子5bは誤動作することなく、OFF状態を維持する。2第1配線71に低電圧が印加され、第2配線72にセット電圧より低い正極性の高電圧が印加されている場合このバイアス条件は、第1ノードの電圧VL1が第2ノードの電圧VL2より低いVL1<VL2ことを意味する。従って、第1スイッチ1は逆バイアスとなり、図2Cに示す抵抗変化特性に従って動作する。即ち、第1スイッチ1はON状態からOFF状態に遷移する方向の電圧が印可されていることになる。一方、第2スイッチ2は順バイアスとなり、図2Aに示す抵抗変化特性に従って動作する。即ち、第2スイッチ2はOFF状態からON状態に遷移する方向の電圧が印可されていることになる。このようなバイアス条件において、外部からのノイズ等が侵入した場合を考える。第1スイッチ1にはON状態からOFF状態に遷移する方向の電圧が印可されているので、第1スイッチ1はノイズ等が侵入しても、OFF状態を維持する。一方、第2スイッチ2にはOFF状態からON状態に遷移する方向の電圧が印可されているので、ノイズ等が侵入すると、第2スイッチ2は誤動作してON状態に遷移する恐れがある。しかし、少なくとも第1スイッチ1がOFF状態を維持するため、第2ユニット素子5bは誤動作することなく、OFF状態を維持する。以上説明したように、第1ユニット素子又は第2ユニット素子にノイズ等が侵入した場合であっても、第1スイッチ又は第2スイッチのいずれか一方が、OFF状態を維持するので、第1ユニット素子や第2ユニット素子は誤動作OFFディスターブしない。ユニット素子は第1スイッチと第2スイッチとを直列接続して形成されているので、第1スイッチと第2スイッチとに加わっている電圧は、ユニット素子に印可されている電圧を第1スイッチ、第2スイッチの抵抗値で分圧した値となる。従って、ユニット素子に印加されている電圧差がセット電圧近傍であっても、ユニット素子はOFFディスターブを起さない。また、OFFディスターブを起こさない又は起こし難いユニット素子を半導体装置に用いることで、この半導体装置の信頼性が向上する。そして、半導体装置としてFPGAを想定した場合、かかるFPGAにユニット素子を用いることにより、信頼性の高いFPGAを製造できるようになる。加えて、セット電圧を下げてもユニット素子は誤動作しないことから、ユニット素子のONOFF状態を設定するためのプログラミング電圧フォーミング電圧を半導体装置の動作電圧に近づけることができるようになる。従って、ユニット素子を半導体装置に用いる際の電源供給に関する電源設計が容易になる。<第2実施形態>次に、本発明の第2実施形態を説明する。本実施形態においては、ユニット素子のプログラミングONOFF状態の設定を行う方法及び構成に関する。なお、第1実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。図5は、本実施形態にかかる半導体装置3B,4Bの構成図で、図5Aは第1ユニット素子5aを用いた半導体装置3Bの構成図、図5Bは第2ユニット素子5bを用いた半導体装置4Bの構成図である。半導体装置3B,4Bには、第1実施形態に対して、第1トランジスタ電源接続制御トランジスタ61と第1制御線75aとが複数追設されている。そして、第1トランジスタ61のゲートは、第1制御線75aに接続されている。従って、第1トランジスタ61は、この第1制御線75aの制御信号に応じてONOFFする。また、第1トランジスタ61のドレインには第1配線71が接続され、ソースには高電圧又は低電圧が印加されるようになっている。このような半導体装置3B,4Bの動作を説明する。なお、半導体装置3Bと半導体装置4Bとのプログラミング手順は略同じであるので、半導体装置3Bにおけるプログラミング手順を例に説明する。プログラミングとして、第1ユニット素子5aをON状態に遷移させて、第1配線71と第2配線72とを導通させる手順とする。従って、前提として、第1ユニット素子5aはOFF状態にある。バイアス条件として第1トランジスタ61のソースにセット電圧より高い正極性の高電圧を印加する。また、第2配線72に低電圧を印加する。従って、第1トランジスタ61がONすると、第1配線71には高電圧が印加される。このバイアス条件では、第1スイッチ1は逆バイアスとなり、OFF状態を維持するが、第2スイッチ2は順バイアスとなるので、ON状態に遷移する。次に、第1スイッチ1がOFF状態で第2スイッチ2がON状態の第1ユニット素子5aに対して、第1トランジスタ61のソースに低電圧を印加する。従って、第1トランジスタ61がONすると、第1配線71には低電圧が印加される。また、第2配線72には、セット電圧以下の正極性の高電圧を印加する。このバイアス条件では、第1スイッチ1は、順バイアスとなるので、ON状態に遷移する。一方、第2スイッチ2はON状態を維持する。従って、第1スイッチ1及び第2スイッチ2が共にON状態となり、第1配線71と第2配線72とは第1ユニット素子5aを介して導通する。第1ユニット素子5aが導通した後、第1トランジスタ61をOFFすることにより、第1配線71は電源から切り離される。従って、電源等に影響されることなく、第1配線71と第2配線72との間で信号伝送が行えるようになって、信号伝送の信頼性が向上する。<第3実施形態>次に、本発明の第3実施形態を説明する。なお、第2実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。図6は、本実施形態にかかる半導体装置3C,4Cの構成図で、図6Aは第1ユニット素子5aを用いた半導体装置3Cの構成図、図6Bは第2ユニット素子5bを用いた半導体装置4Cの構成図である。本実施形態は、第2実施形態に対して、第2配線72に接続された第2トランジスタ電源接続制御トランジスタ65と、この第2トランジスタ65を制御する第2制御線75bとが複数追設されている。即ち、第2実施形態においては、第1トランジスタ61のONOFにより、第1配線71と電源との接続が制御されるようにした。本実施形態においては、さらに第2トランジスタ65のONOFFにより、第2配線72と電源との接続が制御されるようにする。第1トランジスタ61のドレインには第1配線71が接続され、ソースには低電圧又は高電圧が印加されている。また、第2トランジスタ65のドレインには第2配線72が接続され、ソースには高電圧又は低電圧が印加されている。このような半導体装置3C,4Cの動作を説明する。なお、半導体装置3Cと半導体装置4Cとのプログラミング手順は略同じであるので、半導体装置3Cにおけるプログラミング手順を例に説明する。プログラミングとして、第1配線71と第2配線72とを導通させて、信号の伝送を行う場合の手順を説明する。従って、前提として、第1ユニット素子5aはOFF状態にある。先ず、第1トランジスタ61のソースに低電圧を印加し、第2トランジスタ65のソースにセット電圧より高い正極性の高電圧を印加する。そして、第1トランジスタ61及び第2トランジスタ65をONさせる。このバイアス条件では、第1スイッチ1は順バイアスとなりON状態に遷移するが、第2スイッチ2は逆バイアスとなるので、OFF状態を維持する。次に、第1トランジスタ61及び第2トランジスタ65をOFFして、第1トランジスタ61のソースにセット電圧より高い正極性の高電圧を印加し、第2トランジスタ65のソースに低電圧を印加する。その後、第1トランジスタ61及び第2トランジスタ65をONさせる。このバイアス条件では、第2スイッチ2は順バイアスとなるので、ON状態に遷移する。従って、第1スイッチ1及び第2スイッチ2が共にON状態となり、第1配線71と第2配線72とは第1ユニット素子5aを介して導通する。第1ユニット素子5aが導通した後、第1トランジスタ61及び第2トランジスタ65をOFFする。これにより、第1配線71及び第2配線72は、電源等から切り離される。従って、電源等に影響されることなく、第1配線71と第2配線72との間で信号の伝送が行えるようになる。このようにユニット素子のプログラミング時においてのみ、第1配線71及び第2配線72に高電圧又は低電圧が印加されるため、伝送する信号の送信元又は受信先に対するフォーミング電圧の影響が防止できる。以下、伝送する信号の送信元又は受信先を、単に信号部と記載する。このとき、送信元及び受信先が、第1配線71側であるか第2配線側であるかは問わない。<第4実施形態>次に、本発明の第4実施形態を説明する。なお、第3実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。図7は、本実施形態にかかる半導体装置3D,4Dの構成図で、図7Aは第1ユニット素子5aを用いた半導体装置3Dの構成図、図7Bは第2ユニット素子5bを用いた半導体装置4Dの構成図である。本実施形態は、第3実施形態に対して、ユニット素子5における共通ノード3bの電圧が制御される。このため、第3実施形態に対して、第3トランジスタ共通ノード電位制御トランジスタ63及び第3制御線75cが複数追設されている。また、この第3制御線75cへの制御信号の印加を制御するための第4トランジスタ63d及びこの第4トランジスタ63dを制御するための第4制御線75dが複数設けられている。そして、第3トランジスタ63のゲートは、第3制御線75cに接続されている。また、第3トランジスタ63のドレインは共通ノード3bに接続され、ソースには高電圧又は低電圧が印加されている。このような半導体装置3D,4Dの動作を説明する。なお、半導体装置3Dと半導体装置4Dとのプログラミング手順は略同じであるので、半導体装置3Dにおけるプログラミング手順を例に説明する。プログラミングとして、第1配線71と第2配線72とを導通させて、信号の伝送を行う場合の手順を説明する。従って、前提として、第1ユニット素子5aはOFF状態にある。図8は、図7に示す半導体装置3Dにおける主要要素を抽出して示した図である。なお、図8において、V1端子~V3端子は第1トランジスタ61、第2トランジスタ65、第3トランジスタ63の端子を示している。従って、各トランジスタがONすると、第1配線71と接続されている第1ノード3aはV1端子の電圧となり、共通ノード3bはV2端子の電圧となり、第2配線72と接続されている第2ノード3cは、V3端子の電圧となる。バイアス条件として、第1ノード3a及び第2ノード3cの電圧を低電圧に設定する。また、共通ノード3bの電圧をセット電圧以上の正極性の高電圧に設定する。そして、プログラミングする際には、第1トランジスタ61、第2トランジスタ65、第3トランジスタ63をONにする。これにより、第1スイッチ1及び第2スイッチ2は、共に順バイアスとなりON状態に遷移する。従って、第1配線71と第2配線72とは、第1ユニット素子5aを介して導通する。導通した後、第1トランジスタ61、第2トランジスタ65、第3トランジスタ63をOFFすることにより、第1配線71と第2配線72との間で信号を伝送することができる。逆に、第1配線71と第2配線72とを遮断する場合には、共通ノード3bを低電圧に設定し、第1ノード3a及び第2ノード3cにリセット電圧以上の正極性の高電圧を印加する。これにより、第1スイッチ1及び第2スイッチ2は、共に逆バイアスとなり、OFF状態に遷移する。従って、第1配線71と、第2配線72とは導通しなくなる。このように、第1スイッチ1及び第2スイッチ2の抵抗状態を同時に変えることができるので、プログラミングが容易に行える利点がある。従って、プログラミングミス等が軽減して、半導体装置の信頼性が向上する。また、かかる構成のユニット素子を高密度に設けることにより容易にクロスバースイッチが形成できる。さらに、このユニット素子のフォーミング電圧を低い電圧値に設定しても、ユニット素子は誤動作しないので、低消費電力かつ信頼性の高いクロスバースイッチが製造できる。そして、このクロスバースイッチをFPGA等の半導体装置に組み込むことも容易なので、当該半導体装置の低消費電力化及び高信頼性化が可能になる。さらに、クロスバースイッチのスイッチ部を多層配線層内に設けた場合には、その占有面積が小さいので、信号伝達時における充放電電流が低減できる。この意味からも、消費電力の低減が可能になる。<第5実施形態>次に、本発明の第5実施形態を説明する。なお、第3実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。図9は、第5実施形態にかかる半導体装置3E,4Eの構成図で、図9Aは第1ユニット素子5aを用いた半導体装置3Eの構成図、図9Bは第2ユニット素子5bを用いた半導体装置4Eの構成図である。第2実施形態で説明したように、ユニット素子5のプログラミングを行う際に、第1配線に電圧を印加する電源と、第1配線と、が切り離せるように第1トランジスタ61を設けた。これに対し、本実施形態では、プログラミング時において、電源を信号部と切り離すために、第1ユニット素子5aを挟むように第5トランジスタ信号部接続制御トランジスタ42が追設されると共に、この第5トランジスタ42を制御するための第5制御線75eが追設されている。なお、第1トランジスタ61をP型のMISMetalInsulatorSemiconductorトランジスタとすると、第5トランジスタ42はN型MISトランジスタが好ましい。無論、第1トランジスタ61をN型MISトランジスタとした場合には、第5トランジスタ42をP型MISトランジスタにしてもよい。このMISトランジスタとして、MOSMetalOxideSemiconductorトランジスタを用いることができる。第1トランジスタ61をP型MISトランジスタ、第5トランジスタ42をN型MISトランジスタ等のように、異なるタイプのトランジスタを用いると、第1制御線75aと第5制御線75eとに同じ制御信号を印加するだけで、第1配線71に接続する電源と信号部との接続状態が、プログラミング時ばかりでなく、信号伝送時においても制御できるようになる。この場合は、第1制御線75aと第5制御線75eとは、共用できるので、製造プロセスが簡略化できる利点がある。以下の説明では、第1トランジスタ61のゲートには第1制御線75aが接続され、第5トランジスタ42のゲートには第5制御線75eが接続されているとし、かつ、第1制御線75aと第5制御線75eとは共用されていないとする。第1トランジスタ61のドレイン及び第5トランジスタ42のソースは、第1ノード3aに接続されている。そして、第1トランジスタ61のソースには高電圧又は低電圧が印加されている。このとき、第5トランジスタ42のドレインには、信号部が接続されていることになる。このような半導体装置3E,4Eの動作を説明する。なお、半導体装置3Eと半導体装置4Eとのプログラミング手順は略同じであるので、半導体装置3Eにおけるプログラミング手順を例に説明する。プログラミングとして、第1配線71と第2配線72とを導通させて、信号の伝送を行う場合の手順を説明する。従って、前提として、第1ユニット素子5aはOFF状態にある。第5制御線75eに第5トランジスタ42をOFFさせる制御信号を印加すると共に、第1制御線75aに第1トランジスタ61をONさせる制御信号を印加する。これにより、第1配線71は信号部と切り離されると共に、セット電圧より高い正極性の高電圧又は低電圧が印加される。また、第2配線72は信号部と切り離されると共に、低電圧又は高電圧が印加される。このようなバイアス条件により、第1スイッチ1は逆バイアスとなりOFF状態を維持する。一方、第2スイッチ2は順バイアスとなるので、ON状態に遷移する。次に、第2スイッチ2がON状態の第1ユニット素子5aに対して、第1トランジスタ61のソースに低電圧を印加して第1配線71を低電圧に設定する。また、第2配線72にはセット電圧以下の正極性の高電圧を印加する。このバイアス条件では、第1スイッチ1は、順バイアスとなるので、ON状態に遷移する。一方、第2スイッチ2はON状態を維持する。従って、第1スイッチ1及び第2スイッチ2が共にON状態となり、第1配線71と第2配線72とは第1ユニット素子5aを介して導通する。第1ユニット素子5aが導通した後、第1トランジスタ61をOFFし、第5トランジスタ42をONすることにより、第1配線71は電源から切り離されると共に、信号部と接続される。従って、プログラミング時であるか否かにかかわらず、電源と信号部とは遮断された状態となり、電源により信号部が影響を受けなくなる。<第6実施形態>次に、本発明の第6実施形態を説明する。なお、第5実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。図10は、第6実施形態にかかる半導体装置3F,4Fの構成図で、図10Aは第1ユニット素子5aを用いた半導体装置3Fの構成図、図10Bは第2ユニット素子5bを用いた半導体装置4Fの構成図である。第5実施形態においては、第1配線71の両端に第1トランジスタ61と第5トランジスタ42とを設けて、プログラミング時であるか否かにかかわらず、電源と信号部とが遮断できるようにした。これに対し、本実施形態は、第2配線72に接続される電源と信号部とも遮断できるようにした。このため本実施形態にかかる半導体装置3F,4Fは、第5実施形態の半導体装置3E,4Eに対して、第6トランジスタ電源接続制御トランジスタ45、第7トランジスタ信号部接続制御トランジスタ46、第6制御線75f、第7制御線75gが追設されている。第6トランジスタ45はP型MISトランジスタとし、第7トランジスタ46はN型MISトランジスタとする。そして、第6トランジスタ45のゲートは第6制御線75fが接続され、第7トランジスタ46のゲートは第7制御線75gが接続されている。先にも説明したように、第6トランジスタ45をP型にした際には、第7トランジスタ46をN型にすると、第6制御線75fと第7制御線75gとの制御信号を同じ信号にすることが可能であるため、第7制御線75gと第6制御線75fとが共用できるようになる。そして、第5トランジスタ42のドレイン及び第6トランジスタ45のソースは、第1ノード3aに接続される。第1トランジスタ61のソースに高電圧又は低電圧を印加する。このとき、第6トランジスタ45のドレインには、信号部が接続されていることになる。また、第6トランジスタ45のドレイン及び第7トランジスタ46のソースは、第2ノード3cに接続される。第6トランジスタ45のソースに低電圧又は高電圧を印加する。このとき、第7トランジスタ46のドレインには、信号部が接続されていることになる。このような半導体装置3F,4Fの動作を説明する。なお、半導体装置3Fと半導体装置4Fとのプログラミング手順は略同じであるので、半導体装置3Fにおけるプログラミング手順を例に説明する。プログラミングとして、第1配線71と第2配線72とを導通させて、信号の伝送を行う場合の手順を説明する。従って、前提として、第1ユニット素子5aはOFF状態にある。第5制御線75eに第5トランジスタ42をOFFさせる制御信号を印加すると共に、第7制御線75gに第7トランジスタ46をOFFさせる制御信号を印加する。これにより、信号部は第1ノード3a、第2ノード3cと切り離される。この状態で、第1トランジスタ61のソースにセット電圧より高い正極性の高電圧を印加し、第6トランジスタ45のソースに低電圧を印加する。その後、第1トランジスタ61、第6トランジスタ45をONさせる。このようなバイアス条件により、第1スイッチ1は逆バイアスとなりOFF状態を維持するが、第2スイッチ2は順バイアスとなるので、ON状態に遷移する。次に、第1スイッチ1がOFF状態で第2スイッチ2がON状態の第1ユニット素子5aに対して、第1トランジスタ61のソースに低電圧を印加し、第6トランジスタ45のソースにセット電圧以上の正極性の高電圧を印加する。このバイアス条件では、第1スイッチ1は、順バイアスとなるので、ON状態に遷移する。一方、第2スイッチ2はON状態を維持する。従って、第1スイッチ1及び第2スイッチ2が共にON状態となり、第1配線71と第2配線72とは第1ユニット素子5aを介して導通する。第1ユニット素子5aが導通した後、第1トランジスタ61をOFF,第5トランジスタ42をON、第6トランジスタ45をOFF、第7トランジスタ46をONさせる。これにより、第1配線71及び第2配線72は、電源から切り離されると共に、信号部と接続される。従って、信号部は、電源と常に遮断することが可能になる。<第7実施形態>次に、本発明の第7実施形態を説明する。なお、第6実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。図11は、第7実施形態にかかる半導体装置3G,4Gの構成図で、図11Aは第1ユニット素子5aを用いた半導体装置3G、図11Bは第2ユニット素子5bを用いた半導体装置4Gの構成図である。第6実施形態においては、ユニット素子のプログラミング時における電源が第1配線71や第2配線72に接続されている信号部に影響を与えないように、第1トランジスタ61,第5トランジスタ42~第7トランジスタ46等を設けた。本実施形態は、このような構成に対して、さらに共通ノード3bの電位が制御できるようにした。即ち、本実施形態は、第6実施形態に対して、第8トランジスタ共通ノード電位制御トランジスタ43、第9トランジスタ共通ノード電位制御トランジスタ44、第8制御線75h、第9制御線75iが複数追設されている。また、この第9制御線75iへの制御信号の印加を制御するための第10トランジスタ47及びこの第10トランジスタ47を制御するための第10制御線75jが複数設けられている。第8制御線75hは第8トランジスタ43のゲートに接続され、第9制御線75iは第9トランジスタ44のゲートに接続されている。先に説明したように、第8トランジスタ43をP型MISトランジスタとした場合には、第9トランジスタ44をN型MISトランジスタにすることで、第8制御線75hと第9制御線75iとに印加する制御信号を同じ信号とすることができる。第8トランジスタ43と第9トランジスタ44とのドレインは、共通ノード3bに接続され、第8トランジスタ43のソースには高電圧が印加され、第9トランジスタ44のソースには低電圧が印加されている。このような半導体装置3G,4Gの動作を説明する。なお、半導体装置3Gと半導体装置4Gとのプログラミング手順は略同じであるので、半導体装置3Gにおけるプログラミング手順を例に説明する。プログラミングとして、第1配線71と第2配線72とを導通させて、信号の伝送を行う場合の手順を説明する。従って、前提として、第1ユニット素子5aはOFF状態にある。図12は、図11に示す半導体装置3Gにおける主要要素を抽出して示した図である。図12において、第1トランジスタ61の端子V1には高電圧又は低電圧が印加され、第6トランジスタ45の端子V3には低電圧又は高電圧が印加されているとする。また、第8トランジスタ43の端子V2には高電圧又は低電圧が印加され、第9トランジスタ44の端子V5には低電圧又は高電圧が印加されている。そして、第5トランジスタ42の端子V4、第7トランジスタ46の端子V6には、信号部が接続されるとする。このような条件の下で、第1トランジスタ61と第5トランジスタ42、第8トランジスタ43と第9トランジスタ44、第6トランジスタ45と第7トランジスタ46のONOFFが、それぞれ逆になるように各制御線に制御信号を印加する。例えば、第1トランジスタ61をONさせる場合には、第5トランジスタ42をOFFさせる。第1ユニット素子5aをON状態にプログラムする。このとき、第1トランジスタ61の端子V1、第6トランジスタ45の端子V3には低電圧が印加されているとする。このようなバイアス条件の下で、第5トランジスタ42、第7トランジスタ46、第9トランジスタ44をOFFにすると共に、第1トランジスタ61及、第8トランジスタ43、第6トランジスタ45をONにする。これにより、第1ノード3a、第2ノード3cは、信号部と切り離されると共に、低電圧が印加される。また、共通ノード3bは、高電圧が印加される。従って、第1スイッチ1及び第2スイッチ2は、共に順バイアスとなりON状態に遷移する。よって、第1配線71と第2配線72とは、第1ユニット素子5aを介して導通する。導通した後、第1トランジスタ61、第5トランジスタ42、第7トランジスタ46をONにすると共に、第1トランジスタ61、第8トランジスタ43、第6トランジスタ45、第9トランジスタ44をOFFにする。これにより、第1ノード3a、第2ノード3c、共通ノード3bは電源から切り離されると共に、第1ノード3a,第2ノード3cは信号部に接続されて、信号の伝送が可能になる。逆に、第1配線71と第2配線72とを遮断する場合第1ユニット素子5aをOFF状態にプログラムするときは、第1トランジスタ61の端子V1、第6トランジスタ45の端子V3に高電圧を印加する。そして、第5トランジスタ42、第7トランジスタ46、第8トランジスタ43をOFFにすると共に、第1トランジスタ61、第6トランジスタ45、第9トランジスタ44をONにする。これにより、第1ノード3a及び第2ノード3cは、信号部と切り離されると共に、高電圧が印加される。また、共通ノード3bには低電圧が印加される。従って、第1スイッチ1及び第2スイッチ2は、共に逆バイアスとなりOFE状態に遷移する。よって、第1配線71と第2配線72との導通が遮断される。その後、第5トランジスタ42、第7トランジスタ46をONにすると共に、第1トランジスタ61、第6トランジスタ45、第8トランジスタ43、第9トランジスタ44をOFFにする。以上により、第1配線71と第2配線72との導通が制御できる。従って、信号部は常に電源と切り離され、かつ、一度の処理で、ユニット素子のプログラミングができるので、プログラミング処理が容易になると共に、正確に行えるようになる。なお、第1配線71と第2配線72とが遮断されている際に、ノイズ等により第1スイッチ1又は第2スイッチ2が誤動作する恐れがある。しかしながら、これまで説明したように、第1スイッチ1又は第2スイッチ2が誤動作しても、同時にON状態に遷移することがないため、第1ユニット素子5aはOFF状態を維持する。従って、OFFディスターブを防ぐことができる。よって、かかる構成により、半導体装置の誤動作が防止できるため、高信頼が向上する。<第8実施形態>次に、本発明の第8実施形態を説明する。なお、第1実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。図13は、本実施形態にかかる半導体装置3H,4Hの構成図で、図13Aは第1ユニット素子5aを用いた半導体装置3Hの構成図、図13Bは第2ユニット素子5bを用いた半導体装置4Hの構成図である。また、図14は、半導体装置3Hのパターン構造を示した図で、図14Aは配線のレイアウト図、図14Bは配線及び第1ユニット素子の斜視図である。また、図15はトランジスタのレイアウト図である。図14等において、層間絶縁膜等は図示省略している。なお、レイアウト等は種々の構成が考えられ、図14、図15に示す構成は例示であることを付言する。本実施形態においては、ユニット素子5を構成する第1スイッチ1及び第2スイッチ2が一時的に短絡できるようにした。このため、第1実施形態にかかる半導体装置3A,4Aに対して、第11トランジスタ66、第12トランジスタ67、第11制御線75k、第12制御線75mが複数追設されている。なお、図14においては、第11トランジスタバイパストランジスタ66、第12トランジスタバイパストランジスタ67、第11制御線75k、第12制御線75mは仮想線により示されている。そして、第11トランジスタ66のソースとドレインとは、第1ノード3aと共通ノード3bとに接続され、第12トランジスタ67のソースとドレインとは、第2ノード3cと共通ノード3bとに接続されている。また、第11トランジスタ66のゲートは第11制御線75kに接続され、第12トランジスタ67のゲートは第12制御線75mに接続されている。第11トランジスタ66と第12トランジスタ67とは、第1ユニット素子5aのプログラミング時以外は、共にOFFにする必要がある。図15に示すように、第11トランジスタ66のゲート66aと第12トランジスタ67のゲート67aとは並設されて、第11トランジスタ66のドレイン66cと第12トランジスタ67のソース67bとは、1つの接合層により共用されている。このように接合層を共用することにより、第11トランジスタ66と第12トランジスタ67との配置が最密配置構造となり、第1スイッチ1と第2スイッチ2との距離を短くすることが可能になる。即ち、信号伝送が高速に行える。また、ユニット素子の占有面積が小さくなる。なお、図15においては、各トランジスタ66,67のゲート電極が制御線を兼ねて図面上下方向に延設されることにより、各トランジスタが図面左右方向に最密配置された場合を示しているが、この逆であっても良い。即ち、各トランジスタ66,67のゲート電極が制御線を兼ねて図面左右向に延設されて、各トランジスタを図面上下方向に最密配置してもよい。図14Bに示すように、第1配線71の上に第1スイッチ1が形成され、接続線6aを介して接続線6bが設けられている。接続線6bの他方端の下層には接続線6cを介して第2スイッチ2が設けられている。第2スイッチ2における第2電極が接続線6d及び接続線6eを介して第2配線72に接続されている。共通ノードをなす接続線6bは、接続線6eを介して接続線6gに接続されている。そして、第11トランジスタ66のソース端子は第1配線に接続され、第12トランジスタ67のドレイン端子は接続線6dに接続されている。また、第11トランジスタ66のドレイン端子及び第12トランジスタ67のソース端子は接続線6gに接続されている。第1ユニット素子5aのプログラミングを説明する。なお、半導体装置3Hと半導体装置4Hとのプログラミング手順は略同じであるので、半導体装置3Hにおけるプログラミング手順を例に説明する。第1配線71にセット電圧以上の正極性の高電圧を印加し、第2配線72に低電圧を印加する。そして、第11トランジスタ66がON、第12トランジスタ67がOFFするように、第11制御線75k及び第12制御線75mに制御信号を印加する。第11トランジスタ66がONすると、第1スイッチ1はショート状態となるため、共通ノード3bの電圧は第1配線71の電圧と同じセット電圧以上の正極性の高電圧となる。一方、第12トランジスタ67がOFFであるので、第2ノード3cは第2配線72の低電圧となる。従って、第2スイッチ2は、順バイアスとなりON状態に遷移する。次に、第1配線71に低電圧を印加し、第2配線72に高電圧を印加する。そして、第11トランジスタ66をOFF、第12トランジスタ67をONにする。これにより、第2スイッチ2はショート状態となり共通ノード3bには高電圧が印加され、第1ノード3aには低電圧が印加される。従って、第1スイッチ1は順バイアスとなり、ON状態に遷移する。以上により、第1スイッチ1及び第2スイッチ2が共にON状態に遷移するので、第1ユニット素子5aはON状態となる。従って、第1配線71と第2配線72との間で信号の伝送が可能になる。一方、第1ユニット素子5aをOFF状態にする場合には、第1配線71に低電圧を印加し、第2配線72にセット電圧以上の正極性の高電圧を印加する。そして、第11トランジスタ66がON、第12トランジスタ67がOFFとなるように、第11制御線75k及び第12制御線75mに制御信号を印加する。第11トランジスタ66がONすると、第1スイッチ1はショート状態となるため、共通ノード3bの電圧は第1配線71の電圧と同じ低電圧となる。このとき第12トランジスタ67はOFFであるので、第2ノード3cには第2配線72の高電圧が印加される。従って、第2スイッチ2は、逆バイアスとなりOFF状態に遷移する。次に、第1配線71に高電圧を印加し、第2配線72に低電圧を印加する。そして、第11トランジスタ66をOFF、第12トランジスタ67をONにする。これにより、第2スイッチ2はショート状態となり共通ノード3bには低電圧が印加されると共に、第1ノード3aには高電圧が印加される。従って、第1スイッチ1は逆バイアスとなり、OFF状態に遷移する。以上により、第1スイッチ1及び第2スイッチ2は共にOFF状態に遷移して、第1ユニット素子5aはOFF状態となる。従って、第1配線71と第2配線72とは遮断される。なお、第1ユニット素子5aがOFF状態にあるときに、ノイズ等の影響で第1スイッチ1又は第2スイッチ2が誤動作しても、必ず一方のスイッチがOFF状態を維持する。従って、OFFディスターブを防ぐことができる。よって、かかるユニット素子を備える半導体装置は誤動作を起こすことが無くなり、高信頼化且つ低電圧化が図れる。第1ユニット素子5aをON状態に遷移させる際には、他の第1配線及び第2配線には中間電圧を印加しておくことが好ましい。即ち、図13Aには、半導体装置3Hが備える複数の第1ユニット素子5a、第1配線71、第2配線72のうち、4つの第1ユニット素子、2本の第1配線及び第2配線が例示されている。そこで、図13Aのように、第1ユニット素子5a5aA、5aB、5aC、5aD、第1配線7171A,71B、第2配線7272A、72Bのように記載して区別する。そして、第1ユニット素子5aAのみをON状態に遷移させる場合を考える。このとき、第1配線71A及び第2配線72Aが用いられ、第1配線71Aに高電圧が印加され、第2配線72Aには低電圧が印加されている。このとき、プログラミング対象である第1ユニット素子5aAの第2スイッチ2をONに遷移させるために第11トランジスタ66をON、第12トランジスタをOFFとする。これにより第1ユニット素子5aA、5aBの共通ノードは高電圧が印加され、他の第1ユニット素子5aC、5aDの共通ノードは不定電位となる。また、第1ユニット素子5aA、5aCの第2ノードは低電圧が印加され、他の第1ユニット素子5aB、5aDの第2ノードは、不定電位となる。この場合、プログラミング対象でない第1ユニット素子5aB~5aDの共通ノード又は第2ノードの電位が何らかの理由で変動した場合には、これら第1ユニット素子5aB~5aDが誤動作してON状態に遷移することが起きる。従って、プログラミング対象でない第1ユニット素子5aB~5aDの共通ノード又は第2ノードの電位も固定電位とすることが必要となる。そこで、プログラミング対象でない第1ユニット素子5aB~5aDの共通ノード又は第2ノードの電位を低電圧に設定したとする。この場合には、上述した誤動作は起きないことになる。ところが、第1配線71Aと第1配線71Bとの間の絶縁が不十分の場合には、第1配線71Aと第1配線71Bと間で、リーク電流が流れる。このため、電源から第1配線71Aに印加した電圧がリーク電流により電圧降下して、プログラミング対象である第1ユニット素子5aAの共通ノードに適正に加わらなくなる場合がある。即ち、適正なプログラミングが行えない場合が生じる。このような事情を勘案して、プログラミング対象でない第1ユニット素子5aB~5aDにのみ接続されている第1配線71Bや第2配線72Bに中間電圧を印加する。この中間電圧とは、高電圧と低電圧との中間の電圧である。これにより、例えリーク電流が流れても、そのリーク電流量を小さくできるので、適正なプログラミングが可能になる。<第9実施形態>次に、本発明の第9実施形態を説明する。なお、第1実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。図16は、本実施形態にかかる半導体装置3I,4Iの構成図で、図16Aは第1ユニット素子5aを用いた半導体装置3Iの構成図、図16Bは第2ユニット素子5bを用いた半導体装置4Iの構成図である。本実施形態にかかる半導体装置3I,4Iは、第1実施形態にかかる半導体装置3A,4Aに対して、第13トランジスタ68、第13制御線75n、第14制御線75pが追設されている。第13トランジスタのドレインは共通ノード3b、ソースは第13制御線75n、ゲートは第14制御線75pに接続されている。このような半導体装置3I,4Iの動作を説明する。なお、半導体装置3Iと半導体装置4Iとのプログラミング手順は略同じであるので、半導体装置3Iにおけるプログラミング手順を例に説明する。プログラミングとして、第1配線71と第2配線72とを導通させて、信号の伝送を行う場合の手順を説明する。従って、前提として、第1ユニット素子5aはOFF状態にある。第13制御線にセット電圧以上の正極性の高電圧を印加し、第1配線及び第2配線に低電圧を印加する。このバイアス条件で、第14トランジスタがONするように第14制御線75pに制御信号を印加する。これにより、第1スイッチ1及び第2スイッチ2は順バイアスとなりON状態に遷移する。従って、第1ユニット素子5aはON状態となる。その後、第13トランジスタ68をOFFにする。これにより、共通ノード3bは第13制御線75nから切り離されて、第1配線71と第2配線72とを介した信号の伝送が行えるようになる。第1配線71と第2配線72とを遮断する場合には、第1配線71及び第2配線72に高電圧を印加し、第13制御線75nに低電圧を印加する。そして、第13トランジスタ68をONにする。これにより、第1スイッチ1及び第2スイッチ2は逆バイアスとなり、OFF状態に遷移する。従って、第1ユニット素子5aはOFF状態となる。その後、第13トランジスタ68をOFFにする。これにより、第1配線71と第2配線72とは遮断される。なお、第1ユニット素子5aがOFF状態にあるときに、ノイズ等の影響で第1スイッチ1又は第2スイッチ2が誤動作しても、第1スイッチ1又は第2スイッチ2のいずれか1方がOFF状態を維持するため、OFFディスターブの発生が防止される。これまで説明した各実施形態においては第1配線71、第2配線72は捻れの関係をなして設けられ、第1制御線75a~第14制御線75pは、これら第1配線71や第2配線72と平行に設けた。しかしながら、本発明は、各制御線を第1配線71や第2配線72と平行に設けることを要件とするものではなく、互いに電気的に接触しないことを要件としている。例えば、図17に示すように、制御線を第1配線71や第2配線72と非平行に設けることが可能である。図17は、第13制御線75n及び第14制御線75pを第1配線71及び第2配線72に対して非平行に配置した場合の半導体装置の構成図である。図17Aは第13制御線75nと第14制御線75pとが、共に第1配線71と第2配線72とに対し非平行の場合、図17Bは、第13制御線75nが、第1配線71と第2配線72とに対し非平行で、第14制御線75pが第2配線72に対し平行の場合、図17Cは、第14制御線75pが、第1配線71と第2配線72とに対し非平行で、第13制御線75nが第1配線71に対し平行の場合、を示している。第13制御線75nや第14制御線75pを第1配線71や第2配線72と平行に設けた場合には、これら制御線と配線との容量結合等により、信号伝送の遅延を起こす場合がある。しかし、図17に示すように、第13制御線75nや第14制御線75pを第1配線71及び第2配線72と非平行に設けることにより、かかる容量結合が小さな値となるので、信号の伝送遅延等が抑制できる利点がある。<第10実施形態>次に、本発明の第10実施形態を説明する。なお、第1実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。図18は、第1ユニット素子5aの模式図で、図18Aは第1ユニット素子5aの構造模式図、図18Bは第1スイッチ1と第2スイッチ2と詳細構造模式図である。第1ユニット素子5a及び第2ユニット素子5bを形成する第1スイッチ1及び第2スイッチ2は、同じ構成である。そこで、以下の説明では、第1ユニット素子5aを例に説明する。第1スイッチ1及び第2スイッチ2は、イオン伝導体13、第1電極11、第2電極12を備え、イオン伝導体13が第1電極11と第2電極12とで挟まれている。イオン伝導体13は、抵抗変化機能を持つ材料により形成されている。第1電極11は、イオン伝導体13に接触して設けられている。そして、第1電極11がイオン伝導体13に金属イオンを供給する。なお、第2電極12は、第1電極11よりもイオン化し難い材料により形成されている。イオン伝導体13には、有機物、有機シロキサン、炭化酸化ケイ素、酸化シリコンタンタル、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化ケイ素、酸化チタン、のいずれかを含む材料を用いることができる。また、第1電極11には、銅を主成分とする材料を用いることができ、第2電極12には、ルテニウム又は白金を含む材料を用いることができる。ここで、銅を主成分とする材料とは、銅の含有率が95以上の材料を意味する。一般に、この含有率以下の場合には、電気抵抗が増加するため、配線材として不適切なことが多い。このような材料を用いてユニット素子を形成することにより、ユニット素子の動作信頼性が向上する。なお、第1ユニット素子5aの第1スイッチ1と第2スイッチ2とを同極接続する際に、第1スイッチ1と第2スイッチ2とのイオン伝導体13を一体に形成することも可能である。図19は、第1スイッチ1と第2スイッチ2とのイオン伝導体13が一体に形成された第1ユニット素子5aを示す構造模式図で、第1スイッチ1と第2スイッチ2との第1電極11が分離して形成されて接続部材76により接続されている。このように、第1スイッチ1と第2スイッチ2とのイオン伝導体13を一体に形成することで、第1スイッチ1と第2スイッチ2とのイオン伝導体13を分離して形成する場合に比べ、製造が用になる利点がある。<第11実施形態>次に、本発明の第11実施形態を説明する。なお、第10実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。第1ユニット素子5a及び第2ユニット素子5bを形成する第1スイッチ1及び第2スイッチ2は、同じ構成である。そこで、以下の説明では、第1ユニット素子5aを例に説明する。図20は、第1ユニット素子5aの模式図で、図20Aは第1ユニット素子5aの構造模式図、図20Bは第1ユニット素子5aの詳細構造模式図である。また、図21は、図20に示す第1ユニット素子5aと接続方法が異なる構成を示す第1ユニット素子5aの模式図である。即ち、図21Aは第1ユニット素子5aの模式図、図21Bは第1スイッチ1と第2スイッチ2との詳細構成を示した模式図、図21Cはイオン伝導体13が複数の遷移金属酸化物層により形成されている場合の結線模式図である。なお、図21Bは、図18において示した第1ユニット素子5aの構成に対応し、図21Cは図20において示した第1ユニット素子5aの構成に対応する。本実施形態におけるイオン伝導体13は、第1遷移金属酸化膜層103と第2遷移金属酸化膜層104とで構成されている。即ち、第1スイッチ1及び第2スイッチ2は、第1遷移金属酸化膜層103と第2遷移金属酸化膜層104との積層体からなるイオン伝導体13を含んでいる。そして、第1電極11、第1遷移金属酸化膜層103、第2遷移金属酸化膜層104、第2電極12の順で積層されている。このとき、第1遷移金属酸化膜層103は、酸化チタン又は酸化ニッケルを含む材料により形成されている。また、第2遷移金属酸化膜層104は、酸化タンタル、酸化ジルコニウム、酸化ハフニウムの少なくとも1つを含む材料により形成されている。このように第1スイッチ1の第1電極11と第2スイッチ2の第1電極11とを一体に形成することにより、少なくともこれらを別体に形成する場合より作業工程が削減できる利点がある。また、第1スイッチ1の第1電極11と第2スイッチ2の第1電極11とを別体に形成して、接続部材により接続する場合に比べ、プロセスの信頼性が向上する。加えて、第1スイッチ1と第2スイッチ2との距離が短くできるため、集積化が図れると共に、信号遅延が抑制される利点がある。<第12実施形態>次に、本発明の第12実施形態を説明する。なお、第11実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。図22は、第11実施形態において説明した第1ユニット素子5aを用いた半導体装置3Aの断面模式図である。なお、第1スイッチ1と第2スイッチ2は、図21B又は図21Cに示したように第1電極11同士が一体に形成されている。そして、第1ユニット素子5aは半導体基板302上に設けられた多層配線層303,304,307,308、311,312,313,317内に設けられている。即ち、第1スイッチ1は、第1電極11と、第2電極12と、第1電極11と第2電極12の間に介在するイオン伝導体13を備える。第1スイッチ1と第2スイッチ2との第1電極11同士が一体化して設けられて、共通ノード3bを形成している。第1電極11は接続線例えば、図14Bに示す接続線6bを兼ねており、第1電極11とイオン伝導体13との間に絶縁性バリア膜307が設けられている。この絶縁性バリア膜307には、第1電極11と挿通する2つの開口部77a,7bが形成されて、この開口部7を埋めるようにイオン伝導体13が埋め込まれている。このときイオン伝導体13は第1スイッチ1と第2スイッチ2とに対応して2つ並設されている。そして、各イオン伝導体13の上に第1スイッチ1と第2スイッチ2とに対応した2つ第2電極12が形成され、各第2電極12の上に層間接続線をなすプラグ315a、315bが形成されている。これらのプラグ315a,315bの上には、第1ノード3a又は第2ノード3cをなす第1配線71又は第2配線72が形成されている。次に、第2ユニット素子5bを備える半導体装置について説明する。図23は、第2ユニット素子5bを用いた半導体装置4Aの断面模式図である。第2ユニット素子5bは、第1ユニット素子5aと同様に、半導体基板302上に設けられた多層配線層303,304,307,308、311,312,313,317内に設けられている。そして、半導体基板302上に2つの第1電極11a,11bが並設され、この第1電極11a,11bの上にイオン伝導体13が形成されている。イオン伝導体13の上には第2電極12同士が一体化して設けられて、共通ノード3bを形成している。なお、2つの第1電極11は、第1ノード3a及び第2ノード3cを形成する。第1電極11a,11bとイオン伝導体13との間には2つの開口部7を備える絶縁性バリア膜307が形成されて、この開口部7を埋めるようにイオン伝導体13が設けられている。このときイオン伝導体13は、第1スイッチ用と第2スイッチ用とに、別々に設けられている。即ち、イオン伝導体13は、図18に示した構成である。第2電極12の上には、層間接続線をなすプラグ315a、315bが形成され、これらのプラグ315a、315bの上に共通ノード3bをなす接続部材314が設けられている。かかる構成により、第1ユニット素子や第2ユニット素子を半導体装置における多層配線層を形成する際に製造することができるので、既存の半導体装置における製造プロセスの大幅に変える必要が無くなる。従って、既存の製造プロセスがそのまま適用できるため、安価に、且つ、信頼性の高いユニット素子を備えた半導体装置が製造できるようになる。なお、第2ユニット素子5bを備える半導体装置として、上記構成に限定されず、例えば図24に示す構成であっても良い。図24に示す構成は、図19に示した構成に対応し、第1スイッチ用のイオン伝導体と、第2スイッチ用のイオン伝導体とが1つのイオン伝導体13として形成されている。即ち、第2ユニット素子5bは、並設された2つの第1電極11a,11bの上に開口部7は並設された絶縁性バリア膜307が設けられている。開口部7は、第1スイッチ1の第1電極11aと第2スイッチ2の第1電極11bとに跨って形成されているので、この開口部7を埋めるようにイオン伝導体13を形成することにより、第1スイッチ1と第2スイッチ2とのイオン伝導体13が一体に形成される。図22~図24に用いられる第1電極11は、銅等の金属イオンの供給源となる元素を主成分とした材料が用いられる。また、第2電極12には第1電極11よりもイオン化し難いルテニウム又は白金等の材料が用いられる。イオン伝導体13には金属イオンが伝導する有機シロキサン等の有機物や、炭化酸化ケイ素、酸化シリコンタンタル、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化ケイ素、酸化チタンの少なくとも1つを含む材料が用いられる。なお、銅等の元素を主成分とするとは、銅等の含有率が95以上であることをいう。一般にこれ以下の銅含有率になると、配線抵抗が増加する。かかる構成により、第1ユニット素子や第2ユニット素子を半導体装置における多層配線層を形成する際に製造することができるので、既存の半導体装置における製造プロセスの大幅に変える必要が無くなる。従って、既存の製造プロセスがそのまま適用できるため、安価に、且つ、信頼性の高いユニット素子を備えた半導体装置が製造できるようになる。次に、図24に示す半導体装置を試作して、ユニット素子の電圧-電流特性を測定した。図25は、試作した半導体装置の断面図であり、図26は、各ノードに電圧を印加したときの電圧-電流特性の測定結果を示している。図26Aは、第1スイッチ1及び第2スイッチ2がON状態に遷移する際に流れる電流の測定結果である。図26Bは、第1スイッチ1及び第2スイッチ2がOFF状態に遷移する際に流れる電流の測定結果である。図26Cは、ON状態又はOFF状態に遷移した際に第2ユニット素子に流れる電流の印加電圧依存性を示している。初期状態において第2ユニット素子5bはOFF状態であるため、第1ノード3aと第2ノード3cとの間の抵抗値は、図26Cに示す曲線OFF1のように変化し、約108Ωであった。即ち、第2ユニット素子5bはOFF状態であることが確認できた。続いて、第2ユニット素子5bをON状態に遷移させるため、第1ノード3aと共通ノード3bとの間に第1スイッチが順バイアスとなるように電圧を印可し、次いで、共通ノード3bと第2ノード3cの間に第2スイッチが順バイアスとなるように電圧を印加する。なお、共通ノード3bに低電圧が印加された場合には、第1ノード3a、第2ノード3cには正極性の高電圧が印加される。このようなバイアス条件で第1スイッチ1に流れる電流を電流Igs、第2スイッチ2に流れる電流を電流Igdとする図26A参照。そして、第1スイッチ及び第2スイッチの抵抗変化は急激に起きるため、電流測定に際しては、電流値が100μAに制限している。そして、電流値が100μAの時の電圧をセット電圧としている。この定義に従えば、図26Aに示すように、セット電圧は約2Vであった。第2ユニット素子5bが、ON状態に遷移したことを確認するため、第1ノード3aと第2ノード3cとの間の電圧-電流特性を測定すると、図26Cの曲線ONが得られた。この曲線から第2ユニット素子5bの抵抗値は約600Ωであり、第2ユニット素子5bはON状態に遷移していることが確認できた。次に、第2ユニット素子5bをOFF状態に遷移させるため、第1ノード3a及び第2ノード3cに低電圧を印加し、共通ノード3bに正極性の高電圧を印加した。図26Bは、このバイアス条件のもとで、第1スイッチ1に流れる電流Igs及び第2スイッチ2に流れる電流Igdを測定した結果である。共通ノード3bに印加している電圧が約1Vを越えると、電流Igs,Igdは減少し始める。このことは、第2ユニット素子の抵抗値が増大し始めたことを意味している。この抵抗値の増大が、第2ユニット素子がOFF状態に遷移したためであることを確認するために、第1ノード3aと第2ノード3cとの電圧-電流特性を測定した。この測定により、図26Cにおける曲線OFF2が得られた。曲線OFF2は、曲線OFF1と略一致している。従って、第2ユニット素子5bは、OFF状態に遷移したことが確認できた。以上説明したように、第2ユニット素子5bは、ON状態とOFF状態とに遷移し、かつ、電圧印加を停止しても、遷移状態は保持されていることが確認できた。即ち、第2ユニット素子5bは、不揮発メモリスイッチとして機能していることが確認できた。次に、第2ユニット素子の信頼性ディスターブ特性を評価した。図27は、125°Cの環境温度下におけるOFF状態の第2ユニット素子5bの電流-電圧特性を複数回測定した結果を示している。なお、図27Aは第1ノード3aと第2ノード3cとの間に電圧を印加した場合の電流値Ids、図27Bは共通ノード3bと第2ノード3cとの間に電圧を印加した場合の電流値Igsを示している。図27Aにおいては4V付近で電流値Idsが急激に増大している。一方、図27Bにおいて約2V付近で電流値Igsは急激に増大している。電流値Igsは、第2スイッチ2を流れる電流であるので、約2Vで第2スイッチ2はON状態に遷移していることが解る。このことが、第2スイッチ2が誤動作して、ON状態に遷移したことを示している。これに対し、電流値Idsは第2ユニット素子5bを流れる電流値であることから、OFF状態の第2ユニット素子5bは絶縁破壊を起こしていることがわかる。しかし、第2スイッチ2が誤動作した電圧が2Vで、第2ユニット素子5bの絶縁破壊電圧が4Vなので、第2ユニット素子5bは第2スイッチ2が誤動作しても、OFF状態を維持していることが確認できた。即ち、第2ユニット素子のOFFディスターブが防止されている。以上より、第1ノード3aと第2ノード3cとの耐圧絶縁破壊電圧が、プログラミング電圧よりも大きいので、このようなユニット素子を用いた半導体装置の信頼性が向上していることが実証できた。ここで、OFFディスターブ特性を改善するために注意すべき点について述べる。ユニット素子の絶縁信頼性を確保するためには、第1スイッチ1と第2スイッチ2との双方の絶縁抵抗OFF抵抗が、可能な限り同じ値を持つことが好ましい。これは、第1スイッチと第2スイッチのOFF抵抗値が異なると、各スイッチに印加される電圧が等しくならず、一方のスイッチに高い電圧が印加される可能性があるためである。このように第1スイッチと第2スイッチのOFF抵抗値を同じ値にするためには、図25に示した開口部7が第1電極11aと第1電極11bとに対して均等に開口することが好ましい。即ち、開口部7の中心位置と、第1電極11aと第1電極11bとの間の中心位置とが一致するように、開口部7を形成することが好ましい。このように形成することにより、イオン伝導体13と第1電極11a,11bとが接する面積が同じにできるので、OFF抵抗値を略同じ値にすることが可能になる。図28は、従来の2端子型のスイッチ素子本実施形態において第1スイッチ又は第2スイッチのみにより形成されたユニット素子に対応を用いた半導体装置の動作特性と本実施例にかかる半導体装置の動作特性とを比較した図である。従来の2端子型の動作特性と本実施例にかかる半導体装置の動作特性とを比較した場合、本実施例にかかる半導体装置は、印加電圧が1Vとしたときの寿命予測は、10年108secから100万年以上に増加していることがわかる。以上のように、幾つかの好適な実施形態及び実施例により本発明を説明したが、これら実施形態および実施例は、本発明を限定する物ではなく、また限定されない。また、上記説明では、第1配線と第2配線とのスイッチ機能をなすユニット素子を備える半導体装置について述べたが、本発明はこのような半導体装置に限定されるものではない。例えば、DRAMDynamicRandomAccessMemory、SRAMStaticRandomAccessMemory、フラッシュメモリ、FRAMFerroElectricRandomAccessMemory、MRAMMagneticRandomAccessMemory、バイポーラトランジスタ等のようなメモリ回路を有する半導体装置、マイクロプロセッサなどの論理回路を有する半導体装置、あるいはそれらを同時に掲載したボードやパッケージ等の配線に対しても適用することができる。また、本発明にかかるユニット素子は、半導体装置に対して用いられる電子回路装置、光回路装置、量子回路装置、マイクロマシン、MEMSMicroElectroMechanicalSystemsなどのスイッチングにも適用することができる。さらに、本発明ではスイッチ機能で実施例を中心に説明したが、不揮発性と抵抗変化特性の双方を利用したメモリ素子などに用いることもできる。本明細書を読んだ後であれば、当業者にとって等価な構成要素や技術による数多くの変更および置換が容易であることが明白であるが、このような変更および置換は、添付の請求項の真の範囲および精神に該当するものであることは明白である。この出願は、2010年9月28日に出願された日本出願特願2010-216732及び2011年7月25日に出願された日本出願特願2011-162315を基礎とする優先権を主張し、その開示の全てをここに取り込む。"