"論理回路を構成する第1のMISFETのゲート絶縁膜厚よりも厚い第2のゲート絶縁膜厚で構成される電源スイッチと、前記第2のゲート絶縁膜厚のMISFETで構成される電源スイッチコントローラとを備える半導体集積回路装置であって、前記電源スイッチコントローラは、小型の第1の電源スイッチを始めにオンし、その後、大型の第2の電源スイッチをオンする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記電源スイッチコントローラは仮想電源線が動作可能電圧レベルに達したか否かを検出する手段を有し、その手段として仮想電源線の電圧レベルを検出するセンサ回路を設け、この電圧レベルがあらかじめ設定された電圧値であることを検出して、前記小型の第1の電源スイッチと前記大型の第2の電源スイッチの切り替え制御を実施する半導体集積回路装置。請求項2記載の半導体集積回路装置において、前記電源スイッチコントローラは電源スイッチのオンオフ状態を検出するためにさらに電圧センサ回路を設け、特に、そのセンサ回路は、電源スイッチを構成する第2のゲート絶縁膜厚のMISFETのゲート信号の電圧レベルを検出するセンサ回路であり、このゲート信号のレベルをあらかじめ設定していた電圧レベルと比較することで、電源スイッチのオン状態とオフ状態を検出する機構を備えた半導体集積回路装置。論理回路を構成する第1のMISFETのゲート絶縁膜厚よりも厚い第2のゲート絶縁膜厚で構成される電源スイッチと、第2のゲート絶縁膜厚のMISFETで構成される電源スイッチコントローラとを備える半導体集積回路装置であって、前記電源スイッチコントローラは、大型の第3の電源スイッチの駆動制御を、大小の複数の駆動ドライバを切り替えて制御を実施し、前記第3の電源スイッチの制御信号の遠端側の信号の電圧レベルをモニタすることで、前記第3の電源スイッチの駆動ドライバサイズを切り替え制御を実施する半導体集積回路装置。請求項1乃至4のいずれか1項記載の半導体集積回路装置において、電源スイッチの制御のために、前記電源スイッチコントローラに構成されるセンサ回路として、前記電源スイッチコントローラ内部にクロック信号発生回路を有し、そのクロック信号発生回路で発生したクロック信号に同期して電圧レベルを検出するダイナミック型コンパレータである半導体集積回路装置。ところで、前記のようなSoCにおいては、前記特許文献2、非特許文献1の技術により、SoCのリーク電流を低減することに効果があるが、ひとつのチップ内部に複数の独立な電源領域があり、それぞれが独立して電源遮断制御される場合に、チップ内の信号配線について課題が生じる。その課題は、1.電源遮断のバリエーションが増大し配線の不定伝播防止設計が複雑になる、2.リピータ信号増幅回路の実装、3.クロック信号の分配、4.情報保持用バックアップメモリの実装、の4つである。まず、課題1について説明する。CMOS回路は、入力部にディジタル信号の0グランドレベルVSSあるいは1電源レベルVDDを示す信号が入っている場合は貫通電流と呼ばれる電流が発生しないが、これらの中間値の電圧が入力されてしまうと大きな貫通電流を流してしまう性質がある。そのため、このような中間値の電圧が印加される恐れがある場合には、μI/Oと呼ぶ機能を用いて貫通電流の削減を実施する必要がある。これは、例えばAND機能を用いれば実現できる。このANDの一方の入力に中間電圧が入力された場合でも、他方の入力をVSSとすることでこのANDにおける貫通電流を削減し、後段の回路にはLoレベルを保証できるからである。LSI内部に独立した電源遮断領域を設計するには、電源遮断領域から出力される信号が中間値を出力してしまうことを想定し、この影響を避ける手段を講じる必要がある。独立した電源遮断領域が複数存在し、それらを独立に電源遮断制御を実施すると、各電源領域から別の電源領域へ渡る信号に対して、上記の貫通電流防止策を講じなくてはならない。現在の一般的な設計フローにおいては、まず回路機能を設計する論理設計と、その結果を実際にレイアウトするレイアウト設計とに分かれており、この貫通電流防止策は、これら2つの設計フローの間で実施されなくてはならず、複数のバリエーションがあると制御方法が複雑になるため、限られた設計期間内に設計が閉じなくなる恐れがある。次に、課題2について説明する。SoCと呼ばれるチップは回路規模が非常に大きく、従って、チップも大きくなる傾向がある。このようなSoCでは、例えばチップの中心部からの信号を直接チップ外部へ伝達する場合を考えると、配線の抵抗Rと容量Cがそれぞれ大きくなるため、それらの積で表される信号の時定数が大きくなり、伝達遅延の劣化と、信号波形の鈍化が生じてしまう。この信号の鈍化がその信号を受ける回路に入力されると、その回路で大きな貫通電流が流れてしまう。そのため、従来はチップの中心部からの信号伝達には適切な間隔でリピータと呼ばれる信号増幅用の中継バッファを組み込み、信号遅延の増大と貫通電流の増大を回避してきた。ところが、SoC内部を多数の独立した電源領域に細分化し、それぞれを独立に電源遮断する場合、このリピータをどのように配置するかが困難となる。つまり、信号配線の途中で電源が遮断される領域がある場合、そこで信号の伝達が停止してしまうからである。また、リピータの置き方と信号の授受ブロックの電源遮断状況に応じて、上記の課題1で述べた課題も生じてしまう。すなわち、電源遮断領域からの信号を電源が印加されている領域のリピータで受ける場合、NANDのような回路と制御信号が必要になる。このような回路を電源遮断の組み合わせの場合の数に応じて適用すると、非常に多くの回路と信号が必要となる。さらに、課題3について説明する。クロック分配信号はチップ内で共通のクロック発生器から適宜バッファリングを実施してチップのいたるところに分配されているのが一般的である。ところが、SoC内部を多数の独立した電源領域に細分化し、それぞれを独立に電源遮断する場合、このクロック分配用のドライバの配置が困難となる。それは、ある注目する電源領域にこのクロック信号を伝達する場合、その手前に電源遮断される電源領域があると、そこに配置されたクロックドライバは電源が遮断されてしまうため、後段へクロック信号を分配することが不可能になってしまうからである。最後に、課題4について説明する。電源遮断を実施してしまうことの弊害のひとつとして、CMOS回路の情報が揮発してしまうという課題がある。すなわち、CMOS回路の基本的なデータ保持方法は、最も単純な構成を述べると、インバータ2段をつなぎ合わせた回路以降、バルーン回路と呼ぶで実施することになる。この回路は、電源が印加されていないと、内部の情報が保持できない。このような回路を有するものとしてフリップフロップと呼ばれる回路や、レジスタファイルなどが挙げられる。現在のLSIでは、このようなフリップフロップやレジスタファイルなどに必要な情報を保持して、演算処理させることが一般的である。これらの回路の保持データが消失してしまうと、電源遮断以前の情報処理状態が全て消えてしまうため、電源遮断前の状態から情報処理を再開することが出来ない。このデータを再設定するには通常OSなどの処理により、電源遮断前のデータを外部メモリへ退避させ、電源遮断から復帰した際にその外部のメモリなどから必要なデータを再度読み出し、フリップフロップやレジスタファイルに書き込む必要がある。このような制御は数ミリ秒以上かかるのが一般的であるため、電源遮断からの高速復帰が困難である。したがって、電源遮断時に必要最低限の情報を電源遮断領域の近くに保持できれば電源遮断からの高速復帰のためには必要である。そこで、本発明の目的は、上記の課題1~4を解決し、制御信号の系統を整理して、不定信号伝播防止回路等の検討漏れの危険性を回避し、さらに、自動化ツールへの搭載へ向けた検討を容易にし、また、チップ内部での電源遮断制御を容易化することができる半導体集積回路装置を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明は、各独立した電源領域機能ブロックごとに電源遮断の優先順を設け、優先順の高い回路がONしている場合にはそれより優先順の低い電源領域はOFFにできないという規則を設けて、設計方法の容易化を図るものである。また、本発明は、各独立した電源領域内において、さらに別の電源を印加できる領域を設け、その領域に中継バッファリピータやクロックバッファ、情報退避用の情報保持ラッチを集積するものである。レイアウト上は、電源線の電流を分散させる目的でセルがロウ方向に並ぶ方向と垂直な方向にまとめてレイアウトすればよい。1具体的に、本発明は、第1の電源と、それぞれ第1の電源および他の機能ブロックで使用される電源とは異なる第2、第3、、第M1の電源とで動作する第1、第2、、第Mの機能ブロックを備え、第1乃至第Mの機能ブロックがひとつのチップ上に集積された半導体集積回路装置に適用され、以下のような特徴を有するものである。11第2乃至第M1の電源は、互いに独立して電源が供給される。第1乃至第Mの機能ブロックは、それぞれ独立して電源遮断の制御が可能で、それぞれ電源遮断の優先度が付与される。その優先度は機能ブロックの動作および連携仕様によって決定される。この優先度により各機能ブロックは階層化が定義される。各機能ブロック間の信号結線関係はこの優先度をもとに関係付けられ、階層化されて実施される。第1乃至第Mの機能ブロックのうち、下位の階層にある第Jおよび第Kの機能ブロックと、第Jおよび第Kの機能ブロックの上位の階層にある第Lの機能ブロックとの間において、第Jの機能ブロックから第Kの機能ブロックへの信号の授受を実施する際には第Lの機能ブロックの内部に設けられた信号中継用のバッファ回路を経由して伝達され、第Jの機能ブロックから第Lの機能ブロックへ信号を伝達する際には不定信号伝播防止回路を経由し、第Lの機能ブロックから第Kの機能ブロックへ信号を伝達する際には不定信号伝播防止回路を不要とする。12下位の階層の機能ブロックの内部には、上位の階層の機能ブロックが設けられる。この下位の階層の機能ブロック内に設けられた上位の階層の機能ブロックのレイアウトは、基本的な回路セルの電源配線である、最下層の電源配線とは直角の方向に複数の回路セルが設けられるようにレイアウトされる。上位の階層の機能ブロックの電源は、下位の階層の機能ブロックの電源と同様に、電源電圧のドロップが最小限となるようにチップ内部でメッシュ状に配線される。2また、本発明は、論理回路を構成する第1のMISFETのゲート絶縁膜厚よりも厚い第2のゲート絶縁膜厚で構成される電源スイッチと、第2のゲート絶縁膜厚のMISFETで構成される電源スイッチコントローラとを備える半導体集積回路装置に適用され、以下のような特徴を有するものである。21電源スイッチコントローラは、小型の第1の電源スイッチを始めにオンし、その後、大型の第2の電源スイッチをオンする。電源スイッチのオンオフ制御を実施するに当たり、仮想グランド電源の電圧レベルを検出するセンサ回路と、電源スイッチのゲート信号の電圧レベルを検出するセンサ回路を設けることを特徴とする。22また、電源スイッチコントローラの別の実施例としては、一つの大型の電源スイッチを用いてオンオフ制御を実施するもので、その制御方法は電源スイッチのゲート信号を大小複数の駆動ドライバを切り替えて制御することで実施することが特徴である。これら電源スイッチのゲート信号の制御にあたり、電源スイッチのゲート信号の電圧レベルをあらかじめ設定しておいた値からのズレを最小限とするために、電源スイッチのゲート信号の遠端の信号をモニタすることで、電源スイッチの制御を高精度化することを特徴としている。これら電源スイッチの制御に当たってのセンサ回路は、電源スイッチコントローラ内部でクロック信号を発生させて、そのクロック信号を用いてダイナミックにセンスアンプを起動させるダイナミック型コンパレータ回路であることが特徴である。3また、本発明は、リングオシレータの発振周波数をモニタして内部の電源電圧の変動を観測する回路を備える半導体集積回路装置に適用されるものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。本発明によれば、独立に電源が遮断される領域が複数あるSoCの電源領域の設計として、電源遮断の優先順位を決め、電源遮断領域を階層化して定義することにより、制御信号の系統が整理され、不定信号伝播防止回路等の検討漏れの危険性を回避できる効果がある。さらに、電源遮断のルール化を設けることで、自動化ツールへの搭載へ向けた検討が容易となる効果もある。また、本発明によれば、ある電源領域内にその領域の電源とは別の電源のブロックを設け、これを標準セルに給電する最下層の電源配線と直角の方向へレイアウトし、この領域を電源遮断の優先度の低い領域と定義し、その領域に中継バッファやクロックバッファ、電源遮断時の情報保持ラッチを搭載することで、チップ内部での電源遮断制御を容易化できる効果がある。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、半導体集積回路装置を構成する各構成要素や各信号名などは、これらに付された符号のみを用いて説明する場合もある。以下において、ここで言う電源領域は、機能ブロックとも呼ぶ。この機能ブロックは、CPU、ベースバンドプロセッサ、アプリケーションプロセッサ、メモリなど、個々に機能を有するブロックを指す。実施の形態1本発明の半導体集積回路装置に関する実施の形態1について、図1~図5を用いて説明する。図1は、独立電源遮断領域の階層の一例として、SoC内部に、4個の電源領域階層、9個の独立した電源領域があると仮定した場合について、電源領域を構成する方法を示した図である。これらの独立した電源領域は、高電圧電源と、それぞれ高電圧電源および他の電源領域で使用される電源とは異なるグランド電源とで動作し、それぞれ異なるグランド電源が互いに独立して供給される。また、これらの電源領域は、それぞれ独立して電源遮断の制御が可能で、それぞれ電源遮断の優先度が付与され、この優先度は信号結線の関係をもとに関係付けられ、この信号結線は階層化されて実施される。この図1には、電源領域階層PDH1~PDH4の階層ごとに電源領域AreaA~AreaIを記してあるが、上位が電源遮断の優先順位が低い電源領域であり、下層へ行くに従い電源遮断の優先順位が高くなる。ここでは、優先順位の低い側を親、優先順位の高い側を子と呼ぶ。また、この親と子の関係は、信号配線の関係にも依存している。図中の矢印は信号の授受関係を示している。例えば、AreaAとAreaBの親はAreaCであるが、AreaGはAreaAとAreaBの親にはなりえない。親は子が電源印加されている場合は常に電源が印加され続ける。したがって、各電源ドメイン間の信号結線は、必ず親を経由することで、たとえ子が電源遮断されたとしても信号線の不定伝播防止制御が実施可能である。この不定伝播防止機能は、例えば前記非特許文献1に記載の回路技術μI/Oを適用し、不定伝播防止の制御信号は親を介して制御すればよい。ここで、電源遮断の方法について、一例を示して説明する。まず、AreaAとAreaBとで通信が必要な場合を考える。この場合、親に当たるAreaCを経由し、AreaAとAreaBとで通信を実施する。次に、AreaAとAreaD間で通信が必要な場合について説明する。この場合は、AreaAからの信号は、AreaAの親に当たるAreaCと、AreaCの親に当たるAreaHを経由し、その後、AreaDの親に当たるAreaGを経由してAreaDに伝達するように実施すればよい。図2は、独立電源遮断領域間の信号授受の一例として、AreaAからAreaDへの信号伝達がある場合を具体的に示した図である。この信号伝達の経路は、AreaAからAreaCへの信号SIG1と、AreaCからAreaHへの信号SIG2と、AreaHからAreaGへの信号SIG3と、AreaGからAreaDへの信号SIG4とで構成される。このように2つの領域間での通信が、複数の電源領域をまたがって伝達される場合、不定信号伝播防止回路を設ける必要がある。この不定信号伝播防止回路は、子側から親側へ伝達される信号の入力部に設置する必要がある。親側から子側への信号伝達経路には不定信号伝播防止回路を挿入する必要はない。その理由は、本発明の電源遮断制御方式を用いると、子側が電源遮断されている場合に親側の電源が印加されることはありうるが、その逆の、子側が電源印加されている場合は常に親側の電源も印加されるためである。この図2に示した例では、AreaAからAreaCへ伝達される信号のAreaCの入力部、また、AreaCからAreaHへの伝達される信号のAreaHの入力部にそれぞれ不定信号伝播防止回路MIO1,MIO2を設ければよい。それぞれの不定信号伝播防止回路の制御信号は、その回路が含まれる電源領域からの制御信号で制御される。MIO1の制御はAreaCからの制御信号CTL1で制御され、MIO2の制御はAreaHからの制御信号CTL2で制御される。これらの不定信号伝播防止回路の制御信号は、AreaCおよびAreaHで生成される。図3は、独立電源遮断領域間の信号授受の一例として、AreaAからAreaDへの信号伝達がある場合の別の例を示している。この信号伝達の経路は、AreaAからAreaCへの信号SIG1と、AreaCからAreaHへの信号SIG2と、AreaHからAreaGへの信号SIG3と、AreaGからAreaDへの信号SIG4とで構成される。この図3に示した例では、図2と同様に不定信号伝播防止回路を設ければよい。つまり、AreaAからAreaCへ伝達される信号は、AreaCの入力部に、また、AreaCからAreaHへの伝達される信号はAreaHの入力部にそれぞれ不定信号伝播防止回路MIO1とMIO2を設ければよい。それぞれの不定信号伝播防止回路の制御信号は、その回路が含まれる電源領域からの制御信号で制御される。MIO1の制御はAreaCからのCTL1で制御され、MIO2の制御はAreaHからのCTL2で制御される。図2と異なる点は、これらの不定信号伝播防止回路の制御信号が、AreaCおよびAreaHで生成されるのではなく、SoCを統括的に制御するブロックここではAreaIに設けてあると仮定からの制御信号で制御することである。その場合、CTL3でAreaHへ制御信号が伝達され、その信号がCTL2とCTL4に分けられ、CTL4がさらに下層のAreaCに伝達され、CTL1を制御する。CTL1,CTL2,CTL4はCTL3と同一の信号線であってもよい。すなわち、これらの信号線はAreaHやAreaC内にて単純にバッファ回路で駆動力を増幅されて伝達される場合である。また、CTL1,CTL2,CTL4はCTL3とは異なる信号であってもよい。すなわち、CTL2,CTL4はAreaH内で論理演算されて制御される場合である。この場合、CTL3以外の他の条件、例えば、AreaH内部の情報を用いてAreaHがCTL2やCTL4を制御することも可能である。同様に、AreaCはCTL1をCTL4の情報のみならず、AreaC内の情報を用いてCTL1を制御することも可能である。図4は、独立電源遮断領域間の信号授受の一例として、AreaAからAreaDへの信号伝達がある場合の、さらに別の例を示している。この信号伝達の経路は、AreaAからAreaHへの信号SIG5と、AreaHからAreaDへの信号SIG6とで構成される。この図4に示した例では、AreaAからAreaHへの伝達される信号のAreaHの入力部に不定信号伝播防止回路MIO2を設けている。それぞれの不定信号伝播防止回路の制御信号は、その回路が含まれる電源領域からの制御信号で制御される。MIO2の制御はAreaHからの制御信号CTL2で制御される。この不定信号伝播防止回路の制御信号がAreaHで生成されるものであっても、AreaIで生成されるものでも、いずれでもよく、その実施の形態は、図2および図3と同様の方法で実現できる。この実施の形態は、図4に示すような電源遮断の階層構造がある場合にも、途中の階層を経由しなくても接続が可能であることを示している。この場合でも、もし、AreaGが物理的レイアウト的な配置としてAreaHとAreaD間にあって、信号がAreaGを経由した方が、信号品質の向上に寄与する場合が考えられる。その場合は、図2および図3のようにAreaGを経由することも可能である。図5は、独立電源遮断領域間の信号授受の一例として、AreaAからAreaDへの信号伝達がある場合の、さらに別の例を示している。この信号伝達の経路は、AreaAからAreaDへの信号SIG7で実施される。この図5に示した例では、AreaAからAreaDへの伝達される信号のAreaDの入力部に不定信号伝播防止回路MIO3を設けている。それぞれの不定信号伝播防止回路の制御信号は、その回路が含まれる電源領域からの制御信号で制御される。MIO3の制御はAreaDからの制御信号CTL7で制御される。ここで強調しておきたいことは、このように親階層を実際に信号が経由しなくても、制御信号が実際通信に関与する機能ブロックより上位階層のみを経由することで、不定信号伝播防止回路の設計が容易化できていることである。本願発明では、仮に通信が必要な機能ブロック間に別の機能ブロックがあり、その機能ブロックが通信に関与する機能ブロックよりも子の関係にある場合にはそのブロックを経由しないことをルール化している。物理的にリピータ配線が必須な場合は、より電源遮断の優先順位の低い、詳しくは後述する、サブ電源領域を経由して通信を実施することになる。この不定信号伝播防止回路の制御信号がAreaDで生成されるものであっても、AreaIで生成されるものがAreaH、AreaGを経由してAreaDへ伝達された信号CTL3-CTL5-CTL6でも、いずれでもよく、その実施の形態は、基本的には図2および図3と同様の方法で実現できる。この実施の形態は、図5に示すような電源遮断の階層構造がある場合にも、途中の階層を経由しなくても接続が可能であることを示している。図2乃至図5により、AreaAからAreaDへの信号伝達に関して説明してきた。AreaAからAreaDへの信号伝達の方法に様々な例があることを述べたが、これはAreaAとAreaDの物理的配置による。もし、AreaAとAreaDとが非常に離れている場合には、図2および図3で示したように各階層を経由して信号伝達することが望ましいが、AreaAとAreaDとが近接配置されている場合には、図4もしくは図5に記載の信号接続が信号配線の最短化のためには効果的である。以上、これまで独立に電源が遮断される領域が複数あるSoCの電源領域の設計方式について述べてきた。このように電源遮断の実施されやすさの順位を決め、電源遮断領域を階層化して定義することにより、制御信号の系統が整理され、不定信号伝播防止回路等の検討漏れの危険性を回避できる効果がある。また、電源遮断のルール化を設けることで、自動化ツールへの搭載へ向けた検討が容易となる効果もある。実施の形態2本発明の半導体集積回路装置に関する実施の形態2について、図6,図7を用いて説明する。図6は、独立電源遮断領域をチップに搭載した場合の一例として、図1から図5で説明した電源領域をSoCシステムオンチップ上に実装した例を示した図である。ここでは、図1から図5で示したAreaAからAreaIまでの9個の電源領域に分けた例を示している。また、この図6には、AreaHとしてSPA1~10で示した小型の電源領域を定義した。これらの小型の電源領域は、サブ電源領域と呼ぶ。このサブ電源領域は、AreaHと定義されていることからも分かるように、図1の階層に示したように、電源遮断の優先順位が低い独立電源領域である。これらの各電源領域は、図1で説明したような電源遮断の優先順位に従い電源が遮断される。この図6で、PSWは電源スイッチを示し、PSWCは電源スイッチコントローラを示す。このSoCでは、AreaI以外は電源スイッチにより電源が遮断されることを想定している。基本的に、各電源領域の両脇にある電源スイッチを遮断することにより、内部の回路部の電源が遮断される。AreaBのみ、片側にのみ電源スイッチを設けた例を示したが、これは、SRAMメモリなどのような電流消費密度の小さい回路ブロックに向けたものである。このような回路には供給電流が少なくてもよいため、電源スイッチのサイズを小さくできるのである。ここで、AreaHとしてのサブ電源領域SPA1~10は詳しくは後述するが、該当するサブ電源領域を内包する独立電源領域例えばAreaAなどの電源スイッチ領域に、あらかじめ設計しておくサブ電源領域用の電源スイッチをオンオフ制御することで電源遮断制御が実施される。サブ電源領域は、発明が解決しようとする課題のところで述べた4つの課題に対して、リピータ配置の課題、クロックバッファ配置の課題、情報保持電源遮断用のラッチ配置の課題、という3つの課題を解決するものである。SPA1~10は図示したように、電源領域内部の通常標準セルなどが配置される領域に、別電源で動作する電源領域として設けていることが特徴である。さらに、これらSPA1~10はy方向に伸びた領域として設けていることである。これは、詳しくは後述するが、一般に微細プロセスのLSIにおいては、上層に抵抗値の低い配線幅の太いメタル層を設けることが一般的であり、その多くの場合で、この図6のx方向に伸びた配線で実装されている。従って、サブ電源領域SPA1~10をy方向に伸びたセルとして設計することでメッシュ状に配線され、電源幹線の抵抗の低抵抗化が実現でき、電流消費が多い場合の電圧ドロップを最小限に抑えられる効果がある。このサブ電源領域は、各電源領域内に散在するように配置されているが、それは、上述の3つの課題を解決するためである。まず、リピータは、例えば、AreaAの領域の回路から、AreaDへの信号伝達が必要になった場合、AreaAとAreaDの間にあるAreaB、AreaC、AreaEのいずれかを通過しなくてはならない。ところが、図1の電源遮断規則に従うと、まず、AreaAからの信号はAreaAの親に当たるAreaCに信号を伝達し、その後、その信号をAreaCの親に当たるAreaHを経由して、目的の電源領域の親に当たるAreaGを経由して目的のAreaDへ信号を伝達しなくてはならない。これら各領域にはリピータと呼ばれるバッファ回路を設置でき、必要に応じて不定信号伝播防止回路を追加する。このように信号を伝達させる場合、もし、AreaHがサブ電源領域SPA1~4に割り当てられていない場合は、AreaGから目的の電源領域のAreaDへの信号をリピータ無しで配線しなくてはならなくなる。そのような場合、信号配線長が長くなることで、負荷が大きくなり、信号波形が大きくなまることが予想される。そうなると、動作速度が遅くなるだけでなく、波形がなまることによって、その波形が入力される回路において貫通電流が流れることになる。そこで、このSPA1~10をAreaHとして扱えれば、図4記載の方法で信号線が配線可能となるから、図6のAreaAからAreaDへの信号線の配線も最短距離化が達成され、動作速度と消費電力のすべての面で品質を向上させることができる。図7は、独立電源遮断領域をチップに搭載した場合の一例として、図6で示した電源領域の配置方法の別の例を示している。図6と異なる点は、電源スイッチコントローラを一箇所に集中して配置していることである。電源スイッチコントローラは、スタンバイ時の低リーク化を考慮して通常I/Oで用いられるゲート絶縁膜厚の厚いMISFETを用いた電源スイッチを制御するには、同様のMISFETにて設計されることが好ましく、内部の論理回路の電源電圧よりも高い電源を必要とする。この高い電圧の電源をSoC内部に配線することは電源配線方法の見直しやツールの対応状況もあるため、難易度が高い場合がある。そのような場合に、このような配置方法を採ることで、高い電圧の電源をレイアウトすることが容易となる効果がある。実施の形態3本発明の半導体集積回路装置に関する実施の形態3について、図8,図9を用いて説明する。図8は、サブ電源領域の一例として、このサブ電源領域のレイアウトの例を示している。この図8で、x方向に伸びる配線は、第1メタル層M1で配線されており、VDD電源VDDと仮想グランド電源VSSMが配線される。VSSMは、後述する電源スイッチにより真のグランドと遮断可能な電源線である。以下、本実施の形態では、VSS電源VSSにスイッチを介して接続された仮想グランド電源VSSMとVDD電源VDDとで回路を動作する方法について主に述べるが、本発明は、このようなVSS側の電源遮断に適用できるだけでなく、VDD側の電源遮断にも同様に適用できる。また、VDD側とVSS側の両方に電源スイッチを設ける方法にも適用可能である。この図8で、y方向に伸びる配線はx方向に配線される第1メタル層とは別の、例えば第2メタル層M2で配線される。この図8で、SPAと示した破線で囲まれた領域以外の領域は、図6での電源領域AreaAなどに相当する。この領域には標準セルと呼ばれるインバータ回路INVや否定論理積回路NAND、否定論理和回路NOR、標準フリップフロップSFFといった基本的な回路のレイアウトが敷き詰められる。一方、SPAと示した破線で囲まれた領域の仮想グランド電源はVSSM2であり、それ以外の領域の仮想グランド電源VSSMとは独立した電源である。そのため、サブ電源領域以外のグランド線であるVSSM配線はサブ電源領域の手前で一旦終了し、サブ電源領域内ではVSSM2配線が同じ第1メタル層で実装されていることが特徴である。VDDとVSSMは、サブ電源領域以外の電源遮断領域に大域的に配線されるため、規則的な縦幹線を接続することで低抵抗化を図る。縦幹線の間隔X2は内部の論理回路の動作速度などで必要量の電流を供給した際の電圧降下を規定値以内に収めるために、最適に設計される。VSSM2配線は、課題のところで述べた3つの回路に供給するための電源線である。その回路とは、リピータ信号増幅回路の回路、クロック信号の分配バッファ回路クロックバッファ、そして電源領域の電源遮断時のデータをバックアップするための情報保持回路である。この図8で示したRLはデータを保持する情報保持ラッチである。この情報保持ラッチRLは、サブ電源領域外の特定の標準フリップフロップSFFと1対1で対応しており、サブ電源領域以外の領域が電源遮断される場合に、そのデータを退避保存する役目を持つ。CKBUFはクロック分配用のクロックバッファ回路であり、RPTは長距離配線のリピータ回路中継バッファである。これらは、複数の独立電源遮断の領域を通過する際、その通過する電源領域が遮断されても電源印加が可能となるようにするためである。ここで、MISFETへ与える電源について述べて、サブ電源領域の基板電源の設計方法を説明する。一般的なインバータ回路を例にMISFETの電源を図9に示す。図9の構成回路の電源端子の説明において、図9aは、N型MISFETとP型MISFETのそれぞれのソース電極と基板電極に、各々別の電源を接続している例である。つまり、N型MISFETのソース電極にはVSSが接続され、基板電極にはN型MISFETのVBNが接続される。一方の、P型MISFETのソース電極にはVDDが接続され、基板電極にはP型MISFETのVBPが接続されている。このタイプを基板分離型と以後呼ぶ。図9bは、N型MISFETとP型MISFETのそれぞれのソース電極と基板電極に、それぞれ同じ電源を接続している例である。つまり、N型MISFETのソース電極と基板電極にはVSSが、P型MISFETのソース電極と基板電極にはVDDが接続されている。このタイプを基板一体型と以後呼ぶ。独立に電源遮断が実施される異なる種類の電源が印加されるN型MISFETを並べる際に、基板分離型の回路では基板電源を共通のグランドに固定することで、容易に2つの電源で動作するN型MISFETを集積することが可能である。一方、このような2種類の独立した電源のN型MISFETを並べるに際して、基板一体型の回路の場合、サブ電源領域とそれ以外の領域で基板電源を分離する必要がある。基板電源を分離するためには、ウエルの分離が必要になる。図8のサブ電源領域は、N型MISFETによる電源遮断機構を、基板一体型回路で構成することを念頭に置いたため、このウエル分離領域が必要となった例を示している。この例では、サブ電源領域の両脇にある電源縦幹線下にウエル分離領域を設けることを想定している。なお、ここで導入するウエル分離領域であるが、詳しくは図11で説明するが、ウエル分離に必要なN型ウエルは、その領域にP型MISFETを集積可能で、このP型MISFETを電源安定化のための容量素子として使用することが出来る。したがって、このウエル分離領域は有効に利用が可能であり、オーバーヘッド低減に対しても効果がある。実施の形態4本発明の半導体集積回路装置に関する実施の形態4について、図10,図11を用いて説明する。図10は、サブ電源領域のレイアウトの一例として、図8を実現するレイアウトの例である。この例では、接地側電源を電源遮断する場合の例を示している。以後、接地電源を遮断する方法について述べるが、VDD電源側を遮断する場合にも適用は容易である。その場合、当該同業者周知の技術である、P型シリコン基板に2重ウエル構成を念頭として、VDDとVSSを読み替え、P型MISFETとN型MISFET、P型ウエルPWELLとN型ウエルNWELLを読み替えればよい。もしくは、面積OHが大きくなるが、3重ウエル構成でも、深いN型ウエルDNWを電気的に分離するように実施すれば、容易に適用できる。このレイアウトでは、図9bに示したように、基板一体型の標準セルでのレイアウトを考えており、電源が遮断されるN型MISFETと電源が遮断されないN型MISFETの基板電極を分離する必要がある。そのため、図10にはこれら2種類のN型MISFETの基板を分離するためのN型ウエルNWELLを設けて、2種類のN型MISFETをレイアウトする。この基板電位を分離するウエルはN型ウエルであるため、この領域にはP型MISFETが集積可能である。したがって、この領域にP型MISFETを容量素子として集積することで、この領域を有効活用することが出来る。このウエル分離領域以外は、一般的な標準セルを敷き詰めることが可能である。グランド側電源がVSSMである領域とVSSM2である領域のそれぞれで同一の標準セルライブラリを用いることが可能である。また、図9aで示した基板分離型セルを用いると、ウエル分離領域を設ける必要はないが、基板電源を配線するための新たな配線が必要になる。メタル配線層を標準セル内部で1層使用できる場合はそれを使用して基板電源配線を実施すればよく、あるいは、そのようなメタル配線層が使用できない場合は、拡散層をシリサイド化するなどして低抵抗化して使用することも可能である。その場合、シリサイド化拡散層はメタル配線よりも抵抗が高いため、メタル配線を強化するためのメッシュ間隔を狭めるなどの対策を実施すればよい。図10において、PT1は縦幹線のピッチ間隔を示しており、PT2はウエル分離領域を示している。なお、PT1は、サブ電源領域を置くエリアであり、この領域はPT2の整数倍の幅を持たせることも可能である。図11は、サブ電源領域近傍の断面の一例として、図10のA-A’断面およびB-B’断面の例である。図10の説明でも述べたが、サブ電源領域を基板一体型の標準セルで設計する際には、ウエル分離が必要である。この図11は、そのウエル分離を示したものである。図11aは、基板およびソースにVSSMが印加されたP型ウエル領域PWA1と、基板およびソースにVSSM2が印加されたP型ウエル領域PWA2とを、N型ウエル領域NWA1を間に挟んで電源分離を実施しているものである。ここでは、3重ウエル構成を念頭においている。3重ウエル構成は、ここでは、P型シリコン基板P-subの上に、ディープN型ウエルDNWを深く作り、その上にP型拡散層PLとN型拡散層NLを製造するものである。このような構成では、この図11に示したようにN型ウエルを挟むことで、P型ウエルの領域に作られるN型MISFETの基板電源を分離することが出来る。この方法は、基板電位を分離するための面積増加が最小化できる方法である。ここで、電源分離を実施するN型ウエルNWの領域であるが、ここは図10に示したようにy方向へN型ウエルが連続している。そのため、通常の標準セルを置くことが出来ない領域である。そこで、このような領域を有効利用するために、このN型ウエル領域にP型MISFETを構成し、このP型MISFETを電源の安定化容量素子として使用すればデッドスペースを有効活用できる効果がある。なお、各MISFETにおいて、Dはドレイン電極、Sはソース電極、Gはゲート電極を示す。図11bは、基板およびソースにVDDが印加されたN型ウエルNWで構成されていることを示している。NWA2とNWA4とは通常の標準セル領域であり、NWA3はウエル分離領域として用いられている領域である。ここでは、3重ウエル構成を念頭においている。ここで、NWA3はN型ウエルNWの領域であるが、ここは図10に示したようにy方向へN型ウエルが連続している。そのため、通常の標準セルを置くことが出来ない領域である。そこで、このような領域を有効利用するために、このN型ウエル領域にP型MISFETを構成し、このP型MISFETを電源の安定化容量素子として使用すればデッドスペースを有効活用できる効果がある。実施の形態5本発明の半導体集積回路装置に関する実施の形態5について、図12を用いて説明する。図12は、電源配線と電源スイッチの接続の一例として、サブ電源領域の電源供給を実現する電源スイッチの配置と電源配線のレイアウトの例である。この図12には、独立した電源領域である回路ブロックCBLKと、そのCBLK内の回路の電源を遮断するための電源スイッチ配置領域PSWAREAと、そのスイッチを制御する電源スイッチコントローラPSWCより構成される。近年の微細化したLSIで電源線を低抵抗化するため、上層のメタル配線を電源に割り当てることで電源線の低抵抗化が実現できる効果がある。この図12には、CBLKの上層に電源配線がx方向へ配線される例を示している。その場合、そのメタル配線は図12に示したように、VDD電源とVSS電源とVSSM電源を出来るだけ同数となるように配線することが、全体の電源配線の低抵抗化に対して効果がある。この配線は、配線幅の太いメタル層で構成されるので、ワイドメタル配線層WMと呼ぶ。ここで、サブ電源領域への電源であるVSSM2を配線するに当たり、サブ電源領域の大きさに依存した割合でVSSM2電源を配線する必要がある。このとき、VDD,VSS,VSSMの3本の電源線の組を保持しつつ、ある特定間隔ごとにVSSM2電源配線を配線すれば、電源配線の低抵抗化を損なうことなくVSSM2電源を配線することが可能となる。VSSM電源とVSSM2電源は、この電源遮断領域の両脇に配置された電源スイッチに接続され、電源スイッチコントローラからの制御信号で制御される。VSSM電源線とVSS電源との接続には電源スイッチPSW1を使用し、VSSM2電源とVSS電源の接続には電源スイッチPSW2を用いる。それぞれの電源スイッチは電源スイッチコントローラPSWCから出力されるゲート駆動信号g1,g2で制御される。実施の形態6本発明の半導体集積回路装置に関する実施の形態6について、図13を用いて説明する。図13は、複数の独立電源遮断領域がある場合の構成の一例として、各独立電源遮断領域用の電源スイッチとサブ電源領域用の電源スイッチを設ける場合の例を示したものである。図13aには、2つの独立した電源領域を制御する電源スイッチコントローラに、サブ電源領域の電源スイッチの制御も独立に実施する場合を例示している。サブ電源領域の接地電源であるVSSM2電源は、制御の容易化と、電源配線の低インピーダンス化のため、複数の電源領域で共通化してまとめることが望ましい。その場合、各電源領域に1対1で対応している電源スイッチコントローラで、これらのVSSM2電源を共通制御することが望ましい。したがって、この図13aには、VSSM2電源を遮断制御する電源スイッチPSW2を制御するために各電源スイッチコントローラPSWCへ入力される共通制御信号g2ctlにより、全ての領域にある電源スイッチコントローラのg2信号を制御することが考えられる。このような制御により、VSSM2電源の電源配線のインピーダンスが低減できる効果がある。図13bには、サブ電源領域の電源スイッチとそのコントローラを独立に設けた例である。このようにすることで、サブ電源領域の仮想グランド電源線のVSSM2の一元管理が容易化される効果がある。この場合、上層のワイドメタル配線層のVSSM2電源は全て結線して低抵抗化を実現することが望ましい。なお、ワイドメタル配線層のVDD,VSS,VSSM,VSSM2の各割り当て方法は図13aと同様にすればよい。実施の形態7本発明の半導体集積回路装置に関する実施の形態7について、図14,図15を用いて説明する。図14は、標準フリップフロップ、情報保持ラッチの回路構成の一例として、これらの回路の例を示している。標準フリップフロップSFFは、トランスミッションゲートTG1,TG2、インバータINV1~INV4、クロックトインバータCIV1,CIV2などからなり、通常のマスタースレーブ型フリップフロップとしての機能を有するが、付加的な機能として、通常の入力と情報保持ラッチRLからの出力を切り替えるセレクタSEL1を有する。このSFFは、独立電源遮断領域内の回路であるために接地電源としてVSSMが印加されており、端子としては、入力信号Dと出力信号Qとクロック信号CLKと、情報保持ラッチからの入力信号STRD、さらに、通常動作の入力と、情報保持ラッチからの入力を切り替えるセレクタを制御する選択信号RLDSELの各端子を備えている。SFFからRLへの信号は、途中に否定論理積回路NAND1を設けて、その制御をSTRの信号で制御し、SFFのデータをRLに保持する場合にLoとする制御を実施する。一方、サブ電源領域に搭載する情報保持ラッチRLは、SFFからの退避データをクロックトインバータCIV3で受け、内部のインバータINV5,INV6で構成されるラッチにて保持する。この制御は、データ退避信号STRとこの反転信号STRBで実施する。RLからの出力信号は、インバータINV7からSTRDで出力され、SFFの保持ラッチからのSTRDの端子に入力される。ここで、これらの回路のMISFETの電源構成について述べる。P型MISFETはそれぞれの領域で同様に、ソース側電極と基板電極がともにVDDである。一方のN型MISFETは各領域で異なる。SFFのN型MISFETのソース電極および基板電極接地側電源はVSSMであり、RLのN型MISFETのソース電極および基板電極接地側電源はVSSM2である。ここでは、すべて基板一体型を想定している。図15は、標準フリップフロップ、情報保持ラッチの動作波形の一例を示している。この図15には、上からクロック信号CLK、SFFへの入力信号D、内部ノードnd1の信号、SFFの出力信号Q、RLからの入力信号STRD、RLへのノードNVの信号、データ退避信号STR、データ退避信号反転信号STRBと、入力信号Dの選択信号RLDSEL、VSSM電源、VSSM2電源を示している。まず、時刻T1では通常のフリップフロップの動作を実施している。この場合、クロック信号CLKの立ち上がりで入力信号Dを取り込み、セレクタで内部ノードnd1へそのまま伝達して、出力信号Qを更新し保持する。その次に、電源遮断を開始する場合を説明する。電源遮断に先立って、このSFF内部のデータを情報保持ラッチRLに転送する必要がある。その場合、データ退避信号STRをHiに、データ退避信号反転信号STRBをLoにすることで、出力信号QをノードNVへ接続するためのNANDを介して出力信号QがノードNVへ伝達される。その後、STRをLoに、STRBをHiとすることで、SFFとRL間の信号伝達が遮断されると共に、RLでデータを保持する。その後、時刻T3で電源遮断スイッチをOFFにする。電源遮断スイッチをOFFにすると、仮想グランド電源VSSMのレベルが上昇し、時刻T3でほぼ電源遮断が完了し、SFFの内部データが破壊されるが、RLで保持したデータはそのまま保持される。次に、電源遮断からの復帰について説明する。時刻T4で電源遮断スイッチをONすることで、仮想グランド電源VSSMのレベルが0Vになる。その後、時刻T5で電源が完全にオンし、その後、時刻T8でRLDSELをHiとすると、STRDのデータがnd1に伝達されて、その後、クロックの立ち上がりでnd1のデータを取り込み、出力信号Qを更新し保持する。その後、RLDSELをLoにすることで通常の入力をセレクトし、以降は入力信号Dをクロックの立ち上がりで保持する動作を実施する。実施の形態8本発明の半導体集積回路装置に関する実施の形態8について、図16を用いて説明する。図16は、標準フリップフロップ、情報保持ラッチの回路構成の一例として、サブ電源領域に設ける情報保持回路の図14とは別の例である。この図16には、標準セルに登録されている一般的なフリップフロップFFとラッチLTCを用いた場合を示した。電源遮断される側の回路ブロックCB1と、CB1が電源遮断されている場合に通電されて情報を保持する回路ブロックCB2とした。CB1は、電源遮断時に情報を保持すべきフリップフロップFFと、入力信号DとCB2からの入力信号データSTRDを選択するセレクタSELと、CB2へデータを送信するための否定論理積回路NANDと、インバータ回路INVで構成される。CB2は、CB1からの保持データを保持するラッチLTCで構成される。CB1とCB2は、ここではグランド側電源が異なるが同一の標準セルを使用することが可能である。CB1とCB2の中のデータ保持回路FFとLTCの動作は通常通りであり、FFでのデータの取り込みは、クロック信号CLK1に同期して取り込み、CB2側のLTCはクロック信号CLK2の値がHiの場合にデータを保持するものである。このようにすることで、新たに標準セルを作成することなく、CB1の回路の電源遮断が容易になる効果がある。実施の形態9本発明の半導体集積回路装置に関する実施の形態9について、図17を用いて説明する。図17は、サブ電源領域に搭載するクロックバッファの構成の一例を示す図である。図17aは、一般的なクロック分配系の接続構成を示している。クロックバッファは、クロックパルス発生器CPGから発生されたクロックパルスを分配する回路であり、これらのバッファを何段か経由してクロックをチップ全体へ分配するのが一般的である。ここでは、初段のクロックバッファ群A-drv、2段目のクロックバッファ群B-drv、3段目のクロックバッファ群C-drv、最終段のクロックバッファ群D-drvの大きく4階層で分配する例を示している。ここで、4階層というのは、クロックバッファが4個で分配するという意味ではなく、大きく4つのグループにクロックバッファのカテゴリを分けるという意味である。したがって、各階層では複数のクロックバッファでバッファリングされることもあり得る。例えば、クロックバッファA-drvは2段目のバッファ回路を経由してクロックバッファB-drvへ伝達されたりする。電源遮断領域がチップの各所に複数搭載される場合、クロックの分配回路をどのように置くかが課題となるが、ここではクロックをチップ全体に分配する役目であるA階層の一部のバッファをサブ電源領域に搭載することでこの課題を解決する。このようにすることで、サブ電源領域に搭載するクロックバッファの数を減らせて、チップのスタンバイ時のリーク電流低減に寄与できる。図17bは、図17aの変形例である。この例では、途中のバッファ階層に、クロックゲーティング技術を適用している例である。この場合、B-drvとD-drvにクロックゲーティングを適用した例を示した。B-drvのゲーティング信号GATE1はLoになることでB-drvの出力をLoに固定し、GATE1がHiのときはクロック信号が伝播する。同様に、D-drvのゲーティング信号GATE2はLoになることでD-drvの出力をLoに固定し、GATE2がHiのときはクロック信号が伝播する。このGATE信号は、クロックバッファが搭載されている電源領域の電源階層と同じか、それよりも上の電源階層から制御されなくてはならない。さもないと、クロックゲーティング回路にて貫通電流が発生する恐れがある。実施の形態10本発明の半導体集積回路装置に関する実施の形態10について、図18を用いて説明する。図18は、半導体集積回路装置の設計フローの一例を示す図である。ここでは、新たにDFLDesignforLeakageというステップを設けることが特徴である。これは、製造するSoCが実際に使用される動作シーンを想定して、動作に必要な部分以外の電源を遮断した場合のリーク電流量のチェックを実施するステップである。このステップで使用シーンを想定したリーク電流を評価し、電源ドメインの割り当ての妥当性を吟味する。このようなステップを踏むことで、チップ内に独立した電源ドメインを複数設けてリーク電流量の設計が可能となる。このステップを実施するためには、フロントエンド論理設計、タイミング電力評価とバックエンドレイアウト設計やDFTDesignforTest、タイミング電力評価の協調が今まで以上に重要となる。フロントエンドで検討された論理仕様が顧客から要求される電力仕様に合うかどうかを十分に吟味する必要があり、その際に、物理的な配置情報電源ドメインの配置や信号線のリピータ配置などが重要となるからである。ここで、評価したリーク電流が目標値を超えた場合には電源ドメインの再構成を実施し、その評価結果に基づきネット変更などを論理設計にフィードバックさせる。これにより、チップのトータルのリーク電流量を念頭に置き、リーク電流量がスペック内に収まるかどうかをチェックしながら設計することが可能となる。実施の形態11本発明の半導体集積回路装置に関する実施の形態11について、図19~図22を用いて説明する。図19は、電源スイッチコントローラの一例を示す図である。この電源スイッチコントローラは、I/Oで用いられるゲート絶縁膜厚の厚いMISFETで構成され、動作電源としてVCCたとえば3.3VとVSSで動作する。その理由は、このMISFETは、VDD電源と比較して高いVCC電源で動作するように設計されているため、しきい値の設定を大きくでき、サブスレッショルドリーク電流が小さく抑えられるからである。さらに、ゲート絶縁膜厚が厚いのでゲートトンネルリーク電流が小さく抑えられる効果もある。この電源スイッチコントローラPSWC1は、制御論理回路CLG、有限ステートマシンFSM、VSSMレベルのセンサ回路SENS10VSS、電源スイッチのゲート信号レベルのセンサ回路SENS90VCC、マイクロIO制御信号を生成するレベル変換回路LVL_DN、小型の電源スイッチとで構成される。SESN10VSSは、制御信号SONVSSで駆動され、VSSMレベルが10VDDになった時点で検出完了信号C10VSSを送信する。SESN90VCCは、制御信号SONVCCで駆動され、電源スイッチのゲート信号Gのレベルが90VCCになった時点で検出完了信号C90VCCを送信する。FSMでは、各センサ回路からの情報を元に、電源スイッチの制御を実施する。CLGは、マイクロIOの制御も実施するが、マイクロIOはVDD電源とVSS電源で動作する、ゲート絶縁膜の薄いMISFETで構成されるため、レベル変換回路を通してVCC振幅の信号CDNをVDD振幅のマイクロIO制御信号CDNMIOへ変換して出力する。なお、電圧レベルの各センサ回路にはクロック信号に同期した、同期型コンパレータを想定している。そのため、この電圧センサは、FSMから各電圧センサにクロックを供給して、クロック信号で動的にプリチャージと比較を繰り返しながら、電圧レベルをセンスする。このクロックは、FSM内部でリングオシレータなどを用いて発振させればよい。この電源スイッチコントローラPSWC1は、リクエスト信号REQを受け付けると内部の制御回路が動作し、電源スイッチを駆動する。電源スイッチの制御方法は、小型の電源スイッチと大型の電源スイッチを切り替えて駆動する、2段階スイッチサイズ切り替え型である。このようにすることで、VSSMレベルを放電するための突入電流と呼ばれる大電流を削減することができる。本方式は、小型のスイッチがVSSMレベルを放電する際の突入電流を流すスイッチとして働くので、この電源スイッチのサイズを適切に選べば突入電流の抑制が可能となる。次に、動作を説明する。まず、リクエスト信号REQが入力されると、制御論理回路CLGでは有限ステートマシンFSMへ起動信号を送信する。このFSMは、仮想電源線のVSSMの電圧レベルを測定するセンサ回路SENS10VSSと、電源スイッチのゲート信号Gの電圧レベルを測定するセンサ回路SENS90VCCからのセンス信号を元に、電源スイッチの状態を信号STにてCLGへ送信する。そのSTが大型スイッチを駆動する状態を示す場合には、CLGは大型ドライバC1の駆動を開始する。さらに、SENS90VCCが電源スイッチのゲート信号Gが90VCCを超えたことを検出すると、FSMは電源がオンした状態に遷移し、FSMからの信号STで電源スイッチがオンした状態を示した場合に、CLGはアクノリッジ信号ACKを送信する。なお、FSMを初期化するなどのために、リセット信号RESを設けておくとより安定動作が実現可能である。図20は、図19で説明した電源スイッチコントローラの電圧レベルを検出するセンサ回路の一例を示し、図20aはVSSM電位を検出する回路であり、図20bは電源スイッチのゲート信号Gの電圧レベルを検出する回路である。これらはFSMから出力されるクロック信号に同期して電圧レベルを検出する回路であり、ダイナミックコンパレータと呼ぶ。図20aのセンサ回路について説明する。この回路は、VSSMの電圧レベルをモニタし、それがVDDの10になるまでを検出する回路である。これは、センスアンプ回路SA1とプリチャージ回路PCH1とレファレンス電圧発生回路REFC1とで構成され、制御信号SONVSSがHiになるとクロックがSA1およびPCH1へ供給されると共に、REFC1の回路からVREF1が出力される。SA1は、このVREF1と評価対象のVSSMが入り、クロック信号CLKがLoのときにセンスアンプの電源であるP型MISFETがオフし、PCH1がプリチャージを実施する。一方、クロック信号がHiの期間にはセンスアンプの電源であるP型MISFETがオンし、センスアンプが起動し、その出力ノードND21,ND22はVREF1とVSSMの値に応じて変化する。VSSM>VREF1の場合、ND22がHiになりND21がLoになる。一方、VSSM<VREF1の場合、ND22がLoになりND21がHiになる。VREF1は、抵抗分割でVDDの10になる値を出力する方法をとっている。これは最も単純な方式である。この回路は、VREF1としてVDDの10の値を出力させている間に電流を消費してしまうが、SONVSSがLoになるとこの抵抗分割のVDD側に設けたP型MISFETMP21によって電源スイッチがオフする。したがって、このダイナミックコンパレータが動作しない場合には、電流消費を低く抑えることが可能である。この例では、MP21によって抵抗分割によるVREF1生成回路の電源を制御しているが、これは、VSSMが電源遮断時にVDD側へ浮き上がるため、誤動作を回避するために必須である。つまり、VREF1の電圧レベルはMP21が遮断されている場合はVSS側に限りなく近くなる。その理由は、ここで用いる抵抗値は高々1kΩ程度であり、MP21はそのオン抵抗が約一桁小さい100Ω程度の値としておけば電圧レベルが抵抗分割で決まる値になる。このように設計したMP21もスイッチをオフにするとその抵抗値は9桁程度大きくなり、1kΩの抵抗と比較するとほぼ無限大の抵抗値と考えることが出来る。そのため、MP21がオフしている場合のVREF1の値はVSSに非常に近くなる。したがって、VSSMのレベルを検出しようとしてこのダイナミックコンパレータを動作させる場合、VREF1はVSSからVDDの10へ向けて動き、VSSMレベルはVDD近傍から遷移開始するため、誤動作することなく所望のVDDの10の値を検出することが可能となる。図20bのセンサ回路について説明する。この回路は、電源スイッチのゲート信号Gの電圧レベルをモニタし、それがVCCの90になるまでを検出する回路である。これは、センスアンプ回路SA2とプリチャージ回路PCH2とレファレンス電圧発生回路REFC2とで構成され、制御信号SONVCCがHiになるとクロックがSA2およびPCH2へ供給されると共に、REFC2の回路からVREF2が出力される。SA2は、このVREF2と評価対象のGが入り、クロック信号CLKがLoのときにセンスアンプの電源であるP型MISFETがオフし、PCH2がプリチャージを実施する。一方、クロック信号がHiの期間にはセンスアンプの電源であるP型MISFETがオンし、センスアンプが起動し、その出力ノードND23,ND24はVREF2とGの値に応じて変化する。G<VREF2の場合、ND24がHiになりND23がLoになる。一方、G>VREF2の場合、ND24がLoになりND23がHiになる。VREF2は、抵抗分割でVCCの90になる値を出力する方法をとっている。これは最も単純な方式である。この回路は、VREF2としてVCCの90の値を出力させている間に電流を消費してしまうが、SONVCCがLoになるとこの抵抗分割のVSS側に設けたN型MISFETMN21によって電源スイッチがオフする。したがって、このダイナミックコンパレータが動作しない場合には、電流消費を低く抑えることが可能である。この例では、MN21によって抵抗分割によるVREF2生成回路の電源を制御しているが、これは、Gが電源遮断時にVSS側へ固定されているため、誤動作を回避するために必須である。つまり、VREF2の電圧レベルはMN21が遮断されている場合はVCC側に限りなく近くなる。その理由は、ここで用いる抵抗値は高々1kΩ程度であり、MN21はそのオン抵抗が約一桁小さい100Ω程度の値としておけば電圧レベルが抵抗分割で決まる値になる。このように設計したMN21もスイッチをオフにするとその抵抗値は9桁程度大きくなり、1kΩの抵抗と比較するとほぼ無限大の抵抗値と考えることが出来る。そのため、MN21がオフしている場合のVREF2の値はVCCに非常に近くなる。したがって、Gのレベルを検出しようとしてこのダイナミックコンパレータを動作させる場合、VREF2はVCCからVCCの90へ向けて動き、GレベルはVSSから遷移開始するため、誤動作することなく所望のVCCの90の値を検出することが可能となる。図21は、図20のダイナミックコンパレータの動作波形の一例を示す図である。まず、図21aについて説明する。まず、時刻T1でSONVSSがHiレベルになると、ダイナミックコンパレータが動作を開始する。このときVREF1がVDDの10レベルを出力し、センスアンプがVSSMの電圧レベルを検出開始する。センスアンプの動作はクロックに同期しており、クロックがHiレベルの時はND21とND22の値を比較し、クロックがLoの期間にはプリチャージ回路が動作してND21とND22の値がVCCにプリチャージされる。時刻T2でクロックがHIレベルになるため、センスアンプが起動して、ND21がHiレベル、ND22がLoレベルになる。この状態は、まだ、VSSMの電圧レベルがVDDの10以下にならない状態である。この間も電源スイッチがオンする動作を実施しているため、VSSMレベルはVSS側へ向けて駆動され続ける。時刻T3にてVSSMレベルがVREF1を横切り、VDDの10以下になった場合を示している。このとき、次のセンスアンプによるレベル評価でND21がLoレベル、ND22がHiレベルになる。その結果、C10VSSがHiレベルになり、FSMへVSSMのレベルの検出が終了したことが伝達される。これにより、FSMからSONVSSがLoレベルに制御され、ダイナミックコンパレータの動作が終了する。次に、図21bについて説明する。まず、時刻T1でSONVCCがHiレベルになると、ダイナミックコンパレータが動作を開始する。このときVREF2がVCCの90レベルを出力し、センスアンプがGの電圧レベルを検出開始する。センスアンプの動作はクロックに同期しており、クロックがHiレベルの時はND23とND24の値を比較し、クロックがLoの期間にはプリチャージ回路が動作してND23とND24の値がVCCにプリチャージされる。時刻T2でクロックがHiレベルになるため、センスアンプが起動して、ND23がHiレベル、ND24がLoレベルになる。この状態は、まだ、VSSMレベルがVCCの90以上にならない状態である。この間も電源スイッチがオンする動作を実施しているため、Gの電圧レベルはVCC側へ向けて駆動され続ける。時刻T3にてGの電圧レベルがVREF2を横切り、VCCの90以上になった場合を示している。このとき、次のセンスアンプによるレベル評価でND23がLoレベル、ND24がHiレベルになる。その結果、C90VCCがHiレベルになり、FSMへVSSMのレベルの検出が終了したことが伝達される。これにより、FSMからSONVCCがLoレベルに制御され、ダイナミックコンパレータの動作が終了する。図22は、図19に記載した電源スイッチコントローラの動作波形の一例である。この図22には、電源スイッチがオフしている期間T0状態と、電源スイッチをオンするための遷移期間T1状態、T2状態と、電源スイッチがオンしている期間T3状態を示した。まず、リクエスト信号REQがHiになることで、電源スイッチオフ状態T0から遷移期間T1状態へ遷移する。そのとき、小型の電源スイッチのゲート信号GSMALがLoからHiへ遷移し、VSSMの電位をグランドレベル0Vにすべく駆動する。SENS10VSS回路は、VSSMのレベルを例えば10VDDになるまで検出し、VSSMのレベルが10VDDを下回った場合にFSMへC10VSS信号を伝達し、センサ回路の動作を停止する。FSMはC10VSS信号を受けると直ちにT2状態へ状態を遷移し、その結果をCLGに伝達することで大型ドライバのゲート信号Gを駆動させる。このGの電圧レベルはSENS90VCCでセンスし、SENS90VCCはGのレベルが例えば90VCCになったところを検出し、SENS90VCC回路を停止するとともに、C90VCCをFSMへ送信する。FSMはC90VCCを受けると、直ちに状態をT3状態に遷移させ、その結果をCLGへ伝達する。CLGは、その結果を受けてACK信号を送信する。なお、この電源スイッチコントローラには、前記特許文献2で記載のマイクロμI/Oの制御も実施する。マイクロI/Oとは、複数の電源遮断領域間の信号授受において、信号値が電源遮断時に不定値を取る場合にその影響で、入力側回路において貫通電流が発生することを抑えるための回路であり、必要に応じて信号振幅レベル変換機能を有したAND回路である。このマイクロI/O回路の制御信号は、VSSMレベルが10VDD以下になれば回路の論理しきい値以下となるため、大きな貫通電流が流れないため、VSSMが10VDDになった時点でCDNMIOをLoからHiにする制御を実施する。これにより、ACKが送信された場合にマイクロI/Oはすでに動作が可能となっているため、直ちに信号の授受が可能となる。一方、電源スイッチをオフする場合について説明する。まず、REQがHiからLoになることで、電源スイッチコントローラは電源スイッチの遮断制御を開始する。この場合、小型ドライバと大型ドライバのゲート信号をともにLoへ駆動する制御をさせることで、電源スイッチをオフさせる。なお、ACK信号とCDNMIOはREQが入った時点でLoにする制御を実施し、REQを受け付けたらすぐに電源スイッチはオフになり、使用不可能というような制御を想定している。実施の形態12本発明の半導体集積回路装置に関する実施の形態12について、図23~図25を用いて説明する。図23は、電源スイッチコントローラの別の例を示す図である。この電源スイッチコントローラも、図19の電源スイッチコントローラと同様に、I/Oで用いられるゲート絶縁膜厚の厚いMISFETで構成され、動作電源としてVCCたとえば3.3VとVSSで動作する。この電源スイッチコントローラPSWC2は、図19の例と異なり、電源スイッチが大型スイッチの1種類であること、その電源スイッチを制御するドライバが小型と大型の2種類であることが特徴である。このドライバの数は2つに限定する必要はなく、ここでは図示しないが、複数種類を用いてそれらを選択的に用いて制御してもよい。図23に示した電源スイッチコントローラPSWC2は、制御論理回路CLG、有限ステートマシンFSM、電源スイッチのゲート信号レベルのセンサ回路SENS90VCC、マイクロIO制御信号を生成するレベル変換回路LVL_DN、小型の電源スイッチとで構成される。SESN90VCCは制御信号SONVCCで駆動され、電源スイッチのゲート信号Gのレベルが90VCCになった時点で検出完了信号C90VCCを送信する。FSMでは、センサ回路からの情報を元に、電源スイッチの制御を実施する。CLGは、マイクロIOの制御も実施するが、マイクロIOはVDD電源とVSS電源で動作する、ゲート絶縁膜の薄いMISFETで構成されるため、レベル変換回路を通してVCC振幅の信号CDNをVDD振幅のマイクロIO制御信号CDNMIOへ変換して出力する。なお、電圧レベルのセンサ回路にはクロック信号に同期した、同期型コンパレータを想定している。そのため、この電圧センサは、FSMから電圧センサにクロックを供給して、クロック信号で動的にプリチャージと比較を繰り返しながら、電圧レベルをセンスする。このクロックは、FSM内部でリングオシレータなどを用いて発振させればよい。この電源スイッチコントローラPSWC2は、リクエスト信号REQを受け付けると内部の制御回路が動作し、電源スイッチを駆動する。電源スイッチの制御方法は、電源スイッチのゲート信号を駆動するためのドライバを、小型のドライバと大型のドライバを切り替えて駆動する、2段階駆動力切り替え型である。このようにすることで、VSSMレベルを充電するための突入電流と呼ばれる大電流を削減することができる。本方式は、小型のドライバにより大型の電源スイッチのゲート信号を駆動するため、電源スイッチのゲートはゆっくりとHiレベルとなりうるため、電源スイッチがゆっくりオンする。このとき、電源スイッチのゲートとドレイン間にはミラー容量と呼ばれる容量が見え、電源スイッチのゲート信号はこのミラー容量を充電するために一時、一定値をとる。これは、小型のドライバのソースドレイン間電圧がほぼ一定の値を取る際の現象であるため、このドライバが一種の定電荷供給回路になるからである。このミラー容量を充電している間は、電源スイッチにおいてはN型MISFETのチャネルが徐々に形成されているところでもあり、VSSMが充電されている期間と一致する。このときのゲート電極の電圧は、電源スイッチであるN型MISFETのしきい値とほぼ等しい。従って、この期間の電源スイッチの電流供給能力は非常に弱く、そのため、VSSMを充電するための電流を小さく抑えることが可能である。次に、動作を説明する。リクエスト信号REQが入力されると、制御論理回路CLGでは有限ステートマシンFSMへ起動信号を送信する。そのとき、小型のドライバC0が電源スイッチのゲートGの駆動を始める。このFSMは、詳しくは図22bで説明するが、電源スイッチのゲート信号Gの最遠端側のノードを電源スイッチコントローラに引き込んだノードGSENの電圧レベルをモニタすることで状態遷移を実施する。このC0は複数の駆動力のドライバをあらかじめ作成しておき、所望の駆動力を選択することも可能である。例えば、同じゲート幅のトランジスタを縦積みにすると電流が半分になり、また、同じゲート幅のトランジスタを並列に接続すると、電流が倍になることを利用すれば、複数段縦積みにしたドライバと、複数個並列接続したドライバを数種類用意して選択して用いれば実現可能である。このGSENの電圧レベルを荒い精度で検出するシュミットトリガバッファSBと、それを高精度で測定するセンサ回路SENS90VCCを有し、これらからのセンス信号を元に、電源スイッチの状態を信号STにてCLGへ送信する。まず、シュミットトリガバッファSBの出力を受けて、FSMはCLGへ大型ドライバの駆動状態にあることを通知し、その信号を受けて、CLGは大型ドライバC1の駆動を開始する。さらに、SENS90VCCからのセンス信号を元に電源スイッチがオンしたことをFSMが受理すると、電源がONした状態になったことをFSMはCLGへ伝達し、その信号を受けてCLGはアクノリッジ信号ACKを送信する。なお、FSMを初期化するなどのために、リセット信号RESを設けておくとより安定動作が実現可能である。図24は、図23で記載した電源スイッチコントローラと電源スイッチの接続関係の一例を示した図である。電源スイッチの制御信号Gは、独立電源遮断領域CBの回路へ電源を供給する電源スイッチPSWのゲートを繋ぎ、複数のN型MISFETのゲートを繋ぐ。その際、遠端側のノードを電源スイッチコントローラPSWC2へ戻し、これをGSENとする。GとGSENは論理的には同一のネットであるが、Gの配線容量と配線抵抗が大きいため、非常に高負荷となる。従って、この配線の応答は抵抗Rと容量Cの積であるRC時定数により、遠端側と近端側で大きく値が異なる。そのため、近端側で電圧をモニタすると、遠端側で十分に電圧が上昇しないうちにアクノリッジ信号が出してしまう恐れがあり、誤動作の原因になりかねない。そこで、遠端側をモニタすることで、その誤動作の恐れを回避する。図25は、図23で記載した電源スイッチコントローラの動作波形の一例である。この図23には、電源スイッチがオフしている期間T0状態と、電源スイッチをオンするための遷移期間T1状態、T2状態と、電源スイッチがオンしている期間T3状態を示した。まず、リクエスト信号REQがHiになることで、電源スイッチがオフ状態T0から遷移期間T1状態へ遷移する。そのとき、小型のドライバC0がオンするため、電源スイッチのゲート信号GSENはLoからHiへ向けてゆっくり遷移を開始する。途中、電源スイッチのゲートとドレイン間のミラー容量を充電するために一旦ゲート電極の増加が止まるように見える。しかし、この期間でVSSMの充電が完了し、以後は突入電流の危険性がなくなる。小型ドライバと大型ドライバの切り替えは、電源スイッチのゲート信号Gの最遠端側のノードであるGSENをシュミットトリガドライバで受けて、そのシュミットの論理しきい値を超えたところで切り替える。このとき、電源スイッチの状態はT2状態へ遷移し、大型ドライバC1が駆動される。このGSENの電圧レベルはSENS90VCCでセンスし、SENS90VCCはGのレベルが、例えば90VCCになったところを検出し、SENS90VCC回路を停止するとともに、C90VCCをFSMへ送信する。FSMはC90VCCを受けると、直ちに状態をT3状態に遷移させ、その結果をCLGへ伝達する。CLGは、その結果を受けてACK信号を送信する。なお、この電源スイッチコントローラも、マイクロI/Oの制御信号を有する。このマイクロI/O回路の制御信号は、電源スイッチのゲート信号がシュミットの論理しきい値VTH1を超えたところでCDNMIOをLoからHiにする制御を実施する。このとき、VSSMは完全に0Vとなっているため、マイクロI/Oでの貫通電流は流れない。これにより、ACKが送信された場合にマイクロI/Oはすでに動作が可能となっているため、直ちに信号の授受が可能となる。一方、電源スイッチをオフする場合について説明する。まず、REQがHiからLoになることで、電源スイッチコントローラは電源スイッチの遮断制御を開始する。この場合、小型ドライバと大型ドライバのゲート信号をともにLoへ駆動する制御をさせることで、電源スイッチをオフさせる。なお、ACKとCDNMIOはREQが入った時点でLoにする制御を実施し、REQを受け付けたらすぐに電源スイッチはオフになり、使用不可能というような制御を想定している。以上、電源スイッチコントローラの制御方法について述べたが、実際に電源スイッチをLSIに搭載し、その特性を評価することは製品品質向上のため不可欠である。電源スイッチをLSIに集積する際、最も注意すべき点は、電源スイッチをオンする際の突入電流による周囲回路の電圧降下現象と、電源スイッチのサイズに依存する、電源スイッチのオン抵抗による電圧降下現象を把握することである。そのために、オンチップの高精度電圧モニタ回路があると、これにより、試験チップで得られた知見をもとに、前記電源スイッチの大きさの選定や、前記電源スイッチの駆動ドライバの適切なサイズを得ることが可能となる。実施の形態13本発明の半導体集積回路装置に関する実施の形態13について、図26を用いて説明する。図26は、電源電圧の変動を評価する電圧モニタ回路の一例を示す図である。この電圧モニタ回路は、図26aに示した電圧モニタと、図26bに示した電圧モニタの出力信号を増幅するモニタ電圧増幅回路から構成される。まず、図26aに示した電圧モニタVMONから説明する。この回路は、しきい値の異なる2種類のMISFETを使用して設計されている。ここで、トランジスタのチャネル部が黒い回路がしきい値の小さいMISFETである。この回路は、基本的にはリングオシレータ回路で構成されており、電圧をモニタしない場合の動作停止機能を持っている。この動作停止機能は、NAND機能で実施する。つまり、リングオシレータの起動信号反転信号rngenbがLoになると、内部のリングオシレータが動作を開始し、rngenbがHiになると内部のリングオシレータが動作を停止する。これは、否定論理積回路NAND21で実現する。このように、リングオシレータに低しきい値型のMISFETを用いる理由は、微小な電源電圧の変動を高精度にリングオシレータの発振周波数へ変換させるために、応答性の良いMISFETを使用するためである。また、しきい値の小さいMISFETを縦に積んでいる理由は、リングオシレータの発振周波数を低減させるためである。電圧モニタの発振出力信号rngoutは、電圧モニタの搭載されている地点から、モニタ電圧増幅器VMONCまでの間に、数mmもの配線を通らなくてはならず、その負荷は非常に大きくなる。そのため、あまり周波数が高いと配線の途中で信号が消える恐れがあるためである。リングオシレータの出力は、バッファで増幅されてrngoutとして、モニタ電圧増幅器へ伝達される。次に、図26bのモニタ電圧増幅回路VMONCについて説明する。ここでは、2つの電圧モニタVMONを制御する例を示している。この回路は、P型MISFETで構成されたカレントミラー型増幅回路を主要回路としており、トランスミッションゲートで電圧モニタからの出力を導通させるか導通させないかを選択する。電圧モニタからの出力が導通している場合は、低しきい値のP型MISFETのドレインで受けて、MP21とMP22のゲート幅比で決まる増幅率をもって、電圧モニタ出力信号vmon_outとして出力される。ここでは、2つのVMONがVMONCに接続された例を示したが、セレクト回路と、トランスミッションゲートを必要数追加し、その追加したトランスミッションゲートをMP21のドレインに接続すれば、複数個の電圧モニタからの信号を選択的に取り出し評価することが可能である。実施の形態14本発明の半導体集積回路装置に関する実施の形態14について、図27を用いて説明する。図27は、図1の電源分離領域の構成をチップに実装する場合の一例である。ここでは、リピータ回路の例を示した。この図27には、電源スイッチがオンしている領域として、AreaC、AreaG、AreaI、AreaHを想定している。図1の電源領域階層で考えると、PDH1~PDH3に相当する。ここで、AreaHは各電源領域に分散配置されている、サブ電源領域である。電源スイッチが遮断されている領域は、AreaA、AreaB、AreaD、AreaE、AreaFであり、図1の電源領域階層で考えると、PDH4が電源遮断されている場合である。まず、AreaDからのパッドPAD1へ送信する信号配線sig1について考える。この場合、sig1はAreaA、AreaB、AreaC、AreaE、AreaFのいずれかの上層を通過しなくてはならない。ここでは、AreaC、AreaA、AreaBを通過することを想定した。この場合、AreaCとAreaDは独立に電源が遮断される関係にあり、これら2つの電源領域には電源遮断の優先関係はない。従って、AreaDからの信号配線sig11はそのままAreaC内の回路に入力することができない。図1で説明した階層化の概念では、AreaCとAreaDの上位階層の親に当たるAreaHを経由すればその問題が回避される。そのため、この図27にはAreaC内に搭載したAreaHでこのsig11を受ける。このAreaH内のsig11を受ける回路は、電源遮断領域から電源印加領域に始めて入る信号を受ける回路であるので、不定信号伝播防止回路μI/Oである必要がある。ここでは、AND機能でその機能を実現する例を示しており、これは信号配線sig31の信号で制御され、sig31がLoになる場合に不定信号の伝播を阻止する。ここで、sig31の信号について説明する。sig31の信号は、AreaIで生成されたμI/O制御信号配線sig3の信号を、AreaE内のAreaHに搭載されたリピータ回路で中継された信号である。この制御信号もAreaIからAreaEを通過する際に電源遮断される可能性があるため、サブ電源領域AreaH内の中継バッファ回路で中継する必要がある。このAreaHはサブ電源領域として定義してあり、AreaC、AreaA、AreaBに搭載されるので、sig12、sig13、sig14の各信号はAreaH内の回路で中継すればよい。次に、AreaGからパッドPAD2へ信号を送出する例を示す。これは、同一電源遮断領域にリピータを設けて、その後、別の電源領域にて信号を中継する例である。この場合、AreaEとAreaFを通過することを想定している。信号配線sig21を中継するに当たり、AreaGはAreaEの親に当たる関係になるため、そのままAreaEにて中継してしまうと、AreaEが遮断された場合に信号の伝達が不可能になってしまう。そこで、中継バッファをAreaE内に設置されたサブ電源領域AreaH内に中継回路を搭載することでその問題を回避する。このAreaH内の回路はμI/O回路である必要がある。その理由は、AreaHはAreaGが電源遮断されても電源が印加され続ける場合があるからである。このμI/Oの制御はAreaIからの制御信号配線sig4で実施する。その後、このμI/Oからの出力信号はAreaF内のAreaHで中継され、PAD2へ送信される。このように、LSISoC内部に複数の電源領域が分けられており、それらが図1で示したような電源遮断関係を持たせると、サブ電源領域を使用することで、リピータ回路の設計が容易化する効果がある。実施の形態15本発明の半導体集積回路装置に関する実施の形態15について、図28を用いて説明する。図28は、図1の電源分離領域の構成をチップに実装する場合の一例である。ここでは、クロックバッファ回路の搭載例を示した。この図28には、電源スイッチがオンしている領域として、AreaC、AreaG、AreaI、AreaHを想定している。図1の電源領域階層で考えると、PDH1~PDH3に相当する。ここで、AreaHは各電源領域に分散配置されている、サブ電源領域である。電源スイッチが遮断されている領域は、AreaA、AreaB、AreaD、AreaE、AreaFであり、図1の電源領域階層で考えると、PDH4が電源遮断されている場合である。クロック信号は、まず、クロックパルス発生器CPGから出力され、それを、複数段の中継バッファを経由してチップ全体へ分配されるのが一般的である。このCPGは、電源遮断の実施頻度が少ない領域に設置する必要があるため、ここでは図1の電源領域の階層で最上位のAreaIに搭載されるものとした。AreaI内のCPGからのクロック信号は、等長配線などでスキューを合わせる必要があるため、一旦チップの中央へ配線される。この場合、この図28では、例えばAreaGを通過してAreaEへ信号を配線する例を示したが、このAreaGはAreaA、AreaB、AreaCのグループとは独立に電源が遮断されてしまうため、このAreaGにてクロック信号を中継することは出来ない。そこで、サブ電源領域としてのAreaHを用いて、その中に設置されたクロックバッファを用いてクロック信号の中継を実施する。AreaEへ分配されたクロック系信号配線CK2は、AreaE内へのクロック分配に使われることのほかに、その他の電源領域へのクロック分配を実施しなくてはならない。この図28には、AeraE内へ分配するクロックにはAreaE内でのクロックバッファを用い、それ以外の領域へのクロック分配を実施するためにはサブ電源領域のAreaH内のクロックバッファを用いて分配する。クロック系信号配線CK3,CK4,CK5はこのようにして分配される。CK3は、AreaE内からAreaF内へ分配される信号で、この信号はさらにAreaDへのクロック分配も考えているため、AreaF内に設置されたサブ電源領域AreaH内のクロックバッファを経由してクロック系信号配線CK7のクロックとされる。CK7は、AreaF内に分配される信号を受ける回路としてはAreaF内にてクロックバッファを経由すればよく、AreaD内へ分配されたクロックも、AreaD以降は他の電源領域に分配されない場合であれば、AreaD内に設置されたクロックバッファを用いてさらにクロックを分配すればよい。CK4は、AreaE内からAreaC内へ分配される信号で、AreaC以降は他の電源領域に分配されない場合であれば、AreaC内に設置されたクロックバッファを用いてさらにクロックを分配すればよい。CK5は、AreaE内からAreaBおよびAreaG内へ分配される信号である。AreaGへ分配されるクロック信号は、AreaG内のクロックバッファで中継されてAreaGへ分配される。一方、AreaB内に分配されるクロック信号はさらにAreaAへのクロック分配も考えているため、AreaB内に設置されたサブ電源領域AreaH内のクロックバッファを経由してクロック系信号配線CK6のクロックとされる。CK6は、AreaB内に分配される信号を受ける回路としては、AreaB内にてクロックバッファを経由すればよく、AreaA内へ分配されたクロックも、AreaA以降は他の電源領域に分配されない場合であれば、AreaA内に設置されたクロックバッファを用いてさらにクロックを分配すればよい。このように、LSISoC内部に複数の電源領域が分けられており、それらが図1で示したような電源遮断関係を持っている場合は、サブ電源領域を使用することで、クロック分配回路の設計が容易化する効果がある。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。"