"基板の表層に形成された素子分離用の溝部と、前記素子分離用の溝部に素子分離絶縁膜を埋め込むことによって形成された素子分離領域と、前記素子分離領域によって絶縁分離された複数の活性領域と、前記基板の表層に前記活性領域と交差する方向に延在して形成されると共に、各活性領域を分断するように2つずつ並んで設けられた埋め込みゲート用の溝部と、前記埋め込みゲート用の溝部から露出した活性領域の表面を覆うゲート絶縁膜と、前記埋め込みゲート用の溝部に埋め込まれることによって、前記ゲート絶縁膜を介して前記活性領域を跨ぐように形成されたゲート電極と、前記2つの埋め込みゲート用の溝部によって分断された3つの活性領域のうち、中央部に位置する活性領域を分断するように、前記埋め込みゲート用の溝部と平行な方向に延在して形成されると共に、当該埋め込みゲート用の溝部よりも深く形成されたビットコンタクト用の溝部と、前記埋め込みゲート用の溝部の底面よりも上方に至る厚みで前記ビットコンタクト用の溝部に埋め込まれた絶縁膜と、前記ビットコンタクト用の溝部の両側面に、前記埋め込みゲート用の溝部の底面と同程度の深さで不純物を拡散させることによって形成された第1の不純物拡散層と、前記中央部を挟んだ両側に位置する活性領域に、前記ゲート電極の上面と同程度の深さで不純物を拡散させることによって形成された第2の不純物拡散層と、前記絶縁膜の上に形成される共に、前記ビットコンタクト用の溝部に埋め込まれた状態で、前記ビットコンタクト用の溝部の両側面に形成された第1の不純物拡散層と共通に接続されるビットコンタクトプラグと、前記基板の表面よりも上方に位置して、前記ゲート電極と交差する方向に延在して形成されると共に、前記ビットコンタクトプラグと接続されるビット線とを備える半導体装置。前記埋め込みゲート用の溝部と前記ビットコンタクト用の溝部とが、それぞれの底面に向かって幅狭となる形状を有することで、これら溝部の間で前記第1の不純物拡散層が上方に向かって幅狭となる形状を有することを特徴とする請求項1に記載の半導体装置。前記第1の不純物拡散層は、前記ビットコンタクト用の溝部の両側面において、その深さ方向の中途部から前記埋め込みゲート用の溝部の底面と同程度の深さで形成されており、前記第1の不純物拡散層の上方に位置して、前記ビットコンタクト用の溝部の両側面と面一で形成された一対のサイドウォール絶縁膜を備えることを特徴とする請求項1又は2に記載の半導体装置。前記第1の不純物拡散層は、前記ビットコンタクト用の溝部の両側面において、その深さ方向の中途部から前記埋め込みゲート用の溝部の底面と同程度の深さで形成されており、前記ビットコンタクトプラグは、前記第1の不純物拡散層の上方において幅広となる形状を有することを特徴とする請求項1又は2に記載の半導体装置。前記第1の不純物拡散層は、前記ビットコンタクト用の溝部の両側面から底面に至る領域に亘って形成されていることを特徴とする請求項1~4の何れか一項に記載の半導体装置。前記絶縁膜が、BPSG膜からなることを特徴とする請求項5に記載の半導体装置。前記ビットコンタクトプラグが、DOPOSDopedPolysilicon膜からなることを特徴とする請求項1~6の何れか一項に記載の半導体装置。前記第2の不純物拡散層の上に形成された容量コンタクトプラグと、前記容量コンタクトプラグの上に形成された下部電極、容量絶縁膜及び上部電極から構成されるキャパシタとを備えることを特徴とする請求項1~7の何れか一項に記載の半導体装置。基板の表層に素子分離用の溝部を形成し、この素子分離用の溝部に素子分離絶縁膜を埋め込むことによって、素子分離領域及びこの素子分離領域によって絶縁分離された複数の活性領域を形成する工程と、前記基板の表層に前記活性領域と交差する方向に延在すると共に、各活性領域を分断するように埋め込みゲート用の溝部を2つずつ並べて形成する工程と、前記埋め込みゲート用の溝部から露出した活性領域の表面を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記活性領域を跨ぐように、前記埋め込みゲート用の溝部にゲート電極を埋め込み形成する工程と、前記2つの埋め込みゲート用の溝部によって分断された3つの活性領域のうち、中央部に位置する活性領域を分断するように、前記埋め込みゲート用の溝部と平行な方向に延在すると共に、当該埋め込みゲート用の溝部よりも深くなるビットコンタクト用の溝部を形成する工程と、前記埋め込みゲート用の溝部の底面よりも上方に至る厚みで前記ビットコンタクト用の溝部に絶縁膜を埋め込み形成する工程と、前記ビットコンタクト用の溝部の両側面に、前記埋め込みゲート用の溝部の底面と同程度の深さで不純物を拡散させることによって、第1の不純物拡散層を形成する工程と、前記中央部を挟んだ両側に位置する活性領域に、前記ゲート電極の上面と同程度の深さで不純物を拡散させることによって、第2の不純物拡散層を形成する工程と、前記絶縁膜の上に、前記ビットコンタクト用の溝部に埋め込まれた状態で、前記ビットコンタクト用の溝部の両側面にそれぞれ形成された第1の不純物拡散層と共通に接続されるビットコンタクトプラグを形成する工程と、前記基板の表面よりも上方に位置して、前記ゲート電極と交差する方向に延在すると共に、前記ビットコンタクトプラグと接続されるビット線を形成する工程とを含む半導体装置の製造方法。前記埋め込みゲート用の溝部と前記ビットコンタクト用の溝部とを、それぞれの底面に向かって幅狭となるように形成することで、これら溝部の間で前記第1の不純物拡散層を上方に向かって幅狭となる形状とすることを特徴とする請求項9に記載の半導体装置の製造方法。前記ビットコンタクト用の溝部を形成する際に、前記中央部に位置する活性領域を分断するように、前記埋め込みゲート用の溝部と平行な方向に延在する上部溝を形成する工程と、前記上部溝の両側面にサイドウォール絶縁膜を形成する工程と、前記上部溝の底面に前記埋め込みゲート用の溝部よりも深くなる下部溝を形成する工程とを含み、前記第1の不純物拡散層を形成する際に、前記下部溝の両側面に、前記埋め込みゲート用の溝部の底面と同程度の深さで不純物を拡散させることを特徴とする請求項9又は10に記載の半導体装置の製造方法。前記サイドウォール絶縁膜を除去した後に、前記ビットコンタクトプラグを形成することを特徴とする請求項11に記載の半導体装置の製造方法。前記第1の不純物拡散層を形成する際に、前記ビットコンタクト用の溝部の両側面に対して斜め方向から不純物をイオン注入することを特徴とする請求項9~12の何れか一項に記載の半導体装置の製造方法。前記第1の不純物拡散層を形成する際に、前記ビットコンタクト用の溝部を形成した後に、このビットコンタクト用の溝部の両側面及び底面に不純物を拡散させることによって、前記ビットコンタクト用の溝部の両側面から底面に至る領域に亘って、前記第1の不純物拡散層を形成することを特徴とする請求項9~13の何れか一項に記載の半導体装置の製造方法。前記絶縁膜として、BPSG膜を用い、前記第1の不純物拡散層を形成する際に、前記BPSG膜中に含まれる不純物を前記ビットコンタクト用の溝部の両側面及び底面に拡散させることを特徴とする請求項14に記載の半導体装置の製造方法。前記ビットコンタクトプラグとして、DOPOSDopedPolysilicon膜を用い、前記第1の不純物拡散層を形成する際に、前記DOPOS膜中に含まれる不純物を前記ビットコンタクト用の溝部の両側面に拡散させることを特徴とする請求項9~15の何れか一項に記載の半導体装置の製造方法。前記第2の不純物拡散層の上に、容量コンタクトプラグを形成する工程と、前記容量コンタクトプラグの上に、下部電極、容量絶縁膜及び上部電極から構成されるキャパシタを形成する工程とを含むことを特徴とする請求項9~16の何れか一項に記載の半導体装置の製造方法。請求項1~8の何れか一項に記載の半導体装置、又は、請求項9~17の何れか一項に記載の製造方法により製造された半導体装置を備えるデータ処理システム。上述した従来の半導体装置では、1つの活性領域6に2つのトランジスタTr1’,Tr2’が構成されている。すなわち、一方のトランジスタTr1’は、活性領域105を分断する2つの埋め込みゲート用の溝部106a,106bのうち、一方の埋め込みゲート用の溝部106aにゲート絶縁膜107を介して埋め込まれた一方のゲート電極108aと、2つの埋め込みゲート用の溝部106a,106bによって分断された3つの活性領域105a,105b,105cのうち、中央部に位置する活性領域105bに、ゲート電極108a,108bの上面と同程度の深さで不純物を拡散させることによって形成された第1の不純物拡散層ドレイン領域110と、中央部を挟んだ一方側に位置する活性領域105aに、ゲート電極108aの上面と同程度の深さで不純物を拡散させることによって形成された第2の不純物拡散層ソース領域111aとを備えて構成される。一方のトランジスタTr1’では、一方の埋め込みゲート用の溝部106aの両側面及び底面の3面に亘ってチャネル領域S1’が形成される。同様に、他方のトランジスタTr2’は、活性領域105を分断する2つの埋め込みゲート用の溝部106a,106bのうち、他方の埋め込みゲート用の溝部106bに埋め込まれた他方のゲート電極108bと、2つの埋め込みゲート用の溝部106a,106bによって分断された3つの活性領域105a,105b,105cのうち、中央部に位置する活性領域105bに、ゲート電極108a,108bの上面と同程度の深さで不純物を拡散させることによって形成された第1の不純物拡散層ドレイン領域110と、中央部を挟んだ他方側に位置する活性領域105cに、ゲート電極108bの上面と同程度の深さで不純物を拡散させることによって形成された第2の不純物拡散層ソース領域111bとを備えて構成される。他方のトランジスタTr2’では、他方の埋め込みゲート用の溝部106bの両側面及び底面との3面に亘ってチャネル領域S2’が形成される。ところで、上述した従来の半導体装置では、トランジスタTr1’,Tr2’の微細化を進めることによって、トランジスタTr1’,Tr2’のオン電流を十分確保することができず、DRAMを正常に動作させることが困難となることがあった。これは、トランジスタTr1’,Tr2’のチャネル抵抗が高くなることに起因する。また、メモリーセル寸法の縮小化によって、1つの活性領域105に配置された2つのメモリーセルMC1’,MC2’の間隔が益々狭くなってきている。このため、DRAMを動作させた際に、隣接する一方のメモリーセルMC1’MC2’の動作状態によりもう一方のメモリーセルMC2’MC1’の記憶状態が変化することに起因したディスターブ不良を発生させることがあった。例えば、1つの活性領域105に配置された2つのメモリーセルMC1’,MC2’のうち、一方のメモリーセルMC1’に0のデータと、他方のメモリーセルMC2’に1のデータを記憶する。そして、この状態で、一方のメモリーセルMC1’のトランジスタTr1’に対するオンON/オフOFFの動作を繰り返した場合に、他方のメモリーセルMC2’に記憶されたデータが破壊されるといったディスターブ不良が発生することがある。本発明者は、このようなディスターブ不良が発生する原因について検討したところ、以下のような知見を得るに至った。すなわち、一方のメモリーセルMC1’に0のデータを記憶する場合、ビット線BL’にローLowレベルの電位を与えた状態で、一方のトランジスタTr1’をオンONにする。これにより、一方のキャパシタCa1’の下部電極118にLowレベルの電位が与えられる。その後、一方のトランジスタTr1’をOFFにすることで、一方のキャパシタCa1’に0Lowレベルのデータが蓄積される。これ対して、他方のメモリーセルMC2’に1のデータを記憶する場合、ビット線BL’にハイHiレベルの電位を与えた状態で、他方のトランジスタTr2’をONにする。これにより、他方のキャパシタCa2’の下部電極118にHiレベルの電位が与えられる。その後、他方のトランジスタTr2’をOFFにすることで、他方のキャパシタCa2’に1Hiレベルのデータが蓄積される。この状態で、一方のメモリーセルMC1’と同じワード線WL1’を用いる他の活性領域105に配置されたメモリーセルMC1’への動作が繰り返されると、一方のトランジスタTr1’に対するON/OFFの動作が繰り返されることで、ワード線WL1’にHiレベルの電位が繰り返し与えられることになる。このとき、図23Bに示すように、一方のトランジスタTr1’のチャネル領域S1’で誘起された電子e-が、隣接する他方のトランジスタTr2’の第2の不純物拡散層111bへと引き寄せられることがある。これは1のデータが蓄積されたキャパシタCa2’の下部電極118にHiレベルの電位が与えられているためである。そして、第2の不純物拡散層111bに到達した電子e-が下部電極118に負の電荷を与えることによって、上述した他方のキャパシタCa2’に蓄積された1Hiレベルのデータが0Lowレベルのデータへと書き換えられるディスターブ不良が発生することがわかった。このディスターブ不良の発生は、一方のトランジスタTr1’に対するON/OFFの動作が繰り返される回数に依存して高くなる。例えば、一方のトランジスタTr1’に対するON/OFFの動作を繰り返したときに、1万回に1回程度の頻度でディスターブ不良が発生することがわかった。したがって、10万回の繰り返し動作では、10個程度のメモリーセルにデータの破壊が生じることになる。また、このディスターブ不良の発生は、図23Aに示すように、1つの活性領域105を横切る2つのワード配線層WL1’,WL2’の間隔が70nm程度と比較的大きかった場合には、問題とはならなかったものの、メモリーセル寸法の縮小化により間隔が50nm程度まで小さくなることによって、問題がより顕在化してきている。1つの活性領域105に配置された2つのメモリーセルMC1’,MC2’は、本来はそれぞれ独立してデータを記憶しなければならない。しかしながら、上述したディスターブ不良が発生した場合、半導体装置DRAMの正常な動作が阻害されるため、その信頼性が低下するといった問題が発生してしまう。本発明に係る半導体装置は、基板の表層に形成された素子分離用の溝部と、素子分離用の溝部に素子分離絶縁膜を埋め込むことによって形成された素子分離領域と、素子分離領域によって絶縁分離された複数の活性領域と、基板の表層に活性領域と交差する方向に延在して形成されると共に、各活性領域を分断するように2つずつ並んで設けられた埋め込みゲート用の溝部と、埋め込みゲート用の溝部から露出した活性領域の表面を覆うゲート絶縁膜と、埋め込みゲート用の溝部に埋め込まれることによって、ゲート絶縁膜を介して活性領域を跨ぐように形成されたゲート電極と、2つの埋め込みゲート用の溝部によって分断された3つの活性領域のうち、中央部に位置する活性領域を分断するように、埋め込みゲート用の溝部と平行な方向に延在して形成されると共に、当該埋め込みゲート用の溝部よりも深く形成されたビットコンタクト用の溝部と、埋め込みゲート用の溝部の底面よりも上方に至る厚みでビットコンタクト用の溝部に埋め込まれた絶縁膜と、ビットコンタクト用の溝部の両側面に、埋め込みゲート用の溝部の底面と同程度の深さで不純物を拡散させることによって形成された第1の不純物拡散層と、中央部を挟んだ両側に位置する活性領域に、ゲート電極の上面と同程度の深さで不純物を拡散させることによって形成された第2の不純物拡散層と、絶縁膜の上に形成される共に、ビットコンタクト用の溝部に埋め込まれた状態で、ビットコンタクト用の溝部の両側面に形成された第1の不純物拡散層と共通に接続されるビットコンタクトプラグと、基板の表面よりも上方に位置して、ゲート電極と交差する方向に延在して形成されると共に、ビットコンタクトプラグと接続されるビット線とを備えることを特徴とする。また、本発明に係る半導体装置の製造方法は、基板の表層に素子分離用の溝部を形成し、この素子分離用の溝部に素子分離絶縁膜を埋め込むことによって、素子分離領域及びこの素子分離領域によって絶縁分離された複数の活性領域を形成する工程と、基板の表層に活性領域と交差する方向に延在すると共に、各活性領域を分断するように埋め込みゲート用の溝部を2つずつ並べて形成する工程と、埋め込みゲート用の溝部から露出した活性領域の表面を覆うゲート絶縁膜を形成する工程と、ゲート絶縁膜を介して活性領域を跨ぐように、埋め込みゲート用の溝部にゲート電極を埋め込み形成する工程と、2つの埋め込みゲート用の溝部によって分断された3つの活性領域のうち、中央部に位置する活性領域を分断するように、埋め込みゲート用の溝部と平行な方向に延在すると共に、当該埋め込みゲート用の溝部よりも深くなるビットコンタクト用の溝部を形成する工程と、埋め込みゲート用の溝部の底面よりも上方に至る厚みでビットコンタクト用の溝部に絶縁膜を埋め込み形成する工程と、ビットコンタクト用の溝部の両側面に、埋め込みゲート用の溝部の底面と同程度の深さで不純物を拡散させることによって、第1の不純物拡散層を形成する工程と、中央部を挟んだ両側に位置する活性領域に、ゲート電極の上面と同程度の深さで不純物を拡散させることによって、第2の不純物拡散層を形成する工程と、絶縁膜の上に、ビットコンタクト用の溝部に埋め込まれた状態で、ビットコンタクト用の溝部の両側面にそれぞれ形成された第1の不純物拡散層と共通に接続されるビットコンタクトプラグを形成する工程と、基板の表面よりも上方に位置して、ゲート電極と交差する方向に延在すると共に、ビットコンタクトプラグと接続されるビット線を形成する工程とを含むことを特徴とする。また、本発明に係るデータ処理システムは、上記半導体装置、又は、上記製造方法により製造された半導体装置を備えることを特徴とする。以上のように、本発明に係る半導体装置では、1つの活性領域に2つのトランジスタが構成される。すなわち、一方のトランジスタは、活性領域を分断する2つの埋め込みゲート用の溝部のうち、一方の埋め込みゲート用の溝部にゲート絶縁膜を介して埋め込まれたゲート電極と、2つの埋め込みゲート用の溝部によって分断された3つの活性領域のうち、中央部に位置する活性領域を分断するビットコンタクト用の溝部の一方の側面に、埋め込みゲート用の溝部の底面と同程度の深さで不純物を拡散させることによって形成された第1の不純物拡散層ドレイン領域と、中央部を挟んだ一方側に位置する活性領域に、ゲート電極の上面と同程度の深さで不純物を拡散させることによって形成された第2の不純物拡散層ソース領域とを備えて構成される。一方のトランジスタでは、一方の埋め込みゲート用の溝部が形成された活性領域の第1及び第2の不純物拡散層が形成された領域を除く、この溝部の第2の不純物拡散層が形成された側の側面と底面との2面に亘ってチャネル領域が形成される。これにより、一方の埋め込みゲート用の溝部の両側面と底面の3面に亘ってチャネル領域が形成される場合よりも、チャネル抵抗を低くすることができ、このトランジスタのオン電流を十分に確保することが可能となる。同様に、他方のトランジスタは、活性領域を分断する2つの埋め込みゲート用の溝部のうち、他方の埋め込みゲート用の溝部に埋め込まれたゲート電極と、2つの埋め込みゲート用の溝部によって分断された3つの活性領域のうち、中央部に位置する活性領域を分断するビットコンタクト用の溝部の他方の側面に、埋め込みゲート用の溝部の底面と同程度の深さで不純物を拡散させることによって形成された第1の不純物拡散層ドレイン領域と、中央部を挟んだ他方側に位置する活性領域に、ゲート電極の上面と同程度の深さで不純物を拡散させることによって形成された第2の不純物拡散層ソース領域とを備えて構成される。他方のトランジスタでは、他方の埋め込みゲート用の溝部が形成された活性領域の第1及び第2の不純物拡散層が形成された領域を除く、この溝部の第2の不純物拡散層が形成された側の側面と底面との2面に亘ってチャネル領域が形成される。これにより、他方の埋め込みゲート用の溝部の両側面と底面の3面に亘ってチャネル領域が形成される場合よりも、チャネル抵抗を低くすることができ、このトランジスタのオン電流を十分に確保することが可能となる。また、本発明に係る半導体装置では、埋め込みゲート用の溝部の第1の不純物拡散層が形成された側の側面にチャネル領域が形成されることがなく、更に、埋め込みゲート用の溝部よりも深く形成されたビットコンタクト用の溝部に、埋め込みゲート用の溝部の底面よりも上方に至る厚みで絶縁膜が埋め込まれているため、1つの活性領域に2つ並んで設けられたトランジスタの間で動作の干渉が発生することを防ぐことが可能である。具体的に、隣接する一方のトランジスタのチャネル領域で誘起された電子が、隣接するもう一方のトランジスタのチャネル領域へと移動するといったことを防ぐことが可能である。したがって、この半導体装置では、隣接する2つのトランジスタを動作させた際の互いの干渉を防ぎつつ、その信頼性を大幅に高めることが可能である。さらに、本発明に係る半導体装置では、ビットコンタクト用の溝部の両側面に形成された第1の不純物拡散層とビットコンタクトプラグを介して共通に接続されるビット線と、第2の不純物拡散層と容量コンタクトプラグを介して接続されたキャパシタとを備えることで、1つの活性領域に配置された2つのトランジスタと、それぞれのトランジスタに接続されたキャパシタとから、DRAMのメモリーセルを構成することができる。そして、この構成の場合、隣接する一方のメモリーセルの動作状態によりもう一方のメモリーセルの記憶状態が変化することに起因したディスターブ不良の発生を防ぐことが可能である。したがって、メモリーセル寸法の縮小化によって、1つの活性領域に配置された2つのメモリーセルの間隔が狭くなる場合でも、DRAMを正常に動作させることができるため、その信頼性を大幅に高めることが可能である。また、本発明に係る半導体装置の製造方法によれば、上述したトランジスタのオン電流を十分に確保することが可能な信頼性の高い半導体装置を適切に製造することが可能である。また、本発明に係るデータ処理システムによれば、信頼性の高いデータ処理が可能となる。以下、本発明を適用した半導体装置及びその製造方法、並びにデータ処理システムについて、図面を参照して詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。[第1の実施形態]半導体装置先ず、第1の実施形態として、図1及び図2に示す本発明を適用した半導体装置1Aの構造について説明する。なお、図1は、この半導体装置1Aの一部を透過して示す平面図、図2は、図1中に示す半導体装置1Aの切断線A-A’による断面図である。本発明を適用した半導体装置1Aは、最終的にDRAMとして機能させるものであり、DRAMは、半導体基板2の面内に、複数のメモリーセルMC1,MC2がマトリックス状に並んで配置されるセルアレイ領域と、このセルアレイ領域の周辺に位置して、各メモリーセルMC1,MC2の動作を制御するための回路等が形成される周辺回路領域とを備えている。また、セルアレイ領域に配置されるメモリーセルMC1,MC2は、選択用トランジスタTr1,Tr2と、この選択用トランジスタTr1,Tr2のソースドレインの何れか一方と電気的に接続されるキャパシタCa1,Ca2とから概略構成されている。具体的に、この半導体装置1Aのセルアレイ領域には、半導体基板2の表層に素子分離用の溝部3a,3bを形成し、この溝部3a,3bに素子分離絶縁膜4を埋め込むことによって形成された素子分離領域5と、この素子分離領域5によって絶縁分離された複数の活性領域6とが設けられている。このうち、素子分離領域5は、STIと呼ばれるものであり、第1の方向Xに延在する溝部3aと、この第1の方向Xと交差する第2の方向Yに延在する溝部3bとに素子分離絶縁膜4を埋め込むことによって、隣接する活性領域6の間を絶縁分離している。一方、活性領域6は、半導体基板2の一部からなり、素子分離用の溝部3a,3bに埋め込まれた素子分離絶縁膜4素子分離領域5によって、島状に区画形成されている。具体的に、活性領域6は、平面視で矩形状を為しており、第1の方向Xに延在しながら、この第1の方向X及び第1の方向Xと直交する方向に各々間隔を空けて複数並んで設けられている。ここで、上記図1に示す半導体装置1Aでは、セルサイズが6F2Fは最小加工寸法となるレイアウトを採用しており、1つの活性領域6に2つ2ビットのメモリーセルMC1,MC2が配置された構造となっている。このため、各活性領域6には、2つの選択用トランジスタTr1,Tr2が配置されている。具体的に、この半導体装置1Aのセルアレイ領域には、第2の方向Yに延在されたストライプ状のワード配線層ワード線WL1,WL2が、第2の方向Yと直交する方向に間隔を空けて複数並んで設けられている。これら複数のワード配線層WL1,WL2は、それぞれ選択用トランジスタTr1,Tr2のゲート電極7a,7bとして機能するものであり、各活性領域6を横切るように2つずつ並んで設けられている。また、選択用トランジスタTr1,Tr2は、ゲート電極7a,7bが半導体基板2の表面2aよりも下方に位置することによって、いわゆる埋め込みゲート型のチャネル構造を有している。すなわち、半導体基板2の表層には、複数の埋め込みゲート用の溝部8a,8bが活性領域6と交差する方向第2の方向Yに延在して形成されている。これら複数の埋め込みゲート用の溝部8a,8bは、各活性領域6を分断するように2つずつ並んで設けられている。そして、ワード配線層WL1,WL2は、この埋め込みゲート用の溝部8a,8bに埋め込まれると共に、この溝部8a,8bから露出した活性領域6の表面を覆うゲート絶縁膜9を介して活性領域6を跨ぐように形成されている。これにより、ワード配線層WL1,WL2は、選択用トランジスタTr1,Tr2のゲート電極7a,7bとして機能することになる。また、このゲート電極7a,7bの上面を保護するキャップ絶縁膜10が埋め込みゲート用の溝部8a,8bに埋め込まれた状態で設けられている。半導体基板2の表層には、ビットコンタクト用の溝部11が埋め込みゲート用の溝部8a,8bと平行な方向第2の方向Yに延在して形成されている。このビットコンタクト用の溝部11は、上記2つの埋め込みゲート用の溝部8a,8bによって分断された3つの活性領域6a,6b,6cのうち、中央部に位置する活性領域6bを分断するように、埋め込みゲート用の溝部8a,8bよりも深く形成されている。そして、このビットコンタクト用の溝部11には、上記埋め込みゲート用の溝部8a,8bの底面よりも上方に至る厚みで絶縁膜12ライナー絶縁膜33及び埋め込み絶縁膜33bが埋め込まれている。この絶縁膜12は、ビットコンタクト用の溝部11を挟んで隣接する選択用トランジスタTr1,Tr2の間を絶縁分離している。さらに、絶縁膜12が埋め込まれたビットコンタクト用の溝部11の両側面には、選択用トランジスタTr1,Tr2のドレイン領域として機能する第1の不純物拡散層13a,13bが設けられている。この第1の不純物拡散層13a,13bは、活性領域6bの上面半導体基板2の表面2aから上記埋め込みゲート用の溝部8a,8bの底面と同程度の深さで、ビットコンタクト用の溝部11の両側面に不純物を拡散させることによって形成されている。ここで、埋め込みゲート用の溝部8a,8b及びビットコンタクト用の溝部11は、それぞれの底面に向かって漸次幅が狭くなっている。このため、第1の不純物拡散層13a,13bは、これら埋め込みゲート用の溝部8a,8bとビットコンタクト用の溝部11との間で、半導体基板2の表面2aから下方に向かって漸次幅が広くなる形状を有している。一方、各活性領域6の中央部活性領域6bを挟んだ両側に位置する活性領域6a,6cには、それぞれ選択用トランジスタTr1,Tr2のソース領域として機能する第2の不純物拡散層14a,14bが設けられている。この第2の不純物拡散層14a,14bは、各活性領域6a,6cの上面半導体基板2の表面2aから上記ゲート電極7a,7bの上面と同程度の深さで、各活性領域6a,6cに不純物を拡散させることによって形成されている。半導体基板2の上には、その全面を覆う第1の層間絶縁膜15が設けられている。そして、第1の不純物拡散層14aは、この第1の層間絶縁膜15に形成されたビットコンタクトホール16及びビットコンタクト用の溝部11に埋め込まれたビットコンタクトプラグ17と電気的に接続されている。さらに、ビットコンタクトプラグ17は、その直上に形成されたビット配線層ビット線BLと電気的に接続されている。このビット配線層BLは、半導体基板2の表面2aよりも上方に位置して、上記ワード配線層WL1,WL2と直交する方向第1の方向Xに延在してストライプ状に形成されると共に、上記ワード配線層WL1,WL2が延在する方向第2の方向Yに間隔を空けて複数並んで設けられている。そして、これら複数のビット配線層BLは、各活性領域6の中央部活性領域6bを順次通過することによって、上記ビットコンタクトプラグ17と電気的に接続されている。これにより、1つの活性領域6に配置された2つのトランジスタTr1,Tr2は、1つのビット配線層BLを共有することなる。また、第1の層間絶縁膜15の上には、その全面を覆う第2の層間絶縁膜18が設けられている。そして、第2の不純物拡散層14a,14bは、これら第1及び第2の層間絶縁膜15,18を貫通する容量コンタクトホール19a,19bに埋め込まれた容量コンタクトプラグ20a,20bと電気的に接続されている。さらに、容量コンタクトプラグ20a,20bは、その直上に形成されたキャパシタCa1,Ca2と電気的に接続されている。キャパシタCa1,Ca2は、下部電極21と、容量絶縁膜22と、上部電極23とが順に積層されて構成されている。このうち、下部電極21は、各容量コンタクトプラグ20a,20bの直上に位置して有底円筒状のシリンダ形状を有している。また、各下部電極21は、その間に配置された第3の層間絶縁膜24によって絶縁分離されている。容量絶縁膜22は、下部電極21及び第3の層間絶縁膜24の表面を覆うように形成されている。上部電極23は、下部電極21の内側に埋め込まれた状態で容量絶縁膜22の面上を覆うように形成されている。なお、キャパシタCa1,Ca2については、このような下部電極21の内面のみを電極として利用するシリンダ型に限らず、下部電極21の内面及び外面を電極として利用するクラウン型などであってもよく、その構造について特に限定されるものではない。そして、上部電極23が形成された面上には、その全面を覆う第4の層間絶縁膜25と、この第4の層間絶縁膜25上に上部配線層26と、この上部配線層26が形成された面を覆う表面保護膜27とが設けられている。これにより、上述したセルアレイ領域内に複数のメモリーセルMC1,MC2を有するDRAMが構成される。以上のような構造を有する半導体装置1Aでは、DRAMとして、選択用トランジスタTr1,Tr2に対するオンON/オフOFFの動作を繰り返しながら、キャパシタCa1,Ca2に蓄積した電荷の有無を判定し、情報の記憶動作を行うことが可能となっている。ところで、本発明を適用した半導体装置1Aでは、上述した1つの活性領域6に配置された2つの選択用トランジスタTr1,Tr2のオン電流を十分に確保すると共に、これら2つの選択用トランジスタTr1,Tr2の間で動作の干渉が発生することを防ぐことが可能な構造となっている。具体的に、一方のトランジスタTr1は、活性領域6を分断する2つの埋め込みゲート用の溝部8a,8bのうち、一方の埋め込みゲート用の溝部8aにゲート絶縁膜9を介して埋め込まれたゲート電極7aと、2つの埋め込みゲート用の溝部8a,8bによって分断された3つの活性領域6a,6b,6cのうち、中央部に位置する活性領域6bを分断するビットコンタクト用の溝部11の一方の側面に、一方の埋め込みゲート用の溝部8aの底面と同程度の深さで不純物を拡散させることによって形成された第1の不純物拡散層ドレイン領域13aと、中央部活性領域6bを挟んだ一方側に位置する活性領域6aに、一方のゲート電極7aの上面と同程度の不純物を拡散させることによって形成された第2の不純物拡散層ソース領域14aとを備えて構成される。一方のトランジスタTr1では、一方の埋め込みゲート用の溝部8aが形成された活性領域6の第1及び第2の不純物拡散層13a,14aが形成された領域を除く、この溝部8aの第2の不純物拡散層14aが形成された側の側面と底面との2面に亘ってチャネル領域S1が形成される。これにより、上記図22Bに示す従来の半導体装置のように、一方の埋め込みゲート用の溝部106aの両側面と底面の3面に亘ってチャネル領域S1’が形成される場合よりも、チャネル抵抗を低くすることができ、このトランジスタTr1のオン電流を十分に確保することが可能である。同様に、他方のトランジスタTr2は、活性領域6を分断する2つの埋め込みゲート用の溝部8a,8bのうち、他方の埋め込みゲート用の溝部8bに埋め込まれたゲート電極7bと、2つの埋め込みゲート用の溝部8a,8bによって分断された3つの活性領域6a,6b,6cのうち、中央部に位置する活性領域6bを分断するビットコンタクト用の溝部11の他方の側面に、他方の埋め込みゲート用の溝部8bの底面と同程度の深さで不純物を拡散させることによって形成された第1の不純物拡散層ドレイン領域13bと、中央部活性領域6bを挟んだ他方側に位置する活性領域6cに、他方のゲート電極7bの上面と同程度の深さで不純物を拡散させることによって形成された第2の不純物拡散層ソース領域14bとを備えて構成される。他方のトランジスタTr2では、他方の埋め込みゲート用の溝部8bが形成された活性領域6の第1及び第2の不純物拡散層13b,14bが形成された領域を除く、この溝部8bの第2の不純物拡散層14bが形成された側の側面と底面との2面に亘ってチャネル領域S2が形成される。これにより、上記図22Bに示す従来の半導体装置のように、他方の埋め込みゲート用の溝部106bの両側面と底面の3面に亘ってチャネル領域S2’が形成される場合よりも、チャネル抵抗を低くすることができ、このトランジスタTr2のオン電流を十分に確保することが可能である。また、本発明を適用した半導体装置1Aでは、埋め込みゲート用の溝部8a,8bの第1の不純物拡散層13a,13bが形成された側の側面にチャネル領域S1,S2が形成されることがなく、更に、埋め込みゲート用の溝部8a,8bよりも深く形成されたビットコンタクト用の溝部11に、埋め込みゲート用の溝部8a,8bの底面よりも上方に至る厚みで絶縁膜12が埋め込まれているため、1つの活性領域6に2つ並んで設けられたトランジスタTr1,Tr2の間で動作の干渉が発生することを防ぐことが可能である。具体的に、隣接する一方のトランジスタTr1Tr2のチャネル領域S1S2で誘起された電子が、隣接するもう一方のトランジスタTr2Tr1のチャネル領域S2S1へと移動するといったことを防ぐことが可能である。したがって、この半導体装置1Aでは、隣接する2つのトランジスタTr1,Tr2を動作させた際の互いの干渉を防ぎつつ、その信頼性を大幅に高めることが可能である。さらに、本発明を適用した半導体装置1Aでは、ビットコンタクト用の溝部11の両側面に形成された第1の不純物拡散層13a,13bとビットコンタクトプラグ17を介して共通に接続されるビット配線層ビット線BLと、第2の不純物拡散層14a,14bと容量コンタクトプラグ20a,20bを介して接続されたキャパシタCa1,Ca2とを備えることで、1つの活性領域6に配置された2つのトランジスタTr1,Tr2と、それぞれのトランジスタTr1,Tr2に接続されたキャパシタCa1,Ca2とから、DRAMのメモリーセルMC1,MC2が構成されている。そして、この構成の場合、隣接する一方のメモリーセルMC1MC2の動作状態によりもう一方のメモリーセルMC2MC1の記憶状態が変化することに起因したディスターブ不良の発生を防ぐことが可能である。例えば、1つの活性領域6に配置された2つのメモリーセルMC1,MC2のうち、一方のメモリーセルMC1に0のデータと、他方のメモリーセルMC2に1のデータを記憶する。そして、この状態で、一方のメモリーセルMC1のトランジスタTr1に対するオンON/オフOFFの動作を繰り返した場合に、他方のメモリーセルMC2に記憶されたデータが破壊されるといったディスターブ不良の発生を防ぐことが可能である。すなわち、一方のメモリーセルMC1に0のデータを記憶する場合、ビット線BLにローLowレベルの電位を与えた状態で、一方のトランジスタTr1をオンONにする。これにより、一方のキャパシタCa1の下部電極21にLowレベルの電位が与えられる。その後、一方のトランジスタTr1をOFFにすることで、一方のキャパシタCa1に0Lowレベルのデータが蓄積される。これ対して、他方のメモリーセルMC2に1のデータを記憶する場合、ビット線BLにハイHiレベルの電位を与えた状態で、他方のトランジスタTr2をONにする。これにより、他方のキャパシタCa2の下部電極21にHiレベルの電位が与えられる。その後、他方のトランジスタTr2をOFFにすることで、他方のキャパシタCa2に1Hiレベルのデータが蓄積される。この状態で、一方のメモリーセルMC1と同じワード線WL1を用いる他の活性領域6に配置されたメモリーセルMC1への動作を繰り返したとき、一方のトランジスタTr1に対するON/OFFの動作が繰り返されることで、ワード線WL1にHiレベルの電位が繰り返し与えられることになる。このとき、上述したように、一方のトランジスタTr1のチャネル領域S1で誘起された電子が、他方のトランジスタTr2のチャネル領域S2へと移動するといったことを防ぐことが可能である。したがって、上述した他方のキャパシタCa2に蓄積された1Hiレベルのデータが0Lowレベルのデータへと書き換えられるディスターブ不良の発生を防ぐことが可能である。以上のように、本発明を適用した半導体装置1Aでは、メモリーセル寸法の縮小化によって、1つの活性領域6に配置された2つのメモリーセルMC1,MC2の間隔が狭くなる場合でも、DRAMを正常に動作させることができるため、その信頼性を大幅に高めることが可能である。半導体装置の製造方法次に、上記半導体装置1Aの製造方法について図3~図13を参照して説明する。なお、図3~図13において、各図Aは、上記半導体装置1Aを製造する際の各工程を順に示す平面図であり、各図Bは、同図A中に示す切断線A-A’による断面図であり、各図Cは、同図A中に示す切断線B-B’による断面図であり、各図Dは、同図A中に示す切断線C-C’による断面図である。上記半導体装置1Aを製造する際は、先ず、図3A~図3Dに示すように、加工前の半導体基板2を用意し、この半導体基板2の表層に、第1の方向Xに延在する素子分離用の溝部3aを第1の方向Xと直交する方向に間隔を空けて複数並べて形成した後、これら複数の溝部3aに素子分離絶縁膜4を埋め込み形成する。これにより、複数の素子分離領域5と、これら複数の素子分離領域5によって絶縁分離された複数の活性領域6とが、ストライプ状に交互に並んで形成される。半導体基板2には、例えばBなどのP型不純物を所定濃度で含有するシリコン基板などを用いることができる。素子分離絶縁膜3には、例えばシリコン酸化膜などを用いることができる。次に、図4A~図4Dに示すように、半導体基板2の表層に、第2の方向Yに延在する素子分離用の溝部3bを第2の方向yと直交する方向に間隔を空けて複数並べて形成した後、これら複数の溝部3bに素子分離絶縁膜4を埋め込み形成する。これにより、素子分離用の溝部3a,3bに埋め込まれた素子分離絶縁膜4素子分離領域5によって、島状に区画された複数の活性領域6が形成される。具体的に、この活性領域6は、平面視で矩形状を為すと共に、第1の方向Xに延在しながら、この第1の方向X及び第1の方向Xと直交する方向に各々間隔を空けて複数並んで形成される。次に、図5A~図5Dに示すように、半導体基板2の面上に、上記埋め込みゲート用の溝部8a,8bに対応した位置に開口部30aを有するマスク層30を形成する。具体的には、半導体基板2の面上に、マスク層30となるシリコン窒化膜を成膜した後、この上にレジストを塗布し、このレジストをリソグラフィ技術によりパターニングしながら、上記埋め込みゲート用の溝部8a,8bに対応した位置に開口部を有するレジストパターン図示せず。を形成する。そして、このレジストパターンを用いた異方性ドライエッチングによりシリコン窒化膜をパターニングする。このとき、レジストパターンは、エッチングの進行に伴って、シリコン窒化膜の上から除去されるが、このレジストパターンの形状がシリコン窒化膜にそのまま転写される。これにより、半導体基板2の面上に、上記埋め込みゲート用の溝部8a,8bに対応した位置に開口部30aを有するマスク層30を形成することができる。次に、図6A~図6Dに示すように、このマスク層30を用いた異方性のドライエッチングにより、半導体基板2の表層をパターニングしながら、この半導体基板2の表層に複数の埋め込みゲート用の溝部8a,8bを形成する。また、埋め込みゲート用の溝部8a,8bを形成する際は、活性領域6に形成される溝部8Aよりも素子分離領域5に形成される溝部8Bの深さを深くする。これにより、埋め込みゲート用の溝部8a,8bの底面から活性領域6の一部が突き出したフィン部6A図6Cを参照。を形成することができる。また、埋め込みゲート用の溝部8a,8bを形成する際は、マスク層30の開口部30aから露出した素子分離領域5素子分離絶縁膜4を先にエッチングした後、活性領域6半導体基板2をエッチングする。これにより、フィン部6Aの側面にエッチング残りが生じるのを回避することができる。次に、図6A~図6Dに示すように、各埋め込みゲート用の溝部8a,8bから露出した活性領域6の表面を覆うように、ゲート絶縁膜9をマスク層30が形成された半導体基板2の全面に亘って形成する。ゲート絶縁膜9には、例えば、CVD法により形成される高温酸化シリコン膜や、高誘電率膜などを用いることができる。また、ゲート絶縁膜9としては、各埋め込みゲート用の溝部8a,8bから露出した活性領域6の表面を熱酸化させることによって、各溝部8a,8bから露出した活性領域6の表面を覆うシリコン酸化膜を形成してもよい。次に、図6A~図6Dに示すように、埋め込みゲート用の溝部8a,8bに埋め込まれた状態で、マスク層30が形成された半導体基板2の面上を覆う導電膜を形成する。その後、導電膜が成膜された面を化学的機械研磨により研磨しながら、ストッパとなるマスク層30の表面が露出するまで平坦化を行った後、この導電膜が所定の厚みとなるまでエッチバックを行う。これにより、各埋め込みゲート用の溝部8a,8bに埋め込まれたゲート電極7a,7bワード配線層WL1,WL2が形成される。なお、導電膜には、ポリシリコン膜及び金属膜を順に積層したものを用いることができる。このうち、ポリシリコン膜は、CVD法での成膜時にP等の不純物を含有させて形成することができる。また、成膜時に不純物を含有しないように形成したポリシリコン膜に、後の工程でN型又はP型の不純物をイオン注入法により導入してもよい。一方、金属膜は、Wや、WN、WSi等の高融点金属を用いて形成することができる。次に、図7A~図7Dに示すように、半導体基板2の全面に亘って上記キャップ絶縁膜10となるシリコン窒化膜31を成膜した後、このシリコン窒化膜31が成膜された面をCMPにより研磨しながら、半導体基板2の表面2aが露出するまで平坦化を行う。これにより、図8A~図8Dに示すように、各埋め込みゲート用の溝部8a,8bに、上記キャップ絶縁膜10を埋め込み形成することができる。次に、図9A~図9Dに示すように、半導体基板2の面上に、上記ビットコンタクト用の溝部11に対応した位置に開口部32aビットコンタクトホール16を有するマスク層32第1の層間絶縁膜15を形成する。具体的には、半導体基板2の面上に、マスク層32となるシリコン酸化膜を成膜した後、この上にレジストを塗布し、このレジストをリソグラフィ技術によりパターニングしながら、上記ビットコンタクト用の溝部11に対応した位置に開口部を有するレジストパターン図示せず。を形成する。そして、このレジストパターンを用いた異方性ドライエッチングによりシリコン酸化膜をパターニングする。このとき、レジストパターンは、エッチングの進行に伴って、シリコン酸化膜の上から除去されるが、このレジストパターンの形状がシリコン酸化膜にそのまま転写される。これにより、半導体基板2の面上に、上記ビットコンタクト用の溝部11に対応した位置に開口部32aを有するマスク層32を形成することができる。次に、図10A~図10Dに示すように、このマスク層32を用いた異方性のドライエッチングにより、半導体基板2の表層をパターニングしながら、この半導体基板2の表層に複数のビットコンタクト用の溝部11を形成する。次に、図10A~図10Dに示すように、ビットコンタクト用の溝部11の表面を覆うライナー絶縁膜33aを形成した後、ビットコンタクト用の溝部11の内側に埋め込み絶縁膜33bを形成する。このうち、ライナー絶縁膜33aには、例えばCVD法により形成されたシリコン酸化膜などを用いることができる。一方、埋め込み絶縁膜33bには、例えば、BPSG膜や、SODSpinonDielectrics膜、F-SiO膜などを用いることができる。そして、これらライナー絶縁膜33a及び埋め込み絶縁膜33bを異方性のドライエッチングによりエッチバックすることによって、ビットコンタクト用の溝部11の内側に、所定の厚みの絶縁膜12を埋め込み形成することができる。次に、図11A~図11Dに示すように、ビットコンタクト用の溝部11の両側面に対して斜め方向から不純物をイオン注入することによって、上記第1の不純物拡散層1313a,13bを形成する。不純物としては、リンなどのN型不純物を所定の濃度でイオン注入することができる。また、ビットコンタクト用の溝部11の両側面に対して第1の方向X及び第2の方向Yから斜めイオン注入を行う。これにより、活性領域6bの上面半導体基板2の表面2aから上記埋め込みゲート用の溝部8a,8bの底面と同程度の深さで不純物を拡散させた第1の不純物拡散層13が形成される。次に、図12A~図12Dに示すように、ビットコンタクト用の溝部11に埋め込まれた状態で、マスク層32が形成された半導体基板2の面上を覆う金属膜を形成する。その後、金属膜が成膜された面をCMPにより研磨しながら、ストッパとなるマスク層32の表面が露出するまで平坦化を行った後、この金属膜の上面が半導体基板2の表面2aと一致するまでエッチバックを行う。これにより、各ビットコンタクト用の溝部11に埋め込まれたビットコンタクトプラグ17を形成することができる。なお、金属膜は、CoSi2、NiSi2、TiSi2、TiN、WN、W等を用いて形成することができる。次に、図12A~図12Dに示すように、各活性領域6の中央部活性領域6bを挟んだ両側に位置する活性領域6a,6cに、リンなどのN型不純物を所定の濃度でイオン注入することによって、上記第2の不純物拡散層14a,14bを形成する。第2の不純物拡散層14a,14bは、各活性領域6a,6cの上面半導体基板2の表面2aから上記ゲート電極7a,7bの上面と同程度の深さで、各活性領域6a,6cに不純物を拡散させることによって形成される。次に、図13A~図13Dに示すように、ビットコンタクトプラグ17の直上に、上記ビット配線層BLを形成する。具体的には、先ず、開口部32aビットコンタクトホール16に埋め込まれた状態でマスク層32第1の層間絶縁膜15の面上を覆う不純物含有ポリシリコン膜と、この上にタングステンシリサイド膜とからなる積層膜を形成する。なお、不純物含有ポリシリコン膜は、CVD法による成膜段階で不純物を含有させることができる。また、ノンドープシリコン膜を形成した後に、イオン注入により不純物を含有させることもできる。そして、この積層膜の上に、上記ビット配線層BLを形成する位置を覆うレジストパターンを形成した後、このレジストパターンを用いて、ドライエッチングにより積層膜をパターニングすることによって、上記ビット配線層BLを形成することができる。なお、ビット配線層BLを形成する際は、タングステンシリサイド膜を形成した後、続けてカバーシリコン窒化膜を形成しておき、レジストパターンを用いてカバーシリコン窒化膜にパターンを一旦形成し、さらにカバーシリコン膜をマスクとして下層のタングステンシリサイド膜及び不純物含有ポリシリコン膜をエッチングすることもできる。その後は、図示を省略するものの、第2の層間絶縁膜18を形成した後、第2の不純物拡散層14a,14bの直上に、第1及び第2の層間絶縁膜15,18を貫通する容量コンタクトホール19a,19bを形成する。そして、この容量コンタクトホール19a,19bに埋め込まれた容量コンタクトプラグ20a,20bを形成し、更に、各容量コンタクトプラグ20a,20bの直上に、下部電極21及び第3の層間絶縁膜24と、容量絶縁膜22と、上部電極23とを順に積層したキャパシタCaを形成する。そして、上部電極23が形成された面上に、その全面を覆う第4の層間絶縁膜25と、この第4の層間絶縁膜25上に上部配線層26と、この上部配線層26が形成された面を覆う表面保護膜27とを形成する。以上の工程を経ることによって、上記図1及び図2に示す半導体装置1Aを製造することができる。以上のように、本発明によれば、上述したトランジスタTr1,Tr2のオン電流を十分に確保すると共に、メモリーセル寸法の縮小化によって、1つの活性領域6に配置された2つのメモリーセルMC1,MC2の間隔が狭くなる場合でも、ディスターブ不良の発生を防ぎつつ、DRAMを正常に動作させることが可能な信頼性の高い半導体装置1Aを適切に製造することが可能である。変形例1-1なお、本発明は、上記第1の実施形態のものに必ずしも限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。具体的に、本発明では、例えば図14に示す半導体装置1Bのように、上記ビットコンタクト用の溝部11の両側面から底面に至る領域に亘って、第1の不純物拡散層13a,13b,13cが形成された構成とすることも可能である。具体的に、この半導体装置1Bは、ビットコンタクト用の溝部11の両側面に形成された第1の不純物拡散層13a,13bが、その溝部11の底面に形成された第1の不純物拡散層13cと連結された構造を有している。これら第1の不純物拡散層13a,13b,13cを形成する際は、上記絶縁膜12としてBPSG膜を用い、このBPSG膜中に含まれる不純物をビットコンタクト用の溝部11の両側面及び底面に拡散させる方法を用いることができる。また、上記ビットコンタクト用の溝部11を形成した後に、この溝部11の両側面及び底面に対して斜めイオン注入を行った後に、絶縁膜12を埋め込み形成することも可能である。また、これらの方法を併用してもよい。なお、半導体装置1Bは、それ以外の構成については上記半導体装置1Aと同様なことから、その説明を省略すると共に、図面において同じ符号を付すものとする。以上のような構造を有する半導体装置1Bでは、埋め込みゲート用の溝部8a,8bの第1の不純物拡散層13a,13bが形成された側の側面にチャネル領域S1,S2が形成されることがなく、更に、埋め込みゲート用の溝部8a,8bよりも深く形成されたビットコンタクト用の溝部11の底面に、第1の不純物拡散層13cが形成されると共に、この溝部11に埋め込みゲート用の溝部8a,8bの底面よりも上方に至る厚みで絶縁膜12が埋め込まれている。これにより、上記半導体装置1Aと同様に、1つの活性領域6に2つ並んで設けられたトランジスタTr1,Tr2の間で動作の干渉が発生することを防ぐことが可能である。また、この半導体装置1Bでは、上記半導体装置1Aと同様に、メモリーセル寸法の縮小化によって、1つの活性領域6に配置された2つのメモリーセルMC1,MC2の間隔が狭くなる場合でも、DRAMを正常に動作させることができるため、その信頼性を大幅に高めることが可能である。[第2の実施形態]半導体装置次に、第2の実施形態として、図15に示す本発明を適用した半導体装置1Cの構造について説明する。なお、この半導体装置1Cの平面レイアウトについては、上記図1に示す半導体装置1Aと同様であり、図15は、上記図1中に示す切断線A-A’に対応した半導体装置1Cの断面図である。また、以下の説明では、上記半導体装置1Aと同等の部位については、図面において同じ符号を付すものとする。この半導体装置1Cは、最終的にDRAMとして機能させるものであり、DRAMは、半導体基板2の面内に、複数のメモリーセルMC1,MC2がマトリックス状に並んで配置されるセルアレイ領域と、このセルアレイ領域の周辺に位置して、各メモリーセルMC1,MC2の動作を制御するための回路等が形成される周辺回路領域とを備えている。また、セルアレイ領域に配置されるメモリーセルMC1,MC2は、選択用トランジスタTr1,Tr2と、この選択用トランジスタTr1,Tr2のソースドレインの何れか一方と電気的に接続されるキャパシタCa1,Ca2とから概略構成されている。具体的に、この半導体装置1Cのセルアレイ領域には、半導体基板2の表層に素子分離用の溝部3a,3bを形成し、この溝部3a,3bに素子分離絶縁膜4を埋め込むことによって形成された素子分離領域5と、この素子分離領域5によって絶縁分離された複数の活性領域6とが設けられている。このうち、素子分離領域5は、STIと呼ばれるものであり、第1の方向Xに延在する溝部3aと、この第1の方向Xと交差する第2の方向Yに延在する溝部3bとに素子分離絶縁膜4を埋め込むことによって、隣接する活性領域6の間を絶縁分離している。一方、活性領域6は、半導体基板2の一部からなり、素子分離用の溝部3a,3bに埋め込まれた素子分離絶縁膜4素子分離領域5によって、島状に区画形成されている。具体的に、活性領域6は、平面視で矩形状を為しており、第1の方向Xに延在しながら、この第1の方向X及び第1の方向Xと直交する方向に各々間隔を空けて複数並んで設けられている。ここで、上記図1及び図2に示す半導体装置1Aでは、セルサイズが6F2Fは最小加工寸法となるレイアウトを採用しており、1つの活性領域6に2つ2ビットのメモリーセルMC1,MC2が配置された構造となっている。このため、各活性領域6には、2つの選択用トランジスタTr1,Tr2が配置されている。具体的に、この半導体装置1Aのセルアレイ領域には、第2の方向Yに延在されたストライプ状のワード配線層ワード線WL1,WL2が、第2の方向Yと直交する方向に間隔を空けて複数並んで設けられている。これら複数のワード配線層WL1,WL2は、それぞれ選択用トランジスタTr1,Tr2のゲート電極7a,7bとして機能するものであり、各活性領域6を横切るように2つずつ並んで設けられている。また、選択用トランジスタTr1,Tr2は、ゲート電極7a,7bが半導体基板2の表面2aよりも下方に位置することによって、いわゆる埋め込みゲート型のチャネル構造を有している。すなわち、半導体基板2の表層には、複数の埋め込みゲート用の溝部8a,8bが活性領域6と交差する方向第2の方向Yに延在して形成されている。これら複数の埋め込みゲート用の溝部8a,8bは、各活性領域6を分断するように2つずつ並んで設けられている。そして、ワード配線層WL1,WL2は、この埋め込みゲート用の溝部8a,8bに埋め込まれると共に、この溝部8a,8bから露出した活性領域6の表面を覆うゲート絶縁膜9を介して活性領域6を跨ぐように形成されている。これにより、ワード配線層WL1,WL2は、選択用トランジスタTr1,Tr2のゲート電極7a,7bとして機能することになる。また、このゲート電極7a,7bの上面を保護するキャップ絶縁膜10が埋め込みゲート用の溝部8a,8bに埋め込まれた状態で設けられている。半導体基板2の表層には、ビットコンタクト用の溝部11Aが埋め込みゲート用の溝部8a,8bと平行な方向第2の方向Yに延在して形成されている。このビットコンタクト用の溝部11Aは、上記2つの埋め込みゲート用の溝部8a,8bによって分断された3つの活性領域6a,6b,6cのうち、中央部に位置する活性領域6bを分断するように、埋め込みゲート用の溝部8a,8bよりも深く形成されている。そして、このビットコンタクト用の溝部11Aには、上記埋め込みゲート用の溝部8a,8bの底面よりも上方に至る厚みで絶縁膜12が埋め込まれている。この絶縁膜12は、ビットコンタクト用の溝部11Aを挟んで隣接する選択用トランジスタTr1,Tr2の間を絶縁分離している。ここで、埋め込みゲート用の溝部8a,8bは、それぞれ半導体基板2の表面2aから深さ方向の中途部まで一体の幅で形成されると共に、この中途部から底面に向かって漸次幅が狭くなるように形成されている。このように、埋め込みゲート用の溝部8a,8bは、選択用トランジスタTr1,Tr2の微細化が進むに従って、少なくとも上部側の側面を垂直に形成せざるを得なくなる。一方、ビットコンタクト用の溝部11Aは、半導体基板2の表面2aから底面に向かって一定の幅で形成されている。また、ビットコンタクト用の溝部11Aの両側面には、それぞれ半導体基板2の表面2aから深さ方向の中途部に亘って、一対のサイドウォール絶縁膜40a,40bが設けられている。これら一対のサイドウォール絶縁膜40a,40bは、ビットコンタクト用の溝部11Aを一定の幅に規制するものであり、ビットコンタクト用の溝部11Aは、一対のサイドウォール絶縁膜40a,40bの幅に合わせて、深さ方向に一定の幅で形成されている。そして、絶縁膜12が埋め込まれたビットコンタクト用の溝部11Aの両側面には、選択用トランジスタTr1,Tr2のドレイン領域として機能する第1の不純物拡散層13a,13bが設けられている。この第1の不純物拡散層13a,13bは、サイドウォール絶縁膜40a,40bの下方に位置して、上記埋め込みゲート用の溝部8a,8bの底面と同程度の深さで、ビットコンタクト用の溝部11Aの両側面に不純物を拡散させることによって形成されている。また、サイドウォール絶縁膜40a,40b及び第1の不純物拡散層13a,13bは、埋め込みゲート用の溝部8a,8bとビットコンタクト用の溝部11Aとの間に亘って形成されている。一方、各活性領域6の中央部活性領域6bを挟んだ両側に位置する活性領域6a,6cには、それぞれ選択用トランジスタTr1,Tr2のソース領域として機能する第2の不純物拡散層14a,14bが設けられている。この第2の不純物拡散層14a,14bは、各活性領域6a,6cの上面半導体基板2の表面2aから上記ゲート電極7a,7bの上面と同程度の深さで、各活性領域6a,6cに不純物を拡散させることによって形成されている。半導体基板2の上には、その全面を覆う第1の層間絶縁膜15が設けられている。そして、第1の不純物拡散層14aは、この第1の層間絶縁膜15に形成されたビットコンタクトホール16及びビットコンタクト用の溝部11に埋め込まれたビットコンタクトプラグ17と電気的に接続されている。さらに、ビットコンタクトプラグ17は、その直上に形成されたビット配線層ビット線BLと電気的に接続されている。このビット配線層BLは、半導体基板2の表面2aよりも上方に位置して、上記ワード配線層WL1,WL2と直交する方向第1の方向Xに延在してストライプ状に形成されると共に、上記ワード配線層WL1,WL2が延在する方向第2の方向Yに間隔を空けて複数並んで設けられている。そして、これら複数のビット配線層BLは、各活性領域6の中央部活性領域6bを順次通過することによって、上記ビットコンタクトプラグ17と電気的に接続されている。これにより、1つの活性領域6に配置された2つのトランジスタTr1,Tr2は、1つのビット配線層BLを共有することなる。また、第1の層間絶縁膜15の上には、その全面を覆う第2の層間絶縁膜18が設けられている。そして、第2の不純物拡散層14a,14bは、これら第1及び第2の層間絶縁膜15,18を貫通する容量コンタクトホール19a,19bに埋め込まれた容量コンタクトプラグ20a,20bと電気的に接続されている。さらに、容量コンタクトプラグ20a,20bは、その直上に形成されたキャパシタCa1,Ca2と電気的に接続されている。キャパシタCa1,Ca2は、下部電極21と、容量絶縁膜22と、上部電極23とが順に積層されて構成されている。このうち、下部電極21は、各容量コンタクトプラグ20a,20bの直上に位置して有底円筒状のシリンダ形状を有している。また、各下部電極21は、その間に配置された第3の層間絶縁膜24によって絶縁分離されている。容量絶縁膜22は、下部電極21及び第3の層間絶縁膜24の表面を覆うように形成されている。上部電極23は、下部電極21の内側に埋め込まれた状態で容量絶縁膜22の面上を覆うように形成されている。なお、キャパシタCa1,Ca2については、このような下部電極21の内面のみを電極として利用するシリンダ型に限らず、下部電極21の内面及び外面を電極として利用するクラウン型などであってもよく、その構造について特に限定されるものではない。そして、上部電極23が形成された面上には、その全面を覆う第4の層間絶縁膜25と、この第4の層間絶縁膜25上に上部配線層26と、この上部配線層26が形成された面を覆う表面保護膜27とが設けられている。これにより、上述したセルアレイ領域内に複数のメモリーセルMC1,MC2を有するDRAMが構成される。以上のような構造を有する半導体装置1Cでは、DRAMとして、選択用トランジスタTr1,Tr2に対するオンON/オフOFFの動作を繰り返しながら、キャパシタCa1,Ca2に蓄積した電荷の有無を判定し、情報の記憶動作を行うことが可能となっている。ところで、本発明を適用した半導体装置1Cでは、上述した1つの活性領域6に配置された2つの選択用トランジスタTr1,Tr2のオン電流を十分に確保すると共に、これら2つの選択用トランジスタTr1,Tr2の間で動作の干渉が発生することを防ぐことが可能な構造となっている。具体的に、一方のトランジスタTr1は、活性領域6を分断する2つの埋め込みゲート用の溝部8a,8bのうち、一方の埋め込みゲート用の溝部8aにゲート絶縁膜9を介して埋め込まれたゲート電極7aと、2つの埋め込みゲート用の溝部8a,8bによって分断された3つの活性領域6a,6b,6cのうち、中央部に位置する活性領域6bを分断するビットコンタクト用の溝部11Aの一方の側面に、一方の埋め込みゲート用の溝部8aの底面と同程度の深さで不純物を拡散させることによって形成された第1の不純物拡散層ドレイン領域13aと、中央部活性領域6bを挟んだ一方側に位置する活性領域6aに、一方のゲート電極7aの上面と同程度の不純物を拡散させることによって形成された第2の不純物拡散層ソース領域14aとを備えて構成される。一方のトランジスタTr1では、一方の埋め込みゲート用の溝部8aが形成された活性領域6の第1及び第2の不純物拡散層13a,14aが形成された領域を除く、この溝部8aの第2の不純物拡散層14aが形成された側の側面と底面との2面に亘ってチャネル領域S1が形成される。これにより、一方の埋め込みゲート用の溝部8aの両側面と底面の3面に亘ってチャネル領域が形成される場合よりも、チャネル抵抗を低くすることができ、このトランジスタTr1のオン電流を十分に確保することが可能である。同様に、他方のトランジスタTr2は、活性領域6を分断する2つの埋め込みゲート用の溝部8a,8bのうち、他方の埋め込みゲート用の溝部8bに埋め込まれたゲート電極7bと、2つの埋め込みゲート用の溝部8a,8bによって分断された3つの活性領域6a,6b,6cのうち、中央部に位置する活性領域6bを分断するビットコンタクト用の溝部11Aの他方の側面に、他方の埋め込みゲート用の溝部8bの底面と同程度の深さで不純物を拡散させることによって形成された第1の不純物拡散層ドレイン領域13bと、中央部活性領域6bを挟んだ他方側に位置する活性領域6cに、他方のゲート電極7bの上面と同程度の深さで不純物を拡散させることによって形成された第2の不純物拡散層ソース領域14bとを備えて構成される。他方のトランジスタTr2では、他方の埋め込みゲート用の溝部8bが形成された活性領域6の第1及び第2の不純物拡散層13b,14bが形成された領域を除く、この溝部8bの第2の不純物拡散層14bが形成された側の側面と底面との2面に亘ってチャネル領域S2が形成される。これにより、他方の埋め込みゲート用の溝部8bの両側面と底面の3面に亘ってチャネル領域が形成される場合よりも、チャネル抵抗を低くすることができ、このトランジスタTr2のオン電流を十分に確保することが可能である。また、本発明を適用した半導体装置1Cでは、埋め込みゲート用の溝部8a,8bの第1の不純物拡散層13a,13bが形成された側の側面にチャネル領域S1,S2が形成されることがなく、更に、埋め込みゲート用の溝部8a,8bよりも深く形成されたビットコンタクト用の溝部11Aに、埋め込みゲート用の溝部8a,8bの底面よりも上方に至る厚みで絶縁膜12が埋め込まれているため、1つの活性領域6に2つ並んで設けられたトランジスタTr1,Tr2の間で動作の干渉が発生することを防ぐことが可能である。具体的に、隣接する一方のトランジスタTr1Tr2のチャネル領域S1S2で誘起された電子が、隣接するもう一方のトランジスタTr2Tr1のチャネル領域S2S1へと移動するといったことを防ぐことが可能である。したがって、この半導体装置1Cでは、隣接する2つのトランジスタTr1,Tr2を動作させた際の互いの干渉を防ぎつつ、その信頼性を大幅に高めることが可能である。さらに、本発明を適用した半導体装置1Cでは、ビットコンタクト用の溝部11Aの両側面に形成された第1の不純物拡散層13a,13bとビットコンタクトプラグ17を介して共通に接続されるビット線BLと、第2の不純物拡散層14a,14bと容量コンタクトプラグ20a,20bを介して接続されたキャパシタCa1,Ca2とを備えることで、1つの活性領域6に配置された2つのトランジスタTr1,Tr2と、それぞれのトランジスタTr1,Tr2に接続されたキャパシタCa1,Ca2とから、DRAMのメモリーセルMC1,MC2が構成されている。そして、この構成の場合、隣接する一方のメモリーセルMC1MC2の動作状態によりもう一方のメモリーセルMC2MC1の記憶状態が変化することに起因したディスターブ不良の発生を防ぐことが可能である。例えば、1つの活性領域6に配置された2つのメモリーセルMC1,MC2のうち、一方のメモリーセルMC1に0のデータと、他方のメモリーセルMC2に1のデータを記憶する。そして、この状態で、一方のメモリーセルMC1のトランジスタTr1に対するオンON/オフOFFの動作を繰り返した場合に、他方のメモリーセルMC2に記憶されたデータが破壊されるといったディスターブ不良の発生を防ぐことが可能である。すなわち、一方のメモリーセルMC1に0のデータを記憶する場合、ビット線BLにローLowレベルの電位を与えた状態で、一方のトランジスタTr1をオンONにする。これにより、一方のキャパシタCa1の下部電極21にLowレベルの電位が与えられる。その後、一方のトランジスタTr1をOFFにすることで、一方のキャパシタCa1に0Lowレベルのデータが蓄積される。これ対して、他方のメモリーセルMC2に1のデータを記憶する場合、ビット線BLにハイHiレベルの電位を与えた状態で、他方のトランジスタTr2をONにする。これにより、他方のキャパシタCa2の下部電極21にHiレベルの電位が与えられる。その後、他方のトランジスタTr2をOFFにすることで、他方のキャパシタCa2に1Hiレベルのデータが蓄積される。この状態で、一方のメモリーセルMC1と同じワード線WL1を用いる他の活性領域6に配置されたメモリーセルMC1への動作を繰り返したとき、一方のトランジスタTr1に対するON/OFFの動作が繰り返されることで、ワード線WL1にHiレベルの電位が繰り返し与えられることになる。このとき、上述したように、一方のトランジスタTr1のチャネル領域S1で誘起された電子が、他方のトランジスタTr2のチャネル領域S2へと移動するといったことを防ぐことが可能である。したがって、上述した他方のキャパシタCa2に蓄積された1Hiレベルのデータが0Lowレベルのデータへと書き換えられるディスターブ不良の発生を防ぐことが可能である。以上のように、本発明を適用した半導体装置1Cでは、メモリーセル寸法の縮小化によって、1つの活性領域6に配置された2つのメモリーセルMC1,MC2の間隔が狭くなる場合でも、DRAMを正常に動作させることができるため、その信頼性を大幅に高めることが可能である。半導体装置の製造方法次に、上記半導体装置1Cの製造方法について図3~図9及び図16A~図16Fを参照して説明する。なお、図16A~図16Fは、上記半導体装置1Aとは異なる製造工程を順に示したものであり、上記図1中に示す切断線A-A’に対応した各工程の断面図である。上記半導体装置1Cを製造する際は、先ず、図16Aに示すように、上記埋め込みゲート用の溝部8a,8bを、それぞれ半導体基板2の表面2aから深さ方向の中途部まで一体の幅で形成すると共に、この中途部から底面に向かって漸次幅が狭くなように形成した以外は、上記図3~図9に示す工程までは上記半導体装置1Aの製造工程と基本的に同じであるため、説明を省略するもののとする。次に、図16Bに示すように、マスク層32を用いた異方性のドライエッチングにより、半導体基板2の表層をパターニングしながら、この半導体基板2の表層に、一定の幅となる溝部11aを形成した後、この溝部11aの両側面を覆う一対のサイドウォール絶縁膜40a,40bを形成する。一対のサイドウォール絶縁膜40a,40bを形成する際は、半導体基板2の表面を覆うシリコン窒化膜を形成する。このシリコン窒化膜は、上記溝部11aに内側に完全に埋め込まれない厚みとする。次に、異方性のドライエッチングによりシリコン窒化膜をエッチバックし、上記溝部11aの側面のみにシリコン窒化膜を残す。これにより、上記溝部11の両側面を覆う一対のサイドウォール絶縁膜40a,40bを形成することができる。次に、図16Cに示すように、一対のサイドウォール絶縁膜40a,40bの幅に合わせて、溝部11aの底面を異方性のドライエッチングによりパターニングしながら、上記ビットコンタクト用の溝部11Aを形成する。次に、図16Dに示すように、ビットコンタクト用の溝部11Aの表面を覆うライナー絶縁膜33aを形成した後、ビットコンタクト用の溝部11の内側に埋め込み絶縁膜33bを形成する。このうち、ライナー絶縁膜33aには、例えばCVD法により形成されたシリコン酸化膜などを用いることができる。一方、埋め込み絶縁膜33bには、例えば、BPSG膜や、SODSpinonDielectrics膜、F-SiO膜などを用いることができる。そして、これらライナー絶縁膜33a及び埋め込み絶縁膜33bを異方性のドライエッチングによりエッチバックすることによって、ビットコンタクト用の溝部11Aの内側に、所定の厚みの絶縁膜12を埋め込み形成することができる。次に、図16Eに示すように、ビットコンタクト用の溝部11Aの両側面に対して斜め方向から不純物をイオン注入することによって、上記第1の不純物拡散層13a,13bを形成する。不純物としては、リンなどのN型不純物を所定の濃度でイオン注入することができる。また、ビットコンタクト用の溝部11Aの両側面に対して第1の方向X及び第2の方向Yから斜めイオン注入を行う。これにより、一対のサイドウォール絶縁膜40a,40bの下方に位置して、上記埋め込みゲート用の溝部8a,8bの底面と同程度の深さで不純物を拡散させた第1の不純物拡散層13a,13bが形成される。次に、上記図16Fに示すように、上記図12~図13に示す工程と同様にして、上記第2の不純物拡散層14a,14b、ビットコンタクトプラグ17及びビット配線層BLを形成する。その後は、上記半導体装置1Aの製造工程と基本的に同じであるため、説明を省略するもののとする。以上の工程を経ることによって、上記図15に示す半導体装置1Cを製造することができる。以上のように、本発明によれば、上述したトランジスタTr1,Tr2のオン電流を十分に確保すると共に、メモリーセル寸法の縮小化によって、1つの活性領域6に配置された2つのメモリーセルMC1,MC2の間隔が狭くなる場合でも、ディスターブ不良の発生を防ぎつつ、DRAMを正常に動作させることが可能な信頼性の高い半導体装置1Cを適切に製造することが可能である。なお、本発明は、上記第2の実施形態のものに必ずしも限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。具体的に、本発明では、上記第1の不純物拡散層13a,13bを形成する際に、上述した図16Eに示すビットコンタクト用の溝部11Aの両側面に対して斜めイオン注入を行う代わりに、図17Aに示すように、ビットコンタクト用の溝部11Aの内側に、上記絶縁膜12を埋め込んだ後に、上記ビットコンタクトプラグ17として、不純物が添加されたドープドポリコリコンDOPOS:DopedPolysilicon膜を埋め込み形成する。その後、図17Bに示すように、このDOPOS膜中に含まれる不純物をビットコンタクト用の溝部11の両側面に拡散させることによって、上記第1の不純物拡散層13a,13bを形成する方法を用いることも可能である。変形例2-1また、本発明では、例えば図18に示す半導体装置1Dのように、上記ビットコンタクト用の溝部11Aの両側面から底面に至る領域に亘って、第1の不純物拡散層13a,13b,13cが形成された構成とすることも可能である。具体的に、この半導体装置1Dは、ビットコンタクト用の溝部11Aの両側面に形成された第1の不純物拡散層13a,13bが、その溝部11Aの底面に形成された第1の不純物拡散層13cと連結された構造を有している。これら第1の不純物拡散層13a,13b,13cを形成する際は、上記絶縁膜12としてBPSG膜を用い、このBPSG膜中に含まれる不純物をビットコンタクト用の溝部11Aの両側面及び底面に拡散させる方法を用いることができる。また、上記ビットコンタクト用の溝部11Aを形成した後に、この溝部11Aの両側面及び底面に対して斜めイオン注入を行った後に、絶縁膜12を埋め込み形成することも可能である。また、これらの方法を併用してもよい。なお、半導体装置1Dは、それ以外の構成については上記半導体装置1Cと同様なことから、その説明を省略すると共に、図面において同じ符号を付すものとする。以上のような構造を有する半導体装置1Dでは、埋め込みゲート用の溝部8a,8bの第1の不純物拡散層13a,13bが形成された側の側面にチャネル領域S1,S2が形成されることがなく、更に、埋め込みゲート用の溝部8a,8bよりも深く形成されたビットコンタクト用の溝部11Aの底面に、第1の不純物拡散層13cが形成されると共に、この溝部11Aに埋め込みゲート用の溝部8a,8bの底面よりも上方に至る厚みで絶縁膜12が埋め込まれている。これにより、上記半導体装置1Cと同様に、1つの活性領域6に2つ並んで設けられたトランジスタTr1,Tr2の間で動作の干渉が発生することを防ぐことが可能である。変形例2-2また、本発明では、例えば図19に示す半導体装置1Eのように、上記一対のサイドウォール絶縁膜40a,40bを除去した構成とすることも可能である。具体的に、この半導体装置1Eでは、上記第1の不純物拡散層13a,13bを除去した後に、ビットコンタクト用の溝部11Aの内側に埋め込まれたビットコンタクトプラグ17Aを形成する。これにより、ビットコンタクトプラグ17Aは、上記第1の不純物拡散層13a,13bの側面と共に、その上端部とも電気的に接続された構造となっている。なお、半導体装置1Eは、それ以外の構成については上記半導体装置1Cと同様なことから、その説明を省略すると共に、図面において同じ符号を付すものとする。以上のような構造を有する半導体装置1Eでは、埋め込みゲート用の溝部8a,8bの第1の不純物拡散層13a,13bが形成された側の側面にチャネル領域S1,S2が形成されることがなく、更に、埋め込みゲート用の溝部8a,8bよりも深く形成されたビットコンタクト用の溝部11Aの底面に、第1の不純物拡散層13cが形成されると共に、この溝部11Aに埋め込みゲート用の溝部8a,8bの底面よりも上方に至る厚みで絶縁膜12が埋め込まれている。これにより、上記半導体装置1Cと同様に、1つの活性領域6に2つ並んで設けられたトランジスタTr1,Tr2の間で動作の干渉が発生することを防ぐことが可能である。変形例2-3また、本発明では、例えば図20に示す半導体装置1Fのように、上記一対のサイドウォール絶縁膜40a,40bを除去すると共に、上記ビットコンタクトプラグ17として、DOPOS膜を埋め込み形成した後、このDOPOS膜中に含まれる不純物をビットコンタクト用の溝部11の両側面に拡散させることによって、上記第1の不純物拡散層13a,13bを形成した構成とすることも可能である。なお、半導体装置1Fは、それ以外の構成については上記半導体装置1Cと同様なことから、その説明を省略すると共に、図面において同じ符号を付すものとする。以上のような構造を有する半導体装置1Fでは、埋め込みゲート用の溝部8a,8bの第1の不純物拡散層13a,13bが形成された側の側面にチャネル領域S1,S2が形成されることがなく、更に、埋め込みゲート用の溝部8a,8bよりも深く形成されたビットコンタクト用の溝部11Aの底面に、第1の不純物拡散層13cが形成されると共に、この溝部11Aに埋め込みゲート用の溝部8a,8bの底面よりも上方に至る厚みで絶縁膜12が埋め込まれている。これにより、上記半導体装置1Cと同様に、1つの活性領域6に2つ並んで設けられたトランジスタTr1,Tr2の間で動作の干渉が発生することを防ぐことが可能である。変形例2-4また、本発明では、例えば図21に示す半導体装置1Gのように、上記一対のサイドウォール絶縁膜40a,40bを除去すると共に、上記絶縁膜12としてBPSG膜と、上記ビットコンタクトプラグ17としてDOPOS膜とを順次埋め込み形成した後に、これらBPSG膜及びDOPOS膜中に含まれる不純物をビットコンタクト用の溝部11の両側面及び底面に拡散させることによって、上記ビットコンタクト用の溝部11の両側面から底面に至る領域に亘って、第1の不純物拡散層13a,13b,13cが形成された構成とすることも可能である。なお、半導体装置1Gは、それ以外の構成については上記半導体装置1Cと同様なことから、その説明を省略すると共に、図面において同じ符号を付すものとする。以上のような構造を有する半導体装置1Gでは、埋め込みゲート用の溝部8a,8bの第1の不純物拡散層13a,13bが形成された側の側面にチャネル領域S1,S2が形成されることがなく、更に、埋め込みゲート用の溝部8a,8bよりも深く形成されたビットコンタクト用の溝部11Aの底面に、第1の不純物拡散層13cが形成されると共に、この溝部11Aに埋め込みゲート用の溝部8a,8bの底面よりも上方に至る厚みで絶縁膜12が埋め込まれている。これにより、上記半導体装置1Cと同様に、1つの活性領域6に2つ並んで設けられたトランジスタTr1,Tr2の間で動作の干渉が発生することを防ぐことが可能である。データ処理システム次に、図22に示す本発明を適用したデータ処理システム400について説明する。本発明を適用したデータ処理システム400は、上記半導体装置1,50,70を備えたシステムの一例であり、このデータ処理システム400には、例えばコンピュータシステムが含まれるが、必ずしもこれに限定されるものではない。このデータ処理システム400は、データプロセッサ420及び上記本発明を適用したDRAM460を含む。データプロセッサ420は、例えば、マイクロプロセッサMPU、デジタルシグナルプロセッサDPSなどを含むが、これらに限定されない。また、データプロセッサ420は、システムバス410を介して上記DRAM460に接続されているが、システムバス410を介さずにローカルなバスによって接続される場合もある。さらに、図22中には、1本のシステムバス410が図示されているが、必要に応じてコネクタなどを介して、シリアル乃至パラレルに接続される。このデータ処理システム400では、必要に応じて、ストレージデバイス430、I/Oデバイス440、ROM450がシステムバス410に接続されるが、必ずしも必須の構成要素ではない。ここで、I/Oデバイス440には、入力デバイス若しくは出力デバイスの何れか一方のみの場合も含まれる。さらに、各構成要素の個数についても、特に限定されるものではなく、少なくとも1個又は複数個の場合も含まれる。"