"以下の工程を含む半導体装置の製造方法:a第1導電型のシリコンカーバイド系半導体基板の第1主面側に、前記半導体基板よりも低濃度であって前記第1導電型と同一導電型の第1シリコンカーバイド系半導体層を有する半導体ウエハを準備する工程;b前記第1シリコンカーバイド系半導体層の前記第1主面側の表面領域に、縦型パワーMISFETのチャネル領域となるべき領域であって、前記第1導電型と反対導電型の第2導電型領域を導入する工程;c前記第2導電型領域に関して自己整合的に、前記第1シリコンカーバイド系半導体層よりも高濃度であって前記第1導電型と同一導電型の前記縦型パワーMISFETのソース領域を導入する工程;d前記ソース領域に関して自己整合的に、前記縦型パワーMISFETのゲート構造を形成する工程。前記1項の半導体装置の製造方法において、前記第1シリコンカーバイド系半導体層は、エピタキシャル層である。前記2項の半導体装置の製造方法において、更に以下の工程を含む:e前記工程cの後であって前記工程dの前に、前記第2導電型領域および前記ソース領域に対する活性化アニール処理を実行する工程。前記3項の半導体装置の製造方法において、前記第2導電型領域に関する前記ソース領域の自己整合は、シリコン系絶縁膜によるサイドウォールを用いて実行される。前記4項の半導体装置の製造方法において、前記ソース領域に関する前記ゲート構造の自己整合は、カーボン膜の開口パターンを用いて実行される。前記5項の半導体装置の製造方法において、前記半導体基板は、N型である。前記6項の半導体装置の製造方法において、前記第1シリコンカーバイド系半導体層は、N型である。前記7項の半導体装置の製造方法において、前記ゲート構造を構成するゲート絶縁膜は、熱酸化膜である。前記7項の半導体装置の製造方法において、前記ゲート構造を構成するゲート絶縁膜は、CVDによる絶縁膜である。前記9項の半導体装置の製造方法において、前記CVDは、ALDである。前記10項の半導体装置の製造方法において、前記ゲート構造を構成するゲート絶縁膜は、アルミナ系絶縁膜を有する。前記11項の半導体装置の製造方法において、更に以下の工程を含む:f前記工程eの後であって前記工程dの前に、ほぼ前記ゲート絶縁膜の厚さ分、前記カーボン膜の前記開口パターンを拡大する工程。前記7項の半導体装置の製造方法において、前記半導体基板のポリタイプは4Hである。前記13項の半導体装置の製造方法において、前記半導体基板の前記第1主面は、0001面又はそれに等価な面である。以下の工程を含む半導体装置の製造方法:a第1導電型のシリコンカーバイド系半導体基板の第1主面側に、前記半導体基板よりも低濃度であって前記第1導電型と同一導電型の第1シリコンカーバイド系半導体層を有する半導体ウエハを準備する工程;b前記第1シリコンカーバイド系半導体層の前記第1主面側の表面領域に、縦型パワーMISFETのチャネル領域となるべき領域であって、前記第1導電型と反対導電型の第2導電型領域を導入する工程;c前記第2導電型領域に関して自己整合的に、前記第1シリコンカーバイド系半導体層よりも高濃度であって前記第1導電型と同一導電型の前記縦型パワーMISFETのソース領域を導入する工程;d前記第2導電型領域および前記ソース領域に対する活性化アニール処理を実行する工程;e前記工程dの後、前記縦型パワーMISFETのゲート構造を形成する工程、ここで、前記第2導電型領域に関する前記ソース領域の自己整合は、シリコン系絶縁膜によるサイドウォールを用いて実行される。前記15項の半導体装置の製造方法において、前記第1シリコンカーバイド系半導体層は、エピタキシャル層である。前記16項の半導体装置の製造方法において、前記半導体基板は、N型である。前記17項の半導体装置の製造方法において、前記第1シリコンカーバイド系半導体層は、N型である。前記18項の半導体装置の製造方法において、前記ゲート構造を構成するゲート絶縁膜は、熱酸化膜である。前記18項の半導体装置の製造方法において、前記ゲート構造を構成するゲート絶縁膜は、CVDによる絶縁膜である。SiCベースのMISFET製造プロセスにおいては、不純物導入後に非常に高温の活性化アニールが必要となるため、シリコンベースのMISFET製造プロセスのような自己整合プロセスの多用が困難である結果、デバイスの特性を制御するために高精度の合わせ技術が不可欠であるという問題がある。本願発明は、これらの課題を解決するためになされたものである。本発明の目的は、自己整合技術を多用することができる半導体装置の製造プロセスを提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、本願の一つの発明は、シリコンカーバイド系半導体基板を用いたSiCベースの縦型パワーMISFET等の半導体装置の製造方法において、チャネル領域、ソース領域、およびゲート構造を相互に自己整合的に形成するものである。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、シリコンカーバイド系半導体基板を用いたSiCベースの縦型パワーMISFET等の半導体装置の製造方法において、チャネル領域、ソース領域、およびゲート構造を相互に自己整合的に形成するので、比較的容易にデバイスの特性を精密に制御することができる。実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。1.以下の工程を含む半導体装置の製造方法:a第1導電型のシリコンカーバイド系半導体基板の第1主面側に、前記半導体基板よりも低濃度であって前記第1導電型と同一導電型の第1シリコンカーバイド系半導体層を有する半導体ウエハを準備する工程;b前記第1シリコンカーバイド系半導体層の前記第1主面側の表面領域に、縦型パワーMISFETのチャネル領域となるべき領域であって、前記第1導電型と反対導電型の第2導電型領域を導入する工程;c前記第2導電型領域に関して自己整合的に、前記第1シリコンカーバイド系半導体層よりも高濃度であって前記第1導電型と同一導電型の前記縦型パワーMISFETのソース領域を導入する工程;d前記ソース領域に関して自己整合的に、前記縦型パワーMISFETのゲート構造を形成する工程。2.前記1項の半導体装置の製造方法において、前記第1シリコンカーバイド系半導体層は、エピタキシャル層である。3.前記1または2項の半導体装置の製造方法において、更に以下の工程を含む:e前記工程cの後であって前記工程dの前に、前記第2導電型領域および前記ソース領域に対する活性化アニール処理を実行する工程。4.前記1から3項のいずれか一つの半導体装置の製造方法において、前記第2導電型領域に関する前記ソース領域の自己整合は、シリコン系絶縁膜によるサイドウォールを用いて実行される。5.前記1から4項のいずれか一つの半導体装置の製造方法において、前記ソース領域に関する前記ゲート構造の自己整合は、カーボン膜の開口パターンを用いて実行される。6.前記1から5項のいずれか一つの半導体装置の製造方法において、前記半導体基板は、N型である。7.前記1から6項のいずれか一つの半導体装置の製造方法において、前記第1シリコンカーバイド系半導体層は、N型である。8.前記1から7項のいずれか一つの半導体装置の製造方法において、前記ゲート構造を構成するゲート絶縁膜は、熱酸化膜である。9.前記1から7項のいずれか一つの半導体装置の製造方法において、前記ゲート構造を構成するゲート絶縁膜は、CVDによる絶縁膜である。10.前記9項の半導体装置の製造方法において、前記CVDは、ALDである。11.前記9または10項の半導体装置の製造方法において、前記ゲート構造を構成するゲート絶縁膜は、アルミナ系絶縁膜を有する。12.前記9から11項のいずれか一つの半導体装置の製造方法において、更に以下の工程を含む:f前記工程eの後であって前記工程dの前に、ほぼ前記ゲート絶縁膜の厚さ分、前記カーボン膜の前記開口パターンを拡大する工程。13.前記1から12項のいずれか一つの半導体装置の製造方法において、前記半導体基板のポリタイプは4Hである。14.前記1から13項のいずれか一つの半導体装置の製造方法において、前記半導体基板の前記第1主面は、0001面又はそれに等価な面である。15.以下の工程を含む半導体装置の製造方法:a第1導電型のシリコンカーバイド系半導体基板の第1主面側に、前記半導体基板よりも低濃度であって前記第1導電型と同一導電型の第1シリコンカーバイド系半導体層を有する半導体ウエハを準備する工程;b前記第1シリコンカーバイド系半導体層の前記第1主面側の表面領域に、縦型パワーMISFETのチャネル領域となるべき領域であって、前記第1導電型と反対導電型の第2導電型領域を導入する工程;c前記第2導電型領域に関して自己整合的に、前記第1シリコンカーバイド系半導体層よりも高濃度であって前記第1導電型と同一導電型の前記縦型パワーMISFETのソース領域を導入する工程;d前記第2導電型領域および前記ソース領域に対する活性化アニール処理を実行する工程;e前記工程dの後、前記縦型パワーMISFETのゲート構造を形成する工程、ここで、前記第2導電型領域に関する前記ソース領域の自己整合は、シリコン系絶縁膜によるサイドウォールを用いて実行される。16.前記15項の半導体装置の製造方法において、前記第1シリコンカーバイド系半導体層は、エピタキシャル層である。17.前記15または16項の半導体装置の製造方法において、前記半導体基板は、N型である。18.前記15から17項のいずれか一つの半導体装置の製造方法において、前記第1シリコンカーバイド系半導体層は、N型である。19.前記15から18項のいずれか一つの半導体装置の製造方法において、前記ゲート構造を構成するゲート絶縁膜は、熱酸化膜である。20.前記15から18項のいずれか一つの半導体装置の製造方法において、前記ゲート構造を構成するゲート絶縁膜は、CVDによる絶縁膜である。21.前記20項の半導体装置の製造方法において、前記CVDは、ALDである。22.前記21項の半導体装置の製造方法において、前記ゲート構造を構成するゲート絶縁膜は、アルミナ系絶縁膜を有する。23.前記15から22項のいずれか一つの半導体装置の製造方法において、前記半導体基板のポリタイプは4Hである。24.前記15から23項のいずれか一つの半導体装置の製造方法において、前記半導体基板の前記第1主面は、0001面又はそれに等価な面である。本願における記載形式、基本的用語、用法の説明1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。更に、本願において、半導体チップ、半導体装置または半導体集積回路装置というときは、主に、各種トランジスタ能動素子単体、および、それらを中心に、抵抗、コンデンサ、ダイオード等を半導体チップ等半導体チップ材料としては、たとえば単結晶SiC基板、単結晶シリコン基板、これらの複合基板等。SiCの結晶多形としては、主に4H-SiCを対象とするが、その他の結晶多形でもよいことは、言うまでもない上に集積したものをいう。また、本願において、電子回路装置というときは、半導体チップ、半導体装置、半導体集積回路装置、抵抗、コンデンサ、ダイオード等、及び、これらの相互接続系を示す。ここで、各種トランジスタの代表的なものとしては、MISFETを例示することができる。多数のMISFETを並列に形成して、大きな電力を扱えるようにしたものが、パワーMISFETである。パワーMISFETには、縦型MISFETと横型MISFETとがあり、本願では、主に縦型MISFETについて具体的に説明する。更に、この縦型MISFETには、プレーナ型Planarとトレンチ型Trenchがあるが、本願では、主にプレーナ型を具体的に説明する。今日のパワー系の電子回路装置、半導体装置、または半導体集積回路装置のソースおよびゲートのメタル電極は、通常、たとえば、アルミニウム系またはタングステン系などの高融点金属系のM1配線層の一層か、または、アルミニウム系またはタングステン系などの高融点金属系のM1配線層およびM2配線層からなる2層から構成される場合が多い。なお、これらの配線層として、銅系配線層が用いられることがある。2.同様に実施の態様等の記載において、材料、組成等について、AからなるX等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、A以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、Aを主要な成分として含むX等の意味である。たとえば、シリコン部材またはSiC炭化珪素部材等といっても、純粋なシリコンやSiCに限定されるものではなく、その他シリコンまたはSiCを主要な成分とする多元半導体、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、酸化シリコン膜、酸化シリコン系絶縁膜等と言っても、比較的純粋な非ドープ酸化シリコンだけでなく、FSGFluorosilicateGlass、TEOSベース酸化シリコン、SiOCまたはカーボンドープ酸化シリコンまたはOSG、PSG、BPSG等の熱酸化膜、CVD酸化膜、SOG、ナノクラスタリングシリカNanoClusteringSilicaNCS等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Lowk絶縁膜ポーラス系絶縁膜、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、SiN,SiCN,SiNH,SiCNH等がある。ここで、窒化シリコンというときは、特にそうでない旨明示したときを除き、SiNおよびSiNHの両方を含む。同様に、SiCNというときは、特にそうでない旨明示したときを除き、SiCNおよびSiCNHの両方を含む。3.同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。4.さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。5.ウエハというときは、通常は半導体集積回路装置半導体装置、電子装置も同じをその上に形成する炭化珪素単結晶ウエハ、単結晶シリコンウエハ等を指すが、エピタキシャルウエハ、LCDガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。6.本願において、常温または室温というときは、平均的には、たとえば、摂氏25度程度の温度を指す。また、範囲としては、たとえば摂氏15度程度から摂氏35度程度の範囲である。本願において、Aに関してBを自己整合的にというときは、BをAに合わせるための特別の合わせ工程を実施することなく、BをAに実質的に位置合わせて形成することを言う。また、A、BおよびCを相互に自己整合的にというときは、A、BおよびCの内の少なくとも二つの一方が残りの一つと、他方の一つが前記残りの一つとまたは前記一方と自己整合的にであることを言う。本願において、ゲート構造とは、ゲート絶縁膜、ゲート電極ポリシリコンゲート電極等の実際にゲートとして作用する部分等からなる構造体をいう。従って、上層のメタルゲート電極等は除かれる。実施の形態の詳細実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。1.本願の一実施の形態の半導体装置の製造方法における対象デバイスの構造の一例等の説明主に図1から図3なお、ここでは、説明を具体的にするために、ソースドレイン耐圧が、800から1000ボルト程度のデバイスを想定して説明する。図1は本願の一実施の形態の半導体装置の製造方法における対象デバイスチップの一例の上面図である。図2は図1のアクティブセルの単位周期領域Tの2周期分の拡大上面図である。図3は図2のX-X’断面に対応するデバイス断面図である。これらに基づいて、本願の一実施の形態の半導体装置の製造方法における対象デバイスの構造の一例等を説明する。先ず、図1に本願の一実施の形態の半導体装置の製造方法における対象デバイスチップ2の一例の上面全体図を示す。図1に示すように、半導体チップ2の表面1a第1主面の外周近傍には、ゲートメタル電極24ゲートパッドを含むが設けられており、一方、中央部には、アクティブセル領域22が設けられている。アクティブセル領域22は、多数の単位周期領域T等から構成されており、アクティブセル領域22上及びその周辺はソースメタル電極18ソースパッドを含むによって覆われている。また、アクティブセル領域22の周辺には、それを取り囲むように、リング状のPエッジターミネーション領域23が設けられている。なお、Pエッジターミネーション領域23は、たとえば、図2等で後述するP型チャネル領域5Pウエル領域、Pベース領域または第2導電型領域と同時に作られる。図2および図3に基づいて、単位周期領域Tの詳細構造を説明する。図2または図3に示すように、半導体チップ2のN型基板1s第1導電型基板の裏面1b側には、Nドレイン領域3が設けられており、チップ裏面1bには、裏面シリサイド膜11を介して、裏面メタル電極膜12が設けられている。N型基板1s第1導電型基板の表面1a側には、ドリフト領域を構成するN-エピタキシ層1eSiCエピタキシ層または第1シリコンカーバイド系半導体層が設けられており、N-エピタキシ層1eの表面領域には、P型チャネル領域5Pウエル領域、Pベース領域または第2導電型領域が設けられている。P型チャネル領域5の表面領域には、Nソース領域4およびPコンタクト領域6が設けられている。N-エピタキシ層1eの表面上には、ゲート絶縁膜7を介してゲート電極8またはゲート電極用ポリシリコン膜が形成されており、これらのゲート構造30を覆うように、第1層層間絶縁膜9が形成されている。第1層層間絶縁膜9に設けられたコンタクトホール15内には、表面シリサイド膜10を介して、タングステンプラグ20が設けられている。第1層層間絶縁膜9の上面には、第1層表面メタル膜16から構成されたソース引き出しメタル配線21およびゲート引き出しメタル配線19が形成されており、更に第1層層間絶縁膜9の上面には、これらの第1層表面メタル膜16を覆うように、第2層層間絶縁膜14が形成されている。第2層層間絶縁膜14上には、貫通孔を介して、ソース引き出しメタル配線21に接続された第2層表面メタル膜17からなるソースメタル電極18ソースパッドが形成されている。2.本願の前記一実施の形態の半導体装置の製造方法における製造プロセスの説明主に図4から図19以下のプロセスにおいて、イオン注入におけるウエハ温度は、イオン種が、窒素のときは、たとえば、摂氏400度程度比較的高温であるが、それ以外のイオン種では、たとえば常温又は室温で行われる。なお、これは一例であり、これら以外の温度更に高温または、摂氏15度未満の冷却状態などを排除するものではない。図4は本願の前記一実施の形態の半導体装置の製造方法に使用されるSiC単結晶ウエハエピタキシャルウエハの全体上面図である。図5は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図3のアクティブセルの単位周期領域Tに対応する部分の各製造工程チャネル領域導入用ハードマスク形成工程におけるデバイス断面図である。図6は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図3のアクティブセルの単位周期領域Tに対応する部分の各製造工程チャネル領域導入工程におけるデバイス断面図である。図7は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図3のアクティブセルの単位周期領域Tに対応する部分の各製造工程サイドウォール形成工程におけるデバイス断面図である。図8は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図3のアクティブセルの単位周期領域Tに対応する部分の各製造工程Nソース領域導入工程におけるデバイス断面図である。図9は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図3のアクティブセルの単位周期領域Tに対応する部分の各製造工程Pコンタクト領域導入工程におけるデバイス断面図である。図10は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図3のアクティブセルの単位周期領域Tに対応する部分の各製造工程高温熱処理用厚膜カーボン膜形成工程におけるデバイス断面図である。図11は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図3のアクティブセルの単位周期領域Tに対応する部分の各製造工程高温熱処理用厚膜カーボン膜平坦化工程におけるデバイス断面図である。図12は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図3のアクティブセルの単位周期領域Tに対応する部分の各製造工程高温熱処理用薄膜カーボン膜形成工程におけるデバイス断面図である。図13は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図3のアクティブセルの単位周期領域Tに対応する部分の各製造工程高温熱処理用薄膜カーボン膜除去工程におけるデバイス断面図である。図14は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図3のアクティブセルの単位周期領域Tに対応する部分の各製造工程ゲート絶縁膜ゲートポリシリコン膜形成工程におけるデバイス断面図である。図15は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図3のアクティブセルの単位周期領域Tに対応する部分の各製造工程ゲートポリシリコン膜平坦化工程におけるデバイス断面図である。図16は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図3のアクティブセルの単位周期領域Tに対応する部分の各製造工程高温熱処理用厚膜カーボン膜全面除去工程におけるデバイス断面図である。図17は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図3のアクティブセルの単位周期領域Tに対応する部分の各製造工程第1層層間絶縁膜シリサイド膜形成工程におけるデバイス断面図である。図18は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図3のアクティブセルの単位周期領域Tに対応する部分の各製造工程第1層表面メタル膜形成工程におけるデバイス断面図である。図19は本願の前記一実施の形態の半導体装置の製造方法を説明するためのデバイス断面図であって、図3のアクティブセルの単位周期領域Tに対応する部分の各製造工程第2層表面メタル膜形成工程におけるデバイス断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法における製造プロセスを説明する。まず、図4に示すように、たとえば、700マイクロメートル程度好適な範囲としては、たとえば500から1000マイクロメートル程度の厚さのN型第1導電型SiC単結晶ウエハ1を準備する。抵抗率は、たとえば、20mΩcm程度である。このSiCウエハ1ポリタイプは、たとえば4Hは、たとえば、76φなお、ウエハの直径は、100ファイでも、150ファイでも、それ以外のものでも良いとし、主面の結晶面は、たとえば0,0,0,1面または、これと等価な面とする。なお、任意であるが、ここでは、主オリエンテーションフラット31とサブオリエンテーションフラット32を有するものを使用した。結晶方位は、たとえば主オリエンテーションフラット31の方向が、[1,-1,0,0]方向であり、サブオリエンテーションフラット16と反対の方向が、たとえば[1,1,-2,0]方向である。次に、図5に示すように、ウエハ1の裏面1bからN型不純物をたとえばイオン注入により導入することにより、N高濃度ドレイン層3を形成する。イオン注入条件としては、イオン種:たとえば窒素、ドーズ量:たとえば5x1014cm2程度、注入エネルギ:たとえば50KeV程度を好適なものとして例示することができる。この後、活性化アニールを実施するたとえば、不活性ガス雰囲気下、摂氏1650度で3分程度。次に、ウエハ1の表面1a側のほぼ全面に、気相エピタキシャル成長により、必要な耐圧に対応して、たとえば5から10マイクロメートル程度の厚さのN-エピタキシ層1eSiCエピタキシ層または第1シリコンカーバイド系半導体層を形成する。N型不純物たとえば、窒素の濃度は、たとえば、1x1016cm3程度から2x1016cm3程度を好適な範囲として例示することができる。次に、ウエハ1の表面1a側のほぼ全面に、たとえばTEOSTetraethoxysilaneを用いたCVDChemicalVaporDeposition等により、たとえば2000nm程度の厚さのチャネル領域導入用ハードマスク膜33を成膜する。続いて、このチャネル領域導入用ハードマスク膜33上に、チャネル領域導入用レジスト膜34を塗布し、通常のリソグラフィにより、レジスト膜34をパターニングする。続いて、パターニングされたレジスト膜34をマスクとして、酸化シリコン膜33を、たとえば、フルオロカーボン系エッチングガス等を用いて、異方性ドライエッチング処理を実行することにより、パターニングする。次に、図6に示すように、チャネル領域導入用ハードマスク膜33等をイオン注入のマスクとして、N-エピタキシ層1eの表面領域に、イオン注入により、P型チャネル領域5Pウエル領域、Pベース領域または第2導電型領域を導入する。すなわち、以下の各ステップを実行する。たとえば、1イオン種:たとえばボロン、ドーズ量:たとえば1x1012cm2程度、注入エネルギ:たとえば600KeV程度、2イオン種:たとえばボロン、ドーズ量:たとえば1x1012cm2程度、注入エネルギ:たとえば500KeV程度、3イオン種:たとえばボロン、ドーズ量:たとえば1x1012cm2程度、注入エネルギ:たとえば400KeV程度、4イオン種:たとえばボロン、ドーズ量:たとえば1x1012cm2程度、注入エネルギ:たとえば300KeV程度、5イオン種:たとえばボロン、ドーズ量:たとえば1x1012cm2程度、注入エネルギ:たとえば200KeV程度、6イオン種:たとえばボロン、ドーズ量:たとえば1x1012cm2程度、注入エネルギ:たとえば100KeV程度、7イオン種:たとえばボロン、ドーズ量:たとえば1。5x1012cm2程度、注入エネルギ:たとえば50KeV程度を好適なものとして例示することができる。その後、不要になったレジスト膜34をアッシング等により除去する。次に、図7に示すように、ウエハ1の表面1a側のほぼ全面に、たとえばTEOSを用いたCVD等により、たとえば200nm程度の厚さのダミーサイドウォール形成用絶縁膜36を成膜する。続いて、異方性ドライエッチングにより、ダミーサイドウォール形成用絶縁膜36をエッチバックすることにより、ダミーサイドウォール36を形成する。次に、図8に示すように、ダミーゲート35チャネル領域導入用ハードマスク膜33およびダミーサイドウォール36からなるダミーゲート構造をマスクとして、イオン注入により、Nソース領域4を導入する。すなわち、以下の各ステップを実行する。たとえば、1イオン種:たとえば窒素、ドーズ量:たとえば2x1014cm2程度、注入エネルギ:たとえば75KeV程度、2イオン種:たとえば窒素、ドーズ量:たとえば2x1014cm2程度、注入エネルギ:たとえば55KeV程度、3イオン種:たとえば窒素、ドーズ量:たとえば2x1014cm2程度、注入エネルギ:たとえば25KeV程度を好適なものとして例示することができる。次に、図9に示すように、ウエハ1の表面1a側のほぼ全面に、Pコンタクト領域導入用レジスト膜37を塗布し、通常のリソグラフィにより、パターニングする。このパターニングされたPコンタクト領域導入用レジスト膜37をマスクとして、イオン注入により、Pコンタクト領域6を導入する。すなわち、以下の各ステップを実行する。たとえば、1イオン種:たとえばアルミニウム、ドーズ量:たとえば1x1014cm2程度、注入エネルギ:たとえば250KeV程度、2イオン種:たとえばアルミニウム、ドーズ量:たとえば1x1014cm2程度、注入エネルギ:たとえば200KeV程度、3イオン種:たとえばアルミニウム、ドーズ量:たとえば2x1014cm2程度、注入エネルギ:たとえば150KeV程度、4イオン種:たとえばアルミニウム、ドーズ量:たとえば3x1013cm2程度、注入エネルギ:たとえば100KeV程度、5イオン種:たとえばアルミニウム、ドーズ量:たとえば1x1013cm2程度、注入エネルギ:たとえば50KeV程度を好適なものとして例示することができる。その後、不要になったレジスト膜37をアッシング等により除去する。次に、図10に示すように、ウエハ1の表面1a側のほぼ全面に、CVD等により、たとえば300nm程度の厚さの高温熱処理用厚膜カーボン膜38を成膜する。カーボン膜38の成膜条件プラズマCVDとしては、たとえば、ガス流量:CH4Ar=1000sccm程度100sccm程度、処理気圧:1.3キロパスカル程度、高周波パワー:1キロワット程度、低周波パワー:1キロワット程度を好適にものとして例示することができる。次に、図11に示すように、たとえばCMPChemicalMechanicalPolishing等により、表面の平坦化を実行する。その後、弗酸系酸化シリコン膜エッチング液等により、ダミーゲート35およびダミーサイドウォール36からなるダミーゲート構造を除去する。次に、図12に示すように、ウエハ1の表面1a側のほぼ全面に、CVD等により、たとえば100nm程度の厚さの高温熱処理用薄膜カーボン膜39を成膜する。カーボン膜38の成膜条件プラズマCVDとしては、たとえば、ガス流量:CH4Ar=1000sccm程度100sccm程度、処理気圧:1.3キロパスカル程度、高周波パワー:1キロワット程度、低周波パワー:1キロワット程度を好適にものとして例示することができる。続いて、この状態で、活性化アニールを実行する。この条件としては、処理雰囲気:たとえば不活性ガス雰囲気、処理温度:たとえば摂氏1800度程度、処理時間:たとえば1分程度を好適なものとして例示することができる。次に、図13に示すように、たとえば酸素雰囲気中でのプラズマアッシング等により、高温熱処理用薄膜カーボン膜39をエッチバックすることにより、ゲート埋め込み用リセス部41カーボン膜の開口または開口パターンを形成する。次に、図14に示すように、たとえば熱酸化等により、たとえば50nm程度の厚さの酸化シリコン膜系のゲート絶縁膜7を形成する。続いて、その上のウエハ1の表面1a側のほぼ全面に、CVD等により、たとえば300nm程度の厚さのゲート電極用ポリシリコン膜8ゲート電極を成膜する。このゲート電極用ポリシリコン膜8としては、たとえば、燐をドープしたポリシリコン膜が好適である。次に、図15に示すように、たとえばCMP等により、表面の平坦化を実行する。この平坦化により、ゲート電極8がパターニングされる。次に、図16に示すように、たとえば酸素雰囲気中でのプラズマアッシング等により、高温熱処理用厚膜カーボン膜38を除去する。これにより、ゲート構造30ゲート電極8、ゲート絶縁膜7等から成る構造体のパターニングが完了する。次に、図17に示すように、ウエハ1の表面1a側のほぼ全面に、CVD等により、第1層層間絶縁膜9を成膜する。続いて、ウエハ1の表面1a側のほぼ全面に、コンタクトホール形成用レジスト膜を塗布し、通常のリソグラフィにより、パターニングする。このパターニングされたコンタクトホール形成用レジスト膜をマスクとして、異方性ドライエッチングにより、第1層層間絶縁膜9にコンタクトホール15を形成する。その後、不要になったコンタクトホール形成用レジスト膜を除去する。続いて、ウエハ1の表面1a側のほぼ全面に、たとえば50nm程度の厚さのニッケル膜をたとえばスパッタリング成膜により成膜する。続いて、不活性ガス雰囲気において、たとえば、摂氏1000度、1分程度、シリサイド化アニール処理を施す。続いて、ウエットエッチングにより、未反応のニッケルを除去する。次に、ウエハ1の裏面1b側のほぼ全面に、たとえば50nm程度の厚さのニッケル膜をたとえばスパッタリング成膜により成膜する。続いて、不活性ガス雰囲気において、たとえば、摂氏1000度、1分程度、シリサイド化アニール処理を施す。これらの処理により、ウエハ1の表面1a側に表面シリサイド膜10を、ウエハ1の裏面1b側に裏面シリサイド膜11をそれぞれ形成する。次に、図18に示すように、コンタクトホール15内にタングステンプラグ20を埋め込む。続いて、第1層層間絶縁膜9上に、ソース引き出しメタル配線21およびゲート引き出しメタル配線19となる第1層表面メタル膜16たとえば、厚さ3000nm程度のアルミニウム系配線膜を形成する。次に、図19に示すように、ウエハ1の表面1a側のほぼ全面に、CVD等により、第2層層間絶縁膜14を成膜する。先と同様に、第2層層間絶縁膜14に貫通孔を形成する。続いて、第2層層間絶縁膜14上に、ソース引き出しメタル配線21と接続された第2層表面メタル膜17たとえば、厚さ3000nm程度のアルミニウム系配線膜を形成及びパターニングすることにより、ソースメタル電極18ソースパッドを形成する。その後、必要に応じて、ウエハ1の表面1a側に、たとえばポリイミド膜等のファイナルパッシベーション膜を成膜およびパターニングする。続いて、ウエハ1の裏面1b側のほぼ全面に、裏面メタル電極膜12ウエハ1に近い側から、たとえば、チタン/ニッケル/金などをたとえばスパッタリングにより形成する。その後、ダイシング等により、ウエハ1をここのチップ2に分割する。3.本願の前記一実施の形態の半導体装置の製造方法における製造プロセスの変形例の説明主に図20から図26をベースとして、図1から図3および図5から図12を参照この例は、セクション2の例の図13から図19に対する変形例である。従って、図5から図12までは、完全に同じであるので、説明は繰り返さない。図20は本願の前記一実施の形態の半導体装置の製造方法変形例を説明するためのデバイス断面図であって、図3のアクティブセルの単位周期領域Tに対応する部分の各製造工程高温熱処理用カーボン膜開口拡大工程におけるデバイス断面図である。図21は本願の前記一実施の形態の半導体装置の製造方法変形例を説明するためのデバイス断面図であって、図3のアクティブセルの単位周期領域Tに対応する部分の各製造工程ゲート絶縁膜ゲートポリシリコン膜形成工程におけるデバイス断面図である。図22は本願の前記一実施の形態の半導体装置の製造方法変形例を説明するためのデバイス断面図であって、図3のアクティブセルの単位周期領域Tに対応する部分の各製造工程ゲートポリシリコン膜平坦化工程におけるデバイス断面図である。図23は本願の前記一実施の形態の半導体装置の製造方法変形例を説明するためのデバイス断面図であって、図3のアクティブセルの単位周期領域Tに対応する部分の各製造工程高温熱処理用厚膜カーボン膜全面除去工程におけるデバイス断面図である。図24は本願の前記一実施の形態の半導体装置の製造方法変形例を説明するためのデバイス断面図であって、図3のアクティブセルの単位周期領域Tに対応する部分の各製造工程第1層層間絶縁膜シリサイド膜形成工程におけるデバイス断面図である。図25は本願の前記一実施の形態の半導体装置の製造方法変形例を説明するためのデバイス断面図であって、図3のアクティブセルの単位周期領域Tに対応する部分の各製造工程第1層表面メタル膜形成工程におけるデバイス断面図である。図26は本願の前記一実施の形態の半導体装置の製造方法変形例を説明するためのデバイス断面図であって、図3のアクティブセルの単位周期領域Tに対応する部分の各製造工程第2層表面メタル膜形成工程におけるデバイス断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法における製造プロセスの変形例を説明する。次に、図20に示すように、たとえば酸素雰囲気中でのプラズマアッシング等により、高温熱処理用薄膜カーボン膜39等をエッチバックすることにより、ゲート埋め込み用リセス部41カーボン膜の開口または開口パターンを形成する。このとき、図13の場合と相違して、高温熱処理用薄膜カーボン膜39をエッチバックして、N-エピタキシ層1eの表面を露出するのみでなく、更に、高温熱処理用厚膜カーボン膜38を横方向両側にそれぞれに、後のCVDゲート絶縁膜7の厚さ分だけ後退させる。次に、図21に示すように、ウエハ1の表面1a側のほぼ全面に、たとえばALDAtomicLayerDeposition等により、たとえば50nm程度の厚さのアルミナ酸化アルミニウム膜系のゲート絶縁膜7を形成する。続いて、その上のウエハ1の表面1a側のほぼ全面に、CVD等により、たとえば300nm程度の厚さのゲート電極用ポリシリコン膜8ゲート電極を成膜する。このゲート電極用ポリシリコン膜8としては、たとえば、燐をドープしたポリシリコン膜が好適である。次に、図22に示すように、たとえばCMP等により、表面の平坦化を実行する。この平坦化により、ゲート電極8がパターニングされる。次に、図23に示すように、たとえば酸素雰囲気中でのプラズマアッシング等により、高温熱処理用厚膜カーボン膜38を除去する。これにより、ゲート構造30ゲート電極8、ゲート絶縁膜7等から成る構造体のパターニングが完了する。次に、図24に示すように、ウエハ1の表面1a側のほぼ全面に、CVD等により、第1層層間絶縁膜9を成膜する。続いて、ウエハ1の表面1a側のほぼ全面に、コンタクトホール形成用レジスト膜を塗布し、通常のリソグラフィにより、パターニングする。このパターニングされたコンタクトホール形成用レジスト膜をマスクとして、異方性ドライエッチングにより、第1層層間絶縁膜9にコンタクトホール15を形成する。その後、不要になったコンタクトホール形成用レジスト膜を除去する。続いて、ウエハ1の表面1a側のほぼ全面に、たとえば50nm程度の厚さのニッケル膜をたとえばスパッタリング成膜により成膜する。続いて、不活性ガス雰囲気において、たとえば、摂氏1000度、1分程度、シリサイド化アニール処理を施す。続いて、ウエットエッチングにより、未反応のニッケルを除去する。次に、ウエハ1の裏面1b側のほぼ全面に、たとえば50nm程度の厚さのニッケル膜をたとえばスパッタリング成膜により成膜する。続いて、不活性ガス雰囲気において、たとえば、摂氏1000度、1分程度、シリサイド化アニール処理を施す。これらの処理により、ウエハ1の表面1a側に表面シリサイド膜10を、ウエハ1の裏面1b側に裏面シリサイド膜11をそれぞれ形成する。次に、図25に示すように、コンタクトホール15内にタングステンプラグ20を埋め込む。続いて、第1層層間絶縁膜9上に、ソース引き出しメタル配線21およびゲート引き出しメタル配線19となる第1層表面メタル膜16たとえば、厚さ3000nm程度のアルミニウム系配線膜を形成する。次に、図26に示すように、ウエハ1の表面1a側のほぼ全面に、CVD等により、第2層層間絶縁膜14を成膜する。先と同様に、第2層層間絶縁膜14に貫通孔を形成する。続いて、第2層層間絶縁膜14上に、ソース引き出しメタル配線21と接続された第2層表面メタル膜17たとえば、厚さ3000nm程度のアルミニウム系配線膜を形成及びパターニングすることにより、ソースメタル電極18ソースパッドを形成する。その後、必要に応じて、ウエハ1の表面1a側に、たとえばポリイミド膜等のファイナルパッシベーション膜を成膜およびパターニングする。続いて、ウエハ1の裏面1b側のほぼ全面に、裏面メタル電極膜12ウエハ1に近い側から、たとえば、チタン/ニッケル/金などをたとえばスパッタリングにより形成する。その後、ダイシング等により、ウエハ1をここのチップ2に分割する。4.考察並びに前記各実施の形態に対する補足的説明1セクション2について以下に異なる旨、特に明記した部分以外、セクション3にも共通している:セクション2の例では、図6において、ダミーゲート35チャネル領域導入用ハードマスク膜33の両エッジで自己整合的に、P型チャネル領域5Pウエル領域、Pベース領域または第2導電型領域のエッジが規定されている第1次自己整合処理、すなわちダミーゲート整合処理である。また、図8において、ダミーサイドウォール36の両エッジにおいて、Nソース領域4のエッジが規定されている第2次自己整合処理、すなわちダミーサイドウォール整合処理である。これによって、P型チャネル領域5Pウエル領域、Pベース領域または第2導電型領域に関して自己整合的に、Nソース領域4が導入される。言い換えれば、この自己整合は、ダミーサイドウォールまたはサイドウォールを用いて実行される。特に、このダミーサイドウォールまたはサイドウォールをシリコン系絶縁膜酸化シリコン膜、窒化シリコン膜等とすることで、高精度の自己整合を達成することが容易となる。更に、Nソース領域4のエッジによって、ゲート構造30の両エッジが規定されている第3次自己整合処理、すなわちカーボン膜開口パターン整合処理である。これによって、Nソース領域4に関して自己整合的に、ゲート構造30より具体的には、ゲート絶縁膜7およびゲート電極8が形成される。言い換えれば、ゲート構造30の自己整合は、活性化アニール時の保護用カーボン膜の開口パターン保護用カーボン膜の反転パターンを用いて行われる。このような各自己整合処理は、それぞれデバイス特性の高精度制御を容易にする効果がある。なお、SiC系のデバイスでは、一般に、活性化アニールが酸化シリコン膜等の軟化温度以上で行われるので、ゲート構造30の形成を活性化アニールの後で実施する方式、すなわち、ゲートラスト方式が有効である。2セクション3について:セクション3の例では、図6及び図8については全く同じであるが、図20セクション2の例における図13に対応において、Nソース領域4のエッジが、ゲート構造30のうち、ゲート電極8の両エッジを規定するように、ゲート絶縁膜7の厚さ分の修正を施している。これは、セクション2の例では、ゲート電極8の両エッジとゲート絶縁膜7が一致していたが、セクション3の例では、それらがゲート電極8の両側においてゲート絶縁膜7の厚さ分だけシフトしているからである。この例では、ゲート絶縁膜7をCVD、スパッタリング成膜等の外来的方法を実行しているので、熱酸化シリコン膜の場合と異なり、下地、すなわちSiCと特性と独立に任意の膜が成膜できるので、安定した絶縁膜特性及び比較的高いチャネル移動度を達成することができる。すなわち、シリコンカーバイド系デバイスにおいては、カーボン原子の存在に起因して熱酸化膜の特性の向上が課題となっている点を考慮すると、これらの課題に関する限り、外来絶縁膜の使用は、熱酸化ゲート絶縁膜と比較して、有利である。5.サマリ以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、前記実施の形態では、主にNチャネル型パワーMISFETについて具体的に説明したが、本発明はそれに限定されるものではなく、Pチャネル型パワーMISFETについても適用できることは言うまでもない。また、前記実施の形態では、主にSiC等のシリコンカーバイド系の半導体基板ポリタイプは4Hに限らず、他のものでも良いを使用した能動デバイスFET,IGBT,ダイオードなどについて具体的に説明したが、本発明はそれに限定されるものではなく、GaN系の能動デバイスについても適用できることは言うまでもない。更に、前記実施の形態では、主にプレーナ型を具体的に説明するが、本願の発明はそれに限定されるものではなく、トレンチ型にも同様に適用できることは言うまでもない。また、前記実施の形態では、パッド等の配線および引き出し配線として、2層のアルミニウム系配線を例に取り具体的に説明したが、本発明はそれに限定されるものではなく、1層配線や3層以上の多層配線及びアルミニウム系以外の1層配線または多層配線を適用できることは言うまでもない。"