不揮発にデータを記憶する複数のメモリセルを配列してなる複数のブロック、並びに前記メモリセルと接続されるワード線、及びビット線を有するメモリセルアレイと、前記メモリセルアレイ内に設けられ、前記ブロックが不良ブロックであること示す不良ブロック情報を不揮発に記憶可能に構成された不良ブロック格納領域と、前記ワード線を選択するロウデコーダと、前記メモリセルに対するデータの書き込み、消去及び読み出しを制御する制御回路と、前記ロウデコーダ内に設けられ、前記不良ブロック情報を保持する不良ブロック情報保持回路と、前記不良ブロック情報保持回路の保持する前記不良ブロック情報に基づいて前記ブロックが前記不良ブロックに該当するか否かを判定し、前記不良ブロック情報を前記制御回路へ出力する不良ブロック検知回路とを備え、前記制御回路は、前記不良ブロック格納領域に書き込まれた前記不良ブロック情報を前記ビット線を介して外部へ出力する出力動作を実行可能に構成されるとともに、外部から入力された前記不良ブロック情報を前記ビット線を介して前記不良ブロック格納領域に書き込む第1の書き込み動作を実行可能に構成され、前記制御回路は、前記不良ブロック検知回路から入力された前記不良ブロック情報を前記ビット線を介して前記不良ブロック格納領域に書き込む第2の書き込み動作を実行可能に構成され、前記制御回路は、前記第2の書き込み動作を実行する際、前記不良ブロック情報を前記不良ブロック格納領域に格納する前に、前記不良ブロック格納領域に前記不良ブロック情報と区別可能な無効情報を格納し、前記不良ブロック情報保持回路及び前記不良ブロック検知回路は、前記ブロックが動作開始から所定期間経過後に後天的に不良ブロックとなったか否かを判定し、後天的な不良ブロックを表す後天的不良ブロック情報を前記制御回路へ出力し、制御回路は、前記後天的不良ブロック情報を外部へ出力する出力動作を実行可能に構成されていることを特徴とする不揮発性半導体記憶装置。不揮発にデータを記憶する複数のメモリセルを配列してなる複数のブロック、並びに前記メモリセルと接続されるワード線、及びビット線を有するメモリセルアレイと、前記メモリセルアレイ内に設けられ、前記ブロックが不良ブロックであること示す不良ブロック情報を不揮発に記憶可能に構成された不良ブロック格納領域と、前記ワード線を選択するロウデコーダと、前記メモリセルに対するデータの書き込み、消去及び読み出しを制御する制御回路とを備え、前記制御回路は、前記不良ブロック格納領域に書き込まれた前記不良ブロック情報を前記ビット線を介して外部へ出力する出力動作を実行可能に構成されるとともに、外部から入力された前記不良ブロック情報を前記ビット線を介して前記不良ブロック格納領域に書き込む第1の書き込み動作を実行可能に構成されたことを特徴とする不揮発性半導体記憶装置。前記ロウデコーダ内に設けられ、前記不良ブロック情報を保持する不良ブロック情報保持回路と、前記不良ブロック情報保持回路の保持する前記不良ブロック情報に基づいて前記ブロックが前記不良ブロックに該当するか否かを判定し、前記不良ブロック情報を前記制御回路へ出力する不良ブロック検知回路とをさらに備え、前記制御回路は、前記不良ブロック検知回路から入力された前記不良ブロック情報を前記ビット線を介して前記不良ブロック格納領域に書き込む第2の書き込み動作を実行可能に構成されたことを特徴とする請求項2記載の不揮発性半導体記憶装置。前記制御回路は、前記第2の書き込み動作を実行する際、前記不良ブロック情報を前記不良ブロック格納領域に格納する前に、前記不良ブロック格納領域に前記不良ブロック情報と区別可能な無効情報を格納することを特徴とする請求項3記載の不揮発性半導体記憶装置。前記制御回路は、前記第2の書き込み動作を実行する際、前記不良ブロック情報を前記不良ブロック格納領域に格納した後、前記不良ブロック格納領域の残余の領域の一部に、前記不良ブロック情報の終端を示す情報を格納することを特徴とする請求項3記載の不揮発性半導体記憶装置。前記不良ブロック情報保持回路及び前記不良ブロック検知回路は、前記ブロックが動作開始から所定期間経過後に後天的に不良ブロックとなったか否かを判定し、後天的な不良ブロックを表す後天的不良ブロック情報を前記制御回路へ出力し、制御回路は、前記後天的不良ブロック情報を外部へ出力する出力動作を実行可能に構成されていることを特徴とする請求項2乃至5のいずれか記載の不揮発性半導体記憶装置。以下に記載の実施の形態が解決しようとする課題は、不良ブロック情報を適切に管理することのできる不揮発性半導体記憶装置を提供することである。一の実施の形態に係る不揮発性半導体記憶装置は、不揮発にデータを記憶する複数のメモリセルを配列してなる複数のブロック、並びにメモリセルと接続されるワード線、及びビット線を有するメモリセルアレイと、メモリセルアレイ内に設けられ、ブロックが不良ブロックであること示す不良ブロック情報を不揮発に記憶可能に構成された不良ブロック格納領域と、ワード線を選択するロウデコーダと、メモリセルに対するデータの書き込み、消去及び読み出しを制御する制御回路とを備える。制御回路は、不良ブロック格納領域に書き込まれた不良ブロック情報をビット線を介して外部へ出力する出力動作を実行可能に構成されるとともに、外部から入力された不良ブロック情報をビット線を介して不良ブロック格納領域に書き込む第1の書き込み動作を実行可能に構成される。以下、図面を参照しながら実施の形態に係る不揮発性半導体記憶装置について説明する。[第1の実施の形態][全体構成]図1は、第1の実施の形態に係る不揮発性半導体記憶装置であるNAND型フラッシュメモリのブロック図である。図2は、図1に示すメモリセルアレイ10の回路図及び周辺回路のブロック図である。メモリセルアレイ10は、図2に示すように、NAND型フラッシュメモリの基本単位である複数のNANDセルユニットNUを有する。これらNANDセルユニットNUは、直列接続された複数のメモリセルMC0~MC31とその両端に配置された2つの選択トランジスタSTD、STSからなる。また、NANDセルユニットNUは、その一端が選択トランジスタSTDを介してビット線BLBLe又はBLoに接続され、他端が選択トランジスタSTSを介して、メモリセルアレイ10内で共通のソース線CELSRCに接続される。通常、複数のNANDセルユニットNUは、図2に示すように、ワード線WLの延伸方向であるロウ方向Y方向に配列される。メモリセルMCは例えば、N型ソース/ドレイン拡散層と、電荷蓄積層である浮遊ゲート及び制御ゲートからなる積層ゲート構造とを有する。この浮遊ゲートに保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルMCの閾値電圧を変化させ、データを不揮発に記憶させる。NANDセルユニットNU内の各メモリセルMCの制御ゲートは、それぞれワード線WL0~WL31に接続され、選択トランジスタSTS、STDのゲートは、それぞれ選択ゲート線SGD、SGSに接続される。ワード線WL0~WL31及び選択ゲート線SGD、SGSを共有するNANDセルユニットNUの集合は、データ一括消去の単位となるブロックBLKを構成する。通常、複数のブロックBLK<0>、BLK<1>、、BLK<N-1>Nは、整数は、図2に示すように、ビット線BLの延伸方向であるカラム方向X方向に配列される。ロウデコーダ20は、アドレスに従ってブロックBLKを選択し、選択ブロックBLK内のワード線WL0~WL31及び選択ゲート線SGD、SGSを選択し、駆動する。図2に示すように、ロウデコーダ2と選択ゲート線SGD、ワード線WL0~WL31及び選択ゲート線SGSとの間には、トランスファゲートトランジスタTGD、TG0~TG31及びTGSがそれぞれ設けられている。ロウデコーダ20は、図2に示すように、ブロックBLKごとに設けられている。また、ブロックBLK毎に設けられた複数のロウデコーダ20の各々には、図2に示すように単位回路21が設けられている。単位回路21には、対応するブロックBLKが不具合を持つブロックBLK以下、不良ブロックと呼ぶであるか否かを表す不良ブロック情報が保持される。単位回路21は、この不良ブロック情報に基づいて、トランスファゲートイネーブル信号TEを出力する。トランスファゲートイネーブル信号TEは、トランスファゲートトランジスタTGD、TG0~TG31及びTGSを活性化させる信号である。トランスファゲートイネーブル信号TEが‘H’になると、ロウデコーダ20が、対応するブロックBLK中の選択ゲート線SGD、ワード線WL0~WL31及び選択ゲート線SGSに電気的に接続される。ビット線制御回路30は、1ページ分のセンスアンプSAを有する。センスアンプSAは、読み出しデータ又は書き込みデータを保持するためのラッチ回路DLを含んでいる。ビット線制御回路30及びメモリセルアレイ10間では、1ページ単位で読み出しデータ又は書き込みデータがラッチ回路DLを介して一括転送される。カラムデコーダ40は、読み出しデータ又は書き込みデータを1カラム分ずつ選択する。これにより、読み出しデータ又は書き込みデータについて、ビット線制御回路30とデータ入出力バッファ60の間で、シリアルデータ転送がなされる。制御回路50は、ロウデコーダ20、ビット線制御回路30、カラムデコーダ40、データ入出力バッファ60、アドレスレジスタ70及びウエル制御回路80を制御し、不揮発性半導体記憶装置の種々の動作を制御する。制御回路50は、外部から外部制御信号チップイネーブル信号CEn、書き込みイネーブル信号WEn、読み出しイネーブル信号REn、アドレスラッチイネーブル信号ALE又はコマンドラッチイネーブル信号CLE等を受信するとともに、データ入出力バッファ60からコマンドCommandを受信する。制御回路50は、これらの外部制御信号及びコマンドCommandに基づいて、メモリセルアレイ10におけるメモリセルへのデータの書き込み、消去及び読み出し等の動作を制御する。また、制御回路50は、後述する不良ブロック検知及び不良ブロック情報等の格納動作を不良ブロック検知回路90等を介して制御するとともに、外部のコントローラ100とロウデコーダ20との間でやりとりされる不良ブロック情報の入出力制御も担当する。データ入出力バッファ60は、NAND型フラッシュメモリの外部に設けられるコントローラ100からコマンドCommand、アドレスAddress、及び書き込みデータDataを受信する。受信されたコマンドCommandは、制御回路50に転送される一方、受信されたアドレスAddressはアドレスレジスタ70に転送される。また、書込みデータDataは、ビット線制御回路30のラッチ回路DLに格納された後、メモリセルアレイ10に与えられる。また、データ入出力バッファ60は、メモリセルアレイ10から読み出された読み出しデータDataを、ビット線制御回路30を介して受信して、コントローラ100に向けて出力する。アドレスレジスタ70は、データ入出力バッファ60から受信したアドレスからロウアドレス及びカラムアドレスを生成し、それぞれロウデコーダ20及びカラムデコーダ40に送信する。ロウデコーダ20及びカラムデコーダ40は、これらロウアドレス及びカラムアドレスに基づいて、アクセス対象となるワード線及びビット線を選択する。ウエル制御回路80は、データの消去、書き込み及び読み出しに必要な電圧をメモリセルMCのウエルに印加する。不良ブロック検知回路90は、出荷前の製品テストの工程の1つであるウエハテストの後、不良ブロックを特定する回路である。出荷前に実行されるウエハテストでは、テストの結果特定された不良ブロックの情報が、まず単位回路21に保持される。次に、単位回路21に保持された不良ブロック情報を示すラッチ信号LATが、不良ブロック検知回路90に送信される。また、不良ブロック検知回路90は、制御回路50から送信されるブロック検知信号BLKCHK及びブロック選択信号SELを受信する。不良ブロック検知回路90は、ブロック検知信号BLKCHKによって活性化し、ブロック選択信号SEL及びラッチ信号LATによって選択されたブロックBLKが不良ブロックであるかを検知する。この検知結果は、ブロックフラグ信号BLKFLAGとして制御回路50に送信される。制御回路50は、ビット線制御回路30のラッチ回路DLを介して、不良ブロック情報をメモリセルアレイ10のROMヒューズ領域10Rに格納する。この不良ブロック情報の検知格納は出荷前のウェハテストの段階で行われる。ROMヒューズ領域10Rに保持された不良ブロック情報は、出荷後、使用のためにNAND型フラッシュメモリの電源が入るたびにROMヒューズ領域10Rからビット線制御回路30に読み出され、制御回路50を介してロウデコーダ20の単位回路21に格納される。単位回路21はこの不良ブロック情報に基づいてトランスファゲートイネーブル信号TEを制御する。単位回路21に対応するブロックBLKが不良である場合、トランスファゲートイネーブル信号TEを‘L’として、ブロックBLKとロウデコーダ20とを電気的に切り離す。一方、単位回路21に対応するブロックBLKが不良でない場合、トランスファゲートイネーブル信号TEを‘H’として、ブロックBLKとロウデコーダ20とを電気的に接続する。[ロウデコーダ20の構成及び動作]次に、ロウデコーダ20について詳細に説明する。図3は、ロウデコーダ内部に設けられる単位回路21の回路図である。ロウデコーダ20は、メモリセルアレイ10のブロックBLK毎に、図3に示す単位回路21を有する。この単位回路21は、PMOSトランジスタQ1、NMOSトランジスタQ2、Q3、インバータIV1、IV2及びIV3によって構成されている。トランジスタQ1、Q2及びQ3は、電源電圧Vdd及び接地電圧Vss間に直列に接続されている。トランジスタQ1及びQ2のゲートは、共通に接続されており、ブロック選択信号SEL<i>iは、0~N-1の整数が入力される。また、トランジスタQ1及びQ2の接続ノードにはインバータIV1の入力端子が接続されている。そして、インバータIV1の出力信号がトランスファゲートイネーブル信号TE<i>となる。また、インバータIV2とインバータIV3は、入力端子及び出力端子を相互に接続してなるラッチ回路不良ブロック情報保持回路を構成している。そしてインバータIV2の出力信号がラッチ信号LAT<i>となり、インバータIV3の出力信号がインバータ信号INV<i>となる。インバータ信号INV<i>と、ラッチ信号LAT<i>とは、互いに信号が逆の状態になる相補信号である。インバータ信号INV<i>は、トランジスタQ3のゲートに入力される。ここで、ラッチ信号LAT<i>は、ブロックBLK<i>が不良ブロックであることを示すもので、不良ブロックである場合‘H’、不良ブロックでない場合‘L’となる信号である。当然、インバータ信号INV<i>は、これとは逆の状態をとる。次に、単位回路21の動作について簡単に説明する。単位回路21には、ウエハテスト時に検知された不良ブロック情報が保持される。また、単位回路21には、NAND型フラッシュメモリの電源が入った後、ROMヒューズ領域10Rから読み出された不良ブロック情報が保持されることもある。もし、ブロックBLK<i>が不良ブロックでなかった場合、ラッチ信号LAT<i>は‘L’、インバータ信号INV<i>は‘H’となる。この状態において、制御回路50がブロックBLK<i>を選択すると、ブロック選択信号SEL<i>が‘H’であるため、インバータIV1への入力信号は‘L’となり、トランスファゲートイネーブル信号TE<i>は‘H’になる。その結果、トランスファゲートトランジスタTGD、TG0~TG31及びTGSがオン状態となり、ロウデコーダ20とブロックBLK<i>の選択ゲート線SGD、ワード線WL0~WL31及び選択ゲート線SGSとが電気的に接続される。逆に、制御回路50がブロックBLK<i>を選択しなかった場合、トランスファゲートTGD、TG0~TG31及びTGSがオフ状態となるため、ロウデコーダ20とブロックBLK<i>の選択ゲート線SGD、ワード線WL0~WL31及び選択ゲート線SGSとは電気的に切断される。一方、もしブロックBLK<i>が不良ブロックであった場合、ラッチ信号LAT<i>は‘H’、インバータ信号INV<i>は‘L’となっており、トランジスタQ3はオフ状態となっている。そのため、ブロック選択信号SEL<i>が‘H’になっても、トランスファゲートイネーブル信号TEは‘H’にならない。その結果、ロウデコーダ20とブロックBLK<i>の選択ゲート線SGD、ワード線WL0~WL31及び選択ゲート線SGSとは電気的に切断される。つまり、図3に示す単位回路21によれば、対応するブロックBLK<i>が選択されていない場合又は不良ブロックであった場合、ロウデコーダ20の出力電圧から選択ゲート線SGD、ワード線WL0~WL31及び選択ゲート線SGSを遮断することができる。[不良ブロック検知回路90の構成及び動作]次に、不良ブロック検知回路90について詳細に説明する。図4は、不良ブロック検知回路90の回路図である。不良ブロック検知回路90は、図4に示すように、PMOSトランジスタQ11、M組Mは、N以下の整数のNMOSトランジスタQ12<j>及びQ13<j>jは、0~M-1の整数、並びに、NMOSトランジスタQ14によって構成されている。トランジスタQ12<j>及びQ13<j>は各組毎に直列接続されており、更にこれら直列接続された回路がノードN1及びN2間で並列接続されている。つまり、トランジスタQ12<j>及びQ13<j>が共にオン状態となる直列回路が1つでもあるとノードN1とノードN2は電気的に接続されることになる。また、トランジスタQ12<j>及びQ13<j>のゲートには、それぞれブロック選択信号SEL<j>及びラッチ信号LAT<j>が入力される。トランジスタQ11は、電源電圧Vdd及びノードN1間に接続されており、トランジスタQ14は、接地電圧Vss及びノードN2間に接続されている。これらトランジスタQ11及びQ14のゲートには、それぞれブロック検知信号BLKCHKが入力される。不良ブロック検知回路90は、ノードN1の状態を不良ブロック検知回路90の出力信号であるブロックフラグ信号BLKFLAGとして出力する。ここで、ブロックフラグ信号BLKFLAGは、検知対象のブロックBLKが不良ブロックでなかった場合に‘H’例えば、電源電圧Vddとなる信号である。また、ブロックフラグ信号BLKFLAGは、検知対象のブロックBLKが不良ブロックであった場合に‘L’例えば、接地電圧Vssとなる信号である。次に、不良ブロック検知回路90の動作について簡単に説明する。この動作は、前述した通り、製品出荷前のウエハテストの段階で実行される。例えば、1つのブロックBLK<j>が不良ブロックであるかを検知する場合、不良ブロック検知回路90の動作は次のようになる。不良ブロック検知動作の際、制御回路50は、ブロック検知信号BLKCHKを‘H’にする。これにより、ノードN1が電源電圧Vddから電気的に切り離され、ノードN2は接地電圧Vssに接続される。この状態において、ブロックBLK<j>を選択するブロック選択信号SEL<j>を‘H’、その他のブロック選択信号SEL<k>kは、jを除く0~M-1の整数を‘L’にする。これによって、トランジスタQ12<k>はオフ状態となり、トランジスタQ12<j>はオン状態となる。その結果、ノードN1とノードN2が電気的に接続するか否かは、トランジスタQ13<j>を制御するラッチ信号LAT<j>により決定される。換言すれば、ブロックフラグ信号BLKFLGの状態は、検知対象となるブロックBLK<j>の不良ブロック情報に基づいて変化することになる。具体的には、ブロックBLK<j>が不良ブロックであった場合、ブロック選択信号SEL<j>及びラッチ信号LAT<j>が‘H’になるため、トランジスタQ12<j>及びQ13<j>が共にオン状態になり、ノードN1のレベルは、接地電圧Vssまで引き下げられる。つまり、ブロックフラグ信号BLKFLAGは‘L’になる。一方、ブロックBLK<j>が不良ブロックでなかった場合、トランジスタQ12<j>がオフとなるため、ノードN1のレベルは、電源電圧Vddのまま維持される。つまり、ブロックフラグ信号BLKFLAGは‘H’になる。このように図4に示す不良ブロック検知回路90によれば、ブロック選択信号SEL<j>を‘H’にすることで、ブロックBLK<j>が不良ブロックであるかを検知することができる。したがって、jを1から順次インクリメントしていけば全てのブロックBLKに対する不良ブロック検知動作を実施することができる。以上、1つのブロックBLK<j>に対する不良ブロック検知動作について説明したが、図4に示す不良ブロック検知回路90は、同時に複数のブロックBLK<j>に対する不良ブロック検知動作を実行することも可能である。以下において、同時に不良ブロック検知動作の対象となるブロックBLK<j>のまとまりをブロックグループと呼ぶこともある。例えば、ブロックBLK<0>~<M-1>を1つのブロックグループとし、このブロックグループに少なくとも1つの不良ブロックが含まれるかを検知したい場合、ブロック検知信号BLKCHKを‘H’にし、ブロック選択信号SEL<0>~<M-1>を‘H’にする。この場合、トランジスタQ12<0>~<M-1>がオン状態になる。その結果、ブロックフラグ信号BLKFLAGは、ブロックBLK<0>~<M-1>の不良ブロック情報であるラッチ信号LAT<0>~<M-1>のいずれか1つでも‘H’であれば‘L’に変化する。ブロックBLK<0>~<M-1>の不良ブロック情報であるラッチ信号LAT<0>~<M-1>がいずれも‘L’であれば、ブロックフラグ信号BLKFLAGは‘H’のままとなる。つまり、ブロックフラグ信号BLKFLAGの状態を参照することで、ブロックグループに少なくとも1つの不良ブロックが含まれているかを検知することができる。あるブロックグループの中に少なくとも1つの不良ブロックが含まれていた場合には、不良ブロックが存在するブロックグループについてのみ、ブロックBLK毎に不良ブロックに該当するかを検知する。ブロックBLK毎に不良ブロックに該当するかを検知する動作は、上述の1つのブロックBLK<j>が不良ブロックであるかを検知する動作と同様である。このように、ブロックグループ内の複数のブロックBLKに対応するラッチ信号LATを個別に参照するのではなく、同時に集約的に参照することで、1つのブロックBLKに対して個別に不良ブロック検知動作を順次実行する場合に比べて、処理時間を短縮することができる。[不良ブロック情報格納動作]上述の不良ブロック検知回路90による不良ブロック検知動作により、あるブロックBLK<j>が不良ブロックと判定された場合、その不良ブロックに関する情報を不揮発性半導体記憶装置に保持させる必要がある。本実施の形態では、メモリセルアレイ10内のROMヒューズ領域10R図1に当該情報を記憶させる。あるブロックBLK<j>が不良ブロックであることを示す不良ブロック情報、及びその不良ブロックBLK<j>のブロックアドレス情報が制御回路50からROMヒューズ領域10Rに転送格納される。図5は、このような不良ブロック情報及びブロックアドレス情報の格納の手順を説明する図である。図5に示すように、ブロックBLK<j>の不良ブロック情報及び不良ブロックBLK<j>のブロックアドレス情報は、メモリセルアレイ10内に設けられたROMヒューズ領域10Rに格納される。ROMヒューズ領域10Rには、不良ブロック情報及び不良ブロックBLK<j>のブロックアドレス情報の他にもメモリセルのトリミング情報等の動作制御に用いられる種々の情報が書き込まれる。不良ブロック情報及びブロックアドレス情報は、ROMヒューズ領域10R内のカラムアドレスxxxxhから始まる不良ブロック格納領域に書き込まれる。許容される不良ブロック数は、チップやプレーン毎に上限が決まっている。ROMヒューズ領域10R内には、その上限に応じた不良ブロック格納領域が設けられる。上述の不良ブロック検知回路90による不良ブロック検知動作で特定されたブロックBLK<j>の不良ブロック情報及び不良ブロックBLK<j>のブロックアドレス情報は、制御回路50からデータ入出力バッファ60を介してビット線制御回路30内のラッチ回路DLに保持される。前述の通り、ビット線制御回路30には、1ページ分のラッチ回路DLがあるが、不良ブロック情報及びブロックアドレス情報は、格納先のROMヒューズ領域10Rのカラム方向の位置に対応したラッチ回路DLに一旦保持される。ラッチ回路DLは、1カラムCOL分のデータを保持し、このデータに基づきROMヒューズ領域10Rに対してブロックBLK<j>の不良ブロック情報及び不良ブロックBLK<j>のブロックアドレス情報が書き込まれる。図5に示すように、1つの不良ブロックBLK<j>の不良ブロック情報及びブロックアドレス情報は、ROMヒューズ領域10Rの2つのカラムCOLに格納される。2つのカラムCOL例えばCOLn、COLn1のうち、1つのカラムCOLnの最終ビットIO7には、インデックスデータIndexが格納される。このインデックスデータIndexは、‘1’又は‘0’の1ビットのデータであり、あるブロックBLKが不良ブロックであるか否かを表現している。すなわち、1つのカラムCOLnの最終ビットIO7のインデックスデータIndexが‘1’である場合、それはあるブロックBLKが不良ブロックであることを示す。この場合には、インデックスデータIndex=‘1’が格納された2つのカラムCOLn、COLn1の残余の領域には、当該不良ブロックBLKのブロックアドレス情報が格納される図5中、A[0]~[13]で示す。一方、インデックスデータIndexが‘0’である場合、対応する2つのカラムCOLには不良ブロックのブロックアドレスのデータは格納されていないことを示す。従って、カラムCOLiのインデックスデータIndexが‘0’の場合、カラムCOLi、COLi1に格納されているデータはブロックアドレスデータとは無関係の無効情報であると判定される。図5では、カラムCOLn4の最終ビットIO7にインデックスデータIndex=‘0’が格納されている。このため、2つのカラムCOLn4、COLn5の残余の領域には、データ‘0’が連続して入力される無効情報。これは、ブロックアドレスデータとは無関係の無視すべきデータDon’tcareであることを示している。なお、ブロックアドレス情報の大きさは、メモリセルアレイ10内のブロック数により異なる。このようにして、ブロックBLK<j>の不良ブロック情報及びブロックアドレス情報が、ROMヒューズ領域10Rに格納される。図5に示す例では、一つの不良ブロックBLKの有無及びそのブロックアドレスデータを格納するために、2つのカラムCOLを必要としているが、ブロック数が異なる場合は、このカラム数に限定されるものではない。以上、本実施の形態の不揮発性半導体記憶装置の構成並びに、不良ブロック検知動作及びその不良ブロックに関する情報のROMヒューズ領域10Rへの格納動作について説明した。次に、本実施の形態の不揮発性半導体記憶装置において、ROMヒューズ領域10Rに格納された不良ブロック情報及びブロックアドレスデータを外部へ出力する動作、及び外部のコントローラ100から入力された不良ブロック情報及びブロックアドレスデータをROMヒューズ領域10Rに格納する動作についてそれぞれ説明する。[不良ブロック情報出力動作]まず、ROMヒューズ領域10Rに格納された不良ブロック情報等を外部へ出力する動作について説明する。不良ブロック情報は、NAND型フラッシュメモリの外部にあるコントローラ100においても、NAND型フラッシュメモリの動作制御のため参照する必要が生じることがある。そのため、本実施の形態のNAND型フラッシュメモリでは、不良ブロック情報を、外部のコントローラ100へ出力することができるように構成されている。以下、本実施の形態のNAND型フラッシュメモリにおける不良ブロック情報の出力動作について説明する。図6は、第1の実施の形態に係る不揮発性半導体記憶装置の不良ブロック情報を処理する際のフローチャートである。上述のように製品テストの段階で不良ブロック情報及びブロックアドレスデータをROMヒューズ領域10R内に格納した後、所定のタイミングでこれらの情報の出力動作が開始される。この不良ブロック情報及びブロックアドレスデータの出力動作は、制御回路50により制御される。ステップS11において、コントローラ100が不良ブロック情報を参照するか否かが判断される。コントローラ100が不良ブロック情報を必要としない場合は、不良ブロック情報の出力は行われず動作が終了する。コントローラ100が不良ブロック情報を参照する場合、ステップS12において、制御回路50は、ROMヒューズ領域10R内の不良ブロック格納領域を指定するカラムアドレスxxxxhをカラムデコーダ40に設定する。ステップS13において、ROMヒューズ領域10R内に格納された不良ブロック情報及びブロックアドレスデータがラッチ回路DLに出力される。ステップS14において、不良ブロック情報及びブロックアドレスデータが保持されたラッチ回路DLのデータがデータ入出力バッファ60を介してコントローラ100へ出力される。[不良ブロック情報格納動作]次に、外部のコントローラ100から入力された不良ブロック情報及びブロックアドレスデータをROMヒューズ領域10Rに格納する動作について説明する。不良ブロック検知動作は、出荷した後にブロックBLKが後天的に不良になったか否かをチェックする際に行われることもある。後天的に不良となったブロックBLKの不良ブロック情報及びブロックアドレスデータは、外部のコントローラ100へと出力され、NAND型フラッシュメモリの動作制御のため参照される。また、後天的に不良となったブロックBLKの不良ブロック情報及びブロックアドレスデータは、コントローラ100から入力され、ROMヒューズ領域10R内に格納される。以下、外部のコントローラ100から入力された後天的に不良となった不良ブロック情報及びブロックアドレスデータをROMヒューズ領域10Rに格納する動作について説明する。図7は、第1の実施の形態に係る不揮発性半導体記憶装置の不良ブロック情報を処理する際のフローチャートである。上述のように不良ブロック検知動作は、出荷した後にブロックBLKが後天的に不良になったか否かをチェックする際にも実施される。追加で行われる不良ブロック検知動作は、製品が出荷された後、所定のタイミングで動作が開始される。本実施の形態の不良ブロック検知動作は、例えばチップの外部のコントローラ100からのコマンドにより開始され、制御回路50により制御される。ステップS21において、後天的にブロックBLKが不良になったか否かを判定する不良ブロック検知動作が実行される。この不良ブロック検知動作は、上述したように、ロウデコーダ20内の単位回路21及び不良ブロック検知回路90を用いて行うことができる。ステップS22において、不良ブロック検知動作で特定された不良ブロック情報及びブロックアドレスデータは、例えば外部のコントローラ100に読み出されて、動作制御のため参照される。ステップS23において、コントローラ100で参照された不良ブロック情報及びブロックアドレスデータは、データ入出力バッファ60を介してNAND型フラッシュメモリに入力される。ステップS24において、制御回路50は、入力された不良ブロック情報及びブロックアドレスデータを、ビット線制御回路30内のラッチ回路DLを介してROMヒューズ領域10R内に格納する。[効果]以上に説明した出力動作により、NAND型フラッシュメモリが形成されたチップの外部に設けられたコントローラ100も、不良ブロック情報を参照することができる。その結果、コントローラ100は、データ書き込み動作又はデータ読み出し動作を制御する際に、不良ブロック情報を考慮して適切に動作を管理することができる。また、製品を出荷した後に後天的に不良になるブロックBLKについては、あるタイミングで全てのブロックBLK<0>~BLK<N-1>を読み出し、不良となったか否かをチェックする。全てのブロックBLKの読み出しには時間がかかるため、頻繁に実行することは難しい。しかし、本実施の形態の不良ブロック検知格納動作では、後天的な不良ブロックの不良ブロック情報をコントローラ100に読み出した後、ROMヒューズ領域10R内に格納している。そのため、次にコントローラ100が不良ブロック情報を参照する場合、ROMヒューズを読み出すことにより、製品テスト時の不良ブロック情報とともに後天的に不良となったブロックBLKの情報を得ることもできる。その結果、コントローラ100は製品テスト時の不良ブロック情報と後天的な不良ブロック情報とを一元的に管理することができるため、不良ブロック情報を適切に管理することができる。[第2の実施の形態]次に、第2の実施の形態の不揮発性半導体記憶装置を、図8及び図9を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。第2の実施の形態は、不良ブロック検知格納動作のうち、不良ブロック情報のラッチ回路DLへの書き込み動作及びラッチ回路DLからROMヒューズ領域10Rへの格納動作が、第1の実施の形態と異なる。図8は、第2の実施の形態に係る不揮発性半導体記憶装置の不良ブロック情報を検知格納する際のフローチャートである。図9は、第2の実施の形態に係る不良ブロック情報の検知格納動作における不良ブロック格納状態を説明する図である。第2の実施の形態の不良ブロック検知格納動作は、出荷前の製品テストとして行われても良いし、出荷後に後天的に不良となったブロックBLKを検知格納する際に行われても良い。不良ブロック検知格納動作が開始されると、ステップS31において、ウエハテストを実施する。このウエハテストによって、ロウデコーダ20の単位回路21には、各単位回路21に対応するブロックBLKの不良ブロック情報が保持される。ブロックBLKが不良であれば、対応する単位回路21のラッチ信号LATが‘H’となり、ブロックBLKが不良でない場合、対応する単位回路21のラッチ信号LATが‘L’となる。次に、ステップS32において、ROMヒューズ領域10Rの全ての領域にデータデータ‘0’を格納する。なお、ウエハテストと、ROMヒューズ領域10Rへのデータの格納は、別の工程である必要はなく、ウエハテストを行っている間に並行して、ROMヒューズ領域10Rへのデータの格納を行うことができる。その結果、図9に示すように、ウエハテスト後のROMヒューズ領域10Rにはデータ‘0’が格納される。この場合、カラムCOLn、COLn2、COLn4の最終ビットIO7にもデータ‘0’が格納される。上述のように、カラムCOLn、COLn2、COLn4の最終ビットIO7には、不良ブロックであるか否かを表すインデックスデータIndexが格納される。図9に示すように、全ての領域にデータ‘0’が格納されていると、インデックスデータIndexもデータ‘0’となり、ROMヒューズ領域10Rには不良ブロック情報が格納されていないことを表すことになる。続いて、各ブロックBLKを対象とした不良ブロック検知動作を、図3の不良ブロック検知回路90を用いて実行する。ステップS33では、不良ブロック検知動作を実行するブロックBLKnを選択する。例えば、1つ目のブロックBLK<0>に対する不良ブロック検知動作を実行する場合、ブロック確認信号BLKCHKを‘H’にすると共に、ブロック選択信号SEL<0>を‘H’、ブロック選択信号SEL<1>~<M-1>を‘L’にする。次に、ステップS34において、選択したブロックBLK<0>が不良ブロックであるか否かを確認する。ブロックフラグ信号BLKFLAGが‘H’電源電圧Vdd、即ち、ブロックBLK<0>が不良ブロックではなかった場合、次のブロックBLK<1>に対する不良ブロック検知動作に処理を移す。一方、ブロックフラグ信号BLKFLAGが‘L’接地電圧Vss、即ち、ブロックBLK<0>が不良ブロックであった場合、ステップS35に処理を移す。ステップS35では、ブロックBLK<0>が不良ブロックであることを示す不良ブロック情報と、ブロックBLK<0>のブロックアドレス情報とをビット線制御回路30のラッチ回路DLにセットする。次に、ステップS36において、不良ブロック検知動作が実行される複数のブロックBLKのうち、最後のブロックBLKまで不良ブロック検知動作が終了したか否かを確認する。最後のブロックBLKまで動作が終了していない場合、次のブロックBLKn1を選択して不良ブロック検知動作を実行する。これらステップS33~S36を繰り返して、各ブロックBLKに対する不良ブロック検知動作を順次実行する。以上のステップS33~S36により、最後のブロックBLKまで不良ブロック検知動作が行われた場合には、次のステップS37に移行する。ステップS37において、ラッチ回路DLに保存された不良ブロック情報及びブロックアドレス情報をROMヒューズ領域10Rに格納する。図9に示すように、このROMヒューズ領域10Rへの格納後には、ROMヒューズ領域10Rの途中まで図9の例ではカラムCOLn3までは、不良ブロック情報及びブロックアドレス情報が格納される。ここで、ROMヒューズ領域10Rの途中から図9の例ではカラムCOLn4からは、あらかじめデータ‘0’が格納されており、ステップS37の動作後もデータ‘0’のまま保持される。不良ブロック情報及びブロックアドレス情報がROMヒューズ領域10Rに格納された後、全てのブロックBLK<0>~<N-1>に対する不良ブロック検知格納動作が完了する。[効果]本実施の形態の不良ブロック検知格納動作では、不良ブロック検知動作が終了した後に、不良ブロックの数が許容量以下であり、ROMヒューズ領域10Rに残余の領域が発生したとしても、その残余の領域にはあらかじめデータ‘0’が格納されている。そのため、不良ブロック検知動作終了後に、不良ブロック情報と区別可能な無効情報を表すデータをラッチ回路DLに対してセットし、ROMヒューズ領域10Rに格納する必要がない。その結果、不良ブロック検知動作後、ROMヒューズへの格納動作へ移る時間を短縮することが可能となり、不良ブロック検知格納動作の処理速度を速くすることができる。[第3の実施の形態]次に、第3の実施の形態の不揮発性半導体記憶装置を、図10及び図11を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。第2の実施の形態の不良ブロック検知格納動作では、あらかじめ全てのROMヒューズ領域10Rにデータ‘0’を格納していた。これに対し、以下の第3の実施の形態では、あらかじめROMヒューズ領域10Rにデータ‘0’を書き込む動作は行わない点において第2の実施の形態と異なる。第3の実施の形態では、不良ブロックの数が許容量以下であり、ROMヒューズ領域10Rに残余の領域が発生した場合、その残余の領域のうち、一部に不良ブロック情報の終端を示すようにデータ‘0’を格納する。以下、第3の実施の形態の不良ブロック検知格納動作について説明する。図10は、第3の実施の形態に係る不揮発性半導体記憶装置の不良ブロック情報を検知格納する際のフローチャートである。図11は、第3の実施の形態に係る不良ブロック情報の検知格納動作における不良ブロック格納状態を説明する図である。不良ブロック検知格納動作が開始されると、ステップS41において、ウエハテストを実施する。このウエハテストによって、ロウデコーダ20の単位回路21には、各単位回路21に対応するブロックBLKの不良ブロック情報が保持される。ブロックBLKが不良であれば、対応する単位回路21のラッチ信号LATが‘H’となり、ブロックBLKが不良でない場合、対応する単位回路21のラッチ信号LATが‘L’となる。ここで、本実施の形態では、図11に示すように、ウエハテスト後のROMヒューズ領域10Rにはデータが格納されていない。続いて、各ブロックBLKを対象とした不良ブロック検知動作を、図3の不良ブロック検知回路90を用いて実行する。ステップS42では、不良ブロック検知動作を実行するブロックBLKnを選択する。例えば、1つ目のブロックBLK<0>に対する不良ブロック検知動作を実行する場合、ブロック確認信号BLKCHKを‘H’にすると共に、ブロック選択信号SEL<0>を‘H’、ブロック選択信号SEL<1>~<M-1>を‘L’にする。次に、ステップS43において、選択したブロックBLK<0>が不良ブロックであるか否かを確認する。ブロックフラグ信号BLKFLAGが‘H’電源電圧Vdd、即ち、ブロックBLK<0>が不良ブロックではなかった場合、次のブロックBLK<1>に対する不良ブロック検知動作に処理を移す。一方、ブロックフラグ信号BLKFLAGが‘L’接地電圧Vss、即ち、ブロックBLK<0>が不良ブロックであった場合、ステップS44に処理を移す。ステップS44では、ブロックBLK<0>が不良ブロックであることを示す不良ブロック情報と、ブロックBLK<0>のブロックアドレス情報とをビット線制御回路30のラッチ回路DLにセットする。次に、ステップS45において、不良ブロック検知動作が実行される複数のブロックBLKのうち、最後のブロックBLKまで不良ブロック検知動作が終了したか否かを確認する。最後のブロックBLKまで動作が終了していない場合、次のブロックBLKn1を選択して不良ブロック検知動作を実行する。これらステップS42~S45を繰り返して、各ブロックBLKに対する不良ブロック検知動作を順次実行する。以上のステップS42~S45により、最後のブロックBLKまで不良ブロック検知動作が行われた場合には、次のステップS46に移行する。ここからは、不良ブロックの数が許容量以下であり、ROMヒューズ領域10Rに残余の領域が発生した場合の処理である。まず、ステップS46において、カラムCOLの番号をインクリメントして、ROMヒューズ領域10Rのうち最後に不良ブロック情報とブロックアドレス情報が書き込まれるカラムCOLの次のカラムCOLを選択する。次に、ステップS47において、ステップS46において選択されたカラムCOLに対応するラッチ回路DLに、不良ブロック情報と区別可能な無効情報を表すデータを格納する。ここでは、カラムの最終ビットIO7にインデックスデータIndex‘0’を格納することができるようにラッチ回路DLを設定する。ステップS48において、ラッチ回路DLに保存された不良ブロック情報及びブロックアドレス情報をROMヒューズ領域10Rに格納する。図11に示すように、このROMヒューズ領域10Rへの格納後には、ROMヒューズ領域10Rの途中まで図11の例ではカラムCOLn3までは、不良ブロック情報及びブロックアドレス情報が格納される。ここで、ROMヒューズ領域10Rの残余の領域のうち、不良ブロック情報及びブロックアドレス情報が格納されたカラムCOLn3の次のカラムCOLn4には、最終ビットIO7にデータ‘0’が格納される。そして、カラムCOLn4より後のカラム図11の例ではカラムCOLn5以降には、データは格納されない。不良ブロック情報及びブロックアドレス情報がROMヒューズ領域10Rに格納された後、全てのブロックBLK<0>~<N-1>に対する不良ブロック検知格納動作が完了する。本実施の形態の不良ブロック検知格納動作では、ROMヒューズ領域10Rには、データが格納されていない部分が生じる。ここで、不良ブロック情報の読み出し時には次の手順を採用する。不良ブロック情報の読み出し時には、まずROMヒューズ領域10RのインデックスデータIndexの値を参照して、インデックスデータIndex‘1’ならば、ブロックアドレス情報を読み出し、次のカラムの情報を参照する。もし、インデックスデータIndex‘0’であれば、そこで不良ブロック情報の格納が終了していると判断して、その後のカラムのデータは参照しない。このような手順で不良ブロック情報を読み出すことにより、本実施の形態のような不良ブロック情報の格納状態でも適切に動作を実行することができる。[効果]本実施の形態の不良ブロック検知格納動作では、各ブロックBLKを対象とした不良ブロック検知動作が終了した後に、ROMヒューズ領域10Rの残余の領域のうち、一部に不良ブロック情報の終端を示すようにインデックスデータIndex‘0’を格納する。ROMヒューズ領域10Rの全てにデータ‘0’を格納する必要がないため、全体の不良ブロック検知格納動作の処理速度を速くすることができる。[その他]以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、ROMヒューズ領域10Rのうち無効情報を表すデータインデックスデータIndex‘0’が格納された領域に、第1の実施の形態において説明した後天的な不良ブロックの情報を追加で格納することができる。この場合、コントローラ100は製品テスト時の不良ブロック情報と後天的な不良ブロック情報とを一元的に管理することができ、不良ブロック情報を適切に管理することができる。また、ROMヒューズ領域10Rには不良ブロック情報の他にもトリミング情報等の種々の情報が格納されている。上述の実施の形態に係る不揮発性半導体記憶装置は、不良ブロック情報やブロックアドレス情報と併せて、トリミング情報等もコントローラ100との間で入出力することも可能である。上述の実施の形態においては、1つのブロックBLK内にワード線WLが32本配置される例を説明したが、1つのブロックBLK内に配置されるワード線WLの本数は32本に限定されるものではない。例えば、64本、128本等、任意の本数のワード線WLを1つのブロックBLK内に配置することができる。また、上述の実施の形態においては、2本のビット線BLに対して1つのセンスアンプSAが設けられる構成を説明したが、1本のビット線BLに対して1つのセンスアンプSAが設けられる構成としてもよい。