"出力端子に複数並列に接続されるトランジスタを有し、前記トランジスタの各ゲート電極の一端に、選択されるドライブ能力に応じた制御信号が伝搬される信号線が接続され、他端に試験配線が接続されていることを特徴とする半導体装置。複数直列に接続されたスキャンフリップフロップを有し、各前記試験配線が前記スキャンフリップフロップに接続されていることを特徴とする請求項1に記載の半導体装置。各前記試験配線を伝搬する信号の排他的論理和を出力する論理回路を有することを特徴とする請求項1に記載の半導体装置。複数直列に接続されたスキャンフリップフロップを有し、前記論理回路の出力端子が前記スキャンフリップフロップに接続されていることを特徴とする請求項3に記載の半導体装置。出力端子に複数並列に接続されるトランジスタを有し、前記トランジスタの各ゲート電極の一端に、選択されるドライブ能力に応じた制御信号が伝搬される信号線が接続され、他端に試験配線が接続されていることを特徴とする出力回路。しかし、従来の半導体装置の出力回路では、上記のように選択されるドライブ能力ごとに試験が行われるので、試験時間がかかるという問題があった。発明の一観点によれば、出力端子に複数並列に接続されるトランジスタを有し、前記トランジスタの各ゲート電極の一端に、選択されるドライブ能力に応じた制御信号が伝搬される信号線が接続され、他端に試験配線が接続されている半導体装置が提供される。開示の半導体装置及び出力回路によれば、試験時間を短縮することができる。以下、本発明の実施の形態を、図面を参照しつつ説明する。第1の実施の形態図1は、本実施の形態の半導体装置のレイアウト例を示す図である。図1では半導体装置たとえば、LSI1の出力回路部分のレイアウトの例が示されている。半導体装置1は、pチャネル型MOSFETMetalOxideSemiconductorFieldEffectTransistor以下pMOSと略す2-1,2-2,2-3,2-4と、nチャネル型MOSFET以下nMOSと略す3-1,3-2,3-3,3-4を有する。pMOS2-1~2-4は、拡散領域4上に形成され、nMOS3-1~3-4は、拡散領域5上に形成される。pMOS2-1~2-4のソース電極6は互いに接続されており、電源電圧が印加される。nMOS3-1~3-4のソース電極7は互いに接続されており、接地電位基準電位となっている。pMOS2-1~2-4とnMOS3-1~3-4のドレイン電極8は互いに接続されており、半導体装置1の出力端子9に接続されている。ソース電極6,7及びドレイン電極8は、コンタクト10によって、拡散領域4,5に電気的に接続されている。また、pMOS2-1~2-4は、ゲート電極11,12,13,14,15,16,17,18を有している。nMOS3-1~3-4は、ゲート電極19,20,21,22,23,24,25,26を有している。図1に示される例では、pMOS2-1,2-2、nMOS3-1,3-2は、それぞれ1本のゲート電極11,12,19,20を有し、pMOS2-3は、2本のゲート電極13,14を有し、nMOS3-3も、2本のゲート電極21,22を有している。また、pMOS2-4は、4本のゲート電極15,16,17,18を有し、nMOS3-4も、4本のゲート電極23,24,25,26を有している。4本のゲート電極をもつpMOS2-4、nMOS3-4は、1本または2本のゲート電極をもつpMOS2-1~2-3、nMOS3-1~3-3よりもドライブ能力が高い。つまり、多く電流を流せる。各ゲート電極11~26は、拡散領域4,5から双方向図1の例では紙面上下方向に両端が突き出て形成されている。各ゲート電極11~26の一端には制御信号線P1,P2,P3,P4,N1,N2,N3,N4が接続され、他端には試験配線OP1,OP2,OP3,OP4,ON1,ON2,ON3,ON4が接続されている。pMOS2-1のゲート電極11の一端には制御信号線P1が接続され、他端には試験配線OP1が接続されている。pMOS2-2のゲート電極12の一端には制御信号線P2が接続され、他端には試験配線OP2が接続されている。pMOS2-3のゲート電極13,14の一端には制御信号線P3が接続され、他端には試験配線OP3が接続されている。pMOS2-4のゲート電極15~18の一端には制御信号線P4が接続され、他端には試験配線OP4が接続されている。nMOS3-1のゲート電極19の一端には制御信号線N1が接続され、他端には試験配線ON1が接続されている。nMOS3-2のゲート電極20の一端には制御信号線N2が接続され、他端には試験配線ON2が接続されている。nMOS3-3のゲート電極21,22の一端には制御信号線N3が接続され、他端には試験配線ON3が接続されている。nMOS3-4のゲート電極23~26の一端には制御信号線N4が接続され、他端には試験配線ON4が接続されている。なお、図1に示される例では、各ゲート電極11~26の両端には、端子PINa,PINbが形成されており、ここに、制御信号線P1~P4,N1~N4、試験配線OP1~OP4,ON1~ON4が接続されている。このような半導体装置1の出力回路部分において、選択されるドライブ能力に応じた制御信号が、制御信号線P1~P4,N1~N4に伝搬される。その制御信号に応じて、pMOS2-1~2-4、nMOS3-1~3-4のいずれか1つまたは複数がオンされ、そのときのドレイン電極8の電位が出力端子9から出力される。試験時には、制御信号線P1~P4,N1~N4に対し、制御信号の試験パターンが与えられ、各ゲート電極11~26の一端に入力される。このとき、ゲート電極11~26の他端に接続された試験配線OP1~OP4,ON1~ON4の信号を取り出して、テスタなどにより観測することによって、ドライブ能力の切り換えが可能なように回路パターンが形成されているか検査できる。つまり、試験パターンに対応した値が、試験配線OP1~OP4,ON1~ON4の信号として現れている場合には、たとえば、制御信号線P1~P4,N1~N4や、ゲート電極11~26に断線やショートなどの異常が発生していないと確認できる。また、制御信号線P3,P4,N3,N4の、ゲート電極13,14間、ゲート電極15~18間、ゲート電極21,22間、ゲート電極23~26間での接続についても、試験配線OP3,OP4,ON3,ON4の信号電位レベルなどから検査できる。各pMOS2-1~2-4,nMOS3-1~3-4の出力インピーダンスの検査の際には、pMOS2-1~2-4かnMOS3-1~3-4を全てオン状態とし、そのときのドライブ能力に応じた電流負荷が図示しないテスタから出力端子9に与えられる。そして、出力端子9の電圧を測定することで、出力インピーダンスが求められる。上記のように、試験配線OP1~OP4,ON1~ON4の信号から、ドライブ能力の切り換えが可能なように回路パターンが形成されているか検査できるので、各ドライブ能力に対応する電流負荷を全てテスタで設定して試験するより、試験時間を短縮できる。なお、上記の例では、pMOS2-3,2-4、nMOS3-3,3-4のように、複数のゲート電極を有するトランジスタでは、複数のゲート電極に対して、1本の試験配線を接続するようにしている。しかしこれに限定されず、たとえば、各ゲート電極に対して試験配線を接続するようにしてもよい。次に、第2の実施の形態として、半導体装置及び出力回路をより詳細に説明する。第2の実施の形態図2は、半導体装置の一例を示す図である。半導体装置30は、内部回路31、ドライブ能力切換回路32、出力回路33を有している。内部回路31から出力されるデータに応じた信号が、出力回路33を介して、出力端子34から出力される。ドライブ能力切換回路32は、出力回路33のドライブ能力を切り換える。図3は、ドライブ能力切換回路と出力回路の一例を示す図である。出力回路33は、内部回路31と出力端子34との間に複数並列に接続されたインバータBa,Bb,Bc,Bdを有する。インバータBa,Bb,Bc,Bdは、ドライブ能力切換回路32からの制御信号に応じて、自身を有効または無効とする機能を有している。制御信号に応じて、インバータBa,Bb,Bc,Bdの1つまたは複数が選択され、内部回路31から出力される出力データを反転して出力する。ドライブ能力切換回路32は、出力制御部32a、デコーダ32bを有する。出力制御部32aは、ドライブ能力を選択するための選択値を出力する。デコーダ32bは、選択値に応じて、出力回路33のインバータBa,Bb,Bc,Bdを有効にするか否かの制御信号を出力する。以下では、インバータBa,Bbのドライブ能力が2mA、インバータBcのドライブ能力が4mA、インバータBdのドライブ能力が8mAであるとして説明する。図4は、選択値と指定されるドライブ能力及び、そのドライブ能力を得るインバータの組み合わせの例を示す図である。たとえば、4mAのドライブ能力を得たい場合、出力制御部32aは、選択値として2を出力する。これを受けたデコーダ32bは、4mAのドライブ能力をもつインバータBcを有効するための制御信号を生成し出力する。また、たとえば、16mAのドライブ能力を得たい場合、出力制御部32aは、選択値として5を出力する。これを受けたデコーダ32bは、2mAのドライブ能力をもつインバータBa,Bbと、4mAのドライブ能力をもつインバータBcと、8mAのドライブ能力をもつインバータBdとを有効にするための制御信号を生成し出力する。図5は、出力回路と試験回路の一例を示す図である。図5では、出力回路33において、図3のインバータBa,Bb,Bc,Bdに対応する回路として、pMOS40,41,42,43、nMOS44,45,46,47、OR回路48,49,50,51、AND回路52,53,54,55を有している。図3に示したインバータBaは、pMOS40、nMOS44、OR回路48、AND回路52を有する。インバータBbは、pMOS41、nMOS45、OR回路49、AND回路53を有する。インバータBcは、pMOS42、nMOS46、OR回路50、AND回路54を有する。インバータBdは、pMOS43、nMOS47、OR回路51、AND回路55を有する。pMOS40~43のソース電極には電源電圧が印加され、nMOS44~47のソース電極は、接地電位基準電位となっている。pMOS40~43とnMOS44~47のドレイン電極は互いに接続されており、出力端子34とも接続されている。OR回路48~51の一方の入力端子には、内部回路31からの出力データが入力される。OR回路48~51の他方の入力端子には、デコーダ32bからの制御信号が、信号レベルが反転されて入力される。OR回路48~51の出力端子は、制御信号線P1~P4に接続されている。AND回路52~55の一方の入力端子には、内部回路31からの出力データが入力される。AND回路52~55の他方の入力端子には、デコーダ32bからの制御信号が入力される。AND回路52~55の出力端子は、制御信号線N1~N4に接続されている。制御信号線P1~P4,N1~N4は、図1に示した半導体装置1と同様に、pMOS40~43及びnMOS44~47のゲート電極の一端に接続される。また、図1に示した半導体装置1と同様に、pMOS40~43及びnMOS44~47のゲート電極の他端には、試験配線OP1~OP4、ON1~ON4が接続されている。第2の実施の形態の半導体装置30において、試験配線OP1~OP4、ON1~ON4は、複数直列に接続されたスキャンフリップフロップ以下FFと略す56,57,58,59,60,61,62,63に接続されている。FF56~63は、内部回路31内の図示しないテスト回路から続くスキャンチェーンの一部であり、スキャンイネーブル信号がネゲートの場合、クロック信号に応じて、試験配線OP1~OP4,ON1~ON4の信号を取り込む。また、スキャンイネーブル信号がアサートの場合には、クロック信号に同期して、前段のFFの値が後段のFFに取り込まれていき、スキャンアウト端子64から値が出力される。なお、スキャンアウト端子64は、試験時に、テスタに接続される。以下、図5に示す回路における通常時の動作の例を説明する。たとえば、8mAのドライブ能力を得るため、pMOS43とnMOS47が選択される場合、デコーダ32bからは、OR回路51とAND回路55にHレベルの制御信号が入力される。その他のOR回路48~50とAND回路52~54には、Lレベルの制御信号が入力される。ここで、内部回路31から、Hレベルの信号である1が入力された場合、OR回路51及びAND回路55の出力信号はHレベルとなり、pMOS43はオフし、nMOS47がオンする。その他のpMOS40~42及びnMOS44~46はオフ状態となる。これにより、出力端子34の電位はLレベルとなる。内部回路31からの出力信号が、Lレベル、すなわち0となると、OR回路51及びAND回路55の出力信号はLレベルとなり、pMOS43はオンし、nMOS47がオフする。その他のpMOS40~42及びnMOS44~46はオフ状態のままである。これにより、出力端子34の電位は、pMOS43、nMOS47のドライブ能力に応じた速さでHレベルに立ち上がる。以下、出力回路33の試験時の動作について説明する。図6は、半導体装置の出力部分の試験時の一例の流れを示すフローチャートである。まず、スキャン試験が行われるステップS1。スキャン試験では、たとえば、内部回路31の出力信号を固定とした状態で、デコーダ32bが、図3に示した出力制御部32aの制御のもと、所望の試験パターンの制御信号をOR回路48~51、AND回路52~55に供給する。FF56~63は、クロック信号に同期して、pMOS40~43、nMOS44~47のゲート電極に接続された試験配線の信号を取り込む。その後、クロック信号に同期して、FF56~63に取り込まれた値が、順にスキャンアウト端子64から出力される。たとえば、テスタは、このスキャンアウト端子64から出力される値が、デコーダ32bから出力される試験パターンに対応するものか否かを判断し、ドライブ能力の切り換えが可能なように回路パターンが形成されているか検査する。たとえば、内部回路31の出力信号を0として、デコーダ32bは、OR回路48~51から出力される制御信号の値を変化させる。このとき、制御信号線P1~P4の何れかが、ショートしたり、断線したりして、ゲート電極との接続が正常に行われていない場合、保持される値が変わらないFFが出てくる。また、内部回路31の出力信号を1として、デコーダ32bは、AND回路52~55から出力される制御信号の値を変化させる。このとき、制御信号線N1~N4の何れかが、ショートしたり、断線したりして、ゲート電極との接続が正常に行われていない場合、保持される値が変わらないFFが出てくる。テスタは、スキャンアウト端子64から出力される信号をもとに、そのようなFFを検出することで、どの制御信号線とゲート電極の接続に異常があるのかを、検出することができる。このようなスキャン試験は、たとえば、数msec程度で終了する。次に、出力インピーダンス測定試験が行われるステップS2。出力インピーダンス測定試験では、デコーダ32bは、図3に示した出力制御部32aの制御のもと、pMOS40~43、nMOS44~47を有するインバータBa,Bb,Bc,Bdを全て有効にする制御信号の試験パターンを出力する。つまり、デコーダ32bは、全て1の制御信号を生成し、出力する。全てのインバータBa,Bb,Bc,Bdを有効にした場合のドライブ能力は、図4に示したように、16mAである。図7は、出力インピーダンス測定試験時のテスタの接続例を示す図である。テスタ70は、出力インピーダンス測定試験時、出力回路33の最大のドライブ能力である16mAとなるように、電流源71で生成される電流を設定し、その電流を出力端子34に供給するステップS2a。そして、上記のように、出力回路33のインバータBa,Bb,Bc,Bdを全て有効にした状態で、内部回路31の出力信号を固定状態として、電圧測定部72により、出力端子34の電圧を測定するステップS2b。これにより、出力回路33において、最大のドライブ能力が選択されたときの出力インピーダンスが得られる。この出力インピーダンスが、16mAのドライブ能力に対応したものであれば、出力回路33のpMOS40~43、nMOS44~47は正しく形成されていることが判断できる。このような出力インピーダンス測定試験は、たとえば、数10msec程度かかるが、ドライブ能力ごとにステップS2aの設定及びステップS2bの測定を行わなくて済み、最大のドライブ能力について試験すればよいので、試験時間を短縮することができる。なお、ステップS1,S2の処理は順番を入れ替えてもよい。このように、第2の実施の形態の半導体装置30では、各pMOS40~43、nMOS44~47のゲート電極の一端に制御信号線P1~P4,N1~N4を接続し、他端に試験配線OP1~OP4,ON1~ON4を接続している。そのため、試験配線OP1~OP4,ON1~ON4の信号から、ドライブ能力の切り換えが可能なように回路パターンが形成されているか検査できるので、各ドライブ能力に対応する電流負荷をテスタで設定して試験するより、試験時間を短縮できる。また、各ドライブ能力に対応する電流負荷をテスタで設定して試験する場合、製造ばらつきにより、ドライブ能力に幅があると、他のドライブ能力との切り替わりが検出できない可能性がある。たとえば、選択できるドライブ能力として2mA、4mAがあり、製造ばらつきが±1mAより大きいと、製造ばらつきの範囲が重なる。その場合、出力インピーダンス測定試験の際、どのドライブ能力における出力インピーダンスが検出されているのかが区別できない可能性がある。しかし、第2の実施の形態の半導体装置30では、トランジスタの製造ばらつきによらず、試験配線OP1~OP4,ON1~ON4の信号から、ドライブ能力の切り換えが可能なように回路パターンが形成されているか検査できる。また、試験配線OP1~OP4,ON1~ON4を、スキャン試験を行う試験回路FF56~63に接続することで、スキャン試験で、ドライブ能力の切り換えが可能なように回路パターンが形成されているか検査できる。これにより、より迅速に簡単な構成で出力回路33の検査が可能になる。なお、上記では、出力回路33は複数のインバータBa,Bb,Bc,Bdを有するとして説明したが、これに限定されず、たとえば、インバータBa,Bb,Bc,Bdをそれぞれ2段ずつ直列に接続したバッファを用いてもよい。また、上記では、各トランジスタのゲート電極に対して、1本の試験配線を接続するようにしているが、複数のゲート電極を有するトランジスタ図1参照に対して、ゲート電極ごとに試験配線を接続し、その試験配線をFFに接続するようにしてもよい。第3の実施の形態図8は、第3の実施の形態の半導体装置の出力回路部分の例を示す図である。図5に示した要素と同じ要素については、同一符号を付している。図8の回路では、図5の回路と異なり、試験配線OP1~OP4,ON1~ON4はFFではなく、ExOR排他的論理和回路80,81に接続されている。ExOR回路80では、入力端子に、試験配線OP1~OP4が接続されている。ExOR回路81では、入力端子に、試験配線ON1~ON4が接続されている。ExOR回路80の出力端子はスキャンフリップフロップであるFF82に接続されている。ExOR回路81の出力端子はスキャンフリップフロップであるFF83に接続されている。FF82,83は、内部回路31内の図示しないテスト回路から続くスキャンチェーンの一部であり、スキャンイネーブル信号がネゲートの場合には、クロック信号に応じて、ExOR回路80,81の出力信号を取り込む。また、スキャンイネーブル信号がアサートの場合には、クロック信号に同期して、FF82,83に取り込まれた値が、スキャンアウト端子84から順に出力される。スキャンアウト端子84は、試験時に、テスタに接続される。このような回路においても、たとえば、図6に示したような流れで試験が行われる。スキャン試験では、たとえば、内部回路31の出力信号を0として、デコーダ32bはOR回路48~51及びAND回路52~55に1を出力する。これにより、制御信号線P1~P4,N1~N4には、0が伝達される。このときのExOR回路80,81の出力信号はFF82,83によって取り込まれ、スキャンアウト端子84から出力される。その後、デコーダ32bは、OR回路48~51及びAND回路52~55に0を出力する。これにより、OR回路48~51から制御信号として1が出力される。AND回路52~55から出力される制御信号は0のままである。このときのExOR回路80,81の出力信号はFF82,83によって取り込まれ、スキャンアウト端子84から出力される。同様の試験は、内部回路31の出力信号が1の場合についても行われる。制御信号線P1~P4,N1~N4の何れかが、ショートしたり、断線したりして、ゲート電極との接続が正常に行われていない場合、試験配線OP1~OP4,ON1~ON4を伝達する信号の何れかが、他と異なる値となる。そのとき、ExOR回路80またはExOR回路81からの出力信号が1となる。したがって、テスタは、スキャンアウト端子84から1が出力された場合には、異常が発生していることを検出できる。出力インピーダンス測定試験については、前述した図2のステップS2a,S2bと同様の処理が行われる。以上のような第3の実施の形態の半導体装置では、第1及び第2の実施の形態と同様の効果が得られる。また、各試験配線OP1~OP4,ON1~ON4をまとめて、ExOR回路80,81に接続し、ExOR回路80,81の出力信号をもとに、ドライブ能力の切り換えが可能なように回路パターンが形成されているか検査しているので、回路規模を縮小できる。なお、上記では、各トランジスタのゲート電極に対して、1本の試験配線を接続するようにしているが、これに限定されない。たとえば、図1に示したように複数のゲート電極を有するトランジスタに対して、ゲート電極ごとに試験配線を接続し、その試験配線をExOR回路に接続するようにしてもよい。また、以上説明してきた第1乃至第3の実施の形態の半導体装置における出力回路は、半導体装置のI/OInputOutputセルの出力回路部分として適用可能である。以上、実施の形態に基づき、本発明の半導体装置及び出力回路の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。たとえば、第1乃至第3の実施の形態の半導体装置において、回路構成などは適宜変更可能であり、トランジスタ数や、各トランジスタが有するゲート電極の本数も、上記の例に限定されるものではない。"