"プログラムを実行することにより制御対象を制御するための処理を行うCPUと、データが記憶される記憶領域を複数有するメモリとを備え、前記プログラムを前記CPUが実行することで、前記制御対象を制御するための演算処理を繰り返し、前記演算処理により制御データが演算される毎に、前記メモリの複数の前記記憶領域のうち、前記制御データを記憶する領域として予め設定された第1記憶領域に記憶されている前記制御データを更新する電子制御装置であって、予め設定されたデータ転送条件が成立すると、前記第1記憶領域に記憶されている前記制御データを、前記メモリの記憶領域のうち、前記第1記憶領域と異なるように予め設定された第2記憶領域へ、前記CPUの処理を介すことなく転送するDMAコントローラと、前記第2記憶領域に記憶されている前記制御データを送信する送信手段とを備え、前記DMAコントローラは、前記第1記憶領域から前記第2記憶領域へ前記制御データを転送する前に、前記第1記憶領域に記憶されている前記制御データと、前記第2記憶領域に記憶されている前記制御データとが不一致であるか否かを判断する不一致判断手段を備え、前記送信手段は、前記不一致判断手段による判断結果に基づいて、前記制御データを送信するか否かを決定することを特徴とする電子制御装置。前記CPUへ割込要求信号を出力することによって、前記CPUに対する割り込みを制御する割込コントローラを備え、前記DMAコントローラは、前記第1記憶領域に記憶されている前記制御データと前記第2記憶領域に記憶されている前記制御データとが不一致であると前記不一致判断手段が判断すると、その旨を示す不一致信号を前記割込コントローラへ出力し、前記割込コントローラは、前記不一致信号が入力した場合に、前記不一致信号について予め設定された優先度および前記CPUが実行している処理の優先度に基づいて予め設定された割込要求出力条件が成立すると、前記送信手段による前記制御データの送信を要求する前記割込要求信号である送信要求信号を前記CPUへ出力し、前記送信手段は、前記送信要求信号が前記CPUに入力した場合に、前記制御データを送信することを特徴とする請求項1に記載の電子制御装置。しかし、制御部で演算された制御データを通信部用記憶領域へ転送する処理は一般的には周期的に行われるため、この転送処理の周期が短くなるほど、転送毎に実行される不一致判定処理においても単位時間当たりの処理回数が多くなり、電子制御装置内に搭載されたCPUの処理負荷が高くなってしまうという問題があった。本発明は、こうした問題に鑑みてなされたものであり、電子制御装置内に搭載されたCPUの処理負荷を低減する技術を提供することを目的とする。上記目的を達成するためになされた請求項1に記載の電子制御装置は、プログラムを実行することにより制御対象を制御するための処理を行うCPUと、データが記憶される記憶領域を複数有するメモリとを備え、プログラムをCPUが実行することで、制御対象を制御するための演算処理を繰り返し、演算処理により制御データが演算される毎に、メモリの複数の記憶領域のうち、制御データを記憶する領域として予め設定された第1記憶領域に記憶されている制御データを更新する。そしてDMAコントローラが、予め設定されたデータ転送条件が成立すると、第1記憶領域に記憶されている制御データを、メモリの記憶領域のうち、第1記憶領域と異なるように予め設定された第2記憶領域へ、CPUの処理を介すことなく転送する。その後に送信手段が、第2記憶領域に記憶されている制御データを送信する。これにより、本発明の電子制御装置は、データ転送条件が成立する毎に、制御データ演算手段により更新された制御データを送信することが可能となる。また、DMAコントローラが、第1記憶領域から第2記憶領域へのデータ転送をCPUの処理を介すことなく実行するため、CPU側でデータ転送を実行する場合と比較して、CPUの処理負荷を低減することができる。さらに、DMAコントローラが備える不一致判断手段が、第1記憶領域から第2記憶領域へ制御データを転送する前に、第1記憶領域に記憶されている制御データと、第2記憶領域に記憶されている制御データとが不一致であるか否かを判断し、送信手段は、不一致判断手段による判断結果に基づいて、制御データを送信するか否かを決定する。これにより、第1記憶領域に記憶されている制御データと、第2記憶領域に記憶されている制御データとが不一致である場合にのみ、制御データを送信することが可能となり、同一の制御データを繰り返し送信してしまうという無駄を省略することができる。そして、第1記憶領域に記憶されている制御データと、第2記憶領域に記憶されている制御データとが不一致であるか否かを判断する不一致判断処理をCPUが実行する必要がなくなるため、CPU側で不一致判断処理の実行が不要になった分、CPUの処理負荷を低減することができる。また、請求項1に記載の電子制御装置において、請求項2に記載のように、CPUへ割込要求信号を出力することによって、CPUに対する割り込みを制御する割込コントローラを備え、DMAコントローラは、第1記憶領域に記憶されている制御データと第2記憶領域に記憶されている制御データとが不一致であると不一致判断手段が判断すると、その旨を示す不一致信号を割込コントローラへ出力し、割込コントローラは、不一致信号が入力した場合に、不一致信号について予め設定された優先度およびCPUが実行している処理の優先度に基づいて予め設定された割込要求出力条件が成立すると、送信手段による制御データの送信を要求する割込要求信号である送信要求信号をCPUへ出力し、送信手段は、送信要求信号がCPUに入力した場合に、制御データを送信するようにするとよい。このように構成された電子制御装置では、制御データの送信の優先度とCPUが実行している処理の優先度とに基づいて制御データの送信を実行するか否かの判断を、CPUではなく割込コントローラが行う。これにより、制御データを送信するか否かを判断する処理の実行がCPU側で不要になった分、CPUの処理負荷を低減することができる。以下に本発明の実施形態について図面とともに説明する。図1は、本発明が適用された車両用通信システム1の構成を示すブロック図である。車両用通信システム1は、車両に搭載され、図1に示すように、複数の電子制御装置以下、ECUという10a,10b,10c,...を、共通の通信バスBSを介して相互に通信可能となるように接続することで構成され、これらECU10a,10b,10c,...のそれぞれがノードとして機能するようにされている。なお、この車両用通信システム1では、通信プロトコルとしてCANCAN;ControllerAreaNetworkが採用されている。以下、ECU10a,10b,10c...を特に区別しないでいずれか一つを指す場合は、ECU10と表記する。ECU10a,10b,10c...としては、具体的には、エンジン制御を司るエンジンECU、ブレーキ制御を司るブレーキECU、ステアリング制御を司るステアリングECU、サスペンション制御を司るサスペンションECU、ライトのオン/オフを制御するECU等、種々の電子制御装置を挙げることができる。なお図1では、ECU10を5つ図示しているが、通信システム1を構成するECU10の数がこれに限定されないことは言うまでもない。ECU10は、CANプロトコルに従って他のECUとの通信を制御するCANコントローラ11と、CANコントローラ11と通信バスBSとの間でデータを送受信するためのCANトランシーバ12と、CANコントローラ11を介して他のECUとの間でメッセージを交換することにより、他のECUと連携して各種処理を実行する制御部13とを備えている。CANトランシーバ12は、予め規定された通信バスの電気的条件を満たす信号を確実に送受信するように構成されている。CANコントローラ11は、ECU間で送受信されるメッセージ等を格納するためのメッセージバッファMBを複数本実施形態で32個備えたデータ格納部21と、メッセージバッファMBの格納値に基づいてメッセージをフレーム化し、CANトランシーバ12を介して通信バスBSに送信する送信制御、CANトランシーバ12を介してフレームを受信してメッセージの抽出等を行う受信制御、バス上でフレームが衝突した際のバス権の調停制御等、CANプロトコルに従った通信制御を実行するプロトコルコア部22と、プロトコルコア部22の送信制御および受信制御時に、データ格納部21へのアクセスを制御するアクセス制御部23とを備えている。なお、データ格納部21に設けられたメッセージバッファMBのそれぞれには、メッセージバッファを識別するための番号本実施形態では0~31の整数値が付与されている。また各メッセージバッファMBには、メッセージの種類および優先度を表す識別コード以下、CANIDというを格納するためのCANIDレジスタ、メッセージのデータ長を示すDLCDataLengthCodeを格納するためのDLCレジスタ、フレームに載せて送信するメッセージまたは受信フレームから抽出したメッセージを格納するためのメッセージレジスタが設けられている。なお、メッセージレジスタには1バイトのデータ記憶領域が8個設けられており、メッセージレジスタは最大8バイトのデータを記憶することができる。また制御部13は、CPU31、ROM32、RAM33、DMADirectMemoryAccessコントローラ34、および割込コントローラ35と、これらを相互に接続するバス36とを備え、ROM32に記憶されたプログラムをCPU31が実行することにより、各種処理を実行する。これらのうちDMAコントローラ34は、CPU31からDMA転送要求信号を入力すると、RAM33に記憶されているデータをCPU31の処理を介すことなく転送するDMA転送を実行する機能を有する。また割込コントローラ35は、様々な割り込み要因の発生を示す信号を入力し、入力した信号が示す割り込み要因毎に予め設定された優先度に基づいて、優先度が最も高い割り込み要因に対応した割込要求信号をCPU31に出力する機能を有する。さらに割込コントローラ35は、入力した信号が示す割り込み要因の優先度とCPU31が実行中の処理の優先度とを比較して、割り込み要因の優先度のほうが高い場合に、割込要求信号をCPU31に出力する機能を有する。図2は、制御部13によるメッセージ組立処理を説明するための図である。図3は、制御データ記憶領域41とデータ転送領域42の構成を示す図である。図2に示すように、制御部13のCPU31は、複数の制御プログラムA,B,C,を実行する。各プログラムA,B,C,は、制御データA,B,C,を演算し、演算した制御データA,B,C,を、RAM33に設けられた制御データ記憶領域41に記憶させる。なお、制御プログラムA,B,C,は、予め設定された実行周期が経過する毎に処理を実行するように設定されている。例えば、制御プログラムA,B,Cはそれぞれ1ms,5ms,2msが経過する毎に処理を実行するように構成される。すなわち、制御データ記憶領域41に記憶されている制御データA,B,C,はそれぞれ1ms,5ms,2ms,毎に更新される矢印W1,W2,W3を参照。なお、制御データ記憶領域41内において制御データA,B,C,が格納されるアドレスは制御データ毎に予め設定されており、図3に示すように、制御データ記憶領域41内における所定の格納開始アドレスAD1から所定DMA転送データ量例えば、1バイト毎に制御データA,B,C,の順に格納される。また図2に示すように、制御データ記憶領域41に記憶されている制御データA,B,C,は、RAM33に設けられたデータ転送領域42に、予め設定された転送周期本実施形態では10msが経過する毎に転送される矢印T1,T2,T3を参照。なお、データ転送領域42内において制御データA,B,C,が転送されるアドレスは制御データ毎に予め設定されており、図3に示すように、データ転送領域42内における所定の転送開始アドレスAD2から所定DMA転送データ量毎に制御データA,B,C,の順に格納される。そして図2に示すように、データ転送領域42に転送された制御データA,B,C,は、1つのメッセージとして組み立てられて矢印P1,P2,P3を参照、CANコントローラ11内のメッセージバッファMBに格納される。図4は、DMAコントローラ34の構成と処理手順を示すブロック図である。図5は、DMAコントローラ34の処理手順を示すフローチャートである。DMAコントローラ34は、図4に示すように、転送元アドレス格納部51と、転送先アドレス格納部52と、第1データ格納部53と、第2データ格納部54と、不一致判定回路55と、ラッチ回路56とを備える。転送元アドレス格納部51は、制御データ記憶領域41内におけるデータ格納位置を指定するためのアドレス以下、転送元アドレスというを格納する。転送先アドレス格納部52は、データ転送領域42内におけるデータ転送位置を指定するためのアドレス以下、転送先アドレスといを格納する。第1データ格納部53は、転送データを一時的に格納するバッファである。第2データ格納部54は、不一致判定のために、データ転送領域42内のデータを一時的に格納するバッファである。不一致判定回路55は、否定論理積回路であり、第1データ格納部53に格納されたデータと第2データ格納部54に格納されたデータと比較して、一致している場合にはローLowレベルの信号を出力し、一致していない場合にはハイHighレベルの信号を出力する。ラッチ回路56は、不一致判定回路55からハイレベルの信号を入力すると、CPU31からDMA転送要求信号が入力されるまで、ハイレベルの信号を出力する状態に設定されるとともに、DMA転送要求信号が入力されると、ローレベルの信号を出力する状態に設定される。またラッチ回路56は、信号出力が許可されると、その時点でハイレベルの信号を出力する状態に設定されている場合に、不一致状態であることを示すパルス信号パルス幅は、例えば1msを出力するように構成されている。このように構成されたDMAコントローラ34において、CPU31からDMA転送要求信号を入力すると、図5に示すように、まずS10にて、ラッチ回路56をリセットする。これにより、ラッチ回路56は、ローレベルの信号を出力する状態に設定される。なおDMA転送要求信号は、上記の転送周期毎にCPU31から出力される。その後S20にて、DMAコントローラ34において予め設定されている格納開始アドレスAD1と転送開始アドレスAD2をそれぞれ、転送元アドレス格納部51と転送先アドレス格納部52に格納する。そしてS30にて、転送先アドレス格納部52の格納値により特定されるアドレスデータ転送領域42内のアドレスに記憶されているデータを、第2データ格納部54に格納する図4中の矢印L1,L2,L3,L4を参照。さらにS40にて、転送元アドレス格納部51に格納されたデータにより特定される制御データ記憶領域41内のアドレスに記憶されているデータを、第1データ格納部53に格納する図4中の矢印L5,L6,L7,L8を参照。その後S50にて、第1データ格納部53に格納されているデータを、転送先アドレス格納部52の格納値により特定されるアドレスに記憶させる図4中の矢印L9,L10を参照。これらS40とS50の処理により、制御データ記憶領域41内のデータがデータ転送領域42に転送される。そしてS60にて、第1データ格納部53に格納されているデータと、第2データ格納部54に格納されているデータが不一致であるか否かを不一致判定回路55により判断する。ここで、両データが不一致である場合にはS60:YES、S70にて、ラッチ回路56が、ハイレベルの信号を出力する状態に設定される。その後S80に移行する。一方、両データが一致している場合にはS60:NO、S80に移行する。そしてS80に移行すると、CPU31からDMA転送要求信号が入力してから実行されたDMA転送の実行回数すなわち、S40~S50の処理の実行回数が、DMAコントローラ34に予め設定されている上限転送回数例えば8回に達したか否かを判断する。ここで、DMA転送の実行回数が上限転送回数に達していない場合にはS80:NO、S90にて、転送元アドレス格納部51と転送先アドレス格納部52に格納されているアドレス値をそれぞれ上記の所定DMA転送データ量分加算し、S30に移行し、上述の処理を繰り返す。一方、DMA転送の実行回数が上限転送回数に達した場合にはS80:YES、S100にて、ラッチ回路56に対して信号出力を許可する。これにより、ラッチ回路56は、ハイレベルの信号を出力する状態に設定されている場合に、不一致状態であることを示すパルス信号以下、不一致信号というを割込コントローラ35へ出力する。そして、S100の処理が終了すると、DMAコントローラ34は処理を終了する。そして割込コントローラ35は、DMAコントローラ34から不一致信号を入力すると、不一致信号が示す割り込み要因の優先度に基づいて、不一致信号に対応する割込要求信号を出力するか否かを決定し、この割込要求信号を出力すると決定した場合に、メッセージ組立を要求する割込要求信号をCPU31へ出力する。そしてCPU31は、メッセージ組立を要求する割込要求信号を割込コントローラ35から入力すると、データ転送領域42に転送されたデータを1つのメッセージとして組み立てて、CANコントローラ11内のメッセージバッファMBに格納する。換言するとCPU31は、メッセージ組立を要求する割込要求信号が入力しない場合には、メッセージ組立の処理を実行しない。このように構成されたECU10では、ROM32に記憶された複数の制御プログラムA,B,C,を実行することでエンジン等の制御対象を制御するための演算処理を繰り返し、演算処理により制御データA,B,C,が演算される毎に、RAM33に設けられた制御データ記憶領域41に記憶されている制御データA,B,C,を更新する。そしてDMAコントローラ34が、予め設定された転送周期が経過する毎に、制御データ記憶領域41に記憶されている制御データA,B,C,をデータ転送領域42へ、CPU31の処理を介すことなく転送する。その後に制御部13は、データ転送領域42に転送された制御データA,B,C,を1つのメッセージとして組み立てて、CANコントローラ11内のメッセージバッファMBに格納する。そしてCANコントローラ11は、メッセージバッファMBに格納されたメッセージをフレーム化し、CANトランシーバ12を介して通信バスBSに送信する。これによりECU10は、転送周期が経過する毎に、更新された制御データA,B,C,を送信することが可能となる。またDMAコントローラ34が、制御データ記憶領域41からデータ転送領域42へのデータ転送をCPU31の処理を介すことなく実行するため、CPU31側でデータ転送を実行する場合と比較して、CPU31の処理負荷を低減することができる。さらに、DMAコントローラ34が備える不一致判定回路55が、制御データ記憶領域41からデータ転送領域42へ制御データA,B,C,を転送する前に、制御データ記憶領域41に記憶されている制御データA,B,C,と、データ転送領域42に記憶されている制御データA,B,C,とが不一致であるか否かを判断し、制御部13は、不一致判定回路55による判断結果に基づいて、制御データA,B,C,を送信するか否かを決定する。これにより、制御データ記憶領域41に記憶されている制御データA,B,C,と、データ転送領域42に記憶されている制御データA,B,C,とが不一致である場合にのみ、制御データA,B,C,を送信することが可能となり、同一の制御データA,B,C,を繰り返し送信してしまうという無駄を省略することができる。そして、制御データ記憶領域41に記憶されている制御データA,B,C,と、データ転送領域42に記憶されている制御データA,B,C,とが不一致であるか否かを判断する不一致判断処理をCPU31が実行する必要がなくなるため、CPU31側で不一致判断処理の実行が不要になった分、CPU31の処理負荷を低減することができる。またECU10は、CPU31に対する割り込みを制御する割込コントローラ35を備える。そしてDMAコントローラ34は、制御データ記憶領域41に記憶されている制御データA,B,C,と、データ転送領域42に記憶されている制御データA,B,C,とが不一致であると不一致判定回路55が判断すると、その旨を示す不一致信号を割込コントローラ35へ出力する。また割込コントローラ35は、入力した信号が示す割り込み要因の優先度およびCPUが実行している処理の優先度に基づいて、不一致信号に対応する割込要求信号を出力するか否かを決定し、この割込要求信号を出力すると決定した場合に、メッセージ組立を要求する割込要求信号をCPU31へ出力する。そして制御部13は、この割込要求信号がCPU31に入力した場合に、制御データA,B,C,を送信するためにメッセージ組立の処理を行う。すなわち、制御データA,B,C,の送信の優先度とCPU31が実行している処理の優先度とに基づいて制御データA,B,C,の送信を実行するか否かの判断を、CPU31ではなく割込コントローラ35が行う。これにより、制御データA,B,C,を送信するか否かを判断する処理の実行がCPU31側で不要になった分、CPU31の処理負荷を低減することができる。以上説明した実施形態において、ECU10は本発明における電子制御装置、RAM33は本発明におけるメモリ、制御データ記憶領域41は本発明における第1記憶領域、データ転送領域42は本発明における第2記憶領域、制御部13およびCANコントローラ11は本発明における送信手段、不一致判定回路55は本発明における不一致判断手段である。以上、本発明の一実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の技術的範囲に属する限り種々の形態を採ることができる。例えば上記実施形態では、DMAコントローラ34からの不一致信号を割込コントローラ35に入力させるものを示した。しかし、この不一致信号をCPU31に入力させ、CPU31側で、不一致信号が示す割り込み要因の優先度とCPU31が実行している処理の優先度とを比較して、メッセージ組立の処理を実行するか否かを判断する処理を行うようにしてもよい。"