"所定のビット幅のパラレルデータからなるパラレルデータ列を受信し、該パラレルデータ列を構成するそれぞれのパラレルデータのビットを所定の順番に配列したシリアルデータに変換する、第1および第2のパラレルシリアル変換回路と、前記所定のビット幅の共通のテスト用パラレルデータ列に基づいて、前記第1のパラレルシリアル変換回路に供給する第1のテスト用パラレルデータ列と、前記第2のパラレルシリアル変換回路に供給する第2のテスト用パラレルデータ列とを生成するテスト用パラレルデータ列生成回路と、前記第1のパラレルシリアル変換回路が前記第1のテスト用パラレルデータ列を変換した第1のシリアルデータビットと、前記第2のパラレルシリアル変換回路が前記第2のテスト用パラレルデータ列を変換した第2のシリアルデータのビットとの一致/不一致を検出する検出回路とを備えた半導体集積回路であって、前記テスト用のパラレルデータ列生成回路が、前記共通のテスト用パラレルデータ列を構成するそれぞれのパラレルデータのビットを、順番に、前記所定の順番において後になる方向に前記所定ビット幅未満の第1のビット数だけシフトし、あふれたビットを、次のパラレルデータの前記所定の順番において先になる位置にシフトして、前記第2のテスト用パラレルデータ列を生成するパラレルビットシフト回路を含むことにより、前記共通のテスト用パラレルデータ列の同一のビットに対応するビットのパラレルデータ内での位置が相互にシフトした前記第1のテスト用パラレルデータ列と前記第2のテスト用パラレルデータ列とを生成し、前記検出回路が、同一のタイミングで入力された前記第1のシリアルデータのビットと前記第2のシリアルデータのビットとを比較する比較回路と、前記テスト用パラレルデータ生成回路から供給されるときのシフトに応じて前記第1のシリアルデータと前記第2のシリアルデータとの少なくとも一方のビットをシフトして、前記共通のテスト用パラレルデータ列の同一のビットに対応する前記第1のシリアルデータのビットおよび前記第2のシリアルデータのビットが前記比較回路に入力されるタイミングをそろえるシリアルビットシフト回路とを含むことを特徴とする半導体集積回路。前記検出回路が、前記比較器が不一致を検出したときに、前記第1のパラレルシリアル変換回路と前記第2のパラレルシリアル変換回路とのいずれかが不良であることを示す検出信号を生成する検出信号生成回路を含むことを特徴とする請求項1記載の半導体集積回路。請求項2記載の半導体集積回路を用い、前記検出信号の生成の有無により、前記第1および第2のパラレルシリアル変換回路の少なくとも一方の不良を検出することを特徴とする半導体集積回路のテスト方法。しかしながら、図1のパートAに示すテストでは、シリアル信号を半導体集積回路7から外部に出力し、ボード上の配線を介してテスト治具8に入力する必要がある。このため、シリアル信号が高速化した場合の対応が困難である。一方、図1のパートBに示す半導体集積回路9では、シリアル信号を半導体集積回路の外部に出力する必要が無く、高速化への対応は可能である。しかし、実動作においては不要なPRBSチェッカー94を内蔵する必要があるため、半導体集積回路に備えられるパラレルシリアル変換回路の数チャネル数が増加した場合、テストに回路を含めた回路全体の規模が著しく増大する。これに対し、複数のパラレルシリアル変換回路からの信号を順次切り換えて、1つのPRBSチェッカーに供給することで、複数のパラレルシリアル変換回路を1つずつ順にテストすることも考えられる。しかしこの場合、切換え数が増加すると、切換えの回路による遅延のずれに起因してシリアル信号のタイミングずれが生じるため、タイミングを含めたテストが困難になる。本発明は上記問題点を解決し、小さな回路規模で複数のパラレルシリアル変換回路を確実にテストすることが可能な半導体集積回路および半導体集積回路のテスト方法を提供することを目的とするものである。上記目的を達成する本発明の半導体集積回路は、所定のビット幅のパラレルデータからなるパラレルデータ列を受信し、このパラレルデータ列を構成するそれぞれのパラレルデータのビットを所定の順番に配列したシリアルデータに変換する、第1および第2のパラレルシリアル変換回路と、上記所定のビット幅の共通のテスト用パラレルデータ列に基づいて、上記第1のパラレルシリアル変換回路に供給する第1のテスト用パラレルデータ列と、上記第2のパラレルシリアル変換回路に供給する第2のテスト用パラレルデータ列とを生成するテスト用パラレルデータ列生成回路と、上記第1のパラレルシリアル変換回路が上記第1のテスト用パラレルデータ列を変換した第1のシリアルデータビットと、上記第2のシリアルパラレル変換回路が上記第2のテスト用パラレルデータ列を変換した第2のシリアルデータのビットとの一致/不一致を検出する検出回路とを備えた半導体集積回路であって、上記テスト用のパラレルデータ列生成回路が、上記共通のテスト用パラレルデータ列を構成するそれぞれのパラレルデータのビットを、順番に、上記所定の順番において後になる方向に上記所定ビット幅未満の第1のビット数だけシフトし、あふれたビットを、次のパラレルデータの上記所定の順番において先になる位置にシフトして、上記第2のテスト用パラレルデータ列を生成するパラレルビットシフト回路を含むことにより、上記共通のテスト用パラレルデータ列の同一のビットに対応するビットのパラレルデータ内での位置が相互にシフトした上記第1のテスト用パラレルデータ列と上記第2のテスト用パラレルデータ列とを生成し、上記検出回路が、同一のタイミングで入力された上記第1のシリアルデータのビットと上記第2のシリアルデータのビットとを比較する比較回路と、上記テスト用パラレルデータ生成回路から供給されるときのシフトに応じて上記第1のシリアルデータと上記第2のシリアルデータとの少なくとも一方のビットをシフトして、上記共通のテスト用パラレルデータ列の同一のビットに対応する上記第1のシリアルデータのビットおよび上記第2のシリアルデータのビットが上記比較回路に入力されるタイミングをそろえるシリアルビットシフト回路とを含むことを特徴とする。本発明の半導体集積回路では、互いに第1のビット数だけシフトした関係にある第1のテスト用パラレルデータ列および第2のテスト用パラレルデータ列を、第1および第2のパラレルシリアル変換回路にそれぞれ供給し、それぞれシリアル変換されたシリアルデータを第1のビット数に応じた分だけシリアルビットシフト回路でシフトしてから比較する。この結果、パラレルデータ列におけるシフトが比較時に戻るので、2つのシリアルデータが一致すれば良品、不一致であれば不良品と判定される。また、例えば設計時の欠陥で、第1および第2のパラレルシリアル変換回路の両方において同じ位置のビットの処理に誤りが生じるような場合であっても、シフトが戻され比較される2つのシリアルデータにおける誤り位置がずれているため、不良が検出される。またさらに、テストのためのPRBSチェッカーを内蔵する必要が無い。したがって、1つのテスト用パラレルデータ列生成回路に、パラレルシフト回路とシリアルシフト回路を加えるのみで、第1および第2のパラレルシリアル変換回路の両方がテストできる。よって、小さな回路規模で複数のパラレルシリアル変換回路が確実にテストできる。ここで、上記本発明の半導体集積回路において、上記検出回路が、上記比較器が不一致を検出したときに、上記第1のパラレルシリアル変換回路と上記第2のパラレルシリアル変換回路とのいずれかが不良であることを示す検出信号を生成する検出信号生成回路を含むことが好ましい。検出信号生成回路を含むことによって、半導体集積回路から出力される検出信号を検査するだけで、第1のパラレルシリアル変換回路と上記第2のパラレルシリアル変換回路のいずれかの不良が判別できる。また、上記目的を達成する本発明の半導体集積回路のテスト方法は、上記本発明の半導体集積回路を用い、上記検出信号の生成の有無により、上記第1および第2のパラレルシリアル変換回路の少なくとも一方の不良を検出することを特徴とする。本発明のテスト方法では、小さな回路規模で複数のパラレルシリアル変換回路が確実にテストできる。以上説明したように、本発明によれば、小さな回路規模で複数のパラレルシリアル変換回路を確実にテストすることが可能な半導体集積回路および半導体集積回路のテスト方法が実現する。以下図面を参照して本発明の実施の形態を説明する。[半導体集積回路]図2は、本発明の一実施形態である半導体集積回路の構成を示すブロック図である。図2に示す半導体集積回路1は、第1のパラレルシリアル変換回路11、第2のパラレルシリアル変換回路12、テスト用パラレルデータ列生成回路13、検出回路14、第1の出力バッファ15、および、第2の出力バッファ16を備えている。以降、パラレルシリアル変換回路を、略してパラシリ変換回路とも称する。第1のパラシリ変換回路11および第2のパラシリ変換回路12は、8ビットのパラレルデータからなるパラレルデータ列を受信してシリアルデータに変換する。第1および第2のパラシリ変換回路11,12はシフトレジスタを有し、パラレルデータ列を構成するそれぞれのパラレルデータの8つのビットをLSBLeastSignificantBit先頭の順番LSBfirstで配列したシリアルデータに変換する。第1および第2のパラシリ変換回路11,12における8ビットのパラレルデータの入力は図示しないパラレルクロックに同期し、シリアルデータの1ビットごとの出力は図示しないシリアルクロックに同期する。テスト以外の通常動作では、第1および第2のパラシリ変換回路11,12には、半導体集積回路1の外部から供給されてくる2系統のパラレル入力データINDATA1,2が入力される。ただし、本発明の半導体集積回路はこれに限られず、例えば、データの演算処理等を行う2つのデータ処理回路を内蔵し、上記の第1および第2のパラシリ変換回路は、2つのデータ処理回路から出力されるパラレルデータをシリアルデータに変換するものであってもよい。第1および第2のパラシリ変換回路11,12から出力されたシリアルデータは、第1および第2の出力バッファ16をそれぞれ経由して半導体集積回路1の外部に出力される。テスト用パラレルデータ列生成回路13および検出回路14は、第1および第2のパラシリ変換回路11,12をテストするために用いられる回路である。[テスト用パラレルデータ列生成回路]テスト用パラレルデータ列生成回路13は、第1のパラシリ変換回路11に供給する第1のテスト用パラレルデータ列TEST1と、第2のパラシリ変換回路12に供給する第2のテスト用パラレルデータ列TEST2とを生成する。第1のテスト用パラレルデータ列TEST1および第2のテスト用パラレルデータ列TEST2は、共通のテスト用パラレルデータTEST0に基づいて生成される。テスト用パラレルデータ列生成回路13は、PRBS生成回路131、パラレルビットシフト回路132、および、テスト切換えスイッチ133,134を備えている。テスト切換えスイッチ133,134は、第1および第2のパラシリ変換回路11,12をテストする場合に、半導体集積回路1外部からのパラレル入力データINDATA1,2に代えて、第1および第2のテスト用パラレルデータ列TEST1,TEST2を供給するスイッチである。切換えは、例えば、外部から供給される図示しない制御信号に応じて実行される。これ以降は、テストの場合について説明する。PRBS生成回路131は、共通のテスト用パラレルデータTEST0を生成する。共通のテスト用パラレルデータ列TEST0は8ビット幅を有している。すなわち、PRBS生成回路131は、共通のテスト用パラレルデータ列TEST0として、8ビットの疑似乱数をパラレルデータ形式で順次出力する。パラレルビットシフト回路132は、共通のテスト用パラレルデータ列TEST0のデータをラッチするラッチ部1321と、ラッチされた共通のテスト用パラレルデータ列TEST0のデータを2ビット分だけシフトする2ビットシフト回路1322とを有する。ここで、図4を参照してパラレルデータ列の操作について説明する。図4は、第1および第2のパラシリ変換回路の入出力データの配列を説明する図である。ただし、図4全体の説明は後に譲る。図4には、第1のテスト用パラレルデータ列TEST1と、第2のテスト用パラレルデータ列TEST2とが示されている。第1のテスト用パラレルデータ列TEST1には、3つの8ビットパラレルデータw1,w2、w3が含まれている。各パラレルデータw1,w2、w3の枠内に付された番号は、各ビットを識別するための番号である。例えば、パラレルデータw1,w2,w3のうち、1番目に第1のパラシリ変換回路11に入力される8ビットのパラレルデータw1は、LSBである10からMSBである17まで8ビットのデータで構成されている。その次に入力されるパラレルデータw2は、LSBである20からMSBである27まで8ビットのデータで構成されている。その次に入力されるパラレルデータw3についても同様である。この一方、第2のテスト用パラレルデータ列TEST2では、パラレルビットシフト回路132によって、第1のテスト用パラレルデータ列TEST1に対し、MSBに向かって2ビットだけシフトされる。また、シフトによってあふれた2ビットのデータは、次のパラレルデータのLSB側に配置される。図3は、図2に示すパラレルビットシフト回路の構成を示す回路図である。図3には、パラレルビットシフト回路132のラッチ部1321と2ビットシフト回路1322とが示されている。図3における信号O[0]~O[7]は、共通のテスト用パラレルデータ列TEST0図2参照を構成する8ビットのパラレルデータの各ビットを示している。ラッチ部1321は、パラレルクロックでビットの値を保持する8つのフリップフロップF1を備えている。図3における信号a[0]~a[7]は、第1のテスト用パラレルデータ列TEST1図2参照を構成する8ビットのパラレルデータの各ビットを示している。パラレルビットシフト回路132は、第1のテスト用パラレルデータ列TEST1として、共通のテスト用パラレルデータ列TEST0の各ビットの値をシフトせずそのまま出力している。図3における信号b[0]~b[7]は、第2のテスト用パラレルデータ列TEST2図2参照を構成する8ビットのパラレルデータの各ビットを示している。2ビットシフト回路1322は、ラッチ部1321でラッチされた、共通のテスト用パラレルデータ列TEST0を構成するパラレルデータのビットを、MSBMostSignificantBitの方向に2ビット分だけシフトすなわち2つ桁上げし、あふれた2ビットの値を、フリップフロップF2を介してパラレルデータのLSB側に出力することで、第2のテスト用パラレルデータ列TEST2信号b[0]~b[7]を生成している。ここで、MSBは、第1および第2のパラシリ変換回路11,12においてシリアルデータに変換された場合、後に出力されるビットであり、LSBは、第1および第2のパラシリ変換回路11,12においてシリアルデータに変換された場合、先に出力されるビットを意味する。つまり、第2のテスト用パラレルデータ列TEST2信号b[0]~b[7]は、第1のテスト用パラレルデータ列TEST1信号a[0]~a[7]のLSB側における6ビットが2ビット分だけMSB側にシフトし、MSB側における2ビットは、次のパラレルデータのLSB側2ビットとされる。このようにして、図2に示すパラレルビットシフト回路132により、各ビットの位置が相互にシフトした、第1のテスト用パラレルデータ列TEST1と第2のテスト用パラレルデータ列TEST2とが生成される。[検出回路]検出回路14は、第1のパラレルシリアル変換回路11が第1のテスト用パラレルデータ列TEST1を変換した第1のシリアルデータビットSER1と、第2のシリアルパラレル変換回路12が第2のテスト用パラレルデータ列TEST2を変換した第2のシリアルデータビットSER2との一致/不一致を検出する。検出回路14は、シリアルビットシフトレジスタ141、比較回路142、および検出信号生成回路143を備えている。シリアルビットシフトレジスタ141は、直列に接続されシリアルクロックで動作する図示しない2つのフリップフロップを有しており、テスト用パラレルデータ列生成回路13におけるパラレルビットシフト回路132の2ビットのシフトに応じて、第1のシリアルデータビットSER1を2ビット分シフトする。シリアルビットシフトレジスタ141のシフトによって、共通のテスト用パラレルデータ列TEST0における同一のビットに対応する、第1のシリアルデータSER1のビットおよび第2のシリアルデータSER2のビットが比較回路142に入力されるタイミングをそろえられる。比較回路142は、同一のタイミングで入力された第1のシリアルデータSER1のビットと第2のシリアルデータSER2のビットとを比較する。検出信号生成回路143は、比較回路142が不一致を検出したときに、第1のパラレルシリアル変換回路11と第2のパラレルシリアル変換回路12とのいずれかが不良であることを示す検出信号を生成する。ここでシリアルビットシフトレジスタ141が、本発明にいうシリアルビットシフト回路の一例に相当する。[テストの動作]続いて、図2および図4を参照しながら半導体集積回路1におけるテストの動作を説明する。図4に示す第1のテスト用パラレルデータ列TEST1は第1のパラシリ変換回路11の入力であり、第2のテスト用パラレルデータ列TEST2は第2のパラシリ変換回路12の入力である。第1のパラシリ変換回路11には、第1のテスト用パラレルデータ列TEST1が有する3つの8ビットパラレルデータw1,w2、w3が順に供給される。第1のパラシリ変換回路11にまず1番目のパラレルデータw1が入力されると、第1のパラシリ変換回路11は、LSBから順番にビットの値をシリアルデータとして出力する。図4には、第1のパラシリ変換回路11の出力として、第1のシリアルデータビットSER1における始めの8ビット分のデータがビット識別の番号とともに示されている。データは時間の経過に伴い、パラレルデータw1を構成する10から17までの8ビットのデータの値を1ビットずつ順に出力する。この一方、第2のパラシリ変換回路12には、第2のテスト用パラレルデータ列TEST2が有する3つの8ビットパラレルデータw1,w2、w3が順に供給される。第2のテスト用パラレルデータ列TEST2では、データが、パラレルビットシフト回路132図2参照によって、第1のテスト用パラレルデータ列TEST1に対し、MSBに向かって2ビットだけシフトされている。またシフトによってあふれた2ビットのデータは、次のパラレルデータのLSB側に配置されている。第2のパラシリ変換回路12に1番目のパラレルデータw1が入力されると、第2のパラシリ変換回路12は、LSBから順番にビットの値をシリアルデータとして出力する。図4には、第2のパラシリ変換回路12の出力として、第2のシリアルデータビットSER2における始めの8ビット分のデータが示されている。第2のシリアルデータビットSER2は、第1のシリアルデータビットSER1に対し、シリアルクロックで2クロック分遅れた状態となる。すなわち、始めにパラレルデータw1に含まれていた10から15までの値が、1ビットずつ順に出力する。この後は、次に入力されるパラレルデータw2の各ビットの値16,17,20~25と続くこととなる。図5は、第1および第2のパラシリ変換回路の出力データと、検出回路のシリアルビットシフトレジスタを経た後のデータを示すタイミングチャートである。図5の上部には、第1および第2のパラシリ変換回路の出力データSER1,SER2が時間軸に沿って並んで示されている。図4を参照して説明したように、第2のシリアルデータビットSER2は、第1のシリアルデータビットSER1に対し、2段分すなわちシリアルクロックにおける2クロック分遅れた値を有する。図5の下部には、第1および第2のパラシリ変換回路の出力データSER1,SER2が検出回路のシリアルビットシフトレジスタ141を経て比較回路142に入力される状態が示されている。シリアルビットシフトレジスタ141は第1のシリアルデータビットSER1を2ビット分シフトする。このシフトによって、第1および第2のパラシリ変換回路の出力データSER1,SER2の中の、共通のテスト用パラレルデータTEST0のビットに対応する各ビットが比較回路142に入力されるタイミングが揃う。ここで、第1および第2のパラシリ変換回路に異常がなければ、比較回路142に入力される2つのシリアルデータの各ビットの値は、図5の下部に示すように、同時刻で同一内容となる。比較回路142は、単純に2つの入力信号の一致不一致をビット毎すなわちシリアルクロックごとに比較する。したがって、第1および第2のパラシリ変換回路の出力データを検査する部分には、PRBSチェッカーが不要である。[不良の検出]続いて、第1および第2のパラシリ変換回路11,12に異常がある場合の動作を説明する。図6は、第1および第2のパラシリ変換回路の入出力データの配列を説明する図である。図6には、図4と同様に、第1のテスト用パラレルデータ列TEST1と第2のテスト用パラレルデータ列TEST2が示されている。ここで、例えば、第1および第2のパラシリ変換回路11,12の双方に同じ種類の異常があると仮定する。図6に示す例では、1および第2のパラシリ変換回路11,12の双方とも、8ビットのパラレルデータのうちLSBから6番目のビットにおける変換が失敗するものと仮定する。この場合、第1および第2のパラシリ変換回路11,12の出力である第1および第2のシリアルデータビットSRE1,SER2では、互いに同じタイミングでデータに異常が現れる。図7は、図6に示した異常がある場合における第1および第2のパラシリ変換回路の出力データと、検出回路のシリアルビットシフトレジスタを経た後のデータを示すタイミングチャートである。シリアルビットシフトレジスタ141は第1のシリアルデータビットSER1を2ビット分シフトする。このシフトによって、第1および第2のパラシリ変換回路の出力データSER1,SER2の中の、共通のテスト用パラレルデータTEST0のビットに対応する各ビットが比較回路142に入力されるタイミングが揃う。そして、このシフトによって、変換が失敗したビットの位置が互いにずれる。図7に示す例では、比較回路142に入力される2つのシリアルデータビットでは、始めから4番目、6番目、11番目、14番目...で不一致が検出される。この結果、検出信号生成回路143では、比較回路142が不一致を検出したときに、第1のパラレルシリアル変換回路11と第2のパラレルシリアル変換回路12とのいずれかが不良であることを示す検出信号が生成される。したがって、半導体集積回路1の不良が容易に判別できる。このように、本実施形態の半導体集積回路1によれば、例えば設計時の欠陥で、図7を参照して説明したように、第1および第2のパラレルシリアル変換回路の両方において同じ位置のビットの処理に誤りが生じるような場合であっても、シフトが戻され比較される2つのシリアルデータにおける誤り位置がずれるため、不良が検出される。本実施形態の、テスト用パラレルデータ列生成回路は、第1および第2のパラレルシリアル変換回路で共有される。したがって、1つのテスト用パラレルデータ列生成回路に、パラレルシフト回路とシリアルシフト回路を加えるのみで、第1および第2のパラレルシリアル変換回路の両方がテストできる。よって、小さな回路規模で複数のパラレルシリアル変換回路が確実にテストできる。図8は、2ビットシフト回路におけるシフトおよびシリアルビットシフトレジスタにおけるシフトの双方が実施されない参考例の、第1および第2のパラシリ変換回路の入出力データの配列を説明する図である。この参考例でも、図6の場合と同様に、1および第2のパラシリ変換回路の双方とも、8ビットのパラレルデータのうちLSBから6番目のビットの変換が失敗するものと仮定する。この場合、第1および第2のパラシリ変換回路の出力である第1および第2のシリアルデータビットでは、互いに同じタイミングでデータに異常が現れる。すなわち、入力されるテスト用パラレルデータによらず、常に1もしくは0の値を持つ。第1および第2のシリアルデータビットについて比較を行うと、異常状態が同じになるため、データの不一致が検出されないこととなる。これに対し、本実施形態の半導体集積回路1によれば、図7を参照して説明したように、第1および第2のパラレルシリアル変換回路の両方において同じ位置のビットの処理に誤りが生じるような場合であっても、シフトが戻され比較される2つのシリアルデータにおける誤り位置がずれるため、不良が確実に検出される。なお、上述した実施形態には、本発明にいう第1および第2のパラシリ変換回路の例として、LSB先頭の順番LSBfirstでシリアルデータに変換する第1および第2のパラシリ変換回路11,12が示されている。しかし、本発明はこれに限られるものではなく、本発明にいう所定の順番は、例えば、MSB先頭であってもよい。また、上述した実施形態では、第2のパラシリ変換回路12に供給する第2のテスト用パラレルデータ列TEST2をシフトするとともに、第1のパラシリ変換回路11の出力である第1のシリアルデータビットSER1をシフトしている。しかし、本発明はこれに限られるものではなく、第1のシリアルデータと第2のシリアルデータとの少なくとも一方のビットをシフトするものであればよい。例えば、第2のパラシリ変換回路に供給する第2のテスト用パラレルデータ列をシフトするとともに、第1のパラシリ変換回路の入力をパラレルクロックの1周期だけ遅らせた上で、第2のパラシリ変換回路の出力をシフトさせて両者の出力タイミングをそろえるものであってもよい。また、上述した実施形態では、第1および第2のパラシリ変換回路11,12の入力の一方のみをシフトさせてパラレルデータ内でのビットをずらした上で、第1および第2のパラシリ変換回路11,12の出力の一方のみをシフトさせてタイミングをそろえる例が説明されている。しかし、本発明はこれに限られるものではなく、第1および第2のパラシリ変換回路の入力の両方を異なるビット数シフトするととに、第1および第2のパラシリ変換回路の出力の両方を相応したビット数シフトするものであってもよい。また、上述した実施形態では、パラレルデータが8ビット幅を有する例が説明されている。しかし、本発明はこれに限られるものではなく、パラレルデータのビット数は8ビット以外でもよい。"