デプレッション型トランジスタを用いて基準電圧を生成する基準電圧生成部と、前記基準電圧から基準電流を生成する電圧/電流変換部と、を有することを特徴とする基準電流生成回路。前記基準電圧生成部は、ゲートとソースが接続されたデプレッション型の第1NMOSFETと、ゲートとドレインが接続されたエンハンスメント型の第2NMOSFETと、を含み、前記第1NMOSFETのソースと前記第2NMOSFETのドレインとの接続ノードから前記基準電圧を出力することを特徴とする請求項1に記載の基準電流生成回路。前記基準電圧生成部は、電源電圧の印加端と前記第1NMOSFETのドレインとの間に、ゲートとソースが接続されたデプレッション型の第3NMOSFETを少なくとも一つ含むことを特徴とする請求項2に記載の基準電流生成回路。前記基準電圧生成部は、前記第2NMOSFETのソースと接地端との間に、ゲートとドレインが接続された第4NMOSFETを含むことを特徴とする請求項3に記載の基準電流生成回路。前記電圧/電流変換部は、ゲートが前記基準電圧の印加端に接続された第5NMOSFETと、前記第5NMOSFETのソースと接地端との間に接続された抵抗と、を含み、前記抵抗に流れる電流を前記基準電流として出力することを特徴とする請求項4に記載の基準電流生成回路。前記第4NMOSFETと前記第5NMOSFETは、半導体基板上でペア性が取れるようにレイアウトされていることを特徴とする請求項5に記載の基準電流生成回路。前記基準電圧生成部は、ソースが前記第1NMOSFETのドレインに接続されて、ドレインが接地端に接続されて、ゲートが前記基準電圧の印加端に接続された第1PMOSFETを含むことを特徴とする請求項2~請求項6のいずれか一項に記載の基準電流生成回路。前記電圧/電流変換部は、ゲートが前記第1NMOSEFTのドレインに接続されて、ソースが前記第5NMOSFETのドレインに接続された第6NMOSFETを含むことを特徴とする請求項7に記載の基準電流生成回路。電源電圧の供給を受けて内部電源電圧を生成する内部電源電圧生成ブロックと、前記内部電源電圧の供給を受けて参照電圧を生成する参照電圧生成ブロックと、出力電圧に応じた帰還電圧と前記参照電圧とが一致するように前記電源電圧から前記出力電圧を生成する電源ブロックと、を有する電源装置であって、前記内部電源電圧生成ブロックは、請求項1~請求項8のいずれか一項に記載の基準電流生成回路と、前記基準電流を用いて前記内部電源電圧を生成する内部電源電圧生成回路と、を含むことを特徴とする電源装置。前記参照電圧生成ブロックは、デプレッション型トランジスタを用いて前記参照電圧を生成する参照電圧生成回路と、前記内部電源電圧の供給を受けて前記電源装置の起動時に前記参照電圧のプリチャージを行うプリチャージ回路と、を含むことを特徴とする請求項9に記載の電源装置。前記プリチャージ回路は、前記内部電源電圧の供給を受けてバイアス電流に応じたミラー電流を生成するカレントミラーと、ソースが前記ミラー電流の出力端に接続されて、ドレインが接地端に接続されて、ゲートがバイアス電圧の印加端に接続されたPMOSFETと、ドレインが前記内部電源電圧の印加端に接続されて、ゲートが前記PMOSFETのソースに接続されて、ソースが前記参照電圧生成回路に接続されたNMOSFETと、を含むことを特徴とする請求項10に記載の電源装置。前記基準電流生成回路は、前記基準電流を前記バイアス電流として出力することを特徴とする請求項11に記載の電源装置。前記基準電流生成回路は、前記抵抗の一端に現れる電圧を前記バイアス電圧として出力することを特徴とする請求項11または請求項12に記載の電源装置。前記バイアス電圧は、前記参照電圧の目標値よりも低く設定されていることを特徴とする請求項11~請求項13のいずれか一項に記載の電源装置。しかしながら、上記従来例の電源装置200には、出力トランジスタ204のリーク電流抑制と低消費電流化とのトレードオフや、内部電源電圧生成ブロック201の小型化と低消費電流化とのトレードオフなど、解決すべき種々の課題があった。<出力トランジスタ204のリーク電流抑制と低消費電流化とのトレードオフ>近年、電源装置200の分野では、LDO[lowdropout]レギュレータICとスイッチングレギュレータICのいずれにおいても、出力トランジスタ204の素子サイズが大型化される傾向にある。出力トランジスタ204の素子サイズが大型化されると、出力トランジスタ204で発生するリーク電流Ileakの増大が懸念される。電源装置200に負荷が接続されていない場合、出力トランジスタ204のリーク電流Ileakが流れる経路は、帰還抵抗205及び206を介して接地端に流れ込む経路しか存在しない。帰還抵抗値Rfb帰還抵抗205及び206の合成抵抗値は、電源装置200の低消費電流化を実現するために大きな値に設定されていることが多い。そのため、出力トランジスタ204のリーク電流Ileakが帰還抵抗205及び206に流れ込むと、出力電圧Voutが本来の目標値よりも高くなるおそれがあった。例えば、リーク電流Ileakが1μAであり、帰還抵抗値Rfbが5MΩであった場合、リーク電流Ileakと帰還抵抗値Rfbとの積として出力電圧Voutが5Vも上昇してしまう。特に、出力トランジスタ204のリーク電流Ileakは、チップ温度Tjが高くなるに従って増大する。そのため、使用時に高温状態となり得る電源装置200例えば車載用電源ICにおいては、上記の課題が顕在化するおそれがあった。なお、上記の課題は、帰還抵抗値Rfbを小さな値に設定すれば解決できる。しかしながら、帰還抵抗値Rfbを小さな値に設定すると、電源装置200の低消費電流化を実現することができなくなるので、この解決策を採用することは現実的ではなかった。また、出力トランジスタ204の素子サイズを小さくしたり、電源装置200が高温状態にならないように配慮したりすることによって、出力トランジスタ204のリーク電流Ileakを抑制することも考えられる。しかしながら、このような解決策を採用すると、別のトレードオフ出力トランジスタ204のオン抵抗増大などが生じることも多く、その採用は困難であった。<内部電源電圧生成ブロック201の小型化と低消費電流化のトレードオフ>図9は、内部電源電圧生成ブロック201に含まれている基準電流生成回路の一従来例を示す回路図である。本従来例の基準電流生成回路300では、基準電流Irefを生成する際の消費電流をできるだけ低減するために、抵抗Rxの抵抗値を大きく設定してカレントミラーの入力側に流れるバイアス電流IxトランジスタM10のドレイン電流を小さく絞る構成が採用されていた。そのため、本従来例の基準電流生成回路300では、抵抗Rxの抵抗値の増大がそのままチップ面積の増大に繋がっていた。例えば、抵抗Rxに流れるバイアス電流Ixを0.1μAまで絞るためには、抵抗Rxの抵抗値を数十~数百MΩアルミパッド10個分以上に設定しなければならず、内部電源電圧生成ブロック201の小型化を阻害する要因となっていた。また、本従来例の基準電流生成回路300では、電源電圧VCCが高いほどバイアス電流Ixが大きくなる。そのため、高い電源電圧VCCの入力に対応しつつ、基準電流生成回路300の消費電流を小さく抑えるためには、抵抗Rxの抵抗値をより大きく設定しなければならず、チップ面積のさらなる増大が必要であった。本明細書中に開示されている種々の技術的特徴のうち、第1の技術的特徴は、出力トランジスタのリーク電流抑制と低消費電流化とのトレードオフを解消することのできる電源装置を提供することを目的とする。また、本明細書中に開示されている種々の技術的特徴のうち、第2の技術的特徴は、回路規模縮小と低消費電流化のトレードオフを解消することのできる基準電流生成回路を提供することを目的とする。本明細書中に開示されている種々の技術的特徴のうち、第1の技術的特徴に係る電源装置は、出力トランジスタと、前記出力トランジスタを用いて電源電圧から出力電圧を生成する電源回路と、デプレッション型トランジスタを用いて前記出力トランジスタのリーク電流を吸収するリーク電流吸収回路と、を有する構成第1-1の構成とされている。なお、上記第1-1の構成から成る電源装置において、前記リーク電流吸収回路は、前記出力電圧の印加端と接地端との間に、少なくとも一つのリーク電流吸収経路を有する構成第1-2の構成にするとよい。また、上記第1-2の構成から成る電源装置において、前記リーク電流吸収経路は、前記出力電圧の印加端と接地端との間に、ゲートとソースが接続された少なくとも一つのデプレッション型トランジスタと、ゲートとドレインが接続されたエンハンスメント型トランジスタと、を直列接続して成る構成第1-3の構成にするとよい。また、上記第1-1~1-3いずれかの構成から成る電源装置において、前記電源回路は、前記出力電圧を分圧して帰還電圧を生成する帰還抵抗を有し、前記帰還電圧が所定の参照電圧と一致するように、前記出力トランジスタの駆動制御を行う構成第1-4の構成にするとよい。また、本明細書中に開示されている種々の技術的特徴のうち、第2の技術的特徴に係る基準電流生成回路は、デプレッション型トランジスタを用いて基準電圧を生成する基準電圧生成部と、前記基準電圧から基準電流を生成する電圧/電流変換部とを有する構成第2-1の構成とされている。なお、上記第2-1の構成から成る基準電流生成回路において、前記基準電圧生成部はゲートとソースが接続されたデプレッション型の第1NMOSFETと、ゲートとドレインが接続されたエンハンスメント型の第2NMOSFETと、を含み、前記第1NMOSFETのソースと前記第2NMOSFETのドレインとの接続ノードから前記基準電圧を出力する構成第2-2の構成にするとよい。また、上記第2-2の構成から成る基準電流生成回路において、前記基準電圧生成部は電源電圧の印加端と前記第1NMOSFETのドレインとの間に、ゲートとソースが接続されたデプレッション型の第3NMOSFETを少なくとも一つ含む構成第2-3の構成にするとよい。また、上記第2-3の構成から成る基準電流生成回路において、前記基準電圧生成部は前記第2NMOSFETのソースと接地端との間に、ゲートとドレインが接続された第4NMOSFETを含む構成第2-4の構成にするとよい。また、上記第2-4の構成から成る基準電流生成回路において、前記電圧/電流変換部は、ゲートが前記基準電圧の印加端に接続された第5NMOSFETと、前記第5NMOSFETのソースと接地端との間に接続された抵抗と、を含み、前記抵抗に流れる電流を前記基準電流として出力する構成第2-5の構成にするとよい。また、上記第2-5の構成から成る基準電流生成回路において、前記第4NMOSFETと前記第5NMOSFETは、半導体基板上でペア性が取れるようにレイアウトされている構成第2-6の構成にするとよい。また、上記第2-2~2-6いずれかの構成から成る基準電流生成回路において、前記基準電圧生成部は、ソースが前記第1NMOSFETのドレインに接続されて、ドレインが接地端に接続されて、ゲートが前記基準電圧の印加端に接続された第1PMOSFETを含む構成第2-7の構成にするとよい。また、上記第2-7の構成から成る基準電流生成回路において、前記電圧/電流変換部は、ゲートが前記第1NMOSEFTのドレインに接続されて、ソースが前記第5NMOSFETのドレインに接続された第6NMOSFETを含む構成第2-8の構成にするとよい。また、第2の技術的特徴に係る電源装置は、電源電圧の供給を受けて内部電源電圧を生成する内部電源電圧生成ブロックと、前記内部電源電圧の供給を受けて参照電圧を生成する参照電圧生成ブロックと、出力電圧に応じた帰還電圧と前記参照電圧とが一致するように前記電源電圧から前記出力電圧を生成する電源ブロックと、を有するものであって、前記内部電源電圧生成ブロックは、上記第2-1~2-8いずれかの構成から成る基準電流生成回路と、前記基準電流を用いて前記内部電源電圧を生成する内部電源電圧生成回路とを含む構成第2-9の構成とされている。なお、上記第2-9の構成から成る電源装置において、前記参照電圧生成ブロックは、デプレッション型トランジスタを用いて前記参照電圧を生成する参照電圧生成回路と、前記内部電源電圧の供給を受けて前記電源装置の起動時に前記参照電圧のプリチャージを行うプリチャージ回路と、を含む構成第2-10の構成にするとよい。また、上記第2-10の構成から成る電源装置において、前記プリチャージ回路は、前記内部電源電圧の供給を受けてバイアス電流に応じたミラー電流を生成するカレントミラーと、ソースが前記ミラー電流の出力端に接続されて、ドレインが接地端に接続されて、ゲートがバイアス電圧の印加端に接続されたPMOSFETと、ドレインが前記内部電源電圧の印加端に接続されて、ゲートが前記PMOSFETのソースに接続されて、ソースが前記参照電圧生成回路に接続されたNMOSFETとを含む構成第2-11の構成にするとよい。また、上記第2-11の構成から成る電源装置において、前記基準電流生成回路は、前記基準電流を前記バイアス電流として出力する構成第2-12の構成にするとよい。また、上記第2-11または2-12の構成から成る電源装置において、前記基準電流生成回路は、前記抵抗の一端に現れる電圧を前記バイアス電圧として出力する構成第2-13の構成にするとよい。また、上記第2-11~2-13いずれかの構成から成る電源装置において、前記バイアス電圧は、前記参照電圧の目標値よりも低く設定されている構成第2-14の構成にするとよい。本明細書中に開示されている種々の技術的特徴のうち、第1の技術的特徴によれば、出力トランジスタのリーク電流抑制と低消費電流化とのトレードオフを解消することのできる電源装置を提供することが可能となる。また、本明細書中に開示されている種々の技術的特徴のうち、第2の技術的特徴によれば、回路規模縮小と低消費電流化のトレードオフを解消することのできる基準電流生成回路を提供することが可能となる。<ブロック図>図1は、電源装置の一構成例を示すブロック図である。本構成例の電源装置は、直流電圧源バッテリE1から供給される電源電圧VCCを降圧して出力電圧Voutを生成するLDOレギュレータIC100として提供される。LDOレギュレータIC100は、内部電源電圧生成ブロック101と、参照電圧生成ブロック102と、エラーアンプ103と、ドライバ104と、出力トランジスタ105と、抵抗106~108と、温度保護回路109と、過電流保護回路110と、ダイオード111及び112と、リーク電流吸収回路113と、を集積化したシリコンモノリシック集積回路である。また、LDOレギュレータIC100は、外部との電気的な接続を確立するために、8本の外部端子を有する。1ピンVOUTは電圧出力端子である。2ピン~4ピンN.C.は未接続端子である。5ピンGNDはグラウンド端子である。6ピン及び7ピンN.C.は未接続端子である。8ピンVCCは電源電圧入力端子である。もちろん、ピン数は任意に設計することが可能である。例えば、上記の未接続端子2ピン~4ピン、6ピン、及び、7ピンを排除して3端子ICを構成しても構わない。内部電源電圧生成ブロックプリレギュレータブロック101は、電源電圧VCCの供給を受けて内部電源電圧Vregを生成する。なお、内部電源電圧生成ブロック101の構成や動作については、後ほど詳細に説明する。参照電圧生成ブロック102は、内部電源電圧Vregの供給を受けて参照電圧Vrefを生成する。なお、参照電圧生成ブロック102の構成や動作については、後ほど詳細に説明する。エラーアンプ103は、非反転入力端に入力される帰還電圧Vfb出力電圧Voutの分圧電圧と、反転入力端-に入力される参照電圧Vrefとの差分を増幅して誤差電圧Verrを生成する。ドライバ104は、誤差電圧Verrが小さくなるように出力トランジスタ105のゲート信号G1を生成する。出力トランジスタは、電源電圧VCCの印加端8ピンVCCと出力電圧Voutの印加端1ピンVOUTとの間に接続されたPチャネル型MOS電界効果トランジスタである。出力トランジスタ105のソースは、8ピンVCCに接続されている。出力トランジスタ105のドレインは、1ピンVOUTに接続されている。出力トランジスタ105のゲートは、ドライバ104の出力端ゲート信号G1の印加端に接続されている。出力トランジスタ105の導通度は、ゲート信号G1の電圧値に応じて制御される。出力トランジスタ105としては、高耐圧例えば60V耐圧のPDMOSFET[PchanneltypeDoubleDiffusedMetalOxideSemiconductorFieldEffectTransistor]を用いればよい。抵抗106及び107は、出力電圧Voutの印加端と接地端との間に直列接続されており、互いの接続ノードは帰還電圧Vfbの出力端としてエラーアンプ103の非反転入力端に接続されている。すなわち、抵抗106及び107は、出力電圧Voutを分圧して帰還電圧Vfbを生成する分圧回路として機能する。抵抗108は、電源電圧VCCの印加端と出力トランジスタ105のゲートとの間に接続されている。抵抗108は、ドライバ104が非動作状態となったときに、ゲート信号G1をハイレベル電源電圧VCCに引き上げて、出力トランジスタ105をオフさせるためのプルアップ抵抗として機能する。なお、抵抗108に代えて能動素子トランジスタを用いてもよい。また、抵抗108はドライバ104に内蔵することもできる。なお、上記したエラーアンプ103、ドライバ104、出力トランジスタ105、及び抵抗106~108は、出力電圧Voutに応じた帰還電圧Vfbが所定の参照電圧Vrefと一致するように出力トランジスタ105の駆動制御を行うことにより、電源電圧VCCから所望の出力電圧Voutを生成する電源ブロックに相当する。温度保護回路109は、チップ温度Tjが閾値温度を上回ると、出力トランジスタ105を強制的にオフさせる。その後、チップ温度Tjが閾値温度を下回ると、温度保護回路109は、外部からのリセット信号などを要することなく、出力トランジスタ105の強制オフを自動的に解除させる。過電流保護回路110は、出力トランジスタ105に流れる出力電流が過電流状態となったときに、出力トランジスタ105を強制的にオフさせる。ダイオード111は、出力電圧Voutの印加端と接地端との間に接続された静電破壊保護素子である。ダイオード112は、出力トランジスタ105に寄生するボディダイオードである。ダイオード112は、電源電圧VCCの印加端と出力電圧Voutの印加端との間に接続された静電破壊保護素子として機能する。リーク電流吸収回路113は、デプレッション型トランジスタを用いて出力トランジスタ105のリーク電流を吸収する。なお、リーク電流吸収回路113の構成や動作については、後ほど詳細に説明する。8ピンVCCに50Vを超えるサージが印加される場合には、8ピンVCCと接地端との間にパワーツェナダイオードD1の挿入を行うことが望ましい。8ピンVCCが接地端よりも低電圧となる可能性がある場合には、パワーツェナダイオードD1に代えてショットキーダイオードの挿入を行うことが望ましい。また、8ピンVCCと接地端との間には、入力平滑用のキャパシタC1を挿入することが望ましい。1ピンVOUTに大きなインダクタンス成分を含む負荷Z1が接続されて、起動時及び出力オフ時に逆起電力の発生が考えられる場合には、1ピンVOUTと接地端との間に保護用のダイオードD2を挿入することが望ましい。また、1ピンVOUTと接地端との間には、出力平滑用のキャパシタC2を挿入することが望ましい。<IC概要>LDOレギュレータIC100は、50V高耐圧、出力電圧精度±2、出力電流200mA、消費電流6μAの超低暗電流レギュレータである。LDOレギュレータIC100は、バッテリ直結システムボディ系機器、カーステレオ、カーナビゲーションなどに電力の供給を行う車載電源システムの低消費電流化低暗電流化に最適である。LDOレギュレータIC100は、出力電圧Voutの位相補償コンデンサにセラミックコンデンサを使用することが可能である。LDOレギュレータIC100は、過負荷状態などによるICの熱破壊を防止する温度保護回路109と、出力短絡などによるIC破壊を防止する過電流保護回路110を内蔵している。<リーク電流吸収回路>図2は、リーク電流吸収回路113の一構成例を示す回路図である。本構成例のリーク電流吸収回路113は、Nチャネル型MOS電界効果トランジスタMd1及びM1を含んでいる。トランジスタMd1はデプレッション型であり、トランジスタM1はエンハンスメント型である。トランジスタMd1のドレインは、出力電圧Voutの印加端に接続されている。トランジスタMd1のゲート及びソースは、トランジスタM1のゲート及びドレインと接続されている。トランジスタM1のソースは、接地端に接続されている。トランジスタMd1及びM1は、出力電圧Voutの印加端と接地端との間に接続されたリーク電流吸収経路として機能する。このように、リーク電流吸収回路113は、デプレッション型のトランジスタMd1を出力電圧Voutの印加端子に接続し、高温時に増大するトランジスタMd1のリーク電流Ibを利用して、出力パワートランジスタ105のリーク電流Iaを吸収する。図3は、LDOレギュレータIC100のチップ温度Tj°CとトランジスタMd1のドレイン電流Iddリーク電流Ibを含むとの関係を示す図である。チップ温度Tjが低いときには、トランジスタMd1のリーク電流Ibがほとんど発生しないので、トランジスタMd1のドレイン電流Iddは、非常に小さい値0.1μA程度にバイアスされた状態となる。従って、リーク電流吸収回路113がLDOレギュレータIC100の通常動作に支障を及ぼすことはない。一方、チップ温度Tjが上昇すると、トランジスタMd1にリーク電流Ibが生じて、トランジスタMd1のドレイン電流Iddが増大する。同様に、チップ温度Tjが上昇すると、出力トランジスタM1で発生するリーク電流Iaも増大する。トランジスタMd1は、出力電圧Voutの印加端に接続されているので、LDOレギュレータIC100の高温時において、出力トランジスタ105で発生するリーク電流Iaは、帰還抵抗106及び107に流れ込むことなく、トランジスタMd1及びM1を介する電流経路で接地端に流される。従って、帰還抵抗106及び107の抵抗値を下げることなく、出力トランジスタ105のリーク電流Iaに起因する出力電圧Voutの意図しない上昇を防止することができるので、出力トランジスタ105のリーク電流抑制と低消費電流化とのトレードオフを解消することが可能となる。また、出力トランジスタ105の素子サイズを小さくしたり、LDOレギュレータIC100が高温状態にならないように配慮したりする必要もないので、上記以外のトレードオフ出力トランジスタ204のオン抵抗増大などを招くおそれもない。図4は、リーク電流吸収回路113の一変形例を示す回路図である。本変形例では、出力電圧Voutの印加端とエンハンスメント型トランジスタM1のドレインとの間に、ゲートとソースが互いに接続された複数のデプレッション型トランジスタMd1~Md3が直列に接続されている。このような構成を採用することにより、トランジスタMd1~Md3に各々印加される電圧を分散して回路全体としての耐圧を高めることが可能となる。また、本変形例では、デプレッション型トランジスタとエンハンスメント型トランジスタを組み合わせたリーク電流吸収経路が複数用意されている。具体的に述べると、本変形例のリーク電流吸収回路113は、トランジスタM1及びMd1~Md3を用いてリーク電流Ib1を生成する第1のリーク電流吸収経路と、トランジスタM2及びMd4~Md6を用いてリーク電流Ib2を生成する第2のリーク電流吸収経路と、を含む。このような構成を採用することにより、リーク電流吸収回路113のリーク電流吸収量=Ib1Ib2を出力トランジスタ105のリーク電流Iaに合わせ込むことが可能となる。<内部電源電圧生成ブロック及び基準電圧生成ブロック>図5は、内部電源電圧生成ブロック101と基準電圧生成ブロック102の一構成例を示す回路図である。内部電源電圧生成ブロック101は、基準電流生成回路X10と、内部電源電圧生成回路X20と、を含む。基準電流生成回路X10は、電源電圧VCCの供給を受けて基準電流I2a及びI2bを生成する。内部電源電圧生成回路X20は、電源電圧VCCの供給を受けて内部電源電圧Vregを生成する。参照電圧生成ブロック102は、参照電圧生成回路Y10と、プリチャージ回路Y20と、を含む。参照電圧生成回路Y10は、内部電源電圧Vregの供給を受けて参照電圧Vrefを生成する。プリチャージ回路Y20は、内部電源電圧Vregの供給を受けてLDOレギュレータIC100の起動時に参照電圧Vrefのプリチャージを行う。基準電流生成回路X10は、Nチャネル型MOS電界効果トランジスタN1~N6と、Pチャネル型MOS電界効果トランジスタP1と、抵抗R1a及びR1bと、を含む。トランジスタN1及びN3a~N3eはいずれもデプレッション型であり、トランジスタN2、N4、N5a、N5b、N6、及び、P1はいずれもエンハンスメント型である。トランジスタN1のドレインは、トランジスタN3a~N3eを介して電源電圧VCCの印加端に接続されている。トランジスタN1のゲート及びソースは、トランジスタN2のゲート及びドレインと接続されている。トランジスタN2のソースは、トランジスタN4のゲート及びドレインと接続されている。トランジスタN4のソースは、接地端に接続されている。トランジスタN3aのドレインは、電源電圧VCCの印加端に接続されている。トランジスタN3aのゲート及びソースは、トランジスタN3bのドレインに接続されている。トランジスタN3bのゲート及びソースは、トランジスタN3cのドレインに接続されている。トランジスタN3cのゲート及びソースは、トランジスタN3dのドレインに接続されている。トランジスタN3dのゲート及びソースは、トランジスタN3eのドレインに接続されている。トランジスタN3eのゲート及びソースは、トランジスタN1のドレインに接続されている。トランジスタN5aのドレインは、トランジスタN6のソースに接続されている。トランジスタN5aのソースは、抵抗R1aを介して接地端に接続されている。トランジスタN5aのゲートは、基準電圧V1の印加端トランジスタN1のソースとトランジスタN2のドレインとの接続ノードに接続されている。トランジスタN6のゲートは、トランジスタN1のドレインに接続されている。トランジスタN5bのソースは、抵抗R1bを介して接地端に接続されている。トランジスタN5bのゲートは、基準電圧V1の印加端に接続されている。トランジスタP1のソースは、トランジスタN1のドレインに接続されている。トランジスタP1のドレインは、接地端に接続されている。トランジスタP1のゲートは基準電圧V1の印加端に接続されている。内部電源電圧生成回路X20は、Nチャネル型MOS電界効果トランジスタN7と、Pチャネル型MOS電界効果トランジスタP2及びP3と、ツェナダイオードZD1と、を含む。トランジスタN7、P2、及び、P3はいずれもエンハンスメント型である。トランジスタP2及びP3のソース、並びに、トランジスタN7のドレインは、いずれも電源電圧VCCの印加端に接続されている。トランジスタP2のドレインは、トランジスタN6のドレインに接続されている。トランジスタP2及びP3のゲートは、トランジスタP2のドレインに接続されている。トランジスタP3のドレイン及びトランジスタN7のゲートは、いずれもツェナダイオードZD1のカソードに接続されている。ツェナダイオードZD1のアノードは、接地端に接続されている。トランジスタN7のソースは、内部電源電圧Vregの印加端に接続されている。参照電圧生成回路Y10は、Nチャネル型MOS電界効果トランジスタN8及びN9とバッファBUFを含む。トランジスタN8はデプレッション型であり、トランジスタN9はエンハンスメント型である。トランジスタN8のドレインは、内部電源電圧Vregの印加端に接続されている。トランジスタN8のゲート及びソースは、トランジスタN9のゲート及びドレインと接続されている。トランジスタN9のソースは、接地端に接続されている。バッファBUFの非反転入力端は、電圧Vcの印加端トランジスタN8のソースとトランジスタN9のドレインとの接続ノードに接続されている。バッファBUFの反転入力端-は、バッファBUFの出力端に接続されている。バッファBUFの出力端は、参照電圧Vrefの印加端に接続されている。プリチャージ回路Y20は、Nチャネル型MOS電界効果トランジスタN10と、Pチャネル型MOS電界効果トランジスタP4~P6と、を含む。トランジスタN10及びP4~P6は、いずれもエンハンスメント型である。トランジスタP4及びP5のソース、並びに、トランジスタN10のドレインは、いずれも内部電源電圧Vregの印加端に接続されている。トランジスタP4のドレインは、トランジスタN5bのドレインに接続されている。トランジスタP4及びP5のゲートは、トランジスタP4のドレインに接続されている。トランジスタP5のドレイン及びトランジスタN10のゲートは、いずれもトランジスタP6のソースに接続されている。トランジスタP6のドレインは、接地端に接続されている。トランジスタP6のゲートは、電圧V2aの印加端トランジスタN5aのソースと抵抗R1aとの接続ノードに接続されている。トランジスタN10のソースは、電圧VCの印加端に接続されている。<基準電流生成回路>基準電流生成回路X10において、トランジスタN1~N4及びP1は、デプレッション型のトランジスタN1を用いて基準電圧V1を生成する基準電圧生成部X11いわゆるデプレッション型基準電圧源に相当する。また、トランジスタN5a、N5b及びN6、並びに、抵抗R1a及びR1bは、基準電圧V1から基準電流I2a及びI2bを生成する電圧/電流変換部X12に相当する。基準電圧生成部X11で消費される電流I1は、電源電圧VCCに依存することなく非常に小さい電流値0.1μA程度にバイアスされている図6の上段を参照。従って、基準電圧生成部X11は、電源電圧VCCが高くなっても、電流I1の増大を招くことなく、トランジスタN1のソースとトランジスタN2のドレインとの接続ノードから一定の基準電圧V1を出力し続けることができる図6の下段を参照。そこで、基準電流生成回路X10は、基準電圧生成部X11の上記特性を利用し、基準電圧V1を電圧/電流変換することによって、基準電流I2a及びI2bを生成する構成とされている。このような構成を採用すれば、図9の従来構成と異なり、抵抗値を大きく設定することなく、基準電流生成回路X10の消費電流を低減することができるので、基準電流生成回路X10の回路規模縮小と低消費電流化のトレードオフを解消することが可能となる。例えば、従来構成と同程度の消費電流値を実現するのであれば、基準電流生成回路X10の回路規模を従来構成の約1/3まで縮小することが可能となる。また、基準電圧生成部X11は、電源電圧VCCの印加端とトランジスタN1のドレインとの間に、ゲートとソースが接続された複数のデプレッション型トランジスタN3a~N3eを含む。このような構成とすることにより、トランジスタN1及びN3a~N3eに各々印加される電圧を分散して、回路全体としての耐圧を高めることが可能となる。特に、低暗電流化と高耐圧化の両方が要求される車載デバイス用電源として、LDOレギュレータIC100を用いる場合には、上記の構成が非常に有効であると言える。また、基準電圧生成部X11は、トランジスタN2のソースと接地端との間に、ゲートとドレインが接続されたトランジスタN4を含んでいる。このような構成とすることにより、基準電圧V1をトランジスタN4のゲートソース間電圧VgsN4だけ嵩上げすることができる。また、電圧/電流変換部X12は、ゲートが基準電圧V1の印加端に接続されたトランジスタN5a及びN5bと、トランジスタN5a及びN5bのソースと接地端との間に各々接続された抵抗R1a及びR1bと、を含み、抵抗R1a及びR1bに流れる電流を基準電流I2a及びI2bとして出力する。このような構成とすることにより、抵抗R1aには、基準電圧V1をトランジスタN5aのゲートソース間電圧VgsN5aだけ引き下げた電圧V2a=V1-VgsN5aが印加され、抵抗R1bには、基準電圧V1をトランジスタN5bのゲートソース間電圧VgsN5bだけ引き下げた電圧V2b=V1-VgsN5bが印加される。ここで、トランジスタN4とトランジスタN5a及びN5bとは、半導体基板上でペア性が取れるようにレイアウトされている。このような構成とすることにより、トランジスタN4のゲートソース間電圧VgsN4と、トランジスタN5a及びN5bのゲートソース間VgsN5a及びVgsN5bとを同一値として、抵抗R1a及びR1bに各々印加される電圧V2a及びV2bをトランジスタN2のゲートソース間電圧VgsN2すなわちデプレッション型基準電圧源N1及びN2のみで設定される電圧値とほぼ一致させることが可能となる。基本的に、基準電圧生成部X11で生成される基準電圧V1は、その温度特性がフラットである。また、トランジスタN4及びN5のペア性を確保することによって、トランジスタN4及びN5のばらつきは、相対的にキャンセルされている。従って、基準電圧V1を電圧/電流変換することにより、温度特性のフラットな基準電流I2a及びI2bを生成することが可能となる。ところで、デプレッション型トランジスタは、その構造上素子耐圧が低いので、電圧変動の大きい場所や高電圧の印加される場所には本来使用しにくい素子である。そこで、基準電圧生成部X11は、ソースがトランジスタN1のドレインに接続されて、ドレインが接地端に接続されて、ゲートが基準電圧V1の印加端に接続されたトランジスタP1を有する構成とされている。なお、トランジスタP1としては、高耐圧例えば60V耐圧のPDMOSFETを用いればよい。このような構成とすることにより、トランジスタN1のドレイン端子電圧V3ないしは、B/L[BuriedLayer]のコンタクト端子電圧は、図7で示したように、最大でも基準電圧V1からトランジスタP1のゲートソース間電圧VgsP1の分だけ高い電圧=V1VgsP1までしか上がらない。従って、トランジスタP1を挿入することにより、トランジスタN1のドレイン端子電圧V3ないしは、B/Lのコンタクト端子電圧を素子耐圧以下にクランプすることが可能となる。また、先にも述べた通り、電源電圧VCCの印加端とトランジスタN1のドレインとの間には、複数のデプレッション型トランジスタN3a~N3eが直列接続されている。そこで、トランジスタP1のソースは、電源電圧VCCの印加端ではなく、トランジスタN3eのソースとトランジスタN1のドレインとの接続ノードに接続されている。このような構成とすることにより、トランジスタP1に流れる電流を制限することが可能となる。また、電圧/電流変換部X12は、ゲートがトランジスタN1のドレインに接続され、ソースがトランジスタN5aのドレインに接続されたトランジスタN6を含む。なお、トランジスタN6としては、高耐圧例えば60V耐圧のNDMOSFETを用いればよい。このような構成とすることにより、トランジスタN5aのドレイン端子電圧V4は、電源電圧VCCに依らず、トランジスタN1のドレイン端子電圧V3からトランジスタN6のゲートソース間電圧VgsN6だけ低い電圧=V3-VgsN6にプリレギュレートされる。<内部電源電圧生成回路>内部電源電圧生成回路X20において、トランジスタP2及びP3は、電源電圧VCCの供給を受けて基準電流I2aに応じたミラー電流I3を生成するカレントミラーを形成する。ミラー電流I3は、ツェナダイオードZD1を介して接地端に流し込まれる。ツェナダイオードZD1のカソード電圧V5は、トランジスタN7のゲートに供給される。従って、トランジスタN7のソースには、ツェナダイオードZD1のカソード電圧V5からトランジスタN7のゲートソース間電圧VgsN7だけ低い内部電源電圧Vreg=V5-VgsN7が現れる。なお、トランジスタP2及びP3、並びに、トランジスタN7としては、高耐圧例えば60V耐圧のPDMOSFET及びNDMOSFETを用いればよい。<参照電圧生成回路>参照電圧生成回路Y10において、トランジスタN8及びN9は、デプレッション型のトランジスタN8を用いて電圧VC=参照電圧Vrefを生成する参照電圧生成部Y11いわゆるデプレッション型基準電圧源に相当する。バッファBUFは、電圧VCを参照電圧Vrefとして出力する。参照電圧生成部Y11で消費される電流I4は、内部電源電圧Vregに依存することなく非常に小さい電流値0.1μA程度にバイアスされており、低消費電流化には好適である。しかしながら、電流I4が小さいということは、LDOレギュレータIC100の動作時において、参照電圧生成部Y11が非常に高いインピーダンス成分となることを意味している。言い換えれば、LDOレギュレータIC100の起動時において、参照電圧生成部Y11に十分な電流I4が流れ始めるまでの時間参照電圧Vrefの起動時間が長いということを意味する。特に、LDOレギュレータIC100が低温状態下で使用される場合には、電流I4がさらに小さくなるので、参照電圧Vrefの起動には、より長時間を要することになる。<プリチャージ回路>そこで、参照電圧生成ブロック102は、内部電源電圧Vregの供給を受けてLDOレギュレータIC100の起動時に参照電圧Vrefのプリチャージ起動補助を行うプリチャージ回路Y20を含む。プリチャージ回路Y20において、トランジスタP4及びP5は、内部電源電圧Vregの供給を受けて基準電流I2bに応じたミラー電流I5を生成するカレントミラーを形成する。ミラー電流I5は、トランジスタP6を介して接地端に流し込まれる。トランジスタP6のソースには、トランジスタP6のゲートに印加されるバイアス電圧V2aからトランジスタP6のゲートソース間電圧VgsP6だけ高い電圧VA=V2aVgsP6が現れる。電圧VAは、トランジスタN10のゲートに供給される。従って、トランジスタN10のソースには、電圧VAよりもトランジスタN10のゲートソース間電圧VgsN10だけ低い電圧VB=VA-VgsN10=V2aVgsP6-VgsN10が現れる。従って、トランジスタP6及びN10のゲートソース間電圧VgsP6及びVgsN10を揃えると共に、半導体基板上におけるトランジスタP6及びN10のペア性を確保しておけば、電圧VBはバイアス電圧V2aとほぼ一致する。すなわち、トランジスタP6及びN10は、いわゆる一石バッファとして、バイアス電圧V2aを参照電圧生成回路Y10に伝達する。なお、トランジスタP6及びN10としては、電界効果トランジスタに代えてバイポーラトランジスタを用いても構わない。LDOレギュレータIC100の起動時には、参照電圧生成回路Y10よりも先に、プリチャージ回路Y20のカレントミラーP4及びP5が動作を開始し、それに次いで一石バッファP6及びN10が動作を開始する。トランジスタP6のゲートには、LDOレギュレータIC100に含まれる回路ブロックのうちで最も早く起動する内部電源電圧生成ブロック101からバイアス電圧V2aが印加される。先にも述べたように、このバイアス電圧V2aは、一石バッファP6及びN10を介して参照電圧生成回路Y10より具体的には電圧VCの印加端に伝達される。バッファBUFの入力段は、Nチャネル型電界効果トランジスタで形成されている。この場合、バイアス電圧V2aは、電圧VC延いては参照電圧Vrefの最終的な目標値よりも低く設定しておくとよい。このような設定を行うことにより、参照電圧生成回路Y10の起動中V2a>VCには、バイアス電圧V2aを用いて参照電圧Vrefのプリチャージ起動補助が行われる一方、参照電圧生成回路Y10の起動完了後V2a<VCには、バイアス電圧V2aよりも電圧VCが優先となり、バッファBUFは電圧VCを参照電圧Vrefとして出力するようになる。従って、LDOレギュレータIC100の起動時にのみ、プリチャージ回路Y20を用いて参照電圧Vrefのプリチャージ起動補助を適切に行うことが可能となる。<その他の変形例>なお、本明細書中に開示されている種々の技術的特徴のうち、第1の技術的特徴出力トランジスタのリーク電流抑制と低消費電流化とのトレードオフを解消するための技術については、車載用LDOレギュレータICのみならず、出力トランジスタを用いる電源装置全般民生用スイッチングレギュレータICなどにも適用することが可能である。また、本明細書中に開示されている種々の技術的特徴のうち、第2の技術的特徴基準電流生成回路の小型化と低消費電流化とのトレードオフを解消するための技術については、車載用LDOレギュレータICに搭載される基準電流生成回路のみならず、他の用途に供される基準電流生成回路全般に適用することが可能である。また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。