"複数のビット線と複数のワード線との各々が交差し、交差した部分に不揮発性メモリセルが配置されたメモリセルアレイと、前記ビット線毎に設けられ、前記ワード線により選択された当該メモリセルに書き込むデータまたは前記メモリセルから読み出したデータを記憶するラッチを含むページバッファと、を備え、前記ページバッファは、選択ワード線に接続される前記不揮発性メモリセルからのデータを読み出す前に、前記選択ワード線に隣接し、前記不揮発性メモリセルより後に書き込んだ不揮発性メモリセルが接続される隣接ワード線に接続された不揮発性メモリセルがオンする際の前記隣接ワード線の電圧を、不揮発性メモリセル間における隣接するフローティングゲート間の容量をスケーリングした容量値を持つ第1の容量と、前記フローティングゲートの対接地間の容量をスケーリングした容量値を持つ第2の容量との並列接続からなるレプリカ容量に記憶し、前記レプリカ容量に記憶された前記隣接ワード線の電圧値に応じて、前記選択ワード線に接続された前記不揮発性メモリセルからのデータの前記ラッチにおける判定時刻を可変とする、ことを特徴とする半導体記憶装置。前記ラッチは、データが入力されるデータ入力端子と入力されるデータをラッチするクロックが入力されるクロック入力端子を有し、前記ビット線の電位の変化に応じてオンまたはオフが制御されるスイッチが、前記レプリカ容量の前記第1の容量と前記第2の容量との間に設けられ、前記レプリカ容量は、前記スイッチがオンすると、前記第1の容量に前記隣接ワード線の電圧に応じて蓄積された電荷を第2の容量に転送し、前記クロックの前記ラッチへの入力を可変にする、ことを特徴とする請求項1に記載の半導体記憶装置。前記データ入力端子には、前記不揮発性メモリセルからのデータが入力され、前記クロック入力端子には、記憶された前記隣接ワード線の電圧値に応じて遅延された前記クロックが入力される、ことを特徴とする請求項2に記載の半導体記憶装置。前記データ入力端子には、前記不揮発性メモリセルの保持するデータに応じて予め設定されるデータが入力され、前記クロック入力端子には、前記不揮発性メモリセルからのデータの変化を、記憶された前記隣接ワード線の電圧値に応じて早めることにより生成される前記クロックが入力される、ことを特徴とする請求項2に記載の半導体記憶装置。選択ワード線の電圧を増減させ、被対象メモリセルの状態が変化する閾値となるワード線電圧またはこれをスケーリングした電圧を容量に保持することを特徴とする半導体記憶装置。被読み出しメモリセルに影響を及ぼす他のメモリセル群のうちの一部またはすべてを補正対象メモリセルとし、被読み出しメモリセルおよび補正対象メモリセル群の関係をスケーリングしたレプリカを、容量結合ネットワークで構成することを特徴とする半導体記憶装置。前記容量結合ネットワークは電気的に切り替えることができることを特徴とする請求項6に記載の半導体記憶装置。メモリセルのワード線電圧をスケーリングした電圧を出力し、電気的にスケーリングの係数を切り替えることができるレプリカワード線ドライバを有することを特徴とする請求項5から請求項7いずれか一項に記載の半導体記憶装置。特許文献1記載の不揮発性半導体記憶装置は、隣接するフローティングゲート間における容量カップリング作用に対する補償を行いながら、選択ワード線ワード線WLnとするに接続された不揮発性メモリセルからデータを読み出す。この容量カップリングに対する補償は、隣接ワード線ワード線WLn1とするに接続された不揮発性メモリセルの状態を検出し、この状態がフローティングゲート間の容量カップリングにどの程度作用するかを決定する処理を含んでいる。具体的には、ワード線WLnに接続された不揮発性メモリセルが読み出し対象の場合、ワード線WLn1に接続された不揮発性メモリセルを選択して、ページバッファのラッチにデータを書き込む。ラッチに書き込まれたデータにより、ワード線WLn1に接続された不揮発性メモリセルに記憶されたデータ不揮発性メモリセルが2値データを記憶する場合、データ1であるかデータ0であるかを、各ページバッファのラッチにおいて判定する。つまり、ワード線WLn1に接続された不揮発性メモリセル対して実行する読み出し動作により、ワード線WLn1に接続された不揮発性メモリセルに記憶されたデータを、2つの状態データ1の場合、状態A、データ0の場合、状態Bとするとして特定する。そして、ワード線WLnに接続された不揮発性メモリセルからのデータ読み出し動作は、ワード線WLnに読み出し電圧Vread,ワード線WLn1に状態Aに応じて読み出し電圧VreadXを与えて、まず1回目の読み出し動作が行われる。次に、ワード線WLnに読み出し電圧Vread,ワード線WLn1に状態Bに応じて読み出し電圧VreadXを与えて、2回目の読み出し動作が行われる。これらの2回のデータ読み出し動作において、ワード線WLn1に接続された不揮発性メモリセルが状態Aである場合、状態Bに対応する結果は無視され、状態Bである場合、状態Aに対応する結果は無視される。このように、特許文献1記載の不揮発性半導体記憶装置は、フローティングゲート間の容量カップリング作用に対する補償を行いながら、ワード線WLnに接続された不揮発性メモリセルからデータを読み出す。しかしながら、状態A、Bに応じて判定を2度行う必要があり、選択ワード線に接続された不揮発性メモリセルの判定に時間を要するという問題があった。また、WLn1に接続された不揮発性メモリセルにおける閾値電圧を、状態A、Bという2つの状態として特定する。そのため、各状態において、不揮発性メモリセルにおける閾値電圧はメモリセル毎に異なるにも関わらず、1つの状態としてしか特定されない。つまり、隣接メモリセルの閾値電圧がフローティングゲート間の容量カップリングに反映されないため、フローティングゲート間の容量カップリング作用に対する補償の精度において劣るという問題があった。そこで本発明が解決しようとする課題は、フローティングゲート間の容量カップリング作用に対する補償を行う場合に、選択ワード線に接続された不揮発性メモリセルのデータ判定を、補償を行わない従来のデータ判定と同程度の時間で行うことができ、かつ、補償の精度を向上させた半導体記憶装置を提供することにある。本発明の半導体記憶装置は、複数のビット線と複数のワード線との各々が交差し、交差した部分に不揮発性メモリセルが配置されたメモリセルアレイと、前記ビット線毎に設けられ、前記ワード線により選択された当該メモリセルに書き込むデータまたは前記メモリセルから読み出したデータを記憶するラッチを含むページバッファと、を備え、前記ページバッファは、選択ワード線に接続される前記不揮発性メモリセルからのデータを読み出す前に、前記選択ワード線に隣接し、前記不揮発性メモリセルより後に書き込んだ不揮発性メモリセルが接続される隣接ワード線に接続された不揮発性メモリセルがオンする際の前記隣接ワード線の電圧を、不揮発性メモリセル間における隣接するフローティングゲート間の容量をスケーリングした容量値を持つ第1の容量と、前記フローティングゲートの対接地間の容量をスケーリングした容量値を持つ第2の容量との並列接続からなるレプリカ容量に記憶し、前記レプリカ容量に記憶された前記隣接ワード線の電圧値に応じて、前記選択ワード線に接続された前記不揮発性メモリセルからのデータの前記ラッチにおける判定時刻を可変とする、ことを特徴とする。また、本発明の半導体記憶装置は、前記ラッチが、データが入力されるデータ入力端子と入力されるデータをラッチするクロックが入力されるクロック入力端子を有し、前記ビット線の電位の変化に応じてオンまたはオフが制御されるスイッチが、前記レプリカ容量の前記第1の容量と前記第2の容量との間に設けられ、前記レプリカ容量は、前記スイッチがオンすると、前記第1の容量に前記隣接ワード線の電圧に応じて蓄積された電荷を第2の容量に転送し、前記クロックの前記ラッチへの入力を可変にする、ことを特徴とする。また、本発明の半導体記憶装置は、前記データ入力端子には、前記不揮発性メモリセルからのデータが入力され、前記クロック入力端子には、記憶された前記隣接ワード線の電圧値に応じて遅延された前記クロックが入力される、ことを特徴とする。また、本発明の半導体記憶装置は、前記データ入力端子には、前記不揮発性メモリセルの保持するデータに応じて予め設定されるデータが入力され、前記クロック入力端子には、前記不揮発性メモリセルからのデータの変化を、記憶された前記隣接ワード線の電圧値に応じて早めることにより生成される前記クロックが入力される、ことを特徴とする。本発明の半導体記憶装置は、メモリセルからデータを読み出す動作において、レプリカ容量の第1の容量に書き込まれた隣接するメモリセルがオンするときのワード線の電圧に応じて、被読み出しデータの読み出し動作時にDC的、またはAC的に補正を行う。そのため、容量カップリングに対する補償を行わない従来の判定と同程度の時間で、補償の精度を向上させた半導体記憶装置を提供することができる。以下、図面を参照して、本発明の実施の形態について説明する。図1は、本発明の一実施形態による不揮発性半導体記憶装置10であるNAND型EEPROMの構成例を示す概略ブロック図である。また、図2は、図1におけるメモリセルアレイ11、及びページバッファ群13の構成例を示す図である。メモリセルアレイ11は、図2bに示すように、複数のフローティングゲート型のトランジスタ、すなわち電気的書き換え可能な不揮発性メモリセルMCn-1~不揮発性メモリセルMCn2をカラム方向列方向に直列接続したNANDセルストリングから構成される。なお、図2において、NANDセルストリングにおけるメモリセル数は4個であるが、これは例示であり、メモリセル数は8、16等であってもよい。また、メモリセルアレイ11は、NOR型のセルストリングで構成されてもよい。また、他のメモリシステムであっても、メモリセル間の相互作用があり、WL電圧ワード線WLの電圧が閾値に達すると、メモリセル状態の変化を検知できるシステムであればよい。また、このNANDセルストリングは、メモリセルアレイ11において、ロウ方向行方向にビット線各々に対応して配置される。図2において、ビット線としてビット線BLmを示している。ただし、これは例示であり、通常ビット線の本数は外部から入力されるカラムアドレスのビット数と、外部から入力されるデータのビット数によって決まる数である。メモリセルアレイ11は、このように複数のNANDセルストリングから構成される。また、このメモリセルアレイ11の構成において、同一行に配置された不揮発性メモリ各々のゲートには、ビット線BLmに直交するワード線WLワード線WLn-1~WLn2が接続されている。1本のワード線WLにより選択される不揮発性メモリセルMCの範囲が書き込み及び読み出しの単位となる1ページである。セルトランジスタ不揮発性メモリセルMCは、それぞれ保持するデータに応じた閾値電圧を持っている。NAND型EEPROMの場合は、通常、セルトランジスタがディプレッション型Dタイプになっている状態を1データの保持状態消去状態、セルトランジスタがエンハンスメント型Eタイプになっている状態を0データの保持状態書込み状態と定義している。また、1データが保持されているセルトランジスタの閾値電圧を正方向にシフトさせ、0データを保持するようにすることを書込み動作と呼ぶ。一方、0データが保持されているセルトランジスタの閾値電圧を負方向にシフトさせ1データを保持するようにすることを消去動作と呼ぶ。図1に戻り、ページバッファ群13は、ページ単位のデータの書き込み及び読み出しを行うため、ビット線BL毎に設けられたページバッファPB後述の複数から構成されている。ページバッファ群13におけるページバッファPBの各々は、それぞれのビット線に接続される。ページバッファPB各々は、接続されたビット線の電位を判定し、さらに、内部に有するラッチ回路ラッチにおいて、メモリセルから読み出したデータを確定し、この確定したデータを保持する。また、ページバッファPB各々は、カラムデコーダ15により選択され、確定したデータを入出力回路17に対して出力する。ロウデコーダ14は、アドレスレジスタ19が保持するページアドレスPAをデコーディングし、ワード線WLに対して、動作モードに応じた電圧レベル選択ワード線には読み出し電圧Vread、非選択ワード線にはパス電圧Vpassを供給する。カラムデコーダ15は、メモリセルアレイ11のビット線BL及びページバッファPBの選択を行う。電圧生成回路16は、不揮発性メモリセルMCに対するデータの書き換え、消去及び読み出しに用いられる各種電圧を電源電圧から昇圧動作等により生成する。入出力回路17は、外部から供給されるアドレスをアドレスレジスタ19へ出力し、外部から供給されるコマンドを示すコマンドデータをコマンドレジスタ18へ出力し、外部から入力される制御信号を制御回路20へ出力する。また、入出力回路17は、外部から入力されるデータをページバッファ群13のページバッファ各々へ出力、あるいはページバッファ群13を介し、不揮発性メモリセルMCから読み出されたデータを外部に出力する。アドレスレジスタ19は、入出力回路17から入力されるアドレスを保持し、保持したアドレスをロウデコーダ14及びカラムデコーダ15へ出力する。コマンドレジスタ18は、入出力回路17から入力されるコマンドデータを保持し、制御回路20に供給する。制御回路20は、入出力回路17から入力する制御信号及びコマンドレジスタ18から供給されるコマンドデータにより、不揮発性メモリセルMCに対するデータの書き込み、読み出し、消去などの動作、及びベリファイの動作の制御を行う。例えば、制御信号は、外部クロック信号、チップイネーブル信号、コマンドラッチイネーブル信号、アドレスラッチイネーブル信号、書き込みイネーブル信号、読み出しイネーブル信号などである。制御回路20は、これらの制御信号により、コマンドデータの示す動作モードに応じて、各回路に対して内部制御信号を出力する。また、制御回路20は、ページバッファ群13における全てのページバッファのラッチに書き込まれたデータを基に、データ書き込みが成功したか否か、あるいはデータ消去が成功したか否か等を、判定する。次に、図1におけるメモリセルアレイ11、及びページバッファ群13の詳細な構成及び動作について、図2~図4を参照しつつ説明する。図3は、読み出し動作におけるページバッファPBの動作を説明するための図である。また、図4は、読み出し動作におけるページバッファPBの動作上の問題点を説明するための図である。図2aに示すように、データ読み出し動作においては、ロウデコーダ14がワード線WLnを選択し、選択されたワード線WLnに接続された複数の不揮発性メモリセルからのデータが、ページバッファ群13の各ページバッファPBに入力される。各ページバッファPBにおいては、選択された不揮発性メモリがデータ1を保持するか消去セルであるか、データ0を保持するかプログラムされたセルであるかのいずれかが判定される。レプリカワード線ドライバ14rdは、ページバッファPBにおける判定のタイミングを規定する基準信号となるダミーワード信号Vwl_replicaをダミーワード線DWLに対して出力する回路である。このダミーワード線DWLは、その長さ方向においてページバッファ群13の各ページバッファPBに接続される。ダミーワード線の構成については例示であり、特にワード線WLの遷移時間が十分にゆっくりの場合は、ダミーワード線の時定数が異なっていても動作上問題がなく、線の幅、長さ、容量値の自由度が高くなる。また、ダミーワード線DWLにつながるレプリカ容量群は不揮発性メモリセルの代替に半導体プロセスにおいて形成可能な他の容量であってもよい。レプリカワード線ドライバ14rdは、ワード線WLに接続された不揮発性メモリセル各々のゲートに読み出し電圧Vwlがロウデコーダ14のワード線ドライバ14dから入力されるタイミングと同一のタイミングで、ダミーワード信号Vwl_replicaがページバッファ群13を構成する各ページバッファPBに入力されるように構成される。例えば、レプリカワード線ドライバ14rdの出力配線であるダミーワード線DWLは、ワード線WLと同様の抵抗値、及び容量値を有するように、メモリセルアレイ11におけるワード線と同様の幅、長さを有している。また、ダミーワード線DWLには、ワード線WLに接続される不揮発性メモリセルMCと同数の不揮発性メモリセルが、ワード線WLと同様の構成により接続される。このようにして、各ページバッファPBにおいて、ダミーワード信号Vwl_replicaのレプリカワード線ドライバ14rdからの遅延時定数と、ページバッファPBに接続される不揮発性メモリセルのゲートへ入力される読み出し電圧Vwlのワード線ドライバ14dからの時定数とが等しくなるように設定される。図2bは、ワード線ドライバ14dが読み出し電圧Vwlをワード線WLn選択ワード線に出力して不揮発性メモリセルMCnを選択する場合を示している。このとき、不揮発性メモリセルMCnとNANDセルストリングを構成する他の不揮発性メモリセル不揮発性メモリセルMCn-1、不揮発性メモリセルMCn1、不揮発性メモリセルMCn2のゲート各々には、ロウデコーダ14からパス電圧Vpassが入力される。ロウデコーダ14が、ワード線非選択ワード線にパス電圧Vpassを出力することにより、これらの不揮発性メモリセル各々は、データ1、データ0のいずれのデータを保持する場合であっても、オン状態となる。従って、ビット線BLmをハイレベルHレベルにプリチャージし、ロウデコーダ14からパス電圧Vpass,及び読み出し電圧Vwlを、NANDセルストリングに与える。これにより、選択された不揮発性メモリセルMCnがデータ1を保持する場合、ビット線BLmはロウレベルLレベルにディスチャージされ、選択された不揮発性メモリセルMCnがデータ0を保持する場合、ビット線BLmはHレベルを維持する。ページバッファPBは、このビット線BLmの電位の変化を検出し、選択された不揮発性メモリセルMCnがデータ1、データ0のいずれかを保持しているかの判定を行う。ページバッファ群13における複数のページバッファPB各々は、図2bに示すように、コンパレータCOMP、ラッチLT、トランジスタ31、トランジスタ32、及びトランジスタ33を含んで構成される。ここで、トランジスタ31は、Pチャネル型MOSMetalOxideSemiconductorトランジスタである。一方、トランジスタ32、及びトランジスタ33は、Nチャネル型MOSトランジスタである。また、ラッチLTは、例えば周知のD型フリップフロップであり、データ入力端子DI、クロック入力端子CLK、データ出力端子Q、及びデータ出力端子nQを有している。トランジスタ31は、ソースが電源配線に接続され、ゲートが制御信号P_Biasの配線に接続され、ドレインがトランジスタ32のドレインに接続されている。トランジスタ32は、ドレインがトランジスタ31のドレインに接続され、ゲートが制御信号BL_Biasの配線に接続され、ソースがトランジスタ33のドレインに接続されている。トランジスタ33は、ドレインがトランジスタ32のソースに接続され、ゲートが制御信号BL_Dischargeの配線に接続され、ソースが接地されている。トランジスタ31のドレインとトランジスタ32のドレインとの共通接続点は、ラッチLTのデータ入力端子DIに接続される。このデータ入力端子DIへの入力信号をセンス信号Sensemと呼ぶものとする。また、トランジスタ32のソースとトランジスタ33のドレインとの共通接続点は、ビット線BLmに接続される。トランジスタ31,32,33は、ビット線BLを介してのメモリセル電流を検知し、センス信号Senseの電圧を出力する、電流電圧変換型の増幅回路の代表的な方式を例示しており、他の差動方式などに代えてもよい。コンパレータCOMPは、正転入力端子がダミーワード線DWLに接続されてダミーワード信号Vwl_replicaが入力され、反転入力端子-が図1に示す電圧生成回路16に接続されて基準電圧Vref_Replicaが入力される。コンパレータCOMPの出力は、ラッチLTのクロック入力端子CLKに接続される。コンパレータCOMPは、ダミーワード信号Vwl_replicaの電位が基準電圧Vref_Replica以上になるとHレベルのデータラッチ信号DataLatをラッチLTのクロック入力端子CLKに対して出力する。ラッチLTは、Hレベルのデータラッチ信号DataLatが入力されると、センス信号Sensemをラッチし、ラッチした信号を、選択した不揮発性メモリセルMCnが保持するデータ信号Datamとしてデータ出力端子nQから出力する。次に、図3を用いて、読み出し動作におけるページバッファPBの動作の説明を行う。なお、図3に示すタイミングチャートの右側の図は、不揮発性メモリセルの閾値電圧の分布を概略的に示している。閾値電圧の分布は、不揮発性メモリセルMCnが読み出し動作に先立つ書き込み動作においてプログラムされて閾値電圧Vth2を有するセルとなっている場合データ0を保持するオフセルである場合と、プログラムされず閾値電圧Vth1を有する消去セルである場合データ1を保持するオンセルである場合について示している。また、閾値分布において、オフセルの閾値電圧分布とオンセルの閾値電圧分布の中央付近を基準閾値電圧Vrefで示している。ページバッファPBにおいては、この基準閾値電圧Vrefより高い閾値電圧を有する不揮発性メモリセルがデータ0を保持し、この基準閾値電圧Vrefより低い閾値電圧を有する不揮発性メモリセルがデータ1を保持していると判定される。電圧生成回路16が生成する基準電圧Vref_Replicaは、この基準閾値電圧Vrefに対応してレベルが設定される。読み出し動作において、外部から読み出しを示すコマンドデータが入力され、コマンドレジスタ18に読み出しモードとするデータが設定され、このデータに基づいて制御回路20が各回路を制御する制御信号を出力する。初期状態においては、制御回路20は、制御信号BL_Bias、及び制御信号BL_DischargeをLレベルとし、制御信号P_BiasをHレベルとしている。不揮発性メモリセルMCnからデータを読み出す際、制御回路20は、まず制御信号P_BiasをLレベルに、制御信号BL_BiasをHレベルに、それぞれ変化させる。これにより、トランジスタ31及びトランジスタ32がオン状態となり、ビット線BLmがHレベルにプリチャージされる。また、センス信号SensemがHレベルとなり、ラッチLTの出力であるデータ信号DatamをLレベルとしてリセット処理を終了する。ロウデコーダ14は、不揮発性メモリセルMCnに接続される選択ワード線WLnに、図3に示す読み出し電圧Vwlを与える。なお、レプリカワード線ドライバ14rdは、ダミーワード信号Vwl_replicaをダミーワード線DWLに与える。このダミーワード信号Vwl_replicaは、上述した通り、図3に示す読み出し電圧Vwlと同じ電位変化をする信号である。また、ロウデコーダ14は、選択されたワード線WLn以外の全ての非選択ワード線ワード線WLn-1等に、電圧生成回路16が生成したパス電圧Vpassを印加し、非選択ワード線がゲートに接続された不揮発性メモリセルすべて不揮発性メモリセルMCn-1等をオン状態とする。次に、制御回路20は、制御信号BL_BiasをHレベルに維持したまま、制御信号P_BiasをHレベルに変化させ、トランジスタ31をオフ状態とする。この結果、選択ワード線WLnに接続される不揮発性メモリセルMCnに1データが書き込まれているとき、選択ワード線WLnの電位が閾値電圧Vth1以上になると、不揮発性メモリセルMCnがオン状態となり、ビット線BLmがLレベルに変化する。一方、不揮発性メモリセルMCnに0データが書き込まれているとき、選択ワード線WLnの電位が閾値電圧Vth2以上になると、不揮発性メモリセルMCnがオン状態となり、ビット線BLmがLレベルに変化する。コンパレータCOMPは、ダミーワード信号Vwl_replicaの電位が基準電圧Vref_Replica以上になると、Hレベルのデータラッチ信号DataLatをラッチLTのクロック入力端子CLKに対して出力する。ラッチLTは、Hレベルのデータラッチ信号DataLatが入力されると、センス信号Sensemをラッチするので、不揮発性メモリセルMCnがデータ1を保持する場合、データ1を保持するとともに、データ信号DatamをHレベルに変化させる。一方、ラッチLTは、不揮発性メモリセルMCnがデータ0を保持する場合、データ0を保持するとともに、データ信号DatamをLレベルに維持する。ところで、フローティングゲート対フローティングゲートの容量カップリング現象は、異なる時刻に書き込まれた隣接する不揮発性メモリセルの組の間で最も顕著に発生する。例えば、図2に示す場合、不揮発性メモリセルMCn-1、不揮発性メモリセルMCn、不揮発性メモリセルMCn1の順番に、そのフローティングゲートにデータに対応する所定の電圧が加えられて書き込みが行われる。このように書き込みを行う場合、不揮発性メモリセルMCから読み出す際の閾値電圧が書き込み時の閾値電圧と異なって見えることがある。この現象は、不揮発性メモリセルMCnに隣接する不揮発性メモリセルMCn1の容量カップリングに起因して生じる。つまり、不揮発性メモリセルMCnのデータを読み出す際に、不揮発性メモリセルMCn1からの容量カップリングは、ページバッファPBにおける不揮発性メモリセルMCnが保持するデータの読み間違いを生じ得るほどに、閾値電圧をシフトさせてしまうことがある。次に、図4を用いて、上述したページバッファPBの動作上の問題点を説明する。図4aにおいて、容量Cn1’は、不揮発性メモリセルMCnと不揮発性メモリセルMCn1との間におけるフローティングゲート間の容量を示している。また、容量Cn’は、不揮発性メモリセルMCnにおけるフローティングゲートの対接地間容量を示している。図4bに示すように、上記構成では、不揮発性メモリセルMCn1にデータ0が書き込まれると、容量Cn1’に起因する容量カップリング現象により、不揮発性メモリセルMCnの閾値電圧Vth1が基準閾値電圧Vref以上にシフトして閾値電圧Vth1’となってしまう可能性がある。この場合、ロウデコーダ14がワード線WLnに読み出し電圧Vwlを与えても、読み出し電圧Vwlが閾値電圧Vth1’以上にならなければ、不揮発性メモリセルMCnはオンしないため、センス信号Sensemビット線BLmの電位でもあるがLレベルになるのが遅れてしまう。一方、コンパレータCOMPは、ダミーワード信号Vwl_replicaが不揮発性メモリセルの基準閾値電圧Vrefに対応する基準電圧Vref_Replica以上になると、データラッチ信号DataLatをHレベルに変化させる。ラッチLTは、データラッチ信号DataLatがHレベルになると、センス信号Sensemのレベルをラッチするので、誤ったデータ0を保持するとともに、データ信号DatamをLレベルに維持する。このように、ページバッファPBには、不揮発性メモリセルMCnを選択してデータを読み出す場合に、選択される不揮発性メモリセルMCnに隣接する不揮発性メモリセルであって、後にデータが書き込まれた不揮発性メモリセルMCn1からの容量カップリング現象によりデータを誤判定する場合がある。そのため、本実施形態のページバッファPBは、この隣接不揮発性メモリセルからの容量カップリング現象による誤判定をなくすため、図5に示す構成を有している。[第1の実施形態]図5は、ページバッファPB1の構成例を示す図である。なお、図3と同一の部分には同一の符号を付し、その説明を省略する。ページバッファPB1は、図3に示すページバッファPBに対してさらに、スイッチSW1、スイッチSW2、トランジスタ51、トランジスタ52、容量Cn、及び容量Cn1を備えている。第1の実施形態では、選択ワード線WLnに接続される不揮発性メモリセルMCnのデータをページバッファPB1で読み出す際、不揮発性メモリセルMCnより後にデータ書き込みがされた隣接する選択ワード線WLn1に接続される不揮発性メモリセルMCn1によるディスターブを補正する。そのため、不揮発性メモリセルMCn1の閾値電圧に対応するワード線WLn1の電圧を容量Cn1に保持し、不揮発性メモリセルMCnのデータ判定に、この容量Cn1に蓄積された電荷を利用して補正を行う。図5に示すように、コンパレータCOMPの正転入力端子とダミーワード線DWLとの間に、スイッチSW1及び容量Cnが直列接続される。図5では、容量Cnにおいて、スイッチSW1に接続される一端を接続点Nd1、コンパレータCOMPの正転入力端子に接続される他端を接続点Nd2としている。スイッチSW1は、一端がダミーワード線DWLに接続され、他端が接続点Nd1に接続され、制御信号Vwlinにより開閉オンオフが制御される。図1に示す制御回路20が、制御信号VwlinをLレベルからHレベルに変化させると、Hレベルの期間において、ダミーワード線DWLと接続点Nd1とが接続され、接続点Nd1にダミーワード信号Vwl_replicaが入力される。以下では、接続点Nd1に補正ダミーワード信号CVwl’が入力されるものとする。また、制御信号VwlinがLレベルの期間、ダミーワード線DWLと接続点Nd1とは非接続とされる。スイッチSW2は、一端が接続点Nd1に接続され、他端が容量Cn1の一端に接続され、センス信号Sensemにより開閉が制御される。センス信号SensemがHレベルの期間、容量Cn1の一端と接続点Nd1とが接続され、センス信号SensemがLレベルの期間、容量Cn1の一端と接続点Nd1とは非接続とされる。トランジスタ51、及びトランジスタ52は、Nチャネル型MOSトランジスタである。トランジスタ51は、ドレインが接続点Nd1に接続され、ゲートが制御信号Initial1の配線に接続され、ソースが接地されている。図1に示す制御回路20が、制御信号制御信号Initial1をLレベルからHレベルに変化させると、Hレベルの期間において、トランジスタ51は接続点Nd1を接地する0Vへディスチャージする。トランジスタ52は、ドレインが接続点Nd2に接続され、ゲートが制御信号Initial2の配線に接続され、ソースが接地されている。図1に示す制御回路20が、制御信号制御信号Initial2をLレベルからHレベルに変化させると、Hレベルの期間において、トランジスタ52は接続点Nd2を接地する0Vへディスチャージする。また、トランジスタ52は、制御信号制御信号Initial2がLレベルの期間、接続点Nd2をフローティング状態とする。容量Cnは、一端が接続点Nd1に接続され、他端が接続点Nd2に接続される。容量Cn1は、一端がスイッチSW2に接続され、他端が接地される。ここで、容量Cn及び容量Cn1の容量値の比率Cn1/Cn;以下容量比率Crとするは、図4に示す容量Cn’及び容量Cn1’の容量値の比率Cn1’/Cn’;以下容量比率Cr’とすると略同一に設定される。図4に示す選択される不揮発性メモリセルMCnの閾値電圧Vth1は、隣接する不揮発性メモリセルMCn1が消去状態閾値電圧VLとするから書き込み状態閾値電圧VHとするに変化するにともない、閾値電圧Vth1’へ変化する。閾値電圧Vth1から閾値電圧Vth1’への変化量ΔVthは、容量比率Cr’を用いて表すと、ΔVth=VH-VL×Cr’/Cr’1の式で示される。そこで、ページバッファPB1において、まず、不揮発性メモリセルMCn1のデータが決定される時刻センス信号SensemがLレベルになる時刻のダミーワード信号Vwl_replicaのレベルここでは、V1とするを、容量Cn1に書き込む。次に、不揮発性メモリセルMCnのデータ判定の際、まず制御信号Initial1及びIniatial2がHレベルになり、接続点Nd1及び接続点Nd2が0Vにディスチャージされる。次に、制御信号Initial2をHレベルに維持したまま、制御信号Initial1をLレベルに変化させる。このとき、同時制御信号P_BiasをLレベルにしてトランジスタ31をオンさせ、センス信号SensemをHレベルにプリチャージする。これにより、補正ダミーワード信号CVwl’のレベルは、0VからV1×Cr/Cr1のレベルに上昇する。この後、制御信号Initial2をLレベルにすることにより、接続点Nd2は0Vのフローティング状態となる。次に、スイッチSW1に制御信号Vwlinを与え、ダミーワード線DWLと接続点Nd1とを接続する。このとき、ダミーワード信号Vwl_replicaはLレベルであるので、補正ダミーワード信号CVwl’は、上昇した電位であるV1×Cr/Cr1から0Vへ変化する。容量Cnは、この接続点Nd1の電位の変化を受けて、接続点Nd2を0Vから-V1×Cr/Cr1へ変化させる。これにより、接続点Nd2に接続されるコンパレータCOMPの正転入力端子に入力される信号以下、補正ダミーワード信号CVwl’’とするは、ダミーワード信号Vwl_replicaを-V1×Cr/Cr1分だけレベルを補正した信号となる。この補正レベルは、容量比率Cr、容量比率Cr’を等しく設定しているので、データを読み出す不揮発性メモリセルに隣接する不揮発性メモリセルの閾値電圧の変化ΔVth=VH-VL×Cr’/Cr’1と略同じ値となる。すなわち、ページバッファPB1は、容量Cn及び容量Cn1から構成されるレプリカ回路により、不揮発性メモリセルからのデータ読み出し動作におけるデータラッチ信号DataLatの出力時刻を、隣接する不揮発性メモリセルからの容量カップリングに応じて遅延させることができ、当該不揮発性メモリセルのデータが誤判定されることを回避できる。上記容量の構成については例示であり、メモリセルの容量結合構造や、データの書き込み順序などによって適したレプリカ容量結合ネットワークへと変更されるものである。また、メモリセルの容量値とレプリカ容量結合ネットワークの容量値は同一である必要はなく、スケーリング可能である。前記原理に比率を一致させればよい。別の表現をすると、被読み出しメモリセルに影響を及ぼす他のメモリセル群のうちの一部またはすべてを補正対象メモリセルとし、被読み出しメモリセルおよび補正対象メモリセル群の関係をスケーリングしたレプリカを、容量結合ネットワークで構成する。そして、各補正対象メモリセルに対応する容量図5では容量Cn1には、そのメモリセルの閾値に対応した電荷が蓄えられるような構成にする。また、容量結合ネットワークは電気的に調整できるようにしておくことができる。例えば、図5の容量Cn1に並列につながる容量をいくつか用意しておき、電気的なスイッチで切り替え容量値を可変とする、よく知られた方法で実現できる。図6は、ページバッファPB1の動作を説明するための図である。図6は、不揮発性メモリセルMCnからデータを読み出す際のページバッファPB1における各主要信号の波形を示している。図6を参照しつつ、不揮発性メモリセルMCnが保持するデータを読み出す際の動作について説明する。なお、図6において、最上段に読み出し電圧Vwlの波形を示しているが、そこには併せて不揮発性メモリセルの閾値電圧分布を示している。この閾値電圧分布において、不揮発性メモリセルMCnは書き込み動作において書込みがされなかった、データ1を保持する消去セルオンセルである。また、不揮発性メモリセルMCn1は、不揮発性メモリセルMCnの書き込み動作後の書き込み動作において、データ0が書き込まれたプログラムセルオフセルである。この不揮発性メモリセルMCn1の閾値電圧の変化を、●→○1で示している。一方、不揮発性メモリセルMCnの閾値電圧の変化は、●→○2で示している。この不揮発性メモリセルMCnの閾値電圧の変化は、上述の通り不揮発性メモリセルMCn1の閾値電圧が、●→○1と変化することによる容量カップリング作用によるものである。また、読み出し電圧Vwlの波形において、補正ダミーワード信号CVwl’、及び補正ダミーワード信号CVwl’’を、それぞれ波線、及び一点鎖線で示している。なお、これらの補正信号は、破線、または一点鎖線で示す期間以外に期間においては、ダミーワード信号Vwl_replicaと同じ電位にある。データ読み出し動作において、外部から読み出しを示すコマンドデータが入力され、コマンドレジスタ18に読み出し動作モードとするデータが設定され、このデータに基づいて制御回路20が各回路を制御する制御信号を出力する。初期状態においては、制御回路20は、制御信号BL_Bias、制御信号Initial1、制御信号Initial2、及び制御信号VwlinをLレベルとし、制御信号P_Bias、及び制御信号BL_DischargeをHレベルとしている。時刻t1において、制御回路20は、制御信号P_Bias、及び制御信号BL_DischargeをLレベルに変化させ、制御信号BL_Bias、制御信号Initial1、及び制御信号Initial2をHレベルに変化させる。これにより、トランジスタ31、及びトランジスタ32がオン状態となり、ビット線BLm及びセンス信号SensemがHレベルにプリチャージされる。また、ページバッファPB1における補正ダミーワード信号CVwl’、及び補正ダミーワード信号CVwl’’は0Vにディスチャージされる。時刻t2において、制御回路20は、制御信号BL_BiasをHレベルに維持したまま、制御信号P_Bias、及び制御信号VwlinをHレベルに、制御信号Initial1、及び制御信号Initial2をLレベルに変化させる。また、時刻t2に、ロウデコーダ14におけるワード線ドライバ14dは読み出し電圧Vwlをワード線WLn1に対して出力し、レプリカワード線ドライバ14rdは、ダミーワード信号Vwl_replicaをダミーワード線DWLに対して出力する。これにより、ページバッファPB1における補正ダミーワード信号CVwl’、及び補正ダミーワード信号CVwl’’は、ダミーワード信号Vwl_replicaと同様にHレベルに向かって変化する。また、センス信号Sensemは未だHレベルであるので、スイッチSW2は導通しており、容量Cn1の一端は、読み出し電圧Vwlとレベルが等しいダミーワード信号Vwl_replicaのレベルと同じレベルに充電され続ける。時刻t3において、コンパレータCOMPは、入力される補正ダミーワード信号CVwl’’の電位が基準電圧Vref_Replica以上になると、Hレベルのデータラッチ信号DataLatをラッチLTのクロック入力端子CLKに対して出力する。このとき、不揮発性メモリセルMCn1の閾値電圧は基準閾値電圧Vrefより高いレベルにあるので、不揮発性メモリセルはオンせず、ビット線BLmはプリチャージされたHレベルを維持している。そのため、センス信号Sensemは、Hレベルのまま維持されている。ラッチLTは、Hレベルのデータラッチ信号DataLatが入力されると、未だHレベルにあるセンス信号Sensemをラッチするので、データ0を保持するとともに、データ信号DatamをLレベルに維持する。時刻t4において、読み出し電圧Vwlが、不揮発性メモリセルMCn1の閾値電圧以上になると、不揮発性メモリセルMCn1はオンし、ビット線BLmはLレベルに変化する。また、センス信号SensemもLレベルに変化する。センス信号SensemがLレベルになると、スイッチSW2はオフする。これにより、容量Cn1の一端には、不揮発性メモリセルMCn1がオンするときの読み出し電圧Vwlが書き込まれる。時刻t5において、ロウデコーダ14におけるワード線ドライバ14dが読み出し電圧Vwlを0Vに、レプリカワード線ドライバ14rdがダミーワード信号Vwl_replicaを0Vにすると、制御回路20は、制御信号BL_Bias、及び制御信号VwlinをLレベルに、制御信号BL_DischargeをHレベルに変化させる。これにより、ページバッファPB1における補正ダミーワード信号CVwl’、及び補正ダミーワード信号CVwl’’は、0Vになる。また、ビット線BLmがLレベルにディスチャージされ、不揮発性メモリセルMCn1の選択動作が終了する。続いて、制御回路20は、制御信号Initial1、及び制御信号Initial2をHレベルに変化させる。これにより、ページバッファPB1における補正ダミーワード信号CVwl’、及び補正ダミーワード信号CVwl’’は0Vにディスチャージされる。時刻t6において、制御回路20は、制御信号Initial2をHレベルに、制御信号VwlinをLレベルに維持したまま、制御信号P_Bias、及び制御信号Initial1をLレベルに、制御信号BL_BiasをHレベルに変化させる。トランジスタ31、及びトランジスタ32がオン状態となり、ビット線BLm及びセンス信号SensemがHレベルにプリチャージされる。また、トランジスタ51がオフし、スイッチSW1が未だ導通していないので、容量Cn1の一端に蓄積されていた電荷が容量Cnに移動し、補正ダミーワード信号CVwl’のレベルが上昇する。これにより、容量Cnの両端子間に電位差上述の容量比率Crで示される電位差が生じる。時刻t7に、ロウデコーダ14におけるワード線ドライバ14dが読み出し電圧Vwlをワード線WLn1に対して出力し、レプリカワード線ドライバ14rdが、ダミーワード信号Vwl_replicaをダミーワード線DWLに対して出力する。また、制御回路20は、制御信号Initial2をLレベルに、制御信号VwlinをHレベルに変化させる。これにより、ページバッファPB1における補正ダミーワード信号CVwl’は、ダミーワード信号Vwl_replicaと同様にHレベルに向かって変化する。一方、補正ダミーワード信号CVwl’’は、補正ダミーワード信号CVwl’’から負のオフセットが加えられたレベル補正されたレベルからHレベルに向かって変化する。補正ダミーワード信号CVwl’’が補正されない場合、コンパレータCOMPに入力される補正ダミーワード信号CVwl’’は、ダミーワード信号Vwl_replicaと同じ波形の信号である。そのため、時刻t8においてコンパレータCOMPは、入力される補正ダミーワード信号CVwl’’の電位が基準電圧Vref_Replica以上になると、Hレベルのデータラッチ信号DataLatをラッチLTのクロック入力端子CLKに対して出力する。このとき、不揮発性メモリセルMCnの閾値電圧は隣接する不揮発性メモリセルMCn1からの容量カップリング作用により基準閾値電圧Vrefより高いレベルにある。そのため、不揮発性メモリセルMCnはオンせず、ビット線BLmはプリチャージされたHレベルを維持している。これにより、センス信号Sensemは、Hレベルのまま維持されている。ラッチLTは、Hレベルのデータラッチ信号DataLatが入力されると、未だHレベルにあるセンス信号Sensemをラッチするので、本来データ1であるにもかかわらず、誤ったデータ0を保持するとともに、データ信号DatamをLレベルに維持する。そして、時刻t9において、読み出し電圧Vwlが、不揮発性メモリセルMCnの閾値電圧以上になると、不揮発性メモリセルMCnはオンし、ビット線BLmはLレベルに変化する。また、センス信号SensemもLレベルに変化する。しかしながら、補正ダミーワード信号CVwl’’が補正されない場合、ラッチLTは、時刻t9に先立つ時刻t8においてHレベルのデータラッチ信号DataLatが入力されて、既にHレベルのセンス信号Sensemをラッチしているので、このLレベルのセンス信号Sensemをラッチすることができない。そのため、ラッチLTは、不揮発性メモリセルMCnが保持するデータが本来データ1であるにもかかわらず、誤ったデータ0を保持するとともに、データ信号DatamをLレベルに維持する。補正ダミーワード信号CVwl’’が補正される場合、コンパレータCOMPに入力される補正ダミーワード信号CVwl’’は、ダミーワード信号Vwl_replicaから不揮発性メモリセルMCn1からのカップリング量に応じてDC的なオフセットがついた信号である。そのため、時刻t8’においてコンパレータCOMPに入力される補正ダミーワード信号CVwl’’の電位が基準電圧Vref_Replica以上になるとき、既にセンス信号SensemはLレベルに変化している。時刻t8’において、コンパレータCOMPは、Hレベルのデータラッチ信号DataLatをラッチLTのクロック入力端子CLKに対して出力する。このとき、センス信号Sensemは、Lレベルに変化しているので、ラッチLTは、Lレベルのデータラッチ信号DataLatが入力されると、Lレベルに変化したセンス信号Sensemをラッチするので、本来データ1であるデータを、正しくデータ1として保持するとともに、データ信号DatamをHレベルに変化させる。時刻t10において、ロウデコーダ14におけるワード線ドライバ14dが読み出し電圧Vwlを0Vに、レプリカワード線ドライバ14rdがダミーワード信号Vwl_replicaを0Vにすると、制御回路20は、制御信号BL_Bias、及び制御信号VwlinをLレベルに、制御信号BL_DischargeをHレベルに変化させる。これにより、ページバッファPB1における補正ダミーワード信号CVwl’、及び補正ダミーワード信号CVwl’’は、0Vになる。また、ビット線BLmがLレベルにディスチャージされ、不揮発性メモリセルMCnからのデータ読み出し動作が終了する。[第2の実施形態]図7は、第2の実施形態におけるページバッファPB2の構成例を示す図である。なお、図5と同一の部分には同一の符号を付し、その説明を省略する。ページバッファPB2は、図5に示すスイッチSW1、スイッチSW2、トランジスタ31~33、容量Cn、容量Cn1、ラッチLTに加えて、スイッチ制御回路71、遅延回路72を備えている。第2の実施形態では、遅延回路72を利用して補正を時間軸で行う方式を示す。本実施形態において、不揮発性メモリセルは2bitのデータを保持する多値セルであり、保持するデータを閾地電圧の低い方からデータ11、01、00、10とする。また、読み出し電圧Vwlの上昇につれてラッチLTに入力する、不揮発性メモリセルの保持データを判定する際の基準データRef_Dataを、閾地電圧に対応させて11,01,00,10と変化させる。読み出し電圧Vwlが不揮発性メモリセルMCの閾地電圧に達すると、センス信号Senseが反転し,このときの基準データRef_DataをラッチLTに保持することで、データ信号Data_mが確定し、読み出しが完了する。スイッチ制御回路71は、アンド回路71a、及びアンド回路71bより構成される。アンド回路71aは、2入力のうち一方の入力に制御信号Sampling_Enableが、他方の入力にセンス信号/Senseの反転信号が入力される。アンド回路71aの出力は、スイッチSW1に接続される。アンド回路71aは、制御信号Sampling_EnableがHレベルにある期間、ビット線BLがHレベルの場合、スイッチ制御信号Sam_SWをHレベルにしてスイッチSW1をオンさせ、ダミーワード線DWLと容量Cn1の一端接続点NdBとするを接続する。これにより、容量Cn1はダミーワード信号Vwl_replicaにより充電される。アンド回路71bは、2入力のうち一方の入力にセンス信号/Senseが、他方の入力に制御信号Calibre_Enableが入力される。アンド回路71bの出力は、スイッチSW2に接続される。アンド回路71bは、制御信号Calibre_EnableがHレベルにある期間、ビット線BLがLレベルの場合、スイッチ制御信号Cal_SWをHレベルにしてスイッチSW2をオンさせ、容量Cn1の一端と容量Cnの一端接続点NdAとするとを接続する。これにより、容量Cn1に蓄えられた電荷の一部が容量Cnに転送される。なお、制御信号Sampling_EnableがHレベルであって、センス信号/SenseがLレベルにある期間が、隣接する不揮発性メモリセルがオンする時刻のワード線WLn1の電圧を容量Cn1に書き込むための期間である。また、制御信号Calibre_EnableがHレベルであって、センス信号/SenseがHレベルにある期間が、容量Cn1に書き込まれたワード線WLn1の電圧に応じて、不揮発性メモリセルMCnのデータの判定時刻を可変とする期間である。遅延回路72は、インバータ回路72a、インバータ回路72b、クロックドインバータ回路72c、容量Cn、及びインバータ回路72dから構成される。インバータ回路72aは、入力がトランジスタ31のドレイン及びトランジスタ32のドレインに接続され、出力がアンド回路71aの他方の入力、アンド回路71bの一方の入力、及びインバータ回路72bの入力に接続される。インバータ回路72aは、センス信号Senseを反転して、反転したセンス信号/Senseを、これらの入力に対して出力する。インバータ回路72bは、入力がインバータ回路72aの出力に、出力がクロックドインバータ回路72cを構成するトランジスタ72c2、及びトランジスタ72c3のゲートに接続される。インバータ回路72aは、センス信号/Senseを反転して、反転したデータラッチ信号DataLatchを、これらのゲートに対して出力する。クロックドインバータ回路72cは、トランジスタ72c1、トランジスタ72c2、及びトランジスタ72c3を含んで構成される。トランジスタ72c1、及びトランジスタ72c2は、Pチャネル型MOSトランジスタ、トランジスタ72c3は、Nチャネル型MOSトランジスタである。トランジスタ72c1は、ソースが電源配線に接続され、ゲートが制御信号Delay_Biasの配線に接続され、ドレインがトランジスタ72c2のソースに接続されている。トランジスタ72c2は、ソースがトランジスタ72c1のドレインに接続され、ゲートがインバータ回路72bの出力に接続され、ドレインがトランジスタ72c3のドレイン、及び接続点NdAに接続されている。トランジスタ72c3は、ドレインがトランジスタ72c2のドレイン及び接続点NdAに接続され、ゲートがインバータ回路72bの出力に接続され、ソースが接地されている。インバータ回路72dは、入力が接続点NdAに、出力がラッチLTにおけるラッチLT0、及びラッチLT1それぞれのクロック入力端子CKに接続される。インバータ回路72dは、接続点NdAのレベルを反転して、反転した信号であるデータラッチ信号DataLatch_Dを、これらのクロック入力端子CKに対して出力する。以上の構成により、遅延回路72は、不揮発性メモリセルMCnが選択され、ビット線BLmがLレベルになり、データラッチ信号DataLatchがLレベルになったとき、クロックドインバータ回路72cにより接続点NdAを充電する。このとき、スイッチSW2もオンし、容量Cn1に電荷が蓄えられている場合、この電荷も容量Cnに移動するので、接続点NdAを、クロックドインバータ回路72cのみにより充電される場合よりも早くHレベルに充電することができる。これにより、容量Cn1に電荷が蓄えられている場合、すなわち、隣接する不揮発性メモリセルMCn1のデータを読み出すときのワード線WLn1の電圧に応じて、データラッチ信号DataLatch_Dを早くLレベルにすることができる。ラッチLTは、不揮発性メモリセルが保持する2ビットの多値データの下位側に対応して設けられるラッチLT0、及び多値データの上位側に対応して設けられるラッチLT1を含んで構成される。各ラッチは、第1の実施形態におけるラッチと同じ構成であるが、第2の実施形態では、データ入力端子DIには基準データRef_Data<0>、または基準データRef_Data<1>が入力される。また、クロック入力端子CKには、上述の通り、データラッチ信号DataLatch_Dが入力される。また、ラッチした信号をデータ信号Data_m<0>、またはデータ信号Data_m<1>としてデータ出力端子Qから出力する。各ラッチは、データラッチ信号DataLatch_DがLレベルになると、基準データRef_Dataをラッチし、ラッチした基準データをデータ信号Data_mとしてデータ出力端子Qから出力する。なお、基準データRef_Data<1:0>は、図1に示す制御回路20において生成され、ページバッファPB2における各ラッチに対して出力される。制御回路20は、ロウデコーダ14におけるワード線ドライバ14dが出力する読み出し電圧Vwlを、時間軸方向にほぼ4分割した各期間において、基準データRef_Data<1:0>のLレベルデータ0またはHレベルを変化させて、各ラッチのデータ入力端子DIに対して出力する。ここで、読み出し電圧Vwlを時間軸方向にほぼ4分割した各期間のうち、最初の期間は、データ<1:0>=11を保持する不揮発性メモリセルがオンする期間であり、2番目の期間は、データ<1:0>=11、01を保持する不揮発性メモリセルがオンする期間である。また、3番目の期間は、データ<1:0>=11、01、00を保持する不揮発性メモリセルがオンする期間であり、4番目の期間は、データ<1:0>=11、01、00、10を保持する不揮発性メモリセルがオンする期間である。制御回路20は、読み出し電圧Vwlの立ち上がりの最初の期間において、基準データRef_Data<0>としてデータ1をラッチLT0に、基準データRef_Data<1>としてデータ1をラッチLT1に出力する。また、制御回路20は、読み出し電圧Vwlの立ち上がりの2番目の期間において、基準データRef_Data<0>としてデータ1をラッチLT0に、基準データRef_Data<1>としてデータ0をラッチLT1に出力する。また、制御回路20は、読み出し電圧Vwlの立ち上がりの3番目の期間において、基準データRef_Data<0>としてデータ0をラッチLT0に、基準データRef_Data<1>としてデータ0をラッチLT1に出力する。また、制御回路20は、読み出し電圧Vwlの立ち上がりの最後の期間において、基準データRef_Data<0>としてデータ0をラッチLT0に、基準データRef_Data<1>としてデータ1をラッチLT1に出力する。基準データが入力される各ラッチは、クロック入力端子CKに入力されるデータラッチ信号DataLatch_DがLレベルになるタイミングで、制御回路20が出力する基準データをラッチする。図8は、ページバッファPB2の動作を説明するための図である。図8は、不揮発性メモリセルMCnからデータを読み出す際のページバッファPB2における各主要信号の波形を示している。図8を参照しつつ、不揮発性メモリセルMCnが保持するデータを読み出す際の動作について説明する。なお、図8において、最上段に読み出し電圧Vwlの波形を示しているが、そこには併せて不揮発性メモリセルの閾値電圧分布を示している。この閾値電圧分布において、不揮発性メモリセルMCnは、データ00を保持するセルである。また、不揮発性メモリセルMCn1は、不揮発性メモリセルMCnの書き込み動作後の書き込み動作において、データ10が書き込まれたセルである。この不揮発性メモリセルMCn1の閾値電圧の変化を、●→○1で示している。一方、不揮発性メモリセルMCnの閾値電圧の変化は、●→○2で示している。この不揮発性メモリセルMCnの閾値電圧の変化は、不揮発性メモリセルMCn1の閾値電圧が、●→○1と変化することによる容量カップリング作用によるものである。データ読み出し動作において、外部から読み出しを示すコマンドデータが入力され、コマンドレジスタ18に読み出し動作モードとするデータが設定され、このデータに基づいて制御回路20が各回路を制御する制御信号を出力する。初期状態においては、制御回路20は、制御信号BL_Bias、制御信号Sampling_Enable、制御信号Calibre_EnableをLレベルとし、制御信号P_Bias、制御信号Delay_Bias、及び制御信号BL_DischargeをHレベルとしている。時刻t1において、制御回路20は、制御信号P_Bias、制御信号BL_Discharge、及び制御信号Delay_BiasをLレベルに変化させ、制御信号BL_Bias、制御信号Sampling_EnableをHレベルに変化させる。これにより、トランジスタ31、及びトランジスタ32がオン状態となり、ビット線BLm、センス信号Sensem、データラッチ信号DataLatch、データラッチ信号DataLatch_DがHレベルにプリチャージされる。また、接続点NdA、及びセンス信号/Sensemは、Lレベルにディスチャージされる。スイッチ制御回路71におけるアンド回路71aは、スイッチ制御信号Sam_SWをHレベルに変化させ、スイッチSW1をオンさせる。これにより、接続点NdBの電位は、ダミーワード信号Vwl_replicaと同じ電位で上昇する状態に移行する。また、時刻t1において、制御回路20は、基準データRef_Data<1:0>として、データ11をラッチLTに対して出力する。これにより、ラッチLTは、クロック入力端子CKに入力されるデータラッチ信号DataLatch_DがHレベルであるので、データ信号Data_mとして、データ入力端子DIに入力される基準データと同じデータ11をデータ出力端子Qから出力する。また、時刻t1に、ロウデコーダ14におけるワード線ドライバ14dは読み出し電圧Vwlをワード線WLn1に対して出力し、レプリカワード線ドライバ14rdは、ダミーワード信号Vwl_replicaをダミーワード線DWLに対して出力する。これにより、ページバッファPB2における接続点NdBの電位は、ダミーワード信号Vwl_replicaと同様にHレベルに向かって変化する。以降、制御回路20は、基準データRef_Data<1:0>として、データ01、00、10をラッチLTに対して出力する。しかし、この期間において、不揮発性メモリセルMCn1はデータ10を保持しているので、まだオンせずビット線BLmはHレベルのままである。そのため、センス信号/Sensemは未だLレベルであり、スイッチ制御回路71におけるアンド回路71aは、Hレベルのスイッチ制御信号Sam_SWを出力している。これにより、スイッチSW1はオンしており、接続点NdB容量Cn1の一端は、読み出し電圧Vwlとレベルが等しいダミーワード信号Vwl_replicaのレベルと同じレベルに充電され続ける。また、データラッチ信号DataLatch_Dも未だHレベルであり、これに応じて、ラッチLTは、データ信号Data_mとして、データ入力端子DIに入力される基準データと同じデータ01、00、10をデータ出力端子Qから出力する。時刻t2において、読み出し電圧Vwlが、不揮発性メモリセルMCn1の閾値電圧以上になると、不揮発性メモリセルMCn1はオンし、ビット線BLmはLレベルに変化する。また、センス信号SensemはLレベルに、センス信号/SensemはHレベルに変化する。センス信号/SensemがHレベルに変化することにより、スイッチ制御回路71におけるアンド回路71aは、スイッチ制御信号Sam_SWをHレベルからLレベルに変化させる。これにより、スイッチSW2はオフし、容量Cn1の一端には、不揮発性メモリセルMCn1がオンするときの読み出し電圧Vwlが書き込まれる。センス信号/SensemがHレベルに変化することにより、遅延回路72は、内部のクロックドインバータ回路72cにより接続点NdAをLレベルからHレベルへ変化させて、データラッチ信号DataLatch_DをHレベルからLレベルに変化させる。これにより、ラッチLTは、このとき制御回路20が基準データRef_Data<1:0>として出力しているデータ10をラッチし、データ出力端子Qから出力するデータ信号Data_mをデータ10に確定する。時刻t3において、ロウデコーダ14におけるワード線ドライバ14dが読み出し電圧Vwlを0Vに、レプリカワード線ドライバ14rdがダミーワード信号Vwl_replicaを0Vにすると、制御回路20は、制御信号BL_Bias、及び制御信号Sampling_EnableをLレベルに、制御信号BL_Discharge、及び制御信号Delay_BiasをHレベルに変化させる。これにより、ビット線BLmがLレベルにディスチャージされ、不揮発性メモリセルMCn1の選択動作が終了する。時刻t4において、制御回路20は、制御信号P_Bias、制御信号BL_Discharge、及び制御信号Delay_BiasをLレベルに変化させ、制御信号BL_Bias、制御信号Calibre_EnableをHレベルに変化させる。これにより、トランジスタ31、及びトランジスタ32がオン状態となり、ビット線BLm、センス信号Sensem、データラッチ信号DataLatch、データラッチ信号DataLatch_DがHレベルにプリチャージされる。また、接続点NdA、及びセンス信号/Sensemは、Lレベルにディスチャージされる。スイッチ制御回路71におけるアンド回路71aは、制御信号Sampling_EnableがLレベルであり、Lレベルのスイッチ制御信号Sam_SWを出力し、スイッチSW1をオフしている。また、スイッチ制御回路71におけるアンド回路71bは、制御信号Calibre_EnableがHレベルであるが、未だセンス信号/SensemがLレベルであるので、Lレベルのスイッチ制御信号Cal_SWを出力し、スイッチSW2をオフしている。これにより、容量Cn1は、その一端接続点NdBに、先に書き込まれたワード線WLn1の電位を保持している。また、時刻t4において、制御回路20は、基準データRef_Data<1:0>として、データ11をラッチLTに対して出力する。これにより、ラッチLTは、クロック入力端子CKに入力されるデータラッチ信号DataLatch_DがHレベルであるので、データ信号Data_mとして、データ入力端子DIに入力される基準データと同じデータ11をデータ出力端子Qから出力する。また、時刻t4に、ロウデコーダ14におけるワード線ドライバ14dは読み出し電圧Vwlをワード線WLnに対して出力し、レプリカワード線ドライバ14rdは、ダミーワード信号Vwl_replicaをダミーワード線DWLに対して出力する。これにより、不揮発性メモリセルMCnのゲート電位は上昇するが、時刻t4~時刻t5の期間において、不揮発性メモリセルMCnはデータ11を保持してはいないので、まだオンせず、ビット線BLmはHレベルのままである。そのため、センス信号/Sensemは未だLレベルであり、スイッチ制御回路71におけるアンド回路71bは、Lレベルのスイッチ制御信号Cal_SWを出力している。これにより、スイッチSW2はオフしており、接続点NdB容量Cn1の一端の電位に変化は生じない。また、データラッチ信号DataLatch_Dも未だHレベルであり、これに応じて、ラッチLTは、データ信号Data_mとして、データ入力端子DIに入力される基準データと同じデータ11をデータ出力端子Qから出力し続ける。時刻t5において、制御回路20は、基準データRef_Data<1:0>として、データ01をラッチLTに対して出力する。これにより、ラッチLTは、クロック入力端子CKに入力されるデータラッチ信号DataLatch_DがHレベルであるので、データ信号Data_mとして、データ入力端子DIに入力される基準データと同じデータ01をデータ出力端子Qから出力する。時刻t4~時刻t5の期間において、不揮発性メモリセルMCnのゲート電位は上昇するが、不揮発性メモリセルMCnはデータ01を保持してはいないので、まだオンせず、ビット線BLmはHレベルのままである。そのため、センス信号/Sensemは未だLレベルであり、スイッチ制御回路71におけるアンド回路71bは、Lレベルのスイッチ制御信号Cal_SWを出力している。これにより、スイッチSW2はオフしており、接続点NdB容量Cn1の一端の電位に変化は生じない。また、データラッチ信号DataLatch_Dも未だHレベルであり、これに応じて、ラッチLTは、データ信号Data_mとして、データ入力端子DIに入力される基準データと同じデータ01をデータ出力端子Qから出力し続ける。時刻t6において、制御回路20は、基準データRef_Data<1:0>として、データ00をラッチLTに対して出力する。これにより、ラッチLTは、クロック入力端子CKに入力されるデータラッチ信号DataLatch_DがHレベルであるので、データ信号Data_mとして、データ入力端子DIに入力される基準データと同じデータ00をデータ出力端子Qから出力する。時刻t6以降の期間において、不揮発性メモリセルMCnのゲート電位は上昇する。不揮発性メモリセルMCnが隣接する不揮発性メモリセルMCn1から容量カップリングを受けない場合隣接する不揮発性メモリセルMCn1がデータ11を保持する等の場合、不揮発性メモリセルMCnはデータ00を保持するので、時刻t7において不揮発性メモリセルMCnがオンする。これにより、ビット線BLmはHレベルからLレベルに変化する。また、センス信号SensemがHレベルからLレベルへ変化し図8における破線参照、遅延回路72内において、データラッチ信号DataLatchがHレベルからLレベルへ変化する図8における破線参照。このとき、容量Cn及び容量Cn1からなるレプリカ容量がなくとも、接続点NdAはクロックドインバータ回路72cによる電流駆動のみにより、LレベルからHレベルへと変化する図8における破線参照。つまり、遅延回路72は、内部のクロックドインバータ回路72cにより接続点NdAをLレベルからHレベルへ変化させて、時刻t8において、データラッチ信号DataLatch_DをHレベルからLレベルに変化させる図8における実線参照。これにより、ラッチLTは、このとき制御回路20が基準データRef_Data<1:0>として出力しているデータ00をラッチし、データ出力端子Qから出力するデータ信号Data_mをデータ00に確定する。つまり、不揮発性メモリセルMCnが隣接する不揮発性メモリセルMCn1から容量カップリングを受けない場合、不揮発性メモリセルMCnが保持するデータ00が、レプリカ容量による補正を行なわなくても正しく読み出される。ところが、不揮発性メモリセルMCnが隣接する不揮発性メモリセルMCn1から容量カップリングを受ける場合隣接する不揮発性メモリセルMCn1が不揮発性メモリセルMCnの後、データが書き込まれデータ10を保持する等の場合、不揮発性メモリセルMCnは容量カップリングにより閾値電圧が上昇しデータ10を保持する。そのため、時刻t7’において、ようやく不揮発性メモリセルMCnがオンする。これにより、ビット線BLmはHレベルからLレベルに変化する。また、センス信号SensemがHレベルからLレベルへ変化し図8における実線参照、遅延回路72内において、データラッチ信号DataLatchがHレベルからLレベルへ変化する図8における実線参照。このとき、容量Cn及び容量Cn1からなるレプリカ容量がないので、接続点NdAはクロックドインバータ回路72cによる電流駆動のみにより、LレベルからHレベルへと変化する図8における一点鎖線参照。つまり、遅延回路72は、内部のクロックドインバータ回路72cにより接続点NdAをLレベルからHレベルへ変化させて、時刻t8’において、データラッチ信号DataLatch_DをHレベルからLレベルに変化させる図8における一点鎖線参照。このため、ラッチLTは、このとき制御回路20が基準データRef_Data<1:0>として出力しているデータ10をラッチし、データ出力端子Qから出力するデータ信号Data_mをデータ10に確定する。つまり、不揮発性メモリセルMCnが隣接する不揮発性メモリセルMCn1から容量カップリングを受ける場合、レプリカ容量による補正を行なわないので、不揮発性メモリセルMCnが本来書き込まれて保持しているデータ00が読み出されず、容量カップリングを受けた後の誤ったデータ10が読み出される。そのため、このような隣接する不揮発性メモリセルMCn1からの容量カップリングによる誤ったデータ読み出しを防ぐため、ページバッファPB2は、容量Cn及び容量Cn1からなるレプリカ容量を有している。不揮発性メモリセルMCnが隣接する不揮発性メモリセルMCn1から容量カップリングを受け、不揮発性メモリセルMCnは容量カップリングにより閾値電圧が上昇しデータ10を保持する。そのため、時刻t7’において、ようやく不揮発性メモリセルMCnがオンする。これにより、ビット線BLmはHレベルからLレベルに変化する。また、センス信号SensemがHレベルからLレベルへ変化し図8における実線参照、遅延回路72内において、データラッチ信号DataLatchがHレベルからLレベルへ変化する図8における実線参照。このとき、レプリカ容量スイッチ制御信号Cal_SWがHレベルとなり、スイッチSW2がオンする。容量Cn1には、隣接する不揮発性メモリセルがオンしたときのワード線の電位に対応する電荷が蓄えられている。接続点NdAは、接続点NdBから移動する電荷により容量Cnが瞬時に充電され、LレベルからHレベルへと変化する図8における実線参照。つまり、遅延回路72は、レプリカ容量による補正がない場合は、内部のクロックドインバータ回路72cのみにより接続点NdAをLレベルからHレベルへ変化させて、データラッチ信号DataLatch_DをHレベルからLレベルに変化させる。これに対して、遅延回路72は、レプリカ容量により接続点NdAがLレベルからHレベルへと瞬時に充電され、時刻t8において、データラッチ信号DataLatch_DをHレベルからLレベルに変化させる図8における実線参照。これにより、ラッチLTは、このとき制御回路20が基準データRef_Data<1:0>として出力しているデータ00をラッチし、データ出力端子Qから出力するデータ信号Data_mをデータ00に確定する。つまり、不揮発性メモリセルMCnが隣接する不揮発性メモリセルMCn1から容量カップリングを受ける場合であっても、不揮発性メモリセルMCnが本来書き込まれて保持しているデータ00が正しく読み出される。上述したように、本実施形態の不揮発性半導体記憶装置10は、メモリセル不揮発性メモリセルMCnからデータを読み出す動作において、レプリカ容量容量Cn、及び容量Cn1の第1の容量容量Cn1に書き込まれた隣接するメモリセル不揮発性メモリセルMCn1がオンするときのワード線ワード線WLn1の電圧に応じて、ページバッファへデータのラッチ時刻を可変とする。そのため、容量カップリングに対する補償を行わない従来の判定と同程度の時間で、補償の精度を向上させた不揮発性半導体記憶装置を提供することができる。以上、この発明の実施形態を、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。"