サンプルホールド回路とA/D変換回路とを含むA/D変換器と、中央処理ユニットとを半導体チップに具備する半導体集積回路であって、ホールド動作期間の前記サンプルホールド回路から前記A/D変換回路の入力端子にアナログ入力信号が供給可能とされ、前記A/D変換回路の出力端子からA/D変換によるデジタル出力信号が生成可能とされ、前記中央処理ユニットは、前記デジタル出力信号のデータ処理が実行可能とされ、前記半導体集積回路は前記半導体チップに、クロック生成ユニットとサンプルホールド信号生成回路とを更に具備して、前記クロック生成ユニットは、前記中央処理ユニットに供給される動作クロック信号と、前記サンプルホールド信号生成回路に供給されるクロック出力信号とを生成して、前記半導体集積回路の校正動作では、前記サンプルホールド信号生成回路は、前記クロック出力信号に応答して、相互にタイミングの相違する複数のクロック信号を生成して前記サンプルホールド回路のサンプルホールド制御入力端子に順次に供給して、前記校正動作で、前記複数のクロック信号の各タイミングで前記サンプルホールド回路によってホールドされた複数のアナログ信号を、前記A/D変換回路が順次に複数のデジタル信号に変換して、前記校正動作で、前記複数のデジタル信号の解析の実行によって、前記A/D変換器の低雑音A/D変換のための前記サンプルホールド回路のホールド動作期間のタイミングを前記複数のクロック信号から選択して、前記半導体集積回路の通常動作では、前記校正動作によって前記複数のクロック信号から選択された前記ホールド動作期間の前記タイミングを有するクロック信号がサンプルホールド制御信号として前記サンプルホールド回路に供給され、前記サンプルホールド回路により前記サンプルホールド制御信号のタイミングでホールドされたアナログ信号を前記A/D変換回路がA/D変換によって前記デジタル出力信号として出力することを特徴とする半導体集積回路。請求項1において、前記サンプルホールド信号生成回路は、可変遅延回路と、前記可変遅延回路を制御する制御ユニットと、前記制御ユニットのための制御レジスタとを含み、前記可変遅延回路は、前記クロック出力信号に応答して相互にタイミングの相違する複数のクロック信号を生成する複数の遅延回路と、前記複数のクロック信号がその一端に供給されその他端が前記サンプルホールド回路の前記サンプルホールド制御入力端子に共通に接続された複数のスイッチとを含み、前記校正動作では、前記制御ユニットの制御により前記可変遅延回路の前記複数のスイッチが順次に導通状態に制御されることによって、前記複数のクロック信号が順次に前記サンプルホールド制御信号として前記サンプルホールド回路の前記サンプルホールド制御入力端子に供給され、前記校正動作での前記複数のデジタル信号の前記解析の実行によって、前記低雑音A/D変換のための前記ホールド動作期間の前記タイミングを前記複数のクロック信号から選択するための選択データが、前記サンプルホールド信号生成回路の前記制御レジスタに格納され、前記通常動作で、前記サンプルホールド信号生成回路の前記制御レジスタに格納された前記選択データに応答して前記制御ユニットは前記可変遅延回路の前記複数のスイッチの選択された1つのスイッチを導通状態に制御して、前記1つのスイッチによって前記クロック信号が前記サンプルホールド制御信号として選択され前記サンプルホールド回路に供給されることを特徴とする半導体集積回路。請求項2において、前記クロック生成ユニットは、前記動作クロック信号を生成する電圧制御発振器と前記動作クロック信号の分周によって前記クロック出力信号を生成する分周器とを含むフェーズロックドループ回路によって構成されたことを特徴とする半導体集積回路。請求項2において、前記校正動作での前記複数のデジタル信号の前記解析は、前記中央処理ユニットもしくは前記半導体チップに形成されたデジタルシグナルプロセッサによって実行されることを特徴とする半導体集積回路。請求項4において、前記半導体集積回路は、前記中央処理ユニットまたは前記デジタルシグナルプロセッサによって実行される前記校正動作での前記複数のデジタル信号の前記解析のためのプログラムを格納するメモリを前記半導体チップに更に具備することを特徴とする半導体集積回路。請求項5において、前記プログラムを格納する前記メモリは、不揮発性メモリであることを特徴とする半導体集積回路。請求項2において、前記半導体集積回路の電源投入時の初期化シーケンスにおいて、前記校正動作が実行されることを特徴とする半導体集積回路。請求項7において、前記半導体集積回路の通常動作においては、前記通常動作の開始の後に所定時間の動作期間が経過する都度に、前記校正動作が実行されることを特徴とする半導体集積回路。請求項2において、前記A/D変換器は、逐次比較型A/D変換器とフラッシュ型A/D変換器とパイプライン型A/D変換器とΣΔ型A/D変換器のいずれかによって構成されたことを特徴とする半導体集積回路。請求項9において、前記半導体集積回路は前記半導体チップに、複数のアナログ入力端子から任意に選択された1個のアナログ入力端子の信号をその出力端子に出力可能なアナログマルチプレクサーを更に具備して、前記アナログマルチプレクサーの前記出力端子から出力されたアナログ選択出力信号は、前記サンプルホールド回路の入力端子に供給可能とされたことを特徴とする半導体集積回路。サンプルホールド回路とA/D変換回路とを含むA/D変換器と、中央処理ユニットとを半導体チップに具備する半導体集積回路の動作方法であって、ホールド動作期間の前記サンプルホールド回路から前記A/D変換回路の入力端子にアナログ入力信号が供給可能とされ、前記A/D変換回路の出力端子からA/D変換によるデジタル出力信号が生成可能とされ、前記中央処理ユニットは、前記デジタル出力信号のデータ処理が実行可能とされ、前記半導体集積回路は前記半導体チップに、クロック生成ユニットとサンプルホールド信号生成回路とを更に具備して、前記クロック生成ユニットは、前記中央処理ユニットに供給される動作クロック信号と、前記サンプルホールド信号生成回路に供給されるクロック出力信号とを生成して、前記半導体集積回路の校正動作では、前記サンプルホールド信号生成回路は、前記クロック出力信号に応答して、相互にタイミングの相違する複数のクロック信号を生成して前記サンプルホールド回路のサンプルホールド制御入力端子に順次に供給して、前記校正動作で、前記複数のクロック信号の各タイミングで前記サンプルホールド回路によってホールドされた複数のアナログ信号を、前記A/D変換回路が順次に複数のデジタル信号に変換して、前記校正動作で、前記複数のデジタル信号の解析の実行によって、前記A/D変換器の低雑音A/D変換のための前記サンプルホールド回路のホールド動作期間のタイミングを前記複数のクロック信号から選択して、前記半導体集積回路の通常動作では、前記校正動作によって前記複数のクロック信号から選択された前記ホールド動作期間の前記タイミングを有するクロック信号がサンプルホールド制御信号として前記サンプルホールド回路に供給され、前記サンプルホールド回路により前記サンプルホールド制御信号のタイミングでホールドされたアナログ信号を前記A/D変換回路がA/D変換によって前記デジタル出力信号として出力することを特徴とする半導体集積回路の動作方法。請求項11において、前記サンプルホールド信号生成回路は、可変遅延回路と、前記可変遅延回路を制御する制御ユニットと、前記制御ユニットのための制御レジスタとを含み、前記可変遅延回路は、前記クロック出力信号に応答して相互にタイミングの相違する複数のクロック信号を生成する複数の遅延回路と、前記複数のクロック信号がその一端に供給されその他端が前記サンプルホールド回路の前記サンプルホールド制御入力端子に共通に接続された複数のスイッチとを含み、前記校正動作では、前記制御ユニットの制御により前記可変遅延回路の前記複数のスイッチが順次に導通状態に制御されることによって、前記複数のクロック信号が順次に前記サンプルホールド制御信号として前記サンプルホールド回路の前記サンプルホールド制御入力端子に供給され、前記校正動作での前記複数のデジタル信号の前記解析の実行によって、前記低雑音A/D変換のための前記ホールド動作期間の前記タイミングを前記複数のクロック信号から選択するための選択データが、前記サンプルホールド信号生成回路の前記制御レジスタに格納され、前記通常動作で、前記サンプルホールド信号生成回路の前記制御レジスタに格納された前記選択データに応答して前記制御ユニットは前記可変遅延回路の前記複数のスイッチの選択された1つのスイッチを導通状態に制御して、前記1つのスイッチによって前記クロック信号が前記サンプルホールド制御信号として選択され前記サンプルホールド回路に供給されることを特徴とする半導体集積回路の動作方法。請求項12において、前記クロック生成ユニットは、前記動作クロック信号を生成する電圧制御発振器と前記動作クロック信号の分周によって前記クロック出力信号を生成する分周器とを含むフェーズロックドループ回路によって構成されたことを特徴とする半導体集積回路の動作方法。請求項12において、前記校正動作での前記複数のデジタル信号の前記解析は、前記中央処理ユニットもしくは前記半導体チップに形成されたデジタルシグナルプロセッサによって実行されることを特徴とする半導体集積回路の動作方法。請求項14において、前記半導体集積回路は、前記中央処理ユニットまたは前記デジタルシグナルプロセッサによって実行される前記校正動作での前記複数のデジタル信号の前記解析のためのプログラムを格納するメモリを前記半導体チップに更に具備することを特徴とする半導体集積回路の動作方法。請求項15において、前記プログラムを格納する前記メモリは、不揮発性メモリであることを特徴とする半導体集積回路の動作方法。請求項12において、前記半導体集積回路の電源投入時の初期化シーケンスにおいて、前記校正動作が実行されることを特徴とする半導体集積回路の動作方法。請求項17において、前記半導体集積回路の通常動作においては、前記通常動作の開始の後に所定時間の動作期間が経過する都度に、前記校正動作が実行されることを特徴とする半導体集積回路の動作方法。請求項12において、前記A/D変換器は、逐次比較型A/D変換器とフラッシュ型A/D変換器とパイプライン型A/D変換器とΣΔ型A/D変換器のいずれかによって構成されたことを特徴とする半導体集積回路の動作方法。請求項19において、前記半導体集積回路は前記半導体チップに、複数のアナログ入力端子から任意に選択された1個のアナログ入力端子の信号をその出力端子に出力可能なアナログマルチプレクサーを更に具備して、前記アナログマルチプレクサーの前記出力端子から出力されたアナログ選択出力信号は、前記サンプルホールド回路の入力端子に供給可能とされたことを特徴とする半導体集積回路の動作方法。本発明者等は、本発明に先立って、マイクロコンピュータに内蔵されるA/D変換器の開発に従事した。このA/D変換器には高い精度が要求されたために、ノイズの対策が必要となったものである。従って、本発明に先立って本発明者等によって、上記特許文献2に記載されたノイズ劣化の防止方法が、検討された。しかし、このノイズ劣化の防止方法では、サンプルホールド回路の動作クロックのタイミングとデジタル回路の動作クロックのタイミングのシフト量は事前に予測された一定期間に論理回路によって設定されるため、事前に予測困難な動作タイミングで動作するノイズ源等からのノイズに関しては、ノイズ劣化を防止できないと言う問題が明らかとされた。すなわち、近年の大規模に集積化された半導体集積回路には種々の高速で動作する高機能モジュールが内蔵されているので、この高機能モジュールの動作クロックのタイミングは事前に予測することが困難である。更に、半導体集積回路外部の実装基板上に搭載された高速動作の高速ロジック等の他の高機能デバイスに関しても、その動作クロックのタイミングは事前に予測することが困難である。本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。従って、本発明の目的とするところは、事前に予測することが困難な動作タイミングで動作するノイズ源等からのノイズを低減することにある。また、本発明の他の目的とするところは、事前に予測することが困難な動作タイミングで動作する半導体集積回路内部の高機能モジュールまたは実装基板上に搭載された高機能デバイス等からのノイズを低減することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。すなわち、本発明の代表的な実施の形態による半導体集積回路は、サンプルホールド回路とA/D変換回路とを含むA/D変換器と、中央処理ユニットとを半導体チップに具備する。ホールド動作期間の前記サンプルホールド回路から前記A/D変換回路の入力端子にアナログ入力信号が供給され、前記A/D変換回路の出力端子からデジタル出力信号が生成される。前記中央処理ユニットは、前記デジタル出力信号のデータ処理を実行する。前記半導体集積回路は前記半導体チップに、クロック生成ユニットとサンプルホールド信号生成回路とを更に具備する。前記クロック生成ユニットは、前記中央処理ユニットに供給される動作クロック信号と、前記サンプルホールド信号生成回路に供給されるクロック出力信号とを生成する。前記半導体集積回路の校正動作では、前記サンプルホールド信号生成回路は、前記クロック出力信号に応答して、相互にタイミングの相違する複数のクロック信号を生成して前記サンプルホールド回路のサンプルホールド制御入力端子に順次に供給する。前記校正動作で、前記複数のクロック信号の各タイミングで前記サンプルホールド回路によってホールドされた複数のアナログ信号を、前記A/D変換回路が順次に複数のデジタル信号に変換する。前記校正動作で、前記複数のデジタル信号の解析の実行によって、前記A/D変換器の低雑音A/D変換のための前記サンプルホールド回路のホールド動作期間のタイミングを前記複数のクロック信号から選択する。前記半導体集積回路の通常動作では、前記校正動作によって前記複数のクロック信号から選択された前記ホールド動作期間の前記タイミングを有するクロック信号がサンプルホールド制御信号として前記サンプルホールド回路に供給され、前記サンプルホールド回路により前記サンプルホールド制御信号のタイミングでホールドされたアナログ信号を前記A/D変換回路がA/D変換によって前記デジタル出力信号として出力することを特徴とするものである。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、本発明によれば、事前に予測することが困難な動作タイミングで動作するノイズ源等からのノイズを低減することができる。1.実施の形態の概要まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。1本発明の代表的な実施の形態は、サンプルホールド回路とA/D変換回路とを含むA/D変換器と、中央処理ユニットとを半導体チップに具備する半導体集積回路である。ホールド動作期間の前記サンプルホールド回路から前記A/D変換回路の入力端子にアナログ入力信号が供給可能とされ、前記A/D変換回路の出力端子からA/D変換によるデジタル出力信号が生成可能とされる。前記中央処理ユニットは、前記デジタル出力信号のデータ処理が実行可能とされる。前記半導体集積回路は前記半導体チップに、クロック生成ユニットとサンプルホールド信号生成回路とを更に具備する。前記クロック生成ユニットは、前記中央処理ユニットに供給される動作クロック信号と、前記サンプルホールド信号生成回路に供給されるクロック出力信号とを生成する。前記半導体集積回路の校正動作では、前記サンプルホールド信号生成回路は、前記クロック出力信号に応答して、相互にタイミングの相違する複数のクロック信号を生成して前記サンプルホールド回路のサンプルホールド制御入力端子に順次に供給する。前記校正動作で、前記複数のクロック信号の各タイミングで前記サンプルホールド回路によってホールドされた複数のアナログ信号を、前記A/D変換回路が順次に複数のデジタル信号に変換する。前記校正動作で、前記複数のデジタル信号の解析の実行によって、前記A/D変換器の低雑音A/D変換のための前記サンプルホールド回路のホールド動作期間のタイミングを前記複数のクロック信号から選択する。前記半導体集積回路の通常動作では、前記校正動作によって前記複数のクロック信号から選択された前記ホールド動作期間の前記タイミングを有するクロック信号がサンプルホールド制御信号として前記サンプルホールド回路に供給され、前記サンプルホールド回路により前記サンプルホールド制御信号のタイミングでホールドされたアナログ信号を前記A/D変換回路がA/D変換によって前記デジタル出力信号として出力することを特徴とするものである。前記実施の形態によれば、事前に予測することが困難な動作タイミングで動作するノイズ源等からのノイズを低減することができる。好適な実施の形態では、前記サンプルホールド信号生成回路は、可変遅延回路と、前記可変遅延回路を制御する制御ユニットと、前記制御ユニットのための制御レジスタとを含む。前記可変遅延回路は、前記クロック出力信号に応答して相互にタイミングの相違する複数のクロック信号を生成する複数の遅延回路と、前記複数のクロック信号がその一端に供給されその他端が前記サンプルホールド回路の前記サンプルホールド制御入力端子に共通に接続された複数のスイッチとを含む。前記校正動作では、前記制御ユニットの制御により前記可変遅延回路の前記複数のスイッチが順次に導通状態に制御されることによって、前記複数のクロック信号が順次に前記サンプルホールド制御信号として前記サンプルホールド回路の前記サンプルホールド制御入力端子に供給される。前記校正動作での前記複数のデジタル信号の前記解析の実行によって、前記低雑音A/D変換のための前記ホールド動作期間の前記タイミングを前記複数のクロック信号から選択するための選択データが、前記サンプルホールド信号生成回路の前記制御レジスタに格納される。前記通常動作で、前記サンプルホールド信号生成回路の前記制御レジスタに格納された前記選択データに応答して前記制御ユニットは前記可変遅延回路の前記複数のスイッチの選択された1つのスイッチを導通状態に制御して、前記1つのスイッチによって前記クロック信号が前記サンプルホールド制御信号として選択され前記サンプルホールド回路に供給されることを特徴とするものである。他の好適な実施の形態では、前記クロック生成ユニットは、前記動作クロック信号を生成する電圧制御発振器と前記動作クロック信号の分周によって前記クロック出力信号を生成する分周器とを含むフェーズロックドループ回路によって構成されたことを特徴とするものである。更に他の好適な実施の形態では、前記校正動作での前記複数のデジタル信号の前記解析は、前記中央処理ユニットもしくは前記半導体チップに形成されたデジタルシグナルプロセッサによって実行されることを特徴とするものである。より好適な実施の形態による前記半導体集積回路は、前記中央処理ユニットまたは前記デジタルシグナルプロセッサによって実行される前記校正動作での前記複数のデジタル信号の前記解析のためのプログラムを格納するメモリを前記半導体チップに更に具備することを特徴とするものである。他のより好適な実施の形態では、前記プログラムを格納する前記メモリは、不揮発性メモリであることを特徴とするものである。更に他のより好適な実施の形態では、前記半導体集積回路の電源投入時の初期化シーケンスにおいて、前記校正動作が実行されることを特徴とするものである。別のより好適な実施の形態では、前記半導体集積回路の通常動作においては、前記通常動作の開始の後に所定時間の動作期間が経過する都度に、前記校正動作が実行されることを特徴とするものである。具体的な実施の形態では、前記A/D変換器は、逐次比較型A/D変換器とフラッシュ型A/D変換器とパイプライン型A/D変換器とΣΔ型A/D変換器のいずれかによって構成されたことを特徴とするものである。最も具体的な実施の形態による前記半導体集積回路は前記半導体チップに、複数のアナログ入力端子から任意に選択された1個のアナログ入力端子の信号をその出力端子に出力可能なアナログマルチプレクサーを更に具備する。前記アナログマルチプレクサーの前記出力端子から出力されたアナログ選択出力信号は、前記サンプルホールド回路の入力端子に供給可能とされたことを特徴とするものである。2本発明の別の観点の代表的な実施の形態は、サンプルホールド回路とA/D変換回路とを含むA/D変換器と、中央処理ユニットとを半導体チップに具備する半導体集積回路の動作方法である。ホールド動作期間の前記サンプルホールド回路から前記A/D変換回路の入力端子にアナログ入力信号が供給可能とされ、前記A/D変換回路の出力端子からA/D変換によるデジタル出力信号が生成可能とされる。前記中央処理ユニットは、前記デジタル出力信号のデータ処理が実行可能とされる。前記半導体集積回路は前記半導体チップに、クロック生成ユニットとサンプルホールド信号生成回路とを更に具備する。前記クロック生成ユニットは、前記中央処理ユニットに供給される動作クロック信号と、前記サンプルホールド信号生成回路に供給されるクロック出力信号とを生成する。前記半導体集積回路の校正動作では、前記サンプルホールド信号生成回路は、前記クロック出力信号に応答して、相互にタイミングの相違する複数のクロック信号を生成して前記サンプルホールド回路のサンプルホールド制御入力端子に順次に供給する。前記校正動作で、前記複数のクロック信号の各タイミングで前記サンプルホールド回路によってホールドされた複数のアナログ信号を、前記A/D変換回路が順次に複数のデジタル信号に変換する。前記校正動作で、前記複数のデジタル信号の解析の実行によって、前記A/D変換器の低雑音A/D変換のための前記サンプルホールド回路のホールド動作期間のタイミングを前記複数のクロック信号から選択する。前記半導体集積回路の通常動作では、前記校正動作によって前記複数のクロック信号から選択された前記ホールド動作期間の前記タイミングを有するクロック信号がサンプルホールド制御信号として前記サンプルホールド回路に供給され、前記サンプルホールド回路により前記サンプルホールド制御信号のタイミングでホールドされたアナログ信号を前記A/D変換回路がA/D変換によって前記デジタル出力信号として出力することを特徴とするものである。前記実施の形態によれば、事前に予測することが困難な動作タイミングで動作するノイズ源等からのノイズを低減することができる。2.実施の形態の詳細次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。[実施の形態1]《半導体集積回路の構成》図1は、本発明の実施の形態1による半導体集積回路1の構成を示す図である。図1に示した本発明の実施の形態1による半導体集積回路1は、アナログ回路10とデジタル回路20とフェーズロックドループ回路30とを含んでいる。更に半導体集積回路1は、実装基板上に搭載された他の高機能デバイス100と電気的に接続可能とされている。この高機能デバイス100は、ユーザーロジック110とクロック発生回路120とを含んでいる。アナログ回路10はA/D変換器12を含み、デジタル回路20は中央処理ユニット21と論理回路22とを含み、フェーズロックドループ回路30は位相比較器31とチャージポンプローパスフィルタ32と電圧制御発振器33と分周器34とを含んでいる。《アナログ回路のA/D変換器》図1に示すように、アナログ回路10のA/D変換器12は、A/D変換回路121とA/D変換データレジスタ122とサンプルホールド制御信号生成回路123とを含み、A/D変換回路121はサンプルホールド回路1211とA/D変換コア回路1212とを含んでいる。《サンプルホールド回路》サンプルホールド回路1211は、PチャンネルMOSトランジスタQpとNチャンネルMOSトランジスタQnと第1CMOSインバータInv1と第2CMOSインバータInv2とサンプリング容量Cとを含み、PチャンネルMOSトランジスタQpのソースドレイン電流経路とNチャンネルMOSトランジスタQnのドレインソース電流経路とはアナログ入力端子AN01とサンプリング容量Cの一端との間に並列に接続され、サンプリング容量Cの他端は接地電位に接続されている。サンプルホールド回路1211のNチャンネルMOSトランジスタQnのゲート端子には第1CMOSインバータInv1の出力端子が接続され、NチャンネルMOSトランジスタQnのゲート端子とPチャンネルMOSトランジスタQpのゲート端子に第2CMOSインバータInv2の入力端子と出力端子がそれぞれ接続されている。更に第1CMOSインバータInv1の入力端子には、サンプルホールド制御信号生成回路123の可変遅延回路1233からのサンプルホールド制御信号φSHが供給される。サンプルホールド制御信号φSHのローレベル期間であるサンプル動作期間では、CMOSアナログスイッチのトランジスタQpとトランジスタQnの両者が導通状態に制御されるので、アナログ入力端子AN01のアナログ入力電圧Vinがサンプリング容量Cの両端間に供給される。このサンプル動作期間では、アナログ入力電圧Vinの電圧変化に、サンプリング容量Cの両端間のサンプリング電圧の変化が追従する。サンプルホールド制御信号φSHのハイレベル期間であるホールド動作期間では、CMOSアナログスイッチのトランジスタQpとトランジスタQnの両者が非導通状態に制御されるので、サンプリング容量Cの両端間のホールド電圧はホールド動作期間の直前のサンプル動作期間の最終サンプリング電圧によって決定される。A/D変換コア回路1212に供給されるアナログ入力信号は、このホールド動作期間のサンプルホールド回路1211のサンプリング容量Cの両端間のホールド電圧とされる。《A/D変換コア回路》図1に示すように、A/D変換コア回路1212は、コンパレータ12121と逐次変換レジスタ12122と局部D/A変換器12123とを含んだ逐次比較型A/D変換器によって構成されている。コンパレータ12121は、ホールド動作期間のサンプルホールド回路1211から非反転入力端子に供給されるアナログ入力電圧Vinと局部D/A変換器12123から反転入力端子に供給されるフィードバックアナログ出力電圧のアナログ電圧比較を実行する。逐次変換レジスタ12122は比較初期値を保持する一方、コンパレータ12121の電圧比較出力信号の比較結果に応答して所定のアルゴリズムに従って保持値を更新する。更にコンパレータ12121の比較出力信号はA/D変換のデジタル出力信号D0~DN1として逐次比較型A/D変換器から出力されてA/D変換データレジスタ122に格納される一方、局部D/A変換器12123の入力端子に供給される。その結果、局部D/A変換器12123は、逐次変換レジスタ12122に保持されたデジタル更新保持値に対応するフィードバックアナログ出力電圧を生成してコンパレータ12121の反転入力端子に供給する。《サンプルホールド制御信号生成回路》サンプルホールド制御信号生成回路123は、サンプルホールド制御レジスタ1231とサンプルホールド制御ユニット1232と可変遅延回路1233とによって構成されている。サンプルホールド制御レジスタ1231には、デジタル回路20の中央処理ユニット21から生成される制御データがバスBusを介して格納可能とされている。サンプルホールド制御ユニット1232は選択器12321と位相シフタ12322とを含み、選択器12321には中央処理ユニット21から生成される制御データの遅延選択データが供給され、位相シフタ12322には中央処理ユニット21から生成される制御データの位相制御データが供給される。可変遅延回路1233は、直列接続の7個のCMOS遅延回路DL1、DL2、DL3、DL4、DL5、DL6、DL7と、8個のCMOSアナログスイッチSW1、SW2、SW3、SW4、SW5、SW6、SW7、SW8とを含んでいる。サンプルホールド制御ユニット1232の位相シフタ12322から生成される第1クロック信号φ1は第1CMOS遅延回路DL1の入力端子と第1CMOSアナログスイッチSW1の一端に供給され、第1CMOSアナログスイッチSW1の他端は第2CMOSアナログスイッチSW2乃至第8CMOSアナログスイッチSW8の他端とともに可変遅延回路1233の出力端子に共通接続される。第1CMOS遅延回路DL1の出力端子から生成される第2クロック信号φ2は、第2CMOS遅延回路DL2の入力端子と第2CMOSアナログスイッチSW2の一端とに供給される。第2CMOS遅延回路DL2の出力端子から生成される第3クロック信号φ3は、第3CMOS遅延回路DL3の入力端子と第3CMOSアナログスイッチSW3の一端とに供給される。第3CMOS遅延回路DL3の出力端子から生成される第4クロック信号φ4は、第4CMOS遅延回路DL4の入力端子と第4CMOSアナログスイッチSW4の一端とに供給される。第4CMOS遅延回路DL4の出力端子から生成される第5クロック信号φ5は、第5CMOS遅延回路DL5の入力端子と第5CMOSアナログスイッチSW5の一端とに供給される。第5CMOS遅延回路DL5の出力端子から生成される第6クロック信号φ6は、第6CMOS遅延回路DL6の入力端子と第6CMOSアナログスイッチSW6の一端とに供給される。第6CMOS遅延回路DL6の出力端子から生成される第7クロック信号φ7は、第7CMOS遅延回路DL7の入力端子と第7CMOSアナログスイッチSW7の一端とに供給される。第7CMOS遅延回路DL7の出力端子から生成される第8クロック信号φ8は、第8CMOSアナログスイッチSW8の一端に供給される。第2クロック信号φ2は第1クロック信号φ1より第1CMOS遅延回路DL1の遅延時間だけ遅延され、第3クロック信号φ3は第2クロック信号φ2よりも第2CMOS遅延回路DL2の遅延時間だけ遅延され、第4クロック信号φ4は第3クロック信号φ3よりも第3CMOS遅延回路DL3の遅延時間だけ遅延され、第5クロック信号φ5は第4クロック信号φ4よりも第4CMOS遅延回路DL4の遅延時間だけ遅延され、第6クロック信号φ6は第5クロック信号φ5よりも第5CMOS遅延回路DL5の遅延時間だけ遅延され、第7クロック信号φ7は第6クロック信号φ6よりも第6CMOS遅延回路DL6の遅延時間だけ遅延され、第8クロック信号φ8は第7クロック信号φ7よりも第7CMOS遅延回路DL7の遅延時間だけ遅延されたものである。また第1CMOS遅延回路DL1乃至第7CMOS遅延回路DL7の各遅延時間は、互いに略等しい遅延量に設定されている。中央処理ユニット21から供給される制御データとしての遅延選択データに応答してサンプルホールド制御信号生成回路123のサンプルホールド制御ユニット1232の選択器12321は、可変遅延回路1233の8個のCMOSアナログスイッチSW1、SW2、SW3、SW4、SW5、SW6、SW7、SW8のいずれか1個のCMOSアナログスイッチをオン状態として残りの7個のCMOSアナログスイッチをオフ状態とするものである。従って、サンプルホールド制御信号生成回路123の可変遅延回路1233から第1クロック信号φ1~第8クロック信号φ8のいずれか1個のクロック信号がサンプルホールド制御信号φSHとして、A/D変換器12のA/D変換コア回路1212のサンプルホールド回路1211の第1CMOSインバータInv1の入力端子に供給される。中央処理ユニット21から供給される制御データとしての位相制御データに応答してサンプルホールド制御信号生成回路123のサンプルホールド制御ユニット1232の位相シフタ12322は、フェーズロックドループ回路30の分周器34から生成される分周出力信号φoの位相と所定の位相関係を有する第1クロック信号φ1を生成する。すなわち、例えば、位相制御データがローレベル0の場合には、第1クロック信号φ1の位相は分周出力信号φoの位相と略同一となり、位相制御データがハイレベル1の場合には、第1クロック信号φ1の位相は分周出力信号φoの位相よりも180°のシフト量分だけ進相となる。これは、分周出力信号φoの非反転と反転とによって、容易に実現することが可能である。更に、位相シフタ12322から生成される第1クロック信号φ1のハイレベル期間は、第2クロック信号φ2~第8クロック信号φ8、サンプルホールド制御信号φSHのハイレベル期間を決定するので、A/D変換回路121のサンプルホールド回路1211のホールド動作期間を決定する。従って、位相シフタ12322は、その内部に所定のハイレベル期間を有する第1クロック信号φ1を生成するためのワンショットパルス生成回路を含むものである。《デジタル回路》《中央処理ユニット》デジタル回路20の中央処理ユニット21は、図1で図示されていないランダムアクセスメモリやフラッシュメモリ等の不揮発性メモリの格納プログラムの実行によって、A/D変換データレジスタ122に格納されたA/D変換回路121のデジタル出力信号D0~DN1のデータ処理を実行するものである。更に本発明の実施の形態1によれば、中央処理ユニット21はランダムアクセスメモリやフラッシュメモリ等の不揮発性メモリの格納された雑音解析プログラムの実行によって、最低ノイズレベルを実現するためのA/D変換器12のサンプルホールド回路1211のホールド動作タイミングを決定するものである。すなわち、中央処理ユニット21による雑音解析プログラムの実行は、A/D変換器12の低雑音A/D変換動作を実現するための校正動作となるものである。《論理回路》デジタル回路20の論理回路22は、種々の論理演算を実行するランダムロジック回路を含むものであり、更に浮動少数点演算ユニット等の高機能アクセラレータを必要に応じて含むものである。《フェーズロックドループ回路》フェーズロックドループ回路30はデジタル回路20の中央処理ユニット21と論理回路22に動作クロック信号φCLKを供給するとともにサンプルホールド制御信号生成回路123のサンプルホールド制御ユニット1232に分周出力信号φOを供給するために、位相比較器31とチャージポンプローパスフィルタ32と電圧制御発振器33と分周器34とを含むものである。図1に示したようにフェーズロックドループ回路30の位相比較器31の一方の入力端子に実装基板上に搭載された他の高機能デバイス100のクロック発生回路120からの基準クロック信号が外部端子TCKを介して供給され、位相比較器31の他方の入力端子に電圧制御発振器33の出力端子から生成される動作クロック信号φCLKが供給される。基準クロック信号と動作クロック信号φCLKとの位相差信号が位相比較器31の出力端子から生成され、チャージポンプローパスフィルタ32を介して電圧制御発振器33の制御入力端子に供給される。その結果、デジタル回路20の中央処理ユニット21と論理回路22に供給される動作クロック信号φCLKの位相と周波数は、外部端子TCKに供給される他の高機能デバイス100のクロック発生回路120の基準クロック信号の位相と周波数と一致するものとなる。《半導体集積回路の動作》《低雑音A/D変換動作のための校正動作》図1に示した本発明の実施の形態1の半導体集積回路1によれば、中央処理ユニット21による雑音解析プログラムの実行によってA/D変換器12のサンプルホールド回路1211が第1クロック信号φ1~第8クロック信号φ8の8種類の全ての動作タイミングのホールド動作を試行して、この8種類のホールド動作によってホールドされた8種類の全てのアナログ入力電圧VinのA/D変換がA/D変換コア回路1212によって実行される。8種類の全てのアナログ入力電圧VinのA/D変換の結果としての8種類のデジタル出力信号D0~DN1はA/D変換データレジスタ122に格納されているので、中央処理ユニット21はA/D変換データレジスタ122に格納されている8種類のデジタル出力信号D0~DN1を相互に比較して相関関係の強いデータをノイズ源からのノイズの影響が少ないA/D変換デジタル出力信号D0~DN1として抽出するものである。すなわち、中央処理ユニット21は、A/D変換データレジスタ122に格納された8種類のデジタル出力信号の中で多数の略同一値を有するデータをノイズ源のノイズの影響が少ないA/D変換デジタル出力信号として抽出するものである。その一方、中央処理ユニット21は、A/D変換データレジスタ122に格納された8種類のデジタル出力信号の中で、少数の相互に数値の相違するデータをノイズ源のノイズの影響が大きいものとして無視するものである。尚、A/D変換データレジスタ122に格納された8種類のデジタル出力信号のノイズの影響を評価する際のアナログ入力電圧Vinは、図1に示した本発明の実施の形態1による半導体集積回路1のアナログ入力端子AN01に供給される通常動作の各種のアナログセンサーから供給されることが可能である。その理由は、通常のアナログ入力電圧Vinの周波数は8種類の第1クロック信号φ1~第8クロック信号φ8の周波数よりも極めて低いので、種類の第1クロック信号φ1~第8クロック信号φ8のサンプリング期間のアナログ入力電圧Vinの振幅変化は無視できるためである。しかしながら、種類のデジタル出力信号のノイズの影響を評価する際、一定電圧に維持されたアナログ入力電圧Vinをアナログ入力端子AN01に供給することもできる。このように、中央処理ユニット21はノイズの影響が少ないA/D変換デジタル出力信号D0~DN1として抽出された相関関係の強いデータが得られるホールド動作タイミングを有するクロック信号を、8種類の第1クロック信号φ1~第8クロック信号φ8から選択するものである。従って、中央処理ユニット21は、最低のノイズレベルを実現するためのA/D変換器12のサンプルホールド回路1211のホールド動作タイミングを決定することが可能となる。このようにして中央処理ユニット21による雑音解析プログラムの実行によって、A/D変換器12の低雑音A/D変換動作の実現のための校正動作を実行することが可能となる。この校正動作によって決定された最低ノイズレベルの実現のためのホールド動作タイミングを有するクロック信号を8個の第1クロック信号φ1~第8クロック信号φ8から選択する選択制御データは、サンプルホールド制御信号生成回路123のサンプルホールド制御レジスタ1231に格納されるものである。図1に示した本発明の実施の形態1の半導体集積回路1によれば、半導体集積回路1の電源投入時の初期化シーケンスにおいてA/D変換器12の低雑音A/D変換動作の実現のための校正動作を実行するように、ランダムアクセスメモリやフラッシュメモリ等の不揮発性メモリに格納されたプログラムによって中央処理ユニット21が制御される。《通常動作によるA/D変換器》更にその後に図1に示した本発明の実施の形態1の半導体集積回路1は、上述した校正動作によって決定された最低ノイズレベルを実現するためのクロック信号のホールド動作タイミングにおいてA/D変換器12のサンプルホールド回路1211がホールド動作を実行するように、サンプルホールド制御信号生成回路123のサンプルホールド制御レジスタ1231中に格納された制御データの遅延選択データと位相制御データとに応答してサンプルホールド制御ユニット1232が可変遅延回路1233を制御するものである。すなわち、A/D変換器12の通常動作によるA/D変換では、上述の校正動作により8種類の第1クロック信号φ1~第8クロック信号φ8から選択されたホールド動作タイミングを有するクロック信号をサンプルホールド制御信号φSHとして使用することによって、A/D変換器12のサンプルホールド回路1211のホールド動作が実行される。更に図1に示した本発明の実施の形態1の通常動作における半導体集積回路1では、A/D変換器12の通常動作の開始の後に所定時間の動作期間が経過する都度に、A/D変換器12の低雑音A/D変換動作の実現のための校正動作を実行するように、ランダムアクセスメモリやフラッシュメモリの不揮発性メモリに格納されたプログラムによって中央処理ユニット21が制御される。《校正動作の波形図》図2は、図1に示した本発明の実施の形態1の半導体集積回路1において実行されるA/D変換器12の低雑音A/D変換動作の実現のための校正動作を説明するための波形を示す図である。図2には、校正動作の半導体集積回路1のPLL回路30の電圧制御発振器33から生成される動作クロック信号φCLKが示され、PLL回路30の分周器34から生成される分周出力信号φoが示され、更にA/D変換器12の低雑音A/D変換動作の妨害となるノイズNoiseの波形が示されている。更に図2には、校正動作の半導体集積回路1のサンプルホールド制御ユニット1232の位相シフタ12322から生成される第1クロック信号φ1、第1CMOS遅延回路DL1から生成される第2クロック信号φ2、第2CMOS遅延回路DL2の出力端子から生成される第3クロック信号φ3、第3CMOS遅延回路DL3の出力端子から生成される第4クロック信号φ4、第4CMOS遅延回路DL4の出力端子から生成される第5クロック信号φ5、第5CMOS遅延回路DL5の出力端子から生成される第6クロック信号φ6、第6CMOS遅延回路DL6の出力端子から生成される第7クロック信号φ7、第7CMOS遅延回路DL7の出力端子から生成される第8クロック信号φ8が示されている。図2に示した波形図の例では、分周出力信号φoのローレベルからハイレベルへの立ち上りのタイミングで極めて大きな振幅のノイズNoiseが生成される一方、分周出力信号φoのハイレベルからローレベルへの立ち下りのタイミングでも無視できない振幅のノイズNoiseが生成されている。従って、A/D変換器12の低雑音A/D変換動作の実現のための校正動作では、第2クロック信号φ2と第3クロック信号φ3と第4クロック信号φ4と第6クロック信号φ6と第7クロック信号φ7と第8クロック信号φ8との各クロック信号のハイレベルの動作タイミングをA/D変換器12のサンプルホールド回路1211がホールド期間としたA/D変換デジタル出力信号が、略同一値を有してノイズ源のノイズの影響が少ない多数のA/D変換デジタル出力信号として抽出される。その一方で、この校正動作では、第1クロック信号φ1と第5クロック信号φ5の各クロック信号のハイレベルの動作タイミングをA/D変換器12のサンプルホールド回路1211がホールド期間としたA/D変換デジタル出力信号が、相互に数値が相違してノイズ源のノイズの影響が大きい少数のA/D変換デジタル出力信号として無視される。従って、校正動作の後の通常動作の半導体集積回路1のA/D変換器12の通常動作によるA/D変換では、上述の校正動作によって第2クロック信号φ2と第3クロック信号φ3と第4クロック信号φ4と第6クロック信号φ6と第7クロック信号φ7と第8クロック信号φ8とから選択された1つのホールド動作タイミングを有するクロック信号をサンプルホールド制御信号φSHとして使用することによって、A/D変換器12のサンプルホールド回路1211のホールド動作が実行される。その結果、A/D変換器12の低雑音A/D変換動作が実現されることが可能となる。《校正動作の他の波形図》図3は、図1に示した本発明の実施の形態1の半導体集積回路1において実行されるA/D変換器12の低雑音A/D変換動作の実現のための他の校正動作を説明するための波形を示す図である。図3には、半導体集積回路1に集積化された種々の機能モジュールと実装基板上に搭載された他の高機能デバイス100との動作タイミングを決定する多数のクロック信号CLKが示され、PLL回路30の分周器34から生成される分周出力信号φoが示され、更にA/D変換器12の低雑音A/D変換動作の妨害となるノイズNoiseの波形が示されている。半導体集積回路1によって最初に実行される校正動作においては、分周器34の分周出力信号φoがローレベルからハイレベルに変化する時刻T1 ́より以降の時刻T1 ́~時刻T8 ́の各タイミングで、ノイズの影響が解析される。しかし、時刻T1 ́~時刻T8 ́の動作期間では多数のクロック信号CLKと分周出力信号φoとのレベル変化が頻繁に発生しているので、この動作期間では、大きな振幅のノイズNoiseが生成される。従って、この動作期間でホールドされてA/D変換された8種類のデジタル出力信号D0~DN1の全ては、相互に数値が相違するものとなる。この中央処理ユニット21の解析結果によって、時刻T1 ́~時刻T8 ́の動作期間では半導体集積回路1の通常動作におけるA/D変換器12の低雑音A/D変換動作は不可能であると中央処理ユニット21によって判定される。この判定結果に従って、PLL回路30の分周器34から生成される分周出力信号φoの位相が180°の分だけ進相となるように制御される。これは、分周出力信号φoの非反転と反転とによって、容易に実現することが可能である。すなわち、上述した判定結果に応答して、サンプルホールド制御ユニット1232の位相シフタ12322内部のCMOSインバータはPLL回路30の分周器34から供給される分周出力信号φoを反転することによって生成した第1クロック信号φ1を第1CMOS遅延回路DL1の入力端子と第1CMOSアナログスイッチSW1の一端とに供給するものである。その結果、図3に示すように、時刻T1で半導体集積回路1のサンプルホールド制御ユニット1232の位相シフタ12322から第1クロック信号φ1が生成され、時刻T2で第1CMOS遅延回路DL1から第2クロック信号φ2が生成され、時刻T3で第2CMOS遅延回路DL2の出力端子から第3クロック信号φ3が生成され、時刻T4で第3CMOS遅延回路DL3の出力端子から第4クロック信号φ4が生成され、時刻T5で第4CMOS遅延回路DL4の出力端子から第5クロック信号φ5が生成され、時刻T6で第5CMOS遅延回路DL5の出力端子から第6クロック信号φ6が生成され、時刻T7で第6CMOS遅延回路DL6の出力端子から第7クロック信号φ7が生成され、時刻T8では第7CMOS遅延回路DL7の出力端子から第8クロック信号φ8が生成される。従って、半導体集積回路1によって次に実行される校正動作では、第2クロック信号φ2と第3クロック信号φ3と第4クロック信号φ4と第6クロック信号φ6と第7クロック信号φ7と第8クロック信号φ8との各クロック信号のハイレベルの動作タイミングをA/D変換器12のサンプルホールド回路1211がホールド期間としたA/D変換デジタル出力信号が、略同一値を有しノイズ源のノイズの影響が少ない多数のA/D変換デジタル出力信号として抽出される。その一方で、この校正動作では、第1クロック信号φ1と第5クロック信号φ5の各クロック信号のハイレベルの動作タイミングをA/D変換器12のサンプルホールド回路1211がホールド期間としたA/D変換デジタル出力信号が、相互に数値が相違してノイズ源のノイズの影響が大きい少数のA/D変換デジタル出力信号として無視される。従って、校正動作の後の通常動作の半導体集積回路1のA/D変換器12の通常動作によるA/D変換では、上述の校正動作によって第2クロック信号φ2と第3クロック信号φ3と第4クロック信号φ4と第6クロック信号φ6と第7クロック信号φ7と第8クロック信号φ8とから選択された1つのホールド動作タイミングを有するクロック信号をサンプルホールド制御信号φSHとして使用することによって、A/D変換器12のサンプルホールド回路1211のホールド動作が実行される。その結果、A/D変換器12の低雑音A/D変換動作が実現されることが可能となる。[実施の形態2]《半導体集積回路の他の構成》図4は、本発明の実施の形態2による半導体集積回路1の他の構成を示す図である。図4に示す本発明の実施の形態2による半導体集積回路1が図1に示した本発明の実施の形態1による半導体集積回路1と相違するのは、下記の点である。すなわち、図4に示す本発明の実施の形態2による半導体集積回路1のサンプルホールド制御信号生成回路123には、デジタルシグナルプロセッサ1234が追加されている。このデジタルシグナルプロセッサ1234は、中央処理ユニット21の代わりに、A/D変換データレジスタ122に格納されている8種類のデジタル出力信号D0~DN1を相互に比較して相関関係の強いデータをノイズ源からのノイズの影響が少ないA/D変換デジタル出力信号D0~DN1として抽出するものである。すなわち、デジタルシグナルプロセッサ1234は、A/D変換データレジスタ122に格納された8種類のデジタル出力信号の中で多数の略同一値を有するデータをノイズの影響が少ないA/D変換デジタル出力信号として抽出する。その一方、デジタルシグナルプロセッサ1234は、A/D変換データレジスタ122に格納された8種類のデジタル出力信号の中で、少数の相互に数値の相違するデータをノイズ源のノイズの影響が大きいものとして無視する。その後に、デジタルシグナルプロセッサ1234はノイズの影響が少ないA/D変換デジタル出力信号D0~DN1として抽出された相関関係の強いデータが得られるホールド動作タイミングを有するクロック信号を8種類の第1クロック信号φ1~第8クロック信号φ8から選択するものである。従って、デジタルシグナルプロセッサ1234は、最低ノイズレベルを実現するためのA/D変換器12のサンプルホールド回路1211のホールド動作タイミングを決定することが可能となる。このようにデジタルシグナルプロセッサ1234による雑音解析プログラムの実行により、A/D変換器12の低雑音A/D変換動作の実現のための校正動作を実行することが可能となる。図4に示した本発明の実施の形態2の半導体集積回路1によれば、半導体集積回路1の電源投入時の初期化シーケンスにおいてA/D変換器12の低雑音A/D変換動作の実現のための校正動作を実行するように、ランダムアクセスメモリやフラッシュメモリ等の不揮発性メモリに格納されたプログラムによってデジタルシグナルプロセッサ1234が制御される。更に図4に示した本発明の実施の形態2の半導体集積回路1では、A/D変換器12の通常動作の開始の後に所定時間の動作期間が経過する都度にA/D変換器12の低雑音A/D変換動作の実現のための校正動作を実行するように、ランダムアクセスメモリやフラッシュメモリの不揮発性メモリに格納されたプログラムによってデジタルシグナルプロセッサ1234が制御される。[実施の形態3]《半導体集積回路の具体的な構成》図5は、本発明の実施の形態3によるマイクロコントーラユニットとして構成された半導体集積回路1の具体的な構成を示す図である。図5に示すように半導体集積回路1の半導体チップのアナログ回路コア10は、アナログマルチプレクサー11とA/D変換器12とを含んでいる。《アナログ回路コア》図5に示すアナログマルチプレクサー11の8チャンネルのアナログ入力端子AN0、AN1...AN7を含み、8チャンネルから任意に選択されたアナログ入力信号が出力端子に出力されることが可能とされている。図5に示すA/D変換器12は、図1に示した本発明の実施の形態1による半導体集積回路1や図4に示す本発明の実施の形態2による半導体集積回路1と全く同様に構成されたA/D変換回路121とA/D変換データレジスタ122とサンプルホールド制御信号生成回路123を含み、A/D変換回路121はサンプルホールド回路1211とA/D変換コア回路1212とを含んでいる。更に図5に示すA/D変換器12は、図1に示した本発明の実施の形態1による半導体集積回路1や図4に示す本発明の実施の形態2による半導体集積回路1と全く同様に、デジタル回路20の中央処理ユニット21と論理回路22とに動作クロック信号φCLKを供給するとともにサンプルホールド制御信号生成回路123に分周出力信号φOを供給するためのフェーズロックドループ回路30を含んでいる。尚、アナログ回路コア10には例えば、5ボルトと比較的高い電圧に設定されたアナログ電源電圧AVccが供給される一方、アナログ回路コア10にはアナログ接地電位AVssが供給される。《デジタル回路コア》図5に示す半導体集積回路1の半導体チップのデジタル回路コア20は、中央処理ユニット21と論理回路22とランダムアクセスメモリ24とフラッシュ不揮発性メモリデバイス23とランダムアクセスメモリ24とリードオンリーメモリ25とバススイッチコントローラ26を含んでいる。尚、デジタル回路コア20には、例えば略1ボルトと比較的低い電圧に設定されたデジタル電源電圧Vccが供給される一方、デジタル回路コア20にはデジタル接地電位Vssが供給される。すなわち、中央処理ユニット21にはCPUバスCPU_Busと制御線Cntr_Linesとを介して、ランダムアクセスメモリ24とフラッシュ不揮発性メモリデバイス23とリードオンリーメモリ25とバススイッチコントローラ26とが接続されている。尚、中央処理ユニット21には、CPUバスCPU_Busと制御線Cntr_Linesと周辺バスPeriph_Busとバススイッチコントローラ26とを介して、複数の周辺回路Periph_Cir1、PeriphCir2が接続されている。従って、アナログ回路コア10のアナログマルチプレクサー11で選択されサンプルされた入力アナログ信号がA/D変換器12によってデジタル信号に変換され、デジタル信号は周辺バスPeriph_Bus、バススイッチコントローラ26、CPUバスCPU_Busを介して中央処理ユニット21によって処理されることができる。また、ランダムアクセスメモリ24とフラッシュ不揮発性メモリデバイス23とリードオンリーメモリ25のいずれか1個のメモリには、A/D変換器12による最低ノイズレベルのA/D変換の実現のための中央処理ユニット21もしくはデジタルシグナルプロセッサによって実行される雑音解析プログラムが格納可能とされたものである。以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、A/D変換器12は、逐次比較型A/D変換回路にのみ限定されるものではなく、フラッシュ型A/D変換器とパイプライン型A/D変換器とΣΔ型A/D変換器のいずれかによって構成可能であることは言うまでもない。また、動作クロック信号の生成についても、フェーズロックドループ回路30にのみ限定されるものではなく、例えば、リングオシレータや周波数電圧変換回路を用いたクロック発振回路を用いて構成することも可能である。更に中央処理ユニット21やデジタルシグナルプロセッサによって実行されるランダムアクセスメモリやフラッシュメモリ等の不揮発性メモリの格納された雑音解析プログラムの実行は、サンプルホールド制御信号生成回路123の可変遅延回路1233からの8個の第1クロック信号φ1~第8クロック信号φ8の各クロック信号のハイレベル期間にA/D変換器12に通常動作の期間に供給されるアナログ入力電圧Vinの周波数成分より高い周波数信号成分を有するクロックパルスに起因する雑音成分を高速フーリエ解析等によって解析することでも可能である。