"1次巻線と2次巻線とは直流的に分離されており、1次巻線と2次巻線とは互いに別々の接地電位に接続されるトランスと、前記トランスの2次巻線からの出力が入力される第1コンパレータ及び第2コンパレータと、前記第1コンパレータの出力が入力される遅延信号生成部と、前記第2コンパレータの出力が入力されるマスキング信号生成部と、を有することを特徴とする信号伝達装置。前記第1コンパレータと前記第2コンパレータが、1つのヒステリシスコンパレータ又は1つのウインドウコンパレータからなることを特徴とする請求項1に記載の信号伝達装置。前記第1コンパレータの第1入力端には、第1参照電位が与えられており、前記第2コンパレータの第1入力端には、第2参照電位が与えられていることを特徴とする請求項1に記載の信号伝達装置。前記第1参照電位は、前記第2参照電位の絶対値より大きいことを特徴とする請求項3に記載の信号伝達装置。前記トランスは第1トランスと第2トランスを含むことを特徴とする請求項1~請求項4のいずれか1項に記載の信号伝達装置。前記第2トランスの2次巻線からの出力が入力される第3コンパレータ及び第4コンパレータと、前記第3コンパレータの出力が入力される遅延信号生成部と、前記第4コンパレータの出力が入力されるマスキング信号生成部と、を有することを特徴とする請求項5に記載の信号伝達装置。第1コンパレータから出た出力を遅延させ第1パルス幅に設定された第1遅延信号と、第2コンパレータから出た出力を遅延させかつ前記第1パルス幅よりも大きいパルス幅に設定された第1マスキング信号と、第3コンパレータから出た出力を遅延させ第2パルス幅に設定された第2遅延信号と、第4コンパレータから出た出力を遅延させかつ前記第2パルス幅よりも大きいパルス幅に設定された第2マスキング信号と、前記第1遅延信号と前記第2マスキング信号とを論理演算処理する第1論理演算回路部と、前記第2遅延信号と前記第1マスキング信号とを論理演算処理する第2論理演算回路とを備え、前記第1遅延信号及び前記第2遅延信号に重畳されたノイズがそれぞれ前記第2ノイズマスキング信号及び前記第1ノイズマスキング信号によってマスキングされることを特徴とする請求項5又は請求項6のいずれか1項に記載の信号伝達装置。前記第1マスキング信号のパルス幅は前記第2遅延信号のそれよりも大きく、前記第2マスキング信号のパルス幅は前記第1遅延信号のそれよりも大きい請求項7に記載の信号伝達装置。前記第1論理演算回路部及び前記第2論理演算回路部は各別に論理和回路、否定論理和回路、論理積回路、及び、否定論理積回路の少なくとも1つを有する請求項7又は請求項8のいずれか1項に記載の信号伝達装置。前記第1論理演算回路部及び前記第2論理演算回路部から出力された信号はそれぞれ、フリップフロップのセット信号及びリセット信号として用いられる請求項7~請求項9のいずれか1項に記載の信号伝達装置。伝達信号の立上がりエッジを検出して前記伝達信号のパルス幅よりも小さな第1変換パルスを生成する第1パルス生成部と、前記パルス状の伝達信号の立下がりエッジを検出して前記伝達信号のパルス幅よりも小さな第2変換パルスを生成する第2パルス生成部を有するパルス変換回路であって、前記パルス変換回路は、前記第1変換パルスが前記第1トランスの1次巻線側に入力され、その2次巻線側へと前記変換パルスを伝達し、前記第2変換パルスが前記第2トランスの1次巻線側に入力され、その2次巻線側へと前記変換パルスを伝達することを特徴とする請求項5~請求項10のいずれか1項に記載の信号伝達装置。しかしながら、上記従来例の信号伝達装置では、トランスT1、T2に入力されるノイズレベルが互いに異なる場合、ノイズキャンセルが正常に作動せず、誤動作の原因となっていた。本発明の信号伝達装置は、1次巻線と2次巻線とは直流的に分離されており、1次巻線と2次巻線とは互いに別々の接地電位に接続されるトランスと、前記トランスの2次巻線からの出力が入力される第1コンパレータ及び第2コンパレータと、前記第1コンパレータの出力が入力される遅延信号生成回路と、前記第2コンパレータの出力が入力されるマスキング信号生成回路と、を有する。前記第1コンパレータと前記第2コンパレータは、ヒステリシスコンパレータ又はウインドコンパレータからなってもよい。前記第1コンパレータ及び前記第2コンパレータの第1入力端には前記トランスの2次巻線からの出力が入力され、前記第1コンパレータの第2入力端には第1参照電位が与えられており、前記第2コンパレータの第2入力端には、第2参照電位が与えられており、前記第1参照電位は、前記第2参照電位の絶対値より大きい。さらに好ましくは、前記トランスは第1トランスと第2トランスを含み、前記第2トランスの2次巻線からの出力が入力される第3コンパレータ及び第4コンパレータと、前記第3コンパレータの出力が入力される遅延信号生成回路と、前記第4コンパレータの出力が入力されるマスキング信号生成回路と、を有する。第1コンパレータから出た出力を遅延させ第1パルス幅に設定された第1遅延信号と、第2コンパレータから出た出力を遅延させかつ前記第1パルス幅よりも大きいパルス幅に設定された第1マスキング信号と、第3コンパレータから出た出力を遅延させ第2パルス幅に設定された第2遅延信号と、第4コンパレータから出た出力を遅延させかつ前記第2パルス幅よりも大きいパルス幅に設定された第2マスキング信号と、前記第1遅延信号と前記第2マスキング信号とを論理演算処理する第1論理演算回路部と、前記第2遅延信号と前記第1マスキング信号とを論理演算処理する第2論理演算回路とを備え、前記第1遅延信号及び前記第2遅延信号に重畳されたノイズがそれぞれ前記第2ノイズマスキング信号及び前記第1ノイズマスキング信号によってマスキングされる。第1マスキング信号のパルス幅は第2遅延信号のそれよりも大きく、第2マスキング信号のパルス幅は第1遅延信号のそれよりも大きい。第1論理演算回路部及び第2論理演算回路部は各別に論理和回路、否定論理和回路、論理積回路、及び、否定論理積回路の少なくとも1つを有する請求項7又は請求項8のいずれか1項に記載の信号伝達装置。第1論理演算回路部及び前記第2論理演算回路部から出力された信号はそれぞれ、フリップフロップのセット信号及びリセット信号としてそれぞれ用いられる。また、本発明にかかる信号伝達装置は、伝達信号の立上がりエッジを検出して前記伝達信号のパルス幅よりも小さな第1変換パルスを生成する第1パルス生成回路と、前記パルス状の伝達信号の立下がりエッジを検出して前記伝達信号のパルス幅よりも小さな第2変換パルスを生成する第2パルス生成回路を有するパルス変換回路であって、前記パルス変換回路は、前記第1変換パルスが前記第1トランスの1次巻線側に入力され、その2次巻線側へと前記変換パルスを伝達し、前記第2変換パルスが前記第2トランスの1次巻線側に入力され、その2次巻線側へと前記変換パルスを伝達する。本発明の信号伝達装置は、ノイズレベルの異なるノイズが重畳しても誤作動しないため、信頼性の高い信号伝達回路を提供する。実施形態1図1は本発明の実施形態1にかかる信号伝達装置を模式的に示す回路図である。信号伝達装置100は、電子制御装置110、入力側回路120、トランス回路130、コンパレータCM1,CM2,CM_M1,CM_M2、ノイズキャンセル回路140、フリップフロップFF、及び出力端子150を備える。信号伝達装置100において、電子制御装置110は、たとえばハイブリッド自動車の制御機構との間で信号のやりとりを行い、車全体の制御を行う。電子制御装置110ではたとえばパルス状の伝達信号Sinが生成される。入力側回路120は、第1パルス変換回路121、第2パルス変換回路123、及びインバータ125を備える。電子制御装置110で生成された伝達信号Sinは、入力側回路120を構成する第1パルス変換回路121及び第2パルス変換回路123において、伝達信号Sinのパルス幅よりも小さな所定のパルス幅にそれぞれ変換される。第1パルス変換回路121は、伝達信号Sinの立上りエッジを検出して図示しない第1変換パルスを生成する。第2パルス変換回路123は伝達信号Sinの立下りエッジを検出して図示しない第2変換パルスを生成する。前述のように、第1変換パルス及び第2変換パルスのパルス幅は伝達信号Sinのパルス幅より小さくなるように設定されるが、その大きさは、たとえば伝達信号Sinのパルス幅が25μSであるとき、第1及び第2変換パルスSa1,Sa2はたとえば5nS程度に設定される。これによって、入力側回路120及びトランス回路130における消費電力の低減化を図っている。インバータ125は伝達信号Sinの立下りエッジを検知するために用意される。インバータ125を用意するならば、第1パルス変換回路121と第2パルス変換回路123は同じ回路で構成することができる。もちろん、インバータ125は単独で設けずに第2パルス変換回路123側に内蔵させてもよい。なお、第1パルス変換回路121が伝達信号Sinの立下りエッジを検出し、第2パルス変換回路123で立上りエッジを検出するようにしてもよい。トランス回路130は第1トランスT1、第2トランスT2を備える。トランス回路130は、ICチップ上またはICチップ内に形成することができ、これらのトランスはマイクロトランス、或いはアイソレータとして称されることがある。第1トランスT1は、1次巻線T11及び2次巻線T12を備える。1次巻線T11及び2次巻線T12の各一端は共に接地電位に接続されるが、1次巻線T11の一端は第1接地電位GND1に、2次巻線T12の一端は第2接地電位GND2という具合にそれぞれ別々の接地電位に接続される。接地電位GND1と接地電位GND2とは互いに直流的に絶縁されている。これによって、第1トランスT1の1次巻線T11側に接続される入力側回路120と、第1トランスT1の2次巻線T12側に接続される後述のノイズキャンセル回路140、フリップフロップFF等とは直流的に絶縁される。なお、直流的に絶縁されているとは、両者の接地電位が導体で接続されていないということである。第1トランスT1、第2トランスT2の1次巻線側と2次巻線側とが直流的に絶縁されていることがアイソレータと称される所以である。第1トランスT1の1次巻線側T11から2次巻線T12側への信号伝達率を1とし、両者での信号遅延を無視すれば、2次巻線T12側には、1次巻線T11側に入力された信号と等価な信号を取り出すことができる。ここで等価とは振幅及び位相がほぼ等しいことを指す。なお、第2トランスT2についても第1トランスT1と同様のことが言える。すなわち、2次巻線T12、T22に生じる信号である信号Sa1,Sa2は各々、上述した第1変換パルス及び第2変換パルスと等価である。第1トランスT1の2次巻線T12側にはコンパレータCM1及びCM_M1が接続されている。コンパレータCM1及びCM_M1は、その前段部と後段部を結合する役割を有する。すなわち、トランス回路130とノイズキャンセル回路140とを直接電気的に接続したときに生じる不具合を緩衝させるために、たとえばインピーダンス整合を行う。また、コンパレータCM1及びCM_M1の第2入力端に所定の参照電位を与えておけば、参照電位を基準として波形整形を行うことができる。なお、コンパレータCM1及びCM_M1には増幅手段又は減衰手段を持たせるようにしてもよい。また、2次巻線T12側に取り出された信号Sa1はほぼそのままの大きさでノイズキャンセル回路140に伝達してもよいが、信号の振幅を大きくしてもよく、また小さくしてもよい。第2パルス変換回路123から出力された図示しない第2変換パルスは、上述のように第2トランスT2の1次巻線T21に入力され、2次巻線T22側からは信号Sa2が出力される。2次巻線T22側から出力された信号Sa2はコンパレータCM2及びコンパレータCM_M2の第1入力端に入力される。コンパレータCM2及びCM_M2からの出力は、各々にノイズキャンセル回路140に入力される。コンパレータCM2及びCM_M2は、その前段部と後段部を結合する役割を有する。すなわち、トランス回路130とノイズキャンセル回路140とを直接電気的に接続したときに生じる不具合を緩衝させるために、たとえばインピーダンス整合を行う。また、コンパレータCM2及びCM_M2の第2入力端に所定の参照電位を与えておけば、これを参照として波形整形を行うことができる。なお、コンパレータCM2及びCM_M2には増幅手段又は減衰手段を持たせるようにしてもよい。また、2次巻線T22側に取り出された信号Sa2はほぼそのままの大きさでノイズキャンセル回路140に伝達してもよいが、信号の振幅を大きくしてもよく、また小さくしてもよい。コンパレータCM1及びCM2の第2入力端には、正規信号を伝達するための所定の参照電位Vth_Aが与えられている。また、コンパレータCM_M1及びCM_M2の第2入力端には、ノイズ除去のための所定の参照電位Vth_Bが与えられている。本発明の大きな特徴は、異なる参照電位Vth_A,Vth_Bを持ったコンパレータを設けることにある。コンパレータの構成及び詳細な回路構成は後述で明らかにされる。なお、コンパレータCM1,CM_M1,CM2,CM_M2の前段または後段には所定の振幅の大きさ及び所定の大きさに移相させるために少なくともその一方側に増幅手段、移相手段を設けてもよい。ノイズキャンセル回路140からは2つの信号が取り出される。1つは第1トランスT1側に同期したセット信号Psであり、もう1つは第2トランスT2側に同期したリセット信号Prである。ノイズキャンセル回路140は、コンパレータCM1,CM2,CM_M1及びCM_M2へ入力された信号に重畳されたノイズを取り除くために用意されている。本発明のもう1つの特徴はノイズキャンセル回路140を設けることにある。ノイズキャンセル回路140の詳細な回路構成は後述で明らかにされる。ノイズキャンセル回路140は、第1遅延信号生成回路141a、第2遅延信号生成回路141b、第1マスキング信号生成回路143a、第2マスキング信号生成回路143b、第1論理演算回路部145a、第2論理演算回路部145bを備える。本発明の一実施形態では第1論理演算回路部145a、第2論理演算回路部145bを用いたが、これに限定されない。否定論理和回路NORの他に、論理積回路AND、否定論理積回路NAND及び論理和回路ORの少なくとも1つを用いることができる。また、これらのいわゆる論理回路を組み合わせてもかまわない。こうして各種の論理回路の少なくとも1つは本書で論理演算回路部を構成することができる。本書ではノイズマスキングなる語句とノイズキャンセルなる語句を用いる。ノイズマスキング及びノイズキャンセルは、たとえば擬似ノイズを発生させ、その擬似ノイズを本来のノイズに加算または減算して本来のノイズを除去または減衰させる方法が知られている。しかし、本書で用いるノイズマスキングとは擬似ノイズを発生させるのではなく論理演算回路部を用いて、本来のノイズが出力されないように論理演算を行うことを指すものである。また、ノイズキャンセルとは幾つかのノイズマスキング回路で構成された回路全体を指すものとして用いる。第1遅延信号生成回路141aは、コンパレータCM1から出力された第1入力信号IN11を遅延させ第1遅延信号IN1Sを生成するために用意される。なお、本書で用いる遅延とは、信号の立上りエッジ及び立下りエッジの少なくとも一方側が、時間的に遅く生じるように信号処理することを指す。したがって、遅延される前の信号と遅延された後の信号の両者間には、パルス幅は同じであったり、或いは小さく狭くなったり。或いは大きく広くなったりすることが起こり得る。また、第1入力信号IN11を遅延させる目的は、端的にいえば、後述の第2マスキング信号IN2Mとの論理演算を第1論理演算回路部145aで正常に行うためである。詳細は後述で明らかにされる。第1マスキング信号生成回路143aは、第2遅延信号生成回路141bから取り出された遅延信号IN2Sに重畳されているノイズをマスキングするために用意される。すなわち、第1マスキング信号生成回路143aで生成される第1マスキング出力信号IN1Mは、コンパレータCM1_M1から取り出された第一マスキング入力信号IN12を元にして生成されるが、生成した信号はコンパレータCM2から取り出された信号に重畳されたノイズをマスキングするために用意される。第2遅延信号生成回路141bは、第2入力信号IN21を遅延させ、遅延信号IN2Sを生成するために用意される。第2入力信号IN21を遅延させる目的は先に述べた遅延信号IN1Sを生成するのと同じである。すなわち、第1マスキング出力信号IN1Mとの間で所定の論理演算を第2論理演算回路145bで行うためである。第2マスク信号生成回路143bは、信号生成回路141aから取り出された遅延信号IN1Sに重畳されているノイズをマスキングするために用意される。すなわち、第2マスキング信号生成回路143bで生成される第2マスキング信号IN2Mは、コンパレータCM_M2から取り出された第1マスキング入力信号IN12を元にして生成されるが、生成した信号はコンパレータCM1から取り出された信号に重畳されたノイズをマスキングするために用意される。フリップフロップFFは、電子制御装置110から出力された伝達信号Sinと同じ状態に復元するために用意されている。ここで復元とは、ほぼ元の信号の形態、位置に戻すことを指す。すなわち、伝達信号Sinは入力側回路120及びトランス回路130での消費電力を低減させるためにパルス幅を小さくして信号処理が施されるが、最終的には元の状態の信号に戻すための復元回路としてフリップフロップFFが用意されている。セット信号PsはフリップフロップFFのセット端子Sに入力される。これにより、フリップフロップFFはセット状態に置かれる。リセット信号Prは、フリップフロップFFのリセット端子Rに入力される。これにより、フリップフロップFFはリセット状態に置かれる。フリップフロップFFから出力された出力信号Soutは出力端子150に取り出される。出力端子150に取り出された出力信号Soutはたとえば図示しないIGBTのオンオフを制御するために利用される。図2Aは図1に示す第1遅延信号生成回路141aの内部回路を示すとともに、その周辺の回路部を抜き出したものである。すなわち、第1マスキング回路部140Aは、第1遅延信号生成回路141a、第2マスキング信号生成回路143b、及び第1論理演算回路部145aで構成される。コンパレータCM1から取り出された第1入力信号IN11は、第1遅延信号生成回路141aの一部を構成する否定論理積回路149aの第1入力端x1に入力されると共に、信号遅延回路147aに入力される。信号遅延回路147aからは遅延信号IN1Dとして取り出され、取り出された遅延信号IN1Dは、否定論理積回路149aの第2入力端x2に入力される。否定論理積回路149aの出力端x3には、第1入力信号IN11と遅延信号IN1Dとが否定論理積演算された遅延信号IN1Sが出力される。第1論理演算回路部145aには2つの入力端が用意され、第1入力端y1には遅延信号IN1Sが、第2入力端y2には第2マスキング信号IN2Mがそれぞれ入力されている。第2マスキング信号IN2Mは第2マスキング信号生成回路143bで生成される。第1入力信号IN11と第1マスキング入力信号IN21が同じタイミングで入力された場合、第2マスキング信号IN2Mは、遅延信号IN1Sと第2マスキング信号IN2Mとは所定の位相差を有することになる。第1論理演算回路部145aは、遅延信号IN1Sと第2マスキング信号IN2Mとの否定論理和演算を行い、両者の信号が共にローレベルのときにのみ、その出力端y3にはハイレベルが表れる。したがって、第1パルス変換回路121から取り出された第1変換パルスSa1は第1トランスT1、コンパレータCM1及びCM_M1、第1遅延信号生成回路141a、及び第1論理演算回路部145aを介して取り出されるが、遅延信号IN1Sは、第2パルス変換回路123、第2トランスT2、コンパレータCM_M2、及び第2マスキング信号生成回路143bを介して生成された第2マスキング信号IN2Mの制約を受けることになる。すなわち、第2マスキング信号IN2Mがハイレベルの期間においては、遅延信号IN1Sに重畳されるノイズ成分は第1論理演算回路部145aによってマスキングされる。第1論理演算回路部145aから出力されるセット信号Psは、フリップフロップFFのセット端子Sに入力され、後段のフリップフロップFFをセットさせる。図2Bに示す第2ノイズマスキング回路部140Bは、図2Aに示す第1マスキング回路部140Aと協働してノイズキャンセル回路140を構成する。図2Bは、第2遅延信号生成回路141bの内部と、その周辺の回路部を示す。すなわち、第2マスキング回路部140Bは、第2遅延信号生成回路141b、第1マスキング信号生成回路143a、及び第2論理演算回路部145bで構成される。コンパレータCM2から取り出された第2入力信号IN22は、否定論理積回路149bの第1入力端x1に入力されると共に、信号遅延回路147bに入力される、信号遅延回路147bから取り出された遅延信号IN2Dは、論理積回路149bの第2入力端x2に入力される。論理積回路149bの出力端x3には、第2入力信号IN22と遅延信号IN2Dとが否定論理積演算された遅延信号IN2Sが出力される第2論理演算回路部145bには2つの入力端が用意され、第1入力端y1には遅延信号IN2Sが、第2入力端y2には第1マスキング信号IN1Mがそれぞれ入力されている。第1マスキング信号IN1Mはマスク第1マスキング信号生成回路143aで生成される。第1入力信号IN12と第2マスキング入力信号IN22が同じタイミングで入力された場合、第1マスキング信号IN1Mは、遅延信号IN2Sと第1マスキング信号IN1Mとは所定の位相差を有している。第2論理演算回路部145bは、遅延信号IN2Sと第1マスキング信号IN1Mとの否定論理和演算を行い両者信号が共にローレベルのときにのみ、その出力にはハイレベルが表れる。したがって、第2パルス変換回路123から取り出された第2変換パルスSa2は第2トランスT2、コンパレータCM2及びCM_M2、第2遅延信号生成回路141b、及び第2論理演算回路部145bを介して取り出されるが、遅延信号IN2Sは、第1パルス変換回路121、第1トランスT1、コンパレータCM_M2、及び第1マスキング信号生成回路143aを介して生成された第1マスキング信号IN1Mの制約を受けることになる。すなわち、第1マスキング信号IN1Mがハイレベルの期間においては、遅延信号IN2Sに重畳されるノイズは第2論理演算回路部145bには出力されない。これがノイズキャンセル回路と称される所以である。第2論理演算回路部145bの出力端y3から出力されたリセット信号Prは、フリップフロップFFのリセット端子Rに入力され、フリップフロップFFをリセットさせる。以上に述べたようにノイズキャンセル回路140は、第1マスキング回路部140Aと第2マスキング回路部140Bによって構成されている。図3は、図2A、図2Bに示す第1及び第2マスキング回路部140A140Bに生じる各種信号を模式的に示す。第1入力信号IN11、第2入力信号IN22、は、それぞれ論理積回路149a149bの第1入力端x1に入力される。第1マスキング入力信号IN12、第1マスキング入力信号IN21は、それぞれ第1マスキング信号生成回路143a、第2マスキング信号生成回路143bに入力される信号である。遅延信号IN1SIN2Sは、それぞれ論理積回路149a149bから出力され、第1マスキング信号IN1M及び第2マスキング信号IN2Mは、それぞれ第1マスキング信号生成回路143a及び第2マスキング信号生成回路143bから出力される。図3、最上段に示す。第1入力信号IN11、第2入力信号IN22、第1マスキング入力信号IN12、第1マスキング入力信号IN21は、前に述べたように、それぞれコンパレータCM1、コンパレータCM2、コンパレータCM_M1、コンパレータCM_M2から出力される信号であり、そのパルス幅W1はたとえば5ns程度に選ばれている。パルス幅W1の大きさは設計事項であり、伝達信号Sinの周波数、パルス幅、第1パルス変換回路121、第2パルス変換回路123、第1トランスT1、第2トランスT2の電気的特性に応じて適宜設定される。第1入力信号IN1、第2入力信号IN2はそれぞれ立上りエッジTr1、立下りエッジTf1を有する。遅延信号IN1DIN2Dは、図2A、図2Bに示す信号遅延回路147a147bからそれぞれ取り出したものであり、それらは第1入力信号IN11、第2入力信号IN22、から所定の遅延時間△t1だけ遅延され、そのパルス幅W2はパルス幅W1と同じかまたはそれ以上となるように設定される。遅延信号IN1DIN2Dは立上りエッジTr2、立下りエッジTf2をそれぞれ有し、立上りエッジTr2は第1入力信号IN1、第2入力信号IN2の立上りエッジTr1よりも時間△t1だけ遅れており、立下りエッジTf2は、立下りエッジTf1よりも時間△t2だけ遅れる状態を示している。なお、図3は作図の都合上、時間△t2が時間△t1よりも大きいものを図示しているが、両者の大小関係の設定は設計事項に過ぎない。したがって、時間△t1と△t2とがほぼ等しくなったり、時間△t1が△t2よりも大きくなったり、或いは時間△t1が△t2よりも小さくなるように設定してもよい。すなわり、時間△t1,△t2の大きさは、第1入力信号IN11、第2入力信号IN22に重畳されたノイズが適切にマスキングされるように設定すればよい。遅延信号IN1Sは、論理積回路149aで第1入力信号IN1と遅延信号IN1Dが論理積演算されて生成される信号である。遅延信号IN2Sは、論理積回路149bで第2入力信号IN2と遅延信号IN2Dが論理積演算されて生成される信号である。このため、遅延信号IN1S,IN2Sは、第1入力信号IN11、第2入力信号IN22及び遅延信号IN1D,IN2Dがハイレベルのときにそれぞれハイレベルとなるために図3に示すように、遅延信号IN1D,IN2Dの立上りタイミングTr2でローレベルとなり、第1入力信号IN1、第2入力信号IN2の立下りタイミングTf1でハイレベルとなる信号となる。そのパルス幅W3はパルス幅W1,W2よりもたとえば3ns程度小さく狭くなる。第1マスキング信号IN1M及び第2マスキング信号IN2Mは、それぞれ第1マスキング入力信号IN21及び第2マスキング入力信号IN22を元に、第1マスキング信号生成回路143a及び第2マスキング信号生成回路143bで生成される。それらの信号のパルス幅W4はパルス幅W1~W3よりは大きく、たとえば、7~10nsに選ばれる。言い換えれば、パルス幅W4がこのような大きさに設定されるように時間△t1と△t2が調整される。第1マスキング信号IN1M、第2マスキング信号IN2Mのパルス幅W4は、遅延信号IN1S,IN2Sの立上りタイミングTr3及び立下りタイミングTf3がばらついても論理積演算に支障が生じないように、十分な大きさ幅に設定される。なお、第1論理演算回路部145a及び第2論理演算回路部145bで論理積演算を行うにあたり、第2マスキング信号IN2M及び第1マスキング信号IN1Mの対象信号として、第1入力信号IN11、第2入力信号IN22、遅延信号IN1D,IN2Dではなく、遅延信号IN1S,IN2Sを用いるようにしたのは、第1論理演算回路部145a及び第2論理演算回路部145bでの論理積演算を支障なく行うためである。なお、図3に示す各種信号のパルス幅W1,W2,W3及びW4で示される期間がこれら各種信号の有効部であり、これらの有効部がハイレベルであるかローレベルであるかによって、論理積演算が行われる。なお、各種信号の有効部とは、信号そのものが存在する信号部分を指しており、必ずしもハイレベルを特定するものでもなく、また、ローレベルを特定するものでもない。したがって、回路構成によって信号有効部がハイレベルになったり、ローレベルになったりする。図2A、図2B、図3、及び図4に示すノイズキャンセル回路140の概念を要約すると次のとおりである。すなわち、本発明にかかるノイズキャンセル回路140は、2つの第1入力信号IN11、第2入力信号IN22の信号を基にして遅延信号IN1D,IN2Dを各別に生成する。さらに第2入力信号IN22、第1マスキング入力信号IN12、第1マスキング入力信号IN21を元にしてそれぞれ第1マスキング信号IN1M、第2マスキング信号IN2Mを生成する。第1入力信号IN11、第2入力信号IN22が同じタイミングで入力された場合、第1マスキング信号IN1Mの有効信号部に遅延信号IN2Sの有効信号部が収まるようにそれぞれの遅延時間△t1,△t2を調整する。また、第2マスキング信号IN2Mの有効信号部に遅延信号IN1Sの有効信号部が収まるようにそれぞれの遅延時間△t1,△t2を調整する。図4は、図1において、電子制御装置110で生成された伝達信号Sinと、第1トランスT1、第2トランスT2側から取り出した第1入力信号IN11、第2入力信号IN22との位相関係を模式的に示すタイミングチャートである。図4aに示す伝達信号Sinは、説明及び作図の便宜上、たとえばパルス状の信号を示し、立上りエッジTr、立下りエッジTf、デューティ比が50の信号を示している。図4bに示す第1入力信号IN11は、これまでの説明からも明らかなように、第1トランスT1側から取り出されたものであり、伝達信号Sinの立上りエッジTrを検出して所定のパルス幅W1に調整された信号である。図4cに示す第2入力信号IN22は、これまでの説明からも明らかなように、第2トランスT2側から取り出した入力信号であり、伝達信号Sinの立下りエッジTfを検出して、所定のパルス幅に調整された信号である。第2入力信号IN2のパルス幅W1は第1入力信号IN1のパルス幅W1と同じである。第1入力信号IN11、第2入力信号IN22は伝達信号Sinの立上りエッジTr及び立下りエッジTfを検出したものであるが、本発明の信号伝達装置の最終段ではこれらの各入力信号を元にして、元の伝達信号Sinに復元する。図4bにおいて、第1入力信号IN11及び第1マスキング入力信号IN12が表れる信号区間を区域P1で、第2マスキング入力信号IN21及び第2入力信号IN22が表れる信号区間を区域P2でそれぞれ示す。すなわち、区域P1は、第1入力信号IN11及び第1マスキング入力信号IN12は表れるが第2マスキング入力信号IN21及び第2入力信号IN22は表れない信号部分であり、区域P2は、第2マスキング入力信号IN21及び第2入力信号IN22は表れるが、第1入力信号IN11及び第1マスキング入力信号IN12は表れない信号部分を示す。図5は、図1に示す信号伝達装置の要部における各種信号のタイミングチャートを示す。図5aは、電子制御装置110で生成された伝達信号Sinを示す。伝達信号Sinは時刻t1から時刻t5までの期間、ハイレベルを維持するものとして示している。すなわち、立上りエッジTr0から立下りエッジTf0までの期間がハイレベルであるとして示す。図5bは、トランスT1前後の信号である信号Sa1を示す。信号Sa1は、伝達信号Sinの立上りエッジTr0を検出して第1パルス変換回路121で生成され、第1トランスT1を介して出る信号である。信号Sa1はさらに、コンパレータCM1又はコンパレータCM_M1を介して、第一入力信号IN11又は第一マスキング入力信号IN22として取り出される。信号Sa1はたとえば、時刻t1~t3の期間においては、立上りエッジTr1、立下りエッジTf1、パルス幅W1として示されている。なお、信号Sa1はトランスT1の前後でほぼ等価であると考えられる。信号Sa1は、コンパレータCM1又はコンパレータCM_M1を介して、IN11又はIN12として取り出される。その際、コンパレータCM1には参照電位Vth_Aが設定されており、また、コンパレータCM_M1には参照電位Vth_Bが設定されている。参照電位Vth_Aは、正規信号を判別するために用意されており、また、参照電位Vth_Bはノイズマスキングを行うために用意されている。このとき、参照電位Vth_Aと参照電位Vth_Bの絶対値は|Vth_A|>|Vth_B|である。さらに参照電位Vth_Bは、好ましくはたとえば参照電位Vth_Aの大きさの99.9以下の大きさになるように選べばよく、より好ましくは95以下の大きさになるように選べばよく、さらに好ましくは90以下になるように選べばよい。コンパレータCM1は、信号Sa1の電圧が参照電位Vth_A以上の場合、信号IN11としてハイレベルを出力する。コンパレータCM_M1は、信号Sa1の電圧が参照電位Vth_B以上の場合、信号IN12としてハイレベルを出力する。いずれのコンパレータも、各々の持つ参照電位未満の信号が入力した場合には、ローレベルを出力する。図5cは、トランスT2前後の信号である信号Sa2を示す。信号Sa2は、伝達信号Sinの立下りエッジTf0を検出して第2パルス変換回路123で生成され、第2トランスT2を介して出る信号である。信号Sa2はさらに、コンパレータCM2又はコンパレータCM_M2を介して取り出される。信号Sa2はたとえば、時刻t5~t7の期間においては、立上りエッジTr2、立下りエッジTf2、パルス幅W1で示された正規信号が表れる。信号Sa2は、さらにコンパレータCM2又はコンパレータCM_M2を介して、IN22又はIN12として取り出される。その際、コンパレータCM1には参照電位Vth_Aが設定されており、また、コンパレータCM_M1には参照電位Vth_Bが設定されている。上述のように、参照電位Vth_Aは、正規信号を判別するために用意されておりまた、参照電位Vth_Bはノイズマスキングを行うために用意されている。コンパレータCM2は、信号Sa2の電圧が参照電位Vth_A以上の場合、信号IN2としてハイレベルを出力する。コンパレータCM_M2は、信号Sa2の電圧が参照電位Vth_B以上の場合、信号IN21としてハイレベルを出力する。いずれのコンパレータも、各々の持つ参照電位未満の信号が入力した場合、ローレベルを出力する。図5dは、第1遅延信号回路141aから取り出される遅延信号IN1Sを示す。第1遅延信号IN1Sは、信号Sa1から生成されるが、第1遅延信号回路141aで遅延されるために、図3で述べたように図5では図示しない遅延信号IN1Dの立上りタイミングでローレベルとなり、信号Sa1の立下りタイミングでハイレベルとなる。そのパルス幅は信号Sa1のパルス幅及び図5では図示しない遅延信号IN1Dより小さく狭くなる。図5eは、第2マスキング信号生成回路143bから取り出される第2マスキング信号IN2Mを示す。第2マスキング信号IN2Mは、信号Sa2の立上りエッジTr1同じタイミングすなわち時刻t1で生じる。信号Sa2の立下りエッジTf1側が遅延された信号を示す。第2マスキング信号IN2Mは、時刻t1でローレベルからハイレベルに遷移し、ハイレベルは時刻t4まで継続し、そのパルス幅W3は信号Sa1、信号Sa2のパルス幅W1よりも大きくなるように設定されている。図5fは、第1マスキング信号生成回路143aから取り出される第2マスキング信号IN1Mを示す。第1マスキング信号IN1Mは、信号Sa1の立上りエッジTr1とほぼ同じタイミングすなわちt1で生じる。第1マスキング信号IN1Mは、時刻t1でローレベルからハイレベルに遷移し、ハイレベルは時刻t4まで継続し、そのパルス幅W3は信号Sa1、信号Sa2のパルス幅W1よりも大きくなるように設定されている。図5gは、第2遅延信号回路141bから取り出される遅延信号IN2Sを示す。遅延信号IN2Sは、信号Sa2から生成されるが、遅延信号回路141bで遅延されるために、図3で述べたように図5では図示しない遅延信号IN1Dの立上りタイミングでローレベルとなり、信号Sa2の立下りタイミングでハイレベルとなる。そのパルス幅は信号Sa2のパルス幅及び図5では図示しない遅延信号IN2Dより小さく狭くなる。図5hは、セット信号Psを示す。セット信号Psは、信号Sa1がハイレベル、遅延信号IN1Sがローレベル、第2マスキング信号IN2Mがローレベルあるときに出力される。したがって、時刻t2~t3の間にセット信号Psが出力されるので、フリップフロップFFは時刻t2で、ローレベルからハイレベルにセットされる。図5iは、リセット信号Prを示す。リセット信号Psは、信号Sa2がハイレベル、遅延信号IN2Sがローレベル、第1マスキング信号IN1Mがローレベルあるときに出力される。したがって、時刻t6~t7の間にリセット信号Prが出力され、フリップフロップFFは時刻t6で、ハイレベルからローレベルにリセットされる。図5jは、フリップフロップFFの出力Q即ち出力端子150から出力される出力信号Soutを示す。フリップフロップFFの出力Qは、第1論理演算回路部145aから出力されたセット信号Psでセットされ、第2論理演算回路部145bから出力されたリセット信号Prでリセットされる。図6Aは、信号Sa1、信号Sa2にそれぞれ重畳するノイズN1、N2が同位相で印加された状態を模式的に示す。図6Aaは、電子制御装置110で生成された伝達信号Sinを示す。いま、正規信号は生成されていないため、伝達信号Sinは常にローレベルである。図6Abは信号Sa1に重畳するノイズN1を示す。ノイズN1は、時刻t1で立上り、時刻t4で立下るものとして示している。すなわち、ノイズN1は信号Sa1の中で時刻t1~t3の間に重畳されている状態を示している。信号Sa1に重畳されたノイズは、コンパレータCM1又はコンパレータCM_M1を介して、第1入力信号IN11又は第1マスキング入力信号IN12として取り出される。その際、コンパレータCM1には参照電位Vth_Aが設定されており、また、コンパレータCM_M1には参照電位Vth_Bが設定されている。上述のように、参照電位Vth_Aは、正規信号を判別するために用意されておりまた、参照電位Vth_Bはノイズマスキングを行うために用意されている。コンパレータCM1は、信号Sa1の電圧が参照電位Vth_A以上の場合、第1入力信号IN11をハイレベルとする。コンパレータCM_M1は、信号Sa1の電圧が参照電位Vth_B以上の場合、第1マスキング入力信号IN12をハイレベルとする。いずれのコンパレータも、各々の持つ参照電位未満の信号が入力した場合は、ローレベル出力する。なお、各コンパレータから出力される信号のタイミングは信号Sa1と同様であるとする。図6Acは信号Sa2に重畳するノイズN2を示す。ノイズN2は、ノイズN1と同じタイミングで生じるものとして示している。すなわち、ノイズN2とノイズN1との間に位相差が生じていないことを示す。信号Sa2に重畳されたノイズは、コンパレータCM2又はコンパレータCM_M2を介して、第2入力信号IN21又は第2マスキング入力信号IN22として取り出される。その際、コンパレータCM2には参照電位Vth_Aが設定されており、また、コンパレータCM_M2には参照電位Vth_Bが設定されている。上述のように、参照電位Vth_Aは、正規信号を判別するために用意されておりまた、参照電位Vth_Bはノイズマスキングを行うために用意されている。コンパレータCM2は、信号Sa2の電圧が参照電位Vth_A以上の場合、第2入力信号IN21をハイレベルとする。コンパレータCM_M2は、信号Sa2の電圧が参照電位Vth_B以上の場合、第2マスキング入力信号IN22をハイレベルとする。いずれのコンパレータも、各々の持つ参照電位未満の信号が入力した場合は、ローレベルを出力する。なお、各コンパレータから出力される信号のタイミングは信号Sa2と同様であるとする。図6Adは第1遅延信号生成回路141aから取り出される遅延信号IN1Sに重畳するノイズN3を示す。第1遅延信号IN1Sは、信号Sa1から生成されるが、第1遅延信号回路141aで遅延されるために、図3で述べたように図6Aでは図示しない遅延信号IN1Dの立上りタイミングでローレベルとなり、信号Sa1の立下りタイミングでハイレベルとなる。そのパルス幅は信号Sa1のパルス幅及び図6Aでは図示しない遅延信号IN1Dより小さく狭くなる。したがって遅延信号IN1Sに重畳したノイズN3は、時刻t3でハイレベルからローレベルに遷移し、時刻t4でローレベルからハイレベルに遷移する。図6Aeは第2マスキング信号生成回路143bから取り出される第2マスキング信号IN2Mに重畳するノイズN4を示す。第2マスキング信号IN2Mは、信号Sa2の立上りエッジと同タイミングでレベルが遷移するために、時刻t1でローレベルからハイレベルに遷移する。また、時刻t6でハイレベルからローレベルに遷移する。第2マスキング信号IN2Mは、信号Sa2の立下りエッジ側が遅延された信号である。したがって、ノイズN4はノイズN2の立下りエッジ側が遅延されたものとなる。図6Afは第1マスキング信号生成回路143aに取り出される第1マスキング信号IN1Mに重畳するノイズN5を示す。第1マスキング信号IN1Mは、時刻t1でハイレベルからローレベルに遷移し、時刻t6でローレベルからハイレベルに遷移するとしている。第1マスキング信号IN1Mは、第1入力信号IN1の立下りエッジ側が遅延された信号である。したがって、ノイズN5はノイズN1の立下りエッジ側が遅延されたものとなる。図6Agは第2遅延信号生成回路141bから取り出される遅延信号IN2Sに重畳するノイズN6を示す。第2遅延信号IN2Sは、信号Sa2から生成されるが、信号遅延回路147bで遅延されるために、図3で述べたように図6Aでは図示しない遅延信号IN2Dの立上りタイミングでローレベルとなり、信号Sa2の立下りタイミングでハイレベルとなる。そのパルス幅は信号Sa2のパルス幅及び図6Aでは図示しない遅延信号IN2Dより小さく狭くなる。したがって遅延信号IN1Sに重畳したノイズN6は、時刻t3でハイレベルからローレベルに遷移し、時刻t4でローレベルからハイレベルに遷移する。図6AhはフリップフロップFFの出力Q即ち出力端子150から出力される出力信号Soutを示す。フリップフロップFFの出力Qは、第1論理演算回路部145aから出力されたセット信号Psでセットされ、第2論理演算回路部145bから出力されたリセット信号Prでリセットされた信号が出力される。図6Aでは図示しないセット信号Psは、信号Sa1がハイレベル、遅延信号IN1Sがローレベル、第2マスキング信号IN2Mがローレベルあるときに出力される。すなわち、重畳されたノイズが、ノイズN1がハイレベル、N3がローレベル、N4がローレベルの時に現われる。ノイズN3がローレベルである期間は時刻t3~t4であるが、この期間においてノイズN4はハイレベルであるため、セット信号Psにはノイズは表れない。すなわち、ノイズN1、N3はノイズN4によってマスキングされるためにセット信号Psはローレベルを維持したままとなる。したがって、フリップフロップFFはセットされないので動作しない。図6Aでは図示しないリセット信号Prは、信号Sa2がハイレベル、遅延信号IN2Sがローレベル、第1マスキング信号IN2Mがローレベルにある時に出力される。すなわち、重畳されたノイズが、ノイズN2がハイレベル、N5がローレベル、N6がローレベルの時に現われる。ノイズN5がローレベルである期間は時刻t3~t4であるが、この期間においてノイズN4はハイレベルであるため、セット信号Psにはノイズは表れない。すなわち、ノイズN2,N6はノイズN5によってマスキングされるためにセット信号Psはローレベルを維持したままとなる。したがって、フリップフロップFFはセットされないので動作しない。セット信号Ps及びリセット信号Prが共に出力されない場合、すなわち、共にハイレベルまたはローレベルであるとき、フリップフロップFFの出力すなわち出力端子150から出力される出力信号Soutはローレベルとなるため全期間に亘ってローレベルが出力され、ノイズは出力されないことになり、ノイズキャンセル効果が奏される。図6Bは、信号Sa1、信号Sa2にそれぞれ重畳するノイズN1,N2に位相差が生じる状態を模式的に示す。なお、先に述べた図6Aに示すものは、信号Sa1に重畳するノイズN1と、信号Sa2に重畳するノイズN2は同じタイミングで生じるとしたものであった。したがって、図6Bに示すものは図6Aに示すものよりノイズN1とノイズN2との位相差が存在するのでより高いノイズキャンセル性能が要求される。図6Baは、電子制御装置110で生成された伝達信号Sinを示す。いま、正規信号は生成されていないため、伝達信号Sinは常にローレベルである。図6Bbは信号Sa1に重畳するノイズN1を示す。ノイズN1は、時刻t1で立上り、時刻t4で立下るものとして示している。すなわち、ノイズN1は信号Sa1の中で時刻t1~t4の間で重畳されている。信号Sa1に重畳されたノイズは、コンパレータCM1又はコンパレータCM_M1を介して、第1入力信号IN11又は第1マスキング入力信号IN12として取り出される。その際、コンパレータCM1には参照電位Vth_Aが設定されており、また、コンパレータCM_M1には参照電位Vth_Bが設定されている。上述のように、参照電位Vth_Aは、正規信号を判別するために用意されておりまた、参照電位Vth_Bはノイズマスキングを行うために用意されている。コンパレータCM1は、信号Sa1の電圧が参照電位Vth_A以上の場合、第1入力信号IN11をハイレベルとする。コンパレータCM_M1は、信号Sa1の電圧が参照電位Vth_B以上の場合、第1マスキング入力信号IN12をハイレベルとする。いずれのコンパレータも、各々の持つ参照電位未満の信号が入力した場合は、ローレベル出力する。なお、各コンパレータから出力される信号のタイミングは信号Sa1と同様であるとする。図6Bcは信号Sa2に重畳するノイズN2を示す。ノイズN2は、時刻t3で立上り、時刻t6で立下がる状態を示す。したがって、ノイズN2はノイズN1よりも時刻t3-t1だけ遅れて生じる。信号Sa2に重畳されたノイズは、コンパレータCM2又はコンパレータCM_M2を介して、第2入力信号IN21又は第2マスキング入力信号IN22として取り出される。その際、コンパレータCM2には参照電位Vth_Aが設定されており、また、コンパレータCM_M2には参照電位Vth_Bが設定されている。上述のように、参照電位Vth_Aは、正規信号を判別するために用意されておりまた、参照電位Vth_Bはノイズマスキングを行うために用意されている。コンパレータCM_M2は、信号Sa2の電圧が参照電位Vth_B以上の場合、第2マスキング入力信号IN22をハイレベルとする。いずれのコンパレータも、各々の持つ参照電位未満の信号が入力した場合は、ローレベル出力する。なお、各コンパレータから出力される信号のタイミングは信号Sa2と同様であるとする。図6Bdは第1遅延信号生成回路141aから取り出される遅延信号IN1Sに重畳するノイズN3を示す。第1遅延信号IN1Sは、信号Sa1から生成されるが、信号遅延回路147aで遅延されるために、図3で述べたように図6Bでは図示しない遅延信号IN1Dの立上りタイミングでローレベルとなり、信号Sa1の立下りタイミングでハイレベルとなる。そのパルス幅は信号Sa1のパルス幅及び図6Bでは図示しない遅延信号IN1Dより小さく狭くなる。したがって遅延信号IN1Sに重畳したノイズN3は、時刻t3でハイレベルからローレベルに遷移し、時刻t4でローレベルからハイレベルに遷移する。図6Beは第2マスキング信号生成回路143bから取り出される第2マスキング信号IN2Mに重畳されるノイズN4を示す。ノイズN4は図6Bbに示すノイズN2の立上りタイミングで生じるので時刻t3でローレベルからハイレベルに遷移し、時刻t8でハイレベルからローレベルに遷移する。第2マスキング信号IN2Mは、信号Sa2の立下りエッジ側が遅延された信号である。すなわち、信号Sa2の立下りは時刻t6であるのに対し第1マスキング信号IN1Mの立下りはそれよりも遅い時刻t7となる。図6Bfは第1マスキング信号生成回路143aに取り出される第1マスキング信号IN1Mに重畳するノイズN5を示す。ノイズN5は、図6Afに示すものと同等であり、時刻t1でローレベルからハイレベルに遷移し、時刻t6でハイレベルからローレベルに遷移する。図6Bgは第2遅延信号生成回路141bから取り出される遅延信号IN2Sに重畳するノイズN6を示す。第2遅延信号IN2Sは、信号Sa2から生成されるが、信号遅延回路147bで遅延されるために、図3で述べたように図6Bでは図示しない遅延信号IN2Dの立上りタイミングでローレベルとなり、信号Sa2の立下りタイミングでハイレベルとなる。そのパルス幅は信号Sa2のパルス幅及び図6Bでは図示しない遅延信号IN2Dより小さく狭くなる。したがって遅延信号IN1Sに重畳したノイズN6は、時刻t5でハイレベルからローレベルに遷移し、時刻t6でローレベルからハイレベルに遷移する。図6BhはフリップフロップFFの出力Q即ち出力端子150から出力される出力信号Soutを示す。フリップフロップFFの出力Qは、第1論理演算回路部145aから出力されたセット信号Psでセットされ、第2論理演算回路部145bから出力されたリセット信号Prでリセットされた信号が出力される。図6Bでは図示しないセット信号Psは、信号Sa1がハイレベル、遅延信号IN1Sがローレベル、第2マスキング信号IN2Mがローレベルあるときに出力される。すなわち、重畳されたノイズが、ノイズN1がハイレベル、N3がローレベル、N4がローレベルの時に現われる。ノイズN3がローレベルである期間は時刻t3~t4であるが、この期間においてノイズN4はハイレベルであるため、セット信号Psにはノイズは表れない。すなわち、ノイズN1、N3はノイズN4によってマスキングされるためにセット信号Psはローレベルを維持したままとなる。したがって、フリップフロップFFはセットされないので動作しない。図6Bでは図示しないリセット信号Prは、信号Sa2がハイレベル、遅延信号IN2Sがローレベル、第2マスキング信号IN2Mがローレベルにある時に出力される。すなわち、重畳されたノイズが、ノイズN2がハイレベル、N5がローレベル、N6がローレベルの時に現われる。ノイズN6がローレベルである期間は時刻t5~t6であるが、この期間においてノイズN5はハイレベルであるため、セット信号Psにはノイズは表れない。すなわち、ノイズN2、N6はノイズN5によってマスキングされるためにセット信号Psはローレベルを維持したままとなる。したがって、フリップフロップFFはセットされないので動作しない。セット信号Ps及びリセット信号Prが共に出力されない場合、すなわち、共にハイレベルまたはローレベルであるとき、フリップフロップFFの出力すなわち出力端子150から出力される出力信号Soutはローレベルとなるため全期間に亘ってローレベルが出力され、ノイズは出力されないことになり、ノイズキャンセル効果が奏される。図7では、信号Sa1、信号Sa2にそれぞれ重畳するノイズN1、N2が同位相で印加され、かつ各々のノイズレベルが異なる場合を示す。図7aは、電子制御装置110で生成された伝達信号Sinを示す。いま、正規信号は生成されていないため、伝達信号Sinは常にローレベルである。図7bは信号Sa1に重畳するノイズN1を示す。ノイズN1は、時刻t1で立上り、時刻t4で立下るものとして示している。すなわち、ノイズN1は信号Sa1の中で時刻t1~t3の間に重畳されている状態を示している。図7cは信号Sa2に重畳するノイズN2を示す。ノイズN2は、ノイズN1と同じタイミングで生じるものであるが、その信号強度すなわちノイズレベルが異なる。図では、ノイズN2は参照電圧Vth_Aよりは小さく、参照電圧Vth_Bよりは大きい値として印加されている。このノイズレベルが各コンパレータに入力した場合、コンパレータCM1、CM2はローレベルを出力するが、コンパレータCM_1、コンパレータCM_M2はハイレベルを出力する。図7dは第1遅延信号生成回路141aから取り出される遅延信号IN1Sに重畳するノイズN3を示す。第1遅延信号IN1Sは、信号Sa1から生成されるが、第1遅延信号回路141aで遅延されるために、図3で述べたように図7では図示しない遅延信号IN1Dの立上りタイミングでローレベルとなり、信号Sa1の立下りタイミングでハイレベルとなる。そのパルス幅は信号Sa1のパルス幅及び図7では図示しない遅延信号IN1Dより小さく狭くなる。したがって遅延信号IN1Sに重畳したノイズN3は、時刻t3でハイレベルからローレベルに遷移し、時刻t4でローレベルからハイレベルに遷移する。図7eは第2マスキング信号生成回路143bから取り出される第2マスキング信号IN2Mに重畳するノイズN4を示す。ノイズN2は参照電圧Vth_Bよりも大きいため、コンパレータCM_M2は第2マスキング入力信号IN21をハイレベルとして出力し、第2マスキング信号生成回路143bには第2マスキング入力信号IN21がハイレベルとして入力される。第2マスキング信号IN2Mは、信号Sa2の立上りエッジと同タイミングでレベルが遷移するために、時刻t1でローレベルからハイレベルに遷移する。また、時刻t6でハイレベルからローレベルに遷移する。第2マスキング信号IN2Mは、信号Sa2の立下りエッジ側が遅延された信号である。したがって、ノイズN4はノイズN2の立下りエッジ側が遅延されたものとなる。図7fは第1マスキング信号生成回路143aに取り出される第1マスキング信号IN1Mに重畳するノイズN5を示す。第1マスキング信号IN1Mは、時刻t1でハイレベルからローレベルに遷移し、時刻t6でローレベルからハイレベルに遷移するとしている。第1マスキング信号IN1Mは、第1入力信号IN1の立下りエッジ側が遅延された信号である。したがって、ノイズN5はノイズN1の立下りエッジ側が遅延されたものとなる。図7gは第2遅延信号生成回路141bから取り出される遅延信号IN2Sに重畳するノイズN6を示す。第2遅延信号IN2Sは、信号Sa2から生成されるが、ノイズN2のノイズレベルがコンパレータCM1の参照電圧Vth_Aよりも小さいため、第2入力信号IN22にはローレベルが出力される、従って遅延信号IN2Sにはハイレベルが維持される。図7hはフリップフロップFFの出力Q即ち出力端子150から出力される出力信号Soutを示す。フリップフロップFFの出力Qは、第1論理演算回路部145aから出力されたセット信号Psでセットされ、第2論理演算回路部145bから出力されたリセット信号Prでリセットされた信号が出力される。図7では図示しないセット信号Psは、信号Sa1がハイレベル、遅延信号IN1Sがローレベル、第2マスキング信号IN2Mがローレベルあるときに出力される。すなわち、重畳されたノイズが、ノイズN1がハイレベル、ノイズN3がローレベル、ノイズN4がローレベルの時に現われる。ノイズN3がローレベルである期間は時刻t3~t4であるが、この期間においてノイズN4はハイレベルであるため、セット信号Psにはノイズは表れない。すなわち、ノイズN1、N3はノイズN4によってマスキングされるためにセット信号Psはローレベルを維持したままとなる。したがって、フリップフロップFFはセットされないので動作しない。図7では図示しないリセット信号Prは、信号Sa2がハイレベル、遅延信号IN2Sがローレベル、第1マスキング信号IN2Mがローレベルにある時に出力される。すなわち、重畳されたノイズが、ノイズN2がハイレベル、ノイズN5がローレベル、ノイズN6がローレベルの時に現われる。ノイズN6がローレベルである期間はなく、セット信号Psにはノイズは表れない。セット信号Ps及びリセット信号Prが共に出力されない場合、すなわち、共にハイレベルまたはローレベルであるとき、フリップフロップFFの出力すなわち出力端子150から出力される出力信号Soutはローレベルとなるため全期間に亘ってローレベルが出力され、ノイズは出力されないことになり、ノイズキャンセル効果が奏される。以上説明したように図6Aは信号Sa1、信号Sa2に重畳するノイズが完全に同相である場合すなわちコモンノイズである場合のノイズキャンセル回路140の回路動作を説明した。コモンノイズである場合、ノイズキャンセル回路140は正常に動作することが分かった。また、図6Bは信号Sa1、信号Sa2に重畳するノイズに位相差が生じている場合のノイズキャンセル回路140の回路動作を説明した。両者に位相差が生じている場合でもそれが設計範囲内であるならば、図6Aに示すものと同様にノイズキャンセル回路140は正常に動作することが分かった。このように、ノイズN1とノイズN2の印加状態に位相のずれが生じた場合でも、そのずれが設計の所定範囲たとえば位相差1w内であれば、正常にノイズをマスキングすることができる。また、位相差1wを動作遅延と耐ノイズ特性の観点から最適化する場合には、回路構成そのものを変更せずに、バッファやインバータの組み合わせの変更のみによって比較的容易に実施することができる。要約すると、本発明にかかるノイズキャンセル回路140は、2つの入力信号を基にしてそれぞれ第1及び第2遅延信号を生成する。さらに該入力信号を元にして第1及び第2マスキング信号を生成する。第1マスキング信号の有効信号部分に第2遅延信号の有効分が収まるようにそれぞれの遅延時間を調整する。また、第2マスキング信号の有効信号部分に第1遅延信号の有効部分が収まるようにそれぞれの遅延時間を論理和回路否定論理回路によって論理演算処理を行うものである。さらに本発明の大きな特徴として、図7は信号Sa1、信号Sa2に重畳するノイズのノイズレベルが異なる場合のノイズキャンセル回路140の回路動作を説明した。各信号を整形伝達するためのコンパレータには、正規信号伝達用の参照電位Vth_Aを持つものとノイズキャンセル用の参照電圧Vth_Bを持つものを各々設けた。これら参照電位の値を適当に選ぶことで、信号Sa1、Sa2の両者のノイズレベルに差が生じている場合でもマスキング信号を生成することができるため、ノイズレベルが同一な場合と同様にノイズをマスキングすることができる。なお、図7で示した例ではノイズN2のノイズレベルが、ノイズN1のノイズレベルよりも低い場合を示しているが、逆にノイズN1のノイズレベルがノイズN2のノイズレベルよりも低い場合や、ノイズレベルN1とノイズレベルN2のノイズレベルが異なりかつ位相が異なるような場合すなわち図6Bに対応するような場合でも、本発明の構成が同様に有効であることは明らかである。実施形態2図8は、本発明の実施形態2にかかる信号伝達装置を示す回路図である。実施形態2では、コンパレータをヒステリシスコンパレータにて構成している。第1トランスT1の2次巻線T12側にはヒステリシスコンパレータCM1_Hが接続されている。ヒステリシスコンパレータCM1_Hは、その前段部と後段部を結合する役割を有する。すなわち、トランス回路130とノイズキャンセル回路140とを直接電気的に接続したときに生じる不具合を緩衝させるために、たとえばインピーダンス整合を行う。また、ヒステリシスコンパレータCM1_Hは、所定のヒステリシス幅を持ち、前記ヒステリシス幅に対応した2つのしきい値電圧を持つ。なお、ヒステリシスコンパレータCM1_Hには増幅手段又は減衰手段を持たせるようにしてもよい。また、2次巻線T12側に取り出された信号Sa1はほぼそのままの大きさでノイズキャンセル回路140に伝達してもよいが、信号の振幅を大きくしてもよく、また小さくしてもよい。第2トランスT2の2次巻線T22側にはヒステリシスコンパレータCM2_Hが接続されている。ヒステリシスコンパレータCM2_Hの役割については上述したヒステリシスコンパレータCM_M1と同様であり重複となるため詳細な説明は省略する。ヒステリシスコンパレータCM_H1、CM_H2は入力信号に対して2つのしきい値電圧を持つため、このそれぞれのしきい値電圧を上述した参照電圧Vth_A及びVth_Bと同様に見なすことができる。よって、本実施形態のようにコンパレータをヒステリシスコンパレータに置き換えることによっても、これまで説明した本発明の効果を発揮することができる。また、ヒステリシスコンパレータは1つのコンパレータ内に2つのしきい値電圧を持つことから、2つのコンパレータを用いて2つのしきい値電圧すなわち参照電位を用意した実施形態1に比べ、コンパレータの数を減らすことができるといった利点がある。なお、上記コンパレータCM1,CM_M1,CM2,CM_M2はウインドコンパレータによっても構成してもよい。"