測定結果管理システムであって、測定対象の本体回路と、前記本体回路と同一チップ上に配置されており、前記本体回路の実動時に前記本体回路の物理量を測定する測定回路と、前記測定回路の測定結果と前記本体回路を一意に識別する識別情報とを送信する送信手段とを有する半導体集積回路装置と、前記送信された測定結果と識別情報とを受信する受信手段と、前記受信した測定結果を識別情報毎に管理する管理手段とを有する管理サーバとを有することを特徴とする測定結果管理システム。前記送信手段は測定結果と前記本体回路を一意に識別する識別情報とを暗号化する暗号化手段を有することを特徴とする請求項1に記載の測定結果管理システム。前記受信手段は、送信された測定結果と識別情報とを復号する復号化手段を有することを特徴とする請求項2に記載の測定結果管理システム。前記管理サーバは、前記管理手段が管理している測定結果に基づいて、前記本体回路の故障警告を行う監視手段を有することを特徴とする請求項1から請求項3のいずれかに記載の測定結果管理システム。測定対象の本体回路と同一チップ上に配置されており、前記本体回路の実動時に前記本体回路の物理量を測定する測定回路を有する半導体集積回路装置から送信される前記測定回路の測定結果を管理する管理サーバであって、送信されて来た測定結果と、前記本体回路を一意に識別する識別情報とを受信する受信手段と、前記受信した測定結果を識別情報毎に管理する管理手段とを有することを特徴とする管理サーバ。前記受信手段は、送信された測定結果と識別情報とが暗号化されている場合、暗号化された測定結果と識別情報とを復号する復号化手段を有することを特徴とする請求項5に記載の管理サーバ。前記管理サーバは、前記管理手段が管理している測定結果に基づいて、前記本体回路の故障警告を行う監視手段を有することを特徴とする請求項6に記載の管理サーバ。半導体集積回路装置であって、測定対象の本体回路と、前記本体回路と同一チップ上に配置されており、前記本体回路の実動時に、前記本体回路の温度情報、前記本体回路の電源情報、前記本体回路の電力情報、前記本体回路の応力情報、及び前記本体回路のデバイス性能の情報の少なくとも一以上を測定する測定回路であることを特徴とする半導体集積回路装置。前記測定回路が測定した前記本体回路の温度情報、前記本体回路の電源情報、前記本体回路の電力情報、前記本体回路の応力情報、及び前記本体回路のデバイス性能の情報の少なくとも一以上に基づいて、前記本体回路の動作に影響を与える情報を解析する解析手段を有し、前記解析手段は、前記本体回路及び前記測定回路が設けられたチップの外部に設けることを特徴とする請求項8に記載の半導体集積回路装置。前記解析手段に、前記測定回路の測定結果を伝送する伝送手段を、前記本体回路及び前記測定回路と同一チップ上に設けることを特徴とする請求項9に記載の半導体集積回路装置。前記測定回路の測定結果を蓄積する蓄積手段を有し、前記蓄積手段を、前記本体回路及び前記測定回路が設けられたチップの外部に設けることを特徴とする請求項8~請求項10のいずれかに記載の半導体集積回路装置。しかしながら、上記の従来技術では以下の問題を伴う。特許文献1又は特許文献2のようなBISTを使用して検査する場合、実施状況を予測し、その使用状況に応じてテストデータを作成して検査しているため、実際の稼動では予測を上回って、不具合が生じてしまう場合がある。又、設計時にノイズまたはジッタを予測することが困難である。更に、BISTを使用して検査する場合、被測定対象以外の半導体集積回路は実動作していない停止状態等ため、実際に稼動させると他の半導体集積回路装置から影響を受けて、不具合が生じてしまう場合がある。又、半導体集積回路の性能を低下させる要因は1つだけではなく、様々な要因が重なり合って性能が低下する場合もある。そのため、上述した従来技術では検査項目測定内容が特定されてしまうため、様々な要因が重なり合って性能が低下した場合、その要因を解析して取り除くことが出来ない。更に、ノイズまたはジッタ測定する場合、高速LSIにおいて、LSI上のノイズまたはジッタの測定が不可能である。これは、パッドやパッケージのピンにより帯域が劣化するため、LSI上の高速信号をLSI外部に出力させることができないからである。又、プローピング測定を用いても、高速LSIで多用されるフリップチップの実装では、測定したい点の直近をプロービング測定するのが困難である。更に、設計時に、半導体集積回路の動作に影響を与えるノイズまたはジッタを予測することが困難である上、LSIの製造後にノイズまたはジッタを低減することが非常に困難である点である。ノイズに関して、LSIの製造後に電源ノイズが過大であることがわかった場合、電源ノイズ対策であるオンチップデカップリング容量のLSIを追加すると、高コストと開発の遅れとを招く問題があった。ジッタに関して、クロック信号を生成する位相同期ループ以下、PLLのジッタに影響を与えるパラメータとして、PLLを構成するループフィルタの抵抗値または容量値、電圧制御発振器のゲイン、チャージポンプ回路の電流源の電流値、分周器の分周数がある。しかし、実際のジッタ値が不明でパラメータを明確に定められないため、低ジッタのPLLの設計は非常に困難である。更に、半導体集積回路の動作に影響を与える主要因であるノイズやジッタの低減策を発見するのが困難である点である。例えば、一般に、ジッタの原因は電源ノイズであり、ジッタと電源ノイズとの間には強い相関がある。従って、ジッタを低減するためには電源ノイズを低減する必要がある。電源ノイズを低減するためにはボード、パッケージ、LSIのいずれかの電源系を修正する必要がある。図46で示すように、低周波の電源ノイズはボードの電源系で決まり、中周波の電源ノイズはパッケージの電源系で決まり、高周波の電源ノイズはLSIの電源系で決まる。しかし、従来のジッタのピーク値や電源ノイズ波形の評価では、電源系のどこを修正すれば良いのかが明確に分からないため、試行錯誤で対策を行うしかなく、効率が悪い。そこで、本発明は上記問題点を鑑みて発明されたものであって、第1の目的は、実際に稼動しているLSI上のノイズまたはジッタ等の半導体集積回路の動作に影響を与える要因を測定することを可能にすることにある。また、第2の目的は、LSIの製造後でもノイズまたはジッタ等の半導体集積回路の動作に影響を与える様々な要因を低減することを可能にすることにある。更に第3の目的は、ノイズまたはジッタ等の半導体集積回路の動作に影響を与える様々な要因の低減策を効率的に発見することが可能にすることにある。更に、第4の目的は、実際に稼動しているLSI上のノイズまたはジッタ等の半導体集積回路の動作に影響を与える様々な要因を測定して監視し、システムの稼動停止を未然に防ぐことを可能にすることにある。更に、第5の目的は、実際に稼動しているLSI上のノイズまたはジッタ等の半導体集積回路の動作に影響を与える様々な要因を測定して管理することにより、次世代の半導体集積回路に反映させることを可能にすることにある。上記課題を解決するための本願発明は、測定結果管理システムであって、測定対象の本体回路と、前記本体回路と同一チップ上に配置されており、前記本体回路の実動時に前記本体回路の物理量を測定する測定回路と、前記測定回路の測定結果と前記本体回路を一意に識別する識別情報とを送信する送信手段とを有する半導体集積回路装置と、前記送信された測定結果と識別情報とを受信する受信手段と、前記受信した測定結果を識別情報毎に管理する管理手段とを有する管理サーバとを有することを特徴とする測定結果管理システム。上記課題を解決するための本願発明は、測定対象の本体回路と同一チップ上に配置されており、前記本体回路の実動時に前記本体回路の物理量を測定する測定回路を有する半導体集積回路装置から送信される前記測定回路の測定結果を管理する管理サーバであって、送信されて来た測定結果と、前記本体回路を一意に識別する識別情報とを受信する受信手段と、前記受信した測定結果を識別情報毎に管理する管理手段とを有することを特徴とする管理サーバ。上記課題を解決するための本願発明は、半導体集積回路装置であって、測定対象の本体回路と、前記本体回路と同一チップ上に配置されており、前記本体回路の実動時に、前記本体回路の温度情報、前記本体回路の電源情報、前記本体回路の電力情報、前記本体回路の応力情報、及び前記本体回路のデバイス性能の情報の少なくとも一以上を測定する測定回路であることを特徴とする半導体集積回路装置。本発明によると、ノイズまたはジッタ等の半導体集積回路の実動作に影響を与える物理量を測定する各種測定回路を測定対象の半導体集積回路と同一チップ上に搭載することにより、実動作でのノイズまたはジッタ等の半導体集積回路の実動作に影響を与える物理量を測定することが可能となる。又、得られた測定結果を、測定対象の半導体集積回路を調整する回路にフィードバックすることにより、半導体集積回路の製造後でもノイズまたはジッタ等の半導体集積回路の実動作に影響を与える物理量を低減することが可能となる。さらに、時系列の測定結果を周波数領域に変換し、周波数領域で解析することにより、ボード、パッケージ、LSIの電源系のどこを修正すれば良いのかが明確に分かり、ノイズまたはジッタの低減策を効率的に発見することが可能となる。更に、実際に稼動実動作している半導体集積回路装置の動作に影響を与える様々な要因を解析して監視しているので、システムの稼動停止を未然に防ぐことが可能となる。更に、実際に稼動している半導体集積回路の動作に影響を与える様々な要因を解析して管理することにより、次世代の半導体集積回路に反映させることが可能となる。本発明の半導体集積回路は、測定対象である実動作している半導体集積回路と、この半導体集積回路のジッタ又はノイズジッタ、ノイズ等の半導体集積回路の実動作に影響を与える物理量を測定する測定回路とを同一チップ上に構成することにより、本発明の目的を達成することができる。又、本発明の測定回路の測定結果を、測定対象の半導体集積回路を調整する回路にフィードバックすることにより、本発明の目的を達成することができる。本発明における第1の実施の形態について説明する。図1は、本発明における半導体集積回路装置の概念図である。半導体集積回路装置130の内部に、本発明による半導体集積回路131、即ち測定回路が搭載されている。測定回路は、測定対象の半導体集積回路と同一のチップ上に配置されている。更に、測定回路は、実動作している半導体集積回路の動作に影響を与える物理量を測定する。尚、本発明におけるチップとは、1枚のチップの最少単位のみではなく、複数のチップが高速信号配線で接続されて1つの単位となる、例えばSiPSysteminaPackageや3次元LSIの1つもチップとする。又、実動作している半導体集積回路とは、この半導体集積回路が設置されているチップの端子に電源が入力されている状態のことを示す。そして、この端子は、テスト用端子等、試験時に一時的に用いられるものではない。本発明における測定回路について説明する。尚、本実施例では、半導体集積回路内のクロック信号の周期の変動周期ジッタを測定する測定回路を、電源電圧1.0V、90nmCMOSプロセス技術を用いて実現した場合について説明する。又、本実施例では、測定対象の信号として半導体集積回路のクロック信号を用いて説明するが、これに限るものではない。例えば、半導体集積回路が出力するデータ信号であってもよい。図2は、第1の実施の形態における測定回路のブロック図である。図2に示す通り、測定回路130は、遅延発生回路10と位相比較回路11とキャリブレーション回路17とから構成されている。遅延発生回路10には、測定対象の半導体集積回路の2GHzのクロック信号18と、キャリブレーション回路17からの4ビットの遅延調整信号32とが入力される。クロック信号18は、実動作している半導体集積回路内を通っているクロック信号である。又、本実施例では、このクロック信号は半導体集積回路の設計時に2GHzに設定されているものとする。遅延発生回路10のブロック図を図3に示す。図3に示したように、遅延発生回路10は20psの固定遅延部30と位相補間回路31とから構成されている。そして、キャリブレーション回路17からの4ビットの遅延調整信号32が固定遅延部30に入力される。遅延発生回路10は、340psから660psまで5ps刻みでクロック信号18の遅延信号を64個出力するものである。5psづつ遅延する遅延信号は、インバータ1段あたりの遅延10psより小さいため、位相補間回路31を用いて遅延信号を生成する。具体的には、20psの固定遅延を1段目の位相補間回路34に入力することにより、20psの半分である10ps刻みの遅延信号を生成し、これを2段目の位相補間回路35に入力することにより10psの半分である5ps刻みの遅延信号を生成する。続いて、位相比較回路11について説明する。位相比較回路11には、遅延発生回路の出力33と、クロック信号18とが入力される。位相比較回路11の構成を図4に示す。位相比較回路11は、64個のフリップフロップ36から構成されている。各フリップフロップのデータ入力には遅延発生回路10から出力された64個の遅延信号の出力33が接続され、各フリップフロップのクロック入力に、測定対象のクロック信号18が接続される。位相比較回路11は、測定する対象のクロック信号18の立ち上がりエッジと、遅延発生回路10の出力33の各立ち上がりエッジとの内、どちらが先に立ち上がったかを判定するものである。遅延発生回路の出力33の立ち上がりエッジが、測定する対象のクロック信号18の立ち上がりエッジよりも早い場合は、フリップフロップ36はhighレベルの信号を出力する。遅延発生回路の出力33の立ち上がりエッジが、測定する対象のクロック信号18の立ち上がりエッジよりも遅い場合は、フリップフロップ36はlowレベルの信号を出力する。従って、フリップフロップ36を用いることにより、測定する対象のクロック信号18の立ち上がりエッジと、遅延発生回路の出力33の立ち上がりエッジとの内、どちらが先に立ち上がったかを判定することができる。ここで、図5を用いて、上述した遅延発生回路10と位相比較回路11とを使用することによって、クロック信号の周期を測定する方法について説明する。図5に示すように、測定する対象であるクロック信号18の第1の立ち上がりエッジ40を起点として、340ps後から660ps後までの範囲に、遅延発生回路10から出力された、64個の遅延発生回路の出力33の立ち上がりエッジが5ps刻みの等間隔で存在する。測定する対象であるクロック信号18の第2の立ち上がりエッジ41と、遅延発生回路10から出力された64個の5ps刻みの遅延発生回路の出力33の立ち上がりエッジとの内、どちらが先に立ち上がったかを64個のフリップフロップ36それぞれで判定することにより、クロック信号の周期を500ps±160psの範囲で5ps刻みで測定することができる。これにより、ジッタを含んでいるクロック信号の周期を測定することができる。例として、測定する対象のクロック信号18にジッタがない、理想的な場合について説明する。測定する対象のクロック信号18の第1の立ち上がりエッジ40を起点として、500ps後に測定する対象の2GHzのクロック信号18の第2の立ち上がりエッジ41が存在する。第1の立ち上がりエッジ40から第2の立ち上がりエッジ41までの時間がクロック信号の周期である。測定する対象のクロック信号18の第1の立ち上がりエッジ40を起点として、340ps後から500ps後までの範囲で立ち上がった遅延発生回路の出力33は、測定する対象のクロック信号18の第2の立ち上がりエッジ41よりも早い。そのため、各フリップフロップの出力はhighレベルとなり、位相比較回路11の出力A[31:0]にはすべてhighレベルの信号が出力される。一方、測定する対象のクロック信号18の第1の立ち上がりエッジ40を起点として、500ps後から660ps後までの範囲で立ち上がった遅延発生回路の出力33は、測定する対象のクロック信号18の第2の立ち上がりエッジ41よりも遅い。そのため、各フリップフロップの出力はlowレベルとなり、位相比較回路11の出力A[63:32]にはすべてlowレベルの信号が出力される。従って、位相比較回路11の出力A[63:0]において、highレベルが出力されている最上位ビットA[31]が、測定対象であるクロック信号の周期500psに対応する。クロック信号にジッタがある現実的な信号の場合は、クロック信号の周期が500psよりも短ければ、highレベルが出力されている最上位ビットがA[30]からA[0]のいずれかになり、クロック信号の周期が500psよりも長ければ、highレベルが出力されている最上位ビットがA[33]からA[63]のいずれかになる。この測定結果は、64ビットのデジタル信号として出力される。続いて、上述した測定回路により測定された測定結果のデータ量を減らすためのプライオリティエンコーダ12について説明する。上述した測定回路の位相比較回路11からの64個の出力A[63:0]をすべて測定結果として出力するには、出力ピンを64本用意する必要があり、コスト高になってしまう。そこで、出力本数を減らすために、プライオリティエンコーダ12を使用する。位相比較回路11の64個の出力A[63:0]において、highレベルが出力されている最上位ビットが測定対象であるクロック信号18の周期を表しているため最も重要である。一方、highレベルが出力されている最上位ビットより下位にあるビットはすべてhighレベルの信号であり、highレベルが出力されている最上位ビットより上位にあるビットはすべてlowレベルの信号である。そのため、highレベルが出力されている最上位ビット以外の出力信号は予測可能である。そこで、highレベルが出力されている最上位ビットのビット位置のみを、プライオリティエンコーダ12により2進化して出力する。このプライオリティエンコーダ12の出力は、ピーク値保持回路13とデジタルローパスフィルタ14とに入力される。プライオリティエンコーダ12は、highレベルが出力されている最上位ビットのビット位置を、2進化して出力する符号化する回路である。プライオリティエンコーダ12を用いることにより、位相比較回路11の64個の出力を6ビット出力に削減することができる。17は、キャリブレーション回路である。上述した通り、遅延発生回路10では340psから660psまで5ps刻みの遅延を64個出力する。しかしながら、実際のLSIではプロセスばらつき、電源電圧変動、温度変化により、遅延変動が生じる。そのため、設計通りの遅延を実現するのは非常に困難である。遅延変動があると、測定結果のジッタの値の確度がなくなるため問題である。そこで、プロセスばらつき、電源電圧変動、温度変化による遅延変動を補正する必要が生じる。測定対象の2GHzのクロック信号18にジッタがある場合でも、クロック周期の平均値は500psになる。従って、遅延発生回路10において設計通りの遅延が実現された場合、プライオリティエンコーダ12の出力の最上位ビットがhighレベルになる確率は50である。しかし、遅延発生回路10の遅延が設計より短い場合、プライオリティエンコーダ12の出力の最上位ビットがhighレベルになる確率が50以上になる。逆に、遅延発生回路10の遅延が設計より長い場合、プライオリティエンコーダ12の出力の最上位ビットがhighレベルになる確率が50以下になる。従って、プライオリティエンコーダ12の出力の最上位ビットがhighレベルかlowレベルかを複数回調べることにより、遅延発生回路10の遅延が設計より長いか短いかを判断することができる。この判断結果を遅延発生回路10にフィードバックすることにより、遅延発生回路10において設計通りの遅延を実現させるのがキャリブレーション回路17である。図2で示すように、キャリブレーション回路17には、リセット信号20と、測定する対象のクロック信号18と、プライオリティエンコーダ12の出力である最上位ビットとが入力される。キャリブレーション回路17は、遅延発生回路10にビットの遅延調整信号32を出力する。又、キャリブレーション回路17は、測定開始の際にキャリブレーションを1度だけ行う。リセット信号20をキャリブレーション回路17に入力することにより、キャリブレーション動作を開始し、遅延調整信号32B[3:0]を1000に初期化する。キャリブレーション動作中は、プライオリティエンコーダ12の出力の最上位ビットがhighレベルになる確率が50以上であるか以下であるかを調べる。そして、highレベルになる確率が50以上であれば、遅延調整信号32B[3:0]に1を加算することにより遅延発生回路10の遅延を増大させ、50以下であれば、遅延調整信号32B[3:0]に1を減算することにより遅延発生回路10の遅延を減少させる。このように、遅延判定と遅延調整とを32回繰り返すことにより、プロセスばらつき、電源電圧変動、温度変化による遅延変動を補正し、遅延発生回路10において設計通りの遅延を実現することができる。キャリブレーション回路17は、遅延判定と遅延調整とを32回繰り返した後、遅延調整信号32の値を保持して、キャリブレーションを完了する。続いて、上述した測定回路により測定された測定結果のピーク値のみを出力するピーク値保持回路について、図6を用いて説明する。上述したジッタを測定する測定回路141に、ジッタを時系列に測定する回路144、即ち位相比較回路11及びピーク値保持回路13が構成されている。尚、ピーク値保持回路13が測定回路内に構成されている場合について説明するが、測定回路の外に構成されていてもよい。又、ピーク値保持回路13は、上述した測定回路の位相比較回路11に接続される構成であっても良いが、位相比較回路11とピーク値保持回路13との間にプライオリティエンコーダ12が接続されていることが好ましい。本実施例では、プライオリティエンコーダ12が接続されている構成を用いて説明する。ピーク値保持回路13は、プライオリティエンコーダ12から出力される6ビットのクロック周期測定結果の内、最大値または最小値を保持して6ビットで出力する。これにより、周期ジッタを含んだクロックの周期の最大値および最小値を測定することができる。最大値最小値選択信号21がhighレベルの信号の場合は最大値を保持し、最大値最小値選択信号21がlowレベルの信号の場合は最小値を保持する。保持している最大値または最小値の初期化は、キャリブレーション回路17からのピーク値リセット信号23で行われる。このように、ピーク値保持回路を用いると、ジッタのピーク値のみを測定することが可能となる。続いて、上述した測定回路により測定された測定結果の高周波成分を削除するデジタルローパスフィルタについて、図7を用いて説明する。尚、本実施例ではローパスフィルタを用いて説明するが、バンドパスフィルタも用いても良い。上述したジッタを測定する測定回路141に、ジッタを時系列に測定する回路、即ち位相比較回路11及びデジタルローパスフィルタ14が構成されている。尚、ローパスフィルタが測定回路内に構成されている場合について説明するが、測定回路外に構成されていてもよい。又、デジタルローパスフィルタ14は、上述した測定回路の位相比較回路11に接続される構成であっても良いが、位相比較回路11とデジタルローパスフィルタとの間にプライオリティエンコーダ12が接続されている構成の方が好ましい。ここでは、プライオリティエンコーダ12が接続されている構成を用いて説明する。プライオリティエンコーダ12から出力される6ビットのクロック周期測定結果は、データ量としては12Gbpsになる。周期ジッタの最大値および最小値の測定が目的の場合は、測定結果を間欠的に出力すれば良い。しかしながら、周期ジッタの周波数成分を解析する場合は、測定結果を連続的にデータの漏れがないように出力する必要がある。周期ジッタの周波数成分を解析するために、クロック周期測定結果である12Gbpsのデータを測定回路の外部に出力する場合、例えば、1Gbpsを送出できるピンを12本用意する必要があり、コスト高になってしまう。そこで、出力のピン数を削減するために、測定結果の高周波成分を、デジタルローパスフィルタ14を用いて削除して6ビットのデータで出力する。具体的には、6ビットで12Gbpsの測定結果の高周波成分をデジタルローパスフィルタ14によって削除することにより、1/8倍の1.5Gbpsのデータに削減する。測定結果の帯域に関しては、当初の1GHzから1/8倍の125MHzに減少し、125MHzから1GHzの成分は削除されるが、125MHz以下の成分は保存される。これにより、データを減らすことが可能となる。上述したように、測定結果の帯域と出力のピン数とはトレードオフの関係にある。例えば、デジタルローパスフィルタ14のカットオフ周波数が高いほど、測定結果の高周波成分が出力されるので、データ量が増大し、出力のピン数は増大する。逆に、デジタルローパスフィルタ14のカットオフ周波数が低いほど、測定結果の低周波成分しか出力されないので、データ量が減少して出力のピン数は減少する。このようにローパスフィルタを用いると、測定結果の帯域が低くても低周波成分の測定結果を出力することが可能となる。尚、上述したピーク値保持回路13及びデジタルローパスフィルタ14が測定回路に接続されている構成の場合、図2に示すように、セレクタ15を設け、ピーク値保持回路13の6ビット出力、又はデジタルローパスフィルタ14の6ビット出力を選択して出力する構成にする。次に、測定結果のデータ量を減らすシリアル化回路を設けた構成について図8を用いて説明する。上述したジッタを測定する回路141に、ジッタを時系列に測定する回路144、即ち位相比較回路11及びシリアル化回路16が構成されている。尚、シリアル化回路が測定回路内に構成されている場合について説明するが、測定回路外に構成されていてもよい。又、シリアル化回路16は、位相比較回路11に接続されている構成であってもよいが、プライオリティエンコーダ12、ピーク値保持回路13、デジタルローパスフィルタ14、又はセレクタ15に接続されている構成の方が好ましい。本実施例では、セレクタ15に接続されている構成を用いて説明する。シリアル化回路16は、mビットの出力をnビットm>nに変換するものである。本実施例においては、セレクタ15から出力される6ビットの出力を、2ビットに変換して出力する。このように、シリアル化回路を設けると、出力信号の本数を削減することができる。次に、上述した測定回路が測定した測定結果を蓄積するメモリ回路について、図9を用いて説明する。上述したジッタを測定する測定回路141に、ジッタを時系列に測定する回路144、即ち位相比較回路11及びメモリ回路50が構成されている。尚、メモリ回路が測定回路内に構成されている場合について説明するが、測定回路外に構成されていてもよく、更に測定回路と同一チップ上に構成されていても、チップ外に構成されていても良い。又、メモリ回路は、上述した測定回路の位相比較回路11又はシリアル化回路16の出力を蓄積する構成であっても良いが、容量に制限があるため、上述したプライオリティエンコーダ12、ピーク値保持回路13、又はデジタルローパスフィルタ14を用いてデータ量を減らし、メモリ回路に蓄積させる構成の方が好ましい。又、メモリ回路は、後述する解析部での解析結果を蓄積する構成であってもよい。メモリ回路50は、ジッタ測定回路の測定結果と、測定結果の測定時間とを関連付けて蓄積する。更に、メモリ回路50は、ジッタ以外を測定する測定回路が測定した測定結果を蓄積する。このようなメモリ回路を構成すると、測定する度に測定結果を出力する必要がなくなる。又、測定後に測定結果を低速で出力すればよいので、測定結果の高帯域化と出力19のピン数削減とを両立することが可能となる。次に、上述した測定回路で得られた測定結果を解析する解析部について、図10を用いて説明する。尚、解析部が測定回路内に構成されている場合について説明するが、測定回路外に構成されていてもよい。又、解析部150は、上述した測定回路の位相比較回路11又はシリアル化回路16の出力や、上述したプライオリティエンコーダ12、ピーク値保持回路13、又はデジタルローパスフィルタ14を用いてデータ量が減らされた測定結果に基づいて解析しても良いが、メモリ回路50に蓄積されているデータに基づいて解析するのが好ましい。解析部150は、測定結果に基づいて、半導体集積回路の動作に影響を与える物理量を解析するものである。解析部における解析動作の一例として、解析部が周期ジッタ量を解析する方法について説明する。解析部は、シリアル化回路16から出力されるクロック信号の周期と半導体集積回路の設計時に設定されたクロック周期とを比較することにより、周期ジッタ量を解析する。続いて、周期ジッタ量の最大値及び最小値を測定する場合について説明する。尚、ここではピーク値保持回路13からの出力結果を用いて解析する場合について説明する。周期ジッタの最大値及び最小値を測定する場合、解析部は任意のタイミングで1点だけ測定結果を採取すればよい。これは、例えば約10000回などの多数のクロック周期測定結果がピーク値保持回路13に入力された後であれば、ピーク値保持回路13からの出力結果の変化はほとんどないためである。従って、測定回路が多数のクロック周期を測定した後、解析部は任意のタイミングでシリアル化回路16からの出力データを採取する。解析部は採取した測定結果の最大値、即ちクロック信号18のクロック周期の最大値と半導体集積回路の設計時に設定したクロック周期とを比較することにより、周期ジッタの最大値を解析する。同様に、解析部は採取した測定結果の最小値、即ちクロック信号18のクロック周期の最小値と半導体集積回路の設計時に設定したクロック周期とを比較することにより、周期ジッタの最小値を解析する。尚、ここでは1つの測定回路からの出力に基づいて解析する場合について説明したが、チップ内に複数の測定回路を設け、複数の測定回路からの出力に基づいて、各々解析する構成でも良い。また、解析部は、測定回路と同一チップ上に構成されていても、チップ外に構成されていても良いが、チップ外に設けられている場合は、図11に示すように伝送部を設け、伝送部が解析部に送信する。続いて、解析部が周期ジッタの周波数成分を解析する場合について説明する。尚、デジタルローパスフィルタ14からの出力結果を用いて解析する場合について説明する。周期ジッタの周波数成分を解析する解析部は、リアルタイムオシロスコープとパーソナルコンピュータとを有する。ここで、2GHzのクロック信号の周期の測定結果に対して1MHz以上の周期ジッタの周波数成分を解析する方法について図12を用いて説明する。周期ジッタの周波数成分を解析する場合、測定結果を連続的にデータの漏れがないように出力する必要がある。そのため、リアルタイムオシロスコープ44は、連続する2000回以上のクロック信号の周期の全測定結果43をデジタルデータとして測定し、その測定データをパーソナルコンピュータ45に出力する。パーソナルコンピュータ45上で、測定デジタルデータをフーリエ変換することにより、ジッタの周波数成分46を得ることができる。図13に、クロック周期の時間依存と、クロック周期の周波数依存との例を示す。縦軸がクロック信号の周期の測定結果を表しており、横軸は時間回数を表しています。クロック信号の周期の周波数依存のグラフには、低周波と中周波と高周波との3つのピークがあり、中でも中周波のピークが最大である。従って、中周波のジッタを低減するのが最も重要であるので、図46に示したパッケージの電源系を修正することにより、中周波の電源ノイズを低減すべきである、という指針を明確に得ることができる。尚、この周期ジッタの周波数成分を解析する解析部はチップの外部に設けられており、伝送部が測定結果を解析部に送信する。次に、解析した結果に基づいて、故障警告するための監視部を有する構成について説明する。監視部は、図10に示した通り、解析部に接続されるものであり、異常を検知すると警告情報を送出するものである。尚、監視部が測定回路内に構成されている場合について説明するが、測定回路外に構成されていてもよい。監視部の動作の一例について説明する。監視部は、解析部が解析したジッタ量がある一定の値を超えると、異常なゆらぎを検知したとして、同一チップ上のMPUに対して異常信号を送出する。異常信号を受けたMPUは、例えば、この半導体集積回路を搭載している装置の表示部に警告情報を表示させたり、通信回線インターネット、携帯電話等を介して警告情報を管理者に通知したりする。この警告情報は、この半導体集積回路を搭載している装置を識別する識別情報や、異常を検知した時刻や、故障予測情報等である。次に、解析したジッタに基づいて、ジッタを低減させる方法について説明する。図14に示すように、本実施の形態における半導体集積回路装置は、ジッタ測定回路141とノイズまたはジッタを調整する調整回路147と測定データ処理回路112とから構成されている。尚、このジッタ測定回路141は、上述した測定回路と解析部とを含むものである。測定回路141で得られた測定結果148は、測定データ処理回路112に入力される。測定データ処理回路112は、ジッタを低減するために必要な制御信号149を、ジッタを調整する回路147へ出力する。ジッタを測定する回路141と、ジッタを調整する回路147と、測定データ処理回路112とのループにおいて、制御信号149によってジッタに影響を与えるパラメータをフィードバック制御により動的に変化させることにより、ジッタを最小にすることが可能となる。ここで、ジッタを低減させる方法の一例について説明する。図15に示すように、本実施の形態における半導体集積回路装置は、ジッタ測定回路110と、測定対象の半導体集積回路のPLL111と測定データ処理回路112とから構成されている。PLL111が出力するクロック信号115はジッタ測定回路110に入力される。尚、このジッタ測定回路110は、上述した測定回路と解析部とを含むものである。ジッタ測定回路110で得られたジッタ測定結果113は、測定データ処理回路112に入力される。測定データ処理回路112では、PLL111のジッタを低減するために必要なPLLの制御信号114をジッタ測定結果113から判断して生成し、PLL111へ出力する。ジッタ測定回路110とPLL111と測定データ処理回路112とのループにおいて、PLLの制御信号114によってジッタに影響を与えるパラメータを動的に変化させることにより、ジッタが最小となるようにフィードバック制御を行うことができる。ここで、ジッタに影響を与えるパラメータを動的に変化させる方法の一例を、図16を用いて説明する。PLL111は、2つの入力信号の位相差を検出する位相比較器1601、位相比較器1601からの位相差信号をデジタル信号からアナログ信号に変換するチャージポンプ回路1602、ループフィルタ1603、分周器1604、および周波数制御信号の電圧レベルにより発振周波数が変化する電圧制御発振器1605から構成されており、帰還ループを構成している。まず、位相比較器1601が入力信号と電圧制御発振器1605の出力信号の位相差を検知する。この位相差に基づいて、チャージポンプ回路1602とループフィルタ1603とが電圧制御発振器の入力電圧レベルを上下させる。定常状態では、電圧制御発振器1605の発振周波数を分周器1604が分周した信号の周波数と入力信号とが一致する。つまり、定常状態では、入力信号のN倍の発振周波数の信号が出力から得られる。ここで、PLL111は、lcpKvcoRNで決まるループバンド幅がある。尚、lcpはチャージポンプ回路の設計パラメータ、Kvcoは電圧制御発振器1605の設計パラメータ、Rはループフィルタの設計パラメータ、Nは、分周器1604の分周比である。このループバンド幅が高いと、PLL111の電源が変動した際に、電圧制御発振器1605に生じるジッタの高周波成分を抑制することができる。したがって、解析手段が解析した高周波成分の情報により、中周波あるいは高周波のジッタが大きいと解析された場合、PLL111のループバンド幅が高くなるように、チャージポンプ回路の設計パラメータlcpを大きくすることで、PLL111の電源電圧変動に対するジッタ耐力を改善することができる。そして、結果としてクロック信号のジッタを低減することが可能となる。上述した構成をとると、従来のPLL設計時にすべてのパラメータを決定し確定する方法に比べ、本実施の形態ではクロック信号115のジッタを低減することが可能となる。尚、上述した本実施例の測定回路が測定するジッタはアナログ量である。そのため、ジッタを測定するためにアナログ電圧を入力または出力する場合がある。しかし、LSI上でアナログ電圧を伝搬させるのは、ノイズによってアナログ電圧が劣化するため困難である。そこで、図17に示した通り、ジッタを測定する回路141において、入力79がD/Aコンバータ73に接続され、出力19がD/Aコンバータ62に接続される構成にし、入力79と出力19との両方をすべてデジタル信号にする構成にしてもよい。又、上述した本実施例の測定回路は、図18に示すように、測定対象の半導体集積回路140と同一の電源線121および接地線146を使用するように構成しても良い。このように電源線121と測定回路141との間に電源フィルタ91を挿入すると、電源ノイズが測定回路141に侵入するのを防止することができる。これにより、ノイズまたはジッタを測定する回路141専用の電源供給が不要となるため低コスト化することが可能となる。上述したように、半導体集積回路装置の内部に、本発明による測定回路を搭載することにより、LSI上のジッタの測定が可能となる。更に、その得られた測定結果をもとに、LSIの製造後でもジッタを低減すること、および、半導体集積回路装置におけるジッタの低減策を効率的に発見することが可能となる。次に、本発明における、第2の実施の形態について図19を用いて説明する。上述した第1の実施の形態の測定回路では、12Gbpsのデータを測定回路の外部に出力する際、デジタルローパスフィルタ14で、測定する対象であるクロック18の周期の測定結果の高周波成分を削除し、シリアル化回路16で6ビットデータを2ビットに変換して出力する構成について説明した。第2の実施の形態では、デジタルローパスフィルタ14をメモリ回路50に置き換えた構成について説明する。尚、第一の実施の形態と同様なものについては、同一の番号を付して詳細な説明を省略する。図19は、本発明における第2の実施例の測定回路のブロック図である。メモリ回路50は、プライオリティエンコーダ12の出力である12Gbpsの測定結果を一定期間記憶する。測定終了後、測定結果送信の要求があると、メモリ回路50が記憶しているデータはシリアル化回路16に送信される。シリアル化回路16は、送信された6ビットデータを1ビットに変換して、低速のデータレートで出力する。このように、デジタルローパスフィルタ14を使用した場合、測定結果の帯域と出力のピン数とはトレードオフの関係にあったが、メモリ回路50を用いると、測定中に測定結果を測定回路の外部へ送出する必要がないため、測定結果の高帯域化と出力のピン数低減とが両立できる。次に本発明における第3の実施の形態について説明する。上述した測定回路の問題点として、解析した周期ジッタに、図2で示した遅延発生回路10で発生した周期ジッタが、測定対象であるクロック信号18の周期ジッタに重畳し、加算されてしまうことが挙げられる。従って、遅延発生回路10で発生した周期ジッタと測定対象であるクロック信号18の周期ジッタとの差を明確にする必要がある。そこで、第3の実施の形態では、測定対象であるクロック信号18のジッタ量のみを求めるために、クロック信号の1周期分の周期と2周期分の周期とが測定できる構成について説明する。測定対象であるクロック信号18の周期ジッタJclkと遅延発生回路10で発生した周期ジッタJdelayが独立な事象であると仮定すると、解析した周期ジッタの結果Jmeasは数1で表される。一般に、遅延発生回路10の遅延をn倍にすると、遅延発生回路で発生した周期ジッタもn倍になる。この場合の周期ジッタの解析結果をJmeasnとすると、数2で表される。JmeasとJmeasnとは測定可能であるが、JclkとJdelayとは測定不可能で未知数である。そこで、まず、上述した測定回路における遅延発生回路10の出力33の中、遅延が異なる遅延信号を用いて2通りの周期を測定し、その測定結果に基づいて周期ジッタを解析する。そして、数1と数2の連立方程式を解くことにより、測定対象であるクロック信号18の周期ジッタJclkと遅延発生回路10で発生した周期ジッタJdelayとを算出することができる。この方法により、ジッタの測定結果から遅延発生回路10で発生した周期ジッタの影響を排除し、測定対象であるクロック信号18の周期ジッタのみを求めることが可能となる。ここで、図20を用いて、本実施例における遅延発生回路10について説明する。図20に示すように、遅延発生回路10は、20psの固定遅延部30と位相補間回路31とセレクタ15とから構成されている。図3の遅延発生回路10との大きな違いは、遅延発生回路10は、周期ジッタを測定する対象である2GHzクロックの1周期分のクロック周期を測定するだけでなく、2周期分のクロック周期を測定する手段が追加されている点である。セレクタ15は、1周期分のクロック周期を測定するか、2周期分のクロック周期を測定するかを選択するものである。本実施例における遅延発生回路10は、上述した実施例に加えて、340psから660psまで5ps刻みの遅延を64個出力する1周期モード51と、840psから1160psまで5ps刻みの遅延を64個出力する2周期モード52とを備えている。まず、セレクタ15が1周期モード51を選択し、遅延発生回路10は上述した実施例のように、340psから660psまで5ps刻みでクロック信号18の遅延信号を64個出力する。そして、位相比較回路11は、図21に示すように、周期ジッタを測定する対象である2GHzクロック信号18の第1の立ち上がりエッジ40を起点として、測定対象のクロック信号18の第2の立ち上がりエッジ41と、遅延発生回路10の64個の5ps刻みの出力の立ち上がりエッジとの内、どちらが先に立ち上がったか比較することにより、1周期分のクロック周期を測定する。続いて、セレクタ15が2周期モード52を選択し、遅延発生回路10は上述した実施例のように、840psから1160psまで5ps刻みでクロック信号18の遅延信号を64個出力する。そして、位相比較回路11は、図21に示すように、周期ジッタを測定する対象の2GHzクロック信号18の第1の立ち上がりエッジ40を起点として、測定対象のクロック信号18の第3の立ち上がりエッジ53と、遅延発生回路10の64個の5ps刻みの出力の立ち上がりエッジとの内、どちらが先に立ち上がったか比較することにより、2周期分の周期を測定する。解析部は、測定結果であるクロックの1周期分の周期と2周期分の周期とに基づいて、まず、1周期分の周期ジッタとクロックの2周期分の周期ジッタとを求める。そして、この1周期分の周期ジッタとクロックの2周期分の周期ジッタとからJmeas及びJmeasnを解析する。1周期モードにおける測定結果が数1に対応し、2周期モードにおける測定結果が数2n=2に対応する。解析部は、数1と数2との連立方程式を解くことにより、測定対象であるクロック信号18の周期ジッタのみを求める。次に本発明における第4の実施の形態について説明する。上記実施の形態で述べた測定回路では、測定の基準となる信号を自身のクロック信号から生成し、この生成された信号との立ち上がりのタイミングのずれを比較することにより、クロック信号の周期ジッタを測定した。しかしながらクロック信号の立ち上がりエッジが非常にゆっくりとゆれている場合、上述したような、ある立ち上がりエッジとその次の立ち上がりエッジとの間の時間間隔を測定する周期ジッタを測定する方法では、このようなゆれを検知することが出来ません。これは、この周期ジッタが非常に小さい場合に、クロック信号の立ち上がりエッジが非常にゆっくりとゆれるからである。上述した周期ジッタの他にこのような非常にゆっくりとした立ち上がりエッジのゆれを測定するためにタイミングジッタを測定する必要がある場合もある。そこで、第4の実施の形態ではタイミングジッタを測定する場合について、図22を用いて説明する。図22は、第4の実施の形態のブロック図である。本実施の形態における測定回路は、遅延発生回路10と位相比較回路11とプライオリティエンコーダ12とデジタルローパスフィルタ14とシリアル化回路16とキャリブレーション回路17とから構成されている。尚、第一の実施の形態と同様なものについては、同一の番号を付して詳細な説明を省略する。上述した実施の形態との大きな違いは、遅延発生回路10に測定する対象のクロック信号18ではなく、基準クロック54を入力している点である。遅延発生回路10は、基準クロック54に基づいて、上述した測定回路同様に、340psから660psまで5ps刻みでクロック信号18の遅延信号を64個出力する。位相比較回路11は、上述した実施例と同一の処理を行い、測定結果を出力する。本発明における第5の実施の形態として、第4の実施の形態とは異なる構成でタイミングジッタを測定する方法について、図23を用いて説明する。図23に示すように、本実施の形態における測定回路は、位相検出回路60とチャージポンプ回路61とA/Dコンバータ62とスイッチ63と容量素子64とから構成されている。位相検出回路60には、基準クロック54と、測定対象のクロック信号18とが入力される。位相検出回路60は、入力された基準クロック54と測定対象のクロック信号18との位相差タイミングジッタを、アップ信号65とダウン信号66とによりhighレベルの期間の差として出力する。ここで、図24を用いて、位相検出回路60の信号の動作を説明する。基準クロック54が立ち上がると、ダウン信号66も立ち上がる。一方、測定対象のクロック信号18が立ち上がると、アップ信号65も立ち上がる。そして、アップ信号65とダウン信号66との両方が立ち上がると、一定時間後にアップ信号65とダウン信号66との両方が立ち下がる。チャージポンプ回路61は、図23に示すように、2つの電流源67と第1のスイッチ68と第2のスイッチ69とから構成されている。2つの電流源67はそれぞれ同一の電流を流す。位相検出回路60からのアップ信号65は、チャージポンプ回路61の第1のスイッチ68の制御信号に入力される。一方、位相検出回路60からのダウン信号66は、チャージポンプ回路61の第2のスイッチ69の制御信号に入力される。第1のスイッチ68は、アップ信号65がhighレベルの場合にオンし、lowレベルの場合にオフし、第2のスイッチ69はダウン信号66がhighレベルの場合にオンし、lowレベルの場合にオフする。図23に示すように、第1のスイッチ68と第2のスイッチ69との間のノードをモニタノードとし、モニタノードの電位をVmoniとする。モニタノードにはA/Dコンバータ62の入力とスイッチ63と容量素子64とが接続されている。スイッチ63の他方の端子は、電源電圧の半分の電位Vdd2に接続されている。このスイッチ63は、基準クロック54がhighレベルの場合にオフし、lowレベルの場合にオンする。ここで、図24を用いて、Vmoniの動作を説明する。測定対象であるクロック信号18が基準クロック54よりもΔTだけ先に立ち上がった場合、アップ信号65がダウン信号66よりもΔTだけ先に立ち上がり、一定時間後にアップ信号65とダウン信号66との両方が立ち下がる。そのため、アップ信号65のhighレベルの期間はダウン信号66よりΔT長くなる。その結果、チャージポンプ回路61の第1のスイッチ68がオンする期間が、第2のスイッチ69よりΔT長くなり、VmoniがVdd2からVdd2IΔTCに変化する。但し、Iは図23の電流源67が流す電流値、Cは図23の容量素子64の容量値を表す。基準クロック54が立ち下がった場合、スイッチ63がオンし、VmoniがVdd2IΔTCからVdd2に初期化される。逆に、測定対象のクロック信号18が基準クロック54よりもΔTだけ遅れて立ち上がった場合、ダウン信号66がアップ信号65よりもΔTだけ先に立ち上がり、一定時間後にアップ信号65とダウン信号66の両方が立ち下がる。そのため、ダウン信号66がhighレベルの期間はアップ信号65よりΔT長くなる。その結果、チャージポンプ回路61の第2のスイッチ69がオンする期間が第1のスイッチ68よりΔT長くなり、VmoniがVdd2又はからVdd2-IΔTCに変化する。基準クロック54が立ち下がると、スイッチ63がオンし、VmoniがVdd2-IΔTCからVdd2に初期化される。又、測定対象のクロック信号18と基準クロック54とが同時に立ち上がった場合、ダウン信号66もアップ信号65も同時に立ち上がる。そのため、チャージポンプ回路61、又は第2のスイッチ69がオンする期間が無くなり、VmoniはVdd2のままとなる。以上により、測定対象のクロック信号18と基準クロック54の立ち上がりの位相差ΔTを、IΔTCというΔTに比例した電圧変化量に変換して測定することができる。上述した測定回路の測定結果は、A/Dコンバータ62によって、6ビットのデジタルデータに変換される。VmoniのA/Dコンバータ62へのサンプリングは、図24に示すように、基準クロック54の立ち下がりよりT1だけ事前に、サンプリング信号70により行う。また、A/Dコンバータ62の入力レンジの下限をVmin、上限をVmax、測定したいジッタの最大値をΔTmaxとすると、VminVdd2-IΔTmaxC、Vdd2IΔTmaxCVmaxとなるように、IとCを設計することにより、ジッタの測定結果がA/Dコンバータ62の入力レンジを超えることを防止できる。解析部は、A/Dコンバータ62からの出力に基づいて、クロック信号と基準信号との位相差を算出し、タイミングジッタを解析する。第4の実施の形態と比較すると、遅延発生回路10と位相比較回路11とが不要であるため小面積化しやすい点と、測定結果がアナログ電圧値として出力されるため、ローパスフィルタのようなフィルタ処理が容易な点が本実施の形態の長所である。上述した実施例では、ジッタを測定する測定回路について説明した。本実施例は、ノイズを測定する測定回路について説明する。尚、上述した実施の構成と同様の構成に付いては同一番号を付し、詳細な説明を省略する。又、本実施例の測定回路は、電源電圧1.0V、90nmCMOSプロセス技術を用いて実現している。また、本実施例では、測定対象として電源線を用いて説明するが、これに限るものではない。即ち、基板に伝播するノイズを調べるために、設置線等の信号線であっても良い。図25は、本実施例におけるノイズを測定する測定回路である。図25に示した通り、本実施の形態における測定回路は、ハイパスフィルタ71と電圧比較器72とD/Aコンバータ73とリングオシレータ74とから構成されている。電源ノイズ測定回路での測定はmサンプリング測定を用いるため、周期的な電源ノイズが測定対象であり、1度だけ発生するノイズを測定することはできない。また、電源ノイズがある電圧値を超えたかどうかを出力することができるが、電源ノイズ波形を測定することはできない。電源ノイズを測定する対象の回路のクロック周波数は2.5GHzであるので、2.5GHzの周期的な電源ノイズを測定する必要がある。電源ノイズを測定する対象の電源線75にハイパスフィルタ71を接続し、電源ノイズの直流成分を削除して、高周波成分のみを電圧比較器72へ入力する。電圧比較器72が比較するタイミングを決定するサンプリング信号70をリングオシレータ74で生成して電圧比較器72へ入力する。電圧比較器72が比較の際に用いる複数の種類の参照電圧76はD/Aコンバータ73で生成し、電圧比較器72へ入力する。電圧比較器72で、サンプング信号70の立ち下がりの瞬間における、低周波成分をカットした入力77と参照電圧76との電圧を比較する。従って、この測定回路からの、複数の種類の参照電圧76と電源ノイズを測定する対象の電源線75の電圧との比較結果から、電源ノイズの最大値と最小値とがわかるので、電源ノイズの振幅を知ることはできるが、直流成分を測定することはできない。ここで、本実施の形態において、ハイパスフィルタ71が必要な理由について説明する。測定対象の電源線75の電源ノイズの電圧範囲は、1.0V±0.3Vであると仮定する。この電源ノイズを、ハイパスフィルタ71を経由せず直接電圧比較器72に入力すると、1.0V±0.3Vの参照電圧76を用意する必要がある。しかし、電源電圧1.0VのLSIにおいて、1.0V以下の参照電圧76を生成するのは容易だが、1.0V以上の参照電圧76を生成するのは困難である。従って、1.0V以下の参照電圧76で電源ノイズを測定するためには、測定対象の電源ノイズの直流成分を下げる必要がある。従って、直流成分を下げるために、ハイパスフィルタ71が必要となる。図26にハイパスフィルタ71の構成を示す。電源線と接地線との間に3つの抵抗素子80が直列に接続されている。この3つの抵抗素子80の値は同一とする。又、入力79と出力19との間に容量素子64が接続されている。入力である電源ノイズの直流成分は電源電圧1Vである。しかし、ハイパスフィルタ71の出力19の直流成分は、電源電圧の2/3倍の0.66Vに下げることができる。測定した電源ノイズの周波数成分よりハイパスフィルタ71のカットオフ周波数が低くなるように、ハイパスフィルタ71を構成する抵抗素子80と容量素子64との値を設定する。73は、D/Aコンバータであり、D/Aコンバータ73には6ビットの参照電圧制御信号78が入力される。D/Aコンバータ73は、上述した通り、0.68V±0.32Vの範囲で10mV刻みの参照電圧76を電圧比較器72に出力する。72は、電圧比較器である。図27に電圧比較器72の構成を示す。電圧比較器72は、インバータ81とスイッチ63とn型MOSトランジスタ82と同期型セットリセットフリップフロップ以下、SRフリップフロップ83とから構成されている。スイッチ63は、サンプリング信号70がhighレベルの場合にオンし、lowレベルの場合にオフする。SRフリップフロップ83にはサンプリング信号の反転信号70bが入力されている。サンプリング信号70がhighレベルの場合は、SRフリップフロップ83の出力データは変化せず、lowレベルの場合はSRフリップフロップ83の出力データが変化する。2つのn型MOSトランジスタ82のゲート電極には、電圧比較器の入力84と参照電圧76とがそれぞれ接続されている。図28及び図29を用いて電圧比較器72の動作を説明する。図28はサンプリング信号70がhighレベルの場合、図29はサンプリング信号70がlowレベルの場合を表す。サンプリング信号70がhighレベルの場合である図28では、インバータ81の入力と出力とが短絡された状態である。従って、第1のノード85と第2のノード86との電位は、インバータ81のしきい電圧付近にあり、インバータ81が第1のノード85および第2のノード86の変化に対してもっとも敏感な状態にある。ここで、電圧比較器72の入力84が参照電圧76より高い場合について説明する。この場合、第1のノード85と第2のノード86との電位は完全に等しくはなく、電圧比較器の入力84が参照電圧76より高いため、第1のノード85の電位は第2のノード86の電位よりもやや低くなる。サンプリング信号70がlowレベルの場合である図29では、それぞれのインバータ81の入力と出力とが切り離され、2つのインバータ81がラッチする。具体的には、SRフリップフロップ83のリセット入力に接続されている第1のノード85の電位がlowレベルに変化し、SRフリップフロップ83のセット入力に接続されている第2のノード86の電位がhighレベルに変化する。これにより、SRフリップフロップ83の出力19はhighレベルとなり、電圧比較器の入力84が参照電圧76より高いことを表す。逆に、電圧比較器の入力84が参照電圧76より低い場合は、前記と逆になり、SRフリップフロップ83の出力19はlowレベルとなる。電圧比較器72は、出力19からHighレベルが出力された参照電圧の電圧値を出力する。本実施例で説明したノイズ測定回路にも、上述したジッタ測定回路同様にピーク値保持回路13、デジタルローパスフィルタ14、セレクタ15、シリアル化回路16、解析部、メモリ回路、監視部、又は調整回路を設けることが出来る。尚、上述した構成と同様な構成については詳細な説明を省略し、相違する構成について説明する。まず、解析部について説明する。解析部が、ノイズの振幅を解析する場合、解析部はピーク値保持回路から出力される最大値と最小値とを比較することにより、ノイズの振幅を解析する。解析部が、ノイズ量の最大値及び最小値を測定する場合、まず、解析部はシリアル化回路16からの出力データを採取する。そして、採取した測定結果の最大値と、参照電圧の基本値0.68Vとを比較することにより、ノイズ量の最大値を解析する。同様に、解析部は採取した測定結果の最小値と、参照電圧の基本値0.68Vとを比較することにより、ノイズ量の最小値を解析する。解析部がノイズの周波数成分を解析する場合、解析部のリアルタイムオシロスコープ44がその全測定結果をデジタルデータとして測定し、その測定データをパーソナルコンピュータ45に出力する。パーソナルコンピュータ45上で、デジタルデータをフーリエ変換することにより、ノイズの周波数成分46を得ることができる。次に、解析されたノイズに基づいて、ノイズを低減させるための方法について説明する。図30に示すように、電源線121と電源ノイズ測定回路92と電源ノイズ低減回路120と測定データ処理回路112とから構成されている。尚、このノイズ測定回路120は、上述した測定回路と解析手段とを含むものである。電源線121には、電源ノイズ測定回路92と電源ノイズ低減回路120とが接続されている。電源ノイズ測定回路92で得られた電源ノイズ測定結果122は、電源ノイズ低減回路120に入力される。電源ノイズ測定回路92としては、上述したノイズ測定回路を使用して説明するが、他の構成のノイズ測定回路であってもよい。電源ノイズ低減回路120として、例えば図31に示したNMOSトランジスタを使用する。電源ノイズ低減回路120を動作させると電源ノイズは減少するが、消費電力が増大するという問題がある。そこで、測定データ処理回路112は、測定した電源ノイズが所望の値より大きければ電源ノイズ低減回路120を動作させる制御信号123を出力し、測定した電源ノイズが所望の値より小さければ電源ノイズ低減回路120を停止させる制御信号123を出力する。電源ノイズ測定回路92と電源ノイズ低減回路120と測定データ処理回路112とのループにおいて、電源ノイズ低減回路120のオンオフを動的に変化させることにより、電源ノイズを所望の値に抑えつつ、電源ノイズ低減回路120による消費電力が最小となるようにフィードバック制御を行うことができる。その結果、電源ノイズを所望の値に抑えつつ、電源ノイズ低減回路120による消費電力のペナルティを最小にすることが可能となる。上述した電圧比較器72は2.5GHzという高速動作条件下でも比較動作できる点が優れている。このように、ラッチが高速である理由は2点ある。第1は、比較開始から2つのインバータ81がラッチして比較結果が確定するまでの期間、2つのインバータ81の入力ノードと電圧比較器の入力84および参照電圧76とが遮断されており、電圧比較器の入力84および参照電圧76の変化に2つのインバータ81の入力ノードが影響を受けないため、ラッチが高速に行える点である。第2は、2つのインバータ81への電源供給が遮断することなく常に行われているため、ラッチが高速に行える点である。ところで、上述した電源ノイズ測定回路の参照電圧76が、測定対象の電源ノイズによって変動すると、電源ノイズの測定結果の妥当性がなくなる。そのため、測定回路自身の電源ノイズを防止する必要がある。そこで、図32に示すように、測定回路の電源線90と電源ノイズを測定する対象の電源線75との間に、電源フィルタ91を挿入する。これにより、測定対象の電源ノイズが測定回路の電源線90に侵入するのを防止し、測定回路92の電源電位を安定化することができる。具体的には、電源フィルタ91は、電源ノイズ測定回路の電源線90と電源ノイズを測定する対象の回路の電源線との間の抵抗素子80と、電源ノイズ測定回路の電源線90と接地線との間の容量素子64とで構成されており、ローパスフィルタの機能を有している。ローパスフィルタのカットオフ周波数が、電源ノイズを測定する対象の回路のクロック周波数の1/10以下となるようにローパスフィルタを構成する抵抗素子80と容量素子64の値を設定する。上述した電源フィルタ91を用いることにより、測定回路92専用の電源供給が不要となるため低コスト化することができる。次に本発明における第7の実施の形態について、図33を用いて説明する。第7の実施の形態では、上述した第6の実施の形態とは異なる構成のノイズ測定回路について説明する。尚、第6の実施の形態と同様なものについては、同一の番号を付して詳細な説明は省略する。図33に示すように、本実施の形態における電源ノイズ測定回路は、電圧比較器72とD/Aコンバータ73とリングオシレータ74と昇圧回路93とから構成されている。上述した第6の実施の形態との違いは、ハイパスフィルタ71を削除し、昇圧回路93を追加した点である。これにより、電源ノイズの振幅だけでなく直流成分も測定することができる点が第7の実施の形態の長所である。昇圧回路93は、電源電圧1.0Vよりも高い1.32Vを生成し、D/Aコンバータ73に出力する。D/Aコンバータ73は、1.0V±0.32Vの範囲で10mV刻みの参照電圧76を出力する。電圧比較器72は、電源ノイズを測定する対象の電源線75の電圧と、参照電圧76との大小を比較することにより、電源ノイズが参照電圧76を超えたかどうかを出力することができる。電圧比較器72は比較結果を出力する。本発明の第8の実施の形態を、図34を用いて説明する。第8の実施の形態では、上述した第6、及び第7の実施の形態とは異なる構成のノイズ測定回路について説明する。尚、第6及び第7の実施の形態と同様なものについては、同一の番号を付して詳細な説明は省略する。図34に示すように、ハイパスフィルタ71と電圧比較器72とD/Aコンバータ73とから構成されている。上述した第6の実施の形態との違いは、リングオシレータ74を削除し、サンプリング信号が不要の電圧比較器72を用いたことである。これにより、周期的な電源ノイズだけでなく、1度だけ発生するノイズも測定することができる点が本実施例の長所である。但し、本実施例では、電源ノイズが参照電圧76を超えたかどうかを出力することができるが、電源ノイズ波形を測定することはできない。本発明の第9の実施の形態を、図35を用いて説明する。第9の実施の形態では、上述した第8の実施の形態とは異なる構成のノイズ測定回路について説明する。尚、第8の実施の形態と同様なものについては、同一の番号を付して詳細な説明は省略する。図35に示した通り、第9の実施の形態における電源ノイズ測定回路は、ハイパスフィルタ71と64個の電圧比較器72とアナログ電圧発生回路94とから構成されている。上述した第8の実施の形態との違いは、電圧比較器72と出力を複数にした点と、D/Aコンバータをアナログ電圧発生回路94に置き換えた点である。電源ノイズ波形をリアルタイムに測定できる点が本実施の形態の長所である。アナログ電圧発生回路94からは0.68V±0.32Vの範囲で10mVずつ異なる参照電圧76を64個出力する。64個の電圧比較器72それぞれに10mVずつ異なる参照電圧76を入力する。電圧比較器72における電源ノイズを測定する対象の電源線75の電圧と参照電圧76の大小の比較結果を64ビットのデジタルデータとして出力する。ここで、図36を用いて電源ノイズ波形をリアルタイムに測定する方法を説明する。測定対象の電源ノイズ波形100と第1の参照電圧101との大小比較結果102により、電源ノイズが第1の参照電圧101に等しくなった時刻を知ることができる。同様に、測定対象の電源ノイズ波形100と第2の参照電圧103との大小比較結果104により、電源ノイズが第2の参照電圧103に等しくなった時刻を知ることができる。また、測定対象の電源ノイズ波形100と第3の参照電圧105との大小比較結果106により、電源ノイズが第3の参照電圧に等しくなった時刻を知ることができる。このように、本実施の形態では、0.68V±0.32Vの範囲で10mVずつ異なる64個の参照電圧76の比較結果をすべて重ね合わせることにより、電源ノイズ波形を10mVの解像度でリアルタイムに測定することができる。尚、本実施例では、リアルタイムに測定する場合について記載したが、上述した実施例1のように、プライオリティエンコーダを設けて、Highレベルが出力されている最上位ビットの位置のみを出力させてもよい。本実施例では、チップの応力を測定する場合について説明する。図37は、本実施例における測定回路のブロック図である。図37に示す通り、測定回路は、奇数段のインバータからなるリングオシレータ回路である。図38は、インバータ回路のブロック図である。図38に示す通り、インバータ回路はCMOSインバータ回路である。このCMOSインバータ回路のレイアウトパターンA及びレイアウトパターンBの例を図39及び図40に示す。レイアウトパターンBはレイアウトパターンAを時計回りに90度回転させたレイアウトパターンである。図39のレイアウトパターンの測定回路と、図40のレイアウトパターンの測定回路とが、図41に示すように測定対象である半導体集積回路と同一チップ上に複数設置する。尚、図39及び図40に示したレイアウトパターンの測定回路を1組として、チップ上に複数設置する構成の方が好ましい。このように構成された測定回路から、図42に示すようにHighとLowとが繰り返される信号が出力される。通常、チップに応力がない場合、各測定回路の出力信号が一致するはずである。従って、各測定回路の出力信号を測定することにより、応力を測定することが出来る。本実施例で説明した測定回路にも、上述した測定回路同様に解析部、メモリ回路、監視部、又は調整回路を設けることが出来る。尚、上述した構成と同様な構成については詳細な説明を省略し、相違する構成について説明する。まず、解析部について説明する。解析部は、各測定回路から送出された出力信号が単位時間にHighとLowとを繰り返す回数、即ち周波数を測定する。そして、各測定回路からの出力信号の周波数の差を測定し、チップの応力を解析する。続いて、監視部について説明する。監視部は、解析部で解析した各測定回路からの出力信号の周波数の差が閾値を超えると、チップに異常な応力がかかっているとして、同一チップ上のMPUに対して異常信号を送出する。本実施例では、半導体集積回路が設置されているチップの温度を測定する測定回路について説明する。尚、本実施例の測定回路は、上述したリングオシレータを用いるため、同様な構成は同一の符号を付して、詳細な説明は省略する。尚、チップの温度を測定する場合、インバータ回路のレイアウトパターンは、どちらを用いても良い。測定回路は、図42に示すようにHighとLowとが繰り返される信号を出力する。この出力信号の周波数を測定することにより、トランジスタ素子の温度がわかる。これは、周波数がある閾値を下回ると、トランジスタ素子の温度が高いので出力信号のHighとLowとの繰り返しに遅延が生じていると認識することが出来るからである。本実施例で説明した測定回路にも、上述した測定回路同様に解析部、メモリ回路、監視部又は調整回路を設けることが出来る。尚、上述した構成と同様な構成については詳細な説明を省略し、相違する構成について説明する。解析部は、測定回路から送出された出力信号から周波数を測定する。この周波数がある閾値を下回ると、トランジスタ素子の温度が高いので出力信号のHighとLowとの繰り返しに遅延が生じていると監視部が認識し、同一チップ上のMPUに対して異常信号を送出する。異常信号を受けたMPUは、警告情報を送出する。又、解析部は、各測定回路の周波数を各々比較し、トランジスタ素子の性能のばらつきを解析する。本実施例では、半導体集積回路のリーク電流を測定する構成について説明する。リーク電流測定回路は、図41に示すように、チップ上に複数個設置される。図43は、リーク電流測定回路のブロック図である。トランジスタ421は、リーク電流をモニタするものである。このトランジスタ421はリーク電流が流れると、そのリーク電流の電流値がImoniに反映される。A/D変換回路は、Imoniの電流値をディジタル変換してリーク電流測定値として出力する。本実施例で説明した測定回路にも、上述した各測定回路同様に解析部、メモリ回路、監視部又は調整回路を設けることが出来る。尚、上述した構成と同様な構成については詳細な説明を省略し、相違する構成について説明する。まず、解析部について説明する。解析部は、複数の測定回路の測定結果であるリーク電流値を解析し、半導体集積回路のどの素子の辺りでリーク電流が発生しているかを解析する。続いて、監視部について説明する。監視部は、リーク電流値が閾値を超えると、チップに異常が発生しているとして、同一チップ上のMPUに対して異常信号を送出する。一般に、LSIの消費電流はLSIの動作パターンに応じて刻々と変化する。従って、電源ノイズやクロック信号のジッタもLSIの動作パターンに応じて刻々と変化する。そのため、LSIがある特定の動作をしたときのみLSI動作不良が発生する場合がある。そこで、LSIの動作パターンとノイズまたはジッタとの相関関係とを実測により明確化する必要性がある。これを可能にする本発明の第13の実施の形態を、図44を用いて説明する。図44に示すように、測定対象の回路140と測定回路141とが同一LSI142の同一チップ上に搭載されている。尚、測定回路141は、上述した測定回路のいずれかを用いる。測定対象の回路140の動作の開始を示す動作制御信号143が、測定回路141にも入力される。これにより、測定対象回路140のある特定の動作期間における測定対象回路140に影響を及ぼす物理量を測定することが可能となる。尚、この動作制御信号143をメモリ回路にも入力させる構成にしても良い。この場合、動作制御信号毎に動作を一意に識別させる動作識別情報付し、測定結果と対応付けて記憶させる構成にする。本実施例では、上述した測定回路が測定した測定結果を管理する測定結果管理システムについて説明する。図45は、本発明の測定結果管理システムの概念図である。測定結果管理システムは、半導体集積回路装置4501及び管理サーバ4502から構成される。半導体集積回路装置4501は、顧客等のエンドユーザに設置されている装置である。又、半導体集積回路装置4501は、上述した半導体集積回路4503と測定回路4504とメモリ回路4505と送信部4506とを有する。測定回路4504は、半導体集積回路4503と同一チップ上に構成されている。また、測定回路4504は、実動作中の半導体集積回路4503における信号のジッタ、電源のゆれノイズ、温度、電力リーク電流、オン電流等、デバイス性能のばらつき、チップの応力等の各種物理量を測定する。尚、測定回路4504の測定動作は、チップに電源が投入されている間中、常に測定しても、例えば1分に1回などのように間欠的に測定してもよく、限定するものではない。メモリ回路4505は、測定回路4504からの測定結果を蓄積する。更に、メモリ回路4505は、半導体集積回路4503を一意に識別する識別情報を記憶している。尚、メモリ回路4505は、半導体集積回路4503と同一チップ上に構成されていてもチップ外に構成されていても良い。送信部4506は、メモリ回路4505に蓄積されているデータ及び該半導体集積回路4503を一意に識別する識別情報を、管理サーバ4502に送信するものである。尚、送信部4506はメモリ回路4505に所定量蓄積させて所定量毎に送信する構成であっても、予め定められた時刻にメモリ回路4505に蓄積されているデータを送信する構成であっても、管理サーバ4502からの測定データ送信要求を受信した際に送信する構成であってもよい。更に、送信部4506は、暗号化部4507を有する構成であっても良い。その場合、送信部4506はメモリ回路4505に蓄積されているデータ及び該半導体集積回路4501を一意に識別する識別情報を暗号化部4507で暗号化してから送信する。暗号化の方法は、数多くあるが、周知なので詳細は省略する。そして、本発明においては、如何なるものでも良い。管理サーバ4502は、半導体集積回路装置4501を管理する管理会社に設置されているサーバである。又、管理サーバ4502は、受信部4508と管理部4509と故障警告部4510と表示部4511とを有する。受信部4508は、半導体集積回路装置4501から送信される測定結果と、該半導体集積回路4503を一意に識別する識別情報とを受信する。尚、半導体集積回路装置4501の送信部4506に暗号化部4507が構成され、測定結果と、該半導体集積回路4503を一意に識別する識別情報とが暗号化されて送信される場合、受信部4508に復号化部4512を設け、復号化部4512にて復号化する。管理部4509は、受信部4508が受信した測定結果を、識別情報毎に管理する。故障警告部4510は、管理部4509が管理している測定結果に基づいて、半導体集積回路4503の性能変動及び経年変化から故障予測を行い、警告情報を送出するものである。表示部4511は、故障警告部4510からの警告情報を表示するものである。本実施例における動作について説明する。尚、一例として、測定対象の半導体集積回路4503のジッタを測定する測定回路4504を用いて説明する。又、測定結果をメモリ回路4504に所定量蓄積させて所定量毎に送信する場合について説明する。測定回路4504が、実動作中の半導体集積回路4503が設置されているチップの各温度を測定する。この測定結果は、メモリ回路4505に蓄積される。メモリ回路4505に測定結果が所定量蓄積されると、送信部はメモリ回路4505に蓄積されている測定結果を識別情報と共に管理サーバ4502に送信する。送信された測定結果は、管理サーバ4502の受信部4508にて受信される。管理部4509は受信された識別情報に基づいて、測定結果を識別情報毎に管理する。故障警告部4510は、管理部4509が管理している測定結果の中から、所定値を超える測定結果、又は前後の測定値の差が所定値を超えたことを検出すると、半導体集積回路装置4501に異常が発生しているとして警告情報を送出する。表示部4511は、故障警告部からの警告情報を表示する。尚、上述した半導体集積回路装置はメモリ回路を有する構成を用いて説明したが、測定回路のみを有する構成であっても良い。その場合、送信部は、測定回路が測定するたびに測定結果を送信する構成となる。又、上述した半導体集積回路装置は解析部を有する構成であっても良い。その場合、送信部は、解析部が解析した解析結果を送信する構成となる。更に、上述した実施例では、半導体集積回路装置に測定回路が1つ設置されている場合について説明したが、複数設置されていてもよい。その場合、メモリ回路は、測定回路を一意に識別する測定回路識別情報と、該測定回路の測定結果とを関連付けて記憶する構成となる。更に、上述した実施例では、メモリ回路が半導体集積回路と同一チップ上に設置されている場合について説明したが、チップ外に設置されていても良い。その場合、メモリ回路は、該半導体集積回路を一意に識別する識別情報と複数のチップからの測定結果とを関連付けて記憶する構成となる。更に、上述した送信部が送信する測定結果を暗号化する構成であっても良い。その場合、送信部の前に暗号化回路を設け、送信部はこの暗号化回路が暗号化した測定結果を送信する構成となる。なお、本発明が上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。上述した本発明は、ノイズまたはジッタ等の半導体集積回路の動作に影響を与える物理量の測定が必要となる半導体集積回路に適用することができる。又、LSIの製造後にノイズまたはジッタ等の半導体集積回路の動作に影響を与える物理量の低減が必要となる半導体集積回路に適用することができる。さらに、ボード、パッケージ、LSIの電源系のいずれかを修正して、ノイズまたはジッタ等の半導体集積回路の動作に影響を与える物理量の低減をする必要がある集積回路に適用することができる。付記1本発明は、半導体集積回路装置であって、測定対象の本体回路と、前記本体回路と同一チップ上に配置されており、前記本体回路の実動時に前記本体回路の物理量を測定する測定回路とを有することを特徴とする。付記2本発明は、付記1の発明において、前記本体回路は、前記測定回路が測定動作している時は、常に動作していることを特徴とする。付記3本発明は、付記1又は付記2の発明において、前記測定回路は、前記本体回路のジッタ情報を測定する測定回路であることを特徴とする。付記4本発明は、付記1又は付記2の発明において、前記測定回路は、前記本体回路のノイズ情報を測定する測定回路であることを特徴とする。付記5本発明は、付記1又は付記2の発明において、前記測定回路は、前記本体回路の温度情報を測定する測定回路であることを特徴とする。付記6本発明は、付記1又は付記2の発明において、前記測定回路は、前記本体回路の電源情報を測定する測定回路であることを特徴とする。付記7本発明は、付記1又は付記2の発明において、前記測定回路は、前記本体回路の電力情報を測定する測定回路であることを特徴とする。付記8本発明は、付記1又は付記2の発明において、前記測定回路は、前記本体回路の応力情報を測定する測定回路であることを特徴とする。付記9本発明は、付記1又は付記2の発明において、前記測定回路は、前記本体回路のデバイス性能を測定する測定回路であることを特徴とする。付記10本発明は、付記1から付記9のいずれかの発明において、前記測定回路が測定する物理量が、前記本体回路の実動時の、ジッタ情報、ノイズ情報、温度情報、電源情報、電力情報、応力情報又はデバイス性能の情報の少なくとも一以上であることを特徴とする。付記11本発明は、付記1から付記10のいずれかの発明において、前記測定回路を、同一チップ上に複数設けることを特徴とする。付記12本発明は、付記1から付記11のいずれかの発明において、前記測定回路が測定した物理量に基づいて、前記本体回路の実動作に影響を与える物理量を解析する解析手段を有することを特徴とする。付記13本発明は、付記12の発明において、前記解析手段を、前記本体回路及び前記測定回路と同一チップ上に設けることを特徴とする。付記14本発明は、付記12の発明において、前記解析手段を、前記本体回路及び前記測定回路が設けられたチップの外部に設けることを特徴とする。付記15本発明は、付記13の発明において、前記解析手段に、前記測定回路の測定結果を伝送する伝送手段を、前記本体回路及び前記測定回路と同一チップ上に設けることを特徴とする。付記16本発明は、付記14の発明において、前記外部に設けられた解析手段に、前記測定回路の測定結果を伝送する伝送手段を、前記本体回路及び前記測定回路と同一チップ上に設けることを特徴とする。付記17本発明は、付記12から付記16のいずれかの発明において、前記チップ上に本体回路が少なくとも1つ設けられ、更に測定回路が複数設けられている場合、前記解析手段は、複数の測定回路から測定結果を受信し、本体回路の実動作に影響を与える物理量を解析するように構成されていることを特徴とする。付記18本発明は、付記1から付記17のいずれかの発明において、前記測定回路の測定結果を蓄積する蓄積手段を有することを特徴とする。付記19本発明は、付記18の発明において、前記蓄積手段を、前記本体回路及び前記測定回路と同一チップ上に設けることを特徴とする。付記20本発明は、付記18の発明において、前記蓄積手段を、前記本体回路及び前記測定回路が設けられたチップの外部に設けることを特徴とする。付記21本発明は、付記18から付記20のいずれかの発明において、前記蓄積手段は、前記測定回路の測定結果と、前記測定回路の測定結果の測定時間、測定位置又は、測定状態を特定する測定情報とが関連付けられて蓄積されることを特徴とする。付記22本発明は、付記21の発明において、前記測定情報は、前記測定回路以外の測定回路が測定した測定結果であることを特徴とする。付記23本発明は、付記21又は付記22の発明において、前記測定情報に基づいて、前記本体回路の実動作に影響を与える物理量を解析する解析手段を有することを特徴とする。付記24本発明は、付記12から付記23のいずれかの発明において、前記解析手段の解析に基づいて、前記本体回路の故障警告を行う監視手段を有することを特徴とする。付記25本発明は、付記12から付記24のいずれかの発明において、前記解析手段の解析結果に基づいて、前記本体回路に影響を与える物理量を改善する改善手段を有することを特徴とする。付記26本発明は、付記1から付記25のいずれかの発明において、前記測定回路の測定結果の情報量を減量する減量手段を有することを特徴とする。付記27本発明は、測定結果管理システムであって、測定対象の本体回路と、前記本体回路と同一チップ上に配置されており、前記本体回路の実動時に前記本体回路の物理量を測定する測定回路と、前記測定回路の測定結果と前記本体回路を一意に識別する識別情報とを送信する送信手段とを有する半導体集積回路装置と、前記送信された測定結果と識別情報とを受信する受信手段と、前記受信した測定結果を識別情報毎に管理する管理手段とを有する管理サーバとを有することを特徴とする。付記28本発明は、付記27の発明において、前記送信手段は測定結果と前記本体回路を一意に識別する識別情報とを暗号化する暗号化手段を有することを特徴とする。付記29本発明は、付記28の発明において、前記受信手段は、送信された測定結果と識別情報とを復号する復号化手段を有することを特徴とする。付記30本発明は、付記27から付記29のいずれかの発明において、前記管理サーバは、前記管理手段が管理している測定結果に基づいて、前記本体回路の故障警告を行う監視手段を有することを特徴とする。付記31本発明は、測定対象の本体回路と同一チップ上に配置されており、前記本体回路の実動時に前記本体回路の物理量を測定する測定回路を有する半導体集積回路装置から送信される前記測定回路の測定結果を管理する管理サーバであって、送信されて来た測定結果と、前記本体回路を一意に識別する識別情報とを受信する受信手段と、前記受信した測定結果を識別情報毎に管理する管理手段とを有することを特徴とする。付記32本発明は、付記31の発明において、前記受信手段は、送信された測定結果と識別情報とが暗号化されている場合、暗号化された測定結果と識別情報とを復号する復号化手段を有することを特徴とする。付記33本発明は、付記32の発明において、前記管理サーバは、前記管理手段が管理している測定結果に基づいて、前記本体回路の故障警告を行う監視手段を有することを特徴とする。付記34本発明は、測定対象の半導体集積回路と、ノイズを測定する手段を有する測定回路とが同一チップ上に構成されており、前記測定対象の半導体集積回路の制御信号が前記測定回路にも入力されていることを特徴とする。付記35本発明は、測定対象の半導体集積回路と、ジッタを測定する手段を有する測定回路とが同一チップ上に構成されており、前記測定対象の半導体集積回路の動作開始を制御する信号が前記測定回路にも入力されていることを特徴とする。付記36本発明は、付記34の発明又は付記35の発明において、前記測定回路が測定したノイズ、またはジッタのピーク値を保持する手段を有する回路ブロックを備えたことを特徴とする。付記37本発明は、付記34の発明又は付記35の発明において、前記測定回路は、一定期間のノイズ、またはジッタをリアルタイムで測定することを特徴とする。付記38本発明は、付記37の発明において、前記測定回路によって得られた時系列の測定結果を、周波数領域に変換し、周波数領域で解析することを特徴とする。付記39本発明は、付記37の発明において、前記測定回路によって得られた測定結果の高周波成分を削除するフィルタを有する回路ブロックを備えたことを特徴とする。付記40本発明は、付記34の発明又は付記35の発明において、前記測定回路により得られた測定結果をシリアル化して出力する手段を有する回路ブロックを備えたことを特徴とする。付記41本発明は、付記34の発明又は付記35の発明において、前記測定回路により得られた測定結果を保存するためのメモリ回路を備えたことを特徴とする。付記42本発明は、付記34の発明又は付記35の発明において、前記測定回路は、前記測定対象である半導体集積回路と同一の電源から電源供給を行っていることを特徴とする。付記43本発明は、付記42の発明において、前記測定回路と、前記測定対象である半導体集積回路との間に電源ノイズを遮断するフィルタを挿入したことを特徴とする。付記44本発明は、付記34の発明又は付記35の発明において、前記測定回路は、入力信号と出力信号との両方がデジタル信号であることを特徴とする。付記45本発明は、付記35の発明において、前記測定回路は、遅延線と位相比較回路とを備えたことを特徴とする。付記46本発明は、付記45の発明において、前記測定回路は、遅延の異なる2つ以上の遅延線を備えたことを特徴とする。付記47本発明は、付記45の発明において、前記測定回路は、遅延線の遅延ばらつきを補正する回路を備えたことを特徴とする。付記48本発明は、付記35の発明において、前記測定回路は、位相検出回路とチャージポンプ回路とを備えたことを特徴とする。付記49本発明は、付記34の発明において、前記測定回路は、電圧比較器を備えたことを特徴とする。付記50本発明は、付記49の発明において、前記測定回路は、ハイパスフィルタを備えたことを特徴とする。付記51本発明は、付記49の発明において、前記測定回路は、電圧比較器に入力する参照電圧を発生する回路を備えたことを特徴とする。付記52本発明は、付記34の発明又は第35の発明において、前記測定回路により得られた測定結果を、第2の半導体集積回路へ入力することを特徴とする。付記53本発明は、付記52の発明において、前記第2の半導体集積回路がノイズまたはジッタを調整する調整回路であることを特徴とする。付記54本発明は、付記53の発明において、前記調整回路が位相同期ループPLLであることを特徴とする。付記55本発明は、付記53の発明において、前記調整回路が電源ノイズ低減回路であることを特徴とする。付記56本発明は、付記34から付記55の発明のいずれかに記載の半導体集積回路を搭載したことを特徴とする半導体集積回路装置。