少なくとも1つの他のダイを有するマルチダイスタックに使用するメモリダイであって、複数の信号線をそれぞれ有する複数のメモリバンクと、フィールド内に配置された複数のコンタクトであって、前記マルチダイスタックの前記少なくとも1つの他のダイとインタフェースするように構成される、複数のコンタクトと、第1のバッファ線サブセット及び第2のバッファ線サブセットを含み、前記第1のバッファ線サブセットは前記フィールド内の各コンタクトに接続される、バッファ線と、それぞれが各信号線と各バッファ線との間に結合される複数のバッファと、前記第2のバッファ線サブセット内のバッファ線の各対を相互接続する複数のクロスバー線と、を備える、メモリダイ。前記フィールド内の前記コンタクトは複数のシリコン貫通ビアTSVを備え、前記TSVは前記マルチダイスタックの前記他のダイとインタフェースするように構成される、請求項1に記載のメモリダイ。前記複数のバッファの各バッファは、第1の状態にある場合、前記複数の信号線の各信号線を対応するバッファ線に接続する、請求項1又は2に記載のメモリダイ。前記複数のバッファの各バッファは、第2の状態にある場合、前記第2の状態にある別のバッファと共に、前記第1のサブセット内の各バッファ線を前記第2のサブセット内の対応するバッファ線に接続する、請求項3に記載のメモリダイ。前記メモリダイの各動作中、前記バッファの第1のサブセットは前記第1の状態にあるように構成され、前記バッファの第2のサブセットは前記第2の状態にあるように構成され、それにより、現在選択されているメモリバンクからのあらゆる信号線が前記フィールド内の各コンタクトに結合される、請求項4に記載のメモリダイ。前記複数のメモリバンクのうちの選択されたメモリバンクに対して、前記選択されたメモリバンクからの前記複数の信号線の第1のサブセットのそれぞれは、単一のバッファ及び前記バッファ線の前記第1のサブセット内の単一のバッファ線により前記フィールド内の各コンタクトに接続され、前記選択されたメモリバンクからの前記複数の信号線の第2のサブセットのそれぞれは、各クロスバー線、前記バッファのうちの3つ、及び前記バッファ線のうちの3つにより前記フィールド内の各コンタクトに接続される、請求項1~4のいずれか一項に記載のメモリダイ。前記バッファは双方向スイッチを備え、前記双方向スイッチのそれぞれは、1つ又は複数のバンクアドレスビットに対応する制御信号を含む制御信号により制御される、請求項1~6のいずれか一項に記載のメモリダイ。前記バッファは前記メモリバンクと前記コンタクトのフィールドとの間に位置決めされる、請求項1~7のいずれか一項に記載のメモリダイ。前記クロスバー線は前記バッファ線に略直交する、請求項1~8のいずれか一項に記載のメモリダイ。前記フィールド内の前記コンタクトは、第1及び第2の軸を有する矩形配列内に配置され、前記第1の軸は前記矩形配列の長軸に略平行し、前記第2の軸は前記第1の軸に略直交し、前記バッファ線は前記第2の軸に略平行して延び、前記クロスバー線は前記第1の軸に略平行して延びる、請求項1~9のいずれか一項に記載のメモリダイ。前記フィールドは前記第1の軸に平行する方向に幅を有し、前記クロスバー線のそれぞれは、前記フィールドの前記幅の半分以下の、前記第1の軸に略平行するクロスバー長さを有する、請求項10に記載のメモリダイ。前記フィールドは能動回路要素を有さない、請求項1~11に記載のメモリダイ。前記第1のバッファ線サブセット及び前記第2のバッファ線サブセットのそれぞれは前記バッファ線の半分を含む、請求項1~12に記載のメモリダイ。前記クロスバー線は、前記フィールド内の前記コンタクトと交互になる、請求項1~13に記載のメモリダイ。前記コンタクトは前記バッファ線のセット間に挟まれる、請求項1~14に記載のメモリダイ。前記複数のコンタクトのうちの第1のグループは、現在選択されているメモリバンクに隣接する前記フィールドの部分に配置され、前記選択されているメモリバンクの信号線に結合されたバッファ線に直接接続され、前記複数のコンタクトのうちの第2のグループは、現在選択されていないメモリバンクに隣接する前記フィールドの部分に配置され、前記クロスバー線を介して、前記選択されているメモリバンクの信号線に結合されたバッファ線に間接的に接続される、請求項1~15に記載のメモリダイ。前記フィールド内の前記コンタクトは、第1及び第2の軸を有する矩形配列内に配置され、前記メモリバンクのうちの第1の半分は前記フィールドの第1の側に配置され、前記メモリバンクのうちの第2の半分は、前記第1の側とは逆の前記フィールドの第2の側に配置される、請求項1~16のいずれか一項に記載のメモリダイ。少なくとも1つの他のダイを有するマルチダイスタックに使用するメモリダイであって、複数の信号線をそれぞれ有する複数のメモリバンクと、フィールド内に配置された複数のコンタクトであって、前記マルチダイスタックの他のダイとインタフェースするように構成される、複数のコンタクトと、第1の状態及び第2の状態のうちの一方にあるようにそれぞれ構成可能な複数のバッファであって、前記複数のバッファのうちの第1のサブセットが前記第1の状態にあるように構成され、前記複数のバッファのうちの第2のサブセットが前記第2の状態にあるように構成される場合、前記複数のバッファ選択されているメモリバンクの前記複数の信号線のそれぞれを前記フィールド内の各コンタクトに結合する、複数のバッファと、を備える、メモリダイ。バッファ線をさらに備え、各バッファは各信号線と各バッファ線との間に結合され、前記第1の状態にあるバッファは、単一のバッファ線を介して各信号線を対応するコンタクトに接続し、それぞれが前記第2の状態にある2つのバッファは共に、対応する信号線が3つ1組のバッファを通して対応するコンタクトに結合されるように、2本のバッファ線に接続する、請求項18に記載のメモリダイ。前記第1の状態にある場合、前記複数のバッファのうちの前記第1のサブセットは、前記選択されているメモリバンクの前記複数の信号線のうちの第1の半分を、前記フィールドの前記コンタクトのうちの第1の半分に結合し、前記第2の状態にある場合、前記複数のバッファのうちの前記第2のサブセットは、前記選択されているメモリバンクの前記複数の信号線のうちの第2の半分を、前記フィールドの前記コンタクトのうちの第2の半分に結合する、請求項18に記載のメモリダイ。前記バッファは双方向スイッチを備え、前記双方向スイッチのそれぞれは、1つ又は複数のバンクアドレスビットに対応する制御信号を含む制御信号により制御される、請求項16又は17に記載のメモリダイ。少なくとも1つの他のダイを有するマルチダイスタックに使用するメモリダイであって、フィールド内に配置され、前記マルチダイスタックの別のダイとインタフェースするように構成される複数のコンタクトと、複数の信号線をそれぞれ有する複数のメモリバンクと、第1のバッファ線サブセット及び第2のバッファ線サブセットを含む複数のバッファ線と、各信号線と各バッファ線との間にそれぞれ結合される複数のバッファであって、前記第1のバッファ線サブセットのそれぞれは各コンタクトに直接接続され、その一方で、前記第2のバッファ線サブセットのそれぞれは、前記バッファのうちの2つ及び前記第1のバッファ線サブセットのうちの1つを通してコンタクトに接続される、メモリダイ。少なくとも1つの他のダイを有するマルチダイスタックに使用するメモリダイであって、第1のメモリバンク及び第2のメモリバンクを含む複数のメモリバンクと、フィールド内に配置された複数のコンタクトであって、前記マルチダイスタックの他のダイとインタフェースするように構成される、複数のコンタクトと、前記第1のメモリバンクに結合される第1の複数のバッファと、前記第2のメモリバンクに結合される第2の複数のバッファと、を備え、前記メモリダイの動作中、前記第1のメモリバンクが選択されている場合、前記第1の複数のバッファ及び前記第2の複数のバッファは、前記第1のメモリバンクを前記複数のコンタクトに結合し、前記第2のメモリバンクを前記複数のコンタクトから切断し、前記第2のメモリバンクが選択されている場合、前記第1の複数のバッファ及び前記第2の複数のバッファは、前記第2のメモリバンクを前記複数のコンタクトに結合し、前記第1のメモリバンクを前記複数のコンタクトから切断する、メモリダイ。前記第1の複数のバッファは前記第1のメモリバンクの近傍に位置決めされ、前記第2の複数のバッファは前記第2のメモリバンクの近傍に位置決めされる、請求項23に記載のメモリダイ。概要したがって、コンタクトの数を低減し、及び/又はメモリバンクをコンタクトに結合するために必要な回路を低減し、それにより、マルチダイスタックの速度及び効率を増大させる電子回路の構成が必要である。本明細書に開示される実施形態は、現在選択されているメモリバンクに接続するコンタクトを動的に選択するバッファのユーザを通して、マルチダイスタックでのコンタクトの数及び/又はメモリバンクをコンタクトに結合するために必要な回路を低減し、それにより、より詳細に後述するように、マルチダイスタックの性能特徴を改良する。いくつかの実施形態によれば、少なくとも1つの他のダイを有するマルチダイスタックに使用するメモリダイは、複数の信号線をそれぞれ有する複数のメモリバンクと、フィールド内に配置された複数のコンタクトであって、マルチダイスタックの他のダイとインタフェースするように構成されるコンタクトとを含む。メモリダイは、バッファ線であって、第1のバッファ線サブセットがフィールド内の各コンタクトに接続される、バッファ線と、それぞれが各信号線と各バッファ線との間に結合される複数のバッファと、第1のバッファ線サブセットとは別個の第2のバッファ線サブセット内のバッファ線の各対を相互接続する複数のクロスバー線と、をさらに含む。いくつかの実施形態によれば、メモリダイは、複数の信号線をそれぞれ有する複数のメモリバンクと、フィールド内に配置された複数のコンタクトであって、マルチダイスタックの他のダイとインタフェースするように構成されるコンタクトとを含む。メモリダイは複数のバッファも含み、それにより、各メモリバンクの複数の信号線のそれぞれをフィールド内の各コンタクトに結合する。メモリダイの各動作中、複数のバッファのうちの第1のサブセットは第1の状態にあるように構成され、複数のバッファのうちの第2のサブセットは第2の状態にあるように構成される。いくつかの実施形態によれば、メモリダイは、複数の信号線をそれぞれ有する複数のメモリバンクを含み、各信号線は、フィールド内に配置された複数のコンタクトの各コンタクトに結合され、コンタクトは、マルチダイスタックの別のダイとインタフェースするように構成される。メモリダイは複数のバッファも含み、各メモリバンクの信号線を複数のバッファ線に選択的に結合する。バッファの半分は、第1の状態において、バッファ線のうちの第1の半分を通して信号線のうちの第1の半分をコンタクトのうちの第1の半分に結合するように構成され、バッファの残りの半分は、第2の状態において、バッファ線のうちの第2の半分を通して信号線のうちの第2の半分をコンタクトのうちの第2の半分に結合するように構成される。したがって、性能特徴例えば、効率、速度等を改良したメモリダイを本明細書に記載する。図面の簡単な説明本発明の上述の実施形態並びに本発明の追加の実施形態をよりよく理解するために、同様の参照番号が図全体を通して対応する部分を参照する以下の図面と併せて、以下の実施形態の説明を参照すべきである。実施形態の説明メモリダイ構成要素及び配線配置を本明細書に記載する。本発明の特定の実施形態を参照し、特定の実施形態の例が添付図面に示される。本発明を特定の実施形態と併せて説明するが、本発明をこれらの特定の実施形態に限定する意図がないことが理解されよう。逆に、本発明は、本発明の趣旨及び範囲内の代替、変更、及び均等物の包含を意図する。したがって、本明細書及び図面は限定の意味ではなく例示の意味で考えられるべきである。さらに、以下の説明では、本発明の完全な理解を提供するために、多くの特定の詳細が記載される。しかし、これらの特定の詳細なしで本発明を実施可能なことが当業者には明らかになろう。他の場合では、当業者に周知の方法、構成要素、及び要素については、本発明の態様を曖昧にすることを回避するために詳述しない。第1、第2等の用語を本明細書において使用して、様々な要素を説明するが、これらの要素がこれらの用語により限定されるべきではないことも理解されよう。これらの用語は、ある要素を別の要素から区別するためだけに使用される。例えば、本発明の範囲から逸脱せずに、第1のメモリバンクを第2のメモリバンクと呼ぶこともでき、同様に、第2のメモリバンクを第1のメモリバンクと呼ぶこともできる。第1のメモリバンク及び第2のメモリバンクは両方ともメモリバンクであるが、同じメモリバンクではない。本明細書における本発明の説明に使用される用語は、特定の実施形態を説明するためだけのものであり、本発明の限定を意図しない。本発明の説明及び添付の特許請求の範囲に使用される場合、単数形a、an、及びtheは、文脈により明らかに別段のことが示される場合を除き、複数形も同様に含むことが意図される。本明細書で使用される用語及び/又はが、関連付けられた列挙項目のうちの1つ又は複数の可能な任意の組み合わせを指し、包含することも理解されよう。用語含む、含んでいる、備える、及び/又は備えているが、本明細書で使用される場合、記された特徴、動作、要素、及び/又は構成要素の存在を特定するが、1つ又は複数の他の特徴、動作、要素、構成要素、及び/又はそれらのグループの存在又は追加を除外しないことがさらに理解されよう。異なる意味を有するものとして本明細書において特に開示される場合を除き、用語略平行は5度以内の平行を意味し、用語略すべては当該項目の少なくとも90を意味し、略同じ値は10以下の値の差を意味する。図1は、いくつかの実施形態によるマルチダイスタック100を示す図である。マルチダイスタック100は多数のダイ110-1~110-L例えば、集積回路を含む半導体ダイ又はチップを含む。マルチダイスタック100のダイのうちの1つ又は複数例えば、ダイ110-1は、メモリ回路の動作のうちの少なくともいくつかを制御する制御回路例えば、マイクロプロセッサ、メモリコントローラ等を含む制御ダイであり得る。例えば、制御ダイは、読み出し、消去、プログラム等を行うべきメモリダイ内の位置例えば、特定のワード、バイト、又はビットに関連付けられた位置を指定し得る。別の例として、制御ダイは、他のダイにより使用されて、コントローラダイ110-1に接続するコンタクトフィールドへの接続にどのメモリバンクを選択すべきかを決定する制御信号例えば、制御信号内のバンクアドレスビットを生成することもできる。コントローラダイ110-1はマルチダイスタックの底層として示されるが、コントローラダイをマルチダイスタックの任意の層に配置可能なことを理解されたい。同様に、マルチダイスタックが代替として、複数のコントローラダイを含んでもよく、コントローラダイを含まなくてもよく、又はコントローラダイの機能をマルチダイスタックのうちの2つ以上のダイに分散してもよいことも理解されたい。図1に示されるように、マルチダイスタック100のダイ110のうちの1つ又は複数はメモリ例えば、DRAM又は他の種類のメモリ回路を含む。マルチダイスタック100は、1つ又は複数のコントローラダイ及び1つ又は複数のメモリダイを含むL個のダイを含む。示される実施形態では、底部ダイ110-1はコントローラダイであり、コントローラダイは、コントローラダイ110-1の上に配置された複数のメモリダイ例えば、110-2~110-Lの動作制御を担当する。通常、メモリダイのうちの1つ又は複数例えば、110-2~110-Lは、メモリダイのメモリバンクから読み出されたデータを増幅するセンス増幅器を含む。センス増幅器はメモリダイに配置され、メモリダイのメモリバンク間のデータ信号路並びにメモリダイとコントローラダイ110-1の入/出力I/Oインタフェースとの間でデータ信号を搬送する信号線に位置決めされる。メモリダイ例えば、110-2~110-Lのメモリバンク例えば、DRAM又はSRAMメモリバンクは、各コンタクト120を通してコントローラダイ110-1に接続される。いくつかの実施形態では、ダイ110は複数のコンタクト120-1~120-Nを通して相互接続され、それにより、信号をマルチダイスタック内のダイ間に渡すことができる。様々な方法を使用してコンタクト120を実施し得ることを当業者は容易に理解しよう。いくつかの実施形態では、コンタクト120は、TSVフィールドを形成するいくつかのシリコン貫通ビアTSVを含む。しかし、コンタクトはTSVに限定されない。いくつかの実施形態では、コンタクト120ははんだバンプである。例えば、フリップチップ構成では、コンタクトははんだ微小バンプの形態をとり得る。さらに詳細に後述するように、いくつかの実施形態では、コンタクト120を使用して、コントローラダイ110-1からの制御信号例えば、バンクアドレスビットを含む信号に従って、メモリダイ例えば、110-2~110-Lのメモリバンクをコントローラダイ110-1に選択的に接続する。通常、図2~図4C及び図5に示されるように、コンタクト120は、多くの例えば、数百以上コンタクトを含むコンタクト202のフィールドに配置される。しかし、当業者に容易に理解されるように、他の配置のコンタクトも可能である。各コンタクト120は通常、例えば、シリコンとは異なる素材のコンタクト又は周囲のシリコンに影響するコンタクトからの電場により生じる機械的応力により、閉め出しエリアを有する。電場は、信号がコンタクトを通して転送されている間にコンタクトにより生成し得る。通常、この閉め出しエリアはコンタクトの直径の約1~2倍である。しかし、閉め出しエリアのサイズが、コンタクト及びメモリダイの組成並びにコンタクトを通って流れる電流の大きさに応じて変化することを理解されたい。閉め出しエリアは、コンタクトフィールド内のコンタクト及び他の能動回路構成要素の密度に制限を課す。この問題に対処するために、さらに詳細に後述する実施形態のいくつかでは、能動回路構成要素は、能動回路構成要素のすべて又は略すべてがコンタクトフィールド外に配置されるように配置され相互接続される。コンタクトとしてCuTSVを使用するいくつかの実施形態では、CuとSiとの異なる熱膨張係数により生じる機械的応力は、TSVの近傍にある場合、能動素子の属性を大きく変化させる。コンタクトこの実施形態ではTSVフィールド外部にすべての能動素子を有することにより、TSVを一緒に近傍に配置することができ、比較的小さくコンパクトなTSVフィールドが可能であり、必要なチップのリアルエステートを低減し、マルチダイスタックをより費用効率的にする。図2は、いくつかの実施形態による、マルチダイスタックの別のダイ例えば、メモリダイのコンタクトフィールドに結合するように構成された複数のコンタクト120を含むコンタクトフィールド202-1を含むマルチダイスタックのコントローラダイ110-1を示すブロック図である。この実施形態では、コンタクトフィールドは、コントローラダイ110-1をマルチダイスタック内のその他のダイに結合するために使用されるが、コントローラダイ110-1をマルチダイスタック内のその他のダイに接続するために、他の構成のコネクタを使用してもよいことを理解されたい。いくつかの実施態様では、コントローラダイ110-1は、1つ又は複数の処理ユニット204例えば、マイクロプロセッサ、コマンドバッファ206、アドレスバッファ208、及びデータ入/出力I/Oインタフェース210を含む。動作に際して、CPU204は、メモリダイに記憶されたデータブロックに対して実行すべき動作例えば、読み取り、書き込み、消去等を決定し、命令をコマンドバッファ206、アドレスバッファ208、及び/又はデータI/Oインタフェース210に送信して、動作を実行する。いくつかの実施形態では、コマンドバッファ206は、実行すべき動作の性質を示すコマンドを送信し例えば、動作を実行すべきメモリブロックに、アドレスバッファ208は、データブロック内の動作対象のデータを識別し、任意選択的に、データI/Oインタフェース210は、データブロックに書き込むべきデータを送信し書き込み動作の場合、またはデータブロックから読み取られたデータを受信する読み取り動作の場合。データブロックの少なくとも部分がメモリバンク内に配置される場合、コマンドデータの送信及びデータブロックへのデータの読み取り/書き込みが、識別されたデータブロックに対して動作を実行するために電子的に選択すべき特定のメモリバンクを識別する例えば、1つ又は複数のバンクアドレスビットを使用してことを含むことを理解されたい。いくつかの実施形態では、特定のメモリバンクの識別は、さらに詳細に後述するように、特定のメモリバンクを含むマルチダイスタックのダイ例えば、メモリダイ110-2~110-Lのいずれかを識別すること、識別されたダイ内の特定のメモリバンクを識別すること、及び任意選択的に、選択すべき特定のメモリバンクのランクを識別することを含む。通常、最も速度が重要な信号例えば、制御信号、アドレス信号、データ信号等が一次コンタクトフィールド例えば、図2の202-1及び図3の202-2を通してルーティングされ、その一方で、他の速度が重要ではない信号例えば、電力、テスト信号等は、1つ又は複数の二次コンタクトフィールド例えば、図2の212-1及び図3の212-1を通してルーティングし得ることを理解されたい。一次コンタクトフィールド202は、図2及び図3のダイ110の略中心にあるものとして示されるが、一次コンタクトフィールド202が、原理上、ダイ上の任意の場所に配置することができ、コンタクトフィールド202を通して速度が重要な信号を送信又は受信する他の構成要素が通常、一次コンタクトフィールド202の近傍に配置されることを理解されたい。図3は、いくつかの実施形態による、図1のマルチダイスタック100のメモリダイ110-2のコンタクトに対するメモリバンクの配置を示すブロック図である。いくつかの実施形態では、メモリダイのうちの1つ又は複数例えば、図3の110-2、コンタクトフィールド202-2が2つのメモリバンクセット間に配置される。図3に示されるように、これらの実施形態では、第1のメモリバンクセット302-1がコンタクトフィールド202-2の第1の側に配置され例えば、メモリバンクA~Dを含むメモリバンク302の半分は、図3ではコンタクトフィールド202-2の上にある、第2のメモリバンクセット302-2が、第1の側とは逆のコンタクトフィールド202-2の第2の側に配置される例えば、メモリバンクE~Hを含むメモリバンク302の残り半分は、図3のコンタクトフィールド202-2の下に位置決めされる。いくつかの実施形態では、第1のメモリバンクセット302-1及び第2のメモリバンクセット302-2のそれぞれは、コンタクトフィールド202-2の縁部に沿って配置された多数のメモリバンクを含む。いくつかの実施形態では、メモリバンクはグループ化され例えば、コンタクトフィールドに沿って、各メモリバンクグループは、コンタクトフィールド内のコンタクトセットを共有する。例えば、図3では、メモリバンクA1及びメモリバンクB1は、図4A~図4Cを参照してさらに詳細に後述するように、コンタクトフィールド内のコンタクトセットを共有するメモリバンクのグループ400である。いくつかの実施形態では、1つのみのランクのメモリバンクが各メモリバンクセットに含まれる例えば、図3において、メモリバンクA1~D1のみがコンタクトフィールド202-2の上に配置され、メモリバンクE1~H1のみがコンタクトフィールド202-2の下に配置される場合。これらの実施形態では、各メモリバンクセット内のメモリバンクは、各メモリバンクがコンタクトフィールド202-2の近傍にあるように配置される。いくつかの他の実施形態では、メモリバンクセット例えば、302-2内のメモリバンクは、複数のランクに配置される例えば、メモリバンクA1、B1、D1、E1、F1、及びH1は第1のランク内にあり、その一方で、メモリバンクA2、B2、D2、E2、F2、及びH2は第2のランク内にある。図3に示されるように、複数のランクのメモリバンクがある実施形態では、各ランクのメモリバンクを、マルチプレクサを介してのコンタクトフィールド202-2内のコンタクトへの接続に選択し得る。例えば、図3では、メモリバンクA1、A2、B1、及びB2は、コンタクトフィールド内のコンタクトセットを共有するメモリバンクのグループ600であり、図6を参照してさらに詳細に後述するように、複数のランクのメモリバンクを含む。本明細書に記載の例について、主にメモリバンクA1、A2、B1、及びB2を参照して説明するが、メモリダイが、追加のメモリバンクグループに同様の機能を有する同様の構成要素を含み得ることを理解されたい。例えば、図3に示される実施形態では、メモリダイ110-2は、メモリバンクA1、A2、B1、及びB2により共有されるコンタクトセットと同様にして、コンタクトフィールド内の異なるコンタクトセットを共有する追加のメモリバンク例えば、メモリバンクE1、E2、F1、及びF2のグループを含む例えば、メモリバンクE1がメモリバンクA1と同様であり、メモリバンクF1がメモリバンクB1と同様であり、メモリバンクE2がメモリバンクA2と同様であり、メモリバンクF2がメモリバンクB2と同様である。さらに、原理上、任意の数のA型及びB型メモリバンクがメモリダイ上に存在し得、メモリダイ上のメモリバンクの数が、メモリバンクのサイズ及びメモリダイ上で利用可能なスペース等の基準に基づいて決定されることを理解されたい。さらに、上述したように、一次コンタクトフィールド202-2内のコンタクトは通常、速度が重要な信号例えば、制御信号、アドレス信号、データ信号等に使用され、その一方で、二次コンタクトフィールド212-2内のコンタクトは速度が重要ではない信号例えば、電力、テスト信号等に使用される。いくつかの実施形態では、メモリダイのうちの1つ又は複数例えば、メモリダイ110-2を含む、マルチダイメモリスタック110の個々のダイへの電力接続は、好ましくは一次コンタクトフィールド202-2から離れたメモリバンク302の片側若しくは両側に図3に示されるように、又はメモリバンクの間に図示せず補助コンタクト212-2を含む。任意選択的に、補助コンタクトの数は、各メモリバンクセット内のメモリバンクの数に依存する。図4Aは、いくつかの実施形態による、図1のマルチダイスタック100のメモリダイ110-2の配置及び配線を示すブロック図である。メモリダイ110-2は、信号線404を介してコンタクトフィールド202-2の各コンタクト例えば、コンタクト120-1~120-Nに結合された第1のメモリバンク302-a及び第2のメモリバンク302-b例えば、DRAMバンクA及びBを含む。特に、第1のメモリバンク302-aは、信号線404-a-1~404-a-Nを介してコンタクトフィールド内のコンタクトに結合され、第2のメモリバンク302-bは、信号線404-b-1~404-b-Nを介してコンタクトフィールド内のコンタクトに結合される。いくつかの実施形態では、各メモリバンクは複数の信号線を有する例えば、データ、アドレス、及び/又は制御信号を伝送するためのデータ線、アドレス線、及び/又は制御のそれぞれ。メモリバンクAに対応する信号線404-a及びメモリバンクBに対応する信号線404-bは、コンタクトフィールド202-2のコンタクト120-1~120-Nを通してメモリバンク302-a及び302-bと、マルチダイメモリスタック100の他のダイとの間で通信すべき多くの例えば、256を超える信号を搬送し得る。信号線404は最終的に、より詳細に後述するように、1つ又は複数の各バッファ406、1つ又は複数の各バッファ線408、及びいくつかの信号線404では、1つ又は複数のクロスバー線410、及び1つ又は複数のブリッジ線412を介してコンタクトフィールド202-2内の各コンタクト120に接続される。いくつかの実施形態では、各バッファ406は、各信号線と各バッファ線との間に結合される。いくつかの実施形態では、クロスバー線410は、図4に示されるように、コンタクトフィールド202内のコンタクト120と交互になる。いくつかの実施形態では、コンタクト120は、図4Aに示されるように、バッファ線セット408の間に挟まれる。図4Aに示される例示的な実施形態でのコンタクトフィールド202-2の構成を参照して、このフィールド内のコンタクトは矩形配列に配置される。いくつかの実施形態では、矩形配列は長辺及び短辺を有する。いくつかの実施形態では、矩形配列の長辺はメモリバンクに隣接する。図4Aに示されるように、コンタクト配列は2つの軸:矩形の長辺に略平行する第1の軸470及び第1の軸470に略直交する第2の軸480を有する例えば、第1の軸と第2の軸との角度は90±Y度であり、ここで、Yは5度以下である。いくつかの実施形態では、クロスバー線例えば、クロスバー線410-1、410-2、410-3、及び410-4は第1の軸470に略平行し、バッファ線は第1の軸470に略直交する。換言すれば、いくつかの実施形態では、クロスバー線はバッファ線に略直交する。通常、半導体ダイ上の導電線により生じる一問題は、導電線が、消費電力を増大させるとともに、動作時に半導体ダイの動作速度を制限する漂遊容量例えば、2つの導電要素間の不要な容量を導入することである。この漂遊容量の影響は、線の長さに伴って増大する。したがって、半導体ダイ内の導電線をできるだけ短くすることが望ましい。したがって、いくつかの実施形態では、クロスバー線は、コンタクトフィールド202-2内のコンタクトと交互になり、コンタクトフィールド202の幅の半分以下に延びる第1の軸470に略平行する方向に。さらに、さらに詳細に後述するように、図4B及び図4Cを参照すると、いくつかの実施形態では、クロスバー線は信号の半分のみに使用される例えば、信号の半分は、任意のクロスバー線を通らずにコンタクトまで渡される。クロスバー線がコンタクトフィールド202-2の幅の約半分に広がること及びクロスバー線が信号の半分のみに使用されること信号の半分はいかなるクロスバー線も通らずにコンタクトまで渡されるにより、水平方向第1の軸470に平行するでの平均線長が、コンタクトフィールドの幅の約1/4になる。コンタクトでのバンクスイッチ等の代替の回路配置を使用して同様の平均線長を達成するには、2倍の数の線が必要であり、それに対応して面積使用が広くなる。したがって、図4Aに示される構成により可能になる水平線長の低減は通常、メモリダイの漂遊容量の大幅な低減に繋がり、それにより、消費電力が低減し、メモリダイの動作速度が向上する。さらに、図4Aに示される信号線404、バッファ406、バッファ線408、クロスバー線410、及びブリッジ線412の配置により、コンタクト120をメモリバンクA302-a又はメモリバンクB302-bのいずれかに、コンタクトフィールド202-2内のいかなる能動回路要素例えば、バッファ、マルチプレクサ、トライステートスイッチ等も配置せずに動的に接続できるようにすることに留意されたい。その代わり、バッファ406はメモリバンク例えば、メモリバンク302-a及び302-bとコンタクトフィールド202-2との間に位置決めされる。コンタクトフィールド202-2内の能動回路要素の配置を回避することで、上述のように、コンタクトフィールド202-2がより細かいピッチを有することができることを理解されたい。さらに、バッファをメモリバンク302とコンタクトフィールド202-2との間に配置することにより、後述する回路構成を実施する線の全長が低減し、それにより、消費電力が低減するとともに、メモリダイの動作速度が増大する。コンタクト120をメモリバンクA302-a又はメモリバンクB302-bのいずれかに動的に接続可能な実施形態では、各コンタクト120-1~120-NはメモリバンクA302-a及びメモリバンクB302-bの両方へのコンタクトとして機能することができ、それにより、コンタクトフィールド202-2内で必要なコンタクトの数が低減する。バッファ406を使用して、メモリバンクA302-a及びメモリバンクB302-bに関連付けられた各コンタクト120-1~120-NをメモリバンクA302-aの信号線404-aに接続するか、又は代替として、メモリバンクB302-bの信号線404-bに接続するかを判断する。いくつかの実施形態では、バッファ406は2つの状態:通過状態及びブリッジ状態を有する。バッファ406が通過状態の場合、バッファは信号線404をバッファ線408に接続する。逆に、バッファがブリッジ状態の場合、バッファ406はバッファ線408を、異なるバッファ線に接続された異なるバッファに接続されたブリッジ線412に接続する。いくつかの実施形態では、バッファの状態は、コンタクトの1つを通して受信される制御信号例えば、バンクA/B選択信号に基づいて決定される。例えば、図4Aでは、メモリダイはバンクA/B選択信号をコントローラダイ例えば、図1の110-1から受信し、この信号はメモリダイ上のバッファ406により受信される。いくつかの実施形態では、バッファは、第1の状態信号例えば、バンクA選択がメモリバンクA302-aのバッファ406-aを通過状態に設定し、メモリバンクB302-bのバッファ406-bをブリッジ状態に設定し例えば、図4Bに示されるように、第2の状態信号例えば、バンクB選択が、メモリバンクA302-aのバッファ406-aをブリッジ状態に設定し、メモリバンクB302-bのバッファ406-bを通過状態に設定する例えば、図4Cに示されるようにように構成される。したがって、バッファ状態信号が第1の状態である場合例えば、メモリバンクA302-aが選択される場合、メモリバンクA302-aの信号線404-aが各コンタクト120-1~120-Nに結合され例えば、図4Bに示されるように、その一方で、バッファ状態信号が第2の状態である場合例えば、メモリバンクB302-bが選択される場合、メモリバンクB302-bの信号線404-bが各コンタクト120-1~120-Nに結合される例えば、図4Cに示されるように。さらに、いくつかの実施形態では、2つの異なるバッファ線サブセットが、バッファ406を各コンタクト120-1~120-Nに相互接続するために使用されることを理解されたい。第1のバッファ線サブセット例えば、直接バッファ線408-a-3、408-a-4、408-a-N-1、408-a-N、408-b-3、408-b-4、408-b-N-1、408-b-Nは、コンタクト例えば、コンタクト120-1、120-M1、120-J、120-K、120-J1、120-K1、120-M、及び120-Nのそれぞれに直接接続される。第2のバッファ線サブセット例えば、間接的バッファ線408-a-1、408-a-2、408-a-N-3、408-a-N-2、408-b-1、408-b-2、408-b-N-3、408-b-N-2はコンタクトに間接的に接続される。特に、第2のサブセット内の各バッファ線は、クロスバー線を介して第2のサブセット内の同様の各バッファ線に相互接続され例えば、間接的バッファ線408-a-1、404-b-1はクロスバー線410-1を介して相互接続される、図4B及び図4Cを参照してさらに詳細に後述するように、コンタクトに直接接続された第1のバッファ線サブセット例えば、直接バッファ線内のバッファ線にブリッジ状態でバッファを介してさらに接続される。これらの実施形態では、間接的なバッファ線のそれぞれは、バッファ406の状態に応じて各コンタクトの2つの異なるコンタクトのうちのいずれかに接続することができる。例えば、間接的なバッファ線408-a-1は、バッファ406-a-1及び406-a-4がブリッジ状態にある場合、コンタクト120-M1に接続することができ、又はバッファ406-b-1及び406-b-4がブリッジ状態である場合、コンタクト120-K1に接続することができる。いくつかの実施形態では、第1のバッファ線サブセット及び第2のバッファ線サブセットのそれぞれはバッファ線の半分を含む。さらに詳細に上述したように、いくつかの実施形態では、各バッファ406は、少なくとも2つの別個の状態例えば、通過状態又は[ブリッジ状態に構成することができる。いくつかの実施形態では、第1の状態の場合、各バッファは信号線を対応するバッファ線に接続する。例えば、バッファ406-a-3及び406-a-4が第1の状態である場合、信号線404-a-3及び404-a-4のそれぞれは、バッファ406-a-3及び406-a-4並びにバッファ線408-a-3及び408-a-4を通してコンタクト120-1及び120-M1のそれぞれに結合される。逆に、第2の状態の場合、バッファの各対バッファ対を接続するブリッジ線に沿っては、第1のバッファ線サブセット内の各バッファ線を第2のバッファ線サブセット内の対応するバッファ線に接続する。例えば、バッファ406-a-1及び406-a-4が第2の状態である場合、バッファ線408-a-1第2のサブセットに属する及び408-a-4第1のサブセットに属するは、ブリッジ線412-a-2を介して互いに接続される。同様に、バッファ406-b-1及び406-b-4が第2の状態である場合、バッファ線408-b-1第2のサブセットに属する及び408-b-4第1のサブセットに属するは、ブリッジ線412-b-2を介して互いに接続される。いくつかの実施形態では、メモリダイの動作は、メモリバンクの1つ例えば、メモリバンク302-aが選択される場合、そのメモリバンクに対応する第1のバッファグループ例えば、バッファ406-a-1~406-a-Nを含むバッファの第1の半分が第1の状態であり、その他のメモリバンク例えば、メモリバンク302-bに対応する第2のバッファグループ例えば、バッファ406-b-1~406-b-Nを含むバッファの第2の半分が第2の状態であるようなものである。そのようなバッファ構成により、図4Bに示されるように、メモリバンクA302-aの信号線からコンタクトフィールド202-2内の各コンタクト120-1~120-Nへの信号路が生成される。これらの実施形態では、他のメモリバンクが選択される場合、第1のバッファグループが第2の状態であり、第2のバッファグループが第1の状態であること、及びこのバッファ構成により、図4Cに示されるように、メモリバンクB302-bの信号線からコンタクトフィールド202-2内の各コンタクト120-1~120-Nへの信号路が生成されることを理解されたい。したがって、いくつかの実施形態では、メモリダイの各動作中、第1のバッファサブセットは第1の状態であるように構成され、第2のバッファサブセットは第2の状態であるように構成され、それにより、現在選択されているメモリバンクからのあらゆる信号線がフィールド内の各コンタクトに結合される。他の実施形態では、追加のバッファ及び/又は他の回路及びバッファの状態を制御する追加の信号を使用して、現在選択されているメモリバンクからの信号線の信号線のうちの予め定義された部分例えば、半分、1/4、1/8、又はより一般には1/Nが随時、フィールド内の各コンタクトに結合される。これより図4Bに注目し、図4Bは、メモリバンクA302-aが現在選択されているメモリバンクである場合にイネーブルされる図4Aのメモリダイ内のイネーブルされた信号路例えば、太線で示される強調表示された信号路を示す。図4Bに示されるように、メモリダイ例えば、図2の110-2の動作中、メモリバンクは、コンタクトフィールド内の各コンタクト120-1~120-Nに接続されるように選択される。いくつかの実施形態では、バンクA/B選択信号例えば、1つ又は複数のバンクアドレスビットがコンタクト120-Xを介して受信され、バンクA/B選択信号が、選択すべきメモリバンクに基づいて決定される。図4Bに示される例示的な実施形態では、バンクA/B選択信号は1に等しく、すべてのバッファ406にわたって検出される。あるいは、バンクA/B選択信号は、メモリバンクA302-a及びインバータ図示せずの入力に結合されたバッファ406-aに送られ、インバータにより出力される反転選択信号は、メモリバンクB302-bに結合されたバッファ406-bに送られる。図4Bに示されるように、選択信号は、選択されたメモリバンク例えば、メモリバンクA302-aに関連付けられたすべてのバッファ406-aを通過状態にさせ、選択されていないメモリバンク例えば、メモリバンクB302-bに関連付けられたすべてのバッファ406-bをブリッジ状態にさせる。その結果、図4Bに示されるように、選択されているメモリバンクの第1の信号線グループ404-a例えば、404-a-3、404-a-4、404-a-N-1、及び404-a-N等の信号線の第1の半分は、第1のコンタクトグループ例えば、コンタクト120-1、120-M1、120-J、及び120-K等の現在選択されているメモリバンク302-aに隣接するコンタクトフィールド202-2の部分に配置されるコンタクトに結合される。逆に、選択されているメモリバンクの第2の信号線グループ404-a例えば、404-a-1、404-a-2、404-a-N-3、及び404-a-N-2等の信号線の第2の半分は、第2のコンタクトグループ例えば、コンタクト120-J1、120-K1、120-M、及び120-N等の他のメモリバンク302-bに隣接するコンタクトフィールド202-2の部分に配置されたコンタクトに結合される。この例では例えば、メモリバンクA302-aが選択されている間、メモリバンクB302-bといかなるコンタクト120-1~120-Nとの間にも能動信号路がないことに留意されたい。いくつかの実施形態では、第1の信号線グループ例えば、404-a-3、404-a-4、404-a-N-1、及び404-a-Nは、選択されているメモリバンクのバッファ例えば、406-a-3、406-a-4、406-a-N-1、及び406-a-N及び現在選択されているメモリバンク302-aに隣接する第1のバッファ線サブセットのうちのいくつか例えば、バッファ線408-a-3、408-a-4、408-a-N-1、及び408-a-Nを通して、第1のコンタクトグループ例えば、120-1、120-M1、120-J、及び120-K内の各コンタクトに結合される。例えば、第1の信号線グループ内の各信号線404-a-3は、通過状態である各バッファ406-a-3を通して第1のバッファ線サブセット内の各バッファ線408-a-3に直接結合され、第1のバッファ線サブセット内の各信号線408-a-3は第1のコンタクトグループ内の各コンタクト120-1に直接結合される。他方、第2の信号線グループ例えば、404-a-3、404-a-4、404-a-N-1、及び404-a-Nは、クロスバー線例えば、410-1、410-2、410-3、及び410-4と、バッファのうちの3つ例えば、406-a-1、406-b-1、及び406-b-4;406-a-2、406-b-2、及び406-b-3;406-a-N-3、406-b-N-3、及び406-b-N;又は406-a-N-2、406-b-N-2、及び406-b-N-2と、バッファ線のうちの3つ例えば、408-a-1、408-b-1、及び408-b-4;408-a-2、408-b-2、及び408-b-3;408-a-N-3、408-b-N-3、及び480-b-N;又は408-a-N-2、408-b-N-2、及び408-b-N-1を通して、第2のコンタクトグループ内の各コンタクト例えば、120-J1、120-K1、120-M、及び120-Nに結合される。例えば、図4Bに示されるように、各コンタクト120-K1第2のコンタクトグループに属するへの信号線404-a-1第2の信号線グループに属するの結合は、バッファ406-a-1、バッファ線408-a-1、クロスバー線410-1、バッファ線408-b-1、バッファ406-b-1、バッファ406-b-4ブリッジ状態であり、したがって、ブリッジ線412-b-2を介して互いに接続される、及びバッファ線408-b-4コンタクト120-K1に接続されるを通して提供される。したがって、いくつかの実施形態では、複数のメモリバンクのうちの現在選択されているメモリバンクでは、第1の信号線サブセット例えば、404-a-3、404-a-4、404-a-N-1、及び404-a-Nのそれぞれは、単一のバッファ及び第1のバッファ線サブセット内の単一のバッファ線によりフィールド内の各コンタクトに接続され、第2の信号線サブセット、例えば、404-a-4、404-a-N-1、及び404-a-Nのそれぞれは、各クロスバー線、3つのバッファ、及び3つのバッファ線によりフィールド内の各コンタクトに接続される。さらに、これらの実施形態では、図4Bに示されるように、第1の複数コンタクトグループ例えば、120-1、120-J、120-M1、120-Kが、現在選択されているメモリバンク例えば、メモリバンクA302-aに隣接するフィールドの部分に配置され、選択されているメモリバンクの信号線に結合されたバッファ線に直接接続され、第2の複数コンタクトグループ例えば、120-J1、120-K、120-M、120-Nが、現在選択されていないメモリバンク例えば、メモリバンクB302-bに隣接するフィールドの部分に配置され、クロスバー線410を介して、選択されているメモリバンク例えば、メモリバンクA302-aの信号線404に結合されたバッファ線408に間接的に接続されることを理解されたい。さらに、図4Bに示されるように、フィールド内のコンタクトは、第1の軸470及び第2の軸480を有する矩形配列に配置し得、メモリバンクの第1の半分例えば、メモリバンクA302-aはフィールドの第1の側例えば、左側に配置され、メモリバンクの第2の半分例えば、メモリバンクB302-bは、第1の側とは逆のフィールドの第2の側例えば、右側に配置される。これより図4Cに注目し、図4Cは、メモリバンクB302-bが現在選択されているメモリバンクである場合にイネーブルされる図4Aのメモリダイ内のイネーブルされた信号路例えば、太線で示される強調表示された信号路を示す。図4Cに示されるように、メモリダイ例えば、図2の110-2の動作中、メモリバンクは、コンタクトフィールド内の各コンタクト120-1~120-Nに接続されるように選択される。いくつかの実施形態では、バンクA/B選択信号例えば、1つ又は複数のバンクアドレスビットがコンタクト120-Xを介して受信され、バンクA/B選択信号が、選択すべきメモリバンクに基づいて決定される。図4Cに示される例示的な実施形態では、バンクA/B選択信号は0に等しく、すべてのバッファ406にわたって検出される。あるいは、バンクA/B選択信号は、メモリバンクA302-a及びインバータ図示せずの入力に結合されたバッファ406-aに送られ、インバータにより出力される反転選択信号は、メモリバンクB302-bに結合されたバッファ406-bに送られる。図4Cに示されるように、選択信号は、選択されたメモリバンク例えば、メモリバンクB302-bに関連付けられたすべてのバッファ406-bを通過状態にさせ、選択されていないメモリバンク例えば、メモリバンクA302-aに関連付けられたすべてのバッファ406-aをブリッジ状態にさせる。その結果、図4Cに示されるように、選択されているメモリバンクの第1の信号線グループ404-b例えば、404-b-3、404-b-4、404-b-N-1、及び404-b-N等の信号線の第1の半分は、第1のコンタクトグループ例えば、コンタクト120-J1、120-K1、120-M、及び120-N等の現在選択されているメモリバンク302-bに隣接するコンタクトフィールド202-2の部分に配置されるコンタクトに結合される。逆に、選択されているメモリバンクB302-bの第2の信号線グループ404-b例えば、404-b-1、404-b-2、404-b-N-3、及び404-b-N-2等の信号線の第2の半分は、第2のコンタクトグループ例えば、コンタクト120-1、120-M1、120-J、及び120-K等の選択されていないメモリバンクA302-aに隣接するコンタクトフィールド202-2の部分に配置されたコンタクトに結合される。この例では例えば、メモリバンクB302-bが選択されている間、メモリバンクA302-aといずれのコンタクト120-1~120-Nとの間にも能動信号路がないことに留意されたい。いくつかの実施形態では、第1の信号線グループ例えば、404-b-3、404-b-4、404-b-N-1、及び404-b-Nは、選択されているメモリバンクのバッファ例えば、406-b-3、406-b-4、406-b-N-1、及び406-b-N及び現在選択されているメモリバンク302-aに隣接する第1のバッファ線サブセットのうちのいくつか例えば、バッファ線408-b-3、408-b-4、408-b-N-1、及び408-b-Nを通して、第1のコンタクトグループ例えば、120-J1、120-K1、120-M、及び120-N内の各コンタクトに結合される。例えば、第1の信号線グループ内の各信号線404-b-3は、通過状態である各バッファ406-b-3を通して第1のバッファ線サブセット内の各バッファ線408-b-3に直接結合され、第1のバッファ線サブセット内の各信号線408-b-3は第1のコンタクトグループ内の各コンタクト120-J1に直接結合される。他方、第2の信号線グループ例えば、404-b-3、404-b-4、404-b-N-1、及び404-b-Nは、クロスバー線例えば、410-1、410-2、410-3、及び410-4と、バッファのうちの3つ例えば、406-b-1、406-a-1、及び406-a-4;406-b-2、406-a-2、及び406-a-3;406-b-N-3、406-a-N-3、及び406-a-N;又は406-b-N-2、406-a-N-2、及び406-a-N-1と、バッファ線のうちの3つ例えば、408-b-1、408-a-1、及び408-a-4;408-b-2、408-a-2、及び408-a-3;408-b-N-3、408-a-N-3、及び480-a-N;又は408-b-N-2、408-a-N-2、及び408-a-N-1を通して、第2のコンタクトグループ内の各コンタクト例えば、120-1、120-M1、120-J、及び120-Kに結合される。例えば、図4Cに示されるように、各コンタクト120-M1第2のコンタクトグループに属するへの信号線404-b-1第2の信号線グループに属するの結合は、バッファ406-b-1、バッファ線408-b-1、クロスバー線410-1、バッファ線408-a-1、バッファ406-a-1、バッファ406-a-4ブリッジ状態であり、したがって、ブリッジ線412-a-2を介して互いに接続される、及びバッファ線408-a-4コンタクト120-M1に接続されるを通して提供される。本明細書での例は、メモリバンク例えば、302-a又は302-b毎に8つの信号線404を使用して示されるが、各メモリバンクがより多数又はより少数の信号線例えば、16、32、64、128、256、512等、データ線、並びに1つ又は複数の制御線及び/又はアドレス線を含み得、メモリダイが、図4A~図4Cに示される回路要素と同様にして配置された対応する数のバッファ例えば、信号線毎に1つ、バッファ線例えば、バッファ毎に1つ、クロスバー線例えば、間接的バッファ線の対毎に1つ、ブリッジ線例えば、バッファの対毎に1つを含み得ることを理解されたい。図5は、いくつかの実施形態による、図4A~図4C及び図6のメモリダイのコンタクトにメモリバンクを結合する際に使用されるバッファ406の内部構造を示すブロック図である。バッファ406は5つの端子504、508、512、520、521を含む。いくつかの実施形態によれば、端子504は信号線404に接続され、端子508はバッファ線408に接続され、端子512はブリッジ線512に接続され、端子520は制御信号線に接続され、制御信号線は、ここで説明される実施形態ではバンク選択線でもあり、端子521は方向選択信号に接続される。いくつかの実施形態では、バッファ406は双方向スイッチを備え、双方向スイッチのそれぞれは、1つ又は複数のバンクアドレスビットに対応する制御信号を含む制御信号例えば、さらに詳細に上述されたバンクA/B選択制御信号により制御される。いくつかの実施形態では、バッファ406は、端子504又は512のうちの一方と端子508との間に被制御双方向信号路を提供する4つのスイッチ514例えば、トライステート論理要素を含む。換言すれば、各バッファ406の4つのスイッチ514は、Aバッファ線408が信号線404に接続されるか、それともBバッファ線408がブリッジ線412に接続されるか、及びバッファを通してイネーブルされる信号送信の方向例えば、読み取り方向又は書き込み方向での信号送信を決定する。さらに詳細に上述したように、図4A~図4Cを参照すると、バッファ406は、バッファ406が受信する制御信号例えば、バンクA/B選択信号に応じて少なくとも2つの異なる動作状態例えば、通過状態又はブリッジ状態であるように構成することができる。いくつかの実施形態では、バッファ406の状態は、選択されているメモリバンクに対する関連性に依存する。例えば、メモリバンク例えば、図4A~図4CのメモリバンクA302-aが選択される場合、そのメモリバンクに対応するバッファ例えば、バッファ406-aは第1の状態例えば、通過状態に構成され、その他のバッファ例えば、選択されていないメモリバンクB302-bに関連付けられたバッファ406-bは第2の状態例えば、ブリッジ状態に構成される。いくつかの実施形態では、制御信号が第1の状態例えば、バンクA/B選択信号=1を有する場合、選択されているメモリバンクに関連付けられたバッファ406-aは第1の状態例えば、通過状態である。図5に示される例示的なバッファ構成では、制御信号が、信号線404-aをバッファ線408-aに接続するスイッチの1つ例えば、514-a-1又は514-a-2を閉じ例えば、導通させ、それにより、信号を信号線404-aとバッファ線408-aとの間で伝達させることができるため、バッファ406-aは第1の状態にある。いくつかの実施形態では、1つ又は複数のインバータ例えば、516-aを使用して、制御信号を反転させ、それにより、反転制御信号がブリッジ線412-aをバッファ線408-aに接続するスイッチの1つ又は複数例えば、514-a-3及び514-a-4を開かせ例えば、導通させず、それにより、ブリッジ線412-aとバッファ線408-aとの間で信号を伝達できないようにする。通常、バッファ例えば、406-aは、信号線404-aとバッファ線408-aとの間の接続又はブリッジ線412-aとバッファ線408-aとの間の接続のいずれかをイネーブルするが、両方をイネーブルはしない。さらに、信号は通常、両方ではなく一方向でのみ伝達させる。いくつかの実施形態では、制御信号が第1の状態例えば、バンクA/B選択信号=1を有し、選択されているメモリバンクに関連付けられたバッファ406-aが第1の状態例えば、通過状態である場合、選択されていないメモリバンクに関連付けられたバッファ406-bは第2の状態例えば、ブリッジ状態である。図5に示される例示的なバッファ構成では、制御信号が、信号線412-bをバッファ線408-bに接続するスイッチの1つ例えば、514-b-3又は514-b-4を閉じ例えば、導通させ、それにより、必要に応じて信号を信号線412-bとバッファ線408-bとの間で、各方向選択信号端子521-bを介して受信されるに従って決定される方向に伝達させて、さらに詳細に後述するように、任意の特定のメモリ素子動作を実行することができるため、バッファ406-bは第2の状態にある。いくつかの実施形態では、1つ又は複数のインバータ例えば、516-bを使用して、制御信号を反転させ、それにより、反転制御信号が信号線404-bをバッファ線408-bに接続するスイッチ例えば、514-b-1及び514-b-2を開かせ例えば、導通させず、それにより、信号線404-bとバッファ線408-bとの間で信号を伝達できないようにする。さらに、バッファ406-bが第2の状態例えば、ブリッジ状態にある場合、端子512-bに接続されたブリッジ線412-bは、第2の状態にある別のバッファ例えば、選択されていないメモリバンクに関連付けられ、ブリッジ状態にある別のバッファへの経路を提供し、その別のバッファは、図4A~図4Cに関して上述したように別のバッファ線への接続を提供する。通常、バッファは、信号線404-bとバッファ線408-bとの接続又はブリッジ線412-bとバッファ線408-bとの接続のいずれかをイネーブルするが、両方をイネーブルはしない。さらに、一実施形態によれば、第2のメモリバンク例えば、現在選択されていないメモリバンクB302-bに関連付けられたバッファ例えば、406-bが第2の状態例えば、ブリッジ状態にある場合、バッファの端子は、第1のメモリバンク例えば、現在選択されているメモリバンクA302-aに関連付けられたバッファ例えば、406-aが第1の状態例えば、通過状態であるように構成される。上述したように、イネーブルされる信号方向は方向選択信号例えば、方向選択DL-a、方向選択BL-a、方向選択BL-b、又は方向選択DL-bに従って決定される。方向選択信号は、各メモリバンクが信号例えば、読み取りデータビットをコンタクトに送信しているか、それともコンタクトから信号例えば、制御信号、アドレスビット、又は書き込みデータビットを受信しているかに基づいて決定される。さらに、いくつかの実施形態では、信号線への接続に応じて2つのカテゴリのバッファがあり、方向選択信号は、バッファのカテゴリ及び各メモリデバイス動作の信号送信の方向の両方に従って決定される。第1のカテゴリのバッファすなわち、コンタクトバッファは、クロスバー線例えば、図4Aの410の介在なしでコンタクト例えば、図4Aのコンタクト120の1つに接続されたバッファ例えば、図4Aの406-a-3、406-a-4、406-a-N-1、406-a-N、406-b-3、406-b-4、406-b-N-1、及び406-b-Nを含む。コンタクトバッファは、コンタクトに直接接続されるものとして参照し得る。第2のカテゴリのバッファすなわち、クロスバーバッファは、クロスバー線例えば、図4Aのクロスバー410の1つを介してコンタクトに接続されたバッファ例えば、図4Aの406-a-1、406-a-2、406-a-N-3、406-a-N-2、406-b-1、406-b-2、406-b-N-3、及び406-b-N-2を含む。クロスバーバッファは、クロスバー線例えば、図4Aの410に直接接続されるものとして参照し得る。いくつかの実施形態では、バッファを通る信号路は単方向である。例えば、図5では、スイッチ514の各対は、バンクA/B選択信号及び方向選択例えば、方向選択DL-a、方向選択BL-a、方向選択BL-b、又は方向選択DL-b信号を入力としてとるANDゲート522により制御される。スイッチの各対例えば、514-a-1及び514-a-2、514-a-3及び514-a-4、514-b-1及び514-b-2、又は514-b-3及び514-b-4の方向選択信号は、インバータ524により反転され、それにより、一対のみのスイッチが、スイッチ例えば、制御信号に応じて514-a-1又は514-a-2に関連付けられた各ANDゲート522からイネーブル信号を受信する。例えば、方向選択DL-a信号が1であり、バンクA/B選択信号が1である場合、第1のスイッチ514-a-1のANDゲート522-a-1は1を出力し、第1のスイッチ514-a-1が閉じられ、以下の表1の2行目に示されるように、読み取り方向に信号を送信させることができる。逆に、この例では、第2のスイッチ514-a-2のANDゲート522-a-2は0を出力し、第2のスイッチ514-a-2は閉じられ、書き込み方向での信号の送信をディセーブルする。図5の同様に付番された構成要素は、ここでは簡潔にするために繰り返さない同様の機能を有する。各カテゴリのバッファは、読み取り又は書き込み方向及び信号線404又はブリッジ線412の接続例えば、バッファがブリッジ状態であるか、それとも通過状態であるかの組み合わせにより4つの可能な構成を有する。その結果、8つの可能な接続状態例えば、コンタクトバッファに4つ及びクロスバーバッファに4つがある。8つの可能な接続状態を以下の表1に示す。コンタクトバッファの場合、バッファが読み取りモードであれ、又は書き込みモードであれ例えば、図5のバッファ406-aがコンタクトバッファである場合、2つの方向選択信号が同じである方向選択DL-a信号は方向選択BL-a信号と同じ値を有することに留意されたい。逆に、クロスバーバッファの場合、バッファが読み取りモードであれ、又は書き込みモードであれ、2つの方向信号は逆の状態である例えば、図5のバッファ406-aがクロスバーバッファである場合、方向選択DL-a信号は、方向選択BL-a信号の値を反転させた値になる。したがって、いくつかの実施形態では、各バッファは1つのみの方向選択信号を受信し端子521-a又は521-bを介して、方向選択信号の必要なバージョン反転又は非反転が、バッファ内の各スイッチ514に提供される。信号線404がデータ線である場合、通常、読み取り動作及び書き込み動作が両方とも実行される。したがって、信号線404がデータ線である場合、通常、表1に示される8つすべての接続状態が使用される。しかし、いくつかの実施形態では、信号線のうちの1つ又は複数は、一方向でのみ信号を送信するため、8つの接続状態のうちのサブセットのみが必要とされる。例えば、制御線又はアドレス線である信号線404の場合、書き込み方向例えば、メモリバンクに向かう送信方向をイネーブルする接続状態のみが必要とされる。別の例としては、データストローブ線である信号線404の場合、8つすべての接続状態が使用される例えば、データストローブは、読み取り動作の場合、一方向に送信され、書き込み動作の場合、逆方向に送信される。データ線は通常、読み取り方向及び書き込み方向の両方での信号送信をイネーブルするために、上述した全セットの接続及びスイッチを必要とするが、他の種類の信号線はより少数の接続及びスイッチを必要とし得る。例えば、コマンド線又はアドレス線の場合、信号は書き込み方向のみで送信されるコンタクトからメモリ素子へため、信号線側での下流方向のスイッチ例えば、図5の514-a-1又は514-b-1等の信号線からバッファ線への信号の送信をイネーブルするスイッチは必要ない。さらに、バッファのカテゴリに応じて、1つ又は複数の他のスイッチは必要ないことがある。コマンド線信号又はアドレス線信号の送信に使用されるコンタクトバッファの場合、ブリッジ線側の下流方向のスイッチ例えば、ブリッジ線からバッファ線への信号送信をイネーブするスイッチ、図5の514-a-3又は514-b-3は必要ない。同様に、コマンド線信号又はアドレス線信号の送信に使用されるクロスバーバッファの場合、ブリッジ線側の上流方向のスイッチ例えば、バッファ線からブリッジ線への信号送信をイネーブルするスイッチ、図5の514-a-4又は514-b-4は必要ない。いくつかの実施形態では、さらに詳細に上述したように、第1の複数コンタクトグループ例えば、近いコンタクトは、現在選択されているメモリバンクに隣接するフィールドの部分に配置され、選択されているメモリバンクの信号線に結合されたバッファ線に直接接続され、第2の複数コンタクトグループ例えば、遠いコンタクトは、現在選択されていないメモリバンクに隣接するフィールドの部分に配置され、選択されているメモリバンクの信号線に結合されたバッファ線にクロスバー線を介して間接的に接続される。これらの実施形態のいくつかでは例えば、信号路が、選択されているメモリバンクで単方向である場合、近い各コンタクトからの書き込みデータは、コンタクトから信号線への信号送信をイネーブルする単一のコンタクトバッファを介して選択されているメモリバンクに送信され、遠い各コンタクトからの書き込みデータは、コンタクトからブリッジ線への信号送信をイネーブルするコンタクトバッファと、ブリッジ線からクロスバー線への信号送信をイネーブルする第1のクロスバーバッファと、クロスバー線から信号線への信号送信をイネーブルする第2のクロスバーバッファを介して、選択されたメモリバンクに送信される。同様に、これらの実施形態のいくつかでは、選択されているメモリバンクの信号路が単方向である場合、読み取りデータは、信号線からコンタクトへの信号送信をイネーブルする1つのコンタクトバッファを介して、選択されているメモリバンクから近い各コンタクトに送信され、読み取りデータは、信号線からクロスバー線への信号送信をイネーブルする第1のクロスバーバッファと、クロスバー線からブリッジ線への信号送信をイネーブルする第2のクロスバーバッファと、ブリッジ線からコンタクトへの信号送信をイネーブルするコンタクトバッファを介して、選択されているメモリバンクから遠い各コンタクトに送信される。さらに、図5を参照して上述した信号路は単方向信号路又は被制御双方向信号路例えば、一度に一方向での信号の送信のみが可能な信号路として説明されたが、単方向信号路又は被制御双方向信号路ではなく、追加の制御信号線を使用してスイッチ514を独立して開閉してもよく、且つ/又はいくつかの構成要素例えば、ANDゲート522を除去して、同時双方向信号路例えば、同時に読み取り方向及び書き込み方向の両方での同時信号送信が可能な信号路を可能にしてもよいことが容易に理解されよう。図6は、いくつかの実施形態による、複数のランクのメモリバンクを有するマルチダイスタックのメモリダイの配置及び配線を示すブロック図である。いくつかの実施形態では、メモリバンク302は複数のランクに編成される。これらの実施形態のいくつかでは、第1のランクのメモリバンク内のメモリバンク例えば、メモリバンクA1302-a1及びメモリバンクB1302-b1は、第2のランクのメモリバンク内のメモリバンク例えば、メモリバンクA2302-a2及びメモリバンクB2302-b2よりもコンタクトフィールド202に近い。いくつかの実施形態では、複数のマルチプレクサ602は、第1のランクのメモリバンク例えば、メモリバンクA1302-a1及びメモリバンクB1302-b1と第2のランクのメモリバンク例えば、メモリバンクA2302-a2及びメモリバンクB2302-b2とから選択を行うように構成される。これらの実施形態では、各マルチプレクサ602は、異なるランクに配置された複数のメモリバンクから信号線に結合され、制御信号例えば、1つ又は複数のバンクアドレスビットとして実施し得るバンクランク選択制御信号に応答して、各マルチプレクサ602は、対応するバッファの対応する信号線入力例えば、図5の端子504に結合される信号線の1つを選択する。換言すれば、複数のランクのメモリバンクがある実施形態では、マルチプレクサ606メモリバンク異なるランクを有するから複数の異なる信号線にバッファを接続するように構成することができるが、1つのランクのメモリバンクのみがバッファに接続されたメモリバンクをバッファに結合する信号線例えば、図4A~図4C、図5の404の代わりに使用される例えば、置換される。例示的な一例として、図6では、バンクランク選択信号が、第1のランクを選択すべきことを示す例えば、バンクランク選択=1場合、マルチプレクサ602はコネクタ線604を介して第1のランク内のメモリバンク例えば、メモリバンクA1302-a1及びメモリバンクB1302-b1の信号線例えば、404-a1及び404-b1をバッファ406の信号線入力端子例えば、図5の504に結合する。この例では、図6のマルチプレクサ602は同じバンクランク選択信号を受信する。したがって、この例では、メモリバンクA1の信号線404-a1はメモリバンクA1及びA2に関連付けられたバッファ406-aに結合され、メモリバンクB1の信号線404-b1は、メモリバンクB1及びB2に関連付けられたバッファ406-bに結合される。したがって、バッファ406を使用してバンクA/B選択制御信号と併せて、選択されているメモリバンクを各コンタクトに結合することができる例えば、図4A~図4Cを参照してさらに詳細に上述したように、メモリバンクA1又はメモリバンクB1のいずれかをコンタクトフィールド202-2内の各コンタクト120-1~120-Nに結合することによって。別の例示的な例として、図6では、バンクランク選択信号が、第2のランクを選択すべきことを示す例えば、バンクランク選択=0場合、マルチプレクサ602は、コネクタ線604を介して第2のランク内のメモリバンク例えば、メモリバンクA2302-a2及びメモリバンクB2302-b2をバッファ406の信号線入力端子例えば、図5の504に結合する。この例では、マルチプレクサ602は同じバンクランク選択信号を受信する。したがって、この例では、メモリバンクA2の信号線404-a2は、メモリバンクA1及びA2に関連付けられたバッファ406-aに結合され、メモリバンクB2の信号線404-b2は、メモリバンクB1及びB2に関連付けられたバッファ406-bに結合される。したがって、バッファ406を使用してバンクA/B選択制御信号と併せて、選択されているメモリバンクを各コンタクトに結合することができる例えば、図4A~図4Cを参照してさらに詳細に上述したように、メモリバンクA2又はメモリバンクB2のいずれかをコンタクトフィールド202-2内の各コンタクト120-1~120-Nに結合することによって。以下の表2は、複数のランクのメモリバンクがある実施形態において、各メモリバンクを選択するために必要な例示的な信号例えば、バンクアドレスビットの値をまとめたものである。2つのみのランクのメモリバンクが図6及び表2に示されるが、原理上、メモリダイは3つ以上のランクのメモリバンクと、任意の数のランクのメモリバンクの信号線を適切なバンクランク選択信号例えば、適切なバンクアドレスビットに従って切り替えるマルチプレクサとを含むことができることを理解されたい。説明を目的とした上記説明を特定の実施形態を参照して説明した。しかし、例示的な上記考察が網羅的であること、すなわち、本発明を開示される厳密な形態に限定することを意図しない。上記教示に鑑みて、多くの変更及び変形が可能である。実施形態は、本発明の原理及びその実際の応用を最もよく説明し、それにより、当業者が、意図される特定の用途に合うように様々な変更を行って本発明及び様々な実施形態を最良に利用することができるようにするために選ばれ説明されたものである。