グランド電位が印加されるグランド端子と、前記グランド電位と第1電源電位との間で電位が変動する入力信号が入力される入力端子と、前記入力端子と前記グランド端子との間に接続され、中間ノードとして第1ノードを有する抵抗と、前記第1ノードに接続された第2ノードと、入力が前記第2ノードに接続され、出力が第3ノードに接続されたインバータと、前記第3ノードの電位に応じて、前記抵抗を通した前記入力端子と前記グランド端子との間の電気的接続をON/OFF制御するスイッチとを備え、ターゲット反転電位は、前記インバータの反転電位よりも高く、前記抵抗は、前記入力端子の電位が前記ターゲット反転電位の場合に前記第2ノードの電位が前記反転電位となるように構成され、前記第2ノードの電位が前記反転電位より低い場合、前記インバータは、前記第1電源電位より低い第2電源電位を前記第3ノードに出力し、且つ、前記スイッチは、前記電気的接続をONし、前記第2ノードの電位が前記反転電位より高い場合、前記インバータは、前記グランド電位を前記第3ノードに出力し、且つ、前記スイッチは、前記電気的接続をOFFする入力回路。請求項1に記載の入力回路であって、前記第1ノードと第2ノードとの間に介在する第1NMOSトランジスタを更に備え、前記第1NMOSトランジスタのゲートには、前記第2電源電位が印加される入力回路。請求項1又は2に記載の入力回路であって、前記抵抗は、PMOSトランジスタを有し、前記PMOSトランジスタのソース及びバックゲートは、前記入力端子に接続され、前記PMOSトランジスタのドレイン及びゲートは、前記第1ノードに接続されている入力回路。請求項3に記載の入力回路であって、前記抵抗は、更に、第2NMOSトランジスタを有し、前記第2NMOSトランジスタのゲート、ソース及びドレインは、それぞれ、前記第3ノード、前記グランド端子及び前記第1ノードに接続され、前記第2NMOSトランジスタが前記スイッチとして機能する入力回路。請求項4に記載の入力回路であって、前記抵抗は、更に、前記第2NMOSトランジスタの前記ドレインと前記第1ノードとの間に介在する第3NMOSトランジスタを有し、前記第3NMOSトランジスタのゲートには、前記第2電源電位が印加される入力回路。請求項1乃至5のいずれか一項に記載の入力回路であって、前記入力回路で用いられるトランジスタの耐圧は、前記第1電源電位よりも低く、前記第2電源電位よりも高く、前記第1電源電位と前記第2電源電位との差より大きい入力回路。高電位信号を低電位信号に変換する入力回路に関して、一例として、次のような入出力論理関係を考える。入力信号である高電位信号の電位レベルが高電源電位VCCHHighであるとき、出力信号である低電位信号の電位レベルはグランド電位GNDLowである。一方、入力信号である高電位信号の電位レベルがグランド電位GNDLowであるとき、出力信号である低電位信号の電位レベルは低電源電位VCCLHighである。入力信号がLowレベルからHighレベルへ、あるいは、HighレベルからLowレベルへ徐々に変化する際、出力信号の電位レベル論理レベルは、あるタイミングで切り替わる。この論理反転が発生するタイミングでの入力信号の電位は、以下、ターゲット反転電位と参照される。グランド電位GNDと高電源電位VCCHとの間で変動する入力信号に対して、ターゲット反転電位は、適切なレベル例えば、VCCH/2に設定されることが望ましい。例えば、ターゲット反転電位が低過ぎる場合、入力端子に印加されるノイズによって、出力信号の予期せぬ論理反転が発生してしまう恐れがあるからである。従って、ターゲット反転電位としては、ある程度のレベルが必要である。高電位信号を低電位信号に変換する入力回路であって、適切なターゲット反転電位で動作可能な入力回路が望まれる。以下に、[発明を実施するための形態]で使用される番号符号を用いて、[課題を解決するための手段]を説明する。これらの番号符号は、[特許請求の範囲]の記載と[発明を実施するための形態]との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号符号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。本発明の1つの観点において、入力回路1が提供される。その入力回路1は、グランド電位GNDが印加されるグランド端子と、グランド電位GNDと第1電源電位VCCHとの間で電位が変動する入力信号が入力される入力端子INと、を備える。入力回路1は更に、入力端子INとグランド端子との間に接続され、中間ノードとして第1ノード11を有する抵抗10を備える。入力回路1は更に、第1ノード11に接続された第2ノード21と、入力が第2ノード21に接続され出力が第3ノード31に接続されたインバータ30と、を備える。入力回路1は更に、第3ノード31の電位に応じて、抵抗10を通した入力端子INとグランド端子との間の電気的接続をON/OFF制御するスイッチN13を備える。ターゲット反転電位Vth_targは、インバータ30の反転電位Vtinvよりも高い。抵抗10は、入力端子INの電位Vinがターゲット反転電位Vth_targの場合に第2ノード21の電位が反転電位Vtinvとなるように構成される。第2ノード21の電位が反転電位Vtinvより低い場合、インバータ30は、第1電源電位VCCHより低い第2電源電位VCCLを第3ノード31に出力し、且つ、スイッチN13は、上記の電気的接続をONする。一方、第2ノード21の電位が反転電位Vtinvより高い場合、インバータ30は、グランド電位GNDを第3ノード31に出力し、且つ、スイッチN13は、上記の電気的接続をOFFする。本発明に係る入力回路1は、更に、次のように構成されてもよい。入力回路1は、第1ノード11と第2ノード21との間に介在する第1NMOSトランジスタN20を更に備えてもよい。その第1NMOSトランジスタN20のゲートには、第2電源電位VCCLが印加される。抵抗10は、PMOSトランジスタP11を有していてもよい。そのPMOSトランジスタP11のソース及びバックゲートは、入力端子INに接続される。また、そのPMOSトランジスタP11のドレイン及びゲートは、第1ノード11に接続される。抵抗10は、更に、第2NMOSトランジスタN13を有していてもよい。その第2NMOSトランジスタN13のゲート、ソース及びドレインは、それぞれ、第3ノード31、グランド端子及び第1ノード11に接続される。この第2NMOSトランジスタN13が、上記スイッチとして機能する。抵抗10は、更に、第2NMOSトランジスタN13のドレインと第1ノード11との間に介在する第3NMOSトランジスタN11を有してもよい。その第3NMOSトランジスタN11のゲートには、第2電源電位VCCLが印加される。入力回路1で用いられるトランジスタの耐圧Vbは、第1電源電位VCCHよりも低く、第2電源電位VCCLよりも高く、第1電源電位VCCHと第2電源電位VCCLとの差VCCH-VCCLより大きい。本発明によれば、高電位信号を低電位信号に変換する入力回路であって、適切なターゲット反転電位で動作可能な入力回路が実現される。添付図面を参照して、本発明の実施の形態を説明する。1.構成図1は、本発明の実施の形態に係る入力回路1の構成を示す回路図である。この入力回路1は、高電位信号を低電位信号に変換するように構成されている。より詳細には、入力回路1は、入力端子IN、出力端子OUT、可変抵抗部10、NMOSトランジスタN20、及びインバータ30を備えている。入力端子INには、高電位信号が入力信号として入力される。その入力信号の電位レベルは、グランド電位GNDと高電源電位VCCH第1電源電位との間で変動する。一方、出力端子OUTからは、低電位信号が出力信号として出力される。その出力信号の電位レベルは、グランド電位GNDと低電源電位VCCL第2電源電位との間で変動する。高電源電位VCCHは、低電源電位VCCLよりも高いVCCH>VCCL。例えば、高電源電位VCCHは3.3Vであり、低電源電位VCCLは1.8Vである。1-1.可変抵抗部10可変抵抗部10は、入力端子INとグランド電位GNDが印加されるグランド端子との間に接続されている。この可変抵抗部10は、抵抗分圧により、入力端子INの電位よりも低い電位を生成することができる。つまり、可変抵抗部10は、入力信号の電位を降下させる電位降下回路の役割を果たす。より詳細には、可変抵抗部10は、PMOSトランジスタP11、NMOSトランジスタN11、NMOSトランジスタN12及びNMOSトランジスタN13を備えている。それらPMOSトランジスタP11、NMOSトランジスタN11、NMOSトランジスタN12及びNMOSトランジスタN13は、入力端子INとグランド端子との間に直列に接続されている。PMOSトランジスタP11とNMOSトランジスタN11との間の接続ノードは、中間ノード11第1ノードである。NMOSトランジスタN11とNMOSトランジスタN12との間の接続ノードは、中間ノード12である。NMOSトランジスタN12とNMOSトランジスタN13との間の接続ノードは、中間ノード13である。PMOSトランジスタP11のソースとバックゲートは共に、入力端子INに接続されている。PMOSトランジスタP11のドレインとゲートは共に、中間ノード11に接続されている。このような接続により、PMOSトランジスタP11は、双方向ダイオードを形成する。よって、中間ノード11の電位は、入力端子INの電位から降下する。NMOSトランジスタN11のドレイン、ソース、ゲート及びバックゲートは、それぞれ、中間ノード11、中間ノード12、VCCL端子及びグランド端子に接続されている。VCCL端子には低電源電位VCCLが印加される。このように、NMOSトランジスタN11は、中間ノード11と中間ノード12との間に介在しており、そのゲートには低電源電位VCCLが印加される。このNMOSトランジスタN11の閾値電圧がVtnである場合、NMOSトランジスタN11のソース電位は、最大でもVCCL-Vtnに抑えられる。すなわち、NMOSトランジスタN11は、中間ノード12に高電位が伝搬することを防止する役割を果たす。NMOSトランジスタN12のドレイン、ソース、ゲート及びバックゲートは、それぞれ、中間ノード12、中間ノード13、中間ノード12及びグランド端子に接続されている。NMOSトランジスタN13のドレイン、ソース、ゲート及びバックゲートは、それぞれ、中間ノード13、グランド端子、ノード31及びグランド端子に接続されている。1-2.NMOSトランジスタN20可変抵抗部10の中間ノード11第1ノードは、NMOSトランジスタN20を介して、ノード21第2ノードに接続されている。具体的には、NMOSトランジスタN20のソース、ドレイン、ゲート及びバックゲートは、それぞれ、ノード21、中間ノード11、VCCL端子及びグランド端子に接続されている。このように、NMOSトランジスタN20は、中間ノード11とノード21との間に介在しており、そのゲートには低電源電位VCCLが印加される。このNMOSトランジスタN20の閾値電圧がVtnである場合、NMOSトランジスタN20のソース電位は、最大でもVCCL-Vtnに抑えられる。すなわち、NMOSトランジスタN20は、ノード21に高電位が伝搬することを防止する役割を果たす。1-3.インバータ30インバータ30はバッファであり、その入力及び出力は、それぞれ、ノード21及びノード31第3ノードに接続されている。より詳細には、インバータ30は、PMOSトランジスタP30とNMOSトランジスタN30を備えている。PMOSトランジスタP30のソース、ドレイン、ゲート及びバックゲートは、それぞれ、VCCL端子、ノード31、ノード21及びVCCL端子に接続されている。NMOSトランジスタN30のソース、ドレイン、ゲート及びバックゲートは、それぞれ、グランド端子、ノード31、ノード21及びグランド端子に接続されている。インバータ30の反転電位はVtinv例えば、VCCL/2である。ノード21の電位が反転電位Vtinvより低い場合、PMOSトランジスタP30がONし、NMOSトランジスタN30がOFFし、結果として、インバータ30は低電源電位VCCLをノード31に出力する。一方、ノード21の電位が反転電位Vtinv1より高い場合、PMOSトランジスタP30がOFFし、NMOSトランジスタN30がONし、結果として、インバータ30はグランド電位GNDをノード31に出力する。図1において、ノード31が、出力端子OUTと接続されている。但し、ノード31と出力端子OUTとの間に、他のインバータが介在していてもよい。1-4.スイッチ上述の通り、可変抵抗部10は、入力端子INとグランド端子との間に直列に接続されたトランジスタP11、N11、N12及びN13を備えている。それらのうちNMOSトランジスタN13のON/OFFは、インバータ30の出力電位であるノード31の電位によって制御される。具体的には、ノード31の電位が低電源電位VCCLである場合、NMOSトランジスタN13はONする。一方、ノード31の電位がグランド電位GNDである場合、NMOSトランジスタN13はOFFする。NMOSトランジスタN13がONしている場合、可変抵抗部10を通した入力端子INとグランド端子との間の電気的接続はONする。これは、可変抵抗部10が、入力端子INとグランド端子との間に接続された分圧抵抗として有効に機能することを意味する。一方、NMOSトランジスタN13がOFFしている場合、可変抵抗部10を通した入力端子INとグランド端子との間の電気的接続はOFFする。これは、可変抵抗部10の分圧抵抗としての機能が無効化されることを意味する。すなわち、NMOSトランジスタN13は、可変抵抗部10の分圧抵抗としての機能を有効化/無効化するためのスイッチとしての役割を果たす。このスイッチNMOSトランジスタN13は、ノード31の電位に応じて、可変抵抗部10を通した入力端子INとグランド端子との間の電気的接続をON/OFF制御する。それにより、可変抵抗部10の機能が切り替えられる。尚、上記の例では、可変抵抗部10のNMOSトランジスタN13がスイッチとしての役割も果たしているが、スイッチの構成はそれに限られない。ノード31や出力端子OUTの論理反転に応答して可変抵抗部10の機能を切り替えることができるのであれば、どのような構成のスイッチでも構わない。例えば、ノード31の電位の反転電位に基づいて、可変抵抗部10の機能を切り替えるようなスイッチでも構わない。ノード31の電位に基づく場合であっても、その反転電位に基づく場合であっても、スイッチは、ノード31の電位に応じて可変抵抗部10の機能を切り替えると言える。2.定常状態及び耐圧2-1.IN=Low図2は、入力信号がLowレベルである場合の状態を示している。この場合、入力信号の電位Vinはグランド電位GNDである。可変抵抗部10の状態は、次の通りである。後述されるように、ノード31の電位は低電源電位VCCLである。よって、NMOSトランジスタN13はONし、可変抵抗部10を通した入力端子INとグランド端子との間の電気的接続はONする。この場合、可変抵抗部10の分圧抵抗としての機能が有効化される。但し、入力電位Vinがグランド電位GNDであるため、中間ノード11、12、13の電位は全てグランド電位GNDである。インバータ30の状態は、次の通りである。ノード21の電位は、可変抵抗部10の中間ノード11の電位と同じであり、グランド電位GNDである。よって、PMOSトランジスタP30がONし、NMOSトランジスタN30がOFFし、インバータ30は低電源電位VCCLをノード31に出力する。ノード31に接続された出力端子OUTの電位は、低電源電位VCCLである。つまり、出力端子OUTからは、Highレベルの出力信号が出力される。2-2.IN=High図3は、入力信号がHighレベルである場合の状態を示している。この場合、入力信号の電位Vinは高電源電位VCCHである。可変抵抗部10の状態は、次の通りである。後述されるように、ノード31の電位はグランド電位GNDである。よって、NMOSトランジスタN13はOFFし、可変抵抗部10を通した入力端子INとグランド端子との間の電気的接続はOFFする。この場合、可変抵抗部10の分圧抵抗としての機能が無効化される。また、入力端子INからグランド端子への貫通電流の発生が防止される。中間ノード11の電位は、高電源電位VCCHである。但し、厳密には、PMOSトランジスタP11のP拡散層ソースとNウェルバックゲートが寄生ダイオードを形成しており、その寄生ダイオードの順バイアス電圧Vf分だけ、中間ノード11の電位は高電源電位VCCHから降下する。しかしながら、説明の煩雑化を避けるため、ここではその電位降下の分は省略することにする。中間ノード12の電位は、NMOSトランジスタN11のソース電位であり、VCCL-Vtnである。中間ノード13の電位は、中間ノード12の電位と同じVCCL-Vtnである。インバータ30の状態は、次の通りである。ノード21の電位は、NMOSトランジスタN20のソース電位であり、VCCL-Vtnである。この電位VCCL-Vtnは、インバータ30の反転電位Vtinvより高いとする。この場合、PMOSトランジスタP30がOFFし、NMOSトランジスタN30がONし、インバータ30はグランド電位GNDをノード31に出力する。ノード31に接続された出力端子OUTの電位は、グランド電位GNDである。つまり、出力端子OUTからは、Lowレベルの出力信号が出力される。2-3.耐圧図4は、図2及び図3で示されたそれぞれの状態において各トランジスタに印加される電圧を示している。Vgdはゲート-ドレイン間の電圧電位差であり、Vgsはゲート-ソース間の電圧電位差であり、Vdsはドレイン-ソース間の電圧電位差である。各トランジスタの耐圧がVbである場合、その耐圧Vbは次の条件を満たせばよい。Vb>VCCLVb>VCCH-VCCLVb>VCCH-VCCL-Vtn一例として、VCCH=3.3V、VCCL=1.8V、VCCL-Vtn=1.55Vである場合を考える。この場合、耐圧Vbは次の条件を満たせばよい。Vb>VCCL=1.8VVb>VCCH-VCCL=3.3V-1.8V=1.5VVb>VCCH-VCCL-Vtn=3.3V-1.55V=1.75V従って、図2及び図3で示された状態を考えた場合、各トランジスタの耐圧Vbは、少なくとも1.8Vより高ければよい。逆に言えば、耐圧Vbとして、高電源電位VCCHほどの高レベルは不要である。つまり、本実施の形態では、各トランジスタの耐圧Vbを、高電源電位VCCHより低くすることが可能であるVCCH>Vb。これは、入力回路1内のトランジスタを全て低耐圧トランジスタで構成可能であることを意味する。すなわち、本実施の形態によれば、低耐圧トランジスタだけで、高電源電位VCCHを扱う入力回路1を構成することが可能である。従って、製造コストが削減される。3.遷移状態次に、入力信号の電位Vinが徐々に変化する遷移状態を考える。一例として、電源投入時等、入力信号の電位Vinがグランド電位GNDから高電源電位VCCHまで徐々に変化する場合を考える。入力電位Vinがグランド電位GNDから増加していくと、ノード21の電位も増加していく。そして、入力電位Vinがあるレベルに達すると、ノード21の電位がインバータ30の反転電位Vtinvと等しくなる。この時点での入力電位Vinは、以下、ターゲット反転電位Vth_targと参照される。このターゲット反転電位Vth_targは、電位降下回路として働く可変抵抗部10の構成に依存して決まる。逆に、可変抵抗部10は、入力電位Vinがターゲット反転電位Vth_targのときにノード21の電位がインバータ30の反転電位Vtinvとなるように構成される。尚、ターゲット反転電位Vth_targは、インバータ30の反転電位Vtinvよりも高いVth_targ>Vtinv。図5は、入力電位Vinとノード21の電位との関係を示している。図5において、横軸が入力電位Vinを表し、縦軸がノード21の電位を表している。また、図6は、各ノードの電位状態を示している。図6において、横軸は入力電位Vinを表し、縦軸はノード11、21、及び出力端子OUTのそれぞれの電位を表している。尚、図6中の各電位はSPICEシミュレーションにより得られた。そのSPICEシミュレーションにおいて、VCCH=3.3V、VCCL=1.8V、Vtinv=VCCL/2=0.9V、Vth_targ=1.7Vに設定された。入力電位Vinの変化に伴い、状態の異なる次の2つの期間PA、PBが順番に現れる。3-1.期間PA:Vin=GND~Vth_targ期間PAにおいて、入力電位Vinは、グランド電位GND以上であり、ターゲット反転電位Vth_targ=1.7Vより低い。図7は、この期間PAにおける状態を示している。図2で示された状態Vin=GNDから、入力電位Vinが徐々に上昇していく。このとき、ノード31の電位は、図2で示された状態と同じであり、低電源電位VCCLのままである。よって、スイッチとしてのNMOSトランジスタN13はONのままであり、可変抵抗部10を通した入力端子INとグランド端子との間の電気的接続はONのままでる。可変抵抗部10の分圧抵抗としての機能が有効であるため、中間ノード11の電位Vdivは、入力電位Vinより低くなるVdiv<Vin。つまり、可変抵抗部10は、電位降下回路として働き、入力電位Vinを降下させた電位Vdivを出力する。ノード21の電位は、可変抵抗部10の中間ノード11の電位Vdivと同じである。入力電位Vinがターゲット反転電位Vth_targより低いため、このときの電位Vdivはインバータ30の反転電位Vtinvより低い。よって、PMOSトランジスタP30がONし、NMOSトランジスタN30がOFFし、インバータ30は低電源電位VCCLをノード31に出力する。出力端子OUTからは、Highレベルの出力信号が出力される。3-2.期間PB:Vin=Vth_targ~VCCH期間PBにおいて、入力電位Vinは、ターゲット反転電位Vth_targ=1.7V以上である。図8は、この期間PBにおける状態を示している。入力電位Vinがターゲット反転電位Vth_targを超えると、ノード21の電位がインバータ30の反転電位Vtinvを超える。その結果、PMOSトランジスタP30がOFFし、NMOSトランジスタN30がONし、インバータ30はグランド電位GNDをノード31に出力する。すなわち、ノード31の論理反転が起こる。この論理反転に応答して、NMOSトランジスタN13はOFFし、可変抵抗部10を通した入力端子INとグランド端子との間の電気的接続はOFFする。これにより、可変抵抗部10の分圧抵抗としての機能が無効化される。可変抵抗部10が分圧抵抗として機能しないため、中間ノード11の電位V11は、入力電位Vinとほぼ等しくなる。厳密には、PMOSトランジスタP11のP拡散層ソースとNウェルバックゲートが寄生ダイオードを形成しており、その寄生ダイオードの順バイアス電圧Vf分だけ、中間ノード11の電位V11は入力電位Vinから降下する。図6では、その電降下も示されている。ノード21の電位V21は、電位V11の増加と共に増加する。但し、ノード21の電位V21、すなわち、NMOSトランジスタN20のソース電位は、最大でもVCCL-Vtnに抑えられる。つまり、NMOSトランジスタN20は、インバータ30に高電位が伝搬することを防止する役割を果たす。電位VCCL-Vtnは反転電位Vtinvより高く、インバータ30はグランド電位GNDをノード31に出力する。出力端子OUTからは、Lowレベルの出力信号が出力される。期間PBにおいては、入力端子INからグランド端子への貫通電流の発生が防止される。それは、NMOSトランジスタN13がOFFしており、可変抵抗部10を通した入力端子INとグランド端子との間の電気的接続がOFFしているからである。尚、入力信号がHighレベルからLowレベルに変わる場合の動作は、上記の動作の逆となる。4.効果以上に説明されたように、本実施の形態によれば、入力端子INとインバータ30との間に可変抵抗部10が設けられる。この可変抵抗部10は、入力電位Vinがターゲット反転電位Vth_targより低い場合に、その入力電位Vinを降下させてインバータ30の方へ供給する。従って、インバータ30の出力が論理反転するタイミングでの入力電位Vin、すなわち、ターゲット反転電位Vth_targは、インバータ30の反転電位Vtinvよりも高くなるVth_targ>Vtinv。このようにして、インバータ30の反転電位Vtinvよりも高いターゲット反転電位Vth_targでの論理反転が実現される。言い換えれば、ある程度高いターゲット反転電位Vth_targで動作可能な入力回路1が実現される。その結果、入力端子INに印加されるノイズにより出力信号の予期せぬ論理反転が発生することが防止される。つまり、ノイズ耐性が高まる。また、ターゲット反転電位Vth_targは、電位降下回路として働く可変抵抗部10の構成に依存して決まる。可変抵抗部10を適切に設計することによって、ターゲット反転電位Vth_targを所望の値に設定することが可能となる。例えば、ターゲット反転電位Vth_targをVCCH/2近傍に設定することができる。具体的には、入力電位Vinがターゲット反転電位Vth_targ=VCCH/2のときに中間ノード11の電位がインバータ30の反転電位Vtinvとなるように、可変抵抗部10を設計すればよい。また、インバータ30の出力の論理反転に応答して、可変抵抗部10の分圧抵抗としての機能が無効化される。具体的には、可変抵抗部10を通した入力端子INとグランド端子との間の電気的接続がOFFされる。これにより、入力端子INからグランド端子への貫通電流の発生が防止される。更に、本実施の形態によれば、低耐圧トランジスタだけで、高電源電位VCCHを扱う入力回路1を構成することが可能である。上述の定常状態及び遷移状態の両方を考えると、入力回路1内の各トランジスタの耐圧Vbは、次の条件を満たせばよい。Vb>VCCLVb>VCCH-VCCLVb>VCCH-VCCL-Vtn一例として、VCCH=3.3V、VCCL=1.8V、VCCL-Vtn=1.55Vである場合を考える。この場合、耐圧Vbは次の条件を満たせばよい。Vb>VCCL=1.8VVb>VCCH-VCCL=3.3V-1.8V=1.5VVb>VCCH-VCCL-Vtn=3.3V-1.55V=1.75V従って、各トランジスタの耐圧Vbは、少なくとも1.8Vより高ければよい。逆に言えば、耐圧Vbとして、高電源電位VCCHほどの高レベルは不要である。つまり、本実施の形態では、各トランジスタの耐圧Vbを、高電源電位VCCHより低くすることが可能であるVCCH>Vb。これは、入力回路1内のトランジスタを全て低耐圧トランジスタで構成可能であることを意味する。低耐圧トランジスタであっても、定常状態及び遷移状態の両方における耐圧Vbの条件を満足する。低耐圧トランジスタだけで入力回路1を構成することにより、製造コストが削減される。本実施の形態に係る入力回路1は、例えば、半導体集積回路の入力インターフェース等に適用可能である。以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。