第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、第4のトランジスタと、第5のトランジスタと、第6のトランジスタと、第7のトランジスタと、を有し、前記第1のトランジスタのソース及びドレインの一方は、第1の配線と電気的に接続され、前記第1のトランジスタのソース及びドレインの他方は、第2の配線と電気的に接続され、前記第1のトランジスタのゲートは、第3の配線と電気的に接続され、前記第2のトランジスタのソース及びドレインの一方は、前記第2の配線と電気的に接続され、前記第2のトランジスタのゲートは、前記第3の配線と電気的に接続され、前記第3のトランジスタのソース及びドレインの一方は、前記第2のトランジスタのソース及びドレインの他方と電気的に接続され、前記第3のトランジスタのソース及びドレインの他方は、第4の配線と電気的に接続され、前記第4のトランジスタのソース及びドレインの一方は、前記第1の配線と電気的に接続され、前記第4のトランジスタのゲートは、前記第3の配線と電気的に接続され、前記第5のトランジスタのソース及びドレインの一方は、前記第4のトランジスタのソース及びドレインの他方と電気的に接続され、前記第5のトランジスタのソース及びドレインの他方は、前記第4の配線と電気的に接続され、前記第5のトランジスタのゲートは、前記第3の配線と電気的に接続され、前記第6のトランジスタのソース及びドレインの一方は、前記第1の配線と電気的に接続され、前記第7のトランジスタのソース及びドレインの一方は、前記第6のトランジスタのソース及びドレインの他方と電気的に接続され、前記第7のトランジスタのソース及びドレインの他方は、前記第4の配線と電気的に接続され、前記第7のトランジスタのゲートは、前記第4のトランジスタのソース及びドレインの他方と電気的に接続され、前記第3のトランジスタのゲートには、前記第7のトランジスタのソース及びドレインの一方の電位に応じた信号が入力されることを特徴とする半導体装置。第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、第4のトランジスタと、第5のトランジスタと、第6のトランジスタと、第7のトランジスタと、を有し、前記第1のトランジスタのソース及びドレインの一方は、第1の配線と電気的に接続され、前記第1のトランジスタのソース及びドレインの他方は、第2の配線と電気的に接続され、前記第1のトランジスタのゲートは、第3の配線と電気的に接続され、前記第2のトランジスタのソース及びドレインの一方は、前記第2の配線と電気的に接続され、前記第2のトランジスタのゲートは、前記第3の配線と電気的に接続され、前記第3のトランジスタのソース及びドレインの一方は、前記第2のトランジスタのソース及びドレインの他方と電気的に接続され、前記第3のトランジスタのソース及びドレインの他方は、第4の配線と電気的に接続され、前記第4のトランジスタのソース及びドレインの一方は、前記第1の配線と電気的に接続され、前記第4のトランジスタのゲートは、前記第3の配線と電気的に接続され、前記第5のトランジスタのソース及びドレインの一方は、前記第4のトランジスタのソース及びドレインの他方と電気的に接続され、前記第5のトランジスタのソース及びドレインの他方は、前記第4の配線と電気的に接続され、前記第5のトランジスタのゲートは、前記第3の配線と電気的に接続され、前記第6のトランジスタのソース及びドレインの一方は、前記第1の配線と電気的に接続され、前記第7のトランジスタのソース及びドレインの一方は、前記第6のトランジスタのソース及びドレインの他方と電気的に接続され、前記第7のトランジスタのソース及びドレインの他方は、前記第4の配線と電気的に接続され、前記第7のトランジスタのゲートは、前記第4のトランジスタのソース及びドレインの他方と電気的に接続され、前記第3のトランジスタのゲートは、前記第7のトランジスタのソース及びドレインの一方と電気的に接続されることを特徴とする半導体装置。請求項1乃至請求項3のいずれか一項に記載の半導体装置と、操作スイッチとを具備する電子機器。一般的に、高電位電源と低電位電源の電位差は大きく、例えば、VDD1は10V、VSS1は0Vであり、その電位差は10Vである。また、VDD2は12V、VSS2は-2Vであり、その電位差は14Vである。VDD1とVSS1の電位差、VDD2とVSS2の電位差が大きいと、その分、ソース線とゲート線の充放電に伴う消費電力は増加してしまう。また、階調を表現するために時間階調法を用いた場合、1フレーム期間を複数のサブフレーム期間に分割し、各サブフレーム期間において、ソース線とゲート線を充放電する。つまり、時間階調法を用いると、ソース線とゲート線を充放電する回数が増加し、消費電力はさらに増加してしまう。そこで、本発明は、ソース線とゲート線の充放電に伴う消費電力を低減することができる半導体装置を提供することを課題とする。また、本発明は、出力ノードから出力される2つの信号の電位差を、高電位電源と低電位電源の電位差よりも小さくすることにより、消費電力を低減することができる半導体装置を提供することを課題とする。本発明の半導体装置は、高電位電源と低電位電源から電位が供給されている。また、本発明の半導体装置は、入力ノードと出力ノードを有し、入力ノードに信号が入力されると、出力ノードから第1の電位の信号第1の信号の電位ともいうと第2の電位の信号第2の信号の信号の電位ともいうを出力する。本発明は、第1の電位の信号と第2の電位の信号の電位差を、高電位電源と低電位電源の電位差よりも小さくすることにより、消費電力を低減することを特徴とする。本発明の半導体装置は、直列に接続された第1のトランジスタ、第2のトランジスタ及び第3のトランジスタと、電位生成回路を有する。第1のトランジスタのソース電極及びドレイン電極の一方は、高電位電源に接続され、第3のトランジスタのゲート電極は、電位生成回路に接続され、第3のトランジスタのソース電極及びドレイン電極の一方は、第2のトランジスタのソース電極及びドレイン電極の一方に接続され、第3のトランジスタのソース電極及びドレイン電極の他方は、低電位電源に接続されている。そして、第1のトランジスタのゲート電極と第2のトランジスタのゲート電極に信号第1の信号が入力されると、第1のトランジスタのソース電極及びドレイン電極の他方と第2のトランジスタのソース電極及びドレイン電極の他方から信号第2の信号を出力する。上記構成において、第1のトランジスタはP型トランジスタであり、第2のトランジスタはN型トランジスタであり、第3のトランジスタはP型トランジスタである。本発明の半導体装置は、直列に接続された第1のトランジスタ、第2のトランジスタ及び第3のトランジスタと、電位生成回路を有する。第2のトランジスタのソース電極及びドレイン電極の一方は、低電位電源に接続され、第3のトランジスタのゲート電極は、電位生成回路に接続され、第3のトランジスタのソース電極及びドレイン電極の一方は、第1のトランジスタのソース電極及びドレイン電極の一方に接続され、第3のトランジスタのソース電極及びドレイン電極の他方は、高電位電源に接続されている。第1のトランジスタのゲート電極と第2のトランジスタのゲート電極に信号第1の信号が入力されると、第1のトランジスタのソース電極及びドレイン電極の他方と第2のトランジスタのソース電極及びドレイン電極の他方から信号第2の信号を出力する。上記構成において、第1のトランジスタはP型トランジスタであり、第2のトランジスタはN型トランジスタであり、第3のトランジスタはN型トランジスタである。本発明の半導体装置は、直列に接続された第1のトランジスタ、第2のトランジスタ、第3のトランジスタ及び第4のトランジスタと、電位生成回路を有する。第3のトランジスタのゲート電極と第4のトランジスタのゲート電極は、電位生成回路に接続され、第3のトランジスタのソース電極及びドレイン電極の一方は、第2のトランジスタのソース電極及びドレイン電極の一方に接続され、第3のトランジスタのソース電極及びドレイン電極の他方は、低電位電源に接続されている。第4のトランジスタのソース電極及びドレイン電極の一方は、第1のトランジスタのソース電極及びドレイン電極の一方に接続され、第4のトランジスタのソース電極及びドレイン電極の他方は、高電位電源に接続されている。第1のトランジスタのゲート電極と第2のトランジスタのゲート電極に信号第1の信号が入力されると、第1のトランジスタのソース電極及びドレイン電極の他方と第2のトランジスタのソース電極及びドレイン電極の他方から信号第2の信号を出力する。上記構成において、第1のトランジスタはP型トランジスタであり、第2のトランジスタはN型トランジスタであり、第3のトランジスタはP型トランジスタであり、第4のトランジスタはN型トランジスタである。本発明の半導体装置は、直列に接続された第1のトランジスタ及び第2のトランジスタと、直列に接続された第3のトランジスタ及び第4のトランジスタと、電位生成回路を有する。第1のトランジスタのソース電極及びドレイン電極の一方は、高電位電源に接続され、第2のトランジスタのソース電極及びドレイン電極の一方は、低電位電源に接続され、第2のトランジスタのゲート電極は、第3のトランジスタのソース電極及びドレイン電極の一方と第4のトランジスタのソース電極及びドレイン電極の一方に接続されている。第3のトランジスタのソース電極及びドレイン電極の他方は、高電位電源に接続され、第4のトランジスタのソース電極及びドレイン電極の他方は、電位生成回路に接続されている。第1のトランジスタのゲート電極と第3のトランジスタのゲート電極と第4のトランジスタのゲート電極に信号第1の信号が入力されると、第1のトランジスタのソース電極及びドレイン電極の他方と第2のトランジスタのソース電極及びドレイン電極の他方から信号第2の信号を出力する。上記構成において、第1のトランジスタはP型トランジスタであり、第2のトランジスタはP型トランジスタであり、第3のトランジスタはP型トランジスタであり、第4のトランジスタはN型トランジスタである。本発明の半導体装置は、直列に接続された第1のトランジスタ及び第2のトランジスタと、直列に接続された第3のトランジスタ及び第4のトランジスタと、電位生成回路を有する。第1のトランジスタのソース電極及びドレイン電極の一方は、高電位電源に接続され、第2のトランジスタのソース電極及びドレイン電極の一方は、低電位電源に接続され、第1のトランジスタのゲート電極は、第3のトランジスタのソース電極及びドレイン電極の一方と第4のトランジスタのソース電極及びドレイン電極の一方に接続されている。第3のトランジスタのソース電極及びドレイン電極の他方は、低電位電源に接続され、第4のトランジスタのソース電極及びドレイン電極の他方は、電位生成回路に接続されている。第1のトランジスタのゲート電極と第3のトランジスタのゲート電極と第4のトランジスタのゲート電極に信号第1の信号が入力されると、第1のトランジスタのソース電極及びドレイン電極の他方と第2のトランジスタのソース電極及びドレイン電極の他方から信号第2の信号を出力する。上記構成において、第1のトランジスタはN型トランジスタであり、第2のトランジスタはN型トランジスタであり、第3のトランジスタはN型トランジスタであり、第4のトランジスタはP型トランジスタである。本発明の半導体装置は、直列に接続された第1のトランジスタ及び第2のトランジスタと、直列に接続された第3のトランジスタ及び第4のトランジスタと、直列に接続された第5のトランジスタ及び第6のトランジスタと、電位生成回路を有する。第1のトランジスタのソース電極及びドレイン電極の一方は、高電位電源に接続され、第2のトランジスタのソース電極及びドレイン電極の一方は、低電位電源に接続されている。第2のトランジスタのゲート電極は、第3のトランジスタのソース電極及びドレイン電極の一方と第4のトランジスタのソース電極及びドレイン電極の一方に接続され、第3のトランジスタのソース電極及びドレイン電極の他方は、高電位電源に接続され、第4のトランジスタのソース電極及びドレイン電極の他方は、電位生成回路に接続されている。第1のトランジスタのゲート電極は、第5のトランジスタのソース電極及びドレイン電極の一方と第6のトランジスタのソース電極及びドレイン電極の一方に接続され、第5のトランジスタのソース電極及びドレイン電極の他方は、低電位電源に接続され、第6のトランジスタのソース電極及びドレイン電極の他方は、電位生成回路に接続されている。第3のトランジスタ乃至第6のトランジスタのゲート電極に信号第1の信号が入力されると、第1のトランジスタのソース電極及びドレイン電極の他方と第2のトランジスタのソース電極及びドレイン電極の他方から信号第2の信号を出力する。上記構成において、第1のトランジスタはN型トランジスタであり、第2のトランジスタはP型トランジスタであり、第3のトランジスタはP型トランジスタであり、第4のトランジスタはN型トランジスタであり、第5のトランジスタはN型トランジスタであり、第6のトランジスタはP型トランジスタである。本発明の半導体装置は、直列に接続された第1のトランジスタ及び第2のトランジスタと、1つ又は複数の減算用トランジスタ第3のトランジスタともいうを含む減算回路回路ともいうを有する。第1のトランジスタのソース電極及びドレイン電極の一方は、高電位電源に接続され、減算回路は、第2のトランジスタのソース電極及びドレイン電極の一方と低電位電源の間に設けられ、減算用トランジスタのゲート電極は、減算用トランジスタのドレイン電極に接続されている。第1のトランジスタのゲート電極と第2のトランジスタのゲート電極に信号第1の信号が入力されると、第1のトランジスタのソース電極及びドレイン電極の一方と第2のトランジスタのソース電極及びドレイン電極の他方から信号第2の信号を出力する。上記構成において、第1のトランジスタはP型トランジスタであり、第2のトランジスタはN型トランジスタであり、減算用トランジスタはN型トランジスタである。また、上記構成において、減算回路が含む複数の減算用トランジスタは直列に接続されている。そして、減算回路の一方の端子は第2のトランジスタのソース電極及びドレイン電極の一方に接続され、減算回路の他方の端子は低電位電源の電位に保たれている。本発明の半導体装置は、直列に接続された第1のトランジスタ及び第2のトランジスタと、1つ又は複数の減算用トランジスタ第3のトランジスタともいうを含む減算回路回路ともいうを有する。第2のトランジスタのソース電極及びドレイン電極の一方は、低電位電源に接続され、減算回路は、第1のトランジスタのソース電極及びドレイン電極の一方と高電位電源の間に設けられ、減算用トランジスタのゲート電極は、減算用トランジスタのドレイン電極に接続されている。第1のトランジスタのゲート電極と第2のトランジスタのゲート電極に信号第1の信号が入力されると、第1のトランジスタのソース電極及びドレイン電極の他方と第2のトランジスタのソース電極及びドレイン電極の他方から信号第2の信号を出力する。上記構成において、第1のトランジスタはP型トランジスタであり、第2のトランジスタはN型トランジスタであり、減算用トランジスタはP型トランジスタである。また、上記構成において、減算回路の一方の端子は第1のトランジスタのソース電極及びドレイン電極の一方に接続され、減算回路の他方の端子は高電位電源の電位に保たれている。本発明の半導体装置は、直列に接続された第1のトランジスタ及び第2のトランジスタと、1つ又は複数の第1の減算用トランジスタ第3のトランジスタともいうを含む第1の減算回路第1の回路ともいうと、1つ又は複数の第2の減算用トランジスタ第4のトランジスタともいうを含む第2の減算回路第2の回路ともいうを有する。第1の減算回路は、第2のトランジスタのソース電極及びドレイン電極の一方と低電位電源の間に設けられている。第2の減算回路は、第1のトランジスタのソース電極及びドレイン電極の一方と高電位電源の間に設けられている。減算用トランジスタのゲート電極は、減算用トランジスタのドレイン電極に接続されている。第1のトランジスタのゲート電極と第2のトランジスタのゲート電極に信号第1の信号が入力されると、第1のトランジスタのソース電極及びドレイン電極の他方と第2のトランジスタのソース電極及びドレイン電極の他方から信号第2の信号を出力する。上記構成において、第1のトランジスタはP型トランジスタであり、第2のトランジスタはN型トランジスタであり、第1の減算用トランジスタはN型トランジスタであり、第2の減算用トランジスタはP型トランジスタである。また、上記構成において、第1の減算回路の一方の端子は第1のトランジスタのソース電極及びドレイン電極の一方に接続され、第1の減算回路の他方の端子は低電位電源の電位に保たれている。また、第2の減算回路の一方の端子は第2のトランジスタのソース電極及びドレイン電極の一方に接続され、第2の減算回路の他方の端子は高電位電源の電位に保たれている。また、上記の減算回路を含む全ての構成において、減算回路が1つの減算用トランジスタを含む場合、減算回路の一方の端子とは、減算用トランジスタのソース電極及びドレイン電極の一方に相当する。また、減算回路の他方の端子とは、減算用トランジスタのソース電極及びドレイン電極の他方に相当する。また、減算回路が直列に接続された複数の減算用トランジスタを含む場合、減算回路の一方の端子とは、直列に接続された複数の減算用トランジスタのうち、一端に配置された減算用トランジスタのソース電極及びドレイン電極の一方に相当する。また、減算回路の他方の端子とは、直列に接続された複数の減算用トランジスタのうち、他端に配置された減算用トランジスタのソース電極及びドレイン電極の一方に相当する。また本発明の半導体装置が含む電位生成回路は、第1のスイッチ、第2のスイッチ、第1の容量素子、第2の容量素子及びバッファアンプを有する。第1のスイッチの一方のノードは、電位生成用の高電位電源に接続され、第1のスイッチの他方のノードは、第2のスイッチの一方のノードと第1の容量素子の一方のノードに接続され、第2のスイッチの他方のノードは、第2の容量素子の一方のノードとバッファアンプの入力端子に接続され、第2の容量素子の他方の端子は、低電位電源に接続されている。第1の容量素子の他方のノードに減算用信号第3の信号が入力されると、バッファアンプの出力ノードから、第4の信号を出力する。第4の信号の電位は、電位生成用の高電位電源の電位から減算用信号の電位を減算した電位である。上記構成において、電位生成用の高電位電源に接続された第1のスイッチの一方のノードは、電位生成用の高電位電源の電位第4の電位ともいうに保たれている。また本発明の半導体装置が含む電位生成回路は、電位生成回路は、直列に接続された複数の抵抗素子を有し、複数の抵抗素子の一端は、高電位電源に接続され、複数の抵抗素子の他端は、低電位電源に接続され、複数の抵抗素子から選択された2つの抵抗素子の接続点から、電位を出力する。上記構成を有する本発明の半導体装置において、高電位電源に接続されているノード、低電位電源に接続されているノードは、一定の電位に保たれている。つまり、高電位電源第1の電源ともいうに接続されているノードは、高電位電源の電位第1の電位ともいうに保たれている。また、低電位電源第2の電源ともいうに接続されているノードは、低電位電源の電位第2の電位ともいうに保たれている。また、本発明の半導体装置が含む電位生成回路は、高電位電源の電位と低電位電源の電位とは異なる電位第3の電位ともいうを生成する。また本発明の電子機器は、上記のいずれかの構成の本発明の半導体装置を用いたものである。上記構成を有する本発明により、出力ノードから出力される2つの信号の電位差を、高電位電源と低電位電源の電位差よりも小さくすることができる。その結果、消費電力を低減することができる。本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面と以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。また、以下の説明において、高電位電源はVDD、低電位電源はVSSと表記することがある。また、入力ノードは図面ではINと表記し、出力ノードは図面ではOUTと表記する。実施の形態1本発明の半導体装置である信号出力回路10の構成について、図面を参照して説明する。信号出力回路10は、入力ノード入力端子ともよぶに信号が入力されると、出力ノード出力端子ともよぶから信号を出力する。本発明の信号出力回路10は、直列に接続されたトランジスタ11、トランジスタ12及びトランジスタ13と、電位生成回路14a回路ともいうを有する図1A参照。トランジスタ11はP型トランジスタであり、トランジスタ12はN型トランジスタであり、トランジスタ13はP型トランジスタである。電位生成回路14aは、高電位電源や低電位電源の電位とは異なる電位Vaを生成し、生成した電位Vaをトランジスタ13に出力する。トランジスタ11のソース電極及びドレイン電極の一方は、高電位電源に接続されている。トランジスタ13のゲート電極は、電位生成回路14aに接続され、トランジスタ13のソース電極及びドレイン電極の一方は、トランジスタ12のソース電極及びドレイン電極の一方に接続され、トランジスタ13のソース電極及びドレイン電極の他方は、低電位電源に接続されている。信号出力回路10の入力ノードは、トランジスタ11のゲート電極とトランジスタ12のゲート電極である。信号出力回路10の出力ノードは、トランジスタ11のソース電極及びドレイン電極の一方とトランジスタ12のソース電極及びドレイン電極の一方である。次に、上記構成を有する信号出力回路10の動作について説明する。以下の説明では、高電位電源は10V、低電位電源は0V、Vaは4V、トランジスタ13のしきい値は-1Vとする。またHレベルの信号の電位は10V、Lレベルの信号の電位は0Vとする。信号出力回路10の入力ノードにHレベルの信号が入力されると、トランジスタ11はオフ、トランジスタ12はオンになる。また、トランジスタ13のゲート電極の電位はVaここでは4Vであり、ドレイン電極の電位は0Vであり、トランジスタ13のしきい値電圧は-1Vであるので、トランジスタ13のソース電極の電位は5Vとなる。そうすると、信号出力回路10は、出力ノードから、5Vの信号を出力する。信号出力回路10の入力ノードにLレベルの信号が入力されると、トランジスタ11はオン、トランジスタ12はオフになり、信号出力回路10は、出力ノードから、VDDの電位と同じ10Vの信号を出力する。上記構成を有する信号出力回路10は、出力ノードから出力される2つの信号の電位差上記の例では5Vを、高電位電源と低電位電源の電位差上記の例では10Vよりも小さくすることができる。その結果、消費電力を低減することができる。本発明の信号出力回路10は、直列に接続されたトランジスタ11、トランジスタ12及びトランジスタ15と、電位生成回路14b回路ともいうを有する図1B参照。トランジスタ11はP型トランジスタであり、トランジスタ12はN型トランジスタであり、トランジスタ15はN型トランジスタである。電位生成回路14bは、高電位電源や低電位電源の電位とは異なる電位Vbを生成し、生成した電位Vbをトランジスタ15に出力する。トランジスタ12のソース電極及びドレイン電極の一方は、低電位電源に接続されている。トランジスタ15のゲート電極は、電位生成回路14bに接続され、トランジスタ15のソース電極及びドレイン電極の一方は、トランジスタ11のソース電極及びドレイン電極の一方に接続され、トランジスタ15のソース電極及びドレイン電極の他方は、高電位電源に接続されている。信号出力回路10の入力ノードは、トランジスタ11のゲート電極とトランジスタ12のゲート電極である。信号出力回路10の出力ノードは、トランジスタ11のソース電極及びドレイン電極の一方とトランジスタ12のソース電極及びドレイン電極の一方である。次に、上記構成を有する信号出力回路10の動作について説明する。以下の説明では、高電位電源は16V、低電位電源は0V、Vbは10V、トランジスタ15のしきい値は1Vとする。またHレベルの信号の電位は16V、Lレベルの信号の電位は0Vとする。信号出力回路10の入力ノードにHレベルの信号が入力されると、トランジスタ11はオフ、トランジスタ12はオンになり、信号出力回路10の出力ノードから、VSSの電位と同じ0Vの信号が出力される。信号出力回路10の入力ノードにLレベルの信号が入力されると、トランジスタ11はオン、トランジスタ12はオフになる。また、トランジスタ15のゲート電極の電位はVbここでは10Vであり、ドレイン電極の電位は16Vであり、トランジスタ15のしきい値電圧は1Vであるので、トランジスタ15のソース電極の電位は9Vとなる。そうすると、信号出力回路10は、出力ノードから、9Vの信号を出力する。上記構成を有する信号出力回路10は、出力ノードから出力される2つの信号の電位差上記の例では9Vを、高電位電源と低電位電源の電位差上記の例では16Vよりも小さくすることができる。その結果、消費電力を低減することができる。本発明の信号出力回路10は、直列に接続されたトランジスタ11、トランジスタ12、トランジスタ13及びトランジスタ15と、電位生成回路14a第1の回路14aともいう、電位生成回路14b第2の回路14bともいうを有する図2参照。トランジスタ11はP型トランジスタであり、トランジスタ12はN型トランジスタであり、トランジスタ13はP型トランジスタであり、トランジスタ15はN型トランジスタである。電位生成回路14aは、低電位電源の電位とは異なる電位Vaを生成し、生成した電位Vaをトランジスタ13に出力する。電位生成回路14bは、高電位電源とは異なる電位Vbを生成し、生成した電位Vbをトランジスタ15に出力する。上記の図2に示す信号出力回路10の構成は、上記の図1Aに示す信号出力回路10と図1Bに示す信号出力回路10を組み合わせた構成である。そのため、上記の図2に示す信号出力回路10の動作の説明は省略する。次に、複数本x本、xは自然数の配線L1~Lxに対応して、複数の信号出力回路10が設けられる場合について説明する図3参照。なお、複数本の配線とは、例えば、ソース線やゲート線であり、複数の信号出力回路10はソースドライバやゲートドライバ内に設けられる。また、以下の説明では、図2に示す構成の信号出力回路10が複数設けられる場合について説明する。複数の信号出力回路10を設ける場合、複数本の配線L1~Lxの各々に対応して設けるのは、トランジスタ11、12を含むインバータ61のみとするとよい。そして、複数のインバータ61において、トランジスタ13、15と電位生成回路14a、電位生成回路14bを共有するとよい。そうすれば、素子の個数を減らすことができる。なお、上記の形態では、複数本の配線L1~Lxに対応して、トランジスタ13、15と電位生成回路14a、電位生成回路14bを設けているが、本発明はこの形態に制約されない。複数本の配線L1~Lxを複数のグループに分けて、複数のグループ毎に、トランジスタ13、15と電位生成回路14a、電位生成回路14bを設けてもよい。上記の図1~3に示す本発明の信号出力回路は、出力ノードから出力される2つの信号の電位差を、高電位電源と低電位電源の電位差よりも小さくすることができる。その結果、消費電力を低減することができる。なお、出力ノードから出力される2つの信号の電位差を、高電位電源と低電位電源の電位差よりも小さくするために、シリーズレギュレータやチャージポンプ等の出力電流能力の高い電源回路を用いる手法があるが、この手法だと、電力効率が充分ではなく、消費電力の低減効果が薄れてしまう。しかし、上記の図1~3に示す本発明の信号出力回路は、電力損失が小さく、なおかつ消費電力を低減することができる。実施の形態2本発明の半導体装置である信号出力回路10は、直列に接続されたトランジスタ21及びトランジスタ22と、直列に接続されたトランジスタ23及びトランジスタ24と、電位生成回路14aを有する図4A参照。トランジスタ21はP型トランジスタであり、トランジスタ22はP型トランジスタであり、トランジスタ23はP型トランジスタであり、トランジスタ24はN型トランジスタである。電位生成回路14aは、高電位電源や低電位電源の電位とは異なる電位Vaを生成し、生成した電位Vaをトランジスタ24に出力する。トランジスタ21のソース電極及びドレイン電極の一方は、高電位電源に接続されている。トランジスタ22のソース電極及びドレイン電極の一方は、低電位電源に接続されている。トランジスタ22のゲート電極は、トランジスタ23のソース電極及びドレイン電極の一方と、トランジスタ24のソース電極及びドレイン電極の一方に接続されている。トランジスタ23のソース電極及びドレイン電極の他方は、高電位電源に接続されている。トランジスタ24のソース電極及びドレイン電極の他方は、電位生成回路14aに接続されている。信号出力回路10の入力ノードは、トランジスタ21のゲート電極とトランジスタ23のゲート電極とトランジスタ24のゲート電極である。信号出力回路10の出力ノードは、トランジスタ21のソース電極及びドレイン電極の一方とトランジスタ22のソース電極及びドレイン電極の一方である。次に、上記構成を有する信号出力回路10の動作について説明する。以下の説明では、高電位電源は10V、低電位電源は0V、Vaは4V、トランジスタ22のしきい値電圧は-1Vとする。またHレベルの信号の電位は10V、Lレベルの信号の電位は0Vとする。信号出力回路10の入力ノードにHレベルの信号が入力されると、トランジスタ21はオフ、トランジスタ23はオフ、トランジスタ24はオンになる。また、トランジスタ24を介して、電位Vaここでは4Vがトランジスタ22のゲート電極に与えられる。トランジスタ22のゲート電極の電位は4Vであり、ドレイン電極の電位は0Vであり、そのしきい値電圧は-1Vであるので、トランジスタ22のソース電極は5Vとなる。そうすると、信号出力回路10は、出力ノードから、5Vの信号を出力する。信号出力回路10の入力ノードにLレベルの信号が入力されると、トランジスタ21はオン、トランジスタ23はオン、トランジスタ24はオフになる。また、トランジスタ23を介して、高電位電源の電位がトランジスタ22のゲート電極に与えられ、トランジスタ22はオフになる。従って、信号出力回路10は、出力ノードから、VDDの電位と同じ10Vの信号を出力する。上記構成を有する信号出力回路10は、出力ノードから出力される2つの信号の電位差上記の例では5Vを、高電位電源と低電位電源の電位差上記の例では10Vよりも小さくすることができる。その結果、消費電力を低減することができる。本発明の信号出力回路10は、直列に接続されたトランジスタ21及びトランジスタ22と、直列に接続されたトランジスタ25及びトランジスタ26と、電位生成回路14bを有する図4B参照。トランジスタ21はN型トランジスタであり、トランジスタ22はN型トランジスタであり、トランジスタ25はN型トランジスタであり、トランジスタ26はP型トランジスタである。電位生成回路14bは、高電位電源や低電位電源の電位とは異なる電位Vbを生成し、生成した電位Vbをトランジスタ26に出力する。トランジスタ21のソース電極及びドレイン電極の一方は、高電位電源に接続されている。トランジスタ22のソース電極及びドレイン電極の一方は、低電位電源に接続されている。トランジスタ21のゲート電極は、トランジスタ25のソース電極及びドレイン電極の一方と、トランジスタ26のソース電極及びドレイン電極の一方に接続されている。トランジスタ25のソース電極及びドレイン電極の他方は、低電位電源に接続されている。トランジスタ26のソース電極及びドレイン電極の他方は、電位生成回路14bに接続されている。信号出力回路10の入力ノードは、トランジスタ22のゲート電極とトランジスタ25のゲート電極とトランジスタ26のゲート電極である。信号出力回路10の出力ノードは、トランジスタ21のソース電極及びドレイン電極の他方とトランジスタ22のソース電極及びドレイン電極の他方である。次に、上記構成を有する信号出力回路10の動作について説明する。以下の説明では、高電位電源は16V、低電位電源は0V、Vbは10V、トランジスタ21のしきい値電圧は1Vとする。またHレベルの信号の電位は16V、Lレベルの信号の電位は0Vとする。信号出力回路10の入力ノードにHレベルの信号が入力されると、トランジスタ22はオン、トランジスタ25はオン、トランジスタ26はオフになる。また、トランジスタ25を介して、低電位電源の電位がトランジスタ21のゲート電極に与えられ、トランジスタ21はオフになる。そうすると、信号出力回路10は、出力ノードから、VSSの電位と同じ0Vの信号を出力する。信号出力回路10の入力ノードにLレベルの信号が入力されると、トランジスタ22はオフ、トランジスタ25はオフ、トランジスタ26はオンになる。また、トランジスタ26を介して、電位Vbここでは10Vがトランジスタ21のゲート電極に与えられる。トランジスタ21のゲート電極の電位は10Vであり、ドレイン電極の電位は16Vであり、そのしきい値電圧は1Vであるので、トランジスタ21のソース電極は9Vとなる。従って、信号出力回路10は、出力ノードから、9Vの信号を出力する。上記構成を有する信号出力回路10は、出力ノードから出力される2つの信号の電位差上記の例では9Vを、高電位電源と低電位電源の電位差上記の例では16Vよりも小さくすることができる。その結果、消費電力を低減することができる。本発明の信号出力回路10は、直列に接続されたトランジスタ21及びトランジスタ22と、直列に接続されたトランジスタ23及びトランジスタ24と、直列に接続されたトランジスタ25及びトランジスタ26と、電位生成回路14a第1の回路14aともいう、電位生成回路14b第2の回路14bともいうを有する図5参照。トランジスタ21はN型トランジスタであり、トランジスタ22はP型トランジスタであり、トランジスタ23はP型トランジスタであり、トランジスタ24はN型トランジスタであり、トランジスタ25はN型トランジスタであり、トランジスタ26はP型トランジスタである。電位生成回路14aは、高電位電源や低電位電源の電位とは異なる電位Vaを生成し、電位Vaをトランジスタ24に出力する。電位生成回路14bは、高電位電源や低電位電源の電位とは異なる電位Vbを生成し、電位Vbをトランジスタ26に出力する。トランジスタ21のソース電極及びドレイン電極の一方は、高電位電源に接続されている。トランジスタ22のソース電極及びドレイン電極の一方は、低電位電源に接続されている。トランジスタ22のゲート電極は、トランジスタ23のソース電極及びドレイン電極の一方と、トランジスタ24のソース電極及びドレイン電極の一方に接続されている。トランジスタ23のソース電極及びドレイン電極の他方は、高電位電源に接続されている。トランジスタ24のソース電極及びドレイン電極の他方は、電位生成回路14aに接続されている。トランジスタ21のゲート電極は、トランジスタ25のソース電極及びドレイン電極の一方と、トランジスタ26のソース電極及びドレイン電極の一方に接続されている。トランジスタ25のソース電極及びドレイン電極の他方は、低電位電源に接続されている。トランジスタ26のソース電極及びドレイン電極の他方は、電位生成回路14bに接続されている。信号出力回路10の入力ノードは、トランジスタ23、トランジスタ24、トランジスタ25及びトランジスタ26のゲート電極である。信号出力回路10の出力ノードは、トランジスタ21のソース電極及びドレイン電極の一方とトランジスタ22のソース電極及びドレイン電極の一方である。次に、上記構成を有する信号出力回路10の動作について説明する。以下の説明では、高電位電源は16V、低電位電源は0V、Vaは2V、Vbは10V、トランジスタ21のしきい値電圧は1V、トランジスタ22のしきい値電圧は-1Vとする。信号出力回路10の入力ノードにHレベルの信号が入力されると、トランジスタ23はオフ、トランジスタ24はオン、トランジスタ25はオン、トランジスタ26はオフになる。また、トランジスタ25を介して、低電位電源の電位がトランジスタ21のゲート電極に与えられ、トランジスタ21はオフになる。また、トランジスタ24を介して、電位Vaここでは2Vがトランジスタ22のゲート電極に与えられる。トランジスタ22のゲート電極の電位が2Vであり、ドレイン電極の電位が0Vであり、トランジスタ22のしきい値電圧が-1Vであるので、トランジスタ22のソース電極の電位は3Vとなる。そうすると、信号出力回路10は、出力ノードから、3Vの信号を出力する。信号出力回路10の入力ノードにLレベルの信号が入力されると、トランジスタ23はオン、トランジスタ24はオフ、トランジスタ25はオフ、トランジスタ26はオンになる。また、トランジスタ23を介して、高電位電源の電位がトランジスタ22のゲート電極に与えられ、トランジスタ22はオフになる。また、トランジスタ26を介して、電位Vbここでは10Vがトランジスタ21のゲート電極に与えられる。トランジスタ21のゲート電極の電位が10Vであり、ドレイン電極の電位が16Vであり、そのしきい値電圧が1Vであることから、トランジスタ21のソース電極は9Vとなる。従って、信号出力回路10は、出力ノードから、9Vの信号を出力する。上記構成を有する信号出力回路10は、出力ノードから出力される2つの信号の電位差上記の例では9Vを、高電位電源と低電位電源の電位差上記の例では16Vよりも小さくすることができる。その結果、消費電力を低減することができる。なお、上記の図4AB、図5に示す構成の信号出力回路10を複数設ける場合、電位生成回路14a、14bは、各信号出力回路10に設ける必要はなく、複数の信号出力回路10で共有するとよい。そうすれば、素子の個数を減らすことができる。また、出力ノードから出力される2つの信号の電位差を、高電位電源と低電位電源の電位差よりも小さくするために、シリーズレギュレータやチャージポンプ等の出力電流能力の高い電源回路を用いる手法があるが、この手法だと、電力効率が充分ではなく、消費電力の低減効果が薄れてしまう。しかし、図4、5に示す本発明の信号出力回路は、電力損失が小さく、なおかつ、消費電力を低減することができる。実施の形態3本発明の半導体装置である信号出力回路10は、直列に接続されたトランジスタ31及びトランジスタ32と、1つ又は複数の減算用トランジスタを含む減算回路35を有する図6A参照。トランジスタ31はP型トランジスタであり、トランジスタ32はN型トランジスタであり、減算回路35が含む1つ又は複数の減算用トランジスタはN型トランジスタである。図示する構成では、減算回路35は、直列に接続された2つの減算用トランジスタ33、34を含む。トランジスタ31のソース電極及びドレイン電極の一方は、高電位電源に接続されている。減算回路35は、トランジスタ32のソース電極及びドレイン電極の一方と低電位電源の間に設けられている。減算用トランジスタ33のゲート電極は、減算用トランジスタ33のソース電極及びドレイン電極の一方に接続されている。減算用トランジスタ34のゲート電極は、減算用トランジスタ34のソース電極及びドレイン電極の一方に接続されている。信号出力回路10の入力ノードは、トランジスタ31のゲート電極とトランジスタ32のゲート電極である。信号出力回路10の出力ノードは、トランジスタ31のソース電極及びドレイン電極の他方とトランジスタ32のソース電極及びドレイン電極の他方である。次に、上記構成を有する信号出力回路10の動作について説明する。以下の説明では、高電位電源は10V、低電位電源は0V、トランジスタ33のしきい値電圧は2V、トランジスタ34のしきい値電圧は2Vとする。またHレベルの信号の電位は10V、Lレベルの信号の電位は0Vとする。信号出力回路10の入力ノードにHレベルの信号が入力されると、トランジスタ31はオフ、トランジスタ32はオンになる。トランジスタ34のソース電極の電位は0Vであり、そのしきい値電圧は2Vであるので、トランジスタ34のドレイン電極の電位は2Vとなる。また、トランジスタ33のソース電極の電位は2Vであり、そのしきい値電圧は2Vであるので、トランジスタ33のドレイン電極の電位は4Vとなる。そうすると、信号出力回路10は出力ノードから4Vの信号を出力する。信号出力回路10の入力ノードにLレベルの信号が入力されると、トランジスタ31はオン、トランジスタ32はオフになり、信号出力回路10は、出力ノードから、VDDの電位と同じ10Vの信号を出力する。上記構成を有する信号出力回路10は、出力ノードから出力される2つの信号の電位差上記の例では6Vを、高電位電源と低電位電源の電位差上記の例では10Vよりも小さくすることができる。その結果、消費電力を低減することができる。本発明の信号出力回路10は、直列に接続されたトランジスタ31及びトランジスタ32と、1つ又は複数の減算用トランジスタを含む減算回路38を有する図6B参照。トランジスタ31はP型トランジスタであり、トランジスタ32はN型トランジスタであり、減算回路38が含む1つ又は複数の減算用トランジスタはP型トランジスタである。図示する構成では、減算回路38は、直列に接続された2つの減算用トランジスタ36、37を含む。トランジスタ32のソース電極及びドレイン電極の一方は、低電位電源に接続されている。減算回路38は、トランジスタ31のソース電極及びドレイン電極の一方と高電位電源の間に設けられている。減算用トランジスタ36のゲート電極は、減算用トランジスタ36のソース電極及びドレイン電極の一方に接続されている。減算用トランジスタ37のゲート電極は、減算用トランジスタ37のソース電極及びドレイン電極の一方に接続されている。信号出力回路10の入力ノードは、トランジスタ31のゲート電極とトランジスタ32のゲート電極である。信号出力回路10の出力ノードは、トランジスタ31のソース電極及びドレイン電極の他方とトランジスタ32のソース電極及びドレイン電極の他方である。次に、上記構成を有する信号出力回路10の動作について説明する。以下の説明では、高電位電源は10V、低電位電源は0V、トランジスタ36のしきい値電圧は-2V、トランジスタ37のしきい値電圧は-2Vとする。またHレベルの信号の電位は10V、Lレベルの信号の電位は0Vとする。信号出力回路10の入力ノードにHレベルの信号が入力されると、トランジスタ31はオフ、トランジスタ32はオンになり、信号出力回路10は、出力ノードから、VSSの電位と同じ0Vの信号を出力する。信号出力回路10の入力ノードにLレベルの信号が入力されると、トランジスタ31はオン、トランジスタ32はオフになる。トランジスタ36のソース電極の電位は10Vであり、そのしきい値電圧は-2Vであるので、トランジスタ36のドレイン電極の電位は8Vとなる。また、トランジスタ37のソース電極の電位は8Vであり、そのしきい値電圧は-2Vであるので、トランジスタ37のドレイン電極の電位は6Vとなる。そうすると、信号出力回路10は、出力ノードから6Vの信号を出力する。上記構成を有する信号出力回路10は、出力ノードから出力される2つの信号の電位差上記の例では4Vを、高電位電源と低電位電源の電位差上記の例では10Vよりも小さくすることができる。その結果、消費電力を低減することができる。本発明の信号出力回路10は、直列に接続されたトランジスタ31及びトランジスタ32、1つ又は複数の減算用トランジスタを含む減算回路35、1つ又は複数の減算用トランジスタを含む減算回路38を有する図7参照。図示する構成では、減算回路35は、直列に接続された2つの減算用トランジスタ33、34を含み、減算回路38は、直列に接続された2つの減算用トランジスタ36、37を含む。減算回路35は、トランジスタ32のソース電極及びドレイン電極の一方と低電位電源の間に設けられている。また、減算回路38は、トランジスタ31のソース電極及びドレイン電極の一方と高電位電源の間に設けられている。上記の図7に示す信号出力回路10の構成は、上記の図6Aの信号出力回路10と図6Bの信号出力回路10を組み合わせた構成である。そのため、上記の図7の信号出力回路10の動作の説明は省略する。なお、上記の図6AB、図7に示す信号出力回路10は、電位生成回路14a、14bとして用いることができる。次に、複数本x本、xは自然数の配線L1~Lxに対応して、複数の信号出力回路10が設けられる場合について説明する図8参照。なお、複数本の配線とは、例えば、ソース線やゲート線であり、複数の信号出力回路10はソースドライバやゲートドライバ内に設けられる。また、以下の説明では、図7に示す信号出力回路10が複数設けられる場合について説明する。複数の信号出力回路10を設ける場合、複数本の配線L1~Lxの各々に対応して設けるのは、トランジスタ31、32を含むインバータ61のみとするとよい。そして、複数のインバータ61において、トランジスタ33、34を含む減算回路35、トランジスタ36、37を含む減算回路38を共有するとよい。そうすれば、素子の個数を減らすことができる。なお、上記の形態では、複数本の配線L1~Lxに対応して、減算回路35、38を設けているが、本発明はこの形態に制約されない。複数本の配線L1~Lxを複数のグループに分けて、複数のグループ毎に、減算回路35、38を設けてもよい。上記の図6~8に示す本発明の信号出力回路は、出力ノードから出力される2つの信号の電位差を、高電位電源と低電位電源の電位差よりも小さくすることができる。その結果、消費電力を低減することができる。なお、出力ノードから出力される2つの信号の電位差を、高電位電源と低電位電源の電位差よりも小さくするために、シリーズレギュレータやチャージポンプ等の出力電流能力の高い電源回路を用いる手法があるが、この手法だと、電力効率が充分ではなく、消費電力の低減効果が薄れてしまう。しかし、図6~8に示す本発明の信号出力回路は、電力損失が小さく、なおかつ消費電力を低減することができる。また、図6~8に示す本発明の信号出力回路は、実施の形態1、2に示す構成と比較すると、電位生成回路を作成する必要がないという利点がある。実施の形態4本発明の半導体装置は、トランジスタ201~209を有する図9参照。トランジスタ201、203~205、207、209はP型トランジスタであり、トランジスタ202、206、208はN型トランジスタである。次に、上記構成を有する半導体装置の動作について説明する。以下の説明では、低電位電源は0Vとし、トランジスタ203~205、209のしきい値電圧は同じ値|VTHa|とする。入力ノードにHレベルの信号が入力されると、トランジスタ201はオフ、トランジスタ202はオン、トランジスタ207はオフ、トランジスタ208はオンになる。トランジスタ206のドレイン電極は、高電位電源VDDから、トランジスタ203~205のしきい値電圧を減算した値VDD-|VTHa|-|VTHa|-|VTHa|の電位となり、この電位が、トランジスタ209のゲート電極に与えられる。トランジスタ209のドレイン電極は低電位電源と同電位0Vであるので、トランジスタ209のソース電極はVDD-|VTHa|-|VTHa|の値の電位となり、出力ノードから、VDD-|VTHa|-|VTHa|の電位の信号を出力する。また、入力ノードにLレベルの信号が入力されると、トランジスタ201はオン、トランジスタ202はオフ、トランジスタ207はオン、トランジスタ208はオフになり、出力ノードから、高電位電源VDDと同電位の信号を出力する。また上記とは異なる本発明の半導体装置は、トランジスタ210~218を有する図10参照。トランジスタ210、212、217はP型トランジスタであり、トランジスタ211、213~216、218はN型トランジスタである。次に、上記構成を有する半導体装置の動作について説明する。以下の説明では、トランジスタ213~215、216のしきい値電圧は同じ値VTHbとする。入力ノードにHレベルの信号が入力されると、トランジスタ210はオフ、トランジスタ211はオン、トランジスタ217はオフ、トランジスタ218はオンになる。そうすると、出力ノードから、低電位電源VSSと同電位の信号を出力する。また、入力ノードにLレベルの信号が入力されると、トランジスタ210はオン、トランジスタ211はオフ、トランジスタ217はオン、トランジスタ218はオフになる。トランジスタ212のドレイン電極は、高電位電源VDDにトランジスタ213~215のしきい値電圧を加算した値VDDVTHbVTHbVTHbの電位となり、この電位が、トランジスタ216のゲート電極に与えられる。そうすると、トランジスタ216のソース電極は、VDDVTHbVTHbの値の電位となり、出力ノードから、VDDVTHbVTHbの電位の信号を出力する。また上記とは異なる本発明の半導体装置は、トランジスタ220~234を有する図11参照。トランジスタ220、222、226~229、232、234はP型トランジスタであり、トランジスタ221、223~225、230、231、233はN型トランジスタである。次に、上記構成を有する半導体装置の動作について説明する。以下の説明では、トランジスタ223~225、231のしきい値電圧は同じ値|VTHa|とする。トランジスタ226~229、234のしきい値電圧は同じ値VTHbとする。入力ノードにHレベルの信号が入力されると、トランジスタ220はオフ、トランジスタ221はオン、トランジスタ232はオフ、トランジスタ222はオンになる。トランジスタ230のドレイン電極は、高電位電源VDDから、トランジスタ226~229のしきい値電圧を減算した値VDD-|VTHa|-|VTHa|-|VTHa|-|VTHa|の電位となり、この電位が、トランジスタ234のゲート電極に与えられる。トランジスタ234のドレイン電極は低電位電源と同電位0Vであり、トランジスタ234のソース電極はVDD-|VTHa|-|VTHa|-|VTHa|の値の電位となり、出力ノードから、VDD-|VTHa|-|VTHa|-|VTHa|の電位の信号を出力する。また、入力ノードにLレベルの信号が入力されると、トランジスタ220はオン、トランジスタ221はオフ、トランジスタ232はオン、トランジスタ222はオフになる。トランジスタ222のドレイン電極は、高電位電源VDDにトランジスタ223~225のしきい値電圧を加算した値VDDVTHbVTHbVTHbの電位となり、この電位が、トランジスタ231のゲート電極に与えられる。そうすると、トランジスタ231のソース電極は、VDDVTHbVTHbの値の電位となり、出力ノードから、VDDVTHbVTHbの電位の信号を出力する。なお、トランジスタ203~205、トランジスタ213~215、トランジスタ223~225、トランジスタ226~229の各々は、ゲート電極とドレイン電極が接続されたトランジスタである。これらのトランジスタは、高電位電源の電位よりも低い電位又は高い電位を生成するために設けられており、その個数は特に制約されない。実施の形態5本発明の半導体装置の構成要素である電位生成回路の構成について、図12を参照して説明する。電位生成回路14は、スイッチ51、52、容量素子53、54、回路55を有する図12A参照。スイッチ51、52は、スイッチング機能がある素子であり、例えば、トランジスタ、アナログスイッチである。回路55は、入力インピーダンスが高く、入力ノードから入力される電位と、出力ノードから出力する電位が等しい回路であり、例えば、バッファアンプである。バッファアンプは、入力端子、反転入力端子及び出力端子の3つの端子を有し、反転入力端子と出力端子は互いに接続されている。スイッチ51の一方のノードは、電位生成用の高電位電源VDDに接続されている。スイッチ51の他方のノードは、スイッチ52の一方のノードと容量素子53の一方のノードに接続されている。スイッチ52の他方のノードは、容量素子54の一方のノードと回路55の入力ノードに接続されている。容量素子54の他方のノードは、低電位電源VSSに接続されている。容量素子53の他方のノードには、減算用信号Sigが入力される。スイッチ51には電位V1の信号が入力され、スイッチ52には電位V2の信号が入力される。次に、上記構成を有する電位生成回路14の動作について説明する図12B参照。なお、スイッチ51、52はHレベルの電位VHの信号が入力されるとオン導通状態になり、Lレベルの電位VLの信号が入力されるとオフ非導通状態になるとする。スイッチ51がオン、スイッチ52がオフ、減算用信号の電位がVaの期間期間T1では、スイッチ51とスイッチ52の接続点の電位は、電位生成用の高電位電源VDDから、VDD-Va-VSSの電位に向かって徐々に下がっている。次に、スイッチ51がオフ、スイッチ52がオフ、減算用信号の電位がVaの期間期間T2でも、スイッチ51とスイッチ52の接続点の電位は、期間T1における動作を引き続き行っており、電位生成用の高電位電源VDDから、VDD-Va-VSSの電位に向かって下降する。そして、減算用信号の電位がVaからVSSに変わるころに、スイッチ51とスイッチ52の接続点の電位は、VDD-Va-VSSとなる。続いて、スイッチ51がオフ、スイッチ52がオン、減算用信号の電位がVSSの期間期間T3では、期間T2において生成されたVDD-Va-VSSの電位が、回路55の入力ノードに入力される。そして、回路55は出力ノードから、VDD-Va-VSSの電位を出力する。実施の形態6本発明の半導体装置の構成要素である電位生成回路の構成について、図13を参照して説明する。電位生成回路14は、直列に接続された複数の抵抗素子を有する。直列に接続された複数の抵抗素子の一端は高電位電源VDDに接続され、他端は低電位電源VSSに接続される。電位生成回路14は、複数の抵抗素子から選択された2つの抵抗素子の接続点から、電位を出力する。上記構成は、抵抗分割を利用した回路であり、高電位電源又は低電位電源の電位を用いて、新たな電位を生成する。図示する構成では、電位生成回路14は、直列に接続された抵抗素子56、57を有する。そして、抵抗素子56の一方のノードは高電位電源に接続され、抵抗素子57の一方のノードは低電位電源に接続されている。そして、抵抗素子56の他方のノードと抵抗素子57の他方のノードの接続点から、電位を出力する。実施の形態7本発明の半導体装置の構成要素である電位生成回路14の構成について、図21を参照して説明する。電位生成回路14は、電源301~303、トランジスタ304~310、抵抗素子312~314を有する。電源301、302は固定電源であり、電源303は可変電源である。トランジスタ304、307、308はP型トランジスタであり、トランジスタ305、306、309、310はN型トランジスタである。トランジスタ305とトランジスタ306、トランジスタ307とトランジスタ308、トランジスタ309とトランジスタ310はカレントミラー回路を構成する。カレントミラー回路を構成する2つのトランジスタの電流値は同じ値となる。また、電源301からは電位Vaが出力され、電源302からは電位Vbが出力され、電源303からは電位Vcが出力される電位Va、VbはVa>Vbを満たす。次に、上記構成を有する電位生成回路14の動作について以下に説明する。以下の説明では、トランジスタ304、307、308のしきい値電圧は全て同じ値|VTHa|とし、トランジスタ305、306、309、310のしきい値電圧も全て同じ値VTHbとする。また、抵抗素子312、313の抵抗値はR1、抵抗素子314の抵抗値はR2とする。トランジスタ304のゲート電極は、電位Vbと同電位であるので、トランジスタ304のドレイン電極は、電位Vbにしきい値電圧を加算した電位Vb|VTHa|となる。また、トランジスタ307のソース電極は、電位Vbと同電位であるので、トランジスタ307のドレイン電極とゲート電極は、電位Vbからしきい値電圧を減算した電位Vb-|VTHa|となる。また、トランジスタ308のゲート電極は、Vb-|VTHa|であるので、トランジスタ308のソース電極は、ゲート電極の電位からしきい値電圧を減算した電位Vbとなる。そして、抵抗素子313の一方のノードに電位Vaが与えられ、他方のノードには電位Vbが与えられ、抵抗素子313の電流値は、電位Vaから電位Vbを減算した値を抵抗値R1で割った値Va-Vb/R1となる。抵抗素子313、トランジスタ309、310の電流値は同じ値であり、抵抗素子314の一方のノードの電位はVcであるので、抵抗素子314の他方のノードの電位は、Vc-Va-Vb×R2/R1となる。このように、電位生成回路14は、電位Va、Vbとは異なる、新たな電位Vc-Va-Vb×R2/R1を生成することができる。また、電位生成回路14が生成する電位は、トランジスタのしきい値電圧の値は関係ないため、トランジスタのしきい値電圧のバラツキによる影響を受けることがない。実施の形態8本発明の半導体装置の構成要素である信号出力回路の構成について、図22を参照して説明する。信号出力回路は、トランジスタ360~364と電位生成回路14を有する。トランジスタ360~362、364はN型トランジスタであり、トランジスタ363はP型トランジスタである。また、信号出力回路は、入力ノードに信号が入力されると、出力ノードから信号を出力する。次に、電位生成回路14について、図22を参照して説明する。電位生成回路14は、電源321~325、トランジスタ340~359、抵抗素子371~375を有する。電源321、322は固定電源であり、電源323~325は可変電源である。トランジスタ340、343、344、350~359はP型トランジスタであり、トランジスタ341、342、346~349はN型トランジスタである。トランジスタ341とトランジスタ342、トランジスタ343とトランジスタ344、トランジスタ345~349、トランジスタ350とトランジスタ353、トランジスタ351とトランジスタ354、トランジスタ352とトランジスタ355、トランジスタ356~359はカレントミラー回路を構成する。カレントミラー回路を構成する2つのトランジスタは同じ電流値となる。電源321からは電位Vaが出力され、電源322からは電位Vbが出力され、電源323からは電位Vcが出力され、電源324からは電位Vdが出力され、電源325からは電位Veが出力される電位Va、VbはVa>Vbを満たす。次に、上記構成を有する電位生成回路14の動作について以下に説明する。以下の説明では、P型トランジスタのしきい値電圧は全て同じ値|VTHa|とし、N型トランジスタのしきい値電圧も全て同じ値VTHbとする。また、抵抗素子371、372の抵抗値はR1、抵抗素子373~375の抵抗値はR2とする。トランジスタ340のゲート電極は、電位Vbと同電位であるので、トランジスタ340のドレイン電極は、電位Vbにしきい値電圧を加算した電位Vb|VTHa|となる。また、トランジスタ343のソース電極は、電位Vbと同電位であるので、トランジスタ343のドレイン電極とゲート電極は、電位Vbからしきい値電圧|VTHa|を減算した電位Vb-|VTHa|となる。また、トランジスタ344のゲート電極は、Vb-|VTHa|となるので、トランジスタ344のソース電極は、ゲート電極の電位Vb-|VTHa|からしきい値電圧|VTHa|を減算した電位Vbとなる。そして、抵抗素子372の一方のノードに電位Vaが与えられ、他方のノードには電位Vbが与えられ、抵抗素子372の電流値は、電位Vaから電位Vbを減算した値を抵抗値R1で割った値Va-Vb/R1となる。トランジスタ350のドレイン電極は、電位Vcと同電位であるので、トランジスタ350のドレイン電極とゲート電極の電位はVc-|VTHa|となる。トランジスタ351のドレイン電極は、電位Vdと同電位であるので、トランジスタ351のドレイン電極とゲート電極の電位はVd-|VTHa|となる。トランジスタ352のドレイン電極は、電位Veと同電位であるので、トランジスタ352のドレイン電極とゲート電極の電位はVe-|VTHa|となる。そうすると、トランジスタ353のソース電極の電位はVcとなる。トランジスタ354のソース電極の電位はVdとなる。トランジスタ355のソース電極の電位はVeとなる。そうすると、トランジスタ360のゲート電極の電位はVcI×R2となり、トランジスタ361のゲート電極の電位はVdI×R2となり、トランジスタ362のゲート電極の電位はVeI×R2となるIはトランジスタ357~359の電流値とする。これらのトランジスタ360~362に与えられる電位は、電位生成回路14の出力となる。このように、電位生成回路14は、電位Va~Veとは異なる、新たな電位VcI×R2、VdI×R2、VeI×R2を生成することができる。電位生成回路14が生成する電位は、トランジスタのしきい値電圧の値は関係ないため、トランジスタのしきい値電圧のバラツキによる影響を受けることがない。そして、トランジスタ360のソース電位はVcI×R2-|VTHa|となり、トランジスタ361のソース電位はVdI×R2-|VTHa|となり、トランジスタ362のソース電位はVeI×R2-|VTHa|となる。そして、Vc>Vd、Vc>Veの関係式から、信号出力回路の入力ノードに入力される信号がLレベルであるとき、トランジスタ363がオンになり、トランジスタ364がオフになり、信号出力回路の出力ノードから、VcI×R2-|VTHa|の電位が出力される。実施の形態9本発明の半導体装置は、電位生成回路14とトランジスタ241~243を有する図23AB参照。電位生成回路14は、抵抗素子244とトランジスタ245を有する図23A参照。また、上記とは異なる構成の電位生成回路14は、抵抗素子244とトランジスタ245、246を有する図23B参照。トランジスタ241、242、246はNチャネル型トランジスタであり、トランジスタ243、245はPチャネル型トランジスタである。トランジスタ245のゲートには、所定の電圧Vaが印加され、飽和領域で動作する。また、トランジスタ245は定電流源として動作する。また、電位生成回路14は、高電位電源VDD及び低電位電源VSSの電位と異なる電位Vcを生成するVSS<Vc<VDD。入力ノードにHレベルの信号が入力された場合、トランジスタ241がオフ、トランジスタ243がオンになる。そして、出力ノードから、電位生成回路14の出力電位Vcと、トランジスタ242のしきい値電圧|VTHa|を足した電位Vc|VTHa|が出力される。また、入力ノードにLレベルの信号が入力された場合、トランジスタ241がオン、トランジスタ243がオフになり、出力ノードから、高電位電源VDDの電位が出力される。このように、本発明の半導体装置は、出力ノードから出力される2つの信号の電位差を、高電位電源と低電位電源の電位差よりも小さくすることができる。従って、消費電力を削減することができる。本発明の半導体装置の構成について、図14を参照して説明する。本発明の半導体装置は、ソースドライバ101、ゲートドライバ106及び画素部109を有する。ソースドライバ101は、パルス出力回路102、ラッチ回路103、104、バッファ回路105を有する。ゲートドライバ106は、パルス出力回路107、バッファ回路108を有する。パルス出力回路102、107は、サンプリングパルスを出力する回路であり、例えば、シフトレジスタやデコーダである。ラッチ回路103、104は、ビデオ信号を保持したり、保持した該ビデオ信号を下段の回路に出力したりする。バッファ回路105、108は、複数の信号出力回路10を有する。画素部109は、複数本x本、xは自然数のソース線S1~Sx、複数本y本、yは自然数のゲート線G1~Gy、複数本の電源線V1~Vx、複数の画素110を有する。複数の画素110の各々は、N型トランジスタ112、P型トランジスタ113及び発光素子111を有する。N型トランジスタ112は、画素110に対する映像信号の入力を制御するスイッチ用トランジスタである。P型トランジスタ113は、画素110に入力された映像信号の電位に応じて、発光素子111の電流の供給を制御する駆動用トランジスタである。発光素子111は、一方の電極は、P型トランジスタ113を介して高電位電源VDDに接続され、他方の電極は低電位電源VSSに接続されている。そのため、発光素子111に流れる電流量は、高電位電源と低電位電源の電位差により決定される。なお、画素110の構成は上記構成に制約されず、P型トランジスタ113のゲートソース間電圧を保持する容量素子を設けてもよい。また、スイッチ用トランジスタ、駆動用トランジスタとも上記の導電型に制約されず、N型とP型のどちらの導電型でもよい。また、半導体装置を用いて階調を表現する場合、アナログのビデオ信号を用いる方法と、デジタルのビデオ信号を用いる方法がある。前者の方法では、発光素子の輝度をアナログのビデオ信号で制御することで、階調を表現する。後者の方法では、時間階調法や面積階調法がある。本発明はどちらの方法を用いてもよい。本発明は、P型トランジスタ113を線形領域で動作させ、発光素子111に一定の電圧を印加する定電圧駆動を採用する。定電圧駆動は、定電流駆動と比較すると、P型トランジスタ113を飽和領域で動作させる必要がないため、駆動電圧を高くする必要がない。従って、定電流駆動と比較すると、消費電力を低減することができる。また、上記構成では、ソースドライバ101内に本発明の信号出力回路10が設けられており、P型トランジスタ113に入力される2つの信号の電位差は、線形領域で動作するP型トランジスタ113を確実にオンすることができ、なおかつ、確実にオフすることができる電位差であって、なおかつ、高電位電源と低電位電源の電位差よりも小さい電位差である。このように、本発明は、P型トランジスタ113に入力される2つの信号の電位差を、高電位電源と低電位電源の電位差よりも小さくできるため、消費電力を低減することができる。本実施例は、上記の実施の形態と自由に組み合わせることができる。本発明の半導体装置の構成について、図15を参照して説明する。本発明の半導体装置は、画素部109とモニター部152を有する。画素部109は複数の画素を有し、複数の画素の各々は、発光素子111と少なくとも2つのトランジスタを有する。図示する構成では、発光素子111に直列に接続するP型トランジスタ113のみを示す。発光素子111の2つの電極のうち、一方は低電位電源VSSに接続され、他方の電極はP型トランジスタ113に接続される。発光素子111は温度依存性があり、周囲の温度が高温になると抵抗値は下がり、低温になると抵抗値は上がる。また、発光素子は時間と共に劣化する性質があり、時間による劣化により抵抗値は上がる。発光素子の輝度は、その電流値に依存するため、環境温度が変化したり、発光素子の経時劣化が生じたりすると、電流値が変化し、所望の輝度が得られない。そこで、本実施例の半導体装置は、モニター部152を有することを特徴とする。モニター部152は、1つ又は複数のモニター用発光素子157、リミッタ用トランジスタ158、バッファアンプ153及び定電流源154を有する。モニター用発光素子157の2つの電極のうち、一方は低電位電源VSSに接続され、他方はリミッタ用トランジスタ158に接続される。リミッタ用トランジスタ158のゲート電極は、一定の電位VHに保たれており、リミッタ用トランジスタ158はオン状態にある。また、発光素子111とモニター用発光素子157は、同一の条件で同一の工程で作成されたものであり、環境温度の変化と経時劣化に対して同じ特性又はほぼ同じ特性を有する。発光素子111とモニター用発光素子157は、同一の基板上に設けられている。モニター用発光素子157には、定電流源154から一定の電流が供給されている。この状態で、環境温度の変化やモニター用発光素子157の経時劣化が生じると、モニター用発光素子157の抵抗値が変化する。モニター用発光素子157の電流値は常に一定なため、モニター用発光素子157の抵抗値が変化すると、モニター用発光素子157の両電極間の電位差が変化する。上記構成の場合、モニター用発光素子157の低電位電源に接続する側の電極の電位は変化せず、定電流源154に接続する側の電極の電位が変化する。変化したモニター用発光素子157の電極の電位は、バッファアンプ153の入力ノードに供給される。そして、バッファアンプ153の出力ノードから出力される電位は、P型トランジスタ113を介して、発光素子111の2つの電極の一方の電極に与えられる。このように、環境温度の変化と発光素子の経時劣化に合わせて、発光素子111に与える電位を変えることができるため、環境温度の変化と発光素子の経時劣化による影響を抑制することができる。なお、上記のようなモニター部152を有する半導体装置では、経時劣化に伴って、発光素子111に与える電位を徐々に高くしていく場合があり、このような場合に備えて、高電位電源の電位は、マージンをもたせて、予め、通常よりも高く設定しておく場合がある。このように、高電位電源の電位を予め高く設定しておくと、高電位電源と低電位電源の電位差は、その分大きくなってしまう。高電位電源と低電位電源の電位差が大きいと、その分、ソース線やゲート線の充放電に伴う消費電力も増加してしまう。しかしながら、本発明の信号出力回路をソースドライバ内やゲートドライバ内に設けることにより、出力ノードから出力される2つの信号の電位差を、高電位電源と低電位電源の電位差よりも小さくすることができる。従って、ソース線やゲート線の充放電に伴う消費電力を低減することができる。つまり、上記のようなモニター部152を有する半導体装置に、本発明の信号出力回路を適用することは大変有効である。本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。本発明の半導体装置の構成について、図16、17を参照して説明する。本発明の半導体装置は、画素部109、ゲートドライバ106及びソースドライバ101を有する図16A参照。基板120上には、発光素子111とP型トランジスタ113含む画素を複数有する画素部109、ゲートドライバ106、ソースドライバ101及び接続フィルム122が設けられている。接続フィルム122は複数のICチップと接続する。次に、半導体装置の断面構造について説明する。基板120上には、画素部109が含むP型トランジスタ113、発光素子111及び容量素子124、ソースドライバ101が含む複数の素子125が設けられている図16B、図17AB参照。画素部109、ゲートドライバ106及びソースドライバ101の周囲にはシール材123が設けられており、発光素子111は、シール材123を用いて、基板120と対向基板121により封止される。この封止処理は、発光素子111を水分から保護するための処理であり、ここではカバー材ガラス、セラミックス、プラスチック、金属等により封止する方法を用いるが、熱硬化性樹脂や紫外光硬化性樹脂を用いて封止する方法、金属酸化物や窒化物等のバリア能力が高い薄膜により封止する方法を用いてもよい。発光素子111の画素電極が透光性を有し、発光素子111の対向電極が遮光性を有する場合、発光素子111は下面出射ボトムエミッションを行う図16B参照。また、発光素子111の画素電極が遮光性を有し、発光素子111の対向電極が透光性を有する場合、発光素子111は上面出射トップエミッションを行う図17A参照。また、発光素子111の画素電極と、発光素子111の対向電極の両者が透光性を有する場合、発光素子111は両面出射デュアルエミッションを行う図17B参照。また、P型トランジスタ113のソースドレイン配線上に絶縁層を設けて、当該絶縁層上に発光素子111の画素電極を設けてもよいし図16B参照、P型トランジスタ113のソースドレイン配線と同じ層に、発光素子111の画素電極を設けてもよい図17参照。また、P型トランジスタ113のソースドレイン配線と、発光素子111の画素電極とが積層する部分は、P型トランジスタ113のソースドレイン配線が下層で、発光素子111の画素電極が上層でもよいし図17A参照、発光素子111の画素電極が下層で、P型トランジスタ113のソースドレイン配線が上層でもよい図17B参照。基板120上に設けられる素子は、移動度等の特性が良好な結晶質半導体をチャネル部としたトランジスタにより構成するとよい。そうすると、同一表面上におけるモノリシック化が実現される。上記構成を有する半導体装置は、接続する外部ICの個数を減少することができるため、小型化、軽量化、薄型化を実現することができる。また、基板120上に設けられる素子は、非晶質半導体をチャネル部としたトランジスタにより構成し、ゲートドライバ106とソースドライバ101をICチップにより構成してもよい。ICチップは、COG方式により基板120上に貼り合わせたり、接続フィルム122に貼り合わせたりする。非晶質半導体は、CVD法を用いることで、大きな面積の基板に簡単に形成することができ、かつ結晶化の工程が不要であることから、安価なパネルの提供を可能とする。また、この際、インクジェット法に代表される液滴吐出法により導電層を形成すると、より安価なパネルを提供することができる。本発明の半導体装置が含む発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的にはOLEDOrganicLightEmittingDiodeや、FEDFieldEmissionDisplayに用いられているMIM型の電子源素子電子放出素子等が含まれる。発光素子の一つであるOLEDは、電場を加えることで発生するルミネッセンスElectroLuminescenceが得られる電界発光材料を含む層以下電界発光層と略記と、陽極と、陰極とを有している。電界発光層は陽極と陰極の間に設けられており、単層または複数の層で構成されている。これらの層の中に無機化合物を含んでいる場合もある。電界発光層におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光蛍光と三重項励起状態から基底状態に戻る際の発光リン光とが含まれる。本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。本発明の半導体装置を用いた電子機器の一態様について、図18、19を参照して説明する。ここで例示する電子機器は携帯電話装置であり、筐体2700、2706、パネル2701、ハウジング2702、プリント配線基板2703、操作ボタン2704及びバッテリ2705を含む図18参照。パネル2701は、複数の画素がマトリクス状に配置された画素部を有し、一対の基板により画素部が封止されている。パネル2701はハウジング2702に脱着自在に組み込まれ、ハウジング2702はプリント配線基板2703に嵌着される。ハウジング2702はパネル2701が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板2703には、中央処理回路CPU、コントローラ回路、電源回路、バッファアンプ、ソースドライバ、ゲートドライバから選択された一つ又は複数に相当する複数のICチップが実装される。モジュールとは、パネルにプリント配線基板2703が実装された状態に相当する。パネル2701は、接続フィルム2708を介して、プリント配線基板2703と接続される。パネル2701、ハウジング2702、プリント配線基板2703は、操作ボタン2704やバッテリ2705と共に、筐体2700、2706の内部に収納される。パネル2701が含む画素部は、筐体2700に設けられた開口窓から視認できるように配置されている。なお、筐体2700、2706は、携帯電話装置の外観形状を一例として示したものであり、本実施の形態に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。従って、以下に、電子機器の態様の一例について、図19を参照して説明する。携帯端末である携帯電話装置は、画素部9102等を含む図19A参照。携帯端末である携帯型ゲーム装置は、画素部9801等を含む図19B参照。デジタルビデオカメラは、画素部9701、9702等を含む図19C参照。携帯情報端末であるPDAPersonalDigitalAssistantは、画素部9201等を含む図19D参照。テレビジョン装置は、画素部9301等を含む図19E参照。モニター装置は、画素部9401等を含む図19F参照。本発明は、携帯端末である携帯電話装置携帯電話機、携帯電話ともよぶ、PDA、電子手帳及び携帯型ゲーム機や、テレビジョン装置テレビ、テレビジョン受信機ともよぶ、ディスプレイモニター装置ともよぶ、デジタルカメラ、デジタルビデオカメラ等のカメラ、カーオーディオ等の音響再生装置、家庭用ゲーム機等の様々な電子機器に適用することができる。本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。