"アナログ入力信号と比較基準電圧との差を増幅するプリアンプ部と、前記プリアンプ部の出力を基に、前記アナログ入力信号と前記比較基準電圧との大小関係を判定するラッチ部とを備え、前記プリアンプ部は、ドレインを出力端子とするトランジスタと、前記出力端子に接続される負荷容量と、前記トランジスタのソースに接続される電荷源と、前記アナログ入力信号及び前記比較基準電圧を入力端に受け、出力端が前記トランジスタのゲートに接続される補償回路とを備え、前記補償回路は、前記入力端に前記比較基準電圧が入力される第1の期間に前記トランジスタのゲートとドレインを接続し、前記トランジスタのオフセット電圧に係る情報を含む電圧情報を検出して記憶し、前記入力端に前記アナログ入力信号が入力される第2の期間に前記第1の期間において記憶した前記電圧情報を用いて前記トランジスタのオフセット電圧を補償することを特徴とする比較器。アナログ入力信号と比較基準電圧との差を増幅するプリアンプ部と、前記プリアンプ部の出力を基に、前記アナログ入力信号と前記比較基準電圧との大小関係を判定するラッチ部とを備え、前記プリアンプ部は、ドレインを出力端子とするトランジスタと、前記出力端子に接続される負荷容量と、前記トランジスタのソースに接続される電荷源と、前記トランジスタのゲートに一方の電極が接続される検出容量と、第1の期間に、前記検出容量の他方の電極に前記比較基準電圧を入力させる第1のスイッチと、前記第1の期間後の第2の期間に、前記検出容量の前記他方の電極に前記アナログ入力信号を入力させる第2のスイッチと、前記第1の期間に、前記トランジスタのドレインとゲートとを接続させる第3のスイッチと、前記第1の期間に、前記トランジスタのソースを基準電位に接続させる第4のスイッチとを有することを特徴とする比較器。差動アナログ入力信号と比較基準電圧との差を増幅する差動プリアンプ部と、前記差動プリアンプ部の出力を基に、前記差動アナログ入力信号と前記比較基準電圧との大小関係を判定するラッチ部とを備え、前記差動プリアンプ部は、ドレインを正相出力端子とする第1のトランジスタと、ドレインを逆相出力端子とし、ソースが前記第1のトランジスタのソースに接続される第2のトランジスタと、前記正相出力端子に接続される第1の負荷容量と、前記逆相出力端子に接続される第2の負荷容量と、前記第1のトランジスタ及び前記第2のトランジスタのソースの共通接続点に接続される電荷源と、前記差動アナログ入力信号及び前記比較基準電圧を入力端に受け、出力端が前記第1のトランジスタのゲートに接続される第1の補償回路と、前記差動アナログ入力信号及び前記比較基準電圧を入力端に受け、出力端が前記第2のトランジスタのゲートに接続される第2の補償回路とを備え、前記第1の補償回路は、前記入力端に前記比較基準電圧が入力される第1の期間に前記第1のトランジスタのゲートとドレインを接続し、前記第1のトランジスタのオフセット電圧に係る情報を含む第1の電圧情報を検出して記憶し、前記入力端に前記差動アナログ入力信号が入力される第2の期間に前記第1の期間において記憶した前記第1の電圧情報を用いて前記第1のトランジスタのオフセット電圧を補償し、前記第2の補償回路は、前記入力端に前記比較基準電圧が入力される第1の期間に前記第2のトランジスタのゲートとドレインを接続し、前記第2のトランジスタのオフセット電圧に係る情報を含む第2の電圧情報を検出して記憶し、前記入力端に前記差動アナログ入力信号が入力される第2の期間に前記第1の期間において記憶した前記第2の電圧情報を用いて前記第2のトランジスタのオフセット電圧を補償することを特徴とする比較器。前記補償回路は、前記第1の期間に前記比較基準電圧が一方の電極に供給され、前記第2の期間に前記アナログ入力信号が前記一方の電極に供給され、かつ前記第1の期間及び前記第2の期間に他方の電極が前記トランジスタのゲートに接続される検出容量を有することを特徴とする請求項1記載の比較器。前記プリアンプ部は、前記負荷容量の一方の電極が接続される電源と、前記第2の期間に、前記負荷容量の他方の電極と前記トランジスタのドレインとを接続させる第5のスイッチと、前記第1の期間に、前記負荷容量の前記他方の電極を前記電源に接続させる第6のスイッチとをさらに有することを特徴とする請求項2記載の比較器。前記プリアンプ部は、当該プリアンプ部の出力端子の電位に応じて前記負荷容量に電荷を供給する帰還回路を有することを特徴とする請求項2記載の比較器。差動アナログ入力信号と比較基準電圧との差を増幅する差動アンプ回路であって、ドレインを正相出力端子とする第1のトランジスタと、ドレインを逆相出力端子とし、ソースが前記第1のトランジスタのソースに接続される第2のトランジスタと、前記正相出力端子に接続される第1の負荷容量と、前記逆相出力端子に接続される第2の負荷容量と、前記第1のトランジスタ及び前記第2のトランジスタのソースの共通接続点に接続される電荷源と、前記差動アナログ入力信号及び前記比較基準電圧を入力端に受け、出力端が前記第1のトランジスタのゲートに接続される第1の補償回路と、前記差動アナログ入力信号及び前記比較基準電圧を入力端に受け、出力端が前記第2のトランジスタのゲートに接続される第2の補償回路とを備え、前記第1の補償回路は、前記入力端に前記比較基準電圧が入力される第1の期間に前記第1のトランジスタのゲートとドレインを接続し、前記第1のトランジスタのオフセット電圧に係る情報を含む第1の電圧情報を検出して記憶し、前記入力端に前記差動アナログ入力信号が入力される第2の期間に前記第1の期間において記憶した前記第1の電圧情報を用いて前記第1のトランジスタのオフセット電圧を補償し、前記第2の補償回路は、前記入力端に前記比較基準電圧が入力される第1の期間に前記第2のトランジスタのゲートとドレインを接続し、前記第2のトランジスタのオフセット電圧に係る情報を含む第2の電圧情報を検出して記憶し、前記入力端に前記差動アナログ入力信号が入力される第2の期間に前記第1の期間において記憶した前記第2の電圧情報を用いて前記第2のトランジスタのオフセット電圧を補償することを特徴とする差動アンプ回路。ソースを共通に接続した第1のトランジスタ及び第2のトランジスタと、前記第1のトランジスタ及び前記第2のトランジスタのドレインに接続される正帰還回路と、差動アナログ入力信号及び比較基準電圧を入力端に受け、出力端が前記第1のトランジスタのゲートに接続される第1の補償回路と、前記差動アナログ入力信号及び前記比較基準電圧を入力端に受け、出力端が前記第2のトランジスタのゲートに接続される第2の補償回路とを備え、前記第1の補償回路は、前記入力端に前記比較基準電圧が入力される第1の期間に前記第1のトランジスタのゲートとドレインを接続し、前記第1のトランジスタのオフセット電圧に係る情報を含む第1の電圧情報を検出して記憶し、前記入力端に前記差動アナログ入力信号が入力される第2の期間に前記第1の期間において記憶した前記第1の電圧情報を用いて前記第1のトランジスタのオフセット電圧を補償し、前記第2の補償回路は、前記入力端に前記比較基準電圧が入力される第1の期間に前記第2のトランジスタのゲートとドレインを接続し、前記第2のトランジスタのオフセット電圧に係る情報を含む第2の電圧情報を検出して記憶し、前記入力端に前記差動アナログ入力信号が入力される第2の期間に前記第1の期間において記憶した前記第2の電圧情報を用いて前記第2のトランジスタのオフセット電圧を補償することを特徴とするラッチ回路。入力されるアナログ入力信号をデジタル信号に変換するアナログデジタル変換器であって、前記アナログ入力信号と比較基準電圧との差を増幅するプリアンプ部をそれぞれが有し、互いに異なる前記比較基準電圧が入力され、当該比較基準電圧と前記アナログ入力信号とを比較する複数の比較器と、前記複数の比較器の出力をエンコードして前記デジタル信号を出力するエンコーダとを備え、前記プリアンプ部は、ドレインを出力端子とするトランジスタと、前記出力端子に接続される負荷容量と、前記トランジスタのソースに接続される電荷源と、前記アナログ入力信号及び前記比較基準電圧を入力端に受け、出力端が前記トランジスタのゲートに接続される補償回路とを備え、前記補償回路は、前記入力端に前記比較基準電圧が入力される第1の期間に前記トランジスタのゲートとドレインを接続し、前記トランジスタのオフセット電圧に係る情報を含む電圧情報を検出して記憶し、前記入力端に前記アナログ入力信号が入力される第2の期間に前記第1の期間において記憶した前記電圧情報を用いて前記オフセット電圧を補償することを特徴とするアナログデジタル変換器。入力されるアナログ入力信号をデジタル信号に変換するアナログデジタル変換器であって、前記アナログ入力信号と比較基準電圧との差を増幅するプリアンプ部をそれぞれが有し、互いに異なる前記比較基準電圧が入力され、当該比較基準電圧と前記アナログ入力信号とを比較する複数の比較器と、前記複数の比較器の出力をエンコードして前記デジタル信号を出力するエンコーダとを備え、前記プリアンプ部は、ドレインを出力端子とするトランジスタと、前記出力端子に接続される負荷容量と、前記トランジスタのソースに接続される電荷源と、前記トランジスタのゲートに一方の電極が接続される検出容量と、第1の期間に、前記検出容量の他方の電極に前記比較基準電圧を入力させる第1のスイッチと、前記第1の期間後の第2の期間に、前記検出容量の前記他方の電極に前記アナログ入力信号を入力させる第2のスイッチと、前記第1の期間に、前記トランジスタのドレインとゲートとを接続させる第3のスイッチと、前記第1の期間に、前記トランジスタのソースを基準電位に接続させる第4のスイッチとを有することを特徴とするアナログデジタル変換器。入力される差動アナログ入力信号をデジタル信号に変換するアナログデジタル変換器であって、前記差動アナログ入力信号と比較基準電圧との差を増幅する差動プリアンプ部をそれぞれが有し、互いに異なる前記比較基準電圧が入力され、当該比較基準電圧と前記差動アナログ入力信号とを比較する複数の比較器と、前記複数の比較器の出力をエンコードして前記デジタル信号を出力するエンコーダとを備え、前記差動プリアンプ部は、ドレインを正相出力端子とする第1のトランジスタと、ドレインを逆相出力端子とし、ソースが前記第1のトランジスタのソースに接続される第2のトランジスタと、前記正相出力端子に接続される第1の負荷容量と、前記逆相出力端子に接続される第2の負荷容量と、前記第1のトランジスタ及び前記第2のトランジスタのソースの共通接続点に接続される電荷源と、前記差動アナログ入力信号及び前記比較基準電圧を入力端に受け、出力端が前記第1のトランジスタのゲートに接続される第1の補償回路と、前記差動アナログ入力信号及び前記比較基準電圧を入力端に受け、出力端が前記第2のトランジスタのゲートに接続される第2の補償回路とを備え、前記第1の補償回路は、前記入力端に前記比較基準電圧が入力される第1の期間に前記第1のトランジスタのゲートとドレインを接続し、前記第1のトランジスタのオフセット電圧に係る情報を含む第1の電圧情報を検出して記憶し、前記入力端に前記差動アナログ入力信号が入力される第2の期間に前記第1の期間において記憶した前記第1の電圧情報を用いて前記第1のトランジスタのオフセット電圧を補償し、前記第2の補償回路は、前記入力端に前記比較基準電圧が入力される第1の期間に前記第2のトランジスタのゲートとドレインを接続し、前記第2のトランジスタのオフセット電圧に係る情報を含む第2の電圧情報を検出して記憶し、前記入力端に前記差動アナログ入力信号が入力される第2の期間に前記第1の期間において記憶した前記第2の電圧情報を用いて前記第2のトランジスタのオフセット電圧を補償することを特徴とするアナログデジタル変換器。前記比較器が有する前記プリアンプ部の出力に一方の電極が接続され、当該比較器とは1異なる値に対応する前記比較基準電圧と前記アナログ入力信号とを比較する比較器が有する前記プリアンプ部の出力に他方の電極が接続された容量を有することを特徴とする請求項9記載のアナログデジタル変換器。本発明は、駆動素子としてMOSトランジスタを用いても、CSアンプの低消費電力性を維持したまま、オフセットキャンセルを行えるようにすることを目的とする。本発明に係る比較器は、アナログ入力信号と比較基準電圧との差を増幅するプリアンプ部と、前記プリアンプ部の出力を基に、前記アナログ入力信号と前記比較基準電圧との大小関係を判定するラッチ部とを備え、前記プリアンプ部は、ドレインを出力端子とするトランジスタと、前記出力端子に接続される負荷容量と、前記トランジスタのソースに接続される電荷源と、前記アナログ入力信号及び前記比較基準電圧を入力端に受け、出力端が前記トランジスタのゲートに接続される補償回路とを備え、前記補償回路は、前記入力端に前記比較基準電圧が入力される第1の期間に前記トランジスタのゲートとドレインを接続し、前記トランジスタのオフセット電圧に係る情報を含む電圧情報を検出して記憶し、前記入力端に前記アナログ入力信号が入力される第2の期間に前記第1の期間において記憶した前記電圧情報を用いて前記トランジスタのオフセット電圧を補償することを特徴とする。本発明に係るアナログデジタル変換器は、入力されるアナログ入力信号をデジタル信号に変換するアナログデジタル変換器であって、前記アナログ入力信号と比較基準電圧との差を増幅するプリアンプ部をそれぞれが有し、互いに異なる前記比較基準電圧が入力され、当該比較基準電圧と前記アナログ入力信号とを比較する複数の比較器と、前記複数の比較器の出力をエンコードして前記デジタル信号を出力するエンコーダとを備え、前記プリアンプ部は、ドレインを出力端子とするトランジスタと、前記出力端子に接続される負荷容量と、前記トランジスタのソースに接続される電荷源と、前記アナログ入力信号及び前記比較基準電圧を入力端に受け、出力端が前記トランジスタのゲートに接続される補償回路とを備え、前記補償回路は、前記入力端に前記比較基準電圧が入力される第1の期間に前記トランジスタのゲートとドレインを接続し、前記トランジスタのオフセット電圧に係る情報を含む電圧情報を検出して記憶し、前記入力端に前記アナログ入力信号が入力される第2の期間に前記第1の期間において記憶した前記電圧情報を用いて前記トランジスタのオフセット電圧を補償することを特徴とする。本発明によれば、補償回路により第1の期間にてオフセット電圧に係る情報を含む電圧情報を検出して記憶し、記憶した電圧情報を用いて第2の期間にてオフセット電圧をキャンセルする。これにより、CSアンプにおける駆動素子としてMOSトランジスタを用いてもオフセットをキャンセルすることができる。したがって、CSアンプの低消費電力性を維持したまま、オフセットキャンセルを行えるプリアンプ部を有する比較器、及びそれを用いたアナログデジタル変換器を提供することが可能となる。以下、本発明の実施形態を図面に基づいて説明する。図1は、本発明の一実施形態におけるアナログデジタル変換器AD変換器の構成例を示す図である。図1には、入力されたアナログ入力信号VINをnビットnは自然数のデジタル信号DT[n-1:0]に変換する並列型AD変換器フラッシュAD変換器を一例として示している。また、図1においては、シングルエンド構成で図示している。図1において、CMPiは比較器コンパレータであり、ENC1はエンコーダである。比較器CMPiは、アナログ入力信号VIN及び比較基準電圧Vrefiが入力される。比較器CMPiは、入力されたアナログ入力信号VINと比較基準電圧Vrefiとを比較し、その比較結果を出力する。比較基準電圧Vrefiは、例えば電圧VRH高電位側の基準電圧と電圧VRL低電位側の基準電圧間を分圧例えば抵抗分圧することで生成される。なお、比較器CMPi及び比較基準電圧Vrefiに付しているiは添え字であり、iは1~mm=2n-1の整数である。詳細には、比較器CMPiの各々は、プリアンプ部とラッチ部とを有する。プリアンプ部は、アナログ入力信号VINと比較基準電圧Vrefiとが入力される。プリアンプ部は、入力されたアナログ入力信号VINと比較基準電圧Vrefiとの差差電圧を増幅して出力する。ラッチ部は、プリアンプ部の出力の符号を判定して最終的に1又は0の値に判定して、判定結果を出力する。言い換えれば、ラッチ部は、プリアンプ部の出力を基に、アナログ入力信号VINと比較基準電圧Vrefiとの大小関係を判定する。エンコーダENC1は、各比較器CMPiでのアナログ入力信号VINと比較基準電圧Vrefiとの比較結果各比較器CMPiのラッチ部からの出力が入力される。エンコーダENC1は、それら比較結果をエンコードしてデジタル信号DT[n-1:0]に変換し出力する。図2は、本実施形態におけるプリアンプ部の回路構成例を示す図である。本実施形態におけるプリアンプ部は、CMOS製造技術プロセス技術を適用してCSChargesteeringアンプの回路構成を実現したものである。本実施形態におけるプリアンプ部は、増幅を司る差動対のトランジスタ駆動素子としてMOSmetaloxidesemiconductorトランジスタを適用して構成される。本実施形態におけるプリアンプ部は、負荷容量CL1、CL2、MOSトランジスタM1、M2、電荷源CS、検出容量CC1、CC2、及びスイッチSW11、SW12、SW21、SW22、SW31、SW32、SW41、SW42、SW51、SW52、SW6を有する。負荷容量CL1、CL2は、負荷素子をなすものである。負荷容量CL1は、一方の電極が電源電圧Vccに接続され、他方の電極がスイッチSW21を介してMOSトランジスタM1のドレインに接続されている。同様に、負荷容量CL2は、一方の電極が電源電圧Vccに接続され、他方の電極がスイッチSW22を介してMOSトランジスタM2のドレインに接続されている。また、負荷容量CL1、CL2に並列してスイッチSW11、SW12が設けられている。スイッチSW11により負荷容量CL1における一方の電極と他方の電極とが接続可能となっており、スイッチSW12により負荷容量CL2における一方の電極と他方の電極とが接続可能となっている。MOSトランジスタM1、M2は、駆動素子をなすものである。MOSトランジスタM1は、ゲートが検出容量CC1の一方の電極に接続される。検出容量CC1の他方の電極には、スイッチSW41を介して正相アナログ入力信号VINPが供給され、スイッチSW51を介して正相比較基準電圧VREFPが供給される。また、MOSトランジスタM2は、ゲートが検出容量CC2の一方の電極に接続される。検出容量CC2の他方の電極には、スイッチSW42を介して逆相アナログ入力信号VINNが供給され、スイッチSW52を介して逆相比較基準電圧VREFNが供給される。MOSトランジスタM1、M2のソースは、電荷源CSの一方の電極に接続されるとともに、スイッチSW6を介して基準電位例えばグラウンドに接続される。なお、電荷源CSは、他方の電極に制御信号φが供給される。また、スイッチSW31によりMOSトランジスタM1のドレインとゲートとが接続可能となっており、スイッチSW32によりMOSトランジスタM2のドレインとゲートとが接続可能となっている。スイッチSW11、SW12、SW21、SW22、SW31、SW32、SW41、SW42、SW51、SW52、SW6のそれぞれは、任意のスイッチング素子、もしくは任意のスイッチング回路で構成される。例えば、NチャネルMOSトランジスタでスイッチを構成しても良いし、PチャネルMOSトランジスタでスイッチを構成しても良い。また、1組のNチャネルMOSトランジスタとPチャネルMOSトランジスタとからなるトランスファゲートでスイッチを構成しても良い。ここで、スイッチSW11、SW12、SW31、SW32、SW51、SW52、及びSW6は、制御信号φが供給され、制御信号φによって開閉制御される。また、スイッチSW21、SW22、SW41、及びSW42は、制御信号/φ制御信号φの逆相信号が供給され、制御信号/φによって開閉制御される。以下、本実施形態において、各スイッチは、供給される制御信号φ又は/φがハイレベルH、例えば電源電圧Vccの場合に導通状態閉状態、オン状態とされ、ローレベルL、例えば基準電位の場合に非導通状態開状態、オフ状態とされるものとする。プリアンプ部は、負荷容量CL1の他方の電極とスイッチSW21との接続点の電圧を逆相出力信号VOUTNとして出力する。また、プリアンプ部は、負荷容量CL2の他方の電極とスイッチSW22との接続点の電圧を正相出力信号VOUTPとして出力する。正相出力信号VOUTP、逆相出力信号VOUTNは、比較器内のラッチ部に出力される。次に、本実施形態におけるプリアンプ部の動作について、図3及び図4を参照して説明する。本実施形態におけるプリアンプ部は、リセット期間において制御信号φをHとするとともに制御信号/φをLとして電荷源CSに電荷を蓄える。そして、プリアンプ部は、増幅期間において制御信号φをLとするとともに制御信号/φをHとして、電荷源CSに蓄えられた電荷を負荷容量CL1、CL2へ移動させることで増幅を行う。また、本実施形態におけるプリアンプ部では、オフセットの主要因が増幅を司るトランジスタM1、M2の閾値電圧ばらつきであることに着目してオフセット補償を実現する。本実施形態におけるプリアンプ部は、リセット期間においてオフセット電圧を含む閾値電圧に係る電圧情報を検出して検出容量CC1、CC2に記憶し、増幅期間において検出容量CC1、CC2に記憶した電圧情報を用いてオフセットをキャンセルする。なお、以下の説明では、トランジスタM1、M2のそれぞれにおける閾値電圧をVTH1、VTH2、そのばらつきをΔVTH1、ΔVTH2とする。図3及び図4においては、閾値電圧ばらつきに相当する電圧を電圧源OV1、OV2として模式的に図示している。まず、リセット期間での動作について、図3を参照して説明する。リセット期間では、制御信号φがHとされるととともに制御信号/φがLとされる。これにより、リセット期間においては図3に示すように、スイッチSW11、SW12、SW31、SW32、SW51、SW52、SW6が導通状態オン状態となり、スイッチSW21、SW22、SW41、SW42が非導通状態オフ状態となる。すなわち、スイッチSW41が非導通状態となり、スイッチSW51が導通状態となることで、ノードN11の電位が比較基準電圧VREFPとなる。また、スイッチSW21が非導通状態となり、スイッチSW31、SW6が導通状態となることで、トランジスタM1はゲートとドレインとの間が接続され、ソースが基準電位に接続される。そのため、トランジスタM1が検出容量CC1に蓄えられた電荷を放電することによりノードN21の電位が低下していき、ノードN21の電位がVTH1ΔVTH1まで低下するとトランジスタM1がオフする。つまり、リセット期間においてノードN21の電位は最終的にVTH1ΔVTH1の一定値となる。したがって、検出容量CC1の容量をCV1とすると、検出容量CC1にはCV1×VREFP-VTH1ΔVTH1の電荷が蓄積される。このようにして、検出容量CC1にオフセット電圧ΔVTH1を含む閾値電圧に係る電圧情報が記憶される。同様に、スイッチSW42が非導通状態となり、スイッチSW52が導通状態となることで、ノードN12の電位が比較基準電圧VREFNとなる。また、スイッチSW22が非導通状態となり、スイッチSW32、SW6が導通状態となることで、ノードN22の電位は最終的にVTH2ΔVTH2の一定値となる。したがって、検出容量CC2の容量をCV2とすると、検出容量CC2にはCV2×VREFN-VTH2ΔVTH2の電荷が蓄積される。このようにして、検出容量CC2にオフセット電圧ΔVTH2を含む閾値電圧に係る電圧情報が記憶される。次に、前述したリセット期間に続く増幅期間での動作について、図4を参照して説明する。増幅期間では、制御信号φがLとされるととともに制御信号/φがHとされる。これにより、増幅期間においては図4に示すように、スイッチSW21、SW22、SW41、SW42が導通状態オン状態となり、スイッチSW11、SW12、SW31、SW32、SW51、SW52、SW6が非導通状態オフ状態となる。すなわち、スイッチSW41が導通状態となり、スイッチSW31、SW51が非導通状態となることで、検出容量CC1が正相アナログ入力信号VINPの入力端とトランジスタM1のゲートとの間に直列に接続される。このとき、ノードN11の電位は正相アナログ入力信号VINPの電位である。また、増幅期間において、リセット期間に検出容量CC1に蓄積された電荷は保存される。したがって、ノードN21の電位はVINP-VREFPVTH1ΔVTH1となり、ノードN31の電位はVINP-VREFPVTH1となる。同様に、スイッチSW42が導通状態となり、スイッチSW32、SW52が非導通状態となることで、検出容量CC2が逆相アナログ入力信号VINNの入力端とトランジスタM2のゲートとの間に直列に接続される。これにより、ノードN12の電位は逆相アナログ入力信号VINNの電位となる。したがって、ノードN22の電位はVINN-VREFNVTH2ΔVTH2となり、ノードN32の電位はVINN-VREFNVTH2となる。このようにして、リセット期間において検出容量CC1に記憶された電圧情報を用い、オフセットの要因であるトランジスタM1の閾値電圧のばらつきΔVTH1がキャンセルされ、トランジスタM1のゲートには電位VINP-VREFPVTH1が入力される。同様に、リセット期間において検出容量CC2に記憶された電圧情報を用い、オフセットの要因であるトランジスタM2の閾値電圧のばらつきΔVTH2がキャンセルされ、トランジスタM2のゲートには電位VINN-VREFNVTH2が入力される。これにより、トランジスタM1が電位差VINP-VREFPに応じてオン/オフされることで、正相アナログ入力信号VINPと正相比較基準電圧VREFPとの差電圧が増幅され逆相出力信号VOUTNとして出力される。同様に、トランジスタM2が電位差VINN-VREFNに応じてオン/オフされることで、逆相アナログ入力信号VINNと逆相比較基準電圧VREFNとの差電圧が増幅され正相出力信号VOUTPとして出力される。以上説明したように、本実施形態によれば比較器CMPiが有するプリアンプ部にて、リセット期間にはオフセット電圧を含む閾値電圧に係る電圧情報が検出されて検出容量CC1、CC2に記憶され、増幅期間には検出容量CC1、CC2に記憶した電圧情報を用いてオフセットがキャンセルされる。これにより、CMOS製造技術を適用してCSアンプの回路構成を実現し、駆動素子としてMOSトランジスタを用いても、オフセットをキャンセルすることが可能となる。したがって、CSアンプの低消費電力性を維持したまま、オフセットキャンセルを行えるプリアンプ部を有する比較器をCMOS製造技術により提供することができ、他の機能ブロックとの集積化が容易になるとともに、製造コストを低減することができる。また、その比較器を用いてAD変換器を構成することにより、AD変換器の消費電力を大幅に削減することができる。前述した説明では、スイッチを駆動する開閉制御するクロック信号が、φ及び/φの2種類の場合を示している。しかし、スイッチをMOSトランジスタで構成した場合には、チャネルチャージインジェクションやクロックフィードスルーなどにより、オフセットのキャンセル効果が低下する場合がある。このような場合には、従来から知られているようなノンオーバラップクロックなどの手法を用いて、クロック間に適切なタイミングマージンを取ることが望ましい。図10は、本実施形態におけるラッチ部の構成例を示す図である。図10に示すラッチ部は、前述したCMOS製造技術を適用したCSアンプの回路技術をラッチ部に応用したものである。図10において、M1、M2、M5、M6はMOSトランジスタNチャネルMOSトランジスタであり、M7、M8はMOSトランジスタPチャネルMOSトランジスタである。CSは電荷源であり、CC1、CC2は検出容量である。また、SW21、SW22、SW31、SW32、SW41、SW42、SW51、SW52、SW6、SW91、SW92はスイッチである。参照電位入力は、正相入力及び逆相入力ともに同じ電位VREFとする。なお、図10において、図2に示した構成要素と同一の機能を有する構成要素には同一の符号を付しており、その構成要素についての重複する説明は省略する。MOSトランジスタM5とM7とがインバータを構成するように接続されており、MOSトランジスタM6とM8とがインバータを構成するように接続されている。一方のインバータの出力は他方のインバータの入力に接続され、正帰還がかけられている。すなわち、MOSトランジスタM5及びM7のドレインの相互接続点がMOSトランジスタM6及びM8のゲートに接続され、MOSトランジスタM6及びM8のドレインの相互接続点がMOSトランジスタM5及びM7のゲートに接続される。また、ラッチ部の出力VOUTP、VOUTNにはスイッチSW91、SW92が接続されており、リセット期間中には出力VOUTP、VOUTNは、電源電圧Vccに接続されリセットされる。図10に示したような構成によれば、入力信号はMOSトランジスタM1、M2により増幅され、MOSトランジスタM5、M6、M7、M8からなる正帰還回路によりラッチされる。例えば、図10に例示したラッチ部と、図2あるいは図7に示すプリアンプ部とを組み合わせて比較器を構成することで、低消費電力かつオフセット電圧の小さな比較器を実現することが可能になる。なお、前述のラッチ部においても、必要に応じてクロック間に適切なタイミングマージンを取ることが望ましい。図11は、本実施形態におけるラッチ部の他の構成例を示す図である。図11において、M1、M2、M5、M6はMOSトランジスタNチャネルMOSトランジスタであり、M7、M8はMOSトランジスタPチャネルMOSトランジスタである。CC1、CC2は検出容量である。また、SW21、SW22、SW31、SW32、SW41、SW42、SW51、SW52、SW6、SW91、SW92、SW10はスイッチである。参照電位入力は、正相入力及び逆相入力ともに同じ電位VREFとする。なお、図11において、図2、図10に示した構成要素と同一の機能を有する構成要素には同一の符号を付しており、その構成要素についての重複する説明は省略する。MOSトランジスタM1、M2のソースは、スイッチSW6を介して基準電位例えばグラウンドに接続されるとともに、スイッチSW10を介して基準電位に接続される。スイッチSW10を制御するクロック信号/φ’は、クロック信号/φよりもわずかに遅れたクロック信号である。クロック信号/φ’でスイッチSW10を制御することで、スイッチSW21、SW22、SW41、SW42で発生した雑音による誤動作を防止することが可能になる。図11に示したような構成によれば、ラッチ部の出力VOUTP、VOUTNの電位を確実に基準電位例えば0Vあるいは電源電圧Vccとすることができ、次段に接続される論理回路を誤りなく駆動することが可能になる。なお、前述のラッチ部においても、必要に応じてクロック間に適切なタイミングマージンを取ることが望ましい。図5A及び図5Bは、本実施形態におけるプリアンプ部のオフセット補償の効果を説明するための図である。図5A及び図5Bには、CMOS製造技術を適用して構成したCSアンプでのオフセット電圧に係るシミュレーション結果を示している。なお、図5A及び図5Bに示したシミュレーション結果は、90nmCMOS製造技術を用いたと仮定し、モンテカルロ法を用いて計算したものである。図5Aには、比較参照のためにオフセット補償機能を有しない場合のシミュレーション結果を示し、図5Bには、本実施形態におけるオフセット補償機能を有するプリアンプ部でのシミュレーション結果を示している。図5A及び図5Bに示されるように、本実施形態におけるオフセット補償技術を適用することにより、オフセット電圧を約1/7に低減することができる。図6Aは、本実施形態におけるプリアンプ部の他の構成例を示す図である。図6Aには、Capacitiveaveraging技術を適用した場合のプリアンプ部の構成例を示している。図6Aにおいて、PA1、PA2、PA3、PA4、はプリアンプ部であり、CAVP1、CAVP2、CAVP3、及びCAVN1、CAVN2、CAVN3、は容量である。プリアンプ部PAii=1、2、3、4、は、アナログ入力信号VIN及び比較基準電圧Vrefiが入力される。容量CAVPii=1、2、3、は、一方の電極がプリアンプ部PAiの正相側出力に接続され、他方の電極がプリアンプ部PAi1の正相側出力に接続される。また、容量CAVNii=1、2、3、は、一方の電極がプリアンプ部PAiの逆相側出力に接続され、他方の電極がプリアンプ部PAi1の逆相側出力に接続される。すなわち、プリアンプ部PAiの正相側出力とプリアンプ部PAi1の正相側出力とが容量CAVPiを介して結合されている。プリアンプ部PAiの逆相側出力とプリアンプ部PAi1の逆相側出力とが容量CAVNiを介して結合されている。プリアンプ部に対してCapacitiveaveraging技術を適用することで、図6Bに示すようにオフセット電圧をさらに低減することができる。なお、図6Bにおいて、LN1がCapacitiveaveraging技術を適用した場合容量ありを示しており、LN2がCapacitiveaveraging技術を適用していない場合容量なしを示している。図7は、本実施形態におけるプリアンプ部の他の構成例を示す図である。図7には、正帰還回路をさらに備えるようにした場合のプリアンプ部の構成例を示している。図7において、CL1、CL2は負荷容量であり、M1、M2はMOSトランジスタNチャネルMOSトランジスタであり、M3、M4はMOSトランジスタPチャネルMOSトランジスタである。CS、CSPは電荷源であり、CC1、CC2は検出容量である。また、SW11、SW12、SW21、SW22、SW31、SW32、SW41、SW42、SW51、SW52、SW6、SW7、SW8はスイッチである。なお、図7において、図2に示した構成要素と同一の機能を有する構成要素には同一の符号を付しており、その構成要素についての重複する説明は省略する。電荷源CSPの一方の電極は、制御信号φによって開閉制御されるスイッチSW7を介して電源電圧Vccに接続され、制御信号/φによって開閉制御されるスイッチSW8を介してトランジスタM3、M4のソースに接続される。したがって、電荷源CSPの一方の電極は、リセット期間において電源電圧Vccに接続され、増幅期間においてトランジスタM3、M4のソースに接続される。電荷源CSPの他方の電極には、制御信号/φが供給されている。また、トランジスタM3のドレイン及びトランジスタM4のゲートが、一方の電極が電源電圧Vccに接続された負荷容量CL1の他方の電極とスイッチSW21との接続点に接続されている。同様に、トランジスタM3のゲート及びトランジスタM4のドレインが、一方の電極が電源電圧に接続された負荷容量CL2の他方の電極とスイッチSW22との接続点に接続されている。このような構成によれば、電荷源CSPは、リセット期間において一方の電極が電源電圧Vccに接続されるとともに他方の電極がLとされて電荷を蓄積する。そして、増幅期間において電荷源CSPの一方の電極がトランジスタM3、M4のソースに接続されることで、負荷容量CL1とスイッチSW21との接続点の電位及び負荷容量CL2とスイッチSW22との接続点の電位に基づき、電荷源CSPに蓄えられた電荷が負荷容量に対して供給される。このとき、電荷源CSP及びトランジスタM3、M4からなる回路は正帰還回路として機能するので、図7に示す構成によれば、利得を向上させ高利得化を図ることができる。図13は、本実施形態におけるラッチ部の他の構成例を示す図である。図13に示すラッチ部は、図10や図11に示したラッチ部と同様に、前述のオフセットキャンセル技術をダブルテールラッチ例えば、DScinkeletalADoubleTailLatchTypeVoltageSenseAmplifierwith18psSetupHoldTimeIEEEISSCCDigofTechPaperspp314315Feb2007参照に適用したものである。図13に示すラッチ部は、2段構成となっている。1段目の回路部L1は、次段の入力容量を負荷とする容量負荷増幅器として動作する。2段目の回路部L2は、1段目の回路部L1の出力を正帰還回路を用いてラッチしデジタル信号VOUTP、VOUTNを出力する。1段目の回路部L1に本実施形態によるオフセットキャンセル技術を適用することで、オフセット電圧の小さなラッチ部を構成することが可能になる。図13において、M1、M2、M9,M10、M13、M14はMOSトランジスタNチャネルMOSトランジスタであり、M11、M12はMOSトランジスタPチャネルMOSトランジスタである。CC1、CC2は検出容量である。また、SW11、SW12、SW21、SW22、SW31、SW32、SW41、SW42、SW51、SW52、SW6、SW10、SW13はスイッチである。参照電位入力は、正相入力及び逆相入力ともに同じ電位VREFとする。なお、図13において、図2、図11に示した構成要素と同一の機能を有する構成要素には同一の符号を付しており、その構成要素についての重複する説明は省略する。MOSトランジスタM9とM11とがインバータを構成するように接続されており、MOSトランジスタM10とM12とがインバータを構成するように接続されている。一方のインバータの出力は他方のインバータの入力に接続され、正帰還がかけられている。すなわち、MOSトランジスタM9及びM11のドレインの相互接続点がMOSトランジスタM10及びM12のゲートに接続され、MOSトランジスタM10及びM12のドレインの相互接続点がMOSトランジスタM9及びM11のゲートに接続される。また、MOSトランジスタM9、M10のソースは、基準電位に接続され、MOSトランジスタM11、M12のソースは、クロック信号/φによって制御されるスイッチSW13を介して電源電圧Vccに接続される。MOSトランジスタM13は、ソースが基準電位に接続され、ドレインがMOSトランジスタM10及びM12のゲートに接続される。MOSトランジスタM14は、ソースが基準電位に接続され、ドレインがMOSトランジスタM9及びM11のゲートに接続される。MOSトランジスタM13のゲートには1段目の回路部L1の出力V1Nが供給され、MOSトランジスタM14のゲートには1段目の回路部L1の出力V1Pが供給される。図13に示すラッチ部は、図11に示したラッチ部と同様の動作により、リセット期間中には、1段目の回路部L1にて差動対を構成するMOSトランジスタM1、M2のオフセット電圧を含む閾値電圧に係る電圧情報が検出されて検出容量CC1、CC2に記憶される。続く増幅期間には、検出容量CC1、CC2に記憶された電圧情報を用いて、差動対を構成するMOSトランジスタM1、M2のオフセットがキャンセルされるため、ラッチ部のオフセットを低減することが可能になる。ダブルテールラッチは、差動増幅を行う1段目の回路部L1とラッチを行う2段目の回路部L2とが縦属接続されるので、図11に示したラッチ部と比較して低電圧化に好適な構成となっている。したがって、図13に示す構成によれば、低電圧動作が可能なオフセット電圧の小さいラッチ部を実現することができる。図14は、本実施形態におけるラッチ部の他の構成例を示す図である。図14に示すラッチ部は、図13に示したラッチ部にCapacitiveaveraging技術を適用したものである。図14において、L11、L12、L13、L14、の各々は図13に示したラッチ部における1段目の回路部L1に相当し、L21、L22、L23、L24、の各々は図13に示したラッチ部における2段目の回路部L2に相当する。また、CAVP1、CAVP2、CAVP3、及びCAVN1、CAVN2、CAVN3、は容量である。1段目の回路部L1ii=1、2、3、の正相側出力L1iPと1段目の回路部L1i1の正相側出力L1i1Pとが容量CAVPiで接続される。また、1段目の回路部L1ii=1、2、3、の逆相側出力L1iNと1段目の回路部L1i1の逆相側出力L1i1Nとが容量CAVPiで接続される。図13に示したラッチ部にCapacitiveaveraging技術を適用することで、1段目の回路部L11、L12、L13、L14、の出力におけるオフセット電圧を平均化しオフセットを低減することができる。図14に示す構成によれば、図13に示した構成よりもさらにオフセット電圧を低減することが可能になる。図15は、本実施形態におけるラッチ部の他の構成例を示す図である。図15に示すラッチ部は、図13に示したラッチ部における1段目の回路部L1に正帰還回路をさらに備え、1段目の回路部L1の利得を高めている。図15において、M1、M2、M9,M10、M13、M14はMOSトランジスタNチャネルMOSトランジスタであり、M11、M12、M15、M16はMOSトランジスタPチャネルMOSトランジスタである。CC1、CC2は検出容量であり、CPFは容量である。また、SW11、SW12、SW21、SW22、SW31、SW32、SW41、SW42、SW51、SW52、SW6、SW10、SW13、SW14はスイッチである。参照電位入力は、正相入力及び逆相入力ともに同じ電位VREFとする。なお、図15において、図2、図11、図15に示した構成要素と同一の機能を有する構成要素には同一の符号を付しており、その構成要素についての重複する説明は省略する。1段目の回路部L1に設けた正帰還回路は、MOSトランジスタM15、M16、容量CPF、及びスイッチSW14からなる。MOSトランジスタM15、M16のソースは、クロック信号φによって開閉制御されるスイッチSW14を介して電源電圧Vccに接続される。また、MOSトランジスタM15のドレイン及びMOSトランジスタM16のゲートが、出力V1Nのノードに接続されている。同様に、MOSトランジスタM15のゲート及びMOSトランジスタM16のドレインが、出力V1Pのノードに接続されている。容量CPFは、一方の電極が電源電圧Vccに接続され、他方の電極がMOSトランジスタM15、M16のソースに接続される。容量CPFの容量値によって正帰還量が調整可能であり、例えば容量CPFの容量値を大きくすることで1段目の回路部L1の利得を増大させることができる。図15に示す構成によれば、2段目の回路部L2からのオフセットの寄与を低減でき、図13に示した構成よりもオフセット電圧を低減することができる。また、図14に示した例と同様にして、図15に示したラッチ部にCapacitiveaveraging技術を適用することも可能であり、さらにオフセット電圧を低減することが可能になる。図12A及び図12Bを参照して、本実施形態における比較器の電力削減の効果について説明する。ここでは、90nmCMOS製造技術の下で、動作周波数が1GHz、オフセット電圧の標準偏差が0.6mV以下になるように設計した場合の消費電力を、シミュレーションを用いて計算した結果を示す。図12Aに示す従来技術による比較器の消費電力と、図12Bに示す本実施形態による比較器の消費電力とを比較した。図12Aは、従来技術による比較器の構成例を示す図である。図12Aにおいて、PA1、PA2、PA3はプリアンプ部であり、Lはラッチ部である。また、COP1、COP2、COP3及びCON1、CON2、CON3は容量であり、SW101、SW102、SW103、SW104はスイッチである。図12Aに示す例では、ラッチ部Lの入力換算オフセットを減らすために、3段のプリアンプ部PA1、PA2、PA3を使用している。プリアンプ部PA1、PA2、PA3は、従来の定電流源でバイアスされた差動アンプを用いている。リセット期間中に、プリアンプ部PA1、PA2、PA3の出力端子に接続した容量COP1、COP2、COP3及びCON1、CON2、CON3にオフセット情報を記憶することで、プリアンプ部PA1、PA2、PA3のオフセットをキャンセルしている。図12Aに示した例では、プリアンプ部PA1、PA2、PA3に常時電流が流れるため、比較器の消費電力は1.7mWとなる。図12Bは、本実施形態による比較器の構成例を示す図である。図12Bにおいて、OCPAはプリアンプ部であり、CANはCapacitiveaveragingネットワークであり、OCLはラッチ部である。プリアンプ部OCPAは、図2に回路構成を示したオフセットキャンセル可能なCSアンプであり、ラッチ部OCLは、図11に回路構成を示したラッチ部である。プリアンプ部OCPAの出力に、図6Aに示したCapacitiveaveragingネットワークCANが接続される。図12Bに示す例では、オフセットキャンセルによりラッチ部のオフセットを減らせることから、プリアンプ部に必要とされる利得を小さくすることができ、プリアンプ部OCPAは1段構成となっている。このように構成した場合には、比較器の消費電力はわずか0.2mWであり、本発明により大幅な電力削減が可能である。なお、前述した実施形態においては、並列型AD変換器全ビットフラッシュAD変換器を一例として説明したが、本発明はこれに限定されるものではない。例えば、図8Aに示すようなサブレンジング型AD変換器<subrangingADconverter>にも適用可能であるし、図8Bに示すような逐次比較型逐次近似型AD変換器<SARADconverter>にも適用可能である。図8Aは、本実施形態におけるアナログデジタル変換器の他の構成例を示す図である。図8Aには、入力されるアナログ入力信号VINをnビットnは自然数のデジタル信号DT[n-1:0]に変換するサブレンジング型AD変換器を一例として示している。図8Aにおいて、71はサンプルホールドアンプSHA:sampleholdamplifierであり、72、75は並列型AD変換器フラッシュAD変換器であり、73はデジタルアナログ変換器DA変換器であり、74は減算器である。mを0<m<n-1の整数として、1段目の並列型AD変換器72はデジタル信号DT[n-1:m]を決定するためのAD変換処理を行い、2段目の並列型AD変換器75はデジタル信号DT[m:0]を決定するためのAD変換処理を行う。すなわち、1段目の並列型AD変換器72は、デジタル信号DT[n-1:0]のうちの上位側ビットについてのAD変換処理を行い、2段目の並列型AD変換器75は、デジタル信号DT[n-1:0]のうちの下位側ビットについてのAD変換処理を行う。並列型AD変換器72、75のそれぞれを、例えば図1に示した並列型AD変換器と同様に構成することで、AD変換器の消費電力を削減することができる。図8Aに示したサブレンジング型AD変換器において、入力されたアナログ入力信号VINは、サンプルホールドアンプ71によりサンプルホールドされて、並列型AD変換器72及び減算器74に供給される。並列型AD変換器72では、供給されるアナログ入力信号VINを用いてAD変換処理が行われ、デジタル信号DT[n-1:0]のうちのデジタル信号DT[n-1:m]が並列型AD変換器72から出力される。並列型AD変換器72から出力されたデジタル信号DT[n-1:m]は、DA変換器73に供給されるとともに外部に出力される。DA変換器73に供給されたデジタル信号DT[n-1:m]はDA変換処理され、デジタル信号DT[n-1:m]に応じたアナログ信号がDA変換器73から出力される。そして、サンプルホールドアンプ71より出力されたアナログ入力信号VINからDA変換器73より出力されたアナログ信号が、減算器74によって減算されて並列型AD変換器75に供給される。これにより、入力されたアナログ入力信号VINから、並列型AD変換器72により決定されたデジタル信号DT[n-1:m]に応じたアナログ信号を減じた残差成分が並列型AD変換器75に供給される。並列型AD変換器75では、減算器74より供給されるアナログ信号のAD変換処理が行われ、デジタル信号DT[n-1:0]のうちのデジタル信号DT[m:0]が並列型AD変換器75から出力される。以上のようにして、入力されたアナログ入力信号VINがnビットのデジタル信号DT[n-1:0]に変換され出力される。図8Bは、本実施形態におけるアナログデジタル変換器の他の構成例を示す図である。図8Bには、入力されるアナログ入力信号VINをnビットnは自然数のデジタル信号DT[n-1:0]に変換する逐次比較型逐次近似型AD変換器を一例として示している。図8Bにおいて、76はサンプルホールドアンプSHA:sampleholdamplifierであり、77は比較器コンパレータであり、78はSAR回路であり、79はDA変換器である。比較器77は、例えば図2に示したプリアンプ部を用いて構成される。図8Bに示した逐次比較型AD変換器において、入力されたアナログ入力信号VINは、サンプルホールドアンプ76によりサンプルホールドされて、比較器77に供給される。比較器77は、入力されたアナログ入力信号VINとDA変換器79の出力とを比較し、比較結果に応じてアナログ入力信号VINとDA変換器79の出力との大小関係を示す情報をSAR回路78に出力する。SAR回路78は、比較器77からの出力に基づいてデジタル信号DT[n-1:0]を上位側から1ビットずつ順次決定する。また、SAR回路78は、決定された値に応じて次にアナログ入力信号VINと比較する電圧を生成するための電圧生成コードをDA変換器79に出力する。なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。"