"データ端子と、前記データ端子に接続され、互いに並列に接続された複数の第1導電型のトランジスタを含むインピーダンス調整可能な第1トランジスタユニットと、キャリブレーション端子と、其々が前記キャリブレーション端子に共通に接続され、其々が前記第1トランジスタユニットと実質的に等しい構成であるインピーダンス調整可能な複数の第2トランジスタユニットと、前記複数の第2トランジスタユニットのインピーダンスを前記第1トランジスタユニットに反映させるインピーダンス制御回路と、を備えることを特徴とする半導体装置。前記第1トランジスタユニットを複数備え、前記複数の第1トランジスタユニットが前記データ端子に並列接続されていることを特徴とする請求項1に記載の半導体装置。前記複数の第1トランジスタユニットのうち、活性化させる第1トランジスタユニットの数を指定するモードレジスタをさらに備えることを特徴とする請求項2に記載の半導体装置。前記インピーダンス制御回路は、前記キャリブレーション端子の電位に基づいて前記複数の第2トランジスタユニットのインピーダンスを調整し、前記インピーダンス制御回路は、前記複数の第2トランジスタユニットのインピーダンスを互いに同じ値に調整することを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。前記インピーダンス制御回路は、前記複数の第2トランジスタユニットにそれぞれ含まれる複数の第1導電型のトランジスタを個別にオン又はオフさせることによって、前記複数の第2トランジスタユニットのインピーダンスを調整することを特徴とする請求項4に記載の半導体装置。前記データ端子と前記第1トランジスタユニットとの間に接続された第1の抵抗と、前記キャリブレーション端子と前記複数の第2トランジスタユニットとの間にそれぞれ接続された複数の第2の抵抗と、をさらに備え、前記第1の抵抗の抵抗値と前記複数の第2の抵抗の抵抗値が互いに等しいことを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。前記複数の第2トランジスタユニットは、前記キャリブレーション端子に並列に接続されていることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。前記複数の第2トランジスタユニットは、前記キャリブレーション端子に直列に接続されていることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。前記データ端子に接続され、互いに並列に接続された複数の第2導電型のトランジスタを含むインピーダンス調整可能な第3トランジスタユニットと、前記第3トランジスタユニットと実質的に等しい構成であるインピーダンス調整可能な少なくとも一つの第4トランジスタユニットと、をさらに備え、前記インピーダンス制御回路は、前記複数の第2トランジスタユニットのインピーダンスを基準として前記第4トランジスタユニットのインピーダンスを調整し、前記第4トランジスタユニットのインピーダンスを前記第3トランジスタユニットに反映させることを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。前記第2トランジスタユニットの数と前記第4トランジスタユニットの数が互いに異なることを特徴とする請求項9に記載の半導体装置。データ端子と、キャリブレーション端子と、第1の電源電位が供給される第1の電源ラインと、前記第1の電源ラインと前記データ端子との間に接続された第1トランジスタユニットと、前記第1の電源ラインと前記キャリブレーション端子との間に接続された複数の第2トランジスタユニットと、前記キャリブレーション端子の電位が基準電位と一致するよう、前記複数の第2トランジスタユニットのインピーダンスを調整するインピーダンス制御回路と、を備え、前記インピーダンス制御回路は、前記キャリブレーション端子の電位が基準電位と一致した状態における前記複数の第2トランジスタユニットの一つのインピーダンスを前記第1トランジスタユニットに反映させることを特徴とする半導体装置。第2の電源電位が供給される第2の電源ラインと、前記第2の電源ラインと前記データ端子との間に接続された第3トランジスタユニットと、前記第2の電源ラインと内部接点との間に接続された第4トランジスタユニットと、前記第1の電源ラインと前記内部接点との間に接続された複数の第5トランジスタユニットと、をさらに備え、前記インピーダンス制御回路は、前記複数の第2トランジスタユニットのインピーダンスを前記複数の第5トランジスタユニットに反映させ、前記内部接点の電位が前記基準電位と一致するよう、前記第4トランジスタユニットのインピーダンスを調整し、前記内部接点の電位が前記基準電位と一致した状態における前記第4トランジスタユニットのインピーダンスを前記第3トランジスタユニットに反映させることを特徴とする請求項11に記載の半導体装置。前記基準電位は、前記第1の電源電位と前記第2の電源電位の中間電位とは異なる電位であることを特徴とする請求項11又は12に記載の半導体装置。モジュール基板と、前記モジュール基板に搭載された半導体装置及び外部抵抗と、を備える半導体モジュールであって、前記半導体装置は、データ端子と、前記外部抵抗が接続されるキャリブレーション端子と、前記データ端子に接続された第1トランジスタユニットと、前記キャリブレーション端子に接続された複数の第2トランジスタユニットと、前記複数の第2トランジスタユニットのそれぞれのインピーダンスが前記外部抵抗のインピーダンスと一致するよう、前記複数の第2トランジスタユニットのインピーダンスを調整するインピーダンス制御回路と、を備え、前記インピーダンス制御回路は、前記複数の第2トランジスタユニットのそれぞれのインピーダンスが前記外部抵抗のインピーダンスと一致した状態における前記複数の第2トランジスタユニットの一つのインピーダンスを前記第1トランジスタユニットに反映させることを特徴とする半導体モジュール。特許文献1に記載されたキャリブレーション回路は、キャリブレーション端子の電位と比較する基準電位のレベルが電源電位VDDの半分のレベル0.5VDDに設定されている。しかしながら、仕様によっては基準電位が電源電位の半分のレベルからオフセットしたレベルに設定されることがあり、この場合、必ずしも正確なキャリブレーション動作が行われないことがあった。本発明の一側面による半導体装置は、データ端子と、前記データ端子に接続され、互いに並列に接続された複数の第1導電型のトランジスタを含むインピーダンス調整可能な第1トランジスタユニットと、キャリブレーション端子と、其々が前記キャリブレーション端子に共通に接続され、其々が前記第1トランジスタユニットと実質的に等しい構成であるインピーダンス調整可能な複数の第2トランジスタユニットと、前記複数の第2トランジスタユニットのインピーダンスを前記第1トランジスタユニットに反映させるインピーダンス制御回路と、を備えることを特徴とする。本発明の他の側面による半導体装置は、データ端子と、キャリブレーション端子と、第1の電源電位が供給される第1の電源ラインと、前記第1の電源ラインと前記データ端子との間に接続された第1トランジスタユニットと、前記第1の電源ラインと前記キャリブレーション端子との間に接続された複数の第2トランジスタユニットと、前記キャリブレーション端子の電位が基準電位と一致するよう、前記複数の第2トランジスタユニットのインピーダンスを調整するインピーダンス制御回路と、を備え、前記インピーダンス制御回路は、前記キャリブレーション端子の電位が基準電位と一致した状態における前記複数の第2トランジスタユニットの一つのインピーダンスを前記第1トランジスタユニットに反映させることを特徴とする。本発明による半導体モジュールは、モジュール基板と、前記モジュール基板に搭載された半導体装置及び外部抵抗と、を備える半導体モジュールであって、前記半導体装置は、データ端子と、前記外部抵抗が接続されるキャリブレーション端子と、前記データ端子に接続された第1トランジスタユニットと、前記キャリブレーション端子に接続された複数の第2トランジスタユニットと、前記複数の第2トランジスタユニットのそれぞれのインピーダンスが前記外部抵抗のインピーダンスと一致するよう、前記複数の第2トランジスタユニットのインピーダンスを調整するインピーダンス制御回路と、を備え、前記インピーダンス制御回路は、前記複数の第2トランジスタユニットのそれぞれのインピーダンスが前記外部抵抗のインピーダンスと一致した状態における前記複数の第2トランジスタユニットの一つのインピーダンスを前記第1トランジスタユニットに反映させることを特徴とする。本発明によれば、基準電位が電源電位の半分のレベルからオフセットしたレベルに設定されている場合であっても、正確なキャリブレーション動作を行うことが可能となる。本発明の好ましい実施形態について説明する前に、基準電位が電源電位の半分のレベルからオフセットしたレベルに設定されると正確なキャリブレーション動作を行うことができなくなる理由について説明する。以下の説明は、本発明者の検討により与えられる内容である。図1aは、レプリカバッファ1と外部抵抗2との接続関係を示す模式図である。図1aに示すように、レプリカバッファ1は高位側の電源電位VDDQが供給される電源ラインとキャリブレーション端子ZQとの間に接続される。レプリカバッファ1は、複数のPチャンネル型MOSトランジスタが並列接続されてなるP型トランジスタユニットである。外部抵抗は、低位側の電源電位VSSQが供給される電源ラインとキャリブレーション端子ZQとの間に接続される。外部抵抗2のインピーダンスReは、データ出力バッファの目標となるインピーダンスに相当する。したがって、キャリブレーション端子ZQの電位が中間電位、つまり0.5VDDQとなるようレプリカバッファ1のインピーダンスを調整し、これをデータ出力バッファに反映させれば、データ出力バッファのインピーダンスも目標値であるReに一致することになる。しかしながら、データ出力バッファはトランジスタによって構成されており、そのインピーダンスはトランジスタのオン抵抗に起因する。このため、通常の抵抗器とは異なり、データ出力バッファのインピーダンスは電圧によって無視できない変動が生じる。つまり、通常の抵抗器であれば、両端にかかる電圧にかかわらずインピーダンスはほぼ一定であるのに対し、トランジスタではゲートソース間電圧が同じであっても、ソースドレイン間電圧が異なればインピーダンスも異なるため、キャリブレーション動作においてはこの点を考慮に入れる必要がある。したがって、図1aに示すキャリブレーション回路を用いたキャリブレーション結果をデータ出力バッファに反映させた場合、ソースドレイン間電圧が0.5VDDQである条件においてはデータ出力バッファのインピーダンスは正しくReと一致するものの、ソースドレイン間電圧が0.5VDDQからオフセットしている条件においては、データ出力バッファのインピーダンスがReからずれてしまう。図1bは、データ入力レシーバ3の回路図である。図1bに示すデータ入力レシーバ3は、正入力ノードがデータ端子DQに接続され、負入力ノード-に基準電位VREFが供給された構成を有している。基準電位のレベルは中間レベルからオフセットしており、本例では0.8VDDQに設定されている。この場合、データ端子DQのレベルが0.8VDDQを超えていればデータ入力レシーバ3から出力される信号INはハイレベルとなり、逆に、データ端子DQのレベルが0.8VDDQ未満であればデータ入力レシーバ3から出力される信号INはローレベルとなる。このようなデータ入力レシーバ3が用いられる場合、図1cに示すように、データ出力バッファを構成するプルアップバッファ4のインピーダンスは、ソースドレイン間電圧が0.2VDDQである条件においてReである必要がある。また、データ出力バッファを構成するプルダウンバッファ5のインピーダンスは、ソースドレイン間電圧が0.8VDDQである条件においてReである必要がある。したがって、この場合、図1aに示したキャリブレーション回路によるレプリカバッファ1のインピーダンスをそのままプルアップバッファ4やプルダウンバッファ5に反映させても、これらのインピーダンスはReとは一致せず、ややずれた値となってしまう。本発明者はこのような課題を認識し、これを解決すべく鋭意検討を重ねた。この問題を解決する方法としては、インピーダンスが4Reである外部抵抗2を用いる方法が考えられる。この方法によれば、図1aに示すキャリブレーション端子ZQが0.8VDDQとなるよう、レプリカバッファ1のインピーダンスを調整すれば、得られるインピーダンスはReとなる。したがって、これをプルアップバッファ4に反映させれば、ソースドレイン間電圧が0.2VDDQである条件においてプルアップバッファ4のインピーダンスをReとすることができる。しかしながら、この場合には抵抗値の大きい外部抵抗2を使用する必要があるため、外部抵抗2のサイズが大きくなる。このため、モジュール基板上への実装面積が増大し、コストが増加するおそれがある。しかも、この方法では、プルアップバッファ4に対しては正しくインピーダンス調整を行うことができるものの、プルダウンバッファ5に対しては正しくインピーダンス調整を行うことができないという問題が残る。本発明は、このような問題を解決すべく成されたものである。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図2は、本発明の好ましい実施形態による半導体装置10の全体構成を示すブロック図である。本実施形態による半導体装置10は1つの半導体チップに集積されたDRAMであり、メモリセルアレイ11を有している。メモリセルアレイ11は、複数のワード線WLと複数のビット線BLを備え、これらの交点にメモリセルMCが配置された構成を有している。ワード線WLの選択はロウデコーダ12によって行われ、ビット線BLの選択はカラムデコーダ13によって行われる。図2に示すように、半導体装置10には外部端子としてアドレス端子21、コマンド端子22、クロック端子23、データ端子24、キャリブレーション端子ZQ及び電源端子25が設けられている。アドレス端子21は、外部からアドレス信号ADDが入力される端子である。アドレス端子21に入力されたアドレス信号ADDは、アドレス入力回路31を介してアドレスラッチ回路32に供給され、アドレスラッチ回路32にラッチされる。アドレスラッチ回路32にラッチされたアドレス信号ADDは、ロウデコーダ12、カラムデコーダ13又はモードレジスタ14に供給される。モードレジスタ14は、半導体装置10の動作モードを示すパラメータが設定される回路である。コマンド端子22は、外部からコマンド信号CMDが入力される端子である。コマンド信号CMDは、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、リセット信号/RESETなどの複数の信号からなる。ここで、信号名の先頭にスラッシュ/が付されているのは、対応する信号の反転信号、或いは、当該信号がローアクティブな信号であることを意味する。コマンド端子22に入力されたコマンド信号CMDは、コマンド入力回路33を介してコマンドデコード回路34に供給される。コマンドデコード回路34は、コマンド信号CMDをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号IACT、カラム信号ICOL、モードレジスタセット信号MRS、キャリブレーション信号ZQC、DLLリセット信号DLLRSTなどがある。アクティブ信号IACTは、コマンド信号CMDがロウアクセスアクティブコマンドを示している場合に活性化される信号である。アクティブ信号IACTが活性化すると、アドレスラッチ回路32にラッチされたアドレス信号ADDがロウデコーダ12に供給される。これにより、当該アドレス信号ADDにより指定されるワード線WLが選択される。カラム信号ICOLは、コマンド信号CMDがカラムアクセスリードコマンド又はライトコマンドを示している場合に活性化される信号である。カラム信号ICOLが活性化すると、アドレスラッチ回路32にラッチされたアドレス信号ADDがカラムデコーダ13に供給される。これにより、当該アドレス信号ADDにより指定されるビット線BLが選択される。したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルMCからリードデータが読み出される。リードデータDQは、FIFO回路15及び入出力回路16を介して、データ端子24から外部に出力される。リードデータDQの出力は、入出力回路16に含まれるデータ出力バッファ16aを用いて行われる。データ出力バッファ16aの基本構成は図1cに示すとおりであり、プルアップバッファ4とプルダウンバッファ5が直列接続された構成を有している。一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子24にライトデータDQを入力すれば、ライトデータDQは入出力回路16及びFIFO回路15を介してメモリセルアレイ11に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルMCに書き込まれる。ライトデータDQの受信は、入出力回路16に含まれるデータ入力レシーバ3を用いて行われる。データ入力レシーバ3の基本構成は図1bに示すとおりであり、基準電位VREFとデータ端子24のレベルを比較することによりライトデータDQの論理レベルを判定する。尚、FIFO回路15及び入出力回路16の動作は、内部クロック信号LCLKに同期して行われる。内部クロック信号LCLKは、DLL回路36によって生成される。モードレジスタセット信号MRSは、コマンド信号CMDがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレス端子21からモード信号を入力すれば、モードレジスタ14の設定値を書き換えることができる。キャリブレーション信号ZQCは、リセット信号/RESETが活性状態から非活性状態に変化した場合、或いは、コマンド信号CMDがキャリブレーションコマンドを示している場合に活性化される信号である。キャリブレーション信号ZQCが活性化すると、図2に示すキャリブレーション回路100が起動され、キャリブレーション動作が実行される。キャリブレーション回路100の詳細については後述する。DLLリセット信号DLLRSTは、リセット信号/RESETが活性状態から非活性状態に変化した場合、或いは、コマンド信号CMDがDLLリセットコマンドを示している場合に活性化される信号である。DLLリセット信号DLLRSTが活性化すると、DLL回路36が再起動される。クロック端子23は、外部クロック信号CK,/CKが入力される端子である。外部クロック信号CKと外部クロック信号/CKは互いに相補の信号であり、いずれもクロック入力回路35に供給される。クロック入力回路35は、外部クロック信号CK,/CKに基づいて内部クロック信号ICLKを生成する。内部クロック信号ICLKは、半導体装置10の内部における基本クロック信号であり、各種回路ブロックに供給される。内部クロック信号ICLKは、DLL回路36にも供給される。DLL回路36は、内部クロック信号ICLKに基づいて内部クロック信号LCLKを生成する回路である。内部クロック信号LCLKは位相制御されたクロック信号であり、上述の通り、FIFO回路15及び入出力回路16に供給される。これにより、リードデータDQは内部クロック信号LCLKに同期して出力されることになる。電源端子25は、電源電位VDD,VDDQ,VSS,VSSQが供給される端子である。電源電位VDD,VDDQは高位側の電源電位であり、両者の電位は同じである。一方、電源電位VSS,VSSQは低位側の電源電位接地電位であり、両者の電位は同じである。電源電位VDDQ,VSSQは入出力回路16にて用いられる専用電源であり、電源電位VDD,VSSは他の回路ブロックにて用いられる電源である。但し、本発明において電源電位VDDと電源電位VDDQを分離したり、電源電位VSSと電源電位VSSQを分離したりすることは必須でない。内部電圧発生回路37は、電源電位VDD,VSSに基づいて各種の内部電位VPP,VPERI,VARY及び基準電位VREFなどを発生させる。内部電位VPPは、主にロウデコーダ12において用いられる電位である。ロウデコーダ12は、アドレス信号ADDに基づき選択したワード線WLをVPPレベルに駆動し、これによりメモリセルMCに含まれるセルトランジスタを導通させる。内部電位VARYは、図示しないセンスアンプにおいて用いられる電位である。センスアンプが活性化すると、ビット線対の一方をVARYレベル、他方をVSSレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電位VPERIは、アドレスラッチ回路32やコマンドデコード回路34などの大部分の周辺回路の動作電位として用いられる。これら周辺回路の動作電位として電源電位VDDよりも電圧の低い電源電位VPERIを用いることにより、半導体装置10の低消費電力化が図られている。基準電位VREFは、入出力回路16に含まれるデータ入力レシーバ3に供給されるとともに、キャリブレーション回路100のキャリブレーション動作に用いられる。図3は、本実施形態による半導体装置10を備える半導体モジュール6の模式図である。図3に示す半導体モジュール6は、モジュール基板7に複数の半導体装置10が搭載された構成を有している。各半導体装置10のキャリブレーション端子ZQには、モジュール基板7に搭載された外部抵抗2の一端が接続されている。外部抵抗2の他端は電源電位VSSQ又はVSSに接続されている。図4は、データ端子24を介して入出力回路16から出力されるリードデータDQの波形図である。図4に示すように、外部からリードコマンドREADが発行されると、所定のレイテンシが経過した後、入出力回路16からリードデータDQがバースト出力される。図4に示す例では、時刻t1からリードデータDQのバースト出力が開始されており、時刻t2にてバースト出力が終了している。ここで、バースト出力が開始される時刻t1以前の期間や、バースト出力が終了する時刻t2以降の期間においては、データ端子24のレベルはVDDQに終端されている。そして、バースト出力が行われている期間においては、リードデータDQの論理レベルに基づいて、データ端子24のレベルが変化する。具体的には、リードデータDQがハイレベルである場合にはデータ端子24がVDDQレベルに駆動され、リードデータDQがローレベルである場合にはデータ端子24が約0.6VDDQレベルに駆動される。ここで、リードデータDQがハイレベルであるのかローレベルであるのかを判定するしきい値となるレベルは0.8VDDQであり、このレベルが基準電位VREFのレベルとなる。基準電位VREFは、図1bに示したデータ入力レシーバ3に入力される基準電位に相当する。図5は、入出力回路16に含まれるデータ出力バッファ16aの構成を示すブロック図である。図5に示すように、データ出力バッファ16aは、n個のP型トランジスタユニット201~20n及びn個のN型トランジスタユニット301~30nがデータ端子24に接続された構成を有している。P型トランジスタユニット201~20nはそれぞれ抵抗Rpを介してデータ端子24に並列接続されており、このうち何個のP型トランジスタユニット201~20nを活性化させるかはモード信号MODEによって選択することができる。本発明においては、P型トランジスタユニット201~20nのそれぞれを第1トランジスタユニットと呼ぶことがある。同様に、N型トランジスタユニット301~30nはそれぞれ抵抗Rnを介してデータ端子24に並列接続されており、このうち何個のN型トランジスタユニット301~30nを活性化させるかはモード信号MODEによって選択することができる。本発明においては、N型トランジスタユニット301~30nのそれぞれを第3トランジスタユニットと呼ぶことがある。P型トランジスタユニット201~20n及びN型トランジスタユニット301~30nのいずれを活性化させるかは、内部データDATAによって指定される。内部データDATAは、リードデータDQの論理レベルを指定するデータ信号である。データ端子24からハイレベルのリードデータDQを出力する場合、P型トランジスタユニット201~20nの少なくとも1つを活性化させる。この時、N型トランジスタユニット301~30nは全て非活性化させる。これにより、データ端子24はハイレベルに駆動される。一方、データ端子24からローレベルのリードデータDQを出力する場合、N型トランジスタユニット301~30nの少なくとも1つを活性化させる。この時、P型トランジスタユニット201~20nは全て非活性化させる。これにより、データ端子24はローレベルに駆動される。各トランジスタユニットのインピーダンスは互いに等しく、例えば240Ωに設計される。したがって、P型トランジスタユニット201~20nのうちm個0<m≦nを活性化させれば、データ端子24から見たP型トランジスタユニット201~20nのインピーダンスは240Ω/mとなる。同様に、N型トランジスタユニット301~30nのうちm個0<m≦nを活性化させれば、データ端子24から見たN型トランジスタユニット301~30nのインピーダンスは240Ω/mとなる。nの値については特に限定されるものではないが、例えば7とすることができる。上述の通り、mの値はモード信号MODEによって選択することができる。モード信号MODEは図2に示すモードレジスタ14から供給される信号であり、したがって、モードレジスタセットコマンドを発行することによって変更可能である。P型トランジスタユニット201~20nのそれぞれインピーダンスは、インピーダンスコードDRZQPによって指定される。インピーダンスコードDRZQPはP型トランジスタユニット201~20nに共通に供給され、したがって、P型トランジスタユニット201~20nは互いに同じインピーダンスに調整される。同様に、N型トランジスタユニット301~30nのそれぞれインピーダンスは、インピーダンスコードDRZQNによって指定される。インピーダンスコードDRZQNはN型トランジスタユニット301~30nに共通に供給され、したがって、N型トランジスタユニット301~30nは互いに同じインピーダンスに調整される。図6は、P型トランジスタユニット201の回路図である。他のP型トランジスタユニット202~20nも同じ回路構成を有しているため、重複する説明は省略する。図6に示すように、P型トランジスタユニット201は、7個のPチャンネル型MOSトランジスタ210~216が並列接続された構成を有しており、プルアップバッファとして機能する。これらトランジスタ210~216のソースは電源電位VDDQが供給される電源ラインVL1に共通に接続されており、これらトランジスタ210~216のドレインは抵抗Rpint,Rpを介してデータ端子24に共通に接続されている。特に限定されるものではないが、抵抗Rpintはタングステンや窒化チタンなどの高抵抗配線による抵抗成分であり、抵抗Rpはアルミニウムや銅などの低抵抗配線による抵抗成分である。一例として、並列接続されたPチャンネル型MOSトランジスタ210~216のオン抵抗を120Ωとし、比抵抗3Ωのタングステン配線を用いた抵抗Rpintを110Ωとし、比抵抗0.2Ωのアルミニウム配線を用いた抵抗Rpを10Ωとすれば、合計の抵抗値は240Ωとなる。本発明においては、抵抗Rpを第1の抵抗と呼ぶことがある。トランジスタ210~216のゲート電極には、それぞれ制御信号P0~P6が供給される。制御信号P0~P6は、それぞれ対応するORゲート回路220~226から出力される。ORゲート回路220~226の一方の入力ノードには内部データDATAが共通に供給されている。また、ORゲート回路220~225の他方の入力ノードにはインピーダンスコードDRZQPの対応するビットDRZQP0~DRZQP5がそれぞれ供給される。ORゲート回路226の他方の入力ノードはローレベルに固定されている。かかる構成により、内部データDATAがローレベルになると、インピーダンスコードDRZQPに基づいて1又は2以上のトランジスタ210~216がオンする。インピーダンスコードDRZQPは後述するキャリブレーション回路100によって生成される信号であり、これにより温度変化や電圧変動などが生じた場合であっても、P型トランジスタユニット201のインピーダンスが設計値例えば240Ωに調整される。一方、内部データDATAがハイレベルになると、全てのトランジスタ210~216がオフ状態となる。図7は、N型トランジスタユニット301の回路図である。他のN型トランジスタユニット302~30nも同じ回路構成を有しているため、重複する説明は省略する。図7に示すように、N型トランジスタユニット301は、7個のNチャンネル型MOSトランジスタ310~316が並列接続された構成を有しており、プルダウンバッファとして機能する。これらトランジスタ310~316のソースは電源電位VSSQが供給される電源ラインVL2に共通に接続されており、これらトランジスタ310~316のドレインは抵抗Rnint,Rnを介してデータ端子24に共通に接続されている。抵抗Rnintは図6に示した抵抗Rnintに対応し、抵抗Rnは図6に示した抵抗Rnに対応する。トランジスタ310~316のゲート電極には、それぞれ制御信号N0~N6が供給される。制御信号N0~N6は、それぞれ対応するANDゲート回路320~326から出力される。ANDゲート回路320~326の一方の入力ノードには内部データDATAが共通に供給されている。また、ANDゲート回路320~325の他方の入力ノードにはインピーダンスコードDRZQNの対応するビットDRZQN0~DRZQN5がそれぞれ供給される。ANDゲート回路326の他方の入力ノードはハイレベルに固定されている。かかる構成により、内部データDATAがハイレベルになると、インピーダンスコードDRZQNに基づいて1又は2以上のトランジスタ310~316がオンする。インピーダンスコードDRZQNは後述するキャリブレーション回路100によって生成される信号であり、これにより温度変化や電圧変動などが生じた場合であっても、N型トランジスタユニット301のインピーダンスが設計値例えば240Ωに調整される。一方、内部データDATAがローレベルになると、全てのトランジスタ310~316がオフ状態となる。図6及び図7に示す例では、並列接続された7個のトランジスタが1つのトランジスタユニットに含まれているが、本発明において1つのトランジスタユニットに含まれるトランジスタの並列接続数については特に限定されない。また、インピーダンスコードDRZQPによって制御されないトランジスタ216を設けているのは、インピーダンスコードDRZQPが最大値又は最小値を示した結果、他のトランジスタ210~215が全てオフ状態となってもハイインピーダンス状態とならないためである。インピーダンスコードDRZQNによって制御されないトランジスタ316を設けている理由も同様である。しかしながら、本発明においてこのようなトランジスタを設けることは必須でない。図8は、第1の実施形態によるキャリブレーション回路100の構成を示すブロック図である。図8に示すように、キャリブレーション回路100は、キャリブレーション端子ZQに並列接続された4つのP型トランジスタユニット111~114と、内部接点Aに並列接続された4つのP型トランジスタユニット121~124及び1つのN型トランジスタユニット131とを備えている。キャリブレーション端子ZQには上述した外部抵抗2が接続される。外部抵抗2のインピーダンスReは、各トランジスタユニットの目標とするインピーダンスに相当し、上記の例では240Ωである。本発明においては、P型トランジスタユニット111~114のそれぞれを第2トランジスタユニット、P型トランジスタユニット121~124のそれぞれを第5トランジスタユニット、N型トランジスタユニット131を第4トランジスタユニットと呼ぶことがある。これらP型トランジスタユニット111~114,121~124のそれぞれは、プルアップバッファであるP型トランジスタユニット201~20nのそれぞれのレプリカバッファである。したがって、P型トランジスタユニット111~114は、データ端子24ではなくキャリブレーション端子ZQに接続されている他は、いずれも図6に示したP型トランジスタユニット201と実質的に同じ回路構成を有している。同様に、P型トランジスタユニット121~124は、データ端子24ではなく内部接点Aに接続されている他は、いずれも図6に示したP型トランジスタユニット201と実質的に同じ回路構成を有している。一方、N型トランジスタユニット131は、プルダウンバッファであるN型トランジスタユニット301~30nのそれぞれのレプリカバッファである。したがって、N型トランジスタユニット131は、データ端子24ではなく内部接点Aに接続されている他は、図7に示したP型トランジスタユニット301と実質的に同じ回路構成を有している。キャリブレーション端子ZQの電位は、比較回路141によって基準電位VREFと比較される。基準電位VREFのレベルは0.8VDDQである。比較回路141による比較結果はカウンタ回路142に供給される。カウンタ回路142はインピーダンスコードDRZQPをカウント値とするカウンタであり、比較回路141による比較結果に基づいてカウントアップ又はカウントダウンを行う。カウンタ回路142によるカウント動作は、タイミング発生回路143によって制御される。タイミング発生回路143は、キャリブレーション信号ZQCに基づいて活性化され、内部クロック信号ICLKを分周した分周クロック信号に同期してカウンタ回路142の動作タイミングを制御する。同様に、内部接点Aの電位は比較回路151によって基準電位VREFと比較され、比較結果がカウンタ回路152に供給される。カウンタ回路152はインピーダンスコードDRZQNをカウント値とするカウンタであり、比較回路151による比較結果に基づいてカウントアップ又はカウントダウンを行う。カウンタ回路152によるカウント動作は、タイミング発生回路153によって制御される。タイミング発生回路153は、キャリブレーション信号ZQCに基づいて活性化され、内部クロック信号ICLKを分周した分周クロック信号に同期してカウンタ回路152の動作タイミングを制御する。本発明においては、比較回路141,151、カウンタ回路142,152及びタイミング発生回路143,153からなる回路ブロックをインピーダンス制御回路と呼ぶことがある。カウンタ回路142から出力されるインピーダンスコードDRZQPは、ゲート回路GPを介してP型トランジスタユニット111~114,121~124に共通に供給される。ゲート回路GPは、キャリブレーション信号ZQCが活性化している場合にインピーダンスコードDRZQPをP型トランジスタユニット111~114,121~124に供給する役割を果たし、図6に示す内部データDATAに対応する信号である。したがって、キャリブレーション信号ZQCが非活性状態である場合には、インピーダンスコードDRZQPにかかわらず、P型トランジスタユニット111~114,121~124を構成するトランジスタは、インピーダンスコードDRZQPによって制御されないトランジスタを除き、全てオフ状態となる。また、P型トランジスタユニット111~114,121~124に供給される電源電位VDDQについてもキャリブレーション信号ZQCによって制御され、これが非活性状態である場合にはP型トランジスタユニット111~114,121~124が電源電位VDDQから切り離される。これらにより、キャリブレーション動作を行わない期間における消費電力が削減される。同様に、カウンタ回路152から出力されるインピーダンスコードDRZQNは、ゲート回路GNを介してN型トランジスタユニット131に供給される。ゲート回路GNは、キャリブレーション信号ZQCが活性化している場合にインピーダンスコードDRZQNをN型トランジスタユニット131に供給する役割を果たし、図7に示す内部データDATAに対応する信号である。したがって、キャリブレーション信号ZQCが非活性状態である場合には、インピーダンスコードDRZQNにかかわらず、N型トランジスタユニット131を構成するトランジスタは、インピーダンスコードDRZQNによって制御されないトランジスタを除き、全てオフ状態となる。また、N型トランジスタユニット131に供給される電源電位VSSQについてもキャリブレーション信号ZQCによって制御され、これが非活性状態である場合にはN型トランジスタユニット131が電源電位VSSQから切り離される。これらにより、キャリブレーション動作を行わない期間における消費電力が削減される。キャリブレーション回路100の動作は、図9に示すように、P型トランジスタユニット111~114のインピーダンス調整ステップS1、N型トランジスタユニット131のインピーダンス調整ステップS2の順に行われる。ステップS1においては、比較回路141によってキャリブレーション端子ZQの電位と基準電位VREFとが比較され、その結果に基づいてカウンタ回路142がカウントアップ又はカウントダウンされる。この動作を繰り返すと、キャリブレーション端子ZQの電位と基準電位VREFとの大小関係が交互に反転する状態が出現する。この状態は、キャリブレーション端子ZQの電位が基準電位VREFに最も接近した状態を示す。ステップS1においては、模式図である図10aに示すように、互いに同一のインピーダンスに制御される4つのP型トランジスタユニット111~114が並列接続された状態でキャリブレーション動作が実行される。このため、キャリブレーション端子ZQの電位が基準電位VREF=0.8VDDQと一致するようインピーダンス調整を行うと、各P型トランジスタユニット111~114のインピーダンスは、外部抵抗2のインピーダンスReと一致する。しかもこの時、P型トランジスタユニット111~114の両端に印加される電圧は0.2VDDQであり、データ出力バッファ16aに含まれるP型トランジスタユニット201~20nの動作条件と一致する。ステップS1が完了すると、その結果をP型トランジスタユニット121~124に反映させた状態でステップS2が実行される。ステップS2においては、比較回路151によって内部接点Aの電位と基準電位VREFとが比較され、その結果に基づいてカウンタ回路152がカウントアップ又はカウントダウンされる。この動作を繰り返すと、内部接点Aの電位と基準電位VREFとの大小関係が交互に反転する状態が出現する。この状態は、内部接点Aの電位が基準電位VREFに最も接近した状態を示す。ステップS2においては、模式図である図10bに示すように、互いに同一のインピーダンスReに制御された4つのP型トランジスタユニット121~124が並列接続された状態で、N型トランジスタユニット131のキャリブレーション動作が実行される。このため、内部接点Aの電位が基準電位VREF=0.8VDDQと一致するようインピーダンス調整を行うと、N型トランジスタユニット131のインピーダンスは、P型トランジスタユニット121~124の個々のインピーダンスReと一致する。しかもこの時、N型トランジスタユニット131の両端に印加される電圧は0.8VDDQであり、データ出力バッファ16aに含まれるN型トランジスタユニット301~30nの動作条件と一致する。そして、ステップS1,S2が完了した後、得られたインピーダンスコードDRZQP,DRZQNをデータ出力バッファ16aに供給し、P型トランジスタユニット201~20n及びN型トランジスタユニット301~30nに反映させる。これにより、データ出力バッファ16aを構成する各トランジスタユニットは、外部抵抗2のインピーダンスReと一致する。しかも、上述の通り、これらインピーダンスコードDRZQP,DRZQNは、P型トランジスタユニット201~20nの動作条件及びN型トランジスタユニット301~30nの動作条件と一致した状態で生成されることから、実際に得られるインピーダンスは、外部抵抗2のインピーダンスReと正確に一致することになる。このように、本実施形態によれば、データ出力バッファ16aの動作条件と一致した状態でキャリブレーション動作が行われることから、正確なキャリブレーション動作を実現することが可能となる。しかも、キャリブレーション回路100にて使用する基準電位VREFのレベルは、データ入力レシーバ3にて使用する基準電位VREFのレベルと一致していることから、制御が複雑化することもない。図11は、キャリブレーション回路100の模式的なレイアウト図である。図11に示す例では、中央のエリアBにP型トランジスタユニット111~114,121~124がまとめてレイアウトされている。このうち、P型トランジスタユニット111~114についてはエリアBから見て一方側にレイアウトされた配線エリア110に接続され、P型トランジスタユニット121~124についてはエリアBから見て他方側にレイアウトされた配線エリア120に接続されている。しかしながら、配線エリア110の位置はキャリブレーション端子ZQの存在によって制限されており、その結果、各トランジスタユニット111~114と配線エリア110との距離が均一ではなくなっている。このため、トランジスタユニット111~114と配線エリア110を接続する配線111a~114aの配線抵抗に差が生じるおそれがあり、この場合にはキャリブレーション動作によって得られるインピーダンスコードにずれが生じてしまう。配線111a~114aは、図5に示した抵抗Rpのレプリカであり、したがって抵抗Rpと同じ抵抗値となるよう設計する必要がある。配線121a~124aについても同様である。本発明においては、配線111a~114a,121a~124aを第2の抵抗と呼ぶことがある。この点を考慮し、図11に示すレイアウトでは、配線112a~114aに迂回部分Cを設けることによってこれらの配線長を配線111aの配線長と一致させ、これにより配線111a~114aの配線抵抗を一致させている。これに対し、各トランジスタユニット121~124と配線エリア120との距離は均一であり、このため、トランジスタユニット121~124と配線エリア120を直線的に接続しても配線121a~124aの配線抵抗には差が生じない。しかしながら、配線121a~124aの配線抵抗については、配線111a~114aの配線抵抗と一致させる必要があることから、敢えて迂回部分Dを設けている。これにより、全ての配線111a~114a,121a~124aの配線抵抗が一致し、正確なキャリブレーション動作を行うことが可能となる。図12は、第2の実施形態によるキャリブレーション回路100aの構成を示すブロック図である。本実施形態によるキャリブレーション回路100aは、入出力回路16にて用いられる基準電位VREFのレベルが0.2VDDQである場合に好適な回路である。図12に示すキャリブレーション回路100aは、キャリブレーション端子ZQに並列接続された4つのN型トランジスタユニット161~164と、内部接点Aに並列接続された4つのN型トランジスタユニット171~174及び1つのP型トランジスタユニット181とを備えている。キャリブレーション端子ZQに接続された外部抵抗2の他端は、電源電位VDDQに接続されている。N型トランジスタユニット161~164,171~174のそれぞれは、プルダウンバッファであるN型トランジスタユニット301~30nのそれぞれのレプリカバッファである。一方、P型トランジスタユニット181は、プルアップバッファであるP型トランジスタユニット201~20nのそれぞれのレプリカバッファである。キャリブレーション端子ZQの電位は、比較回路151によって基準電位VREFと比較される。基準電位VREFのレベルは0.2VDDQである。比較回路151による比較結果は、インピーダンスコードDRZQNを生成するカウンタ回路152に供給される。同様に、内部接点Aの電位は比較回路141によって基準電位VREFと比較される。比較回路141による比較結果は、インピーダンスコードDRZQPを生成するカウンタ回路142に供給される。本実施形態におけるステップS1においては、模式図である図13aに示すように、互いに同一のインピーダンスに制御される4つのN型トランジスタユニット161~164が並列接続された状態でキャリブレーション動作が実行される。このため、キャリブレーション端子ZQの電位が基準電位VREF=0.2VDDQと一致するようインピーダンス調整を行うと、各N型トランジスタユニット161~164のインピーダンスは、外部抵抗2のインピーダンスReと一致する。しかもこの時、N型トランジスタユニット161~164の両端に印加される電圧は0.2VDDQであり、データ出力バッファ16aに含まれるN型トランジスタユニット301~30nの動作条件と一致する。本実施形態におけるステップS2においては、模式図である図13bに示すように、互いに同一のインピーダンスに制御された4つのN型トランジスタユニット171~174が並列接続された状態で、P型トランジスタユニット181のキャリブレーション動作が実行される。このため、内部接点Aの電位が基準電位VREF=0.2VDDQと一致するようインピーダンス調整を行うと、P型トランジスタユニット181のインピーダンスは、N型トランジスタユニット171~174の個々のインピーダンスReと一致する。しかもこの時、P型トランジスタユニット181の両端に印加される電圧は0.8VDDQであり、データ出力バッファ16aに含まれるP型トランジスタユニット201~20nの動作条件と一致する。そして、ステップS1,S2が完了した後、得られたインピーダンスコードDRZQP,DRZQNをP型トランジスタユニット201~20n及びN型トランジスタユニット301~30nに反映させれば、キャリブレーション動作が完了する。このように、本発明においてキャリブレーション動作をP型トランジスタユニット側から行うことは必須でなく、基準電位VREFのレベルに応じて、P型トランジスタユニット側又はN型トランジスタユニット側から行うことが可能である。図14は、本発明の好ましい第3の実施形態を説明するための模式図である。図14に示す例では、P型トランジスタユニットに対するキャリブレーション動作において、電源電位VSSQが供給される電源ラインとキャリブレーション端子ZQとの間に4つのP型トランジスタユニット191~194を直列接続した回路を用いる。キャリブレーション端子ZQに接続された外部抵抗2の他端は、電源電位VDDQに接続されている。この状態で、キャリブレーション端子ZQの電位が基準電位VREF=0.8VDDQと一致するようインピーダンス調整を行うと、各P型トランジスタユニット191~194のインピーダンスは、外部抵抗2のインピーダンスReと一致する。しかもこの時、P型トランジスタユニット111~114の両端に印加される電圧は0.2VDDQであり、データ出力バッファ16aに含まれるP型トランジスタユニット201~20nの動作条件と一致する。このように、本実施形態においては、キャリブレーション端子ZQに接続する複数のトランジスタユニットを直列接続することも可能である。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記の各実施形態では、基準電位VREFのレベルが0.8VDDQ又は0.2VDDQである場合を例に説明したが、本発明がこれに限定されるものではない。一例として、基準電位VREFのレベルが2/3VDDQであれば、図8に示すキャリブレーション回路100からP型トランジスタユニット113,114,123,124を削除し、2個のP型トランジスタユニットを並列接続した状態でキャリブレーション動作を行えばよい。また、本発明においてデータ出力バッファ16aが複数のP型トランジスタユニット及び複数のN型トランジスタユニットを備えていることは必須でなく、モードレジスタ14を用いたインピーダンスの切り替えが不要である場合は、P型トランジスタユニット及びN型トランジスタユニットをそれぞれ1つずつ設ければよい。"