入出力データノードデータ入出力ピンに第1終端インピーダンスを提供する第1終端回路と、前記入出力データノードに第2終端インピーダンスを提供する第2終端回路と、前記入出力データノードに、前記第1終端インピーダンス、前記第2終端インピーダンス、又は、前記第1終端インピーダンスと前記第2終端インピーダンスとの双方、を選択的に提供するように、前記第1終端回路及び前記第2終端回路を各々選択的に活性化する第1制御信号及び第2制御信号を出力するように、出力イネーブル信号DOEN及び非同期制御信号ACSに論理演算を遂行する制御回路と、を含むオンダイ終端ODT回路。前記入出力データノードにおいてメモリ装置半導体メモリ装置から読み出されるか、又は前記メモリ装置に書き込まれるデータが受信され、メモリ読み出しモード、メモリ書き込みモード、又は、一般モードノーマルモードによって、前記出力イネーブル信号及び前記非同期制御信号の所定のロジックレベルに基づいて前記入出力データノードに相異なる終端インピーダンス値が提供されることを特徴とする請求項1に記載のオンダイ終端回路。ロジックハイレベルの前記出力イネーブル信号はメモリ読み出しモードを示し、前記メモリ読み出しモードにおいて前記第1終端回路及び前記第2終端回路は活性化されず、ロジックローレベルの前記出力イネーブル信号及びロジックハイレベルの前記非同期制御信号はメモリ書き込みモードを示し、前記メモリ書き込みモードにおいて前記第1終端回路が活性化され、前記第2終端回路は活性化されず、ロジックローレベルの前記出力イネーブル信号及びロジックローレベルの前記非同期制御信号は一般モードを示し、前記一般モードにおいて前記第1終端回路及び前記第2終端回路が活性化されることを特徴とする請求項1に記載のオンダイ終端回路。前記メモリ書き込みモードにおいて前記入出力データノードに実質的に120オームの終端インピーダンスが提供され、前記一般モードにおいて前記入出力データノードに実質的に60オームの終端インピーダンスが提供され、前記メモリ読み出しモードにおいて終端インピーダンスが提供されないことを特徴とする請求項2に記載のオンダイ終端回路。前記非同期制御信号は前記メモリ装置の外部ピンにおいて受信され、前記入出力データノードは前記メモリ装置の他の外部ピンに接続されることを特徴とする請求項2に記載のオンダイ終端回路。前記非同期制御信号は前記メモリ装置のクロック信号に対して非同期的であることを特徴とする請求項2に記載のオンダイ終端回路。前記非同期制御信号はメモリ書き込みコマンドに基づいて生成されることを特徴とする請求項2に記載のオンダイ終端。書き込みデータウィンドウより大きいパルス幅を有する前記非同期制御信号を生成するパルス生成器をさらに含むことを特徴とする請求項7に記載のオンダイ終端回路。外部のメモリコントローラからメモリ読み出しコマンド及びメモリ書き込みコマンドを受信するコマンドデコーダをさらに含むことを特徴とする請求項7に記載のオンダイ終端回路。前記出力イネーブル信号は前記メモリ装置の出力バッファをイネーブルすることを特徴とする請求項2に記載のオンダイ終端回路。前記第1終端回路は、前記第1制御信号に応答するスイッチング装置と、少なくとも1つの抵抗を含むことと、を特徴とする請求項1に記載のオンダイ終端回路。前記制御回路は、ロジックゲート、又は、マルチプレクサのうち少なくとも1つを含むことを特徴とする請求項1に記載のオンダイ終端回路。前記入出力データノードに第3インピーダンスを選択的に提供するように前記制御回路において生成された第3制御信号に応答して選択的に活性化される第3終端回路をさらに含むことを特徴とする請求項1に記載のオンダイ終端回路。メモリ書き込みモードにおいて前記入出力データノードに実質的に120オームの終端インピーダンスが提供され、一般モードにおいて前記入出力データノードに実質的に60オームの終端インピーダンスが提供され、メモリ読み出しモードにおいて前書き込み出力データノードに実質的に40オームのドライバインピーダンスが提供されることを特徴とする請求項13に記載のオンダイ終端回路。入出力データノードに終端インピーダンスを提供し、非同期制御信号に基づいて前記入出力データノードに前記終端インピーダンスを選択的に接続するスイッチング装置を具備する終端回路と、トレーニング回路とを含み、前記トレーニング回路は、前記非同期制御信号の前記終端回路への信号経路を遅延させる非同期遅延部と、前記非同期制御信号と基準信号の位相差を比較し、トレーニング結果として前記位相差を出力する位相検出器及び前記非同期制御信号の前記位相検出器への信号経路を遅延させる複製遅延部を具備する比較部と、を含むことを特徴とするオンダイ終端及びトレーニング回路。前記非同期制御信号及び前記基準信号は外部のメモリコントローラから外部ピンを通じて受信されることを特徴とする請求項15に記載のオンダイ終端及びトレーニング回路。前記トレーニング結果は外部のメモリコントローラのレジスタに保存されるように外部ピンを通じて前記メモリコントローラに出力されることを特徴とする請求項15に記載のオンダイ終端及びトレーニング回路。前記メモリコントローラは前記トレーニング結果を活用して前記非同期制御信号、又は、前記基準信号の位相を調節することを特徴とする請求項17に記載のオンダイ終端及びトレーニング回路。前記メモリコントローラはメモリ書き込みコマンドを生成する時、前記非同期制御信号を生成することを特徴とする請求項16に記載のオンダイ終端及びトレーニング回路。前記位相検出器から出力された前記トレーニング結果に基づいて前記非同期制御信号の遅延時間を変更する可変遅延部をさらに含むことを特徴とする請求項15に記載のオンダイ終端及びトレーニング回路。前記非同期制御信号及び前記基準信号は外部のメモリコントローラから外部ピンを通じて受信されることを特徴とする請求項20に記載のオンダイ終端及びトレーニング回路。前記メモリコントローラはメモリ書き込みコマンドを生成する時、前記非同期制御信号を生成することを特徴とする請求項21に記載のオンダイ終端及びトレーニング回路。外部のメモリコントローラからコマンドを受信するコマンドデコーダと、前記コマンドデコーダからメモリ書き込み信号を受信する時、前記非同期制御信号を生成するパルス生成器をさらに含むことを特徴とする請求項20に記載のオンダイ終端及びトレーニング回路。メモリセルアレイを具備するメモリコアと、データバッファを通じて前記メモリコアに接続されるデータ入出力ピンと、オンダイ終端回路と、を含み、前記オンダイ終端回路は、前記データ入出力ピンに終端インピーダンスを提供し、メモリ書き込みコマンドに基づいて生成される非同期制御信号に応答して前記終端インピーダンスを前記データ入出力ピンに選択的に接続するスイッチング装置を具備する終端回路を含むことを特徴とするメモリ装置。トレーニング回路をさらに含み、前記トレーニング回路は、前記非同期制御信号の前記終端回路への信号経路を遅延させる非同期遅延部と、前記非同期制御信号と基準信号の位相差を比較し、トレーニング結果として前記位相差を出力する位相検出器及び前記非同期制御信号の前記位相検出器への信号経路を遅延させる複製遅延部を具備する比較部と、を含むことを特徴とする請求項24に記載のメモリ装置。前記位相検出器から出力された前記トレーニング結果に基づいて前記非同期制御信号の遅延時間を変更する可変遅延部をさらに含むことを特徴とする請求項25に記載のメモリ装置。前記トレーニング結果はメモリコントローラのレジスタに保存されるように外部ピンを通じて前記メモリコントローラに出力されることを特徴とする請求項25に記載のメモリ装置。メモリ装置のデータ入出力ピンに接続されるラインに終端インピーダンスを提供する方法であって、前記データ入出力ピンに第1終端インピーダンス、第2終端インピーダンス、又は、前記第1終端インピーダンスと前記第2終端インピーダンスとの双方、を選択的に提供するように、前記第1終端インピーダンスを有する第1終端回路及び前記第2終端インピーダンスを有する前記第2終端回路を各々選択的に活性化する第1制御信号及び第2制御信号を出力するように、出力イネーブル信号及び非同期制御信号に論理演算を遂行する段階を含み、前記非同期制御信号は、前記メモリ装置のクロック信号に対して非同期的であり、メモリ書き込みコマンドに基づいて生成され、前記出力イネーブル信号はメモリ読み出しコマンドに基づいて生成されることを特徴とする終端インピーダンスを提供する方法。メモリ読み出しモード、メモリ書き込みモード、又は、一般モードによって、前記出力イネーブル信号及び前記非同期制御信号の所定のロジックレベルに基づいて前記データ入出力ピンに相異なる終端インピーダンス値が提供されることを特徴とする請求項28に記載の終端インピーダンスを提供する方法。前記出力イネーブル信号は外部クロック信号から生成された内部クロック信号を利用して生成され、前記内部クロック信号は前記メモリ書き込みモード及び前記一般モードにおいてターンオフされることを特徴とする請求項29に記載の終端インピーダンスを提供する方法。メモリ書き込みモードにおいて前記第1終端回路は前書き込み出力データラインに実質的に120オームの終端インピーダンスを提供するように活性化され、一般モードにおいて前記第1終端回路及び前記第2終端回路は前書き込み出力データラインに実質的に60オームの終端インピーダンスを提供するように活性化され、メモリ読み出しモードにおいて終端インピーダンスが提供されないことを特徴とする請求項28に記載の終端インピーダンスを提供する方法。前記非同期制御信号は前記メモリ装置の外部ピンにおいて受信され、前記データ入出力ピンは前記メモリ装置の他の外部ピンに接続されることを特徴とする請求項28に記載の終端インピーダンスを提供する方法。前記メモリ装置において外部のメモリコントローラから受信したコマンドをデコーディングする段階と、前記メモリ書き込みコマンドをデコーディングして前記非同期制御信号を生成する段階と、をさらに含むことを特徴とする請求項28に記載の終端インピーダンスを提供する方法。前記非同期制御信号を生成する段階は、書き込みデータウィンドウより大きいパルス幅を有する前記非同期制御信号を生成する段階と、をさらに含むことを特徴とする請求項33に記載の終端インピーダンスを提供する方法。前記データ入出力ピンに接続されるラインに前記第3インピーダンスを選択的に提供するように第3終端回路を選択的に活性化する第3制御信号を生成することを特徴とする請求項28に記載の終端インピーダンスを提供する方法。メモリ書き込みモードにおいて前記データ入出力ピンに実質的に120オームの終端インピーダンスが提供され、一般モードにおいて前記データ入出力ピンに実質的に60オームの終端インピーダンスが提供され、メモリ読み出しモードにおいて前記データ入出力ピンに実質的に40オームのドライバインピーダンスが提供されることを特徴とする請求項35に記載の終端インピーダンスを提供する方法。メモリ書き込みコマンドに基づいて非同期制御信号を生成する段階と、前記非同期制御信号と基準信号の位相差を比較する段階と、前記比較結果に基づいて前記非同期制御信号の遅延時間を変更する段階と、前記非同期制御信号に基づいてメモリ装置のデータ入出力ピンに終端インピーダンスを接続するように終端回路を活性化する段階と、を含むことを特徴とするオンダイ終端及びトレーニング方法。前記非同期制御信号及び前記基準信号は外部のメモリコントローラにおいて生成されることを特徴とする請求項37に記載のオンダイ終端及びトレーニング方法。前記トレーニング結果は前記メモリコントローラのレジスタに保存されるように外部ピンを通じて前記メモリコントローラに出力されることを特徴とする請求項38に記載のオンダイ終端及びトレーニング方法。前記非同期制御信号の前記遅延時間は、前記比較結果を受信するメモリ装置に含まれた可変遅延部によって変更されることを特徴とする請求項37に記載のオンダイ終端及びトレーニング方法。前記メモリ装置において外部のメモリコントローラから受信したコマンドをデコーディングする段階をさらに含み、前記非同期制御信号を生成する段階は、前記メモリ書き込みコマンドをデコーディングして前記非同期制御信号を生成する段階を含むことを特徴とする請求項37に記載のオンダイ終端及びトレーニング方法。第1チップ選択信号を通じてアクセス可能な複数の第1メモリ装置を含む第1メモリランクと、第2チップ選択信号を通じてアクセス可能な複数の第2メモリ装置を含むダイ2メモリランクを含み、前記第1メモリ装置及び前記第2メモリ装置は各々、データを保存し、前記保存されたデータに基づいて読み出しデータを生成するメモリコアと、メモリコントローラに第1外部ピンに接続された伝送線を通じて前記読み出しデータを伝送するデータ出力バッファと、前記第1チップ選択信号、前記第2チップ選択信号、及びクロック信号に対して非同期的な非同期制御信号の論理組み合わせに基づいて前記伝送線に相異なる終端インピーダンスを選択的に提供するオンダイ終端回路と、を含むことを特徴とするメモリモジュール。前記第1メモリランク及び前記第2メモリランクは前記メモリコントローラから前記非同期制御信号を同一の信号線を通じて受信することを特徴とする請求項42に記載のメモリモジュール。前記非同期制御信号はメモリ書き込みコマンドに基づいて生成されることを特徴とする請求項42に記載のメモリモジュール。前記メモリモジュールはUDIMM、RDIMM、FBDIMM又はLRDIMMのうちいずれか1つであることを特徴とする請求項42に記載のメモリモジュール。前記メモリモジュールはRDIMMであり、前記メモリモジュールのコマンド/アドレスラインは両端で終端されることを特徴とする請求項42に記載のメモリモジュール。前記メモリモジュールはRDIMMであり、前記メモリモジュールのコマンド/アドレスラインはフライ-バイ方式で接続されて一端で終端されることを特徴とする請求項42に記載のメモリモジュール。メモリ書き込みモードで動作するメモリ装置は前記伝送線に実質的に120オームの終端インピーダンスを提供し、一般モードで動作するメモリ装置は前記伝送線に実質的に60オームの終端インピーダンスを提供し、メモリ読み出しモードで動作するメモリ装置は前記伝送線に実質的に40オームのドライバインピーダンスを提供することを特徴とする請求項42に記載のメモリモジュール。少なくとも1つのクロック信号を利用してシステムを制御するようにプロセッサバスを通じてシステムコントローラに接続されたプロセッサと、少なくとも1つのメモリ装置を具備する少なくとも1つのメモリモジュール、及び前記少なくとも1つのメモリモジュールを制御するメモリコントローラを含むメモリシステムを含み、前記少なくとも1つのメモリ装置は、メモリセルアレイを具備するメモリコアと、データバッファを通じて前記メモリコアに接続されたデータ入出力ピンと、オンダイ終端回路と、を含み、前記オンダイ終端回路は、前記データ入出力ピンに終端インピーダンスを提供し、前記クロック信号に対して非同期的に生成される非同期制御信号に基づいて前記終端インピーダンスを前記データ入出力ピンに選択的に接続するスイッチング装置を具備する終端回路を含むことを特徴とするコンピューティングシステム。前記非同期制御信号は、前記メモリコントローラによるメモリ書き込みコマンドの発生に基づいて生成されることを特徴とする請求項49に記載のコンピューティングシステム。前記コンピューティングシステムはデスクトップ、又は、携帯型コンピュータ装置で具現されることを特徴とする請求項49に記載のコンピューティングシステム。前記のような問題点を解決するために、本発明の一目的は非同期的に制御されて電力消耗を削減できるオンダイ終端回路及び終端インピーダンスを提供する方法を提供することにある。本発明の他の目的は正確な時点に終端インピーダンスを提供するオンダイ終端及びトレーニング回路及び方法を提供することにある。本発明のまた他の目的は非同期的に制御されるオンダイ終端回路を含むメモリ装置、メモリモジュール及びコンピューティングシステムを提供することにある。前記一目的を達成するために、本発明のオンダイ終端回路は、第1終端回路、第2終端回路、及び制御回路を含む。前記第1終端回路は入出力データノードデータ入出力ピンに第1終端インピーダンスを提供する。前記第2終端回路は前記入出力データノードに第2終端インピーダンスを提供する。前記制御回路は前記入出力データノードに前記第1終端インピーダンス、前記第2終端インピーダンス、又は、前記第1終端インピーダンスと前記第2終端インピーダンスとの双方、を選択的に提供するように、前記第1終端回路及び前記第2終端回路を各々選択的に活性化する第1制御信号及び第2制御信号を出力するように、出力イネーブル信号及び非同期制御信号に論理演算を遂行する。一実施形態において、前記入出力データノードにおいてメモリ装置半導体メモリ装置から読み出されるか、又は前記メモリ装置に書き込まれるデータが受信され、メモリ読み出しモード、メモリ書き込みモード、又は、一般モードノーマルモードによって、前記出力イネーブル信号及び前記非同期制御信号の所定のロジックレベルに基づいて前記入出力データノードに相異なる終端インピーダンス値を提供する。一実施形態において、ロジックハイレベルの前記出力イネーブル信号はメモリ読み出しモードを示し、前記メモリ読み出しモードにおいて前記第1終端回路及び前記第2終端回路は活性化されず、ロジックローレベルの前記出力イネーブル信号及びロジックハイレベルの前記非同期制御信号はメモリ書き込みモードを示し、前記メモリ書き込みモードにおいて前記第1終端回路が活性化され、前記第2終端回路は活性化されず、ロジックローレベルである前記出力イネーブル信号及びロジックローレベルの前記非同期制御信号は一般モードを示し、前記一般モードにおいて前記第1終端回路及び前記第2終端回路を活性化する。一実施形態において、前記メモリ書き込みモードにおいて前記入出力データノードに実質的に120オームの終端インピーダンスが提供され、前記一般モードにおいて前記入出力データノードに実質的に60オームの終端インピーダンスが提供され、前記メモリ読み出しモードにおいて終端インピーダンスが提供されない。一実施形態において、前記非同期制御信号は前記メモリ装置の外部ピンから受信され、前記入出力データノードは前記メモリ装置の他の外部ピンに接続される。一実施形態において、前記非同期制御信号は前記メモリ装置のクロック信号に対して非同期的である。一実施形態において、前記非同期制御信号はメモリ書き込みコマンドに基づいて生成される。一実施形態において、書き込みデータウィンドウより大きいパルス幅を有する前記非同期制御信号を生成するパルス生成器をさらに含む。一実施形態において、外部のメモリコントローラからメモリ読み出しコマンド及びメモリ書き込みコマンドを受信するコマンドデコーダをさらに含む。一実施形態において、前記出力イネーブル信号は前記メモリ装置の出力バッファをイネーブルする。一実施形態において、前記第1終端回路は、前記第1制御信号に応答するスイッチング装置、及び少なくとも1つの抵抗を含む。一実施形態において、前記制御回路は、ロジックゲート、又は、マルチプレクサのうち少なくとも1つを含む。一実施形態において、前記入出力データノードに第3インピーダンスを選択的に提供するように前記制御回路において生成された第3制御信号に応答して選択的に活性化される第3終端回路をさらに含む。一実施形態において、メモリ書き込みモードにおいて前記入出力データノードに実質的に120オームの終端インピーダンスが提供され、一般モードにおいて前記入出力データノードに実質的に60オームの終端インピーダンスが提供され、メモリ読み出しモードにおいて前書き込み出力データノードに実質的に40オームのドライバインピーダンスが提供される。前記他の目的を達成するために、本発明のオンダイ終端及びトレーニング回路は、終端回路及びトレーニング回路を含む。前記終端回路は入出力データノードに終端インピーダンスを提供し、非同期制御信号に基づいて前記入出力データノードに前記終端インピーダンスを選択的に接続するスイッチング装置を具備する。前記トレーニング回路は、前記非同期制御信号の前記終端回路への信号経路を遅延させる非同期遅延部、及び前記非同期制御信号と基準信号の位相差を比較し、トレーニング結果として前記位相差を出力する位相検出器及び前記非同期制御信号の前記位相検出器への信号経路を遅延させる複製遅延部を具備する比較部を含む。一実施形態において、前記非同期制御信号及び前記基準信号は外部のメモリコントローラから外部ピンを通じて受信される。一実施形態において、前記トレーニング結果は外部のメモリコントローラのレジスタに保存されるように外部ピンを通じて前記メモリコントローラに出力される。一実施形態において、前記メモリコントローラは前記トレーニング結果を活用して前記非同期制御信号、又は、前記基準信号の位相を調節する。一実施形態において、前記メモリコントローラはメモリ書き込みコマンドを生成する時、前記非同期制御信号を生成する。一実施形態において、前記位相検出器から出力された前記トレーニング結果に基づいて前記非同期制御信号の遅延時間を変更する可変遅延部をさらに含む。一実施形態において、前記非同期制御信号及び前記基準信号は外部のメモリコントローラから外部ピンを通じて受信される。一実施形態において、前記メモリコントローラはメモリ書き込みコマンドを生成する時、前記非同期制御信号を生成する。一実施形態において、外部のメモリコントローラからコマンドを受信するコマンドデコーダ、及び前記コマンドデコーダからメモリ書き込み信号を受信する時、前記非同期制御信号を生成するパルス生成器をさらに含む。前記また他の目的を達成するために、本発明のメモリ装置は、メモリコア、データ入出力ピン、及びオンダイ終端回路を含む。前記メモリコアはメモリセルアレイを具備する。前記データ入出力ピンはデータバッファを通じて前記メモリコアに接続される。前記オンダイ終端回路は、前記データ入出力ピンに終端インピーダンスを提供し、メモリ書き込みコマンドに基づいて生成される非同期制御信号に応答して前記終端インピーダンスを前記データ入出力ピンに選択的に接続するスイッチング装置を具備する終端回路を含む。一実施形態において、前記メモリ装置はトレーニング回路をさらに含み、前記トレーニング回路は、前記非同期制御信号の前記終端回路への信号経路を遅延させる非同期遅延部、及び前記非同期制御信号と基準信号の位相差を比較し、トレーニング結果として前記位相差を出力する位相検出器及び前記非同期制御信号の前記位相検出器への信号経路を遅延させる複製遅延部を具備する比較部を含む。一実施形態において、前記位相検出器から出力された前記トレーニング結果に基づいて前記非同期制御信号の遅延時間を変更する可変遅延部をさらに含むことができる。一実施形態において、前記トレーニング結果はメモリコントローラのレジスタに保存されるように外部ピンを通じて前記メモリコントローラに出力される。前記一目的を達成するために、本発明に係る、メモリ装置のデータ入出力ピンに接続されるラインに終端インピーダンスを提供する方法は、前記データ入出力ピンに第1終端インピーダンス、第2終端インピーダンス、又は、前記第1終端インピーダンスと前記第2終端インピーダンスとの双方、を選択的に提供するように、前記第1終端インピーダンスを有する第1終端回路及び前記第2終端インピーダンスを有する前記第2終端回路を各々選択的に活性化する第1制御信号及び第2制御信号を出力するように、出力イネーブル信号及び非同期制御信号に論理演算を遂行する。前記非同期制御信号は、前記メモリ装置のクロック信号に対して非同期的であり、メモリ書き込みコマンドに基づいて生成され、前記出力イネーブル信号はメモリ読み出しコマンドに基づいて生成される。一実施形態において、メモリ読み出しモード、メモリ書き込みモード、又は、一般モードによって、前記出力イネーブル信号及び前記非同期制御信号の所定のロジックレベルに基づいて前記データ入出力ピンに相異なる終端インピーダンス値が提供される。一実施形態において、前記出力イネーブル信号は外部クロック信号から生成された内部クロック信号を利用して生成され、前記内部クロック信号は前記メモリ書き込みモード及び前記一般モードにおいてターンオフされる。一実施形態において、メモリ書き込みモードにおいて前記第1終端回路は前書き込み出力データラインに実質的に120オームの終端インピーダンスを提供するように活性化され、一般モードにおいて前記第1終端回路及び前記第2終端回路は前書き込み出力データラインに実質的に60オームの終端インピーダンスを提供するように活性化され、メモリ読み出しモードにおいて終端インピーダンスが提供されない。一実施形態において、前記非同期制御信号は前記メモリ装置の外部ピンにおいて受信され、前記データ入出力ピンは前記メモリ装置の他の外部ピンに接続される。一実施形態において、前記メモリ装置において外部のメモリコントローラから受信したコマンドがデコーディングされ、前記メモリ書き込みコマンドをデコーディングして前記非同期制御信号が生成される。一実施形態において、前記非同期制御信号を生成するように、書き込みデータウィンドウより大きいパルス幅を有する前記非同期制御信号が生成される。一実施形態において、前記データ入出力ピンに接続されるラインに前記第3インピーダンスを選択的に提供するように第3終端回路を選択的に活性化する第3制御信号が生成される。一実施形態において、メモリ書き込みモードにおいて前記データ入出力ピンに実質的に120オームの終端インピーダンスが提供され、一般モードにおいて前記データ入出力ピンに実質的に60オームの終端インピーダンスが提供され、メモリ読み出しモードにおいて前記データ入出力ピンに実質的に40オームのドライバインピーダンスが提供される。前記他の目的を達成するために、本発明のオンダイ終端及びトレーニング方法は、メモリ書き込みコマンドに基づいて非同期制御信号が生成され、前記非同期制御信号と基準信号の位相差を比較し、前記比較結果に基づいて前記非同期制御信号の遅延時間を変更し、前記非同期制御信号に基づいてメモリ装置のデータ入出力ピンに終端インピーダンスを接続するように終端回路を活性化する。一実施形態において、前記非同期制御信号及び前記基準信号は外部のメモリコントローラにおいて生成される。一実施形態において、前記トレーニング結果はメモリコントローラのレジスタに保存されるように外部ピンを通じて前記メモリコントローラにおいて出力される。一実施形態において、前記非同期制御信号の前記遅延時間は、前記比較結果を受信するメモリ装置に含まれた可変遅延部によって変更される。一実施形態において、前記メモリ装置において外部のメモリコントローラから受信したコマンドをデコーディングし、前記メモリ書き込みコマンドをデコーディングして前記非同期制御信号を生成する。前記また他の目的を達成するために、本発明のメモリモジュールは、第1メモリランク及び第2メモリランクを含む。前記第1メモリランクは第1チップ選択信号を通じてアクセス可能な複数の第1メモリ装置を含む。前記第2メモリランクは第2チップ選択信号を通じてアクセス可能な複数の第2メモリ装置を含む。前記第1メモリ装置及び前記第2メモリ装置の各々は、データを保存し、前記保存されたデータに基づいて読み出しデータを生成するメモリコア、メモリコントローラに第1外部ピンに接続された伝送線を通じて前記読み出しデータを伝送するデータ出力バッファ、及び前記第1チップ選択信号、前記第2チップ選択信号、及びクロック信号に対して非同期的な非同期制御信号の論理組み合わせに基づいて前記伝送線に相異なる終端インピーダンスを選択的に提供してオンダイ終端回路を含む。一実施形態において、前記第1メモリランク及び前記第2メモリランクは前記メモリコントローラから前記非同期制御信号を同一の信号線を通じて受信することができる。一実施形態において、前記非同期制御信号はメモリ書き込みコマンドに基づいて生成される。一実施形態において、前記メモリモジュールはUDIMM、RDIMM、FBDIMM、又は、LRDIMMのうちいずれか1つである。一実施形態において、前記メモリモジュールはRDIMMであり、前記メモリモジュールのコマンド/アドレスラインは両端で終端されることができる。一実施形態において、前記メモリモジュールはRDIMMであり、前記メモリモジュールのコマンド/アドレスラインはフライ-バイ方式で接続され一端で終端される。一実施形態において、メモリ書き込みモードで動作するメモリ装置は前記伝送線に実質的に120オームの終端インピーダンスを提供し、一般モードで動作するメモリ装置は前記伝送線に実質的に60オームの終端インピーダンスを提供し、メモリ読み出しモードで動作するメモリ装置は前記伝送線に実質的に40オームのドライバインピーダンスを提供することができる。前記また他の目的を達成するために、本発明のコンピューティングシステムは、プロセッサ及びメモリシステムを含む。前記プロセッサは少なくとも1つのクロック信号を利用してシステムを制御するようにプロセッサバスを通じてシステムコントローラに接続される。前記メモリシステムは少なくとも1つのメモリ装置を具備する少なくとも1つのメモリモジュール、及び前記少なくとも1つのメモリモジュールを制御するメモリコントローラを含む。前記少なくとも1つのメモリ装置は、メモリセルアレイを具備するメモリコア、データバッファを通じて前記メモリコアに接続されたデータ入出力ピン、及びオンダイ終端回路を含む。前記オンダイ終端回路は、前記データ入出力ピンに終端インピーダンスを提供し、前記クロック信号に対して非同期的に生成される非同期制御信号に基づいて前記終端インピーダンスを前記データ入出力ピンに選択的に接続するスイッチング装置を具備する終端回路を含む。一実施形態において、前記非同期制御信号は、前記メモリコントローラによるメモリ書き込みコマンドの発生に基づいて生成される。一実施形態において、前記コンピューティングシステムはデスクトップ、又は、携帯型コンピューティング装置で具現される。本発明の実施形態に係るオンダイ終端回路、オンダイ終端及びトレーニング回路、メモリ装置、終端インピーダンスを提供する方法、オンダイ終端及びトレーニング方法、メモリモジュール及びコンピューティングシステムは非同期的に制御されクロック同期回路をターンオフすることによって電力消耗を削減できる。また、本発明の実施形態に係るオンダイ終端回路、オンダイ終端及びトレーニング回路、メモリ装置、終端インピーダンスを提供する方法、オンダイ終端及びトレーニング方法、メモリモジュール及びコンピューティングシステムはオンダイ終端のためのレイテンシ回路なしで具現される。その上、本発明の実施形態に係るオンダイ終端回路、オンダイ終端及びトレーニング回路、メモリ装置、終端インピーダンスを提供する方法、オンダイ終端及びトレーニング方法、メモリモジュール及びコンピューティングシステムは終端インピーダンスをイネーブルするための外部制御信号の受信なしでオンダイ終端回路がターンオンされ伝送線の数を削減できる。本明細書で開示する本発明の実施形態において、特定の構造的又は機能的説明は単に本発明の実施形態を説明するという目的で提示したものである。本発明は他の多様な形態でも実施可能であり、本明細書で説明した実施形態に限定されるものと解釈してはならない。本発明は、多様な変更を加えることができ、様々な形態を有することができるが、特定の実施形態を、提示した図面と合わせて本明細書で詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物、或いは代替物を含むものとして理解されなければならない。第1、第2等の用語は多様な構成要素を説明するために使用されるが、これらの構成要素はこれらの用語によって限定されてはならない。これらの用語は単に、1つの構成要素を他の構成要素から区別するという目的で使用される。例えば、本発明の権利範囲から逸脱せずに第1構成要素を第2構成要素と命名し、同時に第2構成要素を第1構成要素と命名できる。ある構成要素が他の構成要素に接続される、又は接続されていると言及した場合には、ある構成要素は他の構成要素に直接的に接続されるか、又は接続されている場合もあるが、中間にさらに他の構成要素が存在する場合もあると理解すべきである。反面、ある構成要素が他の構成要素に直接接続される、又は直接接続されていると言及した場合には、中間にさらに他の構成要素が存在しない、と理解すべきである。構成要素の間の関係を説明する他の表現、即ち~間にとすぐに~間に、又は~に隣接すると~に直接隣接する等も同じように解釈すべきである。本明細書で使用する用語は単に特定の実施形態を説明するために使用するものであり、本発明を限定しようとする意図ではない。単数の表現は文脈上明白に単数を意味しない限り、複数の表現を含む。本明細書で、含む又は有する等の用語は、明細書上に記載した特徴、数字、段階、動作、構成要素、部品、又はこれらを組み合わせたものが存在することを指定しようとするものであって、1つ又はそれ以上の他の特徴や数字、段階、動作、構成要素、部品、又はこれらを組み合わせたもの等の存在、又は付加の可能性を、予め排除しない、と理解すべきである。また、特に定義しない限り、技術的或いは科学的用語を含めて、ここで使用する全ての用語は、本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解されることと同一な意味を有する。一般的に使用される辞書において定義する用語と同じ用語は関連技術の文脈上に有する意味と一致する意味を有することと理解すべきであり、本明細書において明白に定義しない限り、過度に理想的或いは形式的な意味に解釈してはならない。例えば、水平垂直は一般に、数学的に厳密な意味ではなく、当該関連技術上の精度範囲で実質的に水平実質的に垂直と理解すべきである。以下、本発明を実施するための形態の具体形態を、図面を参照しながらより詳細に説明する。図面上の同じ構成要素に対しては同じ参照符号を使用する。図1は本発明の一実施形態に係るオンダイ終端on-dietermination、ODT回路を示したブロック図である。図1を参照すると、ODT回路100はスイッチング制御部110及び終端抵抗部120を含む。終端抵抗部120は外部ピン210に接続される。終端抵抗部120は外部ピンに接続された伝送線に終端抵抗を提供する。一般には、外部ピン210には、データ入出力datainput/outputピンの外に、データストロボdatastrobeピン、データマスクdatamaskピン、終端データストロボterminationdatastrobeピン等がある。ここで、ピンという用語は集積回路における電気的相互接続箇所を幅広く示し、例えば、集積回路上のパッド、又は他の電気的接触点を含む。以下の説明では、外部ピン210、210aを、データ入出力ピン入出力データノードともいう210、210aの意味に限定して用いる。終端抵抗部120は電源電圧と外部ピン210との間に接続された終端抵抗を用いてプルアップ終端動作を遂行する。終端抵抗部120が前記プルアップ終端動作を遂行する場合、前記外部ピンに接続された前記伝送線の電圧は電源電圧に維持される。これによって、前記伝送線にローレベルを有するデータが伝送される時にだけ終端抵抗部120及び前記伝送線に電流が流れるので、前記プルアップ終端動作を遂行する終端抵抗部120は、従来のODT回路において電流経路が形成されてDC電流が消耗されるセンター終端動作を遂行する時に比べて、電力消耗を削減できる。図面に示していないが、終端抵抗部120は接地電圧と外部ピン210との間に接続された終端抵抗を用いてプルダウン終端動作も遂行する。終端抵抗部120が前記プルダウン終端動作を遂行する場合、前記外部ピンに接続された前記伝送線の電圧は接地電圧に維持される。これによって、前記伝送線にハイレベルを有するデータが伝送される時にだけ終端抵抗部120及び前記伝送線に電流が流れるので、前記プルダウン終端動作を遂行する終端抵抗部120は、従来のODT回路において電流経路が形成されてDC電流が消耗されるセンタ終端動作を遂行する時に比べて、電力消耗を削減できる。スイッチング制御部110は終端抵抗部120に結合される。スイッチング制御部110は外部クロック信号に同期していない非同期制御信号ACSに応答して前記終端抵抗の抵抗値を変更する。前記外部クロック信号はODT回路100を含む半導体メモリ装置以下、単にメモリ装置ともいうの外部からクロックピンを通じて提供されるクロック信号であって、メモリコントローラ図示せず、又は、外部のクロック生成器図示せずから前記半導体メモリ装置に提供される。非同期制御信号ACSは外部ピン210に接続された伝送線を通じてデータが入力される書き込みモードwritemodeにおいて活性化される。スイッチング制御部110は活性化された非同期制御信号ACSに応答して前記終端抵抗の抵抗値を増加するように終端抵抗部120を制御する。一実施形態において、非同期制御信号ACSはメモリコントローラから制御ピンを通じて入力される。例えば、前記制御ピンはODTピンであってもよい。他の実施形態において、非同期制御信号ACSはメモリコントローラから受信された書き込みコマンドに基づいて生成される。スイッチング制御部110が非同期制御信号ACSに応答して前記終端抵抗の抵抗値を変更するので、ODT回路100は終端抵抗部120を前記外部クロック信号に同期的に制御するためのODTレイテンシ回路等の制御回路なしで具現できる。また、ODT回路100を含む半導体メモリ装置は終端抵抗部120が終端動作を遂行する間、クロック同期回路をターンオフして、ODT回路100を含む半導体メモリ装置の電力消耗を削減できる。スイッチング制御部110は非同期制御信号ACS及び出力イネーブル信号DOENに基づいて終端抵抗部120を制御するスイッチング信号SWSを生成する。スイッチング制御部110はスイッチング信号SWSを生成するように出力イネーブル信号DOEN及び非同期制御信号ACSに対して論理演算を遂行する。出力イネーブル信号DOENは外部ピン210に接続された伝送線を通じてデータが出力される読み出しモードreadmodeにおいて活性化される。出力イネーブル信号DOENが活性化されている場合、スイッチング制御部110は、前記終端抵抗を提供しないように終端抵抗部120を制御する所定のロジックレベルを有するスイッチング信号SWSを生成し、終端抵抗部120は、前記所定のロジックレベルを有するスイッチング信号SWSに応答して外部ピン210から電気的に遮断decoupleされる。出力イネーブル信号DOENが非活性化されている場合、スイッチング制御部110は前記終端抵抗を提供するように終端抵抗部120を制御するスイッチング信号SWSを生成する。また、スイッチング制御部110は非同期制御信号ACSに応答して前記終端抵抗の抵抗値を変更するようにスイッチング信号SWSのロジックレベルを変更する。例えば、非同期制御信号ACSは書き込みモードにおいて活性化され、スイッチング制御部110は活性化された非同期制御信号ACSに応答してスイッチング信号SWSのロジックレベルを変更する。具体的には、前記スイッチング信号SWSのロジックレベルが変更されるまでは、終端抵抗部120はノーマル終端抵抗値である第1抵抗値を提供し、前記ロジックレベルが変更されたスイッチング信号SWSに応答して、終端抵抗部120は、第2抵抗値を有する書き込み用終端抵抗を提供する。例えば、前記ノーマル終端抵抗の前記第1抵抗値は約実質的に60Ωであり、前記書き込み用終端抵抗の前記第2抵抗値は約120Ωである。上述した通り、ODT回路100が非同期的に制御されるので、ODT回路100は終端抵抗部120を前記外部クロック信号に同期的に制御するためのODTレイテンシ回路なしで具現できる。また、ODT回路100を含む半導体メモリ装置は終端抵抗部120が終端動作を遂行する間、クロック同期回路をターンオフすることによって、電力消耗を削減できる。また、ODT回路100を含む半導体メモリ装置はメモリコントローラから前記終端抵抗をイネーブルするためのODTイネーブル信号を受信しないので、前記半導体メモリ装置の終端動作が容易に制御され、外部ピンの数を削減できる。図2は図1のODT回路の一形態を示した回路図である。図2を参照すると、ODT回路100aはスイッチング制御部110a及び終端抵抗部120aを含む。スイッチング制御部110aは第1選択器111a及び第2選択器112aを含む。第1選択器111a及び第2選択器112aは各々マルチプレクサmultiplexerで具現できる。終端抵抗部120aは外部ピン210に接続され、第1終端回路121a及び第2終端回路122aを含む。第1終端回路121aは第1トランジスタP1及び第1抵抗R1を含み、第2終端回路122aは第2トランジスタP2及び第2抵抗R2を含む。第1選択器111aは電源電圧VDDQに接続された第1入力端子、接地電圧VSSQに接続された第2入力端子、出力イネーブル信号DOENが印加される選択端子、及び第1スイッチング信号SWS1が出力される出力端子を有する。第1選択器111aは出力イネーブル信号DOENに応答して第1スイッチング信号SWS1として電源電圧VDDQ、又は、接地電圧VSSQを選択的に出力する。第1終端回路121aは、外部ピン210に接続された入出力データノードに第1終端インピーダンスを選択的に提供するように、第1スイッチング信号SWS1に応答して選択的に活性化される。例えば、第1終端回路121aは、第1スイッチング信号SWS1がロジックローの間活性化され、第1スイッチング信号SWS1がロジックハイの間活性化されない。第1トランジスタP1は電源電圧VDDQに接続されたソース、第1選択器111aの出力端子に接続されたゲート、及び第1抵抗R1に接続されたドレインを有する。第1抵抗R1は第1トランジスタP1と外部ピン210との間に接続される。第1トランジスタP1は第1スイッチング信号SWS1に応答してターンオン又はオフされ、第1抵抗R1は第1トランジスタP1のターンオン又はオフ状態によって各々、外部ピン210に電気的に接続、又は、外部ピン210から電気的に遮断される。第2選択器112aは電源電圧VDDQに接続された第1入力端子、非同期制御信号ACSが印加される第2入力端子、出力イネーブル信号DOENが印加される選択端子、及び第2スイッチング信号SWS2が出力される出力端子を有する。第2選択器112aは出力イネーブル信号DOENに応答して第2スイッチング信号SWS2として電源電圧VDDQ、又は、非同期制御信号ACSを選択的に出力する。第2終端回路122aは、前記入出力データノードに第2終端インピーダンスを選択的に提供するように、第2スイッチング信号SWS2に応答して選択的に活性化される。例えば、第2終端回路122aは、第2スイッチング信号SWS2がロジックローの間活性化され、第2スイッチング信号SWS2がロジックハイの間活性化されない。第2トランジスタP2は電源電圧VDDQに接続されたソース、第2選択器112aの出力端子に接続されたゲート、及び第2抵抗R2に接続されたドレインを有する。第2抵抗R2は第2トランジスタP2と外部ピン210との間に接続される。第2トランジスタP2は第2スイッチング信号SWS2に応答してターンオン又はオフされ、第2抵抗R2は第2トランジスタP2のオン又はオフ状態によって各々、外部ピン210に電気的に接続、又は、外部ピン210から電気的に遮断される。外部ピン210に接続された伝送線を通じてデータが出力される読み出しモードreadmodeにおいて出力イネーブル信号DOENが活性化されると、第1選択器111aは第1スイッチング信号SWS1として電源電圧VDDQを出力し、第2選択器112aは第2スイッチング信号SWS2として電源電圧VDDQを出力する。第1トランジスタP1はロジックハイレベルを有する第1スイッチング信号SWS1に応答してターンオフされ、第2トランジスタP2はロジックハイレベルを有する第2スイッチング信号SWS2に応答してターンオフされる。第1抵抗R1及び第2抵抗R2はターンオフされた第1トランジスタP1及び第2トランジスタP2によって各々外部ピン210から電気的に遮断される。これによって、ODT回路100aは前記読み出しモードにおいて終端動作を遂行しない。出力イネーブル信号DOENが非活性化されると、第1選択器111aは第1スイッチング信号SWS1として接地電圧VSSQを出力する。第1トランジスタP1はロジックローレベルを有する第1スイッチング信号SWS1に応答してターンオンされ、第1抵抗R1はターンオンされた第1トランジスタP1によって外部ピン210に電気的に接続される。このように、第1スイッチング信号SWS1は、出力イネーブル信号DOENが活性化されない限り、非同期制御信号ACSに関わりなく常にローレベルを有する。これによって、ノーマルモードnormalmode及び書き込みモードwritemodeにおいては、オンダイ終端回路100aが終端抵抗部120aをイネーブルするためのODTイネーブル信号を受信するODTイネーブルピンを有しないけれども、終端抵抗として第1抵抗R1が外部ピン210に接続された伝送線に常に提供される。出力イネーブル信号DOENが非活性化される間、第2選択器112aは第2スイッチング信号SWS2として非同期制御信号ACSを出力する。第2トランジスタP2は非同期制御信号ACSに応答してターンオン又はオフされ、第2抵抗R2は第2トランジスタP2のオン又はオフ状態によって各々、外部ピン210から電気的に遮断、又は、外部ピン210に電気的に接続される。非同期制御信号ACSはノーマルモードにおいてロジックローレベルに非活性化される。そこで、ノーマルモードnormalmodeは、書き込み、又は、読み出し動作を遂行しないモードであって、例えば、アイドルモードidlemode、プリチャージモードprechargemode、パワーダウンモードpowerdownmode、リフレッシュモードrefreshmode、バンクアクティブモードbankactivemode、待機モードstandbymode等を含む。前記ノーマルモードにおいて、第2選択器112aは第2スイッチング信号SWS2としてロジックローレベルを有する非同期制御信号ACSを出力する。第2トランジスタP2はロジックローレベルを有する非同期制御信号ACSに応答してターンオンされ、第2抵抗R2はターンオンされた第2トランジスタP2によって外部ピン210に電気的に接続される。これによって、ノーマルモードにおいては、終端抵抗部120aは外部ピン210に接続された伝送線に終端抵抗として並列接続された第1抵抗R1及び第2抵抗R2で構成されたノーマル終端抵抗を提供する。非同期制御信号ACSは書き込みモードにおいてロジックハイレベルに活性化される。前記書き込みモードにおいて、第2選択器112aは第2スイッチング信号SWS2としてロジックハイレベルを有する非同期制御信号ACSを出力する。第2トランジスタP2はロジックハイレベルを有する非同期制御信号ACSに応答してターンオフされ、第2抵抗R2はターンオフされた第2トランジスタP2により外部ピン210から電気的に遮断される。これによって、書き込みモードにおいては、終端抵抗部120aは外部ピン210に接続された伝送線に終端抵抗として第1抵抗R1で構成された書き込み終端抵抗を提供する。前記書き込み終端抵抗は、並列接続された第1抵抗R1及び第2抵抗R2で構成されたノーマル終端抵抗の抵抗値に比べて大きい抵抗値を有する。一実施形態において、第1抵抗R1及び第2抵抗R2は実質的に同一の抵抗値を有する。例えば、第1抵抗R1及び第2抵抗R2の各々は約120Ωの抵抗値を有する。この場合、並列接続された第1抵抗R1及び第2抵抗R2で構成された前記ノーマル終端抵抗は約60Ωの抵抗値を有し、第1抵抗R1で構成された前記書き込み終端抵抗は約120Ωの抵抗値を有する。図3は図1のODT回路の他の形態を示した回路図である。図3を参照すると、ODT回路100bはスイッチング制御部110b及び終端抵抗部120bを含む。スイッチング制御部110bはバッファ111b及びORゲート112bを含む。終端抵抗部120bは外部ピン210に接続され、第1終端回路121b及び第2終端回路122bを含む。第1終端回路121bは第1トランジスタP1及び第1抵抗R1を含み、第2終端回路122bは第2トランジスタP2及び第2抵抗R2を含む。バッファ111bは出力イネーブル信号DOENを受信し、第1スイッチング信号SWS1として受信した出力イネーブル信号DOENを同相で出力する。ORゲート112bは出力イネーブル信号DOENが印加される第1入力端子、非同期制御信号ACSが印加される第2入力端子、及び第2スイッチング信号SWS2が出力される出力端子を有する。ORゲート112bは出力イネーブル信号DOEN及び非同期制御信号ACSにOR演算を遂行して第2スイッチング信号SWS2を生成する。第1終端回路121bは、外部ピン210に接続された入出力データノードに第1終端インピーダンスを選択的に提供するように、第1スイッチング信号SWS1に応答して選択的に活性化される。例えば、第1終端回路121bは、第1スイッチング信号SWS1がロジックローの間活性化され、第1スイッチング信号SWS1がロジックハイの間活性化されない。第2終端回路122bは、前書き込み出力ノードに第2終端インピーダンスを選択的に提供するように、第2スイッチング信号SWS2に応答して選択的に活性化する。例えば、第2終端回路122bは、第2スイッチング信号SWS2がロジックローの間活性化され、第2スイッチング信号SWS2がロジックハイの間活性化されない。読み出しモードにおいて出力イネーブル信号DOENがロジックハイレベルで活性化されると、バッファ111bはロジックハイレベルを有する第1スイッチング信号SWS1を出力し、ORゲート112bはロジックハイレベルを有する第2スイッチング信号SWS2を出力する。第1トランジスタP1及び第2トランジスタP2はロジックハイレベルを有する第1スイッチング信号SWS1及び第2スイッチング信号SWS2に応答してターンオフされる。第1抵抗R1及び第2抵抗R2はターンオフされた第1トランジスタP1及び第2トランジスタP2によって外部ピン210から電気的に遮断される。これによって、ODT回路100bは前記読み出しモードにおいて終端動作を遂行しない。出力イネーブル信号DOENがロジックローレベルに非活性化されると、バッファ111bはロジックローレベルを有する第1スイッチング信号SWS1を出力する。第1トランジスタP1はロジックローベルを有する第1スイッチング信号SWS1に応答してターンオンされ、第1抵抗R1はターンオンされた第1トランジスタP1によって外部ピン210に電気的に接続される。これによって、ノーマルモード及び書き込みモードにおいては、終端抵抗として第1抵抗R1が外部ピン210に接続された伝送線に常に提供される。出力イネーブル信号DOENがロジックローレベルに非活性化される間、ORゲート112bは第2スイッチング信号SWS2として非同期制御信号ACSを出力する。ノーマルモードにおいて非同期制御信号ACSがロジックローレベルに非活性化されると、ORゲート112bはロジックローレベルを有する第2スイッチング信号SWS2を出力する。第2トランジスタP2はロジックローレベルを有する第2スイッチング信号SWS2に応答してターンオンされ、第2抵抗R2はターンオンされた第2トランジスタP2によって外部ピン210に電気的に接続される。これによって、ノーマルモードにおいて、終端抵抗部120bは外部ピン210に接続された伝送線に終端抵抗として並列接続された第1抵抗R1及び第2抵抗R2で構成されたノーマル終端抵抗を提供する。書き込みモードにおいて非同期制御信号ACSがロジックハイレベルに活性化すると、ORゲート112bはロジックハイレベルを有する第2スイッチング信号SWS2を出力する。第2トランジスタP2はロジックハイレベルを有する第2スイッチング信号SWS2に応答してターンオフされ、第2抵抗R2はターンオフされた第2トランジスタP2によって外部ピン210から電気的に遮断される。これによって、書き込みモードにおいて、終端抵抗部120bは外部ピン210に接続された伝送線に終端抵抗として第1抵抗R1で構成された書き込み終端抵抗を提供する。図2及び図3には第1抵抗R1及び第2抵抗R2が各々1つの抵抗として示しているが、実施形態によって第1抵抗R1及び第2抵抗R2の各々は並列、直列又は、直並列接続された複数の抵抗及び前記抵抗の接続を制御するためのトランジスタで具現される。図4は動作モードに係る図1のODT回路の終端抵抗の抵抗値を示した図面である。図1~図4を参照すると、ODT回路100、100a、100bは、外部ピン210に接続された伝送線を通じてデータが出力される読み出しモードにおいては、外部ピン210から電気的に遮断されて終端抵抗を提供しない。ODT回路100、100a、100bは、前記伝送線を通じてデータが入力される書き込みモードにおいては、約120Ωの抵抗値を有する終端抵抗を提供する。例えば、前記書き込みモードにおいて、約120Ωの抵抗値を有する第2抵抗R2が前記終端抵抗として提供される。ODT回路100、100a、100bは、前記伝送線を通じてデータが入力、又は、出力されないノーマルモードにおいて、約60Ωの抵抗値を有する終端抵抗を提供する。例えば、前記ノーマルモードにおいて、各々約120Ωの抵抗値を有して並列接続された第1抵抗R1及び第2抵抗R2が前記終端抵抗として提供される。図4には前記書き込みモードにおいて約120Ωの抵抗値を有する終端抵抗が提供され、前記ノーマルモードにおいて約60Ωの抵抗値を有する終端抵抗が提供される形態が示されているが、実施形態によって、前記書き込みモードにおける終端抵抗及び前記ノーマルモードにおいての終端抵抗の抵抗値はモードレジスタセットmoderegistersetによって変更される。図5は本発明の一実施形態に係る図1のODT回路の駆動方法を示したフローチャートである。図1~図5を参照すると、ODT回路100はODTイネーブル信号の受信なしで外部ピン210に接続された伝送線に終端抵抗を提供する段階S310。例えば、ODT回路100を含む半導体メモリ装置に電源が印加された後、又は、前記半導体メモリ装置において初期化が遂行された後、ODT回路100がターンオンされ、ODT回路100は前記終端抵抗をイネーブルするための前記ODTイネーブル信号の受信なしで前記伝送線にノーマル終端抵抗を提供する。これによって、メモリコントローラは前記半導体メモリ装置に前記ODTイネーブル信号を送信する必要がなく、前記半導体メモリ装置は前記ODTイネーブル信号を受信するためのODTイネーブルピンを含む必要がない。ODT回路100は外部クロック信号に同期していない非同期制御信号ACSに応答して前記終端抵抗の抵抗値を変更する段階S330。例えば、ODT回路100は、前記半導体メモリ装置のパワー-アップの後、前記伝送線に前記ノーマル終端抵抗を提供し、非同期制御信号ACSがロジックハイレベルに活性化されている間、前記伝送線に前記ノーマル終端抵抗の抵抗値より大きい抵抗値を有する書き込み終端抵抗を提供する。ODT回路100が非同期制御信号ACSに応答して前記終端抵抗の抵抗値を変更するので、ODT回路100はODT制御信号を前記外部クロック信号に同期的に制御するためのODTレイテンシ回路等の制御回路なしで具現される。また、ODT回路100を含む半導体メモリ装置はノーマルモード及び書き込みモードにおいては、クロック同期回路例えば、遅延固定ループdelaylockedloop又は、位相固定ループphaselockedloopをターンオフできる。これによって、ODT回路100を含む半導体メモリ装置は電力消耗を削減できる。図6は図1のODT回路の動作を説明するためのタイミング図である。図6には、ODT回路が初めにノーマルモードで動作し、次に書き込みモードで動作し、再びノーマルモードで動作する時の形態が示されている。図6において、CMDはメモリコントローラから半導体メモリ装置に伝送されるコマンド信号を示し、ACSは非同期制御信号を示し、R_DQはデータ伝送線に提供される終端抵抗を示し、DQは前記データ伝送線を通じて伝送されるデータを示す。以上、図1~図6を参照すると、メモリコントローラ図示せずは半導体メモリ装置に書き込みコマンドWRを伝送し、書き込みレイテンシWLだけの時間後、所定の書き込みデータウィンドウの間、データ伝送線を通じて書き込みデータWRDを伝送する。前記半導体メモリ装置に含まれたODT回路100は、非同期制御信号ACSがロジックローレベルに非活性化されている間、約60Ωの抵抗値を有する終端抵抗R_DQをデータ伝送線に提供し、非同期制御信号ACSがロジックハイレベルに活性化されている間、約120Ωの抵抗値を有する終端抵抗R_DQをデータ伝送線に提供する。非同期制御信号ACSは、終端抵抗R_DQが書き込みデータWRDの伝送開始時点よりも第1マージンM1だけ前の時点から約120Ωの抵抗値を有し、書き込みデータWRDの伝送終了時点よりも第2マージンM2だけ後の時点から約60Ωの抵抗値を有するように、書き込みデータWRDの伝送時点を基準として一定の時点間だけ活性化される。例えば、第1マージンM1は2クロックサイクルに相応し、第2マージンM2は1クロックサイクルに相応する。一方、非同期制御信号ACSは外部クロック信号に同期していない信号であるので、工程、電圧、及び温度合わせてPVTというの変動によって活性化時点が変化する。そこで本発明の一部の実施形態においては、非同期制御信号ACSの活性化時点を調節するようにODTトレーニングが遂行される。前記ODTトレーニングは図8~図15、及び、図18~図21を参照して後述する。図7は本発明の一実施形態に係る図1のODT回路100を含む半導体メモリ装置400を示したブロック図である。図7を参照すると、半導体メモリ装置400はメモリコア410、データ出力バッファ420、データ入力バッファ430、アドレスバッファ440、ODTバッファ450、コマンドデコーダ460、レイテンシ回路465、クロック同期回路470、及びODT回路100を含む。メモリコア410はデータ入力バッファ430から提供された書き込みデータを保存し、読み出しデータを生成してデータ出力バッファ420に提供する。メモリコア410はデータを保存する複数のメモリセルを含むメモリセルアレイ411、アドレスバッファ440から受信したローアドレスRAをデコーディングしてメモリセルアレイ411のワードラインを選択するためのローデコーダ412、アドレスバッファ440から受信したコラムアドレスCAをデコーディングしてメモリセルアレイ411の少なくとも1つのビットラインを選択するためのコラムデコーダ413、及び選択されたメモリセルに保存されたデータを感知して前記読み出しデータを生成するための感知増幅器414を含む。アドレスバッファ440はメモリコントローラ図示せずからアドレスピン240を通じて受信したアドレス信号ADDRに基づいてローデコーダ412にローアドレスRAを提供し、コラムデコーダ413にコラムアドレスCAを提供する。コマンドデコーダ460は前記メモリコントローラからコマンドピン230を通じて受信したコマンド信号CMD、例えば、書き込みイネーブル信号、ローアドレスストロボ信号、コラムアドレスストロボ信号、チップ選択信号等をデコーディングしてコマンド信号CMDに相応する制御信号を生成する。半導体メモリ装置400はモードレジスタセットのためのモードレジスタ図示せずをさらに含む。クロック同期回路470はクロックピン250を通じて外部クロック信号CLKを受信し、外部クロック信号CLKに同期した内部クロック信号をレイテンシ回路465及びデータ出力バッファ420に提供する。クロック同期回路470は遅延同期ループDLL、又は、位相固定ループPLLを含む図7では、遅延同期ループDLLで代表して示してある。データ出力バッファ420及びデータ入力バッファ430はデータ入出力ピン210に接続される。データ出力バッファ420は前記メモリコントローラにデータ入出力ピン210を通じて前記読み出しデータを伝送し、データ入力バッファ430は前記メモリコントローラからデータ入出力ピン210を通じて前記書き込みデータを受信する。説明の便宜上、図7にはデータ入出力ピン210、データ出力バッファ420及びデータ入力バッファ430が各々1つずつ示されているが、半導体メモリ装置400は複数のデータ入出力ピン、データ入力バッファ、及びデータ出力バッファを含む。また、半導体メモリ装置400は複数のアドレスピン及びコマンドピンを含む。ODT回路100はデータ出力バッファ420及びデータ入力バッファ430と共にデータ入出力ピン210に接続される。説明の便宜上、図7にはデータ入出力ピン210及びODT回路100が1つずつ示されているが、半導体メモリ装置400は複数のデータ入出力ピン及びこれに各々接続された複数のODT回路を含むか、又は複数のデータ入出力ピン210が1つのODT回路を共有できる。また、半導体メモリ装置400はデータストロボピン、データマスクピン、終端データストロボピン等をさらに含み、これらに各々、又は、共有して接続されたODT回路をさらに含む。ODT回路100はODTバッファ450から受信した非同期制御信号ACSに応答して終端抵抗の抵抗値を変更する。ODTバッファ450は前記メモリコントローラからODTピン220を通じて非同期制御信号ACSを受信し、非同期制御信号ACSをバッファリングしてODT回路100に提供する。従来の半導体メモリ装置においては、ODTピン、又は、ODTイネーブルピンを通じて終端抵抗をイネーブルするためのODTイネーブル信号を受信したが、本発明の一実施形態に係る半導体メモリ装置400はODTピン220を通じて、前記ODTイネーブル信号の代わりに、非同期制御信号ACSを受信する。即ち、ODT回路100は前記ODTイネーブル信号を受信することなく、半導体メモリ装置400のパワー-アップ、又は初期化の後、データ入出力ピン210に接続されたデータ伝送線に終端抵抗を提供する。非同期制御信号ACSは外部クロック信号CLKに同期していない非同期信号である。従来の半導体メモリ装置においては終端動作遂行の際に、前記ODTイネーブル信号又はダイナミックODT信号を外部クロック信号CLKに同期させるためにクロック同期回路470を駆動しなければならなかったが、本発明の一実施形態に係る半導体メモリ装置400においては、ODT回路100が非同期制御信号ACSによって制御されるので、ODT回路100を駆動又は制御するためにクロック同期回路470をターンオンする必要がない。これによって、半導体メモリ装置400はODT回路100を外部クロック信号CLKに同期的に制御するためのODTレイテンシ回路なしで具現できる。また、半導体メモリ装置400はノーマルモード及び書き込みモードにおいてクロック同期回路470をターンオフできる。ODT回路100はレイテンシ回路465から受信した出力イネーブル信号DOENに応答してデータ入出力ピン210から電気的に遮断される。コマンドデコーダ460が前記メモリコントローラからコマンドピン230を通じて読み出しコマンドを受信すると、コマンドデコーダ460は読み出しモード信号RDMSを生成する。レイテンシ回路465はコマンドデコーダ460から読み出しモード信号RDMSを受信し、クロック同期回路470から外部クロック信号CLKに同期した内部クロック信号を受信し、データ入出力ピン210を通じて前記読み出しデータが伝送される間、ロジックハイレベルを有する出力イネーブル信号DOENを生成する。ODT回路100は、データ入出力ピン210を通じて前記書き込みデータ及び前記読み出しデータのいずれも伝送されないノーマルモード、例えば、アイドルモード、プリチャージモード、パワーダウンモード、リフレッシュモード、バンクアクティブモード、待機モード等において、データ入出力ピン210に接続されたデータ伝送線にノーマル終端抵抗を提供する。ODT回路100は、データ入出力ピン210を通じて前記読み出しデータが伝送される読み出しモードにおいて、出力イネーブル信号DOENに応答してデータ入出力ピン210から電気的に遮断される。ODT回路100はデータ入出力ピン210を通じて前記書き込みデータが受信される書き込みモードにおいて非同期制御信号ACSに応答して、前記ノーマル終端抵抗の抵抗値より大きい抵抗値を有する書き込み終端抵抗を前記データ伝送線に提供する。上述した通り、ODT回路100が非同期的に制御されるので、半導体メモリ装置400は前記ノーマルモード及び前記書き込みモードにおいてクロック同期回路470をターンオフすることによって電力消耗を削減できる。図8は本発明の一実施形態に係るODTトレーニング方法を説明するためのメモリシステムのブロック図であり、図9は本発明の一実施形態に係るODTトレーニング方法を示したフローチャートである。図8及び図9を参照すると、メモリコントローラ500は半導体メモリ装置400に非同期制御信号ACSを送信する段階S610。半導体メモリ装置400は図7のODTピン220を通じて非同期制御信号ACSを受信し、図7のODT回路100に非同期制御信号ACSを提供する。半導体メモリ装置400で受信した非同期制御信号ACSは図7のODTバッファ450、内部信号線及び/又は、信号レベルを維持するためのリピータrepeaterを過ぎることによって遅延されてODT回路100に印加される。これによって、ODT回路100はメモリコントローラ500が非同期制御信号ACSを送信した時点から一定時間だけ遅延された後、終端抵抗の抵抗値を変更して書き込み終端抵抗を提供する。一方、このような遅延時間は、非同期制御信号ACSが半導体メモリ装置400において外部クロック信号に同期していないので、工程、電圧及び温度PVTの変動によって変化してしまう。メモリコントローラ500は前記書き込み終端抵抗が提供されることを望む時点に半導体メモリ装置400に基準信号REFを送信する段階S620。メモリコントローラ500は半導体メモリ装置400に前記望む時点に上昇エッジを有する基準信号REFを送信し、半導体メモリ装置400は図7のODTピン220と相異なる外部入力ピン、例えば、データストロボピン後述のDQSピン260を通じて基準信号REFを受信する。半導体メモリ装置400は非同期制御信号ACSと基準信号REFを比較する段階S630。半導体メモリ装置400は非同期制御信号ACSがODT回路100に印加される時点と基準信号REFが受信される時点とを比較して基準信号REFの受信時点を基準として非同期制御信号ACSがODT回路100に印加される時点が先導しているか、又は、遅れているかを示す比較結果信号UP/DNを生成する。メモリコントローラ500は半導体メモリ装置400から比較結果信号UP/DNを受信する段階S640。メモリコントローラ500は比較結果信号UP/DNに基づいて非同期制御信号ACSの送信時点を調節する段階S650。例えば、比較結果信号UP/DNが、非同期制御信号ACSがODT回路100に印加される時点が基準信号REFの受信時点より先導していることを示した場合、メモリコントローラ500は半導体メモリ装置400に書き込みコマンドを伝送した時点から非同期制御信号ACSを送信する時点までの時間間隔を増加する。メモリコントローラ500は前記ODTトレーニング方法によって前記望む時点に前記書き込み終端抵抗が提供されるように調節された非同期制御信号ACSの送信時点をレジスタ510に保存する。実施形態によって、このようなODTトレーニング方法はメモリコントローラ500が比較結果信号UP/DNに基づいて非同期制御信号ACSを送信した後、比較信号REFを送信する時点を変更しながら反復的に遂行される。このように、一実施形態に係るODTトレーニング方法によって、PVTの変動によってメモリコントローラ500が非同期制御信号ACSを送信した時点から前記書き込み終端抵抗が提供される時点までの時間間隔が変化しても、メモリコントローラ500が非同期制御信号ACSの送信時点を調節することによって、望む時点に半導体メモリ装置400が前記書き込み終端抵抗を提供する。図10は図9のODTトレーニング方法を遂行する図7の半導体メモリ装置の一部を示したブロック図であり、図11は図9のODTトレーニング方法を説明するためのタイミング図である。図10を参照すると、半導体メモリ装置400のODTトレーニングに係る部分400aは、ODTバッファ450、非同期遅延部455、DQSバッファ480、比較部490、及びODT回路100を含む。本実施形態に係るODTトレーニングを遂行する回路トレーニング回路は非同期遅延部455及び比較部490を含む。図11において、CMDはメモリコントローラから半導体メモリ装置に伝送されるコマンド信号を示し、ACS450はODTバッファ450において受信される非同期制御信号ACSを示し、ACS100はODT回路100において受信される非同期制御信号ACSを示し、REF480はDQSバッファ480において受信される基準信号REFを示し、DQは外部ピン210aに接続されたデータ伝送線を通じて伝送されるデータを示し、REF492は位相検出器492において受信される基準信号REFを示し、ACS492は位相検出器492において受信される非同期制御信号ACSを示し、UP/DNは比較結果信号又は、トレーニング結果信号を示す。ODTバッファ450はメモリコントローラからODTピン220を通じて非同期制御信号ACS450を受信する。ODTバッファ450は受信した非同期制御信号ACS450をバッファリングして、非同期制御信号ACSとして非同期遅延部455及び比較部490に提供する。非同期制御信号ACSは、非同期遅延部455によって、ODTバッファ450に非同期制御信号ACSが印加される時点から第1遅延時間TD1だけ遅延されて、非同期制御信号ACS100としてODT回路100に印加される。即ち、ODT回路100に印加される時の非同期制御信号ACSの上昇エッジ702は、ODTバッファ450に印加される時の非同期制御信号ACSの上昇エッジ701を基準として第1遅延時間TD1だけ遅延される。第1遅延時間TD1はODTバッファ450の駆動時間及びODTバッファ450の出力からODT回路100の入力までの伝送時間の和に相応する。前記伝送時間は非同期遅延部455によって非同期制御信号ACSが遅延される時間に相応する。非同期遅延部455はODTバッファ450とODT回路100との間に接続され、ODTバッファ450から出力された非同期制御信号ACSの電圧レベルを維持するためのリピータを含み、非同期遅延部455の遅延時間は大部分において、前記リピータによる遅延時間に相応する。他方、データストロボdatastrobe、DQSバッファ480は、前記メモリコントローラからDQSピン260を通じて基準信号REF480を受信する。前記メモリコントローラはODTトレーニング期間中には、半導体メモリ装置400に基準信号REF480を送信する。図10には、半導体メモリ装置400がDQSピン260を通じて基準信号REF480を受信する形態が示されているが、実施形態によっては、半導体メモリ装置400は別の任意の信号入力が可能な外部ピンを通じて基準信号REF480を受信してもよい。例えば、半導体メモリ装置400はデータ入出力ピン、データマスクピン、アドレスピン、クロックピン等のいずれかを通して基準信号REF480を受信する。DQSバッファ480は受信した基準信号REF480をバッファリングして基準信号REFとして比較部490に提供する。基準信号REFはDQSバッファ480に基準信号REF480が印加される時点から第2遅延時間TD2だけ遅延されて比較部490に含まれた位相検出器492に印加される。即ち、位相検出器492に印加される時の基準信号REFの上昇エッジ712は、DQSバッファ480に印加される時の基準信号REF480の上昇エッジ711を基準として第2遅延時間TD2だけ遅延される。第2遅延時間TD2はDQSバッファ480の駆動時間に相応する。前記メモリコントローラは、ODT回路100によって書き込み終端抵抗が提供されることを望む時点に基準信号REF480を送信する。前記望まれる時点は書き込みデータWRDが半導体メモリ装置400に伝送される時点より第1マージンM1だけ前の時点である。例えば、第1マージンM1は2クロックサイクルに相応する。説明の便宜上、図10には書き込みコマンドWR及び書き込みデータWRDのタイミングが示されているが、前記ODTトレーニング方法が遂行されるトレーニング期間中は書き込みコマンドWR及び書き込みデータWRDは伝送されなくてもよい。比較部490は複製replica遅延部491及び位相検出器492を含む。複製replica遅延部491はODTバッファ450から非同期制御信号ACSを受信する。複製遅延部491はODTバッファ450の出力からODT回路100の入力までの伝送時間即ち、非同期遅延部455による遅延時間及びDQSバッファ480の駆動時間即ち、第2遅延時間TD2だけ非同期制御信号ACSを遅延させる。これによって、複製遅延部491は非同期制御信号ACS100がODT回路100に印加される時点から第2遅延時間TD2だけ遅延された非同期制御信号ACS492を位相検出器492に提供する。位相検出器492は、ODTバッファ450に非同期制御信号ACS450が印加される時点から第1遅延時間TD1及び第2遅延時間TD2だけ遅延された非同期制御信号ACS492、及びDQSバッファ480に基準信号REF480が印加される時点から第2遅延時間TD2だけ遅延された基準信号REF492を受信する。位相検出器492は受信した非同期制御信号ACS492の位相と受信した基準信号REF492の位相を比較して比較結果信号UP/DNを生成する。例えば、位相検出器492は受信した非同期制御信号ACS492の上昇エッジ703が受信した基準信号REF492の上昇エッジ712を基準として先導する場合、非同期制御信号ACS492の印加時点が遅延されなければならないことを示した比較結果信号720を生成する。位相検出器492によって比較される非同期制御信号ACS492及び基準信号REF492は全て第2遅延時間TD2だけ遅延されているので、実質的にODTバッファ450に非同期制御信号ACS450が印加される時点から第1遅延時間TD1だけ遅延された時点とDQSバッファ480に基準信号REF480が印加される時点が位相検出器492によって比較される。また、ODTバッファ450に非同期制御信号ACS450が印加される時点から第1遅延時間TD1だけ遅延された時点は、ODT回路100に非同期制御信号ACS100が印加される時点に相応し、DQSバッファ480に基準信号REF480が印加される時点は前記書き込み終端抵抗が提供されることを望む時点に相応するので、比較結果信号UP/DNは前記望む時点を基準として非同期制御信号ACS100がODT回路100に印加される時点が先導しているUPか、又は、遅れているDNかを示す。比較又は、トレーニング結果信号UP/DNはデータ入出力ピン210aを通じて前記メモリコントローラに送信される。図10には比較結果信号UP/DNがデータ入出力ピン210aを通じて前記メモリコントローラ送信される形態が示されているが、実施形態によっては、比較結果信号UP/DNは半導体メモリ装置400に含まれる任意の外部出力ピン、例えば、データストロボピンを通じて送信される。データ入出力ピン210aはODT回路100が接続された外部ピンと同一ピン、又は、相異なるピンのいずれであってもよい。前記メモリコントローラは比較結果信号UP/DNに基づいて非同期制御信号ACS450の送信時点を調節する。例えば、比較結果信号UP/DNが、基準信号REF480の位相より非同期制御信号ACS100の位相が先導していることを示す場合、前記メモリコントローラは書き込みコマンドWRの送信時点から非同期制御信号ACS450の送信時点までの時間間隔TIを増加するように非同期制御信号ACS450の前記送信時点を調節する。このように、前記メモリコントローラが非同期制御信号ACS450の前記送信時点を調節することによって、半導体メモリ装置400は、書き込みコマンドWRを受信した時点から書き込みレイテンシWLだけ後の時点即ち、書き込みデータWRDの受信開始時点より第1マージンM1だけ前の時点以降に前記書き込み終端抵抗を提供する。これによって、半導体メモリ装置のODTトレーニングに係る部分400aはPVTの変化にもかかわらず、望む時点に前記書き込み終端抵抗を提供できる。図12は本発明の他の実施形態に係るODTトレーニング方法を説明するためのメモリシステムのブロック図であり、図13は本発明の他の実施形態に係るODTトレーニング方法を示したフローチャートである。図12及び図13を参照すると、メモリコントローラ500は半導体メモリ装置400に非同期制御信号ACSを送信する段階S810。半導体メモリ装置400は図7のODTピン220を通じて非同期制御信号ACSを受信する。半導体メモリ装置400は受信した非同期制御信号ACSを遅延させる段階S820。半導体メモリ装置400は図7のODTバッファ450によって受信した非同期制御信号ACSを、可変遅延部495を通じて可変的に遅延させる。メモリコントローラ500は書き込み終端抵抗が提供されることを望む時点において、半導体メモリ装置400に基準信号REFを送信する段階S830。半導体メモリ装置400は遅延された非同期制御信号ACSと基準信号REFとを比較する段階S840。半導体メモリ装置400は遅延された非同期制御信号ACSがODT回路100に印加される時点と基準信号REFが受信される時点とを比較して基準信号REFの受信時点を基準として遅延された非同期制御信号ACSがODT回路100に印加される時点が先導しているか、又は、遅れているかを示す比較結果信号を生成する。半導体メモリ装置400は比較結果信号UP/DNに基づいて非同期制御信号ACSの遅延時間を変更する段階S850。例えば、前記比較結果信号が、遅延された非同期制御信号ACSがODT回路100に印加される時点が基準信号REFの受信時点より先導することを示す場合、半導体メモリ装置400は可変遅延部495によって非同期制御信号ACSが遅延される時間を増加する。実施形態によっては、このようなODTトレーニング方法はメモリコントローラ500が非同期制御信号ACS及び比較信号REFを一定な間隔で送信することによって、反復的に遂行される。このように、他の実施形態に係るODTトレーニング方法によって、PVTの変動によってメモリコントローラ500が非同期制御信号ACSを送信した時点から前記書き込み終端抵抗が提供される時点までの時間間隔が変化しても、非同期制御信号ACSの遅延時間を調節することによって、望む時点に半導体メモリ装置400が前記書き込み終端抵抗を提供する。図14は図13のODTトレーニング方法を遂行する図7の半導体メモリ装置400の一部400bを示したブロック図であり、図15は図13のODTトレーニング方法を説明するためのタイミング図である。図14に係る以下の説明は、上記図10に示した半導体メモリ装置のODTトレーニングに係る部分400aと同様の箇所については省略又は簡略化する。図15において、ACS450はODTバッファ450において受信される非同期制御信号ACSを示し、ACS100はODT回路100において受信される非同期制御信号ACSを示し、REF480はDQSバッファ480において受信される基準信号REFを示し、REF492は位相検出器492において受信される基準信号REFを示し、ACS492は位相検出器492において受信される非同期制御信号ACSを示し、UP/DNは比較結果信号を示す。図14及び図15を参照すると、半導体メモリ装置のODTトレーニングに係る部分400bは、ODTバッファ450、非同期遅延部455、DQSバッファ480、比較部490、可変遅延部495、及びODT回路100を含む。本実施形態に係るトレーニング回路は非同期遅延部455、比較部490、及び可変遅延部495を含む。ODTバッファ450はメモリコントローラからODTピン220を通じて非同期制御信号ACS450を受信する。ODTバッファ450は受信した非同期制御信号ACS450をバッファリングして可変遅延部495に提供する。可変遅延部495は位相検出器492から出力されたトレーニング結果に応答してODTバッファ450から受信した非同期制御信号ACS450を可変的に一定時間だけ遅延するように、ODTバッファ450の出力である非同期制御信号ACSの信号経路に配置される。可変遅延部495によって遅延された非同期制御信号ACSは非同期遅延部455によってさらに別の一定時間だけ遅延されてODT回路100に印加される。ODT回路100に印加される時の非同期制御信号ACSの上昇エッジ732はODTバッファ450に印加される時の非同期制御信号ACSの上昇エッジ731を基準として第1遅延時間TD1だけ遅延される。第1遅延時間TD1はODTバッファ450の駆動時間、可変遅延部495による遅延時間、及び可変遅延部495の出力からODT回路100の入力までの伝送時間即ち、非同期遅延部455による遅延時間の和に相応する。他方、DQSバッファ480は前記メモリコントローラからDQSピン260を通じて基準信号REF480を受信し、受信した基準信号REF480をバッファリングして比較部490に含まれる位相検出器492に提供する。位相検出器492に印加される時の基準信号REF492の上昇エッジ742はDQSバッファ480に印加される時の基準信号REF480の上昇エッジ741を基準として第2遅延時間TD2だけ遅延される。複製遅延部491は可変遅延部495から非同期制御信号ACSの可変遅延された出力を受信する。複製遅延部491は前記可変遅延された出力からODT回路100の入力までの伝送時間即ち、非同期遅延部455による遅延時間及びDQSバッファ480の駆動時間即ち、第2遅延時間TD2だけ非同期制御信号ACSをさらに遅延させる。これによって、複製遅延部491は非同期制御信号ACSがODT回路100に印加される時点から第2遅延時間TD2だけ遅延された非同期制御信号ACSを位相検出器492に提供する。位相検出器492はODTバッファ450に非同期制御信号ACSが印加される時点から、第1遅延時間TD1と第2遅延時間TD2の和だけ遅延された非同期制御信号ACS492、及びDQSバッファ480に基準信号REF480が印加される時点から第2遅延時間TD2だけ遅延された基準信号REF492を受信する。位相検出器492は受信した非同期制御信号ACS492の位相と受信した基準信号REF492の位相を比較して比較結果信号UP/DNを生成する。例えば、位相検出器492は受信した非同期制御信号ACSの上昇エッジ733が受信した基準信号REFの上昇エッジ742を基準として先導する場合、非同期制御信号ACSの印加時点が遅延されなければならないことを示した比較結果信号を生成する。位相検出器492は、位相検出器492によって比較される非同期制御信号ACS及び基準信号REFは全て第2遅延時間TD2だけ遅延されるので、実質的にODT回路100に非同期制御信号ACSが印加される時点と、書き込み終端抵抗が提供されることを望む時点を比較して比較結果信号UP/DNを生成する。可変遅延部495は比較結果信号UP/DNを受信し、比較結果信号UP/DNに基づいて非同期制御信号ACSの遅延時間を調節する。例えば、比較結果信号UP/DNが基準信号REFの位相より非同期制御信号ACSの位相が先導することを示した場合、可変遅延部495は非同期制御信号ACSの遅延時間を増加する。これによって、ODT回路100は前記書き込み終端抵抗が提供されることを望む時点に前記書き込み終端抵抗を提供する。このように、可変遅延部495による非同期制御信号ACSの遅延時間を調節することによって、半導体メモリ装置のODTトレーニングに係る部分400bはPVTの変動にもかかわらず、望む時点に前記書き込み終端抵抗を提供する。図16は本発明の他の実施形態に係る図1のODT回路100を含む半導体メモリ装置900を示したブロック図である。図16に係る以下の説明は、上記図7に示した半導体メモリ装置400と同様の部分については省略又は簡略化する。図16を参照すると、半導体メモリ装置900はメモリコア910、データ出力バッファ920、データ入力バッファ930、コマンドデコーダ940、レイテンシ回路945、パルス生成器950及びODT回路100を含む。メモリコア910はデータ入力バッファ930から提供された書き込みデータを保存し、読み出しデータを生成してデータ出力バッファ920に提供する。データ出力バッファ920及びデータ入力バッファ930はデータ入出力ピン210に接続される。データ出力バッファ920は半導体メモリ装置900の外部に位置したメモリコントローラ図示せずにデータ入出力ピン210を通じて前記読み出しデータを伝送し、データ入力バッファ930は前記メモリコントローラからデータ入出力ピン210を通じて前記書き込みデータを受信する。コマンドデコーダ940は前記メモリコントローラからコマンドピン230を通じて受信したコマンド信号CMDをデコーディングしてコマンド信号CMDに相応する制御信号を生成する。コマンドデコーダ940は前記メモリコントローラからの書き込みコマンドに応答して書き込みモード信号WDMSを生成し、読み出しコマンドに応答して読み出しモード信号RDMSを生成する。レイテンシ回路945はコマンドデコーダ940から受信した読み出しモード信号RDMSを同期化してデータ入出力ピン210を通じて前記読み出しデータが伝送される間、ロジックハイレベルを有する出力イネーブル信号DOENを生成する。パルス生成器950は書き込みモード信号WDMSに応答して外部クロック信号に同期していない非同期制御信号ACSを生成する。パルス生成器950は所定の時間の間ロジックハイレベルを有するパルス形態の非同期制御信号ACSを生成する。実施形態によっては、パルス生成器950は前記書き込みデータのバースト長に合わせて非同期制御信号ACSが活性化する前記所定の時間を調節する。パルス生成器950はコマンドデコーダ940の外部に位置するか、又はコマンドデコーダ940に包含される。ODT回路100はパルス生成器950から受信した非同期制御信号ACSに応答して終端抵抗の抵抗値を変更する。非同期制御信号ACSが前記書き込みコマンドに基づいてコマンドデコーダ940及びパルス生成器950によって生成されるので、半導体メモリ装置900は前記メモリコントローラから非同期制御信号ACSを受信する必要がなく、従って、ODTピン又はODTイネーブルピンなしで具現できる。これによって、半導体メモリ装置900の外部ピンの数を削減できる。また、コマンドデコーダ940及びパルス生成器950によって生成された非同期制御信号ACSは外部クロック信号との同期を要しないので、半導体メモリ装置900はノーマルモード及び書き込みモードにおいてクロック同期回路をターンオフできる。これによって、半導体メモリ装置900は電力消耗を削減できる。ODT回路100はノーマルモードにおいてデータ入出力ピン210に接続されたデータ伝送線にノーマル終端抵抗を提供する。ODT回路100は読み出しモードにおいて出力イネーブル信号DOENに応答してデータ入出力ピン210から電気的に遮断される。ODT回路100は書き込みモードにおいて非同期制御信号ACSに応答して前記ノーマル終端抵抗の抵抗値より大きい抵抗値を有する書き込み終端抵抗を前記データ伝送線に提供する。上述した通り、半導体メモリ装置900はODTピン、又は、ODTイネーブルピンを含まないので、半導体メモリ装置900の外部ピンの数を削減できる。また、ODT回路100が非同期的に制御されるので、半導体メモリ装置900は前記ノーマルモード及び前記書き込みモードにおいてクロック同期回路をターンオフすることによって電力消耗を削減できる。図17は図16の半導体メモリ装置において終端動作を説明するためのタイミング図である。図17は半導体メモリ装置900がノーマルモードで動作して書き込みモードで動作する時の形態を示している。図16及び図17を参照すると、コマンドデコーダ940はメモリコントローラから受信した書き込みコマンドWRに応答して書き込みモード信号WDMSを生成する。パルス生成器950はコマンドデコーダ940から受信した書き込みモード信号WDMSに応答して、一定時間遅延された非同期制御信号ACSを生成し、ODT回路100に印加する。ODT回路100は非同期制御信号ACSに応答してノーマル終端抵抗の抵抗値より大きい抵抗値を有する書き込み終端抵抗を提供する。一実施形態において、パルス生成器950は書き込みデータウィンドウをカバーするように延長されたパルス幅を有する非同期制御信号ACSを出力するように制御される。即ち、ODT回路100は、前記延長されたパルス幅を有する非同期制御信号ACSによって、書き込みデータWRDの伝送開始時点より第1マージンM1だけ前の時点から、書き込みデータWRDの伝送終了時点より第2マージンM2だけ後の時点まで前記書き込み終端抵抗を提供する。図18は本発明のまた他の実施形態に係るODTトレーニング方法を説明するためのメモリシステムのブロック図であり、図19は本発明のまた他の実施形態に係るODTトレーニング方法を示したフローチャートである。図16、図18及び図19を参照すると、メモリコントローラ500は半導体メモリ装置900に書き込みコマンドWRを送信する段階S1010。半導体メモリ装置900は受信した書き込みコマンドWRに応答して非同期制御信号ACSを生成する段階S1020。コマンドデコーダ940は書き込みコマンドWRをデコーディングして書き込みモード信号WDMSを生成し、パルス生成器950は書き込みモード信号WDMSに応答して外部クロック信号に同期していない前記非同期制御信号ACSを生成する。半導体メモリ装置900は前記非同期制御信号ACSを遅延させる段階S1030。半導体メモリ装置900は前記非同期制御信号を、可変遅延部980を通じて遅延させる。メモリコントローラ500は書き込み終端抵抗が提供されることを望む時点に半導体メモリ装置900に基準信号REFを送信する段階S1040。半導体メモリ装置900は前記遅延された非同期制御信号と基準信号REFを比較する段階S1050。半導体メモリ装置900は前記遅延された非同期制御信号がODT回路100に印加される時点と基準信号REFが受信される時点を比較して基準信号REFの受信時点を基準として前記遅延された非同期制御信号がODT回路100に印加される時点が先導しているか、又は、遅れているかを示した比較結果信号を生成する。半導体メモリ装置900は前記比較結果信号に基づいて前記非同期制御信号の遅延時間を変更する段階S1060。実施形態によっては、このようなODTトレーニング方法はメモリコントローラ500が書き込みコマンドWR及び比較信号REFを一定の間隔で送信することによって、反復的に遂行される。このように、また他の実施形態に係るODTトレーニング方法によって、メモリコントローラ500が書き込みコマンドWRを送信した時点から前記書き込み終端抵抗が提供される時点までの時間間隔がPVTの変動に伴って変化する場合でも、前記非同期制御信号の遅延時間を調節することによって、半導体メモリ装置900は、望む時点に前記書き込み終端抵抗を提供する。図20は図19のODTトレーニング方法を遂行する図18の半導体メモリ装置900の一部900aを示したブロック図であり、図21は図19のODTトレーニング方法を説明するためのタイミング図である。図20に係る以下の説明は、上記図10に示した半導体メモリ装置のODTトレーニングに係る部分400aと同様の箇所については省略又は簡略化する。図21において、CMDはメモリコントローラから半導体メモリ装置に伝送されるコマンド信号を示し、WDMSは書き込みモード信号を示し、ACS980は可変遅延部980において受信される非同期制御信号ACSを示し、ACS100はODT回路100において受信される非同期制御信号ACSを示し、REF960はDQSバッファ960から受信される基準信号REFを示し、REF972は位相検出器972において受信される基準信号REFを示し、ACS972は位相検出器972において受信される非同期制御信号ACSを示し、UP/DNは比較結果信号を示す。図20及び図21を参照すると、半導体メモリ装置のODTトレーニングに係る部分900aは、コマンドデコーダ940、パルス生成器950、非同期遅延部955、DQSバッファ960、比較部970、可変遅延部980、及びODT回路100を含む。本実施形態に係るトレーニング回路は非同期遅延部955、比較部970及び可変遅延部980を含む。コマンドデコーダ940はメモリコントローラからコマンドピン230を通じて書き込みコマンドWRを受信し、書き込みコマンドWRに応答して書き込みモード信号WDMSを生成する。パルス生成器950は書き込みモード信号WDMSに応答して非同期制御信号ACSを生成し、可変遅延部980に提供する。可変遅延部980はパルス生成器950から受信した非同期制御信号ACSを可変的に一定時間だけ遅延させる。可変遅延部980によって遅延された非同期制御信号ACSは非同期遅延部955によって追加的に別の一定時間だけ遅延されてODT回路100に印加される。これによって、ODT回路100に印加される時の非同期制御信号ACSの上昇エッジ762は、可変遅延部980に印加される時の非同期制御信号ACSの上昇エッジ761が可変遅延部980及び非同期遅延部955によって遅延され、書き込みコマンドWRの受信時点に比べて第1遅延時間TD1だけ遅延される。第1遅延時間TD1はコマンドデコーダ940及びパルス生成器950の駆動時間、可変遅延部980による遅延時間、及び可変遅延部980の出力からODT回路100の入力までの伝送時間即ち、非同期遅延部955による遅延時間の和に相応する。他方、DQSバッファ960は前記メモリコントローラからDQSピン260を通じて基準信号REF960を受信し、受信した基準信号REF960をバッファリングして比較部970に含まれた位相検出器972に提供する。位相検出器972に印加される時の基準信号REF972の上昇エッジ772はDQSバッファ960に印加される時の基準信号REF960の上昇エッジ771を基準として第2遅延時間TD2だけ遅延される。複製遅延部971は可変遅延部980から非同期制御信号ACSの可変遅延された出力を受信する。複製遅延部971は前記可変遅延された出力からODT回路100の入力までの伝送時間即ち、非同期遅延部955による遅延時間及びDQSバッファ960の駆動時間即ち、第2遅延時間TD2だけ非同期制御信号ACSをさらに遅延させる。これによって、複製遅延部971は非同期制御信号ACSがODT回路100に印加される時点から第2遅延時間TD2だけ遅延された非同期制御信号ACSを位相検出器972に提供する。位相検出器972は書き込みコマンドWRの受信時点から、第1遅延時間TD1と第2遅延時間TD2の和だけ遅延された非同期制御信号ACS、及びDQSバッファ960に基準信号REFが印加される時点から第2遅延時間TD2だけ遅延された基準信号REFを受信する。位相検出器972は受信した非同期制御信号ACSの位相と受信した基準信号REFの位相を比較して比較結果信号UP/DNを生成する。例えば、位相検出器972は受信した非同期制御信号ACSの上昇エッジ763が受信した基準信号REFの上昇エッジ772を基準として先導する場合、非同期制御信号ACSの印加時点が遅延されなければならないことを示す比較結果信号780を生成する。位相検出器972は、位相検出器972によって比較される非同期制御信号ACS及び基準信号REFは全て第2遅延時間TD2だけ遅延されるので、実質的にODT回路100に非同期制御信号ACSが印加される時点と前記書き込み終端抵抗が提供されることを望む時点を比較して比較結果信号UP/DNを生成する。可変遅延部980は比較結果信号UP/DNを受信し、比較結果信号UP/DNに基づいて非同期制御信号ACSの遅延時間を調節する。例えば、比較結果信号UP/DNが基準信号REFの位相より非同期制御信号ACSの位相が先導することを示した場合、可変遅延部980は非同期制御信号ACSの遅延時間を増加する。これによって、ODT回路100は望む時点に前記書き込み終端抵抗を提供する。このように、可変遅延部980による非同期制御信号ACSの遅延時間を調節することによって、半導体メモリ装置のODTトレーニングに係る部分900aはPVTの変動にもかかわらず、望む時点に前記書き込み終端抵抗を提供する。図22は本発明の一実施形態に係るODT機能を有するデータ出力バッファを示したブロック図である。図22を参照すると、データ出力バッファ1100は制御部1110及び駆動部1120を含む。駆動部1120は外部ピン210に接続される。駆動部1120は外部ピン210に接続された伝送線を通じてメモリコントローラに読み出しデータDOUTを提供するドライバ動作又は、外部ピン210に接続された前記伝送線に終端抵抗を提供する終端動作を選択的に遂行する。即ち、データ出力バッファ1100はODT機能を有するデータ出力バッファODT-mergeddataoutputbufferである。ここで外部ピン210は、入力及び出力が可能なデータ入出力ピンを指すとしてきたが、データストロボピン等に対しても適用できる。駆動部1120は前記終端動作としてプルアップ、又は、プルダウン終端動作を遂行する。制御部1110は駆動部1120に接続される。制御部1110は出力イネーブル信号DOENに応答して駆動部1120が前記ドライバ動作、又は、前記終端動作を選択的に遂行するように制御する。例えば、出力イネーブル信号DOENがロジックハイレベルになって活性化される時、制御部1110はメモリコアから受信した読み出しデータDOUTを反転させて反転読み出しデータDOUTBを駆動部1120に提供することによって、駆動部1120が前記ドライバ動作を遂行するように制御する。出力イネーブル信号DOENがロジックローレベルになって非活性化される時、制御部1110は駆動部1120にスイッチング信号SWSを提供することによって、駆動部1120が前記終端動作を遂行するように制御する。出力イネーブル信号DOENがロジックローレベルを有する間、制御部1110は外部クロック信号に同期していない非同期制御信号ACSに応答して駆動部1120の前記終端抵抗の抵抗値を変更する。データ出力バッファ1100を含む半導体メモリ装置は駆動部1120が前記終端動作を遂行する時、クロック同期回路をターンオフでき、これによって電力消耗を削減できる。上述した通り、非同期制御信号ACSが前記外部クロック信号に同期していないので、データ出力バッファ1100は駆動部1120の前記終端動作を、前記外部クロック信号に同期的に制御するためのODTレイテンシ回路なしで具現できる。また、データ出力バッファ1100を含む半導体メモリ装置はノーマルモード及び書き込みモードにおいてクロック同期回路をターンオフすることによって、電力消耗を削減できる。また、データ出力バッファ1100を含む半導体メモリ装置はメモリコントローラから前記終端抵抗をイネーブルするためのODTイネーブル信号を受信しないので、前記半導体メモリ装置の終端動作が容易に制御され外部ピンの数を削減できる。図23は図22のデータ出力バッファの一形態を示したブロック図である。図23を参照すると、データ出力バッファ1100は制御部1110及び駆動部1120を含む。制御部1110はプリドライバ1111及びスイッチング制御部1112を含む。駆動部1120はプルアップ駆動器1121及びプルダウン駆動器1122を含む。プリドライバ1111はメモリコアから読み出しデータDOUTを受信し、読み出しデータDOUTを反転させて反転読み出しデータDOUTBをスイッチング制御部1112に提供する。スイッチング制御部1112は出力イネーブル信号DOENに応答して、反転読み出しデータDOUTB、又は、プルアップスイッチング信号PUSWS及びプルダウンスイッチング信号PDSWSを出力する。出力イネーブル信号DOENは読み出しモードにおいて活性化され、スイッチング制御部1112は活性化した出力イネーブル信号DOENに応答してプルアップ駆動器1121及びプルダウン駆動器1122に反転読み出しデータDOUTBを提供する。プルアップ駆動器1121及びプルダウン駆動器1122は反転読み出しデータDOUTBに基づいてドライバ動作を遂行する。一実施形態において、メモリコントローラはプルアップ終端動作を遂行し、プルアップ駆動器1121が駆動される時は外部ピン210に接続された伝送線及び前記メモリコントローラの終端抵抗を通じて電流が流れず、プルダウン駆動器1122が駆動される時に限り、前記伝送線を通じて電流が流れる。これによって、電力消耗を削減できる。出力イネーブル信号DOENが非活性化された間、スイッチング制御部1112はプルアップ駆動器1121及びプルダウン駆動器1122にプルアップスイッチング信号PUSWS及びプルダウンスイッチング信号PDSWSを各々提供する。一実施形態において、駆動部1120によってプルアップ終端動作が遂行されるように、プルダウンスイッチング信号PDSWSはプルダウン駆動器1122がターンオフされるように制御する。スイッチング制御部1112は非同期制御信号ACSに応答してプルアップ駆動器1121によって前記伝送線に提供される終端抵抗の抵抗値を変更するようにプルアップスイッチング信号PUSWSのロジックレベルを変更する。非同期制御信号ACSは書き込みモードにおいて活性化され、スイッチング制御部1112は活性化された非同期制御信号ACSに応答してプルアップスイッチング信号PUSWSのロジックレベルを変更することによってプルアップ駆動器1121が抵抗値が変更された終端抵抗を提供するように制御する。例えば、ノーマルモードにおいて非同期制御信号ACSが非活性化されている間、スイッチング制御部1112はプルアップ駆動器1121によって約60Ωの抵抗値を有するノーマル終端抵抗を提供するように制御するプルアップスイッチング信号PUSWSを生成する。書き込みモードにおいて非同期制御信号ACSが活性化されている間、スイッチング制御部1112はプルアップ駆動器1121によって約120Ωの抵抗値を有する書き込み終端抵抗を提供するように制御するプルアップスイッチング信号PUSWSを生成する。図24は図23のデータ出力バッファの一形態を示した回路図である。図24を参照すると、データ出力バッファ1100aはプリドライバ1111a、スイッチング制御部1112a、プルアップ駆動器1121a及びプルダウン駆動器1122aを含む。プリドライバ1111aはインバータ1131aを含む。スイッチング制御部1112aは第1選択器1141a、第2選択器1142a、第3選択器1143a及び第4選択器1144aを含む。プルアップ駆動器1121aは第1終端回路1123a、第2終端回路1124a及び第3終端回路1125aを含む。第1終端回路1123aは第1トランジスタP1及び第1抵抗R1を含み、第2終端回路1124aは第2トランジスタP2及び第2抵抗R2を含み、第3終端回路1125aは第3トランジスタP3及び第3抵抗R3を含む。プルダウン駆動器1122aは第4終端回路1126aを含む。第4終端回路1126aは第4トランジスタN1及び第4抵抗R4を含む。インバータ1131aはメモリコアから受信した読み出しデータDOUTを反転して反転読み出しデータDOUTBを出力する。第1選択器1141a、第2選択器1142a、第3選択器1143a、及び第4選択器1144aは各々、選択信号として出力イネーブル信号DOENを受信し、反転読み出しデータDOUTBを第1入力信号として受信する。読み出しモードにおいては出力イネーブル信号DOENが活性化される。従って、第1選択器1141a、第2選択器1142a、第3選択器1143a、及び第4選択器1144aは各々、第1トランジスタP1、第2トランジスタP2、第3トランジスタP3、及び第4トランジスタN1に反転読み出しデータDOUTBを出力する。前記読み出しモードにおいてプルアップ駆動器1121a及びプルダウン駆動器1122aは、反転読み出しデータDOUTBに基づいてドライバ動作を遂行する。例えば、読み出しデータDOUTがロジックハイレベルを有する場合、スイッチング制御部1112aはロジックローレベルを有する反転読み出しデータDOUTBを出力し、第1トランジスタP1、第2トランジスタP2、及び第3トランジスタP3がターンオンされ、第4トランジスタN1がターンオフされる。これによって、プルアップ駆動器1121aによって外部ピン210に接続された伝送線を通じてロジックハイレベルを有するデータが伝送される。読み出しデータDOUTがロジックローレベルを有する場合、スイッチング制御部1112aはロジックハイレベルを有する反転読み出しデータDOUTBを出力し、第1トランジスタP1、第2トランジスタP2、及び第3トランジスタP3がターンオフされ、第4トランジスタN1がターンオンされる。これによって、プルダウン駆動器1122aによって前記伝送線を通じてロジックローレベルを有するデータが伝送される。別の一実施形態においては、前記読み出しモードにおいて、ローレベルの読み出しデータDOUTが出力される時に限り、プルダウンドライバ1121aによってデータ信号が前記伝送線を通じて実際に送信される。プルアップドライバ1121aに含まれた第1トランジスタP1、第2トランジスタP2、及び第3トランジスタP3は前記読み出しモードの間ターンオフされる。即ち、データ出力バッファ1100aがハイレベルの読み出しデータDOUTを出力する時、データ出力バッファ1100aは前記伝送線から電気的に遮断される。即ち、データ出力バッファ1100aはオープンドレイン、又は、擬似オープンドレイン方式で読み出しデータDOUTを出力する。ノーマルモードにおいては、出力イネーブル信号DOENがロジックローレベルで非活性化され、非同期制御信号ACSがロジックローレベルを有する。従って、第1選択器1141aはロジックローレベルに相当する接地電圧VSSQを出力し、第2選択器1142aはロジックローレベルを有する非同期制御信号ACSを出力し、第3選択器1143aはロジックハイレベルに相当する電源電圧VDDQを出力し、第4選択器1144aはロジックローレベルに相当する接地電圧VSSQを出力する。第1トランジスタP1はロジックローレベルに相当する接地電圧VSSQに応答してターンオンされ、第2トランジスタP2はロジックローレベルを有する非同期制御信号ACSに応答してターンオンされ、第3トランジスタP3はロジックハイレベルに相当する電源電圧VDDQに応答してターンオフされ、第4トランジスタN1はロジックローレベルに相当する接地電圧VSSQに応答してターンオフされる。これによって、ノーマルモードにおいて、プルアップ駆動器1121aは外部ピン210に接続された伝送線に終端抵抗として、並列接続された第1抵抗R1及び第2抵抗R2で構成されたノーマル終端抵抗を提供する。書き込みモードにおいては、出力イネーブル信号DOENがロジックローレベルを有し、非同期制御信号ACSがロジックハイレベルに活性化される。従って、第1トランジスタP1、第3トランジスタP3、及び第4トランジスタN1は各々、ターンオン、ターンオフ、及びターンオフ状態を維持し、第2トランジスタP2がロジックハイレベルを有する非同期制御信号ACSに応答してターンオフされる。これによって、書き込みモードにおいて、プルアップ駆動器1121aは外部ピン210に接続された伝送線に終端抵抗として、第1抵抗R1で構成された書き込み終端抵抗を提供する。一実施形態において、第1抵抗R1、第2抵抗R2及び第3抵抗R3は各々、約120Ωの抵抗値を有して、第4抵抗R4は約40Ωの抵抗値を有する。この場合、読み出しモードにおいてデータ出力バッファ1100aのドライバ抵抗は約40Ωの抵抗値を有し、書き込みモードにおいてデータ出力バッファ1100aの前記書き込み終端抵抗は約120Ωの抵抗値を有し、ノーマルモードにおいてデータ出力バッファ1100aの前記ノーマル終端抵抗は約60Ωの抵抗値を有する。図25は図23のデータ出力バッファの他の形態を示した回路図である。図25を参照すると、データ出力バッファ1100bはプリドライバ1111b、スイッチング制御部1112b、プルアップ駆動器1121b及びプルダウン駆動器1122bを含む。プリドライバ1111bは第1インバータ1131bを含む。スイッチング制御部1112bは第1~第4ANDゲート1141b、1142b、1143b、1144b、第1及び第2ORゲート1145b、1146b及び第2インバータ1147bを含む。プルアップ駆動器1121bは第1終端回路1123b、第2終端回路1124b、及び第3終端回路1125bを含む。第1終端回路1123bは第1トランジスタP1及び第1抵抗R1を含み、第2終端回路1124bは第2トランジスタP2及び第2抵抗R2を含み、第3終端回路1125bは第3トランジスタP3及び第3抵抗R3を含む。プルダウン駆動器1122bは第4終端回路1126bを含む。第4終端回路1126bは第4トランジスタN1及び第4抵抗R4を含む。第1インバータ1131bはメモリコアから受信した読み出しデータDOUTを反転させて反転読み出しデータDOUTBを出力する。読み出しモードにおいては、出力イネーブル信号DOENが活性化する。従って、第1ANDゲート1141b、第2ANDゲート1142b、及び第4ANDゲート1144bは、ロジックハイレベルを有する出力イネーブル信号DOEN及び反転読み出しデータDOUTBにAND演算を遂行して反転読み出しデータDOUTBを出力する。第3ANDゲート1143bは第2インバータ1147bによって反転した出力イネーブル信号DOENに応答してロジックローレベルを有する信号を出力し、第1ORゲート1145bは反転読み出しデータDOUTB及び第3ANDゲート1143bから出力されたロジックローレベルを有する信号のOR演算を遂行して反転読み出しデータDOUTBを出力する。第2ORゲート1146bは第2インバータ1147bによって反転した出力イネーブル信号DOEN及び反転読み出しデータDOUTBにOR演算を遂行して反転読み出しデータDOUTBを出力する。これによって、前記読み出しモードにおいてプルアップ駆動器1121b及びプルダウン駆動器1122bは反転読み出しデータDOUTBに基づいてドライバ動作を遂行する。ノーマルモードにおいては、出力イネーブル信号DOENがロジックローレベルに非活性化され、非同期制御信号ACSがロジックローレベルを有する。従って、第1ANDゲート1141b、第2ANDゲート1142b及び第4ANDゲート1144bはロジックローレベルを有する出力イネーブル信号DOENに応答してロジックローレベルを有する信号を出力する。第3ANDゲート1143bは第2インバータ1147bによって反転した出力イネーブル信号DOEN及び非同期制御信号ACSAND演算を遂行して非同期制御信号ACSを出力し、第1ORゲート1145bはロジックローレベルを有する第2ANDゲート1142bの出力信号及び非同期制御信号ACSOR演算を遂行してロジックローレベルを有する非同期制御信号ACSを出力する。第2ORゲート1146bは第2インバータ1147bによって反転した出力イネーブル信号DOENに応答してロジックハイレベルを有する信号を出力する。第1トランジスタP1はロジックローレベルを有する第1ANDゲート1141bの出力信号に応答してターンオンされ、第2トランジスタP2はロジックローレベルを有する非同期制御信号ACSに応答してターンオンされ、第3トランジスタP3はロジックハイレベルを有する第2ORゲート1146bの出力信号に応答してターンオフされ、第4トランジスタN1はロジックローレベルを有する第4ANDゲート1144bの出力信号に応答してターンオフされる。これによって、ノーマルモードにおいて、プルアップ駆動器1121bは外部ピン210に接続された伝送線に終端抵抗として、並列接続された第1抵抗R1及び第2抵抗R2で構成されたノーマル終端抵抗を提供する。書き込みモードにおいては、出力イネーブル信号DOENがロジックローレベルを有し、非同期制御信号ACSがロジックハイレベルに活性化される。従って、第1トランジスタP1、第3トランジスタP3及び第4トランジスタN1は各々、ターンオン、ターンオフ、及びターンオフ状態を維持し、第2トランジスタP2がロジックハイレベルを有する非同期制御信号ACSに応答してターンオフされる。これによって、書き込みモードにおいて、プルアップ駆動器1121aは外部ピン210に接続された伝送線に終端抵抗として、第1抵抗R1で構成された書き込み終端抵抗を提供する。図24及び図25には第1抵抗R1、第2抵抗R2、第3抵抗R3及び第4抵抗R4が各々1つの抵抗で示されているが、実施形態によっては、第1抵抗R1、第2抵抗R2、第3抵抗R3及び第4抵抗R4は各々、並列、直列、又は、直並列接続された複数の抵抗及び前記抵抗の接続を制御するためのトランジスタで具現される。図26は、図22のデータ出力バッファの、動作モードに係る抵抗値を示した図面である。図22乃至図26を参照すると、図24乃至図25において第1抵抗R1、第2抵抗R2及び第3抵抗R3が各々、約120Ωの抵抗値を有し、第4抵抗R4が約40Ωの抵抗値を有する場合、データ出力バッファ1100、1100a、1100bは、読み出しモードにおいてドライバ動作を遂行し、約40Ωの抵抗値を有するドライバ抵抗を有する。データ出力バッファ1100、1100a、1100bは書き込みモードにおいて約120Ωの抵抗値を有する終端抵抗を提供する終端動作を遂行する。また、データ出力バッファ1100、1100a、1100bはノーマル一般モードにおいて約60Ωの抵抗値を有する終端抵抗を提供する終端動作を遂行する。図26には前記読み出しモードにおいて約40Ωの抵抗値を有するドライバ抵抗が提供され、前記書き込みモードにおいて約120Ωの抵抗値を有する終端抵抗が提供され、前記ノーマルモードにおいて約60Ωの抵抗値を有する終端抵抗が提供される形態が示されているが、実施形態によって、前記読み出しモードにおいてのドライバ抵抗、前記書き込みモードにおいての終端抵抗及び前記ノーマルモードにおいての終端抵抗の抵抗値はモードレジスタセットによって変更される。図27は本発明の一実施形態に係る図22のデータ出力バッファの駆動方法を示したフローチャートである。図22及び図27を参照すると、出力イネーブル信号DOENが活性化されている場合段階S1210:YES、データ出力バッファ1100はドライバ動作を遂行する段階S1220。即ち、制御部1110は活性化された出力イネーブル信号DOENに応答して反転読み出しデータDOUTBを出力し、駆動部1120は反転読み出しデータDOUTBに応答して前記ドライバ動作を遂行する。出力イネーブル信号DOENが非活性化されている場合段階S1210:NO、データ出力バッファ1100は終端動作を遂行する段階S1230。即ち、制御部1110は非活性化された出力イネーブル信号DOENに応答してスイッチング信号SWSを出力し、駆動部1120はスイッチング信号SWSに応答して前記終端動作を遂行する。データ出力バッファ1100が終端動作を遂行する時、データ出力バッファ1100は非同期制御信号ACSに応答して終端抵抗の抵抗値を変更する段階S1240。例えば、ノーマル一般モードにおいて非同期制御信号ACSが非活性化されている場合、データ出力バッファ1100は約60Ωの抵抗値を有するノーマル終端抵抗を提供するノーマル終端動作を遂行する。書き込みモードにおいて非同期制御信号ACSが活性化されている場合、データ出力バッファ1100は約120Ωの抵抗値を有する書き込み終端抵抗を提供する書き込み終端動作を遂行する。データ出力バッファ1100は出力イネーブル信号DOENのロジックレベルによってドライバ動作遂行の可否を決め、非同期制御信号ACSのロジックレベルによって前記書き込み終端動作遂行の可否を決める。これによって、データ出力バッファ1100は前記ドライバ動作、前記書き込み終端動作、及び前記ノーマル終端動作の優先順位で駆動される。図28は図22のデータ出力バッファの動作を説明するためのタイミング図である。図28はデータ出力バッファを含む半導体メモリ装置が読み出し動作を遂行した後、書き込み動作を遂行する時の形態が示されている。図28において、CMDはメモリコントローラから半導体メモリ装置に伝送されるコマンド信号を示し、DOENは出力イネーブル信号を示し、ACSは非同期制御信号を示し、R_DQはデータ伝送線に提供される抵抗を示し、DQは前記データ伝送線を通じて伝送されるデータを示す。図22及び図28を参照すると、半導体メモリ装置がメモリコントローラから読み出しコマンドRDを受信すると、前記半導体メモリ装置は読み出しレイテンシRLだけの時間後に、前記メモリコントローラにデータ伝送線を通じて読み出しデータRDDを伝送する。前記半導体メモリ装置は前記データ伝送線を通じて読み出しデータRDDを伝送する間出力イネーブル信号DOENをロジックハイレベルで活性化する。データ出力バッファ1100は出力イネーブル信号DOENに応答して約40Ωの抵抗値を有するドライバ抵抗を有してドライバ動作を遂行する。前記メモリコントローラは前記半導体メモリ装置に書き込みコマンドWRを伝送し、書き込みレイテンシWLだけの時間後に、前記データ伝送線を通じて書き込みデータWRDを伝送する。前記半導体メモリ装置は、終端抵抗R_DQが書き込みデータWRDの伝送開始時点より第1マージンM1だけ前の時点から約120Ωの抵抗値を有し、書き込みデータWRDの伝送終了時点より第2マージンM2だけ後の時点から約60Ωの抵抗値を有するように、非同期制御信号ACSを、書き込みデータWRDの伝送時点を基準として一定時間だけ活性化する。例えば、第1マージンM1は2クロックサイクルに相応し、第2マージンM2は1クロックサイクルに相応する。データ出力バッファ1100は、出力イネーブル信号DOENと非同期制御信号ACSが共に非活性化されている場合は、前記データ伝送線に約60Ωの終端抵抗を提供する。図29は本発明の一実施形態に係る図22のデータ出力バッファ1100を含む半導体メモリ装置1300を示したブロック図である。図29に係る以下の説明は、上記図7に示した半導体メモリ装置400と同様の箇所については省略又は簡略化する。図29を参照すると、半導体メモリ装置1300はメモリコア1310、データ出力バッファ1100、データ入力バッファ1320、ODTバッファ1340、コマンドデコーダ1350、及びレイテンシ回路1355を含む。メモリコア1310はデータ入力バッファ1320から提供された書き込みデータを保存し、読み出しデータを生成してデータ出力バッファ1100に提供する。データ出力バッファ1100及びデータ入力バッファ1320はデータ入出力ピン210に接続される。データ出力バッファ1100はメモリコントローラ図示せずにデータ入出力ピン210を通じて前記読み出しデータを伝送し、データ入力バッファ1320は前記メモリコントローラからデータ入出力ピン210を通じて前記書き込みデータを受信する。コマンドデコーダ1350は前記メモリコントローラからコマンドピン230を通じて受信したコマンド信号CMDをデコーディングしてコマンド信号CMDに相応する制御信号を生成する。コマンドデコーダ1350は読み出しコマンドに応答して読み出しモード信号RDMSを生成する。レイテンシ回路1355はコマンドデコーダ1350から受信した読み出しモード信号RDMSを同期化してデータ入出力ピン210を通じて前記読み出しデータが伝送される間、ロジックハイレベルを有する出力イネーブル信号DOENを生成する。データ出力バッファ1100はレイテンシ回路1355から受信した出力イネーブル信号DOENに応答してドライバ動作を遂行する。ODTバッファ1340は前記メモリコントローラからODTピン220を通じて非同期制御信号ACSを受信し、非同期制御信号ACSをバッファリングしてデータ出力バッファ1100に提供する。データ出力バッファ1100は、ODTバッファ1340から受信した非同期制御信号ACSに応答して、上述したように、駆動部1120に内蔵する終端抵抗の構成を変更することにより終端インピーダンスを変更する。半導体メモリ装置のODTトレーニングに係る部分1300は、前記メモリコントローラから、前記終端抵抗を含む駆動部1120をイネーブルするためのODTイネーブル信号を受信せずに、データ出力バッファ1100が読み出しデータを出力することを要求された場合を除いて、データ出力バッファ1100が終端動作を遂行するように制御する。また、半導体メモリ装置1300は、データ出力バッファ1100の終端動作が非同期制御信号ACSによって制御されるので、前記終端動作をイネーブル、又は、制御するためにクロック同期回路をイネーブルする必要がなく、ノーマルモード及び書き込みモードにおいて前記クロック同期回路をターンオフして消費電力を削減できる。図30は図9のODTトレーニング方法を遂行する図29の半導体メモリ装置1300の一部1300aを示したブロック図である。図30に係る以下の説明は、上記図10に示した半導体メモリ装置のODTトレーニングに係る部分400aと同様の箇所については省略又は簡略化する。図30を参照すると、半導体メモリ装置のODTトレーニングに係る部分1300aは、ODTバッファ1340、非同期遅延部1345、DQSバッファ1360、比較部1370、及びデータ出力バッファ1100を含む。本実施形態に係るODTトレーニングを遂行する回路トレーニング回路は非同期遅延部1345及び比較部1370を含む。ODTバッファ1340はメモリコントローラからODTピン220を通じて非同期制御信号ACSを受信する。ODTバッファ1340は受信した非同期制御信号ACSをバッファリングして非同期遅延部1345及び比較部1370に提供する。非同期制御信号ACSは非同期遅延部1345によって遅延されデータ出力バッファ1100に印加される。非同期遅延部1345はODTバッファ1340から出力された非同期制御信号ACSの電圧レベルを維持するためのリピータを含む。前記メモリコントローラは書き込み終端抵抗が提供されることを望む時点に基準信号REFを送信する。DQSバッファ1360は前記メモリコントローラからDQSピン260を通じて基準信号REFを受信する。DQSバッファ1360は受信した基準信号REFをバッファリングして比較部1370に提供する。比較部1370は複製遅延部1371及び位相検出器1372を含む。複製遅延部1371はODTバッファ1340から非同期制御信号ACSを受信する。複製遅延部1371は非同期遅延部1345による遅延時間及びDQSバッファ1360の駆動時間だけ非同期制御信号ACSを遅延させる。これによって、複製遅延部1371は非同期制御信号ACSがデータ出力バッファ1100に印加される時点からDQSバッファ1360の駆動時間だけ遅延された非同期制御信号ACSを位相検出器1372に提供する。位相検出器1372はデータ出力バッファ1100に印加される時点からDQSバッファ1360の駆動時間だけ遅延された非同期制御信号ACS、及びDQSバッファ1360に印加される時点からDQSバッファ1360の駆動時間だけ遅延された基準信号REFを受信する。これによって、非同期制御信号ACSがデータ出力バッファ1100に印加される時点と、基準信号REFがDQSバッファ1360に印加される時点とが比較される。位相検出器1372は受信した非同期制御信号ACSの位相と受信した基準信号REFの位相を比較して比較結果信号UP/DNを生成する。これによって、比較結果信号UP/DNは基準信号REF、即ち、前記書き込み終端抵抗が提供されることを望む時点、を基準として非同期制御信号ACSがデータ出力バッファ1100に印加される時点が先導しているUPか又は遅れているDNかを示す。比較結果信号UP/DNは、例えばデータ入出力ピン210aを通じて前記メモリコントローラに送信される。前記メモリコントローラは比較結果信号UP/DNに基づいて非同期制御信号ACSの送信時点を調節する。前記メモリコントローラが非同期制御信号ACSの前記送信時点を調節することによって、半導体メモリ装置のODTトレーニングに係る部分1300aは、書き込みコマンドを受信した時点から書き込みレイテンシだけ後の時点より一定のマージンだけ前の時点以降に、前記書き込み終端抵抗を提供する。これによって、半導体メモリ装置のODTトレーニングに係る部分1300aはPVTの変化にもかかわらず、望む時点に前記書き込み終端抵抗を提供できる。図31は図13のODTトレーニング方法を遂行する図29の半導体メモリ装置1300の一部1300bを示したブロック図である。図31に係る以下の説明は、上記図14に示した半導体メモリ装置のODTトレーニングに係る部分400bと同様の箇所については省略又は簡略化する。図31を参照すると、半導体メモリ装置のODTトレーニングに係る部分1300bは、ODTバッファ1340、非同期遅延部1345、DQSバッファ1360、比較部1370、可変遅延部1380、及びデータ出力バッファ1100を含む。本実施形態に係るトレーニング回路は非同期遅延部1345、比較部1370、及び可変遅延部1380を含む。非同期制御信号ACSは可変遅延部1380及び非同期遅延部1345によって遅延されてデータ出力バッファ1100に印加される。前記メモリコントローラは、書き込み終端抵抗が提供されることを望む時点に基準信号REFを送信する。DQSバッファ1360は前記メモリコントローラからDQSピン260を通じて基準信号REFを受信する。DQSバッファ1360は受信した基準信号REFをバッファリングして比較部1370に提供する。比較部1370は複製遅延部1371及び位相検出器1372を含む。複製遅延部1371は可変遅延部1380から非同期制御信号ACSを受信する。複製遅延部1371は非同期遅延部1345による遅延時間及びDQSバッファ1360の駆動時間だけ非同期制御信号ACSを遅延させる。これによって、複製遅延部1371は非同期制御信号ACSがデータ出力バッファ1100に印加される時点からDQSバッファ1360の駆動時間だけ遅延された非同期制御信号ACSを位相検出器1372に提供する。位相検出器1372はデータ出力バッファ1100に印加される時点からDQSバッファ1360の駆動時間だけ遅延された非同期制御信号ACS、及びDQSバッファ1360に印加される時点からDQSバッファ1360の駆動時間だけ遅延された基準信号REFを受信する。これによって、非同期制御信号ACSがデータ出力バッファ1100に印加される時点と、遅延された基準信号REFがDQSバッファ1360に印加される時点とが比較される。位相検出器1372は受信した非同期制御信号ACSの位相と受信した基準信号REFの位相を比較して比較結果信号UP/DNを生成する。これによって、比較結果信号UP/DNは書き込み終端抵抗が提供されることを望む時点を基準として非同期制御信号ACSがデータ出力バッファ1100に印加される時点が先導しているか、又は、遅れているかを示す。可変遅延部1380は比較結果信号UP/DNを受信し、比較結果信号UP/DNに基づいて非同期制御信号ACSの遅延時間を調節する。可変遅延部1380が非同期制御信号ACSの遅延時間を調節することによって、半導体メモリ装置のODTトレーニングに係る部分1300bは、書き込みコマンドを受信した時点から書き込みレイテンシだけ後の時点より一定なマージンだけ前の時点以降に、前記書き込み終端抵抗を提供する。これによって、半導体メモリ装置のODTトレーニングに係る部分1300bはPVTの変化にもかかわらず、前記書き込み終端抵抗が提供されることを望む時点に前記書き込み終端抵抗を提供する。図32は本発明の他の実施形態に係る図22のデータ出力バッファ1100を含む半導体メモリ装置1400を示したブロック図である。図32に係る以下の説明は、上記図16に示した半導体メモリ装置900と同様の箇所については省略又は簡略化する。図32を参照すると、半導体メモリ装置1400はメモリコア1410、データ出力バッファ1100、データ入力バッファ1420、コマンドデコーダ1440、レイテンシ回路1445及びパルス生成器1450を含む。メモリコア1410はデータ入力バッファ1420から提供された書き込みデータを保存し、読み出しデータを生成してデータ出力バッファ1100に提供する。データ出力バッファ1100及びデータ入力バッファ1420はデータ入出力ピン210に接続される。データ出力バッファ1100は半導体メモリ装置1400の外部に位置したメモリコントローラ図示せずにデータ入出力ピン210を通じて前記読み出しデータを伝送し、データ入力バッファ1420は前記メモリコントローラからデータ入出力ピン210を通じて前記書き込みデータを受信する。コマンドデコーダ1440は前記メモリコントローラからコマンドピン230を通じて受信したコマンド信号CMDをデコーディングしてコマンド信号CMDに相応する制御信号を生成する。コマンドデコーダ1440は読み出しコマンドに応答して読み出しモード信号RDMSを生成する。レイテンシ回路1445はコマンドデコーダ1440から受信した読み出しモード信号RDMSを同期化してデータ入出力ピン210を通じて前記読み出しデータが伝送される間、ロジックハイレベルを有する出力イネーブル信号DOENを生成する。データ出力バッファ1100はレイテンシ回路1445から受信した出力イネーブル信号DOENに応答してドライバ動作を遂行する。コマンドデコーダ1440は書き込みコマンドに応答して書き込みモード信号WDMSを生成する。パルス生成器1450は書き込みモード信号WDMSに応答して外部クロック信号に同期していない非同期制御信号ACSを生成する。パルス生成器1450は所定の時間の間、ロジックハイレベルを有するパルス形態の非同期制御信号ACSを生成する。パルス生成器1450はコマンドデコーダ1440の外部に位置するか、又はコマンドデコーダ1440に包含される。データ出力バッファ1100はパルス生成器1450から受信した非同期制御信号ACSに応答して終端抵抗の抵抗値を変更する。非同期制御信号ACSが前記書き込みコマンドに基づいてコマンドデコーダ1440及びパルス生成器1450によって生成されるので、半導体メモリ装置1400は前記メモリコントローラから非同期制御信号ACSをする必要がなく、従って、ODTピン又はODTイネーブルピンなしで具現できる。これによって、半導体メモリ装置1400の外部ピンの数を削減できる。また、コマンドデコーダ1440及びパルス生成器1450によって生成された非同期制御信号ACSは外部クロック信号との同期を要しないので、半導体メモリ装置1400はノーマルモード及び書き込みモードにおいてクロック同期回路をターンオフできる。これによって、半導体メモリ装置1400は電力消耗を削減できる。図33は図19のODTトレーニング方法を遂行する図32の半導体メモリ装置1400の一部1400aを示したブロック図である。図33を参照すると、半導体メモリ装置のODTトレーニングに係る部分1400aは、コマンドデコーダ1440、パルス生成器1450、非同期遅延部1445、DQSバッファ1460、比較部1470、可変遅延部1480、及びデータ出力バッファ1100を含む。本実施形態に係るトレーニング回路は非同期遅延部1445、比較部1470、及び可変遅延部1480を含む。コマンドデコーダ1440はメモリコントローラからコマンドピン230を通じて書き込みコマンドWRを受信し、書き込みコマンドWRに応答して書き込みモード信号WDMSを生成する。パルス生成器1450は書き込みモード信号WDMSに応答して非同期制御信号ACSを生成する。非同期制御信号ACSは可変遅延部1480及び非同期遅延部1445によって遅延されてデータ出力バッファ1100に印加される。前記メモリコントローラは書き込み終端抵抗が提供されることを望む時点に基準信号REFを送信する。DQSバッファ1460は前記メモリコントローラからDQSピン260を通じて基準信号REFを受信する。DQSバッファ1460は受信した基準信号REFをバッファリングして比較部1470に提供する。比較部1470は複製遅延部1471及び位相検出器1472を含む。複製遅延部1471は可変遅延部1480から非同期制御信号ACSを受信する。複製遅延部1471は非同期遅延部1445による遅延時間及びDQSバッファ1460の駆動時間だけ非同期制御信号ACSを遅延させる。これによって、複製遅延部1471は非同期制御信号ACSがデータ出力バッファ1100に印加される時点からDQSバッファ1460の駆動時間だけ遅延された非同期制御信号ACSを位相検出器1472に提供する。位相検出器1472はデータ出力バッファ1100に印加される時点からDQSバッファ1460の駆動時間だけ遅延された非同期制御信号ACS、及びDQSバッファ1460に印加される時点からDQSバッファ1460の駆動時間だけ遅延された基準信号REFを受信する。位相検出器1472は前記望む時点を基準として非同期制御信号ACSがデータ出力バッファ1100に印加される時点が先導しているか、又は、遅れているか、を示す比較結果信号UP/DNを生成する。可変遅延部1480は比較結果信号UP/DNを受信し、比較結果信号UP/DNに基づいて非同期制御信号ACSの遅延時間を調節する。可変遅延部1480が非同期制御信号ACSの遅延時間を調節することによって、半導体メモリ装置のODTトレーニングに係る部分1400aは、書き込みコマンドを受信した時点から書き込みレイテンシだけ後の時点より一定のマージンだけ前の時点以降に、前記書き込み終端抵抗を提供する。これによって、半導体メモリ装置のODTトレーニングに係る部分1400aはPVTの変動にもかかわらず、望む時点に前記書き込み終端抵抗を提供する。図34は本発明の一実施形態に係るメモリモジュールを示したブロック図である。図34を参照すると、メモリモジュール1500は第1メモリランク1510及び第2メモリランク1520を含む。第1メモリランク1510及び第2メモリランク1520は各々、第1チップ選択信号CS1及び第2チップ選択信号CS2を受信し、第1チップ選択信号CS1及び第2チップ選択信号CS2に応答して選択的に駆動される。ここでは1つのランクに1つのチップ選択信号CSが印加される場合を示したが、複数個のチップ選択信号が1つのランクに印加される場合もある。また、このようなチップ選択信号CSはメモリコントローラから直接印加されるか、又は、バッファを通じて生成される。第1メモリランク1510及び第2メモリランク1520はメモリモジュール1500の同一の面、又は互いに反対側の面に配置される。図34には2つのメモリランク1510、1520を含むメモリモジュール1500が示されているが、メモリモジュール1500は一般に1つ以上のメモリランクを含む。第1メモリランク1510及び第2メモリランク1520は各々、複数の半導体メモリ装置を含む。前記複数の半導体メモリ装置は各々、メモリコントローラからODTピンを通じて非同期制御信号を受信する、図7の半導体メモリ装置400、又は、図29の半導体メモリ装置1300である。第1メモリランク1510及び第2メモリランク1520は、メモリコントローラから伝送された非同期制御信号を同一の伝送線を通じて受信する。これによって、メモリモジュール1500を含むメモリシステムにおいて、前記非同期制御信号のための伝送線の数を削減できる。図35は動作モードによる図34のメモリモジュールに含まれたメモリランクの抵抗値を示した図面である。図34及び図35を参照すると、第1メモリランク1510が読み出し動作を遂行する時、第1メモリランク1510は約40Ωの抵抗値を有するドライバ抵抗を提供し、第2メモリランク1520は約60Ωの抵抗値を有するノーマル終端抵抗を提供する。第2メモリランク1520が読み出し動作を遂行する時、第1メモリランク1510は約60Ωの抵抗値を有するノーマル終端抵抗を提供して、第2メモリランク1520は約40Ωの抵抗値を有するドライバ抵抗を提供する。第1メモリランク1510、又は、第2メモリランク1520が書き込み動作を遂行する時、第1メモリランク1510及び第2メモリランク1520は同一の伝送線を通じて同じ非同期制御信号を受信するので、第1メモリランク1510及び第2メモリランク1520は約120Ωの抵抗値を有する書き込み終端抵抗を提供する。第1メモリランク1510及び第2メモリランク1520が読み出し動作及び書き込み動作を遂行しない時、第1メモリランク1510及び第2メモリランク1520は約60Ωの抵抗値を有するノーマル終端抵抗を提供する。図36は本発明の他の実施形態に係るメモリモジュールを示したブロック図である。図36を参照すると、メモリモジュール1600は第1メモリランク1610及び第2メモリランク1620を含む。第1メモリランク1610及び第2メモリランク1620は第1チップ選択信号CS1及び第2チップ選択信号CS2を各々受信し、第1チップ選択信号CS1及び第2チップ選択信号CS2に応答して選択的に駆動される。ここでは1つのランクに1つのチップ選択信号CSが印加される場合を示したが、複数個のチップ選択信号が1つのランクに印加される場合もある。また、このようなチップ選択信号CSはメモリコントローラから直接印加されるか、又は、バッファを通じて生成される。第1メモリランク1610及び第2メモリランク1620は各々、複数の半導体メモリ装置を含む。前記複数の半導体メモリ装置は各々、メモリコントローラから受信した書き込みコマンドに基づいて非同期制御信号を生成する、図16の半導体メモリ装置900、又は、図32の半導体メモリ装置1400である。第1メモリランク1610及び第2メモリランク1620は、前記書き込みコマンドに基づいて前記非同期制御信号を生成するので、ODTピン又はODTイネーブルピンを有さない。これによって、メモリモジュール1600を含むメモリシステムにおいて、伝送線の数を削減できる。図37は動作モードに係る図36のメモリモジュールに含まれたメモリランクの抵抗値を示した図面である。図36及び図37を参照すると、第1メモリランク1610が読み出し動作を遂行する時、第1メモリランク1610は約40Ωの抵抗値を有するドライバ抵抗を提供し、第2メモリランク1620は約60Ωの抵抗値を有するノーマル終端抵抗を提供する。第2メモリランク1620が読み出し動作を遂行する時、第1メモリランク1610は約60Ωの抵抗値を有するノーマル終端抵抗を提供し、第2メモリランク1620は約40Ωの抵抗値を有するドライバ抵抗を提供する。第1メモリランク1610が書き込み動作を遂行する時、第1メモリランク1610は約120Ωの抵抗値を有する書き込み終端抵抗を提供し、第2メモリランク1620は約60Ωの抵抗値を有するノーマル終端抵抗を提供する。第2メモリランク1620が書き込み動作を遂行する時、第1メモリランク1610は約60Ωの抵抗値を有するノーマル終端抵抗を提供し、第2メモリランク1620は約120Ωの抵抗値を有する書き込み終端抵抗を提供する。第1メモリランク1610及び第2メモリランク1620が読み出し動作及び書き込み動作を遂行しない時、第1メモリランク1610及び第2メモリランク1620は約60Ωの抵抗値を有するノーマル終端抵抗を提供する。図38~図43は本発明の実施形態に係るメモリモジュールの形態を示した図面である。図38を参照すると、メモリモジュール1700aはUDIMMUnbufferedDualIn-lineMemoryModuleである。メモリモジュール1700aはデータ伝送線DQにODTを提供する複数の半導体メモリ装置を含む。前記半導体メモリ装置はデータ伝送線DQに各々接続される。また、前記半導体メモリ装置はコマンド/アドレス伝送線CAにツリー構造に接続される。一実施形態において、データ伝送及びコマンド/アドレス伝送において、メモリコントローラ、又は、メモリモジュール内の所定の電源電圧から、基準データ電圧及び基準コマンド/アドレス電圧を生成して利用する擬似-差動シグナリングpseudo-differentialsignalingが活用される。図39を参照すると、メモリモジュール1700bはUDIMMである。メモリモジュール1700bはデータ伝送線DQにODTを提供する複数の半導体メモリ装置、及びコマンド/アドレス伝送線CAの一端に接続されたモジュール終端抵抗部1731bを含む。コマンド/アドレス伝送線CAは前記半導体メモリ装置とフライ-バイデイジー-チェーン方式fly-bydaisy-chaintopologyに接続される。メモリモジュール1700bにおいては読み出し/書き込みレーベリングread/writelevelingが遂行される。図40を参照すると、メモリモジュール1700cはRDIMMRegisteredDualIn-lineMemoryModuleである。メモリモジュール1700cはデータ伝送線DQにODTを提供する複数の半導体メモリ装置、コマンド/アドレス伝送線CAに接続されて前記半導体メモリ装置にコマンド/アドレス信号を提供するコマンド/アドレスレジスタ1731c及びコマンド/アドレス伝送線CAの両断に接続されたモジュール終端抵抗部1732c、1733cを含む。コマンド/アドレスレジスター1731cは前記半導体メモリ装置とデイジー-チェーン方式で接続される。図41を参照すると、メモリモジュール1700dはRDIMMである。メモリモジュール1700dはデータ伝送線DQにODTを提供する複数の半導体メモリ装置、コマンド/アドレス伝送線CAに接続されて前記半導体メモリ装置にコマンド/アドレス信号を提供するコマンド/アドレスレジスタ1731d及びコマンド/アドレス伝送線CAの一端に接続されたモジュール終端抵抗部1732dを含む。コマンド/アドレスレジスタ1731dは前記半導体メモリ装置とフライ-バイデイジー-チェーン方式で接続される。メモリモジュール1700dにおいては読み出し/書き込みレーベリングread/writelevelingが遂行される。図42を参照すると、メモリモジュール1700eはFBDIMMFullyBufferedDualIn-lineMemoryModuleである。メモリモジュール1700eはデータ伝送線にODTを提供する複数の半導体メモリ装置、及びメモリコントローラから高速のパケットを受信し、前記パケットをコマンド/アドレス信号及びデータに変換して前記半導体メモリ装置に提供するハブ1731eを含む。例えば、ハブ1731eはAMBAdvancedMemoryBufferである。図43を参照すると、メモリモジュール1700fはLRDIMMLoadReducedDualIn-lineMemoryModuleである。メモリモジュール1700fはデータ伝送線にODTを提供する複数の半導体メモリ装置、及びメモリコントローラから複数の信号線を通じてコマンド/アドレス信号及びデータを受信し、前記コマンド/アドレス信号及び前記データをバッファリングして前記半導体メモリ装置に提供するバッファ1731fを含む。バッファ1731fと前記複数の半導体メモリ装置との間のデータ伝送線はポイント-ツー-ポイント方式で接続される。また、バッファ1731fと前記複数の半導体メモリ装置との間のコマンド/アドレス伝送線はマルチ-ドロップ方式、デイジー-チェーン方式、又は、フライ-バイデイジー-チェーン方式で接続される。バッファ1731fが前記コマンド/アドレス信号及び前記データを全てバッファリングすることによって、メモリコントローラはバッファ1731fのロードだけを駆動することによってメモリモジュール1700fとインタフェースする。これによって、メモリモジュール1700fはより多数のメモリ装置及びメモリランクを含み、メモリシステムはより多数のメモリモジュールを含んでも高速低電力動作ができる。図44は本発明の一実施形態に係るメモリシステムを示した図面である。図44を参照すると、メモリシステム1800はメモリコントローラ1810、及び少なくとも1つのメモリモジュール1820、1830を含む。第1メモリモジュール1820及び第2メモリモジュール1830はバス1840を通じてメモリコントローラ1810に接続される。第1メモリモジュール1820及び第2メモリモジュール1830は各々、図34のメモリモジュール1500、図36のメモリモジュール1600、又は、図38~図43のメモリモジュール1700a、1700b、1700c、1700d、1700e、1700fのいずれかである。第1メモリモジュール1820は少なくとも2つのメモリランクR1、R2を含み、第2メモリモジュール1830は少なくとも2つのメモリランクR3、R4を含む。一実施形態において、メモリランクR1、R2、R3、R4は同一の伝送線を通じてデータ及び/又はアドレス信号を送受信するマルチ-ドロップ方式で接続される。メモリランクR1、R2、R3、R4の各々即ち、メモリランクに含まれた半導体メモリ装置の各々はデータ伝送線に終端抵抗を提供することによって、信号忠実度を向上する。一実施形態において、メモリコントローラ1810もODTを遂行でき、電源電圧VDDQと伝送線の間に接続されたプルアップ抵抗RTTを利用してプルアップ終端動作を遂行する。図45~図48は、図44のメモリシステムに含まれたメモリランクの、動作モードに伴う抵抗値を示した図面である。図45及び図46には、第1メモリモジュール1820及び第2メモリモジュール1830として各々、図34のメモリモジュール1500が活用された場合の各メモリランクの抵抗値が示されている。また、図45には第2メモリモジュール1830が2つのメモリランク3、4を含む場合が示されていて、図46には第2メモリモジュール1830が1つのメモリランク3を含む場合が示されている。図44及び図45を参照すると、第1~第4メモリランクR1、R2、R3、R4のうち読み出し動作を遂行するメモリランクは約40Ωの抵抗値を有するドライバ抵抗を提供し、残りのメモリランクは各々、約60Ωの抵抗値を有するノーマル終端抵抗を提供する。第1メモリランクR1、又は、第2メモリランクR2が書き込み動作を遂行すると、第1及び第2メモリランクR1、R2は各々、約120Ωの抵抗値を有する書き込み終端抵抗を提供し、第3及び第4メモリランクR3、R4は各々、約60Ωの抵抗値を有するノーマル終端抵抗を提供する。第3メモリランクR3、又は、第4メモリランクR4が書き込み動作を遂行すると、第1及び第2メモリランクR1、R2は各々、約60Ωの抵抗値を有するノーマル終端抵抗を提供し、第3及び第4メモリランクR3、R4は各々、約120Ωの抵抗値を有する書き込み終端抵抗を提供する。第1~第4メモリランクR1、R2、R3、R4が読み出し動作及び書き込み動作を遂行しない時、第1~第4メモリランクR1、R2、R3、R4は各々、約60Ωの抵抗値を有するノーマル終端抵抗を提供する。図44及び図46を参照すると、第1~第3メモリランクR1、R2、R3のうち読み出し動作を遂行するメモリランクは約40Ωの抵抗値を有するドライバ抵抗を提供し、残りのメモリランク各々は約60Ωの抵抗値を有するノーマル終端抵抗を提供する。第1メモリランクR1、又は、第2メモリランクR2が書き込み動作を遂行すると、第1及び第2メモリランクR1、R2は各々、約120Ωの抵抗値を有する書き込み終端抵抗を提供し、第3メモリランクR3は約60Ωの抵抗値を有するノーマル終端抵抗を提供する。第3メモリランクR3が書き込み動作を遂行すると、第1及び第2メモリランクR1、R2は各々、約60Ωの抵抗値を有するノーマル終端抵抗を提供し、第3メモリランクR3は約120Ωの抵抗値を有する書き込み終端抵抗を提供する。第1~第3メモリランクR1、R2、R3が読み出し動作及び書き込み動作を遂行しない時、第1~第3メモリランクR1、R2、R3は各々、約60Ωの抵抗値を有するノーマル終端抵抗を提供する。図47及び図48には、第1メモリモジュール1820及び第2メモリモジュール1830として各々、図36のメモリモジュール1600が活用された場合の各メモリランクの抵抗値が示されている。また、図47には第2メモリモジュール1830が2つのメモリランク3、4を含む場合が示されていて、図48には第2メモリモジュール1830が1つのメモリランク3を含む場合が示されている。図44及び図47を参照すると、第1~第4メモリランクR1、R2、R3、R4のうち読み出し動作を遂行するメモリランクは約40Ωの抵抗値を有するドライバ抵抗を提供し、残りのメモリランク各々は約60Ωの抵抗値を有するノーマル終端抵抗を提供する。第1~第4メモリランクR1、R2、R3、R4のうち書き込み動作を遂行するメモリランクは約120Ωの抵抗値を有する書き込み終端抵抗を提供し、残りのメモリランク各々は約60Ωの抵抗値を有するノーマル終端抵抗を提供する。第1~第4メモリランクR1、R2、R3、R4が読み出し動作及び書き込み動作を遂行しない時、第1~第4メモリランクR1、R2、R3、R4各々は約60Ωの抵抗値を有するノーマル終端抵抗を提供する。図44及び図48を参照すると、第1~第3メモリランクR1、R2、R3のうち読み出し動作を遂行するメモリランクは約40Ωの抵抗値を有するドライバ抵抗を提供し、残りのメモリランク各々は約60Ωの抵抗値を有するノーマル終端抵抗を提供する。第1~第3メモリランクR1、R2、R3のうち書き込み動作を遂行するメモリランクは約120Ωの抵抗値を有する書き込み終端抵抗を提供し、残りのメモリランク各々は約60Ωの抵抗値を有するノーマル終端抵抗を提供する。第1~第3メモリランクR1、R2、R3が読み出し動作及び書き込み動作を遂行しない時、第1~第3メモリランクR1、R2、R3各々は約60Ωの抵抗値を有するノーマル終端抵抗を提供する。図49は本発明の実施形態に係るメモリシステムを含むコンピューティングシステムを示した図面である。図49を参照すると、コンピューティングシステム1900はプロセッサ1910、システムコントローラ1920及びメモリシステム1800を含む。コンピューティングシステム1900はプロセッサバス1930、拡張バス1940、入力装置1950、出力装置1960及び保存装置1970をさらに含む。メモリシステム1800は少なくとも1つのメモリモジュール1820及びメモリモジュール1820を制御するためのメモリコントローラ1810を含む。メモリコントローラ1810はシステムコントローラ1920に含まれる。プロセッサ1910は特定の計算又はタスクを実行する特定ソフトウェアを実施する等の多様なコンピュータ機能を実行する。プロセッサ1910は例えば、マイクロプロセッサMPU、中央処理装置CPU、又はデジタル信号処理装置DSPであってもよい。プロセッサ1910はアドレスバス、制御バス、及び/又は、データバスを含むプロセッサバス1930を通じてシステムコントローラ1920に接続される。システムコントローラ1920は周辺構成要素相互接続peripheralcomponentinterconnect、PCIバスのような拡張バス1940に接続される。これによってプロセッサ1910は、システムコントローラ1920を通じてキーボード又はマウスのような1つ以上の入力装置1950、プリンタ又はディスプレー装置のような1つ以上の出力装置1960、ハードディスクドライブ、ソリッドステートドライブ、又はCD-ROMのような1つ以上の保存装置1970を制御する。メモリコントローラ1810はプロセッサ1910によって提供された命令を遂行するようにメモリモジュール1820を制御する。メモリモジュール1820はメモリコントローラ1810から提供されたデータを保存し、保存されたデータをメモリコントローラ1810に提供する。メモリモジュール1820は複数の半導体メモリ装置、例えば、動的ランダムアクセスメモリdynamicrandomaccessmemory、DRAM、静的ランダムアクセスメモリstaticrandomaccessmemory、SRAM、又は、非揮発性メモリを含む。前記複数の半導体メモリ装置は上述した実施形態のうち少なくとも1つによる終端インピーダンスを提供する少なくとも1つのODT回路を含む。一実施形態に係るコンピューティングシステム1900は、デスクトップコンピュータ、ノートブックコンピュータ、ワークステーション、ハンドヘルドデバイス等に応用できる。このように、本発明の実施形態に係るオンダイ終端回路、データ出力バッファ、半導体メモリ装置、メモリモジュール、オンダイ終端回路の駆動方法、データ出力バッファの駆動方法及びオンダイ終端トレーニング方法は非同期的に制御されてクロック同期回路をターンオフすることによって電力消耗を削減でき、オンダイ終端のためのレイテンシ回路なしで具現され、伝送線の数を削減できる。