第1のビット線に一端が接続された第1の抵抗変化素子と、前記第1の抵抗変化素子の他端と第1の電圧端子との間に接続され且つ第1のワード線にゲートが接続された第1の選択トランジスタとを有する第1のメモリセルと、第2のビット線に一端が接続され且つ前記第1のワード線にゲートが接続された第2の選択トランジスタと、前記第2の選択トランジスタの他端に一端が接続され且つ第2の電圧端子に他端が接続された第2の抵抗変化素子とを有する第2のメモリセルと、第3のビット線に一端が接続され且つ前記第1のワード線にゲートが接続された第3の選択トランジスタと、前記第3の選択トランジスタの他端に一端が接続され且つ第3の電圧端子に他端が接続された第3の抵抗変化素子とを有し、参照セルとして機能する第3のメモリセルと、第4のビット線に一端が接続された第4の抵抗変化素子と、前記第4の抵抗変化素子の他端と第4の電圧端子との間に接続され且つ第1のワード線にゲートが接続された第4の選択トランジスタとを有し、参照セルとして機能する第4のメモリセルと、前記第3のビット線と前記第4のビット線との間に接続され、読み出し動作時に前記第3のビット線の電位と前記第4のビット線の電位とを等価にするための第1の電位制御回路と、前記第1のビット線の一端が第1の入力端子に接続され且つ前記第3のビット線の一端が第2の入力端子に接続され、前記読み出し動作時に前記第1のビット線の一端に流れる電流と前記第3のビット線の一端に流れる電流とを比較し、この比較結果に応じた読み出し信号を出力する第1のセンスアンプと、前記第2のビット線の一端が第3の入力端子に接続され且つ前記第4のビット線の一端が第4の入力端子に接続され、前記読み出し動作時に前記第2のビット線の一端に流れる電流と前記第4のビット線の一端に流れる電流とを比較し、この比較結果に応じた読み出し信号を出力する第2のセンスアンプと、を備えることを特徴とする半導体記憶装置。前記第1のメモリセルに対する読み出し電流は、第1の論理値が書き込まれる方向に流れるようにのみ印加され、前記第2のメモリセルに対する読み出し電流は、前記第1の論理値と異なる第2の論理値が書き込まれる方向に流れるようにのみ印加され、前記第3のメモリセルに対する読み出し電流は、前記第2の論理値が書き込まれる方向に流れるようにのみ印加され、前記第4のメモリセルに対する読み出し電流は、前記第1の論理値が書き込まれる方向に流れるようにのみ印加されることを特徴とする請求項1に記載の半導体記憶装置。第1のビット線に一端が接続された第1の抵抗変化素子と、前記第1の抵抗変化素子の他端と第1の電圧端子との間に接続され且つ第1のワード線にゲートが接続された第1の選択トランジスタとを有する第1のメモリセルと、第2のビット線に一端が接続され且つ前記第1のワード線にゲートが接続された第2の選択トランジスタと、前記第2の選択トランジスタの他端に一端が接続され且つ第2の電圧端子に他端が接続された第2の抵抗変化素子とを有する第2のメモリセルと、第3のビット線に一端が接続された第3の抵抗変化素子と、前記第3の抵抗変化素子の他端と第3の電圧端子との間に接続され且つ第2のワード線にゲートが接続された第3の選択トランジスタとを有し、参照セルとして機能する第3のメモリセルと、第4のビット線に一端が接続され且つ前記第2のワード線にゲートが接続された第4の選択トランジスタと、前記第4の選択トランジスタの他端に一端が接続され且つ第4の電圧端子に他端が接続された第4の抵抗変化素子とを有し、参照セルとして機能する第4のメモリセルと、前記第3のビット線と前記第4のビット線との間に接続され、読み出し動作時に前記第3のビット線の電位と前記第4のビット線の電位とを等価にするための第1の電位制御回路と、前記第1のビット線の一端が第1の入力端子に接続され且つ前記第3のビット線の一端が第2の入力端子に接続され、前記読み出し動作時に前記第1のビット線の一端に流れる電流と前記第3のビット線の一端に流れる電流とを比較し、この比較結果に応じた読み出し信号を出力する第1のセンスアンプと、前記第2のビット線の一端が第3の入力端子に接続され且つ前記第4のビット線の一端が第4の入力端子に接続され、前記読み出し動作時に前記第2のビット線の一端に流れる電流と前記第4のビット線の一端に流れる電流とを比較し、この比較結果に応じた読み出し信号を出力する第2のセンスアンプと、を備えることを特徴とする半導体記憶装置。前記第1のメモリセルに対する読み出し電流は、第1の論理値が書き込まれる方向に流れるようにのみ印加され、前記第2のメモリセルに対する読み出し電流は、前記第1の論理値と異なる第2の論理値が書き込まれる方向に流れるようにのみ印加され、前記第3のメモリセルに対する読み出し電流は、前記第1の論理値が書き込まれる方向に流れるようにのみ印加され、前記第4のメモリセルに対する読み出し電流は、前記第2の論理値が書き込まれる方向に流れるようにのみ印加されることを特徴とする請求項1に記載の半導体記憶装置。前記第1のメモリセルと前記第2のメモリセルとを含む複数のメモリセルを有する第1のメモリセルアレイと、前記第3のメモリセルと前記第4のメモリセルとを含む複数のメモリセルを有する第2のメモリセルアレイとは、前記第1、第2のセンスアンプSA1、SA2が配置される領域を挟んで配置され且つ前記第1のメモリセルアレイの構成と前記第2のメモリセルアレイの構成とが対称になるようにレイアウトされていることを特徴とする請求項1ないし4のいずれか一項に記載の半導体記憶装置。参照セルにおける誤書き込みの発生を抑制して、より高精度にデータを読み出すことが可能な半導体記憶装置を提供する。実施例に従った半導体記憶装置は、第1のビット線に一端が接続された第1の抵抗変化素子と、前記第1の抵抗変化素子の他端と第1の電圧端子との間に接続され且つ第1のワード線にゲートが接続された第1の選択トランジスタとを有する第1のメモリセルを備える。半導体記憶装置は、第2のビット線に一端が接続され且つ前記第1のワード線にゲートが接続された第2の選択トランジスタと、前記第2の選択トランジスタの他端に一端が接続され且つ第2の電圧端子に他端が接続された第2の抵抗変化素子とを有する第2のメモリセルを備える。半導体記憶装置は、第3のビット線に一端が接続された第3の抵抗変化素子と、前記第3の抵抗変化素子の他端と第3の電圧端子との間に接続され且つ第2のワード線にゲートが接続された第3の選択トランジスタとを有し、参照セルとして機能する第3のメモリセルを備える。半導体記憶装置は、第4のビット線に一端が接続され且つ前記第2のワード線にゲートが接続された第4の選択トランジスタと、前記第4の選択トランジスタの他端に一端が接続され且つ第4の電圧端子に他端が接続された第4の抵抗変化素子とを有し、参照セルとして機能する第4のメモリセルを備える。半導体記憶装置は、前記第3のビット線と前記第4のビット線との間に接続され、読み出し動作時に前記第3のビット線の電位と前記第4のビット線の電位とを等価にするための第1の電位制御回路を備える。半導体記憶装置は、前記第1のビット線の一端が第1の入力端子に接続され且つ前記第3のビット線の一端が第2の入力端子に接続され、前記読み出し動作時に前記第1のビット線の一端に流れる電流と前記第3のビット線の一端に流れる電流とを比較し、この比較結果に応じた読み出し信号を出力する第1のセンスアンプを備える。半導体記憶装置は、前記第2のビット線の一端が第3の入力端子に接続され且つ前記第4のビット線の一端が第4の入力端子に接続され、前記読み出し動作時に前記第2のビット線の一端に流れる電流と前記第4のビット線の一端に流れる電流とを比較し、この比較結果に応じた読み出し信号を出力する第2のセンスアンプSA2と、を備える。以下、各実施例について図面に基づいて説明する。図1は、実施例1に係る半導体記憶装置100の構成の一例を示す図である。図1に示すように、半導体記憶装置100は、第1のワード線WLと、第2のワード線RWLと、第1のビット線BL1と、第2のビット線BL2と、第3のビット線BL3と、第4のビット線BL4と、第1のメモリセルM1と、第2のメモリセルM2と、第3のメモリセルM3と、第4のメモリセルM4と、第1のセンスアンプSA1と、第2のセンスアンプSA2と、第1の電位制御回路Ti1と、第2の電位制御回路Ti2と、制御回路CONと、を備える。この半導体記憶装置100は、例えば、スピン注入型MRAMである。また、半導体記憶装置100は、ロウ方向に並んで配置された複数のワード線を有しており、図1においては、2つのワード線WL、RWLを例示的に表記している。また、半導体記憶装置100は、カラム方向に並んで配置された複数のビット線を有しており、図1においては、4つのビット線BL1~BL4を例示的に表記している。第1のメモリセルアレイA1は、第1のメモリセルM1と第2のメモリセルM2とを含む複数のメモリセルを有する。この第1のメモリセルアレイA1は、例えば、複数のメモリセルが該ロウ方向および該カラム方向にマトリクス状に配置されて構成される。なお、図1においては、第1のメモリセルアレイA1の2つのメモリセルM1、M2を例示的に表記している。第1のメモリセルM1は、第1の抵抗変化素子例えば、MTJ素子等の磁気抵抗素子R1と、第1の選択トランジスタMOSトランジスタTr1と、を有する。第1の抵抗変化素子R1は、第1のビット線BL1に一端が接続されている。また、第1の選択トランジスタTr1は、第1の抵抗変化素子R1の他端と第1の電圧端子G1との間に接続され、且つ第1のワード線WLにゲートが接続されている。特に、第1の抵抗変化素子R1は、第1のビット線BL1に固定層pが接続され、且つ第1の選択トランジスタTr1の一端に自由層fが接続されている。そして、例えば、第1のメモリセルM1に対する読み出し電流I1は、第1の論理値例えば、1が書き込まれる方向すなわち、第1のビット線BL1から第1の電圧端子G1の方向に流れるようにのみ印加されるようになっている。また、第2のメモリセルM2は、第2の抵抗変化素子例えば、MTJ素子等の磁気抵抗素子R2と、第2の選択トランジスタMOSトランジスタTr2と、を有する。第2の選択トランジスタTr2は、第2のビット線BL2に一端ドレインが接続され且つ第1のワード線WLにゲートが接続されている。また、第2の抵抗変化素子R2は、第2の選択トランジスタTr2の他端ソースに一端が接続され且つ第2の電圧端子G2に他端が接続されている。特に、第2の抵抗変化素子R2は、第2の選択トランジスタTr2の他端に自由層fが接続され、且つ第2の電圧端子G2に固定層pが接続されている。そして、例えば、第2のメモリセルM2に対する読み出し電流I2は、第1の論理値1と異なる第2の論理値例えば、0が書き込まれる方向すなわち、第2のビット線BL2から第2の電圧端子G2の方向に流れるようにのみ印加されるようになっている。また、第2のメモリセルアレイA2は、第3のメモリセルM3と第4のメモリセルM4とを含む複数のメモリセルを有する。この第2のメモリセルアレイA2は、複数のメモリセルが該ロウ方向および該カラム方向マトリクス状に配置されて構成される。なお、図1においては、第2のメモリセルアレイA2の2つのメモリセルM3、M4を例示的に表記している。参照セルとして機能する第3のメモリセルM3は、第3の抵抗変化素子例えば、MTJ素子等の磁気抵抗素子R3と、第3の選択トランジスタMOSトランジスタTr3と、を有する。第3の抵抗変化素子R3は、第3のビット線BL3に一端が接続されたている。また、第3の選択トランジスタTr3は、第3の抵抗変化素子R3の他端と第3の電圧端子G3との間に接続され、且つ第2のワード線RWLにゲートが接続されている。特に、第3の抵抗変化素子R3は、第3の選択トランジスタTr3の他端に自由層fが接続され且つ第3の電圧端子G3に固定層pが接続されている。この第3のメモリセルM3が参照セルとして機能する場合、第3の抵抗変化素子R3の抵抗値は、第2の論理値0が書き込まれた状態に対応する抵抗値に設定されている。そして、例えば、第3のメモリセルM3に対する読み出し電流参照電流I3は、第2の論理値0が書き込まれる方向すなわち、第3のビット線BL3から第3の電圧端子G3の方向に流れるようにのみ印加されるようになっている。これにより、参照セルとして機能する第3のメモリセルM3の誤書き込みを抑制することができる。参照セルとして機能する第4のメモリセルM4は、第4の選択トランジスタMOSトランジスタTr4と、第4の抵抗変化素子例えば、MTJ素子等の磁気抵抗素子R4と、を有する。第4の選択トランジスタTr4は、第4のビット線BL4に一端ドレインが接続され、且つ第2のワード線RWLにゲートが接続されている。また、第4の抵抗変化素子R4は、第4の選択トランジスタTr4の他端ソースに一端が接続され、且つ第4の電圧端子G4に他端が接続されている。特に、第4の抵抗変化素子R4は、第4のビット線BL4に固定層pが接続され且つ第4の選択トランジスタTr4の一端に自由層fが接続されている。この第4のメモリセルM4が参照セルとして機能する場合、第4の抵抗変化素子R4の抵抗値は、第1の論理値1が書き込まれた状態に対応する抵抗値に設定されている。そして、例えば、第4のメモリセルM4に対する読み出し電流参照電流I4は、第1の論理値1が書き込まれる方向すなわち、第4のビット線BL4から第4の電圧端子G4の方向に流れるようにのみ印加されるようになっている。これにより、参照セルとして機能する第4のメモリセルM4の誤書き込みを抑制することができる。なお、既述の第1ないし第4の電圧端子G1~G4は、例えば、接地に接続された接地端子に共通に電気的に接続されている。ここで、第1のメモリセルアレイA1と、第2のメモリセルアレイA2とは、第1、第2のセンスアンプSA1、SA2が配置される領域を挟んで配置されている。そして、例えば、第1のメモリセルアレイA1と、第2のメモリセルアレイA2とは、第1のメモリセルアレイA1の構成と第2のメモリセルアレイA2の構成とが該領域を中心に点対称になるように、半導体基板図示せず上にレイアウトされる。この場合、例えば、第1のメモリセルアレイA1のサイズは、第2のメモリセルアレイA2のサイズと同じである。そして、参照セルとして選択される第3のメモリセルM3および第4のメモリセルM4は、例えば、第2のメモリセルアレイA2の中央近傍にレイアウトされている。これにより、参照セルの抵抗値を、メモリセルアレイ内における平均的な値に、設定することができる。なお、図示しないワード線ドライバが、第1ないし第4の選択トランジスタTr1~Tr4のゲートにそれぞれ接続された第1、第2のワード線WL、RWLそれぞれの電圧を制御するようになっている。この第1、第2のワード線WL、RWLの電圧を制御することにより、各選択トランジスタTr1~Tr4のオン選択/オフ非選択が制御される。また、図1に示すように、第1の電位制御回路Ti1は、第3のビット線BL3と第4のビット線BL4との間に接続されている。この第1の電位制御回路Ti1は、第1のメモリセルアレイA1の選択された第1、第2のメモリセルM1、M2に対する読み出し動作時に、第3のビット線BL3の電位と第4のビット線BL4の電位とを等価にするようになっている。この第1の電位制御回路Ti1は、例えば、第3のビット線BL3と第4のビット線BL4との間に接続された第1のショートトランジスタMOSトランジスタである。また、第2の電位制御回路Ti2は、第1のビット線BL1と第2のビット線BL2との間に接続されている。この第2の電位制御回路Ti2は、第2のメモリセルアレイA2の選択されたメモリセル図示せずに対する読み出し動作時に、第1のビット線BL1の電位と第2のビット線BL2の電位とを等価にするようになっている。この第2の電位制御回路Ti2は、例えば、第1のビット線BL1と第1のビット線BL1との間に接続された第2のショートトランジスタMOSトランジスタである。第1のセンスアンプSA1は、第1のビット線BL1の一端が第1の入力端子SA1aに接続され、且つ第3のビット線BL3の一端が第2の入力端子SA1bに接続されている。この第1のセンスアンプSA1は、第1のメモリセルアレイA1の選択された第1、第2のメモリセルM1、M2に対する読み出し動作時に、選択した第1のビット線BL1の該一端に流れる電流と第3のビット線BL3の該一端に流れる電流とを比較し、この比較結果に応じた読み出し信号を出力する。この読み出し信号に基づいて、第1のメモリセルM1に記憶されている論理値が判断される。なお、例えば、第1のビット線BL1の該一端と第1の入力端子SA1aとの間には、カラム選択用トランジスタ図示せずが接続され、読み出し動作時に、このカラム選択用トランジスタがオンして第1のビット線BL1の一端が第1の入力端子SA1aとが電気的に接続されることになる。同様に、第2のビット線BL2の該一端と第2の入力端子SA1bとの間には、カラム選択用トランジスタ図示せずが接続され、読み出し動作時に、このカラム選択用トランジスタがオンして第2のビット線BL2の一端が第2の入力端子SA1bとが電気的に接続されることになる。第2のセンスアンプSA2は、第2のビット線BL2の一端が第3の入力端子SA2aに接続され、且つ第4のビット線BL4の一端が第4の入力端子SA2bに接続されている。この第2のセンスアンプSA2は、上記読み出し動作時に、選択した第2のビット線BL2の該一端に流れる電流と第4のビット線BL4の該一端に流れる電流とを比較し、この比較結果に応じた読み出し信号を出力する。この読み出し信号に基づいて、第2のメモリセルM2に記憶されている論理値が判断される。なお、例えば、第3のビット線BL3の該一端と第3の入力端子SA2aとの間には、カラム選択用トランジスタ図示せずが接続され、読み出し動作時に、このカラム選択用トランジスタがオンして第3のビット線BL3の一端が第3の入力端子SA2aとが電気的に接続されることになる。同様に、第4のビット線BL4の該一端と第4の入力端子SA2bとの間には、カラム選択用トランジスタ図示せずが接続され、読み出し動作時に、このカラム選択用トランジスタがオンして第4のビット線BL4の一端が第4の入力端子SA2bとが電気的に接続されることになる。上述のように、図1に示す例では、センスアンプは、メモリセルアレイの2カラムにつき1個が割り当てられ、高集積に配置されている。制御回路CONは、該ワード線ドライバ、第1、第2のセンスアンプSA1、SA2、および、第1、第2の電位制御回路Ti1、Ti2を制御するようになっている。ここで、図2は、図1に示す半導体記憶装置100の第1、第2のセンスアンプSA1、SA2、第1ないし第4のメモリセルM1~M4を含む具体的なレイアウトの一例を示す回路図である。なお、図2Aと図2Bとは、図2Aの符号wの部分と図2Bの符号wの部分とが接続され、図2Aの符号xの部分と図2Bの符号xの部分とが接続され、図2Aの符号yの部分と図2Bの符号yの部分とが接続され、図2Bの符号zの部分と図2Cの符号zの部分とが接続されて、連続している。図2Bと図2Cとは、図2Bの符号w’の部分と図2Cの符号w’の部分とが接続され、図2Bの符号x’の部分と図2Cの符号x’の部分とが接続され、図2Bの符号y’の部分と図2Cの符号y’の部分とが接続され、図2Bの符号z’の部分と図2Cの符号z’の部分とが接続されて、連続している。図1に示す第1ないし第4のメモリセルM1~M4は、図2に示す第1ないし第4のメモリセルM1~M4にそれぞれ対応する。また、図2に示す第1、第2のセンスアンプSA1、SA2は、図1に示す第1、第2のセンスアンプSA1、SA2にそれぞれ対応する。また、図1に示す第1ないし第4のビット線BL1~BL4は、図2に示すビット線BL<0>、bBL<2>、bBL<4>、BL<6>にそれぞれ対応する。また、図1に示す第1ないし第4の電圧端子G1~G4は、図2に示すビット線bBL<0>、BL<2>、BL<4>、bBL<6>にそれぞれ電気的に接続される。図2に示すように第1ないし第4のメモリセルM1~メモリセルM4は、DRAMと互換性の高い高密度アレイに適用可能であるとともに、第1、第2のセンスアンプSA1、SA2は、DRAMと互換性の高い高集積センスアンプに適用可能である。次に、以上のような構成を有する半導体記憶装置100の読み出し動作の一例について説明する。なお、以下のでは、第1のメモリセルアレイA1のメモリセルに記憶されたデータを読み出す場合について説明するが、第2のメモリセルアレイA2のメモリセルに記憶されたデータを読み出す場合も同様に説明される。先ず、読み出し動作時には、既述のように、第1のセンスアンプSA1の第1、第2の入力端子SA1a、SA1bにはそれぞれ第1、第3のビット線BL1、BL3が電気的に接続され、第2のセンスアンプSA2の第3、第4の入力端子SA2a、SA2bにはそれぞれ第2、第4のビット線BL2、BL4が電気的に接続される。そして、既述のように、第1のメモリセルM1に対する読み出し電流I1は、第1の論理値例えば、1が書き込まれる方向すなわち、第1のビット線BL1から第1の電圧端子G1の方向に流れるようにのみ印加される。また、第2のメモリセルM2に対する読み出し電流I2は、第2の論理値0が書き込まれる方向すなわち、第2のビット線BL2から第2の電圧端子G2の方向に流れるようにのみ印加される。また、第3のメモリセルM3に対する読み出し電流参照電流I3は、第2の論理値0が書き込まれる方向すなわち、第3のビット線BL3から第3の電圧端子G3の方向に流れるようにのみ印加される。これにより、既述のように、参照セルとして機能する第3のメモリセルM3の誤書き込みを抑制することができる。また、第4のメモリセルM4に対する読み出し電流参照電流I4は、第1の論理値1が書き込まれる方向すなわち、第4のビット線BL4から第4の電圧端子G4の方向に流れるようにのみ印加される。これにより、既述のように、参照セルとして機能する第4のメモリセルM4の誤書き込みを抑制することができる。さらに、第3のビット線BL3と第4のビット線BL4は、ショートトランジスタによって等電位に保たれる。したがって、第1、第2のセンスアンプの参照セル側の第2、第4の入力端子SA1b、SA2bは、第1の論理値1に対応する高抵抗状態と第2の論理値0に対応する低抵抗状態の入力電圧の中間に設定される。そして、第1のセンスアンプSA1は、選択した第1のビット線BL1の該一端に流れる電流と第3のビット線BL3の該一端に流れる電流とを比較し、この比較結果に応じた読み出し信号を出力する。この読み出し信号に基づいて、第1のメモリセルM1に記憶されている論理値が判断される。また、第2のセンスアンプSA2は、選択した第2のビット線BL2の該一端に流れる電流と第4のビット線BL4の該一端に流れる電流とを比較し、この比較結果に応じた読み出し信号を出力する。この読み出し信号に基づいて、第2のメモリセルM2に記憶されている論理値が判断される。以上のように、本実施例1に係る半導体記憶装置によれば、参照セルにおける誤書き込みの発生を抑制して、より高精度にデータを読み出すことができる。すなわち、実施例1によれば、参照セルへの誤書き込みを回避しながらも、DRAMと互換性の高い高密度アレイおよび高集積センスアンプを実現したMRAMを提供することが可能となる。本実施例2では、第2のメモリセルアレイA2の参照セルとして機能する第3、第4のメモリセルM4の接続構成が異なる例について説明する。図3は、実施例2に係る半導体記憶装置200の構成の一例を示す図である。なお、図3において、図1の符号と同じ符号は、実施例1と同様の構成を示す。図3に示すように、半導体記憶装置200は、実施例1と同様に、第1のワード線WLと、第2のワード線RWLと、第1のビット線BL1と、第2のビット線BL2と、第3のビット線BL3と、第4のビット線BL4と、第1のメモリセルM1と、第2のメモリセルM2と、第3のメモリセルM3と、第4のメモリセルM4と、第1のセンスアンプSA1と、第2のセンスアンプSA2と、第1の電位制御回路Ti1と、第2の電位制御回路Ti2と、制御回路CONと、を備える。既述のように、半導体記憶装置200は、実施例1の半導体記憶装置100と比較して、第2のメモリセルアレイA2の参照セルとして機能する第3、第4のメモリセルM4の接続構成が異なる。すなわち、図1に示すように、第3の抵抗変化素子R3は、第3のビット線BL3に一端が接続されたている。また、第3の選択トランジスタTr3は、第3の抵抗変化素子R3の他端と第3の電圧端子G3との間に接続され、且つ第2のワード線RWLにゲートが接続されている。特に、第3の抵抗変化素子R3は、第3の選択トランジスタTr3の他端に自由層fが接続され且つ第3の電圧端子G3に固定層pが接続されている。この第3のメモリセルM3が参照セルとして機能する場合、第3の抵抗変化素子R3の抵抗値は、第2の論理値0が書き込まれた状態に対応する抵抗値に設定されている。そして、例えば、第3のメモリセルM3に対する読み出し電流参照電流I3は、第2の論理値0が書き込まれる方向すなわち、第3のビット線BL3から第3の電圧端子G3の方向に流れるようにのみ印加されるようになっている。これにより、参照セルとして機能する第3のメモリセルM3の誤書き込みを抑制することができる。また、図1に示すように、第4の選択トランジスタTr4は、第4のビット線BL4に一端ドレインが接続され、且つ第2のワード線RWLにゲートが接続されている。また、第4の抵抗変化素子R4は、第4の選択トランジスタTr4の他端ソースに一端が接続され、且つ第4の電圧端子G4に他端が接続されている。特に、第4の抵抗変化素子R4は、第4のビット線BL4に固定層pが接続され且つ第4の選択トランジスタTr4の一端に自由層fが接続されている。この第4のメモリセルM4が参照セルとして機能する場合、第4の抵抗変化素子R4の抵抗値は、第1の論理値1が書き込まれた状態に対応する抵抗値に設定されている。そして、例えば、第4のメモリセルM4に対する読み出し電流参照電流I4は、第1の論理値1が書き込まれる方向すなわち、第4のビット線BL4から第4の電圧端子G4の方向に流れるようにのみ印加されるようになっている。これにより、参照セルとして機能する第4のメモリセルM4の誤書き込みを抑制することができる。なお、半導体記憶装置200のその他の構成は、実施例1と同様である。次に、以上のような構成を有する半導体記憶装置200の読み出し動作の一例について説明する。なお、以下のでは、第1のメモリセルアレイA1のメモリセルに記憶されたデータを読み出す場合について説明するが、第2のメモリセルアレイA2のメモリセルに記憶されたデータを読み出す場合も同様に説明される。先ず、実施例1と同様に、読み出し動作時には、既述のように、第1のセンスアンプSA1の第1、第2の入力端子SA1a、SA1bにはそれぞれ第1、第3のビット線BL1、BL3が電気的に接続され、第2のセンスアンプSA2の第3、第4の入力端子SA2a、SA2bにはそれぞれ第2、第4のビット線BL2、BL4が電気的に接続される。そして、実施例1と同様に、第1のメモリセルM1に対する読み出し電流I1は、第1の論理値例えば、1が書き込まれる方向すなわち、第1のビット線BL1から第1の電圧端子G1の方向に流れるようにのみ印加される。また、実施例1と同様に、第2のメモリセルM2に対する読み出し電流I2は、第2の論理値0が書き込まれる方向すなわち、第2のビット線BL2から第2の電圧端子G2の方向に流れるようにのみ印加される。ここで、既述のように、第3のメモリセルM3に対する読み出し電流参照電流I3は、第1の論理値1が書き込まれる方向すなわち、第3のビット線BL3から第3の電圧端子G3の方向に流れるようにのみ印加される。これにより、既述のように、参照セルとして機能する第3のメモリセルM3の誤書き込みを抑制することができる。また、第4のメモリセルM4に対する読み出し電流参照電流I4は、第2の論理値0が書き込まれる方向すなわち、第4のビット線BL4から第4の電圧端子G4の方向に流れるようにのみ印加される。これにより、既述のように、参照セルとして機能する第4のメモリセルM4の誤書き込みを抑制することができる。さらに、実施例1と同様に、第3のビット線BL3と第4のビット線BL4は、ショートトランジスタによって等電位に保たれる。したがって、第1、第2のセンスアンプの参照セル側の第2、第4の入力端子SA1b、SA2bは、第1の論理値1に対応する高抵抗状態と第2の論理値0に対応する低抵抗状態の入力電圧の中間に設定される。そして、実施例1と同様に、第1のセンスアンプSA1は、選択した第1のビット線BL1の該一端に流れる電流と第3のビット線BL3の該一端に流れる電流とを比較し、この比較結果に応じた読み出し信号を出力する。この読み出し信号に基づいて、第1のメモリセルM1に記憶されている論理値が判断される。また、実施例1と同様に、第2のセンスアンプSA2は、選択した第2のビット線BL2の該一端に流れる電流と第4のビット線BL4の該一端に流れる電流とを比較し、この比較結果に応じた読み出し信号を出力する。この読み出し信号に基づいて、第2のメモリセルM2に記憶されている論理値が判断される。以上のように、本実施例2に係る半導体記憶装置によれば、実施例1と同様に、参照セルにおける誤書き込みの発生を抑制して、より高精度にデータを読み出すことができる。すなわち、実施例2によれば、実施例1と同様に、参照セルへの誤書き込みを回避しながらも、DRAMと互換性の高い高密度アレイおよび高集積センスアンプを実現したMRAMを提供することが可能となる。また、実施形態は例示であり、発明の範囲はそれらに限定されない。