主電源電圧を伝える主電源線と、前記主電源電圧よりも低いグランド電圧を伝えるグランド電源線と、前記主電源電圧を昇圧して表示電圧を発生し、表示電源線に表示電圧を出力する表示電圧生成部とを有する表示装置のためのパワーダウンショート回路であって、前記表示電圧生成部が、前記主電源電圧と前記表示電圧の間の中間的な昇圧電圧を、中間電源線に出力し、前記主電源線に接続され、前記主電源電圧が所定のレベルよりも高いときに第1の状態を有し、前記主電源電圧が前記所定のレベルよりも低いときに第2の状態を有する電源停止信号を発生する電源変動検出部と、制御端子を有し、前記制御端子に印加される電圧に応じて、前記表示電源線をグランド電源線に接続する短絡部と、前記電源停止信号が前記第1の状態のときに前記短絡部の前記制御端子を、グランド電源線に接続し、前記電源停止信号が前記第2の状態のときに前記短絡部の前記制御端子を、前記中間電源線に導通させる制御部と、前記中間電源線に接続されたアノードと、前記表示電源線に接続されたカソードとを有するダイオードとを備え、前記制御部が、前記中間電源線及び前記グランド電源線から電源供給を受け、前記電源停止信号を反転する第1のインバータを有することを特徴とするパワーダウンショート回路。前記ダイオードが前記表示電圧生成部内の寄生ダイオードであることを特徴とする請求項1に記載のパワーダウンショート回路。前記制御部が前記第1のインバータと前記短絡部の前記制御端子の間に接続された第2のインバータをさらに有し、前記第2のインバータが前記中間電源線及び前記グランド電源線から電源供給を受けることを特徴とする請求項1に記載のパワーダウンショート回路。前記電源変動検出部が、ノードと、前記ノードと前記中間電源線の間に接続された抵抗と、前記主電源線に接続された制御端子を有し、前記ノードと前記グランド電源線の間に接続された第1のトランジスタと、前記ノードと前記グランド電源線の間に接続されたキャパシタとを備えたことを特徴とする請求項1に記載のパワーダウンショート回路。前記電源変動検出部が、前記主電源線に接続された制御端子を有し、前記抵抗と前記ノードの間に接続された第2のトランジスタをさらに有し、前記第1のトランジスタと前記第2のトランジスタが互いに相補的な導電型を有することを特徴とする請求項4に記載のパワーダウンショート回路。図1に示された従来の回路の問題は、キャパシタ531及び535が放電されるとき、放電用トランジスタ561及び565のゲートの電位も低下し、急速に低下しているVCCレベルに近づくことである。この結果、駆動電圧V1及びV5がグランドレベルに達する前に放電用トランジスタがオフとなる可能性がある。駆動電圧の最終的レベルは、図1に示された抵抗、キャパシタ、及びトランジスタのパラメータに依存する。しかし、もしも放電用トランジスタの閾値電圧が高ければその方が、サブスレッショールド漏れ電流を防ぐ観点からは、望ましい、放電用トランジスタがオフとなったときに、駆動電圧は約1V程度となる。この結果、表示に望ましくないぼんやりとした像の表示が続く。本発明は、主電源が急に停止したときにも、主電源を昇圧することにより発生された表示用の電圧を確実に放電させるパワーダウンショート回路を提供することを目的とする。本発明のパワーダウンショート回路は、主電源電圧を伝える主電源線と、前記主電源電圧よりも低いグランド電圧を伝えるグランド電源線と、前記主電源電圧を昇圧して表示電圧を発生し、表示電源線に表示電圧を出力する表示電圧生成部とを有する表示装置のためのパワーダウンショート回路であって、前記表示電圧生成部が、前記主電源電圧と前記表示電圧の間の中間的な昇圧電圧を、中間電源線に出力し、前記主電源線に接続され、前記主電源電圧が所定のレベルよりも高いときに第1の状態を有し、前記主電源電圧が前記所定のレベルよりも低いときに第2の状態を有する電源停止信号を発生する電源変動検出部と、制御端子を有し、前記制御端子に印加される電圧に応じて、前記表示電源線をグランド電源線に接続する短絡部と、前記電源停止信号が前記第1の状態のときに前記短絡部の前記制御端子を、グランド電源線に接続し、前記電源停止信号が前記第2の状態のときに前記短絡部の前記制御端子を、前記中間電源線に導通させる制御部と、前記中間電源線に接続されたアノードと、前記表示電源線に接続されたカソードとを有するダイオードとを備え、前記制御部が、前記中間電源線及び前記グランド電源線から電源供給を受け、前記電源停止信号を反転する第1のインバータを有することを特徴とする。本発明によれば、主電源が急に停止したときにも、主電源を昇圧することにより発生された表示用の電圧を確実に放電させることができる。本発明の実施の形態につき、添付の図面を参照して説明する。添付の図面において、同一の符号は同一又は類似の素子を示す。実施の形態1.図2に示すように、実施の形態1のパワーダウンショート回路は、電源変動検出部10と、インバータ20と、制御部30と、遅延部40と、短絡部50とを有する。電源変動検出部10は、主電源電圧VDD例えば、3Vを伝える主電源線1に接続されている。主電源電圧VDDはLCDを駆動する論理回路図示しないにも供給される。電源変動検出部10とパワーダウンショート回路の他の部分は、表示電圧生成部を構成するチャージポンプ70によって生成された液晶駆動電圧VLCD例えば12Vを伝える表示電源線2と、基準電圧即ちグランド電圧VSS0Vを伝えるグランド電源線4にも接続されている。電源変動検出部10は、抵抗11と、NMOSトランジスタ12と、キャパシタ13とを有し、VDDレベルの急速な低下を検出する。抵抗11の一端は、表示電源線2に接続され、他端はノードNAに接続されている。NMOSトランジスタ12は、ドレインがノードNAに接続され、ソースがグランド電源線4に接続され、ゲート制御端子が主電源線1に接続されている。キャパシタ13が、ノードNAとグランド電源線4の間に接続され、雑音抑制素子として作用する。インバータ20は、PMOSトランジスタ21とNMOSトランジスタ22とを有し、電源変動検出部10内のノードNAから出力電圧電源停止信号を、入力信号として受ける。PMOSトランジスタ21は、NMOSトランジスタ22よりも大きなトランスコンダクタンス相互コンダクタンスを有するように設計され、これにより、インバータ20のスイッチングポイント閾値が電源線電圧VLCD/2の1/2よりも大きくなるようにしてある。抵抗11の抵抗値が十分に大きく、これにより、通常の動作でNMOSトランジスタ12がオン状態になっている時に電源変動検出部10の出力レベルがインバータ20のスイッチングポイントよりも十分に低くなるようにしてあり、これにより雑音による誤動作を少なくしている。制御部30は、ノードNBでインバータ20の出力を受け、ノードNCから制御信号を出力する。ノードNBの入力が高レベルのとき、ノードNCの出力は低レベルである。ノードNBの入力が高レベルから低レベルに変わると、ノードNCは、所定の期間高レベルに駆動され、その後、高インピーダンス状態となる。制御部30は、インバータ31と、遅延DLY部32と、二入力否定論理積ゲートNANDゲート33と、PMOSトランジスタ34と、NMOSトランジスタ35と、寄生ダイオード36とを有する。インバータ31は、ノードNBの信号を反転する。遅延部32は、ノードNBの信号を所定時間遅延させる。NANDゲート33は、インバータ31から反転信号と、遅延部32から遅延信号を受ける。PMOSトランジスタ34は、ゲート制御端子がNANDゲート33の出力端子に接続され、ソース第1の電流端子が表示電源線2に接続され、ドレイン第2の電流端子がノードNCに接続されている。NMOSトランジスタ35は、ドレイン第1の電流端子がノードNCに接続され、ソース第2の電流端子がグランド電源線4に接続され、ゲート制御端子がノードNBに接続されており、従って、インバータ20の出力により制御される。遅延部32としては、抵抗とキャパシタから成る遅延回路や、縦続接続された偶数段のゲートから成る回路が用いられる。インバータ31、遅延部32、及びNANDゲート33は、表示電源線2から、図示しない分岐電源線を介して、液晶駆動電圧VLCDを電源として受ける。寄生ダイオード36は、電圧降下素子として機能するものであり、図3に示すように、PMOSトランジスタ34のp型のドレイン領域とn型の基板の間に形成された寄生素子である。n型の基板は表示電源線2に接続され、VLCD電位に保持されており、寄生ダイオード36は、図2に示されるように、PMOSトランジスタ34のドレインと表示電源線2の間に接続されたダイオードと等価である。遅延部40は、ノードNCとノードNDの間に接続された抵抗41と、ノードNDとグランド電源線4の間に接続されたキャパシタ42とから成る積分回路である。ノードNCの信号は、ノードNDに伝達されるが、この伝達には、抵抗41及びキャパシタ42の抵抗値及び静電容量値によって決まる遅延を伴う。短絡部50は、NMOSトランジスタ51を含み、その電流端子ドレイン及びソースは、それぞれ表示電源線2及びグランド電源線4に接続され、ゲート制御端子は、ノードNDに接続されている。NMOSトランジスタ51は、ノードNDの信号に応じて、表示電源線2とグランド電源線4の間の電荷を放電する。NMOSトランジスタ51の代わりに、NMOS及びPMOSトランジスタが並列に接続されたアナログスイッチを短絡部51として用いても良い。次に、図2に示す回路の動作を、図4の信号波形図を参照して説明する。主電源線1の主電源電圧VDDが所定のレベルよりも高いときは、NMOSトランジスタ12は、オン状態にあり、ノードNAの電圧レベルは低い。インバータ20は、ノードNBを高レベルに駆動し、PMOSトランジスタ34をオフ状態にし、NMOS35をオン状態にし、ノードNC及びNDの電圧レベルは低くされる。この結果、NMOSトランジスタ51はオフ状態であり、表示電源線2からグランド電源線4へ電荷を放電することはなく、表示電源線2は、チャージポンプ70で発生された液晶駆動電圧VLCDを、液晶パネルに供給する。電源が停止し、電源電圧VDDが所定のレベルよりも低くなると、NMOSトランジスタ12はオフ状態となり、そのドレイン電圧ノードNAの電源停止信号電圧レベルは高レベルとなる。インバータ20はこの変化を検出し、ノードNBを低レベルに駆動する。制御部30において、ノードNBが低レベルになると、NMOSトランジスタ35はオフ状態となり、インバータ31の出力は高レベルとなる。遅延部32の出力は所定の時間高レベルに維持された後、低レベルとなる。この結果、NANDゲート33の出力PMOSトランジスタ34のゲートに供給されるは、所定の時間低レベルとなり、その後高レベルに戻る。インバータ31、遅延部32及びNANDゲート33は、電源停止信号が低レベルから高レベルに変化したときに、低レベルのパルス所定時間だけ低レベルとなるパルスを発生するパルス発生器として機能する。従って、電源停止信号が高レベルになったとき、PMOSトランジスタ34は、所定の時間オン状態となり、その間にノードNCは表示電源線2に電気的に接続される。この間、キャパシタ42ノードNDは、液晶駆動電圧VLCDに近い値に充電される。PMOSトランジスタ34は、その後オフ状態となり、ノードNCは高インピーダンス状態となり、表示電源線2に逆バイアスされた寄生ダイオード36を介してのみ接続された状態となる。ノードNDの電圧が高レベルとなると、NMOSトランジスタ51はオン状態となり、表示電源線2の液晶駆動電圧VLCDを、グランド電源線4に放電し始める。ノードNDは、元のVLCDレベルに近い値に充電されているので、表示電源線2の電位が落ち始めると、寄生ダイオード36は、順方向にバイアスされるようになり、ノードNDが抵抗41及び寄生ダイオード36を介して放電し始める。ノードNDの電位が表示電源線2の電位よりも、寄生ダイオード36の順方向電圧即ちオン電圧だけ大きくなったときに、ノードNDの放電が始まる。ノードNDの電位と表示電源線2の電位は、この関係を維持しながら、低下する。従って、ノードNDの電圧が、NMOSトランジスタ51の閾値電圧Vthにほぼ等しい値まで下がり、放電が終わったときに、表示電源線2の電圧は、Vth-Von約0.1乃至0.5Vよりも低い値まで低下する。実施の形態1のパワーダウンショート回路は、表示電源線2を、図1の従来の回路よりも、低い値まで放電させることができ、最終的に放電されたVLCDレベルが放電トランジスタの閾値電圧よりも十分に少なくともVonだけ低い値にする。実施の形態1の変形例として、インバータ20が通常のインバータスイッチングポイントVLCD/2を有し、インバータ20のトランジスタ21及び22のトランスコンダクタンスがより高いスイッチングポイントを有するように調整されないようにすることもできる。実施の形態1の他の変形例として、制御部30の回路構成を種々に変更することができる。実施の形態2.図5に示される実施の形態2のパワーダウンショート回路は、電源変動検出部10Aと、縦続接続された一対のインバータ20A及び61と、ダイオード62と、NMOSトランジスタ51と、表示電圧生成部即ちチャージポンプ70とを有する。チャージポンプ70は、VDD電源電圧例えば3Vを昇圧して、液晶駆動電圧VLCD例えば12Vを発生する。液晶駆動電圧VLCDは、表示電源線2に供給される。チャージポンプ70はまた、VDDとVLCDの間の値を有する昇圧された電圧VX2例えば6Vを発生し、これを中間電源線3に供給する。実施の形態2では、インバータ61が、電源停止信号が低レベル状態のときに短絡部の制御端子を、グランド電源線に接続し、電源停止信号が高レベル状態のときに短絡部の制御端子を、電圧降下素子36、62を介して表示電源線2に接続する制御部として機能する。例えば、チャージポンプ70が3段構成のものであり、VDD入力を順次昇圧して、2×VDD、3×VDD、4×VDD=VLCDを生成するものであれば、第1段の出力2×VDDを、VX2として利用することができる。電源変動検出部10A及びインバータ20Aは、それぞれ図2の電源変動検出部10及びインバータ20Aと同じ構成を有する。但し、電源変動検出部10A及びインバータ20Aは、中間電源線3から電源供給を受け、液晶駆動電圧VLCDではなく中間昇圧電圧VX2によって動作する。インバータ20Aの出力を反転するインバータ61もまた、中間昇圧電圧VX2で動作し、NMOSトランジスタ51のゲートを駆動する。NMOSトランジスタ51は、ドレイン及びソースがそれぞれ表示電源線2及びグランド電源線4に接続されており、オン状態になったとき、表示電源線2からの電荷をグランド電源線4に放電させる。ダイオード62は、アノードが中間電源線3に接続され、カソードが表示電源線2に接続される。ダイオード62は、別個の素子として設けることもできるが、本実施の形態では、チャージポンプ70内に寄生素子として存在するものを用いている。例えば、ダイオード62は、中間電圧VX2が出力されるノードと、液晶駆動電圧VLCDが出力されるノードの間に接続されたアナログスイッチ内のPMOSトランジスタのドレイン領域と基板表示電源線2に接続されているによって形成された寄生ダイオードであっても良い。次に、図5の回路の動作を、図6の信号波形図を参照して説明する。主電源線1の供給電圧VDDが所定のレベルよりも高いときは、NMOSトランジスタ12はオン状態にあり、ノードNAの電圧は低レベルであり、インバータ20Aの出力が高レベルであり、インバータ61の出力は低レベルである。その結果、NMOSトランジスタ51はオフ状態であり、表示電源線2とグランド電源線4の間で電荷の放電が行われず、チャージポンプ70により発生された液晶駆動電圧VLCDは、表示電源線2上で維持され、そこから液晶パネルに供給される。電源が停止し、電源電圧VDDが所定のレベルよりも低くなると、NMOSトランジスタ12はオフ状態となり、ドレイン電圧ノードNAの電源停止信号は高レベルとなる。インバータ20Aは、電源停止信号におけるこの変化を検出し、低論理レベルVSSを出力する出力の論理レベルを低レベルにする。これにより、インバータ61が駆動され、その出力ノードNEが高レベルVX2となる。ノードNEの電圧レベルが高レベルになると、NMOSトランジスタ51はオン状態となり、表示電源線2の液晶駆動電圧VLCDをグランド電源線4へ放電し始める。最初、VLCDがVX2よりも高いので、ダイオード62は逆バイアスされており、中間電源線3は、昇圧された電圧VX2を変化させることなく保持する。表示電源線2上の電圧レベルが、昇圧された電圧VX2よりも低くなると、ダイオード62が順方向にバイアスされる。中間電源線3は、ダイオード62及びNMOSトランジスタ51を介してグランド電源線4に放電し始め、図6に示すようにVX2及びVLCDがともに低下する。VX2は、VLCDよりも、少なくともダイオード62のオン電圧Vonだけ高い値に維持される。ノードNEの電圧レベルNMOSトランジスタ51のゲート電圧は、NMOSトランジスタ51のドレイン電圧よりも高い値に維持され、実施の形態1と同様、液晶駆動電圧VLCDがグランドレベルVSSに近い値に低下するのを可能にする。中間電源線3が十分にゆっくりと放電すれば、NMOSトランジスタ51は、表示電源線2が略完全に放電するまで、オン状態に保たれ、これにより、図6に示すように、VLCDが実際にVSSレベルに達することを可能にする。実施の形態2では、電源変動検出部10A及びインバータ20A、61が表示電源線2ではなく中間電源線3から電源供給を受け、放電過程の最後の段階において、中間電源線3が表示電源線2よりも高い電位に維持されるので、実施の形態2でも実施の形態1と同様の効果が得られる。しかも、実施の形態1で用いているより複雑な制御部及び遅延回路の代わりに簡単なインバータ61を設けるだけで良い。実施の形態3.図7に示される実施の形態3のパワーダウンショート回路は、図5の電源変動検出部10Aとは少し異なる電源変動検出部10Bを有する。電源変動検出部10Bは抵抗11とノードNAの間に接続されたPMOSトランジスタ14を有する。PMOSトランジスタ14のゲート制御端子は、主電源線1に接続されており、電源電圧VDDによって制御される。電源変動検出部10B内のNMOSトランジスタ12とキャパシタ13は図5におけるものと同じである。インバータ20A、61及びNMOSトランジスタ51も、図5におけるものと同じである。通常動作中において、電源電圧VDDが例えば3Vであれば、PMOSトランジスタ14はオフ状態か、或いはせいぜいかろうじてオンと言う状態であり、抵抗11を流れる電流は、抵抗11における電圧降下がVX2-VDD-VthpVthpはPMOSトランジスタ14の閾値電圧に略等しくなるようなレベルのきわめて小さなものである。NMOSトランジスタ12は完全にオンであり、ノードNAの電圧がVSSレベルに保たれる。電源が停止し、電源電圧VDDがグランドレベルに落ちると、NMOSトランジスタ12はオフ状態となり、PMOSトランジスタ14は完全にオンとなり、キャパシタ13ノードNAは抵抗11を介してVX2レベルに充電される。それ以降の動作は図5の回路と同じである。上記のように、実施の形態2の効果に加え、実施の形態3のパワーダウンショート回路は、通常動作時の電力消費が少ないという利点がある。PMOSトランジスタ14が、その閾値電圧VthpがVX2-VDDよりも大きくなるように形成されれば、通常動作時における抵抗11を流れる電流をゼロにすることができ、通常動作時の電力消費を略ゼロにすることができる。実施の形態1の電源変動検出部10にも、図8に示すように同様のPMOSトランジスタ14を付加することにより、電力消費を少なくすることができる。当業者には、本発明の範囲内で、更なる変形を加える得ることが理解できよう。以下に、本発明の種々の特徴を要約して記載する。1主電源電圧を伝える主電源線と、前記主電源電圧よりも低いグランド電圧を伝えるグランド電源線と、前記主電源電圧を昇圧して表示電圧を発生し、表示電源線に表示電圧を出力する表示電圧生成部とを有する表示装置のためのパワーダウンショート回路であって、前記主電源線に接続され、前記主電源電圧が所定のレベルよりも高いときに第1の状態を有し、前記主電源電圧が前記所定のレベルよりも低いときに第2の状態を有する電源停止信号を発生する電源変動検出部と、制御端子を有し、前記制御端子に印加される電圧に応じて、前記表示電源線をグランド電源線に接続する短絡部と、前記電源停止信号が前記第1の状態のときに前記短絡部の前記制御端子を、グランド電源線に接続し、前記電源停止信号が前記第2の状態のときに前記短絡部の前記制御端子を、電圧降下素子を介して前記表示電源線に接続する制御部とを備えたパワーダウンショート回路。2前記短絡部が、前記表示電源線に接続された第1の電流端子と、グランド電源線に接続された第2の電流端子と、前記制御端子を構成するゲートとを有するトランジスタを含むことを特徴とする上記1に記載のパワーダウンショート回路。3前記電圧降下素子がダイオードであることを特徴とする上記1に記載のパワーダウンショート回路。4前記ダイオードが寄生ダイオードであることを特徴とする上記3に記載のパワーダウンショート回路。5前記制御部が、前記電源停止信号が前記第1の状態のときに前記制御部が、前記グランド電圧を前記短絡部の前記制御端子に供給し、前記電源停止信号が前記第1の状態から前記第2の状態に変化したときに、所定の時間前記表示電圧を前記短絡部の前記制御端子に供給し、前記所定の時間の経過後に、前記短絡部の前記制御端子を高インピーダンス状態にすることを特徴とする上記1に記載のパワーダウンショート回路。6前記制御部が、前記電源停止信号が前記第1の状態から前記第2の状態に変化したときにパルスを発生するパルス発生部と、前記パルス発生部から前記パルスを受ける制御端子と、前記表示電源線及び前記短絡部の前記制御端子に接続された電流端子とを有する第1のトランジスタと、前記電源停止信号により制御され、前記グランド電源線及び前記短絡部の前記制御端子に接続された電流端子を有する第2のトランジスタとを備えることを特徴とする上記5に記載のパワーダウンショート回路。7前記第1のトランジスタがドレイン領域及び基板を有し、前記基板が前記表示電源線に接続されており、前期電圧降下素子が前記ドレイン領域及び前記基板で形成された寄生ダイオードから成ることを特徴とする上記6に記載のパワーダウンショート回路。8さらに、前記制御部と前記短絡部の前記制御端子の間に接続された抵抗と、前記グランド電源線と、前記短絡部の前記制御端子の間に接続されたキャパシタとを有する上記5に記載のパワーダウンショート回路。9さらに、前記電源変動検出部と、前記制御部の間に接続されたインバータを有し、前記インバータが、前記表示電源線及びグランド電源線から電源の供給を受けることを特徴とする上記5に記載のパワーダウンショート回路。10前記インバータが、前記グランド電圧よりも前記表示電圧により近いスイッチングポイントを有することを特徴とする上記9に記載のパワーダウンショート回路。11前記電源変動検出部が、ノードと、前記ノード及び前記表示電源線に接続された抵抗と、前記主電源線に接続された制御端子を有し、前記ノードと前記グランド電源線の間に接続された第1のトランジスタと、前記ノードと前記グランド電源線の間に接続されたキャパシタとを有する上記5に記載のパワーダウンショート回路。12前記電源変動検出部が、前記主電源線に接続された制御端子を有し、前記抵抗と前記ノードの間に接続された第2のトランジスタをさらに有し、前記第2のトランジスタ及び前記第1のトランジスタが互いに相補的な導電型を有することを特徴とする上記11に記載のパワーダウンショート回路。13前記電圧生成部が、前記主電源電圧と前記表示電圧の間の中間的な昇圧電圧を、中間電源線に出力し、前記制御部が、前記中間電源線及び前記グランド電源線から電源供給を受け、前記電源停止信号を反転する第1のインバータを有することを特徴とする上記1に記載のパワーダウンショート回路。14前記電圧降下素子が、前記中間電源線に接続されたアノードと、前記表示電源線に接続されたカソードとを有するダイオードであることを特徴とする上記13に記載のパワーダウンショート回路。15前記ダイオードが前記電圧生成部内の寄生ダイオードであることを特徴とする上記14に記載のパワーダウンショート回路。16前記制御部が前記第1のインバータと前記短絡部の前記制御端子の間に接続された第2のインバータをさらに有し、前記第2のインバータが前記中間電源線及び前記グランド電源線から電源供給を受けることを特徴とする上記13に記載のパワーダウンショート回路。17前記電源変動検出部が、ノードと、前記ノードと前記中間電源線の間に接続された抵抗と、前記主電源線に接続された制御端子を有し、前記ノードと前記グランド電源線の間に接続された第1のトランジスタと、前記ノードと前記グランド電源線の間に接続されたキャパシタとを備えたことを特徴とする上記13に記載のパワーダウンショート回路。18前記電源変動検出部が、前記主電源線に接続された制御端子を有し、前記抵抗と前記ノードの間に接続された第2のトランジスタをさらに有し、前記第1のトランジスタと前記第2のトランジスタが互いに相補的な導電型を有することを特徴とする上記17に記載のパワーダウンショート回路。