"2次元的に区画して各々薄膜トランジスタのチャネル領域のサイズを超える複数の結晶粒規定領域が配置された結晶化半導体薄膜を用いる薄膜トランジスタ回路の設計ライブラリデータベースであって、各々のチャネル領域が単一の前記結晶粒規定領域内の固定位置に配置される2個以上の薄膜トランジスタおよび前記2個以上の薄膜トランジスタを相互接続する配線を含む様々な論理ゲート回路をそれぞれ表す複数のスタンダードセル、並びに前記様々な論理ゲート回路の様々な組み合わせをそれぞれ表す複数のマクロセルの少なくとも一方のセルのライブラリ、および前記複数の結晶粒規定領域が配置された結晶化アレイパターンのスタンダードセルのライブラリがハードディスクに登録された設計ライブラリデータベース。上述の従来技術は、いずれも薄膜トランジスタのチャネル領域を収容可能な大粒径である複数の結晶粒を結晶化において得る技術について詳細に開示するが、これら結晶粒を有する結晶化半導体薄膜に対して周辺回路のような薄膜トランジスタ回路を適正かつ効率的に設計する技術について開示しない。薄膜トランジスタ回路の製造では、様々なフォトマスクを結晶化半導体薄膜および配線層のパターニング用に作成する必要があるが、上述の従来技術の開示内容は実用的なフォトマスクを作成する上で十分とはいえない。フォトマスクの作成では、薄膜トランジスタ回路に必要な複数の薄膜トランジスタおよび配線の配置を決定し、これらを様々なフォトマスクに反映させる必要がある。しかし、薄膜トランジスタ回路が大規模である場合に全ての薄膜トランジスタおよび配線を人為的にレイアウトすると、設計期間の長期化や誤配線の高頻度化が避けられず、設計コストを加速度的に増大させる結果となる。従来、薄膜トランジスタ回路をシミュレートするコンピュータである設計ツールが存在する。この設計ツールを用いると、薄膜トランジスタおよび配線のレイアウトを自動化できるが、このレイアウト結果は結晶化半導体薄膜において結晶性の劣る部分に薄膜トランジスタのチャネル領域を配置することを許容するため、結晶化半導体薄膜を用いる薄膜トランジスタ回路用のフォトマスクに適用することは難しい。また、上記特開200331497号公報あるいは特開2003318127号公報では、位相シフトレーザ結晶化法により、大きな面積をもつ結晶粒を形成する方法が開示されているが、この手法を現実の薄膜トランジスタ回路の形成に適用する場合、この回路を構成する薄膜トランジスタの配置に応じた結晶化領域を形成するためには、レーザ光の位相を変調するための位相シフトマスクのパターンも特別に設計する必要があるが、上述の公知文献の開示内容は実用的な位相シフトマスクを効率良く作成する上で十分とはいえない。本発明の目的は、結晶化半導体薄膜に対して適正かつ効率的なフォトマスクの作成が可能な薄膜トランジスタ回路の設計に用いる設計ライブラリデータベースを提供することにある。本発明の第1観点によれば、2次元的に区画して各々薄膜トランジスタのチャネル領域のサイズを超える複数の結晶粒規定領域が配置された結晶化半導体薄膜を用いる薄膜トランジスタ回路の設計ライブラリデータベースであって、各々のチャネル領域が単一の前記結晶粒規定領域内の固定位置に配置される2個以上の薄膜トランジスタおよび前記2個以上の薄膜トランジスタを相互接続する配線を含む様々な論理ゲート回路をそれぞれ表す複数のスタンダードセル、並びに前記様々な論理ゲート回路の様々な組み合わせをそれぞれ表す複数のマクロセルの少なくとも一方のセルのライブラリ、および前記複数の結晶粒規定領域が配置された結晶化アレイパターンのスタンダードセルのライブラリがハードディスクに登録された設計ライブラリデータベースが提供される。この設計ライブラリデータベースは、各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域に2次元的に区画された結晶化半導体薄膜を用いる薄膜トランジスタ回路の設計に用いられ、該結晶化半導体薄膜は、各薄膜トランジスタのチャネル領域が対応結晶粒規定領域内の固定位置に配置される。薄膜トランジスタおよび配線部を結晶粒規定領域単位にレイアウトすることで各チャネル領域と単一の結晶粒との位置関係を適正化できる。さらに結晶粒規定領域単位というレイアウト条件が特定されることにより、コンピュータを設計ツールとしてレイアウトの自動化を図ることができる。従って、結晶化半導体薄膜に対して適正かつ効率的なフォトマスクの作成が可能になり、設計コストを低減できる。また、結晶化アレイパターンに対応して位相シフトマスクパターンを自動的に決定することにより、位相シフトマスクの設計に関する時間的コストを大幅に削減できる。以下、本発明の一実施形態に係る薄膜トランジスタ回路について添付図面を参照して説明する。図1はこの薄膜トランジスタ回路の製造に用いられる薄膜半導体基板1の断面構造を示し、図2はこの薄膜半導体基板1の平面構造を示す。薄膜半導体基板1は無アルカリガラス基板2、無アルカリガラス等の透明絶縁基板2上に形成されるSiNx膜3、SiNx膜3上に形成されるSiO2膜4、および結晶化半導体薄膜5により構成される。結晶化半導体薄膜5は例えば非晶質シリコン膜を結晶化したものであり、図2に示すようにほぼ等間隔でマトリクス状に並ぶ複数の結晶粒SXおよびこれら結晶粒SXを取り囲む非晶質あるいは細かな粒径の多結晶シリコンを含む。すなわち、結晶化半導体薄膜5は所定サイズを越える結晶粒SXをそれぞれ収容する複数の結晶粒規定領域10に2次元的に区画されている。各結晶粒SXは約4μm×4μmという略矩形状の単結晶シリコンであり、各結晶粒規定領域10は結晶粒SXよりも僅かに大きい約5μm×5μmの寸法を有する。図3は図2に示す結晶粒規定領域10の1つを拡大して示す電子顕微鏡像である。この結晶粒規定領域10では、結晶粒界GBが外縁から幅0.5μm程度の部分に存在する。この部分はキャリアの発生再結合の中心として働く電気的に活性な欠陥領域となるため、薄膜トランジスタのチャネル領域から除外されることが好ましい。上述の所定サイズは薄膜トランジスタのチャネル領域のサイズを基準としている。上述の結晶化半導体薄膜5は欠陥領域の内側に存在する結晶粒SXの部分だけが単結晶であり、全体が単結晶である通常の単結晶半導体基板とは大きく異なる。このような結晶化半導体薄膜5を用いた薄膜トランジスタ回路の製造では、この結晶化半導体薄膜5に特有な結晶構造を薄膜トランジスタのレイアウトに反映させることが高性能で均一な特性を得るために有効である。図4は設計ツールとして薄膜トランジスタ回路をシミュレートするコンピュータの構造を概略的に示す。このコンピュータは全体的な動作を制御するCPU11、様々な固定データを格納するROM12、CPU11の入出力データを一時的に格納するRAM13、CPU11の制御により様々な画像を表示する表示装置14、CPU11に対して様々なデータを入力するキーボード15、表示装置に表示される画像において位置座標を特定するポインティングデバイス等の補助入力機器16、外部の周辺機器に対してデータを入出力する周辺機器インタフェース17、CPU11によって実行される設計プログラムおよびライブラリデータベース等を保持するハードディスクドライブ18等を含む。コンピュータはハードディスク18に保持された設計プログラムを実行することにより薄膜トランジスタ回路の設計処理を行う。この設計処理において、CPU11は結晶化半導体薄膜5を2次元的に区画し所定サイズを超える複数の結晶粒SXをそれぞれ収容する複数の結晶粒規定領域10の配置を表す結晶化アレイパターン10Aを定義し、各々のチャネル領域が対応結晶粒規定領域10内の固定位置に配置される複数の薄膜トランジスタの素子パターン並びに複数の薄膜トランジスタを相互接続する配線部の配線パターンを結晶化アレイパターン10Aに基づいて作成する。ここで、結晶化アレイパターン10Aは複数の結晶粒規定領域10がそれぞれ略矩形状の結晶粒を収容してマトリクス状に並ぶように構成される。ハードディスクドライブ18には、各々のチャネル領域が単一の結晶粒規定領域10内の固定位置に配置される2個以上の薄膜トランジスタおよび2個以上の薄膜トランジスタを相互接続する配線を含む様々な論理ゲート回路をそれぞれ表す複数のスタンダードセルおよび様々な論理ゲート回路の様々な組み合わせをそれぞれ表す複数のマクロセルを登録したライブラリデータベースが設けられる。CPU11は素子パターンおよび配線パターンの作成において外部から入力される回路情報に基づいてライブラリデータベースを参照する。ライブラリデータベースはスタンダードセルのみを含むようにしても良いが、マクロセルをさらに含む方がより効率的である。複数の薄膜トランジスタは素子パターンにおいて各結晶粒規定領域10の1辺の長さを越えないチャネル長およびチャネル幅に設定されることが好ましい。これにより、各薄膜トランジスタのチャネル領域全体を単一の結晶粒SX内に収容することが可能になる。複数の薄膜トランジスタは、素子パターンにおいて各結晶粒規定領域10の1辺の長さを整数倍した間隔に設定される。すなわち、これら薄膜トランジスタは結晶粒規定領域10単位に配置されることになる。また、各結晶粒規定領域10の1辺の長さLC、各薄膜トランジスタのチャネル長およびチャネル幅のうちの大きい方の寸法LG、結晶化アレイパターン10Aと素子パターンとのアライメント精度LAはLC≧LG2×LAという関係を満足することが重要である。図5は図4に示すコンピュータによって実際に薄膜トランジスタ回路の設計処理の流れを示す。回路設計に先立ち、薄膜トランジスタ回路の製造プロセスに適用される加工ルール、配線層の数、および結晶化に用いられる位相シフタのパターン等が結晶化アレイパターン10Aの仕様情報として用意されると、プロセステクノロジー仕様が結晶化アレイパターン10Aの仕様情報から決定される。続いて、様々な論理ゲート回路のパターン配置、ゲート遅延時間、駆動能力等がプロセステクノロジー仕様に沿って特定された複数のスタンダードセルのライブラリがライブラリデータベースとしてハードディスク18に登録される。このスタンダードセルライブラリは結晶粒規定領域のパターン配置に依存する。このため、セル構造はこのパターン配置に対応して薄膜トランジスタのレイアウト位置を自動的に調整するスケーリングパラメータの導入によりスケーラブルにされている。従って、スタンダードセルライブラリの再構成が結晶粒規定領域10の寸法の変化に対して必要とされない。実際の回路設計では、実現したい薄膜トランジスタ回路の機能がハードウェア記述言語HDLやこれよりも抽象度の高いC言語等によってステップST1で記述され、論理合成がこの記述内容に基づいてステップST2において行われる。この際、上述のスタンダードセルライブラリが参照される。薄膜トランジスタ回路の機能はステップST3において検証シミュレーションを行うことにより検証される。シミュレーション結果が満足なものであれば、論理合成結果がステップST4で承認され、ネットリストがステップST5で作成される。続いて、論理ゲート回路のセル配置がこのネットリストとセルライブラリ情報を基づいてステップST6において決定され、さらにセル間の配線がステップST7において決定される。これらの配置は再度検証され、所望の仕様が満たされていれば、薄膜トランジスタ回路がステップST8において承認される。ステップST9では、上述のようにして仮想的に得られた薄膜トランジスタ回路のレイアウトデータがハードディスクドライブ18に保存される。このレイアウトデータはさらに薄膜トランジスタ回路用のフォトマスクデータに変換されて外部のTFTマスクデータストレージに出力される。上述の設計処理は、市販の半導体自動設計ツールの設計処理に多くの部分で共通するが、汎用ライブラリを構成する複数のスタンダードセルだけでなく、結晶化半導体薄膜5を2次元的に区画し所定サイズを越える各々結晶粒SXを収容する複数の結晶粒規定領域10の配置を表す結晶化アレイパターン10Aのスタンダードセルを定義し登録する。このような結晶化アレイパターン10Aのスタンダードセルをレイアウト条件として用意することで、薄膜トランジスタおよびその配線層を自動的にレイアウトすることが可能となる。薄膜トランジスタ回路の設計処理では、例えば図6に示す回路記号が薄膜トランジスタ回路の一部を構成する論理ゲート回路であるCMOSインバータ回路を表すために用いられる。CMOSインバータ回路は図7に示すように互いに異なる結晶粒SXを用いて構成される薄膜トランジスタであるPチャネルMOSトランジスタPおよびNチャネルMOSトランジスタNを含む。各結晶粒SXは1辺が4μmの正方形である。CMOSインバータ回路の回路構成は、図8に示すスタンダードセルとして登録される。このスタンダードセルでは、CMOSインバータ回路がY方向およびX方向にそれぞれ並ぶ7×4個の結晶粒規定領域10を占有する。MOSトランジスタP,Nは結晶化半導体薄膜5をパターニングして得られる2個の半導体アイランドSIを用いて形成され、各々対応半導体アイランドSIにおいてX方向に並ぶソースおよびドレイン領域、対応半導体アイランドSIにおいてソースおよびドレイン領域間に配置されたチャネル領域CH、およびチャネル領域CHの上方に配置されるゲート電極GMを有する。ゲート電極GMはY方向に伸びている。チャネル領域CHのチャネル長はPおよびNチャネルトランジスタP,Nに共通して1μmに設定される。チャネル領域CHのチャネル幅はPチャネルトランジスタPにおいて2μmに設定され、NチャネルトランジスタNにおいて1μmに設定される。これらトランジスタのチャネル領域CHは単一の結晶粒規定領域10内のほぼ中央をターゲット固定位置として配置される。従って、これらトランジスタのチャネル領域CHはX方向およびY方向のいずれにおいても結晶粒規定領域10のアレイピッチである5μmを単位として並ぶ。図8において、VSSは第1層目ALアルミニウム配線層の一部である接地配線、VDDは第1層目AL配線層の他の一部である電源配線、CONT1は半導体アイランドSIおよびゲート電極GMに第1層目AL配線層を接続するためのスルーホール、CONT2は第1層目AL配線層をセル間配線用の第2層目AL配線層に接続するためのスルーホールである。コンタクトホールCONT1は半導体アイランドSIにおいてチャネル領域CHよりも高い不純物濃度に設定されるソース、ドレイン領域上に形成される。ソース、ドレイン領域は結晶粒界GBを跨ぐように配置される。ソースおよびドレイン領域が所望の低い抵抗値である限り、結晶粒界GBの存在はトランジスタ動作に何ら問題を提起しなない。また、設計処理では、スタンダードセル間の配線が図8に示す信号入力部VINおよび信号出力部VOUTの位置を認識して決定される。本実施形態においては、結晶アレイパターン10Aと素子パターンの間のアライメント精度LAは0.5μmであり、結晶粒規定領域10の1辺の長さはLCは5μm、トランジスタのチャネル長またはチャネル幅のうちどちらか大きい方の長さLGは2μmであるので、LC=5、およびLG2×LA22×0.5=3となり、上述した関係LC≧LG2×LAを満足している。上述したような結晶化アレイパターン10Aのスタンダードセルを用いると、複数の結晶粒SXが細かな粒径の多結晶半導体で囲まれる結晶化半導体薄膜5において、複数の薄膜トランジスタのチャネル領域CHがこれら結晶粒SX内だけにそれぞれ配置されることになる。このため、高性能な回路が実現できる。また、薄膜トランジスタ回路の設計処理では、例えば図9に示す回路記号が薄膜トランジスタ回路の一部を構成する論理ゲート回路であるAND回路を表すために用いられる。AND回路は例えば図10に示すCMOS構造であり、互いに異なる結晶粒SXを用いて構成される薄膜トランジスタであるPチャネルおよびNチャネルMOSトランジスタP1~P3,N1~N3を含み、第1信号入力部VIN1および第2信号入力部VIN2からの入力信号の論理積を信号出力部VOUTから出力する。AND回路の回路構成は図11に示すスタンダードセルとして登録される。チャネル領域CHのチャネル長はトランジスタP1~P3,N1~N3において全て1μmに設定される。チャネル領域CHのチャネル幅はNチャネルトランジスタN1,N2,N3およびPチャネルトランジスタP1,P2において2μmに設定され、PチャネルトランジスタP3において4μmに設定される。また、図8に示すスタンダードセルと同様に、これらトランジスタP1~P3,N1~N3のチャネル領域CHは単一の結晶粒規定領域10内のほぼ中央をターゲットとして配置される。特にチャネル幅の大きいトランジスタP3については、結晶粒界GBを含まないように異なる半導体アイランドにおいて結晶粒規定領域10に割り当てられるチャネル領域を有し合計でこのチャネル幅を得るように並列に接続される2個の副トランジスタから構成されている。尚、これら一対の副トランジスタをトランジスタP3として動作させるため、これら副トランジスタのチャネル領域は同一の結晶面指数を有する結晶粒の表面内に形成され、これら副トランジスタの接続は主たる電流方向を互いに同じにするように設定されている。さらに、薄膜トランジスタ回路の設計処理では、例えばXOR回路が薄膜トランジスタ回路の一部を構成する論理ゲート回路として用いられる。このXOR回路は例えば図12に示すCMOS構造であり、互いに異なる結晶粒SXを用いて構成される薄膜トランジスタであるPチャネルおよびNチャネルMOSトランジスタP1~P4,N1~N4を含み、第1信号入力部VIN1および第2信号入力部VIN2からの入力信号の排他的論理和を信号出力部VOUTから出力する。XOR回路の回路構成は図13に示すスタンダードセルとして登録される。チャネル領域CHのチャネル長はトランジスタP1~P4,N1~N4において全て1μmに設定される。チャネル領域CHのチャネル幅はトランジスタN1~N4において2μmに設定され、トランジスタP1~P4において4μmである。これらトランジスタP1~P4,N1~N4のチャネル領域CHは単一の結晶粒規定領域10内のほぼ中央をターゲットとして配置される。ここでは、図11に示すAND回路と同様に、トランジスタP1~P4の各々が並列に接続された2個の副トランジスタから構成され、そのチャネル幅=4μmが2個の副トランジスタの合計チャネル幅=2μmx2として得られる。図8、図11、および図13に示したスタンダードセルは回路設計に利用するスタンダードセルライブラリの一部である。これ以外に多数の論理ゲート回路用スタンダードセルがスタンダードセルライブラリに実際に登録されている。但し、図8、図11、および図13に示すスタンダードセルと同様に、全ての論理ゲート回路用スタンダードセルは平面パターンにおいてY方向に並ぶ7個の結晶粒規定領域10を占有するという特徴を持つ。X方向において占有される結晶粒規定領域10の個数は回路規模に依存して任意に変化させてよい。図14は等価回路が図7、図10および図12に示されるインバータ回路、AND回路、およびXOR回路を含む半加算器を示す。具体的には、2個のインバータ回路INV、1個のAND回路AND、および1個のXOR回路XORが半加算器に設けられる。図15は図8、図11および図13に示すスタンダードセルの組み合わせである半加算器のマクロセルを示す。このマクロセルはスタンダードセルと共にライブラリデータベースに登録可能である。このマクロセルでは、これらスタンダードセルが設計処理において自動的に決定される配線によりを相互接続されている。Y方向の大きさは、全スタンダードセルにおいて統一されているので、それぞれのスタンダードセルをX方向に並べてこれらの電源配線および接地配線を自動的に行って、所望の機能の論理回路ブロックを仮想的に得ることができる。セル相互の配線は、セル配置部の外に接地配線の延長方向に平行に配置された第1層AL配線群と、各セルの入出力コンタクト部から接地配線と垂直な方向に交差するように配置された第2層AL配線群、およびこれらを接続するスルーホールCONT2によって接続される。各スタンダードセルの相対的配置は、薄膜トランジスタのチャネル領域の規則的な配置が全体として保たれるようにさらに結晶化アレイパターンのスタンダードセルに基づいて行われる。この結果、薄膜トランジスタ回路を構成する全ての薄膜トランジスタを結晶粒SXのアレイピッチに揃えて配置することができる。図16は、図15に示すI-I’線に沿った半加算器の断面構造を示す。上述したように、薄膜半導体基板1は無アルカリガラス基板2、無アルカリガラス等の透明絶縁基板2上に形成されるSiNx膜3、SiNx膜3上に形成されるSiO2膜4、および結晶化シリコン等の結晶化半導体薄膜5により構成される。SiNx膜3は透明絶縁基板1からの不純物の拡散を防止するバッファ絶縁膜として形成されている。SiNx膜3の厚さは50nmであり、SiO2膜4の厚さは100nmであり、結晶化半導体薄膜5の厚さは200nmである。結晶化半導体薄膜5は、30nmの厚さを有するSiO2のゲート絶縁膜20で覆われ、MoW合金からなるゲート電極GMがゲート絶縁膜20上に形成される。これらの全部材はSiO2からなる第1の層間絶縁膜21により全体的に覆われる。コンタクトスルーホールCONT1は層間絶縁膜21内に形成される。電源配線VDD、接地配線VSS、スタンダードセル内の接続配線22は層間絶縁膜21上に形成され、コンタクトスルーホールCONT1を介して接続されている。配線VDD、VSS、22の各々はMo/Al/Moの3層金属膜からなる。これらの全部材はSiO2からなる第2の層間絶縁膜23により全体的に覆われる。コンタクトスルーホールCONT2は層間絶縁膜23内に形成される。スタンダードセル間の接続配線24は層間絶縁膜23上に形成されるAl層からなり、接続電極22はコンタクトスルーホールCONT2を介してAlからなる接続配線24に接続される。これら部材はさらにSiNxからなる保護絶縁膜25により全体的に覆われる。ここで、約4μm×4μmの略矩形状の結晶粒SXのアレイを半導体薄膜5内に得る方法についてさらに詳細に説明する。透明絶縁基板1が単結晶のシリコンウエハを製造する時のような高温に耐えられないガラス基板である場合、パルス状の紫外レーザ光を非晶質シリコン膜に照射し、非晶質シリコン膜を溶融再結晶化させて部分的に単結晶化された結晶化半導体薄膜5を得るレーザアニール処理を行うことが最も望ましい。この時に、できるだけ大きな面積を持つ結晶粒SXを得るために、レーザ光は、適当なパターンを持つ位相シフタを用いて薄膜半導体基板1の表面でのレーザビーム強度に空間分布を持たせて、横方向の温度傾斜を与える手法を採用することが好ましい。これにより、横方向の結晶成長が喚起され、1辺約4μmの大きさのほぼ矩形の結晶粒SXのアレイを得ることができる。次に、位相シフタを使用したアニール工程の具体例について図17を参照して説明する。図17に示す位相シフタ50は、例えば石英基材等の透明媒質からなり、異なる厚さの第1および第2ストリップ領域位相設定領域50bおよび50cを隣り合わせに並べたパターンを有する。入射するレーザ光線はこれら領域50bおよび50c間の段差境界50aで回折並びに干渉する。このため、位相シフタ50は入射したレーザ光の強度に周期的な空間分布を付与するものである。位相0のレーザ光線が第1のストリップ領域50bから出射し、位相0のレーザ光線が第2のストリップ領域50cからで出射する。従って、これらストリップ領域50bからのレーザ光線の位相がストリップ領域50cからのレーザ光線の位相と逆になる180°の位相差が得られる。ストリップ領域50bおよび50cの各々は10μmの幅を有する。一例としては、位相シフタ50が波長=248nmのレーザ光に対して上述の位相差を得るために屈折率1.5の矩形の石英基板から作成される。この場合、石英基板がストリップ領域50bについてエッチングされ、これによりストリップ領域50cよりも薄いストリップ領域50bを形成する。エッチングの深さは位相πに相当する248nmに設定される。尚、石英基板はストリップ領域50cについてエッチングされない。このような構成の位相シフタ50においては、厚い第2のストリップ領域50cを通過したレーザ光線は、薄い第1のストリップ領域50bを通過したレーザ光線と比較して180°遅れる。この結果、レーザ光線間で、干渉と回折とが生じ、図18に示すようなレーザ光の強度分布が得られる。即ち、隣接ストリップ領域の透過光相互が逆位相であるため、これらストリップ領域間の位相シフト線に対応する位置で光強度が最小、例えば0となる。この最小となった部分もしくはこれの近傍の部分が半導体の結晶化において結晶粒に成長する核になる。上述の具体例の位相シフタ50では、図17に示されたように位相シフト線が互いに平行な複数の直線状になっているが、これに限定されることはない。例えば、位相0とπの位相設定領域をを市松格子状に配列させて位相シフト線を直交させることも可能である。この場合は、位相シフト線に沿って光強度0の格子パターンができる。このために、結晶の核はこの線上の任意の位置で発生するので、結晶粒の位置形の制御が難しくなる問題を有する。このため結晶核の発生を制御するためには強度0領域は点状であることが望ましい。このため、直交する位相シフト線上で位相シフト量が180°未満に設定される。これにより、強度は位相シフト線の対応する位置で減少するものの完全に0にはならない。これと同時に、交点の周囲の複素透過率の和を0にすることにより、交点に対応する位置の強度は0にできる。この一例を図19および図20を参照して説明する。マスク50は、図19に示されるように、各々厚さの異なる4つの正方形領域50e,50f,50g,50hを隣り合わせに配置した正方形のパターンの集合体である。これら正方形のパターンは図20に示されるように隣り合わせに配置される。第1の正方形領域50eが一番薄く、位相が0となっている。第4の正方形領域50hは一番厚く、位相が第1の正方形領域50eとは3π/2ずれている。第2、第3の正方形領域50f,50gはこれら正方形領域50e,50hの厚さとの間の厚さを有し、第1の正方形領域50eに対して位相がπ/2、πと夫々ずれている。このようなマスクにおいては、第1ないし第4の正方形領域が隣り合う部分、すなわち、正方形パターンの中心点が、強度0の領域となる。従って、結晶粒の核はこの点から成長するので、この結晶粒の位置、形を容易に制御できる。このような位相シフタを使用した技術は、日本出願特願2002-120312を基礎出願として本出願人によって2003年,3月19日に出願された国際出願出願番号PCT/JP03103366の明細書に記載されている。図21は、図5に示す設計処理で設計された薄膜トランジスタ回路が組み込まれるアクティブマトリクス型液晶表示装置の構成を概略的に示す。この液晶表示装置は略マトリクス状に配置される複数の液晶表示画素PXを有するアクティブマトリクス回路AMXと、アクティブマトリクス回路AMXに接続される駆動制御回路CNTと、アクティブマトリクス回路AMXおよび駆動制御回路CNTを支持する薄膜半導体基板1とを備える。薄膜半導体基板1上では、TFTアクティブマトリクス回路AMXが互いに直交して配置される複数の走査配線61および複数の映像信号配線62と、これら配線61,62により規定される矩形の画素領域内に配置される液晶表示画素PXに接続され各々薄膜トランジスタからなる複数のスイッチング素子Wを有する。駆動制御回路CNTは走査回路63、信号供給回路64、DCDCコンバータ回路65、およびコントロール回路66により構成される。これらは、上述したように各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域に2次元的に区画される結晶化半導体薄膜、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタ、および複数の薄膜トランジスタを相互接続する配線部からなる薄膜トランジスタ回路を用いて薄膜半導体基板1上に集積される。コントロール回路66は外部からの映像データDATAおよび制御信号等を受け取り、必要なデジタルデータ処理を行って走査回路63および信号供給回路64に供給する。DCDCコンバータ回路65は外部から供給される電源電圧DCをこれら走査回路63および信号供給回路64に必要な電圧に変換する。走査回路63および信号供給回路64は各スイッチング素子Wを介して対応液晶表示画素PXを駆動する。コントロール回路66は外部インタフェース、内部の駆動方式等のカスタマー仕様に大きく依存し、ある一定速度以上の動作速度を要求される。従って、図4に示すコンピュータによって設計される薄膜トランジスタ回路は主としてこのコントロール回路66に適用することが好ましい。上述したスタンダードセルを用いた設計処理を採用することにより、全ての薄膜トランジスタ回路をカスタム設計していた従来の方法に比べ、生産性が飛躍的に向上する。また、本発明のように結晶の平面パターンの特異性を反映する結晶化アレイパターンのスタンダードセルを用いることで、実質的には単結晶半導体ウエハを用いる場合とほぼ同等の性能を得ることができるので、より高機能、高性能の表示装置を実現できる。また、上述した薄膜トランジスタの設計方法は、コントロール回路66だけでなく、さらに複雑なデジタル論理回路を薄膜半導体基板1上に集積する製品においてより大きな効果を発揮する。尚、図5に示す薄膜トランジスタ回路の設計処理は、例えば図22に示すように変形することもできる。この変形例では、さらに位相シフトマスクパターンが薄膜トランジスタ回路のレイアウトデータを用いて自動生成される。この変形例のステップST1~ST9は図5に示す設計処理のものと実質的に同様である。すなわち、実現したい薄膜トランジスタ回路の機能がハードウェア記述言語HDLやこれよりも抽象度の高いC言語等によってステップST1で記述され、論理合成がこの記述内容に基づいてステップST2において行われる。この際、上述のスタンダードセルライブラリが参照される。薄膜トランジスタ回路の機能はステップST3において検証シミュレーションを行うことにより検証される。シミュレーション結果が満足なものであれば、論理合成結果がステップST4で承認され、ネットリストがステップST5で作成される。続いて、論理ゲート回路のセル配置がこのネットリストとセルライブラリ情報を基づいてステップST6において決定され、さらにセル間の配線がステップST7において決定される。これらの配置は再度検証され、所望の仕様が満たされていれば、薄膜トランジスタ回路がステップST8において承認される。ステップST9では、上述のようにして仮想的に得られた薄膜トランジスタ回路のレイアウトデータがハードディスクドライブ18に保存される。このレイアウトデータはさらに薄膜トランジスタ回路用のフォトマスクデータに変換されて外部のTFTマスクデータストレージおよび位相シフタマスクデータストレージに出力される。この後、ステップST10で位相シフトマスクパターンの自動生成が行われる。位相シフトマスクパターンはレイアウトデータで表される複数の薄膜トランジスタの素子パターンに適合しレーザ結晶化法により半導体薄膜上に実現される結晶粒規定領域を定義するように結晶化アレイパターンに対応して決定される。位相シフトマスクパターンがステップST10で仮想的に得られ、さらにステップST11で承認されると、この位相シフトマスクパターンが位相シフタ用のフォトマスクデータに変換されて外部の位相シフタマスクデータストレージに出力される。尚、上述の位相シフトマスクパターンは薄膜トランジスタ回路のフォトマスクを結晶化後の半導体薄膜に位置合わせするために用いられる特定形状のアライメントマークとして半導体薄膜の一部を結晶化する部分を含んでもよい。"