基板と、前記基板に埋め込まれた絶縁膜と、前記絶縁膜上に形成された複数の抵抗素子と、を備え、前記基板は、前記複数の抵抗素子を有する抵抗素子形成領域において複数の凸部を有しており、前記複数の凸部は、前記絶縁膜に入り込んでおり、かつ上端が前記絶縁膜の表面よりも低い半導体装置。請求項1に記載の半導体装置において、前記複数の凸部は、第1方向において、互いに離間するように複数配列されている半導体装置。請求項2に記載の半導体装置において、前記複数の凸部は、前記第1方向において、互いに等間隔に配列されている半導体装置。請求項2または3に記載の半導体装置において、前記複数の凸部は、直線状に設けられている半導体装置。請求項2または3に記載の半導体装置において、前記複数の凸部は、前記第1方向と垂直な第2方向において、互いに離間するように複数配列されている半導体装置。請求項5に記載の半導体装置において、前記複数の凸部は、ドット状に設けられている半導体装置。請求項1ないし6いずれか1項に記載の半導体装置において、前記複数の凸部の少なくとも一部は、平面視で前記抵抗素子と重なっている半導体装置。基板に溝を形成する工程と、前記溝内に絶縁膜を埋め込む工程と、前記絶縁膜上に複数の抵抗素子を形成する工程と、を備え、前記溝を形成する工程において、前記溝内に複数の凸部を形成し、前記複数の凸部は、前記絶縁膜に入り込み、かつ上端が前記絶縁膜の表面よりも低くなるように形成される半導体装置の製造方法。半導体装置に設けられた抵抗素子は、半導体基板と絶縁分離するため、半導体基板に設けられた素子分離膜上に形成されることがある。素子分離膜は、例えば半導体基板をエッチングして形成した溝内に絶縁膜を埋め込むことにより形成される。絶縁膜を埋め込むための溝を形成するエッチング工程において、半導体基板が十分にエッチングされず、半導体基板の溝内にエッチング残りが生じてしまう場合がある。このエッチング残りが生じると、溝内に埋め込まれた素子分離膜上の抵抗素子と半導体基板とが近接し、素子分離膜上に形成された抵抗素子と半導体基板との間でショートが発生してしまうことがあった。本発明によれば、基板と、前記基板に埋め込まれた絶縁膜と、前記絶縁膜上に形成された複数の抵抗素子と、を備え、前記基板は、前記複数の抵抗素子を有する抵抗素子形成領域において複数の凸部を有しており、前記複数の凸部は、前記絶縁膜に入り込んでおり、かつ上端が前記絶縁膜の表面よりも低い半導体装置が提供される。本発明によれば、基板は、複数の抵抗素子を有する抵抗素子形成領域において、複数の凸部を有している。このため、絶縁膜を埋め込むための溝を形成するエッチング工程において、エッチング面積は縮小される。これにより、エッチング残りの発生が抑制され、絶縁膜上に形成された抵抗素子と半導体基板との間でショートが発生することを抑制することが可能となる。従って、信頼性の高い半導体装置を実現することができる。本発明によれば、基板に溝を形成する工程と、前記溝内に絶縁膜を埋め込む工程と、前記絶縁膜上に複数の抵抗素子を形成する工程と、を備え、前記溝を形成する工程において、前記溝内に複数の凸部を形成し、前記複数の凸部は、前記絶縁膜に入り込み、かつ上端が前記絶縁膜の表面よりも低くなるように形成される半導体装置の製造方法が提供される。本発明によれば、信頼性の高い半導体装置を実現することができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。図1は、本実施形態に係る半導体装置100を示す断面図である。半導体装置100は、基板30と、絶縁膜20と、複数の抵抗素子10と、を備える。絶縁膜20は、基板30に埋め込まれている。複数の抵抗素子10は、絶縁膜20上に形成されている。基板30は、複数の抵抗素子10を有する抵抗素子形成領域40において複数の凸部32を有している。複数の凸部32は、絶縁膜20に入り込んでおり、かつ上端が絶縁膜20の表面よりも低い。なお、図1は、半導体装置100を説明するための模式図であり、抵抗素子10や凸部32の数等は、適宜変更することができる。以下、半導体装置100の構成について詳細に説明する。複数の抵抗素子10は、例えば抵抗素子形成領域40においてアレイ状に配列され、γ抵抗として機能する。複数の抵抗素子10は、絶縁膜20上に形成されることによって、基板30と絶縁されている。抵抗素子10は、例えばポリシリコンによって構成される。抵抗素子形成領域40は、図1に示すように、基板30に設けられた溝36上に配置された抵抗素子領域である。半導体装置100は、当該溝36内に埋め込まれた絶縁膜20上に複数の抵抗素子10を配置することにより構成される。基板30は、例えばSiによって構成される。絶縁膜20は、例えばSiO2によって構成される。また、絶縁膜20の膜厚は、例えば10000Å程度である。複数の凸部32は、溝36の底面から突出するように設けられる。複数の凸部32は、絶縁膜20に入り込んでおり、かつ上端が絶縁膜20の表面よりも低い。このため、凸部32の上面および側面は絶縁膜20によって覆われることとなる。凸部32の高さは、例えば9000Å程度である。また、凸部32上における絶縁膜20の膜厚は、例えば1000Å程度である。複数の凸部32のうち少なくとも一部は、平面視で抵抗素子10と重なっている。図2は、図1に示す基板30を示す平面図である。図2に示すように、複数の凸部32は、第1方向において、互いに離間するように複数配列されている。この場合において、複数の凸部32は、例えば第1方向と基板30と水平な面内において垂直な第2方向に伸びる、直線状に設けられる。直線状の凸部32の第1方向における幅は、例えば3μm程度である。複数の凸部32は、図2に示すように、第1方向において、互いに等間隔となるように配列される。隣接する凸部32間の間隔は、例えば30μm程度である。なお、後述するディッシングやエッチング残りを効果的に抑制するよう、第1方向における間隔を、場所に応じて適宜変更してもよい。基板30と水平な面内において、抵抗素子形成領域40に対する複数の凸部32の上面の面積占有率は、例えば30~50程度である。図3は、図2に示す基板30の変形例を示す平面図である。図3に示すように、複数の凸部32は、例えばドット状に形成されていてもよい。このとき、複数の凸部32は、第1方向および第2方向において互いに離間するように複数配列されている。また、複数の凸部32は、例えば第1方向および第2方向において互いに等間隔となるように配列される。なお、後述するディッシングやエッチング残りを効果的に抑制するよう、第1方向および第2方向における間隔を、場所に応じて適宜変更してもよい。次に、本実施形態に係る半導体装置100の製造方法について説明する。図4および図5は、図1に示す半導体装置100の製造方法を示す断面図である。まず、図4aに示すように、基板30上に、シリコンエッチ時の残渣対策応力緩和ディボット抑制のための酸化膜62窒化膜64NSG膜66をこの順に成長させ、その上にマスク60を形成する。次いで、図4bに示すように、基板30上のNSG膜66上のマスク60をエッチングマスクとしたエッチングを行い、酸化膜62、窒化膜64およびNSG膜66を選択的に除去する。次いで、マスク60、酸化膜62、窒化膜64およびNSG膜66をエッチングマスクとして基板30をエッチングすることにより、溝36を形成する。このとき、マスク60によって、複数の凸部32が形成されることとなる。また、このエッチングにより、マスク60、NSG膜66、窒化膜64および酸化膜62は、基板30の面方向において若干エッチングされる。そして、マスク60およびNSG膜66を除去して、図4cに示す構造が得られる。次いで、図5aに示すように、基板30上および溝36内に、CVDChemicalVaporDeposition法等を用いて、絶縁膜20を埋め込み形成する。次いで、CMPChemicalMechanicalPolishingにより、絶縁膜20の表面を研磨して平坦化し、図5bに示す構造が得られる。このとき、窒化膜64は、絶縁膜20の表面上に露出する。次いで、図5cに示すように、基板30の酸化膜62および窒化膜64をエッチングにより除去する。次いで、抵抗素子形成領域40以外の領域において、トランジスタを形成するため、チャネル領域の不純物濃度を決める各注入工程を経た後、基板30を熱酸化することによりゲート絶縁膜を形成する。このゲート絶縁膜を形成する工程により、抵抗素子形成領域40において露出する基板30が酸化され、基板30は絶縁膜20によって覆われることとなる。そして、抵抗素子形成領域40において、絶縁膜20上に複数の抵抗素子10を形成することで、図1に示す構造が得られる。次に、本実施形態の作用および効果を説明する。図6は、比較例に係る半導体装置102を示す断面図である。半導体装置102は、複数の凸部32を有しない点を除いて、半導体装置100と同様の構成を有する。半導体装置102は複数の凸部32を有しない。このため、絶縁膜20を埋め込むための溝36を形成する工程において、基板30をエッチングする面積は大きい。これは、複数の抵抗素子10が大面積で配列されている抵抗素子形成領域40において、特に顕著となる。エッチング面積が大きい場合、溝36内にはエッチング残り34が発生する場合がある。なお、エッチング残り34は、基板30上に存在する異物に起因して発生すると推測される。溝36内にエッチング残り34が生じると、溝36内に埋め込まれた絶縁膜20上の抵抗素子10と、基板30とが近接し、図6に示すように抵抗素子10と基板30との間でショートが発生してしまうおそれがある。一方で、本実施形態によれば、基板30は、抵抗素子形成領域40において複数の凸部32を有している。このため、絶縁膜20を埋め込むための溝36を形成するエッチング工程において、基板30をエッチングする面積は縮小される。これにより、エッチング残り34の発生が抑制され、絶縁膜20上に形成された抵抗素子10と基板30との間でショートが発生することを抑制することができる。従って、信頼性の高い半導体装置を実現することができる。また、図6に示すように、CMP法によって絶縁膜20を研磨する工程においてディッシングが発生し、絶縁膜20の中央部分の膜厚が薄くなる場合がある。この場合、エッチング残り34と抵抗素子10とがさらに近接し、抵抗素子10と基板30との間でショートが生じやすくなるおそれがある。一方で、本実施形態によれば、溝36内に複数の凸部32を有している。このため、抵抗素子形成領域40におけるパターンの密度が高くなるため、絶縁膜20にディッシングが発生することを抑制することができる。この場合、例えばエッチング残り34が発生したとしても、抵抗素子10とエッチング残り34との間隔を十分に確保することができる。これにより、抵抗素子10と基板30との間のショートを確実に抑制することが可能となる。また、本実施形態において、複数の凸部32は、第1方向において互いに等間隔に配列されている。これにより、溝36内において、複数の凸部32が均等に配列されることとなる。このため、溝36に発生するエッチング残り34や、絶縁膜20上に発生するディッシングを効果的に抑制することができる。また、複数の凸部32は、絶縁膜20に入り込んでおり、かつ上端が絶縁膜20の表面よりも低い。これにより、平面視で抵抗素子10と重なる領域においても、凸部32を形成することができる。このため、抵抗素子10の構造を考慮せずに凸部32を形成することができる。従って、凸部32の設計が容易となる。また、エッチング残り34やディッシングを抑制するための凸部32を、半導体装置の製造工程におけるエッチング面積が効果的に縮小されるよう適切に設計することが可能となる。従って、エッチング残り34やディッシングを効果的に抑制することが可能となる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。