"表示領域及び前記表示領域の周辺領域を含む第1基板と、前記第1基板と対面する第2基板及び前記第1及び第2基板間に封入される液晶を含む液晶表示装置において、前記第1基板は、前記表示領域にマトリックス状に提供される複数のスイッチング素子と、前記表示領域にマトリックス状に提供され、前記複数のスイッチング素子のうち、対応するスイッチング素子の第1電流電極に連結される複数の画素電極と、前記複数のスイッチング素子のうちの各ロー方向のスイッチング素子の制御電極に共通に連結される複数のゲートラインと、前記複数のスイッチング素子のうちの各コラム方向のスイッチング素子の第2電流電極に共通に連結される複数のデータラインと、前記複数のデータラインの一端が延びた周辺領域に集積され、ブロック単位のアナログ駆動信号を入力し、前記複数のデータラインの各ラインブロックを選択し、選択されたラインブロックのデータラインに前記ブロック単位のアナログ駆動信号をスイッチングするためのラインブロック選択回路と、前記ラインブロック選択回路が形成された周辺領域に取付けられ、外部映像データ及び外部制御信号を入力して前記複数のゲートラインのうちの奇数番目ラインに第1ゲート駆動信号を提供し、前記複数のゲートラインのうちの偶数番目ラインに第2ゲート駆動信号を提供し、前記ラインブロック選択回路にラインブロック選択信号及びブロック単位のアナログ駆動信号を出力するための統合駆動チップとを備え、前記統合駆動チップは、前記奇数番目ラインに前記第1ゲート駆動信号を提供する第1ゲート駆動部と、前記偶数番目ラインに前記第2ゲート駆動信号を提供する第2ゲート駆動部と、を含むことを特徴とするオンガラスシングルチップ液晶表示装置。前記統合駆動チップは、前記外部映像データ及び外部制御信号の入力をインターフェイシングするためのインターフェース部と、前記外部映像データを貯蔵するためのメモリ部と、前記メモリ部から読出されたブロック単位の映像データを入力してブロック単位のアナログ駆動信号を出力するためのソース駆動部と、第1駆動制御信号、第2駆動制御信号及びラインブロック選択信号のレベルをシフティングトして出力するためのレベルシフト部と、前記インターフェース部を通じて入力された前記外部制御信号に応答し、前記外部映像データを前記メモリ部に貯蔵し、前記第1、第2駆動制御信号及びラインブロック選択信号を生成して前記レベルシフト部に提供し、前記メモリ部に貯蔵された映像データをブロック単位に読出して前記ソース駆動部に提供するコントローラ部をさらに備える、請求項1に記載のオンガラスシングルチップ液晶表示装置。前記統合駆動チップの第1ゲート駆動信号出力端子は、前記複数のゲートラインの一端が延びた前記周辺領域で前記複数のゲートラインのうちの奇数番目ゲートラインと連結される、請求項2に記載のオンガラスシングルチップ液晶表示装置。前記統合駆動チップの第2ゲート駆動信号出力端子は、前記複数のゲートラインの他端が延びた前記周辺領域で、前記複数のゲートラインのうちの偶数番目ゲートラインと連結される、請求項2に記載のオンガラスシングルチップ液晶表示装置。前記統合駆動チップは、共通電圧を発生して前記液晶表示パネル上に形成された共通電極ラインに提供するための共通電圧発生部と、外部から電圧の供給を受けて前記外部電圧のレベルアップ又はダウンさせ、前記コントローラ部、レベルシフト部、ソース駆動部及び共通電圧発生部に提供するためのDC/DCコンバータをさらに含む、請求項2に記載のオンガラスシングルチップ液晶表示装置。前記複数のスイッチング素子のうち、水平方向に隣接する2つのスイッチング素子は、1つのデータラインを共有することを特徴とする請求項1に記載のオンガラスシングルチップ液晶表示装置。前記駆動制御信号は、開始信号、第1クロック信号及び第2クロック信号を含むことを特徴とする請求項1に記載のオンガラスシングルチップ液晶表示装置。本発明の第1目的は、チップを装着するに所要される工程時間及び不良率を減少させることができ、さらに全体的なサイズを減少させることができるオンガラスシングルチップ液晶表示装置を提供することにある。また、本発明の第2目的は、統合駆動チップのチャンネルの端子とデータラインと互換性を確保することができるオンガラスシングルチップ液晶表示装置を提供することにある。また、本発明の第3目的は、表示領域の左右対称的な配置が可能であり、基板上でゲート駆動回路の十分な形成空間を確保することができるので、高い垂直解像度を有する装置にも適用可能であるオンガラスシングルチップ液晶表示装置を提供することにある。また、本発明の第4目的は液晶表示装置が左右対称型をなすことができ、有効ディスプレー面積を増加させることができるオンガラスシングルチップ液晶表示装置を提供することにある。表示領域及び前記表示領域の周辺領域を含む第1基板と、前記第1基板と対面する第2基板及び前記第1及び第2基板間に封入される液晶を含む液晶表示装置において、前記第1基板は、前記表示領域にマトリックス状に提供される複数のスイッチング素子と、前記表示領域にマトリックス状に提供され、前記複数のスイッチング素子のうち、対応するスイッチング素子の第1電流電極に連結される複数の画素電極と、前記複数のスイッチング素子のうちの各ロー方向のスイッチング素子の制御電極に共通に連結される複数のゲートラインと、前記複数のスイッチング素子のうちの各コラム方向のスイッチング素子の第2電流電極に共通に連結される複数のデータラインと、前記複数のデータラインの一端が延びた周辺領域に集積され、ブロック単位のアナログ駆動信号を入力し、前記複数のデータラインの各ラインブロックを選択し、選択されたラインブロックのデータラインに前記ブロック単位のアナログ駆動信号をスイッチングするためのラインブロック選択回路と、前記ラインブロック選択回路が形成された周辺領域に取付けられ、外部映像データ及び外部制御信号を入力して前記複数のゲートラインのうちの奇数番目ラインに第1ゲート駆動信号を提供し、前記複数のゲートラインのうちの偶数番目ラインに第2ゲート駆動信号を提供し、前記ラインブロック選択回路にラインブロック選択信号及びブロック単位のアナログ駆動信号を出力するための統合駆動チップとを備え、前記統合駆動チップは、前記奇数番目ラインに前記第1ゲート駆動信号を提供する第1ゲート駆動部と、前記偶数番目ラインに前記第2ゲート駆動信号を提供する第2ゲート駆動部と、を含むことを特徴とするオンガラスシングルチップ液晶表示装置を提供する。ここで、前記統合駆動チップは、前記外部映像データ及び外部制御信号の入力をインターフェイシングするためのインターフェース部と、前記外部映像データを貯蔵するためのメモリ部と、前記メモリ部から読出されたブロック単位の映像データを入力してブロック単位のアナログ駆動信号を出力するためのソース駆動部と、第1駆動制御信号、第2駆動制御信号及びラインブロック選択信号のレベルをシフティングトして出力するためのレベルシフト部と、前記インターフェース部を通じて入力された前記外部制御信号に応答し、前記外部映像データを前記メモリ部に貯蔵し、前記第1、第2駆動制御信号及びラインブロック選択信号を生成して前記レベルシフト部に提供し、前記メモリ部に貯蔵された映像データをブロック単位に読出して前記ソース駆動部に提供するコントローラ部をさらに備える。ここで、前記統合駆動チップの第1ゲート駆動信号出力端子は、前記複数のゲートラインの一端が延びた前記周辺領域で前記複数のゲートラインのうちの奇数番目ゲートラインと連結される。ここで、前記統合駆動チップの第2ゲート駆動信号出力端子は、前記複数のゲートラインの他端が延びた前記周辺領域で、前記複数のゲートラインのうちの偶数番目ゲートラインと連結される。ここで、前記統合駆動チップは、共通電圧を発生して前記液晶表示パネル上に形成された共通電極ラインに提供するための共通電圧発生部と、外部から電圧の供給を受けて前記外部電圧のレベルアップ又はダウンさせ、前記コントローラ部、レベルシフト部、ソース駆動部及び共通電圧発生部に提供するためのDC/DCコンバータをさらに含む。ここで、前記複数のスイッチング素子のうち、水平方向に隣接する2つのスイッチング素子は、1つのデータラインを共有することを特徴とする。ここで、前記駆動制御信号は、開始信号、第1クロック信号及び第2クロック信号を含むことを特徴とする。上述したオンガラスシングルチップ液晶表示装置によると、液晶表示パネル上に装着され、前記液晶表示パネルの全般的な駆動を制御することにより、映像をディスプレーさせるための統合駆動チップが装着される。従って、液晶表示装置の不良を最少化することができ、全体的なサイズを減少させることができる。以下、図面を参照して本発明の望ましい実施形態を詳細に説明する。図3は、本発明の望ましい一実施形態による液晶表示装置の分解斜視図である。図3に示すように、液晶表示装置500は大きく液晶表示パネルアセンブリ100、バックライトアセンブリ200、シャーシ300及びカバー400を含む。液晶表示パネルアセンブリ100は液晶表示パネル110、可撓性印刷回路基板FlexiblePrintedCircuit;以下、FPCと称する190及び統合駆動チップ180を含む。前記液晶表示パネル110は下部基板である薄膜トランジスター基板120、上部基板であるカラーフィルタ基板130及びその間に提供する液晶層図示せずを含む。薄膜トランジスター基板120にはa-Si薄膜工程により表示セルアレイ回路及びゲート駆動回路が形成される。また、薄膜トランジスター基板120上には統合駆動チップ180が取り付けられる。統合駆動チップ180はFPC190により外部回路基板図示せずと電気的に連結される。一方、カラーフィルタ基板130にはRGB画素及び透明共通電極が形成される。前記バックライトアセンブリ200はランプアセンブリ220、導光板240、光学シート260、反射板280及びモールドフレーム290を含む。図4は図3に図示された薄膜トランジスター基板の一実施形態を示した平面図である。図4に示すように、薄膜トランジスター基板120はカラーフィルタ基板130と対応する第1領域及び対応しない第2領域に区分される。また、第1領域は表示領域と周辺領域を含み、表示領域にはマトリックス状に提供される複数のスイッチング素子と、ロー方向に延びた複数のデータラインDLと、コラム方向に延びた複数のゲートラインGLが形成される。画素電極はスイッチング素子の第1電流電極に連結され、ゲートラインGLはロー方向のスイッチング素子の制御電極に共通に連結され、データラインDLはカラム方向のスイッチング素子の第2電流電極に共通に連結される。一方、表示領域の左側の周辺領域には複数のゲートラインGLと連結されたゲート駆動回路140が集積され、ゲート駆動回路140は、複数のゲートラインを順にスキャンニングする。前記薄膜トランジスター基板120の第2領域には、液晶表示パネル110の全般的な駆動を制御するための統合駆動チップ180が装着される。統合駆動チップ180には液晶表示パネル110の外部に配置された回路基板から外部映像データ信号181a及び外部制御信号181bが入力される。また、統合駆動チップ180はゲート駆動回路140に駆動制御信号GCを出力し、複数のデータラインDLにアナログ画素データを提供する。この時、統合駆動チップ180の外部連結端子は回路基板と統合駆動チップ180を電気的に連結するためのFPC190と連結される。前記統合駆動チップ180の複数の出力端子のうちの駆動制御信号出力端子は、ゲート駆動回路140の入力端子と連結され、複数のチャンネル端子CHは複数のデータラインDLに各々連結される。具体的に、駆動制御信号出力端子は開示信号出力端子、第1クロック信号出力端子、第2クロック信号出力端子、第1電源電圧端子及び第2電源電圧端子の5個の端子を含む。図5は、図3に示した薄膜トランジスター基板の他の実施形態を示した平面図である。図5に示すように、薄膜トランジスター基板120はカラーフィルタ基板130と対応する第1領域及び対応しない第2領域に区分される。また、第1領域は表示領域と周辺領域を含み、表示領域にはロー方向へ延びて複数のデータラインDLが形成され、コラム方向に延びて複数のゲートラインGLが形成される。一方、表示領域の左側周辺領域には複数のゲートラインGLと連結されたゲート駆動回路140が集積され、表示領域の上側周辺領域には複数のデータラインDLと連結されたラインブロック選択回路150が集積される。この時、薄膜トランジスター基板120の第2領域には、液晶表示パネル110の全般的な駆動を制御するための統合駆動チップ180が装着される。統合駆動チップ180には液晶表示パネル110の外部に配置された回路基板から外部映像データ信号181a及び外部制御信号181bが入力される。また、統合駆動チップ180はゲート駆動回路140に駆動制御信号GCを出力し、複数のデータラインDLにアナログ画素データを提供する。この時、統合駆動チップ180の外部連結端子は回路基板と統合駆動チップ180を電気的に連結するためのFPC190と連結される。統合駆動チップ180の複数の出力端子のうちの駆動制御信号出力端子は、ゲート駆動回路140の入力端子と連結され、ラインブロック選択信号出力端子はラインブロック選択回路150の制御端子と連結される。一方、複数のチャンネル端子CHは、ラインブロック選択回路150の入力端子と連結される。ラインブロック選択回路150の出力端子は各々複数のデータラインDLに連結される。この時、複数のデータラインDLの個数は統合駆動チップ180のチャンネル端子CH個数の正の定数倍である。ここで、ラインブロック選択回路150は複数のデータラインDLの各ラインブロックを選択し、選択されたラインブロックのデータラインDLにブロック単位のアナログ駆動信号をスイッチングする。また、ゲート駆動回路140に駆動制御信号を出力し、ラインブロック選択回路150にラインブロック選択信号及びブロック単位のアナログ駆動信号を出力する。図6は図4及び図5に図示された統合駆動チップの内部構成を示したブロック図である。図6に示すように、統合駆動チップ180はインターフェース部181、メモリ部183、ソース駆動部185、レベルシフト部184、共通電圧Vcom発生部186及びコントローラ部182とを含む。前記インターフェース部181は外部から外部映像データ信号181a及び外部制御信号181bの入力を受けてコントローラ部182と外部装置のインターフェイシングを実施する。前記インターフェース部181はCPUインターフェース、ビデオグラフィックボードVGDインターフェース及びメディア-QMedia-Qインターフェースに対して互換性を有する。前記コントローラ部182はインターフェース部181から外部映像データ信号181a及び外部制御信号181bの入力を受けて、外部映像データ信号181aを前記メモリ部183に貯蔵する。外部制御信号181bは水平及び垂直同期信号、メインクロック信号、データイネーブル信号及びモード選択信号を含む。この時、コントローラ部182はモード選択信号に応答してラインブロック選択信号TGを生成する。ここで、外部映像データ信号181aは、例えばRGB各々6ビットで合計18ビットの並列データである。また、モード選択信号とは、データラインをブロック単位に駆動するためにブロック単に連結されたTG信号に選択的にハイ信号を印加する信号である。つまり、データラインが二つのブロックに区分された場合、TG1とTG2はモード選択信号により互いに逆位相の信号として出力される。また、コントローラ部182は前記レベルシフト184に駆動制御信号GC及びラインブロック選択信号TGを提供する。この時、駆動制御信号GCは開示信号ST、第1クロック信号CK、第2クロック信号CKB、第1電源電圧VSS及び第2電源電圧VDDとを含む。また、コントローラ部182はソース駆動部185にデジタル映像データ信号を提供する。即ち、コントローラ部182はメモリ部183に貯蔵された外部映像データ信号181aをブロック単位に出力してソース駆動部185に提供する。前記メモリ部183はコントローラ部182から提供された外部映像データ信号181aを一時的に貯蔵する。この時、メモリ部183は外部映像データ信号181aをフレームframe又はライン単位に貯蔵する。万一、ラインメモリを使用する場合、出力が360チャンネルとすれば、2ラインに該当する360x3x6x2=12,960bitメモリが内蔵される。前述のように、メモリ部183は、外部映像データ信号181aをフレーム単位またはライン単位に長蔵するが、フレーム単位で貯蔵する場合には、メモリ部183の容量が十分に確保されなければならない。そこで、メモリ部183の容量を減少するには、外部映像データ信号181aをライン単位に貯蔵する。ここで、2ライン単位に貯蔵すると、1ライン単位に貯蔵する場合と比較して待機時間の発生を抑制することができる。ソース駆動部185はメモリ部183から読出されたブロック単位のデジタル映像データの入力を受けてブロック単位アナログ画素データを出力する。この時、ソース駆動部185の出力端子、即ちチャンネル端子CHは、複数のデータラインDLと連結される。前記レベルシフト部184はコントローラ部182から駆動制御信号GC及びラインブロック選択信号TGをレベルシフティングして出力する。この時、レベルシフティングされた駆動制御信号GCはレベルがシフティングされた開示信号ST、第1クロック信号CK、第2クロック信号CKB、第1電源電圧VSS及び第2電源電圧VDDなどを含む。また、共通電圧発生部186は液晶層の電圧維持率を高めるために液晶層と並列に形成された共通電極ラインに共通電圧Vcomを印加する。図7は本発明他の実施形態による統合駆動チップの内部構成を示すブロック図である。また、図7に示すようにおいて、図6と同一の構成要素については同じ参照番号を使用し、その構成要素における説明は省略する。図7に示すように、統合駆動チップ180はインターフェース部181、メモリ部183、レベルシフト部184、ソース駆動部185、共通電圧発生部186、DC/DCコンバータ187及びコントローラ部182とを含む。DC/DCコンバータ187は外部から提供される第1DC電源電圧187aの供給を受けて、第1DC電源電圧187aからレベルがアップ又はダウンされた第2DC電源電圧AVDD、VSS、VDD、VCCを統合駆動チップ180の各部に提供する。一般に、前記DC/DCコンバータ187は7乃至12Vの第1DC電源電圧187aの提供を受けて5Vの第2DC電源電圧AVDD、VSS、VDD、VCCにレベルをアップ又はダウンさせる。前記DC/DCコンバータ187によりダウンされた第2DC電源電圧AVDD、VSS、VDD、VCCは前記レベルシフト部184、ソース駆動部185、共通電圧発生部186及びコントローラ部182に提供される。具体的に、DC/DCコンバータ187は第2DC電源電圧AVDD、VSS、VDD、VCCのうちのアナログ駆動電源AVDDを前記ソース駆動部185及び共通電圧発生部186に提供し、画像駆動用電源VSS、VDDをレベルシフト部184に提供する。また、デジタル駆動電源VCCを前記コントローラ部182に提供する。上記のように、DC/DCコンバータ187は、統合駆動チップ180に備えられた各部位に適切な電圧を印加する。このDC/DCコンバータ187が統合駆動チップ180内に設けられることで、統合駆動チップ180外に設けられる場合と比較して、統合駆動チップ180とDC/DCコンバータ187とを電気的に接続する各種配線が不要となる。よって、液晶表示装置のサイズを小さくすることができ、また配線形成時に発生される不良による液晶表示装置の収率低下を低減することができる。以下、図面を参照して統合駆動チップ180からのチャンネル端子と前記データラインDLとの間に連結され統合駆動チップ180からの画素データを前記複数のデータラインDLに選択的に印加するためのラインブロック選択回路150を具体的に説明する。図8は複数のデータラインを二つのブロックに区分して選択的に駆動するための第1ラインブロック選択回路を具体的に示した平面図であり、図9は第1ラインブロック選択回路の波形図である。図8に示すように、前記第1ラインブロック選択回路151は前記薄膜トランジスター基板120の上側周辺領域に形成され、統合駆動チップ180から提供されるブロック単位のアナログ画素データを前記複数のデータラインDL1~DL2mに時間差を有して印加する。具体的に、第1ラインブロック選択回路151は前記2m個のデータラインDL1~DL2mを2分割して各々m個のデータラインを含む第1ブロックBL1及び第2ブロックBL2からなる。具体的に、第1ブロックBL1はm個の奇数番目データラインDL1~DL2m-1を含み、前記第2ブロックBL2はm個の偶数番目データラインDL2~DL2mを含む。この時、前記統合駆動チップ180のチャンネル端子CH1~CHmは各々二つのデータラインに共通的に連結される。即ち、統合駆動チップ180の第1チャンネル端子CHは第1及び第2データラインDL1、DL2に共通的に連結される。前記第1ラインブロック選択回路151の第1ブロックBL1は前記統合駆動チップ180のチャンネル端子CHと前記奇数番目データラインDL1~DL2m-1に連結され、前記統合駆動チップ180からの第1ラインブロック選択回路以下、TG1と称するにより駆動される第1選択トランジスターSW1を含む。また、第2ブロックBL2は前記統合駆動チップ180のチャンネル端子CHと前記偶数番目データラインDL2~DL2mに連結され、統合駆動チップ180からの第2ラインブロック選択回路以下、TG2と称するにより駆動される第2選択トランジスターSW2を含む。この時、前記TG1信号及びTG2信号は相互に交互的にハイ区間を有する。具体的に、前記TG1信号にハイ信号が印加されると、前記TG1信号により前記第1選択トランジスターSW1が駆動され、前記チャンネル端子CHからのアナログ画素データが前記奇数番目データラインDL1~DL2m-1に印加される。一方、前記TG2信号にハイ信号が印加されると、前記TG2信号により前記第2選択トランジスターSW2が駆動され、前記チャンネル端子CHからのアナログ画素データが前記偶数番目データラインDL2~DL2mに印加される。図9に示すように、前記ゲート駆動回路140により前記複数のゲートラインGL1~GLnが順に駆動されると、前記複数のゲートラインGL1~GLnのアクティブ区間で、前記TG1及びTG2信号が交互的にハイレベル区間を有する。即ち、前記TG1信号は前記複数のゲートラインGL1~GLnのアクティブ区間の1/2区間ほどハイレベルを維持し、前記TG2信号は前記複数のゲートラインGL1~GLnアクティブ区間であるその他の1/2区間ほどハイレベルを維持する。従って、第1ゲートラインGL1アクティブ区間で、前記TG1信号がハイレベルになると、前記第1選択トランジスターSW1が駆動され前記第1ブロックBL1のデータラインDL2m-1に前記アナログ画素データが印加される。また、前記TG2信号がハイレベルになると、前記第2選択トランジスターSW2が駆動され前記第2ブロックBL2のデータラインDL2mに前記アナログ駆動信号が印加される。また、第2ゲートラインGL2アクティブ区間で、前記TG1信号がハイレベルになると、前記第1選択トランジスターSW1が駆動され前記第1ブロックBL1のデータラインDL2m-1に前記アナログ画素データが印加される。また、前記TG2信号がハイレベルになると、前記第2選択トランジスターSW2が駆動され前記第2ブロックBL2のデータラインDL2mに前記アナログ画素データが印加される。図10は複数のデータラインを三つのブロックに区分して選択的に駆動するための第2ラインブロック選択回路を具体的に示した平面図であり、図11は図10に図示された第2ラインブロック選択回路の波形図である。図10に示すように、前記第2ラインブロック選択回路152は前記薄膜トランジスター基板120の上側周辺領域に形成され、前記統合駆動チップ180から提供されるブロック単位のアナログ画素データを前記複数のデータラインDL1~DL3mからなったブロックに時間差を有して印加する。具体的に、前記第2ラインブロック選択回路152は前記3m個のデータラインDL1~DL3mを3分割してm個のデータラインを含む3個のブロック、即ち、第1、第2及び第3ブロックBL1、BL2、BL3からなる。この時、前記第1ブロックBL1はm個の1、4、7...番目データラインDL3m-2を含み、前記第2ブロックBL2はm個の2、5、8...番目データラインDL3m-1を含み、前記第3ブロックBL3はm個の3、6、9...番目データラインDL3mを含む。前記統合駆動チップ180のチャンネル端子CHは、各々三つのデータラインに共通的に連結される。即ち、統合駆動チップ180の第1チャンネル端子CH1は、第1、第2及び第3データラインDL1、DL2、DL3に共通的に連結される。この時、第2ラインブロック選択回路部152の前記第1ブロックBL1は、前記統合駆動チップ180のチャンネル端子CHと1、4、7...番目データラインDL3m-2に連結され、前記統合駆動チップ180からの第1ラインブロック選択信号以下、TG1により駆動される第1選択トランジスターSW1を含む。また、第2ブロックBL2は前記統合駆動チップ180のチャンネル端子CHと、前記2、5、8...番目データラインDL3m-1に連結され、前記統合駆動チップ180から第2ラインブロック選択信号以下、TG2により駆動される第2選択トランジスターSW2を含む。また、前記第3ブロックBL3は前記統合駆動チップ180のチャンネル端子CHと前記3、6、9...番目データラインDL3mに連結され、前記統合駆動チップ180からの第3ラインブロック選択信号以下、TG3により駆動される第3選択トランジスターSW3を含む。この時、前記TG1、TG2、TG3信号は相互に、交互的にハイ区間を有する。具体的に、前記TG1信号がハイ信号が印加されると、前記TG1信号により前記第1選択トランジスターSW1が駆動され、前記チャンネル端子CHからのアナログ画素データが1、4、7...番目データラインDL3m-2に印加される。一方、前記TG2信号にハイ信号が印加されると、前記TG2信号により前記第2選択トランジスターSW2が駆動されて前記チャンネル端子CHからのアナログ画素データが前記2、5、8...番目データラインDL3m-1に印加される。また、前記TG3信号にハイ信号が印加されると、前記TG3信号により前記第3選択トランジスターSW3が駆動され、前記チャンネル端子CHからのアナログ画素データが前記3、6、9...番目データラインDL3mに印加される。図11に示すように、前記ゲートライン駆動回路140により前記複数のゲートラインGL1~GLnが順に駆動されると、前記複数のゲートラインGL1~GLnのアクティブ区間で前記TG1、TG2及びTG3信号が交互的にハイレベル区間を有する。即ち、前記TG1、TG2及びTG3信号は前記複数のゲートラインGL1~GLnのアクティブ区間を1/3に分割し、分割された区間ほどハイレベルを維持する。従って、第1ゲートラインGL1のアクティブ区間で前記TG1信号がハイレベルになると、前記第1選択トランジスターSW1が駆動され、前記第1ブロックBL1のデータラインDL3m-2に前記アナログ画素データが印加される。また、前記TG2信号がハイレベルになると、前記第2選択トランジスターSW2が駆動され、前記第2ブロックBL2のデータラインDL3m-1に前記アナログ画素データが印加される。また、前記TG3信号がハイレベルになると、前記第3選択トランジスターSW3が駆動され、前記第3ブロックBL3のデータラインDL3mに前記アナログ画素データが印加される。第2ゲートラインGLnのアクティブ区間で、前記TG1信号がハイレベルになると、前記第1選択トランジスターSW1が駆動され、前記第1ブロックBL1のデータラインDL3m-2に前記アナログ画素データが印加される。また、前記TG2信号がハイレベルになると、前記第2選択トランジスターSW2が駆動され、前記第2ブロックBL2のデータラインDL3m-1に前記アナログ画素データが印加される。また、TG3信号がハイレベルになると、前記第3選択トランジスターSW3が駆動され、前記第3ブロックBL3のデータラインDL3mに前記アナログ画素データが印加される。図12は複数のデータラインを四つのブロックに区分して選択的に駆動するための第3ラインブロック選択回路を具体的に示した平面図であり、図13は図12に図示された第3ラインブロック選択回路の波形図である。図12に示すように、前記第3ラインブロック選択回路153は前記薄膜トランジスター基板120の上側周辺領域に形成され、前記統合駆動チップ180から提供されるブロック単位のアナログ画素データを前記複数のデータラインDL1~DL4mからなったブロックに時間差を有して印加する。具体的に、前記第3ラインブロック選択回路153は前記4m個のデータラインDL1~DL4mを4分割して、m個のデータラインを含む四つのブロック、即ち、第1、第2、第3及び第4ブロックBL1、BL2、BL3、BL4を有する。この時、第1ブロックBL1はm個の1、5、9...番目データラインDL4m-3を含み、前記第2ブロックBL2はm個の2、6、10...番目データラインDL4m-2を含み、前記第3ブロックBL3はm個の3、7、11...番目データラインDL4m-1を含み、前記第4ブロックBL4は前記m個の4、8、12...番目データラインDL4mを含む。前記統合駆動チップ180のチャンネル端子CHは各々四つのデータラインに共通的に連結される。即ち、統合駆動チップ180の第1チャンネル端子CH1は、第1、第2、第3及び第4データラインDL1、DL2、DL3、DL4に共通的に連結される。この時、前記第3データライン選択回路153の前記第1ブロックBL1は、前記統合駆動チップ180のチャンネル端子CHと前記1、5、9...番目データラインDL4m-3に連結され、前記統合駆動チップ180からの第1ラインブロック選択信号以下、TG1により駆動される第1選択トランジスターSW1を含む。また、前記第2ブロックBL2は前記統合駆動チップ180のチャンネル端子CHと2、6、10...番目データラインDL4m-2に連結され前記統合駆動チップ180からの第2ラインブロック選択信号以下、TG2により駆動される第2選択トランジスターSW2を含む。また、前記第3ブロックBL3は前記統合駆動チップ180のチャンネル端子CHと前記3、7、11...番目データラインDL4m-1に連結され、前記統合駆動チップ180からの第3ラインブロック選択信号以下、TG3により駆動される第3選択トランジスターSW3を含む。また、前記第4ブロックBL4は前記統合駆動チップ180のチャンネル端子CHと4、8、12...番目データラインDL4mに連結され、前記統合駆動チップ180からの第4ラインブロック選択信号以下、TG4により駆動される第4選択トランジスターSW4を含む。この時、前記TG1、TG2、TG3及びTG4信号は交互的にハイ区間を有する。具体的に、前記TG1信号にハイ信号が印加されると、前記TG1信号により前記第1選択トランジスターSW1が駆動され、前記チャンネル端子CHからのアナログ画素データが前記1、5、9...番目データラインDL4m-3に印加される。一方、前記TG2信号にハイ信号が印加されると、前記TG2信号により前記第2選択トランジスターSW2が駆動され、前記チャンネル端子CHからのアナログ画素データが前記2、6、10...番目データラインDL4m-2に印加される。また、前記TG3信号にハイ信号が印加されると、前記TG3信号により前記第3選択トランジスターSW3が駆動され前記チャンネル端子CHからアナログ画素データが前記3、7、11...番目データラインDL4m-1に印加される。また、前記TG4信号にハイ信号が印加されると、前記TG4信号により前記第4選択トランジスターSW4が駆動され、前記チャンネル端子CHからのアナログ画素データが前記4、8、12...番目データラインDL4mに印加される。図13に示すように、前記ゲートライン駆動回路140により前記複数のゲートラインGL1~GLnが順に駆動されると、前記複数のゲートラインGL1~GLnのアクティブ区間で前記TG1、TG2、TG3及びTG4信号交互的にハイレベル区間を有する。即ち、前記TG1、TG2、TG3及びTG4信号は前記複数のゲートラインGL1~GLnのアクティブ区間を1/4に分割して分割された区間ほどハイレベルを維持する。従って、第1ゲートラインGL1のアクティブ区間で前記TG1信号がハイレベルになると、前記第1選択トランジスターSW1が駆動され前記第1ブロックBL1のデータラインDL4m-3に前記アナログ画素データが印加される。また、前記TG2信号がハイレベルになると、前記第2選択トランジスターSW2が駆動され前記第2ブロックBL2のデータラインDL4m-2に前記アナログ画素データが印加される。また、前記TG3信号がハイレベルになると、前記第3選択トランジスターSW3が駆動され、前記第3ブロックBL3のデータラインDL4m-1に前記アナログ画素データが印加される。また、前記TG4信号がハイレベルになると、前記第4選択トランジスターSW4が駆動され前記第4ブロックBL4のデータラインDL4mに前記アナログ画素データが印加される。前記第2ゲートラインGL2のアクティブ区間で前記TG1信号がハイレベルになると、前記第1選択トランジスターSW1が駆動され前記第1ブロックBL1のデータラインDL4m-3に前記アナログ画素データが印加される。また、前記TG2信号がハイレベルになると、前記第2選択トランジスターSW2が駆動され、前記第2ブロックBL2のデータラインDL4m-2に前記アナログ画素データが印加される。また、前記TG3信号がハイレベルになると、前記第3選択トランジスターSW3が駆動され前記第3ブロックBL3のデータラインDL4m-1に前記アナログ画素データが印加される。また、前記TG4信号がハイレベルになると、前記第4選択トランジスターSW4が駆動され、前記第4ブロックBL4のデータラインDL4mに前記アナログ画素データが印加される。図8乃至図13に示したように、前記統合駆動チップ180のチャンネル端子CHの個数がm個に固定されたとしても、前記各々のチャンネル端子CHに共通的に連結されるデータラインの数を2、3、4...に増加させ、前記複数のデータラインに選択的に画素データを印加することにより、前記液晶表示装置500の解像度を多様に具現することができる。つまり、ブロック単位をデータラインの本数、所謂水平解像度の1/1、1/2、1/3、1/4...にすることで、解像度を多様に変えることができる。ただ、前記液晶表示装置500の解像度を高めるために、前記メインクロックを2、3、4...に分割すると、前記液晶表示装置500の画素データがチャージングchargingされる時間がそのほど減少される。従って、前記画素データのチャージング時間を考慮して前記液晶表示装置500の解像度を増加させることが望ましい。以下、前記液晶表示パネルの左側周辺領域に形成されたゲート駆動回路を図面を参照して具体的に説明する。図14は図5に示したゲート駆動回路を構成する本発明の第1実施形態による第1シフトレジスタの構成図である。また、図15は図14に図示された第1シフトレジスタの各ステージの具体的な回路図であり、図16は図15の出力波形図である。ここで、図14乃至図16は、前記液晶表示パネルの左側周辺領域に集積されたゲート駆動回路を示す。図14に示すように、ゲート駆動回路140は複数のステージSRC1~SRCnが従属連結された一つの第1シフトレジスタ141により構成される。即ち、各ステージの出力端子OUTが次のステージの入力端子INに連結されることにより、前記各ステージが従属的に連結される。前記第1シフトレジスタ141はゲートラインGL1~GLnに対応するn個のステージSRC1~SRCnと一つのダミーステージSRCn1により構成される。各ステージは入力端子IN、出力端子OUT、制御端子CT、クロック信号入力端子、第1電源電圧端子VSS及び第2電源電圧端子VDDを有する。第一ステージの入力端子INには、開示信号STが入力される。ここで、前記開示信号STは図5に図示された前記コントローラ部182からの前記垂直同期信号VSYNに同期されたパルス信号である。各ステージの出力信号OUT1~OUTnは対応される各ゲートラインGL1~GLnに連結される。奇数番目ステージSRC1、SRC3には第1クロック信号CKが提供され、偶数番目ステージSRC2、SRC4には第2クロック信号CKBが提供される。この時、第1クロック信号CKと第2クロック信号CKBは相互に反対の位相を有する。各ステージSRC1、SRC2、SRC3の各制御端子CTには、次のステージSRC2、SRC3、SRC4の出力信号OUT2、OUT3、OUT4が制御信号に入力される。即ち、制御端子CTに入力される制御信号は、前のステージの出力信号をローレベルにダウンさせるために使用される。従って、各ステージの出力信号が順にアクティブ区間ハイ状態を有することにより、各出力信号のアクティブ区間で対応されるゲートラインが順に選択される。図15に示すように、前記第1シフトレジスタ141の各ステージはプルアップ部142、プルダウン部144、プルアップ駆動部146及びプルダウン駆動部148を含む。前記プルアップ部142はクロック信号入力端子にドレーンが連結され、第3ノードN3にゲートが連結され、出力端子OUTにソースが連結された第1NMOSトランジスターNT1により構成される。前記プルダウン部144は出力端子OUTにドレーンが連結され、第4ノードN4にゲートが連結され、ソースが第1電源電圧端子VSSに連結された第2NMOSトランジスターNT2により構成される。前記プルアップ駆動部146はキャパシタC、第3乃至第5NMOSトランジスターNT3~NT5により構成される。前記キャパシタCは第3ノードN3と出力端子OUTとの間に連結される。前記第3NMOSトランジスターNT3は第2電源電圧端子VDDにドレーンが連結され、入力端子INにゲートが連結され、第3ノードN3にソースが連結される。前記第4NMOSトランジスターNT4は第3ノードN3にドレーンが連結され、制御端子CTにゲートが連結され、ソースが第1電源電圧端子VSSに連結される。前記第5NMOSトランジスターNT5は第3ノードN3にドレーンが連結され、第4ノードN4にゲートが連結され、ソースが第1電源電圧端子VSSに連結される。この時、前記第3NMOSトランジスターNT3のサイズは第5NMOSトランジスターNT5のサイズより約2倍程度大きく形成される。前記プルダウン駆動部148は第6及び第7NMOSトランジスターNT6、NT7により構成される。前記第6NMOSトランジスターNT6は第2電源電圧端子VDDにドレーンとゲートが共通に連結され、第4ノードN4にソースが連結される。前記第7NMOSトランジスターNT7は第4ノードN4にドレーン連結され、第3ノードN3にゲートが連結され、ソースが第1電源電圧端子VSSに連結される。この時、第6NMOSトランジスターNT6のサイズは第7NMOSトランジスターNT7のサイズより約10倍程度大きく形成される。以上のように、シフトレジスタの各ステージは、一つのキャパシタCとNT3~NT7の5つのトランジスタで構成されているので、液晶表示装置のサイズを減少させ、収率を増大させることができる。図16に示したように、第1及び第2クロック信号CK、CKBと開示信号STが前記第1シフトレジスタ141に供給されると、第一のステージSRC1では、前記開示信号STのエッジに応答してキャパシタCを充電してプルアップ手段142をターンオンし、前記第1クロック信号CKのハイレベル区間が出力端子OUTに第1出力信号OUT1に発生される。次のゲートラインの駆動信号のエッジに応答してキャパシタCを放電し、プルアップ手段142をターンオフさせる。一方、第3ノードN3の電位が放出されることにより第7NMOSトランジスターNT7がターンオフされ、第4ノードN4の電位が上昇する。第4ノードN4の上昇により第5NMOSトランジスターNT5がターンオンされ、プルアップ手段142はターンオフされる。また、次のゲートラインの駆動信号のエッジに応答して前記プルダウン手段144をターンオンさせる。以後、第二ステージSRC2では、前記第一のステージSRC1の第1出力信号OUT1に応答して、第2クロック信号CKBのハイレベル区間が出力端子OUTに第2出力信号OUT2に発生される。このように、各ステージの出力端子OUTには第1乃至第n出力信号OUT1~OUTnが順に発生される。図17は図5に示したゲート駆動回路を構成する本発明の第2実施形態による第2シフトレジスタの構成図である。図17に示すように、前記ゲート駆動回路140は複数のステージSRC1~SRCnが従属連結された一つの第2シフトレジスタ142により構成される。即ち、各ステージの出力端子OUTが次のステージの入力端子INに連結され、また、前のステージの制御端子CTに連結されることにより、前記各ステージが従属的に連結される。前記第2シフトレジスタ142は前記ゲートラインGL1~GLnに対応するn個のステージSRC1~SRCnと一つのダミーステージSRCn1により構成される。即ち、一つフレームの間に前記各ステージが順に駆動されることにより、前記n個のゲートラインGLを順にスキャンニングする。ここで、前記ダミーステージSRCn1は、前記N番目ステージSRCnの制御端子CTに制御信号を提供するために用意されたステージである。しかし、前記ダミーステージSRCn1はシフトレジスタの最後のステージとして、次のステージが存在しないために、前記ダミーステージSRCn1の制御端子CTはフローティング状態になって、前記ダミーステージSRCn1が不安定に動作する可能性がある。このような、ダミーステージSRCn1の不安定動作を解消するために、図17に示したように、前記ダミーステージSRCn1の制御端子CTには第一のステージSRC1に開示信号を提供するための開示信号入力端子が連結される。即ち、前記ダミーステージSRCn1の制御端子CTは前記開示信号を制御信号として供給される。動作時に、一つのフレームが終わって、次のフレームのために前記第一のステージSRC1の開示信号入力端子にハイレベル区間を有する開示信号が入力されると、前のフレームで駆動された前記ダミーステージSRCn1の制御端子CTには前記開示信号のハイレベル区間が制御信号に提供される。このように、前記ダミーステージSRCn1の制御端子CTに開示信号が入力される前記第一のステージSRC1の入力端子INと連結させることにより、前記ダミーステージSRCn1の不安定動作を防止することができる。勿論、前記ダミーステージSRCn1の不安定動作を解消するために、図18のように、すぐに前のステージから制御信号を受けることもできる。図18は図5に図示されたゲート駆動回路を構成する本発明の第3実施形態による第3シフトレジスタの構成図であり、図19は図18に図示された第3シフトレジスタを具体的に示した回路図である。図18に示すように、前記ゲート駆動回路140は複数のステージSRC1~SRCnが従属連結された一つの第3シフトレジスタ143により構成される。即ち、各ステージの出力端子OUTが次のステージの入力端子INに連結され、また、前のステージの制御端子CTに連結されることにより、前記各ステージが従属的に連結される。前記第3シフトレジスタ143は前記ゲートラインGL1~GLnに対応するn個のステージSRC1~SRCnと一つのダミーステージSRCn1により構成される。ここで、前記ダミーステージSRCn1は前記N番目ステージSRCnの制御端子CTに制御信号を提供するために用意されたステージである。しかし、前記ダミーステージSRCn1は最後のステージとして、次のステージが存在しないために、前記ダミーステージSRCn1の制御端子CTには次のステージの出力端子が連結されない。従って、前記ダミーステージSRCn1の制御端子CTは、前記N番目ステージSRCnの第4ノードN4と連結される。そうすると、添付する図19を参照して前記第4ノードN4の電位について簡略に説明する。まず、前記N番目ステージSRCnで、前のステージの出力信号が入力端子INに提供され、第7NMOSトランジスターNT7をターンオンさせる。従って、前記第4ノードN4の電位が第1電源電圧端子VSSにダウンされる。以後、前記第7NMOSトランジスターNT7がターンオンされても、第6NMOSトランジスターNT6のサイズが前記第7NMOSトランジスターNT7のサイズより約16倍程度大きいために、第4ノードN4は第1電源電圧端子VSS状態に続けて維持される。この時、N番目ステージSRCnの制御端子CTに提供される前記ダミーステージSRCn1の出力信号がターンオン電圧に上昇すると、前記第7NMOSトランジスターNT7がターンオフされるので、前記第6NMOSトランジスターNT6を通じて前記第4ノードN4に第2電源電圧端子VDDのみ供給される状態になる。従って、前記第4ノードN4の電位は第1電源電圧端子VSSから第2電源電圧端子VDDに上昇され始める。続いて、前記制御端子CTに印加されるダミーステージSRCn1の出力信号がローレベルに下降され、第4NMOSトランジスターNT4がターンオフされても、前記第4ノードN4は前記第6NMOSトランジスターNT6を通じて第2電源電圧端子VDDにバイアスされた状態を維持する。ここで、前記第4ノードN4は前記ダミーステージSRCn1の制御端子CTに連結されるために、前記第4ノードN4の電位により前記ダミーステージSRCn1の第4NMOSトランジスターNT4がターンオンされることにより、前記ダミーステージSRCn1の出力端子OUTの出力信号をターンオフ電圧状態に遷移させる。これにより、前記ダミーステージSRCn1は安定動作を実施することができる。このように、前記ダミーステージSRCn1の制御端子CTをN番目ステージSRCnの第4ノードN4に連結させることにより、図17に図示された本発明の第2実施例による前記第2シフトレジスタ142でのように、前記第一のステージSRC1の入力端子INと前記ダミーステージSRCn1の制御端子CTを連結するための別途の配線を必要としない。図20は図3に図示された単一パターン層からなった可撓性印刷回路基板FPCを図示した斜視図である。図20に示すように、前記FPC190は前記液晶表示パネル110の外部に配置される回路基板及び前記液晶表示パネル110を電気的に連結させるための複数のパターン191aを備える。即ち、前記FPC190は前記回路基板から発生された信号を前記統合駆動チップ180に提供する役割を有する。この時、前記統合駆動チップ180には外部映像データ信号181a及び外部制御信号181bが入力される。具体的に、前記外部制御信号181bは垂直及び水平同期信号VSYNC、HSYNC、メインクロック信号MCLKを含む。即ち、前記統合駆動チップ180を前記液晶表示パネル100内に装着することにより、前記FPC190を通じて前記液晶表示パネル100に提供される信号の数が減少することにより、前記FPC190に備えられるパターン191aの数もそれに応じて減少される。一方、前記複数のパターン191aは前記FPC190の第1フィルム191上に形成され、前記第1フィルム191と対向して備えられる第2フィルム192によりカバーされる。上述したように、前記パターン191aの数減少により、前記FPC190は単一パターン層を備えることになる。図21は、本発明のまた他の実施形態による液晶表示パネルを図示した平面図である。また、図22は図21に図示された液晶表示パネルを具体的に示したブロック図であり、図23は図22に図示されたシフトレジスタの出力波形図である。図21に示すように、前記薄膜トランジスター基板120はカラーフィルタ基板130と対応する第1領域及び対応しない第2領域に区分される。また、前記第1領域は表示領域と周辺領域を含み、前記表示領域にはロー方向に延びて複数のデータラインDLが形成され、コラム方向に延びて複数のゲートラインGLが形成される。この時、前記表示領域の左右周辺領域には、各々第1及び第2ゲート駆動回路160、170が左右対称的に配置される。すなわち、前記表示領域の左側周辺領域には、前記複数のゲートラインGLのうちの奇数番目ラインと連結された第1ゲート駆動回路160が配置され、前記表示領域の右側周辺領域には前記複数のゲートラインのうちの偶数番目ラインと連結された第2ゲート駆動回路170が配置される。また、前記左側周辺領域及び右側周辺領域に隣接する上側周辺領域には、前記複数のデータラインと連結されたラインブロック選択回路150が配置される。ラインブロック選択回路150は、ブロック単位のアナログ駆動信号を入力し、複数のデータラインDLの各ラインブロックを選択し、選択されたラインブロックのデータラインDLブロック単位のアナログ駆動信号をスイッチングする。この時、前記薄膜トランジスター基板120の第2領域には前記液晶表示パネル110の全般的な駆動を制御する統合駆動チップ180が装着される。前記統合駆動チップ180には前記液晶表示パネル110の外部に配置された回路基板から外部映像データ信号181a及び外部制御信号181bが入力される。また、前記統合駆動チップ180は前記第1及び第2ゲート駆動回路160、170の駆動を制御する第1及び第2駆動制御信号GC1、GC2を出力し、ラインブロック選択回路150にラインブロック選択信号TGを出力し、前記複数のデータラインDLの各々にアナログ画素データを出力する。前記統合駆動チップ180の複数の出力端子のうちの第1及び第2駆動制御信号出力端子は、前記第1及び第2ゲート駆動回路160、170の入力端子と連結され、前記ラインブロック選択信号出力端子は、前記ラインブロック選択回路150の制御端子と連結される。一方、複数のチャンネル端子CHは前記ラインブロック選択回路150の入力端子と連結される。前記ラインブロック選択回路150の出力端子は各々前記複数のデータラインDLに連結される。具体的に、前記第1駆動制御信号GC1は開示信号ST、第1クロック信号CK、第1電源電圧VOFF又はVSS及び第2電源電圧VON又はVDDを含み、前記第2駆動制御信号GC2は第2クロック信号CKB、第1電源電圧VOFF又はVSS及び第2電源電圧VON又はVDDを含む。図22に示すように、前記第1ゲート駆動回路160は奇数番目ゲートラインGL1~GL2n-1が延びた表示領域の右側周辺領域に配置され、各々の出力端子OUT1~OUT2n-1が前記奇数番目ゲートラインGL1~GL2n-1に連結された第1シフトレジスタトランジスター161により構成される。一方、前記第2ゲート駆動回路170は偶数番目ゲートラインGL2~GL2nが延びた表示領域の右側周辺領域に配置され、各々の出力端子OUT2~OUT2nが前記偶数番目ゲートラインGL2~GL2nに連結された第2シフトレジスタトランジスター171により構成される。前記第1シフトレジスタ161のi番目ステージSRCiの出力は、i番目ゲートラインGLiを通じて右側周辺領域に第2シフトレジスタ171のj番目ステージSRCjの入力端子INjに提供され、同時にj-i番目ステージSRCj-iの制御端子CTj-1に制御信号に提供される。同様に、前記第2シフトレジスタ171のj番目ステージSRCjの出力は第1シフトレジスタトランジスター161のi1番目ステージSRCi1の入力端子INi1に提供され、同時に第1シフトレジスタ161のi番目ステージSRCiの制御端子CTiに制御信号に提供される。ここで、i,jは例えば、i=2n-1,j=2nである。前記第1シフトレジスタ161の最後ステージSRCn1は、ダミーステージに前記第2シフトレジスタ171の最後ステージSRCnの制御端子CTnに制御信号を提供するために付加される。図23に示すように、奇数番目ゲートラインGL1~GL2n-1と偶数番目ゲートラインGL2~GL2nが開示信号STにより順にシフトされ、前記第1及び第2クロック信号CK、CKBに同期され互いに交互的にスキャンニングされることが分かる。一つの水平ラインをなす複数の画素のうちの奇数番目画素は対応される奇数番目ゲートラインGL1~GL2n-1により駆動され、偶数番目画素は対応される偶数番目ゲートラインGL2~GL2nにより駆動される。だから、一つの水平ラインの全ての画素を駆動するためには、二つのゲートラインGL1、GL2が駆動される。従って、ゲートラインの数は2倍に増加され、垂直解像度が160水平ラインである場合には320ゲートラインが配置される。このようなゲート駆動方式により水平方向へ隣接する二つの薄膜トランジスターが一つのデータラインを共有し、二つの薄膜トランジスターは互いに分離されたゲートラインに連結される。従って、同一な水平ラインにある画素であっても奇数番目画素は第1ゲート駆動回路160によりまず充填され、偶数番目画素は第2ゲート駆動回路170により1クロック遅延され充填される。図24は本発明のまた他の実施形態による液晶表示パネルを具体的に示した平面図である。図24に示すように、前記薄膜トランジスター基板120はカラーフィルタ基板130と対応する第1領域及び対応しない第2領域に区分される。また、前記第1領域は表示領域と周辺領域を含み、前記表示領域にはロー方向に延びて複数のデータラインDLが形成され、コラム方向に延びて複数のゲートラインが形成される。前記表示領域の上側周辺領域には前記複数のデータラインDLを選択的に駆動するためのラインブロック選択回路150が形成される。一方、前記第2領域には前記液晶表示パネル110の全般的な駆動を制御する統合駆動チップ200が備えられる。具体的に、前記統合駆動チップ200に前記液晶表示パネル110の外部に配置された回路基板から外部映像データ信号181a及び外部制御信号181bが入力されると、奇数番目ゲートラインGL2n-1を駆動するための第1ゲート駆動信号GD1及び偶数番目ゲートラインGL2nを駆動するための第2ゲート駆動信号GD2を出力する。また、前記統合駆動チップ200は前記複数のデータラインDL各々にアナログ画素データを出力する。前記統合駆動チップ200の第1ゲート駆動信号出力端子は、前記奇数番目ゲートラインGL2n-1と連結され、第2ゲート駆動信号出力端子は前記偶数番目ゲートラインGL2nと連結される。また、統合駆動チップ200のチャンネル端子CHは前記ラインブロック選択回路150に連結され、前記統合駆動チップ200から出力された選択信号TGはラインブロック選択回路150に印加される。図25は図24に図示された統合駆動チップの内部構成を具体的に示したブロックである。図25を説明するにおいて、図7に図示された構成要素と同一な機能を実施する構成要素に対しては同じ参照番号を併記し、その駆動要素の説明は省略する。図25に示すように、前記統合駆動チップ200はインターフェース部181、メモリ部183、レベルシフト部184、ソース駆動部185、第1ゲート駆動部188、第2ゲート駆動部189及びコントローラ部182とを含む。前記コントローラ部182は前記レベルシフト部184に第1及び第2駆動制御信号GC1、GC2及びラインブロック選択信号TGを提供する。この時、前記第1及び第2駆動制御信号GC1、GC2は開示信号ST、第1クロック信号CK、第2クロック信号CKB、第1電源電圧端子VSS及び第2電源電圧端子VDDを含む。前記レベルシフト部184は前記コントローラ部182から提供された第1及び第2駆動制御信号GC1、GC2のレベルをシフティングして第1ゲート駆動部188及び第2ゲート駆動部189に各々提供する。前記第1ゲート駆動部188は前記第1駆動制御信号GC1により前記奇数番目ゲートラインGL2n-1を駆動するための第1ゲート駆動信号GD1を出力し、前記第2ゲート駆動部189は前記第2駆動制御信号GC2により、前記偶数番目ゲートラインGL2nを駆動するための第2ゲート駆動信号GD2を出力する。また、前記統合駆動チップ200は共通電圧Vcomを発生して前記液晶表示パネル110上に形成された共通電極ラインに提供するための共通電圧発生部186及び外部からDC電源187aの供給を受けて前記第1DC電源電圧187aのレベルをアップ又はダウンさせて、前記タイミングコントローラ部182、レベルシフト部184、ソース駆動部185及び共通電圧発生部186に提供するためのDC/DCコンバータ187をさらに含む。統合駆動チップ200内に、ゲートラインを2グループに分離して駆動するための第1ゲート駆動部188及び第2ゲート駆動部189を内蔵することで、液晶表示パネルに装着される駆動チップが一側面にのみ取り付けられることとなる。よって、液晶表示装置のサイズを減少させることができる。以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できるであろう。上述したオンガラスシングルチップ液晶表示装置によると、表示領域の周辺領域に液晶表示パネルを駆動する一つの統合駆動チップを装着することにより、チップを装着するに所要される工程時間及び不良率を減少させることができ、さらに全体的なサイズを減少させることができる。また、表示領域の周辺領域にデータラインが延びた表示領域の周辺領域にラインブロック選択回路を表示領域の薄膜トランジスターと同一工程により形成し、1ライン分の画素データをラインブロック選択回路を通じて時分割して駆動することにより、前記統合駆動チップのチャンネル端子と前記データラインとの互換性を確保することができる。また、ゲートラインが延びた表示領域の左右周辺領域にゲートライン駆動回路を表示領域の薄膜トランジスターと同一工程により、ジグザグに配置されるように形成することにより、表示領域の左右対称的配置が可能であり、基板上で高い垂直解像度を有した装置にも適用可能である。また、液晶表示パネル上に複数のゲートラインを駆動するためのゲート駆動部及び複数のデータラインを駆動するためのソース駆動部を内蔵する統合駆動チップを装着することにより、液晶表示装置が左右対称形からなり、有効ディスプレー面積を増加させることができる。"