"エンベデッドコード命令アドレスに対応するポインタを格納する第1格納ユニットと、前記ポインタに対応する固有エンベデッドコード命令を格納する第2格納ユニットと、格納されている前記固有エンベデッドコード命令を実行するプロセッサとを備え、前記第1格納ユニットは、前記第1格納ユニットで前記エンベデッドコード命令アドレスが受け取られると、前記第2格納ユニットに前記ポインタを送信し、前記第2格納ユニットは、前記第2格納ユニットで前記ポインタが受け取られると、前前記固有エンベデッドコード命令を出力する装置。前記第2格納ユニットは、エンベデッドコード命令アドレスの新たなシーケンスの第1サイクル中であって、第2エンベデッドコード命令アドレスに対応する第2ポインタの前に、第1エンベデッドコード命令アドレスに対応する第1ポインタを受け取る、請求項1に記載の装置。前記第2格納ユニットは、前記第1格納ユニットから前記第2ポインタを受け取り、前記第1ポインタを、前記第1格納ユニットをバイパスすることにより受け取る、請求項2に記載の装置。前記第2格納ユニットは、エンベデッドコード命令アドレスの新たなシーケンスの第1サイクル中であって、第2エンベデッドコード命令アドレスに対応する第2ポインタの前に、第1エンベデッドコード命令アドレスに対応する第1ポインタを受け取り、前記第1ポインタは、前記第2エンベデッドコード命令アドレスから導出される値である、請求項1に記載の装置。前記プロセッサの各後続するサイクル中であって、エンベデッドコード命令アドレスの新たなシーケンスの第1サイクルの後に、少なくとも1つのポインタを前記第1格納ユニットからフェッチして、少なくとも1つの固有エンベデッドコード命令を前記第2格納ユニットからフェッチする、請求項1に記載の装置。前記第1格納ユニットから前記ポインタをフェッチして、前記第2格納ユニットから前記固有エンベデッドコード命令をフェッチする期間は、前記プロセッサの1サイクル以下である、請求項1に記載の装置。前記固有エンベデッドコード命令は、前記第2格納ユニットに格納されており、エンベデッドコードワードを形成する固有ビットパターンのセットを含む、請求項1に記載の装置。読み取り専用メモリをさらに備え、前記メモリは、前記第1格納ユニットまたは前記第2格納ユニットを含む、請求項1に記載の装置。前記第1格納ユニットおよび前記第2格納ユニットを連結するために少なくとも1つのバッファまたはレジスタをさらに備える請求項1に記載の装置。前記第1格納ユニットおよび前記第2格納ユニットを連結するマルチプレクサをさらに備える請求項1に記載の装置。前記プロセッサ、前記第1格納ユニット、または、前記第2格納ユニットのうち1以上が、同一の集積回路ダイに設けられている、請求項1に記載の装置。前記プロセッサは複数のプロセッサコアを含む、請求項1に記載の装置。第1格納ユニットに、エンベデッドコード命令アドレスに対応するポインタを格納する段階と、第2格納ユニットに、前記ポインタに対応する固有エンベデッドコード命令を格納する段階とを備え、前記第1格納ユニットは、前記第1格納ユニットにおいて前記エンベデッドコード命令アドレスが受け取られると、前記第2格納ユニットに前記ポインタを送信して、前記第2格納ユニットは、前記第2格納ユニットにおいて前記ポインタが受け取られると、前記固有エンベデッドコード命令を出力する、方法。前記第2格納ユニットで、エンベデッドコード命令アドレスの新たなシーケンスの第1サイクル中であって、第2エンベデッドコード命令アドレスに対応する第2ポインタの前に、第1エンベデッドコード命令アドレスに対応する第1ポインタを受け取る段階をさらに備える、請求項13に記載の方法。前記第2格納ユニットで、前記第1格納ユニットから前記第2ポインタを受け取り、前記第1ポインタを、前記第1格納ユニットをバイパスすることにより受け取る段階をさらに備える、請求項14に記載の方法。前記第2格納ユニットで、エンベデッドコード命令アドレスの新たなシーケンスの第1サイクル中であって、第2エンベデッドコード命令アドレスに対応する第2ポインタの前に、第1エンベデッドコード命令アドレスに対応する第1ポインタを受け取る段階をさらに備え、前記第1ポインタは、前記第2エンベデッドコード命令アドレスから導出される値である、請求項13に記載の方法。プロセッサの各後続するサイクル中であって、エンベデッドコード命令アドレスの新たなシーケンスの第1サイクルの後に、少なくとも1つのポインタを前記第1格納ユニットからフェッチして、少なくとも1つの固有エンベデッドコード命令を前記第2格納ユニットからフェッチする段階をさらに備える、請求項13に記載の方法。コンピューティングシステムであって、エンベデッドコード命令アドレスに対応するポインタを格納するポインタアレイ、および、前記ポインタに対応する固有エンベデッドコード命令を格納する固有パターンアレイを格納するメモリと、格納されている前記固有エンベデッドコード命令を実行するプロセッサと、を備え、前記ポインタアレイは、前記ポインタアレイにおいて前記エンベデッドコード命令アドレスが受け取られると、前記固有パターンアレイに前記ポインタを送信して、前記固有パターンアレイは、前記固有パターンアレイにおいて前記ポインタが受け取られると、前記固有エンベデッドコード命令を出力する、コンピューティングシステム。前記固有パターンアレイは、エンベデッドコード命令アドレスの新たなシーケンスの第1サイクル中であって、第2エンベデッドコード命令アドレスに対応する第2ポインタの前に、第1エンベデッドコード命令アドレスに対応する第1ポインタを受け取る、請求項18に記載のコンピューティングシステム。前記固有パターンアレイは、前記ポインタアレイから前記第2ポインタを受け取り、前記第1ポインタを、前記ポインタアレイをバイパスすることにより受け取る、請求項19に記載のコンピューティングシステム。前記固有パターンアレイは、エンベデッドコード命令アドレスの新たなシーケンスの第1サイクル中であって、第2エンベデッドコード命令アドレスに対応する第2ポインタの前に、第1エンベデッドコード命令アドレスに対応する第1ポインタを受け取り、前記第1ポインタは、前記第2エンベデッドコード命令アドレスから導出される値である、請求項18に記載のコンピューティングシステム。前記プロセッサの各後続するサイクル中であって、エンベデッドコード命令アドレスの新たなシーケンスの第1サイクルの後に、少なくとも1つのポインタが前記ポインタアレイからフェッチされ、少なくとも1つの固有エンベデッドコード命令が前記固有パターンアレイからフェッチされる、請求項18に記載のコンピューティングシステム。前記ポインタアレイから前記ポインタをフェッチして、前記固有パターンアレイから前記固有エンベデッドコード命令をフェッチする期間は、前記プロセッサの1サイクル以下である、請求項18に記載のコンピューティングシステム。前記固有エンベデッドコード命令は、前記固有パターンアレイに格納されており、エンベデッドコードワードを形成する固有ビットパターンのセットを含む、請求項18に記載のコンピューティングシステム。前記メモリは読み取り専用メモリである、請求項18に記載のコンピューティングシステム。1以上の命令を備えるコンピュータ可読媒体であって、前記1以上の命令は、プロセッサにより実行されると、前記プロセッサに1以上の処理を行わせることで、第1格納ユニットに、エンベデッドコード命令アドレスに対応するポインタを格納して、第2格納ユニットに、前記ポインタに対応する固有エンベデッドコード命令を格納して、前記第1格納ユニットは、前記第1格納ユニットにおいて前記エンベデッドコード命令アドレスが受け取られると、前記第2格納ユニットに前記ポインタを送信して、前記第2格納ユニットは、前記第2格納ユニットにおいて前記ポインタが受け取られると、前記固有エンベデッドコード命令を出力する、コンピュータ可読媒体。プロセッサにより実行されると、前記プロセッサに、前記第2格納ユニットで、エンベデッドコード命令アドレスの新たなシーケンスの第1サイクル中であって、第2エンベデッドコード命令アドレスに対応する第2ポインタの前に、第1エンベデッドコード命令アドレスに対応する第1ポインタを受け取る処理を実行させる1以上の命令をさらに備える、請求項26に記載のコンピュータ可読媒体。プロセッサにより実行されると、前記プロセッサに、前記第2格納ユニットで、前記第1格納ユニットから前記第2ポインタを受け取り、前記第1ポインタを、前記第1格納ユニットをバイパスすることにより受け取る処理を実行させる1以上の命令をさらに備える、請求項27に記載のコンピュータ可読媒体。プロセッサにより実行されると、前記プロセッサに、前記第2格納ユニットで、エンベデッドコード命令アドレスの新たなシーケンスの第1サイクル中であって、第2エンベデッドコード命令アドレスに対応する第2ポインタの前に、第1エンベデッドコード命令アドレスに対応する第1ポインタを受け取る処理を実行させる1以上の命令をさらに備え、前記第1ポインタは、前記第2エンベデッドコード命令アドレスから導出される値である、請求項26に記載のコンピュータ可読媒体。プロセッサにより実行されると、前記プロセッサに、前記プロセッサの各後続するサイクル中であって、エンベデッドコード命令アドレスの新たなシーケンスの第1サイクルの後に、少なくとも1つのポインタを前記第1格納ユニットからフェッチして、少なくとも1つの固有エンベデッドコード命令を前記第2格納ユニットからフェッチする処理を実行させる1以上の命令をさらに備える、請求項26に記載のコンピュータ可読媒体。以下の記載では、いくつもの具体的な詳細を述べて、様々な実施形態の完全な理解を促す。しかし、本発明の様々な実施形態は、これら特定の詳細がなくても実行可能である場合がある。また、公知の方法、手順、要素、および回路等の詳述を避けて、本発明の実施形態が曖昧にならないようにしている場合もあるのでご了承願いたい。さらに、本発明の実施形態の様々な態様は、集積半導体回路ハードウェア、1以上のプログラムにまとめられたコンピュータ可読命令ソフトウェア、または、ハードウェアおよびソフトウェアのなんらかの組み合わせによる実施形態が可能である。本開示の趣旨においては、論理は、ハードウェア、ソフトウェア例えばプロセッサの動作を制御するマイクロコード等も含む、またはこれらのなんらかの組み合わせのことを意味する。一部の実施形態は、最も頻繁に実行されるコードフローのパフォーマンスオーバヘッドの低減または撤廃、電力消費量の低減、および/または、コードのサイズの低減によって、2レベルのエンベデッドコード伸張スキームを向上させることができる。一般的に、エンベデッドコード圧縮は、1つのエンベデッドコードワードをなす一式の固有のビットパターンを特定して、これらをテーブル辞書と称される場合もあるに格納することを目的としている。圧縮エンベデッドコードは、各パターンについてショート固有識別子を、元のエンベデッドコードワードシーケンスで格納する図1および図2参照。さらに、一実施形態では、コード辞書またはメモリの値についての位置の指定を柔軟に行うことで、初期ポインタ値を、より効率的に導出することができる。これら実施形態によって、伸張パフォーマンス面にコスト負担をかけずに、エンベデッドコード圧縮が提供する利点を実現することができるようになる。図1および図2において、addrは、エンベデッドコード命令のアドレスを示す。非圧縮形式のとき図1参照、addrは、ROMに直接アクセスして、エンベデッドコード命令instrをフェッチする。圧縮形式のときは図2参照、固有エンベデッドコード命令が、固有パターンテーブル/アレイ202または辞書に格納されており、そのパターンについてのインデックスポインタのみがエンベデッドコード命令の元のスロットに格納されているポインタアレイ204。この構成においては、2段階処理を利用して、エンベデッドコードワードを伸張することになる。つまり、第1段階で、ポインタアレイ204にアクセスして、インデックスポインタをフェッチして固有パターンアレイ202に投入し、この固有パターンアレイ202がアクセスを受けて、ワードが提供される。ここで元のROMが、各々が312ビットの6500個のエンベデッドコードワードを有していたとすると、全部で2005個の固有エンベデッドコードワードが存在していることになる。元のROMは2028000ビットとなるが、圧縮されたROMは、697060になる11は、固有パターンアレイ202の2005個のエントリをインデックス化するために必要なビット数である。従って、圧縮率圧縮サイズ/元のサイズは、34.37となる。故に、従前のエンベデッドコード伸張方法は、フローが変わるとパフォーマンスコストがかかる、ということになる。これを解消するために、一部の実施形態では、このパフォーマンスに対する悪影響performancehitを回避して圧縮を行う。様々な実施形態において記載する複数のポインタアレイおよび複数の固有パターンアレイ/テーブルは、それぞれ別個の格納ユニット図9または図10を参照して説明する複数のメモリ等への実装、または、互いに同一の格納ユニット内の複数の領域例えば図9または図10を参照して記載する複数のメモリへの実装が可能である。図3は、一部の実施形態における、パイプラインデコンプレッサのブロック図を示す。図3、図5、および図7において、R1、R2、およびR3は、パイプライン段階に跨って受け渡しされるデータを一時的に格納する目的に利用可能な先入先出FIFOバッファのことを指す。図4は、一部の実施形態における、図3のパイプラインデコンプレッサへのデータフローを示す。図3を参照すると、圧縮を行う構成では、間接アクセスが固有パターンテーブル302に行われている。この間接処理indirectionにより、コードを格納しているメモリから命令をフェッチする際にかかる時間が長くなる。固有パターンアレイ302から命令をフェッチする前に、ポインタをポインタアレイ304からフェッチしなくてはならない点に留意されたい。アレイ302および304の両方からフェッチする期間がプロセッサのサイクル時間以内に納まらない場合つまり、プロセッサの1サイクル以下に納まらない場合、プロセッサのパフォーマンスが影響を受けることになる。この期間をプロセッサのサイクル時間に納めるためには、圧縮されたROMで、固定サイズのコード命令のみを利用する、および/または、図3のパイプライン処理を行う必要があるだろう。図3は、2段階でパイプライン処理を行うデコンプレッサを示す。第1パイプライン段階にポインタアレイ304が含まれており、第2パイプライン段階に固有パターンテーブル/アレイ302が含まれている。実行中に、addrアドレスのシーケンスが、圧縮されたROMに提示される。図3のパイプラインデコンプレッサでは、アドレスが先ずポインタアレイ304に提示される。次の段階では、これが、固有パターンアレイ302にアクセスするポインタを生成し、同時に、新たなaddrをポインタアレイ304に提示するが、このときのサイクル毎のスループットは1ワードである。このパイプライン構成では、新たなaddrのシーケンスが開始される度に、1サイクルのバブルが生じることになる。バブルは、パイプラインを再開すると生じる。例えば、エンベデッドコードフローの開始時、または、ジャンプ中に生じる。一般的には、バブルは、パイプライン段階バブルを含む段階のことが、なんら有用な仕事を行っていない、ということを示すための比ゆ的表現である。図4を参照すると、図3のパイプラインデコンプレッサへのデータフローが示されている。第1サイクルサイクル1では、ポインタアレイ304の入力が、第1命令アドレスAddr1を含んでいる。第2サイクルサイクル2では、第2命令アドレスAddr2がポインタアレイ304に提供され、同時に、第1ポインタポインタ1が固有パターンアレイ302に提供されている。R2におけるバブルは、デコンプレッサが第1サイクルで固有パターンアレイにポインタを提供できないことに起因して生じたものである。図5は、一実施形態における、パイプラインデコンプレッサのブロック図を示す。図5の実施形態は、R1で、図3から図4を参照して説明したバブルを、第2アドレスAddr2をポインタアレイ504に提供するのと同時に第1ポインタポインタ1を固有パターンアレイ502に直接提供することで例えばポインタアレイ504をバイパスする回避している。図示されているように、マルチプレクサは、第1ポインタまたはポインタアレイ504の出力を選択することで、R2経由で第2パイプラインに送信する。従って、新たなフローの第1サイクルで、第1命令を固有パターンアレイ502から直接フェッチして、第2命令のアドレスaddrを利用してパイプラインを準備するprime。図6は、第1ポインタが固有パターンアレイに直接提供される場合の図5のパイプラインデコンプレッサへのデータフローを示す。図4と比べると、第1サイクルサイクル1のバブルがない。第1サイクルで、ポインタアレイ504の入力は、第2命令アドレスを含んでおり、固有パターンアレイ502の入力は、第1命令へのポインタを含んでいる。第2サイクルサイクル2では、第3命令アドレスがポインタアレイ504に提供され、同時に、第2ポインタが固有パターンアレイ502に提供される。この例では、デコンプレッサは、第1サイクルで固有パターンアレイにポインタを提供することができ、バブルをなくすことができている。図7は、一実施形態におけるパイプラインデコンプレッサのブロック図である。図7は、過剰アドレスビットまたは論理のためのバス線がなく、図5の構成を増補したaugmentedものである。図7では、導出論理702によって、第1ポインタを第2命令アドレスaddrから導出している。少なくとも1つの実施形態では、導出論理は、addrの複数のビットのサブセットを選択することで第1ポインタを生成し、単に選択されたビットがマルチプレクサにワイヤ送信されることにより、導出を行う論理が実装されるようにしてよい。一実施形態では、固有パターンアレイのパターンの位置を配置しなおすことで、ポインタアレイの格納されている値ポインタの値を修正することができる。図示の便宜上、命令ADDR,Rを、エンベデッドコードフローの第1命令と仮定する。この命令パターンは、インデックスが第2命令アドレスAddr2のサブセットである位置の固有パターンアレイに格納することができ、これにより、第1ポインタの第2アドレスからの導出が容易になる。例えば、Addr1=000100であり、Addr2=000101である場合、ADDR,R命令を固有パターンアレイの位置0101に格納することができ、こうすることで、このアドレスをAddr2の下位の4ビットから直接導出可能とすることができる。フローの最初に、Addr2をR1に提供して、下位の4ビット0101をR2に提供して、第1命令を固有パターンアレイから直接フェッチする。さらに、この実施形態ではいずれかの圧縮を、パフォーマンスの向上のために交換tradeすることもできる。これは、ADDR,R命令が別のフローで共有されている可能性もあるので、その場合には、固有パターンアレイで複製しておいて、そのポインタデータを独立したものとしておく必要があるからである。しかし、この複製は、フローの開始時の、それぞれ異なる比較的少数の命令にしか生じない。加えて、プロファイリングを利用して、実行頻度が最も高いフローのみを選択して最適化することができ、こうすると、実行頻度が最も低いフローにバブルをとどめることができる。図8は、一実施形態におけるエンベデッドコードを向上させる方法800のブロック図である。方法800の処理は、図1から図7、および/または、図9-図11を参照して説明する1以上のコンポーネントによって実行することができる。図8を参照すると、処理802で、圧縮されたエンベデッドコード構成を決定する上述した説明を参照のこと:ポインタアレイおよび固有パターンアレイを生成して、それぞれPとUビットとしてインデックス化する。処理804で、セットSのエンベデッドコードアドレスaddrを特定するこれらが、重要なフローの第2命令である。さらに、エンベデッドコードは、複数のフローを含んでいる。各フローが、命令シーケンスを含んでいる。これら命令それぞれを、addr1、addr2、addr3、...、addrNといったアドレスと関連付ける。Addr2は、フローの第2命令のアドレスである。故に、処理804では、各フローの第2命令に相当するアドレスセットを特定する。従って、もしもコードが10個の重要なフローまたは対象フローを有している場合、10個のアドレスからなるセットを有することになり、各アドレスが、それぞれのフローの第2命令のアドレスということになる。処理806では、例えばSの各要素について、対応する命令パターンを固有パターンアレイに追加して、第2命令アドレスから簡単にパターンインデックスを導出できるようにする。一実施形態では、パターンは、そのフローの第2アドレスAddr2のPビットからなるサブセットに対応するパターンインデックスUビットからなるを有する位置に配置することができる。このように一部の実施形態では、1第1命令のパターンインデックスをフローに直接投入することで、パイプラインのバブルをなくし、2命令アドレスからパターンインデックスを導出して、および/または、3固有パターンアレイのパターンを配置しなおすことで、命令アドレスからパターンインデックスを導出する論理を簡略化することにより、バブルをエンベデッド圧縮コードフローからなくして、速度を上げ、および/または、コストを下げることができる。一実施形態では、ここで記載する技術図1から図8を参照を選択的に利用することで、パフォーマンスの圧縮率を交換することもできる。例えば、技術の利用を、重要で、短く、初期のパイプラインのバブルによる遅延によって大きな影響を受けやすいエンベデッド命令フローのみに限定してよい。さらに、比較的長く、稀であり、1つの余剰サイクルによる影響をあまり受けないフローは、このような技術を適用しないで実行してもよい。さらには、エンベデッドコードリンク段階で、エンベデッドコードを再編成して、フローの開始部分である別個の固有命令の数を最小限に抑え、圧縮率を節約preserveすることもできる。図9は、コンピューティングシステム900の一実施形態のブロック図である。様々な実施形態では、システム900のコンポーネントの1以上を、本発明の一部の実施形態を参照して本明細書で説明する処理の1以上を実行することができる様々な電子デバイスに提供されてよい。例えばシステム900のコンポーネントの1以上を利用して、図1-図8、および、図10-図11を参照して説明する処理を実行することもできる。さらに、ここで図9および/または図10を参照して説明する様々な格納デバイスを利用して、データ命令を含む、処理結果等を格納することもできる。一実施形態では、図9の方法900の処理に関するデータをメモリデバイス例えば図9のプロセッサ902または図10の1002/1004に提示されているメモリ912または1以上のキャッシュ一実施形態ではL1、中間レベル、または最終レベルのキャッシュ等に格納することもできる。さらに、コンピューティングシステム900は、相互接続ネットワークまたはバス904経由で通信する1以上の中央処理装置CPU902またはプロセッサを含んでも良い。プロセッサ902は、汎用プロセッサ、ネットワークプロセッサコンピュータネットワーク903経由で通信されたデータを処理する、またはその他の種類のプロセッサ縮小命令セットコンピュータRISCプロセッサまたは複合命令セットコンピュータCISCプロセッサを含むを含んでも良い。さらに、プロセッサ902は、シングルコア設計またはマルチコア設計であってよい。マルチコア設計のプロセッサ902とは、同一の集積回路ICダイ上に様々な異な種類のプロセッサコアが集積されたものである。マルチコア設計のプロセッサ902は、対象または非対象マルチプロセッサとして実装することができる。加えて、プロセッサ902は、SIMD単一命令多重データアーキテクチャを利用することができる。さらに、図1から図8を参照して説明した処理は、システム900の1以上のコンポーネントで実行することができる。図9に示すように、プロセッサ902の1以上が、エンベデッド論理990を含んでよく、これらは、図1から図8を参照して説明したデコンプレッサと同様の、または類似したものであってよい。しかし、図9のシステム900の中の他の回路、論理ユニット、またはデバイスには、本発明の他の実施形態が存在する可能性もある。チップセット906はさらに、相互接続ネットワーク904と通信することができる。チップセット906は、メモリコードハブMCH908を含んでよい。MCH908は、メモリ912と通信するメモリコントローラ910を含んでよい。メモリ912は、データCPU902またはコンピューティングシステム900が含むその他の任意のデバイスが実行する命令シーケンスを含むを格納してよい。本発明の一実施形態では、メモリ912が、ランダムアクセスメモリRAM、ダイナミックRAMDRAM、同期DRAMSDRAM、静的RAMSRAM等の1以上の揮発性格納またはメモリデバイス、または、その他のタイプの格納デバイスを含んでよい。不揮発性メモリはさらに、ハードディスク等として利用することもできる。さらなるデバイス複数のCPUおよび/または複数のシステムメモリ等が、相互接続ネットワーク904を介して通信することができる。MCH908はさらに、ディスプレイ916と通信するグラフィックインタフェース914を含んでも良い。ディスプレイ916は、ユーザに対して、ここで説明するブラウン橋アルゴリズムに関する処理結果を示すために利用することができる。本発明の一実施形態では、グラフィックインタフェース914はディスプレイ916と通信することができる。本発明の一実施形態では、ディスプレイ916は、例えば信号変換機を介してグラフィックインタフェース914と通信するフラットパネルディスプレイであってよく、信号変換機は、ビデオメモリまたはシステムメモリ等の格納デバイスに格納されているデジタル表現の画像を、ディスプレイ916が解釈、表示することができる表示信号に変換することができる。インタフェース914が生成する表示信号は、様々な制御デバイスを通り、ディスプレイ916による解釈を受けてから、表示される。ハブインタフェース918は、MCH908および入出力制御ハブICH920に通信を行わせる。ICH920は、コンピューティングシステム900と通信するI/Oデバイスに対してインタフェースを提供することができる。ICH920は、周辺ブリッジまたはコントローラ924例えば周辺コンポーネント相互接続PCIブリッジ、ユニバーサルシリアルバスUSBコントローラ、またはその他の種類の周辺ブリッジまたはコントローラを介してバス922と通信することができる。ブリッジ924は、CPU902および周辺デバイスとの間にデータ経路を提供することができる。他の種類のトポロジーを利用することもできる。さらに、複数のバスが、複数のブリッジまたはコントローラを介してICH920と通信してもよい。さらに、本発明の様々な実施形態では、ICH920と通信する他の周辺機器に、集積ドライブエレクトロニクスIDE、スモールコンピュータシステムインタフェースSCSIハードドライブ、USBポート、キーボード、マウス、パラレルポート、シリアルポート、フロッピー登録商標ディスクドライブ、デジタル出力サポート例えばデジタルビデオインタフェースDVIその他のデバイスが含まれてもよい。バス922は、それぞれコンピュータネットワーク903と通信可能なオーディオデバイス926、1以上のディスクドライブ928、およびネットワークインタフェースデバイス930と通信することができる。一実施形態では、デバイス930が無線通信可能なNICであってよい。他のデバイスがバス922経由で通信可能であってもよい。さらに、本発明の一部の実施形態では、様々なコンポーネント例えばネットワークインタフェースデバイス930が、MCH908と通信することができる。加えて、プロセッサ902およびMCH908は、組み合わせられることでシングルチップを構成してもよい。さらに、グラフィックインタフェース914は、本発明の他の実施形態では、MCH908内に含まれてもよい。さらに、コンピューティングシステム900は、揮発性および/または不揮発性メモリまたはストレージを含んでよい。例えば不揮発性メモリは、読み取り専用メモリROM、プログラム可能ROMPROM、消去可能PROMEPROM、電気EPROMEEPROM、ディスクドライブ例えば928、フロッピー登録商標ディスク、CD-ROM、DVD、フラッシュメモリ、磁気光ディスク、または、電子データ例えば命令を含むを格納可能なその他の種類の不揮発性機械可読媒体を含んでよい。一実施形態では、システム900のコンポーネントは、図10を参照して記述したようなポイントツーポイントPtP構成に構成することもできる。例えば、プロセッサ、メモリ、および/または、入出力デバイスを、複数のポイントツーポイントインタフェースで相互接続することができる。より詳しくは、図10が、本発明の一実施形態におけるポイントツーポイントPtP構成に構成されているコンピューティングシステム1000を示している。特に図10は、プロセッサ、メモリ、および入出力デバイスが複数のポイントツーポイントインタフェースで相互接続されているシステムを示している。図1-図9、および図11を参照して説明する処理は、システム1000の1以上のコンポーネントにより実行することができる。図10に示すように、システム1000は幾つかのプロセッサを含んでよいが、2つのみプロセッサ1002、1004が図示の便宜上示している。プロセッサ1002および1004は、それぞれ、ローカルメモリコントローラハブMCH1006および1008であり、メモリ1010および1012に連結される。メモリ1010および/または1012は、図9のメモリ912を参照して記載した様々なデータを格納することができる。プロセッサ1002および1004は、図9のプロセッサ902を参照して記載したもの等を含む任意の適切なプロセッサであってよい。プロセッサ1002および1004は、それぞれPtPインタフェース回路1016および1018を利用して、ポイントツーポイントPtPインタフェース1014を介してデータを交換することができる。プロセッサ1002および1004はそれぞれ、ポイントツーポイントインタフェース回路1026、1028、1030、および1032を利用して、個々にPtPインタフェース1022および1024を介して、チップセット1020との間でデータを交換することができる。チップセット1020はさらに、PtPインタフェース回路1037を利用して、高パフォーマンスグラフィックインタフェース1036を介して高パフォーマンスグラフィック回路1034とデータを交換することができる。本発明の少なくとも1つの実施形態は、プロセッサ1002および1004を利用して提供することができる。例えば図10に示すように、プロセッサ1002/1004の1以上は、エンベデッド論理990を含んでよく、これは、図1から図8を参照して説明したデコンプレッサと同様の、または類似したものであってよい。しかし図10のシステム1000内の他の回路、論理ユニット、またはデバイスには、本発明の他の実施形態が存在する可能性もある。さらに本発明の他の実施形態を、図10に示す幾つかの回路、論理ユニット、またはデバイスに分散させることもできる。チップセット1020は、PtPインタフェース回路1041を利用してバス1040に連結されてよい。バス1040には1以上のデバイス例えばバスブリッジ1042およびI/Oデバイス1043が連結されていてよい。バス1044を介して、バスブリッジ1043は、キーボード/マウス1045、図10を参照して記載したネットワークインタフェースデバイス1030例えばモデム、ネットワークインタフェースカードNIC、その他、コンピュータネットワーク903に連結可能なもの、オーディオI/Oデバイス、および/または、データ格納デバイス1048に連結することができる。データ格納デバイス1048は、プロセッサ1002および/または1004により実行可能なコード1049を格納することができる。図11を参照しながら、一部の実施形態における、無線ローカルエリアまたはセルラーネットワーク通信システムのブロック図について説明する。図11に示す通信システム1100では、無線デバイス1110が、アンテナ1118または論理1114例えばプロセッサ例えば、ベースバンド処理機能およびメディアアクセス制御MAC処理機能を提供するためにに連結するための無線トランシーバ1112を含んでよい。一部の実施形態では、ここで記載するコンピューティングシステムのうち1以上は、無線デバイス1110を参照して説明したコンポーネントの1以上を含んでよい。さらに、コンピューティングデバイス1102は、図1から図10を参照してここで説明するシステム/デバイスの1以上のコンポーネントを含んでも良い。一部の実施形態では、無線デバイス1110は、セルラー電話通信モジュールが組み込まれた移動パーソナルコンピュータまたは情報携帯端末等のセルラー電話器または情報処理システムであってよい。一実施形態では、論理1114は、シングルプロセッサを含んでも良いし、または、ベースバンドプロセッサおよびアプリケーションプロセッサ例えば、図11を参照して説明する各プロセッサが1以上のプロセッサコアを有してよい、または、図1から図10を参照して記載したプロセッサと同様であったり、または類似していてよい。論理1114は、メモリ1116に連結されており、メモリ1116には、揮発性メモリ例えば動的RAMDRAM、不揮発性メモリ例えばフラッシュメモリを含んでも良く、これらに替えて、ハードディスクドライブ等の他の種類のストレージが含まれてよい。これらメモリ1116の一部または全ては、論理1114と同じ集積回路に含まれていても良いし、あるいは、メモリ1116の一部または全てが、論理1114の集積回路の外部にある集積回路または他の媒体例えばハードディスクドライブ上に設けられても良い。無線デバイス1110は、無線通信リンクを介してアクセスポイント1122と通信することができ、アクセスポイント1122は、アンテナ1120、トランシーバ1124、プロセッサ1126、およびメモリ1128のうち1以上を含んでよい。図11に示すように、無線デバイス1110および/またはアクセスポイント1122のうち1以上は、エンベデッド論理990を含んでいて良く、これらは、図1から図10を参照して上述したデコンプレッサと同一、または類似していたものであってもよい。一実施形態では、アクセスポイント1122が、セルラー電話回線の基地局であってよく、別の実施形態では、アクセスポイント1122が、無線ローカルまたはパーソナルエリアネットワークのアクセスポイントまたは無線ルータであってよい。一実施形態では、アクセスポイント1122オプションとしては無線デバイス1110であってもよいは、2以上のアンテナを含んで、例えば空間分割多重アクセスSDMAシステムまたは多入力多出力MIMOシステムを提供してもよい。アクセスポイント1122は、ネットワーク903と連結されることで、無線デバイス1110が無線通信リンクを介してアクセスポイント1122と通信することにより、ネットワーク903ネットワーク903に連結されたデバイスを含むと通信してもよい。ネットワーク903は、電話回線またはインターネット等の公衆回線を含んでも良いし、または、ネットワーク903が、イントラネット等のプライベートネットワーク、または、公衆回線とプライベートネットワークの組み合わせを含んでも良い。無線デバイス1110およびアクセスポイント1122の間の通信は、無線ローカルエリアネットワークWLANを介して実装することもできる。一実施形態では、無線デバイス1110およびアクセスポイント1122の間の通信は、少なくとも部分的に、第三世代パートナーシッププロジェクト3GPPまたは3G規格に準拠したセルラー通信ネットワークにより実装されてよい。一部の実施形態では、アンテナ1118は、無線センサネットワークまたはメッシュネットワークで利用することができる。本発明の様々な実施形態では、ここで説明する処理図1から図11を参照して説明するものは、ハードウェア例えば論理回路、ソフトウェア例えば、コンピュータ例えばプロセッサまたは他のコンピュータデバイスの論理に、ここに開始した処理を実行させるようプログラミングするために利用される命令またはソフトウェア手順を格納した有形機械可読またはコンピュータ可読媒体を含むコンピュータプログラムとして提供することができる、プロセッサここで記載するプロセッサを含む、ファームウェア、または、これらの組み合わせの処理を制御するマイクロコードを含むとして実装することができる。機械可読媒体は、ここに記載する格納デバイスを含んでよい。加えて、これら有形コンピュータ可読媒体は、コンピュータプログラムプロダクトとしてダウンロードすることができ、このなかでプログラムは、遠隔コンピュータサーバ等から要求を発したコンピュータクライアント等へと、通信リンク例えばバス、モデム、またはネットワーク接続を介して伝播媒体のデータ信号により転送されてよい。本明細書における一実施形態1つの実施形態といった言い回しは、ある特定の実施形態との関連で記載される特定の特徴、構造、または特性が、少なくとも1つの実装例に含まれうることを示す。一実施形態という言い回しが本明細書の随所に利用されていたとしても、これは全てが同じ実施形態のことを指しているわけではないことを了解されたい。さらに、明細書および請求項において連結接続およびこれらの派生語が利用されている場合がある。本発明の一部の実施形態では、接続は、2以上の部材が直接物理的または電気的接触状態にあることを示している。連結は、2以上の部材が直接物理的または電気的接触状態にあることを示す場合もある。しかし、連結はさらに、2以上の部材が互いに直接接触してはいないが、互いと協働または相互作用できる状態を指す場合もある。本発明の実施形態は、構造的特徴および/または方法における動作に特化した言語で記載してきたが、請求されている主題は、これら記載された具体的特徴または動作に必ずしも限定されないことを理解されたい。具体的特徴または動作は、請求されて言う主題を実装する例示的な形態の開示にすぎない。"