SOISilicononInsulator基板上に構成された横型半導体装置であって、埋め込み酸化膜200上にボディ領域107と、当該ボディ領域107の側面と接するドリフト領域109とを含む半導体層を備え、前記横型半導体装置は、前記ボディ領域107と前記ドリフト領域109との界面において前記埋め込み酸化膜200に向けて当該埋め込み酸化膜200に到達しない第1のトレンチを有することを特徴とする、横型半導体装置。前記第1のトレンチの底部から前記埋め込み酸化膜200までの距離の値は、前記埋め込み酸化膜200表面から前記ドリフト領域109表面までの距離の値で示される当該ドリフト領域109の厚さの値より小さいことを特徴とする、請求項1に記載の横型半導体装置。前記ボディ領域107内には、埋め込み酸化膜200に到達しないエミッタ領域102が前記トレンチの側面と接するように形成されており、前記埋め込み酸化膜200表面から前記エミッタ領域102までの距離は、前記第1のトレンチの底部から前記埋め込み酸化膜200までの距離の値より小さいことを特徴とする、請求項2に記載の横型半導体装置。前記ドリフト領域109内には、前記第1のトレンチの底部および前記ボディ領域107の側面と接するキャリア蓄積層領域114が形成されており、前記キャリア蓄積層領域114の不純物濃度は、前記ドリフト領域109の不純物濃度より高いことを特徴とする、請求項2に記載の横型半導体装置。前記半導体層の表面から予め定められた厚さで突出および埋没されて形成されているLOCOS酸化膜105を貫通し前記埋め込み酸化膜200に達する第2のトレンチをさらに有し、前記第1のトレンチは、前記半導体層において前記LOCOS酸化膜105が形成されていない箇所から形成されていることを特徴とする、請求項1に記載の横型半導体装置。SOISilicononInsulator基板上に構成された横型半導体装置の製造方法であって、前記横型半導体装置は、埋め込み酸化膜200とドリフト領域109とを含む半導体層を備え、前記製造方法は、前記半導体層の表面から予め定められた厚さで突出および埋没されて形成されているLOCOS酸化膜105を予め定められた深さまでエッチングするエッチング工程と、前記ドリフト領域109から前記埋め込み酸化膜200に向けて形成される第1のトレンチと前記エッチング工程でエッチングされた箇所から前記埋め込み酸化膜200に向けて形成される第2のトレンチとを同時に同じ掘削速度で形成し、前記第2のトレンチが前記埋め込み酸化膜200に達した時点で前記第1のトレンチおよび前記第2のトレンチの形成を停止するトレンチ形成工程とを備える、横型半導体装置の製造方法。上記特許文献1に開示されている横型半導体装置は、図10に示すように、P型ボディ層107およびN型ドリフト層109a、109bのうち、P型ボディ層107の下に配置されている埋め込み酸化膜200の厚さを、N型ドリフト層109a、109bの残りの領域の下に配置されている埋め込み酸化膜200の厚さより厚くする。これによって、N型ドリフト層領域109bと比較して、N型ドリフト層領域109aからP型ボディ層107に抜けるホールが少なくなるため、オン抵抗を低減するものである。なお、本説明において、P型ボディ層107側の下に配置されている埋め込み酸化膜200のことを、特にキャリア蓄積用埋め込み酸化膜201と称す。ところで、上記特許文献1に開示されている横型半導体装置は、上述したような方法でオン抵抗を下げているが、製造コストがかかるといった問題がある。つまり、図10に示されるように、埋め込み酸化膜を部分的に厚膜化し、キャリア蓄積用埋め込み酸化膜201を形成することによりオン抵抗の低減を実現している。しかしながら、上記特許文献1に開示されている横型半導体装置を製造しようとすると、キャリア蓄積用埋め込み酸化膜201を有しない横型半導体装置と比べて、当該キャリア蓄積用埋め込み酸化膜201を形成するための工程が別途必要となる。本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、上記特許文献1に開示されている横型半導体装置と比べて、簡易な方法でオン抵抗を、より低減することのできる横型半導体装置およびその製造方法を提供することにある。本発明の第1の局面は、SOISilicononInsulator基板上に構成された横型半導体装置である。上記横型半導体装置は、埋め込み酸化膜200上にボディ領域107と、当該ボディ領域107の側面と接するドリフト領域109とを含む半導体層を備える。また、上記横型半導体装置は、ボディ領域107とドリフト領域109との界面において埋め込み酸化膜200に向けて当該埋め込み酸化膜200に到達しない第1のトレンチを有することを特徴とする。本発明の第2の局面は、上記第1の局面において、第1のトレンチの底部から埋め込み酸化膜200までの距離の値は、埋め込み酸化膜200表面からドリフト領域109表面までの距離の値で示される当該ドリフト領域109の厚さの値より小さいことを特徴とする。本発明の第3の局面は、上記第2の局面において、ボディ領域107内には、埋め込み酸化膜200に到達しないエミッタ領域102が第1のトレンチの側面と接するように形成されている。また、埋め込み酸化膜200表面からエミッタ領域102までの距離は、第1のトレンチの底部から埋め込み酸化膜200までの距離の値より小さいことを特徴とする。本発明の第4の局面は、上記第2の局面において、ドリフト領域109内には、第1のトレンチの底部およびボディ領域107の側面と接するキャリア蓄積層領域114が形成されている。また、キャリア蓄積層領域114の不純物濃度は、ドリフト領域109の不純物濃度より高いことを特徴とする。本発明の第5の局面は、上記第1の局面において、半導体層の表面から予め定められた厚さで突出および埋没されて形成されているLOCOS酸化膜105を貫通し埋め込み酸化膜200に達する第2のトレンチをさらに有する。なお、第1のトレンチは、半導体層においてLOCOS酸化膜105が形成されていない箇所で形成されていることを特徴とする。本発明の第6の局面は、SOISilicononInsulator基板上に構成された横型半導体装置の製造方法である。なお、上記横型半導体装置は、埋め込み酸化膜200とドリフト領域109とを含む半導体層を備える。そして、上記製造方法は、半導体層の表面から予め定められた厚さで突出および埋没されて形成されているLOCOS酸化膜105を予め定められた深さまでエッチングするエッチング工程と、ドリフト領域109から埋め込み酸化膜200に向けて形成される第1のトレンチとエッチング工程でエッチングされた箇所から埋め込み酸化膜200に向けて形成される第2のトレンチとを同時に同じ掘削速度で形成し、第2のトレンチが埋め込み酸化膜200に達した時点で第1のトレンチおよび第2のトレンチの形成を停止するトレンチ形成工程とを備える。上記第1の局面によれば、従来の横型半導体装置と比べて、簡易な方法でオン抵抗を、より低減することのできる横型半導体装置を提供することができる。つまり、従来の横型半導体装置では、P型ボディ層側の下に配置されている埋め込み酸化膜の厚さを、N型ドリフト層の残りの領域の下に配置されている埋め込み酸化膜200の厚さより厚くするキャリア蓄積用埋め込み酸化膜。これによって、N型ドリフト層領域がP型ボディ層に抜けるホールが少なくなるため、オン抵抗を低減するものであった。しかしながら、本発明に係る横型半導体装置は、トレンチゲートにより、ドリフト領域109からメインボディ領域107に正孔が抜けるルートが狭められ、正孔が蓄積することとなり、オン抵抗を低減するものである。つまり、本発明に係る横型半導体装置は、キャリア蓄積用埋め込み酸化膜を必要としない。従って、キャリア蓄積用埋め込み酸化膜を形成する工程より、トレンチを形成する工程の方が安価であるところ、製造コストを削減することができる。また、本発明に係る横型半導体装置は、メインボディ領域107とドリフト領域109との界面おいて、埋め込み酸化膜200に到達しないトレンチ型のゲート構造を採用しているため、ドリフト領域109の厚みを極端に薄くでき、この薄い領域の近傍で、従来の横型半導体装置と比較して、正孔がより蓄積されるため、当該領域の抵抗値を大きく減少させることも可能となる。上記第2の局面によれば、トレンチの底部から埋め込み酸化膜200までの距離の値は、埋め込み酸化膜200表面からドリフト領域109表面までの距離の値で示される当該ドリフト領域109の厚さの値より小さくなっているため、メインボディ領域107に抜ける正孔が少なくなる。これによって、電荷が蓄積されるため抵抗値を減少することが可能となる。上記第3の局面によれば、より多くの電子電流をドリフト領域109に注入することが可能となり、トレードオフ特性を改善することができる。上記第4の局面によれば、ドリフト領域109内には、不純物濃度の高いキャリア蓄積層領域114が形成されているため、正孔がドリフト領域109からメインボディ領域107に抜けにくくなり、キャリア蓄積効果が向上し、トレードオフ特性を改善することができる。上記第5の局面によれば、LOCOS酸化膜105を貫通し埋め込み酸化膜に達するまでの第2のトレンチと、LOCOS酸化膜105が形成されていない箇所で第1のトレンチとを形成するので、例えば、ゲート電極用のトレンチと素子分離電極用のトレンチとを形成する場合のプロセスコストを低減することができる。つまり、LOCOS酸化膜105をエッジングした後、第1のトレンチと第2のトレンチとを形成するために、同時に同じレートでエッチングを開始しても、第2のトレンチが埋め込み酸化膜に到達したときに、第1のトレンチも形成されることとなるので、1つのプロセスで各トレンチを同時に形成することが可能となる。上記第6の局面によれば、上記第1の局面と同様の効果が得られるだけでなく、例えば、ゲート電極用のトレンチと素子分離電極用のトレンチとを1つの工程で形成することができるので、プロセスコストを低減することができる。第1の実施形態[構成]以下、図面を参照しつつ、本発明の第1の実施形態に係る横型IGBTIGBT;InsulatedGateBipolarTransistor、以下、単に横型半導体装置10と称すについて説明する。まず、図面を参照しつつ本発明の第1の実施形態に係る横型半導体装置10の構成を説明する。図1は、本発明の第1の実施形態に係る横型半導体装置10の構成を示す、要部断面図の一例を示した図である。なお、図1においては本実施形態の説明に必要な構成要素を中心に示してある。図1に示すように、本発明の第1の実施形態に係る横型半導体装置10は、SOISilicononInsulator基板を利用して形成されなるものである。具体的には、本発明の第1の実施形態に係る横型半導体装置10は、単結晶シリコン支持基板100と、当該単結晶シリコン支持基板100上に積層した埋め込み酸化膜200と、半導体層300とからなる。なお、図示は省略したが、上記半導体層300表面部は層間絶縁膜層により被覆され、当該層間絶縁膜層の上部には電源電位線等が配置されてもよい。上記単結晶シリコン支持基板100は、例えば、p型の不純物を含む層である。また、当該単結晶シリコン支持基板100の抵抗率は、機械的強度が保たれるような値であることが好ましく、例えば、約1~100mΩcmであることが好ましい。なお、上記単結晶シリコン基板100のことを以下の説明においては、単に支持基板100と称す。上記埋め込み酸化膜200は、酸化シリコンなどの比誘電率が比較的小さい材料を用いて形成されるのが好ましく、積層方向縦方向の厚さは、約3.0μm~5.0μmが好ましい。上記半導体層300は、比較的低濃度のn-型の不純物を含む半導体層であるが、部分的に異なる性質の領域層が形成されている。具体的には、図1に示すように、半導体層300には、コンタクトボディ領域ボディP拡散層と称すこともある101、エミッタ領域エミッタN拡散層と称すこともある102、メインボディ領域ボディP拡散層と称すこともある107、傾斜濃度拡散層110、バッファ領域バッファN拡散層と称すことがある111等が形成されている。上記メインボディ領域107は、半導体層300の表面から裏面に達するように形成されたp型不純物を含む領域層である。上記エミッタ領域102は、半導体層300の主部n-型領域;活性層N-領域109より高濃度のn型不純物を含む領域である。エミッタ領域102は、メインボディ領域107内の半導体層300表面側に形成される。なお、図示は省略したが、エミッタ領域102は、一方の主電極であるエミッタ電極と電気的に接続される。上記コンタクトボディ領域101は、メインボディ領域107より高濃度のp型不純物を含む領域である。コンタクトボディ領域101は、メインボディ領域107内の半導体層300の表面側に形成される。なお、図示は省略したが、コンタクトボディ領域101は、エミッタ電極とオーミック接続される。上記バッファ領域111は、高濃度のn型不純物を含む領域層である。上記コレクタ領域コレクタP拡散層106は、メインボディ領域107より高濃度のp型不純物を含む領域である。なお、図示は省略したが、コレクタ領域106は、他方の主電極であるコレクタ電極と電気的に接続される。上記傾斜濃度拡散層110は、半導体層300内において埋め込み酸化膜200との境界面に形成されている領域層である。なお、傾斜濃度拡散層110は、n型の不純物を含む領域であり、その濃度はドリフト方向に、例えば、8段階に連続または不連続に変化するよう形成されている。より具体的には、傾斜濃度拡散層110の不純物濃度は、エミッタ領域102側からコレクタ領域106側へ向けて増加している。なお、上述したコンタクトボディ領域101、エミッタ領域102、コレクタ領域106、メインボディ領域107、傾斜濃度拡散層110、バッファ領域111は、各々イオン注入等の従来周知の方法で形成されるものとする。上記のようにして構成された半導体層300の上部や周囲には、LOCOSLocalOxidationofSilicon酸化膜105が形成されている。また、上記のようにして構成された半導体層300には、ゲート酸化膜103、ゲートポリ電極104が形成されている。LOCOS酸化膜105は、例えば、ドリフト領域109の表面部に形成された酸化膜である。なお、LOCOS酸化膜105の材料としては、例えば、酸化シリコンが挙げられる。ゲート酸化膜103は、上記ドリフト領域109の一部およびメインボディ領域107の一部と接する酸化膜層である。なお、本発明の第1の実施形態に係る横型半導体装置10においては、図1に示すように、メインボディ領域107とドリフト領域109との界面おいて、埋め込み酸化膜200に到達しないトレンチ型のゲート構造を採用していることに特徴がある。言い換えると、本実施形態に係る横型半導体装置10においては、図1に示すように、メインボディ領域107の下に配置されている埋め込み酸化膜、つまり、上述した特許文献1に記載の横型半導体装置におけるキャリア蓄積用埋め込み酸化膜201図10参照は形成されていない。従って、当該キャリア蓄積用埋め込み酸化膜201を形成する工程を必要としないので簡易な方法で製造でき、製造コストを削減することができる詳細な製造方法は後述。具体的には、上記トレンチ型のゲート構造以下、単にトレンチゲートと称すは、図1に示すように、ゲート酸化膜103およびゲートポリ電極104で構成されている。これによって、ドリフト領域109の厚みT1つまり図1に示す、ゲート部活性層N-厚みT1を小さくすることができる。言い換えると、トレンチゲートにより、ドリフト領域109からメインボディ領域107に正孔が抜けるルートが狭められ、正孔が蓄積することとなり、オン抵抗を低減することができる。そして、従来の横型半導体装置上述した特許文献1に記載の横型半導体装置に比べても、コレクタ-エミッタ間のコレクタブレークダウン耐圧BVCEOを低下させることなく、ターンオフスイッチング時間tfとコレクタ-エミッタ間飽和電圧VCEsatのトレードオフ特性も改善される。ここで、図2および図3を参照して、従来の横型半導体装置具体的には上述した特許文献1に記載の横型半導体装置と、本実施形態に係る横型半導体装置10とを比較しつつ、当該それぞれの横型半導体装置における電子電流の流れについて説明する。図2のaは、従来の横型半導体装置の構成を示す要部断面図の一例を示す図であり、図2のbは、第1の実施形態に係る横型半導体装置10の構成を示す要部断面図の一例を示す図である。なお、説明のため、図2aについては図10、図2のbについては図1と同様の図を再掲した。また、図3のaおよびbは、図2のaおよび図2のbにおいて破線で囲んだ箇所をそれぞれ拡大した図である。なお、後の説明のため、図3において矢印を示した。一般的に、ゲート-エミッタ間電圧VGEが閾値電圧VTより高くなると、ゲート酸化膜103とメインボディ領域107の界面にn型チェネルが形成されて、エミッタ領域102とドリフト領域109とが電気的に導通し、当該ドリフト領域109に電子が流れ込む。この電子が、メインボディ領域107P型、ドリフト領域109バッファ領域111n型、コレクタ領域106P型で構成されるpnp型トランジスタのベース電流として作用し、pnpトランジスタがオンする。なお、エミッタ領域102から電子が供給され、コレクタ領域106から正孔が注入されるので、ドリフト領域109には過剰な電子と正孔が蓄積されることとなる伝導度変調と称される現象。従来の横型半導体装置においては、図2のa、特に図3のaに示すように、キャリア蓄積用埋め込み酸化膜201を形成することにより、メインボディ領域107とドリフト領域109aとの接触面積が小さくなり、正孔がドリフト領域109bからドリフト領域109aへ移動することを妨げることなく、正孔がドリフト領域109aからメインボディ領域107へ移動することを抑制することができる。その結果、ドリフト領域109aにより多くの正孔が蓄積されて、当該ドリフト領域109aの抵抗値を減少させるものである。一方、本発明の第1の実施形態に係る横型半導体装置10においては、図2のb、特に図3のbに示すように、トレンチゲートにより、ドリフト領域109からメインボディ領域107に正孔が抜けるルートが狭められゲート部活性層N-厚みT1、正孔が蓄積することとなり、当該領域の抵抗値を減少させるものである。ここで、図3のaおよびbを参照し、従来の横型半導体装置上述した特許文献1に記載の横型半導体装置と、本実施形態に係る横型半導体装置10における電子電流の流れについて、より具体的に説明する。まず、図2のaに示した従来の横型半導体装置を例に、図2のaの113aで示した領域における電子電流の流れについて説明する。従来の横型半導体装置の場合、ゲートポリ電極104に正電位を印加するとゲート酸化膜103の真下にチャネルが形成され、図3のa破線矢印で示してあるように、ドリフト層領域109aからドリフト層領域109bに電子電流が流れる。なお、このとき、幅Lacが小さすぎると、抵抗値Racが増大してしまうため、一般的には幅Lacは、1.0μm~2.0μm程度が好ましく、通常、この範囲で設計される。また、飽和電流を抑え短絡耐性を向上させるためには、幅Lchは、1.5μm~2.0μm程度が好ましく、一般的に、この範囲で設計され、極端に当該幅Lchを小さくすることはできない。従って、幅113aは、概ね2.5μm~4.0μmとなる幅113a=幅Lch幅Lac。次に、図3のbに示した本発明の第1の実施形態に係る横型半導体装置10について、図3のaの113bで示した領域における電子電流の流れについて説明する。本発明の第1の実施形態に係る横型半導体装置10においては、電子電流の流れは、図3のbの破線矢印に示すようになり、幅Lacを小さくしたとしても抵抗値Rac1、抵抗値Rac2ともに増大しないため、当該幅Lacを0.2μm~0.5μm程度とすることが可能となる。なお、図3のaで示した幅Lchは、図3のbにおいては、幅Lch=幅Lch1幅Lch2で表現できる。また、幅Lch1を約1.0μmとすると、幅Lch2は約0.5μm~1.0μmとなる。従って、幅113bは、概ね0.7μm~1.5μmとなる幅113b=幅Lch2幅Lac。このように、本発明の第1の実施形態に係る横型半導体装置10においては、メインボディ領域107とドリフト領域109との界面おいて、埋め込み酸化膜200に到達しないトレンチ型のゲート構造を採用しているため、ドリフト領域109の厚みT1を薄くでき図1、図2のbのゲート部活性層N-厚みT1、この薄い領域の近傍で、従来の横型半導体装置と比較して、正孔がより蓄積されるため、当該領域の抵抗値を大きく減少させることが可能となる。さらに、上述したように従来の横型半導体装置に比べてセルピッチを縮小幅113a>幅113bすることができるので、コレクタブレークダウン耐圧BVCEOを低下させることなく、ターンオフスイッチング時間tfとコレクタ-エミッタ間飽和電圧VCEsatのトレードオフ特性を改善することができる。なお、本発明の第1の実施形態に係る横型半導体装置10、および後述する第2、3の実施形態に係る横型半導体装置と、従来の横型半導体装置のトレードオフ特性の比較については後述する。[製造方法]次に、図面を参照しつつ、本発明の第1の実施形態に係る横型半導体装置10の製造方法を説明する。図4~図6は、本発明の第1の実施形態に係る横型半導体装置10の製造工程の一例を示した図である。なお、以下の説明は、図4~図6に従来の横型半導体装置具体的には上述した特許文献1に記載の横型半導体装置の製造工程の一例も示しつつ本発明の第1の実施形態に係る横型半導体装置10の製造工程の一例について説明する。さらに、以下の説明において、本発明の第1の実施形態に係る横型半導体装置のことを参照符号を付して横型半導体装置10と記載し、単に横型半導体装置と記載するのは、本発明の第1の実施形態に係る横型半導体装置および従来の横型半導体装置のことを示す。本発明の第1の実施形態に係る横型半導体装置10の製造方法においては、上述したようにメインボディ領域107の下に配置されている埋め込み酸化膜、つまり、従来の横型半導体装置におけるキャリア蓄積用埋め込み酸化膜201図10参照を形成する工程を必要とせず、メインボディ領域107とドリフト領域109との界面おいて、埋め込み酸化膜200に到達しないトレンチ型のゲート構造を採用していることに特徴がある。以下、発明の第1の実施形態に係る横型半導体装置10の製造方法について説明するが、特にこれら上述した特徴について説明する。横型半導体装置は、まず、図4の工程1に示すように、SOISiliconOnInsulatorウェハを使用する。なお、支持基板100は、例えば、p型の不純物を含む。また、当該支持基板100の抵抗率は、機械的強度が保たれるような値であることが好ましく、例えば、約1~100mΩcmであることが好ましい。埋め込み酸化膜200は、酸化シリコンなどの比誘電率が比較的小さい材料を用いて形成されるのが好ましい。なお、積層方向縦方向の厚さは、耐圧が700V程度で約3.0μm~5.0μm、耐圧が2000V程度で約10μm~15μmとする。ドリフト領域109の厚みT2は2.0μm程度であり、注入される不純物リンの濃度は1e15cm3程度である。次に、図4の工程2の説明に進むが、上述したように、横型半導体装置10の製造方法においては、当該工程2を必要としない。つまり、工程2は、具体的には、キャリア蓄積用埋め込み酸化膜201図10参照を形成するための工程である。ここで、図4の工程2について具体的に説明すると、例えば、SIMOXSeparationbyIMplantedOxygen法を応用した場合、まず、ドリフト領域109の表面にレジストを塗布し、高エネルギーで酸素O2のイオンを注入する図4の工程2における酸素イオン注入工程。その後、例えば、熱酸化装置を用いて、約1100°C~1300°C、熱処理することによってキャリア蓄積用埋め込み酸化膜201を得る図4の工程2における熱処理工程。次に、工程3に進んで、ドリフト領域109の表面部に、例えば、酸化シリコンの膜、つまりLOCOS酸化膜105を形成する。なお、ドリフト領域109の表面部から当該ドリフト領域109の内部までの当該LOCOS酸化膜105の深さT3は、約0.3μm~0.5μmにするのが好ましい。図5の工程4の説明に進んで、横型半導体装置10において、ドリフト領域109の表面から埋め込み酸化膜200に向けて、当該埋め込み酸化膜200に到達しないゲート電極用のトレンチTL1、およびLOCOS酸化膜105を貫通して埋め込み酸化膜200に到達する素子分離電極用のトレンチTL2を形成する。ここで、上記工程4について具体的に説明する。より具体的には、図5の工程4は後述する工程4-1および工程4-2を備える。図5に示すように、LOCOS酸化膜105が形成された領域のSi/SiO2界面はアクティブ領域ドリフト領域109表面から深さT3だけ深い位置にある。ここで、まず、上記LOCOS酸化膜105に対してエッチング処理をする。より具体的には、ドリフト領域109表面から深さT3に達するまで上記LOCOS酸化膜105をエッチングする。言い換えると、図5の工程4で示してあるように、LOCOS酸化膜105表面から酸化膜200に向けて、深さT4になるまで当該LOCOS酸化膜105をエッチングする。なお図示は省略したが、この工程を工程4-1と称す。そして、ドリフト領域109の表面上にレジストを塗布し、当該レジスト上に予め定められたピッチで、露光、現像することによりレジストに開口部を形成し、その後、ドライエッチング等により埋め込み酸化膜200に向けて、トレンチTL1とトレンチTL2とを形成する。なお、トレンチTL1とトレンチTL2との形成は同時に開始し、掘削速度掘削レート、エッチングレートは同じとする。つまり、トレンチTL1はドリフト領域109の表面から埋め込み酸化膜200に向けて例えばエッチングすることにより形成され、トレンチTL2はドリフト領域109の表面から深さT3ほど深い位置上記工程4-1でエッチングした箇所から埋め込み酸化膜200に向けて例えばエッチングすることにより形成される。その後、トレンチTL2が埋め込み酸化膜200に達した時点で、上述したトレンチTL1とトレンチTL2とを形成するためのエッチングを終了する。なお図示は省略したが、この工程を工程4-2と称す。つまり、厚さT1と深さT3とを同じとした場合、LOCOS酸化膜105をエッジングした後、トレンチTL1とトレンチTL2とを形成するために、同時に同じレートでエッチングを開始したとする。そして、トレンチTL2が埋め込み酸化膜200に到達した時点でトレンチTL1およびトレンチTL2の形成を停止する。これによって、トレンチTL2が埋め込み酸化膜200に達した時点で、埋め込み酸化膜200に到達しないゲート部活性層N-厚みT1を残したトレンチTL1が形成されることとなるので、トレンチTL1とトレンチTL2とを同時に形成することが可能となる。なお、上記工程4-1は請求項6に記載のエッチング工程の一例に、上記工程4-2は請求項6に記載のトレンチ形成工程の一例に、それぞれ相当する。次に、工程5において各種拡散層傾斜濃度拡散層110、バッファ領域111を一般的なイオン注入法により形成する。なお、傾斜濃度拡散層110における不純物の濃度は、例えば、8段階の濃度分布を有する。次に、工程6において、具体的には、例えば、熱酸化処理等を行うことによりゲート酸化膜103を形成する。また、当該工程6においては、ゲート電極用のトレンチTL1の側壁の酸化だけではなく、素子分離電極用のトレンチTL2の側壁の酸化も兼ねる。なお、素子分離電極用のトレンチTL2の側壁の酸化膜の厚みは、ゲート電極用のトレンチTL1の側壁の酸化膜の厚みとなる。そのため、素子分離において高耐圧が必要な場合は、トレンチを複数本用意することで素子分離が可能となるが、横型半導体装置10においては、素子分離電極用のトレンチTL2が、メインボディ領域107の中に形成されており、当該メインボディ領域107は低電位となるため1本のトレンチで充分である。次に、工程7において、例えば、トレンチTL1およびトレンチTL2の埋め込み性が良好となるように、CVDChemicalVaporDeposition法等により、当該各トレンチ内にSi単結晶を堆積、成長させる。これによって、当該各トレンチそれぞれ同時にSi単結晶は埋め込まれる。図6の工程8の説明に進んで、上記工程7において堆積されたSi単結晶をパターニングした後エッチングする。これによって、ゲートポリ電極104およびトレンチポリ電極112が形成される。そして、工程9において、イオン注入によりコンタクトボディ領域101、エミッタ領域エミッタN拡散層102、コレクタ領域コレクタP拡散層106を形成する。なお、説明は省略するが、以上説明した工程9の後、配線工程等を経て、第1の実施形態に係る横型半導体装置10は製造される。このように、横型半導体装置10においては、従来の横型半導体装置に比べて、キャリア蓄積用埋め込み酸化膜201を形成する工程を必要としないので簡易な方法で製造でき、製造コストを削減することができる。具体的には、従来の横型半導体装置は、P型ボディ層107およびN型ドリフト層109a、109bのうち、P型ボディ層107側の下に配置されている埋め込み酸化膜200の厚さを、N型ドリフト層109a、109bの残りの領域の下に配置されている埋め込み酸化膜200の厚さより厚くするキャリア蓄積用埋め込み酸化膜201。これによって、N型ドリフト層領域109bと比較して、N型ドリフト層領域109aがP型ボディ層107に抜けるホールが少なくなるため、オン抵抗を低減するものである図10参照。一方、横型半導体装置10は、トレンチTL1により、ドリフト領域109からメインボディ領域107に正孔が抜けるルートが狭められ、正孔が蓄積することとなり、オン抵抗を低減するものである図1参照。つまり、横型半導体装置において、キャリア蓄積用埋め込み酸化膜201を形成する工程より、トレンチを形成する工程の方が安価であるところ、本実施形態に係る横型半導体装置10は、キャリア蓄積用埋め込み酸化膜201を形成する工程を必要としないので製造コストを削減することができ、従来の横型半導体装置と比べて、簡易な方法でオン抵抗を低減することができる。第2の実施形態次に、本発明の第2の実施形態に係る横型半導体装置20について説明する。なお、以下の第2の実施形態に係る横型半導体装置20については、上述した第1の実施形態に係る横型半導体装置10と異なる点についてのみ説明する。図7は、第2の実施形態に係る横型半導体装置20の構成を示す要部断面図の一例を示す図である。図7に示すように、第2の実施形態に係る横型半導体装置20において、上述した第1の実施形態に係る横型半導体装置10と異なる点は、エミッタ領域エミッタN拡散層と称すこともある102が、埋め込み酸化膜200に向けて、より深部まで形成されている点である。より具体的には、埋め込み酸化膜200表面から上記エミッタ領域102までの距離は、トレンチTL1の底部から埋め込み酸化膜200までの距離厚さT1より小さくなるように形成されている。これによって、第2の実施形態に係る横型半導体装置20においては、図3で示したLch2のみのチャネルとすることができ、上述した第1の実施形態に係る横型半導体装置10に対してチャネル長を短くすることができる。その結果、第1の実施形態に係る横型半導体装置10より、より多くの電子電流をドリフト領域109に注入することが可能となり、従来の横型半導体装置と比較しても勿論のこと、第1の実施形態に係る横型半導体装置10より、トレードオフ特性を改善することができる詳細は後述。なお、上述したようなエミッタ領域102は、例えば、図6で示した第1の実施形態に係る横型半導体装置10の製造方法の工程9におけるエミッタ領域102の当該エミッタ領域102とトレンチTL1とが交わるようなパターニングに変更することによって得られる。第3の実施形態次に、本発明の第3の実施形態に係る横型半導体装置30について説明する。なお、以下の第3の実施形態に係る横型半導体装置30についても、上述した第1の実施形態に係る横型半導体装置10と異なる点についてのみ説明する。図8は、第3の実施形態に係る横型半導体装置30の構成を示す要部断面図の一例を示す図である。図8に示すように、第3の実施形態に係る横型半導体装置30において、上述した第1の実施形態に係る横型半導体装置10と異なる点は、当該第1の実施形態に係る横型半導体装置10の構成において、キャリア蓄積層領域キャリア蓄積用N層114を追加した点である。これによって、第1の実施形態に係る横型半導体装置10と比較して、正孔がドリフト領域109からメインボディ領域107に抜けにくくなり、キャリア蓄積効果が向上する。その結果、上述した第2の実施形態に係る横型半導体装置20と比較すると、トレードオフ特性をさらに改善することができる詳細は後述。また、上述したキャリア蓄積層領域114は、例えば、図5で示した第1の実施形態に係る横型半導体装置10の製造方法の工程5において、キャリア蓄積層領域114を形成するためのイオン注入を行えばよい。なお、キャリア蓄積層領域114を形成する場合、当該キャリア蓄積層領域114の不純物濃度は高濃度で、幅は広いことが好ましい。具体的には、例えば、700V程度のブレークダウン耐圧が必要な場合、幅は約1.0μm、不純物濃度は1~3e17cm3程度が好適である。次に、上述した第1~第3にそれぞれに係る横型半導体装置と、従来の横型半導体装置とのトレードオフ特性を図9に示し比較する。図9は、各実施形態に係る横型半導体装置および従来の横型半導体装置のコレクタ-エミッタ間飽和電圧VCEsat-ターンオフスイッチング時間tf特性を示す図である。図9において、横軸はVCEsatを任意単位ArbitraryUnit:A.Uで示しており、縦軸はtfを任意単位で示している。各実施形態に係る横型半導体装置のトレードオフ特性はそれぞれ実線によって示し、従来の横型半導体装置のトレードオフ特性は破線によって示した。まず、図9に示すように、第1の実施形態に係る横型半導体装置10は、従来の横型半導体装置に比べてtfとVCEsatとのトレードオフ特性が大きく改善されていることが分かる。また、第2の実施形態に係る横型半導体装置20は、第1の実施形態に係る横型半導体装置10と比べてtfとVCEsatとのトレードオフ特性が改善されていることが分かる。さらに、第3の実施形態に係る横型半導体装置30は、第2の実施形態に係る横型半導体装置20と比べてtfとVCEsatとのトレードオフ特性が改善されていることが分かる。上記実施形態で説明した態様は、単に具体例を示すものであり、本願発明の技術的範囲を何ら限定するものではない。よって、本願の効果を奏する範囲において、任意の構成を採用することが可能である。