"窒化物半導体を含むn形半導体層と、窒化物半導体を含むp形半導体層と、前記n形半導体層と前記p形半導体層との間に設けられ、InbGa1-bN0≦b<1を含み、層厚tbナノメートルを有する障壁層と、前記障壁層と積層され、InwGa1-wN0<w<1、b<wを含み、層厚twナノメートルを有する井戸層と、を含む発光部と、前記発光部と前記n形半導体層との間に設けられ、InxGa1-xN0≦x<1を含み、層厚txナノメートルを有する第1層と、前記第1層と積層され、InyGa1-yN0<y<1、x<y<wを含み、層厚tyナノメートルを有する第2層と、を含む積層体と、を備え、前記発光部の平均In組成比をw×twb×tb/twtbとし、前記積層体の平均In組成比をx×txy×ty/txtyとしたとき、前記積層体の前記平均In組成比は、前記発光部の前記平均In組成比の0.4倍よりも高く0.7倍以下であり、前記障壁層の前記層厚tbは、10ナノメートル以下であり、前記積層体において前記第1層と前記第2層とが交互に30ペア以上設けられたことを特徴とする半導体発光素子。前記積層体の厚さは、前記発光部の厚さ以上であることを特徴とする請求項1記載の半導体発光素子。前記障壁層は複数設けられ、前記複数の障壁層は互いに積層され、前記井戸層は複数設けられ、前記複数の井戸層のそれぞれは、前記複数の障壁層のそれぞれの間に配置されることを特徴とする請求項1または2に記載の半導体発光素子。前記第1層の厚さは、1ナノメートルよりも厚く3ナノメートルよりも薄く、前記第2層の厚さは、0ナノメートルよりも厚く2ナノメートルよりも薄いことを特徴とする請求項1~3のいずれか1つに記載の半導体発光素子。前記第2層の厚さは、1ナノメートル以上で1.5ナノメートル以下であることを特徴とする請求項4記載の半導体発光素子。基板の上に、窒化物半導体を含むn形半導体層を形成する工程と、前記n形半導体層の上に、第1層と第2層と含む積層体を形成する工程と、前記積層体の上に、障壁層と井戸層とを含む発光部を形成する工程と、前記発光部の上にp形半導体層を形成する工程と、を備え、前記積層体を形成する前記工程は、前記n形半導体層の上に、InxGa1-xN0≦x<1を含む前記第1層を層厚txナノメートルの厚さで形成する工程と、前記第1層の上に、InyGa1-yN0<y<1、x<yを含む前記第2層を、層厚tyナノメートルの厚さで形成する工程と、を含み、前記発光部を形成する前記工程は、前記積層体の上に、InbGa1-bN0≦b<1、b<wを含む前記障壁層を、10ナノメートル以下の値の層厚tbナノメートルで形成する工程と、前記障壁層の上に、InwGa1-wN0<w<1、y<wを含む前記井戸層を層厚twナノメートルの厚さで形成する工程と、を含み、前記積層体を形成する前記工程及び前記発光部を形成する前記工程の少なくともいずれかは、前記積層体の平均In組成比をx×txy×ty/txtyとし、前記発光部の平均In組成比をw×twb×tb/twtbとしたとき、前記積層体の平均In組成比を、前記発光部の平均In組成比の0.4倍よりも高く0.7倍以下になるように実施され、前記積層体において前記第1層と前記第2層とを交互に30ペア以上設けるように実施されることを特徴とする半導体発光素子の製造方法。前記第1層の厚さを、1ナノメートルよりも厚く3ナノメートルよりも薄くなるように実施され、前記第2層の厚さを、0ナノメートルよりも厚く2ナノメートルよりも薄いなるように実施されることを特徴とする請求項6記載の半導体発光素子の製造方法。前記第2層の厚さを、1ナノメートル以上で1.5ナノメートル以下になるように実施される請求項7記載の半導体発光素子の製造方法。本発明は、発光効率を向上し、駆動電圧を低減した半導体発光素子及びその製造方法を提供する。本発明の一態様によれば、窒化物半導体を含むn形半導体層と、窒化物半導体を含むp形半導体層と、前記n形半導体層と前記p形半導体層との間に設けられ、InbGa1-bN0≦b<1を含み、層厚tbナノメートルを有する障壁層と、前記障壁層と積層され、InwGa1-wN0<w<1、b<wを含み、層厚twナノメートルを有する井戸層と、を含む発光部と、前記発光部と前記n形半導体層との間に設けられ、InxGa1-xN0≦x<1を含み、層厚txナノメートルを有する第1層と、前記第1層と積層され、InyGa1-yN0<y<1、x<y<wを含み、層厚tyナノメートルを有する第2層と、を含む積層体と、を備え、前記発光部の平均In組成比をw×twb×tb/twtbとし、前記積層体の平均In組成比をx×txy×ty/txtyとしたとき、前記積層体の前記平均In組成比は、前記発光部の前記平均In組成比の0.4倍よりも高く0.7倍以下であり、前記障壁層の前記層厚tbは、10ナノメートル以下であり、前記積層体において前記第1層と前記第2層とが交互に30ペア以上設けられたことを特徴とする半導体発光素子が提供される。また、本発明の他の一態様によれば、基板の上に、窒化物半導体を含むn形半導体層を形成する工程と、前記n形半導体層の上に、第1層と第2層と含む積層体を形成する工程と、前記積層体の上に、障壁層と井戸層とを含む発光部を形成する工程と、前記発光部の上にp形半導体層を形成する工程と、を備え、前記積層体を形成する前記工程は、前記n形半導体層の上に、InxGa1-xN0≦x<1を含む前記第1層を層厚txナノメートルの厚さで形成する工程と、前記第1層の上に、InyGa1-yN0<y<1、x<yを含む前記第2層を、層厚tyナノメートルの厚さで形成する工程と、を含み、前記発光部を形成する前記工程は、前記積層体の上に、InbGa1-bN0≦b<1、b<wを含む前記障壁層を、10ナノメートル以下の値の層厚tbナノメートルで形成する工程と、前記障壁層の上に、InwGa1-wN0<w<1、y<wを含む前記井戸層を層厚twナノメートルの厚さで形成する工程と、を含み、前記積層体を形成する前記工程及び前記発光部を形成する前記工程の少なくともいずれかは、前記積層体の平均In組成比をx×txy×ty/txtyとし、前記発光部の平均In組成比をw×twb×tb/twtbとしたとき、前記積層体の平均In組成比を、前記発光部の平均In組成比の0.4倍よりも高く0.7倍以下になるように実施され、前記積層体において前記第1層と前記第2層とを交互に30ペア以上設けるように実施されることを特徴とする半導体発光素子の製造方法が提供される。本発明によれば、発光効率を向上し、駆動電圧を低減した半導体発光素子及びその製造方法が提供される。以下、本発明の実施の形態を図に基づき説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。第1の実施の形態図1は、第1の実施の形態に係る半導体発光素子の一部の構成を例示する模式的断面図である。図2は、第1の実施の形態に係る半導体発光素子の構成を例示する模式的断面図である。図2に表したように、本実施の形態に係る半導体発光素子110は、n形半導体層20と、p形半導体層50と、n形半導体層20とp形半導体層50との間に設けられた発光部40と、発光部40とn形半導体層20との間に設けられた積層体30と、を備える。n形半導体層20及びp形半導体層50は、窒化物半導体を含む。発光部40は、例えば活性層である。積層体30は、例えば超格子層である。半導体発光素子110においては、例えばサファイヤからなる基板10の主面例えばC面に、例えばバッファ層11が設けられ、その上に、例えばアンドープのGaN下地層21と、n形GaNコンタクト層22と、が設けられる。n形GaNコンタクト層22は、n形半導体層20に含まれる。なお、GaN下地層21は、便宜的にn形半導体層20に含まれるものとしても良い。n形GaNコンタクト層22の上には、積層体30が設けられている。積層体30においては、例えば、第1層31と、第2層32と、が交互に積層されている。第1層31及び第2層32の詳しい構成については後述する。積層体30の上には、発光部40活性層が設けられている。発光部40は、例えば多重量子井戸MQW:MultipleQuantumWell構造を有する。すなわち、発光部40は、複数の障壁層41及び複数の井戸層42が、交互に繰り返し積層された構造を含んでいる。障壁層41及び井戸層42の詳しい構成については後述する。発光部40の上には、p形AlGaN層51、p形の例えばMgドープGaN層52、及び、p形GaNコンタクト層53が、この順に設けられている。なお、p形AlGaN層51は、電子オーバーフロー防止層の機能を有する。p形AlGaN層51、MgドープGaN層52及びp形GaNコンタクト層53は、p形半導体層50に含まれる。また、p形GaNコンタクト層53の上には、透明電極60が設けられている。そして、n形半導体層20であるn形GaNコンタクト層22の一部、ならびに、その一部に対応する積層体30、発光部40及びp形半導体層50が除去され、n形GaNコンタクト層22の上にn側電極70が設けられる。n側電極70には、例えばTi/Pt/Auの積層構造が用いられる。一方、透明電極60の上には、p側電極80が設けられる。このように、本実施形態に係る本具体例の半導体発光素子110は、発光ダイオードLED:LightEmittingDiodeである。図1に表したように、発光部40は、障壁層41と、障壁層41と積層された井戸層42と、を有する。本具体例では、障壁層41は複数設けられ、また、井戸層42は複数設けられる。そして、複数の障壁層41のそれぞれの間に、井戸層42のそれぞれが設けられる。障壁層41及び井戸層42は、窒化物半導体を含む。井戸層42には、Inを含む窒化物半導体が用いられる。障壁層41のバンドギャップエネルギーは、井戸層42よりも大きい。障壁層41は、InbGa1-bN0≦b<1を含む。障壁層41の厚さは、層厚tbナノメートルである。一方、井戸層42は、InwGa1-wN0<w<1を含む。井戸層42の厚さは、層厚twナノメートルである。ここで、井戸層42のIn組成比wは、障壁層41におけるIn組成比bよりも高い。すなわち、b<wである。障壁層41のIn組成比bは0でも良く、例えば障壁層41は、GaNでも良い。一方、井戸層42のIn組成比wは0よりも高く、井戸層42は、InGaNを含む。障壁層41がInを含む場合、障壁層41におけるInの組成比bは、井戸層42におけるInの組成比wよりも低い。これにより、井戸層42におけるバンドギャップエネルギーは、障壁層41におけるバンドギャップエネルギーよりも小さくなる。なお、障壁層41及び井戸層42は、微量のAl等を含んでも良い。本具体例では、複数の障壁層41と、複数の井戸層42と、が設けられているが、まず、説明を簡単にするために、複数の障壁層41のそれぞれにおけるIn組成比bは互いに同じであり、複数の障壁層41の厚さも互いに同じである場合として説明する。同様に、複数の井戸層42のそれぞれにおけるIn組成比wは互いに同じであり、複数の井戸層42の厚さも互いに同じであるとして説明する。一方、図1に表したように、積層体30は、第1層31と、第2層32と、を有する。積層体30は、第1層31及び第2層32が、交互に積層された構造を有している。なお、積層体30は、第1層31及び第2層32が少なくとも1組積層された構造体であればよい。第1層31は、InxGa1-xN0≦x<1を含む。第1層31の厚さは、層厚txナノメートルである。一方、第2層32は、InyGa1-yN0<y≦1を含む。第2層32の厚さは、層厚tyナノメートルである。本具体例では、複数の第1層31と、複数の井戸層32と、が設けられているが、まず、説明を簡単にするために、複数の第1層31のそれぞれにおけるIn組成比xは互いに同じであり、複数の第1層31の厚さも互いに同じである場合として説明する。同様に、複数の第2層32のそれぞれにおけるIn組成比yは互いに同じであり、複数の第2層32の厚さも互いに同じであるとして説明する。ここで、第2層32のIn組成比yは、第1層31におけるIn組成比xよりも高い。すなわち、x<yである。第1層31のIn組成比xは0でも良く、例えば第1層31は、GaNとすることができる。一方、第2層32のIn組成比yは0よりも高く、第2層32は、InGaNを含む。ここで、第2層32におけるIn組成比yは、井戸層42におけるIn組成比wよりも低い。すなわち、y<wである。従って、第1層31におけるIn組成比xも、井戸層42におけるIn組成比wよりも低い。すなわちx<wである。このようにすることにより、発光部40から放出された光の第1層31及び第2層32での吸収が抑制され、光取り出し効率が向上する。すなわち、発光効率が向上する。すなわち、上記の障壁層41、井戸層42、第1層31及び第2層32に関するIn組成比は、b<w、及び、x<y<wが満たされる。さらに、障壁層41におけるIn組成比bと、第1層31におけるIn組成比xと、は、後述する平均In組成比が後述する関係を満たせば、任意である。本実施形態に係る半導体発光素子110においては、障壁層41の層厚tbは、10ナノメートルnm以下と薄くする。これにより、半導体発光素子110の駆動電圧は、実用上要求されている程度に低下する。一方、半導体発光素子110においては、積層体30における積層体平均In組成pは、発光部40における発光部平均In組成比qの0.4倍よりも高くする。これにより、井戸層42に加わる歪みを抑制し、結晶性を向上し、またピエゾ電界の影響を抑制し、発光効率を向上できる。すなわち、低駆動電圧と同時に高発光効率が実現できる。ここで、発光部40の発光部平均In組成比qは、次のように定義される。井戸層42が、InwGa1-wNを含み、層厚twナノメートルを有し、障壁層41が、InbGa1-bNを含み、層厚tbナノメートルを有するとき、発光部平均In組成比qは、w×twb×tb/twtbと定義される。積層体30の積層体平均In組成比pは、次のように定義される。第1層31が、InxGa1-xNを含み、層厚txナノメートルを有し、第2層32が、InyGa1-yNを含み、層厚tyナノメートルを有するとき、積層体平均In組成比pは、x×txy×ty/txtyと定義される。このような発光部40及び積層体30を有する半導体発光素子110においては、このような発光部40及び積層体30を有していない場合に比べ、発光部40に印加される格子歪みが低減される。これにより、半導体発光素子110では、高発光効率化と、低駆動電圧と、が達成される。一般に、InGaNを用いた井戸層42においては、格子定数差により、格子歪みが発生し易く、結晶欠陥が発生しやすくなり、また、格子歪みによるピエゾ電界によってバンドエネルギーが変調され、発光効率が低下し易い。そして、駆動電圧を低下させるために、障壁層41の厚さを薄くした場合には、結晶性が悪化し易くなると同時に、井戸層42に印加される上記の歪みも大きくなり、その結果、発光効率の向上がさらに妨げられる。一方、本実施形態に係る半導体発光素子110においては、発光部40とn形半導体層20との間に積層体30を挿入し、積層体30の平均In組成比pを、発光部40の発光部平均In組成比qの0.4倍よりも高く設定することで、上記の歪みを緩和し、駆動電圧を低下させるために障壁層41を薄く設定した場合においても、高い発光効率を実現できる。積層体30の平均In組成比pが、発光部40の平均In組成比qの0.4倍以下になると、上記の歪みを緩和する効果が十分に得られないことがある。なお、積層体30の平均In組成比pと、発光部40の発光部平均In組成比qと、が同じ場合は、発光部40で発光した光がn形半導体層20の側に向かう際に、光が積層体30の第1層31及び第2層32において吸収される。このため、本実施の形態においては、平均In組成比pは、平均In組成比qよりも低く設定される。これにより、上記の吸収を抑制でき、発光効率を高くできる。一般に、障壁層41の層厚tbが薄くなると駆動電圧を低下させることができると考えられている。しかし、障壁層41の層厚tbが薄くなると、発光部40の結晶性が劣化する傾向がある。例えば、障壁層41の層厚tbが10nm以下では、発光部40の結晶性の影響によって発光効率の低下を招く可能性がある。本発明者は、実験の結果、障壁層41の層厚tbを10nm以下にして駆動電圧の低減を図りつつ、発光効率をも向上できる上記の条件を見いだした。以下、上記のような条件を見いだす基となった実験結果について説明する。この実験では、発光部40の構成障壁層41の厚さやIn組成比、井戸層42の厚さやIn組成比及び積層体30の構成第1層31の厚さやIn組成比、第2層32の厚さやIn組成比を変えて半導体発光素子を作製し、駆動電圧Vf及び光出力Poを評価した。第1の実験第1の実験では、以下のようにして、半導体発光素子の試料を作製した。まず、有機洗浄、酸洗浄した例えばC面サファイヤの基板10を、MOCVD装置の反応炉に導入し、反応炉のサセプタ上で約1100°Cに加熱した。これにより、基板10の表面の酸化膜が除去される。次に、基板10の主面C面の上に、30nmの厚さでバッファ層11を成長させた。さらに、バッファ層11の上に、3マイクロメートルμmの厚さでアンドープのGaN下地層21を成長させた。さらに、GaN下地層21の上に、2μmの厚さで、SiドープのGaNによるn形GaNコンタクト層22を成長させた。次に、n形GaNコンタクト層22の上に、InxGa1-xNである第1層31と、InyGa1-yNである第2層32と、を交互に30周期積層し、積層体30を形成した。ここで、第1層31のInの組成比xは0とし、厚さは1nmとした。そして、第2層32におけるInの組成比yは、0.08とし、厚さは2.5nmとした。次に、積層体30の上に、障壁層41と井戸層42とを交互に8周期積層した。本実験では、障壁層41におけるInの組成比bは0とし、井戸層42におけるInの組成比wを0.15とした。そして、障壁層41の層厚は、5nm、10nm及び20nmの3種類で変えた。一方、井戸層42の厚さは、2.5nmで一定とした。これらの試料を試料x1、試料x2及び試料x3とする。すなわち、試料x1、x1及びx3における障壁層41の厚さは、それぞれ、5nm、10nm及び20nmである。また、最後の井戸層42の上には、最終の障壁層41として、試料x1、x2及びx3のいずれの場合も、5nmの層厚のGaNの障壁層41を成長させた。さらに、この障壁層41の上に、Alの組成比が0.003で5nmの層厚のAlGaN層を成長させ、この後、Alの組成比が0.1で5nmの層厚のMgドープAlGaN層51と、80nmの層厚のMgドープp形GaN層52、及び、10nm程度の層厚の高濃度MgドープGaN層53をそれぞれ積層した。この後、上記の結晶が成長された基板10を、MOCVD装置の反応炉から取り出した。次に、上記の多層膜構造の一部をn形GaNコンタクト層22の途中までドライエッチングして露出させ、この上に、Ti/Pt/Auのn側電極70を形成した。また、高濃度MgドープGaN層53の表面上に、ITOIndiumTinOxideである透明電極60を形成し、その一部に、例えば直径80μmのNi/Auによるp側電極80を形成した。このようにして、試料x1~x3が作製された。なお、このようにして作製された試料x1~x3の半導体発光素子は、450nmの主波長で発光する青色LEDである。図3は、半導体発光素子に関する実験結果を例示するグラフ図である。すなわち、図3は、障壁層41の層厚を変化させた試料x1~x3における駆動電圧Vfの変化を例示している。図3において、横軸は障壁層41の層厚tbnmであり、縦軸は半導体発光素子の駆動電圧Vfである。なお、駆動電圧Vfは、障壁層41の層厚tbが10nmのときの駆動電圧を1とした相対値で表示されている。図3に示したように、障壁層41の層厚tbnmが薄くなるほど、半導体発光素子の駆動電圧Vfが下がる。そして、実用的に適切な駆動電圧Vfの観点から、障壁層41の層厚tbは、10nm以下が望ましい。なお、より望ましくは、障壁層41の層厚tbは、5nm以下が望ましい。第2の実験第2の実験では、積層体30の平均In組成比pと、発光部40の平均In組成比qと、の比率であるp/qを変化させた。具体的には、第1の実験と同様に、障壁層41におけるInの組成比bは0とし、井戸層42におけるInの組成比wを0.1とした。そして、障壁層41の層厚は5nmとし、井戸層42の厚さは、2.5nmとした。そして、第1の実験と同様に、積層体30の第1層31のInの組成比xを0とし、厚さを1nmとし、積層数を30ペアとし、第2層32の厚さを2.5nmとした。そして、第2層32におけるInの組成比yを、0.04及び0.08と変えた。また、積層体30を設けない試料を作製した。積層体を設けない試料を試料y1とし、第2層32におけるInの組成比yが0.04である試料を試料y2とし、第2層32におけるInの組成比yが0.08である試料を試料y3とした。試料y1においては、p/qは0であり、試料y2においては、p/qは0.25であり、試料y3においてはp/qは0.5となる。なお、試料y1、y2及び試料y3は、400nmの主波長で発光する近紫外LEDである。図4及び図5は、半導体発光素子に関する実験結果を例示するグラフ図である。すなわち、図4は、試料y1、y2及びy3における半導体発光素子の駆動電圧Vfの変化を例示している。図4において、横軸はp/qであり、縦軸は半導体発光素子の駆動電圧Vfである。なお、縦軸は、相対値である。図5は、試料y1、y2及びy3における半導体発光素子の光出力Poの変化を例示している。図5において、横軸はp/qであり、縦軸は半導体発光素子の光出力PoミリワットmWである。なお、縦軸は、相対値である。図4に表したように、p/qが高くなるほど半導体発光素子の駆動電圧Vfが低下する。すなわち、p/qが0.4を超えると、駆動電圧Vfの低下がより顕著になる。一方、図5に表したように、p/qが高くなるほど半導体発光素子の光出力Poが高くなる。すなわち、p/qが0.4を超えると、光出力Poが大幅に上昇する。図4及び図5から、駆動電圧Vfの低減、及び、光出力Poの増大、の両方の観点で、p/qが高いことが望ましいことが分かった。そして、実用的な観点から、p/qは0.4よりも高いことが望ましい。第3の実験第3の実験では、井戸層42におけるIn組成比wを0.15として、積層体30の平均In組成比pと、発光部40の平均In組成比qと、の比率であるp/qを変化させた。具体的には、障壁層41におけるInの組成比bを0とし、障壁層41の層厚を5nmとした。一方、井戸層42におけるInの組成比wを0.15とし、井戸層42の厚さを、2.5nmとした。また、積層体30の第1層31のInの組成比xを0とし、第2層32における厚さを2.5nmとした。そして、第2層32におけるIn組成比y、または第1層31の層厚txを変えて、p/qの異なる7種類の試料群zを作製した。なお、積層体30の厚さSallについて、ほぼ一定105nm程度になるよう調整した。試料群zは、450nmの主波長で発光する青色LEDである。図6及び図7は、半導体発光素子に関する実験結果を例示するグラフ図である。図6は、試料群zにおける半導体発光素子の駆動電圧Vfの変化を例示している。図6において、横軸はp/qであり、縦軸は半導体発光素子の駆動電圧Vfである。なお、縦軸は、相対値である。図7は、試料群zにおける半導体発光素子の光出力Poの変化を例示している。同図において、横軸はp/q、縦軸は半導体発光素子の光出力PoミリワットmWである。なお、縦軸は、相対値である。図6に表したように、近紫外LEDの場合も、p/qが0.4を超えて高くなるほど半導体発光素子の駆動電圧Vfが低下する。また、図7に表したように、試料群zでは、p/qが変化しても、大きい光出力Poをほぼ維持している。すなわち、p/qが0.4よりも高いと、良好な光出力が得られる。以上のように、障壁層41の層厚tbが小さいと駆動電圧Vfは低下する。実用的な観点から障壁層41の層厚tbは、10nm以下が望ましい。また、p/qが高いと駆動電圧Vfが低下し、光出力Poが上昇する。特に、p/qが0.4よりも高いと、駆動電圧Vfの低減と光出力Poの上昇が顕著になる。窒化物半導体を用いた半導体発光素子においては、井戸層42量子井戸層としてInGaNが用いられる。このような半導体発光素子においては、結晶成長に用いる基板や、積層される種々の半導体層例えばGaN層などと、InGaNを含む井戸層42との間で、格子定数差が大きく、井戸層42に格子歪みが発生し易い。また、井戸層42と障壁層41との間においてもIn組成比が均一であるため、歪みが増強される。そして、井戸層42と障壁層41とが多数積層されると、この歪みが蓄積されて大きくなり、井戸層42に印加される格子歪みも大きくなる。井戸層42に格子歪みが過度に加わると、格子緩和による欠陥が発生しやすくなる。また、c軸成長した六方晶系の窒化物半導体にc軸方向の歪みが発生すると、ピエゾ電界によって活性層のバンド構造が変調され、発光効率の低下につながる。一方、駆動電圧を低下させるために、障壁層41の厚さを薄くした場合には、結晶性が悪化すると同時に、井戸層42に印加される上記の歪みも大きくなり、その結果、発光効率の向上をさらに妨げる傾向になる。これに対し、上記の第1の実験~第3の実験結果から、障壁層41の厚さが、10nm以下で、例えば5nmであっても、p/qを0.4よりも高く設定することで、駆動電圧Vfを低減させつつ、光出力Poを上昇させることができる。すなわち、発光部40とn形半導体層20との間に積層体30を挿入し、積層体30の積層体平均In組成比pを、発光部40の発光部平均In組成比qの0.4倍よりも高く設定することで、発光部40に加わる歪みを緩和させ、結晶性の改善の十分に図ることができる。これにより、障壁層41の層厚を薄くした場合でも、発光部40の十分な結晶性によって、発光効率を向上させつつ、駆動電圧の低下を達成できる。なお、発光部40と積層体30とにおける平均In組成比に着目している例は現在までになく、上記の実験の結果の解析の過程で、平均In組成比の発光部40と積層体30との比p/qに着目することにより、駆動電圧Vfの低減と光出力Poの上昇とを同時に実現できる手法が見出された。なお、一般に、窒化物半導体を含む積層体30では、例えば、第1層31におけるIn組成比xを0.03、層厚txを2.5nm、第2層におけるIn組成比yを0、層厚tyを2.5nmとしている。また、積層体30の厚さSallは、例えば50nmである。また、発光部40では、例えば、障壁層41におけるIn組成比bを0、層厚tbを20nm、井戸層42におけるIn組成比wを0.4、層厚twを3nmとしている。また、発光部40の厚さTallは、例えば112nmである。この場合は、p/qは0.34である。この場合には、図4~図7に関して説明したように、p/qが0.4よりも高いときに比べて、駆動電圧Vfの低減と、光出力Poの上昇の効果が、小さい。なお、この条件の場合には、Sall/Tallは、0.45である。第4の実験第4の実験では、井戸層42におけるIn組成比wを0.15として、積層体30の厚さSallと、発光部40の厚さTallと、の比率を変化させた。具体的には、障壁層41におけるInの組成比bを0とし、障壁層41の層厚を10nmとした。一方、井戸層42におけるInの組成比wを0.15とし、井戸層42の厚さを、2.5nmとした。そして、積層体30の第1層31のInの組成比xを0とし、厚さを1nmとし、第2層32におけるInの組成比yを、0.08とし、厚さを2.5nmとした。そして、井戸層42の積層数を固定し、積層体30の積層数を変えて、積層体30の厚さSallと、発光部40の厚さTallと、の比率R=Sall/Tallの異なる3種類の試料x11、x12及びx13を作製した。なお、試料x11、x12及びx13は、450nmの主波長で発光する青色LEDである。すなわち、試料x11においては、層厚比Sall/Tallは0.7であり、試料x12においては、層厚比Sall/Tallは1.1であり、試料x13においては、層厚比Sall/Tallは1.5である。図8は、半導体発光素子に関する実験結果を例示するグラフ図である。図8は、試料x11、x12及びx13における半導体発光素子の駆動電圧Vfの変化を例示している。同図において、横軸はSallnm/Tallnmであり、縦軸は半導体発光素子の駆動電圧Vfである。なお、縦軸は、Sall/Tallが1.1のときの駆動電圧Vfを1にした相対値である。図8に表したように、層厚比Sall/Tallが1以上、すなわち、積層体30の厚さSallが、発光部40の厚さTall以上になると、半導体発光素子の駆動電圧Vfが急激に低下する。実施例実施例に係る半導体発光素子は、図1及び図2に例示した半導体発光素子110の構成を有している。そして、障壁層41におけるInの組成比bを0とし、障壁層41の層厚を5nmとした。一方、井戸層42におけるInの組成比wを0.1とし、井戸層42の厚さを、2.5nmとした。そして、積層体30の第1層31のInの組成比xを0とし、厚さを1nmとし、第2層32におけるInの組成比yを、0.08とし、厚さを2.5nmとした。そして、井戸層42の積層数は8ペア井戸層42の数が8であり、障壁層41の数が8であり、積層体30の積層数は30第1層31の数が30であり、第2層32の数が30である。本実施例の半導体発光素子においては、発光部40の平均In組成比qは、q=0.032であり、積層体30の平均In組成比pは、p=0.02である。従って、p/qは0.63である。また、発光部40の厚さTallは、Tall=60nm最終の障壁層41の厚さを除くであり、また、積層体30の全体の厚さSallは、Sall=100nmである。従って、Sall/Tallは1.6となる。この半導体発光素子の全光束測定装置で測定したところ、発光波長は407nmであり、駆動電圧は3.2ボルトVであり、光出力は17mWであった。そして、ウォールプラグ効率は、26であった。比較例比較例の半導体発光素子においては、上記の実施例に対して、積層体30の第2層32のIn組成比yを0.04とし、その他を同じにしたものである。比較例の半導体発光素子においては、p/qが0.32である。また、Sall/Tallは、1.6である。比較例の半導体発光素子においては、駆動電圧は3.3Vであり、光出力は14mWであった。そして、ウォールプラグ効率は、21であった。このように、p/qを0.4よりも高く設定することで、駆動電圧Vfの低減と光出力の上昇とを同時に実現できる。以下、半導体発光素子110の構成の例について説明する。発光部40では、例えば、層厚twnmの井戸層42と、層厚tbnmの含む障壁層41と、が交互に積層される。障壁層41の厚さは、例えば5nm以上、10nm以下である。井戸層42の厚さは、例えば2nm以上、3nm以下である。このような障壁層41と井戸層42と、が6周期~8周期の繰り返し構造で積層されている。障壁層41には、例えばGaNが用いられる。波長450nmで発光する青色LEDの場合には、井戸層42には、In組成比wが約0.15のInGaNが用いられる。また、波長400nmで発光する近紫外LEDの場合には、井戸層42には、In組成比wが約0.1のInGaNが用いられる。このような構造を有する発光部40の厚さTallなお、最後の障壁層41を除くは、例えば50nm以上、110nm以下となる。青色LEDの場合には、発光部40の発光部平均In組成比qは、0.035以上、0.056以下程度に設定される。また、近紫外LEDの場合には、発光部40の発光部平均In組成比qは、0.023以上、0.038以下程度に設定される。これにより、所望とする発光光の波長と、所望の低い駆動電圧と、高い発光効率が得られる。積層体30では、例えば、層厚txnmの第1層31と、層厚tynmの第2層32と、が交互に積層されている。既に説明したように、本実施の形態に係る半導体発光素子では、積層体30の積層体平均In組成比pが、発光部40の発光部平均In組成比qの0.4倍よりも高く設定されている。また、積層体30の厚さSallnmは、発光部40の厚さTallnm以上とされる。前述のように、青色LEDの場合には、発光部平均In組成比qは、例えば、0.035以上、0.056以下であり、この発光部平均In組成比qの値に対して、積層体平均In組成比pは、0.4倍より高く設定される。また、近紫外LEDの場合には、発光部平均In組成比qは、例えば、0.023以上、0.038以下程度であり、この発光部平均組成比qの値に対して、積層体平均In組成比pは、0.4倍より高く設定される。なお、結晶性の観点から、積層体30に含まれる第1層31InxGa1-xNのIn組成比xは、0以上、0.2未満の範囲にすることが好ましい。In組成比xのより好ましい例は、0である。また、第2層32InyGa1-yNのIn組成比yは、0よりも大きく、0.2未満ただし、yはxよりも大きいの範囲にすることが好ましい。In組成比yのより好ましい例は、0.08以上、0.15未満の範囲である。また、第1層31の層厚txは、1nmよりも厚くすることが好ましい。層厚txのより好ましい例は、1nmよりも厚く、3nmよりも薄い範囲である。また、第2層32の層厚tyは、0nmよりも厚く、2nmよりも薄いことが好ましい。層厚tyのより望ましい例は、1nm以上、1.5nm以下の範囲である。また、本願発明者は、第1層31及び第2層32のペア数を30ペア以上にすると、半導体発光素子における高い光出力と低い駆動電圧に有効であることを確認している。ここで、ペア数を30ペア以上にすることは、積層体30の厚さSallnmが、発光部40の厚さTallnm以上になることと整合している。このような積層体30及び発光部40を有する半導体発光素子では、発光部40にかかる格子歪みが十分に低減される。これにより、半導体発光素子では、高発光効率と低駆動電圧との両立が実現される。また、本実施形態においては、積層体30の厚さSallnmが、発光部40の厚さTallnm以上とされる。これにより、発光部40に加わる歪み応力を積層体30によって十分に緩和することができる。よって、発光効率の向上と、駆動電圧の低下と、が達成される。なお、上記においては、発光部40は、障壁層41および井戸層42が交互に繰り返し設けられたMQW構成を有する例として説明したが、発光部40は、井戸層42を挟む障壁層41の組みが1組み設けられたSQWSingleQuantumWell構成を有していてもよい。なお、積層体30において、複数の第1層31と、複数の第2層32と、が交互に積層されている場合、いずれかの第1層32及び第2層32によって平均In組成比pを求めても、全ての第1層32及び第2層32によって平均In組成比pを求めてもよい。また、発光部40において、複数の障壁層41のそれぞれの間に井戸層42が設けられている場合、いずれかの障壁層41及び井戸層42によって平均In組成比qを求めても、全ての障壁層41及び井戸層42によって平均In組成比pを求めてもよい。本実施の形態に係る半導体発光素子では、上記のいずれかによって求めた平均In組成比pが、上記のいずれかによって求めた平均In組成比qの0.4倍よりも高くなっていればよい。ここで、積層体30が、M個Mは2以上の整数の第1層31を有し、M個の第2層32を有するとする。この場合、n形半導体層20からみて、j番目jは1以上、M以下の整数の第1層31を、第1層31jと表記することにする。そして、n形半導体層20からみて、j番目の第2層32を、第2層32jと表記することにする。また、第1層31jは、第2層32jに対してn形半導体層20の側において、第2層32jに隣接するものとする。この表記を用いると、第1層31jは、InxjGa1-xjN0≦xj<1を含み、層厚txjを有する。また、第2層32jは、InyjGa1-yjN0<yj≦1を含み、層厚tyjを有する。このとき、積層体30の平均In組成比pは、任意のjにおける第1層31j及び第2層32jによって求めることができる。すなわち、このときの積層体30の平均In組成比pは、xj×txjyj×tyj/txjtyjで求められる。このように求められた平均In組成比pを、pjと表記することにする。さらに、積層体30の平均In組成比pは、M個の第1層311から第1層M及び第2層321から第2層32Mによって求めることができる。すなわち、このときの積層体30の平均In組成比pは、Σxj×txjyj×tyj/Σtxjtyjで求められる。ここで、Σは、j=1~Mにおける総和を示す。このように求められた平均In組成比pを、pΣと表記することにする。一方、発光部40が、N個Nは2以上の整数の障壁層41を有し、N個の井戸層42を有するとする。この場合、n形半導体層20からみて、i番目iは1以上、N以下の整数の障壁層41を、障壁層41iと表記することにする。そして、n形半導体層20からみて、i番目の井戸層42を、井戸層42iと表記することにする。また、障壁層41iは、井戸層42iに対してn形半導体層20の側において、井戸層42iに隣接するものとする。なお、最終の障壁層41である障壁層41N1は、最もp形半導体層50に近い井戸層42Nと、p形半導体層50と、の間に設けられることになる。この表記を用いると、障壁層41iは、InbiGa1-biN0≦bi<1を含み、層厚tbiを有する。また、井戸層42iは、InwiGa1-wiN0<wi<1を含み、層厚twiを有する。このとき、発光部40の平均In組成比qは、任意のiにおける障壁層41i及び井戸層42iによって求めることができる。すなわち、このときの発光部40の平均In組成比qは、wi×twibi×tbi/twitbiで求められる。このように求められた平均In組成比qを、qiと表記することにする。さらに、発光部40の平均In組成比qは、N個の障壁層411から障壁層41N及び井戸層421から井戸層42Nによって求めることができる。すなわち、このときの発光部40の平均In組成比qは、Σwi×twibi×tbi/Σtwitbiで求められる。ここで、Σは、i=1~Nにおける総和を示す。このように求められた平均In組成比qを、qΣと表記することにする。本実施の形態に係る半導体発光素子では、平均In組成比pi及びpΣのうちいずれかが、平均In組成比qi及びqΣのうちいずれかの0.4倍よりも高くなっていればよい。第2の実施の形態第2の実施の形態は、半導体発光素子の製造方法である。図9は、第2の実施の形態に係る半導体発光素子の製造方法を例示するフローチャートである。図9に表したように、本製造方法は、以下の形成工程を備える。すなわち、本製造方法は、基板10の上に、窒化物半導体を含むn形半導体層20を形成する工程ステップS110と、n形半導体層20の上に、第1層31と第2層32と含む積層体30を形成する工程ステップS120と、積層体30の上に、障壁層41と井戸層42とを含む発光部40を形成する工程ステップS130と、発光部40の上にp形半導体層50を形成する工程ステップS140と、を備える。そして、積層体30を形成する工程は、n形半導体層20の上に、InxGa1-xN0≦x<1を含む第1層31を層厚txナノメートルの厚さで形成する工程と、第1層31の上に、InyGa1-yN0<y<1、x<yを含む第2層32を、層厚tyナノメートルの厚さで形成する工程と、を含む。そして、発光部40を形成する工程は、積層体30の上に、InbGa1-bN0≦b<1、b<wを含む障壁層41を、10ナノメートル以下の値の層厚tbナノメートルで形成する工程と、障壁層41の上に、InwGa1-wN0<w<1、y<wを含む井戸層42を層厚twナノメートルの厚さで形成する工程と、を含む。そして、積層体30を形成する工程、及び、発光部40を形成する工程の少なくともいずれかは、積層体30の平均In組成比積層体平均In組成比pをx×txy×ty/txtyとし、発光部40の平均In組成比発光部平均In組成比qをw×twb×tb/twtbとしたとき、積層体30の平均In組成比を、発光部40の平均In組成比の0.4倍よりも高くなるように実施される。これにより、発光効率を向上し、駆動電圧を低減した半導体発光素子が製造できる。そして、高いウォールプラグ効率が実現できる。なお、上記においては、成膜法としてMOCVD法を用いる例について説明したが、例えば分子線エピタキシー法やハライド気相成長法などの他の方法も適用可能である。なお、本明細書において窒化物半導体とは、BαInβAlγGa1-α-β-γN0≦α≦1,0≦β≦1,0≦γ≦1,αβγ≦1なる化学式において組成比α、β及びγをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、N窒素以外のV族元素もさらに含むものや、導電型などを制御するために添加される各種のドーパントのいずれかをさらに含むものも、窒化物半導体に含まれるものとする。以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体発光素子に含まれるn形半導体層、p形半導体層、活性層、井戸層、障壁層、電極、基板、バッファ層各要素の具体的な構成の、形状、サイズ、材質、配置関係などに関して当業者が各種の変更を加えたものであっても、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。その他、本発明の実施の形態として上述した半導体発光素子を基にして、当業者が適宜設計変更して実施し得る全ての半導体発光素子も、本発明の要旨を包含する限り、本発明の範囲に属する。その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。"