第1導電型のコレクタ層と、前記コレクタ層と接し前記コレクタ層からキャリアの供給を受ける第2導電型のドリフト層を有する半導体基板と、前記半導体基板を貫き、かつ前記半導体基板の所定部分を囲むように形成された格子欠陥と、前記所定部分の表面に形成されたセンス用エミッタ電極と、前記所定部分の裏面に形成されたコレクタ電極と、を備えたことを特徴とする半導体装置。コレクタ電極と、前記コレクタ電極に接する第1導電型のコレクタ層と、前記コレクタ電極に接する第1部分と、前記コレクタ層に接する第2部分が一体的に形成された第2導電型のバッファ層と、前記バッファ層に接する第2導電型のドリフト層と、前記第1部分の直上領域に形成されたセンス用エミッタ電極と、を備えたことを特徴とする半導体装置。第1導電型のコレクタ層と、前記コレクタ層と接し前記コレクタ層からキャリアの供給を受ける第2導電型のドリフト層を有する半導体基板と、前記半導体基板の表面に形成されたエミッタ電極と、前記エミッタ電極よりも面積が小さくなるように前記半導体基板の表面に形成されたセンス用エミッタ電極と、前記半導体基板の裏面に形成されたコレクタ電極と、前記コレクタ電極よりも面積が小さくなるように前記半導体基板の裏面に形成されたセンス用コレクタ電極と、を備えたことを特徴とする半導体装置。前記半導体基板はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項1又は3に記載の半導体装置。前記コレクタ層、前記バッファ層、及び前記ドリフト層はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項2に記載の半導体装置。前記ワイドバンドギャップ半導体は炭化珪素、窒化ガリウム系材料、又はダイヤモンドであることを特徴とする請求項4又は5に記載の半導体装置。ところで、半導体装置の製造途中において、センス素子のVCE-IC特性コレクターエミッタ間飽和電圧特性を測定することがある。この測定結果は、半導体装置の特性ばらつきを改善するために、後続の工程にフィードフォワードされる。ところが、センス素子のコレクターエミッタ間飽和電圧特性の測定の際にドリフト層に過剰にキャリアが供給されてスナップバック現象が生じることがあった。スナップバック現象が生じるとセンス素子のコレクターエミッタ間飽和電圧特性を正確に測定できない。本発明は、上述のような課題を解決するためになされたもので、センス素子のコレクターエミッタ間飽和電圧特性を正確に測定できる半導体装置を提供することを目的とする。本願の発明に係る半導体装置は、第1導電型のコレクタ層と、該コレクタ層と接し該コレクタ層からキャリアの供給を受ける第2導電型のドリフト層を有する半導体基板と、該半導体基板を貫き、かつ該半導体基板の所定部分を囲むように形成された格子欠陥と、該所定部分の表面に形成されたセンス用エミッタ電極と、該所定部分の裏面に形成されたコレクタ電極と、を備えたことを特徴とする。本願の他の発明に係る半導体装置は、該コレクタ電極に接する第1導電型のコレクタ層と、該コレクタ電極に接する第1部分と、該コレクタ層に接する第2部分が一体的に形成された第2導電型のバッファ層と、該バッファ層に接する第2導電型のドリフト層と、該第1部分の直上領域に形成されたセンス用エミッタ電極と、を備えたことを特徴とする。本願の他の発明に係る半導体装置は、第1導電型のコレクタ層と、該コレクタ層と接し該コレクタ層からキャリアの供給を受ける第2導電型のドリフト層を有する半導体基板と、該半導体基板の表面に形成されたエミッタ電極と、該エミッタ電極よりも面積が小さくなるように該半導体基板の表面に形成されたセンス用エミッタ電極と、該半導体基板の裏面に形成されたコレクタ電極と、該コレクタ電極よりも面積が小さくなるように該半導体基板の裏面に形成されたセンス用コレクタ電極と、を備えたことを特徴とする。本発明によれば、ドリフト層へのキャリアの供給量を抑制できるので、センス素子を用いて正確にコレクターエミッタ間飽和電圧特性を測定できる。実施の形態1.図1は本発明の実施の形態1に係る半導体装置の断面図である。半導体装置10は珪素で形成された半導体基板12を備えている。半導体基板12はp型のコレクタ層12aを備えている。コレクタ層12aと接するようにn型のドリフト層12bが形成されている。ドリフト層12bはコレクタ層12aからキャリアの供給を受けて伝導度が変調する層である。ドリフト層12bと接するようにエミッタ層12cが形成されている。この半導体基板12を貫くように、格子欠陥12dが形成されている。格子欠陥12dはSUSマスクを使用して半導体基板12に750keVの電子線を照射することで形成されている。半導体基板12の表面にはエミッタ電極14が形成されている。エミッタ電極14はパワー素子のエミッタ電極である。半導体基板12の表面にはエミッタ電極14に加えてセンス用エミッタ電極16が形成されている。センス用エミッタ電極16はエミッタ電極14よりも面積が小さい。一方、半導体基板12の裏面にはコレクタ電極18が形成されている。コレクタ電極18は半導体基板12の裏面全体に渡って形成されている。図2は図1の格子欠陥12dとその周辺の平面図である。格子欠陥12dは半導体基板12の所定部分を囲むように形成されている。この所定部分をセンス用基板12eと称する。センス用基板12e所定部分の表面にはセンス用エミッタ電極16が形成されている。また、センス用基板12eの裏面にはコレクタ電極18が形成されている。センス用エミッタ電極16、センス用基板12e、及びセンス用基板12eの下のコレクタ電極18は、まとめてセンス素子という。センス素子は、半導体装置の製造途中においてVCE-IC特性コレクターエミッタ間飽和電圧特性を測定するために形成されている。製造途中で測定されたVCE-IC特性は、半導体装置の特性ばらつき改善のために、後続の工程にフィードフォワードされる。ところで、一般にセンス用エミッタ電極の面積は非常に小さく、その面積はコレクタ電極の面積の数万分の1程度となる。そのため、センス素子のVCE-IC特性の測定の際には、コレクタ電流を担う電子の供給が不足する。換言すれば、センス用エミッタ電極の下のドリフト層において正孔が過剰となる。そのため、センス用エミッタ電極とコレクタ電極を用いてセンス素子のVCE-IC特性を測定する場合、負性抵抗を呈する現象であるスナップバック現象が起こることがあった。ところが本発明の実施の形態1に係る半導体装置10によれば、VCE-IC特性の測定でスナップバック現象が起こることを防止できる。すなわち、格子欠陥12dが半導体基板12を貫き、かつ半導体基板12の所定部分センス用基板12eを囲むように形成されているので、センス用エミッタ電極16の下のドリフト層12bに正孔が集中することはない。このことについて、図3を参照して説明する。図3は格子欠陥12d及びその近傍の正孔の動きを示す断面図である。この図から分かるように、格子欠陥12dは、センス用基板12eの外からセンス用基板12eのドリフト層12bに向かう正孔を消滅させる。これは、格子欠陥12dがキャリアの再結合中心として働くことで得られる効果である。このように、センス用基板12eのドリフト層12bに過剰な正孔が供給されることはないので、スナップバック現象が起こることを防止できる。よって特性ばらつきを改善するように後続の工程条件を調整できる。図4は、本発明の実施の形態1に係る半導体装置10のセンス素子のVCE-IC特性を実線で示す図である。図4では、格子欠陥12dを有しない半導体装置で起こるスナップバック現象を破線で示している。この図から、本発明の実施の形態1に係る半導体装置10によれば、VCE-IC特性の測定でスナップバック現象を防止できることが分かる。本発明の実施の形態1に係る半導体装置10は様々な変形が可能である。例えば、コレクタ層12aとドリフト層12bの間にn型のバッファ層を形成してもよい。バッファ層のキャリア濃度を増加させてドリフト層への正孔供給量を抑制するとスナップバック現象の抑制に効果がある。また、コレクタ層のキャリア濃度を低下させても同様の効果を得ることができる。また、本発明の実施の形態1に係る半導体装置における各層の導電型は反転させてもよい。また、半導体基板12は珪素で形成されることとしたが、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成してもよい。ワイドバンドギャップ半導体としては、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドがある。実施の形態2.図5は本発明の実施の形態2に係る半導体装置のセンス素子の断面図である。半導体装置20はコレクタ電極22を備えている。コレクタ電極22に接するように、p型のコレクタ層24が形成されている。さらに、コレクタ電極22に接する第1部分と、コレクタ層24に接する第2部分とが一体的に形成されたn型のバッファ層26を備えている。さらに、バッファ層26に接するようにn型のドリフト層28が形成されている。ドリフト層28にはp型層30を介してエミッタ層32が形成されている。エミッタ層32に接するようにセンス用エミッタ電極34が形成されている。センス用エミッタ電極34はバッファ層26の第1部分の直上領域に形成されている。また、p型層30に接するようにゲート電極36が形成されている。本発明の実施の形態2に係る半導体装置20のセンス素子は、バッファ層26の第1部分をコレクタ電極22に直接接続するコレクタショート構造を採用している。すなわち、本発明の実施の形態2に係る半導体装置20のセンス素子は、縦型MOS構造となっている。図6は本発明の実施の形態2に係る半導体装置20のセンス素子のVCE-IC特性を実線で示す図である。図6では、スナップバック現象が起こった場合の波形を破線で示している。半導体装置20のセンス素子は縦型MOS構造であるので、パワー素子特有のスナップバック現象を回避し、VCE-IC特性を安定的に測定することができる。なお本発明の実施の形態2に係る半導体装置は少なくとも前述の実施の形態1と同程度の変形が可能である。実施の形態3.図7は本発明の実施の形態3に係る半導体装置の断面図である。半導体装置50のうち本発明の実施の形態1と同一の構成要素については実施の形態1で用いた符号と同一符号を付して説明を省略する。半導体装置50は、半導体基板12の裏面に形成されたコレクタ電極52を備えている。さらに、半導体基板12の裏面にはコレクタ電極52よりも面積が小さくなるように形成されたセンス用コレクタ電極54が形成されている。センス用コレクタ電極54はセンス用エミッタ電極16の直下領域に形成されている。なお、コレクタ電極52とセンス用コレクタ電極54は直接接続されておらず、絶縁されている。本発明の実施の形態3に係る半導体装置50によれば、コレクタ電極52よりも面積の小さいセンス用コレクタ電極54が形成されているので、センス素子を用いてVCE-IC特性を測定するときにセンス用コレクタ電極54だけに電圧を印加することができる。よって、コレクタ層12a全体に接したコレクタ電極に電圧を印加する場合と比べて、ドリフト層12bへの正孔供給量を低減できる。具体的な測定方法について説明する。本発明の実施の形態3に係る半導体装置50のセンス素子のVCE-IC特性を測定するときには図7の測定ステージ56、58を用いる。そして、測定ステージ56をコレクタ電極52に接触させ、測定ステージ58をセンス用コレクタ電極54に接触させる。そして、センス用コレクタ電極54だけに電圧を印加してセンス素子のVCE-IC特性を測定する。なお、本発明の実施の形態に係る半導体装置は少なくとも実施の形態1と同程度の変形が可能である。