"基準クロック信号と帰還クロック信号の位相を比較する位相比較器と、該位相比較器の出力信号から高周波成分を除去するローパスフィルタと、該ローパスフィルタから出力する電圧信号に応じた周波数のクロック信号を生成する電圧制御発振器と、該電圧制御発振器の出力クロック信号を小数点分周して前記帰還クロック信号を生成する帰還回路とを備え、前記基準クロック信号と前記帰還クロック信号との位相差が零となるように前記電圧制御発振器の周波数が制御される周波数シンセサイザであって、前記帰還回路は、前記電圧制御発振器の出力クロック信号を分周する可変分周器と、前記電圧制御発振器の出力クロック信号の1周期を等分して位相をずらせた多相クロック信号から1つの位相のクロック信号を選択する選択回路と、該選択回路で選択した特定の位相のクロック信号により前記可変分周器のクロック信号をリタイミングするリタイミング回路とを備え、前記可変分周器による分周数の設定切替を繰り返して行うとともに、この設定切替の周期内に前記選択回路によるクロック信号の選択切替を繰り返すことで、前記帰還回路における前記小数点分周を実施することを特徴とする周波数シンセサイザ。請求項1に記載の周波数シンセサイザにおいて、前記小数点分周の値は、目標とする小数点分周の値のうちの整数数と一致し又は該整数数と隣接する分周数を前記可変分周器に設定し、該可変分周器により設定切替の周期毎に、前記選択回路により選択される特定位相のクロック信号を切り替えることにより、前記リタイミング回路から出力する帰還クロック信号の複数周期の平均値として得られるようにしたことを特徴とする周波数シンセサイザ。請求項2に記載の周波数シンセサイザにおいて、前記可変分周器に設定する前記分周数と前記選択回路による特定位相のクロック信号の選択の組み合わせを、予め設定したテーブルに応じて切り替え、又は目標とする小数点分周の値と前回得られた得られた小数点分周の値との差分に応じて、切り替えることを特徴とする周波数シンセサイザ。ところが、ΔΣ変調型の分周数切替器11で可変分周器5の分周数を切り替える場合は、そのΔΣ変調の都合上、累積ジッタが多くなる傾向がある。このため、図9の周期特性曲線に示すように、出力クロック信号OUTCLKの周期が、周期の目標値に対して時間経過によってふらつく。ここでは、時間軸と周期特性曲線とで囲まれた部分の面積が累積ジッタに相当する。よって、例えば、この出力クロック信号OUTCLKを用いて、プリンタの主走査を制御する場合には、図10に示すように、印刷の主走査終了位置Endが、印刷ライン毎に大きくばらつきくという問題が発生する。本発明の目的は、多相クロック信号を利用して少数点逓倍の精度を向上させ、累積ジッタ特性を改善した周波数シンセサイザを提供することである。上記目的を達成するために、請求項1にかかる発明の周波数シンセサイザは、基準クロック信号と帰還クロック信号の位相を比較する位相比較器と、該位相比較器の出力信号から高周波成分を除去するローパスフィルタと、該ローパスフィルタから出力する電圧信号に応じた周波数のクロック信号を生成する電圧制御発振器と、該電圧制御発振器の出力クロック信号を小数点分周して前記帰還クロック信号を生成する帰還回路とを備え、前記基準クロック信号と前記帰還クロック信号との位相差が零となるように前記電圧制御発振器の周波数が制御される周波数シンセサイザであって、前記帰還回路は、前記電圧制御発振器の出力クロック信号を分周する可変分周器と、前記電圧制御発振器の出力クロック信号の1周期を等分して位相をずらせた多相クロック信号から1つの位相のクロック信号を選択する選択回路と、該選択回路で選択した特定の位相のクロック信号により前記可変分周器のクロック信号をリタイミングするリタイミング回路とを備え、前記可変分周器による分周数の設定切替を繰り返して行うとともに、この設定切替の周期内に前記選択回路によるクロック信号の選択切替を繰り返すことで、前記帰還回路における前記小数点分周を実施することを特徴とする。請求項2にかかる発明は、請求項1に記載の周波数シンセサイザにおいて、前記小数点分周の値は、目標とする小数点分周の値のうちの整数数と一致し又は該整数数と隣接する分周数を前記可変分周器に設定し、該可変分周器により設定切替の周期毎に、前記選択回路により選択される特定位相のクロック信号を切り替えることにより、前記リタイミング回路から出力する帰還クロック信号の複数周期の平均値として得られるようにしたことを特徴とする。請求項3にかかる発明は、請求項2に記載の周波数シンセサイザにおいて、前記可変分周器に設定する前記分周数と前記選択回路による特定位相のクロック信号の選択の組み合わせを、予め設定したテーブルに応じて切り替え、又は目標とする小数点分周の値と前回得られた得られた小数点分周の値との差分に応じて、切り替えることを特徴とする。本発明によれば、可変分周器による分周数の設定切替を繰り返して行うとともに、この設定切替の周期内に、選択回路によるクロック信号の選択切替を行うので、各クロック周期の分周数を、目標とする小数点分周に近い値にすることができる。図1に本発明の実施例の周波数シンセサイザの回路を示す。本実施例の周波数シンセサイザは、基準クロック信号REFCLKと帰還クロック信号FBCLKの位相差を比較検出する位相比較器1と、その位相比較器1の比較結果に応じて吸込電流又は吐出電流を生成するチャージポンプ2と、そのチャージポンプ2の吸込電流又は吐出電流により充電又は放電が制御されるループフィルタとしてのローパスフィルタ3と、そのローパスフィルタ3の出力電圧により発振周波数が制御される8相クロック出力の電圧制御発振器4と、その電圧制御発振器4から出力する1つのクロック信号を分周する可変分周器5と、その可変分周器5に入力する分周数設定信号を切り替えるΔΣ変調型の分周数切替器6と、電圧制御発振器4から出力する8相のクロック信号から1個のクロック信号を選択するマルチプレクサ7と、そのマルチプレクサ7で選択されたクロック信号のエッジで可変分周器5の出力クロック信号をシフトするシフトレジスタを構成するDFF回路8,9と、帰還クロック信号FBCLKを生成するアンド回路10とを備える。電圧制御発振器4は、図7に示したものと同じであり、位相差がπ/4の8相のクロック信号Phase0~Phase7を出力する。その0相のクロック信号Phase0が可変分周器5に入力し、合計8相のクロック信号Phase0~Phase7がマルチプレクサ7に入力する。マルチプレクサ7では、分周数切替器6によって、8相のクロック信号Phase0~Phase7のうち1つが選択される。分周数切替器6は、実質的なFB分周数と分周の目標値との差分Δを検出し、その差分Δの大きさによってマルチプレクサ7を制御して位相の切替制御を行う。実質的なFB分周数は、帰還クロックFBCLKと値としては同じであるが、本実施例では、分周数切替器6の中で計算して求めて制御に使用しており、帰還クロックFBCLKを分周数切替器6に入力させる信号経路はない。なお、可変分周器5、分周数切替器6、マルチプレクサ7、DFF8,9、およびアンド回路10は、請求項に記載の帰還回路を構成する。また、マルチプレクサ7は選択回路を構成し、DFF回路8,9とアンド回路10は可変分周器5の出力クロック信号をリタイミングするリタイミング回路を構成する。ここで、逓倍数を4.2とする場合について説明する。このときは、図2に示すように、分周数切替器6によって、1回目n=1のときは可変分周器5のFB分周数を、逓倍数4と同じ数値である4にセットし、マルチプレクサ7でクロック信号Phase0に対してπ/4=0.125だけ遅れた第1相目のクロック信号Phase1を選択する。これにより、実質的なFB分周数が4.125となる。この4.125は、目標値の4.2より小さい。目標値4.2に対して実質的なFB分周数との差分Δは、-0.075となっている。なお、分周数は、n=1よりも前の同じシーケンスで繰り返され且つローパスフィルタ3によるフィルタリング効果の結果、n=1~5間の平均の実質的なFB分周数が目標値4.2に一致しているものと仮定して、n=1での実質的なFB分周数を決めている。2回目n=2のときは、分周数切替器6において、差分Δである-0.075を検出し、可変分周器5の分周数を4にセットしたまま、マルチプレクサ7で、前回のリタイミング用として使用したクロック信号Phase1に対して2π/4=0.25だけ遅れた第3相目のクロック信号Phase3を選択する。これにより、累積値Σ差分Δの累積値は-0.025となる。よって、実質的なFB分周数が4.25となる。この4.25は、目標値の4.2より大きい。そこで、3回目n=3のときは、分周数切替器6において、可変分周器5の分周数を4にセットしたまま、マルチプレクサ7で、前回のリタイミング用として使用したクロック信号Phase3に対してπ/4=0.125だけ遅れた第4相目のクロック信号Phase4を選択する。これにより、実質的なFB分周数が4.125となる。この4.125は、目標値の4.2より小さい。ここでは、累積値Σ=-0.1と大きくなる。そこで、4回目n=4のときは、分周数切替器6において、可変分周器5の分周数を4にセットしたまま、マルチプレクサ7で、前回のリタイミング用として使用したクロック信号Phase4に対して2π/4=0.25だけ遅れた第6相目のクロック信号Phase6を選択する。これにより、実質的なFB分周数が4.25となる。この4.25は、目標値の4.2より大きい。5回目n=5では、分周数切替器6において、可変分周器5の分周数を新たに5にセットし、マルチプレクサ7で、前回のリタイミング用として使用したクロック信号Phase6に対して2π/4=0.25だけ遅れた第0相目のクロック信号Phase0を選択する。これにより、実質的なFB分周数が4.25となる。以下、n=1~5を繰り返すことで、分周数切替器6によるΔΣ変調が実施される。これにより、n=1~5で得られる分周数を平均すると、4.2となり、目標値を実現することができる。図3にそのときの動作波形を示した。なお、実質的なFB分周数は、次の式によって計算できる。ただし、N:n番目の実質的なFB分周数NF:目標逓倍数図2では、4.2k:等差級数のk番目RoundDown:切り捨て8相の場合は0.125刻み[]内の1項:FB累積分周数の目標値[]内の2項:FB累積分周数の実際値である。たとえば、図2の例では、[]内の1項は、n=1では4.2、n=2では8.4、n=3では12.6、である。また、[]内の2項は、n=1では4.125、n=2では8.375、n=3では12.5、である。よって、n=1では、RoundDown42-0=RoundDown42=4.125n=2では、RoundDown84-4125=RoundDown4275=4.25n=3では、RoundDown126-8375=RoundDown4225=4.125となる。以上では、4.2逓倍を実現するために、マルチプレクサ7で前回選択したクロック信号OUTCLKの位相と今回選択する出力クロック信号OUTCLKの位相の位相差として、π/4=0.125と、2π/4=0.25を使用したが、これに限られるものではない。例えば、図4に示すように、π/4=0.125と、2π/4=0.25に加えて、0、3π/4=0.375の位相差を利用することもできる。図4は、図2、図3の場合と異なりn=1~10を繰り返す場合であるが、その分周数=逓倍数の平均値は、4.2となる。この図4に示した各回での分周数は、図3に示した分周数よりも、よりランダム的となり、周期性が少なくなるので、ローパスフィルタ3を使用して平滑化し易くなる利点がある。図5に本実施例による小数点逓倍型の周波数シンセサイザの出力クロック信号OUTCLKの周期のジッタ特性を示した。実線が本実施例によるもの、波線が従来例である。このように従来例に比べて大幅にジッタが低減している。このため、この周波数シンセサイザで生成したクロック信号OUTCLKを使用したプリンタでは、印刷ラインの終点位置のばらつきが小さくなる。なお、上記実施例では、電圧制御発振器4で8相のクロック信号を同時に生成するようにしたが、1相のクロック信号を生成する電圧制御発振器を使用し、その1相のクロック信号をπ/4づつ遅延させる遅延回路を使用することで、8相のクロック信号を生成するようにしても良い。また、この8相はこれに限られず、電圧制御発振器4の出力クロック信号の1周期を等分して位相をずらせた多相クロック信号であればよい。多相クロックの相数が大きくなるほど、分周分解能が上がり、累積ジッタをより低減できる。また、上記実施例では、可変分周器5の分周数設定とマルチプレクサ7による多相クロックの選択の制御内容、つまり繰り返しパターンを、目標とする小数点分周数と得られた小数点分周数との差分に応じて生成するΔΣ変調方式を使用したが、予め当該パターンをテーブルに格納して、それを順次読み出して実施してもよい。また、このパターンは、同一内容を繰り返すことに限らず、例えば、図2に示したn=1~5を繰り返すパターンから、途中で図4に示したn=1~10を繰り返す別のパターンに切り替えても良い。また、周波数シンセサイザは、位相比較器1から出力する比較信号によっては、チャージポンプ2は必ずしも必要ない。"