第1のn型炭化珪素層と、前記第1のn型炭化珪素層よりもn型不物濃度の低い第2のn型炭化珪素層を有する半導体基板と、前記第2のn型炭化珪素層に形成される第1のp型不純物領域と、前記第2のn型炭化珪素層に形成される4H-SiC構造の第1のn型不純物領域と、前記第2のn型炭化珪素層に形成され、前記第1のn型不純物領域よりも深さの浅い3C-SiC構造の第2のn型不純物領域と、前記第2のn型炭化珪素層、前記第1のp型不純物領域、前記第1のn型不純物領域の表面にまたがるゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記第1のn型不純物領域上に形成され、底面部と側面部を備え、少なくとも前記側面部で前記第1のn型不純物領域との間に前記第2のn型不純物領域を挟む金属シリサイド層と、を備えることを特徴とする半導体装置。p型炭化珪素層と、前記p型炭化珪素層上のn型炭化珪素層を有する半導体基板と、前記n型炭化珪素層に形成される第1のp型不純物領域と、前記n型炭化珪素層に形成される4H-SiC構造の第1のn型不純物領域と、前記n型炭化珪素層に形成され、前記第1のn型不純物領域よりも深さの浅い3C-SiC構造の第2のn型不純物領域と、前記n型炭化珪素層、前記第1のp型不純物領域、前記第1のn型不純物領域の表面にまたがるゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記第1のn型不純物領域上に形成され、底面部と側面部を備え、少なくとも前記側面部で前記第1のn型不純物領域との間に前記第2のn型不純物領域を挟む金属シリサイド層と、を備えることを特徴とする半導体装置。前記金属シリサイド層が、前記底面部でも前記第1のn型不純物領域との間に前記第2のn型不純物領域を挟むことを特徴とする請求項1または請求項2記載の半導体装置。前記第1のp型不純物領域に接続され前記第1のp型不純物領域よりも深さが浅くp型不純物濃度の高い第2のp型不純物領域をさらに備え、前記第2のp型不純物領域上にも前記金属シリサイド層が形成されることを特徴とする請求項1ないし請求項3いずれか一項記載の半導体装置。前記金属シリサイド層がニッケルシリサイド層であることを特徴とする請求項1ないし請求項4いずれか一項記載の半導体装置。第1のn型炭化珪素層と、前記第1のn型炭化珪素層よりもn型不物濃度の低い第2のn型炭化珪素層を有する半導体基板を準備する工程と、前記第2のn型炭化珪素層に第1のp型不純物領域を形成する工程と、前記第2のn型炭化珪素層に4H-SiC構造の第1のn型不純物領域を形成する工程と、前記第2のn型炭化珪素層、前記第1のp型不純物領域、前記第1のn型不純物領域の表面にまたがるゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、イオン注入により、前記第1のn型不純物領域の一部を非晶質化する工程と、第1の熱処理により前記非晶質化した領域を再結晶化し、前記第1のn型不純物領域よりも深さの浅い3C-SiC構造の第2のn型不純物領域を形成する工程と、前記第2のn型不純物領域上の一部に金属膜を形成する工程と、第2の熱処理により、前記金属膜と前記第2のn型不純物領域の炭化珪素を反応させ、底面部と側面部を備え、少なくとも前記側面部で前記第1のn型不純物領域との間に前記第2のn型不純物領域を挟む金属シリサイド層を形成する工程と、を備えることを特徴とする半導体装置の製造方法。前記ゲート電極を形成する工程の後に、前記第1のn型不純物領域上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜に開口部を形成し、前記第1のn型不純物領域の一部を露出させる工程と、をさらに備え、前記第1のn型不純物領域の一部を非晶質化する工程において、前記第1の絶縁膜をマスクにイオン注入を行うことを特徴とする請求項6記載の半導体装置の製造方法。前記第2のn型不純物領域を形成する工程と、前記金属膜を形成する工程との間に、前記開口部に第2の絶縁膜の側壁を形成する工程を、さらに備えることを特徴とする請求項7記載の半導体装置の製造方法。前記ゲート電極を形成する工程の後に、前記ゲート電極に第1の絶縁膜の第1の側壁を形成する工程を、さらに備え、前記第1のn型不純物領域の一部を非晶質化する工程において、前記第1の側壁をマスクにイオン注入を行うことを特徴とする請求項6記載の半導体装置の製造方法。前記第2のn型不純物領域を形成する工程と、前記金属膜を形成する工程との間に、前記第1の側壁上に、第2の絶縁膜の第2の側壁を形成する工程を、さらに備えることを特徴とする請求項9記載の半導体装置の製造方法。本発明は、上記事情を考慮してなされたものであり、その目的とするところは、ソース領域に3C-SiC構造のSiCを用いて低い寄生抵抗を実現し、高い性能を備える半導体装置および半導体装置の製造方法を提供することにある。実施の形態の半導体装置は、第1のn型炭化珪素層と、前記第1のn型炭化珪素層よりもn型不物濃度の低い第2のn型炭化珪素層を有する半導体基板と、前記第2のn型炭化珪素層に形成される第1のp型不純物領域と、前記第2のn型炭化珪素層に形成される4H-SiC構造の第1のn型不純物領域と、前記第2のn型炭化珪素層に形成され、前記第1のn型不純物領域よりも深さの浅い3C-SiC構造の第2のn型不純物領域と、前記第2のn型炭化珪素層、前記第1のp型不純物領域、前記第1のn型不純物領域の表面にまたがるゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記第1のn型不純物領域上に形成され、底面部と側面部を備え、少なくとも前記側面部で前記第1のn型不純物領域との間に前記第2のn型不純物領域を挟む金属シリサイド層と、を備えることを特徴とする。上述のように、ソース領域を4H-SiC構造よりもエネルギーバンドギャップが小さい3C-SiC構造に結晶構造変化させることでコンタクト抵抗を低減させることが可能である。もっとも、この方法を用いた場合、一般にソース領域に形成した3C-SiCは単結晶とならず、多数の結晶粒からなる多結晶構造をとり、ソース領域の抵抗率比抵抗が増大してしまう。この抵抗成分は、デバイス動作時に、チャンネル抵抗に直列に接続される寄生抵抗となり、特性オン抵抗を増大させてしまいデバイス性能を著しく劣化させる原因となってしまう。以下、図面を参照しつつ本発明の実施の形態を説明する。第1の実施の形態本実施の形態の半導体装置は、第1のn型炭化珪素層と、第1のn型炭化珪素層よりもn型不物濃度の低い第2のn型炭化珪素層を有する半導体基板と、第2のn型炭化珪素層に形成される第1のp型不純物領域と、第2のn型炭化珪素層に形成される4H-SiC構造の第1のn型不純物領域と、第2のn型炭化珪素層に形成され、第1のn型不純物領域よりも深さの浅い3C-SiC構造の第2のn型不純物領域と、第2のn型炭化珪素層、第1のp型不純物領域、第1のn型不純物領域の表面にまたがるゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、第1のn型不純物領域上に形成され、底面部と側面部を備え、底面部および側面部で第1のn型不純物領域との間に第2のn型不純物領域を挟む金属シリサイド層と、を備える。そして、第1のp型不純物領域に接続され、第1のp型不純物領域よりも深さが浅くp型不純物濃度の高い第2のp型不純物領域をさらに備え、第2のp型不純物領域上にも金属シリサイド層が形成される。本実施の形態の半導体装置は、DIMOSFETである。本実施の形態のDIMOSFETは、ソース領域の金属シリサイドが、3C-SiC構造のn型不純物領域と接続される。したがって、金属シリサイドとn型不純物領域のショットキー障壁が低減され、コンタクト抵抗が低減する。一方、ソース領域において、3C-SiC構造のn型不純物領域の周囲には、単結晶であるため比抵抗の低い4H-SiC構造のn型不純物領域が形成されている。したがって、3C-SiC構造を導入することによるn型不純物領域での寄生抵抗の増大を抑制することができる。図1は、本実施の形態の半導体装置の模式断面図である。図1に示すように、DIMOSFET100には、n型SiC層第1のn型炭化珪素層10aと、n型SiC層10aよりもn型不物濃度の低いn-型SiC層第2のn型炭化珪素層10bで構成される六方晶4H-SiCのSiC基板10が用いられる。n型SiC層10aは、例えば、不純物濃度1×1018~1×1019cm-3程度の、例えばN窒素をn型不純物として含む。n型SiC層10aはDIMOSFET100のドレイン領域として機能する。また、n-型SiC層10bは、例えば、n型SiC層10a上にエピタキシャル成長法を用いて形成される。例えば、n型不純物の不純物濃度は1×1015~1×1017cm-3程度である。n-型SiC層10bの厚さは、例えば5~10μm程度である。n-型SiC層10bには、4H-SiC構造のp型SiC領域第1のp型不純物領域12が形成されている。p型SiC領域12は、DIMOSFET100のチャネル領域またはウェル領域として機能する。p型SiC領域12の不純物濃度は、例えば、5×1016~2×1018cm-3程度である。その接合深さは、0.1μm~1.5μm程度である。また、n-型炭化珪素層10bには、p型SiC領域12に囲まれるように、4H-SiC構造のn型SiC領域第1のn型不純物領域14が形成されている。n型SiC領域14は、DIMOSFET100のソース領域として機能する。n型SiC領域14は単結晶である。その接合深さは、0.05μm~1μmの範囲であり、p型SiC領域12の接合深さよりも浅い。n型SiC領域14の不純物は、例えば、窒素NもしくはリンP、もしくはそれら両方であり、例えば、不純物濃度は5×1019~3×1021cm-3程度であることが望ましい。また、n-型SiC層10bには、p型SiC領域12に囲まれ、p型SiC領域12に接続され、n型SiC領域14に接する4H-SiC構造のp型SiC領域第2のp型不純物領域16が形成されている。p型SiC領域16は、DIMOSFET100のウェル接続領域として機能する。p型SiC領域16の深さは、0.05μm~1μmの範囲であり、p型SiC領域12よりも浅い。また、p型SiC領域16の不純物は、ボロンBもしくはアルミニウムAl、もしくはその両方である。不純物濃度は1×1019~3×1021cm-3程度であることが望ましい。また、n-型SiC層10bには、4H-SiC構造のn型SiC領域第1のn型不純物領域14と4H-SiC構造のp型SiC領域第2のp型不純物領域16に囲まれるように、3C-SiC構造のn型SiC領域第2のn型不純物領域15と、3C-SiC構造のp型SiC領域第3のp型不純物領域17とが形成されている。3C-SiC構造のn型SiC領域15と、3C-SiC構造のp型SiC領域17は、いずれも、4H-SiC構造のn型SiC領域14およびp型SiC領域16よりも浅い。3C-SiC構造のn型SiC領域第2のn型不純物領域15は、DIMOSFET100のソース領域として機能する。3C-SiC構造のp型SiC領域第3のp型不純物領域17は、DIMOSFET100のウェル接続領域として機能する。3C-SiC構造のn型SiC領域15の不純物は、例えば、窒素NもしくはリンP、もしくはそれら両方であり、例えば、不純物濃度は5×1019~3×1021cm-3程度であることが望ましい。3C-SiC構造のp型SiC領域17の不純物は、ボロンBもしくはアルミニウムAl、もしくはその両方である。不純物濃度は1×1019~3×1021cm-3程度であることが望ましい。3C-SiC構造のn型SiC領域15と、3C-SiC構造のp型SiC領域17は多結晶構造、もしくは、4H-SiC構造のn型SiC領域14およびp型SiC領域16よりも結晶性が劣化した単結晶構造である。ここで、結晶性が劣化した単結晶構造とは、結晶欠陥密度及び転位密度などの原子結合の不連続箇所がより多く存在していることを示す。微小領域の結晶性評価は、高分解能の透過型電子顕微鏡観察で行なえばよい。これらの領域の不純物濃度はデバイス作製上、4H-SiC構造のn型SiC領域14およびp型SiC領域16と同一であるが、結晶粒界に結晶粒内よりも高濃度に偏析していてもよいし、コンタクト抵抗を低減するため意図的に4H-SiC構造のn型SiC領域14およびp型SiC領域16よりも高濃度にしてもよい。その場合も、不純物濃度は5×1021/cm3を超えないことが望ましい。3C-SiC構造のn型SiC領域15と、3C-SiC構造のp型SiC領域17に覆われるように、第1のニッケルシリサイド層ニッケルシリサイド膜18が形成されている。いいかえれば、第1のニッケルシリサイド層ニッケルシリサイド膜18は4H-SiC構造のn型SiC領域14上に形成される。そして、第1のニッケルシリサイド層ニッケルシリサイド膜18は、底面部と側面部を備え、その側面部および底面部で4H-SiC構造のn型SiC領域14との間に3C-SiC構造のn型SiC領域15を挟んでいる。なお、第1のニッケルシリサイド層ニッケルシリサイド膜18には、炭素Cが含有されていてもよい。第1のニッケルシリサイド層18はDIMOSFET100のソース電極およびウェル電極として機能する。第1のニッケルシリサイド層18の膜厚は、例えば、10nm~200nmの範囲であり、3C-SiC構造のn型SiC領域15と、3C-SiC構造のp型SiC領域17よりも薄い。第2のn型SiC層10b、p型SiC層12、n型SiC領域14の表面にまたがって、連続的にゲート絶縁膜20が形成されている。ゲート絶縁膜20は、必ずしもn型SiC領域14表面の全面を覆う必要はない。ゲート絶縁膜20には、例えば、シリコン酸化膜が適用可能である。シリコン酸化膜の膜厚は、10nm以上160nm以下であることが望ましい。そして、ゲート絶縁膜20上には、ゲート電極22が形成されている。ゲート電極22には、例えば、多結晶シリコン等が適用可能である。多結晶シリコンの不純物濃度は、1×1019cm-3程度であることが望ましい。不純物は、デバイスに要求される閾値電圧に併せて、n型もしくはp型の不純物元素を選択すればよい。ゲート電極22上には、例えば、シリコン酸化膜で形成される層間絶縁膜24が形成されている。層間絶縁膜24上には、第1の金属電極28が形成される。層間絶縁膜24に設けられたコンタクトホール部開口部で、第1のニッケルシリサイド層18上に第1の金属電極28が形成され、第1のニッケルシリサイド層18と第1の金属電極28が接続されている。第1の金属電極は、例えば、アルミニウムAlである。第1の金属電極28は、DIMOSFET100のソース電極およびウェル電極として機能する。コンタクトホール部開口部には、第1の絶縁膜の側壁25が形成されている。第1の絶縁膜は、例えば、シリコン窒化膜である。後に、本実施の形態の製造方法の記載でその詳細を述べるが、3C-SiC構造のn型SiC領域15は層間絶縁膜24をマスクにしたイオン注入を用いて形成されている。このため、3C-SiC構造のn型SiC領域15と4H-SiC構造のn型SiC領域14の横方向の境界は、層間絶縁膜24と側壁25の横方向の境界位置と基本的に一致しており、その誤差範囲は0.2μmの範囲に収まる。ゲート電極22に閾値電圧以上の電圧が印加されると、p型SiC領域12の表面領域にチャネルが形成され、DIMOSFET100にオン電流が流れる。n型SiC層10a上、すなわちSiC基板10の裏面側には、例えば、第2のニッケルシリサイド層30が形成されている。そして、第2のニッケルシリサイド層30上には、第2の金属電極32が形成されている。第2の金属電極32はドレイン電極として機能する。第2の金属電極は、例えば、アルミニウムAl膜である。以上、ゲート絶縁膜20としてシリコン酸化膜を例に説明したが、シリコン酸化膜以外のゲート絶縁膜材料としては、例えば、Si3N4、Al2O3、Ta2O5、TiO2、La2O5、CeO2、ZrO2、HfO2、SrTiO3、Pr2O3等の高誘電体がある。また、LaAl酸化物のような高誘電体を組み合わせた材料であってもかまわない。その他、シリコン酸化物に金属イオンを混ぜた材料であるシリケートであってもかまわない。また、シリコン酸化膜と高誘電体膜を積層させて、その膜中及び界面に形成した固定電荷及び界面双極子で閾値調整を行ってもよい。また、ゲート絶縁膜中やその界面に窒素や水素等を導入することは、デバイス特性を劣化させる原因となるゲート絶縁膜中およびその界面の固定電荷及び界面トラップ密度の低減に有効である。例えば、窒素の導入は、NH3やNO2ガス、プラズマ化された窒素による方法など、デバイスに要求されるゲート絶縁膜の性能や膜厚に応じて、必要な位置に適切な濃度を導入すればよい。ゲート絶縁膜には、各世代のトランジスタ及びその製造工程で必要な耐熱性を有する材料を適宜選択して用いればよい。以上、ソース電極、ウェル電極の金属シリサイドを形成する金属として、ニッケルNiを例に説明したが、金属シリサイドを形成する金属はニッケルに限定されるものではない。熱処理に伴いSiCとの固相反応によりシリサイドを形成する金属をデバイスの形態により適宜もちいればよい。例えば、Ni/TiやNi-Ti合金等、SiCとの反応との際に炭素Cと優先的に反応する金属との積層構造若しくは合金を用いてもよい。また、SiCと金属との反応は、シリコンSiと金属との反応温度よりも高く、この熱処理により製造されたデバイス特性が劣化する場合がある。この場合、SiやGeなどを、シリサイドを形成する金属に含有させて反応温度を低温化させてもよい。また、シリサイドを形成する金属とSiやGeとの組成比は、デバイスに必要とされる電極の仕事関数にあわせて熱処理の温度や時間等を制御することで調整すればよい。金属シリサイドを形成する金属としては、Niの他に、Pd、Pt、Co、Ta、Hf、Zr等が挙げられる。本実施の形態では、ソース電極となる第1のニッケルシリサイド層18は、4H-SiC構造のn型SiC領域14に比べてバンドギャップが小さく電子に対してのショットキー障壁が小さい3C-SiC構造のn型SiC領域15に接した構造を備えている。したがって、第1のニッケルシリサイド層18が直接4H-SiC構造のn型SiC領域14に接する場合に比較して、低いコンタクト抵抗を実現できる。加えて、3C-SiC構造のn型SiC領域15は、4H-SiC構造のn型SiC領域14と独立し、その製造過程で横方向及び縦方向の厚さを任意に制御できる。このため、その後に形成される第1のニッケルシリサイド層18のサイズを鑑みて、横方向及び縦方向の厚さを制御することができる。その結果、コンタクト抵抗と同様にチャネル抵抗に直列に接続される拡散層抵抗を最小にすることが可能となり、DIMOSFET100のオン抵抗を低減することができる。3C-SiC構造のn型SiC領域15の横方向及び縦方向の厚さは1nm以上、50nm以下の範囲が好ましい。この範囲であれば、チャネル抵抗に対して3C-SiC構造のn型SiC領域15の比抵抗増大は無視できる。また、ニッケルシリサイド/SiC界面は通常、nmオーダー以上のラフネスを有する。したがって、ばらつきなく安定してニッケルシリサイド/SiC界面の構造を3C-SiCとするには、3C-SiC構造のn型SiC領域15の厚さが5nm~40nmの範囲であることが好ましい。ただし、ニッケルシリサイド/SiC界面のラフネスが大きく、部分的に3C-SiC構造のn型SiC領域15が断裂した領域が存在しても、その界面面積がコンタクト面積全体の50を超えなければ、3C-SiC結晶構造化に伴うコンタクト抵抗低減の効果は得られる。また、本実施の形態によれば、ソース領域のn型拡散層とウェル領域のp型拡散層の接合部が、結晶構造的に連続した4H-SiCで構成されることになる。したがって、ソース領域とウェル領域の接合部に、3C-SiCのn型拡散層が来る場合、すなわち、接合部に、4H-SiCと3C-SiCのミスフィット領域が生ずる場合に比べ、結晶欠陥に起因する問題が生じにくくなる。次に、図1に示す本実施の形態のDIMOSFET100の製造方法について説明する。また、図2~図8は、本実施の形態の半導体装置の製造方法を示す模式工程断面図である。本実施の形態の半導体装置のDIMOSFET100の製造方法は、第1のn型炭化珪素層と、第1のn型炭化珪素層よりもn型不物濃度の低い第2のn型炭化珪素層を有する半導体基板を準備する工程と、第2のn型炭化珪素層に第1のp型不純物領域を形成する工程と、第2のn型炭化珪素層に4H-SiC構造の第1のn型不純物領域を形成する工程と、第2のn型炭化珪素層、第1のp型不純物領域、第1のn型不純物領域の表面にまたがるゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、イオン注入により、第1のn型不純物領域の一部を非晶質化する工程と、第1の熱処理により非晶質化した領域を再結晶化し、第1のn型不純物領域よりも深さの浅い3C-SiC構造の第2のn型不純物領域を形成する工程と、第2のn型不純物領域上の一部に金属膜を形成する工程と、第2の熱処理により、金属膜と第2のn型不純物領域の炭化珪素を反応させ、底面部と側面部を備え、底面部および側面部で第1のn型不純物領域との間に第2のn型不純物領域を挟む金属シリサイド層を形成する工程と、を備える。また、第1のp型不純物領域に接続され、第1のp型不純物領域よりも深さが浅くp型不純物濃度の高い第2のp型不純物領域を形成する工程をさらに備え、第2のp型不純物領域上にも金属シリサイド層が形成される。さらに、ゲート電極を形成する工程の後に、第1のn型不純物領域上に第1の絶縁膜を形成する工程と、第1の絶縁膜に開口部を形成し、第1のn型不純物領域の一部を露出させる工程と、を備える。そして、第1のn型不純物領域の一部を非晶質化する工程において、第1の絶縁膜をマスクにイオン注入を行う。さらに、第2のn型不純物領域を形成する工程と、金属膜を形成する工程との間に、開口部に第2の絶縁膜の側壁を形成する工程を、備える。まず、4H-SiCのn型SiC層第1のn型炭化珪素層10aと、n型SiC領域10aよりもn型不物濃度の低い4H-SiC構造のn-型SiC層第2のn型炭化珪素層10bで構成されるSiC基板半導体基板を準備する。n-型SiC層第2のn型炭化珪素層10bの厚さは、例えば、10μmで、n型SiC層第1のn型炭化珪素層10a上にエピタキシャル成長によって形成する。次に、n-型SiC層10bに、例えば、Alのイオン注入と活性化の熱処理アニールにより、4H-SiC構造のp型不純物領域第1のp型不純物領域12を形成する。また、n-型SiC層10bに、例えば、Pのイオン注入と活性化の熱処理アニールにより、4H-SiC構造のn型SiC領域n型不純物領域14を形成する。次に、n-型SiC層10bに、p型SiC領域12に接続され、p型SiC領域12よりも深さが浅く、p型SiC領域12よりもp型不純物濃度の高い4H-SiC構造のp型SiC領域第2のp型不純物領域16を形成する。p型SiC領域16は、例えば、Alのイオン注入と活性化の熱処理アニールにより形成する図2。4H-SiC構造のp型不純物領域第1のp型不純物領域12、4H-SiC構造のn型SiC領域第1のn型不純物領域14、および、p型SiC領域第2のp型不純物領域16を形成するイオン注入は、イオン注入時の物理的なダメージによるSiC結晶性劣化を抑制するために、イオン注入時に基板温度を高温にすることが有効であり、その場合の基板温度範囲は400~650°Cが望ましい。次に、公知の方法により、n-型SiC層10b、p型SiC領域12、n型SiC領域14の表面にまたがる、例えば、シリコン酸化膜のゲート絶縁膜20を形成する。そして、ゲート絶縁膜20上に、例えば、多結晶n型シリコンのゲート電極22を、フォトリソグラフィーと異方性エッチングもしくは等方性エッチングにより形成する。そして、ゲート電極22上、および、4H-SiC構造のn型SiC領域第1のn型不純物領域14上に層間絶縁膜第1の絶縁膜24を形成する。層間絶縁膜24は、例えば、シリコン酸化膜であり、例えば、CVDChemicalVaporDeposition法により形成される。次に、層間絶縁膜24には、フォトリソグラフィーと異方性エッチングにより、n型SiC領域14およびp型SiC領域16が露出するように、コンタクトホール開口部42が形成される図3。このコンタクトホール42によって、4H-SiC基板に形成される3C-SiC構造の領域の横方向、すなわち基板主面に平行な方向のサイズを定義する。次に、層間絶縁膜第1の絶縁膜24をマスクに、4H-SiC構造のn型SiC領域第1のn型不純物領域14の一部および4H-SiC構造のp型SiC領域第2のp型不純物領域16に、例えば、ゲルマニウムGeのイオン注入を行う。このイオン注入により、コンタクトホール底部に露出したn型SiC領域14の一部およびp型SiC領域16の表面近傍のSiCに物理的ダメージを与え、表面近傍のSiCを非晶質化アモルファス化し非晶質化層40を形成する図4。イオン種はSiCを効率よく非晶質化する元素がよく、デバイス特性に影響が少ない元素を選べばよい。ゲルマニウムGeのほかには、シリコンSiや、化学的に安定なアルゴンArやキセノンXe等の希ガス元素等を用いればよい。また、イオン注入中に基板を液体窒素などで基板を冷却することで、イオン注入時の基板温度上昇に伴う結晶回復効果を抑制して、効率よく非晶質化させることができる。また、基板を冷却することで、非晶質化層40とSiC結晶界面の結晶欠陥密度を低減することができる。また、基板を冷却することで、炭素C等の軽元素イオンを用いても非晶質化を容易に進行させることができる。イオン注入のエネルギーは、後に形成される3C-SiC構造の領域深さを定義することになる。注入元素の質量を考慮して、所望の深さになるよう決定すればよい。例えば、非晶質化層40が0.01μm~0.4μmになるよう決定する。次に、第1の熱処理により非晶質化層40を再結晶化し、4H-SiC構造のn型SiC領域第1のn型不純物領域14よりも深さの浅い3C-SiC構造のn型SiC領域15、および、3C-SiC構造のp型SiC領域17を形成する。再結晶化の熱処理はRTARapidThermalAnnealingを用いればよく、温度範囲は900°C以上1500°C以下の範囲が望ましい。1500°Cを超える高温長時間のアニールは、ゲート絶縁膜及びその界面の特性を劣化させ、チャネルの移動度低下を引き起こし、デバイス特性を劣化させてしまう。900°C未満では、非晶質化層40の再結晶化が十分進行しないおそれがある。よって、3C-SiC構造領域の形成のための熱処理の温度制御は重要である。また、ゲート絶縁膜とその界面の特性劣化を抑制するために、窒素NやリンPもしくは水素を含む雰囲気でのアニールも有効である。また、アニールの短時間化の方法として、レーザーアニールやフラッシュランプアニールなどの技術を用いたミリセックアニールを用いてもよい。また、RFマイクロ波アニールは低温度ながら、再結晶化を生じさせる有効な手段である。また、再結晶化により3C-SiC構造の結晶を形成する領域は、最終構造として金属シリサイドと、3C-SiC構造のn型SiC領域15、および、3C-SiC構造のp型SiC領域17に挟まれる領域である。再結晶化する領域は、必ずしも非晶質化層40の全域でなくてもかまわない。再結晶化は基板と非晶質化層40との界面付近を成長核として進行する場合が多く、非晶質化層40のうち表面近傍は非晶質層アモルファス層として残存してもかまわない。その場合には、後工程の金属シリサイド7の形成プロセス温度が低温化でき、ゲート絶縁膜の特性劣化抑制に有効に作用するという利点がある。次に、コンタクトホール開口部42の側面にサイドウォールプロセスにより、例えば、シリコン窒化膜第2の絶縁膜の側壁オフセットスペーサー25を形成する。具体的には、例えば、シリコン窒化膜SiNをCVDChemicalVaporDeposition法などを用いて成膜する。その後、異方性のエッチングによって層間絶縁膜第1の絶縁膜24およびコンタクトホール開口部42底面のSiNを除去し、コンタクトホール42の側面に選択的にSiNの側壁25を形成する図5。この場合のSiN膜厚、すなわち側壁25の横方向の厚みは、3C-SiC構造のn型SiC領域15の横方向の厚みを定義する。n型SiC領域15の横方向の厚みはSiN膜厚から、後の金属シリサイド形成で消費されるSiC領域の横方向厚みを差し引いた値となる。よって、許容されるSiNの最小膜厚は、金属シリサイド形成で消費されるSiC領域の横方向厚みであり、それ以上であれば3C-SiC構造のn型SiC領域15が残存することになる。もっとも、3C-SiC構造のn型SiC領域15の横方向の厚さは短いほど拡散層による寄生抵抗が低減しデバイスの特性オン抵抗の低減に繋がる。このため、金属シリサイドの膜厚ばらつき及びプロセスばらつきを考慮し決定すればよい。具体的には、SiN膜厚は10nm以上50nm以下が望ましい。次に、3C-SiC構造のn型SiC領域15上の一部、すなわち、SiNの側壁25で被覆される領域以外に、金属膜36を形成する図6。具体的には、例えば、ニッケル膜を、スパッタ法などを用いて成膜する。次に、第2の熱処理により、ニッケル膜36と3C-SiC構造のn型SiC領域15の炭化珪素を反応させ、ニッケルシリサイド層金属シリサイド層18を形成する。その後、未反応のニッケル膜36を除去する図7。具体的には、例えば、550°C~1000°Cのアニールを行い、Ni/SiC界面にニッケルシリサイド層18を形成し、酸溶液処理によって、層間絶縁膜24上、側壁25上の未反応Niを除去するニッケルシリサイド層18は、底面部と側面部を備え、その底面部および側面部で、4H-SiC構造のn型SiC領域第1のn型不純物領域14および4H-SiC構造のp型SiC領域第2のp型不純物領域16との間に、3C-SiC構造のn型SiC領域15および3C-SiC構造のp型SiC領域17を挟んだ構造となる。なお、ニッケル膜厚およびアニールのプロセス条件によっては、ニッケルシリサイド化反応に伴って余剰な炭素Cがニッケルシリサイド表面に析出する場合がある。そして、その炭素Cが上部のアルミニウムAl電極配線との密着性を劣化させる要因、や寄生抵抗を上昇させる要因となりデバイス特性及またはその信頼性を劣化させる。この問題を解決する方法として、図6のニッケル膜36中に、チタンTiを含有させる、もしくは、チタンTiをニッケル膜36の上部、もしくは下部に配した積層構造にすることが有効である。この場合、チタンTiは炭素Cと優先的に反応し、炭素Cのニッケルシリサイド表面への析出を抑制する効果がある。また、ニッケルシリサイド層18の形成方法として2段階アニール法も有効である。この場合、第1段アニールとして700度程度以下の比較的低温でシリサイドを形成し、酸溶液による未反応Ni除去プロセスの後に第1段アニールより高温の第2段アニールを行う。そうすることで、コンタクト抵抗をさらに低抵抗化することも可能である。次に、n型SiC層10a上、すなわちSiC基板10の裏面側にも、ニッケルシリサイド膜第2のニッケルシリサイド層30を形成する図8。その後、第1のニッケルシリサイド層18上に、例えば、アルミニウムをスパッタすることで第1の金属電極28を形成する。また、第2のニッケルシリサイド層30上に、例えば、アルミニウムをスパッタすることで第2の金属電極32を形成する。以上の製造方法により、図1に示すDIMOSFET100が形成される。本実施の形態の製造方法によれば、ソース領域に3C-SiC構造のSiCを用いて低い寄生抵抗を実現し、高い性能を備える半導体装置が製造可能となる。第2の実施の形態本実施の形態の半導体装置は、金属シリサイド層の側面部でのみ、金属シリサイド層が第1のn型不純物領域との間に第2のn型不純物領域を挟む点以外は、第1の実施の形態と同様である。したがって、第1の実施の形態と重複する内容については記述を省略する。図9は、本実施の形態の半導体装置の模式断面図である。図9に示すように、DIMOSFET200では、ニッケルシリサイド層18の側面部でのみ、ニッケルシリサイド層18が4H-SiC構造のn型SiC領域第1のn型不純物領域14との間に3C-SiC構造のn型SiC領域第2のn型不純物領域15を挟む構造となっている。いいかえれば、ニッケルシリサイド層18の底面部およびその側面部の一部が、n型SiC領域第1のn型不純物領域14および4H-SiC構造のp型SiC領域第2のp型不純物領域16と接する構造である。したがって、3C-SiC構造の領域は、側壁25の直下の、ニッケルシリサイド層18の膜厚よりも浅い部分のみに形成されている。トランジスタがオン動作する場合、ニッケルシリサイド層18からソース拡散層へ流れる電流は、基板の表面近傍、すなわち、側壁25の直下のニッケルシリサイド層18の膜厚よりも浅い部分に集中する。このため、本実施の形態の構造をもってしても、コンタクト抵抗の低減効果によるトランジスタのオン抵抗を効果的に小さくすることができる。また、3C-SiCは4H-SiCに比較して価電子帯端のバンドオフセットの効果はほとんどない。このため、ウェル領域に対するコンタクト抵抗は第1の実施の形態の構造と同等に保つことができる。本実施の形態の半導体装置は、第1の実施の形態と比較して、小さいサーマルバジェットで形成できるため、ゲートスタック構造及びその界面特性の劣化をさらに抑制できる。小さいサーマルバジェットで形成できるのは、3S-SiC再結晶化領域を小さくすることが可能となるためである。本実施の形態の半導体装置は、第1の実施の形態と同様の製造方法で実現できる。具体的には、非晶質化時のイオン注入エネルギーやニッケル成膜時の膜厚を制御することによって実現される。第3の実施の形態本実施の形態の半導体装置は、ゲート電極が、多結晶シリコンとニッケルシリサイドの積層構造であること以外は、第1の実施の形態と同様である。したがって、第1の実施の形態と重複する内容については記載を省略する。図10は、本実施の形態の半導体装置の模式断面図である。図10に示すように、本実施の形態のDIMOSFET300では、ゲート電極22が、多結晶シリコン層22aと、ニッケルシリサイド層22bの2層構造のゲートスタック構造となっている。ニッケルシリサイド層22bはNi:Siが1:1の比率であるNiSi相である。この構造をとることで、ゲート電極22部分の比抵抗率が低減される。例えば、ゲート電極をこの構造にすることにより、ゲート電極22のシート抵抗が多結晶シリコン一層の場合に比較して1/10以下になる。このため、DIMOSFET300の高周波数動作が実現される。これは、ニッケルシリサイド層22bの比抵抗が多結晶シリコン層22aのそれより1桁以上小さいためである。また、DIMOSFET300の閾値電圧は本構造をとることで、n型多結晶シリコン単層のゲート電極にくらべて約0.5V上昇する。これはNiSi電極の仕事関数がn多結晶シリコンのそれに対して、約0.5eV高いためである。これによって、ノーマリーオフのDIMOSFETが容易に実現される。また、ニッケル膜とn型多結晶シリコンの膜厚比をニッケル膜厚が厚い方向に変化させることで、ゲート電極のニッケル組成が大きくなる。したがって、閾値電圧をさらに最大で約0.3eV高く設定できる。この場合、形成するシリサイド相は、Ni2SiやNi3Siである。ゲート電極22上部には、ニッケルシリサイド以外の金属的な特性を示す金属シリサイドやその他の金属及び金属化合物を用いてもよい。Ti、Co、W、Moなどのシリサイドは高温でも安定にその構造を維持することから、ゲート電極の後工程のプロセス温度にも耐え好ましい。また、ゲート電極のすべてをこれら金属的な性質を有する低抵抗な高温安定材料に置き換えることも有効である。ゲート電極22上部の金属シリサイド層は多結晶シリコン成膜に連続して形成してもよいし、ソース領域と同じ金属材料であれば、ソース領域の金属シリサイド層と同じタイミングで形成することもできる。以上、本実施の形態によれば、第1の実施の形態の効果に加え、さらに、ゲート電極のシート抵抗が低減することによる性能向上という新たな効果が実現される。第4の実施の形態本実施の形態の半導体装置は、ゲート電極が、多結晶シリコン、炭素含有多結晶シリコンおよびニッケルシリサイドの積層構造であること以外は、第1の実施の形態と同様である。したがって、第1の実施の形態と重複する内容については記載を省略する。図11は、本実施の形態の半導体装置の模式断面図である。図11に示すように、本実施の形態のDIMOSFET400では、ゲート電極22が、多結晶シリコン層22aと、炭素含有多結晶シリコン層カーボンドープ多結晶シリコン層22c、ニッケルシリサイド層22bの3層構造のゲートスタック構造となっている。この構造をとることで、ゲート電極22部分の比抵抗率が低減される。例えば、ゲート電極をこの構造にすることにより、ゲート電極22のシート抵抗が多結晶シリコン一層の場合に比較して1/10以下になる。また、炭素含有多結晶シリコン層22cを、多結晶シリコン層22aとニッケルシリサイド層22bの間に挿入することで、ニッケルシリサイド層22bの熱的安定性が改善する。したがって、ソース領域部分のSiC上に、低抵抗コンタクトを実現するための第1のニッケルシリサイド層18を形成する場合に必要とされるプロセス温度を経ても、層構造を維持することが可能となる。この炭素含有多結晶シリコン層22cのC組成は0.1原子以上3.0原子以下が望ましい。この範囲であれば比較的低温で、CVD法を用いて炭素含有多結晶シリコン層22cが形成でき、かつ、その上部に形成されるニッケルシリサイド層22bの熱安定性も十分に改善される。本実施の形態によれば、ゲート電極22上部の金属シリサイド層と、ソース領域の金属シリサイド層の同時形成が容易となる。以上、本実施の形態によれば、第1の実施の形態の効果に加え、さらに、ゲート電極のシート抵抗が低減することによる性能向上という新たな効果が実現される。また、熱的安定性が高く、製造容易なDIMOSFETが実現される。第5の実施の形態本実施の形態の半導体装置は、ゲート電極側面に、第1の側壁と、第2の側壁の2つの側壁が形成されること以外は、第1の実施の形態と同様である。したがって、第1の実施の形態と重複する内容については、記載を省略する。また、本実施の形態の半導体装置の製造方法は、ゲート電極を形成する工程の後に、ゲート電極に第1の絶縁膜の第1の側壁を形成する工程を、さらに備え、第1のn型不純物領域の一部を非晶質化する工程において、第1の側壁をマスクにイオン注入を行う。また、第2のn型不純物領域を形成する工程と、金属膜を形成する工程との間に、第1の側壁上に、第2の絶縁膜の第2の側壁を形成する工程を、さらに備える。上記工程以外は、基本的に第1の実施の形態と同様である。図12は、本実施の形態の半導体装置の模式断面図である。図12に示すように、本実施の形態のDIMOSFET500では、ゲート電極22の側面に、例えば、シリコン酸化膜で形成される第1の側壁38と、シリコン窒化膜で形成される第2の側壁25の2つの側壁が形成される。図13、図14は、本実施の形態の半導体装置の製造方法を示す模式工程断面図である。ゲート電極22を形成した後に、ゲート電極22の側面に、例えば、サイドウォールプロセスによりシリコン酸化膜第1の絶縁膜の第1の側壁38を形成する。次に、第1の側壁38をマスクにGe等のイオン注入を行い、非晶質層40を形成する図12。その後、第1の実施の形態と同様に、例えば、シリコン窒化膜で形成される第2の側壁25を、第1の側壁38上、すなわち第1の側壁38の側面に形成する。その後、ニッケル膜36を形成する図14以後、第1の実施の形態と同様の工程を経ることで、図11のDIMOSFET500が形成される。本実施の形態によれば、ゲート電極22に対して自己整合的にオフセットさせた3C-SiC構造のn型SiC領域15およびニッケルシリサイド層18が形成される。したがって、リソグラフィの合わせによるバラツキを抑えつつ、精度よくソース拡散層領域の構造を制御することができる。その結果、3C-SiC構造のn型SiC領域15や4H-SiC構造のn型SiC領域14等のソース拡散層領域の横方向の長さが精度よく短くでき、かつ、ソース拡散層領域よりも低抵抗シリサイド領域を大きくすることができる。したがって、本実施の形態によれば、チャネルに直列接続される寄生抵抗成分が小さくなることで、特性オン抵抗がさらに改善される。第6の実施の形態本実施の形態の半導体装置は、DIMOSFETではなく、IGBTInsulatedGateBipolarTransistorである点で第1の実施の形態と異なっている。ソース領域の構造および製造方法の要部については、第1の実施の形態と同様である。したがって、第1の実施の形態と重複する内容については記載を省略する。本実施の形態の半導体装置は、p型炭化珪素層と、p型炭化珪素層上のn型炭化珪素層を有する半導体基板と、n型炭化珪素層に形成される第1のp型不純物領域と、n型炭化珪素層に形成される4H-SiC構造の第1のn型不純物領域と、n型炭化珪素層に形成され、第1のn型不純物領域よりも深さの浅い3C-SiC構造の第2のn型不純物領域と、n型炭化珪素層、第1のp型不純物領域、第1のn型不純物領域の表面にまたがるゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、第1のn型不純物領域上に形成され、底面部と側面部を備え、少なくとも側面部で第1のn型不純物領域との間に第2のn型不純物領域を挟む金属シリサイド層と、を備える図15は、本実施の形態の半導体装置の模式断面図である。本実施の形態の半導体装置はIGBTである。図15に示すように、IGBT600は、p型SiC層p型炭化珪素層10cと、n-型SiC層n型炭化珪素層10bで構成される4H-SiCのSiC基板10が用いられる。p型SiC層10cは、例えば、不純物濃度5×1018~1×1019cm-3程度の、例えばAlをp型不純物として含む。p型SiC層10cはIGBT600のコレクタ領域として機能する。p型SiC層10c上、すなわちSiC基板10の裏面側には、第2のニッケルシリサイド層30と、第2の金属電極32がコレクタ電極として形成されている。また、第1のニッケルシリサイド層18および第1の金属電極28は、IGBT600のエミッタ電極およびウェル電極として機能する。その他の構成は、第1の実施の形態と同様である。以上、本実施の形態によれば、ソース領域に3C-SiC構造のSiCを用いて低い寄生抵抗を実現し、高い性能を備えるIGBTおよびその製造方法が実現される。以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。