"側壁および底壁が形成されたゲートトレンチを有するワイドバンドギャップ半導体からなる半導体層と、前記ゲートトレンチの前記側壁および前記底壁上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体層に対向するように、前記ゲートトレンチに埋め込まれたゲート電極とを含み、前記半導体層は、前記半導体層の表面側に露出するように形成され、前記ゲートトレンチの前記側壁の一部を形成する第1導電型のソース領域と、前記ソース領域に対して前記半導体層の裏面側に前記ソース領域に接するように形成され、前記ゲートトレンチの前記側壁の一部を形成する第2導電型のボディ領域と、前記ボディ領域に対して前記半導体層の前記裏面側に前記ボディ領域に接するように形成され、前記ゲートトレンチの前記底壁を形成する第1導電型のドリフト領域と、前記ゲートトレンチの一部の領域において、前記側壁と前記底壁とが交わる前記ゲートトレンチのエッジ部に選択的に形成された第2導電型の第1耐圧保持領域とを含む、半導体装置。前記第1耐圧保持領域の不純物濃度は、前記ドリフト領域の不純物濃度よりも高い、請求項1に記載の半導体装置。前記ゲートトレンチが格子状に形成されており、前記半導体層は、格子状の前記ゲートトレンチにより区画され、複数の角部を有する多角柱状の単位セルを複数含み、当該各単位セルが、前記ソース領域、前記ボディ領域および前記ドリフト領域を有しており、前記第1耐圧保持領域は、前記単位セルの前記角部に形成された前記ゲートトレンチのコーナーエッジ部に選択的に形成されている、請求項1または2に記載の半導体装置。前記第1耐圧保持領域は、前記ボディ領域における前記コーナーエッジ部直上の部分に至るように形成されている、請求項3に記載の半導体装置。前記第1耐圧保持領域は、格子状の前記ゲートトレンチの交差部に選択的に形成されている、請求項3または4に記載の半導体装置。前記半導体層は、格子状の前記ゲートトレンチの線状部の底壁に形成され、当該線状部の幅よりも狭い幅を有する第2導電型の第2耐圧保持領域をさらに含む、請求項3~5のいずれか一項に記載の半導体装置。前記第2耐圧保持領域の不純物濃度は、前記第1耐圧保持領域の不純物濃度よりも高い、請求項6に記載の半導体装置。前記第2耐圧保持領域の厚さは、前記第1耐圧保持領域の厚さよりも小さい、請求項6または7に記載の半導体装置。前記半導体層は、前記表面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達し、側壁および底壁を有するソーストレンチと、前記ソーストレンチの一部の領域において、前記側壁と前記底壁とが交わる前記ソーストレンチのエッジ部に選択的に形成された第2導電型の第3耐圧保持領域とをさらに含む、請求項1~8のいずれか一項に記載の半導体装置。前記ドリフト領域は、前記ゲートトレンチの前記底壁を形成する、第1不純物濃度の第1領域と、当該第1領域に対して前記半導体層の前記裏面側に前記第1領域に接するように形成され、前記第1不純物濃度よりも小さい第2不純物濃度の第2領域とを含む、請求項1~9のいずれか一項に記載の半導体装置。前記第1領域の厚さは、前記第1耐圧保持領域の厚さよりも大きい、請求項10に記載の半導体装置。前記第1領域の厚さは、前記第1耐圧保持領域の厚さ以下である、請求項10に記載の半導体装置。前記第1領域と前記第2領域との界面は、前記ゲートトレンチの形成により前記半導体層の前記表面の一部が低くなって生じた段差に合わせて起伏している、請求項10~12のいずれか一項に記載の半導体装置。前記第1領域と前記第2領域との界面は、前記半導体層の前記表面に対して一定の距離にある、請求項10~12のいずれか一項に記載の半導体装置。前記ゲート絶縁膜における前記ゲートトレンチの前記底壁上の部分は、前記ゲート絶縁膜における前記ゲートトレンチの前記側壁上の部分よりも厚く、その頂部が前記ボディ領域の最深部以下である、請求項1~14のいずれか一項に記載の半導体装置。前記半導体層の前記表面はC面である、請求項1~15のいずれか一項に記載の半導体装置。前記ボディ領域は、イオン注入により形成される、請求項1~16のいずれか一項に記載の半導体装置。ワイドバンドギャップ半導体からなる半導体層であって、その表面側に露出するように形成された第1導電型のソース領域と、前記ソース領域に対して裏面側に前記ソース領域に接するように形成された第2導電型のボディ領域と、前記ボディ領域に対して前記裏面側に前記ボディ領域に接するように形成された第1導電型のドリフト領域とを含む、半導体層を形成する工程と、前記半導体層の前記表面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達し、側壁および底壁を有するゲートトレンチを形成する工程と、前記ゲートトレンチの一部の領域において、前記側壁と前記底壁とが交わる前記ゲートトレンチのエッジ部に第2導電型の不純物を選択的に注入する工程とを含む、半導体装置の製造方法。前記ゲートトレンチの形成後、前記半導体層の前記表面から第1導電型の不純物を注入することにより、前記ドリフト領域に、前記ゲートトレンチの前記底壁を形成する、第1不純物濃度の第1領域を形成し、同時に、前記ドリフト領域における前記第1領域以外の部分を、前記第1不純物濃度よりも小さい第2不純物濃度の第2領域として形成する工程をさらに含む、請求項18に記載の半導体装置の製造方法。前記半導体層を形成する工程は、エピタキシャル成長により、前記ドリフト領域、前記ボディ領域および前記ソース領域をこの順に積層する工程を含み、前記ドリフト領域を成長させる工程は、前記半導体層の前記裏面側から第2不純物濃度の第2領域を形成し、当該第2領域上に、前記第2不純物濃度よりも大きい第1不純物濃度の第1領域を形成する工程を含み、前記ゲートトレンチを形成する工程は、前記ゲートトレンチの最深部が前記第1領域の厚さ方向途中部に達するように、前記ゲートトレンチを形成する工程を含む、請求項18に記載の半導体装置の製造方法。前記ゲートトレンチを形成する工程と同時に実行され、前記半導体層の前記表面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達し、側壁および底壁を有するソーストレンチを形成する工程と、前記ゲートトレンチの前記エッジ部に不純物を注入する工程と同時に実行され、前記ソーストレンチの一部の領域において、前記側壁と前記底壁とが交わる前記ソーストレンチのエッジ部に第2導電型の不純物を選択的に注入する工程とをさらに含む、請求項18~20のいずれか一項に記載の半導体装置の製造方法。前記半導体層を形成する工程は、前記半導体層をエピタキシャル成長により形成した後、前記ボディ領域を前記半導体層の前記表面からイオン注入することにより形成する工程を含む、請求項18~21のいずれか一項に記載の半導体装置の製造方法。トレンチゲート型MOSFETのゲートトレンチの底部は、ターンオフ時に発生するゲート電極とドレイン電極との間の高電位差に起因して電界が集中しやすい。この電界集中が、ゲート絶縁膜の破壊の要因となり、MOSFETの耐圧の低下を招いている。そこで本発明者らの研究によれば、この種の電界集中は、ゲートトレンチの底部にp型不純物を注入することにより緩和できるかもしれない。しかしながら、チャネルが形成される領域がゲートトレンチの内面に露出しているため、ゲートトレンチの底部にp型不純物を注入する際には、チャネル領域へのp型不純物の注入を防ぐ必要がある。チャネル領域にp型不純物が注入されると、チャネル特性の制御が困難になるためである。本発明の目的は、オフ時の絶縁破壊耐圧を向上させることができ、さらにチャネル特性を制御できる半導体装置およびその製造方法を提供することである。上記目的を達成するための請求項1記載の発明は、側壁および底壁が形成されたゲートトレンチを有するワイドバンドギャップ半導体からなる半導体層と、前記ゲートトレンチの前記側壁および前記底壁上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体層に対向するように、前記ゲートトレンチに埋め込まれたゲート電極とを含み、前記半導体層は、前記半導体層の表面側に露出するように形成され、前記ゲートトレンチの前記側壁の一部を形成する第1導電型のソース領域と、前記ソース領域に対して前記半導体層の裏面側に前記ソース領域に接するように形成され、前記ゲートトレンチの前記側壁の一部を形成する第2導電型のボディ領域と、前記ボディ領域に対して前記半導体層の前記裏面側に前記ボディ領域に接するように形成され、前記ゲートトレンチの前記底壁を形成する第1導電型のドリフト領域と、前記ゲートトレンチの一部の領域において、前記側壁と前記底壁とが交わる前記ゲートトレンチのエッジ部に選択的に形成された第2導電型の第1耐圧保持領域とを含む、半導体装置である。本発明者らは、上記目的を達成するために、ターンオフ時におけるゲート絶縁膜の絶縁破壊のメカニズムについて、鋭意検討した。具体的には、半導体装置がオフの状態つまり、ゲート電圧が0Vの状態において、ソース領域と、ドレインとして機能するドリフト領域との間ソース-ドレイン間にドリフト領域が側となる電圧が印加されると、ゲート電極とドリフト領域との間に介在するゲート絶縁膜に電界がかかる。この電界は、ゲート電極とドリフト領域との電位差に起因して生じるものである。そして、ゲートトレンチの底部においては、ゲート電極を基準0Vとして非常に高い電位の等電位面が分布し、しかも等電位面の間隔が小さいため、非常に大きな電界が生じる。そのため、デバイス耐圧ほどの電圧がソース-ドレイン間に印加され続けると、ゲート絶縁膜におけるゲートトレンチの底部上の箇所が、その大きさの電界集中に耐え切れず、絶縁破壊を起こすといったメカニズムである。そこで、請求項1記載の半導体装置によれば、ワイドバンドギャップ半導体たとえば、バンドギャップEgが2eV以上、好ましくは、2.5eV~7eVが採用された半導体装置において、ソース領域とドリフト領域とが、ボディ領域を挟んで縦方向に配置された縦型構造において、ゲートトレンチのエッジ部に第1耐圧保持領域が形成されている。これにより、第1耐圧保持領域とドリフト領域との接合pn接合により生じる空乏層を、ゲートトレンチのエッジ部付近に発生させることができる。そして、この空乏層の存在により、ゲート電極を基準とする高い電位の等電位面をゲート絶縁膜から遠ざけることができる。その結果、ゲート絶縁膜にかかる電界を小さくすることができるので、絶縁破壊を抑制することができる。しかも請求項1記載の半導体装置では、ゲートトレンチの一部の領域において、当該第1耐圧保持領域がゲートトレンチのエッジ部に選択的に形成されている。したがって、当該一部の領域におけるエッジ部直上の部分のボディ領域には、余分な第2導電型不純物が注入されていない。そのため、ボディ領域の第2導電型不純物の濃度を設計どおりに維持することができる。その結果、チャネル特性を制御することができる。前記第1耐圧保持領域の不純物濃度は、請求項2記載のように、前記ドリフト領域の不純物濃度よりも高いことが好ましい。この構成により、第1耐圧保持領域とドリフト領域との接合pn接合により生じる空乏層が半導体層内に広がり過ぎることを防止することができる。また、請求項3記載のように、前記ゲートトレンチが格子状に形成されており、前記半導体層は、格子状の前記ゲートトレンチにより区画され、複数の角部を有する多角柱状の単位セルを複数含み、当該各単位セルが、前記ソース領域、前記ボディ領域および前記ドリフト領域を有している場合、前記第1耐圧保持領域は、前記単位セルの前記角部に形成された前記ゲートトレンチのコーナーエッジ部に選択的に形成されていることが好ましい。ゲートトレンチが格子状に形成されており、当該格子状のゲートトレンチの窓部に多角柱状の単位セルが配列されている場合は、単位セルの角部に形成されたゲートトレンチのコーナーエッジ部付近において、ゲート絶縁膜の絶縁破壊が特に発生しやすい。したがって、請求項3記載の半導体装置のように、第1耐圧保持領域がコーナーエッジ部に形成されていれば、そのコーナーエッジ部付近におけるゲート絶縁膜の絶縁破壊を効果的に抑制することができる。第1耐圧保持領域がゲートトレンチのコーナーエッジ部に形成される場合、当該第1耐圧保持領域は、請求項4記載のように、ボディ領域におけるコーナーエッジ部直上の部分に至るように形成されていてもよい。多角柱状の単位セルでは、ゲート電極に印加する電圧を制御することにより、ゲートトレンチの側壁の一部を形成する単位セルの側面に沿ってチャネルが形成される。すなわち、単位セルの角部には、チャネルが形成されないか、形成されても当該チャネルを流れる電流は微量である。したがって、ボディ領域におけるコーナーエッジ部直上の部分に至るように第1耐圧保持領域を形成することにより、デバイスの性能にほとんど影響を与えずに、ゲート絶縁膜の破壊防止効果を一層向上させることができる。また、第1耐圧保持領域がゲートトレンチのコーナーエッジ部に形成される場合、当該第1耐圧保持領域は、請求項5記載のように、格子状の前記ゲートトレンチの交差部に選択的に形成されていてもよい。また、前記半導体層は、請求項6記載のように、格子状の前記ゲートトレンチの線状部の底壁に形成され、当該線状部の幅よりも狭い幅を有する第2導電型の第2耐圧保持領域をさらに含むことが好ましい。この構成により、ゲートトレンチの線状部に沿って生じる電界がゲート絶縁膜に作用しても、第2耐圧保持領域とドリフト領域との接合pn接合により生じる空乏層により、当該電界を緩和することができる。その結果、ゲート絶縁膜に生じる電界を、満遍なく緩和することができる。しかも、第2耐圧保持領域がゲートトレンチの線状部の側壁つまり、単位セルにおいてチャネルが形成される部分に形成されていないので、デバイスの性能の低下を防止することもできる。また、前記第2耐圧保持領域の不純物濃度は、請求項7記載のように、第1耐圧保持領域の不純物濃度よりも高いことが好ましい。また、前記第2耐圧保持領域の厚さは、請求項8記載のように、前記第1耐圧保持領域の厚さよりも小さいことが好ましい。この構成により、チャネル抵抗の上昇を抑制することができる。なお、第1および第2耐圧保持領域の厚さとは、たとえば、前記半導体層の前記表面から前記裏面側に向かう方向に沿う厚さのことである。また、請求項9記載の発明は、前記半導体層は、前記表面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達し、側壁および底壁を有するソーストレンチと、前記ソーストレンチの一部の領域において、前記側壁と前記底壁とが交わる前記ソーストレンチのエッジ部に選択的に形成された第2導電型の第3耐圧保持領域とをさらに含む、請求項1~8のいずれか一項に記載の半導体装置である。この構成によれば、第3耐圧保持領域とドリフト領域との接合pn接合により生じる空乏層を、ソーストレンチのエッジ部付近に発生させることができる。これにより、ゲートトレンチのエッジ部とソーストレンチのエッジ部との間における等電位面の密集を防止することができる。その結果、ゲート絶縁膜にかかる電界を小さくすることができるので、絶縁破壊を抑制することができる。また、請求項10記載の発明は、前記ドリフト領域は、前記ゲートトレンチの前記底壁を形成する、第1不純物濃度の第1領域と、当該第1領域に対して前記半導体層の前記裏面側に前記第1領域に接するように形成され、前記第1不純物濃度よりも小さい第2不純物濃度の第2領域とを含む、請求項1~9のいずれか一項に記載の半導体装置である。この構成によれば、ゲートトレンチの底壁に第1領域を形成することにより、ドリフト領域における第1耐圧保持領域と接する部分の一部または全部を、ドリフト領域の他の領域第2領域に比べて相対的に高濃度な第1不純物濃度を有する領域にすることができる。これにより、ドリフト領域と第1耐圧保持領域とのpn接合から発生する空乏層の広がりを抑制することができる。その結果、チャネルボディ領域におけるゲート絶縁膜との界面付近を流れる電子の経路が空乏層により阻害されず、十分な大きさの経路を確保することができるので、オン抵抗の増大を防止することができる。しかも、ドリフト領域全体を高濃度な第1領域とするのではなく、第1領域に対して半導体層の裏面側に相対的に低濃度な第2領域を形成しているので、第1領域の形成による耐圧の低下を抑制することができる。また、前記第1領域の厚さは、請求項11記載のように、前記第1耐圧保持領域の厚さよりも大きくてもよく、請求項12記載のように、当該第1耐圧保持領域の厚さ以下であってもよい。請求項11記載のように第1領域の厚さ>第1耐圧保持領域の厚さであれば、ドリフト領域と第1耐圧保持領域との接合を全て第1領域が担うことになるので、ドリフト領域第1領域と第1耐圧保持領域とのpn接合から発生する空乏層の広がりを一層抑制することができる。一方、請求項12記載のように第1領域の厚さ≦第1耐圧保持領域の厚さであれば、たとえば、第1領域を半導体層の表面からのイオン注入により形成する場合、不純物の注入深さが浅くて済むので、小さな注入エネルギで第1領域を簡単に形成することができる。なお、第1領域の厚さとは、たとえば、前記半導体層の前記表面から前記裏面側に向かう方向に沿う厚さのことである。また、前記第1領域と前記第2領域との界面は、請求項13記載のように、前記ゲートトレンチの形成により前記半導体層の前記表面の一部が低くなって生じた段差に合わせて起伏していてもよいし、請求項14記載のように、前記半導体層の前記表面に対して一定の距離にあってよい。また、前記ゲート絶縁膜における前記ゲートトレンチの前記底壁上の部分は、前記ゲート絶縁膜における前記ゲートトレンチの前記側壁上の部分よりも厚く、その頂部が前記ボディ領域の最深部以下であることが好ましい。また、前記半導体層の前記表面はC面であることが好ましい。また、前記ボディ領域は、イオン注入により形成されることが好ましい。また、請求項18記載の発明は、ワイドバンドギャップ半導体からなる半導体層であって、その表面側に露出するように形成された第1導電型のソース領域と、前記ソース領域に対して裏面側に前記ソース領域に接するように形成された第2導電型のボディ領域と、前記ボディ領域に対して前記裏面側に前記ボディ領域に接するように形成された第1導電型のドリフト領域とを含む、半導体層を形成する工程と、前記半導体層の前記表面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達し、側壁および底壁を有するゲートトレンチを形成する工程と、前記ゲートトレンチの一部の領域において、前記側壁と前記底壁とが交わる前記ゲートトレンチのエッジ部に第2導電型の不純物を選択的に注入する工程とを含む、半導体装置の製造方法である。この方法により、請求項1に記載の半導体装置を製造することができる。また、請求項19記載の発明は、前記ゲートトレンチの形成後、前記半導体層の前記表面から第1導電型の不純物を注入することにより、前記ドリフト領域に、前記ゲートトレンチの前記底壁を形成する、第1不純物濃度の第1領域を形成し、同時に、前記ドリフト領域における前記第1領域以外の部分を、前記第1不純物濃度よりも小さい第2不純物濃度の第2領域として形成する工程をさらに含む、請求項18に記載の半導体装置の製造方法である。また、請求項20記載の発明は、前記半導体層を形成する工程は、エピタキシャル成長により、前記ドリフト領域、前記ボディ領域および前記ソース領域をこの順に積層する工程を含み、前記ドリフト領域を成長させる工程は、前記半導体層の前記裏面側から第2不純物濃度の第2領域を形成し、当該第2領域上に、前記第2不純物濃度よりも大きい第1不純物濃度の第1領域を形成する工程を含み、前記ゲートトレンチを形成する工程は、前記ゲートトレンチの最深部が前記第1領域の厚さ方向途中部に達するように、前記ゲートトレンチを形成する工程を含む、請求項18に記載の半導体装置の製造方法である。請求項19および20記載の発明により、請求項10記載の発明を製造することができる。また、請求項21記載の発明は、前記ゲートトレンチを形成する工程と同時に実行され、前記半導体層の前記表面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達し、側壁および底壁を有するソーストレンチを形成する工程と、前記ゲートトレンチの前記エッジ部に不純物を注入する工程と同時に実行され、前記ソーストレンチの一部の領域において、前記側壁と前記底壁とが交わる前記ソーストレンチのエッジ部に第2導電型の不純物を選択的に注入する工程とをさらに含む、請求項18~20のいずれか一項に記載の半導体装置の製造方法である。この方法によれば、ゲートトレンチのエッジ部およびソーストレンチのエッジ部に対して、それぞれ第2導電型の不純物領域を、上記した第1耐圧保持領域および第3耐圧保持領域として、同時に形成することができる。その結果、ゲート絶縁膜の絶縁破壊を防止するための構造を簡単に作製することができる。なお、前記ソーストレンチのエッジ部は、前記ソーストレンチの全部の領域において、前記側壁と前記底壁とが交わる部分であってもよい。また、請求項22記載のように、前記半導体層を形成する工程は、前記半導体層をエピタキシャル成長により形成した後、前記ボディ領域を前記半導体層の前記表面からイオン注入することにより形成する工程を含んでいてもよい。以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。図1abは、本発明の第1実施形態に係るトレンチゲート型MISトランジスタの模式的な平面図であって、図1aは全体図、図1bは内部拡大図をそれぞれ示す。図2は、図1abに示すトレンチゲート型MISトランジスタの断面図であって、図1bの切断線A-AおよびB-Bでの切断面をそれぞれ示す。MISトランジスタ1は、SiCが採用されたトレンチゲート型DMISFETDoublediffusedMetalInsulatorSemiconductorFieldEffectTransistorであり、たとえば、図1aに示すように、平面視正方形のチップ状である。チップ状のMISトランジスタ1は、図1aの紙面における上下左右方向の長さがそれぞれ数mm程度である。MISトランジスタ1の表面には、ソースパッド2が形成されている。ソースパッド2は、四隅が外方へ湾曲した平面視略正方形状であり、MISトランジスタ1の表面のほぼ全域を覆うように形成されている。このソースパッド2には、その一辺の中央付近に除去領域3が形成されている。この除去領域3は、ソースパッド2が形成されていない領域である。除去領域3には、ゲートパッド4が配置されている。ゲートパッド4とソースパッド2との間には間隔が設けられており、これらは互いに絶縁されている。次に、MISトランジスタ1の内部構造について説明する。MISトランジスタ1は、n型たとえば、濃度が1×1018~1×1021cm-3のSiC基板5を備えている。SiC基板5は、この実施形態では、MISトランジスタ1のドレインとして機能し、その表面6上面がSi面であり、その裏面7下面がC面である。SiC基板5の表面6には、SiC基板5よりも低濃度のn-型たとえば、濃度が1×1015~1×1017cm-3のSiCエピタキシャル層8が積層されている。半導体層としてのSiCエピタキシャル層8の厚さは、たとえば、1μm~100μmである。SiCエピタキシャル層8は、SiC基板5上に、いわゆるエピタキシャル成長によって形成されている。Si面である表面6上に形成されるSiCエピタキシャル層8は、Si面を成長主面として成長させられる。したがって、成長により形成されるSiCエピタキシャル層8の表面9は、SiC基板5の表面6と同様、Si面である。なお、SiCエピタキシャル層8の表面9は、C面であってもよい。表面9がC面であれば、この表面9に平行なゲートトレンチ15の底壁19後述をC面として形成することができる。その結果、ゲートトレンチ15の側壁18に対する底壁19の酸化レートを大きくすることができるので、ゲート絶縁膜22における底壁19上の部分を分厚くすることができる。よって、ゲートトレンチ15底部のゲート絶縁膜22にかかる電界を緩和することができるので、ゲートトレンチ15底部での絶縁破壊を防止することができる。MISトランジスタ1には、図1aに示すように、平面視でSiCエピタキシャル層8の中央部に配置され、MISトランジスタ1として機能する活性領域10と、この活性領域10を取り囲むトランジスタ周辺領域11が形成されている。活性領域10において、SiCエピタキシャル層8の表層部には、p型たとえば、濃度が1.0×1016cm-3~1.0×1019cm-3のボディ領域12が、行方向および列方向に一定のピッチで行列状マトリクス状に配列されて多数形成されている。各ボディ領域12は、平面視正方形状であり、たとえば、図1bの紙面における上下左右方向の長さがそれぞれ7.2μm程度である。ボディ領域12は、後述する図3Aの工程のようにイオン注入により形成することもできるし、エピタキシャル成長により形成することもできる。イオン注入により形成する場合には、チャネル長やボディ領域12の濃度を面内均一性よく制御できるので、特性の安定化、歩留まりの向上を図ることができる。一方、SiCエピタキシャル層8における、ボディ領域12に対してSiC基板5側の領域は、エピタキシャル成長後のままの状態が維持された、n-型のドリフト領域13となっている。各ボディ領域12には、その表面9側のほぼ全域にn型たとえば、濃度が1×1018~1×1021cm-3のソース領域14が形成されている。そして、各ボディ領域12を取り囲むように、SiCエピタキシャル層8の表面9から各ソース領域14およびボディ領域12を貫通してドリフト領域13に達するゲートトレンチ15が格子状に形成されている。具体的には、ゲートトレンチ15は、隣り合うボディ領域12の各間を、各ボディ領域12の4つの側面に沿って行方向および列方向のそれぞれに直線状に延びる線状部16と、行方向に延びる線状部16と列方向に延びる線状部16とが交差する交差部17とを含んでいる。交差部17は、平面視で2行2列に配列されたボディ領域12に着目したとき、配列された4つのボディ領域12の内側の角に取り囲まれ、ボディ領域12の四辺の延長線により区画される平面視正方形状の部分である。また、ゲートトレンチ15は、互いに対向する側壁18と底壁19とが湾曲面を介して連続する断面U字状である。これにより、SiCエピタキシャル層8には、格子状のゲートトレンチ15で取り囲まれる各窓部分に、4つの角部20を有する直方体形状平面視正方形状の単位セル21が多数形成されている。単位セル21では、ゲートトレンチ15の深さ方向がゲート長方向であり、そのゲート長方向に直交する各単位セル21の周方向がゲート幅方向である。ゲートトレンチ15の内面には、その全域を覆うように、SiO2からなるゲート絶縁膜22が形成されている。ゲート絶縁膜22は、図2では厳密に表れていないが、ゲート絶縁膜22における底壁19上の部分が、ゲート絶縁膜22における側壁18上の部分よりも厚く、その頂面がボディ領域12の最深部以下ボディ領域12とドリフト領域13との界面である。具体的には、側壁18上の部分の厚さが1000Å程度であるのに対し、底壁19上の部分の厚さは1500~3000Åである。これにより、ゲートトレンチ15底部のゲート絶縁膜22にかかる電界を緩和することができるので、ゲートトレンチ15底部での絶縁破壊を防止することができる。そして、ゲート絶縁膜22の内側をn型不純物が高濃度にドーピングされたポリシリコン材料で埋め尽くすことにより、ゲートトレンチ15内にゲート電極23が埋設されている。こうして、ソース領域14とドリフト領域13とが、SiCエピタキシャル層8の表面9に垂直な縦方向にボディ領域12を介して離間して配置された、縦型MISトランジスタ構造が構成されている。また、各単位セル21の中央部には、SiCエピタキシャル層8の表面9から各ソース領域14およびボディ領域12を貫通してドリフト領域13に達する、平面視正方形状のソーストレンチ24が形成されている。ソーストレンチ24の深さは、この実施形態では、ゲートトレンチ15と同じである。また、ソーストレンチ24も、ゲートトレンチ15同様、互いに対向する側壁25と底壁26とが湾曲面を介して連続する断面U字状である。また、SiCエピタキシャル層8には、SiCエピタキシャル層8にp型不純物をインプランテーションすることにより形成された、p型のゲート耐圧保持領域27および第3耐圧保持領域としてのソース耐圧保持領域28が形成されている。ゲート耐圧保持領域27は、格子状のゲートトレンチ15に沿って形成されており、ゲートトレンチ15の交差部17に形成された第1耐圧保持領域としての第1領域29と、ゲートトレンチ15の線状部16に形成された第2耐圧保持領域としての第2領域30とを一体的に含んでいる。第1領域29は、交差部17におけるゲートトレンチ15の底壁19および当該底壁19から交差部17に臨む4つの単位セル21の各角部20の下部に形成されたゲートトレンチ15のコーナーエッジ部31を経て、コーナーエッジ部31直上のボディ領域12に至るように形成されている。すなわち、第1領域29は、平面視では、ゲートトレンチ15の交差部17よりもやや大きい正方形状に形成されていて、その各角が、当該交差部17に臨む4つの単位セル21の各角部20にそれぞれ入り込んでいる。また、第1領域29の濃度は、ボディ領域12の濃度よりも高く、ドリフト領域13の濃度よりも高く、たとえば、1×1017~9×1019cm-3である。また、第1領域29におけるゲートトレンチ15の底面からSiC基板5へ向かう方向に沿う厚さT1は、たとえば、0.8μm程度である。第2領域30は、平面視で隣り合う交差部17の各辺中央同士を繋ぐ一定幅の直線状に形成されていて、線状部16の幅互いに向き合うゲートトレンチ15の側面間の距離たとえば、1μmよりも狭い幅たとえば、1.8μmを有している。また、第2領域30の濃度は、ボディ領域12の濃度よりも高く、第1領域29よりも高く、たとえば、2×1017~1×1020cm-3である。また、第2領域30におけるゲートトレンチ15の底面からSiC基板5へ向かう方向に沿う厚さT2は、第1領域29の厚さT1よりも小さくすなわち、T1>T2、たとえば、0.7μm程度である。ソース耐圧保持領域28は、ソーストレンチ24の底壁26および当該底壁26と側壁25とが交わるソーストレンチ24のエッジ部32を経て、ソーストレンチ24の側壁25の一部を形成するボディ領域12に至るように形成されている。また、ソース耐圧保持領域28の濃度は、ゲート耐圧保持領域27の第1領域29と同じであるたとえば、1×1017~9×1019cm-3。また、ソース耐圧保持領域28におけるソーストレンチ24の底面からSiC基板5へ向かう方向に沿う厚さT3は、ゲート耐圧保持領域27の第1領域29の厚さT1と同じであるたとえば、0.8μm程度。また、各ソーストレンチ24の底壁26の中央部には、ソース耐圧保持領域28の表層部に、p型のボディコンタクト領域33たとえば、不純物濃度が1.0×1018cm-3~2.0×1021cm-3が形成されている。また、トランジスタ周辺領域11において、SiCエピタキシャル層8の表層部には、マトリクス状に配列された単位セル21活性領域10を取り囲むように、活性領域10から間隔を開けてp型のガードリング34が複数本この実施形態では、4本形成されている。これらのガードリング34は、p型のボディ領域12を形成する工程と同一のイオン注入工程で形成することができる。各ガードリング34は、平面視において、MISトランジスタ1の外周に沿う平面視四角環状に形成されている。SiCエピタキシャル層8上には、ゲート電極23を被覆するように、SiO2からなる層間絶縁膜35が積層されている。層間絶縁膜35およびゲート絶縁膜22には、ソーストレンチ24よりも大径のコンタクトホール36が形成されている。これにより、コンタクトホール36内には、各単位セル21のソーストレンチ24の全体すなわち、ソーストレンチ24の側壁25および底壁26およびSiCエピタキシャル層8の表面9におけるソーストレンチ24の周縁部が露出していて、表面9と底壁26との高低差に応じた段差が形成されている。層間絶縁膜35上には、ソース電極37が形成されている。ソース電極37は、各コンタクトホール36を介して、すべての単位セル21のソーストレンチ24に一括して入り込んでいて、各単位セル21において、ソーストレンチ24の底側から順にボディコンタクト領域33、ソース耐圧保持領域28、ボディ領域12およびソース領域14に接触している。すなわち、ソース電極37は、すべての単位セル21に対して共通の配線となっている。そして、このソース電極37上には層間絶縁膜図示せずが形成されており、その層間絶縁膜図示せずを介して、ソース電極37がソースパッド2図1a参照に電気的に接続されている。一方、ゲートパッド4図1a参照は、当該層間絶縁膜図示せず上に引き回されたゲート配線図示せずを介して、ゲート電極23に電気的に接続されている。また、ソース電極37は、たとえば、SiCエピタキシャル層8との接触側から順にTi/TiN層と、Al層とが積層された構造を有している。SiC基板5の裏面7には、その全域を覆うようにドレイン電極38が形成されている。このドレイン電極38は、すべての単位セル21に対して共通の電極となっている。ドレイン電極38としては、たとえば、SiC基板5側から順にTi、Ni、AuおよびAgが積層された積層構造Ti/Ni/Au/Agを適用することができる。図3A~図3Hは、図2に示すトレンチゲート型MISトランジスタの製造工程の一部を示す模式的な断面図であって、図2と同じ位置での切断面を示す。MISトランジスタ1を製造するには、図3Aに示すように、CVD法、LPE法、MBE法などのエピタキシャル成長法により、SiC基板5の表面6Si面上に、n型不純物たとえば、N窒素、Pリン、Asひ素等をドーピングしながらSiC結晶が成長させられる。これにより、SiC基板5上に、n-型のSiCエピタキシャル層8が形成される。続いて、p型不純物たとえば、Alアルミニウム、Bホウ素等が、SiCエピタキシャル層8の表面9からSiCエピタキシャル層8の内部にインプランテーション注入される。続いて、n型不純物が、SiCエピタキシャル層8の表面9からSiCエピタキシャル層8の内部にインプランテーション注入される。続いて、たとえば、1400°C~2000°CでSiCエピタキシャル層8が熱処理される。これにより、SiCエピタキシャル層8の表層部に注入されたp型不純物およびn型不純物のイオンが活性化され、注入された箇所に応じて、ボディ領域12、ソース領域14およびガードリング34が同時に形成される。また、SiCエピタキシャル層8の基層部には、エピタキシャル成長後のままの状態を維持するドリフト領域13が形成される。次に、図3Bに示すように、SiCエピタキシャル層8が、ゲートトレンチ15およびソーストレンチ24を形成すべき領域に開口を有するマスクを用いてエッチングされる。これにより、SiCエピタキシャル層8が表面9Si面からドライエッチングされて、ゲートトレンチ15およびソーストレンチ24が同時に形成される。それとともに、SiCエピタキシャル層8に多数の単位セル21が形成される。なお、エッチングガスとしては、たとえば、SF6六フッ化硫黄およびO2酸素を含む混合ガスSF6/O2ガス、SF6、O2およびHBr臭化水素を含む混合ガスSF6/O2/HBrガスを用いることができる。次に、図3Cに示すように、ゲートトレンチ15の交差部17およびソーストレンチ24を露出させる開口を有する第1レジスト39が、SiCエピタキシャル層8上に形成される。次に、図3Dに示すように、第1レジスト39の開口から露出するゲートトレンチ15の交差部17およびソーストレンチ24へ向けて、p型不純物がインプランテーション注入される。この際、ゲートトレンチ15交差部17の側壁18およびソーストレンチ21の側壁25はいずれも第1レジスト39で覆われていないので、p型不純物は、側壁18,25にも注入されることとなる。その後、たとえば、1400°C~2000°CでSiCエピタキシャル層8が熱処理される。これにより、ドリフト領域13に注入されたp型不純物のイオンが活性化され、ゲート耐圧保持領域27の第1領域29およびソース耐圧保持領域28が同時に形成される。次に、図3Eに示すように、ゲート耐圧保持領域27の第2領域30およびボディコンタクト領域33を形成すべき領域に開口を有する第2レジスト40が、SiCエピタキシャル層8上に形成される。これにより、ゲートトレンチ15の交差部17の側壁18および底壁19、ならびにソーストレンチ24の側壁25および底壁26の周縁部は、第2レジスト40で覆われることとなる。次に、図3Fに示すように、第2レジスト40の開口から露出するゲートトレンチ15の線状部16およびソーストレンチ24の底壁26の中央部へ向けて、p型不純物がインプランテーション注入される。この際、側壁18および底壁19、ならびに側壁25および底壁26の周縁部は第2レジスト40で保護されるので、これらの部分へのp型不純物の注入を防止することができる。その後、たとえば、1400°C~2000°CでSiCエピタキシャル層8が熱処理される。これにより、ドリフト領域13に注入されたp型不純物のイオンが活性化され、ゲート耐圧保持領域27の第2領域30およびボディコンタクト領域33が同時に形成される。次に、図3Gに示すように、CVD法により、SiO2材料がSiCエピタキシャル層8の上方から堆積される。これにより、ゲート絶縁膜22が形成される。続いて、CVD法により、ドーピングされたポリシリコン材料がSiCエピタキシャル層8の上方から堆積される。ポリシリコン材料の堆積は、少なくともゲートトレンチ15およびソーストレンチ24が埋め尽くされるまで続けられる。その後、堆積したポリシリコン材料が、エッチバック面がSiCエピタキシャル層8の表面9に対して面一になるまでエッチバックされる。続いて、ソーストレンチ24内に残存するポリシリコン材料のみがドライエッチングにより除去される。これにより、ゲートトレンチ15内に残存するポリシリコン材料からなるゲート電極23が形成される。次に、図3Hに示すように、CVD法により、SiO2材料がSiCエピタキシャル層8の上方から堆積される。これにより、層間絶縁膜35が形成される。続いて、公知のパターニング技術により、層間絶縁膜35およびゲート絶縁膜22が連続してパターニングされる。これにより、層間絶縁膜35およびゲート絶縁膜22にコンタクトホール36が形成される。この後、ソース電極37、ドレイン電極38などが形成されることにより、図2に示すMISトランジスタ1が得られる。このMISトランジスタ1では、ソースパッド2を接地した状態つまり、ソース電極37が0Vで、ソースパッド2ソース電極37とドレイン電極38との間ソース-ドレイン間にドレイン電圧が印加される。この状態において、ゲートパッド4ゲート電極23にゲート閾値電圧以上の電圧が印加されると、各単位セル21の側壁を形成するボディ領域12に沿ってチャネルが形成される。これにより、ドレイン電極38からソース電極37へ電流が流れ、各単位セル21がオン状態となる。一方、各単位セル21がオフ状態つまり、ゲート電圧が0Vの状態にされ、ソース-ドレイン間に電圧が印加されたままであると、ゲート電極23とSiCエピタキシャル層8との間に介在するゲート絶縁膜22に電界がかかる。この電界は、ゲート電極23とSiCエピタキシャル層8との電位差に起因して生じるものである。そして、ゲートトレンチ15の底壁19においては、ゲート電極23を基準0Vとして非常に高い電位の等電位面が分布し、しかも等電位面の間隔が小さいため、非常に大きな電界が生じる。たとえば、ドレイン電圧が900Vであれば、ドレイン電極38に接するSiC基板5の裏面7付近では900Vの等電位面が分布しており、SiC基板5の裏面7からSiCエピタキシャル層8の表面9側へ向かうにつれて電圧降下を生じるが、ゲートトレンチ15の底壁19付近では、数十V程度の等電位面が分布する。そのため、ゲートトレンチ15の底壁19では、ゲート電極23側へ向かう非常に大きな電界が生じる。とりわけ、この実施形態のように、ゲートトレンチ15が格子状に形成されており、格子状のゲートトレンチ15の窓部に四角柱状の単位セル21が配列されている場合は、単位セル21の各角部20に形成されたゲートトレンチ15のコーナーエッジ部31付近において、ゲート絶縁膜22の絶縁破壊が特に発生しやすい。具体的には、ゲートトレンチ15の交差部17の対角線上で互いに隣り合うソーストレンチ24の距離D1図2のA-A断面参照は、ゲートトレンチ15の線状部16を挟んで互いに隣り合うソーストレンチ24の距離D2図2のB-B断面参照に比べて大きくなるたとえば、この実施形態では、D1はD2の1.4倍。そのため、相対的に広いスペースがあるゲートトレンチ15のコーナーエッジ部31の直下に等電位面が入り込み、等電位面の密集を生じる。その結果、ゲートトレンチ15のコーナーエッジ部31付近において、ゲート絶縁膜22の絶縁破壊が特に発生しやすい。そこで、この実施形態のMISトランジスタ1では、ゲートトレンチ15のコーナーエッジ部31にゲート耐圧保持領域27第1領域29が形成されている。これにより、第1領域29とドリフト領域13との接合pn接合により生じる空乏層を、ゲートトレンチ15のコーナーエッジ部31付近に発生させることができる。さらにこのMISトランジスタ1では、各単位セル21の中央部に形成されたソーストレンチ24のエッジ部32に、ソース耐圧保持領域28が形成されている。そのため、このソース耐圧保持領域28とドリフト領域13との接合pn接合により生じる空乏層を、ソーストレンチ24を取り囲むゲートトレンチ15のコーナーエッジ部31へ向かって広げることができる。これらの空乏層の存在により、ゲートトレンチ15のコーナーエッジ部31とソーストレンチ24のエッジ部32との間に等電位面が入り込むことを防止でき、ゲート絶縁膜22から遠ざけることができる。その結果、ゲートトレンチ15のコーナーエッジ部31付近における等電位面の密集を防止することができる。その結果、ゲート絶縁膜22にかかる電界を小さくすることができるので、絶縁破壊を抑制することができる。また、第1領域29の濃度がドリフト領域13の濃度よりも高いので、第1領域29とドリフト領域13との接合pn接合により生じる空乏層がSiCエピタキシャル層8内に広がり過ぎることを防止することができる。また、MISトランジスタ1では、第1領域29がコーナーエッジ部31を経て、コーナーエッジ部31直上のボディ領域12に至るように形成されているが、単位セル21の角部20には、チャネルが形成されないか、形成されても当該チャネルを流れる電流は微量である。したがって、ボディ領域12におけるコーナーエッジ部31直上の部分に至るようにゲート耐圧保持領域27第1領域29を形成することにより、デバイスの性能にほとんど影響を与えずに、ゲート絶縁膜22の破壊防止効果を一層向上させることができる。一方、ゲートトレンチ15の線状部16には、線状部16の幅よりも狭い幅のゲート耐圧保持領域27第2領域30が形成されている。これにより、第2領域30とドリフト領域13との接合pn接合により生じる空乏層を、ゲートトレンチ15の線状部16に沿って発生させることができる。そのため、ゲートトレンチ15の線状部16の直下に生じる電界を、当該空乏層により緩和することができる。その結果、ゲート絶縁膜22に生じる電界を、全体にわたって満遍なく緩和することができる。しかも、ゲート耐圧保持領域27第2領域30がゲートトレンチ15の線状部16の側壁18つまり、単位セル21においてチャネルが形成される部分に形成されていない。よって、チャネル特性の制御を精度よく行うこともできる。また、第2領域30の濃度が第1領域29の濃度よりも高く、さらに、第2領域30の厚さT2が第1領域29の厚さT1よりも小さいT1>T2ので、チャネル抵抗の上昇を防止することもできる。また、上記の製造方法によれば、ゲート耐圧保持領域27およびソース耐圧保持領域28を同時に形成することができる。その結果、ゲート絶縁膜22の絶縁破壊を防止するためのMISトランジスタ1の構造を簡単に作製することができる。図7は、本発明の第2実施形態に係るトレンチゲート型MISトランジスタの断面図であって、図2と同じ位置での切断面を示す。図7において、図2に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。前述の第1実施形態では、ドリフト領域13は、低濃度のn-型たとえば、濃度が1×1015~1×1017cm-3の領域のみで形成されていたが、この第2実施形態に係るMISトランジスタ71のドリフト領域72は、SiCエピタキシャル層8の厚さ方向に沿って不純物濃度が異なる2層が積層された構造を有しており、SiC基板5の表面6に接する下層側の第2領域の一例としてのn-型低濃度領域73と、当該低濃度領域73上に形成された上層側の第1領域の一例としてのn型高濃度領域74とを含む。低濃度領域73の濃度は、たとえば、1×1015~1×1017cm-3であり、高濃度領域74の濃度は、たとえば、2×1015~1×1018cm-3である。低濃度領域73と高濃度領域74との界面75低濃度領域73の上端は、ゲートトレンチ15およびソーストレンチ24の形成によりSiCエピタキシャル層8の表面の一部が低くなって生じた段差に合わせて起伏している。これにより、表面9側の高濃度領域74は、SiCエピタキシャル層8の表面9、ゲートトレンチ15の側壁18および底壁19、ならびにソーストレンチ24の側壁25および底壁26を形成するように形成されている。一方、低濃度領域73は各単位セル21において、たとえば、ゲートトレンチ15の底壁19およびソーストレンチ24の底壁26と対向する部分に低段部76を有し、単位セル21の頂部表面9と対向する部分に高段部77とを有している。また、界面75が起伏していることにより、高濃度領域74における、単位セル21の頂部表面9、ゲートトレンチ15の底面およびソーストレンチ24の底面それぞれからSiC基板5へ向かう方向に沿う厚さT4,T5,T6は一様となっている。これら厚さT4,T5,T6は、ゲート耐圧保持領域27の厚さT1およびT2、ならびにソース耐圧保持領域28の厚さT3よりも大きくなっている。これにより、ゲート耐圧保持領域27第1領域29および第2領域30およびソース耐圧保持領域28は、高濃度領域74により覆われている。図8A~図8Iは、図7に示すトレンチゲート型MISトランジスタの製造工程の一部を工程順に示す模式的な断面図であって、図7と同じ位置での切断面を示す。MISトランジスタ71を製造するには、図8A~図8Bに示すように、図3A~図3Bと同様の工程が行なわれることにより、SiC基板5上にn-型のSiCエピタキシャル層8が形成され、当該SiCエピタキシャル層8に、ボディ領域12、ソース領域14、ガードリング34およびドリフト領域72が同時に形成される。その後、SiCエピタキシャル層8が表面9Si面からドライエッチングされて、ゲートトレンチ15およびソーストレンチ24が同時に形成される。次に、図8Cに示すように、SiCエピタキシャル層8の表面9上にマスクを形成せずに、その表面全域ゲートトレンチ15およびソーストレンチ24の各底面を含むに、n型不純物がSiCエピタキシャル層8の内部にインプランテーション注入される。次に、たとえば、1400°C~2000°CでSiCエピタキシャル層8が熱処理される。これにより、SiCエピタキシャル層8に注入されたn型不純物のイオンが活性化され、ドリフト領域72の上側に高濃度領域74が形成される。また、ドリフト領域72の下側には、ドリフト領域72の不純物濃度を維持する低濃度領域73が形成される。その後は、図8D~図8Iに示すように、図3C~図3Hと同様の工程が行われることにより、図7に示すMISトランジスタ71が得られる。以上のように、このMISトランジスタ71によっても、前述のMISトランジスタ1と同様の作用効果を発現することができる。さらにMISトランジスタ71では、p型のゲート耐圧保持領域27が形成されたゲートトレンチ15の底壁19、およびp型のソース耐圧保持領域28が形成されたにソーストレンチ24の底壁26を形成するように、高濃度領域74が形成されており、この高濃度領域74は、ゲート耐圧保持領域27およびソース耐圧保持領域28を覆っている。これにより、ドリフト領域72における、ゲート耐圧保持領域27およびソース耐圧保持領域28とのpn接合を、高濃度領域74に担わせることができる。そのため、当該pn接合から発生する空乏層の広がりを抑制することができる。その結果、チャネルを流れる電子の経路が空乏層により阻害されず、十分な大きさの経路を確保することができるので、オン抵抗の増大を防止することができる。なお、高濃度領域74の厚さT4,T5,T6は、たとえば、図9のMISトランジスタ78のように、ゲート耐圧保持領域27の厚さT1およびT2、ならびにソース耐圧保持領域28の厚さT3以下であってもよい。この場合、ゲート耐圧保持領域27およびソース耐圧保持領域28の各底部は、界面75に対して低濃度領域73側にはみ出し、低濃度領域73に覆われる。このような構成は、高濃度領域74を形成する際のイオン注入を、MISトランジスタ71の場合よりも低エネルギで行うことにより形成できる。そのため、低エネルギで高濃度領域74を簡単に形成することができる。図10は、本発明の第3実施形態に係るトレンチゲート型MISトランジスタの断面図であって、図2と同じ位置での切断面を示す。図10において、図2に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。前述の第1実施形態では、ドリフト領域13は、低濃度のn-型たとえば、濃度が1×1015~1×1017cm-3の領域のみで形成されていたが、この第3実施形態に係るMISトランジスタ81のドリフト領域82は、第2実施形態と同様に、SiCエピタキシャル層8の厚さ方向に沿って不純物濃度が異なる2層が積層された構造を有しており、SiC基板5の表面6に接する下層側の第2領域の一例としてのn-型低濃度領域83と、当該低濃度領域83上に形成された上層側の第1領域の一例としてのn型高濃度領域84とを含む。低濃度領域83の濃度は、たとえば、1×1015~1×1017cm-3であり、高濃度領域84の濃度は、たとえば、2×1015~1×1018cm-3である。高濃度領域84は、SiCエピタキシャル層8の表面9、ゲートトレンチ15の側壁18および底壁19、ならびにソーストレンチ24の側壁25および底壁26を形成するように形成されている。また、低濃度領域83と高濃度領域84との界面85低濃度領域83の上端は、ゲートトレンチ15およびソーストレンチ24の形成によりSiCエピタキシャル層8の表面の一部が低くなって生じた段差によらず、単位セル21の頂部表面9に沿って一定の高さである。界面75が一定の高さであることにより、高濃度領域84における、単位セル21の頂部表面9、ゲートトレンチ15の底面およびソーストレンチ24の底面それぞれからSiC基板5へ向かう方向に沿う厚さT7,T8,T9は、T7がT8およびT9よりも大きくなっているT7>T8=T9。これは、SiCエピタキシャル層8の表面の一部が低くなって生じた段差に起因するものである。また、高濃度領域84の厚さT8,T9は、ゲート耐圧保持領域27の厚さT1およびT2、ならびにソース耐圧保持領域28の厚さT3よりも大きくなっている。これにより、ゲート耐圧保持領域27第1領域29および第2領域30およびソース耐圧保持領域28は、高濃度領域74により覆われている。図11A~図11Hは、図10に示すトレンチゲート型MISトランジスタの製造工程の一部を示す模式的な断面図であって、図10と同じ位置での切断面を示す。MISトランジスタ81を製造するには、図11Aに示すように、CVD法、LPE法、MBE法などのエピタキシャル成長法により、SiC基板5の表面6Si面上に、n型不純物をドーピングしながらSiC結晶が成長させられるたとえば、濃度が1×1015~1×1017cm-3。これにより、SiC基板5上に、n-型の低濃度領域83が形成される。次に、ドーズ量を大きくしてたとえば、2×1015~1×1019cm-3、n型不純物をドーピングしながらさらにSiC結晶が成長させられる。これにより、高濃度領域84が形成されてSiCエピタキシャル層8が形成される。次に、p型不純物が、SiCエピタキシャル層8の表面9からSiCエピタキシャル層8の内部にインプランテーション注入され、その後、n型不純物が、SiCエピタキシャル層8の表面9からSiCエピタキシャル層8の内部にインプランテーション注入される。次に、たとえば、1400°C~2000°CでSiCエピタキシャル層8が熱処理される。これにより、SiCエピタキシャル層8の表層部に注入されたp型不純物およびn型不純物のイオンが活性化され、注入された箇所に応じて、ボディ領域12、ソース領域14およびガードリング34が同時に形成される。次に、図11Bに示すように、図3Bと同様の工程が行われることにより、最深部がそれぞれ高濃度領域84の厚さ方向途中部に達する、ゲートトレンチ15およびソーストレンチ24が同時に形成される。次に、図11Cに示すように、図3Cと同様の工程が行われることにより、ゲートトレンチ15の交差部17およびソーストレンチ24を露出させる開口を有する第1レジスト39が、SiCエピタキシャル層8上に形成される。次に、図11D~図11Fに示すように、図3D~図3Fと同様の工程が行われることにより、最深部がそれぞれ高濃度領域84の厚さ方向途中に達する、ゲート耐圧保持領域27の第1領域29、ソース耐圧保持領域28、ゲート耐圧保持領域27の第2領域30およびボディコンタクト領域33が形成される。その後は、図11G~図11Hに示すように、図3G~図3Hと同様の工程が行われることにより、図10に示すMISトランジスタ81が得られる。以上のように、このMISトランジスタ81によっても、前述のMISトランジスタ1と同様の作用効果を発現することができる。さらにMISトランジスタ81では、p型のゲート耐圧保持領域27が形成されたゲートトレンチ15の底壁19、およびp型のソース耐圧保持領域28が形成されたにソーストレンチ24の底壁26を形成するように、高濃度領域84が形成されており、この高濃度領域84は、ゲート耐圧保持領域27およびソース耐圧保持領域28を覆っている。これにより、ドリフト領域82における、ゲート耐圧保持領域27およびソース耐圧保持領域28とのpn接合を、高濃度領域84に担わせることができる。そのため、当該pn接合から発生する空乏層の広がりを抑制することができる。その結果、チャネルを流れる電子の経路が空乏層により阻害されず、十分な大きさの経路を確保することができるので、オン抵抗の増大を防止することができる。なお、高濃度領域84の厚さT8,T9は、たとえば、図12のMISトランジスタ86のように、ゲート耐圧保持領域27の厚さT1およびT2、ならびにソース耐圧保持領域28の厚さT3以下であってもよい。この場合、ゲート耐圧保持領域27およびソース耐圧保持領域28の各底部は、界面85に対して低濃度領域83側にはみ出し、低濃度領域83に覆われる。以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。たとえば、MISトランジスタ1,41,51,71,78,81,86の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、MISトランジスタ1において、p型の部分がn型であり、n型の部分がp型であってもよい。また、MISトランジスタ1,41,51,71,78,81,86において、半導体層を構成する層は、SiCからなるエピタキシャル層に限らず、SiC以外のワイドバンドギャップ半導体、たとえば、GaNバンドギャップEgGaN=約3.4eV、ダイヤモンドバンドギャップEgdia=約5.5eVからなる層などであってもよい。また、図4に示すMISトランジスタ41のように、ソーストレンチ24は省略されていてもよい。その場合、ボディコンタクト領域33は、SiCエピタキシャル層8の表面9からソース領域14およびボディ領域12を貫通し、ドリフト領域13に達するように形成することができる。また、ボディ領域12の配置形態は、図1bに示すようなマトリクス状に限らず、たとえば、図5abおよび図6に示すMISトランジスタ51のように、ストライプ状であってもよい。その場合、ボディコンタクト領域33は、ソーストレンチ24の長手方向に沿って互いに間隔を空けて複数個形成してもよい。また、図5abおよび図6に示すMISトランジスタ51では、ゲート耐圧保持領域27は、ストライプ状のボディ領域12の各間を延びる直線状のゲートトレンチ15に沿って形成されている。ゲート耐圧保持領域27の第1領域29は、ゲートトレンチ15の端部52に形成されている。一方、ゲート耐圧保持領域27の第2領域30は、ゲートトレンチ15の線状部53に形成されている。また、各単位セル21は、直方体形状四角柱状に限らず、たとえば、三角柱状、五角柱状、六角柱状等の他の多角柱状であってもよい。本発明の半導体パワーデバイスは、たとえば、電気自動車ハイブリッド車を含む、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置とくに自家発電装置が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。"