第1の半導体ウエハの表面側に配線層を形成する工程と、前記第1の半導体ウエハの周縁領域と、該周縁領域よりも内側の内側領域との境に形成された前記配線層上の段差であって、前記周縁領域における配線層上の表面が前記内側領域における配線層上の表面よりも低く形成されることによって形成された段差を埋め込むように埋め込み膜を形成し、周縁領域と内側領域における配線層上の表面をほぼ面一とする工程と、前記第1の半導体ウエハに形成された配線層上の表面と第2の半導体ウエハの所望の面とを向かい合わせて貼り合わせる工程と、を有する半導体装置の製造方法。前記第1の半導体ウエハに形成された配線層上の前記埋め込み膜は、所望の塗布材料を前記第1の半導体ウエハの周縁領域に局所的に塗布することによって形成する請求項1に記載の半導体装置の製造方法。前記埋め込み膜の形成後、前記第1の半導体ウエハに形成された配線層上の表面をCMP法を用いて平坦化する請求項2に記載の半導体装置の製造方法。前記第1の半導体ウエハと前記第2の半導体ウエハを貼り合わせる工程の前において、前記第2の半導体ウエハの表面側に配線層を形成する工程と、前記第2の半導体ウエハの周縁領域と、該周縁領域よりも内側の内側領域との境に形成された前記配線層上の段差であって、前記周縁領域における配線層上の表面が前記内側領域における配線層上の表面よりも低く形成されることによって形成された段差を埋め込むように埋め込み膜を形成し、周縁領域と内側領域における配線層上の表面をほぼ面一とする工程を有し、前記第1の半導体ウエハに形成された配線層上の表面と前記第2の半導体ウエハに形成された配線層上の表面とを向かい合わせて貼り合わせる請求項1~3のいずれかに記載の半導体装置の製造方法。前記第2の半導体ウエハに形成された配線層上の前記埋め込み膜は、所望の塗布材料を前記第2の半導体ウエハの周縁領域に局所的に塗布することによって形成する請求項4に記載の半導体装置の製造方法。前記第2の半導体ウエハに形成された配線層上の前記埋め込み膜の形成後、前記第2の半導体ウエハに形成された配線層上の表面をCMP法を用いて平坦化する請求項5に記載の半導体装置の製造方法。前記第1の半導体ウエハの表面側に配線層を形成する工程の前において、前記第1の半導体ウエハに、受光量に応じた信号電荷を生成する光電変換部と光電変換部において生成された信号電荷を読み出す読み出し部とからなる画素領域を形成する工程を有し、裏面照射型の固体撮像装置を製造する請求項1~6のいずれかに記載の半導体装置の製造方法。前記第2の半導体ウエハの表面側に配線層を形成する工程の前において、前記第2の半導体ウエハに、前記画素領域から出力された信号を処理するロジック回路を構成する複数のトランジスタを形成する工程を有する請求項6に記載の半導体装置の製造方法。前記第1の半導体ウエハと前記第2の半導体ウエハとの貼り合わせは、プラズマ接合によって行う請求項1~8のいずれかに記載の半導体装置の製造方法。前記第1の半導体ウエハと前記第2の半導体ウエハとの貼り合わせは、熱硬化性の接着剤によって行う請求項1~9のいずれかに記載の半導体装置の製造方法。前記第1の半導体ウエハの埋め込み膜は、プラズマCVD法を用いて前記第1の半導体ウエハに形成された配線層上部の全面に、周縁領域と内側領域との段差分を埋める厚さの酸化膜を成膜した後、内側領域における酸化膜を、周縁領域における酸化膜の表面とほぼ面一となるまでエッチバックすることによって形成する請求項1に記載の半導体装置の製造方法。前記埋め込み膜の形成後、前記第1の半導体ウエハに形成された配線層上の表面をCMP法を用いて平坦化する請求項11に記載の半導体装置の製造方法。前記第2の半導体ウエハの埋め込み膜は、プラズマCVD法を用いて前記第2の半導体ウエハに形成された配線層上部の全面に、周縁領域と内側領域との段差分を埋める厚さの酸化膜を成膜した後、内側領域における酸化膜を、周縁領域における酸化膜の表面とほぼ面一となるまでエッチバックすることによって形成する請求項3に記載の半導体装置の製造方法。前記埋め込み膜の形成後、前記第2の半導体ウエハに形成された配線層上の表面をCMP法を用いて平坦化する請求項13に記載の半導体装置の製造方法。第1の半導体ウエハの表面側に配線層を形成し、前記第1の半導体ウエハの周縁領域と、該周縁領域よりも内側の内側領域との境に形成された前記配線層上の段差であって、前記周縁領域における配線層上の表面が前記内側領域における配線層上の表面よりも低く形成されることによって形成された段差を埋め込むように埋め込み膜を形成し、周縁領域と内側領域における配線層上の表面をほぼ面一とし、前記第1の半導体ウエハに形成された配線層上の表面と第2の半導体ウエハの所望の面とを向かい合わせて貼り合わせることによって形成された半導体装置。前記第1の半導体ウエハと前記第2の半導体ウエハを貼り合わせる前に、前記第2の半導体ウエハの表面側に配線層を形成し、前記第2の半導体ウエハの周縁領域と、該周縁領域よりも内側の内側領域との境に形成された前記配線層上の段差であって、前記周縁領域における配線層上の表面が前記内側領域における配線層上の表面よりも低く形成されることによって形成された段差を埋め込む埋め込み膜を形成し、周縁領域と内側領域における配線層上の表面をほぼ面一とし、前記第1の半導体ウエハに形成された配線層上の表面と前記第2の半導体ウエハに形成された配線層上の表面とを向かい合わせて貼り合わせることによって形成された請求項15に記載の半導体装置。前記第1の半導体ウエハに、受光量に応じた信号電荷を生成する光電変換部と光電変換部において生成された信号電荷を読み出す読み出し部とからなる画素領域が形成され、裏面照射型の固体撮像装置された請求項15又は16に記載の半導体装置。前記第2の半導体ウエハに、前記画素領域から出力された信号を処理するロジック回路を構成する複数のトランジスタを形成する工程を有する請求項17に記載の半導体装置。第1の半導体ウエハの表面側に配線層を形成する工程と、前記第1の半導体ウエハの周縁領域と、該周縁領域よりも内側の内側領域との境に形成された前記配線層上の段差であって、前記周縁領域における配線層上の表面が前記内側領域における配線層上の表面よりも低く形成されることによって形成された段差を埋め込むように埋め込み膜を形成し、周縁領域と内側領域における配線層上の表面をほぼ面一とする工程と、前記第1の半導体ウエハに形成された配線層上の表面と第2の半導体ウエハの所望の面とを向かい合わせて貼り合わせる工程と、を有する半導体ウエハの貼り合わせ方法。光学レンズと、第1の半導体ウエハに画素領域が形成され、前記第1の半導体ウエハの表面側に配線層が形成され、前記第1の半導体ウエハの周縁領域と、該周縁領域よりも内側の内側領域との境に形成された前記配線層上の段差であって、前記周縁領域における配線層上の表面が前記内側領域における配線層上の表面よりも低く形成されることによって形成された段差を埋め込むように埋め込み膜が形成され、周縁領域と内側領域における配線層上の表面がほぼ面一とされ、前記第1の半導体ウエハに形成された配線層上の表面と第2の半導体ウエハの所望の面とを向かい合わせて貼り合わせることによって形成された固体撮像装置であって、前記光学レンズに集光された光が入射される固体撮像装置と、前記固体撮像装置から出力される出力信号を処理する信号処理回路と、を備える電子機器。上述の点に鑑み、本発明は、基板同士を貼り合わせて形成する半導体装置において、貼り合わせ面の密着力を向上させることによりウエハ間の剥がれやチッピングなどが抑制され、信頼性の向上が図られた半導体装置を提供することを目的とする。また、その半導体装置を用いた電子機器を提供することを目的とする。上記課題を解決し、本発明の目的を達成するため、本発明の半導体装置の製造方法は、まず、第1の半導体ウエハの表面側に配線層を形成する。次いで、第1の半導体ウエハの周縁領域と、周縁領域よりも内側の内側領域との境界に形成された配線層上の段差を埋め込むように埋め込み膜を形成する。そして、周縁領域と内側領域における配線層上の表面をほぼ面一とする。次いで、第1の半導体ウエハに形成された配線層上の表面と第2の半導体ウエハの所望の面とを向かい合わせて貼り合わせる。本発明の半導体装置の製造方法では、埋め込み膜が形成されることにより、配線層上に形成されていた段差が解消される。これにより、周縁領域から内側領域にかけて配線層上の全面が平坦とされるので、配線層上の表面を貼り合わせ面としたとき、周縁領域においても、第1の半導体ウエハと第2の半導体ウエハが密着して接合される。本発明の半導体装置では、第1の半導体ウエハにおいて、配線層上に形成されていた段差が解消された後、第2の半導体ウエハと貼り合わされて形成されるため、第1の半導体ウエハと第2の半導体ウエハの接合強度が向上される。これにより、製造時におけるウエハ間の剥がれやチッピングが抑制されるので、信頼性の向上が図られる。本発明の半導体ウエハの貼り合わせ方法は、まず、第1の半導体ウエハの表面側に配線層を形成する。次いで、第1の半導体ウエハの周縁領域と、周縁領域よりも内側の内側領域との境界に形成された配線層上の段差を埋め込むように埋め込み膜を形成する。そして、周縁領域と内側領域における配線層上の表面をほぼ面一とする。次いで、第1の半導体ウエハに形成された配線層上の表面と第2の半導体ウエハの所望の面とを向かい合わせて貼り合わせる。本発明の半導体ウエハの貼り合わせ方法では、第1の半導体ウエハの貼り合わせ面が周縁領域から内側領域にかけて全面的に平坦化されるので、第1の半導体ウエハ全面にわたって、第2の半導体ウエハに密着して貼り合わせることができる。本発明の電子機器は、光学レンズと、光学レンズに集光された光が入射される、上述の固体撮像装置と、固体撮像装置から出力される出力信号を処理する信号処理回路とを備える。本発明によれば、半導体ウエハに形成された配線層上部の表面が全面的に平坦化されるため、配線層側の表面を貼り合わせ面として他の半導体ウエハに貼り合わせる場合に、周縁領域まで密着して貼り合わせることができる。これにより、ウエハ間の剥がれやチッピングなどが抑制された信頼性の高い半導体装置を得ることができる。以下に、本発明の実施形態に係る固体撮像装置等の半導体装置及び、電子機器の一例を、図を参照しながら説明する。本発明の実施形態は以下の順で説明する。なお、本発明は以下の例に限定されるものではない。1.第1の実施形態:MOS型固体撮像装置1-1固体撮像装置の全体構成1-2固体撮像装置の要部の構成と製造方法2.第2の実施形態:裏面照射型の固体撮像装置3.第3の実施形態:裏面照射型の固体撮像装置4.第4の実施形態:半導体装置5.第5の実施形態:電子機器1.第1の実施形態:MOS型固体撮像装置図1に、本発明の一実施の形態に係る半導体装置に適用されるMOS型固体撮像装置の全体の概略構成を示す。このMOS型固体撮像装置は、以下に説明する各実施形態の固体撮像装置に適用される。本実施形態例の固体撮像装置1は、図示しない半導体ウエハ例えばシリコン基板に複数の光電変換部を含む画素2が規則的に2次元アレイ状に配列された画素領域3と、周辺回路部とを有して構成される。画素2は、光電変換部となる例えばフォトダイオードと、複数の画素トランジスタいわゆるMOSトランジスタを有して成る。複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ及び増幅トランジスタの3つのトランジスタで構成することができる。その他、選択トランジスタ追加して4つのトランジスタで構成することもできる。単位画素の等価回路は通常と同様であるので、詳細説明は省略する。画素2は、1つの単位画素として構成することができる。また、画素2は、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードが、転送トランジスタを構成するフローティングディフュージョン、及び転送トランジスタ以外の他のトランジスタを共有する構造である。周辺回路部は、垂直駆動回路4と、カラム信号処理回路5と、水平駆動回路6と、出力回路7と、制御回路8などを有して構成される。制御回路8は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像装置の内部情報などのデータを出力する。すなわち、制御回路8では、垂直同期信号、水平同期信号及びマスタクロックに基いて、垂直駆動回路4、カラム信号処理回路5及び水平駆動回路6などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路4、カラム信号処理回路5及び水平駆動回路6等に入力する。垂直駆動回路4は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路4は、画素領域3の各画素2を行単位で順次垂直方向に選択走査し、垂直信号線9を通して各画素2の光電変換部となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基づく画素信号をカラム信号処理回路5に供給する。カラム信号処理回路5は、画素2の例えば列ごとに配置されており、1行分の画素2から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路5は、画素固有の固定パターンノイズを除去するためのCDSや、信号増幅、AD変換等の信号処理を行う。カラム信号処理回路5の出力段には水平選択スイッチ図示せずが水平信号線10との間に接続されて設けられる。水平駆動回路6は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路5の各々を順番に選択し、カラム信号処理回路5の各々から画素信号を水平信号線10に出力させる。出力回路7は、カラム信号処理回路5の各々から水平信号線10を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。次に、本実施形態に係るMOS型固体撮像装置の構造について説明する。本実施形態例のMOS型固体撮像装置21は、図2Aに示すように、第1の半導体チップ部22に画素領域23と制御領域24を搭載し、第2の半導体チップ部26に信号処理するための信号処理回路を含むロジック回路25を搭載する。この第1の半導体チップ部22と第2の半導体チップ部26を相互に電気的に接続して1つの半導体チップとしてMOS型固体撮像装置21が構成される。本発明の他の実施形態例におけるMOS型固体撮像装置27は、図2Bに示すように、第1の半導体チップ部22に画素領域23を搭載し、第2の半導体チップ部26にと制御領域24、信号処理回路を含むロジック回路25を搭載する。この第1の半導体チップ部22と第2の半導体チップ部26を相互に電気的に接続して1つの半導体チップとしてMOS型固体撮像装置27が構成される。上述の実施形態例に係るMOS型固体撮像装置は、異種の半導体チップが積層した構造を有しており、後述するように、その製造方法と、その製造方法に基づいて得られた構成に特徴を有している。以上の説明を踏まえ、以下に、本実施形態例の固体撮像装置の具体的な要部の構成とその製造方法について説明する。[1-2固体撮像装置の要部の構成と製造方法]図3、図4~図8を用いて、本実施形態例に係る裏面照射型の固体撮像装置をその製造方法と共に説明する。図3は、本実施形態例の固体撮像装置30をチップ毎に分割して完成させたときの概略断面構成図である。本実施形態例の固体撮像装置30は、画素領域と制御領域とを含む第1の半導体チップ部28と、ロジック回路が搭載された第2の半導体チップ部29が上下に積層され、プラズマ接合により接合されている。図4~図8を用いて、本実施形態例の固体撮像装置30の製造方法について説明する。図4~図8の製造工程図では、半導体ウエハの周縁領域と、画素を構成する光電変換部や、回路を構成するトランジスタ等が形成された内側領域との境界部分を含む領域の断面を図示している。ここで、半導体ウエハにおける周縁領域とは、半導体チップ部に相当しない領域であり、配線層の形成段階において、各配線がウエハ周縁から露出するのを防ぐために除去された理収以外の領域である。また、内側領域は、周縁領域よりも内側の領域であり、配線層の配線が除去されていない領域を指す。本実施形態例においては、まず、図4Aに示すように、第1の半導体ウエハ31の各チップ部に、イメージセンサ、すなわち、画素領域56と制御領域55を形成する。画素領域56では、シリコン基板からなる第1の半導体ウエハ31の各チップ部となる内側領域54に、各画素の光電変換部となるフォトダイオードPDを形成し、その半導体ウェル領域32に各画素トランジスタのソース/ドレイン領域36を形成する。半導体ウェル領域32は、第1導電型、例えばp型の不純物を導入して形成し、ソース/ドレイン領域36は、第2導電型、例えばn型の不純物を導入して形成する。フォトダイオードPD及び各画素トランジスタのソース/ドレイン領域36は、基板表面からのイオン注入で形成する。フォトダイオードPDは、図示を省略するが、n型半導体領域と基板表面側のp型半導体領域を有して形成される。画素を構成する基板表面上にはゲート絶縁膜を介してゲート電極37を形成し、ゲート電極37と対のソース/ドレイン領域36により画素トランジスタTr1を形成する。図4Aでは、複数の画素トランジスタを、2つの画素トランジスタTr1で代表して示す。フォトダイオードPDに隣接する画素トランジスタTr1は信号電荷の読み出し部である転送トランジスタに相当し、そのソース/ドレイン領域36がフローティングディフージョンFDに相当する。各単位画素が素子分離領域35で分離される。一方、第1の半導体ウエハ31の制御領域55側では、各画素を駆動するMOSトランジスタTr2を形成する。制御領域55において形成されるMOSトランジスタTr2も、画素領域56におけるMOSトランジスタと同様にして形成されている。制御領域55においても、複数のMOSトランジスタが構成されるが、図4Aでは、MOSトランジスタTr2で代表して示している。次に、第1の半導体ウエハ31の表面上において、層間絶縁膜34の形成とCuからなる配線1M~3Mの形成を交互に繰り返すことにより、複数層図4Aでは3層の配線1M~3Mが形成された配線層33を形成する。Cuからなる配線1M~3Mの形成は、図20、及び図21を用いて説明した従来の配線層の形成と同様であり、層間絶縁膜34上にパターニング形成された溝部にCuからなる配線材料を埋め込むことで形成する。また、図4Aでは、図示を省略するが、第1の半導体ウエハ31に形成されたトランジスタに電気的に接続されるコンタクト部や、所望の配線間を接続するコンタクト部が形成される。コンタクト部を形成する場合は、層間絶縁膜34の所望の位置にコンタクトホールを形成し導電材料を埋め込む。そして、本実施形態例では、配線層33の形成段階において、第1の半導体ウエハ31の周縁から配線材料であるCuが露出することを防ぐため、各層の配線1M~3Mが形成される毎に周縁領域53に形成される理収外の配線1M~3Mを局所的に除去する。この周縁領域53における配線1M~3Mの除去は、図20及び図21において説明した通りであり、配線1M~3Mが形成される毎に、周縁領域53の配線1M~3MをEBR法を用いて除去する。これにより、周縁領域53では、配線1M~3Mを除去する毎に空溝52が形成され、空溝52に起因して周縁領域53の配線層33表面が凹み、周縁領域53と、周縁領域53の内側の領域である内側領域54との境界部分に段差が生じている。次に、図4Bに示すように、配線層33全表面にパッシベーション膜41保護膜を成膜する。このパッシベーション膜41は配線1M~3Mを保護する膜であり、配線層33表面に形成されるわずかな凹凸を減少させることはできるが、周縁領域53と内側領域54との境界では、その段差が大きいため、表面形状に沿って形成される。このため、パッシベーション膜41の形成により周縁領域53と内側領域54との境界部分におけるグローバルな段差は残ったままとなる。次に、図4Cに示すように、第1の半導体ウエハ31の周縁領域53においてのみ、パッシベーション膜41上部に局所的に塗布材料を塗布することにより、周縁領域53と内側領域54との段差を埋める埋め込み膜57を形成する。埋め込み膜57は、その表面が内側領域54域におけるパッシベーション膜41表面とほぼ同じ高さとなるまで塗布材料を塗布することにより形成する。塗布材料としては、例えば、SOGSpinOnGlass、SOD、low-k材料等を用いることができる。このように、第1の半導体ウエハ31の周縁領域53において局所的に埋め込み膜57を形成することにより、第1の半導体ウエハ31の表面側に形成された配線パターンに起因したグローバルな段差は緩和される。次に、図5Dに示すように、第1の半導体ウエハ31のパッシベーション膜41及び埋め込み膜57を含む全面にプラズマCVD法を用いたP-SiO2膜からなる被研磨膜42を100~2000nm程度の厚みに形成する。被研磨膜42は、次の工程において研磨される膜であり、本実施形態例では、プラズマCVD法による例を挙げたが、熱CVD法、スパッタ法、蒸着法、ALD法などにより形成される薄膜であっても研磨可能な膜種であれば成膜方法は特に限定するものでない。また本実施例ではP-SiO2膜を成膜する例としたが、研磨可能な膜であればよく、SiO2膜の他、TEOS、SiN、SiCOH、SiCN、SiC、BPSGPSGなどを用いることができる。また、本実施形態例では、被研磨膜42を成膜する例としたが、必ずしも形成する必要はなく、被研磨膜42を成膜しないまま次の工程に進んでもよい。そして、CMP法を用いて、図5Eに示すように被研磨膜42表面を研磨し平坦にする。これにより、第1の半導体ウエハ31に形成された配線層33上の表面が全面的に平坦とされる。これまでの工程で、第1の半導体ウエハ31に画素領域56及び制御領域55が形成され、第1の半導体ウエハ31の表面側に配線層33が形成される。一方、図5Fに示すように、例えばシリコンからなる第2の半導体ウエハ43では、各チップ部となる内側領域66に、画素から得られた信号を処理するための信号処理回路を含むロジック回路59を形成する。すなわち、第2の半導体ウエハ43の表面側のp型の半導体ウェル領域44に、素子分離領域47で分離されるようにロジック回路59を構成する複数のMOSトランジスタTr3、Tr4を形成する。ここでは、複数のMOSトランジスタを、MOSトランジスタTr3、Tr4で代表する。各MOSトランジスタTr3、Tr4は、それぞれ1対のn型のソース/ドレイン領域48と、ゲート絶縁膜を介して形成したゲート電極58を有して形成される。ロジック回路59は、CMOSトランジスタで構成することができる。次いで、図4Aに示した第1の半導体ウエハ31と同様にして、第2の半導体ウエハ43の表面側に層間絶縁膜46と配線1M~3Mの形成を繰り返すことにより、複数層図5Fでは3層の配線1M~3Mを有する配線層45を形成する。第2の半導体ウエハ43においても、第2の半導体ウエハ43の周縁領域65に形成された理収外の配線1M~3Mは、局所的に除去されている。このため、第2の半導体ウエハ43においても、周縁領域65では配線層45に空溝52が形成され、配線層45上の表面では、周縁領域65とロジック回路59が形成された内側領域66との境界部分には大きな段差が形成されている。そして、図6Gに示すように、第2の半導体ウエハ43においても、図4B~図5Eで示した工程と同様にして、配線層45上部にパッシベーション膜49、埋め込み膜60、被研磨膜50を成膜した後、CMP法にて被研磨膜50表面を研磨する。これにより、周縁領域65と内側領域66との境界にできていたグローバルな段差も無くなり、第2の半導体ウエハ43に形成された配線層45上の表面全面が平坦になされる。第2の半導体ウエハ43では、配線層45上の表面を平坦化した後、図6Gに示すように、被研磨膜50上面に、接合補助膜51を例えば100nmの厚みに成膜する。接合補助膜51としては、シランと窒素を導入して成膜するSiN膜、3TSトリメチルシラン又は4TSテトラメチルシランと窒素を導入して成膜するSiCN膜、シランと酸素を導入して成膜するSiO2膜、3TSトリメチルシラン又は4TSテトラメチルシランと酸素を導入して成膜するSiCOH膜、などが挙げられる。この接合補助膜51は、第1の半導体ウエハ31と第2の半導体ウエハ43とをプラズマ接合する際に接合を補助するために形成されるものである。したがって、第1の半導体ウエハ31に形成された配線層33上の表面に形成されてもよく、また、第1の半導体ウエハ31、及び第2の半導体ウエハ43の両方の表面に形成されてもよい。接合補助膜51を形成することで、接合の信頼性が向上するが、必ずしも必要ではなく形成しなくてもよい。そして、第1の半導体ウエハ31に形成された配線層33上の表面と第2の半導体ウエハ43に形成された配線層45上の表面に酸素プラズマを、例えば周波数13.56MHz、圧力10Pa、電力100Wで60秒間照射し、表面を改質する。その後、その表面を18MΩ以上の純水で30秒洗浄することにより、第1の半導体ウエハ31に形成された配線層33上の表面と第2の半導体ウエハ43に形成された配線層45上の表面にシラノール基Si-OH基を形成する。次に、図6Hに示すように、第1の半導体ウエハ31に形成された配線層33上の表面と第2の半導体ウエハ43に形成された配線層45側の表面とを貼り合わせ面とし、互いに向かい合わせる。その後、第1の半導体ウエハ31、又は第2の半導体ウエハ43のどちらか一方の面の一部をピンで押下する。そうすると、第1の半導体ウエハ31と第2の半導体ウエハ43との間のファンデルワールス力により第1の半導体ウエハ31と第2の半導体ウエハ43とが全面的に接合する。その後、大気圧の窒素雰囲気下で約400°Cの熱処理を約60分間行う。これにより、第1の半導体ウエハ31に形成された配線層33側の表面のシラノール基と第2の半導体ウエハ43に形成された配線層45側の表面のシラノール基とが互いに脱水縮合され、分子レベルでの接合が完了する。本実施形態例では、第1の半導体ウエハ31、及び第2の半導体ウエハ43のいずれにおいても、配線層33、45側の表面が、ウエハの周縁領域に至るまで平坦とされている。これにより、第1の半導体ウエハ31と第2の半導体ウエハ43とが周縁領域においても接合されるので、接合強度が向上される。接合が完了した後、図7Iに示すように、第1の半導体ウエハ31の周縁領域53を裏面側から研磨し薄肉化する。本実施形態例では、ウエハの周縁領域53においても第1の半導体ウエハ31と第2の半導体ウエハ43とが互いに密着して接合されているため、接合強度が高い。このため、研磨時に第1の半導体ウエハ31と第2の半導体ウエハ43間での膜剥がれや、欠け等を抑制することができる。その後、図7Jに示すように、第1の半導体ウエハ31の裏面側から研磨することで、第1の半導体ウエハ31の全面を薄肉化する。このとき、画素領域56におけるフォトダイオードPDが裏面側に露出しない程度に第1の半導体ウエハ31を薄肉化する。この薄肉化工程においても前工程と同様、第1の半導体ウエハ31と第2の半導体ウエハ43とが全面に渡って接合されているため、前段と同様、ウエハ間の剥がれや、ウエハの欠けが抑制される。その後、第1の半導体ウエハ31の裏面側に平坦化膜38を形成し、画素領域56における平坦化膜38上部に、画素毎に所望のカラーフィルタ層39を形成し、カラーフィルタ層39上部にオンチップレンズ40を形成する。これらの平坦化膜38、カラーフィルタ層39、オンチップレンズ40は、従来の固体撮像装置と同様の方法で形成することができる。そして、本実施形態例では、図示を省略するが、第1の半導体ウエハ31を薄肉化した後、第1の半導体ウエハ31に形成された画素領域56、及び制御領域55と、第2の半導体ウエハ43に形成されたロジック回路59を電気的に接続するための工程を備える。この場合、例えば第1の半導体ウエハ31を貫通して第1の半導体ウエハ31に形成された配線層33に達する貫通孔、及び、第2の半導体ウエハ43表面に形成された配線層45に達する貫通孔を形成する。その後、貫通孔に接続導体を埋め込むことにより、第1の半導体ウエハ31の裏面側において、第1の半導体ウエハ31に形成された配線層と第2の半導体ウエハ43に形成された配線層45とを電気的に接続する。これにより、第1の半導体ウエハ31に形成された画素領域56、制御領域55と、第2の半導体ウエハ43に形成されたロジック回路59を電気的に接続することができる。その他、第2の半導体ウエハ43に形成された配線層45の配線1M~3Mの一部に形成された電極パッドを露出させる開口部を第1の半導体ウエハ31の裏面側から形成し、その電極パッドにボンディングワイヤを接続する。これにより、第2の半導体ウエハ43に形成された配線層45の配線1M~3Mを第1の半導体ウエハ31の裏面側に電気的に引き出すことができる。本実施形態例では、それらの貫通孔や開口部を形成する場合にも、第1の半導体ウエハ31と第2の半導体ウエハ43とが全面的に接合されているため、孔開け工程におけるウエハへのダメージを低減することができる。オンチップレンズ40が形成された後、図8に示すように、各チップ部を分離するスクライブラインSに沿ってダイシングカッター61により切断する。これにより、各チップ部が分離し、図3に示した裏面照射型の固体撮像装置30が完成する。なお、図示を省略するが、周縁領域もダイシングカッターにより切断され除去される。本実施形態例では、第1の半導体ウエハ31及び第2の半導体ウエハ43において、それぞれ、周縁領域と内側領域との境界に形成された配線層上部の段差を埋め込み膜の形成により解消している。このため、配線層上部を貼り合わせ面とした貼り合わせが、半導体ウエハの周縁領域においても良好になされ、第1の半導体ウエハ31と第2の半導体ウエハ43の接着性、密着性を高めることができる。これにより、貼り合わせた後の研磨工程や、ダイシング工程において、貼り合わせ面の剥がれや、周縁領域における欠け等が抑制される等、加工時の信頼性が向上する。そしてこれにより、精度のよい固体撮像装置を得ることができ、歩留まりの向上を図ることができる。2.第2の実施形態:固体撮像装置次に、図9、図10~図12を用いて、本発明の第2の実施形態に係る半導体装置として、裏面照射型の固体撮像装置をその製造方法と共に説明する。図9~図12において、図3~図8に対応する部分には同一符号を付し、重複説明を省略する。図9は、本実施形態例の固体撮像装置130をチップ毎に分割して完成させたときの概略断面構成図である。本実施形態例の固体撮像装置130は、画素領域と制御領域とを含む第1の半導体チップ部131と、ロジック回路が搭載された第2の半導体チップ部132が上下に積層され、プラズマ接合により接合されている。本実施形態例の固体撮像装置130は、第1の実施形態に係る固体撮像装置30と、埋め込み膜の構成が異なる例である。図10A~図12Fは、本実施形態例の固体撮像装置130の製造工程図である。図10A~図12Fでは、第1の実施形態と同様、半導体ウエハの周縁領域と、画素を構成する光電変換部や、回路を構成するトランジスタ等が形成された内側領域との境界部分を含む領域の断面を図示している。まず、第1の実施形態例の図4A、図4Bの工程と同様にして、第1の半導体ウエハ31に画素領域56、制御領域55を形成し、第1の半導体ウエハ31の表面に配線層33を形成した後、配線層33表面にパッシベーション膜41を成膜する。本実施形態例においても、第1の実施形態と同様の理由により、第1の半導体ウエハ31の周縁領域53と内側領域54との境界に段差が形成されている。次に、図10Bに示すように、プラズマCVD法を用いて、パッシベーション膜41上部に、周縁領域53と内側領域54の段差分以上の膜厚のP-SiO2膜からなる埋め込み膜63を成膜する。この段階においては、埋め込み膜63の厚みは周縁領域53と内側領域54の段差分以上あるものの、表面形状に沿ってコンフォーマルに成膜されるため、周縁領域53と内側領域54との段差は解消されていない。その後、フォトリソグラフィプロセスを用いて、図10Bに示すように、内側領域54上部を開口するレジストマスク64を埋め込み膜63上部に形成する。次に、図11Cに示すように、レジストマスク64を介してドライエッチングを用い、内側領域54に成膜された埋め込み膜63を、その表面が周縁領域53に成膜された埋め込み膜63の表面とほぼ同じ高さとなるまでエッチバックする。その後、レジストマスク64を除去する。これにより、第1の半導体ウエハ31の周縁領域53と内側領域54との境界の形成されていた空溝に起因する大きな段差がほぼ解消される。次に、図11Dに示すように、CMP法を用いて第1の半導体ウエハ31の埋め込み膜63表面を研磨し、平坦化する。これにより、第1の半導体ウエハ31に形成された配線層33上の表面が全面的に平坦とされる。本実施形態例では、埋め込み膜63の表面をCMP法により平坦化する構成としたが、第1の実施形態と同様に、埋め込み膜63上部に研磨可能な被研磨膜を一層成膜した後、CMP法を用いて平坦化するようにしてもよい。これまでの工程で、第1の半導体ウエハ31上に画素領域56及び制御領域55が形成され、第1の半導体ウエハ31の表面側に配線層33が形成される。一方、図12Eに示すように、例えばシリコンからなる第2の半導体ウエハ43では、各チップ部となる内側領域66に、画素から得られた信号を処理するための信号処理回路を含むロジック回路59を形成する。その後、第1の実施形態と同様にして配線層45、パッシベーション膜49を形成し、本実施形態例の図10A~図11Dと同様にして、表面が平坦とされた埋め込み膜67を形成する。これにより、第2の半導体ウエハ43においても、周縁領域65と内側領域66との境界に形成される大きな段差が解消され、配線層45上の表面が平坦化される。その後、第1の実施形態と同様の方法で、埋め込み膜67上部に接合補助膜68を成膜する。そして、第1の半導体ウエハ31に形成された配線層33上の表面と第2の半導体ウエハ43に形成された配線層45上の表面に酸素プラズマを、例えば周波数13.56MHz、圧力10Pa、電力100Wで60秒間照射し、表面を改質する。その後、その表面を18MΩ以上の純水で30秒洗浄することにより、第1の半導体ウエハ31に形成された配線層33上の表面と第2の半導体ウエハ43に形成された配線層45上の表面にシラノール基Si-OH基を形成する。次に、図12Fに示すように、第1の半導体ウエハ31に形成された配線層33上の表面と第2の半導体ウエハ43に形成された配線層45上の表面とを互いに向かい合わせる。そして、第1の半導体ウエハ31、又は第2の半導体ウエハ43のどちらか一方の面の一部をピンで押下する。そうすると、第1の半導体ウエハ31と第2の半導体ウエハ43との間のファンデルワールス力により第1の半導体ウエハ31と第2の半導体ウエハ43とが全面的に接合する。その後、大気圧の窒素雰囲気下で約400°Cの熱処理を約60分間行う。これにより、第1の半導体ウエハ31に形成された配線層33上の表面のシラノール基と第2の半導体ウエハ43に形成された配線層45上の表面のシラノール基とが互いに脱水縮合され、分子レベルでの接合が完了する。その後、第1の実施形態における図7I~図8Kに示す工程と同様にして、図9に示す固体撮像装置130を得ることができる。そして、本実施形態例においても、半導体ウエハの周縁領域と内側領域との境界に形成される段差が埋め込み膜により解消されるため、第1の実施形態と同様の効果を得ることができる。3.第3の実施形態:固体撮像装置次に、図13、図14を用いて、本発明の第3の実施形態に係る半導体装置として、裏面照射型の固体撮像装置をその製造方法と共に説明する。図13及び図14において、図3~図8に対応する部分には同一符号を付し、重複説明を省略する。図13は、本実施形態例の固体撮像装置140をチップ毎に分割して完成させたときの概略断面構成図である。本実施形態例の固体撮像装置140は、画素領域と制御領域とを含む第1の半導体チップ部141と、ロジック回路が搭載された第2の半導体チップ部142が上下に接着剤層71を介して積層され、接合されている。本実施形態例の固体撮像装置140は、第1の実施形態に係る固体撮像装置30と、ウエハチップ間の接続方法が異なる例である。本実施形態例では、図14に示すように、埋め込み膜57によって平坦化された第1の半導体ウエハ31と埋め込み膜60によって平坦化された第2の半導体ウエハ43とを、互いの配線層33、45上の表面が向かい合うように接着剤層71を介して貼り合わせる。第1の半導体ウエハ31に形成される配線層33、埋め込み膜57などの構成は、第1の実施形態と同様であり、図4A~図5Eの工程で形成する。また、第2の半導体ウエハ43における配線層45及び埋め込み膜60などの構成も第1の実施形態と同様であるが、第2の半導体ウエハ43では、埋め込み膜60上部に、接合補助膜を成膜せず、所望の厚みに接着剤層71を形成する。接着剤層71としては、熱硬化性の接着材料を用いることができる。その他、BCB、ポリイミド、ポリベンゾオキサゾールを用いることができる。本実施形態例では、接着剤層71を第2の半導体ウエハ43側に形成する例とするが、第1の半導体ウエハ31側に形成する例としてもよく、また、両方のウエハに形成してもよい。本実施形態例においても、第1の半導体ウエハ31及び第2の半導体ウエハ43において、配線層上の表面が埋め込み膜によって平坦化されているため、接着剤層71を介して両者を接着する場合にも、接合性や密着性を向上させることができる。また、熱硬化型の接着材料は一般的に硬度が高いため、大きな段差がある場合、その段差に入り込みにくい。このため、本実施形態例のように、貼り合わせ面が平坦化されている場合には、熱硬化型の接着材料を用いることができる。そして、本実施形態例においても、第1の半導体ウエハ31と第2の半導体ウエハ43を貼り合わせた後は、図7I~図8と同様にして、各チップ部に分割し、図13に示す固体撮像装置140が完成する。本実施形態例の固体撮像装置140の製造方法においても、第1の半導体ウエハ31と第2の半導体ウエハ43との貼り合わせ時において、周縁領域まで密着して接合することができるため、ウエハの薄肉化工程における剥がれや、欠け等を抑制することができる。その他、第1の実施形態と同様の効果を得ることができる。なお、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やX線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置にも適用可能である。また、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置物理量分布検知装置全般に対して適用可能である。さらに、本発明は、画素部の各単位画素を行単位で順に走査して各単位画素から画素信号を読み出す固体撮像装置に限られるものではない。画素単位で任意の画素を選択して、当該選択画素から画素単位で信号を読み出すX-Yアドレス型の固体撮像装置に対しても適用可能である。なお、固体撮像装置はワンチップとして形成された形態であってもよいし、画素部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。また、本発明は、固体撮像装置への適用に限られるものではなく、撮像装置以外にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやビデオカメラ等のカメラシステムや、携帯電話機などの撮像機能を有する電子機器のことを言う。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。また、上述の実施形態では、画素が形成された第1の半導体ウエハ31と、ロジック回路が形成された第2の半導体ウエハ43とを貼り合わせることにより、裏面照射型の固体撮像装置を製造する方法について説明したが、本発明はこれに限られるものではない。本発明は、画素領域を構成しない半導体装置にも適用することができる。以下に、本発明を、半導体装置に適用した例を説明する。4.第4の実施形態:半導体装置図15、図16~図18を用いて、本発明の第4の実施形態に係る半導体装置150をその製造方法と共に説明する。本実施形態例の半導体装置150は、第1の半導体集積回路と第2の半導体集積回路とを混載した半導体装置である。本実施形態例においては、まず、図16Aに示すように、シリコン基板からなる第1の半導体ウエハ76の各チップ部となる内側領域74に、第1の半導体集積回路75、本実施形態例ではロジック回路を形成する。すなわち、第1の半導体ウエハ76に形成した半導体ウェル領域77の各チップ部となる領域に、複数のMOSトランジスタTr5、Tr6を形成する。各MOSトランジスタTr5、Tr6は、それぞれの一対のソース/ドレイン領域79と、ゲート絶縁膜を介して形成されたゲート電極78とを有して構成される。各MOSトランジスタTr5、Tr6は、素子分離領域87により分離される。図16Aでは、ロジック回路を構成するMOSトランジスタをMOSトランジスタTr5、T6rで代表して示したが、ロジック回路は、CMOSトランジスタで構成することができる。このため、これらの複数のMOSトランジスタとしては、nチャネルMOSトランジスタ、あるいはpチャネルMOSトランジスタとして構成することができる。したがって、nチャネルMOSトランジスタを形成するときには、p型半導体ウェル領域にn型ソース/ドレイン領域が形成される。pチャネルMOSトランジスタを形成するときは、n型半導体ウェル領域にp型ソース/ドレイン領域が形成される。なお、第1の半導体集積回路75としては、ロジック回路に代えて、例えば半導体メモリ回路とすることもできる。この場合、後述する第2の半導体集積回路102となるロジック回路は半導体メモリ回路の信号処理に供される。次に、第1の半導体ウエハ76の表面上において、層間絶縁膜81の形成とCuからなる配線1M~3Mの形成を交互に繰り返すことにより、複数層図16Aでは3層の配線1M~3Mが形成された配線層80を形成する。Cuからなる配線1M~3Mの形成は、図20及び図21を用いて説明した従来の配線層の形成と同様であり、層間絶縁膜81上にパターニング形成された溝部にCuからなる配線材料を埋め込むことで形成する。また、図16Aでは、図示を省略するが、第1の半導体ウエハ76に形成されたMOSトランジスタTr5、Tr6に電気的に接続されるコンタクト部や、所望の配線間を接続するコンタクト部が形成される。コンタクト部を形成する場合は、層間絶縁膜81の所望の位置にコンタクトホールを形成し導電材料を埋め込む。そして、本実施形態例においても配線層80の形成段階において、第1の半導体ウエハ76の周縁からCuが露出することを防ぐため、各層の配線1M~3Mが形成される毎にEBR法を用いて周縁領域73に形成される理収外の配線1M~3Mを除去する。これにより、周縁領域73では、配線1M~3Mを除去する毎に空溝52が形成され、空溝52に起因して周縁領域73の配線層80表面が凹み、周縁領域73と、周縁領域73よりも内側の領域である内側領域74との境界部分に段差が生じている。次に、図16Bに示すように、配線層80表面にパッシベーション膜82保護膜を成膜する。このパッシベーション膜82は配線1M~3Mを保護する膜であり、配線1M~3Mが形成されている内側領域74の配線層80表面に形成されるわずかな凹凸が減少する。しかしながら、周縁領域73と内側領域74との境界では、その段差が大きいため、表面形状に沿って形成される。このため、パッシベーション膜82の形成により周縁領域73と内側領域74との境界部分におけるグローバルな段差は残ったままとなる。次に、図16Cに示すように、第1の半導体ウエハ76の周縁領域73にのみ、パッシベーション膜82上部に局所的に塗布材料を塗布することにより、周縁領域73と内側領域74との境界に形成された段差を埋める埋め込み膜83を形成する。埋め込み膜83は、その表面が内側領域74におけるパッシベーション膜82表面とほぼ同じ高さとなるまで塗布材料を塗布することにより形成する。塗布材料としては、例えば、SOG、SOD、low-k材料等を用いることができる。このように、第1の半導体ウエハ76の周縁領域73において局所的に埋め込み膜83を形成することにより、第1の半導体ウエハ76の表面側に形成された配線パターンに起因したグローバルな段差は緩和される。次に、図17Dに示すように、第1の半導体ウエハ76のパッシベーション膜82及び埋め込み膜83を含む全面にプラズマCVD法を用いたP-SiO2膜からなる被研磨膜84を形成する。被研磨膜84は、次の工程において研磨される膜であり、本実施形態例ではP-SiO2膜を成膜する例としたが、被研磨膜42は、次の工程において研磨される膜であり、本実施形態例では、プラズマCVD法による例を挙げたが、熱CVD法、スパッタ法、蒸着法、ALDAtomicLayerDeposition法などにより形成される薄膜であっても研磨可能な膜種であれば成膜方法は特に限定するものでない。また本実施例ではP-SiO2膜を成膜する例としたが、研磨可能な膜であればよく、SiO2膜の他、TEOS、SiN、SiCOH、SiCN、SiC、BPSGPSGなどを用いることができる。また、本実施形態例では、被研磨膜84を成膜する例としたが必ずしも形成する必要はなく、被研磨膜84を成膜しないまま次の工程に進んでもよい。そして、CMP法を用いて、図17Eに示すように被研磨膜84表面を研磨し平坦にする。これにより、第1の半導体ウエハ76に形成された配線層80上の表面が全面的に平坦とされる。これまでの工程で、第1の半導体ウエハ76に第1の半導体集積回路75が形成され、第1の半導体ウエハ76の表面側に配線層80が形成される。一方、図18Fに示すように、例えばシリコンからなる第2の半導体ウエハ90では、各チップ部となる領域に、第2の半導体集積回路102、本実施形態例では、ロジック回路を形成する。すなわち、図16Aと同様に、第2の半導体ウエハ90に形成した半導体ウェル領域91の各チップ部となる内側領域100に、複数のnチャネルMOSトランジスタTrを形成する。各MOSトランジスタTr7、Tr8は、それぞれ1対のソース/ドレイン領域93と、ゲート絶縁膜を介して形成されたゲート電極94とを有して構成される。各MOSトランジスタTr7、Tr8は、素子分離領域92により分離される。図18Fでは、ロジック回路を構成するMOSトランジスタをMOSトランジスタTr7、Tr8で代表して示したが、ロジック回路は、CMOSトランジスタで構成することができる。このため、これらの複数のMOSトランジスタとしては、nチャネルMOSトランジスタ、あるいはpチャネルMOSトランジスタとして構成することができる。したがって、nチャネルMOSトランジスタを形成するときには、p型半導体ウェル領域にn型ソース/ドレイン領域が形成される。pチャネルMOSトランジスタを形成するときは、n型半導体ウェル領域にp型ソース/ドレイン領域が形成される。次に、図16Bと同様にして、第2の半導体ウエハ90の表面側にも、層間絶縁膜96と配線1M~3Mの形成を繰り返すことにより配線層95を形成する。その後、図16C~図17Eと同様にして、配線層95上部にパッシベーション膜97、埋め込み膜89、被研磨膜98を成膜し、配線層95上部の表面を平坦にする。第2の半導体ウエハ90の表面側においても周縁領域101と内側領域100との境界に形成された段差が、埋め込み膜89に埋め込まれることにより解消され、第2の半導体ウエハ90に形成された配線層95上部の表面が平坦とされる。第2の半導体ウエハ90では、配線層95側の表面を平坦化した後、図18Fに示すように、被研磨膜98上面に、接合補助膜99を例えば100nmの厚みに成膜する。接合補助膜99としては、シランと窒素を導入して成膜するSiN膜、3TSトリメチルシラン又は4TSテトラメチルシランと窒素を導入して成膜するSiCN膜、シランと酸素を導入して成膜するSiO2膜、3TSトリメチルシラン又は4TSテトラメチルシランと酸素を導入して成膜するSiCOH膜、などが挙げられる。この接合補助膜99は、第1の半導体ウエハ76と第2の半導体ウエハ90とをプラズマ接合する際に接合を補助するために形成されるものであり、第1の半導体ウエハ76に形成された配線層80側の表面に形成されてもよく、また、第1の半導体ウエハ76、及び第2の半導体ウエハ90の両方の表面に形成されてもよい。接合補助膜99を形成することで、接合の信頼性が向上するが、必ずしも必要ではなく形成しなくてもよい。そして、第1の半導体ウエハ76に形成された配線層80上の表面と第2の半導体ウエハ90に形成された配線層95上の表面に酸素プラズマを、例えば周波数13.56MHz、圧力10Pa、電力100Wで60秒間照射し、表面を改質する。その後、その表面を18MΩ以上の純水で30秒洗浄することにより、第1の半導体ウエハ76に形成された配線層80上の表面と第2の半導体ウエハ90に形成された配線層95上の表面にシラノール基Si-OH基を形成する。次に、図18Gに示すように、第1の半導体ウエハ76に形成された配線層80上の表面と第2の半導体ウエハ90に形成された配線層95上の表面とを貼り合わせ面とし、互いに向かい合わせる。そして、第1の半導体ウエハ76、又は第2の半導体ウエハ90のどちらか一方の面の一部をピンで押下する。そうすると、第1の半導体ウエハ76と第2の半導体ウエハ90との間のファンデルワールス力により第1の半導体ウエハ76と第2の半導体ウエハ90とが全面的に接合する。その後、大気圧の窒素雰囲気下で約400°Cの熱処理を約60分間行う。これにより、第1の半導体ウエハ76に形成された配線層80上の表面のシラノール基と第2の半導体ウエハ90に形成された配線層95上の表面のシラノール基とが互いに脱水縮合され、分子レベルでの接合が完了する。本実施形態例では、第1の半導体ウエハ76、及び第2の半導体ウエハ90において、配線層上の表面が、ウエハの周縁領域に至るまで平坦とされている。これにより、第1の半導体ウエハ76と第2の半導体ウエハ90とが周縁領域においても接合されるので、接合強度が向上される。接合が完了した後、各チップ部となる領域では、図示しない貫通孔を第1の半導体ウエハ76の裏面側から形成することにより、第1の半導体集積回路と第2の半導体集積回路とを電気的に接続する貫通電極を形成する。また、いずれかの配線の一部で形成された図示しない電極パッド部を露出する開口を形成する。その後、第1の実施形態と同様にし、ウエハを薄肉化し、各チップ部に分割することにより、図15に示す目的の半導体装置150を得る。本実施形態例では、第1の半導体ウエハ76及び第2の半導体ウエハ90において、それぞれ、周縁領域と内側領域との境界に形成された配線層上部の段差を埋め込み膜の形成により解消している。このため、配線層上部を貼り合わせ面とした貼り合わせが、半導体ウエハの周縁領域においても良好になされ、第1の半導体ウエハ76と第2の半導体ウエハ90の接着性、密着性を高めることができる。これにより、貼り合わせた後の研磨工程や、ダイシング工程において、貼り合わせ面の剥がれや、周縁領域における欠け等が抑制される等、加工時の信頼性が向上する。そして、精度に優れた半導体装置を得ることができ、歩留まりの向上を図ることができる。本実施形態例では、第1の半導体ウエハ76と第2の半導体ウエハ90をプラズマ接合する構成としたが、第3の実施形態のように、接着剤層を介して接合する例としてもよい。また、本実施形態例では、塗布材料により局所的に埋め込み膜を形成することで、配線層上部の表面を平坦化する例としたが、第2の実施形態のように段差分の膜厚のCVD法により埋め込み膜を全面に成膜する例としてもよい。この場合は、図11Cに示したように、内側領域における埋め込み膜をエッチバックすることにより、埋め込み膜の表面を平坦にする。上述した第1~第4の実施形態に係る固体撮像装置等の半導体装置では、互いに配線層を有する2枚の半導体ウエハを、配線層の表面側を貼り合わせ面として貼り合わせる例としたが、本発明は、この構成に限られるものではない。例えば、貼り合わせる2枚の半導体ウエハのうち、一方の半導体ウエハにのみ配線層が形成され、その配線層側の面を貼り合わせ面とし、2枚の半導体ウエハを貼り合わせる構成としてもよい。この場合においても、一方の半導体ウエハに形成された配線層上の表面が全面に渡り平坦化されるため、他方の半導体ウエハとの貼り合わせが良好とされる。互いに配線層を有する2枚の半導体ウエハを、配線層の表面側を貼り合わせ面として貼り合わせる場合には、周縁領域と内側領域との境界に形成される配線層表面の段差による貼り合わせ時の周縁領域における接合不良は顕著に現れる。このため、互いに配線層を有する2枚の半導体ウエハを貼り合わせる場合において、本発明は、より効果を奏する。5.第5の実施形態:電子機器次に、本発明の第5の実施形態に係る電子機器について説明する。図19は、本発明の第5の実施形態に係る電子機器200の概略構成図である。本実施形態例の電子機器200は、上述した本発明の第1の実施形態における固体撮像装置1を電子機器カメラに用いた場合の実施形態を示す。本実施形態に係る電子機器200は、固体撮像装置203と、光学レンズ201と、シャッタ装置202と、駆動回路205と、信号処理回路204とを有する。光学レンズ201は、被写体からの像光入射光を固体撮像装置203の撮像面上に結像させる。これにより固体撮像装置203内に一定期間当該信号電荷が蓄積される。シャッタ装置202は、固体撮像装置203への光照射期間および遮光期間を制御する。駆動回路205は、固体撮像装置203の転送動作およびシャッタ装置202のシャッタ動作を制御する駆動信号を供給する。駆動回路205から供給される駆動信号タイミング信号により、固体撮像装置203の信号転送を行なう。信号処理回路204は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、あるいはモニタに出力される。本実施形態例の電子機器200では、固体撮像装置203において製造時におけるウエハ間の剥がれや、欠けが抑制されるので、歩留まりの向上が図られ、コストの低減が図られる。これにより、電子機器としてのコストの低減を図ることができる。固体撮像装置203を適用できる電子機器200としては、カメラに限られるものではなく、デジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置に適用可能である。