ダイ面と、該ダイ面の反対側の複数のコンタクトパッドを有するランド面と、を有する基板;第1のアクティブ面と該アクティブ面とは反対側の裏面とを有する第1のダイ;及びアクティブ面と該アクティブ面とは反対側の裏面とを有する第2のダイ;を有し、前記第1のダイ及び前記第2のダイは、前記第2のダイが前記第1のダイと前記基板の前記ランド面との間に位置するように前記基板に埋め込まれている、装置。前記第1のダイは第1のフットプリントを有し、前記第2のダイは第2のフットプリントを有し、前記第1のダイの前記第1のフットプリントの少なくとも一部は前記第2のダイの前記第2のフットプリントの範囲内に位置する、請求項1に記載の装置。前記第1のフットプリントは前記第2のフットプリントより大きい、請求項2に記載の装置。前記第2のダイの前記第2のフットプリントは完全に、前記第1のダイの前記第1のフットプリントの範囲内に位置する、請求項3に記載の装置。前記第1のダイの前記アクティブ面及び前記第2のダイの前記アクティブ面は、前記基板の前記ランド面を向いている、請求項1に記載の装置。前記第1のダイは前記第2のダイに、前記基板内に完全に埋め込まれた電気接続によって接続されている、請求項1に記載の装置。前記第1のダイと前記第2のダイとの間の前記電気接続は、150μmより大きい直径を有する縦方向の接続を含んでいない、請求項6に記載の装置。前記第1のダイは、前記基板内に埋め込まれた電気接続によって、ランドのうちの1つに接続されている、請求項2に記載の装置。前記第1のダイと前記第2のダイとの間で前記基板に埋め込まれた配線層、を有する請求項2に記載の装置。前記第1のダイは前記基板の第1の絶縁層に埋め込まれ、前記第2のダイは前記基板の第2の絶縁層に埋め込まれている、請求項1に記載の装置。前記第1の絶縁層と前記第2の絶縁層との間に配置された第3の絶縁層;及び前記第3の絶縁層内に埋め込まれた複数の第1の配線を有する第1の配線層であり、当該第1の配線層の前記第1の配線のうちの1つは前記第1のダイと前記第2のダイとの間に形成されている、第1の配線層;を更に有する請求項10に記載の装置。当該装置は更に、前記第2のダイと前記複数のコンタクトパッドとの間の第4の絶縁層を有し、複数の第2の配線を有する第2の配線層が該第4の絶縁層に埋め込まれている、請求項11に記載の装置。前記第2の配線層と前記第2のダイとの間の前記第4の絶縁層内の、第1の直径を有する第1の複数のビア;及び前記第3の絶縁層及び前記第2の絶縁層の内部の、且つ前記第1の配線層と前記第2の配線層との間の、第2の直径を有する第2の複数のビアであり、該第2の直径は前記第1の直径より大きい、第2の複数のビア;を更に有する請求項12に記載の装置。マルチチップパッケージを製造する方法であって:第1のダイをキャリアに取り付け;前記第1のダイ及び前記キャリアの上に、前記第1のダイが当該第1の絶縁層内に埋め込まれるように第1の絶縁層を形成し;前記第1の絶縁層上に第2のダイを配置し;且つ前記第2のダイ上に、前記第2のダイが当該第2の絶縁層内に埋め込まれるように、第2の絶縁層を形成する;ことを有する方法。前記第1のダイと前記第2のダイとの間に配線層を形成する、ことを更に有する請求項14に記載の方法。前記第1の絶縁層と前記第2の絶縁層との間の第3の絶縁層を形成し、該第3の絶縁層に前記第2のダイを取り付ける、ことを更に有する請求項14に記載の方法。前記第3の絶縁層を形成した後、且つ前記第2のダイを取り付ける前に、前記第3の絶縁層を部分的にキュアして、部分的にキュアされた第3の絶縁層を形成し;前記第2のダイを前記部分的にキュアされた第3の絶縁層に取り付け;且つ前記第2のダイを取り付けた後に、前記部分的にキュアされた第3の絶縁層を完全にキュアする;ことを更に有する請求項16に記載の方法。当該方法は更に、前記第1の絶縁層と前記第3の絶縁層との間に第1の配線層を形成することを有し、該第1の配線層は、前記第1のダイと電気的に接触した第1の配線を有する、請求項17に記載の方法。当該方法は更に、前記第2の絶縁層上に第2の配線層を形成することを有し、該第2の配線層は、前記第2のダイ及び前記第1のダイと電気的に接触した第2の配線を有する、請求項18に記載の方法。裏面の反対側にアクティブ面を有する第1のダイ;前記第1のダイが埋め込まれた第1の絶縁層;前記第1のダイの前記アクティブ面と電気的に接触した、前記第1の絶縁層内の第1のビア;前記第1のビアと接触した第1の導電配線を有する、前記第1の絶縁層上の第1の配線層;前記第1の配線層と前記第1の絶縁層との上の第2の絶縁層;裏面の反対側にアクティブ面を有する第2のダイであり、該第2のダイの裏面は前記第2の絶縁層上にある、第2のダイ;前記第2のダイの前記アクティブ面と前記第2の絶縁層との上の第3の絶縁層;前記第2のダイの前記アクティブ面と接触した、前記第3の絶縁層内の第3の導電ビア;前記第1の配線層の前記第1の導電配線と接触した、前記第3の絶縁層と前記第2の絶縁層との内部の第4の導電ビア;前記第2の導電ビアと前記第3の導電ビアとに接触した第2の導電配線を有する、前記第3の絶縁層上の第2の配線層;及び前記第3の絶縁層と前記第2の配線層との上の第4の絶縁層;を有するマルチチップパッケージ。半導体マイクロエレクトロニクスパッケージ及びその製造方法を提供する。一態様において、装置は、複数のコンタクトパッドを有するランド面と該ランド面の反対側のダイ面とを有する基板を含む。当該装置は第1のダイと第2のダイとを含み、これら第1のダイ及び第2のダイは、第2のダイが第1のダイと前記基板のランド面との間に位置するように、前記基板に埋め込まれる。上下に埋め込まれた複数のダイを有するマルチチップパッケージMCP、及びその製造方法を説明する。図面を参照するが、図面において同様の構造には似通った参照符号を付する。様々な実施形態の構造をより明瞭に示すため、ここに含まれる図面は集積回路構造の略図である。故に、製造される集積回路構造の例えば顕微鏡写真での実際の外観は、特許請求に係る図示の実施形態の構造を組み入れながらも異なったものに見え得る。また、図面は、図示の実施形態を理解するのに有用な構造のみを示していることがある。図の明瞭性を維持するため、技術的に知られた更なる構造が含められていないことがある。また、本明細書においては、本発明の実施形態の完全なる理解を提供するために、数多くの具体的詳細事項を説明している。また、本発明の実施形態をいたずらに不明瞭にしないよう、周知の半導体処理パッケージング技術は特別詳細には説明していない。本発明の実施形態は、上下に配置された複数のダイが埋め込まれた基板を有するマルチチップパッケージを含む。基板は、ランド面とダイ面とを有する。第1のダイ及び第2のダイが、第2のダイが第1のダイと基板のランド面との間になるように、基板内に埋め込まれる。パッケージ基板は、複数の配線層、絶縁層、及び第1のダイと第2のダイとの間の電気接続を提供する基板内の相互接続構造を作り出すビアを含む。本発明の一実施形態において、第1のダイと第2のダイとの間に少なくとも1つの配線層が配置される。本発明の実施形態に係る上下に配置されて埋め込まれたダイを有する基板を持つマルチチップパッケージは、バンプレスビルドアップレイヤbumplessbuilduplayer;BBULプロセスを用いて形成され得る。本発明の一実施形態において、第1のダイが一時的なキャリア担体に取り付けられ、絶縁層及び配線層が、第1のダイの上及び周りに、第1のダイを中に埋め込んでビルドアップされる。そして、第2のダイが上記絶縁層のうちの1つに取り付けられ、更なる絶縁層及び配線層が第2のダイの周りにビルドアップされ、それにより第2のダイも同様に基板内に埋め込まれる。斯くして、第1及び第2のダイの双方が基板と埋め込まれ、第1のダイ及び第2のダイを電気的に結合する電気的相互接続が基板基板配線内に形成される。その後、キャリアが除去されて、コアレス基板が作り出され得る。本発明の実施形態は、薄いパッケージ構造と小さいフットプリントとを有し且つそれにより装置のマザーボード上の貴重な空間を節約するマルチチップパッケージの形成を可能にする。また、本発明の実施形態は、基板の反りによる信頼性問題の影響を受けやすい表面実装技術SMTを必要とするパッケージオンパッケージPOP技術を使用することなく、2つのダイの電気接続を可能にする。さらに、本発明の実施形態においては、埋め込まれるダイと基板との間の熱膨張係数CTEのミスマッチ不整合の影響を抑制あるいは排除するよう、低温バンプレスビルドアップレイヤBBULプロセスを用いて基板が形成され、それにより、非常に平面的なマルチチップパッケージの製造が可能になる。図1Aは、上下に配置された複数のダイが内部に埋め込まれた基板102を有する半導体パッケージ100の断面図を示している。本発明の一実施形態において、基板102はコアレス基板である。基板102は、ダイ面120と、ダイ面とは反対側のランド面122とを有している。パッケージ100は第1のダイ104と第2のダイ106とを収容している。第1のダイ104は、アクティブ面108と、アクティブ面108とは反対側の裏面110とを有している。同様に、第2のダイ106は、アクティブ面112と、アクティブ面112とは反対側の裏面114とを有している。第1のダイ及び第2のダイは、以下に限られないが例えばシリコンSi、シリコンゲルマニウムSiGe、ゲルマニウムGe、並びに、ガリウム砒素GaAs及びアンチモン化インジウムなどのIII-V族半導体など、何らかの周知の半導体材料から形成され得る。アクティブ面108及び112は、機能回路をなすようにダイ相互接続構造によって共に相互接続されることにより集積回路を形成する例えば、以下に限られないが、トランジスタ、キャパシタ及び抵抗などの複数の半導体デバイスを含んでいる。技術的に周知のように、ダイ相互接続構造は、例えばM1-M11など、任意の層数のメタライゼーション層を含むことができ、その層数及び厚さは所与の用途に応じて様々となり得る。第1階層のメタライゼーションM1は、アクティブ面の半導体デバイスとコンタクトをなし、最後の階層のメタライゼーション例えば、M11は、外界との接続をなすための電気コンタクトを含む。第1のダイ104は電気コンタクト116を有するように示されており、第2のダイ106は電気コンタクト118を有するように示されている。本発明の一実施形態において、第1のダイ104のアクティブ面108、及び第2のダイ106のアクティブ面112は、図1Aに示されるように、基板102上に形成された複数の外部導電コンタクト140の方を向いており、すなわち、外部導電コンタクト140と同じ方を向いている。すなわち、第1のダイ104及び第2のダイ106は、基板102内でフェイスダウン構成で配置されている。第1のダイ104は第1のフットプリントすなわち表面積105を有し、第2のダイ106は第2のフットプリントすなわち表面積107を有している。本発明の一実施形態において、第1のダイ104は第2のダイ106より大きいフットプリントを有する。第2のダイ106は基板102内に埋め込まれ、第1のダイ104と基板102のランド面122との間に位置付けられている。斯くして、第1のダイ104及び第2のダイ106は基板102内で上下に縦方向に配置される。本発明の一実施形態において、第2のダイ106のフットプリント107の少なくとも一部は、第1のダイ104のフットプリント105内にある。一実施形態において、図1Aに示されるように、第2のダイ106のフットプリント107全体が、第1のダイ104のフットプリント105内にある。本発明の一実施形態において、第1のダイ104は、以下に限られないが例えばスタティックランダムアクセスメモリSRAM、ダイナミックランダムアクセスメモリDRAM、不揮発性メモリNVMなどのメモリダイであり、第2のダイ106は、以下に限られないが例えばマイクロプロセッサやデジタル信号処理プロセッサなどの論理デバイスである。ランド面122は、複数の導電性コンタクトパッド及び/又はルーティング配線を含み、それらに複数の外部導電コンタクト140が接続されている。外部導電コンタクト140は、その他の装置へのパッケージ100の電気接続を提供する。基板102は、一緒になって基板相互接続構造を作り出す複数の配線層と絶縁層とビアとを含んでいる。基板相互接続構造は、第1のダイ104と第2のダイ106との間の電気接続を提供するとともに、ランド面122に形成された外部導電コンタクト140への第1及び第2のダイの電気接続を提供する。基板相互接続構造は、第1のダイと第2のダイとの間で信号が直接的に渡され得るように、第2のダイ106への第1のダイ104の直接的な電気接続を提供する。基板相互接続構造はまた、第2のダイ106と外部導電コンタクト140との間の電気接続を含み得る。本発明の一部の実施形態において、基板相互接続構造はまた、第1のダイ104と外部電気コンタクト140との間の電気接続を提供する。他の実施形態において、外部導電コンタクト140と第1のダイ104との間には電気接続が存在しない。すなわち、本発明の一実施形態において、第1のダイ104への全ての外部接続が第2のダイ106を経由する。具体的な一実施形態において、電源信号とグランド信号とを除く第1のダイ104への全ての電気信号が、第2のダイ106によって供給される。本発明の一実施形態において、基板102は、図1Aに示されるように、第1の絶縁層130を含んでいる。第1のダイ104は第1の絶縁層130内に埋め込まれる。すなわち、第1のダイのアクティブ面108及び側壁101が絶縁層130と接触する。複数の導電配線を有する第1の配線層150が第1の絶縁層130上に配置されている。複数の導電ビア160が、第1の絶縁層130内にあって、第1の配線層150の導電配線を第1のダイ104の電気コンタクト116に電気的に接続している。第1の配線層150の導電配線151のうちの1つ以上は、第1のダイ104のフットプリント105からの信号を基板102のエッジ縁部に向けて経路付ける。第2の絶縁層132が、図1Aに示されるように、第1の絶縁層130及び第1の配線層150の上に配置されている。第1の配線層150は第1の絶縁層130と第2の絶縁層132との間に埋め込まれている。第2のダイ106の裏面114第2の絶縁層132上に置かれている。第3の絶縁層134が、図1Aに示されるように、第2の絶縁層132上と、第2のダイ106の上及び周りとに配置されている。第2のダイ106は、第3の絶縁層134内に埋め込まれ、第2の絶縁層132と第3の絶縁層134との間で完全に封止されて埋め込まれる。複数の導電配線を有する第2の配線層152が、第3の絶縁層134上に配置されている。本発明の一実施形態において、第2の配線層152の1つ以上の導電配線153は、基板102のエッジから第2のダイ106のフットプリント107内へと信号を経路付けて、第2のダイ106への電気接続を提供する。複数の導電ビア162が、第2の配線層152の導電配線と第2のダイ106の電気コンタクト118との間の第3の絶縁層134内に形成されて、第2の配線層152の配線を第2のダイ106の電気コンタクト118に電気的に接続している。また、図1Aに示されるように、複数の導電ビア164が、第2の絶縁層132及び第3の絶縁層134を貫いて形成されて、第2の配線層152の配線を第1の配線層150の配線に電気的に接続している。本発明の一実施形態において、導電ビア164は、導電ビア162より大きい直径を有する。認識されるように、導電ビア164は、導電ビア162より深く基板内に延在している。本発明の一実施形態において、ビア164は100μm-150μmの間の直径を有し、ビア162は30μm-50μmの間の直径を有する。従って、導電ビア164の直径を大きくすることにより、導電ビア164のアスペクト比高さ:幅が低下され、導電ビアの信頼性ある充填が可能になる。認識されるように、ビア164は導電膜で完全に充填されるように示されているが、ビア164は、ビア164の側壁のみがそこに形成された導電膜を有し、中心部は未充填のままであるように形成されてもよい。その後の絶縁層の形成を用いて、ビアの未充填の容積部を充填し得る例えば、図2J参照。第4の絶縁層136が、第3の絶縁層134と第2の配線層152の配線の上及び周りとに配置されている。本発明の一実施形態において、2つの配線層150及び152のみが設けられ、一方の配線層150が、第1のダイ104のフットプリント105から出る信号を経路付けるための導電配線を提供し、一方の配線層152が、第2のダイ106のフットプリント107内へ信号を経路付けるための導電配線を提供する。配線層152が基板の最後の配線層である場合、後に外部電気コンタクト140が形成されるボンドパッドを第2の配線層の配線153上に画成するよう、第4の絶縁層136内に複数のボンドパッド開口が形成され得る。しかしながら、所望の場合には、具体的なルーティング要求に応じて、更なる配線層、絶縁層及びビアが含められ得る。例えば、複数の導電配線を有する第3の配線層154が、第4の絶縁層136上に配置され得る。複数の導電ビア166が第4の絶縁層136を貫いて形成されて、第2の配線層152の導電配線と第3の配線層154の配線との間の電気接続を提供する。第5の絶縁層138が、第4の絶縁層136上と第3の配線層154の導電配線の上及び周りとに形成され得る。さらには、第4の配線層156が第5の絶縁層138上に配置され得る。第4の配線層156が最後の配線層である場合、第4の配線層156は、電気コンタクト140が結合される複数の配線層/導電コンタクトパッド157を含み得る。第4の配線層156はまた、コンタクトパッドの位置を再分配するためのルーティング配線157を含み得る。複数のビア168が、第5の絶縁層138を貫いて形成されて、第4の配線層156の配線/コンタクトパッドを第3の配線層154の配線に電気的に結合する。例えばはんだマスク層などの最後の第6の絶縁層139が、第5の絶縁層138上と第4の配線層156の上及び周りとに形成され得る。外部電気コンタクト140を配線層156のコンタクトパッドに取り付けることを可能にするため、はんだマスク層139内に開口が形成される。本発明の実施形態において、パッケージ100は、第1のダイ104の裏面110に取り付けられる例えばエポキシベースのダイボンディングフィルムdiebondingfilm;DBFなどのダイ取付フィルムdieattachfilm;DAF124を含み得る。他の実施形態において、第1のダイ104の裏面110へのアクセスを可能にするため、ダイ取付フィルムDAF124は除去される。DAF124は基板102の一部とは見なされない。また、本発明の実施形態において、基板102は、キャリアが最終的に基板102から除去されるビルドアップレイヤプロセスによってキャリア上に形成されるので、コアレス基板であり得る。さらには、基板102は、例えば繊維強化ガラスエポキシ樹脂などの厚いコアを含んでいないので、コアレス基板と見なされ得る。図1Aに示されるように、基板102は、第1のダイ104と第2のダイ106との間に位置する少なくとも1つの配線層150を含んでいる。さらに、本発明の一実施形態において、基板102は、第1のダイ104のフットプリント105と第2のダイ106のフットプリント107との間に位置する部分と第2のダイ106のフットプリント107の外側まで延在する部分とを有した、例えば導電配線151などの、少なくとも1つの導電配線を含んでいる。また、図1Aには第1のダイ104と第2のダイ106との間に形成されるものとして単一の配線層150のみが示されているが、当業者が認識するように、2つ以上の配線層が第1のダイ104と第2のダイ106との間に配置されてもよい。さらに、3つの配線層が外部コンタクト140と第2のダイ106との間に形成されるように示されているが、認識されるように、これは単に本発明の一実施形態を例示するものであり、必要なルーティング要求に応じて、より多くの配線層又はより少ない配線層が第2のダイ106と外部コンタクト140との間に形成されてもよい。本発明の一実施形態において、外部導電コンタクト140は、ボールグリッドアレイを提供するようにアレイ状に配列されたはんだボールである。しかしながら、外部導電コンタクト140は、必ずしもボールの形態をとる必要はなく、以下に限られないが例えばポスト、バンプ、ランド及びピンなど、その他の形状又は構造を有していてもよい。外部コンタクト140は、土台基板170に対するパッケージ100の電気的な接続及び通信を可能にする。例えば、半導体パッケージ100が例えばスマートフォン又は携帯式リーダなどの手持ち式装置又はコンピュータの一部であるとき、土台基板170はマザーボードである。他の実施形態において、土台基板170は、パッケージオンパッケージPOPデバイスを作り出すように別の半導体パッケージであってもよい。図1Bは、図1Aに示したパッケージ基板100を示しており、さらに、本発明の実施形態に係る基板102内に含まれ得る具体的な電気接続を表している。本発明の一実施形態において、基板102は、第1のダイ104と第2のダイ106との間の直接的な電気接続を提供する少なくとも1つの電気接続182を含み、電気接続182は外部コンタクト140に電気的に接続されていない。このような接続は、第1のダイ104と第2のダイ106との間で伝達されるだけの信号に有用である。例えば、第1のダイ104がメモリデバイスであり且つ第2のダイ106が論理デバイスであるとき、例えばアドレス信号、データ信号、ライトイネーブル信号、及びリードイネーブル信号などの信号は、電気接続182などの直接的な電気接続によって第1のダイ104と半導体ダイ106との間で渡され得る。また、本発明の一実施形態において、パッケージ基板102は、第1のダイ104及び第2のダイ106の双方を外部導電コンタクト140に電気的に接続する1つ以上の電気接続184を含み得る。斯くして、外部コンタクト140を介してパッケージ100に提供される信号が第1のダイ及び第2のダイの双方に提供される。そのような信号の一例は、例えばVCC及びVSSなどの電源信号及びグランド信号とし得る。本発明の他の一実施形態において、パッケージ基板102は、信号を第1のダイ104に直接的に供給せずに外部コンタクト140と第2のダイ106との間の直接的な電気接続を提供する1つ以上の電気接続186を含む。例えば、第2のダイ106が例えばマイクロプロセッサなどの論理デバイスであるとき、複数の電気接続186によって命令が第2のダイ106のみに提供され得る。また、図1Bには示していないが、基板102は、第1のダイ104と外部電気コンタクト140との間に、信号が第2のダイ106に提供されることなく第1のダイ104に直接的に提供されることを可能にする1つ以上の電気接続を提供し得る。本発明の実施形態は、電気接続182、184及び186などの上述の電気接続の全て又は一部を包含し得るパッケージ基板102を含む。上下に埋め込まれた複数のダイを有する基板を持つ半導体パッケージ100は、完全に埋め込まれて囲まれた第2のダイ106を含んでいる。本開示において、完全に埋め込まれて囲まれは、第2のダイ106の全ての表面が基板102の絶縁膜と接触することを意味する。半導体パッケージ100はまた、完全に埋め込まれた第1のダイ104を含んでいる。本開示において、完全に埋め込まれは、第1のダイ104のアクティブ面108と側壁全体とが基板102の絶縁膜と接触することを意味する。しかしながら、第1のダイ104は、その裏面110が基板102の絶縁膜と接触していないので、囲まれてはいない。ここで、第1のダイ104について完全に埋め込まれた2つの実施形態を述べる。第1の実施形態においては、図1Aに示されるように、基板102のダイ面の全体的な平面表面から突出した例えば、図1Aに示した基板102の表面109から突出した第1のダイの表面例えば、裏面110が1つ存在する。一実施形態において、第1のダイ104の如何なる表面も、基板102のダイ面の全体的な平面表面から突出しない例えば、基板102の表面109から突出しない。上述の完全に埋め込まれて囲まれ及び完全に埋め込まれの定義とは対照的に、部分的に埋め込まれたダイは、側壁の全表面ではなく一部のみが基板102の絶縁膜と接触したダイである。更に対照的には、埋め込まれていないダイは、側壁の如何なる部分も接触せずに、多くて1つの表面のみが基板の封止膜と接触したダイである。図2A-2Lは、本発明の実施形態に係る複数のダイが基板内に埋め込まれた半導体パッケージを製造する方法を例示している。キャリア201が用意される。キャリア201はエッチングストッパ層202を有する。例えば銅箔などの第2の層206をエッチングして、ダイマウント表面204の周りにリセス凹部又はキャビティ孔部205を作り出すことができる。本発明の一実施形態において、キャリア201は第2の層206を含んでおらず、故に、キャリア201にはリセス又はキャビティは形成されない。図2Bは、本発明の実施形態に係る複数のダイが埋め込まれた基板を有するパッケージの製造における更なる処理中の断面図を示している。処理中、キャリア201は、処理の有用性のために背中合わせのキャリア210を構築するように、同じ構造201’と結合され得る。従って、処理のスループットが実効的に倍増される。キャリア201及び201’上での処理は、キャリア201の処理に関する参照符号を参照して説明する場合があるが、理解されるように、キャリア201’上でも複製の処理及び構造が生成される。キャリア210は、接着リリース層212、212’及び接着バインダ214を含んでいる。キャリア210の各端部に、更に説明される分離処理用に切断ゾーン216が設けられる。背中合わせのキャリア210は、バルク処理を可能にするよう、背中合わせのキャリア210の断面を持つ複数の相等しい領域を有した、より大型のパネルの部分を形成し得る。一実施形態において、そのようなパネルは、ダイを配置することが可能な、およそ1000個のキャビティ205を有する。図2Cは、本発明の一実施形態に係る更なる処理後の図2Bに示した背中合わせのキャリア210の断面図である。背中合わせのキャリア210は、エッチングストッパ層202上に第1のダイ222を配置することによって更に処理されている。第1のダイ222は、裏面226の反対側のアクティブ面224を有する。アクティブ面224は、第1のダイ222への電気コンタクトをなすための複数のコンタクトパッド225を含んでいる。第1のダイ222は第1のフットプリント229を有する。一実施形態において、第1のダイ222の裏面226は、例えばエポキシベースの材料又はダイボンディングフィルムDBFなどの接着層228を用いてエッチングストッパ層202に取り付けられる。本発明の一実施形態において、基板内に埋め込まれるべき2つのダイのうちの大きい方のフットプリントを有するダイが、この取り付けられる第1のダイすなわち、第1のダイ222である。大きい方のダイを取り付けることは、キャリア201との一層大きい表面積のコンタクトを提供し、それがビルドアッププロセス中に反りを防止し且つ平面性を維持する助けとなる。代替的な一実施形態において、2つのダイのうちの小さい方が第1のダイにされる。図2Cはまた、キャリア201’上への第1のダイ222’の付加による装置220の形成を示している。図2Dは、本発明の一実施形態に係る更なる処理後の装置220の断面図である。装置220は、第1の絶縁膜232を受けるように処理されている。本発明の一実施形態において、第1の絶縁膜232は、キャリア201及び第1のダイ222の上に絶縁膜をラミネートすることによって形成される。この膜は、キャリア210及び第1のダイ222の上にラミネートされた後、例えば180°Cなどの好適温度でキュアされる。本発明の一実施形態において、第1の絶縁膜232は味の素ビルドアップフィルムAjinomotoBuildupFilm;ABFである。本発明の一実施形態において、キャリア201がキャビティ205を形成する第2の層206とエッチングストッパ層202とを含むとき、第1の絶縁層232は、第2の層及びエッチングストッパ層と直に接触するように形成される。絶縁層232は、第1のダイ222のアクティブ面224及び側壁223の上にそれらに直に接触するように形成される。ラミネートすることに代わる一代替例において、絶縁層232は、絶縁膜をスピン塗布してキュアすることによって形成されてもよい。同様に、図2Dに示した装置230を作り出すよう、ダイ222’の上及び周りに第1の絶縁膜232’が形成され得る。図2Eは、本発明の一実施形態に係る更なる処理後の図2Dの装置230を示している。第1のダイ222の電気コンタクト225を露出させるように、第1の絶縁層232を貫通して複数のビアホール242が形成されている。本発明の一実施形態において、ビアホール242はレーザドリル加工によって形成される。レーザドリル加工は、二酸化炭素CO2ガスレーザビーム、紫外UVレーザビーム、又はエキシマレーザビームを用いて達成され得る。本発明の一実施形態において、30μmから50μmの間の直径を有するビア開口242が形成される。実施形態に係るレーザドリル加工は、従来技術に係る穴あけプロセスと比較して高い接続密度を可能にし、小さいビアサイズ及びピッチを可能にし、斯くして、低コストでの設計改善及びスケーラブルな小型化をもたらす。また、レーザドリル加工は、高いアライメント精度例えば、10μmから20μm及びスループット約2000ビア/秒、広い範囲のビアサイズが可能であること例えば30μmと約300μmとの間など、及び低いコスト1000個のビアあたり約2セントを可能にする。高いアライメント精度と小さいビアサイズとの組合せは60μm程度の小ささのビアピッチを可能にするが、このようなピッチは、コアを含むパッケージで使用される典型的にめっきされるスルーホールのピッチである約400μmより遙かに小さいものである。同様に、図2Eに示した装置240を実現するよう、絶縁層232’内にビア開口242’が形成され得る。図2Fは、本発明の一実施形態に係る更なる処理後の図2Eに示した装置240を示している。図2Fに示されるように、ビア開口242が例えば銅などの導電材料で充填され、第1のダイ222のコンタクトパッド225に電気的に接続される複数の導電ビア252が形成される。また、図2Fに示されるように、例えば銅配線などの複数の導電配線256を有する第1の配線層254が、第1の絶縁層232上に、導電ビア252と接触して形成される。本発明の一実施形態において、コンタクト225に電気的に結合され且つ第1のダイ222のフットプリント229から基板のエッジに向かって延在する少なくとも1つの導電配線256が形成される。本発明の一実施形態において、ビア242は、セミアディティブプロセスSAPを利用して、第1の配線層254の導電配線256の形成と同時に導電ビア252を形成するように充填される。セミアディティブプロセスにおいては、例えば1μm未満の厚さを有する例えば無電解銅シード層などの無電解シード層が、絶縁膜232の表面上、並びにビア開口242内及びビア開口242の側壁に形成される。そして、フォトレジスト層が、この無電解シード層上に堆積され、露光現像され、それにより、導電配線256が望まれるところのパターンに対応する非マスク領域を残すレジストパターンが形成される。そして、例えば無電解銅めっき膜をシード層として用いて銅を電解めっきすることにより、導電配線256及び導電ビア252が形成される。電解めっきは、ビア252が完全に充填され且つ第1の導電配線256が例えば2μm-20μmの間といった所望厚さに形成されるまで続けられる。その後、フォトレジストマスクが除去され、そして、短いタッチエッチングを用いて残りのシード層が除去される。上述のSAP技術を用いて、典型的には50°Cから80°Cの間である100°C未満の温度でビアの充填と導電配線の形成とを行うことができる。セミアディティブ法の使用は、例えば30μm未満のラインアンドスペースといった微細なラインアンドスペース形状で薄い導電配線を形成することを可能にする。セミアディティブプロセスSAPを用いてビア252の充填と第1の配線層254の形成とを行うことは、他のパッケージング技術例えば、フリップチップボンディング及びワイヤボンディングなどでパッケージ基板にダイを電気的に接続するために典型的に使用される高温プロセス例えば、熱圧着、又は鉛フリーはんだを用いる表面実装技術などを使用せずに、第1のダイ222をパッケージ基板に電気的に接続することを可能にする。基板に第1のダイ222を電気的に接続するために例えば100°C未満でのプロセスなどの低温プロセスを用いることにより、基板及びダイは、第1のダイ222と装置240のレイヤ群との間のCTEミスマッチによるパッケージ反りをもたらし得る高温に晒されない。同様の処理を用いて導電ビア252’及び配線層254’を形成することで、図2Fに示した装置250が提供される。図2Gは、本発明の実施形態に係る更なる処理後の図2Fの装置250を示している。装置250は、第2の絶縁層261と、アクティブ面264及びその反対側の裏面266を有する第2のダイ262とを含むように更に処理されている。第2のダイ262のアクティブ面264は、第2のダイ262への電気接続を設けるための複数の電気コンタクト265を含んでいる。第2の絶縁層261は、図2Fに示した第1の配線層254の配線256上と第1の絶縁層232上とに形成されている。第2のダイ262の裏面266は第2の絶縁層261に取り付けられている。本発明の一実施形態において、第2のダイ262の裏面266は、第2の絶縁層261の粘着性を用いて第2の絶縁層261に取り付けられる。例えば、本発明の一実施形態において、例えばABFなどの絶縁膜が配線層254と第1の絶縁層との上にラミネートされ、その後、該絶縁膜は、該絶縁膜の粘着性を維持するよう、例えば70°Cといった温度で部分的にのみキュアされる。そして、部分的にキュアされた絶縁膜上に第2のダイ262が置かれ、部分的にキュアされた絶縁膜が第2のダイ262を固定する。第2のダイ262を固定した後、部分的にキュアされた絶縁層は、例えば約180°Cまでの温度に加熱することによって完全にキュアされて、第2の絶縁層261を形成し得る。斯くして、第2のダイ262を第2の絶縁層261に固定することに、接着剤又はダイ取付フィルムは必要とされない。ダイ取付フィルムの排除は、取り付けられた第2のダイの段差高さを低減し、それにより、第2のダイ262の地形を低くする助けとなるとともに、後続のビルドアップ層を一層平坦に形成することを可能にする。一実施形態において、第2のダイ262は、第2のダイ262のフットプリント269の少なくとも一部が第1のダイ222のフットプリント229の範囲内にあるように配置される。本発明の一実施形態において、図2Gに示されるように、第2のダイ262は、第1のダイ222のフットプリント229より小さいフットプリント269を有し、第2のダイ262は、第2のダイ262のフットプリント269の全体が第1のダイ222のフットプリント229の範囲内にあるように、絶縁層261上に位置付けられる。本発明の一実施形態において、第2のダイ262は、例えば、インテル社によって製造されるマイクロプロセッサ、又はデジタル信号処理プロセッサなどの論理デバイスである。次に、図2Gに示されるように、第3の絶縁層268が、第2の絶縁層261及び第2のダイ262のアクティブ面264の上に形成される。第2のダイは、図2Gに示されるように、第3の絶縁層268と第2の絶縁層261とによって完全に埋め込まれて囲まれる。本発明の一実施形態において、第3の絶縁層268は、上述のように、第2の絶縁層261及び第2のダイ262の上に絶縁膜をラミネートし、ラミネートされた膜をキュアすることによって形成される。本発明の一実施形態において、第2のダイ262は、例えば50μm-150μmの間の厚さまで薄化されたダイなどの薄いダイである。薄いダイ262を実現して、第2のダイ262を完全に封止するために絶縁層268を過度に厚く形成する必要がないようにすることは有益である。一実施形態において、第2のダイを後に形成される配線層から十分に分離アイソレートするため、第3の絶縁層268は、第2のダイの厚さよりおよそ20μm-30μmだけ厚い厚さに形成される。認識されるように、第2のダイ262が過度に厚い場合には、第3の絶縁層268を厚く形成しなければならず、第1の配線層254の導電配線256への信頼性あるビア接続を構築することが困難になる。同様に、第2のダイ262’が第2の絶縁層261’上にマウントされ、且つ第3の絶縁層268’が第2のダイ262’上に形成されて、図2Gに示した装置260が作り出される。図2Hは、本発明の一実施形態に係る更なる処理後の図2Gの装置260を示している。図2Hに示されるように、第2のダイ262の電気コンタクト265を露出させるように、絶縁層268を貫いて複数のビア開口272が形成されている。一実施形態において、ビア開口272は30μmから50μmの間の直径を有する。さらに、第1の配線層254導電配線256の複数部分を露出させるように、第3の絶縁層268及び第2の絶縁層261を貫いて複数のビア開口274が形成されている。一実施形態において、ビア開口274は、例えば100μmから150μmの間の直径など、ビア開口272より大きい直径を有する。一実施形態において、ビア開口274は、ビア開口272の直径の少なくとも2倍の直径を有する。認識されるように、実施形態において、ビア開口274の直径は、ビア開口274が製造可能なアスペクト比高さ:幅で形成されるよう、少なくとも部分的に、導電配線256上の第2の絶縁層261及び第3の絶縁層268の厚さを組み合わせたものによって決定される。本発明の一実施形態において、ビア開口274はビア開口272より大きい直径を有する。本発明の一実施形態において、ビア開口274は、該ビア開口が約2:1又はそれより低いアスペクト比を有するような直径で形成される。本発明の一実施形態において、ビア開口272及び274は、先に説明したようなレーザドリル加工プロセスを用いて形成される。同様にしてビア開口272’及び274’が絶縁層268’及び261’内に形成され、図2Hに示した装置270が提供される。図2Iは、本発明の一実施形態に係る更なる処理後の図2Hの装置270を示している。第2のダイ262のコンタクトパッド265と接触した導電ビア282を形成するよう、ビア開口272が例えば銅などの導電材料で充填される。さらに、第1の配線層254の導電配線256と接触した複数の導電ビア284を実現するよう、ビア開口274が例えば銅などの導電材料で充填される。また、装置270は、複数の導電配線288を有する第2の配線層286を含むように更に処理されている。第2の配線層286は、図2Hに示した第3の絶縁層268の上に配置される。本発明の一実施形態において、少なくとも1つの導電配線288は、導電ビア282と導電ビア284との双方に接触するように形成される。本発明の一実施形態において、上述したようなセミアディティブプロセスSAPを用いて、ビア282及びビア284の充填と配線層286の形成とが同時に行われる。本発明の一実施形態において、そのセミアディティブプロセスは、小さいビア開口272を完全に充填してフル充填された導電ビア282を形成するのに十分な厚さであるが、大きいビア開口274を完全に充填するには十分でない厚さである導電層を作り出すように設計される。そのような場合、めっき膜は、ビア274の側壁に共形コンフォーマルに形成されて、未充填の中心部285を有するカップ状の導電ビア284を形成することになる。セミアディティブプロセスの使用は、ダイをパッケージ基板に電気接続するために通常使用される高温はんだ接合プロセスを使用することなく、第2のダイ262を基板の配線層に電気結合させることを可能にする。同様に、導電ビア282’及び284’と第2の配線層286’とが形成されて、図2Iに示した装置280が作り出される。図2Jは、一実施形態に係る更なる処理後の図2Iの装置280を示している。第4の絶縁層292が、第2の配線層286上及び第3の絶縁層268上に形成される。本発明の一実施形態において、第4の絶縁層292は、第3の絶縁層268及び第2の配線層286の上に絶縁膜をラミネートすることによって形成される。本発明の一実施形態において、図2Jに示されるように、第4の絶縁層292は、ビア284の未充填の中心部285内にはみ出る。同様に、第4の絶縁層292’が設けられて、図2Jに示した装置290が作り出される。第2の配線層286が最後の配線層であるある場合、外部電気コンタクトが形成され得る配線層286内のコンタクト領域又はコンタクトパッドを画成するように絶縁層292内に開口を形成することによって、基板の製造が完了され得る。一方、更なる配線機能が必要な場合、上述のように、1つ以上の更なる配線層及び絶縁層が相互接続ビアとともに形成され得る。例えば、図2Jの装置290は、本発明の一実施形態によれば、更なる複数の配線層及び絶縁層を形成するように更に処理され得る。例えば、第4の絶縁層292上に複数の配線を有する第3の配線層295が形成され、第3の配線層295と第2の配線層286との間に複数の導電コンタクト296が形成され得る。さらに、第3の配線層295上に第5の絶縁層296が形成され得る。図2Kに示されるように、第5の絶縁層296上に複数の導電配線を有する第4の配線層297が形成され、第4の配線層297の配線を第3の配線層295に電気結合するように絶縁層296を貫通して複数の導電ビア298が形成され得る。第4の配線層297が最後の配線層である場合、第4の配線層297上及び第5の絶縁層296上に最後の絶縁層299が形成され得る。そして、第4の配線層297の導電配線の複数部分を露出させてその上にコンタクトパッドを画成するため、最後の絶縁層299を貫通する複数の開口が形成され得る。装置290に同様の処理が施されて、図2Kに示した装置294が作り出され得る。図2Lは、更なる処理後の図2Kの装置294の断面図である。切断ゾーン216図2Bの周縁材料と接着リリース層212及びエッチングストッパ層202とを除去することにより、背中合わせであった装置が引き離されている。製造されたマルチチップパッケージ400が図示されている。土台基板図1Aとの電気通信のために、例えば導電バンプ410などの複数の外部電気コンタクトが設けられ得る。外部電気コンタクト410は、最後の配線層297のコンタクトパッド上に配置される。2つの埋込ダイを備えた基板102を有するマルチチップパッケージに関して本発明を説明してきたが、基板は必要に応じて3つ以上の埋込ダイを含み得る。例えば、本発明の一実施形態において、図4に示すように、第1の絶縁層130上の形成された更なる埋込用絶縁層480内に第3のダイ470を埋め込むことによって、3つの埋込ダイを備えた基板460を有するマルチチップパッケージ450が形成され得る。図4に示すように、この更なる埋込用絶縁層480と第1の絶縁層130との間に、複数の導電配線を有する更なる配線層492と更なる絶縁層490とが配設され得る。第3のダイ470を基板460に電気的に接続するため、第3のダイ470の電気コンタクトと更なる配線層492との間に複数の導電ビア494が形成され得る。さらに、第1の配線層150の配線を更なる配線層492の配線に電気的に接続するため、更なる絶縁層490及び第1の絶縁層130に複数の大きい導電ビア496図4には、そのうちの1つのみを示すが形成され得る。大きい導電ビア164及び496と、配線層492、150及び152と、小さいビア162及び494とを用いて、第3のダイ470と第2のダイ106との間に、複数の直接電気接続が形成されてもよい。第2のダイ106若しくは第1のダイ104の何れか、又は第1のダイ104及び第2のダイ106の双方、に第3のダイ470を接続するため、並びに第3のダイ470と外部導電コンタクト140との間の電気接続を設けるため、基板460内に内部電気接続が形成され得る。必要に応じて、例えば第4、第5及び第6のダイなど、更なるダイが同様にして埋め込まれてもよい。また、本発明の他の一実施形態において、図5に示すように第3のダイ560を基板102内で第1のダイ104に隣接配置することによって、第3の埋込ダイを備えた基板502を有するマルチチップパッケージ500が形成されてもよい。第1の配線層150と第3のダイ560との間に電気接続を提供して第3のダイ560を基板502に電気的に結合するため、第1の絶縁層130内にビア580が含められ得る。斯くして、図5に示すように、第3のダイ560は第1のダイ104とともに絶縁層130に埋め込まれる。図5に示すように、第1の配線層150、ビア160及びビア580を用いて、第1のダイ104と第3のダイ560との間に1つ以上の直接電気接続570が設けられ得る。さらに、図5に示すように、第1の配線層150及び第2の配線層152と、ビア164、162及び580とを用いて、第2のダイ106と第3のダイ560との間に1つ以上の直接電気接続が設けられ得る。マルチチップパッケージ450及び500は、図2A-2Lに関して説明したようにして製造されることができる。図3は、本発明の一実施形態に従ったコンピュータシステムを示している。システム300は、プロセッサ310、メモリデバイス320、メモリコントローラ330、グラフィックコントローラ340、入力/出力I/Oコントローラ350、ディスプレイ352、キーボード354、ポインティングデバイス356、及び周辺装置358を含んでおり、一部の実施形態において、これらは全て、バス360を介して相互に通信可能に結合され得る。プロセッサ310は、汎用プロセッサ又は特定用途向け集積回路ASICとし得る。I/Oコントローラ350は、有線通信又は無線通信のための通信モジュールを含み得る。メモリデバイス320は、ダイナミックランダムアクセスメモリDRAMデバイス、スタティックランダムアクセスメモリSRAMデバイス、フラッシュメモリデバイス、又はこれらのメモリデバイスの組み合わせとし得る。故に、一部の実施形態において、システム300内のメモリデバイス320はDRAMデバイスを含む必要はない。システム300内に示した構成要素のうちの1つ以上が、例えば図1のパッケージ構造100などの1つ以上の集積回路パッケージ内に含まれるか、そのような集積回路パッケージを含むかし得る。例えば、プロセッサ310、若しくはメモリデバイス320、若しくはI/Oコントローラ350の少なくとも一部、又はこれらのコンポーネントの組み合わせが、様々な実施形態にて説明した構造の少なくとも1つの実施形態を含んだ集積回路パッケージに含められ得る。これらの要素は、技術的に周知の従来からの機能を果たす。具体的には、メモリデバイス320は、一部の例において、本発明の実施形態に係るパッケージ構造を形成する方法のための実行可能命令の長期間の記憶を提供するために使用されることができ、また、他の実施形態において、本発明の実施形態に係るパッケージ構造を形成する方法の実行可能命令を、プロセッサ310による実行中に短期ベースで格納するために使用されることができる。また、それらの命令は、システムに通信可能に結合される例えばコンパクトディスク読み出し専用メモリCD-ROM、デジタル多用途ディスクDVD、フロッピー登録商標ディスク、搬送波、及び/又はその他の伝播信号などの機械アクセス可能媒体に格納され、あるいはその他の方法で結合され得る。一実施形態において、メモリデバイス320はプロセッサ310に、実行のための実行可能命令を供給し得る。システム300は、コンピュータ例えば、デスクトップ、ラップトップ、ハンドヘルド、サーバ、Web機器、ルータなど、無線通信装置例えば、セル方式電話、コードレス電話、ポケットベル、携帯情報端末など、コンピュータ関連周辺機器例えば、プリンタ、スキャナ、モニタなど、娯楽機器例えば、テレビジョン、ラジオ、ステレオ、テーププレーヤ、コンパクトディスクプレーヤ、ビデオカセットレコーダ、ビデオカメラ、デジタルカメラ、MP3MPEGオーディオレイヤ3プレーヤ、ビデオゲーム装置、時計など、及びこれらに類するものを含み得る。以上、縦方向に上下に配置された複数のダイが埋め込まれた基板を有するマルチチップパッケージ、及びその製造方法を説明した。