"電源電圧を供給する2つの電源線に接続された被保護回路と、前記2つの電源線間に直列接続された抵抗性素子及び容量性素子を含み、素子間接続ノードの電位変動に基づいて電源線に発生するサージを検出する検出回路と、前記2つの電源線間に接続され、制御電極が前記検出回路の出力に接続された保護用トランジスタと、が同一の半導体基板に形成され、前記保護用トランジスタは、前記被保護回路内のチャネルの導電型が同じトランジスタに対して、仕事関数差を有する異なる電極材料から制御電極が形成され、または、仕事関数差を設けるために異なる導電型の半導体電極材料から制御電極が形成されることによって、単位チャネル幅あたりのリーク電流量が前記トランジスタより小さくなるように前記トランジスタと異なる閾値電圧を有する半導体集積回路。第1導電型チャネルの前記保護用トランジスタと前記被保護回路内の第1導電型チャネルのトランジスタとは、2つの第2導電型ウェルに分かれて前記半導体基板に形成され、前記被保護回路内の第2導電型チャネルのトランジスタは、前記半導体基板内の第1導電型ウェルに形成されている請求項1に記載の半導体集積回路。前記第2導電型チャネルのトランジスタと前記保護用トランジスタの両制御電極が、第2導電型不純物が同じ濃度で導入された同じ厚さの半導体膜から形成され、前記被保護回路内の第1導電型チャネルのトランジスタの制御電極が、前記第2導電型不純物が導入された前記半導体膜と同じ厚さの半導体膜から形成されている請求項2に記載の半導体集積回路。前記保護用トランジスタは、前記第2導電型ウェル内の不純物領域として、制御電極の直下のチャネル形成領域と、当該チャネル形成領域の一方側に低濃度不純物領域を介して接し、当該低濃度不純物領域より不純物濃度が高いソース領域と、前記チャネル形成領域が制御電極直下から他方側に延在する部分に接するドレイン領域と、を有する請求項3に記載の半導体集積回路。前記被保護回路内の第1導電型チャネルのトランジスタは、前記第2導電型ウェル内の不純物領域として、制御電極の直下のチャネル形成領域と、当該チャネル形成領域の一方側に低濃度不純物領域を介し、当該低濃度不純物領域より不純物濃度が高いソース領域と、前記チャネル形成領域の他方側に他の低濃度不純物領域を介して接し、当該低濃度不純物領域より不純物濃度が高いドレイン領域と、を有する請求項4に記載の半導体集積回路。前記第1導電型チャネルの保護用トランジスタ及び前記被保護回路内の第1導電型チャネルのトランジスタは、前記2つの電源線間に供給される電源電圧に基づいて前記ドレイン領域に印加される電圧が、前記ソース領域の印加電圧より高い請求項5に記載の半導体集積回路。前記保護用トランジスタ及び前記被保護回路内の第1導電型チャネルのトランジスタは、前記ソース領域及び前記ドレイン領域の離間方向の制御電極の寸法であるゲート長が等しい請求項5または6に記載の半導体集積回路。前記第1導電型がN型、前記第2導電型がP型であり、前記半導体膜が多結晶シリコン膜である請求項3から7の何れか一項に記載の半導体集積回路。前記第1導電型がP型、前記第2導電型がN型であり、前記半導体膜が多結晶シリコン膜である請求項3から7の何れか一項に記載の半導体集積回路。前記検出回路は、前記抵抗性素子及び容量性素子と、当該抵抗性素子と容量性素子の素子間接続ノードに入力が接続され前記2つの電源線から電源供給を受ける少なくとも1つのインバータ回路と、を含み、前記少なくとも1つのインバータ回路の出力が、前記保護用トランジスタの制御電極に接続されている請求項1から9の何れか一項に記載の半導体集積回路。電源電圧を供給する2つの電源線に接続された被保護回路と、前記2つの電源線間に直列接続された抵抗性素子及び容量性素子と、当該抵抗性素子と容量性素子の接続ノードの電位変動に基づいて動作する保護用トランジスタとが同一の半導体基板に形成され、前記保護用トランジスタと前記被保護回路内の第1導電型チャネルのトランジスタとは、2つの第2導電型ウェルに分かれて前記半導体基板に形成され、前記被保護回路の第2導電型チャネルのトランジスタが前記半導体基板内の第1導電型ウェルに形成されている半導体集積回路の製造方法であって、前記2つの第2導電型ウェルと前記第1導電型ウェルを前記半導体基板内に形成する工程と、形成した各ウェル上に、ゲート絶縁膜と多結晶シリコン膜からなる積層膜を成膜して、多結晶シリコン膜を加工してゲート電極を形成する工程と、前記2つの第2導電型ウェルと、前記第1導電型ウェルのそれぞれに、各ウェルと導電型が逆のソース領域及びドレイン領域を形成する工程と、を有し、前記ソース領域及びドレイン領域を形成する工程では、前記第2導電型チャネルのトランジスタのゲート電極と第1導電型ウェル内の領域に第2導電型不純物を導入すると同時に、前記保護用トランジスタのゲート電極にも第2導電型不純物を導入する半導体集積回路の製造方法。前記保護用トランジスタのソース領域及びドレイン領域と、前記第1導電型チャネルのトランジスタのソース領域及びドレイン領域とを、前記2つの第2導電型ウェルに同時に形成する工程が、さらに細かい工程として、前記2つの第2導電型ウェルのそれぞれに、形成された各ゲート電極を自己整合マスクとするイオン注入によって第1導電型の低濃度不純物領域を形成する工程と、前記2つの第2導電型ウェルのそれぞれに、形成された各ゲート電極の側壁に接するスペーサ絶縁層を形成する工程と、前記2つの第2導電型ウェルのそれぞれに、前記スペーサ絶縁層とゲート電極を自己整合マスクとするイオン注入によって、ゲート電極から離れたソース領域及びドレイン領域を形成する工程と、を有し、前記第1導電型の低濃度不純物領域を形成する工程では、前記第1導電型ウェルの側を保護し、前記保護用トランジスタのゲート電極の片側で第2導電型ウェル部分を保護する保護マスク層を予め形成してからイオン注入を行うことで、前記保護用トランジスタのソース領域の側には前記低濃度不純物領域を形成するが、ドレイン領域の側には前記低濃度不純物領域を形成しない請求項11に記載の半導体集積回路の製造方法。ところで、前記ESD保護回路が動作しても、電源配線の電位は保護用MOSトランジスタのオン抵抗等のために完全にはゼロにならない。このため、ESD保護回路の保護用MOSトランジスタがオンしている状態であっても、電源配線とグランド配線との間に生じる電位差クランプ電圧が内部回路に印加される。クランプ電圧は一般に電源配線が供給する電源電圧VDDより大きいことから、内部回路をESDによる高電圧から保護するためにはクランプ電圧を内部回路の破壊耐圧未満にする必要がある。保護用MOSトランジスタのゲート幅、すなわちチャネル電流が流れる方向と直交する方向のゲート寸法を大きくすると、クランプ電圧を下げることができる。ゲート幅の増大とともにオン抵抗が低下して、トランジスタの放電能力が向上するためである。昨今の半導体技術の微細化に伴い、内部回路に用いられるMOSトランジスタのゲート絶縁膜の破壊耐圧が急激に低下している。これに伴って、クランプ電圧の低減要求が強まり、そのために保護用MOSトランジスタ5のオン抵抗の低減が求められている。オン抵抗の低減のためには、上記ゲート幅の増大の他にゲート長、すなわちチャネル電流が流れる方向のゲート寸法を小さくすることが望ましい。より限定的には、保護用MOSトランジスタのゲート長は、製造工程で許容される最小値以上で可能な限り小さくすることが望ましい。一方で、近年、半導体集積回路の高集積化高機能化が進み、搭載素子数の増加に伴う消費電力の増加が深刻化している。不要なリーク電流を低減するため、静電気放電が起きていない通常の動作時のESD保護回路のリーク電流を低く抑制したいという要求が高い。ESD保護回路におけるリーク電流の支配的なリーク電流成分は、オフ状態の保護用MOSトランジスタに流れるサブスレッショルドリーク電流や基板電流などである。ここで、サブスレッショルドリーク電流は保護用MOSトランジスタのソースとドレインの間に流れるリーク電流である。また、基板電流は、PN接合に逆バイアスを印加すると流れる接合リーク電流と、ゲート電極下のドレインがゲート電位の影響を受けてドレインから基板へ流れるGIDLGateInducedDrainLeakage電流である。さらに、一般にサブスレッショルドリーク電流はゲート長が小さくなるほど増加するため、その抑制にはゲート長を大きくすることが最も有効である。しかしながら、先述したように保護用MOSトランジスタのゲート長を大きくすることは保護用MOSトランジスタのオン抵抗を増加させ、クランプ電圧の増大につながる。さらに、ゲート長を大きくすることはESD保護回路の占有面積を増加させ、前記ESD保護回路を用いる半導体集積回路の製造コストを増大させる。これに対し、ゲート幅を大きくすると、オン抵抗の低減には効果があるが、リーク電流や面積の増大がゲート長を大きくするよりも顕著になる。そこで、現状では、リーク電流をある程度低減するために保護用MOSトランジスタのゲート長を、内部回路のトランジスタのゲート長より幾分大きくしているが、これによってオン抵抗が犠牲となってクランプ電圧の低減が進まない。したがって、半導体集積回路の低電圧動作化に伴い、クランプ電圧の高止まりが今以上に大きな改善点として注目されることが予想される。また、RCMOS構成のESD保護回路では、ESDサージが発生していない通常の動作時に、保護用MOSトランジスタがオンしないまでも、オンする電圧の向きにゲートがバイアスされてリーク電流が増えることがある。例えば、電源電圧線は、高速にスイッチング動作する様々な内部回路に接続されているためスイッチングノイズの影響を受け、または近隣の信号線の誘導ノイズによって絶えず電位が変動する。このようなノイズによる電源線電位の変動幅は、ESDノイズによる電位変動幅波高値より十分小さく、ESD保護回路は、このような小さい変動幅のノイズに対して働かないように設計されている。よって、図1において、小さい変動幅のノイズが電源配線2に発生しても保護用MOSトランジスタ5はオンしない。しかしながら、電源線電位の変動は高い周波数成分を含むため、保護用MOSトランジスタ5がオフしている時にも検出回路がこの電位変動に反応して、オフ状態の保護用MOSトランジスタ5のゲート電位を絶えず揺らしている。そのため、オフ状態の保護用MOSトランジスタ5のゲート電位が、当該トランジスタをオンさせる側に振れたときにリーク電流が一時的に増加する。動作時に、このようなリーク電流の増加と減少が繰り返されると、無駄な電力消費が発生する。このリーク電流の増加による無駄な電力消費の対策として、上記特許文献1では、保護用MOSトランジスタのゲートをプルダウン抵抗でグランド線に接続させてゲート電位変動を抑圧している。しかしながら、この対策では、プルダウン抵抗とその配線のためのスペースの分、回路面積が大きくなるという不利益を伴う。本開示技術の一形態は、当該半導体集積回路に電源を投入後の通常の動作時にリーク電流の抑制と同時にクランプ電圧の増大防止または低下が図れ、さらに保護用MOSトランジスタのゲート電位が変動しにくい保護回路を有する半導体集積回路を提供するものである。また、本開示技術の他の形態は、上記のような利点を有する保護回路を有する半導体集積回路を容易に実現する製造方法を提供するものである。本開示技術の一形態に関わる半導体集積回路は、電源電圧を供給する2つの電源線に接続された被保護回路と、前記2つの電源線間に直列接続された抵抗性素子及び容量性素子を含み、素子間接続ノードの電位変動に基づいて電源線に発生するサージを検出する検出回路と、前記2つの電源線間に接続され、制御電極が前記検出回路の出力に接続された保護用トランジスタと、が同一の半導体基板に形成され、前記保護用トランジスタは、前記被保護回路内のチャネルの導電型が同じトランジスタに対して、仕事関数差を有する異なる電極材料から制御電極が形成され、または、仕事関数差を設けるために異なる導電型の半導体電極材料から制御電極が形成されることによって、単位チャネル幅あたりのリーク電流量が前記トランジスタより小さくなるように前記トランジスタと異なる閾値電圧を有する。この構成によれば、クランプ電圧に影響するゲート寸法を変えなくとも、クランプ電圧を維持し、または、逆に低減しながら、リーク電流量が大幅に削減される。より詳細には、保護用トランジスタの閾値電圧は、被保護回路を構成する、同じ第1導電型チャネルのトランジスタ以下、第1導電型トランジスタの閾値電圧より高くすることができる。従って、この場合、被保護回路を構成する第1導電型トランジスタに比べてサブスレッショルドリーク電流の増加を抑制しながら、ゲート長を小さくする余裕が生まれている。また、保護用トランジスタのオン抵抗を低減する余裕が生まれている。さらには、保護回路が動作したときに2つの電源線をクランプするクランプ電圧を下げる余裕が生まれている。また、保護用トランジスタの閾値電圧が高いのでゲート電位が変動してもリーク電流が増大しにくい。本開示技術の他の形態に関わる半導体集積回路の製造方法は、電源電圧を供給する2つの電源線に接続された被保護回路と、前記2つの電源線間に直列接続された抵抗性素子及び容量性素子と、当該抵抗性素子と容量性素子の接続ノードの電位変動に基づいて動作する保護用トランジスタとが同一の半導体基板に形成され、前記保護用トランジスタと前記被保護回路内の第1導電型チャネルのトランジスタとは、2つの第2導電型ウェルに分かれて前記半導体基板に形成され、前記被保護回路の第2導電型チャネルのトランジスタが前記半導体基板内の第1導電型ウェルに形成されている半導体集積回路の製造方法であって、前記2つの第2導電型ウェルと前記第1導電型ウェルを前記半導体基板内に形成する工程と、形成した各ウェル上に、ゲート絶縁膜と多結晶シリコン膜からなる積層膜を成膜して、多結晶シリコン膜を加工してゲート電極を形成する工程と、前記2つの第2導電型ウェルと、前記第1導電型ウェルのそれぞれに、各ウェルと導電型が逆のソース領域及びドレイン領域を形成する工程と、を有し、前記ソース領域及びドレイン領域を形成する工程では、前記第2導電型チャネルのトランジスタのゲート電極と第1導電型ウェル内の領域に第2導電型不純物を導入すると同時に、前記保護用トランジスタのゲート電極にも第2導電型不純物を導入する。上記構成によれば、イオン注入のマスクの変更程度で、クランプ電圧に影響するゲート寸法を変えなくとも、クランプ電圧を維持し、または、逆に低減しながら、リーク電流量が大幅に削減された半導体集積回路が製造される。本開示技術によれば、当該半導体集積回路に電源を投入後の通常の動作時にリーク電流の抑制と同時にクランプ電圧の増大防止または低下が図れ、さらに保護用MOSトランジスタのゲート電位が変動しにくい保護回路を有する半導体集積回路を提供することができる。また、本開示技術によれば、上記のような利点を有する保護回路を有する半導体集積回路を容易に実現する製造方法を提供することができる。本開示技術に関わる保護回路を有する半導体集積回路を、ESD保護回路を有する場合を代表的な例として、以下、図面を参照して説明する。次の順で説明を行う。1.第1の実施の形態:ゲート電極の仕事関数差を設ける実施形態を開示する。2.第2の実施の形態:さらに、低濃度不純物領域からなるドレイン領域を削除した実施形態を開示する。3.第1,第2の実施形態の効果評価結果を説明する。4.変形例:保護用MOSトランジスタのチャネル導電型をP型とした回路変形例を開示する。<1.第1の実施の形態>[保護回路の回路構成]図1は、本開示技術に関わるESD保護回路の回路構成を示す図である。図1に図解されるRCMOS構成のESD保護回路1は、電源端子2Tが接続された電源電圧線としての電源配線2と、基準電圧線として、グランド端子3Tが接続されたグランド配線3とを有する。電源配線2とグランド配線3は、電源電圧を供給する2つの電源線の例に該当する。電源配線2とグランド配線3との間には電源電圧VDDが印加される。電源配線2とグランド配線3に接続されて電源電圧VDDが供給される内部回路被保護回路6が配置されている。電源配線2とグランド配線3に接続される内部回路6以外のすべての回路素子は、内部回路6を保護対象とするESD保護回路1を構成する。ESD保護回路1において、電源配線2とグランド配線3の間に、抵抗性素子R及び容量性素子Cと、CMOSインバータ回路4と、保護用トランジスタの一例としての保護用MOSトランジスタ5とが設けられている。本実施形態においては、保護用MOSトランジスタ5はチャネルの導電型がN型のトランジスタであり、ドレインが電源配線2に、ソースがグランド配線3に接続されている。また、保護用MOSトランジスタ5の基板領域後述のP型ウェル等はソースと電気的に短絡されているが、この構成は安定動作のために望ましいが必須ではない。保護用MOSトランジスタ5は、電源配線2に、例えば電源端子2Tを介して発生するESD起因の正の高電圧パルス例えばESDサージをグランド配線3に逃がす機能をもつ。電源配線2とグランド配線3の間に、電源配線2側に接続した抵抗性素子Rと、グランド配線3側に接続した容量性素子Cとを直列に接続したRC直列回路検出回路が接続されている。検出回路は、抵抗性素子Rと容量性素子Cとの接続点をCMOSインバータ回路4の入力に接続している。CMOSインバータ回路4は、電源配線2とグランド配線3間に直列に接続されたPMOSトランジスタ4PとNMOSトランジスタ4Nを有する。PMOSトランジスタ4PとNMOSトランジスタ4Nの共通ゲートが、抵抗性素子Rと容量性素子Cの間の素子間ノードに接続されている。また、PMOSトランジスタ4PとNMOSトランジスタ4Nの共通ドレインが、保護用MOSトランジスタ5のゲート制御電極に接続されている。正の高電圧パルス例えばESDサージが電源配線2に発生したとき、抵抗性素子Rと容量性素子Cとの間の素子間ノードの電位VRCは電源配線2の電位変化に対して遅れて上昇する。CMOSインバータ回路4は、この電位VRCの変動に基づき、保護用MOSトランジスタ5の制御電極ゲートを制御する回路である。より詳細な上記ESD保護回路1の動作は、以下の通りである。静電気放電ESDが起こっていない通常のVDD供給状態では、抵抗性素子Rと容量性素子Cとの接続点の電位VRCは、CMOSインバータ回路4の閾値電圧より高くなる。従って、CMOSインバータ回路4のNMOSトランジスタ4Nがオン導通状態、PMOSトランジスタ4Pがオフ非導通状態である。このとき、CMOSインバータ回路4は、入力と出力間が高インピーダンス状態となり、出力は接地電圧GNDを供給するグランド配線3との低インピーダンス接続状態となっている。このため、CMOSインバータ回路4は、入力側の微小な電位変動にかかわらず、出力側の保護用MOSトランジスタ5を安定してオフ非導通状態に維持する。電源投入時など、通常の動作時において電源配線2の電位を意図的に上昇させることがある。但し、このような通常の動作時の電源配線2の電位上昇は、ESDサージによる電位上昇例えば数百ナノ秒での急速な電位上昇に比べると立ち上がりの速度が遅い。そのため、電位VRCは、電源配線2の電位立ち上がりにほぼ追従して上昇する。したがって、電位VRCに、保護用MOSトランジスタ5をオンさせるほどの電位立ち上がりの遅れは生じない。これに対し、ESDによる正の高電圧パルスが瞬時に電源配線2に印加されると、抵抗性素子Rと容量性素子Cの接続点の電位VRCが、電源配線2の電位変化に比べて遅れて上昇する。この電位上昇の遅れ量は、抵抗性素子Rと容量性素子CからなるRC直列回路検出回路の時定数で決まる。抵抗性素子Rの抵抗値、容量性素子Cの容量値が大きいほど、その遅れ量も増大する。図2に、パルス状のサージを印加するTLPTransmissionLinePulse装置を用いた評価で得られたESD保護回路1の放電特性の一例を示す。図2において横軸が、電源配線に発生するパルス電圧の波高値0.0Vから7.0Vまでの離散値を表し、縦軸に、そのときに図1の電源配線2からグランド配線3に流れる放電電流値を示す。先述のように、ESDによる正の高電圧パルスが電源配線2に発生すると抵抗性素子Rと容量性素子Cの接続点の電位VRCは、電源配線2の電位に比べて遅れて上昇する。図2において放電電流が立ち上がる電源配線の電圧約1.0Vは、前記パルスが発生したときの電荷量の全てが容量性素子Cへの充放電のために費やされる状態から、一部がグランド線に流れ始める状態に変化するときの電源配線2の電圧を表している。さらに電圧値を上げながらパルス印加を繰り返す途中で、ある所定値>1.0Vより大きなパルス電圧が発生すると、そのパルス発生期間のうち、電位VRCがCMOSインバータ回路4の閾値電圧より低くなる期間だけNMOSトランジスタ4Nがターンオフ、PMOSトランジスタ4Pがターンオンする。このとき、入力電位変化に対応し極性が反転した電位変化がCMOSインバータ回路4から出力され、保護用MOSトランジスタ5のゲート電位に応じてESD電流が電源配線2からグランド配線3に流れ、このときの電源配線2の電位変動が検出される。このようなインバータが応答し始めるパルス電圧の大きさは、通常の電源電圧変動とはもはやみなせない非定常なパルス電圧であって、ESDサージとして除去すべき電源変動の値に応じて決められる。電源線に発生する正の高いパルス電圧例えばESDサージに応答して、CMOSインバータ回路4から出力される短い活性期間の検出信号によって、短い期間であるが応答性よく保護用MOSトランジスタ5がオンする。そのため、RC直列回路よりもインピーダンスが低いオン状態の保護用MOSトランジスタ5を通って、ESDサージ等の高電圧パルスが速やかに除去される。したがって、内部回路6はESDサージ等の高電圧パルスから保護される。なお、電源配線2に電位変化が生じてから素子間の電位VCRが応答するまでの一定の遅れ期間は、容量性素子Cの容量値と、抵抗性素子Rの抵抗値とを掛け合わせた時定数によりおおよそ決定される。また、電位VRCの変動時間と、CMOSインバータ回路4から出力される検出信号において保護用MOSトランジスタ5をオン可能なレベルを持続する期間との相対的な時間的関係は、CMOSインバータ回路4の特性等で調整される。以上のようなESD保護回路で用いられる前記抵抗性素子Rは、例えば、MOSトランジスタ、半導体基板内のウェル領域、不純物領域、多結晶シリコン膜、などで構成してよい。また、容量性素子Cは、MOS容量、配線容量、などで構成することができる。一方、CMOSインバータ回路4に求められる動作は、通常の動作においてESDサージ等の正の高電圧パルスが印加されていないときは、抵抗性素子Rと容量性素子Cの接続点と保護MOSトランジスタ5のゲート電極との間を高インピーダンス状態とすることである。また、CMOSインバータ回路4によって、保護用MOSトランジスタ5をオフ状態とするように、そのゲート電位をバイアスする必要がある。さらに、正の高電圧パルスが検出されると、その入力に印加される電位変動を反転して出力側に低インピーダンスで伝達し、保護用MOSトランジスタ5を応答性よく瞬時に短い時間だけオンさせることもCMOSインバータ回路4に要求される。このような動作が可能な回路であれば、CMOSインバータ回路4に代えて他の構成の回路も採用可能である。さらに、段数を増やして有用な特性調整が可能であれば、CMOSインバータ回路4のインバータの段数を1より大きい奇数とすることも可能である。[保護用MOSトランジスタ構造]図3は、本開示技術が非適用な一般的に用いられる保護用MOSトランジスタの断面構造図である。内部回路を構成するNMOSトランジスタとゲート電極の導電型が同じNMOSトランジスタが、保護用MOSトランジスタ5Aとして用いられている。このNMOSトランジスタ保護用MOSトランジスタ5Aは、N型多結晶シリコンからなるゲート電極14Bを有する。その他の構造は、次に図4を用いて説明する本開示技術が適用後の保護用MOSトランジスタ5の構造と類似するため、図4と同一符号を付して、その説明を次の図4の説明に委ねる。図4に、本開示技術における第1の実施形態に関わる保護用MOSトランジスタ5の断面構造を示す。シリコン半導体基板に形成されたP型ウェル領域10Aの表面付近に、高濃度にN型不純物を添加したNソース不純物領域11Aと、Nソース不純物領域11Aより不純物濃度が低いN-ソース不純物領域11Bとが形成されている。また、後述するゲート電極の直下に位置することとなるチャネル形成領域を挟み、高濃度にN型不純物を添加したNドレイン不純物領域12Aと、Nドレイン不純物領域12Aより不純物濃度が低いN-ドレイン不純物領域12BとがP型ウェル領域10Aの表面付近に形成されている。N-ソース不純物領域11B、及びN-ドレイン不純物領域12Bは、LDDLightlyDopedDrain領域もしくはエクステンションExtension領域と呼ばれることもある。なお、エクステンション領域と呼ぶときは、例えばソース側において、符号11Bで示す不純物領域の濃度が符号11Aで示す不純物領域より低濃度であることは必ずしも要求されない。このことはドレイン側の符号12A,12Bで示す2つの不純物領域においても同様である。N-ソース不純物領域11B及びN-ドレイン不純物領域12Bの一部と、N-ソース不純物領域11B及びN-ドレイン不純物領域12Bに挟まれるチャネル形成領域の表面にはゲート絶縁膜13が形成されている。さらに、ゲート絶縁膜13上にはP型多結晶シリコン膜からなるゲート電極14Aが形成されている。多結晶シリコン膜上及び不純物領域上には低抵抗化のためにシリサイド層不図示を形成してもよい。このように、保護用MOSトランジスタ5のゲート電極14Aは、その電極材料をP型の半導体材料、例えばP型多結晶シリコンにすることで、内部回路6図1のNMOSトランジスタより閾値電圧を高くすることができる。これにより、図3に示す本開示技術が非適用の保護用MOSトランジスタ5ANMOSトランジスタに比べ、サブスレッショルドリーク電流の増加を抑制しながらゲート長を小さくすることができる。結果、保護用MOSトランジスタ5のオン抵抗が低減され、ESD保護回路1のクランプ電圧を低電圧化することができる。また、前述した特許文献1のようにプルダウン抵抗とその接続配線を設けなくとも、保護用MOSトランジスタ5は、閾値電圧が高いのでゲート電位が変動しにくい。よって、電源ノイズ等による電源配線の電位変動に起因する、保護用MOSトランジスタのゲート電位が変動することで発生するリーク電流が低減される。[保護用MOSトランジスタの製造方法第1の実施形態の製法1]ここで、本開示技術における第1の実施形態に関わる図4の保護用MOSトランジスタ5の製造方法の一例製法1を、図5の各工程断面図を用いて説明する。まず、図5aでは、シリコン半導体基板10に形成したトレンチ内にシリコン酸化膜などを埋め込んだSTIShallowTrenchIsolationを素子分離領域20として形成する。次に、内部回路を構成するNMOSトランジスタ以下、単に、NMOSトランジスタというを形成するP型ウェル領域10Bをイオン注入法により形成する。同様に、内部回路を構成するPMOSトランジスタ以下、単に、PMOSトランジスタというを形成するN型ウェル領域10Cとをイオン注入法により形成する。また、保護用MOSトランジスタ5を形成するP型ウェル領域10Aをイオン注入法により形成する。ここで、NMOSトランジスタを形成するP型ウェル領域10Bと保護用MOSトランジスタ5を形成するP型ウェル領域10Aは同時に形成してもよい。さらに、閾値電圧を調整するため、シリコン半導体基板の表面付近にウェル領域と同じ導電型の不純物領域をイオン注入法により形成する不図示。次に、図5bで、ゲート絶縁膜13と多結晶シリコン膜をCVD法などにより形成する。フォトリソグラフィー技術により所望のパターン形状に加工したフォトレジスト層不図示を用い、不要な領域のゲート絶縁膜13と多結晶シリコン膜を除去する。これにより、ゲート電極となる多結晶シリコン層14が形成される。図5cでは、N-ソース不純物領域11B及びN-ドレイン不純物領域12Bをイオン注入法により形成する。このとき、N型の不純物を注入しない領域を被覆するフォトレジスト層21は、PMOSトランジスタ領域に加え、保護用MOSトランジスタ5のゲート電極14上にも形成する。このように形成されたフォトレジスト層21をマスクとしてN型の不純物をイオン注入する。これにより、保護用MOSトランジスタ5とNMOSトランジスタの形成領域において、N-ソース不純物領域11B及びN-ドレイン不純物領域12Bが同時に形成される。さらに、同時に、NMOSトランジスタの多結晶シリコン層14はN型化され、N型多結晶シリコン層14Bからなるゲート電極以下、同一符号14Bを用いて表記となる。さらに、図5dでは、PMOSトランジスタの形成領域において、P-ソース不純物領域15B及びP-ドレイン不純物領域16Bをイオン注入法により形成する。このとき、イオン注入を阻止するフォトレジスト層22を形成してP型不純物のイオン注入を行う。フォトレジスト層22は、PMOSトランジスタの形成領域には形成されず、NMOSトランジスタと保護用MOSトランジスタ5の形成領域に形成される。但し、保護用MOSトランジスタのゲート電極となる多結晶シリコン層14にもP型の不純物が注入されるようにフォトレジスト層22の一部が開口している。したがって、P-ソース不純物領域15B及びP-ドレイン不純物領域16Bの形成と同時に、保護用MOSトランジスタの形成領域において、多結晶シリコン層14はP型化され、ゲート電極14Aとなる。その後、フォトレジスト層22を除去する。次の図5eでは、まず、サイドウォール絶縁膜17を形成する。サイドウォール絶縁膜17の形成工程は、特に図示しないが、全面に厚く絶縁膜を堆積し、絶縁膜を異方性エッチングでエッチバックする。このときエッチングの異方性に起因して、各ゲート電極の側壁にサイドウォール絶縁膜17が残される。その後、図5eでは、Nソース不純物領域11A及びNドレイン不純物領域12Aをイオン注入法により形成する。このとき、イオン注入を阻止するフォトレジスト層23を形成してN型不純物のイオン注入を行う。フォトレジスト層23は、PMOSトランジスタの形成領域を覆い、NMOSトランジスタと保護用MOSトランジスタ5の形成領域で大きく開口される。但し、図5eに示すように、保護用MOSトランジスタのゲート電極14AへのN型不純物の導入を阻止するため、ゲート電極14A上にもフォトレジスト層23が形成される。N型不純物を高濃度にイオン注入すると、Nソース不純物領域11AとNドレイン不純物領域12Aが、保護用MOSトランジスタ5とNMOSトランジスタにおいて同時に形成される。イオン注入後は、フォトレジスト層23を除去する。続いて、図5fでは、Pソース不純物領域15A及びPドレイン不純物領域16Aをイオン注入法により形成する。このとき、イオン注入を阻止するフォトレジスト層24を形成してP型不純物のイオン注入を行う。フォトレジスト層24は、PMOSトランジスタの形成領域で開口し、NMOSトランジスタと保護用MOSトランジスタ5の形成領域をほぼ覆うように形成される。但し、図5fに示すように、保護用MOSトランジスタのゲート電極14Aへ追加的にP型不純物を導入するため、ゲート電極14A上でフォトレジスト層24が開口している。P型不純物を高濃度にイオン注入すると、Pソース不純物領域15A及びPドレイン不純物領域16Aが、PMOSトランジスタにおいて同時に形成される。なお、図5fで保護用MOSトランジスタ5のゲート電極14にP型の不純物を注入だけで十分な濃度が得られるのであれば、図5dではP型の不純物を注入しなくてもよい。次に、図5gではシリサイド層25を形成する。シリサイド層25は不純物領域等の抵抗を低く抑制するために形成される。シリサイド層25の形成方法では、まず、シリサイド層を必要としないゲート電極及び不純物領域の一部領域をマスク材で保護する。その後、例えば、ニッケルNi、タングステンW、コバルトCo、チタンTi等の金属膜を堆積後、熱処理により金属とシリコンを反応させてから未反応の金属を除去する。なお、図5gは、全てのゲート1414A~14Cにシリサイド層25が形成される場合を示す。一般に、前記マスク材にて保護されてシリサイド層25が形成されず、シリサイド25層が形成される領域よりその抵抗値が高くなる領域をシリサイドブロック領域と呼ぶ。図6に、不純物領域にシリサイドブロック領域を有する保護用MOSトランジスタ5の一部断面図を示す。シリサイドブロックのためのマスク材30は不純物領域の一部、もしくは全てに形成してもよい。また、ドレイン不純物領域のみ、ソース不純物領域のみ、または、ドレイン不純物領域及びソース不純物領域にシリサイドブロックのためのマスク材30を形成してもよい。シリサイドブロックのためのマスク材30をゲート電極14上に形成してもよい。内部回路を構成するNMOSトランジスタ及びPMOSトランジスタはシリサイド層25を形成することで不純物領域を低抵抗化して高速動作を確保する。一方、シリサイドブロックによって低抵抗化されないため、相対的に高抵抗な不純物領域とすると、保護用MOSトランジスタ5に印加されるESDによる高電圧を緩和することができる。これにより、ESDによる大電流が保護用MOSトランジスタ5に集中し、保護用MOSトランジスタ5が破壊することを抑制することができる。例えば、図6に示す保護用MOSトランジスタのNドレイン領域12Aは、シリサイドブロックのためのマスク材30によって、コンタクトプラグ31からチャネル形成領域までの一部が、シリサイド層25が形成されない構造となっている。このマスク材30の下方領域は、シリサイド層25が存在しないため、相対的に高い抵抗領域となっている。この高抵抗領域は、いわゆるバラスト抵抗と同様に、N-ドレイン領域12B図6では図示を省略のチャネル側端部での電界集中を緩和するように作用する。これにより、ESDによる大電流が保護用MOSトランジスタ5のチャネル側端部に集中することがなく、そのため、保護用MOSトランジスタ5が破壊することを抑制することができる。ここで、マスク材30を形成してから図5eの工程でN型不純物のイオン注入を行うと、図6に示すNドレイン領域12Aは、マスク材30の下方で分離されて形成される。これに対し、Nドレイン領域12A形成のためのイオン注入後にマスク材30を形成すると、Nドレイン領域12Aは単一領域として形成される。Nドレイン領域12Aの形状は、このどちらでもよい。以上、図5及び図6を用いて説明した製造方法では、NMOSトランジスタのゲート電極14BをN型多結晶シリコンとすることができる。また、PMOSトランジスタのゲート電極14CをP型多結晶シリコンとし、保護用MOSトランジスタ5のゲート電極14AをP型多結晶シリコンとすることができる。さらに、図5の製造方法によればNMOSトランジスタとPMOSトランジスタのみを形成する場合に比べ、P型多結晶シリコンを有する保護MOSトランジスタ5を形成しているが、その製造工程数は増加しない。[保護用MOSトランジスタの製造方法第1の実施形態の製法2]次に、採用可能な別の製造方法製法2を説明する。まず、図5bでゲート絶縁膜13を堆積後、予めN型の不純物を高濃度に添加したN型多結晶シリコン膜をCVD法等により堆積する。次に、NMOSトランジスタのゲート電極14Bとなる領域を残し、フォトレジスト層を用いて不要な領域のN型多結晶シリコン膜を除去する。続いて、予めP型の不純物を高濃度に添加したP型多結晶シリコン膜を堆積後、PMOSトランジスタ及び保護用MOSトランジスタ5のゲート電極14C,14Aとなる領域を残し、フォトレジスト層を用いて不要な領域のP型多結晶シリコン膜を除去する。その後、不要なゲート絶縁膜13を除去する。このような手法によれば、ゲート電極14の不純物濃度と、不純物領域の不純物濃度と、を独立して設定することが可能になり、多結晶シリコンゲート電極14Aと14Bの仕事関数を調整することが容易になる。なお、この製法2において図5cに示す工程では、前述した製法1と同様に、フォトレジスト層21で保護用MOSトランジスタ5のゲート電極多結晶シリコン層14を保護する。この製法2では、これに加えて、NMOSトランジスタのゲート電極多結晶シリコン層14もフォトレジスト層21で保護してもよい。但し、NMOSトランジスタのゲート電極をフォトレジスト層21で保護しないで、追加の不純物導入が行われるようにしてもよい。製法2における図5dに示す工程では、保護用MOSトランジスタ5のゲート電極14Aを覆うようにフォトレジスト層22を形成してもよいし、しなくてもよい図5dのままとしてもよい。保護用MOSトランジスタ5のゲート電極14Aをフォトレジスト層22で覆わない場合は、ゲート電極14Aに対して追加の不純物導入が行われる。製法2における図5eに示す工程では、前述した製法1と同様に、フォトレジスト層23で保護用MOSトランジスタ5のゲート電極14Aを保護する。この製法2では、これに加えて、NMOSトランジスタのゲート電極14Bもフォトレジスト層23で保護してもよい。但し、NMOSトランジスタのゲート電極14Bをフォトレジスト層23で保護しないで、追加の不純物導入が行われるようにしてもよい。製法2における図5fに示す工程では、保護用MOSトランジスタ5のゲート電極14Aを覆うようにフォトレジスト層24を形成してもよいし、しなくてもよい図5dのままとしてもよい。保護用MOSトランジスタ5のゲート電極14Aをフォトレジスト層24で覆わない場合は、ゲート電極14Aに対して追加の不純物導入が行われる。なお、ここまで説明した製法1,2で用いられる不純物は、例えば、N型の不純物はリンP、ヒ素As等を用いることができ、P型の不純物はホウ素B、フッ化ホウ素BF2、インジウムIn等を用いることができる。ゲート絶縁膜13として、例えば、酸化シリコンSiO2,酸窒化シリコンSiONまたはSiO2とSiONの複合膜を用いることができる。また、ゲート絶縁膜13として、1-3nm程度の酸化ハフニウムHfO2、酸化アルミニウムハフニウムHfAlO2、酸化シリコンハフニウムHfSiO、酸化タンタルTa2O5、酸化アルミニウムAl2O3や酸化ジルコニウムZrO2等の高誘電率High-k膜などを用いてもよく、さらに、各膜を積層にして用いることもできる。また、図5では、多結晶シリコンの導電型を変えることにより保護用MOSトランジスタ5のゲート電極14Aの仕事関数を調整している。一方、近年、ゲート電極として金属層や金属化合物層を用いる技術が報告されている例えば、非特許文献2を参照。ゲート電極に用いられる金属層や金属化合物層は、例えば、窒化チタンTiN、チタンTi、チタンシリコンTiSi、ニッケルNi、ニッケルシリコンNiSi、ハフニウムHf、ハフニウムシリコンHfSi、タングステンW、タングステンシリコンWSi、タンタルTa、タンタルシリコンTaSi、窒化タンタルシリコンTaSiN、コバルトCo、コバルトシリコンCoSi等や、これらの膜の積層が考えられる。これらの膜はそれぞれ仕事関数が違う。また、成膜方法によっても仕事関数を変えることができる。即ち、これらの金属層や金属化合物層を使い分けることで、保護用MOSトランジスタ5の閾値電圧が内部回路を構成するNMOSトランジスタより高くなるようにゲート電極の仕事関数を調整することもできる。<2.第2の実施の形態>[保護用MOSトランジスタ構造]図7は、本開示技術における第2の実施形態に関わる保護用MOSトランジスタの断面構造図である。第2の実施形態において、第1の実施形態と同一の部分はその説明は省略し、異なる部分についてのみ説明する。図7に示すように、本開示技術における第2の実施形態の保護用MOSトランジスタ5は、第1の実施形態と同じようにP型多結晶シリコン層からなるゲート電極14Aを有する。ただし、N-ソース不純物領域11Bは有するが、N-ドレイン不純物領域12Bは有していない。このような保護用MOSトランジスタ5は、例えば、図5cでイオン注入法によりN-不純物領域を形成する際、N-ドレイン不純物領域12BとなるN型不純物を注入する領域を、保護マスク層としてのフォトレジスト層21で被覆することで製造することができる。この素子構造の変更は、例えば、PMOSトランジスタの形成領域を覆うパターンでフォトレジスト層21を形成するときのフォトマスクのパターン変更で対処できる。パターン変更後のフォトマスクを用いると、保護用MOSトランジスタ5のドレイン側にもフォトレジスト層21のパターンが形成される。このようなパターンを有するフォトレジスト層21が形成された状態でN型不純物をイオン注入すると、保護用MOSトランジスタ5において、N-ソース不純物領域11Bは形成されるが、N-ドレイン不純物領域12Bは形成されない。その後は、図5d~図5gに示す各工程を第1の実施形態と同様に行う。図5c~図5gに示す保護用MOSトランジスタ5の断面構造においては、N-ドレイン不純物領域12Bを有しないが、その他の構造は図示したと同様である。したがって、図5eに示す工程後に、サイドウォール絶縁膜17によってゲート電極14Aからオフセットして形成されたNドレイン不純物領域12Aに対し、ゲート電極14Aの直下から延在したチャネル形成領域が直接接続されている図7。本開示技術における第2の実施形態の保護用MOSトランジスタ5では、ゲート電極14Aのエッジ部分の下にドレイン不純物領域N-ドレイン不純物領域12Bが配置されていない。従って、ゲート電極14A下のシリコン基板とドレイン不純物領域との間のPN接合にかかる逆方向電界が緩和され、GIDLGateInducedDrainLeakage電流を低く抑制することができる。その結果、本開示技術における第1の実施形態が適用された状態から、保護用MOSトランジスタ5に流れるリーク電流をさらに低減することができる。<3.第1,第2の実施形態の効果評価結果>図8に、第1及び第2の実施形態による保護用MOSトランジスタ5に流れるリーク電流の総和と、サブスレッショルドリーク電流を半導体パラメータアナライザにより測定した結果を示す。ここで、本開示技術が非適用である保護用MOSトランジスタは、N型多結晶シリコン電極を有し、その特性値を、図8では従来技術と表記している。その他の四角印または三角印の特性値は、本開示技術が適用された場合を示している。本開示技術が適用された保護用MOSトランジスタ5は、P型多結晶シリコン電極ゲート電極14Aを有している。図8に示すように、第1の実施形態のP型多結晶シリコン電極ゲート電極14Aを有する保護用MOSトランジスタ5は、本開示技術が非適用であるN型多結晶シリコン電極を有する保護用MOSトランジスタと比較してゲート長を小さくしている。しかも、サブスレッショルドリーク電流を低減し、これによりリーク電流の総和が大幅に低減されている。さらに、第2の実施形態ではゲート電極14Aのエッジ部の下にドレイン不純物領域を有しないためGIDL電流が低減され、第1の実施形態から更に保護用MOSトランジスタ5に流れるリーク電流の総和が低減されている。本開示技術の適用前では、小さいオン抵抗を確保してクランプ電圧を下げることと、リーク電流の低減が両立できていない。よって、ゲート長は0.4μmと比較的大きく設定されている。これに対し、本開示技術を適用して、保護用MOSトランジスタにおけるゲート電極の仕事関数を高くすることで閾値電圧を高くしたため、ゲート長を0.3μmと、内部回路の同じ導電型N型のMOSトランジスタと同じにしている。その場合でも、リーク電流の総和を十分低減できることが分かる。図9の図表に、第1及び第2の実施形態による保護用MOSトランジスタ5を備えるESD保護回路1のリーク電流と、TLPTransmissionLinePulse装置により測定されたクランプ電圧を示す。保護用MOSトランジスタ5のリーク電流の低減により、ESD保護回路1のリーク電流が低減している。さらに、第1の実施形態及び第2の実施形態では、本開示技術の適用前に比べて保護用MOSトランジスタ5のゲート長が小さい。その結果、保護用MOSトランジスタ5のオン抵抗が低減され、ESD保護回路1のクランプ電圧が低電圧化されている。なお、第2の実施形態ではゲート電極14のエッジ部の下にドレイン不純物領域を形成していないため保護用MOSトランジスタ5のオン抵抗が第1の実施形態より増加し、クランプ電圧も第1の実施形態より高くなるが本開示技術の適用前と比較すればクランプ電圧は低い。ところで、上記第1,第2の実施形態において、主に、正のESDサージの除去について説明したが、図1に示すESD保護回路1は負のESDサージ等の高電圧パルスも容易に除去される。保護用MOSトランジスタ5がN型のトランジスタであるため、電源配線2が接続されたNドレイン不純物領域12Aをカソード、P型ウェル領域10AをアノードとするPN接合ダイオードが形成されている。P型ウェル領域10Aは、グランド配線3に接続されて基準電位例えばGND電位で保持されている。このため、基準電位より低い電位に電源配線2の電位が下がると、当該PN接合ダイオードが順バイアスされてオンし、これにより負のESDサージ等の高電圧パルスが速やかに電源配線2から排除される。また、第1,第2の実施形態の説明では、電源電圧が印加されている動作時または電源投入時など、通常の動作時におけるESD保護を主に説明した。しかしながら、図1に示す構成のESD保護回路1は、電源端子2Tに電源電圧VDDが印加されずに電位的にフローティングとなっている組み立て時においてもESD保護が有効に働く。半導体チップをパッケージ製品として組み立てる場合、電源端子2Tは電位的にフローティングの場合でも、グランド端子3Tはアースされ、例えばGND電位に接続されていることが多い。このような状態で、例えば電源端子2Tを介して電源配線2に正のESDノイズが発生すると、そのESDノイズを正の電源として、瞬時にCMOSインバータ回路4および保護用MOSトランジスタ5が機能する。そのため、既に説明したと同様な動作によって、瞬時にオンする保護用MOSトランジスタ5を通して、その正のESDノイズがグランド配線3に放電され、内部回路6が保護される。また、負のESDノイズは、上記と同様に、保護用MOSトランジスタ5のドレイン側のPN接合ダイオードを介してグランド配線3に放電される。<4.変形例>図1に示す回路を、図10に示すように、保護用MOSトランジスタ5のチャネル導電型をP型としてもよい。この場合、CMOSインバータ回路4のインバータ段数を偶数としている。図10に示す構成においても、負のESDサージ等の高電圧パルスも容易に除去される。保護用MOSトランジスタ5がP型のトランジスタであるため、電源配線2が接続されたN型ウェル領域をカソード、Pドレイン不純物領域をアノードとするPN接合ダイオードが形成されている。Pドレイン不純物領域は、グランド配線3に接続されて基準電位例えばGND電位で保持されている。このため、基準電位より低い電位に電源配線2の電位が下がると、当該PN接合ダイオードが順バイアスされてオンし、これにより負のESDサージ等の高電圧パルスが速やかに電源配線2から排除される。以上のように、保護用MOSトランジスタ5のチャネル導電型はN型、P型の何れの場合もある。第1,第2の実施形態で述べた製造方法は、保護用MOSトランジスタ5のチャネル導電型はN型であり、よって第1導電型がP型、第2導電型がN型の場合である。これに対し、保護用MOSトランジスタ5のチャネル導電型をP型とする場合、上記製造方法の説明において、不純物および不純物領域の導電型を逆にするとよい。この場合、図5において、保護用MOSトランジスタ5のチャネル導電型はP型であるが、そのゲート電極14AはN型とする。そのため、保護用MOSトランジスタ5のゲート電極14Aと同種のN型不純物が同時に導入されるのは、内部回路を構成するNMOSトランジスタのゲート電極14Bである。以上の点に留意するならば、第1,第2の実施形態で述べた製造方法は、保護用MOSトランジスタ5のチャネル導電型がP型の場合においても類推適用できる。この場合、第1導電型がN型、第2導電型がP型となる。以上の実施形態によれば、保護用MOSトランジスタのゲート電極の仕事関数を変化させており、その結果、ゲート長チャネル電流が流れる方向のゲート電極寸法を短くしても、リーク電流を大幅に低減できる。動作時のリーク電流を低減しても、動作時および非動作時組み立て時も含むにおいてESD保護性能、すなわちESDノイズの除去性能を高く維持できる。また、前述した特許文献1のようにプルダウン抵抗とその接続配線を設けなくとも、保護用MOSトランジスタ5は、閾値電圧が高いのでゲート電位が変動しにくい。よって、電源ノイズ等による電源配線の電位変動に起因する、保護用MOSトランジスタのゲート電位が変動することで発生するリーク電流が低減される。リーク低減については、ドレイン側の低濃度不純物領域を省略すると基板を流れるリーク成分まで有効に低減できる。仕事関数の変化は、第1,第2の実施形態では、主に、半導体膜本例では、多結晶シリコン膜の導電型を変えることで実現している。その他の方法としては、金属膜といったゲート電極の膜材料自体を変えてもよい。"