"第1導電型のシリコン基板の上に形成した第1導電型のエピタキシャル膜に、複数のトレンチを、トレンチ幅よりも、隣接するトレンチ間の間隔を大きく形成する第1工程と、前記トレンチ内を含めた前記エピタキシャル膜上に、当該エピタキシャル膜の不純物濃度よりも高濃度な第2導電型のエピタキシャル膜を成膜して前記トレンチの内部を前記第2導電型のエピタキシャル膜で埋め込む第2工程と、を有し、前記第2工程では、第2導電型のエピタキシャル膜の成膜条件として、トレンチ側面上に成長するエピタキシャル膜について、トレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くしたことを特徴とする半導体基板の製造方法。前記第2工程では、第2導電型のエピタキシャル膜の成膜のために供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いることを特徴とする請求項1に記載の半導体基板の製造方法。前記トレンチの幅をWt、隣接するトレンチ間の間隔をLt、第1導電型のエピタキシャル膜の不純物濃度をNe1、埋め込み用の第2導電型のエピタキシャル膜の不純物濃度をNe2としたとき、Ne2×Wt=Ne1×Ltを満足するようにしたことを特徴とする請求項1または2に記載の半導体基板の製造方法。このように、エッチングガスの作用によりトレンチ開口部の塞がりを抑制できるが、反面、成長速度の低下を招く。従って、上記のトレンチ開口部の塞がりの抑制とは独立に成長速度を向上させる技術が必要となる。本発明は、上記問題点に着目してなされたものであり、その目的は、トレンチをエピタキシャル膜にて埋め込んで半導体基板を製造する上においてトレンチ開口部の塞がりの抑制と成長速度の向上の両立を図ることができる半導体基板の製造方法を提供することにある。上記の課題を解決するために、請求項1に記載の発明では、第1導電型のシリコン基板の上に形成した第1導電型のエピタキシャル膜に、複数のトレンチを、トレンチ幅よりも、隣接するトレンチ間の間隔を大きく形成する第1工程と、前記トレンチ内を含めた前記エピタキシャル膜上に、当該エピタキシャル膜の不純物濃度よりも高濃度な第2導電型のエピタキシャル膜を成膜して前記トレンチの内部を前記第2導電型のエピタキシャル膜で埋め込む第2工程と、を有し、前記第2工程では、第2導電型のエピタキシャル膜の成膜条件として、トレンチ側面上に成長するエピタキシャル膜について、トレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くした半導体基板の製造方法を要旨とする。この請求項1に記載の発明によれば、第2導電型のエピタキシャル膜の成膜条件として、トレンチ側面上に成長するエピタキシャル膜について、トレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くすることにより、エピタキシャル膜によるトレンチ開口部での塞がりを抑制してトレンチ内の埋め込み性を向上させることができる。一方、トレンチ幅よりも、隣接するトレンチ間の間隔を大きく形成することにより、成長速度を向上させることができる。このようにして、トレンチをエピタキシャル膜にて埋め込んで半導体基板を製造する上においてトレンチ開口部の塞がりの抑制と成長速度の向上の両立を図ることができる。請求項2に記載のように、請求項1に記載の半導体基板の製造方法において、前記第2工程では、第2導電型のエピタキシャル膜の成膜のために供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いることにより、エピタキシャル膜によるトレンチ開口部での塞がりを抑制してトレンチ内の埋め込み性を向上させることができる。請求項3に記載のように、請求項1または2に記載の半導体基板の製造方法において、トレンチの幅をWt、隣接するトレンチ間の間隔をLt、第1導電型のエピタキシャル膜の不純物濃度をNe1、埋め込み用の第2導電型のエピタキシャル膜の不純物濃度をNe2としたとき、Ne2×Wt=Ne1×Ltを満足させると、スーパージャンクション構造において完全空乏化する上での最適化を図ることができる。以下、本発明を具体化した一実施形態を図面に従って説明する。図1に、本実施の形態における縦型トレンチゲートMOSFETの断面図を示す。図2は、図1における素子部での要部拡大図である。図2において、ドレイン領域となるnシリコン基板1の上にエピタキシャル膜2が形成されているとともに同エピタキシャル膜2の上にエピタキシャル膜3が形成されている。下側のエピタキシャル膜2においてトレンチ4が並設され、トレンチ4はエピタキシャル膜2を貫通してnシリコン基板1に達している。トレンチ4内にエピタキシャル膜5が埋め込まれている。トレンチ4内のエピタキシャル膜5の導電型はp型であるとともに、トレンチ4の横の領域6の導電型はn型である。このように横方向にp型領域5とn型領域6とが交互に配置され、これによりMOSFETのドリフト層がp/nコラム構造の、いわゆるスーパージャンクション構造をなしている。前述の上側のエピタキシャル膜3においてその表層部にはpウエル層7が形成されている。エピタキシャル膜3にはゲート用トレンチ8が並設され、このトレンチ8はpウエル層7よりも深く形成されている。トレンチ8の内面にはゲート酸化膜9が形成され、ゲート酸化膜9の内方にはポリシリコンゲート電極10が配置されている。エピタキシャル膜3の上面においてトレンチ8と接する部位での表層部にはnソース領域11が形成されている。また、p型エピタキシャル膜3の上面での表層部にはpソースコンタクト領域12が形成されている。さらに、エピタキシャル膜3でのpウエル層7と前記エピタキシャル膜2ドリフト層との間にはn-バッファ領域13がトレンチ8毎に形成され、このn-バッファ領域13はトレンチ8の底面部を含み、かつ、ドリフト層でのn型領域6、およびpウエル層7と接している。また、トレンチ8毎のn-バッファ領域13の間はp-領域14となっている。nシリコン基板1の下面にはドレイン電極図示略が形成され、ドレイン電極はnシリコン基板1と電気的に接続されている。また、エピタキシャル膜3の上面にはソース電極図示略が形成され、ソース電極はnソース領域11およびpソースコンタクト領域12と電気的に接続されている。そして、ソース電圧をグランド電位、ドレイン電圧を正の電位にした状態においてゲート電位として所定の正の電圧を印加することにより、トランジスタオンとなる。トランジスタオン時においてはpウエル層7でのゲート酸化膜9と接する部位に反転層が形成され、この反転層を通してソースドレイン間に電子が流れるnソース領域11→pウエル層7→n-バッファ領域13→n型領域6→nシリコン基板1。また、逆バイアス印加時ソース電圧をグランド電位、ドレイン電圧を正の電位にした状態においては、p型領域5とn型領域6とのpn接合部、n-バッファ領域13とp-領域14とのpn接合部、n-バッファ領域13とpウエル層7とのpn接合部から空乏層が広がり、p型領域5およびn型領域6が空乏化して高耐圧化が図られる。一方、図1において、素子部の周りの終端部においても横方向にn型領域6とp型領域5とが交互に配置されている。また、エピタキシャル膜3の上面での素子部よりも外周側においてはLOCOS酸化膜15が形成されている。次に、本実施の形態における縦型トレンチゲートMOSFETの製造方法を説明する。まず、図3aに示すように、nシリコン基板1を用意し、その上にn型のエピタキシャル膜2を成膜する。そして、チップ外周部でのエピタキシャル膜2に複数のトレンチ20を形成し、このトレンチ20内にシリコン酸化膜21を充填する。さらに、エピタキシャル膜2の上面を平坦化する。引き続き、図3bに示すように、n型のエピタキシャル膜2の上にシリコン酸化膜22を成膜し、このシリコン酸化膜22に対し所定のトレンチが得られるように所定の形状にパターニングする。そして、シリコン酸化膜22をマスクにしてn型のエピタキシャル膜2に対し異方性エッチングRIE、または、アルカリ性異方性エッチング液KOH、TMAH等によるウェットエッチングを行い、シリコン基板1に達するトレンチ4を形成する。このとき、複数のトレンチ4を、トレンチ幅Wtよりも、隣接するトレンチ間の間隔Ltを大きく形成する。なお、トレンチのパターンについてはストライプでもドット四角、六角等でもよく、周期性があればよい。引き続き、図3cに示すように、マスクとして用いたシリコン酸化膜22を除去する。更に、マスクとしての酸化膜22の除去後に水素アニールを行うようにするとよい。そして、図3dに示すように、トレンチ4の内面を含めてn型エピタキシャル膜2の上に、このn型エピタキシャル膜2の不純物濃度よりも高濃度なp型エピタキシャル膜23を成膜して同エピタキシャル膜23によりトレンチ4内を埋め込む。このトレンチ4の内部をエピタキシャル膜23で埋め込む工程において、エピタキシャル膜23の成膜のためにシリコン基板に供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いる。この混合エピを用いることにより、トレンチ底部からの順テーパー成長が行われる。具体的には、シリコンソースガスとして、モノシランSiH4、ジシランSi2H6、ジクロロシランSiH2Cl2、トリクロロシランSiHCl3、四塩化シリコンSiCl4のいずれかを用いる。特に、シリコンソースガスとして、ジクロロシランSiH2Cl2、トリクロロシランSiHCl3、四塩化シリコンSiCl4のいずれかを用いるとよい。ハロゲン化物ガスとして、塩化水素HCl、塩素Cl2、フッ素F2、三フッ化塩素ClF3、フッ化水素HF、臭化水素HBrのいずれかを用いる。また、エピタキシャル膜23を反応律速の条件下で成膜する。特に、シリコンソースガスとしてモノシランまたはジシランを用いた場合において成膜温度の上限を950°Cとする。シリコンソースガスとしてジクロロシランを用いた場合において成膜温度の上限を1100°Cとする。シリコンソースガスとしてトリクロロシランを用いた場合において成膜温度の上限を1150°Cとする。シリコンソースガスとして四塩化シリコンを用いた場合において成膜温度の上限を1200°Cとする。また、成膜真空度が常圧から100Paの範囲とした場合において成膜温度の下限を800°Cとし、また、成膜真空度が100Paから1×10-5Paの範囲とした場合において成膜温度の下限を600°Cとする。このようにすることにより、結晶欠陥が発生することなくエピタキシャル成長することができることを実験的に確認している。また、トレンチ4の幅Wtと、隣接するトレンチ間の間隔Ltと、n型のエピタキシャル膜2の不純物濃度Ne1と、p型のエピタキシャル膜23の不純物濃度Ne2との関係として、Ne2×Wt=Ne1×Ltを満足させるようにする。その後、エピタキシャル膜23の上面側から平坦化研磨を行って図4aに示すようにエピタキシャル膜n型シリコン層2を露出させる。これにより、横方向にp型領域5とn型領域6とが交互に配置される。また、チップ外周部のトレンチ20内のシリコン酸化膜21図3d参照を除去する。そして、図4bに示すように、エピタキシャル膜2の上にp-型エピタキシャル膜24を成膜する。さらに、図4cに示すように、p-型エピタキシャル膜24におけるn型領域6に接する部分にn-バッファ領域13をイオン注入にて形成する。このとき、チップ外周部に設けたトレンチ20におけるエピタキシャル膜24の上面には窪み25が形成されており、この窪み25をアライメントマークとして用いてフォトマスクと位置合わせする。引き続き、図4dに示すように、p-型エピタキシャル膜24の上にp-型エピタキシャル膜26を成膜する。その後、図1に示すように、LOCOS酸化膜15を形成する。また、素子部においてpウエル層7、トレンチ8、ゲート酸化膜9、ポリシリコンゲート電極10、nソース領域11、pソースコンタクト領域12を形成する。さらに、電極および配線を形成する。この素子部の形成において、nソース領域11やpソースコンタクト領域12等をイオン注入にて形成する際に、図4dにおいてチップ外周部に設けたトレンチ20におけるエピタキシャル膜26の上面には窪み27が形成されており、この窪み27をアライメントマークとして用いてフォトマスクと位置合わせする。なお、n型エピタキシャル膜2にトレンチ4を形成した後のエピタキシャル膜23の成膜開始からトレンチ4の内部をエピタキシャル膜23で埋め込むまでにおいて、エピタキシャル膜23の成膜のためにシリコン基板1,2に供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いたが、広義には、トレンチ4の内部をエピタキシャル膜23で埋め込む際の、少なくとも埋め込みの最終工程において、エピタキシャル膜23の成膜のためにシリコン基板1,2に供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いればよい。このような製造工程において、図3c,dに示す埋め込みエピ成膜工程について、図5a,b,cを用いて詳しく説明する。図5aに示すように、nシリコン基板1上に形成したエピタキシャル膜2にトレンチ4を形成した後に、図5cに示すようにエピタキシャル膜23によりトレンチ4内を埋め込む。このとき、図5bに示すように、エピタキシャル膜23の成膜条件として、トレンチ側面上に成長するエピタキシャル膜23について、ハロゲン化物ガスを導入することによってトレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くする。つまり、トレンチ開口部での成長速度をroとし、トレンチ開口部よりも深い部位での成長速度をrbとしたとき、ro<rbとする。このようにして、トレンチ内部に成膜するエピタキシャル膜について、ハロゲン化物ガスを導入することによってトレンチ開口部の膜厚がトレンチ底部の膜厚より小さくなるように成膜する。これにより、トレンチ側面上のエピ膜に関してトレンチ底部よりトレンチ開口部の膜厚が小さくなり、エピタキシャル膜によるトレンチ開口部での塞がりを抑制してトレンチ内の埋め込み性を向上させることができるボイドレスでの成膜が可能となる。つまり、ボイドレス成膜により、スーパージャンクション構造p/nコラム構造への逆バイアス印加時ソースをグランド電位、ドレイン電位を正の電圧の耐圧確保と接合リーク電流の抑制が可能となる。また、ボイドレス化ボイドサイズの縮小、耐圧歩留まりの向上、接合リーク歩留まりの向上を図ることができる。特に、図3dでのエピタキシャル膜23を成膜する際に、トレンチのアスペクト比に応じて、次のようにする。トレンチのアスペクト比が10未満の場合、ハロゲン化物ガスの標準流量をX[slm]とし、成長速度をY[μm/分]とするとき、Y<0.2X0.1を満たすようにする。トレンチのアスペクト比が10以上20未満の場合、ハロゲン化物ガスの標準流量をX[slm]とし、成長速度をY[μm/分]とするとき、Y<0.2X0.05を満たすようにする。トレンチのアスペクト比が20以上の場合、ハロゲン化物ガスの標準流量をX[slm]とし、成長速度をY[μm/分]とするとき、Y<0.2Xを満たすようにする。こうすると、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で効率よく埋め込むという観点から好ましい。その根拠となる実験結果を図6,7,8に示す。図6,7,8において、横軸に塩化水素の標準流量X[slm]をとり、縦軸に成長速度Y[μm/分]をとっている。図6はアスペクト比が5の場合であり、図7はアスペクト比が15の場合であり、図8はアスペクト比が25の場合である。図6,7,8において、黒丸はボイドが有ったことを、白丸はボイドが無かったことを示す。そして、各図において塩化水素の標準流量が多くなればエピタキシャル膜の成長速度が速くてもボイドが発生しないことが分かる。また、同じ塩化水素の標準流量ならば、アスペクト比が大きいほどエピタキシャル膜の成長速度を低くしなければボイドの発生を防止できないことが分かる。各図においてボイドの発生の有無の境界を表す式が、図6においてはY=0.2X0.1、図7においてはY=0.2X0.05、図8においてはY=0.2Xであり、各式よりも下の領域であれば、ボイドは発生しない。なお、トレンチのアスペクト比とは、図3cに示すように、d1/Wt、即ち、トレンチの深さ/トレンチの幅である。次に、図9,10,11を用いて、トレンチ幅Wtの影響について説明する。図9に示すように、トレンチ幅Wtが0.8μmのサンプルと、トレンチ幅Wtが3μmのサンプルとを用意した。この場合、トレンチ4間の間隔Ltとトレンチ幅Wtの和=WtLtは一定同じである。そして、この二つのサンプルに対しエピ成長を行った。その結果を図10に示す。図10において横軸に成膜時間をとり、縦軸には成長膜厚正確には基板上面での膜厚をとっている。図10において、縦軸の成長膜厚に関して、研磨代を確保する上で最低3μmが必要となった場合において、この条件を満たすためには、Wt=3μmのサンプルでは成膜時間が220分必要である。これに対し、Wt=0.8μmのサンプルでは成膜時間が60分でよい。つまり、成膜時間を1/3にすることができる。このようにして、図11に示すように、成膜ガスの流量とエッチングガスハロゲン化物ガスの流量と成膜温度との関係において、成膜ガスの流量が大きいほど、エッチングガスハロゲン化物ガスの流量が少ないほど、成膜温度が高いほど、トレンチ内にボイドが発生しやすい。逆に、成膜ガスの流量が少ないほど、エッチングガスハロゲン化物ガスの流量が大きいほど、成膜温度が低いほど、トレンチ内にボイドが発生しにくい。これを考慮した上で、本実施形態では、ボイドの抑制と成長速度の向上を図っている。詳しくは、次のとおりである。トレンチ内にエピタキシャル膜を埋め込み、高アスペクト比の拡散層を形成する半導体基板の製造方法として、特に、スーパージャンクションSJ-MOS用のドリフト層に適用するp/nコラムの製造方法として、混合エピでは、基板上面及びトレンチ開口部の成長速度が小さく、トレンチ底部から成長するため、底部幅が小さいほど、単位時間あたりの成長体積が大きく、高速で埋め込まれる。従って、図9に示すように、同一コラムピッチWtLtであれば、iトレンチ構造条件として、トレンチ幅Wtよりも、隣接するトレンチ4間の間隔Ltを大きく形成するWt<Lt、ii埋込エピ濃度条件として、n型エピタキシャル膜2の濃度Ne1とp型エピタキシャル膜23の濃度Ne2との関係において、n型エピタキシャル膜2よりもp型エピタキシャル膜23を濃くするNe2>Ne1、iii埋込エピ濃度条件として、p型エピタキシャル膜23の濃度Ne2とトレンチ幅Wtの和=Ne2×Wtと、n型エピタキシャル膜2の濃度Ne1と隣接するトレンチ4間の間隔Ltの和=Ne1×Ltを等しくするNe2×Wt=Ne1×Lt、の3つの条件を満足すれば、高速でp/nコラムを形成したスーパージャンクションSJ-MOSが製造可能である。また、基板面方位についても、混合エピの底部選択性から、図3cに示すように、Si110基板を用い、トレンチ側面がSi111とする。あるいは、Si100基板を用い、トレンチ側面がSi100とする。このようにすることにより、埋め込み性に優れたものとなる。上記実施形態によれば、以下のような効果を得ることができる。1半導体基板の製造方法として、n型第1導電型のシリコン基板1の上に形成したn型第1導電型のエピタキシャル膜2に、複数のトレンチ4を、トレンチ幅Wtよりも、隣接するトレンチ4間の間隔Ltを大きく形成する第1工程と、トレンチ4内を含めたエピタキシャル膜2上に、当該エピタキシャル膜2の不純物濃度よりも高濃度なp型第2導電型のエピタキシャル膜23を、少なくともトレンチ4の埋め込みの最終工程において、p型のエピタキシャル膜23の成膜のために供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いて成膜し、トレンチ4の内部をp型のエピタキシャル膜23で埋め込む第2工程と、を有している。よって、少なくともトレンチ4の埋め込みの最終工程において、p型のエピタキシャル膜23の成膜のために供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いて成膜し、トレンチ4の内部をp型のエピタキシャル膜23で埋め込むことにより、トレンチ開口部の塞がりを抑制することができる。一方、トレンチ幅Wtよりも、隣接するトレンチ間の間隔Ltを大きく形成することにより、成長速度を向上させることができる。このようにして、トレンチ4をエピタキシャル膜23にて埋め込んで半導体基板を製造する上においてトレンチ開口部の塞がりの抑制と成長速度の向上の両立を図ることができる。2トレンチ4の内部をp型のエピタキシャル膜23で埋め込む際の、少なくともトレンチ4の埋め込みの最終工程において、エピタキシャル膜23の成膜条件として、トレンチ側面上に成長するエピタキシャル膜について、トレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くする。これにより、エピタキシャル膜23によるトレンチ開口部での塞がりを抑制してトレンチ4内の埋め込み性を向上させることができる。3トレンチ4の幅をWt、隣接するトレンチ4間の間隔をLt、n型のエピタキシャル膜2の不純物濃度をNe1、埋め込み用のp型のエピタキシャル膜23の不純物濃度をNe2としたとき、Ne2×Wt=Ne1×Ltを満足するようにした。よって、スーパージャンクション構造において完全空乏化する上での最適化を図ることができる。4第2工程でp型第2導電型のエピタキシャル膜を成膜する際に、ハロゲン化物ガスの標準流量をX[slm]とし、成長速度をY[μm/分]とするとき、トレンチのアスペクト比が10未満の場合、Y<0.2X0.1を満たすようにし、トレンチのアスペクト比が10以上20未満の場合、Y<0.2X0.05を満たすようにし、トレンチのアスペクト比が20以上の場合、Y<0.2Xを満たすようにすると、ボイドの発生を抑制しつつトレンチをエピタキシャル膜で効率よく埋め込むという観点から好ましいものとなる。これまでの説明では第1導電型がn型、第2導電型がp型であったが、これを逆にして第1導電型がp型、第2導電型がn型としてもよい具体的には、図1において基板1がp、領域5がn型、領域6がp型。"