圧縮画像データをメモリに書き込む画像圧縮装置であって、複数の画素を含む元画像データを複数のブロックラインに分割し、各ブロックラインを複数のサブブロックラインに分割し、前記サブブロックライン毎に前記元画像データを圧縮し、複数の圧縮サブブロックラインを生成する、圧縮部と、前記サブブロックラインの数と、前記元画像データの元画像データサイズと、画像圧縮率と、に基づいて、前記圧縮サブブロックライン毎に前記メモリの書込アドレスを決定する、書込アドレス決定部と、前記複数の圧縮サブブロックラインを、各圧縮サブブロックラインに対応する前記書込アドレスに書き込む、メモリ制御部と、を備え、前記複数の圧縮サブブロックラインは、少なくとも、前記ブロックラインの先頭画素を含む第1圧縮サブブロックラインと、前記第1圧縮サブブロックラインに続く第2圧縮サブブロックラインと、を含み、前記メモリ制御部は、前記メモリにおいて、前記第1圧縮サブブロックライン及び前記第2圧縮サブブロックラインを記憶可能な容量を有する、記憶領域を画定する先頭アドレス及び終端アドレスを決定し、前記先頭アドレスを、第1書込アドレスとして決定し、前記先頭アドレスから、前記サブブロックラインのサブブロックラインサイズ分だけ隔てたアドレスを、第2書込アドレスとして決定し、前記第1書込アドレスを始点とする第1書込領域に前記第1圧縮サブブロックラインを書き込み、前記第2書込アドレスを始点とする第2書込領域に前記第2圧縮サブブロックラインを書き込む、ことを特徴とする画像圧縮装置。圧縮画像データをメモリに書き込む画像圧縮装置であって、複数の画素を含む元画像データを複数のブロックラインに分割し、各ブロックラインを複数のサブブロックラインに分割し、前記サブブロックライン毎に前記元画像データを圧縮し、複数の圧縮サブブロックラインを生成する、圧縮部と、前記サブブロックラインの数と、前記元画像データの元画像データサイズと、画像圧縮率と、に基づいて、前記圧縮サブブロックライン毎に前記メモリの書込アドレスを決定する、書込アドレス決定部と、前記複数の圧縮サブブロックラインを、各圧縮サブブロックラインに対応する前記書込アドレスに書き込む、メモリ制御部と、を備えることを特徴とする画像圧縮装置。圧縮画像データをメモリに書き込む画像圧縮装置であって、複数の画素を含む元画像データを複数のブロックラインに分割し、各ブロックラインを複数のサブブロックラインに分割し、前記サブブロックライン毎に前記元画像データを圧縮し、複数の圧縮サブブロックラインを生成する、圧縮部と、前記サブブロックラインの数と、前記元画像データの元画像データサイズと、画像圧縮率と、に基づいて、前記圧縮サブブロックライン毎に前記メモリの書込アドレスを決定する、書込アドレス決定部と、前記複数の圧縮サブブロックラインを、各圧縮サブブロックラインに対応する前記書込アドレスに書き込む、メモリ制御部と、を備え、前記複数の圧縮サブブロックラインは、前記ブロックラインの先頭画素を含む第1圧縮サブブロックラインと、前記第1圧縮サブブロックラインに続く第2圧縮サブブロックラインと、を含み、前記メモリ制御部は、前記メモリにおいて、前記第1圧縮サブブロックライン及び前記第2圧縮サブブロックラインを記憶可能な容量を有する、記憶領域を画定する先頭アドレス及び終端アドレスを決定し、前記先頭アドレスを第1書込アドレスとして決定し、前記終端アドレスから、前記メモリの書込単位分だけ戻ったアドレスを、第2書込アドレスとして決定し、前記第1書込アドレスを始点とする第1書込領域に前記第1圧縮サブブロックラインを書き込み、前記第2書込アドレスを始点とする第2書込領域に前記第2圧縮サブブロックラインを書き込む、ことを特徴とする画像圧縮装置。圧縮画像データをメモリに書き込む画像圧縮装置であって、複数の画素を含む元画像データを複数のブロックラインに分割し、各ブロックラインを複数のサブブロックラインに分割し、前記サブブロックライン毎に前記元画像データを圧縮し、複数の圧縮サブブロックラインを生成する、圧縮部と、前記サブブロックラインの数と、前記元画像データの元画像データサイズと、画像圧縮率と、に基づいて、前記圧縮サブブロックライン毎に前記メモリの書込アドレスを決定する、書込アドレス決定部と、前記複数の圧縮サブブロックラインを、各圧縮サブブロックラインに対応する前記書込アドレスに書き込む、メモリ制御部と、を備え、前記複数の圧縮サブブロックラインは、第1圧縮サブブロックラインと、前記第1圧縮サブブロックラインに続く第2圧縮サブブロックラインと、を含み、前記メモリ制御部は、前記メモリにおいて、前記第1圧縮サブブロックライン及び前記第2圧縮サブブロックラインを記憶可能な容量を有する、記憶領域を画定する先頭アドレス及び終端アドレスを決定し、前記先頭アドレスを第1書込アドレスとして決定し、前記先頭アドレスから、前記サブブロックラインのサブブロックラインサイズ分だけ隔てたアドレスを、第2書込アドレスとして決定し、前記第1書込アドレスから前記第2書込アドレスまでの第1書込領域に、前記第1圧縮サブブロックラインの少なくとも一部を書き込み、前記第2書込アドレスから前記終端アドレスまでの第2書込領域に、前記第2圧縮サブブロックラインの少なくとも一部を書き込み、前記第1圧縮サブブロックラインのサイズが前記第1書込領域のサイズより大きい場合には、前記第1書込領域に記憶されていない前記第1圧縮サブブロックラインの残留部分を、前記第2書込領域に書き込み、前記第2圧縮サブブロックラインのサイズが前記第2書込領域のサイズより大きい場合には、前記第2書込領域に記憶されていない前記第2圧縮サブブロックラインの残留部分を、前記第1書込領域に書き込む、ことを特徴とする画像圧縮装置。圧縮画像データをメモリに書き込む画像圧縮装置であって、複数の画素を含む元画像データを複数のブロックラインに分割し、各ブロックラインを複数のサブブロックラインに分割し、前記サブブロックライン毎に前記元画像データを圧縮し、複数の圧縮サブブロックラインを生成する、圧縮部と、前記サブブロックラインの数と、前記元画像データの元画像データサイズと、画像圧縮率と、に基づいて、前記圧縮サブブロックライン毎に前記メモリの書込アドレスを決定する、書込アドレス決定部と、前記複数の圧縮サブブロックラインを、各圧縮サブブロックラインに対応する前記書込アドレスに書き込む、メモリ制御部と、を備え、前記複数の圧縮サブブロックラインは、第1圧縮サブブロックラインと、前記第1圧縮サブブロックラインに続く第2圧縮サブブロックラインと、を含み、前記第1圧縮サブブロックラインは、第1部分と、前記第1部分に続く第2部分と、を含み、前記第2圧縮サブブロックラインは、第1部分と、前記第1部分に続く第2部分と、を含み、前記メモリ制御部は、前記第1圧縮サブブロックラインの第2部分と、前記第2圧縮サブブロックラインの第2部分と、を含むラインデータを記憶可能なレジスタを備え、前記メモリにおいて、前記第1圧縮サブブロックライン及び前記第2圧縮サブブロックラインを記憶可能な容量を有する、記憶領域を画定する先頭アドレス及び終端アドレスを決定し、前記先頭アドレスを第1書込アドレスとして決定し、前記終端アドレスを第2書込アドレスとして決定し、前記第1書込アドレスを始点とする領域に、前記第1圧縮サブブロックラインの第1部分を書き込み、前記第1圧縮サブブロックラインの第2部分を、前記レジスタに書き込み、前記第2書込アドレスを始点とする領域に、前記第2圧縮サブブロックラインの第1部分を書き込み、前記第2圧縮サブブロックラインの第2部分を、前記レジスタに書き込み、前記レジスタに記憶された前記第1圧縮サブブロックラインの第2部分と、前記第2圧縮サブブロックラインの第2部分と、を含む前記ラインデータを、前記第1圧縮サブブロックラインの第1部分が記憶された領域に続く重複メモリラインに書き込む、ことを特徴とする画像圧縮装置。データを記憶可能なメモリと、複数の画素を含む元画像データを複数のブロックラインに分割し、各ブロックラインを複数のサブブロックラインに分割し、前記サブブロックライン毎に前記元画像データを圧縮し、複数の圧縮サブブロックラインを生成する、圧縮部と、前記サブブロックラインの数と、前記元画像データの元画像データサイズと、画像圧縮率と、に基づいて、前記圧縮サブブロックライン毎に前記メモリの書込アドレスを決定する、書込アドレス決定部と、前記複数の圧縮サブブロックラインを、各圧縮サブブロックラインに対応する前記書込アドレスに書き込む、メモリ制御部と、前記メモリに記憶された複数の圧縮サブブロックラインを、前記書込アドレスに基づいて個別に読み出す画像伸張装置と、を備えることを特徴とする画像処理システム。本発明が解決しようとする課題は、ブロックラインの大きさに依らず、メモリから伸張すべきデータを読み出すときのバンド幅及びレイテンシを低減することである。本発明の実施形態の画像圧縮装置は、圧縮画像データをメモリに書き込む。画像圧縮装置は、圧縮部と、書込アドレス決定部と、メモリ制御部と、を備える。圧縮部は、複数の画素を含む元画像データを複数のブロックラインに分割し、各ブロックラインを複数のサブブロックラインに分割し、サブブロックライン毎に元画像データを圧縮し、複数の圧縮サブブロックラインを生成する。書込アドレス決定部は、サブブロックラインの数と、元画像データの元画像データサイズと、画像圧縮率と、に基づいて、圧縮サブブロックライン毎にメモリの書込アドレスを決定する。メモリ制御部は、複数の圧縮サブブロックラインを、各圧縮サブブロックラインに対応する書込アドレスに書き込む。本実施形態について、図面を参照して説明する。本実施形態の画像処理システム1の構成について説明する。図1は、本実施形態の画像処理システム1のブロック図である。画像処理システム1は、画像圧縮装置10と、メモリ20と、画像伸張装置30と、を備える。画像圧縮装置10は、元画像データIMGoを圧縮し、圧縮画像データIMGcをメモリ20に書き込むように構成される。メモリ20は、圧縮画像データIMGcを記憶可能に構成される。メモリ20は、例えばDRAMDynamicRandomAccessMemoryである。画像伸張装置30は、メモリ20に記憶された圧縮画像データIMGcを伸張し、伸張画像データIMGdを生成するように構成される。伸張画像データIMGdは、例えばディスプレイ図示せずに出力される。これにより、元画像データIMGoに対応する画像がディスプレイに表示される。本実施形態の画像圧縮装置10の構成について説明する。図2は、本実施形態の画像圧縮装置10のブロック図である。画像圧縮装置10は、圧縮部12と、書込アドレス決定部14と、メモリ制御部16と、を備える。圧縮部12は、I個の画素PXi:i=1~Iを含む元画像データIMGoと、元画像データIMGoに適用される画像圧縮率Pと、を入力し、元画像データIMGoをNNは2以上の整数個のブロックラインBLn:n=2~Nに分割する。さらに、各ブロックラインBLnをMMは2以上の整数個のサブブロックラインSBLm:m=1~Mに分割し、各サブブロックラインSBLmをサブブロックライン圧縮率Pmで圧縮し、圧縮サブブロックラインSBLcmをメモリ制御部16に出力する。また、圧縮部12は、元画像データIMGoから得られる圧縮パラメータブロックライン番号n、サブブロックライン番号m、サブブロックラインの数M、元画像データサイズSimgoと、画像圧縮率Pと、を書込アドレス決定部14に出力する。このとき、圧縮部12は、式1の条件を満たすように、サブブロックライン圧縮率Pmを決定する。即ち、M個のサブブロックラインSBLmを異なるサブブロックライン圧縮率Pmで圧縮することにより得られる圧縮サブブロックラインサイズSblmの総和が、元画像データIMGoを画像圧縮率Pで圧縮することにより得られるデータのデータサイズ以下となるように、サブブロックラインSBLm毎のサブブロックライン圧縮率Pmが決められる。書込アドレス決定部14は、圧縮パラメータブロックライン番号n、サブブロックライン番号m、サブブロックラインの数M、元画像データサイズSimgoと、画像圧縮率Pと、を入力し、書込アドレスADDwmをメモリ制御部16に出力する。メモリ制御部16は、圧縮サブブロックラインSBLcm及び書込アドレスADDwmを入力し、メモリ20の書込アドレスADDwmに圧縮サブブロックラインSBLcmを格納する。M個の圧縮サブブロックラインSBLc1~SBLcmが、圧縮画像データIMGcに対応する。第1実施形態図3及び図4は、第1実施形態の圧縮部12の動作の説明図である。圧縮部12は、元画像データIMGoを、N個のブロックラインBLnに分割する。例えば、N=8の場合、圧縮部12は、8×8個の画素PXから構成される元画像データIMGoを、X方向に8画素且つY方向に1画素の8個のブロックラインBL1~BL8に分割する図3A。また、圧縮部12は、各ブロックラインBLnを、M個のサブブロックラインSBLmに分割する。例えば、M=4の場合、圧縮部12は、1×8個の画素PXから構成されるブロックラインBLnを、X方向に2画素の4個のサブブロックラインSBL1~SBL4に分割する図3B。また、圧縮部12は、各サブブロックラインSBLmを圧縮する。具体的には、圧縮部12は、各サブブロックラインSBLmに対して、先頭画素PX1を独立に即ち、如何なる画素も参照せずに符号化し、i1番目の画素PXi1を、i番目の画素PXi即ち、直前の隣接画素を参照して符号化し、圧縮サブブロックラインSBLcmを生成する。例えば、圧縮部12は、サブブロックラインSBLmの先頭画素PX1を独立に符号化する図4A。次いで、圧縮部12は、サブブロックラインSBLmの2番目の画素PX2を、直前の隣接画素PX1を参照して符号化する図4B。これにより、独立に符号化された先頭画素PX1と、直前の隣接画素PX1を参照して符号化された画素PX2と、から構成される圧縮サブブロックラインSBLcmが得られる図4C。図5及び図6は、第1実施形態の書込アドレス決定部14の動作の説明図である。書込アドレス決定部14は、ブロックライン番号を用いてメモリ20のメモリ空間内の記憶領域Aを画定する先頭アドレスADDh及び終端アドレスADDeを決定する図5A。記憶領域Aは、1ブロックラインの圧縮された元画像データを記憶する。書込アドレス決定部14は、式2を用いて、元画像データIMGoのサイズSimgoと、ブロック分割数Mと、画像圧縮率Pより、サブブロックラインサイズSblを計算する。また、書込アドレス決定部14は、式3を用いて、サブブロックラインサイズSblと、サブブロックラインの数Mより、終端アドレスADDeを計算する。Sbl1M...式2ADDeADDhMSbl...式3次いで、書込アドレス決定部14は、記憶領域Aの先頭アドレスADDhを、圧縮サブブロックラインSBLc1を書き込むべき書込アドレスADDw1として決定する図5B。また、書込アドレス決定部14は、書込アドレスADDw1から1ブロックラインサイズSblだけ隔てたアドレスを、圧縮サブブロックラインSBLc2を書き込むべき書込アドレスADDw2として決定する図5C。即ち、書込アドレス決定部14は、式4を用いて、書込アドレスADDwmを計算する。これにより、M=4の場合には、記憶領域Aが、メモリ20のアドレス空間において小さいアドレスから大きいアドレスの方向方向SLに向かって、4個の書込領域WA1~WA4に分割される図6。その結果、m番目の圧縮サブブロックラインSBLcを書き込むべき書込アドレスADDwmが一意に決まる。ADDwADDhSbl...式4図7は、第1実施形態のメモリ制御部16の動作の説明図である。はじめに、メモリ制御部16は、圧縮サブブロックラインSBLc1を、書込アドレスADDw1を始点とする書込領域WA1に、メモリ空間において水平方向H方向及び垂直方向V方向の順方向に書き込む図7A。次いで、メモリ制御部16は、圧縮サブブロックラインSBLc2~SBLc4を、それぞれ、書込アドレスADDw2~ADDw4を始点とする書込領域WA2~WA4に、メモリ空間においてH方向及びV方向の順方向に書き込む図7B~D。これにより、書込領域WA1~WA4に、元画像データIMGoに対応する圧縮サブブロックラインSBLc1~SBLc4が記憶される図7E。第1実施形態によれば、サブブロックラインSBLの数Mと、元画像データIMGoの元画像データサイズと、画像圧縮率Pと、に基づいて、圧縮サブブロックラインSBLcm毎にメモリ20の書込アドレスADDwmを決定し、複数の圧縮サブブロックラインSBLcを、各圧縮サブブロックラインSBLcmに対応する書込アドレスADDwmに書き込む。その結果、各書込アドレスADDwmに記憶された各圧縮サブブロックラインSBLcmを個別に読み出すことが可能となる。これにより、例えば、圧縮サブブロックラインSBLc2のみを伸張する場合に、画像伸張装置30は、圧縮サブブロックラインSBLc1を読み出すことなく、圧縮サブブロックラインSBLc2のみを読み出すことができる。このことは、画像伸張装置30が圧縮サブブロックラインSBLcmを読み出すときに使用するバスのバンド幅と、画像伸張装置40が圧縮サブブロックラインSBLcmを伸張するときのサイクル数と、が、1/Mに減縮することを意味する。即ち、第1実施形態によれば、ブロックラインBLの大きさに依らず、メモリ20から伸張すべきデータ圧縮サブブロックラインSBLcmを読み出すときのバンド幅及びレイテンシを低減することができる。図8は、第1実施形態の変形例の圧縮部12の動作の説明図である。1ブロックラインは、Y方向に複数画素を含む。圧縮部12は、図3Aに代えて例えば図8Aに示すように、X方向に8画素且つY方向に2画素の4個のブロックラインBL1~BL4に分割しても良い。この場合には、圧縮部12は、図3Bに代えて図8Bに示すように、各ブロックラインBLnを、X方向に2画素且つY方向に2画素の4個のサブブロックラインSBL1~SBL4に分割しても良い。第1実施形態の変形例によれば、ブロックラインBLの形状に依らず、メモリ20から伸張すべきデータ圧縮サブブロックラインSBLcmを読み出すときのバンド幅及びレイテンシを低減することができる。第2実施形態第2実施形態について説明する。第2実施形態では、2つの前提条件第1前提条件及び第2前提条件が成立する場合に、2つの書込領域WA1及びWA2に、元画像データIMGoに対応する2個の圧縮サブブロックラインSBLc1及びSBLc2を書き込む例について説明する。なお、第1実施形態と同様の説明は省略する。第1前提条件は、圧縮サブブロックラインSBLc1のサイズは1つの書込領域より大きく、且つ、圧縮サブブロックラインSBLc2のサイズは1つの書込領域より小さい、というものである。第2前提条件は、圧縮サブブロックラインSBLc1及びSBLc2が、1つの書込アドレスADDwで画定されるメモリライン上で重複しない、というものである。第1前提条件及び第2前提条件が成立するか否かは、圧縮部12が用いる圧縮アルゴリズムによって決まる。図9及び図10は、第2実施形態の書込アドレス決定部14の動作の説明図である。書込アドレス決定部14は、第1実施形態と同様に、メモリ20のメモリ空間内の記憶領域Aを画定する先頭アドレスADDh及び終端アドレスADDeを決定する図9A。次いで、書込アドレス決定部14は、第1実施形態と同様に、書込アドレスADDw1及びADDw2を決定する図9B及びC。これにより、記憶領域Aが、2つの書込領域WA1及びWA2に分割される図10。図11は、第2実施形態のメモリ制御部16の動作の第1例の説明図である。第1例では、圧縮サブブロックラインSBLc1が、書込領域WA1の全体と、書込領域WA1に続く書込領域WA2の一部と、に書き込まれる。はじめに、メモリ制御部16は、圧縮サブブロックラインSBLc1を、書込アドレスADDw1を始点とする領域即ち、書込領域WA1の全体及び書込領域WA2の一部に、メモリ空間においてH方向及びV方向の順方向に書き込む図11A。次いで、メモリ制御部16は、式5を用いて、終端アドレスADDeと、メモリ20の書込単位WUより、書込アドレスADDw ́を計算する。書込アドレスADDw ́は、終端アドレスADDeからメモリ20の書込単位WU例えば、32ビットの分だけ戻ったアドレスである。次に、メモリ制御部16は、圧縮サブブロックラインSBLc2を、書込アドレスADDw ́を始点とする領域即ち、書込領域WA2のうち、圧縮サブブロックラインの残留部分SBLc1 ́が記憶されていない部分に、メモリ空間においてH方向の順方向、且つ、V方向の逆方向に書き込む図11B。これにより、書込領域WA1及びWA2に、元画像データIMGoに対応する圧縮サブブロックラインSBLc1及びSBLc2が記憶される図11C。ADDw’ADDeWU...式5第2実施形態の第1例によれば、第1書込アドレスADDw1=ADDhを始点とする領域に第1圧縮サブブロックラインSBLc1を書き込み、終端アドレスADDeからメモリ20の書込単位分だけ戻った第2書込アドレスADDw ́を始点とする領域に第2圧縮サブブロックラインSBLc2を書き込む。これにより、第1実施形態に比べて、メモリ20の使用領域を低減することができる。図12は、第2実施形態のメモリ制御部16の動作の第2例の説明図である。第2例では、圧縮サブブロックラインSBLc1の一部が、第2書込領域WA2の下端から書き込まれる。はじめに、メモリ制御部16は、圧縮サブブロックラインの第1部分SBLc1-1を、書込アドレスADDw1を始点とする書込領域WA1に、メモリ空間においてH方向及びV方向の順方向に書き込む図12A。次いで、メモリ制御部16は、式5を用いて、終端アドレスADDeと、メモリ20の書込単位WUよりアドレスADDw ́を計算する。また、メモリ制御部16は、圧縮サブブロックラインの第2部分即ち、書込領域WA1に書き込まれていない部分SBLc1-2を、書込アドレスADDw ́を始点とする領域即ち、書込領域WA2の一部に、メモリ空間においてH方向の順方向、且つ、V方向の逆方向に書き込む図12B。次いで、メモリ制御部16は、圧縮サブブロックラインSBLc2を、書込アドレスADDw2を始点とする書込領域WA2のうち、圧縮サブブロックラインの第2部分SBLc1-2が記憶されていない部分に、メモリ空間においてH方向及びV方向の順方向に書き込む図12C。これにより、書込領域WA1及びWA2に、元画像データIMGoに対応する圧縮サブブロックラインSBLc1、並びにSBLc2が記憶される図12D。第2実施形態の第2例によれば、第1書込アドレスADDw1=ADDhを始点とする第1書込領域WA1に、第1圧縮サブブロックラインの第1部分SBLc1-1を書き込み、終端アドレスADDeからメモリ20の書込単位WU分だけ戻った第3書込アドレスADDw ́を始点として第2書込領域WA2に第1圧縮サブブロックラインの第2部分SBLc1-2を書き込み、第2書込アドレスADDw2を始点として第2書込領域WA2に第2圧縮サブブロックラインSBLc2を書き込む。これにより、第1圧縮サブブロックラインSBLc1のサイズが第1書込領域WA1の容量より大きくても、第1実施形態に比べて、メモリ20の使用領域を低減することができる。なお、第2実施形態では、圧縮サブブロックラインサイズSbl1即ち、圧縮サブブロックラインSBLc1のサイズが、圧縮サブブロックラインサイズSbl2即ち、圧縮サブブロックラインSBLc1に続く圧縮サブブロックラインSBLc2のサイズより大きい場合について説明したが、第2実施形態は、圧縮サブブロックラインサイズSbl1が圧縮サブブロックラインサイズSbl2より小さい場合にも適用可能である。即ち、第2実施形態では、メモリ制御部16は、圧縮サブブロックラインSBLc1の少なくとも一部を第1書込領域WA1に書き込み、圧縮サブブロックラインSBLc2の少なくとも一部を第2書込領域WA2に書き込む。そして、圧縮サブブロックラインサイズSbl1が第1書込領域WA1のサイズより大きい場合には、メモリ制御部16は、第1書込領域WA1に記憶されていない圧縮サブブロックラインSBLc1の残留部分を、第2書込領域WA2に書き込む。一方、圧縮サブブロックラインサイズSbl2が第2書込領域WA2のサイズより大きい場合には、メモリ制御部16は、第2書込領域WA2に記憶されていない圧縮サブブロックラインの残留部分を、第1書込領域WA1に書き込む。第3実施形態第3実施形態について説明する。第3実施形態の画像圧縮装置は、メモリ20の書込単位WU例えば、1メモリライン分のデータを記憶可能なレジスタREGを有する。第3実施形態では、第1前提条件及び第2前提条件が成立する場合に、2つの書込領域WA1及びWA2に、元画像データIMGoに対応する2個の圧縮サブブロックラインSBLc1及びSBLc2を書き込む例について説明する。なお、第1実施形態及び第2実施形態と同様の説明は省略する。第1前提条件は、第2実施形態と同様である。第2前提条件は、圧縮サブブロックラインSBLc1の一部と圧縮サブブロックラインSBLc2の一部とが、先頭アドレスADDdlhで画定されるメモリライン上で重複する可能性がある、というものである。第1前提条件及び第2前提条件が成立するか否かは、圧縮部12が用いる圧縮アルゴリズムによって決まる。書込アドレス決定部14は、第2実施形態と同様に動作する図9A~C。これにより、記憶領域Aが、2つの書込領域WA1及びWA2に分割される図10。図13は、第3実施形態のメモリ制御部16の動作の第1例の説明図である。はじめに、メモリ制御部16は、圧縮サブブロックラインSBLc1の第1部分SBLc1-1及び第2部分SBLc1-2を、書込アドレスADDw1を始点とする領域即ち、書込領域WA1の全体及び書込領域WA2の一部に、メモリ20のメモリ空間においてH方向及びV方向の順方向に書き込む図13A。圧縮サブブロックラインSBLc1の第2部分1-2のサイズは、メモリ20の書込単位WUより小さい。以下、圧縮サブブロックラインSBLc1の第2部分1-2が書き込まれる書込領域WA2の一部を、重複メモリラインDLという。次いで、メモリ制御部16は、圧縮サブブロックラインSBLc2の第1部分SBLc2-1を、終端アドレスADDeを始点として、書込領域WA2のうちの重複メモリラインDLを除く領域に、メモリ空間においてH方向及びV方向の逆方向に書き込む図13B。また、メモリ制御部16は、圧縮サブブロックラインSBLc2の第2部分SBLc2-2即ち、重複メモリラインDLに書き込まれるべき部分を、メモリ制御部16内のレジスタREGの終端アドレスADDregeを始点とする領域に、レジスタREGのレジスタ空間においてH方向の逆方向に書き込む。次いで、メモリ制御部16は、重複メモリラインDLに記憶された圧縮サブブロックラインSBLc1の第2部分SBLc1-2を、レジスタREGに転送する。即ち、メモリ制御部16は、圧縮サブブロックラインSBLc1の第2部分SBLc1-2を、レジスタREGの先頭アドレスADDreghを始点とする領域に、レジスタ空間においてH方向に順方向に書き込む。これにより、レジスタREGには、圧縮サブブロックラインSBLc1の第2部分SBLc1-2及び圧縮サブブロックラインSBLc2の第2部分SBLc2-2を含む、1ライン分のラインデータが記憶される。また、メモリ制御部16は、メモリ20から圧縮サブブロックラインSBLc1の第2部分SBLc1-2を削除する図13C。次いで、メモリ制御部16は、レジスタREGに記憶されたラインデータ第2部分SBLc1-2及びSBLc2-2を、重複メモリラインDLの先頭アドレスADDdlhを始点とする領域に、メモリ空間においてH方向の順方向に書き込む図13D。また、メモリ制御部16は、第2部分SBLc1-2及びSBLc2-2を、レジスタREGから削除する。これにより、書込領域WA1及びWA2に、元画像データIMGoに対応する圧縮サブブロックラインSBLc1の第1部分SBLc1-1及び第2部分SBLc1-2、並びに圧縮サブブロックラインSBLc2の第1部分SBLc2-1及び第2部分SBLc2-2が記憶される図13E。第3実施形態の第1例によれば、重複メモリラインDLに書き込まれた第1圧縮サブブロックラインSBLc1の第2部分SBLc1-2及び第2圧縮サブブロックラインSBLc2の第2部分SBLc2-2を含むラインデータを、いったんレジスタREGに書き込んだ後に、レジスタREGに記憶されたラインデータを、重複メモリラインDLに書き込む。これにより、第1圧縮サブブロックラインSBLc1の第2部分SBLc1-2と第2圧縮サブブロックラインSBLc2の第2部分SBLc2-2とが、1つの重複メモリラインDLに書き込まれる場合であっても、第1実施形態に比べて、メモリ20の使用領域を低減することができる。図14は、第3実施形態のメモリ制御部16の動作の第2例の説明図である。はじめに、メモリ制御部16は、圧縮サブブロックラインSBLc1の第1部分SBLc1-1を、書込アドレスADDw1を始点とする領域即ち、書込領域WA1の全体及び書込領域WA2の一部に、メモリ空間においてH方向及びV方向の順方向に書き込む図14A。また、メモリ制御部16は、圧縮サブブロックラインSBLc1の第2部分1-2を、レジスタREGの先頭アドレスADDreghを始点とする領域に、レジスタ空間においてH方向の順方向に書き込む。圧縮サブブロックラインSBLc1の第2部分1-2は、メモリ20の書込単位WUより小さいデータである。次いで、メモリ制御部16は、圧縮サブブロックラインSBLc2の第1部分2-1を、終端アドレスADDeを始点として、書込領域WA2のうちの重複メモリラインDLを除く領域に、メモリ空間においてH方向及びV方向の逆方向に書き込む図14B。また、メモリ制御部16は、圧縮サブブロックラインSBLc2の第2部分2-2を、メモリ制御部16内のレジスタREGの終端アドレスADDregeを始点とする領域に、レジスタ空間においてH方向の逆方向に書き込む。圧縮サブブロックラインSBLc2の第2部分2-2のサイズは、メモリ20の書込単位WUより小さい。これにより、レジスタREGには、圧縮サブブロックラインSBLc1の第2部分SBLc1-2及び圧縮サブブロックラインSBLc2の第2部分SBLc2-2を含む、1ライン分のラインデータが記憶される。次いで、メモリ制御部16は、レジスタREGに記憶されたラインデータ第2部分SBLc1-2及びSBLc2-2を、重複メモリラインDLの先頭アドレスADDdlhを始点とする領域に、メモリ空間においてH方向の順方向に書き込む図14C。また、メモリ制御部16は、第2部分SBLc1-2及びSBLc2-2を、レジスタREGから削除する。これにより、書込領域WA1及びWA2に、元画像データIMGoに対応する、圧縮サブブロックラインSBLc1の第1部分1-1及び第2部分1-2、並びに、圧縮サブブロックラインSBLc2の第1部分2-1及び第2部分2-2が記憶される図14D。第3実施形態の第2例によれば、第1圧縮サブブロックラインSBLc1の第2部分SBLc1-2及び第2圧縮サブブロックラインSBLc2の第2部分SBLc2-2を含むラインデータを、いったんレジスタREGに書き込んだ後に、レジスタREGに記憶されたラインデータを、重複メモリラインDLに書き込む。これにより、第3実施形態の第1例に比べて、メモリ制御部16がメモリ20に圧縮サブブロックラインSBLcmを書き込むのに要するサイクル数を低減することができる。なお、第3実施形態では、圧縮サブブロックラインサイズSbl1が、圧縮サブブロックラインサイズSbl2より大きい場合について説明したが、第3実施形態は、圧縮サブブロックラインサイズSbl1が圧縮サブブロックラインサイズSbl2より小さい場合にも適用可能である。本実施形態に係る画像圧縮装置10の少なくとも一部は、ハードウェアで構成しても良いし、ソフトウェアで構成しても良い。ソフトウェアで構成する場合には、画像圧縮装置10の少なくとも一部の機能を実現するプログラムをフレキシブルディスクやCD-ROM等の記録媒体に収納し、コンピュータに読み込ませて実行させても良い。記録媒体は、磁気ディスクや光ディスク等の着脱可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でも良い。また、本実施形態に係る画像圧縮装置10の少なくとも一部の機能を実現するプログラムを、インターネット等の通信回線無線通信も含むを介して頒布しても良い。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布しても良い。なお、本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で構成要素を変形して具体化される。また、上述した実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明が形成可能である。例えば、上述した実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。