第1の配線と、前記第1の配線上に絶縁膜を挟んで形成された第2の配線とを備え、前記第1の配線と前記第2の配線とは平面視において少なくとも部分的にオーバーラップしており、少なくとも前記第1の配線と前記第2の配線とのオーバーラップ部分の前記絶縁膜中に導電性シールド層が形成されていることを特徴とする半導体装置。請求項1に記載の半導体装置において、前記導電性シールド層の電位が固定されていることを特徴とする半導体装置。請求項2に記載の半導体装置において、前記導電性シールド層よりも上側又は下側に形成された第3の配線と、前記第3の配線と前記導電性シールド層とを接続するように前記絶縁膜中に形成されたビアとをさらに備えていることを特徴とする半導体装置。請求項1~3のいずれか1項に記載の半導体装置において、前記第1の配線と前記第2の配線とのオーバーラップ部分の全体に亘って前記導電性シールド層が形成されていることを特徴とする半導体装置。請求項1~3のいずれか1項に記載の半導体装置において、前記第1の配線と前記第2の配線とのオーバーラップ部分には前記導電性シールド層が配置されていない領域が存在し、当該領域の寸法は、前記第1の配線及び前記第2の配線のうちの幅狭な配線の幅よりも小さいことを特徴とする半導体装置。請求項1~5のいずれか1項に記載の半導体装置において、前記第1の配線又は前記第2の配線と同じ層に形成され、且つ前記第1の配線又は前記第2の配線と側面視において少なくとも部分的にオーバーラップする第4の配線と、前記導電性シールド層に接続され、且つ前記導電性シールド層から前記絶縁膜を通って前記第1の配線又は前記第2の配線と前記第4の配線とのオーバーラップ部分まで延びる導電性構造体とをさらに備えていることを特徴とする半導体装置。請求項1~6のいずれか1項に記載の半導体装置において、前記第1の配線下に他の絶縁膜を挟んで形成された他の導電性シールド層をさらに備え、前記導電性シールド層及び前記他の導電性シールド層はそれぞれ、前記第1の配線の両側方まで延びており、前記導電性シールド層と前記他の導電性シールド層とを接続する他の導電性構造体が前記第1の配線の両側方に設けられていることを特徴とする半導体装置。請求項7に記載の半導体装置において、前記他の導電性構造体は、平面視において前記第1の配線に沿って延びる壁状構造を有していることを特徴とする半導体装置。請求項1~8のいずれか1項に記載の半導体装置において、前記導電性シールド層は、金属膜又は金属窒化膜からなることを特徴とする半導体装置。請求項9に記載の半導体装置において、前記導電性シールド層は、金属窒化膜の単層構造からなることを特徴とする半導体装置。請求項10に記載の半導体装置において、前記導電性シールド層は、TiNからなることを特徴とする半導体装置。請求項1~11のいずれか1項に記載の半導体装置において、前記導電性シールド層の厚さは、50nm以下であることを特徴とする半導体装置。請求項1~12のいずれか1項に記載の半導体装置において、前記第1の配線と前記第2の配線との間隔は、500nm以下であることを特徴とする半導体装置。請求項1~13のいずれか1項に記載の半導体装置において、前記絶縁膜は、第1の絶縁膜と、前記第1の絶縁膜上に形成された第2の絶縁膜とを含み、前記導電性シールド層は、前記第1の絶縁膜の表面上に形成されており、前記第2の絶縁膜は、前記導電性シールド層を覆うように形成されていることを特徴とする半導体装置。請求項14に記載の半導体装置において、前記第2の配線は、前記第2の絶縁膜の上部に埋め込み形成されていることを特徴とする半導体装置。請求項1~15のいずれか1項に記載の半導体装置において、前記絶縁膜の下側に下層絶縁膜が形成されており、前記第1の配線は、前記下層絶縁膜の上部に埋め込み形成されていることを特徴とする半導体装置。第1の配線と、前記第1の配線上に絶縁膜を挟んで形成された第2の配線とを備えた半導体装置の製造方法であって、前記第1の配線と前記第2の配線とは平面視において少なくとも部分的にオーバーラップしており、少なくとも前記第1の配線と前記第2の配線とのオーバーラップ部分の前記絶縁膜中に導電性シールド層を形成する工程を備えていることを特徴とする半導体装置の製造方法。請求項17に記載の半導体装置の製造方法において、前記絶縁膜は、第1の絶縁膜と、前記第1の絶縁膜上に形成された第2の絶縁膜とを含み、前記導電性シールド層を形成する工程において、前記第1の絶縁膜の表面上に第1の導電膜を形成した後、前記第1の導電膜をパターニングして前記導電性シールド層を形成し、その後、前記導電性シールド層を覆うように前記第2の絶縁膜を形成することを特徴とする半導体装置の製造方法。請求項18に記載の半導体装置の製造方法において、前記導電性シールド層を形成する工程よりも後に、前記第2の絶縁膜の上部に配線溝を形成した後、前記配線溝に第2の導電膜を埋め込んで前記第2の配線を形成する工程をさらに備えていることを特徴とする半導体装置の製造方法。請求項17~19のいずれか1項に記載の半導体装置の製造方法において、前記導電性シールド層を形成する工程よりも前に、前記絶縁膜の下側に下層絶縁膜を形成した後、前記下層絶縁膜の上部に配線溝を形成し、その後、前記配線溝に第3の導電膜を埋め込んで前記第1の配線を形成する工程をさらに備えていることを特徴とする半導体装置の製造方法。ところで、半導体装置の微細化に従って、論理回路のクロック周波数及び配線層中の配線本数が増大するため、積層配線構造における配線層の容量の充放電に必要な電力も大きく増大する。それに対して、前述のように、従来の半導体装置では、上層配線と下層配線とを直交させるという制限をレイアウトに与えることによって、積層配線間に生じるクロストークノイズを低減している。しかしながら、クロストークノイズの低減のために、上層配線と下層配線とを直交させるレイアウトを用いると、配線の引き回しが複雑になったり、配線構造の大幅な変更が必要になるという問題が生じる。前記に鑑み、本発明は、配線レイアウトや配線構造の複雑化や大幅な変更を伴うことなく、積層配線間に生じるクロストークノイズを低減できる半導体装置及びその製造方法を提供することを目的とする。前記の目的を達成するために、本発明に係る半導体装置は、第1の配線と、前記第1の配線上に絶縁膜を挟んで形成された第2の配線とを備え、前記第1の配線と前記第2の配線とは平面視において少なくとも部分的にオーバーラップしており、少なくとも前記第1の配線と前記第2の配線とのオーバーラップ部分の前記絶縁膜中に導電性シールド層が形成されている。尚、本願において、配線とは、回路の信号伝達のために用いる信号配線、及び電源電圧等の伝達のために用いる電源配線等を意味するのに対して、導電性シールド層は、このような伝達機能は有していない。本発明に係る半導体装置によると、第1の配線下層配線と第2の配線上層配線との間の絶縁膜中に導電性シールド層が形成されているため、各配線を互いに電気的にシールドすることができるので、容量結合に起因するクロストークノイズを低減することができる。また、導電性シールド層を例えばダマシン構造の配線層間に形成することにより、配線レイアウトや配線構造の複雑化や大幅な変更を伴うことなく、積層配線間に生じるクロストークノイズを低減することができる。尚、本発明に係る半導体装置において、前記第1の配線は、例えば、基板上に形成されたゲート配線活性領域上に形成されたゲート電極、及び素子分離領域上に形成され且つゲート電極と接続する配線の両方を意味するであってもよい。また、本発明に係る半導体装置において、前記導電性シールド層の電位が固定されていてもよい。ここで、前記導電性シールド層の電位は、電源電位、接地電位、又はそれらの電位と異なる他の電位のいずれであってもよい。或いは、前記導電性シールド層の電位をフローティングにしてもよい。また、前記導電性シールド層よりも上側又は下側に形成された第3の配線と、前記第3の配線と前記導電性シールド層とを接続するように前記絶縁膜中に形成されたビアとをさらに備えていてもよい。ここで、第3の配線は、第1の配線若しくは第2の配線と同じ配線層に設けられていてもよいし、又はそれらの配線のいずれとも異なる他の配線層に設けられていてもよい。また、本発明に係る半導体装置において、前記第1の配線と前記第2の配線とのオーバーラップ部分の全体に亘って前記導電性シールド層が形成されていてもよい。このようにすると、積層配線間に生じるクロストークノイズをより確実に低減することができる。また、本発明に係る半導体装置において、前記第1の配線と前記第2の配線とのオーバーラップ部分には前記導電性シールド層が配置されていない領域が存在し、当該領域の寸法は、前記第1の配線及び前記第2の配線のうちの幅狭な配線の幅よりも小さくてもよい。このようにすると、上層配線と下層配線とを直交させるレイアウトを用いた従来の半導体装置と比べて、積層配線間に生じるクロストークノイズをより低減することができる。ここで、前記第1の配線及び前記第2の配線が同じ配線幅を有する場合、前記導電性シールド層が形成されていない領域の寸法を、前記同じ配線幅よりも小さくすればよい。また、本発明に係る半導体装置において、前記第1の配線又は前記第2の配線と同じ層に形成され、且つ前記第1の配線又は前記第2の配線と側面視において少なくとも部分的にオーバーラップする第4の配線と、前記導電性シールド層に接続され、且つ前記導電性シールド層から前記絶縁膜を通って前記第1の配線又は前記第2の配線と前記第4の配線とのオーバーラップ部分まで延びる導電性構造体とをさらに備えていてもよい。このようにすると、導電性シールド層に接続された導電性構造体によって、第1の配線又は第2の配線と第4の配線との間に生じるクロストークノイズを低減することができる。また、本発明に係る半導体装置において、前記第1の配線下に他の絶縁膜を挟んで形成された他の導電性シールド層をさらに備え、前記導電性シールド層及び前記他の導電性シールド層はそれぞれ、前記第1の配線の両側方まで延びており、前記導電性シールド層と前記他の導電性シールド層とを接続する他の導電性構造体が前記第1の配線の両側方に設けられていてもよい。このようにすると、導電性シールド層と他の導電性シールド層と両者を接続する他の導電性構造体とによって第1の配線を囲むことによって、第1の配線の上下左右に位置する他の配線に起因して第1の配線に生じるクロストークノイズ、及び第1の配線に起因して他の配線に生じるクロストークノイズを確実に低減することができる。ここで、前記他の導電性構造体は、平面視において前記第1の配線に沿って延びる壁状構造を有していてもよい。また、本発明に係る半導体装置において、前記導電性シールド層は、金属膜又は金属窒化膜から構成されていてもよい。ここで、前記導電性シールド層は、金属窒化膜の単層構造から構成されていてもよく、例えば、TiNから構成されていてもよい。また、本発明に係る半導体装置において、前記導電性シールド層の厚さは、50nm以下であってもよい。このようにすると、半導体装置を微細化しつつ、積層配線間に生じるクロストークノイズを低減することができる。また、本発明に係る半導体装置において、前記第1の配線と前記第2の配線との間隔は、500nm以下であってもよい。このようにすると、積層配線間に生じるクロストークノイズの低減効果が顕著に得られる。また、本発明に係る半導体装置において、前記絶縁膜は、第1の絶縁膜と、前記第1の絶縁膜上に形成された第2の絶縁膜とを含み、前記導電性シールド層は、前記第1の絶縁膜の表面上に形成されており、前記第2の絶縁膜は、前記導電性シールド層を覆うように形成されていてもよい。ここで、前記第2の配線は、前記第2の絶縁膜の上部に埋め込み形成されていてもよい。また、本発明に係る半導体装置において、前記絶縁膜の下側に下層絶縁膜が形成されており、前記第1の配線は、前記下層絶縁膜の上部に埋め込み形成されていてもよい。本発明に係る半導体装置の製造方法は、第1の配線と、前記第1の配線上に絶縁膜を挟んで形成された第2の配線とを備えた半導体装置の製造方法であって、前記第1の配線と前記第2の配線とは平面視において少なくとも部分的にオーバーラップしており、少なくとも前記第1の配線と前記第2の配線とのオーバーラップ部分の前記絶縁膜中に導電性シールド層を形成する工程を備えている。本発明に係る半導体装置の製造方法によると、第1の配線下層配線と第2の配線上層配線との間の絶縁膜中に導電性シールド層を形成するため、各配線を互いに電気的にシールドすることができるので、容量結合に起因するクロストークノイズを低減することができる。また、導電性シールド層を例えばダマシン構造の配線層間に形成することにより、配線レイアウトや配線構造の複雑化や大幅な変更を伴うことなく、積層配線間に生じるクロストークノイズを低減することができる。本発明に係る半導体装置の製造方法において、前記絶縁膜は、第1の絶縁膜と、前記第1の絶縁膜上に形成された第2の絶縁膜とを含み、前記導電性シールド層を形成する工程において、前記第1の絶縁膜の表面上に第1の導電膜を形成した後、前記第1の導電膜をパターニングして前記導電性シールド層を形成し、その後、前記導電性シールド層を覆うように前記第2の絶縁膜を形成してもよい。この場合、前記導電性シールド層を形成する工程よりも後に、前記第2の絶縁膜の上部に配線溝を形成した後、前記配線溝に第2の導電膜を埋め込んで前記第2の配線を形成する工程をさらに備えていてもよい。本発明に係る半導体装置の製造方法において、前記導電性シールド層を形成する工程よりも前に、前記絶縁膜の下側に下層絶縁膜を形成した後、前記下層絶縁膜の上部に配線溝を形成し、その後、前記配線溝に第3の導電膜を埋め込んで前記第1の配線を形成する工程をさらに備えていてもよい。本発明によると、配線レイアウトや配線構造の複雑化や大幅な変更を伴うことなく、積層配線間に生じるクロストークノイズを低減できる半導体装置及びその製造方法を提供することができる。第1の実施形態以下、本発明の第1の実施形態に係る半導体装置について、図面を参照しながら説明する。図1a及びbはそれぞれ、第1の実施形態に係る半導体装置を示す平面図及び断面図である。尚、図1aにおいては、主要な構成要素である配線ビアを含む及び導電性シールド層を示している。また、図1bは、図1aのA-A線の断面構成を示している。図1a及びbに示すように、本実施形態の半導体装置においては、MOSMetalOxideSemiconductorトランジスタ等の素子図示省略が設けられている半導体基板101上に層間絶縁膜102が形成されている。層間絶縁膜102の上部には、例えば深さ100nm~200nm程度の配線溝102aが形成されており、配線溝102a中に配線103が形成されている。配線103は、配線溝102aの壁面及び底面を覆い且つ例えばTa又はTaN等からなるバリア膜103aと、バリア膜103aを挟んで配線溝102aに埋め込まれ且つ例えば銅からなる導電膜103bとからなる。ここで、図示は省略しているが、配線103は、半導体基板101上に形成された素子と電気的に接続されている。配線103上及び層間絶縁膜102上には、例えば厚さ60nm~100nm程度の層間絶縁膜104、及び例えば厚さ200nm~300nm程度の層間絶縁膜106が順次形成されている。層間絶縁膜106の上部には、例えば深さ100nm~200nm程度の配線溝106b1及び106b2が形成されており、配線溝106b1及び106b2のそれぞれの中に配線108及び109が形成されている。配線108は、配線溝106b1の壁面及び底面を覆い且つ例えばTa又はTaN等からなるバリア膜108aと、バリア膜108aを挟んで配線溝106b1に埋め込まれ且つ例えば銅からなる導電膜108bとからなる。配線109は、配線溝106b2の壁面及び底面を覆い且つ例えばTa又はTaN等からなるバリア膜109aと、バリア膜109aを挟んで配線溝106b2に埋め込まれ且つ例えば銅からなる導電膜109bとからなる。ここで、配線103と配線108とは、図1aに示すように、平面視において部分的にオーバーラップしている。本実施形態の特徴は、配線103と配線108とのオーバーラップ部分重なり部分を含む層間絶縁膜104表面を覆うように、例えばTiNからなる厚さ10nm~50nm程度の導電性シールド層105が形成されていることである。ここで、導電性シールド層105は、層間絶縁膜106によって覆われている。言い換えると、導電性シールド層105は、層間絶縁膜104及び106の積層膜中に埋め込まれている。尚、本実施形態においては、導電性シールド層105は層間絶縁膜104表面上を配線109の下側まで延びており、導電性シールド層105と配線109とは、配線溝106下側の層間絶縁膜106中に形成されており且つ配線溝106b2と接続するビアホール106a中に形成されたビア107を介して、電気的に接続されている。これにより、導電性シールド層105の電位が固定されている。ここで、導電性シールド層105の電位は、電源電位、接地電位、又はそれらの電位と異なる他の電位のいずれであってもよい。また、ビア107は、ビアホール106aの壁面及び底面を覆い且つ例えばTa又はTaN等からなるバリア膜107aと、バリア膜107aを挟んでビアホール106aに埋め込まれ且つ例えば銅からなる導電膜107bとからなる。配線109とビア107とはデユアルダマシン構造を有していてもよい。また、本実施形態において、配線103及び108と、配線109つまり導電性シールド層105とは、電気的に接続されていない。以上に説明した本実施形態によると、配線下層配線103と配線上層配線108との間の絶縁膜層間絶縁膜104及び106の積層体中に導電性シールド層105が形成されているため、各配線103及び108を互いに電気的にシールドすることができるので、容量結合に起因するクロストークノイズを低減することができる。具体的には、配線108にノイズが発生した場合にも、当該ノイズに起因して配線103に生じるクロストークノイズを低減できると共に、配線103にノイズが発生した場合にも、当該ノイズに起因して配線108に生じるクロストークノイズを低減できる。また、導電性シールド層105をダマシン構造の配線層間に形成しているため、配線レイアウトや配線構造の複雑化や大幅な変更を伴うことなく、積層配線間に生じるクロストークノイズを低減することができる。以下、本発明の第1の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図2a~f及び図3a~eはそれぞれ、第1の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。まず、図2aに示すように、半導体基板101上にMOSトランジスタ等の素子図示省略を形成した後、当該素子上を含む半導体基板101上に層間絶縁膜102を形成する。次に、図2bに示すように、フォトリソグラフィ及びドライエッチングによって、層間絶縁膜102の上部に、例えば深さ100nm~200nm程度の配線溝102aを形成する。その後、図2cに示すように、層間絶縁膜102上に、配線溝102aの壁面及び底面を覆うように、例えばTa又はTaN等からなるバリア膜111を形成した後、バリア膜111上に、配線溝102aが埋まるように、例えば銅からなる導電膜112を形成する。次に、図2dに示すように、例えばCMP法を用いて、配線溝102aの外側のバリア膜111及び導電膜112を除去する。これにより、バリア膜103aと導電膜103bとからなる配線103が配線溝102aに形成される。次に、図2eに示すように、配線103上及び層間絶縁膜102上に、例えば厚さ60nm~100nm程度の層間絶縁膜104を形成した後、層間絶縁膜104上の全面に、例えばCVD法により、例えばTiNからなる厚さ10nm~50nm程度の導電膜105Aを形成する。次に、図2fに示すように、配線103と後述する配線108図3e参照とのオーバーラップ部分を含む所定の領域を覆うレジスト膜113をマスクとして、ドライエッチングにより導電膜105Aをパターニングして導電性シールド層105を形成する。次に、レジスト膜113を除去した後、図3aに示すように、導電性シールド層105上及び層間絶縁膜104上に、例えば厚さ200nm~300nm程度の層間絶縁膜106を形成する。次に、図3bに示すように、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜106に、導電性シールド層105に達するビアホール106aを形成する。次に、図3cに示すように、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜106の上部に、例えば深さ100nm~200nm程度の配線溝106b1及び106b2を形成する。ここで、配線溝106b1は、配線103と部分的にオーバーラップするように形成されている。また、配線溝106b2は、ビアホール106aと接続するように形成されている。次に、図3dに示すように、層間絶縁膜106上に、ビアホール106aの壁面及び底面並びに配線溝106b1及び106b2の壁面及び底面を覆うように、例えばTa又はTaN等からなるバリア膜114を形成した後、バリア膜114上に、ビアホール106a並びに配線溝106b1及び106b2が埋まるように、例えば銅からなる導電膜115を形成する。次に、図3eに示すように、例えばCMP法を用いて、ビアホール106a並びに配線溝106b1及び106b2の外側のバリア膜114及び導電膜115を除去する。これにより、配線103と部分的にオーバーラップし且つバリア膜108aと導電膜108bとからなる配線108が配線溝106b1に形成され、導電性シールド層105と接続し且つバリア膜107aと導電膜107bとからなるビア107がビアホール106aに形成され、ビア107と接続し且つバリア膜109aと導電膜109bとからなる配線109が配線溝106b2に形成される。以上に説明した本実施形態の製造方法によると、図1a及びbに示す本実施形態の半導体装置を得ることができるので、本実施形態の半導体装置について説明したのと同様の効果を得ることができる。尚、本実施形態において、層間絶縁膜102、104及び106の材料は特に限定されないが、例えば、SiC膜、プラズマTEOStetraethylorthosilicate膜、SiOC膜、SiCO膜、SiCN膜又はこれらの絶縁膜の積層膜等を用いてもよい。また、本実施形態において、導電性シールド層105として、TiN膜を用いたが、これに限定されず、例えばW膜、Ta膜、Ti膜若しくはAl膜等の金属膜、又は例えNiAlN膜、TiSiN膜若しくはWN膜等の金属窒化膜等を用いてもよい。ここで、半導体装置の微細化のためには、導電性シールド層105として、例えば厚さ50nm程度以下の金属窒化膜の単層膜を用いてもよい。また、本実施形態では、導電性シールド層105の電位を固定したが、これに代えて、導電性シールド層105の電位をフローティングにしてもよい。但し、本実施形態の効果の観点からは、導電性シールド層105の電位をフローティングにするよりも、導電性シールド層105の電位を固定する方が好ましく、特に、導電性シールド層105の電位を電源電位又は接地電位に固定することが好ましい。また、本実施形態では、導電性シールド層105の電位を固定するために、配線108と同じ配線層に設けられた配線109と導電性シールド層105とを電気的に接続したが、これに代えて、配線108と異なる配線層に設けられた他の配線と導電性シールド層105とを電気的に接続してもよい。また、本実施形態において、配線103、108及び109として、ダマシン構造の配線を形成したが、配線構造は特に限定されるものではない。また、配線103が、半導体基板101上に形成されたゲート配線活性領域上に形成されたゲート電極、及び素子分離領域上に形成され且つゲート電極と接続する配線の両方を意味するであっても、本実施形態と同様の効果を得ることができる。また、本実施形態において、層間絶縁膜104及び106の積層膜の境界に導電性シールド層105を配置したが、導電性シールド層105の配置は、積層配線間の絶縁膜中であれば特に限定されない。言い換えると、導電性シールド層105が配置される積層配線間の絶縁膜の構造は特に限定されない。また、本実施形態において、配線103と導電性シールド層105との間隔つまり層間絶縁膜104の厚さは例えば50nm~100nm程度であってもよい。また、配線108と導電性シールド層105との間隔は例えば80nm~150nm程度であってもよい。さらに、導電性シールド層105が間に配置される配線103と配線108との間隔は例えば130nm~250nm程度であってもよい。但し、本実施形態における層間絶縁膜102、104及び106の厚さ並びに配線103、108及び109の厚さ等の数値は全て例示であって、これらに限定されないこと、及びこれらの数値が変われば前述の各配線や導電性シールド層間の間隔も変わることは言うまでもない。また、配線構造や層間絶縁膜材料等にも依存するが、上層配線と下層配線とが少なくとも部分的にオーバーラップしており、且つ上層配線と下層配線との間隔が500nm以下である場合には、上層配線と下層配線との間の絶縁膜における少なくとも両配線のオーバーラップ部分には、本実施形態と同様の導電性シールド層を設けることが好ましい。第1の実施形態の第1変形例以下、本発明の第1の実施形態の第1変形例に係る半導体装置について、図面を参照しながら説明する。図4は、第1の実施形態の第1変形例に係る半導体装置を示す平面図である。尚、図4においては、主要な構成要素である配線ビアを含む及び導電性シールド層を示している。また、図4においては、図1a及びbに示す第1の実施形態の半導体装置と同じ構成要素には同じ符号を付している。本変形例が第1の実施形態と異なっている点は以下の通りである。第1の実施形態では、図1aに示すように、配線103と配線108とのオーバーラップ部分重なり部分の全体に亘って導電性シールド層105が形成されていた。それに対して、本変形例では、図4に示すように、配線103と配線108とのオーバーラップ部分には導電性シールド層105が配置されていない領域が存在する。ここで、当該領域の寸法Lは、配線103の幅Wよりも小さく設定されている。本変形例によると、上層配線と下層配線とを直交させるレイアウトを用いた従来の半導体装置と比べて、導電性シールド層105を介在させずに配線103と配線108とがオーバーラップする部分の面積を小さくできるので、積層配線間に生じるクロストークノイズをより低減することができる。尚、本変形例では、配線103及び108の配線幅が同じであるとして、前記領域の寸法を配線103の幅Wよりも小さく設定したが、配線103及び108の配線幅が異なる場合、前記領域の寸法を幅狭な方の配線の幅よりも小さく設定すればよい。第1の実施形態の第2変形例以下、本発明の第1の実施形態の第2変形例に係る半導体装置について、図面を参照しながら説明する。図5a及びbはそれぞれ、第1の実施形態の第2変形例に係る半導体装置を示す平面図及び断面図である。尚、図5aにおいては、主要な構成要素である配線ビアを含む及び導電性シールド層を示している。また、図5bは、図5aのA-A線の断面構成を示している。また、図5a及びbにおいては、図1a及びbに示す第1の実施形態の半導体装置と同じ構成要素には同じ符号を付している。本変形例が第1の実施形態と異なっている点は以下の通りである。第1の実施形態では、図1bに示すように、導電性シールド層105の電位を固定するために、配線108と同じ配線層に設けられた配線109と導電性シールド層105とを電気的に接続した。それに対して、本変形例では、図5bに示すように、導電性シールド層105の電位を固定するために、配線103と同じ配線層に設けられた配線109と導電性シールド層105とを電気的に接続している。具体的には、本変形例では、図5bに示すように、層間絶縁膜102の上部には、例えば深さ100nm~200nm程度の配線溝102a1及び102a2が形成されており、配線溝102a1及び102a2のそれぞれの中に配線103及び109が形成されている。配線103は、配線溝102a1の壁面及び底面を覆い且つ例えばTa又はTaN等からなるバリア膜103aと、バリア膜103aを挟んで配線溝102a1に埋め込まれ且つ例えば銅からなる導電膜103bとからなる。配線109は、配線溝102a2の壁面及び底面を覆い且つ例えばTa又はTaN等からなるバリア膜109aと、バリア膜109aを挟んで配線溝102a2に埋め込まれ且つ例えば銅からなる導電膜103bとからなる。また、導電性シールド層105は層間絶縁膜104表面上を配線109の上側まで延びており、導電性シールド層105と配線109とは、層間絶縁膜104中に形成されており且つ配線109と接続するビアホール104a中に形成されたビア107を介して、電気的に接続されている。これにより、導電性シールド層105の電位が固定されている。ここで、導電性シールド層105の電位は、電源電位、接地電位、又はそれらの電位と異なる他の電位のいずれであってもよい。また、ビア107は、ビアホール104aの壁面及び底面を覆い且つ例えばTa又はTaN等からなるバリア膜107aと、バリア膜107aを挟んでビアホール104aに埋め込まれ且つ例えば銅からなる導電膜107bとからなる。尚、本変形例において、配線103及び108と、配線109つまり導電性シールド層105とは、電気的に接続されていない。以上に説明した本変形例によると、第1の実施形態と同様の効果を得ることができる。第1の実施形態の第3変形例以下、本発明の第1の実施形態の第3変形例に係る半導体装置について、図面を参照しながら説明する。図6a及びbはそれぞれ、第1の実施形態の第3変形例に係る半導体装置を示す平面図及び断面図である。尚、図6aにおいては、主要な構成要素である配線ビアを含む及び導電性シールド層後述する導電性構造体を含むを示している。また、図6bは、図6aのA-A線の断面構成を示している。また、図6a及びbにおいては、図1a及びbに示す第1の実施形態の半導体装置と同じ構成要素には同じ符号を付している。本変形例が第1の実施形態と異なっている第1の点は、図6a及びbに示すように、配線103と同じ配線層に配線121が形成されていることである。ここで、配線103と配線121とは側面視において少なくとも部分的にオーバーラップしている。具体的には、図6bに示すように、層間絶縁膜102の上部には、例えば深さ100nm~200nm程度の配線溝102a1及び102a2が形成されており、配線溝102a1及び102a2のそれぞれの中に配線103及び121が形成されている。配線103は、配線溝102a1の壁面及び底面を覆い且つ例えばTa又はTaN等からなるバリア膜103aと、バリア膜103aを挟んで配線溝102a1に埋め込まれ且つ例えば銅からなる導電膜103bとからなる。配線121は、配線溝102a2の壁面及び底面を覆い且つ例えばTa又はTaN等からなるバリア膜121aと、バリア膜121aを挟んで配線溝102a2に埋め込まれ且つ例えば銅からなる導電膜121bとからなる。尚、本変形例では、導電性シールド層105は層間絶縁膜104表面上を配線121の上側まで延びている。本変形例が第1の実施形態と異なっている第2の点は、図6a及びbに示すように、導電性シールド層105に接続され、且つ導電性シールド層105から層間絶縁膜104を通って、配線103と配線121とのオーバーラップ部分の層間絶縁膜102まで延びる導電性構造体例えば壁状ビア122及び123の積層体が形成されていることである。具体的には、配線103と配線121とのオーバーラップ部分の層間絶縁膜102には、配線溝102a1及び102a2よりも深くビア溝102a3が形成されており、ビア溝102a3中に壁状ビア122が形成されている。壁状ビア122は、ビア溝102a3の壁面及び底面を覆い且つ例えばTa又はTaN等からなるバリア膜122aと、バリア膜122aを挟んでビア溝102a3に埋め込まれ且つ例えば銅からなる導電膜122bとからなる。また、層間絶縁膜104には、壁状ビア122に達するビア溝104aが形成されており、ビア溝104a中に壁状ビア123が形成されている。壁状ビア123は、ビア溝104aの壁面及び底面を覆い且つ例えばTa又はTaN等からなるバリア膜123aと、バリア膜123aを挟んでビア溝104aに埋め込まれ且つ例えば銅からなる導電膜123bとからなる。尚、導電性シールド層105は壁状ビア123と接するように形成されている。以上に説明した本変形例によると、第1の実施形態と同様の効果に加えて、次のような効果を得ることができる。すなわち、導電性シールド層105に接続された導電性構造体例えば壁状ビア122及び123の積層体によって、同じ配線層内に形成された配線103と配線121との間に生じるクロストークノイズを低減することができる。尚、本変形例においては、配線103と同じ配線層に配線121が形成されていると共に、導電性シールド層105から、配線103と配線121とのオーバーラップ部分の層間絶縁膜102まで延びる導電性構造体壁状ビア122及び123の積層体が形成されていた。しかし、これに代えて、又は、これに加えて、配線108と同じ配線層に他の配線が形成されていると共に、導電性シールド層105から、配線108と前記他の配線とのオーバーラップ部分の層間絶縁膜106まで延びる導電性構造体例えば層間絶縁膜106に形成された壁状ビアが形成されていてもよい。第2の実施形態以下、本発明の第2の実施形態に係る半導体装置について、図面を参照しながら説明する。図7a及びbはそれぞれ、第2の実施形態に係る半導体装置を示す平面図及び断面図である。尚、図7aにおいては、主要な構成要素である配線ビアを含む及び導電性シールド層導電性構造体を示している。また、図7bは、図7aのA-A線の断面構成を示している。図7a及びbに示すように、本実施形態の半導体装置においては、MOSトランジスタ等の素子図示省略が設けられている半導体基板201上にゲート配線250が形成されている。ゲート配線250は、活性領域上に形成されたゲート電極、及び素子分離領域上に形成され且つゲート電極と接続する配線の両方を含む。ゲート配線250上及び半導体基板201上には層間絶縁膜202が形成されている。ゲート配線250と後述する上層配線である配線206とのオーバーラップ部分重なり部分を含む層間絶縁膜202表面を覆うように、例えばTiNからなる厚さ10nm~50nm程度の導電性シールド層203が形成されている。ここで、導電性シールド層203は、ゲート配線250の両側方に延びている。導電性シールド層203上及び層間絶縁膜202上には、例えば厚さ200nm~300nm程度の層間絶縁膜204が形成されている。ゲート配線250と後述する上層配線である配線206とのオーバーラップ部分重なり部分の両側方に位置する部分の層間絶縁膜204中には、導電性シールド層203に達するビア溝204aが形成されている。また、層間絶縁膜204の上部には、平面視においてゲート配線250と少なくとも部分的にオーバーラップする配線溝204b1、各ビア溝204aと接続する配線溝204b2、及び、配線溝204b1の両側方に各配線溝204b2を挟んで配置された配線溝204b3が形成されている。配線溝204b1、204b2及び204b3の深さは、例えば100nm~200nm程度である。各ビア溝204a中には、導電性シールド層203と接続する壁状ビア205が形成されている。各壁状ビア205は、ビア溝204aの壁面及び底面を覆い且つ例えばTa又はTaN等からなるバリア膜205aと、バリア膜205aを挟んでビア溝204aに埋め込まれ且つ例えば銅からなる導電膜205bとからなる。配線溝204b1、204b2及び204b3のそれぞれの中には配線206、ダミー配線207及び配線216が形成されている。配線206は、配線溝204b1の壁面及び底面を覆い且つ例えばTa又はTaN等からなるバリア膜206aと、バリア膜206aを挟んで配線溝204b1に埋め込まれ且つ例えば銅からなる導電膜206bとからなる。ダミー配線207は、配線溝204b2の壁面及び底面を覆い且つ例えばTa又はTaN等からなるバリア膜207aと、バリア膜207aを挟んで配線溝204b2に埋め込まれ且つ例えば銅からなる導電膜207bとからなる。ダミー配線207と壁状ビア205とは、デュアルダマシン構造を有していてもよい。配線216は、配線溝204b3の壁面及び底面を覆い且つ例えばTa又はTaN等からなるバリア膜216aと、バリア膜216aを挟んで配線溝204b3に埋め込まれ且つ例えば銅からなる導電膜216bとからなる。配線206、ダミー配線207及び配線216のそれぞれの上及び層間絶縁膜204の上には、例えば厚さ60nm~100nm程度の層間絶縁膜208が形成されている。層間絶縁膜208中には、各ダミー配線207に達するビア溝208aが形成されている。各ビア溝208a中には、各ダミー配線207と接続する壁状ビア209が形成されている。各壁状ビア209は、ビア溝208aの壁面及び底面を覆い且つ例えばTa又はTaN等からなるバリア膜209aと、バリア膜209aを挟んでビア溝208aに埋め込まれ且つ例えば銅からなる導電膜209bとからなる。配線206と後述する上層配線である配線213とのオーバーラップ部分重なり部分を含む層間絶縁膜208表面を覆うように、例えばTiNからなる厚さ10nm~50nm程度の導電性シールド層210が形成されている。ここで、導電性シールド層210は、各壁状ビア209と接続するように、配線206の両側方に延びている。導電性シールド層210上及び層間絶縁膜208上には、例えば厚さ200nm~300nm程度の層間絶縁膜211が形成されている。層間絶縁膜208及び211中には、各配線216に達するビアホール217が形成されている。また、配線206と後述する上層配線である配線213とのオーバーラップ部分重なり部分の両側方に位置する部分の層間絶縁膜211中には、導電性シールド層210に達するビアホール211aが形成されている。また、層間絶縁膜211の上部には、平面視において配線206と少なくとも部分的にオーバーラップする配線溝211b1、各ビアホール211aと接続する配線溝211b2、及び、各ビアホール217と接続する配線溝211b3が形成されている。配線溝211b1、211b2及び211b3の深さは、例えば100nm~200nm程度である。各ビアホール217中には、各配線216と接続するビア218が形成されている。ビア218は、ビアホール217の壁面及び底面を覆い且つ例えばTa又はTaN等からなるバリア膜218aと、バリア膜218aを挟んでビアホール217に埋め込まれ且つ例えば銅からなる導電膜218bとからなる。各ビアホール211a中には、導電性シールド層210と接続するビア212が形成されている。各ビア212は、ビアホール211aの壁面及び底面を覆い且つ例えばTa又はTaN等からなるバリア膜212aと、バリア膜212aを挟んでビアホール211aに埋め込まれ且つ例えば銅からなる導電膜212bとからなる。配線溝211b1、211b2及び211b3のそれぞれの中には配線213、214及び219が形成されている。配線213は、配線溝211b1の壁面及び底面を覆い且つ例えばTa又はTaN等からなるバリア膜213aと、バリア膜213aを挟んで配線溝211b1に埋め込まれ且つ例えば銅からなる導電膜213bとからなる。配線214は、配線溝211b2の壁面及び底面を覆い且つ例えばTa又はTaN等からなるバリア膜214aと、バリア膜214aを挟んで配線溝211b2に埋め込まれ且つ例えば銅からなる導電膜214bとからなる。配線214とビア212とは、デュアルダマシン構造を有していてもよい。配線219は、配線溝211b3の壁面及び底面を覆い且つ例えばTa又はTaN等からなるバリア膜219aと、バリア膜219aを挟んで配線溝211b3に埋め込まれ且つ例えば銅からなる導電膜219bとからなる。配線219とビア218とは、デュアルダマシン構造を有していてもよい。尚、本実施形態において、配線250、206、213と、配線214つまり導電性シールド層203、210とは、電気的に接続されていない。以上に説明した本実施形態によると、ゲート配線250と配線206との間の絶縁膜層間絶縁膜202及び204の積層体中に導電性シールド層203が形成されているため、ゲート配線250と配線206とを互いに電気的にシールドすることができるので、容量結合に起因するクロストークノイズを低減することができる。具体的には、ゲート配線250にノイズが発生した場合にも、当該ノイズに起因して配線206に生じるクロストークノイズを低減できると共に、配線206にノイズが発生した場合にも、当該ノイズに起因してゲート配線250に生じるクロストークノイズを低減できる。また、本実施形態によると、配線下層配線206と配線上層配線213との間の絶縁膜層間絶縁膜208及び211の積層体中に導電性シールド層210が形成されているため、各配線206及び213を互いに電気的にシールドすることができるので、容量結合に起因するクロストークノイズを低減することができる。具体的には、配線206にノイズが発生した場合にも、当該ノイズに起因して配線213に生じるクロストークノイズを低減できると共に、配線213にノイズが発生した場合にも、当該ノイズに起因して配線206に生じるクロストークノイズを低減できる。また、本実施形態によると、導電性シールド層203及び210をそれぞれダマシン構造の配線層間に形成しているため、配線レイアウトや配線構造の複雑化や大幅な変更を伴うことなく、積層配線間に生じるクロストークノイズを低減することができる。さらに、本実施形態によると、導電性シールド層203及び210に電気的に接続された導電性構造体例えばダミー配線207並びに壁状ビア205及び209によって、同じ配線層内に形成された配線206と配線216との間に生じるクロストークノイズを低減することができる。すなわち、本実施形態によると、導電性シールド層203及び210と両者を接続する導電性構造体とによって配線206を囲む図7bのシールド領域215参照ことによって、配線206の上下左右に位置する他の配線に起因して配線206に生じるクロストークノイズ、及び配線206に起因して他の配線に生じるクロストークノイズを確実に低減することができる。尚、本実施形態においては、導電性シールド層210つまり、導電性シールド層203、ダミー配線207並びに壁状ビア205及び209と配線214とは、ビア212を介して、電気的に接続されている。これにより、導電性シールド層210つまり、導電性シールド層203、ダミー配線207並びに壁状ビア205及び209の電位が固定されている。ここで、導電性シールド層210つまり、導電性シールド層203、ダミー配線207並びに壁状ビア205及び209の電位は、電源電位、接地電位、又はそれらの電位と異なる他の電位のいずれであってもよい。以下、本発明の第2の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図8a~e、図9a、b、図10a、b及び図11a、bはそれぞれ、第2の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。まず、図8aに示すように、半導体基板201上にMOSトランジスタ等の素子図示省略及びゲート配線250を形成した後、当該素子上及びゲート配線250上を含む半導体基板201上に層間絶縁膜202を形成する。尚、ゲート配線250は、活性領域上に形成されたゲート電極、及び素子分離領域上に形成され且つゲート電極と接続する配線の両方を含む。次に、層間絶縁膜202上の全面に、例えばCVD法により、例えばTiNからなる厚さ10nm~50nm程度の導電膜203Aを形成する。次に、図8bに示すように、ゲート配線250と後述する上層配線である配線206図9a参照とのオーバーラップ部分を含む所定の領域を覆うレジスト膜220をマスクとして、ドライエッチングにより導電膜203Aをパターニングして導電性シールド層203を形成する。ここで、導電性シールド層203は、ゲート配線250の両側方に延びている。次に、レジスト膜220を除去した後、図8cに示すように、導電性シールド層203上及び層間絶縁膜202上に、例えば厚さ200nm~300nm程度の層間絶縁膜204を形成する。次に、フォトリソグラフィ及びドライエッチングにより、ゲート配線250の両側方に位置する部分の層間絶縁膜204に、導電性シールド層203に達するビア溝204aを形成する。次に、図8dに示すように、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜204の上部に、平面視においてゲート配線250と少なくとも部分的にオーバーラップする配線溝204b1、各ビア溝204aと接続する配線溝204b2、及び、配線溝204b1の両側方に各配線溝204b2を挟んで配置された配線溝204b3を形成する。配線溝204b1、204b2及び204b3の深さは、例えば100nm~200nm程度である。次に、図8eに示すように、層間絶縁膜204上に、ビア溝204aの壁面及び底面並びに配線溝204b1、204b2及び204b3の壁面及び底面を覆うように、例えばTa又はTaN等からなるバリア膜221を形成した後、バリア膜221上に、ビア溝204a並びに配線溝204b1、204b2及び204b3が埋まるように、例えば銅からなる導電膜222を形成する。次に、図9aに示すように、例えばCMP法を用いて、ビア溝204a並びに配線溝204b1、204b2及び204b3の外側のバリア膜221及び導電膜222を除去する。これにより、ゲート配線250と部分的にオーバーラップし且つバリア膜206aと導電膜206bとからなる配線206が配線溝204b1に形成される。また、導電性シールド層203と接続し且つバリア膜205aと導電膜205bとからなる壁状ビア205がビア溝204aに形成されると共に、壁状ビア205と接続し且つバリア膜207aと導電膜207bとからなるダミー配線207が配線溝204b2に形成される。ここで、ダミー配線207と壁状ビア205とは、デュアルダマシン構造を有していてもよい。さらに、配線206の両側方に各配線207を挟んで配置され且つバリア膜216aと導電膜216bとからなる配線216が配線溝204b3に形成される。次に、図9bに示すように、配線206、ダミー配線207及び配線216のそれぞれの上及び層間絶縁膜204の上には、例えば厚さ60nm~100nm程度の層間絶縁膜208を形成する。次に、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜208中に、各ダミー配線207に達するビア溝208aを形成する。次に、図8e及び図9aに示す工程と同様にして、ビア溝208a中に、各ダミー配線207と接続する壁状ビア209を形成する。すなわち、各壁状ビア209は、ビア溝208aの壁面及び底面を覆い且つ例えばTa又はTaN等からなるバリア膜209aと、バリア膜209aを挟んでビア溝208aに埋め込まれ且つ例えば銅からなる導電膜209bとからなる。次に、図8a及びbに示す工程と同様にして、配線206と後述する上層配線である配線213図11b参照とのオーバーラップ部分を含む層間絶縁膜208表面を覆うように、例えばTiNからなる厚さ10nm~50nm程度の導電性シールド層210を形成する。ここで、導電性シールド層210は、各壁状ビア209と接続するように、配線206の両側方に延びるように形成される。次に、図10aに示すように、導電性シールド層210上及び層間絶縁膜208上に、例えば厚さ200nm~300nm程度の層間絶縁膜211を形成する。次に、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜208及び211中に、各配線216に達するビアホール217を形成すると共に、配線206と後述する上層配線である配線213図11b参照とのオーバーラップ部分の両側方に位置する部分の層間絶縁膜211中に、導電性シールド層210に達するビアホール211aを形成する。次に、図10bに示すように、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜211の上部に、平面視において配線206と少なくとも部分的にオーバーラップする配線溝211b1、各ビアホール211aと接続する配線溝211b2、及び、各ビアホール217と接続する配線溝211b3を形成する。ここで、配線溝211b1、211b2及び211b3の深さは、例えば100nm~200nm程度である。次に、図11aに示すように、層間絶縁膜211上に、ビアホール211a及び217の壁面及び底面並びに配線溝211b1、211b2及び211b3の壁面及び底面を覆うように、例えばTa又はTaN等からなるバリア膜223を形成した後、バリア膜223上に、ビアホール211a及び217及び底面並びに配線溝211b1、211b2及び211b3が埋まるように、例えば銅からなる導電膜224を形成する。次に、図11bに示すように、例えばCMP法を用いて、ビアホール211a及び217及び底面並びに配線溝211b1、211b2及び211b3の外側のバリア膜223及び導電膜224を除去する。これにより、配線206と部分的にオーバーラップし且つバリア膜213aと導電膜213bとからなる配線213が配線溝211b1に形成される。また、導電性シールド層210と接続し且つバリア膜212aと導電膜212bとからなるビア212がビアホール211aに形成されると共に、ビア212と接続し且つバリア膜214aと導電膜214bとからなる配線214が配線溝211b2に形成される。ここで、配線214とビア212とは、デュアルダマシン構造を有していてもよい。さらに、配線216と接続し且つバリア膜218aと導電膜218bとからなるビア218がビアホール217に形成されると共に、ビア218と接続し且つバリア膜219aと導電膜219bとからなる配線219が配線溝211b3に形成される。ここで、配線219とビア218とは、デュアルダマシン構造を有していてもよい。以上に説明した本実施形態の製造方法によると、図7a及びbに示す本実施形態の半導体装置を得ることができるので、本実施形態の半導体装置について説明したのと同様の効果を得ることができる。尚、本実施形態において、層間絶縁膜202、204、208及び211の材料は特に限定されないが、例えば、SiC膜、プラズマTEOS膜、SiOC膜、SiCO膜、SiCN膜又はこれらの絶縁膜の積層膜等を用いてもよい。また、本実施形態において、導電性シールド層203及び210として、TiN膜を用いたが、これに限定されず、例えばW膜、Ta膜、Ti膜若しくはAl膜等の金属膜、又は例えばNiAlN膜、TiSiN膜若しくはWN膜等の金属窒化膜等を用いてもよい。ここで、半導体装置の微細化のためには、導電性シールド層203及び210として、例えば厚さ50nm程度以下の金属窒化膜の単層膜を用いてもよい。また、本実施形態では、導電性シールド層210つまり、導電性シールド層203、ダミー配線207並びに壁状ビア205及び209の電位を固定したが、これに代えて、導電性シールド層210つまり、導電性シールド層203、ダミー配線207並びに壁状ビア205及び209の電位をフローティングにしてもよい。但し、本実施形態の効果の観点からは、導電性シールド層210つまり、導電性シールド層203、ダミー配線207並びに壁状ビア205及び209の電位をフローティングにするよりも、導電性シールド層210つまり、導電性シールド層203、ダミー配線207並びに壁状ビア205及び209の電位を固定する方が好ましく、特に、導電性シールド層210つまり、導電性シールド層203、ダミー配線207並びに壁状ビア205及び209の電位を電源電位又は接地電位に固定することが好ましい。また、本実施形態では、導電性シールド層210つまり、導電性シールド層203、ダミー配線207並びに壁状ビア205及び209の電位を固定するために、配線213と同じ配線層に設けられた配線214と導電性シールド層210とを電気的に接続したが、これに代えて、配線213と異なる配線層に設けられた他の配線と導電性シールド層210又は導電性シールド層203、ダミー配線207、壁状ビア205若しくは壁状ビア209とを電気的に接続してもよい。また、本実施形態において、配線206、213、214、216及び219として、ダマシン構造の配線を形成したが、配線構造は特に限定されるものではない。また、ゲート配線250に代えて、配線206の下層配線が半導体基板201上に絶縁膜を挟んで形成されている場合にも、本実施形態と同様の効果を得ることができる。また、本実施形態において、ダミー配線207と壁状ビア205との積層構造に代えて、層間絶縁膜204を貫通して導電性シールド層203と壁状ビア209とを接続する壁状ビアを形成してもよい。また、本実施形態において、層間絶縁膜202及び204の積層膜の境界に導電性シールド層203を配置したが、導電性シールド層203の配置は、積層配線間の絶縁膜中であれば特に限定されない。言い換えると、導電性シールド層203が配置される積層配線間の絶縁膜の構造は特に限定されない。同様に、層間絶縁膜208及び211の積層膜の境界に導電性シールド層210を配置したが、導電性シールド層210の配置は、積層配線間の絶縁膜中であれば特に限定されない。言い換えると、導電性シールド層210が配置される積層配線間の絶縁膜の構造は特に限定されない。また、本実施形態においては、導電性シールド層203及び210と両者を接続する導電性構造体例えばダミー配線207並びに壁状ビア205及び209とによって配線206を囲んだ図7bのシールド領域215参照。しかし、導電性シールド層203又は導電性シールド層210の一部分を除去して、当該領域を通るように、配線206に接続するビア等を形成してもよい。或いは、ダミー配線207の一部分を除去して、当該領域を通るように、配線206に接続する引き出し配線を形成してもよい。また、本実施形態において、ゲート配線250と導電性シールド層203との間隔は例えば50nm~100nm程度であってもよい。また、配線206と導電性シールド層203との間隔は例えば80nm~150nm程度であってもよい。また、導電性シールド層203が間に配置されるゲート配線250と配線206との間隔は例えば130nm~250nm程度であってもよい。また、配線206と導電性シールド層210との間隔つまり層間絶縁膜208の厚さは例えば50nm~100nm程度であってもよい。また、配線213と導電性シールド層210との間隔は例えば80nm~150nm程度であってもよい。また、導電性シールド層210が間に配置される配線206と配線213との間隔は例えば130nm~250nm程度であってもよい。但し、本実施形態における層間絶縁膜202、204、208及び211の厚さ並びに配線206、213、214、216及び219の厚さ等の数値は全て例示であって、これらに限定されないこと、及びこれらの数値が変われば前述の各配線や導電性シールド層間の間隔も変わることは言うまでもない。また、配線構造や層間絶縁膜材料等にも依存するが、上層配線と下層配線とが少なくとも部分的にオーバーラップしており、且つ上層配線と下層配線との間隔が500nm以下である場合には、上層配線と下層配線との間の絶縁膜における少なくとも両配線のオーバーラップ部分には、本実施形態と同様の導電性シールド層を設けることが好ましい。