"第1の直流電圧を分圧する分圧回路と、第1および第2のバイポーラトランジスタと、第1および第2の抵抗素子とを備え、前記第1および第2のバイポーラトランジスタのエミッタ面積は所定の比に設定され、それらのコレクタはともに第2の直流電圧を受け、それらのベースはともに前記分圧回路の出力電圧を受け、前記第1のバイポーラトランジスタのエミッタは、前記第1の抵抗素子を介して基準電圧のラインに接続されるとともに、前記第2の抵抗素子を介して前記第2のバイポーラトランジスタのエミッタに接続され、前記分圧回路の出力電圧が予め定められた電圧値にされた場合に、前記第1のバイポーラトランジスタのコレクタに流れる第1の電流と前記第2のバイポーラトランジスタのコレクタに流れる第2の電流とが一致し、さらに、前記第1および第2の電流の高低を比較し、比較結果を示す信号を出力する比較回路と、前記第1の電流に基いて前記第1および第2のバイポーラトランジスタのベース電流の和に相当する電流を生成し、その電流を前記第1および第2のバイポーラトランジスタのベースに供給するベース電流補償回路とを備える、電圧検知回路。第1の直流電圧を分圧する分圧回路と、第1および第2のバイポーラトランジスタと、第1および第2の抵抗素子とを備え、前記第1および第2のバイポーラトランジスタのエミッタ面積は所定の比に設定され、それらのコレクタはともに第2の直流電圧を受け、それらのベースはともに前記分圧回路の出力電圧を受け、前記第1のバイポーラトランジスタのエミッタは、前記第1の抵抗素子を介して基準電圧のラインに接続されるとともに、前記第2の抵抗素子を介して前記第2のバイポーラトランジスタのエミッタに接続され、前記分圧回路の出力電圧が予め定められた第1の電圧値にされた場合に、前記第1のバイポーラトランジスタのコレクタに流れる第1の電流と前記第2のバイポーラトランジスタのコレクタに流れる第2の電流とが一致し、さらに、前記第1および第2の電流の高低を比較し、比較結果を示す信号を出力する比較回路と、前記分圧回路の出力電圧を前記予め定められた第1の電圧値よりも高い予め定められた第2の電圧値以下の値に制限する電圧制限回路とを備える、電圧検知回路。第1の直流電圧を分圧する分圧回路と、第1および第2のバイポーラトランジスタと、第1および第2の抵抗素子とを備え、前記第1および第2のバイポーラトランジスタのエミッタ面積は所定の比に設定され、それらのコレクタはともに第2の直流電圧を受け、それらのベースはともに前記分圧回路の出力電圧を受け、前記第1のバイポーラトランジスタのエミッタは、前記第1の抵抗素子を介して基準電圧のラインに接続されるとともに、前記第2の抵抗素子を介して前記第2のバイポーラトランジスタのエミッタに接続され、前記分圧回路の出力電圧が予め定められた電圧値にされた場合に、前記第1のバイポーラトランジスタのコレクタに流れる第1の電流と前記第2のバイポーラトランジスタのコレクタに流れる第2の電流とが一致し、さらに、前記第1および第2の電流の高低を比較し、比較結果を示す信号を出力する比較回路と、前記分圧回路の出力ノードと前記第1および第2のバイポーラトランジスタのベースとの間に介挿された第3の抵抗素子とを備える、電圧検知回路。第1の直流電圧を分圧する分圧回路と、第1および第2のバイポーラトランジスタと、第1および第2の抵抗素子とを備え、前記第1および第2のバイポーラトランジスタのエミッタ面積は所定の比に設定され、それらのコレクタはともに第2の直流電圧を受け、それらのベースはともに前記分圧回路の出力電圧を受け、前記第1のバイポーラトランジスタのエミッタは、前記第1の抵抗素子を介して基準電圧のラインに接続されるとともに、前記第2の抵抗素子を介して前記第2のバイポーラトランジスタのエミッタに接続され、前記分圧回路の出力電圧が予め定められた電圧値にされた場合に、前記第1のバイポーラトランジスタのコレクタに流れる第1の電流と前記第2のバイポーラトランジスタのコレクタに流れる第2の電流とが一致し、さらに、それらのソースがともに前記第1の直流電圧を受け、それらのゲートがそれぞれ前記第1および第2のバイポーラトランジスタのコレクタに接続された第1および第2のMOSトランジスタと、それらの一方端子がそれぞれ前記第1および第2のMOSトランジスタのドレインに接続され、それらの他方端子がそれぞれ前記第1および第2のバイポーラトランジスタのコレクタに接続された第3および第4の抵抗素子と、それらのソースがともに前記第1の直流電圧を受け、それらのゲートがそれぞれ前記第1および第2のMOSトランジスタのドレインに接続され、それぞれ前記第1および第2の電流に応じたレベルの第3および第4の電流を流す第3および第4のMOSトランジスタと、前記第3および第4の電流の高低を比較し、比較結果を示す信号を出力する比較回路とを備える、電圧検知回路。しかし、従来の電圧検知回路をCMOSComplementaryMetalOxideSemiconductorプロセスで作成すると、バイポーラトランジスタの電流増幅率hFEが低下してベース電流が増加し、電圧検知回路の検出精度が低下すると言う問題がある。また、従来の電圧検知回路をBiCMOSBipolarCMOSプロセスで作成すると、そのような問題は発生しないが、コスト高になってしまう。それゆえに、この発明の主たる目的は、高精度で低コストの電圧検知回路を提供することである。この発明に係る電圧検知回路は、第1の直流電圧を分圧する分圧回路と、第1および第2のバイポーラトランジスタと、第1および第2の抵抗素子とを備えたものである。第1および第2のバイポーラトランジスタのエミッタ面積は所定の比に設定され、それらのコレクタはともに第2の直流電圧を受け、それらのベースはともに分圧回路の出力電圧を受ける。第1のバイポーラトランジスタのエミッタは、第1の抵抗素子を介して基準電圧のラインに接続されるとともに、第2の抵抗素子を介して第2のバイポーラトランジスタのエミッタに接続される。分圧回路の出力電圧が予め定められた電圧値にされた場合に、第1のバイポーラトランジスタのコレクタに流れる第1の電流と第2のバイポーラトランジスタのコレクタに流れる第2の電流とが一致する。この電圧検知回路は、さらに、第1および第2の電流の高低を比較し、比較結果を示す信号を出力する比較回路と、第1の電流に基いて第1および第2のバイポーラトランジスタのベース電流の和に相当する電流を生成し、その電流を第1および第2のバイポーラトランジスタのベースに供給するベース電流補償回路とを備える。この発明に係る電圧検知回路では、電圧検知回路をCMOSプロセスで作成したために第1および第2のバイポーラトランジスタの各々のベース電流が増大した場合でも、それらのベース電流の和に相当する電流をベース電流補償回路が供給するので、検出精度が低下するのを防止することができる。したがって、高精度で低コストの電圧検知回路を実現することができる。本願発明の実施の形態について説明する前に、まず本願発明の基礎となるパワーオンリセット回路について説明する。このパワーオンリセット回路は、図1に示すように、抵抗素子R1~R4、NPN型バイポーラトランジスタQ1,Q2、PチャネルMOSトランジスタMP1~MP4、NチャネルMOSトランジスタMN1,MN2、およびインバータINVを備える。抵抗素子R4,R3は、直流電源電圧VCCを分圧する分圧回路1を構成する。すなわち、抵抗素子R4,R3は、直流電源電圧VCCのラインと接地電圧VSSのラインとの間に直列接続される。抵抗素子R3,R4の抵抗値をそれぞれr3,r4とすると、抵抗素子R3,R4間の出力ノードN1の電圧VINは、VIN=VCC×r3/r3r4となる。バイポーラトランジスタQ1,Q2のコレクタは、それぞれPチャネルMOSトランジスタMP1,MP2を介して直流電源電圧VCCのラインに接続される。バイポーラトランジスタQ1,Q2のベースは、ともに分圧回路1の出力電圧VINを受ける。バイポーラトランジスタQ1のエミッタは、抵抗素子R1を介して接地電圧VSSのラインに接続される。バイポーラトランジスタQ2のエミッタは、抵抗素子R2を介してバイポーラトランジスタQ1のエミッタに接続される。バイポーラトランジスタQ1とQ2のエミッタ面積の比は、1:Nただし、Nは1よりも大きな所定の値であるに設定されている。PチャネルMOSトランジスタMP3およびNチャネルMOSトランジスタMN1は、直流電源電圧VCCのラインと接地電圧VSSのラインとの間に直列接続される。PチャネルMOSトランジスタMP1,MP3のゲートは、ともにPチャネルMOSトランジスタMP1のドレインに接続される。PチャネルMOSトランジスタMP1,MP3は、カレントミラー回路を構成する。PチャネルMOSトランジスタMP4およびNチャネルMOSトランジスタMN2は、直流電源電圧VCCのラインと接地電圧VSSのラインとの間に直列接続される。PチャネルMOSトランジスタMP2,MP4のゲートは、ともにPチャネルMOSトランジスタMP2のドレインに接続される。PチャネルMOSトランジスタMP2,MP4は、カレントミラー回路を構成する。NチャネルMOSトランジスタMN1,MN2のゲートは、ともにNチャネルMOSトランジスタMN1のドレインに接続される。NチャネルMOSトランジスタMN1,MN2は、カレントミラー回路を構成する。インバータINVは、トランジスタMP4,MN2のドレインノードN2に現れる信号を反転させたパワーオンリセット信号POR_Nを出力する。このパワーオンリセット回路では、バイポーラトランジスタQ1,Q2のエミッタ面積の比1:Nと、抵抗素子R1,R2の各々の抵抗値とを適値に設定すると、バイポーラトランジスタQ1,Q2のベース電圧VINがバンドギャップ電圧VBGになったときにバイポーラトランジスタQ1のコレクタに流れる電流I1の値とバイポーラトランジスタQ2のコレクタに流れる電流I2の値とが一致する。すなわち、VIN=VGBのときにI1=I2となる。バンドギャップ電圧VGBは、温度に依らず一定値1.2Vになる。また、VIN<VGBのときはI1<I2となり、VIN>VGBのときはI1>I2となる。また、PチャネルMOSトランジスタMP1とバイポーラトランジスタQ1が直列接続され、PチャネルMOSトランジスタMP1,MP3のゲートは互いに接続されている。また、トランジスタMP3,MN1は直列接続され、NチャネルMOSトランジスタMN1,MN2のゲートが互いに接続されている。したがって、NチャネルMOSトランジスタMN2には、電流I1に応じた値の電流が流れる。また、PチャネルMOSトランジスタMP2とバイポーラトランジスタQ2が直列接続され、PチャネルMOSトランジスタMP2,MP4のゲートは互いに接続されている。したがって、PチャネルMOSトランジスタMP4には、電流I2に応じた値の電流が流れる。したがって、I1<I2である場合は、ノードN2がHレベルになってパワーオンリセット信号POR_NがLレベルになる。また、I1>I2である場合は、ノードN2がLレベルになってパワーオンリセット信号POR_NがHレベルになる。すなわち、トランジスタMP1~MP4,MN1,MN2およびインバータINVは、電流I1とI2の高低を比較し、比較結果を示す信号POR_Nを出力する比較回路を構成している。図2aは直流電源電圧VCCとパワーオンリセット信号POR_Nの関係を示す図であり、図2bはバイポーラトランジスタQ1,Q2のベース電圧VINとコレクタ電流I1,I2の関係を示す図である。K=r3r4/r3とすると、VIN=VCC/Kであり、VCC=K×VINである。たとえば、電源投入時に直流電源電圧VCCが時間に比例して上昇するものとする。初期状態では、図1のノードN2がLレベル接地電圧VSSになっているので、電源が投入されるとパワーオンリセット信号POR_NはHレベル電源電圧VCCになる。また、電源投入直後は、VINが低いので電流I1,I2は0である。VCC,VINが上昇してVINが所定電圧V0に到達すると、バイポーラトランジスタQ1,Q2に電流I1.I2が流れ始め、I1<I2となり、ノードN2がHレベルになってパワーオンリセット信号POR_NがHレベルからLレベルに立ち下げられる。VCCが上昇してVINがV0を超えると、I1はVINに応じて上昇し続けるが、I2は飽和状態になる。このため、VCCが上昇してVINがバンドギャップ電圧VBGに到達するとI1=I2となり、VIN>VBGになるとI1>I2となってパワーオンリセット信号POR_NがLレベルからHレベルに立ち上げられる。VIN=VBGのときVCC=K×VBGである。したがって、Kを所望の値に設定すれば、電源投入時に電源電圧VCCがK×VBGに到達したときにパワーオンリセット信号POR_NをHレベルに立ち上げることができる。図3は、パワーオンリセット信号POR_Nの使用方法を示すブロック図である。図3において、半導体チップ2にパワーオンリセット回路3とプロセッサ4が搭載される。パワーオンリセット回路3で生成されたパワーオンリセット信号POR_Nは、プロセッサ4に与えられる。半導体チップ2に電源が投入されて電源電圧VCCがK×VBGに到達すると、パワーオンリセット信号POR_NがLレベルからHレベルに立ち上げられる。パワーオンリセット信号POR_NがLレベルの期間、プロセッサ3は初期状態にリセットされ、信号POR_NがHレベルに立ち上がると、プロセッサ3のリセットが解除される。このような半導体チップ2は、通常はBiCMOSプロセスで作成される。その場合、バイポーラトランジスタQ1,Q2の電流増幅率hFEはたとえば100になり、バイポーラトランジスタQ1,Q2のベース電流は小さな値になる。しかし、BiCMOSプロセスで半導体チップ2を作成すると、半導体チップ2がコスト高になる。そこで、半導体チップ2をCMOSプロセスで作成することが考えられる。この場合は、半導体チップ2を低コストで作成できる反面、バイポーラトランジスタQ1,Q2の電流増幅率hFEが低下し、ベース電流が増大すると言う問題が発生する。バイポーラトランジスタQ1,Q2のベース電流は、一定ではなく、コレクタ電流、温度、周波数などに依存して変化する。また、分圧回路1から大きなベース電流を取り出すと、電圧誤差が発生する。したがって、半導体チップ2をCMOSプロセスで作成すると、パワーオンリセット回路3の電圧検知精度が低下してしまう。本願発明では、この問題が解決される。[実施の形態1]図4は、この発明の実施の形態1によるパワーオンリセット回路の構成を示す回路図であって、図1と対比される図である。図4において、このパワーオンリセット回路は、図1のパワーオンリセット回路にベース電流補償回路10を追加したものである。ベース電流補償回路10は、分圧回路1の代わりに、バイポーラトランジスタQ1,Q2のベース電流IB1を供給する。すなわち、ベース電流補償回路10は、PチャネルMOSトランジスタMP5,MP6、NPN型バイポーラトランジスタQ3、およびNチャネルMOSトランジスタMN3を含む。バイポーラトランジスタQ3のエミッタ面積は、バイポーラトランジスタQ1と同じである。バイポーラトランジスタQ3およびNチャネルMOSトランジスタMN3は、直流電源電圧VCCのラインと接地電圧VSSのラインとの間に直列接続される。NチャネルMOSトランジスタMN3のゲートは、NチャネルMOSトランジスタMN1,MN2のゲートに接続される。PチャネルMOSトランジスタMP5は、直流電源電圧VCCのラインとバイポーラトランジスタQ3のベースとの間に接続される。PチャネルMOSトランジスタMP6は、直流電源電圧VCCのラインとバイポーラトランジスタQ1,Q2のベースとの間に接続される。PチャネルMOSトランジスタMP5,MP6のゲートは、ともにPチャネルMOSトランジスタMP5のドレインに接続される。PチャネルMOSトランジスタMP5,MP6は、カレントミラー回路を構成する。PチャネルMOSトランジスタMP5とMP6のサイズすなわち電流駆動能力は、1:2に設定されている。PチャネルMOSトランジスタMP1とバイポーラトランジスタQ1は直列接続され、PチャネルMOSトランジスタMP1,MP3のゲートが互いに接続されている。また、PチャネルMOSトランジスタMP3とNチャネルMOSトランジスタMN1は直列接続され、NチャネルMOSトランジスタMN1,MN3のゲートが互いに接続されている。したがって、NチャネルMOSトランジスタMN3に流れる電流I3は、バイポーラトランジスタQ1のコレクタに流れる電流I1に等しくなる。I3=I1はバイポーラトランジスタQ3のエミッタ電流であるので、バイポーラトランジスタQ3のベース電流IB2はIB2=I1/hFE1となる。hFEは約10であるので、IB2≒I1/hFEとなる。IB2は、PチャネルMOSトランジスタMP5に流れる。PチャネルMOSトランジスタMP5,MP6はカレントミラー回路を構成しており、PチャネルMOSトランジスタMP5とMP6のサイズ比は1:2に設定されている。したがって、PチャネルMOSトランジスタMP6に流れる電流I6は、I6=2×IB2=2×I1/hFEとなる。この電流I6は、I1=I2であるときにバイポーラトランジスタQ1,Q2のベースに流れる電流IB1に一致する。したがって、本実施の形態1によれば、ベース電流補償回路10が分圧回路1の代わりにバイポーラトランジスタQ1,Q2のベース電流IB1を供給するので、パワーオンリセット回路をCMOSプロセスで作成したためにバイポーラトランジスタQ1,Q2のベースに大きな電流IB1が流れる場合でも、分圧回路1の出力電圧VINの誤差を小さく抑制することができる。よって、低コストで高精度のパワーオンリセット回路を実現することができる。[実施の形態2]図1のパワーオンリセット回路では、図2bに示すように、電源電圧VCCが検知電圧K×VBGを超えると、すなわち分圧回路1の出力電圧VINがバンドギャップ電圧VBGを超えると、バイポーラトランジスタQ1のコレクタに流れる電流I1が急に大きくなり、消費電流が増大すると言う問題もある。本実施の形態2では、この問題が解決される。図5は、この発明の実施の形態2によるパワーオンリセット回路の構成を示す回路図であって、図1と対比される図である。図5において、このパワーオンリセット回路は、図1のパワーオンリセット回路にNチャネルMOSトランジスタMN4を追加したものである。また、分圧回路1の抵抗素子R3が2つの抵抗素子R3a,R3bに分割される。NチャネルMOSトランジスタMN4は、分圧回路1の出力ノードN1と接地電圧VSSのラインとの間に接続され、そのゲートは抵抗素子R3a,R3b間のノードN3に接続される。抵抗素子R3a,R3bおよびNチャネルMOSトランジスタMN4は、電圧制限回路を構成する。抵抗素子R3a,R3bの抵抗値をそれぞれr3a,r3bとすると、ノードN3の電圧VGはVG=VIN×r3b/r3ar3bとなる。図6abに示すように、直流電源電圧VCCが上昇して検知電圧K×VBGよりも高い電圧K×V1に到達すると、NチャネルMOSトランジスタMN4に電流が流れ、VIN,I1の上昇が抑えられる。したがって、本実施の形態2によれば、直流電源電圧VCCが検知電圧K×VBGを超えて高く上昇した場合でも、バイポーラトランジスタQ1の電流I1が増大するのを抑制することができ、消費電流の低減化を図ることができる。[実施の形態3]図7は、この発明の実施の形態3によるパワーオンリセット回路の構成を示す回路図であって、図1と対比される図である。図7において、このパワーオンリセット回路は、図1のパワーオンリセット回路に抵抗素子R5を追加したものである。抵抗素子R5は、分圧回路1の出力ノードN1とバイポーラトランジスタQ1,Q2のベースとの間に接続される。分圧回路1の出力ノードN1から抵抗素子R5を介してベース電流IB1が流れると、抵抗素子R5の端子間に電圧降下が発生し、バイポーラトランジスタQ1,Q2のベースの電圧VIN_Aは分圧回路1の出力電圧VINよりも低くなる。図8aは直流電源電圧VCCと電圧VIN,VIN_Aとパワーオンリセット信号POR_Nの関係を示す図であり、図8bは直流電源電圧VCCとコレクタ電流I1,I2の関係を示す図である。図8abにおいて、直流電源電圧VCCが検知電圧K×VBGよりも上昇してバイポーラトランジスタQ1,Q2のコレクタに流れる電流I1,I2が増加すると、バイポーラトランジスタQ1,Q2のベースに流れる電流IB1=I1I2/hFEも増加する。この電流IB1によって抵抗素子R5の端子間に電圧降下が発生し、VIN_Aの上昇が抑制され、電流I1,I2の上昇が抑制される。この実施の形態3でも、実施の形態2と同じ効果が得られる。[実施の形態4]図9は、この発明の実施の形態4によるパワーオンリセット回路の構成を示す回路図であって、図1と対比される図である。図9において、このパワーオンリセット回路は、図1のパワーオンリセット回路に抵抗素子R6,R7を追加したものである。抵抗素子R6は、PチャネルMOSトランジスタMP1のドレインとバイポーラトランジスタQ1のコレクタとの間に接続される。抵抗素子R7は、PチャネルMOSトランジスタMP2のドレインとバイポーラトランジスタQ2のコレクタとの間に接続される。PチャネルMOSトランジスタMP1,MP2のゲートは、それぞれバイポーラトランジスタQ1,Q2のコレクタに接続される。PチャネルMOSトランジスタMP3,MP4のゲートは、それぞれPチャネルMOSトランジスタMP1,MP2のドレインに接続される。バイポーラトランジスタQ1,Q2のコレクタに流れる電流I1,I2が増加すると、抵抗素子R6,R7の各々の端子間に電圧降下が発生する。これにより、PチャネルMOSトランジスタMP1のゲート電圧VG1よりもPチャネルMOSトランジスタMP3のゲート電圧VG3が高くなり、PチャネルMOSトランジスタMP1に流れる電流I1よりもPチャネルMOSトランジスタMP3に流れる電流I3が小さくなる。また、PチャネルMOSトランジスタMP2のゲート電圧VG2よりもPチャネルMOSトランジスタMP4のゲート電圧VG4が高くなり、PチャネルMOSトランジスタMP2に流れる電流I2よりもPチャネルMOSトランジスタMP4に流れる電流I4が小さくなる。図10aは直流電源電圧VCCとパワーオンリセット信号POR_Nの関係を示す図であり、図10bは直流電源電圧VCCと電流I1~I4の関係を示す図である。図10abにおいて、直流電源電圧VCCが検知電圧K×VBGよりも上昇してバイポーラトランジスタQ1のコレクタに流れる電流I1が増加すると、電流I1によって抵抗素子R6の端子間に電圧降下が発生し、VG3が上昇してPチャネルMOSトランジスタMP3に流れる電流I3の上昇が抑制される。同様に、直流電源電圧VCCが検知電圧K×VBGよりも上昇してバイポーラトランジスタQ2のコレクタに流れる電流I2が増加すると、電流I2によって抵抗素子R7の端子間に電圧降下が発生し、VG4が上昇してPチャネルMOSトランジスタMP4に流れる電流I4の上昇が抑制される。したがって、この実施の形態4では、電源電圧VCCが検知電圧K×VBGを超えて上昇した場合でも、トランジスタMP3,MP4に流れる電流I3,I4の上昇を抑制することができ、消費電流の低減化を図ることができる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"