"第1方向に向けて並んで延伸する複数の第1ワード線と、前記第1方向と交差する第2方向に向けて並んで延伸する複数の第1ビット線と、前記複数の第1ワード線と前記複数の第1ビット線の交点に配置される複数の第1SRAMメモリセルとを含む第1メモリモジュールと、第3方向に向けて並んで延伸する複数の第2ワード線と、前記第3方向と交差する第4方向に向けて並んで延伸する複数の第2ビット線と、前記複数の第2ワード線と前記複数の第2ビット線の交点に配置される複数の第2SRAMメモリセルとを含む第2メモリモジュールとを備え、前記第1メモリモジュールは、さらに、前記第2方向に向けて並んで延伸し、前記複数の第1SRAMメモリセルに電源を供給する複数の第1メモリセル電源線と、書き込み動作の際に、書き込み対象の前記第1SRAMメモリセルに対応する前記第1メモリセル電源線の電荷を第1期間放電する第1書き込み補助回路とを有し、前記第2メモリモジュールは、さらに、前記第4方向に向けて並んで延伸し、前記複数の第2SRAMメモリセルに電源を供給する複数の第2メモリセル電源線と、書き込み動作の際に、書き込み対象の前記第2SRAMメモリセルに対応する前記第2メモリセル電源線の電荷を第2期間放電する第2書き込み補助回路とを有し、前記複数の第1ワード線の本数は、前記複数の第2ワード線の本数よりも多く、前記第1期間は前記第2期間よりも長い半導体装置。請求項1記載の半導体装置において、前記第1書き込み補助回路は、前記書き込み動作の際に、前記書き込み対象の前記第1メモリセル電源線に対して電圧を出力すると共に、当該電圧の電圧レベルを第1電圧レベルから前記第1電圧レベルよりも低い第2電圧レベルに遷移させる第1電圧生成回路と、前記第1電圧生成回路が前記第1電圧レベルから前記第2電圧レベルへの遷移動作を行う際に並行して動作し、前記第1メモリセル電源線の電荷を前記第1期間放電することで前記第1電圧レベルから前記第2電圧レベルへの遷移速度を制御する第1放電回路とを有し、前記第2書き込み補助回路は、前記書き込み動作の際に、前記書き込み対象の前記第2メモリセル電源線に対して電圧を出力すると共に、当該電圧の電圧レベルを前記第1電圧レベルから前記第2電圧レベルに遷移させる第2電圧生成回路と、前記第2電圧生成回路が前記第1電圧レベルから前記第2電圧レベルへの遷移動作を行う際に並行して動作し、前記第2メモリセル電源線の電荷を前記第2期間放電することで前記第1電圧レベルから前記第2電圧レベルへの遷移速度を制御する第2放電回路とを有する半導体装置。請求項2記載の半導体装置において、前記第1電圧生成回路は、前記第1電圧レベルと前記第1メモリセル電源線の間にソースドレイン経路が並列に結合される第1導電型の第1および第2MISトランジスタと、前記第1メモリセル電源線と前記第2電圧レベルよりも低い第3電圧レベルの間で、前記第1メモリセル電源線側から順にソースドレイン経路が直列に結合される前記第1導電型の第3MISトランジスタ、第2導電型の第4MISトランジスタ、前記第2導電型の第5MISトランジスタとを備え、前記第1および第5MISトランジスタのゲートは共通に結合され、前記第3MISトランジスタのゲートには、所定の固定電圧が入力され、前記第2MISトランジスタのゲートは前記第3MISトランジスタと前記第4MISトランジスタの共通結合ノードに結合され、前記4MISトランジスタのゲートは前記第1メモリセル電源線に結合され、前記第2電圧生成回路は、前記第1電圧レベルと前記第2メモリセル電源線の間にソースドレイン経路が並列に結合される前記第1導電型の第6および第7MISトランジスタと、前記第2メモリセル電源線と前記第3電圧レベルの間で、前記第2メモリセル電源線側から順にソースドレイン経路が直列に結合される前記第1導電型の第8MISトランジスタ、前記第2導電型の第9MISトランジスタ、前記第2導電型の第10MISトランジスタとを備え、前記第6および第10MISトランジスタのゲートは共通に結合され、前記第8MISトランジスタのゲートには、所定の固定電圧が入力され、前記第7MISトランジスタのゲートは前記第8MISトランジスタと前記第9MISトランジスタの共通結合ノードに結合され、前記9MISトランジスタのゲートは前記第2メモリセル電源線に結合される半導体装置。請求項3記載の半導体装置において、前記第1放電回路は、前記第1メモリセル電源線と、前記第3MISトランジスタと前記第4MISトランジスタの共通結合ノードとの間にソースドレイン経路が結合され、前記第1期間でオンに制御される前記第2導電型の第11MISトランジスタを備え、前記第2放電回路は、前記第2メモリセル電源線と、前記第8MISトランジスタと前記第9MISトランジスタの共通結合ノードとの間にソースドレイン経路が結合され、前記第2期間でオンに制御される前記第2導電型の第12MISトランジスタを備える半導体装置。請求項1記載の半導体装置において、前記第1メモリモジュールは、さらに、前記第1期間のパルス幅を持つ第1パルス信号を生成する第1タイミング生成回路を備え、前記第2メモリモジュールは、さらに、前記第2期間のパルス幅を持つ第2パルス信号を生成する第2タイミング生成回路を備え、前記第1タイミング生成回路は、前記第1パルス信号のパルス幅を定める第1可変遅延回路を有し、前記第2タイミング生成回路は、前記第2パルス信号のパルス幅を定める第2可変遅延回路を有し、前記第1可変遅延回路の遅延量は、前記複数の第1ワード線の本数に応じたディジタル値を持つ第1設定値によって予め定められ、前記第2可変遅延回路の遅延量は、前記複数の第2ワード線の本数に応じたディジタル値を持つ第2設定値によって予め定められる半導体装置。請求項1記載の半導体装置において、前記第1メモリモジュールは、さらに、前記第1期間のパルス幅を持つ第3パルス信号を生成する第3タイミング生成回路を備え、前記第2メモリモジュールは、さらに、前記第2期間のパルス幅を持つ第4パルス信号を生成する第4タイミング生成回路を備え、前記第3タイミング生成回路は、前記第3パルス信号のパルス幅を定める第1遅延回路を有し、前記第4タイミング生成回路は、前記第4パルス信号のパルス幅を定める第2遅延回路を有し、前記第1遅延回路は、前記第2方向に向けて延伸する第1ダミービット線と、前記第1ダミービット線と並んで配置され、前記第1ダミービット線との間で往復配線を形成する第2ダミービット線とを備え、前記第2遅延回路は、前記第2方向に向けて延伸する第3ダミービット線と、前記第3ダミービット線と並んで配置され、前記第3ダミービット線との間で往復配線を形成する第4ダミービット線とを備え、前記第1および第2ダミービット線は、前記複数の第1ビット線のそれぞれの長さに比例した長さを持ち、前記第3および第4ダミービット線は、前記複数の第2ビット線のそれぞれの長さに比例した長さを持ち、前記第1遅延回路の遅延量は、前記第1および第2ダミービット線の寄生成分を利用して定められ、前記第2遅延回路の遅延量は、前記第3および第4ダミービット線の寄生成分を利用して定められる半導体装置。請求項1記載の半導体装置において、さらに、前記第1および/または第2メモリモジュールを用いて所定の演算処理を実行するプロセッサユニットを備え、前記第1および第2メモリモジュールと前記プロセッサユニットは1個の半導体チップ上に実装される半導体装置。請求項7記載の半導体装置において、さらに、前記第1および第2メモリモジュールのそれぞれは、コンパイルドSRAMである半導体装置。請求項1記載の半導体装置において、前記第1メモリモジュールは、さらに、前記複数の第1ワード線を駆動する複数の第1ワードドライバと、前記第2方向に向けて延伸し、前記複数の第1ワードドライバに電源を供給する第1ワードドライバ電源線と、読み出し動作の際に、前記第1ワードドライバ電源線の電圧レベルを第1駆動能力で低下させる第1電源回路ブロックとを備え、前記第2メモリモジュールは、さらに、前記複数の第2ワード線を駆動する複数の第2ワードドライバと、前記第4方向に向けて延伸し、前記複数の第2ワードドライバに電源を供給する第2ワードドライバ電源線と、読み出し動作の際に、前記第2ワードドライバ電源線の電圧レベルを第2駆動能力で低下させる第2電源回路ブロックとを備え、前記複数の第1ビット線の本数と前記複数の第2ビット線の本数が実質的に等しく、前記第1駆動能力は、前記第2駆動能力よりも大きい半導体装置。第1方向に伸びる第1の本数の第1ワード線と、前記第1方向と交差する第2方向に伸びる複数の第1ビット線と、前記第1の本数の第1ワード線と前記複数の第1ビット線に接続される複数の第1SRAMメモリセルと、前記第2方向に伸び、前記複数の第1SRAMメモリセルに電源を供給する複数の第1メモリセル電源線と、書き込み動作の際に、書き込み対象の前記第1SRAMメモリセルに対応する前記第1メモリセル電源線の電位を下げる第1トランジスタとを含む第1メモリモジュールと、第3方向に伸びる前記第1の本数より少ない第2の本数の第2ワード線と、前記第3方向と交差する第4方向に伸びる複数の第2ビット線と、前記第2の本数の第2ワード線と前記複数の第2ビット線に接続される複数の第2SRAMメモリセルと、前記第4方向に伸び、前記複数の第2SRAMメモリセルに電源を供給する複数の第2メモリセル電源線と、書き込み動作の際に、書き込み対象の前記第2SRAMメモリセルに対応する前記第2メモリセル電源線の電位を下げる、前記第1トランジスタよりサイズの小さい第2トランジスタとを含む第2メモリモジュールとを備える半導体装置。請求項10記載の半導体装置において、前記第1の本数と前記第2の本数とは2のべき乗異なる半導体装置。第1方向に向けて並んで延伸する複数の第1ワード線と、前記第1方向と交差する第2方向に向けて並んで延伸する複数の第1ビット線と、前記複数の第1ワード線と前記複数の第1ビット線の交点に配置される複数の第1SRAMメモリセルとを含む第1メモリモジュールと、第3方向に向けて並んで延伸する複数の第2ワード線と、前記第3方向と交差する第4方向に向けて並んで延伸する複数の第2ビット線と、前記複数の第2ワード線と前記複数の第2ビット線の交点に配置される複数の第2SRAMメモリセルとを含む第2メモリモジュールとを備え、前記第1メモリモジュールは、さらに、前記複数の第1ワード線を駆動する複数の第1ワードドライバと、前記第2方向に向けて延伸し、前記複数の第1ワードドライバに電源を供給する第1ワードドライバ電源線と、読み出し動作の際に、前記第1ワードドライバ電源線の電圧レベルを第1駆動能力で低下させる第1電源回路ブロックとを備え、前記第2メモリモジュールは、さらに、前記複数の第2ワード線を駆動する複数の第2ワードドライバと、前記第4方向に向けて延伸し、前記複数の第2ワードドライバに電源を供給する第2ワードドライバ電源線と、読み出し動作の際に、前記第2ワードドライバ電源線の電圧レベルを第2駆動能力で低下させる第2電源回路ブロックとを備え、前記複数の第1ワード線の本数と前記複数の第2ワード線の本数が実質的に等しく、前記複数の第1ビット線の本数が前記複数の第2ビット線の本数よりも多く、前記第1駆動能力は、前記第2駆動能力よりも小さい半導体装置。第1方向に伸びる複数の第1ワード線と、前記第1方向と交差する第2方向に伸びる複数の第1ビット線と、前記複数の第1ワード線と前記複数の第1ビット線の交点に配置される複数の第1SRAMメモリセルとを含む第1メモリモジュールと、第3方向に伸びる複数の第2ワード線と、前記第3方向と交差する第4方向に向けて並んで伸びる複数の第2ビット線と、前記複数の第2ワード線と前記複数の第2ビット線の交点に配置される複数の第2SRAMメモリセルとを含む第2メモリモジュールとを備え、前記第1メモリモジュールは、さらに、前記複数の第1ワード線を駆動する複数の第1ワードドライバと、前記第2方向に伸び、前記複数の第1ワードドライバに電源を供給する第1ワードドライバ電源線と、読み出し動作の際に、前記第1ワードドライバ電源線の電圧レベルを第1駆動能力で低下させる第1電源回路ブロックとを備え、前記第2メモリモジュールは、さらに、前記複数の第2ワード線を駆動する複数の第2ワードドライバと、前記第4方向に伸び、前記複数の第2ワードドライバに電源を供給する第2ワードドライバ電源線と、読み出し動作の際に、前記第2ワードドライバ電源線の電圧レベルを第2駆動能力で低下させる第2電源回路ブロックとを備え、前記複数の第1ビット線の本数と前記複数の第2ビット線の本数が実質的に等しく、前記複数の第1ワード線の本数が前記複数の第2ワード線の本数よりも多く、前記第1駆動能力は、前記第2駆動能力よりも大きい半導体装置。請求項12記載の半導体装置において、前記第1電源回路ブロックは、前記第1ワードドライバ電源線を共通に駆動するNNは2以上の整数個の第1電源回路を備え、前記第2電源回路ブロックは、前記第2ワードドライバ電源線を共通に駆動するMMは2以上の整数個の第2電源回路を備え、前記第1駆動能力は、前記Nの数によって定められ、前記第2駆動能力は、前記Mの数によって定められ、前記N個の第1電源回路は、それぞれ前記第1ワードドライバ電源線上の異なる位置に結合され、前記M個の第2電源回路は、それぞれ前記第2ワードドライバ電源線上の異なる位置に結合される半導体装置。請求項13記載の半導体装置において、前記第1電源回路ブロックは、前記第1ワードドライバ電源線を共通に駆動するNNは2以上の整数個の第1電源回路を備え、前記第2電源回路ブロックは、前記第2ワードドライバ電源線を共通に駆動するMMは2以上の整数個の第2電源回路を備え、前記第1駆動能力は、前記Nの数によって定められ、前記第2駆動能力は、前記Mの数によって定められ、前記N個の第1電源回路は、それぞれ前記第1ワードドライバ電源線上の異なる位置に結合され、前記M個の第2電源回路は、それぞれ前記第2ワードドライバ電源線上の異なる位置に結合される半導体装置。請求項14記載の半導体装置において、前記第1メモリモジュールは、それぞれが、前記第2方向に向けて順に配置され、前記複数の第1ワード線中の所定の本数の第1ワード線と、前記複数の第1ビット線と、前記所定の本数の第1ワード線と前記複数の第1ビット線の交点に配置される前記第1SRAMメモリセルとを含む複数のメモリアレイ領域と、前記第2方向において前記複数のメモリアレイ領域の合間に配置され、前記第2方向において近接する前記メモリアレイ領域内の前記第1SRAMメモリセルに所定の基板電位を供給する単数または複数のタップ領域と、それぞれが、前記第1方向において前記複数のメモリアレイ領域と近接して配置され、前記複数の第1ワードドライバ中の所定の数の第1ワードドライバを含む複数のワードドライバ配置領域と、前記第2方向において前記複数のワードドライバ配置領域の合間に配置され、前記第1方向において前記単数または複数のタップ領域と近接して配置される単数または複数の第1配置領域とを備え、前記単数または複数の第1配置領域のそれぞれには、前記N個の第1電源回路中の1個が形成される半導体装置。請求項14記載の半導体装置において、前記N個の第1電源回路のそれぞれは、第1電圧レベルと前記第1ワードドライバ電源線の間にソースドレイン経路が結合される第1導電型の第1MISトランジスタと、前記第1ワードドライバ電源線と前記第1電圧レベルよりも低い第2電圧レベルの間で、前記第1ワードドライバ電源線側から順にソースドレイン経路が直列に結合される前記第1導電型の第2MISトランジスタ、第2導電型の第3MISトランジスタとを備え、前記M個の第2電源回路のそれぞれは、前記第1電圧レベルと前記第2ワードドライバ電源線の間にソースドレイン経路が結合される前記第1導電型の第4MISトランジスタと、前記第2ワードドライバ電源線と前記第2電圧レベルの間で、前記第2ワードドライバ電源線側から順にソースドレイン経路が直列に結合される前記第1導電型の第5MISトランジスタ、前記第2導電型の第6MISトランジスタとを備え、前記第1メモリモジュールの読み出し動作の開始前では、前記第1および第2MISトランジスタがオンに、前記第3MISトランジスタがオフに制御され、前記第1メモリモジュールの読み出し動作を開始する際には、前記第3MISトランジスタがオフからオンに制御され、前記第2メモリモジュールの読み出し動作の開始前では、前記第4および第5MISトランジスタがオンに、前記第6MISトランジスタがオフに制御され、前記第2メモリモジュールの読み出し動作を開始する際には、前記第6MISトランジスタがオフからオンに制御される半導体装置。請求項14記載の半導体装置において、さらに、前記第1および/または第2メモリモジュールを用いて所定の演算処理を実行するプロセッサユニットを備え、前記第1および第2メモリモジュールと前記プロセッサユニットは1個の半導体チップ上に実装される半導体装置。請求項18記載の半導体装置において、さらに、前記第1および第2メモリモジュールのそれぞれは、コンパイルドSRAMである半導体装置。請求項9記載の半導体装置において、前記第1駆動能力は、前記第1電源回路を構成する各トランジスタのサイズによって定められ、前記第2駆動能力は、前記第2電源回路を構成する各トランジスタのサイズによって定められる半導体装置。例えば、SRAMStaticRandomAccessMemoryメモリモジュールスタティック型メモリモジュール等を搭載した半導体装置では、通常、微細化に伴い信頼性、消費電力等の観点から電圧スケーリングが行われる。ただし、微細化が進むと、製造ばらつき等の増大に伴いSRAMメモリセルの動作マージンの低下が問題となってくる。このため、低電圧でも安定した動作マージンを確保するための各種工夫が必要とされる。図24aは、本発明の前提として検討した半導体装置において、そのスタティック型メモリモジュールの主要部の概略構成例および動作例を示す説明図であり、図24bは、図24aとは異なる概略構成例および動作例を示す説明図である。図24a、bに示すスタティック型メモリモジュールは、メモリアレイMARYと、ワードドライバブロックWLDと、書き込み補助回路WAST’を備えている。MARY内には、WLDによって駆動され、X軸方向に延伸するワード線WLと、当該WLによって選択されるメモリセルSRAMメモリセルMCと、WAST’によって駆動され、Y軸方向に延伸し、当該MCにメモリセル電源電圧ARVDDを供給するメモリセル電源ラインが含まれる。WAST’は、書き込み動作の際に、選択されたメモリセルMCのARVDDを所定の期間低下させる機能を持つ。これにより、選択されたMCでは、情報保持能力ラッチ能力が低下し言い換えればスタティックノイズマージンSNMが低下し、結果として当該MCの書き換えが容易となる書き込みマージンが向上する。ここで、図24aに示すMARYは、Y軸方向メモリセル電源ラインARVDDの延伸方向又は図示しないビット線の延伸方向を縦方向、X軸方向WLの延伸方向を横方向として横長の形状を備えている。一方、図24bに示すMARYは、図24aの場合と異なり縦長の形状を備えている。仮に、図24aに示すMARYに対してARVDDの電圧レベルが最適な条件で低下するようにWAST’を設計した場合を想定する。この場合、当該WAST’を図24bに示すMARYに適用すると、図24bのMARYでは図24aに比べてメモリセル電源ラインARVDDの負荷が大きいため、ARVDDの電圧レベルが所望のレベルに達するまでにある程度の期間を要する恐れがある。この期間において、選択されたMCは比較的高い情報保持能力ラッチ能力言い換えれば大きいSNMを持ってしまうため、結果として当該MCの書き換えが容易でなくなる書き込みマージンが低下する恐れがある。図25aは、本発明の前提として検討した半導体装置において、そのスタティック型メモリモジュールの主要部の概略構成例および動作例を示す説明図であり、図25bは、図25aとは異なる概略構成例および動作例を示す説明図である。図25a、bに示すスタティック型メモリモジュールは、メモリアレイMARYと、ワードドライバブロックWLDと、ワードドライバ用電源回路ブロックVGEN’を備えている。MARY内には、WLDによって駆動され、X軸方向に延伸するワード線WLと、当該WLによって選択されるメモリセルSRAMメモリセルMCと、VGEN’によって駆動され、Y軸方向に延伸し、WLD内の各ワードドライバにワードドライバ電源電圧WLVDDを供給するワードドライバ電源ラインが含まれる。VGEN’は、WLDによって所定のWLが活性化される際に、当該WLDその中のワードドライバの電源電圧WLVDDを所定の期間低下させる機能を持つ。これにより、当該WL上で情報を保持しているMCの情報保持能力ラッチ能力を向上させることが可能になり、読み出しマージンの向上等が図れる。すなわち、SRAMメモリセル内のアクセス用NMOSトランジスタの駆動能力が等価的に下がることから、SRAMメモリセル内のドライバ用NMOSトランジスタとアクセス用NMOSトランジスタの駆動能力の比率となる所謂βレシオが大きくなり、スタティックノイズマージンSNMの向上が図れる。ここで、図25aに示すMARYは、Y軸方向ワードドライバ電源ラインWLVDDの延伸方向又は図示しないビット線の延伸方向を縦方向、X軸方向WLの延伸方向を横方向として横長の形状を備えている。一方、図25bに示すMARYは、図25aの場合と異なり縦長の形状を備えている。図25aのMARYは、図25bと比較して、ワードドライバ電源ラインWLVDDの負荷が小さいため、WLVDDの電圧レベルが急速に低下する。そうすると、結果的に、WLを高速に立ち上げるために必要とされるWLVDDの電圧レベルを十分に確保できない場合が生じ得る。また、図25aのMARYは、図25bと比較してWLの負荷が大きいことからその立ち上がり速度の高速化が図り難く、前述したWLVDDとの相乗効果により立ち上がり速度の高速化が更に困難となる恐れがある。したがって、図25aのMARYでは、WLの立ち上がり速度の遅れに伴い、必要とされるアクセス時間を十分に確保できない場合が生じ得る。逆に、図25bのMARYは、図25aと比較して、ワードドライバ電源ラインWLVDDの負荷が大きいため、WLVDDの電圧レベルが所望のレベルに低下するまでにある程度の期間を要する恐れがある。この期間において、選択されたWLの電圧レベルは比較的高くなり、当該WL上のMCは比較的低いスタティックノイズマージンSNMを持ってしまうため、結果として当該MCの読み出しマージンが低下する恐れがある。また、図25bのMARYは、図25aと比較してWLの負荷が小さいことからその立ち上がり速度が速くなり易くすなわちオーバーシュートによりWLの電圧が高くなり易く、前述したWLVDDとの相乗効果によりスタティックノイズマージンSNMの低下が更に加速する恐れがある。したがって、図25bのMARYでは、読み出しマージンを十分に確保できない場合が生じ得る。このように、半導体装置内に縦長形状や横長形状といったそれぞれ形状が異なるメモリアレイが存在すると、その形状に応じて動作マージン読み出しマージン、書き込みマージンの低下やアクセス時間の遅延が生じ得る。特に、SOCSystemOnaChip等の半導体装置にコンパイルドSRAM等を搭載した場合には、市場からの製品要求に応じてSOC上にそれぞれ形状が異なる多くのSRAMメモリモジュールが搭載される場合がある。このような場合に、前述したような動作マージンやアクセス時間の問題が特に顕在化し得ることを見出した。なお、コンパイルドSRAMとは、例えばビット線やワード線の数などを指定することで自動設計ツールによって自動生成されるマクロセルである。コンパイルドSRAMでは、メモリアレイやその周辺回路等は、通常、予め規定している各種要素回路例えばワードドライバ等のレイアウトを自動設計ツールがビット線/ワード線数に応じた数だけ自動配置することで構築される。本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、複数のスタティック型メモリモジュールを備えた半導体装置において、その動作マージンの向上を実現することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。本実施の形態による半導体装置は、第1メモリモジュールと第2メモリモジュールを備える。第1メモリモジュールは、複数の第1ワード線、複数の第1ビット線、およびそれらの交点に配置される複数の第1SRAMメモリセルに加えて、第1ビット線と同方向に延伸し、複数の第1SRAMメモリセルに電源を供給する複数の第1メモリセル電源線と、第1書き込み補助回路とを備える。第1書き込み補助回路は、書き込み動作の際に、書き込み対象の第1SRAMメモリセルに対応する第1メモリセル電源線の電荷を第1期間放電する。同様に、第2メモリモジュールは、複数の第2ワード線、複数の第2ビット線、およびそれらの交点に配置される複数の第2SRAMメモリセルに加えて、第2ビット線と同方向に延伸し、複数の第2SRAMメモリセルに電源を供給する複数の第2メモリセル電源線と、第2書き込み補助回路とを備える。第2書き込み補助回路は、書き込み動作の際に、書き込み対象の第2SRAMメモリセルに対応する第2メモリセル電源線の電荷を第2期間放電する。ここで、複数の第1ワード線の本数が複数の第2ワード線の本数よりも多い場合、第1期間が第2期間よりも長く設定される。このような構成を用いると、書き込み動作時に書き込み対象のSRAMメモリセルの電源電圧を低下させることができるため書き込みマージンを向上させることが可能になる。加えて、第1および第2期間によって当該電源電圧の低下速度ならびに低下幅を制御できるため、各メモリモジュールのワード線本数に依らず当該書き込みマージンの向上効果が得られる。また、本実施の形態による半導体装置は、前述したような第1メモリモジュールが、複数の第1ワードドライバと、第1ワードドライバ電源線と、第1電源回路ブロックとを備え、前述したような第2メモリモジュールが、複数の第2ワードドライバと、第2ワードドライバ電源線と、第2電源回路ブロックとを備える。複数の第1ワードドライバは複数の第1ワード線を駆動し、第1ワードドライバ電源線は、第1ビット線と同方向に延伸し、複数の第1ワードドライバに電源を供給する。第1電源回路ブロックは、読み出し動作の際に、第1ワードドライバ電源線の電圧レベルを第1駆動能力で低下させる。同様に、複数の第2ワードドライバは複数の第2ワード線を駆動し、第2ワードドライバ電源線は、第2ビット線と同方向に延伸し、複数の第2ワードドライバに電源を供給する。第2電源回路ブロックは、読み出し動作の際に、第2ワードドライバ電源線の電圧レベルを第2駆動能力で低下させる。ここで、第1駆動能力および第2駆動能力は、ワード線の本数が多いほど、また、ビット線の本数が少ないほど大きく設定される。すなわち、複数の第1ワード線の本数と複数の第2ワード線の本数が実質的に同等であり、複数の第1ビット線の本数が複数の第2ビット線の本数よりも多い場合、第1駆動能力が第2駆動能力よりも小さく設定される。また、複数の第1ビット線の本数と複数の第2ビット線の本数が実質的に同等であり、複数の第1ワード線の本数が複数の第2ワード線の本数よりも多い場合、第1駆動能力が第2駆動能力よりも大きく設定される。このような構成を用いると、読み出し動作時に、選択されたワード線の電圧レベルを低下させることができるため、当該ワード線上のSRAMメモリセルの読み出しマージンを向上させることができる。加えて、第1駆動能力および第2駆動能力によって当該電圧レベルの低下速度ならびに低下幅を制御できるため、各メモリモジュールのワード線本数ならびにビット線本数に関わらず、所定のアクセス性能を維持した状態で当該読み出しマージンの向上効果が得られる。本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、複数のスタティック型メモリモジュールを備えた半導体装置において、その動作マージンの向上が実現可能になる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のCMOS相補型MOSトランジスタ等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、MISFETMetalInsulatorSemiconductorFieldEffectTransistorMISトランジスタと略すの一例としてMOSFETMetalOxideSemiconductorFieldEffectTransistorMOSトランジスタと略すを用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。図面において、pチャネル型MOSトランジスタPMOSトランジスタにはゲートに丸印の記号を付すことで、nチャネル型MOSトランジスタNMOSトランジスタと区別することとする。図面にはMOSトランジスタの基板電位の接続は特に明記していないが、MOSトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。実施の形態1《メモリモジュール全体の概略構成》図1は、本発明の実施の形態1による半導体装置において、それに含まれるスタティック型メモリモジュールの概略的な構成例を示すブロック図である。図1に示すスタティック型メモリモジュールSRMDは、制御回路ブロックCTLBK、ワードドライバブロックWLD、ワードドライバ用電源回路ブロックVGEN、メモリアレイMARY、列選択回路YSW、書き込みドライバWTD、書き込み補助回路WAST、センスアンプSA、書き込み補助タイミング生成回路TDG、および入出力バッファ回路IOBを備える。CTLBKは、アドレス制御回路ADRCTL及び読み書き制御回路RWCTLを備える。MARYは、第1方向に向けて並んで延伸するm1本のワード線WL[0]~WL[m]と、第1方向と交差する第2方向に向けて並んで延伸するn1個のビット線対BL[0],ZBL[0]~BL[n],ZBL[n]と、m1本のワード線とn1個のビット線対の交点に配置される複数のメモリセルMCを備える。各ビット線対は、相補信号を伝送する2本のビット線例えばBL[0]とZBL[0]で構成される。更に、MARYは、第2方向に向けて並んで延伸するn1本のメモリセル電源ラインメモリセル電源電圧ARVDD[0]~ARVDD[n]を備え、あるビット線対BL[s],ZBL[s]sは0~nの整数に接続されたMCは対応するARVDD[s]に接続される。アドレス制御回路ADRCTLは、デコード起動信号TDECをトリガとしてSRMDの外部アドレス端子からのアドレス信号A[0]~A[j]をデコードあるいはプリデコードし、行選択信号X[0]~X[k]と、列選択信号Y[0]~Y[i]を出力する。ワードドライバブロックWLDは、X[0]~X[k]に応じてm1本のワード線のいずれか1本を選択活性化する。列選択回路YSWは、Y[0]~Y[i]に応じてn1個のビット線対のいずれか1個を選択する。ワードドライバ用電源回路ブロックVGENは、WLD内の各ワードドライバ図示せずに対してワードドライバ電源電圧WLVDDを供給する。読み書き制御回路RWCTLは、SRMDの外部制御端子からの各種制御信号WEN,CLK,CENに応じて、デコード起動信号TDEC、内部ライトイネーブル信号WE、書き込み補助イネーブル信号WTE、センスアンプイネーブル信号SEを生成する。WENは読み出し命令と書き込み命令を識別するライトイネーブル信号であり、CLKは読み書き動作の基準となるクロック信号であり、CENはクロック信号の有効無効を制御するクロックイネーブル信号である。入出力バッファ回路IOBは、SRMDの外部データ端子からのデータ入力信号Diを取り込んで書き込みドライバWTDに伝送し、また、センスアンプSAからの出力信号を取り込んでデータ出力信号Doとして外部データ端子に出力する。WTDは、内部ライトイネーブル信号WEに応じてIOBからのデータを差動増幅し、前述した列選択回路YSWを介して所定のビット線対に伝送する。書き込み補助タイミング生成回路TDGは、書き込み補助イネーブル信号WTEを受けて書き込み補助回路WASTに制御信号を出力する。WASTは、書き込み動作の際に、選択されたメモリセルMCのメモリセル電源電圧ARVDDを、TDGからの制御信号を用いて制御する。詳細は後述するが、このTDG,WASTの部分が本実施の形態1の主要な特徴の一つとなっている。センスアンプSAは、センスアンプイネーブル信号SEをトリガとして、所定のビット線対からYSWを介して伝送された信号対を差動増幅し、IOBに向けて出力する。図2は、図1のメモリモジュールにおける各メモリセルの構成例を示す回路図である。図2に示すメモリセルMCは、4個のNMOSトランジスタMN1~MN4と、2個のPMOSトランジスタMP1,MP2を備えたSRAMメモリセルとなっている。MN1,MN2はドライバ用トランジスタであり、MN3,MN4はアクセス用トランジスタであり、MP1,MP2は負荷用トランジスタである。MN3は、ゲートがワード線WLに接続され、ソースドレインの一方が正極側のビット線BLに接続される。MN4は、ゲートがWLに接続され、ソースドレインの一方が負極側のビット線ZBLに接続される。MN1,MP1とMN2,MP2は、それぞれ、メモリセル電源電圧ARVDDと接地電源電圧VSSの間でCMOSインバータ回路を構成する。この2個のCMOSインバータ回路は、一方の入力が他方の出力に接続されることでラッチ回路を構成する。MN4のソースドレインの他方は、CMOSインバータ回路MN1,MP1の入力CMOSインバータ回路MN2,MP2の出力に接続され、MN3のソースドレインの他方は、CMOSインバータ回路MN2,MP2の入力CMOSインバータ回路MN1,MP1の出力に接続される。《メモリモジュール全体の概略動作》図3は、図1のメモリモジュールの概略的な動作例を示す波形図である。図3の例では、クロック信号CLKが立ち上がった際に、クロックイネーブル信号CENが‘L’レベルかつライトイネーブル信号WENが‘H’レベルの場合には読み出しリードサイクルT0が実行され、CENが‘L’レベルかつWENが‘L’レベルの場合には書き込みライトサイクルT1が実行される。また、CLKが立ち上がった際に、CENが‘H’レベルの場合にはノーオペレーションサイクルT2となり、読み出し動作も書き込み動作も実行されない。リードサイクルT0においては、まず、読み書き制御回路RWCTLが、クロック信号CLKの立ち上がりを受けてデコード起動信号TDECを‘L’レベルから‘H’レベルに遷移させる。また、RWCTLは、内部ライトイネーブル信号WEおよび書き込み補助イネーブル信号WTEとして‘L’レベルを出力する。アドレス制御回路ADRCTLは、TDECの‘H’レベルへの遷移を受けて、アドレス信号A[0]~A[j]に応じた行選択信号X[0]~X[k]および列選択信号Y[0]~Y[i]図3ではY[0]を表示を生成する。図3の例は、X[0]~X[k]によってワード線WL[0]が選択され、Y[0]~Y[i]によってビット線対BL[0],ZBL[0]が選択されるものとする。ワードドライバブロックWLDは、X[0]~X[k]に応じてWL[0]を立ち上げ、これに応じてWL[0]に接続された各メモリセルMCの記憶データが対応するビット線対に読み出される。この例では、その内のBL[0],ZBL[0]における読み出し信号が列選択回路YSWを介してセンスアンプSAに伝送される。読み書き制御回路RWCTLは、TDECの‘H’レベルへの遷移から所定の遅延時間を経たのち、センスアンプイネーブル信号SEを有効状態‘H’レベルに遷移させる。SAは、このSEの‘H’レベルをトリガとして、前述したYSWを介して伝送されたBL[0],ZBL[0]の読み出し信号を増幅する。そして、この増幅された信号が、入出力バッファ回路IOBを介してデータ出力信号Doとして外部端子に出力される。また、立ち上げられているワード線WL[0]は、ここでは、TDECの‘H’レベルから‘L’レベルへの遷移を受けて立ち下げられる。ここで、このような読み出し動作の際に、ワードドライバ用電源回路ブロックVGENは、デコード起動信号TDECの‘H’レベルを受けて、ワードドライバ電源電圧WLVDDを所定の電圧レベルに低下させる。例えば、VGENは、WLVDDの電圧レベルをメモリセル電源電圧ARVDDの電圧レベルからそれよりも低い電圧レベルに低下される。選択されたワード線WL[0]の電圧レベルは、このWLVDDの電圧レベルに応じて定められる。これにより、WL[0]上に接続された各MCでは、ドライバ用トランジスタとアクセス用トランジスタのβレシオの向上に伴いスタティックノイズマージンSNMが向上し、読み出しマージンの向上が図られる。その後、VGENは、ここではTDECの‘L’レベルを受けてWLVDDの電圧レベルを元の電圧レベル例えばARVDDの電圧レベルに戻す。次に、ライトサイクルT1においては、まず、読み書き制御回路RWCTLが、クロック信号CLKの立ち上がりを受けてデコード起動信号TDECを‘L’レベルから‘H’レベルに遷移させる。また、RWCTLは、内部ライトイネーブル信号WEおよび書き込み補助イネーブル信号WTEとして‘H’レベルを出力する。アドレス制御回路ADRCTLは、TDECの‘H’レベルへの遷移を受けて行選択信号X[0]~X[k]および列選択信号Y[0]~Y[i]を生成し、ワードドライバブロックWLDは、X[0]~X[k]に応じたワード線ここではWL[0]を立ち上げる。一方、これと並行して、外部端子からのデータ入力信号Diが入出力バッファ回路IOBを介して書き込みドライバWTDに入力される。WTDは、前述したWEの‘H’レベルを受けてIOBからの入力信号を増幅し、列選択回路YSWは、このWTDの出力をY[0]~Y[i]に応じたビット線対ここではBL[0],ZBL[0]に接続する。これによって、選択されたメモリセルMCにDiの情報が書き込まれる。その後、立ち上げられているワード線WL[0]は、ここでは、TDECの‘H’レベルから‘L’レベルへの遷移を受けて立ち下げられる。これによって、選択されたメモリセルMCはDiの情報を保持する。ここで、このような書き込み動作の際に、書き込み補助回路WASTは、書き込み補助イネーブル信号WTEの‘H’レベルを書き込み補助タイミング生成回路TDGを介して受け、書き込み対象のメモリセル電源電圧ここではARVDD[0]を所定の電圧レベルに低下させる。これにより、書き込み対象のメモリセルここではWL[0]とBL[0],ZBL[0]の交点のMCでは、ドライバ用トランジスタの駆動能力の低下に伴いスタティックノイズマージンSNMが低下し、結果的に書き込みマージンの向上が図られる。その後、WASTは、ここではWTEの‘L’レベルを受けてWLVDDの電圧レベルを元の電圧レベル例えばARVDDの電圧レベルに戻す。なお、このような書き込み動作の際に、ワードドライバ用電源回路ブロックVGENは、前述した読み出し動作の場合と同様に、ワードドライバ電源電圧WLVDDを所定の電圧レベルに低下させる。これにより、選択されたワード線WL[0]上の非書き込み対象のメモリセルは、SNM読み出しマージンが向上するため記憶データを確実に保持することが可能になる。《半導体装置全体の概略構成》図4は、本発明の実施の形態1による半導体装置において、その全体の概略構成例を示すブロック図である。図4には、1個の半導体チップ内に各種ロジック回路とメモリ回路が形成されたSOCSystemOnaChip等と呼ばれる半導体装置LSIが示されている。図4の半導体装置は、例えば携帯電話用LSIであり、2個のプロセッサユニットCPU1,CPU2と、アプリケーションユニットAPPUと、メモリユニットMEMUと、ベースバンドユニットBBUと、入出力ユニットIOUを備える。MEMUは、それぞれアレイ構成行数ワード線の本数および列数ビット線対の本数が異なる複数ここでは3個のスタティック型メモリモジュールSRMD1~SRMD3を備え、当該各メモリモジュールに図1の構成例が適用される。CPU1,CPU2はプログラムに基づく所定の演算処理を行い、APPUは携帯電話で必要とされる所定のアプリケーション処理を行い、BBUは無線通信に伴う所定のベースバンド処理を行い、IOUは外部との間の入出力インタフェースを担う。ここで、MEMU内のSRMD1~SRMD3は、このような各種回路ブロックの処理の際に例えばキャッシュメモリとしてそれぞれアクセスされる。最適なキャッシュメモリの構成ライン数およびビット幅は、各種回路ブロックの構成や処理内容等に応じて適宜変わり得るため、これに応じて各メモリモジュールのアレイ構成もそれぞれ異なり得る。これにより、半導体装置内には、図4に示すように、縦長構成SRMD1、横長構成SRMD2、略正方形構成SRMD3といった様々なアレイ構成を持つメモリモジュールが実装される場合がある。特に限定はされないが、各メモリモジュールは、例えば8~512本の行数と16~512本の列数の中から最適なアレイ構成に適宜定められる。このような半導体装置内の各メモリモジュールは、例えばメモリコンパイラ等と呼ばれる自動設計ツールに対して行数および列数を指定することで自動的に生成される。このようにして生成された各メモリモジュールは、前述したようにコンパイルドSRAM等と呼ばれる。コンパイルドSRAMは、予め規定した各種要素回路例えばワードドライバ等のレイアウトを用いて自動生成されるため、各メモリモジュール毎に各種要素回路例えばワードドライバ等の駆動能力トランジスタサイズをアレイ構成に応じて個々に最適化するようなことは行い難い。当該半導体装置内には、場合によっては十個を超えるようなコンパイルドSRAMが実装される場合があり、前述した各メモリモジュール毎の最適化は、特にこのような場合においてより困難となり得る。その結果、図24および図25で述べたように、アレイ構成に応じて動作マージン読み出しマージン、書き込みマージンの低下やアクセス時間の遅延が生じる恐れがある。《書き込み補助回路本実施の形態1の主要な特徴の概要》図5は、図1のメモリモジュールにおいて、その書き込み補助回路周りの機能の一例を示す概略図である。図5のスタティック型メモリモジュールSRMDaでは、図1の構成例の中から代表的にワードドライバブロックWLD、制御回路ブロックCTLBK、書き込み補助タイミング生成回路TDG1、入出力バッファ回路IOB、書き込み補助回路WAST1[0]~WAST1[q]および複数のメモリセルMCが示されている。WAST1[0]は前述したメモリセル電源電圧ARVDD[0]を制御し、WAST1[q]は前述したメモリセル電源電圧ARVDD[n]を制御する。書き込み補助タイミング生成回路TDG1には、予め行数情報XSETが設定される。XSETは、当該SRMDaに含まれるワード線の本数を表したディジタルコードであり、特に限定はされないが、予め回路的に作り込む方式や、あるいはレジスタ等で保持され、半導体装置の初期化時に不揮発性メモリ等からロードされる方式などで定められる。TDG1は、XSETで設定される行数が多いほど広いパルス幅を持つ書き込み補助パルス信号WPTを出力する。WAST1[0]は、ARVDD[0]に接続されたメモリセルMCを対象に書き込み動作が行われる際に、書き込み補助イネーブル信号WTEに応じてスイッチSWmをオンに駆動することでARVDD[0]の電圧レベルを所定の電圧レベルVM1に低下させる。更に、WAST1[0]は、このARVDD[0]の電圧レベルを低下させる際に、WPTのパルス期間でスイッチSWsをオンに駆動し、一時的にARVDD[0]の電荷を電圧レベルVM2例えばVM1以下の電圧レベルに向けて放電することで電圧レベルの低下速度を制御する。同様に、WAST1[q]は、ARVDD[n]に接続されたメモリセルMCを対象に書き込み動作が行われる際に、WTEに応じてSWmをオンに駆動することでARVDD[n]の電圧レベルをVM1に低下させる。更に、WAST1[q]は、このARVDD[n]の電圧レベルを低下させる際に、WPTのパルス期間でSWsをオンに駆動することで、電圧レベルの低下速度を制御する。図6は、図4のメモリユニットにおいて、その各スタティック型メモリモジュールに図5の書き込み補助回路を適用した場合の効果の一例を示す概略図である。図6に示すメモリユニットMEMUは、ワード線図示せずの延伸方向を横方向X軸方向、ビット線図示せずおよびメモリセル電源ラインARVDDの延伸方向を縦方向Y軸方向として、縦長形状のスタティック型メモリモジュールSRMD1と横長形状のスタティック型メモリモジュールSRMD2を含んでいる。SRMD1はSRMD2に比べて行数が多いY軸方向の長さが長いため、SRMD1の書き込み補助回路WAST1_1にはパルス幅が広い書き込み補助パルス信号WPTが印加され、SRMD2の書き込み補助回路WAST1_2にはパルス幅が狭いWPTが印加される。ここで、仮に、図5におけるスイッチSWmの駆動能力が、メモリモジュールが採り得る最小の行数値に応じた駆動能力に設定されたものとし、SRMD2の行数が当該最小の行数値よりも若干多いものとする。SRMD1,SRMD2において、仮にWPT図5のスイッチSWsを備えずにWTEの制御のみでメモリセル電源電圧ARVDDを低下させた場合、図6の比較例に示すように当該メモリセル電源ラインの長さ負荷の大きさに応じて所定の電圧レベルに達するまでの時間が変動する。ここでは、SRMD2の場合に比べてSRMD1の場合に長い時間を要することになる。このように、所定の電圧レベルに達するまでの時間が長くなると、図24bで述べたように、書き込みマージンが低下する恐れがある。そこで、SRMD1の場合には、広いパルス幅を持つWPTを用いてARVDDの立ち下がり速度を助長することで、所定の電圧レベルに達するまでの時間を大きく短縮し、SRMD2の場合には、狭いパルス幅を持つWPTを用いて当該立ち下がり速度を若干助長することで、当該時間を若干短縮する。これによって、メモリモジュールのアレイ構成に関わらず、書き込みマージンを向上させることが可能になる。なお、図5におけるスイッチSWmの駆動能力は、例えば、メモリモジュールが採り得る最小の行数値に応じた駆動能力か、あるいはそれよりも低く設定される。前者の場合、メモリモジュールが当該最小の行数値を備える場合には例えばWPTにパルス入力が行われないような設計仕様となり、後者の場合、メモリモジュールが当該最小の行数値を備える場合にも例えばWPTに狭いパルス入力が行われるような設計仕様となる。また、ここでは、WPTのパルス幅を変えることで、アレイ構成に伴う書き込みマージンの変動を補償したが、場合によっては、図5のスイッチSWmやSWsに駆動能力が可変な回路構成を適用することで当該補償を行うことも可能である。すなわち、例えば、SWmやSWsを並列接続された複数のスイッチから構成し、実際に使用するスイッチの数をアレイ構成に応じて選択するような方式を用いることも可能である。ただし、この場合、駆動能力を広範囲で可変させるためには、多くのスイッチが必要とされるため、回路面積の増大等が生じ得る。この観点で、図5に示したようなWPTのパルス幅によって調整する方式を用いることが望ましい。《書き込み補助回路の詳細》図7aは、図5における書き込み補助回路の詳細な構成例を示す回路図であり、図7bは、図7aとは異なる構成例を示す回路図である。図8は、図7a、bにおける書き込み補助回路の動作例を示す波形図である。まず、図7aに示す書き込み補助回路WAST1aは、PMOSトランジスタMP10~MP12およびNMOSトランジスタMN10,MN11からなるスタティック部VSBKと、NMOSトランジスタMN12からなるダイナミック部VDBK1aを備えている。VSBKは、書き込み動作時にメモリセル電源電圧をある電圧レベルからそれよりも低い所定の電圧レベルに切り替えると共に主として当該所定の電圧レベルの設定や安定供給を行う回路である。一方、VDBK1aは、電圧レベルの切り替え時のみで動作し、当該切り替え速度を制御する回路である。概念的には、VSBKは図5におけるスイッチSWmの部分に該当し、VDBK1aは図5におけるスイッチSWsの部分に該当する。VSBKにおいて、MP10,MP12は、電源電圧VDDMと共通電源ノードCWSRC[0]の間にソースドレイン経路が並列接続される。MP11,MN11,MN10は、CWSRC[0]と接地電源電圧VSSの間で、MP11をCWSRC[0]側、MN10をVSS側としてソースドレイン経路が順に直列接続される。MP10,MN10のゲートは、書き込み補助イネーブル信号WTEによって制御され、MP11のゲートには固定電圧TEが印加される。MN11のゲートにはCWSRC[0]の電圧レベルが帰還され、MP12のゲートにはMP11とMN11の共通接続ノードの電圧レベルが帰還される。一方、VDBK1aにおいて、MN12は、CWSRC[0]とVSSの間にソースドレイン経路が接続され、書き込み補助パルス信号WPTによってゲートが制御される。また、共通電源ノードCWSRC[0]は、ここでは4個のPMOSトランジスタのソースドレイン経路を介して、メモリセル電源ラインARVDD[0]~ARVDD[3]にそれぞれ接続される。ここでは、当該4個のPMOSトランジスタの一つとしてARVDD[0]に対応するPMOSトランジスタMP21が代表的に示されている。また、ARVDD[0]~ARVDD[3]のそれぞれと電源電圧VDDMの間にもPMOSトランジスタのソースドレイン経路が接続される。ここでは、代表としてARVDD[0]に対応するPMOSトランジスタMP20が示されている。MP20のゲートは書き込み用列選択信号CWSE[0]によって制御され、MP21のゲートは読み出し用列選択信号CRSE[0]によって制御される。MP20,MP21は、図1における列選択回路YSWの一部に該当するものである。また、ここでは、図1の構成例において、書き込み動作時には4個のビット線対に1個のI/Oが割り当てられるすなわち4個のビット線対内の1個を対象に書き込み動作が行われることを前提とし、図7aの構成例では1個の書き込み補助回路に対して4本のメモリセル電源ラインが割り当てられている。ここで、例えばARVDD[0]に接続されたメモリセルに書き込みを行う場合、図8の書き込みサイクルT1に示すように、書き込み補助イネーブル信号WTEと書き込み用列選択信号CWSE[0]が‘L’レベルから‘H’レベルに遷移し、読み出し用列選択信号CRSE[0]が‘H’レベルから‘L’レベルに遷移する。この際に、その他の書き込み用列選択信号ここではARVDD[1]に対応するCWSE[1]を例示は‘L’レベルを保持し、その他の読み出し用列選択信号ここではARVDD[1]に対応するCRSE[1]を例示は‘H’レベルを保持する。これにより、MP20がオフに制御されると共にARVDD[0]がMP21を介してCWSRC[0]に接続され、ARVDD[1]~ARVDD[3]には、ARVDD[0]のMP20に対応するPMOSトランジスタを介してVDDMが印加される。また、VSBKにおけるCWSRC[0]には、WTEが‘L’レベルの際、MP10を介してVDDMが印加される。この際に、MN10,MP12はオフとなる。一方、WTEが‘H’レベルに遷移すると、MP10がオフ、MN10がオンに遷移し、その結果、MN11がオン状態となる。MP11のゲートには、適当なオン抵抗を持つようにTEが印加されている。これにより、CWSRC[0]の電荷がMP11,MN11,MN10を介して放電され、CWSRC[0]の電圧レベルが低下し、MP12がオン状態となる。ここで、CWSRC[0]の電圧レベルが低下し過ぎるとMP12のオンが強くなり、MN11のオンが弱くなるため当該電圧レベル上昇し、逆に、当該電圧レベルが上昇し過ぎるとMP12のオンが弱くなり、MN11のオンが強くなるため当該電圧レベルが下降する。その結果、CWSRC[0]の電圧レベルは、MP12、MP11、MN11、MN10が共にオン状態でバランスした時点のオン抵抗の比率で定められる所定の電圧レベルに収束する。このCWSRC[0]の電圧レベルは、MP21を介してARVDD[0]の電圧レベルとなる。更に、当該書き込みサイクルT1の際には、WTEの‘H’レベルへの遷移と共に書き込み補助パルス信号WPTに‘H’パルスが印加される。これにより、VDBK1a内のMN12がオンとなり、WPTの‘H’パルス期間においてCWSRC[0]の電荷がVSSに向けて急速に放電され、CWSRC[0]の電圧レベルが急速に低下する。したがって、このWPTの‘H’パルス期間を制御することで、CWSRC[0]ARVDD[0]の電圧レベルの低下速度を制御することが可能になる。その後、当該書き込み動作が終了すると、WTE,CWSE[0]が‘L’レベルに遷移し、CRSE[0]が‘H’レベルに遷移する。これにより、CWSRC[0]およびARVDD[0]共に、電圧レベルがVDDMに戻る。次に、図7bに示す書き込み補助回路WAST1bは、図7aのWAST1aと比較してダイナミック部の回路構成が異なっている。図7bのWAST1bにおけるダイナミック部VDBK1bは、スタティック部VSBKにおけるMP11とMN11の共通接続ノードと、共通電源ノードCWSRC[0]の間にソースドレイン経路が接続されたPMOSトランジスタMP13を備えている。MP13のゲートは、書き込み補助パルス信号WPTの反転信号/WPTによって制御される。図7bのVDBK1bを用いると、図7aのVDBK1aを用いる場合と異なりCWSRC[0]の電圧レベルを下げ過ぎるような事態を容易に防止することが可能になる。すなわち、CWSRC[0]の電圧レベルを下げ過ぎるとVSBK内のMN11がオフに駆動されるため、電圧レベルの低下を自動的に停止させることができる。その結果、書き込み補助パルス信号WPT/WPTのタイミング設計を容易化することが可能になる。また、図7a、bに示すような帰還回路型のスタティック部VSBKを用いることで、例えば、単純な抵抗分圧等によって所定の電圧レベルを生成する場合と比較して、より安定した電圧レベルを生成することが可能になる。なお、当該書き込みサイクルT1の際に、VSBK内の各トランジスタは、主としてDC的な電圧レベルを定める機能を持つので、トランジスタサイズは小さくてもよい。一方、VDBK1a,VDBK1b内のトランジスタは、高速で電荷を引き抜くために比較的大きい駆動能力を持つことが望ましく、VSBK内の各トランジスタよりもトランジスタサイズが大きい方が望ましい。《書き込み補助タイミング生成回路の詳細》図9は、図5における書き込み補助タイミング生成回路の詳細な構成例を示す回路図である。図9に示す書き込み補助タイミング生成回路TDG1は、インバータ回路IV1と、複数ここでは3個の遅延回路ブロックDLYBK1~DLYBK3と、ナンド演算回路ND1と、バッファ回路BFを備えている。ND1の2入力の一方には書き込み補助イネーブル信号WTEが入力され、ND1の2入力の他方にはIV1を介したWTEの反転信号がDLYBK1~DLYBK3を順次介して入力される。BFは、ND1の出力をバッファリングし、書き込み補助パルス信号WPTの反転信号/WPTを出力する。このWPTの反転信号/WPTは、図7bに示した回路構成を持つ書き込み補助回路WAST1b[0],[1],[2],...に入力される。DLYBK1~DLYBK3のそれぞれは、一端が遅延回路ブロックの入力ノードに共通接続された2個の経路と、当該2個の経路の他端を2入力とし、出力が遅延回路ブロックの出力ノードに接続されたセレクタ回路SELを備えている。当該2個の経路の一方には所定の遅延量を持つ遅延素子DLY例えば複数段接続のインバータ回路等が挿入される。DLYBK1の出力ノードはDLYBK2の入力ノードに接続され、DLYBK2の出力ノードはDLYBK3の入力ノードに接続される。ここで、DLYBK1~DLYBK3にそれぞれ含まれるSELの選択すなわちDLYを介すか否かが前述した行数情報XSETに基づいて行われる。これにより、ND1の2入力の一方にはWTEの‘H’パルスが入力され、ND1の2入力の他方には当該‘H’パルスの反転信号となる‘L’パルスをXSETに基づいて遅延した信号が入力される。その結果、ND1は、XSETに基づく遅延時間をパルス幅とする‘L’パルス信号を出力する。なお、DLYBK1~DLYBK3内に含まれる各遅延素子DLYには、それぞれ重み付けを持たせることが望ましい。例えば、DLYBK1:DLYBK2:DLYBK3内の各DLYの遅延量を、それぞれ1:2:4等に設定することで、XSETの値に応じて0~7の範囲でパルス幅を調整することが可能になる。《書き込み補助回路変形例の概要》図10は、図5とは一部異なる書き込み補助回路周りの機能の一例を示す概略図である。図10のスタティック型メモリモジュールSRMDaでは、図5に示したWAST1[0]~WAST1[q]の代わりに書き込み補助回路WAST2[0]~WAST2[q]が備わっている。書き込み補助回路WAST2[0]~WAST2[q]のそれぞれは、図5における書き込み補助イネーブル信号WTE用のスイッチSWmの部分を備えずに、書き込み補助パルス信号WPT用のスイッチSWsのみを備えた構成となっている。具体的には、WAST2[0]~WAST2[q]のそれぞれは、例えば図7aにおいて、スタティック部VSBKを備えずに、ダイナミック部VDBK1aのみを備えた構成となる。SRAMメモリセルは、通常、消費電流が非常に小さいため、場合によっては、スタティック部を備えずに、ダイナミック部スイッチSWsでメモリセル電源電圧を所定の電圧レベルに低下させたのち、SWsをオフにしてメモリセル電源ラインをハイインピーダンス状態とすることでも当該電圧レベルをある程度維持することができる。したがって、書き込み補助回路を図10に示すような構成で実現することも可能であり、これによって、回路面積の低減等が図れる。ただし、メモリセル電源ラインをハイインピーダンス状態とすると、例えば外部ノイズの混入等による誤動作等が懸念されるため、このような観点からは図5のような構成例を用いる方が望ましい。図11は、図4のメモリユニットにおいて、その各スタティック型メモリモジュールに図10の書き込み補助回路を適用した場合の効果の一例を示す概略図である。図11に示すメモリユニットMEMUは、図6の場合と同様に、縦長形状のスタティック型メモリモジュールSRMD1と横長形状のスタティック型メモリモジュールSRMD2を含んでいる。SRMD1はSRMD2に比べて行数が多いY軸方向の長さが長いため、SRMD1の書き込み補助回路WAST2_1にはパルス幅が広い書き込み補助パルス信号WPTが印加され、SRMD2の書き込み補助回路WAST2_2にはパルス幅が狭いWPTが印加される。SRMD1,SRMD2において、仮に図10におけるスイッチSWsの駆動能力やWPTのパルス幅を同一にした場合、図11の比較例に示すようにメモリセル電源ラインの長さ負荷の大きさに応じて、低下後のメモリセル電源電圧ARVDDの電圧レベルが異なり得る。ここでは、SRMD1においてARVDDの電圧レベルが高すぎる事態が生じ、SRMD2においてARVDDの電圧レベルが低すぎる事態が生じている。ARVDDの電圧レベルが高すぎると、前述したように書き込みマージンの低下が生じる恐れがあり、ARVDDの電圧レベルが低すぎると、例えば書き込み終了時のラッチ動作が不十分となったり、あるいは当該ARVDDに接続される非書き込み対象のメモリセルにおいてラッチ能力が不足するような事態が生じ得る。そこで、図11に示すように、メモリセル電源ラインの長さワード線の本数行数に応じてWPTのパルス幅を変更することで、ARVDDの電圧レベルをアレイ構成に関わらず一定にすることができ、前述したような事態を回避することが可能になる。以上、本実施の形態1の半導体装置を用いることで、代表的には、それに含まれる複数のスタティック型メモリモジュールの動作マージンを向上させることが可能になる。《その他の変形例》これまでの説明では、パルス幅の調整により、メモリセル電源ラインからの電荷を引く抜く方式を示した。ただし、パルス幅の調整ではなく、例えば、図7のトランジスタMN12やMP13のトランジスタのサイズ例えばゲート幅により、調整してもよい。つまり、2つのメモリモジュールで、ワード線の本数が多いメモリモジュールの方がワード線数の少ないメモリモジュールより、トランジスタMN12やMP13のトランジスタのサイズを大きくしておく。なお、トランジスタは複数設けてもよく、それらのサイズゲート幅の和別の言い方をすれば、駆動能力は、ワード線の本数の多いものの方が大きい。これにより、ワード線の本数が多いメモリモジュールのメモリセル電源ラインの電荷を引き抜く能力を大きくできる。実施の形態2《書き込み補助タイミング生成回路変形例周りの概要》図12は、本発明の実施の形態2による半導体装置において、図5とは異なる書き込み補助タイミング生成回路周りの構成例を示す概略図である。図12のスタティック型メモリモジュールSRMDbでは、図5の場合と同様に、ワードドライバブロックWLD、制御回路ブロックCTLBK、入出力バッファ回路IOB、書き込み補助回路WAST1[0]~WAST1[q]および複数のメモリセルMCが代表的に示されている。更に、図12のSRMDbは、図5とは異なる書き込み補助タイミング生成回路TDG2を備えると共に、行数ダミー負荷回路XDMYが新たに加わっている。行数ダミー負荷回路XDMYは、ワードドライバブロックWLDのY軸方向のサイズワード線の本数行数に比例したY軸方向のサイズを備え、Y軸方向のサイズが大きくなるほど大きな遅延量を生成する機能を備えている。XDMYのY軸方向のサイズは、代表的にはWLDのY軸方向のサイズと同等に設定される。書き込み補助タイミング生成回路TDG2は、図5のTDG1と異なり行数情報XSETが入力されず、その代わりに、XDMYによって生成された遅延量によって行数を取得し、この遅延量に応じたパルス幅を持つ書き込み補助パルス信号WPTを出力する。WAST1[0]~WAST1[q]のそれぞれは、書き込み動作時に、図5の場合と同様にWPTを用いてメモリセル電源電圧ARVDD[0]~ARVDD[n]の立ち下がり速度を制御する。このような構成例を用いると、XDMYによって行数に応じた遅延量を容易又は高精度に生成することが可能になるため、結果的に、書き込み補助回路を用いたメモリセル電源電圧の立ち下がり速度の制御を容易化又は高精度化することが可能になる。すなわち、例えば前述した図9のTDG1を用いてWPTのパルス幅を調整する場合、パルス幅が所定の刻み幅でディジタル的に制御されるため、行数をWPTのパルス幅に高精度に反映させるためには、各遅延素子DLYの遅延量を小さくすると共に多くの遅延回路ブロックDLYBKを設ける必要がある。この場合、回路面積の増大や回路の複雑化等が生じる恐れがある。一方、図12に示すように、当該パルス幅をXDMYを用いて制御すると、XDMYのサイズすなわち行数が大きくなるほど、その寄生成分寄生容量、寄生抵抗を利用して大きな遅延量を生成することができ、パルス幅のアナログ的な制御が容易に実現可能になる。更に、行数情報XSETが不要となるため、この設定に伴う煩雑さを解消することができる。《書き込み補助タイミング生成回路変形例周りの詳細》図13は、図12における行数ダミー負荷回路および書き込み補助タイミング生成回路の詳細な構成例を示す回路図である。図13において、行数ダミー負荷回路XDMYは、インバータ回路IV10~IV12と、Y軸方向ビット線図示せず、メモリセル電源ラインARVDDの延伸方向に向けて並んで延伸する2本のダミービット線DBL1,DBL2と、容量C1,C2を備えている。IV10は、書き込み補助イネーブル信号WTEを入力とし、DBL1の一端に向けて反転信号を出力する。IV11は、DBL1の他端を入力とし、DBL2の一端に向けて反転信号を出力する。IV12は、DBL2の他端を入力とし、反転信号を書き込み補助タイミング生成回路TDG2に向けて出力する。ここで、DBL1は往路配線となり、DBL2は復路配線となる。DBL1,DBL2の配線長は、前述したように、ワードドライバブロックWLDのY軸方向のサイズに応じて定められる。容量C1はDBL1と接地電源電圧VSSの間に接続され、容量C2はDBL2とVSSの間に接続される。C1にはDBL1の寄生容量が含まれ、C2にはDBL2の寄生容量が含まれる。これにより、C1,C2の容量値は、DBL1,DBL2が長くなるほど大きくなる。また、C1,C2には、別途形成した容量素子が含まれていてもよい。具体的には、例えば、DBL1,DBL2に対して一定の長さ毎に容量素子例えば拡散層容量やMOS容量等が付加されるような回路構成およびレイアウト構成を用いることができる。この場合も、C1,C2の容量値は、DBL1,DBL2が長くなるほど大きくなる。XDMYは、IV10から入力されたWTEの‘H’パルスを、主としてDBL1,DBL2の寄生抵抗値とC1,C2の容量値に応じた時間だけ遅延させ、IV12を介して‘L’パルスを出力する。一方、図13の書き込み補助タイミング生成回路TDG2は、図9に示したTDG1から、インバータ回路IV1および遅延回路ブロックDLYBK1~DLYBK3を含む遅延経路が削除され、その代わりに当該経路がXDMYを介した遅延経路に置き換えらたような構成となっている。すなわち、ナンド演算回路ND1の2入力の一方にはWTEが入力され、ND1の2入力の他方には、WTEをXDMYを介して遅延ならびに反転させた信号IV12の出力信号が入力される。これによって、ND1は、TDG1の場合と同様に、XDMYに基づく遅延時間をパルス幅とする‘L’パルス信号を出力する。この‘L’パルス信号は、バッファ回路BFを介して書き込み補助パルス信号WPTの反転信号/WPTとなり、書き込み補助回路WAST1b[0],[1],[2],...は、当該信号/WPTを用いてメモリセル電源電圧ARVDDの立ち下がり速度を制御する。その結果、アレイ構成に関わらず書き込みマージンの向上が実現可能となる。なお、図13のXDMYでは、1往復の配線DBL1,DBL2によって遅延時間の設定を行ったが、場合によっては、2往復以上の配線を設けて遅延時間の設定を行うことも可能である。以上、本実施の形態2の半導体装置を用いることで、代表的には、それに含まれる複数のスタティック型メモリモジュールの動作マージンを向上させることが可能になる。なお、実施の形態1,2で示したメモリモジュールの行数の差は、通常、2のべき乗で異なる。例えば、1つのメモリモジュールのワード線数行数が2562の8乗である場合、これより少ない場合は、例えば1282の7乗、これより多い場合は、例えば5122の9乗となる。実施の形態3《ワードドライバ用電源回路ブロック本実施の形態3の主要な特徴の概要》図14は、本発明の実施の形態3による半導体装置において、図4のメモリユニット内の各スタティック型メモリモジュールに含まれるワードドライバ用電源回路ブロックの特徴の一例を表す概略図である。図14に示すメモリユニットMEMUは、ワード線WLの延伸方向を横方向X軸方向、ビット線図示せずおよびワードドライバ電源ラインWLVDDの延伸方向を縦方向Y軸方向として、縦長形状のスタティック型メモリモジュールSRMD1と横長形状のスタティック型メモリモジュールSRMD2を含んでいる。SRMD1は、メモリアレイMARY1内のワード線WLの本数に応じた数のワードドライバWDを含んだワードドライバブロックWLD1と、WLD1内の各WDにWLVDDを介してワードドライバ電源電圧を供給するワードドライバ用電源回路ブロックVGEN1を備える。同様に、SRMD2は、メモリアレイMARY2内のWLの本数に応じた数のWDを含んだワードドライバブロックWLD2と、WLD2内の各WDにWLVDDを介してワードドライバ電源電圧を供給するワードドライバ用電源回路ブロックVGEN2を備える。この図14の構成例では、VGEN1がVGEN2よりも大きいサイズ駆動能力を備えることが特徴となっている。具体的には、ワードドライバ用電源回路ブロック内のトランジスタのゲート幅が大きいことになる図16で言えばトランジスタMP30~MP32,MN30のゲート幅。VGEN1,VGEN2は、図3等で述べたように、読み出し動作書き込み動作時に、ワードドライバ電源ラインワードドライバ電源電圧WLVDDの電圧レベルを低下させる機能を持つ。これによって、スタティックノイズマージンSNMが向上し、読み出しマージンの向上が図れる。ただし、仮にSRMD1,SRMD2においてワードドライバ用電源回路ブロックのサイズ駆動能力を同一とした場合、以下のようなことが懸念される。まず、SRMD1ではワードドライバ電源ラインWLVDDの長さが長い負荷が大きいため、図14の比較例に示すように、ワードドライバ電源電圧WLVDDを所定の電圧レベルまで低下させるのに時間を要する恐れがある。更に、SRMD1ではワード線WLの長さが短い負荷が小さいため、図14の比較例に示すように、WLの立ち上がり速度が速く、WLの電圧レベルにオーバーシュートが生じる恐れがある。その結果、SRMD1では、図25bで述べたように、WLの電圧レベルが過剰に高くなり易く、十分な読み出しマージンを確保できない恐れがある。一方、SRMD2ではWLVDDの長さが短い負荷が小さいため、図14の比較例に示すように、WLVDDが所定の電圧レベルに向けて急速に低下し、場合によってはアンダーシュートが生じる恐れがある。更に、SRMD2ではWLの長さが長い負荷が大きいため、図14の比較例に示すように、WLの立ち上がりに遅延が生じ得る。その結果、SRMD2では、図25aで述べたように、WLの立ち上がり速度が過剰に遅くなり易く、アクセス時間の高速化が図れない恐れがある。そこで、本実施の形態3の半導体装置では、行数ワード線の本数が多いほど、更に、列数ビット線対の本数が少ないほどワードドライバ用電源回路ブロックVGENのサイズ駆動能力を大きくすることが主要な特徴の一つとなっている。すなわち、行数が多い場合には、VGENの駆動能力を大きくすることで、WLVDDの立ち下がり速度を速めて読み出しマージンを確保する。逆に行数が少ない場合には、VGENの駆動能力を小さくすることで、WLVDDの過剰な電圧低下を抑制して十分なワード線の立ち上がり速度アクセス時間を確保する。また、列数が少ない場合には、VGENの駆動能力を大きくすることで、WLVDDの立ち下がり速度を速め、ワード線の電圧レベルが過剰に高くなるのを抑制して読み出しマージンを確保する。逆に列数が多い場合には、VGENの駆動能力を小さくすることで、WLVDDに必要十分な高い電圧レベルを確保し、ワード線の立ち上がり速度アクセス時間が遅くなるのを抑制する。図14の構成例では、行数が多く、かつ列数が少ないSRMD1では、VGEN1の駆動能力サイズが大きく設定され、逆に、行数が少なく、かつ列数が多いSRMD2では、VGEN2の駆動能力サイズが小さく設定される。その結果、図14に示すように、ワードドライバ電源電圧WLVDDが好適な立ち下がり速度で好適な電圧レベルに低下し、また、ワード線WLの立ち上がり速度も好適な速度となるため、メモリアレイ構成に関わらず、十分な読み出しマージンと、十分なアクセス時間を確保することが可能になる。図15a~cは、メモリユニット内の各スタティック型メモリモジュールのアレイ構成が図14とは異なる場合において、各ワードドライバ用電源回路ブロックのサイズの関係を例示する概略図である。まず、図15aでは、メモリユニットMEMU内に、それぞれ行数は異なるが、同一の列数を持った2個のスタティック型メモリモジュールSRMD4,SRMD5が備わっている。SRMD4は、X軸方向のサイズ列数がX4、Y軸方向のサイズ行数がY4のメモリアレイMARY4を持ち、SRMD5は、X軸方向のサイズ列数が同じくX4、Y軸方向のサイズ行数がY5のメモリアレイMARY5を持つ。ここでは、Y4>Y5であるため、SRMD4のワードドライバ用電源回路ブロックVGEN4のサイズ駆動能力がSRMD5のワードドライバ用電源回路ブロックVGEN5のサイズ駆動能力よりも大きく設定される。次に、図15bでは、MEMU内に、それぞれ列数は異なるが、同一の行数を持つ2個のスタティック型メモリモジュールSRMD4,SRMD6が備わっている。SRMD4は、前述したようにX4とY4のMARY4を持ち、SRMD6は、X軸方向のサイズ列数がX6、Y軸方向のサイズ行数が同じくY4のメモリアレイMARY6を持つ。ここでは、X4>X6であるため、SRMD6のワードドライバ用電源回路ブロックVGEN6のサイズ駆動能力がSRMD4のVGEN4のサイズ駆動能力よりも大きく設定される。続いて、図15cでは、MEMU内に、それぞれ行数と列数が共に異なる2個のスタティック型メモリモジュールSRMD4,SRMD7が備わっている。SRMD4は、前述したようにX4とY4のMARY4を持ち、SRMD7は、X軸方向のサイズ列数がX7、Y軸方向のサイズ行数がY7のメモリアレイMARY7を持つ。ここでは、Y4>Y7であるが、X4>X7であるため、場合によってはSRMD7のワードドライバ用電源回路ブロックVGEN7のサイズ駆動能力とSRMD4のVGEN4のサイズ駆動能力とが同等になり得る。なお、ここでは、2個のスタティック型メモリモジュール間でサイズが等しい、具体的には行数が等しい、または列数が等しいことを述べたが、多少の差があっても良く、実質的に等しければよい。行数や列数は通常2のべき乗で構成される。仮に行数が第1スタティック型メモリモジュールで5122の9乗の場合、第2スタティック型メモリモジュールで512に例えば10前後の数の差があってもよい。この差には冗長行を含んでも良い。これに対し、第2スタティック型メモリモジュールで2562の8乗や10242の10乗の場合は、つまり2の乗数で異なる場合、等しい範囲に入らない。《ワードドライバ用電源回路ブロック周りの詳細》図16は、図14の各スタティック型メモリモジュールにおいて、そのワードドライバ用電源回路ブロック、ワードドライバブロックおよびメモリアレイの詳細な構成例を示す回路図である。図17は、図16におけるワードドライバ用電源回路ブロックの動作例を示す波形図である。図16において、ワードドライバ用電源回路ブロックVGENaは、PMOSトランジスタMP30~MP32と、NMOSトランジスタMN30を備える。MP30は、電源電圧VDDMとワードドライバ電源ラインワードドライバ電源電圧WLVDDの間にソースドレイン経路が接続される。MP31,MP32は、WLVDDとMN30のドレインの間にソースドレイン経路が並列に接続され、MN30のソースは接地電源電圧VSSに接続される。MP30~MP32のゲートは、それぞれイネーブル信号EN1~EN3によって制御され、MN30のゲートはイネーブル信号VDDENによって制御される。ワードドライバブロックWLDaは、m1個のワードドライバWD[0]~WD[m]を備える。WD[0]~WD[m]のそれぞれは、ここではPMOSトランジスタMP40およびNMOSトランジスタMN40からなるCMOSインバータ回路となっている。当該CMOSインバータ回路の電源電圧がVGENaからのワードドライバ電源ラインWLVDDを介して共通に供給される。メモリアレイMARYは、m1本のワード線WL[0]~WL[m]と、n1個のビット線対BL[0],ZBL[0]~BL[n],ZBL[n]と、当該ワード線と当該ビット線対の交点に配置された複数ここではm1×n1個のメモリセルMCを備える。WL[0]~WL[m]は、WLDa内のWD[0]~WD[m]によってそれぞれ駆動される。VGENaは、読み出し動作書き込み動作時に、図17に示すような動作を行う。まず、図1および図3に示したデコード起動信号TDECが‘L’レベルの状態では、EN1,EN2が‘L’レベル、VDDENが‘L’レベルとなっている。これにより、VGENa内のMP30,MP31がオン、MN30がオフとなり、ワードドライバ電源電圧WLVDDは、VDDMとなる。その後、読み出し動作書き込み動作に伴いTDECが‘H’レベルに遷移すると、これに応じてVDDENが‘H’レベルに遷移する。その結果、WLVDDの電圧レベルは、VDDMから、MP30,MP31,MN30のオン抵抗比で定められる電圧レベルに低下する。この際に、EN3は、‘H’レベルか‘L’レベルのいずれかに予め設定されている。仮に、EN3が‘L’レベルに設定されている場合、MP32がオンとなり、MP31,MP32の並列回路におけるオン抵抗が下がるため、EN3が‘H’レベルに設定されている場合と比べてWLVDDの電圧レベルの低下幅が増大する。EN3の設定は、例えば、読み出し動作時に用いる電源電圧VDDMVGENaの電源電圧およびメモリセルMCの電源電圧に対応の大きさに応じて行われる。例えば、スタティック型メモリモジュールが通常動作モードと高速動作モードを備える場合、高速動作モード時には通常動作モード時と比べてVDDMの電圧レベルが高く設定される。この場合、MC内の各トランジスタのしきい値電圧ばらつきとの関係で、通常動作モード時と比べてスタティックノイズマージンSNM読み出しマージンが低下する場合がある。そこで、高速動作モード時には通常動作モード時と比べてWLVDDの電圧レベルの低下幅を大きくすることで、この読み出しマージンの低下分を補償することができる。なお、このEN3,MP32に伴う機能は、勿論省略することも可能である。一方、このようなVGENaの動作と並行して、WLDa内の選択対象のワードドライバWD[s]sは0~mの整数は、図17に示すように、TDECの‘H’レベルへの遷移に応じて対応するワード線WL[s]を活性化する。この際のWL[s]の電圧レベルは、前述したWLVDDの電圧レベルによって定められる。その後、TDECが‘L’レベルへ遷移すると、WD[s]を介してWL[s]が非活性化され、また、VDDENが‘L’レベルに戻り、これに応じてWLVDDの電圧レベルがVDDMに戻る。ここで、図16の構成例では、VGENa内の各MOSトランジスタMP30~MP32、MN30のトランジスタサイズが、行数ワード線数m1が多くなるほど、また列数ビット線対数n1が少なくなるほど大きく設定されることが特徴となっている。これによって、図14で述べたように、メモリアレイ構成に関わらず、十分な読み出しマージンと、十分なアクセス時間を確保することが可能になる。以上、本実施の形態3の半導体装置を用いることで、代表的には、それに含まれる複数のスタティック型メモリモジュールの動作マージンを向上させることが可能になる。また、複数のスタティック型メモリモジュールの高速化を図ることが可能になる。実施の形態4《ワードドライバ用電源回路ブロック周り変形例[1]の詳細》図18は、本発明の実施の形態4による半導体装置において、図14の各スタティック型メモリモジュールにおけるワードドライバ用電源回路ブロック、ワードドライバブロックおよびメモリアレイの詳細な構成例を示す回路図である。図18に示す構成例は、前述した図16の構成例と比較してワードドライバ用電源回路ブロックの内部構成が異なっている。これ以外の構成に関しては図16と同様であるため、詳細な説明は省略する。図18におけるワードドライバ用電源回路ブロックVGENbは、p1個のワードドライバ用電源回路VG[0]~VG[p]を備えている。VG[0]~VG[p]のそれぞれは、図16に示したVGENaと同様に、PMOSトランジスタMP30~MP32と、NMOSトランジスタMN30を備える。各VG[0]~VG[p]内に含まれるMP30~MP32のゲートは、それぞれイネーブル信号EN1~EN3によって共通に制御される。同様に、各VG[0]~VG[p]内に含まれるMN30のゲートは、それぞれイネーブル信号VDDENによって共通に制御される。そして、各VG[0]~VG[p]内に含まれるMP30のドレインMP31,MP32のソースが共通に接続され、当該共通接続ノードからワードドライバ電源電圧WLVDDが出力される。ここで、図18の構成例では、ワードドライバ用電源回路の数VG[0]~VG[p]のpの値が行数ワード線の本数が多くなるほど、また列数ビット線対の個数が少なくなるほど多くなることが特徴となっている。すなわち、VG[0]~VG[p]内に含まれる各MOSトランジスタのサイズが同一であるものとし、前述した図16の構成例では各MOSトランジスタ自身のサイズによってWLVDDの駆動能力を調整したのに対し、図18の構成例ではワードドライバ用電源回路の数によって駆動能力の調整を行っている。回路的に見方を変えれば、図16の構成例において各MOSトランジスタを並列接続で構成し、その並列接続個数によって駆動能力の調整を行っている。これによって、図14で述べたように、メモリアレイ構成に関わらず、十分な読み出しマージンと、十分なアクセス時間を確保することが可能になる。また、図18の方式は、図16の方式と比較して、よりコンパイルドSRAMに適した方式と言える。例えば、図16の方式を用いる場合、それぞれトランジスタサイズが異なる複数のレイアウトセルの準備が必要とされる場合があるが、図18の方式を用いる場合、1個のレイアウトセルを準備すればよい。また、図18の構成例において、各ワードドライバ用電源回路に含まれるMP31,MP32は、例えば、メモリセルMC内に含まれる負荷用トランジスタ図2のMP1,MP2と同一のしきい値電圧特性を持つように構成することができる。この場合、MCにおけるMP1,MP2のしきい値電圧のばらつきが各ワードドライバ用電源回路におけるMP31,MP32にも反映され、MP1,MP2のしきい値電圧のばらつきに応じてWLVDDの電圧レベルを補正することができる。以上、本実施の形態4の半導体装置を用いることで、代表的には、実施の形態3と同様に、それに含まれる複数のスタティック型メモリモジュールの動作マージンを向上させることが可能になる。また、複数のスタティック型メモリモジュールの高速化を図ることが可能になる。実施の形態5《ワードドライバ用電源回路ブロック周り変形例[2]の詳細》図19は、本発明の実施の形態5による半導体装置において、図14の各スタティック型メモリモジュールにおけるワードドライバ用電源回路ブロック、ワードドライバブロックおよびメモリアレイの詳細な構成例を示す回路図である。図19に示す構成例は、前述した図18の構成例と比較して、主にワードドライバ用電源回路ブロック内の各ワードドライバ用電源回路の出力先が異なっている。ここでは、この相違点に着目して説明を行う。図19に示すワードドライバ用電源回路ブロックVGENb’は、図18のVGENbと同様に、イネーブル信号EN1~EN3,VDDENによって共通に制御されるp1個のワードドライバ用電源回路VG[0]~VG[p]を備えている。また、図19に示すワードドライバブロックWLDa’では、ビット線対の延伸方向に向けて順に、m1個のワードドライバWD[0],...,[d],[d1],...[2d1],...,...,[m-d],...,[m]が配置されている。m1個のWDには、ビット線対の延伸方向に延びる1本のワードドライバ電源ラインWLVDDによって電源が供給される。ここで、このWLVDD上にはd1個のWD毎に接続ノードが存在し、ワードドライバ用電源回路VG[0]~VG[p]は、当該接続ノードの中のそれぞれ異なるノードに対して出力を行う。すなわち、VG[0]はWD[0]近辺の接続ノードに対して出力を行い、VG[1]はWD[d1]近辺の接続ノードに対して出力を行い、以降同様にして、VG[p]はWD[m-d]近辺の接続ノードに対して出力を行う。このように、ワードドライバ電源ラインWLVDDにおいて所定の間隔で分散されたノードにワードドライバ用電源回路VG[0]~VG[p]がそれぞれ電源供給を行うことで、例えばWLVDDの一端のみから電源供給を行うような場合と比べてWLVDD上の所謂遠近端差を低減することができる。すなわち、例えば読み出し動作時にワードドライバ用電源回路を用いてWLVDDの電圧レベルを低下させた場合、当該電圧レベルの到達時間がワードドライバ用電源回路の近くに配置されたワードドライバと遠くに配置されたワードドライバとで異なり得る。この場合、メモリアレイMARY内の各メモリセルMCで読み出しマージン等に差分が生じる恐れがある。そこで、前述したように、分散されたノードに電源供給を行うことで、このような差分を低減することが可能になる。なお、VG[0]~VG[p]内の各トランジスタサイズWp[0]Wn[0]~Wp[p]Wn[p]はそれぞれ同一とすることも可能であるが、場合によっては若干異なる値とすることも可能である。すなわち、このようにVG[0]~VG[p]の出力先を分散させた場合でも、各ワードドライバ用電源回路のトランジスタサイズと各ワードドライバのトランジスタサイズとの負荷バランスなどによって、WLVDD上で前述した遠近端差と同様な差分が生じる場合がある。そこで、VG[0]~VG[p]内の各トランジスタサイズを適宜調整することで、このような差分を更に低減することも可能である。以上、本実施の形態5の半導体装置を用いることで、代表的には、実施の形態3と同様に、それに含まれる複数のスタティック型メモリモジュールの動作マージンを向上させることが可能になる。また、複数のスタティック型メモリモジュールの高速化を図ることが可能になる。実施の形態6《ワードドライバ用電源回路ブロック周り変形例[3]の詳細》図20は、本発明の実施の形態6による半導体装置において、図14の各スタティック型メモリモジュールにおけるワードドライバ用電源回路ブロック、ワードドライバブロックおよびメモリアレイの詳細な構成例を示す回路図である。図20に示す構成例は、前述した図19の構成例と比較して、ワードドライバ電源ラインWLVDDがp1個のワードドライバ電源ラインWLVDD[0]~WLVDD[p]に分割された点が異なっている。これ以外の構成に関しては、図19と同様であるため詳細な説明は省略する。WLVDD[0]はワードドライバ用電源回路ブロックVGENb’内のワードドライバ用電源回路VG[0]の出力に接続され、WLVDD[1]はVGENb’内のVG[1]の出力に接続され、以降同様にして、WLVDD[p]はVGENb’内のVG[p]の出力に接続される。ワードドライバブロックWLDbには、図19の場合と同様に、m1個のワードドライバWD[0],...,[d],[d1],...[2d1],...,...,[m-d],...,[m]が配置されている。ただし、図19の場合と異なり、d1個のワードドライバ毎に、それぞれ異なるワードドライバ電源ラインを介して電源が供給される。すなわち、WD[0]~WD[d]はWLVDD[0]を介して電源が供給され、WD[d1]~WD[2d1]はWLVDD[1]を介して電源が供給され、以降同様にして、WD[m-d]~WD[m]はWLVDD[p]を介して電源が供給される。このような構成例を用いることでも、図19の場合と同様な効果が得られる。ただし、VG[0]~VG[p]毎に特性ばらつきが生じる恐れがあるため、この観点からは特性ばらつきを平均化することが可能な図19の構成例の方が望ましい。以上、本実施の形態6の半導体装置を用いることで、代表的には、実施の形態3と同様に、それに含まれる複数のスタティック型メモリモジュールの動作マージンを向上させることが可能になる。また、複数のスタティック型メモリモジュールの高速化を図ることが可能になる。実施の形態7《ワードドライバ用電源回路の配置例》図21a、bは、本発明の実施の形態7による半導体装置において、そのスタティック型メモリモジュールにおける各ワードドライバ用電源回路の概略的な配置例を示す平面図である。図21a、bでは、スタティック型メモリモジュールSRMDにおけるメモリアレイMARYとワードドライバブロックWLDとワードドライバ用電源回路VGの配置関係例が示されている。図21aでは、行数が多いため、Y軸方向ビット線図示せずの延伸方向において、メモリアレイMARYが複数ここでは3個のメモリアレイMARY[0]~MARY[2]に分割して配置されている。ここで、Y軸方向において各メモリアレイの両側にはタップ領域TAP[0]~TAP[3]が備わっている。ここでは、TAP[0]とTAP[1]の間にMARY[0]が配置され、TAP[1]とTAP[2]の間にMARY[1]が配置され、TAP[2]とTAP[3]の間にMARY[2]が配置される。ここで、タップ領域とは、各メモリアレイ内に含まれるp型ウエルおよびn型ウエルにそれぞれ給電を行うための領域である。仮に、行数が多い1個のメモリアレイを配置し、そのY軸方向の両側にタップ領域を配置して給電を行った場合、当該メモリアレイにおけるY軸方向の中間付近で十分な給電が行われない恐れがある。そこで、図21aのようにメモリアレイを分割配置し、各分割メモリアレイの合間にタップ領域を配置することが有益となる。また、X軸方向ワード線図示せずの延伸方向において、MARY[0]の隣にはワードドライバブロックWLD[0]が配置される。同様に、MARY[1]の隣にはワードドライバブロックWLD[1]が配置され、MARY[2]の隣にはワードドライバブロックWLD[2]が配置される。Y軸方向において、MARY[0]~MARY[2]のそれぞれのサイズと、WLD[0]~WLD[2]のそれぞれのサイズは同等となる。また、X軸方向において、MARY[0]~MARY[2]のそれぞれのサイズと、TAP[0]~TAP[3]のそれぞれのサイズは同等となる。したがって、X軸方向でタップ領域と隣接し、Y軸方向で2個のワードドライバブロックに挟まれる領域に空き領域を確保することができる。そこで、この空き領域を利用してワードドライバ用電源回路VG[0]~VG[3]が分散して配置される。VG[0]~VG[3]は、X軸方向においてそれぞれTAP[0]~TAP[3]に隣接して配置される。一方、図21bでは、行数が少ないため、Y軸方向ビット線図示せずの延伸方向において、1個のメモリアレイMARY[0]が配置される。図21aの場合と同様に、Y軸方向において、MARY[0]の両側にはタップ領域TAP[0],TAP[1]が配置される。また、X軸方向において、MARY[0]の隣にはワードドライバブロックWLD[0]が配置され、TAP[0],TAP[1]の隣にはワードドライバ用電源回路VG[0],VG[1]が配置される。このような配置例を用いると、行数が多いほどワードドライバ用電源回路の数を増加させる方式すなわち前述した図19および図20の構成例を効率的に実現することが可能になる。具体的には、まず、レイアウト面積の観点で、空き領域を利用できるため効率的となる。また、設計ツールがコンパイルドSRAMのレイアウトを自動生成する際にも、図21aから判るように、例えばWLD[0]、MARY[0]、VG[0]およびTAP[0]の領域を単位として、行数に応じた規則的な配置を行えばよいため、処理の効率化が図れる。なお、前述したように、ワードドライバ用電源回路には列数の影響も反映させる必要があるが、この反映は、例えば図21aにおける各VG[0]~VG[3]の各トランジスタサイズを適宜調整することすなわち図16のような方式等で行うことが可能である。図22は、図21aのスタティック型メモリモジュールにおいて、その一部の領域の模式的なレイアウト構成例を示す平面図である。図22には、例えば、図21aにおけるVG[1]、TAP[1]周りの詳細なレイアウト構成例が示されている。図22では、n型ウエルNW1~NW3とp型ウエルPW1~PW3が、X軸方向においてNW1,PW1,NW2,PW2,NW3,PW3の順で交互に配置されている。なお、実際には、PW3の隣に更に列数に応じた数のn型ウエルとp型ウエルが配置されるが、ここでは省略している。NW1,PW1にはワードドライバブロックWLDが形成され、PW1,NW2,PW2,NW3,PW3、...にはメモリアレイMARYが形成される。WLDにおいて、NW1およびPW1の上部Z軸方向には、X軸方向に並んで延伸する複数のゲート層GTがゲート絶縁膜を介して配置される。NW1内において、複数のGTの両側Y軸方向にはp型の半導体層拡散層DFPが形成され、これによって、複数のPMOSトランジスタが実装される。PW1内において、複数のGTの両側にはn型の半導体層拡散層DFNが形成され、これによって、複数のNMOSトランジスタが実装される。また、NW1内には、X軸方向に延伸するn型の半導体層拡散層Nが形成され、PW1内には、X軸方向に延伸するp型の半導体層拡散層Pが形成される。NはNW1の給電層となり、PはPW1の給電層となる。n型はn型よりも不純物濃度が高く設定され、p型はp型よりも不純物濃度が高く設定される。更に、NW1およびPW1には、前述したワードドライバ用電源回路の形成領域VG_AREAが備わっている。例えば、図22のVG_AREAを図21aのVG[1]とした場合、図22のVG_AREAをY軸方向で挟む一方の側には図21aのWLD[0]が形成され、他方の側には図21aのWLD[1]が形成される。図22において、VG_AREA内のレイアウト構成例は省略しているが、前述したワードドライバWLDの場合と同様にしてPMOSトランジスタおよびNMOSトランジスタが実装され、これによって所定の回路が形成される。MARYにおいて、ここでは、2個のp型ウエル例えばPW1とPW2とその間の1個のn型ウエル例えばNW2によって1個のメモリセルMCが形成される。MCにおいて、PW1上にはX軸方向に並んで延伸する2本のゲート層GTが配置され、PW2上にもX軸方向に並んで延伸する2本のゲート層GTが配置される。NW2上には、PW1上の2本のGT中の1本と、PW2上の2本のGT中の1本とがX軸方向に向けて連続的に延伸することで2本のゲート層GTが配置される。各GTは、実際にはゲート絶縁膜を介して配置される。PW1内には、2本のGTの両側にn型の半導体層拡散層DFNが形成され、これによって、ソースドレインの一端をDFNで共有する一方のアクセス用トランジスタMN3およびドライバ用トランジスタMN1が実装される。PW2内にも、2本のGTの両側にDFNが形成され、これによって、ソースドレインの一端をDFNで共有する他方のアクセス用トランジスタMN4およびドライバ用トランジスタMN2が実装される。NW2内には、2本のGTの両側にp型の半導体層拡散層DFPが形成され、これによって、MN1とGTを共有する一方の負荷用トランジスタMP1と、MN2とGTを共有する他方の負荷用トランジスタMP2とが実装される。同様にして、MARYでは、X軸方向においてPW2とPW3とその間のNW3を用いてMCが形成され、Y軸方向においてもゲート層GTおよび半導体層拡散層DFN,DFPを順次配置することでMCが順次形成される。更に、MARYには、前述したタップ領域TAPが備わっている。例えば、図22のTAPを図21aのTAP[1]とした場合、図22のTAPをY軸方向で挟む一方の側には図21aのMARY[0]が形成され、他方の側には図21aのMARY[1]が形成される。図22のTAPは、PW1,PW2,PW3,...内に順次形成されたp型の半導体層拡散層Pと、NW2,NW3,...内に順次形成されたn型の半導体層拡散層Nを備えている。各ウエルは、対応するN,Pを介して給電が行われる。以上、本実施の形態7の半導体装置を用いることで、代表的には、実施の形態3と同様に、それに含まれる複数のスタティック型メモリモジュールの動作マージンを向上させることが可能になる。また、複数のスタティック型メモリモジュールの高速化を図ることが可能になる。更に、前述したレイアウト構成の工夫によって、このような効果をより効率的に得ることが可能になる。実施の形態8《メモリユニットの概要》図23は、本発明の実施の形態8による半導体装置において、それに含まれるメモリユニットの構成例を示す概略図である。図23に示すメモリユニットは、図6等に示した書き込み補助回路の特徴と、図14等に示したワードドライバ用電源回路ブロックの特徴とを兼ね備えた構成となっている。図23に示すメモリユニットは、図6および図14の場合と同様に、縦長形状のスタティック型メモリモジュールSRMD1と、横長形状のスタティック型メモリモジュールSRMD2を備えている。SRMD1,SRMD2は、それぞれ、図6等で述べた書き込み補助回路WAST1_1,WAST1_2を備える。SRMD1は、SRMD2に比べて行数が多いメモリセル電源ラインARVDDが長いため、WAST1_1には、WAST1_2よりもパルス幅が広い書き込み補助パルス信号WPTが印加される。WAST1_1,WAST1_2は、書き込み動作の際に、このWPTを用いてARVDDの電圧レベルの低下速度を制御する。これによって、アレイ構成に関わらず書き込みマージンの向上が図れる。更に、SRMD1,SRMD2は、それぞれ、図14等で述べたワードドライバ用電源回路ブロックVGEN1,VGEN2を備える。SRMD1は、SRMD2に比べて行数が多くワードドライバ電源ラインWLVDDが長く、列数が少ないワード線WLが短いため、VGEN1はVGEN2よりもサイズ駆動能力が大きく設定される。VGEN1,VGEN2は、読み出し動作書き込み動作の際に、WLVDDの電圧レベルを低下させる。この際に、WLVDDの電圧レベルを低下させる際の駆動能力がアレイ構成に応じて好適化されているため、アレイ構成に関わらず、読み出しマージンの向上や、アクセス時間の短縮を図ることが可能になる。書き込み補助回路WAST1_1,WAST1_2には、例えば図7a、bに示したようなスタティック部VSBKと、ダイナミック部VDBKを備えた回路構成例が適用される。一方、ワードドライバ用電源回路ブロックVGEN1,VGEN2には、図16に示したような、いわばスタティック部のみを備えたような回路構成例が適用される。スタティック部は、出力電圧を、ある電圧レベルからそれよりも低い所定の電圧レベルに切り替えると共に主としてこの所定の電圧レベルを安定的に供給する機能を持ち、ダイナミック部は、この電圧レベルの切り替え時のみで動作し、当該切り替え速度を制御する機能を持つ。ここで、書き込み補助回路とワードドライバ用電源回路ブロックは、概念的には、電圧レベルを低下させ、当該低下速度を制御するというほぼ類似した動作を行うため、場合によっては、書き込み補助回路と同様にワードドライバ用電源回路ブロックにダイナミック部を適用することも可能である。あるいは、ワードドライバ用電源回路ブロックと同様に書き込み補助回路をスタティック部のみで構成することも可能である。ただし、これらの構成を適用する上で、書き込み補助回路とワードドライバ用電源回路ブロックとでは、本質的に以下のような違いが生じる。まず、ワードドライバ用電源回路ブロックは、読み出し動作書き込み動作の期間で電源を継続的に供給することが望ましいが、書き込み補助回路は、図7で述べたように書き込み動作の期間で必ずしも電源を継続的に供給する必要はない。また、書き込み補助回路は、CMOSラッチ型のメモリセルに対して情報保持に必要とされる小さい電力を供給するための十分に低い電源供給能力プルアップ能力を備えていればよい。一方、ワードドライバ用電源回路ブロックは、MOSトランジスタのゲート層を駆動するワードドライバに電源供給を行うと共に、そのプルアップ能力がアクセス時間にも関係してくるため、ある程度高いプルアップ能力を備える必要がある。その結果、ワードドライバ用電源回路ブロックは、十分に高いプルアップ能力を持つスタティック部を備える必要があるため、書き込み補助回路のように、スタティック部のプルアップ能力および電源引き抜き能力プルダウン能力を固定化し、プルダウン能力をダイナミック部で補強するような方式は適さない。すなわち、仮にスタティック部のプルアップ能力を固定化する場合には高い側に固定する必要があり、例えば図16のような回路構成を用いた場合、結果的にプルダウン能力も増大するためダイナミック部は不要となる。また、回路方式によっては、スタティック部に十分なプルアップ能力とある程度低めのプルダウン能力を備える前提で、プルダウン能力をダイナミック部で補強するようなことも可能である。ただし、ダイナミック部には、元々大きいサイズのトランジスタを持つスタティック部よりも更に大きいサイズのトランジスタが必要とされるため面積効率の低下等が生じ得る。このようなことから、ワードドライバ用電源回路ブロックは、スタティック部のみで構成し、その駆動能力プルアップおよびプルダウン能力を全体的に調整することで、結果として電圧レベルの立ち下げ速度を制御するような方式を用いることが望ましい。一方、書き込み補助回路は、前述したように、プルアップ能力はさほど要求されないため、アレイ構成に関わらず固定的な能力を持つスタティック部を適用することが可能である。したがって、ワードドライバ用電源回路ブロックのようにスタティック部のプルアップ能力およびプルダウン能力を調整するような方式は、適用可能ではあるが、面積やレイアウト設計等の観点から効率的とは言い難い。このように、書き込み補助回路には、固定的なプルアップ能力およびプルダウン能力を持つスタティック部を設けることが可能であるが、その一方で、必要とされるプルダウン能力は、前述したようにアレイ構成に応じて変わり得る。そこで、書き込み補助回路では、スタティック部に加えて、プルダウン能力をアレイ構成に応じて補強するダイナミック部を設ける方式を適用することが望ましい。以上、本実施の形態8の半導体装置を用いることで、代表的には、それに含まれる複数のスタティック型メモリモジュールの動作マージン書き込みマージン、読み出しマージンを向上させることが可能になる。また、複数のスタティック型メモリモジュールの高速化を図ることが可能になる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、ここでは、SOCやマイクロコンピュータ等の半導体装置に搭載される内蔵SRAMについて説明を行ったが、必ずしもこれに限定されるものではなく、場合によっては汎用的な単体のSRAM製品半導体記憶装置に対して適用することも可能である。また、ここではシングルポートSRAMを示したが、勿論、デュアルポートSRAM等であってもよい。また、本実施の形態の半導体装置は、特に、動作マージンの低下が懸念される先端プロセスを用いると共に、コンパイルドSRAMを用いた場合に有益なものであるが、勿論、これに限定されるものではなく、各種プロセスを用いて複数のSRAMメモリアレイを実装した半導体装置に対して適用可能である。"