炭化珪素からなる第1または第2導電型の基板1と、前記基板1の上に形成され、前記基板1よりも低不純物濃度とされた第1導電型の炭化珪素からなるドリフト層2と、セル領域において、前記ドリフト層2の上に形成された第2導電型の炭化珪素からなるベース領域3と、前記ベース領域3の上に形成され、前記ドリフト層2よりも高濃度の第1導電型の炭化珪素からなるソース領域4と、前記ソース領域4と前記ベース領域3よりも深く、かつ、前記ドリフト層3まで達し、前記ソース領域4および前記ベース領域3が両側に配置されるように形成され、一方向を長手方向とするトレンチ6と、前記トレンチ6の表面に形成されたゲート絶縁膜8と、前記トレンチ6内において、前記ゲート絶縁膜8の上に形成されたゲート電極9と、前記ソース領域4および前記ベース領域3に電気的に接続されたソース電極11と、前記基板1の裏面側に形成されたドレイン電極13とを備え、前記トレンチ6がストライプ状に複数本延設されると共に、前記ゲート電極9への印加電圧を制御することで前記トレンチ6の側面に位置する前記ベース領域3の表面部に反転型のチャネル領域を形成し、前記ソース領域4および前記ドリフト層2を介して、前記ソース電極11および前記ドレイン電極13の間に電流を流す反転型のMOSFETと、前記セル領域を囲む外周領域に形成された外周耐圧部と、を備えた炭化珪素半導体装置であって、前記ベース領域3の下方に配置されると共に前記トレンチ6よりも深い位置まで配置され、前記トレンチ6の長手方向に対して交差する方向、かつ、基板平面に平行方向に複数本ストライプ状に延設された第2導電型のディープ層10を有し、前記ディープ層10は、前記セル領域の外縁部において、ストライプ状に並べられた前記トレンチ6および該ディープ層10のうちストライプ状に配置された部分を囲むように、前記外周領域に向けて延設されており、前記外周耐圧構造は、前記セル領域の外周領域において、前記ベース領域よりも深い凹部にて構成されたメサ構造部14と、前記メサ構造部14を構成する前記凹部の底面から所定深さとなるように形成され、前記セル領域を囲むように形成された第2導電型のリサーフ層15と、を有し、前記リサーフ層15は、前記ディープ層10と底部の深さが同じであることを特徴とする炭化珪素半導体装置。炭化珪素からなる第1または第2導電型の基板1と、前記基板1の上に形成され、前記基板1よりも低不純物濃度とされた第1導電型の炭化珪素からなるドリフト層2と、セル領域において、前記ドリフト層2の上に形成された第2導電型の炭化珪素からなるベース領域3と、前記ベース領域3の上に形成され、前記ドリフト層2よりも高濃度の第1導電型の炭化珪素からなるソース領域4と、前記ソース領域4と前記ベース領域3よりも深く、かつ、前記ドリフト層3まで達し、前記ソース領域4および前記ベース領域3が両側に配置されるように形成され、一方向を長手方向とするトレンチ6と、前記トレンチ6の表面に、前記ソース領域よりも低濃度とされた第1導電型のチャネル層20と、前記トレンチ6内において、前記チャネル層20の表面に形成されたゲート絶縁膜8と、前記トレンチ6内において、前記ゲート絶縁膜8の上に形成されたゲート電極9と、前記ソース領域4および前記ベース領域3に電気的に接続されたソース電極11と、前記基板1の裏面側に形成されたドレイン電極13とを備え、前記トレンチ6がストライプ状に複数本延設されると共に、前記ゲート電極9への印加電圧を制御することで前記チャネル層20内に蓄積型のチャネル領域を形成し、前記ソース領域4および前記ドリフト層2を介して、前記ソース電極11および前記ドレイン電極13の間に電流を流す蓄積型のMOSFETと、前記セル領域を囲む外周領域に形成された外周耐圧部と、を備えた炭化珪素半導体装置であって、前記ベース領域3の下方に配置されると共に前記トレンチ6よりも深い位置まで配置され、前記トレンチ6の長手方向に対して交差する方向、かつ、基板平面に平行方向に複数本ストライプ状に延設された第2導電型のディープ層10を有し、前記ディープ層10は、前記セル領域の外縁部において、ストライプ状に並べられた前記トレンチ6および該ディープ層10のうちストライプ状に配置された部分を囲むように、前記外周領域に向けて延設されており、前記外周耐圧構造は、前記セル領域の外周領域において、前記ベース領域よりも深い凹部にて構成されたメサ構造部14と、前記メサ構造部14を構成する前記凹部の底面から所定深さとなるように形成され、前記セル領域を囲むように形成された第2導電型のリサーフ層15と、を有し、前記リサーフ層15は、前記ディープ層10と底部の深さが同じであることを特徴とする炭化珪素半導体装置。前記ディープ層10は、前記セル領域の外縁部全域に形成され、前記外周領域に形成された前記リサーフ層15に連結されていることを特徴とする請求項1または2に記載の炭化珪素半導体装置。前記ディープ層10は、前記セル領域の外縁部において、前記外周領域に形成された前記リサーフ層15から所定距離離れて形成されており、該ディープ層10と前記リサーフ層15との間の間隔が該ディープ層10における前記ストライプ状に配置されているもの同士の間の間隔よりも狭くされていることを特徴とする請求項1または2に記載の炭化珪素半導体装置。前記ディープ層10は、前記セル領域の外縁部全域に形成されていることを特徴とする請求項1ないし4のいずれか1つに記載の炭化珪素半導体装置。前記ディープ層10は、前記セル領域の外縁部において、前記外周領域から所定距離離れて形成されており、該ディープ層10から前記外周領域までの間の間隔が該ディープ層10における前記ストライプ状に配置されているもの同士の間の間隔よりも狭くされていることを特徴とする請求項1ないし4のいずれか1つに記載の炭化珪素半導体装置。前記セル領域の外縁部において、前記ディープ層10には、該ディープ層10が部分的に形成されていない隙間部10aが備えられ、前記MOSFETの前記ゲート電極9への電圧印加を行っていないオフ時に、前記ディープ層10から前記隙間部10aに伸びる空乏層によって該隙間部10aが埋め尽くされていることを特徴とする請求項1ないし4のいずれか1つに記載の炭化珪素半導体装置。炭化珪素からなる第1または第2導電型の基板1上に、該基板1よりも低不純物濃度とされた第1導電型の炭化珪素からなるドリフト層2を形成する工程と、セル領域において、前記ドリフト層2の表層部に、一方向に延設されたストライプ状に並べられた部分と、該セル領域の外縁部において前記ストライプ状に並べられた部分を囲む部分とを有し、前記セル領域の周囲を囲む外周領域に向けて延設される第2導電型のディープ層10を形成する工程と、前記ディープ層10および前記ドリフト層2の上に第2導電型の炭化珪素からなるベース領域3を形成する工程と、前記外周領域において、前記ベース領域3を除去して前記ドリフト層2を露出させる凹部にて構成されるメサ構造部14を形成する工程と、前記メサ構造部14における側壁面から前記凹部の底面に至る第2導電型のリサーフ層15を形成する工程と、前記ベース領域3内における該ベース領域3の表層部に第1導電型不純物をイオン注入することにより、前記ドリフト層2よりも高濃度の第1導電型の炭化珪素にて構成されたソース領域4を形成する工程と、前記ソース領域4の表面から前記ベース領域3を貫通して前記ドリフト層2に達し、かつ、前記ディープ層10よりも浅くなるように、前記ディープ層10が延設された方向と交差する方向を長手方向とするトレンチ6を形成する工程と、前記トレンチ6内にゲート絶縁膜8を形成する工程と、前記トレンチ6内において、前記ゲート絶縁膜8の上にゲート電極9を形成する工程と、前記ソース領域4および前記ベース領域3に電気的に接続されるソース電極11を形成する工程と、前記基板1の裏面側にドレイン電極13を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。炭化珪素からなる第1または第2導電型の基板1上に、該基板1よりも低不純物濃度とされた第1導電型の炭化珪素からなるドリフト層2を形成する工程と、前記ドリフト層2の表層部において、セル領域に、一方向に延設されたストライプ状に並べられた部分と、該セル領域の外縁部において前記ストライプ状に並べられた部分を囲む部分とを有し、前記セル領域の周囲を囲む外周領域に向けて延設される第2導電型のディープ層10を形成する工程と、前記外周領域に、前記ディープ層10に連結されるように、前記セル領域の周囲を囲む第2導電型のリサーフ層15を形成する工程と、を同時に行う工程と、前記ディープ層10および前記ドリフト層2の上に第2導電型の炭化珪素からなるベース領域3を形成する工程と、前記外周領域において、前記ベース領域3を除去して前記ドリフト層2を露出させる凹部にて構成されるメサ構造部14を形成する工程と、前記ベース領域3内における該ベース領域3の表層部に第1導電型不純物をイオン注入することにより、前記ドリフト層2よりも高濃度の第1導電型の炭化珪素にて構成されたソース領域4を形成する工程と、前記ソース領域4の表面から前記ベース領域3を貫通して前記ドリフト層2に達し、かつ、前記ディープ層10よりも浅くなるように、前記ディープ層10が延設された方向と交差する方向を長手方向とするトレンチ6を形成する工程と、前記トレンチ6内にゲート絶縁膜8を形成する工程と、前記トレンチ6内において、前記ゲート絶縁膜8の上にゲート電極9を形成する工程と、前記ソース領域4および前記ベース領域3に電気的に接続されるソース電極11を形成する工程と、前記基板1の裏面側にドレイン電極13を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。しかしながら、上記のようにトレンチ底部においてゲート絶縁膜を厚くした構造において、例えば、トレンチ側面の膜厚を40nmとし、トレンチ底部の膜厚を200nmに設計してシミュレーションで計算したところ、ドレインに650V印加した場合、トレンチ内のゲート絶縁膜の電界集中を3.9MV/cmに低減できることが確認できたが、まだ十分ではなく、更なる電界緩和が必要であることが判った。そこで、本発明者らは更なる電界緩和が行える構造であり、かつ、製品特性のバラツキを防止できて歩留まり向上を図ることが可能なSiC半導体装置として、先に、トレンチゲートの長手方向に対する法線方向、かつ、基板平面と平行方向ににp型ディープ層が延設されるようにした構造を出願している特願2008-31704参照。この先の出願では、SiC半導体装置のうちMOSFETについて提案しているが、セル領域の外縁部分およびセル領域の外周を囲む外周領域については提案していない。このため、トレンチゲートの長手方向に対する法線方向、かつ、基板平面と平行方向にp型ディープ層が延設されるようにしたSiC半導体装置に対して、一般的な外周領域の構造を適用した場合について検討した。図14は、その場合のSiC半導体装置の上面レイアウトであり、図15a、bは、図14におけるX-X’断面図およびY-Y’断面図である。なお、図14は断面図ではないが、図を見易くするために、部分的にハッチングを示してある。図14に示されるように、トレンチゲート構造を構成するトレンチJ1が複数本ストライプ状に並べられ、各トレンチJ1の長手方向に対する法線方向、かつ、基板平面に平行方向にp型ディープ層J2が複数本ストライプ状に延設されている。そして、図14および図15a、bに示されるように、外周領域においてp型ベース領域J3およびp型コンタクト層J4より深く、かつ、n型ドリフト層J5に達する凹部にて構成されたメサ構造部J6が形成されている。セル領域と外周領域との境界部には、メサ構造部J6の段差部の側壁面から底面に至るようにセル領域の外周を囲むp型リサーフ層J7が形成されている。そして、p型リサーフ層J7の周囲を囲むように複数にp型ガードリング層J8が形成されていると共に、p型リサーフ層J7およびp型ガードリング層J8の周囲を囲むn型層J9とn型層J9に電気的に接続された同電位リング電極J10が形成されることで外周耐圧構造が構成されている。このような構造のSiC半導体装置についてシミュレーションによる耐圧試験を行った。図16は、耐久試験としてブレイクダウン時のインパクトイオン化率分布を調べた結果を示した断面図であり、図17aは、図16における領域R1の等電位線分布を調べた拡大図、図17bは、図17aにおける領域R2の拡大図である。図16に示されるように、セル領域の外縁部セル領域のうち外周領域との境界部近辺におけるp型ディープ層J2aにおいてブレイクダウンが発生し、その付近においてインパクトイオン化率分布が上昇している。つまり、図17a、bに示されるようにp型ディープ層J2が連続的に形成されている部分では、隣り合うp型ディープ層J2からそれぞれ伸びる空乏層とp型ベース領域J3から延びる空乏層とよって耐圧が持たせられるため、等電位線がp型ベース領域J3側まで入り込む状態を防ぐことができる。ところが、セル領域の外縁部側のp型ディープ層J2aでは、それよりも外周側にp型ディープ層J2が存在しないため、等電位線がp型ベース領域J3側の高い位置まで入り込み、耐圧を持たせることができないのである。特に、大口径のSiCウェハを作成し易いなどの理由から主表面がSi面のSiC基板を使用してデバイス作成を行うことが多いが、SiCでは破壊電界強度に面方位依存性があるため、Si面を使用した場合に所望の耐圧が持たせられなくなる。すなわち、Si面のSiC基板の場合、SiC基板の裏面から表面に向かう方向、つまり基板垂直方向が[0001]面の方位となる。このため、等電位線の方向が基板平面方向と一致するような電界の掛かり方であれば、高い破壊電界強度を期待できる。しかし、図17bに示すようにセル領域の外縁部側のp型ディープ層J2aでは等電位線の方向が基板平面方向に対して大きく傾斜している。したがって、図中にベクトルで示したように、基板垂直方向に対して30°程度傾いた状態で電界が掛かることになり、破壊電界強度が低下する。具体的には、等電位線の方向が基板平面方向に水平となり、基板垂直方向である[0001]面の方向と電界方向とが一致する場合に対して2割程度破壊電界強度が低下する。本発明は上記点に鑑みて、トレンチゲート構造に対して交差するようにディープ層を設けたSiC半導体装置において、ディープ層でブレイクダウンすることを抑制することにより、高耐圧化を図ることを目的とする。上記目的を達成するため、請求項1または2に記載の発明では、ベース領域3の下方に配置されると共にトレンチ6よりも深い位置まで配置され、トレンチ6の長手方向、かつ、基板平面に平行方向に対して交差する方向に複数本ストライプ状に延設された第2導電型のディープ層10を有し、ディープ層10は、セル領域の外縁部において、ストライプ状に並べられたトレンチ6および該ディープ層10のうちストライプ状に配置された部分を囲むように、外周領域に向けて延設されており、外周耐圧構造は、セル領域の外周領域において、ベース領域よりも深い凹部にて構成されたメサ構造部14と、メサ構造部14を構成する凹部の底面から所定深さとなるように形成され、セル領域を囲むように形成された第2導電型のリサーフ層15と、を有し、リサーフ層15は、ディープ層10と底部の深さが同じであることを特徴としている。このように、ディープ層10をセル領域の外縁部において外周領域に向けて延設されるようにすることにより、少なくともセル領域の外縁部に形成されたディープ層10によってブレイクダウンする場所が外周領域に移動させられることになるため、高耐圧化を図ることが可能となる。また、メサ構造部14にリサーフ層15を形成するようにすれば、ディープ層10とリサーフ層15の間において、等電位線分布は基板平面にほぼ水平となり、電界がほぼ基板垂直方向に掛かるようにできる。これにより、ドレイン電圧が高電圧となった時の電界集中部分がディープ層10とリサーフ層15の間の下部ではなく、さらに外周側となるようにできる。したがって、トレンチゲート構造に対して交差するようにディープ層10を設けたSiC半導体装置において、ディープ層10でブレイクダウンすることを抑制することにより、高耐圧化を図ることが可能となる。また、ディープ層10とリサーフ層15の深さを同じにすることで、ディープ層10とドリフト層2との接合部分、および、リサーフ層15とドリフト層2との接合部分に広がる空乏層が容易につながる。同様に、空乏層中の等電位線も、ディープ層10とリサーフ層15の接合部分においてほとんど段差を作らず、基板平面にほぼ水平となる。このため、電界集中が発生する部分は、ディープ層10とリサーフ層15の接合部分とはならないようにできる。例えば、請求項3に記載したように、ディープ層10をセル領域の外縁部全域に形成し、外周領域に形成されたリサーフ層15に連結されるようにすることができる。また、請求項4に記載したように、セル領域の外縁部において、外周領域に形成されたリサーフ層15から所定距離離れるようにディープ層10を形成することもできる。この場合、該ディープ層10とリサーフ層15との間の間隔が該ディープ層10におけるストライプ状に配置されているもの同士の間の間隔よりも狭くされるようにすれば、ストライプ状に並べられた隣り合うディープ層10同士の間よりもディープ層10とリサーフ層15との間において、等電位線がベース領域3側に入り込む量が小さくなる。したがって、上記のように高耐圧化を図ることが可能となる。例えば、請求項5に記載したように、ディープ層10をセル領域の外縁部全域に形成することができる。また、請求項6に記載したように、セル領域の外縁部において、外周領域から所定距離離れるようにディープ層10を形成することもできる。この場合、ディープ層10から外周領域までの間の間隔がディープ層10におけるストライプ状に配置されているもの同士の間の間隔よりも狭くされるようにすれば良い。さらに、請求項7に記載したように、セル領域の外縁部において、ディープ層10に、該ディープ層10が部分的に形成されていない隙間部10aを備え、MOSFETのゲート電極9への電圧印加を行っていないオフ時に、ディープ層10から隙間部10aに伸びる空乏層によって該隙間部10aが埋め尽くされるようにしても構わない。以上のようなSiC半導体装置は、例えば以下に示す製造方法によって製造される。例えば、請求項8に記載したように、炭化珪素からなる第1または第2導電型の基板1上に、該基板1よりも低不純物濃度とされた第1導電型の炭化珪素からなるドリフト層2を形成する工程と、セル領域において、ドリフト層2の表層部に、一方向に延設されたストライプ状に並べられた部分と、該セル領域の外縁部においてストライプ状に並べられた部分を囲む部分とを有し、セル領域の周囲を囲む外周領域に向けて延設される第2導電型のディープ層10を形成する工程と、ディープ層10およびドリフト層2の上に第2導電型の炭化珪素からなるベース領域3を形成する工程と、外周領域において、ベース領域3を除去してドリフト層2を露出させる凹部にて構成されるメサ構造部14を形成する工程と、メサ構造部14における側壁面から凹部の底面に至る第2導電型のリサーフ層15を形成する工程と、ベース領域3内における該ベース領域3の表層部に第1導電型不純物をイオン注入することにより、ドリフト層2よりも高濃度の第1導電型の炭化珪素にて構成されたソース領域4を形成する工程と、ソース領域4の表面からベース領域3を貫通してドリフト層2に達し、かつ、ディープ層10よりも浅くなるように、ディープ層10が延設された方向と交差する方向を長手方向とするトレンチ6を形成する工程と、トレンチ6内にゲート絶縁膜8を形成する工程と、トレンチ6内において、ゲート絶縁膜8の上にゲート電極9を形成する工程と、ソース領域4およびベース領域3に電気的に接続されるソース電極11を形成する工程と、基板1の裏面側にドレイン電極13を形成する工程と、を含んだ製造方法により、請求項1または2に記載したSiC半導体装置を製造できる。また、請求項9に記載の発明のように、ドリフト層2の表層部において、セル領域に、一方向に延設されたストライプ状に並べられた部分と、該セル領域の外縁部においてストライプ状に並べられた部分を囲む部分とを有し、セル領域の周囲を囲む外周領域に向けて延設される第2導電型のディープ層10を形成する工程と、外周領域に、ディープ層10に連結されるように、セル領域の周囲を囲む第2導電型のリサーフ層15を形成する工程と、を同時に行うこともできる。このように、リサーフ層15をディープ層10と同時に形成すれば、リサーフ層15およびディープ層10の製造工程の簡略化を図ることが可能となる。また、リサーフ層15とディープ層10が重なることによって高濃度になり等電位線が歪んで電界集中してしまうことを抑制できる。なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。第1実施形態図1は、本実施形態にかかる反転型のトレンチゲート構造のMOSFETを備えたSiC半導体装置の正面レイアウト図である。なお、図1は断面図ではないが、図を見易くするために、部分的にハッチングを示してある。また、図2は、図1の破線で囲んだ領域RaにおいてMOSFETの1セル分を抽出した斜視断面図である。また、図3-a~図3-dは、図2のMOSFETの断面図であり、図3-aは、図2中のA-A線においてxz平面と平行に切断したときの断面、図3-bは、図2中のB-B線においてxz平面と平行に切断したときの断面、図3-cは、図2中のC-C線においてyz平面と平行に切断したときの断面、図3-dは、図2中のD-D線においてyz平面と平行に切断したときの断面である。図1に示されるように、SiC半導体装置は、MOSFETが形成されたセル領域と、セル領域を囲むように外周耐圧構造が形成された外周領域とを有して構成されている。図2および図3-a~図3-dに示すように、リン等のn型不純物濃度が例えば1.0×1019/cm3で厚さ300μm程度、かつ、主表面がSi面つまり基板垂直方向が[0001]面の方位のSiCからなるn型基板1が半導体基板として用いられいる。このn型基板1の表面にリン等のn型不純物濃度が例えば3.0~7.0×1015/cm3で厚さ10~15μm程度のSiCからなるn型ドリフト層2が形成されている。このn型ドリフト層2の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付け、n型ドリフト層2のうちn型基板1側の方がn型基板1から離れる側よりも高濃度となるようにすると好ましい。例えば、n型ドリフト層2のうちn型基板1の表面から3~5μm程度の部分の不純物濃度が2.0×1015/cm3程度他の部分よりも高くなるようにすると良い。このようにすると、n型ドリフト層2の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。このn型ドリフト層2の表層部にはp型ベース領域3が形成されていると共に、このp型ベース領域3の上層部分にn型ソース領域4およびp型コンタクト層5が形成されている。p型ベース領域3は、ボロンもしくはアルミニウム等のp型不純物濃度が例えば5.0×1015~5.0×1016/cm3厚さ2.0μm程度で構成されている。n型ソース領域4は、表層部におけるリン等のn型不純物濃度表面濃度が例えば1.0×1021/cm3、厚さ0.3μm程度で構成されている。p型コンタクト層5は、例えば表層部におけるボロンもしくはアルミニウム等のp型不純物濃度表面濃度が例えば1.0×1021/cm3、厚さ0.3μm程度で構成されている。n型ソース領域4は、後述するトレンチゲート構造の両側に配置されており、p型コンタクト層5は、n型ソース領域4を挟んでトレンチゲート構造と反対側に備えられている。また、p型ベース領域3およびn型ソース領域4を貫通してn型ドリフト層2に達し、例えば幅が1.4~2.0μm、深さが2.0μm以上例えば2.4μmとなるようにトレンチ6が形成されている。このトレンチ6の側面と接するように上述したp型ベース領域3およびn型ソース領域4が配置されている。さらに、トレンチ6の表面はゲート酸化膜8にて覆われており、ゲート酸化膜8の表面に形成されたドープトPoly-Siにて構成されたゲート電極9により、トレンチ6内が埋め尽くされている。ゲート酸化膜8は、トレンチ6の内壁表面を熱酸化することで形成されており、ゲート酸化膜8の厚みはトレンチ6の側面側と底部側共に例えば100nm程度となっている。このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図2中のy方向を長手方向として延設されている。そして、複数のトレンチゲート構造が図2中のx方向に平行に並べられた構造とされている。また、上述したn型ソース領域4およびp型コンタクト層5もトレンチゲート構造の長手方向に沿って延設された構造とされている。さらに、n型ドリフト層2のうちp型ベース領域3よりも下方位置において、トレンチゲート構造におけるトレンチ6の側面のうちチャネル領域が構成される部分に対する法線方向図2中のx方向、つまりトレンチ6の長手方向に対する垂直方向、かつ、基板平面に平行方向に延設されたp型ディープ層10が備えられている。p型ディープ層10は、トレンチ6の底部よりも深くされており、n型ドリフト層2の表面からの深さが例えば2.6~3.0μm程度p型ベース領域3の底部からの深さが例えば0.6~1.0μmとされている。また、p型ディープ層10の幅図2中のy方向寸法は、0.6~1.0μmとされている。このp型ディープ層10におけるボロンもしくはアルミニウム等のp型不純物濃度は、1.0×1017/cm3~1.0×1019/cm3、例えば5.0×1017/cm3とされている。このp型ディープ層10は、セル領域の内周部ではトレンチゲート構造の長手方向に沿って複数本平行に並べられることでストライプ状に配置されており、隣り合うp型ディープ層10同士の間隔は、例えば1.5~3μmとされている。そして、p型ディープ層10は、セル領域の外縁部では、トレンチ6の外周領域に至るまで全域形成されている。なお、セル領域の外縁部、つまりアクティブではない部分までp型ディープ層10の上方にp型ベース領域3およびp型コンタクト層5が形成されており、そのアクティブでない部分においてもp型コンタクト層5にソース電極11が電気的に接続された構造とされている。また、n型ソース領域4およびp型コンタクト層5の表面やゲート電極9の表面には、ソース電極11やゲート配線図示せずが形成されている。ソース電極11およびゲート配線は、複数の金属例えばNi/Al等にて構成されており、少なくともn型SiC具体的にはn型ソース領域4やnドープの場合のゲート電極9と接触する部分はn型SiCとオーミック接触可能な金属で構成され、少なくともp型SiC具体的にはp型コンタクト層5やpドープの場合のゲート電極9と接触する部分はp型SiCとオーミック接触可能な金属で構成されている。なお、これらソース電極11およびゲート配線は、層間絶縁膜12上に形成されることで電気的に絶縁されており、層間絶縁膜12に形成されたコンタクトホールを通じてソース電極11はn型ソース領域4およびp型コンタクト層5と電気的に接触させられ、ゲート配線はゲート電極9と電気的に接触させられている。そして、n型基板1の裏面側にはn型基板1と電気的に接続されたドレイン電極13が形成されている。このような構造により、nチャネルタイプの蓄積型のトレンチゲート構造のMOSFETが構成されている。一方、セル領域のうちMOSFETを囲んでいる外縁部や外周領域は、以下のように構成されている。図4aは、図1のE-E断面図、図4bは、図1のF-F断面図である。図4a、bに示されるように、外周領域では、セル領域に形成されていたp型ベース領域3およびp型コンタクト層5より深く、かつ、n型ドリフト層2に達する深さ2.1~2.5μm程度の凹部にて構成されたメサ構造部14が形成されている。セル領域と外周領域との境界部には、メサ構造部14の段差部の側壁面から底面に至るようにセル領域の外周を囲むp型リサーフ層15が形成されていると共に、p型リサーフ層15の周囲を囲むように複数にp型ガードリング層16が形成されている。そして、p型リサーフ層15およびp型ガードリング層16の周囲を囲むようにn型層17およびn型層17に電気的に接続された同電位リング電極18が形成されることで外周耐圧構造が構成されている。p型リサーフ層15は、セル領域と外周領域との境界部からセル領域外側に向かって例えば20μm程度張り出すように形成されている。そして、p型リサーフ層15のうち、メサ構造部14の段差部の側壁面に形成された部分は、基板水平方向の厚みが0.7μm、p型不純物濃度が1×1017/cm3程度とされ、メサ構造部14を構成する凹部の底面に形成された部分は、凹部の底面からの深さが0.7μm程度、4×1017/cm3程度とされている。そして、上述したように、p型ディープ層10がn型ドリフト層2の表面からの深さが例えば2.6~3.0μm程度とされているため、メサ構造部14を構成する凹部の底面からのp型ディープ層10とp型リサーフ層15の深さがほぼ同じになる。また、上述したように、セル領域の外縁部において、p型ディープ層10を外周領域に至るまで全域形成している。このため、複数本並んだトレンチゲート構造やp型ディープ層10のうちのストライプ状に配置された部分がp型ディープ層10のうちセル領域の外縁部に形成された部分によって囲まれ、かつ、p型ディープ層10がセル領域と外周領域との境界部においてp型ディープ層10の外縁がp型リサーフ層15と連結された構造となる。p型ガードリング層16は、最も内周側に位置するものがp型リサーフ層15から例えば0.5μm離れて形成され、径方向の幅が2μm、間隔が1μmとされて例えば6層が順に形成されている。これにより、ガードリング部が構成されている。各p型ガードリング層16の深さは、例えば0.7μmとされ、p型不純物濃度は例えば1×1018/cm3程度とされている。このような構造により、本実施形態にかかるSiC半導体装置が構成されている。このような蓄積型のトレンチゲート構造のMOSFETは、以下のように動作する。まず、ゲート電極9にゲート電圧を印加する前の状態では、p型ベース領域3のうちトレンチ6の側面に位置する部分にチャネル領域が形成されない。このため、ドレイン電極13に正の電圧を加えたとしても、n型ドリフト層2とp型ベース領域3およびn型ソース領域4によるPNP接合構造によって電子が移動できず、ソース電極11とドレイン電極13との間に電流が流れない。次に、オン時ゲート電圧=20V、ドレイン電圧=1V、ソース電圧=0Vには、ゲート電極9にゲート電圧として20Vが印加されるため、トレンチ6の側面においてp型ベース領域3が反転してチャネル領域が形成される。このため、ソース電極11から注入された電子はn型ソース領域4からp型ベース領域3におけるチャネル領域を通った後、n型ドリフト層2に到達する。これにより、ソース電極11とドレイン電極13との間に電流を流すことができる。そして、オフ時ゲート電圧=0V、ドレイン電圧=650V、ソース電圧=0Vには、ドレイン電極13に電圧を加えても逆バイアスになるため、p型ディープ層10とn型ドリフト層2との接合部分、および、p型リサーフ層15とn型ドリフト層2との接合部分等に、空乏層が広がる。このとき、本実施形態では、p型ディープ層10の不純物濃度が例えば5.0×1017/cm3とされ、p型リサーフ層15の不純物濃度が例えば4.0×1017/cm3とされているため、n型ドリフト層2の不純物濃度に対して約100倍の濃度を有している。このため、空乏層はほとんどn型ドリフト層2側に伸びる。また、p型ディープ層10とp型リサーフ層15の深さがほぼ同じになっているため、p型ディープ層10とn型ドリフト層2との接合部分、および、p型リサーフ層15とn型ドリフト層2との接合部分に広がる空乏層が容易につながり、p型ガードリング層16まで伸びていく。同様に、空乏層中の等電位線も、p型ディープ層10とp型リサーフ層15の接合部分においてほとんど段差を作らず、基板平面にほぼ水平となる。このため、電界集中が発生する部分は、p型ディープ層10とp型リサーフ層15の接合部分とはならず、p型ガードリング層16の近傍となる。図5a~eは、p型ディープ層10とp型リサーフ層15の接合部分における等電位線分布や耐久試験としてブレイクダウン時のインパクトイオン化率分布を調べた結果を示した断面図である。具体的には、図5aは、実験対象となる本実施形態のSiC半導体装置のp型ディープ層10とp型リサーフ層15の接合部分近傍の断面図であり、図5b~dは、ドレイン電圧Vdを200V、400V、1200Vとしたときの図5aに示す断面における等電位分布、図5eは、ブレイクダウン時のインパクトイオン化率分布を示した図である。図5b~dに示すように、p型ディープ層10とp型リサーフ層15の接合部分において、等電位線分布は基板平面にほぼ水平となっている。そして、電界は等電位線の垂直方向に掛かるため、p型ディープ層10とp型リサーフ層15の接合部分の下部では電界がほぼ基板垂直方向、つまり[0001]面の方位に掛かる。また、p型ガードリング層16において十分に広がりを見せて等電位線が終端していることから、ガードリング部によって電界が十分緩和されながらも、ドレイン電圧が高電圧となった時の電界集中部分はp型ディープ層10とp型リサーフ層15の接合部分の下部ではなくガードリング部となるようにできる。このように、p型ディープ層10とp型リサーフ層15の接合部分の下部において、電界が破壊電界強度の最も高くなる[0001]面の方位に掛かるようにできる。これにより、図5eに示すように、ブレイクダウンする場所が最も外縁側のp型ディープ層10ではなく、ガードリング部となる。シミュレーションで確認したところ、従来構造の場合には耐圧が1100Vであったが、本実施形態の構造とすることで耐圧が1450Vまで向上した。したがって、本実施形態のようにトレンチゲート構造に対して交差するようにp型ディープ層10を設けたSiC半導体装置において、p型ディープ層10でブレイクダウンすることを抑制することにより、高耐圧化を図ることが可能となる。次に、本実施形態にかかる反転型のトレンチゲート構造のMOSFETを備えたSiC半導体装置の製造方法について説明する。図6は、本実施形態のSiC半導体装置の製造工程を示した断面図である。この図に示す断面は、図1のF-F’断面に相当する。以下、この図を参照して説明する。図6aに示す工程まず、主表面がSi面つまり基板垂直方向が[0001]面の方位のSiCからなるn型基板1を用意したのち、このn型基板1の裏面側にドレイン電極13を形成する。そして、n型基板1の表面にSiCからなるn型ドリフト層2をエピタキシャル成長させる。図6bに示す工程n型ドリフト層2の表面にLTOなどで構成されるマスク図示せずを形成したのち、フォトリソグラフィ工程を経て、p型ディープ層10やp型ガードリング層16の形成予定領域においてマスクを開口させる。そして、マスク上からp型不純物例えばボロンやアルミニウムのイオン注入および活性化を行うことで、p型ディープ層10およびp型ガードリング層16を形成する。その後、マスクを除去する。図6cに示す工程n型ドリフト層2の表面に、p型不純物層をエピタキシャル成長させることにより、p型ベース領域3を形成する。図6dに示す工程p型ベース領域3の上にエッチングマスク図示せずを配置した後、外周領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いて外周領域をエッチングし、p型ベース領域3よりも深く、かつ、n型ドリフト層2に達することでp型ガードリング層16を露出させる凹部を形成することにより、メサ構造部14を形成する。そして、エッチングマスクを除去した後、再びLTO等で構成されるマスク図示せずを成膜し、p型リサーフ層15の形成予定領域においてマスクを開口させる。そして、マスク上からp型不純物のイオン注入および活性化を行うことで、p型リサーフ層15を形成する。その後、マスクを除去する。図6eに示す工程p型ベース領域3等の上に、例えばLTO等で構成されるマスク図示せずを成膜したのち、フォトリソグラフィ工程を経て、n型ソース領域4の形成予定領域上においてマスクを開口させる。その後、n型不純物例えば窒素をイオン注入する。さらに、先程使用したマスクを除去した後、再びマスク図示せずを成膜し、フォトリソグラフィ工程を経て、p型コンタクト層5の形成予定領域上においてマスクを開口させる。その後、p型不純物例えば窒素をイオン注入する。そして、注入されたイオンを活性化することで、n型ソース領域4を形成すると共に、p型コンタクト層5を形成する。さらに、p型ベース領域3、n型ソース領域4およびp型コンタクト層5の上に、図示しないエッチングマスクを成膜したのち、トレンチ6の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、トレンチ6を形成する。この後、エッチングマスクを除去する。続いて、ゲート酸化膜形成工程を行うことにより、トレンチ6内を含む基板表面全面にゲート酸化膜8を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化熱酸化によりゲート酸化膜8を形成する。さらに、ゲート酸化膜8の表面にn型不純物をドーピングしたポリシリコン層を例えば600°Cの温度下で440nm程度成膜したのち、エッチバック工程等を行うことにより、トレンチ6内にゲート酸化膜8およびゲート電極9を残す。この後の工程に関しては、従来と同様であるため図示しないが、層間絶縁膜12を成膜したのち、層間絶縁膜をパターニングしてn型ソース領域4やp型コンタクト層5に繋がるコンタクトホールを形成すると共に、ゲート電極9に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極11やゲート配線を形成する。これにより、図1に示したSiC半導体装置が完成する。以上説明したように、本実施形態のSiC半導体装置によれば、セル領域の外縁部において、p型ディープ層10が外周領域に至るまで全域形成された構造としている。このため、p型ディープ層10とp型リサーフ層15の接合部分において、等電位線分布は基板平面にほぼ水平となり、電界がほぼ基板垂直方向、つまり[0001]面の方位に掛かるようにできる。これにより、ドレイン電圧が高電圧となった時の電界集中部分がp型ディープ層10とp型リサーフ層15の接合部分の下部ではなくガードリング部となるようにできる。このため、ブレイクダウンする場所が最も外縁側のp型ディープ層10ではなく、ガードリング部となる。したがって、トレンチゲート構造に対して交差するようにp型ディープ層10を設けたSiC半導体装置において、p型ディープ層10でブレイクダウンすることを抑制することにより、高耐圧化を図ることが可能となる。第2実施形態本発明の第2実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対してp型ディープ層10の構造を変更したものであり、基本構造に関しては第1実施形態と同様であるため、第1実施形態と異なっている部分に関してのみ説明する。図7は、本実施形態にかかる反転型のトレンチゲート構造のMOSFETを備えたSiC半導体装置の正面レイアウト図である。なお、図7は断面図ではないが、図を見易くするために、部分的にハッチングを示してある。また、図8aは、図7のG-G’断面図、図8bは、図7のH-H’断面図である。図7および図8に示したように、本実施形態では、セル領域の外縁部において、p型ディープ層10を外周領域に至るまで全域形成しているのではなく、p型リサーフ層15から所定距離離れた位置まで形成した構造としている。p型ディープ層10からp型リサーフ層15までの距離は、セル領域内においてp型ディープ層10のうちストライプ状に並べられた各部の間隔よりも狭くされている。このような構造とされる場合、p型ディープ層10のうちストライプ状に並べられた部分の間隔よりもp型ディープ層10からp型リサーフ層15までの距離の方が狭くされているため、p型ディープ層10とp型リサーフ層15との間に広がる空乏層がつながる。そして、ストライプ状に並べられた隣り合うp型ディープ層10同士の間よりもp型ディープ層10とp型リサーフ層15との間において、等電位線がp型ベース領域3側に入り込む量が小さくなる。このため、第1実施形態と同様に、p型ディープ層10とp型リサーフ層15の間において、等電位線分布は基板平面にほぼ水平となり、電界がほぼ基板垂直方向、つまり[0001]面の方位に掛かるようにできる。したがって、第1実施形態と同様の効果を得ることができる。さらに、本実施形態のSiC半導体装置の場合、p型ディープ層10とp型リサーフ層15の間に隙間が空けられているため、p型ディープ層10とp型リサーフ層15が重なって形成されることを抑制することも可能となる。すなわち、p型ディープ層10の形成工程とp型リサーフ層15の形成工程が別工程とされているため、マスクズレによってこれらの形成位置がずれる可能性がある。しかしながら、p型ディープ層10とp型リサーフ層15との間に隙間を設けておけば、マスクズレによってこれらが重なることを抑制することが可能となる。そして、マスクズレによりp型ディープ層10とp型リサーフ層15とが重なって高濃度になった場合、等電位線が歪んで電界集中する可能性があるが、本実施形態のようにこれらの間に隙間を設ければ、電界集中が発生することも抑制することができる。第3実施形態本発明の第3実施形態について説明する。本実施形態のSiC半導体装置も、第1実施形態に対してp型ディープ層10の構造を変更したものであり、基本構造に関しては第1実施形態と同様であるため、第1実施形態と異なっている部分に関してのみ説明する。図9は、本実施形態にかかる反転型のトレンチゲート構造のMOSFETを備えたSiC半導体装置の正面レイアウト図である。なお、図9は断面図ではないが、図を見易くするために、部分的にハッチングを示してある。また、図10aは、図9のI-I’断面図、図10bは、図9のJ-J’断面図である。図9および図10に示したように、本実施形態も、セル領域の外縁部において、p型ディープ層10を外周領域に至るまで全域形成しているのではなく、p型リサーフ層15に至る位置まで形成してあるものの、外縁部の各所にp型ディープ層10が形成されていない隙間部10aが形成された構造としている。隙間部10aの寸法は、セル領域内においてp型ディープ層10のうちストライプ状に並べられた各部の間隔よりも狭くされている。図9では、隙間部10aを正方形状としているため、その各辺の長さがp型ディープ層10のうちストライプ状に並べられた各部の間隔よりも狭くされているが、他の形状、例えば隙間部10aを円形状とする場合には、その直径がp型ディープ層10のうちストライプ状に並べられた各部の間隔よりも狭くされていれば良い。このように、セル領域の外縁部においてp型ディープ層10に隙間部10aを形成しても構わない。このような隙間部10aが形成されていても、隙間部10aの寸法がp型ディープ層10のうちストライプ状に並べられた各部の間隔よりも狭くされているため、隙間部10aの周囲のp型ディープ層10から空乏層が伸びれば、その空乏層によって隙間部10aも埋め尽くされる。このため、このような構造とされていても、第1実施形態と同様の効果を得ることが可能となる。第4実施形態本発明の第4実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対してp型ディープ層10やp型リサーフ層15の形成工程を変更したものであり、基本構造に関しては第1実施形態と同様であるため、第1実施形態と異なっている部分に関してのみ説明する。本実施形態のSiC半導体装置は、正面レイアウトは、第1実施形態と同様、つまり図1と同様である。ただし、本実施形態では、第1実施形態に対してp型ディープ層10やp型リサーフ層15の形成工程を変更しているため、p型ディープ層10やp型リサーフ層15の構造が第1実施形態と若干異なっている。図11を参照して、その相違について説明する。図11a、bは、本実施形態のSiC半導体装置の断面図であり、それぞれ図1のE-E’断面とF-F’断面に相当する図である。この図に示されるように、本実施形態では、p型ディープ層10やp型リサーフ層15は連結され、同じ深さかつ同じ不純物濃度で形成されている。そして、本実施形態では、p型リサーフ層15は、メサ構造部14の段差部の側壁面には形成されていないが、セル領域の外縁部においてp型ベース領域3がセル領域と外周領域との境界部まで形成された状態となっている。このような構造とされた本実施形態のSiC半導体装置は、以下のようにして製造される。図12は、本実施形態のSiC半導体装置の製造工程を示した断面図である。この図に示すように、図12aに示す工程では図6aと同様の工程を行い、その後、図12bに示す工程では、断面は図6bと同様の工程を行う。ただし、このときにp型ディープ層10とp型ガードリング層16に加えて、p型リサーフ層15もn型ドリフト層2の表層部にp型ディープ層10と連結されるように形成する。そして、図12cに示す工程で図6cと同様の工程を行ったのち、図12dに示す工程において図6dに示す工程におけるメサ構造部14を形成した後、p型リサーフ層15の形成工程を行うことなく図12eの工程において図6eと同様の工程を行うことにより、本実施形態のSiC半導体装置が完成する。このように、p型リサーフ層15をp型ディープ層10と同時に形成することもできる。このようにしても、第1実施形態と同様の効果を得ることができると共に、p型リサーフ層15およびp型ディープ層10の製造工程の簡略化を図ることが可能となる。また、p型リサーフ層15とp型ディープ層10が重なることによって高濃度になり等電位線が歪んで電界集中してしまうことを抑制できる。したがって、第2実施形態と同様の効果も得ることができる。他の実施形態1上記第1実施形態では、第1導電型をn型、第2導電型をp型としたnチャネルタイプのMOSFETを例に挙げて説明したが、各構成要素の導電型を反転させたpチャネルタイプのMOSFETに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のMOSFETを例に挙げて説明したが、同様のトレンチゲート構造のIGBTに対しても本発明を適用することができる。IGBTは、第1実施形態に対して基板1の導電型をn型からp型に変更するだけであり、その他の構造や製造方法に関しては第1実施形態と同様である。2上記第1実施形態に示した構造は単なる一例を示したものであり、適宜設定変更などが可能である。例えば、ゲート絶縁膜として熱酸化によるゲート酸化膜8を例に挙げて説明したが熱酸化によらない酸化膜もしくは窒化膜などを含むものであっても構わない。また、ドレイン電極13の形成工程に関しても、ソース電極11の形成後などとしても構わない。3上記第1実施形態では、p型ディープ層10がトレンチ6の側面の法線方向に伸びる形態について説明したが、トレンチ6の側面に対して一方向に傾斜させたp型ディープ層10を複数本並べた構造、もしくは、トレンチ6の側面の法線方向を中心として一方向に傾斜させたp型ディープ層10を複数本並べたストライプ状にすると共に、その反対方向に傾斜させたp型ディープ層10を複数本並べてストライプ状にし、各ストライプが交差することで格子状とした構造としても構わない。すなわち、少なくともトレンチ6の長手方向に対してp型ディープ層10の長手方向が交差する関係となっていれば良い。その場合、第2実施形態で説明したp型ディープ層10とp型リサーフ層15の間の隙間や、第3実施形態で説明した隙間部10aの寸法がストライプを構成する各p型ディープ層10同士の間の隙間よりも狭くなるようにすれば良い。4上記各実施形態では、外周領域に備えられた外周耐圧構造をp型リサーフ層15やp型ガードリング層16などで構成した場合について説明したが、必ずしもこれらが必要なわけではない。すなわち、一般的に外周耐圧構造として用いられているものであれば、どのような構造のものであっても構わない。その場合にも、第1実施形態に示したように、p型ディープ層10をセル領域の外縁部全域を埋め尽くすように形成したり、第2実施形態に示したように、p型ディープ層10をセル領域の外縁部において外周領域側に向けて延設すると共に、外周領域から所定距離離間するように形成したり、第3実施形態に示したように、p型ディープ層10を隙間部10aが備えられた構造で形成したりすることができる。これにより、少なくともセル領域の外縁部に形成されたp型ディープ層10によってブレイクダウンする場所が外周領域に移動させられることになるため、高耐圧化を図ることが可能となる。5また、上記各実施形態では、反転型のトレンチゲート構造のMOSFETを備えたSiC半導体装置に対して本発明を適用した場合について説明した。しかしながら、蓄積型のトレンチゲート構造のMOSFETに対しても本発明を適用することができる。図13に、蓄積型のトレンチゲート構造のMOSFETの1セル分の斜視断面図を示す。この図に示すように、トレンチ6内にn型チャネル層20を備え、n型チャネル層20の表面にゲート酸化膜8を介してゲート電極9が形成された構造として、蓄積型のトレンチゲート構造のMOSFETが構成される。このような蓄積型のトレンチゲート構造のMOSFETを備えたSiC半導体装置に対しても本発明を適用することができる。この場合、上記各実施形態におけるMOSFETを反転型から蓄積型に置き換えればよい。6なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー-を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。