"不揮発性メモリ11を含んだ半導体装置であって、前記不揮発性メモリ11の動作を制御するための値が格納される内部レジスタ41と、電源遮断が発生したときに、保持する値が変化する電源遮断検出用レジスタ47と、前記内部レジスタ41に格納される値に応じて前記不揮発性メモリ11の動作を制御する制御手段34とを含み、前記制御手段34は、前記電源遮断検出用レジスタ47が保持する値の変化によって電源遮断を検出したときに、前記内部レジスタ41の値を再設定する、半導体装置。前記制御手段34は、前記電源遮断検出用レジスタ47が保持する値の変化によって電源遮断を検出すると外部に電源遮断の発生を通知し、外部からのリセット指示に応じて前記内部レジスタ41の値を再設定する、請求項1記載の半導体装置。前記制御手段34は、前記不揮発性メモリ11の特定のメモリセル36に記憶されるデータを前記電源遮断検出用レジスタ47に設定し、前記特定のメモリセル36に記憶されるデータと前記電源遮断検出用レジスタ47に記憶される値とを比較して電源遮断を検出する、請求項1記載の半導体装置。前記半導体装置はさらに、第2の不揮発性メモリ71を含み、前記制御手段34は、前記第2の不揮発性メモリ71の特定アドレスに記憶されるデータを前記電源遮断検出用レジスタ47に設定し、前記特定アドレスに記憶されるデータと前記電源遮断検出用レジスタ47に記憶される値とを比較して電源遮断を検出する、請求項1記載の半導体装置。前記電源遮断検出用レジスタ47は、電源遮断発生時に、前記内部レジスタ41よりも保持する値が変化しやすいラッチ回路によって構成される、請求項1記載の半導体装置。前記半導体装置はさらに、前記不揮発性メモリ11のメモリセルを選択するためのアドレスを格納するアドレスラッチ回路42,43を含み、前記電源遮断検出用レジスタ47は、電源遮断発生時に、前記アドレスラッチ回路42,43よりも保持する値が変化しやすいラッチ回路によって構成される、請求項1記載の半導体装置。前記電源遮断検出用レジスタ47は、複数のPチャネルMOSトランジスタ59,61およびNチャネルMOSトランジスタ64,67を含み、特定のPチャネルMOSトランジスタおよびNチャネルMOSトランジスタのゲート幅を他のPチャネルMOSトランジスタおよびNチャネルMOSトランジスタよりも大きくして駆動能力を高くすることにより、電源遮断発生時に、保持する値が変化しやすくなるように構成される、請求項5記載の半導体装置。不揮発性メモリ11を含んだ半導体装置であって、前記不揮発性メモリ11の動作を制御するための値が格納される内部レジスタ41と、電源遮断が発生したときに、保持する値が変化する電源遮断検出用レジスタ47と、前記内部レジスタ41に格納される値に応じて前記不揮発性メモリ11の動作を制御する制御手段34とを含み、前記制御手段34は、前記不揮発性メモリ11のデータ書換え動作を行なっているときに、前記電源遮断検出用レジスタ47が保持する値の変化によって電源遮断を検出すると、前記データ書換え動作を停止する、半導体装置。前記制御手段34は、前記データ書換え動作を停止した後、前記内部レジスタ41の値を再設定してデータ書換え動作を再実行する、請求項8記載の半導体装置。プロセッサ17と不揮発性メモリ11とを含んだ半導体装置であって、前記不揮発性メモリ11の動作を制御するための値が格納される内部レジスタ41と、電源遮断が発生したときに、保持する値が変化する電源遮断検出用レジスタ47と、前記内部レジスタ41に格納される値に応じて前記不揮発性メモリ11の動作を制御する制御手段34とを含み、前記制御手段34は、前記不揮発性メモリ11のデータ書換え動作を行なっているときに、前記電源遮断検出用レジスタ47が保持する値の変化によって電源遮断を検出すると、前記データ書換え動作を停止して、前記プロセッサ17に電源遮断の発生を通知する、半導体装置。前記プロセッサ17は、前記制御手段34から電源遮断の発生の通知を受けると、前記制御手段34に書換えコマンドを再発行してデータ書換えを行なわせる、請求項10記載の半導体装置。前記プロセッサ17は、前記制御手段34に電源遮断検出コマンドを発行し、前記制御手段34は、前記プロセッサ17から電源遮断検出コマンドを受けたときに、前記電源遮断検出用レジスタ47が保持する値の変化によって電源遮断を検出する、請求項10記載の半導体装置。上述のように、システム側で電源瞬停を検知できなければ、異常書換え電圧の発生、書換え対象メモリセル以外のメモリセルへの誤書込みなどによってメモリデータが破壊される可能性があるといった問題点がある。一方、特許文献1は、比較レジスタによって電源瞬停の発生を検出して高速復帰動作を行なうものであるが、この比較レジスタと不揮発性メモリの誤動作との関連については開示されていないため、上記問題点を解決することはできない。また、特許文献2は、電源異常終了通知レジスタによって電源が異常遮断されたかを判断し、プロセスの再起動または再開するものであるが、特許文献1と同様に、この電源異常終了通知レジスタと不揮発性メモリの誤動作との関連が開示されていないため、上記問題点を解決することはできない。本発明は、上記問題点を解決するためになされたものであり、その目的は、電源遮断が発生したときに不揮発性メモリが誤動作するのを防止した半導体装置を提供することである。本発明の一実施例によれば、フラッシュメモリを含んだ半導体装置が提供される。半導体装置は、フラッシュメモリの動作を制御するための値が格納される内部レジスタと、電源遮断が発生したときに、保持する値が変化する電源遮断検出用レジスタと、内部レジスタに格納される値に応じてフラッシュメモリの動作を制御する制御論理回路とを含む。制御論理回路は、電源遮断検出用レジスタが保持する値の変化によって電源遮断を検出したときに、内部レジスタの値を再設定する。本発明の一実施例によれば、制御論理回路が、電源遮断検出用レジスタが保持する値の変化によって電源遮断を検出したときに、内部レジスタの値を再設定するので、電源遮断が発生したときにフラッシュメモリが誤動作するのを防止することができる。図1は、本発明の実施の形態におけるフラッシュメモリを含んだシステムの一例であるマイクロコンピュータの構成を示す図である。このマイクロコンピュータ1は、フラッシュメモリ11と、周辺回路12と、発振回路13と、分周回路14と、バスコントローラ15と、RAMRandomAccessMemory16と、CPUCentralProcessingUnit17と、システムコントローラ18と、フラッシュメモリコントローラ19と、入出力ポート20とを含む。分周回路14は、発振回路13から出力される原発振信号を分周し、フラッシュメモリ11、周辺回路12、バスコントローラ15、RAM16、CPU17、フラッシュメモリコントローラ19、入出力ポート20などにクロック信号として供給する。フラッシュメモリ11は、後述のように電源遮断検出用レジスタによって電源遮断が発生したことを検出して誤動作を防止する機能を有しており、主に、CPU17によって実行されるプログラム、システムのセットアップに必要なデータなどを記憶する。システムコントローラ18は、マイクロコンピュータ1の外部からの指示を受け、指示に応じてCPU17を制御する。CPU17は、システムコントローラ18からの指示に応じて、マイクロコンピュータ1全体の制御を行なう。たとえば、フラッシュメモリ11に格納されるプログラムをRAM16にロードし、そのプログラムを実行することによってマイクロコンピュータ1全体の制御を行なう。バスコントローラ15は、バスマスタであるCPU17からのアクセス要求に応じて、システムバス21に接続されるフラッシュメモリ11、周辺回路12、RAM16、入出力ポート20などへのアクセスを制御する。また、マイクロコンピュータ1にDMADirectMemoryAccessコントローラが搭載されている場合には、バスコントローラ15は、メモリ間のDMA転送や、メモリと周辺回路12などのI/OInputOutputポートとの間のDMA転送に伴うバスアクセスの制御も行なう。フラッシュメモリコントローラ19は、CPU17からのアクセス要求に応じて、フラッシュメモリ11を制御する。周辺回路12は、UARTUniversalAsynchronousReceiverTransmitter、タイマなどの機能ブロックによって構成される。また、入出力ポート20は、マイクロコンピュータ1の外部に設けられたI/Oデバイスとの間のデータ入出力を制御する。図2は、本発明の実施の形態におけるフラッシュメモリ11の概略構成を示すブロック図である。フラッシュメモリ11は、I/O31と、電源32と、電源スイッチsw33と、制御論理回路34と、記憶部メモリアレイ/デコーダ/センスアンプ35とを含む。I/O31は、システムバス21に接続されており、メモリアドレスの入力、データの入出力、制御信号の入力などを行なう。なお、フラッシュメモリ11が個別の半導体装置として提供される場合には、I/O11は外部端子と接続される。制御論理回路34は、後述の内部レジスタ、アドレスラッチ回路、電源遮断検出用レジスタなどを有しており、I/O31を介して受けたコマンドに応じてデータ書換え、データ読出しなどの制御を行なう。たとえば、制御論理回路34がデータ書換えコマンドを受けた場合、内部レジスタに設定された高電圧レベル設定情報に応じて電源32にデータ書換え時の高電圧を生成させると共に、電源sw33を制御して記憶部35に書換えパルスを印加させる。このとき、アドレスラッチ回路に格納されたメモリアドレスを記憶部35に出力して、書換え対象のメモリセルのデータを書換える。電源32は、データ書換え時などの高電圧を生成するためのチャージポンプを有しており、制御論理回路34による制御によってデータ書換え時の電源昇圧を行ない、電源sw33を介して書換えパルスを記憶部35に印加する。記憶部35は、メモリアレイ、デコーダ、センスアンプなどによって構成され、データ書換え時には、デコーダがアドレスラッチ回路から出力されるアドレスをデコードすることによって書換え対象のメモリセルを選択する。そして、電源sw33を介して印加される書換えパルスに応じて書換え対象のメモリセルにデータが書込まれる。また、記憶部35は、データ読出し時には、デコーダがアドレスラッチ回路から出力されるアドレスをデコードすることによって読出し対象のメモリセルを選択する。そして、センスアンプによって選択されたメモリセルに記憶されるデータを増幅することによってデータが読出される。図3は、電源遮断時に発生する誤書換え動作を説明するための図である。フラッシュメモリ11は、フラッシュメモリ11の動作を制御するための値が設定される内部レジスタ41と、アドレスラッチ回路42および43と、書込み動作時にメモリセルに書込み電圧を供給するチャージポンプ44と、バッファ45および46と、記憶部35とを含む。フラッシュメモリ11のデータ書換え時に、チャージポンプ44は、内部レジスタ41に格納される高電圧レベル設定情報に応じて電源昇圧を行ない、バッファ45および46に供給する。アドレスラッチ回路42および43は、I/O31を介して外部から入力されたアドレスを格納して、バッファ45および46に出力する。バッファ45および46は、チャージポンプ44による昇圧に応じた電圧を出力し、書換え対象のメモリセルを選択する。なお、アドレスラッチ回路およびバッファは、アドレスの本数に対応した個数だけあるものとする。ここで、瞬停や急な電源遮断が発生して、内部レジスタ41に格納されるデータや、アドレスラッチ回路42および43に格納されるアドレス情報が破壊された場合、予め設定された高電圧レベル設定情報と異なる電圧で書換えを行なったり、書換え対象のメモリセルとは異なるメモリセルが選択されたりする可能性がある。第1の実施の形態図4は、本発明の第1の実施の形態におけるフラッシュメモリ11の構成例を示す図である。フラッシュメモリ11は、フラッシュメモリ11の動作を制御するための値が設定される内部レジスタ41と、アドレスラッチ回路42および43と、チャージポンプ44と、バッファ45および46と、電源遮断検出用レジスタ47と、EX-OR排他的論理和回路48と、記憶部35とを含む。なお、図3に示すフラッシュメモリと同じ構成および機能を有する部分については、同じ参照符号を付すものとする。マイクロコンピュータ1による初期設定時に、記憶部35の特定のメモリセル36のデータが読み出されて電源遮断検出用レジスタ47に設定される。この電源遮断検出用レジスタ47は、後述のように電源遮断が発生したときに、内部レジスタ41やアドレスラッチ回路42または43などと比較して、保持する値が変化しやすいように構成されている。すなわち、瞬停や電源遮断に対する保持する値の変化感度が敏感になるよう構成されている。そのように構成することにより電源遮断が発生したときに電源遮断検出用レジスタ47の値と不揮発性であるメモリセル36の値とが不一致となり、EX-OR回路48の出力であるERROR信号がロウレベル以下、Lレベルと略す。からハイレベル以下、Hレベルと略す。に変化する。制御論理回路34は、データ書換えシーケンスに含まれるPPPRGパルスシーケンスおよびEPERSパルスシーケンスの前後でERROR信号を確認し、電源遮断を検出した場合には、電源遮断検出エラーフラグを外部、たとえばCPU17に出力する。図15は、フラッシュメモリ11のメモリ部35のメモリセル構成を示す図である。メモリセルアレイ110においては、メモリセルMCが行列状に配列される。このメモリセルMCは、選択トランジスタSTと、メモリセルトランジスタMTとを含む。図15においては、メモリセルトランジスタMTの電荷蓄積膜を太い線で示す。メモリセルMCの各行に対応してメモリゲート線MG0-MGnおよびコントロールゲート線CG0-CGnが設けられる。メモリゲート線MG0-MGnは、対応の行のメモリセルトランジスタMTのゲートメモリセルゲート電極に接続される。コントロールゲート線CG0-CGnは、それぞれ対応の行のメモリセルMCの選択トランジスタSTのゲートコントロールゲート電極に接続される。メモリセル列に対応して、ビット線BL0-BLmが配設される。隣接列のメモリセルMCに共有されるように、ソース線SL0-SLkが配設される。ここで、k=m/2である。ビット線BL0-BLmは、それぞれ対応の列のメモリセルの選択トランジスタの第1の導通ノード不純物領域に接続される。ソース線SL0-SLkは、対応の列のメモリセルMCのメモリセルトランジスタMTの第2の導通ノード不純物領域に接続される。図15においては、ソース線が隣接列のメモリセルにより共有されるように示す。しかしながら、メモリセル各列に対応してローカルソース線が配設され、所定数のメモリセル列ごとにローカルソース線がコモンソース線に接続されても良い。このソース線配置の場合、コモンソース線単位でデータの書込が行われる。コントロールゲート線選択駆動回路112は、コントロールゲート線CG0-CGnそれぞれに対応して設けられるコントロールゲート線ドライバCDR0-CDRnを含む。これらのコントロールゲート線ドライバCDR0-CDRnは、コントロールゲート線選択駆動回路112に含まれる図示しないデコード回路からの行指定信号デコード信号に従って対応のコントロールゲート線に選択/非選択電圧を伝達する。コントロールゲート線ドライバCDR0-CDRnは、コントロールゲート線電圧Vcgを、動作電源電圧として受ける。メモリゲート線選択駆動回路114は、メモリゲート線MG0-MGnそれぞれに対応して設けられるメモリゲート線ドライバMDR0-MDRnを含む。メモリゲート線選択駆動回路114も、図示しないデコード回路からの行指定信号デコード信号に従って対応のメモリゲート線へ、選択または非選択電圧レベルのメモリゲート線電圧Vmgを伝達する。ソース線選択駆動回路116は、図示しないシフトクロック信号に従ってシフト動作を行なうシフトレジスタ回路SFRと、ソース線SL0-SLkそれぞれに対応して設けられるソース線ドライバSDR0-SDRkを含む。このシフトレジスタ回路SFRは、データ書込時、図示しないシフトクロック信号に従って、その出力を、順次選択状態へ駆動する。ソース線ドライバSDR0-SDRkは、それぞれシフトレジスタ回路SFRの対応の出力ノードからの出力信号に従って、対応のソース線SL0-SLkを順次選択状態へ駆動する。列選択回路118は、ビット線BL0-BLmそれぞれに対応して設けられる列選択ゲートCGY0-CGYmを含む。これらの列選択ゲートCGY0-CGYmは、それぞれ、図示しない列デコーダ列選択回路118に含まれるからの列選択信号Y0-Ymに従って導通し、導通時、対応のビット線BLBL0-BLmを内部データ線IOLに結合する。データラッチ回路120は、ビット線BL0-BLmそれぞれに対応して設けられるデータラッチDL0-DLmを含む。これらのデータラッチDL0-DLmは、データ書込時、対応のビット線に伝達されたデータをラッチする。これらのラッチデータに従って、データラッチDL0-DLmは、ビット線電圧Vdを動作電源電圧として受け、書込時、対応のビット線に書込電圧または書込阻止電圧を伝達する。図5は、フラッシュメモリ11のデータ書換えシーケンスに含まれるEPERSパルスシーケンスにおける電源遮断の検出を説明するためのタイミングチャートである。たとえば、図15に示すメモリセル構成において、メモリゲート線MG0およびソース線SL0~SL3に接続されるメモリセルを消去する場合、メモリゲート線ドライバMDR0がメモリゲートMG0をLレベルし、ソース線ドライバSDR0~SDR3がソース線SL0~SL3を順次Hレベルにする。図5に示すように、メモリゲートMG0をLレベルにし、ソース線SL0~SL3を順次HレベルにするEPERSパルスシーケンスの前後、すなわちタイミングT1およびT2において、電源遮断検出エラー判定、すなわち、電源遮断検出用レジスタ47の値とメモリセル36の値との比較を行なう。より具体的には、メモリセル36の値の読み出しタイミングや、EX-OR回路48の活性化タイミングでの制御が可能である。そして、制御論理回路34はERROR信号を確認し、その値が1となっている場合には、電源遮断検出エラーフラグをCPU17に出力する。CPU17は、フラッシュメモリ11から出力される電源遮断検出エラーフラグが活性されているのを検出して、電源遮断の発生を検知し、たとえばCPU17が有している電源遮断レジスタにエラーフラグ値を格納する。図6は、本発明の第1の実施の形態におけるフラッシュメモリ11の電源遮断検出動作の一例を示すフローチャートである。まず、マイクロコンピュータ1に電源が投入されてS1、システムのリセットが行なわれるとS2、制御論理回路34は、記憶部35のメモリセル36の値を読出して、電源遮断検出用レジスタ47にその値を設定するS3。次に、制御論理回路34は、電源遮断検出エラーフラグが活性されているか否かを判定するS4。電源遮断検出エラーフラグが活性されていればS4,Yes、ステップS12に処理が進む。また、電源遮断検出エラーフラグが活性されていない場合S4,No、CPU17から書換えコマンドが発行されるとS5、制御論理回路34は、電源32を制御して書換え電源昇圧を開始するS6。そして、制御論理回路34は、再度電源遮断検出エラーフラグが活性されているか否かを判定するS7。電源遮断検出エラーフラグが活性されていればS7,Yes、ステップS12に処理が進む。また、電源遮断検出エラーフラグが活性されていない場合S7,No、制御論理回路34は、書換え対象のメモリセルに対して書換えパルスを印加して、データ書換えを行なうS8。そして、制御論理回路34は、再度電源遮断検出エラーフラグが活性されているか否かを判定するS9。電源遮断検出エラーフラグが活性されていればS9,Yes、ステップS12に処理が進む。また、電源遮断検出エラーフラグが活性されていない場合S9,No、制御論理回路34は、ベリファイ動作を行なってS10、データ書換え動作を完了するS11。また、電源遮断検出エラーフラグが活性されている場合、制御論理回路34は、データ書換え動作を停止してS12、データ書換え動作を再実行するか否かを判定するS13。たとえば、フラッシュメモリ11に再実行するか否かを設定する再実行設定レジスタが設けられており、初期設定時にCPU17がそのレジスタに再実行を行なうか否かを設定する。また、CPU17がフラッシュメモリ11から電源遮断検出エラーフラグを受けたときに、書換えコマンドをフラッシュメモリ11に再発行することによって、データ書換え動作を再実行するようにしてもよい。データ書換え動作を再実行しない場合にはS13,No、異常終了を行なうS15。また、データ書換え動作を再実行する場合S13、Yes、フラッシュメモリ11のリセットが再度行なわれる場合にはS14,Yes、ステップS2以降の処理が繰り返される。また、フラッシュメモリ11のリセットが再度行なわれない場合にはS14,No、ステップS3以降の処理が繰り返される。図7は、図4に示される内部レジスタ41および電源遮断検出用レジスタ47の内部構成の一例を示す図である。これらのレジスタは、インバータ51~56と、NOR回路57と、PチャネルMOSMetalOxideSemiconductorトランジスタ58~62と、NチャネルMOSトランジスタ63~67とを含む。図中に示されるCLK信号は、このレジスタにデータを取り込むタイミングを特定するための信号である。たとえば、このレジスタに1を設定する場合、まずDATAがHレベルにされ、CLKがHレベルにされる。また、レジスタをリセットするためのリセット信号を受けるRBはHレベルとなっている。このとき、PチャネルMOSトランジスタ58およびNチャネルMOSトランジスタ63がONして、DATAの値がPチャネルMOSトランジスタ59以下、PB59とも呼ぶ。およびNチャネルMOSトランジスタ64以下、NB64とも呼ぶ。のゲートに与えられる。このとき、PB59がOFFとなり、NB64がONとなるため、QBノードがLレベルとなって、インバータ52の出力であるQにHレベルが出力される。また、PチャネルMOSトランジスタ61以下、PA61とも呼ぶ。がONとなり、NチャネルMOSトランジスタ67以下、NA67とも呼ぶ。がOFFとなる。その後、CLKがLレベルになると、PチャネルMOSトランジスタ58およびNチャネルMOSトランジスタ63がOFFとなるが、PチャネルMOSトランジスタ62がONとなるため、PB59およびNB64のゲートに与えられるHレベルが維持される。その結果、Qに出力されるHレベルが維持される。上述のように、電源遮断検出用レジスタ47は、電源遮断が発生したときに、内部レジスタ41やアドレスラッチ回路42または43などと比較して、保持する値が変化しやすいように構成される必要がある。そこで、たとえば、図7に示した回路で電源遮断検出用レジスタを構成する場合には、PB59およびNA67のゲート幅を広くして駆動能力を上げ、PA61およびNB64のゲート幅を狭くして駆動能力を下げる。このようにレジスタを構成すると、電源遮断検出用レジスタ47が1を保持した状態で、電源遮断が発生して電源電圧が中間レベルとなり、PB59およびNB64が同時にONとなった場合には、PB59の駆動能力の方がNB64の駆動能力よりも大きいためQBノードがHレベルとなる。その結果、インバータ52の出力であるQがLレベルに変化することになる。同様に、PA61およびNA67が同時にONとなった場合にも、NA67の駆動能力の方がPA61の駆動能力よりも大きいため、PB59およびNB64のゲートがLレベルとなる。その結果、QBノードのHレベルが維持され、インバータ52の出力であるQのLレベルが維持される。また、電源遮断検出用レジスタを構成する場合には、PB59およびNA67のゲート幅を狭くして駆動能力を下げ、PA61およびNB64のゲート幅を広くして駆動能力を上げることも可能である。このようにレジスタを構成すると、電源遮断検出用レジスタ47が0を保持した状態で、電源遮断が発生して電源電圧が中間レベルとなり、PB59およびNB64が同時にONとなった場合には、PB59の駆動能力の方がNB64の駆動能力よりも小さいためQBノードがLレベルとなる。その結果、インバータ52の出力であるQがHレベルに変化することになる。同様に、PA61およびNA67が同時にONとなった場合にも、NA67の駆動能力の方がPA61の駆動能力よりも小さいため、PB59およびNB64のゲートがHレベルとなる。その結果、QBノードのLレベルが維持され、インバータ52の出力であるQのHレベルが維持される。このように、電源遮断検出用レジスタ47のトランジスタサイズ、特にゲート幅をアンバランス化することによって、VDDminレベルを上げたVthの高いレジスタを構成することができ、内部レジスタ41やアドレスラッチ回路42または43よりも電源遮断に敏感なレジスタを構成することができる。また、電源遮断検出用レジスタ47に設定されるデータと異なるレベルのときに有効となる負荷容量をQBノードに付加することによって電源遮断検出用レジスタを構成することも可能である。たとえば、負荷容量の一方の端子をQBノードに接続し、他方の端子をVDDまたはGNDに接続する。これによって、電源遮断検出用レジスタ47が1を保持した状態で電源遮断が発生すると、電源遮断検出用レジスタ47の値が0になり易くなる。逆に、電源遮断検出用レジスタ47が0を保持した状態で電源遮断が発生すると、電源遮断検出用レジスタの値が1になり易くなる。また、電源遮断検出用レジスタ47のトランジスタ、特にラッチを構成する部分のトランジスタをフラッシュメモリ11内部の高電圧制御回路やポンプ回路などで使用されるVthの高い厚膜トランジスタなどを用いて電源遮断検出用レジスタを構成するようにしてもよい。また、高電圧発生回路は、VDD電源以外のVCC電源を使用する回路も多いため、VCC電源に対応した電源遮断検出用レジスタを設け、VCCの電源遮断の発生を検出するようにしてもよい。以上説明したように、本実施の形態における半導体装置によれば、電源遮断検出用レジスタ47を設け、電源遮断が検出されたときにデータ書換え動作を停止または再実行するようにしたので、異常書換え電圧の発生、書換え対象メモリセル以外のメモリセルへの誤書込みなどを防止でき、ディスターブ動作を回避することが可能となった。また、システム側で検知できない局所的な電源遮断が発生した場合でも、フラッシュメモリ11が電源遮断を検出して、自立的にデータ書換え動作の停止または再実行を行なうことが可能となった。また、フラッシュメモリ11が電源遮断を検知したときに、CPU17に電源遮断検出エラーフラグを出力するようにしたので、CPU17側でも電源遮断の発生、データ書換え動作の停止などを認識することができ、再度同じコマンドを発行することによって所望の書換え動作を行なうことが可能となった。第2の実施の形態本発明の第1の実施の形態におけるフラッシュメモリは、データ書換えシーケンスに含まれるPPおよびEPの前後でERROR信号を確認し、電源遮断を検出するものであった。第2の実施の形態におけるフラッシュメモリは、常時ERROR信号を確認し、電源遮断を検出するものである。本発明の第2の実施の形態におけるマイクロコンピュータ1の構成、フラッシュメモリ11の構成、電源遮断検出用レジスタ47の構成などは、第1の実施の形態において説明したものと同様である。したがって、重複する構成および機能の詳細な説明は繰り返さない。図8は、フラッシュメモリ11の消去パルスシーケンスにおける電源遮断の検出を説明するためのタイミングチャートである。図8に示すように、メモリゲートMG0をLレベルにし、ソース線SL0~SL3を順次Hレベルにする消去パルスシーケンスのすべてのタイミングにおいて、メモリセル36の値の読み出しを行なう。そして、制御論理回路34はERROR信号を確認し、その値が1となっている場合には、電源遮断検出エラーフラグをCPU17に出力する。図9は、本発明の第2の実施の形態におけるフラッシュメモリ11の電源遮断検出動作の一例を示すフローチャートである。まず、マイクロコンピュータ1に電源が投入されてS21、システムのリセットが行なわれるとS22、制御論理回路34は、記憶部35のメモリセル36の値を読出して、電源遮断検出用レジスタ47にその値を設定するS23。次に、制御論理回路34は、リードスタンバイ状態において電源遮断検出エラーフラグが活性されているか否かを判定するS24。電源遮断検出エラーフラグが活性されていればS24,Yes、ステップS34に処理が進む。また、電源遮断検出エラーフラグが活性されていない場合S24,No、CPU17から書換えコマンドが発行されるとS25、制御論理回路34は、電源32を制御して書換え電源昇圧を開始するS26。次に、制御論理回路34は、書換え対象のメモリセルに対して書換えパルスを印加して、データ書換えを行なうS27。そして、制御論理回路34は、ベリファイ動作を行なってS28、データ書換え動作を完了するS29。次に、制御論理回路34は、リードスタンバイ状態において電源遮断検出エラーフラグが活性されているか否かを判定するS30。電源遮断検出エラーフラグが活性されていればS30,Yes、ステップS34に処理が進む。また、電源遮断検出エラーフラグが活性されていない場合S30,No、ステップS24に処理が進む。制御論理回路34は、ステップS25~S29において常時電源遮断検出エラーフラグが活性されているか否かを判定している。電源遮断検出エラーフラグが活性されている場合、制御論理回路34は、データ書換え動作を停止してS31、データ書換え動作を再実行するか否かを判定するS32。データ書換え動作を再実行しない場合にはS32,No、異常終了を行なうS33。また、データ書換え動作を再実行する場合S32、Yes、フラッシュメモリ11のリセットが再度行なわれる場合にはS34,Yes、ステップS22以降の処理が繰り返される。また、フラッシュメモリ11のリセットが再度行なわれない場合にはS34,No、ステップS23以降の処理が繰り返される。以上説明したように、本実施の形態におけるフラッシュメモリ11によれば、常時電源遮断検出エラーフラグが活性されているか否かを判定して電源遮断を検出するようにしたので、第1の実施の形態において説明した効果に加えて、書換えパルスを印加している最中でも電源遮断が発生した場合にはデータ書換え動作を停止することが可能となった。また、CPU1が電源遮断検出エラーフラグを受けたときに、システムをリセットして内部レジスタ41の値を初期化するようにしたので、内部レジスタ41が記憶する値が破壊されてフラッシュメモリ11が誤動作するのを防止することが可能となった。第3の実施の形態本発明の第3の実施の形態におけるマイクロコンピュータ1の構成、フラッシュメモリ11の構成、電源遮断検出用レジスタ47の構成などは、第1の実施の形態において説明したものと同様である。したがって、重複する構成および機能の詳細な説明は繰り返さない。本発明の第3の実施の形態におけるフラッシュメモリ11は、CPU17から電源遮断検出コマンドを受けたときに、制御論理回路34が、電源遮断検出用レジスタ47の値とメモリセル36の値とを比較して、電源遮断発生の検出を行なう。以上説明したように、本実施の形態におけるフラッシュメモリ11によれば、CPU17から電源遮断検出コマンドを受けたときに、電源遮断発生の検出を行なうようにしたので、システム側で電源遮断検知タイミングの設定、電源遮断検知確認の要否を決定することができ、電源遮断検知確認の自由度が向上する。また、データ書換え動作において、CPU17が適切なシーケンスで電源遮断検出コマンドを発行して電源遮断検出を行うことによって、適切な書換えフローを実行することが可能となった。第4の実施の形態本発明の第4の実施の形態におけるマイクロコンピュータ1の構成、フラッシュメモリ11の構成、電源遮断検出用レジスタ47の構成などは、第1の実施の形態において説明したものと同様である。したがって、重複する構成および機能の詳細な説明は繰り返さない。第1~第3の実施の形態においては、マイクロコンピュータ1による初期設定時に、記憶部35の特定のメモリセル36のデータが読み出されて電源遮断検出用レジスタ47に設定するものであった。本発明の第4の実施の形態におけるフラッシュメモリ11は、電源が投入されてリセットが行なわれると、メモリセル36のデータが自動的に電源遮断検出用レジスタ47に転送されて、電源遮断検出用レジスタ47の値とメモリセル36の値とが比較されるものである。以上説明したように、本実施の形態におけるフラッシュメモリ11によれば、リセット時にメモリセル36の値が自動的に電源遮断検出用レジスタ47に転送されるようにしたので、メモリセル36の読み出しや電源遮断検出用レジスタ47への書込みが不要となり、動作を簡略化することが可能となった。第5の実施の形態本発明の第5の実施の形態におけるマイクロコンピュータ1の構成、フラッシュメモリ11の構成、電源遮断検出用レジスタ47の構成などは、第1の実施の形態において説明したものと同様であり、フラッシュメモリ11内にROMReadOnlyMemoryが設けられ、ROMの特定アドレスのデータが読出されて電源遮断検出用レジスタ47に設定される点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰り返さない。図10は、本発明の第5の実施の形態におけるフラッシュメモリ11の構成例を示す図である。フラッシュメモリ11は、電源遮断検出用レジスタ47と、EX-OR回路48と、ROM71とを含む。なお、図4に示すフラッシュメモリと同じ構成および機能を有する部分については、同じ参照符号を付すものとする。マイクロコンピュータ1による初期設定時に、ROM71の特定アドレスのデータ72が読み出されて電源遮断検出用レジスタ47に設定される。そして、電源遮断が発生したときに電源遮断検出用レジスタ47の値とROM71の特定アドレスのデータ72とが不一致となり、EX-OR回路48の出力であるERROR信号がLレベルからHレベルに変化する。以上説明したように、本実施の形態におけるフラッシュメモリ11によれば、ROM71の特定アドレスのデータ72が読み出されて電源遮断検出用レジスタ47に設定されるようにしたので、第1の実施の形態において説明した効果と同様の効果を奏することが可能となった。第6の実施の形態本発明の第6の実施の形態におけるマイクロコンピュータ1の構成、フラッシュメモリ11の構成、電源遮断検出用レジスタ47の構成などは、第1の実施の形態において説明したものと同様であり、フラッシュメモリ11内の電源遮断を検出する部分の構成のみが異なる。したがって、重複する構成および機能の詳細な説明は繰り返さない。図11は、本発明の第6の実施の形態におけるフラッシュメモリ11の構成例を示す図である。フラッシュメモリ11は、フラッシュメモリ11の動作を制御するための値が設定される内部レジスタ41と、アドレスラッチ回路42および43と、チャージポンプ44と、バッファ45および46と、電源遮断検出用レジスタ47と、EX-OR回路48と、記憶部35とを含む。なお、図4に示すフラッシュメモリと同じ構成および機能を有する部分については、同じ参照符号を付すものとする。EX-OR回路48の一方の端子には電源VDDが接続され、他方の端子には電源遮断検出用レジスタ47の出力が接続される。そして、電源遮断検出用レジスタ47には1が設定される。また、EX-OR回路48の一方の端子にはVSSGNDが接続され、他方の端子には電源遮断検出用レジスタ47の出力が接続され、電源遮断検出用レジスタ47には0が設定されるようにしてもよい。以上説明したように、本実施の形態におけるフラッシュメモリ11によれば、EX-OR回路48の一方の端子がVDDまたはVSSに接続され、他方の端子に電源遮断検出用レジスタ47の出力が接続されるようにしたので、記憶部35の特定のメモリセルからデータを読み出して電源遮断検出用レジスタ47の出力と比較する必要がなくなり、動作を簡略化することが可能となった。第7の実施の形態本発明の第7の実施の形態におけるマイクロコンピュータ1の構成、フラッシュメモリ11の構成、電源遮断検出用レジスタ47の構成などは、第1の実施の形態において説明したものと同様であり、フラッシュメモリ11内に電源遮断検出用レジスタ47が複数設けられる点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰り返さない。複数の電源遮断検出用レジスタ47は分散して配置され、0が設定されるものと1が設定されるものとを混在させる。そして、第1~第6の実施の形態において説明したのと同様に、電源遮断検出用レジスタ47のそれぞれが記憶部35の特定のメモリセル36の値やROM71の特定アドレスの値72と比較して電源遮断を検出する。以上説明したように、本実施の形態におけるフラッシュメモリ11によれば、複数の電源遮断検出用レジスタ47を設け、0が設定されるものと1が設定されるものとを混在させるようにしたので、電源遮断が発生したときに、0が設定された電源遮断検出用レジスタの値が1に変化する場合、1が設定された電源遮断検出用レジスタの値が0に変換する場合の両方を検出することができ、さらに電源遮断検出の精度を向上させることが可能となった。また、複数の電源遮断検出用レジスタ47を分散して配置するようにしたので、フラッシュメモリ11内の局所的な電源遮断の検出も容易に行なえるようになった。第8の実施の形態図12は、本発明の第8の実施の形態におけるフラッシュメモリ11を含んだマイクロコンピュータ1の構成例を示すブロック図である。第1の実施の形態におけるマイクロコンピュータ1およびフラッシュメモリ11と同じ構成および機能を有する部分には同じ参照符号を付すものとする。フラッシュメモリ11には、EX-OR回路48から出力されるERROR信号を保持するためのフリップフロップ以下、FFと略す。81が追加されている。このFF81ERRフラグレジスタ81が電源遮断検出エラーフラグをチャージポンプ44およびCPU17に出力する。CPU17には、FF82~84および組合わせ回路85が追加されている。CPU17は、フラッシュメモリ11から電源遮断検出エラーフラグを受けたときに、電源遮断レジスタ82にエラーフラグ値を設定する。また、組合せ回路85およびFF84は、電源遮断レジスタ82にエラーフラグ値が格納されたときに、システムをリセットするためのRST信号を生成する回路である。CPU17は、このRST信号をフラッシュメモリ11、周辺回路12、バスコントローラ15、フラッシュメモリコントローラ19に出力する。また、FF83は、フラッシュメモリコントローラ19から電源遮断検知によってデータ書換え動作を中止したことを示す情報を受けて保持する。フラッシュメモリコントローラ19には、FF86~87および組合わせ回路88が追加されている。フラッシュメモリコントローラ19は、フラッシュメモリ11から電源遮断検出エラーフラグを受けたときに、レジスタ86にエラーフラグ値を設定する。また、組合せ回路88およびFF87は、レジスタ86にエラーフラグ値が格納されたときに、電源遮断検知によってデータ書換え動作を中止したことを示す情報を生成し、フラッシュメモリ11およびCPU17に出力する。図13は、本発明の第8の実施の形態におけるマイクロコンピュータ1がデータ書換え動作時に電源遮断を検出したときの動作を説明するためのタイミングチャートである。まず、T1において、CPU17が書換えコマンドをフラッシュメモリ11に発行する。T2において、FRDYフラッシュレディ信号がLレベルとされて、フラッシュメモリ11によるデータ書換え動作が開始される。このとき、PE制御信号が活性され、チャージポンプ44による高電圧の生成が開始される。T3において、MG0信号がHレベルにされ、SL0~SL3が順次Hレベルにされて、データ書換えが行なわれる。T4においても同様に、MG0信号がHレベルにされ、SL0~SL3が順次Hレベルにされて、データ書換えが行なわれる。T5において、データ書換え動作の途中で電源遮断が検出されると、フラッシュメモリ11はERRフラグレジスタ81にエラーフラグ値1を設定する。このとき、チャージポンプ44は高電圧の放電を開始し、フラッシュメモリコントローラ19からPE制御信号の非活性化が実施される。そして、T6において、CPU17は、電源遮断レジスタステータスレジスタ82にエラーフラグ値を設定する。T7において、CPU17がRST信号を生成してフラッシュメモリ11、周辺回路12、バスコントローラ15、フラッシュメモリコントローラ19に出力する。このとき、フラッシュメモリ11は、内部レジスタ41などの再設定を行なう。また、FRDY信号がHレベルにされる。T8において、フラッシュメモリ11は、ERRフラグレジスタ81の値をクリアして、新たな電源遮断の検出に備える。図14は、本発明の第8の実施の形態におけるマイクロコンピュータ1がデータ書換え動作中以外で電源遮断を検出したときの動作を説明するためのタイミングチャートである。まず、T1において、マイクロコンピュータ1の電源が投入される。T2において、電源遮断が検出されると、フラッシュメモリ11はERRフラグレジスタ81にエラーフラグ値1を設定する。そして、T3において、CPU17は、電源遮断レジスタステータスレジスタ82にエラーフラグ値を設定する。このとき、FRDY信号がLレベルとされる。T4において、CPU17がRST信号を生成してフラッシュメモリ11、周辺回路12、バスコントローラ15、フラッシュメモリコントローラ19に出力する。このとき、フラッシュメモリ11は、内部レジスタ41などの再設定を行なう。また、FRDY信号がHレベルにされる。そして、T5において、フラッシュメモリ11は、ERRフラグレジスタ81の値をクリアして、新たな電源遮断の検出に備える。以上説明したように、本実施の形態におけるマイクロコンピュータ1によれば、CPU17がフラッシュメモリ11から電源遮断検出エラーフラグを受けたときに、RST信号を生成してシステムを自動的にリセットするようにしたので、第1の実施の形態において説明した効果と同様の効果を奏することが可能となった。今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"