"第1の入力端子を介してベース端子へ入力された正相高速信号を増幅して出力する第1のトランジスタと、第2の入力端子を介してベース端子へ入力された逆相高速信号を増幅して出力する第2のトランジスタとを有する高周波用回路の前段に設けられて、前記第1および第2のトランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記第1および第2の入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が前記第1の入力端子に接続され、他端が第1のインダクタを介して第1の電源端子に接続されている第1の抵抗と、一端が前記第2の入力端子に接続され、他端が第2のインダクタを介して第1の電源端子に接続されている第2の抵抗と、一端が前記第1の入力端子に接続され、他端が第3のインダクタを介して第2の電源端子に接続されている第3の抵抗と、一端が前記第2の入力端子に接続され、他端が第4のインダクタを介して第2の電源端子に接続されている第4の抵抗とを備えることを特徴とする高速入力インターフェース回路。第1の入力端子を介してベース端子へ入力された正相高速信号を増幅して出力する第1のトランジスタと、第2の入力端子を介してベース端子へ入力された逆相高速信号を増幅して出力する第2のトランジスタとを有する高周波用回路の前段に設けられて、前記第1および第2のトランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記第1および第2の入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が前記第1の入力端子に接続され、他端が第1のインダクタを介して第1の電源端子に接続されている第1の抵抗と、一端が前記第2の入力端子に接続され、他端が第2のインダクタを介して第1の電源端子に接続されている第2の抵抗とを備えることを特徴とする高速入力インターフェース回路。第1の入力端子を介してベース端子へ入力された正相高速信号を増幅して出力する第1のトランジスタと、第2の入力端子を介してベース端子へ入力された逆相高速信号を増幅して出力する第2のトランジスタとを有する高周波用回路の前段に設けられて、前記第1および第2のトランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記第1および第2の入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が前記第1の入力端子に接続され、他端が第1の電源端子に接続されている第1の抵抗と、一端が前記第2の入力端子に接続され、他端が第1の電源端子に接続されている第2の抵抗と、一端が前記第1の入力端子に接続され、他端が第3のインダクタを介して第2の電源端子に接続されている第3の抵抗と、一端が前記第2の入力端子に接続され、他端が第4のインダクタを介して第2の電源端子に接続されている第4の抵抗とを備えることを特徴とする高速入力インターフェース回路。第1の入力端子を介してベース端子へ入力された正相高速信号を増幅して出力する第1のトランジスタと、第2の入力端子を介してベース端子へ入力された逆相高速信号を増幅して出力する第2のトランジスタとを有する高周波用回路の前段に設けられて、前記第1および第2のトランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記第1および第2の入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が前記第1の入力端子に接続され、他端が第1のインダクタを介して第1の電源端子に接続されている第1の抵抗と、一端が前記第2の入力端子に接続され、他端が第2のインダクタを介して第1の電源端子に接続されている第2の抵抗と、一端が前記第1の入力端子に接続され、他端が第2の電源端子に接続されている第3の抵抗と、一端が前記第2の入力端子に接続され、他端が第2の電源端子に接続されている第4の抵抗とを備えることを特徴とする高速入力インターフェース回路。入力端子を介してベース端子へ入力された高速信号を増幅して出力するトランジスタを有する高周波用回路の前段に設けられて、前記トランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が前記入力端子に接続され、他端が第1のインダクタを介して第1の電源端子に接続されている第1の抵抗と、一端が前記入力端子に接続され、他端が第2のインダクタを介して第2の電源端子に接続されている第2の抵抗とを備えることを特徴とする高速入力インターフェース回路。入力端子を介してベース端子へ入力された高速信号を増幅して出力するトランジスタを有する高周波用回路の前段に設けられて、前記トランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が前記入力端子に接続され、他端がインダクタを介して第1の電源端子に接続されている抵抗を備えることを特徴とする高速入力インターフェース回路。入力端子を介してベース端子へ入力された高速信号を増幅して出力するトランジスタを有する高周波用回路の前段に設けられて、前記トランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が前記入力端子に接続され、他端が第1の電源端子に接続されている第1の抵抗と、一端が前記入力端子に接続され、他端がインダクタを介して第2の電源端子に接続されている第2の抵抗とを備えることを特徴とする高速入力インターフェース回路。入力端子を介してベース端子へ入力された高速信号を増幅して出力するトランジスタを有する高周波用回路の前段に設けられて、前記トランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が前記入力端子に接続され、他端がインダクタを介して第1の電源端子に接続されている第1の抵抗と、一端が前記入力端子に接続され、他端が第2の電源端子に接続されている第2の抵抗とを備えることを特徴とする高速入力インターフェース回路。しかしながら、このような従来技術では、高速入力インターフェース回路21の入力端子DTDCから回路側を見たとき、そのインピーダンスがほぼ50Ωになるように設計されているが、入力信号が高周波になるに従って、そのインピーダンスが50Ωからずれてしまうという問題があった。従来の高速入力インターフェース回路21において、入力端子DTから見たときの等価回路は図19のようになる。図19は、従来の高速入力インターフェース回路における入力側から見た等価回路を示す回路図である。この等価回路では、抵抗R0と容量C0とが、入力端子DTと端子GNDとの間に、並列接続されている。ここで、容量C0はトランジスタQ1の容量で概ね20fF程度であり、抵抗R0はR1とR3の並列抵抗で50Ωになるように設定されている。入力端子DTから見た入力インピーダンスZは、次の式5で表される。この式5で与えられ、入力信号が高周波になればなるほど、ZはR0=50Ωより減少することになる。本発明はこのような課題を解決するためのものであり、高周波における入力インピーダンス整合が改善された、広帯域な高速入力インターフェース回路を提供することを目的としている。このような目的を達成するために、本発明にかかる高速入力インターフェース回路は、第1の入力端子を介してベース端子へ入力された正相高速信号を増幅して出力する第1のトランジスタと、第2の入力端子を介してベース端子へ入力された逆相高速信号を増幅して出力する第2のトランジスタとを有する高周波用回路の前段に設けられて、第1および第2のトランジスタのベース端子に対して直流バイアス電圧を印加するとともに、第1および第2の入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が第1の入力端子に接続され、他端が第1のインダクタを介して第1の電源端子に接続されている第1の抵抗と、一端が第2の入力端子に接続され、他端が第2のインダクタを介して第1の電源端子に接続されている第2の抵抗と、一端が第1の入力端子に接続され、他端が第3のインダクタを介して第2の電源端子に接続されている第3の抵抗と、一端が第2の入力端子に接続され、他端が第4のインダクタを介して第2の電源端子に接続されている第4の抵抗とを備えている。また、本発明にかかる他の高速入力インターフェース回路は、第1の入力端子を介してベース端子へ入力された正相高速信号を増幅して出力する第1のトランジスタと、第2の入力端子を介してベース端子へ入力された逆相高速信号を増幅して出力する第2のトランジスタとを有する高周波用回路の前段に設けられて、第1および第2のトランジスタのベース端子に対して直流バイアス電圧を印加するとともに、第1および第2の入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が第1の入力端子に接続され、他端が第1のインダクタを介して第1の電源端子に接続されている第1の抵抗と、一端が第2の入力端子に接続され、他端が第2のインダクタを介して第1の電源端子に接続されている第2の抵抗とを備えている。また、本発明にかかる他の高速入力インターフェース回路は、第1の入力端子を介してベース端子へ入力された正相高速信号を増幅して出力する第1のトランジスタと、第2の入力端子を介してベース端子へ入力された逆相高速信号を増幅して出力する第2のトランジスタとを有する高周波用回路の前段に設けられて、第1および第2のトランジスタのベース端子に対して直流バイアス電圧を印加するとともに、第1および第2の入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が第1の入力端子に接続され、他端が第1の電源端子に接続されている第1の抵抗と、一端が第2の入力端子に接続され、他端が第1の電源端子に接続されている第2の抵抗と、一端が第1の入力端子に接続され、他端が第3のインダクタを介して第2の電源端子に接続されている第3の抵抗と、一端が第2の入力端子に接続され、他端が第4のインダクタを介して第2の電源端子に接続されている第4の抵抗とを備えている。また、本発明にかかる他の高速入力インターフェース回路は、第1の入力端子を介してベース端子へ入力された正相高速信号を増幅して出力する第1のトランジスタと、第2の入力端子を介してベース端子へ入力された逆相高速信号を増幅して出力する第2のトランジスタとを有する高周波用回路の前段に設けられて、第1および第2のトランジスタのベース端子に対して直流バイアス電圧を印加するとともに、第1および第2の入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が第1の入力端子に接続され、他端が第1のインダクタを介して第1の電源端子に接続されている第1の抵抗と、一端が第2の入力端子に接続され、他端が第2のインダクタを介して第1の電源端子に接続されている第2の抵抗と、一端が第1の入力端子に接続され、他端が第2の電源端子に接続されている第3の抵抗と、一端が第2の入力端子に接続され、他端が第2の電源端子に接続されている第4の抵抗とを備えている。また、本発明にかかる他の高速入力インターフェース回路は、入力端子を介してベース端子へ入力された高速信号を増幅して出力するトランジスタを有する高周波用回路の前段に設けられて、前記トランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が前記入力端子に接続され、他端が第1のインダクタを介して第1の電源端子に接続されている第1の抵抗と、一端が前記入力端子に接続され、他端が第2のインダクタを介して第2の電源端子に接続されている第2の抵抗とを備えている。また、本発明にかかる他の高速入力インターフェース回路は、入力端子を介してベース端子へ入力された高速信号を増幅して出力するトランジスタを有する高周波用回路の前段に設けられて、前記トランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が前記入力端子に接続され、他端がインダクタを介して第1の電源端子に接続されている抵抗を備えている。また、本発明にかかる他の高速入力インターフェース回路は、入力端子を介してベース端子へ入力された高速信号を増幅して出力するトランジスタを有する高周波用回路の前段に設けられて、前記トランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が前記入力端子に接続され、他端が第1の電源端子に接続されている第1の抵抗と、一端が前記入力端子に接続され、他端がインダクタを介して第2の電源端子に接続されている第2の抵抗とを備えている。また、本発明にかかる他の高速入力インターフェース回路は、入力端子を介してベース端子へ入力された高速信号を増幅して出力するトランジスタを有する高周波用回路の前段に設けられて、前記トランジスタのベース端子に対して直流バイアス電圧を印加するとともに、前記入力端子における入力インピーダンスを整合するための高速入力インターフェース回路であって、一端が前記入力端子に接続され、他端がインダクタを介して第1の電源端子に接続されている第1の抵抗と、一端が前記入力端子に接続され、他端が第2の電源端子に接続されている第2の抵抗とを備えている。本発明によれば、適切なインダクタンス値を設定することで、高周波における入力インピーダンスの低減を補償することができる。したがって、高周波における入力インピーダンス整合が改善された、広帯域な高速入力インターフェース回路を提供することが可能となる。次に、本発明の実施の形態について図面を参照して説明する。[第1の実施の形態]まず、図1を参照して、本発明の第1の実施の形態にかかる高速入力インターフェース回路11について説明する。図1は、第1の実施の形態にかかる高速入力インターフェース回路の構成を示す回路図である。この高速入力インターフェース回路11は、いわゆる入力レベルシフターであり、エミッタフォロア回路12の前段に設けられて、エミッタフォロア回路12の入力端子IT,ICで必要とされる直流バイアス電圧を与えると同時に、外部の50Ω伝送線路から伝送されてくる高速信号を、反射を小さく抑えて受信する機能を有している。図1において、高速入力インターフェース回路11は、抵抗R1第1の抵抗,抵抗R2第2の抵抗,抵抗R3第3の抵抗,抵抗R4第4の抵抗、およびインダクタL1第1のインダクタ,インダクタL2第2のインダクタ,インダクタL3第3のインダクタ,インダクタL4第4のインダクタから成り、エミッタフォロア回路12は、トランジスタQ1第1のトランジスタ,トランジスタQ2第2のトランジスタ,トランジスタQ3第3のトランジスタ,トランジスタ4Q第4のトランジスタ、および抵抗R11第5の抵抗,抵抗R22第6の抵抗から成る。高速入力インターフェース回路11において、抵抗R1は、その一端が入力端子DT第1の入力端子に接続され、他端がインダクタL1を介して第1の電源端子VCCに接続されている。また、抵抗R2は、その一端が入力端子DC第2の入力端子に接続され、他端がインダクタL2を介して電源端子VCCに接続されている。また、抵抗R3は、その一端が入力端子DTに接続され、他端がインダクタL3を介して第2の電源端子VEEに接続されている。また、抵抗R4は、その一端が入力端子DCに接続され、他端がインダクタL4を介して電源端子VEEに接続されている。エミッタフォロア回路12において、トランジスタQ1NPNトランジスタは、ベース端子が入力端子IT第3の入力端子を介して入力端子DTに接続され、コレクタ端子が電源端子VCCに接続され、エミッタ端子が第1の出力端子QTに接続されている。また、トランジスタQ2NPNトランジスタは、ベース端子が入力端子IC第4の入力端子を介して入力端子DCに接続され、コレクタ端子が電源端子VCCに接続され、エミッタ端子が第2の出力端子QCに接続されている。また、トランジスタQ3NPNトランジスタは、ベース端子が電源端子VCSに接続され、コレクタ端子がトランジスタQ1のコレクタ端子に接続され、エミッタ端子が抵抗R11第5の抵抗を介して電源端子VEEに接続されている。また、トランジスタQ4NPNトランジスタは、ベース端子が電源端子VCSに接続され、コレクタ端子がトランジスタQ2のコレクタ端子に接続され、エミッタ端子が抵抗R22第6の抵抗を介して電源端子VEEに接続されている。図1において、入力端子DT/DCは、高速入力インターフェース回路11における高速信号の入力端子である。50Ω伝送線路を介して伝送されてきた差動高速信号を構成する正相高速信号および逆相高速信号のうち、入力端子DTに正相高速信号が入力され、入力端子DCに逆相高速信号が入力される。端子QT/QCは、エミッタフォロア回路12における出力端子である。出力端子QTからは、トランジスタQ1で増幅された正相高速信号が低インピーダンスで出力され、端子QCからは、トランジスタQ2で増幅された逆相高速信号が低インピーダンスで出力される。また、バイアス電源端子VCSは電流源トランジスタQ3,Q4のベース電圧例えば約1Vを印加するバイアス電源端子であり、電源端子VCCは高電位側の電源端子例えば3.3Vであり、電源端子VEEは低電位側の電源端子例えば0Vである。端子IT/ICは、エミッタフォロア回路12における入力端子である。入力端子ITは、高速入力インターフェース回路11を介して入力端子DTに接続されており、入力端子ICは、高速入力インターフェース回路11を介して入力端子DCに接続されている。高速入力インターフェース回路11は、前述したように、1エミッタフォロア回路の入力端子IT,ICで必要とされる直流バイアス電圧を与える機能と、2外部の50Ω伝送線路から伝送されてくる高速信号を反射を小さく抑えて受信する機能とを有している。まず、1の機能について説明する。高速入力インターフェース回路11において、インダクタL1L2は直流ではショートと見なせるため、抵抗R1/R3R2/R4の抵抗値比に応じた直流バイアス電圧が、エミッタフォロア回路12の入力端子IT,ICに供給されている。これにより、1の機能が実現される。本実施の形態では、VCC=3.3V、R1=55Ω、R3=550Ωとしており、次段エミッタフォロア回路の入力端子IT,ICには、次の式6に示すように、2.999Vが供給される。次に、2の機能について説明する。本実施の形態では、2の機能において、さらに高周波帯域においても反射を小さく抑えることを目的としている。以下その動作原理を説明する。ここでは、トランジスタQ1側を例として説明するが、トランジスタQ2側も同様である。本実施の形態にかかる高速入力インターフェース回路11において、入力端子DTから見たときの等価回路は図2のようになる。図2は、第1の実施の形態にかかる高速入力インターフェース回路における入力側から見た等価回路を示す回路図である。この等価回路では、抵抗R1とインダクタL1の直列接続回路と、抵抗R3とインダクタL3の直列接続回路と、容量C0とが、入力端子DTと端子GNDとの間に、それぞれ並列接続されている。ここで、C0はトランジスタQ1の容量で概ね20fF程度、L1,L3はインダクタンス、R1,R3は並列抵抗で50Ωになるように設定されている。次に、後の計算を簡略化するため、図2の等価回路と図3の等価回路が等価であることを証明する。図3は、図2の等価回路を示す回路図である。図3の等価回路では、抵抗R0とインダクタL0の直列接続回路と、容量C0とが、入力端子DTと端子GNDとの間に、それぞれ並列接続されている。ここで、C0はトランジスタQ1の容量で概ね20fF程度、L0はインダクタンス、R0は50Ωになるように設定されている。図2の等価回路と図3の等価回路が等価であることを証明するには、図4の等価回路と図5の等価回路について、入力端子DTから見たインピーダンスが等価だということが言えればよい。図4は、図2の部分等価回路であり、図5は、図3の部分等価回路である。図5において、入力端子DTから見たインピーダンスZ0は、次の式7で与えられる。また、図4において、入力端子DTから見たインピーダンスZ1は、次の式8で与えられる。ここで、R1,R3,L1,L3は正の値なので、次の式9および式10が成立する。これにより、インピーダンスZ1はインピーダンスZ0と等価であることが証明される。したがって、図2の等価回路と図3の等価回路が等価であることが証明される。よって、本実施の形態にかかる高速入力インターフェース回路11において、入力端子DTから見たときのインピーダンスZは、図3の等価回路より、次の式11で与えられる。ここで、式11と前述した式5について、分母を比較してみると、次の式12に示すように、式5より式11の方が小さい。また、式11と前述した式5について、分子を比較してみると、次の式13に示すように、式5より式11の方が大きい。よって、式11で表わされる本実施の形態にかかる高速入力インターフェース回路11について、図3の等価回路の入力端子DTから見たインピーダンスZは、式5で表わされる従来例の高速入力インターフェース回路の入力端子DTから見たインピーダンスZ0よりも大きいことが証明できる。また、従来例の入力インピーダンスZ0は、高周波になればなるほど、50Ωから減少する。これらのことから、インダクタンス値を適切な値に設定することで、従来例の入力インピーダンスZ0に比較して、本実施の形態にかかる入力インピーダンスZを、高周波数領域において、50Ωに近づけることができる。図6は、入力インピーダンスの周波数依存特性を示すグラフである。ここでは、従来例の入力インピーダンスZ0式5参照の周波数依存特性31と、本実施の形態にかかる入力インピーダンスZ式11参照の周波数依存特性32とが示されている。ここでの入力数値はそれぞれ、R0=50Ω,C0=20fF,L0=0.02nHである。本実施の形態にかかる入力インピーダンスZは、高周波においても、従来例の入力インピーダンスZ0よりも50Ωに近い値になっていることが分かる。このように、本実施の形態にかかる高速入力インターフェース回路11によれば、適切なインダクタンス値を設定することで、高周波における入力インピーダンスの低減を補償することができる。したがって、高周波における入力インピーダンス整合が改善された、広帯域な高速入力インターフェース回路を提供することが可能となる。本実施の形態にかかる高速入力インターフェース回路11における各素子の値の具体例としては、R1=55Ω、R3=550Ω、L1=L3=0.01nH~0.06nHに設定する例がある。また、C0は概ね20fF程度である。このようにL1、L3の値を設定することで、高周波数領域において、入力端子DTから回路入力側を見たインピーダンスは50Ωに近づき、結果として外部の50Ω伝送線路とインピーダンス整合状態に近づくことから、信号反射が低減された状態で信号受信することが可能となる。図7は、第1の実施の形態にかかる入力リターンロスの周波数特性を示すグラフである。ここでは、インダクタンスLL1,L3の値を0.01nH~0.06nHの範囲で変化させた場合における周波数特性が示されている。これら周波数特性のうち、L=0nHの特性が、従来例の回路構成にかかる周波数特性に相当する。このように、従来例の特性と比較して、L=0.01nH~0.06nHの範囲において、0GHz以下から100GHzの幅広い周波数領域で入力リターンロスが改善されており、本回路構成により十分反射が抑えられた状態で高速信号を受信可能であることがわかる。[第2の実施の形態]次に、図8を参照して、本発明の第2の実施の形態にかかる高速入力インターフェース回路11について説明する。図8は、第2の実施の形態にかかる高速入力インターフェース回路の構成を示す回路図である。本実施の形態は、第1の実施の形態にかかる高速入力インターフェース回路11において、抵抗R3とインダクタL3、抵抗R4とインダクタL4を、それぞれ削除したものである。高速入力インターフェース回路11は、前述したように、1エミッタフォロア回路の入力端子IT,ICで必要とされる直流バイアス電圧を与える機能と、2外部の50Ω伝送線路から伝送されてくる高速信号を反射を小さく抑えて受信する機能とを有している。このうち1の機能については、前述したように、VCCの電位が直流バイアス電圧としてエミッタフォロア回路12の入力端子IT,ICに供給されている。これにより、1の機能が実現される。次に、2の機能について説明する。本実施の形態では、2の機能において、さらに高周波帯域においても反射を小さく抑えることを目的としている。以下その動作原理を説明する。ここでは、トランジスタQ1側を例として説明するが、トランジスタQ2側も同様である。本実施の形態にかかる高速入力インターフェース回路11において、入力端子DTから見たときの等価回路は図9のようになる。図9は、第2の実施の形態にかかる高速入力インターフェース回路における入力側から見た等価回路を示す回路図である。この等価回路では、抵抗R1とインダクタL1の直列接続回路と、容量C0とが、入力端子DTと端子GNDとの間に並列接続されている。ここで、C0はトランジスタQ1の容量、R1は50Ωになるように設定されている。図9において、入力端子DTから見たインピーダンスZは、次の式14で与えられ、第1の実施の形態にかかる式11と等価である。よって、第1の実施の形態と同様に、式12で表わされる本実施の形態にかかる高速入力インターフェース回路11において、入力端子DTから見たインピーダンスZは、前述した式5で表わされる従来例の高速入力インターフェース回路21の入力端子DTから見たインピーダンスZ0よりも大きいことがわかる。また、従来例の入力インピーダンスZ0は、高周波になればなるほど50Ωよりも低減していくのに対して、本実施の形態にかかる入力インピーダンスZは、高周波において50Ωに近い値となることがわかる。このように、本実施の形態にかかる高速入力インターフェース回路11によれば、適切なインダクタンス値を設定することで、高周波における入力インピーダンスの低減を補償することができる。したがって、高周波における入力インピーダンス整合が改善された、広帯域な高速入力インターフェース回路を提供することが可能となる。本実施の形態にかかる高速入力インターフェース回路11における各素子の値の具体例としては、R1=50Ω、L1=L2=0.01nH~0.05nHに設定する例がある。また、C0は概ね20fF程度である。このようにL1、L3の値を設定することで、高周波数領域において、入力端子DTから回路入力側を見たインピーダンスは50Ωに近づき、結果として外部の50Ω伝送線路とインピーダンス整合状態に近づくことから、信号反射が低減された状態で信号受信することが可能となる。図10は、第2の実施の形態にかかる入力リターンロスの周波数特性を示すグラフである。ここでは、インダクタンスLL1,L3の値を0.01nH~0.05nHの範囲で変化させた場合における周波数特性が示されている。これら周波数特性のうち、L=0nHの特性が、従来例の回路構成にかかる周波数特性に相当する。このように、従来例の特性と比較して、L=0.01nH~0.05nHの範囲において、0GHz以下から100GHzの幅広い周波数領域で入力リターンロスが改善されており、本回路構成により十分反射が抑えられた状態で高速信号を受信可能であることがわかる。[第3の実施の形態]次に、図11を参照して、本発明の第3の実施の形態にかかる高速入力インターフェース回路11について説明する。図11は、第3の実施の形態にかかる高速入力インターフェース回路の構成を示す回路図である。本実施の形態は、第1の実施の形態にかかる高速入力インターフェース回路11において、インダクタL1とインダクタL2を、それぞれ削除したものである。高速入力インターフェース回路11は、前述したように、1エミッタフォロア回路の入力端子IT,ICで必要とされる直流バイアス電圧を与える機能と、2外部の50Ω伝送線路から伝送されてくる高速信号を反射を小さく抑えて受信する機能とを有している。このうち1の機能については、前述したように、抵抗R1/R3R2/R4の抵抗値比に応じた直流バイアス電圧が、エミッタフォロア回路12の入力端子IT,ICに供給される。これにより、1の機能が実現される。次に、2の機能について説明する。本実施の形態では、2の機能において、さらに高周波帯域においても反射を小さく抑えることを目的としている。以下その動作原理を説明する。ここでは、トランジスタQ1側を例として説明するが、トランジスタQ2側も同様である。本実施の形態にかかる高速入力インターフェース回路11において、入力端子DTから見たときの等価回路は図12のようになる。図12は、第3の実施の形態にかかる高速入力インターフェース回路における入力側から見た等価回路を示す回路図である。この等価回路では、抵抗R3とインダクタL3の直列接続回路と、抵抗R1と、容量C0とが、入力端子DTと端子GNDとの間にそれぞれ並列接続されている。すなわち、図9の等価回路は、第1の実施の形態で示した図3の等価回路において、R0をR1に、L0をL1にしたものと等価である。ここで、C0はトランジスタQ1の容量で概ね20fF程度、L3はインダクタンス、R1,R3は並列抵抗で50Ωになるように設定されている。次に、後の計算を簡略化するため、図12の回路と前述した図3の回路が等価であることを証明する。図3の等価回路では、抵抗R0とインダクタL0の直列接続回路と、容量C0とが、入力端子DTと端子GNDとの間に、それぞれ並列接続されている。ここで、C0はトランジスタQ1の容量で概ね20fF程度、L0はインダクタンス、R0は50Ωになるように設定されている。図12の等価回路と図3の等価回路が等価であることを証明するには、図13の等価回路と前述した図5の等価回路について、入力端子DTから見たインピーダンスが等価だということが言えればよい。図13は、図12の部分等価回路である。図5において、入力端子DTから見たインピーダンスZ0は、前述した式7で与えられる。また、図13において、入力端子DTから見たインピーダンスZ1は、次の式15で与えられる。ここで、R1,R3,L3は正の値なので、次の式16および式17が成立する。これにより、インピーダンスZ1はインピーダンスZ0と等価であることが証明される。したがって、図12の等価回路と図3の等価回路が等価であることが証明される。よって、本実施の形態にかかる高速入力インターフェース回路11において、入力端子DTから見たときのインピーダンスZは、図3の等価回路より、前述した式11で与えられる。このように、本実施の形態にかかる高速入力インターフェース回路11によれば、適切なインダクタンス値を設定することで、高周波における入力インピーダンスの低減を補償することができる。したがって、高周波における入力インピーダンス整合が改善された、広帯域な高速入力インターフェース回路を提供することが可能となる。本実施の形態にかかる高速入力インターフェース回路11における各素子の値の具体例としては、R1=55Ω、R3=550Ω、L3=0.1nH~1.2nHに設定する例がある。また、C0は概ね20fF程度である。このようにL3の値を設定することで、高周波数領域において、入力端子DTから回路入力側を見たインピーダンスは50Ωに近づき、結果として外部の50Ω伝送線路とインピーダンス整合状態に近づくことから、信号反射が低減された状態で信号受信することが可能となる。図14は、第3の実施の形態にかかる入力リターンロスの周波数特性を示すグラフである。ここでは、インダクタンスL3の値を0.1nH~1.2nHの範囲で変化させた場合における周波数特性が示されている。これら周波数特性のうち、L=0nHの特性が、従来例の回路構成にかかる周波数特性に相当する。このように、従来例の特性と比較して、L=0.1nH~1.2nHの範囲において、0GHz以下から100GHzの幅広い周波数領域で入力リターンロスが改善されており、本回路構成により十分反射が抑えられた状態で高速信号を受信可能であることがわかる。[第4の実施の形態]次に、図15を参照して、本発明の第4の実施の形態にかかる高速入力インターフェース回路11について説明する。図15は、第4の実施の形態にかかる高速入力インターフェース回路の構成を示す回路図である。本実施の形態は、第1の実施の形態にかかる高速入力インターフェース回路11において、インダクタL3およびインダクタL4を、それぞれ削除したものである。高速入力インターフェース回路11は、前述したように、1エミッタフォロア回路の入力端子IT,ICで必要とされる直流バイアス電圧を与える機能と、2外部の50Ω伝送線路から伝送されてくる高速信号を反射を小さく抑えて受信する機能とを有している。このうち1の機能については、前述したように、抵抗R1/R3R2/R4の抵抗値比に応じた直流バイアス電圧が、エミッタフォロア回路の入力端子IT,ICに供給されている。これにより、1の機能が実現される。次に、2の機能について説明する。本実施の形態では、2の機能において、さらに高周波帯域においても反射を小さく抑えることを目的としている。以下その動作原理を説明する。ここでは、トランジスタQ1側を例として説明するが、トランジスタQ2側も同様である。本実施の形態にかかる高速入力インターフェース回路11において、入力端子DTから見たときの等価回路は図16のようになる。図16は、第4の実施の形態にかかる高速入力インターフェース回路における入力側から見た等価回路を示す回路図である。この等価回路では、抵抗R1とインダクタL1の直列接続回路と、抵抗R1と、容量C0とが、入力端子DTと端子GNDとの間にそれぞれ並列接続されている。ここで、C0はトランジスタQ1の容量で概ね20fF程度、L1はインダクタンス、R1,R3は並列抵抗で50Ωになるように設定されている。本実施の形態にかかる高速入力インターフェース回路11は、前述した第3の実施の形態にかかる高速入力インターフェース回路11において、R1をR3に、R3をR1、L3をL1に置き換えた回路である。よって、本実施の形態にかかる高速入力インターフェース回路11においても、第3の実施の形態にかかる高速入力インターフェース回路11と同様に、入力端子DTから見たときのインピーダンスZは、前述した図3の等価回路より、前述した式11で与えられる。したがって、本実施の形態にかかる高速入力インターフェース回路11においても、適切なインダクタンス値を設定することで、高周波における入力インピーダンスの低減を補償することができる。したがって、高周波における入力インピーダンス整合が改善された、広帯域な高速入力インターフェース回路を提供することが可能となる。本実施の形態にかかる高速入力インターフェース回路11における各素子の値の具体例としては、R1=55Ω、R3=550Ω、L1=0.01nH~0.06nHに設定する例がある。また、C0は概ね20fF程度である。このようにL1の値を設定することで、高周波数領域において、入力端子DTから回路入力側を見たインピーダンスは50Ωに近づき、結果として外部の50Ω伝送線路とインピーダンス整合状態に近づくことから、信号反射が低減された状態で信号受信することが可能となる。図17は、第4の実施の形態にかかる入力リターンロスの周波数特性を示すグラフである。ここでは、インダクタンスL1の値を0.01nH~0.06nHの範囲で変化させた場合における周波数特性が示されている。これら周波数特性のうち、L=0nHの特性が、従来例の回路構成にかかる周波数特性に相当する。このように、従来例の特性と比較して、L=0.01nH~0.06nHの範囲において、0GHz以下から100GHzの幅広い周波数領域で入力リターンロスが改善されており、本回路構成により十分反射が抑えられた状態で高速信号を受信可能であることがわかる。[実施の形態の拡張]以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。また、以上の各実施の形態では、高速入力インターフェース回路11に続く回路としてエミッタフォロア回路12を例に説明したが、エミッタフォロア回路に限定されるものではない。例えば、リミッタアンプLIM回路、利得制御増幅AGC回路、ドライバDRV回路などの各種の高周波用回路に対して、前述と同様にして、本回路構成を適用することが可能である。また、以上の各実施の形態で説明した高速入力インターフェース回路11を、上記高周波用回路の一部として構成してもよい。また、各実施の形態では、伝送線路から入力端子DT,DCに入力される高速信号が差動信号である場合を例として説明したが、これに限定されるものではなく、単相信号であってもよい。この場合、エミッタフォロア回路12のトランジスタはQ1またはQ2のいずれか一方だけとなるため、高速入力インターフェース回路11も、トランジスタQ1またはQ2のベース端子に接続されている抵抗およびインダクタだけの構成とすればよい。また、各実施の形態では、エミッタフォロア回路12のトランジスタQ1,Q2が、NPNトランジスタからなり、VCC第1の電源端子が高電位側の電源端子で、VEE第2の電源端子が低電位側の電源端子である場合を例として説明した。トランジスタQ1,Q2として、PNPトランジスタを用いる場合には、VCC第1の電源端子を低電位側の電源端子とし、VEE第2の電源端子を高電位側の電源端子と見なせばよい。"