信号線と、負論理のパルス信号を入力信号として受け、入力信号に応じて前記信号線を駆動する駆動回路とを備え、前記駆動回路は、ソースが前記信号線に接続され、ドレインが低電源線に接続され、ゲートが入力信号を受ける第1p型トランジスタと、ソースが高電源線に接続され、ドレインが前記信号線に接続され、ゲートが入力信号の反転信号を受ける第2p型トランジスタとを備えることを特徴とする半導体集積回路。請求項1記載の半導体集積回路において、前記信号線の電位が閾値より大きいときに出力信号を前記低電源線の電位に設定し、前記信号線の電位が閾値より小さいときに出力信号を前記高電源線の電位に設定する受信回路を備え、前記駆動回路は、ドレインが前記信号線に接続され、ゲートが入力信号の反転信号を受けるn型トランジスタと、前記n型トランジスタのソースと前記低電源線との間に設けられ、前記信号線の電位が前記受信回路の閾値を上回るのに伴ってオンし、前記信号線の電位が前記受信回路の閾値を下回るのに伴ってオフするスイッチ回路とを備えることを特徴とする半導体集積回路。請求項2記載の半導体集積回路において、前記駆動回路は、前記信号線の電位と前記受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、前記受信回路と同一の回路構成を有する検出回路を備え、前記スイッチ回路は、前記検出回路の出力信号の立ち下がり変化に応答してオンし、前記検出回路の出力信号の立ち上がり変化に応答してオフすることを特徴とする半導体集積回路。正相側信号線と、逆相側信号線と、負論理の正相パルス信号を入力信号として受け、入力信号に応じて前記正相側信号線を駆動する正相側駆動回路と、負論理の逆相パルス信号を入力信号として受け、入力信号に応じて前記逆相側信号線を駆動する逆相側駆動回路と、前記正相側信号線の電位が閾値より大きいときに出力信号を低電源線の電位に設定し、前記正相側信号線の電位が閾値より小さいときに出力信号を高電源線の電位に設定する正相側受信回路と、前記逆相側信号線の電位が閾値より大きいときに出力信号を前記低電源線の電位に設定し、前記逆相側信号線の電位が閾値より小さいときに出力信号を前記高電源線の電位に設定する逆相側受信回路と、前記正相側受信回路の出力信号の立ち上がり変化に応答して第1動作状態から第2動作状態に遷移し、前記逆相側受信回路の出力信号の立ち上がり変化に応答して第2動作状態から第1動作状態に遷移する状態遷移回路とを備え、前記正相側駆動回路は、ソースが前記正相側信号線に接続され、ドレインが前記低電源線に接続され、ゲートが入力信号を受ける正相側第1p型トランジスタと、ソースが前記高電源線に接続され、ドレインが前記正相側信号線に接続され、ゲートが入力信号の反転信号を受ける正相側第2p型トランジスタとを備え、前記逆相側駆動回路は、ソースが前記逆相側信号線に接続され、ドレインが前記低電源線に接続され、ゲートが入力信号を受ける逆相側第1p型トランジスタと、ソースが前記高電源線に接続され、ドレインが前記逆相側信号線に接続され、ゲートが入力信号の反転信号を受ける逆相側第2p型トランジスタとを備えることを特徴とする半導体集積回路。請求項4記載の半導体集積回路において、前記正相側駆動回路は、ドレインが前記正相側信号線に接続され、ゲートが入力信号の反転信号を受ける正相側n型トランジスタと、前記正相側n型トランジスタのソースと前記低電源線との間に設けられ、前記正相側信号線の電位が前記正相側受信回路の閾値を上回るのに伴ってオンし、前記正相側信号線の電位が前記正相側受信回路の閾値を下回るのに伴ってオフする正相側スイッチ回路とを備え、前記逆相側駆動回路は、ドレインが前記逆相側信号線に接続され、ゲートが入力信号の反転信号を受ける逆相側n型トランジスタと、前記逆相側n型トランジスタのソースと前記低電源線との間に設けられ、前記逆相側信号線の電位が前記逆相側受信回路の閾値を上回るのに伴ってオンし、前記逆相側信号線の電位が前記逆相側受信回路の閾値を下回るのに伴ってオフする逆相側スイッチ回路とを備えることを特徴とする半導体集積回路。請求項5記載の半導体集積回路において、前記正相側駆動回路は、前記正相側信号線の電位と前記正相側受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、前記正相側受信回路と同一の回路構成を有する正相側検出回路を備え、前記正相側スイッチ回路は、前記正相側検出回路の出力信号の立ち下がり変化に応答してオンし、前記正相側検出回路の出力信号の立ち上がり変化に応答してオフし、前記逆相側駆動回路は、前記逆相側信号線の電位と前記逆相側受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、前記逆相側受信回路と同一の回路構成を有する逆相側検出回路を備え、前記逆相側スイッチ回路は、前記逆相側検出回路の出力信号の立ち下がり変化に応答してオンし、前記逆相側検出回路の出力信号の立ち上がり変化に応答してオフすることを特徴とする半導体集積回路。請求項4記載の半導体集積回路において、前記正相側受信回路は、前記状態遷移回路の第1動作状態から第2動作状態への遷移に応答して前記高電源線からの電位供給を遮断する正相側遮断回路を備え、前記逆相側受信回路は、前記状態遷移回路の第2動作状態から第1動作状態への遷移に応答して前記高電源線からの電位供給を遮断する逆相側遮断回路を備えることを特徴とする半導体集積回路。信号線と、正論理のパルス信号を入力信号として受け、入力信号に応じて前記信号線を駆動する駆動回路とを備え、前記駆動回路は、ソースが前記信号線に接続され、ドレインが高電源線に接続され、ゲートが入力信号を受ける第1n型トランジスタと、ソースが低電源線に接続され、ドレインが前記信号線に接続され、ゲートが入力信号の反転信号を受ける第2n型トランジスタとを備えることを特徴とする半導体集積回路。請求項8記載の半導体集積回路において、前記信号線の電位が閾値より大きいときに出力信号を前記低電源線の電位に設定し、前記信号線の電位が閾値より小さいときに出力信号を前記高電源線の電位に設定する受信回路を備え、前記駆動回路は、ドレインが前記信号線に接続され、ゲートが入力信号の反転信号を受けるp型トランジスタと、前記p型トランジスタのソースと前記高電源線との間に設けられ、前記信号線の電位が前記受信回路の閾値を下回るのに伴ってオンし、前記信号線の電位が前記受信回路の閾値を上回るのに伴ってオフするスイッチ回路とを備えることを特徴とする半導体集積回路。請求項9記載の半導体集積回路において、前記駆動回路は、前記信号線の電位と前記受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、前記受信回路と同一の回路構成を有する検出回路を備え、前記スイッチ回路は、前記検出回路の出力信号の立ち上がり変化に応答してオンし、前記検出回路の出力信号の立ち下がり変化に応答してオフすることを特徴とする半導体集積回路。正相側信号線と、逆相側信号線と、正論理の正相パルス信号を入力信号として受け、入力信号に応じて前記正相側信号線を駆動する正相側駆動回路と、正論理の逆相パルス信号を入力信号として受け、入力信号に応じて前記逆相側信号線を駆動する逆相側駆動回路と、前記正相側信号線の電位が閾値より大きいときに出力信号を低電源線の電位に設定し、前記正相側信号線の電位が閾値より小さいときに出力信号を高電源線の電位に設定する正相側受信回路と、前記逆相側信号線の電位が閾値より大きいときに出力信号を前記低電源線の電位に設定し、前記逆相側信号線の電位が閾値より小さいときに出力信号を前記高電源線の電位に設定する逆相側受信回路と、前記正相側受信回路の出力信号の立ち下がり変化に応答して第1動作状態から第2動作状態に遷移し、前記逆相側受信回路の出力信号の立ち下がり変化に応答して第2動作状態から第1動作状態に遷移する状態遷移回路とを備え、前記正相側駆動回路は、ソースが前記正相側信号線に接続され、ドレインが前記高電源線に接続され、ゲートが入力信号を受ける正相側第1n型トランジスタと、ソースが前記低電源線に接続され、ドレインが前記正相側信号線に接続され、ゲートが入力信号の反転信号を受ける正相側第2n型トランジスタとを備え、前記逆相側駆動回路は、ソースが前記逆相側信号線に接続され、ドレインが前記高電源線に接続され、ゲートが入力信号を受ける逆相側第1n型トランジスタと、ソースが前記低電源線に接続され、ドレインが前記逆相側信号線に接続され、ゲートが入力信号の反転信号を受ける逆相側第2n型トランジスタとを備えることを特徴とする半導体集積回路。請求項11記載の半導体集積回路において、前記正相側駆動回路は、ドレインが前記正相側信号線に接続され、ゲートが入力信号の反転信号を受ける正相側p型トランジスタと、前記正相側p型トランジスタのソースと前記高電源線との間に設けられ、前記正相側信号線の電位が前記正相側受信回路の閾値を下回るのに伴ってオンし、前記正相側信号線の電位が前記正相側受信回路の閾値を上回るのに伴ってオフする正相側スイッチ回路とを備え、前記逆相側駆動回路は、ドレインが前記逆相側信号線に接続され、ゲートが入力信号の反転信号を受ける逆相側p型トランジスタと、前記逆相側p型トランジスタのソースと前記高電源線との間に設けられ、前記逆相側信号線の電位が前記逆相側受信回路の閾値を下回るのに伴ってオンし、前記逆相側信号線の電位が前記逆相側受信回路の閾値を上回るのに伴ってオフする逆相側スイッチ回路とを備えることを特徴とする半導体集積回路。請求項12記載の半導体集積回路において、前記正相側駆動回路は、前記正相側信号線の電位と前記正相側受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、前記正相側受信回路と同一の回路構成を有する正相側検出回路を備え、前記正相側スイッチ回路は、前記正相側検出回路の出力信号の立ち上がり変化に応答してオンし、前記正相側検出回路の出力信号の立ち下がり変化に応答してオフし、前記逆相側駆動回路は、前記逆相側信号線の電位と前記逆相側受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、前記逆相側受信回路と同一の回路構成を有する逆相側検出回路を備え、前記逆相側スイッチ回路は、前記逆相側検出回路の出力信号の立ち上がり変化に応答してオンし、前記逆相側検出回路の出力信号の立ち下がり変化に応答してオフすることを特徴とする半導体集積回路。請求項11記載の半導体集積回路において、前記正相側受信回路は、前記状態遷移回路の第1動作状態から第2動作状態への遷移に応答して前記低電源線からの電位供給を遮断する正相側遮断回路を備え、前記逆相側受信回路は、前記状態遷移回路が第2動作状態から第1動作状態への遷移に応答して前記低電源線からの電位供給を遮断する逆相側遮断回路を備えることを特徴とする半導体集積回路。近時、半導体集積回路の消費電力の中で、ブロック間信号線などの配線長が長い信号線すなわち、負荷が大きい信号線に起因する消費電力の割合が大きくなってきている。このため、半導体集積回路の低消費電力化を実現するためには、負荷が大きい信号線に起因する消費電力を低減することが不可欠になってきている。本発明の目的は、負荷が大きい信号線に起因する消費電力を低減し、半導体集積回路の低消費電力化を実現することにある。本発明の一態様では、半導体集積回路は、信号線と、負論理のパルス信号を入力信号として受け、入力信号に応じて信号線を駆動する駆動回路とを備える。駆動回路は、ソースが信号線に接続され、ドレインが低電源線に接続され、ゲートが入力信号を受ける第1p型トランジスタと、ソースが高電源線に接続され、ドレインが信号線に接続され、ゲートが入力信号の反転信号を受ける第2p型トランジスタとを備える。本発明に関連する第1技術では、半導体集積回路は、信号線および駆動回路を備えて構成される。駆動回路は、入力信号に応じて信号線を駆動する。駆動回路は、第1p型トランジスタおよび第1n型トランジスタを備えて構成される。第1p型トランジスタのソースは、信号線に接続される。第1p型トランジスタのドレインは、低電源線に接続される。第1p型トランジスタのゲートは、入力信号を受ける。第1n型トランジスタのソースは、信号線に接続される。第1n型トランジスタのドレインは、高電源線に接続される。第1n型トランジスタのゲートは、入力信号を受ける。信号線を駆動する駆動回路を第1p型トランジスタおよび第2n型トランジスタを備えて構成することで、信号線により伝送される信号の振幅を、低電源線の電位より第1p型トランジスタの閾値電圧の絶対値分だけ高い電位から高電源線の電位より第1n型トランジスタの閾値電圧分だけ低い電位までの振幅に、小さくすることができる。このため、信号線に起因する消費電力を低減できる。従って、駆動回路により駆動される信号線の負荷が大きい場合、半導体集積回路の低消費電力化に大きく寄与できる。本発明に関連する第1技術における好ましい例では、半導体集積回路は、信号線および駆動回路に加えて、受信回路を備えて構成される。受信回路は、信号線の電位が閾値より大きいときに出力信号を低電源線の電位に設定し、信号線の電位が閾値より小さいときに出力信号を高電源線の電位に設定する。受信回路は、遮断回路を備えて構成される。遮断回路は、動作停止要求に応答して低電源線および高電源線からの電位供給を遮断する。受信回路の動作停止が要求されると、受信回路において、遮断回路により低電源線および高電源線からの電位供給が遮断されるため、信号線により伝送される信号が中間電位に設定されることに起因して発生する貫通電流を抑制できる。本発明に関連する第1技術における好ましい例では、半導体集積回路は、信号線および駆動回路に加えて、受信回路を備えて構成される。受信回路は、信号線の電位が閾値より大きいときに出力信号を低電源線の電位に設定し、信号線の電位が閾値より小さいときに出力信号を高電源線の電位に設定する。駆動回路は、第1p型トランジスタおよび第1n型トランジスタに加えて、第2n型トランジスタ、第2p型トランジスタ、第1スイッチ回路および第2スイッチ回路を備えて構成される。第2n型トランジスタのドレインは、信号線に接続される。第2n型トランジスタのゲートは、入力信号の反転信号を受ける。第2p型トランジスタのドレインは、信号線に接続される。第2p型トランジスタのゲートは、入力信号の反転信号を受ける。第1スイッチ回路は、第2n型トランジスタのソースと低電源線との間に設けられる。第1スイッチ回路は、信号線の電位が受信回路の閾値を上回るのに伴ってオンし、信号線の電位が受信回路の閾値を下回るのに伴ってオフする。第2スイッチ回路は、第2p型トランジスタのソースと高電源線との間に設けられる。第2スイッチ回路は、信号線の電位が受信回路の閾値を下回るのに伴ってオンし、信号線の電位が受信回路の閾値を上回るのに伴ってオフする。このような構成の半導体集積回路では、信号線が高電源線の電位より第1n型トランジスタの閾値電圧分だけ低い電位に設定されているとき、第1スイッチ回路がオンし、第2スイッチ回路がオフしている。この状態で、入力信号の立ち下がり変化が発生すると、第1p型トランジスタに加えて、第2n型トランジスタもオンする。従って、信号線により伝送される信号の立ち下がり変化に要する時間が短縮される。そして、信号線の電位が受信回路の閾値を下回るのに伴って、第1スイッチ回路がオフし、第2スイッチ回路がオンする。また、信号線が低電源線の電位より第1p型トランジスタの閾値電圧の絶対値分だけ高い電位に設定されているとき、第1スイッチ回路がオフし、第2スイッチ回路がオンしている。この状態で、入力信号の立ち上がり変化が発生すると、第1n型トランジスタに加えて、第2p型トランジスタもオンする。従って、信号線により伝送される信号の立ち上がり変化に要する時間が短縮される。そして、信号線の電位が受信回路の閾値を上回るのに伴って、第1スイッチ回路がオンし、第2スイッチ回路がオフする。このように、信号線の電位を引き下げる際に第1p型トランジスタに加えて第2n型トランジスタもオンし、信号線の電位を引き上げる際に第1n型トランジスタに加えて第2p型トランジスタもオンするため、信号線による信号伝送を高速化できる。また、第2n型トランジスタによる信号線の駆動が不要になると第1スイッチ回路がオフし、第2p型トランジスタによる信号線の駆動が不要になると第2スイッチ回路がオフするため、低電源線および高電源線から信号線への過剰な電位供給を回避できる。本発明に関連する第1技術における好ましい例では、駆動回路は、第1p型トランジスタ、第1n型トランジスタ、第2n型トランジスタ、第2p型トランジスタ、第1スイッチ回路および第2スイッチ回路に加えて、検出回路を備えて構成される。検出回路は、信号線の電位と受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、受信回路と同一の回路構成を有する。第1スイッチ回路は、検出回路の出力信号の立ち下がり変化に応答してオンし、検出回路の出力信号の立ち上がり変化に応答してオフする。第2スイッチ回路は、検出回路の出力信号の立ち上がり変化に応答してオンし、検出回路の出力信号の立ち下がり変化に応答してオフする。検出回路は受信回路と同一の回路構成を有するため、検出回路の出力信号と受信回路の出力信号とでは、立ち上がり変化および立ち下がり変化がほぼ同一のタイミングで発生する。このため、第1スイッチ回路および第2スイッチ回路のオン/オフを検出回路の出力信号でそれぞれ制御することにより、第2n型トランジスタによる信号線の駆動が不要になった時点で即座に第1スイッチ回路をオフさせることができ、第2p型トランジスタによる信号線の駆動が不要になった時点で即座に第2スイッチ回路をオフさせることができる。この結果、低電源線および高電源線から信号線への過剰な電位供給を確実に回避できる。本発明に関連する第2技術では、半導体集積回路は、信号線および駆動回路を備えて構成される。駆動回路は、負論理のパルス信号を入力信号として受け、入力信号に応じて信号線を駆動する。駆動回路は、第1p型トランジスタおよび第2p型トランジスタを備えて構成される。第1p型トランジスタのソースは、信号線に接続される。第1p型トランジスタのドレインは、低電源線に接続される。第1p型トランジスタのゲートは、入力信号を受ける。第2p型トランジスタのソースは、高電源線に接続される。第2p型トランジスタのドレインは、信号線に接続される。第2p型トランジスタのゲートは、入力信号の反転信号を受ける。信号線を駆動する駆動回路を第1p型トランジスタおよび第2p型トランジスタを備えて構成することで、信号線により伝送される信号の振幅を、低電源線の電位より第1p型トランジスタの閾値電圧の絶対値分だけ高い電位から高電源線の電位までの振幅に、小さくすることができる。このため、信号線に起因する消費電力を低減できる。従って、駆動回路により駆動される信号線の負荷が大きい場合、半導体集積回路の低消費電力化に大きく寄与できる。本発明に関連する第2技術における好ましい例では、半導体集積回路は、信号線および駆動回路に加えて、受信回路を備えて構成される。受信回路は、信号線の電位が閾値より大きいときに出力信号を低電源線の電位に設定し、信号線の電位が閾値より小さいときに出力信号を高電源線の電位に設定する。駆動回路は、第1p型トランジスタおよび第2p型トランジスタに加えて、n型トランジスタおよびスイッチ回路を備えて構成される。n型トランジスタのドレインは、信号線に接続される。n型トランジスタのゲートは、入力信号の反転信号を受ける。スイッチ回路は、n型トランジスタのソースと低電源線との間に設けられる。スイッチ回路は、信号線の電位が受信回路の閾値を上回るのに伴ってオンし、信号線の電位が受信回路の閾値を下回るのに伴ってオフする。このような構成の半導体集積回路では、信号線が高電源線の電位に設定されているとき、スイッチ回路がオンしている。この状態で、入力信号の立ち下がり変化が発生すると、第1p型トランジスタに加えて、n型トランジスタもオンする。従って、信号線により伝送される信号の立ち下がり変化活性化に要する時間が短縮される。そして、信号線の電位が受信回路の閾値を下回るのに伴って、スイッチ回路がオフする。このように、信号線の電位を引き下げる際に第1p型トランジスタに加えてn型トランジスタもオンするため、信号線による信号伝送を高速化できる。また、n型トランジスタによる信号線の駆動が不要になるとスイッチ回路がオフするため、低電源線から信号線への過剰な電位供給を回避できる。本発明に関連する第2技術における好ましい例では、駆動回路は、第1p型トランジスタおよび第2p型トランジスタ、n型トランジスタ、スイッチ回路に加えて、検出回路を備えて構成される。検出回路は、信号線の電位と受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、受信回路と同一の回路構成を有する。スイッチ回路は、検出回路の出力信号の立ち下がり変化に応答してオンし、検出回路の出力信号の立ち上がり変化に応答してオフする。検出回路は受信回路と同一の回路構成を有しているため、検出回路の出力信号と受信回路の出力信号とでは、立ち上がり変化および立ち下がり変化がほぼ同一のタイミングで発生する。このため、スイッチ回路のオン/オフを検出回路の出力信号で制御することにより、n型トランジスタによる信号線の駆動が不要になった時点で即座にスイッチ回路をオフさせることができる。この結果、低電源線から信号線への過剰な電位供給を確実に回避できる。本発明に関連する第3技術では、半導体集積回路は、正相側信号線、逆相側信号線、正相側駆動回路、逆相側駆動回路、正相側受信回路、逆相側受信回路および状態遷移回路を備えて構成される。正相側駆動回路は、負論理の正相パルス信号を入力信号として受け、入力信号に応じて正相側信号線を駆動する。逆相側駆動回路は、負論理の逆相パルス信号を入力信号として受け、入力信号に応じて逆相側信号線を駆動する。正相側受信回路は、正相側信号線の電位が閾値より大きいときに出力信号を低電源線の電位に設定し、正相側信号線の電位が閾値より小さいときに出力信号を高電源線の電位に設定する。逆相側受信回路は、逆相側信号線の電位が閾値より大きいときに出力信号を低電源線の電位に設定し、逆相側信号線の電位が閾値より小さいときに出力信号を高電源線の電位に設定する。状態遷移回路は、正相側受信回路の出力信号の立ち上がり変化に応答して第1動作状態から第2動作状態に遷移し、逆相側受信回路の出力信号の立ち上がり変化に応答して第2動作状態から第1動作状態に遷移する。正相側駆動回路は、正相側第1p型トランジスタおよび正相側第2p型トランジスタを備えて構成される。正相側第1p型トランジスタのソースは、正相側信号線に接続される。正相側第1p型トランジスタのドレインは、低電源線に接続される。正相側第1p型トランジスタのゲートは、入力信号正相パルス信号を受ける。正相側第2p型トランジスタのソースは、高電源線に接続される。正相側第2p型トランジスタのドレインは、正相側信号線に接続される。正相側第2p型トランジスタのゲートは、入力信号の反転信号を受ける。逆相側駆動回路は、逆相側第1p型トランジスタおよび逆相側第2p型トランジスタを備えて構成される。逆相側第1p型トランジスタのソースは、逆相側信号線に接続される。逆相側第1p型トランジスタのドレインは、低電源線に接続される。逆相側第1p型トランジスタのゲートは、入力信号逆相パルス信号を受ける。逆相側第2p型トランジスタのソースは、高電源線に接続される。逆相側第2p型トランジスタのドレインは、逆相側信号線に接続される。逆相側第2p型トランジスタのゲートは、入力信号の反転信号を受ける。正相側信号線を駆動する正相側駆動回路を正相側第1p型トランジスタおよび正相側第2p型トランジスタを備えて構成することで、正相側信号線により伝送される信号の振幅を、低電源線の電位より正相側第1p型トランジスタの閾値電圧の絶対値分だけ高い電位から高電源線の電位までの振幅に、小さくすることができる。同様に、逆相側信号線を駆動する逆相側駆動回路を逆相側第1p型トランジスタおよび逆相側第2p型トランジスタを備えて構成することで、逆相側信号線により伝送される信号の振幅を、低電源線の電位より逆相側第1p型トランジスタの閾値電圧の絶対値分だけ高い電位から高電源線の電位までの振幅に、小さくすることができる。このため、正相側信号線および逆相側信号線に起因する消費電力を低減できる。従って、正相側駆動回路により駆動される正相側信号線および逆相側駆動回路により駆動される逆相側信号線の負荷が大きい場合、半導体集積回路の低消費電力化に大きく寄与できる。本発明に関連する第3技術における好ましい例では、正相側駆動回路は、正相側第1p型トランジスタおよび正相側第2p型トランジスタに加えて、正相側n型トランジスタおよび正相側スイッチ回路を備えて構成される。正相側n型トランジスタのドレインは、正相側信号線に接続される。正相側n型トランジスタのゲートは、入力信号正相パルス信号の反転信号を受ける。正相側スイッチ回路は、正相側n型トランジスタのソースと低電源線との間に設けられる。正相側スイッチ回路は、正相側信号線の電位が正相側受信回路の閾値を上回るのに伴ってオンし、正相側信号線の電位が正相側受信回路の閾値を下回るのに伴ってオフする。逆相側駆動回路は、逆相側第1p型トランジスタおよび逆相側第2p型トランジスタに加えて、逆相側n型トランジスタおよび逆相側スイッチ回路を備えて構成される。逆相側n型トランジスタのドレインは、逆相側信号線に接続される。逆相側n型トランジスタのゲートは、入力信号逆相パルス信号の反転信号を受ける。逆相側スイッチ回路は、逆相側n型トランジスタのソースと低電源線との間に設けられる。逆相側スイッチ回路は、逆相側信号線の電位が逆相側受信回路の閾値を上回るのに伴ってオンし、逆相側信号線の電位が逆相側受信回路の閾値を下回るのに伴ってオフする。このような構成の半導体集積回路では、正相側信号線が高電源線の電位に設定されているとき、正相側スイッチ回路がオンしている。この状態で、正相側駆動回路の入力信号の立ち下がり変化が発生すると、正相側第1p型トランジスタに加えて、正相側n型トランジスタもオンする。従って、正相側信号線により伝送される信号の立ち下がり変化に要する時間が短縮される。そして、正相側信号線の電位が正相側受信回路の閾値を下回るのに伴って、正相側スイッチ回路がオフする。このように、正相側信号線の電位を引き下げる際に正相側第1p型トランジスタに加えて正相側n型トランジスタもオンするため、正相側信号線による信号伝送を高速化できる。また、正相側n型トランジスタによる信号線の駆動が不要になると正相側スイッチ回路がオフするため、低電源線から正相側信号線への過剰な電位供給を回避できる。同様に、逆相側信号線が高電源線の電位に設定されているとき、逆相側スイッチ回路がオンしている。この状態で、逆相側駆動回路の入力信号の立ち下がり変化が発生すると、逆相側第1p型トランジスタに加えて、逆相側n型トランジスタもオンする。従って、逆相側信号線により伝送される信号の立ち下がり変化に要する時間が短縮される。そして、逆相側信号線の電位が逆相側受信回路の閾値を下回るのに伴って、逆相側スイッチ回路がオフする。このように、逆相側信号線の電位を引き下げる際に逆相側第1p型トランジスタに加えて逆相側n型トランジスタもオンするため、逆相側信号線による信号伝送を高速化できる。また、逆相側n型トランジスタによる信号線の駆動が不要になると逆相側スイッチ回路がオフするため、低電源線から逆相側信号線への過剰な電位供給を回避できる。本発明に関連する第3技術における好ましい例では、正相側受信回路は、正相側遮断回路を備えて構成される。正相側遮断回路は、状態遷移回路の第1動作状態から第2動作状態への遷移に応答して高電源線からの電位供給を遮断する。逆相側受信回路は、逆相側遮断回路を備えて構成される。逆相側遮断回路は、状態遷移回路の第2動作状態から第1動作状態への遷移に応答して高電源線からの電位供給を遮断する。状態遷移回路が第1動作状態から第2動作状態に遷移すると、正相側受信回路において、正相側遮断回路により高電源線からの電位供給が遮断されるため、正相側信号線により伝送される信号が中間電位に設定されることに起因して発生する貫通電流を抑制できる。また、状態遷移回路が第2動作状態から第1動作状態に遷移すると、逆相側受信回路において、逆相側遮断回路により高電源線からの電位供給が遮断されるため、逆相側信号線により伝送される信号が中間電位に設定されることに起因して発生する貫通電流を抑制できる。本発明によれば、負荷が大きい信号線により伝送される信号の振幅を小さくすることで、負荷が大きい信号線に起因する消費電力を低減でき、半導体集積回路の低消費電力化に大きく寄与できる。以下、図面を用いて本発明の実施形態を説明する。図1は、本発明の第1実施形態を示している。半導体集積回路IC11は、信号線GL11と、入力信号S11に応じて信号線GL11を駆動する駆動回路DC11と、信号線GL11の電位に応じて出力信号を生成する受信回路RC11と、受信回路RC11の出力信号をラッチして出力信号S12を生成するラッチ回路LC11とを有している。例えば、駆動回路DC11と受信回路RC11とは、離間して配置された別々の回路ブロック内に設けられている。ラッチ回路LC11は、受信回路RC11と同一の回路ブロック内に設けられている。信号線GL11は、いわゆるグローバル信号線ブロック間信号線であり、負荷が大きい信号線である。駆動回路DC11は、pMOSトランジスタTD11第1p型トランジスタおよびnMOSトランジスタTD12第1n型トランジスタを有している。pMOSトランジスタTD11のソースは、信号線GL11に接続されている。pMOSトランジスタTD11のドレインは、接地線VSS低電源線に接続されている。pMOSトランジスタTD11のゲートは、入力信号S11を受けている。nMOSトランジスタTD12のソースは、信号線GL11に接続されている。nMOSトランジスタTD12のドレインは、電源線VDD高電源線に接続されている。nMOSトランジスタTD12のゲートは、入力信号S11を受けている。入力信号S11は、例えば、駆動回路DC11と同一の回路ブロック内に設けられた回路から供給されるレベル信号であり、接地電位VSS接地線VSSの電位から電源電位VDD電源線VDDの電位までの振幅を有している。受信回路RC11は、nMOSトランジスタTR11およびpMOSトランジスタTR12を有している。nMOSトランジスタTR11のソースは、接地線VSSに接続されている。nMOSトランジスタTR11のドレインおよびpMOSトランジスタTR12のドレインは、相互に接続されている。pMOSトランジスタTR12のソースは、電源線VDDに接続されている。nMOSトランジスタTR11のゲートおよびpMOSトランジスタTR12のゲートは、信号線GL11に接続されている。このように、受信回路RC11は、nMOSトランジスタTR11およびpMOSトランジスタTR12で構成されるインバータであり、信号線GL11の電位が閾値電源電位VDDの1/2程度より大きいときに出力信号nMOSトランジスタTR11とpMOSトランジスタTR12との接続ノードに生成される信号を接地電位VSSに設定し、信号線GL11の電位が閾値より小さいときに出力信号を電源電位VDDに設定する。ラッチ回路LC11は、環状に接続されたインバータIL11、IL12を有している。インバータIL11の入力端子とインバータIL12の出力端子との接続ノードは、受信回路RC11の出力ノードnMOSトランジスタTR11とpMOSトランジスタTR12との接続ノードに接続されている。ラッチ回路LC11の出力信号S12は、インバータIL11の出力端子とインバータIL12の入力端子との接続ノードに生成される信号である。図2は、本発明の第1実施形態の動作波形を示している。pMOSトランジスタTD11は、ゲートソース間電圧が閾値電圧Vthpを下回るとオンし、ゲートソース間電圧が閾値電圧Vthpを上回るとオフする。nMOSトランジスタTD12は、ゲートソース間電圧が閾値電圧Vthnを上回るとオンし、ゲートソース間電圧が閾値電圧Vthnを下回るとオフする。このため、入力信号S11が接地電位VSSから電源電位VDDに変化すると図2a、nMOSトランジスタTD12のみがオンし、信号線GL11の電位が引き上げられる図2b。信号線GL11の電位が中間電位VMHVDD-Vthnまで引き上げられると、nMOSトランジスタTD12がオフする。また、信号線GL11の電位が受信回路RC11の閾値を上回ると、受信回路RC11の出力信号が電源電位VDDから接地電位VSSに変化するため、ラッチ回路LC11の出力信号S12が接地電位VSSから電源電位VDDに変化する図2c。この後、入力信号S11が電源電位VDDから接地電位VSSに変化すると図2d、pMOSトランジスタTD11のみがオンし、信号線GL11の電位が引き下げられる図2e。信号線GL11の電位が中間電位VMLVSS|Vthp|まで引き下げられると、pMOSトランジスタTD11がオフする。また、信号線GL11の電位が受信回路RC11の閾値を下回ると、受信回路RC11の出力信号が接地電位VSSから電源電位VDDに変化するため、ラッチ回路LC11の出力信号S12が電源電位VDDから接地電位VSSに変化する図2f。このように、半導体集積回路IC11では、負荷が大きい信号線GL11により伝送される信号の振幅を中間電位VMLから中間電位VMHまでの振幅に小さくすることができる。このため、負荷が大きい信号線GL11に起因する消費電力を低減でき、半導体集積回路IC11の低消費電力化に大きく寄与できる。図3は、本発明の第1比較例を示している。第1比較例を説明するにあたって、第1実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。半導体集積回路ICC1は、半導体集積回路IC11図1に対して駆動回路DC11を駆動回路DCC1に置き換えて構成されている。駆動回路DCC1は、nMOSトランジスタTDC11、TDC13およびpMOSトランジスタTDC12、TDC14を有している。nMOSトランジスタTDC11のソースは、接地線VSSに接続されている。nMOSトランジスタTDC11のドレインおよびpMOSトランジスタTDC12のドレインは、相互に接続されている。pMOSトランジスタTDC12のソースは、電源線VDDに接続されている。nMOSトランジスタTDC11のゲートおよびpMOSトランジスタTDC12のゲートは、入力信号S11を受けている。nMOSトランジスタTDC13のソースは、接地線VSSに接続されている。nMOSトランジスタTDC13のドレインおよびpMOSトランジスタTDC14のドレインは、信号線GL11に接続されている。pMOSトランジスタTDC14のソースは、電源線VDDに接続されている。nMOSトランジスタTDC13のゲートおよびpMOSトランジスタTDC14のゲートは、nMOSトランジスタTDC11とpMOSトランジスタTDC12との接続ノードに接続されている。すなわち、駆動回路DCC1は、nMOSトランジスタTDC11およびpMOSトランジスタTDC12で構成されるインバータと、nMOSトランジスタTDC13およびpMOSトランジスタTDC14で構成されるインバータとを直列に接続して構成されている。このような構成の半導体集積回路ICC1では、信号線GL11により伝送される信号の振幅は、接地電位VSSから電源電位VDDまでの振幅である。このため、半導体集積回路ICC1では、半導体集積回路IC11に比べて、負荷が大きい信号線GL11に起因する消費電力が増大してしまう。図4は、本発明の第2実施形態を示している。第2実施形態を説明するにあたって、第1実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。半導体集積回路IC12は、半導体集積回路IC11図1に対して受信回路RC11を受信回路RC12に置き換えて構成されている。受信回路RC12は、受信回路RC11に対してnMOSトランジスタTR13、pMOSトランジスタTR14遮断回路およびインバータIR11を加えて構成されている。nMOSトランジスタTR13のソースは、接地線VSSに接続されている。nMOSトランジスタTR13のドレインは、nMOSトランジスタTR11のソースに接続されている。nMOSトランジスタTR13のゲートは、制御信号CTLを受けている。pMOSトランジスタTR14のソースは、電源線VDDに接続されている。pMOSトランジスタTR14のドレインは、pMOSトランジスタTR12のソースに接続されている。pMOSトランジスタTR14のゲートは、インバータIR11を介して制御信号CTLを受けている。すなわち、pMOSトランジスタTR14のゲートは、制御信号CTLの反転信号を受けている。制御信号CTLは、受信回路RC12の受信動作の許可/禁止を指示するための信号であり、例えば、半導体集積回路IC12の全体を制御する制御回路図示せずから供給される。制御信号CTLは、受信回路RC12の動作を許可するときに電源電位VDDに設定され、受信回路RC12の動作を禁止するときに接地電位VSSに設定される。従って、nMOSトランジスタTR13およびpMOSトランジスタTR14は、制御信号CTLの立ち上がり変化動作開始要求に応答してオンし、制御信号CTLの立ち下がり変化動作停止要求に応答してオフする。図5は、本発明の第2実施形態の動作波形を示している。入力信号S11が接地電位VSSから電源電位VDDに変化すると図5a、nMOSトランジスタTD12のみがオンし、信号線GL11の電位が引き上げられる図5b。信号線GL11の電位が中間電位VMHまで引き上げられると、nMOSトランジスタTD12がオフする。この状態で、制御信号CTLが接地電位VSSから電源電位VDDに変化すると図5c、nMOSトランジスタTR13およびpMOSトランジスタTR14がオンし、受信回路RC12の出力信号が電源電位VDDから接地電位VSSに変化するため、ラッチ回路LC11の出力信号S12が接地電位VSSから電源電位VDDに変化する図5d。そして、制御信号CTLが電源電位VDDから接地電位VSSに変化すると図5e、nMOSトランジスタTR13およびpMOSトランジスタTR14がオフする。この後、入力信号S11が電源電位VDDから接地電位VSSに変化すると図5f、pMOSトランジスタTD11のみがオンし、信号線GL11の電位が引き下げられる図5g。信号線GL11の電位が中間電位VMLまで引き下げられると、pMOSトランジスタTD11がオフする。この状態で、制御信号CTLが接地電位VSSから電源電位VDDに変化すると図5h、nMOSトランジスタTR13およびpMOSトランジスタTR14がオンし、受信回路RC12の出力信号が接地電位VSSから電源電位VDDに変化するため、ラッチ回路LC11の出力信号S12が電源電位VDDから接地電位VSSに変化する図5i。そして、制御信号CTLが電源電位VDDから接地電位VSSに変化すると図5j、nMOSトランジスタTR13およびpMOSトランジスタTR14がオフする。このように、半導体集積回路IC12では、受信回路RC12の動作を停止させるために制御信号CTLの立ち上がり変化が発生すると、受信回路RC12において、nMOSトランジスタTR13およびpMOSトランジスタTR14がオフするため、接地線VSSからnMOSトランジスタTR11への電位供給が遮断されるとともに、電源線VDDからpMOSトランジスタTR12への電位供給が遮断される。このため、信号線GL11により伝送される信号が中間電位VML、VMHに設定されることに起因して発生する貫通電流を抑制できる。図6は、本発明の第3実施形態を示している。第3実施形態を説明するにあたって、第1実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。半導体集積回路IC13は、半導体集積回路IC11図1に対して駆動回路DC11を駆動回路DC12に置き換えて構成されている。駆動回路DC12は、駆動回路DC11に対してnMOSトランジスタTD13第2n型トランジスタ、pMOSトランジスタTD14第2p型トランジスタ、nMOSトランジスタTD15第1スイッチ回路およびpMOSトランジスタTD16第2スイッチ回路を加えて構成されている。nMOSトランジスタTD13のドレインは、信号線GL11に接続されている。nMOSトランジスタTD13のソースおよびnMOSトランジスタTD15のドレインは、相互に接続されている。nMOSトランジスタTD15のソースは、接地線VSSに接続されている。pMOSトランジスタTD14のドレインは、信号線GL11に接続されている。pMOSトランジスタTD14のソースおよびpMOSトランジスタTD16のドレインは、相互に接続されている。pMOSトランジスタTD16のソースは、電源線VDDに接続されている。nMOSトランジスタTD13のゲートおよびpMOSトランジスタTD14のゲートは、インバータID11を介して入力信号S11を受けている。すなわち、nMOSトランジスタTD13のゲートおよびpMOSトランジスタTD14のゲートは、入力信号S11の反転信号を受けている。nMOSトランジスタTD15のゲートおよびpMOSトランジスタTD16のゲートは、信号線GL11に接続されている。このような構成の半導体集積回路IC13では、信号線GL11が中間電位VMHに設定されているとき、nMOSトランジスタTD15がオンし、pMOSトランジスタTD16がオフしている。この状態で、入力信号S11の立ち下がり変化が発生すると、pMOSトランジスタTD11に加えて、nMOSトランジスタTD13もオンする。従って、信号線GL11により伝送される信号の立ち下がり変化に要する時間が短縮される。そして、信号線GL11の電位が受信回路RC11の閾値を下回るのに伴って、nMOSトランジスタTD15がオフし、pMOSトランジスタTD16がオンする。また、信号線GL11が中間電位VMLに設定されているとき、nMOSトランジスタTD15がオフし、pMOSトランジスタTD16がオンしている。この状態で、入力信号S11の立ち上がり変化が発生すると、nMOSトランジスタTD12に加えて、pMOSトランジスタTD14もオンする。従って、信号線GL11により伝送される信号の立ち上がり変化に要する時間が短縮される。そして、信号線GL11の電位が受信回路RC11の閾値を上回るのに伴って、nMOSトランジスタTD15がオンし、pMOSトランジスタTD16がオフする。このように、信号線GL11の電位を引き下げる際にpMOSトランジスタTD11に加えてnMOSトランジスタTD13もオンし、信号線GL11の電位を引き上げる際にnMOSトランジスタTD12に加えてpMOSトランジスタTD14もオンするため、信号線GL11による信号伝送を高速化できる。また、nMOSトランジスタTD13による信号線GL11の駆動が不要になるとnMOSトランジスタTD15がオフし、pMOSトランジスタTD14による信号線GL11の駆動が不要になるとpMOSトランジスタTD16がオフするため、接地線VSSおよび電源線VDDから信号線GL11への過剰な電位供給を回避できる。図7は、本発明の第4実施形態を示している。第4実施形態を説明するにあたって、第1および第3実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。半導体集積回路IC14は、半導体集積回路IC13図6に対して駆動回路DC12を駆動回路DC13に置き換えて構成されている。駆動回路DC13は、駆動回路DC12に対してインバータID12検出回路およびインバータID13を加えて構成されている。インバータID12の入力端子は、信号線GL11に接続されている。インバータID12の出力端子およびインバータID13の入力端子は、相互に接続されている。インバータID13の出力端子は、nMOSトランジスタTD15のゲートおよびpMOSトランジスタTD16のゲートに接続されている。このような構成の半導体集積回路IC14では、インバータID12は受信回路RC11と同一の回路構成を有するため、インバータID12の出力信号と受信回路RC11の出力信号とでは、立ち上がり変化および立ち下がり変化がほぼ同一のタイミングで発生する。このため、nMOSトランジスタTD15およびpMOSトランジスタTD16のオン/オフをインバータID13の出力信号インバータID12の出力信号の反転信号でそれぞれ制御することにより、nMOSトランジスタTD13による信号線GL11の駆動が不要になった時点で即座にnMOSトランジスタTD15をオフさせることができ、pMOSトランジスタTD14による信号線GL11の駆動が不要になった時点で即座にpMOSトランジスタTD16をオフさせることができる。この結果、接地線VSSおよび電源線VDDから信号線GL11への過剰な電位供給を確実に回避できる。図8は、本発明の第5実施形態を示している。半導体集積回路IC21は、信号線GL21と、入力信号S21に応じて信号線GL21を駆動する駆動回路DC21と、信号線GL21の電位に応じて出力信号を生成する受信回路RC21と、受信回路RC21の出力信号をラッチして出力信号S22を生成するラッチ回路LC21とを有している。例えば、駆動回路DC21と受信回路RC21とは、離間して配置された別々の回路ブロック内に設けられている。ラッチ回路LC21は、受信回路RC21と同一の回路ブロック内に設けられている。信号線GL21は、負荷が大きいグローバル信号線である。駆動回路DC21は、pMOSトランジスタTD21第1p型トランジスタ、pMOSトランジスタTD22第2p型トランジスタおよびインバータID21を有している。pMOSトランジスタTD21のソースは、信号線GL21に接続されている。pMOSトランジスタTD21のドレインは、接地線VSS低電源線に接続されている。pMOSトランジスタTD21のゲートは、入力信号S21を受けている。pMOSトランジスタTD22のソースは、電源線VDD高電源線に接続されている。pMOSトランジスタTD22のドレインは、信号線GL21に接続されている。pMOSトランジスタTD22のゲートは、インバータID21を介して入力信号S21を受けている。すなわち、pMOSトランジスタTD22のゲートは、入力信号S21の反転信号を受けている。入力信号S21は、例えば、駆動回路DC21と同一の回路ブロック内に設けられた回路から供給される負論理のパルス信号であり、接地電位VSS活性レベルから電源電位VDD非活性レベルまでの振幅を有している。受信回路RC21は、nMOSトランジスタTR21およびpMOSトランジスタTR22を有している。nMOSトランジスタTR21のソースは、接地線VSSに接続されている。nMOSトランジスタTR21のドレインおよびpMOSトランジスタTR22のドレインは、相互に接続されている。pMOSトランジスタTR22のソースは、電源線VDDに接続されている。nMOSトランジスタTR21のゲートおよびpMOSトランジスタTR22のゲートは、信号線GL21に接続されている。このように、受信回路RC21は、nMOSトランジスタTR21およびpMOSトランジスタTR22で構成されるインバータであり、信号線GL21の電位が閾値電源電位VDDの1/2程度より大きいときに出力信号nMOSトランジスタTR21とpMOSトランジスタTR22との接続ノードに生成される信号を接地電位VSSに設定し、信号線GL21の電位が閾値より小さいときに出力信号を電源電位VDDに設定する。ラッチ回路LC21は、環状に接続されたインバータIL21、IL22を有している。インバータIL21の入力端子とインバータIL22の出力端子との接続ノードは、受信回路RC21の出力ノードnMOSトランジスタTR21とpMOSトランジスタTR22との接続ノードに接続されている。ラッチ回路LC21の出力信号S22は、インバータIL21の出力端子とインバータIL22の入力端子との接続ノードに生成される信号である。図9は、本発明の第5実施形態の動作波形を示している。pMOSトランジスタTD21は、ゲートソース間電圧が閾値電圧Vthpを下回るとオンし、ゲートソース間電圧が閾値電圧Vthpを上回るとオフする。このため、入力信号S21が電源電位VDDから接地電位VSSに変化すると図9a、pMOSトランジスタTD21がオンするとともにpMOSトランジスタTD22がオフし、信号線GL21の電位が引き下げられる図9b。信号線GL21の電位が中間電位VMLVSS|Vthp|まで引き下げられると、pMOSトランジスタTD21がオフする。また、信号線GL21の電位が受信回路RC21の閾値を下回ると、受信回路RC21の出力信号が接地電位VSSから電源電位VDDに変化するため、ラッチ回路LC21の出力信号S22が電源電位VDDから接地電位VSSに変化する図9c。この後、入力信号S21が接地電位VSSから電源電位VDDに変化すると図9d、pMOSトランジスタTD22がオンし、信号線GL21の電位が電源電位VDDまで引き上げられる図9e。また、信号線GL21の電位が受信回路RC21の閾値を上回ると、受信回路RC21の出力信号が電源電位VDDから接地電位VSSに変化するため、ラッチ回路LC21の出力信号S22が接地電位VSSから電源電位VDDに変化する図9f。このように、半導体集積回路IC21では、負荷が大きい信号線GL21により伝送される信号の振幅を中間電位VMLから電源電位VDDまでの振幅に小さくすることができる。このため、負荷が大きい信号線GL21に起因する消費電力を低減でき、半導体集積回路IC21の低消費電力化に大きく寄与できる。図10は、本発明の第6実施形態を示している。第6実施形態を説明するにあたって、第5実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。半導体集積回路IC22は、半導体集積回路IC21図8に対して、駆動回路DC21を駆動回路DC22に置き換えて構成されている。駆動回路DC22は、駆動回路DC21に対してnMOSトランジスタTD23n型トランジスタおよびnMOSトランジスタTD24スイッチ回路を加えて構成されている。nMOSトランジスタTD23のドレインは、信号線GL21に接続されている。nMOSトランジスタTD23のソースおよびnMOSトランジスタTD24のドレインは、相互に接続されている。nMOSトランジスタTD24のソースは、接地線VSSに接続されている。nMOSトランジスタTD23のゲートは、インバータID21を介して入力信号S21を受けている。すなわち、nMOSトランジスタTD23のゲートは、入力信号S21の反転信号を受けている。nMOSトランジスタTD24のゲートは、信号線GL21に接続されている。このような構成の半導体集積回路IC22では、信号線GL21が電源電位VDDに設定されているとき、nMOSトランジスタTD24がオンしている。この状態で、入力信号S21の立ち下がり変化が発生すると、pMOSトランジスタTD21に加えて、nMOSトランジスタTD23もオンする。従って、信号線GL21により伝送される信号の立ち下がり変化活性化に要する時間が短縮される。そして、信号線GL21の電位が受信回路RC21の閾値を下回るのに伴って、nMOSトランジスタTD24がオフする。このように、信号線GL21の電位を引き下げる際にpMOSトランジスタTD21に加えてnMOSトランジスタTD23もオンするため、信号線GL21による信号伝送を高速化できる。また、nMOSトランジスタTD23による信号線GL21の駆動が不要になるとnMOSトランジスタTD24がオフするため、接地線VSSから信号線GL21への過剰な電位供給を回避できる。図11は、本発明の第7実施形態を示している。第7実施形態を説明するにあたって、第5および第6実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。半導体集積回路IC23は、半導体集積回路IC22図10に対して駆動回路DC22を駆動回路DC23に置き換えて構成されている。駆動回路DC23は、駆動回路DC22に対してインバータID22検出回路およびインバータID23を加えて構成されている。インバータID22の入力端子は、信号線GL21に接続されている。インバータID22の出力端子およびインバータID23の入力端子は、相互に接続されている。インバータID23の出力端子は、nMOSトランジスタTD24のゲートに接続されている。このような構成の半導体集積回路IC23では、インバータID22は受信回路RC21と同一の回路構成を有するため、インバータID22の出力信号と受信回路RC21の出力信号とでは、立ち上がり変化および立ち下がり変化がほぼ同一のタイミングで発生する。このため、nMOSトランジスタTD24のオン/オフをインバータID23の出力信号インバータID22の出力信号の反転信号で制御することにより、nMOSトランジスタTD23による信号線GL21の駆動が不要になった時点で即座にnMOSトランジスタTD24をオフさせることができる。この結果、接地線VSSから信号線GL21への過剰な電位供給を確実に回避できる。図12は、本発明の第8実施形態を示している。半導体集積回路IC31は、正相側信号線GL31Aと、逆相側信号線GL31Bと、入力信号S31Aに応じて信号線GL31Aを駆動する正相側駆動回路DC31Aと、入力信号S31Bに応じて信号線GL31Bを駆動する逆相側駆動回路DC31Bと、信号線GL31Aの電位に応じて出力信号を生成する正相側受信回路RC31Aと、信号線GL31Bの電位に応じて出力信号を生成する逆相側受信回路RC31Bと、受信回路RC31A、RC31Bの出力信号に応じて動作状態が遷移するセット/リセット回路SRC31状態遷移回路とを有している。例えば、駆動回路DC31A、DC31Bと受信回路RC31A、RC31Bとは、離間して配置された別々の回路ブロック内にそれぞれ設けられている。セット/リセット回路SRC31は、受信回路RC31A、RC31Bと同一の回路ブロック内に設けられている。信号線GL31A、GL31Bは、負荷が大きいグローバル信号線である。駆動回路DC31Aは、pMOSトランジスタTD31A正相側第1p型トランジスタ、pMOSトランジスタTD32A正相側第2p型トランジスタおよびインバータID31Aを有している。pMOSトランジスタTD31Aのソースは、信号線GL31Aに接続されている。pMOSトランジスタTD31Aのドレインは、接地線VSS低電源線に接続されている。pMOSトランジスタTD31Aのゲートは、入力信号S31Aを受けている。pMOSトランジスタTD32Aのソースは、電源線VDD高電源線に接続されている。pMOSトランジスタTD32Aのドレインは、信号線GL31Aに接続されている。pMOSトランジスタTD32Aのゲートは、インバータID31Aを介して入力信号S31Aを受けている。すなわち、pMOSトランジスタTD32Aのゲートは、入力信号S31Aの反転信号を受けている。入力信号S31Aは、例えば、駆動回路DC31A、DC31Bと同一の回路ブロック内に設けられた回路から供給される負論理の正相パルス信号であり、接地電位VSS活性レベルから電源電位VDD非活性レベルまでの振幅を有している。駆動回路DC31Bは、pMOSトランジスタTD31B逆相側第1p型トランジスタ、pMOSトランジスタTD32B逆相側第2p型トランジスタおよびインバータID31Bを有している。pMOSトランジスタTD31Bのソースは、信号線GL31Bに接続されている。pMOSトランジスタTD31Bのドレインは、接地線VSSに接続されている。pMOSトランジスタTD31Bのゲートは、入力信号S31Bを受けている。pMOSトランジスタTD32Bのソースは、電源線VDDに接続されている。pMOSトランジスタTD32Bのドレインは、信号線GL31Bに接続されている。pMOSトランジスタTD32Bのゲートは、インバータID31Bを介して入力信号S31Bを受けている。すなわち、pMOSトランジスタTD32Bのゲートは、入力信号S31Bの反転信号を受けている。入力信号S31Bは、例えば、駆動回路DC31A、DC31Bと同一の回路ブロック内に設けられた回路から供給される負論理の逆相パルス信号であり、接地電位VSS活性レベルから電源電位VDD非活性レベルまでの振幅を有している。受信回路RC31Aは、nMOSトランジスタTR31AおよびpMOSトランジスタTR32Aを有している。nMOSトランジスタTR31Aのソースは、接地線VSSに接続されている。nMOSトランジスタTR31AのドレインおよびpMOSトランジスタTR32Aのドレインは、相互に接続されている。pMOSトランジスタTR32Aのソースは、電源線VDDに接続されている。nMOSトランジスタTR31AのゲートおよびpMOSトランジスタTR32Aのゲートは、信号線GL31Aに接続されている。このように、受信回路RC31Aは、nMOSトランジスタTR31AおよびpMOSトランジスタTR32Aで構成されるインバータであり、信号線GL31Aの電位が閾値電源電位VDDの1/2程度より大きいときに出力信号nMOSトランジスタTR31AとpMOSトランジスタTR32Aとの接続ノードに生成される信号を接地電位VSSに設定し、信号線GL31Aの電位が閾値より小さいときに出力信号を電源電位VDDに設定する。受信回路RC31Bは、nMOSトランジスタTR31BおよびpMOSトランジスタTR32Bを有している。nMOSトランジスタTR31Bのソースは、接地線VSSに接続されている。nMOSトランジスタTR31BのドレインおよびpMOSトランジスタTR32Bのドレインは、相互に接続されている。pMOSトランジスタTR32Bのソースは、電源線VDDに接続されている。nMOSトランジスタTR31BのゲートおよびpMOSトランジスタTR32Bのゲートは、信号線GL31Bに接続されている。このように、受信回路RC31Bは、nMOSトランジスタTR31BおよびpMOSトランジスタTR32Bで構成されるインバータであり、信号線GL31Bの電位が閾値電源電位VDDの1/2程度より大きいときに出力信号nMOSトランジスタTR31BとpMOSトランジスタTR32Bとの接続ノードに生成される信号を接地電位VSSに設定し、信号線GL31Bの電位が閾値より小さいときに出力信号を電源電位VDDに設定する。セット/リセット回路SRC31は、nMOSトランジスタTS31、TS32およびインバータIS31、IS32を有している。nMOSトランジスタTS31のソースは、接地線VSSに接続されている。nMOSトランジスタTS31のドレイン、インバータIS31の入力端子およびインバータIS32の出力端子は、相互に接続されている。nMOSトランジスタTS32のドレイン、インバータIS31の出力端子およびインバータIS32の入力端子は、相互に接続されている。nMOSトランジスタTS32のソースは、接地線VSSに接続されている。nMOSトランジスタTS31のゲートは、受信回路RC31AにおけるnMOSトランジスタTR31AとpMOSトランジスタTR32Aとの接続ノードに接続されている。nMOSトランジスタTS32のゲートは、受信回路RC31BにおけるnMOSトランジスタTR31BとpMOSトランジスタTR32Bとの接続ノードに接続されている。このような構成のセット/リセット回路SRC31は、受信回路RC31Aの出力信号の立ち上がり変化に応答して、セット状態からリセット状態に遷移し、出力信号S32インバータIS31の入力端子とインバータIS32の出力端子との接続ノードに生成される信号を接地電位VSSに設定する。また、セット/リセット回路SRC31は、受信回路RC31Bの出力信号の立ち上がり変化に応答して、リセット状態からセット状態に遷移し、出力信号S32を電源電位VDDに設定する。図13は、本発明の第8実施形態の動作波形を示している。pMOSトランジスタTD31A、TD31Bは、ゲートソース間電圧が閾値電圧Vthpを下回るとオンし、ゲートソース間電圧が閾値電圧Vthpを上回るとオフする。このため、入力信号S31Aが電源電位VDDから接地電位VSSに変化すると図13a、pMOSトランジスタTD31AがオンするとともにpMOSトランジスタTD32Aがオフし、信号線GL31Aの電位が引き下げられる図13b。信号線GL31Aの電位が中間電位VMLVSS|Vthp|まで引き下げられると、pMOSトランジスタTD31Aがオフする。また、信号線GL31Aの電位が受信回路RC31Aの閾値を下回ると、受信回路RC31Aの出力信号が接地電位VSSから電源電位VDDに変化するため、セット/リセット回路SRC31の出力信号S32が電源電位VDDから接地電位VSSに変化する図13c。そして、入力信号S31Aが接地電位VSSから電源電位VDDに変化すると図13d、pMOSトランジスタTD32Aがオンし、信号線GL31Aの電位が電源電位VDDまで引き上げられる図13e。この後、入力信号S31Bが電源電位VDDから接地電位VSSに変化すると図13f、pMOSトランジスタTD31BがオンするとともにpMOSトランジスタTD32Bがオフし、信号線GL31Bの電位が引き下げられる図13g。信号線GL31Bの電位が中間電位VMLまで引き下げられると、pMOSトランジスタTD31Bがオフする。また、信号線GL31Bの電位が受信回路RC31Bの閾値を下回ると、受信回路RC31Bの出力信号が接地電位VSSから電源電位VDDに変化するため、セット/リセット回路SRC31の出力信号S32が接地電位VSSから電源電位VDDに変化する図13h。そして、入力信号S31Bが接地電位VSSから電源電位VDDに変化すると図13i、pMOSトランジスタTD32Bがオンし、信号線GL31Bの電位が電源電位VDDまで引き上げられる図13j。このように、半導体集積回路IC31では、負荷が大きい信号線GL31A、GL31Bにより伝送される信号の振幅を中間電位VMLから電源電位VDDまでの振幅に小さくすることができる。このため、負荷が大きい信号線GL31A、GL31Bに起因する消費電力を低減でき、半導体集積回路IC31の低消費電力化に大きく寄与できる。図14は、本発明の第2比較例を示している。第2比較例を説明するにあたって、第8実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。半導体集積回路ICC2は、半導体集積回路IC31図12に対して正相側駆動回路DC31Aおよび逆相側駆動回路DC31Bを正相側駆動回路DCC2Aおよび逆相側駆動回路DCC2Bにそれぞれ置き換えて構成されている。駆動回路DCC2Aは、nMOSトランジスタTDC21A、TDC23AおよびpMOSトランジスタTDC22A、TDC24Aを有している。nMOSトランジスタTDC21Aのソースは、接地線VSSに接続されている。nMOSトランジスタTDC21AのドレインおよびpMOSトランジスタTDC22Aのドレインは、相互に接続されている。pMOSトランジスタTDC22Aのソースは、電源線VDDに接続されている。nMOSトランジスタTDC21AのゲートおよびpMOSトランジスタTDC22Aのゲートは、入力信号S31Aを受けている。nMOSトランジスタTDC23Aのソースは、接地線VSSに接続されている。nMOSトランジスタTDC23AのドレインおよびpMOSトランジスタTDC24Aのドレインは、信号線GL31Aに接続されている。pMOSトランジスタTDC24Aのソースは、電源線VDDに接続されている。nMOSトランジスタTDC23AのゲートおよびpMOSトランジスタTDC24Aのゲートは、nMOSトランジスタTDC21AとpMOSトランジスタTDC22Aとの接続ノードに接続されている。すなわち、駆動回路DCC2Aは、nMOSトランジスタTDC21AおよびpMOSトランジスタTDC22Aで構成されるインバータと、nMOSトランジスタTDC23AおよびpMOSトランジスタTDC24Aで構成されるインバータとを直列に接続して構成されている。駆動回路DCC2Bは、nMOSトランジスタTDC21B、TDC23BおよびpMOSトランジスタTDC22B、TDC24Bを有している。nMOSトランジスタTDC21Bのソースは、接地線VSSに接続されている。nMOSトランジスタTDC21BのドレインおよびpMOSトランジスタTDC22Bのドレインは、相互に接続されている。pMOSトランジスタTDC22Bのソースは、電源線VDDに接続されている。nMOSトランジスタTDC21BのゲートおよびpMOSトランジスタTDC22Bのゲートは、入力信号S31Bを受けている。nMOSトランジスタTDC23Bのソースは、接地線VSSに接続されている。nMOSトランジスタTDC23BのドレインおよびpMOSトランジスタTDC24Bのドレインは、信号線GL31Bに接続されている。pMOSトランジスタTDC24Bのソースは、電源線VDDに接続されている。nMOSトランジスタTDC23BのゲートおよびpMOSトランジスタTDC24Bのゲートは、nMOSトランジスタTDC21BとpMOSトランジスタTDC22Bとの接続ノードに接続されている。すなわち、駆動回路DCC2Bは、nMOSトランジスタTDC21BおよびpMOSトランジスタTDC22Bで構成されるインバータと、nMOSトランジスタTDC23BおよびpMOSトランジスタTDC24Bで構成されるインバータとを直列に接続して構成されている。このような構成の半導体集積回路ICC2では、信号線GL31A、GL31Bにより伝送される信号は、接地電位VSSから電源電位VDDまでの振幅を有している。このため、半導体集積回路ICC2では、半導体集積回路IC31に比べて、負荷が大きい信号線GL31A、GL31Bに起因する消費電力が大きくなってしまう。図15は、本発明の第9実施形態を示している。第9実施形態を説明するにあたって、第8実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。半導体集積回路IC32は、半導体集積回路IC31図12に対して正相側駆動回路DC31Aおよび逆相側駆動回路DC31Bを正相側駆動回路DC32Aおよび逆相側駆動回路DC32Bにそれぞれ置き換えて構成されている。駆動回路DC32Aは、駆動回路DC31Aに対してnMOSトランジスタTD33A正相側n型トランジスタおよびnMOSトランジスタTD34A正相側スイッチ回路を加えて構成されている。nMOSトランジスタTD33Aのドレインは、信号線GL31Aに接続されている。nMOSトランジスタTD33AのソースおよびnMOSトランジスタTD34Aのドレインは、相互に接続されている。nMOSトランジスタTD34Aのソースは、接地線VSSに接続されている。nMOSトランジスタTD33Aのゲートは、インバータID31Aを介して入力信号S31Aを受けている。すなわち、nMOSトランジスタTD33Aのゲートは、入力信号S31Aの反転信号を受けている。nMOSトランジスタTD34Aのゲートは、信号線GL31Aに接続されている。駆動回路DC32Bは、駆動回路DC31Bに対して、nMOSトランジスタTD33B逆相側n型トランジスタおよびnMOSトランジスタTD34B逆相側スイッチ回路を備えて構成されている。nMOSトランジスタTD33Bのドレインは、信号線GL31Bに接続されている。nMOSトランジスタTD33BのソースおよびnMOSトランジスタTD34Bのドレインは、相互に接続されている。nMOSトランジスタTD34Bのソースは、接地線VSSに接続されている。nMOSトランジスタTD33Bのゲートは、インバータID31Bを介して入力信号S31Bを受けている。すなわち、nMOSトランジスタTD33Bのゲートは、入力信号S31Bの反転信号を受けている。nMOSトランジスタTD34Bのゲートは、信号線GL31Bに接続されている。このような構成の半導体集積回路IC32では、信号線GL31Aが電源電位VDDに設定されているとき、nMOSトランジスタTD34Aがオンしている。この状態で、入力信号S31Aの立ち下がり変化が発生すると、pMOSトランジスタTD31Aに加えて、nMOSトランジスタTD33Aもオンする。従って、信号線GL31Aにより伝送される信号の立ち下がり変化活性化に要する時間が短縮される。そして、信号線GL31Aの電位が受信回路RC31Aの閾値を下回るのに伴って、nMOSトランジスタTD34Aがオフする。このように、信号線GL31Aの電位を引き下げる際にpMOSトランジスタTD31Aに加えてnMOSトランジスタTD33Aもオンするため、信号線GL31Aによる信号伝送を高速化できる。また、nMOSトランジスタTD33Aによる信号線GL31Aの駆動が不要になるとnMOSトランジスタTD34Aがオフするため、接地線VSSから信号線GL31Aへの過剰な電位供給を回避できる。同様に、信号線GL31Bが電源電位VDDに設定されているとき、nMOSトランジスタTD34Bがオンしている。この状態で、入力信号S31Bの立ち下がり変化が発生すると、pMOSトランジスタTD31Bに加えて、nMOSトランジスタTD33Bもオンする。従って、信号線GL31Bにより伝送される信号の立ち下がり変化活性化に要する時間が短縮される。そして、信号線GL31Bの電位が受信回路RC31Bの閾値を下回るのに伴って、nMOSトランジスタTD34Bがオフする。このように、信号線GL31Bの電位を引き下げる際にpMOSトランジスタTD31Bに加えてnMOSトランジスタTD33Bもオンするため、信号線GL31Bによる信号伝送を高速化できる。また、nMOSトランジスタTD33Bによる信号線GL31Bの駆動が不要になるとnMOSトランジスタTD34Bがオフするため、接地線VSSから信号線GL31Bへの過剰な電位供給を回避できる。図16は、本発明の第10実施形態を示している。第10実施形態を説明するにあたって、第8および第9実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。半導体集積回路IC33は、半導体集積回路IC32図15に対して正装側駆動回路DC32Aおよび逆相側駆動回路DC32Bを正相側駆動回路DC33Aおよび逆相側駆動回路DC33Bにそれぞれ置き換えて構成されている。駆動回路DC33Aは、駆動回路DC32Aに対してインバータID32A正相側検出回路およびインバータID33Aを加えて構成されている。インバータID32Aの入力端子は、信号線GL31Aに接続されている。インバータID32Aの出力端子およびインバータID33Aの入力端子は、相互に接続されている。インバータID33Aの出力端子は、nMOSトランジスタTD34Aのゲートに接続されている。駆動回路DC33Bは、駆動回路DC32Bに対してインバータID32B逆相側検出回路およびインバータID33Bを加えて構成されている。インバータID32Bの入力端子は、信号線GL31Bに接続されている。インバータID32Bの出力端子およびインバータID33Bの入力端子は、相互に接続されている。インバータID33Bの出力端子は、nMOSトランジスタTD34Bのゲートに接続されている。このような構成の半導体集積回路IC33では、インバータID32Aは受信回路RC31Aと同一の回路構成を有するため、インバータID32Aの出力信号と受信回路RC31Aの出力信号とでは、立ち上がり変化および立ち下がり変化がほぼ同一のタイミングで発生する。このため、nMOSトランジスタTD34Aのオン/オフをインバータID33Aの出力信号インバータID32Aの出力信号の反転信号で制御することにより、nMOSトランジスタTD33Aによる信号線GL31Aの駆動が不要になった時点で即座にnMOSトランジスタTD34Aをオフさせることができる。この結果、接地線VSSから信号線GL31Aへの過剰な電位供給を確実に回避できる。同様に、インバータID32Bは受信回路RC31Bと同一の回路構成を有するため、インバータID32Bの出力信号と受信回路RC31Bの出力信号とでは、立ち上がり変化および立ち下がり変化がほぼ同一のタイミングで発生する。このため、nMOSトランジスタTD34Bのオン/オフをインバータID33Bの出力信号インバータID32Bの出力信号の反転信号で制御することにより、nMOSトランジスタTD33Bによる信号線GL31Bの駆動が不要になった時点で即座にnMOSトランジスタTD34Bをオフさせることができる。この結果、接地線VSSから信号線GL31Bへの過剰な電位供給を確実に回避できる。図17は、本発明の第11実施形態を示している。第11実施形態を説明するにあたって、第8実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。半導体集積回路IC34は、半導体集積回路IC31図12に対して正相側受信回路RC31Aおよび逆相側受信回路RC31Bを正相側受信回路RC32A、および逆相側受信回路RC32Bにそれぞれ置き換えて構成されている。受信回路RC32Aは、受信回路RC31Aに対してpMOSトランジスタTR33A正相側遮断回路を加えて構成されている。pMOSトランジスタTR33Aのソースは、電源線VDDに接続されている。pMOSトランジスタTR33Aのドレインは、pMOSトランジスタTR32Aのソースに接続されている。pMOSトランジスタTR33Aのゲートは、セット/リセット回路SRC31におけるnMOSトランジスタTS32およびインバータIS31、IS32の接続ノードに接続されている。すなわち、pMOSトランジスタTR33Aのゲートは、セット/リセット回路SRC31の出力信号S32の反転信号を受けている。従って、pMOSトランジスタTR33Aは、セット/リセット回路SRC31のリセット状態からセット状態への遷移に応答してオンし、セット/リセット回路SRC31のセット状態からリセット状態への遷移に応答してオフする。受信回路RC32Bは、受信回路RC31Bに対してpMOSトランジスタTR33B逆相側遮断回路を加えて構成されている。pMOSトランジスタTR33Bのソースは、電源線VDDに接続されている。pMOSトランジスタTR33Bのドレインは、pMOSトランジスタTR32Bのソースに接続されている。pMOSトランジスタTR33Bのゲートは、ラッチ回路SRC31におけるnMOSトランジスタTS31およびインバータIS31、IS32の接続ノードに接続されている。すなわち、pMOSトランジスタTR33Bのゲートは、セット/リセット回路SRC31の出力信号S32を受けている。従って、pMOSトランジスタTR33Bは、セット/リセット回路SRC31のセット状態からリセット状態への遷移に応答してオンし、セット/リセット回路SRC31のリセット状態からセット状態への遷移に応答してオフする。このような構成の半導体集積回路IC34では、セット/リセット回路SRC31がセット状態からリセット状態に遷移すると、受信回路RC32Aにおいて、pMOSトランジスタTR33Aがオフするため、電源線VDDからpMOSトランジスタTR32Aへの電位供給が遮断される。このため、信号線GL31Aにより伝送される信号が中間電位VMLに設定されることに起因して発生する貫通電流を抑制できる。また、セット/リセット回路SRC31がリセット状態からセット状態に遷移すると、受信回路RC32Bにおいて、pMOSトランジスタTR33Bがオフするため、電源線VDDからpMOSトランジスタTR32Bへの電位供給が遮断される。このため、信号線GL31Bにより伝送される信号が中間電位VMLに設定されることに起因して発生する貫通電流を抑制できる。なお、第5~第7実施形態では、駆動回路の入力信号が負論理のパルス信号である例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、駆動回路の入力信号が正論理のパルス信号である場合、接地線と電源線とを入れ換えるとともに、nMOSトランジスタをpMOSトランジスタに置き換え、pMOSトランジスタをnMOSトランジスタに置き換えて駆動回路を構成することで、同様の効果が得られる。また、第8~第11実施形態では、駆動回路の入力信号が負論理の正相/逆相パルス信号である例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、駆動回路の入力信号が正論理の正相/逆相パルス信号である場合、接地線と電源線とを入れ換えるとともに、nMOSトランジスタをpMOSトランジスタに置き換え、pMOSトランジスタをnMOSトランジスタに置き換えて駆動回路、受信回路およびセット/リセット回路をそれぞれ構成することで、同様の効果が得られる。以上の実施形態で説明した発明を整理して、付記として以下に開示する。付記1信号線と、入力信号に応じて前記信号線を駆動する駆動回路とを備え、前記駆動回路は、ソースが前記信号線に接続され、ドレインが低電源線に接続され、ゲートが入力信号を受ける第1p型トランジスタと、ソースが前記信号線に接続され、ドレインが高電源線に接続され、ゲートが入力信号を受ける第1n型トランジスタとを備えることを特徴とする半導体集積回路。付記2付記1記載の半導体集積回路において、前記信号線の電位が閾値より大きいときに出力信号を前記低電源線の電位に設定し、前記信号線の電位が閾値より小さいときに出力信号を前記高電源線の電位に設定する受信回路を備え、前記受信回路は、動作停止要求に応答して前記低電源線および前記高電源線からの電位供給を遮断する遮断回路を備えることを特徴とする半導体集積回路。付記3付記1記載の半導体集積回路において、前記信号線の電位が閾値より大きいときに出力信号を前記低電源線の電位に設定し、前記信号線の電位が閾値より小さいときに出力信号を前記高電源線の電位に設定する受信回路を備え、前記駆動回路は、ドレインが前記信号線に接続され、ゲートが入力信号の反転信号を受ける第2n型トランジスタと、ドレインが前記信号線に接続され、ゲートが入力信号の反転信号を受ける第2p型トランジスタと、前記第2n型トランジスタのソースと前記低電源線との間に設けられ、前記信号線の電位が前記受信回路の閾値を上回るのに伴ってオンし、前記信号線の電位が前記受信回路の閾値を下回るのに伴ってオフする第1スイッチ回路と、前記第2p型トランジスタのソースと前記高電源線との間に設けられ、前記信号線の電位が前記受信回路の閾値を下回るのに伴ってオンし、前記信号線の電位が前記受信回路の閾値を上回るのに伴ってオフする第2スイッチ回路とを備えることを特徴とする半導体集積回路。付記4付記3記載の半導体集積回路において、前記駆動回路は、前記信号線の電位と前記受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、前記受信回路と同一の回路構成を有する検出回路を備え、前記第1スイッチ回路は、前記検出回路の出力信号の立ち下がり変化に応答してオンし、前記検出回路の出力信号の立ち上がり変化に応答してオフし、前記第2スイッチ回路は、前記検出回路の出力信号の立ち上がり変化に応答してオンし、前記検出回路の出力信号の立ち下がり変化に応答してオフすることを特徴とする半導体集積回路。付記5信号線と、負論理のパルス信号を入力信号として受け、入力信号に応じて前記信号線を駆動する駆動回路とを備え、前記駆動回路は、ソースが前記信号線に接続され、ドレインが低電源線に接続され、ゲートが入力信号を受ける第1p型トランジスタと、ソースが高電源線に接続され、ドレインが前記信号線に接続され、ゲートが入力信号の反転信号を受ける第2p型トランジスタとを備えることを特徴とする半導体集積回路。付記6付記5記載の半導体集積回路において、前記信号線の電位が閾値より大きいときに出力信号を前記低電源線の電位に設定し、前記信号線の電位が閾値より小さいときに出力信号を前記高電源線の電位に設定する受信回路を備え、前記駆動回路は、ドレインが前記信号線に接続され、ゲートが入力信号の反転信号を受けるn型トランジスタと、前記n型トランジスタのソースと前記低電源線との間に設けられ、前記信号線の電位が前記受信回路の閾値を上回るのに伴ってオンし、前記信号線の電位が前記受信回路の閾値を下回るのに伴ってオフするスイッチ回路とを備えることを特徴とする半導体集積回路。付記7付記6記載の半導体集積回路において、前記駆動回路は、前記信号線の電位と前記受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、前記受信回路と同一の回路構成を有する検出回路を備え、前記スイッチ回路は、前記検出回路の出力信号の立ち下がり変化に応答してオンし、前記検出回路の出力信号の立ち上がり変化に応答してオフすることを特徴とする半導体集積回路。付記8正相側信号線と、逆相側信号線と、負論理の正相パルス信号を入力信号として受け、入力信号に応じて前記正相側信号線を駆動する正相側駆動回路と、負論理の逆相パルス信号を入力信号として受け、入力信号に応じて前記逆相側信号線を駆動する逆相側駆動回路と、前記正相側信号線の電位が閾値より大きいときに出力信号を低電源線の電位に設定し、前記正相側信号線の電位が閾値より小さいときに出力信号を高電源線の電位に設定する正相側受信回路と、前記逆相側信号線の電位が閾値より大きいときに出力信号を前記低電源線の電位に設定し、前記逆相側信号線の電位が閾値より小さいときに出力信号を前記高電源線の電位に設定する逆相側受信回路と、前記正相側受信回路の出力信号の立ち上がり変化に応答して第1動作状態から第2動作状態に遷移し、前記逆相側受信回路の出力信号の立ち上がり変化に応答して第2動作状態から第1動作状態に遷移する状態遷移回路とを備え、前記正相側駆動回路は、ソースが前記正相側信号線に接続され、ドレインが前記低電源線に接続され、ゲートが入力信号を受ける正相側第1p型トランジスタと、ソースが前記高電源線に接続され、ドレインが前記正相側信号線に接続され、ゲートが入力信号の反転信号を受ける正相側第2p型トランジスタとを備え、前記逆相側駆動回路は、ソースが前記逆相側信号線に接続され、ドレインが前記低電源線に接続され、ゲートが入力信号を受ける逆相側第1p型トランジスタと、ソースが前記高電源線に接続され、ドレインが前記逆相側信号線に接続され、ゲートが入力信号の反転信号を受ける逆相側第2p型トランジスタとを備えることを特徴とする半導体集積回路。付記9付記8記載の半導体集積回路において、前記正相側駆動回路は、ドレインが前記正相側信号線に接続され、ゲートが入力信号の反転信号を受ける正相側n型トランジスタと、前記正相側n型トランジスタのソースと前記低電源線との間に設けられ、前記正相側信号線の電位が前記正相側受信回路の閾値を上回るのに伴ってオンし、前記正相側信号線の電位が前記正相側受信回路の閾値を下回るのに伴ってオフする正相側スイッチ回路とを備え、前記逆相側駆動回路は、ドレインが前記逆相側信号線に接続され、ゲートが入力信号の反転信号を受ける逆相側n型トランジスタと、前記逆相側n型トランジスタのソースと前記低電源線との間に設けられ、前記逆相側信号線の電位が前記逆相側受信回路の閾値を上回るのに伴ってオンし、前記逆相側信号線の電位が前記逆相側受信回路の閾値を下回るのに伴ってオフする逆相側スイッチ回路とを備えることを特徴とする半導体集積回路。付記10付記9記載の半導体集積回路において、前記正相側駆動回路は、前記正相側信号線の電位と前記正相側受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、前記正相側受信回路と同一の回路構成を有する正相側検出回路を備え、前記正相側スイッチ回路は、前記正相側検出回路の出力信号の立ち下がり変化に応答してオンし、前記正相側検出回路の出力信号の立ち上がり変化に応答してオフし、前記逆相側駆動回路は、前記逆相側信号線の電位と前記逆相側受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、前記逆相側受信回路と同一の回路構成を有する逆相側検出回路を備え、前記逆相側スイッチ回路は、前記逆相側検出回路の出力信号の立ち下がり変化に応答してオンし、前記逆相側検出回路の出力信号の立ち上がり変化に応答してオフすることを特徴とする半導体集積回路。付記11付記8記載の半導体集積回路において、前記正相側受信回路は、前記状態遷移回路の第1動作状態から第2動作状態への遷移に応答して前記高電源線からの電位供給を遮断する正相側遮断回路を備え、前記逆相側受信回路は、前記状態遷移回路の第2動作状態から第1動作状態への遷移に応答して前記高電源線からの電位供給を遮断する逆相側遮断回路を備えることを特徴とする半導体集積回路。付記12信号線と、正論理のパルス信号を入力信号として受け、入力信号に応じて前記信号線を駆動する駆動回路とを備え、前記駆動回路は、ソースが前記信号線に接続され、ドレインが高電源線に接続され、ゲートが入力信号を受ける第1n型トランジスタと、ソースが低電源線に接続され、ドレインが前記信号線に接続され、ゲートが入力信号の反転信号を受ける第2n型トランジスタとを備えることを特徴とする半導体集積回路。付記13付記12記載の半導体集積回路において、前記信号線の電位が閾値より大きいときに出力信号を前記低電源線の電位に設定し、前記信号線の電位が閾値より小さいときに出力信号を前記高電源線の電位に設定する受信回路を備え、前記駆動回路は、ドレインが前記信号線に接続され、ゲートが入力信号の反転信号を受けるp型トランジスタと、前記p型トランジスタのソースと前記高電源線との間に設けられ、前記信号線の電位が前記受信回路の閾値を下回るのに伴ってオンし、前記信号線の電位が前記受信回路の閾値を上回るのに伴ってオフするスイッチ回路とを備えることを特徴とする半導体集積回路。付記14付記13記載の半導体集積回路において、前記駆動回路は、前記信号線の電位と前記受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、前記受信回路と同一の回路構成を有する検出回路を備え、前記スイッチ回路は、前記検出回路の出力信号の立ち上がり変化に応答してオンし、前記検出回路の出力信号の立ち下がり変化に応答してオフすることを特徴とする半導体集積回路。付記15正相側信号線と、逆相側信号線と、正論理の正相パルス信号を入力信号として受け、入力信号に応じて前記正相側信号線を駆動する正相側駆動回路と、正論理の逆相パルス信号を入力信号として受け、入力信号に応じて前記逆相側信号線を駆動する逆相側駆動回路と、前記正相側信号線の電位が閾値より大きいときに出力信号を低電源線の電位に設定し、前記正相側信号線の電位が閾値より小さいときに出力信号を高電源線の電位に設定する正相側受信回路と、前記逆相側信号線の電位が閾値より大きいときに出力信号を前記低電源線の電位に設定し、前記逆相側信号線の電位が閾値より小さいときに出力信号を前記高電源線の電位に設定する逆相側受信回路と、前記正相側受信回路の出力信号の立ち下がり変化に応答して第1動作状態から第2動作状態に遷移し、前記逆相側受信回路の出力信号の立ち下がり変化に応答して第2動作状態から第1動作状態に遷移する状態遷移回路とを備え、前記正相側駆動回路は、ソースが前記正相側信号線に接続され、ドレインが前記高電源線に接続され、ゲートが入力信号を受ける正相側第1n型トランジスタと、ソースが前記低電源線に接続され、ドレインが前記正相側信号線に接続され、ゲートが入力信号の反転信号を受ける正相側第2n型トランジスタとを備え、前記逆相側駆動回路は、ソースが前記逆相側信号線に接続され、ドレインが前記高電源線に接続され、ゲートが入力信号を受ける逆相側第1n型トランジスタと、ソースが前記低電源線に接続され、ドレインが前記逆相側信号線に接続され、ゲートが入力信号の反転信号を受ける逆相側第2n型トランジスタとを備えることを特徴とする半導体集積回路。付記16付記15記載の半導体集積回路において、前記正相側駆動回路は、ドレインが前記正相側信号線に接続され、ゲートが入力信号の反転信号を受ける正相側p型トランジスタと、前記正相側p型トランジスタのソースと前記高電源線との間に設けられ、前記正相側信号線の電位が前記正相側受信回路の閾値を下回るのに伴ってオンし、前記正相側信号線の電位が前記正相側受信回路の閾値を上回るのに伴ってオフする正相側スイッチ回路とを備え、前記逆相側駆動回路は、ドレインが前記逆相側信号線に接続され、ゲートが入力信号の反転信号を受ける逆相側p型トランジスタと、前記逆相側p型トランジスタのソースと前記高電源線との間に設けられ、前記逆相側信号線の電位が前記逆相側受信回路の閾値を下回るのに伴ってオンし、前記逆相側信号線の電位が前記逆相側受信回路の閾値を上回るのに伴ってオフする逆相側スイッチ回路とを備えることを特徴とする半導体集積回路。付記17付記16記載の半導体集積回路において、前記正相側駆動回路は、前記正相側信号線の電位と前記正相側受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、前記正相側受信回路と同一の回路構成を有する正相側検出回路を備え、前記正相側スイッチ回路は、前記正相側検出回路の出力信号の立ち上がり変化に応答してオンし、前記正相側検出回路の出力信号の立ち下がり変化に応答してオフし、前記逆相側駆動回路は、前記逆相側信号線の電位と前記逆相側受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、前記逆相側受信回路と同一の回路構成を有する逆相側検出回路を備え、前記逆相側スイッチ回路は、前記逆相側検出回路の出力信号の立ち上がり変化に応答してオンし、前記逆相側検出回路の出力信号の立ち下がり変化に応答してオフすることを特徴とする半導体集積回路。付記18付記15記載の半導体集積回路において、前記正相側受信回路は、前記状態遷移回路の第1動作状態から第2動作状態への遷移に応答して前記低電源線からの電位供給を遮断する正相側遮断回路を備え、前記逆相側受信回路は、前記状態遷移回路が第2動作状態から第1動作状態への遷移に応答して前記低電源線からの電位供給を遮断する逆相側遮断回路を備えることを特徴とする半導体集積回路。付記10の半導体集積回路では、正相側駆動回路は、正相側第1p型トランジスタおよび正相側第2p型トランジスタ、正相側n型トランジスタ、正相側スイッチ回路に加えて、正相側検出回路を備えて構成される。正相側検出回路は、正相側信号線の電位と正相側受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、正相側受信回路と同一の回路構成を有する。正相側スイッチ回路は、正相側検出回路の出力信号の立ち下がり変化に応答してオンし、正相側検出回路の出力信号の立ち上がり変化に応答してオフする。逆相側駆動回路は、逆相側第1p型トランジスタおよび逆相側第2p型トランジスタ、逆相側n型トランジスタ、逆相側スイッチ回路に加えて、逆相側検出回路を備えて構成される。逆相側検出回路は、逆相側信号線の電位と逆相側受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、逆相側受信回路と同一の回路構成を有する。逆相側スイッチ回路は、逆相側検出回路の出力信号の立ち下がり変化に応答してオンし、逆相側検出回路の出力信号の立ち上がり変化に応答してオフする。正相側検出回路は正相側受信回路と同一の回路構成を有しているため、正相側検出回路の出力信号と正相側受信回路の出力信号とでは、立ち上がり変化および立ち下がり変化がほぼ同一のタイミングで発生する。このため、正相側スイッチ回路のオン/オフを正相側検出回路の出力信号で制御することにより、正相側n型トランジスタによる正相側信号線の駆動が不要になった時点で即座に正相側スイッチ回路をオフさせることができる。この結果、低電源線から正相側信号線への過剰な電位供給を確実に回避できる。同様に、逆相側検出回路は逆相側受信回路と同一の回路構成を有しているため、逆相側検出回路の出力信号と逆相側受信回路の出力信号とでは、立ち上がり変化および立ち下がり変化がほぼ同一のタイミングで発生する。このため、逆相側スイッチ回路のオン/オフを逆相側検出回路の出力信号で制御することにより、逆相側n型トランジスタによる逆相側信号線の駆動が不要になった時点で即座に逆相側スイッチ回路をオフさせることができる。この結果、低電源線から逆相側信号線への過剰な電位供給を確実に回避できる。付記12の半導体集積回路では、半導体集積回路は、信号線および駆動回路を備えて構成される。駆動回路は、正論理のパルス信号を入力信号として受け、入力信号に応じて信号線を駆動する。駆動回路は、第1n型トランジスタおよび第2n型トランジスタを備えて構成される。第1n型トランジスタのソースは、信号線に接続される。第1n型トランジスタのドレインは、高電源線に接続される。第1n型トランジスタのゲートは、入力信号を受ける。第2n型トランジスタのソースは、低電源線に接続される。第2n型トランジスタのドレインは、信号線に接続される。第2n型トランジスタのゲートは、入力信号の反転信号を受ける。信号線を駆動する駆動回路を第1n型トランジスタおよび第2n型トランジスタを備えて構成することで、信号線により伝送される信号の振幅を、低電源線の電位から高電源線の電位より第1n型トランジスタの閾値電圧分だけ低い電位までの振幅に、小さくすることができる。このため、信号線に起因する消費電力を低減できる。従って、駆動回路により駆動される信号線の負荷が大きい場合、半導体集積回路の低消費電力化に大きく寄与できる。付記13の半導体集積回路では、半導体集積回路は、信号線および駆動回路に加えて、受信回路を備えて構成される。受信回路は、信号線の電位が閾値より大きいときに出力信号を低電源線の電位に設定し、信号線の電位が閾値より小さいときに出力信号を高電源線の電位に設定する。駆動回路は、第1n型トランジスタおよび第2n型トランジスタに加えて、p型トランジスタおよびスイッチ回路を備えて構成される。p型トランジスタのドレインは、信号線に接続される。p型トランジスタのゲートは、入力信号の反転信号を受ける。スイッチ回路は、p型トランジスタのソースと高電源線との間に設けられる。スイッチ回路は、信号線の電位が受信回路の閾値を下回るのに伴ってオンし、信号線の電位が受信回路の閾値を上回るのに伴ってオフする。このような構成の半導体集積回路では、信号線が低電源線の電位に設定されているとき、スイッチ回路がオンしている。この状態で、入力信号の立ち上がり変化が発生すると、第1n型トランジスタに加えて、p型トランジスタもオンする。従って、信号線により伝送される信号の立ち上がり変化活性化に要する時間が短縮される。そして、信号線の電位が受信回路の閾値を上回るのに伴って、スイッチ回路がオフする。このように、信号線の電位を引き上げる際に第1n型トランジスタに加えてp型トランジスタもオンするため、信号線による信号伝送を高速化できる。また、p型トランジスタによる信号線の駆動が不要になるとスイッチ回路がオフするため、高電源線から信号線への過剰な電位供給を回避できる。付記14の半導体集積回路では、駆動回路は、第1n型トランジスタおよび第2n型トランジスタ、p型トランジスタ、スイッチ回路に加えて、検出回路を備えて構成される。検出回路は、信号線の電位と受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、受信回路と同一の回路構成を有する。スイッチ回路は、検出回路の出力信号の立ち上がり変化に応答してオンし、検出回路の出力信号の立ち下がり変化に応答してオフする。検出回路は受信回路と同一の回路構成を有しているため、検出回路の出力信号と受信回路の出力信号とでは、立ち上がり変化および立ち下がり変化がほぼ同一のタイミングで発生する。このため、スイッチ回路のオン/オフを検出回路の出力信号で制御することにより、p型トランジスタによる信号線の駆動が不要になった時点で即座にスイッチ回路をオフさせることができる。この結果、高電源線から信号線への過剰な電位供給を確実に回避できる。付記15の半導体集積回路では、半導体集積回路は、正相側信号線、逆相側信号線、正相側駆動回路、逆相側駆動回路、正相側受信回路、逆相側受信回路および状態遷移回路を備えて構成される。正相側駆動回路は、正論理の正相パルス信号を入力信号として受け、入力信号に応じて正相側信号線を駆動する。逆相側駆動回路は、正論理の逆相パルス信号を入力信号として受け、入力信号に応じて逆相側信号線を駆動する。正相側受信回路は、正相側信号線の電位が閾値より大きいときに出力信号を低電源線の電位に設定し、正相側信号線の電位が閾値より小さいときに出力信号を高電源線の電位に設定する。逆相側受信回路は、逆相側信号線の電位が閾値より大きいときに出力信号を低電源線の電位に設定し、逆相側信号線の電位が閾値より小さいときに出力信号を高電源線の電位に設定する。状態遷移回路は、正相側受信回路の出力信号の立ち下がり変化に応答して第1動作状態から第2動作状態に遷移し、逆相側受信回路の出力信号の立ち下がり変化に応答して第2動作状態から第1動作状態に遷移する。正相側駆動回路は、正相側第1n型トランジスタおよび正相側第2n型トランジスタを備えて構成される。正相側第1n型トランジスタのソースは、正相側信号線に接続される。正相側第1n型トランジスタのドレインは、高電源線に接続される。正相側第1n型トランジスタのゲートは、入力信号正相パルス信号を受ける。正相側第2n型トランジスタのソースは、低電源線に接続される。正相側第2n型トランジスタのドレインは、正相側信号線に接続される。正相側第2n型トランジスタのゲートは、入力信号の反転信号を受ける。逆相側駆動回路は、逆相側第1n型トランジスタおよび逆相側第2n型トランジスタを備えて構成される。逆相側第1n型トランジスタのソースは、逆相側信号線に接続される。逆相側第1n型トランジスタのドレインは、高電源線に接続される。逆相側第1p型トランジスタのゲートは、入力信号逆相パルス信号を受ける。逆相側第2n型トランジスタのソースは、低電源線に接続される。逆相側第2n型トランジスタのドレインは、逆相側信号線に接続される。逆相側第2n型トランジスタのゲートは、入力信号の反転信号を受ける。正相側信号線を駆動する正相側駆動回路を正相側第1n型トランジスタおよび正相側第2n型トランジスタを備えて構成することで、正相側信号線により伝送される信号の振幅を、低電源線の電位から高電源線の電位より正相側第1n型トランジスタの閾値電圧分だけ低い電位までの振幅に、小さくすることができる。同様に、逆相側信号線を駆動する逆相側駆動回路を逆相側第1n型トランジスタおよび逆相側第2n型トランジスタを備えて構成することで、逆相側信号線により伝送される信号の振幅を、低電源線の電位から高電源線の電位より逆相側第1n型トランジスタの閾値電圧分だけ低い電位までの振幅に、小さくすることができる。このため、正相側信号線および逆相側信号線に起因する消費電力を低減できる。従って、正相側駆動回路により駆動される正相側信号線および逆相側駆動回路により駆動される逆相側信号線の負荷が大きい場合、半導体集積回路の低消費電力化に大きく寄与できる。付記16の半導体集積回路では、正相側駆動回路は、正相側第1n型トランジスタおよび正相側第2n型トランジスタに加えて、正相側p型トランジスタおよび正相側スイッチ回路を備えて構成される。正相側p型トランジスタのドレインは、正相側信号線に接続される。正相側p型トランジスタのゲートは、入力信号正相パルス信号の反転信号を受ける。正相側スイッチ回路は、正相側p型トランジスタのソースと高電源線との間に設けられる。正相側スイッチ回路は、正相側信号線の電位が正相側受信回路の閾値を下回るのに伴ってオンし、正相側信号線の電位が正相側受信回路の閾値を上回るのに伴ってオフする。逆相側駆動回路は、逆相側第1n型トランジスタおよび逆相側第2n型トランジスタに加えて、逆相側p型トランジスタおよび逆相側スイッチ回路を備えて構成される。逆相側p型トランジスタのドレインは、逆相側信号線に接続される。逆相側p型トランジスタのゲートは、入力信号逆相パルス信号の反転信号を受ける。逆相側スイッチ回路は、逆相側p型トランジスタのソースと高電源線との間に設けられる。逆相側スイッチ回路は、逆相側信号線の電位が逆相側受信回路の閾値を下回るのに伴ってオンし、逆相側信号線の電位が逆相側受信回路の閾値を上回るのに伴ってオフする。このような構成の半導体集積回路では、正相側信号線が低電源線の電位に設定されているとき、正相側スイッチ回路がオンしている。この状態で、正相側駆動回路の入力信号の立ち上がり変化が発生すると、正相側第1n型トランジスタに加えて、正相側p型トランジスタもオンする。従って、正相側信号線により伝送される信号の立ち上がり変化に要する時間が短縮される。そして、正相側信号線の電位が正相側受信回路の閾値を上回るのに伴って、正相側スイッチ回路がオフする。このように、正相側信号線の電位を引き上げる際に正相側第1n型トランジスタに加えて正相側p型トランジスタもオンするため、正相側信号線による信号伝送を高速化できる。また、正相側p型トランジスタによる信号線の駆動が不要になると正相側スイッチ回路がオフするため、高電源線から正相側信号線への過剰な電位供給を回避できる。同様に、逆相側信号線が低電源線の電位に設定されているとき、逆相側スイッチ回路がオンしている。この状態で、逆相側駆動回路の入力信号の立ち上がり変化が発生すると、逆相側第1n型トランジスタに加えて、逆相側p型トランジスタもオンする。従って、逆相側信号線により伝送される信号の立ち上がり変化に要する時間が短縮される。そして、逆相側信号線の電位が逆相側受信回路の閾値を上回るのに伴って、逆相側スイッチ回路がオフする。このように、逆相側信号線の電位を引き上げる際に逆相側第1n型トランジスタに加えて逆相側p型トランジスタもオンするため、逆相側信号線による信号伝送を高速化できる。また、逆相側p型トランジスタによる信号線の駆動が不要になると逆相側スイッチ回路がオフするため、高電源線から逆相側信号線への過剰な電位供給を回避できる。付記17の半導体集積回路では、正相側駆動回路は、正相側第1n型トランジスタおよび正相側第2n型トランジスタ、正相側p型トランジスタ、正相側スイッチ回路に加えて、正相側検出回路を備えて構成される。正相側検出回路は、正相側信号線の電位と正相側受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、正相側受信回路と同一の回路構成を有する。正相側スイッチ回路は、正相側検出回路の出力信号の立ち上がり変化に応答してオンし、正相側検出回路の出力信号の立ち下がり変化に応答してオフする。逆相側駆動回路は、逆相側第1n型トランジスタおよび逆相側第2n型トランジスタ、逆相側p型トランジスタ、逆相側スイッチ回路に加えて、逆相側検出回路を備えて構成される。逆相側検出回路は、逆相側信号線の電位と逆相側受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、逆相側受信回路と同一の回路構成を有する。逆相側スイッチ回路は、逆相側検出回路の出力信号の立ち上がり変化に応答してオンし、逆相側検出回路の出力信号の立ち下がり変化に応答してオフする。正相側検出回路は正相側受信回路と同一の回路構成を有しているため、正相側検出回路の出力信号と正相側受信回路の出力信号とでは、立ち上がり変化および立ち下がり変化がほぼ同一のタイミングで発生する。このため、正相側スイッチ回路のオン/オフを正相側検出回路の出力信号で制御することにより、正相側p型トランジスタによる正相側信号線の駆動が不要になった時点で即座に正相側スイッチ回路をオフさせることができる。この結果、高電源線から正相側信号線への過剰な電位供給を確実に回避できる。同様に、逆相側検出回路は逆相側受信回路と同一の回路構成を有しているため、逆相側検出回路の出力信号と逆相側受信回路の出力信号とでは、立ち上がり変化および立ち下がり変化がほぼ同一のタイミングで発生する。このため、逆相側スイッチ回路のオン/オフを逆相側検出回路の出力信号で制御することにより、逆相側p型トランジスタによる逆相側信号線の駆動が不要になった時点で即座に逆相側スイッチ回路をオフさせることができる。この結果、高電源線から逆相側信号線への過剰な電位供給を確実に回避できる。付記18の半導体集積回路では、正相側受信回路は、正相側遮断回路を備えて構成される。正相側遮断回路は、状態遷移回路の第1動作状態から第2動作状態への遷移に応答して低電源線からの電位供給を遮断する。逆相側受信回路は、逆相側遮断回路を備えて構成される。逆相側遮断回路は、状態遷移回路の第2動作状態から第1動作状態への遷移に応答して低電源線からの電位供給を遮断する。状態遷移回路が第1動作状態から第2動作状態に遷移すると、正相側受信回路において、正相側遮断回路により低電源線からの電位供給が遮断されるため、正相側信号線により伝送される信号が中間電位に設定されることに起因して発生する貫通電流を抑制できる。また、状態遷移回路が第2動作状態から第1動作状態に遷移すると、逆相側受信回路において、逆相側遮断回路により低電源線からの電位供給が遮断されるため、逆相側信号線により伝送される信号が中間電位に設定されることに起因して発生する貫通電流を抑制できる。以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。