"制御発振器50,50A,50Bを備え、前記制御発振器は、1または複数のインダクタ55および容量値が変更可能な第1の容量部54を含む共振回路202,202Aと、前記共振回路と接続され、前記共振回路の共振周波数に対応した発振周波数を有する局部発振信号LOを出力する増幅部201と、前記増幅部に供給する駆動電流の値を調整する電流調整部56とを含み、前記第1の容量部54の容量値および前記電流調整部56を制御する制御部12をさらに備え、前記制御部12は、前記増幅部201に供給する駆動電流の値を変更するように前記電流調整部56に指令したときには、前記第1の容量部54の容量値も変更する、半導体装置。前記共振回路202,202Aは、容量値が変更可能な第2の容量部53をさらに含み、前記制御部12は、前記第2の容量部53の容量値が一定の状態で前記増幅部201に供給する駆動電流の値を変更するように前記電流調整部56に指令したときには、前記発振周波数を一定に保つように前記第1の容量部54の容量値を変更する、請求項1に記載の半導体装置。前記半導体装置は、前記局部発振信号を分周して出力する分周器60と、前記分周器60の出力と与えられた基準信号CKとの位相差に応じた信号を出力する位相比較器61と、前記位相比較器61の出力の高周波成分を除去することによってフィードバック信号TRを生成するフィルタ部62,62Aとをさらに備え、前記共振回路50,50A,50Bは、前記フィードバック信号TRの値に応じて容量値が変化する第2の容量部53をさらに含み、前記制御部12,12A,12B,12Cは、前記増幅部201に供給する駆動電流の値を変更するように前記電流調整部56に指令したときには、前記発振周波数を一定に保つように前記第1の容量部54の容量値を変更する、請求項1に記載の半導体装置。与えられたベースバンド信号によって前記局部発振信号LOを変調して出力する変調器30と、前記変調器30の出力を増幅する、ゲインを調整可能なアンプ31とをさらに備える、請求項3に記載の半導体装置。前記制御部は、前記アンプ31のゲインに応じて前記増幅部201に供給する駆動電流の値を変更するように前記電流調整部56に指令する、請求項4に記載の半導体装置。前記半導体装置は、前記フィルタ部62,62Aと前記制御発振器50,50A,50Bとの間の前記フィードバック信号TRの経路に設けられ、前記フィードバック信号TRおよび予め定める一定信号REFのいずれか一方を前記制御発振器50,50A,50Bの前記第2の容量部53に供給する切替部SW1をさらに含み、前記第1の容量部54の容量値は、前記制御部12,12B,12Cで生成された第1の制御信号CNの値に応じて変化し、前記電流調整部56は、前記制御部12で生成された第2の制御信号ICの値に応じて前記増幅部201に供給する駆動電流の値を調整し、前記制御部12,12B,12Cは、キャリブレーション時に、前記切替部SW1を切替えることによって前記一定信号REFを前記第2の容量部54に供給した状態で前記第2の制御信号ICの値を変化させ、前記制御部は、前記第2の制御信号ICの値を変化させた前後で検出された前記局部発振信号LOの周波数が等しくなるように、前記第2の制御信号ICの値を変化させた後に供給する前記第1の制御信号CNの値を決定し、前記制御部12は、決定した前記第1の制御信号CNの値を前記第2の制御信号ICの値の変化に対応付けてテーブルとして記憶し、前記制御部12,12B,12Cは、前記フィードバック信号TRが前記切替部SW1を介して前記制御発振器50,50A,50Bに供給される通常動作時において前記第2の制御信号ICの値を変化させる場合には、前記第2の制御信号ICの値を変化させた後に供給する前記第1の制御信号CNの値を前記テーブルに基づいて決定する、請求項3に記載の半導体装置。前記第1の容量部54の容量値は、前記制御部12A,12B,12Cで生成された第1の制御信号CNの値に応じて変化し、前記電流調整部56は、前記制御部12A,12B,12Cで生成された第2の制御信号ICの値に応じて前記増幅部201に供給する駆動電流の値を調整し、前記制御部12A,12B,12Cは、キャリブレーション時に、前記第2の制御信号ICの値を変化させ、前記制御部12A,12B,12Cは、前記第2の制御信号ICの値を変化させた前後で検出された前記フィードバック信号TRの値が等しくなるように、前記第2の制御信号ICの値を変化させた後に供給する前記第1の制御信号CNの値を決定し、前記制御部12A,12B,12Cは、決定した前記第1の制御信号CNの値を前記第2の制御信号ICの値の変化に対応付けてテーブルとして記憶し、前記制御部12A,12B,12Cは、通常動作時に前記第2の制御信号ICの値を変化させる場合には、前記第2の制御信号ICの値を変化させた後に供給する前記第1の制御信号CNの値を前記テーブルに基づいて決定する、請求項3に記載の半導体装置。前記フィルタ部62Aは、デジタル回路によって構成され、前記制御部12,12A,12B,12Cからの指令に応じて通過帯域幅を変更可能であり、前記制御部12,12A,12B,12Cは、前記増幅部201に供給する駆動電流の値を変更するように前記電流調整部56に指令したときには、前記フィルタ部62Aの通過帯域幅を通常の帯域幅よりも増加させる、請求項3に記載の半導体装置。前記半導体装置は、前記局部発振信号を分周して出力する分周器60と、前記分周器60の出力と与えられた基準信号CKとの位相差に応じた信号を出力する位相比較器61と、前記位相比較器61の出力の高周波成分を除去することによってフィードバック信号TRを生成するフィルタ部62,62Aとをさらに備え、前記共振回路202Aは、前記フィードバック信号TRの値に応じて容量値が変化する第2の容量部53と、前記制御部12Bの指令に応じて容量値が変化する第3の容量部57とをさらに含み、前記制御部12Bは、前記第3の容量部57の容量値を一定に保った状態で、前記増幅部201に供給する駆動電流の値を変更するように前記電流調整部56に指令したときには、前記発振周波数を一定に保つように前記第1の容量部54の容量値を変更する、請求項1に記載の半導体装置。前記半導体装置は、前記局部発振信号を分周して出力する分周器60と、前記分周器60の出力と与えられた基準信号CKとの位相差に応じた信号を出力する位相比較器61と、前記位相比較器61の出力の高周波成分を除去することによってフィードバック信号TRを生成するフィルタ部62とをさらに備え、前記共振回路202は、前記フィードバック信号TRの値に応じて容量値が変化する第2の容量部53をさらに含み、前記制御部12Cは、第1の制御信号CNおよび第2の制御信号CTを生成し、前記第1の容量部54の容量値は、前記第1の制御信号CNと前記第2の制御信号CTとを加算した信号の値に応じて変化し、前記制御部12Cは、前記第2の制御信号CTを一定に保った状態で、前記増幅部201に供給する駆動電流の値を変更するように前記電流調整部56に指令したときには、前記発振周波数を一定に保つように前記第1の制御信号CNの値を変更する、請求項1に記載の半導体装置。半導体装置であって、制御発振器50を備え、前記制御発振器は、1または複数のインダクタ55、容量値が変更可能な第1の容量部54、フィードバック信号TRの値に応じて容量値が変化する第2の容量部53を含む共振回路202と、前記共振回路202と接続され、前記共振回路202の共振周波数に対応した発振周波数を有する局部発振信号LOを出力する増幅部201とを含み、前記半導体装置は、さらに、前記局部発振信号LOを分周して出力する分周器60と、前記分周器60の出力と与えられた基準信号との位相差に応じた信号を出力する位相比較器61と、前記位相比較器61の出力の高周波成分を除去することによって前記フィードバック信号TRを生成するフィルタ部62と、前記第1の容量部54の容量値を制御する制御部12とを備え、前記制御部12は、前記発振周波数を変化させるような状態の変化が前記半導体装置に生じたときには、前記発振周波数を一定に保つように前記第1の容量部54の容量値を変更する、半導体装置。雑音特性を仕様よりも悪化させないようにしながらPLL回路の制御発振器に供給する駆動電流を減少させることができれば、さらに消費電力を低減することができる。ところが、制御発振器の駆動電流量を変化させると、発振周波数や位相に跳びが生じることによってPLL回路のロックが外れることが問題となる。このため、従来のPLL回路では、制御発振器に供給する駆動電流は一定値に固定されるのが通常である。PLL回路のロック外れは、分周器に供給する駆動電流を変化させた場合にも生じることがあるし、さらには、時分割復信TDD:TimeDivisionDuplexにおいて送受信の切替を行なうときに、送信出力段の増幅アンプをオンまたはオフに切替える場合にも生じることがある。この発明の目的は、PLL回路のロックが外れた場合でも発振周波数の跳びの量を抑制することによって再ロックするまでの時間の短縮を可能にすることである。この発明の実施の一形態による半導体装置は、制御発振器と制御部とを備える。制御発振器は、共振回路と増幅部と電流調整部とを含む。共振回路は、1または複数のインダクタおよび容量値が変更可能な第1の容量部を含む。増幅部は、共振回路と接続され、共振回路の共振周波数に対応した発振周波数を有する局部発振信号を出力する。電流調整部は、増幅部に供給する駆動電流の値を調整する。制御部は、第1の容量部の容量値および電流調整部を制御する。制御部は、増幅部に供給する駆動電流の値を変更するように電流調整部に指令したときには、第1の容量部の容量値も変更する。上記の実施の形態による半導体装置によれば、制御部は、増幅部に供給する駆動電流の値を変更するように電流調整部に指令したときには、第1の容量部の容量値も調整する。したがって、上記の構成の制御発振器および制御部を備えたPLL回路においては、第1の容量部の容量値を調整することによって駆動電流が変化に伴う発振周波数の跳びの量を抑制できるので、ロック外れを防止することができる。たとえロック外れが生じたとしても再ロックするまでの時間を短縮することができる。以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。<実施の形態1>[通信機1の全体構成]図1は、この発明の実施の形態1によるRFIC半導体装置10を搭載した通信機1の全体構成を示すブロック図である。通信機1は、ベースバンド回路BBIC:BasebandIC2と、RFIC10と、差動信号のインピーダンスを変換するとともに差動信号をシングルエンド信号に変換する変換器3と、電力増幅器HPA:HighPowerAmplifier4と、フロントエンドモジュールFEM:FrontEndModule5と、アンテナ6と、シングルエンド信号を差動信号に変換して、差動信号のインピーダンスを変換する変換器7とを含む。以下、送信時および受信時に分けて各部の動作について簡単に説明する。以下の説明では、差動信号XXを構成する非反転信号と反転信号を区別するときには、参照符号XXの末尾にT非反転信号、B反転信号をそれぞれ付して、XX_T、XX_Bのように記載する。送信をTX、受信をRXと記載する場合がある。まず、送信時には、ベースバンド回路2は、送信データに基づいてI信号と直交位相成分であるQ信号とを生成する。生成されたI信号およびQ信号は、RFIC10への制御信号とともに、シリアル差動信号S_TXに変換されて、LVDSLowVoltageDifferentialSignalingでRFIC10に出力される。シリアル差動信号S_TXは、RFIC10のインターフェース部11でシリアル-パラレル変換されてI信号DiおよびQ信号DqとRFIC10への制御信号とに分離される。RFIC10は、送信装置の構成として、補正値加算部21と、DAC22,23DAC:DigitaltoAnalogConverterと、LPF24,25LPF:LowPassFilterと、局部発振器26と、移相器27と、直交変調器30と、送信パワーを制御するTXPGA31PGA:ProgrammableGainAmplifierとを含む。インターフェース部11から出力されたデジタルのI信号DiおよびQ信号Dqは、補正値加算部21によって第1および第2のオフセット補正値がそれぞれ付加される。オフセット補正値は、直交変調器30のキャリアリークを抑制するためのものである。DAC22,23は、オフセット補正されたI信号DiおよびQ信号Dqをそれぞれアナログ差動信号に変換する。アナログ変換されたオフセット補正後のI信号およびQ信号は、LPF24,25をそれぞれ通過した後、それぞれ差動のベースバンド信号BB_I、BB_Qとして直交変調器30に入力される。直交変調器30には、さらに、局部発振器26の出力信号に基づいて移相器27にて生成されたアナログ差動信号である局部発振信号LO_Iと局部発振信号LO_Qとが入力される。ここで、局部発振信号LO_IとLO_Qの位相差は90度であり、LO_Qの位相がLO_Iの位相よりも遅れている。移相器27に代えて、1/2分周器によって局部発振信号LO_I,LO_Qを生成してもよい。直交変調器30は、BB_I信号とLO_I信号とを乗算するとともに、BB_Q信号とBB_Q信号とを乗算し、それらの乗算結果を減算することによって、送信周波数帯域の送信信号を生成してTXPGA31に出力する。TXPGA31に入力された送信信号は、制御信号に応じて送信パワーが調整された後、変換器3によって差動信号からシングルエンド信号に変換される。電力増幅器4は、変換器3から出力された送信信号を増幅する。増幅された送信信号はフロントエンドモジュール5を介してアンテナ6に供給され、アンテナ6から放射される。フロントエンドモジュール5は、送信信号と受信信号を分離するデュプレクサと、送受信周波数帯ごとに用意されたデュプレクサとアンテナ6との接続を切替えるスイッチとを含むモジュールである。次に、受信時には、アンテナ6で受信した受信信号は、フロントエンドモジュール5を介して変換器7に入力される。変換器7は、シングルエンド信号である受信信号を差動信号に変換するとともにインピーダンス変換を行ってRFIC10に伝送する。RFIC10は、受信装置の構成として、LNA80LNA:LowNoiseAmplifierと、直交復調器81と、局部発振器82と、移相器83と、RXPGA84,85と、LPF86,87と、ADC88,89ADC:AnalogtoDigitalConverterとを含む。変換器7から入力された受信信号は、LNA80によって増幅された後、直交復調器81に入力される。直交復調器81には、LNA80の出力に加えて、局部発振器82の出力信号に基づいて移相器83にて生成されたアナログ差動信号である局部発振信号RXLO_Iおよび局部発振信号RXLO_Qが入力される。ここで、局部発振信号RXLO_IとRXLO_Qとの位相差は90度であり、RXLO_Qの位相がRXLO_Iの位相よりも遅れている。移相器83に代えて、1/2分周器によって局部発振信号RXLO_I,RXLO_Qを生成してもよい。直交復調器81は、受信信号と局部発振信号RXLO_Iとを乗算することによってベースバンドI信号を生成し、受信信号と局部発振信号RXLO_Qとを乗算することによってベースバンドQ信号を生成する。直交復調器81によって生成されたベースバンドI信号とベースバンドQ信号とは、LPF84,85によって不要波が除去された後にRXPGA86,87によってそれぞれレベル調整される。RXPGA86,87を通過したI信号およびQ信号は、ADC88,89によってそれぞれデジタル変換される。その後、ベースバンドI信号およびベースバンドQ信号は、インターフェース部11によってシリアル差動信号S_RXに変換されてLVDSにてベースバンド回路2に出力される。ベースバンド回路2は、受信したI信号およびQ信号を含むシリアル差動信号S_RXに基づいて受信信号を復調する。RFIC10は制御部12をさらに含む。制御部12は、インターフェース部11で分離されたベースバンド回路2からの制御信号を受け、上述の送信装置および受信装置の各要素を制御する。たとえば、制御部12は、TXPGA31のゲインを制御するゲイン調整コードGCや局部発振器26を制御するための制御コードFS,IC,CNを出力する。[局部発振器26および制御部12の構成]図2は、図1の局部発振器26の構成と、制御部12のうち局部発振器26の制御に関係する部分の構成を示すブロック図である。図2には、図1の移相器27、直交変調器30、およびTXPGA31も合わせて示される。図2を参照して、局部発振器26は、LC発振器デジタル制御発振器50と、分周器DIV:divider60と、デジタル位相比較器DPFD:DigitalPhaseFrequencyDetector61と、デジタルローパスフィルタDLPF:DigitalLowPassFilter62とを含む全デジタルPLL回路である。LC発振器50は、デジタルローパスフィルタ62のデジタル出力トラッキングコードTRの値に応じた周波数で発振する。LC発振器50の出力信号局部発振信号LOは差動信号0,πである。移相器27は、この差動の出力信号LOを受けて、互いに90度位相の異なる局部発振信号LO_I0,πおよびLO_Qπ/2,3π/2を生成する。LC発振器50の詳細な構成は図3で説明する。分周器60は、LC発振器50の出力信号局部発振信号LOを分周した信号を出力する。デジタル位相比較器61位相比較部は、たとえば温度補償型水晶発振器図示省略から出力されたクロック信号CKと、分周器60の出力信号との位相差を検出し、検出した位相差に対応した位相差信号を出力する。たとえば、デジタル位相比較器61は、クロック信号CKおよびクロック信号CKの立上り時刻または立下り時刻の時間差を検出する。デジタルローパスフィルタ62は、デジタル位相比較器61から出力された位相差信号の周波数帯域を制限するデジタルフィルタである。デジタルローパスフィルタ62によって位相差信号の高域の雑音成分が除去される。上記のLC発振器50、分周器60、デジタル位相比較器61、およびデジタルローパスフィルタ62によって帰還ループが構成される。この帰還ループによって、分周器60から出力された信号の周波数とクロック信号CKの周波数とが一致するまで帰還がかかる。このように周波数が一致することをロックするという。周波数がロックした状態では、局部発振信号LOの周波数は、クロック信号CKの周波数に分周比を乗算した値に一致する。次に、局部発振器26の制御に関係する制御部12の構成について説明する。図2を参照して、制御部12は、加算器41と、レジスタ42,45A,45B,45Cと、論理回路43と、比較器44と、テーブル記憶部46とを含む。制御部12は、図1のベースバンド回路2からパワー制御情報1:パワー増加、-1:パワー減少、0:パワー維持を受ける。加算器41は、パワー制御情報とレジスタ42に保持されたデータとを加算する。加算器41の加算結果はレジスタ42に上書きされる。この結果、レジスタ42には、通信機1の現在の出力電力の設定値PSが保持される。図2の場合、出力電力の設定値PSは5ビットのデジタルデータである。論理回路43は、出力電力の設定値PSをゲイン調整コードGCに変換してTXPGA31に出力する。TXPGA31の出力はゲイン調整コードGCの値に応じて変化する。比較器44は、レジスタ42に保持された現在の出力電力の設定値PSと、レジスタ45A,45B,45Cにそれぞれ保持された比較値1,2,3たとえば、比較値1<比較値2<比較値3とを比較することによって、5ビットの出力電力の設定値PSを2ビットの電流調整コードICに変換する。電流調整コードICに応じてLC発振器50に供給される駆動電流の値が調整される。このように、出力電力の設定値PSに応じて駆動電流を調整することによってRFIC10の消費電力を低減することができる。電流調整コードICのビット数は2ビットに限られない。たとえば、出力電力の設定値PSと比較する比較値を1個にした場合には、比較器44によって1ビットの電流調整コードICが生成される。出力電力の設定値PSに対応して電流調整コードICの値が切替わると、通常、LC発振器50の発振周波数に跳びが生じる。テーブル記憶部46は、電流調整コードICの値の変化に対応付けて予め設定されたキャンセルコードCNの値を記憶する。図8~図15で詳しく説明するように、電流調整コードICの値を切替えるときには、対応するキャンセルコードCNがテーブル記憶部46から出力される。このキャンセルコードCNに応答してLC発振器50に含まれる容量部の容量値が調整されることによって、LC発振器50の発振周波数の跳びが抑制される。制御部12は、さらに、図1のベースバンド回路2から受けた制御信号に基づいて局部発振器26の発振周波数を設定するために、分周器60の分周比を変更する周波数設定コードFSを出力する。上記の説明と異なり、アナログ回路によって位相比較器61およびローパスフィルタ62を構成することができる。この場合、LC発振器50はローパスフィルタ62から出力された制御電圧の値に応じた周波数で発振する。この明細書では、デジタルの制御コードとアナログの制御電圧とを総称して制御信号とも記載する。[LC発振器50の構成]図3は、図2のLC発振器50の構成の一例を示す回路図である。図3を参照して、LC発振器50は、増幅部201と、LC共振回路202と、電流調整部56とを含む。LC発振器50は、LC共振回路202の共振周波数に対応した発振周波数を有する差動の局部発振信号LOを出力ノードND1,ND2から出力する。増幅部201はクロスカップル接続された一対のNMOSNegativechannelMetalOxideSemiconductorトランジスタ51,52を含む。NMOSトランジスタ51のドレインは第1の出力ノードND1に接続され、ゲートは第2の出力ノードND2に接続され、ソースは接続ノードND3に接続される。NMOSトランジスタ52のドレインは第2の出力ノードND2に接続され、ゲートは第1の出力ノードND1に接続され、ソースは接続ノードND3に接続される。LC共振回路202は、NMOSトランジスタ51,52の負荷として増幅部201に接続される。LC共振回路202は、出力ノードND1,ND2間に互いに並列に接続された、容量部53、容量部54、およびインダクタ55を含む。容量部53は、図2のデジタルローパスフィルタ62から出力されたトラッキングコードTRの値に応じて容量値が変化する。容量部54は、制御部12から出力されたキャンセルコードCNの値に応じて容量値が変化する付加的なキャパシタである。LC共振回路202の共振周波数は、主として容量部53の容量値とインダクタ55のインダクタンス値によって決まる。インダクタ55の中点は、電源ノードVDDに接続される。電流調整部56は、接続ノードND3と電源ノードVSS接地ノードとの間に接続される。電流調整部56の抵抗値は図2の制御部12から出力された電流調整コードICの値に応じて変化し、これによって、電源ノードVDDから電源ノードVSSに流れる増幅部201の駆動電流トランジスタ51,52のコレクタ電流の大きさが変化する。図4は、図3に示す容量部53,54の構成の一例を示す図である。図4を参照して、容量部53,54の各々は、デジタルアナログ変換器DAC:DigitaltoAnalogConverter101と、電圧制御キャパシタ102とを含む。デジタルアナログ変換器101は、制御コードトラッキングコードTRまたはキャンセルコードCNをアナログの制御電圧Vcntに変換する。電圧制御キャパシタ102は、直列接続されたMOSトランジスタキャパシタMOSFETCapacitor103,104を含む。MOSトランジスタキャパシタ103,104の接続ノードに印加された制御電圧Vcntに応じて電圧制御キャパシタ102の容量値が変化する。図5は、図4の電圧制御キャパシタ102において制御電圧と容量値との関係を示す図である。制御コードに対応する制御電圧Vcnt最小値VL、最大値VHによって電圧制御キャパシタ102の容量値が決まる。図6は、図3に示す容量部53,54の他の構成例を示す図である。図6を参照して、容量部53,54の各々は、容量素子1050~105mと、容量素子1060~106mと、スイッチング素子としてのNMOSトランジスタ1070~107mとを含む。ただし、mは、制御コードトラッキングコードTRまたはキャンセルコードCNのビット数に応じて決まる整数である。第i番目0≦i≦mの容量素子105i、NMOSトランジスタ107i、および容量素子106iは、出力ノードND1,ND2間に直列に接続されることによって直列接続体を構成する。これらのm1個の直列接続体は互いに並列に接続される。NMOSトランジスタ1070~107mの各々が制御コードトラッキングコードTR、キャンセルコードCNの値に応じてオンまたはオフに切替えられることによって、容量部53,54の容量値が変化する。図7は、図3に示す電流調整部56の構成の一例を示す図である。図7を参照して、電流調整部56は、スイッチング素子としてのNMOSトランジスタ1080~108nと、抵抗素子1090~109nとを含む。ただし、nは、制御コード電流調整コードICのビット数に応じて決まる整数である。第i番目0≦i≦nのNMOSトランジスタ108iおよび抵抗素子109iは、接続ノードND3と電源ノードVSSとの間に直列に接続されることによって直列接続体を構成する。これらのn1個の直列接続体は互いに並列に接続される。NMOSトランジスタ1080~108nの各々が制御コード電流調整コードICの値に応じてオンまたはオフに切替えられることによって、電流調整部56の抵抗値が変化する。[発振周波数の跳びの抑制方法]次に、電流調整コードICが切替わったときにおける発振周波数の跳びの抑制方法について説明する。まず、図3の容量部54によって発振周波数の調整が行なわれない場合、すなわち、発振周波数の跳びが抑制されない場合を説明する。図8は、図3のLC発振器50において電流調整コードICが切替わったときの発振周波数の変化を示す図である。図8の上側のグラフAはLC発振器50に流れる電流の時間変化を示し、下側のグラフBはLC発振器50の発振周波数の時間変化を示す。図3、図8を参照して、時刻t1で電流調整コードICの値が切替わることによって制御発振器を流れる駆動電流が変化する。この駆動電流の変化に起因して発振周波数にΔfの跳びが生じる。発振周波数は、時間の経過と共にPLLの作用によって元の発振周波数に戻る。発振周波数が許容範囲FT内に収まるまでの時間時刻t1から時刻t2までを再ロッキング時間TRLと称する。図9は、図3のLC発振器50において電流調整コードICが切替わったときの発振周波数の変化を示す図である。図9の場合には、図3の容量部54によって発振周波数の調整が行なわれる。図9において、Aのグラフは電流調整コードICの値に対応する駆動電流の時間変化を示す。Bのグラフは、キャンセルコードCNを一定にして電流調整コードICの値を変化させたときの発振周波数の時間変化を示す。CのグラフはキャンセルコードCNの値の変化に対応する発振周波数の変化分を示すトラッキングコードTRおよび電流調整コードICは一定とする。Dのグラフは、電流調整コードICとキャンセルコードの値の両方を変化させた場合の発振周波数の時間変化を示す。図3、図9を参照して、時刻t1で電流調整コードICの値が切替わることによって制御発振器を流れる駆動電流が変化する。キャンセルコードCNによって容量部54の容量値の調整を行なわない場合には、グラフBに示すように、時刻t1の直後に発振周波数の跳びΔfが生じる。この発振周波数の跳びΔfを抑圧するために時刻t1の電流調整コードICの切替わりと同時にキャンセルコードCNが切替えられ、これによって、グラフBにおける発振周波数の跳びを打ち消すように容量部54の容量値を変化させるグラフC参照。グラフDに示すように、電流調整コードICとキャンセルコードCNとの両方を変化させることによって、時刻t1における発振周波数の跳びが抑圧され、発振周波数が許容範囲FT内に維持される。時刻t1より後のキャンセルコードCNは、電流調整コードICの値の変化に対応付けてテーブル記憶部46に予め記憶された値が用いられる。以下、テーブル記憶部46に予め記憶するテーブルの作成方法について説明する。テーブルの作成はキャリブレーション時に行なわれる。図10は、図2の局部発振器26および制御部12のうちテーブルの作成に関係する部分を示すブロック図である。図10においてLC発振器50は、容量部54とその他の部分59とに分けて示される。図2、図3、図10を参照して、局部発振器26は図2の構成に加えて切替部SW1をさらに含む。制御部12は、図2の構成に加えてレジスタ47とテーブル設定部70とをさらに含む。レジスタ47は予め設定された参照コードREFを保持する。参照コードREFとして、たとえば、トラッキングコードTRの設定可能範囲の中央値が用いられる。切替部SW1は、デジタルローパスフィルタ62から出力されたトラッキングコードTRと、レジスタ47から出力された参照コードREFとを受け、制御部12の指令に応じていずれか一方の制御コードをLC発振器50の容量部53に出力する。キャリブレーション時には、切替部SW1によってレジスタ47とLC発振器50とが接続されるSW1=1ことによって、LC発振器50の発振周波数はオープンループ制御される。通常動作時には、切替部SW1によってデジタルローパスフィルタ62とLC発振器50とが接続されるSW1=0ことによって、LC発振器50の発振周波数はクローズドループ制御される。テーブル設定部70は、周波数カウンタ71と、レジスタ72と、比較器73と、2分探索BinarySearchロジック74と、切替部SW2とを含む。周波数カウンタ71は、LC発振器50から出力された局部発振信号LOを受け、キャリブレーション時SW1=1に動作状態ON状態となって局部発振信号LOの周波数を検出する。検出された周波数のデータたとえば、10ビットは、比較器73および切替部SW2に出力される。周波数カウンタ71は、通常動作時SW1=0には停止状態OFF状態になる。切替部SW2は、周波数カウンタ71とレジスタ72とを接続するか否かを切替える。周波数カウンタ71とレジスタ72とが接続されているときSW2=0、レジスタ72は、周波数カウンタ71から出力された周波数データを保持する。周波数カウンタ71とレジスタ72とが接続されていないときSW2=1、レジスタ72は比較器73の入力端子bと接続され、保持している周波数データを比較器73に出力する。以下、切替部SW2によってレジスタ72と周波数カウンタ71とが接続されている場合SW2=0をモード1と称し、レジスタ72と周波数カウンタ71とが接続されていない場合SW2=1をモード2と称する。比較器73は、モード1SW2=0のとき停止状態OFF状態となり、モード2SW2=1のとき動作状態ON状態となる。比較器73は、動作状態のとき、周波数カウンタ71から出力された周波数データと、レジスタ72に保持されている周波数データとを比較し、比較結果1ビットデータを2分探索ロジック74に出力する。たとえば、図10の端子aに入力される値が端子bに入力される値より大きい場合a>bには比較器73は1を出力し、端子aに入力される値が端子bに入力される値以下の場合a≦bには比較器73は0を出力する。2分探索ロジック74は、モード1SW2=0のとき停止状態OFF状態となり、モード2SW2=1のとき動作状態ON状態となる。制御部12は、キャリブレーション時SW1=1に、モード1SW2=0からモード2SW2=1へのモード切替を行なうのと同時に電流調整コードICの値を切替える。2分探索ロジック74は、モード2SW2=1のときに電流調整コードICの値を切替える前後において検出された局部発振信号LOの周波数が等しくなるように、電流調整コードICの値の切替後に供給すべきキャンセルコードCNの値を2分探索法によって決定する。具体的には、2分探索ロジック74は、初期の探索範囲をキャンセルコードCNの最小値から最大値までの全範囲とし、探索範囲の中央値をテーブル記憶部46に出力する。探索範囲の中央値は、テーブル記憶部46を介してLC発振器50の容量部54に出力され、キャンセルコードCNとして用いられる。このキャンセルコードCNの値に対する比較器73の比較結果に基づいて、2分探索ロジック74は探索範囲を半分に縮小する。以上の過程がキャンセルコードCNのビット数の回数だけ繰返されることによって、キャンセルコードCNの値が最終的に決定される。テーブル記憶部46は、決定されたキャンセルコードCNの値を、電流調整コードICの値の変化に対応付けて記憶する。[テーブル作成の具体例]以下、図11~図15を参照して、電流調整コードICの初期値を00、キャンセルコードCNの初期値をn0n0は、10ビットの2進数を意味するとし、電流調整コードICを初期値00から01に切替えたとき、切替後に供給すべきキャンセルコードCNの値を決定する手順について説明する。図11は、キャリブレーション時SW1=1においてモード1SW2=0の場合の制御部12の動作を説明するための図である。図11を参照して、制御部12は、電流調整コードICとして初期値00を出力する。キャリブレーション時には、トラッキングコードTRに代えて一定値の参照コードREFがLC発振器50に入力される。この状態で、テーブル設定部70はLC発振器50から出力された局部発振信号LOの周波数を検出し、レジスタ72に保持する。図12は、キャリブレーション時SW1=1においてモード2SW2=1の場合の制御部12の動作を説明するための図である。図12を参照して、制御部12は、電流調整コードICとして切替後の値01を出力する。キャリブレーション時には、トラッキングコードTRに代えて一定値の参照コードREFがLC発振器50に入力されている。比較器73は、この状態で周波数カウンタ71によって検出された局部発振信号LOの周波数の値と、レジスタ72に保持されている周波数のデータとを比較し、比較結果を2分探索ロジック74に出力する。2分探索ロジック74は、比較器73の比較結果に基づいて探索範囲を半分に削減するともに、新たに設定された探索範囲の中央値をテーブル記憶部46に出力する。出力された探索範囲の中央値はキャンセルコードCNとしてLC発振器50の容量部54に与えられる。キャンセルコードCNが10ビットの場合には、以上の手順が10回繰返されることによって、最終的なキャンセルコードCNの値としてn1が決定される。決定された値n1は、切替後の電流調整コードICの値01に対応付けてテーブル記憶部46によって記憶される。同様に、電流調整コードICの値が初期値00から10に切替えられたとき、切替後に供給されるキャンセルコードCNの値としてn2が決定され、テーブル記憶部46によって記憶される。電流調整コードICの値が初期値00から11に切替えられたとき、切替後に供給されるキャンセルコードCNの値としてn3が決定され、テーブル記憶部46によって記憶される。図13は、通常動作時SW1=0における制御部12の動作を説明するための図である。図13を参照して、通常動作時には、図2のデジタルローパスフィルタから出力されたトラッキングコードTRがLC発振器50に入力される。周波数カウンタ71は停止状態OFF状態である。このとき、制御部12から出力される電流調整コードICが00から01に切替えられると、この切替に応じてテーブル記憶部46から容量部54に出力されるキャンセルコードCNがn0からn1にテーブルに基づいて切替えられる。この結果、電流調整コードの切替時における発振周波数の跳びが抑制される。図14は、キャリブレーション時において、切替部SW1,SW2の状態、制御コードIC,CNの値の時間変化、および発振周波数の時間変化を示すタイミング図である。グラフAは電流調整コードICの値の時間変化を示し、グラフBは切替部SW1の状態を示し、グラフCは切替部SW2の状態を示し、グラフDはキャンセルコードCNの値の時間変化を示し、グラフEはLC発振器50から出力される局部発振信号LOの周波数発振周波数の時間変化を示す。図11、図12、図14を参照して、キャリブレーションモード時には切替部SW1の状態は1である。制御部12は、時刻t1で電流調整コードICを00から01に切替えるとともに、切替部SW2の状態を0から1に切替えることによってモード1からモード2に動作モードを移行させる。時刻t1以降、制御部12は、発振周波数が時刻t1より前の初期値に等しくなるように、2分探索ロジック74によってキャンセルコードCNの値を調整し、最終的にキャンセルコードCNの値をn1に決定する。図15は、通常動作時において、切替部SW1,SW2の状態、制御コードIC,CNの値の時間変化、および発振周波数の時間変化を示すタイミング図である。グラフAは電流調整コードICの値の時間変化を示し、グラフBは切替部SW1の状態を示し、グラフCは切替部SW2の状態を示し、グラフDはキャンセルコードCNの値の時間変化を示し、グラフEはLC発振器50から出力される局部発振信号LOの周波数発振周波数の時間変化を示す。図13、図15を参照して、通常動作時には切替部SW1の状態は0であり、切替部SW2の状態は制御部12の動作に関係しない。制御部12は、時刻t1で電流調整コードICの値を00から01に切替えるとともに、キャンセルコードCNの値をn0からn1に切替える。この結果、時刻t1の前後で発振周波数の値をほとんど変化させずに許容範囲FT内に収めることができる。以上のとおり実施の形態1によるRFIC10によれば、電流調整コードICの値を切替えることによってLC発振器50の駆動電流の値を切替えたときには、キャンセルコードCNの値を調整することによって駆動電流が変化する前後での発振周波数の跳びの量を抑制できる。この結果、ロック外れを防止することができ、たとえロック外れが生じたとしても再ロックするまでの時間を短縮することができる。<実施の形態2>図16は、この発明の実施の形態2による局部発振器26Aおよび制御部12の構成を示すブロック図である。図16の局部発振器26Aは、デジタルローパスフィルタ62Aの構成が実施の形態1のデジタルローパスフィルタ62と異なる。その他の局部発振器26Aの構成および制御部12の構成は、図2および図10で説明した実施の形態1の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。デジタルローパスフィルタ62Aは、電流調整コードICを受け、電流調整コードICの値が切替わってから所定の時間の間、通過帯域幅を通常の帯域幅よりも増加させる。この結果、電流調整コードICが切替わったときにLC発振器50の発振周波数の跳びを抑制できることに加えて、所望の発振周波数にロックするまでの時間ロックアップタイムを短縮することができる。デジタルフィルタを用いているので、通過帯域幅を通常の帯域幅に戻す際に生じる発振周波数の跳びも抑制することができる。図17は、図16のデジタルローパスフィルタ62Aの構成の一例を概念的に示す図である。図17を参照して、デジタルローパスフィルタ62Aは、演算部110と、フィルタ係数Nを設定する係数設定部120とを含む。演算部110は、乗算器111,112と、加算器113,114と、遅延器115とを含む。乗算器111は、図16のデジタル位相比較器61から出力された位相差データPDを2N倍するただし、Nはフィルタ係数。加算器113は、乗算器111の出力と加算器114の出力とを加算して、遅延器115に出力する。遅延器115の出力はトラッキングコードTRとして図16の切替部SW1に与えられる。乗算器112は遅延器115の出力を2N倍するただし、Nはフィルタ係数。加算器114は、遅延器115の出力から乗算器112の出力を減算する。係数設定部120は、排他的論理和XORゲート121,122と、論理和ORゲート123と、遅延回路124,125と、判定回路126とを含む。電流調整コードが2ビットの場合、上位ビット対応する信号IC[1]は、XORゲート121の第1の入力端子と遅延回路124とに入力される。遅延回路124の出力は、XORゲート121の第2の入力端子に入力される。電流調整コードICの下位ビットに対応する信号IC[0]は、XORゲート122の第1の入力端子と遅延回路125とに入力される。遅延回路125の出力は、XORゲート122の第2の入力端子に入力される。ORゲート123は、XORゲート121,122の各出力の論理和を判定回路126に出力する。判定回路126は、ORゲート123の出力Zが0であるか1であるかを判定する。電流調整コードICの値が変更された場合には、遅延回路124,125による遅延時間の間、ORゲート123の出力Zが1になる。判定回路126は、ORゲート123の出力Zが0の場合にはフィルタ係数Nを比較的大きな値N=HIGHに設定し、ORゲート123の出力Zが1の場合にはフィルタ係数Nを比較的小さな値N=LOWに設定する。したがって、電流調整コードICの変更後、遅延回路124,125による遅延時間の間、フィルタ係数Nの値が小さくなるN=LOWので、デジタルローパスフィルタ62Aの通過帯域幅が広くなる。電流調整コードICのビット数が2ビット以外の場合には、ビット数に対応する個数の遅延回路とXOR回路との組合わせを設け、各ビットに対応するXOR回路の出力の論理和を求めることによって、電流調整コードICに変更があったか否かを判定することができる。図18は、デジタルローパスフィルタの通過帯域幅とロックアップタイムとの関係を説明するための図である。図18において、Aのグラフは、フィルタ係数Nを比較的小さくすることによってループ帯域を広げた場合の発振周波数の時間変化を示し、Bのグラフは、フィルタ係数Nを比較的大きくすることによってループ帯域を狭めた場合の発振周波数の時間変化を示す。帯域幅が比較的広いAの場合のロックアップタイムTL1は、帯域幅が比較的狭いBの場合のロックアップタイムTL2よりも短くなる。図19は、PLL回路の位相雑音特性を説明するための図である。図19の横軸は周波数[Hz]であり、縦軸は位相雑音[dBc/Hz]である。フィルタ係数Nが比較的小さいN=LOW場合は、フィルタ係数Nが比較的大きいN=HIGH場合に比べてループ帯域が広がるために位相雑音特性が劣化する。<実施の形態3>図20は、この発明の実施の形態3による局部発振器26Bおよび制御部12Aの構成を示すブロック図である。図20の局部発振器26Bは、切替部SW1を含まない点で図16の局部発振器26Aと異なる。実施の形態3の場合には、キャリブレーション時にもデジタルローパスフィルタ62AからLC発振器50にトラッキングコードTRが出力される。さらに、図20のテーブル設定部70Aは、周波数カウンタ71を含まない点で図10、図16に示したテーブル設定部70と異なる。図20の場合には、トラッキングコードTRが、テーブル設定部70Aに設けられた比較器73と、切替部SW2に入力される。キャリブレーション時において、モード1SW2=0の場合、入力されたトラッキングコードTRがレジスタ72に保持される。モード2SW2=1の場合、入力されたトラッキングコードTRとレジスタ72に保持されたトラッキングコードTRとが比較器73によって比較される。制御部12は、キャリブレーション時に、モード1SW2=0からモード2SW2=1へのモード切替を行なうのと同時に電流調整コードICの値を切替える。2分探索ロジック74は、電流調整コードICの値を切替える前後におけるトラッキングコードTRの値が等しくなるように、電流調整コードICの切替後に供給すべきキャンセルコードCNの値を2分探索法によって決定する。具体的には、2分探索ロジック74は、初期の探索範囲をキャンセルコードCNの最小値から最大値までの全範囲とし、探索範囲の中央値をテーブル記憶部46に出力する。探索範囲の中央値は、テーブル記憶部46を介してLC発振器50の容量部54に出力され、キャンセルコードCNとして用いられる。このキャンセルコードCNの値に対する比較器73の比較結果に基づいて、2分探索ロジック74は探索範囲を半分に縮小する。以上の過程がキャンセルコードCNのビット数の回数だけ繰返されることによって、キャンセルコードCNの値が最終的に決定される。テーブル記憶部46は、決定されたキャンセルコードCNの値を、電流調整コードICの値の変化に対応付けて記憶する。たとえば、図20のテーブル記憶部46には、5ビットの電流調整コードICを初期値00000から変化させたときに出力すべきキャンセルコードCNの値が、変化後の電流調整コードICの値に対応付けて記憶されている。実施の形態3によれば、クローズドループ制御によって発振周波数が所望の値に制御された状態で、電流調整コードICの値を変化させたときに出力すべきキャンセルコードCNの値を決定することができる。したがって、実施の形態1,2の場合に比べて精度良く発振周波数の跳びを抑圧することができる。発振周波数でなくトラッキングコードTRを用いてテーブルを作成するので、周波数カウンタを必要としないというメリットもある。実施の形態3のその他の点は図10、図16に示した実施の形態1,2の場合と同じであるので同一または相当する部分には同一の参照符号を付して説明を繰返さない。上述の実施の形態3では、位相比較器61およびローパスフィルタ62はデジタル回路であるとしたが、これらをアナログ回路によって構成することもできる。この場合には、ローパスフィルタからLC発振器に出力されるアナログの制御信号を検出し、検出したアナログ制御信号を受けてデジタル信号に変換するアナログデジタル変換器をテーブル設定部70Aに設ける必要がある。アナログデジタル変換器の出力は比較器73および切替部SW2に入力される。<実施の形態4>実施の形態4では、図3で説明したLC発振器50の変形例について説明する。図21は、実施の形態1の変形例としてのLC発振器50Aおよびこれを制御する制御部12Bの構成を示す図である。図21の共振回路202Aは、出力ノードND1,ND2間に接続された容量部57をさらに含む点で図3の共振回路202と異なる。容量部57の容量値は、制御部12B内のレジスタ48に設定された粗調整コードCTの値に応じて変化する。粗調整コードCTの値を切替えることによってLC発振器50Aの発振周波数を粗調整することができる。図21のその他の点は、実施の形態1,2の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。たとえば、粗調整コードCTが一定の状態で電流調整コードICの値が変更された場合には、発振周波数の跳びを抑制するために、LC発振器50Aの共振周波数を一定に保つようにキャンセルコードCNの値が変更される。この点は実施の形態1,2の場合と同様である。図22は、実施の形態2の変形例としてLC発振器50Bおよびこれを制御する制御部12Cの構成を示す図である。図22のLC発振器50Bの構成は図3で説明したLC発振器50の構成と同じである。制御部12Bは、図2で示した構成に加えて、粗調整コードCTを保持するためのレジスタ48と加算器49とをさらに含む。加算器49は、レジスタ48に保持された粗調整コードCTとテーブル記憶部46から出力されたキャンセルコードCNとを加算し、加算結果ADを容量部54に出力する。容量部54の容量値は、加算結果ADに応じて変化する。したがって、粗調整コードCTの値を変化させることによってLC発振器50Aの発振周波数を粗調整することができる。図22のその他の点は、実施の形態1,2の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。たとえば、粗調整コードCTが一定の状態で電流調整コードICの値が変更された場合には、発振周波数の跳びを抑制するために、LC発振器50Bの共振周波数を一定に保つようにキャンセルコードCNを変更する。この点は実施の形態1,2の場合と同様である。<実施の形態5>PLL回路のロック外れは、分周器の駆動電流量を切替えることによってもLC発振器の負荷が変動するので生じることがある。さらには、時分割復信TDD:TimeDivisionDuplexにおいて送受信の切替を行なうときに、送信出力段の増幅アンプをオンまたはオフに切替えた場合にも、電源ラインの電圧変動によってPLL回路のロック外れが生じることがある。実施の形態1~4で説明した発振周波数の跳びの抑制方法は、上記の場合に対しても適用することができる。図23は、より一般的な場合における発振周波数の跳びの抑制方法について説明するための図である。実施の形態1で説明したように、局部発振器PLL回路26は、LC発振器制御発振器50と、分周器60と、デジタル位相比較器61と、デジタルローパスフィルタ62とを含む。LC発振器50は、図3で説明したものと同じ構成を有し、デジタルローパスフィルタ62から出力されたトラッキングコードTRに応じて発振周波数が変化する。ここで、LC発振器50の発振周波数局部発振信号LOの周波数は、ノイズ源130の状態が変化することによって跳びが生じるものとする。ここで、ノイズ源130は、たとえば送信出力段の増幅アンプであり、ノイズ源130に供給される制御信号トリガコードTGと称するに応じてノイズ源130の状態変化たとえば、増幅アンプのオンオフが生じる。ノイズ源130の状態変化に起因した発振周波数の跳びを抑圧するために、制御部12は、トリガコードTGの値が変化したときには、その値の変化に対応したキャンセルコードCNを予め設定されたテーブルに基づいてLC発振器50に出力する。図3で説明したように、LC発振器50に設けられた容量部54の容量値がキャンセルコードCNに応じて変化することによって、ノイズ源130の状態変化に起因した発振周波数の跳びを生じないようにすることができる。テーブル記憶部46に予め記憶されたテーブルは実施の形態1で説明したのと同様の方法で作成することができる。今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"