ホスト装置と、前記ホスト装置にバスを介して接続された半導体記憶装置とを備える情報処理装置であって、前記ホスト装置は、メインメモリを備え、前記半導体記憶装置は、第1の論物変換テーブル及びデータを格納する不揮発性半導体メモリと、前記第1の論物変換テーブルの一部である第2の論物変換テーブルを格納する記憶部と、前記第2の論物変換テーブルを参照し前記不揮発性半導体メモリにアクセスする制御部とを備え、前記第1の論物変換テーブルの少なくとも一部が前記メインメモリ上にコピーされ、前記第2の論物変換テーブルに前記制御部がアクセスする論理アドレス又は物理アドレスが登録されていない場合、前記メインメモリ上の第3の論物変換テーブルの一部が前記第2の論物変換テーブルにコピーされることを特徴とする情報処理装置。前記半導体記憶装置は、DMAコントローラをさらに備え、前記DMAコントローラは、前記ホスト装置から一度に複数の論理アドレスを受信し、この論理アドレスに対応する複数のデータを前記不揮発性半導体メモリから取得し、前記ホスト装置に対して転送することを特徴とする請求項1に記載の情報処理装置。前記不揮発性半導体メモリは、ユーザーデータを格納する第1の領域と、情報処理装置の起動に必要な起動プログラムを格納する第2の領域とを含み、情報処理装置の起動時には、前記第2の領域に格納された前記起動プログラムが読み出されることを特徴とする請求項1または2に記載の情報処理装置。前記半導体記憶装置は、前記半導体メモリから読み出したデータに対してエラー訂正するエラー訂正回路を備えることを特徴とする請求項1乃至3いずれか1項に記載の情報処理装置。第1の論物変換テーブル及びデータを格納する不揮発性半導体メモリと、前記第1の論物変換テーブルの一部である第2の論物変換テーブルを格納する記憶部と、前記第2の論物変換テーブルを参照し前記不揮発性半導体メモリにアクセスする制御部とを備え、前記第2の論物変換テーブルに前記制御部がアクセスする論理アドレス又は物理アドレスが登録されていない場合、前記第1の論物変換テーブルの少なくとも一部がコピーされた外部のメモリから論物変換情報が前記第2の論物変換テーブルにコピーされることを特徴とする半導体記憶装置。製造コストの低減に対して有利な半導体記憶装置およびそれを含む情報処理装置を提供する。実施形態によれば、一態様に係る情報処理装置は、ホスト装置と、前記ホスト装置にバスを介して接続された半導体記憶装置とを備える情報処理装置であって、前記ホスト装置は、メインメモリを備え、前記半導体記憶装置は、第1の論物変換テーブル及びデータを格納する不揮発性半導体メモリと、前記第1の論物変換テーブルの一部である第2の論物変換テーブルを格納する記憶部と、前記第2の論物変換テーブルを参照し前記不揮発性半導体メモリにアクセスする制御部とを備え、前記第1の論物変換テーブルの少なくとも一部が前記メインメモリ上にコピーされ、前記第2の論物変換テーブルに前記制御部がアクセスする論理アドレス又は物理アドレスが登録されていない場合、前記メインメモリ上の第3の論物変換テーブルの一部が前記第2の論物変換テーブルにコピーされる。<作用効果>第2の実施形態に係る半導体記憶装置およびそれを含むシステム情報処理装置によれば、少なくとも上記1乃至2の効果が得られる。さらに、必要に応じて本例のような構成および動作を適用することが可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。10...SSD半導体記憶装置、11...不揮発性メモリ、12...OS、13...論理物理アドレス変換テーブル、14...TLB記憶部、15...バッファメモリ、17...バスマスターインターフェイス、19...SSDコントローラ制御部、20...ホスト装置、23...メインメモリ、25...CPU。以下、実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。[第1の実施形態]<1.構成例>1-1.全体構成例まず、第1の実施形態に係るSSD装置を含むメモリシステムの全体構成例について、図1を用いて説明する。図示するように、第1の実施形態に係る情報処理装置は、SSD装置10とホスト装置20とから構成される。SSDSolidstatedrive装置とは、HDDHarddiscdrive装置と同様のインターフェイスが適用され得る不揮発性メモリを備える装置である。なお、本実施形態では、半導体記憶装置としてSSD装置を例として説明するが、SSD装置に限られない。情報処理装置としては、例えば、パーソナルコンピュータ、携帯電話などが含まれる。SSD装置10は、不揮発性メモリNVM11、TLB14、バッファ15、ECC16、バスマスターインターフェイス17、DMAコントローラ18、およびSSDコントローラ19を備える。不揮発性メモリ11には、OSOperationSystem12、論理物理変換テーブルL2P13が格納される。不揮発性メモリNVM11は、本例では、NAND型フラッシュメモリが適用される。NAND型フラッシュメモリは、詳細については後述するが、複数のブロックBlockから構成され、ページという単位でデータの読み出し、書き込みが行われる。NAND型フラッシュメモリには、例えば、Boot領域11-1と、その他の大容量の管理領域または一般領域11-2を備える。なお、不揮発性メモリ11は、NAND型フラッシュメモリに限らず、MRAMMagnetoresistiveRandomAccessMemory等であってもよい。Boot領域11-1は、固定のアドレスから開始され、例えば、1Gバイト単位程度の容量の領域である。また、Boot領域11-1は、BootROMBIOS類似のBootプログラムを保持する。管理領域は一般のユーザがアクセスできない領域であり、一般領域は一般のユーザがアクセス可能な領域である。OS12は、NAND型フラッシュメモリの管理領域11-2に格納され、ホスト装置Host20の制御プログラムとして機能する。このOS12には、論理物理変換テーブル13をメインメモリ23にコピーし、SSDを駆動するためのドライバが含まれる。論理物理変換テーブルL2P13は、NAND型フラッシュメモリ11に外部のホスト装置Host20がアクセスする際に使用する論理ブロックアドレスLBA:Logicalblockaddressと、NANDフラッシュメモリ11内の実際の物理ブロックアドレスPBA:Physicalblockaddressとを対応づける情報である。論理ブロックアドレスLBAとは、ホスト装置20が発行し、かつホスト装置20側で管理されているブロックアドレスをいう。物理ブロックアドレスPBAとは、NANDフラッシュメモリ11側の実際のブロックアドレスをいう。TLBTranslationlookasidebuffer14は、論理物理変換テーブル13の一部をキャッシュするバッファメモリである。バッファ15は、不揮発性メモリであるNAND型フラッシュメモリ11の入力および出力の小容量のデータを記憶するためのバッファメモリである。例えば、バッファ15は、SRAMStaticrandomaccessmemory等で構成される数~数百kBオーダー程度のメモリであり、レジスタ等でも良い。またNAND型フラッシュメモリ11に内蔵されている場合には省略することも可能である。ECC誤り訂正:ErrorCorrectingCode16は、NAND型フラッシュメモリ11の読み出しデータのエラーチェックを行い、エラーがある場合はこれを誤り訂正する。バスマスターインターフェイスBusMasterIF17は、図中のバスBusのバスマスターであり、DMAコントローラ18を備える。DMAコントローラDMAContr18は、SSD装置10とホスト装置20のメインメモリ23との間のデータ転送を制御する。DMAコントローラ18には、複数のブロックのデータを順次、バスBusPCIeを介して、ホスト装置20に転送する機能等を有する。SSDコントローラ19は、上記説明した構成を制御し、SDD装置10の全体の動作を制御する。また、SSDコントローラ19は、読出し動作時には、読出しコマンドに応じて、TLB14を参照し、論理ブロックアドレスを物理ブロックアドレスに変換し、この物理ブロックアドレスに格納されているデータを読み出す。また、SSDコントローラ19は、書き込み動作時には、書き込みコマンドに応じて、TLB14を参照し、論理ブロックアドレスを物理ブロックアドレスに変換し、この物理ブロックアドレスにデータを書き込む。ホスト装置Host20は、周辺インターフェイス21、メインメモリインターフェイス22、メインメモリ23、および中央演算処理装置25を備える。周辺インターフェイスPeriphIF21は、周辺装置であるSSD装置10とのインターフェイスであり、バスのブリッジとして機能する。メインメモリインターフェイスMemIF22は、メインメモリ23のインターフェイスである。メインメモリMainMem23は、ホスト装置20のデータを記憶する主記憶装置であり、本例では、DRAMDynamicrandomaccessmemoryである。また、本例に係るメインメモリ23は、上記論理物理変換テーブル13のコピーを格納する。詳細については、後述する。中央演算処理装置CPU25は、上記説明した構成を制御し、ホスト装置20の動作を制御する。1-2.NAND型フラッシュメモリについて次に、図1中のNAND型フラッシュメモリ11について、図2を用いてさらに詳しく説明する。ここでは、NAND型フラッシュメモリ11を構成するブロックBlock1の等価回路を一例に挙げて説明する。ここで、このブロックBLOCK1中のメモリセルは、一括してデータ消去されるため、ブロックはデータ消去単位である。ブロックBLOCK1は、ワード線方向WLdirectionに配置される複数のメモリセルユニットMUから構成される。メモリセルユニットMUは、WL方向と交差するビット線方向BLdirectionに配置され、電流経路が直列接続される8個のメモリセルMC0~MC7からなるNANDストリングメモリセルストリングと、NANDストリングの電流経路の一端に接続されるソース側の選択トランジスタS1と、NANDストリングの電流経路の他端に接続されるドレイン側の選択トランジスタS2とから構成される。尚、本例では、メモリセルユニットMUは、8個のメモリセルMC0~MC7から構成されるが、2つ以上のメモリセル、例えば、56個、32個等から構成されていればよく、8個に限定されるというものではない。ソース側の選択トランジスタS1の電流経路の他端はソース線SLに接続される。ドレイン側の選択トランジスタS2の電流経路の他端は、各メモリセルユニットMUに対応してメモリセルユニットMUの上方に設けられ、BL方向に延出するビット線BLm-1に接続される。ワード線WL0~WL7は、WL方向に延び、WL方向の複数のメモリセルの制御ゲート電極CGに共通に接続される。選択ゲート線SGSは、WL方向に延び、WL方向の複数の選択トランジスタS1に共通に接続される。選択ゲート線SGDも、WL方向に延び、WL方向の複数の選択トランジスタS2に共通に接続される。また、ワード線WL0~WL7ごとにページPAGEが存在する。例えば、図中の破線で囲って示すように、ワード線WL7には、ページ7PAGE7が存在する。このページPAGEごとに、データ読み出し動作、データ書き込み動作が行われるため、ページPAGEはデータ読み出し単位であり、データ書き込み単位である。<2.動作>2-1.ブートフロー次に、第1の実施形態に係るSSD装置を含むメモリシステムのブート動作について、図3を用いて説明する。この説明では、図3に示すフローに沿って説明する。なお、以下の動作において、平行四辺形で表さられるステップは、バスBusPCleを介して行われるステップとして表記する。図示するように、まず、ステップS11の際、ホスト装置Host20のCPU25は、SSD装置10のNAND型フラッシュメモリ11中のBoot領域11-1に格納されたBootプログラムを読み出す。続いて、ステップS12の際、CPU25は、Boot領域11-1から読み出したBootプログラムを用いて、ブートを実行する。このブート実行の詳細については、次の図4において、説明する。続いて、ステップS13の際、ロードされたOS12を実行し、このブート動作を終了するEnd。2-2.Boot実行フロー次に、第1の実施形態に係るSSD装置を含むメモリシステムのブート実行動作について、図4を用いて説明する。この説明では、上記図3中のステップS12中のBoot実行を図4に示すフローに沿って説明する。まず、図示するように、ステップS21の際、ホスト装置Host20のCPU25は、メインメモリ23の使用宣言を行い、メインメモリ23中に、論理物理変換テーブル13のコピーを格納するための領域を確保する。続いて、ステップS22の際、CPU25は、バスBusを介して転送される論理物理変換テーブル13のコピーを、メインメモリ23の上記確保した領域に格納する。本実施形態では、論理物理変換テーブル13のすべてがメインメモリ23にコピーされる例について説明するが、論理物理変換テーブル13の一部のみがメインメモリ23にコピーされてもよい。詳細については第2の実施形態で説明する。続いて、ステップS23の際、CPU25は、同様に、バスBusを介して転送されるOS12をロードし、このブート実行フローを終了するEnd。2-3.TLBフロー次に、第1の実施形態に係るSSD装置を含むメモリシステムのTLB動作について、図5を用いて説明する。この説明では、図5に示すフローに沿って説明する。ここで、このTLB動作は、上記ブート動作により、ホスト装置20のメインメモリ23に転送された論理物理変換テーブル13のコピーが用いられる。図示するように、まず、ステップS31の際、SSD装置10のSSDコントローラ19は、TLB14に対応する論理アドレスが存在するか否かを判定する。対応する論理アドレスがあり、TLBミスが発生しない場合Noには、この動作を終了するEnd。一方、対応する論理アドレスがなく、TLBミスが発生する場合Yesには、次のステップS32に進む。続いて、ステップS32の際、SSDコントローラ19は、上記TLBミスが発生したミス情報および対応する論理アドレス論理addrをセットする。続いて、ステップS33の際、SSDコントローラ19は、ホスト装置Host20に割り込みを送信する。以後、SSD装置10は、ホスト装置20からSSD起動の指示があるまで、待機状態となる。続いて、ステップS34の際、ホスト装置Host20のCPU25は、SSD装置10からの割り込みを受け、以下の処理を実行する。まず、ステップS35の際、セットされ転送されたミス情報および上記対応する論理アドレス論理addrを取得する。続いて、ステップS36の際、CPU25は、メインメモリ23中に格納する論理物理変換テーブル13のコピーを参照する。続いて、ステップS37の際、CPU25は、該論理アドレスに対応する物理アドレスを取得する。続いて、ステップS38の際、CPU25は、取得した上記論理アドレスとそれに対応する物理アドレス物理addrをSSD装置10に転送し、待機状態となっているSSD装置10に起動指示を与える。続いて、ステップS39の際、SSD装置10のSSDコントローラ19は、ホスト装置20からの上記起動指示を受けて、待機状態から再び起動を開始する。続いて、ステップS40の際、SSDコントローラ19は、LRUあるいはランダムにTLB14のエントリを選択する。ここで、LRULeastrecentlyusedとは、アクセスの古いエントリから選択することをいう。続いて、ステップS41の際、SSDコントローラ19は、ホスト装置20から転送された上記対応する論理アドレス論理addrおよび物理アドレス物理addrを取得する。続いて、ステップS42の際、SSDコントローラ19は、ステップS41において選択したTLB14のエントリに論理アドレス論理addrおよび物理アドレス物理addrをセット置き換え、コピーし、この動作を終了するEnd。2-1.DMAフロー次に、第1の実施形態に係るSSD装置を含むメモリシステムのDMADynamicmemoryaccess動作について、図6を用いて説明する。この説明では、図6に示すフローに沿って説明する。ここで、このTLB動作は、上記ブート動作により、ホスト装置20に転送された論理物理変換テーブル13のコピーを用いて行われ、上記TLBフローと対応するものである。図示するように、まず、ステップS51の際、ホスト装置Host20のCPU25は、論理物理変換テーブル13のコピーを参照し、必要な複数の論理アドレス論理addrをセットする。続いて、ステップS52の際、CPU25は、選択した上記論理アドレスを転送し、SSD装置10に起動指示を与える。以後、ホスト装置20は、SSD装置10から割り込みの指示があるまで、待機状態となる。続いて、ステップS53の際、SSD装置10のSSDコントローラ19は、ホスト装置20の起動指示を受けて、SSD装置10を起動させる。続いて、ステップS54の際、SSDコントローラ19は、転送された上記論理アドレスを取得する。続いて、ステップS55の際、SSDコントローラ19は、TLB14に格納された論理物理変換テーブル13を参照し、上記論理アドレスに対応する物理アドレスに格納されるデータをバスマスターインターフェイス17により、順次転送DMAする。ここで、上記転送には読込みと書出しの両方があり得る。続いて、ステップS56の際、SSDコントローラ19は、上記転送したデータの終了を示す割り込みを、ホスト装置20に与える。続いて、ステップS57の際、ホスト装置Host20のCPU25は、割り込みを受け、待機状態から再び割り込み動作を開始する。続いて、ステップS58の際、CPU25は、読出しの場合は転送されたものを用いて、書込みの場合はそのまま処理を継続し、この動作を終了するEnd。<3.作用効果>第1の実施形態に係る半導体記憶装置およびそれを含むシステム情報処理装置によれば、少なくとも下記1乃至2の効果が得られる。1SSD装置のバッファメモリ15の容量および面積を低減できる。上記のように、本例に係るSSD装置のSSDコントローラ19は、バスBusを介して、論理物理変換テーブル13のコピーをホスト装置20に転送する。続いて、ホスト装置20のCPU25は、メインメモリ23の使用宣言を行い、そのメインメモリであるDRAM23中に、論理物理変換テーブル13のコピーを格納するための領域を確保するS21。続いて、CPU25は、バスBusを介して転送される論理物理変換テーブル13のコピーを、メインメモリ23の上記確保した領域に格納するS22。続いて、CPU25は、バスBusを介して転送されるホスト装置20の制御プログラムとしてのOS12をロードし、このブート実行フローを終了する。その結果、論理物理変換テーブル13のコピーが、ホスト装置20のメインメモリ23上に配置される。ホスト装置20のメインメモリ23に格納された論理物理変換テーブル13のコピーは、例えば、図5において示した上記TLB動作において、TLB14に対応する論理アドレスが存在するか否かの判定において、対応する論理アドレスがなく、TLBミスが発生する場合Yes等において、必要に応じて使用される。その際、論理物理アドレス変換テーブルL2P本体13を参照する必要がないため、SSD装置10側に多量のバッファを設けた場合とほぼ同等の高速動作が可能となる。さらに、そのバッファがない分、大幅に少ないハードウェアでの実現が可能であるというメリットも大きい。このように、本例によれば、SSD装置10の論理物理変換テーブル13を格納するためのバッファ15の容量および占有面積を低減することができる点で有利である。なお、本例のように論理物理変換テーブル13のコピーをホスト装置20のメインメモリ23上に配置した構成の場合でも、TLB、DMA、ECC等の高速性を求められる処理については、SSD装置10側に備えた方がよい。これらの処理を実行する回路は、回路規模としては論理物理変換テーブル13をすべて格納するバッファと比較すれば極めて小さい。2製造コストの低減に対して有利である。ここで、バッファ15の製造コストは、ホスト装置20のメインメモリ23であるDRAMと比べ、比較的高価である。本例では、上記のように、SSD装置10の論理物理変換テーブル13を格納するためのバッファ15の容量および占有面積を低減し、論理物理変換テーブル13のコピーをホスト装置20のメインメモリ23に配置させることができる。そのため、製造コストの低減に対して有利である。[第2の実施形態]次に、第2の実施形態について説明する。第2の実施形態のメモリシステムは、図1に示す第1の実施形態のメモリシステムと同様の構成を有する。第1の実施形態では、論理物理変換テーブル13のコピーをメインメモリ23に保持している。しかしながら、本第2の実施形態では、論理物理変換テーブル13の一部のコピーをメインメモリ23に保持する点で、上記第1の実施形態と異なる。さらに、本実施例では、後述するように、ブート実行動作とTLBフローについて第1の実施形態と異なる。以下、この説明において、上記第1の実施形態と重複する部分の詳細な説明については省略する。<TLBフロー>まず、図7を参照して第2の実施形態のTLB動作について説明する。本実施形態のTLB動作は、第1の実施形態の図5に示すTLB動作とステップS36のみが異なる。すなわち、第1の実施形態では、メインメモリ23に論理物理アドレス変化テーブルL2P13のコピーがあるため、ステップS36においてL2Pミスすることはない。しかしながら、本実施形態では、メインメモリ23にはL2P13の一部のコピーしかないため、ステップS36においてL2Pミスが発生する場合がある。このため、本実施形態では、L2Pミスが発生した場合の処理が必要となり、ステップS36の動作は、図7のA-Bに示すフローに従って実行される。図示するように、まず、ステップS61の際、ホスト装置20のCPU25は、メインメモリ23にコピーされた論理物理変換テーブルL2P13の一部があるか否かを判定する。メインメモリ23にコピーされた論理物理変換テーブルL2P13の一部がある場合Yes、このフローを終了するEnd。続いて、上記ステップS61の際にメインメモリ23にコピーされた論理物理変換テーブルL2P13の一部がないと判定される場合Noには、続くステップS62の際に、CPU25は、メインメモリ23のコピー領域の空きがあるか否かを判定する。メインメモリ23のコピー領域の空きがある場合Yesには、ステップS64に続く。続いて、上記ステップS62の際にメインメモリ23のコピー領域の空きがないと判定される場合Noには、続くステップS63の際に、CPU25は、メインメモリ23のコピーを上記LRUに従って選択し、その領域を空ける。続いて、ステップS64の際に、CPU25は、SSD10から対応する論理物理アドレス変換テーブルL2P13を取得する。続いて、ステップS65の際に、CPU25は、メインメモリ23に設けた空き領域に、上記取得した論理物理アドレス変換テーブルL2P13をセットし、このフローを終了するB。<ブート実行フロー>次に、図8を参照して、本実施形態のブート実行動作について説明する。本実施形態のブート実行動作は、第1の実施形態の図4に示すブート実行動作と比較して、L2Pコピー図4のステップ22ステップがない点で異なる。即ち、まず、ステップS71の際、ホスト装置Host20のCPU25は、メインメモリ23の使用宣言を行い、メインメモリ23中に、論理物理変換テーブル13のコピーを格納するための領域を確保する。続いて、ステップS72の際、CPU25は、バスBusを介して転送されるOS12をロードする。このとき、メインメモリ23にはL2P13のコピーが格納されていないため、メインメモリ23においてL2Pミスが発生する。このように、ブード動作時においてL2Pミスが発生した場合においても、前述の図7の処理を実行することにより、L2Pミスを解消することが可能である。<作用効果>第2の実施形態に係る半導体記憶装置およびそれを含むシステム情報処理装置によれば、少なくとも上記1乃至2の効果が得られる。さらに、必要に応じて本例のような構成および動作を適用することが可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。