"選択信号別に区分可能な複数のエンコーディングルックアップテーブルを有するエンコーディングルックアップテーブルユニットと、Nビット並列データを受信し、前記エンコーディングルックアップテーブルユニットから、前記選択信号に対応して、前記Nビット並列データにマッピングされるエンコーディングデータを抽出して出力する選択ユニットと、を備え、前記Nは、2以上の整数であり、前記多数のエンコーディングルックアップテーブルのそれぞれは、前記Nビット並列データのパターンに一対一でマッピングされ、時間及び空間的にランダムパターンを有する多数のエンコーディングデータを保存することを特徴とする半導体装置。前記選択信号は、アドレス信号、バースト長信号、及びコマンド信号のうち少なくとも一つの信号の一部を含むことを特徴とする請求項1に記載の半導体装置。前記半導体装置は、前記エンコーディングデータを複数のデータラインを通じて出力する出力ドライバーをさらに備えることを特徴とする請求項1に記載の半導体装置。前記選択ユニットは、前記多数のエンコーディングルックアップテーブルのそれぞれから出力されるエンコーディングデータのうちから前記選択信号に対応するエンコーディングデータを選択して出力する選択器を含むことを特徴とする請求項1に記載の半導体装置。前記エンコーディングデータは、前記Nビット並列データをスクランブリング及びDCバランスエンコーディングしたデータに相当することを特徴とする請求項1に記載の半導体装置。選択信号別に区分可能な多数のデコーディングルックアップテーブルを含むデコーディングルックアップテーブルユニットと、エンコーディングデータを受信し、前記デコーディングルックアップテーブルユニットから前記選択信号に応じて、前記エンコーディングデータにマッピングされるNビット並列データを抽出して出力する選択ユニットと、を備え、前記Nは、2以上の整数であり、前記多数のデコーディングルックアップテーブルのそれぞれは、時間及び空間的にランダムパターンを有する多数のエンコーディングデータパターンのそれぞれに一対一でマッピングされる多数のNビット並列データを保存することを特徴とする半導体装置。前記選択信号は、アドレス信号、バースト長信号、及びコマンド信号のうち少なくとも一つの信号の一部を含むことを特徴とする請求項6に記載の半導体装置。前記半導体装置は、前記エンコーディングデータを複数のデータラインを通じて受信するデータ受信部をさらに備えることを特徴とする請求項6に記載の半導体装置。前記選択ユニットは、前記多数のデコーディングルックアップテーブルのそれぞれから出力されるNビット並列データのうちから、前記選択信号に対応する並列データを選択して出力する選択器を含むことを特徴とする請求項6に記載の半導体装置。前記Nビット並列データは、前記エンコーディングデータをDCバランスデコーディング及びデスクランブリングしたデータと同一となることを特徴とする請求項6に記載の半導体装置。シードを用いてスクランブリングコードを生成するスクランブリングコード生成器と、前記スクランブリングコードを用いて第1並列データグループをスクランブリングして、第2並列データグループを発生させるスクランブラーと、前記第2並列データグループを受信し、前記第2並列データグループのNビットスクランブルド並列データのそれぞれをDCバランスエンコーディングして、Mビットバランスコードを発生させるバランスエンコーディングブロックと、前記バランスコード及び前記シードを順次に複数のデータラインを通じて出力する出力ドライバーと、を備え、前記Nは、2以上の整数であり、前記Mは、Nより大きい整数であり、前記第1並列データグループは、Nビット並列データを二つ以上含み、前記第2並列データグループは、Nビットスクランブルド並列データを二つ以上含むことを特徴とする半導体装置。前記バランスエンコーディングブロックは、前記Nビットスクランブルド並列データに含まれた第1ロジックレベルのビット数または第2ロジックレベルのビット数によって、選択的に前記Nビットスクランブルド並列データを反転し、前記選択的に反転された前記Nビットスクランブルド並列データに反転如何を表わすフラグ信号を追加することを特徴とする請求項11に記載の半導体装置。前記スクランブラーは、前記第1並列データグループのそれぞれのビットと前記スクランブリングコードのそれぞれのビットとを排他的論理和演算する論理演算器を含むことを特徴とする請求項11に記載の半導体装置。前記出力ドライバーは、前記バランスコードをコード単位で順次に前記複数のデータラインを通じて出力し、後続して前記シードを前記複数のデータラインを通じて出力することを特徴とする請求項11に記載の半導体装置。複数のデータラインを通じてMビットバランスコード及びシードを受信するデータ受信部と、前記シードを用いてデスクランブリングコードを生成するデスクランブリングコード生成器と、前記バランスコードをそれぞれDCバランスデコーディングして、Nビットスクランブルド並列データを二つ以上含む第2並列データグループを抽出するバランスデコーディングブロックと、前記バランスデコーディングブロックによって抽出された前記第2並列データグループを、前記デスクランブリングコードを用いてデスクランブリングして、前記第1並列データグループを抽出するデスクランブラーと、を備え、前記Mは、2以上の整数であり、前記Nは、Mより小さい整数であり、前記Mビットバランスコードのそれぞれは、Nビット並列データを二つ以上含む第1並列データグループをスクランブリングして、生成された第2並列データグループのNビットスクランブルド並列データのそれぞれをDCバランスエンコーディングすることで生成されることを特徴とする半導体装置。前記バランスデコーディングブロックは、前記バランスコードに含まれた所定のフラグ信号によって当該バランスコードを選択的に反転することを特徴とする請求項15に記載の半導体装置。前記デスクランブラーは、前記第2並列データグループのそれぞれのビットと前記デスクランブリングコードのそれぞれのビットとを排他的論理和演算する論理演算器を含むことを特徴とする請求項15に記載の半導体装置。前記データ受信部は、前記バランスコードをコード単位で順次に前記複数のデータラインを通じて受信し、後続して前記シードを前記複数のデータラインを通じて受信することを特徴とする請求項15に記載の半導体装置。メモリコントローラの制御によってデータを保存するメモリ装置において、前記メモリコントローラの記録命令に基づいて、前記メモリコントローラから複数のデータラインを通じて第1並列データを受信するデータ受信部と、前記第1並列データをエンコーディングして、エンコーディングデータを出力するエンコーダと、前記エンコーディングデータを前記メモリ装置の内部バスを通じて受信して保存するデータ保存部と、を備えることを特徴とするメモリ装置。前記メモリ装置は、前記データ保存部から出力されるデータをデコーディングするデコーダと、前記デコーダの出力データを前記メモリコントローラに伝送する出力ドライバーと、をさらに備えることを特徴とする請求項19に記載のメモリ装置。前記エンコーダは、選択信号別に区分可能な多数のエンコーディングルックアップテーブルを含むエンコーディングルックアップテーブルユニットと、Nビット並列データを受信し、前記エンコーディングルックアップテーブルユニットから、前記選択信号に対応して、前記Nビット並列データにマッピングされるエンコーディングデータを抽出して出力する選択ユニットと、を備え、前記Nは、2以上の整数であり、前記多数のエンコーディングルックアップテーブルのそれぞれは、前記Nビット並列データのパターンに一対一でマッピングされ、時間及び空間的にランダムパターンを有する多数のエンコーディングデータを保存することを特徴とする請求項19に記載のメモリ装置。前記選択信号は、アドレス信号、バースト長信号、及びコマンド信号のうち少なくとも一つの信号の一部を含むことを特徴とする請求項21に記載のメモリ装置。前記エンコーダは、シードを用いてスクランブリングコードを生成するスクランブリングコード生成器と、前記スクランブリングコードを用いて第1並列データグループをスクランブリングして、第2並列データグループを発生させるスクランブラーと、を含み、前記Nは、2以上の整数であり、前記第1並列データグループは、Nビット並列データを二つ以上含み、前記第2並列データグループは、Nビットスクランブルド並列データを二つ以上含むことを特徴とする請求項19に記載のメモリ装置。前記エンコーダは、前記第2並列データグループを受信し、前記第2並列データグループのNビットスクランブルド並列データのそれぞれをDCバランスエンコーディングして、Mビットバランスコードを発生させるバランスエンコーディングブロックをさらに含み、前記Mは、Nより大きい整数であることを特徴とする請求項23に記載のメモリ装置。本発明が解決しようとする技術的な課題は、並列データインターフェースシステムで、DCノイズとスイッチングノイズとをともに減少させることができる半導体装置およびメモリ装置を提供することにある。前記技術的課題を果たすために、本発明の一実施形態による半導体装置が提供される。前記半導体装置は、選択信号別に区分可能な多数のエンコーディングルックアップテーブルを含むエンコーディングルックアップテーブルユニットと、N2以上の整数ビット並列データを受信し、前記エンコーディングルックアップテーブルユニットから前記選択信号に相応し、前記Nビット並列データにマッピングされるエンコーディングデータを抽出して出力する選択ユニットと、を備える。前記多数のエンコーディングルックアップテーブルのそれぞれは、前記Nビット並列データのパターンに一対一でマッピングされ、時間及び空間的にランダムパターンを有する多数のエンコーディングデータを保存する。前記選択信号は、アドレス信号、バースト長信号、及びコマンド信号のうち少なくとも一つの信号の一部を含みうる。前記半導体装置は、前記エンコーディングデータを複数のデータラインを通じて出力する出力ドライバーをさらに備えることができる。前記技術的課題を果たすために、本発明の他の一実施形態による半導体装置が提供される。前記半導体装置は、選択信号別に区分可能な多数のデコーディングルックアップテーブルを含むデコーディングルックアップテーブルユニットと、エンコーディングデータを受信し、前記デコーディングルックアップテーブルユニットから前記選択信号に相応し、前記エンコーディングデータにマッピングされるN2以上の整数ビット並列データを抽出して出力する選択ユニットと、を備える。前記多数のデコーディングルックアップテーブルのそれぞれは、時間及び空間的にランダムパターンを有する多数のエンコーディングデータパターンのそれぞれに一対一でマッピングされる多数のNビット並列データを保存する。前記技術的課題を果たすために、本発明のまた他の一実施形態による半導体装置が提供される。前記半導体装置は、シードseedを用いてスクランブリングコードを生成するスクランブリングコード生成器と、前記スクランブリングコードを用いて第1並列データグループ-第1並列データグループは、N2以上の整数ビット並列データを二つ以上含む-をスクランブリングして、第2並列データグループ-前記第2並列データグループは、Nビットスクランブルドscrambled並列データを二つ以上含む-を発生させるスクランブラーと、前記第2並列データグループを受信し、前記第2並列データグループのNビットスクランブルド並列データのそれぞれをDCバランスエンコーディングして、M>N、整数ビットバランスコードを発生させるバランスエンコーディングブロックと、前記バランスコード及び前記シードを順次に複数のデータラインを通じて出力する出力ドライバーと、を備える。前記バランスエンコーディングブロックは、前記Nビットスクランブルド並列データに含まれた第1ロジックレベルのビット数または第2ロジックレベルのビット数によって、選択的に前記Nビットスクランブルド並列データを反転し、前記選択的に反転された前記Nビットスクランブルド並列データに反転如何を表わすフラグ信号を追加することができる。前記スクランブラーは、前記第1並列データグループのそれぞれのビットと前記スクランブリングコードのそれぞれのビットとを排他的論理和exclusiveORする論理演算器を含みうる。前記技術的課題を果たすために、本発明のさらに他の一実施形態による半導体装置が提供される。前記半導体装置は、複数のデータラインを通じてM2以上の整数ビットバランスコード及びシードを受信するデータ受信部-前記Mビットバランスコードのそれぞれは、N<M、整数ビット並列データを二つ以上含む第1並列データグループをスクランブリングして、生成された第2並列データグループのNビットスクランブルド並列データのそれぞれをDCバランスエンコーディングすることで生成される-と、前記シードを用いてデスクランブリングコードを生成するデスクランブリングコード生成器と、前記バランスコードをそれぞれDCバランスデコーディングして、前記Nビットスクランブルド並列データを二つ以上含む前記第2並列データグループを抽出するバランスデコーディングブロックと、前記バランスデコーディングブロックによって抽出された前記第2並列データグループを、前記デスクランブリングコードを用いてデスクランブリングして、前記第1並列データグループを抽出するデスクランブラーと、を備える。前記バランスデコーディングブロックは、前記バランスコードに含まれた所定のフラグ信号によって当該バランスコードを選択的に反転する。前記技術的課題を果たすために、本発明のさらに他の一実施形態によるメモリ装置が提供される。前記メモリ装置は、メモリコントローラの制御によってデータを保存するメモリ装置であって、前記メモリコントローラの記録命令writecommandに基づいて、前記メモリコントローラから複数のデータラインを通じて第1並列データを受信するデータ受信部と、前記第1並列データをエンコーディングして、エンコーディングデータを出力するエンコーダと、前記エンコーディングデータを前記メモリ装置の内部バスbusを通じて受信して保存するデータ保存部と、を備える。前記メモリ装置は、前記データ保存部から出力されるデータをデコーディングするデコーダと、前記デコーダの出力データを前記メモリコントローラに伝送する出力ドライバーと、をさらに備えることができる。本発明の実施形態によれば、DC電流変化によるノイズだけではなく、データのAC変化によるスイッチングノイズを減少させることができる。また、本発明の実施形態によれば、コンバインドエンコーディングによって時間的にだけではなく、空間的にも0と1とが分散されているので、PCBPrintedCircuitBoardからリターン電流returncurrentが減少してノイズ及びクロストークcrosstalkなどを減少させることができる。本発明の詳細な説明で引用される図面をより十分に理解するために、各図面の簡単な説明が提供される。本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載の内容を参照しなければならない。以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。各図面に付された同じ参照符号は、同じ部材を表わす。図3は、本発明の一実施形態による並列データインターフェースシステム300を示す。前記システム300は、第1半導体装置310及び第2半導体装置320を備えている。前記第1半導体装置310は、メモリコントローラMemoryControllerになり、前記第2半導体装置は、DRAM、SRAM、フラッシュメモリなどのメモリ装置になりうる。前記第1半導体装置310は、コアブロック311、第1エンコーダ312、第1出力ドライバー314、第1受信部315、第1デコーダ316を備えている。前記コアブロック311は、マイクロプロセッサ図示せず及び内部メモリ図示せずを備えることができる。前記コアブロック311は、前記第2半導体装置320例えば、DRAMにデータを記録するか、前記第2半導体装置320例えば、DRAMからデータを読み出すために必要な命令語Command、アドレスAddressなどを発生させうる。前記第1エンコーダ312は、本発明の一実施形態によるコンバインドエンコーダであって、前記コアブロック311から第1並列データグループを受信して、前記第1並列データグループの0と1とのビットが時空間的にランダムあるいは、類似ランダムに分布するように変換して出力する。第1並列データグループは、N2以上の整数、例えば、8ビットの並列データD1Nを二つ以上含むデータであって、例えば、8ビットの並列データD1Nを8セット含み、これをバーストデータburstdataと称する。第1エンコーダ312の出力データは、所定の乱数列パターンを有した第2並列データグループであり得る。第2並列データグループは、MN以上の整数ビットのエンコーディングされた並列データD1Mencodeddataを二つ以上含みうる。前記第1エンコーダ312は、図5Aに示された実施形態のように構成することができる。図5Aを参照すると、第1エンコーダ312は、エンコーディングルックアップテーブルユニット330及び選択ユニット340を含みうる。エンコーディングルックアップテーブルユニット330は、選択信号別に各入力並列データData0~7に対応するエンコーディングされたデータを保存している複数のルックアップテーブル330-1~330-Lを含む例えば、Lは、2以上の整数。すなわち、各ルックアップテーブル330-1~330-Lは、入力並列データの各パターンに相応するエンコーディングされたデータパターンを保存する。入力並列データは、N2以上の整数、例えば、8ビットであり、エンコーディングされたデータは、MN以上の整数ビットであり得る。エンコーディングされたデータは、入力並列データをDCバランスエンコーディングしたデータと同一となる。この際、同一の入力並列データのパターンに対応するエンコーディングされたデータのパターンは、ルックアップテーブル330-1~330-L別に異なる。他の実施形態では、エンコーディングされたデータは、入力並列データをスクランブリングした後、DCバランスエンコーディングしたデータと同一となるか、または、エンコーディングされたデータは、入力並列データをDCバランスエンコーディングした後、スクランブリングしたデータと同一となる。エンコーディングルックアップテーブルユニット330の各エンコーディングルックアップテーブル330-1~330-Lは、入力並列データData0~7を受信し、入力並列データData0~7にマッピングされるエンコーディングデータを出力する。選択ユニット340は、選択信号SELに応答して、各エンコーディングルックアップテーブル330-1~330-Lから出力される多数Lのエンコーディングデータのうちから何れか一つを選択して出力する。結局、第1エンコーダ312は、複数のエンコーディングルックアップテーブル330-1~330-Lから、選択信号SELに対応して、入力並列データData0~7にマッピングされるエンコーディングデータを抽出して出力する。ここで、選択信号SELは、アドレス信号、バースト長burstlength信号、及びコマンド信号のうち少なくとも一つの信号の一部であり得る。例えば、第1半導体装置310が、第2半導体装置320にデータを保存するために、あるいは第2半導体装置320からデータを読み出すために、第2半導体装置320に伝送するアドレス信号の一部が選択信号SELとして使われる。前述したように、本発明の一実施形態によれば、ルックアップテーブル330-1~330-Lを用いて入力並列データを、時間と空間的にランダムあるいは、類似ランダムなパターンを有するエンコーディングデータにマッピングして出力する。その上に、本発明の一実施形態によれば、多数のエンコーディングルックアップテーブル330-1~330-Lを備えて入力並列データ-対-エンコーディングデータのマッピングを、選択信号SELを使って変換させることによって、8ビット入力並列データが連続して同じパターンを有しても出力されるエンコーディングデータは変わるために、エンコーディングデータは、さらに時間と空間的にランダムなパターンを有する。多数のルックアップテーブル330-1~330-Lにあらかじめ保存されているエンコーディングデータのパターンは、スイッチングノイズ及びクロストークcrosstalkなどを最小化するパターンで決定されうる。エンコーディングデータの特徴については、後から追加的に記述する。図5Aの実施形態では、一つの入力並列データパターンに対してエンコーディングルックアップテーブルユニット330からL個のエンコーディングデータが出力され、そのうち、一つのエンコーディングデータが最終選択されて出力されるように具現される。しかし、本発明が、図5Aに示された実施形態に限定されるものではない。例えば、選択信号SELに応答して、L個のエンコーディングルックアップテーブル330-1~330-Lのうち何れか一つのみイネーブルされ、該イネーブルされたルックアップテーブルから入力並列データパターンに該当するエンコーディングデータが出力されるように具現することが可能である。再び、図3を参照すると、前記第1出力ドライバー314は、前記第1エンコーダ312の出力データを受信して、複数のデータラインを通じて前記第2半導体装置320例えば、DRAMに送信する。この際、第1出力ドライバー314は、MKKは、バースト長であって、2以上の整数ビット長のバーストデータをMビットずつ並列して順次に前記第2半導体装置320例えば、DRAMに送信することができる。前記第2半導体装置320は、第2受信部321、第2デコーダ322、データ保存部323、第2エンコーダ324、及び第2出力ドライバー325を備えることができる。前記第2受信部321は、前記第1出力ドライバー314から送信された並列データを受信する。前記第2デコーダ322は、前記第2受信部321の出力をコンバインドデコーディングして、前記第1並列データD1Nを復元する。エラーがなければ、復元された並列データD2Nは、第1半導体装置310の第1エンコーダ312の入力データD1Nと同一である。前記復元された並列データD2Nは、第2受信部321によって受信された並列データをDCバランスデコーディングした後、デスクランブリングしたデータ、またはデスクランブリング後、DCバランスデコーディングしたデータと同一となる。前記第2デコーダ322は、図5Bに示された実施形態のように構成することができる。図5Bを参照すると、第2デコーダ322は、デコーディングルックアップテーブルユニット350及び選択ユニット360を含みうる。デコーディングルックアップテーブルユニット350は、選択信号SEL別に各入力並列データすなわち、エンコーディングデータに対応するデコーディングデータを保存している複数のデコーディングルックアップテーブル350-1~350-Lを含む例えば、Lは、2以上の整数。すなわち、各ルックアップテーブル350-1~350-Lは、エンコーディングデータの各パターンに対応するデコーディングデータパターンを保存する。この際、同一のエンコーディングデータのパターンに対応するデコーディングデータのパターンは、ルックアップテーブル350-1~350-L別に異なりうる。デコーディングルックアップテーブルユニット350の各デコーディングルックアップテーブル350-1~350-Lは、エンコーディングデータを受信し、これにマッピングされるデコーディングデータを出力する。選択ユニット360は、選択信号SELに応答して、各デコーディングルックアップテーブル350-1~350-Lから出力される多数Lのデコーディングデータのうちから何れか一つを選択して出力する。結局、第2デコーダ322は、多数のデコーディングルックアップテーブル350-1~350-Lから、選択信号SELに対応して、エンコーディングデータにマッピングされるデコーディングデータを抽出して出力する。選択信号SELは、前述したように、第1半導体装置310が、第2半導体装置320に伝送したアドレス信号、コマンド信号のうち少なくとも一部であり得る。または、選択信号SELは、第2半導体装置320の特定レジスタ例えば、モードレジスタセットに保存される信号例えば、バースト長信号などの一部であり得る。図5Bの実施形態では、一つのエンコーディングデータパターンに対してデコーディングルックアップテーブルユニット350からL個のデコーディングデータが出力され、そのうち、一つのデコーディングデータが最終選択されて出力されるように具現される。しかし、本発明が、図5Bに示された実施形態に限定されるものではない。例えば、選択信号SELに応答して、L個のデコーディングルックアップテーブル350-1~350-Lのうち何れか一つのみイネーブルされ、該イネーブルされたルックアップテーブルからエンコーディングデータパターンに相当するデコーディングデータが出力されるように具現することが可能である。再び図3を参照すると、前記データ保存部323は、デコーディングデータ、すなわち、復元された第1並列データD2Nを保存する。前記データ保存部323は、多数のメモリセルを備えるメモリセルアレイになりうる。前記第2エンコーダ324は、前記データ保存部323に保存された第2並列データD2Nを受信し、MビットのエンコーディングデータD2Mを生成する。前記第2エンコーダ324は、前記第1エンコーダ312のエンコーディング方式と同一方式でエンコーディングデータD2Mを生成することができる。すなわち、第2エンコーダ324の構成及び動作は、第1エンコーダ312と同一であるので、これについての詳細な説明は省略する。前記第2出力ドライバー325は、前記第2エンコーディングデータD2Mを受信して、前記第1半導体装置310例えば、メモリコントローラに送信する。第1半導体装置310の前記第1受信部315は、前記第2半導体装置320から出力された並列データを受信する。前記第1デコーダ316は、前記第1受信部315の出力をコンバインドデコーディングする。前記第1デコーダ316の構成及び動作は、第2デコーダ322と同一であるので、これについての詳細な説明は省略する。図4は、本発明の他の実施形態による並列データインターフェースシステム400を示す。図3及び図4を参照すると、前記システム400は、半導体装置410及び420を備える。前記半導体装置410は、図3に示した第1半導体装置310と同一の構成を有するので、重複を避けるために説明を省略する。前記半導体装置420は、図3に示した第2半導体装置320と類似した構成を有するが、図3に示した第2半導体装置320に比べて、第2デコーダ322と第2エンコーダ324とが備えられていないという点で差がある。前記半導体装置420の前記第2受信部321は、前記半導体装置410の前記第1出力ドライバー314から送信された並列データを受信する。該受信されたデータは、コンバインドデコーディングなしにデータ保存部323に保存される。ここで、コンバインドデコーディングとは、第1半導体装置410の第1エンコーダ312で行われたコンバインドエンコーディングに対応するデコーディングであって、他種のデコーディング例えば、CRCデコーディングなどは、いくらでも行われる。本実施形態では、受信されたデータは、コンバインドデコーディングなしにデータ保存部323に保存されるので、該保存されたデータは、コンバインドエンコーディングされたデータ、すなわち、時/空間的にランダム化されたデータである。前記第2出力ドライバー325は、データ保存部323から出力されるエンコーディングデータを受信して、前記半導体装置410に送信することができる。したがって、前記第1及び第2半導体装置の間にNビットの並列データを伝送する場合、図3に示されたデータ保存部323には、コンバインドデコーディングされたデータ、すなわち、復元されたNビットの並列データが保存されるが、図4に示されたデータ保存部323には、エンコーディングデータ、すなわち、コンバインドエンコーディングされたMビット並列データが保存される。図6Aは、一般的な8/10ビットバランスコーディングされた並列データDQ1ないしDQ10を示す。図6Aを参照すると、8ビットの並列データは、前記8/10ビットバランスコーディングによって10ビットの並列データDQ1ないしDQ10に変換される。一周期で伝送される前記10ビットの並列データDQ1ないしDQ10は、0と1との個数が最大2個の差がある。しかし、前記伝送される10ビットの並列データDQ1ないしDQ10が点線内の場合のように経時的に変わる場合には、10ビットのいずれもが変わるので、スイッチングノイズが最大となり、データチャンネルに伝送されるデータ信号の電気的結合による影響が大きくなって漏話crosstalkも最大となる。図6Bは、本発明の一実施形態によるコンバインドエンコーディングされた並列データDQ1’ないしDQ10’を示す。図3及び図6Bを参照すると、本発明の一実施形態によるコンバインドエンコーディングされた並列データDQ1’ないしDQ10’は、スクランブリングと8/10ビットバランスエンコーディングとが結合されたエンコーディングを経たデータである。すなわち、エンコーディングされた並列データグループCode0~Code4は、スクランブリング及び8/10ビットバランスエンコーディングを通じて第1ロジックレベルを有するビット‘0’と第2ロジックレベルを有するビット‘1’とが時間及び空間的にランダムに分布されたデータである。ここで、空間的であるという意味は、並列してともに伝送されるデータ内での‘0’及び‘1’の位置がランダムに分布するということを意味し、時間的であるという意味は、同一データラインを通じて順次に伝送されるデータ内での‘0’及び‘1’の位置がランダムに分布するということを意味する。したがって、前記エンコーディングデータグループCode0~Code4では、図6Aに示された点線内の場合が出る確率がほとんどなくなる。そして、図6Bに示された点線内の場合のように、前記エンコーディングデータ例えば、DQ1’ないしDQ10’の一ビットの現在周期のデータ値と次の周期のデータ値とが異なる値を有する確率が50になる。したがって、本発明の一実施形態によって、並列データをコンバインドエンコーディングして伝送する場合、スイッチングノイズが減少し、漏話も減少する。図6Cは、一般的なDBIDCバランスコーディングされた並列データDQ1’’ないしDQ9’’を示す。図6Cを参照すると、8ビットの並列データは、前記DBIDCバランスコーディングによって9ビットの並列データDQ1’’ないしDQ9’’に変換される。図6Cの最初の点線内の並列データは、DBIDCバランスコーディングによってもバランスコードが保持される場合ではない。また、前記8ビットの並列データのうちから1の値を有するビット数が、0個または1個である場合も、前記DBIDCバランスコーディングによっても、同様にバランスコードが保持されない。数学的に、前記バランスコードが保持されない場合が出る確率は256分の10になる。前記DBIDCバランスコーディングの場合にも、図6Cの二番目の点線内の場合のように、前記9ビットの並列データDQ1’’ないしDQ9’’が経時的にいずれも変化する場合、スイッチングノイズが増加する。図6Dは、本発明の他の一実施形態によってコンバインドエンコーディングされた並列データDQ1’’’ないしDQ9’’’を示す。図3及び図6Dを参照すると、本発明の他の一実施形態によってコンバインドエンコーディングされた並列データDQ1’’’ないしDQ9’’’は、スクランブリングとDBIDCバランスエンコーディングとを経たデータである。すなわち、エンコーディングデータグループCode0~Code5は、スクランブリング及びDBIDCバランスエンコーディングを通じて第1ロジックレベルを有するビット‘0’と第2ロジックレベルを有するビット‘1’とが時間及び空間的にランダムに分布されたデータである。したがって、本発明の一実施形態によるコンバインドエンコーディングされた並列データDQ1’’’ないしDQ9’’’は、図6Cの最初の点線内の並列データパターン及び二番目の点線内の並列データパターンが出る確率がほとんどなくなる。したがって、本発明の一実施形態によって、並列データをコンバインドエンコーディングして伝送する場合、空間的にバランスコードが保持されながらも、経時的にスイッチングノイズが減少する。図7Aは、本発明の他の一実施形態によるコンバインドエンコーダの概略的な構成図である。図7Aを参照すると、エンコーダ312’は、シード生成器371、スクランブリングコード生成器372、バランスエンコーディングブロック373及びスクランブラー374を備えることができる。シード生成器371は、スクランブリングコードの生成に使われるシードを生成する。しかし、シードは、レジスタなどを用いてあらかじめ保存されていることもあり、または、アドレス信号、バースト長信号、及びコマンド信号のうち少なくとも一つの信号の一部であり得る。スクランブリングコード生成器372は、シードを用いてスクランブリングコードを生成する。スクランブリングコードは、乱数列pseudorandombinarysequenceパターンのコードであり得る。スクランブリングコード生成器372は、シードを用いて乱数列を生成する乱数列発生器として具現されることもできるが、これに限定されるものではない。スクランブラー374は、前記スクランブリングコードを用いて入力される第1並列データグループをスクランブリングして、第2並列データグループを生成する。スクランブラー374は、第1並列データグループのそれぞれのビットとスクランブリングコードのそれぞれのビットとを排他的論理和する論理演算器を含みうる。ここで、第1並列データグループは、N例えば、8ビット並列データを二つ以上含むデータであって、本実施形態では、8セットの8ビット並列データで構成される64ビットデータである。したがって、スクランブリングコードも64ビットデータである。本実施形態は、バースト長が8である場合であって、第1並列データグループの長さは、並列データのビット数バースト長に相当する。スクランブラー374は、64ビットの第1並列データグループの各ビットと64ビットのスクランブリングコードの各ビットとを1対1で排他的論理和して、64ビットのスクランブリングされた第2並列データグループを発生させうる。説明の便宜上、特整数値8ビット、64ビットなどを例として説明するが、第1並列データグループの長さ、及びスクランブリングコードの長さは、変更されうる。バランスエンコーディングブロック373は、第2並列データグループを受信し、前記第2並列データグループの8ビットスクランブルド並列データのそれぞれをDCバランスエンコーディングして、M>N、整数ビットバランスコードcode0~code7を発生させる。本実施形態では、バランスエンコーディングブロック373は、DBIDCエンコーダであって、8ビットスクランブルド並列データに含まれた第1ロジックレベルのビット数または第2ロジックレベルのビット数によって、選択的に前記8ビットスクランブルド並列データを反転し、前記選択的に反転された前記8ビットスクランブルド並列データに反転如何を表わすフラグ信号DBIを追加する。しかし、バランスエンコーディングブロック373が、DBIDCエンコーダに限定されるものではなく、また、図7Aに示されたように、一ビットのフラグ信号DBIを使うDBIDCエンコーダに限定されるものでもない。例えば、バランスエンコーディングブロック373は、アメリカ登録特許第7,495,587号に開示されたように、二つのビットのフラグ信号を使うDBIDCエンコーダとして具現可能である。出力ドライバー314は、バランスコードcode0~code7及び前記シードデータを順次に複数のデータラインを通じて出力する。例えば、DQ0ないしDQ7及びフラグ信号DBIで構成された各バランスコードcode0~code7を8UIUnitIntervalの間に、Code0からCode7まで順次に出力した後、後続して、前記シードデータを同一の複数のデータラインを通じて出力する。ここで、UIとは、1ビットまたは、シンボル長を意味する。したがって、図7Aに示された実施形態では、最初のUIでは、Code0が並列して出力され、その次のUIでは、Code1が出力される。そして、8番目のUIでバーストデータの最後のバランスコードであるCode7が並列して出力された後には、シードデータが複数のデータラインを通じて出力される。本実施形態によれば、シードデータが別途の伝送ラインではないデータラインを通じてデータに後続して出力されるので、シードを伝送するための別途のラインやピンを要しない。前記シードのビット数によってシードの伝送に必要となるUIが変わり、またシードを伝送する順序も変わりうる。例えば、シーツデータを先に伝送した後、バーストデータを伝送することもできる。図7Bは、本発明の他の一実施形態によるコンバインドデコーダの概略的な構成図である。図7Bを参照すると、デコーダ322’は、デスクランブリングコード生成器381、バランスデコーディングブロック382及びデスクランブラー383を備えることができる。デスクランブリングコード生成器381は、シードを用いてデスクランブリングコードを生成する。デスクランブリングコード生成器381は、図7Aに示されたスクランブリングコード生成器372と同様に具現可能である。デスクランブリングコードは、乱数列パターンのコードであって、スクランブリングコードと同一であり得る。シードは、複数のデータラインを通じて受信される。例えば、受信部321は、複数のデータラインを通じてM2以上の整数ビットバランスコード及びシードを順次に受信し、該受信されたシードをデスクランブリングコード生成器381に提供する。バランスデコーディングブロック382は、多数のバランスコードcode0~code7を含む総72ビットの並列データグループburstdataを受信し、前記並列データグループの9ビットスクランブルドバランスコードのそれぞれをDCバランスデコーディングして、8セットの8ビットスクランブルド並列データを発生させる。すなわち、バランスデコーディングブロック382の出力は、64ビットスクランブルドデータである。本実施形態では、バランスデコーディングブロック382は、DBIDCデコーダであって、フラグ信号DBIによって8ビットスクランブルド並列データDQ0~DQ7を選択的に反転する。しかし、前述したバランスエンコーディングブロック373と同等に、バランスデコーディングブロック382もDBIDCデコーダに限定されるものではなく、また、図7Bに示されたように、一ビットのフラグ信号DBIを使うDBIDCデコーダに限定されるものでもない。デスクランブラー383は、前記デスクランブリングコード例えば、64ビットの乱数列を用いてバランスデコーディングブロック382から出力された64ビットのスクランブルドデータをデスクランブリングして、該デスクランブルされたデータを発生させる。デスクランブラー383は、バランスデコーディングブロック382から出力されたデータのそれぞれのビットとデスクランブリングコードのそれぞれのビットとを排他的論理和する論理演算器を含みうる。デスクランブラー383の出力データは、データ保存部323に保存することができる。図8は、本発明の一実施形態によるメモリ装置430の概略的な構成図である。図8のメモリ装置430は、前述した第1半導体装置310、410または第2半導体装置320、420と類似した構成及び機能を有する。したがって、重複を避けるために異なる点を中心に記述する。図8を参照すると、メモリ装置430は、受信部321’、エンコーダ312’’、データ保存部323、デコーダ322’’及び出力ドライバー325’を備える。メモリ装置430は、メモリコントローラ図示せずの制御によってデータを保存することができる。受信部321’は、メモリコントローラの記録命令に基づいて、メモリコントローラから複数のデータラインを通じて伝送される第1並列データグループを受信する。エンコーダ312’’は、スクランブラー374及びバランスエンコーディングブロック373を含む。スクランブラー374及びバランスエンコーディングブロック373の構成及び動作は、図7Aを参照して説明したところと同一であるので、これについての詳細な説明は省略する。また、エンコーダ312’’は、図7Aに示されたように、スクランブリングコード発生器372をさらに備えることができる。または、エンコーダ312’’は、図5Aに示されたように、ルックアップテーブルを用いて具現可能である。データ保存部323は、前記エンコーディングデータを、内部バスを通じて受信して保存する。図3及び図4のシステム300、400では、二つ以上の装置の間の並列インターフェースで発生するスイッチングノイズ及びDC電流変化量を減らすために、一つの半導体装置310、410でコンバインドエンコーディングを行ってエンコーディングされたデータを他の半導体装置320、420に伝送する。これに比べて、図8のメモリ装置430は、メモリ装置430に受信された並列データをスクランブリングあるいはコンバインドエンコーディングをした後、内部データ保存部323に保存する。メモリ装置の集積度が高くなり、並列してインターフェースされるデータの量も増加するにつれて、メモリ装置の内部のデータ伝送時に発生するクロストークなどのノイズを減らすことが重要なイシューになっている。本発明の実施形態では、外部から受信された並列データをスクランブリングあるいはコンバインドエンコーディングを通じて‘0’と‘1’とを時/空間的に分散して内部バスを通じて伝送することによって、メモリ装置内でのデータ伝送時にクロストークなどのノイズを減らすことができ、これによって、メモリ装置の性能が向上する。デコーダ322’’は、データ保存部323から出力される並列データをデスクランブリングあるいはコンバインドデコーディングして出力する。出力ドライバー325’は、デコーダ322’’の出力データを外部に出力する。デコーダ322’’は、バランスデコーディングブロック382及びデスクランブラー383をさらに含む。バランスデコーディングブロック382及びデスクランブラー383の構成及び動作は、図7Bを参照して説明したところと同一であるので、これについての詳細な説明は省略する。また、デコーダ322’’は、図7Bに示されたように、デスクランブリングコード発生器381をさらに備えることができる。または、デコーダ322’’は、図5Bに示されたように、ルックアップテーブルを用いて具現可能である。図9及び図10のそれぞれは、本発明の他の一実施形態による並列データインターフェースシステム1000を概略的に示すブロック図である。図9を参照すると、並列データインターフェースシステム1000は、メモリコントローラ440及びメモリ装置450を備える。メモリコントローラ440は、メモリ装置450にデータを書き込むか、メモリ装置450からデータを読み出すなどの一連の動作を行うために、メモリ装置450にコマンド/アドレス信号CAを送信する。メモリ装置450は、メモリコントローラ440からデータの書き込み命令Writeまたは読み出し命令Readが印加された時、クロック信号DQ_CLKを用いてデータDQの入出力を行う。メモリコントローラ440とメモリ装置450との間の並列データの送受信時に、前述したように、本発明の一実施形態によるコンバインドエンコーディングを行った後、エンコーディングデータを送受信することができる。または、メモリ装置450は、メモリコントローラ440から並列データを受信して、内部的にコンバインドエンコーディングして保存することができる。図10を参照すると、並列データインターフェースシステム1000’は、メモリコントローラ530及び多数のメモリ装置550を備える。メモリコントローラ530は、各メモリ装置550とコンバインドエンコーディングされたデータとを送受信することができる。図11Aないし図11Cのそれぞれは、本発明の一実施形態によるメモリモジュールを示すブロック図である。図11Aに示されたメモリモジュール500aは、UDIMMunbuffereddualin-linememorymoduleの一例である。メモリモジュール500aは、メモリコントローラ530から入力されるコマンド/アドレス信号CAを受信し、クロック信号DQ_CLKに応答してデータDQを入出力することができる複数個のメモリ装置550を含む。メモリモジュール500aは、また複数個のメモリ装置のそれぞれに連結されて、外部とデータDQの入出力通路となるデータ配線、コマンド/アドレス信号CAをメモリ装置550に伝達するためのコマンド/アドレス配線、クロック信号DQ_CLKをメモリ装置550に供給するためのクロック配線を含みうる。クロック信号DQ_CLK、コマンド/アドレス信号CA及びデータDQは、メモリコントローラ530から別途のバッファを経ず、メモリモジュール500aの各メモリ装置550に入力される。図11Bに示されたメモリモジュール500bは、RDIMMregistereddualin-linememorymoduleの一例である。コマンド/アドレス信号CAは、レジスタ回路REG531を経てメモリモジュール500bの各メモリ装置550に入力される一方、クロック信号DQ_CLKとデータDQは、レジスタ回路REG531を経ず、メモリモジュール500bの各メモリ装置550に入力される。レジスタ回路531は、コマンド/アドレス信号CAをバッファリングするためのレジスタを含みうる。レジスタ回路531は、場合によってメモリモジュール500bではないチップセット上に具現可能であり、この場合、メモリモジュール500bで削除されうる。図11Cに示されたメモリモジュール500cは、FBDIMMFullyBufferedDIMMの一例であって、メモリモジュール上にバッファBUFFER532を有するメモリモジュールの実施形態である。図11Cに示したように、バッファ532を含んだメモリモジュール500cは、一つのチャンネルCHを用いて外部メモリコントローラ530と連結され、チャンネルCHと連結されたバッファ532を通じてのみ外部と通信が可能である。すなわち、メモリモジュール500c上のあらゆるメモリ装置550は、チャンネルCHと連結されたバッファ532を通じてのみメモリコントローラ530からクロック信号DQ_CLK、コマンド/アドレス信号CAとデータDQとを入力され、またデータDQを外部に出力することができる。図12Aないし図12Dは、それぞれ図11Aないし図11Cに示されたメモリモジュールを利用したメモリシステムの構造を示す。図12Aないし図12Dを参照すると、メモリシステムは、前述したメモリモジュール500a、500b、または500cを多数個含んで具現可能である。図12Aないし図12Dに示された実施形態で、メモリコントローラ530は、各メモリ装置550と並列データの送受信時に、前述したように、本発明の一実施形態によるコンバインドエンコーディングを行った後、エンコーディングデータを送受信することができる。または、各メモリ装置550は、メモリコントローラ530から並列データを受信して、内部的にコンバインドエンコーディングして保存することができる。前述した本発明の一実施形態による並列データインターフェースシステム1000、1000’及びメモリモジュール500a~500cでは、メモリコントローラからメモリ装置にクロック信号DQ_CLKを供給するが、本発明が、これに限定されるものではない。例えば、本発明の他の実施形態では、クロック信号DQ_CLKの代りに、データストローブ信号DQSが使われる。本発明のまた他の実施形態では、クロック信号DQ_CLKやデータストローブ信号DQSをメモリコントローラからメモリ装置に供給せず、メモリ装置内でCDRClockDataRecovery方式で受信されるデータからクロック信号を復旧して使うこともできる。したがって、本発明は、前述した実施形態に限定されず、多様な変更が可能である。本発明は、コンピュータで読み取り可能な記録媒体にコンピュータで読み取り可能なコードとして具現することが可能である。コンピュータで読み取り可能な記録媒体は、コンピュータシステムによって読み取れるデータが保存されるあらゆる種類の記録装置を含む。コンピュータで読み取り可能な記録媒体の例としては、ROM、RAM、CD-ROM、磁気テープ、光データ保存装置などがある。また、コンピュータで読み取り可能な記録媒体は、ネットワークで連結されたコンピュータシステムに分散されて、分散方式でコンピュータ読み取り可能なコードが保存されて実行可能である。そして、本発明を具現するための機能的なfunctionalプログラム、コード及びコードセグメントは、本発明が属する技術分野のプログラマーによって容易に推論されうる。本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。"