第1電極と第2電極と、前記第1電極と前記第2電極との間に介在し、前記第1電極と前記第2電極との間に与えられる極性の異なる電気的信号に基づいて、高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する抵抗変化層とを備える不揮発性記憶素子と、前記第1電極と前記第2電極との間に第1極性の電圧を印加することにより、前記抵抗変化層を前記低抵抗状態から前記高抵抗状態に変化させ、前記第1電極と前記第2電極との間に、前記第1極性と逆の第2極性の電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させる制御回路とを備え、前記制御回路は、前記高抵抗状態における前記抵抗変化層の抵抗値が第1閾値以上か否かを判定し、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値より小さい場合、前記第1電極と前記第2電極との間に、前記第2極性の第1電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させ、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値以上の場合、前記第1電極と前記第2電極との間に、前記第2極性、かつ絶対値が前記第1電圧より小さい第2電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させる不揮発性記憶装置。前記不揮発性記憶装置は、さらに、前記不揮発性記憶素子と直列に接続される、抵抗成分を有する電気的素子と、前記第2極性の第1低抵抗化電圧を生成する第1低抵抗化用電源と、前記第2極性、かつ絶対値が前記第1低抵抗化電圧より小さい第2低抵抗化電圧を生成する第2低抵抗化用電源と、を備え、前記制御回路は、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値より小さい場合、前記不揮発性記憶素子と前記電気的素子とで構成される直列回路の両端に、前記第1低抵抗化電圧を印加することにより、前記第1電極と前記第2電極との間に、前記第1電圧を印加し、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値以上の場合、前記直列回路の両端に、前記第2低抵抗化電圧を印加することにより、前記第1電極と前記第2電極との間に、前記第2電圧を印加する請求項1記載の不揮発性記憶装置。前記不揮発性記憶装置は、さらに、前記不揮発性記憶素子と直列に接続される可変抵抗素子と、前記第2極性の低抵抗化電圧を生成する低抵抗化用電源と、を備え、前記制御回路は、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値より小さい場合、前記可変抵抗素子を第1抵抗値にするとともに、前記不揮発性記憶素子と前記可変抵抗素子とで構成される直列回路の両端に、前記低抵抗化電圧を印加することにより、前記第1電極と前記第2電極との間に、前記第1電圧を印加し、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値以上の場合、前記可変抵抗素子を前記第1抵抗値より高い第2抵抗値にするとともに、前記直列回路の両端に、前記低抵抗化電圧を印加することにより、前記第1電極と前記第2電極との間に、前記第2電圧を印加する請求項1記載の不揮発性記憶装置。前記可変抵抗素子は、第1抵抗素子と、第2抵抗素子とを含み、前記第1抵抗素子、前記第2抵抗素子及び前記不揮発性記憶素子は、この順で直列に接続されており、前記制御回路は、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値より小さい場合、前記第2抵抗素子と前記不揮発性記憶素子とで構成される第1直列回路の両端に、前記低抵抗化電圧を印加することにより、前記第1電極と前記第2電極との間に、前記第1電圧を印加し、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値以上の場合、前記第1抵抗素子と前記第2抵抗素子と前記不揮発性記憶素子とで構成される第2直列回路の両端に、前記低抵抗化電圧を印加することにより、前記第1電極と前記第2電極との間に、前記第2電圧を印加する請求項3記載の不揮発性記憶装置。前記可変抵抗素子は、互いに並列に接続されている第1抵抗素子と第2抵抗素子とを含み、前記第2抵抗素子の抵抗値は前記第1抵抗素子の抵抗値より高く、前記制御回路は、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値より小さい場合、前記不揮発性記憶素子と前記第1抵抗素子とで構成される第1直列回路の両端に、前記低抵抗化電圧を印加することにより、前記第1電極と前記第2電極との間に、前記第1電圧を印加し、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値以上の場合、前記不揮発性記憶素子と前記第2抵抗素子とで構成される第2直列回路の両端に、前記低抵抗化電圧を印加することにより、前記第1電極と前記第2電極との間に、前記第2電圧を印加する請求項3記載の不揮発性記憶装置。前記可変抵抗素子は、トランジスタを含み、前記制御回路は、前記トランジスタのゲートに印加する電圧を変更することで前記トランジスタのオン抵抗を変更し、これにより、前記可変抵抗素子の抵抗値を変更する請求項3記載の不揮発性記憶装置。前記制御回路は、前記抵抗変化層を高抵抗状態から低抵抗状態へ変化させる際に、前記高抵抗状態における前記抵抗変化層の抵抗値が前記第1閾値以上か否かを判定し、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値より小さい場合、前記第1電極と前記第2電極との間に、前記第1電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させ、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値以上の場合、前記第1電極と前記第2電極との間に、絶対値が前記第1電圧よりも小さい前記第2電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させる請求項1~6のいずれか1項に記載の不揮発性記憶装置。前記制御回路は、前記抵抗変化層を低抵抗状態から高抵抗状態へ変化させる際に、前記抵抗変化層を前記低抵抗状態から前記高抵抗状態に変化させる第1工程と、前記高抵抗状態における前記抵抗変化層の抵抗値が前記第1閾値以上か否かを判定する第2工程と、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値以上の場合、前記第1電極と前記第2電極との間に、絶対値が前記第1電圧よりも小さい前記第2電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させる第3工程とを、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値より小さくなるまで繰り返す請求項1~6のいずれか1項に記載の不揮発性記憶装置。前記抵抗変化層は、酸素濃度の異なる少なくとも2層の遷移金属の酸化物層を含み、前記少なくとも2層の酸化物層のうち、最も酸素濃度の高い酸化物層が前記第1電極又は前記第2電極に接触している請求項1~8のいずれか1項に記載の不揮発性記憶装置。前記遷移金属はタンタルである請求項9記載の不揮発性記憶装置。前記不揮発性記憶素子は、前記高抵抗状態における前記抵抗変化層の抵抗値が前記第1閾値以上の場合、次に前記高抵抗状態から前記低抵抗状態に変化させた場合、低抵抗貼り付きを発現する請求項1~10のいずれか1項に記載の不揮発性記憶装置。前記制御回路は、さらに、前記高抵抗状態における前記抵抗変化層の抵抗値が前記第1閾値より大きい第2閾値以上か否かを判定し、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第2閾値以上の場合、前記第1電極と前記第2電極との間に、前記第2極性、かつ絶対値が前記第2電圧より小さい第3電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させる請求項1~11のいずれか1項に記載の不揮発性記憶装置。第1電極と第2電極と、前記第1電極と前記第2電極との間に介在し、前記第1電極と前記第2電極との間に与えられる極性の異なる電気的信号に基づいて、高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する抵抗変化層とを備える不揮発性記憶素子と、前記第1電極と前記第2電極との間に第1極性の電圧を印加することにより、前記抵抗変化層を前記低抵抗状態から前記高抵抗状態に変化させ、前記第1電極と前記第2電極との間に、前記第1極性と逆の第2極性の電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させる制御回路とを備え、前記制御回路は、前記高抵抗状態及び前記低抵抗状態の一方の状態における前記抵抗変化層の抵抗値が所定の閾値以上か否かを判定し、前記抵抗変化層の前記抵抗値が前記閾値より小さい場合、第1書き込み条件で、前記抵抗変化層を前記高抵抗状態及び前記低抵抗状態の前記一方の状態から他方の状態に変化させ、前記抵抗変化層の前記抵抗値が前記閾値以上の場合、前記第1書き込み条件より弱い第2書き込み条件で、前記抵抗変化層を前記一方の状態から前記他方の状態に変化させる不揮発性記憶装置。前記制御回路は、前記抵抗変化層の前記抵抗値が前記閾値より小さい場合、前記第1書き込み条件として、前記第1電極と前記第2電極との間に、第1電圧を印加することにより、前記抵抗変化層を前記一方の状態から前記他方の状態に変化させ、前記抵抗変化層の前記抵抗値が前記閾値以上の場合、前記第2書き込み条件として、前記第1電極と前記第2電極との間に、絶対値が前記第1電圧より小さい第2電圧を印加することにより、前記抵抗変化層を前記一方の状態から前記他方の状態に変化させる請求項13記載の不揮発性記憶装置。前記制御回路は、前記抵抗変化層の前記抵抗値が前記閾値より小さい場合、前記第1書き込み条件として、前記第1電極と前記第2電極との間に、第1時間の間、第1電圧を印加することにより、前記抵抗変化層を前記一方の状態から前記他方の状態に変化させ、前記抵抗変化層の前記抵抗値が前記閾値以上の場合、前記第1電極と前記第2電極との間に、前記第1時間より短い第2時間の間、第2電圧を印加することにより、前記抵抗変化層を前記一方の状態から前記他方の状態に変化させる請求項13記載の不揮発性記憶装置。前記一方の状態は、前記高抵抗状態であり、前記他方の状態は、前記低抵抗状態である請求項13~15のいずれか1項に記載の不揮発性記憶装置。前記一方の状態は、前記低抵抗状態であり、前記他方の状態は、前記高抵抗状態である請求項13~15のいずれか1項に記載の不揮発性記憶装置。第1電極と第2電極と、前記第1電極と前記第2電極との間に介在し、前記第1電極と前記第2電極との間に与えられる極性の異なる電気的信号に基づいて、高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する抵抗変化層とを備える不揮発性記憶素子の駆動方法であって、前記第1電極と前記第2電極との間に第1極性の高抵抗化電圧を印加することにより、前記抵抗変化層を前記低抵抗状態から前記高抵抗状態に変化させるステップと、前記高抵抗状態における前記抵抗変化層の抵抗値が第1閾値以上か否かを判定するステップと、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値より小さい場合、前記第1電極と前記第2電極との間に、前記第1極性と逆の第2極性の第1電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させるステップと、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値以上の場合、前記第1電極と前記第2電極との間に、前記第2極性、かつ絶対値が前記第1電圧より小さい第2電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させるステップとを含む不揮発性記憶素子の駆動方法。第1電極と第2電極と、前記第1電極と前記第2電極との間に介在し、前記第1電極と前記第2電極との間に与えられる極性の異なる電気的信号に基づいて、高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する抵抗変化層とを備える不揮発性記憶素子の駆動方法であって、前記第1電極と前記第2電極との間に電圧を印加することにより、前記抵抗変化層を前記低抵抗状態及び前記高抵抗状態の一方の状態から他方の状態に変化させるステップと、前記他方の状態における前記抵抗変化層の抵抗値が第1閾値以上か否かを判定するステップと、前記抵抗変化層の前記抵抗値が前記第1閾値より小さい場合、第1書き込み条件で、前記抵抗変化層を前記高抵抗状態及び前記低抵抗状態の前記一方の状態から他方の状態に変化させるステップと、前記抵抗変化層の前記抵抗値が前記第1閾値以上の場合、前記第1書き込み条件より弱い第2書き込み条件で、前記抵抗変化層を前記一方の状態から前記他方の状態に変化させるステップとを含む不揮発性記憶素子の駆動方法。発明者等は、抵抗変化型の不揮発性記憶素子の信頼性をさらに向上すべく、鋭意検討を行なった結果、特許文献5のような従来の駆動方法では対処できない特性不良低抵抗貼り付き又は高抵抗貼り付きを見出した。本発明は、以上のような事情に鑑みてなされたものであり、抵抗変化型の不揮発性記憶素子における低抵抗又は高抵抗貼り付きを抑制できる不揮発性記憶装置、及び不揮発性記憶素子の駆動方法を提供することを目的とする。上記課題を解決すべく、本発明の一形態に係る不揮発性記憶装置は、第1電極と第2電極と、前記第1電極と前記第2電極との間に介在し、前記第1電極と前記第2電極との間に与えられる極性の異なる電気的信号に基づいて、高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する抵抗変化層とを備える不揮発性記憶素子と、前記第1電極と前記第2電極との間に第1極性の電圧を印加することにより、前記抵抗変化層を前記低抵抗状態から前記高抵抗状態に変化させ、前記第1電極と前記第2電極との間に、前記第1極性と逆の第2極性の電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させる制御回路とを備え、前記制御回路は、前記高抵抗状態における前記抵抗変化層の抵抗値が第1閾値以上か否かを判定し、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値より小さい場合、前記第1電極と前記第2電極との間に、前記第2極性の第1電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させ、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値以上の場合、前記第1電極と前記第2電極との間に、前記第2極性、かつ絶対値が前記第1電圧より小さい第2電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させる。この構成によれば、本発明の一形態に係る不揮発性記憶装置は、低抵抗貼り付きを抑制できる。また、前記不揮発性記憶装置は、さらに、前記不揮発性記憶素子と直列に接続される、抵抗成分を有する電気的素子と、前記第2極性の第1低抵抗化電圧を生成する第1低抵抗化用電源と、前記第2極性、かつ絶対値が前記第1低抵抗化電圧より小さい第2低抵抗化電圧を生成する第2低抵抗化用電源と、を備え、前記制御回路は、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値より小さい場合、前記不揮発性記憶素子と前記電気的素子とで構成される直列回路の両端に、前記第1低抵抗化電圧を印加することにより、前記第1電極と前記第2電極との間に、前記第1電圧を印加し、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値以上の場合、前記直列回路の両端に、前記第2低抵抗化電圧を印加することにより、前記第1電極と前記第2電極との間に、前記第2電圧を印加してもよい。また、前記不揮発性記憶装置は、さらに、前記不揮発性記憶素子と直列に接続される可変抵抗素子と、前記第2極性の低抵抗化電圧を生成する低抵抗化用電源と、を備え、前記制御回路は、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値より小さい場合、前記可変抵抗素子を第1抵抗値にするとともに、前記不揮発性記憶素子と前記可変抵抗素子とで構成される直列回路の両端に、前記低抵抗化電圧を印加することにより、前記第1電極と前記第2電極との間に、前記第1電圧を印加し、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値以上の場合、前記可変抵抗素子を前記第1抵抗値より高い第2抵抗値にするとともに、前記直列回路の両端に、前記低抵抗化電圧を印加することにより、前記第1電極と前記第2電極との間に、前記第2電圧を印加してもよい。また、前記可変抵抗素子は、第1抵抗素子と、第2抵抗素子とを含み、前記第1抵抗素子、前記第2抵抗素子及び前記不揮発性記憶素子は、この順で直列に接続されており、前記制御回路は、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値より小さい場合、前記第2抵抗素子と前記不揮発性記憶素子とで構成される第1直列回路の両端に、前記低抵抗化電圧を印加することにより、前記第1電極と前記第2電極との間に、前記第1電圧を印加し、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値以上の場合、前記第1抵抗素子と前記第2抵抗素子と前記不揮発性記憶素子とで構成される第2直列回路の両端に、前記低抵抗化電圧を印加することにより、前記第1電極と前記第2電極との間に、前記第2電圧を印加してもよい。また、前記可変抵抗素子は、互いに並列に接続されている第1抵抗素子と第2抵抗素子とを含み、前記第2抵抗素子の抵抗値は前記第1抵抗素子の抵抗値より高く、前記制御回路は、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値より小さい場合、前記不揮発性記憶素子と前記第1抵抗素子とで構成される第1直列回路の両端に、前記低抵抗化電圧を印加することにより、前記第1電極と前記第2電極との間に、前記第1電圧を印加し、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値以上の場合、前記不揮発性記憶素子と前記第2抵抗素子とで構成される第2直列回路の両端に、前記低抵抗化電圧を印加することにより、前記第1電極と前記第2電極との間に、前記第2電圧を印加してもよい。また、前記可変抵抗素子は、トランジスタを含み、前記制御回路は、前記トランジスタのゲートに印加する電圧を変更することで前記トランジスタのオン抵抗を変更し、これにより、前記可変抵抗素子の抵抗値を変更してもよい。また、前記制御回路は、前記抵抗変化層を高抵抗状態から低抵抗状態へ変化させる際に、前記高抵抗状態における前記抵抗変化層の抵抗値が前記第1閾値以上か否かを判定し、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値より小さい場合、前記第1電極と前記第2電極との間に、前記第1電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させ、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値以上の場合、前記第1電極と前記第2電極との間に、絶対値が前記第1電圧よりも小さい前記第2電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させてもよい。また、前記制御回路は、前記抵抗変化層を低抵抗状態から高抵抗状態へ変化させる際に、前記抵抗変化層を前記低抵抗状態から前記高抵抗状態に変化させる第1工程と、前記高抵抗状態における前記抵抗変化層の抵抗値が前記第1閾値以上か否かを判定する第2工程と、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値以上の場合、前記第1電極と前記第2電極との間に、絶対値が前記第1電圧よりも小さい前記第2電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させる第3工程とを、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第1閾値より小さくなるまで繰り返してもよい。また、前記抵抗変化層は、酸素濃度の異なる少なくとも2層の遷移金属の酸化物層を含み、前記少なくとも2層の酸化物層のうち、最も酸素濃度の高い酸化物層が前記第1電極又は前記第2電極に接触していてもよい。また、前記遷移金属はタンタルであってもよい。また、前記不揮発性記憶素子は、前記高抵抗状態における前記抵抗変化層の抵抗値が前記第1閾値以上の場合、次に前記高抵抗状態から前記低抵抗状態に変化させた場合、低抵抗貼り付きを発現してもよい。また、前記制御回路は、さらに、前記高抵抗状態における前記抵抗変化層の抵抗値が前記第1閾値より大きい第2閾値以上か否かを判定し、前記高抵抗状態における前記抵抗変化層の前記抵抗値が前記第2閾値以上の場合、前記第1電極と前記第2電極との間に、前記第2極性、かつ絶対値が前記第2電圧より小さい第3電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させてもよい。この構成によれば、本発明の一形態に係る不揮発性記憶装置は、抵抗値に応じて、多段階で低抵抗化電圧の電圧値を制御することで、低抵抗貼り付きを防止できるとともに、不揮発性記憶素子の抵抗値のばらつきをより低減できる。また、本発明の一形態に係る不揮発性記憶装置は、第1電極と第2電極と、前記第1電極と前記第2電極との間に介在し、前記第1電極と前記第2電極との間に与えられる極性の異なる電気的信号に基づいて、高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する抵抗変化層とを備える不揮発性記憶素子と、前記第1電極と前記第2電極との間に第1極性の電圧を印加することにより、前記抵抗変化層を前記低抵抗状態から前記高抵抗状態に変化させ、前記第1電極と前記第2電極との間に、前記第1極性と逆の第2極性の電圧を印加することにより、前記抵抗変化層を前記高抵抗状態から前記低抵抗状態に変化させる制御回路とを備え、前記制御回路は、前記高抵抗状態及び前記低抵抗状態の一方の状態における前記抵抗変化層の抵抗値が所定の閾値以上か否かを判定し、前記抵抗変化層の前記抵抗値が前記閾値より小さい場合、第1書き込み条件で、前記抵抗変化層を前記高抵抗状態及び前記低抵抗状態の前記一方の状態から他方の状態に変化させ、前記抵抗変化層の前記抵抗値が前記閾値以上の場合、前記第1書き込み条件より弱い第2書き込み条件で、前記抵抗変化層を前記一方の状態から前記他方の状態に変化させてもよい。この構成によれば、本発明の一形態に係る不揮発性記憶装置は、低抵抗貼り付き又は高抵抗貼り付きを抑制できる。また、前記制御回路は、前記抵抗変化層の前記抵抗値が前記閾値より小さい場合、前記第1書き込み条件として、前記第1電極と前記第2電極との間に、第1電圧を印加することにより、前記抵抗変化層を前記一方の状態から前記他方の状態に変化させ、前記抵抗変化層の前記抵抗値が前記閾値以上の場合、前記第2書き込み条件として、前記第1電極と前記第2電極との間に、絶対値が前記第1電圧より小さい第2電圧を印加することにより、前記抵抗変化層を前記一方の状態から前記他方の状態に変化させてもよい。また、前記制御回路は、前記抵抗変化層の前記抵抗値が前記閾値より小さい場合、前記第1書き込み条件として、前記第1電極と前記第2電極との間に、第1時間の間、第1電圧を印加することにより、前記抵抗変化層を前記一方の状態から前記他方の状態に変化させ、前記抵抗変化層の前記抵抗値が前記閾値以上の場合、前記第1電極と前記第2電極との間に、前記第1時間より短い第2時間の間、第2電圧を印加することにより、前記抵抗変化層を前記一方の状態から前記他方の状態に変化させてもよい。また、前記一方の状態は、前記高抵抗状態であり、前記他方の状態は、前記低抵抗状態であってもよい。この構成によれば、本発明の一形態に係る不揮発性記憶装置は、低抵抗貼り付きを抑制できる。また、前記一方の状態は、前記低抵抗状態であり、前記他方の状態は、前記高抵抗状態であってもよい。この構成によれば、本発明の一形態に係る不揮発性記憶装置は、高抵抗貼り付きを抑制できる。なお、本発明は、このような不揮発性記憶装置として実現できるだけでなく、不揮発性記憶装置に含まれる特徴的な手段をステップとする不揮発性記憶素子の駆動方法として実現したり、そのような特徴的なステップをコンピュータに実行させるプログラムとして実現したりすることもできる。そして、そのようなプログラムは、CD-ROM等の記録媒体及びインターネット等の伝送媒体を介して流通させることができるのは言うまでもない。さらに、本発明は、このような不揮発性記憶装置の機能の一部又は全てを実現する半導体集積回路LSIとして実現できる。以上より、本発明は、低抵抗貼り付き又は高抵抗貼り付きを抑制できる不揮発性記憶装置、及び不揮発性記憶素子の駆動方法を提供できる。本発明は、本願発明者によって新たに見出された知見に基づくものである。以下では、まず、当該知見について説明し、その後、本発明の実施の形態について説明する。なお、以下では、本願発明者が見出した知見について図23を参照しながら説明するが、これは後述の実施の形態を理解するための一助とするものである。したがって、本発明はこの図面及び下記の説明に限定されない。発明者らは、抵抗変化型の不揮発性記憶素子の信頼性をさらに向上すべく、鋭意検討を行なった結果、従来の方法では修正できない重篤な設定不良を見出した。発明者らは、酸素不足型のタンタルTaの酸化物を抵抗変化材料として使った不揮発性記憶素子を作製し、電気的パルスを印加して動作させ、抵抗値がどのように変化するかを調べた。なお、この素子は、下部電極を基準にして上部電極に正の電圧を印加した時に高抵抗化し、下部電極を基準にして上部電極に負の電圧を印加した時に低抵抗化する、バイポーラ型のスイッチング特性を示す抵抗変化型の不揮発性記憶素子である。図23にその測定結果を示す。このデータを取得した際には、用意した不揮発性記憶素子に、5kΩの負荷抵抗素子を接続した状態で、上部電極に3.0Vで100nsの電気的パルスと、-2.5Vで100nsの電気的パルスとを交互に印加して不揮発性記憶素子を動作させた。図23は、この時の抵抗値の変化の様子を示す。この図では18回目のパルスまでは、3.0Vで100nsの電気的パルスを印加することで、素子は、抵抗値が4×105Ω~1×106Ωの高抵抗状態となっている。また、-2.5Vで100nsの電気的パルスを印加した時には、当該素子は、抵抗値が3×103Ω~4×103Ωの低抵抗状態となっている。このように、良好に抵抗変化が起こっていた。しかし、19回目に-2.5Vの電気的パルスを印加して、当該素子が低抵抗状態へと変化した後、20回目に3.0Vの電気的パルスを印加しても抵抗値がほとんど変化しないという抵抗値の設定不良が発生した。そこで、21回目以降、連続して3.0Vの電気的パルスを印加した。しかし、なかなか素子は高抵抗状態へと変化せず、ようやく34回目のパルスを印加3.0Vの電気的パルスを15回連続印加することにより、高抵抗状態への変化が起こった。また、ここには示していないが、3.0Vの電気的パルスをいくら印加しても高抵抗状態へ変化しないような不良が発生した素子もあった。この場合、3.0V以上の電気的パルスを印加することで高抵抗状態へ変化する素子、及び、4.0Vの電気的パルスを印加しても高抵抗状態へ変化させることができないような素子もあった。なお、以下では、上記のような低抵抗状態の素子に高抵抗化のための電気的パルスを印加しても、当該素子が高抵抗状態へと変化しない状態のことを低抵抗貼り付きと表現する。逆に、高抵抗状態の素子に低抵抗化のための電気的パルスを素子に印加しても低抵抗状態へと変化しない状態のことを高抵抗貼り付きと表現する。以上のように、低抵抗又は高抵抗貼り付き現象が発生してしまうと、抵抗変化を起こすような状態に戻すためには複数回の追加の電気的パルスを印加する必要が発生し、これは動作速度の低下とつながるので望ましくない。ひどい場合には、それ以降の動作が不能になってしまうこともある。これはいうまでもなく素子の信頼性の低下を意味する。本発明者らは、これらの課題を検討し、抵抗変化型の不揮発性記憶素子における低抵抗又は高抵抗貼り付きを抑制できる不揮発性記憶装置、及び不揮発性記憶素子の駆動方法を想到した。以下、本発明の実施の形態を、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。本発明は、請求の範囲だけによって限定される。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。第1の実施の形態本実施の形態では、抵抗変化層に酸素不足型のタンタルTaの酸化物を使った抵抗変化型の不揮発性記憶素子において、抵抗変化の不良現象の一つである低抵抗貼り付きを防止する方法について調べた結果を示す。[素子の構成]図1は、本発明の第1の実施の形態に係る不揮発性記憶素子100の一構成例を示した断面図である。図1に示すように、本実施の形態に係る不揮発性記憶素子100は、基板101と、その基板101上に形成された酸化物層102と、その酸化物層102上に形成された下部電極103と、抵抗変化層106と、上部電極107とを備えている。抵抗変化層106は、上部電極107と下部電極103との間に介在し、上部電極107と下部電極103との間に与えられる、極性が異なりかつ閾値電圧以上の振幅の電気的信号に基づいて、高抵抗状態と高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する。なお、以下では、不揮発性記憶素子100に含まれる抵抗変化層106が高抵抗状態である場合、当該不揮発性記憶素子100が高抵抗状態であると記す。同様に、不揮発性記憶素子100に含まれる抵抗変化層106が低抵抗状態である場合、当該不揮発性記憶素子100が低抵抗状態であると記す。また、抵抗変化層106の材料には、例えば、酸素不足型の遷移金属酸化物好ましくは酸素不足型のTa酸化物が用いられる。酸素不足型の遷移金属酸化物とは、化学量論的な組成を有する酸化物と比較して酸素の含有量原子比:総原子数に占める酸素原子数の割合が少ない酸化物をいう。通常、化学量論的な組成を有する酸化物は、絶縁体、あるいは非常に高い抵抗値を有する。例えば遷移金属がTaの場合、化学量論的な酸化物の組成はTa2O5であって、TaとOの原子数の比率O/Taは2.5である。したがって、酸素不足型のTa酸化物において、TaとOの原子比は0より大きく、2.5より小さいことになる。本実施の形態において、酸素不足型の遷移金属酸化物は、酸素不足型のTa酸化物であることが好ましい。より好適には、抵抗変化層は、TaOx但し、0<x<25で表される組成を有する第1タンタル含有層と、TaOy但し、x<yで表される組成を有する第2タンタル含有層とが積層された積層構造を少なくとも有している。他の層、例えば第3タンタル含有層や他の遷移金属酸化物の層などを適宜配置しうることは言うまでもない。ここで、抵抗変化素子として安定した動作を実現するためには、TaOxは、0.8≦x≦1.9を満足することが好ましく、TaOyは、2.1≦yを満足することが好ましい。第2タンタル含有層の厚みは、1nm以上8nm以下であることが好ましい。以下では、抵抗変化層106が、第1の酸素不足型Ta酸化物層104と、第1の酸素不足型Ta酸化物層104より高い酸素濃度を有する第2の酸素不足型Ta酸化物層105とを含む例を説明する。この不揮発性記憶素子100を駆動する場合は、外部の電源によって所定の条件を満たす電圧を下部電極103と上部電極107との間に印加する。また、下部電極103及び上部電極107は、本発明の第1電極及び第2電極に相当する。[不揮発性記憶素子の製造方法]次に、本実施の形態に係る不揮発性記憶素子100の製造方法について説明する。まず、基板101上に、厚さ200nmの酸化物層102を熱酸化法により形成した。そして、下部電極103としての厚さ40nmの窒化タンタルTaNを、Taターゲットを用い、アルゴンArと窒素N2との混合ガス中でスパッタさせる反応性スパッタリング法により酸化物層102上に形成した。次に、下部電極103上に、第1の酸素不足型Ta酸化物層104を50nm堆積した。ここで第1の酸素不足型のTa酸化物を、TaターゲットをArと酸素O2ガス中でスパッタリングする反応性スパッタリング法により形成した。なお、酸素不足型のTa酸化物を堆積する時の具体的なスパッタリング条件は、スパッタリングを開始する前のスパッタリング装置内の真空度背圧が7×104Pa程度であり、スパッタ時のパワーは250W、アルゴンガスと酸素ガスとをあわせた全ガス圧力は3.3Pa、酸素ガスの分圧比は3.8、基板の設定温度は30°C、成膜時間は7分とした。これにより、酸素含有率が約58atmの第1の酸素不足型Ta酸化物層104が50nm堆積された。なお、この酸素不足型のTa酸化物をTaOxと表現した場合、酸素含有率58atmとは、xでは1.38となる。次に、第1の酸素不足型Ta酸化物層104の表面をプラズマ酸化装置で酸化し、約6nmの第2の酸素不足型Ta酸化物層105を形成したなお、この層は素子の初期動作を安定化させる目的で設けたものであり、素子形成時に必ずしも設ける必要はない。なお、この第2の酸素不足型Ta酸化物層105の酸素含有率は、71であり、TaOyと表現した場合のyでは2.47となっている。つまり、第2の酸素不足型Ta酸化物層105は、第1の酸素不足型Ta酸化物層104よりも高抵抗の状態にある。その後、第2の酸素不足型Ta酸化物層105上に上部電極107を形成した。ここで上部電極107は、白金Pt薄膜層とTiAlN層との積層構造とした。白金Pt薄膜層はスパッタリング法によって形成し、本実施の形態では、膜厚を15nm堆積した。TiAlN層もスパッタリング法によって形成し、膜厚は100nmとした。以上のプロセスにより、酸素不足型のTa酸化物を使った抵抗変化層106を下部電極103と上部電極107とで挟み込んだ形の不揮発性記憶素子100を作製した。なお、上部電極107は、例えば、Au金、Pt白金、Irイリジウム、Pdパラジウム、Cu銅及びAg銀等、前記抵抗変化層を構成する遷移金属Mの標準電極電位より標準電極電位が高い材料のうちの一つ又は複数の材料を用いて構成され、下部電極103は上部電極107を構成する材料の標準電極電位より小さい材料例えば、W、Ni、あるいはTaN等で構成されることが好ましい。すなわち、下部電極103の標準電極電位V1と、抵抗変化層を構成するタンタルの標準電極電位VTaとの差であるV1-VTaと、上部電極107の標準電極電位V2とタンタルの標準電極電位VTaとの差であるV2-VTaとが、0<V1-VTa<V2-VTaなる関係を満足することが好ましい。また、下部電極103の標準電極電位V1とタンタルの標準電極電位VTaとの差であるV1-VTaと、上部電極107の標準電極電位V2とタンタルの標準電極電位VTaとの差であるV2-VTaとが、V1-VTa≦0<V2-VTaなる関係を満足することが好ましい。このような構成とすることにより、上部電極107と接する第2の遷移金属酸化物層内で抵抗変化現象を安定に起こすことができる。[低抵抗貼り付き]上記のようにして作製した不揮発性記憶素子100の下部電極103と上部電極107との間に電気的パルス信号を印加して抵抗変化を起こさせた。以下には電気的パルス信号として電圧パルスを印加した場合について説明する。なお、電圧パルス以外に電流パルスであってもよい。また、電気的パルス信号は、以下の説明に該当するような電圧を発生するようなパルスであればかまわない。なお、以下では、電圧の正負は、下部電極103を基準にして表現する。すなわち、下部電極103に対して、高い電圧を上部電極107に印加した場合の電圧は正であり、逆に、下部電極103に対して、低い電圧を上部電極107に印加した場合の電圧を負で表現する。また、以下では、不揮発性記憶素子100が低抵抗状態から高抵抗状態に変化することを高抵抗化又はRH化と記し、高抵抗状態から低抵抗状態に変化することを低抵抗化又はRL化と記す。上記のようにして作製した不揮発性記憶素子100の上部電極107に、下部電極103を基準にして正でかつ振幅が第1の閾値電圧以上の電圧を与えた場合、不揮発性記憶素子100は高抵抗化し、負でかつ振幅が第2の閾値電圧以上の電圧を与えた場合、低抵抗化する。本実施の形態では、図2のように、抵抗変化型の不揮発性記憶素子100に5kΩの回路抵抗202を直列に接続した状態で電圧印加を行った。つまり、図2の端子203と端子204とにパルス幅が100nsで振幅が3.0Vと-2.5Vとの電圧の電気的パルスを交互に印加した。ここで、回路抵抗202は、抵抗成分を有する電気的素子であり、不揮発性記憶素子の実使用時を想定して接続した。抵抗変化型の不揮発性記憶素子は、実使用時は、これ単体で用いられることはなく、ある程度の大きさの抵抗値を有するトランジスタ又はダイオードを接続した状態で使用する。それ以外にも配線による抵抗も少なからず存在する。それ故、実使用時に発生するこれらの外部負荷抵抗を想定して、回路抵抗202を接続した。なお、上記のような抵抗変化のための電圧を印加後のそれぞれの抵抗値は、別途、50mVの小さな電圧を印加して流れる電流を測定して求めた。なお、50mV程度の小さな電圧の印加によっては、抵抗変化は起こらない。図3Aは、初期状態の不揮発性記憶素子100に5kΩの回路抵抗202を接続した状態で、3.0Vと-2.5Vとの電圧パルスを交互に印加したときの抵抗値の変化を示している。この図では、パルス回数が奇数回目の抵抗値は、-2.5Vの電圧パルスを当該素子に印加した結果変化した抵抗値を示し、パルス回数が偶数回目の抵抗値は3.0Vの電圧パルスを当該素子に印加して得られた抵抗値を示している。なお、図の縦軸は不揮発性記憶素子100単体の抵抗値を示している。まず、当該素子は初期状態パルス印加回数が0回の点では抵抗値が5×107Ω程度である。この状態の素子にまず、-2.5Vの電圧パルスを印加した。すると当該素子の抵抗値は2×104Ω程度と変化した。次に3.0Vの電圧パルスを当該素子に印加すると当該素子の抵抗値は3×107Ωとなった。そのパルス回数が10回程度までは不安定な動作をしたが、10回を越えると比較的安定な抵抗変化が起こった。しかしパルス回数が24回目の所で、3.0Vを当該素子に印加すると当該素子の抵抗値が非常に大きくなり4.0×106Ω、次に-2.5Vを当該素子に印加すると当該素子は低抵抗化した約3000Ω。しかし、26回目のパルスとして3.0Vを当該素子に印加しても、高抵抗化が起こっていない。つまり低抵抗貼り付きが発生している。そして27回目のパルスとして-2.5Vを当該素子に印加し、28回目のパルスとして3.0Vの電圧パルスを当該素子に印加することで、高抵抗化が起こり、当該素子の抵抗値が1.5×105Ωとなった。その後、比較的安定した抵抗変化が起こったが、54回目のパルス3.0Vで高抵抗化し、55回目のパルス印加-2.5Vで低抵抗化した後に高抵抗化できずに低抵抗貼り付きが発生している。さらに、72回目、156回目、180回目のパルス印加いずれも3.0Vの後に低抵抗貼り付きが発生していることが分かる。[低抵抗貼り付きを防止する方法]図3Aを見直すと、低抵抗貼り付きが発生する直前の高抵抗状態における抵抗値24、54、72、156、180回目の抵抗値が比較的高くなっていることに気が付く。つまり、高抵抗状態における抵抗値が2.0×106Ω程度以上になった後に低抵抗貼り付きが発生している。なお、以下では、高抵抗状態における抵抗値を高抵抗値と記し、低抵抗状態における抵抗値を低抵抗値と記す。そこで、パルス回数が200回以降は、高抵抗値が2.0×106Ω以上になった場合に、次の低抵抗化を、-2.5Vの電圧パルスの代わりに-2.0Vの電圧パルスを当該素子に印加することで行った。図3Bの範囲では、300回目のパルス及び378回目のパルスを印加した場合に抵抗値が2.0×106Ωを越えている。この2点においては、次に-2.0Vの電圧を当該素子に印加して当該素子を低抵抗化したそれ以外は図3Aと同じく、-2.5Vで低抵抗化。すると、低抵抗貼り付きは発生せず、良好に高抵抗状態と低抵抗状態との間で抵抗変化が起こった。図3Cは400回目から600回目までの抵抗変化を示している。また、図3Dは600回目から800回目の抵抗変化を示している。これらの図の範囲では432回目、446回目、472回目、538回目、564回目、642回目、658回目756回目の3.0Vの電圧パルス印加で高抵抗値が2.0×106Ω以上となっている。そこで、433回目、447回目、473回目、539回目、565回目、643回目、659回目757回目に-2.0Vの電圧を加えて素子を低抵抗化した。するとこれらの場合も図3Aとは異なり、低抵抗貼り付きは全く発生していない。また、同様に、図3Eに示す800回目から920回目までの範囲で高抵抗値が2.0×106Ω以上になった場合に次の低抵抗化を-2.0Vの電圧パルスを当該素子に印加することで行った。すなわち、834回目と918回目とのパルス印加をした時に高抵抗値が2.0×106Ωを越えているので、次の低抵抗化を-2.0Vで行った。この場合も低抵抗貼り付きは起こっていない。次に図3Eの920回目以降は、図3Aのデータを取得した時と同じく、機械的に-2.5Vと3.0Vを交互印加した高抵抗値が2.0×106Ω以上になった場合も次の低抵抗化は-2.5Vの電圧パルスを当該素子に印加する。すると、まず952回目の3.0Vの電圧パルス印加で抵抗値が2.8×106Ωとなった。そして953回目の-2.5V電圧パルスの印加で問題なく低抵抗化が起こった。しかし、954回目の3.0V電圧パルス印加では、抵抗値が比較的低い抵抗値にとどまった。つまり、貼り付き現象こそ起こっていないものの、不十分な高抵抗化が発生した。次に、968回目の3.0Vの電圧パルス印加時に抵抗値は3.8×106Ωとなったが、低抵抗貼り付きは発生しなかった。しかしながら、974回目の3.0Vの電圧パルス印加時に抵抗値が2.0×106Ωを越え、その直後に低抵抗貼り付きが発生した。以上の結果から、高抵抗値が所定の閾値本実施の形態に示す例では2.0×106を越えた場合に次の低抵抗化を通常の低抵抗化のためのパルスの電圧よりも低い電圧絶対値で小さい電圧で行うことで、低抵抗貼り付きが抑制できることが明らかとなった。上記の例では、通常の抵抗変化動作を-2.5V低抵抗化時と3.0V高抵抗化時の電圧印加で行い、高抵抗値が2.0×106Ωを越えた場合にのみ、低抵抗化を-2.0Vの電圧パルス印加で行うことにより、低抵抗貼り付きを予防した。そこで、最初から通常動作を-2.0Vと3.0Vで行った場合に抵抗変化がどうなるかについての検証も行った。その結果を図4に示す。なお、ここで使用した試料は、図3A~図3Eのデータを取得した試料と全く同じ方法で作製した別の試料である同じウエハから切り出した異なる試料。この図を見ると、当該素子の初期抵抗は1×107Ω程度であり、-2.0Vの電圧パルス印加で低抵抗化した。そして、最初は抵抗値のばらつきが大きいものの、3.0Vの電圧パルス印加で高抵抗化するとともに、-2.0Vの電圧パルス印加で低抵抗化することで、比較的良好に抵抗変化を起こしていた。しかしながら、163回目の電圧パルスの印加3.0Vで高抵抗状態に変化後、164回目の電圧パルスとして-2.0Vの電圧パルスを印加しても低抵抗化しなくなってしまった。その後、3.0Vと-2.0Vの電圧パルスを交互に印加しても低抵抗化が起こらず、所謂、高抵抗貼り付きが発生してまった。以上のように、低抵抗貼り付きを抑制する目的で、低抵抗化の電圧の大きさを小さくすると、高抵抗貼り付きが発生してしまうことがわかった。この結果から、通常動作は十分に高抵抗化と低抵抗化とが起こるような電圧を印加し図2の結果では-2.5Vと3.0V、高抵抗値が所定の閾値図3A~図3Eの例では2.0×106を越えた場合にのみ、次の低抵抗化を通常の低抵抗化のためのパルスの電圧よりも低い電圧絶対値で小さい電圧で行うという方法が、低抵抗貼り付きの抑制には有効であることが分かった。[低抵抗貼り付き防止のメカニズム]次になぜ低抵抗貼り付きが発生するのかと、なぜ上記の方法で低抵抗貼り付きが抑制できるかについて簡単に説明する。まず、図3Aにおける貼り付きが発生する直前の様子を見直す。図5Aは図3Aのデータをプロットし直した結果である。この図で横軸は高抵抗状態における抵抗値であり、縦軸はその次の低抵抗状態における抵抗値を示している。つまり、図5Aは、電気的パルスを加えて抵抗変化を起こさせた時の高抵抗値と低抵抗値との相関を示している。例えば、図中のAで示した点のデータは、約105Ωの高抵抗状態にあった試料に-2.5Vの電圧を印加して低抵抗化させると、4770Ω程度に抵抗値が変化したことを意味している。なお、図5Aは図3Aの、パルス回数が11回目から200回目までをプロットした結果であり、貼り付きが発生してしまった点のデータは除外した。またこの図で、○をつけた点は、この直後に貼り付きが起こったことを示している。例えば、図中のBのデータは高抵抗値が3×106Ωで、次の低抵抗値が約2700Ωとなり、その次の高抵抗化時にうまく高抵抗化せず貼り付きが発生したことを示している。このデータを見ると、高抵抗値と次の低抵抗値との関係を示す特性は、全体の傾向として右下がりの傾向がある。これは高抵抗値が高いと次の低抵抗値が低くなるということを示している。そして貼り付きが発生する直前のデータは右下に固まって存在している。つまり、高抵抗値がある値より高くなるとともに、それに続く低抵抗値が別のある値より低くなる場合に、最終的に貼り付きが発生したことが分かる。また、図3A~図3Eのデータを取得した試料以外の試料でも同様のデータの解析を行ってみた。その一例を図5Bに示す。このデータを取得した試料は図3A~図3Eのデータを取得した試料とほぼ同じ構造の試料である。この図でも、データの特性は全体的に右下がりの傾向があり、貼り付きが発生する直前の高抵抗値は非常に高く、かつ次の低抵抗値は低くなっているのが分かる。つまり、高抵抗値がある値より高くなった後に低抵抗値が低くなって、その次に貼り付きが発生するという現象は、図3A~図3Eのデータを取得した試料に固有の現象ではないことが分かる。それではなぜこのようなプロセスを経て、貼り付きが発生するかについてであるが、これは、電圧パルス印加時の不揮発性記憶素子100への電圧のかかり方の違いによって説明できると考えられる。上述のように、本実施の形態では、図2のように、不揮発性記憶素子100と直列に回路抵抗202を接続した状態で、端子203と端子204との間に電圧を印加して抵抗変化を生じさせた。この場合、端子203と端子204へ印加する電圧をV、不揮発性記憶素子100の抵抗値をR1、回路抵抗202の抵抗値をR2とすると、不揮発性記憶素子100に印加される電圧は、R1/R1R2×Vとなる。この式は、不揮発性記憶素子100の抵抗値R1が高ければ高い程、不揮発性記憶素子100へ大きな電圧が印加されるということを意味している。今、高抵抗状態の不揮発性記憶素子100に負の電圧を印加して低抵抗状態へと変化させる場合を考えると、高抵抗値が高ければ高い程、負の大きな電圧が不揮発性記憶素子100に印加されることになる。すると、不揮発性記憶素子100はこの負の大きな電圧によって、過度に低抵抗化が起こってしまう。この過度に低抵抗化してしまった不揮発性記憶素子100に、高抵抗化のための正の電圧パルスを印加すると、今度は、回路抵抗202にある程度の大きな分圧が印加されるため、不揮発性記憶素子100に有効的に電圧が印加されないという状況に陥る。この結果、不揮発性記憶素子100は高抵抗化されず、低抵抗状態に貼り付いた状態となってしまうと考えられる。従って、低抵抗貼り付きを防止するには、過度に低い低抵抗状態へと不揮発性記憶素子100が陥らないようにすればよいということになる。本実施の形態で説明した不揮発性記憶素子100の駆動方法はまさにこれを実現する方法に他ならない。すなわち、不揮発性記憶素子100の高抵抗値が低抵抗貼り付きを起こす所定の閾値を越えて高くなってしまった場合に、次の低抵抗化を、通常の低抵抗化電圧より絶対値が小さな負の電圧を端子203と端子204へ印加することで行うことによって不揮発性記憶素子100が過度に小さな抵抗値になるのを防ぎ、その結果として低抵抗貼り付きの予防が可能になるのである。[その他]上記の実施の形態では、抵抗変化させるための電気的パルスの電圧第1の低抵抗化電圧及び高抵抗化電圧の大きさをそれぞれ-2.5Vと3.0にしたが、電圧の大きさはこれに限定されるものではない。また、電圧パルスの幅として、100nsを用いたが、パルス幅はこれには限定されない。実際に上記実施の形態に用いた試料は、パルス幅20ns程度でも、100μs程度でも動作が可能である。また、高抵抗状態の抵抗値の閾値を2×106Ωとし、これを越えた場合に低抵抗化のために印加する電気的パルスの電圧を-2.0Vとしたが、これらの閾値及び印加電圧値はこれらの値に限定されない。なお、これらの値は、不揮発性記憶素子100の特性によって決まる値である。また、上記では、高抵抗化するための電圧パルス、及び低抵抗化するための電圧パルスをそれぞれ一つずつ印加したが、複数個に分割して印加してもよい。つまり、高抵抗化電圧、第1の低抵抗化電圧、第2の低抵抗化電圧、及び低抵抗貼り付きが発生する高抵抗値の閾値等は、抵抗変化材料、その膜厚、抵抗変化素子の構造、及びその大きさ等によって変わり、歩留及び信頼性を考慮して実験的に求める必要がある。また、上記の実施の形態では、抵抗変化層106が2層から成る場合について説明したが、本発明はこれに限定されない。例えば、第1の酸素不足型Ta酸化物層は、抵抗値が異なる複数層の酸素不足型Ta酸化物層によって構成されていてもよいし、第1の酸素不足型Ta酸化物層中で連続的に酸素濃度が変化するように構成されていてもよい。つまり、抵抗変化層106は、酸素濃度の異なる少なくとも2層の酸素不足型の遷移金属の酸化物層を含めばよい。また、少なくとも2層の酸化物層のうち、最も酸素濃度の高い酸化物層が上部電極107又は下部電極103に接触していればよい。また、抵抗変化層106には、製造工程において混入される金属又は気体原子の不純物を含んでいてもよい。また、抵抗変化層106には、抵抗値を微調整することを目的として、意図的に少量の不純物を混ぜてもかまわない。例えば、抵抗変化層106に窒素を添加すれば、抵抗変化層の抵抗値が上がり、抵抗変化の反応性を改善できる。したがって、酸素不足型の遷移金属酸化物を抵抗変化層に用いた不揮発性記憶素子について、抵抗変化層を、MOxで表される組成を有する酸素不足型の第1の遷移金属酸化物を含む第1の領域と、MOy但し、x<yで表される組成を有する第2の遷移金属酸化物を含む第2の領域とを有した構成とした場合、前記第1の領域及び前記第2の領域は、対応する組成の遷移金属酸化物のほかに、所定の不純物例えば、抵抗値の調整のための添加物を含むことを妨げない。また、スパッタリングにて抵抗膜を形成した際に、残留ガスや真空容器壁からのガス放出などにより、意図しない微量の元素が抵抗膜に混入することがあるが、このような微量の元素が抵抗膜に混入した場合も本発明の範囲に含まれることは当然である。さらに、上記の実施の形態では、酸素不足型のTa酸化物を使った不揮発性記憶素子の特性について述べたが、本発明はこれに限定はされない。すなわち、上述のメカニズムから、過度に低抵抗化される可能性のある抵抗変化型の不揮発性記憶素子ならば、どのような素子でも効果があると考えられる。特に異なる極性の電圧印加で抵抗が変化するようなバイポーラ型のスイッチング動作を示す不揮発性記憶素子では有効であると考えられる。また、本実施の形態のTa酸化物以外で上記のような不揮発性記憶素子を実現できる材料として、遷移金属酸化物が考えられる。例えば、上記で説明したTaの酸化物以外には、ハフニウムHf酸化物を使った不揮発性記憶素子がある。また、ニッケルNi、ニオブNb、チタンTi、ジルコニウムZr、コバルトCo、鉄Fe、銅Cu、クロムCr等の遷移金属の酸素不足型の酸化物を用いた抵抗変化型の不揮発性記憶素子でも、抵抗変化層が高酸素濃度層と低酸素濃度層との積層構造を含む構成である場合、本発明の方法によって低抵抗貼り付きを抑制できると考えられる。例えば、ハフニウム酸化物の積層構造を採用する場合は、第1のハフニウム酸化物の組成をHfOxとし、第2のハフニウム酸化物の組成をHfOyとすると、0.9≦x≦1.6程度であって、yが1.8<y程度で、第2のハフニウム酸化物の膜厚は3nm以上、4nm以下であることが好ましい。また、ジルコニウム酸化物の積層構造を採用する場合は、第1のジルコニウム酸化物の組成をZrOxとし、第2のジルコニウム酸化物の組成をZrOyとすると、0.9≦x≦1.4程度であって、yが1.9<y程度で、第2のジルコニウム酸化物の膜厚は1nm以上、5nm以下であることが好ましい。また、ハフニウム酸化物の場合は、Hfターゲットを用い、アルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、下部電極の上に第1のハフニウム酸化物層を形成する。第2のハフニウム酸化物層は、この第1のハフニウム酸化物層を形成後に、アルゴンガスと酸素ガスのプラズマに第1のハフニウム酸化物層の表面を暴露することにより形成できる。第1のハフニウム酸化物層の酸素含有率は、上述したタンタル酸化物の場合と同様、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。ジルコニウム酸化物の場合は、Zrターゲットを用い、アルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、下部電極の上に第1のジルコニウム酸化物層を形成する。第2のジルコニウム酸化物層は、この第1のジルコニウム酸化物層を形成後に、アルゴンガスと酸素ガスのプラズマに第1のジルコニウム酸化物層の表面を暴露することにより形成できる。第1のジルコニウム酸化物層の酸素含有率は、上述したタンタル酸化物の場合と同様、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。第2の実施の形態本発明の第2の実施の形態では、第1の実施の形態で説明した不揮発性記憶素子の駆動方法を適用した不揮発性記憶装置について説明する。図6は、本発明の第2の実施の形態に係る不揮発性記憶装置800の構成を示す図である。図6に示す不揮発性記憶装置800は、メモリ本体部801と、アドレス入力回路809と、制御回路810と、書き込み用電源811とを備える。また、メモリ本体部801は、メモリアレイ802と、列選択回路803と、センスアンプ804と、データ出力回路805と、書き込み回路806と、行ドライバ807と、行選択回路808と、データ入力回路815とを含む。メモリアレイ802は、行及び列方向に配置された複数のメモリセル820と、行毎に一つ設けられたワード線822と、列毎に一つ設けられたビット線824とを含む。ソース線823は、図6では2行毎に1つ設けられているが、1行毎に設けてもよいし、列方向に設けて、列方向に共通するトランジスタのソース線を共通に接続してもよい。その場合、ソース線ドライバ回路SLDは列選択回路側に配置される。各メモリセル820は、互いに直列に接続された不揮発性記憶素子100とトランジスタ821とを含む。なお、図6では一つのメモリセル820において、一つの不揮発性記憶素子100に一つのトランジスタ821が直列に接続される、所謂1T1R型を示しているが、一つのメモリセルにおいて、一つの不揮発性記憶素子に一つのダイオードが直列に接続される、所謂1D1R型を用いてもよい。その場合、メモリセル820は2端子となり、各端子にビット線とワード線のいずれか一方が接続される。また、ソース線及びソースドライバ回路SLDは不要となる。不揮発性記憶素子100は、第1の実施の形態にて説明した不揮発性記憶素子である。この不揮発性記憶素子100の上部電極107及び下部電極103の一方は、対応する列のビット線824に電気的に接続されており、他方は、トランジスタ821を介して、対応する行のソース線823に電気的に接続されている。また、トランジスタ821のゲートは対応する行のワード線822に接続されている。なお、以下では、メモリセル820に含まれる不揮発性記憶素子100が高抵抗状態である場合、当該メモリセル820が高抵抗状態であると記す。同様に、メモリセル820に含まれる不揮発性記憶素子100が低抵抗状態である場合、当該メモリセル820が低抵抗状態であると記す。以下に不揮発性記憶装置800を構成する主要な回路の役割について簡単に説明する。アドレス入力回路809は、外部装置から入力されたアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号及び列アドレス信号を生成する。また、アドレス入力回路809は、生成した行アドレス信号を行選択回路808へ供給するとともに、生成した列アドレス信号を列選択回路803へ供給する。ここで、アドレス信号は、複数のメモリセル820のうちの選択する特定のメモリセル820のアドレスを示す信号である。行選択回路808は、アドレス入力回路809から供給された行アドレス信号を受け取り、当該行アドレス信号に基づき、選択する行のワード線822及びソース線823にそれぞれ、メモリセルを構成するトランジスタをオンさせるような所定の電圧及びソース線の書き込み用電圧又はソース線の読み出し用電圧を印加するように行ドライバ807を制御する。また、行選択回路808は、非選択の行のワード線822には、メモリセルを構成するトランジスタをオフさせるような所定の電圧を印加するように行ドライバ807を制御する。列選択回路803は、アドレス入力回路809から供給された列アドレス信号を受け取り、当該列アドレス信号に基づき、選択する列のビット線824に対して、ビット線の書き込み用電圧又はビット線の読み出し用電圧を印加するとともに、非選択のビット線824に対しては、非選択電圧を印加する。また、センスアンプ804は、大きく分けて二つの役割を持っている。一つは、選択したメモリセル820が低抵抗状態であるか、高抵抗状態であるかの判定を行い、これを論理結果として出力し、当該メモリセル820に記憶されているデータの状態を判定することである。その結果得られた出力データは、データ出力回路805を介して、外部装置へ出力される。もう一つは、高抵抗状態のレベル高抵抗値を判定する役割である。すなわち、不揮発性記憶素子100の高抵抗値が、低抵抗貼り付きを起こす所定の閾値を越えているか否かを判定する役割を担っている。また、センスアンプ804は、この情報を、制御回路810へと供給する。書き込み回路806は、データ入力回路815を介して、外部装置から入力された入力データに応じた書き込み用電圧を、列選択回路803にて選択されたビット線824に印加する。書き込み用電源811は、通常の高抵抗化用電源RH化用電源813及び第1低抵抗化用電源第1RL化用電源812の他に、第2低抵抗化用電源第2RL化用電源814を備えている。RH化用電源813は、高抵抗化書き込みに用いられる高抵抗化電圧VRHを生成する。第1RL化用電源812は、通常の低抵抗化書き込みに用いられる第1低抵抗化電圧VRL1を生成する。第2RL化用電源814は、不揮発性記憶素子100の高抵抗値が所定の閾値を越えた場合に低抵抗化に用いられる第2低抵抗化電圧VRL2を生成する。ここで、第2低抵抗化電圧VRL2の絶対値は第1低抵抗化電圧VRL1の絶対値よりも小さい。制御回路810は、外部から入力されたコントロール信号に応じて不揮発性記憶装置800の動作を制御する。具体的には、制御回路810は、データの書き込みサイクルにおいては、選択されたメモリセル820に含まれる不揮発性記憶素子100に対してデータが書き込まれるように書き込み用電源811と書き込み回路806とを制御する。ここでは、制御回路810は、書き込み時の電圧パルスの電圧レベルを指示する電圧設定信号816を書き込み用電源811へ供給する。また、制御回路810は、データ入力回路815に入力された入力データに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路806へ供給する。具体的には、制御回路810は、選択されたメモリセル820を高抵抗化する場合には、RH化用電源813によって生成された高抵抗化電圧VRHを書き込み回路806及び行ドライバ807に供給し、対応するビット線824とソース線823との間に所定の高抵抗化電圧が印加されるようにする。一方で選択されたメモリセル820を低抵抗化する場合には、制御回路810は、まず、該当のメモリセル820の抵抗値をセンスアンプ804で検出し、その値が低抵抗貼り付きを起こす所定の閾値を越えているか否かを判定する。そして制御回路810は、該当のメモリセル820の抵抗値が上記閾値を超えていなければ第1RL化用電源812で生成された第1低抵抗化電圧VRL1を書き込み回路806及び行ドライバ807へ供給し、対応するビット線824とソース線823との間に所定の第1低抵抗化電圧が印加されるようにする。逆に、該当のメモリセル820の抵抗値が上記閾値を越えていれば第2RL化用電源814で生成された第2低抵抗化電圧VRL2を書き込み回路806及び行ドライバ807へ供給し、対応するビット線824とソース線823との間に所定の第2低抵抗化電圧が印加されるようにする。ここで、第1低抵抗化電圧の振幅は第2低抵抗化電圧の振幅より大きい。以上のような構成によって、本実施の形態に係る不揮発性記憶装置800は、メモリセル820に含まれる抵抗変化型の不揮発性記憶素子100の低抵抗貼り付きを起こさなくすることが可能となる。なお、図6では、第1RL化用電源812及び第2RL化用電源814は、それぞれ独立した回路で構成する例を示したが、一つの電源回路で第1RL化用電源812及び第2RL化用電源814の機能を実現してもよい。例えば、書き込み用電源811は、第1低抵抗化電圧VRL1及び第2低抵抗化電圧VRL2を選択的に生成する可変電源を備えてもよい。以下、本実施の形態に係る不揮発性記憶装置800の動作を説明する。図6に示した不揮発性記憶装置800を実際に使用する場合には、いくつかの駆動方法が考えられる。第1の方法は、メモリセル820を低抵抗化させる直前に、当該メモリセル820の抵抗値を測定し、測定結果に応じて低抵抗化書き込み電圧を選択する方法である。第2の方法は、メモリセル820を高抵抗化させた直後に、書き込み後の高抵抗値を測定し、測定した高抵抗値が所定の閾値を越えていれば、高抵抗値が正常な値になるように、再度、高抵抗化をし直す方法である。図7は、上記第1の方法のフローチャートである。図7に示すように、制御回路810は、低抵抗化の際に、まず、書き込み対象の高抵抗状態のメモリセル820の抵抗値を測定しS101、測定した抵抗値が所定の閾値以上か否かを判定するS102。測定した抵抗値が上記閾値未満の場合S102でNo、制御回路810は、第1低抵抗化電圧VRL1を用いて書き込み対象のメモリセル820を低抵抗化するS103。一方、測定した抵抗値が上記閾値以上の場合S102でYes、制御回路810は、第2低抵抗化電圧VRL2を用いて書き込み対象のメモリセル820を低抵抗化するS104。図8は、上記第2の方法のフローチャートである。図8に示すように、制御回路810は、高抵抗化の際に、まず、高抵抗化電圧VRHを用いて書き込み対象のメモリセル820を高抵抗化するS201。次に、制御回路810は、高抵抗化した書き込み対象のメモリセル820の抵抗値を測定しS202、測定した抵抗値が所定の閾値以上か否かを判定するS203。測定した抵抗値が上記閾値以上の場合S203でYes、制御回路810は、第2低抵抗化電圧VRL2を用いて書き込み対象のメモリセル820を低抵抗化したうえでS204、再度、ステップS201以降の処理を行う。つまり、制御回路810は、高抵抗化後の抵抗値が上記閾値未満になるまでS203でNo、ステップS201~S204の処理を繰り返す。ここで、本発明の最も重要なポイントは、高抵抗値が所定の閾値を越えて大きくなってしまった場合に、不揮発性記憶素子100に実効的に小さな電圧通常動作電圧よりも絶対値で小さな電圧を印加して低抵抗化する点にある。具体的には、上記例では、制御回路810は、高抵抗値が所定の閾値より小さい場合、不揮発性記憶素子100と抵抗素子回路抵抗202、図6には図示せずとで構成される直列回路の両端に、第1低抵抗化電圧VRL1を印加することにより、不揮発性記憶素子100の上部電極107と下部電極103との間に、第1電圧VL1を印加している。また、制御回路810は、高抵抗値が所定の閾値以上の場合、不揮発性記憶素子100と抵抗素子回路抵抗202とで構成される直列回路の両端に、第2低抵抗化電圧VRL2を印加することにより、不揮発性記憶素子100の上部電極107と下部電極103との間に、第1電圧VL1より小さい第2電圧VL2を印加している。従って、不揮発性記憶素子100に印加する電圧を変更できるならば、上記のような直列回路への印加電圧を直接変化させるような方法を用いなくともよい。つまり、印加電圧自体の大きさは変えずに、負荷抵抗等を利用して、不揮発性記憶素子100に実効的に印加される電圧の大きさを変更してもよい。また、図9に示すように、図7のフローチャートにおいて、低抵抗化時に、抵抗値測定S101及び高抵抗値の判定S102を省略し、まず第2低抵抗化電圧で低抵抗化したS104後、さらに第1低抵抗化電圧を印加するステップS103を全ての低抵抗化時に適用してもよい。さらに、図10に示すように、図8のフローチャートにおいて、高抵抗化時に、抵抗値測定S202及び高抵抗値の判定S203を省略し、まず高抵抗化電圧で高抵抗化したS201後、第2低抵抗化電圧で低抵抗化しS204、さらに高抵抗化電圧を印加するステップS205を全ての高抵抗化時に適用してもよい。このような構成とすることにより、書き込みより時間を要する読み出し工程を減らし、動作速度を向上させることができる。変形例1図11は、負荷抵抗等を利用して、不揮発性記憶素子100に実効的に印加される電圧の大きさを変更する不揮発性記憶装置800Aのブロック図である。図11に示す不揮発性記憶装置800Aは、図6に示す不揮発性記憶装置800の構成に対して、書き込み用電源811Aの構成が書き込み用電源811と異なる。また、不揮発性記憶装置800Aは、さらに、可変抵抗素子830を備える。具体的には、書き込み用電源811Aは、第1RL化用電源812及びRH化用電源813のみを備え、第2RL化用電源814を備えない。可変抵抗素子830は、第1RL化用電源812とメモリセル820との間に実質的に直列に接続されている。また、不揮発性記憶装置800Aでは、制御回路810は、高抵抗値が所定の閾値より小さい場合、可変抵抗素子830の抵抗値を第1抵抗値に設定するとともに、メモリセル820と可変抵抗素子830とで構成される直列回路の両端に、低抵抗化電圧VRLを印加することにより、不揮発性記憶素子100と回路抵抗202図示せずとで構成される直列回路の両端に、第1低抵抗化電圧VRL1を印加し、不揮発性記憶素子100の上部電極107と下部電極103との間に、第1電圧VL1を印加する。また、制御回路810は、高抵抗値が所定の閾値以上の場合、可変抵抗素子830の抵抗値を上記第1抵抗値より高い第2抵抗値に設定するとともに、不揮発性記憶素子100と可変抵抗素子830とで構成される直列回路の両端に、低抵抗化電圧VRLを印加することにより、不揮発性記憶素子100と回路抵抗202図示せずとで構成される直列回路の両端に、第2低抵抗化電圧VRL2を印加し、不揮発性記憶素子100の上部電極107と下部電極103との間に、第1電圧VL1より小さい第2電圧VL2を印加する。以下、可変抵抗素子830の構成例を説明する。例えば、図12Aは、可変抵抗素子830の一例を示す図である。図12Aに示す可変抵抗素子830は、第1抵抗素子831及び第2抵抗素子832と、スイッチ833とを備える。第1抵抗素子831、第2抵抗素子832及び不揮発性記憶素子100は、この順で直列に接続されている。スイッチ833は、第2抵抗素子832及び不揮発性記憶素子100で構成される第1直列回路の両端に低抵抗化電圧VRLを印加するか、第1抵抗素子831、第2抵抗素子832及び不揮発性記憶素子100で構成される第2直列回路の両端に低抵抗化電圧VRLを印加するかを切り替える。この構成において、制御回路810は、上記第1直列回路の入力端子の両端に低抵抗化電圧VRLを印加することにより上記第1直列回路の出力端子の両端に第1低抵抗化電圧VRL1を発生させ、不揮発性記憶素子100の上部電極107と下部電極103との間に、第1電圧VL1を印加する。また、制御回路810は、上記第2直列回路の入力端子の両端に低抵抗化電圧VRLを印加することにより上記第2直列回路の出力端子の両端に第2低抵抗化電圧VRL2を発生させ、不揮発性記憶素子100の上部電極107と下部電極103との間に、第1電圧VL1より小さい第2電圧VL2を印加する。言い換えると、制御回路810は、高抵抗値が所定の閾値以上の場合、通常の経路に第1抵抗素子831を直列に挿入することにより、不揮発性記憶素子100の両端に印加される電圧を下げる。このように、不揮発性記憶装置800は、通常動作時の低抵抗化電圧と同じ低抵抗化電圧VRLを第1RL化用電源812が出力する構成であっても、不揮発性記憶素子100の高抵抗値が所定の閾値以上の場合に、不揮発性記憶素子100にかかる実効的な電圧の絶対値を通常時の低抵抗化電圧より小さくすることができるので、低抵抗貼り付きを防止できる。なお、図11では、可変抵抗素子830を、他の回路と独立した要素として記載しているが、当該可変抵抗素子830の一部を他の回路と共用してもよい。例えば、第2抵抗素子832の一部又は全ては、上述した回路抵抗202実使用時のダイオード、トランジスタ及び配線抵抗のいずれか1以上に相当するであってもよい。図12Bは、可変抵抗素子830の別の例を示す図である。図12Bに示す可変抵抗素子830は、第1抵抗素子835と、第2抵抗素子836と、スイッチ837とを備える。第1抵抗素子835及び第2抵抗素子836は、互いに並列に接続されている。また、第2抵抗素子836の抵抗値は第1抵抗素子835の抵抗値より高い。スイッチ837は、第1抵抗素子835及び不揮発性記憶素子100で構成される第1直列回路の入力端子の両端に低抵抗化電圧VRLを印加するか、第2抵抗素子836及び不揮発性記憶素子100で構成される第2直列回路の入力端子の両端に低抵抗化電圧VRLを印加するかを切り替える。この構成において、制御回路810は、上記第1直列回路の入力端子の両端に低抵抗化電圧VRLを印加することにより上記第1直列回路の出力端子の両端に第1低抵抗化電圧VRL1を発生させ、不揮発性記憶素子100の上部電極107と下部電極103との間に、第1電圧VL1を印加する。また、制御回路810は、上記第2直列回路の入力端子の両端に低抵抗化電圧VRLを印加することにより上記第2直列回路の出力端子の両端に第2低抵抗化電圧VRL2を発生させ、不揮発性記憶素子100の上部電極107と下部電極103との間に、第1電圧VL1より小さい第2電圧VL2を印加する。このように、不揮発性記憶装置800は、通常動作時の低抵抗化電圧と同じ低抵抗化電圧VRLを第1RL化用電源812が出力する構成であっても不揮発性記憶素子100にかかる実効的な電圧の絶対値を小さくすることができるので、低抵抗張り付きを防止できる。なお、第1抵抗素子835及び第2抵抗素子836の少なくとも一方の一部又は全ては、上述した回路抵抗202実使用時のダイオード、トランジスタ及び配線抵抗のいずれか1以上に相当するであってもよい。図13は、可変抵抗素子830の別の例を示す図である。図13に示す可変抵抗素子830は、負荷抵抗調整用のトランジスタ840を含む。制御回路810は、トランジスタ840のゲート電圧を変更することにより、トランジスタ840のオン抵抗を変更する。これにより、制御回路810は、可変抵抗素子830の抵抗値を変更する。例えば、制御回路810は、トランジスタ840のゲートに第1電圧を印加することでトランジスタ840のオン抵抗を第1抵抗値にし、トランジスタ840のゲートに第1電圧より低い第2電圧を印加することでトランジスタのオン抵抗を第1抵抗値より高い第2抵抗値にする。なお、トランジスタ840は、不揮発性記憶素子100の両端に印加される電圧を下げるために専用に設けられたトランジスタ840でもよいし、元々、第1RL化用電源812と不揮発性記憶素子100との間に設けられているトランジスタとであってもよい。例えば、列選択回路803、書き込み回路806、又は行ドライバ807に含まれるトランジスタをトランジスタ840として用いてもよいし、メモリセル820に含まれるトランジスタ821をトランジスタ840として用いてもよい。また、可変抵抗素子830は、ゲート電圧が調整できるトランジスタ又はその組み合わせ回路であってもよい。トランジスタのゲート電圧を変えるとトランジスタのオン抵抗を変えることができるためである。変形例2上記説明では、本発明の実施の形態に係る不揮発性記憶装置が、高抵抗値が所定の閾値を越えた場合に、不揮発性記憶素子100に通常動作電圧よりも絶対値が小さな電圧を印加して低抵抗化する場合を例に述べたが、本実施の形態に係る不揮発性記憶装置の特徴は、高抵抗値が所定の閾値を越えた場合に、低抵抗化書き込みを、通常時より弱い書き込み条件で行うことである。つまり、当該不揮発性記憶装置は、高抵抗値が所定の閾値より小さい場合、第1書き込み条件で低抵抗化書き込みを行い、高抵抗値が所定の閾値以上の場合、第1書き込み条件より弱い第2書き込み条件で低抵抗化書き込みを行うことを特徴とする。ここで、弱い書き込み条件とは、低抵抗化書き込み又は高抵抗化書き込みによる抵抗値の変化が少ない書き込み条件である。言い換えると、弱い書き込み条件とは、低抵抗化後の抵抗値が高くなる書き込み条件であり、高抵抗化後の抵抗値が低くなる書き込み条件である。具体的には、弱い書き込み条件とは、上述したように低抵抗化電圧が低い書き込み条件、又は低抵抗化電圧を印加する時間が短い書き込み条件である。以下では、高抵抗値が所定の閾値以上の場合、不揮発性記憶素子100に、通常動作電圧と同じ電圧を通常動作時よりも短い時間印加する場合を説明する。具体的には、当該不揮発性記憶装置は、通常動作時よりもパルス幅を短くする、又はパルス回数を少なくする。図14は、変形例2における第1の方法のフローチャートである。なお、ステップS101及びS102は、図7に示す処理と同様であり、説明は省略する。ステップS101で測定した抵抗値が上記閾値未満の場合S102でNo、制御回路810は、第1時間の間、不揮発性記憶素子100に低抵抗化電圧VRLを印加することにより、書き込み対象のメモリセル820を低抵抗化するS113。一方、測定した抵抗値が上記閾値以上の場合S102でYes、制御回路810は、第2時間の間、不揮発性記憶素子100に低抵抗化電圧VRLを印加することにより、書き込み対象のメモリセル820を低抵抗化するS114。ここで、第2時間は第1時間より短い。このように、不揮発性記憶素子100に低抵抗化電圧VRLを印加する時間を制御することでも、上記の電圧値を制御する場合と同様のに、低抵抗貼り付きを抑制できる。図15は、変形例2における第2の方法のフローチャートである。なお、ステップS201~S203は、図8に示す処理と同様であり、説明は省略する。ステップS202で測定した抵抗値が上記閾値以上の場合S203でYes、制御回路810は、第2時間の間、不揮発性記憶素子100に低抵抗化電圧VRLを印加することにより、書き込み対象のメモリセル820を低抵抗化したうえでS214、再度、ステップS201以降の処理を行う。つまり、制御回路810は、高抵抗化後の抵抗値が閾値未満になるまでS203でNo、上記の処理を繰り返す。なお、ここでは、電圧値を制御する場合と、電圧印加時間を制御する場合とを個別に記載したが、電圧値と電圧印加時間とを共に制御してもよい。例えば、制御回路810は、測定した抵抗値が閾値未満の場合、第1時間の間、不揮発性記憶素子100に第1低抵抗化電圧VRL1を印加し、測定した抵抗値が上記閾値以上の場合、制御回路810は、第2時間の間、不揮発性記憶素子100に第2低抵抗化電圧VRL2を印加する。ここで、第2時間と第2低抵抗化電圧VRL2との積は、第1時間と第1低抵抗化電圧VRL1との積より小さい。変形例3上記説明では、本発明の実施の形態に係る不揮発性記憶装置が、抵抗値に応じて第1低抵抗化電圧VRL1と第2低抵抗化電圧VRL2との2つの電圧を切り替える例を述べたが、当該不揮発性記憶装置は、抵抗値に応じて3つ以上の電圧値を切り替えてもよい。以下、抵抗値に応じて3つの電圧値を切り替える場合の動作を説明する。図16は、変形例3における第1の方法のフローチャートである。図16に示すように、制御回路810は、ステップS101で測定した抵抗値が第1閾値以上か否か及び第2閾値以上か否かを判定するS122及びS125。ここで、第2閾値は第1閾値より大きい。つまり、制御回路810は、抵抗値が、1第1閾値未満であるか、2第1閾値以上かつ第2閾値未満であるか、3第2閾値以上であるかを判定する。測定した抵抗値が第1閾値未満の場合S122でNo、制御回路810は、第1低抵抗化電圧を用いて書き込み対象のメモリセル820を低抵抗化するS103。一方、測定した抵抗値が第1閾値以上、かつ第2閾値未満の場合S122でYes、かつS125でNo、制御回路810は、第2低抵抗化電圧を用いて書き込み対象のメモリセル820を低抵抗化するS104。また、測定した抵抗値が第2閾値以上の場合S122でYes、かつS125でYes、制御回路810は、第3低抵抗化電圧を用いて書き込み対象のメモリセル820を低抵抗化するS126。ここで、第2低抵抗化電圧は第1低抵抗化電圧より小さく、第3低抵抗化電圧は第2低抵抗化電圧より小さい。以上により、変形例3に係る不揮発性記憶装置は、抵抗値に応じて、多段階で低抵抗化電圧の電圧値を制御することで、低抵抗貼り付きを防止できるとともに、不揮発性記憶素子100の抵抗値のばらつきをより低減できる。図17は、変形例3における第2の方法のフローチャートである。図17に示すように、制御回路810は、ステップS202で測定した抵抗値が第1閾値以上か否か、及び第2閾値以上か否かを判定するS223及びS225。測定した抵抗値が第1閾値以上、かつ第2閾値未満の場合S223でYes、かつS225でNo、制御回路810は、第2低抵抗化電圧を用いて書き込み対象のメモリセル820を低抵抗化したうえでS204、再度、ステップS201以降の処理を行う。一方、測定した抵抗値が第1閾値以上、かつ第2閾値以上の場合S223でYes、かつS225でYes、制御回路810は、第3低抵抗化電圧を用いて書き込み対象のメモリセル820を低抵抗化したうえでS226、再度、ステップS201以降の処理を行う。つまり、制御回路810は、高抵抗化後の抵抗値が第1閾値未満になるまでS223でNo、上記の処理を繰り返す。変形例4上記説明では、低抵抗貼り付きを防止する例を説明したが、本発明は、高抵抗貼り付きを防止する場合にも適用できる。変形例4では、高抵抗貼り付きを防止する構成について説明する。図18は、n回目のパルス印加後の低抵抗値と、n1回目のパルス印加後の高抵抗値との関係を示す図である。図19は、n1回目のパルス印加後の高抵抗値と、n2回目のパルス印加後の低抵抗値との関係を示す図である。図18に示すように、直前の低抵抗値が低い場合、高抵抗化後の高抵抗値が低くなり、直前の低抵抗値が高い場合、高抵抗化後の高抵抗値が高くなる。これは、上述した低抵抗化の場合と同様に、不揮発性記憶素子100の抵抗値が低いほど、書き込み時に不揮発性記憶素子100に印加される実質的な電圧が低下することに起因している。図20は、変形例4に係る不揮発性記憶装置800Bの構成を示すブロック図である。図20に示す不揮発性記憶装置800Bは、図6に示す不揮発性記憶装置800の構成に対して、書き込み用電源811Bの構成が書き込み用電源811と異なる。具体的には、書き込み用電源811Bは、低抵抗化用電源RL化用電源852、第1高抵抗化用電源第1RH化用電源853と、第2高抵抗化用電源第2RH化用電源854とを備えている。RL化用電源852は、低抵抗化書き込みに用いられる低抵抗化電圧VRLを生成する。第1RH化用電源853は、通常の高抵抗化書き込みに用いられる第1高抵抗化電圧VRH1を生成する。第2RH化用電源854は、不揮発性記憶素子100の低抵抗値が所定の閾値を越えた場合に高抵抗化に用いられる第2高抵抗化電圧VRH2を生成する。ここで、第2高抵抗化電圧VRH2の絶対値は第1高抵抗化電圧VRH1の絶対値よりも小さい。また、不揮発性記憶装置800Bでは、制御回路810は、低抵抗値が閾値より小さい場合、第1高抵抗化電圧VRH1を用いて高抵抗化書き込みを行う。また、制御回路810は、低抵抗値が上記閾値以上の場合、第2高抵抗化電圧VRH2を用いて高抵抗化書き込みを行う。以上の構成により、変形例4に係る不揮発性記憶装置800Bは、高抵抗貼り付きを防止できる。また、不揮発性記憶装置800Bは、高抵抗貼り付きが発生しない場合でも、高抵抗値が高くなることを抑制できる。上述したように、高抵抗値が高くなった場合に次の低抵抗化において低抵抗貼り付きが発生する可能性が高くなる。つまり、不揮発性記憶装置800Bは、高抵抗値が高くなることを抑制することで、低抵抗貼り付きの発生も抑制できる。同様の理由により、上述した不揮発性記憶装置800及び800Aは、低抵抗貼り付きのみならず、高抵抗貼り付きも抑制できる。また、本実施の形態に係る不揮発性記憶装置は、このような高抵抗貼り付き又は低抵抗貼り付きが発生しない場合でも、少なくとも、不揮発性記憶素子100の抵抗値のばらつきを低減できるという効果を有する。以下、変形例4に係る不揮発性記憶装置800Bの動作を説明する。図21は、変形例4における第1の方法のフローチャートである。図21に示すように、制御回路810は、高抵抗化の際に、まず、書き込み対象の低抵抗状態のメモリセル820の抵抗値を測定しS301、測定した抵抗値が所定の閾値以上か否かを判定するS302。測定した抵抗値が上記閾値未満の場合S302でNo、制御回路810は、第1高抵抗化電圧VRH1を用いて書き込み対象のメモリセル820を高抵抗化するS303。一方、測定した抵抗値が上記閾値以上の場合S302でYes、制御回路810は、第2高抵抗化電圧VRH2を用いて書き込み対象のメモリセル820を低抵抗化するS304。図22は、変形例4における第2の方法のフローチャートである。図22に示すように、制御回路810は、低抵抗化の際に、まず、低抵抗化電圧VRLを用いて書き込み対象のメモリセル820を低抵抗化するS401。次に、制御回路810は、低抵抗化した書き込み対象のメモリセル820の抵抗値を測定しS402、測定した抵抗値が所定の閾値以上か否かを判定するS403。測定した抵抗値が上記閾値以上の場合S403でYes、制御回路810は、第2高抵抗化電圧VRH2を用いて書き込み対象のメモリセル820を高抵抗化したうえでS404、再度、ステップS401以降の処理を行う。つまり、制御回路810は、低抵抗化後の抵抗値が上記閾値未満になるまでS403でNo、ステップS401~S404の処理を繰り返す。なお、ここでは、高抵抗化電圧を切り替える例を述べたが、上述した変形例と同様に、不揮発性記憶装置800Bは、不揮発性記憶素子100と直列に接続される可変抵抗素子の抵抗値を変更することで、不揮発性記憶素子100に印加される電圧値を変更してもよい。また、不揮発性記憶装置800Bは、高抵抗化電圧が印加される時間を変更してもよい。また、変形例4で説明した低抵抗値に応じて高抵抗化電圧を切り替える処理と、変形例3までで説明した高抵抗値に応じて低抵抗化電圧を切り替える処理との両方は、抵抗値が所定の閾値より小さい場合には通常の第1電圧を用い、抵抗値が当該閾値以上の場合には、第1電圧より小さい第2電圧を用いるという共通の技術的特徴を有する。つまり、本実施の形態に係る不揮発性記憶装置は、高抵抗状態及び低抵抗状態の一方の状態における抵抗変化層の抵抗値が所定の閾値以上か否かを判定し、当該抵抗値が閾値より小さい場合、第1書き込み条件で、抵抗変化層を高抵抗状態及び低抵抗状態の一方の状態から他方の状態に変化させ、抵抗変化層の抵抗値が閾値以上の場合、第1書き込み条件より弱い第2書き込み条件で、抵抗変化層を一方の状態から他方の状態に変化させることを特徴とする。なお、本実施の形態に係る不揮発性記憶装置は、高抵抗値に応じて書き込み条件を変更する制御と、低抵抗値に応じて書き込み条件を変更する制御とを共に行なってもよい。以上、本発明の実施の形態に係る不揮発性記憶装置について説明したが、本発明は、この実施の形態に限定されるものではない。例えば、上記の構成例では、ソース線はワード線と平行に配置されているが、ビット線と平行に配置してもよい。また、上記実施の形態に係る不揮発性記憶装置に含まれる各処理部は典型的には集積回路であるLSIとして実現される。これらは個別に1チップ化されてもよいし、一部又は全てを含むように1チップ化されてもよい。また、集積回路化はLSIに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。LSI製造後にプログラムすることが可能なFPGAFieldProgrammableGateArray、又はLSI内部の回路セルの接続や設定を再構成可能なリコンフィギュラブルプロセッサを利用してもよい。また、本発明の実施の形態に係る不揮発性記憶装置の機能の一部を、CPU等のプロセッサがプログラムを実行することにより実現してもよい。さらに、本発明は上記プログラムであってもよいし、上記プログラムが記録された記録媒体であってもよい。また、上記プログラムは、インターネット等の伝送媒体を介して流通させることができるのは言うまでもない。また、上記断面図等において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本発明に含まれる。また、上記各実施の形態に係る不揮発性記憶装置及びその変形例の機能のうち少なくとも一部を組み合わせてもよい。また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。上記で示した各構成要素の材料は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された材料に制限されない。また、上記不揮発性記憶素子の駆動方法に含まれる各ステップが実行される順序は、本発明を具体的に説明するために例示するためのものであり、上記以外の順序であってもよい。また、上記ステップの一部が、他のステップと同時並列に実行されてもよい。更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。