抵抗変化素子を有するメモリセルと、前記メモリセルに印加する電圧を制御する制御部と、を備え、前記抵抗変化素子は、第1の金属材料を含有する第1の電極と、第2の金属材料を含有する第2の電極と、前記第1の電極と前記第2の電極との間に設けられ、第3の金属材料を含有し、かつ酸素を含有する絶縁膜と、を有しており、前記第1の金属材料は、前記第2の金属材料よりも規格化酸化物生成エネルギーが大きく、前記制御部は、前記絶縁膜の抵抗値を高抵抗化させる動作時および低抵抗化させる動作時において前記第2の電極に正電圧を印加し、前記絶縁膜の抵抗値を読み出す動作時において前記第1の電極に正電圧を印加する半導体装置。請求項1に記載の半導体装置において、前記第1の金属材料、前記第2の金属材料、および前記第3の金属材料の規格化酸化物生成エネルギーを、それぞれΔHf1、ΔHf2、ΔHf3としたときに、ΔHf1≧ΔHf3/7220kJ/molであり、ΔHf2≦ΔHf3/7100kJ/molである半導体装置。請求項1または2に記載の半導体装置において、前記抵抗変化素子は、ユニポーラ型である半導体装置。請求項1ないし3いずれか1項に記載の半導体装置において、前記絶縁膜は、Ta2O5、Ta2O5とTiO2の積層膜、ZrO2、ZrO2とTa2O5の積層膜、NiO、SrTiO3、SrRuO3、Al2O3、La2O3、HfO2、Y2O3またはV2O5よって構成されている半導体装置。請求項4に記載の半導体装置において、前記絶縁膜は、Ta2O5によって構成されており、前記第1の金属材料および前記第2の金属材料の規格化酸化物生成エネルギーをそれぞれΔHf1、ΔHf2としたときに、ΔHf1>280kJ/molであり、ΔHf2<160kJ/molである半導体装置。請求項1ないし5いずれか1項に記載の半導体装置において、前記第1の電極は、W、Al、TiN、Ti、Ta、TaN、Hf、HfN、Zr、ZrN、またはこれらの合金によって構成されている半導体装置。請求項1ないし6いずれか1項に記載の半導体装置において、前記第2の電極は、Ru、RuO2、Pt、Ir、Rh、Pd、Cu、またはこれらの合金によって構成されている半導体装置。請求項1ないし7いずれか1項に記載の半導体装置において、前記絶縁膜の抵抗値を読み出す動作時において前記第1の電極に印加する正電圧は、0.8V以上である半導体装置。請求項1ないし8いずれか1項に記載の半導体装置において、前記第1の電極と前記絶縁膜との間に設けられ、MxOyM:金属元素で示される組成を化学量論組成として有し、かつ金属元素Mに対する酸素の組成比がy/xよりも小さい第1界面層を備える半導体装置。請求項9に記載の半導体装置において、前記第1界面層は、Ta2O5を化学量論組成として有する半導体装置。請求項1ないし8いずれか1項に記載の半導体装置において、前記第1の電極と前記絶縁膜との間に設けられ、かつ伝導帯の下端における電子状態密度が、価電子帯の上端における電子状態密度と同じ、または価電子帯の上端における電子状態密度よりも小さい金属酸化物からなる第2界面層を備える半導体装置。請求項11に記載の半導体装置において、前記第2界面層は、MgO、CaO、Al2O3、Ga2O3、もしくはSiO2により構成される層、またはMgO、CaO、Al2O3、Ga2O3、もしくはSiO2の少なくとも一つを含む層である半導体装置。請求項1ないし8いずれか1項に記載の半導体装置において、前記第1の電極と前記絶縁膜との間に設けられ、かつ前記絶縁膜を構成する前記第3の金属材料よりも価数が小さい金属材料の酸化物からなる第3界面層を備える半導体装置。請求項13に記載の半導体装置において、前記第3の金属材料は、Al、YまたはLaであり、前記第3界面層は、MgOもしくはCaOにより構成される層、またはMgOもしくはCaOの少なくとも一つを含む層である半導体装置。請求項13に記載の半導体装置において、前記第3の金属材料は、Ti、ZrまたはHfであり、前記第3界面層は、MgO、CaO、Al2O3、Y2O3もしくはLa2O3により構成される層、またはMgO、CaO、Al2O3、Y2O3もしくはLa2O3の少なくとも一つを含む層である半導体装置。請求項13に記載の半導体装置において、前記第3の金属材料は、VまたはTaであり、前記第3界面層は、MgO、CaO、Al2O3、Y2O3、La2O3、TiO2、ZrO2、もしくはHfO2により構成される層、またはMgO、CaO、Al2O3、Y2O3、La2O3、TiO2、ZrO2、もしくはHfO2の少なくとも一つを含む層である半導体装置。請求項1ないし8いずれか1項に記載の半導体装置において、前記第1の電極と前記絶縁膜との間に設けられ、かつドナーとして機能する不純物を有する第4界面層を備える半導体装置。請求項1ないし17いずれか1項に記載の半導体装置において、前記メモリセルは、選択トランジスタを有しており、前記制御部は、前記絶縁膜の抵抗値を読み出す動作時において、前記第1の電極側に正電圧を印加した後、前記第1の電極側への正電圧の印加を止め、前記選択トランジスタに正電圧を印加する半導体装置。請求項18に記載の半導体装置において、前記第1の電極は、前記選択トランジスタと接続している半導体装置。請求項1ないし17いずれか1項に記載の半導体装置において、前記メモリセル上に設けられた配線を備え、前記メモリセルは、選択トランジスタを有しており、前記第1の電極または前記第2の電極のうち、一方が前記配線と接続し、他方が前記選択トランジスタのソースドレイン領域と接続する半導体装置。請求項20に記載の半導体装置において、前記第1の電極または前記第2の電極のうちの前記他方は、前記絶縁膜と前記ソースドレイン領域とを接続する第1コンタクトによって構成されている半導体装置。請求項20に記載の半導体装置において、前記ソースドレイン領域の表面に形成されたシリサイド層を備え、前記第1の電極または前記第2の電極のうちの前記他方は、前記シリサイド層により構成されている半導体装置。請求項20ないし22いずれか1項に記載の半導体装置において、アレイ状に配列された複数の前記メモリセルを備える半導体装置。請求項23に記載の半導体装置において、隣接する二つの前記メモリセルは、前記ソースドレイン領域のうち前記抵抗変化素子と接続していない一方が互いに一体として形成されており、かつ一体として形成された前記ソースドレイン領域が一のビットコンタクトを介してビット線と接続する半導体装置。請求項23または24に記載の半導体装置において、一の前記メモリセルが有する前記選択トランジスタと、前記一のメモリセルと隣接する他の前記メモリセルが有する前記選択トランジスタとの間に位置する素子分離用電極を備える半導体装置。請求項23ないし25いずれか1項に記載の半導体装置において、同一のビット線と接続する隣接する二つの前記メモリセルは、前記第1の電極または前記第2の電極のうちの前記一方が互いに一体として形成され、前記他方が互いに離間しており、かつ一体として形成された前記第1の電極または前記第2の電極のうちの前記一方が一のプレートコンタクトを介してプレート線と接続する半導体装置。請求項23ないし26いずれか1項に記載の半導体装置において、互いに異なるビット線と接続する隣接する二つの前記メモリセルは、前記第1の電極または前記第2の電極のうちの前記一方が互いに一体として形成され、前記他方が互いに離間しており、かつ一体として形成された前記第1の電極または前記第2の電極のうちの前記一方が一のプレートコンタクトを介してプレート線と接続する半導体装置。請求項23ないし27いずれか1項に記載の半導体装置において、互いに異なるビット線と接続し、かつ一の方向に配列された複数の前記メモリセルは、前記第1の電極または前記第2の電極のうちの前記一方が互いに一体として形成され、かつ前記他方が互いに離間している半導体装置。請求項20ないし25いずれか1項に記載の半導体装置において、前記第1の電極または前記第2の電極のうちの前記一方は、前記配線と前記絶縁膜とを接続する第2コンタクトによって構成されている半導体装置。請求項20ないし25いずれか1項に記載の半導体装置において、前記第1の電極または前記第2の電極のうちの前記一方は、前記配線により構成されている半導体装置。第1の金属材料を含有する第1の電極と、第2の金属材料を含有する第2の電極と、前記第1の電極と前記第2の電極との間に設けられ、第3の金属材料を含有し、かつ酸素を含有する絶縁膜と、を備え、前記第1の金属材料は前記第2の金属材料よりも規格化酸化物生成エネルギーが大きい半導体装置の制御方法であって、前記絶縁膜の抵抗値を高抵抗化させる動作時および低抵抗化させる動作時において前記第2の電極に正電圧を印加し、前記絶縁膜の抵抗値を読み出す動作時において前記第1の電極に正電圧を印加する半導体装置の制御方法。ユニポーラ型のReRAMは、電圧印加の方向に依存せずに、抵抗変化層である絶縁膜において抵抗変化の挙動を示す。ユニポーラ型ReRAMにおいて、絶縁膜の抵抗状態が高抵抗状態OFF状態へ遷移する電圧の絶対値は、絶縁膜の抵抗状態が低抵抗状態ON状態へ遷移する電圧の絶対値よりも低い。このため、読み出し動作時に抵抗状態が変化することを防止するためには、印加する電圧の絶対値を、絶縁膜の抵抗状態が高抵抗状態へ遷移する電圧の絶対値よりも低くする必要がある。また、絶縁膜の抵抗状態が高抵抗状態へ遷移する電圧の絶対値には、素子によってばらつきがある。従って、読み出し動作時に印加する電圧の絶対値は、絶縁膜の抵抗状態が高抵抗状態へ遷移する電圧の絶対値よりも、少なくともばらつきを考慮した分だけ低くしなければならない。さらに、読み出し時に印加する電圧の絶対値が高抵抗状態へ遷移する電圧の絶対値より低く設定されていても、長時間読み出し電圧を印加することにより抵抗状態の遷移が起こるという長期信頼性の問題もある。そのため長期信頼性を確保するためには、読み出し時に印加する電圧の絶対値を、高抵抗状態へ遷移する電圧の絶対値よりも、上述したばらつきを考慮した分以上に低く設定する必要がある。上記のように、ReRAMの信頼性を確保するためには、読み出し動作時に印加する電圧を低くする必要がある。しかし、読み出し動作時に印加する電圧が低いほど、読み出し動作に時間を要することとなる。このように、ユニポーラ型の不揮発メモリにおいて、その信頼性を確保しつつ、高速動作を実現することは困難であった。本発明によれば、抵抗変化素子を有するメモリセルと、前記メモリセルに印加する電圧を制御する制御部と、を備え、前記抵抗変化素子は、第1の金属材料を含有する第1の電極と、第2の金属材料を含有する第2の電極と、前記第1の電極と前記第2の電極との間に設けられ、第3の金属材料を含有し、かつ酸素を含有する絶縁膜と、を有しており、前記第1の金属材料は、前記第2の金属材料よりも規格化酸化物生成エネルギーが大きく、前記制御部は、前記絶縁膜の抵抗値を高抵抗化させる動作時および低抵抗化させる動作時において前記第2の電極に正電圧を印加し、前記絶縁膜の抵抗値を読み出す動作時において前記第1の電極に正電圧を印加する半導体装置が提供される。本発明によれば、第1の電極を構成する第1の金属材料は、第2の電極を構成する第2の金属材料よりも規格化酸化物生成エネルギーが大きい。このため、第1の電極に正電圧を印加しても、絶縁膜の抵抗状態は高抵抗状態へ遷移しない。また、制御部は、絶縁膜の抵抗値を高抵抗化させる動作時および低抵抗化させる動作時において第2の電極に正電圧を印加し、絶縁膜の抵抗値を読み出す動作時において第1の電極に正電圧を印加する。従って、読み出し動作時において、絶縁膜の抵抗状態が高抵抗状態へ遷移してしまうことを抑制できる。また、十分に高い電圧により読み出し動作を行うことが可能となる。よって、信頼性を確保しつつ、高速動作を実現することができる半導体装置を提供することができる。本発明によれば、第1の金属材料を含有する第1の電極と、第2の金属材料を含有する第2の電極と、前記第1の電極と前記第2の電極との間に設けられ、第3の金属材料を含有し、かつ酸素を含有する絶縁膜と、を備え、前記第1の金属材料は前記第2の金属材料よりも規格化酸化物生成エネルギーが大きい半導体装置の制御方法であって、前記絶縁膜の抵抗値を高抵抗化させる動作時および低抵抗化させる動作時において前記第2の電極に正電圧を印加し、前記絶縁膜の抵抗値を読み出す動作時において前記第1の電極に正電圧を印加する半導体装置の制御方法が提供される。本発明によれば、信頼性を確保しつつ、高速動作を実現することができる半導体装置を提供することができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。図1は、第1の実施形態に係る不揮発メモリ100を示す断面図である。本実施形態に係る不揮発メモリ100は、メモリセル11と、制御部80と、を備えている。メモリセル11は、抵抗変化素子10を有している。制御部80は、メモリセル11に印加する電圧を制御する。抵抗変化素子10は、ユニポーラ型のReRAMであり、ON状態、OFF状態を切り換えることによって、データを記憶することができる。不揮発メモリ100は、例えば他の回路とともに半導体装置を構成する。抵抗変化素子10は、下部電極14と、上部電極16と、絶縁膜12と、を有している。下部電極14は、第1の金属材料を含有する。上部電極16は、第2の金属材料を含有する。絶縁膜12は、下部電極14と上部電極16との間に設けられている。また、絶縁膜12は、第3の金属材料を含有し、かつ酸素を含有する。第1の金属材料は、第2の金属材料よりも規格化酸化物生成エネルギーが大きい。制御部80は、絶縁膜12の抵抗値を高抵抗化させる動作時および低抵抗化させる動作時において上部電極16に正電圧を印加し、絶縁膜12の抵抗値を読み出す動作時において下部電極14に正電圧を印加する。以下、不揮発メモリ100の構成について詳細に説明する。図1に示すように、不揮発メモリ100は、選択トランジスタ20をさらに備えており、1T1R型の不揮発メモリを構成する。下部電極14は、選択トランジスタ20と接続している。選択トランジスタ20は、基板30に形成されたソースドレイン領域31、32、基板30上に設けられたゲート絶縁膜24、およびゲート絶縁膜24上に設けられたゲート電極22からなる。選択トランジスタ20は、通常のシリコンプロセスによって製造されるFET電界効果トランジスタである。この場合、選択トランジスタ20の構成要素として、例えばMetal/High-kゲートやSOISiliconOnInsulatorを用いることができる。また、選択トランジスタとして、FinFET立体構造トランジスタや配線内トランジスタ等を適宜用いてもよい。また、高抵抗化スイッチングを起こす電流を十分に供給できるよう、選択トランジスタ20のオン電流は100μA以上、より好ましくは500μA以上である。図2は、図1に示す不揮発メモリ100を示す回路図である。図2に示すように、メモリセル11は、プレート線40、ワード線42、およびビット線44と接続している。図1に示すように、プレート線40は、プレートコンタクト52を介して上部電極16と接続している。また、下部電極14は、ソースドレインコンタクト54を介してソースドレイン領域32と接続している。ビット線44は、ソースドレイン領域31と接続している。ワード線42は、ゲート電極22と接続している。制御部80は、プレート線40、ワード線42、およびビット線44と接続しており、プレート線40、ワード線42、およびビット線44を介して、抵抗変化素子10および選択トランジスタ20に印加する電圧を制御する。絶縁膜12は、抵抗変化素子10における抵抗変化層を構成する。本実施形態においては、上部電極16に正電圧を印加することにより、抵抗変化層である絶縁膜12の抵抗値が変化する。そして、絶縁膜12の抵抗値に基づいて、抵抗変化素子10がON状態、またはOFF状態となる。本実施形態においては、絶縁膜12の抵抗状態が高抵抗状態となっている場合をOFF状態、低抵抗状態となっている場合をON状態としている。下部電極14は、例えばW、Al、TiN、Ti、Ta、TaN、Hf、HfN、Zr、ZrN等、またはこれらの合金やシリサイドによって構成することができる。絶縁膜12にTa2O5を用いた場合、下部電極14を構成する第1の金属材料の規格化酸化物生成エネルギーをΔHf1としたとき、ΔHf1>280kJ/molであることが好ましい。ΔHf1>280kJ/molを満たす場合、下部電極14に正電圧を印加した場合に、絶縁膜12の抵抗状態が高抵抗状態へ変化することが抑制される。ここで、規格化酸化物生成エネルギーとは、ある材料を酸化した際に発生するエネルギーと対応する物理量である酸化物生成エンタルピーを、生成された金属酸化物の1酸素原子当たりに規格化した値を指す。規格化酸化物生成エネルギーが大きい材料ほど酸素原子がその金属と結合しやすい、すなわち酸化されやすいことを示し、規格化酸化物生成エネルギーが小さい材料ほど酸化されにくいことを示す。さらに、上部電極16は、例えばRu、RuO2、Pt、Ir、Rh、Pd、Cu、またはこれらの合金によって構成することができる。絶縁膜12にTa2O5を用いた場合、上部電極16を構成する第2の金属材料の規格化酸化物生成エネルギーをΔHf2としたとき、ΔHf2<160kJ/molであることが好ましい。ΔHf2<160kJ/molを満たす場合、上部電極16に正電圧を印加した場合に、絶縁膜12の抵抗状態を高抵抗状態または低抵抗状態へ遷移させ、抵抗変化素子10のON状態、OFF状態を切り換えることが容易となる。絶縁膜12はTa2O5以外にも例えば、Ta2O5とTiO2の積層膜、ZrO2、ZrO2とTa2O5の積層膜、NiO、SrTiO3、SrRuO3、Al2O3、La2O3、HfO2、Y2O3またはV2O5等によって構成することができる。この場合、下部電極14を構成する第1の金属材料および上部電極16を構成する第2の金属材料の規格化酸化物生成エネルギーΔHf1、ΔHf2に求められる好ましい値の範囲は絶縁膜12の材料によって変化する。絶縁膜12を構成する第3の金属材料の規格化酸化物生成エネルギーをΔHf3としたときに、ΔHf1、ΔHf2は、次の関係を満たすことが好ましい。ΔHf1≧ΔHf3/7220ΔHf2≦ΔHf3/7100上記式を満たす場合、下部電極14に正電圧を印加した場合において、絶縁膜12の抵抗状態が高抵抗状態へ遷移してしまうことを確実に抑制することができる。また、上部電極16に正電圧を印加した場合において、絶縁膜12の抵抗状態を高抵抗状態または低抵抗状態へ遷移させることが可能となる。なお、下部電極14を構成する第1の金属材料の規格化酸化物生成エネルギーをΔHf2とし、上部電極16を構成する第2の金属材料の規格化酸化物生成エネルギーをΔHf1として、上述した関係を満たすものとしてもよい。この場合、上部電極16に正電圧を印加した場合において、絶縁膜12の抵抗状態が高抵抗状態へ遷移してしまうことが抑制される。また、下部電極14に正電圧を印加した場合において、絶縁膜12の抵抗状態を高抵抗状態または低抵抗状態へ遷移させることとなる。ここで、本実施形態に係る不揮発メモリ100の動作原理を説明する。ユニポーラ型のReRAMにおいては、デバイス製造後にまずフォーミングと呼ばれるリークパス形成処理を行う。この処理は、下部電極14と上部電極16との間に電圧を印加することによって、絶縁膜12の内部に酸素欠損および欠陥準位を生じさせて、絶縁膜12中にリークパスを形成すると考えられている。そして、このリークパスの接続、切断に起因して、絶縁膜12の抵抗値が変化していると推定される。高抵抗状態ではリークパスの一部が切断された状態であるが、絶縁膜12に電圧を印加することによってリークパスの切断部分に酸素欠損およびそれに起因する欠陥準位が生じ、リークパスが接続されることによって低抵抗化が起こる。一方、接続されたリークパスに電流を流すとその近傍、特に電位が高い側の電極の近傍が局所的に加熱され、絶縁膜12中の酸素原子が熱的に励起されてより安定な位置に移動し、その結果酸素欠損を消滅させると考えられる。これによりリークパスが切断され、高抵抗化が起こると考えられる。このように、リークパスの接続、切断には、電流の向きは関与しない。このため、ユニポーラ型のReRAMではいずれの電圧方向においても、絶縁膜12の抵抗状態の変化が起こる。図3は、通常のユニポーラ型ReRAMの動作挙動を示すグラフである。図3に示すように、ユニポーラ型のReRAMでは、まず、下部電極14と上部電極16との間に電圧を印加して絶縁膜12にリークパスを形成するForming1、1。その後、下部電極14と上部電極16との間に印加する電圧を制御して、絶縁膜12の抵抗状態を変化させるOFF2、2、ON3、3。上述したように、リークパスの接続、切断には、電流の向きは関与しない。このため、図3に示すように、いずれの電圧方向においても、絶縁膜12の抵抗状態の変化が起こる。ここに示した動作例では、高抵抗化は0.8V付近もしくは-0.8V付近で起こっているため、この素子を多数集積した場合には読み出し電圧はばらつきによるマージンを考慮すると概ね-0.5~0.5Vの範囲に設定する必要がある。図4は、図1に示す不揮発メモリ100の動作挙動を示すグラフである。図4では、上部電極16に印加される電圧値と、抵抗変化素子10に流れる電流値との関係を示している。図4に示すように、本実施形態に係る不揮発メモリ100では、上部電極16に正電圧を印加した場合にのみ、絶縁膜12の抵抗状態の変化が起こるOFF2、ON3。一方で、下部電極14に正電圧上部電極16に負電圧を印加した場合には、絶縁膜12において高抵抗状態への遷移は生じない。これは、下部電極14を構成する第1の金属材料の規格化酸化物生成エネルギーが高く、酸素欠損を消滅させるための酸素原子が下部電極14と反応してしまうためであると考えられる。すなわち、絶縁膜12中の酸素原子が熱的に励起されても、下部電極14の金属原子と結合し酸化して安定化するため、酸素欠損の消滅が妨げられていると推定される。これにより、下部電極14に正電圧を印加してもリークパスが切断されず、高抵抗状態への遷移が妨げられるため、例えば-1V程度の読み出し電圧を印加することが出来、信頼性を維持したままより高速に読み出しを行うことが可能となる。上部電極16に正電圧を印加した場合に高抵抗状態への遷移が起こるのは、酸化されにくい材料で構成されているためである。このように、抵抗変化動作と高速かつ高信頼な読み出しを行うためには電極の酸化されやすさが重要なパラメータとなり、電極材料の酸化物生成エンタルピーを酸化物の酸素原子数で規格化した値、規格化酸化物生成エネルギーを指標として表すことが出来る。絶縁膜12がTa2O5の場合、下部電極14の規格化酸化物生成エネルギーΔHf1が280kJ/mol超である場合に高抵抗状態への遷移を起こさないことが確認され、また、上部電極16の規格化酸化物生成エネルギーΔHf2が160kJ/mol未満である場合に抵抗変化動作を示すことがわかった。絶縁膜12にはTa2O5以外にも例えば、Ta2O5とTiO2の積層膜、ZrO2、ZrO2とTa2O5の積層膜、NiO、SrTiO3、SrRuO3、Al2O3、La2O3、HfO2、Y2O3またはV2O5等を用いることが出来る。この場合、絶縁膜12の酸素欠損を消滅させることによる安定化度合いがTa2O5とは異なるため、上部電極16および下部電極14の材料に求められる規格化酸化物生成エネルギーもそれに応じて変化する。様々な絶縁膜材料、電極材料を用いて検討を行った結果、その変化量は絶縁膜12を構成する金属元素の規格化酸化物生成エネルギーΔHf3に依存しており、好ましい値の範囲はΔHf1≧ΔHf3/7220ΔHf2≦ΔHf3/7100の関係を満たすことが分かった。本実施形態に係る不揮発メモリ100では、絶縁膜12の抵抗値を読み出す動作時において下部電極14に正電圧を印加する。上述したように、下部電極14に正電圧を印加した場合、絶縁膜12において高抵抗状態への遷移は生じない。よって、読み出し動作時において、絶縁膜12の抵抗状態が高抵抗状態へ遷移することを抑制できる。また、絶縁膜12の抵抗値を高抵抗化させる動作時および低抵抗化させる動作時において上部電極16に正電圧を印加する。図1に示すように、上部電極16は選択トランジスタ20と接続していない。よって、選択トランジスタ20の閾値電圧のばらつきの影響を受けることなく、絶縁膜12の抵抗状態を遷移させることが可能となる。図23は、低抵抗状態の抵抗変化素子に読み出し電圧を長時間印加した場合の抵抗変化を示すグラフである。図23において、実線で示すグラフは、下部電極に読み出し電圧を長時間印加した場合である。また、破線で示すグラフは、上部電極に読み出し電圧を長時間印加した場合である。図23aは通常のユニポーラ型ReRAMにおいて読み出し電圧を印加した場合を示している。図23aに示すReRAMでは、上部電極および下部電極をRuによって構成し、絶縁膜をTiO2、Ta2O5、TiO2を順に積層した積層膜によって構成している。この素子は上部電極あるいは下部電極におよそ1.0Vの電圧を印加すると高抵抗化を起こすため、読み出し電圧としてはそれより若干低い0.8Vを印加して評価を行った。図23aに示すように、通常のユニポーラ型ReRAMでは、上部電極および下部電極のいずれに読み出し電圧を印加した場合においても、読み出し電圧が高抵抗化電圧より低いにもかかわらず、長時間の印加により、絶縁膜は高抵抗状態へ遷移してしまう。このように、通常のユニポーラ型ReRAMにおいては、短時間では高抵抗状態へ遷移しない読み出し電圧であっても、長時間の印加により抵抗状態の遷移が起こってしまうという、長期信頼性の問題があった。このため、素子特性のばらつきを考慮する分に加え、長期信頼性を確保するという観点からも読み出し電圧の絶対値を低く設定する必要がある。製品寿命に渡って信頼性を保証するには、高抵抗化電圧が1.0V程度の場合であっても、読み出し電圧は概ね0.2~0.3V程度にする必要があった。図23bは、本実施形態に係る不揮発メモリ100において読み出し電圧を印加した場合を示している。図23bに示す不揮発メモリ100では、上部電極16をRuによって構成し、下部電極14をWによって構成し、絶縁膜をTiO2、Ta2O5、TiO2を順に積層した積層膜によって構成している。この素子では、下部電極に正電圧を印加しても高抵抗化は起こさないが、上部電極にはおよそ1.0Vの電圧印加で高抵抗化を起こすため、図23aの場合と同じ0.8Vの読み出し電圧を印加した。図23bに示すように、不揮発メモリ100では、下部電極14に読み出し電圧を長時間印加した場合において、絶縁膜12の抵抗状態は変化しない。すなわち、この場合において、不揮発メモリ100では読み出し電圧を0.8V以上に設定することができる。このように、本実施形態に係る不揮発メモリ100によれば、不揮発メモリの長期信頼性を損ねず、また素子特性のばらつきを考慮することなく高い読み出し電圧を設定することができる。図5は、図1に示す不揮発メモリ100の動作時に印加する電圧を示すグラフである。また、図6は、図1に示す不揮発メモリ100の動作時に流れる電流の向きを示す回路図である。図5に示すように、本実施形態では、絶縁膜12の抵抗値を読み出す動作時において下部電極14ビット線44に正電圧VBLを印加する。このとき、図6bに示すように、電流はビット線44からプレート線40へ流れる。これに対し、絶縁膜12の抵抗値を高抵抗化させる動作時および低抵抗化させる動作時において上部電極16プレート線40に正電圧VPLを印加する。このとき、図6aに示すように、電流はプレート線40からビット線44へ流れる。図7は、図1に示す不揮発メモリ100の配線方式を示す回路図である。不揮発メモリ100は、例えば図7aに示す回路を有する。ビット線44144に印加する電圧をVB1、ビット線44244に印加する電圧をVB2、ワード線42142に印加する電圧をVW1、ワード線42242に印加する電圧をVW2、プレート線40140に印加する電圧をVP1、プレート線40240に印加する電圧をVP2とする。本実施形態に係る、不揮発メモリ100は、例えば以下の電圧値をとる。OFF状態→ON状態:VB1=0V、VW1=~1V、VP1=~3VON状態→OFF状態:VB1=0V、VW1=~3V、VP1=~2V読み出し動作時:VB1=1V、VW1=~1V、VP1=0V不揮発メモリ100は、ユニポーラ型であるため、ON状態への切り換え時、OFF状態への切り換え時において、電圧の印加方向は同じである。このため、上記した電圧値にみられるように、ON状態およびOFF状態への切り換え時に印加される高電圧は、プレート線40にのみ印加される。従って、高電圧出力は、プレート線40側にのみ必要となる。これに対し、図7aに示す回路を有するバイポーラ型のReRAMにおいては、例えば以下の電圧値をとる。OFF状態→ON状態:VB1=0V、VW1=~1V、VP1=~3VON状態→OFF状態:VB1=~2V、VW1=~3V、VP1=0V読み出し動作時:VB1=1V、VW1=~1V、VP1=0Vバイポーラ型のReRAMでは、ON状態への切り換え時と、OFF状態への切り換え時において電圧の印加方向が異なる。このため、上記した電圧値にみられるように、プレート線40とビット線44の両方において高電圧出力が必要となる。また、不揮発メモリ100は、図7bまたは図7cの回路を有していてもよい。図7bの場合には、ランダム書込みをする際に隣接するセルの選択トランジスタもワード線42に印加された電圧によってON状態となるため、そのセルの抵抗状態も変化する恐れがある。これを防ぐためには、ワード線42へ電圧を印加することにより選択トランジスタがON状態となったセルに接続されているビット線ではビット線44244、すなわち書き換えを行うセルに接続されていないビット線全てに電圧を印加する必要が生じる。これは大幅な消費電力の増大を招くため、本実施形態における不揮発メモリ100は、図7aまたは図7cの回路を有することが好ましい。図8は、本実施形態に係る絶縁膜12の抵抗状態の読み出し方式を示す回路図である。ReRAMの抵抗変化層の抵抗状態を読み出す方式として、電流センス方式と電圧センス方式がある。図8は、電圧センス方式によって抵抗状態を読み出す場合を示している。電流センス方式とは、下部電極14と上部電極16との間に電圧を印加した場合に流れる電流の大きさを測定することにより、絶縁膜12の抵抗値を測定するというものである。これに対し、電圧センス方式とは、プレート線40またはビット線44に電圧を印加することにより電荷をプリチャージした後、選択トランジスタ20に正電圧を印加して電荷を放出してからの、プレート線40またはビット線44における電位変動を測定するというものである。絶縁膜12の抵抗値が大きいほど、一定時間後における電位低下が小さい。これにより、高抵抗状態と低抵抗状態を読み出すことができる。本実施形態に係る不揮発メモリ100では、電流センス方式、電圧センス方式のいずれを適用して読み出し動作を行ってもよい。本実施形態に係る不揮発メモリ100において、電圧センス方式によって読み出し動作を行う場合を詳細に説明する。まず、図8に示すように、選択トランジスタ20を介して下部電極14と接続するビット線44に電圧を印加して、プリチャージを行う。次いで、ビット線44への電圧の印加を止める。ビット線44に印加する電圧は、例えば0.3Vである。また、ビット線44の寄生容量は、例えば300μFである。次いで、不揮発メモリ100の選択トランジスタ20に正電圧を印加してプリチャージした電荷を放電する。そして、選択トランジスタ20に正電圧を印加してからの、ビット線44における電位変動を測定する。図9は、本実施形態において、電圧センス方式によって読み出しを行う場合における、電位変動の挙動を示すグラフである。図9においては、絶縁膜12の抵抗値が1kΩ、2.5kΩ、5kΩ、10kΩ、1MΩの場合の電位変動を示す。ここで、絶縁膜12の抵抗値が1kΩ、2.5kΩ、5kΩ、10kΩの場合が低抵抗状態、すなわちON状態である。これに対し、1MΩの場合が高抵抗状態、すなわちOFF状態である。このように、本実施形態に係る不揮発メモリ100では、ON状態とOFF状態との抵抗値の差が100倍以上あるため、ON状態とOFF状態ではビット線44における電位変動の挙動が大きく異なる。従って、本実施形態に係る不揮発メモリ100では、読み出し動作時において電圧センス方式を適用することが容易となる。図9に示すように、ON状態のいずれの場合においても、ビット線44の電位は6nsec未満の遷移時間で基準電位である0.05V以下に電位低下する。一方、OFF状態においては、10nsec以内では電位はほとんど変化せず、読み出しマージンが十分に得られていることが分かる。このため、電位が0.05V以下か0.3V程度かの判定に要する時間を考慮しても、読み出し速度が100MHz以上動作周期10nsecの読み出しが可能となる。従って、本実施形態に係る不揮発メモリ100に電圧センス方式を適用した場合、容易に高速な読み出しを実現することができる。上記では読み出し電圧が0.3Vの場合について説明を行った。一般に電圧の判定を行うにはトランジスタの閾電圧より高いか低いかを以って行っており、判定する電圧の半分の閾電圧を持つトランジスタが使用される。そのため読み出し電圧が低い場合は閾電圧の低いトランジスタを用いる必要がある。極端に閾電圧が低いトランジスタを用いると閾値ばらつきや閾値の長期信頼性の影響を受けやすくなり、またOFF状態のリーク電流も大きくなるため消費電力を増加させる要因となることから、ある程度高い電圧、概ね0.5V以上、より好ましくは0.8V以上で判定を行うことが望ましい。また、読み出し電圧を高くした場合はON状態の場合に電位が0.05V以下になるのに要する時間は長くなるが、基準電位を高く設定することが出来るため、基準電位に達する時間は変わらないかあるいはより短く出来る。さらに、読み出し電位が高くなるほど判定に用いるトランジスタのON電流も増加するため判定に要する時間が短くなり、より高速な読み出しを実現することができる。従来のユニポーラ型ReRAMでは長期信頼性や素子ばらつきの問題が生じるため、読み出し電圧を高くすることは困難であった。しかし、本実施形態に関わる不揮発メモリ100においては読み出し電圧をさらに高く設定することが可能である。例えば図23に示すように従来のReRAMでは読み出し電圧を0.8Vに設定すると長期信頼性が確保できないが、本実施形態に関わる不揮発メモリ100においては問題なく0.8Vでの読み取りを行うことが可能である。図10は、本実施形態において、電流センス方式と電圧センス方式によって読み出しを行う場合における、消費電流の動作速度依存性を示すグラフである。図10に示すように、電流センス方式では、読み出し動作時に一定時間電流を流すため、消費電流が大きい。これに対し、電圧センス方式では、読み出し動作時には、ビット線44にプリチャージした電荷が放電されるのみである。よって、本実施形態に係る不揮発メモリ100において、電圧センス方式を適用した場合、動作周波数によらず読み出し動作時における消費電流の低減を図ることができる。このように、本実施形態に係る不揮発メモリ100においては、電圧センス方式を適用することが好ましい。一方で、本実施形態に係る不揮発メモリ100において、電流センス方式によって読み出し動作を行うこともできる。電流センス方式によって読み出し動作を行う場合、電流をセンスするのに要する時間は、概ね流れた電流量に依存する。このため、ReRAMに流せる電流が大きいほど、センス時間は短くなる。通常のユニポーラ型ReRAMによれば、抵抗変化素子の抵抗状態が変化してしまうことを防止する必要がある。このため、読み出し電圧の絶対値は、高抵抗状態へ遷移する電圧の絶対値よりも低く設定しなければならない。これにより、ReRAMに流れる電流量も小さくなるため、電流のセンスに時間を要することとなる。これに対し、本実施形態に係る不揮発メモリ100によれば、読み出し動作時において、絶縁膜12における高抵抗状態への遷移は生じない。このため、読み出し電圧を高く設定することができる。これにより、ReRAMに流れる電流量は大きくなり、高速な電流のセンスが容易となる。このように、電流センス方式によって読み出し動作を行う場合においても、本実施形態に係る不揮発メモリ100の構成が好ましいことがわかる。図11は、本実施形態における読み出し動作を説明するための回路図である。図11aは、読み出し動作時において、選択トランジスタ20を介してビット線44と接続する下部電極14に正電圧が印加される場合を示している。この場合、下部電極14と上部電極16との規格化酸化物生成エネルギーにおける関係は、本実施形態に係る構成を有する。一方、図11bは、読み出し動作時において、選択トランジスタ20を介さずにプレート線40と接続する上部電極16に正電圧が印加される場合を示している。この場合、下部電極14と上部電極16との規格化酸化物生成エネルギーにおける関係は、本実施形態に係る構成とは逆の構成を有する。絶縁膜12内には、リークパスが生じている部分以外の部分において、寄生容量が発生する。図11bに示す構成において、読み出し動作時にプレート線40にプリチャージした場合、下部電極14と上部電極16との間には、絶縁膜12に発生した寄生容量に起因した電位差が生じてしまうことがある。この場合、絶縁膜12の抵抗状態が変化してしまうおそれがある。また、絶縁膜12に発生した寄生容量に起因して、プレート線40へのプリチャージに要する時間が長くなってしまう。この場合、読み出し動作の速度が低下してしまう。図11aに示す構成では、プリチャージ時に電圧を印加するビット線44と、下部電極14との間に選択トランジスタ20が存在する。このため、読み出し動作のためビット線44にプリチャージした場合、下部電極14および上部電極16にはストレス電圧がかかることがない。これにより、プリチャージ時において下部電極14と上部電極16との間に、寄生容量に起因した電位差が発生することがない。従って、絶縁膜12の抵抗状態が変化してしまうことを抑制でき、不揮発メモリ100の信頼性を向上することができる。また、絶縁膜12に発生した寄生容量に起因して、ビット線44へのプリチャージに要する時間が長くなることはない。従って、読み出し動作の速度が低下することを抑制することもできる。このように、本実施形態に係る不揮発メモリ100では、読み出し動作時において、選択トランジスタ20と接続する下部電極14に正電圧が印加されるようにすることが好ましいことがわかる。次に、本実施形態に係る不揮発メモリ100の製造方法について説明する。図12~図14は、図1に示す不揮発メモリ100の製造方法を示す断面図である。まず、図12aに示すように、基板30上にゲート絶縁膜24およびゲート電極22を形成する。ゲート絶縁膜24およびゲート電極22は、例えば、基板30上にシリコン酸化膜およびリン添加ポリシリコン膜を順に堆積し、これを露光工程およびドライエッチング工程を用いてパターニングすることにより形成する。次いで、図12bに示すように、基板30にソースドレイン領域31およびソースドレイン領域32を形成する。ソースドレイン領域31およびソースドレイン領域32は、例えばゲート電極22をマスクとして、ドーズ量2E15cm-2のリン注入を行うことにより形成される。次いで、図12cに示すように、基板30上およびゲート電極22上に層間絶縁膜34を堆積し、これをCMP法により平坦化する。層間絶縁膜34は、例えばシリコン酸化膜等の酸化膜により構成される。次いで、図13aに示すように、層間絶縁膜34中に、ソースドレイン領域32と接続するソースドレインコンタクト54を形成する。ソースドレインコンタクト54は、例えば次のように形成される。まず、露光工程とドライエッチング工程を用いて層間絶縁膜34にコンタクト孔を開ける。次に、このコンタクト孔内にTiNおよびWを堆積する。そして、CMP法によって、コンタクト孔内以外に堆積されたTiNおよびWを除去することにより、ソースドレインコンタクト54が形成される。次いで、図13bに示すように、下部電極14、絶縁膜12および上部電極16を順に形成する。このとき、下部電極14は、ソースドレインコンタクト54と接続するように形成される。下部電極14、絶縁膜12および上部電極16は、例えば、層間絶縁膜34上およびソースドレインコンタクト54上に、10nmのW、3nmのTiO2、10nmのTa2O5、および10nmのRuを順に積層した積層膜に、露光工程およびドライエッチング工程を行うことによって形成される。これにより、抵抗変化素子10が形成される。なお、絶縁膜12は、必ずしもパターニングされる必要はない。図13cに示すように、例えばパターニングされた下部電極14を覆うように、層間絶縁膜34上全面に設けられていてもよい。すなわち、下部電極14上以外に設けられた絶縁膜12が、層間絶縁膜34と一体として残っていてもよい。この場合、抵抗変化素子10は、パターニングされた下部電極14および上部電極16と、絶縁膜12のうちの下部電極14および上部電極16に挟まれた部分と、により構成される。次いで、図14aに示すように、層間絶縁膜34上および上部電極16上に、層間絶縁膜36を堆積し、これをCMP法により平坦化する。層間絶縁膜36は、例えばシリコン酸化膜等の酸化膜により構成される。次いで、図14bに示すように、層間絶縁膜36内に、上部電極16と接続するプレートコンタクト52を形成する。プレートコンタクト52は、例えば次のように形成される。まず、露光工程とドライエッチング工程を用いて層間絶縁膜36にコンタクト孔を開ける。次に、このコンタクト孔内にTiNおよびWを堆積する。そして、CMP法によって、コンタクト孔内以外に堆積されたTiNおよびWを除去することにより、プレートコンタクト52が形成される。次いで、図14bに示すように、層間絶縁膜36上およびプレートコンタクト52上に、配線層38を形成する。配線層38は、例えば層間絶縁膜36上およびプレートコンタクト52上に順に堆積したTiNおよびAlを、露光工程およびドライエッチング工程を用いパターニングすることにより形成される。このようにして、本実施形態に係る不揮発メモリ100が得られる。図29は、図1に示す不揮発メモリ100を示す側面図である。図30は、図29に示す不揮発メモリ100を示す上面図である。図30は、図29を図中上方から見た場合の構造を示している。図29に示すように、不揮発メモリ100は、メモリセル11上に設けられたプレート線40を備えている。また、不揮発メモリ100は、メモリセル11上に設けられたビット線44を備えている。図30に示すように、プレート線40とビット線44は、例えば互いに平行となるように設けられる。また、ワード線42は、例えば基板30平面と水平な面内においてプレート線40およびビット線44と垂直な方向へ延伸するように設けられる。なお、本実施形態において、ワード線42は、図29に示すゲート電極22として機能する。上部電極16は、上部電極16上に設けられたプレートコンタクト52を介して、プレート線40と接続している。下部電極14は、ソースドレイン領域32上に設けられたソースドレインコンタクト54を介して、ソースドレイン領域32と接続している。ソースドレイン領域31は、ソースドレイン領域31上に設けられたビットコンタクト56を介して、ビット線44と接続している。本実施形態におけるビットコンタクト56は、例えばソースドレイン領域31上において、互いに接続するよう各配線層中に設けられた複数のコンタクトにより構成される。図29に示すように、不揮発メモリ100は、多層配線構造を有する。各配線層は、例えばSiO2等により構成される層間絶縁膜を含む。抵抗変化素子10は、基板30上に設けられた第一配線層200上に配置されている。多層配線構造では、上層ほど配線の線幅やピッチ等の設計寸法が大きくなる。このため、抵抗変化素子10を多層配線構造の上層に配置する場合、抵抗変化素子10のレイアウトを上層配線の設計寸法に合わせて広げる必要があり、抵抗変化素子10の、ひいては不揮発メモリ100の高集積化に適さない。抵抗変化素子10を最も高密度に配置するためには、第三配線層204あるいはそれより下層で用いられる設計寸法を用いることが求められる。そのため、抵抗変化素子10、プレート線40、およびビット線44は、第三配線層204より基板30側の領域に形成されることが好ましい。図29に示す構造によれば、抵抗変化素子10を第一配線層200上に、プレート線40を第二配線層202に、ビット線44を第三配線層204に配置する。このため、抵抗変化素子10の、ひいては不揮発メモリ100の高密度化を図ることが可能となる。また、抵抗変化素子10を第一配線層200上に配置することで、第一配線層200以降の配線層をLSIの通常プロセスを用いて形成することができる。図29に示される構造とは異なり、プレート線40を第三配線層204に設けたり、ビット線44を第二配線層202に設けたりしてもよい。しかしながら、図29に示すように、プレート線40を第二配線層202に設け、ビット線44を第三配線層204に設けることがより好ましい。ビット線44を第一配線層200と離間した第三配線層204に設けることで、第一配線層200上に設けられた抵抗変化素子10からビット線44を離間させることができるためである。これにより、抵抗変化素子における微小な電位変化の検出が妨げられる等の、ビット線44と抵抗変化素子10との間の寄生容量の増大に起因した問題が発生することを抑制することができる。なお、プレート線40は、定電圧源と接続する。このため、第一配線層200と近接する第二配線層202にプレート線40が設けられていても、寄生容量の増大に起因した問題は発生しない。図31は、本実施形態に係る不揮発メモリ100を構成するセルアレイ構造を示す上面図であり、セルアレイ構造の一部を示している。図32は、図31に示すセルアレイ構造を示す回路図である。図31に示すように、本実施形態における不揮発メモリ100は、複数のメモリセル11をアレイ状に配列することにより構成される。複数のメモリセル11は、例えば図中X方向およびY方向に配列される。なお、複数のメモリセル11が配列される方向は、図31に示す方向に限られない。図31および図32に示すように、不揮発メモリ100は、複数のプレート線40を備えている。プレート線40は、例えば図31中X方向に延伸している。このとき、図31中X方向に配列された複数のメモリセル11それぞれが有する上部電極16は、共通のプレート線40に接続される。また、図31および図32に示すように、不揮発メモリ100は、複数のビット線44を備えている。ビット線44は、例えば図31中X方向に延伸している。このとき、図31中X方向に配列された複数のメモリセル11それぞれが有するソースドレイン領域31は、共通のビット線44に接続される。さらに、図31および図32に示すように、不揮発メモリ100は、複数のワード線42を備えている。ワード線42は、例えば図31中Y方向に延伸している。このとき、図31中Y方向に配列された複数のメモリセル11それぞれが有するゲート電極22は、共通のワード線42に接続される。本実施形態に係る不揮発メモリ100では、特定のワード線42、ビット線44、およびプレート線40を選択することにより、特定のメモリセル11に対し選択的に書込み動作や読み出し動作を行うことができる。図15は、本実施形態に係る抵抗変化素子10の一例を示す断面図である。抵抗変化素子10は、例えば図15に示す構造を有していてもよい。図15に示す抵抗変化素子10は、次のように形成される。まず、層間絶縁膜72上、および層間絶縁膜72中に形成された配線70上に層間絶縁膜62を形成する。次いで、層間絶縁膜62に、配線70と接続する開口を形成する。次いで、層間絶縁膜62上、および層間絶縁膜62中に形成された開口中に下部電極14を形成する。下部電極14は、層間絶縁膜62上および層間絶縁膜62中に形成された開口中に堆積された金属膜に、露光工程およびドライエッチング工程を行うことによって形成される。次いで、層間絶縁膜62上および下部電極14上に、層間絶縁膜60を形成する。次いで、層間絶縁膜60に、下部電極14と接続する開口を形成する。そして、層間絶縁膜60上および層間絶縁膜60に形成された開口中に、絶縁膜12および上部電極16を順に形成する。絶縁膜12および上部電極16は、層間絶縁膜60上および層間絶縁膜60中に形成された開口中に順に堆積された絶縁膜および金属膜に、露光工程およびドライエッチング工程を行うことによって形成される。これにより、図15に示す構成が得られる。図15に示す構成によれば、下部電極14の下には層間絶縁膜62が形成されており、絶縁膜12および上部電極16の下には、層間絶縁膜60が形成されている。よって、下部電極14、絶縁膜12および上部電極16を形成する工程において、ドライエッチングにより、下層の構造へダメージが加わることを抑制することができる。図33は、本実施形態に係る抵抗変化素子10の一例を示す断面図であり、図15とは異なる例を示している。抵抗変化素子10は、例えば図33に示す構造を有していてもよい。図33に示す抵抗変化素子10では、絶縁膜12が、平面視で下部電極14よりも大きい。図33に示すように、絶縁膜12は、下部電極14の上面および側面を覆うように設けられる。図33に示す抵抗変化素子10は、例えば次のように形成される。まず、ソースドレインコンタクト54を有する配線層上に、下部電極14を形成する。下部電極14は、当該配線層上に設けられた金属膜をパターニングすることにより形成される。次いで、下部電極14上に、平面視で下部電極14よりも大きい、絶縁膜12および上部電極16を形成する。絶縁膜12および上部電極16は、下部電極14を覆うように上記配線層上に順に積層された絶縁膜および金属膜をパターニングすることにより形成される。図33に示す構造によれば、絶縁膜12は、下部電極14の上面および側面を覆うように設けられる。このため、上部電極16と下部電極14との間で短絡が生じることを抑制することができる。従って、不揮発メモリの製造における歩留まりを向上することができる。次に、本実施形態の効果を説明する。本実施形態に係る不揮発メモリ100は、下部電極14を構成する第1の金属材料は、上部電極16を構成する第2の金属材料よりも規格化酸化物生成エネルギーが大きい。このため、下部電極14に正電圧を印加しても、絶縁膜12の抵抗状態が高抵抗状態へ遷移することがない。また、制御部80は、絶縁膜12の抵抗値を高抵抗化させる動作時および低抵抗化させる動作時において上部電極16に正電圧を印加し、絶縁膜12の抵抗値を読み出す動作時において下部電極14に正電圧を印加する。従って、読み出し動作時において、絶縁膜12の抵抗状態が高抵抗状態へ遷移してしまうことを抑制できる。そのため十分に高い電圧により読み出し動作を行うことが可能となる。よって、信頼性を確保しつつ、高速動作を実現することができる不揮発メモリを提供することができる。図24は、第2の実施形態に係る不揮発メモリ102を示す断面図であって、第1の実施形態における図1に対応している。第2の実施形態に係る不揮発メモリ102は、抵抗変化素子10が、界面層18を備えている点を除いて、第1の実施形態に係る不揮発メモリ100と同様の構成を有する。界面層18は、下部電極14と絶縁膜12との間に設けられている。また、界面層18は、MxOyM:金属元素で示される組成を化学量論組成として有し、かつ金属元素Mに対する酸素の組成比がy/xよりも小さい。このため、界面層18中には、酸素欠損が多く存在することとなる。界面層18は、絶縁膜12とともに抵抗変化層を構成する。例えば界面層18に酸化タンタルを用いた場合は、その化学量論組成はTa2O5となる。この場合、界面層18中において、金属元素Taに対する酸素の組成比は、5/2より小さい。界面層18の層厚は、例えば1~3nmである。界面層18は以下に説明するように、読み出し動作におけるOFFスイッチングを抑制する役割を果たすが、十分に効果を発揮するためには概ね1nm以上の膜厚を有することが好ましい。また、界面層18の膜厚が厚すぎる場合、抵抗変化層全体の膜厚が増加し、フォーミング電圧が高くなりすぎるという問題が生じる。そのため、界面層18の層厚を1~3nmにした場合、界面層18が不揮発メモリ102の抵抗変化挙動に影響を及ぼすことを抑制することができる。図25および図26は、読み出し動作時における酸素原子の挙動を説明するための模式図であり、不揮発メモリがON状態である場合における酸素原子の挙動を示している。図25および図26に示す構造では、絶縁膜12がTa2O5であり、下部電極14がWである。また、図26に示す構造では、界面層18は、化学量論組成より酸素組成比が小さいTa2O5である。ON状態である不揮発メモリには、抵抗変化層中に、酸素欠損により構成されるリークパスが形成されている。読み出し動作時において下部電極に正電圧を印加した場合、下部電極近傍に位置する抵抗変化層中の酸素原子が熱的に励起され、抵抗変化層中には遊離酸素原子が発生する。この遊離酸素原子が、リークパスを形成する酸素欠損に到達した場合、酸素欠損は消滅し、リークパスは切断される。この場合、抵抗変化層は高抵抗状態となる。すなわち、不揮発メモリは、ON状態からOFF状態へと遷移してしまう。図25および図26では、図の縦軸が酸素原子のポテンシャルエネルギーを表し、上方に位置する程、高エネルギー状態であることを示す。遊離した酸素原子が酸素欠損のある位置へ移動し、その場所を酸化して欠損を補償するような反応を起こした場合、抵抗変化層を構成する金属元素との結合エネルギー分4.2eVだけ酸素原子は安定化する。同様に、下部電極14へ移動し、下部電極で電極材料を酸化する反応を起こした場合、下部電極14を構成する金属元素との結合エネルギー分2.9eVだけ酸素原子は安定化する。このため、抵抗変化層中に遊離した酸素原子は、より安定な酸素欠損、または下部電極14へ移動する。図25において、斜線部Aは、遊離酸素原子が下部電極14へ到達しうる経路を示している。また、斜線部Bは、遊離酸素原子がリークパスを形成する酸素欠損96へ到達しうる経路を示している。また、図26において、斜線部Aは、遊離酸素原子がリークパスを形成しない酸素欠損99へ到達しうる経路を示している。図25に示す不揮発メモリにおいて、絶縁膜12中で遊離した酸素原子は、ランダムに移動すると考えられるため、下部電極へ移動する確率は図25の斜線部Aの面積に、またリークパスを構成している最寄りの酸素欠損96に移動する確率は図25の斜線部Bの面積に比例する。図25に示すように、斜線部Aの面積は、斜線部Bの面積よりも大きい。このため、下部電極14近傍で発生した遊離酸素は、リークパスを形成する酸素欠損96へ移動する確率より、下部電極14へ移動する確率の方が高い。更に、移動した先で酸化反応を起こす確率は、安定化する際に得られるエネルギーが大きいほど高くなる。そのため、段落0031で得られたように、下部電極の酸化物形成エネルギーが大きいほど遊離酸素が下部電極で酸化反応を起こす可能性が高くなり、その結果酸素欠損を消滅させる確率は低くなる。しかし、リークパスを形成する酸素欠損96へ移動し、反応を起こす確率を完全に排除することはできず、絶縁膜12中に遊離した酸素原子によりリークパスが切断されてしまうおそれがあった。この場合、読み出し動作時において、不揮発メモリの抵抗状態が遷移してしまうこととなる。図26は、本実施形態に係る不揮発メモリ102を示している。本実施形態によれば、不揮発メモリ102は、下部電極14と絶縁膜12との間に、酸素欠損の多い界面層18を有している。この場合、ON状態の不揮発メモリ102において、界面層18中には、リークパスを形成しない酸素欠損99が多く存在することとなる。このため、抵抗変化層中に遊離した酸素原子が、リークパスを形成しない酸素欠損99へ移動する確率が生じる。なお、リークパスを形成しない酸素欠損99へ移動する確率は、図26中の斜線部Aの面積に比例する。このように、本実施形態によれば、抵抗変化層中に遊離した酸素原子が、リークパスを形成する酸素欠損96へ移動する確率を、十分に低くすることができる。従って、読み出し動作時において、抵抗変化層の抵抗状態が遷移してしまうことを抑制することができる。また、本実施形態に係る不揮発メモリによれば、MxOyM:金属元素で示される組成を化学量論組成として有し、かつ金属元素Mに対する酸素の組成比がy/xよりも小さい。このため、下部電極14の近傍で生じる抵抗変化層中の遊離酸素の数自体を減少させることができる。これにより、読み出し動作時において、抵抗変化層の抵抗状態が遷移してしまうことを更に抑制することができる。図27は、読み出し動作時においてOFF状態への遷移が生じる割合を示すグラフである。図27aは、界面層18を有しない場合を示す。また、図27bは、界面層18を有する場合を示す。図27では、上部電極16にRu、絶縁膜12にTa2O5、下部電極14にWを用いた不揮発メモリを用いている。横軸は、OFF状態への遷移が観測された読み出し電圧V_OFFを示している。また、縦軸は、ON状態にある不揮発メモリの下部電極14に読み出し電圧を印加した場合において、OFF状態への遷移が観測された割合を示している。図27では、測定を行った全素子1000点について、OFF状態への遷移が観測された読み出し電圧V_OFFをそれぞれプロットしている。なお、V_OFFが5Vであるプロットについては、5Vまで読み出し電圧を印加しても、OFF状態への遷移が観測されなかった素子を示す。図27に示すように、界面層18を有しない場合には、1V程度の読み出し電圧により、およそ2割程度の不揮発メモリがOFF状態への遷移を示した。これに対し、界面層18を有する場合には、5Vまで読み出し電圧を印加しても、OFF状態への遷移が観測されなかった。第3の実施形態に係る不揮発メモリは、界面層18の材料が異なる点を除いて、第2の実施形態に係る不揮発メモリ102と同様の構成を有する。本実施形態において、界面層18は、伝導帯の下端における電子状態密度が、価電子帯の上端における電子状態密度と同じ、または価電子帯の上端における電子状態密度よりも小さい金属酸化物からなる。金属酸化物では、一般に価電子帯は酸素原子の2p軌道からなり、伝導帯は金属元素の最外殻軌道から構成される。そのため、界面層18としては、伝導帯がs軌道またはp軌道から構成される材料を用いることが好ましい。この場合、界面層18は、伝導帯の下端における電子状態密度が、価電子帯の上端における電子状態密度と同じ、または価電子帯の上端における電子状態密度よりも小さい金属酸化物により構成されることとなる。界面層18は、例えばMgO、CaO、Al2O3、Ga2O3、もしくはSiO2により構成される層、またはMgO、CaO、Al2O3、Ga2O3、もしくはSiO2の少なくとも一つを含む層である。本実施形態によれば、界面層18は、伝導帯の下端における電子状態密度が、価電子帯の上端における電子状態密度と同じ、または価電子帯の上端における電子状態密度よりも小さい金属酸化物からなる。一般に、絶縁膜のフェルミ準位は、価電子帯または伝導帯のうち電子状態密度が小さい方に偏る性質を有する。このため、本実施形態に係る抵抗変化層のフェルミ準位は、伝導帯側に偏る。抵抗変化層のフェルミ準位が伝導帯側に偏る場合、抵抗変化層はn型の性質を示しやすくなる。すなわち、抵抗変化層は、周囲に電子を供給しやすい状態となる。このため、抵抗変化層のフェルミ準位が伝導帯側に偏る場合において発生した遊離酸素は、抵抗変化層から電子を受け取って負に帯電しやすくなる。図28は、負に帯電した遊離酸素の挙動を説明するための図である。図28の縦軸は、酸素原子のポテンシャルエネルギーを表し、上方に位置する程、高エネルギー状態であることを示す。また、図28中におけるVは、下部電極14へ印加する電圧を示している。図28に示すように、下部電極14に正電圧を印加した場合、負に帯電した遊離酸素のポテンシャルエネルギーは、下部電極14側において低くなる。このため、下部電極14に正電圧を印加する読み出し動作時において、負に帯電した遊離酸素原子は、第1および第2の実施形態と異なり、ランダムな方向に移動するのではなく、ポテンシャルエネルギーが低い下部電極14側へ引き寄せられる。これにより、抵抗変化層中に遊離した酸素原子が、リークパスを形成する酸素欠損96を消滅させることが抑制される。従って、読み出し動作時において、抵抗変化層の抵抗状態が遷移してしまうことを抑制することができる。また、第2の実施形態と同様、界面層18は、MxOyM:金属元素で示される組成を化学量論組成として有し、かつ金属元素Mに対する酸素の組成比がy/xよりも小さくなるように構成されていてもよい。界面層18がAl2O3を化学量論組成として有する場合、金属元素Alに対する酸素の組成比は3/2よりも小さくなる。これにより、第2の実施形態と同様の効果を得ることができる。第4の実施形態に係る不揮発メモリは、界面層18の材料が異なる点を除いて、第2の実施形態に係る不揮発メモリと同様の構成を有する。本実施形態において、界面層18は、絶縁膜12を構成する金属材料よりも価数が小さい金属材料の酸化物により構成される。すなわち、絶縁膜12がAl2O3、Y2O3、La2O3など3価の金属を有する金属酸化物の場合、界面層18は、例えばMgO、またはCaOなど2価以下の金属を有する金属酸化物により構成することができる。この場合、界面層18は、MgO、もしくはCaOにより構成される層、またはMgO、もしくはCaOの少なくとも一つを含む層である。また、絶縁膜12がTiO2、ZrO2、HfO2など4価の金属を有する金属酸化物の場合、界面層18は、例えばMgO、CaO、Al2O3、Y2O3、またはLa2O3など3価以下の金属を有する金属酸化物により構成することができる。この場合、界面層18は、MgO、CaO、Al2O3、Y2O3、もしくはLa2O3により構成される層、またはMgO、CaO、Al2O3、Y2O3、もしくはLa2O3の少なくとも一つを含む層である。更に、絶縁膜12がV2O5、Ta2O5など5価の金属を有する金属酸化物の場合、界面層18は、例えばMgO、CaO、Al2O3、Y2O3、La2O3、TiO2、ZrO2、HfO2など4価以下の金属を有する金属酸化物により構成することができる。この場合、界面層18は、MgO、CaO、Al2O3、Y2O3、La2O3、TiO2、ZrO2、もしくはHfO2により構成される層、またはMgO、CaO、Al2O3、Y2O3、La2O3、TiO2、ZrO2、もしくはHfO2の少なくとも一つを含む層である。本実施形態によれば、界面層18は、絶縁膜12を構成する金属材料よりも価数が小さい金属材料の酸化物により構成される。このため、絶縁膜12を構成する金属材料が界面層18へ混ざると、絶縁膜12を構成する金属材料はドナーとして振る舞うこととなる。このとき、抵抗変化層のフェルミ準位は、ドナー準位へ近づく。すなわち、抵抗変化層のフェルミ準位は、伝導帯側に偏る。この場合、第3の実施形態と同様の理由により、抵抗変化層中に遊離した酸素は負に帯電しやすくなる。下部電極14に正電圧を印加する読み出し動作時において、負に帯電した遊離酸素原子は下部電極14へ引き寄せられる。これにより、抵抗変化層中に遊離した酸素原子が、リークパスを形成する酸素欠損を消滅させることが抑制される。従って、読み出し動作時において、抵抗変化層の抵抗状態が遷移してしまうことを抑制することができる。また、第2の実施形態と同様、界面層18は、MxOyM:金属元素で示される組成を化学量論組成として有し、かつ金属元素Mに対する酸素の組成比がy/xよりも小さくなるように構成されていてもよい。界面層18がTiO2を化学量論組成として有する場合、金属元素Tiに対する酸素の組成比は2よりも小さくなる。これにより、第2の実施形態と同様の効果を得ることができる。第5の実施形態に係る不揮発メモリは、界面層18の材料が異なる点を除いて、第2の実施形態に係る不揮発メモリと同様の構成を有する。本実施形態において、界面層18は、ドナーとして機能する不純物を有する。界面層18が例えばTiO2により構成される場合には、4価のTiよりも価数が大きい5価のTaやVまたは6価のWなどを界面層18へ添加することにより、ドナーとして機能する不純物を有する界面層18を実現することができる。界面層18は、例えば絶縁膜12と同様の材料により構成される。また、界面層18は絶縁膜12と異なる材料から構成されていても良い。さらに、ドナーとして機能する不純物は、絶縁膜12を構成する材料と同じであっても異なっていても構わない。界面層18は、例えば絶縁膜12のうち、ドナーとして機能する不純物を添加された一部により構成される。また、界面層18は、下部電極14上に成膜により設けられていてもよい。本実施形態によれば、添加されたドナーによって、下部電極14近傍における抵抗変化層のフェルミ準位は伝導帯側に偏る。この場合、第4の実施の形態と同様に、抵抗変化層中に遊離した酸素は負に帯電しやすくなる。これにより、下部電極14に正電圧を印加する読み出し動作時において、負に帯電した遊離酸素原子は下部電極14へ引き寄せられる。このため、抵抗変化層中に遊離した酸素原子が、リークパスを形成する酸素欠損を消滅させることが抑制される。従って、読み出し動作時において、抵抗変化層の抵抗状態が遷移してしまうことを抑制することができる。図34は、第6の実施形態に係る不揮発メモリ104を示す側面図であり、第1の実施形態に係る図29に対応している。本実施形態に係る不揮発メモリ104は、抵抗変化素子10の構成を除いて、第1の実施形態に係る不揮発メモリ100と同様の構成を有する。本実施形態において、抵抗変化素子10の下部電極は、絶縁膜12とソースドレイン領域32とを接続するソースドレインコンタクト54によって構成されている。図34に示すように、本実施形態に係る不揮発メモリ104は、下部電極14を有していない。また、抵抗変化層である絶縁膜12は、第一配線層200に設けられたソースドレインコンタクト54と直接接触している。本実施形態では、ソースドレインコンタクト54の上端部を、抵抗変化素子10の下部電極として機能させる。すなわち、ソースドレインコンタクト54、絶縁膜12および上部電極16によって抵抗変化素子10が構成されることとなる。なお、本実施形態において、下部電極を構成するソースドレインコンタクト54は、平面視で上部電極16よりも小さい。図35は、図34に示す抵抗変化素子10を示す断面図である。図35に示すように、ソースドレインコンタクト54は、金属膜220と、金属膜220の側面および下面を覆うように設けられたバリアメタル膜222と、により構成される。ソースドレインコンタクト54は、例えば第一配線層200中に設けられた開口内に形成される。図35に示すように、本実施形態では、金属膜220およびバリアメタル膜222により構成される、ソースドレインコンタクト54の上端部が、第1の実施形態における下部電極14として機能する。本実施形態において、金属膜220は、例えばWまたはCu等により構成される。また、バリアメタル膜222は、例えばTiN等により構成される。なお、ソースドレインコンタクト54の材料は、第1の実施形態において記載した、上部電極と下部電極の規格化酸化物生成エネルギーにおける関係を考慮して、適宜選択することができる。本実施形態においても、第1の実施形態と同様の効果を得ることができる。また、本実施形態によれば、下部電極14を有していない。このため、下部電極14を形成する工程を省略することができる。従って、不揮発メモリの製造が容易となる。ソースドレインコンタクト54上に別途下部電極14を形成する場合、寸法ばらつきや目ズレ等の問題を回避するために、下部電極14の大きさをソースドレインコンタクト54の径より大きくする必要がある。また、上下電極間の短絡を防ぐためには、例えば図33に示すように上部電強16および絶縁膜12の面積を下部電極14よりも大きくする必要があった。このような場合、抵抗変化素子10全体の面積は増大してしまう。これに対し、本実施形態によれば、抵抗変化素子10の下部電極は、ソースドレインコンタクト54により構成されている。このため、絶縁膜12および上部電極16の面積をソースドレインコンタクト54よりも若干大きくすることで、寸法ばらつきや目ズレ等の問題を回避し、かつ上下電極間の短絡を防止することができる。この場合、抵抗変化素子10の面積は、ソースドレインコンタクト54の径よりも若干大きい面積を有する上部電極16によって規定されることとなる。従って、抵抗変化素子およびメモリセルを微細化することができる。また、煩雑な工程を必要とせずに、上下電極間の短絡を防止することが可能となる。図68は、図35に示す抵抗変化素子10の変形例を示す断面図である。図68に示すように、本実施形態に係る抵抗変化素子10は、ソースドレインコンタクト54を埋め込むコンタクト孔の上端部に下部電極14を埋め込む構成を有していてもよい。この場合、金属膜220、バリアメタル膜222、および下部電極14により、ソースドレインコンタクトが構成されることとなる。図68aに示す変形例に係る抵抗変化素子10は、次のように形成される。すなわち、ソースドレインコンタクト54を形成した後、コンタクト孔上端部に位置する金属膜220およびバリアメタル膜222をエッチバックする。次いで、エッチバック工程により形成された凹部内に下部電極14を埋め込む。また、図68bに示す変形例に係る抵抗変化素子10は、次のように形成される。すなわち、ソースドレインコンタクト54を形成した後、コンタクト孔上端部に位置する金属膜220のみをエッチバックする。次いで、エッチバック工程により形成された凹部内に下部電極14を埋め込む。この場合、下部電極14の周囲には、バリアメタル膜222が残ることとなる。本変形例に係る構造によれば、下部電極14として任意の材料を選択することができる。このため、コンタクトを構成する金属膜の材料が制限される場合であっても、下部電極として適切な材料を選択することが可能となる。また、この場合においても第6の実施形態における効果を得ることができる。図36は、第7の実施形態に係る不揮発メモリ106を示す側面図であって、第1の実施形態に係る図29に対応している。本実施形態に係る不揮発メモリ106は、抵抗変化素子10の構成を除いて、第1の実施形態に係る不揮発メモリ100と同様の構成を有する。本実施形態において、抵抗変化素子10の上部電極は、プレート線40と絶縁膜12とを接続するプレートコンタクト52によって構成されている。図36に示すように、本実施形態に係る不揮発メモリ106は、第1の実施形態に示される上部電極16を有していない。また、抵抗変化層である絶縁膜12は、第二配線層202に設けられたプレートコンタクト52と直接接触している。本実施形態では、プレートコンタクト52の下端部を、抵抗変化素子10の上部電極として機能させる。すなわち、下部電極14、絶縁膜12およびプレートコンタクト52によって抵抗変化素子10が構成されることとなる。なお、上部電極を構成するプレートコンタクト52は、平面視で下部電極14よりも小さい。図37aおよび図37bは、図36に示す抵抗変化素子10を示す断面図である。図37aおよび図37bに示すように、プレートコンタクト52は、金属膜224と、金属膜224の側面および下面を覆うように設けられたバリアメタル膜226と、により構成される。プレートコンタクト52は、例えば第二配線層202中に設けられた開口内に形成される。図37aおよび図37bに示すように、金属膜224およびバリアメタル膜226により構成される、プレートコンタクト52の下端部が、第1の実施形態における上部電極16として機能する。金属膜224は、例えばAl、Cu、またはW等により構成される。また、バリアメタル膜226は、例えばTiN、TaN、HfN、ZrN、またはRu等により構成される。なお、プレートコンタクト52の材料は、第1の実施形態において記載した、上部電極と下部電極の規格化酸化物生成エネルギーにおける関係を考慮して、適宜選択することができる。なお、図37bに示すように、絶縁膜12は、例えばプレートコンタクト52の側面および下面を覆うように設けられていてもよい。この場合、絶縁膜12は、第二配線層202中に設けられた、プレートコンタクト52を埋め込むための開口内に形成されることとなる。図37bに示す構造においては、例えば次のように絶縁膜12およびプレートコンタクト52を形成する。まず、第二配線層202を構成する層間絶縁膜上、および当該層間絶縁膜に設けられた開口内に絶縁材料および金属材料を順に堆積する。次いで、当該開口内以外に堆積された当該絶縁材料および金属材料をCMP法等により除去する。これにより、層間絶縁膜に設けられた開口内に、絶縁膜12およびプレートコンタクト52が形成される。この場合、ドライエッチング等により絶縁膜12をパターニングする工程を省略することができる。従って、不揮発メモリの製造が容易となる。図69は、図37に示す抵抗変化素子10の変形例を示す断面図である。図69に示すように、本実施形態に係る抵抗変化素子10では、プレートコンタクト52の側面および下面を覆うように上部電極16が設けられていてもよい。この場合、金属膜224、バリアメタル膜226、および上部電極16によりプレートコンタクトが構成されることとなる。図69aに示す変形例に係る抵抗変化素子10では、プレートコンタクト52の側面および下面を覆うように、上部電極16が設けられている。この場合、上部電極16は、第二配線層202中に設けられた、プレートコンタクト52を埋め込むための開口内に形成されることとなる。なお、図69aに示す変形例では、絶縁膜12は、プレートコンタクト52を埋め込む開口下に設けられる。図69bに示す変形例に係る抵抗変化素子10では、プレートコンタクト52の側面および下面を覆うように、上部電極16および絶縁膜12が設けられていてもよい。この場合、絶縁膜12は、上部電極16を介してプレートコンタクト52の側面および下面を覆うこととなる。また、上部電極16および絶縁膜12は、第二配線層202中に設けられた、プレートコンタクト52を埋め込むための開口内に形成されることとなる。本実施形態においても、第1の実施形態と同様の効果を得ることができる。また、本実施形態によれば、上部電極16を有しない。このため、上部電極を形成する工程を省略することができる。従って、不揮発メモリの製造が容易となる。プレートコンタクト52下に別途上部電極16を形成する場合において、寸法ばらつきや目ズレ等の問題を回避しつつ上下電極間の短絡を防ぐためには、例えば図33に示すように上部電極16および絶縁膜12の面積を下部電極14よりも大きくする必要があった。これは、素子面積を大きくする要因となる。さらに、下部電極14はプレートコンタクト52と同程度の径を有するソースドレインコンタクト54より大きくする必要があるため、抵抗変化素子10全体の面積はさらに増大することとなる。これに対し、本実施形態によれば、抵抗変化素子10の上部電極は、プレートコンタクト52により構成されている。このため、下部電極16および絶縁膜12の面積をプレートコンタクト52よりも若干大きくすることで、寸法ばらつきや目ズレ等の問題を回避し、かつ上下電極間の短絡を防止することができる。この場合、抵抗変化素子10の面積は、プレートコンタクト52の径よりも若干大きい面積を有する下部電極16および絶縁膜12によって規定されることとなる。従って、抵抗変化素子およびメモリセルを微細化することができる。また、煩雑な工程を必要とせずに、上下電極間の短絡を防止することが可能となる。図38は、第8の実施形態に係る不揮発メモリ108を示す側面図であって、第1の実施形態における図29に対応している。本実施形態に係る不揮発メモリ108は、抵抗変化素子10の構成を除いて、第1の実施形態に係る不揮発メモリ100と同様の構成を有する。本実施形態において、抵抗変化素子10の上部電極は、プレート線40により構成されている。図38に示すように、本実施形態に係る不揮発メモリ108は、第1の実施形態に示される上部電極16およびプレートコンタクト52を有していない。また、抵抗変化層である絶縁膜12は、第二配線層202に設けられたプレート線40と直接接している。本実施形態では、プレート線40の下端部であって、絶縁膜12と接する部分を、抵抗変化素子10の上部電極として機能させる。すなわち、下部電極14、絶縁膜12およびプレート線40によって抵抗変化素子10が構成されることとなる。図39aおよび図39bは、図38に示す抵抗変化素子10の一例を示す断面図である。図39aは、図38を図中正面から見た場合における、抵抗変化素子10の断面を示している。また、図39bは、図38を図中側方から見た場合における、抵抗変化素子10の断面を示している。図39aおよび図39bに示すように、プレート線40は、金属膜228と、金属膜228の側面および下面を覆うように設けられたバリアメタル膜230と、により構成される。プレート線40は、例えば第二配線層202中に埋め込まれている。図39aおよび図39bに示すように、金属膜228およびバリアメタル膜230により構成される、プレート線40の下端部が、第1の実施形態における上部電極16として機能する。金属膜228は、例えばAl、またはCu等により構成される。また、バリアメタル膜230は、例えばTiN、TaN、HfN、ZrN、またはRu等により構成される。なお、プレート線40の材料は、第1の実施形態において記載した、上部電極と下部電極の規格化酸化物生成エネルギーにおける関係を考慮して、適宜選択することができる。図39aおよび図39bに示すように、絶縁膜12は、例えば平面視で下部電極14よりも大きく設けられる。この場合、絶縁膜12は、例えば下部電極14の上面および側面を覆うように設けられる。本実施形態では、絶縁膜12が、下部電極14の上面および側面を覆うように設けられている。このため、層間絶縁膜にプレート線40を埋め込むための溝を形成する際に、例えばマスクずれ等により絶縁膜12周囲の層間絶縁膜が除去されて下部電極14が露出してしまうことを防止することができる。これにより、抵抗変化素子10の上部電極を構成するプレート線40と、下部電極14との間の短絡を防止することが可能となる。図40は、図38に示す抵抗変化素子10の一例を示す断面図であり、図39とは異なる例を示している。図40は、図38を図中側方から見た場合における、抵抗変化素子10の断面を示している。図40に示すように、絶縁膜12は、例えばプレート線40の側面および下面を覆うように設けられていてもよい。この場合、絶縁膜12は、第二配線層202中に設けられた、プレート線40を埋め込むための溝内に形成されることとなる。図40に示す例では、下部電極14上にプレート線40を埋め込むための溝を形成した後に、絶縁膜12が形成される。このため、プレート線40を形成する際に下部電極14が露出することが抑制される。従って、抵抗変化素子10の上部電極を構成するプレート線49と、下部電極14との間の短絡を防止することが可能となる。図70は、図39および図40に示す抵抗変化素子10の変形例を示す断面図である。図70aは、図39に示す抵抗変化素子10の変形例を示している。図70bは、図40に示す抵抗変化素子10の変形例を示している。図70に示すように、本実施形態に係る抵抗変化素子10では、プレート線40の側面および下面を覆うように上部電極16が設けられていてもよい。この場合、金属膜228、バリアメタル膜230、および上部電極16によりプレート線が構成されることとなる。図70aに示す変形例に係る構造では、プレート線40の側面および下面を覆うように上部電極16が設けられている。この場合、プレート線40を埋め込むための溝内に、上部電極16が設けられる。絶縁膜12は、プレート線40を埋め込む溝下に設けられる。図70bに示す変形例に係る構造では、プレート線40の側面および下面を覆うように、上部電極16および絶縁膜12が設けられている。この場合、絶縁膜12は、上部電極16を介してプレート線40の側面および下面を覆うこととなる。また、上部電極16および絶縁膜12は、プレート線40を埋め込むための溝内に設けられる。本実施形態においても、第1の実施形態と同様の効果を得ることができる。また、本実施形態によれば、上部電極16およびプレートコンタクト52を有しない。従って、上部電極16およびプレートコンタクト52を形成する工程を省略することができる。従って、不揮発メモリの製造が容易となる。抵抗変化素子10を設けない既存のLSIプロセスでは、プレート線40は、例えば第一配線層200中に形成される。本実施形態によれば、プレートコンタクト52を設けないため、第二配線層202中に設けられたプレート線40の位置を、第一配線層200に近接させることができる。従って、本実施形態に係る不揮発メモリの製造プロセスと、既存のLSIプロセスとの親和性を高めることができる。図41は、第9の実施形態に係る不揮発メモリ110を示す側面図であり、第1の実施形態における図29に対応している。本実施形態に係る不揮発メモリ110は、抵抗変化素子10の構成を除いて、第1の実施形態に係る不揮発メモリ100と同様の構成を有する。本実施形態において、抵抗変化素子10の下部電極は、ソースドレインコンタクト54により構成されている。また、抵抗変化素子10の上部電極は、プレート線40により構成されている。図41に示すように、本実施形態に係る不揮発メモリ110は、第1の実施形態に示される下部電極14、上部電極16およびプレートコンタクト52を有していない。プレート線40は、第一配線層200中に設けられており、抵抗変化層である絶縁膜12と直接接している。また、抵抗変化層である絶縁膜12は、第一配線層200中に設けられたソースドレインコンタクト54と直接接触している。本実施形態では、プレート線40の下端部であって、平面視でソースドレインコンタクト54と重なる部分を抵抗変化素子10の上部電極として機能させる。また、ソースドレインコンタクト54の上端部を抵抗変化素子10の下部電極として機能させる。すなわち、ソースドレインコンタクト54、絶縁膜12およびプレート線40によって抵抗変化素子10が構成されることとなる。図42は、図41に示す抵抗変化素子10を示す断面図である。図42に示すように、プレート線40は、金属膜228と、金属膜228の側面および下面を覆うように設けられたバリアメタル膜230と、により構成される。プレート線40は、例えば第一配線層200中に埋め込まれている。また、図42に示すように、ソースドレインコンタクト54は、金属膜220と、金属膜220の側面および下面を覆うように設けられたバリアメタル膜222と、により構成される。図42に示すように、プレート線40の下端部が第1の実施形態における上部電極16として機能し、ソースドレインコンタクト54の上端部が第1の実施形態における下部電極14として機能する。金属膜228、バリアメタル膜230、金属膜220およびバリアメタル膜222の材料は、第1の実施形態に示す上部電極と下部電極の規格化酸化物生成エネルギーにおける関係を考慮して、適宜選択することができる。図42に示すように、絶縁膜12は、例えばプレート線40の側面および下面を覆うように設けられる。この場合、絶縁膜12は、第一配線層200中に設けられたプレート線40を埋め込むための溝内に形成されることとなる。本実施形態においても、第1の実施形態と同様の効果を得ることができる。また、下部電極14、上部電極16およびソースドレインコンタクト54を形成する工程を省略することができる。このため、不揮発メモリの製造を容易にすることができる。さらに、下部電極14および上部電極16を設けないため、下部電極14および上部電極16を形成する際に生じる、目ずれやエッチング不良等の歩留まり低下の要因を排除することができる。従って、不揮発メモリ製造における歩留まりの向上を図ることが可能となる。図43は、第10の実施形態に係る不揮発メモリ112を示す側面図であり、第1の実施形態における図29に対応している。本実施形態に係る不揮発メモリ112は、抵抗変化素子10の構成を除いて、第1の実施形態に係る不揮発メモリ100と同様の構成を有する。図43に示すように、不揮発メモリ112は、ソースドレイン領域32の表面に形成されたシリサイド層232を備えている。本実施形態において、抵抗変化素子10の下部電極は、シリサイド層232により構成されている。図43に示すように、本実施形態に係る不揮発メモリ112は、第1の実施形態に示されるソースドレインコンタクト54および下部電極14を有していない。抵抗変化層である絶縁膜12は、シリサイド層232上に、シリサイド層232と直接接するように設けられている。本実施形態では、シリサイド層232を抵抗変化素子10の下部電極として機能させる。すなわち、シリサイド層232、絶縁膜12および上部電極16によって抵抗変化素子10が構成されることとなる。本実施形態において、絶縁膜12および上部電極16は、基板30に設けられたシリサイド層32上に積層されている。すなわち、絶縁膜12および上部電極16は、第一配線層200中に設けられることとなる。また、プレート線40は、第一配線層200中に埋め込まれている。シリサイド層232は、例えばソースドレイン領域32の表面を、TiSi、CoSi2、NiSi、またはPtSi、もしくはこれらの合金等によってシリサイド化することにより形成される。なお、シリサイド層232の材料は、第1の実施形態において記載した、上部電極と下部電極の規格化酸化物生成エネルギーにおける関係を考慮して、適宜選択することができる。本実施形態においても、第1の実施形態と同様の効果を得ることができる。また、本実施形態によれば、抵抗変化素子10は、基板30に設けられたシリサイド層232上に設けられている。そして、抵抗変化素子10上に位置するプレート線40は、第一配線層200中に埋め込まれている。このため、基板上に設けられる多層配線層は、抵抗変化素子を設けない通常のLSIプロセスにより形成することが可能となる。従って不揮発メモリの製造を容易にすることができる。図44は、第11の実施形態に係る不揮発メモリ114を示す側面図であり、第1の実施形態における図29に対応している。本実施形態に係る不揮発メモリ114は、抵抗変化素子10の構成を除いて、第1の実施形態に係る不揮発メモリ100と同様の構成を有する。図44に示すように、不揮発メモリ114は、シリサイド層232を備えている。本実施形態において、抵抗変化素子10の下部電極はシリサイド層232により構成され、抵抗変化素子10の上部電極はプレートコンタクト52により構成されている。図44に示すように、本実施形態に係る不揮発メモリ114は、第1の実施形態において示されるソースドレインコンタクト54、上部電極16および下部電極14を有していない。抵抗変化層である絶縁膜12は、シリサイド層23上に、シリサイド層232と直接接するように設けられている。また、絶縁膜12は、絶縁膜12上に設けられたプレートコンタクト52と直接接している。本実施形態では、シリサイド層232を抵抗変化素子10の下部電極として機能させる。また、プレートコンタクト52を抵抗変化素子10の上部電極として機能させる。すなわち、シリサイド層232、絶縁膜12およびプレートコンタクト52によって抵抗変化素子10が構成されることとなる。シリサイド層232は、例えば第10の実施形態と同様の構成を有する。また、プレートコンタクト52は、例えば第7の実施形態と同様の構成を有する。図45は、図44に示す不揮発メモリ114の変形例を示す断面模式図である。図45に示すように、不揮発メモリ114の絶縁膜12は、例えばプレートコンタクト52の側面および下面を覆うように設けられていてもよい。この場合、絶縁膜12は、第一配線層200中に設けられた、プレートコンタクト52を形成するための開口内に設けられる。本実施形態では、例えば次のように絶縁膜12およびプレートコンタクト52を形成する。まず、第二配線層202を構成する層間絶縁膜上、および当該層間絶縁膜に設けられた開口内に、絶縁材料および金属材料を順に堆積する。次いで、当該開口内以外に堆積された当該絶縁材料および金属材料を、CMP法等により除去する。これにより、層間絶縁膜に設けられた開口内に、絶縁膜12およびプレートコンタクト52が形成される。この場合、ドライエッチング等により絶縁膜12をパターニングする工程を省略することができる。従って、不揮発メモリの製造が容易となる。本実施形態においても、第1の実施形態と同様の効果を得ることができる。また、本実施形態に係る抵抗変化素子10は、ソースドレイン領域32と、ソースドレイン領域32とプレート線40とを接続するプレートコンタクト52と、の間に絶縁膜12を形成することにより実現される。従って、不揮発メモリを形成しない既存のLSIプロセスをほとんど変更することなく、不揮発メモリを形成することが可能となる。これにより、不揮発メモリの製造を容易にすることができる。図46は、第12の実施形態に係る不揮発メモリ116を示す上面図であり、第1の実施形態に係る図30に対応している。本実施形態に係る不揮発メモリ116は、プレート線40、ワード線42およびビット線44の構成を除いて、第1の実施形態に係る不揮発メモリ100と同様の構成を有する。図46に示すように、本実施形態に係る不揮発メモリ116において、ワード線42は、基板30平面と水平な面内において、ゲート電極22と垂直に設けられている。また、ワード線42は、ゲート電極22と接続している。この場合、ワード線42は、ゲート電極22として機能しない。また、プレート線40およびビット線44は、基板30平面と水平な面内において、ワード線42と垂直な方向へ延伸するように設けられる。すなわち、プレート線40およびビット線44は、ゲート電極22と平行に設けられることとなる。本実施形態においても、第1の実施形態と同様の効果を得ることができる。プレート線40はソースドレイン領域32と接続し、ビット線44はソースドレイン領域31と接続している。このため、第1の実施形態のようにプレート線40およびビット線44がゲート電極22と垂直に設けられる場合、プレート線40およびビット線44を平行に設けられるだけのゲート幅が必要となる。一方、本実施形態では、プレート線40およびビット線44は、ゲート電極22と平行に設けられている。このため、選択トランジスタ20のゲート幅にかかわらず、プレート線40およびビット線44を平行に設けることが可能となる。また、本実施形態によれば、ワード線42は、ゲート電極22として機能しない。このため、ワード線42の幅を、選択トランジスタ20のゲート長にかかわらず設計することができる。このため、ゲート長の小さい微細で高性能な選択トランジスタを形成しつつ、ワード線の低抵抗化を図ることが可能となる。図47は、第13の実施形態に係る不揮発メモリ118を構成するセルアレイ構造を示す上面図であり、セルアレイ構造の一部を示している。図47は、第1の実施形態における図31に対応している。図48は、図47に示すセルアレイ構造を示す回路図であって、第1の実施形態に係る図32に対応している。図47および図48に示すように、本実施形態に係る不揮発メモリ118において、隣接する二つのメモリセル11は、ソースドレイン領域31が互いに一体として形成されている。そして、当該一体として形成されたソースドレイン領域31は、一のビットコンタクト56を介してビット線44と接続している。本実施形態に係る不揮発メモリ118は、これらの点を除いて第1の実施形態に係る不揮発メモリ100と同様の構成を有する。図47に示すように、本実施形態に係る不揮発メモリ118において、X方向に隣接する二つのメモリセル11それぞれが有するソースドレイン領域31は、互いに一体として設けられている。すなわち、X方向において隣接する当該二つのメモリセル11は、ソースドレイン領域31を互いに共有している。また、ソースドレイン領域31が互いに一体として設けられた二つのメモリセル11の間には、素子分離膜210が設けられていない。一体として形成されたソースドレイン領域31は、一のビットコンタクト56を介してビット線44と接続する。また、ソースドレイン領域31が一体として設けられた二つのメモリセル11は、互いに異なるワード線42と接続する。また、図47に示すように、Y方向に隣接する二つのメモリセル11のソースドレイン領域31は、素子分離膜210によって互いに分離されている。本実施形態に係るメモリセル302においても、プレート線40、ワード線42およびビット線44の組み合わせにより、特定のメモリセル11を選択することが可能である。本実施形態においても、第1の実施形態と同様の効果を得ることができる。また、本実施形態によれば、隣接する二つのメモリセル11それぞれが有するソースドレイン領域31が、互いに一体として形成されている。このため、当該隣接する二つのメモリセル11間において、素子分離膜210を設ける必要がない。従って、セルアレイ構造のサイズを縮小することが可能となる。さらに、一体として形成されたソースドレイン領域31には、一のビットコンタクト56のみが設けられる。すなわち、リソグラフィの解像限界等によるビットコンタクト56の径の制限が緩和される。これにより、ビットコンタクト56の径を大きくし、ビットコンタクト56におけるコンタクト抵抗を低減することができる。従って、不揮発メモリの動作速度を向上することが可能となる。図49は、第14の実施形態に係る不揮発メモリ120を構成するセルアレイ構造を示す上面図であり、セルアレイ構造の一部を示している。図49は、第1の実施形態に係る図31に対応している。図50は、図49に示すセルアレイ構造を示す回路図であって、第1の実施形態に係る図32に対応している。図51は、図49に示すセルアレイ構造の一部を示す側面図である。本実施形態に係る不揮発メモリ120において、同一のビット線44と接続する隣接する二つのメモリセル11は、上部電極16が互いに一体として形成されており、下部電極14が互いに離間している。そして、当該一体として形成された上部電極16は、一のプレートコンタクト52を介してプレート線40と接続している。本実施形態に係る不揮発メモリ120は、これらの点を除いて第1の実施形態に係る不揮発メモリ100と同様の構成を有する。図49に示すように、本実施形態に係る不揮発メモリ120では、図中X方向に隣接する二つのメモリセル11において、上部電極16が互いに一体として形成されている。図49および図50に示すように、当該一体として形成された上部電極16は、一のプレートコンタクト52を介してプレート線40と接続する。図中X方向に隣接する二つのメモリセル11は、互いに同一のビット線44と接続する。また、図中X方向に隣接する二つのメモリセル11は、互いに異なるワード線42と接続している。一方、図49中Y方向に隣接する二つのメモリセル11の上部電極16は、互いに離間している。Y方向に隣接する二つのメモリセル11は、互いに異なるビット線と接続する。図51に示すように、上部電極16が一体として形成された二つのメモリセル11それぞれが有する下部電極14は、互いに離間している。互いに離間した各下部電極14は、それぞれ異なるソースドレインコンタクト54を介して、異なるソースドレイン領域32と接続する。これにより、互いに離間した各下部電極14に対応して独立に制御可能な、二つの抵抗変化素子10が実現される。従って、上部電極16が一体として形成された二つのメモリセル11を、互いに独立したメモリセル11として機能させることができる。図51に示すように、上部電極16が一体として形成された二つのメモリセル11それぞれが有する絶縁膜12は、例えば互いに一体として形成される。なお、上部電極16が一体として形成された二つのメモリセル11それぞれが有する絶縁膜12は、互いに離間していてもよい。本実施形態においても、第1の実施形態と同様の効果を得ることができる。また、本実施形態によれば、一体として形成された上部電極16に対し、一のプレートコンタクト52のみが設けられる。すなわち、リソグラフィの解像限界等によるプレートコンタクト52の径の制限が緩和される。これにより、プレートコンタクト52の径を大きくし、プレートコンタクト52におけるコンタクト抵抗を低減することができる。従って、不揮発メモリの動作速度を向上することが可能となる。図52は、第15の実施形態に係る不揮発メモリ122を構成するセルアレイ構造を示す上面図であって、セルアレイ構造の一部を示している。図52は、第14の実施形態における図49に対応している。図53は、図52に示すセルアレイ構造を示す回路図であって、第14の実施形態に係る図50に対応している。図54は、図52に示すセルアレイ構造の一部を示す側面図であって、第14の実施形態に係る図51に対応している。図52、図53、および図54に示すように、本実施形態に係る不揮発メモリ122は、素子分離用電極236によって隣接する二つのメモリセル11を分離していることを除いて、第14の実施形態に係る不揮発メモリ120と同様の構成を有する。図52に示すように、不揮発メモリ122は、一のメモリセル11が有する選択トランジスタ20と、図中X方向において当該一のメモリセル11と隣接する他のメモリセル11が有する選択トランジスタ20との間に設けられた、素子分離用電極236を備える。図54に示すように、素子分離用電極236は、平面視で、隣接するメモリセル11それぞれが有するソースドレイン領域32の間に設けられる。素子分離用電極236に電圧を印加することで、二つの選択トランジスタ20それぞれが有するソースドレイン領域32の間のチャンネルをOFFにする。これにより、隣接する二つの選択トランジスタ20が、互いに分離される。図52に示すように、本実施形態における素子分離用電極236は、例えばX方向に隣接する二つのメモリセル11間に設けられる。また、図54に示すように、当該隣接する二つのメモリセル11の間には、素子分離膜210が設けられていない。図52に示すように、素子分離用電極236は、図中Y方向に延伸している。図52中Y方向に配列された複数のメモリセル11は、例えば共通の素子分離用電極236に接続される。また、図54に示すように、素子分離用電極236は、例えばワード線42と同層に設けられている。本実施形態においても、第14の実施形態と同様の効果を得ることができる。また、本実施形態によれば、隣接する選択トランジスタ20を素子分離用電極236により分離する。このため、当該二つの選択トランジスタ20の間に素子分離膜210を設ける必要がない。従って、素子分離膜210の形状を簡略化することができる。このように、本実施形態によれば、不揮発メモリの製造を容易にすることが可能となる。また、素子分離用電極236は、ワード線42と同時に形成することができる。従って、製造プロセス上における負荷を増大することなく、上述の効果を得ることができる。図55は、第16の実施形態に係る不揮発メモリ124を構成するセルアレイ構造を示す上面図であり、セルアレイ構造の一部を示している。図56は、図55に示すセルアレイ構造を示す回路図である。本実施形態に係る不揮発メモリ124は、第13の実施形態に係る不揮発メモリ118および第14の実施形態に係る不揮発メモリ120の構成を含む。図55に示すように、一のメモリセル11のソースドレイン領域31は、図中X方向において隣接するメモリセル11のソースドレイン領域31と一体として形成されている。すなわち、X方向において隣接する当該二つのメモリセル11は、ソースドレイン領域31を互いに共有している。そして、当該一体として形成されたソースドレイン領域31は、一のビットコンタクト56を介してビット線44と接続している。また、図55に示すように、上記一のメモリセル11の上部電極16は、ソースドレイン領域31を共有するメモリセル11とは反対側において隣接するメモリセル11の上部電極16と一体として形成されている。そして、当該一体として形成された上部電極16は、一のプレートコンタクト52を介してプレート線40と接続している。図55および図56に示すように、上部電極16が一体として形成された隣接する二つのメモリセル11は、同一のビット線44と接続する。なお、図51に示す構成と同様に、上部電極16が一体として形成された隣接する二つのメモリセル11それぞれが有する下部電極14は、互いに離間している図示せず。本実施形態においても、第13の実施形態および第14の実施形態と同様の効果を得ることができる。図57は、第17の実施形態に係る不揮発メモリ126を構成するセルアレイ構造を示す上面図であり、セルアレイ構造の一部を示している。図58は、図57に示すセルアレイ構造を示す回路図である。本実施形態に係る不揮発メモリ126は、素子分離用電極236によって隣接する二つのメモリセル11を分離していることを除いて、第16の実施形態に係る不揮発メモリ124と同様の構成を有する。また、素子分離用電極236に関する構成は、第15の実施形態に係る不揮発メモリ122と同様である。図57および図58に示すように、素子分離用電極236は、上部電極16が一体として形成された隣接する二つのメモリセル11の間に設けられている。図57に示すように、素子分離用電極236は、図中Y方向に延伸している。Y方向に配列したメモリセル11は、共通の素子分離用電極236を有する。図57に示すように、本実施形態において、上部電極16が一体として形成された図中X方向に隣接する二つのメモリセル11の間には、素子分離膜210が設けられていない。また、ソースドレイン領域31が一体として形成された図中X方向に隣接する二つのメモリセル11の間には、素子分離膜210が設けられていない。すなわち、図57に示すように、素子分離膜210は、図中X方向のみに延伸する直線状に設けることができる。本実施形態においても、第15の実施形態および第16の実施形態と同様の効果を得ることができる。また、本実施形態によれば、素子分離膜210を一方向にのみ延伸する直線状に設けることができる。このため、素子分離膜210の加工が容易となる。従って、不揮発メモリの製造を容易にすることができる。図59は、第18の実施形態に係る不揮発メモリ128を構成するセルアレイ構造を示す上面図であり、セルアレイ構造の一部を示している。図60は、図59に示すセルアレイ構造を示す回路図である。本実施形態に係る不揮発メモリ128において、互いに異なるビット線44と接続する二つのメモリセル11は、上部電極16が互いに一体として形成され、下部電極14が互いに離間している。そして、当該一体として形成された上部電極16は、一のプレートコンタクト52を介してプレート線40と接続する。本実施形態に係る不揮発メモリ128は、これらの点を除いて、第16の実施形態に係る不揮発メモリ124と同様の構成を有する。図59に示すように、本実施形態に係る不揮発メモリ128では、図中Y方向に隣接する二つのメモリセル11それぞれが有する上部電極16が、互いに一体として形成される。図中Y方向に隣接する当該二つのメモリセル11は、互いに異なるビット線44と接続している。また、図中X方向に隣接する二つのメモリセル11それぞれが有する上部電極16が、互いに一体として形成される。このため、四つのメモリセル11それぞれが有する上部電極16が、一体として形成されることとなる。図59および図60に示すように、当該一体として形成された四つのメモリセル11それぞれが有する上部電極16は、一のプレートコンタクト52を介してプレート線40と接続する。上部電極16が一体として形成されたメモリセル11それぞれが有する下部電極14は、互いに離間している図示せず。互いに離間した各下部電極14は、それぞれ異なるソースドレインコンタクト54を介して、異なるソースドレイン領域32と接続する。このため、上部電極16が一体として形成された各抵抗変化素子10は、互いに離間した各下部電極14に対応してそれぞれ独立に制御可能となる。従って、上部電極16が一体として形成された各メモリセル11を、互いに独立したメモリセル11として機能させることができる。なお、本実施形態では、上部電極16が一体として形成された図59中X方向に隣接する二つのメモリセル11の間に、素子分離用電極236が設けられていてもよい。素子分離用電極236を設けることにより、上部電極16が一体として形成された図59中X方向に隣接する二つのメモリセル11を分離することができる。この場合、素子分離膜210は、図59中X方向のみに延伸する直線状に設けることができる。また、本実施形態では、ビット線44とワード線42の組み合わせにより、特定の選択トランジスタ20を選択することが可能である。本実施形態においても、第16の実施形態と同様の効果を得ることができる。また、上部電極16が一体として形成された図59中Y方向に隣接する二つのメモリセル11は、一のプレート線40と接続する。このため、プレート線40の本数を減らすことができる。従って、セルアレイ構造の面積を縮小することが可能となる。図61は、第19の実施形態に係る不揮発メモリ130を構成するセルアレイ構造を示す上面図であり、セルアレイ構造の一部を示している。図62は、図61に示すセルアレイ構造を示す回路図である。本実施形態に係る不揮発メモリ130において、互いに異なるビット線44と接続し、かつ一の方向に配列された複数のメモリセル11は、上部電極16が互いに一体として形成され、下部電極14が互いに離間している。本実施形態に係る不揮発メモリ130は、これらの点を除いて第18の実施形態に係る不揮発メモリ128と同様の構成を有する。図61に示すように、本実施形態に係る不揮発メモリ130では、図中Y方向に配列された複数のメモリセル11それぞれが有する上部電極16が、互いに一体として形成される。また、図61および図62に示すように、図61中Y方向に配列された複数のメモリセル11は、互いに異なるビット線44と接続する。本実施形態では、図61に示すように、上部電極16は、例えばY方向に延伸した直線状に設けることができる。このため、上部電極16の加工が容易となる。従って、例えばPtのようにエッチングが容易でない材料を上部電極として適用した場合であっても、抵抗変化素子を容易に形成することが可能となる。図61に示すように、本実施形態では、図中Y方向に配列された複数のメモリセル11において、上部電極16が互いに一体として設けられている。また、図中X方向に配列された複数のメモリセル11は、同一のプレート線40と接続する。このため、不揮発メモリ130を構成する全てのメモリセル11それぞれが有する上部電極16は、同じ電位を有することとなる。すなわち、プレート線の本数を省略しても、正常に不揮発メモリを動作させることが可能である。従って、セルアレイ構造の面積の縮小化を図ることができる。なお、本実施形態では、ビット線44とワード線42の組み合わせより、特定の選択トランジスタ20を選択することが可能である。上部電極16が一体として形成されたメモリセル11それぞれが有する下部電極14は、互いに離間している図示せず。互いに離間した各下部電極14は、それぞれ異なるソースドレインコンタクト54を介して、異なるソースドレイン領域32と接続する。このため、上部電極16が一体として形成された各抵抗変化素子10は、互いに離間した各下部電極14に対応してそれぞれ独立に制御可能となる。従って、上部電極16が一体として形成された各メモリセル11を、互いに独立したメモリセル11として機能させることができる。本実施形態において、上部電極16が互いに一体として形成された複数のメモリセル11それぞれが有する絶縁膜12は、例えば互いに一体として形成することができる図示せず。この場合、絶縁膜12の形状を、上部電極16の形状と同様とすることができる。これにより、抵抗変化素子の加工を容易にすることが可能となる。本実施形態においても、第18の実施形態と同様の効果を得ることができる。図63は、第20の実施形態に係る不揮発メモリ132を構成するセルアレイ構造を示す上面図であり、セルアレイ構造の一部を示している。図64は、図63に示すセルアレイ構造を示す回路図である。本実施形態に係る不揮発メモリ132は、第12の実施形態に示す構造を有するメモリセル11をアレイ状に配列してなるものである。図63に示すように、ワード線42は、基板30平面と水平な面内においてメモリセル11が有するゲート電極22と垂直な方向に延伸している。本実施形態では、ワード線42は、図63中X方向に延伸している。図63および図64に示すように、図63中X方向に配列されたメモリセル11は、共通のワード線42と接続される。図63に示すように、プレート線40およびビット線44は、ゲート電極22と平行な方向に延伸している。本実施形態では、プレート線40およびビット線44は、図63中Y方向に延伸している。図63および図64に示すように、図63中Y方向に配列されたメモリセル11は、共通のプレート線40およびビット線44と接続される。本実施形態においても、第12の実施形態と同様の効果を得ることができる。図65は、第21の実施形態に係る不揮発メモリ134を構成するセルアレイ構造を示す上面図であり、セルアレイ構造の一部を示している。図66は、図65に示すセルアレイ構造を示す回路図である。本実施形態に係る不揮発メモリ134において、隣接する二つのメモリセル11は、ソースドレイン領域31が互いに一体として形成されている。そして、当該一体として形成されたソースドレイン領域31は、一のビットコンタクト56を介してビット線44と接続している。また、互いに異なるビット線44と接続する隣接する二つのメモリセルは、上部電極16が互いに一体として形成されており、下部電極14が互いに離間している。そして、当該一体として形成された上部電極16は、一のプレートコンタクト52を介してプレート線40と接続している。これらの点を除いて、本実施形態に係る不揮発メモリ134は、第20に係る不揮発メモリ132と同様の構成を有する。図65に示すように、本実施形態に係る不揮発メモリ134では、図中Y方向に隣接する二つのメモリセル11それぞれが有するソースドレイン領域31が、互いに一体として設けられている。図65および図66に示すように、一体として形成されたソースドレイン領域31は、一のビットコンタクト56を介してビット線44と接続する。また、ソースドレイン領域31が一体として設けられた二つのメモリセル11は、互いに異なるワード線42と接続する。また、図65に示すように、図中X方向に隣接する二つのメモリセル11のソースドレイン領域31は、素子分離膜210によって互いに分離されている。本実施形態によれば、一体として形成されたソースドレイン領域31には、一のビットコンタクト56のみが設けられる。すなわち、リソグラフィの解像限界等によるビットコンタクト56の径の制限が緩和される。これにより、ビットコンタクト56の径を大きくし、ビットコンタクト56におけるコンタクト抵抗を低減することができる。従って、不揮発メモリの動作速度を向上することが可能となる。図65に示すように、本実施形態に係る不揮発メモリ134では、図中X方向に隣接する二つのメモリセル11それぞれが有する上部電極16が、互いに一体として形成される。図65中X方向に隣接する当該二つのメモリセル11は、互いに異なるビット線44と接続している。図65および図66に示すように、一体として設けられた、二つのメモリセル11それぞれが有する上部電極16は、一のプレートコンタクト52を介してプレート線40と接続する。上部電極16が一体として形成されたメモリセル11それぞれが有する下部電極14は、互いに離間している図示せず。互いに離間した各下部電極14は、それぞれ異なるソースドレインコンタクト54を介して、異なるソースドレイン領域32と接続する。このため、上部電極16が一体として形成された各抵抗変化素子10は、互いに離間した各下部電極14に対応してそれぞれ独立に制御可能となる。従って、上部電極16が一体として形成された各メモリセル11を、互いに独立したメモリセル11として機能させることができる。本実施形態によれば、上部電極16が一体として形成された図65中X方向に隣接する二つのメモリセル11は、一のプレート線40と接続する。このため、プレート線40の本数を減らすことができる。従って、セルアレイ構造の面積を縮小することが可能となる。本実施形態においても、第20の実施形態と同様の効果を得ることができる。図67は、第22の実施形態に係る不揮発メモリ136を構成するセルアレイ構造を示す上面図であり、セルアレイ構造の一部を示している。本実施形態に係る不揮発メモリ136では、プレート線40およびビット線44が、基板30平面と水平な面内において、ワード線42と垂直に設けられていない。また、互いに異なるビット線44と接続し、かつ一の方向に配列された複数のメモリセル11は、上部電極16が互いに一体として形成されており、下部電極14が互いに離間している。本実施形態に係る不揮発メモリ136は、これらの点を除いて第1の実施形態に係る不揮発メモリ100と同様の構成を有する。図67に示すように、プレート線40およびビット線44は、基板30平面と水平な面内において、ワード線42に対して斜めに延伸するように設けられる。また、プレート線40とビット線44は、互いに平行に設けられる。プレート線40およびビット線44の延伸方向に配列された複数のメモリセル11は、互いに共通のプレート線40およびビット線44と接続し、かつ互いに異なるワード線42と接続する。プレート線40およびビット線44がワード線42に対して斜めに延伸する場合、プレート線40とビット線44の間隔は、ワード線42に対して垂直方向へ延伸する場合と比較して大きくなる。本実施形態において、プレート線40およびビット線44は、例えばワード線42の延伸方向から45°傾いた方向へ延伸するように設けられる。この場合、プレート線40とビット線44の間隔は、ワード線42に対して垂直方向へ延伸する場合と比較して、1.4倍程度大きくなる。図67に示すように、本実施形態に係る不揮発メモリ136では、図中Y方向に配列された複数のメモリセル11それぞれが有する上部電極16が、互いに一体として形成される。また、図57中Y方向に配列された複数のメモリセル11は、互いに異なるビット線44と接続する。本実施形態では、図67に示すように、上部電極16は、例えばY方向に延伸した直線状に設けることができる。このため、上部電極16の加工が容易となる。従って、例えばPtのようにエッチングが容易でない材料を上部電極として適用した場合であっても、抵抗変化素子を容易に形成することが可能となる。本実施形態においても、第1の実施形態と同様の効果を得ることができる。プレート線40はソースドレイン領域32と接続し、ビット線44はソースドレイン領域31と接続している。このため、第1の実施形態のようにプレート線40およびビット線44がゲート電極22と垂直に設けられる場合、プレート線40およびビット線44を平行に設けられるだけのゲート幅が必要となる。本実施形態によれば、プレート線40およびビット線44は、ワード線42に対し斜めに延伸するように設けられる。これにより、プレート線40とビット線44の間隔を大きくすることができる。すなわち、ゲート幅を小さくした場合においても、プレート線40とビット線44の間隔を維持することができる。従って、ゲート幅の小さい微細な選択トランジスタを有するセルアレイ構造を実現することが可能となる。実施例1図16は、実施例1に係る不揮発メモリ100の動作挙動を示すグラフである。実施例1は、RuΔHf=152.5kJ/mol、TiO2ΔHf=472.5kJ/mol、Ta2O5ΔHf=409.2kJ/mol、WΔHf=280.9667~294.85kJ/molを順に積層して得られた抵抗変化素子10に電圧を印加して、不揮発メモリ100の動作挙動を調べた。このとき、Wは抵抗変化素子10における第1の電極を構成し、Ruは抵抗変化素子10における第2の電極を構成する。なお、図16では、第2の電極に印加される電圧値と、抵抗変化素子10に流れる電流値との関係を示している。以下、図17~図21において同様である。図16に示すように、実施例1においては、第2の電極に正電圧を印加した場合に、高抵抗状態OFF状態への遷移および低抵抗状態ON状態への遷移が生じた。これに対し、第1の電極に正電圧第2の電極に負電圧を印加した場合に、高抵抗状態への遷移は生じなかった。実施例2図17は、実施例2に係る不揮発メモリ100の動作挙動を示すグラフである。実施例2は、RuΔHf=152.5kJ/mol、TiO2ΔHf=472.5kJ/mol、Ta2O5ΔHf=409.2kJ/mol、TiNΔHf=303.5kJ/molを順に積層して得られた抵抗変化素子10に電圧を印加して、不揮発メモリ100の動作挙動を調べた。このとき、TiNは第1の電極を構成し、Ruは第2の電極を構成する。図17に示すように、実施例2においては、第2の電極に正電圧を印加した場合に、高抵抗状態OFF状態への遷移および低抵抗状態ON状態への遷移が生じた。これに対し、第1の電極に正電圧第2の電極に負電圧を印加した場合に、高抵抗状態への遷移は生じなかった。実施例3図18は、実施例3に係る不揮発メモリ100の動作挙動を示すグラフである。実施例3は、RuΔHf=152.5kJ/mol、TiO2ΔHf=472.5kJ/mol、Ta2O5ΔHf=409.2kJ/mol、TiO2、WΔHf=280.9667~294.85kJ/molを順に積層して得られた抵抗変化素子10に電圧を印加して、不揮発メモリ100の動作挙動を調べた。このとき、Wは第1の電極を構成し、Ruは第2の電極を構成する。図18に示すように、実施例3においては、第2の電極に正電圧を印加した場合に、高抵抗状態OFF状態への遷移および低抵抗状態ON状態への遷移が生じた。これに対し、第1の電極に正電圧第2の電極に負電圧を印加した場合に、高抵抗状態への遷移は生じなかった。実施例4図19は、実施例4に係る不揮発メモリ100の動作挙動を示すグラフである。実施例4は、RuΔHf=152.5kJ/mol、Ta2O5ΔHf=409.2kJ/mol、TiO2ΔHf=472.5kJ/mol、TiNΔHf=303.5kJ/molを順に積層して得られた抵抗変化素子10に電圧を印加して、不揮発メモリ100の動作挙動を調べた。このとき、TiNは第1の電極を構成し、Ruは第2の電極を構成する。図19に示すように、実施例4においては、第2の電極に正電圧を印加した場合に、高抵抗状態OFF状態への遷移および低抵抗状態ON状態への遷移が生じた。これに対し、第1の電極に正電圧第2の電極に負電圧を印加した場合に、高抵抗状態への遷移は生じなかった。比較例1図20は、比較例1に係る不揮発メモリの動作挙動を示すグラフである。比較例1は、RuΔHf=152.5kJ/mol、TiO2ΔHf=472.5kJ/mol、Ta2O5ΔHf=409.2kJ/mol、Ruを順に積層して得られた抵抗変化素子10に電圧を印加して、不揮発メモリの動作挙動を調べた。このとき、Ruは、第1の電極および第2の電極を構成する。図20に示すように、比較例1では、第1の電極および第2の電極のいずれに正電圧を印加した場合においても、高抵抗状態OFF状態への遷移および低抵抗状態ON状態への遷移が生じた。比較例2図21は、比較例2に係る不揮発メモリの動作挙動を示すグラフである。比較例2は、RuΔHf=152.5kJ/mol、TiO2ΔHf=472.5kJ/mol、Ta2O5ΔHf=409.2kJ/mol、TiO2、Ruを順に積層して得られた抵抗変化素子10に電圧を印加して、不揮発メモリの動作挙動を調べた。このとき、Ruは、第1の電極および第2の電極を構成する。図21に示すように、比較例2では、第1の電極および第2の電極のいずれに正電圧を印加した場合においても、高抵抗状態OFF状態への遷移および低抵抗状態ON状態への遷移が生じた。実施例および比較例の結果から、第1の電極の規格化酸化物生成エネルギーが第2の電極の規格化酸化物生成エネルギーよりも大きい場合、第2の電極に正電圧を印加した場合においてのみ、絶縁膜における高抵抗状態への遷移が生じることがわかる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。