"半導体基板11上に形成されたアナログ回路12と、前記半導体基板上に形成された駆動回路と、前記駆動回路を制御する駆動制御回路33と、を備え、前記駆動回路は、ドレインが共通出力ノードに接続された並列に設けられた複数のLDMOSトランジスタ13,31,32を含み、前記駆動制御回路は、前記駆動回路をオン状態に変化させる時に、前記複数のLDMOSトランジスタをすべてオン状態に変化させた後、前記複数のLDMOSトランジスタの一部をオフ状態に変化させて、オン状態の前記LDMOSトランジスタの個数を徐々に減少させるように制御することを特徴とする半導体装置。図1、図4前記LDMOSトランジスタは、NチャネルMOS型である請求項1記載の半導体装置。前記駆動制御回路は、ワンショット回路を含む請求項1または2記載の半導体装置。図9前記駆動制御回路は、前記共通出力ノードの電圧に応じて、前記複数のLDMOSトランジスタの一部をオフ状態に変化させる請求項1または2記載の半導体装置。図10半導体基板11と、前記半導体基板上に形成されたアナログ回路12と、前記半導体基板上に形成された駆動回路と、を備え、前記駆動回路は、ドレインが共通出力ノードに接続された複数のLDMOSトランジスタ13,31,32を含む半導体装置の前記駆動回路を制御する駆動制御回路であって、前記駆動回路をオン状態に変化させる時に、前記複数のLDMOSトランジスタをすべてオン状態に変化させた後、前記複数のLDMOSトランジスタの一部をオフ状態に変化させて、オン状態の前記LDMOSトランジスタの個数を徐々に減少させるように制御することを特徴とする駆動制御回路。図1、図4半導体基板と、前記半導体基板上に形成されたアナログ回路と、前記半導体基板上に形成された駆動回路と、を含み、前記駆動回路は、ドレインが共通出力ノードに接続された複数のLDMOSトランジスタを含む半導体装置の前記駆動回路の駆動制御方法であって、前記駆動回路をオン状態に変化させる時に、前記複数のLDMOSトランジスタをすべてオン状態に変化させた後、前記複数のLDMOSトランジスタの一部をオフ状態に変化させて、オン状態の前記LDMOSトランジスタの個数を徐々に減少させるように制御することを特徴とする駆動制御方法。しかし、LDMOSトランジスタを使用する駆動回路を、アナログ回路と混載して1チップ化する場合、上記の駆動制御方法を適用すると、駆動回路で発生するノイズのアナログ回路への影響が逆に大きくなることが判明した。実施形態によれば、アナログ回路とLDMOSトランジスタを使用する駆動回路を混載した半導体装置で、駆動回路で発生するノイズのアナログ回路への影響が低減される。発明の第1の観点によれば、半導体基板上に形成されたアナログ回路と、半導体基板上に形成された駆動回路と、駆動回路を制御する駆動制御回路と、を有し、駆動回路は、ドレインが共通出力ノードに接続された並列に設けられた複数のLDMOSトランジスタを含み、駆動制御回路は、駆動回路をオン状態に変化させる時に、複数のLDMOSトランジスタをすべてオン状態に変化させた後、複数のLDMOSトランジスタの一部をオフ状態に変化させて、オン状態のLDMOSトランジスタの個数を徐々に減少させるように制御する半導体装置が提供される。上記の観点によれば、駆動回路で発生するノイズのアナログ回路への影響を低減したLDMOSトランジスタとアナログ回路を混載した半導体装置が実現される。図1は、第1実施形態の半導体装置の概略を示す図である。なお、以下に示す図において、説明を容易にするために、同じ機能要素には同一の参照符号を付して表す。しかし、これは異なる実施形態において同一の参照符号を付した要素がまったく同一のものということを意味せず、機能的に類似したものであることを意味しているにすぎない。第1実施形態の半導体装置は、P型半導体基板11上に形成されたアナログデジタル変換回路12と、P型半導体基板11上に形成された駆動回路を形成するLDMOSトランジスタ13と、を有する。なお、ADC回路12以外のアナログ回路であってもよい。LDMOSトランジスタ13は、P型半導体基板11上に形成されたnベース層21と、ベース層21上に形成されたn-ドレイン領域22およびpベース層23と、を有する。チャネル24は、n-ドレイン領域22とpベース層23の間に形成される。n-ドレイン領域22にはドレイン25が形成され、チャネル24上にはゲート26が形成され、pベース層23にはソース27が形成される。ドレイン25、ゲート26およびソース27からは配線が引き出され、ドレイン端子、ゲート端子およびソース端子とされる。nベース層21とP型半導体基板11との間には、接合容量28が形成される。図1に示すように、LDMOSトランジスタでは、高耐圧に必要な高抵抗n-ドレイン領域22が横方向に長い幅で形成されるので、高耐圧のトランジスタが得られる。LDMOSトランジスタについては広く知られているので、これ以上の説明は省略する。LDMOSトランジスタは、高耐圧の駆動トランジスタであり、高圧が印加されるため、大きなノイズが発生し、ADC回路12などの周辺の回路に悪影響を与える。そこで、駆動回路を、電源と出力の間に並列に配置され複数のトランジスタで形成し、複数のトランジスタのオンタイミングをずらすことにより、出力ノードにおける電流変化を緩やかにして発生するノイズを低減することが考えられる。しかしながら、第1実施形態のようなADC回路12を混載した半導体装置で、LDMOSトランジスタ13で形成した駆動回路に、この駆動制御方法を適用すると、逆にADC回路12へのノイズの影響が増大することが判明した。以下、この原因を説明する。LDMOSトランジスタ13を駆動した場合のノイズ源は、主としてドレイン25である。ドレイン25で発生したノイズは、nベース層21とP型半導体基板11との間の接合容量28を介して、ADC回路12へ伝播する。したがって、この接合容量が大きいほど、ドレイン25で発生したノイズは、ADC回路12へ伝播しやすくなる。図2は、nベース層21とP型半導体基板11間の逆方向電圧、すなわちドレイン25の電圧ドレイン電圧の変化に対する、nベース層21とP型半導体基板11との間の接合容量28の容量値の変化を示す図である。図2に示すように、ドレイン電圧が低いほど、すなわちnベース層21とP型半導体基板11間の逆方向電圧が低いほど、接合容量28の容量値が大きくなり、その分ノイズが伝搬しやすくなる。図3は、上記の電流変化を緩やかにする駆動制御方法を適用し且つ出力電圧OUTが高Hから低Lに変化した場合の、出力電圧OUT、接合容量28の容量値CおよびP型半導体基板11に注入されるノイズ量Nの変化を示す図である。出力電圧OUTは、LDMOSトランジスタのドレイン電圧である。電流変化を緩やかにする駆動制御方法を適用した場合には、出力電圧ドレイン電圧OUTが低下し、接合容量28の容量値Cが増加した状態で、オン状態なるサブトランジスタの個数を増加させる。そのため、ドレイン25でノイズ伝搬し易い状態の時に、ドレイン電圧の変化率dV/Dtが大きくなり、P型半導体基板11に注入されるノイズ量Nは、遷移の後半に偏り、ノイズ量Nのピークが大きくなる。図4は、第1実施形態の半導体装置の駆動回路の部分を示す図であり、Aが回路を、Bが動作タイムチャートを示す。図4のAに示すように、第1実施形態の半導体装置の駆動回路は、負荷34と電源端子GNDとの間に並列に接続されたNチャネルの2個のLDMOSトランジスタ31および32と、制御回路33と、を有する。2個のLDMOSトランジスタ31および32は、図1に示したLDMOS13のように実現され、ドレイン端子35が一緒に負荷34に接続される。言い換えれば、第1実施形態の半導体装置の駆動回路では、LDMOSトランジスタを2個のLDMOSトランジスタに分割して、駆動能力を調整可能にしている。2個のLDMOSトランジスタ31および32は、同じ駆動能力、すなわちオン状態の時に流す電流量を同じにしてもよいが、例えばLDMOSトランジスタ31の駆動能力をLDMOSトランジスタ32の駆動能力より大きくしてもよい。駆動制御回路33は、入力信号INに応じて駆動信号である制御1および制御2を生成する。制御1および制御2は、2個のLDMOSトランジスタ31および32のゲートに印加される。2個のLDMOSトランジスタ31および32は、制御1および制御2がそれぞれ高レベルHの時にオン状態導通状態になり、低レベルLの時にオフ状態遮断状態になる。後述するように、駆動制御回路33は、入力信号INのみに応じて制御1および制御2を生成する場合もあるが、入力信号INおよび検出したドレイン端子35の電圧に応じて制御1および制御2を生成する場合もある。そのため、図4では、ドレイン端子35の電圧をセンス入力として破線で示している。図4のB示すように、駆動制御回路33は、入力信号INがHである期間に対応してHとなり、INがLである期間に対応してLとなる制御1を生成する。また、駆動制御回路33は、入力信号INがLからHに変化すると、所定期間Hとなり、それ以外の場合はLになる制御2を発生する。したがって、入力信号INがLからHに変化すると、所定期間、2個のLDMOSトランジスタ31および32がオン状態になり、その後LDMOSトランジスタ32がオフ状態になり、LDMOSトランジスタ31はオン状態を維持する。これにより、入力信号INがLからHに変化すると、出力電圧OUTは、HからLに向かって急激に低下し、所定期間が経過すると低下具合が緩やかになり、ある飽和レベルに達すると、その電圧低レベルを維持する。また、入力信号INがHからLに変化すると、制御1がLに変化し、制御2はLを維持するため、LDMOSトランジスタ31のみがオン状態からオフ状態になり、LDMOSトランジスタ32はがオフ状態を維持する。後述するように、実際の回路では、ドレイン端子35は、他の回路要素に接続されており、2個のLDMOSトランジスタ31および32がオフ状態になると、他の回路要素により出力電圧OUTが変化する。他の回路要素は、例えば、CMOSインバータのPMOSトランジスタや他方の電源VDDに接続された抵抗等である。一般には、2個のLDMOSトランジスタ31および32がオフ状態になると、他の回路要素により、出力電圧OUTはHに変化する。図5は、第1実施形態において、入力信号INがLからHに変化した場合の、出力電圧OUT、接合容量28の容量値CおよびP型半導体基板11に注入されるノイズ量Nの変化を示す図である。図4のBに示すように、第1実施形態では、入力信号INがLからHに変化した場合、所定期間中、2個のLDMOSトランジスタ31および32がオン状態になり、所定期間後、LDMOSトランジスタ32がオフ状態になる。そのため、図5に示すように、所定期間中は、ドレイン端子35に大きな電流が流れて、出力電圧OUTが急激に低下するが、所定期間後は、ドレイン端子35に流れる電流量は低下し、出力電圧OUTの低下は緩やかになる。したがって、ドレイン端子35で発生するノイズは、所定期間中は大きく、所定期間後は小さくなる。図5に示すように、接合容量28の容量値Cは、出力電圧OUTの低下に伴って増加する。したがって、容量値Cは、所定期間中は小さく、所定期間後に大きくなる。このように接合容量28の容量値Cが小さい時には、ドレイン端子35に発生するノイズは大きいが、接合容量28の容量値Cが大きくなると、ドレイン端子35に発生するノイズを小さくする。このため、図5に示すように、P型半導体基板11に注入され、ADC回路12に影響するノイズ量Nを平均化して、ピーク値を抑制できる。次に、どのようなタイミングでLDMOSトランジスタ32をオン状態からオフ状態に変化させるか、言い換えれば所定期間をどのように設定するかについて説明する。図6は、P型半導体基板11に注入されるノイズ量を説明するための駆動回路の等価回路図である。LDMOSトランジスタ31および32は、ドレイン端子35と電源GNDの間に並列に接続した第1オン抵抗41および第2オン抵抗42でモデル化する。ここで、第1オン抵抗41の抵抗値をRon1で、第2オン抵抗42の抵抗値をRon2で表す。Ron1およびRon2は、使用するLDMOSトランジスタの特性およびサイズ等から決定される。接合容量28は、ドレイン端子35と基板電位源44の間に接続された容量43でモデル化する。この等価回路で、基板電位源44に注入されるノイズ量は、負荷34を駆動する電流量2個のLDMOSトランジスタの合成オン抵抗の逆数と、容量43の容量値の両方に比例する。つまり、基板電位源44に注入されるノイズ量N1は、LDMOSトランジスタ31がオン状態の時にはC/Ron1に比例する。すなわち、N1=C/Ron1である。また、LDMOSトランジスタ31および32の両方がオン状態の時にはC/Ron12に比例する。すなわち、N1=C/Ron12である。ここで、1/Ron12=1/Ron11/Ron2、すなわち、Ron12=Ron1×Ron2/Ron1Ron2である。より厳密には、ノイズ量は負荷34の性質にも依存し、負荷34は実際のアプリケーションによって変わるため、LDMOSトランジスタ31および32の設計時には予想しがたいという性質がある。しかし、ここでは負荷34の性質によるノイズのP型半導体基板11への注入への影響が小さいと仮定し、より現実の設計に適用しやすい手法を使用する。図7は、図5のP型半導体基板11へ注入されるノイズNの波形をより詳細に説明した図である。上記のように、LDMOSトランジスタ31および32の両方がオンである所定期間47のノイズのピーク45のピーク値は、C/Ron12に比例する。また、LDMOSトランジスタ31のみがオンである第2の期間48のノイズのピーク46のピーク値は、C/Ron1に比例する。一般に2つのノイズのピーク量の大きさはトレードオフの関係、すなわち、ピーク46を下げればピーク45が上がり、逆にピーク45を下げればピーク46が上がる関係にある。そのため、2つのピークを同じにすることが、全体のノイズピークを下げることになる。図8は、所定期間の長さの決定を説明するための図であり、図2に示したドレイン電圧の変化に対する接合容量28の容量値の変化を示す図に対応する。まず、負荷34を含めた第1実施形態の回路全体を回路シミュレーションし、ドレイン端子出力ノードの電圧をモニタして、図8の曲線を決定する。さらに、LDMOSトランジスタ31および32の両方をオンにした場合の出力電圧ドレイン電圧OUTの変化曲線も決定する。前述のように、図7の後半のピーク46のピーク値は、ドレイン電圧が0Vの時の容量Coおよび既知のRon1から、Co/Ron1により決定される。所定期間終了時の接合容量28の容量値Cswと仮定すると、図7の後半のピーク45のピーク値は、Csw/Ron12で決定される。ピーク45のピーク値をピーク46のピーク値に等しくする場合、Co/Ron1=Csw/Ron12であり、Co、Ron1およびRon12は既知であるから、Cswが決定される。Cswが決定すると、図8の曲線から、その時点のドレイン電圧Vswが決定される。上記のLDMOSトランジスタ31および32の両方をオンにした場合のドレイン電圧の変化曲線から、Vswになる時間、すなわち所定期間を終了する時間が決定できる。以上のようにして、所定期間を終了する時間、すなわちLDMOSトランジスタ32をオフ状態に変化させるタイミングが決定される。図9は、図4のAに示した駆動制御回路33を実現した1つの回路例を示す図である。図9に示すように、駆動制御回路33は、入力信号INから制御1を生成するバッファ51と、入力信号INから制御2を生成するワンショット回路52と、を有する。ワンショット回路52は、遅延反転回路53と、入力信号INおよび遅延反転回路53の出力を2入力とするANDゲート回路と、を有する。遅延反転回路53の遅延量は、上記の所定期間に対応して決定する。いずれにしろ、図9の駆動制御回路33により、図4のBに示した制御1および制御2が生成される。図10は、図4のAに示した駆動制御回路33を実現した別の回路例を示す図である。図10に示すように、駆動制御回路33は、入力信号INから制御1を生成するバッファ55と、比較器コンパレータ56と、比較器56の出力および入力信号INを2入力とするANDゲート57と、を有する。比較器56は、ドレイン端子35から供給される出力電圧OUTが、基準電位Vrefより低くなったことを検出すると出力をLに変化させる。基準電位Vrefは、図8のVswに対応する。したがって、制御2は、ドレイン電圧がVswより低くなると、Lに変化する。以上説明した第1実施形態では、駆動回路のLDMOSトランジスタを2個のサブLDMOSトランジスタ31および32に分割したが、3個以上のサブLDMOSトランジスタに分割して、オン状態のトランジスタ数を徐々に減少させてもよい。その場合、各トランジスタをオフ状態にするタイミングは、1個のサブトランジスタがオン状態の期間のピーク値に、オン状態のトランジスタ数が異なる他の期間のピーク値が等しくなるように、順次期間長を決定する。図11は、第2実施形態の半導体装置の駆動回路の部分を示す図である。図11に示すように、第2実施形態の半導体装置の駆動回路は、ドレイン端子35と高電位電源との間に、PチャネルのLDMOSトランジスタ60を接続したことが、第1実施形態と異なり、他の部分は第1実施形態と同じである。言い換えれば、第2実施形態の半導体装置の駆動回路は、駆動回路をインバータとしたものである。LDMOSトランジスタ60のゲートには、制御1が印加される。これにより、LDMOSトランジスタ60は、LDMOSトランジスタ31と、オン状態およびオフ状態が逆になるように動作する。インバータ型の駆動回路は広く知られているので、これ以上の説明は省略するが、ドレイン端子35と高電位電源との間に接続されるPチャネルのLDMOSトランジスタについては、サブLDMOSトランジスタに分割しない。図12は、図11の第2実施形態の駆動制御回路33を実現した1つの回路例を示す図である。この回路は、図9に示したワンショット回路を利用した回路と同じように動作するので説明は省略する。図13は、図11の第2実施形態の駆動制御回路33を実現した別の回路例を示す図である。この回路は、図10に示したドレイン電圧をモニタする回路と同じように動作するので説明は省略する。図14は、第3実施形態の半導体装置の駆動回路の部分を示す図である。図14に示すように、第3実施形態の半導体装置の駆動回路は、ドレイン端子35と高電位電源との間に、抵抗70を接続したことが、第1実施形態と異なり、他の部分は第1実施形態と同じである。言い換えれば、第3実施形態の半導体装置の駆動回路は、高電位電源と低電位電源GNDの間に、抵抗70と駆動用トランジスタLDMOSトランジスタ31および32を直列に接続したものである。抵抗と駆動用トランジスタを直列に接続した駆動回路は広く知られているので、これ以上の説明は省略する。図15は、図14の第3実施形態の駆動制御回路33を実現した1つの回路例を示す図である。この回路は、図9に示したワンショット回路を利用した回路と同じように動作するので説明は省略する。図16は、図14の第3実施形態の駆動制御回路33を実現した別の回路例を示す図である。この回路は、図10に示したドレイン電圧をモニタする回路と同じように動作するので説明は省略する。以上説明したように、実施形態では、LDMOSトランジスタを利用した駆動回路とアナログ回路を混載した半導体装置において、LDMOSトランジスタからのノイズ伝播特性に着目して、アナログ回路へのノイズの影響を低減するように駆動を制御する。以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。"