書込み又は読出しの制御信号と情報データとを含むアクセスを各々が中継する2つのインターフェースと、前記インターフェースを経た前記アクセスに応じてクロック信号に同期して前記情報データの書込み又は読出しを行なうRAMと、を含むRAM記憶装置であって、前記制御信号に応じて、前記クロック信号による1のサイクル内において前記インターフェースの一方に到来した前記アクセスを前記RAMに供給する選択供給動作をなす選択部と、前記制御信号に応じて、前記インターフェースの他方に到来したアクセスを少なくとも前記1のサイクルに続く次のサイクルまで記憶する記憶動作をなす記憶部と、を含み、前記選択部は、前記次のサイクル以降において前記記憶部に記憶されているアクセスを前記RAMに供給することを特徴とするRAM記憶装置。前記制御信号は、選択指令信号と待機指令信号とを含み、前記選択部は前記選択指令信号に応じて前記選択供給動作をなし、前記記憶部は前記待機指令信号に応じて前記記憶動作をなすことを特徴とする請求項1に記載のRAM記憶装置。前記RAMは、シングルポートRAMであることを特徴とする請求項1又は2に記載のRAM記憶装置。前記情報データは、フラッシュメモリのページアドレスと前記フラッシュメモリの記憶データについてのエラー情報とを含むことを特徴とする請求項1乃至3のいずれか1つに記載のRAM記憶装置。半導体記憶装置を制御するメモリ制御装置に含まれ、前記アクセスは、前記半導体記憶装置の制御に関連して前記メモリ制御装置から供給されたものであることを特徴とする請求項1乃至4のいずれか1つに記載のRAM記憶装置。ところで、エラー情報の書き込み先としてシングルポートのRAMを用いた場合、当該RAMへのエラー情報の書き込みアクセスとその他のアクセスとが競合したときには、いずれか一方のアクセスしか有効にならないという問題がある。かといって、エラー情報の書き込み先をCPU内のレジスタとした場合には、書き込み先をRAMとした場合に比較して回路面積が大きくなってしまうという問題がある。例えば、フラッシュメモリの複数ページのアドレスとエラー情報とを合わせて1Kバイトのデータを記憶する必要がある場合には、RAMを用いた場合に比較して約4倍も回路面積が大きくなってしまう。本発明は上記した如き問題点に鑑みてなされたものであって、RAMへのアクセス競合が発生した場合であっても、両アクセスを有効なものとして応答可能なRAM記憶装置を提供することを目的とする。本発明によるRAM記憶装置は、書込み又は読出しの制御信号と情報データとを含むアクセスを各々が中継する2つのインターフェースと、前記インターフェースを経た前記アクセスに応じてクロック信号に同期して前記情報データの書込み又は読出しを行なうRAMと、を含むRAM記憶装置であって、前記制御信号に応じて、前記クロック信号による1のサイクル内において前記インターフェースの一方に到来した前記アクセスを前記RAMに供給する選択供給動作をなす選択部と、前記制御信号に応じて、前記インターフェースの他方に到来したアクセスを少なくとも前記1のサイクルに続く次のサイクルまで記憶する記憶動作をなす記憶部と、を含み、前記選択部は、前記次のサイクル以降において前記記憶部に記憶されているアクセスを前記RAMに供給することを特徴とする。本発明によるRAM記憶装置によれば、RAMへのアクセス競合が発生した場合であっても、両アクセスを有効なものとして応答可能となる。以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。図1には、本発明の実施例であるRAM記憶装置10以下、RAMブロック10と称するを含むメモリ制御装置100以下、フラッシュコントローラ100と称するの構成が、ホスト装置200及び半導体記憶装置300以下、フラッシュメモリ300と称すると共に示されている。フラッシュコントローラ100は、ホスト装置200からの要求に応じて、フラッシュメモリ300へのデータの書き込み以下、ライトと称するやフラッシュメモリ300からのデータの読み出し以下、リードと称するを行なう。フラッシュコントローラ100について以下に説明する。RAMブロック10は、フラッシュメモリ300へのライト動作時には、ライトデータのバッファとして用いられる。また、RAMブロック10は、フラッシュメモリ300からのリード動作時には、フラッシュメモリ300の複数ページを連続してリードするために使用される複数のページアドレスを記憶する領域として用いられる。また、RAMブロック10は、シングルポートRAM11を有する。シングルポートRAM11は、ライト又はリードのアクセスに応じて、クロック信号に同期してデータの書き込み又は読出しを行なうことができる。当該アクセスには、書き込み又は読出しの制御信号と情報データとが含まれる。シングルポートRAM11の動作については後述する図2。ホストインターフェース20は、ホスト装置200との間のインターフェースである。例えば、ホストインターフェース20は、ホスト装置200からライト要求やリード要求を受信して、これらの要求をCPU40に与える。また、ホストインターフェース20は、フラッシュメモリ300から読み出されたリードデータをホスト装置200に送信する。また、ホストインターフェース20は、ホスト装置200から受信したライトデータをフラッシュインターフェース30に受け渡す。フラッシュインターフェース30は、フラッシュメモリ300との間のインターフェースである。例えば、フラッシュインターフェース30は、フラッシュメモリ300へのライトデータの書き込み、及びフラッシュメモリ300からのリードデータの読み出しを行なう。また、フラッシュインターフェース30は、フラッシュメモリ300から読み出したリードデータをECC50に与え、ECC50によるエラー検出訂正後のリードデータをホストインターフェース20に受け渡す。CPU40は、ホストインターフェース20からライト要求やリード要求を受け取り、これらの要求に応じてフラッシュインターフェース30及びRAMブロック10を制御する。例えば、CPU40は、リード要求に応じて、RAMブロック10内のシングルポートRAM11の各番地に対してページアドレス設定を行なう。また、CPU40は、フラッシュインターフェース30に対して、読み出しページ数を伴う連続リード指令を発することもできる。また、CPU40は、シングルポートRAM11内に記憶されているエラー情報の検出を行なうこともできる。これらの動作詳細については後述する図5。ECC50は、フラッシュインターフェース30から与えられたデータに対してエラー検出訂正処理を施す。ECC50は、フラッシュインターフェース30から与えられたデータがライトデータである場合には当該データに対して誤り検出のためのパリティビットを付加し、与えられたデータがリードデータである場合には当該データに対してエラー検出及びエラー訂正処理を施す。また、ECC50は、1ページ分のリードデータについてのエラー検出訂正処理を完了したときに、RAMブロック10にアクセスを行ない、そのエラー検出の結果を示すエラー情報をシングルポートRAM11の該当番地に記憶させるライトする。内部バス60は、RAMブロック10、ホストインターフェース20、フラッシュインターフェース30、及びCPU40を相互に通信接続する通信路である。図2には、RAMブロック10の構成例が示されている。RAMブロック10は、フラッシュインターフェース30からのRAM制御信号と、CPU40からのRAM制御信号とを受けることができる。なお、図2においては、インターフェースをIFと標記している。CPU側IF12は、CPU40からの書き込み又は読出しのアクセスを受け入れ自在なインターフェースである。CPU側IF12は、CPU40からのアクセスのデータ形式をシングルポートRAM11に適合したデータ形式に変更する機能も有する。RAM制御信号記憶部13は、フラッシュインターフェース30から供給された記憶回路制御信号NFI_ACCに応じて、CPU側IF12により受信されたRAM制御信号を一時的に記憶する。マルチプレクサ14は、フラッシュインターフェース30からのRAM制御信号と、RAM制御信号記憶部13に記憶されているRAM制御信号とのうちのいずれか一方を選択して、当該選択したRAM制御信号をシングルポートRAM11に供給する。マルチプレクサ14は、フラッシュインターフェース30から供給されるNFI_CEN信号に応じてこれらのRAM制御信号の一方を選択する。以下、マルチプレクサ14を選択部とも称する。また、NFI_CEN信号を選択指令信号とも称する。フラッシュ側IF15は、フラッシュインターフェース30からの書き込み又は読出しのアクセスを受け入れ自在なインターフェースである。RAM制御信号は、CEN、OEN、WEN、WEMN、A及びDであり、図2においては、フラッシュインターフェース30からのものについてはNFI_が、CPU40からのものについてはCPU_がそれぞれ信号名の先頭に付加されている。シングルポートRAM11は、クロック信号CLKに同期して動作する同期RAMである。同期には、例えば、クロック信号CLKの立ち上りエッジが用いられる。シングルポートRAM11は、マルチプレクサ14から供給されたRAM制御信号に応じて、該当アドレスへのデータのライト、及び該当アドレスからのデータのリードを行なう。図3には、シングルポートRAM11のライト/リード時におけるアクセス波形が示されている。ライトアクセスは、チップイネーブル信号CEN及びライトイネーブル信号WENがアサートされるすなわち有効になることで有効になる。このアサート期間内においてアドレス信号Aにより指定された領域ADD0にデータ信号Dにより示されるデータDATA0がクロック信号CLKに同期して書き込まれる。ライトイネーブルマスク信号WEMNは、書き込みデータをバイト単位でマスクするための信号である。ライトイネーブルマスク信号WEMNを用いることにより、ある番地に既に書き込まれているページアドレスのデータを残したまま、エラー情報を当該番地に書き込むことができる。なお、このように、エラー情報をページアドレスと同一の番地に対応付けて書き込むことにより、後に、例えばCPU40がエラー情報を高速にサーチすることができるという利点がある。リードアクセスは、チップイネーブル信号CEN及びアウトプットイネーブル信号OENがアサートされることで有効になる。このアサート期間内においてアドレス信号Aにより指定された領域ADD1に記憶されているデータDATA1を示す出力信号Qがクロック信号CLKに同期して出力される。データDATA1は、領域ADD1が指定されたサイクルの次のサイクルにおいて出力される。シングルポートRAM11は、出力信号Qを出力信号NFI_Qとしてフラッシュインターフェース30へ供給する。また、シングルポートRAM11は、CPU側IF12を介して出力信号QをCPU40へ供給する。図4には、フラッシュメモリ300から複数ページに亘って連続的にデータをリードする際にシングルポートRAM11内に記憶されるデータが示されている。nnは2以上の整数ページに亘って連続的にデータを読みだす際には、CPU40からの指令によって、ページアドレス1、2、3、、nが番地0から順に記憶される。また、ページアドレスが記憶される番地には、ECC50からの指令によって、エラー情報も記憶される。エラー情報の記憶動作については後述する図5。図5を参照しつつ、以下に、ホスト装置200からのリード要求応答時におけるフラッシュコントローラ100の動作について説明する。先ず、例えばホスト装置200の起動完了時などの任意の時点において、ホスト装置200がフラッシュコントローラ100に対して1回目のリード要求を発するステップS1。リード要求は、複数のページを連続的に読み出すための単一コマンドとして発せられる。ホストインターフェース20は、リード要求を受信し、これをCPU40に与える。CPU40は、当該リード要求に応じてページアドレス設定を行なうステップS2。詳細には、CPU40は、当該リード要求が示すページ数に相当するページアドレスを、RAMブロック10内のシングルポートRAM11の番地0から順に記憶させる。この際、CPU40は、何ページ分リードするのかを確認する処理、及び論理ページと物理ページの変換処理を実施することができる。次に、CPU40は、フラッシュインターフェース30に対して、読み出しページ数を伴う連続リード指令を発するステップS3。フラッシュインターフェース30は、連続リード指令に応じて、先ずは、シングルポートRAM11の番地0に記憶されているページアドレスを読出す。そして、フラッシュインターフェース30は、当該ページアドレスを伴うリード命令をフラッシュメモリ300に対して発して、当該ページアドレスに対応するデータをフラッシュメモリ300からリードするステップS4。フラッシュインターフェース30は、リードデータをECC50に転送する。ECC50は、当該リードデータに対してエラー検出処理を施す。ECC50は、エラーを検出した場合にはリードデータに対してエラー訂正処理を施し、エラーを検出しなかった場合にはエラー訂正処理を行なわずに、リードデータをフラッシュインターフェース30に転送する。ECC50は、1ページ分のエラー検出訂正処理を完了した時点において、そのエラー検出の結果を示すエラー情報をシングルポートRAM11の番地0に記憶させるステップS5。エラー情報は、例えば、エラーが検出された場合には論理値1、エラーが検出されなかった場合には論理値0となる。なお、シングルポートRAM11へのライトイネーブルマスク信号WEMNを用いることにより、番地0に既に書き込まれているページアドレスのデータを残したまま、エラー情報を同じ番地0に書き込むことができる。かかる処理により、読出しページアドレスとエラー情報とが対応付けられる。フラッシュインターフェース30は、ECC50によるエラー検出訂正処理後、リードデータをホストインターフェース20に転送する。ホストインターフェース20は、当該リードデータをホスト装置200に送信するステップS6。フラッシュインターフェース30、ECC50、及びホストインターフェース20は、ステップS4からS6までの処理を読出し対象ページ分だけ反復して実行する。この際、フラッシュインターフェース30は、現在読み出し番地の番号を1つインクリメントして得られた番地に記憶されているページアドレスを次に読み出す。例えば、現在読み出し番地が0である場合、フラッシュインターフェース30が次に読み出し対象とするページアドレスは、シングルポートRAM11の番地0を1つインクリメントして得られた番地1に記憶されているページアドレスとなる。フラッシュインターフェース30は、リード要求が示す全ページ数のデータをリードし終えた場合には、CPU40に対してその旨を通知する。ホスト装置200は、ステップS1において発したリード要求が示す全ページのリードデータを取得した後、フラッシュコントローラ100に対して2回目のリード要求を発するステップS7。CPU40は、当該要求に応じてシングルポートRAM11にアクセスし、エラー情報が対応付けられているページアドレスを取得するステップS8。CPU40は、ページアドレスの取得完了後、上記ステップS2と同様にページアドレス設定を行なうステップS9。ここで、CPU40は、ホスト装置200からのリード要求受信後所定時間内にフラッシュインターフェース30に対して連続リード指令を発することを要する。故に、CPU40は、最初の数ページ分のページアドレスを設定した後、連続リード指令しステップS10、その後、残りのページ分のページアドレスを設定する。フラッシュインターフェース30は、上記したのと同様に、連続リード指令に応じてフラッシュメモリ300からデータをリードするステップS11。ECC50は、上記したのと同様に、リードデータに対してエラー検出処理を施してそのエラー検出の結果を示すエラー情報をシングルポートRAM11の該当番地に記憶させるステップS12。かかる動作により、CPU40によるページアドレス設定のためのライトアクセスステップS9と、ECC50によるエラー情報記憶のためのライトアクセスステップS12とが、シングルポートRAM11において競合する場合が生じる図5の破線楕円で囲んだ部分。図6及び図2を参照しつつ、以下に、シングルポートRAMへのライトアクセス競合発生時におけるRAMブロック10の動作について説明する。フラッシュインターフェース30からのRAM制御信号は、マルチプレクサ14の一方の入力に供給される。当該RAM制御信号は、例えばECC50により生成され、フラッシュインターフェース30を介してRAMブロック10に与えられるものである。クロック信号CLKに基づく1のサイクルにおいてフラッシュインターフェース30からのNFI_CEN信号がアサートされたときにLレベルになったときに、マルチプレクサ14は、フラッシュインターフェース30からのRAM制御信号を選択し、これをシングルポートRAM11に供給する。なお、当該1のサイクル時点においては、RAM制御信号記憶部13からのRAM制御信号は、マルチプレクサ14からは出力されない。すなわち、マルチプレクサ14は、当該1のサイクル時点においては、フラッシュインターフェース30からのアクセスの内容のみをシングルポートRAM11に供給する。CPU40からのライトアクセス信号は、CPU側IF12によって取り込まれる。RAM制御信号記憶部13は、フラッシュインターフェース30から供給される待機指令信号NFI_ACCがアサートされた場合にHレベルになったときに、CPU40からのライトアクセス信号をRAM制御信号として保持する。RAM制御信号記憶部13は、RAM制御信号を少なくとも当該1のサイクルに続く次のサイクルまで記憶する。例えば、RAM制御信号記憶部13は、フリップフロップ図示せずを含み、RAM制御信号を当該フリップフロップに記憶する。RAM制御信号記憶部13は、当該記憶したRAM制御信号をマルチプレクサ14の他方の入力に供給する。待機指令信号NFI_ACCは、フラッシュインターフェース30がライトアクセスするサイクルよりも前のサイクルにおいて入力されるパルス信号である。すなわち、待機指令信号NFI_ACCは、NFI_CEN信号のアサートに先立ってフラッシュインターフェース30から発せられる。シングルポートRAM11は、マルチプレクサ14から供給された、フラッシュインターフェース30からのRAM制御信号に応じた処理を行なう。シングルポートRAM11は、当該1のサイクル時点においては、アドレス信号Aにより示される領域ADD0に、データ信号Dにより示されるデータDATA0を記憶する。続いて、当該1のサイクルに続く次のサイクル以降においてNFI_CEN信号がネゲートされたときにすなわち無効になったときに、マルチプレクサ14は、RAM制御信号記憶部13からのRAM制御信号を選択し、これをシングルポートRAM11に供給する。なお、NFI_CEN信号がHレベルになったときがネゲート状態である。マルチプレクサ14は、当該次のサイクル時点においては、フラッシュインターフェース30からのアクセスの内容のみをシングルポートRAM11に供給する。この場合にも、シングルポートRAM11は、マルチプレクサ14から供給された、CPU40からのRAM制御信号に応じた処理を行なう。シングルポートRAM11は、当該次のサイクル時点においては、アドレス信号Aにより示される領域ADD1に、データ信号Dにより示されるデータDATA1を記憶する。RAM制御信号記憶部13は、当該次のサイクル以降において、当該記憶していたRAM制御信号の内容を消去する。かかる動作により、フラッシュインターフェース30からのアクセスが優先的される。つまり、シングルポートRAM11のアドレス端子Aには、アドレスADD0、アドレスADD1の順に到来する。また、シングルポートRAM11のデータ端子Dには、データDATA0、データDATA1の順に到来する。このように、シングルポートRAM11に対してフラッシュインターフェース30及びCPU40の各々からライトアクセスがなされてライトアクセスの競合が生じた場合においても、RAMブロック10はこれら両アクセスに応じた処理を適切に行なうことができる。上記したように、本実施例によるRAMブロック10においては、フラッシュインターフェース30から待機指令信号NFI_ACCを受信した場合にCPU40からのライトアクセス信号を一時的に記憶する。そして、当該記憶しているライトアクセス信号と、フラッシュインターフェース30からのライトアクセス信号とのうちの後者のライトアクセス信号を、外部からの選択指令信号NFI_CEN信号のアサートに応じて選択する。当該選択したライトアクセス信号を、クロックサイクルの1のサイクルにおいてシングルポートRAM11に供給し、更に当該1のサイクルに続く次のサイクル以降において当該記憶しているライトアクセス信号すなわちCPU40からのライトアクセス信号をシングルポートRAM11に供給する。かかる動作により、本実施例によるRAMブロック10によれば、シングルポートRAM11へのアクセス競合が発生した場合であっても、両アクセスを有効なものとして応答可能である。上記の実施例は、データDATA1がデータDATA0の直後のサイクルにおいてマルチプレクサ14から出力される場合の例であるが、これに限られない。例えば、データDATA1をデータDATA0の複数サイクル後において出力することも考えられる。アドレスADD0及びADD1についても同様である。上記の実施例はライトアクセス競合時の例であるが、リードアクセス競合時も同様の動作により、同様の効果を奏することができる。また、上記の実施例はアクセス対象をシングルポートRAMとした場合の例であるが、デュアルポートRAMとした場合にも同様の効果を奏することができる。シングルポートRAMは、デュアルポートRAMに比較して1/2の面積で済むので、シングルポートRAMの方が実装面で有利である。