少なくとも一つのマスタと、前記少なくとも一つのマスタから第1のバスを介して出力されたデータを入力し第2のバスを介して当該データを出力するバスブリッジと、前記バスブリッジから出力されたデータを保持可能な第1および第2のライトバッファ、並びに当該第1および第2のライトバッファと対応して設けられ、当該第1および第2のライトバッファから出力されたデータをそれぞれ保持する第1および第2のレジスタを備える周辺回路と、を備え、前記バスブリッジ並びに前記第1および第2のライトバッファは第1のクロックで動作し、前記バスブリッジは前記第1および第2のライトバッファに前記第1のクロックに応じて前記データを転送可能であり、前記第1および第2のレジスタは前記第1のクロックとは非同期の第2のクロックで動作し、前記第1および第2のライトバッファと前記第1および第2のレジスタとをそれぞれ同期化することで前記第1および第2のライトバッファから前記第1および第2のレジスタへ前記データを転送する、データ転送システム。前記バスブリッジは、前記第1のライトバッファにデータを転送した後、当該第1のライトバッファから前記第1のレジスタへの前記データの転送の完了未完了にかかわらずに次のデータを前記第2のライトバッファに出力する、請求項1に記載のデータ転送システム。前記第1および第2のライトバッファのいずれか一方に前記データが保持された時点で前記バスブリッジのトランザクションが終了する、請求項1または2に記載のデータ転送システム。前記第1および第2のライトバッファは、前記バスブリッジから出力された前記データを前記第1のクロックが立ち上がるタイミングで保持し、前記第1および第2のレジスタは、前記第1および第2のライトバッファが前記データを出力した後、前記第2のクロックが立ち上がるタイミングで前記データを保持する、請求項1乃至3のいずれか一項に記載のデータ転送システム。前記周辺回路は、前記第1および第2のライトバッファから前記第1および第2のレジスタへデータが転送されたか否かを示す同期化フラグを設定する同期化フラグ設定回路を備える、請求項1乃至4のいずれか一項に記載のデータ転送システム。前記マスタのうちの少なくとも一つは前記同期化フラグの状態に応じて前記バスブリッジに前記データを出力するか否かを決定する、請求項5に記載のデータ転送システム。前記マスタは、メインPE、命令メモリ、データメモリ、セキュリティPEの少なくとも一つで構成され、前記周辺回路は、CANユニット、FLEXRAYユニット、SPIユニット、UARTユニット、ADCユニット、WDユニット、タイマのうちの少なくとも一つで構成され、前記第1および第2のレジスタは、前記CANユニット、前記FLEXRAYユニット、前記SPIユニット、前記UARTユニット、前記ADCユニット、前記WDユニット、前記タイマのうちの少なくとも一つに設けられ、前記第1および第2のライトバッファは、前記CANユニット、前記FLEXRAYユニット、前記SPIユニット、前記UARTユニット、前記ADCユニット、前記WDユニット、前記タイマのうちの少なくとも一つと、前記第2のバスとの間に設けられ、前記CANユニット、前記FLEXRAYユニット、前記SPIユニット、前記UARTユニット、前記ADCユニット、前記WDユニット、前記タイマのうちの少なくとも一つおよび前記第1および第2のレジスタは前記第2のクロックで動作する、請求項1乃至6のいずれか一項に記載のデータ転送システム。データ転送システムにおけるデータ転送方法であって、前記データ転送システムは、少なくとも一つのマスタと、前記少なくとも一つのマスタから第1のバスを介して出力されたデータを入力し第2のバスを介して当該データを出力するバスブリッジと、前記バスブリッジから出力されたデータを保持可能な第1および第2のライトバッファ、並びに当該第1および第2のライトバッファと対応して設けられ、当該第1および第2のライトバッファから出力されたデータをそれぞれ保持する第1および第2のレジスタを備える周辺回路と、を備え、前記バスブリッジ並びに前記第1および第2のライトバッファを第1のクロックで動作し、前記バスブリッジから前記第1および第2のライトバッファへ前記第1のクロックに応じて前記データを転送し、前記第1および第2のレジスタを前記第1のクロックとは非同期の第2のクロックで動作し、前記第1および第2のライトバッファと前記第1および第2のレジスタとをそれぞれ同期化することで前記第1および第2のライトバッファから前記第1および第2のレジスタへ前記データをそれぞれ転送する、データ転送方法。前記バスブリッジが前記第1のライトバッファにデータを転送した後、当該第1のライトバッファから前記第1のレジスタへの前記データの転送の完了未完了にかかわらずに次のデータを前記第2のライトバッファに出力する、請求項8に記載のデータ転送方法。特許文献1に開示されているデータ送受信装置では、マスタ部101からスレーブ部140へのアクセスが連続して発生した場合、最初のアクセスが終了するまで、すなわち、READY信号の値が0になるまで、以降のアクセスが待たされる。このように、マスタと周辺回路スレーブとが非同期で動作するシステムでは、同期化処理がデータ転送の妨げとなり、システム性能が低下するという問題があった。本発明にかかるデータ転送システムは、少なくとも一つのマスタと、前記少なくとも一つのマスタから第1のバスを介して出力されたデータを入力し第2のバスを介して当該データを出力するバスブリッジと、前記バスブリッジから出力されたデータを保持可能な第1および第2のライトバッファ、並びに当該第1および第2のライトバッファと対応して設けられ、当該第1および第2のライトバッファから出力されたデータをそれぞれ保持する第1および第2のレジスタを備える周辺回路と、を備え、前記バスブリッジ並びに前記第1および第2のライトバッファは第1のクロックで動作し、前記バスブリッジは前記第1および第2のライトバッファに前記第1のクロックに応じて前記データを転送可能であり、前記第1および第2のレジスタは前記第1のクロックとは非同期の第2のクロックで動作し、前記第1および第2のライトバッファと前記第1および第2のレジスタとをそれぞれ同期化することで前記第1および第2のライトバッファから前記第1および第2のレジスタへ前記データを転送する。本発明にかかるデータ転送システムでは、バスブリッジとレジスタとの間に、バスブリッジと同一のクロックで駆動するライトバッファを設けている。よって、バスブリッジからライトバッファへのアクセスが同期して行われるので、バスブリッジから周辺回路実際にはライトバッファへのデータの転送を高速化することができる。本発明にかかる、少なくとも一つのマスタと、前記少なくとも一つのマスタから第1のバスを介して出力されたデータを入力し第2のバスを介して当該データを出力するバスブリッジと、前記バスブリッジから出力されたデータを保持可能な第1および第2のライトバッファ、並びに当該第1および第2のライトバッファと対応して設けられ、当該第1および第2のライトバッファから出力されたデータをそれぞれ保持する第1および第2のレジスタを備える周辺回路と、を備えるデータ転送システムにおけるデータ転送方法は、前記バスブリッジ並びに前記第1および第2のライトバッファを第1のクロックで動作し、前記バスブリッジから前記第1および第2のライトバッファへ前記第1のクロックに応じて前記データを転送し、前記第1および第2のレジスタを前記第1のクロックとは非同期の第2のクロックで動作し、前記第1および第2のライトバッファと前記第1および第2のレジスタとをそれぞれ同期化することで前記第1および第2のライトバッファから前記第1および第2のレジスタへ前記データをそれぞれ転送する。本発明にかかるデータ転送方法では、バスブリッジとレジスタとの間に、バスブリッジと同一のクロックで駆動するライトバッファを設け、バスブリッジとライトバッファとを同期して動作させている。よって、バスブリッジから周辺回路実際にはライトバッファへのデータの転送を高速化することができる。本発明により、システム性能を低下させることなくマスタから周辺回路へデータを転送することが可能なデータ転送システムおよびデータ転送方法を提供することができる。本発明の詳細な実施の形態を説明する前に、本発明が適用されるプロセッサシステムの概要について説明する。なお、本発明は、以下で説明するプロセッサシステムに適用されるものではあるが、説明するプロセッサシステムは一例であり、他のプロセッサシステムに本発明を適用することも可能である。本発明が適用されるプロセッサシステムの概略図を図1に示す。図1に示すように、本発明にかかるプロセッサシステムは、複数のPEProcessingElementを用いることにより処理性能の向上を実現するものである。また、本発明にかかるプロセッサシステムでは、PEによる機能ブロックの分類とは別に3つのサブシステムによる機能の分類を行う。図1に示すように、本発明にかかるプロセッサシステムでは、メインPEProcessingElementサブシステム、IOInputOutputサブシステム、HSMHardwareSecurityModuleサブシステムを有する。メインPEサブシステムでは、予め内部に記憶されたプログラム又は外部から読み込んだプログラムに基づくプロセッサシステムに求められる具体的な処理を行う。IOサブシステムでは、メインPEサブシステム又はHSMサブシステムにより用いられる周辺装置が動作するための各種処理を行う。HSMサブシステムは、プロセッサシステムにおいて行われている処理のセキュリティ確認処理を行う。また、本発明にかかるプロセッサシステムでは、各サブシステムにクロック信号CLKa、CLKb、CLKc、CLKpが供給される。図1に示す例では、メインPEサブシステムにはクロック信号CLKaが供給され、IOサブシステムにはクロック信号CLKb、CLKpが供給され、HSMサブシステムにはクロック信号CLKcが供給される。これらのクロック信号CLKa、CLKb、CLKcは、システム全体構成の仕様に応じて、同一の周波数であっても、異なる周波数であっても良い。また、クロック信号CLKpは、周辺装置に与えられ、IOサブシステムに与えられるクロック信号CLKbとは非同期のクロック信号である。続いて、より具体的に各サブシステムについて説明する。メインPEサブシステムは、メインPEa、メインPEb、第1の命令メモリ、データメモリ、システムバスを有する。メインPEサブシステムでは、メインPEa、メインPEb、命令メモリ及びデータメモリは、システムバスを介して互いに接続される。第1の命令メモリは、プログラムを格納する。データメモリは、外部から読み込んだプログラム及びプロセッサシステム内で処理されたデータを一時的に記憶する。メインPEa及びメインPEbは、それぞれ命令メモリ、データメモリ等を利用しながらプログラムを実行する。なお、メインPEaは、冗長動作が可能なように構成される。冗長動作とは、ソフトウェア的には一つのプロセッサエレメントとして動作するが、ハードウェアとしては多重化された構成又は検査回路等が付加された構成により高信頼な動作を行う動作である。冗長動作の一例として、クロック毎に多重化された回路の出力結果が同一であるか否かを比較するロックステップ動作がある。IOサブシステムは、周辺バス、IOPE、周辺装置を有する。IOPEは、周辺装置を利用する上で必要な処理を行う。なお、IOPEはメインPEシステムの第1の命令メモリに記憶されているプログラムに基づき動作しても良く、他の記憶領域に記憶されているプログラムに基づき動作しても良い。周辺バスは、IOPE及び周辺装置を互いに接続する。図1では、周辺装置として、CANユニット、FLEXRAYユニット、SPIユニット、UARTユニット、ADCユニット、WDユニット、タイマを例示した。CANユニットは、自動車の車内通信規格の一つであるCANControllerAreaNetworkに基づく通信を行う。FLEXRAYユニットは、自動車の車内通信規格の一つであるFlexRay規格に基づく通信を行う。SPIユニットは、3線又は4線のシリアル通信であるSPISystemPacketInterface規格の通信を行う。UARTUniversalAsynchronousReceiverTransmitterユニットは、調歩同期方式によるシリアル信号をパラレル信号に変換し、また、その逆方向の変換を行う。ADCAnalogtoDigitalConverterユニットは、センサ等から与えられるアナログ信号をデジタル信号に変換する。WDWatchDogユニットは、所定の期間が経過したことを検出するウォッチドックタイマ機能を提供する。タイマは、時間の計測、波形生成などを行う。図1の例では、上記ユニットを周辺装置としたが、他の機能を有するユニットを含むことも可能であり、また、一部のユニットのみを有する場合も考えられる。HSMサブシステムは、セキュリティPEと、第2の命令メモリとを有する。セキュリティPEは、システムバスに接続される。セキュリティPEは、メインPEサブシステムで実行されているプログラムの正当性又はプログラムを実行して得られるデータの正当性を判断する。第2の命令メモリには、プログラムを格納する。また、第2の命令メモリは、セキュリティPEのみがアクセスできるメモリである。第2の命令メモリは、第1の命令メモリと共に1つの記憶領域として設けられていても良いが、セキュリティPEのみがアクセス可能な領域としてアクセス制御されていることが必要である。上記説明の通り、本発明が適用されるプロセッサシステムでは、複数のPEにより処理能力を向上させながら、予期しない故障、予期しないプログラムの改変等の不具合に対して高い耐性を実現するものである。なお、ここまでに説明したプロセッサシステムは、本発明が適用されるプロセッサシステムの一例を示したものであり、例えば、命令メモリ及びデータメモリの配置及びシステム中の個数は、そのシステムのアーキテクチャにより種々考えられる。また、メモリと各プロセッサエレメントとの接続は、例えば、複数のバスを介して接続される構成であっても良く、バスを介さずにプロセッサエレメントと接続される構成であっても良く、アーキテクチャの設計により種々の構成が考えられ得る。上記したプロセッサシステムの説明は、本発明が適用されるプロセッサシステムの全体的な構成を説明するためのものである。しかし、本発明の実施の形態の説明では、上記のプロセッサシステムの説明において説明しなかった構成要素についても適宜追加する。また、追加した当該構成要素についての説明も加える。実施の形態1以下、図面を参照して本発明の実施の形態について説明する。図2は、本発明の実施の形態1にかかるデータ転送システムを示すブロック図である。本実施の形態にかかるデータ転送システムは、少なくとも一つのマスタM1~M31と、マスタM1~M31からシステムバス第1のバス2を介して出力されたライトデータD1~D3を入力し、当該ライトライトデータを周辺バス第2のバス4を介して周辺回路5に出力するバスブリッジ3と、バスブリッジ3から出力されたライトデータを保持するライトバッファWB1~WB3および当該ライトバッファWB1~WB3から出力されたライトデータを保持するレジスタR1~R3を備える周辺回路5と、を備える。本実施の形態にかかるデータ転送システムでは、バスブリッジ3およびライトバッファWB1~WB3はクロックCLK第1のクロックで動作し、バスブリッジ3はライトバッファWB1~WB3へクロックCLKに応じてライトデータD1~D3を転送する。また、レジスタR1~R3はクロックCLKとは非同期のクロックCLKp第2のクロックで動作し、ライトバッファWB1~WB3とレジスタR1~R3とを同期化することでライトバッファWB1~WB3からレジスタR1~R3へライトデータD1~D3を転送する。以下、本実施の形態にかかるデータ転送システムについて詳細に説明する。マスタM1~M3は、システムバス2、バスブリッジ3、および周辺バス4を介して周辺回路IP1~IP3とアクセス可能に構成されている。マスタM1、M2、M3は、バスブリッジ3にシステムバス2を介してライトデータD1、D2、D3をそれぞれ出力する。ここで、マスタM1~M3は、クロックCLKと同期して動作してもよく、またクロックCLKとは非同期のクロックで動作してもよい。バスブリッジ3は、マスタM1~M3から出力されたライトデータD1~D3をそれぞれ入力し、入力したライトデータD1~D3を調停し、調停後のライトデータ41D1~D3を一つずつ周辺バス4を介して周辺回路IP1~IP3が備えるライトバッファWB1~WB3に出力する。ここで、例えばマスタM1から出力されたライトデータD1は、周辺回路IP1が備えるライトバッファWB1に出力され、マスタM2から出力されたライトデータD2は、周辺回路IP2が備えるライトバッファWB2に出力され、マスタM3から出力されたライトデータD3は、周辺回路IP3が備えるライトバッファWB3に出力されるものとする。また、バスブリッジ3はクロックCLKで動作する。周辺回路IP1~IP3はそれぞれ、ライトバッファWB1~WB3とレジスタR1~R3とを備える。ライトバッファWB1~WB3は、バスブリッジ3から出力された調停後のライトデータD1~D3をそれぞれ保持する。ここで、バスブリッジ3およびライトバッファWB1~WB3は共に同一のクロックCLKで動作する。なお、バスブリッジ3は調停後のライトデータD1~D3と共に、イネーブル信号、アドレス信号をライトバッファWB1~WB3に出力してもよい。また、ライトバッファWB1~WB3は、バスブリッジ3から出力されたライトデータD1~D3が転送途中である場合、ウェイト信号42としてハイレベルの信号を出力する。つまり、ウェイト信号がハイレベルである場合、バスブリッジ3は次の調停後のライトデータをライトバッファWB1~WB3に出力せずに待機する。レジスタR1~R3は、クロックCLKとは非同期のクロックCLKpで動作する。ここで、クロックCLKpのクロック周波数とクロックCLKのクロック周波数は同一であってもよく、また、クロックCLKpのクロック周波数がクロックCLKのクロック周波数よりも遅くてもよく、逆にクロックCLKpのクロック周波数がクロックCLKのクロック周波数よりも速くてもよい。例えば、ライトバッファWB1からレジスタR1に、ライトバッファWB1に保持されているライトデータD1を転送する場合、ライトバッファWB1とレジスタR1とを同期化することでライトデータD1を転送することができる。周辺回路IP2、IP3についても同様である。なお、本実施の形態では、ライトバッファWB1からレジスタR1へのデータの転送速度は、バスブリッジ3からライトバッファWB1へのデータの転送速度と比べて十分に遅いものとする。図3を用いて本実施の形態にかかるデータ転送システムが備える周辺回路IP1~IP3について詳細に説明する。なお、以下では周辺回路IP1について説明するが、周辺回路IP2、IP3についても同様である。また、以下で説明する周辺回路IP1~IP3の構成は一例であり、同様の動作をする回路であればどのような構成であってもよい。周辺回路IP1は、ライトバッファWB111、アドレスデコーダ12、イネーブル信号同期化回路13、イネーブルパルス生成回路14、およびレジスタR115を備える。ここで、ライトバッファWB111およびアドレスデコーダ12はクロックCLKで動作する。また、イネーブル信号同期化回路13、イネーブルパルス生成回路14、およびレジスタR115は、クロックCLKpで動作する。アドレスデコーダ12は、バスブリッジ3から出力されたアドレス信号とイネーブル信号ENBBとを入力する。そして、アドレス信号が周辺回路IP1を指定するアドレス信号IP1である場合、アドレスデコーダ12はライトバッファWB111およびイネーブル信号同期化回路13にイネーブル信号ENWB1を出力する。ライトバッファWB111は、ハイレベルのイネーブル信号ENWB1が供給されるタイミングで、バスブリッジ3から出力されたライトデータD1を取り込む。イネーブル信号同期化回路13にハイレベルのイネーブル信号ENWB1が供給されると、イネーブル信号同期化回路13は、ライトバッファWB111からレジスタR115にライトデータD1を転送するタイミングを示す同期化完了信号19を生成し、イネーブルパルス生成回路14に出力する。イネーブルパルス生成回路14は、イネーブル信号同期化回路13から出力された同期化完了信号19を入力すると、ハイレベルのイネーブル信号ENREG1をレジスタR115に出力する。レジスタR115にハイレベルのイネーブル信号ENREG1が供給されると、レジスタR115はライトバッファWB111に保持されているライトデータD1を取り込む。以上で説明した本実施の形態にかかるデータ転送システムを図1に示したプロセッサシステムに適用すると、マスタM1~M3は、例えば図1に示すメインPEサブシステムを構成するメインPEa、メインPEb、第1の命令メモリ、およびデータメモリ、並びにHSMサブシステムが備えるセキュリティPEの少なくとも一つとすることができる。図2に示すシステムバス2および周辺バス4はそれぞれ、図1に示すシステムバスおよび周辺バスに対応する。ここで、図2に示すシステムバス2はデータD1~D3を同時に転送可能なマルチレイヤーバスとすることができる。図2に示すバスブリッジ3は、図1に示すプロセッサシステムが備えるシステムバスと周辺バスとの間のIOサブシステム側に設けることができる。このとき、バスブリッジ3はクロックCLKで動作するように構成する。なお、図1に示すシステムバスをマルチレイヤーバスとした場合、図1に示すシステムバスと周辺バスとの間に設けられたバスブリッジは、システムバスから複数のデータを同時に受け取ることができるように構成することができる。図2に示すレジスタR1~R3は、例えば図1に示すCANユニット、FLEXRAYユニット、SPIユニット、UARTユニット、ADCユニット、WDユニット、タイマに設ける。また、図2に示すライトバッファWB1~WB3は、各周辺装置CANユニット、FLEXRAYユニット、SPIユニット、UARTユニット、ADCユニット、WDユニット、タイマと周辺バスとの間に設ける。ここで、レジスタR1~R3はクロックCLKpで動作し、ライトバッファWB1~WB3はクロックCLKで動作する。例えば、図1に示すCANが図2に示す周辺回路IP1に対応する場合、図1に示すCANユニットにレジスタR1を設け、周辺バスとCANユニットとの間にライトバッファWB1を設ける。このとき、ライトバッファWB1はクロックCLKで動作し、CANユニットおよびCANユニットに設けられたレジスタR1はCLKpで動作する。次に、本実施の形態にかかるデータ転送システムの動作について説明する。図4は、本実施の形態にかかるデータ転送システムの動作を説明するためのタイミングチャートである。図4において上段はバスブリッジ3の動作を示し、下段は周辺回路が備えるライトバッファWB1~WB3の動作を示している。図4に示すように、バスブリッジ3とライトバッファWB1~WB3はクロックCLKと同期して動作している。T1のタイミングで、バスブリッジ3はイネーブル信号ENBBおよびアドレス信号IP1を周辺回路IP1が備えるアドレスデコーダ12に、ライトデータD1をライトバッファWB1にそれぞれ出力する。T2のタイミングで、周辺回路IP1が備えるアドレスデコーダ12は、ハイレベルのイネーブル信号ENWB1をライトバッファWB1に出力する。その後、T3のタイミングで、ライトバッファWB1はバスブリッジ3から出力されたライトデータD1を取り込む。ライトバッファWB1にライトデータD1が保持された時点でバスブリッジ3のトランザクションが終了する。また、T3のタイミングで、バスブリッジ3はイネーブル信号ENBBおよびアドレス信号IP2を周辺回路IP2が備えるアドレスデコーダ12に、ライトデータD2をライトバッファWB2にそれぞれ出力する。つまり、バスブリッジ3は、ライトバッファWB1にライトデータD1を転送した後、当該ライトバッファWB1からレジスタR1へのライトデータD1の転送の完了未完了にかかわらずに次のライトデータD2を調停し出力する。T4のタイミングで、周辺回路IP2が備えるアドレスデコーダ12は、ハイレベルのイネーブル信号ENWB2をライトバッファWB2に出力する。その後、T5のタイミングで、ライトバッファWB2はバスブリッジ3から出力されたライトデータD2を取り込む。また、T5のタイミングで、バスブリッジ3はイネーブル信号ENBBおよびアドレス信号IP3を周辺回路IP3が備えるアドレスデコーダ12に、ライトデータD3をライトバッファWB3にそれぞれ出力する。T6のタイミングで、周辺回路IP3が備えるアドレスデコーダ12は、ハイレベルのイネーブル信号ENWB3をライトバッファWB3に出力する。その後、T7のタイミングで、ライトバッファWB3はバスブリッジ3から出力されたライトデータD3を取り込む。図4に示すように、例えば、バスブリッジ3からライトバッファWB1へライトデータD1を転送する場合、バスブリッジ3がライトデータD1を転送した後、2クロック後にライトバッファWB1がライトデータD1を取り込んでいる。これは、ライトデータD2、D3についても同様である。この場合、バスブリッジ3から各ライトバッファWB1~WB3へのデータ転送は、レジスタR1~R3へのデータ転送を待つことなく実施される。また、T1~T7においてウェイト信号はロウレベルとなる。これは、バスブリッジ3からライトバッファWB1~WB3へのデータ転送が2クロックで完了するため、バスブリッジ3がライトバッファWB1~WB3へライトデータを転送する際にウェイト状態とする必要がないためである。次に、図5を用いて、ライトバッファWB1~WB3からレジスタR1~R3へライトデータが転送される場合の動作について説明する。なお、図5ではライトバッファWB1からレジスタR1へライトデータが転送される場合についてのみ示しているが、ライトバッファWB2からレジスタR2へライトデータが転送される場合、ライトバッファWB3からレジスタR3へライトデータが転送される場合についても同様である。図5に示すように、ライトバッファWB1~WB3はクロックCLKで動作し、レジスタR1~R3はクロックCLKとは非同期のクロックCLKpで動作している。T2のタイミングでイネーブル信号ENWB1がハイレベルになり、T3のタイミングでライトバッファWB1にライトデータD1が保持される。また、T2のタイミングでハイレベルのイネーブル信号ENWB1がイネーブル信号同期化回路13に供給される。T2のタイミングの後、イネーブル信号同期化回路13は、ライトバッファWB111からレジスタR115にライトデータD1を転送するタイミングを示す同期化完了信号19を生成する。そして、T8のタイミングで、イネーブル信号同期化回路13はイネーブルパルス生成回路14に同期化完了信号19を出力する。同期化完了信号19がハイレベルになったタイミングT8の1クロック後のT9のタイミングで、イネーブルパルス生成回路14は、ハイレベルのイネーブル信号ENREG1をレジスタR115に出力する。レジスタR115にハイレベルのイネーブル信号ENREG1が供給されると、T10のタイミングで、レジスタR115はライトバッファWB111に保持されているライトデータD1を取り込む。このような動作により、ライトバッファWB1からレジスタR115にライトデータが転送される。このように、本実施の形態にかかるデータ転送システムでは、クロックCLKで駆動するバスブリッジ3から当該クロックCLKとは非同期のクロックCLKpで駆動するレジスタR1~R3にライトデータを転送する際に、各レジスタR1~R3に対応して設けられ、バスブリッジ3と同一のクロックで駆動するライトバッファWB1~WB3にライトデータを転送している。その後、各ライトバッファWB1~WB3と各レジスタR1~R3を同期させることで、各ライトバッファWB1~WB3から各レジスタR1~R3にライトデータを転送している。よって、バスブリッジ3からライトバッファWB1~WB3へのアクセスが同期して行われるので、バスブリッジ3から周辺回路IP1~IP3実際は、ライトバッファWB1~WB3へのデータの転送を高速化することができる。換言すると、ライトバッファWB1~WB3を設けることで、バスブリッジ3からみた場合にレジスタR1~R3を隠蔽することができるので、周辺回路IP1~IP3へのデータ転送を高速化することができる。図6、図7を用いて本発明の比較例について説明する。図6は比較例にかかるデータ転送システムを示すブロック図である。図6に示した比較例にかかるデータ転送システムは、周辺回路がライトバッファを備えていない点が、図1に示したデータ転送システムと異なる。これ以外の構成は、図1に示したデータ転送システムと基本的には同様である。すなわち、図6に示した比較例にかかるデータ転送システムにおいて、マスタM101~M103は、バスブリッジを介して周辺回路IP101~IP103とアクセス可能に構成されている。マスタM101、M102、M103は、バスブリッジにシステムバスを介してライトデータD101、D102、D103をそれぞれ出力する。バスブリッジは、マスタM101~M103からライトデータD101~D103をそれぞれ入力し、入力したライトデータD101~D103を調停し、調停後のライトデータD101~D103を一つずつ周辺バスを介して周辺回路IP1~IP3が備えるレジスタR101~R103に出力する。ここで、バスブリッジはクロックCLKで動作し、周辺回路IP1~IP3レジスタR101~R103はクロックCLKとは非同期のクロックCLKpで動作する。図7は、図6に示した比較例にかかるデータ転送システムの動作を説明するためのタイミングチャートである。図7において上段はバスブリッジの動作を示し、下段は周辺回路が備えるレジスタR101~R103の動作を示している。図7に示すように、バスブリッジはクロックCLKで動作し、レジスタR101~R103はクロックCLKとは非同期のクロックCLKpで動作している。T111のタイミングで、バスブリッジはイネーブル信号ENBB、アドレス信号IP101、およびライトデータD101を周辺回路IP101に出力する。T102のタイミングで、周辺回路IP101はバスブリッジに対してハイレベルのウェイト信号122を出力する。T111のタイミング以降、バスブリッジは周辺回路IP101にデータを転送するために周辺バスを占有し続ける。T113のタイミングでバスブリッジと周辺回路が同期化すると、バスブリッジから周辺回路IP101のレジスタR101にデータが転送される。その後、T114のタイミングでウェイト信号がロウレベルとなり、バスブリッジは次のライトデータを転送可能な状態となる。このタイミングで、バスブリッジはライトデータD102を周辺回路IP102に出力する。以降、T111~T114と同様の動作を繰り返す。このように、図6に示した比較例にかかるデータ転送システムでは、バスブリッジとレジスタR101~R103とが異なるクロックで動作するため、バスブリッジからレジスタR101~R103にデータを転送するために、バスブリッジとレジスタR101~R103とを同期化する必要があった。このため、バスブリッジからレジスタR101~R103にライトデータを転送するのに時間がかかり、バスブリッジが一つのライトデータを転送する際に周辺バスを占有する時間が長くなるという問題があった。よって、バスブリッジがライトデータD101の次のライトデータD102を転送するには、バスブリッジからレジスタR101へのライトデータの転送が完了するのを待つ必要があり、バスブリッジからレジスタR101~R103へのライトデータの転送に時間がかかるという問題があった。これに対して本実施の形態にかかるデータ転送システムでは、バスブリッジ3と各レジスタR1~R3との間に、バスブリッジ3と同一のクロックで駆動するライトバッファWB1~WB3を設けている。よって、バスブリッジ3からライトバッファWB1~WB3へのアクセスが同期して行われるので、バスブリッジ3から周辺回路IP1~IP3実際は、ライトバッファWB1~WB3へのデータの転送を高速化することができる。換言すると、ライトバッファWB1~WB3を設けることで、バスブリッジ3からみた場合にレジスタR1~R3を隠蔽することができるので、周辺回路IP1~IP3へのデータ転送を高速化することができる。すなわち、本実施の形態にかかるデータ転送システムが備えるバスブリッジ3が一つのライトデータを転送するのに必要な時間図4のT1~T3。つまりクロックCLKの2クロック分は、比較例にかかるデータ転送システムが備えるバスブリッジが一つのライトデータを転送するのに必要な時間図7のT111からT114よりも大幅に短くなる。以上で説明したように、本実施の形態にかかる発明により、システム性能を低下させることなくマスタから周辺回路へデータを転送することが可能なデータ転送システムおよびデータ転送方法を提供することができる。実施の形態2次に、本発明の実施の形態2について説明する。図8は、本実施の形態にかかるデータ転送システムを示すブロック図である。本実施の形態にかかるデータ転送システムでは、周辺回路IP11が複数のライトバッファWB11~WB13と、ライトバッファWB11~WB13のそれぞれに対応する複数のレジスタR11~R13とを備える点が実施の形態1と異なる。以下、本実施の形態にかかるデータ転送システムについて詳細に説明する。マスタM116は、システムバス7、バスブリッジ8、および周辺バス9を介して、周辺回路IP1110とアクセス可能に構成されている。マスタM11は、バスブリッジ8にシステムバス7を介してライトデータD11、D12、D13をそれぞれ出力する。ここで、マスタM11は、クロックCLKと同期して動作してもよく、またクロックCLKとは非同期のクロックで動作してもよい。バスブリッジ8は、マスタM11から出力されたライトデータD11~D13をそれぞれ入力し、入力したライトデータD11~D13を一つずつ周辺バス9を介して周辺回路IP11が備えるライトバッファWB11~WB13に出力する。ここで、例えばライトデータD11はライトバッファWB11に出力され、ライトデータD12はライトバッファWB12に出力され、ライトデータD13はライトバッファWB13に出力されるものとする。また、バスブリッジ8はクロックCLKで動作する。周辺回路IP11は、ライトバッファWB11~WB13とレジスタR11~R13とを備える。ライトバッファWB11~WB13は、バスブリッジ8から出力されたライトデータD11~D13をそれぞれ保持する。ここで、バスブリッジ8およびライトバッファWB11~WB13は共に同一のクロックCLKで動作する。なお、バスブリッジ8はライトデータD11~D13と共に、イネーブル信号、アドレス信号をライトバッファWB11~WB13に出力してもよい。また、ライトバッファWB11~WB13は、バスブリッジ8から出力されたライトデータD11~D13が転送途中である場合、ウェイト信号92としてハイレベルの信号を出力する。つまり、ウェイト信号がハイレベルである場合、バスブリッジ8は次のライトデータをライトバッファWB11~WB13に出力せずに待機する。レジスタR11~R13は、クロックCLKとは非同期のクロックCLKpで動作する。ここで、クロックCLKpはクロックCLKよりも遅いクロックとすることができる。例えば、ライトバッファWB11からレジスタR11に、ライトバッファWB11に保持されているライトデータD11を転送する場合、ライトバッファWB11とレジスタR11とを同期化することでライトデータD11を転送することができる。ライトバッファWB12、WB13についても同様である。なお、ライトバッファWB11からレジスタR11へのデータの転送速度は、バスブリッジ8からライトバッファWB11へのデータの転送速度と比べて十分に遅いものとする。図9を用いて本実施の形態にかかるデータ転送システムが備える周辺回路IP11について詳細に説明する。なお、以下で説明する周辺回路IP11の構成は一例であり、同様の動作をする回路であればどのような構成であってもよい。周辺回路IP11は、ライトバッファWB11~WB13211~213、アドレスデコーダ22、イネーブル信号同期化回路23、イネーブルパルス生成回路24、およびレジスタR11~R13251~253を備える。本実施の形態では、一つの周辺回路IP11が複数のライトバッファWB11~WB13211~213と複数のレジスタR11~R13251~253とを備えている。ここで、ライトバッファWB11~WB13211~213およびアドレスデコーダ22はクロックCLKで動作する。また、イネーブル信号同期化回路23、イネーブルパルス生成回路24、およびレジスタR11~R13251~253は、クロックCLKpで動作する。アドレスデコーダ22は、バスブリッジ8から出力されたアドレス信号WB11~WB13とイネーブル信号ENBBとを入力する。そして、アドレスデコーダ22は、入力されたアドレス信号WB11~WB13に対応するライトバッファWB11~WB13211~213およびイネーブル信号同期化回路23にイネーブル信号ENWB11~ENWB13を出力する。ライトバッファWB11~WB13211~213は、ハイレベルのイネーブル信号ENWB11~ENWB13が供給されるタイミングで、バスブリッジ8から出力されたライトデータD11~D13を取り込む。具体的には、アドレスデコーダ22は、アドレス信号WB11を入力した場合、ライトバッファWB11211にハイレベルのイネーブル信号ENWB11を出力する。ライトバッファWB11211は、ハイレベルのイネーブル信号ENWB11が供給されるタイミングで、バスブリッジ8から出力されたライトデータD11を取り込む。同様に、アドレスデコーダ22は、アドレス信号WB12を入力した場合、ライトバッファWB12212にハイレベルのイネーブル信号ENWB12を出力する。ライトバッファWB12212は、ハイレベルのイネーブル信号ENWB12が供給されるタイミングで、バスブリッジ8から出力されたライトデータD12を取り込む。同様に、アドレスデコーダ23は、アドレス信号WB13を入力した場合、ライトバッファWB13213にハイレベルのイネーブル信号ENWB13を出力する。ライトバッファWB13213は、ハイレベルのイネーブル信号ENWB13が供給されるタイミングで、バスブリッジ8から出力されたライトデータD13を取り込む。また、イネーブル信号同期化回路23にハイレベルのイネーブル信号ENWB11~ENWB13が供給されると、イネーブル信号同期化回路23は、ライトバッファWB11~WB13211~213からレジスタR11~R13251~253にライトデータD11~D13を転送するタイミングを示す同期化完了信号29を生成し、イネーブルパルス生成回路24に出力する。イネーブルパルス生成回路24は、イネーブル信号同期化回路23から出力された同期化完了信号29を入力すると、ハイレベルのイネーブル信号ENREG11~ENREG13をレジスタR11~R13251~253に出力する。レジスタR11~R13251~253にハイレベルのイネーブル信号ENREG11~ENREG13が供給されると、レジスタR11~R13251~253はライトバッファWB11~WB13211~213に保持されているライトデータD11~D13を取り込む。次に、本実施の形態にかかるデータ転送システムの動作について説明する。図10は、本実施の形態にかかるデータ転送システムの動作を説明するためのタイミングチャートである。図10において上段はバスブリッジ8の動作を示し、下段は周辺回路IP11が備えるライトバッファWB11~WB13の動作を示している。図10に示すように、バスブリッジ8とライトバッファWB11~WB13はクロックCLKと同期して動作している。T11のタイミングで、バスブリッジ8はイネーブル信号ENBBおよびアドレス信号WB11を周辺回路IP11が備えるアドレスデコーダ12に、ライトデータD11をライトバッファWB11にそれぞれ出力する。T12のタイミングで、周辺回路IP11が備えるアドレスデコーダ121は、ハイレベルのイネーブル信号ENWB11をライトバッファWB11に出力する。その後、T13のタイミングで、ライトバッファWB11はバスブリッジ8から出力されたライトデータD11を取り込む。また、T13のタイミングで、バスブリッジ8はイネーブル信号ENBBおよびアドレス信号WB12を周辺回路IP11が備えるアドレスデコーダ12に、ライトデータD12をライトバッファWB12にそれぞれ出力する。T14のタイミングで、周辺回路IP11が備えるアドレスデコーダ12は、ハイレベルのイネーブル信号ENWB12をライトバッファWB12に出力する。その後、T15のタイミングで、ライトバッファWB12はバスブリッジ8から出力されたライトデータD12を取り込む。また、T15のタイミングで、バスブリッジ8はイネーブル信号ENBBおよびアドレス信号WB3を周辺回路IP11が備えるアドレスデコーダ12に、ライトデータD13をライトバッファWB13にそれぞれ出力する。T16のタイミングで、周辺回路IP11が備えるアドレスデコーダ12は、ハイレベルのイネーブル信号ENWB13をライトバッファWB13に出力する。その後、T17のタイミングで、ライトバッファWB13はバスブリッジ8から出力されたライトデータD13を取り込む。次に、図11を用いて、ライトバッファWB11~WB13からレジスタR11~R13へデータが転送される場合の動作について説明する。なお、図11ではライトバッファWB11からレジスタR11へデータが転送される場合についてのみ示しているが、ライトバッファWB12からレジスタR12へデータが転送される場合、ライトバッファWB13からレジスタR13へデータが転送される場合についても同様である。図11に示すように、ライトバッファWB11~WB13はクロックCLKで動作し、レジスタR11~R13はクロックCLKとは非同期のクロックCLKpで動作している。T12のタイミングでイネーブル信号ENWB11がハイレベルになり、T13のタイミングでライトバッファWB11にライトデータD11が保持される。また、T12のタイミングでハイレベルのイネーブル信号ENWB11がイネーブル信号同期化回路13に供給される。T12のタイミングの後、イネーブル信号同期化回路13は、ライトバッファWB11からレジスタR11にライトデータD11を転送するタイミングを示す同期化完了信号29を生成する。そして、T18のタイミングで、イネーブル信号同期化回路13はイネーブルパルス生成回路14に同期化完了信号29を出力する。同期化完了信号29がハイレベルになったタイミングT18の1クロック後のT19のタイミングで、イネーブルパルス生成回路14は、ハイレベルのイネーブル信号ENREG11をレジスタR11に出力する。レジスタR11にハイレベルのイネーブル信号ENREG11が供給されると、T20のタイミングで、レジスタR11はライトバッファWB11に保持されているライトデータD11を取り込む。このような動作により、ライトバッファWB11からレジスタR11にデータが転送される。このように、本実施の形態にかかるデータ転送システムでは、クロックCLKで駆動するバスブリッジ8から当該クロックCLKとは非同期のクロックCLKpで駆動するレジスタR11~R13にデータを転送する際に、各レジスタR11~R13に対応して設けられ、バスブリッジ8と同一のクロックで駆動するライトバッファWB11~WB13にデータを転送している。その後、各ライトバッファWB11~WB13と各レジスタR11~R13を同期させることで、各ライトバッファWB11~WB13から各レジスタR11~R13にデータを転送している。よって、バスブリッジ8からライトバッファWB11~WB13へのアクセスが同期して行われるので、バスブリッジ8から周辺回路IP11が備えるライトバッファWB11~WB13へのデータの転送を高速化することができる。換言すると、ライトバッファWB11~WB13を設けることで、バスブリッジ8からみた場合にレジスタR11~R13を隠蔽することができるので、周辺回路IP11へのデータ転送を高速化することができる。以上で説明したように、本実施の形態にかかる発明により、システム性能を低下させることなくマスタから周辺回路へデータを転送することが可能なデータ転送システムおよびデータ転送方法を提供することができる。実施の形態3次に、本発明の実施の形態3について説明する。本実施の形態にかかるデータ転送システムでは、周辺回路の構成が実施の形態1の場合と異なる。これ以外は実施の形態1の場合と同様であるので、同一の構成要素には同一の符号を付し重複した説明は省略する。また、本実施の形態かかる発明は実施の形態2に対しても適用することができる。実施の形態1にかかるデータ転送システムでは、ライトバッファからレジスタにライトデータを転送するのに必要な時間は、ライトバッファとレジスタの同期化に必要な時間に依存するため、マスタからレジスタにライトデータを転送する順番を任意に設定することはできなかった。また、マスタは、ライトバッファからレジスタにライトデータが転送されたか否かを確認することはできなかった。本実施の形態にかかるデータ転送システムでは、ライトバッファからレジスタにライトデータが転送されたか否かを示す同期化フラグ設定回路を周辺回路に設けることで、データ転送の完了をマスタが確認することができるようになる。更に、同期化フラグ設定回路を設けることで、マスタからレジスタにライトデータを転送する順番を任意に設定することができる。図12は、本実施の形態にかかるデータ転送システムが備える周辺回路を示すブロック図である。図12に示す周辺回路では、同期化フラグ設定回路31と完了信号同期化回路32とを有する点が、実施の形態1にかかるデータ転送システムが備える周辺回路図3参照と異なる。なお、以下では周辺回路IP1について説明するが、周辺回路IP2、IP3についても同様である。同期化フラグ設定回路31は、アドレスデコーダ12からハイレベルのイネーブル信号ENWB1が出力されると、同期化フラグを1ハイレベルにセットする。また、同期化フラグ設定回路31は、イネーブル信号同期化回路13に同期化フラグ1を出力する。イネーブル信号同期化回路13に同期化フラグ1が供給されると、イネーブル信号同期化回路13は、ライトバッファWB111からレジスタR115にライトデータD1を転送するタイミングを示す同期化完了信号19を生成し、イネーブルパルス生成回路14に出力する。イネーブルパルス生成回路14は、イネーブル信号同期化回路13から出力された同期化完了信号19を入力すると、ハイレベルのイネーブル信号ENREG1をレジスタR115に出力する。レジスタR115にハイレベルのイネーブル信号ENREG1が供給されると、レジスタR115はライトバッファWB111に保持されているライトデータD1を取り込む。また、完了信号同期化回路32は、イネーブル信号同期化回路13から出力された同期化完了信号19を入力する。ここで、同期化完了信号19はライトバッファWB111からレジスタR115へのライトデータの転送の完了を示す信号である。同期化完了信号19を入力した完了信号同期化回路32は、ライトバッファWB111からレジスタR115へのライトデータの転送が完了したので、同期化フラグ設定回路31の同期化フラグを0にリセットする。すなわち、同期化フラグ設定回路31の同期化フラグがセット状態1の場合は、ライトバッファWB111からレジスタR115へのライトデータの転送が完了していないことを示している。一方、同期化フラグ設定回路31の同期化フラグがリセット状態0の場合は、ライトバッファWB111からレジスタR115へのライトデータの転送が完了したことを示している。また、各周辺回路IP1~IP3が備える同期化フラグ設定回路31の同期化フラグは、各マスタM1~M3に出力される。これにより、各マスタM1~M3は、各レジスタR1~R3にライトデータが転送されたか否かを確認することができる。図13は、本実施の形態にかかるデータ転送システムの動作を説明するためのフローチャートである。図13に示すフローチャートでは、マスタM1から周辺回路IP1のレジスタR1にライトデータが転送される場合について示している。T21のタイミングで、バスブリッジ3はイネーブル信号ENBBおよびアドレス信号IP1を周辺回路IP1が備えるアドレスデコーダ12に、ライトデータD1をライトバッファWB1にそれぞれ出力する。T22のタイミングで、周辺回路IP1が備えるアドレスデコーダ12は、ハイレベルのイネーブル信号ENWB1をライトバッファWB1に出力する。同期化フラグ設定回路31は、アドレスデコーダ12からハイレベルのイネーブル信号ENWB1が出力されると、同期化フラグを1にセットする。また、同期化フラグ設定回路31は、イネーブル信号同期化回路13に同期化フラグ1を出力する。その後、T23のタイミングで、ライトバッファWB1はバスブリッジ3から出力されたライトデータD1を取り込む。T22のタイミングの後、イネーブル信号同期化回路13は、ライトバッファWB111からレジスタR115にライトデータD1を転送するタイミングを示す同期化完了信号19を生成する。そして、T24のタイミングで、イネーブル信号同期化回路13はイネーブルパルス生成回路14に同期化完了信号19を出力する。T25のタイミングで、完了信号同期化回路32は、イネーブル信号同期化回路13から出力された同期化完了信号19がハイレベルとなったので、同期化フラグ設定回路31の同期化フラグを0にリセットする。同期化完了信号19がハイレベルになったタイミングT24の1クロック後のT26のタイミングで、イネーブルパルス生成回路14は、ハイレベルのイネーブル信号ENREG1をレジスタR115に出力する。レジスタR115にハイレベルのイネーブル信号ENREG1が供給されると、T27のタイミングで、レジスタR115はライトバッファWB111に保持されているライトデータD1を取り込む。図14aは、実施の形態1にかかるデータ転送システムの動作を説明するための図であり、図14bは本実施の形態にかかるデータ転送システムの動作を説明するための図である。同期化フラグ設定回路31を持たない実施の形態1にかかるデータ転送システムでは、T30のタイミングでマスタM1からライトバッファWB1にライトデータが転送され、T31のタイミングでマスタM2からライトバッファWB2にライトデータが転送され、T32のタイミングでマスタM3からライトバッファWB3にライトデータが転送される。また、マスタM1からライトバッファWB1にライトデータが転送された後、ライトバッファWB1とレジスタR1とが同期化することで、レジスタR1にライトデータD1が転送されるT33。同様に、マスタM2からライトバッファWB2にライトデータが転送された後、ライトバッファWB2とレジスタR2とが同期化することで、レジスタR2にライトデータD2が転送されるT36。同様に、マスタM3からライトバッファWB3にライトデータが転送された後、ライトバッファWB3とレジスタR3とが同期化することで、レジスタR3にライトデータD3が転送されるT35。ここで、各ライトバッファと各レジスタとが同期化するタイミングは、各ライトバッファと各レジスタにより異なる。このため、各ライトバッファから各レジスタにライトデータが転送される時間も異なる。また、各マスタは、ライトバッファからレジスタへライトデータが転送されたか否かを確認することはできなかった。よって、実施の形態1にかかるデータ転送システムでは、マスタからレジスタにライトデータを転送する順番を設定することはできなかった。これに対して、本実施の形態にかかるデータ転送システムでは、周辺回路が同期化フラグ設定回路31を備えるため、レジスタへのデータ転送の順番を設定することができる。同期化フラグ設定回路31を備える本実施の形態にかかるデータ転送システムの動作について、図14bを用いて説明する。なお、図14bに示す例では、レジスタR2にライトデータが転送された後に、マスタM3からレジスタR3にライトデータを転送するように設定されているものとする。T40のタイミングでマスタM1からライトバッファWB1にライトデータが転送され、T41のタイミングでマスタM2からライトバッファWB2にライトデータが転送される。また、T42のタイミングでは、ライトバッファWB2からレジスタR2へのデータ転送が完了していないため、周辺回路IP2の同期化フラグ設定回路31の同期化フラグは1となる。このとき、マスタM3は、周辺回路IP2の同期化フラグ設定回路31の同期化フラグが1であるので、ライトバッファWB3にライトデータD3を出力しないで待機する。一方、マスタM1はライトデータの転送順によらずにレジスタR1へライトデータを転送することができるので、T44のタイミングでマスタM1からライトバッファWB1にライトデータを転送する。その後、マスタM3は、周辺回路IP2の同期化フラグ設定回路31の同期化フラグが0になるまで、ライトデータD3を転送することなく待機する。T46のタイミングで、ライトバッファWB2からレジスタR2へライトデータD2が転送されると、周辺回路IP2の同期化フラグ設定回路31の同期化フラグは0となる。そして、T47のタイミングでマスタM3からライトバッファWB3にライトデータD3が転送され、T49のタイミングでレジスタR3にライトデータD3が転送される。本実施の形態にかかるデータ転送システムでは、例えばアクセスデータ転送の順番を設定したいアプリケーションにおいて、次のアクセスを発行する前に同期化フラグ設定回路31の同期化フラグを確認するようにソフトウェアを用いて設定してもよい。以上で説明したように、本実施の形態にかかるデータ転送システムでは、ライトバッファからレジスタへライトデータが転送されたか否かを示す同期化フラグ設定回路31を周辺回路に設けているので、データ転送の完了をマスタが確認することができる。更に、同期化フラグ設定回路31を設けることで、マスタからレジスタにライトデータを転送する順番を任意に設定することができる。なお、本実施の形態にかかるデータ転送システムでは、同期化フラグが1の場合、マスタはライトデータを転送することなく待機するので、マスタからレジスタへのライトデータの転送速度は実施の形態1にかかるデータ転送システムの場合よりも遅くなる。しかし、本実施の形態にかかるデータ転送システムでは、同期化フラグが1でマスタがライトバッファにアクセスしないで待機している間に、他のマスタがライトバッファにアクセスすることができる。図14bを用いて説明すると、T42のタイミングでは同期化フラグが1であるため、マスタM3はライトバッファWB3へアクセスせずに待機する。そして、マスタM3が待機しているT44のタイミングで、マスタM1がライトバッファWB1にアクセスすることができる。よって、システム性能を低下させることなくマスタから周辺回路へデータを転送することが可能となる。以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。