"第1および第2の実質的に垂直な隣接半導体構造と、複数の第1および第2の電荷貯蔵構造であって、前記第1の電荷貯蔵構造はそれぞれ、前記第1の半導体構造に隣接し、前記第2の電荷貯蔵構造はそれぞれ、前記第2の半導体構造に隣接する、電荷貯蔵構造と、複数の第1および第2の制御ゲートであって、前記第1の制御ゲートはそれぞれ、前記第1の電荷貯蔵構造のうちのそれぞれ1つに隣接し、前記第2の制御ゲートはそれぞれ、前記第2の電荷貯蔵構造のうちのそれぞれ1つに隣接する、制御ゲートと、を備え、第1の直列に連結されたメモリセル列の各メモリセルは、前記第1の制御ゲートのうちのそれぞれ1つと、前記第1の電荷貯蔵構造のうちのそれぞれ1つとを備え、第2の直列に連結されたメモリセル列のうちの各メモリセルは、前記第2の制御ゲートのうちのそれぞれ1つと、前記第2の電荷貯蔵構造のうちのそれぞれ1つとを備え、いずれの制御ゲートも、前記隣接半導体構造の間に間置されない、メモリアレイ。前記第1および第2の半導体構造はそれぞれ、誘電体柱の側壁のそれぞれの対向部分を包み込む、請求項1に記載のメモリアレイ。前記第1および第2の半導体構造は、それらの底部でともに接続される、請求項1に記載のメモリアレイ。前記第1の電荷貯蔵構造は、第1の連続電荷トラップを備え、前記第2の電荷貯蔵構造は、第2の連続電荷トラップを備える、請求項1に記載のメモリアレイ。前記電荷トラップはそれぞれ、トンネル誘電体と、電荷捕獲材料と、遮断誘電体とを備える、請求項4に記載のメモリアレイ。前記第1の電荷トラップおよび前記第2の電荷トラップは、単一の連続構造を備える、請求項4に記載のメモリアレイ。前記単一の連続構造の複数部分が、前記半導体構造の側壁の間に間置される、請求項6に記載のメモリアレイ。前記単一の連続構造は、誘電体柱および前記半導体構造の周辺に完全に巻き付けられる、請求項7に記載のメモリアレイ。それらの上端に隣接する、前記半導体構造のうちのそれぞれの中にそれぞれのソース/ドレイン領域をさらに備える、請求項1に記載のメモリアレイ。前記制御ゲートのそれぞれは、誘電体によって、その列の中の逐次制御ゲートから電気的に絶縁される、請求項1に記載のメモリアレイ。前記第1および第2の電荷貯蔵構造は、分離した第1および第2の電荷トラップであり、前記第1の電荷トラップの前記それぞれは、前記第1の半導体構造を完全に包み込み、前記第2の電荷トラップの前記それぞれは、前記第2の半導体構造を完全に包み込む、請求項1に記載のメモリアレイ。第3および第4の実質的に垂直な隣接半導体構造であって、いずれの半導体構造も、前記第1および第3の半導体構造と、前記第2および第4の半導体構造との間に間置されない、半導体構造と、前記第3の半導体構造に隣接する、第3の直列に連結されたメモリセル列と、前記第4の半導体構造に隣接する、第4の直列に連結されたメモリセル列と、をさらに備える、請求項1に記載のメモリアレイ。前記第3の直列に連結されたメモリセル列の各メモリセルは、前記第3の半導体構造に隣接する第3の電荷貯蔵構造と、前記第3の電荷貯蔵構造に隣接する第3の制御ゲートとを備え、前記第4の直列に連結されたメモリセル列の各メモリセルは、前記第4の半導体構造に隣接する第4の電荷貯蔵構造と、前記第4の電荷貯蔵構造に隣接する第4の制御ゲートとを備える、請求項12に記載のメモリアレイ。前記第1の直列に連結されたメモリセル列のうちの1つのメモリセルの前記第1の制御ゲート、および前記第3の直列に連結されたメモリセル列のうちの1つのメモリセルの前記第3の制御ゲートは、第1の単一アクセス線に連結され、前記第2の直列に連結されたメモリセル列のうちの1つのメモリセルの前記第2の制御ゲート、および前記第4の直列に連結されたメモリセル列のうちの1つのメモリセルの前記第4の制御ゲートは、第2の単一アクセス線に連結される、請求項13に記載のメモリアレイ。前記第1および第2の半導体構造はそれぞれ、第1の誘電体柱の側壁のそれぞれの対向部分を包み込み、前記第3および第4の半導体構造はそれぞれ、第2の誘電体柱の側壁のそれぞれの対向部分を包み込む、請求項14に記載のメモリアレイ。前記第1および第2の誘電体柱は、単一の開口部内に形成される、単一の誘電体柱構造から形成される、請求項14に記載のメモリアレイ。第1および第2の半導体構造を形成することと、前記第1の半導体構造に隣接する電荷貯蔵構造の第1の部分、および前記第2の半導体構造に隣接する前記電荷貯蔵構造の第2の部分を形成することと、前記第1の半導体構造が、第1のメモリセルを直列に連結して、直列に連結された第1のメモリセル列を形成するように、第1の制御ゲートおよび前記電荷貯蔵構造の前記第1の部分の各交差点に第1のメモリセルを形成するよう、前記電荷貯蔵構造の前記第1の部分に隣接する第1の制御ゲートを形成することと、前記第2の半導体構造が、第2のメモリセルを直列に連結して、直列に連結された第2のメモリセル列を形成するように、第2の制御ゲートおよび前記電荷貯蔵構造の前記第2の部分の各交差点に第2のメモリセルを形成するよう、前記電荷貯蔵構造の前記第2の部分に隣接する第2の制御ゲートを形成することと、を含み、各第1の制御ゲートは、各第2の制御ゲートから電気的に絶縁される、メモリアレイを形成する方法。誘電体柱を形成することと、前記誘電体柱に隣接する半導体を形成することと、前記第1および第2の半導体構造を形成するように、および前記誘電体柱の一部分を露出するように、前記誘電体柱から前記半導体の一部分を除去することと、をさらに含む、請求項17に記載の方法。前記誘電体柱の前記露出した部分に隣接する、前記電荷貯蔵構造の第3の部分を形成することをさらに含み、前記電荷貯蔵構造の前記第1、第2、および第3の部分は、前記電荷貯蔵構造が前記誘電体柱を完全に包み込むように連続的である、請求項18に記載の方法。前記半導体は、第1の半導体であり、前記誘電体柱を形成することは、第2の半導体を覆って形成される、交互の第1および第2の誘電体を通して、前記第1の半導体で裏打ちされた開口部を形成することと、前記第1の半導体で裏打ちされた前記開口部内で前記誘電体柱を形成することとを含む、請求項18に記載の方法。前記電荷貯蔵構造の前記第1および第2の部分を形成することは、前記第1の誘電体を除去することと、前記第2の誘電体に隣接する前記電荷貯蔵構造を形成することとを含む、請求項20に記載の方法。前記第2の誘電体は、前記直列に連結された第1のメモリセル列の隣接する第1のメモリセルと、前記直列に連結された第2のメモリセル列の隣接する第2のメモリセルとの間に間置される、請求項21に記載の方法。半導体柱を形成することと、前記第1および第2の半導体構造を形成するように、前記半導体柱の一部分を除去することと、をさらに含む、請求項17に記載の方法。以下の発明を実施するための形態では、その一部を形成し、例証説明として具体的実施形態が示される、添付図面が参照される。図面中、類似数字は、いくつかの図の全体を通して、実質的に同様の構成要素を表す。他の実施形態が利用されてもよく、本開示の範囲から逸脱することなく、構造的、論理的、および電気的な変更が行われてもよい。したがって、以下の発明を実施するための形態は、限定的な意味で解釈されるものではなく、本開示の範囲は、添付の請求項およびそれらの均等物のみによって定義される。半導体という用語は、例えば、例えば、材料の層、ウエハ、または基板を指すことができ、任意の基礎半導体構造を含む。半導体は、シリコンオンサファイアSOS技術、シリコンオン絶縁体SOI技術、薄膜トランジスタTFT技術、ドープおよび非ドープ半導体、基礎半導体構造によって支持されたシリコンのエピタキシャル層、ならびに当業者に周知である他の半導体構造を含むものとして理解される。さらに、以下の発明を実施するための形態で半導体が参照される時に、基礎半導体構造の中に領域/接合点を形成するために、以前の過程ステップが利用されていてもよく、半導体という用語は、そのような領域/接合点を含有する下位層を含むことができる。したがって、以下の発明を実施するための形態は、限定的な意味で解釈されるものではなく、本開示の範囲は、添付の請求項およびそれらの均等物のみによって定義される。したがって、以下の発明を実施するための形態は、限定的な意味で解釈されるものではない。図1は、実施形態による、電子システムの一部としてプロセッサ130と通信している、NANDフラッシュメモリデバイス100の簡略化したブロック図である。プロセッサ130は、メモリコントローラまたは外部ホストデバイスであってもよい。メモリデバイス100は、本開示の実施形態による、メモリセル104のアレイを含む。例えば、メモリアレイ104は、各柱が、その上に一対の直列に連結されたメモリセル列例えば、NAND列を有する、柱を含んでもよい。横列デコーダ108および縦列デコーダ110が、アドレス信号を復号するように提供される。アドレス信号は、受信され、アクセスメモリアレイ104へ復号される。メモリデバイス100はまた、メモリデバイス100へのコマンド、アドレス、およびデータの入力、ならびにメモリデバイス100からのデータおよび状態情報の出力を管理するように、入出力I/O制御回路112も含む。アドレスレジスタ114は、復号する前にアドレス信号をラッチするように、I/O制御回路112、ならびに横列デコーダ108および縦列デコーダ110と通信している。コマンドレジスタ124は、着信コマンドを拉致するように、I/O制御回路112および制御論理116と通信している。制御論理116は、コマンドに応じてメモリアレイ104へのアクセスを制御し、外部プロセッサ130に対する状態情報を生成する。制御論理116は、アドレスに応じて横列デコーダ108および縦列デコーダ110を制御するように、横列デコーダ108および縦列デコーダ110と通信している。制御論理116はまた、キャッシュレジスタ118とも通信している。キャッシュレジスタ118は、制御論理116による指図にしたがって、メモリアレイ104がそれぞれ、他のデータを書き込む、または読み取るのに忙しい間、着信または発信のデータをラッチして、データを一時的に記憶する。書き込み動作中に、データは、メモリアレイ104への転送のために、キャッシュレジスタ118からデータレジスタ120へ渡され、次いで、新しいデータが、I/O制御回路112からキャッシュレジスタ118の中でラッチされる。読み取り動作中に、データは、外部プロセッサ130への出力のために、キャッシュレジスタ118からI/O制御回路112へ渡され、次いで、新しいデータが、データレジスタ120からキャッシュレジスタ118へ渡される。状態レジスタ122は、プロセッサ130への出力のために状態情報をラッチするように、I/O制御回路112および制御論理116と通信している。メモリデバイス100は、制御リンク132上で、プロセッサ130から制御論理116を通して制御信号を受信する。制御信号は、少なくとも、チップイネーブルCE、コマンドラッチイネーブルCLE、アドレスラッチイネーブルALE、および書き込みイネーブルWEを含んでもよい。メモリデバイス100は、多重入出力I/Oバス134を通して、プロセッサ130からコマンド信号コマンドを表す、アドレス信号アドレスを表す、およびデータ信号データを表すを受信し、I/Oバス134を通してプロセッサ130にデータを出力する。例えば、コマンドは、I/Oバス134の入出力I/Oピン[7:0]を通して、I/O制御回路112において受信され、コマンドレジスタ124に書き込まれる。アドレスは、バス134の入出力I/Oピン[7:0]を通して、I/O制御回路112において受信され、アドレスレジスタ114に書き込まれる。データは、8ビットデバイス用の入出力I/Oピン[7:0]または16ビットデバイス用の入出力I/Oピン[15:0]を通して、I/O制御回路112において受信され、キャッシュレジスタ118に書き込まれる。データは続いて、メモリアレイ104をプログラムするために、データレジスタ120に書き込まれる。別の実施形態については、キャッシュレジスタ118は、省略されてもよく、データは、データレジスタ120に直接書き込まれる。データはまた、8ビットデバイス用の入出力I/Oピン[7:0]または16ビットデバイス用の入出力I/Oピン[15:0]を通して出力される。付加的な回路および信号を提供することができ、図1のメモリデバイスは簡略化されていることが、当業者によって理解されるであろう。図1を参照して説明される種々のブロック構成要素の機能性は、必ずしも集積回路デバイスの明確に別個の構成要素または構成要素部分に分離されなくてもよいことを認識されたい。例えば、集積回路デバイスの単一の構成要素または構成要素部分が、図1の1つよりも多くのブロック構成要素の機能を果たすように適合することができる。代替として、集積回路デバイスの1つ以上の構成要素または構成要素部分を、図1の単一のブロック構成要素の機能性を果たすように組み合わせることができる。加えて、種々の信号の受信および出力のために、よく知られている慣例に従って、特定のI/Oピンが説明されているが、他の組み合わせまたは数のI/Oピンが種々の実施形態で使用されてもよいことが留意される。図2A~2Dは、製造の種々の段階中のメモリアレイ200の一部分の断面図である。図3A~3Dは、それぞれ図2A~2Dに対応する断面図である。メモリアレイ200は、図1のメモリアレイ104の一部分を形成してもよい。図2Aは、図3Aの線2A‐2Aに沿って得られたメモリアレイ200の断面図平行線が省略されているであり、図3Aは、図2Aの線3A‐3Aに沿って得られた断面図平行線が省略されているである。一般に、図2Aの構造の形成は、いくつかの実施形態では、p型またはn型伝導度を有するように伝導的にドープされ得るシリコンからなり得る、半導体202を覆って、誘電体204を形成することを含んでもよい。誘電体204は、例えば、酸化物、例えば、酸化ケイ素、酸窒化物、例えば、酸窒化ケイ素から形成されてもよい。次いで、犠牲材料、例えば、誘電体2061が、誘電体204を覆って形成され、誘電体208が、誘電体2061を覆って形成され、犠牲材料、例えば、誘電体2062が、誘電体208を覆って形成される。次いで、犠牲材料、例えば、誘電体2063が、図2Aに示されるように、誘電体208を覆って形成されるまで、誘電体208および2062が交互に形成される。次いで、ハードマスク例えば、誘電体キャップ210が、誘電体2063を覆って形成される。いくつかの実施形態については、誘電体208は、誘電体204の材料と同じ材料であってもよく、例えば、誘電体208は、酸化物、例えば、酸化ケイ素、酸窒化物、例えば、酸窒化ケイ素から形成されてもよい。一実施例として、誘電体204および208が酸化物または酸窒化物である場合、誘電体206およびハードマスク210は、後続の処理で選択的除去を促進するように、窒化物であってもよい。誘電体206および208ならびにハードマスク210の犠牲的な性質のため、それらは、本明細書の実施例で説明されるような誘電体である必要はない。次いで、ハードマスク210をパターン化し、ハードマスク210を通して、かつ誘電体206、208、および204を通して開口部212を形成し、半導体202の上または内側で止まることによって、開口部212例えば、穴またはスロットが形成される。例えば、フォトレジストのマスク図示せずが、例えば、ハードマスク210を覆って形成され、ハードマスク210ならびに誘電体206、208、および204の複数部分を露出するためにパターン化されてもよい。次いで、ハードマスク210ならびに誘電体206、208、および204の露出部分は、例えば、誘電体206、208、および204に対して選択的であるエッチングを使用して、エッチングすること等によって除去される。次いで、ポリシリコン等の半導体214が、例えば、マスクが除去された後に、図2Aおよび3Aに示されるように、開口部212を裏打ちする、または充填するよう、開口部212の中で形成される。例えば、半導体214は、化学蒸着CVD、原子層堆積ALD等の共形堆積過程によって形成されてもよい。半導体214は、いくつかの実施形態については、ハードマスク210の上面を覆って延在してもよい。開口部212が半導体214で裏打ちされるのみである、実施形態では、次いで、酸化物、例えば、酸化ケイ素、酸窒化物、例えば、酸窒化ケイ素等の誘電体216が、各開口部212の残りの部分を充填するよう、半導体214に隣接して形成される。例えば、誘電体216が、ハードマスク210の上面を覆って延在してもよい、半導体214の上面を覆って延在するように、誘電体216が半導体214の上面より上側の高さまで各開口部212を充填するまで、誘電体216は、開口部212に追加されてもよい。開口部212が半導体214で充填される、実施形態では、誘電体216が省略され、すなわち、図2Aおよび3Aの誘電体216が半導体214に置換される。次いで、誘電体216は、各開口部212の中の誘電体216の上面が半導体214の上面と実質的に同一平面である例えば、同一平面であるように、例えば、化学機械平坦化CMPによって、半導体214の上面から除去されてもよい。次いで、誘電体216の上面は、例えば、誘電体216に対して選択的であるドライまたはウェットエッチバック過程を使用して、図2Aに示されるように、ハードマスク210図示せずの上面およびハードマスク210の上面を覆っている半導体214の上面より下側で陥凹していてもよい。次いで、半導体220、例えば、ポリシリコンが、誘電体216の陥凹上面、およびハードマスク210の上面を覆っている半導体214の上面を覆って、形成されてもよい。続いて、半導体220の上面、および半導体214の実質的に垂直な例えば、垂直な側面例えば、側壁の上端が、図2Aに示されるように、ハードマスク210の上面と実質的に同一平面である例えば、同一平面であるように、半導体220および半導体214は、例えば、ハードマスク210上で停止する、化学機械平坦化CMPによって除去される。誘電体216は、実質的に垂直な例えば、垂直な誘電体柱235を形成する。半導体214および220を含む半導体は、各柱235を包囲する。つまり、各柱235は、その底部およびその実質的に垂直な例えば、垂直な側面例えば、側壁上の半導体214、ならびにその最上部上の半導体220によって包囲される図2Aおよび3A。例えば、半導体214は、それぞれの柱235の側壁と直接接触していてもよく、半導体220は、それぞれの柱235の最上部および半導体214の側壁の上部分と直接接触していてもよい。次いで、図2Aおよび3Aの構造が、図2Bおよび3Bの構造を形成するようにパターン化されてもよく、図2Bは、図3Bの線2B‐2Bに沿って得られたメモリアレイ200の断面図平行線が省略されているであり、図3Bは、図2Bの線3B‐3Bに沿って得られた断面図平行線が省略されているである。例えば、フォトレジストのマスク図示せずが、例えば、図2Aおよび3Aの構造を覆って形成され、ハードマスク210の複数部分と、ハードマスク210の露出部分の下の誘電体206および208と、半導体220の一部分と、半導体214の複数部分、例えば、半導体214の実質的に垂直な例えば、垂直な側壁の複数部分とを露出するために、パターン化されてもよい。次いで、ハードマスク210ならびに誘電体206および208の露出部分は、誘電体204上で止まるエッチング等によって除去される。例えば、誘電体204は、誘電体206および208ならびにハードマスク210とは異なる材料であってもよく、エッチングは、誘電体206および208ならびにハードマスク210に対して選択的であってもよい。代替として、誘電体206、208、および204、ならびにハードマスク210は、同じ材料であってもよく、その場合、それに対して選択的なエッチングが、半導体202の上または内側で止まって、誘電体204の露出部分を除去する。続いて、半導体220の露出部分図2B、および半導体214の複数部分、例えば、半導体214の実質的に垂直な例えば、垂直な側壁の複数部分図2Bおよび3Bが、誘電体204および216の上または内側で止まる、半導体214および220に対して選択的である例えば、ポリシリコンに対して選択的であるエッチングを使用して除去される。例えば、半導体220の一部分の除去は、誘電体216の上または内側で止まり、半導体214の実質的に垂直な側壁の複数部分の除去は、誘電体204の上または内側で止まる。半導体220の一部分および半導体214の複数部分を除去するエッチングは、ハードマスク210ならびに誘電体206および208の複数部分を除去するエッチングとは異なる化学的性質を有してもよく、かつそのエッチングを用いた原位置で行われてもよい。半導体214の実質的に垂直な例えば、垂直な側壁の複数部分の除去は、図3Bに示されるように、各柱235の実質的に垂直な例えば、垂直な側壁の複数部分230を露出し、半導体220の露出部分の除去は、図2Bおよび3Bに示されるように、各柱235の上面232の一部分を露出する。犠牲誘電体206の複数部分、誘電体204および208の複数部分、ならびにハードマスク210の複数部分は、半導体214の側壁に隣接した例えば、側壁の上にある、すなわち、半導体214の実質的に垂直な例えば、垂直な側壁に隣接したままであることに留意されたい。各柱235の実質的に垂直な例えば、垂直な側壁の複数部分230からの半導体214の除去は、図2Bおよび3Bに示されるように、半導体214から、各柱235の実質的に垂直な例えば、垂直な側壁の残りの部分に隣接する例えば、側壁の上にある、2つの分離した対向する実質的に垂直な例えば、垂直な隣接半導体構造2551および2552を形成する。例えば、分離した半導体構造2551および2552は、それぞれ、図3Bに示されるように、各柱235の側壁の対向部分を包み込んでもよい。半導体構造2551および2552は、図2Bに示されるように、それぞれの柱235の下に位置する、半導体214の底部によってともに接続されたままであってもよい。各半導体構造255の端部は、図3Bに示されるように、単一の面によって交差されてもよく、例えば、端部は、約180度離れていてもよい。その一部の除去によって分離される、半導体220の複数部分はそれぞれ、図2Bおよび3Bに示されるように、半導体構造2551および2552に電気的に連結される例えば、それらとの直接物理的接触によってことに留意されたい。開口部212が半導体214で充填され、誘電体216が半導体214に置換される実施形態では、ハードマスク210の間の間隔に及ぶ、ここでは半導体214である、誘電体216の一部分が除去される。これらの実施形態では、半導体構造2551および2552は、半導体柱である。例えば、図3Cの複数部分231は、半導体214であり、半導体構造2551および2552の複数部分を形成する。加えて、複数部分231の間に位置する一部は、例えば、電荷トラップ260、例えば、連続電荷トラップ260が、半導体構造2551および2552に隣接して、かつそれらの周囲に形成されることを可能にする、開口部例えば、後に誘電体で充填されてもよいである。次いで、犠牲誘電体206が、誘電体204および208ならびに半導体構造2551および2552から除去され、犠牲ハードマスク210が、例えば、誘電体206に対して選択的なエッチング例えば、窒化物に対して選択的であるエッチングを使用して、誘電体208から除去される。これは、誘電体204および208ならびに半導体構造2551および2552を露出する。次いで、連続電荷トラップ260を形成するもの等の複数の電荷貯蔵構造が、図2Cおよび3Cに示されるように、誘電体204および208、半導体構造2551および2552、ならびに各柱235の実質的に垂直な例えば、垂直な側壁の複数部分230に隣接して、実質的に同時に例えば、同時に形成され、図2Cは、の線2C‐2Cに沿って得られたメモリアレイ200の断面図平行線が省略されているであり、図3Cは、図2Cの線3C‐3Cに沿って得られた断面図平行線が省略されているである。例えば、電荷トラップ260は、化学蒸着CVD、原子層堆積ALD等の共形堆積過程によって形成されてもよい。代替として、電荷トラップ260は、成長させられてもよい。いくつかの実施形態については、電荷トラップ260は、誘電体204および208、半導体構造2551および2552、ならびに各柱235の実質的に垂直な例えば、垂直な側壁の複数部分230に隣接して形成される、トンネル酸化物等のトンネル誘電体と、トンネル誘電体に隣接して例えば、その上で形成される、窒化物等の電荷捕獲材料と、電荷捕獲材料に隣接して例えば、その上で形成される、遮断酸化物等の遮断誘電体とを含んでもよい。他の実施形態については、電荷トラップ260は、例えば、埋め込み金属粒子または埋め込みナノ結晶例えば、シリコン、ゲルマニウム、または金属結晶等の埋め込み伝導性粒子例えば、ナノドット、シリコンを豊富に含む誘電体、またはSiON/Si3N4を伴う、誘電体、例えば、約10のKを有するアルミナAl2O3等の高誘電率高K誘電体であってもよい。導体、例えば、タングステン、窒化タンタル、窒化チタン、窒化タングステン等の金属が、例えば、化学蒸着CVD、原子層堆積ALD等の共形堆積過程を使用して、図2Cおよび3Cの構造に隣接して形成される。一般に、導体は、伝導性ドープポリシリコンを含んでもよく、それから成ってもよく、あるいは本質的にそれから成ってもよく、および/または、高融点金属等の金属、あるいは高融点金属シリサイド層等の金属含有材料、ならびに任意の他の伝導性材料を含んでもよく、それから成ってもよく、あるいは本質的にそれから成ってもよい。クロムCr、コバルトCo、ハフニウムHf、モリブデンMo、ニオブNb、タンタルTa、チタンTi、タングステンW、バナジウムV、およびジルコニウムZrという金属は、概して、高融点金属として認識される。次いで、エッチバック、例えば、異方性エッチバックが、図2Dおよび3Dに示されるように、過剰な導体を除去して残りの導体から制御ゲート265を形成するように行われ、図2Dは、図3Dの線2D‐2Dに沿って得られたメモリアレイ200の断面図平行線が省略されているであり、図3Dは、図2Dの線3D‐3Dに沿って得られた断面図平行線が省略されているである。図2Dおよび3Dに示されるように、制御ゲート2651,1および2651,2はそれぞれ、ソース選択ゲート2701および2702等の選択ゲートの制御ゲートであり、制御ゲート2652,1および2652,2はそれぞれ、メモリセル例えば、不揮発性メモリセル2721および2722の制御ゲートであり、制御ゲート2653,1および2653,2はそれぞれ、ドレイン選択ゲート2741および2742等の選択ゲートの制御ゲートである。制御ゲート2652,1および2652,2はそれぞれ、図3Dに示されるように、アクセス線例えば、ワード線2801および2802の複数部分を形成してもよい。例えば、制御ゲート2652,1および2652,2はそれぞれ、ワード線2801および2802に連結されてもよい。同様に、制御ゲート2651,1および2651,2はそれぞれ、ソース選択線の複数部分を形成し、制御ゲート2653,1および2653,2はそれぞれ、ドレイン選択線の複数部分を形成する。例えば、制御ゲート2651,1および2651,2はそれぞれ、ソース選択線に連結されてもよく、制御ゲート2653,1および2653,2はそれぞれ、ドレイン選択線に連結されてもよい。メモリセル272は、ワード線280および電荷トラップ260の各交差点に位置し、ソース選択ゲート270は、ソース選択線および電荷トラップ260の各交差点に位置し、ドレイン選択ゲート274は、ドレイン選択線および電荷トラップ260の各交差点に位置することに留意されたい。また、図3Dに示されるように、ワード線2801は、それぞれ異なる柱235の上でメモリセル2721に共通して連結され、ワード線2802は、それぞれそれらの異なる柱235の上でメモリセル2722に共通して連結されることに留意されたい。電荷トラップ260の一部分、およびその下にあり、かつ半導体構造2551の側壁上にある誘電体208は、図2Dに示されるように、メモリセル列2721の逐次メモリセル2721の逐次制御ゲート2652,1の間に間置され、したがって、メモリセル列2721の逐次制御ゲート2651を互いに電気的に絶縁する。電荷トラップ260の一部分、およびその下にあり、かつ半導体構造2552の側壁上にある誘電体208は、図2Dに示されるように、メモリセル列2722の逐次メモリセル2722の逐次制御ゲート2652,2の間に間置され、したがって、メモリセル列2722の逐次制御ゲート2652を互いに電気的に絶縁する。電荷トラップ260の一部分、およびそれに隣接し、かつ半導体構造2551の側壁に隣接する誘電体208は、図2Dに示されるように、ソース選択ゲート2701の制御ゲート2651,1と、メモリセル列2721の一端におけるメモリセル2721の制御ゲート2652,1との間に間置され、これらの制御ゲートを電気的に絶縁し、ドレイン選択ゲート2741の制御ゲート2653,1と、メモリセル列2721の反対端におけるメモリセル2721の制御ゲート2652,1との間に間置され、これらの制御ゲートを電気的に絶縁する。電荷トラップ260の一部分、およびそれに隣接し、かつ半導体構造2552の側壁に隣接する誘電体208は、ソース選択ゲート2702の制御ゲート2651,2と、メモリセル列2722の一端におけるメモリセル2722の制御ゲート2652,2との間に間置され、これらの制御ゲートを電気的に絶縁し、ドレイン選択ゲート2742の制御ゲート2653,2と、メモリセル列2722の反対端におけるメモリセル2722の制御ゲート2652,2との間に間置され、これらの制御ゲートを電気的に絶縁する。電荷トラップ260の複数部分は、図2Dおよび3Dに示されるように、半導体構造2551および2552の側壁と制御ゲート265との間に間置され、制御ゲート265から半導体構造2551および2552を電気的に絶縁することに留意されたい。いくつかの実施形態については、制御ゲートを形成するエッチバック後に、電荷トラップ260の一部分、誘電体208、および誘電体204の一部分が、随意で、例えば、電荷トラップ260、誘電体208、および誘電体204に対して選択的なエッチングを使用して、除去されてもよい。電荷トラップ260の一部分の除去は、図2Dに示されるように、柱235のうちのそれぞれの上面232の一部分、柱235のうちのそれぞれを覆う半導体220の複数部分、半導体構造255の上端、それらの上端に隣接する半導体構造255の側壁の複数部分、ならびに制御ゲート2653,1および2653,2のうちのそれぞれの上面を露出する。誘電体208もまた、それらの上端に隣接する半導体構造255の側壁の複数部分から除去される。誘電体204の一部の除去は、半導体202の上面の複数部分を露出する。次いで、ソース/ドレイン領域275例えば、ドレインが、図2Dに示されるように、露出半導体220、およびそれらの上端に隣接する半導体構造255の側壁の露出部分の中で形成され例えば、埋め込まれてもよい。ソース/ドレイン領域277例えば、ソース線が、半導体202の露出部分の中で、例えば、ソース/ドレイン領域275と実質的に同時に例えば、同時に形成され例えば、埋め込まれてもよい。例えば、ソース/ドレイン領域275および277は、半導体202がp型である時にn型であってもよく、半導体202がn型である時にp型であってもよい。ソース/ドレイン領域277は、半導体構造255によってソース選択ゲート2701および2702に電気的に連結される。他の実施形態については、ソース/ドレイン領域277等のソース/ドレイン領域は、例えば、マスクとしてハードマスク210を使用して、またはマスクがまだ除去されていない場合にハードマスク210を覆うマスクを使用して、開口部212図2Aを通して半導体202に埋め込まれてもよい。代替として、いくつかの実施形態については、開口部212および誘電体204の下に位置する連続ソース/ドレイン領域例えば、平面が、ソース/ドレイン領域277に取って代わってもよく、誘電体204を形成する前に半導体202に埋め込まれてもよい。例えば、連続ソース/ドレイン領域は、半導体構造255によってソース選択ゲート2701および2702に電気的に連結されてもよい。次いで、ソース/ドレイン領域275および277が、それによって覆われるように、バルク絶縁等の誘電体図示せずが、図2Dの構造を覆って形成されてもよい。次いで、開口部が、ソース/ドレイン領域275を露出するように誘電体内に形成されてもよい。次いで、例えば、接点が各ソース/ドレイン領域275と接触しているように、接点図示せずが、開口部内に形成されてもよい。誘電体の一実施例は、ドープケイ酸塩ガラスとなる。ドープケイ酸塩ガラスの例としては、BSGホウケイ酸ガラス、PSGリンケイ酸ガラス、およびBPSGホウリンケイ酸ガラスが挙げられる。誘電体の別の実施例は、TEOSオルトケイ酸テトラエチルとなる。接点は、金属または金属含有層を備えてもよく、それから成ってもよく、または本質的にそれから成ってもよく、アルミニウム、銅、高融点金属、または高融点金属シリサイド層であってもよい。いくつかの実施形態では、導体は、複数の金属含有層、例えば、ソース/ドレイン領域275を覆って形成される例えば、それと直接物理的に接触している窒化チタンTiN障壁層、障壁層を覆って形成されるチタンTi接着層、および接着層を覆って形成されるタングステンWを含有してもよい。次いで、アルミニウム等の金属であってもよい導体図示せずが、図2Dの構造を覆って形成される、誘電体を覆って形成されてもよい。導体は、接点、したがって、ソース/ドレイン領域275ならびにドレイン選択ゲート2741および2742に電気的に接続される、ビット線等の個々のデータ線を生成するように、例えば、標準処理を使用して、パターン化され、エッチングされ、処理される。半導体構造2551および2552はそれぞれ、メモリセル2721および2722のチャネル領域を形成し、それぞれ、メモリセル列2721および2722例えば、NAND列を形成するようにメモリセル2721および2722を直列に電気的に連結する。言い換えれば、メモリセル列2721の動作中に、チャネルを半導体構造2551の中に形成することができ、メモリセル列2722の動作中に、チャネルを半導体構造2552の中に形成することができる。半導体構造2551は、図2Dに示されるように、メモリセル列2721を、その列の一端におけるソース選択ゲート2701に直列に電気的に連結し、ドレイン選択ゲート2741を、その列の反対端に直列に連結し、半導体構造2552は、メモリセル列2722を、その列の一端におけるソース選択ゲート2702に直列に電気的に連結し、ドレイン選択ゲート2741を、その列の反対端に直列に連結する。メモリセル列2721、ならびにその端部に連結されたソース選択ゲート2701およびドレイン選択ゲート2741は、それぞれの柱235の側壁の同じ部分例えば、同じ側面に隣接して位置し、メモリセル列2722、ならびにその端部に連結されたソース選択ゲート2702およびドレイン選択ゲート2742は、それぞれの柱235の側壁の同じ部分例えば、同じ側面に隣接して位置する。加えて、メモリセル2721に連結されたワード線2801は、電荷トラップ260の側壁の同じ部分例えば、同じ側面に連結され、メモリセル2722に連結されたワード線2802は、電荷トラップ260の側壁の同じ反対部分例えば、同じ反対側に連結される。ソース選択ゲート2701およびドレイン選択ゲート2741、ならびにそれらに電気的に連結されたメモリセル列2721は、各柱235の実質的に垂直な例えば、垂直な側壁の第1の部分に隣接して形成される。ソース選択ゲート2702およびドレイン選択ゲート2742、ならびにそれらに電気的に連結されたメモリセル列2722は、図2Dおよび3Dに示されるように、それぞれの柱235の実質的に垂直な例えば、垂直な側壁の第2の部分に隣接して形成される。つまり、各区柱235の上に2つのメモリセル列がある。各メモリセル2721は、図2Dおよび3Dに示されるように、それぞれの柱235の側壁の第1の部分の外面に隣接する例えば、それと直接接触している、そのチャネル領域としての半導体構造2551の一部分と、半導体構造2551の一部分に隣接する電荷トラップ260の一部分と、電荷トラップ260の一部分に隣接する制御ゲート2652,1とを含む。各メモリセル2722は、図2Dおよび3Dに示されるように、それぞれの柱235の側壁の第2の部分の外面に隣接する例えば、それと直接接触している、そのチャネル領域としての半導体構造2552の一部分と、導体構造2552の一部分に隣接する電荷トラップ260の他方の部分と、電荷トラップ260の他方の部分に隣接する制御ゲート2652,2とを含む。それぞれ、メモリセル2721および2722の制御ゲート2652,1および2652,2は、電荷トラップ260の対向部分、例えば、それぞれ、各柱235の側壁の対向部分を包み込む複数部分部分に隣接して形成される。例えば、メモリセル2721および2722等の2つのメモリセルはそれぞれ、各柱235の側壁の対向部分を包み込んでもよく、例えば、したがって、ハーフラップメモリセルと称され得る。制御ゲート2652,1および2652,2は、例えば、誘電体図示せず、例えば、制御ゲート2652,1および2652,2、したがって、ワード線2801および2802の間に形成され得るバルク絶縁によって、相互から電気的に絶縁されてもよい。隣接ワード線2802は、相互から同様に電気的に絶縁されてもよい。いくつかの実施形態については、電荷トラップ260は、半導体構造2551および2552を含む、それぞれの柱235の周辺に完全に巻き付けられる、連続構造を形成してもよい。例えば、半導体構造2551および2552にそれぞれ隣接する、電荷トラップ260の複数部分は、連続的であってもよい。電荷トラップ260の複数部分は、半導体構造2551と半導体構造2552との間に間置されてもよい。例えば、半導体構造2551と半導体構造2552との間に間置される、電荷トラップ260の複数部分はそれぞれ、図3Dに示されるように、それぞれの柱235の側壁の対向部分230と直接接触していてもよい。他の実施形態については、ワード線2801および2802の間に位置する電荷トラップ260の一部分は、個々のワード線2801および2802を形成した後に、例えば、等方性エッチングを使用して除去されてもよい。これは、電荷トラップ260を、それぞれ半導体構造2551および2552に隣接する、第1および第2の部分に分離する。例えば、半導体が開口部212を充填する実施形態では、誘電体216、したがって、誘電体柱235が省略され、構造2551および2552は、図3Cおよび3Dに示されるように、半導体部分231を含む半導体柱であり、電荷トラップ260の分離した第1および第2の部分は、図3Cの破線291によって示されるように、構造2551および2552を例えば、完全に包み込んでもよく、破線291の間の電荷トラップ260の一部分および誘電体柱235は、省略されている。ソース選択ゲート2701および2702、ならびにドレイン選択ゲート2741および2742は、図3Dのメモリセル272について示されるものと実質的に同じ例えば、同じ断面を有する。例えば、ソース選択ゲート2701は、図2Dに示されるように、それぞれの柱235の側壁の第1の部分に隣接する、そのチャネル領域としての半導体構造2551の一部分と、半導体構造2551の一部分に隣接する電荷トラップ260の一部分と、電荷トラップ260の一部分に隣接する制御ゲート2651,1とを含んでもよい。ソース選択ゲート2702は、図2Dに示されるように、それぞれの柱235の側壁の第2の部分に隣接する、そのチャネル領域としての半導体構造2552の一部分と、半導体構造2552の一部分に隣接する電荷トラップ260の一部分と、電荷トラップ260の一部分に隣接する制御ゲート2651,2とを含んでもよい。ドレイン選択ゲート2741は、図2Dに示されるように、それぞれの柱235の側壁の第1の部分に隣接する、そのチャネル領域としての半導体構造2551の他方の部分と、半導体構2551の他方の部分に隣接する電荷トラップ260の他方の部分と、電荷トラップ260の他方の部分に隣接する制御ゲート2653,1の他方の部分とを含んでもよい。ドレイン選択ゲート2742は、図2Dに示されるように、それぞれの柱235の側壁の第2の部分に隣接する、そのチャネル領域としての半導体構造2552の他方の部分と、半導体構2552の他方の部分に隣接する電荷トラップ260の他方の部分と、電荷トラップ260の他方の部分に隣接する制御ゲート2653,2とを含んでもよい。ソースおよびドレイン選択ゲートは、プログラム可能となり得て、すなわち、それらの閾値電圧を変えることが可能であり、プログラムされてもよく、またはプログラムされないままであってもよい。図4A~4Eおよび5A~5Eは、他の実施形態による、製造の種々の段階中のメモリアレイ400の一部分の断面図である。メモリアレイ400は、図1のメモリアレイ104の一部分を形成してもよい。同様の例えば、同じ構成要素を表すために、共通番号が、図4A~4Eおよび5A~5Eで、ならびに図2A~2Dおよび3A~3Dで使用される。図4Aは、図5Aの線4A‐4Aに沿って得られたメモリアレイ400の断面図平行線が省略されているであり、図5Aは、図4Aの線5A‐5Aに沿って得られた断面図平行線が省略されているである。図4Aおよび5Aの構造の形成は、上で説明されるように、図2Aおよび3Aの構造の形成と実質的に同じであってもよい。図5Aの開口部412の断面の形状が、図3Aの開口部212の断面の形状とは異なることを除いて、開口部212について図2Aおよび3Aと併せて上で説明されるように、開口部412が形成されてもよい。図5Aの半導体214の断面の形状が、図3Aの半導体214の断面の形状とは異なることを除いて、開口部212について図2Aおよび3Aと併せて上で説明されるように、開口部412を裏打ちする、または充填するよう、半導体214が開口部412の中に形成されてもよい。開口部412が半導体214で裏打ちされるのみである実施形態では、図5Aの柱構造435の断面の形状が、図3Aの柱235の断面の形状とは異なることを除いて、柱235について図2Aおよび3Aと併せて上で説明されるように、実質的に垂直な例えば、垂直な誘電体柱構造435が、開口部212内で誘電体216から形成される。図4Bは、図5Bの線4B‐4Bに沿って得られたメモリアレイ400の断面図平行線が省略されているであり、図5Bは、図4Bの線5B‐5Bに沿って得られた断面図平行線が省略されているである。図4Bおよび5Bの構造の形成は、上で説明されるように、図2Bおよび3Bの構造の形成と実質的に同じであってもよい。例えば、フォトレジストのマスク図示せずが、例えば、図4Aの構造を覆って形成され、ハードマスク210の複数部分と、ハードマスク210の露出部分の下の誘電体206および208と、半導体220の一部分と、半導体214の複数部分、例えば、半導体214の実質的に垂直な例えば、垂直な側壁の複数部分とを露出するために、パターン化されてもよい。次いで、ハードマスク210ならびに誘電体206および208の露出部分が、例えば、図2Bおよび3Bと併せて上で説明されるように除去される。続いて、半導体220の露出部分図4B、および半導体214の複数部分、例えば、半導体214の実質的に垂直な例えば、垂直な側壁の複数部分図5Bが、誘電体204および216の上または内側で止まって、例えば、図2Bおよび3Bと併せて上で説明されるように除去される。例えば、半導体220の一部分の除去は、誘電体216の上または内側で止まり、導体214の実質的に垂直な側壁の複数部分の除去は、誘電体204の上または内側で止まる。半導体220の一部分および導体214の複数部分を除去するエッチングは、ハードマスク210ならびに誘電体206および208の複数部分を除去するエッチングとは異なる化学的性質を有してもよく、かつそのエッチングを用いた原位置で行われてもよい。半導体214の実質的に垂直な例えば、垂直な側壁の複数部分の除去は、図5Bに示されるように、各柱構造435の実質的に垂直な例えば、垂直な側壁の複数部分430を露出し、半導体220の一部分の除去は、図4Bおよび5Bに示されるように、各柱構造435の上面432の一部分を露出する。犠牲誘電体206の複数部分、誘電体204および208の複数部分、ならびにハードマスク210の複数部分は、半導体214の側壁に隣接した例えば、側壁の上にある、すなわち、半導体214の実質的に垂直な例えば、垂直な側壁に隣接したままであることに留意されたい。各柱435の実質的に垂直な例えば、垂直な側壁の複数部分430からの半導体214の除去は、図4Bおよび5Bに示されるように、半導体214から、各柱435の実質的に垂直な例えば、垂直な側壁の残りの部分に隣接する例えば、側壁の上にある、2つの分離した対向する実質的に垂直な例えば、垂直な隣接半導体構造4141および4142を形成する。例えば、柱構造435の側壁の対向部分430は、半導体構造4141および4142の間に間置され、それらを互いに分離する。その一部分の除去によって分離される、半導体220の複数部分はそれぞれ、図4Bおよび5Bに示されるように、半導体構造4141および4142に電気的に例えば、それらとの直接物理的接触によって連結されることに留意されたい。次いで、図4Bおよび5Bの構造は、図4Cおよび5Cの構造を形成するようにパターン化されてもよく、図4Cは、図5Cの線4C‐4Cに沿って得られたメモリアレイ400の断面図平行線が省略されているであり、図5Cは、図4Cの線5C‐5Cに沿って得られた断面図平行線が省略されているである。例えば、フォトレジストのマスク図示せずが、例えば、図4Bおよび5Bの構造を覆って形成され、開口部440を形成するため、例えば、半導体構造4141および4142の一部分、各柱を覆う半導体220の一部分、および各柱構造435の一部分の除去のためにパターン化されてもよい。例えば、開口部440は、図5Cに示されるように、誘電体216を通して形成され、半導体構造4141および4142を通って延在する。次いで、それぞれの柱構造435の上または内側で止まる、エッチング等によって例えば、ポリシリコンに対して選択的であるエッチングを使用して、柱構造435を覆う各半導体220の一部分、ならびに除去のためにパターン化された各柱構造435の上面432より上側に延在する半導体構造4141および4142のうちのそれぞれの一部分が除去され、それにより、それぞれの開口部440の上部分を形成する。続いて、半導体202の上または内側で止まる、エッチング等によって例えば、それぞれの開口部440の上部分を形成するために使用されるものとは異なる化学エッチングを使用して、除去のためにパターン化された半導体構造4141および4142のうちのそれぞれの残りの部分、および各柱の一部分が除去され、それにより、それぞれの開口部440の残りを形成する。各開口部440の形成は、図5Cに示されるように、各柱構造435から2本の別個の柱4451および4452を形成する。各開口部440の形成はまた、互いに分離される半導体構造4551および半導体構造4552を、各半導体構造4141から形成し、互いに分離される半導体構造4551および半導体構造4552を、各半導体構造4142から形成する。半導体構造4551はそれぞれ、図5Cに示されるように、各柱4451の側壁の対向部分例えば、反対の角に隣接し例えば、対向部分の上にあり、互いに分離される。半導体構造4552はそれぞれ、図5Cに示されるように、各柱4452の側壁の対向部分例えば、反対の角に隣接し例えば、対向部分の上にあり、互いに分離される。これは、柱4451のうちのそれぞれの反対の角の上に、それぞれ半導体構造4551があり、柱4452のうちのそれぞれの反対の角の上に、それぞれ半導体構造4552があることを意味する。例えば、各柱構造435図5Bの側壁の一部分430からの半導体214の除去、および各開口部440図5Cの形成の組み合わせは、各柱構造435の上の半導体214から4つの別個の導体を形成する。半導体構造4552および4552は、図4Bに示されるように、それぞれの柱4552の下に位置する、半導体214の底部によって、ともに接続されたままであってもよいことに留意されたい。同様に、半導体構造4551および4551は、それぞれの柱4551図示せずの下に位置する、半導体214の底部によって、ともに接続されたままであってもよい。各半導体構造455の端部はそれぞれ、図5Cに示されるように、互いに実質的に垂直である例えば、垂直である平面によって交差されてもよく、例えば、端部は、約90度離れていてもよい。半導体構造4141に連結される半導体220の部分は、2つの部品がそれぞれ、一式の半導体構造4551および4552によって電気的に連結される例えば、それらとの直接物理的接触によってように、開口部440の形成中に2つの部品に切り分けられる。半導体構造4142に連結される半導体220の一部分もまた、2つの部品がそれぞれ、一式の半導体構造4551および4552によって電気的に連結される例えば、それらとの直接物理的接触によってように、開口部440の形成中に2つの部品に切り分けられる。図4Cおよび5Cに示されるように、各柱4451は、実質的に垂直な例えば、垂直な側壁4431を有し、各柱4452は、実質的に垂直な例えば、垂直な側壁4432を有する。各側壁4431は、露出した実質的に垂直な例えば、垂直な部分4421と、単一の柱構造435の露出部分430と同じである、露出した実質的に垂直な例えば、垂直な部分4471とを有する。例えば、部分4421および4471以外の各側壁4431の残りの部分は、半導体構造4551によって覆われる。各側壁4432は、露出した実質的に垂直な例えば、垂直な部分4422と、単一の柱構造435の露出部分430と同じである、露出した実質的に垂直な例えば、垂直な部分4472とを有する。例えば、部分4422および4472以外の各側壁4432の残りの部分は、半導体構造4552によって覆われる。露出部分442および447は、反対方向に向いてもよいことに留意されたい。図5Cの線4B‐4Bに沿って得られ、図4Bで示される断面図は、開口部440の形成による影響を実質的に受けない例えば、影響を受けないことに留意されたい。つまり、開口部440の形成前の図5Bの線4B‐4Bに沿って得られた断面図、および開口部440の形成後の図5Cの線4B‐4Bに沿って得られた断面図は、図5Bおよび5Cの線4B‐4Bに沿って得られた両方の断面図に対応するように、図4Bから明白であるものと実質的に同じ例えば、同じままである。図4Dは、図5Dの線4D‐4Dに沿って得られたメモリアレイ400の断面図平行線が省略されているであり、図5Dは、図4Dの線5D‐5Dに沿って得られた断面図平行線が省略されているである。図4Dおよび5Dの構造の形成は、上で説明されるように、図2Cおよび3Cの構造の形成と実質的に同じであってもよい。次いで、例えば、図2Cおよび3Cと併せて上で説明されるように、例えば、犠牲誘電体206が、誘電体204および208ならびに半導体構造4551および4552から除去され、犠牲ハードマスク210が、誘電体208から除去される。これは、誘電体204および208ならびに半導体構造4551および4552を露出する。次いで、連続電荷トラップ260を形成するもの等の複数の電荷貯蔵構造が、例えば、図2Cおよび3Cと併せて上で説明されるように、誘電体204および208、半導体構造4551および4552、ならびに各柱445の実質的に垂直な例えば、垂直な側壁443の複数部分442および447に隣接して、図4Dおよび5Dに示されるように、実質的に同時に例えば、同時に形成される。図4Eは、図5Eの線4E‐4Eに沿って得られたメモリアレイ400の断面図平行線が省略されているであり、図5Eは、図4Eの線5E‐5Eに沿って得られた断面図平行線が省略されているである。図4Eおよび5Eの構造の形成は、上で説明されるように、図2Dおよび3Dの構造の形成と実質的に同じであってもよい。例えば、制御ゲート465は、例えば、制御ゲート265について図2Dおよび3Dと併せて上で説明されるように、導体から形成される。例えば、図4Eおよび5Eに示されるように、制御ゲート4651,1および4651,2はそれぞれ、ソース選択ゲート4702,1および4702,2等の選択ゲートの制御ゲートであり、制御ゲート4652,1および4652,2はそれぞれ、メモリセル例えば、不揮発性メモリセル4722,1および4722,2の制御ゲートであり、制御ゲート4653,1および4653,2はそれぞれ、ドレイン選択ゲート4742,1および4742,2等の制御ゲートである。制御ゲート4652,1および4652,2はそれぞれ、図5Eに示されるように、アクセス線例えば、ワード線4801および4802の複数部分を形成してもよい。例えば、制御ゲート4652,1および4652,2はそれぞれ、ワード線4801および4802に連結されてもよい。同様に、制御ゲート4651,1および4651,2はそれぞれ、ソース選択線の複数部分を形成し、制御ゲート4653,1および4653,2はそれぞれ、ドレイン選択線の複数部分を形成する。例えば、制御ゲート4651,1および4651,2はそれぞれ、ソース選択線に連結されてもよく、制御ゲート4653,1および4653,2はそれぞれ、ドレイン選択線に連結されてもよい。メモリセル472は、ワード線480および電荷トラップ260の各交差点に位置し、ソース選択ゲート470は、ソース選択線および電荷トラップ260の各交差点に位置し、ドレイン選択ゲート474は、ドレイン選択線および電荷トラップ260の各交差点に位置することに留意されたい。制御ゲート465を形成した後に、電荷トラップ260の一部分、誘電体208、および誘電体204の一部分が、随意で、例えば、図2Dおよび3Dと併せて上で説明されるように、除去されてもよく、図4Eに示されるように、柱構造435のうちのそれぞれの上面の一部分、柱235のうちのそれぞれに隣接する半導体220の複数部分、半導体構造455の上端、それらの上端に隣接する半導体構造455の側壁の複数部分、ならびに制御ゲート4653,1および4653,2のうちのそれぞれの上面を露出する。次いで、例えば、図2Dと併せて上で説明されるように、ソース/ドレイン領域275例えば、ドレインが、図4Eに示されるように、露出した半導体220、およびそれらの上端に隣接する半導体構造455の側壁の露出部分の中に形成され例えば、埋め込まれてもよい。ソース/ドレイン領域277例えば、ソース線が、例えば、図2Dと併せて上で説明されるように、半導体202の露出部分の中で、例えば、ソース/ドレイン領域275と実質的に同時に例えば、同時に形成され例えば、埋め込まれてもよい。ビット線等のデータ線図示せずが、例えば、図2Dと併せて上で説明されるように、接点によって、ソース/ドレイン領域275、したがって、ドレイン選択ゲート4742,1および2742,2に電気的に連結されてもよい。ソース/ドレイン領域277は、半導体構造4552によってソース選択ゲート4702,1および4702,2に電気的に連結される。柱4452のうちのそれぞれに隣接して例えば、それぞれの上に形成された2つの半導体構造4552はそれぞれ、メモリセル4722,1および4722,2のチャネル領域を形成し、メモリセル列4722,1および4722,2例えば、NAND列を形成するようにメモリセル4722,1および4722,2を直列に電気的に連結する。言い換えれば、メモリセル列4722,1の動作中に、チャネルをそれぞれの半導体構造4552の中に形成することができ、メモリセル列4722,2の動作中に、チャネルをそれぞれの半導体構造4552の中に形成することができる。図4Eに示されるように、半導体構造4552のうちの1つは、メモリセル列4722,1を、その列の一端においてソース選択ゲート4702,1に直列に電気的に連結し、ドレイン選択ゲート4742,1を、その列の反対端に直列に連結し、他方の半導体構造4552は、メモリセル列4722,2を、その列の一端においてソース選択ゲート4702,2に直列に電気的に連結し、ドレイン選択ゲート4742,2を、その列の反対端に直列に連結する。図4Eおよび5Eに示されるように、ソース選択ゲート4702,1、ドレイン選択ゲート4742,1、およびそれらに電気的に連結されたメモリセル列4722,1は、各柱4452の実質的に垂直な例えば、垂直な側壁の第1の部分に隣接して形成され、ソース選択ゲート4702,2、ドレイン選択ゲート4742,2、およびそれらに電気的に連結されたメモリセル列4722,2は、各柱4452の実質的に垂直な例えば、垂直な側壁の第2の部分に隣接して形成される。つまり、各区柱4452に隣接して例えば、その上に、ソースおよびドレイン選択ゲートがそれらに連結されている、2つのメモリセル列がある。区柱4451に隣接して例えば、その上に、ソースおよびドレイン選択ゲートがそれらに連結されている、2つのメモリセル列がある。例えば、区柱4451のうちのそれぞれに隣接して例えば、その上に形成された2つの半導体構造4551はそれぞれ、メモリセル4721,1および4721,2図5Eのチャネル領域を形成し、メモリセル列4721,1および4721,2例えば、NAND列を形成するように、メモリセル4721,1および4721,2を直列に電気的に連結する。これらの列のそれぞれの端部はそれぞれ、2つの半導体構造4551のうちのそれぞれ1つによって、ソース選択ゲートおよびドレイン選択ゲートに連結される。直列に連結されたメモリセル列4721,1例えば、NAND列、ならびにその端部にそれぞれ直列に連結されたソースおよびドレイン選択ゲートは、それぞれの柱4451の側壁の第1の部分に隣接して位置し、直列に連結されたメモリセル列4721,2例えば、NAND列、ならびにその端部にそれぞれ直列に連結されたソースおよびドレイン選択ゲートは、それぞれの柱4451の側壁の第2の部分に隣接して位置する。各メモリセル4721,1は、図5Eに示されるように、それぞれの柱4451の側壁4431図5Dの第1の部分例えば、角の外面に隣接する例えば、それと直接接触している、そのチャネル領域としての半導体構造4551の一部分と、半導体構造4551の一部分に隣接する電荷トラップ260の一部分と、電荷トラップ260の一部分に隣接する制御ゲート4652,1とを含む。各メモリセル4721,2は、図5Eに示されるように、それぞれの柱4451の側壁4431の第2の部分例えば、反対の角の外面に隣接する例えば、それと直接接触している、そのチャネル領域としての他方の半導体構造4551の一部分と、他方の半導体構造4551の一部分に隣接する電荷トラップ260の他方の部分と、電荷トラップ260の他方の部分に隣接する制御ゲート4652,2とを含む。例えば、メモリセル4721,1およびメモリセル4721,2は、柱4451の側壁4431の複数部分を包み込んでもよい。各メモリセル4722,1は、図4Eおよび5Eに示されるように、それぞれの柱4452の側壁4432図5Dの第1の部分例えば、角の外面に隣接する例えば、それと直接接触している、そのチャネル領域としての半導体構造4552の一部分と、半導体構造4552の一部分に隣接する電荷トラップ260の一部分と、電荷トラップ260の一部分に隣接する制御ゲート4652,1とを含む。各メモリセル4722,2は、図4Eおよび5Eに示されるように、それぞれの柱4452の側壁4432の第2の部分例えば、反対の角の外面に隣接する例えば、それと直接接触している、そのチャネル領域としての他方の半導体構造4552の一部分と、他方の半導体構造4552の一部分に隣接する電荷トラップ260の他方の部分と、電荷トラップ260の他方の部分に隣接する制御ゲート4652,2とを含む。例えば、メモリセル4722,1およびメモリセル4722,2は、柱4452の側壁4432の複数部分を包み込んでもよい。4つのメモリセル、例えば、メモリセル4721,1、4721,2、4722,1、および4722,1はそれぞれ、柱構造435の4つの角を包み込み、例えば、したがって、クオーターラップメモリセルと称され得ることに留意されたい。制御ゲート4652,1および4652,2、したがって、ワード線4801および4802は、例えば、ワード線4801および4802の間に形成され得る、誘電体図示せず、例えば、バルク絶縁によって、互いに電気的に絶縁されてもよい。隣接ワード線4802は、同様に、互いに絶縁されてもよい。いくつかの実施形態については、電荷トラップ260は、それに隣接する2つの半導体構造4551を含む、柱4451の周辺に完全に巻き付けられ、かつそれに隣接する2つの半導体構造4552を含む、柱4452の周辺に完全に巻き付けられる、連続構造を形成してもよい。電荷トラップ260の一部分は、側壁4432上の2つの半導体構造4552の間に間置されてもよく、電荷トラップ260の一部分は、側壁4431上の2つの半導体構造4551の間に間置されてもよい。誘電体、例えば、バルク絶縁が、柱4451および4452の周辺に巻き付けられた電荷トラップ260の複数部分の間に位置する、開口部485、すなわち、開口部440図5Cの残りの部分の中に形成されてもよい。それぞれ、側壁4431および4432の複数部分4421および4422はそれぞれ、図5Eに示されるように、相互に対面してもよい。部分4421および4422は、電荷トラップ260の複数部分によって覆われているが、半導体構造455の複数部分等の導体が欠けていることに留意されたい。ソース選択ゲート470およびドレイン選択ゲート474は、図5Eのメモリセル472について示されるものと実質的に同じ例えば、同じ断面を有する。各ソース選択ゲート4702,1は、図4Eに示されるように、それぞれの柱4452の側壁の第1の部分例えば、角の外面に隣接する例えば、それと直接接触している、そのチャネル領域としての半導体構造4552の一部分と、半導体構造4552の一部分に隣接する電荷トラップ260の一部分と、電荷トラップ260の一部分に隣接する制御ゲート4651,1とを含む。各ソース選択ゲート4702,2は、図4Eに示されるように、それぞれの柱4452の側壁の第2の部分例えば、反対の角の外面に隣接する例えば、それと直接接触している、そのチャネル領域としての他方の半導体構造4552の一部分と、他方の半導体構造4552の一部分に隣接する電荷トラップ260の他方の部分と、電荷トラップ260の他方の部分に隣接する制御ゲート4651,2とを含む。例えば、ソース選択ゲート4702,1およびソース選択ゲート4702,2は、メモリセル4722,1および4722,2について図5Eに示されるのと同様に、柱4452の側壁の複数部分を包み込んでもよい。4つのソース選択ゲートはそれぞれ、柱構造435の4つの角を包み込み、例えば、したがって、クオーターラップソース選択ゲートと称され得ることに留意されたい。各ドレイン選択ゲート4742,1は、図4Eに示されるように、それぞれの柱4452の側壁の第1の部分例えば、角の外面に隣接する例えば、それと直接接触している、そのチャネル領域としての半導体構造4552の一部分と、半導体構造4552の一部分に隣接する電荷トラップ260の一部分と、電荷トラップ260の一部分に隣接する制御ゲート4653,1とを含む。各ドレイン選択ゲート4742,2は、図4Eに示されるように、それぞれの柱4452の側壁の第2の部分例えば、反対の角の外面に隣接する例えば、それと直接接触している、そのチャネル領域としての他方の半導体構造4552の一部分と、他方の半導体構造4552の一部分に隣接する電荷トラップ260の他方の部分と、電荷トラップ260の他方の部分に隣接する制御ゲート4653,2とを含む。例えば、ドレイン選択ゲート4742,1およびドレイン選択ゲート4742,2は、メモリセル4722,1および4722,2について図5Eに示されるのと同様に、柱4452の側壁の複数部分を包み込んでもよい。4つのドレイン選択ゲートはそれぞれ、柱構造435の4つの角を包み込み、例えば、したがって、クオーターラップドレイン選択ゲートと称され得ることに留意されたい。ソースおよびドレイン選択ゲートは、プログラム可能となり得て、かつプログラムされてもよく、またはプログラムされないままであってもよい。図5Eに示されるように、ワード線4801は、それぞれ、異なる柱4451および4452の上で、メモリセル4721,1および4722,1に共通して連結され、ワード線4802は、それぞれ、異なる柱4451および4452の上で、メモリセル4721,2および4722,2に共通して連結されることに留意されたい。図3Dを参照すると、アクセス線例えば、ワード線ピッチWLPitch200およびデータ線例えば、ビット線ピッチBLPitch200が、メモリアレイ200について示されている。ワード線ピッチWLPitch200は、以下のように表されてもよく、WLPitch200=WS2RWCTFTsi1ビット線ピッチBLPitch200は、以下のように表されてもよく、BLPitch200=W2Tsi2CTFOD2距離WS、RW、CTF、W、およびTsiは、図3Dに示されている。ビット線ピッチが、例えば、ワード線方向で、ワード線に共通して連結されたメモリセルのピッチであってもよい一方で、ワード線ピッチは、ビット線方向でのメモリセルのピッチであってもよい。半導体構造255の厚さ例えば、項Tsiは、ピッチBLPitch200において2回発生することに留意されたい。図5Eを参照すると、アクセス線例えば、ワード線ピッチWLPitch400およびデータ線例えば、ビット線ピッチBLPitch400が、メモリアレイ400について示されている。ワード線ピッチWLPitch400は、以下のように表されてもよく、WLPitch400=WS2RWCTFTsi3ビット線ピッチBLPitch400は、以下のように表されてもよく、BLPitch400=0.5PS0.5WRWTsiCTF4距離WS、RW、CTF、PS、W、およびTsiは、図5Eに示されている。距離PSは、WSと実質的に同じ例えば、同じであってもよい。半導体構造455の厚さ例えば、項Tsiは、ピッチBLPitch400において1回発生することに留意されたい。図6は、従来技術による、上から見た時のメモリアレイ600の断面図平行線が省略されているである。図6は、図3Dおよび5Eの図と類似している。メモリアレイ600は、アクセス線、例えば、ワード線680に連結される、複数のメモリセル672を含む。各メモリセル672は、誘電体から形成されてもよい、柱635の側壁例えば、周辺に完全に巻き付けられる。したがって、メモリセル672は、図3Dのメモリアレイ200のハーフラップメモリセル272、および図5Eのメモリアレイ400のクオーターラップメモリセル472と比較して、フルラップメモリセルと称され得る。直列に連結されたメモリセル列672が、各柱635に隣接して形成され、すなわち、1本の柱635につき一列である。各メモリセル672は、それぞれの柱635に隣接して形成され、かつそれに完全に巻き付けられた半導体614を含む。電荷トラップ660が、それぞれの半導体614に隣接して形成され、かつそれに完全に巻き付けられる。それぞれのワード線680の一部分を形成する、制御ゲート665が、それぞれの電荷トラップ660に隣接して形成され、かつそれに完全に巻き付けられる。図6を参照すると、アクセス線例えば、ワード線ピッチWLPitchPAおよびデータ線例えば、ビット線ピッチBLPitchPAが、メモリアレイ600について示されている。ワード線ピッチWLPitchPAは、以下のように表されてもよく、WLPitchPA=WS2RW2CTF2TsiOD5ビット線ピッチBLPitchPAは、以下のように表されてもよく、BLPitchPA=W2CTF2TsiOD6距離WS、RW、CTF、OD、W、およびTsiは、図6に示されている。典型的な値については、CTF=20nm、Tsi=10nm、OD=30nm、WS=30nm、R=10nm、およびW=10nm、WLPitchPA=160nmおよびBLPitchPA=100nmである。メモリアレイ200および400についての等式1および3によってそれぞれ求められる、ワード線ピッチWLPitch200およびWLPitch400は同じである。等式5から等式1および3のいずれか一方を引くことにより、従来技術のフルラップメモリセルのワード線ピッチWLPitchPAと、それぞれハーフラップおよびクオーターラップセルに対するワード線ピッチWLPitch200およびWLPitch400との間の差が得られ、ΔWLPitch=CTFTsiOD7となり、明白にゼロよりも大きい。CTF=20nm、Tsi=10nm、およびOD=30nmという典型的な値については、ΔWLPitch=60nmである。つまり、ハーフおよびクオーターラップメモリセルに対するワード線ピッチは、典型的な値に基づいて、従来技術のフルラップメモリセルに対するワード線ピッチよりも約38パーセント小さくなることが期待される。等式6から等式2を引くことにより、従来技術のフルラップメモリセルのビット線ピッチBLPitchPAおよびハーフラップセルのビット線ピッチBLPitch200が同じであることを示す。等式6から等式4を引くことにより、以下のようになる、従来技術のフルラップメモリセルのビット線ピッチBLPitchPAと、メモリアレイ400のクオーターラップセルのビット線ピッチBLPitch400との間の差が得られる。ΔBLPitchPA-400=CTFTsiOD‐0.5PS‐R‐0.5W8負項にもかかわらず、等式8は依然として、典型的には、ゼロよりも大きい数をもたらす。例えば、CTF=20nm、Tsi=10nm、OD=30nm、PS=30nm、R=10nm、およびW=10nmという典型的な値については、ΔBLPitchPA-400=30nmである。つまり、クオーターラップメモリセルに対するビット線ピッチは、典型的な値に基づいて、従来技術のフルラップメモリセルに対するビット線ピッチよりも約30パーセント小さくなることが期待される。従来技術のフルラップメモリセルのビット線ピッチおよびハーフラップセルのビット線ピッチが同じであるため、クオーターラップメモリセルに対するビット線ピッチは、ハーフラップメモリセルに対するビット線ピッチよりも約30パーセント小さくなることが期待されることに留意されたい。誘電体柱を伴う実施形態については、これは、部分的に、ワード線方向にあり、単一のワード線480に共通して連結された隣接クオーターラップメモリセルが、単一の開口部の中に形成された単一の誘電体柱構造435図5Bから形成される、柱4451および4452図5Eに隣接して位置するが、ワード線方向にあり、単一のワード線280に共通して連結された隣接ハーフラップメモリセルが、別個の開口部の中に形成された別個の誘電体から形成される、別個の柱235図3Dに隣接して位置するためである。結論具体的実施形態が本明細書で図示および説明されているが、同じ目的を達成するように計算される任意の配設が、示された具体的実施形態に代替されてもよいことが、当業者によって理解されるであろう。実施形態の多くの適合が、当業者に明白となるであろう。したがって、本願は、実施形態のいかなる適合または変形をも対象とすることを目的としている。"