アレイ状に配列された複数の画素のそれぞれについて、第1色及び第2色を含む複数の色の何れか1色の画素値をデジタルデータとして出力する撮像部と、第1モードにおいて、前記撮像部から入力されたI個の前記デジタルデータを複数のポートから出力し、第2モードにおいて、前記撮像部から入力されたI個の同色の前記デジタルデータから得られるJ個J<Iのデジタルデータを前記複数のポートのうちの一部のポートから出力する変換部とを備え、前記一部のポートは第1ポート及び第2ポートを含み、前記変換部は、前記画素部の1つの行の画素のデジタルデータの出力において、前記第1モード及び前記第2モードにおいて、前記第1色のデジタルデータを前記第1ポートから出力するとともに、前記第2色のデジタルデータを前記第2ポートから出力することを特徴とする撮像装置。前記複数のポートから出力されたデジタルデータの伝送形式を変換して信号処理部へ出力する伝送部を更に備えることを特徴とする請求項1に記載の撮像装置。前記伝送部は、前記複数のポートのそれぞれに対して、該ポートから出力されたデジタルデータの前記伝送形式を変換する変換回路を備え、前記第1ポートに対する変換回路と前記第2ポートに対する変換回路との間に、前記複数のポートのうち前記第2モードにおいて使用されないポートに対する変換回路が配置され、前記使用されないポートに対する変換回路は前記第2モードの間にオフとなることを特徴とする請求項2に記載の撮像装置。前記変換回路はLVDS回路を含み、前記変換回路は、前記ポートから出力されたデジタルデータをLVDS信号に変換することを特徴とする請求項2又は3に記載の撮像装置。前記撮像部は、前記画素値のデジタルデータをMビットパラレルデータとして出力し、前記変換部は、前記I個のMビットパラレルデータから前記J個のMビットパラレルデータを得る圧縮部と、前記圧縮部から入力された前記J個のMビットパラレルデータのビットを入れ替えてL個のPビットパラレルデータを生成する第1データ変換部と、前記撮像部から入力された前記I個のMビットパラレルデータのビットを入れ替えてQ個のPビットパラレルデータを生成する第2データ変換部と、前記第1モードにおいて前記第2データ変換部からの前記Pビットパラレルデータをシリアルデータに変換して前記複数のポートから出力し、前記第2モードにおいて前記第1データ変換部からの前記Pビットパラレルデータをシリアルデータに変換して前記一部のポートから出力するPS変換部と、を備えることを特徴とする請求項1乃至4の何れか1項に記載の撮像装置。前記撮像部は、前記第2モードにおいて、複数の前記画素値のデジタルデータの加算、平均化、最大値の取得又は最小値の取得を行うことを特徴とする請求項1乃至5の何れか1項に記載の撮像装置。請求項1乃至6の何れか1項に記載の撮像装置と、前記撮像装置から出力された信号を処理する信号処理部と、を備えることを特徴とする撮像システム。特許文献1に記載の撮像装置では、動作モードに依存して、各チャネルから読み出される画素の色が異なる。例えば特許文献1の図10では、1つの行の画素の読み出しにおいて、チャネル1から赤色を表す信号のみが読み出されるモードとチャネル1から赤色を表す信号と緑色を表す信号との両方が読み出されるモードとが混在している。このように動作モードによって1つのチャネルから出力される画素の色が異なると、撮像装置からの信号を処理する信号処理部の動作を動作モードごとに変える必要が生じ、撮像システムの設計が複雑になる。そこで、本発明の1つの側面は、複数の動作モードを有する撮像装置からの信号を処理する信号処理部の設計を容易にするための技術を提供することを目的とする。上記課題に鑑みて、アレイ状に配列された複数の画素のそれぞれについて、第1色及び第2色を含む複数の色の何れか1色の画素値をデジタルデータとして出力する撮像部と、第1モードにおいて、前記撮像部から入力されたI個の前記デジタルデータを複数のポートから出力し、第2モードにおいて、前記撮像部から入力されたI個の同色の前記デジタルデータから得られるJ個J<Iのデジタルデータを前記複数のポートのうちの一部のポートから出力する変換部とを備え、前記一部のポートは第1ポート及び第2ポートを含み、前記変換部は、前記画素部の1つの行の画素のデジタルデータの出力において、前記第1モード及び前記第2モードにおいて、前記第1色のデジタルデータを前記第1ポートから出力するとともに、前記第2色のデジタルデータを前記第2ポートから出力することを特徴とする撮像装置が提供される。上記手段により、複数の動作モードを有する撮像装置からの信号を処理する信号処理部の設計を容易にするための技術が提供される。添付の図面を参照しつつ、本発明の様々な実施形態を以下に説明する。図1を用いて1つの実施形態に係る固体撮像装置100の全体の構成例を説明する。固体撮像装置100は撮像部110、変換部120、伝送部130、制御部140およびタイミング発生部150を備えうる。撮像部110で得られた各画素の画素値を表すデジタルデータはデータin1~in8として変換部120へ出力される。変換部120と伝送部130とは本実施形態では12本の信号線で接続される。変換部120は撮像部110から出力されたデータを変換して12個のデータs1p1~s4p1として伝送部130へ出力する。伝送部130は変換部120から出力されたデータの伝送形式を変換して信号線170へ出力する。タイミング発生部150は撮像部110へ供給されるタイミングを発生する。制御部140は固体撮像装置100全体の動作を制御する。特に、本実施形態の固体撮像装置100は通常モード第1モードと圧縮モード第2モードとの2つのモードで動作可能であり、制御部140は固体撮像装置100が何れのモードで動作するかを制御する。通常モードは撮像部110から出力された画素値を表すデジタルデータをそのまま後続の信号処理部へ出力するモードであり、例えば静止画撮影などの高精細画像撮影時に用いられる。一方、圧縮モードは撮像部110から出力された画素値を表すデジタルデータの複数個を代表する1つのデジタルデータを後続の信号処理部へ出力するモードである。この圧縮モードは例えば動画撮影などの高速駆動が必要な場合に用いられる。撮像部110は、画素部111、ADアナログデジタル変換部112およびラインメモリ部113を備えうる。画素部111には複数の画素がアレイ状に配列されており、各画素の画素値がアナログデータとして取得される。AD変換部112は画素部111で取得されたアナログデータをそれぞれデジタルデータに変換する。AD変換部112から出力されたデジタルデータはラインメモリ部113に格納され、1クロックあたり8画素分のデジタルデータが変換部120へ出力される。本実施形態では1つのデジタルデータは12ビットで構成される。撮像部110と変換部120とを接続するバスは96ビット=12ビット×8データのバス幅を有しており、撮像部110から変換部120へ伝送されるデジタルデータの各ビットはパラレルに伝送される。変換部120は、圧縮部121、第1データ変換部122、第2データ変換部123、切替部124およびPSパラレルシリアル変換部125を備えうる。圧縮部121は撮像部110が出力したデータin1~in8I個のMビットパラレルデータに基づいてデータout1~out8J個のPビットパラレルデータを出力する。一部の実施形態において、圧縮部121は画素値を表すデジタルデータを複数個加算して1つのデジタルデータを生成する。すなわち、圧縮部121は加算部として機能する。この1つのデジタルデータは複数の画素の値を代表する。本実施形態では、それぞれが画素値を表す複数個のデジタルデータを単純に加算して1つのデジタルデータを生成しているが、複数個のデジタルデータを処理する方法は加算に限られない。例えば複数個のデジタルデータの平均化を行って平均値を求めてもよいし、最大値や最小値を有するデジタルデータを代表値として取得してもよい。すなわち、複数個のデジタルデータから、複数の画素の値を表す1つのデジタルデータを得る処理であればよい。第1データ変換部122は、圧縮部121が出力した8個のデータout1~out8のビット幅を変換して12個のデータdout1p1~dout4p3として出力する。本実施形態では、データout1~out8はそれぞれ12ビットであり、データdout1p1~dout4p3はそれぞれ8ビットである。第2データ変換部123は、撮像部110が出力した8個のデータin1~in8のビット幅を変換して12個のデータdin1p1~din4p3として出力する。本実施形態では、データin1~in8はそれぞれ12ビットであり、データdin1p1~din4p3はそれぞれ8ビットである。切替部124は、制御部140からの指示に従って出力を切り替える。具体的には、固体撮像装置100が圧縮モードで動作する場合に、切替部124は第1データ変換部122からの出力dout1p1~dout4p3をデータd1p1~d4p3として出力する。固体撮像装置100が通常モードで動作する場合に、切替部124は第2データ変換部123からの出力din1p1~din4p3をデータd1p1~d4p3として出力する。PS変換部125は切替部124が出力するパラレルデータd1p1~d4p3をシリアルデータs1p1~s4p3に変換して出力する。上記において概要を説明した各構成要素について、以下により詳細に説明する。まず、図2を用いて撮像部110の構成をより詳細に説明する。画素部111には光電変換素子を含む画素がアレイ状に配列されており、光電変換素子の上にはカラーフィルタが載せられている。その結果として、画素部111の各画素から、複数の色のうちの何れか1色についての画素値が読み出される。図2では例としてベイヤー配列のカラーフィルタが用いられ、第1行の行に沿った方向に赤、緑のカラーフィルタが繰り返し配置される。そこで、第1行の画素を図面の左側からR1、G2、...と呼ぶ。図2では画素G8までしか示していないが、これ以降も同様に列方向に画素が配置される。第2行の行に沿った方向に緑、青のカラーフィルタが繰り返し配置される。そこで、第2行の画素を図面の左側からG1、B2、...と呼ぶ。第3行以降は第1行、第2行の配列が繰り返される。例えば赤色のカラーフィルタが設けられた画素から得られた信号を、赤の画素値と呼ぶことにする。緑色、青色についても同様である。図2に示される構成例では、図面の左側から奇数列に位置する画素のデータが画素部111の上部に配置されたAD変換部112に出力され、偶数列に位置する画素のデータが画素部111の下部に配置されたAD変換部112に出力される。例えば、画素R1からの信号は垂直信号線201を介して列アンプ202へ出力され、列アンプ202で増幅されてアナログデータとしてAD変換器203へ出力される。AD変換器203は列アンプ202が出力したアナログデータをデジタルデータに変換してラインメモリ211に格納する。同様に、画素G2からの信号は垂直信号線204を介して列アンプ205へ出力され、列アンプ205で増幅されてアナログデータとしてAD変換器206へ出力される。AD変換器206は列アンプ205が出力したアナログデータをデジタルデータに変換してラインメモリ212に格納する。以降では、特に断らない限り、列の奇数及び偶数は、図の左側から数えるものとする。ラインメモリ部113は8つのラインメモリ211~218を有し、それぞれ第1列~第8列の画素の値を表すデジタルデータを記憶する。第9列以降の画素の値を表すデジタルデータについても同様に8つのラインメモリ211~218の何れかに記憶される。撮像部110は水平走査用アドレス指定部220をさらに備えうる。水平走査用アドレス指定部220は、ラインメモリ部113に格納された1行分の画素のデジタルデータを8個ずつin1~in8として8個のチャンネルで出力する。図3を用いて画素部111に含まれる画素の回路構成の例を説明する。図3は画素部111の左上の4つの画素R1、G2、G1、B2に注目した図である。奇数行に含まれる画素を代表して画素R1について説明し、偶数行に含まれる画素を代表して画素G1について説明する。画素R1は入射光量に応じて電荷を生じる光電変換を行う光電変換素子フォトダイオード301を含む。光電変換素子301で光電変換された電荷は、転送MOSトランジスタ302を介してフローティングディフュージョンFD図示せずに保持される。FDに保持された電荷はFDの寄生容量によって電位に変換され、そのFDの電位に応じた信号が増幅MOSトランジスタ303によって増幅される。増幅された信号は垂直信号線201に現れる。また、画素R1はFDの電圧を所定の電圧にリセットするリセットMOSトランジスタ304を含む。画素G1は光電変換素子311を含む。光電変換素子311で光電変換された電荷は、転送MOSトランジスタ312を介して増幅MOSトランジスタ303に供給され、増幅MOSトランジスタ303によって増幅される。図3では、列方向に隣接する2つの画素で増幅MOSトランジスタ303を共有するが、これに限られず、それぞれの画素が増幅MOSトランジスタを有してもよい。図4に示されるタイミング図を用いて撮像部110の動作の一例を説明する。時刻t1において垂直走査用アドレス指定部図3に図示せずによって1アドレス目が選択される。1アドレス目が指定されると、パルスの引数nが1となり、1行目の画素と2行目の画素の値が読み取られる。また、時刻t1に図3に示されたSVDDが、増幅MOSトランジスタ303が増幅器として動作しない基準レベル例えば接地レベルからVDDレベルに変更される。時刻t2~t3においてPres1をLowからHighにすることによってリセットMOSトランジスタ304をONし、FDにVDDレベルを書き込む。この1アドレス目1行目、2行目のFDのみをVDDレベルにし、その他の行を基準レベルにすることで、1アドレス目の増幅MOSトランジスタ303からの出力のみが垂直信号線201、204に出力される。時刻t4~t5において、1アドレス目の上の行、つまり1行目の転送MOSトランジスタ302のゲートに接続されているPtx11をONする。これにより光電変換素子301に蓄積された電荷がFDに転送される。また転送された電荷量に応じた信号が増幅MOSトランジスタ303によって電圧値として垂直信号線13に読み出され、列アンプ202を通じてAD変換器203へ出力される。時刻t5~t6ではAD変換器203においてAD変換が行なわれる。時刻t6にて、Pres1、Ptx11が再度ONとなり、光電変換素子301がリセットされる。またAD変換後の1行目のデジタルデータを、水平走査用アドレス指定部220によって順次指定することによって第1行のデータを読み出す。この読み出しは、2行目のAD変換が終了する時刻までに完了すればよい。時刻t7~t8では、SVDDを基準レベルにし、Pres1をHighにすることで光電変換素子301に基準レベルを書き込んでいる。これにより1行目からの画素出力を垂直信号線13、14に出力しないようにする。時刻t9にて再度SVDDをVDDレベルに変更する。またPres1をHighにし、時刻t10~t11にてPtx21をONすることで2行目の画素の値を垂直信号線に出力する。時刻t12にて光電変換素子311をリセットし、基準レベルを書き込んで、2行目の処理を終了する。時刻t13以降では、垂直走査用アドレス指定部にて次の2アドレス目を指定して同様の処理を行う。図5を用いて、1行目の画素の値を表すデジタルデータを記憶したラインメモリ部113の状態を説明する。図5において、参照符号R1は画素そのものを参照するのではなく、画素R1の画素値を表すデジタルデータを参照する。図4のタイミング図を用いて説明したように、時刻t6の時点でラインメモリ部113には1行目の画素の値を表すデジタルデータが記憶されている。前述のように、ラインメモリ部113はラインメモリ211~218を有しており、ラインメモリ211には1列目の画素R1や、9列目の画素R9などを表すデジタルデータが記憶されている。すなわち、ラインメモリ211には、1列目の画素から始めて8列ごとの画素値が記憶されている。その他のラインメモリ212~218についても同様である。前述の通り、各画素値を表すデジタルデータは12ビットで構成される。水平走査用アドレス指定部220は、タイミング発生部150が出力するクロックごとに、各ラインメモリからそれぞれ1個のデジタルデータを出力する。すなわち、1クロックあたり8個のデジタルデータが並列に出力される。例えば、1クロック目ではR1、G2、...、G8を表す8個のデジタルデータが出力される。本実施形態では各ラインメモリから出力されるデジタルデータがパラレルデータである場合を扱うが、シリアルデータであってもよい。また、本実施形態では水平走査用アドレス指定部220は81MHzのレートでデジタルデータを出力する。図6を用いて第1データ変換部122および第2データ変換部123へ入力されるデジタルデータについて説明する。図6aは第2データ変換部123へ入力されるデジタルデータについて説明する。図1に示すように、第2データ変換部123へは、撮像部110が出力するデジタルデータin1~in8がそのまま入力される。例えば、1クロック目にはR1~G8の画素の値がそれぞれデジタルデータin1~in8として第2データ変換部123へ入力される。2クロック目にはR9~G16の画素の値がそれぞれデジタルデータin1~in8として第2データ変換部123へ入力される。図6bは第1データ変換部122へ入力されるデジタルデータについて説明する。図1に示すように、第1データ変換部122へは、圧縮部121が出力するデジタルデータout1~out8が入力される。一部の実施形態では、圧縮部121は3個の隣接する同色画素のデジタルデータを加算して1つのデジタルデータを生成する。例えば、圧縮部121は画素R1、R3、R5の3個のデジタル信号を加算して得られたデジタルデータをout1として出力する。本実施形態では、加算後の画素の重心を等ピッチとするために、緑色画素について、画素G2のデジタルデータを使用せず、画素G4から3個ずつ加算する。図7を用いて圧縮部121の構成例を説明する。図に示されるように、3クロック分の入力が各Dフリップフロップに記憶される。そして、圧縮部121は、各Dフリップフロップに記憶されたデジタルデータを3個加算して1個のデジタルデータを生成し出力する。図8を用いて圧縮部121の入出力レートについて説明する。圧縮部121へは1クロックあたり8個のデジタルデータが入力される。圧縮部121では3個のデジタルデータから1個のデジタルデータを生成しているため、デジタルデータの個数は1/3になる。圧縮部121から1クロックあたり8個のデジタルデータを出力するためには、圧縮部121からの出力レートを圧縮部121への入力レートの1/3にすればよい。前述の通り、圧縮部121への入力レートは81MHzであるので、圧縮部121からの出力レートはその1/3の27MHzとなる。続いて、図9A、図9Bを用いて第2データ変換部123における処理の一例を説明する。前述の通り、第2データ変換部123へは、81MHzのレートで1クロックあたり12ビットパラレルデータが8個入力される。そこで、第1データ変換部122は入力データのビット幅を8ビットに変換して、81MHzのレートで1クロックあたり8ビットパラレルデータを12個出力する。図に示される例では、in1として入力された画素R1を表す12ビットデジタルデータの各ビットは、4ビットずつdin1p1~din1p3の上位ビットに振り分けられる。同様に、in5として入力された画素R5を表す12ビットデジタルデータが4ビットずつdin1p1~din1p3の下位ビットに振り分けられる。その結果として、例えばdin1p370in1118in5118、din1p270in174in574、din1p170in130in530、のように変換される。ここで、例えばin1118はデータin1の11ビット目から8ビット目までのビット列を表す。また、{...}はビット連接を表す。他の12ビットデジタルデータの各ビットも同様に図に示すように振り分けられる。一般に、第2データ変換部123はI個のMビットパラレルデータのビットを入れ替えてQ個のPビットパラレルデータを生成する。次に、図10A、図10Bを用いて第1データ変換部122における処理の一例を説明する。前述の通り、第1データ変換部122へは、27MHzのレートで1クロックあたり12ビットのパラレルデータが8個入力される。そこで、第1データ変換部122は入力データのビット幅を8ビットに変換する。また、第1データ変換部122は、出力レートを3倍の81MHzに変換して、第2データ変換部123の出力レートに一致させる。ビット幅が変換されると、8個の12ビットパラレルデータは12個の8ビットパラレルデータになる。また、出力レートが入力レートの3倍であるため、1クロックあたり4個の8ビットパラレルデータを出力する。図に示される例では、out1として入力された3個の画素R1、R3、R5を表す12ビットデジタルデータの各ビットは、6ビットずつ1クロック目に出力されるdout1p1とdout1p2との上位ビットに振り分けられる。out2~out8の各ビットも図に示されるように、3クロックの間に送信されるdout1p1~dout4p3の何れかのビットに振り分けられる。その結果として、例えば、1クロック目のdout1p170out150out3542クロック目のdout1p170out330out5523クロック目のdout1p170out510out750のように変換される。第1データ変換部122からは1クロックあたり4個のデジタルデータが出力される。そのため、dout1p3、dout2p1~dout2p3、dout3p1~dout3p3、dout4p3としてデータを出力する必要がない。そこで、第1データ変換部122はこれらのデータとしてLow図では0と表示を出力する。一般に、第1データ変換部122はJ個のMビットパラレルデータのビットを入れ替えてL個のPビットパラレルデータを生成する。続いて、図11A~図11Dを用いて、通常モードにおけるPS変換部125の動作の一例について説明する。前述の通り、PS変換部125へは81MHzのレートで1クロックあたり12個の8ビットパラレルデータが入力される。PS変換部125はこのパラレルデータをそれぞれシリアルデータに変換して、648MHzで1クロックあたり12個の1ビットシリアルデータを出力する。例えば、図11Aに示されるように、PS変換部125は、d1p3として入力されたデジタルデータを最上位ビットから順にs1p3として各クロックに出力する。その結果として、s1p3として画素R1を表すデジタルデータの11ビット目から8ビット目までが出力され、続いて画素R5を表すデジタルデータの11ビット目から8ビット目までが出力される。その他の入力データも同様にシリアルデータに変換される。その結果として、例えば図11Aに示すように、1クロック目から4クロック目のs1p1~s1p3のデータとして、画素R1を表すデジタルデータが出力される。このように、通常モードにおいて、1行目の画素の読み出しの際に、ポートs1p1~s1p3、s3p1~s3p3から赤色を表す画素値が出力される。また、ポートs2p1~s2p3、s4p1~s4p3から緑色を表す画素値が出力される。次に、図12A、図12Bを用いて、圧縮モードにおけるPS変換部125の動作の一例について説明する。通常モードと圧縮モードとではPS変換部125へ入力されるデータの値が異なるだけで、PS変換部125の動作自体は同じであるため、説明を省略する。PS変換部125による変換結果として、例えば図11Aに示すように、1クロック目から6クロック目のs1p1、s1p2のデータとして、3個の画素R1、R3、R5を表すデジタルデータが出力される。圧縮モードでは、d1p3、d2p1~d2p3、d3p1~d3p3、d4p3として常にLowが入力される。そこで、PS変換部125はs1p3、s2p1~s2p3、s3p1~s3p3、s4p3としてLowを出力する。このように、圧縮モードにおいて、1行目の画素の読み出しの際に、ポートs1p1、s1p2から赤色を表す画素値が出力され、ポートs4p1、s4p2から緑色を表す画素値が出力される。それ以外のポートはLowが出力される。すなわち、ポートs1p1、s1p2第1ポートからは、通常モード第1モードと圧縮モード第2モードとの両方において、赤色を表す画素のデジタルデータ第1色のデジタルデータが出力される。また、ポートs4p1、s4p2第2ポートからは、通常モードと圧縮モードとの両方において、緑色を表す画素のデジタルデータ第2色のデジタルデータが出力される。これにより、後続の信号処理部はモードによって処理すべき色を切り替える必要が無くなり、入力されたデータの処理が容易になる。続いて、図13を用いて伝送部130を詳細な構成の一例を説明する。伝送部130は出力ドライバとして機能する12個のLVDSLowvoltagedifferentialsignaling回路を有し、それぞれに伝送部130へ入力されるシリアルデータs1p1~s4p3が供給される。各LVDS回路は供給されたシリアルデータをLVDS信号へ変換して信号線170へ出力する。上述されたように、変換部120から伝送部130へは12本の信号線を介してデータが転送される。通常モードにおいては、この12本の信号線をすべて用いてデータが転送されるが、アッシュモードでは12本の信号線のうち4本を用いてデータが転送される。そこで、圧縮モードでは、add_md信号をHighにして、データ処理を行わないLVDS変換回路の電源をオフする。上述の例では、圧縮モードにおいて8個のLVDS回路の電源をオフにできる。その結果、圧縮モードでは通常モードと比較して伝送部130の消費電力を1/3に低減できる。伝送部130は固体撮像装置100の他の構成要素と比較して消費電力が大きいため、伝送部130での消費電力の低減は固体撮像装置100全体の消費電力の低減に大きく寄与する。また、PS変換部125を12本の信号線ごとに動作を停止可能なように構成してもよい。そして、圧縮モードおいて使用されない信号線に対応するPS変換動作を停止する。これは例えばPS変換部125で使用しているクロックを止めることによって実現されうる。これにより、圧縮モードでは通常モードと比較してPS変換部125の消費電力も1/3に低減できる。さらに、図13に示すように、圧縮モードにおいて用いられるLVDS回路の間に、圧縮モードにおいて用いられないLVDS回路を配置するように伝送部130が構成されてもよい。図13の例では、シリアルデータs4p2が供給されるLVDS回路とシリアルデータs1p1が供給されるLVDS回路との間に、圧縮モードで用いられないLVDS回路が配置されている。このように、圧縮モードで用いられるLVDS回路を分散して配置することにより、LVDS回路で生じる発熱を分散することができる。これにより、伝送部130の一部が過熱することを軽減できる。さらに、上述の数値例のように、通常モードと圧縮モードの両方において伝送部130の各出力線から信号が絶えず出力されるように各種パラメータを設定してもよい。まず、固体撮像装置100で用いられるパラメータを以下のように定義する。K:1クロックあたりに撮像部110から読み出す画素数。L:伝送部130がLVDS信号を出力する信号線170の本数。M:AD変換部112の分解能。AD変換部112は画素値をMビットのデジタルデータで表す。N:圧縮率。圧縮部121はN個の画素のデジタルデータを用いて1つのデジタルデータを出力する。このようにパラメータを定義した場合に、伝送部130からビットを隙間無く出力するための条件式は以下のようになる。条件1:K×M/Lが自然数である。条件2:K×M/Nが自然数である。K×Mは1クロックあたりに変換部120へ入力される総ビット数を表す。そのため、通常モードにおいて伝送部130からビットが隙間無く出力されるためには、この総ビット数が信号線の本数Lで割り切れる必要があり、条件1が得られる。次に、K×M/Nは、圧縮モードにおける1クロックあたりの総ビット数を表す。そのため、圧縮モードにおいて伝送部130からビットが隙間無く出力されるためには、これも自然数となる必要があり、条件2が得られる。ビットが隙間無く出力されることで、通常モード、圧縮モードの両方において、信号線170の本数を最小化できる。圧縮モードにおいて、オフにできるLVDS回路の個数を最大化することができ、圧縮モードにおける伝送部130の消費電力が最小となる。この場合に、圧縮モードにおいてオンにするLVDS回路の個数は、L/Nで与えられる。上述の例では、K=8、L=12、M=12、N=3であるため、上述の条件をすべて満たし、4個のLVDS回路をオンにすればよいことがわかる。続いて、図14を用いて図1の撮像部110の変形例を説明する。本発明の一部の実施形態において、図1の固体撮像装置100は撮像部110の代わりに図14の撮像部1400を備えうる。撮像部1400も撮像部110と同様に、画素部1410、AD変換部1420、およびラインメモリ部1430を備えうる。画素部1410、AD変換部1420、およびラインメモリ部1430のそれぞれの構成は画素部111、AD変換部112、およびラインメモリ部113と同様であるが、撮像部1400ではこれらの配置が撮像部110と異なる。画素部1410からのアナログデータはラインメモリ部1430で一時的に保持される。ラインメモリ部1430に記憶されたアナログデータは1クロックあたり8個ずつAD変換部1420へ出力され、AD変換部1420においてそれぞれデジタルデータへ変換される。これらのデジタルデータがin1~in8として変換部120へ出力される。続いて、図15を用いて圧縮部121が信号間引きによってデータ量を低減し高速駆動を行う場合の回路構成を説明する。この場合、圧縮部121はそれぞれが画素値を表す3個のデジタルデータから1個のデジタルデータを第1データ変換部122へ出力する。図16は圧縮部121が間引き処理を行う場合の入出力レートを示す。間引き処理の場合も図8で説明された加算処理の場合と同様に圧縮部121の出力レートは入力レートの1/3となる。図17を用いて上述した固体撮像装置100を撮像システム2200に適用した実施形態を説明する。撮像システム2200は例えばカメラであり、第1実施形態で説明された固体撮像装置100を備える。撮像システム2200は光学系2210、信号処理部2220、CPU2230、スイッチ部2240、映像表示部2250および画像記録部2260をさらに備えうる。光学系2210より入射した光に応じて、固体撮像装置100は前述のようにLVDS信号を信号線170へ出力する。出力されたLVDS信号は、さらに映像表示部2250、画像記録部2260に出力できるように信号処理部2220にて画像補正が行なわれる。信号処理後の画像信号は例えば映像表示部2250に表示され、画像記録部2260に記録される。またスイッチ部2240の操作によって動作モードが切り替えられると、その情報はCPU2230に入力され、CPU2230にて光学系2210、固体撮像装置100、信号処理部2220、映像表示部2250および画像記録部2260の制御が変更される。