"半導体チップを搭載し、第1および第2外部端子を含んだ半導体パッケージと、水晶振動子と、前記半導体パッケージおよび前記水晶振動子が実装される配線基板とを備え、前記半導体チップには、前記第1外部端子を入力とし、前記第2外部端子を出力とする反転論理回路が形成され、前記配線基板には、第1配線層を用い、前記第1外部端子から延伸し、前記水晶振動子の一端に結合される第1配線パターンと、前記第1配線層を用い、前記第2外部端子から前記第1配線パターンと略並行に延伸し、前記水晶振動子の他端に結合される第2配線パターンと、前記第1配線層を用い、前記第1配線パターンと前記第2配線パターンの間の領域に配置され、前記反転論理回路の接地電源電圧と電気的に接続される第3配線パターンとが形成されることを特徴とする水晶発振装置。請求項1記載の水晶発振装置において、前記配線基板には、更に第1および第2容量が実装され、前記第1容量は、一端が前記第1配線パターンに、他端が前記第3配線パターンに接続され、前記第2容量は、一端が前記第2配線パターンに、他端が前記第3配線パターンに接続されることを特徴とする水晶発振装置。請求項2記載の水晶発振装置において、前記半導体パッケージは、更に、前記第1外部端子と前記第2外部端子の間に隣接して配置され、前記反転論理回路の接地電源電圧用の端子である第3外部端子を備え、前記第3配線パターンは、前記第3外部端子に接続されることを特徴とする水晶発振装置。請求項3記載の水晶発振装置において、前記半導体パッケージは、更に、前記第3外部端子と対向する側で前記第1外部端子に隣接して配置され、前記反転論理回路の電源電圧用の端子である第4外部端子を備えることを特徴とする水晶発振装置。請求項1記載の水晶発振装置において、前記配線基板には、更に、前記第1、第2および第3配線パターンの形成領域を囲むように配置され、前記反転論理回路の接地電源電圧と電気的に接続される第4配線パターンが形成されることを特徴とする水晶発振装置。請求項5記載の水晶発振装置において、前記配線基板には、更に、前記第1配線層とは単数または複数の誘電体層を挟んで異なる層となる第N配線層を用いて面状に配置され、前記第1、第2、第3および第4配線パターンとの間で前記単数または複数の誘電体層を挟んで対向する部分を持ち、前記反転論理回路の接地電源電圧と電気的に接続される第5配線パターンが形成されることを特徴とする水晶発振装置。請求項1記載の水晶発振装置において、前記配線基板には、更に、前記第1配線層を用い、前記半導体パッケージの実装部分で面状に配置され、前記反転論理回路の接地電源電圧と電気的に接続される第6配線パターンが形成されることを特徴とする水晶発振装置。請求項7記載の水晶発振装置において、前記第1外部端子と前記第2外部端子は隣接して配置され、前記第3配線パターンは、前記第1外部端子と前記第2外部端子の間の空間を介して前記第6配線パターンに接続されていることを特徴とする水晶発振装置。請求項7記載の水晶発振装置において、前記配線基板には、更に前記第1、第2および第3配線パターンの形成領域を囲むように配置され、前記反転論理回路の接地電源電圧と電気的に接続される第4配線パターンと、前記第1配線層とは単数または複数の誘電体層を挟んで異なる層となる第N配線層を用いて面状に配置され、前記第1、第2、第3および第4配線パターンとの間で前記単数または複数の誘電体層を挟んで対向する部分を持ち、前記反転論理回路の接地電源電圧と電気的に接続される第5配線パターンとが形成され、前記第4配線パターンは、前記第6配線パターンとの間で、前記第1配線層内でループを構成するように配置されていることを特徴とする水晶発振装置。請求項1記載の水晶発振装置において、前記水晶振動子は、1MHz未満の発振周波数に対応したものであることを特徴とする水晶発振装置。外部に設けられる水晶振動子の接続用端子であり、互いに隣接して配置された第1および第2外部端子と、半導体チップと、前記半導体チップと前記第1および第2外部端子との間を接続する第1および第2接続部品とを備え、前記半導体チップは、第1方向に順に隣接して配置された第1、第2および第3領域と、前記第1方向と直交する第2方向において前記第1、第2および第3領域に近接して配置され、反転論理回路が形成される発振回路領域とを備え、前記第1領域では、前記第1外部端子に前記第1接続部品を介して接続され、前記反転論理回路の入力ノードに第1信号配線を介して接続される第1パッドが形成され、前記第3領域では、前記第2外部端子に前記第2接続部品を介して接続され、前記反転論理回路の出力ノードに第2信号配線を介して接続される第2パッドが形成され、前記第2領域では、前記発振回路領域に向けて延伸する第1電源配線が形成されることを特徴とする水晶発振装置。請求項11記載の水晶発振装置において、前記水晶発振装置は、更に、外部からの電源が供給される第3外部端子と、前記半導体チップと前記第3外部端子との間を接続する第3接続部品とを備え、前記半導体チップは、更に、前記第3外部端子に前記第3接続部品を介して接続される第3パッドが形成された第4領域を備え、前記第3パッドは、第2電源配線を介して前記第2領域の前記第1電源配線に接続されていることを特徴とする水晶発振装置。請求項12記載の水晶発振装置において、前記第2領域では、更に、前記第1電源配線に接続される電源用のESD保護素子が形成されることを特徴とする水晶発振装置。請求項12記載の水晶発振装置において、前記第1領域では、更に、前記第1パッドに接続される第1ESD保護素子が形成され、前記第3領域では、更に、前記第2パッドに接続される第2ESD保護素子が形成され、前記第1および第2ESD保護素子のそれぞれは、電源電圧側ではなく接地電源電圧側に接続されていることを特徴とする水晶発振装置。請求項11記載の水晶発振装置において、前記水晶振動子は、1MHz未満の発振周波数に対応したものであることを特徴とする水晶発振装置。発振回路ブロックと、所定の回路ブロックと、前記発振回路ブロック用の第1接続領域と、前記所定の回路ブロック用の第2接続領域とが形成された半導体チップと、外部に設けられる水晶振動子の接続用端子である第1および第2外部端子と、外部からの電源が供給される第3外部端子と、前記第1接続領域と前記第1および第2外部端子との間を接続する第1および第2接続部品と、前記第2接続領域と前記第3外部端子との間を接続する第3接続部品とを備え、前記発振回路ブロックは、反転論理回路を含み、前記第1接続領域は、第1方向に順に隣接して配置された第1、第2および第3セル領域を含み、前記第1セル領域では、前記第1外部端子に前記第1接続部品を介して接続され、前記反転論理回路の入力ノードに第1信号配線を介して接続される第1パッドが形成され、前記第3セル領域では、前記第2外部端子に前記第2接続部品を介して接続され、前記反転論理回路の出力ノードに第2信号配線を介して接続される第2パッドが形成され、前記第2セル領域では、前記反転論理回路の電源に接続される第1電源配線が形成され、前記第2接続領域は、第4セル領域を含み、前記第4セル領域では、前記第3外部端子に前記第3接続部品を介して接続され、前記所定の回路ブロックに第2電源配線を介して接続される第3パッドが形成され、前記第2セル領域の前記第1電源配線には、前記第3外部端子からの電源が供給されるように構成されたことを特徴とする水晶発振装置。請求項16記載の水晶発振装置において、前記水晶発振装置は、更に、第4接続部品を備え、前記第2接続領域は、更に、第5セル領域を含み、前記第5セル領域では、前記第3外部端子に前記第4接続部品を介して接続され、前記第2セル領域の前記第1電源配線に第3電源配線を介して接続される第4パッドが形成されることを特徴とする水晶発振装置。請求項17記載の水晶発振装置において、前記第1外部端子と前記第2外部端子は、隣接して配置されていることを特徴とする水晶発振装置。請求項18記載の水晶発振装置において、前記水晶振動子は、1MHz未満の発振周波数に対応したものであることを特徴とする水晶発振装置。基準電流を生成する基準電流生成回路と、電源電圧ノードと第1ノードの間にソースドレイン経路が形成され、前記基準電流をカレントミラーすることで第1電流を生成する第1MISトランジスタと、ソースが接地電源電圧ノードに接続され、前記第1ノードと前記接地電源電圧ノードの間にソースドレイン経路が形成される第2MISトランジスタと、前記第1ノードを、第1容量を介して前記接地電源電圧ノードへ接続するための第1端子と、前記第2MISトランジスタのゲートに接続される第2ノードを、第2容量を介して前記接地電源電圧ノードへ接続するため、及び水晶振動子を介して前記第1端子へ接続するための第2端子と、前記第1ノードと前記第2ノードの間に挿入された帰還抵抗と、前記第1ノードに生成された第1振幅を持つ第1発振信号を第1比較電圧を基準として大小判定し、前記第1振幅よりも大きい第2振幅を持つ第2発振信号を生成するコンパレータ回路ブロックとを有することを特徴とする半導体装置。請求項20記載の半導体装置において、前記第1MISトランジスタは、更に、前記水晶振動子の負荷容量値を表す第1モード設定信号に応じてトランジスタサイズが可変設定可能に構成され、前記水晶振動子の前記負荷容量値が第1負荷容量値の際には前記第1電流の電流値を第1電流値に設定し、前記負荷容量値が前記第1負荷容量値よりも大きい第2負荷容量値の際には前記第1電流の電流値を前記第1電流値よりも大きい第2電流値に設定することを特徴とする半導体装置。請求項21記載の半導体装置において、前記第2MISトランジスタは、サブスレッショルド領域で動作し、前記基準電流生成回路は、前記基準電流を温度に比例して増加させることを特徴とする半導体装置。請求項22記載の半導体装置において、前記基準電流生成回路は、第1のnチャネル型MISトランジスタと、前記第1のnチャネル型MISトランジスタのソースと前記接地電源電圧ノードの間に挿入される電流値設定用抵抗と、ソースが前記接地電源電圧ノードに接続され、ゲートおよびドレインが前記第1のnチャネル型MISトランジスタのゲートに接続される第2のnチャネル型MISトランジスタと、ソースドレイン経路が前記第1のnチャネル型MISトランジスタのソースドレイン経路と直列に接続される第1のpチャネル型MISトランジスタと、ソースドレイン経路が前記第2のnチャネル型MISトランジスタのソースドレイン経路と直列に接続され、前記第1のpチャネル型MISトランジスタとカレントミラー回路を構成する第2のpチャネル型MISトランジスタとを備え、前記第1MISトランジスタは、前記第1および第2のpチャネル型MISトランジスタとカレントミラー回路を構成し、前記第1および第2のnチャネル型MISトランジスタは、サブスレッショルド領域で動作することを特徴とする半導体装置。請求項21記載の半導体装置において、前記第2MISトランジスタは、サブスレッショルド領域で動作し、前記第2負荷容量値/前記第1負荷容量値の値がMの場合、前記第2電流値/前記第1電流値の値は、Mの2乗になっていることを特徴とする半導体装置。請求項20記載の半導体装置において、前記コンパレータ回路ブロックは、前記第1比較電圧を生成する比較電圧生成回路と、前記第1発振信号と前記第1比較電圧の差分を増幅する差動増幅回路とを含み、前記比較電圧生成回路は、前記電源電圧ノードと第3ノードの間にソースドレイン経路が形成され、前記基準電流をカレントミラーすることで第3電流を生成する第3MISトランジスタと、前記第2MISトランジスタと同一のトランジスタサイズを持ち、ソースが前記接地電源電圧ノードに接続されると共に前記第3ノードと前記接地電源電圧ノードの間にソースドレイン経路が形成され、ゲートとドレインが共通接続される第4MISトランジスタとを備え、前記第3ノードに前記第1比較電圧が生成されることを特徴とする半導体装置。請求項25記載の半導体装置において、前記比較電圧生成回路は、更に、前記第4MISトランジスタを複数備え、前記複数の第4MISトランジスタは、前記第3ノードと前記接地電源電圧ノードの間で、それぞれ並列に接続されることを特徴とする半導体装置。請求項25記載の半導体装置において、前記差動増幅回路は、ヒステリシス特性を持つことを特徴とする半導体装置。請求項20記載の半導体装置において、前記基準電流生成回路は、発振起動時に、前記基準電流の電流値を一時的に増加させるスタートアップ回路を備えることを特徴とする半導体装置。請求項20記載の半導体装置において、更に、前記第1ノードと前記第2MISトランジスタのドレインの間にスイッチとして機能する第5MISトランジスタを有することを特徴とする半導体装置。基準電流を生成する基準電流生成回路と、電源電圧ノードと第1ノードの間にソースドレイン経路が形成され、前記基準電流をカレントミラーすることで第1電流を生成する第1MISトランジスタと、ソースドレインの一方が前記第1ノードに接続され、スイッチとして機能する第1スイッチ用MISトランジスタと、ソースが接地電源電圧ノードに接続され、ドレインが前記第1スイッチ用MISトランジスタのソースドレインの他方に接続される第2MISトランジスタと、前記第1ノードを、第1容量を介して前記接地電源電圧ノードへ接続するための第1端子と、前記第2MISトランジスタのゲートとなる第2ノードを、第2容量を介して前記接地電源電圧ノードへ接続し、更に水晶振動子を介して前記第1端子へ接続するための第2端子と、前記第1ノードと前記第2ノードの間に挿入された帰還抵抗と、前記第1ノードに生成された第1振幅を持つ第1発振信号を第1比較電圧を基準として大小判定し、前記第1振幅よりも大きい第2振幅を持つ第2発振信号を生成するコンパレータ回路ブロックとを有することを特徴とする半導体装置。例えば、マイクロコンピュータマイコンを代表とする各種電子機器では、通常、時計機能を実現するための水晶発振装置を搭載している。水晶発振装置は、電池等のバッテリによって動作する場合が多く、高精度と共に特に低消費電力化等が求められる。水晶発振装置を低消費電力化するためには、小さい負荷容量値CL値に対応した低CL値対応の水晶振動子を用いることが有益である。図30は、一般的な水晶発振装置の構成例を示す回路図である。図31は、本発明の前提として検討した発振回路部の配置例を示す概略図である。図30に示す水晶発振装置は、半導体パッケージPKGxと、その外付け部品となる水晶振動子XTAL、容量Cd,Cg、および制限用の抵抗Rd等によって構成される。Rdは、省略することも可能である。PKGx内の半導体チップには、インバータ回路反転論理回路又は負性抵抗生成回路IVと、その入力XINと出力XOUTの間に接続された高抵抗の帰還抵抗Rfとを含んだ発振回路部OSCBKが形成されている。XTALは、XINとXOUTの間に接続され、CgはXINと接地電源電圧GNDの間に、CdはXOUTとGNDの間にそれぞれ接続される。このような構成によって、XOUTに例えば発振周波数32kHz等の発振信号が生成される。また、図31に示すように、半導体パッケージPKGx内の発振回路部OSCBKは、例えば、OSCBK内のGNDVSSと前述した外付け部品のGNDとの間に差を持たせないように、PKGxの電源端子VCC,VSSの近傍に配置される。所謂白物家電等に使用するローエンドマイコンでは、外部端子数が少ないため、電源ペアVCCとVSSが1組しか存在しないことが多い。その場合は配線抵抗による電圧降下IR_Dropを最小にするために電源ペアは辺の真ん中に置かれる。そのためOSCBKも辺の真ん中の近くに置かれることになる。ここで、前述した負荷容量値CL値とは、水晶振動子XTALから見た等価容量値を意味する。図30の場合において、各種寄生容量を無視すると、CL値はCgとCdの直列接続の容量値に該当する。一般的に広く普及している水晶振動子のCL値は、12.5pF標準CL値と称す等であり、この場合、実際の寄生容量を加味してそれぞれ10~20pF等の値を持つCd,Cgが用いられる。一方、近年では、3~7pF等の低CL値に対応したXTALが開発されており、この場合には、それぞれ2~8pF等の値を持つCd,Cgが必要となる。このような低CL値対応のXTALを用いると、発振余裕度を十分に確保した状態でCd,Cg等への充放電電流を小さくできることから低消費電力化が図れる。しかしながら、その一方で、標準CL値を用いる場合と比較して、例えば、1チップや配線基板の寄生容量、2ノイズ耐性等の観点で十分な注意が必要となることが見出された。まず、1チップや配線基板の寄生容量に関しては、例えば、寄生容量が大きくなると、その分容量値が小さな負荷容量Cd,Cgが必要となり、現実的にこのような小さな外付け負荷容量を入手できなくなる恐れがある。特に、図31で述べたようなローエンドマイコン等では、外部端子数が少なくその信号割り当ての自由度も低いため、外部端子間の寄生容量が問題となり得る。また、低CL値になるほど、容量値が変動した際の周波数感度が高くなるため、寄生容量のばらつきに伴い発振動作に不具合が生じる恐れがある。なお、標準CL値を用いた場合には、例えば1~3pF程度の寄生容量が存在した場合でも、Cd,Cgの値の調整によって十分に寄生容量を補償でき、また周波数感度が低いため、各容量値の精度が若干低くても大きな問題は生じない。次に、2ノイズ耐性に関しては、低消費電力化に伴い負荷容量Cd,Cgを充放電する電流が小さくなるため、水晶発振装置全体がノイズに対してより敏感になってくる。また、図30の外部端子XIN,XOUTにおけるEMCElectromagneticCompatibilityの対策もより重要性が増してくる。更に、電源ノイズに関しても、図31で説明したように、特に電源ペアが1組しか存在しないような場合には、チップ内部や配線基板上での電源の揺らぎが近くの発振回路部OSCBKに影響を及ぼす恐れがある。そのため、例えば端子配置、配線基板パターン、あるいはチップ内レイアウト等の最適化によって十分なノイズ対策を行うことが望ましい。図32は、本発明の前提として検討した水晶発振装置において、その配線基板のレイアウト構成例を示す概略図である。図32では、配線基板PCBx上に半導体パッケージPKGx、水晶振動子XTAL、容量Cg,Cd、および抵抗Rdが実装され、これらがPCBx上で適宜接続されている。PKGxは、発振入力信号XIN用、発振出力信号XOUT用、接地電源電圧VSS用、所定の信号XX用を含む複数の外部端子PNを備えている。ここでは、PNXINとPNXOUTが隣接して配置されている。PNXINは、PCBx上の配線パターンLN_XINに接続され、PNXOUTは、Rdを介してPCBx上の配線パターンLN_XOUTに接続される。LN_XINとLN_XOUTは、互いにノイズを与えないように、間隔をおいて延伸する。また、PNXINに隣接するPNXXからの配線パターンLN_XXは、できるだけLN_XINと併走しないように、LN_XINの延伸方向と直交する方向に向けて延伸している。XTALはLN_XINとLN_XOUTの間に接続され、Cgの一端はLN_XINに接続され、Cdの一端はLN_XOUTに接続される。PNVSSは、PCBx上の配線パターンLN_VSS1aに接続され、LN_VSS1aは、前述したXTAL,Cg,Cd,LN_XIN,LN_XOUTの形成領域又は実装領域を囲むように略ループ状に配置されている。ただし、LN_VSS1aの末端は、完全にループを形成しないように開放状態となっている。Cg,Cdの他端は、このLN_VSS1aにそれぞれ接続される。このようなループ状のLN_VSS1aを用いることで、前述したXTAL,Cg,Cd,LN_XIN,LN_XOUTの領域とその外部との間のノイズの伝達を抑制することが可能となる。また、当該領域の下層中層部分は、空となっている。これは、特にLN_XIN,LN_XOUTと下層中層との間の寄生容量等を低減するためである。この図32のレイアウト構成例は、前述した寄生容量やノイズの観点である程度の注意を払ったものとなっている。しかしながら、特に低CL値対応の水晶振動子を用いる場合、図32のレイアウト構成例では、十分とは言えず、更なる工夫が必要となることが見出された。本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、低負荷容量値対応の水晶振動子を十分に適用することが可能な水晶発振装置を提供することにある。また、本発明者等は、前述したレイアウトの観点に加えて回路の観点からも検討を行った。図50は、一般的な水晶発振装置の構成例を示す回路図である。図50に示す水晶発振装置は、半導体パッケージPKGxと、その外付け部品となる水晶振動子XTAL、容量Cd,Cg、および制限用の抵抗Rd等によって構成される。Rdは、省略することも可能である。PKGx内の半導体チップには、インバータ回路反転論理回路又は負性抵抗生成回路IVoと、その入力XINと出力XOUTの間に接続された高抵抗例えば10MΩ等の帰還抵抗Rfとを含んだ発振回路部OSCBKが形成されている。XTALは、XINとXOUTの間に接続され、CgはXINと接地電源電圧GNDの間に、CdはXOUTとGNDの間にそれぞれ接続される。このような構成によって、XOUTに例えば32kHz等の周波数を持つ発振信号が生成される。このような水晶発振装置は、電池等のバッテリによって動作する場合が多く、特に低消費電力化が求められる。水晶発振装置を低消費電力化するためには、負荷容量値CL値が小さい水晶振動子XTALを用いることが有益である。CL値とは、XTALから見た等価容量値を意味し、図50の例ではCgとCdの直列接続の容量値に該当する。一般的には、例えば12.5pF標準CL値と称す等のCL値に対応したXTALが広く用いられているが、近年では、例えば3~7pF低CL値と称す等のCL値に対応したXTALが開発されており、このような低CL値対応のXTALを用いることが有益となる。しかしながら、このような低CL値対応のXTALを用いて低消費電力化を図る場合、例えば、次の1~4のような事態が生じ得ることが本発明者等によって見出された。1広範囲な電源電圧特に低電源電圧に十分に対応できない恐れがある。水晶発振装置は、様々な電子機器で使用されるため広範囲な電源電圧例えば1.62V~5.5Vに対応できることが望ましく、特に、電子機器の低消費電力化すなわち低電源電圧化のトレンドを受けて、低電源電圧に対応できることが有益となる。こうした中、例えば特許文献1の技術を用いた場合、図50のインバータ回路IVoにおいて電源電圧と接地電源電圧の間に直列接続されるトランジスタ段数が多くなり、低電源電圧に対応できない恐れがある。また、例えば特許文献2のような技術を用いた場合、特許文献1と同様にトランジスタ段数の増大が懸念されると共に、電圧変換回路が低電源電圧に対応できない場合もある。2発振開始時間が増大する恐れがある。低消費電力化を図るためには、図50のインバータ回路IVoの消費電流を小さくすることが有益である。発振起動時には、このインバータ回路IVoの出力電流で外付けの容量Cg,Cd例えば5~20pFが充電され、動作点付近の電圧に持ち上げられてから水晶振動子XTALの両端子の電圧がほぼ等しくなってから、ノイズ起因の微小発振が成長して安定発振動作に至る。そのため、IVoの電流を小さくすると、発振開始時間が例えば2s以上といった大きな値になってしまう恐れがある。3ノイズ耐性が低下する恐れがある。従来のように比較的大きい電流で発振動作を行っている際には、外付けの容量Cg,Cdを充放電する電流が大きく、発振信号の振幅図50のXOUTにおける振幅は、ほぼ電源電圧レベルの振幅となる。しかしながら、電力削減のため小さい電流で発振動作を行う場合、外付けの容量Cg,Cdを充放電する電流が小さくなり、発振信号の振幅図50のXOUTにおける振幅は、例えば、100~300mV程度になり得る。そのため、外来ノイズによる影響を受け易くなり、また影響を受けた場合の回復も遅いためノイズ耐性劣化が顕著に現れるようになる。4水晶振動子XTALの選択肢が限定され、市場からの多様な要求に対応できないすなわち汎用性が低下する恐れがある。図50の水晶発振装置を低CL値対応の水晶振動子XTALに特化して設計した場合、当該水晶発振装置に標準CL値対応のXTALを適用することは困難となる。しかしながら、低CL値対応のXTALは、標準CL値対応のXTALに比べてコストが高いこと等から、ユーザに対しては低CL値対応のXTALか標準CL値対応のXTALかを選択肢として与えられるようにすることが望ましい。本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、低消費電力化に寄与できる水晶発振装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。本実施の形態による水晶発振装置は、配線基板上に半導体パッケージと水晶振動子が実装されたものとなっている。半導体パッケージは、水晶振動子の接続用となる第1および第2外部端子を備える。配線基板には、第1外部端子から延伸し水晶振動子の一端に接続される第1配線パターンと、第2外部端子から第1配線パターンとほぼ同一方向に延伸し水晶振動子の他端に接続される第2配線パターンとが形成される。ここで、配線基板には、更に、第1配線パターンと第2配線パターンの間の領域に配置され、接地電源電圧に電気的に接続される第3配線パターンが形成される。このような構成例を用いると、第1外部端子と第2外部端子との間のピン間の寄生容量を低減でき、またピン間のカップリングノイズを低減することが可能になる。その結果、寄生容量の低減やノイズ耐性の向上がより一層必要とされる低負荷容量値対応の水晶振動子において、当該要求を十分に満たすことが可能になる。また、本実施の形態による水晶発振装置は、仮に前述した第1外部端子と第2外部端子が隣接配置される場合であっても、半導体パッケージ内の半導体チップにおいて、第1外部端子用の第1パッドと第2外部端子用の第2パッドとの間に間隔を確保し、この間に電源配線を配置するような構成となっている。これによっても、ピン間の寄生容量の低減や、カップリングノイズの低減が可能になる。また、本実施の形態による半導体装置は、基準電流を生成する基準電流生成回路と、一端に電源電圧が供給され、当該基準電流をカレントミラーすることで第1電流を生成する電流源と、当該第1電流が供給され、ソース接地となる発振用MISトランジスタと、そのドレイン第1ノードを入力とするコンパレータ回路ブロックを備える。また、当該半導体装置は、発振用MISトランジスタのゲート第2ノードとドレイン第1ノード間に挿入された帰還抵抗を備える。半導体装置の外部において、第1ノードおよび第2ノードと接地電源電圧ノードの間にはそれぞれ容量が接続され、第1ノードと第2ノードの間には水晶振動子が接続される。ここで、コンパレータ回路ブロックは、第1ノードに生成された第1振幅を持つ第1発振信号を第1比較電圧を基準として大小判定し、第1振幅よりも大きい第2振幅を持つ第2発振信号を生成する。このように、水晶発振部の反転論理回路を、電流源と発振用MISトランジスタからなるソース接地増幅回路で構成することで、半導体装置水晶発振部の特に低電源電圧化言い換えれば低消費電力化が可能になる。更に、低負荷容量値低CL値対応の水晶振動子に応じて第1電流を小さく設定し、これによる第1振幅の低下をコンパレータ回路ブロックで補償する回路トポロジーを用いることで、半導体装置水晶発振部の低消費電力化が可能になる。また、前述した半導体装置は、水晶発振部の反転論理回路の電流源が、水晶振動子のCL値に応じて第1電流の電流値を第1電流値か第2電流値に可変設定可能な可変電流源となっている。これによって、ユーザが選定する水晶振動子の選択肢として、低CL値対応のみならず、標準CL値対応を与えることが可能になる。この際に、発振用MISトランジスタはサブスレッショルド領域で動作させ、第1電流の電流値は、標準CL値/低CL値の値がMの場合、第2電流値/第1電流値の値がMの2乗となるように設定されることが望ましい。これによって、CL値に依らず発振余裕度が一定に保てるため、マージン設計が不要となり、その分、第1電流の電流値を小さく設定することが可能になる。更に、第1電流の電流値は、基準電流生成回路をPTAT回路とすること等で、温度に比例して増加させることが望ましい。これによっても、発振余裕度が一定に保てるため、その分、第1電流の電流値を小さく設定することが可能になる。また、前述したコンパレータ回路ブロックは、水晶発振部の反転論理回路の回路構成を反映したレプリカ回路によって第1比較電圧を生成するように構成されることが望ましい。これによって、反転論理回路におけるPVTばらつきが第1比較電圧にも反映されるため、第1比較電圧の電圧レベルを適切に設定でき、第2発振信号の波形品質例えばデューティ特性を向上させることが可能になる。本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、低負荷容量値対応の水晶振動子を十分に適用できる水晶発振装置を実現することが可能になる。また、低消費電力化に寄与できる水晶発振装置が実現可能になる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のCMOS相補型MOSトランジスタ等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、MISFETMetalInsulatorSemiconductorFieldEffectTransistorMISトランジスタと略すの一例としてMOSFETMetalOxideSemiconductorFieldEffectTransistorMOSトランジスタと略すを用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。図面において、pチャネル型MOSトランジスタPMOSトランジスタにはゲートに矢印の記号を付すことで、nチャネル型MOSトランジスタNMOSトランジスタと区別することとする。図面にはMOSトランジスタの基板電位の接続は特に明記していないが、MOSトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。《水晶発振装置全体の代表的な実施の形態[1A]》図1は、本発明の一実施の形態による水晶発振装置全体の概略構成例を示すものであり、図1aは平面図、図1bは図1aにおけるA-A’間の断面図である。図1aに示す水晶発振装置は、配線基板PCBと、PCB上に実装された半導体パッケージPKGおよび各種外付け部品と、PCB上の各種配線パターンによって構成される。PKGは、半導体チップCPと、発振入力信号XIN用、発振出力信号XOUT用、および接地電源電圧VSS用を含む複数の外部端子外部リードPNと、CPとPNを適宜接続するボンディングワイヤBWを備えている。ここでは、一方向に向けてX軸方向において順に、回路ブロックCB1用の外部端子PN2、OSCBK用の外部端子PN3,PNi,PNs1,PNo、回路ブロックCB2用の外部端子PN1,PNs2が配置されている。半導体チップCPは、発振回路部OSCBKと、回路ブロックCB1,CB2と、複数のセルCLを備えている。複数のCLは、CPの一辺に沿ってX軸方向において順に配置されている。OSCBKは、図30に示したようなインバータ回路IVおよび帰還抵抗Rf等を備え、OSCBKとCPの一辺との間には、OSCBK用の4個のセルCLが配置される。この4個のセルCLの中には、それぞれ、パッドPD3、XIN用のパッドPDi、VSS用のパッドPDs1、XOUT用のパッドPDoが配置される。PDiおよびPDoは、図30に示すようにインバータ回路IVの入力および出力に接続され、PDs1は、当該IVの接地電源電圧ノードに接続される。PD3,PDi,PDs1,PDoは、ここではCP1の一辺に沿って順に等間隔で配置され、それぞれボンディングワイヤBWを介して、PN3,PNi,PNs1,PNoに接続される。なお、PD3,PN3は、例えば、電源電圧VCC用等であるが、場合によっては、省略することも可能である。回路ブロックCB2と半導体チップCPの一辺との間には、CB2用の複数ここでは2個以上のセルCLが配置される。2個のCLの一方はパッドPD1を含み、他方はVSS用のパッドPDs2を含む。PD1とPDs2は、CPの一辺に沿ってX軸方向において順に配置され、PD1の隣に前述したXOUT用のパッドPDoが配置される。ただし、PDs1とPDoの間隔よりも、PD1とPDoの間隔の方が広くなるように各CLが配置されている。PD1,PDs2は、それぞれボンディングワイヤBWを介して、PN1,PNs2に接続される。回路ブロックCB1とCPの一辺との間には、パッドPD2を含むCB1用の1個以上のセルCLが配置される。PD2の隣には、前述したOSCBK用のPD3が配置される。ただし、PDiとPD3の間隔よりも、PD2とPD3の間隔の方が広くなるように各CLが配置されている。PD2は、ボンディングワイヤBWを介してPN2に接続される。配線基板PCB上には、外付け部品として容量Cg,Cdおよび水晶振動子XTALが実装される。また、PCBでは、図1a、bに示すように、第1配線層例えば部品実装面となる最上層LY1において、配線パターンLN_XINと,LN_XOUT,LN_VSS1a,LN_VSS1bが形成される。LN_XINは、一端が外部端子PNiに接続され、略Y軸方向に延伸し、他端がXTALの一端に接続される。LN_XOUTは、一端が外部端子PNoに接続され、略Y軸方向に延伸し、他端がXTALの他端に接続される。LN_VSS1bは、一端が外部端子PNs1に接続され、LN_XINとLN_XOUTの間の領域で略Y軸方向に延伸し、他端付近にCg,Csの一端が接続される。Cgの他端はLN_XINに接続され、Cdの他端はLN_XOUTに接続される。LN_VSS1aは、一端が外部端子PNs2に接続され、前述したXTAL,Cg,Cd,LN_XIN,LN_XOUT,LN_VSS1bの形成領域又は実装領域を囲むように略ループ状に配置されている。また、PCBでは、図1a、bに示すように、前述した第1配線層LY1での各配線パターンLN_XIN,LN_XOUT,LN_VSS1a,LN_VSS1bから絶縁層誘電体層ISLを挟んで下層部分Z軸方向となる第n配線層LYnにおいて、VSS用となる面状の配線パターンLN_VSSnが形成されている。言い換えれば、LY1での各配線パターンは、Z軸方向においてLN_VSSnとの間で対向する部分を持つ。LYnは、望ましくは最下層であるが、必ずしもこれに限定されるものではなく、最上層と最下層の間に位置する内層であってもよい。前述したLN_VSS1bの他端付近は、スルーホールTHを介してLN_VSSnに接続され、LN_VSS1aの一端付近および他端付近もスルーホールTHを介してLN_VSSnに接続される。このような構成例において、その主要な特徴は、次のような点にある。第1の特徴は、XIN用の外部端子PNiパッドPDiとXOUT用の外部端子PNoパッドPDoの間にVSS用の外部端子PNs1パッドPDs1を配置した点にある。第2の特徴は、第1の特徴と同様に、XIN用の配線パターンLN_XINとXOUT用の配線パターンLN_XOUTの間にVSS用の配線パターンLN_VSS1bを配置した点にある。第3の特徴は、このLN_VSS1bに容量Cg,Cdの一端を接続した点にある。第4の特徴は、第1配線層LY1における各配線パターンの下層にVSS用の配線パターンLN_VSSnを設けた点にある。第5の特徴は、OSCBK用の各パッドと、CB1用およびCB2用の各パッドとの間にある程度の間隔を確保している点にある。まず、第1および第2の特徴により、XINノードとXOUTノードの間に存在する直接的な寄生容量ピン間の寄生容量を低減できる。その結果、互いに逆極性の発振信号で振動するXINノードとXOUTノードの間のカップリングノイズを低減でき、更に、場合によってはXTALの負荷容量値CL値に影響する寄生容量を低減することが可能となる。図3は、XINノードとXOUTノード間に生じる寄生容量の一例を表す回路図である。図3に示すように、XINノードとXOUTノード間には、直接的な寄生容量ピン間の寄生容量Cs’が存在し、XINノードと接地電源電圧GND間およびXOUTノードとGND間には、それぞれ、寄生容量Cg’およびCd’が存在する。この場合、水晶振動子XTAL側から見た負荷容量寄生容量CL’の値は、式1のように、Cg’とCd’の直列接続に伴う合成容量に、Cs’を並列接続した値となる。CL’=Cg’Cd’/Cg’Cd’Cs’1ここで、例えば前述した図32の構成例を代表に、寄生容量を低減するため、一般的にはCg’やCd’の値を低減することが重要視されるが、Cg’やCd’の値を増加させても、Cs’の値を低減する方がより有効な場合がある。例えば、Cg’=Cd’=1pFでCs’=3pFの場合、CL’=3.5pFとなり、Cg’=Cd’=2pFでCs’=2pFの場合、CL’=3.0pFとなり、Cg’=Cd’=3pFでCs’=1pFの場合、CL’=2.5pFとなる。このことから、XTALの負荷容量値CL値にはCg’,Cd’に比べてCs’が大きく影響し、Cg’,Cd’が微増しても、Cs’を減らせればCL値に影響する寄生容量CL’を低減できることが判る。図1a、bの構成例の場合、XINノードPDi,BW,PNi,LN_XINとXOUTノードPDo,BW,PNo,LN_XOUTの間にVSSGNDノードPDs1,BW,PNs1,LN_VSS1bが存在するため、Cg’,Cd’の値は若干増大する。ただし、Cs’の値は、VSSノードを挟んでいるためほぼゼロとみなすことができる。なお、比較例として図32の場合には、XINノードとXOUTノードの間で、その距離等に応じてある程度のピン間容量が存在することになる。Cs’が低減できると、前述したように寄生容量CL’を低減できることに加えて、XINノードとXOUTノード間のカップリングノイズが低減できる。次に、第3の特徴により、ノイズ耐性EMCの向上が実現可能になる。Cg,Cdの一端LN_VSS1b側には、LN_XIN,LN_XOUTで生じる逆極性の発振信号が結合するが、これらは逆極性であるため、Cgの一端とCdの一端を近距離で結合することで当該発振信号が相殺され、LN_VSS1bの電位レベルを一定に保つことが可能となる。その結果、GNDノイズが低減でき、ノイズ耐性の向上が図れる。一方、比較例として図32の場合には、Cgの一端とCdの一端がLN_VSS1aを介して遠距離で接続されるため、Cgの一端の電位レベルとCdの一端の電位レベルとが一致しない事態が生じ得る。この電位レベルの不一致は、ノイズの発生源になり得る。続いて、第4の特徴により、ノイズ耐性EMCの向上が実現可能になる。図1aに示すように、略ループ状のLN_VSS1aを設けることで、XTAL,Cg,Cd,LN_XIN,LN_XOUT,LN_VSS1bの形成領域又は実装領域とその外部との間のノイズの伝達を低減することが可能になる。ただし、その反面、略ループ状のLN_VSS1aがアンテナとして機能することでノイズ発生源となる恐れがある。そこで、LN_VSSnを設けることで、このLN_VSS1aのループ内における電磁波の通過を遮断し、LN_VSS1aのアンテナとしての効果を抑制する。なお、LN_VSSnを設けることで、図3に示した寄生容量Cg’,Cd’が増大する恐れがあるが、前述したように、寄生容量としてはピン間の寄生容量が支配的であるため、特に、大きな問題とはならない。ただし、Cg’,Cd’の増大が過大になると問題が生じ得るので、その観点で、図1bに述べたように、LN_VSSnをLN_XIN,LN_XOUTから最も距離が離れた最下層とする方が望ましい。次に、第5の特徴により、OSCBKと、CB1,CB2との間の寄生成分を低減し、ノイズの伝達を低減することが可能になる。その結果、特に、XINノードおよびXOUTノードにおけるノイズ耐性の向上が図れる。OSCBKは、その機能上、CB1,CB2から見るとノイズの発生源となり、また、逆に、CB1,CB2からのノイズを受けて比較的容易に誤動作を生じ得る。そこで、OSCBK用の各セルCLとCB1用の各セルCLとの間隔や、OSCBK用の各セルCLとCB2用の各セルCLとの間隔を離すことでノイズの伝達を抑制する。以上のような特徴を備えることで、特に、低CL値例えばCL値=3~7pF対応の水晶振動子XTALを用いた水晶発振装置を容易に実現することが可能になる。特に低CL値対応の水晶発振装置では、前述したように寄生容量CL’の低減やノイズの低減が求められるが、図1a、bの構成例を用いることで、これらの要求を満たすことができる。また、低CL値対応の水晶発振装置を用いることで、消費電力の低減が可能となる。水晶発振装置では、一般的に、式2で与えられる発振余裕度Rm/Reと呼ばれる指標を規定値以上に保つ必要がある。ωは発振周波数角速度であり、gmは、発振回路部OSCBKにおけるインバータ回路IVの相互コンダクタンスである。発振余裕度は、外付け容量Cd,Cgの積に反比例するので、発振余裕度を一定としてCd,Cgを小さくするとgmを小さくできるため、OSCBKに流す電流も小さくできる。Rm/Re=gm/CgCdω22《水晶発振装置全体の代表的な実施の形態[2A]》図2は、本発明の一実施の形態による水晶発振装置において、図1とは異なる全体の概略構成例を示す平面図である。ここでは、図1との相違点に着目して説明する。まず、図2に示す半導体パッケージPKGは、図1の場合と異なり、XIN用の外部端子PNiとXOUT用の外部端子PNoが隣接して配置され、また、回路ブロックCB2用の外部端子として、VSS用の外部端子PNs2に加えて電源電圧VCC用の外部端子PNvが備わっている。図2のPCB上の各配線パターンに関しては、図1の場合とほぼ同様であるが、前述したPNiとPNoの隣接配置に伴いLN_VSS1bの一端がオープンとなっており、更に、容量Cg,Cdの一端がLN_VSS1aに接続された構成となっている。すなわち、図2では、LN_XINとLN_XOUTの間に、スルーホールTHによってLN_VSSnに接続されたVSS用の島LN_VSS1bが存在している。図2の半導体チップCP内では、発振回路部OSCBKとCPの一辺の間にOSCBK用の3個のセルCLが配置されている。3個のセルCLは、X軸方向に沿って順に配置され、その両側のCLがそれぞれXIN用のパッドPDiとXOUT用のパッドPDoを備え、その間のセルCLpwが電源供給用のセルとなっている。PDiおよびPDoは、それぞれボンディングワイヤBWを介してPNi,PNoに接続される。また、回路ブロックCB2とCPの一辺の間には、X軸方向に沿って順に2個のセルCLが配置される。2個のCLは、それぞれ、VSS用のパッドPDs2と、VCC用のパッドPDvを含んでおり、PDs2,PDvがそれぞれボンディングワイヤBWを介してPNs2,PNvに接続される。ここで、PDvはCP内のメタル配線MLvccを介してOSCBK内の電源供給用のCLpwに接続され、同様に、PDs2はCP内のメタル配線MLvssを介してOSCBK内のCLpwに接続される。OSCBK内のインバータ回路IV図30等は、このCLpwを介して供給された電源で動作を行う。このような構成例において、その主要な特徴は、次のような点にある。まず、第6の特徴として、OSCBK内においてXIN用のPDiを含むセルCLとXOUT用のPDoを含むセルCLの間に電源供給用のセルCLpwが配置された点にある。すなわち、図2は、図1の場合と異なり、OSCBKに向けた専用の電源が備わっておらず、共通使用となる1組の電源用外部端子PNv,PNs2から電源が供給される構成例となっている。このような構成例は、例えば外部端子数が少ないローエンドマイコン等で用いられ、この場合、外部端子の制約上、PNiとPNoが隣接して配置されることも有り得る。ただし、このようにPNiとPNoが隣接配置される場合でも、図2に示すように、半導体チップCPの内部では、PDiとPDoの間にセルCLpwを挟んで間隔を確保し、更に、CLpwから電源VCC,VSSが供給される構成とする。これによって、前述した第1の特徴PNiPDiとPNoPDoの間にPNs1PDs1を配置と同様に、ピン間の寄生容量の低減が図れると共に、ピン間のカップリングノイズの低減が図れる。また、図2の構成例は、図1の場合と同様に、第2の特徴LN_XINとLN_XOUTの間にLN_VSS1bを配置と、第4の特徴下層にLN_VSSnを配置と、第5の特徴OSCBK用の各パッドと、CB1用およびCB2用の各パッドとの間に間隔を確保を備えている。これらによって図1の場合と同様の効果が得られる。また、図2の構成例は、前述した第3の特徴LN_VSS1bにCg,Cdの一端を接続を備えていないが、勿論、当該特徴を備えた構成とすることも可能である。ただし、図2の場合では、図1の場合と異なり、OSCBK向けのVSS用の外部端子PNs1が存在せず、OSCBKの接地電源電圧ノードとLN_VSS1bの間に若干距離が生じることになるためCg,Cdの一端をLN_VSS1aに接続している。以上、本発明による水晶発振装置全体の代表的な実施の形態について説明を行ったが、以降、前述した各特徴の詳細や更なる特徴について、主に、ピン配置、半導体チップCPのレイアウト、配線基板PCBのレイアウトの観点から個別に説明を行う。《水晶発振装置の詳細なピン配置》《ピン配置比較例》図33は、本発明の前提として検討した水晶発振装置において、その詳細なピン配置の一例を示す概略図である。図33に示す半導体パッケージPKGxは、半導体チップCPxと複数の外部端子PNを備えている。CPxには、発振回路部OSCBKが含まれ、OSCBKとCPxの一辺の間でX軸方向に沿って、XIN用のパッドPDiを含むセルCLとXOUT用のパッドPDoを含むCLが隣接して配置されている。また、このXIN用のCLの隣やXOUT用のCLの隣には、所定のパッドPDを含んだCLがX軸方向に沿って順次複数配置される。PDi,PDoを含めて各パッドPDは、等間隔で配置されている。また、各パッドPDは、ボンディングワイヤBWを介して所定の外部端子PNに適宜接続される。しかしながら、このようなパッド配置では、XINノードとXOUTノード間のピン間の寄生容量が大きくなり、また、XINノードとXOUTノードのノイズ耐性が十分に保てない恐れがある。《ピン配置[1]》図4は、本発明の一実施の形態による水晶発振装置において、その詳細なピン配置の一例を示す概略図である。図4に示す半導体パッケージPKG1aは、半導体チップCP1と複数の外部端子PNを備えている。CP1には、発振回路部OSCBKが含まれ、OSCBKとCP1の一辺の間でX軸方向に沿って順に5個のセルCLが配置されている。5個のCLは、それぞれ、3個のVSS用のパッドPDs1,PDs3,PDs4と、XIN用のパッドPDiと、XOUT用のパッドPDoを含んでいる。これらのパッドは、X軸方向に沿って、PDs3,PDi,PDs1,PDo,PDs4の順で配置される。また、この5個のパッドは、ボンディングワイヤBWを介して順に隣接して配置された5本の外部端子PNにそれぞれ接続される。このように、XINノードPDi,BW,PNとXOUTノードPDo,BW,PNのそれぞれをVSSGNDノードで挟み込んだ構成とすることで、第1の特徴で述べたように、XINノードとXOUTノードにおけるピン間の寄生容量およびカップリングノイズを低減することが可能となる。この際に、XINノードとXOUTノードの間に加えて、XINノードとXOUTノードの外側にもVSSGNDノードが配置されているため、XINノードとXOUTノードのノイズ耐性も大きく向上させることが可能になる。また、図4では、第5の特徴で述べたように、OSCBK用の各セルCLは、所定の回路ブロック用の各セルCLから分離して配置されており、これによってノイズ耐性の向上が図られている。なお、ここでは、PDs4に隣接して更にOSCBK用のVCC用のパッドPDv1が配置されており、OSCBKは、ここから供給される電源によって動作する。《ピン配置[2]》図5は、図4を変形したピン配置の一例を示す概略図である。図5に示す半導体パッケージPKG1bは、半導体チップCP2と複数の外部端子PNを備えている。CP2において、発振回路部OSCBKとCP2の一辺の間には、図4と同様にX軸方向に沿って順に5個のセルCLが配置されるが、図4の場合と異なり、VSS用のパッドPDs4を含んだセルCLの代わりにVCC用のパッドPDv2を含んだセルが配置されている。これによって、図4の場合と比較してOSCBK用のセルパッドが1個削減され、回路面積又は外部端子数の低減が可能となる。このような構成例を用いると、XOUTノードがVSSGNDノードとVCCノードに挟まれることになるが、この場合でも十分にピン間の寄生容量およびカップリングノイズの低減やノイズ耐性の向上が図れる。ただし、通常、VCCノードの方がVSSノードに比べて若干ノイズ量が大きく、また、XINノードはXOUTノードよりも信号量が小さく、よりノイズ耐性が低いため、ここでは、XINノード側ではなくXOUTノード側にVCCノードを配置している。《ピン配置[3]》図6は、図5を変形したピン配置の一例を示す概略図である。図6に示す半導体パッケージPKG1cは、半導体チップCP3と複数の外部端子PNを備えている。CP3において、発振回路部OSCBKとCP3の一辺の間には、X軸方向に沿って順に4個のセルCLが配置されている。4個のCLは、それぞれ、VCC用のパッドPDv3、XIN用のパッドPDiと、VSS用のパッドPDs1と、XOUT用のパッドPDoを含んでおり、これらのパッドが、X軸方向において、PDv3,PDi,PDs1,PDoの順で配置されている。このように、図6の構成例は、図5の構成例から更にOSCBK用のセルパッドを1個削除することで、回路面積又は外部端子数の低減が図られている。XINノードは、VCCノードとVSSノードで挟み込まれているため、図5で述べたようにXINノードとXOUTノードにおけるピン間の寄生容量の低減やカップリングノイズの低減、ならびにXINノードのノイズ耐性の向上が十分に可能となっている。また、XOUTノードに関しては、一方側にVSSノードが配置され、他方側では、第5の特徴で述べたような間隔が確保されることで、ピン間の寄生容量の低減やカップリングノイズの低減ならびにXOUTノードのノイズ耐性の向上が図られている。すなわち、パッドPD1を含む他の回路ブロック用のセルCLは、PDoとPDs1の間隔よりもPDoとPD1の間隔の方が広くなるように配置されている。《ピン配置[4]》図7は、図6を変形したピン配置の一例を示す概略図である。図7に示す半導体パッケージPKG2は、半導体チップCP4と外部端子PNi,PNoを含む複数の外部端子PNを備えている。CP4において、発振回路部OSCBKとCP4の一辺の間には、X軸方向に沿って順に3個のセルCLが配置されている。3個のCLの内の両側のCLは、それぞれ、XIN用のパッドPDiと、XOUT用のパッドPDoを含んでいる。また、3個のCLの内の真ん中のセルCLaは、特に、パッドを含んでいない。PDiとPDoは、互いに隣接して配置されたPNi,PNoにボンディングワイヤBWを介してそれぞれ接続される。このように、図7の構成例は、図6の構成例から更にOSCBK用のセルパッドを1個削除した構成となっている。前述した第6の特徴とほぼ同様に、PNiとPNoは隣接して配置されるが、CP4内では、PDiとPDoがセルCLaを介して離れて配置されており、これによりXINノードとXOUTノード間のピン間の寄生容量ならびにカップリングノイズの低減が図られている。また、第5の特徴のように、PDiを含んだセルCLと、これに並んで配置され、パッドPD2を含んだ所定の回路ブロック用のセルCLとの間にはある程度の間隔が確保され、同様に、PDoを含んだセルCLと、これに並んで配置され、パッドPD1を含んだ所定の回路ブロック用のセルCLとの間にもある程度の間隔が確保される。具体的には、PDiとPDoの間隔の1/2よりも、PDiとPD2の間隔が広く配置され、同様に、PDiとPDoの間隔の1/2よりも、PDoとPD1の間隔が広く配置される。これによって、XINノードおよびXOUTノードと所定の回路ブロックとの間の寄生容量が低減でき、XINノードおよびXOUTノードのノイズ耐性を向上させることができる。《ピン配置[5]》図8は、図7を変形したピン配置の一例を示す概略図である。図8に示す半導体パッケージPKG3は、半導体チップCP5と外部端子PNi,PNnc,PNoを含む複数の外部端子PNを備えている。PNncは、PNiとPNoの間に配置される。CP5において、発振回路部OSCBKとCP5の一辺の間には、X軸方向に沿って順に2個のセルCLが配置されている。2個のCLは、それぞれ、XIN用のパッドPDiと、XOUT用のパッドPDoを含んでいる。PDi,PDoは、PNi,PNoにボンディングワイヤBWを介してそれぞれ接続される。また、PNncには特に何も接続されない。このように、図8の構成例は、図7の構成例から更にOSCBK用のセルを1個削除した構成となっている。ここでは、第7の特徴として、PDiとPDoは隣接配置されるが、その代わりに、PNiとPNoの間にPNncを挟むことで、XINノードとXOUTノード間のピン間の寄生容量ならびにカップリングノイズの低減が図られている。また、図7の場合と同様に、OSCBK用のパッドPDi,PDoと、所定の回路ブロック用のパッドPD1,PD2との間にある程度の間隔を確保することで、寄生容量の低減やノイズ耐性の向上が図られている。《半導体チップの詳細なレイアウト》《チップレイアウト[1]》図9は、本発明の一実施の形態による水晶発振装置において、その構成要素となる半導体チップの主要部のレイアウト構成例を示す概略図である。図9に示す半導体チップCP3aは、CP3aの一辺に沿ってX軸方向に沿って順に配置された4個のセルCLを含んでいる。4個のCLは、発振回路部OSCBK用であり、それぞれ、VCC用のパッドPDv3、XIN用のパッドPDi、VSS用のパッドPDs1、XOUT用のパッドPDoを備えている。各パッドの配列は、図6の場合と同様に、PDv3,PDi,PDs1,PDoの順である。PDv3からはチップの内部方向Y軸方向に向けてメタル配線MLvcc3が延伸し、PDs1からはY軸方向に向けてメタル配線MLvss1が延伸している。MLvcc3,MLvss1は、最上層のメタル配線層PMを用いて形成される。一方、PDiからは、Y軸方向に向けたメタル配線MLxinが延伸し、PDoからはY軸方向に向けてメタル配線MLxoutが延伸している。MLxin,MLxoutは、PMよりも下層となる第1層目のメタル配線層M1を用いて形成され、図示はしないが、セルCL内において、最上層のPMに位置するPDi,PDoにコンタクトホールを介してそれぞれ接続されている。4個のセルCLに対してY軸方向に近接して給電領域VARが設けられる。VARでは、M1とPMの間に位置する2層分のメタル配線層M2,M3を用いて網目状のメタル配線が形成されている。VARにおける最上層には、前述したMLvcc3,MLvss1が配置されており、このMLvcc3,MLvss1がそれぞれコンタクトホール図示せずを介してこの網目状のメタル配線に適宜接続されている。VARにおける半導体基板上には、図30に示したように、インバータ回路IV等を含む発振回路部OSCBKが形成されており、OSCBKは、この網目状のメタル配線からの電源供給を受けて動作する。また、MLxinはIVの入力に接続され、MLxoutはIVの出力に接続される。このように、図9のレイアウト構成例は、第8の特徴として、発振回路部OSCBKに対して、相対的に上層部分PM,M3,M2を用いて電源を供給し、相対的に下層部分M1を用いて信号を供給している。また、電源ラインには網目状のメタル配線を用いている。これにより、OSCBKに対してノイズが小さい電源を供給できると共に、XINノードおよびXOUTノードの寄生容量を低減することが可能となる。電源ノイズの低減は、上層のメタル配線層を用いるほど配線抵抗を低減でき、更に、網目状のメタル配線を用いることでIRドロップの低減等が可能になることから得られる。また、寄生容量の低減は、セルCL内において信号を下層のメタル配線層M1に落とし込むことで、信号と電源を同一メタル配線層内で並走させないことから得られる。《チップレイアウト[2]》図10は、図9を変形したレイアウト構成例を示す概略図である。図10に示す半導体チップCP3bは、図9の半導体チップCP3aと比較として、VCC用のメタル配線MLvcc3とVSS用のメタル配線MLvss1が近接かつ並行にY軸方向に向けて延伸する構成となっている。すなわち、MLvcc3は、セルCLの領域において、一旦、MLvss1に向けてX軸方向に延伸し、その後、Y軸方向に向けて延伸する構成となっている。当該レイアウト構成例も用いた場合でも、図9と同様な効果が得られる。《チップレイアウト[3]》図11は、図9を変形した他のレイアウト構成例を示す概略図である。図11に示す半導体チップCP1は、図9と比較して、図9におけるVCC用のパッドPDv3を含んだセルCLがVSS用のパッドPDs3を含んだセルCLに置き換わり、更に、図9におけるXOUT用のパッドPDoを含んだセルCLの隣にVSS用のパッドPDs4を含んだセルCLが追加された構成となっている。すなわち、各パッドの配置が、図4の構成例に対応したものとなっている。PDs3からは、チップの内部方向Y軸方向に向けてメタル配線MLvss3が延伸し、PDs4からはY軸方向に向けてメタル配線MLvss4が延伸している。MLvss3,MLvss4は、最上層のメタル配線層PMを用いて形成され、図9の場合と同様に、給電領域VARにおける網目状のメタル配線に適宜接続される。当該レイアウト構成例も用いた場合でも、図9と同様な効果が得られる。また、このように電源配線が増加するほど、半導体チップ内でXINノード,XOUTノードと電源間の寄生容量が増大する恐れがあるため、このようなレイアウト構成例を用いることがより有益となる。《チップレイアウト[4]》図12は、図11を変形したレイアウト構成例を示す概略図である。図12に示す半導体チップCP2は、図11と比較して、図11におけるVSS用のパッドPDs4を含んだセルCLがVCC用のパッドPDv2を含んだセルCLに置き換わった構成となっている。すなわち、各パッドの配置が、図5の構成例に対応したものとなっている。PDv2からは、チップの内部方向Y軸方向に向けてメタル配線MLvcc2が延伸している。MLvcc2は、最上層のメタル配線層PMを用いて形成され、図11の場合と同様に、給電領域VARにおける網目状のメタル配線に適宜接続される。当該レイアウト構成例も用いた場合でも、図11と同様な効果が得られる。《チップレイアウト[5]》図13は、本発明の一実施の形態による水晶発振装置において、図9等とは異なる半導体チップの主要部のレイアウト構成例を示す概略図である。図13に示す半導体チップCP4は、CP4の一辺に沿ってX軸方向に沿って順に配置された3個のセルCLを含んでいる。3個のCLは、発振回路部OSCBK用であり、その両側のCLがそれぞれXIN用のパッドPDiとXOUT用のパッドPDoを備え、その間のセルCLpwが電源供給用のセルとなっている。また、図13では、当該OSCBK用の各セル領域から一定の間隔を置いて、所定の回路ブロック用のセル領域が存在している。当該セル領域の中には、VSS用のパッドPDs2を含んだセルCLと、VCC用のパッドPDvを含んだセルCLが備わっている。すなわち、各パッドの配列は、図2または図7の構成例に対応したものとなっている。PDvからは、メタル配線MLvccが電源供給用のCLpwに向けてX軸方向にチップの一辺に沿って延伸し、CLpwに到達したのちチップの内部方向Y軸方向に延伸している。同様に、PDs2からは、メタル配線MLvssがCLpwに向けてX軸方向に延伸し、CLpwに到達したのちMLvccと近接かつ並行した状態でY軸方向に延伸している。MLvcc,MLvssは、最上層のメタル配線層PMを用いて形成される。このY軸方向に延伸したMLvcc,MLvssは、図9等の場合と同様に、OSCBK用の給電領域VARにおいて網目状のメタル配線に適宜接続される。また、PDi,PDoからは、図9等の場合と同様に、第1層目のメタル配線層M1を用いたメタル配線MLxin,MLxoutがY軸方向に延伸している。このような構成例を用いることで、OSCBKが専用の電源を備えない場合でも、図9の場合と同様の理由で、OSCBKに対してノイズが小さい電源を供給できると共に、XINノードおよびXOUTノードの寄生容量を低減することが可能となる。《チップレイアウト[6]》図14は、図13を変形したレイアウト構成例を示す概略図である。図14に示す半導体チップCP4aは、図13と比較して、図13における電源供給用のセルCLpw図14ではセルCLpw1に加えて、更に、XIN用のパッドPDiに隣接して電源供給用のセルCLpw2が加わった構成となっている。すなわち、PDiを含むセルCLをCLpw1とCLpw2で挟んだ構成となっている。図13に示したパッドPDvからのメタル配線MLvccは、図14では、CLpw1に向けてX軸方向にチップの一辺に沿って延伸し、CLpw1に到達したのちチップの内部方向Y軸方向に延伸している。一方、図13に示したパッドPDs2からのメタル配線MLvssは、図14では、CLpw2に向けてX軸方向に延伸し、CLpw2に到達したのちチップのY軸方向に延伸している。MLvcc,MLvssは、図13と同様に、給電領域VARにおける網目状のメタル配線に適宜接続される。このような構成例を用いると、図13の場合と同様に、OSCBKに対してノイズが小さい電源を供給できると共に、XINノードおよびXOUTノードの寄生容量を低減することが可能となる。更に、図13の場合と比較して、パッドPDi用のセルCLの両側を電源供給用のセルCLpw1,CLpw2で挟みこんでいるため、XINノードのノイズ耐性を向上させることが可能になる。すなわち、XOUTノードよりもXINノードの方が信号量が小さく、ノイズ耐性が低いため、XINノードの方のノイズ耐性を優先的に高めることが有益となる。《チップレイアウト[5’]》図15は、図13の構成例において、その各セルの詳細な構成例を示す概略図である。図15に示すように、XIN用のパッドPDiを含むセルCL内には、ESD保護素子クランプ素子CLP1が設けられ、同様に、XOUT用のパッドPDoを含むセルCL内にも、ESD保護素子クランプ素子CLP1が設けられる。CLP1は、PDi,PDoと接地電源電圧GNDの間をクランプする。また、電源供給用のセルCLpw内には、ESD保護素子クランプ素子CLP2が設けられる。CLP2は、メタル配線MLvccとメタル配線MLvssの間をクランプする。CLP2は、例えば、MLvss側をアノード、MLvcc側をカソードとするpn接合ダイオードD2や、MLvccとMLvssの間にソースドレイン経路が接続され、MLvssにゲートが接続されたnチャネル型MOSトランジスタMNd等によって構成される。一方、CLP1は、GND側をアノード、PDi,PDo側をカソードとするpn接合ダイオードD1等によって構成される。信号用となるCLP1においてMNdのような保護素子を適用すると、寄生容量の増大やリーク電流の増大等が過大となるため、ここではpn接合ダイオードを適用している。図15の構成例は、次のような特徴を備えている。まず、第9の特徴として、XIN,XOUT用のパッドPDi,PDoには、電源電圧VCC側のクランプ素子は接続されず、GND側のクランプ素子のみが接続されたことが挙げられる。これは、水晶発振装置を幅広い電源電圧に対応させるためである。すなわち、仮にPDi,PDoに電源電圧側のクランプ素子を接続すると、当該クランプ素子の容量値が電源電圧の値に応じて変化し、XINノード,XOUTノードの寄生容量の値が変化する強いては発振が不安定となる恐れがあり、これを防止するためである。続いて、第10の特徴として、CLpw内にESD保護素子CLP2を設けたことが挙げられる。通常、ESD保護素子は、外部端子の直近例えばPDs2やPDvのセル内に設けられるが、この場合、外部端子からOSCBKまでの電源経路に距離が存在するため、例えば、MLvcc,MLvssにサージが直接混入したような場合に、OSCBKを十分に保護できない恐れがある。そこで、図15の構成例ように、OSCBKの直近にCLP2を配置することで、OSCBKの十分なサージからの保護が実現可能になる。なお、外部端子の直近例えばPDs2やPDvのセル内には、ESD保護素子を配置してもよく、場合によっては省略することも可能である。なお、ここでは、図13の構成例を例に説明を行ったが、パッドPDi,PDoのESD保護素子に関しては、他の構成例でも同様に適用可能である。また、電源供給用のセルにおけるESD保護素子に関しては、例えば、図14の構成例も含めてOSCBKが専用の電源を備えない構成に対して同様に適用可能である。《半導体パッケージのレイアウト》図16は、本発明の一実施の形態による水晶発振装置において、そのパッケージ構成の一例を示す概略図である。図16に示す半導体パッケージPKGは、前述した図13等の構成例と同様に、発振回路部OSCBKに専用の電源を備えない半導体チップCP4bを搭載している。半導体パッケージPKGは、VSS用の外部端子PNs2とVCC用の外部端子PNvからなる一組の電源端子を備えており、PKG内のCP4bは、この一組の電源端子から供給された電源によって所定の動作を行う。CP4bは、ここでは、OSCBKに加えて、所定の回路ブロックCBを備えている。そして、CP4bには、OSCBKに対応して複数のセルCLからなるセル領域CLBoが配置され、CBに対応して複数のCLからなるセル領域CLBcが、CLBoとは一定の距離を置いて配置される。ここで、CLBc内では、第11の特徴として、外部端子PNs2に対応して2個のパッドPDs21,PDs22が配置され、外部端子PNvに対応して2個のパッドPDv11,PDv12が配置される。PDs21,PDs22は、それぞれ異なるボンディングワイヤBWを介してPNs2に共通に接続され、PDv11,PDv12は、それぞれ異なるボンディングワイヤBWを介してPNvに共通に接続される。PDs21,PDv11には、図13等で述べたようなOSCBKに延伸するメタル配線MLvss,MLvccがそれぞれ接続される。一方、PDs22,PDv12は、それぞれメタル配線ML1,ML2を介して回路ブロックCBに接続される。このように、第11の特徴を用いることで、電源ノイズの低減が実現可能になる。例えば、電源が一組しか存在せず、仮にPNs2,PNvに対応するパッドがそれぞれ1個であった場合には、CBからの電源ノイズが当該パッドを介してOSCBK側に回り込み、発振の不具合が生じる恐れがある。そこで、図16の構成例のように、1個の外部端子に対応して2個のパッドを設け、1個の外部端子からそれらにダブルボンディングを行うと、CBからの電源ノイズは、2本のボンディングワイヤBWを介してOSCBK側に回り込むことになる。この際に、BWは、インダクタ成分を持っているため、電源の寄生容量成分と併せてロウパスフィルタを構成し、その結果、CBからOSCBK側に回り込む電源ノイズを減衰させることが可能となる。なお、ここでは、1個の外部端子に2個のパッドを対応させたが、更に拡張して3個以上のパッドに対応させることも可能である。《配線基板の詳細なレイアウト》《基板レイアウト[1]》図17は、本発明の一実施の形態による水晶発振装置において、その構成要素となる配線基板のレイアウト構成例を示す概略図である。図17において、配線基板PCB1上には、半導体パッケージPKG1dが実装される。PKG1dでは、X軸方向に沿って順に、所定の信号XX用の外部端子PNxx、XIN用の外部端子PNi、VSS用の外部端子PNs1、XOUT用の外部端子PNoが配置され、1本の外部端子を挟んでVSS用の外部端子PNs2が配置されている。PCB1の最上層の配線層図1bの第1配線層LY1に該当には、PKG1dの実装部分においてVSS用の配線パターンLN_VSS1dが形成されている。このLN_VSS1dには、前述したVSS用の2本の外部端子PNs1,PNs2が接続される。PCB1上には、外付け部品として容量Cg,Cdおよび水晶振動子XTALが実装される。また、PCB1では、最上層の配線層図1bのLY1において、LN_VSS1dに加えて、配線パターンLN_XIN,LN_XOUT,LN_VSS1a,LN_VSS1b,LN_VSS1c,LN_XXが形成される。LN_XINは、一端がXIN用のPNiに接続され、略Y軸方向に延伸し、他端がCgの一端に接続される。LN_XOUTは、一端がXOUT用のPNoに接続され、略Y軸方向に抵抗Rd省略可能を介して延伸し、他端がCdの一端に接続される。LN_XINおよびLN_XOUTは、X軸方向に延伸する分岐配線を持ち、LN_XINの分岐配線の先とLN_XOUTの分岐配線の先との間にXTALが接続される。LN_VSS1bは、一端がVSS用のPNs1に接続され、LN_XINとLN_XOUTの間の領域で略Y軸方向に延伸する。Cg,Cdの他端は、VSS用の配線パターンLN_VSS1cに接続される。LN_VSS1aは、一端がVSS用のPNs2に接続され、前述したXTAL,Cg,Cd,LN_XIN,LN_XOUT,LN_VSS1b,LN_VSS1cの形成領域又は実装領域を囲むように略ループ状に配置されている。LN_VSS1cは、最上層の配線層図1bのLY1において、LN_VSS1aに接続される。また、LN_XXは、一端がXX用のPNxxに接続され、一旦、PKG1dの内側方向に延伸したのちPKG1dの実装部分内で延伸したのち、所定の方向に延伸する。また、PCB1では、前述した最上層の配線層での各配線パターンLN_XIN,LN_XOUT,LN_VSS1a,LN_VSS1b,LN_VSS1cの下層部分Z軸方向の配線層図1bの第n配線層LYnに該当において、VSS用となる面状の配線パターンLN_VSSnが形成されている。LYnは、望ましくは最下層であるが、必ずしもこれに限定されるものではなく、最上層と最下層の間に位置する内層であってもよい。前述したLN_VSS1bの他端付近は、スルーホールTHを介してLN_VSSnに接続され、LN_VSS1aの一端付近および他端付近もスルーホールTHを介してLN_VSSnに接続される。ここで、図17の構成例は、次のような特徴を備えている。まず、前述した第1の特徴PNiとPNoの間にPNs1が配置、第2の特徴LN_XINとLN_XOUTの間にLN_VSS1bが配置、第4の特徴下層にLN_VSSnが配置を備え、これによりピン間の寄生容量の低減効果、ピン間のカップリングノイズの低減効果、ならびにノイズ耐性の向上効果等が得られる。更に、第12の特徴として、容量Cg,Cdの他端を短い配線LN_VSS1cで一旦結合したのち、LN_VSS1aに接続している点が挙げられる。これによって、第3の特徴と同様に、LN_VSS1aに直接接続する場合図32の構成例の場合と比較してノイズ耐性の向上が図れる。ただし、更にノイズ耐性を向上させるためには、図1の構成例等にように、半導体パッケージのVSSノードにより近く配置されたLN_VSS1bに接続する方が望ましい。また、第13の特徴として、配線パターンLN_XXの配線方向が挙げられる。LN_XXをPNxxから半導体パッケージの内側方向に一旦延伸させることで、外側方向に延伸させる場合図32の構成例の場合と比較して、XINノードとの間の寄生容量およびカップリングノイズを低減でき、XINノードのノイズ耐性を向上させることが可能になる。なお、図17では、VSS用の配線パターンLN_VSS1aにおいてVSS用の外部端子PNs2に近い箇所がVSS用のポートPORTに接続されている。VSS用のポートPORTとは、当該配線基板上に実装される図示しない電源生成装置DC-DCコンバータ等のVSS端子を意味する。ポートPORTの接続位置は、特にこれに限定されるものではないが、できるだけ半導体パッケージのVSSノードVSS用の外部端子から近い位置とする方が望ましい。この観点で、接続位置を例えばLN_VSS1d等とすることも可能である。一方、比較例として仮に接続位置をLN_VSS1aのPNs2側ではない端部等とした場合、発振動作に伴いPNs2からLN_VSS1aの全体を介してポートPORTに電流が流れることになるため、ノイズ耐性の観点で好ましくない。《基板レイアウト[2]》図18は、本発明の一実施の形態による水晶発振装置において、その構成要素となる配線基板の他のレイアウト構成例を示す概略図である。図18において、配線基板PCB2上には、図17と同様の半導体パッケージPKG1dならびに外付け部品容量Cg,Cd、抵抗Rd、水晶振動子XTALが実装され、図17とほぼ同様の配線パターンが形成されている。図17との相違点は次の2点である。1点目は、XIN用の外部端子PNiから延びる配線パターンLN_XINの末端と、XOUT用の外部端子PNoから延びる配線パターンLN_XOUTの末端との間にXTALが接続された点である。2点目は、Cg,Cdの一端がVSS用の外部端子PNs1から延びる配線パターンLN_VSS1bに接続され、Cgの他端がLN_XINに、Cdの他端がLN_XOUTに接続された点である。このように、図18の構成例は、図17で述べた第12の特徴の代わりに図1で述べた第3の特徴LN_VSS1bにCg,Cdの一端が接続されるを備えたものとなっている。これによって、図17の構成例と比較して、更なるノイズ耐性の向上が期待できる。なお、その他の特徴に関しては、図17の場合と同様である。《基板レイアウト[3]》図19は、図18を変形したレイアウト構成例を示す概略図である。図19において、配線基板PCB3上には、図18とは異なる外部端子PNを備えた半導体パッケージPKG1aが実装される。PKG1aでは、X軸方向に沿って順に、VSS用の外部端子PNs3、XIN用の外部端子PNi、VSS用の外部端子PNs1、XOUT用の外部端子PNo、VSS用の外部端子PNs4が配置されている。すなわち、前述した図4の構成例と同様に、PNi,PNoのそれぞれがVSSで挟まれた配置となっている。PCB3上において、PKG1aの実装部分に形成されたVSS用の配線パターンLN_VSS1dには、前述したVSS用の3個の外部端子PNs3,PNs1,PNs4が接続される。PNi,PNs1,PNoから延伸する各配線パターンLN_XIN,LN_VSS1b,LN_XOUTや、これに接続される各種外付け部品容量Cg,Cd、抵抗Rd、水晶振動子XTALの実装に関しては、図18の構成例と同様である。ここで、図19の構成例と図18の構成例では、VSS用の配線パターンLN_VSS1aの構成が若干異なっている。LN_VSS1aは、図18の構成例ではPNs2を起点に略ループ状に形成され、その終点が最上層の配線層図1bのLY1において開放状態とされたが、図19の構成例ではPNs4とPNs3の間で完全にループを構成するように形成されている。すなわち、最上層の配線層においては、LN_VSS1aとLN_VSS1dによって完全なループ配線が形成される。このような構成例を用いると、図18で述べた各種効果に加えて、XINノード、XOUTノードおよび各種外付け部品をVSSノードとなるループ配線によって完全にガードすることができるため、図18の構成例と比較して、更なるノイズ耐性の向上が期待できる。ただし、当該ループ配線がループアンテナとして機能することによるノイズ耐性の低下が懸念されるが、ここでは、第4の特徴で述べたように、下層にVSS用となる面状の配線パターンLN_VSSnを設けているため特に問題は生じない。なお、図18の構成例におけるLN_VSS1aは、仮にLN_VSSnが存在しない場合、一端が開放されているためループアンテナとしての機能は果たさないが、モノポールアンテナとして機能することがある。この場合、LN_VSS1aの配線長に応じた周波数で共振が生じ、当該周波数のノイズが生じる可能性がある。また、図19では、VSS用のポートの接続位置は示していないが、例えば、LN_VSS1aにおけるPNs4の近辺や、LN_VSS1aにおけるPNs3の近辺や、あるいはLN_VSS1d等とすることも可能である。《基板レイアウト[4]》図20は、図18を変形した他のレイアウト構成例を示す概略図である。図20において、配線基板PCB2a上には、図18とは異なる外部端子PNを備えた半導体パッケージPKG2aが実装される。PKG2aでは、X軸方向に沿って順に、所定の信号XX用の外部端子PNxx、XIN用の外部端子PNi、XOUT用の外部端子PNoが配置され、1本の外部端子を挟んでVSS用の外部端子PNs2が配置されている。すなわち、前述した図2、図7等の構成例と同様に、PNiとPNoが隣接配置された構成例となっている。PCB2a上において、PKG2aの実装部分に形成されたVSS用の配線パターンLN_VSS1dには、前述したVSS用の外部端子PNs2が接続される。各外部端子PNxx,PNi,PNo,PNs2から延伸する各配線パターンLN_XX,LN_XIN,LN_XOUT,LN_VSS1aに関しては、図18の場合と同様である。ただし、ここでは、PNiとPNoの間にVSS用の外部端子が存在しないため、LN_XINとLN_XOUTの間の領域で、VSS用の配線パターンLN_VSS1bが島状に孤立して配置される。LN_VSS1bは、スルーホールTHを介して下層のVSS用の配線パターンLN_VSSnに接続されている。また、各種外付け部品容量Cg,Cd、抵抗Rd、水晶振動子XTALの実装に関しては、図18の場合と同様である。このような構成例を用いると、XIN用の外部端子PNiとXOUT用の外部端子PNoが隣接する場合であっても、第2の特徴で述べたように、LN_VSS1bを設けることで、XINノードとXOUTノードにおけるピン間の寄生容量やカップリングノイズを低減することが可能になる。また、第3の特徴で述べたように、このLN_VSS1bにg,Cdの一端を接続することで、ノイズ耐性の向上が図れる。なお、その他の特徴ならびに効果に関しては、図18の場合と同様である。《基板レイアウト[5]》図21は、図20を変形したレイアウト構成例を示す概略図である。図21に示す配線基板PCB2b上には、図20と同様の半導体パッケージPKG2aおよび各種外付け部品容量Cg,Cd、抵抗Rd、水晶振動子XTALが実装され、図20と同様の各種配線パターンが形成されている。図21の構成例と図20の構成例の違いは、配線パターンLN_VSS1bが、図20の構成例では島状に孤立して配置されていたのに対して、図21の構成例では、外部端子PNiと外部端子PNoの間の空間を利用して、PKG2aの実装部分に形成されたVSS用の配線パターンLN_VSS1dに接続されている点にある。このような構成例を用いると、図20で述べた各種効果に加えて、更なるノイズ耐性の向上が実現可能になる。すなわち、図20の構成例では、PKG2aのVSSノードと配線パターンLN_VSS1bの間に距離が存在するため、VSSレベルの不一致が生じる恐れがあるが、図21の構成例を用いることで当該距離が短縮でき、VSSレベルの不一致に伴う電源ノイズの発生を抑制することが可能になる。《基板レイアウト[6]》図22は、図21を変形したレイアウト構成例を示す概略図である。図22に示す配線基板PCB2c上には、図21とは異なる半導体パッケージPKG2bが実装されている。図22の半導体パッケージPKG2bは、図21のPKG2aと異なり、XIN用の外部端子PNiやXOUT用の外部端子PNoの近辺にVSS用の外部端子図21におけるPNs2が存在しない構成となっている。PCB2cにおける配線パターンや各種外付け部品の実装方法に関しては図21のPCB2bとほぼ同様である。ここで、図22と図21の相違点として、図22では、VSS用の外部端子が存在しないため、略ループ状に形成されたVSS用の配線パターンLN_VSS1aの両端が最上層の配線層図1bのLY1において開放状態になっている。このような構成例を用いると、PNi,PNoの近辺にVSS用の外部端子が存在しない場合であっても、図21とほぼ同様な効果を得ることが可能になる。なお、ここでは、VSS用のポートPORTをVSS用の配線パターンLN_VSS1dに接続する例を示しているが、勿論、これに限定されるものではない。《基板レイアウト[7]》図23は、図17を変形したレイアウト構成例を示す概略図である。図23に示す配線基板PCB1a上には、図17とは異なる半導体パッケージPKG2aが実装されている。半導体パッケージPKG2aでは、図20等で述べたように、X軸方向に沿って順に、所定の信号XX用の外部端子PNxx、XIN用の外部端子PNi、XOUT用の外部端子PNoが配置され、1本の外部端子を挟んでVSS用の外部端子PNs2が配置されている。すなわち、図17のPKG1dと異なり、PNiとPNoの間にVSS用の外部端子が存在しない構成となっている。これに伴い、図23のPCB1aでは、XIN用の配線パターンLN_XINとXOUT用の配線パターンLN_XOUTの間の領域で、VSS用の配線パターンLN_VSS1bが島状に孤立して配置される。LN_VSS1bは、スルーホールTHを介して下層のVSS用の配線パターンLN_VSSnに接続されている。これ以外の構成に関しては、図17と同様である。このような構成例を用いると、PNiとPNoが隣接する場合であっても、第2の特徴で述べたように、LN_VSS1bを設けることで、XINノードとXOUTノードにおけるピン間の寄生容量やカップリングノイズを低減することが可能になる。《基板レイアウト[8]》図24は、図19を変形したレイアウト構成例を示す概略図である。図24に示す配線基板PCB3a上には、図19とは異なる半導体パッケージPKG1eが実装されている。半導体パッケージPKG1eでは、X軸方向に沿って順に、XIN用の外部端子PNi、VSS用の外部端子PNs1、XOUT用の外部端子PNoが配置されている。ただし、図19の場合と異なり、PNi,PNoの近辺には、PNs1以外にVSS用の外部端子が存在しない構成となっている。これに伴い、図24のPCB3aでは、VSS用の配線パターンLN_VSS1aの両端が、隣接する外部端子PNの間の空間を利用して、PKG1eの実装部分に形成されたVSS用の配線パターンLN_VSS1dに接続されている。したがって、この場合も、図19の構成例と同様に、LN_VSS1aとLN_VSS1dによってループ配線が形成される。その他の構成に関しては、図19と同様である。このような構成例を用いると、PNi,PNoの近辺にVSS用の外部端子が十分に存在しない場合であっても、図19とほぼ同様な効果を得ることが可能になる。《基板レイアウト[9]》図25は、図24を変形したレイアウト構成例を示す概略図である。図25に示す配線基板PCB3b上には、図24と同様の半導体パッケージPKG1eが実装され、更に、図24と同様の各種配線パターンが形成されている。図25の構成例と図24の構成例の違いは、容量Cg,Cdの一端が、図24ではVSS用の配線パターンLN_VSS1bに接続されていたのに対して、図25ではVSS用の配線パターンLN_VSS1aに接続されている点にある。図25の構成例を図24の構成例と比較すると、第3の特徴で述べたように、ノイズ耐性の観点では図24の構成例の方が望ましい。ただし、図32の構成例と比較すると、第1および第2の特徴XINノードとXOUTノードの間にVSSノードが存在や、第4の特徴下層にLN_VSSnが存在や、LN_VSS1a,LN_VSS1dからなるループ配線が存在することにより、十分なノイズ耐性向上の効果が得られる。《基板レイアウト[10]》図26は、本発明の一実施の形態による水晶発振装置において、その構成要素となる配線基板の更に他のレイアウト構成例を示す概略図である。図26に示す配線基板PCB4上には、半導体パッケージPKG1b1が実装される。PKG1b1では、X軸方向に沿って順に、VSS用の外部端子PNs3、XIN用の外部端子PNi、VSS用の外部端子PNs1、XOUT用の外部端子PNoが配置されている。なお、この外部端子の配置は、図5の構成例に類似したものである。PCB4の最上層の配線層図1bのLY1には、PKG1b1の実装部分においてVSS用の配線パターンLN_VSS1dが形成されている。このLN_VSS1dには、前述したVSS用の2本の外部端子PNs1,PNs3が接続される。PNi,PNs1,PNoに接続される各配線パターンLN_XIN,LN_VSS1b,LN_XOUTに関しては、図18の配線パターンと同様であり、各種外付け部品容量Cg,Cd、抵抗Rd、水晶振動子XTALの実装方法に関しても図18の場合と同様である。ただし、ここでは、図18の場合と異なり、下層にVSS用の配線パターン図18のLN_VSSnを備えない構成例となっている。これは、例えば厚みZ軸方向が非常に小さいような配線基板PCB4を用いる場合に、この下層のVSS用の配線パターンに伴う寄生容量が過大となる事態が想定されるためである。この場合には、LN_XIN,LN_XOUT,LN_VSS1bの形成領域および各種外付け部品の実装領域をVSSノードで十分にガードしつつも、ループアンテナの機能が生じないようにする必要がある。そこで、ここでは、PNs3からY軸方向に延伸したのちX軸方向に延伸する略L字状の配線パターンLN_VSS1a1と、LN_XOUTの周辺においてLN_VSS1dから互い隣接する外部端子PNの間の空間を通ってY軸方向に延伸する配線パターンLN_VSS1a2が設けられる。そして、完全なループ配線が形成されないように、LN_VSS1a1の末端部分とLN_VSS1a2の末端部分との間に若干の隙間が設けられる。この隙間の位置は、LN_XIN,LN_XOUT全体から離れた位置としつつ、よりLN_XINから離れた位置となっている。このような構成例を用いることで、非常に薄い配線基板を用いる場合であっても、これまでに述べたような各種効果をある程度得ることが可能になる。《基板レイアウト[11]》図27は、図26を変形したレイアウト構成例を示す概略図である。図27に示す構成例も、図26の構成例と同様に、下層にVSS用の配線パターンを備えず、非常に薄い配線基板に対応したものとなっている。図27に示す配線基板PCB5上には、半導体パッケージPKG2cが実装される。PKG2cでは、X軸方向に沿って順に、VSS用の外部端子PNs5が配置され、1本の外部端子を挟んでXIN用の外部端子PNi、XOUT用の外部端子PNoが配置されている。PCB5には、図26の場合と同様に、PNs5に接続される配線パターンLN_VSS1a1と、LN_VSS1dに接続される配線パターンLN_VSS1a2が設けられる。PNi,PNoに接続される各配線パターンLN_XIN,LN_XOUTや、各種外付け部品容量Cg,Cd、抵抗Rd、水晶振動子XTALの実装方法に関しては、図17の構成例とほぼ同様である。ただし、LN_XINとLN_XOUTの間に配置されるVSS用の配線パターンLN_VSS1bに関しては、PNiとPNoの間の空間を利用してLN_VSS1dに接続される構成となっている。このような構成例を用いることで、図26と同様な効果を得ることが可能となる。《半導体パッケージおよびチップの詳細なレイアウト》《レイアウト[1]》図28は、本発明の一実施の形態による水晶発振装置において、その構成要素となる半導体パッケージならびに半導体チップの詳細なレイアウト構成例を示す図である。図28に示す構成例は、これまでに述べた各種特徴を適宜反映したものとなっている。図28に示す半導体パッケージPKGでは、X軸方向に沿って順に、設定信号用の外部端子PNmf、XIN用の外部端子PNi、XOUT用の外部端子PNo、リセット信号用の外部端子PNr、XIN用の外部端子PNi2、VSS用の外部端子PNs、XOUT用の外部端子PDo2、VCC用の外部端子PNvが配置されている。また、半導体チップCP内には、サブクロック信号用の発振回路部OSCBKsと、メインクロック信号用の発振回路部OSCBKmが形成されている。OSCBKs,OSCBKmは、共に図30に述べたようなインバータ回路IVや帰還抵抗Rf等を備えるが、それぞれ生成する発振信号の周波数が異なっている。OSCBKmは、例えば、数MHz~数十MHz等の発振信号を生成し、OSCBKsは、例えば32kHz等を代表に1MHz未満の発振信号を生成する。前述したPNi,PNoは、OSCBKs用の信号端子であり、PNi2,PNo2は、OSCBKm用の信号端子である。PNiとPNoの間には、図示はしないが、外付け部品として低CL値対応例えばCL値=3~7pFの水晶振動子が接続される。当該水晶振動子としては、代表的には、音叉型水晶振動子が用いられる。一方、PNi2とPNo2の間にも、図示はしないが、外付け部品として水晶振動子が接続される。当該水晶振動子としては、代表的には、ATカット水晶振動子が用いられる。半導体チップCP内には、X軸方向に沿って、OSCBKsに対応したセル領域CLB1と、OSCBKmに対応したセル領域CLB2と、その他共通のセル領域CLB3が設けられる。CLB1は、X軸方向において、CLB2とCLB3の間に配置されるが、CLB2およびCLB3との間には一定の間隔が確保されている。外部端子PNsは、3本のボンディングワイヤBWを介してCLB2内に形成された3種類のパッドPDsq1,PDsq2,PDssに接続される。外部端子PNvは、2本のボンディングワイヤBWを介してCLB2内に形成された2種類のパッドPDvq1,PDvq2に接続される。この内、PDvq1,PDsq1は、メタル配線MLvcc,MLvssを介してCLB1内の各電源供給ラインVCCQ,VSSQ等に適宜接続される。また、PDvq2,PDsq2は、CLB2内の各電源供給ラインVCCQ,VSSQ等に適宜接続される。CLB1内の各電源供給ラインとCLB2内の各電源供給ラインは、ここでは共通の接地電源電圧ラインVSSを1本設けていることを除いて基本的には分離して形成される。セル領域CLB1では、XIN用のパッドPDiとXOUT用のパッドPDoが形成され、PDiに対応するセルとPDoに対応するセルとの間に、電源供給用のセルCLpwが備わっている。また、CLB1は、前述したMLvcc,MLvssからの電源供給を受ける2個のセルを備え、当該セルからの電源が各電源供給ラインを介してCLpwに伝送される共に当該CLpwを介してOSCBKsの内部に供給される構成となっている。この電源供給を受ける2個のセルとCLpw内には、ESD保護素子が備わっている。このような構成例において、OSCBKmに関しては、PNi2がPNrとPNsに挟まれ、PDo2がPNsとPNvに挟まれており、これらに対応する各パッドもXINノードとXOUTノードを適宜挟み込む構成となっている。したがって、ピン間のカップリングノイズの低減や、XINノード,XOUTノードのノイズ耐性の向上等が十分に図れる。一方、OSCBKsに関しては、PNiとPNoが隣接配置されているため、ピン間の寄生容量の増大、カップリングノイズの増大が懸念され、加えてXINノード,XOUTノードのノイズ耐性の低下も懸念される。そこで、ここでは、PDi対応のセルとPDo対応のセルの間に電源供給用のセルCLpwを設けることで、寄生容量やカップリングノイズの問題を小さくし、更に、CLB1とCLB2,CLB3との間に一定の間隔を確保すると共に各電源供給ラインを分離して形成することでノイズ耐性を高めている。なお、PNrおよびPNmfは、それぞれリセット信号用および設定信号用であるため、頻繁に変動することは無く、この観点からもノイズ耐性の向上が可能となる。《レイアウト[2]》図29は、図28を変形した半導体パッケージならびに半導体チップの詳細なレイアウト構成例を示す図である。図29の構成例と図28の構成例の主な違いは、図29の構成例では、チップの一辺に沿ってX軸方向に沿ってセル領域CLB4が配置され、CLB4とはY軸方向チップの内側方向で座標が異なる位置にセル領域CLB1が配置されている点にある。CLB1は、図28の構成例と同様に、サブクロック向けの発振回路部OSCBKs用である。一方、CLB4は、チップ共通用であり、その一部のセルがメインクロック向けの発振回路部OSCBKm用として用いられる。図29の構成例を用いると、図28の構成例と比較してCLB1を他のセル領域から更に分離できるため、更なるノイズ耐性の向上などが期待できる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、本実施の形態の水晶発振装置は、図28に示したように、32kHzを代表とするサブクロック用の水晶発振装置に適用してより有益なものであるが、必ずしもこれに限らず、場合によってはメインクロック用の水晶発振装置に適用することも可能である。ただし、サブクロック用の水晶発振装置の方が、メインクロック用の水晶発振装置よりも消費電流が小さく、信号量も小さいため、よりノイズ耐性が低下する恐れがある。加えて、更なる消費電流の低減のため低CL値対応の水晶振動子を用いると、ノイズ耐性の更なる低下や寄生容量の影響等が懸念される。このような観点で、サブクロック用の水晶発振装置に適用することがより有益となる。また、ここでは、半導体パッケージとして、QFPQuadFlatPackage等を代表とする外部リード型の形態を用いたが、勿論、これに限定されるものではなく、他のパッケージ形態であってもよい。例えば、BGABallGridArray等のようなボール型の形態であっても、前述した半導体チップ内の各種特徴や、配線基板上の各種特徴等は適宜適用可能である。《水晶発振装置全体の代表的な実施の形態[1B]》図34は、本発明の一実施の形態による水晶発振装置において、その全体の構成例を示す概略図である。図34に示す水晶発振装置は、半導体チップ半導体装置CP1と、CP1の外部に設けられた容量Cg,Cdおよび水晶振動子XTALを備えている。CP1には、制御回路ブロックCTLBK、発振回路ブロック発振回路部OSCBK1、およびコンパレータ回路ブロックCMPBKが形成される。OSCBK1は、一端が電源電圧VCCに接続された電流源ISoと、ドレインがISoの他端に接続され、ソースが接地電源電圧GND0Vに接続された発振用のNMOSトランジスタMNoと、MNoのゲートとドレイン間に接続された高抵抗例えば10MΩ等の帰還抵抗Rfを備えている。MNoのゲートは発振入力信号XIN用の外部端子に接続され、MNoのドレインは発振出力信号XOUT用の外部端子に接続される。容量Cgは、XIN用の外部端子とGNDの間に接続され、容量Cdは、XOUT用の外部端子とGNDの間に接続される。XTALは、XIN用の外部端子とXOUT用の外部端子の間に接続される。なお、図34では省略しているが、場合によっては、図50のように制限用の抵抗Rd等を付加することも可能である。XTALは、例えば3~7pFといった低負荷容量値低CL値に対応した構成となっており、代表的には、音叉型水晶振動子が用いられる。Cg,Cdは、例えば同一の容量値を持ち、各種寄生容量を無視するとCg,Cdの直列接続による合成容量値がXTALのCL値に一致するような値に設定される。CTLBKは、電圧依存の無い安定した基準電流Irefを生成する基準電流生成回路IREFGを備え、電流源ISoは、このIrefを用いて所定のバイアス電流を生成する。MNoおよびISoは、反転論理回路又は負性抵抗生成回路を構成し、MNoは、ISoからのバイアス電流を用いて水晶振動子XTAL等の各種パラメータに応じた発振周波数で発振動作を行う。これによって、外部端子XOUTには、例えば32kHz等の周波数を持つ発振出力信号XOUTが生成される。ここで、ISoからのバイアス電流は、低消費電力化のため例えば100nA程度といった非常に小さい値となっており、これに伴いXOUTにおける電圧振幅の大きさも例えば100~300mV程度といった非常に小さい値となる。コンパレータ回路ブロックCMPBKは、所定の比較電圧を基準としてXOUTの電圧レベルを大小判定することで、XOUTをVCCレベル例えば1.6V以上等の電圧振幅を持つ矩形波の発振信号クロック信号に整形する。また、図34の水晶発振装置は、低CL値対応の水晶振動子XTALのみならず、例えば12.5pFといった標準CL値対応のXTALを接続することも可能な構成となっている。標準CL値対応のXTALは、代表的にはATカット水晶振動子が用いられる。標準CL値対応のXTALを用いる場合、前述した電流源ISoからの低CL値用のバイアス電流例えば100nA程度では電流値が不足する。そこで、図34では、ISoが、制御回路ブロックCTLBKからのモード設定信号MDに応じてバイアス電流の大きさを変更可能な可変電流源となっている。標準CL値対応のXTALを接続する場合、ISoからのバイアス電流は、前述した低CL値用のバイアス電流と比較して例えば1桁程度以上大きな値に設定される。このように、図34の水晶発振装置は、例えば、次のような特徴を備えている。第1の特徴は、低CL値対応の水晶振動子XTALに非常に小さいバイアス電流で動作する反転論理回路MNo,ISoを組み合わせ、その副作用となるXOUTにおける電圧振幅の縮小をコンパレータ回路ブロックCMPBKで補償している点にある。これによって、特に、反転論理回路のバイアス電流を極限まで低減できることから、水晶発振装置の低消費電力化が図れる。第2の特徴は、反転論理回路MNo,ISoが、VCCとGNDの間で2段の直列接続構成となっている点にある。これによって、広範囲な電源電圧VCC例えば、1.62V~5.5Vに対応でき、特に、各種電子機器の低消費電力化すなわち低電源電圧化のトレンドを受けて、低電源電圧に対応できるようになる。第3の特徴は、電流源ISoを可変電流源とし、ユーザに対して、同一の半導体チップCP1を用いて複数の水晶振動子XTALの選択肢低CL値対応か標準CL値対応かを提供できるように構成した点にある。これによって、コストの低減や利便性の向上等が実現可能になる。《水晶発振装置全体の代表的な実施の形態[2B]》図35は、本発明の一実施の形態による水晶発振装置において、図34を変形した全体の構成例を示す概略図である。図35に示す水晶発振装置は、図34の構成例と比較して、半導体チップCP2における発振回路ブロックOSCBK2内にスイッチ回路SW1が追加された点が異なっている。また、これに伴い、制御回路ブロックCTLBKがSW1のオンオフをイネーブル信号IENによって制御する点が異なっている。これら以外の構成に関しては図34と同様であるため、詳細な説明は省略する。SW1は、電流源ISoと発振用のNMOSトランジスタMNoのドレインの間に挿入される。そして、ISoとSW1の接続ノードがXOUT用の外部端子に接続される。図36は、図35の水晶発振装置において、その詳細な構成例を示す回路ブロック図である。図36において、半導体チップCP2aは、前述した発振入力信号XIN用および発振出力信号XOUT用の外部端子に加えて、電源電圧VCC用および接地電源電圧GND用の外部端子を備えている。CP2a内における制御回路ブロックCTLBKには、複数ここでは5本の内部端子から、それぞれ、発振イネーブル信号XOSC_EN、反転論理イネーブル信号XINV_EN、モード選択信号XMSEL1,XMSEL2、トリミング信号XTRIMが入力される。XOSC_ENは、水晶発振装置全体を活性状態オン状態又は有効状態あるいは非活性状態オフ状態又は無効状態に制御するためのマスタ信号であり、図36の例では、非活性状態とされた場合、基準電流生成回路IREFGが基準電流の生成動作を停止する。反転論理イネーブル信号XINV_ENは、前述したイネーブル信号IENの元となる信号であり、発振回路ブロックOSCBK2内の反転論理回路の活性状態あるいは非活性状態を制御するための信号である。モード選択信号XMSEL1,XMSEL2は、水晶振動子XTALが低CL値対応か標準CL値対応かを判別するための信号であり、前述したモード設定信号MDの元となる信号である。トリミング信号XTRIMは、電流源ISoの製造ばらつき等を補正するための信号である。これらの内部端子XOSC_EN,XINV_EN,XMSEL1,XMSEL2,XTRIMは、例えば、半導体チップCP2a内に別途備わった図示しない各種機能ユニットプロセッサユニット、コントローラユニット、クロック生成ユニット等に接続され、場合によっては、一部がCP2aの外部端子であってもよい。図36において、発振回路ブロックOSCBK2内には、前述した電流源ISo、発振用のNMOSトランジスタMNo、およびスイッチ回路SW1に該当するNMOSトランジスタMNswが形成されている。また、ここではMNswのゲートに容量C1が接続され、XINV_ENに応じて基準電流生成回路IREFGがC1に充放電を行うことでMNswのオンオフを制御する構成となっている。ただし、勿論、これに限定されるものではなく、XINV_ENによってMNswのゲートを直接電圧駆動するように構成してもよい。図36において、コンパレータ回路ブロックCMPBK内には、コンパレータ回路CMP1、バッファ回路BF1、ノア演算回路NR1、インバータ回路IV1、およびアンド演算回路AD1が形成されている。CMP1は、発振出力信号XOUTを比較電圧Vrefを基準として大小判定し、電源電圧VCCレベルの電圧振幅を持つクロック信号を生成する。当該クロック信号は、BF1を介してNR1の2入力の一方に伝送される。NR1の2入力の他方には、内部端子から入力されたクロック出力イネーブル信号XC_ENがIV1を介して伝送され、NR1の出力はクロック信号XC用の内部端子に接続される。XC_ENが‘L’レベルの際には、BF1の出力に関わらず、クロック信号XCが‘L’レベルに固定される。アンド演算回路AD1は、2入力の一方にXOUTが入力され、2入力の他方に内部端子から入力されたバイパスイネーブル信号XBYP_ENが伝送され、出力がバイパス信号XBYP用の内部端子に接続される。XBYP_ENが‘H’レベルの際には、XOUT用の外部端子がXBYPにバイパスされる。なお、各内部端子XC_EN,XC,XBYP_EN,XBYPは、前述した各種機能ユニットに接続されるか一部が外部端子として設けられる。このように、第4の特徴として、発振回路ブロックOSCBK2内にスイッチ回路SW1MNswを備えることで、水晶発振装置のテストを容易化でき、また、水晶発振装置における発振動作を非活性状態オフ状態又は無効状態から活性状態オン状態又は有効状態に遷移させる際に、その遷移時間を短縮可能になる。まず、テストの容易化に関し、仮に半導体チップCP2CP2aが所謂マイコン等である場合、マイコン内の各種機能ユニットをテストする際に、水晶発振装置を介さずに外部のテスト装置からクロック信号を直接供給したいような場合がある。この際に、仮に、図34の構成例において、テスト装置から外部端子XOUTにクロック信号を供給すると、MNoがオン状態となり、XOUTがGNDに接続されるため、テスト装置からのクロック信号の供給が困難となる場合がある。そこで、図35および図36の構成例を用いると、SW1MNswをオフに制御することで、前述したMNoを介した短絡パスを無くすことができるため、テスト装置から外部端子XOUTにクロック信号を直接供給することが可能になる。具体的には、SW1MNswをオフに制御すると共に、バイパスイネーブル信号XBYP_ENを‘H’レベルに設定することで、外部端子XOUTを内部端子XBYPにバイパスさせ、XBYPによってテストが行われる。なお、外部端子XOUTから供給されたクロック信号を、内部端子XBYPではなく内部端子XCから取り出すことも可能であるが、比較的、高い周波数を持つクロック信号を用いてテストを行いたいような場合のため、AD1を介したバイパス経路を備えることが有益となる。次に、前述した発振動作の非活性状態から活性状態への遷移時間に関し、仮に、図36のXOSC_ENを用いてIREFGの動作を停止することで水晶発振装置を非活性状態にした場合、活性状態に復帰する際にIREFGの安定化に時間を要し、活性状態への遷移時間XOUTが安定化するまでの期間が長期化する恐れがある。そこで、水晶発振装置を非活性状態にする際には、IREFGを動作させた状態でSW1MNswをオフに制御することで発振回路ブロックOSCBK2反転論理回路の動作を停止する。これによって、活性状態に復帰する際SW1MNswをオンに戻した際に、XOUTが安定化するまでの遷移時間を短縮することが可能になる。なお、非活性状態での消費電流を極限まで低減するためにはIREFGの動作を停止することが望ましいが、実用上は、OSCBK2反転論理回路の動作を停止することでも十分な低消費電力化が図れる。また、前述した第2の特徴VCCとGND間の直列2段接続に関し、図35および図36の構成例では、3段接続構成となるが、SW1MNswは、スイッチとして機能するためオープン状態かソースドレイン間電圧が極めて小さい状態であるため、実質的には直列2段接続とみなせる。《水晶発振装置全体の代表的な実施の形態[2B]の比較例》図37は、図36の比較例として検討した水晶発振装置全体の構成例を示す回路ブロック図である。図37では、半導体チップCP1a内に図36に示したスイッチ用のNMOSトランジスタMNswが存在しない代わりに、2個のスイッチ回路SW1a,SW1bが備わった構成となっている。SW1aは、発振用のNMOSトランジスタMNoのゲートとドレインの間で帰還抵抗Rfと直列に挿入され、内部端子又は外部端子からの発振動作停止信号RF_OFFに応じてオンオフが制御される。SW1bは、アンド演算回路AD1の2入力の一方XOUT側とSW1aの一端MNo側の間に挿入され、発振出力停止信号XOUT_OFFに応じてオンオフが制御される。このような構成例を用いると、スイッチ回路SW1a,SW1bをオフに制御することで、テスト時に外部端子XOUTと内部端子XBYPの間のバイパス経路を問題無く形成することや、発振回路ブロックOSCBK1aの動作を停止することが可能となる。ただし、SW1a,SW1bを例えばMOSトランジスタ等で構成した場合、特に電源電圧VCCが低電圧化されるほど、そのオン抵抗が大きくなり、通常の発振動作に与える影響が無視できなくなる。すなわち、通常の発振動作時に、SW1a,SW1bのオン抵抗に伴い発振条件のズレ等が生じ、発振動作の精度や安定性が阻害される恐れがある。一方、図36の構成例のように、発振回路ブロックOSCBK2の反転論理回路内にスイッチ用のMNswを設けると、図37の構成例と比較してそのオン抵抗の影響は小さくなり、発振動作の精度や安定性の点でより有益となる。以上、本実施の形態による水晶発振装置全体について、その概要を説明したが、本実施の形態による水晶発振装置は、前述した第1~第4の特徴に限らず、更なる特徴を複数備えている。以降、これらの特徴について、水晶発振装置の詳細と共に適宜説明を行う。《制御回路ブロックおよび発振回路ブロックの詳細》図38は、図34の水晶発振装置における制御回路ブロックCTLBKおよび発振回路ブロックOSCBK1の詳細を示すものであり、aはその構成例を示す回路図、bはaの一部を抽出した回路図である。図38において、制御回路ブロックCTLBKは、制御論理回路LGCと、基準電流生成回路IREFGを備えている。LGCは、モード選択信号XMSEL1,XMSEL2およびトリミング信号XTRIMが入力され、これらの信号に応じてモード設定信号MD1,MD2を生成する。IREFGは、NMOSトランジスタMNc1,MNc2,MNs1、PMOSトランジスタMPc1,MPc2、および抵抗R1,R2を備えている。IREFGの基本構成は、図38bに示され、当該構成は、絶対温度に比例する基準電流Irefを生成する所謂PTATProportionalToAbsoluteTemperature回路となっている。図38bにおいて、MNc1は、ソースがGNDに、ゲートとドレインが共通に接続される。MNc2は、ソースが電流設定用の抵抗Riを介してGNDに接続され、ゲートがMNc1のゲートと共通に接続される。MPc1,MPc2は、カレントミラー回路を構成し、ソースがVCCに接続され、ゲートが共通に接続される。MPc1のドレインはMNc1のドレインに接続され、MPc2のドレインはMNc2のドレインに接続されると共にMPc2MPc1のゲートに接続される。ここで、MNc1,MNc2,MPc1,MPc2は、ゲートソース間電圧がしきい値電圧よりも小さいサブシュレッショルド領域弱反転領域で動作する。サブシュレッショルド領域において、各MOSトランジスタのソースドレイン間電流IDSは、例えば式1で定められる。Kはアスペクト比ゲート幅W/ゲート長L、I0はサブシュレッショルド電流の前置係数、mは定数、VTはkbT/qkb:ボルツマン定数、q:電子の電荷量、T:温度、Vgsはゲートソース間電圧、Vthはしきい値電圧である。IDS=KI0expVgs-Vth/mVT1MPc1,MPc2のトランジスタサイズLおよびWを同一とした場合、MPc1,MPc2には同一の基準電流Irefが流れ、MNc1,MNc2のアスペクト比をそれぞれK1,K2とした場合、Vgs1-Vgs2=IrefRiVgs1:MNc1のVgs、Vgs2:MNc2のVgsの関係から式2が成り立つ。Iref=1/RimVTlnK2/K12式2より、Irefは温度Tに比例して増大するため、図38bのIREFGは、PTAT回路となる。また、図38bのIREFGは、各トランジスタがサブシュレッショルド領域で動作することから低消費電力な回路となる。なお、PTAT回路は、例えば、バイポーラトランジスタダイオードのバンドギャップを利用する方式を代表に様々な回路が知られているが、低消費電力化を図るためには、図38bのように、MOSトランジスタのサブシュレッショルド特性を利用する方式とすることが望ましい。図38aにおけるIREFGは、図38bにおける抵抗Riが、R1とR2の直列接続回路と、R1とR2の共通接続ノードとGNDの間にソースドレイン経路が接続されたスイッチ用のMNs1に置き換わった構成となっている。MNs1は、モード設定信号MD1によってオンオフが制御され、MNs1がオフの際には、Ri=R1R2となり、MNs1がオンの際には、Ri=R1となる。具体的には、水晶振動子として低CL値対応のものが接続された際には、MNs1をオフとすることでIrefの値が小さい値に設定され、水晶振動子として標準CL値対応のものが接続された際には、MNs1をオンとすることでIrefの値が大きい値に設定される。なお、ここでは、この電流値設定部分R1,R2,MNs1が簡略化して示されているが、実際には、更に、複数の抵抗や複数のスイッチ用MOSトランジスタおよびそのモード設定信号を用いて、トリミング信号TRIMに伴うIrefの値の微調整にも対応できるように構成される。発振回路ブロックOSCBK1は、電流源ISo、発振用のNMOSトランジスタMNo、および帰還抵抗Rfを含んでいる。MNoは、低消費電力化のため、サブシュレッショルド領域で動作する。ISoは、PMOSトランジスタMPc3,MPc4,MPs1を備える。MPs1は、スイッチとして機能し、そのオンオフがモード設定信号MD2で制御される。MPc3は、ソースがVCCに、ドレインがMNoのドレインに接続され、MNc4は、ソースがVCCに、ドレインがMPs1を介してMNoのドレインに接続される。MPc3,MPc4は、前述したIREFGにおけるMPc1MPc2とカレントミラー回路を構成し、ゲートにMPc1MPc2のゲート電圧VBPが印加される。ここで、MPc3,MPc4は、MPc1,MPc2等と同様にサブシュレッショルド領域で動作し、これによって低消費電力化を図っている。MNoに流れるバイアス電流は、MPs1がオフの際にはMPc3から供給される電流値となり、MPs1がオンの際には、MPc3とMPc4から供給される電流の加算値となる。言い換えれば、IREFGとISoのカレントミラー比を変えることでバイアス電流値が切り替えられる。具体的には、水晶振動子として低CL値対応のものが接続された際には、MPs1をオフとすることで小さいバイアス電流値に設定され、標準CL値対応のものが接続された際には、MPs1をオンとすることで大きいバイアス電流値に設定される。なお、低CL値用のバイアス電流と標準CL値用のバイアス電流を切り替える際には、前述したIREFGの抵抗値による切り替えか、IREFGとISoのカレントミラー比による切り替えかのいずれか一方のみで行うことも可能である。ただし、低CL値用と標準CL値用とでバイアス電流値が一桁程度以上異なる場合には、いずれか一方で行うよりも両方で行った方が、精度や回路面積の観点から望ましい。特に限定はされないが、バイアス電流値が例えば10倍異なる場合には、IREFGの抵抗値で5倍にし、更にそれをIREFGとISoのカレントミラー比で2倍にする。ここで、図38a、bの構成例においては、第5の特徴として、水晶振動子のCL値がM倍に変更された場合に、MNoのバイアス電流をMの2乗倍に増加させている。更に、第6の特徴として、水晶振動子のCL値に関わらず、MNoのバイアス電流値を絶対温度に比例して増加させている。第5の特徴に関しては、予め定められる水晶振動子のCL値の適用範囲に応じて、IREFGの抵抗値の可変範囲やIREFGとISoのカレントミラー比の可変範囲を予め設計しておくことで実現する。第6の特徴に関しては、前述したように基準電流生成回路IREFGにPTAT回路を用いることで実現する。第5の特徴を備えることで、水晶振動子の種類CL値に関わらず、発振余裕度を一定に保つことが可能になり、第6の特徴を備えることで、発振余裕度の温度依存性を低減し、発振余裕度を一定に保つことが可能になる。水晶振動子は、様々な電子機器で使用されるため、温度依存性に関しては、例えば-40~125°Cといった広範囲での安定動作が望まれる。水晶発振装置では、一般的に、式3で与えられる発振余裕度Rm/Reと呼ばれる指標を規定値以上に保つ必要がある。Rmは、発振回路ブロックにおける反転論理回路によって実現する負性抵抗値であり、Reは水晶振動子の等価直列抵抗値である。ωは発振周波数角速度であり、gmは、当該反転論理回路の相互コンダクタンスである。gmは、前述した式1に基づき式5で与えられる。また、式3におけるCLは、負荷容量の値であり、例えば図34等において、外付けの容量Cg,Cd以外の寄生容量を無視すると、CL=CgCd/CgCdとなる。ここで、Cg=Cdを前提とした場合、式3は式4に等しい。Rm/Re=gm/4CL2ω21/Re3Rm/Re=gm/CgCdω21/Re4gm=qIDS/mkbT5式3および式4より、gmをCLの2乗、又はCgとCdの積に比例させると発振余裕度を一定に保てることが判る。これは、式5よりバイアス電流IDSをCLの2乗、又はCgとCdの積に比例させることで実現できる。また、式5より、gmは温度Tに反比例するため、バイアス電流IDSを温度Tに比例させることでgmの温度依存性を低減できることが判る。これらによって、発振余裕度が一定に保てると、例えば、発振余裕度のばらつきを加味してバイアス電流を多めに設定する等のマージン設計が不要となり、低CL値か標準CL値のいずれを用いた場合でもバイアス電流を理論限界まで小さくでき、水晶発振装置の低消費電力化を図ることが可能になる。なお、式3および式4において発振余裕度を一定とすると、低CL値の水晶振動子を用いるほどgmを小さくでき、式5よりバイアス電流IDSの削減すなわち水晶発振装置の低消費電力化が可能になることが判る。また、仮に、低CL値を4pF、標準CL値を12pFとした場合、低CL値から標準CL値に切り替えた際に、CL値が3倍になることからバイアス電流IDSは9=32倍に増やす必要がある。このように、バイアス電流IDSの切り替えに伴う変動量が多くなるため、前述したように、基準電流生成回路IREFGの抵抗値による切り替えと、IREFGと電流源ISoのカレントミラー比による切り替えの両方を用いることが望ましい。図39および図40は、図38におけるモード設定信号MD1,MD2の生成方法の一例を示す説明図である。図39の例では、制御論理回路LGC内にレジスタ回路REGが備わっており、使用する水晶振動子や発振モードに応じて必要となる電流を選択信号XSEL1,XSEL2を用いてREGの値に適宜設定する。この設定により回路のモード設定信号MD1,MD2が生成されて回路に最適な電流が供給される。図40の例は、製造ばらつきを解消する用法である。まず、水晶発振装置のテストの段階で、テスト装置を用いて外部端子XOUTに電流計MEASを接続することで電流源ISoからのバイアス電流を測定する。次いで、テスト装置等によってこのバイアス電流の測定値と設計値の誤差に応じたトリミング値を算出し、当該トリミング値をフラッシュメモリ等の不揮発性メモリFMEMに予め格納して保持しておく。FMEMは、例えば、図34等の半導体チップCP1がマイコン等の場合、チップ内蔵のフラッシュメモリ等を用いることができる。FMEM内に保存されたトリミング値は、水晶発振装置の起動時等でトリミング信号XTRIMとして制御論理回路LGCに転送され、モード設定信号MD1,MD2に反映される。《コンパレータ回路ブロックの詳細[1]》図41は、図34の水晶発振装置において、そのコンパレータ回路ブロックCMPBKの一部の詳細な構成例を示す回路図である。図41において、コンパレータ回路ブロックCMPBKは、比較電圧生成回路VREFG1と、コンパレータ回路CMP1を含んでいる。CMP1は、図36等で述べたように、2入力の一方に発振出力信号XOUTが入力され、2入力の他方に比較電圧Vrefが印加される。ここで、このVrefを生成する回路がVREFG1である。VREFG1は、前述した発振回路ブロック内の電流源ISoのレプリカ回路となる電流源IScと、発振用のNMOSトランジスタMNoのレプリカ回路となるNMOSトランジスタMNrpを備えている。MNrpは、ソースがGNDに接続され、ゲートとドレインが共通に接続されている。IScは、PMOSトランジスタMPc5,MPc6,MPs2を備える。MPc5,MPc6は、ISo内のMPc3,MPc4と同様に、基準電流生成回路IREFG内のMPc1,MPc2図38参照との間でカレントミラー回路を構成する。MPs2は、ISo内のMPs1と同様に、モード設定信号MD2に応じてオンオフが制御される。MPc5は、ソースがVCCに接続され、ドレインがMNrpのドレインに接続され、MPc6は、ソースがVCCに接続され、ドレインがMPs2を介してMNrpのドレインに接続される。比較電圧Vrefは、このMNrpのドレインから生成される。ここで、レプリカ用のMNrpは、発振用のMNoと同一のトランジスタサイズを持つ。また、MPc5はMPc3と同一のトランジスタサイズを持ち、MPc6はMPc4と同一のトランジスタサイズを持つ。これによって、発振用のMNoに供給されるバイアス電流と同じ電流値のバイアス電流がレプリカ用のMNrpにも供給され、MNoから生成される発振出力信号XOUTにおける振幅の中心電圧レベルがMNrpのドレインゲートに現れることになる。CMP1は、このMNrpのドレイン電圧を比較電圧VrefとしてXOUTの電圧レベルを大小判定し、VCCレベルの電圧振幅を持つクロック信号を出力する。このように、図41の構成例は、第7の特徴として、発振回路ブロックOSCBK1の構成を反映したレプリカ回路比較電圧生成回路VREFG1を用いてXOUTの中心電圧レベル発振させない場合にXIN=XOUTとなる電圧レベルであり、言い換えればDC的な安定点を生成している。この際に、MNoとMNrpは、同一のトランジスタサイズを持つため、MNoのPVTプロセス、電圧、温度ばらつきはMNrpにも反映され、振幅の中心電圧レベルを高精度に検出することができる。そして、CMP1がMNrpのドレイン電圧を比較電圧VrefとしてXOUTの電圧レベルを大小判定することで、CMP1から出力されるクロック信号のデューティ比を50に近づけることができ、高精度な高い波形品質を持つクロック信号を生成することが可能になる。なお、特に低CL値対応の水晶振動子を用いた場合には、XOUTの振幅レベルが小さいため、比較電圧Vrefのズレに伴うデューティ比のばらつきがより顕著となる。第7の特徴を用いることで、このようなデューティ比のばらつきを低減できる。《コンパレータ回路ブロックの詳細[1’]》図42aは、図41に示したコンパレータ回路ブロックCMPBKの変形例を示す回路図であり、図42bは、図42aの動作例を示す波形図である。図42aに示すコンパレータ回路ブロックCMPBKは、図41の構成例と比較して、比較電圧生成回路VREFG1a内におけるレプリカ用のNMOSトランジスタの構成が異なっている。すなわち、図41の構成例では、1個のレプリカ用のNMOSトランジスタMNrpが備わっていたが、図42aの構成例では、コンパレータ回路CMP1の入力Vref側とGNDの間に複数のレプリカ用NMOSトランジスタMNrp[1]~MNrp[n]が並列に接続されている。MNrp[1]~MNrp[n]のそれぞれは、図41のMNrpと同様に、ダイオード接続され、発振用のMNoと同一のトランジスタサイズを持つ。このように、図42aの構成例では、第8の特徴として、並列接続された複数のレプリカ用NMOSトランジスタを用いることで、比較電圧Vrefの電圧レベルを若干低下させている。これは、図42bに示すように、実際には、発振出力信号XOUTの中心電圧レベルがXOUTの電圧振幅の増大と共に徐々に低下し、電圧振幅が安定した段階での中心電圧レベルが発振開始時に比べてΔVだけ低下するような場合があるためである。その要因としては、発振回路ブロックにおいて、電流源PMOSトランジスタISoよりも発振用のNMOSトランジスタMNoの方が駆動能力が高いことが挙げられる。また、ΔVの大きさは、例えば、50~200mV程度である。そこで、第8の特徴を用いると、このΔVを補正し、CMP1から出力されるクロック信号のデューティ比を50に近づけることが可能になる。更に、別の効果として、図42bに示すように、発振出力信号XOUTの電圧振幅が成長している段階で、その半周期分の電圧振幅がΔVに満たないような領域SARでは、CMP1の出力変動が無いため、この領域での低ノイズ化が図れる。その結果、発振開始時の安定性が向上し、ノイズ耐性の向上が実現可能になる。なお、ここでは、MNrp[1]~MNrp[n]の並列個数nのみによってΔVの補正を行ったが、場合によっては、電流源IScにおけるカレントミラー比の調整を併用することでΔVの補正を行うことも可能である。具体的には、例えばISc内の各PMOSトランジスタのサイズをISo内の各PMOSトランジスタのサイズよりも小さくすることで、IScからのレプリカ用のバイアス電流値をISoからの発振用のバイアス電流値よりも小さくし、これに応じて前述した並列個数nを少なくする。この場合、ISoとIScとでバイアス電流値が異なるため、同一とする場合に比べてレプリカ回路としての精度が若干低下する恐れがあるが、回路面積の低減や消費電力の低減が実現可能になる。《コンパレータ回路ブロックの詳細[2]》図43は、図36の水晶発振装置において、そのコンパレータ回路ブロックCMPBKの一部の詳細な構成例を示す回路図である。図43に示すコンパレータ回路ブロックCMPBKは、図41の構成例と比較して、発振回路ブロックOSCBK2内に挿入されたスイッチ用のNMOSトランジスタMNswに応じて、そのレプリカとなるNMOSトランジスタMNsrpが備わった点が異なっている。MNsrpは、電流源IScの一端MPc5のドレインとMNrpのドレインの間にソースドレイン経路が接続され、ゲートにVCCが印加されることでオン状態に固定されている。そして、電流源IScの一端から比較電圧Vrefが生成される。これによって、発振回路ブロックOSCBK2の構成を高精度にレプリカすることが可能になる。《コンパレータ回路の詳細[1]》図44a、bは、図36の水晶発振装置において、そのコンパレータ回路CMP1のそれぞれ異なる構成例を示す回路図である。図44aに示すコンパレータ回路CMP1aは、NMOSトランジスタMN1~MN5,MN1a,MNs10と、PMOSトランジスタMP1~MP3と、電流源IS1を備えている。MN1,MN2とMP1,MP2とMN3は、MN1,MN2を差動対、MP1,MP2を差動増幅用の負荷電流源、MN3をテール電流源とする差動増幅回路を構成する。MP3とMN5は、この差動増幅回路の出力を入力とし、MP3を増幅素子、MN5を増幅用の負荷電流源とするソース接地増幅回路を構成する。MN4は、ソースがGNDに接続されると共にダイオード接続ゲートとドレインの共通接続を持ち、IS1からの電流がドレイン側より供給される。MN3およびMN5のそれぞれは、MN4とカレントミラー回路を構成する。MN1は、ソースがMN3のドレインに、ドレインがMP1のドレインにそれぞれ接続され、ゲートに発振出力信号XOUTが印加される。MN2は、ソースがMN3のドレインに、ドレインがMP2のドレインにそれぞれ接続され、ゲートに前述した比較電圧生成回路VREFGからの比較電圧Vrefが印加される。MP1,MP2は、ソースがVCCに接続され、ゲートが共通に接続される。MP1は、ダイオード接続を持つ。MP3は、ソースがVCCに、ドレインがMN5のドレインにそれぞれ接続され、ゲートがMP2MN2のドレインに接続される。このような構成により、MP3MN5のドレインからの判定出力信号CMPOUTは、VCCレベルの電圧振幅を持つクロック信号となる。ここで、第9の特徴として、当該コンパレータ回路は、ヒステリシス特性を持ち、図44aの場合には、MN1aおよびMNs10を用いて当該特性を実現している。MN1aは、ゲートおよびドレインがMN1のゲートおよびドレインと共通に接続され、ソースがMNs10のドレインに接続される。MNs10は、ソースがMN3のドレインに、ゲートがMP2MN2のドレインにそれぞれ接続される。XOUTがVrefを基準として‘H’レベルから‘L’レベルに遷移する際、初期段階ではMN2MP2の‘H’レベルに伴いMNs10の状態がオン側であることから、差動対のXOUT側がMN1に加えてMN1aで駆動される。その結果、XOUTは‘L’レベルに遷移し易くなる。逆に、XOUTがVrefを基準として‘L’レベルから‘H’レベルに遷移する際、初期段階ではMN2MP2の‘L’レベルに伴いMNs10の状態がオフ側であることから、相対的にXOUTは‘H’レベルに遷移し難くなる。これによって、ヒステリシス特性が実現できる。一方、図44bの構成例は、図44aにおけるMN1aおよびMNs10の代わりに、NMOSトランジスタMN2a,MNs11を備えた構成となっている。MN2aは、ゲートおよびドレインがMN2のゲートおよびドレインと共通に接続され、ソースがMNs11のドレインに接続される。MNs11は、ソースがMN3のドレインに、ゲートがMP3MN5のドレインCMPOUTにそれぞれ接続される。この場合、XOUTがVrefを基準として‘L’レベルから‘H’レベルに遷移する際、初期段階ではCMPOUTの‘H’レベルに伴いMNs11の状態がオン側であることから、差動対のVref側がMN2に加えてMN2aで駆動される。その結果、XOUTは‘H’レベルに遷移し難くなり、逆に、‘L’レベル側には遷移し易くなる。このように、コンパレータ回路にヒステリシス特性を持たせることで、XOUTに重畳される恐れがある微小なノイズ成分を除去し、後段にノイズが伝播することを防止することが可能になる。すなわち、ノイズ耐性の向上が実現可能になる。更に、図44a、bでは、第10の特徴として、例えばテール電流源となるMN3の電流値を調整すること等でコンパレータ回路の応答速度を低く設定し、これによりロウパスフィルタ機能を実現している。例えば、MHzオーダのXOUTには応答しないように電流値の調整が行われる。これによっても、ノイズ耐性の向上が実現可能になる。《コンパレータ回路ブロックの詳細[3]》図45aは、図36の水晶発振装置において、そのコンパレータ回路ブロックCMPBKの他の一部の詳細な構成例を示す回路図であり、図45bは図45aの概略的な動作例を示す説明図である。図45aに示すコンパレータ回路ブロックCMPBKは、図44に示したようなコンパレータ回路CMP1ただしヒステリシス部分MN1a,MNs10等は省略の後段に、バッファ回路BF1を備えている。BF1は、CMP1の判定出力信号CMPOUTを入力として遅延動作を行う遅延回路DLYと、その出力を受けて反転動作を行うCMOSインバータ回路CIVと、その出力を受けて反転動作を行う制御スイッチ付きCMOSインバータ回路CCIVを備えている。DLYは、PMOSトランジスタMP10,MP11と、NMOSトランジスタMN10,MN11を備える。MP11およびMN11は、CMPOUTを入力として、ノードNaを出力とするCMOSインバータ回路を構成する。MP10は、ソースがVCCに、ドレインがMP11のソースにそれぞれ接続され、ゲートにバイアス電圧VBPが印加される。MN10は、ソースがGNDに、ドレインがMN11のソースにそれぞれ接続され、ゲートにバイアス電圧VBNが印加される。VBPは、例えば図38aに示した基準電流生成回路内のMPc1MPc2によって生成され、VBNは、例えばコンパレータ回路CMP1内のMN4によって生成される。電流源として機能するMP10およびMN10の電流値トランジスタサイズを小さくすることで、遅延回路を実現できる。CIVは、ソースがVCCに接続されたPMOSトランジスタMP12と、ソースがGNDに接続されたNMOSトランジスタMN12を備える。MP12,MN12は、ゲートがノードNaに接続され、ドレインノードNbに反転出力を行う。CCIVは、PMOSトランジスタMP13,MP14と、NMOSトランジスタMN13,MN14を備える。MP14およびMN14は、ノードNbを入力として、ノードNcを出力とするCMOSインバータ回路を構成する。MP13は、ソースがVCCに、ドレインがMP14のソースにそれぞれ接続され、ゲートにCMPOUTが印加される。MN13は、ソースがGNDに、ドレインがMN14のソースにそれぞれ接続され、ゲートにCMPOUTが印加される。MP13,MN13は、制御スイッチとして機能する。このような構成において、図45bのタイミングサイクルTS2に示すように、CMPOUTにDLYの遅延時間Tdlyよりもパルス幅が狭い‘L’グリッジが生じた場合、CCIVにおいて当該グリッジを通過させるための制御スイッチMP13がオンにならないため、ノードNcには当該グリッジが伝播されない。同様に、タイミングサイクルTS3に示すように、Tdlyよりもパルス幅が狭い‘H’グリッジが生じた場合、CCIVにおいて当該グリッジを通過させるための制御スイッチMN13がオンにならないため、ノードNcには当該グリッジが伝播されない。一方、タイミングサイクルTS1に示すように、CMPOUTに出力された通常のクロック信号は、CCIVにおける制御スイッチが適切にオンに駆動されるため、ノードNcに正常に伝播される。このように、第11の特徴として、図45aのコンパレータ回路ブロックCMPBKは、バッファ回路BF1を用いてグリッジノイズ除去機能を実現している。これによってノイズ耐性の向上が実現可能になる。なお、ここでは、バッファ回路BF1によって高周波ノイズを除去できるため、第10の特徴で述べたようなコンパレータ回路CMP1のロウパスフィルタ機能を省略することも可能である。《基準電流生成回路周りの詳細》図46a、bは、図34等の制御回路ブロックCTLBKにおいて、その基準電流生成回路IREFG周りのそれぞれ異なる詳細な構成例を示す回路図である。図46aには、図38a、bに示したような基準電流生成回路IREFGにスタートアップ回路STUP1が付加された構成例が示されている。STUP1は、起動制御回路STCTL1と、PMOSトランジスタMP20と、NMOSトランジスタMN20を備えている。MP20は、ソースがVCCに接続され、ドレインがIREFG内のNMOSトランジスタMNc1,MNc2のゲートに接続され、ゲートがSTCTL1によって制御される。MN20は、ソースがGNDに接続され、ドレインがIREFG内のPMOSトランジスタMPc1,MPc2のゲートに接続され、ゲートがSTCTL1によって制御される。STCTL1は、水晶発振装置の起動信号となる発振イネーブル信号XOSC_ENを受けて、MP20のゲートに所定のパルス幅を持つ‘L’パルスを、MN20のゲートに所定のパルス幅を持つ‘H’パルスをそれぞれ出力する。これによって、IREFG内のMNc1,MNc2およびMPc1,MPc2のゲート-ソース電圧がそれぞれ増大し、このパルス幅の期間で一時的に基準電流Irefの値が増大する。特に限定はされないが、例えば、通常時のIrefを10nA等として、起動時のIrefはその10倍程度の電流値を持つ。これにより、起動時には、発振回路ブロック内の電流源PMOSトランジスタMPc3からも大きなバイアス電流が出力される。一方、図46bには、図38a、bに示したようなIREFGにスタートアップ回路STUP2が付加された構成例が示されている。STUP2は、起動制御回路STCTL2と、PMOSトランジスタMP20を備えている。MP20は、ソースがVCCに接続され、ドレインがIREFG内のMNc1,MNc2のゲートに接続され、ゲートがSTCTL2によって制御される。STCTL2は、XOSC_ENを受けて、MP20のゲートを‘L’レベルに駆動する。これによって、IREFG内のMNc1,MNc2のゲート-ソース電圧が増大し、一時的に基準電流Irefの値が増大し、これに応じて発振回路ブロック内の電流源MPc3からも大きなバイアス電流が出力される。また、STCTL2は、発振回路ブロックにおける発振用のNMOSトランジスタMNoのゲート電圧を観測し、これが所定の値に達した際にMP20のゲートを‘L’レベルから‘H’レベルに戻すことでMP20をオフに駆動する。このように、第12の特徴として、図46a、bの構成例は、発振起動時にスタートアップ回路を用いることで、発振回路ブロックにおいて一時的に大きなバイアス電流を流せる構成となっている。発振起動時には、外付けの負荷容量Cg,Cdが充電され、XINノードの電圧レベルが動作点に達したのちに微小発振の成長が始まる。したがって、特に低CL値対応の水晶振動子XTALを用いる場合すなわちバイアス電流が小さい場合には、負荷容量Cg,Cdの充電に時間を要し、発振起動時間XOSC_ENの入力から発振動作が安定状態に達するまでに要する時間が例えば2s以上となる恐れがある。そこで、第12の特徴を用いることで、発振起動時の負荷容量Cg,Cdの充電速度を速めることができ、発振起動時間を例えば1s程度に短縮することが可能になる。《発振回路ブロック周りの概略レイアウト》図47aは、図34の水晶発振装置において、その発振回路ブロック周りのレイアウト構成例を示す概略図であり、図47bは、図47aの効果を説明する補足図である。図47aでは、半導体チップCPの一辺にIOセル領域IOBKが配置され、チップの内部方向でIOBKに近接して発振回路ブロックOSCBKが配置されている。IOBKは、CPの一辺に沿って順に隣接配置された複数のIOセルIOCを備える。複数のIOC内の隣接する3個のIOCにおいて、両端のIOCの一方には、XIN用のパッドPD1が形成され、他方にはXOUT用のパッドPD2が形成される。パッドPD1,PD2は、半導体チップCP、容量Cd,Cg、および水晶振動子XTAL等が実装される配線基板図示せず上の所定の端子にそれぞれボンディングワイヤBWを介して接続される。PD1,PD2は、例えば最上層のメタル配線層を用いて形成される。PD1は、その下層に位置する第1メタル配線層で形成されたメタル配線ML_XINに接続され、同様に、PD2は、第1メタル配線層で形成されたメタル配線ML_XOUTに接続される。ML_XINおよびML_XOUTは、それぞれ、チップの内部方向に配置されたOSCBKに向けて延伸する。また、隣接する3個のIOCにおける真ん中のIOC上には、例えば最上層のメタル配線層を用いてGND用のメタル配線ML_GNDが形成される。OSCBKの配置領域には、OSCBKに安定した接地電源電圧GNDを供給するため、例えば網目状に形成された複数の接地電源電圧配線からなる接地電源電圧供給領域AR_GNDが備わっている。この網目状の接地電源電圧配線は、例えば、第1メタル配線層と最上層のメタル配線層の間に位置する第2メタル配線層および第3メタル配線層によって形成される。ML_GNDは、このAR_GNDに向けて延伸し、そこで接地電源電圧配線に接続される。このように、第13の特徴として、図47aのレイアウト構成例は、XINノードとXOUTノードの間にGNDノードが配置された構成となっている。ここで、寄生容量に着目すると、XINノードとXOUTノードには、図47bに示すように、XINノードとXOUTノード間のピン間寄生容量Cs’と、XINノードとGNDノード間の寄生容量Cg’と、XOUTノードとGNDノード間の寄生容量Cd’が存在する。これらの寄生容量は、負荷容量CLに与える影響が特に低CL値になるほど大きくなるため、できるだけ小さく設計されることが望ましい。こうした中、図47bから判るように、Cs’は、そのままの容量値がCLすなわちXTALから見た等価容量値に影響を与えるが、Cg’,Cd’は、その直列接続の合成容量値がCLに影響を与える。したがって、相対的に、Cg’,Cd’の容量値を低減するよりもCs’の容量値を低減する方が、寄生容量を低減する上で有益となる場合がある。そこで、図47aに示したように、XINノードとXOUTノードの間にGNDノードを配置すると、Cg’,Cd’の容量値は増大するものの、理想的にはCs’をゼロとすることができ、結果的に全体としての寄生容量を低減することが可能になる。寄生容量の低減は、式3および式4から判るように、発振余裕度の向上にも繋がる。更に、XINノードとXOUTノードの間にGNDノードを配置すると、互いに逆位相の発振信号が生成されるXINノードとXOUTノード間の容量結合がシールド効果によって低減できるため、ノイズ耐性の向上が実現可能になる。《水晶発振装置全体の詳細回路構成[1]》図48は、本発明の一実施の形態による水晶発振装置において、その全体の詳細な構成例を示す回路図である。図48に示す水晶発振装置は、これまでに述べた各種特徴を適宜組み合わせる共に、その一部を適宜変形した構成例となっている。図48の水晶発振装置は、図38等で述べたような基準電流生成回路IREFGと、図36等で述べたような発振回路ブロックOSCBK2と、図41で述べたような比較電圧生成回路VREFG1を持つコンパレータ回路ブロックCMPBKに加えて、図46の構成例を若干変形したスタートアップ回路STUP3を備えている。すなわち、前述した第1~第7、第10および第12の特徴などを組み合わせた構成となっている。このような構成例を用いることで、例えば、消費電流が0.5μA以下T=25°C、VCC=3.0Vといった水晶発振装置が実現可能になる。IREFGにおいては、ここでは、電流値設定用の3個の抵抗が直列接続され、その内の2個の抵抗の有効無効がモード選択信号XMSELおよびトリミング信号XTRIMに基づいて制御される構成となっている。また、スタートアップ回路STUP3は、ここでは、PMOSトランジスタMP20,MP22,MP23と、ワンショットパルス生成回路OSPGで構成されている。発振起動時にIREFGの回路が電流が流れない状態で安定してしまうデットロックするのを防ぐために、起動信号XOSC_EN入力時にOSPGによってMP20のゲートに一時的に‘L’レベルのパルス信号を入力して、MP20をオンさせIREFGに電流を流しこむことで、電流が流れた状態で安定させる。しかしそれだけでは動作中に電流が止まってしまった場合に次の起動信号が来るまで回路がデットロックしたままになってしまう。そこでMP23とMP22の観測PMOSが用いられる。IREFGがデットロック状態ではMP23のゲートは‘H’、MP22のゲートは‘L’になっているはずであり、このときMP20のゲートは‘L’になるため電流が印加され、IREFGに電流が流れ始める。電流が流れ始めると安定動作状態になるとMP23のゲート電位が下がり、MP22のゲート電位が上がるためMP20はほとんどオフの状態になって無視できる。《水晶発振装置全体の詳細回路構成[2]》図49は、本発明の一実施の形態による水晶発振装置において、図48の変形例を示す回路図である。図49に示す水晶発振装置は、図48の構成例と比較して、主に、次のような点が異なっている。まず、基準電流生成回路IREFG2において、PTAT回路のPMOSトランジスタMPc1,MPc2側にPMOSカスコード段MPCDが挿入され、PTAT回路のNMOSトランジスタMNc1,MNc2側にNMOSカスコード段MNCDが挿入されている。MPCDを構成する2個のPMOSトランジスタのゲートには、電圧生成回路VPGを用いて、MPc1,MPc2のゲート電圧よりも若干低いゲート電圧が印加される。MNCDを構成する2個のNMOSトランジスタのゲートには、電圧生成回路VNGを用いて、MNc1,MNc2のゲート電圧よりも若干高いゲート電圧が印加される。同様に、発振回路ブロックOSCBK2’において、電流源となるPMOSトランジスタMPc3に、カスコード段となるPMOSトランジスタMPc3’が付加されている。これに応じて、コンパレータ回路ブロックCMPBK内の比較電圧生成回路VREFG1aにおいても、その電流源となるPMOSトランジスタMPc5に、カスコード段となるPMOSトランジスタMPc5’が付加されている。更に、CMPBK内のコンパレータ回路CMP1cにおいても、そのテール電流源となるMN3に、カスコード段となるNMOSトランジスタMN3’が付加されている。MPc3’,MPc5’のゲート電圧は、前述したVPGによって印加され、MN3’のゲート電圧は、前述したVNGによって印加される。このようなカスコード段を備えることで、図48の構成例と比較して、電源電圧VCCにおける高電位側の動作範囲を拡大することが可能になる。具体的には、例えばVCC=5.5V等にも対応可能になる。また、CMPBKにおいて、コンパレータ回路CMP1cは、差動対に伴う差動出力のそれぞれを出力段に相補的に送り出すプッシュプル型のコンパレータ回路となっている。MN1側に生じた電流信号は、MP1を介してこれとカレントミラー回路を構成するPMOSトランジスタMP1’に送出され、これが、NMOSトランジスタMN21,MN22からなるカレントミラー回路で折り返されて、MN22に転写される。一方、MN2側に生じた電流信号は、MP2を介してこれとカレントミラー回路を構成するPMOSトランジスタMP2’に送出され、MP2’の電流信号とMN22の電流信号が、その共通接続ノードで合成されることでCMP1cの判定出力信号が得られる。このようなプッシュプル型のコンパレータ回路を用いることで、例えば、判定出力信号の立ち上がり時間と立ち下がり時間を均等にすることが可能になる。更に、CMPBKにおいては、CMP1cの後段にCMOSインバータ回路CIV1が備わっている。CIV1は、貫通電流の抑制や低消費電力化のため、PMOSトランジスタのVCC側とNMOSトランジスタのGND側にそれぞれ電流源が挿入されている。また、スタートアップ回路STUP2aにおいて、ここでは、前述した図46bと同様の構成例が用いられている。ただし、ここでは、IREFG2におけるMPc1,MPc2のゲート電圧のモニタ結果に基づいてPMOSトランジスタMP20をオフに制御する構成となっている。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した各種特徴第1~第13の特徴は、勿論、いずれか1個を適用することも、必要に応じて適宜組み合わせて用いることも可能である。いずれの特徴を用いた場合でも、水晶発振装置の低消費電力化に直接的あるいは間接的に寄与することが可能である。また、一般的に多く用いられている水晶振動子による発振回路について主に説明を行っているが、水晶振動子を代替する振動子、例えばMEMS振動子により本発明を用いた発振回路を構成することも可能である。"