制御信号を順次遅延させた複数の遅延制御信号を出力する遅延部と、前記複数の遅延制御信号のうちの対応する遅延制御信号に応答して出力を開始する複数の出力回路とを具備し、前記遅延部は、前記複数の出力回路のうちの負荷容量値が相対的に大きい配線に接続される出力回路の出力開始時刻と、その後段又は前段の出力回路の出力開始時刻との時間差を、前記複数の出力回路のうちの負荷容量値が相対的に小さい配線に接続される出力回路の出力開始時刻と、その後段又は前段の出力回路の出力開始時刻との時間差より大きくなるように、前記複数の出力回路の各々に出力する前記遅延制御信号を生成するデータドライバ。請求項1に記載のデータドライバにおいて、前記遅延部は、前記複数の遅延制御信号を出力する複数の遅延回路を備え、前記複数の遅延回路は、互いに直列に接続され、前記複数の遅延回路のうち、負荷容量値が相対的に大きい配線に接続される出力回路に接続される遅延回路は、遅延時間が長く、負荷容量値が相対的に小さい配線に接続される出力回路に接続される遅延回路は、遅延時間が短いデータドライバ。請求項2に記載のデータドライバにおいて、前記複数の直列接続された遅延回路のうち、負荷容量値が相対的に大きい配線に接続される出力回路に接続される遅延回路の動作の順番が、負荷容量値が相対的に小さい配線に接続される出力回路に接続される遅延回路の動作の順番より前になるデータドライバ。請求項2に記載のデータドライバにおいて、前記複数の遅延回路は、複数のグループを備え、前記複数の遅延回路の遅延時間は、前記複数のグループの各々同士で互いに異なるデータドライバ。請求項4に記載のデータドライバにおいて、前記複数のグループの少なくとも一部は、負荷容量値が相対的に大きい配線に接続される出力回路に接続されるグループに属する遅延回路の遅延時間が、負荷容量値が相対的に小さい配線に接続される出力回路に接続されるグループに属する遅延回路の遅延時間よりも長いデータドライバ。請求項2乃至5のいずれか一項に記載のデータドライバにおいて、前記複数の遅延回路の少なくとも一部は、負荷容量値が相対的に大きい配線に接続される出力回路に接続される遅延回路の遅延時間が、負荷容量値が相対的に小さい配線に接続される出力回路に接続される遅延回路の遅延時間よりも長いデータドライバ。請求項2に記載のデータドライバにおいて、前記複数の遅延回路のうち、負荷容量値が相対的に大きい配線に接続される前記第1出力回路へ第1遅延制御信号を出力する第1遅延回路は、前記制御信号を第1遅延時間分だけ遅延し、前記複数の遅延回路のうち、前記第1出力回路の後段の第2出力回路へ第2遅延制御信号を出力する第2遅延回路は、前記制御信号を第2遅延時間分だけ遅延し、前記複数の遅延回路のうち、負荷容量値が相対的に小さい配線に接続される第3出力回路へ第3遅延制御信号を出力する第3遅延回路は、前記制御信号を第3遅延時間分だけ遅延し、前記複数の遅延回路のうち、前記第3出力回路の後段の第4出力回路へ第4遅延制御信号を出力する第4遅延回路は、前記制御信号を第4遅延時間分だけ遅延し、前記第1遅延時間は前記第2遅延時間以上であり、前記第2遅延時間は前記第3遅延時間より大きく、前記第3遅延時間は前記第4遅延時間以上であるデータドライバ。請求項3に記載のデータドライバにおいて、前記複数の遅延回路の後段に設けられ、前記複数の遅延回路の最後段の遅延回路の遅延時間よりも長い遅延時間を有する他の遅延回路を更に具備するデータドライバ。請求項1乃至8のいずれか一項に記載のデータドライバと、前記データドライバに接続され、負荷容量値が異なる複数の配線を有するパッケージとを具備する表示パネル駆動装置。請求項9に記載の表示パネル駆動装置と、ゲートドライバと、前記表示パネル駆動装置にデータ線を駆動され、前記ゲートドライバにゲート線を駆動される表示パネルとを具備する表示装置。制御信号を出力するステップと、複数の出力回路のうちの負荷容量値が相対的に大きい配線に接続される出力回路が出力電圧を出力する出力開始時刻と、その後段又は前段の出力回路が出力電圧を出力する出力開始時刻との時間差を、前記複数の出力回路のうちの負荷容量値が相対的に小さい配線に接続される出力回路が出力電圧を出力する出力開始時刻と、その後段又は前段の出力回路が出力電圧を出力する出力開始時刻との時間差より大きくなるように、前記複数の出力回路の各々に出力する複数の遅延制御信号を生成するステップと、前記複数の遅延制御信号を前記複数の出力回路の各々へ出力する工程とを具備し、前記複数の出力回路の各々は、前記複遅延制御信号に応答して、出力電圧を出力するデータドライバの動作方法。発明者は、上記特許文献1の技術に関して以下に示す事実を発見した。図3は、典型的なデータドライバ101の構成の一例を示す概略図である。このチップレイアウトイメージは特許文献1に記載されたものではないが、特許文献1を現実に適用する場合の例として発明者が今回考え出したものである。この図では、データドライバ101の符号を、図1のデータドライバの符号から変更して記載している。この図の例では、チップレイアウトとして、出力数が960であり、2つのチップ長辺近傍に出力端子が配置されている、といういわゆるセミスリムレイアウトを示している。データドライバ101は、制御回路102と、アンプ回路103と、遅延回路104とを備えている。アンプ回路103は、データドライバ101におけるアンプ回路103の配置場所により、図の右側の下部と上部、及び、図の左側の上部と下部にそれぞれ240出力毎の4つのアンプ回路群を備えている。すなわち、アンプ回路103-1~103-240、アンプ回路103-241~103-480、アンプ回路103-481~103-720及びアンプ回路103-721~103-960の4つのアンプ回路群を備え、全部で960個のアンプ回路を有している。遅延回路104は、アンプ回路103に対応して設けられている。遅延回路104-1~104-240、104-241~104-480、104-481~104-720及び104-721~104-960の4つの遅延回路群を備え、全部で960個の遅延回路を有している。制御回路102は、制御信号としてCTRを遅延回路104へ出力する。遅延回路104-1~104-960は、制御信号CTRをアンプ回路103-1~103-960の各々に順番に出力し、均一なタイミングでアンプ回路103-1~103-960を順次動作させる。アンプ回路103の出力タイミングは、アンプ回路103-1と103-960が最も早く、アンプ回路103-480と103-481の出力が最も遅くなる。なお、図1との関係でいえば、図1の制御回路140及び遅延回路141-1~141-3は、図3の制御回路102及び遅延回路104-1~104-960に対応する。また、図1の複数のアンプ回路136-1~136-Nは、図3の複数のアンプ回路103-1~103-960に対応する。図4は、図3における各アンプ回路の出力電圧の波形の一例を模式的に示すグラフである。縦軸はアンプ回路の出力電圧Vを示し、横軸は時間出力タイミング;秒を示している。各出力電圧は、一定の時間間隔で順次立ち上がっている。すなわち、各アンプ回路は均一な時間差で指定された電圧を出力している。そのとき、アンプ回路103-1と103-960が最も早く出力電圧を出力し、アンプ回路103-241と103-720が中程で出力電圧を出力し、アンプ回路103-480と103-481が最も遅く出力電圧を出力する。図5は、典型的なフィルムキャリア型パッケージ110にデータドライバ101を搭載した表示パネル駆動装置の構成の一例を示す模式図である。データドライバ101はパッケージ110に搭載されている。各アンプ回路103-1~103-960の出力は、それぞれ信号配線112を介して、ノード105-1~105-960に接続された液晶ディスプレイパネルのデータ線に接続される。図5に示すパッケージレイアウトの場合、アンプ回路103-1~103-240、103-721~103-960の範囲においては、アンプ回路103-240、103-721ノード105-240、105-721に接続される信号配線112の信号配線112から徐々に長くなり、アンプ回路103-1、103-960の信号配線112ノード105-1、105-960に接続される信号配線112が最も長くなる。アンプ回路103-241~103-480、103-481~103-720の範囲においては、信号配線112の長さは概ね一定であり、アンプ回路103-240、103-721での信号配線112の長さより短い。図6は、図5におけるデータドライバの電源電流の波形の一例を、各アンプ回路の出力電圧の波形の一例図4と共に模式的に示すグラフである。縦軸は電源電流A及びアンプ回路の出力電圧Vを示し、横軸は時間出力タイミング;秒を示している。上方のグラフは図4であり0点をずらして記載している。下方のグラフはアンプ回路の電源電流である。この電源電流の波形は、表示パネル駆動装置の出力負荷容量が小さい場合又は接続したデータ線の配線抵抗が大きい場合の一例である。図中の範囲Aは、アンプ回路103-1~103-120、103-841~103-960に関する電源電流を示す。図中の範囲Bは、アンプ回路103-121~103-240、103-721~103-840に関する電源電流を示す。図中の範囲Cは、アンプ回路103-241~103-720に関する電源電流を示す。太線のグラフは、上記範囲Aの複数の電源電流と範囲Bの複数の電源電流と範囲Cの複数の電源電流とを重ね合わせた全体の電源電流を示すグラフである。なお、図6には、理解の助けのためにアンプ回路の出力毎の電源電流の概略波形を模式的に示している。アンプ回路103に接続するパッケージ110の信号配線112の長さに比例して、アンプ回路103が駆動する信号配線112の負荷が増加する。例えば、図7に示すように、Tape状信号配線信号配線112間で寄生容量CiC1、C2、...、CN1が生じている。配線間隔が一定例:最小値で配線膜厚が同じ場合は、寄生容量Ciは信号配線が長いほど大きくなる。そのため、AMPアンプ回路103からTape状信号配線信号配線112経由で、Panel負荷液晶ディスプレイパネルのデータ線に出力電圧を供給する場合、寄生容量Ciの影響で信号配線が長いほど負荷が増加することになる。従って、範囲Aで示されるグループは信号配線112が相対的に長いため、負荷が相対的に大きくなる。範囲Cで示されるグループは信号配線112が相対的に短いため、負荷が相対的に小さくなる。範囲Bで示されるグループは信号配線112の長さがその間となる。この場合、データドライバの出力の初期段階では、負荷が大きい範囲Aのグループによる出力が行われる。そのため、全体の電源電流のグラフ太線のグラフに示されるように、アンプ回路103-1、103-960が出力を開始するタイミングで電源電流図7の電源電流Iが急激に増加し、かつ電流ピーク値及び電流の立ち上がり波形の傾きdI/dtが共に高くなる。このような電流ピーク値の急激な増大は、電源線の抵抗成分による電圧降下を起こし、電源線を共通にする他の回路への電源電圧ドロップを引き起こす。また、電流の立ち上がり波形の傾きdI/dtは、容量性カップリング寄生容量や相互誘導によって他の信号配線にノイズを発生させる。この電流ピーク値の高さ及び電流の立ち上がり波形の傾きの大きさに起因するノイズが、低圧ロジック部、インターフェース部に回り込み、回路誤動作の原因となる。なお、図3では説明の簡単化のため、図1の左右の動作タイミングをずらす遅延回路142を省略して説明している。しかし、遅延回路142がある場合でも問題がチップの左右で遅延回路142の遅延時間分だけずれて発生するだけであり、その本質は同一である。また、上記の説明では液晶ディスプレイのデータドライバを例に挙げている。しかし、上記課題は同様の機能を有する他の種類のディスプレイのデータドライバにも同様にあてはまる。更に、上記の説明ではアナログ回路アンプ回路-信号配線-表示パネル負荷を例に挙げている。しかし、上記課題は同様の機能を有するデジタル回路にも当てはまると考えられる。すなわち、複数のデジタルデータを同時並行的に出力する場合での並列する信号配線の負荷容量によるノイズの発生や電源電圧ドロップの発生である。以下に、発明を実施するための形態で使用される番号符号を用いて、課題を解決するための手段を説明する。これらの番号符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明のデータドライバは、遅延部88と、複数の出力回路3-1~3-960とを具備している。遅延部88は、制御信号CTRを順次遅延させた複数の遅延制御信号遅延大CTR~遅延小CTRを出力する。複数の出力回路3-1~3-960は、複数の遅延制御信号遅延大CTR~遅延小CTRのうちの対応する遅延制御信号に応答して出力を開始する。遅延部88は、複数の出力回路3-1~960のうちの負荷容量値が相対的に大きい配線に接続される出力回路3-1、3-960が出力電圧を出力する出力開始時刻と、その後段又は前段の出力回路3-2、3-959が出力電圧を出力する出力開始時刻との時間差を、複数の出力回路3-1~960のうちの負荷容量値が相対的に小さい配線に接続される出力回路3-480、3-481が出力電圧を出力する出力開始時刻と、その後段又は前段次の出力回路3-479、3-482が出力電圧を出力する出力開始時刻との時間差より大きくなるように、複数の出力回路3-1~960の各々に出力する遅延制御信号遅延大CTR~遅延小CTRを生成する。本発明の表示パネル駆動装置は、上記段落に記載のデータドライバ1と、データドライバ1に接続され、負荷容量値が異なる複数の配線を有するパッケージ10とを具備している。本発明の表示装置は、上記段落に記載の表示パネル駆動装置110と、ゲートドライバ70と、表示パネル駆動装置にデータ線68を駆動され、ゲートドライバ70にゲート線67を駆動される表示パネル60とを具備している。本発明のデータドライバの動作方法は、制御信号CTRを出力するステップと、複数の出力回路3-1~3-960のうちの負荷容量値が相対的に大きい配線に接続される出力回路3-1、3-960が出力電圧を出力する出力開始時刻と、その後段又は前段の出力回路3-2、3-959が出力電圧を出力する出力開始時刻との時間差を、複数の出力回路3-1~960のうちの負荷容量値が相対的に小さい配線に接続される出力回路3-480、3-481が出力電圧を出力する出力開始時刻と、その後段又は前段の出力回路3-479、3-482が出力電圧を出力する出力開始時刻との時間差より大きくなるように、複数の出力回路3-1~3-960の各々に出力する複数の遅延制御信号遅延大CTR~遅延小CTRを生成するステップと、複数の遅延制御信号遅延大CTR~遅延小CTRを前記複数の出力回路3-1~3-960の各々へ出力する工程とを具備している。複数の出力回路3-1~3-960の各々は、複遅延制御信号に応答して、出力電圧を出力する。本発明により、電流ピーク値及び電流の立ち上がりの傾きを低減して、電流ノイズを低減することが可能になる。また、ノイズが原因の回路の誤動作を抑制することができる。更に、EMI特性を良くすることができる。以下、本発明のデータドライバ、表示パネル駆動装置及び表示装置の実施の形態に関して、添付図面を参照して説明する。第1の実施の形態本発明の第1の実施の形態に係る表示装置の構成について説明する。図8は、本発明の第1の実施の形態に係る表示装置の構成の一例を示すブロック図である。この表示装置50は、TFTThinFilmTransistor型液晶表示装置である。この表示装置50は、表示部液晶ディスプレイパネル60と、ゲートドライバ70と、複数のデータドライバ1と、タイミングコントローラ52とを具備している。表示部液晶ディスプレイパネル60は、LCDLiquidCrystalDisplayモジュールである。表示部60は、複数のゲート線67と、複数のデータ線68と、複数の画素61とを具備している。複数のゲート線67は、X方向に延在する。複数のデータ線68は、Y方向に延在する。複数の画素61は、複数のゲート線67と複数のデータ線68とが交差する点の各々に対応して、マトリクス状に配置されている。画素61は、薄膜トランジスタThinFilmTransister:TFT62と、画素容量65とを具備している。画素容量65は、画素電極と、画素電極に対向し接地された対向電極とを具備している。TFT62は、データ線68に接続されたドレイン電極63と、画素電極に接続されたソース電極64と、ゲート線67に接続されたゲート電極66とを具備している。ゲートドライバ70は、複数のデータドライバ1と共に複数の画素61を駆動する。ゲートドライバ70は、チップ図示されず上に設けられている。ゲートドライバ70は、複数のゲート線67に接続されている。ゲートドライバ70は、タイミングコントローラ52からの信号に基づいて、複数のゲート線67を駆動する。複数のデータドライバ1は、ゲートドライバ70と共に複数の画素61を駆動する。データドライバ1は、チップ上図示しないに設けられている。データドライバ1は、パッケージ10に搭載されている後述。データドライバ1は、複数のデータ線68に接続されている。データドライバ1は、タイミングコントローラ52からの信号に基づいて、複数のデータ線68を駆動する。タイミングコントローラ52は、配線を介して供給する信号により、ゲートドライバ70及び複数のデータドライバ1を制御する。タイミングコントローラ52は、チップ図示されず上に設けられている。タイミングコントローラ52は、1水平期間において、垂直クロック信号VCKと、複数のゲート線67を1番目から最終番目まで順番に選択するための垂直シフトパルス信号STVとをゲートドライバ70に出力する。例えば、ゲートドライバ70は、垂直シフトパルス信号STVと垂直クロック信号VCKとに応じて、複数のゲート線67のうちの1つのゲート線67を選択する。この場合、選択信号を1つのゲート線67に出力する。この選択信号は、上記1つのゲート線67に対応する1ライン分の画素61のTFT62のゲート電極66に供給され、TFT62は選択信号によりオンする。他のゲート線67についても同じである。タイミングコントローラ52は、1画面1フレーム分の表示データDATAと、クロック信号CLKと、シフトパルス信号STHとをデータドライバ1に出力する。1画面分の表示データDATAは、1ライン目から最終ライン目までの表示データを含んでいる。1ライン分の表示データは、複数のデータ線68のそれぞれに対応する複数の表示データを含んでいる。データドライバ1は、シフトパルス信号STHとクロック信号CLKとに従って、複数の表示データをそれぞれ複数のデータ線68に出力する。このとき、複数のゲート線67のうちの1つのゲート線67と複数のデータ線68とに対応する画素61のTFT62はオンしている。このため、上記画素61の画素容量65には、それぞれ、複数の表示データが書き込まれ、次の書き込みまで保持される。これにより、1ライン分の表示データDATAが表示される。図9は、図8におけるデータドライバの構成を示すブロック図である。データドライバ1は、シフトレジスタ81と、データレジスタ82と、データラッチ回路83と、レベルシフタ84と、D/Aコンバータ85と、アンプ回路出力回路86と、階調電圧生成回路87と、アンプ回路駆動部88と、複数の出力ノードNDとを具備している。複数の出力ノードNDは、それぞれ、パッケージ10上の信号配線12後述を介して複数のデータ線68に接続されている。階調電圧生成回路87は、直列接続された階調抵抗素子を備えている。階調電圧生成回路87は、電源回路図示しないからの基準電圧を階調抵抗素子により分圧し、複数の階調電圧を生成する。階調電圧生成回路87は、生成された複数の階調電圧をD/Aコンバータ85へ出力する。シフトレジスタ81は、シフトパルス信号STHをクロック信号CLKに同期させて順にシフトさせ、データレジスタ82に出力する。データレジスタ82は、タイミングコントローラ52からの複数の表示データDATAを、シフトレジスタ81からのシフトパルス信号STHに同期して取り込み、1ライン分のデータレジスタ82のデータを取り込み終えたタイミングで、データラッチ回路83に出力する。データラッチ回路83は、複数のラッチ回路を備えている。複数のラッチ回路は、複数の表示データをそれぞれ同タイミングでラッチし、レベルシフタ84に出力する。レベルシフタ84は、複数のレベルシフタを備えている。複数のレベルシフタは、それぞれデータラッチ回路83からの複数の表示データに対してレベル変換を行い、D/Aコンバータ85に出力する。D/Aコンバータ85は、複数のD/Aコンバータを備えている。複数のD/Aコンバータは、それぞれレベルシフタ84からの複数の表示データに対してデジタル/アナログ変換を行う。すなわち、D/Aコンバータは、複数の階調電圧の中から、表示データに応じた出力階調電圧を選択して、アンプ回路86に出力する。アンプ回路出力回路86は、複数のアンプ回路出力回路3-1~3-N個々のアンプ回路を区別しない場合にはアンプ回路3と記すを備えている。アンプ回路3の出力は、出力ノードND及びパッケージ10図10参照上の信号配線12図10参照を介してデータ線68に接続されている。一つのアンプ回路3の出力は、一つの出力ノードND、一つの信号配線12及び一つのデータ線68に対応している。アンプ回路駆動部88は、アンプ回路3を制御する制御信号を出力する。アンプ回路3は、制御信号に応じて出力階調電圧出力電圧をデータ線68に出力する。図10は、本発明の第1の実施の形態に係るフィルムキャリア型パッケージ10にデータドライバ1を搭載した表示パネル駆動装置の構成の一例を示す模式図である。以下では、データドライバ1の出力数が960アンプ回路3が960個N=960の例について説明する。表示パネル駆動装置は、データドライバ1と、テープ状パッケージ10とを具備している。データドライバ1はパッケージ10に搭載されている。データドライバ1は、この図の例では、チップレイアウトとして、出力数が960であり、2つのチップ長辺近傍に出力端子が配置されている、といういわゆるセミスリムレイアウトを示している。データドライバ1は、アンプ回路出力回路3を備えている。アンプ回路3は、データドライバ1におけるアンプ回路3の配置場所により、図の右側の下部と上部、及び、図の左側の上部と下部にそれぞれ240出力毎の4つのアンプ回路群を備えている。すなわち、図の右側の下部の右下アンプ回路群アンプ回路3-1~3-240、図の右側の上部の右上アンプ回路群アンプ回路3-241~3-480、図の左側の上部の左上アンプ回路群アンプ回路3-481~3-720及び図の左側の下部の左下アンプ回路群アンプ回路3-721~3-960である。アンプ回路3の個数は、全部で960個である。パッケージ10は、入力信号配線14と出力信号配線12とを備えている。入力信号配線14は、タイミングコントローラ52から供給される制御信号例示:表示データDATA、クロック信号CLK、シフトパルス信号STHおよび電源入力用の配線である。この図の例では、入力ノード16を備えるテープ上の配線を用いている。信号配線12は、データ線68へ出力する出力階調電圧用の配線である。この図の例では、アンプ回路3-1~3-120用の信号配線12-1、アンプ回路3-121~3-240用の信号配線12-2、アンプ回路3-241~3-480用の信号配線12-3、アンプ回路3-481~3-720用の信号配線12-4、アンプ回路3-721~3-840用の信号配線12-5、アンプ回路3-841~3-960用の信号配線12-6という6つのテープ上の配線を用いている。信号配線12-1、12-2、12-3、12-4、12-5、12-6には、データ線68に接続される出力ノード5-1~5-120、5-121~5-240、5-241~5-480、5-481~5-720、5-721~5-840、5-841~5-960が設けられている。アンプ回路3-1~3-960の出力は、信号配線12-1~12-6を介して、ノード5-1~5-960に接続された液晶ディスプレイパネルのデータ線68に接続される。図10に示すパッケージレイアウトの場合、アンプ回路3-1~3-240、3-721~3-960の範囲においては、アンプ回路3-240、3-721の信号配線12ノード5-240、5-721に接続される信号配線12から徐々に長くなり、アンプ回路3-1、3-960の信号配線12ノード5-1、5-960に接続される信号配線12が最も長くなる。一方、アンプ回路3-241~3-480、3-481~3-720の範囲においては、信号配線12の長さは概ね一定であり、アンプ回路3-1~3-240、3-721~3-960での信号配線12の長さより短い。すなわち、右下アンプ回路群及び左下アンプ回路群における入力信号配線14に近い側の信号配線12は長く、入力信号配線14から離れるほど信号配線12は短くなる。従って、右下アンプ回路群及び左下アンプ回路群における入力信号配線14に近い側の信号配線12の配線負荷容量は大きく、入力信号配線14から離れるほど信号配線12の配線負荷容量は小さくなる。また、右上アンプ回路群及び左上アンプ回路群における信号配線12の配線負荷容量は概ね同じ大きさであり、右下アンプ回路群及び左下アンプ回路群用の信号配線12の配線負荷容量よりも小さい。すなわち、アンプ回路3-1~3-120、3-960~3-841に接続された信号配線12の配線負荷容量が相対的に大きく、アンプ回路3-121~3-240、3-840~3-721に接続された信号配線12の配線負荷容量が相対的に中間の大きさで、アンプ回路3-241~3-480、3-720~3-481に接続された信号配線12の配線負荷容量が相対的に小さくなる。図11は、本発明の第1の実施の形態に係るデータドライバの構成の一例を示すブロック図である。この図の例では、既述のように、チップレイアウトとしていわゆるセミスリムレイアウトを示している。なお、この図において、シフトレジスタ81、データレジスタ82、データラッチ回路83、レベルシフタ84、D/Aコンバータ85、階調電圧生成回路87及び出力ノードNDは記載を省略している。データドライバ1のアンプ回路駆動部88は、制御回路2及び遅延回路6、7、8を備えている。データドライバ1のアンプ回路86明示されずは、アンプ回路33-1~3-960を備えている。制御回路2は、アンプ回路3を駆動するアンプ駆動信号制御信号CTRを遅延回路6、7、8へ出力する。ただし、制御回路2はデータドライバ1内に無くても良く、その場合にはアンプ回路駆動部88の外側例示:タイミングコントローラ52からアンプ駆動信号制御信号CTRを遅延回路6、7、8へ供給する。遅延回路6、7、8は、アンプ回路3に対応して設けられている。すなわち、一つの遅延回路は、一つのアンプ回路3に対応している。本実施の形態では、対応するアンプ回路3に接続される信号配線12の長さ負荷容量の大きさに応じて遅延時間を3つに分けている。そして、その3つの遅延時間に対応させて、遅延回路を3つのグループ、すなわち3つの遅延回路6、7、8に分けている。この場合、遅延回路6の遅延時間が最も長く、遅延回路8の遅延時間が最も短く、遅延回路7の遅延時間はそれらの中間である。そして、遅延時間が最も長い遅延回路6は、接続される信号配線12が長い負荷容量が大きいアンプ回路3に接続される。遅延時間が中間の遅延回路7は、接続される信号配線12が中間の長さの負荷容量が中間のアンプ回路3に接続される。遅延時間が最も短い遅延回路8は、接続される信号配線12が短い負荷容量が小さいアンプ回路3に接続される。なお、グループの数は3に限定されるものではない。具体的には、接続される信号配線12が長いアンプ回路3-1~3-120、3-841~3-960には、遅延時間の長いグループの遅延回路6-1~6-120、6-121~6-240が接続される。その遅延回路6により、大きくタイミングをずらした遅延させたアンプ駆動信号CTRが順次伝達される。接続される信号配線12が短いアンプ回路3-241~3-720には、遅延時間の短いグループの遅延回路8-1~8-480が接続される。その遅延回路8により、少しずつタイミングをずらした遅延させたアンプ駆動信号CTRが順次伝達される。接続される信号配線12が中間の長さのアンプ回路3-121~3-240、3-721~3-840には、遅延時間が中間のグループの遅延回路7-1~7-120、7-121~7-240が接続される。その遅延回路7により、中程度にタイミングをずらした遅延させたアンプ駆動信号CTRが順次伝達される。制御回路2に対して、遅延回路6-1から遅延回路6-120、遅延回路7-1から遅延回路7-120、遅延回路8-1から遅延回路8-240が、この順に直列に接続されている。また、制御回路2に対して、遅延回路6-240から遅延回路6-121、遅延回路7-240から遅延回路7-121、遅延回路8-480から遅延回路8-241が、この順に直列に接続されている。これら二つの直列接続された遅延回路列は、制御回路2に対して、並列に接続されている。これら遅延回路6-1~6-120、7-1~7-120、8-1~8-240の各々は、前段の遅延回路が遅延させた制御信号を対応するアンプ回路3-1~3-120、3-121~3-240、3-241~3-480へ遅延制御信号として出力すると共に、遅延させて後段の遅延回路へ出力する。同様に、遅延回路6-240~6-121、7-240~7-121、8-480~8-241の各々は、前段の遅延回路が遅延させた制御信号を対応するアンプ回路3-960~3-841、3-840~3-721、3-720~3-481へ遅延制御信号として出力すると共に、遅延させて後段の遅延回路へ出力する。すなわち、制御回路2のアンプ駆動信号CTRは、遅延回路6-1から遅延回路6-120まで順次遅延されながら送られ、次に遅延回路7-1から遅延回路7-120まで順次遅延されながら送られ、更に遅延回路8-1から遅延回路8-240まで順次遅延されながら送られる。同時に、アンプ駆動信号CTRは、遅延回路6-240から遅延回路6-121まで順次遅延されながら送られ、次に遅延回路7-240から遅延回路7-121まで順次遅延されながら送られ、更に遅延回路8-480から遅延回路8-241まで順次遅延されながら送られる。各遅延回路6、7、8は対応するアンプ回路3に接続されている。なお、図3のチップ左右の遅延時間差を設ける遅延回路142をこの本実施の形態に適用しても良い。このとき、上述のように、上記3つのグループ6-1~6-240:7-1~7-240:8-1~8-480において、それらの遅延回路の遅延時間は、3つのグループの各々同士で互いに異なっている。そして、3つのグループでは、前段のグループに属する遅延回路6-1~6-120、6-240~6-121の遅延時間は、後段のグループに属する遅延回路7-1~7-120、7-240~7-121の遅延時間よりも長くなっている。同様に、前段のグループに属する遅延回路7-1~7-120、7-240~7-121の遅延時間は、後段のグループに属する遅延回路8-1~8-240、8-480~8-241の遅延時間よりも長くなっている。また、遅延回路6-1~6-240、7-1~7-240、8-1~8-480は、全体としてみると、前段の遅延回路の遅延時間が、後段の遅延回路の遅延時間以上である。特に、前段の遅延回路6-120、6-121の遅延時間は、それぞれ後段の遅延回路7-1、7-240の遅延時間よりも長くなっている。同様に、前段の遅延回路7-120、7-121の遅延時間は、それぞれ後段の遅延回路8-1、8-480の遅延時間よりも長くなっている。以上に示すように、遅延回路6、7、8は、遅延回路6-1~6-240、7-1~7-240、8-1~8-480の3つの遅延回路群を備え、全部で960個の遅延回路を有している。制御回路2は、制御信号としてアンプ駆動信号CTRを遅延回路6、7、8へ出力する。遅延回路6-1~6-240、7-1~7-240、8-1~8-480は、アンプ駆動信号CTRをアンプ回路3-1~3-960の各々に順番に出力し、所望のタイミングでアンプ回路3-1~3-960を順次動作させる。アンプ回路3の出力タイミングは、アンプ回路3-1と3-960が最も早く、アンプ回路3-480と3-481の出力が最も遅くなる。すなわち、アンプ回路駆動部遅延部88は、複数のアンプ回路3-1~3-960のうちの負荷容量値が相対的に大きい配線に接続されるアンプ回路例示:3-1、3-960が出力を開始する出力開始時刻と、その後段又は前段のアンプ回路例示:3-2、3-959が出力を開始する出力開始時刻との時間差を、複数のアンプ回路3-1~3-960のうちの負荷容量値が相対的に小さい配線に接続されるアンプ回路例示:3-480、3-481が出力を開始する出力開始時刻と、その後段又は前段のアンプ回路例示:3-479、3-482が出力を開始する出力開始時刻との時間差より大きくなるように、複数のアンプ回路3-1~3-960の各々に出力するアンプ駆動信号制御信号CTRを生成する。そして、生成された複数のアンプ駆動信号制御信号CTRを、複数のアンプ回路3-1~3-960に出力する。ここで、前段又は後段のアンプ回路とは、基準となるアンプ回路に対して、電気的な接続関係において、一つ前又は一つ後のアンプ回路又はアンプ回路群を意味している。その場合、一つ前のアンプ回路が最初に動作し、基準となるアンプ回路が次に動作し、一つ後のアンプ回路がその後に動作する。ただし、位置関係においては、必ずしも互いに隣り合う必要はない。その他の構成については、図3の場合と同様である。図12A~図12Cは、本発明の第1の実施の形態に係る遅延回路の具体例を示す回路図である。図12Aの遅延回路は、アナログ遅延回路である。ソースを電源VDDに接続された第1Pchトランジスタと、ソースを第1Pchトランジスタのドレインに接続された第2Pchトランジスタと、ドレインを第2Pchトランジスタのドレインに接続された第1Nchトランジスタと、ドレインを第1Nchトランジスタのソースに、ソースを電源VSSに接続された第2Nchトランジスタとを備えている。第2Pchトラジスタ及び第1Nchトランジスタのゲートへインバータを介して入力アンプ駆動信号CTRが供給され、第2Pchトランジスタ及び第1Nchトランジスタのドレインからバッファを介して出力遅延したアンプ駆動信号CTRが送出される。第1Pchトランジスタ及び第2Nchトランジスタのゲートに供給されるバイアス電圧VP、VNにより遅延時間を調整する。図12Bは、デジタル遅延回路である。例えばインバータなどの論理素子を直列に接続し、その論理素子の数などで遅延時間を調整する。図12Cは抵抗Rや容量Cを使用した遅延回路である。抵抗Rや容量Cは、別途用意した素子でもよいし、そのどちらか又は両方が前後の素子の寄生素子であっても構わない。ただし、本実施の形態における遅延回路6、7、8、9後述は、これらの具体例に限定されるものではなく、他の遅延回路であっても良い。次に、本発明の第1の実施の形態に係るデータドライバの動作について説明する。図13は、本発明の第1の実施の形態に係るデータドライバの動作のタイミングチャートである。この図は、各時刻における制御回路2の出力信号アンプ駆動信号CTR、及び遅延回路6-1~6-240、7-1~7-240、8-1~8-480の出力信号1サイクル分を示している。各出力信号のパルス幅は一定である。ただし、遅延回路の出力信号のアクティブエッジ例示:立ち上がりエッジの間隔は、遅延回路の遅延時間に応じて異なっている。具体的には、遅延回路6-1~6-120、6-240~6-121の出力信号のアクティブエッジの間隔は広い大と表示。遅延回路7-1~7-120、7-240~7-121の出力信号のアクティブエッジの間隔は中間の長さである中と表示。遅延回路8-1~8-240、8-480~8-241の出力信号のアクティブエッジの間隔は狭い小と表示。時刻t1において、制御回路2はアンプ駆動信号制御信号CTRを出力する。アンプ駆動信号CTRは、その信号のアクティブエッジ例示:LoレベルからHiレベルへの変化で、アンプ回路3が入力信号D/Aコンバータから出力された表示データに応じた出力階調電圧を増幅した出力信号を出力端子に出力するようにアンプ回路3を制御する。アンプ回路の出力状態は、次のアンプ駆動信号CTRのアクティブエッジまでに、例えば他の制御信号による他の動作モード例示:ハイインピーダンス等になる。表示部液晶ディスプレイパネル60の駆動方法により、例えばドット反転駆動やライン反転駆動ではライン出力毎にアンプ回路の出力の極性が変化するため、次の動作時には異なる極性の信号を出力することになる。時刻t1~t120において、アンプ駆動信号CTRはアンプ回路3-1~3-120、3-960~3-841の各々に順番に出力されると共に、遅延回路6-1~6-120、6-240~6-121により遅延される。その際、その次の出力タイミングは、それら遅延回路6-1~6-120、6-240~6-121により大きく遅延されている。そのアンプ駆動信号CTRのアクティブエッジに応答して、アンプ回路3-1~3-120、3-960~3-841が入力信号表示データに応じた出力階調電圧を増幅した出力信号を出力端子に出力する状態になる。なお、この例では、アンプ駆動信号CTRをそのままアンプ回路3-1、アンプ回路3-960に時刻t1で出力しているが、もちろん、制御回路2の出力であるCTRをバッファリングしてアンプ駆動信号としても良い。時刻t121~t240において、遅延回路6-120、6-121を通過したアンプ駆動信号CTRは、アンプ回路3-121~3-240、3-840~3-721の各々に順番に出力されると共に、遅延回路7-1~7-120、7-240~7-121により遅延される。その際、その次の出力タイミングは、それら遅延回路7-1~7-120、7-240~7-121により中位に遅延されている。その遅延回路7による遅延の程度中は、遅延回路6による遅延の程度大に比べ小さい。そのアンプ駆動信号CTRのアクティブエッジに応答して、アンプ回路3-121~3-240、3-840~3-721が入力信号表示データに応じた出力階調電圧を増幅した出力信号を出力端子に出力する状態になる。時刻t241~t480において、遅延回路7-120、7-121を通過したアンプ駆動信号CTRは、アンプ回路3-241~3-480、3-720~3-481の各々に順番に出力されると共に、遅延回路8-1~8-240、8-480~8-241により遅延される。その際、その次の出力タイミングは、それら遅延回路8-1~8-240、8-480~8-241により少し遅延されている。その遅延回路8による遅延の程度小は、遅延回路6による遅延の程度大及び遅延回路7による遅延の程度中に比べて小さい。そのアンプ駆動信号CTRのアクティブエッジに応答して、アンプ回路3-241~3-480、3-720~3-481が入力信号表示データに応じた出力階調電圧を増幅した出力信号を出力端子に出力する状態になる。以上のようにして、本発明の第1の実施の形態に係るデータドライバが動作する。各出力端子の各出力信号増幅された出力階調電圧は、各信号配線12を経由して各データ線68へ出力される。図14Aは、図11における各アンプ回路の出力電圧の波形の一例を模式的に示すグラフである。縦軸はアンプ回路の出力電圧Vを示し、横軸は時間出力タイミング;秒を示している。アンプ回路3-1~3-120、3-960~3-841からの出力電圧に関しては、遅延回路6の遅延時間が長いことに伴い図中、遅延大と表示、長い時間間隔で各出力電圧が立ち上がっている。アンプ回路3-121~3-240、3-840~3-721からの出力電圧に関しては、遅延回路7の遅延時間が中位であることに伴い図中、遅延中と表示、中位の時間間隔で各出力電圧が立ち上がっている。アンプ回路3-241~3-480、3-720~3-481からの出力電圧に関しては、遅延回路8の遅延時間が短いことに伴い図中、遅延小と表示、短い時間間隔で各出力電圧が立ち上がっている。すなわち、アンプ回路3-1~3-120、3-960~3-841は、これらアンプ回路群の中では均一な長い時間差で指定された電圧を出力している。アンプ回路3-121~3-240、3-840~3-721は、これらアンプ回路群の中では均一な中位の時間差で指定された電圧を出力している。アンプ回路3-241~3-480、3-720~3-481は、これらアンプ回路群の中では均一な短い時間差で指定された電圧を出力している。図14Bは、図10におけるデータドライバの電源電流の波形の一例を模式的に示すグラフである。縦軸は電源電流Aを示し、横軸は時間出力タイミング;秒を示している。この電源電流の波形は、表示パネル駆動装置の出力負荷容量が小さい場合又は接続したデータ線の配線抵抗が大きい場合の一例である。図中の遅延大は、アンプ回路3-1~3-120、3-841~3-960に関する電源電流を示す。図中の遅延中は、アンプ回路3-121~3-240、3-721~3-840に関する電源電流を示す。図中の遅延小は、アンプ回路3-241~3-720に関する電源電流を示す。太線のグラフAは、図6の太線の電流波形再掲である。太線のグラフBは、遅延大の複数の電源電流と遅延中の複数の電源電流と遅延小の複数の電源電流とを重ね合わせたグラフである。Aの場合とBの場合とは、遅延回路の構成以外の構成はすべて同一である。なお、図14Bには、理解の助けのためにアンプ回路3の出力毎の電源電流の概略波形を模式的に示している。Aの場合図6の太線の電流波形、アンプ回路103出力が全て均一なタイミングでずれているため、信号配線112が長く負荷が大きい最初の方に電源電流が集中し、電流ピークが高くなっている。また、これに応じて電源電流の立ち上がりの傾きdI/dtも大きくなっている。一方、Bの場合本実施の形態の電流波形は、信号配線12の負荷の大小に応じて遅延時間の大小を調整している。そのため、電源電流が分散され、電流ピークの低減及び電流の立ち上がりの傾きdI/dtの減少が可能となる。より詳細には、以下のようである。図中の遅延大で示されるアンプ回路3のグループは、図6の範囲Aで示されるグループと同様に、信号配線12が相対的に長いため、負荷が相対的に大きくなる。図中の遅延小で示されるアンプ回路3のグループは、図6の範囲Cで示されるグループと同様に、信号配線12が相対的に短いため、負荷が相対的に小さくなる。図中の遅延中で示されるアンプ回路3のグループは、図6の範囲Bで示されるグループと同様に、信号配線12の長さはその中間となる。ここで本実施の形態の場合、遅延大で示されるアンプ回路3のグループでは、負荷は相対的に大きいが、遅延時間が長いため、信号配線12間で電源電流の出力の時間間隔が長くなる。そのため、一本の信号配線12に流れる電源電流は大きいが、互いの信号配線12の電源電流のピーク同士の間隔は、出力の時間間隔が長くなる分だけ長くなる。すなわち、信号配線12間での電源電流波形の重なりが相対的に少なくなる。その結果、全体の電源電流のグラフBは、図6の場合のグラフAと比較して、アンプ回路3-1、3-960が出力を開始するタイミングで電源電流の増加は緩やかになり、かつ電流ピーク値及び電流の立ち上がりの傾きdI/dtが共に低くなる。すなわち、データドライバの出力の初期段階において、負荷が大きい遅延大で示されるアンプ回路3のグループによる出力が行われていても、電流ピーク値及び電流の立ち上がりの傾きdI/dtを共に低くすることができる。本実施の形態では、フィルムキャリア上の液晶ディスプレイパネル信号配線12の長さに起因する容量性負荷の値に応じて、遅延回路の時間ずれ量遅延時間を調整し、アンプ回路3が駆動するタイミングをずらす。これにより、電流ノイズの原因となる電流ピーク値を低減すること、及び、電流の立ち上がりの傾きdI/dtを小さくすることが可能になる。それにより、そのノイズが、低圧ロジック部、インターフェース部に回り込んで発生する誤動作を抑制することができる。さらに、電源配線から放射されるEMIElectromagneticinterferenceの強度はdI/dtの値に比例する。従って、このdI/dtの値を小さくすることで、同時にEMI特性を良くすることもできる。更に、電流ピーク値を低減することで、電源線の抵抗成分への影響を低減でき、電源線を共通にする他の回路に対して電源電圧ドロップの問題を引き起こすことを軽減できる。なお、図中の遅延中及び遅延小で示されるアンプ回路3のグループは、電流ピーク値が相対的に大きくない。そのため、遅延回路の遅延時間を相対的に小さくしても、電流ピーク値の低減及び電流の立ち上がりのピーク波形の傾きdI/dtの低減という点で問題はない。また、上記実施の形態では、アンプ駆動信号制御信号CTRを供給する順番として、負荷容量の大きい配線に接続されるアンプ回路3→負荷容量の中位の配線に接続されるアンプ回路3→負荷容量の小さい配線に接続されるアンプ回路3、としている。しかし、本実施の形態はこの例に限定されるものではない。例えば、逆の順番であっても、負荷容量の大きい配線に接続されるアンプ回路3が駆動する段階で、その負荷容量が大きいために電流が急激に立ち上がったり、そのピークが大きくなったりした場合、同様に電流ノイズが発生する可能性がある。本実施の形態はそのような場合にも、遅延回路の時間ずれ量遅延時間を調整し、アンプ回路3が駆動するタイミングをずらすことで、ノイズを低減することができる。ただし、上記実施の形態で、あるアンプ回路の電源電流が流れている時間が次のアンプ回路が出力を開始する時間よりも長い場合を考えると、電源電流のピークが一番大きくなる負荷容量が大きい配線に接続するアンプ回路を先に出力させることで、電源電流のピーク値を最小限にする効果がある。この点で、この順番がより好ましいといえる。第2の実施の形態本発明の第2の実施の形態に係る表示装置及びデータドライバの構成について説明する。本実施の形態では、データドライバにおける遅延回路が第1の実施の形態の遅延回路と相違している。以下、主にその相違点について説明する。図15は、本発明の第2の実施の形態に係る表示装置のデータドライバの構成の一例を示すブロック図である。第1の実施の形態のデータドライバ1では、信号配線12の負荷に応じて遅延回路を大きく3つに分けている遅延回路6、遅延回路7及び遅延回路8。一方、本実施の形態のデータドライバ1aでは、アンプ回路3の信号配線12の長さが段々に変化しているのに応じて、遅延回路による遅延時間も段々に変化させている。以下詳細に説明する。データドライバ1aのアンプ回路駆動部88aは、制御回路2及び遅延回路8、9を備えている。データドライバ1aのアンプ回路86明示されずは、アンプ回路33-1~3-960を備えている。制御回路2は、アンプ回路3を駆動するアンプ駆動信号CTR制御信号を遅延回路8、9へ出力する。ただし、制御回路2はデータドライバ1内に無くても良く、その場合にはアンプ回路駆動部88aの外側例示:タイミングコントローラ52からアンプ駆動信号制御信号CTRを遅延回路8、9へ供給する。遅延回路8、9は、アンプ回路3に対応して設けられている。すなわち、一つの遅延回路は、一つのアンプ回路3に対応している。本実施の形態では、対応するアンプ回路3に接続される信号配線12の長さ負荷容量の大きさが段々に変化しているのに応じて、遅延回路による遅延時間も段々に変化させている。具体的には、信号配線12の長さが長く段々に減少している負荷容量が大きく段々に減少しているアンプ回路3-1~3-240、3-960~3-721右下アンプ回路群及び左下アンプ回路群については、遅延時間が長く段々に減少する遅延回路9-1~9-240、9-480~9-241を用いる。信号配線12の長さが短くほぼ一定負荷容量が小さくほぼ一定なアンプ回路3-241~3-720右上アンプ回路群及び左上アンプ回路群については、遅延時間が短く一定な遅延回路8-1~8-480を用いる。遅延回路8は第1の実施の形態と同じである。この場合、遅延回路9については、遅延回路9-1、9-480の遅延時間が最も長く、遅延回路9-240、9-241の遅延時間が最も短い。そして、遅延時間が最も長い遅延回路9-1、9-480は、接続される信号配線12が最も長い負荷容量が最も大きいアンプ回路3-1、3-960に接続される。遅延時間が最も短い遅延回路9-240、9-241は、接続される信号配線12が遅延回路9の中で最も短い負荷容量が最も小さいアンプ回路3-240、3-721に接続される。又、遅延回路8の遅延時間は遅延回路9のいずれの遅延時間よりも短い。制御回路2に対して、遅延回路9-1から遅延回路9-240、遅延回路8-1から遅延回路8-240が、この順に直列に接続されている。また、制御回路2に対して、遅延回路9-480から遅延回路9-241、遅延回路8-480から遅延回路8-241が、この順に直列に接続されている。これら二つの直列接続された遅延回路列は、制御回路2に対して、並列に接続されている。これら遅延回路9-1~9-240、8-1~8-240の各々は、前段の遅延回路が遅延させた制御信号を対応するアンプ回路3-1~3-240、3-241~3-480へ遅延制御信号として出力すると共に、遅延させて後段の遅延回路へ出力する。同様に、遅延回路9-480~9-241、8-480~8-241の各々は、前段の遅延回路が遅延させた制御信号を対応するアンプ回路3-960~3-721、3-720~3-481へ遅延制御信号として出力すると共に、遅延させて後段の遅延回路へ出力する。すなわち、制御回路2のアンプ駆動信号CTRは、遅延回路9-1から遅延回路9-240まで順次遅延されながら送られ、次に遅延回路8-1から遅延回路8-240まで順次遅延されながら送られる。同時に、アンプ駆動信号CTRは、遅延回路9-480から遅延回路9-241まで順次遅延されながら送られ、次に遅延回路8-480から遅延回路8-241まで順次遅延されながら送られる。各遅延回路8、9は対応するアンプ回路3に接続されている。なお、図3のチップ左右の遅延時間差を設ける遅延回路142をこの本実施の形態に適用しても良い。このとき、上述のように、上記2つのグループ9-1~9-480:8-1~8-480において、それらの遅延回路の遅延時間は、2つのグループの各々同士で互いに異なっている。そして、2つのグループでは、前段のグループに属する遅延回路9-1~9-240、9-480~9-241の遅延時間は、後段のグループに属する遅延回路8-1~8-240、8-480~8-241の遅延時間よりも長くなっている。また、遅延回路9-1~9-480、8-1~8-480は、全体としてみると、前段の遅延回路の遅延時間が、後段の遅延回路の遅延時間以上である。特に、遅延回路9-1~9-240、9-480~9-241では、前段の遅延回路の遅延時間は、後段の遅延回路の遅延時間よりも長くなっている。また、前段の遅延回路9-240、9-241の遅延時間は、それぞれ後段の遅延回路8-1、7-480の遅延時間よりも長くなっている。その他の構成については、図11の場合と同様である。また、本発明の第2の実施の形態に係るデータドライバの動作については、遅延時間が異なる他は、第1の実施の形態と同様である。本実施の形態により、第1の実施の形態と同様の効果を得ることができる。加えて、本実施の形態では、第1の実施の形態と比較して、遅延量の異なる遅延回路9の種類を増やすことでアンプ回路3が駆動するタイミングを細かく制御できる。それにより、さらにアンプ回路の駆動による電流ピーク電流の更なる低減及び電流の立ち上がりの傾きdI/dtの更なる減少が可能となる。第3の実施の形態本発明の第3の実施の形態に係る表示装置及びデータドライバの構成について説明する。本実施の形態では、データドライバにおける遅延回路が第1の実施の形態の遅延回路と相違している。以下、主にその相違点について説明する。図16は、本発明の第3の実施の形態に係る表示装置のデータドライバの構成の一例を示すブロック図である。第1の実施の形態のデータドライバ1では、信号配線12の負荷に応じて遅延回路を大きく3つに分け、遅延時間を徐々に短くしている遅延大遅延中遅延小。一方、本実施の形態のデータドライバ1bでは、更に後段に遅延回路を設け、その遅延時間を再び長くしている遅延小の後に遅延中遅延大。以下詳細に説明する。データドライバ1bでは、信号配線12が長いアンプ回路3-1~3-120、3-841~3-960には遅延時間の長いグループの遅延回路6-1~6-120、6-121~6-240が接続され、信号配線12が中間の長さのアンプ回路3-121~3-240、3-721~3-840には遅延時間が中間のグループの遅延回路7-1~7-120、7-121~7-240が接続され、信号配線12が短いアンプ回路3-241~3-478、3-720~3-483には遅延時間の短いグループの遅延回路8-1~8-480が接続される、という点は第1の実施の形態のデータドライバ1と同じである。ただし、信号配線12が短いアンプ回路3-479、3-482に、遅延時間の中間の長さのグループの遅延回路7-241、7-242が接続される。更に、信号配線12が短いアンプ回路3-480、3-481に、遅延時間の長いグループの遅延回路6-241、6-242が接続される。すなわち、直列に接続された遅延回路群において、制御回路2から遠ざかるに連れて遅延回路の遅延時間を短くしているが、制御回路2から最も遠い側では逆に遅延回路の遅延時間を長くする。この図の例では、制御回路2から最も遠い側の2個7-241;6-241、7-242;6-242において、段々に遅延回路の遅延時間を長くしている7-241→6-241、7-242→6-242。しかし、本実施の形態はこの例に限定されるものではなく、制御回路2から最も遠い側で遅延時間を長くする遅延回路は1個でも、2個以上でもよい。その他の構成については、図11の場合と同様である。また、本発明の第3の実施の形態に係るデータドライバの動作については、遅延時間が異なる他は、第1の実施の形態と同様である。本実施の形態により、第1の実施の形態と同様の効果を得ることができる。加えて、本実施の形態により、以下の効果を得ることができる。図14Bにおいて、Bの場合第1の実施の形態の電流波形、アンプ回路の駆動開始時の電流ピーク及び電流の立ち上がりの傾きdI/dtの低減により電流波形の立ち上がりが改善されている。そのため、電流波形の立ち下がりの傾きdI/dtの影響が相対的に大きくなる。それに伴い、電流波形の立ち下がり時において、寄生容量や相互誘導によって他の信号配線に発生するノイズの影響が相対的に大きくなる。従って、本実施の形態では、電流が減少して行く電流波形の立ち下がりのときの傾きをも小さくする。それにより、電流の立ち上がり時及び立ち下り時の急峻な変動を抑制することができる。その結果、ノイズの発生を更に防止でき、回路の誤動作を更に防ぐことが可能となる。図17A~図17Cは、図10のフィルムキャリア型パッケージ10にデータドライバを搭載した表示パネル駆動装置の具体例又は変形例を示す模式図である。表示パネル駆動装置は、データドライバ1、データドライバ1α又はデータドライバ1βと、パッケージ10とを具備している。図17Aを参照すると、データドライバ1はパッケージ10に搭載されている。データドライバ1は、この図の例では、チップレイアウトとして、2つのチップ長辺近傍に出力端子としてのバンプ91が列状に配置されたレイアウトを有している。データドライバ1は、一つのバンプ91に対応して、一つのアンプ回路3図示されずを有している。バンプ91に接続されたインナーリード92は、信号配線12リードに接続されている。信号配線12リードは、ノード5出力リード端子;アウターリードに接続されている。また、バンプ91の列の途中に入力端子としてのバンプ93が列状に配置されている。バンプ93に接続されたインナーリード94は、入力信号配線14リードに接続されている。入力信号配線14リードは、入力ノード16入力リード端子;アウターリードに接続されている。インナーリード92、94、信号配線12、入力信号配線14はテープ95中に設けられている。インナーリード92、94は封止樹脂図示されず;図18参照に覆われている。信号配線12リード及び入力信号配線14は、絶縁膜ソルダーレジスト97に覆われている。ただし、データドライバ1は、データドライバ1a、1bであっても良い。図17Bを参照すると、データドライバ1α及びパッケージ10は、図17Aのデータドライバ1及びパッケージ10とほぼ同じである。ただし、データドライバ1αは、チップレイアウトとして、2つのチップ長辺近傍だけでなく、2つのチップ短辺近傍にも出力端子としてのバンプ91が列状に配置されている点で、図17Aのデータドライバ1と相違している。ただし、データドライバ1αは、データドライバ1a、1bの構成を有していても良い。図17Cを参照すると、データドライバ1β及びパッケージ10は、図17Bのデータドライバ1及びパッケージ10とほぼ同じである。ただし、データドライバ1βは、チップレイアウトとして、2つのチップ長辺近傍において、列状に配置された入力端子としてのバンプ93に対向する位置にも出力端子としてのバンプ91が列状に配置されている点で、図17Bのデータドライバ1と相違している。ただし、データドライバ1βは、データドライバ1a、1bの構成を有していても良い。図18は、図17CにおけるAA’断面図である。この図の例では、テープ状配線95は、基板フィルム96と、基板フィル96上に設けられたインナーリード92、信号配線12リード及びノード5出力リード端子;アウターリードと、インナーリード94、入力信号配線14リード、入力ノード16入力リード端子;アウターリードとを備えている。データドライバ1は、バンプ91、93をインナーリード92、94に接続されている。インナーリード92、94は、データドライバ1βのバンプ91、93と共に封止樹脂98に覆われている。信号配線12リード及び入力信号配線14は、絶縁膜ソルダーレジスト97に覆われている。図17Aや図17Bについても、図18と同様の断面構造を有している。図17A~図17C、図18のいずれの場合にも、第1の実施の形態~第3の実施の形態を適用することが可能であり、それらの効果を得ることができる。また、上記の説明では液晶ディスプレイのデータドライバを例に挙げている。しかし、本発明は同様の機能を有する他の種類のディスプレイのデータドライバにも同様に適用することが可能である。更に、上記の説明では、アナログ回路アンプ回路-信号配線-表示パネル負荷を例に挙げている。しかし、本発明は同様の機能を有するデジタル回路にも適用することができる。すなわち、複数のデジタルデータを並列する複数の信号配線により同時並行的に出力するデジタル回路にも適用することが可能である。本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。また、各実施の形態で説明された技術は、矛盾の発生しない限り、他の実施の形態においても同様に適用可能である。