"インターリーブ型のイコライザ回路において、サンプリングクロックに基づいて入力信号を積分し、第1積分値を出力する第1積分器と、前記サンプリングクロックに基づいて前記第1積分器と交互に前記入力信号を積分し、第2積分値を出力する第2積分器と、前記第1積分値と前記第2積分値の第1減算結果が第1レベル又は第2レベルのいずれであるかを判定し、判定結果を表す第1出力を出力する第1出力部と、前記第1積分値と前記第2積分値の第2減算結果が第1レベル又は第2レベルのいずれであるかを判定し、判定結果を表す第2出力を前記第1出力と交互に出力する第2出力部と、前記第1出力及び前記第2出力に連続同一データが含まれるときに、前記第1積分値と前記第2積分値の差分に基づき、前記イコライザ回路の利得を補正する補正部とを含む、イコライザ回路。前記第1出力又は前記第2出力に含まれる連続同一データを検出する連続データ検出部をさらに含み、前記補正部は、前記連続データ検出部によって前記連続同一データが検出されると、前記イコライザ回路の利得を補正する、請求項1記載のイコライザ回路。前記第1積分器及び前記第2積分器の入力側に接続され、前記第1積分器及び前記第2積分器への入力を、前記入力信号、又は、基準電圧のいずれかに切り替える切替部をさらに含み、前記補正部は、前記切替部により前記第1積分器及び前記第2積分器への入力が前記基準電圧に切り替えられた状態で、前記基準電圧に基づく連続同一データが前記第1出力又は前記第2出力に含まれているときに、前記イコライザ回路の利得を補正する、請求項1記載のイコライザ回路。前記第1積分器は、当該第1積分器の容量成分を調節する第1容量調節部を有し、前記第2積分器は、当該第2積分器の容量成分を調節する第2容量調節部を有し、前記補正部は、前記差分に基づき、前記第1容量調節部又は前記第2容量調節部による容量成分の調節度合を制御する、請求項1乃至3のいずれか一項記載のイコライザ回路。前記補正部は、前記差分に基づき、前記第1積分器内の電圧電流変換素子のコンダクタンス、又は、前記第2積分器内の電圧電流変換素子のコンダクタンスを制御する、請求項1乃至3のいずれか一項記載のイコライザ回路。前記第1積分器と前記第1出力部との間に配設され、前記第1積分値を増幅する第1増幅部と、前記第2積分器と前記第1出力部との間に配設され、前記第2積分値を増幅する第2増幅部と前記第2積分器と前記第2出力部との間に配設され、前記第2積分値を増幅する第3増幅部と、前記第1積分器と前記第2出力部との間に配設され、前記第1積分値を増幅する第4増幅部とをさらに含み、前記補正部は、前記第1増幅部と前記第3増幅部の出力差、又は、前記第2増幅部と前記第4増幅部の出力差に基づき、前記第1増幅部及び第4増幅部における増幅度合、又は、前記第2増幅部及び第3増幅部における増幅度合を制御する、請求項1乃至3のいずれか一項記載のイコライザ回路。請求項1乃至6のいずれか一項記載のイコライザ回路と、前記イコライザ回路から出力される前記第1出力及び前記第2出力が入力される演算処理部とを含む、情報処理装置。ところで、従来のイコライザ回路は、トレーニング中に平均化誤差の小さい自動等化部を見つけ、当該自動等化部を選択するものである。このため、従来のイコライザ回路は、サンプリングクロックを用いてインターリーブ形式でデータを取り込み、インターリーブ形式のデータを出力することを行っていない。インターリーブ形式でデータを取り込む際に、サンプリングクロックのDCDDutyCycleDistortion:デューティサイクル歪みにずれがあると、イコライザ回路の利得に誤差が含まれ、正しいデータを出力できなくなる虞がある。そこで、サンプリングクロックのDCDのずれによる利得への影響を抑制できるイコライザ回路、及び、情報処理装置を提供することを目的とする。本発明の実施の形態のイコライザは、インターリーブ型のイコライザ回路において、サンプリングクロックに基づいて入力信号を積分し、第1積分値を出力する第1積分器と、前記サンプリングクロックに基づいて前記第1積分器と交互に前記入力信号を積分し、第2積分値を出力する第2積分器と、前記第1積分値と前記第2積分値の第1減算結果が第1レベル又は第2レベルのいずれであるかを判定し、判定結果を表す第1出力を出力する第1出力部と、前記第1積分値と前記第2積分値の第2減算結果が第1レベル又は第2レベルのいずれであるかを判定し、判定結果を表す第2出力を前記第1出力と交互に出力する第2出力部と、前記第1出力及び前記第2出力に連続同一データが含まれるときに、前記第1積分値と前記第2積分値の差分に基づき、前記イコライザ回路の利得を補正する補正部とを含む。サンプリングクロックのDCDのずれによる利得への影響を抑制できるイコライザ回路、及び、情報処理装置を提供することができる。以下、本発明のイコライザ回路、及び、情報処理装置を適用した実施の形態について説明する。実施の形態のイコライザ回路、及び、情報処理装置について説明する前に、まず、図1乃至図7を用いて、比較例のイコライザ回路の問題点について説明する。図1は、比較例のイコライザ回路を含むデータ送受信システムを示すブロック図である。図1に示すデータ送受信システム1は、送信器2と受信器3を含む。送信器2と受信器3は、PCBPrintedCircuitBoard:プリント基板4の配線を介して接続されている。受信器3は、バッファ3A、イコライザ回路3B、及びデータ決定部3Cを有する。送信器2から出力される信号は、信号レベルが0又は1のデジタル信号であり、PCB4の配線を通じて受信器3に伝送される。PCB4のような通信経路は、一般にローパスフィルタ特性を有するため、送信器2から出力される信号は、PCB4の配線を伝送される際に、特に高周波成分が劣化する。このため、受信器3は、バッファ3Aを介して受信した信号をイコライザ回路3Bで等化し、データ決定部3Cに入力する。イコライザ回路3Bでは、特にPCB4の配線を伝送される際に劣化した高周波成分が等化される。図2は、図1に示す受信器3のバッファ3Aに入力する信号のアイパターンの一例を示す図である。図2は、一例として、伝送レートが10Gbpsである場合のナイキスト周波数である5GHzで信号を伝送した場合に、伝送ロスが14dBである場合のアイパターンを示す。図2に示すように、縦軸信号レベル方向及び横軸時間軸方向にアイeyeが狭く、PCB4の配線を伝送される際に、信号が劣化することが分かる。このような信号の劣化は、例えば、クロック信号の伝送過程において、1ビット前あるいはそれ以上前のパルスが残存することによって生じる。このように、信号はPCB4のような通信媒体を伝送される際に劣化するため、受信器3は、受信信号をイコライザ回路3Bで等化し、等化した信号の信号レベルをデータ決定部3Cで決定している。データ決定部3Cは、0又は1の信号レベルの信号を出力する。次に、図3及び図4を用いて、比較例のイコライザ回路3Bに含まれる積分器の回路構成及び動作について説明する。図3は、比較例のイコライザ回路3Bに含まれる積分器の回路構成を示す図である。図4は、積分器の動作を説明する図である。図3に示すように、積分器5は、入力端子5A、Gm素子5B、スイッチ5C、スイッチ5D、キャパシタ5E、及び出力端子5Fを有する。入力端子5AにはGm素子5Bの一方の端子図3中の左側の端子が接続され、Gm素子5Bの他方の端子図3中の右側の端子にはスイッチ5Cの一方の端子図3中の左側の端子が接続されている。ここで、Gm素子5Bは、入力電圧を電流に変換して出力する素子である。スイッチ5Cの他方の端子図3中の右側の端子には、スイッチ5Dの一方の端子図3中の下側の端子と、出力端子5Fが接続されている。スイッチ5Dの他方の端子図3中の上側の端子は、電源に接続されている。キャパシタ5Eは、スイッチ5Cの他方の端子と出力端子5Fとの間に一方の端子図3中の上側の端子が接続され、他方の端子図3中の下側の端子は接地されている。このような積分器5は、図4に示すように、リセット動作、サンプル動作、及びホールド動作を行う。図4では、Gm素子を電流源として示す。リセット動作では、スイッチ5Cが開放されるとともに、スイッチ5Dが閉成され、スイッチ5Dを介してキャパシタ5Eが電源電圧に充電される。これにより、積分器5はリセットされる。サンプル動作では、スイッチ5Cが閉成されるとともに、スイッチ5Dが開放され、キャパシタ5EがGm素子5Bを介して充電される。これにより、サンプル動作が行われる。なお、図4とは電流源の向きが逆で充電される場合もある。ホールド動作では、スイッチ5C及び5Dがともに開放され、キャパシタ5Eの電荷は保存される。図1に示すイコライザ回路3Bの内部では、図3に示す積分器5がリセット動作、サンプル動作、及びホールド動作を行うことにより、信号の等化を行っている。次に、図5を用いて、比較例のイコライザについて説明する。ここでは、インターリーブ型のイコライザについて説明する。図5Aは、比較例のイコライザ回路3Bを示す図であり、図5Bは比較例のイコライザ回路3Bの動作を示すタイミングチャートである。イコライザ回路3Bは、インターリーブ型のイコライザであり、フィードフォワード型のイコライザFFE:FeedForwardEqualizerである。イコライザ回路3Bは、入力端子11、出力端子12A、12B、積分器20A、20B、ホールド回路30A、30B、増幅器40A、40B、50A、50B、加算器60A、60B、及びデータ決定部70A、70Bを含む。入力端子11は、イコライザ回路3Bの入力端子であり、PCB4図1参照を介して送信器2から信号が入力される。出力端子12A、12Bは、イコライザ回路3Bの一対の出力端子であり、2インターリーブ形式の信号を出力する。積分器20A、20Bは、それぞれ、入力端子図5中の左側の端子が入力端子11に接続され、出力端子図5中の右側の端子がホールド回路30A、30Bに接続されている。積分器20Aは、Gm素子GmA、スイッチSW、及びキャパシタCaを有する。積分器20Bは、Gm素子GmA、スイッチSW、及びキャパシタCbを有する。積分器20Aのクロック入力端子には、クロック生成回路80が接続されており、積分器20Bのクロック入力端子には、反転素子13を介してクロック生成回路80が接続されている。ホールド回路30Aは、入力端子図5中の左側の端子が積分器20Aの出力端子に接続され、出力端子図5中の右側の端子が増幅器40A及び50Bの入力端子図5中の左側の端子に接続されている。ホールド回路30Bは、入力端子図5中の左側の端子が積分器20Bの出力端子に接続され、出力端子図5中の右側の端子が増幅器40B及び50Aの入力端子図5中の左側の端子に接続されている。増幅器40Aは、入力端子図5中の左側の端子がホールド回路30Aの出力端子に接続され、出力端子図5中の右側の端子が加算器60Aの入力端子に接続されている。増幅器40Bは、入力端子図5中の左側の端子がホールド回路30Bの出力端子に接続され、出力端子図5中の右側の端子が加算器60Bの入力端子に接続されている。増幅器50Aは、入力端子図5中の左側の端子がホールド回路30Bの出力端子に接続され、出力端子図5中の右側の端子が加算器60Aの入力端子に接続されている。増幅器50Bは、入力端子図5中の左側の端子がホールド回路30Aの出力端子に接続され、出力端子図5中の右側の端子が加算器60Bの入力端子に接続されている。増幅器40A、40Bは、それぞれ、加算器60A、60Bに正の値で入力されるホールド値を増幅する増幅器であり、ゲインはともにGaである。増幅器50A、50Bは、それぞれ、加算器60A、60Bに負の値で入力されるホールド値を増幅する増幅器であり、ゲインはともにGbである。加算器60Aは、一対の入力端子が増幅器40A及び50Aの出力端子に接続され、出力端子がデータ決定部70Aの入力端子図5中の左側の端子に接続される。加算器60Aは、増幅器40Aの出力から増幅器50Aの出力を減算し、減算結果をデータ決定部70Aに出力する。加算器60Bは、一対の入力端子が増幅器40B及び50Bの出力端子に接続され、出力端子がデータ決定部70Bの入力端子図5中の左側の端子に接続される。加算器60Bは、増幅器40Bの出力から増幅器50Bの出力を減算し、減算結果をデータ決定部70Bに出力する。データ決定部70Aは、入力端子が加算器60Aの出力端子に接続され、出力端子図5中の右側の端子が出力端子12Aに接続される。データ決定部70Aは、加算器60Aの出力が1又は0のいずれであるかを判定し、判定結果を表す1又は0のデータを出力端子12Aに出力する。データ決定部70Aは、クロック生成回路80から出力されるクロックに基づいて動作しており、クロックの立ち上がりのタイミングで、加算器60Aの出力が1又は0のいずれであるかを判定する。これは、1ビット前の入力信号に基づく増幅器50Aの出力を増幅器40Aの出力から減算した加算器60Aの出力について、1又は0のいずれであるかを判定するためである。データ決定部70Bは、入力端子が加算器60Bの出力端子に接続され、出力端子図5中の右側の端子が出力端子12Bに接続される。データ決定部70Aは、加算器60Bの出力が1又は0のいずれであるかを判定し、判定結果を表す1又は0のデータを出力端子12Bに出力する。データ決定部70Bは、クロック生成回路80から出力されるクロックに基づいて動作しており、クロックの立ち下がりのタイミングで、加算器60Bの出力が1又は0のいずれであるかを判定する。これは、1ビット前の入力信号に基づく増幅器50Bの出力を増幅器40Bの出力から減算した加算器60Bの出力について、1又は0のいずれであるかを判定するためである。クロック生成回路80は、積分器20A、20Bにサンプル動作用サンプリング用のクロックを入力する。クロック生成回路80は、例えば、伝送レートが10Gbpsである場合には、ナイキスト周波数である5GHzのクロックを出力する。クロック生成回路80が出力するクロックは、図5Bに示すように、1周期のうち出力レベルがHレベルである期間Taと、出力レベルがLレベルである期間Tbとがある。期間Ta、Tbは、それぞれ、5GHzのクロックの半周期に相当する。以上のようなイコライザ3Aの入力端子11に、図5Bに示すように、10Gbpsの入力信号、Vn-1、Vn、Vn1、が入力すると、積分器20Aは、クロックがHレベルである期間Taで入力信号をサンプリングする。また、積分器20Bは、クロックがLレベルである期間Tbで入力信号をサンプリングする。すなわち、積分器20Aと20Bは、クロックの半周期ずれた位相で、入力信号、Vn-1、Vn、Vn1、を1つおきに交互にサンプリングすることになる。このため、積分器20Aがサンプリングする入力信号は、入力信号、Vn-1、Vn、Vn1、のうち、添え数字が奇数又は偶数のいずれか一方の入力信号であり、積分器20Bがサンプリングする入力信号は、添え数字が奇数又は偶数のいずれか他方の入力信号である。そして、積分器20A、20Bから出力される積分値は、それぞれ、ホールド回路30A、30Bに入力される。ここで、積分器20Aの出力積分値は、Gm素子GmAの出力をIVとし、キャパシタCaの静電容量をCaとすると、IVTa/Caと表すことができる。なお、Vは、Gm素子GmAの入力電圧である。また、積分器20Bの出力積分値は、Gm素子GmAの出力をIVとし、キャパシタCbの静電容量をCbとすると、IVTb/Cbと表すことができる。なお、Vは、Gm素子GmAの入力電圧である。ホールド回路30A、30Bは、それぞれ、クロックの立ち上がり、立ち下がりのタイミングで積分器20A、20Bの積分値IVTa/Ca、IVTb/Cbを保持ホールドする。ホールド回路30A、30Bは、クロックの1周期にわたって積分器20A、20Bの積分値を保持ホールドする。図5Bには、ホールド回路30Aのホールド値をAと示し、ホールド回路30Bのホールド値をBと示す。ホールド回路30A、30Bで保持されるホールド値IVTa/Ca、IVTb/Cbは、図5Aに示すように、増幅器40A、40B、50A、50Bに入力され、Ga倍又はGb倍される。増幅器40Aの出力はGaIVTa/Caであり、増幅器40Bの出力はGaIVTb/Cbであり、増幅器50Aの出力はGbIVTb/Cbであり、増幅器50Bの出力はGbIVTa/Caである。増幅器40A、40B、50A、50Bの出力は、図5Aに示すように加算器60A、60Bに入力され、加算器60A、60Bの出力は、データ決定部70A、70Bで信号レベル0又は1が決定され、それぞれ、デジタルデータの出力A、出力Bとして出力される。ところで、クロック生成回路80が出力するクロックには、DCDDutyCycleDistortion:デューティサイクル歪みのずれがある。このため、クロックの1周期のうち出力レベルがHレベルである期間Taと、Lレベルである期間Tbとは、クロックの半周期からずれる。DCDは、Ta/TaTb×100で表されるため、DCDの理想値は50である。図6は、イコライザ回路3Bのコード横軸に対するACゲイン縦軸を示す図であり、AはACゲインを絶対値で示し、BはDCDのずれが0のACゲインに対するACゲインの差分を示す。ここで、イコライザ回路3Bのコードとは、増幅器40A、40BのゲインGaと、増幅器50A、50BのゲインGbとの比であり、Ga/Gbで表される。図6A、Bに示すように、DCDのずれが0の場合に比べて、DCDのずれが5、-5の場合はACゲインが増大し、この傾向は、コードの増大に伴って顕著になる。また、DCDのずれが10、-10の場合は、DCDのずれが5、-5の場合よりもさらにACゲインが増大し、この傾向は、コードの増大に伴って顕著になる。なお、DCDのずれとは、DCDの理想値である50に対するずれを百分率で表すものである。このように、サンプリングクロックのDCDは、イコライザ回路3BのACゲインに大きく影響するため、DCDの影響を補正する必要がある。図7は、比較例のイコライザ回路3B1を示す図である。イコライザ回路3B1は、図5Aに示すイコライザ回路3Bに、DCD補正回路90A及びDCD検知回路90Bを追加したものである。DCD補正回路90Aは、積分器20A、20Bのクロック入力端子と、クロック生成回路80との間に挿入されている。DCD検知回路90Bは、DCD補正回路90Aの出力側から分岐し、DCD補正回路90Aに帰還接続されている。DCD補正回路90Aから出力されるクロックから、DCD検知回路90BによってDCDのずれが検知されると、DCD検知回路90Bは、クロック生成回路80から出力されるクロックのDCDが50になるように、DCD補正回路90Aにおける補正量を調節する。図7に示すようなDCD補正回路90A及びDCD検知回路90Bは、クロック生成回路80から出力されるクロックのDCDを補正できるため、イコライザ3B1のACゲインを補正するには有効的である。しかしながら、クロック生成回路80は、例えば、5GHzという高速のクロックを出力しているため、DCD検知回路90BのフィードバックによるDCD補正回路90AでのDCDの補正を高速で処理しなければならない。また、高速のクロックに対応するためにDCD補正回路90A及びDCD検知回路90Bの製造プロセスを微細化する必要があり、微細化に伴ってDCD補正回路90A及びDCD検知回路90Bにばらつきが生じると、DCDを補正することが困難になる虞がある。従って、DCD補正回路90A及びDCD検知回路90BによるDCDの補正は、容易に実現できる補正手法ではない。以上のように、比較例のイコライザ3B1は、DCDの補正を容易に行うことができず、出力にDCDのずれによる影響が含まれるという問題があった。このため、以下で説明する実施の形態1乃至4では、サンプリングクロックのDCDのずれによる利得の誤差を容易に補正することのできるイコライザ回路を提供することを目的とする。以下、実施の形態1乃至4のイコライザ回路について説明する。<実施の形態1>図8は、実施の形態1のイコライザ回路を含むサーバ500のブロック構成を示す図である。サーバ500は、実施の形態1のイコライザ回路を含む情報処理装置の一例である。サーバ500は、シャーシ510A、510B、及びスイッチモジュール520を含む。シャーシ510Aは、複数のブレード6001~600n、及び基板ユニット700を含む。ここで、nは2以上の任意の整数であり、シャーシ510A内のブレード6001~600nの数を表す。ブレード6001は、CPUCentralProcessingUnit:中央演算処理装置610、メモリ621、622、623、624、及び通信LSILargeScaleIntegratedcircuit:大規模集積回路630を含む。CPU610、メモリ621、622、623、624、及び通信LSI630は、バス650によって接続されている。ここで、メモリ621、622、623、624は、例えば、主記憶装置としてのSRAMStaticRandomAccessMemoryである。なお、ブレード6002~600nの内部の構成は、ブレード6001と同様であるため、図示及び説明を省略する。ブレード6001~600nには、それぞれ、プレスフィットコネクタ640ACNConnectorの略と表すが接続されている。プレスフィットコネクタ640Aと通信LSI630は、バス660によって接続されている。ここで、ブレード6001~600nを特に区別しない場合には、単にブレード600と称す。基板ユニット700は、所謂BPBackPlane:バックプレーンとして用いられており、プレスフィットコネクタ750、760を含む。基板ユニット700の一方の面にはn個のプレスフィットコネクタ750が実装され、他方の面にはn個のプレスフィットコネクタ760が実装される。このように、BPとしての基板ユニット700には、両面にプレスフィットコネクタ750、760が実装されている。このため、各基板ユニット700にBPBackPlaneと記す。基板ユニット700は、例えば、FR-4FlameRetardanttype4規格のPCBである。各プレスフィットコネクタ750、760は、複数の接続ピンを有し、各接続ピンが基板ユニット700のスルーホールに圧入されることにより、各接続ピンとスルーホールの導電性の壁面とが電気的に接続されている。ブレード6001~600nは、プレスフィットコネクタ640Aとプレスフィットコネクタ750とを接続することによって基板ユニット700の配線等に電気的に接続されるとともに、基板ユニット700の一方の面図8中左側の面に固定されている。なお、シャーシ510Bは、シャーシ510Aと同様の構成を有するため、説明を省略する。スイッチモジュール520には、2n個のプレスフィットコネクタ640Bが実装されている。シャーシ510A、510Bの基板ユニット700のプレスフィットコネクタ760は、それぞれ、ケーブル770を介して、スイッチモジュール520のプレスフィットコネクタ640Bに接続されている。シャーシ510A内のブレード600のCPU610が、同じシャーシ510A内の他のブレード600のCPU610と通信を行う場合には、CPU610同士は、それぞれの通信LSI630、プレスフィットコネクタ640A、750、及び基板ユニット700の内部の配線を介してデータを伝送する。また、シャーシ510A内のブレード600のCPU610が、シャーシ510B内のブレード600のCPU610と通信を行う場合には、CPU610同士は、それぞれの通信LSI630、プレスフィットコネクタ640A、750、760、640B、基板ユニット700の内部の配線、及びスイッチモジュール520を介してデータを伝送する。このとき、スイッチモジュール520は、シャーシ510A内の通信LSI630と、シャーシ510B内の通信LSI630とを接続する。実施の形態1のイコライザ回路は、例えば、通信LSI630に内蔵される。そして、実施の形態1のイコライザ回路の出力は、通信LSI630から演算処理部の一例であるCPU610に入力される。図9は、実施の形態1のイコライザ回路100を示す図である。以下の説明において、比較例のイコライザ回路3B1と同様の構成要素には同一符号を付し、その説明を省略する。イコライザ回路100は、入力端子11、出力端子12A、12B、積分器120A、120B、ホールド回路30A、30B、増幅器40A、40B、50A、50B、加算器60A、60B、データ決定部70A、70B、及び補正回路130を含む。イコライザ回路100は、例えば、LSILargeScaleIntegratedcircuit:大規模集積回路によって実現される。増幅器40Aは第1増幅部の一例であり、増幅器50Aは第2増幅部の一例であり、増幅部40Bは第3増幅部の一例であり、増幅部50Bは第4増幅部である。また、加算器60Aとデータ決定部70Aは、第1出力部の一例であり、加算器60Bとデータ決定部70Bは、第2出力部の一例である。なお、入力端子11から出力端子12A、12Bまでイコライザ回路100の内部で伝送されるデータは、すべて差動データである。積分器120A、120Bは、それぞれ、キャパシタバンクCapBank121A、121Bを含む点が比較例のイコライザ回路3B1の積分器20A、20B図7参照と異なる。積分器120A、120Bは、それぞれ、第1積分器、第2積分器の一例である。キャパシタバンク121A、121Bは、それぞれ、積分器120A、120BのキャパシタCa、Cbに並列に接続されている。キャパシタバンク121A、121Bは、それぞれ、第1容量調節部、第2容量調節部の一例である。キャパシタバンク121A、121Bは、それぞれ、並列接続された複数のキャパシタを内部に含んでおり、補正回路130から入力される設定信号に応じて、積分器120A、120BのキャパシタCa、Cbに並列に接続されるキャパシタの数が設定される。キャパシタCa、Cbに接続されるキャパシタバンク121A、121B内のキャパシタの数が設定されることにより、積分回路120A、120Bのサンプリング動作の特性が変化し、積分値が変わる。具体的には、積分回路120AのキャパシタCaと、補正回路130から入力される設定信号によって設定されるキャパシタバンク121Aの内部のキャパシタとの合成の静電容量をC10とすると、積分器120Aの積分値は、IVTa/C10になる。従って、積分器120AのキャパシタCaにキャパシタバンク121A内のキャパシタが接続されない場合は、積分器120Aの積分値はIVTa/Caであり、キャパシタバンク121A内のキャパシタが接続されると、積分器120Aの積分値はIVTa/C10に低下する。キャパシタCaに並列接続されるキャパシタバンク121Aの内部のキャパシタの数は、補正回路130からキャパシタバンク121Aに入力される設定信号によって設定されるため、合成容量C10の値は、補正回路130からキャパシタバンク121Aに入力される信号によって設定されることになる。積分器120Aの積分値は、積分器120Aの内部の合成容量によって決まるため、積分値は、補正回路130からキャパシタバンク121Aに入力される信号によって設定されることになる。同様に、積分器120Bの積分値は、補正回路130からキャパシタバンク121Aに入力される設定信号によって設定されることになる。積分回路120BのキャパシタCbと、補正回路130から入力される設定信号によって設定されるキャパシタバンク121Bの内部のキャパシタとの合成の静電容量をC20とすると、積分器120Bの積分値は、IVTb/C20に低下する。従って、積分器120BのキャパシタCbにキャパシタバンク121B内のキャパシタが接続されない場合は、積分器120Bの積分値はIVTb/Cbであり、キャパシタバンク121B内のキャパシタが接続されると、積分器120Bの積分値はIVTb/C20になる。なお、以下では、積分器120A、120Bの出力とホールド回路30A、30Bの出力とを区別するために、積分器120A、120Bの出力をそれぞれ、nA_0,nB_0と記す場合がある。また、ホールド回路30A、30Bの出力をそれぞれ、nA_1,nB_1と記す場合がある。補正回路130は、比較器131、FFFlipFlop:フリップフロップ132、133、セレクタSEL134、乗算器135、アップダウンカウンタUPDNCounter136、エンコーダ137、及び連続信号検出回路138を含む。補正回路130は、積分器120Aのキャパシタバンク121A、又は、積分器120Bのキャパシタバンク121Bに設定信号を入力する。比較器131は、入力端子が増幅器40Aの出力端子と、増幅器40Bの出力端子とに接続されており、増幅器40Aの出力と増幅器40Bの出力とが入力される。比較器131の出力端子は、FF132のデータ入力端子に接続されている。比較器131は、増幅器40Aの出力と増幅器40Bの出力とを比較し、比較結果を表す信号を出力する。ここでは、一例として、増幅器40Bの出力よりも増幅器40Aの出力が大きい場合に比較器131は信号レベル1の出力信号を出力し、増幅器40Bの出力が増幅器40Aの出力以下である場合に比較器131は信号レベル0の出力信号を出力することとする。FF132は、データ入力端子が比較器131の出力端子に接続されており、データ出力端子がFF133のデータ出力端子と、セレクタ134の一方の入力端子に接続されている。FF132は、図示しないクロックがクロック入力端子に入力されることによって動作し、データ入力端子に保持するデータをデータ出力端子に反映する。FF133は、データ入力端子がFF132のデータ出力端子に接続され、データ出力端子がセレクタの他方の入力端子に接続されている。FF133は、図示しないクロックがクロック入力端子に入力されることによって動作し、データ入力端子に保持するデータをデータ出力端子に反映する。なお、FF132、133は、クロック生成回路80が出力する5GHzのクロックの倍の10GHzのクロックによって動作し、データ入力端子に入力されたデータをデータ出力端子に反映させる。セレクタ134は、一方の入力端子がFF132のデータ出力端子に接続され、他方の入力端子がFF133のデータ出力端子に接続され、出力端子が乗算器135の入力端子に接続されている。また、セレクタ134は、一対の選択信号入力端子が連続信号検出回路138に接続されており、それぞれ、連続信号検出回路138から選択信号として検出位置信号α、βが入力される。セレクタ134は、連続信号検出回路138から選択信号入力端子に入力される検出位置信号α、βに応じて、FF132又は133から入力されるデータを出力する。セレクタ134は、Hレベル1の検出位置信号αと、Lレベル0の検出位置信号βとが入力されると、FF132のデータを選択して出力する。また、セレクタ134は、Lレベル0の検出位置信号αと、Hレベル1の検出位置信号βとが入力されると、FF133のデータを選択して出力する。なお、検出位置信号α、βがともにLレベル0の場合は、セレクタ134はいずれのデータも出力しない。また、検出位置信号α、βがともにHレベル1になる場合はない。乗算器135は、セレクタ134の出力端子から入力されるデータと、連続信号検出回路138から入力される検出符号とを乗算して出力する。乗算器135の出力は、アップダウンカウンタ136に入力される。アップダウンカウンタ136は、連続信号検出回路138から検出パルスが入力されると、乗算器135から入力されるデータをカウントする。アップダウンカウンタ136は、乗算器135から入力されるデータが1である場合は、カウント値をインクリメントする1を加算する。また、アップダウンカウンタ136は、乗算器135から入力されるデータが0である場合は、カウント値をデクリメントする1を減算する。なお、アップダウンカウンタ136の出力端子は、エンコーダ137の入力端子に接続されている。エンコーダ137は、アップダウンカウンタ136から入力されるデータに基づき、積分器120Aのキャパシタバンク121A、又は、積分器120Bのキャパシタバンク121Bに設定信号を入力する。エンコーダ137は、アップダウンカウンタ136から入力されるデータが正の値である場合は、その正の値を表す設定信号を積分器120Aのキャパシタバンク121Aに入力する。この結果、キャパシタバンク121Aの内部で積分器120AのキャパシタCaに並列に接続されるキャパシタの数が設定される。また、エンコーダ137は、アップダウンカウンタ136から入力されるデータが負の値である場合は、その負の値を表す設定信号を積分器120Bのキャパシタバンク121Bに入力する。この結果、キャパシタバンク121Bの内部で積分器120BのキャパシタCbに並列に接続されるキャパシタの数が設定される。連続信号検出回路138は、データ決定部70A、70Bからそれぞれ出力される出力A、Bを監視し、出力A、Bに含まれる連続した所定数の同一データを検出する。連続信号検出回路138は、パターン検知フィルタを含んでおり、このパターン検知フィルタで連続する同一データを検出する。連続信号検出回路138は、連続データ検出部の一例である。出力A、Bはインターリーブ形式で出力されるため、例えば、所定数が3である場合には、出力Aが1、次の出力Bが1、さらに次の出力Aが1という連続した同一データ1が出力された場合に、連続信号検出回路138は、この3つの連続した1のデータを検出する。連続した1のデータは、出力B、出力A、出力Bの順で出力される場合もある。また、出力Aが0、次の出力Bが0、さらに次の出力Aが0という連続した同一データ0が出力された場合に、連続信号検出回路138は、この3つの連続した0のデータを検出する。連続した0のデータは、出力B、出力A、出力Bの順で出力される場合もある。実施の形態1のイコライザ回路100は、連続した3つの1又は0の同一データを補正回路130が検出したときにイコライザ回路100の利得の補正を行う。連続した3つの同一データを検出したときに利得の補正を行うのは、データが1と0の間で変化する変化点では、送信側から受信側には伝送ロス等によって前のビットのデータの影響を受け易いが、連続した3つの同一データであれば、前のビットのデータの影響を受けにくいからである。このため、実施の形態1では、連続した3つの同一データの2ビット目と3ビット目のデータに対応するアナログデータの大小を比較する。連続した3つの同一データの2ビット目と3ビット目のデータを比較すれば、前のビットのデータの影響が少なく、データの大小を判定し易いからである。連続信号検出回路138は、連続した同一データを検出すると、連続した同一データが1又は0のいずれであるかを示す検出符号を出力する。検出符号が1である場合は、連続信号検出回路138によって検出された同一データが1であることを示し、検出符号が0である場合は、連続信号検出回路138によって検出された同一データが0であることを示す。また、連続信号検出回路138は、検出符号を出力する際に、連続した同一データの検出があったことを示す検出パルスを出力する。検出パルスのHレベルは、連続した同一データの検出があったことを示す。また、連続信号検出回路138は、連続した同一データのうち、最後のデータを検出した際に、検出位置信号α又は検出位置信号βを出力する。ここでは、所定数として3つの連続した同一データを検出しているため、連続信号検出回路138は、最後のデータとして3番目の同一データを検出した際に、最後のデータが出力Bに含まれる場合は、Hレベルの検出位置信号αを出力する。また、連続信号検出回路138は、最後のデータが出力Aに含まれる場合は、Hレベルの検出位置信号βを出力する。ここで、検出位置信号α又はβのいずれがセレクタ134に入力されるかにより、セレクタ134が選択する出力がFF132又はFF133で異なる。そして、FF133は、FF132を経ているので、比較器131とセレクタ134との間で、データの伝送時間がFF133の分だけ異なる。これは、出力Aと出力Bを比べると、出力Bは出力Aに比べて出力A、Bの半周期1ビット分だけ位相が遅れているため、出力Bで最後のデータを検出した場合検出位置信号αがHレベルになる場合には、セレクタ134でFF132の出力を選択するようにしている。また、これとは逆に、出力Aで最後のデータを検出した場合検出位置信号βがHレベルになる場合には、セレクタ134でFF133の出力を選択するようにしている。FF133を経ることによるデータの遅延時間は、出力A、Bの半周期1ビットに設定されている。次に、図10乃至図12を用いて、実施の形態1のイコライザ回路100のホールド回路30A、30B、増幅器40A、40B、50A、50B、データ決定部70A、70Bについて説明する。図10は、実施の形態1のイコライザ回路100のホールド回路30Aの回路構成を示す図である。ホールド回路30A、30Bの回路構成は同様であるため、ここではホールド回路30Aについて説明する。ホールド回路30Aは、入力端子31、スイッチ32、オペアンプ33、スイッチ34、オペアン35、及び出力端子36を有する。入力端子31は、ホールド回路30Aの入力端子であり、スイッチ32の入力端子に接続されている。スイッチ32は、入力端子31とオペアンプ33の反転入力端子との間に挿入されており、積分回路120Aから積分値を取り込む際に閉成オンされ、積分値を保持ホールドする際に開放オフされる。オペアンプ33は、反転入力端子がスイッチ32に接続され、非反転入力端子が自己の出力端子と正帰還接続されている。オペアンプ33の出力端子は、スイッチ34を介してオペアンプ35の反転入力端子に接続されている。スイッチ34は、オペアンプ33の出力端子と、オペアンプ35の反転入力端子との間に挿入されており、積分回路120Aから積分値を取り込む際に開放オフされ、積分値を保持ホールドする際に閉成オンされる。オペアンプ35は、反転入力端子がスイッチ34に接続され、非反転入力端子が自己の出力端子と正帰還接続されている。オペアンプ35の出力端子は、出力端子36に接続されている。出力端子36は、ホールド回路30Aの出力端子である。以上のようなホールド回路30Aは、積分回路120Aから積分値を取り込む際にスイッチ32を閉成オンするとともにスイッチ34を開放オフする。また、積分値を保持ホールドする際にスイッチ32を開放オフするとともに、スイッチ34を閉成オンする。図11は、実施の形態1のイコライザ回路100の増幅器40A、50A、及び加算器60Aの回路構成を示す図である。増幅器40A、50A、及び加算器60Aと、増幅器40B、50B、及び加算器60Bの回路構成は同様であるため、ここでは増幅器40A、50A、及び加算器60Aについて説明する。図11では、ホールド回路30Aの差動出力をnA_1、nA_1xと記す。同様に、ホールド回路30Bの差動出力をnB_1、nB_1xと記す。増幅器40Aは、電流源41Aと、ゲートにホールド回路30Aの差動出力nA_1、nA_1xが入力される一対のNMOSFETNtypeMetalOxideSiliconFieldEffectTransistor42A、43Aを有する。電流源41Aは、一方の端子が接地されており、他方の端子がNMOSFET42A、43Aのソースに接続されている。増幅器40AのゲインGaは、電流源41Aの出力電流によって設定される。NMOSFET42A、43Aのゲートは入力端子44A、45Aに接続され、ソースは電流源41Aに接続され、ドレインは、それぞれ、抵抗器R1、R2を通じて電源に接続されるとともに、出力端子61A、62Aに接続されている。増幅器50Aは、電流源51Aと、ゲートにホールド回路30Bの差動出力nB_1、nB_1xが入力される一対のNMOSFET52A、53Aを有する。電流源51Aは、一方の端子が接地されており、他方の端子がNMOSFET52A、53Aのソースに接続されている。増幅器50AのゲインGbは、電流源51Aの出力電流によって設定される。NMOSFET52A、53Aのゲートは入力端子54A、55Aに接続され、ソースは電流源51Aに接続され、ドレインは、それぞれ、抵抗器R1、R2を通じて電源に接続されるとともに、出力端子61A、62Aに接続されている。加算器60Aは、増幅器40AのNMOSFET42Aのドレインと、増幅器50AのNMOSFET53Aのドレインとが出力端子61Aに接続されることと、増幅器40AのNMOSFET43Aのドレインと、増幅器50AのNMOSFET53Aのドレインとが出力端子62Aに接続されることによって実現されている。以上のように、出力端子61Aには、増幅器40AのNMOSFET42Aのドレインと、増幅器50AのNMOSFET53Aのドレインとが接続されており、NMOSFET42Aと、NMOSFET53Aは同時にオンになる。また、出力端子62Aには、増幅器40AのNMOSFET43Aのドレインと、増幅器50AのNMOSFET53Aのドレインとが接続されており、NMOSFET43AとNMOSFET53Aは同時にオンになる。このため、出力端子61A、62Aには、増幅器40Aの出力から増幅器50Aの出力を減算した差動データが出力される。図12は、実施の形態1のイコライザ回路100のデータ決定部70A、70Bの回路構成を示す図である。データ決定部70A、70Bの回路構成は同様であるため、ここではデータ決定部70Aについて説明する。データ決定部70Aは、差動データが入力する入力端子71A、71B、クロック入力端子72、NMOSFET73、74A、74B、75A、75B、PMOSFET76A、76B、77A、77B、NAND回路78A、78B、及び出力端子79A、79Bを有する。入力端子71A、71Bは、加算器60Aに接続され、加算器60Aの加算結果を表すデータが入力される。具体的には、入力端子71A、71Bは、それぞれ、図11に示す出力端子61A、62Aに接続される。また、入力端子71A、71Bは、それぞれ、NMOSFET74A、74Bのゲートに接続されている。クロック入力端子72は、NMOSFET73と、PMOSFET77A及び77Bのゲートに接続されている。クロック入力端子72には、クロック生成回路80からクロックが入力される。NMOSFET73は、ソースが接地され、ドレインがNMOSFET74A及び74Bのソースに接続されている。NMOSFET74A、74Bは、ゲートがそれぞれ入力端子71A、71Bに接続され、ソースがともにNMOSFET73のドレインに接続され、ドレインがそれぞれ、NMOSFET75A、75Bのソースに接続されている。NMOSFET75A、75Bは、それぞれ、ゲートがPMOSFET76A、76Bのゲートに接続されるとともに、NAND回路78A、78Bの一方の入力端子に接続されている。また、NMOSFET75A、75Bは、それぞれ、ソースがNMOSFET74A、74Bのドレインに接続され、ドレインがPMOSFET76A、76Bのドレインに接続されるとともに、NAND回路78B、78Aの一方の入力端子に接続されている。NMOSFET75AはPMOSFET76Aとインバータを構築し、NMOSFET75BはPMOSFET76Bとインバータを構築する。PMOSFET76A、76Bは、それぞれ、ゲートがNMOSFET75A、75Bのゲートに接続されるとともに、NAND回路78A、78Bの一方の入力端子に接続されている。PMOSFET76A、76Bは、それぞれ、ドレインがNMOSFET75A、75Bのドレインに接続されるとともに、NAND回路78B、78Aの一方の入力端子に接続されている。PMOSFET76A、76Bのソースは、電源に接続されている。PMOSFET77A、77Bは、それぞれ、ゲートがクロック入力端子72に接続されるとともに、ソースが電源に接続されている。PMOSFET77A、77Bのドレインは、互いに接続されている。NAND回路78Aは、一方の入力端子がNMOSFET75A及びPMOSFET76Aのゲートと、NMOSFET75B及びPMOSFET76Bのドレインに接続されている。NAND回路78Aの他方の入力端子は、NAND回路78Bの出力端子に接続されている。NAND回路78Aの出力端子は、出力端子79Aに接続されている。NAND回路78Bは、一方の入力端子がNMOSFET75B及びPMOSFET76Bのゲートと、NMOSFET75A及びPMOSFET76Aのドレインに接続されている。NAND回路78Bの他方の入力端子は、NAND回路78Aの出力端子に接続されている。NAND回路78Bの出力端子は、出力端子79Bに接続されている。出力端子79A、79Bは、それぞれ、NAND回路78A、78Bの出力端子に接続されている。以上のようなデータ決定部70Aは、クロック入力端子72にLレベルのクロックが入力されているときは、NMOSFET73がオフで、PMOSFET77A、77Bがオンである。この状態では、データ決定部70Aは動作していない。クロック入力端子72にHレベルのクロックが入力されると、NMOSFET73がオンになり、PMOSFET77A、77Bがオフになる。このとき、加算器60Aの出力が入力端子71A、71Bに入力されると、NMOSFET75A、75B、PMOSFET76A、76Bによって構築される2つのインバータの動作により、NAND回路78A、78Bの出力値が決まり、出力端子79A、79Bから差動出力が出力される。以上により、加算器60Aの出力が1又は0のいずれであるかを表す1又は0の差動出力が出力端子79A、79Bに出力される。次に、図13を用いて、実施の形態1のイコライザ回路100の動作について説明する。図13は、実施の形態1のイコライザ回路100の動作を示すタイミングチャートである。図13には、イコライザ回路100の入力端子11に入力する入力信号、積分回路120A、120Bの出力nA_0、nB_0、ホールド回路30A、30Bの出力nA_1、nB_1を示す。また、図13には、これらに加えて、比較器131の出力C0、FF132の出力C1、FF133の出力C2、出力端子12A、12Bから出力される出力A、B、連続信号検出回路138が出力する検出符号、検出パルス、検出位置信号α、β、及び乗算器135の出力C3を示す。また、図13では、積分器120A、120Bでサンプリングを行う期間Ta、Tbを時系列的に区別するために、Tb1、Ta1、Tb2、Ta2、Tb3、Ta3の順に示す。図13に示すように、入力信号は、期間Tb1、Ta1、Tb2、Ta2、Tb3、Ta3において、それぞれ、1、1、1、0、0、0というパターンで入力したとする。期間Tb1において、積分器120Bが入力信号1のサンプリングを行うことにより、積分器120Bの出力nB_0が信号レベル0よりも上昇する。また、サンプリングが終了したときに、ホールド回路30Bが積分器120Bの積分値を保持ホールドするため、ホールド回路30Bの出力nB_1が期間Tb1の終了後に信号レベル0よりも高いVb1になる。ホールド回路30Bは、積分器120Bの次のサンプリングが終了する期間Tb2の終了時まで出力nB_1=Vb1を保持する。なお、積分器120Bが積分値を保持するのは、期間Tb1が終了した直後の一瞬であり、その後の期間Ta1では、積分器120Bはリセット動作が行われるため、出力nB_0は0まで低下する。期間Ta1において、積分器120Aが入力信号1のサンプリングを行うことにより、積分器120Aの出力nA_0が信号レベル0よりも上昇する。また、サンプリングが終了したときに、ホールド回路30Aが積分器120Aの積分値を保持ホールドするため、ホールド回路30Aの出力nA_1が期間Ta1の終了後に信号レベル0よりも高いVa1になる。ホールド回路30Aは、積分器120Aの次のサンプリングが終了する期間Ta2の終了時まで出力nB_1=Va1を保持する。ここで、期間Tb1における積分器120Bの出力nB_0がVa1よりも低いVb1であるのは、期間Tb1の直前に、入力信号が0から1に切り替わっており、切り替わる直前の信号レベル0の影響を受けるためである。なお、積分器120Aが積分値を保持するのは、期間Ta1が終了した直後の一瞬であり、その後の期間Tb2では、積分器120Aはリセット動作が行われるため、出力nA_0は0まで低下する。期間Tb2において、積分器120Bが入力信号1のサンプリングを行うことにより、積分器120Bの出力nB_0が信号レベル0よりも上昇する。また、サンプリングが終了したときに、ホールド回路30Bが積分器120Bの積分値を保持ホールドするため、ホールド回路30Bの出力nB_1が期間Tb2の終了後に信号レベル0よりも高いVb2になる。ホールド回路30Bは、積分器120Bの次のサンプリングが終了する期間Tb3の終了時まで出力nB_1=Vb2を保持する。なお、期間Tb1が終了した直後に積分器120Bの積分値が保持され、その後の期間Ta2では、積分器120Bはリセット動作が行われる。期間Ta2において、積分器120Aが入力信号0のサンプリングを行うことにより、積分器120Aの出力nA_0が信号レベル0よりも低い-Va2まで低下する。これは、期間Ta2において入力信号が1から0に切り替わっているからである。また、サンプリングが終了したときに、ホールド回路30Aが積分器120Aの積分値を保持ホールドするため、ホールド回路30Aの出力nA_1が期間Ta2の終了後に信号レベル0よりも低い-Va2になる。ここで、積分器120Aの出力nA_0が信号レベルの絶対値|Va2|がVa1よりも低いのは、期間Ta2の直前に、入力信号が1から0に切り替わっており、切り替わる直前の信号レベル1の影響を受けるためである。期間Tb3においても積分器120Bが同様のサンプリングを行うことにより、出力nB_0が-Vb3になり、ホールド回路30Bの出力nB_1が-Vb3になる。なお、データ決定部70Aは、クロック生成回路80から出力されるクロックの立ち上がりのタイミングで、加算器60Aの出力が1第1レベル又は0第2レベルのいずれであるかを判定する。このタイミングは、図13で言えば、期間Tb1、Tb2、Tb3の最後にクロックが立ち上がるタイミングである。これは、期間Tb1、Tb2、Tb3は、出力nA_1から、出力nA_1よりも1ビット前の出力nB_1を減算できる期間であるため、これらの期間Tb1、Tb2、Tb3の最後にクロックが立ち上がるタイミングで、判定を行うこととしたものである。また、データ決定部70Bは、クロック生成回路80から出力されるクロックの立ち下がりのタイミングで、加算器60Bの出力が1第1レベル又は0第2レベルのいずれであるかを判定する。このタイミングは、図13で言えば、期間Ta1、Ta2、Ta3の最後にクロックが立ち下がるイミングである。これは、期間Ta1、Ta2、Ta3は、出力nB_1から、出力nB_1よりも1ビット前の出力nA_1を減算できる期間であるため、これらの期間Ta1、Ta2、Ta3の最後にクロックが立ち下がるタイミングで、判定を行うこととしたものである。比較器131の出力C0は、ホールド回路30Bの出力nB_1がホールド回路30Aの出力nA_1以上となる期間Tb1、Ta1では0である。また、比較器131の出力C0は、ホールド回路30Aの出力nA_1がホールド回路30Bの出力nB_1よりも大きくなる期間Tb2では1である。期間Ta2では、比較器131の出力C0は、ホールド回路30Aの出力nA_1=Va1と、ホールド回路30Bの出力nB_1=Vb2との大小関係により、1又は0の値1/0と表すをとる。同様に、比較器131の出力C0は、期間Tb3、Ta3では、それぞれ、0、1又は0の値1/0と表すをとる。この1/0と表す比較器の比較結果は、連続する3つの同一データの2ビット目と3ビット目のデータに対応するアナログデータを比較した結果である。FF132、133の出力C1、C2は、比較器131の出力C0が、それぞれ、1クロック、2クロック遅れて伝搬した値となるため、図13に示す通りになる。これにより、出力A、Bは、図13に示すように1又は0の値をとる。ここで、出力Bの最初の1は、期間Tb1にサンプリングが行われた入力信号1を反映したデータである。また、その半周期後の出力Aの1は、期間Ta1にサンプリングが行われた入力信号1を反映したデータである。また、その半周期後の出力Bの1は、期間Tb2にサンプリングが行われた入力信号1を反映したデータである。このように、出力B、A、Bの順で1、1、1という連続した同一データが得られている。また、その半周期後の出力Aの0は、期間Ta2にサンプリングが行われた入力信号0を反映したデータである。また、その半周期後の出力Bの0は、期間Tb3にサンプリングが行われた入力信号0を反映したデータである。また、その半周期後の出力Aの0は、期間Ta3にサンプリングが行われた入力信号0を反映したデータである。このように、出力A、B、Aの順で0、0、0という連続した同一データが得られている。出力B、A、Bの順で1、1、1という連続した同一データが出力されることにより、連続信号検出回路138は、検出符号1を出力する。また、連続した3つの同一データの3つ目のデータを検出した際に、連続信号検出回路138は、検出パルスを出力する。この検出符号の出力に伴い、連続信号検出回路138は、連続した3つの同一データ1のうち最後のデータ1を出力Bで検出した際に、Hレベルの検出位置信号αを出力する。これによりセレクタ134がFF132の出力C1を選択して出力する。FF132の出力C1と、検出符号1とが乗算器135に入力されるため、乗算器135は、FF132の出力C1の出力をそのまま出力C3としてアップダウンカウンタ136に入力する。このため、図13に示すように、検出符号が1になるとともに、Hレベルの検出位置信号αが出力されているときに、乗算器135の出力C3は出力C11又は0の値1/0と表すを反映した値になる。このとき、出力C3の値が1であれば、アップダウンカウンタ136は、検出パルスが入力されるタイミングでカウント値をインクリメントし、出力C3の値が0であれば、アップダウンカウンタ136はカウント値をデクリメントする。この結果、アップダウンカウンタ136のカウント値に応じて、エンコーダ137が積分器120Aのキャパシタバンク121A、又は、積分器120Bのキャパシタバンク121Bに設定信号を入力する。アップダウンカウンタ136のカウント値が正の値である場合は、積分器120Aのキャパシタバンク121Aに設定信号が入力され、積分器120Aの積分値VaがIVTa/CaからIVTa/C10に低下する。一方、アップダウンカウンタ136のカウント値が負の値である場合は、積分器120Bのキャパシタバンク121Bに設定信号が入力され、積分器120Bの積分値VbがIVTb/CbからIVTb/C20に低下する。この結果、積分器120Aの積分値Va=IVTa/C10と、積分器120Bの積分値Vb=IVTb/C20とのバランスが取られ、DCDにずれが生じていても、積分器120A、120Bの利得におけるDCDのずれの影響が抑制される。また、出力A、B、Aの順で0、0、0という連続した同一データが出力されることにより、連続信号検出回路138は、検出符号0を出力する。また、連続した3つの同一データの3つ目のデータを検出した際に、連続信号検出回路138は、検出パルスを出力する。この検出符号の出力に伴い、連続信号検出回路138は、連続した3つの同一データ0のうち最後のデータ0を出力Aで検出した際に、Hレベルの検出位置信号βを出力する。これによりセレクタ134がFF133の出力C2を選択して出力する。FF133の出力C2と、検出符号0とが乗算器135に入力されるため、乗算器135は、FF133の出力C2の出力を1と0を反転させて1を0にし、0を1にして出力C3としてアップダウンカウンタ136に入力する。このため、図13に示すように、検出符号が0になるとともに、Hレベルの検出位置信号βが出力されているときに、乗算器135の出力C3は出力C21又は0の値1/0と表すを反映した値になる。このとき、出力C3の値が1であれば、アップダウンカウンタ136は、検出パルスが入力されるタイミングでカウント値をインクリメントし、出力C3の値が0であれば、アップダウンカウンタ136はカウント値をデクリメントする。この結果、アップダウンカウンタ136のカウント値に応じて、エンコーダ137が積分器120Aのキャパシタバンク121A、又は、積分器120Bのキャパシタバンク121Bに設定信号を入力する。アップダウンカウンタ136のカウント値が正の値である場合は、積分器120Aのキャパシタバンク121Aに設定信号が入力され、積分器120Aの積分値VaがIVTa/CaからIVTa/C10に低下する。一方、アップダウンカウンタ136のカウント値が負の値である場合は、積分器120Bのキャパシタバンク121Bに設定信号が入力され、積分器120Bの積分値VbがIVTb/CbからIVTb/C20に低下する。この結果、積分器120Aの積分値Va=IVTa/C10と、積分器120Bの積分値Vb=IVTb/C20とのバランスが取られ、DCDにずれが生じていても、積分器120A、120Bの利得におけるDCDのずれの影響が抑制される。以上、実施の形態1によれば、積分器120A、120Bの積分値の大小に応じて、積分器120A、120Bのキャパシタバンク121A、121Bの静電容量を調節することにより、積分器120A、120Bの積分値Va、Vbのバランスを取る。このため、クロック生成回路80から出力されるクロックのDCDにずれが生じていても、積分器120A、120Bの利得イコライザ回路100の利得におけるDCDのずれの影響が抑制され、正しい出力A、Bを出力することができる。なお、以上では、アップダウンカウンタ136のカウント値に応じてキャパシタバンク121A、121Bの静電容量を増大させ、積分値Va、Vbを下げる形態について説明した。しかしながら、アップダウンカウンタ136のカウント値に応じてキャパシタバンク121A、121Bの静電容量を減少させて、積分値Va、Vbを上昇させることによって積分器120A、120Bの積分値Va、Vbのバランスを取るようにしてもよい。この場合は、上述のように積分器120Aの積分値Vaを低下させる場合に代えて、積分器120Bの積分値Vbを増大させればよく、また、上述のように積分器120Bの積分値Vbを低下させる場合に代えて、積分器120Aの積分値Vaを増大させればよい。また、以上では、補正回路130が増幅器40Aの出力と増幅器40Bの出力とを比較し、比較結果を表す信号を用いてキャパシタバンク121A、121Bの静電容量を設定する形態について説明した。しかしながら、補正回路130は、増幅器50Aの出力と増幅器50Bの出力との比較結果に基づいてキャパシタバンク121A、121Bの静電容量を設定してもよい。また、ホールド回路30Aと30Bの出力に基づいてキャパシタバンク121A、121Bの静電容量を設定してもよい。また、以上では、出力Aと出力Bに連続した3つの同一データが含まれる場合にイコライザ回路100の利得を補正する形態について説明したが、出力Aと出力Bに含まれる連続した同一データの数は、2つ以上であればよい。<実施の形態2>図14は、実施の形態2のイコライザ回路200を示す図である。以下の説明において、実施の形態1のイコライザ回路100と同様の構成要素には同一符号を付し、その説明を省略する。イコライザ回路200は、入力端子11、出力端子12A、12B、積分器220A、220B、ホールド回路30A、30B、増幅器40A、40B、50A、50B、加算器60A、60B、データ決定部70A、70B、及び補正回路230を含む。なお、入力端子11から出力端子12A、12Bまでイコライザ回路200の内部で伝送されるデータは、すべて差動データである。積分器220A、220Bは、キャパシタバンクを含まず、補正回路230によってGm素子GmA、GmBのコンダクタンスが制御される点が実施の形態1の積分器120A、120Bと異なる。Gm素子GmA、GmBは、それぞれ、コンダクタンスがGmA、GmBの電圧電流変換素子の一例である。また、補正回路230は、実施の形態1の補正回路130のようにキャパシタバンクの静電容量を制御する代わりに、積分器220A、220BのGm素子GmA、GmBのコンダクタンスを制御する点が実施の形態1の補正回路130と異なる。また、補正回路230は、DACDigitaltoAnalogConverter239A、239Bを含む点が実施の形態1の補正回路130と異なる。DAC239Aは、エンコーダ137から出力される設定信号をアナログ変換して積分器220AのGm素子GmAに入力する。DAC239Bは、エンコーダ137から出力される設定信号をアナログ変換して積分器220BのGm素子GmBに入力する。積分器220AのGm素子GmAは、DAC239Aから入力されるアナログの設定信号に基づき、Gm素子GmAの内部の差動アンプの電流量を変えることにより、Gm素子GmAのコンダクタンスを調整する。積分器220BのGm素子GmBは、DAC239Bから入力されるアナログの設定信号に基づき、Gm素子GmBの内部の差動アンプの電流量を変えることにより、Gm素子GmBのコンダクタンスを調整する。補正回路230は、アップダウンカウンタ136のカウント値が正の値である場合は、積分器220AのGm素子GmAにDAC239Aからアナログの設定信号を入力し、Gm素子GmAのコンダクタンスを低下させる。この結果、積分器220Aの積分値Vaが低下する。一方、アップダウンカウンタ136のカウント値が負の値である場合は、積分器220BのGm素子GmBにDAC239Bからアナログの設定信号が入力され、Gm素子GmBのコンダクタンスを低下させる。この結果、積分器220Bの積分値Vbが低下する。以上により、実施の形態1と同様に、積分器220Aの積分値Vaと、積分器220Bの積分値Vbとのバランスが取られ、DCDにずれが生じていても、イコライザ回路200の利得におけるDCDのずれの影響が抑制される。以上、実施の形態2によれば、積分器220A、220Bの積分値の大小に応じて、積分器220A、220BのGm素子GmA、GmBのコンダクタンスを調節することにより、積分器220A、220Bの積分値Va、Vbのバランスを取る。このため、クロック生成回路80から出力されるクロックのDCDにずれが生じていても、積分器220A、220Bの利得イコライザ回路200の利得におけるDCDのずれの影響が抑制され、正しい出力A、Bを出力することができる。なお、以上では、アップダウンカウンタ136のカウント値に応じてGm素子GmA、GmBのコンダクタンスを低下させ、積分値Va、Vbを下げる形態について説明した。しかしながら、アップダウンカウンタ136のカウント値に応じてGm素子GmA、GmBのコンダクタンスを増大させて、積分値Va、Vbを上昇させることによって積分器220A、220Bの積分値Va、Vbのバランスを取るようにしてもよい。Gm素子GmA、GmBのコンダクタンスを増大させる場合は、上述のように積分器220Aの積分値Vaを低下させる場合に代えて、積分器220Bの積分値Vbを増大させればよく、また、上述のように積分器220Bの積分値Vbを低下させる場合に代えて、積分器220Aの積分値Vaを増大させればよい。また、以上では、補正回路230が増幅器40Aの出力と増幅器40Bの出力とを比較し、比較結果を表す信号を用いて積分器220A、220BのGm素子GmA、GmBのコンダクタンスを設定する形態について説明した。しかしながら、補正回路230は、増幅器50Aの出力と増幅器50Bの出力との比較結果に基づいて積分器220A、220BのGm素子GmA、GmBのコンダクタンスを設定してもよい。また、ホールド回路30Aと30Bの出力に基づいて積分器220A、220BのGm素子GmA、GmBのコンダクタンスを設定してもよい。<実施の形態3>図15は、実施の形態3のイコライザ回路300を示す図である。以下の説明において、実施の形態1のイコライザ回路100、及び、比較例のイコライザ回路3B1と同様の構成要素には同一符号を付し、その説明を省略する。イコライザ回路300は、入力端子11、出力端子12A、12B、積分器20A、20B、ホールド回路30A、30B、増幅器340A、340B、350A、350B、加算器60A、60B、データ決定部70A、70B、及び補正回路330を含む。積分器20A、20Bは、比較例のイコライザ回路3B1の積分器20A、20Bと同様である。なお、入力端子11から出力端子12A、12Bまでイコライザ回路300の内部で伝送されるデータは、すべて差動データである。補正回路330は、実施の形態1の補正回路130のようにキャパシタバンクの静電容量を制御する代わりに、増幅器340A、340B、350A、350Bのゲインを制御する点が実施の形態1の補正回路130と異なる。また、補正回路330は、DAC339A、339Bを含む点が実施の形態1の補正回路130と異なる。DAC339Aは、エンコーダ137から出力される設定信号をアナログ変換して増幅器340A、350Bに入力する。DAC339Bは、エンコーダ137から出力される設定信号をアナログ変換して増幅器340B、350Aに入力する。増幅器340A、340B、350A、350Bは、DAC339A、339Bから出力されるアナログの設定信号に基づいて、ゲインGa、Gbを調節可能である点が実施の形態1の増幅器40A、40B、50A、50Bと異なる。増幅器340A、340B、350A、350Bは、例えば、それぞれ、増幅器340A、340B、350A、350Bの内部の電流源の電流値をDAC339A、339Bから出力されるアナログの設定信号に基づいて調節することにより、ゲインを調節する。補正回路330は、アップダウンカウンタ136の正のカウント値に基づく設定信号をエンコーダ137から出力し、DAC339Aでアナログの設定信号に変換して出力することにより、増幅器340A、350BのゲインGa、Gbを低下させる。また、補正回路330は、アップダウンカウンタ136の負のカウント値に基づく設定信号をエンコーダ137から出力し、DAC339Bでアナログの設定信号に変換して出力することにより、増幅器340B、350AのゲインGb、Gaを低下させる。従って、補正回路330は、アップダウンカウンタ136のカウント値が正の値である場合は、増幅器340A、350Bにアナログの設定信号を入力し、増幅器340A、350BのゲインGa、Gbを低下させる。この結果、積分器20Aの積分値Vaに対する増幅器340A、350BでのゲインGa、Gbが低下される。一方、アップダウンカウンタ136のカウント値が負の値である場合は、増幅器340B、350Aにアナログの設定信号が入力され、増幅器340B、350AのゲインGb、Gaを低下させる。この結果、積分器20Bの積分値Vbに対する増幅器340B、350AのゲインGb、Gaが低下する。この結果、増幅器340A、350Bの出力と、増幅器340B、350Aの出力とのバランスが取られ、DCDにずれが生じていても、イコライザ回路300の利得におけるDCDのずれの影響が抑制される。以上、実施の形態3によれば、積分器20A、20Bの積分値をGa倍した増幅器340A、34Bの出力の大小に応じて、増幅器340B、350A、又は、増幅器340B、350Aのゲインを調節することにより、増幅器340B、350A、又は、増幅器340B、350Aの出力のバランスを取る。このため、クロック生成回路80から出力されるクロックのDCDにずれが生じていても、イコライザ回路300の利得におけるDCDのずれの影響が抑制され、正しい出力A、Bを出力することができる。なお、以上では、アップダウンカウンタ136のカウント値に応じて増幅器340A、340B、350A、350Bのゲインを低下させることにより、増幅器340A、340B、350A、350Bの出力を下げる形態について説明した。しかしながら、アップダウンカウンタ136のカウント値に応じて増幅器340A、340B、350A、350Bのゲインを増大させることによって増幅器340A、340B、350A、350Bの出力のバランスを取るようにしてもよい。この場合は、上述のように増幅器340A、350BのゲインGa、Gbを低下させる場合に代えて、増幅器350A、340BのゲインGa、Gbを増大させればよい。また、上述のように増幅器350A、340BのゲインGa、Gbを低下させる場合に代えて、増幅器340A、350BのゲインGa、Gbを増大させればよい。<実施の形態4>図16は、実施の形態4のイコライザ回路400を示す図である。以下の説明において、実施の形態1のイコライザ回路100と同様の構成要素には同一符号を付し、その説明を省略する。イコライザ回路400は、入力端子11、出力端子12A、12B、積分器120A、120B、ホールド回路30A、30B、増幅器40A、40B、50A、50B、加算器60A、60B、データ決定部70A、70B、補正回路430、分圧器490、及びスイッチ491を含む。なお、入力端子11から出力端子12A、12Bまでイコライザ回路400の内部で伝送されるデータは、すべて差動データである。補正回路430は、比較器431、アップダウンカウンタ436、エンコーダ437、基準電圧制御回路438、及び制御部439を含む。比較器431は、ホールド回路30A、30Bの出力を比較し、比較結果を表す信号を出力する。ここでは、一例として、ホールド回路30Bの出力よりもホールド回路30Aの出力が大きい場合に比較器431は信号レベル1の出力信号を出力し、ホールド回路30Bの出力がホールド回路30Aの出力以下である場合に比較器431は信号レベル0の出力信号を出力することとする。アップダウンカウンタ436は、制御部439からカウント指令が入力されると、比較器431から入力される比較結果を表す信号をカウントする。アップダウンカウンタ436は、比較器431から入力される比較結果を表す信号が1である場合は、カウント値をインクリメントする1を加算する。また、アップダウンカウンタ436は、比較器431から入力される比較結果を表す信号が0である場合は、カウント値をデクリメントする1を減算する。なお、アップダウンカウンタ436の出力端子は、エンコーダ437の入力端子に接続されている。エンコーダ437は、アップダウンカウンタ436から入力されるデータに基づき、積分器120Aのキャパシタバンク121A、又は、積分器120Bのキャパシタバンク121Bに設定信号を入力する。エンコーダ437は、アップダウンカウンタ436から入力されるデータが正の値である場合は、その正の値を表す設定信号を積分器120Aのキャパシタバンク121Aに入力する。この結果、キャパシタバンク121Aの内部で積分器120AのキャパシタCaに並列に接続されるキャパシタの数が設定される。また、エンコーダ437は、アップダウンカウンタ436から入力されるデータが負の値である場合は、その負の値を表す設定信号を積分器120Bのキャパシタバンク121Bに入力する。この結果、キャパシタバンク121Bの内部で積分器120BのキャパシタCbに並列に接続されるキャパシタの数が設定される。基準電圧制御回路438は、所定の電圧を出力する。基準電圧制御回路438の出力端子は、分圧器490に接続されている。制御部439は、キャパシタバンク121A、121Bの静電容量を設定するための設定モードと、通常モードとの切替制御を行う。制御部439は、モードの選択を行うためのモード選択信号でスイッチ491を切り替える。制御部439は、キャパシタバンク121A、121Bの静電容量の設定を行わずにイコライザ回路400が通常の動作を行う通常モードでは、スイッチ491で入力端子11と積分器120A、120Bとを接続する。また、制御部439は、キャパシタバンク121A、121Bの静電容量を設定するための設定モードでは、分圧器490と積分器120A、120Bとを接続し、クロック生成回路80が出力するクロックに基づいてカウント指令を出力する。制御部439によってスイッチ491が切り替えられ、分圧器490と積分器120A、120Bとが接続されると、クロック生成回路80から積分器120A、120Bにクロックが入力される度に、積分器120A、120Bは、連続した同一データをサンプリングし、積分値を出力する。分圧器490は、一対の可変抵抗器490A、490Bを含み、基準電圧制御回路490から入力される電圧を分圧して出力する。可変抵抗器490A、490Bの抵抗値は、キャパシタバンク121A、121Bが飽和しないように、分圧器490の出力電圧が適切な電圧になるように設定すればよい。スイッチ491は、2つの入力端子を有し、一方がイコライザ回路400の入力端子11に接続され、他方が分圧器490の可変抵抗器490A、490Bの中点に接続される。スイッチ491の出力端子は、積分器120A、120Bの入力端子に接続されている。スイッチ491は、切替部の一例である。ここで、実施の形態4のイコライザ回路400において、制御部439が設定モードでスイッチ491を切り替えた場合の動作について説明する。積分器120A、120Bの積分値は、ホールド回路30A、30Bで保持され、比較器431に入力される。比較器431は、積分器120A、120Bの積分値の大小を比較し、比較結果を表す信号をアップダウンカウンタ436に入力する。アップダウンカウンタ436は、制御部439からカウント指令が入力されると、比較器431から出力される比較結果を表す信号をカウントする。アップダウンカウンタ436からカウント値が入力されると、エンコーダ437は、カウント値に基づき、積分器120Aのキャパシタバンク121A、又は、積分器120Bのキャパシタバンク121Bに設定信号を入力する。エンコーダ437は、アップダウンカウンタ436から入力されるカウント値が正の値である場合は、その正の値を表す設定信号を積分器120Aのキャパシタバンク121Aに入力する。この結果、キャパシタバンク121Aの内部で積分器120AのキャパシタCaに並列に接続されるキャパシタの数が設定される。また、エンコーダ437は、アップダウンカウンタ436から入力されるカウント値が負の値である場合は、その負の値を表す設定信号を積分器120Bのキャパシタバンク121Bに入力する。この結果、キャパシタバンク121Bの内部で積分器120BのキャパシタCbに並列に接続されるキャパシタの数が設定される。以上により、実施の形態4のイコライザ回路400によれば、設定モードにおいて、キャパシタバンク121A、121Bの静電容量が設定される。以後は、通常モードでの動作を行うべく、スイッチ491を切り替えて入力端子11と積分器120A、120Bを接続すれば、積分器120Aの積分値Vaと、積分器120Bの積分値Vbとのバランスが取れた状態で、イコライザ回路400を動作させることができる。従って、DCDにずれが生じていても、積分器120A、120Bの利得におけるDCDのずれの影響を抑制することができる。以上、実施の形態4によれば、積分器120A、120Bの積分値の大小に応じて、積分器120A、120Bのキャパシタバンク121A、121Bの静電容量を調節することにより、積分器120A、120Bの積分値Va、Vbのバランスを取る。このため、クロック生成回路80から出力されるクロックのDCDにずれが生じていても、積分器120A、120Bの利得イコライザ回路400の利得におけるDCDのずれの影響が抑制され、正しい出力A、Bを出力することができる。なお、以上では、実施の形態1と同様に、キャパシタバンク121A、121Bの静電容量を設定する形態について説明したが、実施の形態2と同様に、積分器120A、120BのGm素子GmA、GmBのコンダクタンスを設定してもよい。また、実施の形態3と同様に、増幅器40A、40B、50A、50Bのゲインを設定してもよい。また、以上では、補正回路430がホールド回路30A、30Bの出力を比較器431で比較し、比較結果を表す信号を用いてキャパシタバンク121A、121Bの静電容量を設定する形態について説明した。しかしながら、補正回路430は、増幅器40Aの出力と増幅器40Bの出力との比較結果に基づいてキャパシタバンク121A、121Bの静電容量を設定してもよい。また、増幅器50Aの出力と増幅器50Bの出力との比較結果に基づいてキャパシタバンク121A、121Bの静電容量を設定してもよい。以上、本発明の例示的な実施の形態のイコライザ回路、及び、情報処理装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。以上の実施の形態に関し、さらに以下の付記を開示する。付記1インターリーブ型のイコライザ回路において、サンプリングクロックに基づいて入力信号を積分し、第1積分値を出力する第1積分器と、前記サンプリングクロックに基づいて前記第1積分器と交互に前記入力信号を積分し、第2積分値を出力する第2積分器と、前記第1積分値と前記第2積分値の第1減算結果が第1レベル又は第2レベルのいずれであるかを判定し、判定結果を表す第1出力を出力する第1出力部と、前記第1積分値と前記第2積分値の第2減算結果が第1レベル又は第2レベルのいずれであるかを判定し、判定結果を表す第2出力を前記第1出力と交互に出力する第2出力部と、前記第1出力及び前記第2出力に連続同一データが含まれるときに、前記第1積分値と前記第2積分値の差分に基づき、前記イコライザ回路の利得を補正する補正部とを含む、イコライザ回路。付記2前記第1出力又は前記第2出力に含まれる連続同一データを検出する連続データ検出部をさらに含み、前記補正部は、前記連続データ検出部によって前記連続同一データが検出されると、前記イコライザ回路の利得を補正する、付記1記載のイコライザ回路。付記3前記第1積分器及び前記第2積分器の入力側に接続され、前記第1積分器及び前記第2積分器への入力を、前記入力信号、又は、基準電圧のいずれかに切り替える切替部をさらに含み、前記補正部は、前記切替部により前記第1積分器及び前記第2積分器への入力が前記基準電圧に切り替えられた状態で、前記基準電圧に基づく連続同一データが前記第1出力又は前記第2出力に含まれているときに、前記イコライザ回路の利得を補正する、付記1記載のイコライザ回路。付記4前記第1積分器は、当該第1積分器の容量成分を調節する第1容量調節部を有し、前記第2積分器は、当該第2積分器の容量成分を調節する第2容量調節部を有し、前記補正部は、前記差分に基づき、前記第1容量調節部又は前記第2容量調節部による容量成分の調節度合を制御する、付記1乃至3のいずれか一項記載のイコライザ回路。付記5前記補正部は、前記差分に基づき、前記第1積分器内の電圧電流変換素子のコンダクタンス、又は、前記第2積分器内の電圧電流変換素子のコンダクタンスを制御する、付記1乃至3のいずれか一項記載のイコライザ回路。付記6前記第1積分器と前記第1出力部との間に配設され、前記第1積分値を増幅する第1増幅部と、前記第2積分器と前記第1出力部との間に配設され、前記第2積分値を増幅する第2増幅部と前記第2積分器と前記第2出力部との間に配設され、前記第2積分値を増幅する第3増幅部と、前記第1積分器と前記第2出力部との間に配設され、前記第1積分値を増幅する第4増幅部とをさらに含み、前記補正部は、前記第1増幅部と前記第3増幅部の出力差、又は、前記第2増幅部と前記第4増幅部の出力差に基づき、前記第1増幅部及び第4増幅部における増幅度合、又は、前記第2増幅部及び第3増幅部における増幅度合を制御する、付記1乃至3のいずれか一項記載のイコライザ回路。付記7付記1乃至6のいずれか一項記載のイコライザ回路と、前記イコライザ回路から出力される前記第1出力及び前記第2出力が入力される演算処理部とを含む、情報処理装置。"