光信号を電気信号に変換する光電変換手段と、前記光電変換手段の出力を入力するTIA回路と、TIA回路の出力信号を増幅し、データ信号期間/無信号期間を問わず信号を出力し続けるLA回路と、前記LA回路の出力信号からクロックを抽出しデータを再生するCDR回路とを備え、前記CDR回路は、前記LA回路の出力信号とタイミングの合った再生クロックを出力する第1の電圧制御発振器と、前記第1の電圧制御発振器と同一の周波数で発振する第2の電圧制御発振器と、前記第2の電圧制御発振器の出力と参照クロックとを周波数比較して、前記第1、第2の電圧制御発振器を所望のデータレート周波数で発振させる周波数制御信号を出力する周波数比較器と、前記LA回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路とを有し、前記TIA回路の出力信号の無信号期間の少なくとも一部、あるいは前記TIA回路から所望のデータレート以外の信号が出力される期間の少なくとも一部において、無信号時のノイズあるいは所望のデータレート以外の信号を識別再生して前記CDR回路の後段の回路に出力することを特徴とする光受信装置。請求項1に記載の光受信装置において、前記CDR回路は、さらに、前記LA回路の出力信号が遷移したときにパルスを出力するゲーティング回路を備え、前記第1の電圧制御発振器は、このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記LA回路の出力信号とタイミングの合った再生クロックを出力することを特徴とする光受信装置。請求項1または2に記載の光受信装置において、前記CDR回路は、さらに、前記第1の電圧制御発振器の出力と前記識別回路のクロック入力との間に設けられ、前記第1の電圧制御発振器の出力のタイミングに合うようにクロックの位相を調整することにより、前記LA回路の出力信号とタイミングの合ったクロックを出力する第3の電圧制御発振器を備え、前記第1の電圧制御発振器の出力の代わりに、前記第3の電圧制御発振器の出力クロックを前記再生クロックとして前記識別回路に入力し、前記周波数制御信号を前記第3の電圧制御発振器にも入力することを特徴とする光受信装置。請求項1乃至3のいずれか1項に記載の光受信装置において、前記CDR回路は、さらに前記第1の電圧制御発振器の出力と前記第3の電圧制御発振器の入力との間に信号を減衰させるバッファ増幅器または減衰器を備えることを特徴とする光受信装置。請求項1乃至4のいずれか1項に記載の光受信装置において、前記CDR回路は、さらに、前記第2の電圧制御発振器の出力を1/nnは2以上の整数に分周する分周器を備え、前記周波数比較器は、所望のデータレート周波数の1/nの周波数の前記参照クロックと前記分周器の出力とを比較することを特徴とする光受信装置。請求項1乃至5のいずれか1項に記載の光受信装置において、さらに、前記光電変換手段の出力信号、もしくは前記TIA回路の出力信号の無信号期間を検出する無信号検出回路と、乱数信号を出力する乱数発生回路と、前記LA回路の出力と前記CDR回路の入力との間に設けられ、前記LA回路の出力と前記乱数発生回路の出力とを切り替えて前記CDR回路に入力する切替回路とを備え、前記切替回路は、前記無信号検出回路が検出した無信号期間において前記乱数発生回路から出力される乱数信号を前記CDR回路に入力することを特徴とする光受信装置。請求項6記載の光受信装置において、前記乱数発生回路は、発振回路であることを特徴とする光受信装置。請求項1に記載の光受信装置において、前記第1の電圧制御発振器と前記第2の電圧制御発振器とが同一の構成であることを特徴とする光受信装置。請求項3に記載の光受信装置において、前記第1の電圧制御発振器と前記第2の電圧制御発振器と前記第3の電圧制御発振器のうちいずれか2つ、または全てが同一の構成であることを特徴とする光受信装置。図14に示すような一般的な無信号検出回路では、入力データの信号断からLOS信号を出力するまでのLOS応答時間、および入力データを検出してからLOS信号を停止するまでのSDSignalDetect応答時間は、平均値検出器100の時定数、比較器102の応答時間、および比較器102内のサンプルホールド回路の時定数等によって決定される。サンプルホールド回路は、容量に電荷が蓄えられ、電圧が保持されることを応用した回路である。SD応答時間は、このサンプルホールド回路の容量を小さくすることで短縮することができるが、容量の充電電流を増すことでも短縮することができる。一方、LOS応答時間は、充電電流によらず、容量の放電のためのRC時定数のみで決まるため、SD応答時間ほどの短縮が難しい。また、RC時定数を小さくし過ぎると、入力データの同符号連続時にもLOS信号を出力してしまうといった誤検出の可能性があり、高速な動作が難しい。図12に示した従来構成の装置では、光信号断から切替信号21LOS信号が出力されるまでの期間中は、IDLE信号22が多重化されないので、光送信機が故障した時だけでなく、無信号期間が含まれるバースト信号を受信する場合においても、クロック再生回路12の動作が不安定になってしまうという問題点があった。無信号検出回路は、入力信号を一定の振幅に増幅するLA回路よりも前に接続されなくてはならない。低コストかつ汎用的なLA回路には、応答時間100μsオーダの低速の無信号検出回路を具備したものも存在するが、高速応答が必要なOLTの受信装置に適用することはできない。また、仮に応答時間がμsオーダ以下の高速の無信号検出回路を備えた光受信装置が存在したとしても、そのような装置はコスト増になることに加えて、光受信装置からLOS信号を引き出すための配線が余分に必要になり、互換性が低下し、タイミング調整も含めてボード設計が難しくなるといった問題点があった。さらに、図12に示した従来の装置構成をPONシステムに適用すると、クロック再生回路自体の位相同期時間も長くなるケースが生じてしまう。この位相同期時間の伸長は、PONシステムの上り信号に使用されるバースト信号間の位相関係がランダムであることに起因する。IDLE信号22と直後のバースト信号の位相関係が逆位相となる最悪のケースでは、入力データ17が無信号からバースト信号に切り替わる時点においてIDLE信号22とバースト信号の位相関係が急激に反転するため、PLLの位相同期に要する引き込み時間が長くかかってしまう。したがって、このときの再生クロック18で識別再生された再生データ20には、先頭からPLLの引き込み時間分の期間、ビット誤りが生じる。加えて従来構成の装置をデュアルレートのPONシステムに対応させるためには、無信号期間だけでなく、所望のビットレート以外の信号が来ている期間もIDLE信号の多重化を行わなくてはならず、制御LSIからのRATE信号速度判別信号が必須となる。従って、制御線の引き回し、タイミング調整等による、装置ボード設計の複雑化や、相互接続性の低下などの問題が生じる。つまり、図12に示した従来の装置構成をPONシステムに適用した場合、連続信号対応のCDR回路の応答時間が非常に長くなることを回避できないため、上りの伝送効率が低下してしまうという問題点があった。本発明の目的は、上記従来の問題点を解決し、連続信号対応の汎用的なCDR回路を備えた制御LSIに、応答特性を損なうことなくシリアルデータ信号を直接入力することが可能で、かつ高速応答の無信号検出回路や制御LSIからの制御信号が不要な光受信装置を提供することにある。本発明の光受信装置は、光信号を電気信号に変換する光電変換手段と、前記光電変換手段の出力を入力するTIA回路と、TIA回路の出力信号を増幅し、データ信号期間/無信号期間を問わず信号を出力し続けるLA回路と、前記LA回路の出力信号からクロックを抽出しデータを再生するCDR回路とを備え、前記CDR回路は、前記LA回路の出力信号とタイミングの合った再生クロックを出力する第1の電圧制御発振器と、前記第1の電圧制御発振器と同一の周波数で発振する第2の電圧制御発振器と、前記第2の電圧制御発振器の出力と参照クロックとを周波数比較して、前記第1、第2の電圧制御発振器を所望のデータレート周波数で発振させる周波数制御信号を出力する周波数比較器と、前記LA回路の出力信号の識別再生を前記再生クロックに基づいて行う識別回路とを有し、前記TIA回路の出力信号の無信号期間の少なくとも一部、あるいは前記TIA回路から所望のデータレート以外の信号が出力される期間の少なくとも一部において、無信号時のノイズあるいは所望のデータレート以外の信号を識別再生して前記CDR回路の後段の回路に出力することを特徴とするものである。また、本発明の光受信装置の1構成例において、前記CDR回路は、さらに、前記LA回路の出力信号が遷移したときにパルスを出力するゲーティング回路を備え、前記第1の電圧制御発振器は、このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記LA回路の出力信号とタイミングの合った再生クロックを出力することを特徴とするものである。また、本発明の光受信装置の1構成例において、前記CDR回路は、さらに、前記第1の電圧制御発振器の出力と前記識別回路のクロック入力との間に設けられ、前記第1の電圧制御発振器の出力のタイミングに合うようにクロックの位相を調整することにより、前記LA回路の出力信号とタイミングの合ったクロックを出力する第3の電圧制御発振器を備え、前記第1の電圧制御発振器の出力の代わりに、前記第3の電圧制御発振器の出力クロックを前記再生クロックとして前記識別回路に入力し、前記周波数制御信号を前記第3の電圧制御発振器にも入力することを特徴とするものである。また、本発明の光受信装置の1構成例において、前記CDR回路は、さらに前記第1の電圧制御発振器の出力と前記第3の電圧制御発振器の入力との間に信号を減衰させるバッファ増幅器または減衰器を備えることを特徴とするものである。また、本発明の光受信装置の1構成例において、前記CDR回路は、さらに、前記第2の電圧制御発振器の出力を1/nnは2以上の整数に分周する分周器を備え、前記周波数比較器は、所望のデータレート周波数の1/nの周波数の前記参照クロックと前記分周器の出力とを比較することを特徴とするものである。また、本発明の光受信装置の1構成例は、さらに、前記光電変換手段の出力信号、もしくは前記TIA回路の出力信号の無信号期間を検出する無信号検出回路と、乱数信号を出力する乱数発生回路と、前記LA回路の出力と前記CDR回路の入力との間に設けられ、前記LA回路の出力と前記乱数発生回路の出力とを切り替えて前記CDR回路に入力する切替回路とを備え、前記切替回路は、前記無信号検出回路が検出した無信号期間において前記乱数発生回路から出力される乱数信号を前記CDR回路に入力することを特徴とするものである。また、本発明の光受信装置の1構成例において、前記乱数発生回路は発振回路である。また、本発明の光受信装置の1構成例は、前記第1の電圧制御発振器と前記第2の電圧制御発振器とが同一の構成であることを特徴とするものである。また、本発明の光受信装置の1構成例は、前記第1の電圧制御発振器と前記第2の電圧制御発振器と前記第3の電圧制御発振器のうちいずれか2つ、または全てが同一の構成であることを特徴とするものである。本発明によれば、データ信号期間と無信号期間とを区別せずに出力し続けるLA回路と、電圧制御発振器を2個備えたダブルループ型のCDR回路とを設けることにより、周波数がほぼ均一な連続信号化された再生データを生成することができる。したがって、本発明では、後段の連続信号対応の汎用的なCDR回路の応答速度を著しく低下させる懸念がなくなるため、連続信号対応の汎用的なCDR回路を備えた制御LSIにシリアルデータ信号を直接入力することが可能となり、PONシステム用装置の小型化、低コスト化、低消費電力化ならびにPONシステムの伝送効率の向上を図ることができる。また、本発明では、光受信装置をデュアルレート対応の局舎側装置に適用する場合、制御LSIからの速度判別信号を利用して所望のデータレートの信号と所望のデータレート以外の信号とを振り分ける必要がない。したがって、本発明では、デュアルレートPONシステムに対応した光受信装置の小型化、設計の容易化および相互接続性の向上を図ることができる。また、本発明では、高速応答の無信号検出回路を設ける必要がなくなる。また、本発明では、第1の電圧制御発振器の出力と識別回路のクロック入力との間に第3の電圧制御発振器を設けることにより、再生クロックのジッタを低減することができ、周波数がほぼ均一でかつ低ジッタの連続信号化された再生データを生成することができる。これにより、光受信装置と制御LSI間の距離を延伸することができ、装置のレイアウト自由度を向上できる。また、本発明では、第1の電圧制御発振器の出力と第3の電圧制御発振器の入力との間に信号を減衰させるバッファ増幅器または減衰器を設けることにより、周波数がほぼ均一で、かつ無信号期間とバースト信号間の位相、およびバースト信号間の位相が滑らかに変化する連続信号化された再生データを生成することができ、後段の連続信号対応の汎用的なCDR回路の位相同期にかかる時間を短縮することができる。また、本発明では、TIA回路の出力信号の無信号期間を検出する無信号検出回路と、乱数信号を出力する乱数発生回路と、LA回路の出力とCDR回路の入力との間に設けられ、LA回路の出力と乱数発生回路の出力とを切り替えてCDR回路に入力する切替回路とを設けることにより、無信号期間が長時間続く場合に後段の連続信号対応の汎用的なCDR回路の応答時間が低下するという問題を回避することができる。また、本発明では、低速応答の無信号検出回路でよいので、高速応答の無信号検出回路を設ける場合に比べてコストを低減することができる。[第1の実施の形態]以下、本発明の実施の形態について図面を参照して説明する。図1は本発明の第1の実施の形態に係る光受信装置の構成を示すブロック図である。本実施の形態の光受信装置は、PD-TIA回路5と、LA回路6と、バーストCDR回路2と、制御LSI4とから構成される。PDは受信感度を向上できるアバランシェフォトダイオードAPDを用いても構わない。制御LSI4は連続信号対応のCDR回路31を有する。制御LSI4に入力された信号は、この連続CDR回路31で再生されたクロックでデータを識別再生した後、制御LSI内で処理する図示せず。制御LSI内でCDR―DEMUX機能と次段への低速信号の受け渡しが行われるため、等長化は容易でバッファ消費電力も非常に小さくできる。図2はバーストCDR回路2の構成の一例を示すブロック図である。バーストCDR回路2は、遅延回路41と、ゲーティング回路42と、周波数比較器43と、ゲート付きの電圧制御発振器VoltageControlledOscillatorであるゲーティッドVCO以下、G-VCOとする44と、サブVCO45と、識別回路となるF/F46と、分周器47とから構成される。周波数比較器43とサブVCO45と分周器47とは、周波数制御ループを構成している。本実施の形態は、バーストCDR回路2が入力データとタイミングの合ったクロック信号を出力するG-VCO44と、周波数制御に用いるサブVCO45とを別に備えることにより、その再生データを、連続信号対応の汎用的なCDR回路を備えた制御LSIに直接入力できるようにしたことを最も主要な特徴とする。遅延回路41は、ゲーティング回路42の遅延時間とG-VCO44の遅延時間の分だけ入力データ17を遅延させる。ゲーティング回路42は、入力データ17が0から1に遷移したときに立ち下がり、例えばT/2Tは入力データ17の周期後に立ち上がる幅がT/2のエッジパルスを出力する。このようなゲーティング回路42は、1/2ビット遅延回路とNAND回路を用いて実現することができる。図3はゲーティング回路42の構成の一例を示す回路図である。ゲーティング回路42は、一方の入力端子に入力データ17が入力され、他方の入力端子がプルアップされたNAND420と、NAND420の出力を入力とするインバータ421と、インバータ421の出力を入力とするインバータ422と、一方の入力端子に入力データ17が入力され、他方の入力端子にインバータ422の出力が入力されるNAND423とから構成される。なお、ゲーティング回路42は、このような形態に限定されることなく、入力データ17が1から0に遷移したときにエッジパルスを出力する形態であっても構わない。G-VCO44としては、例えば非特許文献2に開示されているように、多段の可変遅延インバータで構成される通常のリング発振回路中に、発振開始のタイミングを制御できるゲート回路を備えた構成が適用できる。サブVCO45は、好ましくはG-VCO44と同一の回路構成を有する。図4はG-VCO44とサブVCO45の構成の一例を示す回路図である。G-VCO44は、一方の入力端子にゲーティング回路42の出力が入力され、他方の入力端子にG-VCO44の出力が入力されるNAND440と、NAND440の出力を入力とするインバータ441と、インバータ441の出力を入力とし、再生クロック54を出力するインバータ442と、一端がインバータ441の出力端子およびインバータ442の入力端子に接続され、他端の容量制御端子がG-VCO44の周波数制御端子に接続された可変容量443とから構成される。サブVCO45は、一方の入力端子がプルアップされ、他方の入力端子にサブVCO45の出力が入力されるNAND450と、NAND450の出力を入力とするインバータ451と、インバータ451の出力を入力とするインバータ452と、一端がインバータ451の出力端子およびインバータ452の入力端子に接続され、他端の容量制御端子がサブVCO45の周波数制御端子に接続された可変容量453とから構成される。分周器47は、サブVCO45から出力されるクロックを1/nnは2以上の整数に分周する。周波数比較器43は、分周器47から出力される分周クロック49と、入力データレート周波数の1/nの周波数の参照クロック48との周波数差を反映した電圧周波数制御信号51を生成する。G-VCO44の周波数制御端子とサブVCO45の周波数制御端子に周波数制御ループで生成された同一の周波数制御信号51を入力すれば、G-VCO44とサブVCO45の発振周波数を入力データレート周波数と一致させることができる。本実施の形態の光受信装置の動作を図5A~図5Cのタイミングチャートを参照して説明する。LA回路6は、その増幅率を入力信号の振幅に応じて可変し、一定振幅の信号を出力する。PD-TIA回路5から出力されLA回路6に入力される信号には、図5Aに示すように、無信号期間であっても一定のノイズが含まれる。したがって、光受信信号32として無信号期間を含むバースト信号が入力された場合、無信号期間におけるLA回路6の出力は、図5Bに示すように、ノイズを一定振幅まで増幅した信号レベルか、あるいは下限となる増幅率で増幅した信号レベルとなる。また、遅延回路41およびゲーティング回路42の前段に配置されている、バーストCDR回路2の入力バッファ不図示や、遅延回路41も一定の増幅率を持つため、無信号期間のノイズは、F/F46に到達する時点では一定の確率でF/F46のしきい値電圧を超えるような信号レベルとなる。バーストCDR回路の種類によっては、このようなノイズにより、動作が不安定なものとなることがある。そこで、従来のLA回路には、スケルチ機能と呼ばれる、無信号入力時の出力を遮断する機能が搭載されている。このスケルチ機能により、ノイズが後段のCDRに伝達されるのを防止している。これに対して、本実施の形態は、このようなノイズを利用して後段の連続信号対応のCDR回路31の応答速度低下を回避するため、LA回路6にスケルチ機能が無い汎用的かつ低コストなものを用いることを特徴としている。G-VCO44から出力される再生クロック54の位相は、ゲーティング回路42から出力されるエッジパルスにより制御される。すなわち、G-VCO44は、ゲーティング回路42から例えば値が0のエッジパルスが出力されたときはリセットされ0を出力し、エッジパルスの出力が終了してゲーティング回路42の出力が1になった途端に発振を始め、ゲーティング回路42の出力が1の間は発振を続ける。上記のとおり、G-VCO44を、入力データレート周波数と等しい周波数で発振するようにすれば、再生クロック54の位相が入力データ17の位相と瞬時に合うように調整される。F/F46は、遅延回路41から出力された入力データをG-VCO44から出力された再生クロック54の所定のタイミング例えば再生クロック54の立ち上がりでリタイミングして、再生データ50を出力する。以上のように、本実施の形態では、エッジパルスの遷移に瞬時に同期した再生クロック54を出力できるため、バースト信号間の相対位相がずれた場合においても高速応答が可能である。一方、無信号期間においては、LA回路6から出力される図5Bのようなノイズに応じてゲーティング回路42は、一定の確率かつランダムなタイミングでエッジパルスを出力する。このため、G-VCO44は、再生クロック54をノイズ由来の信号に位相同期させることになり、F/F46は、遅延回路41から出力されたノイズ由来の信号を再生クロック54でリタイミングしながら出力する。VCO1個で構成された典型的なシングルループ型のCDR回路、すなわちVCOから出力される再生クロックを周波数比較器に入力するような構成のCDR回路では、ノイズのようなランダムな信号が入力されると、周波数制御信号が変化して周波数同期が乱れてしまい、バースト信号が入力されたときに直ぐに同期できなくなってしまう可能性がある。これに対して、本実施の形態では、G-VCO44とは別にサブVCO45を設けている。サブVCO45は、周波数比較器43および分周器47と共に周波数制御ループを構成しており、入力データ17とは無関係に、その発振周波数が入力データレート周波数と一致するように閉ループ制御されている。G-VCO44は、サブVCO45と同じ周波数制御信号51によって制御されるため、入力データレート周波数で発振する。このように、本実施の形態では、周波数制御ループが入力データ17と独立しているため、ノイズの影響を受けることはなく、無信号期間においてもG-VCO44の周波数同期が乱れることはない。したがって、無信号期間においてF/F46から出力される再生データ50は、図5Cに示すように、一定の確率で1が含まれた、入力データレート周波数の信号となる。以上のように、本実施の形態では、周波数がほぼ均一な連続信号化された再生データ50を生成することができる。無信号期間においては、ノイズ由来の信号を再生データ50として出力するため、信号の発生が散発的になるが、このような散発的な信号であっても、制御LSI4に搭載された連続信号対応の汎用的なCDR回路31の動作を安定化させることができる。したがって、本実施の形態では、CDR回路31の応答速度を著しく低下させる懸念がなくなるため、制御LSI4にシリアルデータ信号を直接入力することが可能となり、PONシステム用装置の小型化、低コスト化、低消費電力化ならびにPONシステムの伝送効率の向上を図ることができる。また、本実施の形態の光受信装置が10Gbps対応の装置で、かつ1Gbpsと10Gbpsのデュアルレート対応のOLTに適用する場合、1Gbpsの信号が入力されている期間においては上記の無信号期間と同様に動作するため、1Gbpsの信号と10Gbpsの信号を振り分ける必要がないため、MACMediaAccessControlからの速度判別信号非特許文献1を用いた信号分別機能は一切不要となる。したがって、本実施の形態では、デュアルレートPONシステムに対応した光受信装置の小型化、設計の容易化を図ることができる。[第2の実施の形態]次に、本発明の第2の実施の形態について説明する。図6は本発明の第2の実施の形態に係るバーストCDR回路2の構成の一例を示すブロック図である。本実施の形態のバーストCDR回路2は、遅延回路41と、ゲーティング回路42と、周波数比較器43と、G-VCO44と、サブVCO45と、F/F46と、分周器47と、バッファ増幅器52と、VCO53とから構成される。図2に例示した第1の実施の形態との相違は、G-VCO44の後段にバッファ増幅器52とVCO53を備えたことと、VCO53の出力クロックを再生クロック54として用いることである。光受信装置のその他の構成は、第1の実施の形態と同じである。VCO53は、好ましくはG-VCO44と同一の回路構成を有する。図7はVCO53の構成の一例を示す回路図である。VCO53は、一方の入力端子がプルアップされ、他方の入力端子VCO53の入力端子にバッファ増幅器52から出力されるクロックとVCO53の出力である再生クロック54とが入力されるNAND530と、NAND530の出力を入力とするインバータ531と、インバータ531の出力を入力とし、再生クロック54を出力するインバータ532と、一端がインバータ531の出力端子およびインバータ532の入力端子に接続され、他端の容量制御端子がVCO53の周波数制御端子に接続された可変容量533とから構成される。G-VCO44の周波数制御端子とサブVCO45の周波数制御端子とVCO53の周波数制御端子に周波数制御ループで生成された同一の周波数制御信号51を入力すれば、G-VCO44とサブVCO45とVCO53の発振周波数を入力データレート周波数と一致させることができる。サブVCO45は、好ましくはG-VCO44と同一の回路構成を有する。本実施の形態の光受信装置を構成するバーストCDR回路2の動作は以下の通りである。ゲーティング回路42は、LA回路6から出力される入力データ17が0から1に遷移したときに立ち下がり、例えばT/2後に立ち上がる幅がT/2のエッジパルスを出力する。第1の実施の形態で説明したとおり、ゲーティング回路42は、入力データ17が1から0に遷移したときにエッジパルスを出力する形態であっても構わない。G-VCO44は、入力データ17と等しい周波数のクロックを出力する。このクロックの位相は、ゲーティング回路42から出力されるエッジパルスにより制御される。すなわち、G-VCO44においては、出力クロックの位相が入力データ17の位相と瞬時に合うように調整される。VCO53には、G-VCO44から出力される、入力データ17と位相の合ったクロックと、VCO53自身の出力である再生クロック54とが重ね合せて入力されるようになっているため、再生クロック54の位相は、G-VCO44の出力クロックの位相と合うようにすなわち、入力データ17の位相と合うように調整される。ただし、再生クロック54の位相は、VCO53自身の帰還信号の影響も受けるため、再生クロック54の位相に与えるG-VCO44の出力の影響が低減される。さらに、本実施の形態では、G-VCO44とVCO53との間にバッファ増幅器52を設けることにより、バッファ増幅器52がG-VCO44の出力クロックを減衰させるため、再生クロック54の位相に与えるG-VCO44の影響がより一層低減される。このようにバッファ増幅器52を設けることにより、再生クロック54の位相同期に要する応答時間が長くなるため、G-VCO44の出力クロックの位相が急激に変化した場合でも、再生クロック54の位相の変化は緩和される。ここで、本実施の形態の光受信装置に無信号期間を含むバースト信号が入力された時の動作を図8A~図8Fのタイミングチャートを用いて説明する。図8Aは2番目のバースト信号の位相が1番目のバースト信号の位相に対して1/2ビット分遅れた場合のPD-TIA回路5の出力を示している。図8BはPD-TIA回路5の出力信号の位相に関わりなく信号を増幅しているLA回路6の出力入力データ17を示している。図8CのバーストCDR回路2の出力再生データ50、図8Eの再生クロック54は、2番目のバースト信号の区間で仮に瞬時に位相遅れに同期した場合について記載されたものである。図8DのバーストCDR回路2の出力および図8Fの再生クロック54は、2番目のバースト信号の区間で滑らかに位相遅れに同期した場合を示している。PD-TIA回路5は、バースト信号の位相に関わりなく信号を出力し、同様にLA回路6は、PD-TIA回路5の出力信号の位相に関わりなく信号を増幅して出力する。したがって、図8Bに示すLA回路6の出力において1番目のバースト信号と2番目のバースト信号の位相は1/2ビット異なり、また無信号期間では信号の位相はランダムなものとなる。一方、バーストCDR回路2の再生クロック54の位相はLA回路6の出力入力データ17の位相と合うように調整されるが、バッファ増幅器52およびVCO53が設けられていることになり、再生クロック54の位相変化は滑らかになる。具体的には、2番目のバースト信号が入力されると、再生クロック54の位相は、図8Fに示すように2番目のバースト信号の位相に徐々に近づくように変化し、図8Eに示すように2番目のバースト信号が入力されたタイミングで瞬時に位相同期したことに起因する、再生クロック54の急激な位相変化は生じない。このように急激な位相変化を緩和した再生クロック54を用いて入力データ17をF/F46において識別再生すれば、位相差によっては2番目のバースト信号の先頭ビットが欠ける場合があるものの、再生データ50の位相は、1番目のバースト信号の位相から、2番目のバースト信号の位相に徐々に近づく。したがって、本実施の形態では、周波数がほぼ一定で、かつ無信号期間とバースト信号間の位相、およびバースト信号間の位相が滑らかに変化する連続信号化された再生データ50を出力できるようになる図8D。本実施の形態では、バーストCDR回路2の後段に連続信号対応の汎用的なCDR回路31を接続した場合においても、このCDR回路31の周波数同期が外れる懸念がなくなると同時に、再生データ50の位相変化が滑らかになったことでCDR回路31の位相同期にかかる時間を大幅に短縮できるため、より高速なクロック再生およびデータ再生が可能になる。したがって、本実施の形態では、連続信号対応の汎用的なCDR回路31を備えた制御LSI4に対してシリアルデータを直接入力することができるようになるため、PONシステム用装置の小型化、低コスト化、低消費電力化ならびにPONシステムのより一層の伝送効率の向上を図ることができる。なお、バッファ増幅器52の代わりに、減衰器を用いてもよい。[第3の実施の形態]次に、本発明の第3の実施の形態について説明する。図9は本発明の第3の実施の形態に係る光受信装置の構成を示すブロック図である。本実施の形態の光受信装置は、PD-TIA回路5と、LA回路6と、バーストCDR回路2と、制御LSI4と、無信号検出回路55と、乱数発生回路56と、切替回路57とから構成される。図1に例示した第1の実施の形態との相違は、PD-TIA回路5の後段に無信号検出回路55を備えることと、乱数発生回路56を備えることと、LA回路6とバーストCDR回路2との間に切替回路57を備えることである。無信号検出回路55は、PD-TIA回路5の出力信号の無信号期間を検出してLOS信号58を出力する。このような無信号検出回路55としては、図14に示したような回路がある。なお、PD-TIA回路5中のTIAの出力ではなくPDの出力信号から無信号期間を検出しても構わない。信号断からLOS信号58を出力するまでのLOS応答時間は高速である必要はないが、入力信号を検出してからLOS信号58を停止するまでのSD応答時間は高速であることが好ましい。切替回路57は、乱数発生回路56の出力とLA回路6の出力をLOS信号58に応じて切り替える。バーストCDR回路2は、第1の実施の形態で説明した構成でもよいし、第2の実施の形態で説明した構成でもよい。乱数発生回路56は、その動作周波数が入力データレート周波数よりも低速であることが好ましい。乱数発生回路56の出力信号は、出力論理レベルの0と1の割合が均等でありさえすればよい。乱数発生回路56としては、低速のクロック信号源を用いてもよいし、0と1の割合が均等な繰り返しパターン信号源発振回路を用いてもよい。本実施の形態の光受信装置の動作を図10A~図10Fのタイミングチャートを参照して説明する。PD-TIA回路5は、入力光信号レベルに応じた振幅で信号を出力し、無信号期間においてはノイズのみを出力する。無信号検出回路55は、無信号期間になると、一定の遅延時間の後に、この無信号期間を検出し、LOS信号58を1とする。2番目のバースト信号が入力されると、LOS信号出力時の遅延時間よりも短い遅延時間でLOS信号58を0とし、LOS信号58の出力を停止する。一方、乱数発生回路56は、入力光信号によらず、常に乱数信号を出力し続ける。切替回路57は、無信号検出回路55から出力されるLOS信号58が0のときはLA回路6の出力を選択して出力し、LOS信号58が1のときは乱数発生回路56の出力を選択して出力する。1番目のバースト信号が入力された後の無信号期間においては、LOS応答時間の間、LA回路6によって増幅されたノイズが切替回路57を通してバーストCDR回路2に入力され、LOS応答時間が経過してLOS信号58が1になった後は乱数発生回路56が生成した乱数信号が切替回路57を通してバーストCDR回路2に入力される。そして、2番目のバースト信号が入力されてからSD応答時間が経過すると、LOS信号58が0となり、LA回路6によって増幅されたバースト信号が切替回路57を通してバーストCDR回路2に入力される。バーストCDR回路2においては、乱数信号も一定の周波数の再生クロック54によって再生されるため、CDR回路出力は連続信号化された再生データとなる。本実施の形態と第1、第2の実施の形態との差異は、無信号期間におけるバーストCDR回路2の出力にある。第1、第2の実施の形態で説明したとおり、ノイズを増幅した信号をバーストCDR回路2で再生すると、バーストCDR回路2から出力される再生データ50は一定の確率で1を含む信号となり、この再生データ50が1を含む割合はバーストCDR回路2に入力されるノイズの振幅に依存する。LA回路6のノイズに対する増幅率が十分であれば、バーストCDR回路2の出力の1と0の割合は均等となるが、LA回路6の増幅率が不十分な場合に、バーストCDR回路2の出力が1となる割合が少ないケースが考えられる。バーストCDR回路2と制御LSI4に搭載された連続信号対応の汎用的なCDR回路31との間は、接続互換性、安全性の観点からACカップリングで接続することが望ましい。しかし、無信号期間が長時間例えばmsオーダ続き、1の割合の少ない信号がCDR回路31に入力されたとすると、差動信号の間が次第に狭まり、無信号期間後にバースト信号が入力された時のCDR回路31の応答時間が低下するといった問題が発生する。そこで、本実施の形態では、無信号検出回路55で無信号状態を検出し、0と1の割合が均等な乱数信号をノイズの代わりにバーストCDR回路2に入力すれば、CDR回路31の応答時間が低下するという問題を回避することができる。乱数発生回路56が出力する乱数信号のビットレート周波数を所望の入力データレート周波数よりも十分小さいものとすれば、制御LSI4が乱数信号を正規のデータ信号と誤って認識することはない。また、低速な乱数発生回路56であれば、回路規模、消費電力共に下げることが可能である。具体的には、例えば10G-EPONでは64/66B符号を用いているため、ビットレート10Gbpsの入力データに対し、乱数発生回路56の動作周波数を100MHz程度とすれば、制御LSI4が乱数信号を正規のデータ信号として誤認識することはない。また、本実施の構成においては、バーストCDR回路2に、実際のバースト信号の先頭からSD応答時間の間は乱数信号が入力されることとなるが、元々、LA回路6の出力が安定するまでに一定の応答時間が必要とされる。したがって、SD応答時間がLA回路6の応答時間以下であれば、PONシステムの伝送効率を低下させることはない。一方、LOS応答時間に対する条件は、バーストCDR回路2と制御LSI4に搭載される連続信号対応のCDR回路31との結合容量、および無信号時のバーストCDR回路出力に含まれる1の割合などに依存するが、無信号検出回路55において、SD応答時間の短縮よりもLOS応答時間の短縮の方が難しいことから、従来技術の範囲でSD応答時間を優先して短縮すればよい。なお、本実施の形態における無信号検出回路55をTIAあるいはLA回路6と同じチップ上に、乱数発生回路56、切替回路57を、LA回路6あるいはバーストCDR回路2と同じチップ上に集積してもよい。