グローバルビット線と、前記グローバルビット線に関連し、通常メモリセルが接続する第1のローカルビット線と、前記グローバルビット線と前記第1のローカルビット線との間の電気的な接続を制御する第1の階層スイッチと、前記グローバルビット線に関連し、少なくとも前記通常メモリセルを置換する対象である冗長メモリセルが接続する第2のローカルビット線と、前記グローバルビット線と前記第2のローカルビット線との間の電気的な接続を制御する第2の階層スイッチと、前記グローバルビット線を所定の電圧にプリチャージするプリチャージ回路と、アクセス対象のメモリセルを指定するアドレスと不良アドレスとの一致又は不一致を判定する冗長判定回路と、前記通常メモリセル、前記冗長メモリセル、前記プリチャージ回路、及び前記冗長判定回路のそれぞれの動作を制御する制御回路と、を備え、前記制御回路は、スタンバイ時に、前記プリチャージ回路及び第2の階層スイッチを活性状態に制御することにより、前記グローバルビット線及び前記第2のローカルビット線を、前記所定の電圧にプリチャージするとともに、前記第1の階層スイッチを非活性状態に制御することにより前記第1のローカルビット線をフローティング状態に制御し、前記通常メモリセルをアクセス対象とするアクティブ動作時に、前記冗長判定回路の判定結果が到来するまでは前記第1の階層スイッチを活性化して前記第1のローカルビット線を前記所定の電圧にプリチャージし、更にその後に、前記冗長判定回路の判定結果が不一致判定であるときは前記第1の階層スイッチの活性状態に維持するとともに前記第2の階層スイッチを活性状態から非活性状態に制御するとともに、前記プリチャージ回路を非活性状態に制御して前記通常メモリセルへのアクセスを実行し、前記冗長判定回路の判定結果が一致判定であるときは前記第1の階層スイッチを活性状態から非活性状態に制御するとともに、前記プリチャージ回路を非活性状態に制御して前記冗長メモリセルへのアクセスを実行する、ことを特徴とする半導体装置。前記制御回路は、前記アクティブ動作時に、前記冗長判定回路の判定結果が到来するまでは前記第2の階層スイッチの活性状態に維持する、ことを特徴とする請求項1に記載の半導体装置。前記制御回路は、前記冗長判定回路の判定結果が一致判定であるときは前記第2の階層スイッチの活性状態に維持する、ことを特徴とする請求項2に記載の半導体装置。前記第2のローカルビット線は、前記冗長メモリセルに加えて、その他の通常メモリセルを含む、ことを特徴とする請求項3に記載の半導体装置。前記制御回路は、前記その他の通常メモリセルをアクセス対象とするアクティブ動作時に、前記冗長判定回路の判定結果によらず、前記第1の階層スイッチを非活性状態に維持するとともに前記第2の階層スイッチを活性状態に維持し、前記冗長判定の判定結果に対応して、前記通常メモリセルへのアクセスに代えて、前記その他の通常メモリセルまたは前記冗長メモリセルへのアクセスを実行する、ことを特徴とする請求項4に記載の半導体装置。前記第2のローカルビット線は、前記冗長メモリセルに加えて、その他の通常メモリセルを含み、前記制御回路は、前記その他の通常メモリセルをアクセス対象とするアクティブ動作時に、前記冗長判定回路の判定結果によらず、前記第1の階層スイッチを非活性状態に維持するとともに前記第2の階層スイッチの活性状態に維持し、前記冗長判定の判定結果に対応して、前記通常メモリセルへのアクセスに代えて、前記その他の通常メモリセルまたは前記冗長メモリセルへのアクセスを実行する、ことを特徴とする請求項1に記載の半導体装置。前記第1及び第2の階層スイッチのそれぞれは、それぞれ対応するゲートに印加されるスイッチ制御信号に応じて、前記グローバルビット線とそれぞれ対応する前記第1及び第2のローカルビット線との電気的な接続を制御するトランジスタを含む、ことを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。前記グローバルビット線に接続されたセンスアンプを更に備え、前記プリチャージ回路は前記センスアンプに含まれる、ことを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。前記通常メモリセルをアクセスするワード線、及び前記冗長メモリセルをアクセスする冗長ワード線を、更に備え、前記ワード線及び前記冗長ワード線のそれぞれは、それぞれ対応するメインワード線とサブワード線とからなる階層化ワード線である、ことを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。前記第1のローカルビット線には、前記通常メモリセルを置換する冗長メモリセルが接続されない、ことを特徴とする請求項1乃至9のいずれか一項に記載の半導体装置。スタンバイ時、グローバルビット線及び通常メモリセルに関連する第1のローカルビット線を電気的に接続する第1のスイッチを非活性状態に制御し、且つ前記グローバルビット線及び少なくとも前記通常メモリセルを置換する対象である冗長メモリセルに関連する第2のローカルビット線を電気的に接続する第2のスイッチを活性状態に制御し、前記グローバルビット線を所定の電圧にプリチャージし、前記通常メモリセルへのアクセス時、前記置換の判定時間が到来するまで前記第1のスイッチを非活性状態から活性状態に制御し、前記置換の判定時間が到来したとき、置換する場合には、前記第1のスイッチを活性状態から非活性状態に制御し、置換しない場合には、前記第1のスイッチの活性状態に維持するとともに、前記第2のスイッチを活性状態から非活性状態に制御し、前記グローバルビット線のプリチャージ動作を非活性状態に制御し、前記通常メモリセルまたは前記冗長メモリセルをアクセスする、半導体装置の制御方法。前記置換の判定時間が到来するまで前記第2のスイッチを活性状態に維持する、請求項11に記載の半導体装置の制御方法。前記置換を行う場合には前記第2のスイッチを活性状態に維持する、請求項12に記載の半導体装置の制御方法。前記第2のローカルビット線に関連するその他の通常メモリセルへのアクセス時に、前記置換の判定時間によらず前記第1のスイッチを非活性状態に維持するとともに前記第2のスイッチの活性状態に維持し、前記通常メモリセルへのアクセスに代えて、前記その他の通常メモリセルまたは前記冗長メモリセルをアクセスする、請求項13に記載の半導体装置の制御方法。前記第2のローカルビット線に関連するその他の通常メモリセルへのアクセス時に、前記置換の判定時間によらず前記第1のスイッチを非活性状態に維持するとともに前記第2のスイッチの活性状態に維持し、前記通常メモリセルへのアクセスに代えて、前記その他の通常メモリセルまたは前記冗長メモリセルをアクセスする、請求項11に記載の半導体装置の制御方法。前記置換の判定時間が到来した後、前記その他の通常メモリセルまたは前記冗長メモリセルにそれぞれ関連するワード線を活性化し、前記ワード線を活性化する時間まで、前記グローバルビット線を所定の電圧にプリチャージする、請求項14または15に記載の半導体装置の制御方法。前記その他の通常メモリセルへのアクセスに対応して、前記その他の通常メモリセルを前記冗長メモリセルへ置換するか否かを判定する、請求項16に記載の半導体装置の制御方法。前記置換の判定時間が到来した後、前記通常メモリセルまたは前記冗長メモリセルにそれぞれ関連するワード線を活性化し、前記ワード線を活性化する時間まで、前記グローバルビット線を所定の電圧にプリチャージする、請求項11乃至16のいずれか一項に記載の半導体装置の制御方法。前記通常メモリセルへのアクセスに対応して、前記通常メモリセルを前記冗長メモリセルへ置換するか否かを判定する、請求項18に記載の半導体装置の制御方法。半導体装置と、前記半導体装置とバスを介して接続され、前記半導体装置の動作を制御するコントローラと、を備え、前記半導体装置は、グローバルビット線と、前記グローバルビット線に関連し、通常メモリセルが接続する第1のローカルビット線と、前記グローバルビット線と前記第1のローカルビット線との間の電気的な接続を制御する第1の階層スイッチと、前記グローバルビット線に関連し、少なくとも前記通常メモリセルを置換する冗長メモリセルが接続する第2のローカルビット線と、前記グローバルビット線と前記第2のローカルビット線との間の電気的な接続を制御する第2の階層スイッチと、前記グローバルビット線を所定の電圧にプリチャージするプリチャージ回路と、アクセス対象のメモリセルを指定するアドレスと不良アドレスとの一致又は不一致を判定する冗長判定回路と、前記プリチャージ回路及び前記冗長判定回路のそれぞれの動作を制御する制御回路と、を備え、前記制御回路は、スタンバイ時に、前記プリチャージ回路及び第2の階層スイッチを活性状態に制御することにより、前記グローバルビット線及び前記第2のローカルビット線を、前記所定の電圧にプリチャージするとともに、前記第1の階層スイッチを非活性状態に制御することにより前記第1のローカルビット線をフローティング状態に制御し、前記通常メモリセルをアクセス対象とするアクティブ動作時に、前記冗長判定回路の判定結果が到来するまでは前記第1の階層スイッチを活性化して前記第1のローカルビット線を前記所定の電圧にプリチャージし、更にその後に、前記冗長判定回路の判定結果が不一致判定であるときは前記第1の階層スイッチの活性状態に維持するとともに前記第2の階層スイッチを活性状態から非活性状態に制御して前記通常メモリセルへのアクセスを実行し、前記冗長判定回路の判定結果が一致判定であるときは前記第1の階層スイッチを活性状態から非活性状態に制御して前記冗長メモリセルへのアクセスを実行する、ことを特徴とする情報処理システム。DRAM等の大容量の半導体装置においては、欠陥が発生したメモリセルを救済すべく、通常メモリセルを置換するための冗長メモリセルを予め設けておく構成が一般的である。上述の階層化ビット線を有するメモリセルアレイにおいて、通常メモリセルと冗長メモリセルを含む冗長領域を構成する場合は、メモリセルをアクセスする際にアクセス対象のアドレスロウアドレスが不良アドレスであるか否かを判定する冗長判定回路が設けられる。そのため、通常メモリセルへのアクセス時に冗長判定回路の判定結果を待ってから、アクセス先の階層化ビット線のプリチャージ動作に対応する階層スイッチの制御を行う動作手順が必要となる。冗長判定回路の判定結果が確定するまでには比較的長い時間を要することから、階層化ビット線に対するプリチャージ動作の完了後におけるワード線又は冗長ワード線の駆動タイミングが遅延し、アクセス速度の低下を招く恐れがある。一方、階層スイッチの制御に要する時間を短縮するため、スタンバイ時に全ての階層化ビット線1本のグローバルビット線に関連する複数のローカルビット線を予めプリチャージする制御を行うことは、半導体装置の消費電流の増加が避けられないことから望ましくない。また、アクセス時に、非アクセス対象の複数のローカルビット線にそれぞれ関連する複数の階層スイッチを非選択に制御することは、消費電流の視点から望ましくない。このように、従来の階層化ビット線を有するメモリセルアレイに冗長領域を構成する場合、メモリセルのアクセス時に、消費電力を抑えつつ高速なアクセス速度を維持することが困難であるという問題があった。上記課題の少なくとも一つを解決するために、本発明の半導体装置は、グローバルビット線と、前記グローバルビット線に関連し、通常メモリセルが接続する第1のローカルビット線と、前記グローバルビット線と前記第1のローカルビット線との間の電気的な接続を制御する第1の階層スイッチと、前記グローバルビット線に関連し、少なくとも前記通常メモリセルを置換する対象である冗長メモリセルが接続する第2のローカルビット線と、前記グローバルビット線と前記第2のローカルビット線との間の電気的な接続を制御する第2の階層スイッチと、前記グローバルビット線を所定の電圧にプリチャージするプリチャージ回路と、アクセス対象のメモリセルを指定するアドレスと不良アドレスとの一致又は不一致を判定する冗長判定回路と、前記通常メモリセル、前記冗長メモリセル、前記プリチャージ回路、及び前記冗長判定回路のそれぞれの動作を制御する制御回路と、を備え、前記制御回路は、スタンバイ時に、前記プリチャージ回路及び第2の階層スイッチを活性状態に制御することにより、前記グローバルビット線及び前記第2のローカルビット線を、前記所定の電圧にプリチャージするとともに、前記第1の階層スイッチを非活性状態に制御することにより前記第1のローカルビット線をフローティング状態に制御し、前記通常メモリセルをアクセス対象とするアクティブ動作時に、前記冗長判定回路の判定結果が到来するまでは前記第1の階層スイッチを活性化して前記第1のローカルビット線を前記所定の電圧にプリチャージし、更にその後に、前記冗長判定回路の判定結果が不一致判定であるときは前記第1の階層スイッチの活性状態に維持するとともに前記第2の階層スイッチを活性状態から非活性状態に制御するとともに、前記プリチャージ回路を非活性状態に制御して前記通常メモリセルへのアクセスを実行し、前記冗長判定回路の判定結果が一致判定であるときは前記第1の階層スイッチを活性状態から非活性状態に制御するとともに、前記プリチャージ回路を非活性状態に制御して前記冗長メモリセルへのアクセスを実行する。例えば、本発明の半導体装置によれば、通常メモリセルにアクセスする際、アクティブ動作に先立つスタンバイ時に、グローバルビット線から第2の階層スイッチを経由して第2のローカルビット線を予めプリチャージしておき、アクティブ動作時に、冗長判定結果を待つことなくグローバルビット線から第1の階層スイッチを経由して第1のローカルビット線をプリチャージし、その後、冗長判定結果に対応する制御を行うものである。よって、少なくとも、アクティブ動作時に、冗長判定に必要な判定時間の経過を待つことに起因する遅延を回避でき、アクセス速度の低下を防止することができる。この場合、スタンバイ時に常時プリチャージしておく対象は、グローバルビット線、冗長メモリセルに関連するローカルビット線に限られるので、消費電流の増加を抑制することができる。さらに、例えば、一つのグローバルビット線に、冗長メモリセルに関連しない複数の階層スイッチをそれぞれ介した複数のローカルビット線の構造を採用する場合、アクティブ時にプリチャージする対象は、グローバルビット線、冗長メモリセルに関連するローカルビット線、及びアクセス対象の通常メモリセルに関連するアクセス対象のローカルビット線に限られ、非アクセス対象の通常メモリセルに関連する非アクセス対象のローカルビット線にはプリチャージ制御を行わないので、前述の消費電流の抑制効果は更に大きくなる。さらに、アクティブ時に制御する階層スイッチは、アクセス対象の通常メモリセルに関連する階層スイッチ及び冗長メモリセルに関連する階層スイッチに限られるので、前述の消費電流の効果は更に大きくなる。言い換えれば、非アクセス対象の通常メモリセルにそれぞれ関連する複数の階層スイッチの制御は行わない遷移させないので、消費電流は少なくなる。また、上記課題の少なくとも一つを解決するために、本発明の半導体装置の制御方法は、スタンバイ時、グローバルビット線及び通常メモリセルに関連する第1のローカルビット線を電気的に接続する第1のスイッチを非活性状態に制御し、且つ前記グローバルビット線及び少なくとも前記通常メモリセルを置換する対象である冗長メモリセルに関連する第2のローカルビット線を電気的に接続する第2のスイッチを活性状態に制御し、前記グローバルビット線を所定の電圧にプリチャージし、前記通常メモリセルへのアクセス時、前記置換の判定時間が到来するまで前記第1のスイッチを非活性状態から活性状態に制御し、前記置換の判定時間が到来したとき、置換する場合には、前記第1のスイッチを活性状態から非活性状態へ制御し、置換しない場合には、前記第1のスイッチの活性状態に維持するとともに、前記第2のスイッチを活性状態から非活性状態へ制御し、前記グローバルビット線のプリチャージ動作を非活性状態に制御し、前記通常メモリセルまたは前記冗長メモリセルをアクセスする。以上説明したように本発明によれば、階層化ビット線構成を有するメモリセルアレイにおいて欠陥救済のための冗長判定制御を適用する際、ローカルビット線用のプリチャージ回路を廃止することで回路規模を削減しつつ、スタンバイ時及びアクティブ時の消費電流をそれぞれ増大させることなく、冗長判定に伴う階層スイッチの制御の遅延を解消してアクセス速度の低下を確実に防止することができる。本発明の課題を解決する技術思想の代表的な例は以下に示される。ただし、本願の請求対象は、この技術思想に限定されるものではなく、本願の特許請求の範囲に記載された内容にあることは言うまでもない。図1に示すように、本発明の技術思想の一例は、ビット線構成が階層化されたメモリセルアレイを有する半導体装置に対して適用されるものである。図1においては、グローバルビット線GBLとローカルビット線LBLとに階層化されたビット線構成のうち、1本のグローバルビット線GBLと、これに対応する2本のローカルビット線LBLを含む範囲を示している。通常領域であるメモリ領域M1は、ワード線WLによって選択される通常メモリセルMC以下、単にメモリセルMCと呼ぶ場合があると、グローバルビット線GBLとローカルビット線LBL1とからなる階層化ビット線と、グローバルビット線GBLとローカルビット線LBL1との間の電気的接続を制御する階層スイッチSW1とを含んでいる。また、冗長領域を含むメモリ領域M2は、冗長ワード線WLRによって選択される冗長メモリセルRCと、グローバルビット線GBLとローカルビット線LBL2とからなる階層化ビット線と、グローバルビット線GBLとローカルビット線LBL2との間の電気的接続を制御する階層スイッチSW2とを含んでいる。また、プリチャージ回路PCCは、グローバルビット線GBLを電圧VBLPにプリチャージする回路である。一方、冗長判定回路RDCは、アクセス対象のロウアドレスRADTと予め保持する不良アドレスRdとの一致又は不一致を判定する。また、制御回路CCは、メモリ領域M1、M2、プリチャージ回路PCC、冗長判定回路RDCのそれぞれの動作を制御する。制御回路CCの制御の下で、スタンバイ時には、プリチャージ回路PCCによりグローバルビット線GBLを予め電圧VBLPにプリチャージし、この状態でメモリ領域M2の階層スイッチSW2をオン電気的に導通にしてローカルビット線LBL2も電圧VBLPにプリチャージしておく。他方、階層スイッチSW1はオフ電気的に非導通であり、メモリ領域M1のローカルビット線LBL1はフローティング状態となる。冗長ワード線WLRの電圧が、冗長メモリセルRCとローカルビット線LBL2との接続をオフにしているので、冗長メモリセルRCの情報破壊はない。次いで、メモリ領域M1へのアクセス時には、階層スイッチSW1をオンにしてローカルビット線LBL1を直ちに電圧VBLPにプリチャージする。冗長判定回路RDCは、ローカルビット線LBL1のプリチャージと並行して、アクセス対象のロウアドレスRADTと不良アドレスRdとの一致、不一致を判定し、所定の時間の経過後にその判定結果を出力する。そして、判定結果が一致を示す通常メモリセルMCに代えて冗長メモリセルRCをアクセスするときは、階層スイッチSW1を再度、オンからオフにして、他方のオン状態にある階層スイッチSW2を介して冗長メモリセルRCへのアクセス少なくとも冗長ワード線WLRを活性化するを行う。一方、判定結果が一致通常メモリセルMCをアクセスするを示しているときは、階層スイッチSW1のオンを維持し、他方のオン状態にある階層スイッチSW2を介して冗長メモリセルRCへのアクセスを行う。このように、スタンバイからアクティブ動作に移行するとき、冗長判定回路RDCの判定結果を待つことなく迅速にアクセス対象のローカルビット線LBL1のプリチャージ動作を行うことができ、アクセス速度の低下を確実に防止することができるとともに、ローカルビット線LBL1、LBL2用のプリチャージ回路を設けなくて済むので回路規模を抑制することができる。なお、図1では、メモリ領域M2が冗長メモリセルRCを含む例を示しているが、メモリ領域M2は、冗長メモリセルRCに加えて、通常メモリセルMCを含んでいてもよい。また、図1においては示していないが、複数のメモリ領域M1及び冗長領域を含むメモリ領域M2でメモリセルアレイを構成する場合、アクセス対象であるメモリ領域M1に関連する階層スイッチSW1は前述の通りであるが、非アクセス対象である残りのメモリ領域M1に関連する階層スイッチSW1は、スタンバイ時の制御が維持される。つまり、非アクセス対象である残りのメモリ領域M1に関連する階層スイッチSW1は、スタンバイ時においてもアクティブ時においても、オフ非導通である。よって、非アクセス対象である残りのメモリ領域M1に関連する複数のローカルビット線LBL1は、プリチャージ制御されない。よって、非アクセス対象に関連する複数の階層スイッチSW1の消費電流及び複数のローカルビット線LBL1の消費電流は生じない。さらに、メモリ領域M2が通常メモリセルMCを含む構成の場合、アクセス対象がメモリ領域M2の通常メモリセルMCであるときは、非アクセス対象の複数のメモリ領域M1にそれぞれ関連する複数の階層スイッチSW1への制御及び複数のローカルビット線LBL1へのプリチャージ制御は実行されないので、それらに関連する消費電流は生じない。以下、本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。以下では、半導体装置の一例として、ビット線構成が階層化されたDRAMDynamicRandomAccessMemoryに対して本発明を適用した実施形態について順次説明する。図2及び図3は、本実施形態のDRAMの概略の構成を示すブロック図及びその一部の詳細図である。図2に示すDRAMは、階層化ビット線図3のグローバルビット線GBL及びローカルビット線LBLと階層化ワード線メインワード線MWL不図示及び図3のサブワード線SWLを備え、ローカルビット線LBLとサブワード線SWLの各交点に配置された多数のメモリセルMC図3を含むアレイ領域10図2を備えている。メインワード線MWLは本発明に直接寄与しないのでその図示を省略している。アレイ領域10は、単位領域である複数のメモリマットM、ML、MR図3を含んで構成され、各々の単位領域は、通常領域図1におけるメモリ領域M1と救済用の冗長領域図1におけるメモリ領域M2とを含んで構成されるが、詳しい構成については後述する。また、アレイ領域10には、複数のメモリセルMCに関連する回路群が含まれる。例えば、階層化ビット線に関連する階層スイッチSW図3や、各々のグローバルビット線GBLの一端に接続されるセンスアンプSA図3等の回路群が含まれるとともに、その他の図示しない回路群が含まれる。階層スイッチSW図3は、図1における階層スイッチSW1、SW2に相当する。図2においては、アレイ領域10に加えて、ロウアドレスラッチ11と、冗長判定回路12と、ロウデコーダ13と、制御回路20を示している。なお、図2では、DRAMの構成のうち主にロウ系回路を示すものとし、センスアンプSAから外部データ端子不図示までのカラム系回路やその他の回路については省略している。ロウアドレスラッチ11は、例えば外部から供給されるアドレス信号ADDを取り込み、制御回路20に含まれるロウ制御部25の制御に応じてロウアドレスRADTを出力する。ロウアドレスRADTは、冗長判定回路12と、ロウデコーダ13と、制御回路20内の階層スイッチ制御部24とに送られる。ロウ制御部25は、ワードドライバ21、センスアンプ制御部22、メモリマット制御部23、及び階層スイッチ制御部24も制御する。冗長判定回路12は、入力されたロウアドレスRADTに基づき、対応する通常領域の通常メモリセルMCを、冗長領域の冗長メモリセルRCで置換すべきか否かを判定する。冗長判定回路12において、救済すべき不良セルを特定する不良アドレスの情報は、例えば、ヒューズ素子不図示等を用いて予め記憶されている。冗長判定回路12は、ロウアドレスRADTと記憶している不良アドレスとを比較し、比較結果を示す冗長判定信号RDSを、ロウデコーダ13、メモリマット制御部23、及び階層スイッチ制御部24へ出力する。冗長判定信号RDSは、ロウアドレスRADTと不良アドレスが一致した場合はヒット状態例えば、ハイレベルを示し、ロウアドレスRADTと不良アドレスが不一致である場合はミスヒット状態例えば、ローレベルを示す。ロウデコーダ13は、ロウアドレスRADT及び冗長判定信号RDSを入力し、アレイ領域10おいて、アクセス対象となる通常領域又は冗長領域に含まれるワード線WLサブワード線SWLをワードドライバ21を介して選択する。詳細には、メインワード線MWLを介してサブワード線SWLを選択する。冗長判定信号RDSがミスヒット状態を示す場合はアレイ領域10の通常領域がアクセス対象として選択され、冗長判定信号RDSがヒット状態を示す場合はアレイ領域10の冗長領域が欠陥救済先として選択される。ロウデコーダ13は、さらに、制御回路20に含まれるワードドライバ21、センスアンプ制御部22、メモリマット制御部23、及び階層スイッチ制御部24のそれぞれに制御信号を送出する。つまり、ロウアドレスRADT及び冗長判定信号RDSに従ったロウデコーダ13は、複数のメモリマットM、ML、MR及びそれらにそれぞれ含まれるサブマットSM0~SMmを選択する。ワードドライバ21、センスアンプ制御部22、メモリマット制御部23は、それぞれサブマットSM0~SMm単位で制御されるからである。ワードドライバ21は、アレイ領域10の複数のメモリマットMにそれぞれ関連する階層ワード線を制御し、センスアンプ制御部22は、アレイ領域10の複数のメモリマットMにそれぞれ関連する各センスアンプSAに供給されるセンスアンプ駆動線SAP、SANの各電位を制御し、メモリマット制御部23は、アレイ領域10の複数のメモリマットMにそれぞれ関連する後述のビット線イコライズ信号BLEQを制御する。一方、制御回路20に含まれる階層スイッチ制御部24は、ロウアドレスラッチ11から出力されるロウアドレスRADTと、冗長判定回路12から出力される冗長判定信号RDSとに基づいて、アレイ領域10に対し、複数のメモリマットM及びサブマットSM0~SMmにそれぞれ関連する各階層スイッチSWの接続状態を制御するスイッチ制御信号SWCを送出する。階層スイッチ制御部24によるスイッチ制御信号SWCの制御は、制御対象が冗長領域を含むか否かに応じて異なるが、詳しくは後述する。次に図3は、本実施形態のDRAMにおけるアレイ領域10の部分的な構成を示す図である。図3においては、図2のアレイ領域10の一部の領域である複数のメモリマットM及びこれらのメモリマットMの両側に配置されるセンスアンプ列SAAを示している。メモリマットMは、グローバルビット線GBLの延伸方向に展開されて並ぶm1個のサブマットSMに区分されている。ここでは、メモリマットM内の各サブマットSMに適宜番号を付して表すものとし、図3の左端から順にサブマットSM0~SMmと表記されている。このうち、通常領域である複数の通常メモリセルMCのみを含むm個のサブマットSM0~SMm-1以下、通常サブマットSM0~SMm-1と呼ぶ場合がある、通常領域と冗長領域である複数の冗長メモリセルRCの両方を含む1個のサブマットSMm以下、冗長サブマットSMmと呼ぶ場合があるがそれぞれ存在する。なお、通常メモリセルMC及び冗長メモリセルRCは、それぞれ対応する外部アドレスが割り付けられたグローバルビット線GBL及びローカルビット線LBLに関連するロウ系のメモリセルである。図3において、周知な所謂カラム冗長である冗長グローバルビット線及び冗長ローカルビット線に関連するカラム系の冗長メモリセルは、図示していない。言い換えれば、カラム系の冗長メモリセル及びそれに関連する冗長グローバルビット線、冗長ローカルビット線、冗長センスアンプは、サブマットSM0~SMmにそれぞれ含まれていてもよい。本発明の特徴である作用効果に、これらカラム系の冗長は直接関連しないからである。言い換えれば、本発明の特徴である作用効果は、階層スイッチSWを中心とした制御及びその制御を行う制御回路に特徴があるため、ロウ系の冗長メモリセルが含まれるか否かを定義する通常サブマットSM0~SMm-1及び冗長サブマットSMmで特徴付けられる。なお、通常サブマットSM0~SMm-1は、本発明の第1のメモリ領域に相当し、冗長サブマットSMmは、本発明の第2のメモリ領域に相当する。図3の例では、マットM内の一端に冗長サブマットSMmが設けられているが、マットM内の任意のサブマットSMを冗長サブマットとすることができる。上述したように、メモリマットMのビット線構成は、グローバルビット線GBLとローカルビット線LBLとに階層化されている。メモリマットM内には、複数のグローバルビット線GBLの各々がm1個のサブマットSMを跨って配置される。複数のグローバルビット線GBLは、その配置順に、両側のセンスアンプ列SAAに含まれる各センスアンプSAと交互に接続されている千鳥配置。なお、図3に示すメモリマットMは、いわゆるオープンビット線構造である。メモリマットMの左側にはセンスアンプ列SAAを挟んで別のメモリマットMLが配置され、メモリマットMの右側にはセンスアンプ列SAAを挟んで別のメモリマットMRが配置されている。各々のセンスアンプSAは、グローバルビット線GBLを伝送される信号電圧を増幅する差動型の構成を有する。なお、センスアンプSAの具体的な構成については後述する。なお、センスアンプ列SAAの両側のグローバルビット線には同じ符号GBLが付されているが、本実施形態はオープンビット線構造であるから、電気的には、一方がトゥルー後述する図4でのグローバルビット線GBLL、他方がバー後述する図4でのグローバルビット線GBLRである。各々のサブマットSMには、上記グローバルビット線GBLと同数のローカルビット線LBLが配置されている。すなわち、各1本のグローバルビット線GBLには、同一直線上に並ぶm1本のローカルビット線LBLが対応している。よって、メモリマットMの全体では、L本のグローバルビット線GBLが配置される場合、L×m1本のローカルビット線LBLが配置されることになる。これにより、ローカルビット線LBLの配線長はグローバルビット線GBLの配線長に比べると、1/n1に短縮されることになる。また、メモリマットMのワード線構成は、それぞれメインワード線MWLとサブワード線SWLとに階層化されている。ただし、図3では、サブワード線SWLのみを示し、メインワード線MWLについては図示を省略している。通常サブマットSM0~SMm-1の各々には、所定数のサブワード線SWLが配置されている。一方、冗長サブマットSMmには、所定数のサブワード線SWLに加えて、2本の冗長サブワード線SWLRが配置されている。全てのサブマットSMにおいて、それぞれのローカルビット線LBLとそれぞれのサブワード線SWLの各交点に形成された複数のメモリセルMC通常メモリセルが配置されている。一方、冗長サブマットSMmの冗長領域においては、それぞれのローカルビット線LBLと2本の冗長サブワード線SWLRとの各交点に形成された複数の冗長メモリセルRCが配置されている。通常メモリセルMC及び冗長メモリセルRCは、それぞれ対応するサブワード線SWL及び冗長サブワード線SWLRによって選択的に導通制御される選択トランジスタQ0と、情報蓄積ノードSNの電荷として情報を保持するキャパシタCSとからなる。また、各々のサブマットSMにおいては、複数のローカルビット線LBLの一端に配置された複数の階層スイッチSWが設けられている。各々の階層スイッチSWは、ゲートに印加される2系統のスイッチ制御信号SWCの電位に応じて、グローバルビット線GBLとローカルビット線LBLとの間の電気的接続を制御するNMOS型のトランジスタ電界効果トランジスタである。図3のメモリマットM内には、ローカルビット線LBLの本数と同数の階層スイッチSWが存在する。なお、図3の例では、サブマットSM0内にスイッチ制御信号SWC0用の2本の配線が並列に配置され、サブマットSMm内にスイッチ制御信号SWCm用の2本の配線が並列に配置されるが、各々のサブマットSM内にスイッチ制御信号SW用の1本の配線を配置する構成としてもよい。また、階層スイッチSWは、ローカルビット線LBLの中央に配置してもよい。さらに、ローカルビット線LBLに複数の階層スイッチSWを配置してもよい。図4は、図3のセンスアンプ列SAAに含まれるセンスアンプSAの回路構成例を示している。図4に示すセンスアンプSAは、右側のメモリマットM内の1本のグローバルビット線GBLRと、左側のメモリマットM内の1本のグローバルビット線GBLLとにそれぞれ対応して接続され、1対のグローバルビット線GBLL、GBLRが相補対をなす。センスアンプSAは、クロスカップル回路30と、プリチャージイコライズ回路31と、カラム系の入出力ポート32及び1対のローカル入出力線LIOT、LIOBとを含んで構成される。クロスカップル回路30は、一方のインバータを構成する1対のトランジスタQ10NMOS、Q11PMOSの各ゲートがグローバルビット線GBLRに接続され、他方のインバータを構成する1対のトランジスタQ12NMOS、Q13PMOSの各ゲートがグローバルビット線GBLLに接続される。これらの各インバータは、それぞれの入力と出力が互いにクロスカップルされたラッチ回路として機能する。クロスカップル回路30は1対のセンスアンプ制御線SAP、SAN図2によって駆動され、グローバルビット線GBLR、GBLLの差電圧を2値判定してラッチする電圧差動増幅回路である。プリチャージイコライズ回路31は、図1におけるプリチャージ回路PCCに相当し、それぞれのゲートにビット線イコライズ信号BLEQが印加される3個のNMOSトランジスタQ14、Q15、Q16から構成される。NMOSトランジスタQ14、Q15は、ビット線イコライズ信号BLEQがハイレベルのとき、それぞれのグローバルビット線GBLR、GBLLを所定の電圧であるプリチャージ電圧VBLPにプリチャージするプリチャージ回路として機能する。NMOSトランジスタQ16は、ビット線イコライズ信号BLEQがハイレベルのとき1対のグローバルビット線GBLR、GBLLを等電位化するイコライズ回路として機能する。入出力ポート32は、カラム系の制御回路であり、それぞれのゲートに接続されるカラム選択線YSの電位に応じて、1対のグローバルビット線GBLL、GBLRと1対のローカル入出力線LIOT、LIOBとの間に電気的接続を制御する1対のトランジスタQ17、Q18NMOSから構成される。カラム選択線YSは、外部から供給されるアドレス信号ADDから、図示しないカラムアドレスラッチ及びカラムデコーダを介して生成される信号である。カラム選択線YSがハイレベルに制御されると、トランジスタQ17を介してグローバルビット線GBLRがローカル入出力線LIOTに接続されるとともに、トランジスタQ18を介してグローバルビット線GBLLがローカル入出力線LIOBに接続される。図3及び図4に示すように、グローバルビット線GBLはセンスアンプSA内のプリチャージイコライズ回路31によってプリチャージ電圧VBLPにプリチャージされるが、ローカルビット線LBLにはローカルビット線LBLをプリチャージするための異なる意図的なプリチャージ回路は設けられていない。本実施形態では、グローバルビット線GBLから階層スイッチSWを経由してローカルビット線LBLをプリチャージする構成を採用しているが、具体的な制御については後述する。このように、ローカルビット線LBL用のプリチャージ回路を設けることなく、グローバルビット線GBL用のプリチャージイコライズ回路31を利用することで、グローバルビット線GBLよりも本数が多いローカルビット線LBLに各々にプリチャージ回路を設ける必要がなくなり、アレイ領域10の面積を縮小することができる。次に本実施形態のDRAMにおける動作について、図5~図7を参照して説明する。図5~図7では、図2のロウアドレスRADT及び冗長判定信号RDSの状態に応じた読み出し動作の3通りの動作波形を示している。ここで、図5~図7の動作波形のうち、ロウアドレスRADT、冗長判定信号RDS、センスアンプ駆動線SAP、SANは、一例としてハイレベルが電源電圧VDDでローレベルがグランド電位VSSである。また、ビット線イコライズ信号BLEQはハイレベルが一例として正電圧VPPVPP>VDDでローレベルがグランド電位VSSである。また、各スイッチ制御信号SWCとアクセス対象のサブワード線SWLは、ハイレベルが一例として正電圧VPPでローレベルが負電圧VKKVKK<VSSである。さらに、グローバルビット線GBL及びローカルビット線LBLは、一例としてハイレベルが電源電圧VDLで、ローレベルがグランド電位VSSSAであり、電源電圧VDLとグランド電位VSSSAの中間電位がプリチャージ電圧VBLPとなっている。図5は、ロウアドレスRADTにより図3のメモリマットMのうちの通常サブマットSM0がアクセス対象として選択され、冗長判定信号RDSがミスヒット状態非冗長を示す場合の動作波形図である。図5の初期時点では、DRAMがスタンバイ状態にあり、ビット線イコライズ信号BLEQがハイレベルであるため、センスアンプSA内のプリチャージイコライズ回路31によりグローバルビット線GBLはプリチャージ電圧VBLPにプリチャージされている。通常サブマットSM0~SMm-1のそれぞれのスイッチ制御信号SWC0~SWCm-1は非活性のローレベルに保たれる。通常サブマットSM0~SMm-1のそれぞれのローカルビット線LBLがグローバルビット線GBLから切り離された状態にある。よって、通常サブマットSM0~SMm-1のそれぞれのローカルビット線LBLは、フローティング状態である。なお、図3の通常サブマットSM0内のスイッチ制御信号SWC0の2本の配線は常に同様に制御され、他のサブマットSMについても同様であるとする。スタンバイ時には、アクセス対象のローカルビット線LBLが一例としてローレベルグランド電位VSSSAを保ったままフローティング状態になっているが、アクセス対象のサブワード線SWLが非選択状態の負電圧VKKであるため、アクセス対象のメモリセルMCのデータは破壊されない。他方、スタンバイ時における冗長サブマットSMmについては、冗長サブマットSMmのスイッチ制御信号SWCmがハイレベルに活性化されている。このとき、グローバルビット線GBLはプリチャージ電圧VBLPにプリチャージされているので、冗長サブマットSMmのローカルビット線LBLは、グローバルビット線GBLから、対応する階層スイッチSWを介してプリチャージ電圧VBLPにプリチャージされ続けている。次いで、アクティブコマンドACTが発行されて、それと同時にアクセス対象を指定するロウアドレスRADTが入力される。その後、時刻t0において、アクセス対象である通常サブマットSM0のスイッチ制御信号SWC0がハイレベルに活性化される。その結果、通常サブマットSM0のローカルビット線LBLに対し、階層スイッチSWを介してグローバルビット線GBLが保持するプリチャージ電圧VBLPが供給される。その他の通常サブマットSM1~SMm-1は、アクセス対象のサブマットでないので、それぞれ対応するローカルビット線LBLはフローティング状態である。次に時刻t1において、冗長判定回路12により、ロウアドレスRADTに応じた冗長判定信号RDSが活性化される。ここで、時刻t1は、アクティブコマンドACTの発行時から冗長判定時間Trが経過した時点に相当する。図5の例では、ロウアドレスRADTは不良アドレスと一致せず、冗長判定信号RDSがミスヒット状態非冗長のローレベルに保たれる。その後、時刻t2において、冗長判定信号RDSの活性化を受けて、ビット線イコライズ信号BLEQがローレベルに制御される。これにより、センスアンプSAのプリチャージイコライズ回路31が非活性化され、グローバルビット線GBLのプリチャージ動作が解除される。同時に、冗長サブマットSMmのスイッチ制御信号SWCmが冗長判定信号RDSによってローレベルに非活性化され、冗長サブマットSMmのローカルビット線LBLがグローバルビット線GBLから切り離される。この時点で、冗長サブマットSMmのローカルビット線LBLのプリチャージ動作が解除されてフローティング状態になる、冗長サブマットSMm内のサブワード線SWLが非選択状態の負電圧VKKであるため、冗長サブマットSMmのメモリセルMCのデータは破壊されない。なお、ビット線イコライズ信号BLEQのローレベルへの制御と、スイッチ制御信号SWCmのローレベルへの制御は、後述するサブワード線SWLの遷移までに終了すればよい。図5においては、それらの信号が同時に遷移しているが、例えばスイッチ制御信号SWCmの遷移の後、ビット線イコライズ信号BLEQを遷移させてもよい。次に時刻t3において、通常サブマットSM0のアクセス対象のサブワード線SWLが正電圧VPPに駆動される。これにより、アクセス対象のメモリセルMCの保持データがローカルビット線LBLに読み出され、ローカルビット線LBLの電位が所定のレベルまで上昇し、対応する階層スイッチSWを介してグローバルビット線GBLの電位も同様に上昇する。その後、時刻t4において、センスアンプ駆動線SAP、SANをそれぞれローレベルとハイレベルに制御することで、センスアンプSAが活性化される。センスアンプSAの増幅動作の結果、例えばメモリセルMCのデータが1である場合には、アクセス対象のローカルビット線LBL及びグローバルビット線GBLの電位がともに電源電圧VDLに上昇し、基準側である相補グローバルビット線GBLの電位がグランド電位VSSSAまで低下する。次に時刻t5において、アクセス対象のサブワード線SWLが負電圧VKKに戻される。続いて、時刻t6において、センスアンプ駆動線SAP、SANの電位をスタンバイ時のレベルであるハイレベルとローレベルに戻すことで、センスアンプSAが非活性化される。次に時刻t7において、ビット線イコライズ信号BLEQがハイレベルに制御される。これにより、センスアンプSAのプリチャージイコライズ回路31が活性化されるので、グローバルビット線GBLは再びプリチャージ電圧VBLPにプリチャージされる。このとき、通常サブマットSM0のスイッチ制御信号SWC0がハイレベルであるため、グローバルビット線と階層スイッチSWを経由してローカルビット線LBLもプリチャージ電圧VBLPにプリチャージされる。その後、時刻t8において、通常サブマットSM0のスイッチ制御信号SWC0がローレベルに非活性化され、通常サブマットSM0のローカルビット線LBLがグローバルビット線GBLから切り離される。同時に、冗長サブマットSMmのスイッチ制御信号SWCmがハイレベルに活性化され、冗長サブマットSMmのローカルビット線LBLがグローバルビット線GBLに接続され、初期の状態プリチャージ電圧VBLPに戻る。これにより、アクティブコマンドACTによるアクティブ期間が終了し、再びスタンバイ状態に戻る。なお、時刻t7及び時刻t8は同時であってもよい。それらが同時である場合、例えばアクセス対象のローカルビット線LBLがメモリセルMCのデータ0をアクセスしていたときは、アクセス対象のローカルビット線LBLがローレベルグランド電位VSSSAを保ったままフローティング状態に遷移する。つまり、スイッチ制御信号SWC0~SWCmの遷移の制御タイミングは、サブワード線SWLを非活性状態に制御する時刻t5以降、またはセンスアンプSAを非活性状態に制御する時刻t6以降であれば、それらの順序は問わない。次に図6は、ロウアドレスRADTにより図3のメモリマットMのうちの通常サブマットSM0がアクセス対象として選択され、冗長判定信号RDSがヒット状態冗長を示す場合の動作波形図である。図6に示す動作波形のうち多くは図5と同様であるため、以下では主に図5と異なる点を説明する。図6では、冗長サブマットSMmのグローバルビット線GBL及びローカルビット線LBLの各電位を示しているので、図5とは異なり、初期時点で、グローバルビット線GBLに加えて、ローカルビット線LBLの電位もプリチャージ電圧VBLPに保たれている。これは、冗長サブマットSMmのスイッチ制御信号SWCmがハイレベルに活性化されていることにより、対応する階層スイッチSWがスタンバイ時において導通状態にあるためである。その後、図5と同様の動作を経て、時刻t2において冗長判定信号RDSが活性化されたとき、ロウアドレスRADTが不良アドレスと一致するので、冗長判定信号RDSがヒット状態のハイレベルに変化する。その後、時刻t2において、ヒット状態を示す冗長判定信号RDSを受けて、ビット線イコライズ信号BLEQは図5と同様に変化するが、各スイッチ制御信号SWC0、SWCmについては図5と異なる変化をする。すなわち、通常サブマットSM0のスイッチ制御信号SWC0が再びローレベルに非活性化される一方、冗長サブマットSMmのスイッチ制御信号SWCmが活性状態のハイレベルに維持される。その結果、通常サブマットSM0のローカルビット線LBLがグローバルビット線GBLから切り離され、冗長サブマットSMmのローカルビット線LBLがグローバルビット線GBLに接続される。次に時刻t3において、図5のサブワード線SWLの駆動に代わって、冗長サブマットSMmの冗長サブワード線SWLRが正電圧VPPに駆動される。これにより、冗長サブマットSMmの冗長メモリセルRCの保持データが対応するローカルビット線LBLに読み出され、ローカルビット線LBLの電位が所定のレベルまで上昇し、対応する階層スイッチSWを介してグローバルビット線GBLの電位も同様に上昇する。これ以降の増幅動作については、図5と同様に行われる。なお、各スイッチ制御信号SWC0、SWCmの電位は、図5とは異なり、時刻t8以降も保持され、そのままスタンバイ状態に移行する。次に図7は、ロウアドレスRADTにより図3のメモリマットMのうちの冗長サブマットSMmに含まれる通常メモリセルMCがアクセス対象として選択され、ミスヒット状態非冗長とヒット状態冗長の2通りの場合の動作波形図である。図6に示す動作波形のうち多くは図5又は図6と同様であるため、以下では主に図5又は図6と異なる点を説明する。なお、図7においては、図6と同様、冗長サブマットSMmのグローバルビット線GBL及びローカルビット線LBLの各電位を示している。図7においては、ロウアドレスRADTにより指定されるアクセス対象が冗長サブマットSMmであるため、通常サブマットSM0のスイッチ制御信号SWC0が常時非活性状態のローレベルを保ち続ける。その他の通常サブマットSM1~SMm-1も同様である。一方、時刻t1においては、冗長判定回路12の冗長判定信号RDSの活性状態に関し、ミスヒット状態ローレベルとヒット状態ハイレベルの2通りの変化を重ねて示している。まず、冗長判定信号RDSがミスヒット状態となる場合は、時刻t3において冗長サブマットmのサブワード線SWLが駆動され、図5と同様の動作となる。一方、冗長判定信号RDSがヒット状態となる場合は、時刻t3において冗長サブマットmの冗長サブワード線SWLRが駆動され、図6と同様の動作となる。その他の動作についても図5又は図6と同様であるため、説明を省略する。なお、図7では、各スイッチ制御信号SWC0、SWCmがそれぞれの状態を維持し、そのままスタンバイ状態に移行する。以上のように、本実施形態の構成及び制御を採用することにより、アレイ領域10の回路規模を削減しつつ、アクティブ動作時のアクセス速度の低下を防止することが可能となる。すなわち、センスアンプSA内に設けたプリチャージイコライズ回路31は、グローバルビット線GBLのプリチャージ動作に加えて、階層スイッチSWを経由してローカルビット線LBLのプリチャージ動作にも利用される。1本のグローバルビット線GBLに関連するグローバルビット線GBLより本数が多いローカルビット線LBLのそれぞれにプリチャージ回路を個別に設ける構成に比べると、回路規模を大幅に縮小することができる。また、プリチャージ動作時スタンバイ時に全てのサブマットSMの階層スイッチSWをオンにするのではなく、冗長サブマットSMmの階層スイッチSWのみをオン導通にするので、消費電流の抑制が可能である。さらに、アクティブ動作の開始後には、冗長サブマットSMmの階層スイッチSWに加えて、アクセス対象のサブマットSMの階層スイッチSWのみを追加的にオンにするので、消費電流の抑制が可能である。さらに、アクティブ動作の開始後には、冗長判定回路12による判定結果を待つことなく、アクセス対象のサブマットSMの階層スイッチSWをオンにするので、冗長判定時間に相当する遅延を回避でき、アクセス速度の向上が可能となる。次に、半導体装置を含む情報処理システムに対して本発明を適用する場合を説明する。図8は、上記各実施形態において開示された構成を備える半導体装置100と、この半導体装置100の動作を制御するコントローラ200とを含む情報処理システムの構成例を示している。半導体装置100は、メモリセルアレイ部101と、バックエンドインターフェース部102と、フロントエンドインターフェース部103とを備えている。メモリセルアレイ部101には、本実施形態の電流値変化型メモリセルアレイMCからなるアレイ領域10が配置されている。バックエンドインターフェース部102には、アレイ領域10の周辺の回路群が含まれる。フロントエンドインターフェース部103は、コマンドバス及びI/Oバスを経由して、コントローラ200との間で通信を行うための機能を有する。なお、図8では、1個の半導体装置100のみを示しているが、複数の半導体装置100を設けてもよい。コントローラ200は、コマンド発行回路201と、データ処理回路202とを備え、システム全体の動作及び半導体装置100の動作を制御する。コントローラ200は、システム内のコマンドバス及びI/Oバスに接続されることに加え、システム外部とのインターフェースをも備えている。コマンド発行回路201は、コマンドバスを経由して半導体装置100に対してコマンドを送信する。データ処理回路202は、I/Oバスを経由して半導体装置100との間でデータを送受信し、制御に必要な処理を実行する。なお、本実施形態の半導体装置100が、図8のコントローラ200自体に含まれる構成であってもよい。図8の情報処理システムは、例えば、電子機器に搭載されるシステムであり、パーソナルコンピュータ、通信電子機器、自動車等の移動体の電子機器、その他産業で使用される電子機器、民生で使用される電子機器に搭載することができる。以上、上記各実施形態に基づき説明した本発明の技術思想は、揮発性及び不揮発性の階層化ビット線構成を有する半導体装置に対して広く適用することができる。また、本発明を適用する場合の各種回路については、上記実施形態と添付図面で開示された回路形式に限られることなく、多様な回路形式を採用することができる。また本発明は、上記各実施形態で開示した半導体装置に限られることなく、多様な半導体装置に適用することができる。本発明は、例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct等の半導体装置全般に対して適用可能である。また、本発明を適用可能な半導体装置の製品形態としては、例えば、SOCSystemonChip、MCPMultiChipPackage、POPPackageonPackageなど、多様なパッケージ形態を有する半導体装置を挙げることができる。本発明のトランジスタとしては、電界効果トランジスタFieldEffectTransistorFETであればよく、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFT等の様々なFETに適用できる。また、装置内に一部のバイポーラ型トランジスタを有してもよい。さらに、NMOSトランジスタNチャネル型MOSトランジスタは、第1導電型の電界効果トランジスタの代表例であり、PMOSトランジスタPチャネル型MOSトランジスタは、第2導電型の電界効果トランジスタの代表例である。なお、本発明の技術思想及び各実施形態で開示された第1導電型のトランジスタNMOSトランジスタを第2導電型のトランジスタPMOSトランジスタで置き換える場合は、電位関係の上下が逆になることに留意する必要がある。本発明の適用対象には、種々の開示要素の多様な組み合わせ又は選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想に従って当業者であればなし得るであろう各種変形、修正を含むことは言うまでもない。