"電界効果トランジスタFETを形成する方法であって、その上に誘電体を有するドープ基板を提供するステップと、少なくとも1つのシリコンナノワイヤを前記誘電体上に配置するステップと、前記ナノワイヤの1つまたは複数の部分をマスキングし、前記ナノワイヤの他の部分を露出したままにするステップと、前記ナノワイヤの前記露出部分上にエピタキシャルゲルマニウムを成長させるステップと、前記エピタキシャルゲルマニウムを前記ナノワイヤ内のシリコンと相互拡散し、前記ナノワイヤ内に埋め込まれたシリコンゲルマニウム領域であって前記ナノワイヤ内に圧縮ひずみを導入するシリコンゲルマニウム領域を形成するステップとを含み、前記ドープ基板が前記FETのゲートとして機能し、前記ナノワイヤの前記マスキングされた部分が前記FETのチャネルとして機能し、前記埋め込みシリコンゲルマニウム領域が前記FETのソースおよびドレイン領域として機能する、方法。前記ドープ基板がpドープシリコン基板を含む、請求項1記載の方法。前記誘電体が窒化物膜を含む、請求項1記載の方法。ゲルマニウム前駆物質の存在下で300°Cの温度で前記ナノワイヤの前記露出部分上で前記エピタキシャルゲルマニウムを成長させる、請求項1記載の方法。前記ゲルマニウム前駆物質がゲルマンを含む、請求項4記載の方法。前記エピタキシャルゲルマニウムが熱混合を使用して前記ナノワイヤ内の前記シリコンと相互拡散される、請求項1記載の方法。ゲルマニウム凝縮を使用して前記シリコンゲルマニウム領域内のゲルマニウムの濃度をさらに増加するステップをさらに含む、請求項1記載の方法。水素化シルセスキオキサンマスクを使用して前記ナノワイヤの前記1つまたは複数の部分をマスキングする、請求項1記載の方法。その場でのドーピングおよびイオン注入のうちの1つを使用して前記シリコンゲルマニウム領域にドーピングするステップをさらに含む、請求項1記載の方法。その上に誘電体を有するドープ基板と、前記誘電体上に配置された少なくとも1つのシリコンナノワイヤと、前記ナノワイヤの1つまたは複数の部分の上のマスクと、前記ナノワイヤ内に埋め込まれた第1のシリコンゲルマニウム領域および第2のシリコンゲルマニウム領域であって、前記ナノワイヤ内に圧縮ひずみを導入する第1のシリコンゲルマニウム領域および第2のシリコンゲルマニウム領域とを含むFETであって、前記ドープ基板が前記FETのゲートとして機能し、前記マスクの下の前記ナノワイヤの一部分が前記FETのチャネルとして機能し、前記第1の埋め込みシリコンゲルマニウム領域が前記FETのソース領域として機能し、前記第2の埋め込みシリコンゲルマニウム領域が前記FETのドレイン領域として機能する、FET。FETを形成する方法であって、埋め込み酸化物BOXの上にシリコンオンインシュレータSOI層を有するSOIウェハを提供するステップと、複数のナノワイヤおよびパッドを前記SOI層に形成し、前記パッドがはしご形構成で前記ナノワイヤの両端に取り付けられるステップと、前記ナノワイヤおよびパッドの上に熱酸化物を形成するステップと、前記ナノワイヤのそれぞれの少なくとも一部分を取り囲むダミーゲートを前記熱酸化物上に形成するステップと、前記ゲートから外に延びる前記ナノワイヤの一部分からならびに前記パッドのそれぞれの少なくとも一部分から前記熱酸化物を除去するステップと、前記ゲートから外に延びる前記ナノワイヤの一部分ならびに前記熱酸化物が除去される前記パッドの一部分上にエピタキシャルゲルマニウムを成長させるステップと、前記エピタキシャルゲルマニウムを前記ナノワイヤおよびパッド内のシリコンと相互拡散し、前記ナノワイヤ内に圧縮ひずみを導入する埋め込みシリコンゲルマニウムソースおよびドレイン領域を形成するステップと、前記ダミーゲートならびに埋め込みシリコンゲルマニウムソースおよびドレイン領域の上に誘電体膜を付着させるステップと、前記ナノワイヤに追加のひずみを導入するために前記ダミーゲートを除去するステップと、前記ダミーゲートを交換ゲートで置き換えるステップであって、前記交換ゲートによって取り囲まれた前記ナノワイヤの一部分が前記FETのチャネルとして機能するステップとを含む、方法。前記ダミーゲートの両側にスペーサを形成するステップをさらに含む、請求項11記載の方法。前記ダミーゲートがポリシリコンを含む、請求項11記載の方法。前記エピタキシャルゲルマニウムが熱混合を使用して前記ナノワイヤおよびパッド内の前記シリコンと相互拡散される、請求項11記載の方法。ゲルマニウム凝縮を使用して前記シリコンゲルマニウム領域内のゲルマニウムの濃度をさらに増加するステップをさらに含む、請求項11記載の方法。ゲルマニウム前駆物質の存在下で300°Cの温度で前記ゲートの下から外に延びる前記ナノワイヤの前記一部分ならびに前記パッドの前記一部分上で前記エピタキシャルゲルマニウムを成長させる、請求項11記載の方法。前記ゲルマニウム前駆物質がゲルマンを含む、請求項16記載の方法。前記交換ゲートが金属ゲート材料を含む、請求項11記載の方法。前記ダミーゲートの除去により前記誘電体膜内にトレンチを形成し、前記ナノワイヤの上の前記熱酸化物を露出し、前記方法が、前記ナノワイヤの上の前記熱酸化物をゲート誘電体で置き換えるステップをさらに含む、請求項11記載の方法。前記交換ゲートが取り囲みゲートである、請求項11記載の方法。前記交換ゲートがオメガゲートである、請求項11記載の方法。その場でのドーピングおよびイオン注入のうちの1つを使用して前記埋め込みシリコンゲルマニウムソースおよびドレイン領域にドーピングするステップをさらに含む、請求項11記載の方法。SOIウェハのSOI層に形成された複数のナノワイヤおよびパッドであって、前記パッドがはしご形構成で前記ナノワイヤの両端に取り付けられる、複数のワイヤおよびパッドと、前記ナノワイヤのそれぞれの少なくとも一部分を取り囲むゲートと、前記ナノワイヤ内に圧縮ひずみを導入し、前記ゲートから外に延びる前記ナノワイヤの一部分に埋め込まれたシリコンゲルマニウムソースおよびドレイン領域とを含むFETであって、前記ゲートによって取り囲まれた前記ナノワイヤの一部分が前記FETのチャネルとして機能する、FET。前記ゲートが、ダミーゲートを置き換える交換ゲートである、請求項23記載のFET。前記ダミーゲートを前記交換ゲートで置き換えることにより追加のひずみが前記チャネル内に導入され、前記交換ゲートが前記追加のひずみを前記チャネル内に固定する、請求項24記載のFET。したがって、e-SiGeソースおよびドレインをFinFETおよびナノワイヤFETなどの非プレーナFETデバイスと統合する技法が望ましいであろう。本発明は、ナノスケールチャネルベースの電界効果トランジスタFETにシリコンゲルマニウムe-SiGeソースおよびドレインストレッサを埋め込むための技法を提供する。本発明の一態様では、FETを形成する方法は以下のステップを含む。その上に誘電体を有するドープ基板dopedsubstrateを提供する。少なくとも1つのシリコンSiナノワイヤを誘電体上に配置する。ナノワイヤの1つまたは複数の部分をマスキングし、ナノワイヤの他の部分を露出したままにする。ナノワイヤの露出部分上にエピタキシャルゲルマニウムGeを成長させる。エピタキシャルGeをナノワイヤ内のSiと相互拡散interdiffuseし、ナノワイヤ内に埋め込まれたSiGe領域であってナノワイヤ内に圧縮ひずみを導入するSiGe領域を形成する。ドープ基板はFETのゲートとして機能し、ナノワイヤのマスキングされた部分はFETのチャネルとして機能し、埋め込みSiGe領域はFETのソースおよびドレイン領域として機能する。本発明の他の態様では、FETが提供される。このFETは、その上に誘電体を有するドープ基板と、誘電体上に配置された少なくとも1つのSiナノワイヤと、ナノワイヤの1つまたは複数の部分の上のマスクと、ナノワイヤ内に埋め込まれた第1のSiGe領域および第2のSiGe領域であって、ナノワイヤ内に圧縮ひずみを導入する第1のSiGe領域および第2のSiGe領域とを含み、ドープ基板はFETのゲートとして機能し、マスクの下のナノワイヤの一部分はFETのチャネルとして機能し、第1の埋め込みSiGe領域はFETのソース領域として機能し、第2の埋め込みSiGe領域はFETのドレイン領域として機能する。本発明のさらに他の態様では、FETを形成する他の方法が提供される。この方法は以下のステップを含む。シリコンオンインシュレータSOIウェハを提供する。SOIウェハは埋め込み酸化物BOXの上にSOI層を有する。複数のナノワイヤおよびパッドをSOI層に形成し、パッドははしご形構成でナノワイヤの両端に取り付けられる。ナノワイヤおよびパッドの上に熱酸化物を形成する。ナノワイヤのそれぞれの少なくとも一部分を取り囲むダミーゲートを熱酸化物の上に形成する。ゲートから外に延びるナノワイヤの一部分からならびにパッドのそれぞれの少なくとも一部分から熱酸化物を除去する。ゲートから外に延びるナノワイヤの一部分ならびに熱酸化物が除去されるパッドの一部分の上にエピタキシャルGeを成長させる。エピタキシャルGeをナノワイヤおよびパッド内のSiと相互拡散し、ナノワイヤ内に圧縮ひずみを導入する埋め込みSiGeソースおよびドレイン領域を形成する。ダミーゲートならびに埋め込みSiGeソースおよびドレイン領域の上に誘電体膜を付着させる。ナノワイヤに追加のひずみを導入するためにダミーゲートを除去する。ダミーゲートを交換ゲートで置き換え、交換ゲートによって取り囲まれたナノワイヤの一部分はFETのチャネルとして機能する。本発明のさらに他の態様では、他のFETが提供される。このFETは、SOIウェハのSOI層に形成された複数のナノワイヤおよびパッドであって、パッドがはしご形構成でナノワイヤの両端に取り付けられる、複数のワイヤおよびパッドと、ナノワイヤのそれぞれの少なくとも一部分を取り囲むゲートと、ナノワイヤ内に圧縮ひずみを導入し、ゲートから外に延びるナノワイヤの一部分に埋め込まれたSiGeソースおよびドレイン領域とを含み、ゲートによって取り囲まれたナノワイヤの一部分はFETのチャネルとして機能する。本発明ならびに本発明の追加の特徴および利点に関するより完全な理解は、以下の詳細な説明および図面を参照することによって得られるであろう。FETチャネル内に圧縮ひずみを誘導するための方法として埋め込みシリコンゲルマニウムe-SiGeソースおよびドレインを形成することを含み、FinFETまたはナノワイヤFETなどの非プレーナ電界効果トランジスタFETを形成するための技法が本明細書で提供される。上記で強調したように、この圧縮ひずみは正孔移動度を有利に増加し、したがって、デバイス駆動電流を増加する。一般に、FETは、少なくとも1つのチャネルによって接続されたソースおよびドレインと、チャネル複数も可を通る電子流を調整するゲート典型的にゲート誘電体によってチャネル複数も可から分離されるとを含む。次に、ナノワイヤFETの形成を含む2つの模範的なプロセスに関連して本発明の技法について説明する。図1~図7以下に記載するに示されているように、これらのプロセスのうちの1つでは、e-SiGeソースおよびドレインを有するFETの生産時にボトムアップシリコンSiナノワイヤ形成技法が使用される。図8~図23以下に記載するに示されているように、これらのプロセスのうちのもう1つでは、e-SiGeソースおよびドレインを有するFETの生産時にトップダウンSiナノワイヤ形成技法が使用される。ナノワイヤFETに関連してボトムアップbottom-upおよびトップダウンtop-downという用語は、当業者にとって既知の通り、一般に、気相-液相-固相エピタキシなどの方法を使用してナノワイヤ複数も可が合成されるかまたはそれぞれリソグラフィおよび反応性イオンエッチングRIEなどの従来の方法を使用して固体膜にパターン形成することによってナノワイヤ複数も可が形成されるかを指している。次に、図1~図7を参照することによりボトムアップSiナノワイヤ形成プロセスに関連して本発明の技法の実証例について説明する。図1はこのプロセスのための開始構造を示す断面図である。具体的には、pドープSi基板102が提供される。pドープ基板は、当技術分野で既知の通り、高濃度ドーピングされたp型半導体基板である。たとえば、結晶内のSi原子に取って代わるホウ素BおよびインジウムInなどの不純物によってSiにおけるp型ドーピングが得られる。Siの場合、これらの置換型不純物の濃度が1×1019cm-3の数倍より大きいときに、その半導体は高濃度ドーピングされていると見なされる。このドープ基板はナノワイヤチャネルをバックゲートback-gateするために使用される。基板102の上面は窒化物膜104でコーティングされる。模範的な一実施形態によれば、窒化物膜104は窒化シリコンSi3N4で作られる。窒化物膜104はゲート誘電体として機能する。図1に示されているように、窒化物膜104上にSiナノワイヤ106が配置される。窒化物膜104上にナノワイヤ106を配置する前に、位置合わせマーク図示せずがウェハ内にエッチングされる。位置合わせマークに対するナノワイヤ106の相対位置が測定され、ゲートおよび接触マスクをナノワイヤに位置合わせするために後で使用される。ナノワイヤ配置における位置合わせマークの使用は、当業者にとって既知のものであり、したがって、本明細書ではこれ以上説明しない。しかし、高エネルギーたとえば、100キロ電子ボルトkeV電子ビームeビームリソグラフィを使用してチャネルマスク以下の図3の説明を参照をパターン形成する場合、eビームイメージングのために十分なコントラストを提供するために、位置合わせマークは好ましくは深さが1.0マイクロメートルμm以上のトレンチの形であることは注目に値することである。図2は、図1の構造の他の見方、すなわち、平面図を示す図である。図3は、ナノワイヤ106および窒化物膜104の上にパターン形成されているマスク108を示す断面図である。模範的な一実施形態によれば、マスク108は水素化シルセスキオキサンHSQから形成されるただし、任意の他のパターン形成可能な誘電体でも十分であろう。この例では、HSQは、まず、スピンコーティングプロセスを使用してナノワイヤ106および窒化物膜104の上にブランケット付着させるblanketdeposit。次に、eビームリソグラフィを使用してHSQにパターン形成する。パターン形成されたHSQはFETのチャネル領域をマスキングし、そこからHSQが除去されたナノワイヤ106の露出マスクなし領域はFETのソースおよびドレイン領域として機能することになる。次に、パターン形成されたHSQはアニーリングによって硬化される。典型的なアニーリング条件は、窒素N2内で摂氏900度°Cで30分間である。硬化したHSQは、希釈したフッ化水素酸HFにおいて同様のエッチング速度で、サーマル二酸化シリコンSiO2熱酸化物と同様の特性を有する。図4は、図3の構造の他の見方、すなわち、平面図を示す図である。次に、HF内でこの構造に対してエッチングを行い、Siナノワイヤの露出領域から任意の固有酸化物を除去する。典型的なエッチングは、100:1の希釈HFDHFこの希釈は水H2Oで行うを60秒間使用することを含むであろう。硬化したHSQは、このエッチング中にほとんどエッチングされない約2ナノメートルnm。したがって、HSQマスクはこのHF浸漬中にそのまま残存し、これが直前に記載した硬化プロセスの結果である。具体的には、硬化されない場合、HFにおけるスピンコーティングしたHSQのエッチング速度は熱酸化物のエッチング速度より何倍も速くなる。次に、エピタキシャルゲルマニウムGeの選択成長が実行される。具体的には、図5は、ナノワイヤ106上に選択的に成長させたエピタキシャルGe109を示す断面図である。ナノワイヤ106の上で連続的かつ円滑なGe成長を得るために、約300°Cの低成長温度を使用することができる。代わって、この成長は2つのステップで実行することができ、第1のステップはより低い温度でのシーディングステップであり、それに続いてより高い温度での第2の成長ステップが行われる。たとえば、以下の図24の説明を参照されたい。ゲルマンGeH4などの前駆物質は、低い成長温度でもSiO2およびSi3N4の上で優れた付着選択性を示す。図5に示されているように、Geは、その成長選択性のためにSiナノワイヤ106の露出領域の上にすなわち、FETのソースおよびドレイン領域内にのみ付着する。図6は、図5の構造の他の見方、すなわち、平面図を示す図である。図6に示されているように、Geはナノワイヤの露出領域の上にすなわち、上面および側面上にのみ付着するので、エピタキシャルGe109はファセット状態に見える。ソースおよびドレイン領域のドーピングは、Geエピタキシ中のその場でのドーピングin-situdopingによって、または代わって、従来のイオン注入によって熱混合の前に以下を参照得ることができる。その場でのドーピングを使用する場合、GeH4の流れにジボランB2H6などのホウ素源が加えられる。イオン注入を使用する場合、ソースおよびドレイン領域にホウ素または二フッ化ホウ素BF2が注入される。チャネル領域はHSQマスク108によってマスキングされるので、ドーピングなしの状態で残存することに留意されたい。また、エピタキシャルGe109の代わりにエピタキシャルSixGe1-x合金を使用することも可能である。一般に、Siを追加するにはより高い成長温度が必要である。さらに、シランSiH4などの多くのSi前駆物質により、成長選択性すなわち、誘電体表面上のSi付着の欠落が失われる。成長選択性を維持するために、成長混合物に塩酸HCLを加えることができる。代わって、四塩化シリコンSiCl4およびジクロロシランH2SiCl2などの塩素含有Si前駆物質が頻繁に使用される。成長温度は使用される前駆物質によって決まる。たとえば、SiH4を使用する場合、500°Cより高い成長温度が必要である。SixGe1-x合金内のSixの含有量は、GeH4に対するSiH4の流量率または分圧を調整することによって制御される。また、SiGe合金へのSiの取り込みも成長温度によって決まる。図7は、ソースおよびドレイン領域112内のSiナノワイヤ106内にエピタキシャルGe109を押し込んでe-SiGeソースおよびドレインを形成するために使用されている熱混合を示す断面図である。Si内のGeの混合は、SiO2図示せずなどの誘電体膜でソースおよびドレイン領域をキャッピングし、約500°C~約1000°Cの温度でアニーリングすることによって達成される。Geの融解温度は約937°Cである。Ge融解物を形成するアニール温度によって、結果的にソースおよびドレイン領域内により均一なSiGe合金が得られることになるが、チャネル領域内にGeが侵入することになる可能性もある。図7に示されているように、ナノワイヤの一部分106aはHSQマスク108の下に残存する。この一部分106aはFETのチャネルとして機能することになる。上記で強調したように、ドープ基板はFETのバックゲートとして機能し、その上の窒化物膜はゲート誘電体として機能する。任意選択で、ソースおよびドレイン領域112内のGe濃度はGe凝縮を使用して増加することができる。このプロセスでは、ソースおよびドレイン表面は約900°C~約1100°Cの温度で酸化される。酸化プロセス中に、Ge原子は、残りの酸化していないSiGe合金を形成し凝縮するSiGe酸化物層から撥ね返される。その結果、残りのSiGe合金内のGe濃度が増加する。Ge凝縮に関する詳細については、T.Tezuka他によるFabricationofStrainedSionanultrathinSiGe-on-InsulatorVirtualSubstrateWithaHigh-GeFractionAppliedPhysicsLetters、第79巻、第12号2001年9月を参照されたい。デバイス形成を完了するためにソースおよびドレインならびにバックゲートへの接点が形成される図示せず。これらの接点およびその形成のための適切なプロセスは、当業者にとって既知のものであり、したがって、本明細書ではこれ以上説明しない。次に、図8~図23を参照することによりトップダウンSiナノワイヤ形成プロセスに関連して本発明の技法の実証例について説明する。図8は、シリコンオンインシュレータSOIウェハ内に形成された1つまたは複数のナノワイヤを含む、このプロセスのための開始構造を示す断面図である。SOIウェハは、典型的に、埋め込み酸化物BOXの上のSOI層と、SOI層とは反対側のBOXに隣接する基板とを含む。図8に示されている模範的な実施形態では、その両端にパッド802が取り付けられた複数のナノワイヤ801は、たとえば、従来のリソグラフィおよびRIEプロセスを使用して、SOI層内にエッチングされている。図示の通り、BOX804たとえば、SiO2を含むおよび基板806はエッチングされたSOI層の下に存在する。図9以下に記載するの参照によりさらに明らかになるように、ナノワイヤ801およびパッド802ははしご形構成を有し、すなわち、ナノワイヤははしごの横木のようにパッドを接続している。図9は、図8の構造の他の見方、すなわち、平面図を示す図である。図9に示されているように、ナノワイヤ801およびパッド802ははしご形構成を有する。ナノワイヤのそれぞれは、ナノワイヤの幅wとSOI層の厚さtによって設定される長方形の断面を有する図8を参照。図10は、ナノワイヤ801およびパッド802の上に形成されている熱酸化物810と、ナノワイヤ801の一部分の上の熱酸化物810上に形成されているダミーゲート812と、ダミーゲート812の両側に形成されているスペーサ814とを示す断面図である。模範的な一実施形態によれば、熱酸化物810は、酸素含有環境において約700°C~約1000°Cの温度までその構造体を加熱して、Siナノワイヤおよびパッドの露出表面上に、たとえば、SiO2を形成させることによって形成される。次に、ポリシリコンポリSiなどのダミーゲート材料をその構造体の上にブランケット付着させ、従来のリソグラフィおよびエッチング技法を使用してパターン形成して、ダミーゲート812を形成する。スペーサ814は、その構造体の上にSi3N4などの適切なスペーサ材料をブランケット付着させ、次にRIEなどの標準的なエッチングプロセスを使用してスペーサ814を定義することによって同様に形成することができる。ポリSiおよびSi3N4はいずれも熱酸化物に関してたとえば、RIEにより選択的にエッチングすることができる。ダミーゲート812の上の膜は、ゲートエッチング中にダミーゲートラインをマスキングするために使用されたハードマスク815である。ハードマスク815はSiO2膜またはSi3N4膜にすることができる。原則として、ダミーゲート材料をブランケット付着させる。SiO2またはSi3N4膜ハードマスク材料をダミーゲート材料の上に付着させる。フォトレジストはスピンコーティングされ、リソグラフィを使用してパターン形成される。フォトレジストイメージはエッチングたとえば、RIEによりSiO2またはSi3N4膜に転写される。レジストを剥離し、RIEを使用してダミーゲートをエッチングし、パターン形成されたSiO2またはSi3N4はハードマスク815として機能する。ダミーゲートは完全にまたは部分的にナノワイヤを取り囲むことになる。以下の取り囲みゲートおよびオメガゲートの説明を参照されたい。ダミーゲートは、ナノワイヤのチャネル部分をマスキングするために使用され、以下により詳細に説明するように、チャネル内に追加のひずみを付与するためにプロセス中に後で除去され、交換ゲートで置き換えられることになる。図11は、図10の構造の他の見方、すなわち、平面図を示す図である。プロセス中のこの時点では、上記で強調したようにダミーゲート812によって取り囲まれたナノワイヤの一部分がFETの複数チャネル本明細書ではひとまとめにしてFETの1つのチャネル領域とも呼ばれるとして機能し、ダミーゲート812から外に延びるナノワイヤの一部分ならびにパッドがFETのソースおよびドレイン領域を形成するために使用されることに留意することは有用である。また、ダミーゲート812から外に延びるナノワイヤの一部分は、パッドおよびチャネルと区別するために、本明細書ではソースおよびドレイン拡張部または単純に拡張部と呼ばれる場合もある。図12は、たとえば、エッチングにより熱酸化物810の露出部分を除去することにより露出されているソースおよびドレイン拡張部ならびにパッドの一部分すなわち、図12で816と表示されている領域を示す断面図である。パッドの部分露出は任意選択である。たとえば、ソースおよびドレイン拡張部から、ならびにパッドのすべての領域から酸化物を除去することは可能である。部分露出が望ましい場合に追加のリソグラフィステップが必要であることは注目に値することである。熱酸化物810を除去するために使用可能な典型的なエッチングは100:1のDHFの使用を含む。図13は、図12の構造の他の見方、すなわち、平面図を示す図である。熱酸化物810の露出部分を除去するためのエッチング後に、領域816上のエピタキシャルGeの選択成長が実行される。ソースおよびドレイン拡張部ならびにパッドの一部分の上で連続的かつ円滑なGe成長を得るために、GeH4上記を参照などのGe前駆物質の存在下で約300°Cの低成長温度が使用される。代わって、この成長は2つのステップで実行することができ、第1のステップはより低い温度でのシーディングステップであり、それに続いてより高い温度での第2の成長ステップが行われる。たとえば、以下の図24の説明を参照されたい。Ge成長後の構造は図14に示されている。具体的には、図14は、ソースおよびドレイン拡張部ならびにパッドの一部分上にすなわち、上記の領域816内に図12を参照成長させたエピタキシャルGe818を示す断面図である。図15は、図14の構造の他の見方、すなわち、平面図を示す図である。また、上記のように、エピタキシャルGeの代わりにエピタキシャルSixGe1-x合金を使用することも可能である。SiGeに関する成長パラメータは上述のものと同じである。ソースおよびドレイン領域のドーピングは、Geエピタキシ中のその場でのドーピングによって、または代わって、従来のイオン注入によって熱混合の前に以下を参照、得ることができる。その場でのドーピングを使用する場合、GeH4の流れにジボランB2H6などのホウ素源が加えられる。イオン注入を使用する場合、ソースおよびドレイン領域にホウ素または二フッ化ホウ素BF2が注入される。図16は、e-SiGeソースおよびドレイン領域820を形成するために使用されているソースおよびドレイン拡張部ならびにパッドの一部分のエピタキシャルGe818およびSiの相互拡散を示す断面図である。模範的な一実施形態によれば、ソースおよびドレイン拡張部ならびにパッドの一部分のSi内にエピタキシャルGe818を押し込むために熱混合が使用される。Si内のGeの混合は、SiO2などの誘電体膜でソースおよびドレイン拡張部ならびにパッドの一部分をキャッピングし、約500°C~約1000°Cの温度でアニーリングすることによって達成される。Geの融解温度は約937°Cである。Ge融解物を形成するアニール温度によって、結果的にソースドレイン領域内により均一なSiGe合金が得られることになるが、チャネル内にGeが侵入することになる可能性もある。任意選択で、ソースおよびドレイン領域内のGe濃度はGe凝縮によって増加することができる。凝縮によってGe濃度を増加するための技法については上記で詳細に説明した。図17は、図16の構造の他の見方、すなわち、平面図を示す図である。次に、この構造体の上に、すなわち、ダミーゲート812、スペーサ814、ならびにe-SiGeソースおよびドレイン領域820の上に、厚い誘電体膜を付着させる。この誘電体膜はダミーゲートの高さより厚くなければならず、そうではない場合、平坦化は不可能になるであろう。典型的なダミーゲートの高さは約50nm~約100nmである。したがって、この事例では、誘電体膜は好ましくは少なくとも100nmの厚さである。図18は、結果的に誘電体膜822が得られるように、誘電体膜を平坦化するために使用されている化学的機械的研磨CMPを示す断面図である。模範的な一実施形態によれば、誘電体膜822は酸化物を含む。図18に示されているように、CMPは、ダミーゲート812の上面を露出するようにも機能するすなわち、ハードマスク815が誘電体膜822と同様の材料のものになるように選択され、したがって、誘電体膜822と同じ研磨特性を有する場合、ハードマスク815はCMPによって除去することができる。代わって、ハードマスク815は、CMPストップ層として機能するすなわち、容易に研磨されないように選択することができる。研磨パッドがハードマスク815に達すると、CMPによる材料の除去はほとんど停止する。CMP後、ハードマスク815は選択性エッチングステップによって除去される。図19は、図18の構造の他の見方、すなわち、平面図を示す図である。チャネル内により高いひずみを誘導するために、たとえば、従来の選択性エッチングプロセスを使用してダミーゲート812を除去し、チャネル領域上記のように、ダミーゲートによって取り囲まれ、その後、以下に記載するように交換ゲートによって取り囲まれたナノワイヤの一部分として定義されるものを露出する。たとえば、図20を参照されたい。図20は、除去されているダミーゲート812を示す断面図である。ナノワイヤはもはやダミーゲート材料によって保持されず、ソースドレインストレスおよび誘電体膜822による任意のストレスに反応することができるので、ゲートのエッチングにより、チャネル内により高い追加のひずみが発生する。図20に示されているように、ダミーゲートの除去によって誘電体膜822内にトレンチ823が残り、その側壁はスペーサ814によって裏打ちされる。また、ダミーゲートの除去により、トレンチの最下部でナノワイヤの上の熱酸化物810の一部分が露出することになり、それは完成したFET構成の要件次第で除去することもできる。図21は、図20の構造の他の見方、すなわち、平面図を示す図である。次に、除去したダミーゲートの代わりに交換ゲートが形成される。上記で強調したように、ダミーゲートの除去によって露出されたナノワイヤの上の熱酸化物810の一部分は、たとえば、エッチングによって除去し、従来の付着プロセスを使用して適切なゲート誘電体材料で置き換えることもできる。一例としてのみ示すと、交換ゲートが金属ゲートである場合、熱酸化物の代わりに高k誘電体を付着させることができる。図22は、除去されたダミーゲートの代わりに形成されている交換ゲート824を示す断面図である。従来のプロセスを使用して交換ゲート824を形成することができる。一例としてのみ示すと、トレンチ823を充填する構造体の上にゲート導体適切なゲート金属などを付着させることができる。ゲート導体は、たとえば、CMPを使用して、誘電体膜822の表面まで研磨することができる。図23は、図22の構造の他の見方、すなわち、平面図を示す図である。交換ゲート824は、ダミーゲートの除去によって導入されたチャネル内の追加のひずみを固定するすなわち、保持し維持するように機能する。ダミーゲートの除去後、2つのゲート形状、すなわち、取り囲みゲートとオメガゲートを形成できることは注目に値することである。取り囲みゲートとオメガゲートの例は,図25および図26にそれぞれ示されているいずれについても以下に説明する。チャネル領域として機能するナノワイヤのそれぞれの一部分を完全に取り囲む取り囲みゲートを形成するために、BOX804にエッチングを行ってナノワイヤを解放する。チャネル領域を完全にカプセル化するために、コンフォーマルゲート誘電体付着と、それに続いてコンフォーマルゲート導体付着すなわち、交換ゲートが行われる。代わって、BOX804がそれぞれのナノワイヤ801の最下部に接触している場合、付着させた交換ゲートがオメガ形のゲートを形成する。図24は、たとえば、上記の図1~図7の説明に併せて記載されているようにボトムアップSiナノワイヤ形成プロセスに併せて本発明の技法を使用して形成された複数のFETの画像である。具体的には、チャネル長が異なるいくつかのFETが同じナノワイヤ上に形成されている。この方式ではグローバルバックゲートが使用されるので、それぞれのFETのチャネル長はパターン形成されたHSQマスクの幅すなわち、ソースおよびドレイン領域間の間隔によって設定される。Ge前駆物質としてGeH4を使用して超高真空化学気相堆積UHV-CVDチャンバ内でGeエピタキシが行われた。この成長は2つのステップからなり、すなわち、300°Cで実行され、ナノワイヤの上に連続的なGeシェルを発生させたシーディングステップと、400°Cで実行される第2の成長ステップである。自己整合性ホウ素注入を使用して、ソースおよびドレイン領域にドーピングした。ソースおよびドレイン領域のそれぞれを接続する金属線にパターン形成して、FET接点を形成した。図25は、本発明の技法を使用して達成可能な模範的な取り囲みゲート構成を示す断面図である。たとえば、上記の図22および図23の説明を参照されたい。実際に、図25に示されているものは、図23の構造が取り囲みゲートを有するときにその構造を通る線A1-A2に沿って切断した断面である。図25に存在する構造のすべてについて上記で詳細に説明しており、その説明は本明細書に組み込まれている。図25では、デバイスのチャネルとして機能するナノワイヤ801の一部分のそれぞれが、ゲート誘電体および交換ゲート824によって完全に取り囲まれている。これが可能であるのは、この領域内でナノワイヤを懸垂するためにBOX804の一部分が除去されているためであるすなわち、ナノワイヤは完全に解放されている。この実施形態では、ナノワイヤがもはやBOXによって保持されず、交換ゲートによって完全にカプセル化できるように、BOXに対して十分なエッチングが行われる。図26は、本発明の技法を使用して達成可能な模範的なオメガゲート構成を示す断面図である。たとえば、上記の図22および図23の説明を参照されたい。実際に、図26に示されているものは、図23の構造がオメガゲートを有するときにその構造を通る線A1-A2に沿って切断した断面である。図26に存在する構造のすべてについて上記で詳細に説明しており、その説明は本明細書に組み込まれている。図26では、デバイスのチャネルとして機能するナノワイヤ801の一部分のそれぞれが、ゲート誘電体および交換ゲート824によって部分的に取り囲まれている。この構成は、BOX804の小さい部分804aがこの領域内のナノワイヤのそれぞれに取り付けられた結果である。したがって、交換ゲートおよびゲート誘電体はナノワイヤを完全に取り囲むことができず、交換ゲートが形成されるときに、ギリシャ文字のオメガΩに似た形状になっている。本発明の例示的な諸実施形態について本明細書で説明してきたが、本発明はこれらの正確な諸実施形態に限定されず、当業者であれば本発明の範囲を逸脱せずに様々な他の変更および修正が可能であることを理解されたい。"