基板の第1領域に第1半導体層を、第2領域に第2半導体層を形成する第2工程と、前記第1領域に前記第1半導体層と離間して第1電極を、前記第2領域に前記第2半導体層と離間して第2電極を形成する第3工程と、前記第1領域の前記第1半導体層と前記第1電極とを電気的に接続する第3電極を形成すると共に、前記第1半導体層及び前記第2半導体層を露出させる第4工程と、前記第2半導体層をエッチング量の指標として用いて露出された前記第1半導体層をエッチングする第5工程とを有することを特徴とする液晶表示装置の製造方法。ガラス基板の画素領域に第1ゲート電極を、膜厚TEG部に第2ゲート電極を形成するゲート電極形成工程と、前記第1及び第2ゲート電極が形成された前記ガラス基板上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記画素領域の前記第1ゲート電極が形成された前記ゲート絶縁膜上に第1半導体層を、前記膜厚TEG部の前記第2ゲート電極が形成された前記ゲート絶縁膜上に第2半導体層を形成する半導体層形成工程と、前記画素領域の前記ゲート絶縁膜上に前記第1半導体層と離間して第1画素電極を、前記膜厚TEG部の周辺の前記ゲート絶縁膜上に前記第2半導体層と離間して第2画素電極を形成する画素電極形成工程と、前記ガラス基板上に導電膜を平面ベタに形成後、ホトレジストパターンをマスクとして、前記画素領域の前記第1半導体層と前記第1画素電極とを電気的に接続するドレイン電極を形成すると共に、前記第1半導体層及び前記第2半導体層を露出させるドレイン電極形成工程と、引き続き、前記ホトレジストパターンをマスクとし、前記第2半導体層をエッチング量の指標として用いて露出された前記第1半導体層をエッチングするチャネルエッチング工程と、その後、前記ガラス基板上に絶縁膜を形成する絶縁膜形成工程と、前記第1画素電極上の前記絶縁膜上に共通電極を形成する共通電極形成工程と、を有することを特徴とする液晶表示装置の製造方法。請求項1記載の液晶表示装置の製造方法において、前記第1及び前記第2半導体層は、非晶質シリコン層であることを特徴とする液晶表示装置の製造方法。請求項1記載の液晶表示装置の製造方法において、前記第1及び前記第2電極は、ITO電極であることを特徴とする液晶表示装置の製造方法。請求項1記載の液晶表示装置の製造方法において、前記第2領域に形成される前記第2電極の面積や位置は、前記第5工程において前記第1半導体層と前記第2半導体層のエッチング量が同等となるように決定されることを特徴とする液晶表示装置の製造方法。請求項2記載の液晶表示装置の製造方法において、前記導電膜は、Mo膜或いは、Mo膜やAl含有Mo膜でAl膜を挟んだ多層膜であることを特徴とする液晶表示装置の製造方法。請求項2記載の液晶表示装置の製造方法において、前記第1及び前記第2半導体層は非晶質シリコン層、前記第1及び前記第2画素電極はITO電極であることを特徴とする液晶表示装置の製造方法。基板上の第1領域に画素領域が設けられた液晶表示装置において、前記画素領域には、ゲート電極と、前記ゲート電極上に設けられたゲート絶縁膜と、ゲート電極上部の前記ゲート絶縁膜上に設けられた半導体層および画素電極と、前記半導体層と前記画素電極上に配置され前記半導体層と前記画素電極とを電気的に接続するドレイン電極と、前記画素電極の上部に配置された共通電極とが設けられ、前記基板上の第2領域には、前記画素電極と同時に形成された同一材料からなる電極が設けられていることを特徴とする液晶表示装置。請求項8記載の液晶表示装置において、前記ゲート絶縁膜は窒化シリコン膜、前記半導体層は非晶質シリコン層、前記画素電極はITO電極であることを特徴とする液晶表示装置。図1は、従来のIPS方式の課題であるTFT基板における導電膜、絶縁膜等の層数の低減を含め、発明者等が検討した新規なTFT基板の製法及び構造を説明するための断面図であり、図4はTFT基板の平面図である。TFT基板は、図4に示すように基板1、製品部液晶表示装置部12、製品画素部13、製品配線部14、膜厚TEG部17を有する。本図では2つの製品部を含む。このTFT基板の製造方法について説明する。図1aに示すように、ガラスで形成された基板1の上にゲート電極2を形成するゲート電極形成工程。ゲート電極2は例えば、Alアルミニウムやその化合物、合金の上にMoモリブデンやその化合物、合金が積層された構成となっている。次に、図1bに示すように、ゲート電極2が形成された基板1上にSiN窒化シリコンのCVD法によってゲート絶縁膜3を形成し、更に、ゲート絶縁膜3の上で、ゲート電極2の上方に半導体層4を形成するゲート絶縁膜形成工程、半導体層形成工程。半導体層4としてCVD法によってa-Si膜を形成した。この半導体層4の所定の領域がTFTにおけるチャネル層となる。次に、図1cに示すように半導体層4が形成された基板1上にITO膜を平面ベタで形成後、ホトリソグラフィによって半導体層4上のITO膜が除去されるようにパターニングして画素電極5を形成する画素電極形成工程。次に、図1dに示すように、半導体層4及び画素電極5が形成された基板1上にMo膜又は、Al含有Mo膜やMo膜でAl膜を挟んだ多層膜を平面ベタで形成後、ホトレジスト膜7をエッチングマスクとして用いるホトリソグラフィにより、所定の領域の半導体層と画素電極が露出され、Mo等の膜が半導体層4上から画素電極上へ延伸して残るようにパターニングしてドレイン電極6を形成するドレイン電極形成工程と共に、露出された半導体層4のチャネルエッチング8を行なうチャネルエッチング工程。半導体層4のエッチングはSF6やCF4等フッ素を含む反応ガスを用いて行なった。画素電極5の一部はドレイン電極6と重なっており、画素電極5とドレイン電極6とは電気的に接続されている。半導体層4とドレイン電極6との間にはオーミックコンタクトをとるために、図示しないnSi層が形成されている。次に、図1eに示すように、チャネルエッチングされた半導体層4、画素電極、ドレイン電極6等を覆うように絶縁膜パッシベーション膜9を形成する絶縁膜形成工程。この絶縁膜9はSiN膜であり、CVD法によって形成した。次に、図1fに示すように、共通電極画素電極5上部において櫛歯状をITO膜により形成した共通電極形成工程。なお、パッシベーション膜9は本来TFTを保護するために形成されるが、図1においては、共通電極10と画素電極5の間の絶縁膜の役割を兼ねている。その後、iカラーフィルタ等が形成された対向基板の貼り合せ、ii液晶充填、iii貼り合せた基板の切断、iv駆動回路搭載、vバックライトの組み合せ等の工程を経て液晶表示装置が完成する。なお、上記i~iiiの順番は問わない。上記工程により製造されたTFT基板は、従来のIPS方式の構造に比し、ドレイン電極と画素電極との間の絶縁膜の形成工程や加工工程が省略され、低コスト化を図れることが分かった。しかしながら、更なる検討を進めた結果、上記プロセスで製造したTFT基板を備えた液晶表示装置において点灯異常の発生することが判明した。本発明は上記問題点に鑑みてなされたものであり、本発明の目的は、層数を低減し、製造コストを抑え、かつ点灯異常を抑制して製造歩留まりの向上を図ることのできる液晶表示装置の製造方法及び信頼性の高い液晶表示装置を提供することにある。上記目的を達成するための一実施形態として、基板の第1領域に第1半導体層を、第2領域に第2半導体層を形成する第2工程と、前記第1領域に前記第1半導体層と離間して第1電極を、前記第2領域に前記第2半導体層と離間して第2電極を形成する第3工程と、前記第1領域の前記第1半導体層と前記第1電極とを電気的に接続する第3電極を形成すると共に、前記第1半導体層及び前記第2半導体層を露出させる第4工程と、前記第2半導体層をエッチング量の指標として用いて露出された前記第1半導体層をエッチングする第5工程とを有することを特徴とする液晶表示装置の製造方法とする。また、基板上の第1領域に画素領域が設けられた液晶表示装置において、前記画素領域には、ゲート電極と、前記ゲート電極上に設けられたゲート絶縁膜と、ゲート電極上部の前記ゲート絶縁膜上に設けられた半導体層と、前記半導体層と離間して配置された画素電極と、前記半導体層と前記画素電極上に配置され前記半導体層と前記画素電極とを電気的に接続するドレイン電極と、前記画素電極の上部に配置された共通電極とが設けられ、前記基板上の第2領域には、前記画素電極と同時に形成された同一材料からなる電極が設けられていることを特徴とする液晶表示装置とする。本発明によれば、画素領域において画素電極形成後にドレイン電極を形成し、膜厚TEG周辺にも画素電極を形成しておくことにより、層数を低減し、製造コストを抑え、かつ点灯異常を抑制して製造歩留まりの向上を図ることのできる液晶表示装置の製造方法及び信頼性の高い液晶表示装置を提供することができる。本発明者等は、図1に示した工程で製造した液晶表示装置のTFT基板で発生した点灯異常の原因について詳細に検討した。その結果、半導体層4がチャネルエッチングの際に異常に厚くエッチングされていることを見出した。一方、画素領域におけるチャネルエッチング量の指標として用いていた膜厚TEGでは異常エッチングが認められなかった。そこで、膜厚TEGの製造工程について調べた。図2に膜厚TEG周辺における製造工程を示す概略断面図を示す。図2aに示すゲート電極形成工程、図2bに示すゲート絶縁膜及び半導体層形成工程、図2eに示す絶縁膜形成工程は、図1abeと同様にそれぞれの構成要素が形成されるが、画素電極工程において、図2cでは画素電極が形成されず、共通電極形成工程において、図2fでは共通電極が形成されない。特に、図2cにおいて画素電極が形成されないため、チャネルエッチング工程において、画素領域では、エッチングガスに曝されるのは、図1dに示したように半導体層4、レジスト及び画素電極5であるが、膜厚TEG周辺では、図2dに示したように半導体層4とゲート絶縁膜である。エッチングガスに対してこれらを構成する材料のエッチング耐性を調べた結果、エッチングマスクとして用いたレジストの他、画素電極5を構成するITOの耐性が高いことが分かった。すなわち、図1dに示した工程においては、エッチング反応が供給律速となっており、被エッチング材料の領域が小さな画素領域では余剰エッチングガスが発生してチャネルエッチングが加速され、一方、被エッチング材料の領域が大きな膜厚TEG周辺ではエッチング速度が画素領域に比し、異なる小さい。そのために、膜厚TEGの値をエッチング量の指標として用いた場合、画素領域での半導体層のエッチング量が異常に大きくなると考えられた。図6を用いて更に説明する。図6は、チャネルエッチング工程におけるエッチング状況を説明するためのTFT基板の概略断面図であり、aはトランジスタTFTを含む画素領域、bは膜厚TEGを含む周辺部で画素電極が形成されていない場合、cは膜厚TEGを含む周辺部で画素電極が形成されている場合を示す。チャネルエッチング工程において、画素領域では図6aに示すように、エッチングガスFは画素領域全面に供給されるが画素電極5上やレジスト膜上のエッチングガスは消費されないため半導体層4上へ供給され、半導体層4のエッチングが加速され、異常に厚くエッチングされる。一方、膜厚TEG周辺では図6bに示すように、エッチングガスFは膜厚TEG周辺全面に供給され、供給された領域で消費されるため、エッチング速度が画素領域におけるエッチング速度と異なり、遅くなる。そこで、画素領域と膜厚TEG周辺とにおいて半導体層4のエッチング量を揃えるためには、図6cに示すように膜厚TEG周辺のゲート絶縁膜3を画素電極5で覆い、エッチングガスFのゲート絶縁膜3上での消費を抑制して画素領域と同等のエッチング条件となるようにすれば良いと考えた。本発明は上記知見に基づいて生まれたものであり、ITO膜を画素領域だけでなく、膜厚TEG周辺にも配置し、チャネルエッチング工程において、画素領域と膜厚TEG周辺における被エッチング膜の面積率を調整することを特徴とする。以下に本発明について実施例を用いて詳細に説明する。第1の実施例について、主に図3を用いて説明する。図3は液晶表示装置のTFT基板の膜厚TEG周辺における製造工程を示す概略断面図であり、aはゲート電極形成工程、bはゲート絶縁膜及び半導体層形成工程、cは画素電極形成工程、dはドレイン電極形成及びチャネルエッチング工程、eは絶縁膜形成工程、fは共通電極形成工程である。画素領域の製造工程は図1と同様である。なお、図1と図3に示す同一符号は同一の構成要素を示し、同一材料で同時に形成される。まず、ガラス基板1上の膜厚TEG部にゲート電極2を形成した図3a。ゲート電極2は、下層が200nm厚のAlNd合金膜で、上層が40nm厚のMoCr合金膜の二層膜とした。MoCr合金膜は、例えばAlNd合金膜が他の用途端子部等に使用されたときに、AlNd合金とITOとの反応を防止することができる。次に、ゲート電極2が形成されたガラス基板1上にゲート絶縁膜3を形成すると共に、膜厚TEG部のゲート電極2の上部に半導体層4を形成した図3b。ゲート絶縁膜3は、350nm厚の窒化シリコン膜SiN膜をCVDChemicalVaporDeposition法により形成した。また、半導体層4は、150nm厚の非晶質シリコン膜a-Si膜をCVD法により形成し、ポジレジストを用いたホトリソグラフィによりパターニングした。次に、半導体層が形成された基板上の膜厚TEG部の周辺に半導体層4と離間して画素電極5を形成した図3c。画素電極5は、目標厚さを77nmとして平面ベタに形成後、ホトリソグラフィによりパターニングし、た。電極のパターニングの際の画素電極の配置や面積は、画素領域における半導体層4のエッチングチャネルエッチング量と、膜厚TEG部の半導体層4のエッチング量とが同等となるように決定される。この面積や配置は実験的に求めることも出来るし、使用するエッチングガスの種類や濃度、各材料のエッチング速度を用いてシミュレーションにより求めることもできる。図5は膜厚TEG周辺に画素電極を配置した場合のTFT基板の平面図である。膜厚TEG周辺において画素電極を配置する領域としては、図5に示すように製品エリア内パターン配置例15や製品エリア外パターン配置例16があげられる。製品エリア内パターン配置例15の場合、この領域に配置された画素電極と共通電極とを電気的に接続することにより、ノイズを低減する効果がある。なお、製品部間の切断部には、異物発生防止の観点から画素電極を配置しないことが望ましい。次に、画素電極が形成された基板上にドレイン電極を形成後、チャネルエッチングを行う図3d。本実施例では、Mo膜を平面ベタに形成後、ポジレジストを用いたホトリソグラフィにより、膜厚TEG部や膜厚TEG周辺のMo膜は全て除去した。但し、画素領域と同様にドレイン電極のパターニングに用いたレジスト膜と共に膜厚TEGが露出するように残しておくことも出来る。この場合、このレジスト膜はエッチングに対してマスクとして働くため膜厚TEG周辺において画素電極の代替物として用いることもできる。チャネルエッチングは、ドレイン電極形成に用いたレジストパターンを流用し、SF6ガスを用いて行なった。その際、画素領域における半導体層4のエッチング量は、膜厚TEGの半導体層4のエッチング量を指標とした。なお、エッチングガスとしてSF6ガスを用いたが、フッ素を含むガスであれば使用することができる。次に、チャネルエッチングが行なわれた基板上に平面ベタに絶縁膜9を形成した図3e。絶縁膜9は、500nm厚のSiN膜をCVD法により形成した。この絶縁膜はTFTを保護するためのパッシベーション膜としても機能する。次に、絶縁膜が形成された基板上に共通電極を形成した図3f。本実施例では、共通電極用のITO膜を平面ベタに形成後、膜厚TEG部や膜厚TEG周辺のITO膜を全て除去した。その後、iカラーフィルタ等が形成された対向基板の貼り合せ、ii液晶充填、iii貼り合せた基板の切断、iv駆動回路搭載、vバックライトの組み合せ等の工程を実施して液晶表示装置を作製した。上記実施例により作製した液晶表示装置を評価した結果、チャネル半導体層の異常エッチングを防止することにより点灯異常の発生を抑制することができた。また、信頼性を向上することができた。以上述べたように、本実施例によれば、層数を低減し、製造コストを抑え、かつ異常点灯を抑制して製造歩留まりの向上を図ることのできる液晶表示装置の製造方法及び信頼性の高い液晶表示装置を提供することができる。また、製品エリア内にエッチング量調整用の画素電極を配置することにより、ノイズ低減を図ることが可能となる。