アナログ/デジタル変換器とデジタル/アナログ変換器とを内蔵する半導体集積回路であって、前記デジタル/アナログ変換器は、前記アナログ/デジタル変換器をテストするためのテスト信号生成器として使用可能とされたものであり、前記半導体集積回路は、前記デジタル/アナログ変換器の出力端子と前記アナログ/デジタル変換器の入力端子との間に入力端子と出力端子とが接続されたバッファ増幅器を更に具備して、前記バッファ増幅器の前記出力端子と前記アナログ/デジタル変換器の前記入力端子とのいずれか一方は、前記半導体集積回路の外部端子として前記半導体集積回路の外部に導出されていることを特徴とする半導体集積回路。請求項1において、前記バッファ増幅器は非反転入力端子が前記デジタル/アナログ変換器の前記出力端子に接続され反転入力端子と出力端子とが前記アナログ/デジタル変換器の前記入力端子に接続されたボルテージホロワによって構成されたことを特徴とする半導体集積回路。請求項2において、前記半導体集積回路は、前記バッファ増幅器の前記ボルテージホロワの前記出力端子と前記アナログ/デジタル変換器の前記入力端子との間に接続されたスイッチを更に具備することを特徴とする半導体集積回路。請求項3において、前記アナログ/デジタル変換器のテスト期間において前記スイッチはオン状態に制御され、前記デジタル/アナログ変換器の前記出力端子から出力されるテストアナログ出力信号が前記アナログ/デジタル変換器の前記入力端子に前記オン状態の前記スイッチを介して供給可能とされたことを特徴とする半導体集積回路。請求項4において、前記半導体集積回路は、入力端子に前記半導体集積回路の外部のアナログ入力信号が供給可能とされ出力端子が前記アナログ/デジタル変換器の前記入力端子に接続されたアナログ入力増幅器を更に具備したことを特徴とする半導体集積回路。請求項4において、前記半導体集積回路は、前記バッファ増幅器の前記ボルテージホロワの前記出力端子と前記スイッチとの間に接続され電圧利得が1未満の減衰器を更に具備したことを特徴とする半導体集積回路。請求項4において、前記アナログ/デジタル変換器は、電力計の電圧測定用アナログ/デジタル変換器と電流測定用アナログ/デジタル変換器とを含むものであり、前記電圧測定用アナログ/デジタル変換器と前記電流測定用アナログ/デジタル変換器とをテストする前記テスト信号生成器として前記デジタル/アナログ変換器が使用可能とされたことを特徴とする半導体集積回路。請求項4において、前記アナログ/デジタル変換器は、多相電力計の複数の電圧測定用アナログ/デジタル変換器と複数の電流測定用アナログ/デジタル変換器とを含むものであり、前記複数の電圧測定用アナログ/デジタル変換器と前記複数の電流測定用アナログ/デジタル変換器とをテストする前記テスト信号生成器として前記デジタル/アナログ変換器が使用可能とされたことを特徴とする半導体集積回路。請求項1乃至請求項8のいずれかにおいて、前記半導体集積回路は、通常動作の前記半導体集積回路の前記アナログ/デジタル変換器から生成されるデジタル出力信号を処理可能な中央処理ユニットを更に具備したことを特徴とする半導体集積回路。アナログ/デジタル変換器とデジタル/アナログ変換器とを内蔵する半導体集積回路の検査方法であって、前記デジタル/アナログ変換器は、前記アナログ/デジタル変換器をテストするためのテスト信号生成器として使用可能とされたものであり、前記半導体集積回路は、前記デジタル/アナログ変換器の出力端子と前記アナログ/デジタル変換器の入力端子との間に入力端子と出力端子とが接続されたバッファ増幅器を更に具備して、前記バッファ増幅器の前記出力端子と前記アナログ/デジタル変換器の前記入力端子とのいずれか一方は、前記半導体集積回路の外部端子として前記半導体集積回路の外部に導出されており、前記半導体集積回路の前記外部端子に接続された外部試験装置によって、前記バッファ増幅器を介して出力される前記デジタル/アナログ変換器から生成されるテストアナログ信号が所定の許容誤差以下か否かを判定する判定ステップを有することを特徴とする半導体集積回路の検査方法。請求項10において、前記判定ステップにより前記テストアナログ信号が前記所定の許容誤差以下であると判定された前記デジタル/アナログ変換器を使用して前記アナログ/デジタル変換器をテストするテストステップを有することを特徴とする半導体集積回路の検査方法。請求項11において、前記バッファ増幅器は非反転入力端子が前記デジタル/アナログ変換器の前記出力端子に接続され反転入力端子と出力端子とが前記アナログ/デジタル変換器の前記入力端子に接続されたボルテージホロワによって構成されたことを特徴とする半導体集積回路の検査方法。請求項12において、前記半導体集積回路は、前記バッファ増幅器の前記ボルテージホロワの前記出力端子と前記アナログ/デジタル変換器の前記入力端子との間に接続されたスイッチを更に具備することを特徴とする半導体集積回路の検査方法。請求項13において、前記アナログ/デジタル変換器のテスト期間において前記スイッチはオン状態に制御され、前記デジタル/アナログ変換器の前記出力端子から出力されるテストアナログ出力信号が前記アナログ/デジタル変換器の前記入力端子に前記オン状態の前記スイッチを介して供給可能とされたことを特徴とする半導体集積回路の検査方法。請求項14において、前記半導体集積回路は、入力端子に前記半導体集積回路の外部のアナログ入力信号が供給可能とされ出力端子が前記アナログ/デジタル変換器の前記入力端子に接続されたアナログ入力増幅器を更に具備したことを特徴とする半導体集積回路の検査方法。請求項14において、前記半導体集積回路は、前記バッファ増幅器の前記ボルテージホロワの前記出力端子と前記スイッチとの間に接続され電圧利得が1未満の減衰器を更に具備したことを特徴とする半導体集積回路の検査方法。請求項14において、前記アナログ/デジタル変換器は、電力計の電圧測定用アナログ/デジタル変換器と電流測定用アナログ/デジタル変換器とを含むものであり、前記電圧測定用アナログ/デジタル変換器と前記電流測定用アナログ/デジタル変換器とをテストする前記テスト信号生成器として前記デジタル/アナログ変換器が使用可能とされたことを特徴とする半導体集積回路の検査方法。請求項14において、前記アナログ/デジタル変換器は、多相電力計の複数の電圧測定用アナログ/デジタル変換器と複数の電流測定用アナログ/デジタル変換器とを含むものであり、前記複数の電圧測定用アナログ/デジタル変換器と前記複数の電流測定用アナログ/デジタル変換器とをテストする前記テスト信号生成器として前記デジタル/アナログ変換器が使用可能とされたことを特徴とする半導体集積回路の検査方法。請求項10乃至請求項18のいずれかにおいて、前記半導体集積回路は、通常動作の前記半導体集積回路の前記アナログ/デジタル変換器から生成されるデジタル出力信号を処理可能な中央処理ユニットを更に具備したことを特徴とする半導体集積回路の検査方法。本発明者等は本発明に先立って、電力計の電流波形信号と電圧波形信号をデータ処理可能なマイクロコントローラの開発に従事した。このような電力計のデータ処理可能なマイクロコントローラでは、電力計の電流波形信号と電圧波形信号はアナログ入力増幅器によって所定の信号レベルに増幅された後に、増幅電流波形信号と増幅電圧波形信号は電流測定用アナログ/デジタル変換器のアナログ入力端子と電圧測定用アナログ/デジタル変換器のアナログ入力端子にそれぞれ供給される。次に電流測定用アナログ/デジタル変換器の電流デジタル出力信号と電圧測定用アナログ/デジタル変換器の電圧デジタル出力信号とは、マイクロコントローラ内部のデジタル演算ユニットによって乗算処理されることによって、瞬時電力デジタル信号が生成される。この瞬時電力デジタル信号がマイクロコントローラの内部のデジタルローパスフィルタの入力端子に供給されることによって、デジタルローパスフィルタの出力端子から有効電力デジタル信号が生成される。更にデジタルローパスフィルタの出力端子から生成される有効電力デジタル信号がマイクロコントローラの内部のデジタル演算ユニットによって絶対値演算処理されることによって、単相の最終有効電力デジタル信号を生成するものである。更に単相の電力計の電流波形信号と電圧波形信号をデータ処理だけではなく、3相/3線の三角接続電力供給ラインに接続される3相/3線の電力計や3相/4線のY接続電力供給ラインに接続される3相/4線の電力計の電流波形信号と電圧波形信号のデータ処理実行のためには、マイクロコントローラは3個の電流測定用アナログ/デジタル変換器と3個の電圧測定用アナログ/デジタル変換器とを必要とする。3相の各相の電流デジタル出力信号と電圧デジタル出力信号とは乗算処理され、乗算デジタル出力信号がデジタルローパスフィルタ処理と絶対値演算処理の後に更に加算処理されることによって、3相の最終有効電力デジタル信号が生成されるものである。この最終有効電力デジタル信号は、マイクロコントローラ内部の液晶駆動コントローラに供給されることによって、電力計に組み込まれた液晶表示装置によって表示されることが可能となる。更に、この最終有効電力デジタル信号は、マイクロコントローラ外部のデジタル通信回路を介してマスタ機器に転送されることが可能となる。また、このマイクロコントローラは、単相または3相の最終有効電力デジタル信号をアナログ出力信号に変換するデジタル/アナログ変換器を内蔵する。従って、デジタル/アナログ変換器からのアナログ出力の最終有効電力信号は、アナログ入力方式の記録装置に供給可能となる。このような電力計の電流波形信号と電圧波形信号をデータ処理可能なマイクロコントローラだけではなく、上記非特許文献3に記載されているように、近年の半導体集積回路はアナログ/デジタル変換器とデジタル/アナログ変換器の両方の変換器を内蔵することが多くなっている。その際には、複数のアナログ/デジタル変換器と1個のデジタル/アナログ変換器とが半導体集積回路に内蔵される場合が多い。従って、1個のデジタル/アナログ変換器の出力からテスト信号を生成して、このテスト信号を複数のアナログ/デジタル変換器の入力に供給して半導体チップの良品と不良品とを選別する選別テスト工程が可能となれば、1個のデジタル/アナログ変換器をBIST方式のテスト信号発生器として使用することが可能となり、半導体集積回路のコストを削減することが可能となる。しかし、この選別テスト工程の以前に、BIST方式でのテスト信号発生器として使用される1個のデジタル/アナログ変換器が正常なデジタル/アナログ変換動作を実行可能であるか否か動作検証する必要があると言う問題が本発明に先立った本発明者等による検討により明らかとされた。一方、近年の世界的な規模でエネルギー使用を合理化しようとする省エネルギーへの関心の増大に伴い、電力計の精度向上が必要とされている。従って、この電力計の精度を向上するには、電力計の実際の使用の以前に予め電力計の誤差を測定して、電力計のマイクロコントローラによってこの誤差を補償する自動校正動作が必要となる。従来は、電力の基準である標準電力発生器が使用され、標準電力発生器から発生される基準電流信号と基準電圧信号を測定対象の電力計に供給する。測定対象の電力計は供給された基準電流信号と基準電圧信号から電力を算出して、算出電力を電力計補正装置に出力する。電力計補正装置は測定対象の電力計から出力された算出電力と基準値とを比較して、誤差補正情報を測定対象の電力計に供給するものである。従って、標準電力発生器を使用する従来の電力計補正方法では、情報の転送回数が多いので、電力計のコストの削減が困難なものであった。従って、電力計の電流測定用アナログ/デジタル変換器の誤差の測定と電圧測定用アナログ/デジタル変換器の誤差の測定とに1個のデジタル/アナログ変換器を使用できれば、標準電力発生器を使用する必要がなくなって、電力計のコストを削減することが可能となる。しかし、電流測定用と電圧測定用のアナログ/デジタル変換器の誤差の測定の以前に、誤差測定用テスト信号発生器として使用される1個のデジタル/アナログ変換器が正常なDA変換動作を実行可能であるか否か動作検証する必要があると言う問題が本発明に先立った本発明者等による検討によって、明らかとされた。本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。従って、本発明の目的とするところは、半導体集積回路に内蔵されたアナログ/デジタル変換器をテストするためのテスト信号発生器として前記半導体集積回路に内蔵されたデジタル/アナログ変換器を使用する際、前記デジタル/アナログ変換器が正常なデジタル/アナログ変換動作を実行可能であるか否か動作検証することを可能とすることにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。すなわち、本発明の代表的な実施の形態は、アナログ/デジタル変換器とデジタル/アナログ変換器とを内蔵する半導体集積回路である。前記デジタル/アナログ変換器は、前記アナログ/デジタル変換器をテストするためのテスト信号生成器として使用可能とされたものである。前記半導体集積回路は、前記デジタル/アナログ変換器の出力端子と前記アナログ/デジタル変換器の入力端子との間に入力端子と出力端子とが接続されたバッファ増幅器を更に具備する。前記バッファ増幅器の前記出力端子と前記アナログ/デジタル変換器の前記入力端子とのいずれか一方は、前記半導体集積回路の外部端子として前記半導体集積回路の外部に導出されていることを特徴とするものである。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、本発明によれば、半導体集積回路に内蔵されたアナログ/デジタル変換器をテストするためのテスト信号発生器として前記半導体集積回路に内蔵されたデジタル/アナログ変換器を使用する際に、前記デジタル/アナログ変換器が正常なデジタル/アナログ変換動作を実行可能であるか否か動作検証することを可能とすることができる。1.実施の形態の概要まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。1本発明の代表的な実施の形態は、アナログ/デジタル変換器とデジタル/アナログ変換器とを内蔵する半導体集積回路である。前記デジタル/アナログ変換器は、前記アナログ/デジタル変換器をテストするためのテスト信号生成器として使用可能とされたものである。前記半導体集積回路は、前記デジタル/アナログ変換器の出力端子と前記アナログ/デジタル変換器の入力端子との間に入力端子と出力端子とが接続されたバッファ増幅器を更に具備する。前記バッファ増幅器の前記出力端子と前記アナログ/デジタル変換器の前記入力端子とのいずれか一方は、前記半導体集積回路の外部端子として前記半導体集積回路の外部に導出されていることを特徴とするものである。前記実施の形態によれば、半導体集積回路に内蔵されたアナログ/デジタル変換器をテストするためのテスト信号発生器として半導体集積回路に内蔵されたデジタル/アナログ変換器を使用する際に、デジタル/アナログ変換器が正常なデジタル/アナログ変換動作を実行可能であるか否か動作検証することを可能とすることができる。好適な実施の形態では、前記バッファ増幅器は非反転入力端子が前記デジタル/アナログ変換器の前記出力端子に接続され反転入力端子と出力端子とが前記アナログ/デジタル変換器の前記入力端子に接続されたボルテージホロワによって構成されたことを特徴とするものである。他の好適な実施の形態による前記半導体集積回路は、前記バッファ増幅器の前記ボルテージホロワの前記出力端子と前記アナログ/デジタル変換器の前記入力端子との間に接続されたスイッチを更に具備することを特徴とするものである。更に他の好適な実施の形態では、前記アナログ/デジタル変換器のテスト期間において、前記スイッチはオン状態に制御され、前記デジタル/アナログ変換器の前記出力端子から出力されるテストアナログ出力信号が前記アナログ/デジタル変換器の前記入力端子に前記オン状態の前記スイッチを介して供給可能とされたことを特徴とするものである。より好適な実施の形態による前記半導体集積回路は、入力端子に前記半導体集積回路の外部のアナログ入力信号が供給可能とされ出力端子が前記アナログ/デジタル変換器の前記入力端子に接続されたアナログ入力増幅器を更に具備したことを特徴とするものである。他のより好適な実施の形態による前記半導体集積回路は、前記バッファ増幅器の前記ボルテージホロワの前記出力端子と前記スイッチとの間に接続され電圧利得が1未満の減衰器を更に具備したことを特徴とするものである。更に他のより好適な実施の形態では、前記アナログ/デジタル変換器は、電力計の電圧測定用アナログ/デジタル変換器と電流測定用アナログ/デジタル変換器とを含むものである。前記電圧測定用アナログ/デジタル変換器と前記電流測定用アナログ/デジタル変換器とをテストする前記テスト信号生成器として前記デジタル/アナログ変換器が使用可能とされたことを特徴とするものである。具体的な実施の形態では、前記アナログ/デジタル変換器は、多相電力計の複数の電圧測定用アナログ/デジタル変換器と複数の電流測定用アナログ/デジタル変換器とを含むものである。前記複数の電圧測定用アナログ/デジタル変換器と前記複数の電流測定用アナログ/デジタル変換器とをテストする前記テスト信号生成器として前記デジタル/アナログ変換器が使用可能とされたことを特徴とするものである。最も具体的な実施の形態による前記半導体集積回路は、通常動作の前記半導体集積回路の前記アナログ/デジタル変換器から生成されるデジタル出力信号を処理可能な中央処理ユニットを更に具備したことを特徴とするものである。2本発明の別の観点の代表的な実施の形態は、アナログ/デジタル変換器とデジタル/アナログ変換器とを内蔵する半導体集積回路の検査方法である。前記デジタル/アナログ変換器は、前記アナログ/デジタル変換器をテストするためのテスト信号生成器として使用可能とされたものである。前記半導体集積回路は、前記デジタル/アナログ変換器の出力端子と前記アナログ/デジタル変換器の入力端子との間に入力端子と出力端子とが接続されたバッファ増幅器を更に具備する。前記バッファ増幅器の前記出力端子と前記アナログ/デジタル変換器の前記入力端子とのいずれか一方は、前記半導体集積回路の外部端子として前記半導体集積回路の外部に導出されている。前記半導体集積回路の前記外部端子に接続された外部試験装置によって、前記バッファ増幅器を介して出力される前記デジタル/アナログ変換器から生成されるテストアナログ信号が所定の許容誤差以下か否かを判定する判定ステップを有することを特徴とするものである。前記実施の形態によれば、半導体集積回路に内蔵されたアナログ/デジタル変換器をテストするためのテスト信号発生器として半導体集積回路に内蔵されたデジタル/アナログ変換器を使用する際に、デジタル/アナログ変換器が正常なデジタル/アナログ変換動作を実行可能であるか否か動作検証することを可能とすることができる。好適な実施の形態による半導体集積回路の検査方法は、前記判定ステップにより前記テストアナログ信号が前記所定の許容誤差以下であると判定された前記デジタル/アナログ変換器を使用して前記アナログ/デジタル変換器をテストするテストステップを有することを特徴とするものである。2.実施の形態の詳細次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。[実施の形態1]《半導体集積回路の構成》図1は、本発明の最も基本的な実施の形態1による半導体集積回路1の構成を示す図である。図1に示す本発明の実施の形態1による半導体集積回路1は、中央処理ユニット2と、ランダムアクセスメモリ3と、バス4と、アナログ/デジタル変換器5と、デジタル/アナログ変換器6と、バッファ増幅器7と、アナログ入力増幅器8と、DAC入力信号生成部9と、タイマユニット10と、ADC出力レジスタ11と、第1スイッチSW1と、第2スイッチSW2と、第1外部端子T1と、第2外部端子T2と、第3外部端子T3とを含んでいる。《中央処理ユニットとランダムアクセスメモリ》中央処理ユニット2はランダムアクセスメモリ3に格納された動作プログラムに従ってデータ処理動作を実行するもので、データ処理動作の一例では、ADC出力レジスタ11中に格納されたアナログ/デジタル変換器5のデジタル出力信号が中央処理ユニット2によってデータ演算される。また、動作プログラムは、半導体集積回路1の電源電圧投入時の初期化シーケンス等において、不揮発性メモリからランダムアクセスメモリ3にロードされる。尚、この不揮発性メモリは、半導体集積回路1の内部に内蔵可能であり、また半導体集積回路1が搭載された回路配線基板に搭載されることも可能である。《デジタル/アナログ変換器》デジタル/アナログ変換器6は、複数ビットのデジタル入力信号DINに応答してアナログ出力電圧を生成する。デジタル/アナログ変換器6のアナログ出力電圧は、バッファ増幅器7を構成するボルテージホロワの非反転入力端子に供給される。また、このバッファ増幅器7を構成するボルテージホロワの反転入力端子は、ボルテージホロワの出力端子と第2外部端子T2とに接続されている。更に、バッファ増幅器7を構成するボルテージホロワの出力端子は、第1スイッチSW1と第2スイッチSW2とを介して、アナログ入力増幅器8の差動入力端子に接続されている。デジタル/アナログ変換器6のデジタル入力端子は図1で図示していないスイッチを介してバス4と接続可能とされているので、半導体集積回路1の通常動作モードで、デジタル/アナログ変換器6の複数ビットのデジタル入力端子には中央処理ユニット2のデータ演算処理結果のデジタルデータが供給可能とされる。従って、このデジタルデータがデジタル/アナログ変換器6によってアナログ出力信号に変換され、このアナログ出力信号はバッファ増幅器7のボルテージホロワと第2外部端子T2とを介して半導体集積回路1の外部のデバイスに供給されることが可能となる。この外部のデバイスが重負荷であってもバッファ増幅器7のボルテージホロワが高い出力電流駆動能力を有するので、外部のデバイスには十分大きな電圧レベルのアナログ出力信号が供給されることが可能となる。《選別テスト工程でのデジタル/アナログ変換器のテスト》半導体集積回路1の選別テスト工程では、アナログ/デジタル変換器5がテストされる以前に、デジタル/アナログ変換器6がテストされる。デジタル/アナログ変換器6のテストでは、DAC入力信号生成部9からテストデジタル入力信号DINがタイマユニット10のトリガ信号TGに応答して順次に生成され、順次に生成されるテストデジタル入力信号DINがデジタル/アナログ変換器6のデジタル入力端子に順次に供給される。DAC入力信号生成部9は複数のエントリーを有するレジスタによって構成され、DAC入力信号生成部9の複数のエントリーを有するレジスタには事前に選別テスト工程のデジタル/アナログ変換器6のテストプログラムに従って複数のテストデジタル信号データが格納される。タイマユニット10は図1では図示していないクロック信号に応答して一定の周期でトリガ信号TGを生成してDAC入力信号生成部9に供給する。タイマユニット10から一定の周期で順次に供給されるトリガ信号TGに応答して、DAC入力信号生成部9は複数のテストデジタル信号データを順次に出力してデジタル/アナログ変換器6のデジタル入力端子に供給する。複数のテストデジタル信号データがデジタル/アナログ変換器6によって複数のテストアナログ出力信号に変換され、このテストアナログ出力信号はバッファ増幅器7のボルテージホロワと第2外部端子T2とを介して半導体集積回路1の外部テスタに供給されることが可能となる。外部テスタは、順次に出力される複数のテストアナログ出力信号の各電圧レベルが所定の許容誤差以下か否かを判定することで、デジタル/アナログ変換器6が正常なデジタル/アナログ変換動作を実行可能であるか否かを動作検証するものである。外部テスタが重負荷であってもバッファ増幅器7のボルテージホロワが高い出力電流駆動能力を有するので、外部テスタには十分大きな電圧レベルのアナログ出力信号が供給されることが可能となる。本発明の好適な実施の形態では、半導体集積回路1の選別テスト工程でのデジタル/アナログ変換器6の動作検証は粗く低精度の動作検証とされることで、テスト時間とコストとが削減される。例えば、外部テスタは、第2外部端子T2から順次に出力される複数のテストアナログ出力信号の最小値と中間値と最大値とに関してのみ、各電圧レベルが所定の許容誤差以下か否かを判定することによって、テスト時間とコストとが削減されることが可能となる。《選別テスト工程でのアナログ/デジタル変換器のテスト》半導体集積回路1の選別テスト工程では、デジタル/アナログ変換器6がテストされた以降にアナログ/デジタル変換器5がテストされる。半導体集積回路1の選別テスト工程でのデジタル/アナログ変換器6の動作検証によって所定の許容誤差と判定されたデジタル/アナログ変換器6が、良品と判定される。従って、良品と判定されたデジタル/アナログ変換器6が、次のアナログ/デジタル変換器5のテストの間に、アナログ/デジタル変換器5をテストするためのBIST方式のテスト信号発生器として使用される。尚、このアナログ/デジタル変換器5のテストの間において、第1スイッチ駆動信号Sと逆位相の第2スイッチ駆動信号/Sによってそれぞれ駆動される第1スイッチSW1と第2スイッチSW2とはオン状態とオフ状態にそれぞれ制御される。その結果、デジタル/アナログ変換器6から出力されるテストアナログ出力信号が、オン状態の第1スイッチSW1とアナログ入力増幅器8とを介してアナログ/デジタル変換器5の入力端子に供給されることが可能となる。本発明の好適な実施の形態では、半導体集積回路1の選別テスト工程でのアナログ/デジタル変換器5の動作検証は粗く低精度の動作検証とされることで、テスト時間とコストとが削減される。例えば、アナログ/デジタル変換器5の動作検証では、BIST方式のテスト信号発生器として使用されるデジタル/アナログ変換器6から第2外部端子T2を介して順次に出力される複数のテストアナログ出力信号の最小値と中間値と最大値とに関してのみ、アナログ/デジタル変換器5のA/D変換によるデジタル出力信号が所定の許容誤差以下か否かを判定することによって、テスト時間とコストとが削減されることが可能となる。アナログ/デジタル変換器5の動作検証の間も、アナログ/デジタル変換器5によって変換されたデジタル出力信号は、ADC出力レジスタ11中に格納される。従って、中央処理ユニット2または外部テスタは、選別テスト動作プログラムに従ってアナログ/デジタル変換器5の動作検証の間のアナログ/デジタル変換器5のA/D変換による3点のデジタル出力信号が所定の許容誤差以下か否かを判定するものである。この3点のデジタル出力信号が所定の許容誤差以下である場合には、アナログ/デジタル変換器5は良品と判定される。《電力計の誤差補正動作でのデジタル/アナログ変換器の誤差テスト》半導体製造工場等から出荷された半導体集積回路1が搭載された電力計の誤差補正動作では、アナログ/デジタル変換器5の誤差がテストされる以前にデジタル/アナログ変換器6の誤差がテストされる。最初にデジタル/アナログ変換器6の誤差テストでは、DAC入力信号生成部9からテストデジタル入力信号DINがタイマユニット10のトリガ信号TGに応答して順次に生成され、順次に生成されるテストデジタル入力信号DINがデジタル/アナログ変換器6のデジタル入力端子に順次に供給される。DAC入力信号生成部9は複数のエントリーを有するレジスタによって構成され、DAC入力信号生成部9の複数のエントリーを有するレジスタには事前に電力計の誤差補正動作のデジタル/アナログ変換器6のテストプログラムに従って複数のテストデジタル信号データが格納される。タイマユニット10は図1では図示していないクロック信号に応答して一定の周期でトリガ信号TGを生成してDAC入力信号生成部9に供給する。タイマユニット10から一定の周期で順次に供給されるトリガ信号TGに応答して、DAC入力信号生成部9は複数のテストデジタル信号データを順次に出力してデジタル/アナログ変換器6のデジタル入力端子に供給する。複数のテストデジタル信号データがデジタル/アナログ変換器6によって複数のテストアナログ出力信号に変換され、このテストアナログ出力信号はバッファ増幅器7のボルテージホロワと第2外部端子T2とを介して半導体集積回路1の外部の電力計補正装置また外部テスタに供給されることが可能となる。外部装置は順次に出力される複数のテストアナログ出力信号の各電圧レベルが所定の許容誤差以下か否かを判定することで、デジタル/アナログ変換器6が正常なデジタル/アナログ変換動作を実行可能であるか否かを動作検証する。外部装置が重負荷であってもバッファ増幅器7のボルテージホロワが高い出力電流駆動能力を有するので、外部装置には十分大きな電圧レベルのアナログ出力信号が供給されることが可能となる。本発明の好適な実施の形態では、この半導体集積回路1が搭載された電力計の誤差補正動作でのデジタル/アナログ変換器6の動作検証は精密で高精度の動作検証とされることで、電力計の精度向上が可能となる。例えば、外部の電力計補正装置また外部テスタ等は、第2外部端子T2から順次に出力される複数のテストアナログ出力信号の全てに関して各電圧レベルが所定の許容誤差以下か否かを判定することによって、電力計の精度向上が可能となる。電力計の誤差補正動作で最初に実行されるデジタル/アナログ変換器6の誤差テストでデジタル/アナログ変換器6の誤差が許容誤差を超過していると外部装置により判定された場合には、デジタル/アナログ変換器6の誤差が許容誤差以下となるようにデジタル/アナログ変換器6の誤差校正動作が実行される。デジタル/アナログ変換器6は、例えば電流セルマトリックスデジタル/アナログ変換器によって構成される。良く知られているようにNビットの電流セルマトリックスデジタル/アナログ変換器の基本回路は、1LSBの均等な重みの電流源と切り換えスイッチとによって構成された電流セルをN/2×N/2のマトリックス状に配列することで構成される。Nビットのデジタル入力信号の上位N/2ビットのデジタル入力信号はロウデコーダの入力に供給され、ロウデコーダの2N/2本のロウデコード出力信号は電流セルのロウを駆動する。また下位N/2ビットのデジタル入力信号はカラムデコーダの入力に供給され、カラムデコーダの2N/2本のカラムデコード出力信号は電流セルのカラムを駆動する。従って、電流セルマトリックスデジタル/アナログ変換器の誤差校正動作は、N/2×N/2のマトリックスに配列された電流セルの電流源の個々のバイアス電流をトリミング調整することで可能となる。尚、電流セルマトリックスデジタル/アナログ変換器の誤差が所定の許容誤差以下である場合には、電流セルマトリックスデジタル/アナログ変換器の誤差校正動作は省略されることができる。図2は、図1に示した本発明の実施の形態1による半導体集積回路1に内蔵されたデジタル/アナログ変換器6の誤差をテストするためにタイマユニット10のトリガ信号TGに応答してDAC入力信号生成部9から順次に生成されるテストデジタル入力信号DINの波形の一例を示す図である。図2に示すように、テストデジタル入力信号DINのデジタル値は所定のアルゴリズムに則って動的に変化する。例えばテストデジタル入力信号DINの中心をA、分布幅を2B、変化幅をCとして、DAC入力信号生成部9にこれらの初期設定値A、B、Cを設定する。従って、タイマユニット10のトリガ信号TGに応答して、DAC入力信号生成部9からは最小値A-Bから最大値ABまで変化幅Cで変化するデジタル値のテストデジタル入力信号DINが順次に生成されるものとなる。図2に示したように、最小値A-Bから最大値ABまで変化幅Cで線形に掃引されたテストデジタル入力信号DINに応答するデジタル/アナログ変換器6のテストアナログ出力信号を、バッファ増幅器7のボルテージホロワと第2外部端子T2を介して半導体集積回路1の外部の電力計補正装置また外部テスタに供給されることが可能となる。外部装置は順次に出力される複数のテストアナログ出力信号の各電圧レベルが所定の許容誤差以下か否かを判定することで、デジタル/アナログ変換器6が正常なデジタル/アナログ変換動作を実行可能であるか否かを動作検証するものである。尚、変化幅Cを分布幅2Bの半分Bと略等しくなるようにDAC入力信号生成部9への初期設定値A、B、Cを実行することによって、DAC入力信号生成部9からテストデジタル入力信号DINを半導体集積回路1の選別テスト工程でのデジタル/アナログ変換器6の動作検証とアナログ/デジタル変換器5の動作検証とに使用することが可能となる。《電力計の誤差補正動作でのアナログ/デジタル変換器の誤差テスト》更に本発明の好適な実施の形態では、半導体集積回路1が搭載された電力計の誤差補正動作でのデジタル/アナログ変換器6の高精度の動作検証が実行された後に、電力計の誤差補正動作でのアナログ/デジタル変換器5の動作検証は精密で高精度の動作検証とされることで、電力計の精度向上が可能となる。例えば、アナログ/デジタル変換器5の動作検証の間にBIST方式のテスト信号発生器として使用されるデジタル/アナログ変換器6から順次出力される複数のテストアナログ出力信号の全てに関するアナログ/デジタル変換器5のA/D変換による全てのデジタル出力信号が所定の許容誤差以下か否かを判定するものである。尚、アナログ/デジタル変換器5の高精度の動作検証の間に、図2に示したようにタイマユニット10のトリガ信号TGに応答して、DAC入力信号生成部9から最小値A-Bから最大値ABまで変化幅Cで順次に生成されるテストデジタル入力信号DINが、デジタル/アナログ変換器6のデジタル入力端子に供給される。その結果、このテストデジタル入力信号DINに応答するデジタル/アナログ変換器6から順次に出力されるテストアナログ出力信号が、アナログ/デジタル変換器5によってデジタル出力信号にA/D変換されるものである。更にアナログ/デジタル変換器5の動作検証の間にも、アナログ/デジタル変換器5のA/D変換による全てのデジタル出力信号はADC出力レジスタ11に格納される。従って、中央処理ユニット2または外部テスタは、校正テスト動作プログラムに従って、アナログ/デジタル変換器5の動作検証の間のアナログ/デジタル変換器5のA/D変換による全てのデジタル出力信号が所定の許容誤差以下か否かを判定するものである。この判定には、アナログ/デジタル変換器5の微分非直線性誤差と積分非直線性誤差とを含めることで総合的な判定とすることができる。従って、中央処理ユニット2または外部テスタは、ADC出力レジスタ11中に格納されたアナログ/デジタル変換器5のA/D変換による全てのデジタル出力信号に関して各理想値との誤差を以下に説明する校正動作のために算出する。このように、中央処理ユニット2または外部テスタによって算出された全てのデジタル出力信号に関する各理想値との誤差は、ランダムアクセスメモリ3に格納される。《アナログ/デジタル変換器とアナログ入力増幅器》アナログ/デジタル変換器5の差動入力端子には、アナログ入力増幅器8の差動出力電圧VOUTが供給される。アナログ入力増幅器8は、差動増幅器80と第1入力抵抗81と第2入力抵抗82と第1負帰還抵抗83と第2負帰還抵抗84とを含んでいる。差動増幅器80では、第1入力抵抗81の一端と第2入力抵抗82の一端は第1外部端子T1と第3外部端子T3にそれぞれ接続され、第1入力抵抗81の他端と第2入力抵抗82の他端は差動増幅器80の非反転入力端子と反転入力端子にそれぞれ接続される。第1負帰還抵抗83の一端と第2負帰還抵抗84の一端は差動増幅器80の非反転入力端子と反転入力端子にそれぞれ接続され、第1負帰還抵抗83の他端と第2負帰還抵抗84の他端は差動増幅器80の反転出力端子と非反転出力端子にそれぞれ接続される。バッファ増幅器7のボルテージホロワからのアナログ出力電圧AOUTは、第1スイッチSW1と第2スイッチSW2とを介して第1入力抵抗81の一端と第2入力抵抗82の一端にそれぞれ供給可能とされている。第1スイッチSW1と第2スイッチSW2とは、第1スイッチ駆動信号Sと逆位相の第2スイッチ駆動信号/Sとによってそれぞれ駆動される。《半導体集積回路の通常動作モード》半導体集積回路1の通常動作モードでは、電力計の電流波形信号または電圧波形信号であるアナログ入力電圧が半導体集積回路1の第1外部端子T1と第3外部端子T3との間に供給されるので、このアナログ入力電圧はアナログ入力増幅器8によって増幅される。その結果、電力計の電流波形信号または電圧波形信号であるアナログ入力電圧が微弱であったとしても、アナログ入力増幅器8の差動出力電圧VOUTはアナログ/デジタル変換器5の差動入力端子の入力ダイナミックレンジに適応することが可能となる。アナログ/デジタル変換器5によって変換されたデジタル出力信号は、ADC出力レジスタ11中に格納される。従って、中央処理ユニット2は、ランダムアクセスメモリ3の格納動作プログラムに従って、電流デジタル出力信号と電圧デジタル出力信号との乗算処理を実行することが可能となる。《通常動作モードでのアナログ/デジタル変換器の校正動作》半導体集積回路1の通常動作モードでは、電力計の電流波形信号または電圧波形信号であるアナログ入力電圧のアナログ/デジタル変換器5の誤差を含んだA/D変換による全てのデジタル出力信号は、上述した算出誤差を使用して正確な値に校正されることが可能となる。すなわち、中央処理ユニット2は、ランダムアクセスメモリ3中に格納された全てのデジタル出力信号に関する各理想値との誤差とADC出力レジスタ11中に格納されたアナログ/デジタル変換器5のA/D変換によるデジタル出力信号とから正確な校正値を算出することが可能となる。このようにして、電力計の電流波形信号または電圧波形信号であるアナログ入力電圧を誤差のあるアナログ/デジタル変換器5によってA/D変換しても、中央処理ユニット2による校正動作によって最終的に正確なデジタル信号に変換することが可能となる。従って、半導体集積回路1が搭載された電力計の精度の向上が、可能となる。尚、アナログ/デジタル変換器5の誤差が所定の許容誤差以下である場合には、中央処理ユニット2による校正動作は省略されることができる。《選別テスト工程での処理フロー》図3は、図1に示した本発明の実施の形態1による半導体集積回路1の選別テスト工程での処理フローを説明する図である。図3に示すようにステップ1で半導体集積回路1の選別テスト工程が開始されると、次のステップ2では半導体集積回路1に内蔵されたタイマユニット10とDAC入力信号生成部9とバッファ増幅器7のボルテージホロワと第2外部端子T2と更に半導体集積回路1の外部テスタとを使用してデジタル/アナログ変換器6がテストされる。デジタル/アナログ変換器6の選別テストに先立ってDAC入力信号生成部9にテストデジタル入力信号DINの中心値A、分布幅2B、変化幅Cを設定する。従って、タイマユニット10のトリガ信号TGに応答して、DAC入力信号生成部9からは最小値A-Bから最大値ABまで変化幅Cで変化するデジタル値のテストデジタル入力信号DINが順次に生成される。すなわち、DAC入力信号生成部9から生成される最小値A-Bと中間値Aと最大値ABとのテストデジタル入力信号DINを使用して、半導体集積回路1の選別テスト工程においてデジタル/アナログ変換器6の粗く低精度の動作検証が実行されることで、テスト時間とコストとが削減される。テストデジタル入力信号DINの最小値A-Bと中間値Aと最大値ABとに応答するデジタル/アナログ変換器6の最小値と中間値と最大値のテストアナログ出力信号はバッファ増幅器7のボルテージホロワと第2外部端子T2を介して半導体集積回路1の外部テスタに供給される。次のステップ3のデジタル/アナログ変換器6の動作検証判定では、外部テスタは順次に出力される最小値と中間値と最大値のテストアナログ出力信号の各電圧レベルが所定の許容誤差以下か否かを判定することで、デジタル/アナログ変換器6が正常なデジタル/アナログ変換動作を実行可能であるか否かを動作検証する。外部テスタが重負荷であってもバッファ増幅器7のボルテージホロワが高い出力電流駆動能力を有するので、外部テスタには十分大きな電圧レベルのアナログ出力信号が供給される。このステップ3の動作検証判定においてデジタル/アナログ変換器6が不良品と外部テスタによって判定されると、ステップ7で半導体集積回路1は不良品として選別される。ステップ3の動作検証判定においてデジタル/アナログ変換器6が良品と外部テスタによって判定されると、次のステップ4のアナログ/デジタル変換器5の選別テストに移行する。アナログ/デジタル変換器5のステップ4の選別テストに先立ってDAC入力信号生成部9にテストデジタル入力信号DINの中心値A、分布幅2B、変化幅Cを設定する。従って、ステップ4の選別テストでは、タイマユニット10のトリガ信号TGに応答して、DAC入力信号生成部9からは最小値A-Bから最大値ABまで変化幅Cで変化するデジタル値のテストデジタル入力信号DINが順次生成される。すなわち、DAC入力信号生成部9から生成される最小値A-Bと中間値Aと最大値ABとのテストデジタル入力信号DINを使用して、アナログ/デジタル変換器5の動作検証が実行される。すなわち、BIST方式のテスト信号発生器として使用されるデジタル/アナログ変換器6から第2外部端子T2を介して順次出力されるテストアナログ出力信号の最小値と中間値と最大値とに関してのみ、アナログ/デジタル変換器5のA/D変換によるデジタル出力信号が所定の許容誤差以下か否かを判定することによって、テスト時間とコストとが削減される。ステップ4のアナログ/デジタル変換器5の動作検証の間にアナログ/デジタル変換器5により変換されたデジタル出力信号は、ADC出力レジスタ11に格納される。従って、中央処理ユニット2または外部テスタは、次のステップ5のデジタル/アナログ/デジタル変換器5の動作検証判定では、選別テスト動作プログラムに従ってアナログ/デジタル変換器5のA/D変換による3点のデジタル出力信号が所定の許容誤差以下か否かを判定する。この3点のデジタル出力信号が所定の許容誤差以上である場合にはアナログ/デジタル変換器5は不良品と判定されてステップ7で半導体集積回路1は不良品として選別されて、逆にこの3点のデジタル出力信号が所定の許容誤差以下である場合にはアナログ/デジタル変換器5は良品と判定されステップ6で半導体集積回路1は良品として選別される。《誤差補正動作での処理フロー》図4は、図1に示した本発明の実施の形態1による半導体集積回路1が搭載された電力計等の電子装置の誤差補正動作での処理フローを説明する図である。図4に示したようにステップ11で半導体集積回路1が搭載された電力計等の電子装置の誤差補正動作が開始されると、次のステップ12では半導体集積回路1に内蔵されたタイマユニット10とDAC入力信号生成部9とバッファ増幅器7のボルテージホロワと第2外部端子T2と更に半導体集積回路1の外部テスタとを使用してデジタル/アナログ変換器6が誤差テストされる。デジタル/アナログ変換器6の誤差テストに先立ってDAC入力信号生成部9にテストデジタル入力信号DINの中心値Aと分布幅2Bと変化幅Cとを設定する。従って、タイマユニット10のトリガ信号TGに応答して、DAC入力信号生成部9からは図2に示したように最小値A-Bから最大値ABまで変化幅Cで変化する複数のデジタル値のテストデジタル入力信号DINが順次に生成される。ステップ12のデジタル/アナログ変換器6の誤差テストでは、DAC入力信号生成部9から順次に生成される複数のテストデジタル信号データがデジタル/アナログ変換器6によって複数のテストアナログ出力信号に変換され、このテストアナログ出力信号はバッファ増幅器7のボルテージホロワと第2外部端子T2とを介して半導体集積回路1の外部の電力計補正装置また外部テスタに供給される。次のステップ13の判定では、外部装置はデジタル/アナログ変換器6から順次出力される複数のテストアナログ出力信号の各電圧レベルが所定の許容誤差以下か否かを判定することで、デジタル/アナログ変換器6が正常なデジタル/アナログ変換動作を実行可能であるか否かを動作検証する。この外部装置が重負荷であってもバッファ増幅器7のボルテージホロワが高い出力電流駆動能力を有するので、外部装置には十分大きな電圧レベルのアナログ出力信号が供給されることが可能となる。ステップ13の判定によって、デジタル/アナログ変換器6から順次に出力される複数のテストアナログ出力信号の各電圧レベルが所定の許容誤差以上であると判定された場合には、次のステップ14において、デジタル/アナログ変換器6の誤差が許容誤差以下となるようにデジタル/アナログ変換器6の誤差校正動作が実行される。この誤差校正動作は、上述したようにデジタル/アナログ変換器6が電流セルマトリックスデジタル/アナログ変換器によって構成される場合には、マトリックスに配列された電流セルの電流源の個々のバイアス電流をトリミング調整することで可能となる。一方、ステップ13の判定によって、デジタル/アナログ変換器6から順次に出力される複数のテストアナログ出力信号の各電圧レベルが所定の許容誤差以下であると判定された場合には、ステップ14のデジタル/アナログ変換器6の誤差校正動作が省略されて、次のステップ15のアナログ/デジタル変換器5の誤差テストに移行する。ステップ15のアナログ/デジタル変換器5の誤差テストに先立って、DAC入力信号生成部9にテストデジタル入力信号DINの中心値Aと分布幅2Bと変化幅Cとを設定する。従って、ステップ15のアナログ/デジタル変換器5の誤差テストでは、タイマユニット10のトリガ信号TGに応答して、DAC入力信号生成部9からは図2に示すように最小値A-Bから最大値ABまで変化幅Cで変化する複数のデジタル値のテストデジタル入力信号DINが順次に生成される。すなわち、ステップ15のアナログ/デジタル変換器5の高精度の動作検証の間にタイマユニット10のトリガ信号TGに応答してDAC入力信号生成部9から最小値A-Bから最大値ABまで変化幅Cで順次生成されるテストデジタル入力信号DINが、デジタル/アナログ変換器6のデジタル入力端子に供給される。従って、ステップ15のアナログ/デジタル変換器5の誤差テストの間に、テストデジタル入力信号DINに応答するデジタル/アナログ変換器6から順次に出力されるテストアナログ出力信号が、アナログ/デジタル変換器5によって、デジタル出力信号にA/D変換される。アナログ/デジタル変換器5のA/D変換による全てのデジタル出力信号は、ADC出力レジスタ11に格納される。次のステップ16の判定においては、中央処理ユニット2または外部テスタは校正テスト動作プログラムに従って、ADC出力レジスタ11中に格納されたアナログ/デジタル変換器5のA/D変換による全てのデジタル出力信号が所定の許容誤差以下か否かを判定する。ADC出力レジスタ11に格納されたアナログ/デジタル変換器5のA/D変換によるデジタル出力信号が所定の許容誤差以上である場合には、次のステップ17において、中央処理ユニット2または外部テスタは、ADC出力レジスタ11中に格納されたアナログ/デジタル変換器5のA/D変換によるデジタル出力信号に関して各理想値との誤差を校正動作のために算出する。一方、ADC出力レジスタ11に格納されたアナログ/デジタル変換器5のA/D変換によるデジタル出力信号が所定の許容誤差以下である場合には、校正動作のためのステップ17の誤差の算出が省略され、ステップ18にて処理が終了する。[実施の形態2]《実施の形態2による半導体集積回路の構成》図5は、本発明の実施の形態2による半導体集積回路1の構成を示す図である。図5に示した本発明の実施の形態2による半導体集積回路1が図1に示した本発明の実施の形態1による半導体集積回路1と相違するのは、下記の点である。すなわち、図5に示した本発明の実施の形態2による半導体集積回路1においては、バッファ増幅器7を構成するボルテージホロワの出力端子とアナログ入力増幅器8の入力端子との間には、減衰器12が接続されていることである。減衰器12は、差動増幅器120と第3入力抵抗121と第4入力抵抗122と第3負帰還抵抗123と第4負帰還抵抗124とを含んでいる。差動増幅器120では、第3入力抵抗121の一端と第4入力抵抗122の一端とはバッファ増幅器7を構成するボルテージホロワの出力端子と接地電位GNDとにそれぞれ接続され、第3入力抵抗121の他端と第4入力抵抗122の他端は差動増幅器120の非反転入力端子と反転入力端子にそれぞれ接続される。第3負帰還抵抗123の一端と第4負帰還抵抗124の一端とは差動増幅器120の非反転入力端子と反転入力端子にそれぞれ接続され、第1負帰還抵抗123の他端と第2負帰還抵抗124の他端とは差動増幅器120の反転出力端子と非反転出力端子にそれぞれ接続される。差動増幅器120の非反転出力端子と反転出力端子とは、第1スイッチSW1と第2スイッチSW2とを介してアナログ入力増幅器8の差動増幅器80の第1入力抵抗81の一端と第2入力抵抗82の一端にそれぞれ接続される。減衰器12の差動増幅器120では、第3入力抵抗121と第4入力抵抗122との抵抗値Z1は、第3負帰還抵抗123と第4負帰還抵抗124との抵抗値Z2よりも大きな抵抗値に設定される。減衰器12の差動増幅器120の電圧利得はZ2/Z1で与えられるので、電圧利得はZ2/Z1<1となり、減衰器12は電圧利得が1未満の減衰器として動作することが理解される。従って、図5に示す本発明の実施の形態2による半導体集積回路1に内蔵されたデジタル/アナログ変換器6のアナログ出力信号の電圧振幅を、図1に示した本発明の実施の形態1による半導体集積回路1の場合のアナログ出力信号の電圧振幅と比較して、減衰器12の減衰率で割り算したアナログ出力信号の電圧振幅まで増加するものとする。その結果、図5に示した本発明の実施の形態2による半導体集積回路1では所定の減衰率を有する減衰器12が接続されているので、アナログ入力増幅器8の差動増幅器80の第1入力抵抗81の一端と第2入力抵抗82の一端とに供給されるアナログ入力信号の電圧振幅は、図1に示した本発明の実施の形態1による半導体集積回路1の場合のアナログ入力信号の電圧振幅と同等となる。一方、図5に示す本発明の実施の形態2による半導体集積回路1に内蔵されたデジタル/アナログ変換器6のノイズレベル等の誤差が図1に示した本発明の実施の形態1による半導体集積回路1の場合と略同等である場合には、図5に示した本発明の実施の形態2による半導体集積回路1では所定の減衰率を有する減衰器12が接続されているので、アナログ入力増幅器8の差動増幅器80の第1入力抵抗81の一端と第2入力抵抗82の一端に供給されるノイズレベル等の誤差は、図1に示した本発明の実施の形態1による半導体集積回路1の場合のノイズレベル等の誤差を減衰器12の減衰率で乗算した誤差まで減少するものとする。[実施の形態3]《実施の形態3による具体的な半導体集積回路の構成》図6は、本発明の実施の形態3による具体的な半導体集積回路1の構成を示す図である。図6に示した本発明の実施の形態3による具体的な半導体集積回路1は、3相/3線の三角接続電力供給ラインに接続される3相/3線電力計や3相/4線のY接続電力供給ラインに接続される3相/4線電力計の電流波形信号と電圧波形信号のデータ処理実行のために、3個の電圧測定用アナログ/デジタル変換器23、33、43と3個の電流測定用アナログ/デジタル変換器24、34、44とを具備する。更に、半導体集積回路1は、3個の電圧測定用アナログ/デジタル変換器23、33、43の入力に接続された3個の電圧測定用アナログ入力増幅器21、31、41と、3個の電流測定用アナログ/デジタル変換器24、34、44の入力に接続された3個の電流測定用アナログ入力増幅器22、32、42とを具備する。その結果、電力計の電流波形信号または電圧波形信号であるアナログ入力電圧が微弱であったとしても、3個の電圧測定用アナログ入力増幅器21、31、41の差動出力電圧と3個の電流測定用アナログ入力増幅器22、32、42の差動出力電圧とは、3個の電圧測定用アナログ/デジタル変換器23、33、43の差動入力端子の入力ダイナミックレンジと3個の電流測定用アナログ/デジタル変換器24、34、44の差動入力端子の入力ダイナミックレンジとそれぞれ適応することが可能となる。3相の第1相の測定電圧の電圧測定用アナログ/デジタル変換器23のA/D変換による第1相測定電圧デジタル出力信号はADC出力レジスタ25に格納され、3相の第1相の測定電流の電流測定用アナログ/デジタル変換器24のA/D変換による第1相測定電流デジタル出力信号はADC出力レジスタ26に格納される。ADC出力レジスタ25に格納された第1相測定電圧デジタル出力信号とADC出力レジスタ26に格納された第1相測定電流デジタル出力信号とは、第1相電力演算デジタル乗算器27によって乗算処理され、第1相電力乗算デジタル出力信号が第1相デジタルローパスフィルタ28と第1相絶対値演算処理ユニット29とを介して加算処理ユニット50に供給される。3相の第2相の測定電圧の電圧測定用アナログ/デジタル変換器33のA/D変換による第2相測定電圧デジタル出力信号はADC出力レジスタ35に格納され、3相の第2相の測定電流の電流測定用アナログ/デジタル変換器34のA/D変換による第2相測定電流デジタル出力信号はADC出力レジスタ36に格納される。ADC出力レジスタ35に格納された第2相測定電圧デジタル出力信号とADC出力レジスタ36に格納された第2相測定電流デジタル出力信号とは、第2相電力演算デジタル乗算器37によって乗算処理され、第2相電力乗算デジタル出力信号が第2相デジタルローパスフィルタ38と第2相絶対値演算処理ユニット39とを介して加算処理ユニット50に供給される。3相の第3相の測定電圧の電圧測定用アナログ/デジタル変換器43のA/D変換による第3相測定電圧デジタル出力信号はADC出力レジスタ45に格納され、3相の第3相の測定電流の電流測定用アナログ/デジタル変換器44のA/D変換による第3相測定電流デジタル出力信号はADC出力レジスタ46に格納される。ADC出力レジスタ45に格納された第3相測定電圧デジタル出力信号とADC出力レジスタ46に格納された第3相測定電流デジタル出力信号とは、第3相電力演算デジタル乗算器37によって乗算処理され、第3相電力乗算デジタル出力信号が第3相デジタルローパスフィルタ48と第3相絶対値演算処理ユニット49とを介して加算処理ユニット50に供給される。その結果、加算処理ユニット50の出力端子から生成される3相の最終有効電力デジタル信号は、バス4を介してランダムアクセスメモリ3に格納される。ランダムアクセスメモリ3に格納された3相の最終有効電力デジタル信号は、マイクロコントローラとしての半導体集積回路1内部の液晶駆動コントローラに供給されることによって、電力計に組み込まれた液晶表示装置によって表示されることが可能となる。更に、この最終有効電力デジタル信号は、マイクロコントローラとしての半導体集積回路1外部のデジタル通信回路を介してマスタ機器に転送されることが可能となる。またランダムアクセスメモリ3に格納された3相の最終有効電力デジタル信号は、図6で図示していないスイッチとバス4とを介して、デジタル/アナログ変換器6のデジタル入力端子に供給可能とされている。従って、デジタル/アナログ変換器6のアナログ出力の最終有効電力信号は、マイクロコントローラとしての半導体集積回路1外部のアナログ入力方式の記録装置に供給可能となる。更に、図6に示した本発明の実施の形態3による具体的な半導体集積回路1においても、図1の本発明の実施の形態1による半導体集積回路1と同様にデジタル/アナログ変換器6はタイマユニット10のトリガ信号TGに応答してDAC入力信号生成部9から順次生成される複数ビットのデジタル入力信号DINに応答してアナログ出力電圧を生成する。デジタル/アナログ変換器6のアナログ出力電圧は、バッファ増幅器7を構成するボルテージホロワの非反転入力端子に供給される。また、このバッファ増幅器7を構成するボルテージホロワの反転入力端子は、ボルテージホロワの出力端子と第2外部端子T2とに接続されている。更にバッファ増幅器7を構成するボルテージホロワの出力端子は、スイッチユニット60を介して3個の電圧測定用アナログ入力増幅器21、31、41と3個の電流測定用アナログ入力増幅器22、32、42の各非反転入力端子に接続されている。スイッチユニット60は複数のスイッチを含んでおり、複数のスイッチの複数の一端は3個の電圧測定用アナログ入力増幅器21、31、41と3個の電流測定用アナログ入力増幅器22、32、42の非反転入力端子にそれぞれ接続され、複数のスイッチの複数の他端はバッファ増幅器7を構成するボルテージホロワの出力端子に共通に接続されている。従って、図1の本発明の実施の形態1による半導体集積回路1と同様に図6に示した本発明の実施の形態3による具体的な半導体集積回路1においても、図6の半導体集積回路1の選別テスト工程で3個の電圧測定用アナログ/デジタル変換器23、33、43と3個の電流測定用アナログ/デジタル変換器24、34、44とがテストされる以前にデジタル/アナログ変換器6がテストされるものである。図6に示した本発明の実施の形態3による具体的な半導体集積回路1の選別テスト工程のデジタル/アナログ変換器6のテストにおいても、タイマユニット10のトリガ信号TGに応答して、DAC入力信号生成部9からは最小値A-Bから最大値ABまで変化幅Cで変化するデジタル値のテストデジタル入力信号DINが順次に生成される。すなわち、DAC入力信号生成部9から生成される最小値A-Bと中間値Aと最大値ABとのテストデジタル入力信号DINを使用して、半導体集積回路1の選別テスト工程においてデジタル/アナログ変換器6の粗く低精度の動作検証が実行される。テストデジタル入力信号DINの最小値A-Bと中間値Aと最大値ABに応答するデジタル/アナログ変換器6の最小値と中間値と最大値のテストアナログ出力信号はバッファ増幅器7のボルテージホロワと第2外部端子T2を介して半導体集積回路1の外部テスタに供給される。デジタル/アナログ変換器6の動作検証判定では、外部テスタは順次に出力される最小値と中間値と最大値のテストアナログ出力信号の各電圧レベルが所定の許容誤差以下か否かを判定することで、デジタル/アナログ変換器6が正常なデジタル/アナログ変換動作を実行可能であるか否かを動作検証する。外部テスタが重負荷であってもバッファ増幅器7のボルテージホロワが高い出力電流駆動能力を有するので、外部テスタには十分大きな電圧レベルのアナログ出力信号が供給される。この動作検証判定にてデジタル/アナログ変換器6が不良品と外部テスタにより判定されると、半導体集積回路1は不良品として選別される。この動作検証判定においてデジタル/アナログ変換器6が良品と外部テスタにより判定されると、次に3個の電圧測定用アナログ/デジタル変換器23、33、43と3個の電流測定用アナログ/デジタル変換器24、34、44の選別テストに移行する。3個の電圧測定用アナログ/デジタル変換器23、33、43と3個の電流測定用アナログ/デジタル変換器24、34、44の選別テストに先立ってDAC入力信号生成部9にテストデジタル入力信号DINの中心値A、分布幅2B、変化幅Cを設定する。従って、この選別テストでは、タイマユニット10のトリガ信号TGに応答して、DAC入力信号生成部9からは最小値A-Bから最大値ABまで変化幅Cで変化するデジタル値のテストデジタル入力信号DINが、デジタル/アナログ変換器6のデジタル入力端子に供給される。従って、6個のアナログ/デジタル変換器の誤差テストの間にテストデジタル入力信号DINに応答するデジタル/アナログ変換器6から順次出力される6個分のテストアナログ出力信号が6個のアナログ/デジタル変換器によって、6個分のデジタル出力信号に順次にA/D変換される。6個のアナログ/デジタル変換器のA/D変換による6個分のデジタル出力信号は、ADC出力レジスタ25、26、35、36、45、46にそれぞれ順次格納される。すなわち、DAC入力信号生成部9から生成される最小値A-Bと中間値Aと最大値ABのテストデジタル入力信号DINを使用して、3個の電圧測定用アナログ/デジタル変換器23、33、43と3個の電流測定用アナログ/デジタル変換器24、34、44の動作検証が実行される。すなわち、BIST方式のテスト信号発生器として使用されるデジタル/アナログ変換器6から第2外部端子T2を介して順次出力されるテストアナログ出力信号の最小値と中間値と最大値とに関してのみ、3個の電圧測定用アナログ/デジタル変換器23、33、43と3個の電流測定用アナログ/デジタル変換器24、34、44によるデジタル出力信号が所定の許容誤差以下か否かを判定することによって、テスト時間とコストとが削減される。この動作検証の間に3個の電圧測定用アナログ/デジタル変換器23、33、43と3個の電流測定用アナログ/デジタル変換器24、34、44とにより変換されたデジタル出力信号は、ADC出力レジスタ25、26、35、36、45、46にそれぞれ格納される。従って、中央処理ユニット2または外部テスタは、3個の電圧測定用アナログ/デジタル変換器23、33、43と3個の電流測定用アナログ/デジタル変換器24、34、44との動作検証判定では、選別テスト動作プログラムに従って6個のアナログ/デジタル変換器の各A/D変換による3点のデジタル出力信号が所定の許容誤差以下か否かを判定する。1個のアナログ/デジタル変換器でも3点のデジタル出力信号が所定の許容誤差以上である場合にはアナログ/デジタル変換器は不良品と判定され半導体集積回路1は不良品として選別され、逆に6個のアナログ/デジタル変換器の全ての3点のデジタル出力信号が所定の許容誤差以下である場合には6個のアナログ/デジタル変換器は良品と判定されて半導体集積回路1は良品として選別される。図1の本発明の実施の形態1による半導体集積回路1と同様に図6に示した本発明の実施の形態3による具体的な半導体集積回路1においても、図6に示した半導体集積回路1が搭載された電力計等の電子機器の誤差補正動作では3個の電圧測定用アナログ/デジタル変換器23、33、43と3個の電流測定用アナログ/デジタル変換器24、34、44の誤差テストされる以前にデジタル/アナログ変換器6が誤差テストされるものである。すなちわ、図6に示す半導体集積回路1が搭載された電力計等の電子装置の誤差補正動作が開始されると、半導体集積回路1に内蔵されたタイマユニット10とDAC入力信号生成部9とバッファ増幅器7のボルテージホロワと第2外部端子T2と更に半導体集積回路1の外部テスタとを使用して、デジタル/アナログ変換器6が誤差テストされる。デジタル/アナログ変換器6の誤差テストに先立ってDAC入力信号生成部9にテストデジタル入力信号DINの中心値Aと分布幅2Bと変化幅Cとを設定する。従って、タイマユニット10のトリガ信号TGに応答して、DAC入力信号生成部9からは図2に示したように最小値A-Bから最大値ABまで変化幅Cで変化する複数のデジタル値のテストデジタル入力信号DINが順次に生成される。デジタル/アナログ変換器6の誤差テストでは、DAC入力信号生成部9から順次に生成される複数のテストデジタル信号データがデジタル/アナログ変換器6によって複数のテストアナログ出力信号に変換され、このテストアナログ出力信号はバッファ増幅器7のボルテージホロワと第2外部端子T2とを介して半導体集積回路1の外部の電力計補正装置また外部テスタに供給される。誤差判定では、外部装置はデジタル/アナログ変換器6から順次に出力される複数のテストアナログ出力信号の各電圧レベルが所定の許容誤差以下か否かを判定することで、デジタル/アナログ変換器6が正常なデジタル/アナログ変換動作を実行可能であるか否かを動作検証する。外部装置が重負荷であってもバッファ増幅器7のボルテージホロワが高い出力電流駆動能力を有するので、外部装置には十分大きな電圧レベルのアナログ出力信号が供給されることが可能となる。誤差判定によって、デジタル/アナログ変換器6から順次に出力される複数のテストアナログ出力信号の各電圧レベルが所定の許容誤差以上であると判定された場合には、デジタル/アナログ変換器6の誤差が許容誤差以下となるようにデジタル/アナログ変換器6の誤差校正動作が実行される。この誤差校正動作は、上述したようにデジタル/アナログ変換器6が電流セルマトリックスデジタル/アナログ変換器によって構成される場合には、マトリックスに配列された電流セルの電流源の個々のバイアス電流をトリミング調整することで可能となる。一方、誤差判定により、デジタル/アナログ変換器6から順次に出力される複数のテストアナログ出力信号の各電圧レベルが所定の許容誤差以下であると判定された場合には、デジタル/アナログ変換器6の誤差校正動作が省略されて、3個の電圧測定用アナログ/デジタル変換器23、33、43と3個の電流測定用アナログ/デジタル変換器24、34、44の6個のアナログ/デジタル変換器の誤差テストに移行する。6個のアナログ/デジタル変換器の誤差テストに先立ち、DAC入力信号生成部9にテストデジタル入力信号DINの中心値Aと分布幅2Bと変化幅Cを設定する。従って、6個のアナログ/デジタル変換器の誤差テストでは、タイマユニット10のトリガ信号TGに応答して、DAC入力信号生成部9からは図2に示すように最小値A-Bから最大値ABまで変化幅Cで変化する複数のデジタル値のテストデジタル入力信号DINが順次生成される。すなわち、6個のアナログ/デジタル変換器の高精度の動作検証の間にタイマユニット10のトリガ信号TGに応答してDAC入力信号生成部9から最小値A-Bから最大値ABまで変化幅Cで順次に生成されるテストデジタル入力信号DINが、デジタル/アナログ変換器6のデジタル入力端子に供給される。従って、6個のアナログ/デジタル変換器の誤差テストの間にテストデジタル入力信号DINに応答するデジタル/アナログ変換器6から順次出力される6個分のテストアナログ出力信号が6個のアナログ/デジタル変換器によって、6個分のデジタル出力信号に順次にA/D変換される。6個のアナログ/デジタル変換器のA/D変換による6個分のデジタル出力信号は、ADC出力レジスタ25、26、35、36、45、46にそれぞれ順次格納される。中央処理ユニット2または外部テスタは校正テスト動作プログラムに従って、ADC出力レジスタ25、26、35、36、45、46に格納された6個のアナログ/デジタル変換器のA/D変換のデジタル出力信号が所定の許容誤差以下か否かを判定する。ADC出力レジスタ25、26、35、36、45、46に格納された6個のアナログ/デジタル変換器のA/D変換によるデジタル出力信号が所定の許容誤差以上である場合には、中央処理ユニット2または外部テスタはADC出力レジスタ25、26、35、36、45、46に格納された6個のアナログ/デジタル変換器のA/D変換によるデジタル出力信号に関して各理想値との誤差を校正動作のために算出する。一方、ADC出力レジスタ25、26、35、36、45、46に格納された6個のアナログ/デジタル変換器のA/D変換によるデジタル出力信号が所定の許容誤差以下である場合には、校正動作のための誤差の算出が省略され、処理が終了する。図6に示す本発明の実施の形態3による具体的な半導体集積回路1の通常動作モードにおいても、電力計の電流波形信号または電圧波形信号であるアナログ入力電圧の6個のアナログ/デジタル変換器の誤差を含んだA/D変換による全てのデジタル出力信号は、上述した算出誤差を使用して正確な値に校正されることが可能となる。すなわち、中央処理ユニット2は、ランダムアクセスメモリ3中に格納された全てのデジタル出力信号に関する各理想値との誤差とADC出力レジスタ25、26、35、36、45、46に格納された6個のアナログ/デジタル変換器のA/D変換によるデジタル出力信号とから正確な校正値を算出することが可能となる。このようにして、電力計の電流波形信号または電圧波形信号であるアナログ入力電圧を誤差のある6個のアナログ/デジタル変換器によってA/D変換しても、中央処理ユニット2による校正動作によって最終的に正確なデジタル信号に変換することが可能となる。従って、半導体集積回路1が搭載された電力計の精度の向上が、可能となる。尚、アナログ/デジタル変換器5の誤差が所定の許容誤差以下である場合には、中央処理ユニット2による校正動作は省略されることができる。以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、図1に示す本発明の実施の形態1による半導体集積回路1のデジタル/アナログ変換器6の選別テストにおいて、外部テスタは第2外部端子T2に接続されるのではなく、第1外部端子T1に接続されることも可能である。更に、図1に示す本発明の実施の形態1と図5に示す本発明の実施の形態2と図6に示した本発明の実施の形態3による半導体集積回路1において、アナログ/デジタル変換器5の選別テストにおいて、アナログ/デジタル変換器5のA/D変換によるデジタル出力信号が許容誤差以下か印加の判定は中央処理ユニット2ではなくデジタルシグナルプロセッサによって判定することも可能である。また、図5に示す本発明の実施の形態2による半導体集積回路1において、減衰器12は差動入力端子と差動出力端子とを有する完全差動型の差動増幅器だけではなく、シングルエンド入力端子とシングルエンド出力端子とを有し電圧利得1未満の減衰器として動作する反転増幅器とすることが可能である。更に、図6に示した本発明の実施の形態3による具体的な半導体集積回路1の3個の電圧測定用アナログ/デジタル変換器23、33、43と3個の電流測定用アナログ/デジタル変換器24、34、44の選別テストにおいて、6個のアナログ/デジタル変換器の選別テストの間にテストデジタル入力信号DINに応答するデジタル/アナログ変換器6から順次でなく並列に出力される6個分のテストアナログ出力信号が6個のアナログ/デジタル変換器によって、6個分のデジタル出力信号に順次ではなく並列にA/D変換されることが可能である。従って、6個のアナログ/デジタル変換器の並列A/D変換による6個分のデジタル出力信号は、ADC出力レジスタ25、26、35、36、45、46中にそれぞれ順次ではなく並列に格納されるものである。一方、この場合にも、中央処理ユニット2または外部テスタはバス4を介してADC出力レジスタ25、26、35、36、45、46中に格納されたA/D変換結果を順次に読み出すことによって所定の許容誤差以下か否かを判定することで、6個のアナログ/デジタル変換器の選別テストが実行されることが可能となる。また更に、図6に示した本発明の実施の形態3による具体的な半導体集積回路1の3個の電圧測定用アナログ/デジタル変換器23、33、43と3個の電流測定用アナログ/デジタル変換器24、34、44の誤差テストにおいて、6個のアナログ/デジタル変換器の誤差テストの間にテストデジタル入力信号DINに応答するデジタル/アナログ変換器6から順次でなく並列に出力される6個分のテストアナログ出力信号が6個のアナログ/デジタル変換器によって、6個分のデジタル出力信号に順次ではなく並列にA/D変換されることが可能である。従って、6個のアナログ/デジタル変換器の並列A/D変換による6個分のデジタル出力信号は、ADC出力レジスタ25、26、35、36、45、46に順次でなく並列にそれぞれ格納されるものである。一方、この場合にも、中央処理ユニット2または外部テスタはバス4を介してADC出力レジスタ25、26、35、36、45、46中に格納されたA/D変換結果を順次に読み出すことによって所定の許容誤差以下か否かを判定することで、6個のアナログ/デジタル変換器の誤差テストが実行されることが可能となる。更に、図6に示した本発明の実施の形態3による具体的な半導体集積回路において、第1相測定電圧デジタル出力信号と第1相測定電流デジタル出力信号との第1相電力演算デジタル乗算器27による乗算処理と、第2相測定電圧デジタル出力信号と第2相測定電流デジタル出力信号との第2相電力演算デジタル乗算器37による乗算処理と、第3相測定電圧デジタル出力信号と第3相測定電流デジタル出力信号との第3相電力演算デジタル乗算器37による乗算処理と、加算処理ユニット50の加算処理とは、デジタルシグナルプロセッサによって実行されることも可能である。また本発明は、電力計の電流波形信号と電圧波形信号とをデータ処理可能なマイクロコントローラにのみ限定されるものではなく、1個のアナログ/デジタル変換器と1個のデジタル/アナログ変換器とを少なくとも内蔵する半導体集積回路に広く適用することが可能である。