2つのPMOSトランジスタから成る入力逆流防止回路と、直列接続された抵抗分圧器及び電圧比較回路から成る入力電圧識別回路と、プルアップ抵抗を備えた電源供給線とを具備し、前記入力逆流防止回路は、入力端子と前記電源供給線との間に接続され、前記入力電圧識別回路は、前記入力逆流防止回路と前記入力端子に対して並列に接続されていることを特徴とする1線式シリアルインターフェース。前記PMOSトランジスタのゲートは前記電圧比較器の出力により制御されていることを特徴とする請求項1に記載の1線式シリアルインターフェース。前記電圧比較器は、ヒステリシスを付加されていることを特徴とする請求項2に記載の1線式シリアルインターフェース。従来の、例えば、メモリ書き込み用の1線式シリアルインターフェースを用いた受信回路において、ICチップ内部のメモリ回路に電源供給線を介して電流が流れる時、入力逆流防止回路の寄生抵抗成分による電圧降下が生じる。この電圧降下は、入力電圧識別回路に影響を及ぼす。つまり、入力端子からの信号が、入力逆流防止回路で電圧降下して入力電圧識別回路の抵抗分圧器に入力し、その後、電圧比較回路に入力されるため、降下した電圧における変動により入力電圧識別回路が誤動作してメモリ誤書き込みをする可能性があった。また、入力電圧識別回路の電圧にスパイク状のノイズが伝搬した時に、電圧比較器が誤動作し異なるデータが生成される可能性があった。本発明は、このような事情によりなされたものであり、入力逆流防止回路の寄生抵抗成分による電圧降下により入力電圧識別回路の誤動作を減少させ、メモリ回路へのメモリ誤書き込みを減少させる1線式シリアルインターフェースを提供する。また、入力電圧識別回路の電圧にスパイク状のノイズが伝搬した時に電圧比較器が誤動作して異なるデータを生成することが少ない1線式シリアルインターフェースを提供する。本発明の1線式シリアルインターフェースは、2つのPMOSから成る入力逆流防止回路と、抵抗分圧器及び電圧比較回路から成る入力電圧識別回路と、プルアップ抵抗を備えた電源供給線とを具備し、前記電源供給線に形成された前記プルアップ抵抗は、前記入力逆流防止回路に接続され、前記入力逆流防止回路は、入力端子に接続され、前記入力電圧識別回路は、前記入力逆流防止回路と前記入力端子との間に接続されていることを特徴としている。前記電圧比較器は、ヒステリシスを付加されているようにしても良い。本発明の1線式シリアルインターフェースは、入力逆流防止回路の寄生抵抗成分を原因とする電圧降下を低減し、それによって生じる入力電圧識別回路の誤動作を減少させ、その結果、メモリ回路へのメモリ誤書き込みを減少させると共に、入力電圧識別回路の電圧にスパイク状のノイズが伝搬した時に電圧比較器が誤動作して異なるデータを生成することを少なくすることができる。さらに、入力電圧識別回路の比較器にヒステリシスを持たせる事により、瞬時的な電源供給線の電圧低下にも耐性を持たせることができる。以下、実施例を参照して発明の実施の形態を説明する。図1及び図2を参照して実施例1を説明する。この実施例の1線式シリアルインターフェースは、IC間のシリアルデ-タ通信に係るシリアルデ-タ受信回路に用いられる。このようなインターフェースは、1本の信号線によりシリアルデータの受信を可能とし、その実装面積を減少させることができる。図1に示す1線式シリアルインターフェースは、入力端子1に接続された2つのPMOSトランジスタから構成された入力逆流防止回路2と、抵抗分圧器5及び電圧比較回路6から構成された入力電圧識別回路3と、1端が電源に接続されたプルアップ抵抗R1が設けられた電源供給線4とを備えている。入力逆流防止回路2の2つのPMOSトランジスタは、ゲート同士が接続され、一方のソースが他方のドレインに接続されている。電源供給線4は、ICチップの内部回路であるメモリ回路9に入力する。プルアップ抵抗R1は、一端が電源電圧VDDに接続し、他端が電源供給線4に接続されている。また、電源供給線4は、入力逆流防止回路2を介して入力端子1に接続されている。つまり、入力端子1、入力逆流防止回路2、プルアップ抵抗R1の順に配列されている。そして、入力電圧識別回路3は、入力端子1と入力逆流防止回路2との間に接続されている。すなわち、この実施例の1線式シリアルインターフェースは、入力端子1、入力電圧識別回路3、入力逆流防止回路2、プルアップ抵抗R1の順に配列されている。入力電圧識別回路3を構成する抵抗分圧器5は、入力端子1に接続されている。抵抗分圧器5は、抵抗R2、抵抗R3及び抵抗R4から構成され、抵抗R2は、入力端子1に直接接続され、抵抗R2は、ゲートが電源に接続されたトランジスタPMOSを介して抵抗R3に接続され、抵抗R3は、抵抗R4の一端に接続され、抵抗R4の他端は接地されている。抵抗分圧器5を構成する抵抗R2と抵抗R3との接続点と電圧比較回路6の第1の比較器6aの第1の入力とが接続され、抵抗R3と抵抗R4との接続点と電圧比較回路6の第2の比較器6bの第1の入力とが接続されている。また、第1の比較器6aの第2の入力負入力と第2の比較器6bの第2の入力負入力は、基準電圧源に接続されている。メモリ回路9には電源供給線4が接続されている。また、第1の比較器6aの出力端からメモリ回路9まで、インバータ7を介してモード線SENBが接続され、同時にモード線SENBは入力逆流防止回路2を構成するPMOSトランジスタのゲートに接続されている。また、第2の比較器6bの出力端からメモリ回路9までクロック線CLK及びクロック線から分岐してデータ線DATAが接続されている。データ線DATAにはデータ識別回路8が挿入されている。このように、この受信回路は、入力端子1から1本の信号線が出ており、ここから電源供給線4、モード線SENB、クロック線CLK及びデータ線DATAが分岐してそれぞれメモリ回路9に入力している。図2は、入力端子に加わる入力電圧の変化を示すタイミングチャートである。入力端子1INHNにかかる電源電圧VDDは、例えば、3~3.3V、書込み電圧Vppは、例えば、16Vであり、書込み時のLロウレベルは、電源電圧VDDの2.7倍である。電源供給線4は、通常時、プルアップ抵抗R1により電源電圧VDD程度にプルアップされている。入力電圧識別回路3は、入力端子1に直接接続され、電源供給線4は、入力逆流防止回路2を介して入力端子1に接続され、入力逆流防止回路2は、入力電圧識別回路3が分岐後に入力端子1に接続した信号線に接続されている。入力電圧識別回路3の電圧比較回路6の内、上の第1の比較器6aは、モード識別用に用いられ、例えば、書込みモードなどのメモリ回路へのアクセスモードを決める信号を選択する。下の第2の比較器6bは、クロック信号を出力し、クロック信号線CLKは、分岐してデータ識別回路8を介してデータ線DATAに入力する。入力逆流防止回路のトランジスタ動作は、書込み時にモード線SENBがLレベルになることによりPMOSトランジスタがオンになり、書込み時以外ではモード線SENBがHレベルであるためオフになる。図5に示す従来技術では、入力逆流防止回路のゲート電圧は常時電源電圧VDDであるため、メモリ回路109への書込みモード時以外のとき、例えば、入力端子101が0ボルトVのときにPMOSトランジスタはオフになる。したがって、入力端子101の電位が低い通常時には、電源供給線104から入力端子101への逆流を防ぐことができる。しかし、書き込み時には入力端子101には、メモリ回路109への書込み電圧となるVDDよりも高い電圧Vppが印加されるため、PMOSトランジスタにおけるソース電位は、Vppであり、ゲート電位は、VDDなのでトランジスタはオンはするがゲート電位が高い分、PMOSトランジスタでの電圧降下が生じ電流のロスが多いという問題がある。これに対して、図1に示すこの実施例の入力逆流防止回路2では、PMOSトランジスタのオンオフに係わる動作は上記に示したとおりだが、書き込み時入力端子の電圧=書込み電圧VppにゲートがVDDより低い電位レベルになるために、電源供給線4への電流ロスを防ぐことができる。つまり、PMOSトランジスタのゲートは電源電圧VDDの固定ではなく、モード線SENBの電圧により制御される。モード線SENBの電圧は、通常時にHレベルVDDレベル、メモリ回路9への書込み時にはLレベルVssレベルになるため、PMOSトランジスタは通常時オフ、書込み時オンとなる。このように、書込み時のPMOSトランジスタは、ゲート電位がLレベルでのオン状態となるため、従来に比べ、オン時の電圧降下が低減される。入力電圧識別回路は、PMOSトランジスタPMOSを有しているが、電源供給線は、常時VDDにプルアップしている常時電源電圧に接続しているので、このトランジスタがないと通常使用時において無駄な電流が流れる。この実施例の場合は、図1に示すように、入力電圧識別回路3は、電源供給線4とは入力逆流防止回路2によりプルアップ電位VDDと分離されており、入力端子1がハイHレベルのときには無駄な電流が流れるのを防止している。また入力電圧識別回路3は、1端が接地されているので逆流は無い。もともと入力電圧識別回路は入力逆流防止回路を必要としないが、初期の設計思想として、高電圧が印加される入力端子に関連するところは、全ての回路を逆流防止回路の下流に設け切り分けていた。したがって、従来例図5参照のような回路構成になっていた。入力電圧識別回路3は、入り口のトランジスタがオフしており、ゲートがVss系になっているので、逆流防止回路が無くても良い。図2に示す入力端子INHN図1の入力端子1の入力電圧がVT1以上でシリアルインターフェース書込みモ-ドになる。このとき、入力端子INHNは、クロック入力端子、データ入力端子となる。入力端子INHNの電圧がVT2以上のときにクロック入力と判別する。メモリ例えば、EEPROMへのアクセスモ-ドを決めるモ-ド線SENBは、図1に示す第1の比較器6aの出力信号を入力する。書込みモ-ドは、入力信号がVT1以上であり、ロウLレベルは、VT1-VT2であり、ハイHレベルは、VT2以上である。第2の比較器6bで選択されたクロック信号は、図1のデータ識別回路8によりデータ信号に変換されてメモリ回路9に入力される。クロック信号は、ハイレベルのパルス幅によりデータ0、1を判別する。メモリ書込みは、16ビット全て転送終了後17クロック目のハイレベルパルスで書込みが行われる。入力端子INHNをVT1以下又はオ-プンにすると、メモリ設定に応じた通常動作になる。図2の1線式リアルインターフェースは、入力端子が多値入力を採る。その入力電圧を識別するには、入力電圧識別回路が用いられる。また、内部電源供給線は、プルアップされているが、入力電圧が電源電圧より低い場合は、入力逆流防止回路により逆流を防ぐ。この入力逆流防止回路は、寄生抵抗成分を有しているので、内部電源供給線を介して電流が流れた時に電圧降下が発生する。図5に示す従来の技術では、入力電圧識別回路では電圧降下が発生した電圧で識別を行ってしまい、正確な電圧識別ができないで誤動作になることが多い。図1に記載された実施例では入力電圧識別回路3を入力逆流防止回路の前に配置されており、この識別回路には電圧降下の影響は発生しない。また、この実施例のシリアルインターフェースでは、入力電圧識別回路の出力で入力逆流防止回路のゲート電圧を制御している図1参照ので、入力逆流防止回路の寄生抵抗成分をさらに下げる事ができると共に内部電源供給線の電圧降下も抑えることができる。以上、この実施例の1線式シリアルインターフェースは、入力逆流防止回路の寄生抵抗成分を原因とする電圧降下によって生じる入力電圧識別回路の誤動作を減少させ、その結果、メモリ回路へのメモリ誤書き込みを減少させる。次に、図3及び図4を参照して実施例2を説明する。この実施例の1線式シリアルインターフェースは、入力端子21に接続された2つのPMOSトランジスタから構成された入力逆流防止回路22と、抵抗分圧器25及び電圧比較回路26から構成された入力電圧識別回路23と、1端が電源に接続されたプルアップ抵抗R1が設けられた電源供給線24とを備えている入力逆流防止回路2の2つのPMOSトランジスタは、ゲート同士が接続され、一方のソースが他方のドレインに接続されている。電源供給線24は、ICチップの内部回路であるメモリ回路29に入力する。プルアップ抵抗R1は、一端が電源電圧VDDに接続し、他端が電源供給線24に接続されている。また、電源供給線24は、入力逆流防止回路22を介して入力端子21に接続されている。つまり、入力端子21、入力逆流防止回路22、プルアップ抵抗R1の順に配列されている。そして、入力電圧識別回路23は、入力端子21と入力逆流防止回路22との間に接続されている。すなわち、1線式シリアルインターフェースは、入力端子21、入力電圧識別回路23、入力逆流防止回路22、プルアップ抵抗R1の順に配列されている。入力電圧識別回路23を構成する抵抗分圧器25は、入力端子21に接続されている。抵抗分圧器25は、抵抗R2、抵抗R3及び抵抗R4から構成され、抵抗R2は、入力端子21に直接接続され、抵抗R2は、ゲートが電源に接続されたトランジスタPMOSを介して抵抗R3に接続され、抵抗R3は、抵抗R4の一端に接続され、抵抗R4の他端は接地されている。抵抗分圧器25を構成する抵抗R2と抵抗R3との接続点と電圧比較回路26の第1の比較器26aの第1の入力とが接続され、抵抗R3と抵抗R4との接続点と電圧比較回路26の第2の比較器26bの第1の入力とが接続されている。また、第1の比較器26aの第2の入力と第2の比較器26bの第2の入力は、基準電圧源に接続されている。メモリ回路29には電源供給線24が接続されている。また、第1の比較器26aの出力端からメモリ回路29まで、インバータ反転器27を介してモード線SENBが接続され、同時にモード線SENBは入力逆流防止回路2を構成するPMOSトランジスタのゲートに接続されている。また、第2の比較器26bの出力端からメモリ回路29までクロック線CLK及びクロック線から分岐してデータ線DATAが接続されている。データ線DATAにはデータ識別回路28が挿入されている。このように、この受信回路は、入力端子21から1本の信号線が出ており、ここから電源供給線24、モード線SENB、クロック線CLK及びデータ線DATAが分岐してそれぞれメモリ回路29に入力している。以上、この実施例の1線式シリアルインターフェースは、入力逆流防止回路の寄生抵抗成分を原因とする電圧降下によって生じる入力電圧識別回路の誤動作を減少させ、その結果、メモリ回路へのメモリ誤書き込みを減少させる。この実施例で用いられる入力電圧識別回路の比較器は、図4に示すように、ヒステリシスを持たせている。つまり、図4に示すように、正帰還を施した比較器コンパレータを用いる。正帰還を施した比較器26a、26bは、第1の入力正入力と出力とは、抵抗Rfで接続されている。また、第1の入力には抵抗Rsが接続されている。この実施例では、このような比較器を用いることにより、耐ノイズ性を高めることができる。ノイズの大きさが比較器に入力する基準電圧と信号電圧の差より大きいとノイズによって比較器の出力が変化してしまう。そこで、-からになるときの比較の閾値と、から-になるときの比較の閾値を少し違える様にする。その違えた分だけはノイズの影響を受けなくなる。以上、この実施例の1線式シリアルインターフェースは、入力逆流防止回路の寄生抵抗成分を原因とする電圧降下によって生じる入力電圧識別回路の誤動作を減少させ、その結果、メモリ回路へのメモリ誤書き込みを減少させる。さらに、入力電圧識別回路の比較器にヒステリシスを持たせる事により、瞬時的な電源供給線の電圧低下にも耐性を持たせることができる。