直流電圧源に直列接続されると共に共通接続ノードに誘導性負荷が接続された一方および他方のスイッチング素子を介して前記誘導性負荷を駆動制御する駆動制御装置において、前記一方のスイッチング素子に寄生して逆並列接続された寄生ダイオードと、前記寄生ダイオードに並列接続され互いに直列接続された他のダイオードおよびインダクタンス成分と、前記一方および他方のスイッチング素子の共通接続ノードに接続された誘導性負荷を駆動制御するときに、前記他方のスイッチング素子の制御端子に当該他方のスイッチング素子がオンとなる第1オン制御電圧が印加される前に0を超える電圧で且つ前記一方のスイッチング素子がオンする第2オン制御電圧以下の弱反転領域で動作する制御電圧を前記一方のスイッチング素子の制御端子に印加する駆動制御回路とを備えたことを特徴とする駆動制御装置。前記駆動制御回路は、前記第2オン制御電圧よりも低い制御電圧を一方のスイッチング素子の制御端子に印加するときには、予め定められた第2オン制御電圧にマージン電圧を見込んで0を超える所定範囲で低下させた電圧を印加することを特徴とする請求項1記載の駆動制御装置。直流電圧源に直列接続されると共に共通接続ノードに誘導性負荷が接続された一方および他方のスイッチング素子を介して前記誘導性負荷を駆動制御する駆動制御装置において、前記一方のスイッチング素子に寄生して逆並列接続された寄生ダイオードと、前記寄生ダイオードに並列接続され互いに直列接続された他のダイオードおよびインダクタンス成分と、前記一方および他方のスイッチング素子の共通接続ノードに接続された負荷を駆動するときに、前記他方のスイッチング素子の制御端子に第1オン制御電圧を印加する前に前記一方のスイッチング素子の制御端子に当該一方のスイッチング素子がオンとなる第2オン制御電圧以上の制御電圧を印加し所定範囲内のタイミングでオフさせる駆動制御回路とを備えたことを特徴とする駆動制御装置。前記インダクタンス成分は、ボンディングワイヤを含んで形成されることを特徴とする請求項1ないし3の何れかに記載の駆動制御装置。前記インダクタンス成分は、ボンディングワイヤおよびリード端子を含んで形成されることを特徴とする請求項1ないし4の何れかに記載の駆動制御装置。前記駆動制御回路は、前記他方のスイッチング素子に流れる電流が前記誘導性負荷の負荷電流目標値に達するタイミングでしきい値電圧未満に制御することを特徴とする請求項1ないし5の何れかに記載の駆動制御装置。前記駆動制御回路は、前記インダクタンス成分に発生する誘導起電圧を、前記一方のスイッチング素子の制御端子に制御電圧を印加した後にオフ制御電圧を印加するタイミングの制御に使用することを特徴とする請求項1ないし6の何れかに記載の駆動制御装置。前記駆動制御回路は、前記インダクタンス成分に発生する誘導起電圧が所定のしきい値電圧以上となるか否か判定する第1判定回路を備え、前記一方のスイッチング素子の制御端子に制御電圧を印加した後には、前記第1判定回路により誘導起電圧が所定のしきい値電圧以上となることを条件として前記一方のスイッチング素子の制御電圧をオフ制御電圧にすることを特徴とする請求項1ないし7の何れかに記載の駆動制御装置。前記駆動制御回路は、前記インダクタンス成分に発生する誘導起電圧が所定のしきい値電圧以上となるか否か判定する第1判定回路と、前記他方のスイッチング素子の制御端子に与えられる制御電圧がオン制御電圧であるか判定する第2判定回路とを備え、前記一方のスイッチング素子の制御端子に制御電圧を印加した後には、前記第1判定回路により誘導起電圧が所定のしきい値電圧以上となると共に、前記第2判定回路により制御電圧がオン制御電圧であることを条件として前記一方のスイッチング素子の制御電圧をオフ制御電圧にすることを特徴とする請求項1ないし8の何れかに記載の駆動制御装置。前記一方のスイッチング素子および前記寄生ダイオード、並びに、前記他のダイオードおよび前記インダクタンス成分を、1つの半導体チップで一体に構成したことを特徴とする請求項1ないし9の何れかに記載の駆動制御装置。前記第1判定回路が、前記インダクタンス成分に発生する誘導起電圧が所定のしきい値電圧以上となるか否か判定するときには、前記インダクタンス成分の誘導起電圧を前記インダクタンス成分と前記他のダイオードとの間の共通接続ノード、または、前記インダクタンス成分の中間ノードの電圧を取得して前記所定のしきい値電圧以上となるか否か判定することを特徴とする請求項10記載の駆動制御装置。前記他のダイオードとして、PN接合ダイオードまたはショットキーバリアダイオードを適用することを特徴とする請求項1ないし11の何れかに記載の駆動制御装置。前記他のダイオードとして、ゲート制御型のダイオードを適用することを特徴とする請求項1ないし11の何れかに記載の駆動制御装置。しかし、たとえ特許文献2の技術思想に特許文献1の技術思想を組み合わせたとしても、スイッチング素子のターンオン前後の逆回復電流特性等について望まれる特性が得られない。本発明は、上記事情に鑑みてなされたもので、その目的は、スイッチング素子のターンオン前後に問題となるダイオードの逆回復電流等の特性について所望の特性を得られるようにした駆動制御装置を提供することにある。請求項1記載の発明によれば、負荷電流が還流するときにはインダクタンス成分にエネルギーが蓄積されることによってインダクタンス成分および他のダイオードの順方向に電流が流れ続けやすくなる。駆動制御回路は当該他方のスイッチング素子がオンとなる第1オン制御電圧が他方のスイッチング素子の制御端子に印加される前に一方のスイッチング素子の制御端子に0を超える制御電圧で且つ一方のスイッチング素子がオンとなる第2オン制御電圧以下の弱反転する制御電圧を印加しているため、インダクタンス成分および他のダイオードに電流が流れ続けているときに、寄生ダイオードに逆回復電流が流れることになる。これにより、逆回復電流を低減できる。請求項2記載の発明によれば、駆動制御回路は、第2オン制御電圧よりも低い制御電圧を一方のスイッチング素子の制御端子に印加するときには、予め定められた第2オン制御電圧に所定のマージン電圧を見込んで0を超える所定範囲で低下させた制御電圧を印加するため、例えばノイズが重畳してセルフターンオン現象の発生を極力防止できる。請求項3記載の発明によれば、駆動制御回路は、一方のスイッチング素子の制御端子に当該一方のスイッチング素子がオンとなる第2オン制御電圧以上の制御電圧を瞬時的に印加し所定範囲内のタイミングでオフさせている。発明者らは、駆動制御回路が所定範囲内のタイミングで一方のスイッチング素子をオフさせると、オフタイミングが多少ずれたとしても同様の電流低減効果が得られることを確認している。すなわち、駆動制御回路が第2オン制御電圧以上の制御電圧を一方のスイッチング素子の制御端子に印加してから当該一方のスイッチング素子をオフするタイミングを厳密に調整する必要をなくしながら逆回復電流を低減できる。請求項4、5記載の発明のように、インダクタンス成分がボンディングワイヤを含んで形成されていたり、ボンディングワイヤおよびリード端子を含んで形成されていると、インダクタンス成分を容易に構成できる。請求項6記載の発明によれば、駆動制御回路は、他方のスイッチング素子に流れる電流が誘導性負荷の負荷電流目標値に達するタイミングでしきい値電圧未満に制御するため、ノイズやサージ電圧などの不要な外来電圧の影響を極力抑制できる。請求項7記載の発明によれば、駆動制御回路は、インダクタンス成分に発生する誘導起電圧を、一方のスイッチング素子の制御端子に制御電圧を印加した後にオフ制御電圧を印加するタイミングの制御に使用しているため、インダクタンス成分に発生する誘導起電圧の信号変化に合わせて一方のスイッチング素子の制御端子にオフ制御電圧を印加できる。請求項8記載の発明によれば、第1判定回路は、インダクタンス成分に発生する誘導起電圧が所定のしきい値電圧以上となるか否か判定するが、駆動制御回路は、一方のスイッチング素子の制御端子に制御電圧を印加した後には、第1判定回路により誘導起電圧が所定のしきい値電圧以上となることを条件として一方のスイッチング素子の制御電圧をオフ制御電圧にするため、インダクタンス成分に発生する誘導起電圧の信号変化に合わせて一方のスイッチング素子の制御端子にオフ制御電圧を印加できる。請求項9記載の発明によれば、第1判定回路は、インダクタンス成分に発生する誘導起電圧が所定のしきい値電圧以上となるか否か判定するが、駆動制御回路が、一方のスイッチング素子の制御端子に制御電圧を印加した後には、第1判定回路により誘導起電圧が所定のしきい値電圧以上となると共に、第2判定回路により他方のスイッチング素子の制御電圧がオン制御電圧であることを条件として一方のスイッチング素子の制御電圧をオフ制御電圧にする。他方のスイッチング素子にオフ制御電圧などの他の制御電圧が印加されているときには、たとえ第1判定回路により誘導起電圧が所定のしきい値電圧以上となったとしても一方のスイッチング素子の制御電圧をオフ制御電圧に制御する必要はない。したがって、このような制御を行うことで誤動作を防止でき、回路動作の信頼性を向上できる。請求項10記載の発明のように、一方のスイッチング素子および寄生ダイオード、並びに、他のダイオードおよびインダクタンス成分を、1つの半導体チップで一体に構成すると良い。請求項11記載の発明のように、第1判定回路が、インダクタンス成分に発生する誘導起電圧が所定のしきい値電圧以上となるか否か判定するときには、一体化された半導体チップ内におけるインダクタンス成分の誘導起電圧をインダクタンス成分と他のダイオードとの間の共通接続ノード、または、インダクタンス成分の中間ノードの電圧を取得して判定すると良い。請求項12、13記載の発明のように、他のダイオードとしてPN接合ダイオードまたはショットキーバリアダイオード、ゲート制御型のダイオードを適用しても良い。第1実施例以下、本発明の第1実施例について図1ないし図11を参照しながら説明する。図1は、駆動制御装置の構成を概略的に示している。駆動制御装置1は、上アーム側のNチャネル型MOSFETMOSトランジスタM1、下アーム側のNチャネル型MOSFETMOSトランジスタM2を直流電源端子N1-N2間に直列接続したハーフブリッジ回路2を介して誘導性負荷3を駆動する構成となっている。ハーフブリッジ回路2は、MOSトランジスタM1、M2の共通接続ノードN3に接続された誘導性負荷3を駆動する。駆動制御回路4は、MOSトランジスタM1およびM2のゲート制御端子を駆動制御する。MOSトランジスタM1のドレイン-ソース間には当該MOSトランジスタM1のボディーダイオード内蔵ダイオードD1が逆方向並列接続されている。この内蔵ダイオードD1は還流電流を通電するため予めMOSトランジスタM1に寄生するように構成されたダイオードであり、内蔵ダイオードD1はMOSトランジスタM1に半導体構造上で寄生ダイオードとして構成されている。また、MOSトランジスタM2のドレイン-ソース間にも当該MOSトランジスタM1の内蔵ダイオードD2が逆方向並列接続されている。この内蔵ダイオードD2もまた還流電流を通電するため、MOSトランジスタM2に寄生するダイオードであり、内蔵ダイオードD2はMOSトランジスタM2に半導体構造上で寄生ダイオードとして設けられている。また、MOSトランジスタM1のドレイン-ソース間には外付けダイオードD3が逆方向並列接続されると共にインダクタL1インダクタンス成分が直列接続されている。インダクタL1は、MOSトランジスタM1のソースとダイオードD3のアノードとの間にボンディングワイヤを接続して構成されている。このボンディングワイヤは例えば10nHの設計値のものが用いられる。以下、まず、従来技術を基本とした動作について図2を参照して説明する。図2に示すように、MOSトランジスタM1、M2は、駆動制御回路4から駆動制御信号が与えられることにより相補的にオンオフすることによって直流電圧を交流電圧に変換したり電圧を昇圧/降圧する。図2に示すように、ハーフブリッジ回路2においては、上下に接続されたトランジスタM1、M2が同時にオンして電源短絡する状態を防ぐため、一般にデッドタイムと称される同時オフ期間が設けられる。このデッドタイム中は、ハーフブリッジ回路2の一方のMOSトランジスタM1に逆並列接続されたダイオードD1に負荷電流が流れこみ、その後、ハーフブリッジ回路2の他方のMOSトランジスタM2がオンすると、当該MOSトランジスタM2に負荷電流が流れ込むようになる。このとき、ダイオードD1は、MOSトランジスタM1の寄生ダイオードで構成されるため逆回復特性が悪く、大量の逆回復電流が流れ、ターンオン時のスイッチング損失の増大とノイズの原因となる。この実施例では、この問題を解決するため、図1に示すように、ハーフブリッジ回路2が、MOSトランジスタM1にダイオードD1を逆並列接続した第1電流経路を設けて構成される他に、当該ダイオードD1にインダクタL1とダイオードD3の直列回路を並列接続した第2電流経路を設けて構成されている。図3は、各ダイオードD1、D3のV-I特性を示しており、図4は、発明者らにより行われたシミュレーション結果を示している。図3に示すように、ダイオードD1のVfは低く、ダイオードD3はそのVfがダイオードD1のVfよりも高い。本実施例ではこのダイオードD3を適用しても逆回復電流特性を良好にできるようにしている。ダイオードD1は、MOSトランジスタM1のゲートに正電圧Vgsを印加することでダイオードD1のVfが高電圧側に移動するダイオードとなる。このときのダイオードD1のVfはダイオードD3のVfよりも高くなる。図2に示したように、一般にトランジスタM2をオンする前にはデッドタイムを設けているが、本実施形態では、駆動制御回路4がトランジスタM1のゲートに0を超え且つしきい値電圧Vth第2オン制御電圧未満の電圧Vaを印加することで逆回復電流を低減させている。図5は、ターンオン前後の通電状態を模式的に表している。この図5に示すように、駆動制御回路4は、トランジスタM2をオンさせる前の通常のデッドタイム期間中にトランジスタM1のゲートに0を超え且つしきい値電圧未満の電圧Va図中にはON’と示す:第2オン制御電圧よりも低い電圧を印加する。この電圧Vaとしては、ノイズが重畳してもしきい値電圧Vth以上とならない程度のマージン電圧を見込んで所定範囲で0Vを超える電圧に低下させて印加すると良い。すると、たとえノイズが重畳したとしてもセルフターンオン現象の発生を極力防止することができる。駆動制御回路4がトランジスタM1に第2オン制御電圧未満の電圧を印加している期間においては、誘導性負荷3に蓄積された磁気エネルギーによる電流がダイオードD1、D3を通じて転流する図5a。ダイオードD3に直列接続されたインダクタL1には転流期間に流れた電流によるエネルギーが磁気エネルギーとして蓄積される。その後、駆動制御回路4は、トランジスタM2のゲートに第1オン制御電圧を印加する図5b。トランジスタM2のドレイン-ソース間に過渡的な電流が流れるため、トランジスタM1、M2の共通接続ノードN3の電位が下降し、ダイオードD1、D3には逆バイアスが印加されるようになる。ダイオードD3にはインダクタL1が直列接続されているため、インダクタL1およびダイオードD3による第2電流経路を通じて流れる電流は、ダイオードD1による第1電流経路に流れる電流に比較して遅れる。この場合、ダイオードD1には電流が流れており、インダクタンスに蓄積されたエネルギーでダイオードD3の逆回復電流がダイオードD1側に流れる図5b参照。インダクタL1およびダイオードD3第2電流経路にはダイオードD1第1電流経路に遅れて電流が流れ続ける。その後、ダイオードD1の逆回復期間が終了すると、ダイオードD1には逆回復電流が流れなくなる図5c参照。このとき、トランジスタM2がオンしているため、ダイオードD1の逆回復動作に遅れて逆回復電流がダイオードD3およびインダクタL1第2電流経路に流れるようになる。その後、負荷電流はトランジスタM2側に流れるようになる図5d参照。前述の例では、駆動制御回路4が、トランジスタM2をターンオンさせる前にトランジスタM1のゲートにしきい値電圧Vth未満の電圧を印加するように制御しているが、ここで、駆動制御回路4がトランジスタM1のゲート電圧を0オフとしたまま、トランジスタM2のゲートに第1オン制御電圧を印加した場合を考える。駆動制御回路4がトランジスタM1のゲート電圧を0オフとしたままであると、駆動制御回路4がトランジスタM2をオンさせる時には、前述と比較してダイオードD1に少数キャリアが多く残留する傾向にあるため、トランジスタM2のドレイン-ソース間に流れる電流が過渡的に多くなると、ダイオードD1に逆回復電流が多く流れてしまう。これによりダイオードD1の逆方向に電流I1が多く流れ、ダイオードD1が逆回復動作するのに時間を要してしまい、スイッチング損失およびノイズレベルの拡大につながってしまうことが確認されている。図6aは、図5a~図5dの各期間における電圧、電流特性を模式的に示しており、トランジスタM1のゲートに電圧Va=ON’電圧0を超えてしきい値電圧Vthよりも低い電圧:第2オン制御電圧を印加した場合の電流Idl特性と、図5aおよび図5bに示す期間において電圧Vaを印加しない場合の電流Idl特性とを比較して模式的に示している。また、図7は、トランジスタM1のゲート電圧Vaをパラメータとして変化させたときの電流Idlの特性を示している。図6aにおいて、1期間は図5aに対応し、2期間は図5bに対応し、3期間は図5cに対応し、4期間は図5dに対応している。図5aに示すように、負荷電流がダイオードD1、D3、インダクタL1に転流しているときに、駆動制御回路4が電圧Va第2オン制御電圧未満の電圧をトランジスタM1のゲートに印加すると、トランジスタM1のゲートには電荷が注入されるがこのとき当該トランジスタM1は弱反転領域にて動作しドレイン電流が指数関数的に上昇する。この状態において、図6aの2期間に示すように、トランジスタM2のゲートにしきい値電圧以上の電圧第1オン制御電圧≧Vthを印加すると、トランジスタM2のドレイン-ソース間に流れる電流Idlが過渡的に増加する。ダイオードD1の逆回復動作時には、電流がインダクタL1の作用により第2電流経路を通じてダイオードD3の順方向に流れ続ける。この後、図6aの3期間に示すように、電流が第2電流経路を通じてダイオードD3が逆回復する逆方向に流れるときには、ダイオードD1第1電流経路に流れる逆回復電流はほとんどなくなるため、この分の電流のオーバーシュート量が少なくなる図6aの3期間参照。駆動制御回路4が、トランジスタM2のゲートにオン制御電圧を印加する前にトランジスタM1のゲートに電圧Vaを印加しないと、図6aの3期間の2点鎖線に示すように、電流のオーバーシュート量、電流安定化期間が増加することがわかっている。これは、前述したように、この図6aの3期間において、ダイオードD1の逆回復電流が多く流れるためである。図7は、ゲート印加電圧Vaに応じた電流Idlの量の変化具合をシミュレーション結果で示している。この図7は、ゲート印加電圧Vaをしきい値電圧Vthに達しない程度で高く設定すればするほど、オーバーシュート量、電流安定化時間も低減できることを示している。駆動制御回路4が、トランジスタM1のゲートに印加する電圧Vaを0Vとするタイミングは、電流が0から負荷電流目標値に達する時点にすると良い。なお、前述では、駆動制御回路4が、トランジスタM1のゲートに第2オン制御電圧未満の制御電圧を印加した後に0Vオフ制御電圧を印加するように制御しているが、例えば図5cおよび図5dに示す期間において、図6bに示すように、0Vを超える第2オン制御電圧未満の制御電圧ON’電圧を印加し続けても良い。ノイズやサージ電圧などの不要な外来電圧を考慮すると、図6aに示すようにゲートの制御電圧を0Vに制御すると良い。MOSトランジスタM1、M2を構成する半導体構造等のパラメータを考慮すると、ダイオードD1の逆回復特性も変化するため、印加電圧、印加時間のベストな組み合わせは変化するが、これらはシミュレーション、実験などを用いて適宜決定すると良い。図8、図9は、シミュレーション結果を示している。図8aは、図1の回路構成を適用し電圧Vaを印加した場合の各電流値I1、I2、Idlのシミュレーション結果を示しており、図8bは、ダイオードD1、D2を設けると共にインダクタL1を設けず、トランジスタM1のゲートに電圧Vaを印加した場合の各電流値I1、I2、Idlのシミュレーション結果を示している。図9aは、ダイオードD1を考慮するが、その並列回路であるダイオードD2およびインダクタL1を設けず、トランジスタM1のゲートに電圧Vaを印加した場合の各電流値I1、Idlのシミュレーション結果を示している。また、図9bは、ダイオードD1を考慮するが、その並列回路であるダイオードD2およびインダクタL1を設けず、さらに電圧Vaを印加しない場合の各電流値I1、Idlのシミュレーション結果を示している。これらのシミュレーション結果に示すように、ダイオードD1の逆方向電流I1は、図9bの特性、図9aの特性、図8bの特性、図8aの特性の順に徐々に少なくなっている。すなわち、駆動制御回路4からトランジスタM1のゲートに電圧Vaを印加することによって逆回復電流の低減効果があり、しかも、ダイオードD1に対し並列にダイオードD1、インダクタL1を設けることにより、さらに逆回復電流の低減効果が上がることが確認されている。本実施例によれば、ダイオードD3およびインダクタL1による直列回路がダイオードD1に並列接続されているため、負荷電流が還流するときにはインダクタL1の作用によってダイオードD3の順方向に流れ続けやすくなる。また、駆動制御回路4が、トランジスタM2のゲートにしきい値電圧が印加される前にトランジスタM1のゲートに0を超える電圧で且つトランジスタM1のしきい値電圧Vth未満の電圧Vaを印加している。インダクタL1およびダイオードD3に電流が流れ続けているときに、ダイオードD1に逆回復電流が流れることになり、ダイオードD1に流れる逆回復電流を低減できる。また、駆動制御回路4が、しきい値電圧Vth未満の電圧をトランジスタM1のゲートに印加するときに、規定されたしきい値電圧Vthにマージン電圧を見込んで低下させた電圧を印加するため、例えばノイズが重畳するために生じやすいセルフターンオン現象を極力防止できる。また、インダクタL1がボンディングワイヤにより形成されていると、インダクタンス成分を構成しやすい。トランジスタM1、M2としてSJ-MOSFETに適用すると、スイッチング損失も大きいため、特性を良好にする効果を顕著なものとすることができる。第1実施例の変形例図10、図11aおよび図11bは、第1実施例の変形例を示している。図10は、トランジスタM2のゲートにしきい値電圧第1オン制御電圧以上の制御電圧を印加する前に、トランジスタM1のゲートにしきい値電圧第2オン制御電圧以上の制御電圧を印加し、所定のタイミングでオフゲートを0Vしたときのタイミングチャートを示しており、図11aおよび図11bは、シミュレーション結果を概略的に示している。この図11aは、図1の回路構成を適用しトランジスタM1のゲートにしきい値電圧以上の制御電圧を印加し所定のタイミングでオフゲートソース間電圧を0Vしたときの特性を示しており、図11bは、トランジスタM1のゲートソース間にオフ制御電圧0Vを印加したまま制御した場合の比較例を示している。なお、ダイオードD3およびインダクタL1を取り除いた一般的なハーフブリッジ回路でも比較例と同様の特性となる。図11aおよび図11bの特性は、トランジスタM1のゲートに印加したオン制御電圧を0Vに制御するタイミングを5段階で変化させたときに、トランジスタM2側に流れる電流Idlの特性を表わしている。これらの図11aおよび図11bに示すように、駆動制御回路4がトランジスタM1のゲートにオン制御電圧を瞬時的に印加すると、電流I1は徐々に上昇してダイオードの逆回復動作終了後に電流が急激に下降して目標電流に落ち着く。特に、図11aに示すように、図1の回路構成を適用した場合には、トランジスタM1にしきい値電圧以上を印加して当該印加時点から所定のタイミング範囲Twの間で0Vに制御すると、ほぼ同じタイミングで目標電流値に向けて電流Idlが急激に下降する。この場合には、駆動制御回路4がトランジスタM1のゲート印加電圧をしきい値電圧以上の制御電圧から0Vにするタイミングが多少ずれたとしても電流Idlの特性のばらつきが抑えられていることがわかる。すなわち、駆動制御回路4がトランジスタM1のゲートにしきい値電圧以上の制御電圧を印加して0Vにする時間がタイミング範囲Twの範囲内であれば電流Idlの最大値のばらつきを低減できる。その他の回路構成を適用した図11bの特性に比較して、駆動制御回路4によるタイミング制御の時間マージンを大きくすることができる。これにより、駆動制御回路4がしきい値電圧以上の制御電圧を印加してからオフするタイミングを厳密に調整する必要をなくしながら逆回復電流を低減できる。第1実施例の実装形態図12~図14は、トランジスタM1、ダイオードD1、D3およびインダクタL1を構成するパッケージの内部構造例を示している。このうち図12a~図12cはパッケージ内部の上面図の複数の態様を示しており、図12dはパッケージ内部における電気接続関係を示している。図12a~図12cに示すように、パッケージ10には導体としての3本のリード端子11、12、13が挿通されている。リード端子11はトランジスタM1のゲートリード端子Gであり、リード端子12はトランジスタM1のドレインリード端子Dであり、リード端子13はトランジスタM1のソースリード端子Sとなっている。パッケージ10内におけるリード端子12の先端部12aは矩形状の面に成形されており、この先端部12a上に半導体チップ14が搭載されている。この半導体チップ14は、その表面にゲート電極15、ソース電極16が互いに離間して形成されている。また、半導体チップ14の裏面にはトランジスタM1のドレイン電極17図14参照が形成されている。なお、このドレイン電極17はダイオードD3のカソード電極としての機能も有している。半導体チップ14のゲート電極15はボンディングワイヤ18によりリード端子11に結線されている。ソース電極16はボンディングワイヤ19によりリード端子13の一部分13aに結線されている。図12a~図12cのように、半導体チップ14のソース電極16の上面外方周囲にはダイオードD3のアノード電極20が形成されている。このダイオードD3のアノード電極20はボンディングワイヤ21によりリード端子13の他部分13bに結線されている。リード端子13の一部分13aと他部分13bとの間の導体はボンディングワイヤ19、21と共にインダクタL1を構成する。なお、リード端子13は例えばL字型に成形され、平面的にはリード端子12の矩形状先端部の外方周囲の一部を囲うように配置されている。配線インダクタンス値は、配線の形状や配置状態に応じて影響されるものの、通常1[mm]あたり1[nH]程度になる。なお、図12に示す例では、リード端子13とボンディングワイヤ19、21を合わせてインダクタL1を構成しているが、リード端子13のみで構成しても良いし、ボンディングワイヤ19または21のみで構成しても良い。これらの配線長を数[cm]程度の範囲で調整すれば必要なインダクタンス値に調整できる。図13a~図13cは、それぞれ、図12a~図12cに対応した半導体チップ14の各電気的構成要素の配置例を上面図によって示している。図13aに示すように、ダイオードD3のアノード電極20をソース電極16の外方周囲に沿って構成しても良いし、また、図13bに示すように、複数のソース電極16を分割して設けると共に、ダイオードD3のアノード電極20をそれぞれのソース電極16の外方周囲に沿って構成しても良い。さらに、図13cに示すように、ダイオードD3の電流容量を確保するため、ダイオードD3のアノード-カソード間対向面積を増すように構成しても良い。図14aおよび図14bは、素子を構成する半導体チップ14の終端部における縦断面構造を示している。図14aは、図13aのA-A線に沿う断面であり、ゲートを含む部分の断面を示している。また、図14bは、図13aのB-B線に沿う断面であり、ゲートを含まない部分の断面を示している。基板22は、例えばnシリコンにより構成され、その裏面下面にn層が構成され、このn層の下面にドレイン電極17が設けられる。また、基板22は、その上面の外周端から内側に向けて複数のp層が互いに離間して構成され、この複数個目のp層の上にアノード電極20が設けられる。図14aに示すゲートを含む断面においては、そのアノード電極20の基板22の内方に位置してトランジスタM1の縦型MOSFET構造n層、p層、n層が構成されると共に寄生ダイオードD1がPN接合ダイオードにより構成されている。なお、基板22の表面には絶縁層符号なしに覆われたトレンチゲート23が形成され、ゲート電極15に配線されている配線態様は図示せず。また、図14bに示す断面においては、アノード電極20から基板22の内方に位置してp層およびn層が構成され、これらのp層およびn層上にトランジスタM1のソース電極16が設けられる。n層の下層にはp層が構成されている。なお、前記したゲート電極15、ソース電極16およびアノード電極20が基板22と接触する部分以外の領域にはSiO2層24が形成されている。このような半導体構造を適用して構成されているため、電極15および17間を縦型MOSFETトランジスタM1および寄生ダイオードD1として構成できると共に、電極20および17間をダイオードD3として構成でき、これらの素子を一体に構成できる。本実装形態によれば、パッケージ10内に、トランジスタM1寄生ダイオードD1、インダクタL1、他のダイオードD3を一体に構成できる。第2実施例図15ないし図16は、本発明の第2実施例を示すもので、前述実施形態と異なるところは、インダクタンス成分に発生する誘導起電力に基づいてオフするタイミングを制御しているところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。本実施例では、第1実施例の変形例に係るオフタイミングの規定方法について説明する。すなわち、第1実施例の変形例では、駆動制御回路4がトランジスタM1のゲートソース間にしきい値電圧以上の制御電圧を印加した後、所定のタイミングでオフゲートソース間電圧をしきい値電圧未満としているが、この所定のタイミングを規定する方法について説明する。図15は、駆動制御回路の電気的構成を概略的に示している。この図15に示すように、駆動制御回路4は、マイクロコンピュータマイコン4a、上アーム側トランジスタドライブ回路4b、下アーム側トランジスタドライブ回路4c、コンパレータ4dおよびNANDゲート論理ゲート4eを有する。マイコン4aが、ドライブ回路4bに制御信号例えばオン制御信号、オフ制御信号を与えることに応じて、ドライブ回路4bはトランジスタM1のゲートソース間に制御電圧例えばオン制御電圧、オフ制御電圧を印加する。したがって、駆動制御装置4は、マイコン4aによりドライブ回路4bを通じてトランジスタM1を駆動制御し、マイコン4aによりドライブ回路4cを通じてトランジスタM2を駆動制御できる。コンパレータ4dの反転入力端子は、ダイオードD3のアノードおよびインダクタL1の共通接続ノードN4に接続されている。コンパレータ4dの非反転入力端子にはノードN3の電位を基準とした基準電圧Vrefが与えられている。コンパレータ4dの出力はNANDゲート4eに与えられている。このNANDゲート4eにはマイコン4aのドライブ回路4cに与えられる制御信号が入力されている。そして、NANDゲート4eの出力はドライブ回路4bに与えられている。ドライブ回路4bは、このNANDゲート4eの出力に基づいて、トランジスタM1のゲートソース間に電圧を印加する。したがって、ドライブ回路4bは、インダクタL1の誘導起電力およびドライブ回路4cに与えられる制御信号に基づいてトランジスタM1のゲートソース間に電圧を印加する。図16a~図16cは、トランジスタM2のゲートにしきい値電圧第1オン制御電圧以上の制御電圧を印加する前に、トランジスタM1のゲートにしきい値電圧第2オン制御電圧以上の制御電圧を印加し所定のタイミングでオフゲートを0Vしたときのタイミングチャートを図10に代わる図面として示している。この図16aは、図10に対応するタイミングチャートを示しており、図16bはダイオードD1とダイオードD3の通電電流時間応答但し、ダイオードD1の順方向を負とした電流I1特性を示しており、図16cはインダクタンスL1に発生する誘導起電力の時間応答を示している。これらの図16a~図16bに示すように、駆動制御回路4は、トランジスタM2のゲートにしきい値電圧Vth以上の制御電圧を印加するタイミング6の時点前に、トランジスタM1のゲートソース間にしきい値電圧Vth以上の制御電圧を印加している5の時点。すると、5時点より前の期間においては、電流がダイオードD1およびD3のそれぞれ順方向に所定電流流れているが、5のタイミングからダイオードD1の順方向電流は徐々に低下I1は増加し、ダイオードD3の順方向電流は徐々に増加I2は減少する。この場合、インダクタL1には、誘導起電力が-Ldi/dtの特性に応じて発生し、ダイオードD3の通電電流の増加を妨げる5時点から6時点の電流減勢期間参照。ダイオードD1およびD3の通電電流の時間変化がなくなり誘導起電力がほぼ0となった後、駆動制御回路4は、第1実施例の変形例と同様にトランジスタM2のゲートソース間にしきい値電圧以上の制御電圧を印加する6の時点。すると、寄生ダイオードD1の逆回復電流が急激に変動するが、ダイオードD3の順方向電流はインダクタL1に生じる誘導起電力に応じてその電流変動が妨げられる。この場合、前述実施例で説明したように、インダクタL1およびダイオードD3に電流が流れ続けているときには、ダイオードD1に逆回復電流が流れる。その後、ダイオードD1のリカバリー前半期間の終了タイミングから、ダイオードD1の順方向電流が急激に減少I1が急激に増加するリカバリー後半期間。すると、ダイオードD3の順方向電流が急激に増加I2が急激に減少し、インダクタL1の誘導起電力が-Ldi/dtの特性に応じて急激に変動する。コンパレータ4dは、この誘導起電圧を所定の基準電圧Vrefと比較し、基準電圧Vref以上となるとNANDゲート4eにオフ指示信号を与える。NANDゲート4eは、マイコン4aのドライブ回路4cに対する制御信号がオン制御信号であることを条件としてドライブ回路4bにオフ制御信号を出力する。ドライブ回路4bは、オフ制御信号が与えられるとトランジスタM1のゲートソース間にオフ制御電圧0Vを印加する図16aの2区間と3区間の境界タイミング。この構成により、駆動制御回路4は、しきい値電圧Vth以上の電圧を印加した後、所定のタイミングで確実にオフさせることができる。本実施例では、駆動制御回路4は、しきい値電圧Vth以上の電圧を印加した後、所定のタイミングでオフ制御電圧0Vを印加しているため、しきい値電圧Vth以上の電圧がトランジスタM1のゲートソース間に与え続けられることがなくなり信頼性の向上に繋がる。また、インダクタL1の誘導起電圧を検出することでダイオードD3の通電電流の上昇値が大となったことを判定し、この判定タイミング以降の所定のタイミングでオフしているため、インダクタL1の誘導起電圧の信号変化に合わせてトランジスタM1のゲートソース間電圧を0Vにできる。また、マイコン4aがドライブ回路4cに与える制御信号がオン制御信号であることを条件としてコンパレータ4dの出力を有効としてドライブ回路4bにオフ制御信号を与え、これにより、ドライブ回路4bがオフ制御電圧をトランジスタM1のゲートソース間に印加するようになっている。マイコン4aが、ドライブ回路4cに対してオフ制御信号を出力している間、すなわち、トランジスタM2のゲートソース間にオフ制御電圧が印加されている間はこの制御を実現する必要はないため、このような期間においてドライブ回路4bにインダクタL1の誘導起電圧に応じたオフ制御信号を与えてしまうという不具合を防止できる。これにより誤動作を防止でき、信頼性を向上できる。第2実施例の変形例図17は、本発明の第2実施例の変形例を図15に代わる例として示している。この図17に示すように、コンパレータ4dの出力は直接ドライブ回路4bに与えられている。すなわち、前述実施例と比較するとNANDゲート4eを設けていない。ドライブ回路4bは、ドライブ回路4cに対するマイコン4aの制御信号を利用することなく、トランジスタM1の制御信号を生成している。ドライブ回路4bは、コンパレータ4dからオフ指示信号Lが与えられると、トランジスタM1のゲートソース間にオフ制御電圧0Vを印加する。これにより、第2実施例の制御を実現することができる。また、素早い応答性能を実現できる。第2実施例の場合、NANDゲート4e、マイコン4a、コンパレータ4d、ドライブ回路4bの間に動作電圧のレベルシフト回路を必要とすることがあるが、本実施形態の場合、このようなレベルシフト回路を必要とすることなく、より簡素な構成で実現できる。第2実施例の実装形態図18a~図18cは、本発明の第2実施例およびその変形例の実装形態を示している。これらの図18a~図18cに示すように、リード端子13および12間に他のリード端子25が設けられパッケージ10に挿通されている。リード端子13は、前述実施形態ではソースリードSとして構成されていたが、本実施例では、電位センスリードSeとして構成されている。代わりに、リード端子25がソースリードSとして構成されている。リード端子13は、ダイオードD3およびインダクタL1の共通接続ノードの電位センスリードSeとなっておりコンパレータ4dの反転入力端子に接続される端子である。また、リード端子13の一部分13aは、リード端子25との間でボンディングワイヤ19aにより結線され、リード端子25は、ソース電極16との間でボンディングワイヤ19bにより結線されている。なお、リード端子13の一部分13aの電位を取得するように結線された実装例を示しているが、他部分13bインダクタL1とダイオードD3の共通接続ノードから電圧を取得するようにボンディングワイヤで結線しても良いし、一部分13aおよび他部分13bの中間部分中間ノードから電圧を取得するように結線しても良い。本実装例を適用すれば、リード端子25をコンパレータ4dの反転入力端子に電気的接続して構成することで、インダクタL1の誘導起電圧を取得して所定のしきい値電圧Vrefと比較して判定することができ、第2実施例の制御形態を実現できる。他の実施例本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。ゲート電圧印加前のダイオードD1のVfがダイオードD3のVfよりも低い特性のダイオードを適用した実施形態を示したが、ダイオードD3のVfがダイオードD1のVfよりも低い特性のダイオードを適用しても良い。インダクタL1としてボンディングワイヤを適用したが、誘導性を有するインダクタンス成分が適用できれば、その他、例えば半導体構造内にインダクタンス成分を構成して適用しても良い。素子としてMOSトランジスタを適用したがこの形態は限られない。本願発明では、例えば、その他のn型、p型のMOSFETやRCIGBTなどの寄生ダイオードがある素子を適用でき、ダイオードとしてはゲート制御型のダイオードなどを適用しても良い。また、素子のゲートについては、トレンチゲート型、プレーナゲート型の何れに適用しても良い。図10に示す第1の実施例の変形例においては、一方のスイッチング素子M1のゲート制御端子に与える第2オン制御電圧と、他方のスイッチング素子M2のゲート制御端子に与える第1オン制御電圧とについて同一の電圧を印加する実施形態を示しているが、これに限定されるものではなく、第2オン制御電圧値と第1オン制御電圧値とは互いに異なる制御電圧値であっても良い。また、スイッチング素子M1、M2は、そのしきい値電圧Vthが互いに異なる電圧となる素子を適用しても良い。ダイオードD3はPN接合ダイオードを用いたが、ショットキーバリアダイオードを用いても良い。