"第1電極と、第2電極と、前記第1電極と前記第2電極との間に配設され、前記第1電極及び前記第2電極間に第1の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第1の極性とは異なる第2の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層と、前記抵抗変化層と電気的に直列接続される可変負荷抵抗と、を備え、前記抵抗変化層及び前記可変負荷抵抗に前記第2の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定可能なように構成され、前記可変負荷抵抗の値が小さいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる、不揮発性記憶装置。第1電極と、第2電極と、前記第1電極と前記第2電極との間に配設され、前記第1電極及び前記第2電極間に第1の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第1の極性とは異なる第2の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層と、前記抵抗変化層と電気的に並列接続される可変負荷抵抗と、前記抵抗変化層及び前記可変負荷抵抗と電気的に直列接続される負荷抵抗と、を備え、前記抵抗変化層、前記可変負荷抵抗及び前記負荷抵抗に前記第2の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定可能なように構成され、前記可変負荷抵抗の値が大きいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる、不揮発性記憶装置。前記抵抗変化層及び前記可変負荷抵抗に前記第1の極性の電圧パルスを印加する場合に、前記抵抗変化層の低抵抗状態が1つのみ設定可能なように構成されている、請求項1又は2に記載の不揮発性記憶装置。前記抵抗変化層は第1の遷移金属で構成される第1の遷移金属酸化物と第2の遷移金属で構成される第2の遷移金属酸化物との積層構造で構成され、当該第1の遷移金属酸化物の酸素不足度が、当該第2の遷移金属酸化物の酸素不足度より大きい、請求項1乃至3の何れかに記載の不揮発性記憶装置。前記第2の遷移金属酸化物の抵抗値は、前記第1の遷移金属酸化物の抵抗値より大きい、請求項4に記載の不揮発性記憶装置。前記第1の遷移金属と前記第2の遷移金属は同じ金属である、請求項4又は5に記載の不揮発性記憶装置。前記遷移金属酸化物はタンタル酸化物で構成される、請求項6に記載の不揮発性記憶装置。前記第1の遷移金属と前記第2の遷移金属は異なる金属であり、前記第2の遷移金属の標準電極電位は、前記第1の遷移金属の標準電極電位より低い、請求項4又は5に記載の不揮発性記憶装置。半導体基板上に形成され、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子と、を備えるメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、第1電極と、第2電極と、前記第1電極及び前記第2電極間に第1の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第1の極性とは異なる第2の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層とを具備し、前記抵抗変化層と電気的に直列接続される可変負荷抵抗を備え、前記抵抗変化層及び前記可変負荷抵抗に前記第2の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定可能なように構成されており、前記可変負荷抵抗の値が小さいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる、不揮発性記憶装置。半導体基板上に形成され、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子と、を備えるメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、第1電極と、第2電極と、前記第1電極及び前記第2電極間に第1の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第1の極性とは異なる第2の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層とを具備し、前記抵抗変化層と電気的に並列接続される可変負荷抵抗と、前記抵抗変化層及び前記可変負荷抵抗と電気的に直列接続される負荷抵抗と、を備え、前記抵抗変化層、前記可変負荷抵抗及び前記負荷抵抗に前記第2の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定可能なように構成されており、前記可変負荷抵抗の値が大きいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる、不揮発性記憶装置。第1の平面において互いに平行に形成された複数の第1電極配線と、前記第1の平面に平行な第2の平面において互いに平行に且つ前記複数の第1電極配線と立体交差するように形成された複数の第2電極配線と、前記複数の第1電極配線と前記複数の第2電極配線との立体交差点のそれぞれに対応して設けられた不揮発性記憶素子とを備えるメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、第1電極と、第2電極と、前記第1電極及び前記第2電極間に第1の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第1の極性とは異なる第2の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層と、を具備し、前記抵抗変化層と電気的に直列接続される可変負荷抵抗を備え、前記抵抗変化層及び前記可変負荷抵抗に前記第2の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定可能なように構成されており、前記可変負荷抵抗の値が小さいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる、不揮発性記憶装置。第1の平面において互いに平行に形成された複数の第1電極配線と、前記第1の平面に平行な第2の平面において互いに平行に且つ前記複数の第1電極配線と立体交差するように形成された複数の第2電極配線と、前記複数の第1電極配線と前記複数の第2電極配線との立体交差点のそれぞれに対応して設けられた不揮発性記憶素子と、を備えるメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、第1電極と、第2電極と、前記第1電極及び前記第2電極間に第1の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第1の極性とは異なる第2の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層とを具備し、前記抵抗変化層と電気的に並列接続される可変負荷抵抗と、前記抵抗変化層及び前記可変負荷抵抗と電気的に直列接続される負荷抵抗と、を備え、前記抵抗変化層、前記可変負荷抵抗及び前記負荷抵抗に前記第2の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定可能なように構成されており、前記可変負荷抵抗の値が大きいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる、不揮発性記憶装置。第1電極と、第2電極と、前記第1電極と前記第2電極との間に配設され、前記第1電極及び前記第2電極間に第1の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第1の極性とは異なる第2の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層と、前記抵抗変化層と電気的に直列接続される可変負荷抵抗とを備える不揮発性記憶装置の駆動方法であって、前記抵抗変化層及び前記可変負荷抵抗に前記第2の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定する書き込み工程と、前記抵抗変化層の複数の抵抗値の高抵抗状態に応じて書き込まれた情報を判別する読み出し工程とを有し、前記書き込み工程において、前記可変負荷抵抗の値が小さいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる、不揮発性記憶装置の駆動方法。第1電極と、第2電極と、前記第1電極と前記第2電極との間に配設され、前記第1電極及び前記第2電極間に第1の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第1の極性とは異なる第2の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層と、前記抵抗変化層と電気的に並列接続される可変負荷抵抗と、前記抵抗変化層及び前記可変負荷抵抗と電気的に直列接続される負荷抵抗とを備える不揮発性記憶装置の駆動方法であって、前記抵抗変化層、前記可変負荷抵抗及び前記負荷抵抗に前記第2の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定する書き込み工程と、前記抵抗変化層の複数の抵抗値の高抵抗状態に応じて書き込まれた情報を判別する読み出し工程とを有し、前記書き込み工程において、前記可変負荷抵抗の値が大きいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる、不揮発性記憶装置の駆動方法。3つ以上の抵抗状態を利用する多値の記憶素子では、素子がどの抵抗状態にあるかが、素子の抵抗値を読み出すことにより判別される。したがって、誤動作を防止するためには、各抵抗状態における抵抗値が、互いにある程度の抵抗値の差を持つことが必要である。しかしながら、特許文献2や3に開示されている素子では、印加される電気的パルスの電圧やパルス幅、回数によって、抵抗値が連続的に変化する。このため、同一の電気的パルスを印加しても、素子自体の不均一性や電気的パルスの電圧、パルス幅、回数などを反映して、実現される抵抗値がばらついてしまい、抵抗値が安定しない。また、記憶素子の抵抗値は必ずしも安定性が十分に高いとは言えない。このため、それぞれの抵抗状態間での抵抗値の差が小さい場合は、セットされた抵抗値が、状態の温度等の変化により別の状態とみなされる程度に変化することがある。このように、従来の記憶素子では、多値の情報を記憶する不揮発性記憶素子として安定に動作させることが難しいという課題があった。また、特許文献4に開示されている記憶装置の場合も、その図9に示すように、異なる遷移条件に基づいて抵抗特性が遷移された後の各抵抗状態間での抵抗値の差は高々2倍程度であり、安定した多値記憶を実現できるとは言い難い。本発明は斯かる事情に鑑みてなされたものであり、その主たる目的は、安定した多値記憶を実現することができる不揮発性記憶装置及び不揮発性記憶装置の駆動方法を提供することにある。上述した課題を解決するために、本発明の一の態様の不揮発性記憶装置は、第1電極と、第2電極と、前記第1電極と前記第2電極との間に配設され、前記第1電極及び前記第2電極間に第1の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第1の極性とは異なる第2の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層と、前記抵抗変化層と電気的に直列接続される可変負荷抵抗とを備え、前記抵抗変化層及び前記可変負荷抵抗に前記第2の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定可能なように構成され、前記可変負荷抵抗の値が小さいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる。本発明の他の態様の不揮発性記憶装置は、第1電極と、第2電極と、前記第1電極と前記第2電極との間に配設され、前記第1電極及び前記第2電極間に第1の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第1の極性とは異なる第2の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層と、前記抵抗変化層と電気的に並列接続される可変負荷抵抗と、前記抵抗変化層及び前記可変負荷抵抗と電気的に直列接続される負荷抵抗とを備え、前記抵抗変化層、前記可変負荷抵抗及び前記負荷抵抗に前記第2の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定可能なように構成され、前記可変負荷抵抗の値が大きいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる。このようにして設定された抵抗変化層の複数の抵抗値の高抵抗状態を利用することによって、多値記憶を実現することができる。前記態様の不揮発性記憶装置は、前記抵抗変化層及び前記可変負荷抵抗に前記第1の極性の電圧パルスを印加する場合に、前記抵抗変化層の低抵抗状態が1つのみ設定可能なように構成されていてもよい。また、前記態様において、前記抵抗変化層は第1の遷移金属で構成される第1の遷移金属酸化物と第2の遷移金属で構成される第2の遷移金属酸化物との積層構造で構成され、当該第1の遷移金属酸化物の酸素不足度が、当該第2の遷移金属酸化物の酸素不足度より大きいほうが好ましい。また、前記態様において、前記第2の遷移金属酸化物の抵抗値は、前記第1の遷移金属酸化物の抵抗値より大きいほうが好ましい。また、前記態様において、前記第1の遷移金属と前記第2の遷移金属は同じ金属であってもよい。また、前記態様において、前記遷移金属酸化物はタンタル酸化物で構成されていてもよい。また、前記態様において、前記第1の遷移金属と前記第2の遷移金属は異なる金属であり、前記第2の遷移金属の標準電極電位は、前記第1の遷移金属の標準電極電位より低くてもよい。また、本発明の他の態様の不揮発性記憶装置は、半導体基板上に形成され、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備えるメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、第1電極と、第2電極と、前記第1電極及び前記第2電極間に第1の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第1の極性とは異なる第2の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層とを具備し、前記抵抗変化層と電気的に直列接続される可変負荷抵抗を備え、前記抵抗変化層及び前記可変負荷抵抗に前記第2の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定可能なように構成されており、前記可変負荷抵抗の値が小さいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる。また、本発明の他の態様の不揮発性記憶装置は、半導体基板上に形成され、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備えるメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、第1電極と、第2電極と、前記第1電極及び前記第2電極間に第1の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第1の極性とは異なる第2の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層とを具備し、前記抵抗変化層と電気的に並列接続される可変負荷抵抗と、前記抵抗変化層及び前記可変負荷抵抗と電気的に直列接続される負荷抵抗と、を備え、前記抵抗変化層、前記可変負荷抵抗及び前記負荷抵抗に前記第2の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定可能なように構成されており、前記可変負荷抵抗の値が大きいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる。また、本発明の他の態様の不揮発性記憶装置は、第1の平面において互いに平行に形成された複数の第1電極配線と、前記第1の平面に平行な第2の平面において互いに平行に且つ前記複数の第1電極配線と立体交差するように形成された複数の第2電極配線と、前記複数の第1電極配線と前記複数の第2電極配線との立体交差点のそれぞれに対応して設けられた不揮発性記憶素子とを備えるメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、第1電極と、第2電極と、前記第1電極及び前記第2電極間に第1の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第1の極性とは異なる第2の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層と、を具備し、前記抵抗変化層と電気的に直列接続され、前記抵抗変化層及び前記可変負荷抵抗に前記第2の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定可能なように構成されており、前記可変負荷抵抗の値が小さいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる。さらに、本発明の他の態様の不揮発性記憶装置は、第1の平面において互いに平行に形成された複数の第1電極配線と、前記第1の平面に平行な第2の平面において互いに平行に且つ前記複数の第1電極配線と立体交差するように形成された複数の第2電極配線と、前記複数の第1電極配線と前記複数の第2電極配線との立体交差点のそれぞれに対応して設けられた不揮発性記憶素子とを備えるメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、第1電極と、第2電極と、前記第1電極及び前記第2電極間に第1の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第1の極性とは異なる第2の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層とを具備し、前記抵抗変化層と電気的に並列接続される可変負荷抵抗と、前記抵抗変化層及び前記可変負荷抵抗と電気的に直列接続される負荷抵抗と、を備え、前記抵抗変化層、前記可変負荷抵抗及び前記負荷抵抗に前記第2の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定可能なように構成されており、前記可変負荷抵抗の値が大きいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる。また、本発明の一の態様の不揮発性記憶装置の駆動方法は、第1電極と、第2電極と、前記第1電極と前記第2電極との間に配設され、前記第1電極及び前記第2電極間に第1の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第1の極性とは異なる第2の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層と、前記抵抗変化層と電気的に直列接続される可変負荷抵抗とを備える不揮発性記憶装置の駆動方法であって、前記抵抗変化層及び前記可変負荷抵抗に前記第2の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定する書き込み工程と、前記抵抗変化層の複数の抵抗値の高抵抗状態に応じて書き込まれた情報を判別する読み出し工程とを有し、前記書き込み工程において、前記可変負荷抵抗の値が小さいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる。さらに、本発明の他の態様の不揮発性記憶装置の駆動方法は、第1電極と、第2電極と、前記第1電極と前記第2電極との間に配設され、前記第1電極及び前記第2電極間に第1の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第1の極性とは異なる第2の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層と、前記抵抗変化層と電気的に並列接続される可変負荷抵抗と、前記抵抗変化層及び前記可変負荷抵抗と電気的に直列接続される負荷抵抗とを備える不揮発性記憶装置の駆動方法であって、前記抵抗変化層、前記可変負荷抵抗及び前記負荷抵抗に前記第2の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定する書き込み工程と、前記抵抗変化層の複数の抵抗値の高抵抗状態に応じて書き込まれた情報を判別する読み出し工程とを有し、前記書き込み工程において、前記可変負荷抵抗の値が大きいほど、前記抵抗変化層の高抵抗状態が高いレベルとなる。本発明に係る不揮発性記憶装置及び不揮発性記憶装置の駆動方法によれば、多値記憶を安定した動作で実現することができる。以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。実施の形態1[不揮発性記憶装置の構成]図1は、本発明の実施の形態1に係る不揮発性記憶装置の概略の構成を示すブロック図である。図1に示すように、本実施の形態1の不揮発性記憶装置100は、抵抗変化型の不揮発性記憶素子101と、可変負荷抵抗102と、これらの不揮発性記憶素子101及び可変負荷抵抗102に対して電圧パルスを印加するための電源103とを備えている。図2は、本実施の形態1に係る不揮発性記憶装置の一構成例を示す回路図である。図2に示す例では、可変負荷抵抗102が、3つの抵抗102A1,102A2,102A3と、これらの抵抗102A1,102A2,102A3のそれぞれに接続されたスイッチング素子102B1,102B2,102B3とが並列に接続されて構成されている。そのため、可変負荷抵抗102の値抵抗値は、スイッチング素子102B1,102B2,102B3のそれぞれのオン/オフにより変化することになる。本実施の形態1の場合、3つのスイッチング素子102B1,102B2,102B3の何れか一つをオンとすることにより、可変負荷抵抗102の値を3種類設定することができる。電源103から出力された電圧パルスは、不揮発性記憶素子101及び可変負荷抵抗102に印加される。このとき、不揮発性記憶素子101に印加される電圧は、可変負荷抵抗102の抵抗値と不揮発性記憶素子101の抵抗値との抵抗比により定まる分圧によって決定され、可変負荷抵抗102の値に対応して変化することになる。図3は、本発明の実施の形態1に係る不揮発性記憶装置が備える不揮発性記憶素子101の構成を示す断面図である。図3に示すように、不揮発性記憶素子101は、基板120の上に形成された第1電極112と、第1電極112の上に形成された抵抗変化層113と、抵抗変化層113の上に形成された第2電極111とを備えている。ここで、第1電極112及び第2電極111は、抵抗変化層113と電気的に接続されている。このような構成により、電源103から出力された電圧パルスは、第1電極112及び第2電極111を介して抵抗変化層113に印加される。基板120は、例えばシリコン基板により構成される。また、第1電極112及び第2電極114は、例えば、Au金、Pt白金、Irイリジウム、Cu銅、TiN窒化チタン及びTaN窒化タンタルのうちの1つまたは複数の材料を用いて構成される。抵抗変化層113は、酸素不足型の遷移金属酸化物を含んで構成されている。酸素不足型の遷移金属酸化物とは、化学量論的な酸化物と比較して酸素含有率原子比:総原子数に占める酸素原子数の割合が少ない酸化物をいう。言い換えれば、化学量論的な酸化物と比較して酸素不足度が大きい酸化物ということもできる。酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がTaタンタルの場合、化学量論的な酸化物の組成はTa2O5であって、総原子数に占める酸素の比率O/TaOは、71.4となる。したがって、酸素不足型のTa酸化物において、酸素含有率は0より大きく、71.4より小さいことになる。この抵抗変化層113は、第1タンタル酸化物層113aと第2タンタル酸化物層113bとが積層されて構成されている。ここで、第2タンタル酸化物層113bの酸素含有率は、第1タンタル酸化物層113aの酸素含有率よりも高くなっている。第1タンタル酸化物層113aの組成をTaOxとした場合にxが0.8以上1.9以下であり、且つ、第2タンタル酸化物層113bの組成をTaOyとした場合にyがxの値よりも大である場合に、抵抗変化層113の抵抗値を安定して高速に変化させることが確認できている。したがって、x及びyは上記の範囲内にあることが好ましい。抵抗変化層113の厚みは、1μm以下であれば抵抗値の変化が認められるが、200nm以下であることが好ましい。パターニングプロセスリソグラフィーを使用する場合に、加工し易く、しかも抵抗変化層113の抵抗値を変化させるために必要となる電圧パルスの電圧値を低くすることができるからである。他方、電圧パルス印加時のブレークダウン絶縁破壊をより確実に回避するという観点からは、抵抗変化層113の厚みは少なくとも5nm以上であることが好ましい。また、第2タンタル酸化物層113bの厚みについては、大きすぎると初期抵抗値が高くなり、また小さすぎると安定した抵抗変化が得られないため、1nm以上8nm以下程度が好ましい。また、抵抗変化層113を構成する金属は、タンタル以外の遷移金属を用いてもよい。遷移金属としては、タンタルTa、チタンTi、ハフニウムHf、ジルコニウムZr、ニオブNb、タングステンW等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。例えば、ハフニウム酸化物を用いる場合、第1ハフニウム酸化物層113aの組成をHfOxとした場合にxが0.9以上1.6以下であり、且つ、第2ハフニウム酸化物層113bの組成をHfOyとした場合にyがxの値よりも大である場合に、抵抗変化層113の抵抗値を安定して高速に変化させることが確認できている。この場合、第2ハフニウム酸化物層113bの膜厚は、3~4nmが好ましい。また、ジルコニウム酸化物を用いる場合、第1ジルコニウム酸化物層113aの組成をZrOxとした場合にxが0.9以上1.4以下であり、且つ、第2ジルコニウム酸化物層113bの組成をZrOyとした場合にyがxの値よりも大である場合に、抵抗変化層113の抵抗値を安定して高速に変化させることが確認できている。この場合、第2ジルコニウム酸化物層113bの膜厚は、1~5nmが好ましい。さらに、第1の遷移金属酸化物層113aを構成する第1の遷移金属と、第2の遷移金属酸化物層113bを構成する第2の遷移金属とは、異なる材料を用いてもよい。この場合、第2の遷移金属酸化物層113bは、第1の遷移金属酸化物層113aよりも酸素不足度が小さい、つまり抵抗が高い方が好ましい。このような構成とすることにより、抵抗変化時に第1の電極112及び第2の電極111間に印加された電圧は、第2の遷移金属酸化物層113bにより多くの電圧が分配され、第2の遷移金属酸化物層113b中で発生する酸化還元反応をより起こしやすくすることができる。また、第1の遷移金属と第2の遷移金属とが互いに異なる材料を用いる場合、第2の遷移金属の標準電極電位は、第1の遷移金属の標準電極電位より小さい方が好ましい。抵抗変化現象は、抵抗が高い第2の遷移金属酸化物層113b中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。例えば、第1の遷移金属酸化物層113aに、酸素不足型のタンタル酸化物を用い、第2の遷移金属酸化物層113bにTiO2を用いることにより、安定した抵抗変化動作が得られる。チタン標準電極電位=-1.63eVはタンタル標準電極電位=-0.6eVより標準電極電位が低い材料である。標準電極電位は、その値が大きいほど酸化しにくい特性を表す。第2の遷移金属酸化物層113bに第1の遷移金属酸化物層113aより標準電極電位が小さい金属の酸化物を配置することにより、第2の遷移金属酸化物層113b中でより酸化還元反応が発生しやすくなる。また、第2の電極111は、例えば、白金Pt、イリジウムIrなど、第2の抵抗変化層113bを構成する遷移金属及び第1の電極112と比べ標準電極電位がより高い材料で構成する。このような構成とすることにより、第2の電極111と第2の抵抗変化層113bの界面近傍の第2の抵抗変化層113b中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。[不揮発性記憶素子の製造方法]次に、不揮発性記憶素子101の製造方法について説明する。まず、基板120上に、スパッタリング法により、厚さ50nmの窒化タンタルTaNを堆積することで、第1電極112を形成する。その後、Taターゲットをアルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、第1電極112の上にタンタル酸化物層を形成する。ここで、タンタル酸化物層における酸素含有率は、アルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。次に、上記のようにして形成されたタンタル酸化物層の最表面を酸化することによりその表面を改質する。これにより、タンタル酸化物層の表面に、当該タンタル酸化物層において酸化されなかった領域第1領域よりも酸素含有率の高い領域第2領域が形成される。これらの第1領域及び第2領域が第1タンタル酸化物層113a及び第2タンタル酸化物層113bにそれぞれ相当し、このようにして形成された第1タンタル酸化物層113a及び第2タンタル酸化物層113bによって抵抗変化層113が構成されることになる。次に、上記のようにして形成された抵抗変化層113の上に、スパッタリング法により、厚さ50nmのイリジウムIrを堆積することで、第2電極111を形成する。以上により、不揮発性記憶素子101が得られる。なお、第1電極112及び第2電極111並びに抵抗変化層113の大きさ及び形状は、マスク及びリソグラフィによって調整することができる。本実施の形態1では、第2電極111及び抵抗変化層113の大きさを0.5μm×0.5μm面積0.25μm2とし、第1電極112と抵抗変化層113とが接する部分の大きさも0.5μm×0.5μm面積0.25μm2とした。また、本実施の形態1では、第1タンタル酸化物層113aの組成をTaOxx=1.57とし、第2タンタル酸化物層113bの組成をTaOyy=2.47としている。さらに、抵抗変化層113の厚みを50nmとし、第1タンタル酸化物層113aの厚みを44nm、第2タンタル酸化物層113bの厚みを6nmとしている。なお、このように、本実施の形態1においてはx=1.57、y=2.47であるが、x及びyの値はこれに限られるわけではない。上述したとおり、xの値が0.8以上1.9以下の範囲内0.8≦x≦1.9であり、yの値がxの値よりも大x<yであれば、本実施の形態での抵抗変化特性と同様に、安定した抵抗変化を実現できる。[不揮発性記憶装置の駆動方法]次に、上述したように構成された不揮発性記憶装置100の駆動方法について説明する。図1および図2において、不揮発性記憶装置100は、電源103を用いて、負極性の電圧パルスが不揮発性記憶素子101及び可変負荷抵抗102に印加される。これにより、抵抗変化層113の抵抗値が減少し、抵抗変化層113が高抵抗状態から低抵抗状態へ変化する。以下では、これを低抵抗化工程という。他方、不揮発性記憶装置100は、電源103を用いて、正極性の電圧パルスが不揮発性記憶素子101及び可変負荷抵抗102に印加される。これにより、抵抗変化層113の抵抗値が増加し、抵抗変化層113が低抵抗状態から高抵抗状態へ変化する。なお、上述した電圧パルスの極性は、第1電極112を基準としたときに、第2電極111に高い電圧を印加する場合を正とし、第2電極111に低い電圧を印加する場合を負とする。以下では、これを高抵抗化工程という。これらの低抵抗化工程及び高抵抗化工程を繰り返すことにより、不揮発性記憶素子101が動作することになる。まず、抵抗変化層113の高抵抗状態を複数の抵抗値に設定する方法を説明する。高抵抗化工程において、不揮発性記憶装置100は、スイッチング素子102B1,102B2,102B3の切り換えオン/オフが行われ、いずれのスイッチング素子をオンするかによって、可変負荷抵抗102の値を変化させる。抵抗変化層113には、オンとなったスイッチング素子に接続されている抵抗の値と不揮発性記憶素子101の抵抗値との比によって定まる電圧値分圧が、不揮発性記憶素子101に印加される。これにより、スイッチング素子102B1,102B2,102B3のオン/オフに対応して、不揮発性記憶素子101には、上記オン/オフに対応した異なる電圧値が印加される。以上により、抵抗変化層113の高抵抗状態を複数の抵抗値に設定することが可能になる。なお、この高抵抗状態の複数の抵抗値の設定において、スイッチング素子のオン/オフは、図2においては、可変負荷抵抗102の3つのスイッチング素子102B1,102B2,102B3のいずれか1つをオンにしてもよいし、2つあるいは3つ全てをオンにしてもかまわない。このように、オン/オフのパターンの数を多くすることで、可変負荷抵抗102の抵抗値を多段階に設定することが可能となる。これにより、不揮発性記憶素子101の抵抗変化層113の高抵抗状態を多段に設定することができる。不揮発性記憶装置100では、抵抗変化層113の高抵抗状態の各抵抗値に対してそれぞれ情報を対応させることにより、3値以上の多値記憶を実現する。すなわち、例えば抵抗変化層113が低抵抗状態にある場合を0に、第1の高抵抗状態の抵抗値にある場合を1に、第2の高抵抗状態の抵抗値にある場合を2に、さらに第3の高抵抗状態の抵抗値にある場合を3にそれぞれ対応させる等により、多値記憶を実現する。抵抗変化層113が低抵抗状態及び高抵抗状態の何れの状態にあるのか、さらに高抵抗状態の場合は複数の高抵抗状態の抵抗値の何れの抵抗値にあるのかは、所定値の読み出し用の電圧パルスを不揮発性記憶素子101及び可変負荷抵抗102に印加し、このときに抵抗変化層113を流れる電流読み出し電流の電流値に応じて判定される。抵抗変化層113が低抵抗状態にある場合に、負極性の電圧パルスが不揮発性記憶素子101及び可変負荷抵抗102に印加されたとしても、抵抗変化層113は低抵抗状態のまま変化しない。同様にして、抵抗変化層113が高抵抗状態にある場合に、正極性の電圧パルスが不揮発性記憶素子101及び可変負荷抵抗102に印加されたとしても、抵抗変化層113は高抵抗状態のまま変化しない。なお、低抵抗化工程においても、上述した高抵抗化工程の場合と同様にして可変負荷抵抗102の値を変化させることにより、抵抗変化層113の低抵抗状態を複数の抵抗値に設定することも可能である。しかしながら、このように低抵抗状態を複数の抵抗値に設定することにすると、動作が不安定になる可能性がある。これは、低抵抗状態の複数の抵抗値のうち最も低い抵抗値最も抵抗値が低い低抵抗状態が一度設定されると、抵抗変化層113に大きな導電性フィラメントが形成されるため、それ以外の抵抗状態より抵抗値が高い低抵抗状態を設定しようとしても、上記の最も低い抵抗値まで抵抗値が落ちてしまうという現象が生じると考えられるからである。したがって、安定した書き換え動作及び良好なリテンション特性を実現するためには、高抵抗化工程においては高抵抗状態を複数の抵抗値に設定し、低抵抗化工程においては低抵抗状態を一つの抵抗値とすることが好ましい。[不揮発性記憶装置の抵抗特性]本実施の形態1の不揮発性記憶装置100の抵抗特性を確認するために、以下の実験を行った。まず、本実施の形態1における可変負荷抵抗102に相当する回路として、図4に示す回路を用意した。図4に示すとおり、この可変負荷抵抗回路104は、抵抗R1及びR2と、それらの抵抗R1及びR2とそれぞれ直列に接続されたスイッチング素子S1及びS2とが並列に接続されて構成されている。ここで、抵抗R1の抵抗値は1.1kΩである。他方、抵抗R2については、抵抗値が50Ω、533Ω、1.1kΩ及び1.5kΩの4種類のものが用意される。抵抗変化層113を低抵抗化LR化する低抵抗化工程においては、スイッチング素子S1をオンとし、スイッチング素子S2をオフとする。これにより、抵抗R1及び不揮発性記憶素子101に-1.5VのLR化用の電圧パルスが印加される。他方、抵抗変化層113を高抵抗化HR化する高抵抗化工程においては、スイッチング素子S2をオンとし、スイッチング素子S1をオフとする。これにより、抵抗R2及び不揮発性記憶素子101に2.0VのHR化用の電圧パルスが印加される。以上のように構成された可変負荷抵抗回路104及び不揮発性記憶素子101を用いて高抵抗化工程を行った結果を図5及び図6に示す。図5a乃至dは、抵抗R2の抵抗値が50Ω、533Ω、1.1kΩ及び1.5kΩの場合における抵抗変化層113の抵抗値の変化をそれぞれ示すグラフである。図5a乃至dにおいて、縦軸は高抵抗化された場合の抵抗変化層113の抵抗値を、横軸は高抵抗化用の電圧パルスが印加された回数をそれぞれ示している。また、図6は、これら図5a乃至dに基づいて作成されたグラフであって、抵抗R2の抵抗値が50Ω、533Ω、1.1kΩ及び1.5kΩの場合において高抵抗化工程を行ったときの抵抗変化層113の抵抗値の最大値及び最小値をプロットしたものである。図5a乃至d及び図6に示すように、抵抗R2の抵抗値が小さいほど抵抗変化層113の抵抗値が高くなり、抵抗R2の抵抗値が大きいほど抵抗変化層113の抵抗値が低くなっている。このように、本実施の形態1では、高抵抗化工程において、可変負荷抵抗の値が小さいほど抵抗変化層の抵抗値が高くなり、可変負荷抵抗の値が大きいほど抵抗変化層の抵抗値が低くなる。言い換えると、可変負荷抵抗の値が小さいほど、抵抗変化層の高抵抗状態が高い抵抗値となる。これは、高抵抗化時に第2の電極111に、第1の電極112に対してより高い電圧が印加されることにより、第2タンタル酸化物層113bにより多くの酸素イオンが集まり、抵抗値が大きくなるためと考えられる。また、図4に示すような構成とすることにより、可変負荷抵抗と不揮発性記憶素子との両端に印加される電圧を変えることなく、不揮発性記憶素子に印加される実効電圧を変えることができる。随時、電圧を変化させる場合には、配線等の寄生容量成分などのプリチャージ時間が必要となり、切り替えに時間を要するが、本構成では、電圧を変化させないので高速に切り替えることができる。なお、図6に示すように、負荷抵抗値が50Ωのときの素子抵抗値と負荷抵抗値が533Ωのときの素子抵抗値との差は10倍程度あり、さらに、負荷抵抗値が50Ωのときと1500Ωのときとを比べるとその差は20倍程度もある。そのため、各高抵抗状態における素子抵抗値の差ウインドウを十分に大きくすることができ、安定した記憶動作を実現することが可能であるといえる。本実施の形態1では、タンタル酸化物を用いたが、前述の酸化還元反応で抵抗変化を起こす他の遷移金属酸化物においても、同様に複数の高抵抗状態をとることができる。また、酸素含有率が異なるタンタル酸化物の積層構造を用いたが、単層構造の遷移金属酸化物に繰り返し正負の電気パルスを印加することにより、不揮発性記憶素子形成後に、電気的に第2の遷移金属酸化物層113bを、正パルスを印加する側に形成することもできる。[変形例]図7は、本発明の実施の形態1に係る不揮発性記憶装置の変形例を示す回路図である。この変形例では、可変負荷抵抗102がMOSトランジスタで構成されている。この変形例の場合、MOSトランジスタ可変負荷抵抗102のゲート電圧Vgの値を制御することにより、可変負荷抵抗102の値が制御される。より詳細に説明すると、例えば高抵抗化工程において印加するゲート電圧Vgを3種類設定し、書き込む情報に応じて何れかのゲート電圧Vgを印加することにより、可変負荷抵抗102の値を3種類設定し、これによって抵抗変化層の高抵抗状態の抵抗値を3つ設定できる。他方、低抵抗化工程においては、ゲート電圧Vgを1種類とすることにより可変負荷抵抗102の値を設定し、これによって抵抗変化層の低抵抗状態を設定する。その結果、1つの低抵抗状態及び3つの高抵抗状態を実現することができ、これらの各状態と各情報とを対応させることにより4値の記憶を実現することができる。実施の形態2実施の形態1では、不揮発性記憶素子と可変負荷抵抗とが直列に接続されている構成にて説明をした。これに対して、実施の形態2の不揮発性記憶装置は、並列に接続された不揮発性記憶素子と可変負荷抵抗とを備え、さらに直列に負荷抵抗が接続されている。図8は、本発明の実施の形態2に係る不揮発性記憶装置の一構成例を示す回路図である。図8に示すとおり、本実施の形態の不揮発性記憶装置200は、抵抗変化型の不揮発性記憶素子201と、可変負荷抵抗202と、固定抵抗204と、これらの不揮発性記憶素子201、可変負荷抵抗202及び固定抵抗204に対して電圧パルスを印加するための電源203とを備えている。ここで、不揮発性記憶素子201と可変負荷抵抗202とは並列に接続されており、これら不揮発性記憶素子201及び可変負荷抵抗202と、固定抵抗204とが直列に接続されている。可変負荷抵抗202は、実施の形態1における可変負荷抵抗102と同様に、3つの抵抗202A1,202A2,202A3と、これらの抵抗202A1,202A2,202A3のそれぞれに接続されたスイッチング素子202B1,202B2,202B3とによる直列接続が互いに並列に接続されて構成されている。この構成により、スイッチング素子202B1,202B2,202B3のオン/オフによって、可変負荷抵抗202の値が変化することになる。本実施の形態の場合、3つのスイッチング素子202B1,202B2,202B3の何れか一つをオンとすることにより、可変負荷抵抗202の値を3種類設定することができる。もちろん、3つのスイッチング素子202B1,202B2,202B3のうちの2つ、あるいは3つ全てをオンにすることも可能である。電源203から出力された電圧パルスは、不揮発性記憶素子201、可変負荷抵抗202及び固定抵抗204に印加される。このとき、可変負荷抵抗202の経路が、不揮発性記憶素子201に対しての電流の迂回路となる。そのため、不揮発性記憶素子201に印加される電圧は、可変負荷抵抗202の値により変化することになる。なお、不揮発性記憶素子201の構成は実施の形態1における不揮発性記憶素子101と同様であるので、説明を省略する。以上のように構成された本実施の形態2の不揮発性記憶装置200の場合も、実施の形態1の場合と同様に、高抵抗化工程において可変負荷抵抗202のスイッチング素子202B1,202B2,202B3のオン/オフを行い、これによって可変負荷抵抗202の値を変化させる。そのため、高抵抗化工程においては、可変負荷抵抗202の値に応じて、不揮発性記憶素子201の抵抗変化層に複数の異なる値の電圧パルスが印加されることになる。これにより、当該抵抗変化層の高抵抗状態を複数の抵抗値に設定することが可能になり、各抵抗値と各情報とを対応させることによって多値記憶を実現することができる。本実施の形態のように、可変負荷抵抗202が不揮発性記憶素子201に並列に接続された構成の場合、可変負荷抵抗202の値が小さいときには、当該可変負荷抵抗への迂回電流が大きくなり、不揮発性記憶素子201へ流れる電流は小さくなる。この結果、不揮発性記憶素子201での電圧降下が小さくなり、不揮発性記憶素子に直列に接続された負荷抵抗204での電圧降下が大きくなる。これにより、不揮発性記憶素子201に印加される実効電圧が小さくなる。その結果、抵抗値の小さい高抵抗状態となる。逆に可変負荷抵抗202の値が大きいときには、抵抗値の大きい高抵抗状態となる。よって、可変負荷抵抗202の値が大きいほど、抵抗変化層の高抵抗状態が高い抵抗値となる。[変形例]図9は、本発明の実施の形態2に係る不揮発性記憶装置の変形例を示す回路図である。図9に示す変形例では、可変負荷抵抗202がMOSトランジスタで構成されている。また、不揮発性記憶素子201をアレイ化した場合に設けられるビット線に接続される選択トランジスタ205が、不揮発性記憶素子201と直列に接続されている。この変形例の場合、MOSトランジスタ可変負荷抵抗202のゲート電圧Vgの値を制御することにより、可変負荷抵抗202の抵抗値が制御される。そのため、実施の形態1の変形例図7の場合と同様に、高抵抗化工程において、印加するゲート電圧Vgを複数種類設定することにより、可変負荷抵抗202の高抵抗状態を複数の抵抗値に設定する。これらの各抵抗値と各情報とを対応させることにより、多値記憶を実現することができる。図10は、本発明の実施の形態2に係る不揮発性記憶装置の他の変形例を示す回路図である。この変形例は、図9に示す変形例における固定抵抗の代わりに負荷トランジスタ204を備えている。この変形例の場合、負荷トランジスタ204を適宜制御しながら、叙述した図9に示す変形例の場合と同様にして動作することにより、多値記憶を実現することができる。実施の形態3実施の形態3は、実施の形態1又は2において説明した不揮発性記憶装置を用い、1つのトランジスタと1つの不揮発性記憶部型とで単位メモリセルが構成される1T1R型の不揮発性記憶装置である。以下、この不揮発性記憶装置の構成及び動作について説明する。[不揮発性記憶装置の構成及び動作]図11は、本発明の実施の形態3に係る不揮発性記憶装置の構成の一例を示すブロック図である。図11に示すように、1T1R型の不揮発性記憶装置300は、基板上にメモリ本体部301を備えており、このメモリ本体部301は、メモリアレイ302と、行選択回路/ドライバ303と、列選択回路304と、情報の書き込みを行うための書込み回路305と、選択ビット線に流れる電流量を検出し、3値以上のデータのうちの何れのデータが記憶されているかの判定を行うセンスアンプ306と、端子DQを介して入出力データの入出力処理を行うデータ入出力回路307とを具備している。なお、図11では、説明を容易にするために、メモリアレイ302は3行×3列の場合を例に説明するが、これ以外のメモリアレイの構成、例えば、4行×4列や、16行×16列、M行×N列M、Nはそれぞれ自然数などの場合であってもかまわない。また、不揮発性記憶装置300は、セルプレート電源VCP電源308と、外部から入力されるアドレス信号を受け取るアドレス入力回路309と、外部から入力されるコントロール信号に基づいて、メモリ本体部301の動作を制御する制御回路310と、列選択回路304に接続された可変負荷抵抗回路311とをさらに備えている。セルプレート電源VCP電源308は、固定電圧電源であっても、可変電圧電源であってもかまわない。メモリアレイ302は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線WL0,WL1,WL2,...およびビット線BL0,BL1,BL2,...と、これらのワード線WL0,WL1,WL2,...およびビット線BL0,BL1,BL2,...の交点に対応してそれぞれ設けられた複数のトランジスタT11,T12,T13,T21,T22,T23,T31,T32,T33,...以下、トランジスタT11,T12,...と表すと、トランジスタT11,T12,...と1対1に設けられた複数のメモリセルM111,M112,M113,M121,M122,M123,M131,M132,M133以下、メモリセルM111,M112,...と表すとを備えている。ここで、メモリセルM111,M112,...は、実施の形態1の不揮発性記憶素子101に相当する。また、メモリアレイ302は、ワード線WL0,WL1,WL2,...に平行して配列されている複数のプレート線PL0,PL1,PL2,...を備えている。トランジスタT11,T12,T13,...のドレインはビット線BL0に、トランジスタT21,T22,T23,...のドレインはビット線BL1に、トランジスタT31,T32,T33,...のドレインはビット線BL2に、それぞれ接続されている。また、トランジスタT11,T21,T31,...のゲートはワード線WL0に、トランジスタT12,T22,T32,...のゲートはワード線WL1に、トランジスタT13,T23,T33,...のゲートはワード線WL2に、それぞれ接続されている。さらに、トランジスタT11,T12,...のソースはそれぞれ、メモリセルM111,M112,...と接続されている。また、メモリセルM111,M121,M131,...はプレート線PL0に、メモリセルM112,M122,M132,...はプレート線PL1に、メモリセルM113,M123,M133,...はプレート線PL2に、それぞれ接続されている。アドレス入力回路309は、外部回路図示せずからアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路/ドライバ303へ出力するとともに、列アドレス信号を列選択回路304へ出力する。ここで、アドレス信号は、複数のメモリセルM111,M112,...のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。制御回路310は、情報の書き込み工程低抵抗化工程及び高抵抗化工程においては、データ入出力回路307に入力された入力データDinに応じて、書き込み用電圧の印加を指示する書き込み信号を書込み回路305へ出力する。他方、情報の読み出し工程において、制御回路310は、読み出し用電圧の印加を指示する読み出し信号を列選択回路304へ出力する。行選択回路/ドライバ303は、アドレス入力回路309から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線WL0,WL1,WL2,...のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。また、列選択回路304は、アドレス入力回路309から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線BL0,BL1,BL2,...のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。書込み回路305は、制御回路310から出力された書き込み信号を受け取った場合、列選択回路304に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。ここで、低抵抗化工程の場合は、選択されたメモリセルに、可変負荷抵抗回路311を介することなく、低抵抗化のための書き込み用電圧が印加される。他方、高抵抗化工程の場合は、選択されたメモリセルに、可変負荷抵抗回路311を介して、高抵抗化のための書き込み用電圧が印加される。可変負荷抵抗回路311は、メモリアレイ302が備えるメモリセルM111,M112,...のうち、行選択回路/ドライバ303及び列選択回路304によって選択されたメモリセルと電気的に接続される。この可変負荷抵抗回路311は、実施の形態1における可変負荷抵抗102又は実施の形態2における可変負荷抵抗202に相当し、高抵抗化工程において、高抵抗状態としての抵抗値が所定の複数の値をとるように設定されている。可変負荷抵抗回路311には、高抵抗書き込み時に、制御回路310から、どの高抵抗状態に高抵抗化させるかに応じて、どの負荷抵抗値にするかという信号が送られる。これにより、選択されたメモリセルが備える抵抗変化層の高抵抗状態を複数の抵抗値に設定することが可能になる。センスアンプ306は、情報の読み出し工程において、読み出し対象となる選択ビット線に流れる電流量を検出し、記憶されているデータを判別する。本実施の形態の場合、各メモリセルM111,M112,...の高抵抗状態を複数の抵抗値に設定し、それらの各抵抗値と各データとを対応させる。そのため、センスアンプ306は、選択されたメモリセルの抵抗変化層が低抵抗状態又は高抵抗状態の何れの状態にあるのか、さらに高抵抗状態の場合は、複数の高抵抗状態の抵抗値の何れの抵抗値にあるのかを判別し、それに応じて3値以上のデータのうち何れのデータが記憶されているのかを判定する。その結果得られた出力データDOは、データ入出力回路307を介して、外部回路へ出力される。上記のように動作することにより、不揮発性記憶装置300は、3値以上の多値記憶を実現する。図12は、本発明の実施の形態3に係る不揮発性記憶装置において、具体的に可変負荷抵抗回路311を適用した概略構成を示すブロック図である。図12に示すように、列選択回路304と書込み回路305との間には、実施の形態1における可変負荷抵抗102図2を参照と同様に3つの抵抗及びスイッチング素子により構成された可変負荷抵抗回路311が設けられている。この構成の場合、高抵抗化工程においてこれらのスイッチング素子をオン/オフし、これによって可変負荷抵抗回路311の抵抗値を変化させる。これにより、メモリアレイにおいて選択されたメモリセルの抵抗変化層の高抵抗状態を複数の抵抗値に設定し、多値記憶を実現させる。図13は、本発明の実施の形態3に係る不揮発性記憶装置の他の概略構成を示すブロック図である。図13に示すように、行選択回路/ドライバ303及び列選択回路304と書込み回路305との間には、実施の形態2の変形例における可変負荷抵抗202及び固定抵抗204図9を参照と同様に、MOSトランジスタで構成された可変負荷抵抗回路311及び固定抵抗312が設けられている。この構成の場合、高抵抗化工程において、書き込まれるデータの値に応じて可変負荷抵抗回路311のゲート電圧Vgを所定の値に設定し、これによって可変負荷抵抗回路311の抵抗値を変化させる。これにより、メモリアレイにおいて選択されたメモリセルの抵抗変化層の高抵抗状態を複数の抵抗値に設定し、多値記憶を実現させる。実施の形態4実施の形態4は、実施の形態1又は2において説明した不揮発性記憶装置を用い、ワード線とビット線の交差する点にメモリセルが配置される、クロスポイント型の不揮発性記憶装置である。以下、この不揮発性記憶装置の構成及び動作について説明する。[不揮発性記憶装置の構成及び動作]図14は、本発明の実施の形態4に係る不揮発性記憶装置の構成の一例を示すブロック図である。図14に示すように、本実施の形態4に係る不揮発性記憶装置400は、半導体基板上にメモリ本体部401を備えており、このメモリ本体部401は、メモリアレイ402と、行選択回路/ドライバ403と、列選択回路/ドライバ404と、情報の書き込みを行うための書き込み回路405と、選択ビット線に流れる電流量を検出し、3値以上のデータのうちの何れのデータが記憶されているかの判別を行うセンスアンプ406と、端子DQを介して入出力データの入出力処理を行うデータ入出力回路407とを具備している。図14では、説明を容易にするために、メモリアレイ302は3行×3列の場合を例に説明するが、図11の場合と同様、これ以外のメモリアレイの構成、例えば、4行×4列や、16行×16列、M行×N列M、Nはそれぞれ自然数などの場合であってもかまわない。また、不揮発性記憶装置400は、外部から入力されるアドレス信号を受け取るアドレス入力回路408と、外部から入力されるコントロール信号に基づいて、メモリ本体部401の動作を制御する制御回路409と、列選択回路/ドライバ404に接続された可変負荷抵抗回路410とをさらに備えている。メモリアレイ402は、図14に示すように、半導体基板上に互い平行に形成された複数のワード線WL0,WL1,WL2,...と、これらのワード線WL0,WL1,WL2,...の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線WL0,WL1,WL2,...に立体交差するように形成された複数のビット線BL0,BL1,BL2,...とを備えている。また、これらのワード線WL0,WL1,WL2,...及びビット線BL0,BL1,BL2,...の交点に対応してマトリクス状に設けられた複数のメモリセルM211,M212,M213,M221,M222,M223,M231,M232,M123,...以下、メモリセルM211,M212,...と表すが設けられている。ここで、メモリセルM211,M212,...は、実施の形態1の不揮発性記憶素子101に相当する素子と、MIMMetalInsulatorMetalダイオード又はMSMMetalSemiconductorMetalダイオード等で構成される双方向型の電流制御素子とが接続されて構成されている。アドレス入力回路408は、外部回路図示せずからアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路/ドライバ403へ出力するとともに、列アドレス信号を列選択回路/ドライバ404へ出力する。ここで、アドレス信号は、複数のメモリセルM211,M212,...のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号はアドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は同じく列のアドレスを示す信号である。制御回路409は、情報の書き込み工程低抵抗化工程及び高抵抗化工程において、データ入出力回路407に入力された入力データDinに応じて、書き込み用電圧の印加を指示する書き込み信号を書込み回路405へ出力する。他方、情報の読み出し工程において、制御回路409は、読み出し動作を指示する読み出し信号を列選択回路/ドライバ404へ出力する。行選択回路/ドライバ403は、アドレス入力回路408から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線WL0,WL1,WL2,...のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。また、列選択回路/ドライバ404は、アドレス入力回路408から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線BL0,BL1,BL2,...のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。書き込み回路405は、制御回路409から出力された書き込み信号を受け取った場合、行選択回路/ドライバ403に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路/ドライバ404に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。ここで、低抵抗化工程の場合は、選択されたメモリセルに、可変負荷抵抗回路410を介することなく、低抵抗化のための書き込み用電圧が印加される。他方、高抵抗化工程の場合は、選択されたメモリセルに、可変負荷抵抗回路410を介して、高抵抗化のための書き込み用電圧が印加される。可変負荷抵抗回路410は、メモリアレイ402が備えるメモリセルM211,M212,...のうち、行選択回路/ドライバ403及び列選択回路/ドライバ404によって選択されたメモリセルと電気的に接続される。この可変負荷抵抗回路410は、実施の形態1における可変負荷抵抗102又は実施の形態2における可変負荷抵抗202に相当し、高抵抗化工程において、高抵抗状態としての抵抗値が所定の複数の値をとるように設定されている。これにより、選択されたメモリセルが備える抵抗変化層の高抵抗状態を複数の抵抗値に設定することが可能になる。センスアンプ406は、情報の読み出し工程において、読み出し対象となる選択ビット線に流れる電流量を検出し、記憶されているデータを判別する。本実施の形態の場合、各メモリセルM211,M212,...の高抵抗状態を複数の抵抗値設定し、それらの各抵抗値と各データとを対応させる。そのため、センスアンプ406は、選択されたメモリセルの抵抗変化層が低抵抗状態又は高抵抗状態の何れの状態にあるのか、さらに高抵抗状態の場合は、複数の高抵抗状態の抵抗値の何れの抵抗値にあるのかを判別し、それに応じて3値以上のデータのうち何れのデータが記憶されているのかを判定する。その結果得られた出力データDOは、データ入出力回路407を介して、外部回路へ出力される。上記のように動作することにより、不揮発性記憶装置400は、3値以上の多値記憶を実現する。なお、図14に示す本実施の形態4に係る不揮発性記憶装置におけるメモリアレイを、多層にして積み重ねることによって、多層化構造の不揮発性記憶装置を実現することも可能である。このように構成された多層化メモリアレイを設けることによって、超大容量不揮発性記憶装置を実現することが可能となる。また、実施の形態4の場合も、図12及び図13に示した実施の形態3の場合と同様にして、可変負荷抵抗回路410を構成することができる。"