複数のマスタ装置とスレーブ装置とでI2Cバスを共有するマルチプロセッサシステムにおけるI2Cバス通信制御システムであって、前記複数のマスタ装置は、少なくとも、1つの主プロセッサと1つの従プロセッサとからなり、前記従プロセッサは、前記主プロセッサが前記I2Cバスへ出力した通信相手を指定するスレーブアドレスを取得するアドレスデコーダを備え、前記主プロセッサは、前記I2Cバスに流れるスレーブアドレスに一致するスレーブアドレスを有するスレーブ装置との間でデータを送受信することを特徴とするI2Cバス通信制御システム。前記従プロセッサは、前記アドレスデコーダで取得したスレーブアドレスを保存するデータ保存レジスタを更に備えることを特徴とする請求項1に記載のI2Cバス通信制御システム。前記従プロセッサは、前記I2Cバスがフリーズしているか否かを確認する確認手段と、前記確認手段により前記I2Cバスがフリーズしていることが確認された場合、前記データ保存レジスタに保存されているスレーブアドレスに基づいて特定されるスレーブ装置に対してリセット信号を送信するリセット信号発生部とを更に備えることを特徴とする請求項2に記載のI2Cバス通信制御システム。複数のマスタ装置とスレーブ装置とでI2Cバスを共有するマルチプロセッサシステムにおけるI2Cバス通信制御方法であって、前記マスタ装置は、少なくとも、1つの主プロセッサと1つの従プロセッサとからなり、前記主プロセッサが通信相手を指定するスレーブアドレスを前記I2Cバスへ出力するステップと、前記従プロセッサが、前記主プロセッサが前記I2Cバスへ出力した通信相手を指定するスレーブアドレスを取得するステップと、前記主プロセッサが、前記I2Cバスに流れるスレーブアドレスに一致するスレーブアドレスを有するスレーブ装置との間でデータを送受信するステップとを含むことを特徴とするI2Cバス通信制御方法。前記従プロセッサが、前記I2Cバスがフリーズしているか否かを確認するステップと、前記I2Cバスがフリーズしていることが確認された場合、前記従プロセッサが、前記取得されたスレーブアドレスに基づいて特定されるスレーブ装置に対してリセット信号を送信するステップとを更に含むことを特徴とする請求項4に記載のI2Cバス通信制御方法。上述したように、I2Cバスを共有するマルチプロセッサ構成において、主プロセッサがI2C通信中に故障した場合等では、タイミングによってはI2Cバスがフリーズする可能性がある。I2Cバスフリーズは、通信を行っていたスレーブ装置がバスをロックするため発生する。この状態で従プロセッサがバスマスタとなった場合、上述した特許文献1~8では、通信中のスレーブ装置を他の装置が特定する方法がないため、従プロセッサは、I2Cバスフリーズ原因となっているスレーブ装置を特定することができない。つまり、障害原因の特定ができないということであり、I2Cバスフリーズから復帰するには、全スレーブ装置に対してリセット等の処理、または部品交換を行わなければならないという問題があった。本発明は、上述の課題を解決することのできるI2Cバス通信制御システム、及びI2Cバス通信制御方法を提供することにある。上述した課題を解決するために、本発明は、複数のマスタ装置とスレーブ装置とでI2Cバスを共有するマルチプロセッサシステムにおけるI2Cバス通信制御システムであって、前記複数のマスタ装置は、少なくとも、1つの主プロセッサと1つの従プロセッサとからなり、前記従プロセッサは、前記主プロセッサが前記I2Cバスへ出力した通信相手を指定するスレーブアドレスを取得するアドレスデコーダを備え、前記主プロセッサは、前記I2Cバスに流れるスレーブアドレスに一致するスレーブアドレスを有するスレーブ装置との間でデータを送受信することを特徴とするI2Cバス通信制御システムである。また、上述した課題を解決するために、本発明は、複数のマスタ装置とスレーブ装置とでI2Cバスを共有するマルチプロセッサシステムにおけるI2Cバス通信制御方法であって、前記マスタ装置は、少なくとも、1つの主プロセッサと1つの従プロセッサとからなり、前記主プロセッサが通信相手を指定するスレーブアドレスを前記I2Cバスへ出力するステップと、前記従プロセッサが、前記主プロセッサが前記I2Cバスへ出力した通信相手を指定するスレーブアドレスを取得するステップと、前記主プロセッサが、前記I2Cバスに流れるスレーブアドレスに一致するスレーブアドレスを有するスレーブ装置との間でデータを送受信するステップとを含むことを特徴とするI2Cバス通信制御方法である。この発明によれば、I2Cバスフリーズの原因となっているスレーブ装置を速やかに特定することができ、また、特定したスレーブ装置にリセットをかけることで、I2Cバスフリーズから容易に復帰することができる。以下、本発明の一実施形態を、図面を参照して説明する。A.第1実施形態図1は、本発明の第1実施形態によるI2Cバス通信制御システム1の構成を示すブロック図である。図において、I2Cバス通信制御システム1は、プロセッサ100、プロセッサ110、プロセッサ1m0、...、スレーブ装置200、スレーブ装置2n0、...、SDA信号線10、SCL信号線11から構成される。プロセッサ100は、マスタ装置101、データ保存部102から構成される。プロセッサ110は、マスタ装置111、データ保存部112から構成される。プロセッサ1m0は、マスタ装置1m1、データ保存部1m2から構成される。マスタ装置102、112、1m2、スレーブ装置200、2n0は、各々、SDA信号線10とSCL信号線11とに接続される。マスタ装置101、111、1m1は、I2Cバスに流れるデータからI2Cスレーブアドレスを検出する。データ保存部102、112、1m2は、検出したI2Cスレーブアドレスを保存する。なお、プロセッサ100、110、1m0、...は、2つ以上の任意の個数、スレーブ装置200、2n0、...は、1つ以上の任意の個数をバスに接続することが可能である。図2は、本第1実施形態によるプロセッサ100110、1m0の詳細な構成を示すブロック図である。プロセッサ100110、1m0は、I2Cバスに流れるI2Cスレーブアドレスを検出するための、マスタ装置101111、1m1内のレジスタ等から成るI2Cアドレスデコーダ12を有する。I2Cアドレスデコーダ12は、I2Cバスに流れるデータからI2Cスレーブアドレスを検出する装置であれば、マスタ装置101111、1m1とは別に用意してもよい。また、プロセッサ100110、1m0は、検出したI2Cスレーブアドレスを保存するための、各種記録装置から成るデータ保存レジスタ13を有する。このようなI2Cバス通信制御システム1の構成により、I2Cバスを共有する構成において、I2Cバスフリーズの原因となったスレーブ装置を速やかに特定することができる技術を提供する。次に、本第1実施形態の動作について説明する。図3は、本第1実施形態によるI2Cバス通信制御システム1の動作を説明するためのフローチャートである。プロセッサ100が主プロセッサ、それ以外のプロセッサ110、1m0が従プロセッサの場合を例に挙げる。このとき、I2Cバスマスタは、プロセッサ100のマスタ装置101である。プロセッサ100は、マスタ装置101を用いてI2Cバスへスタートコンディションを発行し、I2Cバスの使用権を獲得するステップS1。プロセッサ100は、通信相手を指定するスレーブアドレスを、マスタ装置101を用いてI2Cバスへ出力するステップS2。従プロセッサのいずれか1つ、または複数、または全ては、I2Cバスに流れるスレーブアドレスを、自身のマスタ装置内のI2Cスレーブアドレスデコーダを介して取得し、データ保存レジスタ13に保存するステップS3。あるいは、マスタ装置101とは別に存在するI2Cスレーブアドレスデコーダ12からI2Cスレーブアドレスを取得してもよい。スレーブ装置200、2n0の中で、自身のスレーブアドレスとI2Cバスに流れるスレーブアドレスとが一致するスレーブ装置が、I2Cバスを介して主プロセッサ100へACKを出力するステップS4。次に、プロセッサ100、またはステップS4にてACKを出力したスレーブ装置がデータを送信するステップS5。データを受信したプロセッサ100、またはステップS4にてACKを出力したスレーブ装置は、I2CバスにACKを出力するステップS6。プロセッサ100は、マスタ装置101を用いてI2Cバスへストップコンディションを発行し、I2Cバスの使用権を破棄するステップS7。図4は、本第1実施形態において、I2Cバスに流れるデータ列を示す概念図である。従プロセッサは、図5に示すaddressのタイミングでI2Cスレーブアドレスを取得する。なお、プロセッサ100以外のプロセッサが主プロセッサの場合も同様である。主プロセッサがI2C通信を行い、従プロセッサのいずれか1つ、または複数、または全てがI2Cバスに流れるスレーブアドレスを取得する。上述した第1実施形態によれば、主プロセッサがI2Cバスへ出力した通信相手を指定するスレーブアドレスを、従プロセッサのICアドレスデコーダ12で取得し、データ保存レジスタ13に保存するようにしたので、主プロセッサの故障等が発生しても、全スレーブ装置を検査することなく、I2Cバスフリーズの原因となっているI2Cスレーブ装置を特定することができる。このため、I2Cバスフリーズからの復帰処置のためのリセット処理、または部品交換を、特定したスレーブ装置のみに限定することができる。つまり、I2Cバスフリーズが発生したときの障害の波及範囲を極小化することができる。B.第2実施形態図5は、本発明の第2実施形態によるI2Cバス通信制御システム2の構成を示すブロック図である。図において、I2Cバス通信制御システム2は、プロセッサ100、プロセッサ110、プロセッサ1m0、...、スレーブ装置200、スレーブ装置2n0、...、SDA信号線10、SCL信号線11、リセット信号線20、21から構成される。プロセッサ100は、マスタ装置101、データ保存部102、リセット信号発生部103から構成される。プロセッサ110は、マスタ装置111、データ保存部112、リセット信号発生部113から構成される。プロセッサ1m0は、マスタ装置1m1、データ保存部1m2、リセット信号発生部1m3から構成される。マスタ装置101、111、1m1、スレーブ装置200、2n0は、各々、SDA信号線10とSCL信号線11に接続される。マスタ装置101、111、1m1は、I2Cバスに流れるデータからI2Cスレーブアドレスを検出する。データ保存部102、112、1m2は、検出したI2Cスレーブアドレスを保存する。リセット信号発生部103、113、1m1は、I2Cスレーブアドレスからリセット信号用アドレスへと変換し、リセット信号用アドレスに基づいて、リセット信号線20、21を介して、対象スレーブ装置へリセット信号を送信する。なお、プロセッサ100、110、1m0、...は、2つ以上の任意の個数、スレーブ装置200、2n0、...は、1つ以上の任意の個数をバスに接続することが可能である。図6は、本第2実施形態によるプロセッサ100110、1m0の詳細な構成を示すブロック図である。プロセッサ100110、1m0は、I2Cバスに流れるI2Cスレーブアドレスを検出するための、マスタ装置101111、1m1内のレジスタ等から成るI2Cアドレスデコーダ12を有する。I2Cアドレスデコーダ12は、I2Cバスに流れるデータからI2Cスレーブアドレスを検出する装置であれば、マスタ装置101111、1m1とは別に用意してもよい。また、プロセッサ100110、1m0は、検出したI2Cスレーブアドレスを保存するための、各種記憶装置から成るデータ保存レジスタ13を有する。また、プロセッサ100110、1m0は、I2Cスレーブアドレスからリセット信号用アドレスへと変換するリセットアドレスエンコーダ14を有する。さらに、プロセッサ100110、1m0は、リセット信号用アドレスに基づいて、対象スレーブ装置へのリセット信号を送信するリセット信号送出装置15を有する。次に、本第2実施形態の動作について説明する。図7は、本第2実施形態によるI2Cバス通信制御システム2の動作を説明するためのフローチャートである。プロセッサ100が主プロセッサ、その他のプロセッサが従プロセッサの場合を例に挙げる。まず、通常時のI2C通信は、上述した第1実施形態と同様に、図3に示すフローチャートに従った動作を行う。一方、主プロセッサであるプロセッサ100の故障等により、従プロセッサがI2C通信を行う場合、図7に示すフローチャートに従って動作する。なお、I2C通信を行う従プロセッサは、図3に示すフローチャートに従ってスレーブアドレスが取得された従プロセッサのいずれか1つである。従プロセッサがマスタ装置を介してI2C通信を開始しステップS11、SDA信号線10、SCL信号線11の状態に基づいて、I2Cバスがフリーズしているか否かを確認するステップS12。そして、I2Cバスがフリーズしていない場合にはステップS12のNO、スレーブ装置とのデータ送受信を行うステップS16。一方、I2Cバスがフリーズしている場合にはステップS12のYES、I2Cバスフリーズの原因となっているスレーブ装置の特定を行うステップS13。従プロセッサは、図3に示すステップS3にて、主プロセッサとI2C通信をしていたスレーブ装置固有のI2Cスレーブアドレスを取得しているため、I2Cバスがフリーズする直前にI2C通信を行っていたスレーブ装置が何であるかを認識可能である。すなわち、I2Cバスがフリーズする直前にI2C通信を行っていたスレーブ装置が、I2Cバスフリーズの原因である。従プロセッサは、リセットアドレスエンコーダを介して、I2Cスレーブアドレスをリセット信号送出装置4用のアドレスへ変換し、特定したスレーブ装置のみに対し、リセット信号送出装置4を介してリセット信号を送出、あるいは電源遮断後に電源供給を行って初期化、あるいは電源遮断処理を行い、I2Cバスフリーズ原因を除去するステップS14。これにより、I2Cバスフリーズから復帰することができる。なお、リセットアドレスエンコーダ3、リセット信号送出装置4は、プロセッサ外部に用意してもよい。以後、従プロセッサは、I2Cバス通信を再開しステップS15、スレーブ装置とのデータ送受信を行うステップS16。このとき、バスフリーズ復帰処理を行った従プロセッサを主プロセッサと見なし、その他の従プロセッサは、I2Cバスに流れるI2Cスレーブアドレスを取得してもよい。プロセッサ100以外のプロセッサが主プロセッサである場合も同様である。主プロセッサがI2C通信を行い、従プロセッサのいずれか1つ、または複数、または全てがI2Cバスに流れるスレーブアドレスを取得する。そして、従プロセッサのいずれか1つに切り替わったならば、I2Cバスの状態を確認し、I2Cバスフリーズが発生していた場合には復帰処理を行う。上述した第2実施形態によれば、従プロセッサにより、I2Cバスがフリーズしているか否かを確認し、I2Cバスがフリーズしていることが確認された場合、データ保存レジスタ13に保存されているスレーブアドレスに基づいて特定されるスレーブ装置に対して、リセット信号発生部113によりリセット信号を送信するようにしたので、I2Cバスフリーズからの復帰処置のためのリセット処理、または部品交換を、特定したスレーブ装置のみに限定することができる。つまり、I2Cバスフリーズが発生したときの障害の波及範囲を極小化することができる。