シリコン基板と表面シリコン層との間に絶縁膜が形成された半導体基板の前記表面シリコン層に、前記表面シリコン層の表面から前記絶縁膜まで形成された第1の型の不純物領域と、前記半導体基板の表面側に形成される電極と、2箇所の前記第1の型の不純物領域および前記絶縁膜により囲われ、電気的に独立した第2の型の不純物領域と、前記第2の型の不純物領域と、前記第1の型の不純物領域または前記電極のいずれかとを接続する接続部とを備える増幅回路。シリコン基板と表面シリコン層との間に絶縁膜が形成された半導体基板の前記表面シリコン層に、前記表面シリコン層の表面から前記絶縁膜まで第1の型の不純物領域を形成し、前記半導体基板の表面側に電極を形成し、2箇所の前記第1の型の不純物領域および前記絶縁膜により囲われ、電気的に独立した第2の型の不純物領域と、前記第1の型の不純物領域または前記電極のいずれかとを接続するステップを有する増幅回路の製造方法。受光した光の光量に応じた電荷を発生する光電変換部と、前記光電変換部において発生した電荷を増幅して出力する増幅部とを備え、前記増幅部が、シリコン基板と表面シリコン層との間に絶縁膜が形成された半導体基板の前記表面シリコン層に、前記表面シリコン層の表面から前記絶縁膜まで形成された第1の型の不純物領域と、前記半導体基板の表面側に形成される電極と、2箇所の前記第1の型の不純物領域および前記絶縁膜により囲われ、電気的に独立した第2の型の不純物領域と、前記第2の型の不純物領域と、前記第1の型の不純物領域または前記電極のいずれかとを接続する接続部とを有する撮像素子。前記増幅部と信号線との接続を選択する選択部をさらに備え、前記選択部が、シリコン基板と表面シリコン層との間に絶縁膜が形成された半導体基板の前記表面シリコン層に、前記表面シリコン層の表面から前記絶縁膜まで形成された第1の型の不純物領域と、前記半導体基板の表面側に形成される電極と、2箇所の前記第1の型の不純物領域および前記絶縁膜により囲われ、電気的に独立した第2の型の不純物領域と、前記第2の型の不純物領域と前記電極とを接続する接続部とを有する請求項3に記載の撮像素子。前記光電変換部が形成されるシリコン基板に、前記絶縁膜を貫通した貫通電極が接続される接続部が形成される請求項3に記載の撮像素子。前記光電変換部と前記増幅部とが異なる基板に形成され、それらの基板が接合されて構成される請求項3に記載の撮像素子。複数の前記光電変換部により、前記増幅部が共有される共有構造である請求項3に記載の撮像素子。受光した光の光量に応じた電荷を発生する光電変換部と、前記光電変換部において発生した電荷を増幅して出力する増幅部とを備え、前記増幅部が、シリコン基板と表面シリコン層との間に絶縁膜が形成された半導体基板の前記表面シリコン層に、前記表面シリコン層の表面から前記絶縁膜まで形成された第1の型の不純物領域と、前記半導体基板の表面側に形成される電極と、2箇所の前記第1の型の不純物領域および前記絶縁膜により囲われ、電気的に独立した第2の型の不純物領域と、前記第2の型の不純物領域と、前記第1の型の不純物領域または前記電極のいずれかとを接続する接続部とを有する撮像素子を備える電子機器。しかしながら、特許文献1および2に開示されているように、ウェルを作り分けた構成の増幅トランジスタでは、ウェルにソース電圧が印加されるため、ウェル耐圧を維持するために大面積が必要となっていた。また、増幅トランジスタの閾値が、ウェルの濃度によって決定されるため、撮像素子の撮像特性として出力信号の線形性を得ることが困難であった。また、基板バイアス効果によりソースフォロワの閾値が信号レベルにより変動するため、画素の出力に非線形性が発生することがあった。本発明は、このような状況に鑑みてなされたものであり、より小面積で良好な特性を得ることができるようにするものである。本開示の一側面の増幅回路は、シリコン基板と表面シリコン層との間に絶縁膜が形成された半導体基板の前記表面シリコン層に、前記表面シリコン層の表面から前記絶縁膜まで形成された第1の型の不純物領域と、前記半導体基板の表面側に形成されるゲート電極と、2箇所の前記第1の型の不純物領域および前記絶縁膜により囲われ、電気的に独立した第2の型の不純物領域と、前記第2の型の不純物領域と、前記第1の型の不純物領域または前記ゲート電極のいずれかとを接続する接続部とを備える。本開示の一側面の製造方法は、シリコン基板と表面シリコン層との間に絶縁膜が形成された半導体基板の前記表面シリコン層に、前記表面シリコン層の表面から前記絶縁膜まで第1の型の不純物領域を形成し、前記半導体基板の表面側にゲート電極を形成し、2箇所の前記第1の型の不純物領域および前記絶縁膜により囲われ、電気的に独立した第2の型の不純物領域と、前記第1の型の不純物領域または前記ゲート電極のいずれかとを接続するステップを有する。本開示の一側面の撮像素子は、受光した光の光量に応じた電荷を発生する光電変換部と、前記光電変換部において発生した電荷を増幅して出力する増幅部とを備え、前記増幅部が、シリコン基板と表面シリコン層との間に絶縁膜が形成された半導体基板の前記表面シリコン層に、前記表面シリコン層の表面から前記絶縁膜まで形成された第1の型の不純物領域と、前記半導体基板の表面側に形成されるゲート電極と、2箇所の前記第1の型の不純物領域および前記絶縁膜により囲われ、電気的に独立した第2の型の不純物領域と、前記第2の型の不純物領域と、前記第1の型の不純物領域または前記ゲート電極のいずれかとを接続する接続部とを有する。本開示の一側面の電子機器は、受光した光の光量に応じた電荷を発生する光電変換部と、前記光電変換部において発生した電荷を増幅して出力する増幅部とを備え、前記増幅部が、シリコン基板と表面シリコン層との間に絶縁膜が形成された半導体基板の前記表面シリコン層に、前記表面シリコン層の表面から前記絶縁膜まで形成された第1の型の不純物領域と、前記半導体基板の表面側に形成されるゲート電極と、2箇所の前記第1の型の不純物領域および前記絶縁膜により囲われ、電気的に独立した第2の型の不純物領域と、前記第2の型の不純物領域と、前記第1の型の不純物領域または前記ゲート電極のいずれかとを接続する接続部とを有する撮像素子を備える。本開示の一側面においては、シリコン基板と表面シリコン層との間に絶縁膜が形成された半導体基板の表面シリコン層に、表面シリコン層の表面から絶縁膜まで第1の型の不純物領域が形成され、半導体基板の表面側にゲート電極が形成される。そして、2箇所の第1の型の不純物領域および絶縁膜により囲われ、電気的に独立した第2の型の不純物領域と、第1の型の不純物領域またはゲート電極のいずれかとが接続される。本発明の一側面によれば、より小面積で良好な特性を得ることができる。以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図3は、本発明を適用した増幅回路の第1の実施の形態の構成例を示す図である。図3Aには、増幅回路の回路図が示されており、図3Bには、増幅回路を構成するトランジスタの断面的な構成例が示されており、図3Cには、増幅回路を構成するトランジスタの平面的な構成例が示されている。図3Aに示すように、増幅回路41は、トランジスタ42のソース端子Sourceが、抵抗43を介して接地GNDされて構成される。そして、増幅回路41では、トランジスタ42のソース端子とウェルWELLBodyとが電気的に接続されて構成される。また、図3Bに示すように、増幅回路41のトランジスタ42は、部分空乏型のSOISiliconOnInsulator基板44に形成される。SOI基板44は、シリコン基板層44aと表面シリコン層44bとの間に、シリコン酸化膜45BOX層が挿入された構造の基板であり、シリコン酸化膜45により、シリコン基板層44aと表面シリコン層44bとが絶縁される。トランジスタ42のドレインとなるN型領域46-1、および、トランジスタ42のソースとなるN型領域46-2は、SOI基板44の表面シリコン層44bに形成され、N型領域46-1および46-2の間のP型領域が、ウェルBody47とされる。N型領域46-1および46-2は、表面シリコン層44bにおいて、SOI基板44の表面からシリコン酸化膜45に接するまで形成される。従って、ウェル47は、N型領域46-1、N型領域46-2、およびシリコン酸化膜45で囲われることになり、シリコン酸化膜45より下層のシリコン基板層44aや、他のトランジスタ42のウェル47とは電気的に独立した構成となる。トランジスタ42のゲート電極48は、図示しないゲート絶縁膜を介してSOI基板44の表面に形成され、N型領域46-1および46-2の間となる位置、即ち、ウェル47に対応する位置に配置される。そして、トランジスタ42では、配線49により、トランジスタ42のソースとなるN型領域46-2とウェル47とが電気的に接続される。配線49は、SOI基板44の表面側に積層される配線層に形成され、例えば、図3Cに示すようなレイアウトで配設される。なお、N型領域46-2とウェル47との電気的な接続に、配線49を使用する他、例えば、シリサイド化領域を使用することができる。ここで、図4には、第1の実施の形態の変形例となる増幅回路41’が示されている。増幅回路41’において、クロスハッチングで示されている領域がSOI基板44の表面に形成されたシリサイド化領域50であり、シリサイド化領域50により、N型領域46-2およびウェル47が電気的に接続接合されている。なお、図4において、一点鎖線で示されている領域Nが、N型領域46-1および46-2を形成する際にN型のイオンが注入される領域であり、二点鎖線で示されている領域Pが、P型のイオンが注入される領域である。なお、図3には、トランジスタ42のソース端子に抵抗43が接続された構成例の増幅回路41が示されているが、抵抗43に替えて、定電流源を使用する構成を採用してもよい。即ち、図5に示すように、トランジスタ42のソース端子が、定電流源40を介して接地されるように増幅回路41’’を構成することができる。このように構成されているトランジスタ42を利用した増幅回路41では、トランジスタ42のドレインにドレイン電圧Vdが供給され、ゲート電極48に印加される入力電圧Vinに応じた電流が抵抗43を介して流れる。これに応じて、入力電圧Vinを所定の増幅率で増幅した出力電圧Voutが、トランジスタ42のソースから出力される。このとき、増幅回路41では、トランジスタ42のソースとなるN型領域46-2とウェル47とが電気的に接続されていることにより、出力電圧Voutのゲイン変調度を1に近接させることができる。即ち、増幅回路41では、SOI基板44を利用してトランジスタ42を構成することにより、ウェル47をシリコン基板層44aと電気的に独立させることができるため、N型領域46-2とウェル47とを電気的に接続することができる。つまり、従来の増幅回路では、基板バイアス効果によるゲインの損失によって、出力電圧Voutのゲインは、例えば、08~085程度のものであった。これに対し、増幅回路41では、N型領域46-2とウェル47との間に逆バイアスがかからないので基板バイアス効果が発生することがなく、ゲインの損失を回避することができるので、出力電圧Voutのゲインを限りなく1に近づけることができる。このように、増幅回路41では、従来よりも1に近い良好なゲインを得ることができ、増幅回路41におけるゲイン損失を低減することができる。さらに、増幅回路41では、SOI基板44を使用することにより、ウェルを作り分けする必要がなく、トランジスタ42を最小面積で形成することができる。例えば、特許文献1および2に開示されているウェルを作り分ける構成の増幅トランジスタでは、ウェルにソース電圧が印加されるため、ウェル耐圧を維持するために大面積とする必要があった。このようなウェルを作り分ける構成と比較して、増幅回路41では、シリコン酸化膜45により表面シリコン層44bがシリコン基板層44aと絶縁されているため、トランジスタ42を小面積化することができる。なお、トランジスタ42は、SOI基板44の表面シリコン層44bに、表面シリコン層44bの表面からシリコン酸化膜45までN型領域46-1および46-2を形成し、SOI基板44の表面側にゲート電極48を形成して、ウェル47とN型領域46-2とを配線49またはシリサイド化領域50で接続する製造方法により製造される。このような構成のトランジスタ42を撮像素子の画素に適用することにより、変換効率を大幅に向上させることができる。次に、図6を参照して、画素の第1の構成例について説明する。図6Aには、画素の回路図が示されており、図6Bには、画素を構成するトランジスタの断面的な構成例の一部が示されている。図6Aに示すように、画素51は、PD52、転送トランジスタ53、FD54、増幅トランジスタ55、選択トランジスタ56、および、リセットトランジスタ57を備えて構成される。また、画素51には、画素51から画素信号を出力するための垂直信号線58が接続されるとともに、画素51を駆動するための信号を供給する水平信号線59TRF、59SEL、および59RSTが接続されている。PD52は、光電変換部であり、画素51に照射される光を受光して、その光の光量に応じた電荷を発生して蓄積する。転送トランジスタ53は、水平信号線59TRFを介して供給される転送信号に従って駆動し、転送トランジスタ53がオンになると、PD52に蓄積されている電荷がFD54に転送される。FD54は、転送トランジスタ53のソース端子と、増幅トランジスタ55のゲート電極との接続点に形成された所定の容量を有する浮遊拡散領域であり、転送トランジスタ53を介してPD52から転送される電荷を蓄積する。増幅トランジスタ55のドレイン端子は、電源電位VDDに接続されており、FD54に蓄積されている電荷がゲート電極に印加され、その電荷に応じたレベルの画素信号をソース端子から出力する。そして、増幅トランジスタ55は、ソース端子とウェルとが電気的に接続されており、図3を参照して説明したトランジスタ42の構成を採用している。選択トランジスタ56は、水平信号線59SELを介して供給される選択信号に従って駆動し、選択トランジスタ56がオンになると、増幅トランジスタ55から出力される画素信号が選択トランジスタ56を介して垂直信号線58から読み出し可能な状態となる。リセットトランジスタ57は、水平信号線59RSTを介して供給されるリセット信号に従って駆動し、リセットトランジスタ57がオンになると、FD54に蓄積されている電荷が、リセットトランジスタ57を介して電源電位VDDに排出される。これにより、FD54が電源電位VDDのレベルにリセットされる。なお、画素51は、選択トランジスタ56により選択を行う構成とされているが、選択トランジスタ56を省略した回路構成所謂、3トランジスタ構成を採用することができる。また、図6Bに示すように、画素51は、SOI基板61に形成される。SOI基板61は、シリコン基板層61aと表面シリコン層61bとの間に、シリコン酸化膜62が挿入された構造の基板であり、シリコン酸化膜62によりシリコン基板層61aと表面シリコン層61bとが絶縁される。SOI基板61の表面シリコン層61bには、N型領域63-1乃至63-4が形成され、シリコン酸化膜62とN型領域63-1乃至63-4とにより囲われたP型領域がウェル64-1乃至64-3とされる。また、SOI基板61の表面には、図示しないゲート絶縁膜を介して、ゲート電極65-1乃至65-3が形成される。リセットトランジスタ57を構成するゲート電極65-1は、N型領域63-1および63-2の間となる位置、即ち、ウェル64-1に対応する位置に配置される。即ち、リセットトランジスタ57は、N型領域63-1をソースとし、N型領域63-2をドレインとして構成される。また、N型領域63-1は、FD54を構成している。選択トランジスタ56を構成するゲート電極65-3は、N型領域63-3および63-4の間となる位置、即ち、ウェル64-3に対応する位置に配置される。即ち、選択トランジスタ56は、N型領域63-3をドレインとし、N型領域63-4をソースとして構成される。また、N型領域63-4には、垂直信号線58が接続されている。増幅トランジスタ55を構成するゲート電極65-2は、N型領域63-2および63-3の間となる位置、即ち、ウェル64-2に対応する位置に配置される。即ち、増幅トランジスタ55は、N型領域63-2をドレインとし、N型領域63-3をソースとして構成される。また、増幅トランジスタ55のゲート電極65-2にFD54を構成するウェル64-1が接続されている。そして、増幅トランジスタ55のソースを構成するN型領域63-3とウェル64-2とが配線66により電気的に接続される。つまり、画素51において、増幅トランジスタ55が、図3を参照して説明したトランジスタ42の構成を採用している。このように画素51は構成されており、増幅トランジスタ55が1に近いゲインを得ることができるので、変換効率を大幅に向上させることができる。また、リセットトランジスタ57のFD拡散容量が低減することによっても、変換効率を大幅に向上させることができ、より良好な特性を得ることができる。さらに、SOI基板61を利用することで、上述したように、増幅トランジスタ55を最小面積で形成することができるので、PD52の面積を確保することができ、画素51のSN比SignaltoNoiseratioを向上させることができる。また、増幅トランジスタ55の閾値がウェル64-2の濃度により決定されることがないため、その閾値を調整する自由度が向上し、画素51の撮像特性として出力信号の線形性が得られるように調整することができる。従って、画素51は、従来よりも、より良好な特性を得ることができる。図7は、本発明を適用した増幅回路の第2の実施の形態の構成例を示す図である。図7Aには、増幅回路の回路図が示されており、図7Bには、増幅回路を構成するトランジスタの断面的な構成例が示されており、図7Cには、増幅回路を構成するトランジスタの平面的な構成例が示されている。なお、図7において、図3の増幅回路41と共通する構成については同一の符号を付し、その詳細な説明は省略する。図7Aに示すように、増幅回路41Aは、トランジスタ42Aのソース端子が、抵抗43を介して接地GNDされて構成される。そして、増幅回路41Aでは、トランジスタ42Aのウェルとゲート電極とが電気的に接続されている点で、図3の増幅回路41と異なる構成とされている。即ち、図7Bおよび図7Cに示すように、増幅回路41Aを構成するトランジスタ42Aは、ウェル47とゲート電極48とが配線49Aにより電気的に接続されて構成されている。また、図7には、トランジスタ42Aのソース端子に抵抗43が接続された構成例の増幅回路41Aが示されているが、抵抗43に替えて、定電流源を使用する構成を採用してもよい。即ち、図8に示すように、トランジスタ42Aのソース端子が、定電流源40を介して接地されるように増幅回路41A’を構成することができる。このように構成されるトランジスタ42Aを利用した増幅回路41Aにおいても、上述した増幅回路41と同様に、出力電圧Voutのゲインを1に近接させることができ、増幅回路41Aでのロスを低減させることができる。なお、トランジスタ42Aは、SOI基板44の表面シリコン層44bに、表面シリコン層44bの表面からシリコン酸化膜45までN型領域46-1および46-2を形成し、SOI基板44の表面側にゲート電極48を形成して、ウェル47とゲート電極48とを配線49Aで接続する製造方法により製造される。次に、図9を参照して、画素の第2の構成例について説明する。図9Aには、画素の回路図が示されており、図9Bには、画素を構成するトランジスタの断面的な構成例の一部が示されている。なお、図9において、図6の画素51と共通する構成については同一の符号を付し、その詳細な説明は省略する。図9Aに示すように、画素51Aは、PD52、転送トランジスタ53、FD54、増幅トランジスタ55A、選択トランジスタ56、および、リセットトランジスタ57を備えて構成される。また、画素51には、垂直信号線58、並びに、水平信号線59TRF、59SEL、および59RSTが接続されている。そして、画素51Aにおいて、増幅トランジスタ55Aは、ウェル64-2とゲート電極65-2とが電気的に接続されており、図7を参照して説明したトランジスタ42Aの構成を採用している。即ち、図6の画素51では、増幅トランジスタ55のウェル64-2とN型領域63-3ソースとが配線66により接続されて構成されるのに対し、画素51Aでは、増幅トランジスタ55Aのウェル64-2とゲート電極65-2とが配線67により接続されて構成される。このように構成される画素51Aでは、増幅トランジスタ55Aが1に近いゲインを得ることができるので、画素51と同様に、変換効率を大幅に向上させることができ、より良好な特性を得ることができる。次に、図10を参照して、画素の第3の構成例について説明する。図10Aには、画素の回路図が示されており、図10Bには、画素を構成するトランジスタの断面的な構成例の一部が示されている。なお、図10において、図6の画素51と共通する構成については同一の符号を付し、その詳細な説明は省略する。図10Aに示すように、画素51Bは、PD52、転送トランジスタ53、FD54、増幅トランジスタ55、選択トランジスタ56A、および、リセットトランジスタ57を備えて構成される。また、画素51には、垂直信号線58、並びに、水平信号線59TRF、59SEL、および59RSTが接続されている。そして、画素51Bでは、増幅トランジスタ55は、ウェル64-2とN型領域63-3ソースとが配線66により電気的に接続されて構成されており、図3を参照して説明したトランジスタ42の構成を採用している。また、画素51Bでは、選択トランジスタ56Aは、ウェル64-3とゲート電極65-3とが配線67により電気的に接続されて構成されており、図7を参照して説明したトランジスタ42Aの構成を採用している。このように構成される画素51Bでは、画素51と同様に、変換効率を大幅に向上させることができ、より良好な特性を得ることができる。また、選択トランジスタ56Aに対しては、画素51の微細化に伴って増幅トランジスタ55の面積を確保することが困難になってきているのに対し、増幅トランジスタ55の面積を確保するために、選択トランジスタ56のL長を縮小することが要求されている。これに対し、画素51Bでは、選択トランジスタ56Aのゲートとウェルとを結合することにより、例えば、選択トランジスタ56Aがオンであるとき、正電位がウェルに同時に印加されることになり、選択トランジスタ56Aの閾値を低下させることができる。また、例えば、選択トランジスタ56Aがオフであるとき、負電位がウェルに同時に印加されることになり、選択トランジスタ56Aの閾値を上昇させることができる。このように選択トランジスタ56Aが動作することにより、選択または非選択における動作マージンをゲート長L長の短いトランジスタで達成することができる。つまり、画素51では、選択トランジスタ56を短L長化することにより、増幅トランジスタ55のL長を拡大することができ、これによりノイズ特性を向上させることができる。次に、図11を参照して、画素の第4の構成例について説明する。図11Aには、画素の回路図が示されており、図11Bには、画素を構成するトランジスタの断面的な構成例の一部が示されている。なお、図11において、図6の画素51と共通する構成については同一の符号を付し、その詳細な説明は省略する。図11Aに示すように、画素51Cは、PD52、転送トランジスタ53、FD54、増幅トランジスタ55A、選択トランジスタ56A、および、リセットトランジスタ57を備えて構成される。また、画素51には、垂直信号線58、並びに、水平信号線59TRF、59SEL、および59RSTが接続されている。そして、画素51Cでは、増幅トランジスタ55Aは、ウェル64-2とゲート電極65-2とが配線67-1により電気的に接続されて構成されている。また、選択トランジスタ56Aは、ウェル64-3とゲート電極65-3とが配線67-2により電気的に接続されて構成されている。即ち、画素51Cでは、増幅トランジスタ55Aおよび選択トランジスタ56Aが、図7を参照して説明したトランジスタ42Aの構成を採用している。このように構成される画素51Cでは、画素51と同様に、変換効率を大幅に向上させることができ、より良好な特性を得ることができる。また、画素51Cは、図10の画素51Bと同様に、選択または非選択における動作マージンをL長の短いトランジスタで達成することができ、増幅トランジスタ55AのL長を拡大することができる。次に、図12を参照して、画素の第5の構成例について説明する。図12には、画素を構成するトランジスタの断面的な構成例の一部が示されており、図12において、図6の画素51と共通する構成については同一の符号を付し、その詳細な説明は省略する。図12に示すように、画素51Dは、SOI基板61に形成される。画素51Dでは、図6の画素51と同様に、SOI基板61の表面シリコン層61bに、N型領域63-1乃至63-4およびウェル64-1乃至64-3が形成され、SOI基板61の表面にゲート電極65-1乃至65-3が形成される。また、SOI基板61のシリコン基板層61aの内部には、PD52を構成するPN接合が形成され、PD52から一定間隔離れた位置に、N型領域63-5がシリコン基板層61aの表面に接するように形成される。N型領域63-5が形成されている近傍において、シリコン酸化膜62が開口されており、その開口部分においてシリコン基板層61aに接するように転送トランジスタ53を構成するゲート電極65-4が形成されている。画素51Dでは、FD54は、N型領域63-5により構成されるFD54-1と、N型領域63-1により構成されるFD54-2とにより構成される。そして、N型領域63-5と配線71-1とが貫通電極72-1を介して接続され、N型領域63-1と配線71-1とが貫通電極72-2を介して接続される。また、配線71-1は、貫通電極72-3を介して、増幅トランジスタ55を構成するゲート電極65-2に接続される。また、画素51Dでは、SOI基板61のシリコン基板層61aの表面に接するように、ウェルコンタクトとなるN型領域63-6が形成され、N型領域63-6は、シリコン酸化膜62を貫通して形成される貫通電極72-4を介して、配線71-2に接続される。配線71-2から貫通電極72-4を介してシリコン基板層61aの電位が供給される。そして、画素51Dでは、増幅トランジスタ55のN型領域63-3ソースとウェル64-2とが配線66により電気的に接続される。つまり、増幅トランジスタ55は、図3を参照して説明したトランジスタ42の構成を採用している。このように構成されている画素51Dにおいても、変換効率を大幅に向上させることができ、より良好な特性を得ることができる。次に、図13を参照して、画素の第6の構成例について説明する。図13には、画素を構成するトランジスタの断面的な構成例の一部が示されており、図13において、図6の画素51と共通する構成については同一の符号を付し、その詳細な説明は省略する。図13に示すように、画素51Eは、PD52および転送トランジスタ53が形成される第1の基板81と、増幅トランジスタ55、選択トランジスタ56、および、リセットトランジスタ57が形成される第2の基板82とが接合されて構成される。第1の基板81は、シリコン基板83に配線層84が積層されて構成される。シリコン基板83の内部には、PD52を構成するPN接合が形成され、PD52から一定間隔離れた位置に、FD54-1を構成するN型領域63-5がシリコン基板83の表面図13の下側の面に接するように形成される。また、転送トランジスタ53を構成するゲート電極65-4がシリコン基板83の表面側に形成され、PD52およびFD54-1の間となる位置に配置される。第2の基板82は、SOI基板61に配線層85が積層されて構成される。SOI基板61の表面シリコン層61bには、図6の画素51と同様に、N型領域63-1乃至63-4およびウェル64-1乃至64-3が形成され、その表面側にゲート電極65-1乃至65-3が形成される。また、画素51Eでは、SOI基板61のシリコン基板層61aの表面に接するように、ウェルコンタクトとなるN型領域63-6が形成されている。また、第1の基板81と第2の基板82とを接合したときに、FD54-1および54-2と増幅トランジスタ55のゲート電極65-2とが接続されるように、第1の基板81の配線層84および第2の基板82の配線層85に配線および貫通電極が形成される。同様に、シリコン基板層61aのN型領域63-6ウェルコンタクトと、シリコン基板83が接続されるように、第1の基板81の配線層84および第2の基板82の配線層85に配線および貫通電極が形成される。そして、画素51Eでは、増幅トランジスタ55のN型領域63-3ソースとウェル64-2とが配線66により電気的に接続される。つまり、増幅トランジスタ55は、図3を参照して説明したトランジスタ42の構成を採用している。このように構成されている画素51Eにおいても、変換効率を大幅に向上させることができ、より良好な特性を得ることができる。なお、図12および図13においては、増幅トランジスタ55が、図3を参照して説明したトランジスタ42の構成を採用した構成例を示しているが、例えば、図7を参照して説明したトランジスタ42Aの構成を採用してもよい。また、図10の画素51Bと同様に、増幅トランジスタ55がトランジスタ42の構成を採用し、選択トランジスタ56がトランジスタ42Aの構成を採用してもよい。また、図11の画素51Cと同様に、増幅トランジスタ55および選択トランジスタ56がトランジスタ42Aの構成を採用してもよい。次に、図14を参照して、画素の第7の構成例について説明する。図14には、画素の平面的な構成例が示されている。図14に示されている画素51Fは、4つのPD52a乃至52dが、増幅トランジスタ55、選択トランジスタ56、および、リセットトランジスタ57を共有する画素共有構造を採用している。つまり、PD52aは、ゲート電極65-4aを有する転送トランジスタ53aを介してFD54に接続され、PD52bは、ゲート電極65-4bを有する転送トランジスタ53bを介してFD54に接続される。また、PD52cは、ゲート電極65-4cを有する転送トランジスタ53cを介してFD54に接続され、PD52dは、ゲート電極65-4dを有する転送トランジスタ53dを介してFD54に接続される。FD54は、配線を介して増幅トランジスタ55のゲート電極65-2に接続される。そして、画素51Fでは、増幅トランジスタ55のN型領域63-3ソースとウェル64-2とが配線66により電気的に接続される。つまり、増幅トランジスタ55は、図3を参照して説明したトランジスタ42の構成を採用している。このように、画素共有構造を採用している画素51Fにおいても、変換効率を大幅に向上させることができ、より良好な特性を得ることができる。さらに、画素51Fでは、画素共有構造を採用することにより、トランジスタが配置される面積の削減に伴ってPD52の面積を増加させることができ、これにより、感度を向上させることができる。次に、図15を参照して、画素の第8の構成例について説明する。図15には、画素の平面的な構成例が示されている。図15に示されている画素51Gは、図14の画素51Fと同様に、4つのPD52a乃至52dにより、増幅トランジスタ55A、選択トランジスタ56、および、リセットトランジスタ57を共有する画素共有構造を採用している。そして、画素51Gでは、増幅トランジスタ55Aのゲート電極65-2とウェル64-2とが配線67により電気的に接続される。つまり、増幅トランジスタ55Aは、図7を参照して説明したトランジスタ42Aの構成を採用している。このように、画素共有構造を採用している画素51Gにおいても、変換効率を大幅に向上させることができ、より良好な特性を得ることができる。さらに、画素51Gでは、画素共有構造を採用することにより、トランジスタが配置される面積の削減に伴ってPD52の面積を増加させることができ、これにより、感度を向上させることができる。ここで、図16を参照して、上述したような各構成例の画素51を有する固体撮像素子の構成例について説明する。図16Aには、固体撮像素子の構成例を示すブロック図が示されており、図16Bには、画素を駆動する駆動信号のタイミングの例が示されている。図16Aに示すように、撮像素子111は、画素アレイ部112、垂直駆動部113、カラム処理部114、水平駆動部115、出力部116、および駆動制御部117を備えて構成される。画素アレイ部112は、アレイ状に配置された複数の画素51を有しており、画素51には、上述のいずれかの構成例を採用することができる。また、画素アレイ部112では、画素51の行数に応じた複数の水平信号線59を介して画素51が垂直駆動部113に接続され、画素51の列数に応じた複数の垂直信号線58を介して画素51がカラム処理部114に接続されている。垂直駆動部113は、画素アレイ部112が有する複数の画素51の行ごとに、それぞれの画素51を駆動するための駆動信号として、転送信号TRF、選択信号SEL、およびリセット信号RSTを、水平信号線59を介して順次供給する。つまり、図16Bに示すように、垂直駆動部113は、所定の行の画素51から画素信号を読み出すタイミングになると、まず、選択信号SELをオンにして画素51を選択する。これにより、選択トランジスタ56を介して増幅トランジスタ55が垂直信号線58に接続される。次に、垂直駆動部113は、リセット信号RSTをパルス状にオンにしてFD54をリセットし、その後、リセットされた状態のFD54のレベルを示す画素信号が、増幅トランジスタ55を介して垂直信号線58から出力される。そして、垂直駆動部113は、転送信号TRFをパルス状にオンにしてPD52で発生した電荷をFD54に転送し、その後、電荷を蓄積した状態のFD54のレベルを示す画素信号が、増幅トランジスタ55を介して垂直信号線58から出力される。このように、画素51からは、リセットレベルの画素信号と、電荷のレベルに応じた画素信号とが出力され、カラム処理部114に読み出される。カラム処理部114は、それぞれの画素51から垂直信号線58を介して出力される画素信号に対してCDS処理を施すことで画素信号の信号レベルを抽出し、画素51の受光量に応じた画素データを取得する。水平駆動部115は、画素アレイ部112が有する複数の画素51の列ごとに、それぞれの画素51から取得された画素データをカラム処理部114から順番に出力させるための駆動信号を、カラム処理部114に順次供給する。出力部116には、水平駆動部115の駆動信号に従ったタイミングでカラム処理部114から画素データが供給され、出力部116は、例えば、その画素データを増幅して、後段の画像処理回路に出力する。駆動制御部117は、撮像素子111の内部の各ブロックの駆動を制御する。例えば、駆動制御部117は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。ここで、撮像素子111では、画素アレイ部112が有する各画素51が、上述のいずれかの構成例を採用しているので、変換効率を大幅に向上させることができ、より良好な特性の画素信号を得ることができる。また、撮像素子111は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。図17は、電子機器に搭載される撮像装置の構成例を示すブロック図である。図17に示すように、撮像装置121は、光学系122、撮像素子123、信号処理回路124、モニタ125、およびメモリ126を備えて構成され、静止画像および動画像を撮像可能である。光学系122は、1枚または複数枚のレンズを有して構成され、被写体からの像光入射光を撮像素子123に導き、撮像素子123の受光面センサ部に結像させる。撮像素子123としては、上述のいずれかの構成例の画素51を備える撮像素子111が適用される。撮像素子123には、光学系122を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子123に蓄積された電子に応じた信号が信号処理回路124に供給される。信号処理回路124は、撮像素子123から出力された信号電荷に対して各種の信号処理を施す。信号処理回路124が信号処理を施すことにより得られた画像画像データは、モニタ125に供給されて表示されたり、メモリ126に供給されて記憶記録されたりする。このように構成されている撮像装置121では、撮像素子123として、上述のいずれかの構成例の画素51を備える撮像素子111を適用することにより、変換効率を大幅に向上させることができ、より良好な画質の画像を得ることができる。また、撮像素子111の構成は、裏面照射型のCMOS型固体撮像素子や、表面照射型のCMOS型固体撮像素子、CCDChargeCoupledDevice型固体撮像素子に採用することができる。なお、本技術は以下のような構成も取ることができる。1受光した光の光量に応じた電荷を発生する光電変換部と、前記光電変換部において発生した電荷を増幅して出力する増幅部とを備え、前記増幅部が、シリコン基板と表面シリコン層との間に絶縁膜が形成された半導体基板の前記表面シリコン層に、前記表面シリコン層の表面から前記絶縁膜まで形成された第1の型の不純物領域と、前記半導体基板の表面側に形成されるゲート電極と、2箇所の前記第1の型の不純物領域および前記絶縁膜により囲われ、電気的に独立した第2の型の不純物領域と、前記第2の型の不純物領域と、前記第1の型の不純物領域または前記ゲート電極のいずれかとを接続する接続部とを有する撮像素子。2前記増幅部と信号線との接続を選択する選択部をさらに備え、前記選択部が、シリコン基板と表面シリコン層との間に絶縁膜が形成された半導体基板の前記表面シリコン層に、前記表面シリコン層の表面から前記絶縁膜まで形成された第1の型の不純物領域と、前記半導体基板の表面側に形成されるゲート電極と、2箇所の前記第1の型の不純物領域および前記絶縁膜により囲われ、電気的に独立した第2の型の不純物領域と、前記第2の型の不純物領域と前記ゲート電極とを接続する接続部とを有する上記1に記載の撮像素子。3前記光電変換部が形成されるシリコン基板に、前記絶縁膜を貫通した貫通電極が接続される接続部が形成される上記1または2に記載の撮像素子。4前記光電変換部と前記増幅部とが異なる基板に形成され、それらの基板が接合されて構成される上記1から3までのいずれかに記載の撮像素子。5複数の前記光電変換部により、前記増幅部が共有される共有構造である上記1から4までのいずれかに記載の撮像素子。なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。