"第1導電型の半導体基板と、該半導体基板の一方の主面に形成された第1導電型の第1半導体層と、該第1半導体層の一部を覆うように形成され、所定の開口領域で前記第1半導体層を露出させる第2導電型の第2半導体層と、を少なくともを備え前記第1半導体層のうち前記開口領域で露出された露出面と、前記開口領域の周辺に広がる前記第2半導体層の一面との境界において、前記第1半導体層と前記第2半導体層との間の段差の高さは、前記第1半導体層の露出面または前記第2半導体層の一面の表面粗さが小さいほうの値よりも小さくなるように形成されていることを特徴とする半導体装置。前記第1半導体層の露出面と、前記第2半導体層の一面との境界の段差は、10nm以下であることを特徴とする請求項1記載の半導体装置。前記第1半導体層の露出面と、前記第2半導体層の一面とは、同一の平面上で広がることを特徴とする請求項1記載の半導体装置。前記半導体装置はジャンクションバリアショットキーダイオードであり、前記第1半導体層および前記第2半導体層に重ねて更に金属層が配され、前記第1半導体層は前記金属層にショットキー接合されたn型半導体、前記第2半導体層はp型半導体からそれぞれ構成されていることを特徴とする請求項1ないし3いずれか1項記載の半導体装置。前記半導体装置はMOS型電界効果トランジスタであり、前記第2半導体層の一部に表面が露出されるように形成された第1導電型の第3半導体層と、前記第1半導体層、前記第2半導体層、および前記第3半導体層に跨って順に重ねて配されたゲート酸化膜およびゲート電極とを更に備え、前記第2半導体層と前記第3半導体層との境界の段差は、前記第2半導体層の一面または前記第3半導体層の表面の表面粗さが小さいほうの値よりも小さくなるように形成されていることを特徴とする請求項1ないし3いずれか1項記載の半導体装置。前記半導体基板は炭化ケイ素からなることを特徴とする請求項1ないし5いずれか1項記載の半導体装置。第1導電型の半導体基板の一方の主面に重ねてエッチングストップ層を形成する工程と、該エッチングストップ層に重ねてイオン阻止層を形成する工程と、該イオン阻止層の一部を除去して開口部を形成し、該開口部で前記エッチングストップ層を露出させる工程と、前記開口部で露出された範囲の前記エッチングストップ層を除去する工程と、前記半導体基板に向けてイオン注入を行う工程と、を少なくとも備えたことを特徴とする半導体装置の製造方法。イオン注入後の前記半導体基板に対して少なくとも1400°C以上の熱処理を行い、注入イオンを活性化させる工程を更に備えたことを特徴とする請求項7記載の半導体装置の製造方法。前記エッチングストップ層を形成する工程の前、または後に、犠牲酸化膜を形成する工程を更に備えたことを特徴とする請求項7または8記載の半導体装置の製造方法。前記エッチングストップ層を除去する工程はドライプロセスであることを特徴とする請求項7ないし9いずれか1項記載の半導体装置の製造方法。前記イオン阻止層はシリコン酸化膜からなり、また、前記エッチングストップ層は多結晶シリコンからなることを特徴とする請求項7ないし10いずれか1項記載の半導体装置の製造方法。前記半導体基板は炭化ケイ素からなることを特徴とする請求項7ないし11いずれか1項記載の半導体装置の製造方法。しかしながら、従来のMOSFETの製造においては、半導体基板の表面のうち、酸化膜を残した領域と、酸化膜を取り除いた領域との間で段差が生じ、こうした段差がゲート酸化膜の機能を低下させるという課題があった。即ち、図7に示す従来例では、酸化膜106を所定の形状に形成する際に、下地となる半導体基板101の表面まで酸化膜106を残らず除去すると、半導体基板101の一部もエッチングされてしまう。その結果、半導体基板101の表面のうち、酸化膜106を残した領域と、酸化膜を取り除いた領域との間で、段差Sが生じる。こうした段差Sが存在する状態でトランジスタ構造を形成していくと、図8に示すゲート酸化膜104にも段差が反映されてしまう。その結果、ゲート酸化膜104の段差部分に電界が集中し、ゲート絶縁耐圧の低下などゲート酸化膜104の機能が大きく低下してしまう。本発明は上記課題に鑑みてなされたものであり、互いに隣接する2つの半導体層どうしの境界部分において、電界集中を緩和し、絶縁耐圧を改善することが可能な半導体装置およびその製造方法を提供することを目的とする。上記課題を解決するために、本発明のいくつかの態様は、次のような半導体装置、ショットキーバリアダイオード、および半導体装置の製造方法を提供した。すなわち、本発明の半導体装置は、第1導電型の半導体基板と、該半導体基板の一方の主面に形成された第1導電型の第1半導体層と、該第1半導体層の一部を覆うように形成され、所定の開口領域で前記第1半導体層を露出させる第2導電型の第2半導体層と、を少なくともを備え前記第1半導体層のうち前記開口領域で露出された露出面と、前記開口領域の周辺に広がる前記第2半導体層の一面との境界において、前記第1半導体層と前記第2半導体層との間の段差の高さは、前記露出面または前記一面の表面粗さが小さいほうの値よりも小さくなるように形成されていることを特徴とする。前記第1半導体層の露出面と、前記第2半導体層の一面との境界の段差は、10nm以下であることを特徴とする。また、前記第1半導体層の露出面と、前記第2半導体層の一面とは、同一の平面上で段差無く広がることを特徴とする。前記半導体装置はジャンクションバリアショットキーダイオードであり、前記第1半導体層および前記第2半導体層に重ねて更に金属層が配され、前記第1半導体層は前記金属層にショットキー接合されたn型半導体、前記第2半導体層はp型半導体からそれぞれ構成されていることを特徴とする。前記半導体装置はMOS型電界効果トランジスタであり、前記第2半導体層の一部に表面が露出されるように形成された第1導電型の第3半導体層と、前記第1半導体層、前記第2半導体層、および前記第3半導体層に跨って順に重ねて配されたゲート酸化膜およびゲート電極とを更に備え、前記第2半導体層と前記第3半導体層との境界の段差は、前記第2半導体層の一面または前記第3半導体層の表面の表面粗さが小さいほうの値よりも小さくなるように形成されていることを特徴とする。前記半導体基板は炭化ケイ素からなることを特徴とする。本発明の半導体装置の製造方法は、第1導電型の半導体基板の一方の主面に重ねてエッチングストップ層を形成する工程と、該エッチングストップ層に重ねてイオン阻止層を形成する工程と、該イオン阻止層の一部を除去して開口部を形成し、該開口部で前記エッチングストップ層を露出させる工程と、前記開口部で露出された範囲の前記エッチングストップ層を除去する工程と、前記半導体基板に向けてイオン注入を行う工程と、を少なくとも備えたことを特徴とする。イオン注入後の前記半導体基板に対して少なくとも1400°C以上の熱処理を行い、注入イオンを活性化させる工程を更に備えたことを特徴とする。また、前記エッチングストップ層を形成する工程の前、または後に、犠牲酸化膜を形成する工程を更に備えたことを特徴とする。前記エッチングストップ層を除去する工程はドライプロセスであることを特徴とする。また、前記イオン阻止層はシリコン酸化膜からなり、また、前記エッチングストップ層は多結晶シリコンからなることを特徴とする。また、前記半導体基板は炭化ケイ素からなることを特徴とする。本発明によれば、第1半導体層と第2半導体層との間の段差の高さが、第1半導体層の露出面の表面粗さ、および第2半導体層の一面の表面粗さのいずれよりも小さくなるように形成される。即ち、第1半導体層と第2半導体層との境界では実質的に段差が存在せず、第1半導体層の露出面と第2半導体層の一面とが、段差無く広がる同一の平面を構成する。これによって、第1半導体層の露出面や第2半導体層の一面から構成される平面上に、酸化膜などの別な機能層を積層した際に、こうした機能層を段差無く平坦に形成することが可能になり、機能層の特定部分に電界が集中することを抑制する。従って、特定部分への電界集中が緩和し、絶縁耐圧を高めた半導体装置を実現することが可能になる。以下、図面を参照して、本発明に係る半導体装置、ショットキーバリアダイオード、および半導体装置の製造方法について説明する。なお、以下の実施形態では、半導体装置の一例として、MOS型電界効果トランジスタMOSFETを挙げて説明するが、本発明の半導体装置はMOSFETに限定されるものではない。また、以下の本実施形態は、発明の趣旨をより良く理解させるために具体的に説明するものであり、特に指定のない限り、本発明の構成を限定するものではない。また、以下の説明で用いる図面は、本発明の特徴をわかりやすくするために、便宜上、要部となる部分を拡大して示している場合があり、各構成要素の寸法、比率などが実際と同じであるとは限らない。MOSFETの構成図1は、本発明の半導体装置の一実施形態であるMOSFETMetalOxideSemiconductorFieldEffectTransistorの構成例を示す断面図である。このMOSFET半導体装置1は、大電力を取り扱うように設計された、スイッチング速度が速く、低電圧領域での変換効率が高いパワーMOSFETであり、例えば、スイッチング電源やDC-DCコンバータ等に用いられる。以下、プレーナゲート型NチャネルMOSFETを例示する。半導体基板10は、例えば、不純物として窒素が2×1018cm-3程度ドープされたn型第1導電型半導体であるSiC炭化ケイ素から構成されていればよい。SiC炭化ケイ素は、周知の通り、C原子およびSi原子の配列によって、2H,3C,4H,6H,8H,10H,15R等の結晶構造の異なる種類が存在するが、いずれの結晶構造のSiCであっても半導体基板10として用いることができる。半導体基板10の一方の主面10a上には、第1半導体層11が形成されている。第1半導体層11は、例えば、n型不純物を1.0×1016cm-3程度ドープさせたn-型第1導電型SiCを厚さ10μm程度積層したものであればよい。こうした第1半導体層11は、半導体基板10の一方の主面10a上にエピタキシャル成長によって形成すればよい。第1半導体層11の一部領域には、更に第2半導体層12が形成されている。第2半導体層12は、例えば、Alイオンを2.1×1017cm-3程度ドープさせたp型第2導電型SiCからなる領域であればよい。こうした第2半導体層12は、第1半導体層11の一部領域に対してイオン注入を行うことによって形成される。第2半導体層12が形成された領域の周縁は、第1半導体層11を露出させる開口領域19とされ、この開口領域19の内側で第1半導体層11の露出面11aが露出される。また、この露出面11aの周囲には、第2半導体層12の一面12aが広がる。即ち、第1半導体層11の露出面11aと第2半導体層12の一面12aとは、同一の平面Qで広がる。第2半導体層12の一部領域には、更に第3半導体層13A,13Bが形成されている。第3半導体層13A,13Bは、例えば、n型不純物を1.0×1019cm-3程度ドープさせたn型第1導電型SiCからなる領域であればよい。第3半導体層13A,13Bはソース領域、第2半導体層12の間の領域はドレイン領域とされる。第3半導体層13A,13Bは、第2半導体層12の一部領域に対してイオン注入を行うことによって形成される。こうした第3半導体層13A,13Bのそれぞれの表面13Aa,13Baは、第1半導体層11の露出面11a、および第2半導体層12の一面12aと同一の平面Qで広がる。更に、第1半導体層11、第2半導体層12、および第3半導体層14に跨って、平面Q上に順に重ねてゲート酸化膜16、およびゲート電極17がそれぞれ形成されている。ゲート酸化膜16は、例えば厚さ100nm程度のSiO2から構成されればよい。また、ゲート電極17は、例えばポリシリコンなどから構成されていれば良い。ゲート電極17は、ゲート酸化膜16を介して平面Qに積層され、かつ、周囲を層間絶縁膜18で覆われる。以上のような構成のMOSFET1は、周知のように、ゲート電極17に電圧が印加されると、p型半導体である第2半導体層12の表面にチャネルが形成される。これにより、第3半導体層13A、13Bソース領域と第2半導体層12の間の領域ドレイン領域との間が導通可能となる。この時の電流値はゲート電極17に印加される電圧によって制御できる。このような本発明のMOSFET1において、第1半導体層11の露出面11aと第2半導体層12の一面12aとの境界の段差S1の高さは、露出面11aの表面粗さ、および一面12aの表面粗さのいずれよりも小さくなるように形成されている図1右下参照。例えば、第1半導体層11の露出面11aの表面粗さ平均は、5~15nm程度であり、また、第2半導体層12の一面12aの表面粗さ平均は、5~15nm程度とされる。従って、境界の段差S1の高さは、これら表面粗さよりも小さく形成される。境界の段差S1の高さは、例えば10nm以下となるように形成される。これによって、第1半導体層11の露出面11aと第2半導体層12の一面12aとの境界では実質的に段差が存在せず、第1半導体層11の露出面11aと第2半導体層12の一面12aとは、段差無く広がる同一の平面Qとされる。一方、第2半導体層12の一面12aと、第3半導体層13A,13Bの表面13Aa,13Baとのそれぞれの境界の段差S2の高さも、一面12aの表面粗さ、および表面13Aa,13Baの表面粗さのいずれよりも小さくなるように形成されている図1左下参照。例えば、第3半導体層13A,13Bの表面13Aa,13Baの表面粗さ平均は、5~20nm程度とされる。従って、境界の段差S2の高さは、これら表面粗さよりも小さく形成される。境界の段差S2の高さは、例えば10nm以下となるように形成される。これによって、第2半導体層12の一面12aと第3半導体層13A,13Bの表面13Aa,13Baとのそれぞれの境界では実質的に段差が存在せず、第2半導体層12の一面12aと第3半導体層13A,13Bの表面13Aa,13Baとは、段差無く広がる同一の平面Qとされ、前述した露出面11aとともに、第1半導体層11の露出面11a、第2半導体層12の一面12a、および第3半導体層13A,13Bの表面13Aa,13Baは、それぞれの境界で段差が実質的に存在せず、段差無く広がる同一の平面Qを成す。このように、第1半導体層11の露出面11a、第2半導体層12の一面12a、および第3半導体層13A,13Bの表面13Aa,13Baの互いの境界で段差が実質的に無くなるように形成することで、露出面11a、一面12a、および表面13Aa,13Baからなる平面Q上に、段差無く平坦なゲート酸化膜16が形成できる。これにより、ゲート酸化膜16の特定部分に電界が集中し、ゲート絶縁耐圧の低下などゲート酸化膜16の機能を大きく損なうことがない。即ち、従来の図8に示すMOSFETでは、半導体基板101の表面のうち、酸化膜を残した領域と、酸化膜を取り除いた領域との間で段差Sが生じ、ゲート酸化膜104にも段差が反映されてしまう。その結果、ゲート酸化膜104の段差部分に電界が集中し、ゲート絶縁耐圧の低下などゲート酸化膜104の機能が大きく低下してしまう。しかしながら、本実施形態では、平面Q上に、段差無く平坦なゲート酸化膜16が形成されるので、ゲート酸化膜16の特定部分への電界集中が緩和され、絶縁耐圧を高めたMOSFET1が実現できる。なお、こうした段差を実質的に無くしたMOSFETを得る方法については次に詳述する。MOSFETの製造方法次に、図1に示した構成のMOSFETの製造方法の一例を説明する。図2~5は、本発明の半導体装置の製造方法の一例を段階的に示した断面図である。本発明の半導体装置の一例であるMOSFETを製造する際には、図2aに示すように、まず半導体基板10を用意する。半導体基板10は、例えば、不純物として窒素が2×1018cm-3程度ドープされたn型第1導電型半導体であるSiC炭化ケイ素からなるSiCウェーハを用いればよい。そして、この半導体基板10の一方の主面10a上に、第1半導体層11を積層する。第1半導体層11は、例えば、例えば、n型不純物を1.0×1016cm-3程度ドープさせたn-型第1導電型SiCを厚さ10μm程度積層したものであればよい。こうした第1半導体層11は、半導体基板10の一方の主面10a上にエピタキシャル成長によって形成すればよい。次に、図2bに示すように、第1半導体層11の上面にエッチングストップ層21を形成する半導体基板の一方の主面に重ねてエッチングストップ層を形成する工程。更に、図2cに示すように、このエッチングストップ層21の上面にイオン阻止層22を形成するエッチングストップ層に重ねてイオン阻止層を形成する工程。エッチングストップ層21は、例えば多結晶シリコンや窒化シリコンから構成されていればよい。こうしたエッチングストップ層21の形成にあたっては、ドライプロセス、例えばCVDChemicalVaporDeposition、PVDPhysicalVaporDepositionなどによって成膜を行えばよい。イオン阻止層22は、例えば酸化シリコンSiO2から構成されていればよい。こうしたイオン阻止層22の形成にあたっては、例えば、ドライプロセス、例えばCVDChemicalVaporDeposition、PVDPhysicalVaporDepositionなどによって成膜を行えばよい。次に、図2dに示すように、フォトリソグラフィーによって、イオン阻止層22を所定の形状にパターニングする。例えば、イオン注入を行わない領域にイオン阻止層22を残し、第2半導体層となる部分のイオン阻止層22を除去する。これによって、第2半導体層となる部分は、エッチングストップ層21を露出させた開口部23が形成されるイオン阻止層の一部を除去して開口部を形成し、該開口部でエッチングストップ層を露出させる工程。このような、第2半導体層を形成するためのイオン注入を行う際のマスクとなるイオン阻止層22を所定の形状にパターニングするにあたって、イオン阻止層22と第1半導体層11との間にエッチングストップ層21が形成されている。これによって、例えばドライエッチングによってイオン阻止層22を除去する際に、第1半導体層11の表層まで削れてしまうことを防止する。即ち、従来はマスクとなるイオン阻止層を所定の形状にパターニングする際に、第1半導体層の表層にイオン阻止層が残留しないように、第1半導体層の表層に達するまでイオン阻止層をドライエッチングで除去する必要があった。しかしながら、これでは第1半導体層の表層の一部までドライエッチングによって削られるのを防ぐことが難しく、イオン阻止層を残した部分との間で第1半導体層の表層に段差が生じてしまう図7参照。一方、本発明の半導体装置の製造方法においては、イオン阻止層22とは異なる材料、例えば多結晶シリコンや窒化シリコンからなるエッチングストップ層21をイオン阻止層22と第1半導体層11との間に形成しておくことによって、イオン阻止層22の除去予定部分を完全に取り除いても、エッチングストップ層21の存在により第1半導体層11の表層にダメージが及んだり、一部が削られてしまうことがない。こうした作用を実現するために、エッチングストップ層21の材質は、イオン阻止層22を所定のパターンに形成する際のドライエッチングで除去されにくい削られにくいものから構成するのが好ましい。例えば、イオン阻止層22を酸化シリコンSiO2から構成した場合、エッチングストップ層21を多結晶シリコンや窒化シリコンから構成するのが好ましい。次に、図3aに示すように、開口部23で露出された部分のエッチングストップ層21を除去する開口部で露出された範囲のエッチングストップ層を除去する工程。エッチングストップ層21の除去にあたっては、ドライプロセスによって行えばよい。具体的には、エッチングガスとしてフッ素ラジカルを用いるRIEReactiveIonEtchingが挙げられる。この場合、フッ素ラジカルを供給する方法としてリモートプラズマ法を用いることが好ましい。更に、リモートプラズマ法として、2.45GHzのマイクロ波と磁界を印加し、このマイクロ波を共鳴吸収させて生じる放電を利用した電子サイクロトロン共鳴ECRプラズマを用いることが好ましい。また、リモートプラズマ法に用いるエッチングガスは、少なくともフルオロカーボンと酸素とを含むガスであればよい。このようなエッチングストップ層21の除去工程によれば、開口部23で露出されたエッチングストップ層21は、第1半導体層11の表層が露出するまで確実に除去でき、かつ、露出した第1半導体層11自体が削られることがない。これによって、第1半導体層11の表層表面は、次工程でマスクとなるイオン阻止層22が残された覆われた領域と、イオン阻止層22が除去されて露出された領域との間で段差がない一様な平面Qで広がる。なお、ここでいう段差が無いとは、第1半導体層11の表面一面の表面粗さよりも大きな高さの段差が、イオン阻止層22が残された領域と、イオン阻止層22が除去された領域との間で生じないということである。次に、図3bに示すように、イオン阻止層22をマスクとして第1半導体層11の所定の深さまで不純物をドープさせ、p型第2導電型半導体となる第2半導体層12を形成する半導体基板に向けてイオン注入行う工程。こうした第2半導体層12の形成にあたっては、例えばAlイオンを2.1×1017cm-3程度ドープさせ、p型第2導電型SiCからなる領域を形成すればよい。次に、図3cに示すように、第2半導体層12を形成する際のマスクとしたイオン阻止層22およびその下層のエッチングストップ層21を除去する。こうしたマスクとしたイオン阻止層22の除去はウエットエッチングにより除去し、またエッチングストップ層21の除去方法については、上述したリモートプラズマ法などのドライエッチングを用いることによって、第1半導体層11や第2半導体層12が削られることなく確実に除去することができる。こうした工程を経て、第2半導体層12の一面12aと、この第2半導体層12の開口領域19によって露出された第1半導体層11の露出面11aとは、その境界部分で段差がない一様な平面Qを構成する。なお、ここでいう段差が無いとは、第1半導体層11の露出面11aの表面粗さおよび第2半導体層12の一面12aの表面粗さのいずれよりも大きな高さの段差が、第1半導体層11の露出面11aと第2半導体層12の一面12aとの境界で生じないということである。なお、エッチングストップ層21と第1半導体層11との間、または、第1半導体層11とイオン阻止層22との間には、更に犠牲酸化膜スルー膜を形成してもよい。こうした犠牲酸化膜スルー膜は、例えば、酸化シリコンSiO2から構成され、イオン阻止層22やエッチングストップ層21をドライプロセスによって除去する際に、その下層膜を保護する。次に、図3dに示すように、第1半導体層11の露出面11aと第2半導体層12の一面12aからなる平面Qに重ねて、再びエッチングストップ層26およびイオン阻止層27を形成する。エッチングストップ層26は、例えば多結晶シリコンや窒化シリコンから構成されていればよい。こうしたエッチングストップ層26の形成にあたっては、ドライプロセス、例えばCVDChemicalVaporDeposition、PVDPhysicalVaporDepositionなどによって成膜を行えばよい。イオン阻止層27は、例えば酸化シリコンSiO2から構成されていればよい。こうしたイオン阻止層27の形成にあたっては、例えば、ドライプロセス、例えばCVDChemicalVaporDeposition、PVDPhysicalVaporDepositionなどによって成膜を行えばよい。次に、図4aに示すように、フォトリソグラフィーによって、イオン阻止層27を所定の形状にパターニングする。例えば、イオン注入を行わない領域のイオン阻止層27を残し、第3半導体層のソース領域に対応した部分のイオン阻止層27を除去する。これによって、第3半導体層のソース領域となる部分は、エッチングストップ層26を露出させた開口部28が形成される。このような、第3半導体層のソース領域を形成するためのイオン注入を行う際のマスクとなるイオン阻止層27を所定の形状にパターニングするにあたって、イオン阻止層27と第2半導体層12との間にエッチングストップ層26が形成されている。これによって、例えばドライエッチングによってイオン阻止層27を除去する際に、第2半導体層12の表層まで削れてしまうことを防止する。即ち、イオン阻止層27とは異なる材料、例えば多結晶シリコンや窒化シリコンからなるエッチングストップ層26をイオン阻止層27と第1半導体層13との間に形成しておくことによって、イオン阻止層27の除去予定部分を完全に取り除いても、エッチングストップ層26の存在により第2半導体層12の表層にダメージが及んだり、一部が削られてしまうことがない。こうした作用を実現するために、エッチングストップ層26の材質は、イオン阻止層26を所定のパターンに形成する際のドライエッチングで除去されにくい削られにくいものから構成するのが好ましい。例えば、イオン阻止層27を酸化シリコンSiO2から構成した場合、エッチングストップ層26を多結晶シリコンや窒化シリコンから構成するのが好ましい。次に、図4bに示すように、開口部28で露出された部分のエッチングストップ層26を除去する。エッチングストップ層26の除去にあたっては、ドライプロセスによって行えばよい。具体的には、エッチングガスとしてフッ素ラジカルを用いるRIEReactiveIonEtchingが挙げられる。この場合、フッ素ラジカルを供給する方法としてリモートプラズマ法を用いることが好ましい。このようなエッチングストップ層26の除去工程によれば、開口部28で露出されたエッチングストップ層26は、第2半導体層12の表層が露出するまで確実に除去でき、かつ、露出した第2半導体層12自体が削られることがない。これによって、第2半導体層12の表層表面は、次工程でマスクとなるイオン阻止層27が残された覆われた領域と、イオン阻止層27が除去されて露出された領域との間で段差がない一様な平面Qで広がる。なお、ここでいう段差が無いとは、第2半導体層12の表面一面の表面粗さよりも大きな高さの段差が、イオン阻止層27が残された領域と、イオン阻止層27が除去された領域との間で生じないということである。次に、図4cに示すように、イオン阻止層27をマスクとして第2半導体層12の所定の深さまで不純物をドープさせ、n型第1導電型半導体となる第3半導体層13A,13Bを形成する。こうした第3半導体層13A,13Bの形成にあたっては、例えばn型不純物を1.0×1019cm-3程度ドープさせ、n型第1導電型SiCからなる領域を形成すればよい。こうした第3半導体層13A,13Bはソース領域とされる。次に、図4dに示すように、第3半導体層13A,13Bを形成する際のマスクとしたイオン阻止層27およびその下層のエッチングストップ層26を除去する。こうしたマスクとしたイオン阻止層27の除去はウエットエッチングにより除去し、またエッチングストップ層26の除去方法についても、上述したリモートプラズマ法などのドライエッチングを用いることによって、第1半導体層11や第2半導体層12が削られることなく確実に除去することができる。こうした工程を経て、第3半導体層13A,13Bの表面13Aa,13Baと第2半導体層12の一面12aとは、その境界部分で段差がない一様な平面Qを構成する。なお、ここでいう段差が無いとは、第2半導体層12の一面12aの表面粗さ、および第3半導体層13の表面13Aa,13Baの表面粗さのいずれよりも大きな高さの段差が、第2半導体層12の一面12aと第3半導体層13A,13Bの表面13Aa,13Baのそれぞれの境界で生じないということである。以上の工程によって、第1半導体層11の露出面11a、第2半導体層12の一面12a、および第3半導体層13A,13Bの表面13Aa,13Baは、同一の平面Qを構成して段差無く一様に広がる。この後、イオン注入によって形成した第2半導体層12および第3半導体層13A,13Bを活性化、即ち注入イオンを活性化させるために、第2半導体層12および第3半導体層13A,13Bを含む半導体基板10全体を、例えば1400°C程度まで熱処理を行う。次に、図4dに示すように、第1半導体層11、第2半導体層12、および第3半導体層13A,13Bに跨って重なるように、ゲート酸化膜16、およびゲート電極17が順に形成される。ゲート酸化膜16は、例えば厚さ100nm程度のSiO2から構成されればよい。また、ゲート電極17は、例えばポリシリコンなどから構成されていれば良い。そして、図5aに示すように、ゲート電極をパターニングした後、ゲート電極17を覆うように層間絶縁膜18を更に形成してゲート電極17の周囲を絶縁して、本発明の半導体装置の一実施形態であるMOSFET1が完成する。こうしたゲート電極17やゲート酸化膜16を形成する際に、第1半導体層11の露出面11a、第2半導体層12の一面12a、および第3半導体層13A,13Bの表面13Aa,13Baは、同一の平面Qを構成して段差無く一様に広がっているので、平面Q上に形成するゲート電極17やゲート酸化膜16も、段差無く平坦に一様な厚みで形成することが可能になる。これによって、得られたMOSFET1は、ゲート酸化膜16の特定部分に電界が集中して絶縁耐圧が低下することがなく、電界集中を緩和し、絶縁耐圧を向上させたMOSFET半導体装置1を得ることができる。SBDの構成図6は、本発明の半導体装置の別な実施形態であるジャンクションバリアショットキーダイオードJBSの一例を示す断面図である。このジャンクションバリアショットキーダイオードJBS3は、半導体基板30の一方の主面30aに重ねてn型第1導電型の第1半導体層31が形成されている。また、この第1半導体層31の表層側には、p型第2導電型の第2半導体層32が形成されている。なお、第2半導体層32は、不純物濃度が一定の領域32Aと、不純物濃度プロファイルをもつ領域32Bとから構成される。第1半導体層31は、第2半導体層32の開口領域39において露出面31aとして露出される。こうした露出面31aと、第2半導体層31の一面32aとは、その境界で段差が無く、一様な平面Qを構成する。そして、この平面Qに重ねて金属層33が形成される。これにより、金属層33は段差無く一様で平坦に均一な厚みで形成することができる。こうしたジャンクションバリアショットキーダイオードJBS3においても、第1半導体層31の露出面31aと第2半導体層31の一面32aとの境界に段差が生じることなく形成することによって、金属層33の特定部分に電界が集中してリーク電流が増加が少なくなり、電界集中を緩和し、リーク電流の増加が少ないJBS半導体装置3を得ることができる。"