入力電圧端子と誘導性負荷との間に接続されるハイサイドスイッチング素子と、前記誘導性負荷と基準電位との間に接続されるローサイドスイッチング素子とを交互にオンオフさせて、入力電圧を変圧した電圧を出力させるコンバータの制御回路であって、前記ハイサイドスイッチング素子のゲートに接続され前記ハイサイドスイッチング素子のゲートを駆動するドライブ回路と、前記ドライブ回路と並列に前記ハイサイドスイッチング素子のゲートに接続されたドライブスイッチと、前記ドライブスイッチに制御信号を供給して前記ドライブスイッチをオンオフするドライブスイッチ制御回路と、を備え、前記ハイサイドスイッチング素子が前記ドライブ回路によって駆動されている期間中、前記ハイサイドスイッチング素子のゲート電圧が所定の閾値に達すると、前記ドライブスイッチ制御回路は前記ドライブスイッチに前記制御信号を供給して前記ドライブスイッチをオンからオフに切り替えることを特徴とするコンバータの制御回路。前記所定の閾値は、前記ハイサイドスイッチング素子がオン状態になるオン検出閾値であることを特徴とする請求項1記載のコンバータの制御回路。入力電圧端子と誘導性負荷との間に接続されるハイサイドスイッチング素子と、前記誘導性負荷と基準電位との間に接続されるローサイドスイッチング素子とを交互にオンオフさせて、入力電圧を変圧した電圧を出力させるコンバータの制御回路であって、前記ローサイドスイッチング素子のゲートに接続され前記ローサイドスイッチング素子のゲートを駆動するドライブ回路と、前記ドライブ回路と並列に前記ローサイドスイッチング素子のゲートに接続されたドライブスイッチと、前記ドライブスイッチに制御信号を供給して前記ドライブスイッチをオンオフするドライブスイッチ制御回路と、を備え、前記ローサイドスイッチング素子が前記ドライブ回路によって駆動されている期間中、前記ローサイドスイッチング素子のゲート電圧が所定の閾値に達すると、前記ドライブスイッチ制御回路は前記ドライブスイッチに前記制御信号を供給して前記ドライブスイッチをオンからオフに切り替えることを特徴とするコンバータの制御回路。前記所定の閾値は、前記ローサイドスイッチング素子がオン状態になるオン検出閾値であることを特徴とする請求項3記載のコンバータの制御回路。前記コンバータの出力電流を検出する出力電流検出回路をさらに備え、前記出力電流に応じて前記オン検出閾値が設定されることを特徴とする請求項2または4に記載のコンバータの制御回路。本発明は、高効率且つ低ノイズを実現するコンバータの制御回路を提供する。実施形態によれば、コンバータの制御回路は、入力電圧端子と誘導性負荷との間に接続されるハイサイドスイッチング素子と、前記誘導性負荷と基準電位との間に接続されるローサイドスイッチング素子とを交互にオンオフさせて、入力電圧を変圧した電圧を出力させる。前記コンバータの制御回路は、前記ハイサイドスイッチング素子のゲートに接続され前記ハイサイドスイッチング素子のゲートを駆動するドライブ回路と、前記ドライブ回路と並列に前記ハイサイドスイッチング素子のゲートに接続されたドライブスイッチと、前記ドライブスイッチに制御信号を供給して前記ドライブスイッチをオンオフするドライブスイッチ制御回路と、を備えている。前記ハイサイドスイッチング素子が前記ドライブ回路によって駆動されている期間中、前記ハイサイドスイッチング素子のゲート電圧が所定の閾値に達すると、前記ドライブスイッチ制御回路は前記ドライブスイッチに前記制御信号を供給して前記ドライブスイッチをオンからオフに切り替える。本発明によれば、高効率且つ低ノイズを実現するコンバータの制御回路が提供される。以下、図面を参照し、本発明の実施形態について説明する。[第1の実施形態]図1は、本発明の第1の実施形態に係るDC-DCコンバータの構成を例示する回路図である。このDC-DCコンバータは、入力電圧VINが入力される入力端子10と基準電位グランドとの間に直列接続されたハイサイドスイッチング素子11とローサイドスイッチング素子12とを交互にオンオフさせて、入力電圧VINよりも低い平均出力電圧VOUTを出力する降圧型DC-DCコンバータである。ハイサイドスイッチング素子11及びローサイドスイッチング素子12は、例えばnチャネル型MOSFETMetalOxideSemiconductorFieldEffectTransistorである。ハイサイドスイッチング素子11のドレインは入力端子10と接続され、ソースは誘導性負荷であるインダクタ13の一端及びローサイドスイッチング素子12のドレインと接続されている。ローサイドスイッチング素子12のドレインはインダクタ13の一端及びハイサイドスイッチング素子11のソースと接続され、ソースはグランドに接続されている。インダクタ13の他端とグランドとの間には、出力電圧を短時間に大きく変動させないための平滑コンデンサ14が接続されている。ハイサイドスイッチング素子11のゲートは、pチャネル型MOSFETであるpMOS1、nチャネル型MOSFETであるnMOS1およびこれらのゲートに接続されたNAND回路22を含むハイサイドドライブ回路15に接続されている。pMOS1のソースは、ダイオード26を介して電圧源25に接続されている。pMOS1及びnMOS1のドレインは、ハイサイドスイッチング素子11のゲートに接続されている。nMOS1のソースは、ハイサイドスイッチング素子11のソース、ローサイドスイッチング素子12のソースおよびインダクタ13の一端が接続されたライン28に接続されている。また、電圧源25は、ダイオード26、電源ライン27及びブートストラップ用のコンデンサ19を介して、ハイサイドスイッチング素子11とローサイドスイッチング素子12との接続点と、インダクタ13との間のライン28に接続されている。電圧源25と、ハイサイドスイッチング素子11のゲートとの間には、ハイサイドドライブ回路15と並列に高速ドライブスイッチ16が接続されている。高速ドライブスイッチ16は、pチャネル型のMOSFETであり、そのソースは電源ライン27に接続され、ドレインはハイサイドスイッチング素子11のゲートに接続されている。高速ドライブスイッチ16のゲートには、高速ドライブスイッチ制御回路18から制御信号が供給され、その制御信号によって高速ドライブスイッチ16はオンオフされる。ローサイドスイッチング素子12のゲートは、ハイサイドドライブ回路15と同様な構成のローサイドドライブ回路17に接続されている。図1に示す実施形態では、ローサイドには、前述したハイサイドの高速ドライブスイッチ16及びその制御回路18に相当する構成を設けておらず、ローサイドスイッチング素子12のゲートにはローサイドドライブ回路17のみを介して電荷の供給引き抜きが行われる。PWMPulseWidthModulation信号が入力判定回路21に入力されると、入力判定回路21は、ほぼ反転位相のゲート信号を生成し、ハイサイドドライブ回路15、ローサイドドライブ回路17に供給する。また、ハイサイドスイッチング素子11とローサイドスイッチング素子12とが両方同時にオンになると、貫通電流が入力端子10からスイッチング素子11、12を介してグランドに流れることになる。これを避けるために、スイッチング素子11、12のオンオフのデューティを設定するにあたって、両スイッチング素子11、12が共にオフとなる期間であるデッドタイムを設定している。デッドタイムコントロール回路23は、両スイッチング素子11、12のゲート電圧の変化をモニタし、デッドタイムを制御する。ハイサイドスイッチング素子11がオンで、ローサイドスイッチング素子12がオフのときは、入力端子10からハイサイドスイッチング素子11、ライン28及びインダクタ13を経由して負荷に電流が供給される。このとき、インダクタ電流は増加し、インダクタ13にエネルギーが蓄積される。そして、ハイサイドスイッチング素子11がオフに、ローサイドスイッチング素子12がオンになると、インダクタ13に蓄積されたエネルギーによる起電力で、グランドからローサイドスイッチング素子12、ライン28及びインダクタ13を経由して負荷に電流が供給される。ハイサイドドライブ回路15のpMOS1がオン、nMOS1がオフにされると、pMOS1を介して電圧源25からハイサイドスイッチング素子11のゲートに正電荷が注入され、ハイサイドスイッチング素子11はオンになる。ハイサイドドライブ回路15のpMOS1がオフ、nMOS1がオンにされると、nMOS1を介してハイサイドスイッチング素子11のゲートから正電荷が引き抜かれ、ハイサイドスイッチング素子11はオフになる。なお、ハイサイドスイッチング素子11がnチャネル型MOSFETの場合には、グランドレベルを基準とした電圧源25の電圧レベルではハイサイドスイッチング素子11がオンしない場合がある。そこで、本実施形態ではブートストラップ方式の駆動方式を採用している。すなわち、ローサイドスイッチング素子12がオンするとダイオード26MOSFETが使用される例もありを介してコンデンサ19に電圧源25の電圧Vddが充電される。そして、ローサイドスイッチング素子12がオフし、ハイサイドスイッチング素子11がオンすると、ライン28の電位を基準にコンデンサ19の電位差がVddに保持され、したがって、ハイサイドドライブ回路15の電源ライン27の電位がライン28の電位Vddに保持され、nチャネル型のハイサイドスイッチング素子11を確実にオンさせることができる。また、本実施形態では、電圧源25とハイサイドスイッチング素子11のゲートとの間に、ハイサイドドライブ回路15と並列に高速ドライブスイッチ16を接続している。その高速ドライブスイッチ16の動作について、図2の波形タイミングチャートを参照して説明する。図2において、aはハイサイドドライブ回路15のpMOS1及びnMOS1のゲートに与えられるドライブ段ゲート信号を示し、bは高速ドライブスイッチ制御回路18から高速ドライブスイッチ16のゲートに与えられる高速ドライブスイッチ制御信号を示し、cはハイサイドスイッチング素子11のゲート電圧GHを示し、dはライン28の電位出力電圧LXを示す。ドライブ段ゲート信号がハイからローに切り替わると同時に高速ドライブスイッチ制御信号もハイからローに切り替わる。これにより、pMOS1及び高速ドライブスイッチ16の両方ともがオンになり、これらpMOS1及び高速ドライブスイッチ16を介して電源ライン27からハイサイドスイッチング素子11のゲートに正電荷が注入され、ハイサイドスイッチング素子11のゲート電圧ゲート-ソース間電圧GHは急峻に立ち上がる。このように、ハイサイドスイッチング素子11のゲート電圧GHの立ち上がり時に、pMOS1と高速ドライブスイッチ16の両方を共にオンさせることで、ハイサイドスイッチング素子11のゲート電圧GHの立ち上がり時間を短縮することができる。その後、ゲート電圧GHが、高速ドライブスイッチ制御回路18で設定されたGHオン検出閾値を越えると、高速ドライブスイッチ制御信号がローからハイに切り替わり高速ドライブスイッチ16がオフし、もう一方のpMOS1のみを介して電荷の供給を行う。これにより、出力電圧LXのスイッチングノイズを抑制することができる。GHオン検出閾値は、ハイサイドスイッチング素子11がオンし、ライン28の電位出力電圧LXが入力電圧VINと等しくなるときのゲート電圧GHである。すなわち、本実施形態によれば、ハイサイドスイッチング素子11のゲート電圧GH立ち上がり時にはpMOS1と高速ドライブスイッチ16の両方をオンさせてゲートドライブ回路の電流能力を増加させ急速に立ち上がらせつつ、出力電圧LXの立ち上がり終了と共に高速ドライブスイッチ16をオフにしてゲートドライブ回路の電流能力を減少させノイズを抑制する。このような本実施形態によれば、簡単な回路構成で、スイッチング損失を低減して高効率化を図り、且つ出力電圧のノイズを抑えることができる。高速ドライブスイッチ制御回路18の具体例としては以下に説明するものを一例として挙げることができる。図3は、高速ドライブスイッチ制御回路18の第1の具体例を示す回路図である。前述した電源ライン27とライン28との間に、pMOS2とnMOS2が直列に接続されている。pMOS2及びnMOS2のゲートには、図1に示すゲート電圧検出ライン31を介して、ハイサイドスイッチング素子11のゲート電圧GHが入力する。pMOS2とnMOS2は、ハイサイドスイッチング素子11のゲート電圧GHのオン検出閾値VHの検出部として機能する。pMOS2及びnMOS2のドレインはインバータ36の入力端子に接続されている。pMOS2及びnMOS2のドレインとインバータ36とを接続するライン32と、ライン28との間には、nMOS3とnMOS4とが直列に接続されている。nMOS3のゲートにはハイサイドスイッチング素子11のゲート電圧GHが入力する。nMOS4のゲートは、インバータ35を介して上記ライン32に接続されている。インバータ36の後段にはNOR回路37が設けられ、そのNOR回路37には、インバータ36の出力と、ドライブ段ゲート信号が入力する。NOR回路37の出力端子はインバータ38の入力端子に接続され、インバータ38の出力信号が、高速ドライブスイッチ制御信号として高速ドライブスイッチ16のゲートに供給される。次に、図3に示す高速ドライブスイッチ制御回路の動作について、図4の波形タイミングチャートを参照して説明する。図4において、aはNOR回路37に入力されるインバータ36の出力信号VDRV_Nを示し、bはインバータ36への入力信号VDRVを示し、cはハイサイドドライブ回路15のpMOS1及びnMOS1のゲートに与えられると共にNOR回路37に入力されるドライブ段ゲート信号を示し、dはインバータ38の出力信号高速ドライブスイッチ制御回路18から高速ドライブスイッチ16のゲートに与えられる高速ドライブスイッチ制御信号を示し、eはハイサイドスイッチング素子11のゲート電圧GHを示す。ハイサイドスイッチング素子11のゲート電圧GHがローで、図3の回路におけるpMOS2がオン、nMOS2及びnMOS3がオフのとき、信号VDRVはハイであり、したがって信号VDRV_Nはローである。信号VDRV_NはNOR回路37への一方の入力信号であり、そのVDRV_Nがローの状態で、ドライブ段ゲート信号がハイからローに切り替わると、NOR回路37への2入力が共にローとなり、NOR回路37はインバータ38にハイを出力する。したがって、インバータ38の出力信号制御信号は図4dに示すようにハイからローに切り替わる。これにより、図1を参照して前述したようにpMOS1及び高速ドライブスイッチ16の両方ともがオンになり、これらpMOS1及び高速ドライブスイッチ16を介して電源ライン27からハイサイドスイッチング素子11のゲートに正電荷が注入され、ハイサイドスイッチング素子11のゲート電圧GHは急峻に立ち上がる。その後、ゲート電圧GHがオン検出閾値VHに達するとまたは越えると、図3の回路におけるpMOS2がオフに、nMOS2、nMOS3及びnMOS4がオンになり、信号VDRVはハイからローに切り替わる。したがって、信号VDRV_Nがローからハイに切り替わり、NOR回路37への2入力がローとハイになり、NOR回路37はインバータ38にローを出力する。よって、インバータ38の出力信号制御信号は図4dに示すようにローからハイに切り替わる。これにより、高速ドライブスイッチ16がオフし、pMOS1のみを介してハイサイドスイッチング素子11のゲートに正電荷が注入される。ドライブ段ゲート信号がローからハイに切り替わると、図1のハイサイドドライブ回路15におけるpMOS1がオフに、nMOS1がオンになり、nMOS1を介してハイサイドスイッチング素子11のゲートから正電荷が引き抜かれ、ハイサイドスイッチング素子11のゲート電圧GHが下がり始める。そして、ゲート電圧GHがオフ検出閾値VLに達すると、図3の回路におけるnMOS2、nMOS3及びnMOS4がオフに、pMOS2がオンになり、信号VDRVはローからハイに切り替わる。したがって、信号VDRV_Nがハイからローに切り替わる。NOR回路37への2入力はローとハイになり、NOR回路37はインバータ38にローを出力する。よって、インバータ38の出力信号制御信号はハイのままであり、高速ドライブスイッチ16はオフのままである。図3の回路では、nMOS2、nMOS3、nMOS4のサイズ比を調整することで回路にヒステリスを持たせ、ゲート電圧GHのオン検出閾値VHとオフ検出閾値VLを設定している。次に、図5は、高速ドライブスイッチ制御回路18の第2の具体例を示す回路図である。電源ライン27とライン28との間に、pMOS2とnMOS2が直列に接続されている。pMOS2及びnMOS2のゲートにはハイサイドスイッチング素子11のゲート電圧GHが入力する。pMOS2とnMOS2は、ハイサイドスイッチング素子11のゲート電圧GHのオフ検出閾値VLの検出部として機能する。さらに、電源ライン27とライン28との間に、pMOS5とnMOS5が直列に接続されている。pMOS5及びnMOS5のゲートにはハイサイドスイッチング素子11のゲート電圧GHが入力する。pMOS5とnMOS5は、ハイサイドスイッチング素子11のゲート電圧GHのオン検出閾値VHの検出部として機能する。図5の回路では、VH検出部のpMOS5とnMOS5のサイズ比、VL検出部のpMOS2とnMOS2のサイズ比を調整することで回路にヒステリスを持たせ、ゲート電圧GHのオン検出閾値VHとオフ検出閾値VLを設定している。pMOS2及びnMOS2のドレインはインバータ41の入力端子に接続されている。インバータ41の出力端子はNAND回路42の一方の入力端子に接続されている。pMOS5及びnMOS5のドレインはNAND回路43の一方の入力端子に接続されている。NAND回路43の他方の入力端子はNAND回路42の出力端子と接続されている。NAND回路43の出力端子はNAND回路42の他方の入力端子に接続されている。NAND回路42の出力端子はインバータ36の入力端子に接続されている。インバータ36の後段にはNOR回路37が設けられ、そのNOR回路37には、インバータ36の出力と、ドライブ段ゲート信号が入力する。NOR回路37の出力端子はインバータ38の入力端子に接続され、インバータ38の出力信号が、高速ドライブスイッチ制御信号として高速ドライブスイッチ16のゲートに供給される。次に、図5に示す高速ドライブスイッチ制御回路の動作について、図6の波形タイミングチャートを参照して説明する。図6において、aはNOR回路37に入力されるインバータ36の出力信号VDRV_Nを示し、bはインバータ41の出力信号VL_A_Nを示し、cはVH検出部の出力信号VH_Aを示し、dはドライブ段ゲート信号を示し、eはインバータ38の出力信号高速ドライブスイッチ制御回路18から高速ドライブスイッチ16のゲートに与えられる高速ドライブスイッチ制御信号を示し、fはハイサイドスイッチング素子11のゲート電圧GHを示す。ハイサイドスイッチング素子11のゲート電圧GHがローで、図5の回路におけるpMOS2及びpMOS5がオン、nMOS2及びnMOS5がオフのとき、信号VDRV_Nはローである。NOR回路37への一方の入力信号であるVDRV_Nがローの状態で、ドライブ段ゲート信号がハイからローに切り替わると、NOR回路37への2入力が共にローとなり、NOR回路37はインバータ38にハイを出力する。したがって、インバータ38の出力信号制御信号は図6eに示すようにハイからローに切り替わる。これにより、図1を参照して前述したようにpMOS1及び高速ドライブスイッチ16の両方ともがオンになり、これらpMOS1及び高速ドライブスイッチ16を介して電源ライン27からハイサイドスイッチング素子11のゲートに正電荷が注入され、ハイサイドスイッチング素子11のゲート電圧GHは急峻に立ち上がる。その後、ゲート電圧GHがオフ検出閾値VLを越えると、VL検出部におけるpMOS2がオフに、nMOS2がオンになり、VL_A_Nはローからハイに切り替わる。さらに、ゲート電圧GHがオン検出閾値VHを越えると、VH検出部におけるpMOS5がオフに、nMOS5がオンになり、VH_Aはハイからローに切り替わる。これにより、VDRV_Nがローからハイに切り替わり、NOR回路37への2入力がローとハイになり、NOR回路37はインバータ38にローを出力する。よって、インバータ38の出力信号制御信号は図6eに示すようにローからハイに切り替わる。これにより、高速ドライブスイッチ16がオフし、図1に示すpMOS1のみをを介してハイサイドスイッチング素子11のゲートに正電荷が注入される。ドライブ段ゲート信号がローからハイに切り替わると、図1のハイサイドドライブ回路15におけるpMOS1がオフに、nMOS1がオンになり、nMOS1を介してハイサイドスイッチング素子11のゲートから正電荷が引き抜かれ、ハイサイドスイッチング素子11のゲート電圧GHが下がり始める。そして、ゲート電圧GHがオン検出閾値VHより低下すると、VH検出部におけるpMOS5がオンに、nMOS5がオフになり、VH_Aはローからハイに切り替わる。さらに、ゲート電圧GHがオフ検出閾値VLより低下すると、VL検出部におけるpMOS2がオンに、nMOS2がオフになり、VL_A_Nはハイからローに切り替わる。これにより、信号VDRV_Nがハイからローに切り替わる。NOR回路37への2入力はローとハイになり、NOR回路37はインバータ38にローを出力する。よって、インバータ38の出力信号制御信号はハイのままであり、高速ドライブスイッチ16はオフのままである。次に、図7は、高速ドライブスイッチ制御回路18の第3の具体例を示す回路図である。電源ライン27とライン28との間に、抵抗R1と抵抗R2が直列に接続されている。抵抗R1と抵抗R2との接続ラインは差動アンプ51の非反転入力端子に接続されている。差動アンプ51の反転入力端子にはハイサイドスイッチング素子11のゲート電圧GHが入力される。差動アンプ51の出力端子はインバータ36の入力端子に接続されている。また、差動アンプ51の出力端子と、抵抗R1と抵抗R2との接続ラインとの間は抵抗Rfを介して接続されている。インバータ36の後段にはNOR回路37が設けられ、そのNOR回路37には、インバータ36の出力と、ドライブ段ゲート信号が入力する。NOR回路37の出力端子はインバータ38の入力端子に接続され、インバータ38の出力信号が、高速ドライブスイッチ制御信号として高速ドライブスイッチ16のゲートに供給される。次に、図7に示す高速ドライブスイッチ制御回路の動作について、図8の波形タイミングチャートを参照して説明する。図8において、aはNOR回路37に入力されるインバータ36の出力信号VDRV_Nを示し、bは差動アンプ51の非反転入力端子に入力される基準電圧を示し、cはドライブ段ゲート信号を示し、dはインバータ38の出力信号高速ドライブスイッチ制御回路18から高速ドライブスイッチ16のゲートに与えられる高速ドライブスイッチ制御信号を示し、eはハイサイドスイッチング素子11のゲート電圧GHを示す。ここで、基準電圧におけるハイレベルであるVHオン検出閾値は、電源ライン27に与えられる電源電圧を抵抗R1と抵抗R2で分圧した電圧であり、基準電圧におけるローレベルであるVLオフ検出閾値は、電源ライン27に与えられる電源電圧を抵抗R1と、抵抗Rf/抵抗R2で分圧した電圧である。ハイサイドスイッチング素子11のゲート電圧GHがローのとき、基準電圧はハイ、差動アンプ51の出力はハイになり、信号VDRV_Nはローである。NOR回路37への一方の入力信号であるVDRV_Nがローの状態で、ドライブ段ゲート信号がハイからローに切り替わると、NOR回路37への2入力が共にローとなり、NOR回路37はインバータ38にハイを出力する。したがって、インバータ38の出力信号制御信号は図8dに示すようにハイからローに切り替わる。これにより、図1を参照して前述したようにpMOS1及び高速ドライブスイッチ16の両方ともがオンになり、これらpMOS1及び高速ドライブスイッチ16を介して電源ライン27からハイサイドスイッチング素子11のゲートに正電荷が注入され、ハイサイドスイッチング素子11のゲート電圧GHは急峻に立ち上がる。その後、ゲート電圧GHがオン検出閾値VHを越えると、基準電圧はハイからローに、差動アンプ51の出力はハイからローに切り替わる。これにより、VDRV_Nがローからハイに切り替わり、NOR回路37への2入力がローとハイになり、NOR回路37はインバータ38にローを出力する。よって、インバータ38の出力信号制御信号は図8dに示すようにローからハイに切り替わる。これにより、高速ドライブスイッチ16がオフし、図1に示すpMOS1のみを介してハイサイドスイッチング素子11のゲートに正電荷が注入される。ドライブ段ゲート信号がローからハイに切り替わると、図1のハイサイドドライブ回路15におけるpMOS1がオフに、nMOS1がオンになり、nMOS1を介してハイサイドスイッチング素子11のゲートから正電荷が引き抜かれ、ハイサイドスイッチング素子11のゲート電圧GHが下がり始める。そして、ゲート電圧GHがオフ検出閾値VLより低下すると、基準電圧はローからハイに、差動アンプ51の出力はローからハイに切り替わる。これにより、信号VDRV_Nがハイからローに切り替わる。NOR回路37への2入力はローとハイになり、NOR回路37はインバータ38にローを出力する。よって、インバータ38の出力信号制御信号はハイのままであり、高速ドライブスイッチ16はオフのままである。[第2の実施形態]次に、図9は、本発明の第2の実施形態に係るDC-DCコンバータの構成を例示する回路図である。なお、前述した実施形態と実質同じ要素には同じ符号を付し、その説明を省略することもある。本実施形態では、可変電圧源60を用いて、高速ドライブスイッチ制御回路18に設定される前述したゲート電圧GHのオン検出閾値を外部から調整できるようにしている。ハイサイドスイッチング素子11のサイズや特性に応じてオン検出閾値を調整することで、スイッチング損失やノイズレベルを考慮した精度のよいオン検出閾値の設定が可能になる。[第3の実施形態]次に、図10は、本発明の第3の実施形態に係るDC-DCコンバータの構成を例示する回路図である。なお、前述した実施形態と実質同じ要素には同じ符号を付し、その説明を省略することもある。本実施形態は、インダクタ13に流れる出力電流ILを検出抵抗Rsで検出し、ハイサイドスイッチング素子11のゲート電圧GHのオン検出閾値を調整する回路を、上記第1の実施形態の回路に追加したものである。インダクタ13に直列に検出抵抗Rsが接続され、その検出抵抗Rsにおけるインダクタ13に接続された一端は差動アンプ65の非反転入力端子に接続され、検出抵抗Rsの他端は抵抗Rsenを介して差動アンプ65の反転入力端子に接続されている。差動アンプ65の出力は、サンプルホールド回路66にてサンプルホールドされ、高速ドライブスイッチ回路18に供給される。出力電流ILは検出抵抗Rsの両端電圧として検出され、検出された出力電流ILに基づきゲート電圧GHのオン検出閾値が調整される。インダクタ13に直列に検出抵抗Rsを挿入することで、出力電流ILを高精度に検出することができる。図11に示すように、出力電流ILが大きくなるとオン検出閾値は大きくなり、出力電流ILが小さくなるとオン検出閾値は小さくなる。図11において、縦軸はゲート電圧VGを、横軸はゲートに蓄積された電荷Qgを示す。したがって、本実施形態の回路では、検出された出力電流ILが大きくなるとオン検出閾値を高く設定し、逆に出力電流ILが小さくなるとオン検出閾値を低く設定する。具体的には、検出された出力電流ILに応じて、図3、5に示す高速ドライブスイッチ制御回路ではMOSFETのサイズ比を、図7に示す高速ドライブスイッチ制御回路では抵抗R1、R2、Rfの抵抗値を変更することで、オン検出閾値を設定する。これにより、さらなる効率改善を図ることができる。[第4の実施形態]次に、図12は、本発明の第4の実施形態に係るDC-DCコンバータの構成を例示する回路図である。なお、前述した実施形態と実質同じ要素には同じ符号を付し、その説明を省略することもある。本実施形態は、インダクタ13に流れる出力電流ILをハイサイドスイッチング素子11のオン抵抗RDSONの両端電圧として検出し、上記第3の実施形態と同様、検出した出力電流ILに応じてオン検出閾値を調整する回路を有するものである。本実施形態の回路は、出力電圧LX基準の信号のままオン検出閾値を制御することができ、回路構成が簡単になる。[第5の実施形態]次に、図13は、本発明の第5の実施形態に係るDC-DCコンバータの構成を例示する回路図である。なお、前述した実施形態と実質同じ要素には同じ符号を付し、その説明を省略することもある。本実施形態は、ローサイドにも高速ドライブスイッチ71及びこれを制御する高速ドライブスイッチ制御回路72を設けている。ローサイドドライブ回路73は、pMOS6とnMOS6を含み、これらのドレインがローサイドスイッチング素子12のゲートに接続されている。そして、ローサイドドライブ回路73に電源電圧VLを与える電源ライン76と、ローサイドスイッチング素子12のゲートとの間に、pMOS6と高速ドライブスイッチ71が並列に接続されている。高速ドライブスイッチ制御回路72は、ライン75を介してローサイドスイッチング素子12のゲート電圧GLをモニタしている。ローサイドの高速スイッチング素子71も、図2を参照して前述したハイサイドの高速スイッチング素子16と同様に動作される。すなわち、ローサイドにおいても、ローサイドスイッチング素子12のゲート電圧GL立ち上がり時にはpMOS6と高速ドライブスイッチ71の両方をオンさせてゲートドライブ回路の電流能力を増加させ急速に立ち上がらせつつ、出力電圧LXの立ち上がり終了と共に高速ドライブスイッチ71をオフにしてゲートドライブ回路の電流能力を減少させノイズを抑制する。出力電圧LXのノイズは、ハイサイドスイッチング素子11のゲート電圧GHの立ち上がり信号と、ローサイドスイッチング素子12のゲート電圧GLの立ち上がり信号で決まるため、ハイサイドとローサイドにそれぞれ高速ドライブスイッチ16、71を付加し、前述したような制御をすることにより、出力電圧LXのノイズをより抑制することができる。[第6の実施形態]次に、図14は、本発明の第6の実施形態に係るDC-DCコンバータの構成を例示する回路図である。なお、前述した実施形態と実質同じ要素には同じ符号を付し、その説明を省略することもある。ハイサイドスイッチング素子11のゲートとライン28との間に、ハイサイドドライブ回路15のnMOS1と高速ドライブスイッチ82が並列に接続されている。また、高速ドライブスイッチ82を制御する高速ドライブスイッチ制御回路81が設けられ、その高速ドライブスイッチ制御回路81は、ライン85を介してハイサイドスイッチング素子11のゲート電圧GHをモニタしている。ローサイドスイッチング素子12のゲートとグランドとの間に、ローサイドドライブ回路73のnMOS6と高速ドライブスイッチ92が並列に接続されている。また、高速ドライブスイッチ92を制御する高速ドライブスイッチ制御回路91が設けられ、その高速ドライブスイッチ制御回路91は、ライン86を介してローサイドスイッチング素子12のゲート電圧GLをモニタしている。この実施形態で付加された高速ドライブスイッチ82、92は、前述した高速ドライブスイッチ16、71と同様に制御される。すなわち、ハイサイドスイッチング素子11のゲート電圧GH立ち下がり時にはnMOS1と高速ドライブスイッチ82の両方をオンさせてゲートドライブ回路の電流能力を増加させ急速に立ち下がらせつつ、出力電圧LXの立ち下がり終了と共に高速ドライブスイッチ82をオフにしてゲートドライブ回路の電荷引き抜き能力を減少させノイズを抑制する。同様に、ローサイドスイッチング素子12のゲート電圧GL立ち下がり時にはnMOS6と高速ドライブスイッチ92の両方をオンさせてゲートドライブ回路の電流能力を増加させ急速に立ち下がらせつつ、出力電圧LXの立ち下がり終了と共に高速ドライブスイッチ92をオフにしてゲートドライブ回路の電荷引き抜き能力を減少させノイズを抑制する。すなわち、本実施形態によれば、ハイサイドスイッチング素子11及びローサイドスイッチング素子12の双方について、立ち上がり時間及び立ち下がり時間を短縮し、且つスイッチング損失を低減することが可能になる。なお、第5、第6の実施形態では、第3の実施形態で示した出力電流検出によるオン検出閾値調整回路を付加しているが、これは第4の実施形態のそれと置き換えてもかまわない。前述したDC-DCコンバータは、ハイサイドスイッチング素子を構成する半導体チップと、ローサイドスイッチング素子を構成する半導体チップと、これらスイッチング素子を制御する制御回路が形成された半導体チップとの3チップ構成である。しかし、これに限らず、ハイサイドスイッチング素子、ローサイドスイッチング素子および制御回路を1チップにした構成や、ハイサイドスイッチング素子とローサイドスイッチング素子のいずれか一方と制御回路とを1チップにした構成を採用してもかまわない。また、本発明は降圧型コンバータに限らず昇圧型コンバータにも適用可能である。