複数の変調されていない光信号のソースsourceと、前記複数の変調されていない光信号と複数の電気信号とを受信し、前記複数の変調されていない光信号を変調するために、前記複数の電気信号を使って複数の変調光信号のそれぞれを生成するための変調ユニットと、複数の遅延変調光信号のそれぞれを生成するために、それぞれの遅延量ほど前記複数の変調光信号のそれぞれを遅延させ、シリアライズされた変調光信号を生成するために、前記複数の遅延変調光信号を結合するカップリングユニットcouplingunitと、を含むことを特徴とする光シリアライザ。前記カップリングユニットは、前記複数の遅延変調光信号のそれぞれを生成するために、前記それぞれの遅延量ほど前記複数の変調光信号のそれぞれを遅延させるための遅延ユニットと、前記シリアライズされた変調光信号を生成するために、前記複数の遅延変調光信号を結合するための光結合器と、を含むことを特徴とする請求項1に記載の光シリアライザ。シリアライズされた変調光信号を複数の変調分配光信号のそれぞれに分配するための光分配器と、前記複数の変調分配光信号を復調し、複数の復調分配光信号のそれぞれを生成するための復調ユニットと、前記シリアライズされた変調光信号を複数の並列復調分配光信号に変換するために、それぞれの遅延量ほど前記複数の復調分配光信号のそれぞれを遅延させるための遅延ユニットと、を含むことを特徴とする光デシリアライザ。前記光デシリアライザは、前記複数の並列復調分配光信号のそれぞれを複数の並列電気信号のそれぞれに変換するための光-電変換ユニットをさらに含むことを特徴とする請求項3に記載の光デシリアライザ。シリアライズされた変調光信号を複数の変調分配光信号のそれぞれに分配するための光分配器と、前記複数の変調分配光信号を復調して、複数の復調分配光信号のそれぞれを生成するための復調ユニットと、を含み、複数の制御信号のそれぞれは、複数の遅延制御信号のそれぞれを生成するために、それぞれの遅延量ほど遅延され、前記複数の遅延制御信号のそれぞれは、前記複数の復調分配光信号を経時的に整列させるために、複数の復調器のそれぞれに供給されることを特徴とする光デシリアライザ。前記光デシリアライザは、前記複数の遅延制御信号を生成するための遅延ユニットをさらに含むことを特徴とする請求項5に記載の光デシリアライザ。前記複数の遅延制御信号は、複数のクロック信号であることを特徴とする請求項6に記載の光デシリアライザ。前記遅延ユニットは、前記複数の復調分配光信号を経時的に整列することを特徴とする請求項6に記載の光デシリアライザ。前記光デシリアライザは、経時的に整列された前記複数の変調分配光信号のそれぞれを複数の並列電気信号のそれぞれに変換するための光-電変換ユニットをさらに含むことを特徴とする請求項5に記載の光デシリアライザ。第1送受信器回路と、第2送受信器回路と、前記第1送受信器回路と前記第2送受信器回路との間に接続された光通信チャンネルと、を含み、前記第1送受信器回路と前記第2送受信器回路のそれぞれは、複数の並列電気信号とシリアライズされた光信号との間を変換するためのシリアライザ/デシリアライザユニットを含み、前記シリアライザ/デシリアライザユニットは、入力光信号を分配して得られた複数の分配光信号のそれぞれに複数の遅延のそれぞれを適用することを特徴とするデータ処理システム。前記入力光信号は、前記シリアライズされた光信号を前記並列電気信号にデシリアライズするための光信号であることを特徴とする請求項10に記載のデータ処理システム。前記入力光信号は、変調されていない光信号であり、前記変調されていない光信号は、前記複数の並列電気信号によって、前記複数の並列電気信号を前記シリアライズされた光信号にシリアライズするために分配されて変調されることを特徴とする請求項10に記載のデータ処理システム。前記シリアライザ/デシリアライザユニットは、前記複数の遅延を適用するための複数の遅延回路を含むことを特徴とする請求項10に記載のデータ処理システム。前記第1送受信器回路と前記第2送受信器回路のうちの少なくとも一つは、半導体メモリ回路に接続されることを特徴とする請求項10に記載のデータ処理システム。前記第1送受信器回路と前記第2送受信器回路のうちの少なくとも一つは、プロセッサ回路に接続されることを特徴とする請求項10に記載のデータ処理システム。複数の変調されていない光信号を受信する段階と、複数の並列電気信号のそれぞれを用いて、前記複数の変調されていない光信号を複数の並列変調光信号に変調する段階と、複数の遅延変調光信号のそれぞれを生成するために、複数の遅延のそれぞれを前記複数の並列変調光信号のそれぞれに適用する段階と、前記複数の遅延変調光信号を一つのシリアライズされた変調光信号に結合する段階と、を含むことを特徴とする複数の並列電気信号をシリアライジングする方法。シリアライズされた変調光信号を複数の並列信号に変換する方法において、前記シリアライズされた変調光信号を複数の変調分配光信号に分配する段階と、前記複数の変調分配光信号を複数の復調分配光信号に復調する段階と、前記複数の復調分配光信号を経時的に整列させるために、複数の遅延のそれぞれを前記複数の変調分配光信号のそれぞれに適用する段階と、を含むことを特徴とするシリアライズされた変調光信号を複数の並列信号に変換する方法。前記方法は、前記複数の変調分配光信号を複数の並列電気信号に変換する段階をさらに含むことを特徴とする請求項17に記載のシリアライズされた変調光信号を複数の並列信号に変換する方法。シリアライズされた変調光信号を複数の並列信号に変換する方法において、前記シリアライズされた変調光信号を複数の変調分配光信号に分配する段階と、前記複数の変調分配光信号を複数の復調分配光信号に復調する段階と、前記複数の復調分配光信号を経時的に整列させるために、前記複数の変調分配光信号を復調するために使われた複数の制御信号のそれぞれに複数の遅延のそれぞれを適用する段階と、を含むことを特徴とするシリアライズされた変調光信号を複数の並列信号に変換する方法。前記方法は、前記複数の復調分配光信号を複数の並列電気信号に変換する段階をさらに含むことを特徴とする請求項19に記載のシリアライズされた変調光信号を複数の並列信号に変換する方法。本発明が解決しようとする技術的な課題は、複数の電気信号をシリアライズされた光信号に変換させるシリアライザを提供するところにある。本発明が解決しようとする他の技術的課題は、直列serial光信号を複数の電気信号に変換させるデシリアライザを提供するところにある。本発明が解決しようとするまた他の技術的課題は、複数の電気信号をシリアライズされた光信号に変換させ、直列光信号を複数の電気信号に変換させるシリアライザ/デシリアライザSERDESを提供するところにある。本発明が解決しようとするさらに他の技術的課題は、集積されたintegrated光シリアライザ/デシリアライザSERDESを含むメモリ装置のような集積半導体装置を提供するところにある。本発明が解決しようとするさらに他の技術的課題は、集積された光シリアライザ/デシリアライザSERDESを含む光インターコネクタシステムopticalinterconnectorsystemを有するメモリモジュールのようなモジュールを提供するところにある。本発明が解決しようとするさらに他の技術的課題は、メモリシステムのための光インターコネクタシステムを提供するところにある。前記メモリ装置は、集積された光学的シリアライザ/デシリアライザSERDESを含む。本発明が解決しようとするさらに他の技術的課題は、光シリアライザ/デシリアライザ方法とその装置とを提供するところにある。前記装置は、メモリ装置、メモリモジュール、メモリシステムとインターコネクションシステムであり得る。本発明の実施形態による光シリアライザは、複数の変調されていない光信号のソースと、前記複数の変調されていない光信号と複数の電気信号とを受信し、前記複数の変調されていない光信号を変調するために、前記複数の電気信号を使って複数の変調光信号のそれぞれを生成するための変調ユニットと、複数の遅延変調光信号のそれぞれを生成するために、それぞれの遅延量ほど前記複数の変調光信号のそれぞれを遅延させ、シリアライズされた変調光信号を生成するために、前記複数の遅延変調光信号を結合するカップリングユニットと、を含む。前記カップリングユニットは、前記複数の遅延変調光信号のそれぞれを生成するために、前記それぞれの遅延量ほど前記複数の変調光信号のそれぞれを遅延させるための遅延ユニットと、前記シリアライズされた変調光信号を生成するために、前記複数の遅延変調光信号を結合するための光結合器と、を含む。本発明の一実施形態による光デシリアライザは、シリアライズされた変調光信号を複数の変調分配光信号のそれぞれに分配するための光分配器と、前記複数の変調分配光信号を復調し、複数の復調分配光信号のそれぞれを生成するための復調ユニットと、前記シリアライズされた変調光信号を複数の並列復調分配光信号に変換するために、それぞれの遅延量ほど前記複数の復調分配光信号のそれぞれを遅延させるための遅延ユニットと、を含む。前記光デシリアライザは、前記複数の並列復調分配光信号のそれぞれを複数の並列電気信号のそれぞれに変換するための光-電変換ユニットをさらに含む。本発明の他の実施形態による光デシリアライザは、シリアライズされた変調光信号を複数の変調分配光信号のそれぞれに分配するための光分配器と、前記複数の変調分配光信号を復調して、複数の復調分配光信号のそれぞれを生成するための復調ユニットと、を含み、複数の制御信号のそれぞれは、複数の遅延制御信号のそれぞれを生成するために、それぞれの遅延量ほど遅延され、前記複数の遅延制御信号のそれぞれは、前記複数の復調分配光信号を経時的に整列させるために、複数の復調器のそれぞれに供給される。前記光デシリアライザは、前記複数の遅延制御信号を生成するための遅延ユニットをさらに含む。前記複数の遅延制御信号は、複数のクロック信号である。前記遅延ユニットは、前記複数の復調分配光信号を経時的に整列する。前記光デシリアライザは、経時的に整列された前記複数の変調分配光信号のそれぞれを複数の並列電気信号のそれぞれに変換するための光-電変換ユニットをさらに含む。本発明の実施形態によるデータ処理システムは、第1送受信器transceiver回路と、第2送受信器回路と、前記第1送受信器回路と前記第2送受信器回路との間に接続された光通信チャンネルと、を含み、前記第1送受信器回路と前記第2送受信器回路のそれぞれは、複数の並列電気信号とシリアライズされた光信号との間を変換するためのシリアライザ/デシリアライザユニットを含み、前記シリアライザ/デシリアライザユニットは、入力光信号を分配して得られた複数の分配光信号のそれぞれに複数の遅延のそれぞれを適用する。前記入力光信号は、前記シリアライズされた光信号を前記並列電気信号にデシリアライズするための光信号である。前記入力光信号は、変調されていない光信号であり、前記変調されていない光信号は、前記複数の並列電気信号によって、前記複数の並列電気信号を前記シリアライズされた光信号にシリアライズするために分配されて変調される。前記シリアライザ/デシリアライザユニットは、前記複数の遅延を適用するための複数の遅延回路を含む。前記第1送受信器回路と前記第2送受信器回路のうちの少なくとも一つは、半導体メモリ回路に接続される。前記第1送受信器回路と前記第2送受信器回路のうちの少なくとも一つは、プロセッサ回路に接続される。本発明の実施形態による複数の並列電気信号をシリアライジングserializingする方法は、複数の変調されていない光信号を受信する段階と、複数の並列電気信号のそれぞれを用いて、前記複数の変調されていない光信号を複数の並列変調光信号に変調する段階と、複数の遅延変調光信号のそれぞれを生成するために、複数の遅延のそれぞれを前記複数の並列変調光信号のそれぞれに適用する段階と、前記複数の遅延変調光信号を一つのシリアライズされた変調光信号に結合する段階と、を含む。本発明の一実施形態によるシリアライズされた変調光信号を複数の並列信号に変換する方法は、前記シリアライズされた変調光信号を複数の変調分配光信号に分配する段階と、前記複数の変調分配光信号を複数の復調分配光信号に復調する段階と、前記複数の復調分配光信号を経時的に整列させるために、複数の遅延のそれぞれを前記複数の変調分配光信号のそれぞれに適用する段階と、を含む。前記方法は、前記複数の変調分配光信号を複数の並列電気信号に変換する段階をさらに含む。本発明の他の実施形態によるシリアライズされた変調光信号を複数の並列信号に変換する方法は、前記シリアライズされた変調光信号を複数の変調分配光信号に分配する段階と、前記複数の変調分配光信号を複数の復調分配光信号に復調する段階と、前記複数の復調分配光信号を経時的に整列させるために、前記複数の変調分配光信号を復調するために使われた複数の制御信号のそれぞれに複数の遅延のそれぞれを適用する段階と、を含む。前記方法は、前記複数の復調分配光信号を複数の並列電気信号に変換する段階をさらに含む。本発明の実施形態による光変換器とそれを利用した光変換方法は、光を用いて並列電気信号をシリアライズし、該シリアライズされた変調された光信号を出力することができるので、データの伝送速度を増加させることができる。また、本発明の実施形態による光変換器とそれを利用した光変換方法は、前記シリアライズされた変調された光信号を電光変換なしでも並列光信号にデシリアライズすることができる。また、本発明の実施形態による光変換器とそれを利用した光変換方法は、デシリアライズされた並列光信号を低速/低価の光電変換モジュールまたは電光変換モジュールを利用することができるので、低コスト/低電力で具現することができる。本発明の実施形態による光変換器を含むデータ処理システムは、高速でデータを処理することができる。シリアライザ/デシリアライザserializer/deserializer:以下、SERDESは、並列データを直列データに変換するか、または直列データを並列データに変換する集積回路ICまたはチップトランシーバーchiptransceiverである。送信器セクションtransmittersectionは、直列並列変換器であり、受信器セクションreceiversectionは、並列直列変換器である。複数のSERDESインターフェース回路は、一般的に一つのパッケージpackageに収容される。複数のSERDES回路は、複数のデータパスpaths、すなわち、複数の接続ピンまたは電線の要求を減少させるために、シリアルストリームserialstreamsが伝送される二つのポイントpointsまたは二つの通信システムの間で並列データの伝送を可能にする。大部分のSERDES回路は、同時に両方向にデータ変換とデータ伝送とが行われるフルデュープレックスfull-duplex動作が可能である。SERDES回路は、ギガビットイーサネット登録商標システムGigabitEthernet登録商標systems、無線ネットワークルーターwirelessnetworkrouters、光繊維通信システム、及び保存アプリケーションstorageapplicationsに使われる。仕様specificationと速度speedsは、ユーザuserの要求とアプリケーションとに依存して可変される。一部のSERDES装置は、10Gbpsを超過する速度で動作することができる。以下、添付した図面を参照して、本発明を詳しく説明する。図1は、並列信号通信フォーマットparallelsignalcommunicationformatと直列信号通信フォーマットserialsignalcommunicationformatとを変換するための電気的シリアライザ/デシリアライザSERDESを使う処理システムprocessingsystem100の概略的な機能ブロック図である。本明細書に使われた信号は、複数の信号を意味する。図1を参照すると、システム100は、光通信バス116、117を通じて複数のメモリモジュール118、120、及び122と通信することができる処理回路processingcircuit102を含む。処理回路102は、メモリコントローラmemorycontroller、中央処理装置CPU、または他の制御または、処理回路のようなメモリ回路と通信することができる或る種類の回路であり得る。それぞれのメモリ装置104、106、及び108は、それぞれのメモリモジュール118、120、及び122にマウントmountされる。それぞれのメモリモジュール118、120、及び122は、DIMMdualinlinememorymoduleであり、複数のメモリ装置104、106、及び108を含みうる。一つまたはそれ以上のそれぞれのメモリ装置は、DRAMメモリ装置であり、それぞれのメモリモジュール118、120、及び122は、DRAMDIMMであり得る。処理回路102は、光通信バス116、及び117に/から複数の光信号を送信/受信するための光送受信器opticaltransceiver110を含む。光送受信器110は、光通信バス116に光信号を伝送するための光送信器TX112と光通信バス117から光信号を受信するための光受信器RX114とを含む。それぞれのメモリモジュール118、120、及び122は、それぞれの光送受信器124、126、及び128を通じて光通信バス116、及び117に接続される。それぞれの光送受信器124、126、及び128は、それぞれの送信器セクション132、136、及び140とそれぞれの受信器セクション130、134、及び138とを含む。それぞれの送信器セクション132、136、及び140は、それぞれの光結合器148、150、及び152を通じて光通信バス117に光信号を伝送し、それぞれの受信器セクション130、134、及び138は、それぞれの光結合器142、144、及び146を通じて光通信バス116から光信号を受信する。処理システム100で電気的SERDESが行われる。すなわち、並列電気信号は、直列電気信号に変換され、直列電気信号は並列電気信号に変換される。電気的ドメインelectricaldomainと光ドメインopticaldomainとの間の変換は、光電O/E変換動作と電光E/O変換動作とから独立して行われる。処理システム100の動作中に、それぞれのメモリ装置104、106、及び108とそれぞれのメモリモジュール118、120、及び122は、電気的信号を処理する。同じ方法で、処理回路102の内部の電気回路は、電気的信号を処理する。それぞれのメモリ装置104、106、及び108とそれぞれのメモリモジュール118、120、122とから出力されたそれぞれの電気的信号は、それぞれの送信器132、136、及び140によって受信される。電気的信号を光信号に変換することができるそれぞれの送信器132、136、及び140は、それぞれの光結合器148、150、及び152を通じて光通信バス117に変換された信号を伝送する。処理回路102の光送受信器110の光受信器114は、光通信バス117から光信号を受信し、該受信された信号を一つまたはそれ以上の電気的信号に変換し、処理のために変換された電気的信号を処理回路102の内部の他の電気回路に伝送する。処理回路102の光送受信器110の光送信器112は、処理回路102の内部の他の電気回路から電気的信号を受信し、該受信された電気的信号を光信号に変換し、該変換された光信号を光通信バス116に伝送する。図1の処理システム100は、それぞれが、N個の光送受信器124、126、及び128に接続されたN個のメモリモジュール118、120、及び122を含みうる。それぞれのメモリモジュール118、120、及び122は、M個のメモリ装置104、106、及び108を含みうる。それぞれの光送受信器124、126、及び128のそれぞれの受信器セクション130、134、及び138は、それぞれの光結合器142、144、及び146を通じて総光信号の1/Nを光通信バス116から受信し、該受信された光信号の1/N部分を一つまたはそれ以上の電気的信号に変換し、処理のために変換された電気的信号をそれぞれのメモリモジュール118、120、及び122に伝送する。すなわち、図1に示された従来の光インターコネクションシステムは、電気的SERDESに依存する。すなわち、図1の処理システム100内で、電気的信号は、シリアライズされてデシリアライズされる。しかし、本発明の概念によれば、光SERDESが使われる。すなわち、光信号が、シリアライズされてデシリアライズされる。図2は、本発明の実施形態による並列信号通信フォーマットと直列信号通信フォーマットとを変換させるための光シリアライザ/デシリアライザSERDESを使う処理システム200の概略的な機能ブロック図である。図2を参照すると、処理システム200の例は、複数のDRAMメモリ回路に/からデータを処理するDRAMインターフェースI/Fシステムである。このような例は、説明の目的として使われるものであり、本発明の概念は、他種のシステムに応用することができる。図2を参照すると、処理システム200は、光バス207を通じて複数のメモリモジュール230に接続されたCPU210を含む。光バス207は、一つまたはそれ以上の光導波路として具現可能な3つの光ライン201-1、201-2、及び201-3を含むと図示される。各ライン201-1、201-2、201-3は、各光結合器211-1、211-2、211-3を通じてメモリモジュール230とCPU210との間に接続される。図2に示されたDRAMインターフェースI/Fのような特別な例で、ラインline201-1は、読み出しデータラインRDATAであり、ライン201-2は、書き込みデータラインWDATEであり、ライン201-3は、アドレスaddress/制御controlADD/CTRLラインである。各ラインで、光バス207に伝送される情報は、シリアライズされたフォーマットserializedformatであり、光学的に伝送される。それぞれのメモリモジュール230は、光SERDES回路229、光電/電光変換O/E回路231、及び電気的バッファ回路233を含むインターフェースinterface回路を含む。それぞれのDRAM回路235は、DRAMメモリ237とDRAM入出力回路239とを含む。CPU210は、メモリコントローラ212、光SERDES回路216、及び光電及び電光O/E変換回路214を含むインターフェース回路を含む。処理システム200で、データと複数の制御信号は、メモリコントローラ212の制御によってCPU210と複数のメモリ装置235との間で伝送されて受信される。メモリコントローラ212は、メモリ装置235からデータを読み出すためのデータ読み出し動作、メモリ装置235にデータを書き込むための書き込み動作、またはメモリ装置235によって行われる他の動作を行うために要求されるあらゆるタイミングと複数の制御信号を発生させる。メモリコントローラ212は、複数の電気信号を発生させ、フォーマットformatを作り、前記複数の電気信号をシリアライズされた光信号に変換するために、O/E変換回路214及び/または光SERDES回路216に伝送し、シリアライズされた光信号を光バス207に伝送する。また、メモリコントローラ212は、光バス207を通じてメモリ装置235から受信される信号を受信して処理する。この場合、光信号は、0/E変換回路214及び/または光SERDES回路216によって受信されて変換され、該変換された電気信号を処理のためにメモリコントローラ212に伝送される。メモリ装置235に/から送受信されるデータと複数の制御信号は、SERDES回路229、O/E変換回路231、及び電気的バッファ回路233を含み、メモリモジュール230に具現されたインターフェース回路によって処理される。メモリ装置235に/から送受信される並列電気信号は、DRAM入出力回路239と電気的バッファ回路233とを通じてDRAMメモリ237に/から伝送される。電気的バッファ回路233は、入力光信号を並列電気信号に変換するためのO/E変換回路231に接続され、変換された並列電気信号は、電気的バッファ回路233を通じてDRAM入出力回路239に送られる。O/E変換回路231は、電気的バッファ回路233を通じてDRAM入出力回路239から並列電気信号を受信し、該受信された並列電気信号を光信号に変換する。光SERDES回路229は、光バス207からシリアライズされた光信号を受信し、該受信された光信号をデシリアライズし、該デシリアライズされた信号は、O/E変換回路231と電気的バッファ回路233とを通じてDRAM装置235に伝送される。光SERDES回路229は、電気的バッファ回路233とO/E変換回路231とを通じてメモリ回路235から並列電気信号を受信し、該受信された並列電気信号をシリアライズされた光信号にシリアライズし、該シリアライズされた光信号を光バス207に伝送する。図3は、本発明の実施形態による光シリアライザ/デシリアライザSERDES回路のシリアライザ回路の概略的なブロック図である。シリアライザ回路22は、本発明の実施形態によるSERDES回路に含まれうる。図3を参照すると、連続した変調されていない光信号continuousunmodulatedlightsignalCWAは、レーザダイオードlaserdiodeのような光源41から受信される。複数の並列電気信号IN1、IN2、IN3、...、INNは、外部から受信される。連続した変調されていない光信号CWAは、光分配器opticalsplitter40に供給され、光分配器40は、光信号CWAをN個の分配された連続した変調されていない光信号Nsplitcontinuousunmodulatedlightsignalsに分配して変調ユニットmodulationunit42に供給される。変調ユニット42は、N個の変調器42-1~42-Nを含む。変調ユニット42は、N個の分配された連続した変調されていない光信号とN個の並列電気信号IN1、IN2、IN3、...、INNとを受信する。N個の変調器42-1~42-Nのそれぞれは、N個の並列電気信号IN1、IN2、IN3、...、INNのそれぞれによってN個の分配された連続した変調されていない光信号のそれぞれを変調し、N個の分配変調光信号Nsplitmodulatedopticalsignalsを生成する。N個の分配変調光信号のそれぞれは、N個の並列電気信号IN1、IN2、IN3、...、INNのそれぞれの情報によって変調される。すなわち、変調器42-1、42-2、...、42-Nは、並列電気信号IN1、IN2、IN3、...、INNに対して電光変換を行う。N個の分配変調光信号は、遅延ブロック44に供給される。遅延ブロック44は、複数の光遅延ユニット44-1、44-2、...、44-Nを含む。複数の光遅延ユニット44-1、44-2、...、44-Nのそれぞれは、N個の分配変調光信号のそれぞれを受信することができる光遅延ラインopticaldelaylineとして具現可能である。複数の光遅延ユニット44-1、44-2、...、44-Nのそれぞれは、N個の分配変調光信号のそれぞれに対して既定のそれぞれの遅延時間D1、D2、...、DNを誘導するようにプログラムされる。遅延ブロック44は、複数の遅延分配変調光信号delayedsplitmodulatedopticalsignalsOP1、OP2、...、OPNを生成する。複数の遅延分配変調光信号OP1、OP2、...、OPNは、一つの光信号OSER1を生成するために光結合器46によって結合される。一つの光信号OSER1は、複数の遅延分配変調光信号OP1、OP2、...、OPNがシリアライズされた一つの信号である。光結合器46が、遅延分配変調光信号OP1、OP2、...、OPNを結合する時、前記遅延時間D1、D2、...、DNは選択される。遅延分配変調光信号OP1、OP2、...、OPNは、本発明の実施形態のように一つのシリアライズされた光信号OSER1が、シリアライザ回路22によって連続して時間順に配列される。図3に示された本発明の実施形態によれば、最初に分配された変調光信号は、遅延ブロック44から遅延ユニットに供給されない。複数の分配変調光信号のうちから二番目の光信号は、第1遅延ユニット44-1に供給され、複数の分配変調光信号のうちから三番目の光信号は、第2遅延ユニット44-2に供給される。このような構造は、発明の実施形態を説明するために使われる。図3に示されたゼロ遅延zerodelayを含む如何なる遅延量も最初の分配変調光信号に適用可能であり、それぞれの遅延によって遅延分配変調光信号は、光結合器46によって一つのシリアライズされた変調光信号OSER1に結合されてシリアライザ回路22によって出力される。図4Aないし図4Cは、図3のシリアライザ回路の直列化プロセスserializationprocessを示す概略図である。図4Aを参照すると、複数の入力並列電気信号の例が図示される。このような具体例で、複数の並列電気信号IN1、IN2、IN3、...、INN上の入力データビットは、1、0、1、...、1である。図4Bと図4Cは、遅延分配変調光信号OP1、OP2、...、OPNのタイミングtimingを示すタイミング図であり、総時間区間Tを占有するあらゆるデータのビットを表わし、各ビットが占有する時間ΔTは、T/Nである。図4Cに示されたように、ビットタイム周期bittimeperiodΔTは、連続して隣接するように図示される。それぞれの光遅延ユニット44-1、44-2、...、44-Nは、それぞれの分配変調光信号を以前の隣接するそれぞれの光遅延ユニット44-1、44-2、...、44-Nよりビットタイム周期ΔTほど遅延させ、それぞれの遅延分配変調光信号OP1、OP2、...、OPNを生成する。すなわち、複数の遅延D1、D2、...、DNの遅延Diは、Di=ΔTi-1、ここで、i=1、2、...、Nである。したがって、直列化serializationを実行する途中でシリアライザ回路22は、遅延分配変調光信号OP1、OP2、...、OPNのデータビットのそれぞれを含む一つのシリアライズされた変調光信号OSER1で複数のタイムスロットtimeslotsを選択するために、複数の時間遅延D1、D2、...、DNを使う。ここで、ビットスロット選択bitslotselectionは、スイッチングswitching関数として言及される。図5は、本発明の実施形態による光シリアライザ/デシリアライザSERDES回路のデシリアライザ回路34Aの概略的なブロック図である。デシリアライザ回路34Aは、SERDES回路に含まれる。図5を参照すると、シリアライズされた変調光信号OSER1は、光分配器50で受信される。光分配器50は、変調された光信号OSER1を光遅延ブロック52に供給される複数の分配変調光信号に分配する。光遅延ブロック52は、複数の光遅延ラインとして具現可能な複数の遅延ユニット52-1、52-2、...、52-Nを含む。複数の遅延ユニット52-1、52-2、...、52-Nのそれぞれは、遅延分配変調光信号のそれぞれを生成するために、分配変調光信号のそれぞれに複数の遅延DN-1、DN-2、...、D0のそれぞれを適用する。遅延分配変調光信号を経時的に一直線に整列させるために、複数の遅延DN-1、DN-2、...、D0が選択される。遅延分配複数の光信号は、復調ユニット54に供給される。復調ユニット54は、それぞれが遅延分配光信号を受信するためのそれぞれの光復調器54-1、54-2、...、54-Nを含む。複数の光復調器54-1、54-2、...、54-Nは、図3のシリアライザ回路22の変調ユニット42の複数の変調器42-1~42-Nと同一であり、スイッチング機能を行うことができる。すなわち、図4Bに示されたように、復調ユニット54の複数の光復調器54-1、54-2、...、54-Nは、シリアライズされた変調光信号OSER1で対応するビットスロットを選択する。このようなビットスロットの選択機能は、複数の光復調器54-1、54-2、...、54-Nまたは一つまたはそれ以上の光スイッチによって行われる。すなわち、スイッチング機能は、ビットスロットの選択機能である。遅延ブロック52から出力され、複数の遅延分配変調光信号は、復調ユニット54によって復調されるか、再生される。複数の光復調器54-1、54-2、...、54-Nは、複数の遅延分配復調光信号OP1、OP2、...、OPNを生成するために、複数の遅延分配変調光信号を復調することができる。複数の光復調器54-1、54-2、...、54-Nは、供給されるクロック信号CLKに応答して動作し、該動作結果として発生した複数の出力を提供する。本実施形態で、クロック信号CLKは、あらゆる光復調器54-1、54-2、...、54-Nに同時に供給される。各遅延量delayamountsは、複数の遅延分配復調光信号OP1、OP2、...、OPNを時間順に配列、すなわち、並列出力するために選択される。各遅延DN-1、DN-2、...、D0は、それぞれの次に連続される隣接遅延とΔTほど差がある。すなわち、DN-1=N-1ΔT;DN-2=N-2ΔT;DN-3=N-3ΔT;...、D0=0である。図6Aないし図6Cは、図5のデシリアライザ回路34Aの並列化プロセスdeserializationprocessを示す概略図である。図6Aは、遅延ブロック52の各遅延ユニット52-1、52-2、...、52-Nで受信された分配シリアライズされた変調光OSER1を示す。図6Bは、遅延ユニット52によって遅延された後の遅延分配シリアライズされた変調光信号OSER1を示す。図6Bに示されたように、それぞれの信号は、データがサンプルされるように要求される定められた量ほど遅延されるように時間順に配列される。クロック信号のリーディングエッジleadingedgeで、各データビット、例えば、1、0、1、...、1はサンプルされ、正確なデータを有する遅延分配出力光信号OP1、OP2、...、OPNの変調に使われる。図6Cに示されたように、遅延分配出力光信号OP1、OP2、...、OPNは、経時的に配列、すなわち、並列配列される。各光復調器54-1、54-2、...、54-Nは、クロック信号CLKの下降エッジfallingedgeまたはクロック信号CLKの二つのエッジで活性化されうる。図7は、本発明の実施形態による光シリアライザ/デシリアライザSERDES回路の他のデシリアライザ回路34Bの概略的なブロック図である。デシリアライザ回路34Bは、本発明の概念によるSERDES回路を含みうる。図7の実施形態は、復調ユニット54に供給するために、シリアライズされた分配変調光信号OSER1をそれぞれの遅延量ほど遅延させる代わりに、クロック信号CLKを復調ユニット62に供給するという点で、図5の実施形態と異なる。図7を参照すると、シリアライズされた変調光信号OSER1は、光分配器60で受信される。光分配器60は、光信号OSER1を複数の分配変調光信号に分配して、それらを復調ユニット62に供給する。復調ユニット62は、それぞれの分配変調光信号を受信するためのそれぞれの光復調器62-1、62-2、...、62-Nを含む。それぞれの光復調器62-1、62-2、...、62-Nは、図3のシリアライザ回路22の変調ユニット42のそれぞれの変調器42-1、42-2、...、42-Nと同一であり、スイッチング機能を行うことができる。すなわち、復調ユニット62のそれぞれの光復調器62-1、62-2、...、62-Nは、図4に示されたように、シリアライズされた変調光信号OSER1で対応するビットスロットを選択する。ビットスロットの選択機能は、複数の光復調器62-1、62-2、...、62-Nまたは一つまたはそれ以上の光スイッチによって行われる。すなわち、スイッチング機能は、ビットスロットの選択機能である。複数の分配変調光信号は、復調ユニット62によって復調されるか、再生される。複数の光復調器62-1、62-2、...、62-Nは、複数の遅延分配変調光信号OP1、OP2、...、OPNを生成するために、複数の分配変調光信号を復調することができる。複数の光復調器54-1、54-2、...、54-Nは、供給されるクロック信号CLKに応答して動作し、該動作結果として発生した複数の出力を提供する。本実施形態で、クロック信号CLKは、クロック信号遅延ブロック64に供給される。クロック信号遅延ブロック64は、複数のクロック信号遅延ユニット64-1、64-2、...、64-N-1を含み、複数のクロック信号遅延ユニット64-1、64-2、...、64-N-1のそれぞれは、定められたそれぞれの遅延D1、D2、...、DN-1によるそれぞれのクロック信号を誘導する。クロック信号遅延ブロック64は、クロック信号CLKを複数のクロック信号に分配し、複数の分配遅延クロック信号CLK、CLK1、CLK2、...、CLKN-1を発生させるために、複数の分配クロック信号を複数の遅延ユニット64-1、64-2、...、64-N-1に供給する。それぞれの分配遅延クロック信号CLK、CLK1、CLK2、...、CLKN-1は、それぞれの光復調器62-1、62-2、...、62-Nに供給される。複数の遅延D1、D2、...、DN-1は、複数の光復調器62-1、62-2、...、62-Nから出力された複数の分配復調光信号OP1、OP2、...、OPNを時間順に配列された、すなわち、並列出力するために選択される。各遅延DN-1、DN-2、...、D0は、それぞれの次に連続される隣接した遅延とΔTほど差がある。図8A及び図8Bは、図7のデシリアライザ回路34Bのデシリアライゼーションプロセスdeserializationprocessを示す概略図である。図8Aは、復調ユニット62によって受信された分配シリアライズされた変調光信号OSER1を示す。図8Aは、例えば、1、0、1、...、1であるデータビットの復旧のためにサンプリングされるそれぞれのデータビットのためのタイムウィンドウtimewindowsが時間順にΔTほど移動することを示す。図8Bは、復調器62-1、62-2、...、62-Nに供給される複数の遅延分配クロック信号CLK、CLK1、CLK2、...、CLKN-1のタイミングを示す。図8Bは、遅延分配クロック信号CLK、CLK1、CLK2、...、CLKN-1の遅延のために、データのサンプリングと復旧、各出力信号OP1、OP2、...、OPNの変調は、各遅延分配クロック信号CLK、CLK1、CLK2、...、CLKN-1に適用された各遅延によって定義されたサンプリングウィンドウsamplingwindowで行われる。すなわち、複数の遅延分配出力光信号OP1、OP2、...、OPNは、時間順に、すなわち、並列配列される。複数の光復調器62-1、62-2、...、62-Nは、クロック信号の下降エッジまたはクロック信号CLKの上昇エッジと下降エッジとに活性化されうる。図9は、本発明のまた他の実施形態によるデシリアライザ回路34Cの概略的なブロック図である。図9の実施形態は、デシリアライザ回路34Cの出力で光電信号変換が行われるものを除けば、図5の実施形態と類似している。図5の構成要素のような構成要素は、図9の説明で省略する。図9を参照すると、それぞれの並列分配復調光信号OP1、OP2、...、OPNは、それぞれの電光変換回路56-1、56-2、56-3、..、56-Nに供給される。それぞれの電光変換回路56-1、56-2、56-3、..、56-Nは、それぞれの分配変調光信号OP1、OP2、...、OPNをそれぞれの電気信号54-1、54-2、54-3、...、54-Nに変換させる。それぞれの電光変換回路56-1、56-2、56-3、..、56-Nは、光検出器photodetector、フォトダイオードphotodiode、光検出装置、または他の類似した装置として具現可能である。図10は、本発明のさらに他の実施形態によるデシリアライザ回路34Dの概略的なブロック図である。図10の実施形態は、デシリアライザ回路34Dの出力で光電信号変換の追加を除けば、図7の実施形態と類似している。図7の構成要素のような構成要素は、図10の説明で省略する。図10を参照すると、並列分配復調光信号OP1、OP2、...、OPNは、複数の電光変換回路66-1、66-2、66-3、..、66-Nに供給される。それぞれの電光変換回路66-1、66-2、66-3、..、66-Nは、それぞれの分配復調光信号OP1、OP2、...、OPNをそれぞれの電気信号62-1、62-2、62-3、...、62-Nに変換する。それぞれの電光変換回路66-1、66-2、66-3、..、66-Nは、光検出器、フォトダイオード、光検出装置、または他の類似した装置として具現可能である。図11は、本発明の実施形態による光シリアライザ/デシリアライザSERDESが適用されたデータ処理システムの部分の概略的なブロック図である。特に、図11は、データ処理システムで使う本発明の実施形態による光相互接続システムopticalinterconnectionsystem250を示す。図11を参照すると、データ処理システム250は、光通信バスまたはチャンネル261によって互いに接続された2つの光送受信器260及び270を含む。光通信バス261は、一つまたはそれ以上の光導波路及び/または一つまたはそれ以上の光結合器を使って具現可能である。光導波路らは、例えば、ガラス、ポリマーpolymer、半導体、または他の適当な材料を含みうる。光導波路は、シリコンフォトニクス技術siliconphotonicstechnologyによって他の回路と半導体ウェハーwaferで集積するのに適した一つまたはそれ以上の光繊維及び/または一つまたはそれ以上の四角の光導波路を含みうる。光送受信器260は、シリアライズされた光信号OSER1を光通信バス261の光通信ライン276-1を通じて光送受信器270に伝送する。そして、光送受信器270は、シリアライズされた光信号OSER2を光通信バス261の光通信ライン276-2を通じて光送受信器260に伝送する。各光送受信器260、270は、前述した多様な実施形態のうちの何れか一つによる光SERDES回路263、273を含む。SERDES回路263は、シリアライザ回路262とデシリアライザ回路264とを含み、SERDES回路273は、シリアライザ回路272とデシリアライザ回路274とを含む。各シリアライザ回路262、272は、本発明の実施形態と関連して前述したタイプtypeであり得る。各デシリアライザ回路264、274は、本発明の実施形態と関連して前述したタイプであり得る。変調されていない連続した光信号unmodulatedcontinuouslightsignalCWAを用いて、シリアライザ回路262は、光バス276-1への伝送のために入力並列の電気信号INAをシリアライズされた光信号OSER1に変換する。変調されていない連続した光信号CWBを用いて、シリアライザ回路272は、光バス276-2への伝送のために入力並列電気信号INBをシリアライズされた光信号OSER2に変換する。デシリアライザ回路264は、光バス276-2から受信されたシリアライズされた光信号OSER2を並列電気信号OUTAに変換し、デシリアライザ274は、光バス276-1から受信されたシリアライズされた光信号OSER1を並列電気信号OUTBに変換する。図12は、本発明の実施形態による並列信号通信フォーマットと直列信号通信フォーマットとの変換を行う光シリアライザ/デシリアライザSERDESを含むデータ処理システムの概略的な機能ブロック図である。図12の処理システム200Aは、処理システム200AでO/E変換回路239Aが、図2のDRAMメモリ回路253から分離されるものを除いては、図2で説明された処理システム200と類似している。図12を参照すると、処理システム200Aは、DRAMメモリ回路235Aに/からデータを処理するDRAMインターフェースI/Fシステムである。これは、発明の実施形態を説明するためのものであって、本発明の概念は、他のシステムに使われる。図12を参照すると、処理システム200Aは、光通信バス207Aを通じて複数のメモリモジュール230Aに接続された処理システム210A、例えば、CPUを含む。光通信バス207Aは、一つまたはそれ以上の光導波路として具現可能な3つの光ライン201A-1、201A-2、及び201A-3を含む。3つのライン201A-1、201A-2、201A-3は、3つの光結合器211A-1、211A-2、211A-3によってメモリモジュール230Aと処理システム210Aとの間を連結する。図12に示されたDRAMI/Fのように、ライン201A-1は、読み出しデータRDATAラインであり、ライン201A-2は、書き込みデータWDATAラインであり、ライン201A-3は、アドレスADD/制御CTRLラインである。各ラインで、光通信バス207Aに伝送される情報は、シリアライズされたフォーマットであり、光学的に伝送される。それぞれのメモリモジュール230Aは、光シリアライザ/デシリアライザSERDES回路229Aを含むインターフェース回路を含む。それぞれのDRAM回路235Aは、DRAMメモリ237Aと、DRAM光電/電光変換回路O/E239Aとを含む。プロセッシングシステム210Aは、メモリコントローラ212A、光シリアライザ/デシリアライザSERDES回路216A、及び電光変換回路O/E214Aを含むインターフェースを含む。システム200Aで、データと複数の制御信号は、メモリコントローラ212の制御によってプロセッシングシステム210Aとそれぞれのメモリモジュール235Aとの間で相互伝送される。メモリコントローラ212Aは、それぞれのメモリ装置235Aからデータを読み出すためのデータ読み出し動作、それぞれのメモリ装置235Aにデータを書き込むための書き込み動作、及びそれぞれのメモリ装置235Aによって行われる他の動作を行うために要求されるあらゆるタイミングと制御信号を発生させる。メモリコントローラ212Aは、複数の信号を発生させ、フォーマットを作り、前記複数の信号を光電O/E変換回路214A及び/または並列電気信号からシリアライズされた光信号に変換するための光シリアライザ/デシリアライザSERDES回路216Aに伝送し、このような信号を光バス207Aに伝送する。また、メモリコントローラ212Aは、光学的バス207Aを通じてそれぞれのメモリ装置235Aから回送される複数の信号を受信して処理する。この際、処理のために変換された電気信号をメモリコントローラ212Aに伝送する光電O/E変換回路214A及び/またはSERDES回路216Aによって光学的信号が受信されて変換される。それぞれのメモリ装置235Aと通信するデータと複数の制御信号は、SERDES回路229AとO/E変換回路239Aとによって伝送されて処理される。O/E変換回路239Aは、受信された光信号を電気信号に変換し、該変換された並列電気信号をDRAMメモリ237Aに伝達する。O/E変換回路239Aは、またDRAM237Aから並列電気信号を受信し、該受信された並列電気信号を光信号に変換する。光SERDES回路229Aは、光バス207Aからシリアライズされた光信号を受信し、該受信された光信号をデシリアライズし、該デシリアライズされた信号をDRAM装置235A、特に、DRAM装置235AのO/E変換回路239Aに伝送される。SERDES回路229Aは、また、O/E変換回路239Aを通じてメモリ回路235Aから並列信号を受信し、並列信号をシリアライズされた光信号にシリアライズし、該シリアライズされた光信号を光バス207Aに伝送する。図13は、本発明の実施形態による光シリアライザ/デシリアライザSERDESが適用されたデータ処理システムの概略的なブロック図である。図13のデータ処理システム300は、図11で説明した光インターコネクションシステムopticalinterconnectionsystem250を含む。装置1と装置2とで言及された二つの処理システム310、320は、光インターコネクションシステム250を通じて通信する。図13を参照すると、データ処理システム300の光インターコネクションシステム250は、光通信バスまたは光通信チャンネルchannel361によって互いに接続された2つの光送受信器360、370を含む。光通信バス361は、一つまたはそれ以上の光導波路及び/または一つまたはそれ以上の光結合器を使うことができる。例えば、光導波路は、ガラス、重合体polymer、半導体、または他の適当な物質を含みうる。光導波路は、一つまたはそれ以上の光繊維及び/またはシリコンフォトニクス技術によって他の回路とともに半導体ウェハーに集積するのに適切な一つまたはそれ以上の四角の光導波路を含む。光送受信器360は、光通信バス361の光通信ライン376-1を通じてシリアライズされた光信号OSER1を光送受信器370に伝送する。そして、光送受信器370は、光通信バス361の光通信ライン376-2を通じてシリアライズされた光信号OSER2を光送受信器360に伝送する。光送受信器360は、前述した複数のSERDES回路のうちの何れか一つによるSERDES回路363を含み、光送受信器370は、前述した複数のSERDES回路のうちの何れか一つによるSERDES回路373を含む。SERDES回路363は、シリアライザSER回路362とデシリアライザDES回路364とを含み、SERDES回路373は、シリアライザSER回路372とデシリアライザDES回路374とを含む。各シリアライザ回路362、372は、本発明の実施形態と関連して、例えば、図3で説明したシリアライザ回路22であり得る。各デシリアライザ回路364、374は、図5と図7とでそれぞれ説明したそれぞれのデシリアライザ回路34A、34Bであり得る。変調されていない連続した光信号CWAを使って、シリアライザ回路362は、マイクロプロセッサmicroprocessor312のような処理処置から受信された入力並列電気信号INAを光通信ライン376-1に伝送のために、シリアライズされた光信号OSER1に変換する。変調されていない連続した光信号CWBを使って、シリアライザ回路372は、マイクロプロセッサ322のような処理処置から受信された入力並列電気信号INBを光通信ライン376-2に伝送のために、シリアライズされた光信号OSER2に変換する。デシリアライザ回路364は、光通信ライン376-2から受信されたシリアライズされた光信号OSER2を並列光信号に変換し、並列光信号は、O/E変換回路314によって並列電気信号OUTAに変換される。該変換された並列電気信号は、マイクロプロセッサ312に伝送される。デシリアライザ回路374は、光通信ライン376-1から受信されたシリアライズされた光信号OSER1を並列光信号に変換し、並列光信号は、O/E変換回路324によって並列電気信号OUTAに変換される。該変換された並列電気信号は、マイクロプロセッサ322に伝送される。図14は、本発明の実施形態による光シリアライザ/デシリアライザSERDESが適用されたデータ処理システムの概略的なブロック図である。図14のデータ処理システム400は、図11で説明した光インターコネクションシステム250を含む。装置1と装置2とで言及された二つの処理システム410、420は、光インターコネクションシステム250を通じて通信する。図14を参照すると、データ処理システム400の光インターコネクションシステム250は、光通信バスまたは光通信チャンネル461によって互いに接続された2つの光送受信器460、470を含む。光通信バス461は、一つまたはそれ以上の光導波路及び/または一つまたはそれ以上の光結合器を使うことができる。例えば、光導波路は、ガラス、重合体polymer、半導体、または他の適当な物質を含みうる。光導波路は、一つまたはそれ以上の光繊維及び/またはシリコンフォトニクス技術によって他の回路とともに半導体ウェハーに集積するのに適切な一つまたはそれ以上の四角の光導波路を含む。光送受信器460は、光通信バス461の光通信ライン476-1を通じてシリアライズされた光信号OSER1を光送受信器470に伝送する。そして、光送受信器470は、光通信バス461の光通信ライン476-2を通じてシリアライズされた光信号OSER2を光送受信器460に伝送する。光送受信器460は、前述した複数のSERDES回路のうちの何れか一つによるSERDES回路463を含み、光送受信器470は、前述した複数のSERDES回路のうちの何れか一つによるSERDES回路473を含む。SERDES回路463は、シリアライザSER回路462とデシリアライザDES回路464とを含み、SERDES回路473は、シリアライザSER回路472とデシリアライザDES回路474とを含む。各シリアライザ回路462、472は、本発明の実施形態と関連して、例えば、図3で説明したシリアライザ回路22であり得る。各デシリアライザ回路464、474は、図9と図10とでそれぞれ説明したそれぞれのデシリアライザ回路34C、34Dであり得る。特に、図14の各デシリアライザ回路464、474と図13の各デシリアライザ回路364、374との差を見れば、図14の各デシリアライザ回路464、474は、E/O変換回路を含み、図13の各デシリアライザ回路364、374の出力は、それぞれのE/O変換回路314、324に供給される。図14を参照すると、変調されていない連続した光信号CWAを使って、シリアライザ回路462は、マイクロプロセッサ412のような処理処置から受信された入力並列電気信号INAを光通信ライン476-1に伝送のために、シリアライズされた光信号OSER1に変換する。変調されていない連続した光信号CWBを使って、シリアライザ回路472は、マイクロプロセッサ422のような処理処置から受信された入力並列電気信号INBを光通信ライン476-2に伝送のために、シリアライズされた光信号OSER2に変換する。デシリアライザ回路464は、光通信ライン476-2から受信されたシリアライズされた光信号OSER2を並列光信号に変換し、並列光信号は、デシリアライザ回路464内に具現されたO/E変換回路によって並列電気信号OUTAに変換される。該変換された並列電気信号は、マイクロプロセッサ412に伝送される。デシリアライザ474は、光通信ライン476-1から受信されたシリアライズされた光信号OSER1を並列光信号に変換し、並列光信号は、デシリアライザ回路464内に具現されたO/E変換回路によって並列電気信号OUTBに変換される。該変換された並列電気信号は、マイクロプロセッサ422に伝送される。図15は、本発明の実施形態による複数の並列電気信号をシリアライズされた光信号に変換する方法を説明するためのフローチャートである。図15のシリアライジング方法は、図3のシリアライザ回路22によって行われる。図15を参照すると、連続した光信号が分配splitされ、該分配された光信号が、複数の並列光学的信号を生成するために、複数の並列電気信号によって変調されるステップS15.1。それぞれの遅延を複数の並列光信号のそれぞれに適用するステップS15.2。遅延された複数の並列光信号が、シリアライズされた光信号を形成するために結合されるステップS15.3。図16は、本発明の実施形態によるシリアライズされた光信号を複数の並列電気信号apluralityofparallelelectricalsignalsに変換する方法を説明するためのフローチャートである。図16のデシリアライジングdeserializing方法は、図5のデシリアライザ回路34Aまたは図9のデシリアライザ回路34Cによって行われる。図16を参照すると、シリアライズされた光信号は、複数の並列光信号に分配されるステップS16.1。それぞれの遅延が、複数の並列光信号を経時的に整列するために、前記複数の光信号のそれぞれに適用されるステップS16.2。複数の並列電気信号を生成するために、一つのクロック信号を使って前記複数の並列光信号をデコーディングするか、または復調するステップS16.3。図17は、本発明の実施形態によるシリアライズされた光信号を複数の並列電気信号に変換する方法を説明するためのフローチャートである。図17のデシリアライジング方法は、図7のデシリアライザ回路34Bまたは図10のデシリアライザ回路34Dによって行われる。図17を参照すると、シリアライズされた光信号は、複数の並列光信号に分配されるステップS17.1。それぞれの遅延が、複数の遅延クロック信号のそれぞれを生成するために、クロック信号に適用されるステップS17.2。複数の並列電気信号を生成するために、前記複数の遅延クロック信号を使って前記複数の並列光信号をデコーディングするか、または復調するステップS17.3。図13と図14のデータ処理システム300、400で、複数の装置310、320、410、及び420は、データと複数の信号とを送受信するために、直列通信プロトコルserialcommunicationprotocolを使って通信する。本発明の概念は、現在使用中であるか、または開発中である多種の直列通信プロトコルに適用可能である。例えば、本発明の概念は、UniversalAsynchronousReceiverTransmitterUART、SerialPeripheralInterfaceSPI、SerialAdvancedTechnologyAttachmentSATA、Inter-IntegratedCircuitI2C、SystemManagementBusSMB、ControllerAreaNetworkCAN、UniversalSerialBusUSB、PeripheralComponentInternetExpressPCI-E、mobileIndustryProcessorInterfaceMIPITM、LightPeak、または他のよく知られた複数の直列通信プロトコルに適用可能である。図18は、本発明の光シリアライザ/デシリアライザSERDESが使われるSPIシリアル通信を使うデータ処理システムのブロック図である。従来のSPI直列通信プロトコルの説明は、例えば、http://en.wikipedia.org/wiki/Serial_Peripheral_Interface_Busとそこで引用された複数の参照とこれらに含まれた内容とをレファレンスreferenceとして参照する。図18を参照すると、本発明の概念によるSPIシステム500は、直列光インターコネクションシステム511を通じて複数のスレーブslave装置、例えば、4つのスレーブ装置512、514、516、及び518と通信するために結合されたSPIマスタmaster装置510とを含む。それぞれのスレーブ装置512、514、516、及び518は、シフトレジスタshiftregister、メモリチップmemorychipまたはメモリ装置、ポート拡張器portexpander、ディスプレイドライバーdisplaydriver、データ変換器dataconverter、プリンターprinter、データ保存装置datastoragedevice、センサーsensor、マイクロプロセッサまたは他の装置であり得る。それぞれの装置510、512、514、516、518は、本発明の概念によるSERDES520または530を含む光インターフェースopticalinterfaceを含む光通信インターフェースを含む。SERDES520または530を含む光インターフェースは、MOSImasterout-slavein光ラインまたはMISOmasterin-slaveout光ラインを通じてシリアライズされた複数の光信号を伝送しうる。各インターフェース520、530は、電気的データバス及び/または光データバスを通じて各インターフェース520、530の間でシリアルクロック信号CLKを伝送しうる。電気的データバス及び/または光データバスで形成されうる通信バスを通じて相応するチップ選択入力CSを通じてそれぞれのSPIスレーブ装置512、514、516、及び518は、相応するチップ選択信号SS0、SS1、SS2、及びSS3によって選択されうる。図19は、本発明の光シリアライザ/デシリアライザSERDESが使われるSATAシリアル通信を使うデータ処理システムのブロック図である。従来のSATAシリアル通信プロトコルの説明は、http://en.wikipedia.org/wiki/Serial_ATAとそこで引用された複数の参照とこれらに含まれた内容とをレファレンスとして参照する。図19を参照すると、本発明の概念によるSATAシステム600は、シリアル光インターコネクションシステム608を通じてSATA装置630と結合されて通信するSATAホスト610を含む。SATAホスト610は、データバス613を通じて通信するホストCPU611を含む。SATAホスト610は、データバス613に接続され、メモリ615への直接アクセスdirectaccessを制御するDMAdirectmemoryaccessコントローラ617を含む。DMAコントローラ617は、SATAインターフェース装置619と通信する。SATAインターフェース装置619は、シリアライザ回路622とデシリアライザ回路624とを含むSERDES回路623を含む。SATAシステム600のSATA装置630は、ハードディスクharddisk660やメモリ650のようなメモリシステムに接続されたハードディスクコントローラharddiskcontroller:以下、HDC640を含む。HDC640は、データバス643を通じて通信するメインコントロールユニットmaincontrollerunit641を含む。HDC640は、ディスク660とバッファ647との間で接続されたディスクコントロールdiskcontrol649を含む。SATAインターフェース装置645は、バッファ647と接続される。バッファ647は、ディスクコントロール649、メモリ650、及びSATAインターフェース装置645の間の複数の信号をバッファリングbufferingする。SATAインターフェース装置645は、シリアライザ632とデシリアライザ回路634とを含むSERDES回路633を含む。SATAインターフェース装置619のシリアライザ回路622とデシリアライザ回路624は、HDC640のシリアライザ回路632とデシリアライザ回路634とシリアル光インターコネクションシステム601とに接続されてシリアル光通信を行う。HDC640は、MCU641、データバス643、SATAインターフェース装置645、バッファ647、及びディスクコントロール649のうち少なくとも一つを制御する。書き込み動作の間に、メモリ615に保存された書き込みデータは、DMAコントローラ617の制御によってSATAインターフェース装置619のシリアライザ622に伝送される。シリアライザ622は、並列電気ライトデータを光シリアルデータにシリアライズして、デシリアライザ回路634に光シリアルデータを伝送する。デシリアライザ回路634は、電気的クロック信号を用いてシリアライズされた光データを並列光データにデシリアライズし、並列光データを並列電気信号に変換する。バッファ647は、並列電気信号を一時的にバッファリング/保存し、並列電気信号をメモリ650に伝送する。ディスクコントロール649は、メモリ650に保存されたデータを読み出し、該読み出されたデータをディスク660に書き込みする。ディスク660は、ハードディスクドライブharddiskdrive、HDD、SSDsolid-statedrive、または他種の保存装置であり得る。読み出し動作の間に、処理動作は、前述した書き込み動作と逆に行われる。図20は、本発明の光シリアライザ/デシリアライザSERDESが使われるI2Cシリアル通信を使うデータ処理システムのブロック図である。従来のI2Cシリアル通信プロトコルは、http://en.wikipedia.org/wiki/IC2B2Cとそこで引用された複数の参照とこれらに含まれた内容とをレファレンスとして参照する。図20を参照すると、本発明の概念によるI2Cシステム700は、I2Cマスタ装置710とI2Cスレーブ装置720とを含む。I2Cマスタ装置710とI2Cスレーブ装置720は、光バスライン713-1、713-2を含む光シリアルバス711を通じてシリアルで通信することができる。I2Cマスタ装置710とI2Cスレーブ装置720は、示されたように、光パワー分配opticalpowersplittingまたはカップリング素子によって光シリアルバス711のシリアルデータラインSDA713-1を通じて互いに連結される。光シリアルバス711のシリアルデータラインSDA713-1とシリアルクロックラインSCL713-2のそれぞれは、光バスラインの両先端に突然のインデックスindex変化によってなされる光信号の反射を除去するために、光終端opticaltermination装置715、717のそれぞれによって終端される。I2Cマスタ装置710とI2Cスレーブ装置720のそれぞれは、本明細書で説明した本発明の概念のSERDES回路を含むインターフェース装置730、740を含む。I2Cマスタ装置710とI2Cスレーブ装置720のそれぞれは、それぞれのSERDES回路730、740を用いてシリアル光信号を光バス711を通じてシリアルで通信する。I2Cマスタ装置710のSERDES回路730のシリアライザ回路によってシリアライズされた複数の光信号は、シリアルデータラインSDA713-1を通じてI2Cスレーブ装置720のSERDES回路740に伝送され、SERDES回路740のデシリアライザによって、前記複数の光信号は、複数の並列電気信号にデシリアライズされる。スレーブ装置720のSERDES回路740のシリアライザ回路によってシリアライズされた複数の光信号は、シリアルデータライン713-1を通じてマスタ装置710のSERDES回路730に伝送され、SERDES回路730のデシリアライザによって、前記複数の光信号は、複数の並列電気信号にデシリアライズされる。シリアライズされた複数の光信号を伝送するために使われるシリアルクロック信号は、シリアルクロックライン713-2を通じてI2Cマスタ装置710とI2Cスレーブ装置720との間で伝送される。図21は、本発明の光シリアライザ/デシリアライザSERDESが使われるUSBシリアル通信を使う処理システムのブロック図である。従来のUSBシリアル通信プロトコルは、http://en.wikipedia.org/wiki/IC2B2Cとそこで引用された複数の参照とこれらに含まれた内容とをレファレンスとして参照する。本発明の概念は、少なくともバージョンversion1.0、2.0、及び3.0を含むあらゆるバージョンのUSBシリアル通信に適用可能である。図21を参照すると、本発明の概念によるUSBシステム800は、複数のバスライン813-1、813-2を含む光シリアルバス811を通じて直列に通信することができるUSBホスト装置810とUSB装置820とを含む。USBホスト装置810とUSB装置820のそれぞれは、本発明の概念によるSERDES回路を含むそれぞれのインターフェース装置823及び833を含む。USBホスト装置810とUSB装置820は、それぞれのSERDES回路823及び833を用いて光シリアルバス811を通じて複数の光シリアル信号を伝送することによって直列に通信する。USBホスト装置810のSERDES回路823のシリアライザ回路822によってシリアライズされた複数の光信号は、シリアルデータライン813-1を通じてUSB装置820のSERDES回路833に伝送され、SERDES回路833のデシリアライザ834によって、前記複数の光信号は、複数の並列電気信号にデシリアライズされる。USB装置820のSERDES回路833のシリアライザ回路832によってシリアライズされた複数の光信号は、シリアルデータライン813-2を通じてUSBホスト装置810のSERDES回路823に伝送され、SERDES回路823のデシリアライザ824によって、前記複数の光信号は、複数の並列電気信号にデシリアライズされる。図22は、本発明の光シリアライザ/デシリアライザSERDESが使われるCANシリアル通信を使うデータ処理システムのブロック図である。従来のUSBシリアル通信プロトコルは、http://en.wikipedia.org/wiki/Controller_area_networkとそこで引用された複数の参照とこれらに含まれた内容とをレファレンスとして参照する。図22を参照すると、本発明の概念によるCANシステム900は、光バスライン913-1、913-2を含む光シリアルバス911を通じて直列に通信する第1装置910と第2装置920とを含む。第1装置910は、マイクロコントローラまたはそれと類似した装置であり得る。光バスライン913-1、913-2は、STPshieldedtwistedpairまたはUTPunshieldedtwistedpairとして具現可能である。それぞれのバスライン913-1、913-2を通じて伝送されるそれぞれの信号CAN_L、CAN_Hは、差動信号である。第1装置910と第2装置920のそれぞれは、本発明の概念によるSERDES回路を含むそれぞれのインターフェース回路を含む。第1装置910と第2装置920は、それぞれのSERDES回路を用いて光シリアルバス911を通じて複数の光シリアル信号を伝送することによって直列に通信する。第1装置910のシリアライザ回路922によってシリアライズされた複数の光信号は、シリアルバスライン913-1、913-2を通じて第2装置920のSERDES回路に伝送され、第2装置920のSERDES回路のデシリアライザ934によって、前記複数の光信号は、複数の並列電気信号にデシリアライズされる。第2装置920のSERDES回路のシリアライザ回路932によってシリアライズされた複数の光信号は、シリアルバスライン913-1、913-2を通じて第1装置910のSERDES回路に伝送され、第1装置910のSERDES回路のデシリアライザ924によって、前記複数の光信号は、複数の並列電気信号にデシリアライズされる。前述したように、本発明の概念は、MIPIMobileIndustryProcessorInterfaceアライアンスAllianceによって或る形態のシリアル通信プロトコルに適用可能である。MIPIについての情報と具体的な内容は、http://www.mipi.org/aoverview.shtml、http://en.wikipedia.org/wiki/Mobile_Industry_Processor_Interfaceとそこで引用された複数の参照とこれらに含まれた内容とをレファレンスとして参照する。図23は、本発明の実施形態による光シリアライザ/デシリアライザSERDESを含み、MIPIアライアンスによって保持されるシリアル通信インターフェースが使われたシステムのブロック図である。図23を参照すると、システム1000は、通信を制御する応用プロセッサ1010を含む。応用プロセッサ1010は、外部システムと装置を含むシリアル通信インターフェースとを含む。特に、応用プロセッサ1010は、それぞれのインターフェース1091、1081、及び1071を通じてスピーカー1090、マイクロホン1080、及び外部メモリのような保存装置1070に接続されうる。応用プロセッサ1010は、ディスプレイシリアルインターフェースdisplayserialinterface:以下、DSIを通じてディスプレイ装置1050と接続され、カメラシリアルインターフェースcameraserialinterface:以下、CSIを通じてデジタルカメラのようなイメージセンサーimagesenor1040と接続される。また、応用プロセッサ1010は、MIPIDigRFシリアルインターフェース1061を通じてRFチップ1060のようなRF装置と接続されうる。応用プロセッサ1010は、DigRFマスタ装置1022を含み、DigRF装置1060は、RFスレーブ装置1028を含む。DigRFマスタ装置1022とDigRF装置1060は、応用プロセッサ1010の制御によってMIPIDigRFバス1061を通じてそれぞれの物理階層装置physicallayerdevice1024、1026を通じて通信する。ディスプレイdisplay装置1050は、DSI装置1051を含み、応用プロセッサ1010は、DSIホスト装置1030を含む。DSIホスト装置1030とDSI装置1051は、DSIバス1053を通じて互いに直列に光通信を行う。前記目的を果たすために、DSIホスト装置1030とDSI装置1051のそれぞれは、本発明の概念による実施形態による光SERDES回路の少なくとも一部を含む。例えば、DSI装置1051は、シリアライザ回路1055を含むDSIホスト装置1030から受信されたシリアライズされた光信号をデシリアライズするためのデシリアライザ回路1057を含む。イメージセンサー1040は、CSI装置1041を含み、応用プロセッサ1010は、CSIホスト装置1020を含む。CSIホスト装置1020とCSI装置1041は、CSIバス1043を通じて互いに直列に光通信を行う。前記目的を果たすために、CSIホスト装置1020とCSI装置1041のそれぞれは、本発明の概念による実施形態による光SERDES回路の少なくとも一部を含む。例えば、CSIホスト装置1020は、シリアライザ回路1047を含むCSI装置1041から受信されたシリアライズされた光信号をデシリアライズするためのデシリアライザ回路1045を含む。本発明のSERDESという用語は、本発明の概念による直列化及び/または並列化を行うあらゆる光学的デバイスに適用可能である。本発明の概念の光学的SERDES回路は、シリコンフォトニクス技術によるウェハー、チップchip、またはダイdieのような他の光デバイスを含む概念である。