"電界効果トランジスタであって、ゲート、ソース、およびドレイン;前記ソースと前記ドレインとの間の半導体層;ならびに前記ゲートと前記半導体層との間のゲート絶縁体を含み;前記ゲート絶縁体が、前記半導体層に隣接する第1の層;および第2の層を含み;前記第1の層が、第1の誘電率および第1の厚さを有するフルオロポリマーから形成され;前記第2の層が第2の誘電率および第2の厚さを有し、前記第1の誘電率は3未満であり、前記第1の厚さは200nm未満であり、前記第2の誘電率は5を超え、前記第2の厚さは500nm未満である、電界効果トランジスタ。前記第1の層が、80°Cを超えるガラス転移温度を有する非晶質フルオロポリマーから形成される、請求項1に記載の電界効果トランジスタ。前記非晶質フルオロポリマーが、フッ素化1,3-ジオキソールとテトラフルオロエチレンTFEとのコポリマー、パーフルオロフランPFFとテトラフルオロエチレンTFEとのコポリマー、パーフルオロ4-ビニルオキシル-1-アルケン類のホモポリマーまたはコポリマー、ならびにそれらの組み合わせからなる群から選択される、請求項2に記載の電界効果トランジスタ。前記フルオロポリマーが、4,5-ジフルオロ-2,2-ビストリフルオロメチル-1,3-ジオキソールPDDとテトラフルオロエチレンTFEとのコポリマー、または2,2,4-トリフルオロ-5-トリフルオロメトキシ-1,3-ジオキソールTTDとテトラフルオロエチレンTFEとのコポリマーである、請求項2に記載の電界効果トランジスタ。前記第2の層が無機材料から形成される、請求項1に記載の電界効果トランジスタ。前記第2の層の前記無機材料が、Al2O3、SiNx、TiO2、HfO2、Ta2O5、SiO2、Y2O3、ZrO2のいずれか1つの材料、またはそれらの組み合わせである、請求項5に記載の電界効果トランジスタ。前記第2の層の前記無機材料がAl2O3である、請求項5に記載の電界効果トランジスタ。前記ゲート絶縁体が、前記第1および第2の層からなる二重層である、請求項1に記載の電界効果トランジスタ。前記第2の層が、誘導性および/または配向性双極子を有するポリマーマトリックス、または永久双極子を有する分子がドープされたポリマーマトリックスを含む有機材料から製造される、請求項1に記載の電界効果トランジスタ。前記半導体層が有機半導体層であり、前記第1の層の材料が直交溶媒に対して可溶性である、請求項1に記載の電界効果トランジスタ。前記半導体層が、iペンタセン層、iiポリトリアリールアミンPTAA中のトリイソプロピルシリルエチニルTIPS-ペンタセン、iiiポリトリアリールアミンPTAA中の2,8-ジフルオロ-5,11-ビストリエチルシリルエチニルアントラジチオフェンdiF-TESADT、ivInGaZnO、およびvポリ{[N,N9-ビス2-オクチルドデシル-ナフタレン-1,4,5,8-ビスジカルボキシミド-2,6-ジイル]-alt-5,59-2,29-ビチオフェン}のいずれか1つの材料から選択される有機半導体層である、請求項1に記載の電界効果トランジスタ。前記半導体層が構造:を有する材料、またはこの材料とポリα-メチルスチレンPαMSとのブレンドを含む、請求項1に記載の電界効果トランジスタ。前記半導体層が構造:を有する材料を含む、請求項1に記載の電界効果トランジスタ。前記ゲート絶縁体が、前記第2の層と前記ゲートとの間に第3の層をさらに含む、請求項1に記載の電界効果トランジスタ。電界効果トランジスタであって、ゲート、ソース、およびドレイン;前記ソースと前記ドレインとの間の半導体層;ならびに前記ゲートと前記半導体層との間のゲート絶縁体を含み;前記ゲート絶縁体が:界面において前記半導体層に隣接する第1の層;および第2の層を含み;前記第1の層が第1の誘電率および第1の厚さを有し;前記界面が、連続バイアス応力下で経時的に前記ドレインと前記ソースとの間の電流に対して第1の作用を引き起こす複数のトラップを含み;前記第2の層が第2の誘電率および第2の厚さを有し、前記第2の誘電率が前記第1の誘電率よりも高く、連続バイアス応力下で経時的に前記第2の誘電率が増加することで、連続バイアス応力下で経時的に前記ドレインと前記ソースとの間の前記電流に対して第2の作用を引き起こすように、前記第2の層が配置され;前記第1および第2の厚さ、ならびに前記第1および第2の誘電率が、前記第1の作用が少なくとも部分的に前記第2の作用を補償するような厚さおよび誘電率である、電界効果トランジスタ。連続バイアス応力下で経時的に前記第2の誘電率を増加させる双極子を前記第2の層が含む、請求項15に記載の電界効果トランジスタ。前記第1の層が、80°Cを超えるガラス転移温度を有する非晶質フルオロポリマーから形成される、請求項15に記載の電界効果トランジスタ。前記第2の層が無機材料から形成される、請求項15に記載の電界効果トランジスタ。前記第2の層の前記無機材料が、Al2O3、SiNx、TiO2、HfO2、Ta2O5、SiO2、Y2O3、ZrO2のいずれか1つの材料、またはそれらの組み合わせである、請求項18に記載の電界効果トランジスタ。前記第1の層が、フッ素化1,3-ジオキソールとテトラフルオロエチレンTFEとのコポリマー、パーフルオロフランPFFとテトラフルオロエチレンTFEとのコポリマー、ならびにパーフルオロ4-ビニルオキシル-1-アルケン類のホモポリマーまたはコポリマーのいずれか1つの材料、あるいはそれらの組み合わせから形成される、請求項15に記載の電界効果トランジスタ。前記第1の層が、4,5-ジフルオロ-2,2-ビストリフルオロメチル-1,3-ジオキソールPDDとテトラフルオロエチレンTFEとのコポリマー、または2,2,4-トリフルオロ-5-トリフルオロメトキシ-1,3-ジオキソールTTDとテトラフルオロエチレンTFEとのコポリマーから形成される、請求項15に記載の電界効果トランジスタ。前記第2の層が、原子層堆積ALD、電子ビーム堆積、RFスパッタリング、化学気相堆積CVDまたはPECVD、パルス層堆積PLD、スピンコーティング、印刷、積層、ドクターブレード法のいずれか1つの技術によって堆積される、請求項15に記載の電界効果トランジスタ。任意選択で前記第2の層の材料がAl2O3であり、前記第2の層が原子層堆積ALDによって堆積される、請求項21に記載の電界効果トランジスタ。前記第1の層の前記厚さが200nm未満である、請求項15に記載の電界効果トランジスタ。前記第2の層の前記厚さが500nm未満である、請求項15に記載の電界効果トランジスタ。前記ゲート絶縁体が、前記第1および第2の層からなる二重層である、請求項15に記載の電界効果トランジスタ。前記ゲート絶縁体が、前記第2の層と前記ゲートとの間に第3の層をさらに含む、請求項15に記載の電界効果トランジスタ。前記半導体層が有機半導体層であり、前記第1の層の材料が直交溶媒に対して可溶性である、請求項15に記載の電界効果トランジスタ。前記半導体層が、iペンタセン層、iiポリトリアリールアミンPTAA中のトリイソプロピルシリルエチニルTIPS-ペンタセン、iiiポリトリアリールアミンPTAA中の2,8-ジフルオロ-5,11-ビストリエチルシリルエチニルアントラジチオフェンdiF-TESADT、ivInGaZnO、およびvポリ{[N,N9-ビス2-オクチルドデシル-ナフタレン-1,4,5,8-ビスジカルボキシミド-2,6-ジイル]-alt-5,59-2,29-ビチオフェン}のいずれか1つの材料から選択される有機半導体層である、請求項15に記載の電界効果トランジスタ。前記半導体層が無機半導体層である、請求項15に記載の電界効果トランジスタ。前記第2の層の比誘電率が5を超える、請求項15に記載の電界効果トランジスタ。前記電界効果トランジスタがトップゲート電界効果トランジスタであり、前記ゲート絶縁体が、前記半導体層の上部に配置され、前記第1の層が前記半導体層の上部に配置され、第2の層が前記第1の層の上部に配置される、請求項15に記載の電界効果トランジスタ。前記半導体層が構造:を有する材料、またはこの材料とポリα-メチルスチレンPαMSとのブレンドを含む、請求項15に記載の電界効果トランジスタ。前記半導体層が構造:を有する材料を含む、請求項15に記載の電界効果トランジスタ。トップゲート電界効果トランジスタの製造方法であって、ソース、ドレイン、ゲート、前記ソースと前記ドレインとの間の半導体層、および前記ゲートと前記半導体層との間のゲート絶縁体を提供するステップを含み;前記ゲート絶縁体を提供するステップが:第1の誘電率および第1の厚さを有する第1の層を堆積するステップであって、前記第1の層が前記半導体層との界面を画定し;前記第1の層の前記堆積が、連続バイアス応力下で経時的にドレインソース電流に対して第1の作用を引き起こす複数のトラップを前記界面が含むように行われるステップと;第2の誘電率および第2の厚さを有する第2の層を堆積するステップであって、前記第2の誘電率が前記第1の誘電率よりも高く、前記第2の誘電率は、連続バイアス応力下で経時的に増加し、連続バイアス応力下で経時的に前記ドレインソース電流に対して第2の作用を引き起こすステップとを含み;前記第1および第2の厚さ、ならびに前記第1および第2の誘電率が、前記第1の作用が少なくとも部分的に前記第2の作用を補償するように選択される、方法。少なくとも1種類の電子輸送有機半導体と、少なくとも1種類のポリマーマトリックスとを含む組成物。電子輸送有機半導体が約1,000以下の分子量を有する、請求項1に記載の組成物。前記ポリマーがアリールアミンを含む、請求項1に記載の組成物。前記ポリマーが任意選択で置換されたポリスチレンである、請求項1に記載の組成物。本発明の目的は、高い電気的安定性を有し同時に低電圧で動作可能なFETを提供することである。より詳細には、本発明の目的は、連続バイアス応力下で改善された性能を示すFETを提供することである。本発明の一実施形態によると、ゲート、ソース、およびドレインを含む電界効果トランジスタが提供される。前記ソースと前記ドレインとの間に半導体層が延在し、ゲートと半導体層との間にゲート絶縁体が設けられる。ゲート絶縁体は、第1の層および第2の層を含む。第1の層は、第1の誘電率および第1の厚さを有し、界面に沿って半導体層に接触する。この界面は、連続バイアス応力下で経時的にドレインとソースとの間の電流に対して第1の作用を引き起こす複数のトラップを含む。第2の層は、第2の誘電率および第2の厚さを有し、第2の誘電率は第1の誘電率よりも高い。前記第2の誘電率が連続バイアス応力下で経時的に増加することで、連続バイアス応力下で経時的にドレインとソースとの間の電流に対して第2の作用が生じるように、第2の層が配置される。第1および第2の厚さ、ならびに第1および第2の誘電率は、前記第1の作用が少なくとも部分的に前記第2の作用を補償するような厚さおよび誘電率である。連続バイアス応力の印加は、FETの通常動作に相当するドレイン電圧およびゲート電圧が、長時間たとえば1時間印加されることを意味する。たとえば典型的なDCバイアス応力試験の場合、ドレイン電圧およびゲート電圧は、FETの閾値電圧に等しいかそれより数ボルト高くてよい。本発明の一実施形態によると、連続バイアス応力下での経時的なドレインとソースとの間の電流に対する前記第1の作用は、経時的な電流の増加にある一方で、連続バイアス応力下での経時的なドレインとソースとの間の電流に対する前記第2の作用は、この電流の減少にある。第1および第2の厚さ、ならびに第1および第2の誘電率は、経時的な増加が、経時的な減少を少なくとも部分的に補償するような厚さおよび誘電率である。そのように、連続バイアス応力下での経時的なドレインとソースとの間の電流の変動が、限定された範囲内に維持される。好ましくは前記変動は、連続バイアスを1時間印加した場合に初期電流の3パーセント未満である。本発明の一実施形態によると、連続バイアス応力下ソース電圧に対するドレイン電圧およびゲート電圧が、閾値電圧よりも少なくとも0.5V高く、すなわち|VG|、|VD|>|Vth|0.5Vであるでのドレインとソースとの間の電流の変動は、1時間で5パーセント未満、好ましくは3パーセント未満である。より好ましくはこの変動は、2時間で5パーセント未満、好ましくは3パーセント未満である。本発明の一実施形態によると、第1および第2の厚さ、ならびに第1および第2の誘電率は、1時間のDCバイアス試験ソース電圧に対するドレイン電圧およびゲート電圧が、閾値電圧よりも少なくとも0.5V高い、すなわち|VG|、|VD|>|Vth|0.5Vであるの終了時に初期電流に対して規格化したソースとドレインとの間の電流の変動が0.03/時間未満、好ましくは0.015/時間未満となるような厚さおよび誘電率である。本発明の好ましい一実施形態によると、第2の層は、連続バイアス応力下で経時的に第2の誘電率の増加を引き起こす双極子を含む。そのように、第2の層中で双極子が導入されることによって、第1および第2の作用の最適の補償が得られるようにするために、第2の作用が影響を与えることができる。さらなる一実施形態においては、双極子によって分極の変化が発生し、これによって、半導体層と第1の層との間の界面でトラップされることによって発生する閾値電圧シフトが補償される。第2の層は、たとえば、双極性分子が導入された有機層であってよい。好ましい一実施形態によると、デバイスがDC電気的バイアスに長時間曝露したときに第2の誘電体層の分極率が変化して、それによって半導体層と第1の層との界面でトラップされることによって発生した閾値電圧の変化が補償されるように、第2の誘電体層が選択される。本発明の電界効果トランジスタは、トップゲートトランジスタまたはボトムゲートトランジスタであり得ることに留意されたい。さらに、本発明のトランジスタはnチャネル、pチャネル、または同時二極性のトランジスタであり得る。別の一実施形態によると電界効果トランジスタは、ゲート、ソース、ドレイン、前記ソースと前記ドレインとの間の半導体層、および前記ゲートと前記半導体層との間のゲート絶縁体を含む。ゲート絶縁体は、前記半導体層に隣接する第1の層;および第2の層を含む。第1の厚さを有する第1の層は、第1の誘電率を有する非晶質フルオロポリマーから形成される。第2の層は、第2の誘電率および第2の厚さを有する。第1の誘電率は3未満であり、第1の厚さは200nm未満である。第2の誘電率は5を超え、第2の厚さは500nm未満である。好ましい一実施形態においては、第2の厚さ300nm未満である。別の一実施形態においては、第2の厚さは50nm未満である。好ましい一実施形態によると、第1の層は、80°Cを超えるガラス転移温度を有する非晶質フルオロポリマーから形成される。好ましい一実施形態によると、第2の層は、無機材料から形成される。このようなゲート絶縁体を使用すると、フルオロポリマー層とより高いkを有する無機誘電体層とを組み合わせられることによって高いキャパシタンス密度および低い漏れ電流を実現できる。また、フルオロポリマーと半導体層との間の界面では、界面トラップ密度が大幅に減少し、この界面での極性相互作用が減少する。典型的にはこれによってヒステリシス作用が無視できる程度になる。トップゲート形状では、このような二重層は、通常、酸素および水分の半導体層中への拡散を大きく低下させ、それによって全体的なFET安定性を改善することができる障壁コーティングとしても機能する。したがって、この多層ゲート絶縁体によって得られる複合的な性質は、種々の半導体材料に適用することができる。さらに、この多層ゲート構造は、酸素プラズマ、ならびに水またはアセトンなどの一般的な有機溶媒への浸漬などの過酷な条件にFETがさらされる場合の有効な保護層として機能する。このため、金属ゲートをパターン化するためにフォトリソグラフィ法を使用することができる。一実施形態によると第1の層は、式:で表されるフッ素化1,3-ジオキソールおよびテトラフルオロエチレンTFEのコポリマーから形成される。その一例は、4,5-ジフルオロ-2,2-ビストリフルオロメチル-1,3-ジオキソールPDDとテトラフルオロエチレンTFEとのコポリマーであり、たとえば、X:F;Y,Z:CF3であるTEFLON登録商標AFであり、たとえばTEFLON登録商標AF160065モルのPDD、Tg160°C、誘電率1.93またはAF240087モルのPDD、Tg240°C、誘電率1.90である。別の例は、2,2,4-トリフルオロ-5-トリフルオロメトキシ-1,3-ジオキソールTTDとテトラフルオロエチレンTFEとのコポリマーであり、たとえばX:OCF3;Y、Z:FであるHYFLONADであり、たとえばHYFLONAD4040モルのTDD、Tg95°CまたはAD6060モルのTDD、Tg125°Cである。別の一実施形態によると、第1の層は、パーフルオロフランPFFとテトラフルオロエチレンTFEとの交互コポリマー;あるいは以下の式:で表されるパーフルオロ4-ビニルオキシル-1-アルケン類、または以下の構造:を有するPFF誘導体のホモポリマーまたはコポリマーから形成される。この種の好適な市販材料は、CYTOPの種類中に見いだすことができる。一例は、旭硝子株式会社より供給されるCYTOPグレードのCTL-809Mである。好ましい一実施形態によると、第2の層の無機材料は、Al2O3、SiNx、TiO2、HfO2、Ta2O5、SiO2、Y2O3、ZrO2、または他の任意の好適な材料のいずれか1つ、またはそれらの組み合わせを含む。特に好ましい材料の1つはAl2O3である。別の一実施形態によると、第2の層は、有機材料から製造され、たとえば、配向性および/または誘導性の双極子を有することで電荷分布を有するポリマーマトリックス、または永久双極子を有する分子がドープされたポリマーマトリックスを含むポリマーのいずれか1つの材料から製造される。このような永久双極子または誘導性双極子が存在することによって、第2の層上の電界を変化させる結果として、連続バイアス応力下で経時的に第2の層の誘電率が変化する。したがって、第2の層に、双極子挙動を有する材料を適切に選択することによって、前述の第2の作用を実現することができる。好ましい一実施形態によると、第2の層は:原子層堆積ALD、電子ビーム堆積、RFスパッタリング、化学気相堆積CVDまたはPECVD、パルス層堆積pulsed-layerdepositionPLD、スピンコーティング、印刷、積層、ドクターブレード法、またはその他の任意の周知の好適な方法のいずれか1つの技術によって堆積される。特に好ましい技術の1つは原子層堆積ALDである。Al2O3は高い比誘電率を有し、ALDによってその非常に薄い層を堆積することが可能である。このようにして、十分高いキャパシタンス密度を有し低電圧動作が可能なデバイスを得ることができる。好ましい一実施形態によると、第1の層の厚さは、200nm未満、好ましくは100nm未満、より好ましくは50nm未満である。好ましい一実施形態によると、第2の層の厚さは、500nm未満、好ましくは100nm未満、より好ましくは50nm未満である。典型的には、厚さが小さいことが好ましいが、十分に少ない漏れ電流および連続バイアス応力下で改善された安定性が保証される。より詳細には、厚さの選択は、第1および第2の厚さと第1および第2の誘電率との間の相互作用、ならびに第1の層と半導体層との間の界面で発生する連続バイアス応力での時間の関数としての閾値電圧シフトに通常は依存する。好ましい一実施形態によると、ゲート絶縁体は第1および第2の層からなる二重層である。好ましい一実施形態によると、ゲート絶縁体は、第2の層とゲートとの間に第3の層をさらに含む。ボトムゲートFETにおいては、この第3の層は、空気から保護するために半導体層の上部に通常は堆積される。このような第3の層は、障壁特性をさらに改善することができる。第3の層は、下にある無機誘電体層の不動態化層として機能する非晶質フルオロポリマーなどの任意の障壁コーティング材料から形成することができる。第3の層の厚さは、好ましくは100nm未満、より好ましくは50nm未満、最も好ましくは25nm未満である。非常に特殊な用途の場合、4つ以上の層を使用することもできるが、ゲート絶縁体の厚さを制限することが通常は好ましい。好ましい一実施形態によると、半導体層は有機半導体層であり、第1の層の材料は溶媒に対して可溶性である。フルオロポリマーと一般に使用される有機半導体層との間の溶媒直交性solventorthogonalityによって、トップゲート形状の場合には有機チャネル層の上部にスピンコーティング可能となる。好ましい一実施形態によると、半導体層は、ペンタセン層、トリイソプロピルシリルエチニルTIPS-ペンタセンのポリトリアリールアミンPTAA中のブレンド、または5,11-ビストリエチルシリルエチニルアントラジチオフェンdiF-TESADTのPTAA中のブレンドの材料のいずれか1つの材料から選択される有機半導体層である。別の一実施形態によると、半導体層は、遷移金属酸化物などの無機半導体層である。好ましい一実施形態によると、第2の比誘電率は5を超え、好ましくは7を超える。本発明は、さらに、上記開示の実施形態のいずれか1つによる複数の電界効果トランジスタを含む回路、たとえばディスプレイのバックプレーン回路、インバータ回路、リング発振器、論理ゲートなどに関する。本発明のさらなる一実施形態は、トップゲート電界効果トランジスタの製造方法であって、ソース、ドレイン、ゲート、ソースとドレインとの間の半導体層、および前記ゲートと前記半導体層との間のゲート絶縁体を提供するステップを含む方法を提供する。ゲート絶縁体を提供するステップは、第1の誘電率および第1の厚さを有する第1の層を堆積するステップを含む。第1の層によって、半導体層との界面が画定される。第1の層を堆積するステップ、および半導体層を提供するステップは、連続バイアス応力下で経時的にドレインソース電流に対して第1の作用を引き起こす複数のトラップを、界面が含むように行われる。ゲート絶縁体を提供するステップは、第2の誘電率および第2の厚さを有する第2の層を堆積するステップをも含み、前記第2の誘電率は前記第1の誘電率よりも高く、前記第2の誘電率は、連続バイアス応力下で経時的に増加し、連続バイアス応力下で経時的にドレインソース電流に対して第2の作用を引き起こす。第1および第2の厚さ、ならびに前記第1および第2の誘電率は、第1の作用が少なくとも部分的に第2の作用を補償するような方法で選択される。本発明の方法の好ましい一実施形態によると、ソースおよびドレインはガラス基板上にパターン化され、半導体層が前記ガラス基板上に堆積されることで、ソースおよびドレインが埋設される。本発明の方法の好ましい一実施形態によると、ゲート絶縁体は基板の上に堆積され、半導体層はゲート絶縁体の上に堆積される。本発明の方法の好ましい一実施形態によると、第1の層は、フルオロ溶媒を非晶質フルオロポリマーとともに使用してスピンコーティングすることによって堆積される。本発明の方法の好ましい一実施形態によると、第2の層は原子層堆積ALDによって堆積される。本発明の方法の好ましい一実施形態によると、ゲート絶縁体を提供するステップは、前記第2の層の上部に非晶質フルオロポリマーの第3の層を堆積するステップをさらに含む。別の一実施形態においては、少なくとも1種類の電子輸送半導体と、少なくとも1種類のポリマーマトリックスとを含む組成物が提供される。一実施形態においては、電子輸送有機半導体は、約1,000以下の分子量を有する。一実施形態においては、ポリマーは正孔輸送材料である。一実施形態においては、ポリマーはアリールアミンを含む。一実施形態においては、ポリマーは、ポリα-メチルスチレンなどの任意選択で置換されていてもよいポリスチレンである。ポリマーの量は、たとえば10重量~90重量とすることができ、半導体の量は、たとえば10重量~90重量とすることができる。図1Aは、本発明によるトップゲート電界効果トランジスタFETの第1の実施形態を示している。図示されるFETの実施形態は、基板101、半導体層102、半導体層に埋設されるまたは接触するソースおよびドレイン109、半導体層102の上のゲート絶縁体103、104、ならびにゲート絶縁体の上のゲート110を含む。ゲート絶縁体は、第1の材料、たとえば非晶質フルオロポリマーから形成された第1の層103と、典型的には高k誘電体である第2の誘電材料から形成された第2の層104とを含む。ソース電極およびドレイン電極109は、典型的には基板101上にパターン化され、半導体材料層102は、ソース電極およびドレイン電極109の上に堆積される。トップゲート構造は互い違い図1Aに示されるようにであってもよいし、ソースおよびドレイン109がゲート絶縁体層103に接触する場合は同一平面上にあってもよいことに留意されたい。トップゲート金属電極110は、典型的には第2の層104上にパターン化される。図1Bは、ボトムゲートFETの類似の実施形態を示しており、基板101’、ゲート110’、二重層ゲート誘電体103’、104’、半導体層102’、ならびにドレインおよびソース109’を有する。第1の層103、103’の厚さは、好ましくは200nm未満、より好ましくは100nm未満、最も好ましくは50nm未満である。さらに、好ましくは第2の層104、104’の厚さは、500nm未満、より好ましくは100nm未満、最も好ましくは50nm未満である。非晶質フルオロポリマー/高k酸化物二重層を使用することで、非晶質フルオロポリマーの良好な化学的性質と、高k酸化物の高い膜品質および大きいキャパシタンス密度とを併せ持つ。さらに、トップゲート形状の場合、この二重層ゲート誘電体は、単層の非晶質フルオロポリマーよりも環境曝露に対して良好な封止特性をも有する。第1の層の材料は、たとえば、フッ素化1,3-ジオキソールとテトラフルオロエチレンTFEとのコポリマー、たとえば4,5-ジフルオロ-2,2-ビストリフルオロメチル-1,3-ジオキソールPDDとテトラフルオロエチレンTFEとのコポリマー、または2,2,4-トリフルオロ-5-トリフルオロメトキシ-1,3-ジオキソールTTDとテトラフルオロエチレンTFEとのコポリマー;パーフルオロフランPFFとテトラフルオロエチレンTFEとのコポリマー;パーフルオロ4-ビニルオキシル-1-アルケン類のホモポリマーまたはコポリマーの材料のいずれか1つであり得る。第1の層は、たとえば、印刷またはコーティング技術の、スピンコーティング、ドクターブレード法、ワイヤーバーコーティング、吹き付けまたは浸漬コーティング、インクジェット印刷、グラビア印刷、フレキソ印刷、または他の周知の任意の好適な方法のいずれか1つによって、フルオロポリマーおよび1種類以上のフルオロ溶媒を有する配合物から堆積することができる。第2の層の誘電材料は、好ましくは高k無機誘電体であり、たとえば、Al2O3、SiNx、TiO2、HfO2、Ta2O5、SiO2、Y2O3、ZrO2、任意の他の好適な材料のいずれか1つの材料であり得る。あるいは、第2の層は、有機材料、たとえば、配向性および/または誘導性の双極子を含むポリマー、または永久双極子を有する分子がドープされたポリマーマトリックスのいずれか1つの材料から形成することができる。第2の層は、たとえば、原子層堆積ALD、電子ビーム堆積、RFスパッタリング、またはプラズマ強化化学気相堆積、パルスレーザー堆積PLD、またはその他の任意の周知の好適な技術のいずれか1つの技術によって堆積することができる。好ましい一実施形態によると、第2の層は、ALDによって堆積されたAl2O3層である。半導体層は、有機または無機のいずれかの半導体層とすることができる。有機層の例は、TIPS-ペンタセンおよびポリトリアリールアミンPTAA層、ペンタセン層、ルブレン層、TIPS-ペンタセンおよびPCBMC60層である。このような層は、たとえばスピンコーティング、または任意の好適な印刷またはコーティング技術、物理気相堆積、有機気相堆積、あるいは他の任意の周知の真空蒸着方法によって施すことができる。無機層の例は、InGaZnO、ZnO、InZnO、GaZnO、In2O3などの遷移金属酸化物、あるいは非晶質シリコンおよびポリシリコンなどの他の任意の周知の好適な半導体である。基板101は、典型的には剛性または可撓性の基板であり、たとえば剛性ガラス、可撓性ガラス、Siウエハ、PET、PES、PEN、ポリイミド、金属箔の基板である。このようなゲート誘電体は、連続DCバイアス下で分極率の変化が生じ、それによって半導体層102、102’、または半導体層と第1の層103、103’との間の界面でトラップされることによって発生する閾値電圧の変化が補償されることで、電気的安定性が改善されることを意図している。このことが図3に示されている。二重層誘電体を有するFET中のドレインソース電流に影響を与える不安定性の機構としては特に以下のものが挙げられる:半導体層と第1の層との界面における界面浅いまたは深いトラップ;ゲート電極とゲート誘電体との間の界面におけるゲート電荷注入;配向分極または第2の層中を移動する移動性不純物;半導体層の内側のバルクトラップ。界面トラップ第1の作用、ゲート電荷注入第2の作用、および配向分極第3の作用は、連続バイアス応力下で時間の関数としてドレインソース電流に対して主要な役割を果たし、図3が参照される。第1の作用によって電流が減少し、一方、第2および第3の作用では電流が増加する。本発明の一実施形態によると、第1および第2の層の厚さt1およびt2、ならびに誘電率k1およびk2は、これらの作用が少なくとも部分に互いを補償するように選択され、図3中の実線で描かれる電流曲線が参照される。図2は、本発明によるFETの第2の実施形態を示しており、これは第1の実施形態と類似しており要素101~104、109、110は要素201~204、209、210に対応している、その違いは、第3の層205が第2の層の上に加えられていることである。第3の層205は、好ましくは非晶質フルオロポリマーから形成される。このような第3の層は、下にある無機誘電体層204の不動態化層を形成し、それによってより良好な長期安定性を得ることができる。第3の層205の厚さは、好ましくは100nm未満、より好ましくは50nm未満、最も好ましくは25nm未満である。この厚さは、前述の補償作用をさらに改善するためにさらに最適化させることができる。しかし、ゲート絶縁体をできるだけ薄く維持することが通常は好ましく、図1Aに示される二重層ゲート絶縁体の安定性は典型的には十分な安定性となることに留意されたい。実施例1:CYTOP/Al2O3二重層を有しガラス基板を使用するTIPS-ペンタセンおよびポリトリアリールアミンPTAAのブレンドのチャネルに基づくOFET40nmのCYTOP;50nmのAl2O3ボトムコンタクトおよびトップゲート構造を有するOFETをガラス基板Corning1737上に作製した。ポリ-4-ビニルフェノールPVP緩衝層を、PVPMwが約20,000と架橋剤としてのポリメラミン-コ-ホルムアルデヒドとのプロピレングリコールモノメチルエーテルアセテートPGMEA中の2重量溶液から作製し、これを3000rpmで40秒間スピンコーティングすることによって堆積し、続いてN2を満たしたグローブボックス中でホットプレート上175°Cで1時間架橋させた。シャドーマスクを介した熱蒸着によって、Au50nmボトムコンタクトソース/ドレイン電極を堆積した。ペンタフルオロベンゼンチオールPFBTの自己組織化単層のAu電極上への形成を、N2を満たしたドライボックス中でエタノール中の10mmolのPFBT溶液に15分浸漬し、純エタノールで洗浄し、乾燥させることによって行った。TIPS-ペンタセンおよびPTAAのブレンドの溶液を以下のように調製した:TIPS-ペンタセンおよびPTAAを無水で99の1,2,3,4-テトラヒドロナフタレンSigmaAldrich中に30mg/mLの濃度で個別に溶解させ、2つの個別の溶液を混合して1:1の重量比を得た。TIPS-ペンタセンおよびPTAAのブレンドの活性層を、500rpmで10秒間および2000rpmで20秒間スピンコーティングすることによって堆積した。次に、N2を満たしたドライボックス中で、サンプルを室温で5分間乾燥させ、40°Cで16時間および100°Cで15分間アニールした。CYTOP40nm/Al2O350nm層をトップゲート誘電体として使用した。CYTOP溶液CTL-809Mは、濃度9重量のものを旭硝子AsahiGlassより購入した。厚さ40nmのCYTOP層を堆積するために、元の溶液を、それらの溶媒CT-solv.180で溶液:溶媒比が1:3.5となるように希釈した。3000rpmで60秒間スピンキャストすることによって厚さ40nmのCYTOP層を堆積した。このCYTOP40nm膜を100°Cで20分間アニールした。すべてのスピンコーティングおよびアニールプロセスは、N2を満たしたドライボックス中で行った。次に、CambridgeNanotechInc.のSavannah100ALDシステムを使用して、CYTOP層の上部にAl2O3誘電体膜50nmを堆積した。トリメチルアルミニウム[AlCH33]およびH2O蒸気への交互の曝露を用いて約0.1nm/サイクルの堆積速度で膜を110°Cで成長させた。最後に、シャドーマスクを介した熱蒸着によってAl150nmゲート電極を堆積した。得られたOFETを図4Bに示す。実施例2:ペンタセンチャネルに基づくOFET底部ソース/ドレイン電極を含む構造で、トップゲートペンタセンOFETを作製した。シャドーマスクを介してガラス基板上に室温で電子ビームeビームによって、Au80nmのボトムコンタクトソース/ドレイン電極を堆積した。次に、シャドーマスクを介した室温での熱蒸着によって、ペンタセン活性層50nmを堆積した。CYTOP40nm/Al2O350nm層をトップゲート誘電体として使用した。3000rpmで60秒間のスピンキャストによって、CYTOP40nm層をコーティングした。CYTOP膜を100°Cで20分間アニールした。トリメチルアルミニウム[AlCH33]およびH2O蒸気への交互の曝露を用いて約0.1nm/サイクルの堆積速度でAl2O3誘電体膜を110°Cで成長させた。次に、eビームによりAl電極を連続して堆積して、ゲート電極を形成した。実施例3:InGaZnOチャネルに基づく酸化物FET底部ソース/ドレイン電極を含む構造で、トップゲート非晶質InGaZnOのFETを作製した。最初に、電子ビームeビームを使用して室温でガラス基板Corning1737上にTi6nm/Au50nm/Ti6nmの三重層を堆積し、フォトリソグラフィによってパターン化し、続いてリフトオフプロセスを行った。次に、高周波RFスパッタリングによって、厚さ40nmのa-IGZOGa2O3:In2O3:ZnO=1:1:2モル活性層を堆積した。a-IGZO層の堆積後、デバイスをアニールした。チャネルを画定するために、脱イオン水で希釈した塩酸HCl:H2O=1:100を用いてウェットエッチングプロセスによってa-IGZO層をパターン化した。CYTOP40nm/Al2O350nm層をトップゲート誘電体として使用した。トリメチルアルミニウム[AlCH33]およびH2O蒸気への交互の曝露を用いて、Al2O3誘電体膜を110°Cで成長させた。40nmのCYTOP層の場合、2重量溶液を使用し、これを溶媒で希釈した。3000rpmで60秒間スピンキャストすることによってCYTOP40nm層をコーティングした。このCYTOP膜を100°Cで20分間アニールした。次に、Ti6nmおよびAu120nmをeビームによって連続して堆積し、フォトリソグラフィによってパターン化し、リフトオフプロセスを行って、ゲート電極を形成した。実施例4:CYTOP/SiNx二重層を有するTIPS-ペンタセンおよびPTAAのOFET実施例4は実施例1と同一であり、ALD法を使用してAl2O3を堆積する代わりに、110°Cのプロセス温度におけるプラズマ強化化学気相堆積PECVDによってSiNx材料を堆積することが異なる。非晶質半導体層の場合、フルオロポリマーおよび半導体層のガラス転移温度に依存して、より高温での動作も可能となることに留意されたい。実施例5:Hyflon/Al2O3二重層を有するTIPS-ペンタセンおよびPTAAのOFET実施例5は実施例1と同一であり、CYTOPを堆積する代わりに、HyflonAD40X材料の40nmの層が堆積されることが異なる。実施例6:Teflon登録商標/Al2O3二重層を有するTIPS-ペンタセンおよびPTAAのOFET実施例6は実施例1と同一であり、CYTOPを堆積する代わりに、Teflon登録商標材料の40nmの層が堆積されることが異なる。上記実施例はトップゲートFETに関するが、ボトムゲートFETもある程度類似の方法で製造できることは当業者には理解されよう。実施例7:CYTOP/Al2O3二重層を有しプラスチック基板を使用するTIPS-ペンタセンおよびポリトリアリールアミンPTAAのブレンドのチャネルに基づくOFETボトムコンタクトおよびトップゲート構造を有するOFETを、可撓性ポリエーテルスルホンPES基板上に作製した。ポリ-4-ビニルフェノールPVP緩衝層を、PVPMwが約20,000と架橋剤としてのポリメラミン-コ-ホルムアルデヒドとのプロピレングリコールモノメチルエーテルアセテートPGMEA中の2重量溶液から作製し、これを3000rpmで40秒間スピンコーティングすることによって堆積し、続いてN2を満たしたグローブボックス中でホットプレート上175°Cで1時間架橋させた。シャドーマスクを介した熱蒸着によって、Au50nmボトムコンタクトソース/ドレイン電極を堆積した。ペンタフルオロベンゼンチオールPFBTの自己組織化単層のAu電極上への形成を、N2を満たしたドライボックス中でエタノール中の10ミリモルのPFBT溶液に15分浸漬し、純エタノールで洗浄し、乾燥させることによって行った。TIPS-ペンタセンおよびPTAAのブレンドの溶液を以下のように調製した:TIPS-ペンタセンおよびPTAAを無水で99の1,2,3,4-テトラヒドロナフタレンSigmaAldrich中に30mg/mLの濃度で個別に溶解させ、2つの個別の溶液を混合して1:1の重量比を得た。TIPS-ペンタセンおよびPTAAのブレンドの活性層を、500rpmで10秒間および2000rpmで20秒間スピンコーティングすることによって堆積した。次にサンプルを、N2を満たしたドライボックス中100°Cで15分間アニールした。CYTOP40nm/Al2O350nm層をトップゲート誘電体として使用した。CYTOP溶液CTL-809Mは、濃度9重量のものを旭硝子より購入した。厚さ40nmのCYTOP層を堆積するために、元の溶液を、それらの溶媒CT-solv.180で溶液:溶媒比が1:3.5となるように希釈した。3000rpmで60秒間スピンキャストすることによって厚さ40nmのCYTOP層を堆積した。このCYTOP40nm膜を100°Cで20分間アニールした。すべてのスピンコーティングおよびアニールプロセスは、N2を満たしたドライボックス中で行った。次に、CambridgeNanotechInc.のSavannah100ALDシステムを使用して、CYTOP層の上部にAl2O3誘電体膜50nmを堆積した。トリメチルアルミニウム[AlCH33]およびH2O蒸気への交互の曝露を用いて約0.1nm/サイクルの堆積速度で膜を110°Cで成長させた。最後に、シャドーマスクを介した熱蒸着によってAl150nmゲート電極を堆積した。得られたOFETを図4Cに示す。実施例8:CYTOP/Al2O3二重層45nmのCYTOP;50nmのAl2O3を有するTIPS-ペンタセンおよびポリトリアリールアミンPTAAのブレンドのチャネルに基づくOFETボトムコンタクトおよびトップゲート構造を有するOFETをガラス基板Corning、Eagle2000上に作製した。シャドーマスクを介した熱蒸着によって、Au50nmボトムコンタクトソース/ドレイン電極を堆積した。ペンタフルオロベンゼンチオールPFBTの自己組織化単層のAu電極上への形成を、N2を満たしたドライボックス中でエタノール中の10mmolのPFBT溶液に15分浸漬し、純エタノールで洗浄し、乾燥させることによって行った。TIPS-ペンタセンおよびPTAAのブレンドの溶液を以下のように調製した:TIPS-ペンタセンおよびPTAAを無水で99の1,2,3,4-テトラヒドロナフタレンSigmaAldrich中に30mg/mLの濃度で個別に溶解させ、2つの個別の溶液を混合して1:1の重量比を得た。TIPS-ペンタセンおよびPTAAのブレンドの活性層を、500rpmで10秒間および2000rpmで20秒間スピンコーティングすることによって堆積した。次にサンプルを、N2を満たしたドライボックス中100°Cで15分間アニールした。CYTOP45nm/Al2O350nm層をトップゲート誘電体として使用した。CYTOP溶液CTL-809Mは、濃度9重量のものを旭硝子より購入した。厚さ45nmのCYTOP層を堆積するために、元の溶液を、それらの溶媒CT-solv.180で溶液:溶媒比が1:3.5となるように希釈した。3000rpmで60秒間スピンキャストすることによって厚さ45nmのCYTOP層を堆積した。このCYTOP45nm膜を100°Cで20分間アニールした。すべてのスピンコーティングおよびアニールプロセスは、N2を満たしたドライボックス中で行った。次に、CambridgeNanotechInc.のSavannah100ALDシステムを使用して、CYTOP層の上部にAl2O3誘電体膜50nmを堆積した。トリメチルアルミニウム[AlCH33]およびH2O蒸気への交互の曝露を用いて約0.1nm/サイクルの堆積速度で膜を110°Cで成長させた。最後に、シャドーマスクを介した熱蒸着によってAl150nmゲート電極を堆積した。得られたOFETを図4Dに示す。実施例9:CYTOP/Al2O3二重層45nmのCYTOP;50nmのAl2O3を有するdiF-TESADTおよびポリトリアリールアミンPTAAのブレンドのチャネルに基づくOFETTIPS-ペンタセンではなく2,8-ジフルオロ-5,11-ビストリエチルシリルエチニルアントラジチオフェンdiF-TESADTを使用したことを除けば、実施例9は実施例8と同一である。diF-TESADTの構造を以下に示す:得られたOFETを図4Eに示す。実施例10:CYTOP/Al2O3/CYTOP三重層20nmのCYTOP;50nmのAl2O3;20nmのCYTOPを有するTIPS-ペンタセンおよびポリトリアリールアミンPTAAのブレンドのチャネルに基づくOFETボトムコンタクトおよびトップゲート構造を有するOFETをガラス基板Corning、Eagle2000上に作製した。シャドーマスクを介した熱蒸着によって、Au50nmボトムコンタクトソース/ドレイン電極を堆積した。ペンタフルオロベンゼンチオールPFBTの自己組織化単層のAu電極上への形成を、N2を満たしたドライボックス中でエタノール中の10mmolのPFBT溶液に15分浸漬し、純エタノールで洗浄し、乾燥させることによって行った。TIPS-ペンタセンおよびPTAAのブレンドの溶液を以下のように調製した:TIPS-ペンタセンおよびPTAAを無水で99の1,2,3,4-テトラヒドロナフタレンSigmaAldrich中に30mg/mLの濃度で個別に溶解させ、2つの個別の溶液を混合して1:1の重量比を得た。TIPS-ペンタセンおよびPTAAのブレンドの活性層を、500rpmで10秒間および2000rpmで20秒間スピンコーティングすることによって堆積した。次にサンプルを、N2を満たしたドライボックス中100°Cで15分間アニールした。CYTOP45nm/Al2O350nm層をトップゲート誘電体として使用した。CYTOP溶液CTL-809Mは、濃度9重量のものを旭硝子より購入した。厚さ20nmのCYTOP層を堆積するために、元の溶液を、それらの溶媒CT-solv.180で溶液:溶媒比が1:7となるように希釈した。3000rpmで60秒間スピンキャストすることによって、厚さ20nmのCYTOPの第1の層を堆積した。このCYTOP20nm膜を100°Cで20分間アニールした。次に、CambridgeNanotechInc.のSavannah100ALDシステムを使用して、CYTOP層の上部にAl2O3誘電体膜50nmを堆積した。トリメチルアルミニウム[AlCH33]およびH2O蒸気への交互の曝露を用いて約0.1nm/サイクルの堆積速度で膜を110°Cで成長させた。Al2O3の第2の層の上部に、厚さ20nmのCYTOPの第3の層を堆積した。このCYTOP20nm膜を100°Cで20分間アニールした。すべてのスピンコーティングおよびアニールプロセスは、N2を満たしたドライボックス中で行った。最後に、シャドーマスクを介した熱蒸着によってAl150nmゲート電極を堆積した。得られたOFETを図4Fに示す。実施例11:ペンタセンおよびInGaZnOに基づくFETおよびインバータトップゲートおよびボトムコンタクトソースおよびドレイン電極形状を有する有機無機複合相補型インバータを作製した。最初に、ソース電極およびドレイン電極を画定するために、室温でガラス基板上にシャドーマスクを介して、電子ビームeビームを使用して、Ti/Au6nm/50nm電極を堆積した。異なるアスペクト比で水平に分布する重なり合わないペンタセン正孔輸送チャネルおよびa-IGZO電子輸送チャネルを、ソース/ドレイン電極の上に形成した。O2/Ar2/98雰囲気中、3mTorrの作動圧力で125Wの出力を使用して、シャドーマスクを介したrfスパッタリングによって、厚さ30nmのa-IGZOGa2O3:In2O3:ZnO=1:1:1mol活性層を室温で堆積した。これらの構造を空気中300°Cで30分間アニールした。次に、25°Cの基板温度および2×10-8Torrの初期圧力で熱蒸発を使用し、シャドーマスクを介して、厚さ50nmのペンタセン層を堆積した。熱蒸着前に、ペンタセンは勾配領域昇華を使用して精製した。CYTOP40nm/Al2O350nm層をトップゲート誘電体として使用した。CYTOP溶液CTL-809Mは、濃度9重量のものを旭硝子より購入した。厚さ45nmのCYTOP層を堆積するために、元の溶液を、それらの溶媒CT-solv.180で溶液:溶媒比が1:3.5となるように希釈した。3000rpmで60秒間スピンキャストすることによって厚さ45nmのCYTOP層を堆積した。このCYTOP45nm膜を100°Cで20分間アニールした。すべてのスピンコーティングおよびアニールプロセスは、N2を満たしたドライボックス中で行った。次に、CambridgeNanotechInc.のSavannah100ALDシステムを使用して、CYTOP層の上部にAl2O3誘電体膜50nmを堆積した。トリメチルアルミニウム[AlCH33]およびH2O蒸気への交互の曝露を用いて約0.1nm/サイクルの堆積速度で膜を110°Cで成長させた。最後に、シャドーマスクを介した熱蒸着によってAl50nmゲート電極を堆積した。得られたインバータを図4Gに示す。実施例12:CYTOP/Al2O3二重層45nmのCYTOP;50nmのAl2O3および蒸着Auソース/ドレイン電極を有するPolyeraActivInkN2200に基づくOFETボトムコンタクトおよびトップゲート構造を有するOFETをガラス基板Corning、Eagle2000上に作製した。シャドーマスクを介した熱蒸着によって、Au50nmボトムコンタクトソース/ドレイン電極を堆積した。インクジェット印刷用半導体配合物は、NDIポリマーのポリ{[N,N9-ビス2-オクチルドデシル-ナフタレン-1,4,5,8-ビスジカルボキシミド-2,6-ジイル]-alt-5,59-2,29-ビチオフェン}、PNDI2OD-T2、PolyeraActivInkN2200を主成分とする。PNDI2OD-T2インクを以下のように調製した:活性材料の濃度が0.5となるようにするため、NDIポリマーを、無水で99の1,2,3,4-テトラヒドロナフタレンSigmaAldrichおよび99のメシチレンSigmaAldrichの体積比1:1の混合物中に溶解させた。配合物を周囲条件で終夜撹拌した。PolyeraActivInkN2200の構造を以下に示す:DimatixDMP2831インクジェット印刷システムを使用して、半導体層をパターン化した。活性材料の厚さ約150nmの層を空気中室温で印刷した。CYTOP45nm/Al2O350nm層をトップゲート誘電体として使用した。CYTOP溶液CTL-809Mは、濃度9重量のものを旭硝子より購入した。厚さ45nmのCYTOP層を堆積するために、元の溶液を、それらの溶媒CT-solv.180で溶液:溶媒比が1:3.5となるように希釈した。3000rpmで60秒間スピンキャストすることによって厚さ45nmのCYTOP層を堆積した。このCYTOP45nm膜を100°Cで20分間アニールした。すべてのスピンコーティングおよびアニールプロセスは、N2を満たしたドライボックス中で行った。次に、CambridgeNanotechInc.のSavannah100ALDシステムを使用して、CYTOP層の上部にAl2O3誘電体膜50nmを堆積した。トリメチルアルミニウム[AlCH33]およびH2O蒸気への交互の曝露を用いて約0.1nm/サイクルの堆積速度で膜を110°Cで成長させた。最後に、シャドーマスクを介した熱蒸着によってAl100nmゲート電極を堆積した。得られたOEFTを図4Hに示す。実施例13:CYTOP/Al2O3二重層45nmのCYTOP;50nmのAl2O3および蒸着Agソース/ドレイン電極を有するPolyeraActivInkN2200に基づくOFETボトムコンタクトソース/ドレイン電極にAuの代わりにAgを使用したことを除けば、実施例13は実施例12と同一である。実施例14:CYTOP/Al2O3二重層45nmのCYTOP;50nmのAl2O3および印刷Agソース/ドレイン電極を有するPolyeraActivInkN2200に基づくOFETAgボトムコンタクトソース/ドレイン電極をDimatixDMP2831インクジェットプリンタによって印刷したことを除けば、実施例14は実施例14と同一である。実施例15:CYTOP/Al2O3二重層45nmのCYTOP;50nmのAl2O3を有するLEH-III-002aに基づくOFETボトムコンタクトおよびトップゲート構造を有するOFETをガラス基板Corning、Eagle2000上に作製した。シャドーマスクを介した熱蒸着によって、Au50nm、Al50nm、およびAg50nmのボトムコンタクトソース/ドレイン電極を堆積した。ジクロロベンゼンから調製した30mg/mlの溶液を500rpmで10秒間、続いて2000rpmで20秒間スピンコーティングすることによって、LEH-III-002aLEH-III085g、LEH-119aの有機半導体の薄膜を堆積した。LEH-III-002aLEH-III-085g、LEH-III-119aは以下の式で表される:LEH-III-119aLEH-III-085gおよびPαMSの別個の30mg/mlの溶液を混合して、ポリマーマトリックスのポリα-メチルスチレンPαMSMw100,000とのブレンドを調製した。ポリα-メチルスチレンPαMSMw100,000は以下の式で表される:500rpmで10秒間、続いて2000rpmで20秒間スピンコーティングすることによって、ブレンド膜を堆積した。単独およびブレンドの膜を100°Cで15分間アニールした。CYTOP45nm/Al2O350nm層をトップゲート誘電体として使用した。CYTOP溶液CTL-809Mは、濃度9重量のものを旭硝子より購入した。厚さ45nmのCYTOP層を堆積するために、元の溶液を、それらの溶媒CT-solv.180で溶液:溶媒比が1:3.5となるように希釈した。3000rpmで60秒間スピンキャストすることによって厚さ45nmのCYTOP層を堆積した。このCYTOP45nm膜を100°Cで20分間アニールした。すべてのスピンコーティングおよびアニールプロセスは、N2を満たしたドライボックス中で行った。次に、CambridgeNanotechInc.のSavannah100ALDシステムを使用して、CYTOP層の上部にAl2O3誘電体膜50nmを堆積した。トリメチルアルミニウム[AlCH33]およびH2O蒸気への交互の曝露を用いて約0.1nm/サイクルの堆積速度で膜を110°Cで成長させた。最後に、シャドーマスクを介した熱蒸着によってAl150nmゲート電極を堆積した。実施例16:CYTOP/Al2O3二重層45nmのCYTOP;50nmのAl2O3を有するDRR-IV-209nに基づくOFETボトムコンタクトおよびトップゲート構造を有するOFETをガラス基板Corning、Eagle2000上に作製した。シャドーマスクを介した熱蒸着によって、シャドーマスクを介した熱蒸着によって、Au50nmボトムコンタクトソース/ドレイン電極を堆積した。1,4-ジオキサン20mg/mLおよびジクロロベンゼン20mg/mLから調製した溶液を500rpmで10秒間および2,000rpmで20秒間スピンコーティングすることによって、基板上にDRR-IV-209nの有機半導体層を形成した。DRR-IV-209nは以下の式で表される:次に、N2を満たしたドライボックス中で、サンプルを100°C1,4-ジオキサンサンプルおよび120°Cジクロロベンゼンサンプルで10分間アニールした。CYTOP45nm/Al2O350nm層をトップゲート誘電体として使用した。CYTOP溶液CTL-809Mは、濃度9重量のものを旭硝子より購入した。厚さ45nmのCYTOP層を堆積するために、元の溶液を、それらの溶媒CT-solv.180で溶液:溶媒比が1:3.5となるように希釈した。3000rpmで60秒間スピンキャストすることによって厚さ45nmのCYTOP層を堆積した。このCYTOP45nm膜を100°Cで20分間アニールした。すべてのスピンコーティングおよびアニールプロセスは、N2を満たしたドライボックス中で行った。次に、CambridgeNanotechInc.のSavannah100ALDシステムを使用して、CYTOP層の上部にAl2O3誘電体膜50nmを堆積した。トリメチルアルミニウム[AlCH33]およびH2O蒸気への交互の曝露を用いて約0.1nm/サイクルの堆積速度で膜を110°Cで成長させた。最後に、シャドーマスクを介した熱蒸着によってAl150nmゲート電極を堆積した。異なるCYTOP層/Al2O3層の厚さを有するOFETの比較試験本発明の実施形態の利点を説明するため、図4AのOFET構造について以下の試験を行った。異なるCYTOP層/Al2O3層の厚さを有する5つのOFETを比較した:CYTOP25nm/Al2O350nm;CYTOP40nm/Al2O350nm;CYTOP530nm/Al2O350nm;ゲート誘電体としてのAl2O3100nm層;ゲート誘電体としてのCYTOP780nm層。試験するすべてのOFETで、基板301は、ポリ-4-ビニルフェノールPVPがコーティングされたガラス基板であり、半導体材料302は、基板上にスピンコーティングされたTIPS-ペンタセンおよびPTAAのブレンドである。堆積後、TIPS-ペンタセンおよびPTAAのブレンド膜の垂直相分離を誘導するためのアニールを行った。金50nmおよびアルミニウム150nmを、ボトムコンタクトソース/ドレイン電極およびトップゲート電極としてそれぞれ使用した。半導体層の堆積前に、金属および有機界面の間の接触を改善するために、金電極の表面をペンタフルオロベンゼンチオールPFBTの自己組織化単層で処理した。図5は、3つの異なるCYTOP層厚さでの図4AのOFETの、連続バイアス応力下の時間の関数としての初期ドレイン電流IDS0に対するドレイン-ソース電流IDSの比を比較しているtCYTOP=25、40、530nmのそれぞれでVG=VD=-6V、-8V、-25V。これらの測定は、適切なCYTOP層厚さを選択することによって、連続バイアス応力下での時間の関数としてのドレイン電流の変化に影響を与えることが可能なことを示している。この例では、40nmのCYTOP層厚さで最良の結果が得られる。このCYTOP層厚さの最適値は、Al2O3層および誘電率の厚さによって影響されることに留意されたい。このことは、以下の式ならびに図6Aおよび6Bを考慮することによってより十分に理解できるであろう。各層の電界:各層中の実効電圧:ここで、EiおよびViはそれぞれ、厚さtiおよび誘電率kiを有する層i中の電界および実効電圧を意味し、ゲート誘電体は、層iと、厚さtjおよび誘電率kjを有する層jとからなる。これらの式を図6A中に示している。図6Bに示されるように、Al2O3層の誘電率の変化の関数としてのCYTOP層上の電圧の変化に対する作用は、CYTOP層厚さの値が小さいほど大きくなる。このような勾配は、前述の補償作用を得るために必要である。厚いCYTOP層の場合、たとえば図6Bの500nmの曲線の場合、曲線はほぼ平坦であり、補償が得られないことを示している他の誘電率が依然として同じであると仮定している。図7Aおよび7Bは、Al2O3100nm、CYTOP780nm、およびCYTOP40nm/Al2O350nmの膜のキャパシタンス密度-電界C-E特性および電流密度-電界J-E特性をそれぞれ示している。すべての膜の誘電特性は、3.1×10-4cm2~2.4×10-1cm2の種々の面積で金100nm/誘電体/インジウム薄酸化物ITOがコーティングされたガラスの平行板コンデンサ形状を用いて、特性決定を行った。1kHzの周波数におけるAl2O3膜およびCYTOP膜の測定キャパシタンス密度Cinはそれぞれ78.6および2.3nF/cm2であった。抽出された誘電率k値は、Al2O3の場合で8.9、CYTOPの場合で2.0である。CYTOP/Al2O3二重層は1kHzの周波数で34.8nF/cm2のCinを示し、これはCYTOPおよびAl2O3の直列接続したコンデンサから推定される理論値34.6nF/cm2に近い。図7Bに示されるように、Al2O3膜およびCYTOP/Al2O3膜の漏れ電流密度は、最大3MV/cmの大きさで印加された電界において依然として3×10-7A/cm2未満である。対照的に、厚さ780nmのCYTOP膜の漏れ電流は、1.2MV/cmの印加電界で2×10-7A/cm2の値に到達した。図8A~8Bは、CYTOP40nm/Al2O350nmゲート誘電体を使用するOFETW/L=2550μm/180μmの窒素雰囲気での初期状態のデバイスで測定した伝達特性および出力特性を示している。OFETは、ヒステリシスを示さず、二重層ゲート誘電体の比較的高いCinのために、8Vの低電圧でμ=0.6cm2/Vsの最大値を達成した。平均値で、移動度μ=0.46±0.08cm2/Vs、閾値電圧Vth=-2.4±0.1V、Ion/Ioff=105、サブスレッショルド勾配SS=0.20±0.06V/decade、および最大界面トラップ密度5×1011cm-2が、これらの二重層デバイスで測定された。CYTOP単層を使用するOFETと比較すると、二重層を使用するOFETは、μは類似の値を示すが、高Cinのために低動作電圧ではVthおよびSSはより小さな値となり、Ion/Ioffはより大きな値となる。図9Aは、長期環境安定性および動作安定性を調べるために、各組のOFETに対して行った種々の条件の環境曝露および電気的応力をまとめた表を示している。環境安定性を調べるために、すべてのOFETを、30~50の間の相対湿度で通常の周囲条件に曝露した。μおよびVthの変動を離散間隔で監視した。各間隔において、各基板をN2を満たしたグローブボックス中に戻し、電気特性および動作安定性試験を行った。図9Bは、異なる種類のOFETにおいて、最長31日の空気への曝露後にμの有意な変化は観察されなかったことを示している。示されているように、TIPS-ペンタセンの良好な空気安定性も、これらのOFETの環境安定性に寄与している。Al2O3ゲート誘電体を有するOFETにおいて、5.5±2.0×10-3cm2/Vから最大1.1±0.4×10-2cm2/Vsへのμの平均値のゆるやかな増加が観察された。他のOFETにおいては、最初の11日の初期増加の後、μは変化せずに、CYTOPゲート誘電体を有するOFETで0.60±0.20cm2/Vs、CYTOP/Al2O3ゲート誘電体を有するOFETで0.52±0.09cm2/Vsの平均値を維持した。他方、種々のゲート誘電体を有するデバイスのVthの変動を図9Cに示している。Al2O3ゲート誘電体を有するOFETにおいては、オフからオンへの計画のVGSのスイープから測定したVthの平均値は、空気中で31日後に-2.4±0.3Vから-2.8±0.3Vに変化した。これは一見小さな変化であるが、強いヒステリシスと、デバイス間のVthの大きさおよび符号の大きなばらつきとが、これらのデバイスで観察された。対照的に、CYTOPゲート誘電体を有するヒステリシスのないOFETにおいては、空気中11日後に、Vthの-24.3±0.8Vから-4.0±0.7Vの大きな正のシフトが観察された。この初期変動の後、Vthの大きなシフトは観察されず、空気中31日後には-3.7±0.3Vの値に達した。わずかに小さいが類似の変化が、CYTOP/Al2O3二重層を有するヒステリシスのないOFETで観察された。空気中31日後、Vthは-2.5±0.1Vから-1.4±0.1Vへの小さなシフトのみが測定された。CYTOPゲート誘電体を有するデバイスと同様に、これらの変化のほとんどは最初の11日間で起こった。図9Dは、CYTOP40nm/Al2O350nm膜を有するOFETの移動度および閾値電圧Vthの変動を示している。本発明のトップゲート誘電体の封止特性を調べるために、Ca薄膜光透過試験を行った。CYTOP単層で保護されたCa膜は、空気への曝露から1時間以内に急速に酸化された一方で、CYTOP/Al2O3二重層またはAl2O3単層のいずれかで保護されたCa膜は、空気曝露が1日を超えた後でのみ劣化が開始したことが分かった。これらの実験から、CYTOPは疎水性のためH2O拡散の保護障壁となり、O2拡散がCa層の劣化に関与すると推測される。二重層ゲート誘電体を使用したOFETは、単層ゲート誘電体を使用したOFETよりも優れた環境安定性を示した。空気中で31日後、750Wの出力で5分間O2プラズマに曝露することによって、トップゲートOFET中に使用した誘電対の封止特性のさらなる試験を行い、この条件は、有機残渣および他の汚染物質を表面から除去することが知られているO2プラズマの高反応性のために、空気曝露よりも厳しい。図9Bおよび9Cは、O2プラズマ処理後、3つすべての種類のOFETでμまたはVthの大きな変化は観察されなかったことを示している。異なるOFETの電気的特性で観察された顕著な変化は、CYTOP単層を有するOFETにおけるIoffの大幅な増加であった。他方、Al2O3は、強力なO2プラズマに対する保護層として機能するため、Al2O3およびCYTOP/Al2O3ゲート誘電体を有するデバイスにおいてIon/Ioff比の有意な変化は観察されなかった。図9Aに示されるように、O2プラズマ処理後、CYTOP/Al2O3二重層を有するOFETの電気的性質を、210日7か月の累積空気曝露後に試験した。図9Bおよび9Cは、μおよびVthの平均値が、依然として実質的に変化していないことを示している。環境安定性に加えて、動作安定性も、回路設計および全体のデバイス寿命のために重要である。連続動作下での劣化の機構は、OFET、ならびに半導体およびゲート誘電体全体のすべての重要な界面での電荷トラップおよび脱トラップの事象と関連がある。動作中のOFET性能の低下は、μおよびVthの変化に反映される。トラップの動力学は、チャネルを流れるキャリアの密度に依存するため、トランジスタがより高い電力で動作する場合は、より激しい劣化が予想される。移動性不純物の拡散またはゲート誘電体の分極などの他の機構も、性能の低下に寄与しうる。これらの理由から、すべてのOFETの動作安定性を:1伝達特性の複数の連続スキャン、および2一定直流DCバイアス応力の印加チャネルを流れる電流密度がより高くなるためより厳しい条件であるの2つの方法で評価した。図10Aおよび10Bは、空気曝露前図10Aおよび31日の空気曝露後図10Bの、オフ領域からオン領域への複数の連続スキャン中のCYTOP40nm/Al2O350nmOFETで測定した伝達曲線のサンプリングを示している。最初の1000回のスキャン中は、OFETを空気に曝露する前のCYTOP/Al2O3ゲート誘電体を有するOFETで観察された伝達特性の変化は、図10Aの挿入図に示されるようにわずかであった。空気に曝露する前のこれらのデバイスの動作安定性をさらに試験するために、どちらもさらに20,000回のスキャンを行った。図10Aは、そのような条件下でさえ、両方の種類のOFETで観察される伝達特性の変化はわずかであったことを示している。図10Bに示されるように、31日間空気に曝露した後でさえも、複数の連続スキャン下での動作安定性が維持された。この顕著な安定性は、CYTOP/TIPS-ペンタセン界面の優れた電気的性質によるものである。図9Aに示されるように、OFETの空気曝露前および1000回のスキャン後に、異なる種類のOFETのデバイス1に、3600秒1時間のDCバイアス応力を加えた。図11Aは、すべてのOFETで測定し初期値で規格化したIDSの時間的変化を示している。Al2O3ゲート誘電体を有するOFETにおいては、規格化IDSの減少が測定され、1時間後に0.77の最終値に達した。同じ時間間隔で、CYTOPデバイスで測定した電流は0.9まで減少した。しかし、CYTOP/Al2O3二重層の変化は異なり、電流がわずかに増加して、1時間後に1.04の値に達した。図11Bは、空気に31日間曝露した後の1時間のバイアス応力に対するすべてのOFETで測定した規格化IDSの変化を示しているデバイス2。二重層ゲート誘電体を有するOFETにおいては、IDSをわずかに増加させる機構が、他のOFETで観察される機構と大きく異なる。さらに、二重層ゲート誘電体を有するOFETの動作安定性を、O2プラズマ処理後に、24時間の電気的バイアス応力にわたって電流変化を監視することによって試験した。図11Cは、規格化IDSの変化が元の値の4未満に維持されていることを示している。図11Dから分かるように、この顕著な安定性のために、DCバイアス応力の前後で伝達特性および出力特性の変化がわずかとなっている。前述したように、IDSはDCバイアス応力の初期段階中にわずかな増加を示すが、長時間の応力後にはゆっくりと減少することに注目されたい。図11Eは、初期状態のOFETDev.1、空気に31日間曝露した後Dev.2、O2プラズマ処理後Dev.3、空気曝露90日後Dev.4、150日間の空気曝露後Dev.5、210日間の空気曝露後Dev.6、および365日間の空気曝露後Dev.7のCYTOP40nm/Al2O350nm膜を有するOFETについて測定した24時間の電気的バイアス応力にわたるIDSの時間的変化を示している。図から分かるように、DC下のIDSのバイアスは±10未満であった。二重層を有するOFETの電気的バイアス下での顕著な安定性は、1CYTOP/TIPS-ペンタセン界面での固有の深いトラップによって生じるIDSの減少と、2CYTOP/Al2O3界面での配向を引き起こしうる双極子、および/またはゲート誘電体での電荷注入およびトラップによって生じるIDSの増加とによる補償作用によって得られる。CYTOP/Al2O3二重層誘電体を有するOFETの系統的な安定性の研究本発明の実施形態の利点を説明するため、CYTOP/Al2O3二重層誘電体を有するOFETに対して以下の研究を行った。pチャネルOFETに対するO2およびH2O曝露の影響を調べた。このようなOFETの伝達特性に対するO2およびH2O曝露の一般化された影響を図16Aおよび16Bに示している。図16Aは、O2はドーピングおよび酸化の両方の効果を有することを示しており、ドーピング効果は伝達特性曲線を右にシフトさせる傾向にあり、酸化効果は伝達特性曲線を左にシフトさせる傾向にある。図16Bは、H2Oは誘電分極を増加させ、これが伝達特性曲線を右にシフトさせる傾向にあるが、トラップを形成する効果も有し、これが伝達特性曲線を左にシフトさせる傾向にあることを示している。DCバイアス応力中のIDSの時間的変化に対するO2およびH2O曝露の一般化された影響を図16Cに示している。図16Cは、DCバイアス応力中のIDSに対するO2曝露の影響がほとんどないことを示している。しかし、H2O曝露は、DCバイアス応力中に経時的にIDSを減少させる。これらの効果の程度を試験するため、3つの異なるOFETについて試験を行った。その第1は、図4Dに示されるようなCYTOP/Al2O3二重層45nmのCYTOP;50nmのAl2O3を有するTIPS-ペンタセンおよびPTAAのブレンドのチャネルに基づくOFETであった。第2は、図4Eに示されるようなCYTOP/Al2O3二重層45nmのCYTOP;50nmのAl2O3を有するdiF-TESADTおよびPTAAのブレンドのチャネルに基づくOFETであった。第3は、図4Fに示されるようなCYTOP/Al2O3/CYTOP三重層20nmのCYTOP;50nmのAl2O3;20nmのCYTOPを有するTIPS-ペンタセンおよびPTAAのブレンドのチャネルに基づくOFETであった。これらのOFETに対して、図17に示される曝露順序で曝露を行った。図18A~18Cは、曝露順序の各段階における、キャパシタンスCinnF/cm2、移動度μcm2/Vs、および閾値電圧VthVを示している。これらの結果は、O2およびH2Oの影響が、CYTOP/Al2O3二重層およびCYTOP/Al2O3/CYTOP三重層OFETに対して可逆的であることを示している。図19Aおよび19Bは、曝露順序の各段階における、CYTOP/Al2O3二重層OFET45nmのCYTOP;50nmのAl2O3図19AおよびCYTOP/Al2O3/CYTOP三重層OFET20nmのCYTOP;50nmのAl2O3;20nmのCYTOP図19Bの20Hz~100万Hzの範囲の周波数でのキャパシタンスの変動を示している。図20Aおよび20Bは、CYTOP/Al2O3二重層45nmのCYTOP;50nmのAl2O3を有するTIPS-ペンタセンおよびPTAAのブレンドのチャネルに基づくOFETのDCバイアス中の伝達特性およびIDSの時間的変化を示している。このOFETの試験中に得られたデータを以下の表にまとめている。図21Aおよび21Bは、CYTOP/Al2O3二重層45nmのCYTOP;50nmのAl2O3を有するdiF-TESADTおよびPTAAのブレンドのチャネルに基づくOFETのDCバイアス中の伝達特性およびIDSの時間的変化を示している。このOFETの試験中に得られたデータを以下の表にまとめている。図22Aおよび22Bは、CYTOP/Al2O3/CYTOP三重層20nmのCYTOP;50nmのAl2O3;20nmのCYTOPを有するTIPS-ペンタセンおよびPTAAのブレンドのチャネルに基づくOFETのDCバイアス中の伝達特性およびIDSの時間的変化を示している。このOFETの試験中に得られたデータを以下の表にまとめている。種々のフルオロポリマーCYTOP、Hyflon、およびTeflon登録商標/無機Al2O3およびSiNx二重層の比較研究本発明の実施形態の利点を説明するため、フルオロポリマー二重層を有するコンデンサおよびOFETに対して以下の研究を行った。異なるフルロポリマーfluropolymer二重層を有する8つのコンデンサおよび8つのOFETを比較した。CYTOP45nm/Al2O350nm;Hyflon45nm/Al2O350nm;Teflon登録商標45nm/Al2O350nm;CYTOP20nm/Al2O350nm/CYTOP20nm;CYTOP45nm/SiNx50nm;Hyflon45nm/SiNx50nm;Teflon登録商標45nm/SiNx50nm;CYTOP20nm/SiNx50nm/CYTOP20nm。コンデンサを作製するため、シャドーマスクを介した熱蒸着によってAu50nm底部電極をガラス基板Corning1737上に堆積した。種々のフルオロポリマーCYTOP、Hyflon、およびTeflon登録商標/無機Al2O3およびSiNx二重層、およびCYTOP/無機Al2O3およびSiNx/CYTOP三重層を誘電体として使用した。CYTOP溶液CTL-809Mは、濃度9重量のものを旭硝子より購入した。Hyflon溶液Hyflon登録商標AD40Xは、濃度約6.6重量でSolvayより入手した。Teflon登録商標溶液601S2-100-6は、濃度6重量のものをDuPontより購入した。厚さ45nmのフルオロポリマー層を堆積するために、元の溶液を、それらの溶媒CYTOPの場合はCT-solv.180、Hyflonの場合はLS165、Teflon登録商標の場合はFC-40で、溶液:溶媒比がCYTOPの場合1:3.5、Hyflonの場合1:2、Teflon登録商標の場合1:3となるように希釈した。20nmのCYTOP層の場合、溶液:溶媒比は1:7となる。3000rpmCYTOPの場合および4000rpmHyflonおよびTeflon登録商標の場合で60秒間スピンコーティングすることによって、フルオロポリマー層を堆積した。堆積後、フルオロポリマー層を100°Cで20分間アニールした。次に、CambridgeNanotechInc.のSavannah100ALDシステムを使用して、フルオロポリマー層の上部にAl2O3誘電体膜50nmを堆積した。トリメチルアルミニウム[AlCH33]およびH2O蒸気への交互の曝露を用いて約0.1nm/サイクルの堆積速度で膜を110°Cで成長させた。SiNx膜s50nmは、プラズマ強化化学気相堆積PECVDによって110°Cでフルオロポリマー層上に堆積した。三重層誘電体の場合、Al2O3およびSiNx膜の上にCYTOP膜20nmを堆積し、100°Cで20分間アニールした。最後に、シャドーマスクを介した熱蒸着によってAl150nm上部電極を堆積した。図23A~23Dは、試験したコンデンサのキャパシタンス特性および電流密度-電界J-E特性を示している。試験したコンデンサの誘電性質のまとめが以下の表に含まれている。OFETを作製するために、ボトムコンタクトおよびトップゲート構造をガラス基板Corning、Eagle2000上に作製した。シャドーマスクを介した熱蒸着によってAu50nmボトムコンタクトソース/ドレイン電極を堆積した。ペンタフルオロベンゼンチオールPFBTの自己組織化単層のAu電極上への形成を、N2を満たしたドライボックス中でエタノール中の10mmolのPFBT溶液に15分浸漬し、純エタノールで洗浄し、乾燥させることによって行った。TIPS-ペンタセンおよびPTAAのブレンドの溶液を以下のように調製した:TIPS-ペンタセンおよびPTAAを無水で99の1,2,3,4-テトラヒドロナフタレンSigmaAldrich中に30mg/mLの濃度で個別に溶解させ、2つの個別の溶液を混合して1:1の重量比を得た。TIPS-ペンタセンおよびPTAAのブレンドの活性層を、500rpmで10秒間および2000rpmで20秒間スピンコーティングすることによって堆積した。次にサンプルを、N2を満たしたドライボックス中100°Cで15分間アニールした。種々のフルオロポリマーCYTOP、Hyflon、およびTeflon登録商標/無機Al2O3およびSiNx二重層およびCYTOP/無機Al2O3およびSiNx/CYTOP三重層を誘電体として使用した。CYTOP溶液CTL-809Mは、濃度9重量のものを旭硝子より購入した。Hyflon溶液Hyflon登録商標AD40Xは、濃度約6.6重量でSolvayより入手した。Teflon登録商標溶液601S2-100-6は、濃度6重量のものをDuPontより購入した。厚さ45nmのフルオロポリマー層を堆積するために、元の溶液を、それらの溶媒CYTOPの場合はCT-solv.180、Hyflonの場合はLS165、Teflon登録商標の場合はFC-40で、溶液:溶媒比がCYTOPの場合1:3.5、Hyflonの場合1:2、Teflon登録商標の場合1:3となるように希釈した。20nmのCYTOP層の場合、溶液:溶媒比は1:7となる。3000rpmCYTOPの場合および4000rpmHyflon、Teflon登録商標の場合で60秒間スピンコーティングすることによって、フルオロポリマー層を堆積した。堆積後、フルオロポリマー層を100°Cで20分間アニールした。次に、CambridgeNanotechInc.のSavannah100ALDシステムを使用して、フルオロポリマー層の上部にAl2O3誘電体膜50nmを堆積した。トリメチルアルミニウム[AlCH33]およびH2O蒸気への交互の曝露を用いて約0.1nm/サイクルの堆積速度で膜を110°Cで形成した。SiNx膜s50nmは、プラズマ強化化学気相堆積PECVDによって110°Cでフルオロポリマー層上に堆積した。三重層誘電体の場合、Al2O3およびSiNx膜の上にCYTOP膜20nmを堆積し、100°Cで20分間アニールした。最後に、シャドーマスクを介した熱蒸着によってAl150nmゲート電極を堆積した。図24Aおよび24Bは、CYTOP45nm/Al2O350nm二重層OFETの伝達特性および出力特性を示している。図24Cおよび24Dは、Hyflon45nm/Al2O350nm二重層OFETの伝達特性および出力特性を示している。図24Eおよび24Fは、Teflon登録商標45nm/Al2O350nm二重層OFETの伝達特性および出力特性を示している。図24Gおよび24Hは、CYTOP20nm/Al2O350nm/CYTOP20nm三重層OFETの伝達特性および出力特性を示している。図24Iおよび24Jは、CYTOP45nm/SiNx50nm二重層OFETの伝達特性および出力特性を示している。図24Kおよび24Lは、Hyflon45nm/SiNx50nm二重層OFETの伝達特性および出力特性を示している。図24Mおよび24Nは、Teflon登録商標45nm/SiNx50nm二重層OFETの伝達特性および出力特性を示している。図24Oおよび24Pは、CYTOP20nm/SiNx50nm/CYTOP20nm三重層OFETの伝達特性および出力特性を示している。試験したOFETの性能のまとめが以下の表に含まれている。フルオロポリマー/SiNx二重層OFETの電界効果移動度の値が、フルオロポリマー/Al2O3二重層OFETの値の10~100分の1であったことに注目されたい。他の実施形態で得られた結果図12Aおよび12Bは、最大1,000サイクルの伝達特性の複数のスキャン後、および18時間の一定DCバイアス応力後VGS=VDS=7VのCYTOP40nm/Al2O350nm二重層を有する非晶質InGaZnOのFETの伝達特性および出力特性を示している。複数の連続スキャン下または一定DCバイアス応力下では、酸化物FETは、移動度の低下を示さないが、閾値電圧はわずかに変化する。図13A~13Bは、審査官Examiner7で議論されるようにCYTOP40nm/Al2O350nmゲート誘電体およびプラスチックPES基板を使用するOFETW/L=2550μm/180μmの窒素雰囲気下での初期状態のデバイスから測定される伝達特性および出力特性を示している。OFETはヒステリシスを示さず、8Vの低電圧でμ=0.34cm2/Vsの最大値に達した。平均値で、移動度μ=0.24±0.08cm2/Vs、閾値電圧Vth=-1.3±0.1V、Ion/Ioff=104がこれらの二重層デバイスで測定された。CYTOP40nm/Al2O350nmゲート誘電体およびプラスチックPES基板を使用するOFETW/L=2550μm/180μmに、3600秒1時間のDCバイアス応力を加えた。図14Aは、このOFEDで測定し初期値で規格化したIDSの時間的変化を示している。プラスチック基板中のCYTOP/Al2O3二重層のOFETの変化は、図11Aを図14Aと比較すれば分かるように、ガラス基板デバイスの変化と類似していた。図14Bおよび14Cは、DCバイアス応力を加えた後のプラスチック基板OFETの伝達特性および出力特性を示している。図15Aおよび15Bは、CYTOP40nm/Al2O350nmゲート誘電体およびプラスチックPES基板を使用するOFETW/L=2550μm/180μmの、初期、空気中4か月後、および30分間の屈曲引張応力後の伝達特性および出力特性を示している。図15Cは、プラスチック基板OFETの屈曲に使用した屈曲装置を示している。図15Dは、プラスチック基板OFET抵抗負荷型インバータを使用して測定の、初期、2時間のDCバイアス応力後、空気中4か月後、および30分間の屈曲引張応力後の電圧伝達特性を示している。図25Aおよび25Bは、実施例11で議論したペンタセンおよびInGaZnOのFETのゲート電圧VGSに対するドレイン電流IDSを示している。図25Cは、60分間にわたるDCバイアス応力下で、ペンタセンおよびInGaZnOのFETに関して測定したIDSの時間的変化を、初期値で規格化して示している。図26Aおよび26Bは、実施例11で議論したペンタセンFETの伝達特性および出力特性を示している。図27Aおよび27Bは、実施例11で議論したInGaZnOのFETの伝達特性および出力特性を示している。図28Aおよび28Bは、図4Gのインバータの電圧伝達特性および静的利得を示している。図29Aおよび29Bは、実施例12において議論した、CYTOP/Al2O3二重層45nmのCYTOP;50nmのAl2O3および蒸着Auソース/ドレイン電極を有するPolyeraActivInkN2200に基づくOFETの伝達特性および出力特性を示している。図30Aおよび30Bは、実施例13において議論した、CYTOP/Al2O3二重層45nmのCYTOP;50nmのAl2O3および蒸着Agソース/ドレイン電極を有するPolyeraActivInkN2200に基づくOFETの伝達特性および出力特性を示している。図31Aおよび31Bは、実施例14において議論した、CYTOP/Al2O3二重層45nmのCYTOP;50nmのAl2O3および印刷Agソース/ドレイン電極を有するPolyeraActivInkN2200に基づくOFETの伝達特性および出力特性を示している。印刷し試験した印刷OFETの性能のまとめを以下の表が含んでいる。図32Aおよび32Bは、CYTOP/Al2O3二重層45nmのCYTOP;50nmのAl2O3およびAuボトムコンタクトソース/ドレイン電極を有するLEH-III-002aに基づくOFETのnチャネル動作における伝達特性および出力特性を示している。図33Aおよび33Bは、CYTOP/Al2O3二重層45nmのCYTOP;50nmのAl2O3およびAuボトムコンタクトソース/ドレイン電極を有するLEH-III-002aに基づくOFETのpチャネル動作における伝達特性および出力特性を示している。図34Aおよび34Bは、CYTOP/Al2O3二重層45nmのCYTOP;50nmのAl2O3およびAlボトムコンタクトソース/ドレイン電極を有するLEH-III-085gに基づくOFETの伝達特性および出力特性を示している。図35Aおよび35Bは、CYTOP/Al2O3二重層45nmのCYTOP;50nmのAl2O3およびAgボトムコンタクトソース/ドレイン電極を有するLEH-III-085g:PαMSに基づくOFETのnチャネル動作における伝達特性および出力特性を示している。図36Aおよび36Bは、CYTOP/Al2O3二重層45nmのCYTOP;50nmのAl2O3およびAgボトムコンタクトソース/ドレイン電極を有するLEH-III-085g:PαMSに基づくOFETのpチャネル動作における伝達特性および出力特性を示している。図37Aおよび37Bは、CYTOP/Al2O3二重層45nmのCYTOP;50nmのAl2O3およびAuボトムコンタクトソース/ドレイン電極を有するLEH-III-119aに基づくOFETに対する環境曝露試験の結果を示している。図37Aは、このOFETの初期、5日後、17日後、およびアニール後の伝達特性を示している。図37Bは、このOFETの初期、5日後、17日後の移動度および閾値電圧を示している。図38Aおよび38Bは、CYTOP/Al2O3二重層45nmのCYTOP;50nmのAl2O3およびAuボトムコンタクトソース/ドレイン電極を有するLEH-III-119a:PαMSに基づくOFETに対する環境曝露試験の結果を示している。図38Aは、このOFETの初期、5日後、17日後、およびアニール後の伝達特性を示している。図38Bは、このOFETの初期、5日後、17日後の移動度および閾値電圧を示している。図39Aおよび39Bは、CYTOP/Al2O3二重層45nmのCYTOP;50nmのAl2O3を有するDRR-IV-209nに基づくOFETの伝達特性および出力特性を示している。LEH-III-002a、LEH-III-085g、LEH-III-119a、DRR-IV-209nに基づくOFETの性能のまとめを以下の表に示す。結論として、本発明の多層方法は、多くの用途で環境的および動作的に安定なOFETの開発の可能性を広げるものである。そのような用途の例としては:情報表示および医療用撮像アレイのドライバ、相補回路、適応型太陽電池アレイ、高周波識別RFIDタグ、ならびに化学センサーまたは物理センサーが特に挙げられる。一定電流源が必要となるアクティブマトリックスディスプレイのバックプレーンなどの用途では、バイアス応力作用が、ディスプレイ機能に悪影響を与える。このような用途に対して、本発明の実施形態は、たとえばバイアス応力作用に非常に影響されやすい現在の非晶質シリコンa-SiFET技術に対して大きな利点を有する。本発明の特に魅力的な用途の1つは、商業用途のアクティブマトリックス有機発光ダイオードAMOLEDディスプレイのバックプレーン回路である。その理由は、従来のAMOLEDディスプレイは、有機発光ダイオードの不均一性を防止するために駆動するトランジスタが劣化するため、閾値電圧および移動度の変動を補償するためにより多くのトランジスタが必要であったためである。本発明によって、AMOLEDを動作させるための高い集積密度および優れたバックプレーン安定性が可能となる。特定の実施形態と関連させて本発明の原理を以上に説明してきたが、この説明は単なる例であって、添付の特許請求の範囲によって定められる保護の範囲を限定するものではないことを明確に理解されたい。"