半導体回路とコンデンサを有し、前記コンデンサは、第1の第1導電型半導体領域と、前記第1の第1導電型半導体領域の上に形成され、前記第1の第1導電型半導体領域よりも第1導電型不純物濃度の高い第2の第1導電型半導体領域と、前記第2の第1導電型半導体領域の上に形成される第2導電型半導体領域と、前記第2導電型半導体領域の上に形成される誘電体膜と、前記誘電体膜の上に形成される上部電極と、前記第2導電型半導体領域の上方に形成され、前記第2導電型半導体領域に電気的に接続される第1配線と、前記上部電極に電気的に接続される第2配線と、を有する半導体装置。前記上部電極は、前記第2導電型半導体領域よりも第2導電型不純物濃度の高い第2導電型半導体膜から形成されていることを特徴とする請求項1に記載の半導体装置。前記半導体回路は、第1導電型MOSトランジスタと第2導電型MOSトランジスタを接続したCMOSを有し、前記第1導電型MOSトランジスタのソース/ドレイン領域の一方は、前記第1の配線と前記第2の配線のうちの一方に接続され、前記第2導電型MOSトランジスタのソース/ドレイン領域の一方は、前記第1の配線と前記第2の配線のうちの他方に接続されることを特徴とする請求項1又は請求項2に記載の半導体装置。前記第2導電型MOSトランジスタは、第1導電型ウエルに形成され、前記第1導電型ウエルは、前記第1の第1導電型半導体領域内と同じか1桁以内の差の第1導電型不純物濃度を有することを特徴とする請求項1乃至請求項3のいずれか1項に記載の半導体装置。半導体装置で処理する信号の周波数がさらに高くなるにつれて、デカップリングコンデンサによる電圧変動の抑制も高周波数化に追従させることが求められる。ところが、従来のデカップリングコンデンサによれば、高周波帯域で容量特性が小さくなる傾向にあり、半導体装置の高速動作に支障をきたす。本発明の目的は、高周波帯域による電圧変動を抑制できるコンデンサを有する半導体装置を提供することにある。本実施形態の1つの観点によれば、半導体回路とコンデンサを有し、前記コンデンサは、第1の第1導電型半導体領域と、前記第1の第1導電型半導体領域の上に形成され、前記第1の第1導電型半導体領域よりも第1導電型不純物濃度の高い第2の第1導電型半導体領域と、前記第2の第1導電型半導体領域の上に形成される第2導電型半導体領域と、前記第2導電型半導体領域の上に形成される誘電体膜と、前記誘電体膜の上に形成される上部電極と、前記第2導電型半導体領域の上方に形成され、前記第2導電型半導体領域に電気的に接続される第1配線と、前記上部電極に電気的に接続される第2配線と、を有する半導体装置が提供される。発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解される。本実施形態に係るコンデンサを電源線に並列に接続することにより、高周波帯でのコンデンサ容量を従来よりも高く保持し、電源線に接続される半導体回路の高周波動作による直流電圧変動を抑制することができる。以下に、図面を参照して実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。第1の実施の形態図1a、bは、第1実施形態に係る半導体装置とその形成工程を示す断面図である。次に、図1aに示す構造を形成するまでの工程を説明する。図1aにおいて、p型シリコン基板1の上にはp型のシリコン層2が約1.52μmの厚さに形成されている。p型シリコン基板1は、p型不純物として例えばホウ素を約1.3×1015cm-3の濃度で含み、約10Ωcmの電気抵抗率を有している。また、シリコン層2内のp型不純物、例えばホウ素の濃度は、p型シリコン基板1のp型不純物濃度よりも高く、例えば約1×1016cm-3である。シリコン層2は、p型シリコン基板1上にエピタキシャル成長した不純物濃度分布がほぼ均一のp型半導体領域であるが、シリコン基板1内にp型不純物、例えばホウ素をイオン注入することにより形成されたp型半導体領域であってもよい。そのような状態において、シリコン層2の上にシリコン酸化膜不図示、シリコン窒化膜不図示を順に形成した後に、これらの膜をフォトリソグラフィー法とエッチング技術を用いて素子分離領域に開口を形成してハードマスク不図示として使用する。その後に、ハードマスクの開口部を通してp型シリコン層2に素子分離用溝2uを形成する。続いて、素子分離用溝2u内に絶縁膜としてシリコン酸化膜をCVD法により形成して埋め込んだ後に、ハードマスク上のシリコン酸化膜を化学機械研磨CMP法により除去し、ついでハードマスクを除去する。これにより、素子分離用溝2u内に残されたシリコン酸化膜をシャロートレンチアイソレーションSTI10として使用する。STI10は素子分離用絶縁層の1つであり、STI10の代わりにLOCOS法により素子分離絶縁層を形成してもよい。続いて、シリコン層2のうちSTI10に囲まれたコンデンサ形成領域I内にp型不純物、例えばホウ素Bをイオン注入する。これにより、p型シリコン層2の表面から約0.52μmの深さであってp型シリコン層2よりも高いp型不純物濃度、例えば2桁以上の濃度差の5×1018cm-3~5×1019cm-3を有するp型不純物拡散領域3を形成する。なお、p型不純物をイオン注入する際には、コンデンサ形成領域I以外の領域を例えばフォトレジスト不図示により覆う。続いて、p型不純物拡散領域3内の一部に、n型不純物、例えばリンPをイオン注入する。これにより、p型不純物拡散領域3の表面から約20nmの接合深さで、例えば不純物濃度が1×1019cm-3~5×1020cm-3のn型不純物拡散領域4を形成する。n型不純物拡散領域4は、後述する上部電極7aよりも広く形成される。なお、n型不純物をイオン注入する際には、n型不純物拡散領域4を形成しようとする領域以外の領域を例えばフォトレジスト不図示により覆う。さらに、n型不純物拡散領域4の表面に誘電体膜5として厚さ2nmのシリコン酸化膜を形成する。誘電体膜5は、例えば、シリコン層2、p型不純物拡散領域3及びn型不純物拡散領域4の表面を熱酸化することにより形成される。また、誘電体膜5を形成する前にCMOS形成領域II内のSTI10により区画されたn型、p型トランジスタ形成領域III、IVのうちp型MOSトランジスタ形成領域IVにn型不純物をイオン注入してNウエル11を形成する。Nウエル11内のn型不純物濃度は例えば2×1016cm-3程度とする。なお、n型不純物を注入する際には、p型MOSトランジスタ形成領域IV以外の領域をフォトレジスト不図示により覆う。p型のシリコン層2のうちn型MOSトランジスタ形成領域IIIはPウエル12として使用される。なお、p型のシリコン層2のうちn型MOSトランジスタ形成領域IIIにp型不純物をイオン注入してPウエル12のp型不純物濃度を高くしてもよいが、Pウエル12とp型シリコン層2のp型不純物濃度差を1桁以内としてもよい。その後に、シリコン層2のうちCMOS形成領域IIの表面にゲート絶縁膜6を形成する。ゲート絶縁膜6は、例えばシリコン層2の表面を熱酸化することにより形成される。ゲート絶縁膜6の厚さを誘電体膜5の厚さと同じにする場合には、それらの膜5、6を同時に形成する。ゲート絶縁膜6と誘電体膜5のそれぞれの厚さを異ならせる場合には、例えば、最初にゲート絶縁膜6と誘電体膜5のうち薄い方の膜厚に合わせてコンデンサ形成領域I、CMOS形成領域IIの双方にシリコン酸化膜を熱酸化により形成する。ついで、ゲート絶縁膜6と誘電体膜5のうち薄く形成する一方の領域をレジストにより覆った状態で、他方の領域のシリコン酸化膜を厚く調整するためにさらに熱酸化する。次に、図1bに示す構造を形成するまでの工程について説明する。まず、誘電体膜5及びゲート絶縁膜6の上にポリシリコン膜をCVD法により形成した後に、ポリシリコン膜をフォトリソグラフィー法とエッチング技術を用いてパターニングする。これにより、シリコン層2のうちコンデンサ形成領域Iにポリシリコン膜のパターンからなる上部電極7aを形成し、さらにn型、p型トランジスタ形成領域III、IVの各々にポリシリコン膜のパターンからなる第1、第2のゲート電極7b、7cを形成する。コンデンサ形成領域Iにおける上部電極7aとその下の誘電体膜5、及びn型不純物拡散領域4によりコンデンサQが形成され、n型不純物拡散領域4はコンデンサQの下部電極として機能する。また、n型不純物拡散領域4のうち上部電極7aの側方に広がっている領域はコンタクト領域4aとなる。コンデンサQは、例えばデカップリングコンデンサとして使用される。その後に、次のような方法によりMOSトランジスタのエクステンション領域8a、8b、9a、9bをシリコン層2内に形成する。まず、シリコン層2上にレジストパターン不図示を形成してp型MOSトランジスタ形成領域IV及びコンデンサ形成領域Iを覆うとともにn型MOSトランジスタ形成領域IIIを露出させる。その後に、Pウエル12内にn型不純物、例えばリンをイオン注入することにより、第1のゲート電極7bの両側にn型エクステンション領域8a、8bを形成する。この場合、n型エクステンション領域8a、8bのn型不純物濃度を例えば5×1018cm-3程度にする。その後にレジストパターン不図示を除去する。さらに、n型MOSトランジスタ形成領域III及びコンデンサ形成領域Iを覆うとともにp型MOSトランジスタ形成領域IVを露出するレジストパターン不図示をシリコン層2の上に形成する。その後に、Nウエル11内にp型不純物、例えばホウ素をイオン注入することにより、第2のゲート電極7cの両側にp型エクステンション領域9a、9bを形成する。p型エクステンション領域9a、9bのp型不純物濃度を例えば5×1018cm-3程度にする。その後にレジストパターン不図示を除去する。この後に、シリコン層2、ゲート電極7b、7c及び上部電極7aの上に、絶縁膜として例えばシリコン酸化膜をCVD法により形成し、ついでシリコン酸化膜をエッチバックする。これにより、第1、第2のゲート電極7b、7c及び上部電極7aのそれぞれの側壁に残されるシリコン酸化膜を絶縁性のサイドウォール13a、13b、13cとして使用する。その後に、次に示す方法によりMOSトランジスタのソース/ドレイン領域8s、8d、9s、9dを形成する。まず、p型MOSトランジスタ形成領域IVを覆うとともにコンデンサ形成領域I内の上部電極7aとn型MOSトランジスタ形成領域IIIを露出する形状のレジストパターン不図示をシリコン層2上に形成する。その状態で、第1のゲート電極7b及びその周囲のサイドウォール13bをマスクに使用してPウエル12内にn型不純物をイオン注入してn型ソース/ドレイン領域8s、8dを形成する。n型ソース/ドレイン領域8s、8dのn型不純物濃度を例えば約1×1020cm-3とする。この場合、第1のゲート電極7b及び上部電極7aであるポリシリコン膜にもn型不純物がイオン注入され、それらのn型不純物濃度は約1×1020cm-3となる。上部電極7aは、その下方のn型不純物拡散領域4よりもn型不純物高濃度が高くなる。ここで、n型不純物拡散領域4のコンタクト領域4aにn型不純物をイオン注入して不純物濃度を高くしてもよい。第1のゲート電極7a、ゲート絶縁膜6、n型ソース/ドレイン領域8s、8d、Pウエル12等により、n型MOSトランジスタTnが形成される。その後に、シリコン層2上のレジストパターン不図示を除去する。次に、シリコン層2上にレジストパターン不図示を形成することにより、n型MOSトランジスタ形成領域III及びコンデンサ形成領域Iを覆うとともにp型MOSトランジスタ形成領域IVを露出する。その状態で、第2のゲート電極7c及びその周囲のサイドウォール13cをマスクに使用してNウエル11内にp型不純物をイオン注入することにより、Nウエル11内にp型ソース/ドレイン領域9s、9dを形成する。p型ソース/ドレイン領域9s、9dのp型不純物濃度を例えば約1×1020cm-3とする。この場合、第2のゲート電極7cであるポリシリコン膜にもp型不純物がイオン注入され、そのp型不純物濃度は約1×1020cm-3となる。第2のゲート電極7c、ゲート絶縁膜6、p型ソース/ドレイン領域9s、9d、Nウエル11等により、p型MOSトランジスタTpが形成される。その後に、シリコン層2上のレジストパターン不図示を除去する。次に、p型MOSトランジスタTp、n型MOSトランジスタTn及びコンデンサQを覆う層間絶縁膜14をシリコン層2の上に形成し、その後に層間絶縁膜14の上面をCMPにより研磨して平坦化する。さらに、フォトリソグラフィー法とエッチング技術により層間絶縁膜14をパターニングする。これにより、第1、第2のゲート電極7b、7c、n型ソース/ドレイン領域8s、8d、p型ソース/ドレイン領域9s、9d、上部電極5及びn型不純物拡散領域4のコンタクト領域4aの上にコンタクトホール14a~14hを形成する。その後に、コンタクトホール14a~14h内に導電性プラグ15a~15hを形成する。ついで、層間絶縁膜14の上に導電膜を形成し、この導電膜をパターニングすることにより、配線16a~16e、16g、16hを形成する。導電性プラグ15a~15hを介してp型MOSトランジスタTp、n型MOSトランジスタTn及びコンデンサQにそれぞれ電気的に接続される配線16a~16e、16g、16hは、図2の等価回路図に示すように一対の電源線17、18に接続される。pMOSトランジスタTpとn型MOSトランジスタTnは、導電性プラグ15c~15hを介して接続される配線16c~16e、16g、16hにより、論理回路19に含まれるCMOS19aとなる。プラス側の第2の電源線18には、例えば正の電圧Vddが印加され、第1の電源線17には電圧Vcc、例えば接地電圧が印加される。第1の電源線17は、配線16a、導電性プラグ15aを介してn型不純物拡散領域得4のコンタクト領域4aに接続され、また、第2の電源線18は、配線16b、導電性プラグ15bを介して上部電極7aに接続される。さらに、p型のシリコン層2は、例えばn型不純物拡散領域4と同じ電位に設定される。次に、上記の構造を有するコンデンサQにおいて、n型不純物拡散領域4に対する上部電極7aの電位差をVgとし、CMOS19aの入力端INに加える信号の周波数を1MHz、1GHz、10GHz、100GHzと変化させた。そして、電位差Vgに対するコンデンサQの容量の変化を調べたところ、図3に示す結果が得られた。なお、図3は、デバイスシミュレータであるSentaurusDeviceで解析された結果である。図3によれば、Vgが1Vのときに10GHzにおいて12fF/μmのコンデンサ容量を得ることができる。次に、本実施形態と構造を異にする2つの比較例について説明する。第1の比較例のコンデンサQ1は、図4に示すような構造を有し、n型MOS構造を有している。図4に示すコンデンサQ1は、本実施形態に係るコンデンサQと同様に、p型シリコン基板1の上に形成されるp型シリコン層2を有している。また、シリコン層2内には、その表面から約0.52μmの深さのp型不純物拡散領域3が形成されている。さらに、p型不純物拡散領域3の上には、厚さ2nmの誘電体膜5を介して上部電極7aが形成されている。また、上部電極7aの側方でp型不純物拡散領域3内にはその表面から約20nmの接合深さでコンタクト領域となるn型不純物拡散領域41が形成されている。p型不純物拡散領域2の不純物濃度は、約5×1018cm-3であり、また、n型不純物拡散領域41の不純物濃度は、約5×1019cm-3であり、シリコン基板1、シリコン層2、上部電極7a、その他の要素の不純物濃度は本実施形態と同時である。図4に示す構造のコンデンサQ1を図2に示す配線17、18に接続する。そして、n型不純物拡散領域41に対する上部電極7aの電位差をVgとし、CMOS19aの入力端に入力する信号の周波数を変えて、電位差Vgに対するコンデンサQ1の容量の変化を調べたところ、図5に示す結果が得られた。なお、図5は、デバイスシミュレータであるSentaurusDeviceで解析された結果である。図5によれば、電位差Vgが1Vの時の動作周波数10GHzにおいて、第1の比較例のコンデンサQ1の容量は6.5fF/μmとなる。従って、10GHzにおける本実施形態のコンデンサQの容量は、第1の比較例のコンデンサQ1の容量比べて約1.9倍になる。第2の比較例のコンデンサQ2は、図6に示すような構造を有し、図1に示す本実施形態のコンデンサQからp型不純物拡散領域3を除いた構造となっている。図6において、図1と同じ符号は図1と同じ要素を示し、それらの要素の不純物濃度は上記実施形態と同じに調整されている。図6に示す構造のコンデンサQ2を図2に示す配線17、18に接続する。そして、n型不純物拡散領域4に対する上部電極7aの電位差をVgとし、図3に示す論理回路19の動作周波数を変え、電位差Vgに対するコンデンサQ2の容量の変化を調べたところ、図7に示す結果が得られた。なお、図7は、デバイスシミュレータであるSentaurusDeviceで解析された結果である。図7によれば、10GHzにおいて7.8fF/μmの容量が得られた。これにより、本実施形態に係るコンデンサQの10GHzにおける容量は、図8に例示するように、図6に示すコンデンサQ2の容量の1.5倍の容量が得られることになる。また、第2の比較例に係るコンデンサQ2と本実施形態のコンデンサQにおいて、論理回路19に印加する信号の周波数を1MHzとした場合の上部電極7aの電圧とコンデンサ容量の関係をシミュレーションしたところ、図9に示す結果が得られた。図9によれば、双方のコンデンサQ、Q2の特性は実質的に同じになった。本実施形態のコンデンサQと第2の比較例のコンデンサQ2との構造上の違いは、p型シリコン層2よりp型不純物濃度の高いp型不純物拡散領域3が有るか無いかであり、その違いにより図8に例示するような差が生じるのは次のような理由によるものと考えられる。即ち、エネルギーバンド構造において、高不純物濃度のp型不純物拡散領域3とn型不純物拡散領域4の境界のビルトインポテンシャルは、p型シリコン層2とn型不純物拡散領域4の境界のビルトインポテンシャルよりも高くなる。また、n型不純物拡散領域4内の多数キャリアである電子は、電源電圧Vdd-Vccに加わる動作周波数成分の周波数が高くなるにつれて広がると考えられる。これにより、n型不純物拡散領域4内の電子は、n型不純物拡散領域4に接合するp型不純物半導体領域2、3のp不純物濃度が高くなるほどp型不純物領域に拡散しにくくなる。従って、本実施形態のコンデンサQでは高周波数によるn型不純物拡散領域4内の電子密度を高くすることができるので、第2の比較例のコンデンサQ2に比べて容量が大きくなり、高周波帯での電源電圧変動を抑制することができる。ところで、図3、図5、図7~図9によれば、上部電極7aの電圧Vgをn型不純物拡散領域4に対してマイナスにするとコンデンサ容量が減っている。これは、n型不純物拡散領域4に正の電位を与えると多数キャリアが減少し、小数キャリアである正孔が増え、さらに空乏領域が広がってn型不純物拡散領域4内での電子の閉じこめが弱くなるから、と考えられる。第2の実施の形態図10a、bは、第2実施形態に係る半導体装置とその形成工程を示す断面図である。図10において、図1と同じ符号は図1と同じ要素を示している。次に、図1aに示す構造を形成するまでの工程を説明する。図10aにおいて、p型シリコン基板21の上にはn型のシリコン層22が約1.52μmの深さに形成されている。p型シリコン基板21は、p型不純物として例えばホウ素を約1.3×1015cm-3の濃度で含み、約10Ωcmの電気抵抗率を有している。また、シリコン層22内のn型不純物、例えばリンの濃度は、例えば約1×1016cm-3に調整されている。シリコン層22は、p型シリコン基板21上にエピタキシャル成長したn型不純物半導体領域であるが、シリコン基板1内にn型不純物、例えばリンをイオン注入することにより形成されたn型不純半導体領域であってもよい。そのような状態において、第1実施形態と同様に、シリコン層22に素子分離用絶縁層として例えばSTI10を形成する。続いて、シリコン層22のうちコンデンサ形成領域I内にn型不純物、例えばリンをイオン注入する。これにより、n型シリコン層22の表面から約0.52μmの深さで、n型シリコン層22よりも高不純物濃度、例えば2桁以上の差の5×1018cm-3~5×1019cm-3のn型不純物拡散領域23を形成する。なお、n型不純物をイオン注入する際には、コンデンサ形成領域I以外の領域を例えばフォトレジスト不図示により覆う。続いて、n型不純物拡散領域23内の一部に、p型不純物、例えばホウ素をイオン注入する。これにより、n型不純物拡散領域23の表面から約20nmの接合深さで、例えば不純物濃度が1×1019cm-3~5×1020cm-3のp型不純物領域24を形成する。p型不純物拡散領域24は、後述の上部電極7aよりも広く形成される。なお、p型不純物をイオン注入する際には、p型不純物拡散領域24を形成しようとする領域以外の領域を例えばフォトレジスト不図示により覆う。さらに、p型不純物拡散領域24の表面に誘電体膜5として厚さ2nmのシリコン酸化膜を形成する。誘電体膜5は、例えば、シリコン層22、n型不純物拡散領域23及びp型不純物拡散領域24の表面を熱酸化することにより形成される。また、誘電体膜5を形成する前にCMOS形成領域II内のSTI10により区画されたn型、p型MOSトランジスタ形成領域III、IVのうちn型MOSトランジスタ形成領域IIIのシリコン層22にp型不純物をイオン注入してPウエル12を形成する。Pウエル12内のp型不純物濃度は例えば2×1016cm-3程度とする。なお、p型不純物を注入する際には、n型MOSトランジスタ形成領域III以外の領域をフォトレジスト不図示により覆う。n型のシリコン層22のうちn型MOSトランジスタ形成領域IVはNウエル11として使用される。この場合、n型のシリコン層22のうちp型MOSトランジスタ形成領域IVにn型不純物をイオン注入してNウエル11のn型不純物濃度を高くしてもよいが、Nウエル11とn型シリコン層22のn型不純物濃度差を1桁以内としてもよい。その後に、シリコン層22のうちCMOS形成領域IIの表面にゲート絶縁膜6を形成する。ゲート絶縁膜6は、例えばシリコン層22の表面を熱酸化することにより形成される。ゲート絶縁膜6と誘電体膜5の厚さの調整は第1実施形態に示したと同様に行う。次に、図10bに示す構造を形成するまでの工程について説明する。まず、誘電体膜5及びゲート絶縁膜6のそれぞれの上に、第1実施形態と同様な方法により、ポリシリコン膜からなる上部電極7aと第1、第2のゲート電極7b、7cを形成する。これにより、コンデンサ形成領域I内において、上部電極7aとその下の誘電体膜5、及びp型不純物拡散領域24によりコンデンサQ0が形成される。p型不純物拡散領域24は、コンデンサQ0の下部電極として機能する。また、p型不純物拡散領域24のうち上部電極7aの側方に広がっている領域はコンタクト領域24aとなる。コンデンサQ0は、例えばデカップリングコンデンサとして使用される。その後に、第1実施形態と同様な方法により、n型MOSトランジスタのn型エクステンション領域8a、8bをPウエル12内に形成し、p型MOSトランジスタのp型エクステンション領域9a、9bをNウエル11内に形成する。n型エクステンション領域8a、8bのn型不純物濃度を例えば5×1018cm-3程度にする。p型エクステンション領域9a、9bのp型不純物濃度を例えば5×1018cm-3程度にする。この後に、第1実施形態と同様な方法により、第1、第2のゲート電極7b、7c及び上部電極7aのそれぞれ側壁に絶縁性のサイドウォール13a、13b、13cを形成する。さらに、第1実施形態と同様な方法により、n型MOSトランジスタのn型ソース/ドレイン領域8s、8dをPウエル12内に形成し、p型MOSトランジスタのp型ソース/ドレイン領域9s、9dをNウエル11内に形成する。n型ソース/ドレイン領域8s、8dのn型不純物濃度を例えば約1×1020cm-3程度にする。また、p型ソース/ドレイン領域9s、9dのp型不純物濃度を例えば約1×1020cm-3程度にする。この場合、第2のゲート電極7c及び上部電極7aであるポリシリコン膜にもp型不純物がイオン注入され、それらのp型不純物濃度は例えば約1×1020cm-3となる。上部電極7aは、その下方のp型不純物拡散領域24よりもp型不純物高濃度が高くなる。また、p型ソース/ドレイン領域9s、9dを形成する際に、p型不純物拡散領域24のコンタクト領域24aにp型不純物をイオン注入して不純物濃度を高くしてもよい。さらに、第1のゲート電極7bであるポリシリコン膜内のn型不純物濃度は、例えば約1×1020cm-3となる。第1のゲート電極7a、ゲート絶縁膜6、n型ソース/ドレイン領域8s、8d、Pウエル12等により、n型MOSトランジスタTnが形成される。また、第2のゲート電極7c、ゲート絶縁膜6、p型ソース/ドレイン領域9s、9d、Nウエル11等により、p型MOSトランジスタTpが形成される。その後に、第1実施形態と同様に、p型MOSトランジスタTp、n型MOSトランジスタTn及びコンデンサQ0を覆う層間絶縁膜14を形成し、さらに、コンタクトホール14a~14hを形成し、それらの中に導電性プラグ15a~15hを形成する。ついで、層間絶縁膜14の上に配線16a~16e、16g、16hを形成する。導電性プラグ15a~15hを介してp型MOSトランジスタTp、n型MOSトランジスタTn及びコンデンサQにそれぞれ電気的に接続される配線16a~16e、16g、16hは、図2の等価回路図に示すように一対の電源線17、18に接続される。pMOSトランジスタTpとn型MOSトランジスタTnは、導電性プラグ16c~16hを介して接続される配線16c~16e、16g、16hにより、論理回路19に含まれるCMOS構造19aとなる。第2の電源線18には電圧Vddが印加され、第1の電源線17には電圧Vccが印加される。第2の電源線18は、配線16a、導電性プラグ15aを介してp型不純物拡散領域得24のコンタクト領域24aに接続され、また、第1の電源線17は、配線16b、導電性プラグ15bを介して上部電極7aに接続される。さらに、n型のシリコン層22は、例えばp型不純物拡散領域24と同じ電位に設定される。次に、上記の構造を有するコンデンサQ0において、p型不純物拡散領域24に対する上部電極7aの電位差をVgとし、CMOS19aの入力端に印加する信号の周波数を1MHz、1GHz、10GHz、100GHzと変化させた。そして、電位差Vgに対するコンデンサQの容量の変化を調べたところ、図11に示す結果が得られた。なお、図11は、デバイスシミュレータであるSentaurusDeviceで解析された結果である。図11によれば、Vgが-1Vのときに10GHzにおいて14fF/μmのコンデンサ容量を得ることができる。次に、本実施形態と構造を異にする2つの比較例について説明する。第3の比較例のコンデンサQ11は、図12に示すような構造を有し、p型MOS構造を有している。図12に示すコンデンサQ11は、本実施形態に係るコンデンサQ0と同様に、p型シリコン基板21の上にはn型シリコン層22が形成されている。また、シリコン層22内には、その表面から約0.52μmの深さのn型不純物拡散領域23が形成されている。さらに、n型不純物拡散領域23の上には厚さ2nmの誘電体膜5を介して上部電極7aが形成されている。また、上部電極7aの側方のn型不純物拡散領域23内にはその表面から20nmの接合深さでコンタクト領域となるp型不純物拡散領域42が形成されている。n型不純物拡散領域22の不純物濃度は、約5×1018cm-3であり、また、p型不純物拡散領域42の不純物濃度は、約5×1019cm-3であり、シリコン基板21、シリコン層22、上部電極7a、その他の要素の不純物濃度は本実施形態と同時である。図12に示す構造のコンデンサQ11のn型不純物拡散領域42に対する上部電極7aの電位差をVgとし、CMOS19aの入力端INに入力する信号の周波数を変えて、電位差Vgに対するコンデンサQ11の容量の変化を調べたところ、図13に示す結果が得られた。なお、図13は、デバイスシミュレータであるSentaurusDeviceで解析された結果である。図13によれば、電位差Vgが-1Vの時の動作周波数10GHzにおいて、第1の比較例のコンデンサQ11の容量は10fF/μmとなる。従って、10GHzにおける本実施形態のコンデンサQ0の容量は、第1の比較例のコンデンサQ11の容量に比べて約1.4倍になる。第4の比較例のコンデンサQ12は、図14に例示するような構造を有し、図10に例示する本実施形態のコンデンサQ0からn型不純物拡散領域23を除いた構造となっている。図14において、図10と同じ符号は図10と同じ要素を示し、それらの要素の不純物濃度は本実施形態と同じに調整されている。図14に示す構造のコンデンサQ12のp型不純物拡散領域24に対する上部電極7aの電位差をVgとし、図2に示すCMOS19aの入力端INに入力する信号の周波数を変え、電位差Vgに対するコンデンサQ12の容量の変化を調べたところ、図15に示す結果が得られた。なお、図15は、デバイスシミュレータであるSentaurusDeviceで解析された結果である。図15によれば、10GHzにおいて6.2fF/μmの容量が得られた。これにより、10GHzにおける本実施形態に係るコンデンサQ0は、図16に例示するように、図14に示すコンデンサQ12の容量の約2.3倍の容量が得られることになる。また、第4の比較例に係るコンデンサQ12と本実施形態のコンデンサQ0において、論理回路19に加える信号の周波数を1MHzとした場合の上部電極7aの電圧とコンデンサ容量の関係をシミュレーションしたところ、図17に示す結果が得られた。図17によれば、双方のコンデンサQ0、Q12の特性は実質的に同じになった。本実施形態のコンデンサQ0と第4の比較例のコンデンサQ12との構造上の違いは、n型シリコン層22よりn型不純物濃度の高いn型不純物拡散領域23が有るか無いかであり、その違いにより図16に示すような差が生じるのは次のような理由によるものと考えられる。即ち、エネルギーバンド構造において、高不純物濃度のn型不純物拡散領域23とp型不純物拡散領域24の境界のビルトインポテンシャルは、n型シリコン層22とp型不純物拡散領域24の境界のビルトインポテンシャルよりも高くなる。また、p型不純物拡散領域24内の多数キャリアである正孔は、電源電圧Vdd-Vccに加わる動作周波数成分の周波数が高くなるにつれて拡散すると考えられる。従って、p型不純物拡散領域24内の正孔は、p型不純物拡散領域24に接合するn型不純物半導体領域22、23のn不純物濃度が高くなるほど拡散しにくくなる。従って、本実施形態のコンデンサQ0では高周波数によるp型不純物拡散領域24内の正孔密度を高くすることができるので、第4の比較例のコンデンサQ12に比べて容量が大きくなり、高周波帯での電源電圧変動を抑制することができる。ところで、図11、図13、図15によれば、上部電極7aの電圧Vgをp型不純物拡散領域24に対してプラスにするとコンデンサ容量が減っている。これは、p型不純物拡散領域24に負の電位を与えると多数キャリアが減少し、小数キャリアである電子が増え、さらに空乏領域が広がってp型不純物拡散領域24内での正孔の閉じこめが弱くなるから、と考えられる。なお、上記の各実施形態では半導体基板としてシリコン基板1を使用しているが、SOI基板を使用してもよい。また、シリコン基板1はn型、p型のいずれであってもよい。n型不純物は第1導電型不純物、第2導電型不純物のいずれかの一方であり、p型不純物は第1、第2導電型不純物の他方である。ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈され、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解される。次に、本発明の実施形態について特徴を付記する。付記1半導体回路とコンデンサを有し、前記コンデンサは、第1の第1導電型半導体領域と、前記第1の第1導電型半導体領域の上に形成され、前記第1の第1導電型半導体領域よりも第1導電型不純物濃度の高い第2の第1導電型半導体領域と、前記第2の第1導電型半導体領域の上に形成される第2導電型半導体領域と、前記第2導電型半導体領域の上に形成される誘電体膜と、前記誘電体膜の上に形成される上部電極と、前記第2導電型半導体領域の上方に形成され、前記第2導電型半導体領域に電気的に接続される第1配線と、前記上部電極に電気的に接続される第2配線とを有する半導体装置。付記2前記上部電極は、前記第2導電型半導体領域よりも第2導電型不純物濃度の高い第2導電型半導体膜から形成されていることを特徴とする付記1に記載の半導体装置。付記3前記半導体回路は、第1導電型MOSトランジスタと第2導電型MOSトランジスタを接続したCMOSを有し、前記第1導電型MOSトランジスタのソース/ドレイン領域の一方は、前記第1の配線と前記第2の配線のうちの一方に接続され、前記第2導電型MOSトランジスタのソース/ドレイン領域の一方は、前記第1の配線と前記第2の配線のうちの他方に接続されることを特徴とする付記1又は付記2に記載の半導体装置。付記4前記第2導電型MOSトランジスタは、第1導電型ウエルに形成され、前記第1導電型ウエルは、前記第1の第1導電型半導体領域内と同じか1桁以内の差の第1導電型不純物濃度を有することを特徴とする付記1乃至付記4のいずれか1つに記載の半導体装置。付記5前記第1の第1導電型半導体領域は、第1導電型、第2導電型のいずれかの半導体基板の上にエピタキシャル成長された層であることを特徴とする付記1乃至付記4のいずれか1つに記載の半導体装置。付記6前記第2導電型半導体領域はn型半導体領域であり、前記上部電極はn型半導体パターンであり、前記上部電極には前記第2配線を介して前記第1配線よりも高い電圧が印加されることを特徴とする付記1乃至付記5のいずれか1つに記載の半導体装置。付記7前記第2導電型半導体領域はp型半導体領域であり、前記上部電極はp型半導体パターンであり、前記第2導電型半導体領域には前記第1配線を介して前記第2配線よりも高い電圧が印加されることを特徴とする付記1乃至付記5のいずれか1つに記載の半導体装置。付記8前記第2の第1導電型半導体領域内の第1導電型不純物濃度は5×1018cm-3~5×1019cm-3の範囲内あり、前記第2導電型半導体領域の第2導電型不純物濃度は1×1019cm-3~5×1020cm-3の範囲内であることを特徴とする付記1乃至付記7のいずれか1つに記載の半導体装置。