パッケージ内部に第1の半導体チップと第2の半導体チップが集積される半導体集積回路であって、前記第1の半導体チップは、第1の通信部と、複数のアナログ回路とを備え、前記第2の半導体チップは、第2の通信部と、前記複数のアナログ回路の特性調整用データを格納するメモリ部とを備え、前記第1の通信部と前記第2の通信部とがシリアルデータ通信線で接続され、前記シリアルデータ線を経由して前記第1の半導体チップが備える複数のアナログ回路の特性調整用データをそれぞれ複数のアナログ回路に転送する半導体集積回路。前記第1の半導体チップは、少なくとも1つ以上のアナログ回路を備え、前記メモリ部が、前記第1の半導体チップのアナログ回路の特性調整用データを格納し、前記第1の半導体チップのアナログ回路の特性調整用データを、内部バスを介して前記第1の半導体チップのアナログ回路に転送する請求項1に記載の半導体集積回路。前記アナログ回路はそれぞれ転送された前記特性調整用データを格納する特性調整用記憶部と、前記特性調整用記憶部が格納する前記特性調整用データに応じて前記アナログ回路の出力特性を調整する特性調整部と、を有する請求項1または請求項2に記載の半導体集積回路。前記アナログ回路は、差動増幅器であり、前記特性調整部が、前記特性調整用記憶部に格納された値に応じて、前記差動増幅器のオフセット調整を行うラダー抵抗である請求項3に記載の半導体集積回路。前記メモリ部が格納するアナログ回路の特性調整用データは、外部テスタが測定したアナログ回路の出力特性に応じて決定される請求項1~請求項4のいずれか1項に記載の半導体集積回路。従来の半導体集積装置1において、アナログ調整部6から第3のアナログ回路23へ出力される信号を送信する接続端子数は、特性調整に必要な信号数だけ必要であり、第2のチップ内に特性調整が必要なアナログ回路が複数ある場合、接続端子数がさらに増える。このように、接続端子やボンディング本数の増加により、製品コストが増加する問題がある。本発明は、パッケージ内部に第1の半導体チップと第2の半導体チップが集積される半導体集積回路であって、前記第1の半導体チップは、第1の通信部と、複数のアナログ回路とを備え、前記第2の半導体チップは、第2の通信部と、前記複数のアナログ回路の特性調整用データを格納するメモリ部とを備え、前記第1の通信部と前記第2の通信部とがシリアルデータ通信線で接続され、前記シリアルデータ線を経由して前記第1の半導体チップが備える複数のアナログ回路の特性調整用データをそれぞれ複数のアナログ回路に転送する半導体集積回路である。本発明は、第1の半導体チップと第2の半導体チップ間をシリアルデータ線で接続することで、第1の半導体チップと第2の半導体チップの入出力端子数を削減することができる。本発明は、半導体チップ間の端子数の増加を抑えることにより、製品コストの増大を抑制することができる。発明の実施の形態1以下、本発明を適用した具体的な実施の形態1について、図面を参照しながら詳細に説明する。この実施の形態1は、本発明を複数の半導体装置半導体チップが1つのパッケージに含まれるSiPSysteminPackageに適用したものである。図1に本実施の形態1にかかるSiP100の構成を示す。ここで、本実施の形態1では、SiP内の複数の半導体チップがそれぞれアナログ回路を有する場合を想定する。図1に示すように、SiP100は、半導体チップを有する。半導体チップ101は、CPU111と、メモリ部112と、通信部113と、内部バス114、アナログ回路131とを有する。半導体チップ102は、通信部121と、アナログ回路132~13nn:2以上の整数とを有する。CPU111は、内部バス114を介して、メモリ部112、通信部113、アナログ回路131と接続される。CPU111は、SiP100の中央演算処理装置であり、ROM不図示等に格納されているプログラムやデータに従って演算実行処理を行う。その処理結果に応じて、SiP100のシステム全体を制御する。例えば、プログラムに従って、メモリ部112に格納されている特性調整データ後述を読み出し、アナログ回路131~13nが備える各特性調整用レジスタ141後述に送信する。メモリ部112は、内部バス114と接続される。メモリ部112は、不揮発性メモリであり、例えばNAND型フラッシュメモリ等が考えられる。メモリ部112は、不揮発性メモリであるため、記憶格納したデータを電源供給がなくても保持することができる。メモリ部112は、アナログ回路131~13nにそれぞれ対応する特性調整データ1~nを格納する。この特性調整データ1~nは、それぞれアナログ回路131~13nが備えるアナログ素子の特性調整を行うためのデータである。これらのデータは、例えばアナログ回路131~13nが備えるアナログ素子の出力特性を外部テスタで測定し、その測定結果に応じて外部テスタにより生成された値をメモリ部112に書き込むようにする。通信部113は、内部バス114と接続される。CPU111が読み出したメモリ部112に格納されている特性調整データを、シリアルデータに変換して、半導体チップ102の通信部121にシリアルバスを経由して送信する。なお、シリアルバスに平行して同期用クロック信号もクロック信号線経由で通信部121に送信される。但し、半導体チップ間のシリアル通信が、例えばUARTUniversalAsynchronousReceiverTransmitterである場合は、同期用クロック信号線が必要なく、シリアルバスのみでよい。通信部121は、通信部113から送信されるシリアルデータを受信する。受信したシリアルデータは、アナログ回路132~13nが備える各特性調整用レジスタ141に格納される特性調整データに再変換され、それぞれアナログ回路132~13nに送信される。アナログ回路131は、半導体チップ101に搭載される。アナログ回路132~13nは、それぞれ半導体チップ102に搭載される。アナログ回路131~13nは、それぞれ特性調整用レジスタ141と、特性調整部142とを有する。アナログ回路131~13nは、例えば差動増幅器等のアナログ信号を扱うアナログ素子を備える。ここで、差動増幅器等のアナログ信号を扱うアナログ素子は製造プロセスばらつきにより、オフセット等の出力特性ばらつきが発生する。このため、オフセット調整等の特性調整を必要とする。特性調整部142は、アナログ回路131~13nが備える、例えば差動増幅器のようなアナログ素子の出力ばらつきの特性を、特性調整用レジスタ141が格納する値データに応じて調整補正する機構を有する。例えば、アナログ回路131~13nが差動増幅器を有する場合、その差動増幅器の出力オフセットを調整するためのオフセット調整トリミング抵抗やラダー抵抗等が考えられる。以下では、特に断らない限り、アナログ回路131~13nがアナログ素子として差動増幅器を備え、特性調整部142として、その差動増幅器の出力端子に、トリミング抵抗もしくはラダー抵抗が接続される構成を想定する。トリミング抵抗が接続される場合には、このトリミング抵抗に対して並列にヒューズが接続されており、そのヒューズが特性調整用レジスタ141の格納する特性調整データに応じて電気的に溶断されるようにする。このような構成では、ヒューズが切断処理されていない場合、そのトリミング抵抗の抵抗値を無視できるが、ヒューズが切断処理されている場合以下、トリミング処理と称すにはトリミング抵抗の抵抗値を含めた合成抵抗が差動増幅器の出力端子の負荷として影響し、差動増幅器のオフセット調整が可能となる。また、ラダー抵抗R-2R型が接続される場合には、図2のようにスイッチが特性調整用レジスタ141の格納する特性調整データ本例では、3bitに応じてオン、オフが制御されるようにしてもよい。このスイッチの制御により、ラダー抵抗の合成抵抗を増減することができ、その合成抵抗が差動増幅器の出力端子の負荷として影響し、差動増幅器のオフセット調整が可能となる。特性調整用レジスタ141は、メモリ部112から転送される特性調整データを格納する。この特性調整用レジスタ141に格納される特性調整データに応じて、特性調整部142はアナログ素子の出力ばらつきの特性を調整する。例えば、特性調整部142がオフセット調整用のトリミング抵抗で構成される場合、特性調整用レジスタ141は、特性調整データとしてそのトリミング抵抗をトリミング処理するか否かを決定するための値を格納する。例えば、特性調整用レジスタ141に格納される値が、1である場合はトリミング処理を行い、0である場合はトリミング処理を行わない。なお、この値は、複数ビットであってもよく、この場合、各ビット桁に対応する複数のトリミング抵抗が存在することになる。また、例えば、特性調整部142がラダー抵抗で構成される場合、特性調整用レジスタ141は、特性調整データとしてスイッチをオン、オフするための値を格納する。例えば、特性調整用レジスタ141に格納される値が、1である場合はスイッチをオンし、0である場合はスイッチをオフする。この値は、スイッチの数が3個の場合、3bitとなり、各bit桁がそれぞれのスイッチに対応する。CPU111は、トリミング抵抗のトリミング調整を行うとき、メモリ部112からアナログ回路131~13nにそれぞれ対応する特性調整データ1~nを読み出し、それら特性調整データ1~nが対応するアナログ回路131~13nの各特性調整用レジスタ141に転送する。この特性調整データ1~nは、例えば、半導体装置組み立て時のアナログ回路131~13nのアナログ素子差動増幅器の良品判定試験を外部テスタにより行い、その結果に応じた値として外部テスタにより生成される。そして、外部テスタによりメモリ部112に書き込まれるようにしてもよい。図3に、この良品判定試験のフローチャートを示す。図3に示すように、まず、良品判定試験を開始し、半導体チップ101のアナログ回路131の特性測定を行うS101。例えば、上記例では、差動増幅器の出力オフセットを外部テスタが測定する。そして、この測定結果からアナログ回路131の備えるアナログ素子の特性を調整するのに必要な特性調整データ1を、外部テスタが出力し、メモリ部112に格納するS102。上記例では、トリミング抵抗のトリミング処理を行うか否か、スイッチのオン、オフを制御するためのデータが格納される。次に、半導体チップ102のアナログ回路132の特性測定を行うS103。そして、この測定結果からアナログ回路132の備えるアナログ素子の特性を調整するのに必要な特性調整データ2を、外部テスタが出力し、メモリ部112に格納するS104。次に、半導体チップ102のアナログ回路133の特性測定を行うS105。そして、この測定結果からアナログ回路133の備えるアナログ素子の特性を調整するのに必要な特性調整データ3を、外部テスタが出力し、メモリ部112に格納するS106。上記と同様の処理動作を繰り返し、最後に、半導体チップ102のアナログ回路13nの特性測定を行うS107。そして、この測定結果からアナログ回路13nの備えるアナログ素子の特性を調整するのに必要な特性調整データnを、外部テスタが出力し、メモリ部112に格納するS108。SiP100が備える全てのアナログ回路の特性測定が終了し、特性調整データをメモリ部112に格納したら良品判定試験を終了する。次に、図4に、半導体集積装置100の電源投入起動後の動作フローチャートを示す。なお、メモリ部112に格納されている特性調整データ1~nの値は、図3で説明した良品判定試験の値が格納されている。図4に示すように、まず、SiP100に電源が投入されるS201。電源が安定化するのを待ちS202、半導体チップ101が備えるROMからリセットシーケンス初期シーケンスプログラムがCPU111に読み込まれ、実行される。そのリセットシーケンスにおいて、CPU111は、メモリ部112に格納されているアナログ回路131に対応する特性調整データ1を読み出しS203、アナログ回路131の特性調整用レジスタ141に転送するS204。このアナログ回路131の特性調整用レジスタ141に転送された特性調整データ1の値に応じて、アナログ回路131の備えるアナログ素子の特性調整が行われる。上述したように特性調整部142がトリミング抵抗の場合、特性調整用レジスタ141に転送された特性調整データ1の値に応じて、トリミング抵抗のトリミング処理が行われる。もしくは、特性調整部142がラダー抵抗で構成される場合、特性調整用レジスタ141に転送された特性調整データ1の値に応じて、スイッチのオン、オフが制御される。なお、本例で想定するリセットシーケンスでは、CPU111と同じ半導体チップ101内に存在するアナログ回路131を優先的に特性調整処理し、次に続くアナログ回路特性調整シーケンスにより半導体チップ102内にあるアナログ回路132~13nを特性調整処理するものとする。次に、アナログ回路132の特性調整シーケンスが開始され、CPU111は、メモリ部112に格納されているアナログ回路132に対応する特性調整データ2を読み出しS205、通信部113に転送するS206。そして、通信部113は、この転送された特性調整データ2をシリアルデータに変換して、半導体チップ102の通信部121に転送するS207。その後、通信部121は、通信部113からのシリアルデータを特性調整データ2に再び変換し、アナログ回路132の特性調整用レジスタ141に転送するS208。このアナログ回路132の特性調整用レジスタ141に転送された特性調整データ2の値に応じて、アナログ回路132の備えるアナログ素子の特性調整が行われ、特性調整部142がトリミング抵抗の場合、特性調整用レジスタ141に転送された特性調整データ2の値に応じて、トリミング抵抗のトリミング処理が行われる。また、特性調整部142がラダー抵抗で構成される場合、特性調整用レジスタ141に転送された特性調整データ2の値に応じて、スイッチのオン、オフが制御される。次に、アナログ回路133の特性調整シーケンスが開始され、CPU111は、メモリ部112に格納されているアナログ回路133に対応する特性調整データ3を読み出しS209、通信部113に転送するS210。そして、通信部113は、この転送された特性調整データ3をシリアルデータに変換して、半導体チップ102の通信部121に転送するS211。その後、通信部121は、通信部113からのシリアルデータを特性調整データ3に再び変換し、アナログ回路133の特性調整用レジスタ141に転送するS212。このアナログ回路133の特性調整用レジスタ141に転送された特性調整データ3の値に応じて、アナログ回路133の備えるアナログ素子の特性調整が行われ、特性調整部142がトリミング抵抗の場合、特性調整用レジスタ141に転送された特性調整データ3の値に応じて、トリミング抵抗のトリミング処理が行われる。また、特性調整部142がラダー抵抗で構成される場合、特性調整用レジスタ141に転送された特性調整データ3の値に応じて、スイッチのオン、オフが制御される。上記と同様の処理動作を繰り返し、最後に、アナログ回路13nの特性調整シーケンスが開始され、CPU111は、メモリ部112に格納されているアナログ回路13nに対応する特性調整データnを読み出しS213、通信部113に転送するS214。そして、通信部113は、この転送された特性調整データnをシリアルデータに変換して、半導体チップ102の通信部121に転送するS215。その後、通信部121は、通信部113からのシリアルデータを特性調整データnに再び変換し、アナログ回路13nの特性調整用レジスタ141に転送するS216。このアナログ回路13nの特性調整用レジスタ141に転送された特性調整データnの値に応じて、アナログ回路13nの備えるアナログ素子の特性調整が行われ、特性調整部142がトリミング抵抗の場合、特性調整用レジスタ141に転送された特性調整データnの値に応じて、トリミング抵抗のトリミング処理が行われる。また、特性調整部142がラダー抵抗で構成される場合、特性調整用レジスタ141に転送された特性調整データnの値に応じて、スイッチのオン、オフが制御される。その後は、上記シーケンス動作からCPU111がリリースされS217、半導体チップ101が備えるROMが格納するメインルーチンプログラムが実行されるS218。以上、本実施の形態1では、従来技術のアナログ調整部6に相当する特性調整部142、特性調整用レジスタ141をアナログ回路131~13nそれぞれに設けている。そして、その特性調整用レジスタ141に対してメモリ部112に格納されている特性調整データを転送するが、半導体チップ101と102のように転送先のアナログ回路が別チップに存在する場合、そのチップ間データ転送をシリアルデータ通信で行う。このことにより、各半導体チップ間を接続する配線数及び各半導体チップが必要とする端子数を削減することができる。例えば、従来技術では、第2のチップ102にアナログ回路がm個ある場合、少なくともm本のデータ送信用の配線が必要となり、その配線に接続される端子も必要となっていた。しかし、本実施の形態1では、上述のように、半導体チップ101と102間のデータを送信用配線は1本だけでよく、各半導体チップの端子数を削減することが可能となる。また、端子数削減によって、半導体チップの回路規模の削減やボンディング本数の削減が可能となり、製品コストが増加する問題を解決することができる。なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、一般的にSiP内の複数の半導体チップはそれぞれ通信用端子を有する。例えば、各半導体チップを制御するコントローラ同士がデータの送受信を行う場合に使用する通信端子を、上述した実施の形態1の構成のものと共用すれば、アナログ回路の特性調整専用に通信部と端子を用意する必要が無く、やはり回路規模の削減等が可能となる。半導体チップ間の通信として、例えばUARTUniversalAsynchronousReceiverTransmitterやCSICommonSystemInterface等がある。また、実施の形態1では、半導体チップ101と102の2つのみの場合を示したが、更に複数であってもよい。また、それら複数の半導体チップ間の接続は、シリーズ接続でもカスケード接続であってもよい。