"少なくとも1つの高密度ロジックデバイスと、前記少なくとも1つの高密度ロジックデバイスを制御バス及びメモリバスに接続するインターリーブコントローラと、前記メモリバスと接続された複数のメモリスロットと、関連付けられたメモリリソースをそれぞれ含み、前記複数のメモリスロットのうちの少なくとも2つと関連付けられているアダプタポートと、前記アダプタポートのうちの少なくとも1つと接続されているダイレクトエクセキューションロジック要素とを備え、前記メモリリソースは、前記少なくとも1つの高密度ロジックデバイス及び前記ダイレクトエクセキューションロジック要素によって選択的にアクセス可能であるコンピュータシステム。前記複数のメモリスロットは、LR-DIMMメモリモジュールスロットを含む請求項1に記載のコンピュータシステム。前記複数のメモリスロット及び前記メモリバスは、1以上のアイソレーションメモリバッファを使用して接続されている請求項1に記載のコンピュータシステム。前記アダプタポートは、メモリバッファを有する請求項1に記載のコンピュータシステム。少なくとも1つの高密度ロジックデバイスと、前記少なくとも1つの高密度ロジックデバイスを制御バス及び1以上のメモリバスに接続する少なくとも1つのコントローラと、前記1以上のメモリバスと接続された複数のメモリスロットと、関連付けられたメモリリソースをそれぞれ含み、前記1以上のメモリバスと接続されている前記複数のメモリスロットのうちの少なくとも1つと関連付けられている1以上のアダプタポートと、前記アダプタポートの少なくとも1つと接続されているダイレクトエクセキューションロジック要素とを備え、前記メモリリソースは、前記少なくとも1つの高密度ロジックデバイス及び前記ダイレクトエクセキューションロジック要素によって選択的にアクセス可能であるコンピュータシステム。前記1以上のメモリバスと接続された前記1以上のメモリスロットは、少なくとも1つのLR-DIMMメモリモジュールスロットを含む請求項5に記載のコンピュータシステム。前記複数のメモリスロット及び前記1以上のメモリバスは、1以上のアイソレーションメモリバッファを使用して接続されている請求項5に記載のコンピュータシステム。前記少なくとも1つのアダプタポートは、メモリバッファを有する請求項5に記載のコンピュータシステム。少なくとも1つの高密度ロジックデバイスと、前記少なくとも1つの高密度ロジックデバイスを制御バス及び1ランクのメモリをサポートするメモリバスに接続する少なくとも1つのコントローラと、前記メモリバスと接続されたアイソレーションメモリバッファと、前記アイソレーションメモリバッファと接続されているその他の複数のメモリバスと、関連付けられたメモリリソースをそれぞれ含み、前記その他の複数のメモリバスのうちの少なくとも1つと関連付けられている1以上のアダプタポートと、前記アダプタポートの少なくとも1つと接続されているダイレクトエクセキューションロジック要素とを備え、前記メモリリソースは、前記少なくとも1つの高密度ロジックデバイス及び前記ダイレクトエクセキューションロジック要素によって選択的にアクセス可能であるコンピュータシステム。前記メモリバスは、複数のLR-DIMMメモリモジュールスロットを有する請求項9に記載のコンピュータシステム。前記メモリスロット及び前記メモリバスは、1以上のアイソレーションメモリバッファを使用して接続されている請求項10に記載のコンピュータシステム。前記1以上のアダプタポートは、メモリバッファを有する請求項9に記載のコンピュータシステム。少なくとも1つの高密度ロジックデバイスと、前記少なくとも1つの高密度ロジックデバイスをメモリモジュールバスに接続するコントローラと、前記メモリモジュールバスと接続された複数のメモリモジュールスロットと、前記複数のメモリモジュールスロットの少なくとも1つと接続されているアダプタポートと、前記アダプタポートと関連付けられているダイレクトエクセキューションロジック要素と、前記複数のメモリモジュールスロットの別の1つと関連付けられているLR-DIMMメモリモジュールとを備えるコンピュータシステム。前記少なくとも1つの高密度ロジックデバイス及び前記アダプタポートと接続されている制御バスを更に備える請求項13に記載のコンピュータシステム。前記制御バスは、前記メモリモジュールバスで前記ダイレクトエクセキューションロジック要素にデータが到着したことを前記高密度ロジックデバイスに知らせる請求項14に記載のコンピュータシステム。前記アダプタポートは、前記複数のメモリモジュールスロットの前記少なくとも1つ内に保持するための、デユアルインラインメモリモジュールスロットコネクタを有する請求項13に記載のコンピュータシステム。データ接続によって、前記ダイレクトエクセキューションロジック要素と接続されている外部デバイスを更に備える請求項13に記載のコンピュータシステム。前記外部デバイスは、別のコンピュータシステム、スイッチ又はネットワークのうちの1つを有する請求項17に記載のコンピュータシステム。前記ダイレクトエクセキューションロジック要素は、前記データ接続で、前記外部デバイスへの送信が行われる前に、前記メモリモジュール上で前記コントローラから受信したデータを変更することができる請求項17に記載のコンピュータシステム。前記ダイレクトエクセキューションロジック要素は、前記メモリモジュールバス上で前記コントローラへの送信が行われる前に、前記データ接続上で前記外部デバイスから受信したデータを変更することができる請求項17に記載のコンピュータシステム。前記ダイレクトエクセキューションロジック要素は、前記メモリモジュールバス及び前記データ接続上で、提供されているオペランドに対して、特定されたアルゴリズムを実行するべく構成される少なくとも1つのフィールドプログラマブルゲートアレイを含む請求項17に記載のコンピュータシステム。図1は、コンピュータ一体化システムを実装可能なシステム100及び本発明の方法をIMPLICITEXPLICTアーキテクチャの形式で示した代表的な実施形態のハイレベルブロック図である。システム100は、関連する部分において、例えば、フォートランFortran又はCプログラミング言語で、アプリケーションソースファイルを入力可能とするCarteプログラミング環境104を通じて、一体化実行可能構成102が生成される。黙示的implicitデバイス106及び明示的explicitデバイス108は、以下に詳細に説明するCarteプログラミング環境を介してプログラムされ、両デバイスはこの環境と接続して、共有メモリ110へのアクセスを提供する。このようなアーキテクチャでは、明示的及び黙示的プロセッサ106、108は、共有メモリ110の形式でのシステムメモリコンテンツへのアクセスを提供する能力を有する観点では、ピアデバイスである。このような態様により、同じプログラム上で両種類のプロセッサが共に動作することに起因するオーバヘッドを最小にすることができる。そして、SRCCarteプログラミングツールにより、制御を渡すことによる不利益を考慮することなく、アプリケーション全体の所定の部分に最適な方の種類のプロセッサを利用することが可能となる。黙示的デバイス106は、高密度ロジックデバイスDenseLogicDevice:DLDとも称される場合があり、マイクロプロセッサ、デジタル信号プロセッサ、及び、ASICの一部を含む構成要素の一群を包含する。これらの処理要素は、全て黙示的に制御され、典型的には、ユーザーによって変更されない固定ロジックで構成されている。これらのデバイスは、所定の接続及び機能を有する固定ロジックにおいて、段階的な態様でソフトウェア指示命令softwaredirectedinstructionを実行する。一方、明示的デバイス108は、ダイレクトエクセキューションロジックDELと称される場合があり、明示的に制御されて典型的には再構成可能な構成要素の一群を包含する。このような構成要素として、FPGA、フィールドプログラマブルオブジェクトアレイFPOA及びコンプレックスプログラマブルロジックデバイスCPLDが含まれる。特定のコードにおける並列処理の特性を最大にするための、所望のコンピュータプリフェッチ及び/又はデータアクセス機能を実装するべく、構成要素のセットにより、選択された機能ユニット間の最適化された接続を確立させるプログラムを可能とする。黙示的デバイス106DLD及び明示的デバイス108DEL処理要素の両方は、ピアとして、同じ態様で又は別の態様で、共有システムメモリ例えば、共通メモリ110と接続され、データ共有は明示的態様で実装することができることから、接続は、キャッシュコヒーレンシをサポートすることを要求されない。明示的デバイス108のDELコンピューティングは、ダイナミックロジックを使用し、1つのサイズが全てに適合しなければならない固定マイクロプロセッサアーキテクチャにアプリケーションが合わせるというよりも、アプリケーションに適合するロジックを使用する。これにより、機能ユニットの正確性及びコードにおける並列性の点において、特定のコードに対する最も効率的な回路を提供することができる。このようにして得られるのが、所定のコードを使用して発展させることが可能であり及び/又は異なるコードを扱う第2部分の一部として再プログラム可能な、ダイナミックアプリケーションスペシフィックプロセッサ動的特定用途向けプロセッサである。DELコンピューティングは、特定用途コンピュータの性能及び経済的な汎用機械をユーザーに提供する。エスアールシーコンピュータズ社製の現在の汎用コンピュータシステムには、SRC-7製品ラインとして、MAPstation登録商標ワークステーションエスアールシーコンピュータズ社の登録商標、高性能ラックベースのシステム及び航空機搭載システムが含まれる。これらのシステムは全て同じ黙示的及び明示的に制御されるシステム構成要素、及び、同じSRCCarteプログラミング環境を使用しており、システム間の完全なアプリケーション移植性を可能としている。Carteプログラミング環境は、プログラマが、黙示的デバイス及び明示的デバイスの両方においてアプリケーションを規定するのにANSI標準フォートラン又はC高級言語を使用可能とすることにより、このようなシステムインテグレーションを可能にしている。Carteプログラミング環境におけるコンパイルからの生成物は、1つの、一体化された、目的のSRCヘテロジニアス異機種コンピュータシステムにおいて実行可能な生成物となる。現在入手可能な異機種環境コンピュータシステムでは、低い帯域幅及び高いレイテンシの入出力バスが、FPGAデバイスとCPUとを分離している。SRCIMPLICITEXPLICITアーキテクチャは、CPU及びMAPプロセッサが、システムメモリに対してピアとして動作することを可能とすることにより、この制限を排除する。つまり、システムメモリの帯域幅及びレイテンシのみがこれらのデバイスを制限することとなり、SRCシステムにおけるアプリケーションの性能全体を大幅に改善させることができる。標準的な言語、及び、IMPLICITEXPLICITアーキテクチャのシステムメモリ特性によってのみ制限される黙示的及び明示的デバイスを使用する一体化プログラミング環境は、今日入手可能なあらゆるワークステーション又はコンピュータクラスタノードでは並ぶものが存在しない程に、利用が容易で高性能なアプリケーションプラットフォームをユーザーに提供できる。IMPLICITEXPLICITアーキテクチャは、ユーザーが、現存のコードを実行する又は容易に再コンパイルすることを可能にして、システムの再構成可能MAPプロセッサの力を利用して新しいコードを開発することができるようになる。このハードウェア及びソフトウェアアーキテクチャは、マイクロプロセッサ技術と再構成可能MAPプロセッサとを統合して、性能及び消費電力低減の桁違いの改善をもたらすことができる。SRCCarteプログラミング環境は、コードのマイクロプロセッサ部分と再構成可能プロセッサ部分の協働というプログラマが面してきた歴史的課題を解決した。IMPLICITEXPLICITアーキテクチャは、1つのMAPstationワークステーション又は組み込みシステムから、Hi-Barスイッチベースの構成のクラスタにわたる範囲のシステムにおいて利用可能であり、これらについては以下に詳述する。これらの構成の全ては、同じ基本ハードウェア及びソフトウェアの構成要素を使用することから、コードの完全な相互運用性を提供できる。図2は、フィールドプログラマブルゲートアレイを使用した1つ前の図における明示的デバイスとして使用される再構成可能ダイレクトエクセキューションロジックを含むMAPプロセッサ200の機能ブロック図である。MAPプロセッサ200は、関連する部分において、双方向にMAPプロセッサ200を、別のプロセッサモジュール又はHi-Barスイッチポートへと接続するためのコントローラ202を含む。例えば、各々が1GBのスタティックランダムアクセスメモリSRAMである一組の高速オンボード共有メモリアレイOBCMが、利用可能な帯域幅4.2GB/秒を有するバスによってそれぞれ、コントローラ202と双方向接続される。一組のFPGA206FPGA1及びFPGA2は、帯域幅14.4GB/秒を有する双方向バスを介してコントローラに接続され、また、帯域幅4.8GB/秒を有するバスによって互いに接続される。FPGA206はまた、帯域幅19.2GB/秒を有するバスによって、約64MBのオンボードメモリアレイOBM208と双方向接続されると同時に、帯域幅12.0GB/秒の帯域幅を有する双方向バスを介して汎用I/OGPIOXポートとも接続される。MAPプロセッサ200は、構成のDELプロセッサを含む。MAPプロセッサ200は、FPGA206の形態で再構成可能構成要素を利用し、制御及びユーザー規定の計算、データプリフェッチ及びデータ機能の両方を達成する。この計算機能は、非常に広帯域幅の、オン及びオフボード接続と組み合わせられる。MAPプロセッサ200は、SRAMオンボードメモリ204の複数のバンクを使用して、ローカルメモリ帯域幅19,200MBs/秒を提供する。MAPプロセッサ200は更に、入力ポート及び出力ポートのセットを2つ含み、各ポートは、データペイロード帯域幅3600MB/秒を維持する。MAPプロセッサ200はまた、システム内のあらゆるプロセッサによってアクセス可能なSDRAMのグローバル共有される共通メモリの2つのバンクを有する。MAPプロセッサ200はそれぞれ、MAPプロセッサ200がMAPプロセッサ200接続を命令する又はデータ入力を検出するための、最大12.0GB/秒の更なるデータペイロードを維持するGPIOXポートを有する。明示的デバイスは、MAPプロセッサ内200に収容される。これらのデバイスには、例えば、互いに直接アクセス可能な2つの150MHzのAlteraStratix登録商標IIEP2S180FPGA206、64MBオンボードメモリOBM208、GPIOXポート、及び、インターフェースコントローラ202が含まれてもよい。インターフェースコントローラ202は、その他のプロセッサモジュール及び2GBのオンボード共有メモリOBCM204へのアクセスを提供する。MAPプロセッサ200とその他のプロセッサモジュールとの間の、維持される全ペイロード帯域幅は、各ポートのペア毎に、14.4GB/秒、又は、7.2GB/秒である。SDRAMOBM208は、16個の独立した64ビットメモリ参照を、FPGA206にクロックサイクル毎に提供する。これにより、OBM208とFPGA206との間の最大帯域幅19.2GB/秒を実現している。アプリケーションの明示的に部分に対するデータは、プログラマによってOBM208に割り当てられ、OBM208とFPGA206との間の実際に達成可能な帯域幅は、アプリケーションの必要条件によって決められてもよい。OBCM204の2つのバンクが提供されることにより、プログラマは、アプリケーションに対するデータ局所性の第3レベルを規定することが可能となる。データ局所性の第2レベルは、OBM208であり、第1レベルは、FPGA206内部メモリである。一般的に、大きなアプリケーションデータセットはここに格納されて、好適なデータサブセットは、処理のためにOBM208又は直接ロジックに移動される。これらOBCM204バンクは、MAPプロセッサ200ベースのコンピュータシステムにおけるグローバル共有メモリ空間の一部分である。GPIOXポートは、最大12.0GB/秒までの、外部デバイス例えば、カメラ、A/Dコンバータ、センサ等へのアクセスを提供する、又は、その他の複数のMAPプロセッサ200のチェーン化chainingを提供する。GPIOXインターフェースは、オープンスタンダードであり、GPIOXハードウェア規格書SWP-011-00に記載されている。図3は、市販のマイクロプロセッサ及び最大3つのMAPプロセッサ200図2のような高密度ロジックデバイスのサポートを提供するマルチポート共有メモリ300の機能ブロック図である。マルチポート共有メモリMPCM300は、関連する部分に、プロセッサモジュールと最大3つのMAPモジュールとの間の相互接続を提供するコントローラ302を含む。図示した実施形態では、マルチポート共有メモリ300はまた、4GBOBCMメモリアレイを一組含む。SRC-7MAPstationシステムに対するMPCM300アセンブリの各々は、4つの出力ポート及び入力ポートを有する。これらのポートにより、プログラマは、2つの16GB共有メモリバンクにアクセスすることができる。このポートは、1つのマイクロプロセッサモジュール及び最大3つのMAPプロセッサをサポートする。MPCM300モジュール上のインテリジェントDMAコントローラ302は、システムの接続帯域幅を最大限有効に利用するべく、複雑なDMAプリフェッチ、及び、データパッキング、等間隔アクセス及び分散/収集のようなデータアクセスを実行可能である。これらのオペレーションに対しては、同じ接続を利用したキャッシュベースのマイクロプロセッサよりも、接続効率が10倍程度高くなる。入力ポート及び出力ポートの各々は、1ビットエラー訂正及び2ビットエラー検出SingleErrorCorrectionandDoubleErrorDetection:SECDEDを各ポートに実装した場合、少なくとも3.6GB/秒のデータペイロードを維持する。図4は、1つのMAPプロセッサMAPstation400の機能ブロック図である。MAPstation400は、図2を参照して上記で説明したMAPプロセッサ404と接続されるGPIOXポート402を含む。MAPプロセッサ404は、プロセッサ410のメモリ空間408に直接接続されているSNAP登録商標ポート406エスアールシーコンピュータズ社の登録商標と相互接続されている。SRC-7MAPstationシステムのこの構成は、1つのマイクロプロセッサモジュール410、及び、直接相互接続を有する1つのMAPプロセッサ404を収容する。このシステムは、MPCMモジュール300図3を収容しないことから、1つのMAPモジュールのみが設置されてもよい。MAPstationにおいて使用される黙示的DLDは、通常、複数の市販のプロセッサのうちの1つである。これら第3者の市販のボードに、SNAP406インターフェースが取り付けられる。SNAPインターフェース406は、市販のマイクロプロセッサボードと、MAPプロセッサ404及びSRCシステムの残りの部分を構成する共有メモリノードとを接続し、これらとメモリを共有する。SNAP406モジュールは、マイクロプロセッサマザーボード上でDIMMコネクタに直接プラグ接続されてもよく、I/Oサブシステムの替わりに、マイクロプロセッサ410のメモリサブシステム408内で直接機能するため、システムは、非常に高い接続帯域幅及びI/Oベースの接続よりも低いレイテンシを維持することができる。SNAP406インターフェースは、別個の入力経路及び出力経路を使用し、各経路は現在のところ、3.6GB/秒のデータペイロード帯域幅を維持している。SNAP406モジュールを使用して、I/Oサブシステムの替わりにマイクロプロセッサ410メモリサブシステム408に接続することにより、システムは、非常に高い接続帯域幅を維持することができる。SNAP406モジュールは、別々の入力ポート及び出力ポートを使用し、各ポートは、3.6GB/秒のオーダーであって最高7.2GB/秒のデータペイロード帯域幅を維持する。SNAP406インターフェースは、1つのMAPプロセッサ又はHi-Bar登録商標スイッチのうちのどちらか一方と直接接続することができ、複数のMAPプロセッサ、その他のマイクロプロセッサ又は共有メモリへのシステム全体にわたるアクセスを提供する。図5は、マルチポート共有メモリモジュールを介して相互接続される図2のMAPプロセセッサのうちの3つを含むMAPstationシステム500の機能ブロック図である。MAPstationシステム500は、図3に示したようなマルチポート共有メモリMPCM504と接続される最大3つのMAPプロセッサ502を含む。MPCM504は、図示するように、コントローラ及び関連付けられたメモリアレイ506を含む。MPCM504のプロセッサポートは、例えば、PCIエクスプレスバスインターフェース514を有するプロセッサ512のメモリ510サブシステムと接続されたSNAP508インターフェースと接続されている。MAPstationシステム500が、MPCMモジュールを有するように構成されている場合には、マイクロプロセッサモジュールに加えて、最大3つのシリーズHMAPプロセッサ502を有してもよい。メモリ506を含む2つのOBCMバンクは、最大16GBのSDRAMでポピュレートされてもよい。図6は、メモリバッファを有するロードリデュースドデュアルインラインメモリモジュールLR-DIMM600をメモリバッファ602を含め単純化して示した図である。LR-DIMM600モジュールは、モジュールに搭載されたメモリバッファ602及びモジュールの両サイドに搭載されたDRAM604の複数のアレイを含む。メモリバッファ602は、コマンド、クロック信号及びアドレス信号並びにホストメモリコントローラからのデータの全てを再起動redriveするべく機能する。メモリバッファ602は、機能的にDRAM604をホストから分離して、電気的負荷を低減させ、その結果、コンピュータシステムが所定のメモリ容量に対して高速で動作することを可能としている。図7は、汎用マイクロプロセッサベースのコンピュータシステム700におけるダイレクトエクセキューションロジックを組み込んだ本発明に係るスイッチ/ネットワークアダプタポートインターフェースを含むコンピューティングシステムの代表的な実施形態を示したブロック図である。コンピュータシステム700は、LR-DIMMメモリ704にアクセスするマイクロプロセッサ702を含み、LR-DIMMメモリ704は、メモリDIMM706のアレイへアクセスする。MAPプロセッサ710の形態で提供されているダイレクトエクセキューションロジック要素は、SNAPインターフェース708を介して、LR-DIMMメモリ704及びメモリDIMM706の両方にアクセスするべく接続されている。図には、コンピューティングシステムの1つの実現可能な実施形態が示されており、システムは、ダイレクトエクセキューションロジック要素MAPプロセッサ710及び1つの高密度ロジックデバイスマイクロプロセッサ702によって選択的にアクセス可能なスイッチ/ネットワークアダプタポートインターフェースを含み、これら2つのデバイスはLR-DIMM704を使用して接続されて、高速接続が提供されている。データ及びコマンド情報は、マイクロプロセッサ702とMAPプロセッサ710との間でこのインターフェースを介してやり取りされる。メインDRAMメモリ空間メモリDIMM706の一領域を、ダイレクトエクセキューションプロセッサ710及びマイクロプロセッサ702の両方が共有することを可能とするような態様でメモリサブシステムを構築することにより、インターフェースが形成されている。これは、領域各々が固有の特性を有する3つの個別の領域に分割されたメインDRAMシステム706メモリを備えることで、有効となる。第1領域は、マイクロプロセッサのオペレーティングシステムOSが存在する領域であってもよく、システムメモリと称される。第2領域は、MAPプロセッサ710及びマイクロプロセッサ702によって共有される領域であって、共有メモリセグメントと称されてもよい。第3領域は、2つのプロセッシング要素702、710の間の通信を提供し、情報を制御するのに使用される領域であってもよい。この領域は、LR-DIMM704の3ステート機能として利用され、メモリDIMM706の制御の高速受け渡しを可能とする。この実施形態において、マイクロプロセッサ702は、1つのメモリコントローラ及びメモリDIMM706の1つのセットとの接続を有してもよい。しかしながら、これは必須の構成ではなく、マイクロプロセッサ702は、いかなる数のメモリコントローラを有してもよく、そのうちの1以上が、1以上のSNAPインターフェース708によって共有されてもよい。上記した原理は全体として、LR-DIMM704のアイソレーションメモリバッファを使用して、ダブルデータレート3DDR3メモリバスで容易に機能するSNAPインターフェース708を形成することである。この点において、一組のLR-DIMM704メモリバッファが使用されてもよい。一組のメモリバッファうちの一方のアップストリームポートは、システムチップセット又はマイクロプロセッサ702におけるメモリコントローラと接続されていてもよい。他方のメモリバッファのアップストリームポートは、SNAPインターフェース708FPGAに接続されてもよい。また、一組のメモリバッファのダウンストリームポートの少なくとも1つは、メモリチップの共通セットに接続されてもよく、この接続により、共有メモリ領域の基礎が形成されてもよい。他方のメモリバッファのダウンストリームポートは、独立したメモリアレイに接続されてもよく、この接続により、マイクロプロセッサ702又はSNAPインターフェース708に対するプライベートメモリを形成してもよい。アップストリームマイクロプロセッサ702メモリ空間の1ランクが、セットアップされて、SNAPインターフェース708における設定/制御レジスタとして機能してもよい。スタートアップシーケンスは、共有メモリ領域の使用が限定されて、システムOSはこの領域を使用しないような態様で行われる。図8は、マイクロプロセッサによってアクセスされるLR-DIMMのうちの1つをスイッチ/ネットワークアダプタポートインターフェースで置き換えた本発明の実施形態に係るスイッチ/ネットワークアダプタポートインターフェースを含むコンピューティングシステムの別の代表的な実施形態を示したブロック図である。コンピューティングシステム800は、LR-DIMM804及び806と接続されたマイクロプロセッサ802を含み、LR-DIMM806は、システムメモリ808と接続されている。SNAPインターフェース810及び関連付けられたMAPプロセッサ812は、LR-DIMM806及びシステムメモリ808の間のバスと接続されている。この実施形態におけるコンピューティングシステム800では、SNAPインターフェース810を使用して、マイクロプロセッサ802と接続されているLR-DIMMのうちの1つを置き換える。したがって、少なくとも1つのメモリコントローラを有するマイクロプロセッサ802は、LR-DIMM804,806の少なくとも1つのセットと接続され、これらLR-DIMMの1以上を、少なくとも1つのSNAPインターフェース810で置き換えられている。図9は、LR-DIMMのランク乗算機能を利用して、スイッチ/ネットワークアダプタポートインターフェースを1ランクのメモリのみをサポートするマイクロプロセッサと接続可能とする本発明に係るスイッチ/ネットワークアダプタポートインターフェースを含むコンピューティングシステムの別の代表的な実施形態を示したブロック図である。コンピューティングシステム900は、メモリバス904によってLR-DIMM906と接続されたマイクロプロセッサ902を含む。LR-DIMM906は、システムメモリ908、910と接続される。SNAPインターフェース912及び関連付けられているMAPプロセッサ914は、システムメモリ910及びLR-DIMM906と接続されている。コンピューティングシステム900においては、LR-DIMM906メモリバッファのランク乗算機能を使用して、SNAPインターフェース912を、メモリの1ランクのみをサポートするマイクロプロセッサ902システムと接続することを可能としている。これは、1ランク以上のメモリの負荷効果をメモリバスのスピードが許容できないことに起因する、又は、マイクロプロセッサ902の設計制限に起因する。マイクロプロセッサ902ベースのシステムが、メインメモリバスにおいて1ランクメモリのみをサポートすることは通常である。すなわち、メモリバス904は、DIMMの1ランクのみをサポートすることができる。LR-DIMM906のメモリバッファをランク乗算器として採用することにより、SNAPインターフェース912は、自身のメモリセグメント上のメモリバッファと接続される。本名発明の原理が特定のハードウェア及びアーキテクチャを参照して説明されたが、上記の説明は、例示のみを目的として記載されており、本発明の範囲を限定することを目的としていない。特に、上記の説明の教示するところから、当業者であれば、その他の変形例を提案することができることは明らかである。このような変形例は、当業者に周知のその他の特徴を伴い、上記で説明した構成に替えて又は加えて使用されてもよい。本願では、特徴の特定の組み合わせを使用して請求項が構成されているが、本開示の範囲は、当業者にとって明らかな一般化された特徴又は変形例若しくは本明細書に明示的に又は黙示的に開示されている特徴の新規な組み合わせ又は新規な特徴を含み、これらの特徴が、添付の特許請求の範囲の請求項に現時点で記載されている同じ発明に関しているか、及び、本発明が直面する同じ技術的な問題の一部又は全てを解決しているかによって、開示の範囲は限定されない。また、出願人は、本願及び本願から派生する出願における審査過程で、このような特徴及びこのような特徴の組み合わせについて、新しい請求項を生成する権利を有する。本明細書で使用される備えるcomprise備えたcomprisingという用語及びその派生語は、非排他的包含を意図しており、列挙された特定の要素を備えるプロセス、方法、物品又は装置が、必ずしも、これらの要素のみを含むのではなく、明示的に列挙されてないその他の要素又はこのようなプロセス、方法、物品又は装置に本来備わっているその他の要素をも含み得ることを意味している。本願の記載の何れについても、特定の要素、段階又は機能が、特許請求の範囲に含まれなければならないことを指していると解釈されるべきではなく、本発明の特許性を有する特徴の範囲は、特許請求の範囲の記載によってのみ規定される。また、添付の特許請求の範囲において、meansfor分詞するための手段と明記されていない限り、35.U.S.C.セクション112の第6パラグラフを行使することを意図していない。"