基板と、前記基板の上に形成された第1の窒化物半導体層と、前記第1の窒化物半導体層の上に形成され、前記第1の窒化物半導体層よりもバンドギャップエネルギーが大きい第2の窒化物半導体層と、前記第2の窒化物半導体層の上に形成され、少なくとも1層のp型の窒化物半導体を含む第3の窒化物半導体層と、前記第3の窒化物半導体層の上に形成されたゲート電極と、前記ゲート電極の両側方の領域にそれぞれ形成されたソース電極及びドレイン電極とを備え、前記第3の窒化物半導体層は、前記ゲート電極の下側部分の厚さが前記ゲート電極の側方部分の厚さよりも大きく、前記ゲート電極により構成されるトランジスタ素子の第1の閾値電圧値は、前記ゲート電極の側方の部位に表面空乏層を介して仮想的に形成される仮想トランジスタ素子の第2の閾値電圧値よりも大きいことを特徴とする窒化物半導体装置。前記第1の閾値電圧値は、前記第2の閾値電圧値と比べて2.5V以上大きいことを特徴とする請求項1に記載の窒化物半導体装置。しかしながら、本願発明者らは、図11に示したような、前記従来のJFETを作製したところ、高いドレイン電圧を印加した場合にドレイン電流が減少する、いわゆる電流コラプスという現象が生じることを突き止めた。図11に示すように、従来の窒化物半導体からなるJFETは、サファイアからなる基板101の上に順次形成された、AlNからなるバッファ層102、アンドープのGaNからなるチャネル層103、アンドープのAlGaNからなるバリア層104及び該バリア層104とゲート電極108との間にのみ選択的に設けられたp型のGaN層105を有している。バリア層104の上におけるゲート電極108の両側方の領域には、ゲート電極108とそれぞれ間隔をおいてソース電極106及びドレイン電極107が形成されている。ここで、ゲート電極108は、例えばパラジウムPdからなり、GaN層105とはオーミック接触している。ソース電極106及びドレイン電極107は、基板側から積層されたチタンTiとアルミニウムAlとの積層膜からなる。図12は図11に示す従来のJFETに対して、ゲート電極108とドレイン電極107とに同一周期のパルス電圧を印加した際のドレイン電流Idとドレイン電圧Vdsとの関係を表わしている。ここで、ゲート電極108及びドレイン電極107に印加されるパルス電圧のパルス幅は0.5μsとし、パルス間隔は1msとしている。図12において、プロットAはパルス電圧を印加する前のバイアス条件として、ゲート電圧及びドレイン電圧が共に0Vの場合であり、プロットBはゲート電圧が0Vで且つドレイン電圧が60Vの場合を表わしている。図12に示すように、例えばゲート電圧Vgsが5VのプロットBで且つドレイン電圧Vdsが10Vの場合は、ゲート電圧Vgsが5VのプロットAで且つドレイン電圧Vdsが10Vの場合と比べて、ドレイン電流Idが90mA/mm程度減少している。これにより、バイアス電圧を印加するよりも前にドレイン電極107に高いドレイン電圧が印加されている場合には、オン抵抗が増大することが分かる。これが電流コラプスと呼ばれる現象であり、電流コラプスが生じるとオン抵抗が大幅に増大するため、高いドレイン電圧が印加されるパワートランジスタにとっては極めて重大な問題となる。本発明は、前記従来の問題に鑑み、パワートランジスタに適用可能なノーマリオフ型の窒化物半導体装置に生じる電流コラプスを抑制できるようにすることを目的とする。前記の目的を達成するため、本発明は、窒化物半導体装置を、バリア層とゲート電極との間にp型の窒化物半導体層を設けるだけでなく、バリア層上におけるゲート電極とソース電極及びゲート電極とドレイン電極と間の各領域にもp型の窒化物半導体層を設ける構成とする。具体的に、本発明に係る窒化物半導体装置は、基板と、基板の上に形成された第1の窒化物半導体層と、第1の窒化物半導体層の上に形成され、第1の窒化物半導体層よりもバンドギャップエネルギーが大きい第2の窒化物半導体層と、第2の窒化物半導体層の上に形成され、少なくとも1層のp型の窒化物半導体を含む第3の窒化物半導体層と、第3の窒化物半導体層の上に形成されたゲート電極と、ゲート電極の両側方の領域にそれぞれ形成されたソース電極及びドレイン電極とを備え、第3の窒化物半導体層は、ゲート電極の下側部分の厚さがゲート電極の側方部分の厚さよりも大きく、ゲート電極により構成されるトランジスタ素子の第1の閾値電圧値は、ゲート電極の側方の部位に表面空乏層を介して仮想的に形成される仮想トランジスタ素子の第2の閾値電圧値よりも大きいことを特徴とする。本発明の窒化物半導体装置によると、ゲート電極により構成されるトランジスタ素子の第1の閾値電圧値は、ゲート電極の側方の部位に表面空乏層を介して仮想的に形成される仮想トランジスタ素子の第2の閾値電圧値よりも大きいことにより、ドレイン電流比を1に近づけることができるので、電流コラプスを抑制することができる。本発明の窒化物半導体装置において、第1の閾値電圧値は、第2の閾値電圧値と比べて2.5V以上大きいことが好ましい。本発明に係る窒化物半導体装置及びその製造方法によると、オン抵抗が小さく且つ電流コラプスが抑制されたノーマリオフ型の窒化物半導体装置を実現することができる。第1の実施形態本発明の第1の実施形態について図面を参照しながら説明する。図1は本発明の第1の実施形態に係る窒化物半導体装置JFETの断面構成を示している。図1に示すように、第1の実施形態に係る窒化物半導体装置は、主面の面方位が0001面であるサファイアからなる基板11と、該基板11の主面上に形成された厚さが100nmの窒化アルミニウムAlNからなるバッファ層12と、該バッファ層12の上に設けられた厚さが2μmのアンドープの窒化ガリウムGaNからなるチャネル層13と、該チャネル層13の上に形成された厚さが25nmのアンドープの窒化アルミニウムガリウムAlGaNからなるバリア層14と、該バリア層14の上に形成された第1のp型層としての厚さが15nmのp型AlGaN層15と、該p型AlGaN層15上のゲート形成領域であり、第2のp型層としての厚さが100nmのp型GaN層16とを有している。ここで、アンドープとは、導電型を決定する不純物が意図的に導入されていないことを意味する。p型AlGaN層15は、濃度が1×1019cm-3程度のマグネシウムMgがドーピングされ、キャリア濃度は1×1018cm-3程度である。p型GaN層16は大部分がp型AlGaN層15と同程度のキャリア濃度を有し、その上面から厚さが約10nmの領域にはMgが1×1020cm-3程度の濃度にドーピングされている。バリア層14とp型AlGaN層15とは、例えばAl0.15Ga0.85Nにより構成されている。p型AlGaN層15及びバリア層14におけるp型GaN層16の両側方にはチャネル層13の上部を掘り込んだ開口部が設けられ、該開口部にはバリア層14とチャネル層13とのヘテロ界面に対して横方向から接触するように、Ti層とAl層とからなるソース電極17及びドレイン電極18が設けられている。このように、p型AlGaN層15、バリア層14及びチャネル層13の上部を掘り込み、バリア層14とチャネル層13とのヘテロ界面の近傍に形成される2次元電子ガス2DEG層と直接に接触するようにソース電極17及びドレイン電極18を形成することにより、該ソース電極17及びドレイン電極18をp型AlGaN層15の上に直接に形成した場合よりも大幅に接触抵抗を低減することができる。その上、p型AlGaN層15及びバリア層14の膜厚に依存せずに接触抵抗が小さいオーミック接合を得ることができる。p型AlGaN層15の上に選択的に形成されたp型GaN層16の上には、該p型GaN層16とオーミック接合するパラジウムPdからなるゲート電極19が形成されている。ここで、p型GaN層16及びゲート電極19は、ソース電極17とドレイン電極18との中間位置からソース電極17側に偏った位置に設けられている。これは、ゲート電極19とドレイン電極18との間隔をゲート電極19とソース電極17との間隔よりも大きくすることによって、高いドレイン電圧が印加されたときに生じる電界を緩和して、トランジスタの破壊耐圧を向上するためである。図2は図1に示す窒化物半導体装置に対して、ゲート電極19とドレイン電極18とに同一周期のパルス電圧を印加した際のドレイン電流Idとドレイン電圧Vdsとの関係を表わしている。ここで、ゲート電極19及びドレイン電極18に印加されるパルス電圧のパルス幅は0.5μsとし、パルス間隔は1msとしている。図2において、プロットAはパルス電圧を印加する前のバイアス条件として、ゲート電圧及びドレイン電圧が共に0Vの場合であり、プロットBはゲート電圧が0Vで且つドレイン電圧が60Vの場合を表わしている。図2のプロットBに示すように、ゲート電圧Vgsが1Vから5Vのいずれであっても、また、ドレイン電圧Vdsが10Vから60Vのいずれであっても、高いドレイン電圧が印加されないプロットAの場合の特性とほぼ一致していることから、オン抵抗も変わらず、従って電流コラプスが抑制されていることが分かる。以下に、第1の実施形態に係る窒化物半導体装置が電流コラプスを抑制できる理由を説明する。従来例に係る窒化物半導体装置においては、バリア層104におけるゲート電極108の側方部分に表面準位が形成され、この形成された表面準位にトラップされる電子によって生じる空乏層がチャネル2DEGに影響を及ぼすが、第1の実施形態に係る窒化物半導体装置においては、p型AlGaN層15におけるゲート電極19の側方部分に形成される表面準位がチャネルに与える影響が小さいためであると考えられる。すなわち、従来例に係るトランジスタは、図12のプロットBに示したように、パルスが印加される直前の高いドレイン電圧が印加されている場合には、バリア層104におけるゲート電極108の側方部分に形成される表面準位にトラップされた電子によって空乏層がチャネルにまで広がっている。これにより、パルスの印加直後にゲート電極108の下側に位置するチャネルがオン状態となっても、表面準位にトラップされた電子の放出時間が遅いため、ゲートドレイン間に位置するチャネルがオン状態とはならない。その結果、高いドレイン電圧を印加せず電子トラップによる空乏層が広がってはいないプロットAに示す場合と比較してドレイン電流が減少してしまう。これに対し、本実施形態に係る窒化物半導体装置は、バリア層14の上にp型AlGaN層15を設けたことにより、パルスが印加される直前の高いドレイン電圧が印加されている場合に、p型AlGaN層15の表面準位にトラップされた電子よって生じる空乏層はチャネルにまでは到達しない。このため、チャネルにおけるゲート電極19の側方部分は常にオン状態となっている。これにより、パルスが印加された直後にゲート電極19の直下に位置するチャネルがオン状態となると、ソースドレイン間に位置するチャネルが全開状態となるため、高いドレイン電圧を印加していない場合、すなわち電子のトラップによる空乏層が広がっていない場合と比較しても同等のドレイン電流を得ることができる。本実施形態に係る窒化物半導体装置において電流コラプスが抑制されるメカニズムを図3に基づいてより詳細に説明する。図3は図1に示す窒化物半導体装置の要部であって、ゲート電極19によるトランジスタの第1の閾値電圧Vth1と、ゲート電極19の側方に形成される仮想ゲート電極20による仮想トランジスタの第2の閾値電圧Vth2との模式的な断面構成を示している。前述したように、JFET構造は、チャネルにおけるゲート電極19の直下の領域の2次元電子ガス濃度を、その領域以外の2次元電子ガス濃度よりも選択的に小さくすることができる。このため、ゲート電極19の直下に位置するチャネルがオン状態となる第1の閾値電圧Vth1は、ゲート電極19の側方領域において表面空乏層を介して仮想的に形成される仮想トランジスタの第2の閾値電圧Vth2よりも大きくなる。このとき、仮想ゲート電極20は、p型AlGaN層15とはエネルギー障壁が0.7eV程度のショットキ接合を形成していると仮定する。第1の閾値電圧Vth1はアンドープのAlGaNからなるバリア層14における膜厚及びAlの組成比を調整することによって、負から正の値に制御することが可能である。ゲート電極19に電圧を印加していないときには、仮想ゲート電極20の直下に位置するバリア層14とチャネル層13とのヘテロ界面には2次元電子ガスが生じているため、第2の閾値電圧Vth2は負の値となる。この第2の閾値電圧Vth2が負側にシフトする程、チャネル内の2次元電子ガスを空乏化するには、仮想ゲート電極20が接触しているp型AlGaN層15の表面に、より大きい負電荷が必要であることを意味している。このように、第1の実施形態に係る窒化物半導体装置のゲートドレイン間において、p型AlGaN層15をバリア層14の上に設けたことより、該p型AlGaN層15に形成される表面準位にトラップされる電子によって、チャネルがオフ状態となりにくいことを表わしている。図4は第1の実施形態に係る窒化物半導体装置において、p型AlGaN層15及びバリア層14の膜厚を変化させた場合における第1の閾値電圧Vth1と第2の閾値電圧Vth2の差ΔVth=Vth1-Vth2とパルス電圧印加時のドレイン電流比との関係を示している。ここで、ドレイン電流比とは、パルス電圧印加時のドレイン電圧が10Vで且つゲート電圧が5Vの場合のドレイン電流において、パルス電圧を印加する直前のドレイン電圧が0Vの場合に対する60Vの場合の比を表わしている。従って、ドレイン電流比の値が1に近い程、電流コラプスが抑制されていることを示す。図4に示すように、閾値電圧の差ΔVthとドレイン電流比の値との間には明確な相関関係があり、閾値電圧の差ΔVthが大きい程、電流コラプスが抑制される。特に、閾値電圧の差ΔVthが2.5V以上であれば、ドレイン電流比はほぼ1となり、完全に電流コラプスが抑制できることが分かる。ところで、閾値電圧の差ΔVthを大きくするには、p型AlGaN層15の厚膜化が有効である。図5は第1の実施形態に係る窒化物半導体半導体装置におけるp型AlGaN層15の膜厚と閾値電圧の差ΔVthとの関係を示している。p型AlGaN層15の膜厚を大きくすると、第1の閾値電圧Vth1をほとんど変化させることなく、第2の閾値電圧Vth2を負側にシフトすることができる。このため、閾値電圧の差ΔVthを大きくすることが可能となるので、オン抵抗が増大せず、すなわち電流コラプスを抑制することができる。アンドープAlGaNからなるバリア層14の膜厚を大きくする、又はAlの組成比を大きくすると、第2の閾値電圧Vth2を負側にシフトさせることができるが、これと同時に第1の閾値電圧Vth1も負側にシフトしてしまうため、閾値電圧の差ΔVthを大きくすることが不可能であり、さらにはノーマリオフ状態を維持することすら困難となる。そこで、第1の実施形態においては、バリア層14の上に、より詳細にはバリア層14の上におけるゲート電極19の両側方の領域に、p型AlGaN層15を設けることによって、ノーマリオフ状態を維持できると同時に閾値電圧の差ΔVthを大きくすることができ、電流コラプスを抑制することができる。特に、図4及び図5から、閾値電圧の差ΔVthを2.5V以上とし、電流コラプスを完全に抑制するためには、p型AlGaN層15の膜厚を15nm以上とすることが有効であることが分かる。但し、p型AlGaN層15を厚くし過ぎると、該p型AlGaN層15を介してゲートドレイン間又はゲートソース間にリーク電流が流れてしまうため、p型AlGaN層15の膜厚は30nm程度以下であることが望ましい。以下、前記のように構成された窒化物半導体装置の製造方法について図面を参照しながら説明する。図6a~図6eは本実施形態に係る窒化物半導体装置の製造方法の工程順の断面構成を示している。まず、図6aに示すように、例えば有機金属気相成長MOCVD:MetalOrganicChemicalVaporDeposition法により、主面の面方位が0001面であるサファイアからなる基板11の主面上に、厚さが100nmのAlNからなるバッファ層12、厚さが2μmのアンドープのGaNからなるチャネル層13、厚さが25nmのアンドープのAlGaNからなるバリア層14、厚さが15nmのp型AlGaN層15及び厚さが100nmのp型GaN層16をエピタキシャル成長により順次形成して、エピタキシャル成長層を形成する。次に、図6bに示すように、例えば、リソグラフィ法並びに塩素Cl2ガス及び六フッ化硫黄SF6ガスをエッチングガスとする誘導結合プラズマICP:Inductive-CoupledPlasma等を用いたドライエッチング法により、エピタキシャル成長層のp型GaN層16におけるゲート形成領域を除く部分に対して選択的にエッチングを行なう。このとき、GaN層とAlGaN層とのエッチングレートがほぼ同一である等速エッチングを用いてp型AlGaN層15を露出させることは可能ではあるが、より再現性を高めるには、GaN層のエッチングレートがAlGaN層よりも速くなる選択エッチングを用いることが有効である。次に、図6cに示すように、例えば、リソグラフィ法及び塩素ガスを用いたICPエッチング等のドライエッチング法により、エピタキシャル層におけるソース電極及びドレイン電極の各形成領域となる凹部13aを、p型AlGaN層15、バリア層14及びチャネル層13の上部を選択的に除去することにより形成する。次に、図6dに示すように、例えばリフトオフ法により、形成した凹部13aに、それぞれTi層及びAl層からなる積層構造を有するソース電極17及びドレイン電極18を形成する。その後、温度が650°Cの窒素N2雰囲気で熱処理アニールを行なう。次に、図6eに示すように、例えばリフトオフ法により、p型GaN層16の上にPdからなるゲート電極19を選択的に形成する。以上のようにして、第1の実施形態に係る窒化物半導体装置を得ることができる。第1の実施形態の第1変形例第1の実施形態においては、図1に示すように、バリア層14の上に設けたp型AlGaN層15は、ゲート電極19の下側部分の厚さとその側方部分との厚さを実質的に同一としている。しかしながら、図7に示す第1変形例のように、p型AlGaN層15におけるゲート電極19の下側部分の厚さを20nm程度とし、p型AlGaN層15におけるゲート電極19の側方部分の厚さを15nm程度として、ゲート電極19の側方部分の厚さをゲート電極19の下側部分の厚さよりも小さくしてもよい。これにより、第1変形例に係る窒化物半導体装置は、第1の実施形態と同様に電流コラプスを抑制できると共に、さらには、高いドレイン電圧が印加された場合に、電界強度が最大となるゲート電極19の側方に形成される段差部がバンドギャップエネルギーが大きいp型AlGaN層15のみで形成されるため、トランジスタの破壊耐圧を向上することができる。第1の実施形態の第2変形例図8に示す第2変形例に係る窒化物半導体装置のように、p型GaN層16がゲート電極19の下側にのみ形成される構成ではなく、該p型GaN層16の一部がゲート電極19の側方にも形成される構成であってもよい。このとき、p型GaN層16におけるゲート電極19の側方の領域に形成された露出部分が厚いと、ゲートドレイン間又はゲートソース間に生じるリーク電流が増大する原因となるため、露出部分の厚さは20nm程度以下とすることが望ましい。これにより、前述した閾値電圧の差ΔVthを大きくすることができるため、電流コラプスを抑制することができる。第2の実施形態以下、本発明の第2の実施形態について図面を参照しながら説明する。図9は本発明の第2の実施形態に係る窒化物半導体装置の断面構成を示している。図9に示すように、導電性を有する基板の一例として、主面の面方位が111面であるn型シリコンSiからなる基板21の主面上に、第1の実施形態と同等のエピタキシャル層が形成されている。すなわち、基板21の上には、MOCVD法等により、AlNからなるバッファ層22、GaNからなるチャネル層23、アンドープのAlGaNからなるバリア層24、p型AlGaN層25及びp型GaN層26が順次形成されている。p型GaN層26は、Pdからなるゲート電極29のほぼ下側部分にのみ選択的に形成されている。TiとAlとからなるソース電極27及びドレイン電極28は、それぞれチャネル層23の上部に達する凹部に形成されている。また、p型AlGaN層25の上には、窒化シリコンSiNからなるパッシベーション膜30がゲート電極29及びp型GaN層26を覆うように全面的に形成されている。第2の実施形態の特徴として、ソース電極27のゲート電極29と反対側の領域外側領域には、パッシベーション膜30、p型AlGaN層25、バリア層24、チャネル層23及びバッファ層22を貫通するようにバイアホール21aが形成されている。ソース電極27は、該ソース電極27とバリアホール21aとに跨って形成されたアルミニウムAlからなるメタル配線31により基板21と電気的に接続されている。基板21のバッファ層22と反対側の面裏面上にはAuGeSb合金からなる裏面電極32が形成されている。パッシベーション膜30の上には、メタル配線31を含む全面にわたって、膜厚が約5μmで且つ比誘電率が3程度のポリイミド樹脂からなる層間膜33が形成されている。層間膜33にはドレイン電極28を露出するコンタクトホールが形成され、形成されたコンタクトホールを埋めることにより、一端がドレイン電極28と接触すると共に他端が層間膜33上をソース電極27の上方にまで延びる、Alからなる上部ドレイン電極34が形成されている。このような構成により、ソース電圧は基板21の裏面に形成された裏面電極32を通して印加でき、一方、ドレイン電圧はゲート電極29の上方に形成された上部ドレイン電極34を通して印加することができるため、電極パッドをトランジスタ素子の活性領域の外側に形成する必要がなくなるので、チップサイズを縮小することができる。また、ソース電極27は裏面電極32と接続され、ドレイン電極28は上部ドレイン電極34と接続されるため、新たなソース用及びドレイン用の電極用配線を設ける必要がなくなる。その結果、各電極用配線による配線抵抗が低減できるため、実装後のトランジスタのオン抵抗を低減することができる。また、層間膜33には、比誘電率が低いポリイミド樹脂を用いているため、上部ドレイン電極34による寄生容量を低減することができるので、トランジスタのスイッチング速度をも向上することができる。なお、層間膜33の比誘電率は4以下であれば、寄生容量の低減に有効である。なお、導電性を有する基板21はシリコンSiに限られず、炭化シリコンSiCを用いることができる。第3の実施形態以下、本発明の第3の実施形態について図面を参照しながら説明する。図10は本発明の第3の実施形態に係る窒化物半導体装置の断面構成を示している。図10に示すように、第3の実施形態に係る窒化物半導体装置は、主面の面方位が0001面であるサファイアからなる基板41と、該基板41の主面上に形成された厚さが100nmのAlNからなるバッファ層42と、該バッファ層42の上に設けられた厚さが2μmのアンドープのGaNからなるチャネル層43と、該チャネル層43の上に形成された厚さが25nmのアンドープのAlGaNからなるバリア層44と、該バリア層44の上に形成され、Pdからなるゲート電極48の下側部分の厚さが100nmで且つゲート電極48の側方部分の厚さが約15nmのp型GaN層45とを有している。p型GaN層45は、濃度が1×1019cm-3程度のMgがドーピングされ、キャリア濃度は1×1018cm-3程度であり、ゲート電極48の下側部分はその上面から厚さが約10nmの領域にはMgが1×1020cm-3程度の濃度にドーピングされている。バリア層44は、例えばAl0.15Ga0.85Nにより構成されている。p型GaN層45及びバリア層44におけるゲート電極48の両側方にはチャネル層43の上部を掘り込んだ開口部が設けられ、該開口部にはバリア層44とチャネル層43とのヘテロ界面に対して横方向から接触するように、Ti層とAl層とからなるソース電極46及びドレイン電極47が設けられている。また、ゲート電極48は、ソース電極46側に偏った位置に設けられている。このように、第3の実施形態に係る窒化物半導体装置は、アンドープのAlGaNからなるバリア層44の上に、ゲート電極48の下側部分の厚さが100nmで且つゲート電極48の側方部分の厚さが15nm程度のp型GaN層45を設けている。このように、第3の実施形態に係るp型GaN層45は、ゲート電極48の下側部分と側方部分との厚さを変えてはいるものの、一体に形成されている。このようにしても、前述した、本トランジスタ素子と仮想トランジスタ素子との閾値電圧の差ΔVthを大きくすることができるため、電流コラプスを抑制することができる。ところで、AlGaN層はGaN層とは格子定数が異なるため、AlGaN層の膜厚が大きくなると結晶成長が困難となるが、第3の実施形態に係る窒化物半導体装置は、第1及び第2の実施形態のように、アンドープのAlGaNからなるバリア層とp型GaN層との間にp型AlGaN層を設けないため、結晶成長が容易である。なお、p型GaN層45におけるゲート電極48の側方部分の膜厚が大きくなるとゲートドレイン間又はゲートソース間のリーク電流が増大する原因となるため、p型GaN層45におけるゲート電極48の側方部分の膜厚は20nm程度以下とすることが望ましい。なお、第3の実施形態に係る半導体装置の製造方法は、MOCVD法等により、基板41の上にバリア層42からp型GaN層45までを順次エピタキシャル成長した後、p型GaN層におけるゲート電極形成領域の側方部分に対してのみ選択的にドライエッチングを行なえばよい。