入力パルス信号を入力し、複数の異なる遅延パルス信号を出力するパルス遅延回路と、前記入力パルス信号を入力し、前記複数の異なる遅延パルス信号のうちの2つの遅延パルス信号の印加に応答して、前記入力パルス信号の通過を制御するトランスミッションゲートと、前記トランスミッションゲートの出力に接続され、前記トランスミッションゲートを通過する前記入力パルス信号に基づいて生成される出力パルス信号のパルス幅を設定するパルス幅設定回路と、を含む、パルス幅調整回路。前記トランスミッションゲートは、前記2つの遅延パルス信号の印加により、前記入力パルス信号のリーディングエッジが通過するまではオンになり、前記入力パルス信号のトレーリングエッジが通過する前にオフになり、前記出力パルス信号が所定のパルス幅になるとき、もしくはそれ以降にオンになる、請求項1に記載のパルス幅調整回路。前記パルス幅設定回路は、前記トランスミッションゲートがオフになるとき、前記出力パルス信号を所定のパルス幅の間前記入力パルス信号の前記リーディングエッジで変位した状態に保つ、請求項2に記載のパルス幅調整回路。前記パルス遅延回路は、直列接続された4つ以上の偶数個のインバータからなり、出力側から遡って1番目、2番目および3番目の各インバータからそれぞれ3つの異なる前記遅延パルス信号を出力し、前記1番目および2番目の各インバータから出力される2つの当該遅延パルス信号を前記トランスミッションゲートの第1ゲートおよび第2ゲートにそれぞれ印加する、請求項2または3に記載のパルス幅調整回路。前記パルス幅設定回路は、前記パルス遅延回路に接続され、前記3番目のインバータから出力される前記遅延パルス信号を入力し、前記1番目および2番目の各インバータから出力される2つの前記遅延パルス信号のそれぞれ第2ゲートおよび第1ゲートへの印加に応答して、入力した当該遅延パルス信号の通過を制御する他のトランスミッションゲートからなる、請求項4に記載のパルス幅調整回路。前記パルス遅延回路は、直列接続された3つ以上の奇数個のインバータからなり、出力側から遡って1番目および2番目の各インバータからそれぞれ2つの異なる前記遅延パルス信号を出力し、前記1番目および2番目の各インバータから出力される2つの当該遅延パルス信号を前記トランスミッションゲートの第2ゲートおよび第1ゲートにそれぞれ印加する、請求項2または3に記載のパルス幅調整回路。前記入力パルス信号が隆起パルスであり、前記パルス幅設定回路は、電源電圧と前記トランスミッションゲートの出力との間に接続され、ゲートが前記1番目のインバータの出力に接続されたPFETからなる、請求項6に記載のパルス幅調整回路。前記入力パルス信号が隆起パルスであり、前記パルス幅設定回路は、前記トランスミッションゲートの出力に入力が接続されたインバータと、電源電圧と前記トランスミッションゲートの出力との間に接続され、ゲートが当該インバータの出力に接続されたPFETとからなる、請求項6に記載のパルス幅調整回路。前記パルス遅延回路は、直列接続された2つ以上の偶数個のインバータからなり、出力側から遡って1番目および2番目の各インバータからそれぞれ2つの異なる前記遅延パルス信号を出力し、前記1番目および2番目の各インバータから出力される2つの当該遅延パルス信号を前記トランスミッションゲートの第1ゲートおよび第2ゲートにそれぞれ印加する、請求項2または3に記載のパルス幅調整回路。前記入力パルス信号が隆起パルスであり、前記パルス幅設定回路は、接地電圧と前記トランスミッションゲートの出力との間に接続され、ゲートが前記1番目のインバータの出力に接続されたNFETからなる、請求項9に記載のパルス幅調整回路。入力パルス信号より複数の異なる遅延パルス信号を生成することと、前記複数の異なる遅延パルス信号のうちの2つの遅延パルス信号をトランスミッションゲートに印加して、前記入力パルス信号が前記トランスミッションゲートを通過するのを制御することと、前記トランスミッションゲートを通過する前記入力パルス信号に基づいて生成される出力パルス信号のパルス幅を所定のパルス幅に設定することと、を含む、パルス幅調整方法。前記入力パルス信号が前記トランスミッションゲートを通過するのを制御することは、前記2つの遅延パルス信号を前記トランスミッションゲートに印加して、前記トランスミッションゲートを、前記入力パルス信号のリーディングエッジが通過するまではオンにし、前記入力パルス信号のトレーリングエッジが通過する前にオフにし、前記出力パルス信号が所定のパルス幅になるとき、もしくはそれ以降にオンにすることを含む、請求項11に記載のパルス幅調整方法。前記入力パルス信号のパルス幅を所定のパルス幅に設定することは、前記トランスミッションゲートがオフになるとき、前記出力パルス信号を所定のパルス幅の間前記入力パルス信号の前記リーディングエッジで変位した状態に保つことを含む、請求項12に記載のパルス幅調整方法。本発明は、パルス幅調整パルス信号のリーディングエッジ遅延を低減することができるパルス幅調整回路および方法の実現を目的とする。本発明の目的には、そのようなパルス幅調整回路および方法を提供することが含まれる。本発明により提供される1実施態様のパルス幅調整回路は、入力パルス信号を入力し、複数の異なる遅延パルス信号を出力するパルス遅延回路と、入力パルス信号を入力し、複数の異なる遅延パルス信号のうちの2つの遅延パルス信号の印加に応答して、入力パルス信号の通過を制御するトランスミッションゲートと、トランスミッションゲートの出力に接続され、トランスミッションゲートを通過する入力パルス信号に基づいて生成される出力パルス信号のパルス幅を設定するパルス幅設定回路とを含む。好ましくは、トランスミッションゲートは、2つの遅延パルス信号の印加により、入力パルス信号のリーディングエッジが通過するまではオンになり、入力パルス信号のトレーリングエッジが通過する前にオフになり、出力パルス信号が所定のパルス幅になるとき、もしくはそれ以降にオンになる。好ましくは、パルス幅設定回路は、トランスミッションゲートがオフになるとき、出力パルス信号を所定のパルス幅の間入力パルス信号のリーディングエッジで変位した状態に保つ。好ましくは、パルス遅延回路は、直列接続された4つ以上の偶数個のインバータからなり、出力側から遡って1番目、2番目および3番目の各インバータからそれぞれ3つの異なる遅延パルス信号を出力し、1番目および2番目の各インバータから出力される2つの当該遅延パルス信号をトランスミッションゲートの第1ゲートおよび第2ゲートにそれぞれ印加する。好ましくは、パルス幅設定回路は、パルス遅延回路に接続され、出力側から遡って3番目のインバータから出力される遅延パルス信号を入力し、1番目および2番目の各インバータから出力される2つの遅延パルス信号のそれぞれ第2ゲートおよび第1ゲートへの印加に応答して、入力した当該遅延パルス信号の通過を制御する他のトランスミッションゲートからなる。好ましくは、パルス遅延回路は、直列接続された3つ以上の奇数個のインバータからなり、出力側から遡って1番目および2番目の各インバータからそれぞれ2つの異なる遅延パルス信号を出力し、1番目および2番目の各インバータから出力される2つの当該遅延パルス信号をトランスミッションゲートの第2ゲートおよび第1ゲートにそれぞれ印加する。好ましくは、入力パルス信号が隆起開始時に立ち上がり終了時に立ち下がるパルスであり、パルス幅設定回路は、電源電圧とトランスミッションゲートの出力との間に接続され、ゲートが出力側から遡って1番目のインバータの出力に接続されたPFETP型FETからなる。好ましくは、入力パルス信号が隆起パルスであり、パルス幅設定回路は、トランスミッションゲートの出力に入力が接続されたインバータと、電源電圧とトランスミッションゲートの出力との間に接続され、ゲートが当該インバータの出力に接続されたPFETとからなる。好ましくは、パルス遅延回路は、直列接続された2つ以上の偶数個のインバータからなり、出力側から遡って1番目および2番目の各インバータからそれぞれ2つの異なる遅延パルス信号を出力し、1番目および2番目の各インバータから出力される2つの当該遅延パルス信号をトランスミッションゲートの第1ゲートおよび第2ゲートにそれぞれ印加する。好ましくは、入力パルス信号が隆起パルスであり、パルス幅設定回路は、接地電圧とトランスミッションゲートの出力との間に接続され、ゲートが出力側から遡って1番目のインバータの出力に接続されたNFETN型FETからなる。本発明により提供される1実施態様のパルス幅調整方法は、入力パルス信号より複数の異なる遅延パルス信号を生成することと、複数の異なる遅延パルス信号のうちの2つの遅延パルス信号をトランスミッションゲートに印加して、入力パルス信号がトランスミッションゲートを通過するのを制御することと、トランスミッションゲートを通過する入力パルス信号に基づいて生成される出力パルス信号のパルス幅を所定のパルス幅に設定することとを含む。好ましくは、入力パルス信号がトランスミッションゲートを通過するのを制御することは、2つの遅延パルス信号をトランスミッションゲートに印加して、トランスミッションゲートを、入力パルス信号のリーディングエッジが通過するまではオンにし、入力パルス信号のトレーリングエッジが通過する前にオフにし、出力パルス信号が所定のパルス幅になるとき、もしくはそれ以降にオンにすることを含む。好ましくは、入力パルス信号のパルス幅を所定のパルス幅に設定することは、トランスミッションゲートがオフになるとき、出力パルス信号を所定のパルス幅の間入力パルス信号のリーディングエッジで変位した状態に保つことを含む。本発明により、パルス幅調整パルス信号のリーディングエッジ遅延を低減することができるパルス幅調整回路および方法が実現される。特に、パルス幅を延長または短縮する際に生じるパルス信号のリーディングエッジ遅延を大幅に低減することができる。以下、本発明を実施するための最良の形態を図面に基づいて詳細に説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。本発明は多くの異なる態様で実施することが可能であり、記載された実施形態の内容に限定して解釈されるべきではない。なお、実施形態の説明の全体を通じて同じ構成部分乃至構成要素には同じ番号を付している。図3は、本発明の1実施形態に係るパルス幅調整回路300の回路図を示す。パルス幅調整回路300はパルス遅延回路310とトランスミッションゲート320とパルス幅設定回路330とを含む。パルス遅延回路310は、入力パルス信号aを入力し、複数の異なる遅延パルス信号b1、b2、を出力する。トランスミッションゲート320は、入力パルス信号aを入力し、複数の異なる遅延パルス信号b1、b2、のうちの2つの遅延パルス信号の印加に応答して、入力パルス信号aの通過を制御する。特に、トランスミッションゲート320は、これら2つの遅延パルス信号の印加により、入力パルス信号aのリーディングエッジが通過するまではオンになり、入力パルス信号aのトレーリングエッジが通過する前にオフになり、出力パルス信号cが所定のパルス幅になるとき、もしくはそれ以降にオンになる。パルス幅設定回路330は、トランスミッションゲート320の出力に接続され、トランスミッションゲート320を通過する入力パルス信号aに基づいて生成される出力パルス信号cのパルス幅を設定する。特に、パルス幅設定回路330は、トランスミッションゲート320がオフになるとき、出力パルス信号cを所定のパルス幅の間入力パルス信号aのリーディングエッジで変位した状態に保つ。パルス幅設定回路330は点線で示されてパルス遅延回路310に接続されている。これは、パルス遅延回路310から出力される複数の異なる遅延パルス信号b1、b2、を選択してパルス幅設定回路330に用いるように構成しても良いし、全く用いないように構成しても良いからである。図4に1実施例のパルス幅調整回路400を示す。パルス幅調整回路400はパルス信号のパルス幅を延長調整するように動作する。パルス幅調整回路400では入力パルス信号aに隆起パルスを使用する。パルス遅延回路410は、6つの直列接続されたインバータ411~416からなり、出力側から遡って1番目、2番目および3番目の各インバータ416、415および414からそれぞれ3つの異なる遅延パルス信号b3、b2およびb1を出力する。トランスミッションゲート420は第1ゲート421および第2ゲート422を有する。第1ゲート421には1番目のインバータ416から出力される遅延パルス信号b3が印加され、第2ゲート422には2番目のインバータ415から出力される遅延パルス信号b2が印加される。これらの遅延パルス信号b3およびb2がそれぞれ第1ゲート421および第2ゲート422に印加されることにより、トランスミッションゲート420は、入力パルス信号aのリーディングエッジが通過するまではオンになり、入力パルス信号aのトレーリングエッジが通過する前にオフになり、出力パルス信号cが所定のパルス幅になるときにオンになるように制御される図5に示す回路400のシミュレーションによる動作波形図を参照。トランスミッションゲート420の出力に接続された他のトランスミッションゲート430がパルス幅設定回路を構成する。他のトランスミッションゲート430は、パルス遅延回路410に接続され、3番目のインバータ414から出力される遅延パルス信号b1を入力する。他のトランスミッションゲート430も、第1ゲート431および第2ゲート432を有する。第1ゲート431には2番目のインバータ415から出力される遅延パルス信号b2が印加され、第2ゲート432には1番目のインバータ416から出力される遅延パルス信号b3が印加される。これら2つの遅延パルス信号b2およびb3のそれぞれ第1ゲート431および第2ゲート432への印加に応答して、他のトランスミッションゲート430は、トレーリングエッジが通過する前にトランスミッションゲート420をオフにして遮断された入力パルス信号aから遅延パルス信号b1の変位部分隆起部分へと繋がって出力パルス信号cが所定のパルス幅となるように、入力した遅延パルス信号b1の通過を制御し、出力パルス信号cを生成する図5に示す回路400のシミュレーションによる動作波形図を参照。遅延パルス信号b1、b2およびb3の遅延量を調整することで、出力パルス信号cのパルス幅を調整することが可能である。遅延量の調整はゲートサイズの変更や、遅延インバータの段数変更などで可能である。図5に図1および図4に示す回路100および400のシミュレーションによる動作波形図を示す。パルス信号のパルス幅を延長調整する場合に、実施例による回路400の出力パルス信号cのリーディングエッジ位置図5の下側は、従来技術による回路100の出力パルス信号cのリーディングエッジ位置図5の上側よりも左にシフトして早くなっており、出力パルス信号cパルス幅を調整したパルス信号のリーディングエッジ遅延を低減できていることが確認される。図6に1実施例のパルス幅調整回路600を示す。パルス幅調整回路600はパルス信号のパルス幅を短縮調整するように動作する。パルス幅調整回路600では入力パルス信号aに隆起パルスを使用する。パルス遅延回路610は、4つの直列接続されたインバータ611~614からなり、出力側から遡って1番目および2番目の各インバータ614および613からそれぞれ2つの異なる遅延パルス信号b2およびb1を出力する。トランスミッションゲート620は第1ゲート621および第2ゲート622を有する。第1ゲート621には1番目のインバータ614から出力される遅延パルス信号b2が印加され、第2ゲート622には2番目のインバータ613から出力される遅延パルス信号b1が印加される。これらの遅延パルス信号b2およびb1がそれぞれ第1ゲート621および第2ゲート622に印加されることにより、トランスミッションゲート620は、入力パルス信号aのリーディングエッジが通過するまではオンになり、入力パルス信号aのトレーリングエッジが通過する前にオフになり、出力パルス信号cが所定のパルス幅になって以降適切なタイミングでオンになるように制御される図7に示す回路600のシミュレーションによる動作波形図を参照。接地電圧とトランスミッションゲート620の出力との間に接続されたNFET630がパルス幅設定回路を構成する。NFET630のゲート631は1番目のインバータ614の出力に接続される。1番目のインバータ614から出力される遅延パルス信号b2は、トランスミッションゲート620の第1ゲート621に印加されるとともに、NFET630のゲート631にも印加される。これにより、トレーリングエッジが通過する前にトランスミッションゲート620をオフにして遮断された入力パルス信号aからそのまま出力パルス信号cが所定のパルス幅となるように、NFET630をオンに制御して出力パルス信号cが生成される。図7に示す回路600のシミュレーションによる動作波形図を参照。遅延パルス信号b1およびb2の遅延量を調整することで、出力パルス信号cのパルス幅を調整することが可能である。遅延量の調整はゲートサイズの変更や、遅延インバータの段数変更などで可能である。図7に図2および図6に示す回路200および600のシミュレーションによる動作波形図を示す。パルス信号のパルス幅を短縮調整する場合にも、実施例による回路600の出力パルス信号cのリーディングエッジ位置図7の下側は、従来技術による回路200の出力パルス信号cのリーディングエッジ位置図7の上側よりも左にシフトして早くなっており、出力パルス信号cパルス幅を調整したパルス信号のリーディングエッジ遅延を低減できていることが確認される。図8に1実施例のパルス幅調整回路800を示す。パルス幅調整回路800はパルス信号のパルス幅を延長調整するように動作する。パルス幅調整回路800では入力パルス信号aに隆起パルスを使用する。パルス遅延回路810は、5つの直列接続されたインバータ811~815からなり、出力側から遡って1番目および2番目の各インバータ815および814からそれぞれ2つの異なる遅延パルス信号b2およびb1を出力する。トランスミッションゲート820は第1ゲート821および第2ゲート822を有する。第1ゲート821には2番目のインバータ814から出力される遅延パルス信号b1が印加され、第2ゲート822には1番目のインバータ815から出力される遅延パルス信号b2が印加される。これらの遅延パルス信号b1およびb2がそれぞれ第1ゲート821および第2ゲート822に印加されることにより、トランスミッションゲート820は、入力パルス信号aのリーディングエッジが通過するまではオンになり、入力パルス信号aのトレーリングエッジが通過する前にオフになり、出力パルス信号cが所定のパルス幅になるときにオンになるように制御される図9に示す回路800のシミュレーションによる動作波形図を参照。電源電圧とトランスミッションゲート820の出力との間に接続されたPFET830がパルス幅設定回路を構成する。PFET830のゲート831は1番目のインバータ815の出力に接続される。1番目のインバータ815から出力される遅延パルス信号b2は、トランスミッションゲート820の第2ゲート822に印加されるとともに、PFET830のゲート831にも印加される。遅延パルス信号b2がPFET830のゲート831に印加されると、PFET830はオンになってトランスミッションゲート820の出力を高い電圧に保持する。これにより、トレーリングエッジが通過する前にトランスミッションゲート820をオフにして遮断された入力パルス信号aからトランスミッションゲート820の出力での高い電圧部分へと繋がって出力パルス信号cが所定のパルス幅となるように、PFET830をオンに制御して出力パルス信号cが生成される。図9に示す回路800のシミュレーションによる動作波形図を参照。遅延パルス信号b1およびb2の遅延量を調整することで、出力パルス信号cのパルス幅を調整することが可能である。遅延量の調整はゲートサイズの変更や、遅延インバータの段数変更などで可能である。図10に1実施例のパルス幅調整回路1000を示す。パルス幅調整回路1000はパルス信号のパルス幅を延長調整するように動作する。パルス幅調整回路1000では入力パルス信号aに隆起パルスを使用する。パルス遅延回路810およびトランスミッションゲート820は図8に示した回路と同じ構成を有し、パルス幅設定回路1030の構成が図8に示した回路とは相違するので、パルス幅設定回路1030について説明する。パルス幅設定回路1030はインバータ1031とPFET1032とからなる。インバータ1031は、入力がトランスミッションゲート820の出力に接続され、出力がPFET1032のゲート1033に接続される。PFET1032は電源電圧とトランスミッションゲート820の出力との間に接続される。パルス幅設定回路1030は、パルス遅延回路810に接続されないので、パルス遅延回路810から出力される遅延パルス信号に応答して動作しない。パルス幅設定回路1030は、トランスミッションゲート820の出力電圧に応答して動作する。トランスミッションゲート820の出力電圧は、トランスミッションゲート820がオンになっていて入力パルス信号aのリーディングエッジが通過するときに高くなり、入力パルス信号aのトレーリングエッジが通過する前にトランスミッションゲート820がオフになっても、高くなっている。この高い電圧は既にインバータ1031に入力され、PFET1032はオンになっているので、トランスミッションゲート820がオフからオンになって入力パルス信号aの低い電圧が通過するまで、高い電圧は保たれる。このように、トレーリングエッジが通過する前にトランスミッションゲート820をオフにして遮断された入力パルス信号aからトランスミッションゲート820の出力での高い電圧部分へと繋がって出力パルス信号cが所定のパルス幅となるように、PFET1032をオンに制御して出力パルス信号cが生成される。図11に示す回路1000のシミュレーションによる動作波形図を参照。パルス幅設定回路1030の制御ではなくてトランスミッションゲート820の制御に使用される遅延パルス信号b1およびb2の遅延量を調整することで、出力パルス信号cのパルス幅を調整することが可能である。遅延量の調整はゲートサイズの変更や、遅延インバータの段数変更などで可能である。図12に各実施例の回路によるパルス幅調整パルス信号のリーディングエッジ遅延低減率の例を表にして示す。表に示されたデータは各回路のシミュレーションによる動作波形から得ている。Aにはパルス信号のパルス幅を延長調整する回路が示され、Bにはパルス信号のパルス幅を短縮調整する回路が示される。従来の回路100に対して、各実施例の回路400、800および1000では、それぞれ、6.4ps、7.1psおよび6.1psの遅延量Δが低減され、67、74および64の遅延低減率が確認される。また、従来の回路200に対して、実施例の回路600では、9.6psの遅延量Δが低減され、77の遅延低減率が確認される。リーディングエッジに関して、図5および図7に示されるように、従来の回路100および200では、入力パルス信号aの波形変化開始点と出力パルス信号cの波形変化開始点とは明らかに違っているが、図5、図7、図9および図11に示されるように、実施例の回路400、600、800および1000では、入力パルス信号aの波形変化開始点と出力パルス信号cの波形変化開始点とはほぼ等しいことから、前段のドライバのサイズとトランスミッションゲートのサイズを調整することでパルス信号のスルーを改善して、より遅延を低減することも可能である。以上、実施態様を用いて本発明の説明をしたが、本発明の技術的範囲は実施態様について記載した範囲には限定されない。実施態様に種々の変更又は改良を加えることが可能であり、そのような変更又は改良を加えた態様も当然に本発明の技術的範囲に含まれる。たとえば、CMOS回路の常として、PFETとNFETを入れ替えて信号の極性を逆にする、即ち、隆起するパルスとは逆の降下するパルスにすることが可能である。