電気的に書き換え可能なメモリセルを含むメモリセルアレイと、前記メモリセルの一端に接続されて、所定の動作に伴い充電されるビット線と、前記ビット線の充電動作を制御する電圧生成回路とを備え、前記電圧生成回路は、第1のノード及び第2のノードの電圧を調整するレギュレータと、前記ビット線に一端を接続されるとともに、ゲートに第1のノードが接続されるクランプトランジスタとを備え、前記レギュレータは、前記第1のノードと前記第2のノードとの間に電流経路を形成するようにダイオード接続され前記レギュレータの出力信号に従って変化する出力電流を流すように構成された第1のトランジスタを備え、前記第1のトランジスタと前記クランプトランジスタとは、略同一の閾値電圧を有することを特徴とする半導体記憶装置。前記レギュレータは、前記第2のノードと接地端子との間に接続される第1の抵抗素子を更に備え、前記第1の抵抗素子は、前記第1のトランジスタを流れる前記出力電流を流すことにより、前記第2のノードに所定の電圧を発生させることを特徴とする請求項1記載の半導体記憶装置。前記レギュレータは、基準電圧と前記第2のノードの電圧とを差動増幅して前記出力信号を変化させる差動増幅器を更に備えたことを特徴とする請求項2記載の半導体記憶装置。前記レギュレータは、前記差動増幅器の前記出力信号をゲートに与えられる第2のトランジスタと、前記第2のトランジスタと前記第1のノードとの間に接続される第2の抵抗素子とを更に備えたことを特徴とする請求項3記載の半導体記憶装置。前記レギュレータは、基準電圧と第3のノードの電圧とを差動増幅して前記出力信号を変化させる差動増幅器と、前記出力信号に基づいて発生する前記出力電流をミラーして前記第1のノード、前記第1のトランジスタ及び前記第2のノードに流すミラー回路とを更に備えたことを特徴とする請求項1記載の半導体記憶装置。前記ミラー回路は、前記第2のノードに前記第3のノードと同一の電圧を発生させるように構成されていることを特徴とする請求項5記載の半導体記憶装置。以下に記載の実施の形態は、ビット線にプリチャージ電圧を印加する際の条件の変動の影響を抑制することのできる半導体記憶装置を提供するものである。本発明の一の実施の形態に係る半導体記憶装置は、電気的に書き換え可能なメモリセルを含むメモリセルアレイと、メモリセルの一端に接続されて、所定の動作に伴い充電されるビット線と、ビット線の充電動作を制御する電圧生成回路とを備える。電圧生成回路は、第1のノード及び第2のノードの電圧を調整するレギュレータと、ビット線に一端を接続されるとともに、ゲートに第1のノードが接続されるクランプトランジスタとを備える。レギュレータは、第1のノードと第2のノードとの間に電流経路を形成するようにダイオード接続されレギュレータの出力信号に従って変化する出力電流を流すように構成された第1のトランジスタを備える。第1のトランジスタとクランプトランジスタとは、略同一の閾値電圧を有する。次に、図面を参照して、実施の形態に係る半導体記憶装置について説明する。[第1の実施の形態]図1は、第1の実施の形態に係る半導体記憶装置のメモリセルアレイを示す回路図である。メモリセルアレイ10は、図1に示すように、NANDセルユニットNUをマトリクス配列して構成されている。各NANDセルユニットNUは、複数個図1の例では64個直列接続された電気的書き換え可能なメモリセルMC0-MC63と、その両端をそれぞれビット線BLまたは共通ソース線CELSRCに接続するための選択ゲートトランジスタS1及びS2とを有する。ここで、各メモリセルMCは一例として半導体基板上に形成されたp型ウェル上に、ゲート絶縁膜、浮遊ゲート電極、ゲート間絶縁膜及び制御ゲート電極が積層された積層ゲート構造を有するものとすることができる。NANDセルユニットNU内のメモリセルMCの制御ゲートは異なるワード線WL0-WL63に接続される。選択ゲートトランジスタS1、S2のゲートはそれぞれ選択ゲート線SGD、SGSに接続される。1本のワード線を共有するNANDセルユニットNUの集合は、データ消去の単位となるブロックを構成する。図1に示すように、ビット線方向に複数のブロックBLKが配置される。各ビット線BLは、後述するセンスアンプSA及び電圧生成回路に接続される。1本のワード線WLに共通に接続されたメモリセルMCが1ページを構成する。[データ記憶]次に、半導体記憶装置のデータ記憶方式の概略を、図2を参照して説明する。図2は、メモリセルMCに記憶されるデータと閾値電圧分布との関係を示す。図2は、メモリセルMCが1ビット2値データを記憶する場合の、データ1、0と閾値電圧分布との関係を示している。ブロック消去後のメモリセルMCの閾値電圧分布Eは、データ1が割り当てられる。また、閾値電圧分布Aは、データ0が割り当てられる。なお、図2において、読み出し電圧VAは、データを読み出す場合に選択した選択メモリセルMCの制御ゲート選択ワード線WLに印加される電圧である。読み出しパス電圧Vreadは、データの読み出しを行う場合に、非選択のメモリセルMCの制御ゲート非選択ワード線WLに対し印加され、その保持データにかかわらず非選択のメモリセルMCを導通させる電圧を示している。なお、本発明の実施の形態は、1つのメモリセルMCに2値データを記憶させるものに限定されず、4値データや、8値データを記憶する方式にも適用可能である。[半導体記憶装置の動作]書き込み動作及び消去動作は、メモリセルMCのチャネルとゲート電極との間に所定の電圧が印加されるよう制御し、浮遊ゲート電極に電荷を注入、または浮遊ゲート電極から電荷を放出させる動作である。これによりメモリセルMCの閾値電圧を変動させる。データ読み出しは、NANDセルユニットNU内の選択メモリセルMCが接続されたワード線WL選択ワード線に読み出し電圧を与える。一方、非選択のメモリセルMCが接続されたワード線WL非選択ワード線には読み出しパス電圧Vreadを印加する。このとき、選択メモリセルMCを含むNANDセルユニットNUに接続されたビット線BLの電流又は電圧と、後述するセンスアンプSA内に設けられる参照ビット線の電流又は電圧とを比較することにより、メモリセルMCが保持するデータが1データであるか、0データであるかを判別する。この方式ではセンスアンプSAを動作させる前に、読み出し動作を行うビット線BLと後述するセンスアンプSA内に設けられる参照ビット線とを、あらかじめ所定の電圧にプリチャージしておく必要がある。以下の第1の実施の形態では、ビット線BLを所定の電圧にプリチャージする電圧生成回路について説明する。まず、比較例の電圧生成回路101について図3を参照して説明した後、第1の実施の形態の電圧生成回路100について説明する。[比較例に係る電圧生成回路]図3は、比較例の電圧生成回路101を示す回路図である。電圧生成回路101は、出力電圧Vrefprの電圧値を一定に保つように制御するレギュレータ20、PMOSトランジスタMP3スイッチトランジスタ、及びNMOSトランジスタMN2クランプトランジスタを備える。また、図3には、ビット線BLに接続され、読み出し動作に供されるセンスアンプSAも併せて図示している。レギュレータ20は、差動増幅器21と、PMOSトランジスタMP1と、抵抗R1及びR3とを備える。差動増幅器21の反転入力端子には基準電圧Vrefが印加され、非反転入力端子はノードA1に接続されている。差動増幅器21の出力端子は、pチャネル型のトランジスタMP1のゲートに接続される。トランジスタMP1及び抵抗R3は、電源VDD1とノードA1との間に直列に接続される。また、ノードA1は、抵抗R1を介して接地されている。このレギュレータ20は、ノードA1の電圧と基準電圧Vrefとを比較して、ノードA1から出力される出力電圧Vrefprの値を基準電圧Vrefと等しくするように構成されている。なお、ノードA1の電圧Vrefpr=Vrefの値は、ノードA1に流れる電流Ioutに抵抗R1の抵抗値をかけた値Iout×R1である。pチャネル型のトランジスタMP3及びnチャネル型のトランジスタMN2は、電源VDD2とビット線BLとの間に直列に接続される。トランジスタMP3は、ゲートに入力されるプリチャージ信号に基づいて導通非導通が制御される。また、トランジスタMN2は、ゲートにレギュレータ20の出力電圧Vrefprが印加される。電圧生成回路101を用いてビット線BLのプリチャージを実行する際、トランジスタMP3はプリチャージ信号に基づき導通する。また、トランジスタMN2はレギュレータからの出力電圧Vrefprにより導通する。その際、ビット線BLは、トランジスタMN2により、レギュレータ20の出力電圧VrefprよりもトランジスタMN2の閾値電圧Vthだけ低い電圧Vrefpr-Vthにクランプされる。しかしながら、比較例の電圧生成回路101においては、トランジスタMN2クランプトランジスタの製造プロセスばらつき、温度特性等により閾値電圧Vthが変動し、クランプされるプリチャージ電圧レベルも変動してしまうという問題がある。[第1の実施の形態に係る電圧生成回路]このような問題に鑑み、第1の実施の形態の電圧生成回路100は、以下に示す構成を採用する。以下、本実施の形態に係る電圧生成回路100を、図4を参照して説明する。図4において、比較例と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。第1の実施の形態に係る電圧生成回路100は、レギュレータ20内にNMOSトランジスタMN1を設けた点が、比較例の電圧生成回路101と異なる。第1の実施の形態の電圧生成回路100は、出力電圧Vrefprを出力するノードA1と、基準電圧Vrefの比較対象となるノードA2とを分けて設けている。このレギュレータ20は、ノードA2の電圧Voutと基準電圧Vrefとを比較して、ノードA2の電圧Voutの値を基準電圧Vrefと等しくするように構成されている。そして、ノードA1とノードA2との間にダイオード接続されたトランジスタMN1が設けられている。ここで、トランジスタMN1は、トランジスタMN2クランプトランジスタと略同一の特性を有している。その場合、トランジスタMN1とMN2の閾値電圧Vthの値も略同一となる。また、トランジスタMN1とMN2の閾値電圧Vthが変動する際には、その変動値も略同一になる。電圧生成回路100を用いてビット線BLのプリチャージを実行する際、レギュレータ20は、ノードA2の電圧Voutを基準電圧Vrefと等しくするように動作する。ここで、レギュレータ20のノードA1の出力電圧Vrefprは、基準電圧Vrefよりもダイオード接続されたトランジスタMN1の閾値電圧Vthだけ大きな電圧VrefVthとなる。ビット線BLに接続されたトランジスタMN2は、この出力電圧Vrefpr=VrefVthにより導通する。その場合、ビット線BLは、レギュレータ20の出力電圧Vrefpr=VrefVthよりもトランジスタMN2の閾値電圧Vthだけ低い電圧Vrefにクランプされる。[効果]レギュレータ20の基準電圧Vrefは、製造プロセス、温度、電源電圧等による変動の影響が少ない。そのため、レギュレータ20の出力電圧Vrefpr=VrefVthは、トランジスタMN1の閾値電圧Vthの変動の影響だけを受けることになる。上述のように、トランジスタMN1とMN2とは、閾値電圧Vthの変動値も略同一となる。ビット線BLのプリチャージ電圧は、出力電圧VrefprからトランジスタMN2の閾値電圧Vthを除いた値となるため、プロセス、温度、電源電圧等によるトランジスタMN1、MN2の閾値電圧Vthの変動の影響を相殺することができる。その結果、ビット線BLのプリチャージ電圧を製造プロセス、温度、電源電圧等による変動の影響が少ない基準電圧Vrefの値に正確に設定することができる。[第2の実施の形態]次に、第2の実施の形態の半導体記憶装置を、図5を参照して説明する。図5において、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。第2の実施の形態における電圧生成回路200は、レギュレータ20のノードA1’に流れる電流Ioutと同一の電流値の電流を回路内に流すミラー回路30が設けられている点において、第1の実施の形態と異なる。本実施の形態のミラー回路30は、PMOSトランジスタMP2と、抵抗R2及びR3と、トランジスタMN1とを備える。ここで、MN1は、上述のようにトランジスタMN2と略同一の特性を有しており、閾値電圧Vthの値も略同一となる。また、ミラー回路30内の抵抗R3は、トランジスタMP1とノードA1’との間に設けられた抵抗R3と同一の抵抗値を有する。差動増幅器21の出力端子は、トランジスタMP2のゲートに接続される。トランジスタMP2及び抵抗R3は、電源VDD1とノードA1との間に直列に接続される。また、ノードA1は、トランジスタMN1及び抵抗R2を介して接地されている。このミラー回路30は、レギュレータ20のノードA1’に流れる電流の値Ioutと、ノードA1に流れる電流の値Ioutとを等しくするように構成されている。またミラー回路30は、ノードA1から出力電圧Vrefprを出力する。なお、ノードA1の電圧Vrefprの値は、ノードA1に流れる電流Ioutに抵抗R2の抵抗値をかけた値Iout×R2と、ダイオード接続されたトランジスタMN1の閾値電圧Vthとを合計した値Iout×R2Vthである。このとき、トランジスタMN1と抵抗R2との間のノードA2の電圧は、電流Ioutに抵抗R2の抵抗値をかけた値Iout×R2に設定される。ここで、抵抗R2の抵抗値を、抵抗R1よりVth/Ioutだけ小さい値R2=R1-Vth/Ioutに設定することにより、出力電圧Vrefprの値を、基準電圧Vrefと略同一とすることができる。本実施の形態の電圧生成回路200を用いてビット線BLのプリチャージを実行する際、レギュレータ20は、ノードA1’の電圧Voutを基準電圧Vrefと等しくするように動作する。このとき、ノードA1’に流れる電流Ioutと同一の電流がミラー回路30のノードA1に流れる。ミラー回路30のノードA1の出力電圧Vrefprの値は、上述のようにIout×R2Vthである。ビット線BLに接続されたトランジスタMN2は、この出力電圧Vrefpr=Iout×R2Vthにより導通する。その場合、ビット線BLは、レギュレータ20の出力電圧Vrefpr=Iout×R2VthよりもトランジスタMN2の閾値電圧Vthだけ低い電圧Iout×R2にクランプされる。[効果]レギュレータ20の基準電圧Vrefやミラー回路30の抵抗R2は、製造プロセス、温度、電源電圧等による変動の影響が少ない。そのため、レギュレータ20の出力電圧Vrefpr=Iout×R2Vthは、トランジスタMN1の閾値電圧Vthの変動の影響だけを受けることになる。上述のように、トランジスタMN1とMN2とは、閾値電圧Vthの変動の影響も略同一となる。ビット線BLのプリチャージ電圧は、出力電圧VrefprからトランジスタMN2の閾値電圧Vthを除いた値となるため、プロセス、温度、電源電圧によるトランジスタMN1、MN2の閾値電圧Vthの変動の影響を相殺することができる。その結果、ビット線BLのプリチャージ電圧の値をIout×R2に正確に設定することができる。ここで、センス動作中にビット線電圧が大きく変化すると、出力電圧VrefprはトランジスタMN2のゲートソース間の寄生容量によるカップリングノイズの影響を受ける。もし、このノイズがレギュレータ20の差動増幅器21の非反転入力端子まで伝達されると、出力電圧Vrefprの変動を引き起こすおそれがある。これに対し、本実施の形態の電圧生成回路200は、トランジスタMN2クランプトランジスタと、レギュレータ20との間にミラー回路30を設けられている。この場合、ノイズはミラー回路30へは伝達され得るが、差動増幅器21には伝達されない。その結果、出力電圧Vrefprがノイズの影響により変動することがなく、ビット線BLのプリチャージ電圧をより正確に設定することができる。[第3の実施の形態]次に、第3の実施の形態の半導体記憶装置を、図6を参照して説明する。図6において、第1及び第2の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。第3の実施の形態における電圧生成回路300は、レギュレータ20及びミラー回路30内に、それぞれ抵抗R4が設けられている点において、第2の実施の形態と異なる。本実施の形態のレギュレータ20は、抵抗R3とノードA1’との間に抵抗R4が設けられている。また、本実施の形態のミラー回路30は、ノードA1とトランジスタMN1との間に抵抗R4が設けられている。ここで、レギュレータ20及びミラー回路30内の抵抗R4は、それぞれ同一の抵抗値を有するように構成されている。本実施の形態のミラー回路30も、ノードA1から出力電圧Vrefprを出力する。ここで、ノードA1の電圧Vrefprの値は、ノードA1に流れる電流Ioutに抵抗R2、R4の抵抗値をかけた値Iout×R2R4と、ダイオード接続されたトランジスタMN1の閾値電圧Vthとを合計した値Iout×R2R4Vthである。このとき、トランジスタMN1と抵抗R2との間のノードA2の電圧は、電流Ioutに抵抗R2の抵抗値をかけた値Iout×R2に設定される。ここで、抵抗R2の抵抗値を、抵抗R1よりVth/Ioutだけ小さい値R1-Vth/Ioutに設定した場合、出力電圧Vrefprの値は、基準電圧VrefよりIout×R4だけ大きな値となる。本実施の形態の電圧生成回路300を用いてビット線BLのプリチャージを実行する際、レギュレータ20は、ノードA1’の電圧Voutを基準電圧Vrefと等しくするように動作する。このとき、ノードA1’に流れる電流Ioutと同一の電流がミラー回路30のノードA1に流れる。ミラー回路30のノードA1の出力電圧Vrefprの値は、上述のようにIout×R2R4Vthである。ビット線BLに接続されたトランジスタMN2は、この出力電圧Vrefpr=Iout×R2R4Vthにより導通する。その場合、ビット線BLは、レギュレータ20の出力電圧Vrefpr=Iout×R2R4VthよりもトランジスタMN2の閾値電圧Vthだけ低い電圧Iout×R2R4にクランプされる。[効果]上述の実施の形態と同様に、ビット線BLのプリチャージ電圧は、出力電圧VrefprからトランジスタMN2の閾値電圧Vthを除いた値となるため、プロセス、温度、電源電圧によるトランジスタMN1、MN2の閾値電圧Vthの変動の影響を相殺することができる。その結果、ビット線BLのプリチャージ電圧を正確に設定することができる。また、本実施の形態の電圧生成回路300もミラー回路30を有しているため、出力電圧Vrefprがノイズの影響により変動することがなく、ビット線BLのプリチャージ電圧をより正確に設定することができる。そして、本実施の形態のミラー回路30内には、ノードA1とトランジスタMN1との間に抵抗R4が設けられている。これにより、出力電圧Vrefprの電圧を基準電圧Vrefより高くすることができ、ビット線BLのプリチャージ電圧も高く設定することができる。[第4の実施の形態]次に、第4の実施の形態の半導体記憶装置を、図7を参照して説明する。図7において、他の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。第4の実施の形態における電圧生成回路400は、ミラー回路30が複数個設けられている点において、第2及び第3の実施の形態と異なる。本実施の形態のミラー回路30の構成は、第2及び第3の実施の形態のいずれの構成とすることもできる。複数のミラー回路30には、それぞれ差動増幅器21の出力端子が接続される。レギュレータ20内に複数個のミラー回路30が設けられることにより、レギュレータ20は出力電圧Vrefprを、複数のトランジスタMN2クランプトランジスタに出力可能に構成されている。ミラー回路30は、例えばブロックの数だけ設けられ、ブロック毎に異なるミラー回路30からの出力電圧Vrefprが与えられる。また、1つのブロックでビット線毎に設けられる複数のクランプトランジスタMN2には、1つのミラー回路30からの出力電圧Vrefprが与えられる。[効果]上述の実施の形態と同様に、ビット線BLのプリチャージ電圧は、出力電圧VrefprからトランジスタMN2の閾値電圧Vthを除いた値となるため、プロセス、温度、電源電圧によるトランジスタMN1、MN2の閾値電圧Vthの変動の影響を相殺することができる。その結果、ビット線BLのプリチャージ電圧を正確に設定することができる。また、本実施の形態の電圧生成回路400は、複数のミラー回路30を有しているため、1つのブロックを構成する複数本のビット線BLのプリチャージ電圧を略同一の電圧とすることができる。本実施の形態の電圧生成回路400を用いることにより、ブロック毎にビット線BLのプリチャージ電圧の値を調整することが可能となり、メモリセルアレイの特性ばらつきに対して、より効果的にビット線BLのプリチャージ電圧を設定することができる。[その他]以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記実施の形態では、電圧生成回路内に設けられるトランジスタMN1と、クランプトランジスタとして機能するトランジスタMN2とは、略同一の特性を持つトランジスタとして説明した。このトランジスタMN1、MN2はそれぞれ同一の特性を有する1つずつのトランジスタである必要はなく、閾値電圧Vthの変動の影響が相殺できるような一定の関係にあればよい。例えば、トランジスタMN2は、トランジスタMN1の整数倍のサイズを有するトランジスタであっても良い。この場合、トランジスタMN1と同一のゲート長ゲート幅を有するトランジスタを複数個並列に接続することにより、トランジスタMN1の整数倍のサイズを有するトランジスタMN2を形成することができる。また、第2及び第3の実施の形態のミラー回路30の中において、ノードA1と接地端子との間に設けられる素子図5ではトランジスタMN1と抵抗R2、図7ではトランジスタMN1と抵抗R2、R4をメモリセルアレイの近傍に配置することにより、トランジスタMN1とトランジスタMN2との間の閾値電圧特性をさらに近似させることができる。その結果、ビット線BLのプリチャージ動作時に閾値電圧Vth変動の影響をより効果的に相殺することができる。そして、半導体記憶装置としてNAND型フラッシュメモリのメモリセルアレイを用いて説明したが、本発明の実施の形態は、種々の動作に際しビット線の充電を伴う半導体記憶装置であれば、いずれにも適用可能であることは言うまでもない。