"半導体基板に形成され、素子分離領域により画定された第1の素子領域と、前記第1の素子領域上に形成された第1のゲート電極と、前記第1のゲート電極の第1の側における前記第1の素子領域に形成された第1のソース領域と、前記第1のゲート電極の前記第1の側と反対の第2の側における前記第1の素子領域に形成された第1のドレイン領域とを有する第1導電型の第1のトランジスタと、前記第1のゲート電極の前記第1の側における前記素子分離領域上に、前記第1のゲート電極と並行するように形成された第1のパターンと、前記第1のトランジスタ及び前記第1のパターンを覆うように前記半導体基板上に形成された絶縁層と、前記第1のソース領域に達する第1のコンタクトホール内に埋め込まれた第1の導体プラグとを有し、前記第1の導体プラグは、接地線及び電源線のうちの一方に電気的に接続されており、前記第1のパターンは、前記接地線及び前記電源線のうちの他方に電気的に接続されていることを特徴とする半導体装置。請求項1記載の半導体装置において、前記第1のゲート電極の前記第2の側における前記素子分離領域上に、前記第1のゲート電極と並行するように形成された第2のパターンと、前記第1のドレイン領域に達する第2のコンタクトホール内に埋め込まれた第2の導体プラグとを更に有し、前記第2の導体プラグは、信号線に電気的に接続されており、前記第2のパターンは、電気的にフローティングであることを特徴とする半導体装置。請求項2記載の半導体装置において、前記第2のパターンの前記第2の側に形成され、前記素子分離領域により画定された第2の素子領域と、前記第2のパターンと並行するように前記第2の素子領域上に形成された第2のゲート電極と、前記第2のゲート電極の前記第1の側における前記第2の素子領域に形成された第2のドレイン領域と、前記第2のゲート電極の前記第2の側における前記第2の素子領域に形成された第2のソース領域とを有する前記第1導電型の第2のトランジスタと、前記第2のゲート電極の前記第2の側における前記素子分離領域上に、前記第2のゲート電極と並行するように形成された第3のパターンと、前記第2のソース領域に達する第3のコンタクトホール内に埋め込まれた第3の導体プラグとを更に有し、前記第3の導体プラグは、前記接地線及び前記電源線のうちの前記一方に電気的に接続されており、前記第3のパターンは、前記接地線及び前記電源線のうちの前記他方に電気的に接続されていることを特徴とする半導体装置。請求項2記載の半導体装置において、前記第2のパターンの前記第2の側に形成され、前記素子分離領域により画定された第2の素子領域と、前記第2のパターンと並行するように前記第2の素子領域上に形成された第2のゲート電極と、前記第2のゲート電極の前記第1の側における前記第2の素子領域に形成された第2のドレイン領域と、前記第2のゲート電極の前記第2の側における前記第2の素子領域に形成された第2のソース領域とを有する前記第1導電型と反対の第2導電型の第2のトランジスタと、前記第2のゲート電極の前記第2の側における前記素子分離領域上に、前記第2のゲート電極と並行するように形成された第3のパターンと、前記第2のソース領域に達する第3のコンタクトホール内に埋め込まれた第3の導体プラグとを更に有し、前記第3の導体プラグは、前記接地線及び前記電源線のうちの前記他方に電気的に接続されており、前記第3のパターンは、前記接地線及び前記電源線のうちの前記一方に電気的に接続されていることを特徴とする半導体装置。請求項1記載の半導体装置において、前記第1の素子領域から前記第1のゲート電極の長手方向に離間するように形成され、前記素子分離領域により画定された第2の素子領域と、前記第2の素子領域上に形成された第2のゲート電極と、前記第2のゲート電極の前記第1の側における前記第2の素子領域に形成された第2のドレイン領域と、前記第2のゲート電極の前記第2の側における前記第2の素子領域に形成された第2のソース領域とを有する前記第1導電型と反対の第2導電型の第2のトランジスタと、前記第2のゲート電極の前記第2の側における前記素子分離領域上に、前記第2のゲート電極と並行するように形成された第2のパターンと、前記第2のソース領域に達する第2のコンタクトホール内に埋め込まれた第2の導体プラグとを更に有し、前記第2の導体プラグは、前記接地線及び前記電源線のうちの前記他方に電気的に接続されており、前記第2のパターンは、前記接地線及び前記電源線のうちの前記一方に電気的に接続されていることを特徴とする半導体装置。請求項5記載の半導体装置において、前記第1のゲート電極の前記第2の側における前記素子分離領域上に、前記第1のゲート電極と並行するように形成された第3のパターンと、前記第2のゲート電極の前記第1の側における前記素子分離領域上に、前記第2のゲート電極と並行するように形成された第4のパターンと、前記第1のドレイン領域に達する第3のコンタクトホール内に埋め込まれた第3の導体プラグと、前記第2のドレイン領域に達する第4のコンタクトホール内に埋め込まれた第4の導体プラグとを更に有し、前記第3のパターン及び前記第4のパターンは、電気的にフローティングであることを特徴とする半導体装置。請求項6記載の半導体装置において、前記第3のパターンの前記第2の側に形成され、前記素子分離領域により画定された第3の素子領域と、前記第3のパターンと並行するように前記第3の素子領域上に形成された第3のゲート電極と、前記第3のゲート電極の前記第1の側における前記第3の素子領域に形成された第3のドレイン領域と、前記第3のゲート電極の前記第2の側における前記第3の素子領域に形成された第3のソース領域とを有する前記第1導電型の第3のトランジスタと、前記第3のゲート電極の前記第2の側における前記素子分離領域上に、前記第3のゲート電極と並行するように形成された第5のパターンと、前記第3のソース領域に達する第5のコンタクトホール内に埋め込まれた第5の導体プラグを更に有し、前記第5の導体プラグは、前記接地線及び前記電源線のうちの前記一方に電気的に接続されており、前記第5のパターンは、前記接地線及び前記電源線のうちの前記他方に電気的に接続されていることを特徴とする半導体装置。請求項7記載の半導体装置において、前記第3の素子領域から前記第3のゲート電極の長手方向に離間するように形成され、前記素子分離領域により画定された第4の素子領域と、前記第4の素子領域上に形成された第4のゲート電極と、前記第4のゲート電極の前記第1の側における前記第4の素子領域に形成された第4のソース領域と、前記第4のゲート電極の前記第2の側における前記第4の素子領域に形成された第4のドレイン領域とを有する前記第2導電型の第4のトランジスタと、前記第4のゲート電極の前記第2の側における前記素子分離領域上に、前記第4のゲート電極と並行するように形成された第6のパターンと、前記第4のソース領域に達する第4のコンタクトホール内に埋め込まれた第4の導体プラグとを更に有し、前記第4の導体プラグは、前記接地線及び前記電源線のうちの前記他方に電気的に接続されており、前記第6のパターンは、電気的にフローティングであることを特徴とする半導体装置。請求項5乃至8のいずれか1項に記載の半導体装置において、前記第1のゲート電極は、前記第1の素子領域及び前記第2の素子領域に交差するように形成された第1のゲート配線の一部であり、前記第2のゲート電極は、前記第1のゲート配線の他の一部であり、前記第3のパターンは、前記第2のパターンの延長線上に配されており、前記第4のパターンは、前記第1のパターンの延長線上に配されていることを特徴とする半導体装置。請求項8記載の半導体装置において、前記第3のゲート電極は、前記第3の素子領域及び前記第4の素子領域に交差するように形成された第2のゲート配線の一部であり、前記第4のゲート電極は、前記第2のゲート配線の他の一部であり、前記第6のパターンは、前記第5のパターンの延長線上に位置していることを特徴とする半導体装置。しかしながら、半導体装置内にデカップリングキャパシタを設けることは、半導体装置の小型化等における阻害要因となる。本発明の目的は、小型化を実現し得る半導体装置を提供することにある。実施形態の一観点によれば、半導体基板に形成され、素子分離領域により画定された第1の素子領域と、前記第1の素子領域上に形成された第1のゲート電極と、前記第1のゲート電極の第1の側における前記第1の素子領域に形成された第1のソース領域と、前記第1のゲート電極の前記第1の側と反対の第2の側における前記第1の素子領域に形成された第1のドレイン領域とを有する第1導電型の第1のトランジスタと、前記第1のゲート電極の前記第1の側における前記素子分離領域上に、前記第1のゲート電極と並行するように形成された第1のパターンと、前記第1のトランジスタ及び前記第1のパターンを覆うように前記半導体基板上に形成された絶縁層と、前記第1のソース領域に達する第1のコンタクトホール内に埋め込まれた第1の導体プラグとを有し、前記第1の導体プラグは、接地線及び電源線のうちの一方に電気的に接続されており、前記第1のパターンは、前記接地線及び前記電源線のうちの他方に電気的に接続されていることを特徴とする半導体装置が提供される。開示の半導体装置によれば、トランジスタのソース領域に接続された導体プラグを接地線及び電源線のうちの一方に接続する一方、トランジスタのソース領域側に位置するパターンを接地線及び電源線のうちの他方に電気的に接続する。このため、デカップリング容量を形成され、対向面積の大きいデカップリングキャパシタを別個設けることを要しない。従って、半導体装置の小型化を実現することができる。[第1実施形態]第1実施形態による半導体装置及びその製造方法を図1乃至図14を用いて説明する。半導体装置まず、本実施形態による半導体装置を図1乃至図4を用いて説明する。図1は、本実施形態による半導体装置を示す平面図である。図1における紙面上側は、PMOSトランジスタが形成される領域PMOSトランジスタ形成領域2を示している。図1における紙面下側は、NMOSトランジスタが形成される領域NMOSトランジスタ形成領域4を示している。図2は、本実施形態による半導体装置のユニットセルを示す回路図である。図3は、本実施形態による半導体装置を示す断面図その1である。図4は、本実施形態による半導体装置を示す断面図その2である。図3a及び図4aは、図1のA-A′線断面に対応している。図3b及び図4bは、図1のB-B′線断面に対応している。図3c及び図4cは、図1のC-C′線断面に対応している。図3d及び図4dは、図1のD-D′線断面に対応している。なお、本実施形態による半導体装置には多数のユニットセル6が形成されているが、図1では、多数のユニットセル6のうちの1つを抜き出して示している。ここでは、ユニットセル6が、PMOSトランジスタ34とNMOSトランジスタ36とを有するCMOSインバータ回路である場合を例に説明する。図2に示すように、本実施形態によるユニットセル6は、PMOSトランジスタ34とNMOSトランジスタ36とを有している。PMOSトランジスタ34のソースは、電源線50aを介して電源電位VDDに接続される。PMOSトランジスタ34のドレインとNMOSトランジスタ36のドレインとは、電気的に接続されている。NMOSトランジスタ36のソースは、接地線50bを介して接地電位VSSに接続される。PMOSトランジスタ34のゲート及びNMOSトランジスタ36のゲートには、入力電圧INが印加される。PMOSトランジスタ34のドレイン及びNMOSトランジスタ36のドレインには、出力信号線50cが接続されている。図1及び図3に示すように、半導体基板10には、素子領域活性領域12a、12bを画定する素子分離領域14が形成されている。半導体基板10としては、例えばP型のシリコン基板が用いられている。素子分離領域14の材料としては、例えば二酸化シリコンが用いられている。素子領域12aは、PMOSトランジスタ形成領域2内に形成されている。素子領域12bは、NMOSトランジスタ形成領域4内に形成されている。PMOSトランジスタ形成領域2における半導体基板10には、N型のウェル16が形成されている。PMOSトランジスタ形成領域2における半導体基板10上には、ゲート絶縁膜18を介してゲート電極21aが形成されている。NMOSトランジスタ形成領域4における半導体基板10上には、ゲート絶縁膜18を介してゲート電極21bが形成されている。ゲート電極21a及びゲート電極21bは、PMOSトランジスタ形成領域2内及びNMOSトランジスタ形成領域4内に連続的に形成されたゲート配線20の一部である。ゲート配線20としては、例えばポリシリコン膜等が用いられている。ゲート配線20の幅は、例えば30nm程度とする。ゲート配線20の高さは、例えば80nm程度とする。PMOSトランジスタ形成領域2におけるゲート配線20には、P型のドーパント不純物が導入されており、これにより、PMOSトランジスタ34のゲート電極21aが形成されている。NMOSトランジスタ形成領域4におけるゲート配線20には、N型のドーパント不純物が導入されており、これにより、NMOSトランジスタ36のゲート電極21bが形成されている。ゲート配線20は、素子領域12a、12bに交差している。PMOSトランジスタ34のゲート電極21aの両側の素子領域12aには、エクステンションソース/ドレイン構造の浅い領域を形成する低濃度不純物領域エクステンション領域22が形成されている。NMOSトランジスタ36のゲート電極21bの両側の素子領域12bには、エクステンションソース/ドレイン構造の浅い領域を形成する低濃度不純物領域エクステンション領域24が形成されている。ゲート配線20の側壁部分には、サイドウォール絶縁膜25が形成されている。サイドウォール絶縁膜25が形成されたPMOSトランジスタ34のゲート電極21aの両側の素子領域12aには、エクステンションソース/ドレイン構造の深い領域を形成する高濃度不純物領域26が形成されている。低濃度不純物領域22と高濃度不純物領域26とにより、PMOSトランジスタ34のソース/ドレイン領域28S、28Dが形成されている。ソース領域28Sは、PMOSトランジスタ34のゲート電極21aの一方の側、即ち、図1の紙面左側における素子領域12aに形成されている。ドレイン領域28Dは、PMOSトランジスタ34のゲート電極21aの他方の側、即ち、図1の紙面右側における素子領域12aに形成されている。サイドウォール絶縁膜25が形成されたNMOSトランジスタ36のゲート電極21bの両側の素子領域12bには、エクステンションソース/ドレイン構造の深い領域を形成する高濃度不純物領域30が形成されている。低濃度不純物領域24と高濃度不純物領域30とにより、NMOSトランジスタ36のソース/ドレイン領域32S、32Dが形成されている。ソース領域32Sは、NMOSトランジスタ36のゲート電極21bの一方の側、即ち、図1の紙面左側における素子領域12bに形成されている。ドレイン領域32Dは、NMOSトランジスタ36のゲート電極21bの他方の側、即ち、図1の紙面右側における素子領域12bに形成されている。こうして、ゲート電極21aとソース/ドレイン領域28S、28Dとを有するPMOSトランジスタ34が形成されている。また、ゲート電極21bとソース/ドレイン領域32S、32Dとを有するNMOSトランジスタ36が形成されている。ゲート電極21a、21bの上部、及び、ソース/ドレイン領域28S、28D、32S、32D上には、それぞれシリサイド層図示せずが形成されている。シリサイド層としては、例えばニッケルシリサイド層やコバルトシリサイド層等が用いられている。ゲート配線20の一方の側、即ち、図1の紙面左側における素子分離領域14上には、ゲート配線20と並行するようにダミーゲート配線ダミーゲート電極、ダミーゲートパターン、ダミーパターン、パターン38aが形成されている。ダミーゲート配線38aは、素子領域12a、12bの紙面左側に位置している。ゲート配線20の他方の側、即ち、図1の紙面右側における素子分離領域14上には、ゲート配線20と並行するようにダミーゲート配線ダミーゲート電極、ダミーゲートパターン、ダミーパターン、パターン38bが形成されている。ダミーゲート配線38bは、素子領域12a、12bの紙面右側に位置している。ダミーゲート配線38a、38bは、例えばポリシリコン膜により形成されている。PMOSトランジスタ形成領域2内のダミーゲート配線38a、38bには、例えばP型のドーパント不純物が導入されている。NMOSトランジスタ形成領域4内のダミーゲート電極38a、38bには、例えばN型のドーパント不純物が導入されている。ダミーゲート配線38a、38bの幅は、例えば30nm程度とする。ダミーゲート配線38a、38bの高さは、例えば80nm程度とする。ゲート配線20とダミーゲート配線38a、38bとの間隔は、例えば100nm程度である。ダミーゲート電極38a、38bの側壁部分にも、サイドウォール絶縁膜25が形成されている。ダミーゲート配線38a、38bは、本来、ゲート配線ゲート電極20の加工寸法のばらつきを低減するためのものである。本実施形態では、ダミーゲート配線38aは、ゲート配線20の加工寸法のばらつきを低減するのみならず、後述するように、デカップリング容量を形成するためにも用いられる。ダミーゲート配線38a、38bとゲート配線20とは、同一のポリシリコン膜をパターニングすることにより形成されたものである。PMOSトランジスタ34、NMOSトランジスタ36及びダミーゲート電極38a、38bが形成された半導体基板10上には、例えば膜厚200nmのシリコン酸化膜の層間絶縁膜40が形成されている。なお、層間絶縁膜40が、多孔質の低誘電率膜等であってもよい。層間絶縁膜40には、PMOSトランジスタ34のソース/ドレイン領域28S、28Dに達するコンタクトホール42と、NMOSトランジスタ36のソース/ドレイン領域32S、32Dに達するコンタクトホール42とがそれぞれ形成されている。また、層間絶縁膜40には、ダミーゲート配線38aに達するコンタクトホール42が形成されている。また、層間絶縁膜40には、PMOSトランジスタ形成領域2とNMOSトランジスタ形成領域4との境界部におけるゲート配線20に達するコンタクトホール42が形成されている。コンタクトホール42の径は、例えば50nm程度とする。コンタクトホール42内には、例えばバリアメタル膜図示せずが形成されている。バリアメタル膜としては、例えばTi膜図示せずとTiN膜図示せずとの積層膜が用いられている。バリアメタル膜が形成されたコンタクトホール42内には、例えばタングステンWの導体プラグ44a~44fが埋め込まれている。導体プラグ44aは、PMOSトランジスタ34のソース領域28Sに接続されている。導体プラグ44bは、PMOSトランジスタ34のドレイン領域28Dに接続されている。導体プラグ44cは、NMOSトランジスタ36のソース領域32Sに接続されている。導体プラグ44dは、NMOSトランジスタ36のドレイン領域32Dに接続されている。導体プラグ44eは、ダミーゲート配線38aに接続されている。導体プラグ44fは、ゲート配線20に接続されている。導体プラグ44a~44dとダミーゲート配線38a、38bとの間隔は、例えば30nm程度とする。導体プラグ44a~44dとゲート配線20との間隔は、例えば30nm程度とする。導体プラグ44a~44fが埋め込まれた層間絶縁膜40上には、例えば膜厚100nm程度のシリコン酸化膜の層間絶縁膜46が形成されている。層間絶縁膜46には、配線を埋め込むための溝48が形成されている。溝48内には、例えばバリアメタル膜図示せずが形成されている。バリアメタル膜としては、例えばTaタンタル膜が用いられている。バリアメタル膜が形成された溝48内には、例えばCu銅の配線50a~50c、より具体的には、電源線50a、接地線50b及び信号線50cが埋め込まれている。配線50a~50cの幅は、例えば50nm程度とする。電源線50aは、導体プラグ44aを介してPMOSトランジスタ34のソース領域28Sに電気的に接続されている。また、電源線50aは、導体プラグ44eを介してダミーゲート電極38aに電気的に接続されている。電源線50aは、例えば電源電位VDD図2,図4参照に接続される。接地線50bは、導体プラグ44cを介してNMOSトランジスタ36のソース領域32Sに電気的に接続されている。接地線50bの一部は、ダミーゲート配線38aと平行に形成されている。また、接地線50bの他の一部は、ダミーゲート配線38aと交差している。接地線50bは、例えば接地電位VSS図2,図4参照に接続される。信号線50cは、導体プラグ44bを介してPMOSトランジスタ34のドレイン領域28Dに電気的に接続されているとともに、導体プラグ44dを介してNMOSトランジスタ36のドレイン領域32Dに電気的に接続されている。ゲート配線20の紙面右側に位置しているダミーゲート配線38bは、電気的にフローティングとなっている。本実施形態において、ダミーゲート配線38bを電気的にフローティングとしているのは、以下のような理由によるものである。即ち、ドレイン領域28D、32Dに接続された導体プラグ44b、44dは、信号線50cに接続されているものである。導体プラグ44b、44dに隣接するダミーゲート配線38bを電源電位VDDや接地電位VSSに接続した場合には、導体プラグ44b、44dがダミーゲート電極38bと容量結合してしまい、信号遅延を招いてしまう。そこで、本実施形態では、かかる信号遅延を防止すべく、ドレイン領域28D、32Dに接続された導体プラグ44b、44dに隣接するダミーゲート配線38bについては、電気的にフローティングとしている。こうして、本実施形態による半導体装置が形成されている。本実施形態によれば、ダミーゲート配線38aが電源電位VDDに接続されている一方、NMOSトランジスタ36のソース領域32Sに接続された導体プラグ44cが接地電位VSSに接続されている。このため、本実施形態によれば、ダミーゲート配線38aと導体プラグ44cとの間においてデカップリング容量C1が得られる図4参照。また、本実施形態によれば、ダミーゲート配線38aが電源電位VDDに接続されている一方、接地線50bの一部がダミーゲート配線38aと平行に形成されている。このため、ダミーゲート配線38aと接地線50bの一部との間においてデカップリング容量C2が得られる図4参照。また、本実施形態によれば、ダミーゲート配線38aが電源電位VDDに接続されている一方、接地線50bの一部がダミーゲート配線38aと交差している。このため、ダミーゲート電極38aと接地線50bの一部との間においてデカップリング容量C3が得られる図4参照。なお、これらのデカップリング容量C1、C2、C3の合計値は、1つのユニットセル6あたり、例えば0.数fF~数fF程度となる。このように、本実施形態によれば、トランジスタ34,36のソース領域28S、32S側に位置するダミーゲート配線38aを電源電位VDDに接続する一方、ソース領域32Sを接地電位VSSに接続する。このため、本実施形態によれば、ユニットセル6にデカップリング容量を形成することができる。本実施形態によれば、このようなデカップリング容量が各々のユニットセル6に形成されているため、ユニットセル6と別個に対向面積の大きいデカップリングキャパシタを設けることを要しない。また、ユニットセル6と別個にデカップリングキャパシタを設けるとしても、かかるデカップリングキャパシタを形成するのに要する面積が小さくて済む。従って、本実施形態によれば、半導体装置の小型化を実現することが可能となる。しかも、本実施形態によれば、トランジスタ34、36のドレイン領域28D、32D側に位置するダミーゲート配線38bは電気的にフローティングとなっている。このため、ドレイン領域28D、32Dに接続された導体プラグ44b、44dがダミーゲート配線38bに容量結合するのを防止し得る。従って、本実施形態によれば、ドレイン領域28D、32Dに電気的に接続された信号線50cにおいて信号遅延が生じるのを防止し得る。半導体装置の製造方法次に、本実施形態による半導体装置の製造方法を図5乃至図14を用いて説明する。図5乃至図14は、本実施形態による半導体装置の製造方法を示す工程断面図である。図5乃至図14のaは、図1におけるA-A′線に対応している。図5乃至図14のbは、図1におけるB-B′線に対応している。図5乃至図14のcは、図1におけるC-C′線に対応している。図5乃至図14のdは、図1におけるD-D′線に対応している。まず、図5に示すように、例えばSTIShallowTrenchIsolation法により、半導体基板10に素子領域12a、12bを画定する素子分離領域14を形成する。半導体基板10としては、例えばP型のシリコン基板を用いる。こうして、PMOSトランジスタ形成領域2内及びNMOSトランジスタ形成領域4内に、素子分離領域14により画定された素子領域12a、12bがそれぞれ形成される。次に、全面に、例えばスパッタリング法により、フォトレジスト膜図示せずを形成する。次に、フォトリソグラフィ技術を用い、PMOSトランジスタ形成領域2を露出する開口部図示せずを形成する。次に、フォトレジスト膜をマスクとして、例えばイオン注入法により、半導体基板10内にN型のドーパント不純物を導入する。これにより、PMOSトランジスタ形成領域2における半導体基板10内に、N型のウェル16が形成される。次に、例えばアッシングにより、フォトレジスト膜を除去する。次に、例えば熱酸化法により、半導体基板10の表面に、例えばシリコン酸化膜のゲート絶縁膜18を形成する。次に、全面に、例えばCVDChemicalVaporDeposition、化学気相堆積法により、ポリシリコン膜を形成する。ポリシリコン膜は、ゲート配線20やダミーゲート配線38a、38bとなるものである。次に、全面に、例えばスピンコート法により、フォトレジスト膜図示せずを形成する。次に、フォトリソグラフィ技術を用い、フォトレジスト膜をゲート配線20の平面形状及びダミーゲート配線38a、38bの平面形状にパターニングする。次に、フォトレジスト膜をマスクとしてポリシリコン膜をエッチングする。こうして、PMOSトランジスタ形成領域2内及びNMOSトランジスタ形成領域4内に、ポリシリコン膜により形成されたゲート配線20図1参照が連続的に形成される。ゲート配線20は、PMOSトランジスタ34のゲート電極21aと、NMOSトランジスタ36のゲート電極21bとを含んでいる。ゲート配線20は、素子領域12a、12bに交差するように形成される。また、素子分離領域14上に、ゲート配線20と並行するようにダミーゲート配線38a、38bが形成される。ゲート配線20の一方の側、即ち、図1における紙面左側に形成されたダミーゲート配線38は、素子分離領域12a、12bよりも紙面左側に位置する。ゲート配線20の他方の側、即ち、図1における紙面右側に形成されたダミーゲート配線38bは、素子分離領域12a、12bよりも紙面右側に位置する。この後、例えばアッシングによりフォトレジスト膜を除去する図6参照。次に、全面に、例えばスピンコート法により、フォトレジスト膜図示せずを形成する。次に、フォトリソグラフィ技術を用い、PMOSトランジスタ形成領域2を露出する開口部図示せずをフォトレジスト膜に形成する。次に、フォトレジスト膜とゲート電極21aとをマスクとし、例えばイオン注入法により、P型のドーパント不純物を半導体基板10内に導入する。これにより、PMOSトランジスタ形成領域2におけるゲート電極21aの両側の半導体基板10内に、P型の低濃度不純物領域エクステンション領域22が形成される。この際、PMOSトランジスタ形成領域2内のゲート電極21a及びダミーゲート配線38a、38bには、P型のドーパント不純物が導入される。この後、例えばアッシングによりフォトレジスト膜を除去する。次に、全面に、例えばスピンコート法により、フォトレジスト膜図示せずを形成する。次に、フォトリソグラフィ技術を用い、NMOSトランジスタ形成領域を露出する開口部図示せずをフォトレジスト膜に形成する。次に、フォトレジスト膜とゲート電極21bとをマスクとし、例えばイオン注入法により、N型のドーパント不純物を半導体基板10内に導入する。これにより、NMOSトランジスタ形成領域4内におけるゲート電極21bの両側の半導体基板10内に、N型の低濃度不純物領域エクステンション領域24が形成される。この際、NMOSトランジスタ形成領域4内のゲート電極21b及びダミーゲート配線38a、38bには、N型のドーパント不純物が導入される。この後、例えばアッシングによりフォトレジスト膜を除去する図7参照。次に、全面に、例えばCVD法により、シリコン酸化膜の絶縁膜を形成する。次に、例えば異方性エッチングにより、絶縁膜をエッチングする。これにより、ゲート電極21a、21bの側壁部分及びダミーゲート配線38a、38bの側壁部分に、サイドウォール絶縁膜25がそれぞれ形成される図8参照。次に、全面に、例えばスピンコート法により、フォトレジスト膜図示せずを形成する。次に、フォトリソグラフィ技術を用い、PMOSトランジスタ形成領域2を露出する開口部図示せずをフォトレジスト膜に形成する。次に、フォトレジスト膜、ゲート電極21a及びサイドウォール絶縁膜25をマスクとして、例えばイオン注入法により、P型のドーパント不純物を半導体基板10内に導入する。これにより、PMOSトランジスタ形成領域2におけるゲート電極21aの両側の半導体基板10内に、P型の高濃度不純物領域26が形成される、こうして、低濃度不純物領域エクステンション領域22と高濃度不純物領域26とにより、エクステンションソース/ドレイン構造のソース/ドレイン領域28S、28Dとが形成される。ソース/ドレイン領域28S、28Dを形成するためのP型のドーパント不純物の注入の際には、PMOSトランジスタ形成領域2内のゲート電極21a及びダミーゲート配線38a、38bにもP型のドーパント不純物が導入される。この後、例えばアッシングにより、フォトレジスト膜を除去する。次に、全面に、例えばスピンコート法により、フォトレジスト膜図示せずを形成する。次に、フォトリソグラフィ技術を用い、NMOSトランジスタ形成領域4を露出する開口部図示せずをフォトレジスト膜に形成する。次に、フォトレジスト膜、ゲート配線20及びサイドウォール絶縁膜25をマスクとして、例えばイオン注入法により、N型のドーパント不純物を半導体基板10内に導入する。これにより、NMOSトランジスタ形成領域4におけるゲート配線20の両側の半導体基板10内に、N型の高濃度不純物領域30が形成される、こうして、低濃度不純物領域エクステンション領域24と高濃度不純物領域30とにより、エクステンションソース/ドレイン構造のソース/ドレイン領域32S、32Dが形成される。ソース/ドレイン領域32S、32Dを形成するためのN型のドーパント不純物の注入の際には、NMOSトランジスタ形成領域4内のゲート配線20及びダミーゲート配線38a、38bにもN型のドーパント不純物が導入される。こうして、ゲート配線20のうちのNMOSトランジスタ形成領域4内の部分は、N型のドーパント不純物が導入されたゲート電極21bとなる。この後、例えばアッシングにより、フォトレジスト膜を除去する。次に、全面に、高融点金属膜図示せずを形成する。次に、熱処理を行うことにより、半導体基板10中のシリコン原子と高融点金属膜中の金属原子とを反応させる。また、ゲート電極21a、21b中のシリコン原子と高融点金属膜中の金属原子とを反応させる。また、ダミーゲート配線38a、38b中のシリコン原子と高融点金属膜中の金属原子とを反応させる。次に、高融点金属膜のうちの未反応の部分をエッチング除去する。次に、更なる熱処理を行うことにより、半導体基板10中のシリコン原子と高融点金属原子との反応を促進するとともに、ゲート電極21a、21b及びダミーゲート配線38a、38b中のシリコン原子と高融点金属原子との反応を促進する。こうして、ソース/ドレイン領域28S、28D、32S、32D上に、シリサイド膜図示せずがそれぞれ形成される。ソース/ドレイン領域28S、28D、32S、32D上のシリサイド膜は、ソース/ドレイン電極として機能する。また、ゲート電極21a、21b上及びダミーゲート配線28a、28b上にも、シリサイド膜図示せずが形成される。こうして、PMOSトランジスタ形成領域2内に、ゲート電極21aとソース/ドレイン領域28S、28Dとを有するPMOSトランジスタ34が形成される。また、NMOSトランジスタ形成領域4内に、ゲート電極21bとソース/ドレイン領域32S、32Dとを有するNMOSトランジスタ36が形成される図9参照。次に、全面に、例えばCVD法により、例えばシリコン酸化膜の層間絶縁膜40を形成する。なお、層間絶縁膜40として、例えば多孔質の低誘電率膜等を形成してもよい。次に、例えばCMPChemicalMechanicalPolishing、化学的機械的研磨法により、層間絶縁膜40の表面を研磨する図10参照。次に、全面に、例えばスピンコート法により、フォトレジスト膜図示せずを形成する。次に、フォトリソグラフィ技術を用い、コンタクトホール42を形成するための開口部図示せずをフォトレジスト膜に形成する。次に、フォトレジスト膜をマスクとして、層間絶縁膜40をエッチングする。これにより、PMOSトランジスタ形成領域2とNMOSトランジスタ形成領域4との境界部におけるゲート配線20に達するようにコンタクトホール42図1参照が形成される。また、ダミーゲート配線38aに達するようにコンタクトホール42が形成される。また、ソース/ドレイン領域28S、28D、32S、32Dに達するようにコンタクトホール42が形成される図11参照。次に、全面に、例えばスパッタリング法により、バリアメタル膜図示せずを形成する。バリアメタル膜としては、Ti膜とTiN膜とを順次形成する。次に、全面に、例えばCVD法により、タングステンの導電膜を形成する。次に、例えばCMP法により、層間絶縁膜40の表面が露出するまで導電膜及びバリアメタル膜を研磨する。これにより、バリアメタル膜が形成されたコンタクトホール42内に、それぞれタングステンの導体プラグ44a~44fが埋め込まれる。導体プラグ44aは、PMOSトランジスタ34のソース領域28Sに接続される。また、導体プラグ44bは、PMOSトランジスタ34のドレイン領域28Dに接続される。また、導体プラグ44cは、NMOSトランジスタ36のソース領域32Sに接続される。また、導体プラグ44dは、NMOSトランジスタ36のドレイン領32Dに接続される。また、導体プラグ44eは、ダミーゲート配線38aに接続される。また、導体プラグ44fは、PMOSトランジスタ形成領域2とNMOSトランジスタ形成領域4との境界部において、ゲート配線20に接続される図12参照。次に、全面に、例えばCVD法により、例えばシリコン酸化膜の層間絶縁膜46を形成する。なお、層間絶縁膜46として、例えば多孔質の低誘電率膜等を形成してもよい。次に、フォトリソグラフィ技術を用い、フォトレジスト膜に配線50a~50cを埋め込むための溝48を形成する。溝48の底面には、導体プラグ44a~44fがそれぞれ露出する図13参照。次に、全面に、例えばスパッタリング法により、Cuのシード層図示せずを形成する。次に、全面に、例えば電気めっき法により、Cuの導電膜を形成する、次に、例えばCMP法により、層間絶縁膜46の表面が露出するまで、導電膜、シード層及びバリアメタル膜を研磨する。これにより、バリアメタル膜が形成された溝48内に、導電膜により形成された配線50a~50c、即ち、電源線50a、接地線50b及び信号線50cが埋め込まれる。電源線50aは、導体プラグ44aを介してPMOSトランジスタ34のソース領域28Sに電気的に接続される。また、電源線50aは、導体プラグ44eを介してダミーゲート電極38aに電気的に接続される。接地線50bは、導体プラグ44cを介してNMOSトランジスタ36のソース領域32Sに電気的に接続される。接地線50bの一部は、ダミーゲート配線38aと平行に形成されている。また、接地線50bの他の一部は、ダミーゲート配線38aと交差している。信号線50cは、導体プラグ44bを介してPMOSトランジスタ34のドレイン領域28Dに電気的に接続されるとともに、導体プラグ44dを介してNMOSトランジスタ36のドレイン領域32Dに電気的に接続される。これにより、PMOSトランジスタ34のドレイン領域28DとNMOSトランジスタ36のドレイン領域32Dとが電気的に接続される。ダミーゲート配線38bは、電気的にフローティングの状態となる。こうして、本実施形態による半導体装置が形成される図14参照。[第2実施形態]第2実施形態による半導体装置を図15乃至図17を用いて説明する。図15は、本実施形態による半導体装置を示す平面図である。図16は、本実施形態による半導体装置を示す断面図その1である。図17は、本実施形態による半導体装置を示す断面図その2である。図16a及び図17aは、図15のA-A′線断面に対応している。図16b及び図17bは、図15のB-B′線断面に対応している。図16c及び図17cは、図15のC-C′線断面に対応している。図16d及び図17dは、図15のD-D′線断面に対応している。図1乃至図14に示す第1実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。本実施形態による半導体装置は、2つのユニットセル6a、6bを隣接して配置したものである。図15に示すように、半導体基板10には、素子領域12a~12dを画定する素子分離領域14が形成されている。素子領域12a、12cは、PMOSトランジスタ形成領域2内に形成されている。素子領域12b、12dは、NMOSトランジスタ形成領域4内に形成されている。素子領域12aは紙面左側に位置しており、素子領域12cは素子領域12aの紙面右側に位置している。素子領域12bは紙面左側に位置しており、素子領域12dは素子領域12bの紙面右側に位置している。PMOSトランジスタ形成領域2における半導体基板10には、N型のウェル16が形成されている。PMOSトランジスタ形成領域2における半導体基板10上には、ゲート絶縁膜18を介してゲート電極21a、21cが形成されている。NMOSトランジスタ形成領域4における半導体基板10上には、ゲート絶縁膜18を介してゲート電極21b、21dが形成されている。ゲート電極21a及びゲート電極21bは、PMOSトランジスタ形成領域2内及びNMOSトランジスタ形成領域4内に連続的に形成されたゲート配線20aの一部である。ゲート電極21c及びゲート電極21dは、PMOSトランジスタ形成領域2内及びNMOSトランジスタ形成領域4内に連続的に形成されたゲート配線20bの一部である。ゲート配線20a、20bとしては、例えばポリシリコン膜等が用いられている。PMOSトランジスタ形成領域2におけるゲート配線20a、20bには、P型のドーパント不純物が導入されており、これにより、PMOSトランジスタ34a、34bのゲート電極21a、21cがそれぞれ形成されている。NMOSトランジスタ形成領域4におけるゲート配線20bには、N型のドーパント不純物が導入されており、これにより、NMOSトランジスタ36a、36bのゲート電極21b、21dがそれぞれ形成されている。ゲート配線20aは、素子領域12a、12bに交差している。ゲート配線20bは、素子領域12c、12dに交差している。PMOSトランジスタ34a、34bのゲート電極21a、21cの両側の素子領域12a、12cには、エクステンションソース/ドレイン構造の浅い領域を形成するP型の低濃度不純物領域22が形成されている。NMOSトランジスタ36a、36bのゲート電極21b、21dの両側の素子領域12b、12dには、エクステンションソース/ドレイン構造の浅い領域を形成するN型の低濃度不純物領域24が形成されている。ゲート配線20の側壁部分には、サイドウォール絶縁膜25が形成されている。サイドウォール絶縁膜25が形成されたPMOSトランジスタ34a、34bのゲート電極21a、21cの両側の素子領域12a、12cには、エクステンションソース/ドレイン構造の深い領域を形成する高濃度不純物領域26が形成されている。低濃度不純物領域22と高濃度不純物領域26とにより、PMOSトランジスタ34aのソース/ドレイン領域28S1、28D1が形成されている。また、低濃度不純物領域22と高濃度不純物領域26とにより、PMOSトランジスタ34bのソース/ドレイン領域28S2、28D2が形成されている。PMOSトランジスタ34aのソース領域28S1は、PMOSトランジスタ34aのゲート電極21aの紙面左側における素子領域12aに形成されている。PMOSトランジスタ34aのドレイン領域28D1は、PMOSトランジスタ34aのゲート電極21aの紙面右側における素子領域12aに形成されている。また、PMOSトランジスタ34bのソース領域28S2は、PMOSトランジスタ34bのゲート電極21cの紙面右側における素子領域12cに形成されている。PMOSトランジスタ34bのドレイン領域28D2は、PMOSトランジスタ34bのゲート電極21cの紙面左側における素子領域12cに形成されている。サイドウォール絶縁膜25が形成されたNMOSトランジスタ36a、36bのゲート電極21b、21dの両側の素子領域12b、12dには、エクステンションソース/ドレイン構造の深い領域を形成する高濃度不純物領域30が形成されている。低濃度不純物領域24と高濃度不純物領域30とにより、NMOSトランジスタ36aのソース/ドレイン領域32S1、32D1が形成されている。また、低濃度不純物領域24と高濃度不純物領域30とにより、NMOSトランジスタ36bのソース/ドレイン領域32S2、32D2が形成されている。NMOSトランジスタ36aのソース領域32S1は、NMOSトランジスタ36aのゲート電極21bの紙面左側における素子領域12bに形成されている。NMOSトランジスタ36aのドレイン領域32D1は、NMOSトランジスタ36aのゲート電極21bの紙面右側における素子領域12bに形成されている。また、NMOSトランジスタ36bのソース領域32S2は、NMOSトランジスタ36bのゲート電極21dの紙面右側における素子領域12dに形成されている。NMOSトランジスタ36bのドレイン領域32D2は、NMOSトランジスタ36bのゲート電極21dの紙面左側における素子領域12dに形成されている。こうして、ゲート電極21aとソース/ドレイン領域28S1、28D1とを有するPMOSトランジスタ34aが形成されている。また、ゲート電極21cとソース/ドレイン領域28S2、28D2とを有するPMOSトランジスタ34bが形成されている。また、ゲート電極21bとソース/ドレイン領域32S1、32D1とを有するNMOSトランジスタ36aが形成されている。また、ゲート電極21dとソース/ドレイン領域32S2、32D2とを有するNMOSトランジスタ36bが形成されている。ゲート配線20aの紙面左側における素子分離領域14上には、ゲート配線20aと並行するようにダミーゲート配線38aが形成されている。ダミーゲート配線38aは、素子領域12a、12bの紙面左側に位置している。ゲート配線20aとゲート配線20bとの間における素子分離領域14上には、ゲート配線20a、20bと並行するようにダミーゲート配線38bが形成されている。ダミーゲート配線38bは、素子領域12a、12bの紙面右側に位置しており、素子領域12c、12dの紙面左側に位置している。ゲート配線20cの紙面右側における素子分離領域14上には、ゲート配線20bと並行するようにダミーゲート配線ダミーゲート電極、ダミーゲートパターン、ダミーパターン、パターン38cが形成されている。ダミーゲート配線38cは、素子領域12c、12dの紙面右側に位置している。ダミーゲート配線38a~38cは、例えばポリシリコン膜により形成されている。PMOSトランジスタ形成領域2内のダミーゲート配線38a~38cには、例えばP型のドーパント不純物が導入されている。NMOSトランジスタ形成領域4内のダミーゲート電極38a~38cには、例えばN型のドーパント不純物が導入されている。ダミーゲート電極38a~38cの側壁部分にも、サイドウォール絶縁膜25が形成されている。PMOSトランジスタ34a、34b、NMOSトランジスタ36a、36b及びダミーゲート電極38a~38cが形成された半導体基板10上には、層間絶縁膜40が形成されている。層間絶縁膜40には、PMOSトランジスタ34aのソース/ドレイン領域28S1、28D1に達するコンタクトホール42が形成されている。また、層間絶縁膜40には、PMOSトランジスタ34bのソース/ドレイン領域28S2、28D2に達するコンタクトホール42が形成されている。また、層間絶縁膜40には、NMOSトランジスタ36aのソース/ドレイン領域32S1、32D1に達するコンタクトホール42が形成されている。また、層間絶縁膜40には、NMOSトランジスタ36bのソース/ドレイン領域32S2、32D2に達するコンタクトホール42が形成されている。また、層間絶縁膜40には、ダミーゲート配線38a、38cに達するコンタクトホール42がそれぞれ形成されている。また、層間絶縁膜40には、PMOSトランジスタ形成領域2とNMOSトランジスタ形成領域4との境界部におけるゲート配線20a、20bにそれぞれ達するコンタクトホール42が形成されている。コンタクトホール42内には、例えばタングステンの導体プラグ44a~44lが埋め込まれている。導体プラグ44aは、PMOSトランジスタ34aのソース領域28S1に接続されている。導体プラグ44bは、PMOSトランジスタ34aのドレイン領域28D1に接続されている。導体プラグ44cは、NMOSトランジスタ36aのソース領域32S1に接続されている。導体プラグ44dは、NMOSトランジスタ36aのドレイン領域32D1に接続されている。導体プラグ44eは、PMOSトランジスタ34bのドレイン領域28D2に接続されている。導体プラグ44fは、PMOSトランジスタ34bのソース領域28S2に接続されている。導体プラグ44gは、NMOSトランジスタ36bのドレイン領域32D2に接続されている。導体プラグ44hは、NMOSトランジスタ36bのソース領域32S2に接続されている。導体プラグ44iは、ダミーゲート配線38aに接続されている。導体プラグ44jは、ダミーゲート配線38cに接続されている。導体プラグ44kは、PMOSトランジスタ形成領域2とNMOSトランジスタ形成領域4との境界部におけるゲート配線20aに接続されている。導体プラグ44lは、PMOSトランジスタ形成領域2とNMOSトランジスタ形成領域4との境界部におけるゲート配線20bに接続されている。導体プラグ44a~44lが埋め込まれた層間絶縁膜40上には、層間絶縁膜46が形成されている。層間絶縁膜46には、配線50a~50dを埋め込むための溝48が形成されている。溝48内には、例えばCuの配線50a~50d、より具体的には、電源線50a、接地線50b及び信号線50c、50dが埋め込まれている。電源線50aは、導体プラグ44aを介してPMOSトランジスタ34aのソース領域28S1に電気的に接続されている。また、電源線50aは、導体プラグ44fを介してPMOSトランジスタ34bのソース領域28S2に電気的に接続されている。また、電源線50aは、導体プラグ44iを介してダミーゲート電極38aに電気的に接続されている。また、電源線50aは、導体プラグ44jを介してダミーゲート電極38cに電気的に接続されている。電源線50aは、電源電位VDDに接続される図17参照。接地線50bは、導体プラグ44cを介してNMOSトランジスタ36aのソース領域32S1に電気的に接続されている。また、接地線50bは、導体プラグ44hを介してNMOSトランジスタ36bのソース領域32S2に電気的に接続されている。接地線50bの一部は、ダミーゲート配線38a、38cとそれぞれ平行に形成されている。また、接地線50bの他の一部は、ダミーゲート配線38a、38cとそれぞれ交差している。接地線50bは、接地電位VSSに接続される図17参照。信号線50cは、導体プラグ44bを介してPMOSトランジスタ34aのドレイン領域28D1に電気的に接続されているとともに、導体プラグ44dを介してNMOSトランジスタ36aのドレイン領域32D1に電気的に接続されている。信号線50dは、導体プラグ44eを介してPMOSトランジスタ34bのドレイン領域28D2に電気的に接続されているとともに、導体プラグ44gを介してNMOSトランジスタ36bのドレイン領域32D2に電気的に接続されている。ゲート配線20aとゲート配線20bとの間における素子分離領域14上に形成されているダミーゲート配線38bは、電気的にフローティングとなっている。本実施形態において、ダミーゲート配線38bを電気的にフローティングとしているのは、以下のような理由によるものである。即ち、ドレイン領域28D1、32D1、28D2、32D2に接続された導体プラグ44b、44d、44e、44gは、信号線50c、50dに接続されているものである。導体プラグ44b、44d、44e、44gに隣接するダミーゲート配線38bを電源電位VDDや接地電位VSSに接続した場合には、導体プラグ44b、44d、44e、44gがダミーゲート電極38bと容量結合してしまい、信号遅延を招いてしまう。そこで、本実施形態では、かかる信号遅延を防止すべく、ドレイン領域28D1、32D1、28D2、32D2に接続された導体プラグ44b、44d、44e、44gに隣接するダミーゲート配線38bについては、電気的にフローティングとしている。こうして、本実施形態による半導体装置が形成されている。本実施形態では、ダミーゲート配線38aが電源電位VDDに接続されている一方、NMOSトランジスタ36aのソース領域32S1に接続された導体プラグ44cが接地電位VSSに接続されている。このため、本実施形態によれば、ダミーゲート配線38aと導体プラグ44cとの間においてデカップリング容量C1が得られる図17参照。また、本実施形態では、ダミーゲート配線38aが電源電位VDDに接続されている一方、接地線50bの一部がダミーゲート配線38aと平行に形成されているため、ダミーゲート配線38aと接地線50bとの間においてデカップリング容量C2が得られる図17参照。また、本実施形態では、ダミーゲート配線38aが電源電位VDDに接続されている一方、接地線50bの他の一部がダミーゲート配線38aと交差しているため、ダミーゲート電極38aと接地線50bとの間においてデカップリング容量C3が得られる図17参照。また、本実施形態では、ダミーゲート配線38cが電源電位VDDに接続されている一方、NMOSトランジスタ36bのソース領域32S2に接続された導体プラグ44hが接地電位VSSに接続されている。このため、本実施形態によれば、ダミーゲート配線38cと導体プラグ44hとの間においてデカップリング容量C4が得られる図17参照。また、本実施形態では、ダミーゲート配線38cが電源電位VDDに接続されている一方、接地線50bの一部がダミーゲート配線38cと平行に形成されているため、ダミーゲート配線38cと接地線50bとの間においてデカップリング容量C5が得られる図17参照。また、本実施形態では、ダミーゲート配線38cが電源電位VDDに接続されている一方、接地線50bの他の一部がダミーゲート配線38cと交差しているため、ダミーゲート電極38cと接地線50bとの間においてデカップリング容量C6が得られる図17参照。本実施形態においても、このようなデカップリング容量が各々のユニットセル6a、6bに形成されるため、対向面積の大きいデカップリングキャパシタをユニットセル6a、6bと別個に設けることが不要となる。たとえユニットセル6a、6bと別個にデカップリングキャパシタを設けるとしても、かかるデカップリングキャパシタを形成するのに要する面積が小さくて済む。従って、本実施形態においても、半導体装置の小型化を実現することが可能となる。また、本実施形態においても、トランジスタ34a、34b、36a、36bのドレイン領域28D1、28D2、32D1、32D2側に位置するダミーゲート配線38bは電気的にフローティングとなっている。このため、ドレイン領域28D1、28D2、32D1、32D2に接続された導体プラグ44b、44d、44e、44gがダミーゲート配線38bに容量結合するのを防止し得る。従って、本実施形態においても、ドレイン領域28D1、28D2、32D1、32D2に電気的に接続された信号線50c、50dにおいて信号遅延が生じるのを防止し得る。[第3実施形態]第3実施形態による半導体装置を図18乃至図20を用いて説明する。図18は、本実施形態による半導体装置を示す平面図である。図19は、本実施形態による半導体装置を示す断面図その1である。図20は、本実施形態による半導体装置を示す断面図その2である。図19a及び図20aは、図18のA-A′線断面に対応している。図19b及び図20bは、図18のB-B′線断面に対応している。図19c及び図20cは、図18のC-C′線断面に対応している。図19d及び図20dは、図18のD-D′線断面に対応している。図1乃至図17に示す第1又は第2実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。本実施形態による半導体装置は、ダミーゲート配線38aを接地電位VSSに接続するようにしたものである。図18に示すように、PMOSトランジスタ34のゲート電極21aの紙面左側の素子領域12aには、エクステンションソース/ドレイン構造のソース領域28Sが形成されている。PMOSトランジスタ34のゲート電極21aの紙面右側の素子領域12aには、エクステンションソース/ドレイン構造のソース領域28Dが形成されている。NMOSトランジスタ34のゲート電極21bの紙面左側の素子領域12bには、エクステンションソース/ドレイン構造のソース領域32Sが形成されている。NMOSトランジスタ34のゲート電極21bの紙面右側の素子領域12bには、エクステンションソース/ドレイン構造のソース領域32Dが形成されている。ゲート配線20の紙面左側における素子分離領域14上には、ゲート配線20と並行するようにダミーゲート配線38aが形成されている。ダミーゲート配線38aは、素子領域12a、12bの紙面左側に位置している。ゲート配線20の紙面右側における素子分離領域14上には、ゲート配線20と並行するようにダミーゲート配線38bが形成されている。ダミーゲート配線38bは、素子領域12a、12bの紙面右側に位置している。層間絶縁膜40には、PMOSトランジスタ34のソース/ドレイン領域28S、28Dに達するコンタクトホール42と、NMOSトランジスタ36のソース/ドレイン領域32S、32Dに達するコンタクトホール42とがそれぞれ形成されている。また、層間絶縁膜40には、ダミーゲート配線38aに達するコンタクトホール42が形成されている。また、層間絶縁膜40には、PMOSトランジスタ形成領域2とNMOSトランジスタ形成領域4との境界部におけるゲート配線20に達するコンタクトホール42が形成されている。コンタクトホール42内には、例えばタングステンの導体プラグ44a~44fが埋め込まれている。導体プラグ44aは、PMOSトランジスタ34のソース領域28Sに接続されている。導体プラグ44bは、PMOSトランジスタ34のドレイン領域28Dに接続されている。導体プラグ44cは、NMOSトランジスタ36のソース領域32Sに接続されている。導体プラグ44dは、NMOSトランジスタ36のドレイン領域32Dに接続されている。導体プラグ44eは、ダミーゲート配線38aに接続されている。導体プラグ44fは、ゲート配線20に接続されている。層間絶縁膜46には、配線を埋め込むための溝48が形成されている。溝48内には、例えばCuの配線50a~50c、より具体的には、電源線50a、接地線50b及び信号線50cが埋め込まれている。電源線50aは、導体プラグ44aを介してPMOSトランジスタ34のソース領域28Sに電気的に接続されている。電源線50aは、例えば電源電位VDDに接続される図20参照。電源線50aの一部は、ダミーゲート配線38aと平行に形成されている。また、電源線50aの他の一部は、ダミーゲート配線38aと交差している。接地線50bは、導体プラグ44cを介してNMOSトランジスタ36のソース領域32Sに電気的に接続されている。また、接地線50bは、導体プラグ44eを介してダミーゲート電極38aに電気的に接続されている。接地線50bは、例えば接地電位VSSに接続される図20参照。信号線50cは、導体プラグ44bを介してPMOSトランジスタ34のドレイン領域28Dに電気的に接続されているとともに、導体プラグ44dを介してNMOSトランジスタ36のドレイン領域32Dに電気的に接続されている。ゲート配線20の紙面右側における素子分離領域14上に形成されたダミーゲート配線38bは、電気的にフローティングとなっている。こうして、本実施形態による半導体装置が形成されている。本実施形態によれば、ダミーゲート配線38aが接地電位VSSに接続されている一方、PMOSトランジスタ34のソース領域28Sに接続された導体プラグ44aが電源電位VDDに接続されている。このため、本実施形態によれば、ダミーゲート配線38aと導体プラグ44aとの間においてデカップリング容量C1が得られる図20参照。また、本実施形態によれば、ダミーゲート配線38aが接地電位VSSに接続されている一方、電源線50aの一部がダミーゲート配線38aと平行に形成されているため、ダミーゲート配線38aと電源線50aとの間においてデカップリング容量C2が得られる図20参照。また、本実施形態によれば、ダミーゲート配線38aが接地電位VSSに接続されている一方、電源線50aの他の一部がダミーゲート配線38aと交差しているため、ダミーゲート電極38aと電源線50aとの間においてデカップリング容量C3が得られる図20参照。このように、ダミーゲート配線38aを接地電位VSSに接続するようにしてもよい。本実施形態においても、このようなデカップリング容量がユニットセル6に形成されているため、対向面積の大きいデカップリングキャパシタをユニットセル6と別個に設けることが不要となる。たとえユニットセル6と別個にデカップリングキャパシタを設けるとしても、かかるデカップリングキャパシタを形成するのに要する面積が小さくて済む。従って、本実施形態においても、半導体装置の小型化を実現することが可能となる。また、本実施形態においても、トランジスタ34のドレイン領域28D側に位置するダミーゲート配線38bは電気的にフローティングとなっている。このため、ドレイン領域28Dに接続された導体プラグ44bがダミーゲート配線38bに容量結合するのを防止し得る。従って、本実施形態においても、ドレイン領域28Dに電気的に接続された信号線50cにおいて信号遅延が生じるのを防止し得る。[第4実施形態]第4実施形態による半導体装置を図21乃至図23を用いて説明する。図21は、本実施形態による半導体装置を示す平面図である。図22は、本実施形態による半導体装置を示す断面図その1である。図23は、本実施形態による半導体装置を示す断面図その2である。図22a及び図23aは、図21のA-A′線断面に対応している。図22b及び図23bは、図21のB-B′線断面に対応している。図22c及び図23cは、図21のC-C′線断面に対応している。図22d及び図23dは、図21のD-D′線断面に対応している。図1乃至図20に示す第1乃至第3実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。本実施形態による半導体装置は、2つのユニットセル6a、6bを隣接して配置するとともに、ダミーゲート配線38a、38cを接地電位VSSに接続するようにしたものである。図21に示すように、PMOSトランジスタ34aのゲート電極21aの紙面左側の素子領域12aには、エクステンションソース/ドレイン構造のソース領域28S1が形成されている。PMOSトランジスタ34aのゲート電極21aの紙面右側の素子領域12aには、エクステンションソース/ドレイン構造のドレイン領域28D1が形成されている。NMOSトランジスタ36aのゲート電極21bの紙面左側の素子領域12bには、エクステンションソース/ドレイン構造のソース領域32S1が形成されている。NMOSトランジスタ36aのゲート電極21bの紙面右側の素子領域12bには、エクステンションソース/ドレイン構造のドレイン領域32D1が形成されている。PMOSトランジスタ34bのゲート電極21cの紙面左側の素子領域12cには、エクステンションソース/ドレイン構造のドレイン領域28D2が形成されている。PMOSトランジスタ34bのゲート電極21cの紙面右側の素子領域12cには、エクステンションソース/ドレイン構造のソース領域28S2が形成されている。NMOSトランジスタ36bのゲート電極21dの紙面左側の素子領域12dには、エクステンションソース/ドレイン構造のドレイン領域32D2が形成されている。NMOSトランジスタ36bのゲート電極21bの紙面右側の素子領域12dには、エクステンションソース/ドレイン構造のソース領域32S2が形成されている。素子領域12a、12bの紙面左側における素子分離領域14上には、ゲート配線20aと並行するようにダミーゲート配線38aが形成されている。また、素子領域12c、12dの紙面右側における素子分離領域14上には、ゲート配線20bと並行するようにダミーゲート電極38cが形成されている。ゲート配線20aとゲート配線20bとの間における素子分離領域14上には、ゲート配線20a、20bと並行するようにダミーゲート配線38bが形成されている。層間絶縁膜40には、PMOSトランジスタ34aのソース領域28S1に接続された導体プラグ44aが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ34aのドレイン領域28D1に接続された導体プラグ44bが埋め込まれている。また、層間絶縁膜40には、NMOSトランジスタ36aのソース領域32S1に接続された導体プラグ44cが埋め込まれている。また、層間絶縁膜40には、NMOSトランジスタ36aのソース領域32D1に接続された導体プラグ44dが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ34bのドレイン領域28D2に接続された導体プラグ44eが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ34bのソース領域28S2に接続された導体プラグ44fが埋め込まれている。また、層間絶縁膜40には、NMOSトランジスタ36bのドレイン領域32D2に接続された導体プラグ44gが埋め込まれている。また、層間絶縁膜40には、NMOSトランジスタ36bのソース領域32S2に接続された導体プラグ44hが埋め込まれている。また、層間絶縁膜40には、ダミーゲート電極38aに接続された導体プラグ44iが埋め込まれている。また、層間絶縁膜40には、ダミーゲート電極38cに接続された導体プラグ44jが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ形成領域2とNMOSトランジスタ形成領域4との境界部の近傍においてゲート配線20aに接続された導体プラグ44kが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ形成領域2とNMOSトランジスタ形成領域4との境界部の近傍においてゲート配線20bに接続された導体プラグ44lが埋め込まれている。電源線50aは、導体プラグ44aを介してPMOSトランジスタ34aのソース領域28S1に電気的に接続されている。また、電源線50aは、導体プラグ44fを介してPMOSトランジスタ34bのソース領域28S2に電気的に接続されている。電源線50aは、電源電位VDDに接続される図23参照。接地線50bは、導体プラグ44cを介してNMOSトランジスタ36aのソース領域32S1に電気的に接続されている。また、接地線50bは、導体プラグ44hを介してNMOSトランジスタ36bのソース領域32S2に電気的に接続されている。また、接地線50bは、導体プラグ44iを介してダミーゲート電極38aに電気的に接続されている。また、接地線50bは、導体プラグ44jを介してダミーゲート電極38cに電気的に接続されている。接地線50bの一部は、ダミーゲート配線38a、38cとそれぞれ平行に形成されている。また、電源線50aの他の一部は、ダミーゲート配線38a、38cとそれぞれ交差している。接地線50bは、接地電位VSSに接続される図23参照。信号線50cは、導体プラグ44bを介してPMOSトランジスタ34aのドレイン領域28D1に電気的に接続されているとともに、導体プラグ44dを介してNMOSトランジスタ36aのドレイン領域32D1に電気的に接続されている。信号線50dは、導体プラグ44eを介してPMOSトランジスタ34bのドレイン領域28D2に電気的に接続されているとともに、導体プラグ44gを介してNMOSトランジスタ36bのドレイン領域32D2に電気的に接続されている。ゲート配線20aとゲート配線20bとの間における素子分離領域14上に形成されたダミーゲート配線38bは、電気的にフローティングとなっている。こうして、本実施形態による半導体装置が形成されている。本実施形態では、ダミーゲート配線38aが接地電位VSSに接続されている一方、PMOSトランジスタ36aのソース領域28S1に接続された導体プラグ44aが電源電位VDDに接続されている。このため、本実施形態によれば、ダミーゲート配線38aと導体プラグ44aとの間においてデカップリング容量C1が得られる図23参照。また、本実施形態では、ダミーゲート配線38aが接地電位VSSに接続されている一方、電源線50aの一部がダミーゲート配線38aと平行に形成されているため、ダミーゲート配線38aと電源線50aとの間においてデカップリング容量C2が得られる図23参照。また、本実施形態では、ダミーゲート配線38aが接地電位VSSに接続されている一方、電源線50aの他の一部がダミーゲート配線38aと交差しているため、ダミーゲート電極38aと電源線50aとの間においてデカップリング容量C3が得られる図23参照。また、本実施形態では、ダミーゲート配線38cが接地電位VSSに接続されている一方、PMOSトランジスタ34bのソース領域28S2に接続された導体プラグ44fが電源電位VDDに接続されている。このため、本実施形態によれば、ダミーゲート配線38cと導体プラグ44fとの間においてデカップリング容量C4が得られる図23参照。また、本実施形態では、ダミーゲート配線38cが接地電位VSSに接続されている一方、電源線50aの一部がダミーゲート配線38cと平行に形成されているため、ダミーゲート配線38cと電源線50aとの間においてデカップリング容量C5が得られる図23参照。また、本実施形態では、ダミーゲート配線38cが接地電位VSSに接続されている一方、電源線50aの他の一部がダミーゲート配線38cと交差しているため、ダミーゲート電極38cと電源線50aとの間においてデカップリング容量C6が得られる図23参照。このように、本実施形態においても、デカップリング容がユニットセル6a、6bに形成されるため、対向面積の大きいデカップリングキャパシタをユニットセル6a、6bと別個に設けることが不要となる。たとえユニットセル6a、6bと別個にデカップリングキャパシタを設けるとしても、かかるデカップリングキャパシタを形成するのに要する面積が小さくて済む。従って、本実施形態においても、半導体装置の小型化を実現することが可能となる。また、本実施形態においても、トランジスタ34a、34b、36a、36bのドレイン領域28D1、28D2、32D1、32D2側に位置するダミーゲート配線38bは電気的にフローティングとなっている。このため、ドレイン領域28D1、28D2、32D1、32D2に接続された導体プラグ44b、44d、44e、44gがダミーゲート配線38bに容量結合するのを防止し得る。従って、本実施形態においても、ドレイン領域28D1、28D2、32D1、32D2に電気的に接続された信号線50c、50dにおいて信号遅延が生じるのを防止し得る。[第5実施形態]第5実施形態による半導体装置を図24乃至図26を用いて説明する。図24は、本実施形態による半導体装置を示す平面図である。図25は、本実施形態による半導体装置を示す断面図その1である。図26は、本実施形態による半導体装置を示す断面図その2である。図25a及び図26aは、図24のA-A′線断面に対応している。図25b及び図26bは、図24のB-B′線断面に対応している。図25c及び図26cは、図24のC-C′線断面に対応している。図25d及び図26dは、図24のD-D′線断面に対応している。図1乃至図23に示す第1乃至第4実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。本実施形態による半導体装置は、2つのユニットセル6a、6bを隣接して配置し、ダミーゲート配線38aを電源電位VDDに接続する一方、ダミーゲート電極38bを接地電位VDDに接続するようにしたものである。図24に示すように、PMOSトランジスタ34aのゲート電極21aの紙面左側の素子領域12aには、エクステンションソース/ドレイン構造のソース領域28S1が形成されている。PMOSトランジスタ34aのゲート電極21aの紙面右側の素子領域12aには、エクステンションソース/ドレイン構造のドレイン領域28D1が形成されている。NMOSトランジスタ36aのゲート電極21bの紙面左側の素子領域12bには、エクステンションソース/ドレイン構造のソース領域32S1が形成されている。NMOSトランジスタ36aのゲート電極21bの紙面右側の素子領域12bには、エクステンションソース/ドレイン構造のドレイン領域32D1が形成されている。PMOSトランジスタ34bのゲート電極21cの紙面左側の素子領域12cには、エクステンションソース/ドレイン構造のドレイン領域28D2が形成されている。PMOSトランジスタ34bのゲート電極21cの紙面右側の素子領域12cには、エクステンションソース/ドレイン構造のソース領域28S2が形成されている。NMOSトランジスタ36bのゲート電極21dの紙面左側の素子領域12dには、エクステンションソース/ドレイン構造のドレイン領域32D2が形成されている。NMOSトランジスタ36bのゲート電極21bの紙面右側の素子領域12dには、エクステンションソース/ドレイン構造のソース領域32S2が形成されている。素子領域12a、12bの紙面左側における素子分離領域14上には、ゲート配線20aと並行するようにダミーゲート配線38aが形成されている。また、素子領域12c、12dの紙面右側における素子分離領域14上には、ゲート配線20bと並行するようにダミーゲート電極38cが形成されている。ゲート配線20aとゲート配線20bとの間における素子分離領域14上には、ゲート配線20a、20bと並行するようにダミーゲート配線38bが形成されている。層間絶縁膜40には、PMOSトランジスタ34aのソース領域28S1に接続された導体プラグ44aが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ34aのドレイン領域28D1に接続された導体プラグ44bが埋め込まれている。また、層間絶縁膜40には、NMOSトランジスタ36aのソース領域32S1に接続された導体プラグ44cが埋め込まれている。また、層間絶縁膜40には、NMOSトランジスタ36aのドレイン領域32D1に接続された導体プラグ44dが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ34bのドレイン領域28D2に接続された導体プラグ44eが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ34bのソース領域28S2に接続された導体プラグ44fが埋め込まれている。また、層間絶縁膜40には、NMOSトランジスタ36bのドレイン領域32D2に接続された導体プラグ44gが埋め込まれている。また、層間絶縁膜40には、NMOSトランジスタ36bのソース領域32S2に接続された導体プラグ44hが埋め込まれている。また、層間絶縁膜40には、ダミーゲート電極38aに接続された導体プラグ44iが埋め込まれている。また、層間絶縁膜40には、ダミーゲート電極38cに接続された導体プラグ44jが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ形成領域2とNMOSトランジスタ形成領域4との境界部の近傍においてゲート配線20aに接続された導体プラグ44kが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ形成領域2とNMOSトランジスタ形成領域4との境界部の近傍においてゲート配線20bに接続された導体プラグ44lが埋め込まれている。電源線50aは、導体プラグ44aを介してPMOSトランジスタ34aのソース領域28S1に電気的に接続されている。また、電源線50aは、導体プラグ44fを介してPMOSトランジスタ34bのソース領域28S2に電気的に接続されている。また、電源線50aは、導体プラグ44iを介してダミーゲート電極38aに電気的に接続されている。電源線50aの一部は、ダミーゲート配線38a、38cと平行に形成されている。また、電源線50aの他の一部は、ダミーゲート配線38a、38cと交差している。電源線50aは、電源電位VDDに接続される図26参照。接地線50bは、導体プラグ44cを介してNMOSトランジスタ36aのソース領域32S1に電気的に接続されている。また、接地線50bは、導体プラグ44hを介してNMOSトランジスタ36bのソース領域32S2に電気的に接続されている。また、接地線50bは、導体プラグ44jを介してダミーゲート電極38cに電気的に接続されている。接地線50bの一部は、ダミーゲート配線38a、38cと平行に形成されている。また、接地線50bの他の一部は、ダミーゲート配線38a、38cと交差している。接地線50bは、接地電位VSSに接続される図26参照。信号線50cは、導体プラグ44bを介してPMOSトランジスタ34aのドレイン領域28D1に電気的に接続されているとともに、導体プラグ44dを介してNMOSトランジスタ36aのドレイン領域32D1に電気的に接続されている。信号線50dは、導体プラグ44eを介してPMOSトランジスタ34bのドレイン領域28D2に電気的に接続されているとともに、導体プラグ44gを介してNMOSトランジスタ36bのドレイン領域32D2に電気的に接続されている。ゲート配線20aとゲート配線20bとの間における素子分離領域14上に形成されたダミーゲート配線38bは、電気的にフローティングとなっている。こうして、本実施形態による半導体装置が形成されている。本実施形態では、ダミーゲート配線38aが電源電位VDDに接続されている一方、NMOSトランジスタ36bのソース領域32S1に接続された導体プラグ44cが接地電位VSSに接続されている。このため、本実施形態によれば、ダミーゲート配線38aと導体プラグ44cとの間においてデカップリング容量C1が得られる図26参照。また、本実施形態では、ダミーゲート配線38aが電源電位VDDに接続されている一方、接地線50bの一部がダミーゲート配線38aと平行に形成されているため、ダミーゲート配線38aと接地線50bとの間において容量C2が得られる図26参照。また、本実施形態では、ダミーゲート配線38aが電源電位VDDに接続されている一方、接地線50bの他の一部がダミーゲート配線38aと交差しているため、ダミーゲート電極38aと接地線50bとの間においてデカップリング容量C3が得られる図26参照。また、本実施形態では、ダミーゲート配線38cが接地電位VSSに接続されている一方、PMOSトランジスタ34bのソース領域28S2に接続された導体プラグ44fが電源電位VDDに接続されている。このため、本実施形態によれば、ダミーゲート配線38cと導体プラグ44fとの間においてデカップリング容量C4が得られる図26参照。また、本実施形態では、ダミーゲート配線38cが接地電位VSSに接続されている一方、電源線50aの一部がダミーゲート配線38cと平行に形成されているため、ダミーゲート配線38cと電源線50aとの間においてデカップリング容量C5が得られる図26参照。また、本実施形態では、ダミーゲート配線38cが接地電位VSSに接続されている一方、電源線50aの他の一部がダミーゲート配線38cと交差しているため、ダミーゲート電極38cと電源線50aとの間においてデカップリング容量C6が得られる図26参照。このように、本実施形態においても、デカップリング容量がユニットセル6a、6bに形成されるため、対向面積の大きいデカップリングキャパシタをユニットセル6a、6bと別個に設けることが不要となる。たとえユニットセル6a、6bと別個にデカップリングキャパシタを設けるとしても、かかるデカップリングキャパシタを形成するのに要する面積が小さくて済む。従って、本実施形態においても、半導体装置の小型化を実現することが可能となる。また、本実施形態においても、トランジスタ34a、34b、36a、36bのドレイン領域28D1、28D2、32D1、32D2側に位置するダミーゲート配線38bは電気的にフローティングとなっている。このため、ドレイン領域28D1、28D2、32D1、32D2に接続された導体プラグ44b、44d、44e、44gがダミーゲート配線38bに容量結合するのを防止し得る。従って、本実施形態においても、ドレイン領域28D1、28D2、32D1、32D2に電気的に接続された信号線50c、50dにおいて信号遅延が生じるのを防止し得る。[第6実施形態]第6実施形態による半導体装置を図27乃至図29を用いて説明する。図27は、本実施形態による半導体装置を示す平面図である。図28は、本実施形態による半導体装置を示す断面図その1である。図29は、本実施形態による半導体装置を示す断面図その2である。図28a及び図29aは、図27のA-A′線断面に対応している。図28b及び図29bは、図27のB-B′線断面に対応している。図28c及び図29cは、図27のC-C′線断面に対応している。図28d及び図29dは、図27のD-D′線断面に対応している。図1乃至図26に示す第1乃至第5実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。本実施形態による半導体装置は、ゲート電極21aに沿うようにそれぞれ形成されたダミーゲート電極38e、38gと、ゲート電極21bに沿うように形成されたダミーゲート電極38f、38hとが、互いに分離されているものである。PMOSトランジスタ34のゲート電極21aの紙面左側の素子領域12aには、エクステンションソース/ドレイン構造のソース領域28Sが形成されている。PMOSトランジスタ34のゲート電極21aの紙面右側の素子領域12aには、エクステンションソース/ドレイン構造のドレイン領域28Dが形成されている。NMOSトランジスタ36のゲート電極21bの紙面左側の素子領域12bには、エクステンションソース/ドレイン構造のドレイン領域32Dが形成されている。NMOSトランジスタ36のゲート電極21bの紙面右側の素子領域12bには、エクステンションソース/ドレイン構造のソース領域32Sが形成されている。このように、本実施形態では、PMOSトランジスタ34のソース領域28Sは、ゲート電極21aの紙面左側に位置している一方、NMOSトランジスタ36のソース領域32Sは、ゲート電極21bの紙面右側に位置している。また、PMOSトランジスタ34のドレイン領域28Dは、ゲート電極21aの紙面右側に位置している一方、NMOSトランジスタ36のドレイン領域32Dは、ゲート電極21bの紙面左側に位置している。素子領域12aの紙面左側における素子分離領域14上には、PMOSトランジスタ34のゲート電極21aと並行するようにダミーゲート電極ダミーゲートパターン、ダミーパターン、パターン38eが形成されている。また、素子領域12aの紙面右側における素子分離領域14上には、PMOSトランジスタ34のゲート電極21aと並行するようにダミーゲート電極ダミーゲートパターン、ダミーパターン、パターン38gが形成されている。素子領域12bの紙面左側における素子分離領域14上には、NMOSトランジスタ36のゲート電極21bと並行するようにダミーゲート電極ダミーゲートパターン、ダミーパターン、パターン38fが形成されている。また、素子領域12bの紙面右側における素子分離領域14上には、NMOSトランジスタ36のゲート電極21bと並行するようにダミーゲート電極ダミーゲートパターン、ダミーパターン、パターン38hが形成されている。ダミーゲート電極38eとダミーゲート電極38fとは、互いに分離されている。また、ダミーゲート電極38gとダミーゲート電極38hとは、互いに分離されている。層間絶縁膜40には、PMOSトランジスタ34のソース領域28Sに接続された導体プラグ44aが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ34のドレイン領域28Dに接続された導体プラグ44bが埋め込まれている。また、層間絶縁膜40には、NMOSトランジスタ36のドレイン領域32Dに接続された導体プラグ44cが埋め込まれている。また、層間絶縁膜40には、NMOSトランジスタ36のソース領域32Sに接続された導体プラグ44dが埋め込まれている。また、層間絶縁膜40には、ダミーゲート電極38eに接続された導体プラグ44eが埋め込まれている。また、層間絶縁膜40には、ダミーゲート電極38hに接続された導体プラグ44fが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ形成領域2とNMOSトランジスタ形成領域4との境界部の近傍においてゲート配線20に接続された導体プラグ44gが埋め込まれている。電源線50aは、導体プラグ44aを介してPMOSトランジスタ34のソース領域28Sに電気的に接続されている。電源線50aは、導体プラグ44fを介してダミーゲート電極38hに電気的に接続されている。電源線50aの一部は、ダミーゲート電極38eと平行に形成されている。また、電源線50aの他の一部は、ダミーゲート電極38eと交差している。電源線50aは、例えば電源電位VDDに接続される図29参照。接地線50bは、導体プラグ44dを介してNMOSトランジスタ36のソース領域32Sに電気的に接続されている。また、接地線50bは、導体プラグ44eを介してダミーゲート電極38eに電気的に接続されている。接地線50bは、例えば接地電位VSSに接続される図29参照。信号線50cは、導体プラグ44bを介してPMOSトランジスタ34のドレイン領域28Dに電気的に接続されているとともに、導体プラグ44cを介してNMOSトランジスタ36のドレイン領域32Dに電気的に接続されている。PMOSトランジスタ34のゲート電極21aの紙面右側に位置しているダミーゲート電極38gは、電気的にフローティングとなっている。また、NMOSトランジスタ36のゲート電極21bの紙面左側に位置しているダミーゲート電極38fは、電気的にフローティングとなっている。こうして、本実施形態による半導体装置が形成されている。本実施形態によれば、ダミーゲート電極38eが接地電位VSSに接続されている一方、PMOSトランジスタ34のソース領域28Sに接続された導体プラグ44aが電源電位VDDに接続されている。このため、本実施形態によれば、ダミーゲート電極38eと導体プラグ44aとの間においてデカップリング容量C1が得られる図29参照。また、ダミーゲート電極38eが接地電位VSSに接続されている一方、電源線50aの一部がダミーゲート電極38eと平行に形成されているため、ダミーゲート電極38eと電源線50aとの間にデカップリング容量C2が得られる図29参照。また、ダミーゲート電極38eが接地電位VSSに接続されている一方、電源線50aの他の一部がダミーゲート電極38eと交差しているため、ダミーゲート電極38eと電源線50aとの間においてデカップリング容量C3が得られる図29参照。また、本実施形態によれば、ダミーゲート電極38hが電源電位VDDに接続されている一方、NMOSトランジスタ36のソース領域32Sに接続された導体プラグ44dが接地電位VSSに接続されている。このため、本実施形態によれば、ダミーゲート電極38hと導体プラグ44dとの間においてデカップリング容量C4が得られる図29参照。また、ダミーゲート電極38hが電源電位VDDに接続されている一方、接地線50bの一部がダミーゲート電極38hと平行に形成されているため、ダミーゲート電極38hと接地線50bとの間においてデカップリング容量C5が得られる図29参照。また、ダミーゲート電極38hが電源電位VDDに接続されている一方、接地線50bの他の一部がダミーゲート電極38hと交差しているため、ダミーゲート電極38hと接地線50bとの間においてデカップリング容量C6が得られる図29参照。このように、PMOSトランジスタ34のソース領域28Sが、ゲート電極21aの紙面左側に位置している一方、NMOSトランジスタ36のソース領域32Sが、ゲート電極21bの紙面右側に位置していてもよい。また、PMOSトランジスタ34のドレイン領域28Dが、ゲート電極21aの紙面右側に位置している一方、NMOSトランジスタ36のドレイン領域32Dが、ゲート電極21bの紙面左側に位置していてもよい。本実施形態によれば、ダミーゲート電極38eとダミーゲート電極38fとが互いに分離されているため、ダミーゲート配線38eを接地電位VSSに接続する一方、ダミーゲート配線38fを電気的にフローティングとすることができる。また、ダミーゲート電極38gとダミーゲート電極38hとが互いに分離されているため、ダミーゲート電極38hを電源電位VDDに接続する一方、ダミーゲート電極38gを電気的にフローティングとすることができる。従って、ドレイン領域28D、32Dに接続された導体プラグ44b、44cがダミーゲート電極38g、38fに容量結合するのを防止することができ、信号遅延が生じるのを防止し得る。また、本実施形態によれば、1つのユニットセル6において得られるデカップリング容量C1~C6が多い。従って、本実施形態によれば、より電気的特性の良好な半導体装置を提供することができる。[第7実施形態]第7実施形態による半導体装置を図30乃至図32を用いて説明する。図30は、本実施形態による半導体装置を示す平面図である。図31は、本実施形態による半導体装置を示す断面図その1である。図32は、本実施形態による半導体装置を示す断面図その2である。図31a及び図32aは、図30のA-A′線断面に対応している。図31b及び図32bは、図30のB-B′線断面に対応している。図31c及び図32cは、図30のC-C′線断面に対応している。図31d及び図32dは、図30のD-D′線断面に対応している。図1乃至図29に示す第1乃至第6実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。本実施形態による半導体装置は、2つのユニットセル6a、6bが隣接して形成されており、ダミーゲート電極38e、38g、38iとダミーゲート電極38f、38h、38jとが互いに分離されているものである。PMOSトランジスタ34aのゲート電極21aの紙面左側の素子領域12aには、エクステンションソース/ドレイン構造のソース領域28S1が形成されている。PMOSトランジスタ34aのゲート電極21aの紙面右側の素子領域12aには、エクステンションソース/ドレイン構造のドレイン領域28D1が形成されている。NMOSトランジスタ36aのゲート電極21bの紙面左側の素子領域12bには、エクステンションソース/ドレイン構造のドレイン領域32D1が形成されている。NMOSトランジスタ36aのゲート電極21bの紙面右側の素子領域12bには、エクステンションソース/ドレイン構造のソース領域32S1が形成されている。PMOSトランジスタ34bのゲート電極21cの紙面左側の素子領域12cには、エクステンションソース/ドレイン構造のドレイン領域28D2が形成されている。PMOSトランジスタ34bのゲート電極21cの紙面右側の素子領域12cには、エクステンションソース/ドレイン構造のソース領域28S2が形成されている。NMOSトランジスタ36bのゲート電極21dの紙面左側の素子領域12dには、エクステンションソース/ドレイン構造のソース32S2が形成されている。NMOSトランジスタ36bのゲート電極21dの紙面右側の素子領域12dには、エクステンションソース/ドレイン構造のドレイン領域32D2が形成されている。このように、本実施形態では、PMOSトランジスタ34aのソース領域28S1は、ゲート電極21aの紙面左側に位置している一方、NMOSトランジスタ36aのソース領域32S1は、ゲート電極21bの紙面右側に位置している。また、PMOSトランジスタ34aのドレイン領域28D1は、ゲート電極21aの紙面右側に位置している一方、NMOSトランジスタ36aのドレイン領域32D1は、ゲート電極21bの紙面左側に位置している。また、本実施形態では、PMOSトランジスタ34bのソース領域28S2は、ゲート電極21cの紙面右側に位置している一方、NMOSトランジスタ36bのソース領域32S2は、ゲート電極21dの紙面左側に位置している。また、PMOSトランジスタ34bのドレイン領域28D2は、ゲート電極21cの紙面左側に位置している一方、NMOSトランジスタ36bのドレイン領域32D2は、ゲート電極21dの紙面右側に位置している。素子領域12aの紙面左側における素子分離領域14上には、PMOSトランジスタ34aのゲート電極21aと並行するようにダミーゲート電極38eが形成されている。素子領域12bの紙面左側における素子分離領域14上には、NMOSトランジスタ36aのゲート電極21bと並行するようにダミーゲート電極38fが形成されている。また、素子領域12aと素子領域12cとの間における素子分離領域14上には、ゲート電極21a、21cと並行するようにダミーゲート電極38gが形成されている。また、素子領域12bと素子領域12dとの間における素子分離領域14上には、ゲート電極21b、21dと並行するようにダミーゲート電極38hが形成されている。また、素子領域12cの紙面右側における素子分離領域14上には、PMOSトランジスタ34bのゲート電極21cと並行するようにダミーゲート電極ダミーゲートパターン、ダミーパターン、パターン38iが形成されている。素子領域12dの紙面右側における素子分離領域14上には、NMOSトランジスタ36bのゲート電極21dと並行するようにダミーゲート電極ダミーゲートパターン、ダミーパターン、パターン38jが形成されている。ダミーゲート電極38eとダミーゲート電極38fとは、互いに分離されている。また、ダミーゲート電極38gとダミーゲート電極38hとは、互いに分離されている。また、ダミーゲート電極38iとダミーゲート電極38jとは、互いに分離されている。層間絶縁膜40には、PMOSトランジスタ34aのソース領域28S1に接続された導体プラグ44aが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ34aのドレイン領域28D1に接続された導体プラグ44bが埋め込まれている。また、層間絶縁膜40には、NMOSトランジスタ36aのドレイン領域32D1に接続された導体プラグ44cが埋め込まれている。また、層間絶縁膜40には、NMOSトランジスタ36aのソース領域32S1に接続された導体プラグ44dが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ34bのドレイン領域28D2に接続された導体プラグ44eが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ34bのソース領域28S2に接続された導体プラグ44fが埋め込まれている。また、層間絶縁膜40には、NMOSトランジスタ36bのソース領域32S2に接続された導体プラグ44gが埋め込まれている。また、層間絶縁膜40には、NMOSトランジスタ36bのドレイン領域32D2に接続された導体プラグ44hが埋め込まれている。また、層間絶縁膜40には、ダミーゲート電極38eに接続された導体プラグ44iが埋め込まれている。また、層間絶縁膜40には、ダミーゲート電極38hに接続された導体プラグ44jが埋め込まれている。また、層間絶縁膜40には、ダミーゲート電極38iに接続された導体プラグ44kが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ形成領域2とNMOSトランジスタ形成領域4との境界部の近傍においてゲート配線20aに接続された導体プラグ44lが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ形成領域2とNMOSトランジスタ形成領域4との境界部の近傍においてゲート配線20bに接続された導体プラグ44mが埋め込まれている。電源線50aは、導体プラグ44aを介してPMOSトランジスタ34aのソース領域28S1に電気的に接続されている。また、電源線50aは、導体プラグ44fを介してPMOSトランジスタ34bのソース領域28S2に電気的に接続されている。また、電源線50aは、導体プラグ44jを介してダミーゲート電極38hに電気的に接続されている。電源線50aの一部は、ダミーゲート電極38e、38iと平行に形成されている。また、電源線50aの他の一部は、ダミーゲート電極38e、38iと交差している。電源線50aは、例えば電源電位VDDに接続される図32参照。接地線50bは、導体プラグ44dを介してNMOSトランジスタ36aのソース領域32S1に電気的に接続されている。また、接地線50bは、導体プラグ44gを介してNMOSトランジスタ36bのソース領域32S2に電気的に接続されている。また、接地線50bは、導体プラグ44iを介してダミーゲート電極38eに電気的に接続されている。また、接地線50bは、導体プラグ44kを介してダミーゲート電極38iに電気的に接続されている。接地線50bは、例えば接地電位VSSに接続される図32参照。信号線50cは、導体プラグ44bを介してPMOSトランジスタ34aのドレイン領域28D1に電気的に接続されているとともに、導体プラグ44cを介してNMOSトランジスタ36aのドレイン領域32D1に電気的に接続されている。信号線50dは、導体プラグ44eを介してPMOSトランジスタ34bのドレイン領域28D2に電気的に接続されているとともに、導体プラグ44hを介してNMOSトランジスタ36bのドレイン領域32D2に電気的に接続されている。素子領域12aとソース領域12cとの間における素子分離領域14上に形成されているダミーゲート電極38gは、電気的にフローティングとなっている。また、素子領域12bの紙面左側における素子分離領域14上に形成されているダミーゲート電極38fは、電気的にフローティングとなっている。また素子領域12dの紙面右側における素子分離領域14上に形成されているダミーゲート電極38jは、電気的にフローティングとなっている。こうして、本実施形態による半導体装置が形成されている。本実施形態によれば、ダミーゲート電極38eが接地電位VSSに接続されている一方、PMOSトランジスタ34aのソース領域28S1に接続された導体プラグ44aが電源電位VDDに接続されている。このため、本実施形態によれば、ダミーゲート電極38eと導体プラグ44aとの間においてデカップリング容量C1が得られる図32参照。また、ダミーゲート電極38eが接地電位VSSに接続されている一方、電源線50aの一部がダミーゲート電極38eと平行に形成されているため、ダミーゲート電極38eと電源線50aとの間においてデカップリング容量C2が得られる図32参照。また、ダミーゲート電極38eが接地電位VSSに接続されている一方、電源線50aの他の一部がダミーゲート電極38eと交差しているため、ダミーゲート電極38eと電源線50aとの間においてデカップリング容量C3が得られる図32参照。また、本実施形態によれば、ダミーゲート電極38hが電源電位VDDに接続されている一方、NMOSトランジスタ36aのソース領域32S1に接続された導体プラグ44dが接地電位VSSに接続されている。このため、本実施形態によれば、ダミーゲート電極38hと導体プラグ44dとの間においてデカップリング容量C4が得られる図32参照。また、ダミーゲート電極38hが電源電位VDDに接続されている一方、接地線50bの一部がダミーゲート電極38hと平行に形成されているため、ダミーゲート電極38hと接地線50bとの間においてデカップリング容量C5が得られる図32参照。また、ダミーゲート電極38hが電源電位VDDに接続されている一方、接地線50bの他の一部がダミーゲート電極38hと交差しているため、ダミーゲート電極38hと接地線50bとの間においてデカップリング容量C6が得られる図32参照。また、本実施形態によれば、ダミーゲート電極38iが接地電位VSSに接続されている一方、PMOSトランジスタ34bのソース領域28S2に接続された導体プラグ44fが電源電位VDDに接続されている。このため、本実施形態によれば、ダミーゲート電極38iと導体プラグ44fとの間においてデカップリング容量C7が得られる図32参照。また、ダミーゲート電極38iが接地電位VSSに接続されている一方、電源線50aの一部がダミーゲート電極38iと平行に形成されているため、ダミーゲート電極38iと電源線50aとの間においてデカップリング容量C8が得られる図32参照。また、ダミーゲート電極38eが接地電位VSSに接続されている一方、電源線50aの他の一部がダミーゲート電極38iと交差しているため、ダミーゲート電極38iと電源線50aとの間においてデカップリング容量C9が得られる図32参照。また、本実施形態によれば、ダミーゲート電極38hが電源電位VDDに接続されている一方、NMOSトランジスタ36bのソース領域32S2に接続された導体プラグ44gが接地電位VSSに接続されている。このため、本実施形態によれば、ダミーゲート電極38hと導体プラグ44gとの間においてデカップリング容量C10が得られる図32参照。また、ダミーゲート電極38hが電源電位VDDに接続されている一方、接地線50bの一部がダミーゲート電極38hと平行に形成されているため、ダミーゲート電極38hと接地線50bとの間においてデカップリング容量C11が得られる図32参照。このように、PMOSトランジスタ34aのソース領域28S1が、ゲート電極21aの紙面左側に位置している一方、NMOSトランジスタ36aのソース領域32S1が、ゲート電極21bの紙面右側に位置していてもよい。また、PMOSトランジスタ34aのドレイン領域28D1が、ゲート電極21aの紙面右側に位置している一方、NMOSトランジスタ36aのドレイン領域32D1が、ゲート電極21bの紙面左側に位置していてもよい。また、PMOSトランジスタ34bのソース領域28S2が、ゲート電極21cの紙面右側に位置している一方、NMOSトランジスタ36bのソース領域32S2が、ゲート電極21dの紙面左側に位置していてもよい。また、PMOSトランジスタ34bのドレイン領域28D2が、ゲート電極21cの紙面左側に位置している一方、NMOSトランジスタ36bのドレイン領域32D2が、ゲート電極21dの紙面右側に位置していてもよい。本実施形態によれば、ダミーゲート電極38eとダミーゲート電極38fとが互いに分離されているため、ダミーゲート配線38eを接地電位VSSに接続する一方、ダミーゲート配線38fを電気的にフローティングとすることができる。また、ダミーゲート電極38gとダミーゲート電極38hとが互いに分離されているため、ダミーゲート電極38hを電源電位VDDに接続する一方、ダミーゲート電極38gを電気的にフローティングとすることができる。また、ダミーゲート電極38iとダミーゲート電極38jとが互いに分離されているため、ダミーゲート配線38iを接地電位VSSに接続する一方、ダミーゲート配線38jを電気的にフローティングとすることができる。従って、ドレイン領域28D1、32D1、28D2、32D2に接続された導体プラグ44b、44c、44e、44hがダミーゲート電極38g、38f、38jに容量結合するのを防止することができ、信号遅延が生じるのを防止し得る。また、本実施形態によれば、1つのユニットセル6a、6bにおいて得られるデカップリング容量が多い。従って、本実施形態によれば、より電気的特性の良好な半導体装置を提供することができる。[第8実施形態]第8実施形態による半導体装置について図33を用いて説明する。図33は、本実施形態による半導体装置を示す平面図である。図1乃至図32に示す第1乃至第7実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。本実施形態による半導体装置は、多数のユニットセル6a~6cが隣接して配置されているものである。なお、図33においては、隣接して配置された多数のユニットセルのうちの3つのユニットセル6a~6cを抜き出して示している。図33に示すように、半導体基板10には、素子領域12a~12fを画定する素子分離領域14が形成されている。素子領域12a、12c、12eは、PMOSトランジスタ形成領域2内に形成されている。素子領域12b、12d、12fは、NMOSトランジスタ形成領域4内に形成されている。素子領域12aは紙面左側に位置しており、素子領域12cは素子領域12aの紙面右側に位置しており、素子領域12eは素子領域12cの紙面右側に位置している。素子領域12bは紙面左側に位置しており、素子領域12dは素子領域12bの紙面右側に位置しており、素子領域12fは素子領域12dの紙面右側に位置している。PMOSトランジスタ形成領域2における半導体基板10には、N型のウェル16が形成されている。PMOSトランジスタ形成領域2における半導体基板10上には、ゲート絶縁膜18を介してゲート電極21a、21c、21eが形成されている。NMOSトランジスタ形成領域4における半導体基板10上には、ゲート絶縁膜18を介してゲート電極21b、21d、21fが形成されている。ゲート電極21a及びゲート電極21bは、PMOSトランジスタ形成領域2内及びNMOSトランジスタ形成領域4内に連続的に形成されたゲート配線20aの一部である。ゲート電極21c及びゲート電極21dは、PMOSトランジスタ形成領域2内及びNMOSトランジスタ形成領域4内に連続的に形成されたゲート配線20bの一部である。ゲート電極21e及びゲート電極21fは、PMOSトランジスタ形成領域2内及びNMOSトランジスタ形成領域4内に連続的に形成されたゲート配線20cの一部である。ゲート配線20a~20cとしては、例えばポリシリコン膜等が用いられている。PMOSトランジスタ34aのゲート電極21aの紙面左側の素子領域12aには、エクステンションソース/ドレイン構造のソース領域28S1が形成されている。PMOSトランジスタ34aのゲート電極21aの紙面右側の素子領域12aには、エクステンションソース/ドレイン構造のドレイン領域28D1が形成されている。NMOSトランジスタ36aのゲート電極21bの紙面左側の素子領域12bには、エクステンションソース/ドレイン構造のソース領域32S1が形成されている。NMOSトランジスタ36aのゲート電極21bの紙面右側の素子領域12bには、エクステンションソース/ドレイン構造のドレイン領域32D1が形成されている。PMOSトランジスタ34bのゲート電極21cの紙面左側の素子領域12cには、エクステンションソース/ドレイン構造のドレイン領域28D2が形成されている。PMOSトランジスタ34bのゲート電極21cの紙面右側の素子領域12cには、エクステンションソース/ドレイン構造のソース領域28S2が形成されている。NMOSトランジスタ36bのゲート電極21dの紙面左側の素子領域12dには、エクステンションソース/ドレイン構造のドレイン領域32D2が形成されている。NMOSトランジスタ36bのゲート電極21bの紙面右側の素子領域12dには、エクステンションソース/ドレイン構造のソース領域32S2が形成されている。PMOSトランジスタ34cのゲート電極21eの紙面左側の素子領域12eには、エクステンションソース/ドレイン構造のソース領域28S3が形成されている。PMOSトランジスタ34cのゲート電極21eの紙面右側の素子領域12eには、エクステンションソース/ドレイン構造のドレイン領域28D3が形成されている。NMOSトランジスタ36cのゲート電極21fの紙面左側の素子領域12fには、エクステンションソース/ドレイン構造のソース領域32S3が形成されている。NMOSトランジスタ36cのゲート電極21fの紙面右側の素子領域12fには、エクステンションソース/ドレイン構造のドレイン領域32D3が形成されている。ゲート配線20aの紙面左側における素子分離領域14上には、ゲート配線20aと並行するようにダミーゲート配線38aが形成されている。ダミーゲート配線38aは、素子領域12a、12bの紙面左側に位置している。ゲート配線20aとゲート配線20bとの間における素子分離領域14上には、ゲート配線20a、20bと並行するようにダミーゲート配線38bが形成されている。ダミーゲート配線38bは、素子領域12a、12bの紙面右側に位置しており、素子領域12c、12dの紙面左側に位置している。ゲート配線20bとゲート配線20cとの間における素子分離領域14上には、ゲート配線20b、20cと並行するようにダミーゲート配線38cが形成されている。ダミーゲート配線38cは、素子領域12c、12dの紙面右側に位置しており、素子領域12e、12fの紙面左側に位置している。ゲート配線20cの紙面右側における素子分離領域14上には、ゲート配線20cと並行するようにダミーゲート配線ダミーゲート電極、ダミーゲートパターン、ダミーパターン、パターン38dが形成されている。ダミーゲート配線38dは、素子領域12e、12fの紙面右側に位置している。層間絶縁膜40には、PMOSトランジスタ34aのソース領域28S1に接続された導体プラグ44aが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ34aのドレイン領域28D1に接続された導体プラグ44bが埋め込まれている。また、層間絶縁膜40には、NMOSトランジスタ36aのソース領域32S1に接続された導体プラグ44cが埋め込まれている。また、層間絶縁膜40には、NMOSトランジスタ36aのドレイン領域32D1に接続された導体プラグ44dが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ34bのドレイン領域28D2に接続された導体プラグ44eが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ34bのソース領域28S2に接続された導体プラグ44fが埋め込まれている。また、層間絶縁膜40には、NMOSトランジスタ36bのドレイン領域32D2に接続された導体プラグ44gが埋め込まれている。また、層間絶縁膜40には、NMOSトランジスタ36bのソース領域32S2に接続された導体プラグ44hが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ34cのソース領域28S3に接続された導体プラグ44iが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ34cのドレイン領域28D3に接続された導体プラグ44jが埋め込まれている。また、層間絶縁膜40には、NMOSトランジスタ36cのソース領域32S3に接続された導体プラグ44kが埋め込まれている。また、層間絶縁膜40には、NMOSトランジスタ36cのドレイン領域32D3に接続された導体プラグ44lが埋め込まれている。また、層間絶縁膜40には、ダミーゲート電極38aに接続された導体プラグ44mが埋め込まれている。また、層間絶縁膜40には、ダミーゲート電極38cに接続された導体プラグ44nが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ形成領域2とNMOSトランジスタ形成領域4との境界部の近傍においてゲート配線20aに接続された導体プラグ44oが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ形成領域2とNMOSトランジスタ形成領域4との境界部の近傍においてゲート配線20bに接続された導体プラグ44pが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ形成領域2とNMOSトランジスタ形成領域4との境界部の近傍においてゲート配線20cに接続された導体プラグ44qが埋め込まれている。電源線50aは、導体プラグ44aを介してPMOSトランジスタ34aのソース領域28S1に電気的に接続されている。また、電源線50aは、導体プラグ44fを介してPMOSトランジスタ34bのソース領域28S2に電気的に接続されている。また、電源線50aは、導体プラグ44iを介してPMOSトランジスタ34cのソース領域28S3に電気的に接続されている。また、電源線50aは、導体プラグ44mを介してダミーゲート電極38aに電気的に接続されている。電源線50aの一部は、ダミーゲート配線38a、38cと平行に形成されている。また、電源線50aの他の一部は、ダミーゲート配線38a、38cと交差している。電源線50aは、電源電位VDDに接続される。接地線50bは、導体プラグ44cを介してNMOSトランジスタ36aのソース領域32S1に電気的に接続されている。また、接地線50bは、導体プラグ44hを介してNMOSトランジスタ36bのソース領域32S2に電気的に接続されている。また、接地線50bは、導体プラグ44kを介してNMOSトランジスタ36cのソース領域32S3に電気的に接続されている。また、接地線50bは、導体プラグ44nを介してダミーゲート電極38cに電気的に接続されている。接地線50bの一部は、ダミーゲート配線38a、38cと平行に形成されている。また、接地線50bの他の一部は、ダミーゲート配線38a、38cと交差している。接地線50bは、接地電位VSSに接続される。信号線50cは、導体プラグ44bを介してPMOSトランジスタ34aのドレイン領域28D1に電気的に接続されているとともに、導体プラグ44dを介してNMOSトランジスタ36aのドレイン領域32D1に電気的に接続されている。信号線50dは、導体プラグ44eを介してPMOSトランジスタ34bのドレイン領域28D2に電気的に接続されているとともに、導体プラグ44gを介してNMOSトランジスタ36bのドレイン領域32D2に電気的に接続されている。信号線50eは、導体プラグ44jを介してPMOSトランジスタ34cのドレイン領域28D3に電気的に接続されているとともに、導体プラグ44lを介してNMOSトランジスタ36cのドレイン領域32D3に電気的に接続されている。ゲート配線20aとゲート配線20bとの間における素子分離領域14上に形成されたダミーゲート配線38bは、電気的にフローティングとなっている。ゲート配線20cの紙面右側における素子分離領域14上に形成されたダミーゲート配線38dは、電気的にフローティングとなっている。こうして、本実施形態による半導体装置が形成されている。このように、多数のユニットセル6a~6cを隣接して配置してもよい。本実施形態においても、図24乃至図26を用いて上述した第5実施形態による半導体装置と同様に、デカップリング容量が形成される。このため、本実施形態においても、デ対向面積の大きいデカップリングキャパシタをユニットセル6a~6cと別個に設けることが不要となる。たとえユニットセル6a~6cと別個にデカップリングキャパシタを設けるとしても、かかるデカップリングキャパシタを形成するのに要する面積が小さくて済む。従って、本実施形態においても、半導体装置の小型化を実現することが可能となる。また、本実施形態においても、トランジスタ34a~34c、36a~36bのドレイン領域28D1~28D3、32D1~32D3側に位置するダミーゲート配線38b、38dは電気的にフローティングとなっている。このため、ドレイン領域28D1~28D3、32D1~32D3に接続された導体プラグ44b、44d、44e、44g、44j、44lがダミーゲート配線38b、38dに容量結合するのを防止し得る。従って、本実施形態においても、ドレイン領域28D1~28D3、32D1~32D3に電気的に接続された信号線50c、50d、50eにおいて信号遅延が生じるのを防止し得る。[第9実施形態]第9実施形態による半導体装置について図34を用いて説明する。図34は、本実施形態による半導体装置を示す平面図である。図1乃至図33に示す第1乃至第8実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。本実施形態による半導体装置は、多数のユニットセルが隣接して形成されており、ダミーゲート電極38e、38g、38i、38kとダミーゲート電極38f、38h、38j、38lとが互いに分離されているものである。PMOSトランジスタ34aのゲート電極21aの紙面左側の素子領域12aには、エクステンションソース/ドレイン構造のソース領域28S1が形成されている。PMOSトランジスタ34aのゲート電極21aの紙面右側の素子領域12aには、エクステンションソース/ドレイン構造のドレイン領域28D1が形成されている。NMOSトランジスタ36aのゲート電極21bの紙面左側の素子領域12bには、エクステンションソース/ドレイン構造のドレイン領域32D1が形成されている。NMOSトランジスタ36aのゲート電極21bの紙面右側の素子領域12bには、エクステンションソース/ドレイン構造のソース領域32S1が形成されている。PMOSトランジスタ34bのゲート電極21cの紙面左側の素子領域12cには、エクステンションソース/ドレイン構造のドレイン領域28D2が形成されている。PMOSトランジスタ34bのゲート電極21cの紙面右側の素子領域12cには、エクステンションソース/ドレイン構造のソース領域28S2が形成されている。NMOSトランジスタ36bのゲート電極21dの紙面左側の素子領域12dには、エクステンションソース/ドレイン構造のソース32S2が形成されている。NMOSトランジスタ36bのゲート電極21dの紙面右側の素子領域12dには、エクステンションソース/ドレイン構造のドレイン領域32D2が形成されている。PMOSトランジスタ34cのゲート電極21eの紙面左側の素子領域12eには、エクステンションソース/ドレイン構造のソース領域28S3が形成されている。PMOSトランジスタ34cのゲート電極21fの紙面右側の素子領域12eには、エクステンションソース/ドレイン構造のドレイン領域28D3が形成されている。NMOSトランジスタ36cのゲート電極21fの紙面左側の素子領域12fには、エクステンションソース/ドレイン構造のドレイン領域32D3が形成されている。NMOSトランジスタ36cのゲート電極21fの紙面右側の素子領域12fには、エクステンションソース/ドレイン構造のソース領域32S3が形成されている。このように、本実施形態では、PMOSトランジスタ34aのソース領域28S1は、ゲート電極21aの紙面左側に位置している一方、NMOSトランジスタ36aのソース領域32S1は、ゲート電極21bの紙面右側に位置している。また、PMOSトランジスタ34aのドレイン領域28D1は、ゲート電極21aの紙面右側に位置している一方、NMOSトランジスタ36aのドレイン領域32D1は、ゲート電極21bの紙面左側に位置している。また、本実施形態では、PMOSトランジスタ34bのソース領域28S2は、ゲート電極21cの紙面右側に位置している一方、NMOSトランジスタ36bのソース領域32S2は、ゲート電極21dの紙面左側に位置している。また、PMOSトランジスタ34bのドレイン領域28D2は、ゲート電極21cの紙面左側に位置している一方、NMOSトランジスタ36bのドレイン領域32D2は、ゲート電極21dの紙面右側に位置している。また、本実施形態では、PMOSトランジスタ34cのソース領域28S3は、ゲート電極21eの紙面左側に位置している一方、NMOSトランジスタ36aのソース領域32S3は、ゲート電極21fの紙面右側に位置している。また、PMOSトランジスタ34cのドレイン領域28D3は、ゲート電極21eの紙面右側に位置している一方、NMOSトランジスタ36cのドレイン領域32D3は、ゲート電極21fの紙面左側に位置している。素子領域12aの紙面左側における素子分離領域14上には、PMOSトランジスタ34aのゲート電極21aと並行するようにダミーゲート電極38eが形成されている。素子領域12bの紙面左側における素子分離領域14上には、NMOSトランジスタ36aのゲート電極21bと並行するようにダミーゲート電極38fが形成されている。また、素子領域12aと素子領域12cとの間における素子分離領域14上には、ゲート電極21a、21cと並行するようにダミーゲート電極38gが形成されている。また、素子領域12bと素子領域12dとの間における素子分離領域14上には、ゲート電極21b、21dと並行するようにダミーゲート電極38hが形成されている。また、素子領域12cと素子領域12eとの間における素子分離領域14上には、ゲート電極21c、21eと並行するようにダミーゲート電極38iが形成されている。また、素子領域12dと素子領域12fとの間における素子分離領域14上には、ゲート電極21d、21fと並行するようにダミーゲート電極38jが形成されている。また、素子領域12eの紙面右側における素子分離領域14上には、PMOSトランジスタ34cのゲート電極21eと並行するようにダミーゲート電極ダミーゲートパターン、ダミーパターン、パターン38kが形成されている。素子領域12fの紙面右側における素子分離領域14上には、NMOSトランジスタ36cのゲート電極21fと並行するようにダミーゲート電極ダミーゲートパターン、ダミーパターン、パターン38lが形成されている。ダミーゲート電極38eとダミーゲート電極38fとは、互いに分離されている。また、ダミーゲート電極38gとダミーゲート電極38hとは、互いに分離されている。また、ダミーゲート電極38iとダミーゲート電極38jとは、互いに分離されている。また、ダミーゲート電極38kとダミーゲート電極38lとは、互いに分離されている。層間絶縁膜40には、PMOSトランジスタ34aのソース領域28S1に接続された導体プラグ44aが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ34aのドレイン領域28D1に接続された導体プラグ44bが埋め込まれている。また、層間絶縁膜40には、NMOSトランジスタ36aのドレイン領域32D1に接続された導体プラグ44cが埋め込まれている。また、層間絶縁膜40には、NMOSトランジスタ36aのソース領域32S1に接続された導体プラグ44dが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ34bのドレイン領域28D2に接続された導体プラグ44eが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ34bのソース領域28S2に接続された導体プラグ44fが埋め込まれている。また、層間絶縁膜40には、NMOSトランジスタ36bのソース領域32S2に接続された導体プラグ44gが埋め込まれている。また、層間絶縁膜40には、NMOSトランジスタ36bのドレイン領域32D2に接続された導体プラグ44hが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ34cのソース領域28S3に接続された導体プラグ44iが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ34cのドレイン領域28D3に接続された導体プラグ44jが埋め込まれている。また、層間絶縁膜40には、NMOSトランジスタ36cのドレイン領域32D3に接続された導体プラグ44kが埋め込まれている。また、層間絶縁膜40には、NMOSトランジスタ36cのソース領域32S3に接続された導体プラグ44lが埋め込まれている。また、層間絶縁膜40には、ダミーゲート電極38eに接続された導体プラグ44mが埋め込まれている。また、層間絶縁膜40には、ダミーゲート電極38hに接続された導体プラグ44nが埋め込まれている。また、層間絶縁膜40には、ダミーゲート電極38iに接続された導体プラグ44oが埋め込まれている。また、層間絶縁膜40には、ダミーゲート電極38lに接続された導体プラグ44pが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ形成領域2とNMOSトランジスタ形成領域4との境界部の近傍においてゲート配線20aに接続された導体プラグ44qが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ形成領域2とNMOSトランジスタ形成領域4との境界部の近傍においてゲート配線20bに接続された導体プラグ44rが埋め込まれている。また、層間絶縁膜40には、PMOSトランジスタ形成領域2とNMOSトランジスタ形成領域4との境界部の近傍においてゲート配線20cに接続された導体プラグ44sが埋め込まれている。電源線50aは、導体プラグ44aを介してPMOSトランジスタ34aのソース領域28S1に電気的に接続されている。また、電源線50aは、導体プラグ44fを介してPMOSトランジスタ34bのソース領域28S2に電気的に接続されている。また、電源線50aは、導体プラグ44iを介してPMOSトランジスタ34cのソース領域28S3に電気的に接続されている。また、電源線50aは、導体プラグ44nを介してダミーゲート電極38hに電気的に接続されている。また、電源線50aは、導体プラグ44pを介してダミーゲート電極38lに電気的に接続されている。電源線50aの一部は、ダミーゲート電極38e、38iと平行に形成されている。また、電源線50aの他の一部は、ダミーゲート電極38e、38iと交差している。電源線50aは、例えば電源電位VDDに接続される。接地線50bは、導体プラグ44dを介してNMOSトランジスタ36aのソース領域32S1に電気的に接続されている。また、接地線50bは、導体プラグ44gを介してNMOSトランジスタ36bのソース領域32S2に電気的に接続されている。また、接地線50bは、導体プラグ44lを介してNMOSトランジスタ36cのソース領域32S3に電気的に接続されている。また、接地線50bは、導体プラグ44mを介してダミーゲート電極38eに電気的に接続されている。また、接地線50bは、導体プラグ44oを介してダミーゲート電極38iに電気的に接続されている。接地線50bは、例えば接地電位VSSに接続される。信号線50cは、導体プラグ44bを介してPMOSトランジスタ34aのドレイン領域28D1に電気的に接続されているとともに、導体プラグ44cを介してNMOSトランジスタ36aのドレイン領域32D1に電気的に接続されている。信号線50dは、導体プラグ44eを介してPMOSトランジスタ34bのドレイン領域28D2に電気的に接続されているとともに、導体プラグ44hを介してNMOSトランジスタ36bのドレイン領域32D2に電気的に接続されている。信号線50eは、導体プラグ44jを介してPMOSトランジスタ34cのドレイン領域28D3に電気的に接続されているとともに、導体プラグ44kを介してNMOSトランジスタ36cのドレイン領域32D3に電気的に接続されている。素子領域12aとソース領域12cとの間における素子分離領域14上に形成されているダミーゲート電極38gは、電気的にフローティングとなっている。また、素子領域12bの紙面左側における素子分離領域14上に形成されているダミーゲート電極38fは、電気的にフローティングとなっている。また、素子領域12dと素子領域12fとの間における素子分離領域14上に形成されているダミーゲート電極38jは、電気的にフローティングとなっている。また、素子領域12eの紙面右側における素子分離領域14上に形成されているダミーゲート電極38kは、電気的にフローティングとなっている。こうして、本実施形態による半導体装置が形成されている。このように、多数のユニットセル6a~6cを隣接して配置してもよい。本実施形態においても、図30乃至図32を用いて上述した第7実施形態による半導体装置と同様に、デカップリング容量が形成される。このため、本実施形態においても、デ対向面積の大きいデカップリングキャパシタをユニットセル6a~6cと別個に設けることが不要となる。たとえユニットセル6a~6cと別個にデカップリングキャパシタを設けるとしても、かかるデカップリングキャパシタを形成するのに要する面積が小さくて済む。従って、本実施形態においても、半導体装置の小型化を実現することが可能となる。[変形実施形態]上記実施形態に限らず種々の変形が可能である。例えば、上記実施形態では、ユニットセル6、6a~6cがCMOSインバータ回路である場合を例に説明したが、ユニットセル6、6a~6cはCMOSインバータ回路に限定されるものではない。ユニットセル6、6a~6cが、例えばNAND回路やNOR回路等であってもよい。また、上記実施形態では、PMOSトランジスタ34のゲート幅とNMOSトランジスタ36のゲート幅とが同じ場合を例に説明したが、これに限定されるものではない。PMOSトランジスタ34のゲート幅とNMOSトランジスタ36のゲート幅とが互いに異なっていてもよい。例えば、PMOSトランジスタ34のゲート幅を、NMOSトランジスタ36のゲート幅より広くしてもよい。この場合には、PMOSトランジスタ34のソース/ドレイン領域28S、28Dに接続される導体プラ44a、44bグの数を、NMOSトランジスタ36のソース/ドレイン領域32S、32Dに接続される導体プラグ44c、44dの数より多くしてもよい。この場合には、PMOSトランジスタ34のソース領域28Sに接続される導体プラグ44aとダミーゲート電極38aとの間にデカップリング容量が形成されるようにすることが好ましい。また、上記実施形態では、ソース領域に隣接しているダミーゲート電極を用いてデカップリング容量を形成する場合を例に説明したが、ダミーゲート電極に限定されるものではない。ソース領域に隣接しているパターンを適宜用いてデカップリング容量を形成するようにしてもよい。上記実施形態に関し、更に以下の付記を開示する。付記1半導体基板に形成され、素子分離領域により画定された第1の素子領域と、前記第1の素子領域上に形成された第1のゲート電極と、前記第1のゲート電極の第1の側における前記第1の素子領域に形成された第1のソース領域と、前記第1のゲート電極の前記第1の側と反対の第2の側における前記第1の素子領域に形成された第1のドレイン領域とを有する第1導電型の第1のトランジスタと、前記第1のゲート電極の前記第1の側における前記素子分離領域上に、前記第1のゲート電極と並行するように形成された第1のパターンと、前記第1のトランジスタ及び前記第1のパターンを覆うように前記半導体基板上に形成された絶縁層と、前記第1のソース領域に達する第1のコンタクトホール内に埋め込まれた第1の導体プラグとを有し、前記第1の導体プラグは、接地線及び電源線のうちの一方に電気的に接続されており、前記第1のパターンは、前記接地線及び前記電源線のうちの他方に電気的に接続されていることを特徴とする半導体装置。付記2付記1記載の半導体装置において、前記第1のゲート電極の前記第2の側における前記素子分離領域上に、前記第1のゲート電極と並行するように形成された第2のパターンと、前記第1のドレイン領域に達する第2のコンタクトホール内に埋め込まれた第2の導体プラグとを更に有し、前記第2の導体プラグは、信号線に電気的に接続されており、前記第2のパターンは、電気的にフローティングであることを特徴とする半導体装置。付記3付記2記載の半導体装置において、前記第2のパターンの前記第2の側に形成され、前記素子分離領域により画定された第2の素子領域と、前記第2のパターンと並行するように前記第2の素子領域上に形成された第2のゲート電極と、前記第2のゲート電極の前記第1の側における前記第2の素子領域に形成された第2のドレイン領域と、前記第2のゲート電極の前記第2の側における前記第2の素子領域に形成された第2のソース領域とを有する前記第1導電型の第2のトランジスタと、前記第2のゲート電極の前記第2の側における前記素子分離領域上に、前記第2のゲート電極と並行するように形成された第3のパターンと、前記第2のソース領域に達する第3のコンタクトホール内に埋め込まれた第3の導体プラグとを更に有し、前記第3の導体プラグは、前記接地線及び前記電源線のうちの前記一方に電気的に接続されており、前記第3のパターンは、前記接地線及び前記電源線のうちの前記他方に電気的に接続されていることを特徴とする半導体装置。付記4付記2記載の半導体装置において、前記第2のパターンの前記第2の側に形成され、前記素子分離領域により画定された第2の素子領域と、前記第2のパターンと並行するように前記第2の素子領域上に形成された第2のゲート電極と、前記第2のゲート電極の前記第1の側における前記第2の素子領域に形成された第2のドレイン領域と、前記第2のゲート電極の前記第2の側における前記第2の素子領域に形成された第2のソース領域とを有する前記第1導電型と反対の第2導電型の第2のトランジスタと、前記第2のゲート電極の前記第2の側における前記素子分離領域上に、前記第2のゲート電極と並行するように形成された第3のパターンと、前記第2のソース領域に達する第3のコンタクトホール内に埋め込まれた第3の導体プラグとを更に有し、前記第3の導体プラグは、前記接地線及び前記電源線のうちの前記他方に電気的に接続されており、前記第3のパターンは、前記接地線及び前記電源線のうちの前記一方に電気的に接続されていることを特徴とする半導体装置。付記5付記1記載の半導体装置において、前記第1の素子領域から前記第1のゲート電極の長手方向に離間するように形成され、前記素子分離領域により画定された第2の素子領域と、前記第2の素子領域上に形成された第2のゲート電極と、前記第2のゲート電極の前記第1の側における前記第2の素子領域に形成された第2のドレイン領域と、前記第2のゲート電極の前記第2の側における前記第2の素子領域に形成された第2のソース領域とを有する前記第1導電型と反対の第2導電型の第2のトランジスタと、前記第2のゲート電極の前記第2の側における前記素子分離領域上に、前記第2のゲート電極と並行するように形成された第2のパターンと、前記第2のソース領域に達する第2のコンタクトホール内に埋め込まれた第2の導体プラグとを更に有し、前記第2の導体プラグは、前記接地線及び前記電源線のうちの前記他方に電気的に接続されており、前記第2のパターンは、前記接地線及び前記電源線のうちの前記一方に電気的に接続されていることを特徴とする半導体装置。付記6付記5記載の半導体装置において、前記第1のゲート電極の前記第2の側における前記素子分離領域上に、前記第1のゲート電極と並行するように形成された第3のパターンと、前記第2のゲート電極の前記第1の側における前記素子分離領域上に、前記第2のゲート電極と並行するように形成された第4のパターンと、前記第1のドレイン領域に達する第3のコンタクトホール内に埋め込まれた第3の導体プラグと、前記第2のドレイン領域に達する第4のコンタクトホール内に埋め込まれた第4の導体プラグとを更に有し、前記第3のパターン及び前記第4のパターンは、電気的にフローティングであることを特徴とする半導体装置。付記7付記6記載の半導体装置において、前記第3のパターンの前記第2の側に形成され、前記素子分離領域により画定された第3の素子領域と、前記第3のパターンと並行するように前記第3の素子領域上に形成された第3のゲート電極と、前記第3のゲート電極の前記第1の側における前記第3の素子領域に形成された第3のドレイン領域と、前記第3のゲート電極の前記第2の側における前記第3の素子領域に形成された第3のソース領域とを有する前記第1導電型の第3のトランジスタと、前記第3のゲート電極の前記第2の側における前記素子分離領域上に、前記第3のゲート電極と並行するように形成された第5のパターンと、前記第3のソース領域に達する第5のコンタクトホール内に埋め込まれた第5の導体プラグを更に有し、前記第5の導体プラグは、前記接地線及び前記電源線のうちの前記一方に電気的に接続されており、前記第5のパターンは、前記接地線及び前記電源線のうちの前記他方に電気的に接続されていることを特徴とする半導体装置。付記8付記7記載の半導体装置において、前記第3の素子領域から前記第3のゲート電極の長手方向に離間するように形成され、前記素子分離領域により画定された第4の素子領域と、前記第4の素子領域上に形成された第4のゲート電極と、前記第4のゲート電極の前記第1の側における前記第4の素子領域に形成された第4のソース領域と、前記第4のゲート電極の前記第2の側における前記第4の素子領域に形成された第4のドレイン領域とを有する前記第2導電型の第4のトランジスタと、前記第4のゲート電極の前記第2の側における前記素子分離領域上に、前記第4のゲート電極と並行するように形成された第6のパターンと、前記第4のソース領域に達する第4のコンタクトホール内に埋め込まれた第4の導体プラグとを更に有し、前記第4の導体プラグは、前記接地線及び前記電源線のうちの前記他方に電気的に接続されており、前記第6のパターンは、電気的にフローティングであることを特徴とする半導体装置。付記9付記5乃至8のいずれかに記載の半導体装置において、前記第1のゲート電極は、前記第1の素子領域及び前記第2の素子領域に交差するように形成された第1のゲート配線の一部であり、前記第2のゲート電極は、前記第1のゲート配線の他の一部であり、前記第3のパターンは、前記第2のパターンの延長線上に配されており、前記第4のパターンは、前記第1のパターンの延長線上に配されていることを特徴とする半導体装置。付記10付記8記載の半導体装置において、前記第3のゲート電極は、前記第3の素子領域及び前記第4の素子領域に交差するように形成された第2のゲート配線の一部であり、前記第4のゲート電極は、前記第2のゲート配線の他の一部であり、前記第6のパターンは、前記第5のパターンの延長線上に位置していることを特徴とする半導体装置。付記11付記1乃至10のいずれかに記載の半導体装置において、前記第1のトランジスタは、Nチャネル型のトランジスタであり、前記第1の導体プラグは、前記接地線に電気的に接続されており、前記第1のパターンは、前記電源線に電気的に接続されていることを特徴とする半導体装置。付記12付記1乃至10のいずれかに記載の半導体装置において、前記第1のトランジスタは、Pチャネル型のトランジスタであり、前記第1の導体プラグは、前記電源線に電気的に接続されており、前記第1のパターンは、前記接地線に電気的に接続されていることを特徴とする半導体装置。"