基板と、前記基板の上方に形成されたゲート電極と、前記ゲート電極の下に形成されたゲート絶縁膜と、前記ゲート絶縁膜の下に、前記基板の材料に比して広いバンドギャップを持つチャネル層材料により形成されたチャネル層と、チャネル方向に沿って前記チャネル層を挟むように前記基板に形成されたソース領域とドレイン領域と、前記チャネル層と前記ソース領域との間の前記基板に、前記チャネル層のソース側端部とオーバーラップするように形成され、且つ、前記チャネル層とともにキャリアがトンネルするヘテロ界面を成すソースエクステンション層とを備える半導体装置。前記基板はシリコンからなり、且つ、前記チャネル層材料はシリコンカーバイドからなることを特徴とする請求項1に記載の半導体装置。前記チャネル層材料は、3C-SiC、4H-SiC、6H-SiCの少なくとも1つからなることを特徴とする請求項2に記載の半導体装置。前記ソースエクステンション層と前記チャネル層とのオーバーラップの前記チャネル方向に沿った長さは、前記チャネル層の前記チャネル方向の長さに対して5から10である、請求項1から3のいずれか1つに記載の半導体装置。前記チャネル層と前記ドレイン領域との間の前記基板に、前記チャネル層の前記ドレイン側端部とオーバーラップするように形成され、且つ、前記チャネル層とともにキャリアがトンネルするためのヘテロ界面を成すドレインエクステンション層をさらに備える、請求項1から4のいずれか1つに記載の半導体装置。基板上に、前記基板の材料に比して広いバンドギャップを持つチャネル層材料により形成されたチャネル層を形成し、前記チャネル層の上にゲート絶縁膜を介してゲート電極を形成し、前記チャネル層のソース側端部とオーバーラップするように、前記基板中にソースエクステンション層を形成し、前記基板中に、前記ソースエクステンション層を介して前記チャネル層の前記ソース側端部と隣り合うように、ソース領域を形成し、前記基板中に、前記チャンネル層のドレイン側端部と隣り合うように、ドレイン領域とを形成する、ことを備える半導体装置の製造方法。本発明は、MOSFET特性を改善することができる半導体装置及びその製造方法を提供するものである。本発明の実施形態によれば、半導体装置は、基板と、前記基板の上方に形成されたゲート電極と、前記ゲート電極の下に形成されたゲート絶縁膜と、前記ゲート絶縁膜の下に、前記基板の材料に比して広いバンドギャップを持つチャネル層材料により形成されたチャネル層と、チャネル方向に沿って前記チャネル層を挟むように前記基板に形成されたソース領域とドレイン領域と、前記チャネル層と前記ソース領域との間の前記基板に、前記チャネル層の前記ソース側端部とオーバーラップするように形成され、且つ、前記チャネル層とともにキャリアがトンネルするヘテロ界面を成すソースエクステンション層とを備える。以下、図面を参照して、実施形態を説明する。ただし、本発明はこの実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付すものとし、重複する説明は省略する。また、図面は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。本実施形態の半導体装置21を、図1を用いて説明する。図1は、半導体装置21のチャネル方向に沿った断面を示す。以下、トンネルMOSFETを例に説明するが、本発明は、このような半導体装置に限定されるものではなく、他の種類の半導体装置においても用いることができる。本実施形態の半導体装置21は、図1に示されるように、シリコン基板1に一対の素子分離のためのSTIShallowTrenchIsolation15が形成され、さらに、一対のSTI15の間には、シリコン基板1の上方に形成されたゲート電極6と、ゲート電極6の下に形成されたゲート絶縁膜5と、ゲート絶縁膜5の下にシリコン基板1の材料に比して広いバンドギャップを持つチャネル層材料により形成されたチャネル層4と、チャネル方向に沿ってチャネル層4を挟むようにシリコン基板1に形成されたソース領域7とドレイン領域8と、チャネル層4とソース領域7との間のシリコン基板1にチャネル層4のソース側端部とオーバーラップするように形成されたソースエクステンション層30と、チャネル層4とドレイン領域8との間のシリコン基板1に、チャネル層4のドレイン側端部とオーバーラップするように形成されたドレインエクステンション層31とが形成されている。さらに、ゲート電極6の側壁は、ゲート電極6側から、第1のゲート電極側壁9及び第2のゲート電極側壁12の順で覆われている。また、図1では、半導体装置21は、チャネル層4のドレイン側端部とオーバーラップするように形成されたドレインエクステンション層31を有するが、本実施形態においては、ドレインエクステンション層31を設けずに、チャネル層4とドレイン領域8とが接していても良い。さらに詳細には、ゲート電極6は、例えば多結晶シリコン、窒化チタンTiN、タングステンW、アルミニウムAl、炭化タンタルTaC、窒化タンタルTaN、窒化ケイ素タンタルTaSiN等からなる。また、ゲート電極6はヒ素等の不純物を含むこともでき、例えば不純物の濃度は1.5e20cm-3である。ゲート電極6のチャネル方向の長さは、例えば100nmである。ゲート絶縁膜5は例えば酸化シリコンからなり、その厚さは例えば2nmである。チャネル層4はシリコンカーバイドから形成することができ、例えば50atの炭素を含むシリコンカーバイドから形成することができる。このシリコンカーバイドは、結晶構造を変えてバンドギャップを変えることから、用途に応じて、4H-SiC、3C-SiC、6H-SiC等の結晶構造が異なるシリコンカーバイドを用いることができる。詳細には、4H-SiC、6H-SiCは、ともに六方晶構造を持ち、結晶構造中の周期が、それぞれ4回周期、6回周期となっている。また、3C-SiCは立方晶構造を持つ。ここでは、4H-SiCを用いるものとして説明する。また、チャネル層4の厚さは例えば5nmである。チャネル層4の仕事関数をソースエクステンション層30のものと合わせるため、チャネル層4はリン等の不純物を含むことができ、例えば不純物の濃度は6e17cm-3である。チャネル方向に沿ってチャネル層4を挟むようにシリコン基板1に形成されたソース領域7及びドレイン領域8は、所定の濃度のヒ素等の不純物を含む。ソースエクステンション領域30及びドレインエクステンション領域31は、それぞれチャネル層4とオーバーラップしている。言い換えると、ソースエクステンション領域30及びドレインエクステンション領域31は、それぞれチャネル層4の側面及び下面の一部と接している。ソースエクステンション領域30又はドレインエクステンション領域31とチャネル層4とのチャネル方向のオーバーラップの長さは、半導体装置21の駆動電流を高くしつつ、半導体装置21の他の特性とのバランスを考慮して、ゲート電極6のチャネル方向の長さに対して5から10程度であり、例えば、ゲート電極6のチャネル方向の長さが100nmであれば、ソースエクステンション領域30又はドレインエクステンション領域31とチャネル層4とのオーバーラップするチャネル方向長さは5nmから10nmとなる。また、チャネル層4とオーバーラップしているソースエクステンション領域30及びドレインエクステンション領域31の厚みは例えば5nmである。ソースエクステンション領域30及びドレインエクステンション領域31は、ヒ素等の不純物を含むことができ、例えば不純物の濃度は1e19cm-3である。さらに、ゲート電極6の側壁を覆う第1のゲート電極側壁9は、例えば厚さ2nmの酸化シリコン膜からなる。また、第1のゲート電極側壁9を介してゲート電極6を覆う第2のゲート電極側壁は、例えば、厚さ3nmの酸化シリコン膜と厚さ10nmの窒化シリコン膜からなる。次に、本実施形態の半導体装置21の製造方法を図2及び図3を用いて説明する。図2及び図3は、本実施形態のn型MOSFET半導体装置21の製造方法を説明するための工程断面図である。これらの図は、図1と同様に、半導体装置21のチャネル方向に沿った断面に対応するものである。図2aに示されるように、シリコン基板1の素子形成領域2を電気的に分離するために、素子形成領域2を挟むように一対のSTI15を形成する。次に、シリコン基板1の表面にチャネル領域を形成するために、例えばボロンを、加速電圧が2keV、ドーズ量が3e13cm-2の条件でシリコン基板1の素子形成領域2に注入する。さらに、この状態で、例えば原料ガスとしてSiH4及びC3H8を用い温度1350°Cの下での気相エピタキシャル成長を行い、シリコンカーバイドからなるチャネル層用膜24を例えば厚さ5nmとなるように形成する。そして、この状態で、チャネル層用膜24に、例えばリンを、加速電圧が1keV、ドーズ量が5e13cm-2の条件で注入し、チャネル層用膜24をn型とする。次に図2bに示されるように、シリコン基板1の素子形成領域2上にゲート絶縁膜5を、熱酸化法等を用いて例えば厚さ2nmとなるように形成する。そして、ゲート絶縁膜5の上に、多結晶シリコンからなるゲート電極6をCVDChemicalVaporDeposition法により所望の膜厚に堆積する。このゲート電極6を、レジスト等をマスクとして用いて、例えばRIE法を用いて加工する。次に図2cに示されるように、素子形成領域2のうち、ソース領域7及びドレイン領域8の表面を覆うチャネル層用膜24の部分を取り除くために、ゲート電極6をマスクとしてRIE法を用いてチャネル層用膜24に対して異方性エッチングを行い、チャネル層4を形成する。さらに、図3aに示されるように、チャネル層用膜24をエッチングする際に削られた素子形成領域2のシリコン基板1の表面を補うために、ソース領域7及びドレイン領域8のシリコン基板1の表面においてシリコンのエピタキシャル成長を行う。それにより、ソース領域7及びドレイン領域8のシリコン基板1の表面に例えば5nmの厚さのシリコン層25が形成される。その後、図3bに示されるように、ゲート電極9の側壁を覆うように、例えば酸化シリコンをCVD法等により2nm堆積する。さらに、酸化シリコンに対して例えばRIE法を用いて異方性エッチングを行い、第1のゲート電極側壁9を形成する。そして、この状態において、例えばヒ素を加速電圧が1keV、ドーズ量が1e15cm-2の条件でシリコン基板1のソース領域7及びドレイン領域8に注入して、不純物拡散層11を形成する。この不純物拡散層11のうち、ゲート電極6と重なる部分がソースエクステンション領域30及びドレインエクステンション領域31となる。次に、図3cに示されるように、第2のゲート電極側壁12を形成するため、例えば酸化シリコンをCVD法等により3nm堆積し、さらに窒化シリコンをCVD法等により10nm堆積する。その後、例えばRIE法を用いて酸化シリコン及び窒化シリコンに対し異方性エッチングを行う。この状態において、ソース領域7及びドレイン領域8を形成するために、不純物拡散層11の一部にイオン注入を行う。この時、例えばヒ素を、加速電圧が20keV、ドーズ量が3e15cm-2の条件で注入する。その後、注入した不純物を活性化するためのアニール工程を、例えば1050°Cのスパイクアニールを用いて行い、半導体装置21が形成される。このような半導体装置21においては、その動作原理は、通常のMOSFETのようなチャネル領域に反転層を形成し動作させるものとは異なる。本実施形態の半導体装置21の動作を、本実施形態にかかる半導体装置21のバンドダイアグラムを示す図4を用いて説明する。図4上段半導体装置21のオフ時のバンドダイアグラムに示されるように、チャネル層4としてシリコンに比べワイドなエネルギーギャップを持つシリコンカーバイドを用いることにより、シリコンカーバイドからなるチャネル層4とシリコンからなるソースエクステンション領域30とのヘテロ界面に、バンド障壁が形成される。次に、ゲート電極6に電圧を印加することにより、図4下段半導体装置21のオン時のバンドダイアグラム、図4下段には実線で示されるに示されるように、チャネル層4とソースエクステンション領域30とのヘテロ界面に形成されたバンド障壁が薄くなる。これにより、ソースエクステンション領域30にあったキャリアは、薄いバンド障壁を越えて、チャネル層4へダイレクトトンネルすることができる。このダイレクトトンネルしたキャリアは、チャネル層4中をドレイン領域8へ向かって流れていく。このように、拡散電流ではなくトンネル電流を利用して動作することにより、トランジスタ特性におけるサブスレショルド領域のゲート電圧に対するドレイン電流のサブスレショルドスロープを、温度依存性を持つことなく、急峻にすることができる。すなわち、サブスレショルドスロープを、拡散電流を利用した場合の理論的限界値と比べて良好な値となすことができ、半導体装置21の低消費電力化を行うことができる。さらに本実施形態においては、ソースエクステンション領域30をチャネル層4とオーバーラップさせることにより、ソースエクステンション領域30からチャネル層4へ流れ込むトンネル電流が通過する領域を広くすることができることから、これまでのトンネル電流を利用した半導体装置に比べて、駆動電流を高くすることが出来る。つまり、本実施形態によれば、低消費電力化と高電流駆動力との両立を成しえる半導体装置21を提供することができる。よって、MOSFET特性を改善することができる。さらに、本発明は、上記実施形態に限定されるものではなく、これら以外の各種の形態を採ることができる。すなわち、本発明の趣旨を逸脱しない範囲で適宜変形して実施することができる。