半導体素子を作製する方法であって、基板を提供するステップと、該基板内に井戸領域を形成するステップと、該基板の表面の上方にゲート構造を形成するステップと、該ゲート構造に隣接して該基板内にソース領域を形成するステップと、該ソース領域の反対側に該ゲート構造に隣接して基板内にドレイン領域を形成するステップと、該ソース領域および該ドレイン領域それぞれの下方に、第1のクランプ領域および第2のクランプ領域を形成するステップと、該ソース領域を通してトレンチを形成するステップと、該トレンチを通して該井戸領域内にプラグを形成するステップと、該トレンチを通して該プラグの上方にソースタイを形成するステップと、該ソース領域、該ドレイン領域、および該ゲート構造の上方に相互接続構造を形成するステップとを含む、方法。前記基板の表面上に電圧閾値調節領域を形成するステップをさらに含む、請求項1に記載の方法。前記相互接続構造を形成するステップに先立って、前記ソース領域、前記ソースタイ、前記ゲート構造、および前記ドレイン領域の上方にサリサイド層を形成するステップをさらに含む、請求項1に記載の方法。前記ゲート構造に隣接して絶縁層を形成するステップをさらに含む、請求項1に記載の方法。直線、蛇行、鋸歯、または離散オフセット断面構成として、前記トレンチを形成するステップをさらに含む、請求項1に記載の方法。前記ソース領域は、幅1.19マイクロメートル未満を有する、請求項1に記載の方法。半導体素子を作製する方法であって、基板を提供するステップと、該基板内に井戸領域を形成するステップと、該基板の表面の上方にゲート構造を形成するステップと、該ゲート構造に隣接して基板内にソース領域を形成するステップと、該ソース領域の反対側に該ゲート構造に隣接して該基板内にドレイン領域を形成するステップと、該ソース領域を通してトレンチを形成するステップと、該トレンチを通してプラグを形成するステップと、該トレンチを通して該プラグの上方にソースタイを形成するステップと、該ソース領域、該ドレイン領域、および該ゲート構造の上方に相互接続構造を形成するステップとを含む、方法。前記ドレイン領域または前記ソース領域の下方にクランプ領域を形成するステップをさらに含む、請求項7に記載の方法。前記基板の表面上に電圧閾値調節領域を形成するステップをさらに含む、請求項7に記載の方法。前記相互接続構造を形成するステップに先立って、前記ソース領域、前記ソースタイ、前記ゲート構造、および前記ドレイン領域の上方にサリサイド層を形成するステップをさらに含む、請求項7に記載の方法。前記ゲート構造に隣接して絶縁層を形成するステップをさらに含む、請求項7に記載の方法。直線、蛇行、鋸歯、または離散オフセット断面構成として、前記トレンチを形成するステップをさらに含む、請求項7に記載の方法。前記ソース領域は、幅1.19マイクロメートル未満を有する、請求項7に記載の方法。半導体素子であって、基板と、該基板内に形成された井戸領域と、該基板の表面の上方に形成されたゲート構造と、該ゲート構造に隣接して基板内に形成されたソース領域と、該ソース領域の反対側に該ゲート構造に隣接して該基板内に形成されたドレイン領域と、該ソース領域を通して形成されたトレンチと、該トレンチを通して形成されたプラグと、該トレンチを通して該プラグの上方に形成されたソースタイと、該ソース領域、該ドレイン領域、および該ゲート構造の上方に形成された相互接続構造とを備える、半導体素子。前記ドレイン領域または前記ソース領域の下方に形成されたクランプ領域をさらに含む、請求項14に記載の半導体素子。前記ゲート構造に隣接して形成された絶縁層をさらに含む、請求項14に記載の半導体素子。直線、蛇行、鋸歯、または離散オフセット断面構成として、前記トレンチを形成することをさらに含む、請求項14に記載の半導体素子。前記ソース領域は、幅1.19マイクロメートル未満を有する、請求項14に記載の半導体素子。前記半導体素子を集積し、出力電圧を電気機器に提供するように適合された電源をさらに含む、請求項14に記載の半導体素子。前記電気機器は、ポータブル電気素子またはデータ処理センタを含む、請求項14に記載の半導体素子。出力電圧を電気機器に提供する電源であって、該電源の入力電圧を受け取るように連結されたインダクタと、該電源の出力電圧を受け取るように連結された入力を有する制御回路と、該インダクタに連結されたドレイン端子と、該制御回路の出力に連結されたゲート端子と、電源導体に連結されたソース端子とを有する電力トランジスタであって、a基板と、b該基板内に形成された井戸領域と、c該基板の表面の上方に形成され、該ゲート端子に連結されたゲート構造と、d該ゲート構造に隣接して基板内に形成され、該ソース端子に連結されたソース領域と、e該ソース領域の反対側に該ゲート構造に隣接して該基板内に形成され、該ドレイン端子に連結されたドレイン領域と、f該ソース領域を通して形成されたトレンチと、g該トレンチを通して形成されたプラグと、h該トレンチを通して該プラグの上方に形成されたソースタイとを含む、電力トランジスタとを備える、電源。前記ドレイン領域または前記ソース領域の下方に形成されたクランプ領域をさらに含む、請求項21に記載の電源。直線、蛇行、鋸歯、または離散オフセット断面構成として、前記トレンチを形成することをさらに含む、請求項21に記載の電源。前記ソース領域は、幅1.19マイクロメートル未満を有する、請求項21に記載の電源。前記電気機器は、ポータブル電気素子またはデータ処理センタを含む、請求項21に記載の電源。ポータブル電気素子およびデータ処理センタ等の用途と併用するために、低電圧MOSFETを提供する必要性が存在する。故に、一実施形態では、本発明は、基板を提供するステップと、基板内に井戸領域を形成するステップと、基板の表面の上方にゲート構造を形成するステップと、ゲート構造に隣接して基板内にソース領域を形成するステップと、ソース領域の反対側にゲート構造に隣接して基板内にドレイン領域を形成するステップと、ソース領域およびドレイン領域それぞれの下方に、第1のクランプ領域および第2のクランプ領域を形成するステップと、ソース領域を通して、トレンチを形成するステップと、トレンチを通して、井戸領域内にプラグを形成するステップと、トレンチを通して、プラグの上方にソースタイを形成するステップと、ソース領域、ドレイン領域、およびゲート構造の上方に相互接続構造を形成するステップとを含む、半導体素子を作製する方法である。別の実施形態では、本発明は、基板を提供するステップと、基板内に井戸領域を形成するステップと、基板の表面の上方にゲート構造を形成するステップと、ゲート構造に隣接して基板内にソース領域を形成するステップと、ソース領域の反対側にゲート構造に隣接して基板内にドレイン領域を形成するステップと、ソース領域を通して、トレンチを形成するステップと、トレンチを通して、プラグを形成するステップと、トレンチを通して、プラグの上方にソースタイを形成するステップと、ソース領域、ドレイン領域、およびゲート構造の上方に相互接続構造を形成するステップとを含む、半導体素子を作製する方法である。別の実施形態では、本発明は、基板と、基板内に形成される井戸領域とを備える、半導体素子である。ソース領域は、ゲート構造に隣接して基板内に形成される。ドレイン領域は、ソース領域の反対側にゲート構造に隣接して基板内に形成される。トレンチは、ソース領域を通して、形成される。プラグは、トレンチを通して、形成される。ソースタイは、トレンチを通して、プラグの上方に形成される。相互接続構造は、ソース領域、ドレイン領域、およびゲート構造の上方に形成される。別の実施形態では、本発明は、電源の入力電圧を受け取るように連結される、インダクタを備える、出力電圧を電気機器に提供する電源である。制御回路は、電源の出力電圧を受け取るように連結される、入力を有する。電力トランジスタは、インダクタに連結されるドレイン端子と、制御回路の出力に連結されるゲート端子と、電源導体に連結されるソース端子とを有する。電力トランジスタは、基板内に形成される井戸領域を含む。ゲート構造は、基板の表面の上方に形成され、ゲート端子に連結される。ソース領域は、ゲート構造に隣接して基板内に形成され、ソース端子に連結される。ドレイン領域は、ソース領域の反対側にゲート構造に隣接して基板内に形成され、ドレイン端子に連結される。トレンチは、ソース領域内に形成される。プラグは、トレンチを通して、形成される。ソースタイは、トレンチを通して、プラグの上方に形成される。例えば、本発明は以下の項目を提供する。項目1半導体素子を作製する方法であって、基板を提供するステップと、該基板内に井戸領域を形成するステップと、該基板の表面の上方にゲート構造を形成するステップと、該ゲート構造に隣接して該基板内にソース領域を形成するステップと、該ソース領域の反対側に該ゲート構造に隣接して基板内にドレイン領域を形成するステップと、該ソース領域および該ドレイン領域それぞれの下方に、第1のクランプ領域および第2のクランプ領域を形成するステップと、該ソース領域を通してトレンチを形成するステップと、該トレンチを通して該井戸領域内にプラグを形成するステップと、該トレンチを通して該プラグの上方にソースタイを形成するステップと、該ソース領域、該ドレイン領域、および該ゲート構造の上方に相互接続構造を形成するステップとを含む、方法。項目2上記基板の表面上に電圧閾値調節領域を形成するステップをさらに含む、上記項目のいずれか一項に記載の方法。項目3上記相互接続構造を形成するステップに先立って、上記ソース領域、上記ソースタイ、上記ゲート構造、および上記ドレイン領域の上方にサリサイド層を形成するステップをさらに含む、上記項目のいずれか一項に記載の方法。項目4上記ゲート構造に隣接して絶縁層を形成するステップをさらに含む、上記項目のいずれか一項に記載の方法。項目5直線、蛇行、鋸歯、または離散オフセット断面構成として、上記トレンチを形成するステップをさらに含む、上記項目のいずれか一項に記載の方法。項目6上記ソース領域は、幅1.19マイクロメートル未満を有する、上記項目のいずれか一項に記載の方法。項目7半導体素子を作製する方法であって、基板を提供するステップと、該基板内に井戸領域を形成するステップと、該基板の表面の上方にゲート構造を形成するステップと、該ゲート構造に隣接して基板内にソース領域を形成するステップと、該ソース領域の反対側に該ゲート構造に隣接して該基板内にドレイン領域を形成するステップと、該ソース領域を通してトレンチを形成するステップと、該トレンチを通してプラグを形成するステップと、該トレンチを通して該プラグの上方にソースタイを形成するステップと、該ソース領域、該ドレイン領域、および該ゲート構造の上方に相互接続構造を形成するステップとを含む、方法。項目8上記ドレイン領域または上記ソース領域の下方にクランプ領域を形成するステップをさらに含む、上記項目のいずれか一項に記載の方法。項目9上記基板の表面上に電圧閾値調節領域を形成するステップをさらに含む、上記項目のいずれか一項に記載の方法。項目10上記相互接続構造を形成するステップに先立って、上記ソース領域、上記ソースタイ、上記ゲート構造、および上記ドレイン領域の上方にサリサイド層を形成するステップをさらに含む、上記項目のいずれか一項に記載の方法。項目11上記ゲート構造に隣接して絶縁層を形成するステップをさらに含む、上記項目のいずれか一項に記載の方法。項目12直線、蛇行、鋸歯、または離散オフセット断面構成として、上記トレンチを形成するステップをさらに含む、上記項目のいずれか一項に記載の方法。項目13上記ソース領域は、幅1.19マイクロメートル未満を有する、上記項目のいずれか一項に記載の方法。項目14半導体素子であって、基板と、該基板内に形成された井戸領域と、該基板の表面の上方に形成されたゲート構造と、該ゲート構造に隣接して基板内に形成されたソース領域と、該ソース領域の反対側に該ゲート構造に隣接して該基板内に形成されたドレイン領域と、該ソース領域を通して形成されたトレンチと、該トレンチを通して形成されたプラグと、該トレンチを通して該プラグの上方に形成されたソースタイと、該ソース領域、該ドレイン領域、および該ゲート構造の上方に形成された相互接続構造とを備える、半導体素子。項目15上記ドレイン領域または上記ソース領域の下方に形成されたクランプ領域をさらに含む、上記項目のいずれか一項に記載の半導体素子。項目16上記ゲート構造に隣接して形成された絶縁層をさらに含む、上記項目のいずれか一項に記載の半導体素子。項目17直線、蛇行、鋸歯、または離散オフセット断面構成として、上記トレンチを形成することをさらに含む、上記項目のいずれか一項に記載の半導体素子。項目18上記ソース領域は、幅1.19マイクロメートル未満を有する、上記項目のいずれか一項に記載の半導体素子。項目19上記半導体素子を集積し、出力電圧を電気機器に提供するように適合された電源をさらに含む、上記項目のいずれか一項に記載の半導体素子。項目20上記電気機器は、ポータブル電気素子またはデータ処理センタを含む、上記項目のいずれか一項に記載の半導体素子。項目21出力電圧を電気機器に提供する電源であって、該電源の入力電圧を受け取るように連結されたインダクタと、該電源の出力電圧を受け取るように連結された入力を有する制御回路と、該インダクタに連結されたドレイン端子と、該制御回路の出力に連結されたゲート端子と、電源導体に連結されたソース端子とを有する電力トランジスタであって、a基板と、b該基板内に形成された井戸領域と、c該基板の表面の上方に形成され、該ゲート端子に連結されたゲート構造と、d該ゲート構造に隣接して基板内に形成され、該ソース端子に連結されたソース領域と、e該ソース領域の反対側に該ゲート構造に隣接して該基板内に形成され、該ドレイン端子に連結されたドレイン領域と、f該ソース領域を通して形成されたトレンチと、g該トレンチを通して形成されたプラグと、h該トレンチを通して該プラグの上方に形成されたソースタイとを含む、電力トランジスタとを備える、電源。項目22上記ドレイン領域または上記ソース領域の下方に形成されたクランプ領域をさらに含む、上記項目のいずれか一項に記載の電源。項目23直線、蛇行、鋸歯、または離散オフセット断面構成として、上記トレンチを形成することをさらに含む、上記項目のいずれか一項に記載の電源。項目24上記ソース領域は、幅1.19マイクロメートル未満を有する、上記項目のいずれか一項に記載の電源。項目25上記電気機器は、ポータブル電気素子またはデータ処理センタを含む、上記項目のいずれか一項に記載の電源。摘要半導体素子は、基板内に形成される井戸領域を有する。ゲート構造は、基板の表面の上方に形成される。ソース領域は、ゲート構造に隣接して基板内に形成される。ドレイン領域は、ゲート構造に隣接して基板内に形成される。第1のクランプ領域および第2のクランプ領域は、ソース領域およびドレイン領域の下方にある。トレンチは、ソース領域を通して形成される。トレンチは、ソース領域の幅を0.94乃至1.19マイクロメートルに縮小可能にする。プラグは、トレンチを通して形成される。ソースタイは、トレンチを通してプラグの上方に形成される。相互接続構造は、ソース領域、ドレイン領域、およびゲート構造の上方に形成される。半導体素子は、ポータブル電気素子およびデータ処理センタ等の電気機器に低電圧を提供するために、電源内で使用可能である。本発明は、図面同一番号は、同一または類似要素を表すを参照して、以下の説明における1つ以上の実施形態に説明される。本発明は、本発明の目的を達成するための最良の形態の観点から説明されるが、当業者は、以下の開示および図面によって支持される、添付の請求項によって定義される発明の精神および範囲内ならびにそれらの均等物に含まれ得る、代替、修正、均等物を網羅することが意図されることを理解するであろう。半導体素子は、概して、2つの複合製造プロセス、すなわち、フロントエンド製造およびバックエンド製造を使用して製造される。フロントエンド製造は、半導体ウエハの表面上に複数のダイの形成を伴う。ウエハ上の各ダイは、能動的および受動的電気構成要素を含み、それらは機能的電気回路を形成するように電気的に接続される。トランジスタおよびダイオード等の能動的電気構成要素は、電流の流動を制御する能力を有する。キャパシタ、インダクタ、レジスタ、および変圧器等の受動的電気構成要素は、電気回路機能を果たすために必要な電圧と電流との間の関係を生成する。受動的および能動的構成要素は、ドーピング、蒸着、フォトリソグラフィ、エッチング、および平坦化を含む一連のプロセスステップによって、半導体ウエハの表面の上方に形成される。ドーピングは、イオン注入または熱拡散等の技法によって、半導体材料内に不純物を導入する。ドーピングプロセスは、能動的素子内の半導体材料の電気伝導性を修正し、半導体材料を絶縁体、導体に変換し、あるいは電場またはベース電流に応答して、半導体材料の伝導性を動的に変化させる。トランジスタは、トランジスタが、電場またはベース電流の印加に応じて、電流の流動を促進あるいは制限可能となるように、必要に応じて配列される様々な種類および程度のドーピングの領域を含む。能動的および受動的構成要素は、異なる電気特性を伴う材料の層によって形成される。層は、堆積される材料の種類によって、部分的に決定される種々の堆積技法によって形成可能である。例えば、薄膜堆積は、化学的気相蒸着CVD、物理的気相蒸着PVD、電解めっき、および無電解めっきプロセスを伴い得る。各層は、概して、能動的構成要素、受動的構成要素、または構成要素間の電気接続の一部を形成するようにパターン化される。層は、パターン化される層の上方に感光材料、例えば、フォトレジストの堆積を伴うフォトリソグラフィを使用して、パターン化可能である。パターンは、光を使用して、フォトマスクからフォトレジストに転写される。光に曝露されるフォトレジストパターンの一部は、溶媒を使用して除去され、パターン化されるべき下層の一部を曝露する。フォトレジストの残りが除去され、パターン化された層を残す。代替として、いくつかの種類の材料は、無電解および電解めっき等の技法を使用して、先の堆積/エッチングプロセスによって形成されたエリアまたは空隙内に材料を直接堆積することによって、パターン化される。既存のパターンの上に材料の薄膜を堆積することによって、下層のパターンを強調し、非均一平坦表面を生成することが可能である。均一平坦表面は、より小さく、より密集した能動的および受動的構成要素を生成するために必要とされる。平坦化は、ウエハの表面から材料を除去し、均一平坦表面を生成するために使用可能である。平坦化は、研磨パッドによって、ウエハの表面を研磨するステップを伴う。摩耗材料および腐食性化学物質が、研磨の際、ウエハの表面に添加される。摩耗の機械的作用および化学物質の腐食作用の組み合わせによって、いかなる不規則なトポグラフィも除去し、均一平坦表面をもたらす。バックエンド製造とは、完成したウエハを個々のダイに切断または単一化し、次いで、構造的支持および環境的隔離のために、ダイをパッケージ化することを指す。ダイを単一化するために、ウエハは、鋸切断路または切出部scribeと呼ばれる、ウエハの非機能的領域に沿って、分割および破断される。ウエハは、レーザ切断ツールまたは鋸刃を使用して、単一化される。単一化後、個々のダイは、他のシステム構成要素との相互接続のためのピンまたは接触パッドを含むパッケージ基板に搭載される。次いで、半導体ダイの上方に形成される接触パッドは、パッケージ内の接触パッドに接続される。電気接続は、はんだバンプ、スタッドバンプ、導体ペースト、またはワイヤボンドによって成されることが可能である。封入材料または他の成形材料は、物理的支持および電気絶縁を提供するように、パッケージの上方に堆積される。次いで、完成したパッケージは、電気システム内に挿入され、半導体素子の機能性が、他のシステム構成要素に対して利用可能となる。最新の電気機器は、その中に含まれる電子構成要素にDC動作電位を提供するために、電源を必要とする。電源を使用する一般的種類の電気機器として、パーソナルコンピュータ、エネルギーシステム、電気通信システム、オーディオ-ビデオ機器、消費者電気機器、自動車構成要素、ポータブル電気機器、データ処理センタ、および、集積回路、半導体チップを利用するかまたは別様にDC動作電位を必要とする他の素子が挙げられる。多くの半導体構成要素は、低電圧DC動作電位を必要とする。しかしながら、多くの電力源は、AC、または、電気機器のために低電圧DCに変換されなければならない高電圧DCである。一般的配列の1つでは、AC/DC電源は、AC入力電圧、例えば、110乃至240VACを受け取り、AC入力電圧をDC動作電圧に変換する。図2を参照すると、DC動作電位を電気機器32に提供するPWM電源30が示される。電源30は、入力電圧VINを受け取り、1つ以上のDC出力電圧を生成する。電気機器32は、パーソナルコンピュータ、エネルギーシステム、電気通信システム、オーディオ-ビデオ機器、消費者電気機器、自動車構成要素、ポータブル電気機器、データ処理センタ、および、集積回路、半導体チップを利用するかまたは別様に電源からDC動作電位を必要とする他の素子の形態をとり得る。PWM電源30のさらなる詳細は、図3に示される。入力電圧VINは、AC信号、例えば、110VAC、またはDC信号、例えば、48ボルトであり得る。AC入力電圧の場合、電源30は、全波整流ブリッジ34を有する。全波整流ブリッジ34は、AC入力電圧をDC電圧に変換する。DC入力電圧の場合、全波整流ブリッジ34は、省略される。キャパシタ36は、DC電圧を平滑化およびフィルタリングする。DC電圧は、変圧器38の一次巻線またはインダクタに印加される。また、変圧器38の一次巻線は、電力トランジスタ40を通して、接地端子42に連結される。一実施形態では、電力トランジスタ40は、図5a-5qおよび6-12に説明されるように、マルチセルパワーMOSFETである。MOSFET40のゲートは、PWMコントローラ44からPWM制御信号を受信する。変圧器38の二次巻線は、整流ダイオード46に連結され、ノード48において、電源30のDC出力電圧VOUTを生成する。キャパシタ50は、DC出力電圧VOUTをフィルタリングする。DC出力電圧VOUTは、フィードバック調整ループ52を通して、PWMコントローラ44の制御入力にルーティングされる。DC出力電圧VOUTは、PWMコントローラ44が使用するフィードバック信号を生成し、電力変換プロセスを調整し、可変負荷下、比較的に一定の出力電圧VOUTを維持する。電源モジュールの上述の電気構成要素は、典型的には、プリント回路基板に搭載され、プリント回路基板を通して、電気的に相互接続される。電力変換プロセスでは、PWMコントローラ44は、MOSFET40の伝導時間デューティサイクルを設定し、変圧器38の一次巻線内にエネルギーを貯蔵し、次いで、MOSFET40のオフ時間の際、貯蔵されたエネルギーを二次巻線に伝達する。出力電圧VOUTは、変圧器38の一次巻線と二次巻線との間のエネルギー伝達によって決定される。エネルギー伝達は、MOSFET40へのPWM制御信号のデューティサイクルを介して、PWMコントローラ44によって調整される。フィードバック調整ループ52は、出力電圧VOUTに応答して、フィードバック信号をPWMコントローラ44に生成し、MOSFET40の伝導時間デューティサイクルを設定する。負荷が、ゼロからある公称値に増加する場合を検討する。負荷が増加するのに伴って、電源30からの出力電流需要は、増加し、出力電圧VOUTは、減少する。出力電圧が低いほど、PWMコントローラ44は、パワーMOSFET40に対するパルス幅を増加させる。パワーMOSFET40の伝導時間が長いほど、変圧器38の一次巻線内により多くのエネルギーを貯蔵する。故に、より多くのエネルギーが、パワーMOSFET40のオフ時間の際、変圧器38の二次巻線に伝達される。電源30の出力電圧VOUTは、電流需要の増加を補償するように上昇する。電気機器のいくつかの用途では、複数の電源が、DC電圧を個々のステップにおいて必要とされるレベルまで低減させるように、直列に接続される。図4では、電源60は、110VACのVINを受け取り、12VDCのVOUT1を電源62に提供する。電源60は、AC入力電圧をDC電圧に変換するために、全波整流34を含む一方、電源62および64は、図3に説明されるように、DC-DC変換器である。電源62は、12VDCを受け取り、3.0VDCのVOUT2を電源64に提供する。電源64は、3.0VDCを受け取り、0.7VDCのVOUT3を電気機器66に提供する。電源64内のパワーMOSFETの3.3VDC最大定格によって、電気機器66は、より低い電源オーバーヘッドで動作し、低RDSON、高速ゲート電荷回復時間、および高速切替スピードを呈することが可能となる。図5a-5rは、DC-DC電力変換器、データ処理センタ内の論理和関数、および汎用ポータブル電気素子における用途を有する、低電圧3.3VDCMOSFETセル78を形成するプロセスを例証する。複数のMOSFETセル78は、電気的に並列接続され、高電流搬送能力のためのパワーMOSFETを形成する。一実施形態では、複数の相互接続されたMOSFETセル78は、図3におけるパワーMOSFET40を形成する。MOSFETセル78の低電圧特性は、電気機器66に対して0.7VDC動作電位を生成するための3.3ボルト定格パワーMOSFETを必要とする電源64において、特に有用である。図5aは、構造的支持のために、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウム、または炭化ケイ素等のベース半導体材料82を含む基板80を示す。N-MOS素子の場合、基板80は、最初に、ホウ素、アルミニウム、またはガリウム不純物等のp-型半導体材料によってドープされ、基板の表面86下方に、深さ300ナノメートルnmまで、逆行p-井戸領域84を形成する。p-型ドーパントは、数百keVにおいて、用量1E13乃至1E14を伴うイオン注入によって堆積された。他の注入物も、適切な用量およびエネルギーレベルにおいて、堆積可能である。イオン注入のために、マスクは必要ない。逆行p-井戸領域84は、パンチスルー効果を低減し、ドレイン/ソース降伏電圧BVDSSを固定する役割を果たし、逆方向回復時間を短縮し、概して、MOSFETセル78の頑健性を向上させる。MOSFETセル78は、n-チャネル素子N-MOSまたはp-チャネル素子P-MOSであることが可能であって、pは、正のキャリア型正孔を指し、nは、負のキャリア型電子を指す。本実施形態は、N-MOS素子の観点から説明されるが、反対の型の半導体材料を使用して、P-MOS素子を形成することも可能である。例えば、n-型基板が、最初に、リン、アンチモン、またはヒ素不純物等のn-型半導体材料によってドープされ、逆行n-井戸領域を形成可能である。N-MOS素子の形成を継続すると、図5bは、基板の表面86上に電圧閾値VTH調節領域88を形成するための基板80内へのp-型半導体材料の第2の注入を示す。p-型ドーパントは、数十keVにおいて、用量1E12を伴うイオン注入によって堆積される。イオン注入のために、マスクは必要ない。VTH調節領域88は、VTHを制御し、パンチスルー効果を低減するために、ドーパントレベルによって調整可能である。図5cでは、絶縁または誘電層90が、ゲート酸化層として、基板80の表面86の上方に形成される。絶縁層90は、二酸化ケイ素SiO2、窒化ケイ素Si3N4、酸窒化ケイ素SiON、五酸化タンタルTa2O5、酸化アルミニウムAl2O3、ポリイミド、ベンゾシクロブテンBCB、ポリベンゾオキサゾールPBO、または他の好適な誘電材料のうちの1つ以上の層を含む。絶縁層90は、PVD、CVD、スクリーン印刷、スピンコーティング、スプレーコーティング、焼結、または熱酸化を使用して形成される。一実施形態では、ゲート酸化層90は、厚さ100オングストロームである。ゲート酸化層90の厚さは、VTH、ホットキャリア注入HCI、BVDSS、およびゲート-ソース電圧VGS定格を制御する。図5dでは、ポリシリコン層92が、厚さ100-200nmまで、絶縁層90の上方に形成される。ポリシリコン層92の抵抗は、ヒ素等のn-型半導体材料を伴う高濃度ドーピングによって、低減可能である。フォトレジスト層94が、ポリシリコン層92の上方に形成される。フォトレジスト層94の一部は、図5eに示されるように、ゲートパターンの載置に対応するように、エッチングプロセスによって除去される。フォトレジスト層94外側のポリシリコン層92の一部は、図5fに示されるように、エッチングプロセスによって除去される。図5gでは、フォトレジスト層94が、除去される。基板80は、基板の表面86の下方に、深さ20nmまで、ヒ素等のn-型半導体材料によってドープされ、低濃度ドープドレインLDD領域96および98を形成する。n-型ドーパントは、10-50keVにおいて、用量1E13乃至1E14を伴うイオン注入によって堆積される。他の注入物も、適切な用量およびエネルギーレベルにおいて、堆積可能である。LDD領域96および98は、パンチスルー効果を低減し、HCIおよびBVDSSを制御するために、ドーパントレベルによって調整可能である。LDD領域96と98との間のエリアは、n-チャネル100として設計される。図5hでは、絶縁層102が、絶縁層90の上方にポリシリコン層92の周囲に形成される。絶縁層102は、SiO2、Si3N4、SiON、Ta2O5、Al2O3、ポリイミド、BCB、PBO、または他の好適な誘電材料のうちの1つ以上の層を含む。絶縁層102は、PVD、CVD、スクリーン印刷、スピンコーティング、スプレーコーティング、焼結、または熱酸化を使用して、形成される。LDD領域96および98の上方の絶縁層90の一部は、マスクとしてポリシリコン層92および絶縁層102を使用して、エッチングプロセスによって除去される。絶縁層90の残りの部分は、LDD領域96および98の上方でポリシリコン層92を越えて、約150-200nm延在する。また、絶縁層102は、後続のドレインおよびソースイオン注入をマスクするための側壁スペーサとして作用する。図5iでは、マスクの外側のLDD領域96および98の一部は、ヒ素等のn-型半導体材料によって、高濃度ドープされ、Nソース領域106およびNドレイン領域108を形成する。n-型ドーパントは、マスクとしてポリシリコン層92および絶縁層102を使用して、10-50KeVにおいて、用量3E15を伴うイオン注入によって堆積される。Nソース領域106およびNドレイン領域108は、MOSFETセル78のための低抵抗オーム接点を有する。図5jでは、Nソース領域106およびNドレイン領域108直下かつマスクの外側の基板80の一部は、基板の表面86下方に、深さ350nmまで、ホウ素等のp-型半導体材料によって共注入され、Pクランプ領域110および112を形成する。p-型ドーパントは、マスクとしてポリシリコン層92および絶縁層102を使用して、100keVにおいて、用量1E14を伴うイオン注入によって堆積される。共注入Pクランプ領域110および112とN領域106および108は、それぞれ、ツェナーダイオードとして作用し、HCIを低減し、BVDSSを5-6ボルトに固定し、MOSFETセル78の頑健性を向上させる。図5kは、ポリシリコン層92と絶縁層90および102絶縁層の側壁を含むの上方に形成される、フォトレジスト層113を伴う、代替実施形態を示す。Nソース領域106およびNドレイン領域108の直下かつマスクの外側の基板80の一部は、基板の表面86下方に、深さ350nmまで、ホウ素等のp-型半導体材料が注入され、Pクランプ領域110および112を形成する。p-型ドーパントは、マスクとしてフォトレジスト層113を使用して、100keVにおいて、用量1E14を伴うイオン注入によって堆積される。注入Pクランプ領域110および112とN領域106および108は、それぞれ、ツェナーダイオードとして作用し、HCIを低減し、BVDSSを5-6ボルトに固定し、MOSFETセル78の頑健性を向上させる。図5lでは、フォトレジスト層114は、Nソース領域106、Nドレイン領域108、ポリシリコン層92、および絶縁層102の上方に形成される。Nソース領域106の上方のフォトレジスト層114の一部は、エッチングプロセスによって除去され、Nソース領域の一部を曝露する。Nソース領域106の曝露された部分は、エッチングプロセスによって除去され、ソーストレンチ116を形成する。ソーストレンチ116は、MOSFETセル78の幅Wに沿った連続ストライプである。ソーストレンチ116は、幅0.35μmおよび深さ0.15-0.20μmを有する。図5mでは、Pプラグ118は、深さ0.3-0.4μmまで、ホウ素等のp-型半導体材料を注入することによって、ソーストレンチ116を通して、形成される。p-型ドーパントは、マスクとしてフォトレジスト層114を使用して、50-100keVにおいて、用量1E14を伴うイオン注入によって堆積される。Pプラグ118は、寄生ベース抵抗を低減することによって、MOSFETセル78の頑健性を向上させる。図5nでは、Pソースタイ120が、Pプラグ118の上方にBF2またはホウ素等のp-型半導体材料を注入することによって、ソーストレンチ116を通して、形成される。p-型ドーパントは、マスクとしてフォトレジスト層114を使用して、20keVにおいて、用量1E15を伴うイオン注入によって堆積される。ソーストレンチ116は、セルピッチを低減させる一方、Pソースタイ120に対して、連続的低抵抗接点を維持する。Pソースタイ120は、寄生ベース抵抗を低減することによって、MOSFETセル78の頑健性を向上させる。図5oでは、フォトレジスト層114が除去された後、高速熱アニールが続き、MOSFETセル78内のドーパントを活性化させる。図5pでは、サリサイド層122が、Nソース領域106およびNドレイン領域108とポリシリコン層92との上方に形成される。サリサイド層122は、ソーストレンチ116の輪郭、Nソース領域106、およびPソースタイ120に続き、ソーストレンチ116内に延在する。サリサイド層122は、寄生相互接続抵抗を低減するための低抵抗層である。図5qでは、絶縁層または層間絶縁膜ILD126が、サリサイド層122の上方に形成される。ILD126は、SiO2、Si3N4、SiON、Ta2O5、Al2O3、ポリイミド、BCB、PBO、または他の好適な誘電材料のうちの1つ以上の層を含む。ILD126は、PVD、CVD、スクリーン印刷、スピンコーティング、スプレーコーティング、焼結、または熱酸化を使用して、形成される。ILD126の一部は、エッチングプロセスによって除去され、Pソースタイ120、Nソース領域106の一部、ポリシリコン層92、およびNドレイン領域108の上方のサリサイド層122を曝露する。伝導層128が、サリサイド層122の曝露された部分の上方に形成される。特に、伝導層128aは、ソース接点または端子として、Nソース領域106の上方にソーストレンチ116からPソースタイ120内に形成され、伝導層128bは、ドレイン接点または端子として、Nドレイン領域108の上方に形成され、伝導層128cは、ゲート接点または端子として、ポリシリコン層92の上方に形成される。伝導層128は、PVD、CVD、スパッタリング、電解めっき、無電解めっきプロセス、または他の好適な金属堆積プロセスによるパターン化を使用して形成される、タングステンW、アルミニウムAl、銅Cu、スズSn、ニッケルNi、金Au、銀Ag、あるいは他の好適な電気的伝導性材料のうちの1つ以上の層であることが可能である。図5rは、MOSFETセル78の上方に形成される、付加的相互接続層である。絶縁層または保護層130が、電気絶縁のために、ILD126および伝導層128の上方に形成される。絶縁層130は、SiO2、Si3N4、SiON、Ta2O5、Al2O3、または絶縁および構造特性を有する他の好適な材料のうちの1つ以上の層を含む。絶縁層130は、PVD、CVD、スクリーン印刷、スピンコーティング、スプレーコーティング、焼結、または熱酸化を使用して、形成される。絶縁層130の一部は、エッチングプロセスによって除去され、伝導層128aおよび128bを曝露する。伝導層131が、伝導層128aおよび128bの上方に形成される。伝導層132が、伝導層131aおよび131bと絶縁層130との上方に形成される。伝導層131および132は、PVD、CVD、スパッタリング、電解めっき、無電解めっきプロセス、または他の好適な金属蒸着プロセスによるパターン化を使用して形成される、W、Al、Cu、Sn、Ni、Au、Ag、あるいは他の好適な電気的伝導性材料のうちの1つ以上の層であることが可能である。伝導層132aは、伝導層131aに電気的に接続され、伝導層132bは、伝導層131bに電気的に接続される。伝導層132a-132bは、MOSFETセル78の設計および機能に応じて、電気的に絶縁されるか、または電気的に共通であることが可能である。伝導層128、131、および132は、第1のレベルの相互接続層である。絶縁層または保護層134が、伝導層132の上方に形成される。絶縁層134は、SiO2、Si3N4、SiON、Ta2O5、Al2O3、または絶縁および構造特性を有する他の好適な材料のうちの1つ以上の層を含む。絶縁層134は、PVD、CVD、スクリーン印刷、スピンコーティング、スプレーコーティング、焼結、または熱酸化を使用して、形成される。絶縁層134の一部は、エッチングプロセスによって除去され、伝導層132aおよび132bを曝露する。伝導層136が、伝導層132aおよび132bの上方に形成される。伝導層138が、伝導層136aおよび136bと絶縁層134との上方に形成される。伝導層136および138は、PVD、CVD、スパッタリング、電解めっき、無電解めっきプロセス、または他の好適な金属堆積プロセスによるパターン化を使用して形成される、W、Al、Cu、Sn、Ni、Au、Ag、あるいは他の好適な電気的伝導性材料のうちの1つ以上の層であることが可能である。伝導層136aおよび138aは、伝導層132aに電気的に接続され、伝導層136bおよび138bは、伝導層132bに電気的に接続される。伝導層138は、MOSFETセル78の設計および機能に応じて、電気的に絶縁されるか、または電気的に共通であることが可能である。伝導層136-138は、第2のレベルの相互接続層である。絶縁層または保護層140が、伝導層138の上方に形成される。絶縁層140は、SiO2、Si3N4、SiON、Ta2O5、Al2O3、または絶縁および構造特性を有する他の好適な材料のうちの1つ以上の層を含む。絶縁層140は、PVD、CVD、スクリーン印刷、スピンコーティング、スプレーコーティング、焼結、または熱酸化を使用して、形成される。絶縁層140の一部は、エッチングプロセスによって除去され、伝導層138aおよび138bを曝露する。伝導層142が、伝導層138aおよび138bの上方に形成される。伝導層144が、伝導層142aおよび142bと絶縁層140の上方に形成される。伝導層142および144は、PVD、CVD、スパッタリング、電解めっき、無電解めっきプロセス、または他の好適な金属蒸着プロセスによるパターン化を使用して形成される、W、Al、Cu、Sn、Ni、Au、Ag、あるいは他の好適な電気的伝導性材料のうちの1つ以上の層であることが可能である。伝導層142aおよび144aは、伝導層138aに電気的に接続され、伝導層142bおよび144bは、伝導層138bに電気的に接続される。伝導層144は、MOSFETセル78の設計および機能に応じて、電気的に絶縁されるか、または電気的に共通であることが可能である。伝導層142-144は、第3のレベルの相互接続層である。絶縁層または保護層146が、伝導層144の上方に形成される。絶縁層146は、SiO2、Si3N4、SiON、Ta2O5、Al2O3、または絶縁および構造特性を有する他の好適な材料のうちの1つ以上の層を含む。絶縁層146は、PVD、CVD、スクリーン印刷、スピンコーティング、スプレーコーティング、焼結、または熱酸化を使用して、形成される。絶縁層146の一部は、エッチングプロセスによって除去され、付加的電気的相互接続のために、伝導層144aおよび144bを曝露する。第1、第2、および第3のレベルの相互接続層は、複数のMOSFETセル78のために、各Nソース領域106への共通接続、各Nドレイン領域108への共通接続、および各ゲート構造92への共通接続を提供する。また、第1、第2、および第3のレベルの相互接続層は、MOSFETセル78を含む半導体パッケージの外部端子への接続も提供する。他の電気素子も、アナログまたはデジタル回路機能を実現するために、基板80の上方に形成可能である。図6は、長さLおよび幅Wを有する、MOSFETセル78の斜視図を例証する。逆行p-井戸領域84は、基板80内に形成される。Nソース領域106およびNドレイン領域108は、共注入Pクランプ領域110ならびに112の上方に形成される。ゲート構造90-92は、n-チャネル100の上方に形成され、n-チャネル100は、Nソース領域106およびLDD領域96をNドレイン領域108ならびにLDD領域98から分離する。絶縁側壁スペーサ102は、ゲート構造90-92の周囲に形成される。Nソース領域106を通して形成される、ソーストレンチ116は、Pプラグ118およびPソースタイ120の形成を可能にする。伝導層128aは、Nソース領域106の上方に、かつ、ソーストレンチ内に形成され、Nソース領域106、Pソースタイ120、およびPプラグ118に電気的に接続する。図6に見られるように、絶縁層150もまた、伝導層128a間のソーストレンチ内に形成される。伝導層128bは、Nドレイン領域108の上方に形成され、Nドレイン領域に電気的に接続する。図7は、直線構成におけるソーストレンチ116を伴う、MOSFETセル78の上面図を示す。一実施形態では、ポリシリコン層92の幅DGは、0.20μmである。Nソース領域106の幅DSは、1.14-1.19μmである。Nドレイン領域108の幅DDは、0.74-0.79μmである。他の実施形態では、Nソース領域106の幅DSは、0.50μm程度であることが可能である。ソーストレンチ116は、Nソース領域幅DSを低減させ、故に、MOSFETセルピッチを約2.28μmまで低減させる。セルピッチが小さいほど、MOSFETセル78に対して、数百マイクロオームの範囲まで、RDSONを低減させる。また、ソーストレンチ116は、蛇行、鋸歯、または離散オフセット断面構成として配列可能である。図8は、離散オフセット断面構成における、ソーストレンチ116を伴う、MOSFETセル78の上面図を示す。一実施形態では、ポリシリコン層92の幅DGは、0.20μmである。Nソース領域106の幅DSは、0.94μmである。Nドレイン領域108の幅DDは、0.74μmである。オフセットソーストレンチ116は、Nソース領域幅DSをさらに低減させ、故に、MOSFETセルピッチを約2.08μmまで低減させる。セルピッチが小さいほど、MOSFETセル78に対して、数百マイクロオームの範囲まで、RDSONを低減させる。図9は、電気的に並列接続され、パワーMOSFET160を形成する、潜在的に、数百または数千のセルのMOSFETセル78のストライプアレイを示す。Nソース領域106は、伝導トレース162と共通接続され、ポリシリコン層92は、伝導トレース164と共通接続され、Nドレイン領域108は、伝導トレース166と共通接続される。パワーMOSFET160は、多アンペアの電流に対応可能な単一モノリシックスイッチング素子として作用する。伝導相互接続162-166のルーティングは、パワーMOSFET160全体の寄生抵抗およびインダクタンスを最小限にする。図10aおよび10bは、3.175mm×3.175mmの寸法を有する、ボールグリッドアレイBGAパッケージ168内に含まれる、パワーMOSFET160を示す。相互接続されたMOSFETセル78のストライプアレイを含むパワーMOSFET160は、ダイまたはパッケージ面積の大部分を被覆する。外部接点Sは、Nソース領域106のための伝導トレース162に電気的に接続され、接点Gは、ポリシリコンゲート領域92のための伝導トレース164に電気的に接続され、接点Dは、Nドレイン領域108のための伝導トレース166に電気的に接続される。一実施形態では、接点S、接点D、および接点Gは、相互接続バンプである。また、パワーMOSFET160は、フリップチップ型半導体素子内に構成され、寄生抵抗、インダクタンス、および静電容量を最小限にし、MHz範囲内の高周波数スイッチング用途に好適な素子を作製可能にする。例えば、低電圧DC-DC変換器は、非常に小さく作製され、高スイッチング周波数を可能にすることによって、高性能を有することが可能である。パワーMOSFET160は、低電圧用途、すなわち、図4に説明されるように、最大範囲3.3VDCを実装するもののために設計される。低電圧MOSFETの目標の1つは、低RDSONおよび低BVDSSを提供することである。パワーMOSFETでは、アバランシェ降伏の可能性は、信頼性および性能の問題を生じさせる。低電圧用途、例えば、3.3VDCの場合、外部から印加されたドレイン/ソース電圧は、MOSFETセル78のBVDSSを超え、潜在的に、素子をアバランシェ状態にし得る。通常、表面アバランシェ降伏は、ドレイン領域とゲート酸化物との間の領域に生じる。ホットキャリアが、ゲート酸化物内に注入され、素子パラメトリックスの長期劣化につながる。加えて、高電圧および高電流が、同時に存在し、過剰な熱発生を生じさせる。MOSFET内の固有の寄生N-P-Nバイポーラトランジスタは、スナップバックとして知られる状態において起動され得、ゲート酸化物とドレイン領域との間のアバランシェ降伏によって発生される少数キャリアは、Nソース寄生NPNのエミッタに到達するために、短距離のみ進行しなければならない。有効NPNベース長LBは、非常に小さくなり、可能性として、素子のスナップバック状態および長期的劣化につながる。MOSFETセル78では、アバランシェ降伏が生じる場合、Pクランプ領域110および112は、表面86はるか下方のエリア、すなわち、Pクランプ領域、Nソース領域106、およびNドレイン領域108によって形成される、p-n接合への影響を制限する。アバランシェ降伏キャリアをエミッタからさらに発生させることによって、有効LBが増加し、素子は、より高いレベルのアバランシェ降伏電流を安全に処理可能となる。クランプダイオード内のベースドーピング濃度は、可能な限り高くされ、ベース内でより高い割合の少数キャリア再結合を生成する。一実施形態では、クランプダイオード注入は、図5jに示されるように、自己整合Nソース/ドレイン注入による共注入として、または逆行p-井戸注入を利用することによって、あるいは両方の組み合わせによって、達成可能である。MOSFETセル78のレイアウト特徴、すなわち、ソーストレンチ116によるより小さい幅のNソース領域106は、低減されたセルピッチとより低いRDSONおよびBVDSSを提供する。加えて、基板または、p井戸とPソース領域106との間の寄生ベース抵抗RBは、MOSFETセル78の幅W全体にわたって可能な限り小さくされるべきである。ベース抵抗RBは、ソーストレンチ116内またはその下に、連続ストライプとして、あるいは接離間された離散配列として、MOSFETセル78の幅W全体に沿って、Pソースタイ120を載置することによって低減される。補助的Pプラグ注入118は、Pソースタイ120の下に載置され、ベース内の少数キャリア再結合を増加させ、さらに、スナップバックを低減させ、アバランシェ降伏耐久性を向上させる。図11は、Nドレイン領域108下に単一注入Pクランプ領域112を伴う、図6に類似する、MOSFETセル170の別の実施形態を例証する。逆行p-井戸領域84は、基板80内に形成される。Nドレイン領域108は、単一注入Pクランプ領域112の上方に形成される。ゲート構造90-92は、n-チャネル100の上方に形成され、Nソース領域106およびLDD領域96をNドレイン領域108およびLDD領域98から分離する。絶縁側壁スペーサ102は、ゲート構造90-92の周囲に形成される。Nソース領域106を通して形成される、ソーストレンチ116は、Pプラグ118およびPソースタイ120の形成を可能にする。伝導層128aは、Nソース領域106の上方に、かつソーストレンチ内に形成され、Nソース領域106、Pソースタイ120、およびPプラグ118に電気的に接続する。絶縁層150は、伝導層128a間のソーストレンチ内に形成される。伝導層128bは、Nドレイン領域108の上方に形成され、Nドレイン領域に電気的に接続する。図12は、連続的Pソーストレンチ116を伴う、すなわち、Pクランプ領域110および112を伴わない、図6に類似する、MOSFETセル178の別の実施形態を例証する。逆行p-井戸領域84は、基板80内に形成される。ゲート構造90-92は、n-チャネル100の上方に形成され、Nソース領域106およびLDD領域96をNドレイン領域108およびLDD領域98から分離する。絶縁側壁スペーサ102は、ゲート構造90-92の周囲に形成される。Nソース領域106を通して形成される、ソーストレンチ116は、Pプラグ118およびPソースタイ120の形成を可能にする。伝導層128aは、Nソース領域106の上方に、かつソーストレンチ内に形成され、Nソース領域106、Pソースタイ120、およびPプラグ118に電気的に接続する。絶縁層150は、伝導層128a間のソーストレンチ内に形成される。伝導層128bは、Nドレイン領域108の上方に形成され、Nドレイン領域に電気的に接続する。図13は、MOSFETの異なる構成別のドレイン電流およびドレイン/ソース電圧のグラフである。曲線190は、図7による、3.3VDCMOSFETセルの実施形態を表す。曲線192は、3.3VDCMOSFETセルを伴う、図1による、従来技術構造を表す。曲線194は、5.0VDCMOSFETセルを伴う、図1による、従来技術構造を表す。曲線190、192、および194の線形領域は、RDSONの典型的値を示す。図14は、MOSFETの異なる構成別のドレイン電流およびドレイン/ソース電圧のグラフである。曲線200は、図7による、3.3VDCMOSFETセルの実施形態を表す。曲線202は、3.3VDCMOSFETセルを伴う、図1による、従来技術構造を表す。曲線204は、5.0VDCMOSFETセルを伴う、図1による、従来技術構造を表す。曲線200、202、および204の非線形領域は、BVDSSの典型的値を示す。図15は、MOSFETの異なる構成別のドレイン電流およびゲート/ソース電圧のグラフである。曲線210は、図7による、3.3VDCMOSFETセルの実施形態を表す。曲線212は、3.3VDCMOSFETセルを伴う、図1による、従来技術構造を表す。曲線214は、5.0VDCMOSFETセルを伴う、図1による、従来技術構造を表す。曲線210、212、および214の非線形領域は、VTHの典型的値を示す。本発明の1つ以上の実施形態が、詳細に例証されたが、当業者は、以下の請求項に記載される、本発明の範囲から逸脱することなく、それらの実施形態に修正および適合が行われてもよいことを理解するであろう。