集積回路の電力を管理する装置であって、前記装置は、パッケージ基板と、電圧調節器モジュールを備える第1のダイであって、前記第1のダイが前記パッケージ基板上に搭載され、前記電圧調節器モジュールが、対応する複数の電源を供給するために複数の電圧調節器を含む第1のダイと、前記集積回路を備える第2のダイとを備え、前記パッケージ基板、前記第1のダイ、及び前記第2のダイは、同じパッケージにパッキングされ、前記集積回路は複数の電子装置を含み、前記第1のダイにおける複数の電圧調節器のうちの各電圧調節器を前記第2のダイに電子的に結合して、前記第2のダイにおける1つ又は複数の電子装置に電力を供給し、前記複数の電圧調節器は、前記集積回路の電力消費を最適化するために前記第2のダイにおける前記1つ又は複数の電子装置の実際の状態に基づいて、それらの対応する複数の電源のレベルを調節することができる装置。請求項1記載の装置であって、前記第1のダイにおける電圧調節器それぞれは、前記第2のダイにおける前記1つ又は複数の電子装置にボディバイアス信号を供給し、前記ボディバイアス信号は、前記1つ又は複数の電子装置に対する有効電力及び漏れ電力の制御をもたらす装置。請求項1記載の装置であって、前記複数の電圧調節器のうちの電圧調節器それぞれは、前記第2のダイにおける前記1つ又は複数の電子装置に対する前記電力をシャットオフすることができる装置。請求項1記載の装置であって、前記第1のダイは前記第2のダイと前記パッケージ基板との間に配置され、前記第1のダイにおける各電圧調節器は、前記第2のダイにおける1つ又は複数の電子装置と結合するよう位置合わせされる装置。請求項1記載の装置であって、前記複数の電圧調節器は、前記複数の電源から、前記第2のダイにおける前記1つ又は複数の電子装置にコア電源レベル及びサブコア電源レベルを供給するよう動作可能であり、前記コア電源レベルは前記サブコア電源レベルよりも高い装置。請求項1記載の装置であって、前記実際の状態は、前記第2のダイ上で実行するアプリケーション、前記1つ又は複数の電子装置の温度、過渡電流消費、及び信頼度を含む装置。請求項1記載の装置であって、前記集積回路はプロセッサを備え、前記プロセッサは複数のコアを含み、前記複数の電子装置それぞれは前記複数のコアのうちの1つを含み、少なくとも1つの非揮発性メモリはポイントツーポイント相互接続を介して前記プロセッサに結合され、前記非揮発性メモリは前記プロセッサ用のデータを記憶する装置。請求項1記載の装置であって、前記第2のダイは、前記複数の電子装置の入力/出力I/O相互接続を含み、前記I/O相互接続は電圧識別VID信号を供給するための相互接続を含み、前記VID信号は、前記第1のダイ内の前記複数の電圧調節器のうちの電圧調節器への、特定の値を備えた、電圧の供給に対する、前記第2のダイ内の電子装置からの要求を含み、前記要求を受け取ると、前記電圧調節器は、前記特定の値の電圧を前記電子装置に供給する装置。請求項8記載の装置であって、前記VID信号を供給するための相互接続は、前記第1のダイに電子的に結合されて、前記第2のダイにおける前記複数の電子装置それぞれから、前記第1のダイにおける前記複数の電圧調節器の1つ又は複数に前記VID信号を送信する装置。集積回路の電力を管理する装置であって、前記装置は、パッケージ基板と、前記パッケージ基板上に搭載されたダイとを備え、前記ダイは、前記集積回路、及び複数の電圧調節器を含み、前記集積回路は複数の電子装置を含み、前記複数の電圧調節器それぞれは、前記複数の電子装置の1つ又は複数それぞれ用の複数の電源を供給し、前記複数の電圧調節器は、前記集積回路の電力消費を最適化するために前記1つ又は複数の電子装置の実際の状態に基づいて、前記複数の電源のレベルを調節することができる装置。請求項10記載の装置であって、前記複数の電圧調節器のうちの前記1つ又は複数は、1つ又は複数のボディバイアス電圧を前記電子装置のうちの1つ又は複数に供給して、前記1つ又は複数の電子装置に対する有効電力及び漏れ電力の制御をもたらし、前記ボディバイアス電圧は、前記電子装置のうちの1つ又は複数からの特定の値に対する1つ又は複数の要求に応じて供給される装置。請求項10記載の装置であって、前記ダイは、前記複数の電子装置の入力/出力I/O相互接続、及び電圧識別VID信号を供給するための相互接続を含み、前記VID信号は、前記複数の電圧調節器のうちの電圧調節器への、特定の値を備えた電圧供給に対する、前記1つ又は複数の電子装置のうちの電子装置からの要求を含み、前記要求を受け取ると、前記電圧調節器は、前記特定の値の電圧を前記電子装置に供給する装置。請求項10記載の装置であって、前記複数の電圧調節器は、前記1つ又は複数の電子装置からの要求に応じて電源のレベルを調節し、前記要求は前記1つ又は複数の電子装置の前記実際の状態に基づき、前記実際の状態は、前記第2のダイ上で実行するアプリケーション、前記1つ又は複数の電子装置の温度、過渡電流消費、及び信頼度を含む装置。集積回路の電力を管理するためのコンピュータシステムであって、複数のコアを含む、前記集積回路のプロセッサと、ポイントツーポイント相互接続を介して前記プロセッサに結合された非揮発性メモリであって、前記非揮発性メモリは少なくとも1つの前記プロセッサ用のデータを記憶する非揮発性メモリと、前記複数のコアに複数の電源を供給するための複数の電圧調節器とを備え、前記複数の電圧調節器それぞれは、前記プロセッサ内の複数のコアに近接して位置し、前記複数の電圧調節器のうちの電圧調節器は、前記プロセッサによって出力される電圧識別VID信号に応じて前記プロセッサにおける前記複数のコアへの電圧を調節することができ、前記VID信号は、前記複数のコアのうちの対応するコアに供給される対象の電圧の特定の値に対する要求を備え、前記特定の値は、前記集積回路の電力消費を最適にするために前記プロセッサの特定の状態に基づいて求められるコンピュータシステム。請求項14記載のコンピュータシステムであって、前記複数の電圧調節器のうちの電圧調節器は、前記プロセッサにおける前記複数のコアの1つ又は複数にボディバイアス電圧を供給することができ、前記電圧調節器は、前記プロセッサからの電圧の前記特定の値に対する前記要求に応じて前記複数のコアのうちの1つ又は複数に前記ボディバイアスを供給するコンピュータシステム。請求項14記載のコンピュータシステムであって、2つ以上のプロセッサが存在している場合、プロセッサは全て、同じタイプのものであるコンピュータシステム。請求項14記載のコンピュータシステムであって、前記要求を受け取ると、前記複数の電圧調節器のうちの前記電圧調節器は前記特定の値の前記電圧を前記コアに供給するコンピュータシステム。請求項14記載のコンピュータシステムであって、前記プロセッサにおける前記複数のコアに前記複数の電源を供給する前記複数の電圧調節器は、前記複数の電圧調節器が第1のダイ上に存在し、前記プロセッサが第2のダイ上に存在し、前記第1のダイ及び前記第2のダイがパッケージ基板とともにパッキングされた構成、及び、前記複数の電圧調節器が前記プロセッサと一体化され、前記複数の電圧調節器及び前記プロセッサがダイ上に存在し、前記第1のダイが前記第2のダイとパッケージ基板との間にある構成の一方において前記プロセッサと同じパッケージ内にパッキングされるコンピュータシステム。マルチVCCを多コアプロセッサにマザーボードVRを介して供給することは困難である。各Vcc供給は、複数の相を有し得る。各相は、それ自身のインダクタを有する必要がある。マザーボード上の外部VRモジュールVRMは、多Vccの解決策を可能にする可能性は低い。マザーボードは、それほど多くのインダクタを収容することが可能でないからである。更に、マザーボードベースの電力供給システムは、多コアプロセッサ内のコア及び/又は他の装置それぞれに別個の供給電圧を通すのに十分な面積をマザーボード上にもソケット上にもパッケージ上にも有していない。更に、マザーボードVRの応答時間通常、ミリ秒程度は通常、コアの電圧ニーズの変動通常、ナノ秒程度への応答に十分速くない。したがって、マルチVCCを多コアプロセッサに供給することができ、コアへの電圧供給をすばやく駆動させるか、又はシャットオフすることができる解決策を有することが望ましい。開示された主題の特徴及び利点は、前述の主題の以下の詳細な説明から明らかになるであろう。本願における開示された主題の実施例によれば、複数のVRを備えた電力管理システムを用いて、多コアプロセッサ内のコアに電力を供給することができる。各VRは、少なくとも一コアに電力を供給することができる。別々のVRが、複数のVccを多コアプロセッサ内のコアに供給することができる。VRの出力電圧の値は、電圧調節器が電力を供給する先のコアの方向下で調節することができる。一実施例では、複数のVRをコアと単一のダイに一体化することができる。例えば、各コアは、コアのダイ領域に隣接して配置されたそれ自身のVRを有し得る。別の実施例では、複数のVR、及びコアは、ダイ内のコアを取り囲むVRと、単一のダイを共有することができる。別の実施例では、複数のVRを備えた電力管理システムは、多コアプロセッサのダイと別個のダイVRダイ上にあり得る。別個の電圧識別情報VIDは、多コアプロセッサダイ間で相互接続し、VRダイを用いて各コアのVccのニーズを規定することができる。VRダイは、多コアプロセッサダイと同じパッケージに含めることができる。一例では、VRダイは、パッケージ基板と多コアプロセッサダイとの間に挟まっていることがあり得る。別の実施例では、VRダイはパッケージ基板の一方の側部に搭載することができる一方、多コアプロセッサダイは、パッケージ基板の他方の側部に搭載することができる。本願における開示された主題の実施例によれば、多コアプロセッサにおけるコアには、その活動の状態に応じて、異なる電圧を供給することができる。これにより、多コアプロセッサによる電力消費のかなりの削減をもたらし得る。更に、開示された主題の実施例による電力管理システムは、コアによる特定の電圧ニーズにすばやく対応することができる。開示された主題のoneembodiment又はanembodimentに明細書中で言及していることは、その実施例に関して説明する特定の特徴、構造又は特性が、開示された主題の少なくとも1つの実施例に含まれていることを意味している。よって、本明細書を通した種々の箇所に存在している句inoneembodimentは必ずしもその全てが同じ実施例を表している訳でない。図1は、多コアプロセッサを用いることができるコンピュータシステム100の一例を示す。コンピュータシステム100は、システム相互接続115に結合された1つ又は複数のプロセッサ110を含み得る。プロセッサ110は、複数のVR図示せずを備えた電力管理システム105によって電力が供給される多コアプロセッサであり得る。別々のVRは、異なる電圧を供給することができる。各VRの出力電圧は、VRが電力を供給する先のコアの方向で調節することができる。電圧管理システムは、多コアプロセッサと同じダイ上に存在し得る。電力管理システムは更に、プロセッサダイと同じパッケージに搭載されたVRダイを備えた多コアプロセッサと別個のダイに存在し得る。コンピュータシステム100は、システム相互接続115に結合されたチップセット130も含み得る。チップセット130は、1つ又は複数の集積回路パッケージ又はチップを含み得る。チップセット130は、例えば、BI/OSファームウェア、キーボード、マウス、記憶装置、ネットワークインタフェース等などのコンピュータシステム100の他の構成部分160との間のデータ転送をサポートするために1つ又は複数の装置インタフェース135を含み得る。チップセット130は、PCI周辺機器相互接続用のインタフェースバス170に結合することができる。チップセット130は、PCIバス170へのインタフェースを備えるPCIブリッジ145を含み得る。PCIブリッジ145は、プロセッサ110および他の構成部分160と、例えば、オーディオ装置180やディスクドライブ190などの周辺装置との間のデータパスを備えることができる。図示していないが、他の装置もPCIバス170に結合することができる。更に、チップセット130は、主メモリ150に結合されたメモリコントローラ125を含み得る。主メモリ150は、データ、及び、システムに含まれるプロセッサ110や何れかの他の装置によって実行される命令シーケンスを記憶することができる。メモリコントローラ125は、コンピュータシステム100におけるプロセッサ110や他の装置に関連付けられたメモリトランザクションに応答して主メモリ150にアクセスすることができる。一実施例では、メモリコントローラ150は、プロセッサ110や特定の他の回路にあり得る。主メモリ150は、メモリコントローラ125がデータを読み出し、かつ/又は書き込むアドレス指定可能な記憶場所を提供する種々のメモリ装置を含み得る。主メモリ150は、ダイナミックランダムアクセスメモリDRAM装置、シンクロナスDRAM装置、2倍の信号速度DDRのSDRAM装置や他のメモリ装置などの1つ又は複数の各種メモリ装置を含み得る。図2は、多コアプロセッサを用いることができる別のコンピュータシステムの例200を示す。システム200は、プロセッサ0220Aなどの複数のプロセッサを含み得る。システム200における1つ又は複数のプロセッサは、多くのコアを有し得る。多コアプロセッサが必要な電力は、複数のVR図示せずを備えた電力管理システム例えば、240A、240Mによって供給することができる。別々のVRは、異なる電圧を供給することができる。各VRの出力電圧は、VRが電力を供給する先のコアの方向で調節することができる。電圧管理システムは、多コアプロセッサと同じダイに存在し得る。電力管理システムは更に、プロセッサダイと同じパッケージに搭載されたVRダイを備えた多コアプロセッサとは別個のダイに存在し得る。システム200内のプロセッサ200は、システム相互接続210を用いて互いに接続することができる。システム相互接続210は、フロントサイドバスFSBであり得る。各プロセッサは、入力/出力I/O装置及びメモリ230にシステム相互接続を介して接続することができる。図3は、多コアプロセッサを用いることができるコンピュータシステムの更に別の例300を示す。システム300では、複数のプロセッサ例えば、320A、320B、320Cや320Dを接続するシステム相互接続310は、リンクベースのポイントツーポイント接続である。各プロセッサは、リンクハブ例えば、330A、330B、330Cや330Dを介してシステム相互接続に接続することができる。特定の実施例では、リンクハブは、システムメモリとの間でトラフィックを連係するメモリコントローラと場所を共同使用することができる。1つ又は複数のプロセッサは多くのコアを有し得る。多コアプロセッサが必要な電力は、複数のVR図示せずを備えた電力管理システム例えば、340A、340B、340C、及び340Dによって供給することができる。別々のVRは、異なる電圧を供給することができる。各VRの出力電圧は、VRが電力を供給する先のコアの方向で調節することができる。電圧管理システムは、多コアプロセッサと同じダイに存在し得る。電力管理システムは、プロセッサダイと同じパッケージに搭載されたVRダイを備えた多コアプロセッサと別個のダイに存在することもできる。図1、図2又は図3では、多コアプロセッサを冷却システムに熱結合して、プロセッサが発生した熱を放散することができる。冷却システムは、多コアプロセッサパッケージの上部に取り付けられたヒートスプレッダを含み得る。ヒートスプレッダは、ヒートスプレッダを取り囲む周囲空気への、多コアプロセッサからの熱の放散の一助となる。一実施例は、冷却システムは、多コアプロセッサパッケージの上部に一方端が熱結合され、熱交換器に他方端が熱結合されたヒートパイプを含み得る。ヒートパイプは、多コアプロセッサから熱交換器に熱を伝える一助となる。これにより、コンピュータシステムの外に熱が放散され得る。図4は、多コアプロセッサの例400の構造を示す。プロセッサ400は、2次元2D相互接続ファブリック430上に位置する8×8アレイのコア例えば、コア410Aを備える。各コアはその局所メモリを有し得る図示せず。相互接続ファブリック430に取り付けられた共有メモリ例えば、420A、420B、及び420Cも存在し得る。入力/出力I/O相互接続領域が、プロセッサ400内のコアを取り囲む。I/O相互接続は通常、コアへの効率的な垂直方向の電流供給を可能にするために周囲例えば、北の境界、南の境界、東の境界、及び西の境界にある。話を単純にするために、図4は、プロセッサダイ内の西側のI/O装置440A及び東側のI/O装置440Bのみを示す。I/O相互接続は、特定の他の実施例におけるコアの間に埋め込むことができる。単一のコア、又は少数に過ぎないコアを有するプロセッサと比較すれば、多コアプロセッサにおけるコアの数は大きい。その結果、多コアプロセッサにおける各コアのサイズは、単一コアプロセッサ又は多コアプロセッサにおけるコアと比較して小さい。図4は、64個のコアのみを有するプロセッサ400の例を示しているが、多コアプロセッサにおけるコアの数は、変動し得るものであり、64よりもずっと大きい例えば、256、512、1024であることがあり得る。多コアプロセッサにおける構成部分は、単一コアプロセッサ又はマルチコアプロセッサにおけるものよりも寸法が小さいので、熱に対する耐性がより低い。よって、多コアプロセッサによる電力消費を削減することが望ましい。多コアプロセッサを用いた通常のコンピュータシステムでは、多コアプロセッサにおけるコア全てに、同じ電力が供給される。マザーボード上の電圧調節器VRは、多コアプロセッサにおけるコア及び記憶装置例えば、メモリ及びキャッシュ全てに単一の電圧Vccを供給し、プロセッサにおける入力/出力I/O全てに別の電圧Vttを供給する。前述の単一Vcc電力管理手法の結果、多コアプロセッサは、実際に必要である電力よりも多くの電力を消費し得る。コアは、異なる供給電圧を必要とし得るからである。コアの動作は、アプリケーション、コア温度、過渡電流消費、信頼度や他の要因に依存する。例えば、一部のアプリケーションでは、変動、及び経時劣化のために特定の他のコアの信頼度が低いと認められた後に機能することが必要になるまで、特定のコアはアクティブでないことがあり得る。前述のイナクティブなコアは、非常に低い供給電圧しか必要としないことがあり得るか、又は単にシャットオフされ得る。前述のアクティブコアの場合、その電圧要件は異なり得る。単一コア内でも、非アクティブ部分はシャットダウンされ得る。性能クリティカルでない部分は、有効電力を節減するために、より低い電圧にかけられ得る。よって、可変のコアレベルのVcc調節又はサブコアレベルのVcc調節、及び高速駆動/シャットオフは、かなりの電圧節減をもたらし得る。多コアプロセッサの場合の電力管理システムの可変コアレベル/サブコアレベルのVcc調節、及び高速駆動/シャットオフを達成するための手法はいくつか存在し得る。図5は、可変のコア/サブコアレベルVcc調節及び高速駆動/シャットオフ機能を提供することが可能な電力管理システムによって多コアプロセッサが給電される一構造例500を示す。構造500におけるコア及び共有メモリの配置は、図4に示すものと同様である。しかし、構造500では、各コアはそれ自身の局所VR例えば、コア410AのVR510Aを有する。更に、各I/O相互接続装置は、それ自身の局所VR例えば、I/O装置440AのVR520Aや、I/O装置440BのVR520Bを有する。コアの各局所VRの出力電圧は、コアの制御下で調節することができる。例えば、コアが、アクティブであり、高周波で動作する必要がある場合、コアは、高電圧の供給をVRに指示する旨の信号をその局所VRに送出することができる。コアが、非計算集約的動作を行っており、高周波で動作しなくてよい場合、コアは、低電圧の供給をその局所VRに要求することができる。コアは、アクティブでない場合、その電源をシャットオフする旨をその局所VRに指示することができる。局所VRが前述の信号をコアから受け取ると、局所VRはすばやく動作し、要求通りに電圧を供給する。I/O装置は外部構成部分と通信しなければならないので、その電圧供給が調節されないことが望ましいことがあり得る。図5は、コア毎に1VRを示しているが、一実施例では、一VRによって電力が供給される複数のコアが存在し得る。例えば、列毎に一VR、及び行毎に一VRが存在する。前述のVRは、多コアプロセッサにおけるコア全てによって共有される。別の実施例では、コア毎に2つ以上のVRが存在し得る。コア内の別々の部分には、別々のVRが電圧を供給するので、コアの別々の部分は、異なるVccで動作し得る。構造500によって示すように、VRは、コアと同じダイ上にあり、電力を供給する先のコアと非常に近い。VR及びコアがそのように密接に一体化されていることは、電力供給パスを最小にする一助になり、よって、抵抗損失及び誘導損失をかなり削減する。図6は、可変のコア/サブコアレベルVcc調節及び高速駆動/シャットオフ機能を提供することが可能な電力管理システムによって多コアプロセッサが給電される別の構造例600を示す。構造600におけるコア及び共有メモリの配置は、図4に示すものと類似している共有メモリ及び相互接続ファブリックは図6に示していない。コア例えば、620Aは、スイッチを介して相互接続ファブリックに接続される。I/O装置630A、630B、630C及び630Dは、西側I/O装置、北側I/O装置、東側I/O装置、及び南側I/O装置である。図5に示す構造500におけるように、構造600では、VR例えば、VR640Aはコア及びI/O装置と同じダイ上に存在するが、図5に示すものと同様にコア及び/又はI/O装置と一体化されている訳ではない。構造600では、VRは、コア及びI/O装置のダイ領域610を取り囲む。各VRは、少なくとも1つのコア及び/又は1つのI/O装置に給電する。図600では、VRはI/O領域外に存在しているが、しかし、一実施例では、VRは、コア領域外であるが、I/O領域内に存在し得る。各VRの出力電力は、VRが電力を供給する先の1つのコア又は複数のコアの制御下で調節することができる。図6に示していないが、一部のVRを、図5に示すものと同様に一体化することができる一方、他のVRはコアのダイ領域を取り囲む。例500図5に示す又は例600図6に示すでは、多コアプロセッサのコア、及びVRをホスティングするダイは、コンピュータシステム内のマザーボードにコア及びVRを接続するために複数のビンを有するパッケージ基板に搭載することができる。図5及び図6では、VR及びコアは単一のダイダイ上VRを共有する。前述のダイ上VRの配置は、VRからコアへの電力供給パスを短縮する一助となり、よって、供給パス上の電力の抵抗損失及び誘導損失を削減する。更に、電力を供給する対象のVR及びコアは同じダイ上で互いに近いので、コアからその対応するVRにVID信号を伝えることは比較的簡単である。しかし、各VRは複数の相を有し、各相はそれ自身のインダクタを有する必要がある。図5や図6に示すものなどの、ダイ上のVRの配置は、ダイ上のインダクタの処理手法をマイクロプロセッサ処理手法に一体化させることを必要とする。多コアマイクロプロセッサの生産における前述の一体化の実現には非常に費用がかかり得る。図7は、多くのVccを多コアプロセッサに供給する別の例700を示す。例700では、多くのVR例えば、VR730Aを備えた電力管理システムは、多コアプロセッサダイ710とは別個のダイVRダイ720上にある。VRダイは、VRモジュールVRMとしても表すことができる。VRダイ上では、装置740A及び740Bは、多コアプロセッサダイ上の西側I/O装置440A及び東側I/O装置440BからVID要求信号を受け取ることができる。一実施例では、多コアプロセッサダイ上の各コアは、VRM内のそれ自身のVRを有し得る。例えば、コア410Aはそれ自身のVR730Aを有し得る。各I/O装置はそれ自身のVRをVRMに有し得る。例えば、西側I/O装置440A及び東側I/O装置440Bは、740A及び740Bそれぞれにそれら自身VRを含み得る。別の実施例では、2つ以上のコア及び/又はI/O装置は、VRMにおける一VRを共有することができる。更に別の実施例では、多コアプロセッサ上のコア及び/又はI/O装置は、コア及び/又はI/O装置の別々の部分に電圧を供給するために2つ以上のVRを有し得る。多コアプロセッサ及びその対応するVRMは別個のダイ上に配置されているので、プロセッサ上の種々の電力入力でのVccのニーズを規定するために多コアプロセッサからVRMにルーティングされた別個のVID相互接続があり得る。例えば、VID相互接続750A及び750Bは、VID要求信号を西側I/O装置440Aから装置740Aに、かつ、東側I/O装置440Bから装置740Bにそれぞれ供給することができる。更に、VRダイは、有効電力及び漏れ電力の制御のためにボディバイアス信号を多コアプロセッサに供給することができる。VRは別個のダイ上に存在するので、多コアプロセッサ内のコアとVRを一体化させなくてよく、よって、多コアプロセッサの製造において、ダイ上のインダクタを処理する手法を用いることは必要でないダイ上のインダクタの処理はVRダイ上で行う。別個のVRダイは、同じパッケージにおいて多コアプロセッサダイとパッケージングすることができる。図8は、一パッケージにVRダイ及び多コアプロセッサダイを併せてパッケージングするための一例800を示す。図に示すように、VRダイ820は、多コアダイ810とパッケージ基板830との間に挟まれている。VRダイ上の各VRは、多コアプロセッサダイに向かい合った側に少なくとも1つの電力出力点例えば、880B及び890Bを有する。VRダイ上の各出力点に対応して、VRダイのほうを向いている、多コアプロセッサダイの側に電圧受取点例えば、880A及び890Aが存在している。電圧出力及び電圧受取点の各対は、図8に示すようにVRダイ及び多コアプロセッサが併せてパッケージングされる場合に電子的に互いに結合するような形態にすることができる。例えば、各電圧出力点は、接続突起の形態にすることができ。その対応する電圧受取点は、接続パッドの形態にすることができる。2つのダイが互いにパッケージングされる場合、各接続突起は、その対応する接続パッドに物理的に接触する。更に、VRダイ上及び多コアプロセッサダイ上にVID信号の接続点が存在し得る。VRダイ上のVID接続点、及び多コアプロセッサダイ上のその対応する接続点は、電圧出力及び入力接続点のそれと同様な形態にし得る。パッケージ基板における、VRダイが搭載された側の他方の側に複数の接続手段ピン、はんだボール、銅パック等など図8には示していないが存在し得る。前述の接続手段は、パッケージ基板から少なくとも部分的に突出して、VRダイ及び多コアプロセッサダイをコンピュータシステムのマザーボードに接続することができる。通常、多コアプロセッサは、そのダイ上のI/O装置を介してマザーボードと接続される。これは、図4に示すように、通常、多コアプロセッサダイの境界上に位置する。多コアプロセッサダイ上のI/O装置が、パッケージ基板内の複数の接続手段に接続するために、スルーシリコンビアTSV例えば、850B及び870Bは、多コアプロセッサダイ上のI/O領域に対応する、VRダイ上の領域に構成することができる。パッケージ基板における複数の接続手段と多コアプロセッサダイとの間の接続に加えて、パッケージ基板における複数の接続手段とVRダイとの間にも接続例えば、840及び960が存在する。前述の接続は、VRダイへの電力入力信号及び/又は制御信号用である。図9は、一パッケージにVRダイ及び多コアプロセッサダイを併せてパッケージングする一例900を示す。図に示すように、パッケージ基板930は、多コアダイ810とVRダイ920との間に挟まれていることがあり得る。VRダイ上の各VRは、パッケージ基板に向かい合った側に少なくとも1つの電力出力点例えば、980B及び990Bを有する。VRダイ上の各出力点に対応して、パッケージ基板に向かい合った、多コアプロセッサダイの側に電圧受取点例えば、980A及び990Aが存在している。電圧出力及び電圧受取点の各対は、パッケージ基板における接続線を介して互いに電子的に結合することができる。更に、VRダイ上及び多コアプロセッサダイ上にVID信号の接続点例えば、950A、950B、960A及び960Bが存在し得る。VRダイ上のVID接続点、及び多コアプロセッサダイ上のその対応する接続点は、電圧出力及び入力接続点の結合に用いるものと同様に互いに電子的に結合することができる。パッケージ基板に搭載された複数の接続手段ピン、はんだボール、銅パック等が存在し得る。複数の接続手段は、パッケージ基板から少なくとも部分的に突出して、VRダイ及び多コアプロセッサダイをコンピュータシステムのマザーボードに接続することができる。通常、多コアプロセッサは、そのダイ上にI/O装置を介してマザーボードと接続される。パッケージ基板における複数の接続手段と多コアプロセッサとの間の接続に加えて、パッケージ基板における複数の接続手段とVRダイとの間にも接続例えば、940及び970が存在する。前述の接続は、VRダイへの電力入力信号及び/又は制御信号用である。例800図8に示す又は例900図9に示すには、VRダイ及び多コアプロセッサダイのパッケージに熱結合された冷却システムが存在し得る。例えば、例800では、冷却システムは、多コアプロセッサの上表面に近い側からパッケージに熱結合することができる。例900では、冷却システムは、多コアプロセッサダイの上表面に近い側から、かつ/又はVRダイの底表面に近い側からパッケージに熱結合することができる。開示された主題の実施例は、多コアプロセッサの環境で説明しているが、本願において開示されたものは、複数の部品/装置を有し、部品/装置レベルのVcc調節、及び高速電力駆動/シャットオフを必要とし得る如何なる集積回路の電力供給及び電力管理にも用いることが可能である。開示された主題の例示的な実施例は図1乃至図9におけるブロック図及びフロー図を参照して説明しているが、開示された主題を実現する多くの他の方法を代わりに用いることができることを当業者は容易に理解できるであろう。例えば、フロー図におけるブロックの実行の順序を変更することができ、かつ/又は前述のブロック図/フロー図におけるブロックの一部を変更し、除外し、又は組み合わせることができる。前述では、開示された主題の種々の局面を説明している。説明の目的で、特定の数字、システム及び構成を表して、主題が徹底的に分かるようにしている。しかし、本開示の利益を有する当業者には、具体的な詳細なしで主題を実施することができることが明らかである。一方、開示された主題を分かりにくくすることがないように周知の特徴、構成部分又はモジュールは省略し、単純にし、組み合わせ、又は分離している。例証的な実施例を参照して、開示された主題を説明したが、この説明は、限定的な意味合いで解されることを意図するものでない。開示された主題が関係する当該技術分野における当業者に明らかである、例証的な実施例の種々の修正及び主題の他の実施例は、開示された主題の範囲内に収まるものと認められる。