半導体基板と、前記半導体基板上に設けられ多数のメモリセルが形成されたメモリセル領域と、前記半導体基板上に前記メモリセル領域に隣接して設けられたワード線の引き出し領域と、前記メモリセル領域上にゲート絶縁膜を介して形成され、浮遊ゲート電極膜、電極間絶縁膜、および、ワード線としての制御ゲート電極膜が積層形成されたゲート電極と、前記引き出し領域上にゲート絶縁膜を介して形成され、浮遊ゲート電極膜、電極間絶縁膜、および、ワード線としての制御ゲート電極膜が積層形成された電極膜構造とを備え、前記引き出し領域において、前記制御ゲート電極膜にはワード線の引き出し部が加工され、前記浮遊ゲート電極膜には前記引き出し部のパターンが加工されていない部分が設けられ、前記半導体基板には素子分離溝のパターンが形成されておらず、そして、前記引き出し領域において、前記電極間絶縁膜は、2層以上の積層された絶縁膜を有し、更に、前記電極間絶縁膜のちの最下層の絶縁膜はシリコン窒化膜であり、そして、前記メモリセル領域において、前記電極間絶縁膜は、2層以上の積層された絶縁膜を有し、更に、前記浮遊ゲート電極膜の上面上の前記電極間絶縁膜のうちの最下層の絶縁膜はシリコン窒化膜であることを特徴とする半導体装置。半導体基板と、前記半導体基板上に設けられ多数のメモリセルが形成されたメモリセル領域と、前記半導体基板上に前記メモリセル領域に隣接して設けられたワード線の引き出し領域と、前記メモリセル領域上にゲート絶縁膜を介して形成され、浮遊ゲート電極膜、電極間絶縁膜、および、ワード線としての制御ゲート電極膜が積層形成されたゲート電極と、前記引き出し領域上にゲート絶縁膜を介して形成され、浮遊ゲート電極膜、電極間絶縁膜、および、ワード線としての制御ゲート電極膜が積層形成された電極膜構造とを備え、前記引き出し領域において、前記制御ゲート電極膜にはワード線の引き出し部が加工され、前記浮遊ゲート電極膜には前記引き出し部のパターンが加工されていない部分が設けられ、前記半導体基板には素子分離溝のパターンが形成されていないことを特徴とする半導体装置。前記引き出し領域において、前記電極間絶縁膜は、2層以上の積層された絶縁膜を有し、更に、前記電極間絶縁膜のちの最下層の絶縁膜はシリコン窒化膜であることを特徴とする請求項2記載の半導体装置。前記メモリセル領域において、前記電極間絶縁膜は、2層以上の積層された絶縁膜を有し、更に、前記浮遊ゲート電極膜の上面上の前記電極間絶縁膜のうちの最下層の絶縁膜はシリコン窒化膜であることを特徴とする請求項2または3記載の半導体装置。半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に浮遊ゲート電極膜を形成する工程と、前記浮遊ゲート電極膜を形成する工程と、前記浮遊ゲート電極膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜、前記浮遊ゲート電極膜、前記ゲート絶縁膜および前記半導体基板を加工して素子分離溝を形成する工程と、前記素子分離溝にシリコン酸化膜を埋め込み、平坦化して、前記シリコン窒化膜の膜厚が設定膜厚となるように残して、素子分離絶縁膜を形成する工程と、ワード線の引き出し領域の前記シリコン窒化膜をレジストでマスクした状態で、メモリセル領域の前記素子分離絶縁膜をエッチバックし、メモリセル領域の前記浮遊ゲート電極膜上の前記シリコン窒化膜を除去する工程と、前記素子分離絶縁膜の上面、前記浮遊ゲート電極膜の側壁部、前記浮遊ゲート電極膜の上面、前記シリコン窒化膜の上面に電極間絶縁膜を形成する工程と、前記電極間絶縁膜上にワード線としての制御ゲート電極膜を形成する工程と、前記制御ゲート電極膜を加工して前記電極間絶縁膜を露出する工程と、前記引き出し領域の前記電極間絶縁膜をレジストでマスクした状態でメモリセル領域の前記電極間絶縁膜、前記浮遊ゲート電極膜および前記ゲート絶縁膜を加工する工程と、前記引き出し領域の前記レジストを除去する工程とを備えたことを特徴とする半導体装置の製造方法。前記メモリセル領域の前記素子分離絶縁膜をエッチバックする工程において、前記引き出し領域の前記シリコン窒化膜をレジストでマスクしないで、前記素子分離絶縁膜をエッチバックした後、前記メモリセル領域および前記引き出し領域の前記浮遊ゲート電極膜上の前記シリコン窒化膜を残すように構成したことを特徴とする請求項5記載の半導体装置の製造方法。そこで、ワード線の引き出し領域において、アスペクト比を低くすることによりパターンの倒壊等を防止することができる半導体装置および半導体装置の製造方法を提供する。本実施形態の半導体装置は、半導体基板と、前記半導体基板上に設けられ多数のメモリセルが形成されたメモリセル領域と、前記半導体基板上に前記メモリセル領域に隣接して設けられたワード線の引き出し領域とを備える。そして、前記メモリセル領域上にゲート絶縁膜を介して形成され、浮遊ゲート電極膜、電極間絶縁膜、および、ワード線としての制御ゲート電極膜が積層形成されたゲート電極と、前記引き出し領域上にゲート絶縁膜を介して形成され、浮遊ゲート電極膜、電極間絶縁膜、および、ワード線としての制御ゲート電極膜が積層形成された電極膜構造とを備える。更に、前記引き出し領域において、前記制御ゲート電極膜にはワード線の引き出し部が加工され、前記浮遊ゲート電極膜には前記引き出し部のパターンが加工されていない部分が設けられ、前記半導体基板には素子分離溝のパターンが形成されていないところに特徴を有する。本実施形態の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に浮遊ゲート電極膜を形成する工程と、前記浮遊ゲート電極膜を形成する工程と、前記浮遊ゲート電極膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜、前記浮遊ゲート電極膜、前記ゲート絶縁膜および前記半導体基板を加工して素子分離溝を形成する工程と、前記素子分離溝にシリコン酸化膜を埋め込み、平坦化して、前記シリコン窒化膜の膜厚が設定膜厚となるように残して、素子分離絶縁膜を形成する工程と、ワード線の引き出し領域の前記シリコン窒化膜をレジストでマスクした状態で、前記素子分離絶縁膜をエッチバックし、メモリセル領域の前記浮遊ゲート電極膜上の前記シリコン窒化膜を除去する工程と、前記素子分離絶縁膜の上面、前記浮遊ゲート電極膜の側壁部、前記浮遊ゲート電極膜の上面、前記シリコン窒化膜の上面に電極間絶縁膜を形成する工程と、前記電極間絶縁膜上にワード線としての制御ゲート電極膜を形成する工程と、前記制御ゲート電極膜を加工して前記電極間絶縁膜を露出する工程と、前記引き出し領域の前記電極間絶縁膜をレジストでマスクした状態でメモリセル領域の前記電極間絶縁膜、前記浮遊ゲート電極膜および前記ゲート絶縁膜を加工する工程と、前記引き出し領域の前記レジストを除去する工程とを備えたところに特徴を有する。以下、複数の実施形態について、図面を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。第1実施形態まず、図1は、第1実施形態のNAND型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。この図1に示すように、NAND型フラッシュメモリ装置のメモリセルアレイは、2個の選択ゲートトランジスタTrs1、Trs2と、当該選択ゲートトランジスタTrs1、Trs2間に対して直列接続された複数個例えば64個のメモリセルトランジスタTrmとからなるNANDセルユニットSUが行列状に形成される。NANDセルユニットSU内において、複数個のメモリセルトランジスタTrmは隣接するもの同士でソース/ドレイン領域を共用して形成されている。図1中X方向ワード線方向、ゲート幅方向に相当に配列されたメモリセルトランジスタTrmは、ワード線WLにより共通接続されている。また、図1中X方向に配列された選択ゲートトランジスタTrs1は選択ゲート線SGL1で共通接続され、選択ゲートトランジスタTrs2は選択ゲート線SGL2で共通接続されている。選択ゲートトランジスタTrs1のドレイン領域にはビット線コンタクトCBが接続されている。このビット線コンタクトCBは、図1中X方向に直交するY方向ゲート長方向、ビット線方向に相当に延びるビット線BLに接続されている。また、選択ゲートトランジスタTrs2はソース領域を介して図1中X方向に延びるソース線SLに接続されている。図2はメモリセル領域およびワード線の引き出し領域の一部のレイアウトパターンを示す平面図である。まず、メモリセル領域において、半導体基板としてのシリコン基板1に、図2中Y方向に沿って延びる素子分離領域としてのSTIshallowtrenchisolation2が図2中X方向に所定間隔で複数本形成されている。これによって、図2中Y方向に沿って延びる活性領域3が図2中X方向に分離形成されている。メモリセルトランジスタのワード線WLは、活性領域3と直交する方向図2中X方向に沿って延びるように形成されると共に、図2中Y方向に所定間隔で複数本形成されている。また、一対の選択ゲートトランジスタの選択ゲート線SGL1が図2中X方向に沿って延びるように形成されている。一対の選択ゲート線SGL1間の活性領域3にはビット線コンタクトCBがそれぞれ形成されている。ワード線WLと交差する活性領域3上にはメモリセルトランジスタのゲート電極MGが、選択ゲート線SGL1と交差する活性領域3上には選択ゲートトランジスタのゲート電極SGが形成されている。また、ワード線の引き出し領域において、ワード線WLの引き出し部WLaは、図2中X方向に延びるように形成され、図2中の上方の1群のワード線WLの引き出し部WLaの右端部は、図2に示すような形状に折曲されて、その先端にパッド部WLbが形成されている。尚、図2中の下方の1群のワード線WLのパッド部WLb図示しないは、図2中の左方に設けられたワード線の引き出し領域図示しないに形成されている。本実施形態の場合、1群のワード線WLのパッド部WLbは、図2中の右方に設けられたワード線の引き出し領域と、図2中の左方に設けられたワード線の引き出し領域とに交互に形成されている。尚、本実施形態においては、ワード線の引き出し領域内の活性領域3シリコン基板1は、メモリセル領域内のライン状パターンの活性領域3とは異なり、パターンの無いベタ構造となっている。次に、本実施形態のメモリセル領域におけるゲート電極構造について、図3を参照しながら説明する。図3aは、図2のA-A線ワード線方向、X方向に沿う断面を模式的に示す図であり、図3bは、図2のB-B線ビット線方向、Y方向に沿う断面を模式的に示す図である。図3a、bに示すように、p型のシリコン基板1の上部には、素子分離溝4がX方向に離間して複数形成されている。これら素子分離溝4は、活性領域3を図2中のX方向に分離している。素子分離溝4内には、素子分離絶縁膜5が形成されており、素子分離領域STI2として機能する。メモリセルトランジスタは、シリコン基板1に形成されたn型の拡散層6と、シリコン基板1上に形成されたゲート絶縁膜7と、ゲート絶縁膜7上に設けられたゲート電極MGとを含んで構成される。ゲート電極MGは、電荷蓄積層となる浮遊ゲート電極膜FGと、浮遊ゲート電極膜FG上に形成された電極間絶縁膜9と、電極間絶縁膜9上に形成された制御ゲート電極膜CGとを有する。拡散層6は、シリコン基板1の表層におけるメモリセルトランジスタのゲート電極MGの両脇に位置して形成されており、メモリセルトランジスタのソース/ドレイン領域として機能する。ゲート絶縁膜7は、シリコン基板1活性領域3上に形成されている。ゲート絶縁膜7としては、例えばシリコン酸窒化膜を用いている。浮遊ゲート電極膜FGとしては、例えばリン等の不純物がドープされた多結晶シリコン層導電層8を用いている。電極間絶縁膜9は、素子分離絶縁膜5の上面、浮遊ゲート電極膜FGの上部側面、および、浮遊ゲート電極膜FGの上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間の絶縁膜として機能する。電極間絶縁膜9としては、例えばシリコン酸化膜/シリコン窒化膜/シリコン酸化膜の積層構造それぞれの膜厚が、例えばいずれも3nmから10nmであるの膜、即ち、いわゆるONO膜を用いている。制御ゲート電極膜CGは、メモリセルトランジスタのワード線WLとして機能する導電層10を備える。導電層10は、例えばリン等の不純物がドープされた多結晶シリコン層10aと、この多結晶シリコン層10aの直上に形成されたタングステンW、コバルトCo、ニッケルNiなどの何れかの金属によってシリサイド化されたシリサイド層10bとの積層構造を有する。シリサイド層10bは、本実施形態の場合、例えばニッケルシリサイドNiSiを用いる。尚、導電層10すべてにシリサイド層10b即ち、シリサイド層単体を用いても良い。また、図3bに示すように、メモリセルトランジスタのゲート電極MGは、Y方向に並設されており、各ゲート電極MGは電極分離用の溝14によって互いに電気的に分離されている。この溝14内にはメモリセル間絶縁膜11が形成されている。このメモリセル間絶縁膜11としては、例えばTEOStetraethylorthosilicateを用いたシリコン酸化膜または低誘電率絶縁膜を用いている。メモリセル間絶縁膜11の上面、制御ゲート電極膜CGの側面および上面上には、例えばシリコン窒化膜を用いたライナー絶縁膜12が形成されている。このライナー絶縁膜12上には、例えばシリコン酸化膜を用いた層間絶縁膜13が形成されている。ライナー絶縁膜12は、シリコン酸化膜を用いた層間絶縁膜13の形成時に酸化剤が制御ゲート電極膜CGへ到達することを防ぎ、特にシリサイド層10bの酸化によるワード線WLの高抵抗化を防ぐ機能を有する。また、本実施形態のワード線の引き出し領域における断面構造メモリセル領域におけるゲート電極構造と対応する構造について、図4を参照しながら説明する。図4aは、図2のC-C線ワード線方向、X方向に沿う断面を模式的に示す図であり、図3aの断面構造と対応している。図4bは、図2のD-D線ビット線方向、Y方向に沿う断面を模式的に示す図であり、図3bの断面構造と対応している。図4a、bに示すように、シリコン基板1上にはゲート絶縁膜7と、浮遊ゲート電極膜FG8と、シリコン窒化膜15と、電極間絶縁膜9と、制御ゲート電極膜CG10と、ライナー絶縁膜12と、層間絶縁膜13とが積層形成されている。この場合、ワード線の引き出し領域においては、シリコン基板1の上部には、素子分離溝4のパターンが形成されておらず、ベタ構造となっている。ワード線の引き出し領域のゲート絶縁膜7の膜厚は、メモリセル領域のゲート絶縁膜7の膜厚よりも厚くなるように形成されている。また、シリコン窒化膜15は、素子分離溝4を加工するときにハードマスクとして用いるシリコン窒化膜15を除去せずに一部残して形成したものであり、詳しくは後述する。この構成の場合ワード線の引き出し領域においては、シリコン窒化膜15と電極間絶縁膜9が、電極間絶縁膜として機能する。即ち、電極間絶縁膜は、2層以上の積層された絶縁膜9、15を有し、更に、電極間絶縁膜の最下層の絶縁膜はシリコン窒化膜15である。そして、ワード線の引き出し領域においては、図4bに示すように、浮遊ゲート電極膜FG8、シリコン窒化膜15、および、電極間絶縁膜9には、電極分離用の溝14が形成されておらず、溝14の加工は電極間絶縁膜9の上で止まっている。次に、本実施形態によるNAND型フラッシュメモリ装置の製造方法の一例を、図5~図15に示す工程断面図を参照して説明する。尚、図5a~図15aは図3aに対応する断面構造の製造段階を模式的に示し、図5b~図15bは図3bに対応する断面構造の製造段階を模式的に示し、図5c~図15cは図4bに対応する断面構造の製造段階を模式的に示す。まず、図5に示すように、p型のシリコン基板1の表面に、ゲート絶縁膜7として例えばシリコン酸窒化膜を周知の熱酸化法と熱窒化法を組み合わせて形成する。尚、ワード線の引き出し領域図5c参照のゲート絶縁膜7の膜厚が、メモリセル領域図5a、b参照のゲート絶縁膜7の膜厚よりも厚くなるように周知のプロセスで形成する。この後、浮遊ゲート電極FGとなる例えばドープト多結晶シリコン層8を減圧化学気相成長法により成膜する。ドープト多結晶シリコン層8の不純物としては、例えばリンPを用いる。次に、図5に示すように、ドープト多結晶シリコン層8上に化学気相成長法によってシリコン窒化膜15を形成し、続いて、シリコン窒化膜15上に化学気相成長法を用いてシリコン酸化膜16を形成する。この後、シリコン酸化膜16上にフォトレジスト図示せずを塗布し、露光現像によりレジストをパターニングし、当該レジストをマスクとしてシリコン酸化膜16をRIE法によりエッチング処理する。エッチング後に、フォトレジストを除去し、シリコン酸化膜16をマスクにしてシリコン窒化膜15をエッチングし、次いで、ドープト多結晶シリコン層8浮遊ゲート電極膜FG、ゲート絶縁膜7およびシリコン基板1をエッチングすることにより、素子分離のための溝4を形成する図6a参照。次に、化学気相成長法あるいは塗布技術を用いて例えばシリコン酸化膜5を加工後の溝4に埋め込んだ後、図7に示すように、CMPchemicalmechanicalpolishingを用いてシリコン窒化膜15が露出するまで平坦化を行うことにより、素子分離絶縁膜5を形成する。この場合、図7cに示すように、ワード線の引き出し領域においては、多結晶シリコン層8浮遊ゲート電極膜FGの上に、膜厚が例えば5nm程度のシリコン窒化膜15を残すようにする。尚、図7a、bに示すように、メモリセル領域においては、多結晶シリコン層8浮遊ゲート電極膜FGの上に、膜厚が上記5nm程度よりも薄いシリコン窒化膜15が残る。次いで、図8に示すように、シリコン窒化膜15および素子分離絶縁膜5の上にレジスト17を塗布し、露光現像によりレジスト17のうちのメモリセル領域に相当する領域に開口部を形成して露出させる。即ち、ワード線の引き出し領域および周辺回路領域のシリコン窒化膜15をレジスト17で覆う。この後、当該レジスト17をマスクとしてRIE法を用いてメモリセル領域の素子分離絶縁膜シリコン酸化膜5を選択的にエッチングすることにより、浮遊ゲート電極膜FG多結晶シリコン層8間の素子分離絶縁膜5を落とし込む。続いて、薬液によるWETエッチングによりメモリセル領域の多結晶シリコン層8上に残っているシリコン窒化膜15を剥離する。更に、ワード線の引き出し領域のレジスト17を剥離する。これにより、図9に示すような構成を得る。この後、図10に示すように、露出した多結晶シリコン層8、素子分離絶縁膜5およびシリコン窒化膜15の表面に、電極間絶縁膜9を形成する。この電極間絶縁膜9としては、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜の積層構造の膜、即ち、いわゆるONO膜を周知のプロセスにより形成する。尚、電極間絶縁膜9として、単体の高誘電率絶縁膜を、または、シリコン酸化膜/高誘電率絶縁膜/シリコン酸化膜の積層構造の膜、または、シリコン窒化膜/シリコン酸化膜/シリコン窒化膜/シリコン酸化膜/シリコン窒化膜の積層構造の膜を形成しても良い。次いで、図11に示すように、電極間絶縁膜9上に化学気相成長法を用いて導電層10制御ゲート電極膜CGとなるドープト多結晶シリコン層を形成する。尚、ドープト多結晶シリコン層10の不純物としては、例えばリンPを用いる。この多結晶シリコン層10の上に、化学気相成長法によってシリコン窒化膜18とシリコン酸化膜19とを積層形成する。次に、ゲート加工を行って電極分離用の溝14図3b参照を形成してメモリセルトランジスタのゲート電極MGあるいは他のゲート電極などを分離形成する。ここでは、まず、シリコン酸化膜19の上面にフォトレジスト図示しないを塗布し、露光現像によりレジストをパターニングし、当該レジストをマスクとしてシリコン酸化膜19をRIE法によりエッチングする。エッチング後に、レジストを除去し、シリコン酸化膜19をマスクとしてシリコン窒化膜18をエッチングし、続いて、エッチングしたシリコン窒化膜18をマスクとして多結晶シリコン層10をエッチングし、図12に示すような構成を得る。この場合、エッチング加工は、電極間絶縁膜9の上で止める。この後、図13に示すように、シリコン窒化膜18、多結晶シリコン層10および電極間絶縁膜9の上にレジスト20を塗布し、露光現像によりレジスト20のうちのメモリセル領域に相当する領域に開口部を形成して露出させる。即ち、ワード線の引き出し領域および周辺回路領域のシリコン窒化膜18、多結晶シリコン層10および電極間絶縁膜9をレジスト20で覆う。この後、当該レジスト20をマスクとして電極間絶縁膜9、多結晶シリコン膜8、ゲート絶縁膜7を順次エッチングして電極分離用の溝14を形成し、ゲート電極MGを形成する。これにより、図14に示すような構成を得る。この後、ワード線の引き出し領域のレジスト20を除去する。更に、薬液によるWETエッチングにより多結晶シリコン層10上に残っているシリコン窒化膜18を剥離することにより、図15に示すような構成を得る。次いで、溝14の内底部のシリコン基板1の表面に、イオン注入法を用いて不純物をドーピングし、拡散層6を形成する。次に、溝14内に、セルゲート間絶縁膜としてメモリセル間絶縁膜11を形成した後、平坦化し、落とし込む。更に、多結晶シリコン層導電層10の上部にニッケルシリサイドNiSi層10bを形成した後、図3、図4に示すように、ライナー絶縁膜12と層間絶縁膜13を形成する。さらに、図示はしないが、コンタクトの形成や配線層の形成などの工程を経てNAND型フラッシュメモリ装置のチップが形成される。このような構成の本実施形態によれば、ワード線の引き出し領域において、制御ゲート電極膜CG導電層10にはワード線WLの引き出し部WLaが加工され、浮遊ゲート電極膜FG多結晶シリコン層8にはワード線WLの引き出し部WLaのパターンが加工されていない構成即ち、ベタ構造とし、更に、半導体基板には素子分離溝4のパターンが形成されていない構成即ち、ベタ構造とした。これにより、ワード線の引き出し領域において、アスペクト比が低い構成となるので、パターンの倒壊等を防止することができる。ここで、ワード線の引き出し領域において、浮遊ゲート電極膜FG多結晶シリコン層8を上記したようにベタ構造とした場合、制御ゲート電極膜CGと浮遊ゲート電極膜FGとの間の絶縁が電極間絶縁膜9だけとなるため、書き込み時にワード線WL制御ゲート電極膜CGに高い電圧が印加された際に、ベタ構造となった浮遊ゲート電極膜FG部分が十分に昇圧されず電極間絶縁膜9が破壊され、制御ゲート電極膜CGと浮遊ゲート電極膜FGが導通してしまう可能性がある。尚、浮遊ゲート電極膜FGにワード線WLの引き出し部WLaのパターンを加工している構成の場合には、電極間絶縁膜9が破壊されて制御ゲート電極膜CGと浮遊ゲート電極膜FGが導通しても、ワード線WLがそれぞれ独立しているので、問題がない。しかし、本実施形態のように、浮遊ゲート電極膜FGがベタ構造である場合、他のワード線WLと干渉してしまう。そこで、本実施形態では、通常の膜構造の電極間絶縁膜9の下部にハードマスク用のシリコン窒化膜15を残し、このシリコン窒化膜15と電極間絶縁膜9とから電極間絶縁膜として機能する。即ち、電極間絶縁膜を、2層以上の積層された絶縁膜を有する構成とし、更に、電極間絶縁膜のちの最下層の絶縁膜がシリコン窒化膜15とした。本実施形態によれば、書き込み時等にワード線WLに高い電圧を印加するときに、電極間絶縁膜9が破壊されて制御ゲート電極膜CGと浮遊ゲート電極膜FGが導通することを抑制できる。第2実施形態図16および図17は、第2実施形態を示す。尚、第1実施形態と同一構成には、同一符号を付している。図17aは、図16のE-E線ビット線方向、Y方向に沿う断面を模式的に示す図であり、図17bは、図16のF-F線ビット線方向、Y方向に沿う断面を模式的に示す図である。第1実施形態では、ワード線の引き出し領域において、浮遊ゲート電極膜FGをベタ構造で残すように構成したが、第2実施形態では、浮遊ゲート電極膜FGのうちの図16にて斜線領域Pで示す領域については、浮遊ゲート電極膜FG多結晶シリコン層8を加工し、更に、ゲート絶縁膜7の膜厚のほぼ半分程度まで加工して溝21を形成している。この溝21の図16中の左右方向ワード線方向の幅寸法は、100~200nm程度であり、メモリセル領域内の電極分離用の溝14の図16中の上下方向ビット線方向の幅寸法20nm程度に比べて幅広である。上記溝21を形成するに製造方法としては、第1実施形態の図8に示す工程において、レジスト17を塗布した後、露光現像によりレジスト17のうちのメモリセル領域に対応する部分を開口するときに、上記図16にて斜線領域Pで示す領域に対応する部分も開口する。これにより、素子分離溝4を形成加工するときに、多結晶シリコン層8の上に残されたシリコン窒化膜15のうちの図16にて斜線領域Pで示す領域に対応する部分を開口させる。また、第1実施形態の図13に示す工程において、レジスト20を塗布した後、露光現像によりレジスト20のうちのメモリセル領域に対応する部分を開口するときに、上記図16にて斜線領域Pで示す領域に対応する部分も開口する。これ以外の製造工程は、第1実施形態の製造方法と同様に構成すれば良い。上述した以外の第2実施形態の構成は、第1実施形態と同じ構成となっている。従って、第2実施形態においても、第1実施形態とほぼ同じ作用効果を得ることができる。特に、第2実施形態によれば、浮遊ゲート電極膜FGのうちの図16にて斜線領域Pで示す領域にゲート絶縁膜7まで到達する溝21を形成したので、浮遊ゲート電極膜FGが凹凸を有する構造となることから、ワード線の引き出し領域の構造体としての強度を高くすることができる。第3実施形態図18は、第3実施形態を示す。尚、第2実施形態と同一構成には、同一符号を付している。第2実施形態では、素子分離溝4を形成加工するときに、多結晶シリコン層8の上に残されたシリコン窒化膜15のうちの図16にて斜線領域Pで示す領域に対応する部分を開口させるようにしたが、第3実施形態では、素子分離溝4を形成するときに、多結晶シリコン層8の上に残されたシリコン窒化膜15のうちの図16にて斜線領域Pで示す領域に対応する部分を開口させないようにした。即ち、第1実施形態の図8に示す工程において、レジスト17を塗布した後、露光現像によりレジスト17のうちのメモリセル領域に対応する部分を開口し、図16にて斜線領域Pで示す領域に対応する部分については、開口させないようにした。上述した以外の第3実施形態の構成は、第2実施形態と同じ構成となっている。従って、第3実施形態においても、第2実施形態とほぼ同じ作用効果を得ることができる。特に、第3実施形態によれば、浮遊ゲート電極膜FGのうちの図16にて斜線領域Pで示す領域に形成された溝21は、浮遊ゲート電極膜FG多結晶シリコン層8のうちの下半部程度まで到達する溝21を形成することができる。この第2実施形態の場合も、浮遊ゲート電極膜FGが凹凸を有する構造となることから、ワード線の引き出し領域の構造体としての強度を高くすることができる。第4実施形態図19ないし図25は、第4実施形態を示す。尚、第1実施形態と同一構成には、同一符号を付している。第1実施形態では、図9に示すように、ワード線の引き出し領域の多結晶シリコン層8の上にシリコン窒化膜15を残し、メモリセル領域の多結晶シリコン層8の上にはシリコン窒化膜15を残さないようにしたが、第4実施形態では、図19に示すように、メモリセル領域の多結晶シリコン層8の上にもシリコン窒化膜15を残すようにした。この場合、メモリセル領域の多結晶シリコン層8の上に残されたシリコン窒化膜15の膜厚は、ワード線の引き出し領域の多結晶シリコン層8の上に残されたリコン窒化膜15の膜厚5nm程度よりも薄い。具体的には、第1実施形態の図5ないし図7に示す各工程を実行した後、レジスト17を塗布することなく第1実施形態の図8に示す工程を実行せずに、図19に示すように、RIE法を用いてメモリセル領域の素子分離絶縁膜シリコン酸化膜5を選択的にエッチングすることにより、浮遊ゲート電極膜FG多結晶シリコン層8間の素子分離絶縁膜5を落とし込む。この場合、シリコン窒化膜15が残留するようにシリコン酸化膜5に対してエッチング選択比の取れる条件でエッチングする。この後、シリコン窒化膜15を剥離することなく、図20に示すように、多結晶シリコン層8の側壁部、シリコン窒化膜15の上面、および、素子分離絶縁膜5の上面に、電極間絶縁膜9を形成する。この電極間絶縁膜9としては、いわゆるONO膜を周知のプロセスにより形成する。次いで、図21に示すように、電極間絶縁膜9上に化学気相成長法を用いて導電層10制御ゲート電極膜CGとなるドープト多結晶シリコン層を形成する。尚、ドープト多結晶シリコン層10の不純物としては、例えばリンPを用いる。この多結晶シリコン層10の上に、化学気相成長法によってシリコン窒化膜18とシリコン酸化膜19とを積層形成する。次に、ゲート加工を行って電極分離用の溝14図3b参照を形成してメモリセルトランジスタのゲート電極MGあるいは他のゲート電極などを分離形成する。ここでは、まず、シリコン酸化膜19の上面にフォトレジスト図示しないを塗布し、露光現像によりレジストをパターニングし、当該レジストをマスクとしてシリコン酸化膜19をRIE法によりエッチングする。エッチング後に、レジストを除去し、シリコン酸化膜19をマスクとしてシリコン窒化膜18をエッチングし、続いて、エッチングしたシリコン窒化膜18をマスクとして多結晶シリコン層10をエッチングし、図22に示すような構成を得る。この場合、エッチング加工は、電極間絶縁膜9の上で止める。この後、シリコン窒化膜18、多結晶シリコン層10および電極間絶縁膜9の上にレジスト20を塗布し、露光現像によりレジスト20のうちのメモリセル領域に相当する領域に開口部を形成して露出させる。即ち、ワード線の引き出し領域および周辺回路領域のシリコン窒化膜18、多結晶シリコン層10および電極間絶縁膜9をレジスト20で覆う。この後、レジスト20をマスクとして電極間絶縁膜9、シリコン窒化膜15、多結晶シリコン層8、ゲート絶縁膜7を順次エッチングして電極分離用の溝14を形成し、ゲート電極MGを形成する。これにより、図24に示すような構成を得る。この後、レジスト20を除去し、更に、シリコン窒化膜18を剥離して、図25に示すような構成を得る。上述した以外の第4実施形態の構成は、第1実施形態と同じ構成となっている。従って、第4実施形態においても、第1実施形態とほぼ同じ作用効果を得ることができる。特に、第4実施形態によれば、メモリセル領域において、電極間絶縁膜9の下部にシリコン窒化膜15を残し、シリコン窒化膜15と電極間絶縁膜9を用いて電極間絶縁膜を構成したので、微細化に伴って問題となる電極間絶縁膜のリーク電流を抑制することができる。メモリセル領域の浮遊ゲート電極膜FGは、微細化に伴い、尖った形状になることから、電界集中による電極間絶縁膜のリーク電流が大きくなるため、メモリセルの書き込み飽和特性が悪化したり、一旦、書き込んだメモリセルからの閾値落ちが発生したりするという場合がある。これに対して、第4実施形態によれば、メモリセルの浮遊ゲート電極膜FGの上部にシリコン窒化膜15が形成されているので、電極間絶縁膜の実効的酸化膜厚が厚くなり、電子をトラップしてリーク電流を抑制することができ、また、書き込み飽和特性を改善できる。また、第4実施形態では、第1実施形態に比べて、レジスト17の塗布、露光現像処理が不要になるから、工程数を削減することができる。その他の実施形態以上説明した複数の実施形態に加えて以下のような構成を採用しても良い。上記した各実施形態では、ワード線の引き出し領域のシリコン基板1をベタ構造としたが、これに代えて、ワード線の引き出し領域のシリコン基板1にラインアンドスペースパターン状の溝を形成しても良い。第1実施形態では、メモリセル領域のSTI2の素子分離絶縁膜シリコン酸化膜5をエッチバックした後、多結晶シリコン層8上のシリコン窒化膜15の剥離プロセスを実行したが、これに代えて、素子分離絶縁膜シリコン酸化膜5のエッチバックとシリコン窒化膜15の剥離プロセスを同時に実行しても良い。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。