"第1の方向に直列接続された複数の第1のメモリセル、前記複数の第1のメモリセルとソース線との間に接続された第1のソース線側選択ゲートトランジスタ及び前記複数の第1のメモリセルとビット線との間に接続された第1のビット線側選択ゲートトランジスタを具備する第1のNANDセルユニットを有し、前記第1のメモリセルが、第1の半導体層と、前記第1の半導体層の上に形成された第1のゲート絶縁層と、前記第1のゲート絶縁層の上に形成された第1の浮遊ゲートとを有し、前記第1のソース線側選択ゲートトランジスタ及び第1のビット線側選択ゲートトランジスタが、前記第1の半導体層と、前記第1のゲート絶縁層と、前記第1のゲート絶縁層の上に形成された第1の選択ゲートとを有する第1のメモリセルアレイ層と、前記第1のメモリセルアレイ層の上に形成された第1の絶縁層と、前記第1の絶縁層の上に形成され、前記第1の方向に直列接続された複数の第2のメモリセル、前記複数の第2のメモリセルとソース線との間に接続された第2のソース線側選択ゲートトランジスタ及び前記複数の第2のメモリセルとビット線との間に接続された第2のビット線側選択ゲートトランジスタを具備する第2のNANDセルユニットを有し、前記第2のメモリセルが、第2の浮遊ゲートと、前記第2の浮遊ゲートの上に形成された第2のゲート絶縁層と、前記第2のゲート絶縁層の上に形成された第2の半導体層とを有し、前記第2のソース線側選択ゲートトランジスタ及び前記第2のビット線側選択ゲートトランジスタが、第2の選択ゲートと、前記第2のゲート絶縁層と、前記第2のゲート絶縁層の上に形成された前記第2の半導体層を有する第2のメモリセルアレイ層と、前記第1の絶縁層を介して上下に位置する前記第1及び前記第2の浮遊ゲートの前記第1の方向の両側面にゲート間絶縁層を介して形成され、前記第1の方向と直交する第2の方向に延びる制御ゲートと、前記第1の絶縁層を介して上下に位置する前記第1及び第2の選択ゲートの前記第1の方向の両側面に前記ゲート間絶縁層を介して形成され、前記第2の方向に延び、前記第1及び第2の半導体層並びに前記第1及び第2のゲート絶縁層と共に補助トランジスタを形成する補助ゲートとを備え、前記補助ゲートは、前記ソース線と前記ソース線側の前記第1及び第2の選択ゲートとの間にゲート間絶縁層を介して形成され、前記第2の方向に延び、第1の補助トランジスタのゲートとなる第1の補助ゲートと、前記ソース線側の前記第1及び第2の選択ゲートと前記複数の第1及び第2のメモリセルとの間にゲート間絶縁層を介して形成され、前記第2の方向に延び、第2の補助トランジスタのゲートとなる第2の補助ゲートと、前記複数の第1及び第2のメモリセルと前記ビット線側の前記第1及び第2の選択ゲートとの間にゲート間絶縁層を介して形成され、前記第2の方向に延び、第3の補助トランジスタのゲートとなる第3の補助ゲートと、前記ビット線側の前記第1及び第2の選択ゲートと前記ビット線との間にゲート間絶縁層を介して形成され、前記第2の方向に延び、第4の補助トランジスタのゲートとなる第4の補助ゲートとを備え、書き込み動作時に、記第1の補助ゲートに前記第1の補助トランジスタをオフする第1の電圧を印加し、前記第3及び第4の補助ゲートに前記第3及び第4の補助トランジスタをオンする第2の電圧を印加し、前記第2の補助ゲートに前記第1の電圧と前記第2の電圧の中間の電圧を印加し、読出し動作又は書き込み動作時に、前記読出し動作又は書き込み動作の対象となる前記NANDセルユニットと前記ソース線を介して隣接するNANDセルユニットの前記第1の補助トランジスタをオフ状態にする事を特徴とする不揮発性半導体記憶装置。第1の方向に直列接続された複数の第1のメモリセル、前記複数の第1のメモリセルとソース線との間に接続された第1のソース線側選択ゲートトランジスタ及び前記複数の第1のメモリセルとビット線との間に接続された第1のビット線側選択ゲートトランジスタを具備する第1のNANDセルユニットを有し、前記第1のメモリセルが、第1の半導体層と、前記第1の半導体層の上に形成された第1のゲート絶縁層と、前記第1のゲート絶縁層の上に形成された第1の浮遊ゲートとを有し、前記第1のソース線側選択ゲートトランジスタ及び第1のビット線側選択ゲートトランジスタが、前記第1の半導体層と、前記第1のゲート絶縁層と、前記第1のゲート絶縁層の上に形成された第1の選択ゲートとを有する第1のメモリセルアレイ層と、前記第1のメモリセルアレイ層の上に形成された第1の絶縁層と、前記第1の絶縁層の上に形成され、前記第1の方向に直列接続された複数の第2のメモリセル、前記複数の第2のメモリセルとソース線との間に接続された第2のソース線側選択ゲートトランジスタ及び前記複数の第2のメモリセルとビット線との間に接続された第2のビット線側選択ゲートトランジスタを具備する第2のNANDセルユニットを有し、前記第2のメモリセルが、第2の浮遊ゲートと、前記第2の浮遊ゲートの上に形成された第2のゲート絶縁層と、前記第2のゲート絶縁層の上に形成された第2の半導体層とを有し、前記第2のソース線側選択ゲートトランジスタ及び前記第2のビット線側選択ゲートトランジスタが、第2の選択ゲートと、前記第2のゲート絶縁層と、前記第2のゲート絶縁層の上に形成された前記第2の半導体層を有する第2のメモリセルアレイ層と、前記第1の絶縁層を介して上下に位置する前記第1及び前記第2の浮遊ゲートの前記第1の方向の両側面にゲート間絶縁層を介して形成され、前記第1の方向と直交する第2の方向に延びる制御ゲートと、前記第1の絶縁層を介して上下に位置する前記第1及び第2の選択ゲートの前記第1の方向の両側面に前記ゲート間絶縁層を介して形成され、前記第2の方向に延び、前記第1及び第2の半導体層並びに前記第1及び第2のゲート絶縁層と共に補助トランジスタを形成する補助ゲートとを備えることを特徴とする不揮発性半導体記憶装置。前記補助ゲートは、前記ソース線と前記ソース線側の前記第1及び第2の選択ゲートとの間にゲート間絶縁層を介して形成され、前記第2の方向に延び、第1の補助トランジスタのゲートとなる第1の補助ゲートと、前記ソース線側の前記第1及び第2の選択ゲートと前記複数の第1及び第2のメモリセルとの間にゲート間絶縁層を介して形成され、前記第2の方向に延び、第2の補助トランジスタのゲートとなる第2の補助ゲートと、前記複数の第1及び第2のメモリセルと前記ビット線側の前記第1及び第2の選択ゲートとの間にゲート間絶縁層を介して形成され、前記第2の方向に延び、第3の補助トランジスタのゲートとなる第3の補助ゲートと、前記ビット線側の前記第1及び第2の選択ゲートと前記ビット線との間にゲート間絶縁層を介して形成され、前記第2の方向に延び、第4の補助トランジスタのゲートとなる第4の補助ゲートとを備えることを特徴とする請求項2記載の不揮発性半導体記憶装置。書き込み動作時に、記第1の補助ゲートに前記第1の補助トランジスタをオフする第1の電圧を印加し、前記第3及び第4の補助ゲートに前記第3及び第4の補助トランジスタをオンする第2の電圧を印加し、前記第2の補助ゲートに前記第1の電圧と前記第2の電圧の中間の電圧を印加することを特徴とする請求項2又は3記載の不揮発性半導体記憶装置。読出し動作又は書き込み動作時に、前記読出し動作又は書き込み動作の対象となる前記NANDセルユニットと前記ソース線を介して隣接するNANDセルユニットの前記第1の補助トランジスタをオフ状態にする事を特徴とする請求項3記載の不揮発性半導体記憶装置。第1の半導体層の上に第1のゲート絶縁層及び浮遊ゲート形成層を形成し、前記浮遊ゲート形成層、前記第1のゲート絶縁層及び前記第1の半導体層に第1の方向に直交する第の2方向に所定の間隔で前記第1の方向に延びる溝を形成して第1の素子分離絶縁層を埋め込み、前記浮遊ゲート形成層及び前記第1の素子分離絶縁層の上に第1の絶縁層を形成し、前記第1の絶縁層の上に更に浮遊ゲート形成層を形成し、前記第1の絶縁層及び前記第1の絶縁層を介して形成された前記浮遊ゲート形成層に前記第2の方向に延びる複数の溝を形成してゲート間絶縁層で覆い、前記ゲート間絶縁層に制御ゲート及び補助ゲートを埋め込むことを特徴とする不揮発性半導体装置の製造方法。本発明は、制御性の高い不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。実施形態に係る不揮発性半導体記憶装置は、第1の方向に直列接続された複数の第1のメモリセル、複数の第1のメモリセルとソース線との間に接続された第1のソース線側選択ゲートトランジスタ及び複数の第1のメモリセルとビット線との間に接続された第1のビット線側選択ゲートトランジスタを具備する第1のNANDセルユニットを有し、第1のメモリセルが、第1の半導体層と、第1の半導体層の上に形成された第1のゲート絶縁層と、第1のゲート絶縁層の上に形成された第1の浮遊ゲートとを有し、第1のソース線側選択ゲートトランジスタ及び第1のビット線側選択ゲートトランジスタが、第1の半導体層と、第1のゲート絶縁層と、第1のゲート絶縁層の上に形成された第1の選択ゲートとを有する第1のメモリセルアレイ層と、第1のメモリセルアレイ層の上に形成された第1の絶縁層と、第1の絶縁層の上に形成され、第1の方向に直列接続された複数の第2のメモリセル、複数の第2のメモリセルとソース線との間に接続された第2のソース線側選択ゲートトランジスタ及び複数の第2のメモリセルとビット線との間に接続された第2のビット線側選択ゲートトランジスタを具備する第2のNANDセルユニットを有し、第2のメモリセルが、第2の浮遊ゲートと、第2の浮遊ゲートの上に形成された第2のゲート絶縁層と、第2のゲート絶縁層の上に形成された第2の半導体層とを有し、第2のソース線側選択ゲートトランジスタ及び第2のビット線側選択ゲートトランジスタが、第2の半導体層と、第2のゲート絶縁層と、第2のゲート絶縁層の上に形成された第2の選択ゲートを有する第2のメモリセルアレイ層と、第1の絶縁層を介して上下に位置する第1及び第2の浮遊ゲートの第1の方向の両側面にゲート間絶縁層を介して形成され、第1の方向と直交する第2の方向に延びる制御ゲートと、第1の絶縁層を介して上下に位置する第1及び第2の選択ゲートの第1の方向の両側面にゲート間絶縁層を介して形成され、第2の方向に延び、第1及び第2の半導体層並びに第1及び第2のゲート絶縁層と共に補助トランジスタを形成する補助ゲートとを備える。以下、添付の図面を参照して実施の形態について説明する。[基本となるメモリセルアレイ構造]まず、第1の実施形態の説明に先立ち、本実施形態に係る不揮発性半導体記憶装置の基本となるNAND型フラッシュメモリのメモリセル構造について説明する。本実施形態では、浮遊ゲートと制御ゲートのカップリングを確保するセル構造の一つとしてスタックゲート構造でなく、浮遊ゲートの両側面に制御ゲートを埋め込んで、浮遊ゲートとその両側の制御ゲートとをカップリングさせるゲート構造を有する。図29は、この構造を採用した比較例のNAND型フラッシュメモリのメモリセルアレイ1の構造を示す図、図30は同メモリセルアレイ1の等価回路図である。メモリセルアレイ50は、電気的書き換え可能なM個の不揮発性メモリセルMC0-MCM-1が直列接続されたNANDストリングと、このNANDストリングの両端に接続される選択ゲートトランジスタS1,S2を備えるNANDセルユニットNUが複数配列されている。NANDセルユニットNUの一端選択ゲートトランジスタS1側はビット線BLに、他端選択ゲートトランジスタS2側は共通ソース線CELSRCに接続される。選択ゲートトランジスタS1、S2のゲート電極は選択ゲート線SGD、SGSに接続される。また、メモリセルMC0~MCM-1の両側に配置された制御ゲート電極はそれぞれワード線WL0~WLMに接続されている。ビット線BLは、センスアンプ回路60に接続され、ワード線WL0~WLM及び選択ゲート線SGD、SGSは、ロウデコーダ回路70に接続されている。基板に形成されたp型ウェル51にはメモリセルMCを構成するMOSFETのソース、ドレインとして機能するn型拡散層52が形成されている。またウェル51の上にはトンネル絶縁膜として機能するゲート絶縁膜53を介して浮遊ゲートFG54が形成され、この浮遊ゲート54の両側面にはゲート間絶縁層IPD55を介して制御ゲートCG56が形成されている。制御ゲート56は、ワード線WLを構成する。また、選択ゲートトランジスタS1、S2は、ウェル51の上にゲート絶縁層53を介して選択ゲート57を有している。選択ゲート57は、選択ゲート線SGS,SGDを構成する。メモリセルMCと選択ゲートトランジスタS1,S2とは、隣接するもの同士でドレインおよびソースを共有する形でNAND接続されている。1つのメモリセルMCに1ビットのデータが記憶される1ビット/セルの場合、NANDセルユニットNUに交差するワード線WLに沿って形成されるメモリセルMCに1ページのデータが記憶される。また、1つのメモリセルMCに2ビットのデータが記憶される2ビット/セルの場合、ワード線WLに沿って形成されるメモリセルMCに、2ページ上位ページUPPER、下位ページLOWERのデータが記憶される。1つのブロックBLKは、ワード線WLを共有する複数のNANDセルユニットNUを含む。1つのブロックBLKは、データ消去動作の一単位を形成する。1つのメモリセルアレイ1において1つのブロックBLK中のワード線WLの数は、M1本であり、1ブロック中のページ数は、2ビット/セルの場合、M×2=128ページとなる。書き込み対象のメモリセルMCにデータを書き込む場合には、浮遊ゲート54の両側の制御ゲート56の電圧を所定の書き込み電圧まで引き上げ、その両側から両端までの制御ゲート56が交互に低電圧及び高電圧となるように順次電圧値を低くしていくことにより、非選択メモリセルに誤書き込みが生じるのを防止する。[第1の実施形態][全体構成]図1は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置のブロック図である。この不揮発性半導体記憶装置は、複数のメモリセルMCがNAND接続されたNANDストリングを複数備えたメモリセルアレイ1を備える。メモリセルアレイ1のビット線BL方向に隣接する位置には、メモリセルアレイ1のビット線BLを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路2が設けられている。また、メモリセルアレイ1のワード線WL方向に隣接する位置には、メモリセルアレイ1のワード線WLを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路3が設けられている。データ入出力バッファ4は、外部のホスト9にI/O線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ4は、受け取った書き込みデータをカラム制御回路2に送り、カラム制御回路2から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ4に供給されたアドレスは、アドレスレジスタ5を介してカラム制御回路2及びロウ制御回路3に送られる。また、ホスト9からデータ入出力バッファ4に供給されたコマンドは、コマンドインターフェイス6に送られる。コマンドインターフェイス6は、ホスト9からの外部制御信号を受け、データ入出力バッファ4に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン7に転送する。ステートマシン7は、この不揮発性メモリ全体の管理を行うもので、ホスト9からのコマンドをコマンドインターフェイス6を介して受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホスト9は、ステートマシン7が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。また、ステートマシン7によって電圧生成回路10が制御される。この制御により、電圧生成回路10は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路2及びロウ制御回路3で選択された任意の配線へ転送することが可能である。[メモリセルアレイの構造]次に、第1の実施形態に係るメモリセルアレイ構造について説明する。図2は、第1の実施形態に係るメモリセルアレイ構造の斜視図、図3は図1のGCゲート方向から見た断面図、図4は図3のA-A′,B-B′及びC-C′の各線で切断し、図2のAAアクティブエリア方向から見た断面図である。なお、内部構造を視認可能とするために、一部構成を省略して図示している。このメモリセルアレイ構造は、図29及び図30に示したメモリセルアレイ構造を上下反転させて積層すると共に、上下のメモリセルアレイ層で制御ゲートを共有するようにしたものである。すなわち、図2に示すように、絶縁体のベース30の上に、チャネルを形成するボディとなる第1の半導体層11及び第2の半導体層21が上下に配置され、その間に第1のゲート絶縁層12を介して第1の半導体層11の上面に対向する第1の浮遊ゲート13と第2のゲート絶縁層22を介して第2の半導体層21の下面に対向する第2の浮遊ゲート23が第1の絶縁層31を介して上下に積層されている。これら半導体層11,21、ゲート絶縁層12,22及び浮遊ゲート13,23は、図3aのA-A′断面からも明らかなように、AA方向第1の方向に延びる層間絶縁層15,25を介してGC方向第2の方向に互いに絶縁分離されている。浮遊ゲート13,23の積層構造体は、NAND配列を形成するように、半導体層11,21に沿ってAA方向に所定間隔で複数形成されている。各浮遊ゲート13,23の積層体のAA方向の両側には、ゲート間絶縁層IPD:インターポリ絶縁層32を介してGC方向に延びる制御ゲート33が形成されている。制御ゲート33は、上下の浮遊ゲート13,23に側面からカップリングするように、これら浮遊ゲート13,23に共通に設けられている。制御ゲート33と第2のゲート絶縁層22との間には、マスク材33mが設けられている。そして、下側の第1の半導体層11、第1のゲート絶縁層12、第1の浮遊ゲート13、ゲート間絶縁層32及び制御ゲート33が、下側の第1のメモリセルMC1の構成に含まれる。また、上側の第2の半導体層21、第2のゲート絶縁層22、第2の浮遊ゲート23、ゲート間絶縁層32及び制御ゲート33が、上側の第2のメモリセルMC2の構成に含まれる。浮遊ゲート13,23の積層構造体の配列方向の両端の制御ゲート33に隣接する位置には、選択ゲートトランジスタS11,S12,S21,S22図3を形成する第1の選択ゲート16及び第2の選択ゲート26が配置されている。これら選択ゲート16,26は、第1の絶縁層31を介して上下に積層され、それぞれゲート絶縁層12,22を介して半導体層11,21に対向している。第1の選択ゲート16にはGC方向に延びる第1の選択ゲート線17が埋め込まれ、第2の選択ゲート26にはGC方向に延びる第2の選択ゲート線27とマスク材27mとが埋め込まれている。これら選択ゲート線17,27は、層間絶縁層34を介して互いに絶縁分離されている。そして、下側の第1のNANDセルユニットNU1には下側のNAND接続されたメモリセルMC1と選択ゲートトランジスタS11,S21を含み、第1のメモリセルアレイ層10は第1の素子分離絶縁層15を介してGC方向に配列された複数のNANDセルユニットNU1を含む。また、上側の第2のNANDセルユニットNU2には上側のNAND接続されたメモリセルMC2と選択ゲートトランジスタS12,S22を含み、第2のメモリセルアレイ層20にはGC方向に配列された複数のNANDセルユニットNU2を含む。以上の構成によれば、図5に等価回路を示すように、上下のNANDセルユニットNU1,NU2の上下に対応するメモリセルMC1,MC2の浮遊ゲート13,23は、両側のワード線WLとのカップリングによって同時に駆動され、共通のビット線BLと接続される。これに対し、選択ゲートトランジスタS11~S22は、上下のビット線BLに対してそれぞれ独立して設けられ、いずれか一方が選択状態にされることにより、NANDセルユニットNU1,NU2を選択的にアクティブにすることができる。[補助トランジスタ]図3に示す通り、本実施形態に係る不揮発性半導体記憶装置は、ソース線コンタクト36とソース線側選択ゲートトランジスタS21,S22との間に第1の補助ゲート91eを有しており、第1の半導体層11との間に第1の下部補助トランジスタ91aを、第2の半導体層21との間に第1の上部補助トランジスタ91bを形成する。同様に、ソース線側選択ゲートトランジスタS21,S22と、第1、第2の浮遊ゲート13、23との間に第2の補助ゲート92eを、第1、第2の浮遊ゲート13、23とビット線側選択ゲートトランジスタS11,S12との間に第3の補助ゲート93eを、ビット線側選択ゲートトランジスタS11,S12とビット線コンタクト35との間に第4の補助ゲート94eをそれぞれ有している。第1の半導体層11及び第2の半導体層21との間に第2の下部補助トランジスタ92aと第2の上部補助トランジスタ92b、第3の下部補助トランジスタ93aと第3の上部補助トランジスタ93b、及び第4の下部補助トランジスタ94a及び第4の上部補助トランジスタ94bを形成する。[コンタクト]NANDセルユニットNU1,NU2の一端の半導体層11,21には、これらに共通の上下に延びて図示しないビット線BLにつながるビット線コンタクト35が形成されている。また、NANDセルユニットNU1,NU2の他端の半導体層11,21には、これらに共通の上下に延びて図示しないソース線につながるソース線コンタクト36が形成されている。更に、制御ゲート33の端部にはワード線コンタクト37図2が形成され、選択ゲート線17,27の端部には選択ゲート線コンタクト38図2が接続されている。ビット線コンタクト35は下部コンタクト35a及び上部コンタクト35bを備える。下部コンタクト35aは、第1のゲート絶縁層12に設けられた第1の溝81を介して第1の半導体層11に接続されている。本実施形態における下部コンタクト35aは、後述のとおり第1の浮遊ゲート13と同時に形成される。従って、下部コンタクト35aと第1の半導体層11のGC方向における幅は略一致している。又、下部コンタクト35aは第1の浮遊ゲート13と同一の素材から形成されており、第1の素子分離絶縁層15を介して第1の半導体層11と同一の間隔で同一直線状に形成されている。又、上部コンタクト35bは、第2の半導体層21、第2のゲート絶縁層22、第1の絶縁層31を介して下部コンタクト35aの上部に形成された、第2の浮遊ゲート23と同一の素材により形成されている上部コンタクト層、第1の絶縁層31及び下部コンタクト35aの上部を貫通する様に設けられたビアホールを介して埋め込まれている。[動作方法]次に、本実施形態に係る不揮発性半導体記憶装置の動作方法について説明する。チャネルボディ、浮遊ゲート、ビット線やソース線等の電極のうち、ある電極第1の電極が第1の電位、他の電極第2の電極が第1の電位と異なる第2の電位である時、第1の電極と第2の電極の間に生じた電位差が一定値を超えると、GIDLGateInducedDrainLeadageやSCE等の誤動作が生じる事がある。この様な問題は、上記電極間に設けられた絶縁膜の薄膜化に伴って顕著に発生する様になる。本実施形態に係る不揮発性半導体記憶装置は、第1~第4の補助ゲート91e~94eのうち、第1の電極及び第2の電極に絶縁層を介して隣接するもの第3の電極に第1の電極と第2の電極との間に生じた電位差を緩和させる第3の電圧を印加する。この第3の電圧の印加によって、GIDLやSCE等の誤動作を抑制することが可能となる。尚、第3の電圧は、第1の電圧値と第2の電圧値との間の値に設定することが考えられる。[書き込み動作]図6は、本実施形態に係る不揮発性半導体記憶装置の書き込み動作について説明する為の概略図である。以下、書き込み動作の対象となる選択メモリセルMCselectを含む選択NANDセルユニットをNU12、第1の絶縁層31を介してNANDセルユニットNU12と接続される非選択NANDセルユニットをNU11、NANDセルユニットNU11及びNU12と素子分離絶縁膜15及び25図4を介してGC方向に隣接し、同一のソース線SLに接続されている非選択NANDセルユニットを、それぞれNU21及びNU22とする。書き込み動作に際しては、まず、選択NANDセルユニットNU12に接続されている選択ビット線BL1に選択ビット線電圧VBL_select例えば0Vを、非選択ビット線BL2に非選択ビット線電圧VBL_inhibit例えばVddを印加する。又、ソース線SLにはソース線電圧VSL_write例えば0Vを印加する。又、第4の上部補助トランジスタ94b、ビット線側選択ゲートトランジスタS12及び第3の上部補助トランジスタ93bを導通状態とし、ソース線側選択ゲートトランジスタS22をカットオフ状態とする。これによって、選択NANDセルユニットのチャネルボディとして動作する第2の半導体層21に選択ビット線電圧VBL_selectを転送する。更に、選択メモリセルMCselectの第2の浮遊ゲート23にAA方向の両側から隣接する一対の制御ゲート33に書き込み電圧Vpgmを印加して選択メモリセルMCselectの浮遊ゲート23の電位を上昇させ、浮遊ゲート23と第2の半導体層21との電位差によって書き込み動作を行う。上記書き込み動作において、制御ゲートと容量結合している非選択NANDセルユニットNU11、NU21及びNU22のチャネルボディ電位と、ソース線側選択ゲートトランジスタS21及びS22のゲート選択ゲート線17及び27に印加される電圧VSG_OFF_pgmとの差が所定の電圧値を超えると、非選択NANDセルユニットNU11、NU21及びNU22のソース線側選択ゲートトランジスタのチャネルボディにおいてGIDLを生じ、誤動作の原因となる事がある。そこで、本実施形態においては、更に第2の補助ゲート92eに、選択NANDセルユニットをNU12の選択ゲートトランジスタのゲートに印加される電圧VSG_ON_pgmと電圧VSG_OFF_pgmとの間の電圧VGate_2を印加することによってと非選択NANDセルユニットNU11、NU21及びNU22のボディ電位電圧VSG_OFF_pgmとの電位差を緩和し、上記問題を回避している。又、本実施形態においては、第1の上部補助トランジスタ91b、ビット線コンタクト35を介して選択NANDセルユニットNU12にAA方向から隣接するNANDセルユニットの第4の上部補助トランジスタ94b ́及びソース線コンタクト36を介して選択NANDセルユニットNU12にAA方向から隣接するNANDセルユニットの第1の上部補助トランジスタ91b ́をカットオフ状態とするための電位を補助ゲート91e、94e’及び91’に与えて、SCEの発生を防いでいる。[読出し動作]図7は、本実施形態に係る不揮発性半導体記憶装置の読み出し動作について説明する為の概略図である。尚、図7においては、NANDセルユニットNU12及びNU22に対して読み出し動作を行う例について説明する。読出し動作に際しては、まず、選択ビット線BL1及びBL2に読出し電圧VBL_readを印加し、ソース線SLにソース線電圧VSL_readを印加する。又、第4の上部補助トランジスタ94b、ビット線側選択ゲートトランジスタS12、第3の上部補助トランジスタ93b、第2の上部補助トランジスタ92b、ソース線側選択ゲートトランジスタS22及び第1の上部補助トランジスタ91bを導通状態とする。更に、浮遊ゲート23にAA方向の両側から隣接する一対の制御ゲート33に読出し電圧Vreadを、それ以外の制御ゲートにはメモリセルMCが導通状態となる電圧Vpassを印加して読出し動作を行う。上記読み出し動作においては、ビット線BL1及びBL2に印加された読み出し電圧VBL_readと、ビット線コンタクト35を介して選択NANDセルユニットNU12にAA方向から隣接するNANDセルユニットのビット線側選択ソース線27 ́に印加された電圧VSG_OFF_readとの差が所定の電圧値を超えると、ビット線側選択ゲートトランジスタS12 ́においてGIDLを生じ、誤動作の原因となる事がある。そこで、本実施形態においては、更に第4の補助ゲート94 ́eに、読み出し電圧VBL_readと電圧VSG_OFF_readとの間の電圧VGate_1 ́を印加することによって読み出し電圧VBL_readと電圧VSG_OFF_readとの電位差を緩和し、上記問題を回避している。又、本実施形態においては、第1の上部補助トランジスタ91b ́をカットオフ状態とし、SCEの発生を防いでいる。[消去動作]図8は、本実施形態に係る不揮発性半導体記憶装置の消去動作について説明する為の概略図である。尚、図8においては、NANDセルユニットNU12及びNU22に対して消去動作を行う例について説明する。消去動作に際しては、まず、図示しないシリコン基板に設けられたp型半導体層に消去電圧Veraseを与える。ビット線コンタクト35及びソース線コンタクト36は浮遊ゲート13及び23と同様にn型半導体を用いて構成されている為、オープン状態のビット線BL1及びBL2は電圧VBL_eraseまで充電される。又、ワード線制御ゲート線33には電圧VWLを印加し、第2のビット線側選択ゲート線27はフローティング状態とする。又、第4の補助ゲート94eに消去電圧VBL_eraseよりも低い電位VGate_4を印加してGIDLを発生させ、GIDLによって発生した正孔ホールhによって第2の半導体層21の電位を上昇させる。半導体層21の電位が一定以上上昇すると、各制御ゲート線33と容量結合した各浮遊ゲート23から電子が引き抜かれ、消去動作が完了する。上記消去動作においては、第2のビット線側選択ゲート線27の電位が第4の補助ゲート94eとの容量結合によって引き下げられるが、第2の半導体層21との電位差が所定の値を超えると、第1のビット線側選択ゲート線17と第2の半導体層21との間で絶縁破壊を生じる恐れがある。そこで、本実施形態においては第3の上部補助ゲート93eに電位VGate_3を印加して第2のビット線側選択ゲート線27の電位を引き上げることによって第2の半導体層21との電位差を緩和し、上記問題を回避している。[メモリセルアレイ構造の製造方法]次に、本実施形態のメモリセルアレイ構造の製造方法について説明する。まず、周辺回路領域の形成は、幾つかのバリエーションが考えられるが、バルクのシリコン基板上に作り込む場合、周辺回路を先に形成する必要がある。この際、同時にバルクのシリコン基板上に本実施形態のメモリセルアレイを同時形成しても良い。本実施の形態は、立体的にNANDセルユニットNU1、NU2を設けているため、シリコン基板上にNANDセルユニットNU1、NU2が形成される例について説明する。周辺回路トランジスタの形成方法は、一般的な方法と同一である。すなわち、まず、シリコン基板上にチャネル形成、ゲート酸化膜LowVoltage酸化膜とHighVoltage酸化膜の両者を形成、ゲート電極およびAAアクティブエリア加工マスク材を積層した後、STI溝を形成する。次にSTI溝を埋め込んだ後、GCゲート加工マスク材を積層し、GC電極加工、サイドウォール絶縁膜の形成を行った後、ソースドレイン拡散層を形成、GC間絶縁膜を埋め込み、平坦化する。周辺回路形成した後、この上層に本実施形態のメモリセルアレイを作り込む。図9~図27は、本実施形態に係るメモリセルアレイの形成方法を示す図である。まず、図9に示すように、図示しないシリコン基板上にSiO2を用いた絶縁層30Aを形成し、その上にポリシリコンを用いた第1の半導体層11A、SiO2を用いた第1のゲート絶縁層12A、ポリシリコンを用いた第1のゲート形成層13aAを順次積層する。チャネルボディとなる第1の半導体層11Aは、基本的にはポリシリコンを用いて形成しているが、単結晶シリコンを用いても良い。本実施形態ではチャネルボディにポリシリコンを用い、SOI構造とすることにより、シリコン基板にSTIを形成する必要が無く、より積層化に向いたセル構造とすることが可能である。ゲート絶縁層12Aの形成は、ポリシリコンを用いた半導体層11A上のため、熱酸化膜ではなく、CVDChemicalVaporDepositionやALDatomiclayerdeposition酸化膜を用いる。なお、第1の半導体層11Aは、上記のように成膜で形成しているが、シリコン基板をそのまま利用しても良い。次に、図10に示す通り、第1のゲート形成層13aA、第1のゲート絶縁層12A及び第1の半導体層11A表面に、GC方向に延びる第1の溝81を設ける。次に、図11に示す通り、第1の浮遊ゲート形成層13aA及び第1の半導体層11A表面のうち、第1の溝81によって露出した部分に第2のゲート形成層13bAを形成する。第2のゲート形成層13bAまで形成した後は、図12に示す通り、その上にAAパターン加工用の例えばSiN、SiO2を用いたマスク材41,42をパターン形成する。次に、図13に示す通りマスク材41,42を用いたRIEReactiveIonEtchingによって、積層体を絶縁層30Aの下まで選択的にエッチングして第2の溝を設け、AAパターンを加工する。これにより、浮遊ゲート形成層13B、第1のゲート絶縁層12、第1の半導体層11及び絶縁層30が形成される。次に、図14に示すように、AAパターン加工により形成された溝にSiO2を用いた第1の素子分離絶縁層15を埋め、第1のゲート形成層13Bを形成するポリシリコンをストッパとしてCMPChemicalMechanicalPolishingによる平坦化を行い、更にエッチバックによって第1の素子分離絶縁層15の上面を後退させる。次に、図15に示すように、第1の素子分離絶縁層15及び第1のゲート形成層13Bの上に上層と下層とを分離する第1の絶縁層31を形成し、その上にポリシリコンを用いた第3のゲート成形層23Aを形成する。続いて、図16に示すように、第3のゲート形成層23Aの上に、GCパターン加工用の例えばSiN、SiO2を用いたマスク材43,44をパターン形成する。そして、図17に示すように、マスク材43,44を用いたRIEによって、積層体をゲート絶縁層12の上まで選択的にエッチングして第3の溝を形成し、GCパターンを形成する。これにより、第1の浮遊ゲート13、第3のゲート形成層23B、第1の選択ゲート形成層16A、第2の選択ゲート形成層26A、下部コンタクト35a及び36aが形成される。このGCパターン加工は、下層のゲート絶縁層12と高い選択比を有するエッチングにより行い、下層の半導体層11をエッチングしないようにする事が望ましい。続いて、図18に示すように、SiO2を用いたゲート間絶縁層IPD32を成膜したのち、GCパターン間に制御ゲート形成層33Aを埋め込む。制御ゲート形成層33Aとしては、ポリシリコン又はメタルWなど、メタルシリサイドWSiなどを用いることができる。次に、図19に示すように、制御ゲート形成層33Aに対し、RIEにてエッチバックを行うことで、制御ゲート33及び補助ゲート91e~94eを形成する。その上に図20に示すように、CVD酸化膜や塗布酸化膜などを用いたマスク材33mを埋め込み、SiNを用いたマスク43をストッパとしてCMPにて上面を平坦化する。さらにその後、選択ゲート形成層16A,26Aや図示しないロウデコーダ部のトランジスタを形成するため、EIEtchingInterPoly溝に相当する選択ゲート溝加工をRIEなどにより行い、図21に示すように、第2の選択ゲート形成層26B、第1の絶縁層31及び第1の選択ゲート16に至る第4の溝17Aを形成する。次に、上層セル、下層セルのそれぞれに独立した選択ゲートトランジスタS11~S22を形成するために、図22に示すように、選択ゲート溝17Aに第1の選択ゲート線17、層間絶縁層34及び第2の選択ゲート線27を、埋め込みとエッチバックとを繰り返しながら順次形成していく。選択ゲート線17,27としては、制御ゲート33及び補助ゲート91e~94eと同様、ポリシリコン又はメタルWなど、メタルシリサイドWSiなどを用いることができる。第2の選択ゲート線27の上のエッチバックされた部分には、キャップ絶縁層27mが埋め込まれ、その上面はマスク材43をストッパとするCMPにより平坦化される。図23a,b,cは、図22のそれぞれA-A′断面、B-B′断面、C-C′断面である。次に、図24に示すように、第3のゲート形成層23BをストッパとしてCMPによる平坦化を実施し、その上にSiO2を用いた第2のゲート絶縁層22A、ポリシリコンを用いた第2の半導体層21Aを順次成膜する。尚、CMPは、制御ゲート33をストッパとして行っても良い。図25a,b,cは、図24のそれぞれA-A′断面、B-B′断面、C-C′断面である。続いて、図26に示すように、上層の第2の半導体層21A、第2のゲート絶縁層22A、第3のゲート形成層23B及び第2の選択ゲート形成層26Bに対してAAパターン加工を行うため、第2の半導体層21Aの上にAAパターン加工用のSiNを用いたマスク材45をパターン形成し、RIEにてAAパターン加工を行う。図27a,b,cは、図26のそれぞれA-A′断面、B-B′断面、C-C′断面である。以上の工程で、第2の浮遊ゲート23が形成されると共に、この第2の浮遊ゲート23に対して第2のゲート絶縁層22及び第2の半導体層21が自己整合的に形成される。次に、上層のAAパターンの溝に第2の素子分離絶縁層25図1、図3を埋め込む。最後に、第2の半導体層、第2のゲート絶縁層、上部コンタクト層、第1の絶縁層及び前記下部コンタクトにビアホールを形成し、形成したビアホールに上部コンタクトを埋め込む。ビアコンタクト形成の際には、ビアホールは第1の絶縁層を貫通し、下部のコンタクトの上面が露出する様に設ける。本実施形態のように、制御ゲート線33を形成する工程と共通する工程を用いて、補助ゲート91e及び94eを形成することができ、製造工程数の削減を図ることが可能となる。[第2の実施形態]次に、第2の実施形態に係る不揮発性半導体記憶装置の消去動作について説明する。図28は、本実施形態に係る不揮発性半導体記憶装置の消去動作を説明する為の概略図である。本実施形態に係る不揮発性半導体記憶装置の消去動作は、基本的には第1の実施形態と同様であるが、以下の点において異なっている。即ち、本実施形態においては、第4の上部補助トランジスタ94bを導通状態とし、第2のビット線側選択ゲート線27に消去電圧VBL_eraseよりも低い電圧VSG_eraseを印加してGIDLを発生させ、GIDLによって発生した正孔ホールhによって第2の半導体層21の電位を上昇させる。尚、電圧VSG_eraseは、第2の選択ゲート線27-第2の半導体層21間及び第2の選択ゲート線27-第1の選択ゲート線17において絶縁破壊が生じないような値に設定する。[その他の実施形態]以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"