基板と、前記基板の一部に形成された第2導電型ソース領域と、前記第2導電型ソース領域と分離されるようにして前記基板の一部に形成された第2導電型ドレイン領域と、前記第2導電型ソース領域に隣接して、前記第2導電型ソース領域と前記第2導電型ドレイン領域との間の前記基板に形成された第1導電型チャネル領域と、前記第2導電型ドレイン領域に隣接して、前記第1導電型チャネル領域と前記第2導電型ドレイン領域との間に形成された第2導電型ドリフト領域の第1の部分と、前記第1導電型チャネル領域と分離されるようにして、前記第2導電型ドリフト領域の第1の部分の表面に埋め込まれた酸化膜と、ゲート絶縁膜を介して前記基板の表面を前記第1導電型チャネル領域から前記酸化膜の一部までを覆い、且つ、前記第1導電型チャネル領域と前記酸化膜との間に開口部を備えるゲート電極と、前記開口部下の前記基板に形成された前記第2導電型ドリフト領域の第2の部分とを備えることを特徴とする半導体装置。基板と、前記基板の一部に形成された第2導電型ソース領域と、前記第2導電型ソース領域と分離されるようにして前記基板の一部に形成された第2導電型ドレイン領域と、前記第2導電型ソース領域に隣接して、前記第2導電型ソース領域と前記第2導電型ドレイン領域との間の前記基板に形成された第1導電型チャネル領域と、前記第2導電型ドレイン領域に隣接して、前記第1導電型チャネル領域と前記第2導電型ドレイン領域との間に形成された第2導電型ドリフト領域の第1の部分と、前記第1導電型チャネル領域と分離されるようにして、前記第2導電型ドリフト領域の第1の部分の表面に埋め込まれた酸化膜と、第1のゲート絶縁膜を介して前記第1導電型チャネル領域を覆う第1のゲート電極と、第2のゲート絶縁膜を介して前記酸化膜を覆う第2のゲート電極と、前記第1のゲート絶縁膜と前記第2のゲート絶縁膜との間の前記基板に形成された前記第2導電型ドリフト領域の第2の部分とを備えることを特徴とする半導体装置。前記第2導電型ドリフト領域における前記第2の部分の不純物濃度は前記第1の部分の不純物濃度よりも濃度が大きく前記第2導電型ドレイン領域よりも濃度が小さいことを特徴とする請求項1又は請求項2に記載の半導体装置。前記開口部の前記第2導電型ドレイン領域側の側面が、前記酸化膜の前記第2導電型ソース領域側端の位置と比して前記第2導電型ドレイン領域側に位置していることを特徴とする請求項1又は請求項3に記載の半導体装置。前記開口部の前記第2導電型ドレイン領域側の側面が、前記酸化膜の前記第2導電型ソース領域側端の位置と比して前記第2導電型ソース領域側に位置していることを特徴とする請求項1又は請求項3に記載の半導体装置。前記第1のゲート電極と前記第2のゲート電極とは、配線層により電気的に接続されていることを特徴とする請求項2に記載の半導体装置。基板の一部にその表面に酸化膜が形成された第1の第2導電型ドリフト領域を形成する工程と、前記基板の一部に第1導電型チャネル領域を形成する工程と、ゲート絶縁膜を介して前記基板の表面に前記第1導電型チャネル領域から前記酸化膜の一部までを覆うゲート電極を形成する工程と、前記ゲート電極と前記ゲート絶縁膜とにおける前記第1導電型チャンネル領域と前記酸化膜との間に開口部を形成する工程と、前記ゲート電極と前記ゲート絶縁膜とをマスクとして用いて、前記開口部を介して不純物を添加して、前記第1の第2導電型ドリフト領域に接続する第2の第2導電型ドリフト領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。本発明は、特性バラツキを低減することができるような半導体装置及びその製造方法を提供するものである。本発明の実施形態によれば、半導体装置は、基板と、前記基板の一部に形成された第2導電型ソース領域と、前記第2導電型ソース領域と分離されるようにして前記基板の一部に形成された第2導電型ドレイン領域と、前記第2導電型ソース領域に隣接して、前記第2導電型ソース領域と前記第2導電型ドレイン領域との間の前記基板に形成された第1導電型チャネル領域と、前記第2導電型ドレイン領域に隣接して、前記第1導電型チャネル領域と前記第2導電型ドレイン領域との間に形成された第2導電型ドリフト領域の第1の部分と、前記第1導電型チャネル領域と分離されるようにして、前記第2導電型ドリフト領域の第1の部分の表面に埋め込まれた酸化膜と、ゲート絶縁膜を介して前記基板の表面を前記第1導電型チャネル領域から前記酸化膜の一部までを覆い、且つ、前記第1導電型チャネル領域と前記酸化膜との間に開口部を備えるゲート電極と、前記開口部下の前記基板に形成された前記第2導電型ドリフト領域の第2の部分とを備える。以下、図面を参照して、実施形態を説明する。ただし、本発明は、この実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付すものとし、重複する説明は省略する。また、図面は本実施形態の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術とを参酌して適宜、設計変更することができる。第1の実施形態第1の実施形態にかかる半導体装置31を示す図1を参照して、本実施形態を説明する。以下、N型チャネルLDMOSを例に説明するが、本発明は、このような半導体装置に限定されるものではなく、例えば、DMOS、LDMOSLateralDMOS、DEMOSDrainExtendedMOS、EDMOSExtendedDrainMOS、MOSFETMOSFieldEffectTransistor等の他の種類の半導体装置においても用いることができる。第1の実施形態におけるLDMOS半導体装置31の平面図を図1aに、断面図を図1bに示す。図1bは、図1aに示されるA-A ́線による断面図である。図1aに示されるように、本実施形態のLDMOS31には、図中左側から順に、P型バックゲートBG領域3、N型ソース領域4、ゲート電極8、フィールド酸化膜酸化膜7、及びN型ドレイン領域6が半導体基板1上に配置されている。そして、N型ソース領域4、ゲート電極8及びN型ドレイン領域6上には、それぞれ、例えば0.18μm□の電極領域9が一直線上に配置されている。さらに、ゲート電極8の中央部には、N型ドリフト領域11ドリフト領域の第2の部分の表面を露出する開口部23がある。この開口部23は、例えば図1aにおいて横方向の長さ0.2μm、縦方向の長さ0.6μmの長方形である。なお、この開口部23は、長方形やこの大きさに限られるものではない。また、この図1aにおいては、N型ソース領域4、ゲート電極8及びN型ドレイン領域6上の電極領域9と、ゲート電極8の開口部23とが一直線上に配置されているが、この配置に限定されるものではなく、N型ソース領域4の電極領域9はN型ソース領域9上に、ゲート電極8上の電極領域9はゲート電極8上に、N型ドレイン領域6上の電極領域9はN型ドレイン領域6上に、配置されていれば良い。なお、図1aにおいては、わかりやすくするために、後で説明する電極領域9の上に配置された配線層10の図示を省略している。次に、断面図である図1bを用いて本実施形態のLDMOS31を説明する。図1bにおいては、図1aの説明からもわかるように、左端部がソース側であり、右端部がドレイン側である。本実施形態のLDMOS31においては、例えば単結晶のシリコンからなるP型もしくはN型の半導体基板1のうち、ソース側の上層部の一部にはP型ボディ領域2が配置されている。なお、ここではP型ボディ領域2がチャネル領域も兼ねているが、チャネル領域をP型ボディ領域2とは別に形成しても良い。また、P型ボディ領域2のソース側の上層部の一部に、P型バックゲート領域3が配置されている。さらに、P型ボディ領域2の上層部の中央の一部に、P型バックゲート領域3のドレイン側の側面と接するようにN型ソース領域4が設けられている。そして、P型ボディ領域2と分離されるようにして半導体基板1のドレイン側の上層部の一部に、例えば深さ300~600nmのN型ドリフト領域5ドリフト領域の第1の部分が設けられている。N型ドリフト領域5の上層部のうち、ドレイン側端部にはN型ドレイン領域6が配置され、P型ボディ領域2とN型ドレイン領域6との間のN型ドリフト領域5の上層部表面には、例えば酸化シリコンで形成された深さ300nmのフィールド酸化膜7が、Pボディ領域2と分離され、且つ、N型ドレイン領域6のソース側側面と接するように埋め込まれている。なお、フィールド酸化膜7は、上記のようなSTIShallowTrenchIsolation構造に限られず、LOCOSlocaloxidationofsilicon等であっても良い。また、低耐圧の半導体装置等においては、フィールド酸化膜7はなくても良い。以上のように、本実施形態のLDMOS31は、半導体基板1と、半導体基板1の一部に形成されたN型ソース領域4と、N型ソース領域4と分離されるようにして半導体基板1の一部に形成されたN型ドレイン領域6と、N型ソース領域4に隣接して、N型ソース領域4とN型ドレイン領域6との間の半導体基板1に形成されたP型ボディ領域2と、N型ドレイン領域6に隣接して、P型ボディ領域2とN型ドレイン領域6との間に形成されたN型ドリフト領域5と、P型ボディ領域2と分離されるようにして、N型ドリフト領域5の表面に埋め込まれたフィールド酸化膜7とを有する。さらに、N型ドリフト領域5のうちP型ボディ領域2とフィールド酸化膜7との間に、P型ボディ領域2と分離され、且つ、フィールド酸化膜7のソース側の側面と接するように、例えば深さ300~600nmのN型ドリフト領域11が配置されている。N型ドリフト領域11の不純物濃度は、N型ドリフト領域5の不純物濃度よりも高く、このN型ドリフト領域11により、フィールド酸化膜7のソース側の側面に接する領域の抵抗値を下げることができる。このN型ドリフト領域11の深さは、半導体基板1の表面近くの不純物が多くなるように、N型ドリフト領域5の深さよりも浅いことが好ましい。なお、ここでは、N型ドリフト領域11の不純物濃度は、N型ドレイン領域6の不純物濃度よりも小さく、N型ドリフト領域5の不純物濃度よりも大きいものとして説明するが、N型ドリフト領域11とN型ドリフト領域5との不純物濃度は同じであっても良い。また、N型ドリフト領域11の位置は、LDMOS31の静耐圧、オン抵抗等の特性を考慮して決定する。さらに、N型ドリフト領域11とN型ドリフト領域5との不純物濃度が同じ場合には、N型ドリフト領域11の位置は、LDMOS31の静耐圧、オン抵抗等の特性と、N型ドリフト領域5の配置等とを考慮して決定する。例えば厚さ13nmのゲート絶縁膜24を介して半導体基板1の表面を、図1b中左側にあるP型ボディ領域2のドレイン側端部から、図1b中右側にあるフィールド酸化膜7のソース側半分までを覆い、且つ、P型ボディ領域2のドレイン側端部とフィールド酸化膜7との間に開口部23を有するゲート電極8が設けられている。このゲート電極8の厚さは例えば200nmである。ゲート絶縁膜24は例えばシリコン酸化膜により形成し、ゲート電極8は例えばポリシリコン膜で形成することができる。この開口部23の下にN型ドリフト領域11は設けられ、言い換えると、開口部23はN型ドリフト領域11の表面を露出するように形成されている。また、N型ドリフト領域11のソース側の側面は、開口部23のソース側の側面と面一となるように形成されている。なお、図1bにおいては、N型ドリフト領域5のソース側の側面とN型ドリフト領域11のソース側の側面とは面一となるように形成されているが、N型ドリフト領域5のソース側の側面が、N型ドリフト領域11のソース側の側面と比べて、ソース側に配置されても、もしくは、ドレイン側に配置されても良い。そして、ゲート電極8とN型ソース領域4とN型ドレイン領域6との上には、電極領域9が配置され、さらに電極領域9の上には配線層10が配置されている。なお、半導体基板1の不純物濃度は1e14~1e16cm-3、P型ボディ領域2の不純物濃度は1e15~5e18cm-3、P型バックゲート領域3の不純物濃度は5e19~1e21cm-3、N型ソース領域4の不純物濃度は5e19~1e21cm-3、N型ドリフト領域5の不純物濃度は1e15~1e18cm-3、N型ドレイン領域6の不純物濃度は5e19~1e21cm-3、N型ドリフト領域11の不純物濃度は5e15~5e18cm-3とすることができる。次に、第1の実施形態にかかるLDMOS31の製造方法を図2から図4を参照して説明する。図2から図4は、図1bに対応する製造方法の各工程の断面図である。図2aに示すように、P型もしくはN型の半導体基板1上に、この図中左側にあるソース側と図中右側にあるドレイン側との間を分離する、例えば深さ300nmのフィールド酸化膜7を形成する。続いて、図2bに示すように、フィールド酸化膜7と分離されるようにしてソース側の半導体基板1の上層部の一部にP型ボディ領域2を形成する。さらに、フィールド酸化膜7を介してN型ドリフト領域5第1の第2導電型ドリフト領域をドレイン側の半導体基板1の上層部の一部に形成する。言い換えると、その表面にフィールド酸化膜7が形成されたN型ドリフト領域5を形成する。なお、P型ボディ領域2の形成とN型ドリフト領域5の形成の順序はどちらを先にしても良い。また、N型ドリフト領域5の形成はフィールド酸化膜7の形成前に行っても、フィールド酸化膜7の形成後に行ってもどちらでも良い。そして、ここではP型ボディ領域2がチャネル領域となっているが、チャネル領域をP型ボディ領域2とは別のものとして形成しても良い。また、半導体基板1がN型の場合はN型ドレイン領域5を形成する工程を行わなくても良い。P型ボディ領域2のドレイン側端部からフィード酸化膜7のソース側半分にかかるように、例えば13nm程度の厚さのゲート絶縁膜24を形成し、さらに、例えばポリシリコン膜により厚さ200nmのゲート電極8を形成する。そして、フォトリソグラフィー法とRIEReactiveIonEtching等のエッチング法とを用いて、図3aに示すような所望の形状にゲート絶縁膜24とゲート電極8とをパターニングする。詳細には、フィールドプレート効果を利用して電位差を小さくするために、ゲート絶縁膜24とゲート電極8とは、P型ボディ領域2のドレイン側端部からフィード酸化膜7のソース側半分にかかるように形成される。さらに、図3aにおいて、例えば横0.2μm、縦0.6μmの長方形の開口部23が、P型ボディ領域2とフィールド酸化膜7との間に位置し、且つ、フィールド酸化膜7のソース側の側面と接するようなN型ドリフト領域11第2の第2導電型ドリフト領域が形成される領域の表面を露出するように形成する。なお、この開口部23は、このサイズや形状等に限られるものではない。図3bに示すように、このパターニングされたゲート電極8とゲート絶縁膜24とをハードマスクとして用いたインプランテーションにより、開口部23を介して不純物を添加して、N型ドリフト領域5に接続するN型ドリフト領域11を形成する。N型ドリフト領域11の深さは、半導体基板1の表面近くの不純物が多くなるように、N型ドリフト領域5の深さよりも浅いことが好ましい。このようにすることで、例えば深さ300~600nmのN型ドリフト領域11を開口部23に対応する位置に形成する。ゲート電極8とゲート絶縁膜24とは、LDMOS31の一部となるため精度良く加工されている。従って、本実施形態においては、この精度良く加工されたゲート電極8とゲート絶縁膜24とを、インプランテーションのマスクとして用いることにより、所望の位置に精度良くN型ドリフト領域11を形成することができる。さらに、マスクとしてLDMOS31の一部をなすゲート電極8とゲート絶縁膜24とを用いて行うことから、製造時間及び製造コストの増加を避けることができる。続いて、図3bに示すように、P型ボディ領域2の上層部の一部にP型バックゲート領域3及びN型ソース領域4を、N型ドリフト領域5のドレイン領域21上にN型ドレイン領域6を形成する。さらに、図4に示すように、電極領域9、配線層10を形成する。本実施形態はP型チャネルの半導体装置にも適用可能であり、本実施形態の変形例の1つとしてP型チャネルLDMOS31の平面図を図5aに、断面図を図5bに示す。図5bは、図5aに示すA-A ́線による断面図である。まず、図5aに示されるように、本実施形態の変形例1は、図中左側から順に、N型バックゲート領域13、P型ソース領域14、ゲート電極8、フィールド酸化膜7、及びP型ドレイン領域16が形成されている。そして、P型ソース領域14、ゲート電極8及びP型ドレイン領域16上には、それぞれ、例えば0.18μm□の電極領域9が一直線上に配置されている。さらに、ゲート電極8の中央部には、P型ドリフト領域17の表面を露出する開口部23がある。このゲート電極8の開口部23は、P型ソース領域14、ゲート電極8及びP型ドレイン領域16上の電極領域9と一直線上に配置されている。従って、第1の実施形態と同様であるため、ここでは詳細な説明は省略する。なお、図5aにおいては、わかりやすくするために、配線層10の図示は省略している。次に、図5bに示されるように、本実施形態の変形例1のLDMOS31は、P型もしくはN型の半導体基板1と、N型ボディ領域12と、P型ソース領域14と、N型バックゲート領域13と、P型ドリフト領域15と、P型ドレイン領域16と、フィールド酸化膜7とを有する。さらに、P型ドリフト領域15のうちN型ボディ領域12とフィールド酸化膜7との間に、N型ボディ領域12と分離され、且つ、フィールド酸化膜7のソース側側面と接するように2つのP型ドリフト領域17を有する。また、ゲート絶縁膜24を介して半導体基板1の表面をN型ボディ領域12のドレイン側端部からフィールド酸化膜7のソース側半分までを覆うゲート電極8を有する。このゲート電極8は、P型ドリフト領域17の表面を露出する開口部23を有する。そして、ゲート電極8とP型ソース領域14とP型ドレイン領域16との上には、電極領域9が配置され、さらに、電極領域9の上には配線層10が配置されている。従って、第1の実施形態と同様であるため、ここでは詳細な説明は省略する。また、先に説明したように、本実施形態においては、図1aに示すようにフィールド酸化膜7のソース側端と開口部23とのドレイン側端とが一致するように、開口部23を形成している。しかしながら、本実施形態の変形例2を示す図6のように、開口部23のドレイン側の側面を、フィールド酸化膜7のソース側端よりもドレイン側に位置させることができ、このように、N型ドリフト領域11の形成予定領域に対して若干の余裕をもって開口部23を配置することにより、所望の位置により確実に、N型ドリフト領域11を形成することができる。さらに、本実施形態の変形例3を示す図7にように、開口部23のドレイン側の側面を、フィールド酸化膜7のソース側端よりもソース側に位置させることもでき、このようにすることで、N型ドリフト領域11の位置を制御し、必要に応じてソース領域4からドレイン領域6に流れるキャリヤの経路をフィールド酸化膜7から離すことができる。これによって、フィールド酸化膜7におけるキャリヤの捕獲/放出を避け、LDMOS31の信頼性を向上させることができる。本実施形態によれば、従来のLDMOSの製造工程で行っているレジストマスクによるパターニングの代わりにゲート電極8及びゲート絶縁膜24をマスクとして用いて、N型ドリフト領域11を精度良く所望の位置に形成するため、ソース領域4とドリフト領域11との間の距離のバラツキを低減することができる。そして、N型ドリフト領域11の不純物濃度が、N型ドリフト領域5の不純物濃度よりも高いため、N型ドリフト領域11は抵抗値が低く、従って、LDMOS31の主要特性である静耐圧、オン抵抗等は、N型ドリフト領域11の配置に依存することとなる。よって、本実施形態によれば、ソース領域4とドリフト領域11との間の距離のバラツキを低減することにより、従来構造と比較して上記の特性のバラツキを低減することが出来る。また、N型ドリフト領域11とN型ドリフト領域5との不純物濃度が同じである場合においても、たとえN型ドリフト領域5の位置についてバラツキが生じても、本実施形態によれば、N型ドリフト領域5のソース側の所望の位置にN型ドリフト領域11を精度良く形成することが出来る。よって、ソース領域4とドリフト領域11との間の距離のバラツキを低減し、従来構造と比較して静耐圧、オン抵抗等の特性のバラツキを低減することが出来る。さらに、本実施形態によれば、ゲート電極8及びゲート絶縁膜24をマスクとして用いることによって、製造時間及び製造コストの増加を避けることができる。第2の実施形態第1の実施形態において開口部23は1つであったが、本実施形態においては複数の開口部23を設けるものである。第2の実施形態にかかる半導体装置31を示す図8を参照して、本実施形態を説明する。以下、N型チャネルLDMOSを例に説明するが、本発明は、他の種類の半導体装置においても用いることができる。第2の実施形態におけるLDMOS半導体装置31の平面図を図8aに、断面図を図8bに示す。図8bは、図8aに示すA-A ́線による断面図である。第2の実施形態にかかるLDMOS31においては、ゲート電極8に設けられた複数の開口部23と、複数の開口部23により表面を露出された複数のN型ドリフト領域11とを有することが第1の実施形態と異なる。従って、ここでは異なる点を説明する。まず、図8aに示されるように、ゲート電極8の中央部には、N型ドリフト領域11の表面を露出する2つの開口部23がある。この開口部23は、例えば、それぞれ、図8aにおいて横方向の長さ0.2μm、縦方向の長さ0.6μmの長方形である。なお、この開口部23は、図8aに示されるような形状、個数、大きさ及び位置に限られるものではなく、LDMOS31の所望の特性に応じて変更することができる。また、N型ソース領域4、ゲート電極8及びN型ドレイン領域6上には、それぞれの領域に2つの0.18μm□の電極領域9が配置されている。この図においては、N型ソース領域4上の電極領域9と、ゲート電極8上の電極領域9と、ゲート電極8の開口部23と、N型ドレイン領域6上の電極領域9とが一直線上に配置されているが、この配置に限定されるものではなく、N型ソース領域4の電極領域9はN型ソース領域4上に、ゲート電極8上の電極領域9はゲート電極8上に、N型ドレイン領域6上の電極領域9はN型ドレイン領域6上に、配置されていれば良い。なお、図8aにおいては、わかりやすくするために、配線層10の図示は省略している。次に、図8bに示されるように、N型ドリフト領域5の上層部のうちのP型ボディ領域2とフィールド酸化膜7との間に、P型ボディ領域2と分離され、且つ、フィールド酸化膜7のソース側側面と接するように2つのN型ドリフト領域11が形成されている。また、ゲート絶縁膜24を介して半導体基板1の表面をP型ボディ領域2のドレイン側端部からフィールド酸化膜7のソース側端部までを覆い、且つ、2つのN型ドリフト領域11の表面をそれぞれ露出する2個の開口部23を有するゲート電極8が形成されている。第1の実施形態においては、チャネル領域を兼ねるP型ボディ領域2は、N型ドリフト領域11のソース側の側面と隣り合うように配置され、且つ、N型ドリフト領域11が形成されていないN型ドリフト領域5のソース側の側面図1aにおける、開口部23の上下に配置されているゲート電極8の部分に覆われているN型ドリフト領域5の部分のソース側の側面とは隣り合っていない。一方、第2の実施形態においては、チャネル領域を兼ねるP型ボディ領域2は、N型ドリフト領域11のソース側の側面と、N型ドリフト領域11に挟まれたN型ドリフト領域5の部分のソース側の側面図8aにおける、開口部23の間に配置されているゲート電極8の部分に覆われているN型ドリフト領域5の部分のソース側の側面と、隣り合うように配置することができる。このような第2の実施形態にかかるN型チャネルLDMOS31の製造方法は、第1の実施形態と同様であるため、ここでは説明を省略する。本実施形態は第1の実施形態と同様にP型チャネルの半導体装置にも適用可能であり、本実施形態の変形例の1つとしてP型チャネルLDMOS31の平面図を図9aに、断面図を図9bに示す。第1の実施形態の変形例1と同様であるため、ここでは説明を省略する。なお、図9aにおいては、わかりやすくするために、配線層10の図示は省略している。また、本実施形態においては、第1の実施形態の変形例2及び3と同様に、開口部23のドレイン側の側面を、フィールド酸化膜7のソース側端よりもソース側に位置させることもでき、開口部23のドレイン側の側面を、フィールド酸化膜7のソース側端よりもドレイン側に位置させることができる。本実施形態によれば、従来のLDMOSの製造工程で行っているレジストマスクによるパターニングの代わりにゲート電極8及びゲート絶縁膜24をマスクとして用いて、N型ドリフト領域11を精度良く所望の位置に形成するため、ソース領域4とN型ドリフト領域11との間の距離のバラツキを低減することができ、従って、従来構造と比較してLDMOSの主要特性である静耐圧、オン抵抗等のバラツキを低減出来る。さらに、本実施形態によれば、ゲート電極8及びゲート絶縁膜24をマスクとして用いることによって、製造時間及び製造コストの増加を避けることができる。第3の実施形態第1及び第2の実施形態においては、N型ドリフト領域11上のゲート電極8に開口部23が形成されており、すなわち、P型ボディ領域2上のゲート電極8とフィールド酸化膜7上のゲート電極8及びゲート絶縁膜24は完全には分離されていない。それに対して、第3の実施形態においては、N型ドリフト領域11をはさんでP型ボディ領域2上のゲート電極8第1のゲート電極及びゲート絶縁膜24第1のゲート絶縁膜と、フィールド酸化膜7上のゲート電極8第2のゲート電極及びゲート絶縁膜24第2のゲート絶縁膜とは完全に分離されている。本実施形態においては、分離されたゲート電極8は配線層10で接続し、同じ電位で用いても良い。また、接続する配線層は他の配線層でも良い。本実施形態では、このような構造にすることにより、第1及び第2の実施形態と比べて、キャリヤが通過するN型ドリフト領域11を広く形成することから、オン抵抗をより低減することができる。第3の実施形態にかかる半導体装置31を示す図10を参照して、本実施形態を説明する。以下、N型チャネルLDMOSを例に説明するが、本発明は、他の種類の半導体装置においても用いることができる。第3の実施形態におけるLDMOS半導体装置31の平面図を図10aに、断面図を図10bに示す。図10bは、図10aに示すA-A ́線による断面図である。第3の実施形態にかかるN型チャネルLDMOS31においては、ゲート電極8及びゲート絶縁膜24の形状とN型ドリフト領域11の形状とが第1の実施形態と異なる。従って、ここでは異なる点を説明する。まず、図10aに示されるように、ゲート電極8は、半導体基板1の表面をP型ボディ領域2のドレイン側端部からフィールド酸化膜7のソース側端部までを覆い、N型ドリフト領域11の表面を挟んで、ソース側の第1のゲート電極81と第2ドレイン側の第2のゲート電極82とに分断されている。言い換えると、ゲート電極8は、第1のゲート電極81と第2のゲート電極82とに分断され、その間の半導体基板1にはN型ドリフト領域11が形成されている。第1のゲート電極81と第2のゲート電極82との距離は、例えば0.2μmである。なお、この距離に限られるものではない。また、N型ソース領域4、ゲート電極8及びN型ドレイン領域6上には、例えば0.18μm□の電極領域9が配置されている。この図においては、N型ソース領域4上の電極領域9と、ゲート電極8上の電極領域9と、N型ドレイン領域6上の電極領域9とが一直線上に配置されているが、この配置に限定されるものではなく、N型ソース領域4の電極領域9はN型ソース領域4上に、ゲート電極8上の電極領域9はゲート電極8上に、N型ドレイン領域6上の電極領域9はN型ドレイン領域6上に、配置されていれば良い。なお、図10aにおいては、わかりやすくするために、配線層10の図示は省略している。次に、図10bに示されるように、N型ドリフト領域5の上層部のうちP型ボディ領域2とフィールド酸化膜7との間に、P型ボディ領域2と分離され、且つ、フィールド酸化膜7のソース側側面と接するようにN型ドリフト領域11が形成されている。また、ゲート絶縁膜24を介して半導体基板1の表面をP型ボディ領域2のドレイン側端部からフィールド酸化膜7のソース側端部までを覆い、且つ、N型ドリフト領域11の表面を挟んで、ゲート絶縁膜24第1のゲート絶縁膜を介してP型ボディ領域2を覆うソース側の第1のゲート電極膜81と、ゲート絶縁膜24第2のゲート絶縁膜を介してフィールド酸化膜7を覆う第2ドレイン側の第2のゲート電極82とに分断されているゲート電極8が形成されている。そして、ゲート電極8とN型ソース領域4とN型ドレイン領域6との上には、電極領域9が形成され、さらに、電極領域9の上には配線層10が形成されている。第1のゲート電極81と第2のゲート電極82とは、配線層10により電気的に接続されている。なお、この図10bにおいては、分離されたゲート電極は配線層10で接続しているが、配線層10以外の他の配線層で接続しても良い。このような第3の実施形態にかかるN型チャネルLDMOS31の製造方法は、第1の実施形態と同様であるため、ここでは説明を省略する。本実施形態は第1の実施形態と同様にP型チャネルの半導体装置にも適用可能であり、本実施形態の変形例の1つとしてP型チャネルLDMOS31の平面図を図11aに、断面図を図11bに示す。第1の実施形態の変形例1と同様であるため、ここでは説明を省略する。また、本実施形態においては、第1の実施形態の変形例2及び3と同様に、開口部23のドレイン側端を、フィールド酸化膜7のソース側端よりもソース側に位置させることもでき、開口部23のドレイン側端を、フィールド酸化膜7のソース側端よりもドレイン側に位置させることができる。本実施形態によれば、従来のLDMOSの製造工程で行っているレジストマスクによるパターニングの代わりにゲート電極8及びゲート絶縁膜24をマスクとして用いて、N型ドリフト領域11を精度良く所望の位置に形成するため、N型ソース領域4とN型ドリフト領域11との間の距離のバラツキを低減することができ、従って、従来構造と比較してLDMOSの主要特性である静耐圧、オン抵抗のバラツキを低減出来る。さらに、N型ドリフト領域11が広いことから、オン抵抗をより低減することができる。また、本実施形態によれば、ゲート電極8及びゲート絶縁膜24をマスクとして用いることによって、製造時間及び製造コストの増加を避けることができる。なお、第1から第3の実施形態においては、半導体基板1は、必ずしもシリコン基板でなくてもよく、ゲルマニウム、シリコンゲルマニウム、シリコンカーバイド、ガリウムナイトライド等の他の基板でも良い。さらに、本発明は、上記実施形態に限定されるものではなく、これら以外の各種の形態を採ることができる。すなわち、本発明の趣旨を逸脱しない範囲で適宜変形して実施することができる。