メモリシステムであって、ワンタイムプログラマブルOTPメモリと、ノードにおいて結合される第1のインバータステージおよび第2のインバータステージを含む書き込みイネーブル検証回路とを備え、該書き込みイネーブル検証回路は書き込みイネーブル信号を受け取るように構成され、該書き込みイネーブル信号は第1の電圧レベルから第2の電圧レベルへ変化し、前記ノードにおける電圧は第1の速度で変化し、前記書き込みイネーブル信号が前記第2の電圧レベルから前記第1の電圧レベルに変化するときは、前記ノードにおける前記電圧は前記第1の速度よりも速い第2の速度で変化し、前記書き込みイネーブル検証回路は、前記OTPメモリのプログラミングを可能にするために検証済み書き込みイネーブル信号を生成するように構成される、メモリシステム。前記第2の電圧レベルは前記第1の電圧レベルよりも高い、請求項1に記載のメモリシステム。前記ノードに結合される第1の端子と、電圧供給端子に結合される第2の端子とを有するコンデンサをさらに備える、請求項1に記載のメモリシステム。前記第1のインバータステージは、第1の電圧供給端子に結合される第1の電流端子、前記書き込みイネーブル信号を受け取るように結合される制御端子、および、前記ノードに結合される第2の電流端子を有するPチャネルトランジスタと、前記ノードに結合される第1の電流端子、前記書き込みイネーブル信号を受け取るように結合される制御端子、および、第2の電流端子を有する第1のnチャネルトランジスタと、前記第1のnチャネルトランジスタの前記第2の電流端子に結合される第1の電流端子、第2の電圧供給端子に結合される制御端子、および、第3の電圧供給端子に結合される第2の電流端子を有する第2のnチャネルトランジスタとを備え、前記第1の電圧供給端子における第1の電圧は前記第2の電圧供給端子における第2の電圧よりも大きく、前記第2の電圧は前記第3の電圧供給端子における第3の電圧よりも大きい、請求項1に記載のメモリシステム。前記第2のインバータステージは、前記第1の電圧供給端子に結合される第1の電流端子、前記ノードに結合される制御端子、および、非対称遅延書き込みイネーブル信号を提供するためにノードに結合される第2の電流端子を有するPチャネルトランジスタと、前記非対称遅延書き込みイネーブル信号を提供するために前記ノードに結合される第1の電流端子、前記ノードに結合される制御端子、および、前記第3の電圧供給端子に結合される第2の電流端子を有するnチャネルトランジスタとを備える、請求項4に記載のメモリシステム。前記書き込みイネーブル検証回路は、1前記非対称遅延書き込みイネーブル信号および前記書き込みイネーブル信号を受け取るための、かつ2前記検証済み書き込みイネーブル信号を提供するための、論理ANDゲートをさらに備える、請求項5に記載のメモリシステム。前記OTPメモリは複数のeヒューズを備え、前記メモリシステムはOTPコントローラをさらに備え、該OTPコントローラは、前記検証済み書き込みイネーブル信号を受け取るとともに、前記複数のeヒューズのうちの少なくとも1つをプログラミングするために十分な指定時間にわたって前記書き込みイネーブル信号を前記第2の電圧レベルに維持するように構成される、請求項1に記載のメモリシステム。メモリシステムであって、ワンタイムプログラマブルOTPメモリと、前記OTPメモリに結合されるOTPコントローラであって、該OTPコントローラは書き込みイネーブル信号を生成するように構成される、OTPコントローラと、前記OTPメモリおよび前記OTPコントローラに結合される書き込みイネーブル検証回路とを備え、前記書き込みイネーブル検証回路は、前記OTPコントローラから前記書き込みイネーブル信号を受け取るように構成され、前記書き込みイネーブル検証回路は、前記OTPコントローラによる前記OTPメモリのプログラミングを可能にするために検証済み書き込みイネーブル信号を生成するようにさらに構成される、メモリシステム。前記OTPメモリは複数のeヒューズを備え、前記OTPコントローラは、前記検証済み書き込みイネーブル信号を受け取るとともに、該検証済み書き込みイネーブル信号を受け取ったことに応答して、前記複数のeヒューズのうちの少なくとも1つをプログラミングするために十分な指定時間にわたって前記書き込みイネーブル信号を特定の電圧レベルに維持するようにさらに構成される、請求項8に記載のメモリシステム。前記書き込みイネーブル検証回路は、前記書き込みイネーブル信号を遅延させるように構成される非対称遅延回路を備える、請求項8に記載のメモリシステム。前記非対称遅延回路は第1のインバータステージおよび第2のインバータステージを備え、前記第1のインバータステージの出力および前記第2のインバータステージの入力はノードにおいて結合される、請求項10に記載のメモリシステム。前記書き込みイネーブル信号が第1の電圧レベルから第2の電圧レベルに変化すると、前記ノードにおける電圧は第1の速度で変化し、前記書き込みイネーブル信号が前記第2の電圧レベルから前記第1の電圧レベルに変化するときは、前記ノードにおける前記電圧は前記第1の速度よりも速い第2の速度で変化する、請求項11に記載のメモリシステム。前記第1のインバータステージは、第1の電圧供給端子に結合される第1の電流端子、前記書き込みイネーブル信号を受け取るように結合される制御端子、および、前記ノードに結合される第2の電流端子を有するPチャネルトランジスタと、前記ノードに結合される第1の電流端子、前記書き込みイネーブル信号を受け取るように結合される制御端子、および、第2の電流端子を有する第1のNチャネルトランジスタと、前記第1のnチャネルトランジスタの前記第2の電流端子に結合される第1の電流端子、第2の電圧供給端子に結合される制御端子、および、第3の電圧供給端子に結合される第2の電流端子を有する第2のNチャネルトランジスタとを備え、前記第1の電圧供給端子における第1の電圧は前記第2の電圧供給端子における第2の電圧よりも大きく、前記第2の電圧は前記第3の電圧供給端子における第3の電圧よりも大きい、請求項11に記載のメモリシステム。前記第2のインバータステージは、前記第1の電圧供給端子に結合される第1の電流端子、前記ノードに結合される制御端子、および、非対称遅延書き込みイネーブル信号を提供するためにノードに結合される第2の電流端子を有するpチャネルトランジスタと、前記非対称遅延書き込みイネーブル信号を提供するために前記ノードに結合される第1の電流端子、前記ノードに結合される制御端子、および、前記第3の電圧供給端子に結合される第2の電流端子を有するnチャネルトランジスタとを備える、請求項13に記載のメモリシステム。前記書き込みイネーブル検証回路は、1前記非対称遅延書き込みイネーブル信号および前記書き込みイネーブル信号を受け取るための、かつ2前記検証済み書き込みイネーブル信号を提供するための、論理ANDゲートをさらに備える、請求項14に記載のメモリシステム。メモリシステムであって、ワンタイムプログラマブルOTPメモリと、前記OTPメモリに結合される書き込みイネーブル検証回路とを備え、該書き込みイネーブル検証回路は入力信号を受け取るように構成され、該書き込みイネーブル検証回路は、前記OTPメモリのプログラミングを可能にするために検証済み書き込みイネーブル信号を生成するようにさらに構成され、該書き込みイネーブル検証回路は、前記入力信号を受け取るように結合される入力、およびスイッチング電圧信号を提供するように結合される出力を有する第1のインバータステージと、前記スイッチング電圧信号を受け取るように結合される入力、および出力信号を提供するように結合される出力を有する第2のインバータステージとを備え、前記第1のインバータステージおよび前記第2のインバータステージは、前記入力信号が少なくとも所定の時間にわたって所定のレベルに維持される場合にのみ、前記第2のインバータステージが前記出力を第1の電圧レベルから、該第1の電圧レベルとは異なる第2の電圧レベルに切り替えるように構成される、メモリシステム。1前記第2のインバータステージの前記出力信号および前記入力信号を受け取るための、かつ2前記検証済み書き込みイネーブル信号を提供するための、論理ANDゲートをさらに備える、請求項16に記載のメモリシステム。前記第2のインバータステージの前記入力における前記スイッチング電圧信号は、最初は第1の電圧信号レベルにセットされており、前記スイッチング電圧信号は、前記入力信号が少なくとも前記所定の時間にわたって前記所定のレベルに維持される場合にのみ、前記第1の電圧信号レベルから、前記第2のインバータステージの前記出力を前記第1の電圧レベルから前記第2の電圧レベルに切り替えるのに十分な第2の電圧信号に変更する、請求項17に記載のメモリシステム。複数のスプリアス書き込みイネーブル信号が前記入力信号として受け取られ、前記第1のインバータステージおよび前記第2のインバータステージは、いかに多くの前記複数のスプリアス書き込みイネーブル信号が前記入力信号として受け取られるかにかかわらず、前記第2のインバータステージが前記出力を、前記第1の電圧レベルから、該第1の電圧レベルとは異なる前記第2の電圧レベルに決して切り替えないように構成される、請求項16に記載のメモリシステム。前記第1のインバータステージおよび前記第2のインバータステージは、前記入力信号が第1の電圧レベルから第2の電圧レベルに遷移するときに、前記スイッチング電圧信号が第1の期間内に第1のスイッチング電圧レベルから第2のスイッチング電圧レベルに変化するように構成され、前記入力信号が前記第2の電圧レベルから前記第1の電圧レベルに遷移するとき、前記スイッチング電圧信号は第2の期間内に前記第2のスイッチング電圧レベルから前記第1のスイッチング電圧レベルに変化し、前記第1の期間は前記第2の期間の少なくとも100倍長い、請求項16に記載のメモリシステム。本発明は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。図面内の要素は簡潔かつ明瞭にするために示されており、必ずしも原寸に比例して描かれてはいない。図1には、概してOTPコントローラ12と、書き込みイネーブル検証回路14と、OTPメモリ16とを有するメモリシステム10が示されている。1つの形態では、メモリシステム10は単一の集積回路上に実装されることができる。他の形態では、メモリシステム10は、2つ以上の集積回路を使用して実装されてもよい。OTPコントローラ12は、書き込みイネーブル検証回路14の入力に接続される書き込みイネーブルWE信号を有する。書き込みイネーブル検証回路14の出力は検証済み書き込みイネーブル信号を提供し、OTPメモリ16の第1の入力およびOTPコントローラ12の入力に接続される。OTPコントローラ12の第2の出力は、アドレス信号および制御信号のような他の信号18を提供し、OTPメモリ16の第2の入力に接続される。動作時、OTPコントローラ12は、OTPメモリ16内のワンタイムプログラマブルメモリのプログラミングを含む、OTPメモリ16へのアクセスを制御する。OTPコントローラ12は、OTPメモリ16内のワンタイムプログラマブルメモリのうちの1つをプログラミングすることが望ましい場合に、書き込みイネーブル信号を書き込みイネーブル検証回路14に提供する。書き込みイネーブル検証回路は、書き込みイネーブル信号が十分に長い継続時間を有することを検証することによって、書き込みイネーブル信号が有効な書き込みイネーブル信号であるか否かを判定するように機能する。検証に応答して、書き込みイネーブル検証回路14は、検証済み書き込みイネーブル信号をOTPメモリ16に、およびOTPコントローラ12に戻して、それらの両方に提供する。検証済み書き込みイネーブル信号は、OTPコントローラ12に、書き込みイネーブルが有効な書き込みイネーブル信号であることが確認されたことを知らせ、指定プログラミング時間である残りの所定の時間量にわたってOTPコントローラ12が書き込みイネーブル信号をアサートすることを可能にする。指定プログラミング時間は事前決定され、OTPメモリ16内のワンタイムプログラマブルメモリ素子を正確にプログラミングするために最適化される時間量である。検証済み書き込みイネーブル信号の受信に応答して、OTPコントローラ12は所定の時間量にわたって書き込みイネーブルをアサートすることになる。書き込みイネーブルがもはやアサートされなくなると、書き込みイネーブル検証回路14はもはや検証済み書き込みイネーブル信号をOTPメモリ16およびOTPコントローラ12にアサートしなくなる。検証済み書き込みイネーブル信号がアサートされている間、OTPメモリ16内のメモリ素子をプログラミングするために、OTPメモリ16は他の信号18を使用し、これは、OTPメモリ16内のOTPメモリ素子に対するアドレスを含む。図2には、書き込みイネーブル検証回路14の1つの形態の例が示されている。書き込みイネーブル信号は、非対称遅延回路20の入力端子およびANDゲート22の第1の入力に接続される。非対称遅延回路20の出力はANDゲート22の第2の入力に接続される。ANDゲートの出力は検証済み書き込みイネーブル信号を提供する。動作時、非対称遅延回路20は、書き込みイネーブル信号のANDゲート22への結合を遅延させるための遅延機能を実行する。ANDゲート22の出力は、その第1の入力における書き込みイネーブル信号および遅延された形態の書き込みイネーブル信号の両方がANDゲート22の第2の入力に存在するようになるまではアサートされない。上記の検証済み書き込みイネーブル信号は、書き込みイネーブル信号および遅延された形態の書き込みイネーブル信号の両方に応答してANDゲート22によってアサートされる。しかしながら、非対称遅延回路20の非対称性は、書き込みイネーブル信号が時間および電圧のしきい値と称される所定の最小時間量にわたってアサートされたままでない場合は、書き込みイネーブル信号はANDゲート22の第2の入力まで転送されないことを確実にするように機能する。それゆえ、書き込みイネーブル信号が、時間および電圧のしきい値を満たさないスプリアス信号である場合は、検証済み書き込みイネーブル信号は決してアサートされない。従って、非対称遅延回路20は、すべての受け取られた書き込みイネーブル信号を検証するとともに、時間および電圧のしきい値が満たされることを判定するように機能する。非対称遅延回路20が提供する別の形態の非対称性は、書き込みイネーブル信号のローからハイへの遷移の結果として、検証済み書き込みイネーブル信号が、書き込みイネーブル信号に関連するハイからローへの遷移よりも長い遅延の後に遷移することになることである。換言すれば、書き込みイネーブル信号がOTPコントローラ12によってアサート停止されると、ANDゲート22を通じての信号伝搬遅延の後に検証済み書き込みイネーブル信号もアサート停止される。アサートされていない検証済み書き込みイネーブル信号へ戻る高速の遷移は、非対称遅延回路20がANDゲート22の第2の入力をアサート停止するのにどれだけの時間がかかるかにかかわらず、ANDゲート22の第1の入力がアサート停止されることからもたらされる。図3には、非対称遅延回路20の1つの形態の例が示されている。概して、非対称遅延回路20は、容量性ノード34において対称インバータステージ32に結合される非対称インバータステージ30を有する。非対称インバータステージ30は、供給電圧VDDを受け取るために電源電圧端子に接続されるソースを有するPチャネルトランジスタを有する。トランジスタ36のドレインは、容量性ノード34およびNチャネルトランジスタ38のドレインに接続されている。トランジスタ36のゲートはトランジスタ38のゲートに接続され、書き込みイネーブル信号を受け取る。トランジスタ38のソースは、Nチャネルトランジスタ40のドレインに接続されている。トランジスタ40のソースは供給電圧VSSを受け取るために電源電圧端子に接続されている。1つの形態では、VSS電圧は接地である。抵抗器42の第1の端子はVDD供給電圧端子に接続されており、抵抗器42の第2の端子はトランジスタ40のゲートおよび抵抗器44の第1の端子の両方に接続されている。抵抗器44の第2の端子はVSS電圧端子に接続される。コンデンサ50は容量性ノード34に接続される第1の電極を有する。コンデンサ50の第2の電極は電源端子に接続される。1つの形態ではこの端子はVSS電圧端子である。対称インバータステージ32において、Pチャネルトランジスタ46は、VDD電圧端子に接続されるソースと、容量性ノード34に接続されるゲートと、非対称遅延書き込みイネーブル信号を提供するためのドレインとを有する。非対称遅延書き込みイネーブル信号は、図2のプログラミング検証回路14のANDゲート22の第2の入力に接続される信号である。トランジスタ46のドレインは、Nチャネルトランジスタ48のドレインに接続されている。トランジスタ48のゲートは容量性ノード34においてトランジスタ46のゲートに接続されている。トランジスタ48のソースはVSS電圧端子に接続されている。動作時、非対称遅延回路20は、トランジスタ36および38のゲートにおいて書き込みイネーブル信号を受け取る。トランジスタ36および38は書き込みイネーブル信号の論理状態を反転させて、容量性ノード34において増幅された反転形態を提供する。抵抗器42および44は、トランジスタ40が継続的にオン状態に弱くバイアスされるようなサイズになっている。供給電圧VDDは抵抗器42によって低減され、トランジスタ40のゲートに印加される。それゆえ、低減されたVDD電圧は、第2の供給電圧とみなされることができる。書き込みイネーブル信号が論理ロー値であるとき、トランジスタ36は導電性であり、トランジスタ38は非導電性である。それゆえ、容量性ノード34はコンデンサ50を使用してVDD供給電圧まで充電される。対称インバータステージ32は容量性ノード34における論理ハイ状態を反転して、非対称遅延書き込みイネーブル信号のために論理ロー信号を提供する。ここで、書き込みイネーブル信号は論理値を遷移して論理ハイになると想定する。この遷移はトランジスタ36を非導電性にし、トランジスタ38を導電性にする。トランジスタ38が導電するとき、容量性ノード34はトランジスタ38および40を通じて制御された速度で放電を開始する。対称インバータステージ32は、対称インバータステージ32の出力が変化することになるときを表す入力電圧レベルである所定のスイッチングレベルを有する。容量性ノード34が対称インバータステージ32のスイッチングレベルを下回って遷移するのに十分なほど長く書き込みイネーブル信号が論理ハイに留まる場合、非対称遅延書き込みイネーブル信号は論理ハイレベルにおいてアサートされるようになる。しなしながら、書き込みイネーブル信号が十分長く論理ハイに留まらない場合、容量性ノード34は対称インバータステージ32のスイッチングレベルを下回って遷移せず、非対称遅延書き込みイネーブル信号はアサートされないままになる。従って、所定の十分な時間長にわたって論理ハイ値に留まらない書き込みイネーブル信号のスプリアス信号遷移は、非対称遅延書き込みイネーブル信号として認められないことになる。書き込みイネーブル信号が論理ロー状態に戻ると、トランジスタ36は導電性になり、トランジスタ38は非導電性になる。結果として、容量性ノード34は非常に迅速にVDD供給電圧に戻って充電される。この迅速な充電動作に起因して、書き込みイネーブル信号の一連の多くの連続したスプリアス信号遷移は非対称遅延書き込みイネーブル信号としては認められないことになる。ここで、書き込みイネーブル信号は、対称インバータステージ32のスイッチングレベルに達するほど十分に長くアサートされ、それによって、非対称遅延書き込みイネーブル信号がアサートされるものと想定する。書き込みイネーブル信号がアサート停止されるとき、トランジスタ36は導電性になり、トランジスタ38は非導電性になる。この信号トランジスタは、トランジスタ36を通じて容量性ノードに非常に迅速にVDDまで充電させる。結果として、非対称遅延書き込みイネーブル信号は、短い回復時間内に非常に迅速に論理ロー値に遷移する。従って、対称インバータステージ32が、書き込みイネーブル信号のハイからローへの遷移と比較して、書き込みイネーブル信号のローからハイへの遷移に応答してスイッチ点に達するのに要する時間量において大きな非対称性が存在する。この非対称性は、OTPコントローラ12によってスプリアス信号を有効に無視するために図1のOTPメモリ16のプログラミングの文脈において使用される。OTPコントローラ12によって生成されるスプリアス信号は継続時間が短く、従って、OTPメモリ16のプログラミングに対する影響からは有効に除外されることができる。さらに、時間の長さおよび電圧しきい値は、コンデンサ50、トランジスタ40のゲート電圧、ならびに対称インバータステージ32のトランジスタ46および48を適切にサイジングすることによって正確に大きくセットされることができることが留意されるべきである。図4には、メモリシステム10の動作に関連付けられる信号の例示的なグラフが示されている。信号は、垂直軸における電圧と水平軸における時間との関数として表されている。ほんの一例として、複数または一連の短いスプリアス信号がOTPコントローラ12によって繰り返し提供される。これらのスプリアス信号の原因は既に述べたようにさまざまであり得る。例えば、メモリシステム10の起動時に、スプリアス信号を生成する可能性がある未知の状態がしばしば存在する。これらのスプリアス信号は比較的短い継続時間を有する。最初、ロー書き込みイネーブル信号に応答してトランジスタ36が導電性であることに応答して、容量性ノード34はVDD値にある。スプリアス信号がハイとローとの論理レベル間で遷移することに応答して、容量性ノード34は放電し始めるが、スプリアス信号が短いことに起因して、容量性ノード34が対称インバータステージ32のスイッチングレベルに達することが可能になる前に完全にVDDまで再充電される。スプリアス信号のすべてに応答して、非対称遅延書き込みイネーブル信号および検証済み書き込みイネーブル信号の両方がアサートされないままになる。それゆえ、複数のスプリアス信号はOTPメモリ16から分離される。いかなる単一のスプリアス信号もOTPメモリ素子を故意でなくプログラミングするために十分に長続きし得ないが、各スプリアス信号がOTPメモリ16内のOTPメモリ素子に印加されたとすると、各信号がOTPメモリ素子の永久的な物理的変更に寄与したことになる。1つの形態では、この物理的変更は、OTPメモリ素子のプログラム可能層からの材料のエレクトロマイグレーションである可能性がある。複数のスプリアス信号の累積的影響に起因して十分なエレクトロマイグレーションが発生するとき、OTPメモリ素子の故意でないプログラミングが発生する。いくつかの材料がさまざまな形態のOTPメモリ素子に使用されており、それらのすべてが複数の短いスプリアス信号の影響を受けやすい。加えて、単一のパルスもOTPメモリ素子の故意でないプログラミングを発生させ得る。意図的な書き込み動作がスプリアス信号に続く場合を想定する。示されていない形態においては、意図的な書き込み動作は、書き込みイネーブル信号遷移が発生しないときには介在する時間によってスプリアス信号から分離されてもよいことが理解されるべきである。意図的な書き込み動作は、書き込みイネーブル検証回路14が書き込みイネーブル信号が意図的な書き込み動作であるか否かを判定している検証部分である、時間および電圧のしきい値のラベルを付される第1の部分を有する。検証は、書き込みイネーブル信号が、十分に長い期間にわたってアサートされている論理値を表す電圧を有していたことを検出することによって判定される。この期間は、容量性ノード34がフルレール電圧値から遷移して対称インバータステージ32のスイッチ点に達するのに必要とされる時間量によって表される。この期間は、広範なプロセス、温度および電圧値にわたって相当量変動する場合があり、従って単純にタイマ機能を使用して正確に計時することはできない。スイッチ点に達すると、非対称遅延書き込みイネーブル信号および検証済み書き込みイネーブル信号の両方がアサートされる。この時点において、検証済み書き込みイネーブル信号の、書き込みイネーブル検証回路14の出力からOTPコントローラ12へのフィードバックが、OTPメモリ16のOTPメモリ素子をプログラミングするための指定プログラミング時間を開始するために使用される。指定プログラミング時間は、所与のOTPメモリ素子の的確な物理的変更を保証するために指定期間内にある必要がある。OTPコントローラ12は、1つの形態では、フィードバック信号が書き込みイネーブル検証回路14から受け取られる時点から開始してクロックサイクルをカウントすることになる。その時間枠が満了すると、OTPコントローラ12は書き込みイネーブル信号をアサート停止する。意図的な書き込み動作が終了するときの書き込みイネーブル信号の立下りエッジにおいて、検証済み書き込みイネーブル信号もローに遷移する。この回路動作は、ANDゲート22の第1の入力が書き込みイネーブル信号に直接接続される結果として行われる。短い回復時間内に、容量性ノード34の電圧はほぼVSSから対称インバータステージ32のスイッチ点まで急速に上昇する。この急速な遷移は、Pチャネルトランジスタ36が導電性になり、VDDを直接容量性ノード34に接続する結果として生じる。スイッチ点に達すると、対称インバータステージ32は、その出力信号を遷移させ、非対称遅延書き込みイネーブルは、検証済み書き込みイネーブル信号が論理ローに遷移した後の非常に短い回復時間内に論理ローに遷移する。記載されている回復時間は、意図的な書き込み動作を検証するために使用される、意図的な書き込みの時間および電圧のしきい値の部分に関連付けられる時間よりも、継続時間がはるかに短い。従って、短い回復時間は、OTPメモリ素子の意図的な書き込み動作が非常に近接して行われることを可能にし、OTPメモリプログラミング時間を大幅に低減することを可能にする。従来のOTPメモリプログラミング動作では、通常数千のOTPメモリ素子を逐次プログラミングする必要がある。それゆえ、メモリシステム10は信頼できるOTPメモリプログラミングを可能にし、時間効率的である。以上の記載から、継続時間の短いスプリアス信号または問題からのプログラミングの保護を提供する、OTPメモリ内のOTPメモリ素子のためのメモリシステムが提供されたことが理解されるべきである。メモリシステム10は、非同期動作を可能にし、意図的な書き込み動作を終了するための、終了する書き込みイネーブル信号遷移に関する高速の回復を有する。書き込みイネーブル検証回路からOTPコントローラへのフィードバックを使用することによって、OTPコントローラがOTPメモリ素子をプログラミングするための所望の期間を正確に計時することが可能になる。それゆえ、プログラミング時間は、温度、処理、および電圧のパラメータにおける変動の結果生じる大幅な変動の影響を受けにくい。本明細書において、1つの形態では、ワンタイムプログラマブルOTPメモリを有するメモリシステムが提供される。書き込みイネーブル検証回路は、ノードにおいて結合される第1のインバータステージと第2のインバータステージとを含み、書き込みイネーブル検証回路は書き込みイネーブル信号を受け取るように構成され、書き込みイネーブル信号は第1の電圧レベルから第2の電圧レベルへ変化する。ノードにおける電圧は第1の速度で変化し、書き込みイネーブル信号が第2の電圧レベルから第1の電圧レベルに変化するときは、ノードにおける電圧は第1の速度よりも速い第2の速度で変化する。書き込みイネーブル検証回路は、OTPメモリのプログラミングを可能にするために検証済み書き込みイネーブル信号を生成するようにさらに構成される。別の形態では、第2の電圧レベルは第1の電圧レベルよりも高い。さらに別の形態では、コンデンサはノードに結合される第1の端子と、電圧供給端子に結合される第2の端子とを有する。さらに別の形態では、第1のインバータステージは、第1の電圧供給端子に結合される第1の電流端子、書き込みイネーブル信号を受け取るように結合される制御端子、および、ノードに結合される第2の電流端子を有するPチャネルトランジスタを有する。第1のNチャネルトランジスタは、ノードに結合される第1の電流端子、書き込みイネーブル信号を受け取るように結合される制御端子、および、第2の電流端子を有する。第2のNチャネルトランジスタは、第1のNチャネルトランジスタの第2の電流端子に結合される第1の電流端子、第2の電圧供給端子に結合される制御端子、および、第3の電圧供給端子に結合される第2の電流端子を有し、第1の電圧供給端子における第1の電圧は第2の電圧供給端子における第2の電圧よりも大きく、第2の電圧は第3の電圧供給端子における第3の電圧よりも大きい。別の形態では、第2のインバータステージは、第1の電圧供給端子に結合される第1の電流端子、ノードに結合される制御端子、および、非対称遅延書き込みイネーブル信号を提供するためにノードに結合される第2の電流端子を有するPチャネルトランジスタを有する。nチャネルトランジスタは、非対称遅延書き込みイネーブル信号を提供するためにノードに結合される第1の電流端子、ノードに結合される制御端子、および、第3の電圧供給端子に結合される第2の電流端子を有する。別の形態では、書き込みイネーブル検証回路は、1非対称遅延書き込みイネーブル信号および書き込みイネーブル信号を受け取るための、かつ2検証済み書き込みイネーブル信号を提供するための、論理ANDゲートをさらに有する。別の形態では、OTPメモリは複数のeヒューズを有し、メモリシステムはOTPコントローラをさらに有し、OTPコントローラは、検証済み書き込みイネーブル信号を受け取るとともに、複数のeヒューズのうちの少なくとも1つをプログラミングするために十分な指定時間にわたって書き込みイネーブル信号を第2の電圧レベルに維持するように構成される。本明細書において、さらに別の形態では、ワンタイムプログラマブルOTPメモリを有するメモリシステムが提供される。OTPコントローラはOTPメモリに結合され、OTPコントローラは書き込みイネーブル信号を生成するように構成される。書き込みイネーブル検証回路はOTPメモリおよびOTPコントローラに結合され、書き込みイネーブル検証回路は、OTPコントローラから書き込みイネーブル信号を受け取るように構成され、書き込みイネーブル検証回路は、OTPコントローラによるOTPメモリのプログラミングを可能にするために検証済み書き込みイネーブル信号を生成するようにさらに構成される。さらに別の形態では、OTPメモリは複数のeヒューズを有し、OTPコントローラは、検証済み書き込みイネーブル信号を受け取るとともに、検証済み書き込みイネーブル信号を受け取ったことに応答して、複数のeヒューズのうちの少なくとも1つをプログラミングするために十分な指定時間にわたって書き込みイネーブル信号を特定の電圧レベルに維持するようにさらに構成される。別の形態では、書き込みイネーブル検証回路は、書き込みイネーブル信号を遅延させるように構成される非対称遅延回路を有する。別の形態では、非対称遅延回路は第1のインバータステージおよび第2のインバータステージを有し、第1のインバータステージの出力および第2のインバータステージの入力はノードにおいて結合される。別の形態では、書き込みイネーブル信号が第1の電圧レベルから第2の電圧レベルに変化すると、ノードにおける電圧は第1の速度で変化する。書き込みイネーブル信号が第2の電圧レベルから第1の電圧レベルに変化するときは、ノードにおける電圧は第1の速度よりも速い第2の速度で変化する。さらに別の形態では、第1のインバータステージは、第1の電圧供給端子に結合される第1の電流端子、書き込みイネーブル信号を受け取るように結合される制御端子、および、ノードに結合される第2の電流端子を有するPチャネルトランジスタを有する。第1のNチャネルトランジスタは、ノードに結合される第1の電流端子、書き込みイネーブル信号を受け取るように結合される制御端子、および、第2の電流端子を有する。第2のnチャネルトランジスタは、第1のnチャネルトランジスタの第2の電流端子に結合される第1の電流端子、第2の電圧供給端子に結合される制御端子、および、第3の電圧供給端子に結合される第2の電流端子を有する。第1の電圧供給端子における第1の電圧は第2の電圧供給端子における第2の電圧よりも大きく、第2の電圧は第3の電圧供給端子における第3の電圧よりも大きい。別の形態では、第2のインバータステージは、第1の電圧供給端子に結合される第1の電流端子、ノードに結合される制御端子、および、非対称遅延書き込みイネーブル信号を提供するためにノードに結合される第2の電流端子を有するPチャネルトランジスタを有する。Nチャネルトランジスタは、非対称遅延書き込みイネーブル信号を提供するためにノードに結合される第1の電流端子、ノードに結合される制御端子、および、第3の電圧供給端子に結合される第2の電流端子を有する。別の形態では、書き込みイネーブル検証回路は、1非対称遅延書き込みイネーブル信号および書き込みイネーブル信号を受け取るための、かつ2検証済み書き込みイネーブル信号を提供するための、論理ANDゲートをさらに有する。さらに別の形態では、ワンタイムプログラマブルOTPメモリを有するメモリシステムが提供される。書き込みイネーブル検証回路はOTPメモリに結合され、書き込みイネーブル検証回路は書き込みイネーブル信号を受け取るように構成され、書き込みイネーブル検証回路は、OTPメモリのプログラミングを可能にするために検証済み書き込みイネーブル信号を生成するようにさらに構成される。書き込みイネーブル検証回路は、入力信号を受け取るように結合される入力と、スイッチング電圧信号を提供するように結合される出力とを有する第1のインバータステージを有する。第2のインバータステージは、スイッチング電圧信号を受け取るように結合される入力と、出力信号を提供するように結合される出力とを有する。第1のインバータステージおよび第2のインバータステージは、入力信号が少なくとも所定の時間にわたって所定のレベルに維持される場合にのみ、第2のインバータステージが出力を第1の電圧レベルから、第1の電圧レベルとは異なる第2の電圧レベルに切り替えるように構成される。別の形態では、メモリシステムは、1第2のインバータステージの出力信号および入力信号を受け取るための、かつ2検証済み書き込みイネーブル信号を提供するための、論理ANDゲートをさらに有する。さらに別の形態では、第2のインバータステージの入力における電圧信号は、最初は第1の電圧信号レベルにセットされている。スイッチング電圧信号は、入力信号が少なくとも所定の時間にわたって所定のレベルに維持される場合にのみ、第1の電圧信号レベルから、第2のインバータステージの出力を第1の電圧レベルから第2の電圧レベルに切り替えるのに十分な第2の電圧信号に変化する。別の形態では、複数のスプリアス書き込みイネーブル信号が入力信号として受け取られる。第1のインバータステージおよび第2のインバータステージは、いかに多くの複数のスプリアス書き込みイネーブル信号が入力信号として受け取られるかにかかわらず、第2のインバータステージが、出力を第1の電圧レベルから、第1の電圧レベルとは異なる第2の電圧レベルに決して切り替えないように構成される。さらに別の形態では、第1のインバータステージおよび第2のインバータステージは、入力信号が第1の電圧レベルから第2の電圧レベルに遷移するときに、スイッチング電圧信号が第1の期間内に第1のスイッチング電圧レベルから第2のスイッチング電圧レベルに変化するように構成される。入力信号が第2の電圧レベルから第1の電圧レベルに遷移するとき、スイッチング電圧信号は第2の期間内に第2のスイッチング電圧レベルから第1のスイッチング電圧レベルに変化し、第1の期間は第2の期間の少なくとも100倍長い。本明細書において論じられる導体は、単一の導体、複数の導体、一方向性導体、または双方向性導体であることに関連して例示または記載され得る。しかしながら、異なる実施形態は導体の実施態様を変更してもよい。例えば、双方向性導体ではなく別個の一方向性導体が使用されてもよく、その逆であってもよい。さらに、複数の導体が、並列にまたは時分割多重方式で複数の信号を伝送する単一の導体と置き換わってもよい。同様に、複数の信号を搬送する単一の導体は、これらの信号のサブセットを搬送するさまざまな異なる導体に分離されてもよい。それゆえ、信号の伝送には多くの選択肢が存在する。アサートまたはセットおよびネゲートまたはアサート停止もしくはクリアという用語は、本明細書においては、信号、ステータスビット、または類似の装置をそれぞれ、その論理的に真または論理的に偽の状態にレンダリングすることを指す場合に使用される。論理的に真の状態が論理レベル1である場合、論理的に偽の状態は論理レベル0である。そして、論理的に真の状態が論理レベル0である場合、論理的に偽の状態は論理レベル1である。本明細書に記載される各信号は、正または負論理として設計されることができ、ここで、負論理は、信号名の上のバーまたは信号名に続くアスタリスクによって指示されることができる。負論理信号の場合、信号は、論理的真状態が論理レベル0に対応するアクティブローである。正論理信号の場合、信号は、論理的真状態が論理レベル1に対応するアクティブハイである。本明細書に記載される信号はいずれも負または正論理信号のいずれかとして設計されることができることに留意されたい。それゆえ、代替の実施形態では、正論理信号として記載される信号は、負論理信号として実装されてもよく、負論理信号として記載される信号は、正論理信号として実装されてもよい。本発明を実装する装置は、大部分について、当業者に既知の電子コンポーネントおよび回路から成っているため、本発明の基礎となる概念の理解および評価のために、ならびに本発明の教示を分かりにくくせず当該教示から注意を逸らさせないために、回路の詳細は上記で例示されているように必要と考えられる範囲を超えては説明されない。本発明は特定の導電型または電位の極性に関して記載されているが、当業者には導電型の極性および電位の極は逆になってもよいことが理解される。上記の実施形態のうちのいくつかは、適宜、さまざまな異なる情報処理システムを使用して実装することができる。例えば、図1およびその説明は、例示的なメモリアーキテクチャを記載しているが、このメモリアーキテクチャは本発明のさまざまな態様の説明における有用な参照を提供するためにのみ提示されている。無論、このメモリアーキテクチャの記載は説明の目的のために簡略化されており、これは、本発明に従って使用することができる多くの異なる種類の適切なメモリアーキテクチャのうちのほんの1つに過ぎない。論理ブロック間の境界は例示にすぎないこと、および、代替的な実施形態は、論理ブロックもしくは回路要素を融合し、またはさまざまな論理ブロックもしくは回路要素に対する代替的な機能を分解してもよいことを、当業者であれば認識できるものである。従って、本明細書において描写したメモリシステムは例示にすぎないこと、および、事実、同じ機能を達成する多くの他のメモリシステムを実装することができることは理解されたい。要約すると、ただし依然として明確な意味で、同じ機能を達成するための構成要素の任意の構成が、所望の機能が達成されるように効果的に関連付けられる。従って、本明細書における、特定の機能を達成するために結合される任意の2つの構成要素は互いに関連付けられるとみなすことができ、それによって、中間の構成要素またはアーキテクチャにかかわりなく、所望の機能が達成される。同様に、そのように関連付けられる任意の2つの構成要素も、所望の機能を達成するために互いに動作可能に接続されているまたは動作可能に結合されているとみなすことができる。さらなる例示として、1つの実施形態では、システム10の例示される要素は、単一の集積回路上または同じデバイス内に位置する回路である。代替的には、システム10は、互いに相互接続される任意の数の別個の集積回路または別個のデバイスを含んでもよい。例えば、OTPメモリ16は、OTPコントローラ12および書き込みイネーブル検証回路14と同じ集積回路上に位置してもよく、または別個の集積回路上に位置してもよい。さらに、上述の動作の機能間の境界は例示にすぎないことを当業者は認識しよう。複数の動作の機能を単一の動作に組み合わせることができ、かつ/または単一の動作の機能を追加の動作に分散させることができる。その上、代替的な実施形態は、特定の動作の複数のインスタンスを含んでもよく、動作の順序はさまざまな他の実施形態においては変更してもよい。本明細書において、具体的な実施形態を参照して本発明を説明したが、添付の特許請求の範囲に明記されているような本発明の範囲から逸脱することなくさまざまな改変および変更を為すことができる。例えば、非対称遅延回路20は、タイミング機能がカウンタおよび比較器のようなデジタル回路と置き換わった均等なデジタル表現を用いて実装されてもよい。OTPコントローラ12は、状態機械または自動検査器を含むさまざまな種類のコントローラを用いて実装されてもよい。他の種類のメモリも、本明細書において教示される原理から利益を得ることができる。従って、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本発明の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。本明細書において使用される場合、結合されているという用語は、直接結合または機械的結合に限定されるようには意図されていない。さらに、本明細書において使用される場合、1つaoranという用語は、1つまたは2つ以上として定義される。さらに、特許請求の範囲における少なくとも1つのおよび1つまたは複数ののような前置きの語句の使用は、不定冠詞1つのaoranによる別の請求項要素の導入が、このように導入された請求項要素を含む任意の特定の請求項を、たとえ同じ請求項が前置きの語句1つまたは複数のまたは少なくとも1つのおよび1つのaoranのような不定冠詞を含む場合であっても、1つだけのこのような要素を含む発明に限定することを暗示するように解釈されるべきではない。同じことが、定冠詞の使用についても当てはまる。別途記載されない限り、第1のおよび第2ののような用語は、そのような用語が説明する要素間で適宜区別するように使用される。従って、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。