第1方向に沿って延出したゲート配線と、第1方向に直交する第2方向に沿って延出したソース配線と、半導体層、前記ゲート配線と電気的に接続されたゲート電極、前記ソース配線と電気的に接続され前記半導体層にコンタクトしたソース電極及び前記半導体層にコンタクトしたドレイン電極を備えたスイッチング素子と、前記ソース配線及び前記スイッチング素子を覆うとともに前記ドレイン電極を露出するコンタクトホールが形成された絶縁膜と、前記絶縁膜上に形成された画素電極と、を備えた平面表示装置用アレイ基板であって、前記ソース配線と前記ドレイン電極とがショートした画素においては、前記絶縁膜の前記コンタクトホールに充填され前記ドレイン電極と前記画素電極との間に介在する絶縁性の充填部材を備えたことを特徴とする平面表示装置用アレイ基板。前記絶縁膜は、前記スイッチング素子上に配置された第1層間絶縁膜と、前記第1層間絶縁膜よりも上方に配置された第2層間絶縁膜とを備え、前記第1層間絶縁膜と前記第2層間絶縁膜との間に複数の画素に亘って形成された共通電極が位置し、前記第2層間絶縁膜上において各画素に形成された前記画素電極には前記共通電極と対向するスリットが形成されたことを特徴とする請求項1に記載の平面表示装置用アレイ基板。前記充填部材は、樹脂材料によって形成されたことを特徴とする請求項1または2に記載の平面表示装置用アレイ基板。絶縁基板上に、半導体層、ゲート配線と電気的に接続されたゲート電極、ソース配線と電気的に接続され前記半導体層にコンタクトしたソース電極及び前記半導体層にコンタクトしたドレイン電極を備えたスイッチング素子を形成し、前記ソース配線及び前記スイッチング素子を覆うとともに前記ドレイン電極を露出するコンタクトホールを有する絶縁膜を形成し、前記ソース配線と前記ドレイン電極とがショートした画素においては、前記絶縁膜の前記コンタクトホールに絶縁性の充填部材を充填して前記ドレイン電極を覆い、前記絶縁膜上及び前記充填部材上に画素電極を形成する、ことを特徴とする平面表示装置用アレイ基板の製造方法。前記充填部材の充填は、液状の樹脂材料を塗布した後に、前記樹脂材料を硬化させることにより行うことを特徴とする請求項4に記載の平面表示装置用アレイ基板の製造方法。絶縁基板上に、半導体層、ゲート配線と電気的に接続されたゲート電極、ソース配線と電気的に接続され前記半導体層にコンタクトしたソース電極及び前記半導体層にコンタクトしたドレイン電極を備えたスイッチング素子を形成し、前記スイッチング素子を形成済みの処理基板について、前記ソース配線と前記ドレイン電極とのショートの有無を検査し、前記ショートを検出した場合には、前記処理基板上における前記ショートの位置情報を出力し、前記ソース配線及び前記スイッチング素子を覆うとともに前記ドレイン電極を露出するコンタクトホールを有する絶縁膜を形成し、前記ショートを検出しなかった画素においては、前記絶縁膜上及び前記コンタクトホールに延在し前記ドレイン電極にコンタクトした画素電極を形成し、前記ショートを検出した画素においては、前記位置情報に基づいて前記コンタクトホールに絶縁性の充填部材を充填して前記ドレイン電極を覆い、前記絶縁膜上及び前記充填部材上に画素電極を形成する、ことを特徴とする平面表示装置用アレイ基板の製造方法。前記充填部材の充填は、前記位置情報に基づいて位置合わせを行い、前記コンタクトホールに向けて液状の樹脂材料を塗布した後に、前記樹脂材料を硬化させることにより行うことを特徴とする請求項6に記載の平面表示装置用アレイ基板の製造方法。本実施形態の目的は、ダメージの少ないリペアにより製造歩留まりの低下を抑制することが可能な平面表示装置用アレイ基板及びその製造方法を提供することにある。本実施形態によれば、第1方向に沿って延出したゲート配線と、第1方向に直交する第2方向に沿って延出したソース配線と、半導体層、前記ゲート配線と電気的に接続されたゲート電極、前記ソース配線と電気的に接続され前記半導体層にコンタクトしたソース電極及び前記半導体層にコンタクトしたドレイン電極を備えたスイッチング素子と、前記ソース配線及び前記スイッチング素子を覆うとともに前記ドレイン電極を露出するコンタクトホールが形成された絶縁膜と、前記絶縁膜上に形成された画素電極と、を備えた平面表示装置用アレイ基板であって、前記ソース配線と前記ドレイン電極とがショートした画素においては、前記絶縁膜の前記コンタクトホールに充填され前記ドレイン電極と前記画素電極との間に介在する絶縁性の充填部材を備えたことを特徴とする平面表示装置用アレイ基板が提供される。本実施形態によれば、絶縁基板上に、半導体層、ゲート配線と電気的に接続されたゲート電極、ソース配線と電気的に接続され前記半導体層にコンタクトしたソース電極及び前記半導体層にコンタクトしたドレイン電極を備えたスイッチング素子を形成し、前記ソース配線及び前記スイッチング素子を覆うとともに前記ドレイン電極を露出するコンタクトホールを有する絶縁膜を形成し、前記ソース配線と前記ドレイン電極とがショートした画素においては、前記絶縁膜の前記コンタクトホールに絶縁性の充填部材を充填して前記ドレイン電極を覆い、前記絶縁膜上及び前記充填部材上に画素電極を形成する、ことを特徴とする平面表示装置用アレイ基板の製造方法が提供される。本実施形態によれば、絶縁基板上に、半導体層、ゲート配線と電気的に接続されたゲート電極、ソース配線と電気的に接続され前記半導体層にコンタクトしたソース電極及び前記半導体層にコンタクトしたドレイン電極を備えたスイッチング素子を形成し、前記スイッチング素子を形成済みの処理基板について、前記ソース配線と前記ドレイン電極とのショートの有無を検査し、前記ショートを検出した場合には、前記処理基板上における前記ショートの位置情報を出力し、前記ソース配線及び前記スイッチング素子を覆うとともに前記ドレイン電極を露出するコンタクトホールを有する絶縁膜を形成し、前記ショートを検出しなかった画素においては、前記絶縁膜上及び前記コンタクトホールに延在し前記ドレイン電極にコンタクトした画素電極を形成し、前記ショートを検出した画素においては、前記位置情報に基づいて前記コンタクトホールに絶縁性の充填部材を充填して前記ドレイン電極を覆い、前記絶縁膜上及び前記充填部材上に画素電極を形成する、ことを特徴とする平面表示装置用アレイ基板の製造方法が提供される。以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。本実施形態の平面表示装置は、液晶表示装置や有機エレクトロルミネッセンス表示装置などに相当するが、以下では、液晶表示装置を例に説明する。図1は、本実施形態の液晶表示装置を構成する液晶表示パネルLPNの構成及び等価回路を概略的に示す図である。すなわち、液晶表示装置は、アクティブマトリクスタイプの透過型の液晶表示パネルLPNを備えている。液晶表示パネルLPNは、アレイ基板ARと、アレイ基板ARに対向して配置された対向基板CTと、これらのアレイ基板ARと対向基板CTとの間に保持された液晶層LQと、を備えている。このような液晶表示パネルLPNは、画像を表示するアクティブエリアACTを備えている。このアクティブエリアACTは、m×n個のマトリクス状に配置された複数の画素PXによって構成されている但し、m及びnは正の整数である。アレイ基板ARは、アクティブエリアACTにおいて、第1方向Xに沿ってそれぞれ延出したn本のゲート配線GG1~Gn及びn本の容量線CC1~Cn、第1方向Xに直交する第2方向Yに沿ってそれぞれ延出したm本のソース配線SS1~Sm、各画素PXにおいてゲート配線G及びソース配線Sと電気的に接続されたスイッチング素子SW、各画素PXにおいてスイッチング素子SWに各々電気的に接続された画素電極PE、画素電極PEと向かい合う共通電極CEなどを備えている。共通電極CEは、複数の画素PXに亘って共通に形成されている。画素電極PEは、各画素PXにおいて島状に形成されている。各ゲート配線Gは、アクティブエリアACTの外側に引き出され、ゲートドライバGDに接続されている。各ソース配線Sは、アクティブエリアACTの外側に引き出され、ソースドライバSDに接続されている。各容量線Cは、アクティブエリアACTの外側に引き出され、補助容量電圧が供給される電圧印加部VCSと電気的に接続されている。共通電極CEは、コモン電圧が供給される給電部VSと電気的に接続されている。ゲートドライバGD及びソースドライバSDは、例えばその少なくとも一部がアレイ基板ARに形成され、駆動ICチップ2と接続されている。図示した例では、液晶表示パネルLPNを駆動するのに必要な信号源としての駆動ICチップ2は、液晶表示パネルLPNのアクティブエリアACTの外側において、アレイ基板ARに実装されている。また、図示した例の液晶表示パネルLPNは、FFSモードあるいはIPSモードに適用可能な構成であり、アレイ基板ARに画素電極PE及び共通電極CEを備えている。このような構成の液晶表示パネルLPNでは、画素電極PE及び共通電極CEの間に形成される横電界例えば、フリンジ電界のうちの基板の主面にほぼ平行な電界を主に利用して液晶層LQを構成する液晶分子をスイッチングする。なお、本実施形態においては、IPSモードやFFSモードに限らず、TNTwistedNematicモード、OCBOpticallyCompensatedBirefringenceモード、VAVerticalAlignedモードなども適用可能である。TNモード、OCBモード、VAモードなどにおいては、画素電極PEがアレイ基板ARに備えられる一方で、共通電極CEが対向基板CTに備えられた構成となる。図2は、図1に示したアレイ基板ARにおける画素PXの構造を対向基板CTの側から見た概略平面図である。なお、ここでは、説明に必要な主要部のみを図示している。ゲート配線G1及びG2は、第1方向Xに沿ってそれぞれ延出している。このようなゲート配線G1及びG2は、第2方向Yに沿って第1ピッチで配置されている。容量線C1は、ゲート配線G1とゲート配線G2との間において、第1方向Xに沿って延出している。ソース配線S1及びS2は、第2方向Yに沿ってそれぞれ延出している。このようなソース配線S1及びS2は、第1方向Xに沿って第1ピッチよりも小さい第2ピッチで配置されている。ゲート配線G1及びG2とソース配線S1及びS2とで規定された画素PXは、第1方向Xに沿った長さが第2方向Yに沿った長さよりも短い縦長の長方形状である。つまり、画素PXの第2方向Yに沿った長さはゲート配線間の第1ピッチに相当し、画素PXの第1方向Xに沿った長さはソース配線間の第2ピッチに相当する。図中の左側の画素PXにおいては、スイッチング素子SWは、ゲート配線G2とソース配線S1との交差部付近に配置され、ゲート配線G2及びソース配線S1と電気的に接続されている。このスイッチング素子SWは、例えば薄膜トランジスタTFTである。このスイッチング素子SWは、ポリシリコンやアモルファスシリコンによって形成された半導体層SCを備えている。なお、スイッチング素子SWは、トップゲート型あるいはボトムゲート型のいずれであっても良いが、図示した例では、トップゲート型を採用している。このようなスイッチング素子SWは、ゲート配線G2と電気的に接続されたゲート電極WG、ソース配線S1と電気的に接続され半導体層SCにコンタクトしたソース電極WS、及び、半導体層SCにコンタクトしたドレイン電極WDを備えている。なお、図示した例では、ゲート電極WGはゲート配線G2と一体的に形成されており、また、ソース電極WSはソース配線S1と一体的に形成されている。共通電極CEは、第1方向Xに沿って延在している。すなわち、共通電極CEは、各画素PXに配置されるとともにソース配線Sの上方を跨いで、第1方向Xに隣接する複数の画素PXに亘って共通に形成されている。各画素PXの画素電極PEは、共通電極CEの上方に配置されている。各画素電極PEは、各画素PXにおいて長方形状の画素形状に対応した島状に形成されている。図示した例では、画素電極PEは、第1方向Xに沿った短辺と、第2方向Yに沿った長辺と、を有する概略長方形状に形成されている。このような各画素電極PEは、スイッチング素子SWのドレイン電極WDと電気的に接続されている。また、各画素電極PEには、共通電極CEと向かい合う複数のスリットPSLが形成されている。図示した例では、スリットPSLのそれぞれは、第2方向Yに沿って延出しており、第2方向Yと平行な長軸を有している。画素電極PEとソース配線S1及びS2との位置関係に着目すると、画素電極PEのスリットPSLは、いずれもソース配線S1とソース配線S2との間に位置している。また、いずれのスリットPSLも共通電極CEの上方に位置している。図3は、図1に示した液晶表示パネルLPNの断面構造を概略的に示す図である。なお、ここでは、説明に必要な主要部のみを図示しており、しかも、ソース配線とドレイン電極とがショートしていない正常な画素の断面構造を図示している。すなわち、アレイ基板ARは、ガラス基板などの光透過性を有する第1絶縁基板10を用いて形成されている。このアレイ基板ARは、第1絶縁基板10の内面すなわち対向基板CTに対向する側10Aにスイッチング素子SW、共通電極CE、画素電極PEなどを備えている。スイッチング素子SWの半導体層SCは、第1絶縁基板10の上に配置されている。この半導体層SCは、例えば、ポリシリコンによって形成されている。なお、第1絶縁基板10と半導体層SCとの間に絶縁膜からなるアンダーコート層が介在していても良い。この半導体層SCは、第1絶縁膜11によって覆われている。また、この第1絶縁膜11は、第1絶縁基板10の上にも配置されている。スイッチング素子SWのゲート電極WGは、第1絶縁膜11の上に形成され、半導体層SCの上方に位置している。このゲート電極WGは、ゲート配線W2と一体的に形成され、第2絶縁膜12によって覆われている。また、この第2絶縁膜12は、第1絶縁膜11の上にも配置されている。スイッチング素子SWのソース電極WS及びドレイン電極WDは、第2絶縁膜12の上に形成されている。また、ソース配線S1及びS2も同様に第2絶縁膜12の上に形成されている。ソース電極WSは、ソース配線S1と一体的に形成されている。これらのソース電極WS及びドレイン電極WDは、それぞれ第1絶縁膜11及び第2絶縁膜12を貫通するコンタクトホールを通して半導体層SCにコンタクトしている。このような構成のスイッチング素子SWは、ソース配線S1及びS2とともに第3絶縁膜13によって覆われている。この第3絶縁膜13は、第2絶縁膜12の上にも配置されている。この第3絶縁膜13には、ドレイン電極WDまで貫通した第1コンタクトホールCH1が形成されている。このような第3絶縁膜13は、スイッチング素子SWを覆う第1層間絶縁膜として機能する。なお、第3絶縁膜13は、例えば、透明な樹脂材料によって形成されている。共通電極CEは、第3絶縁膜13の上に形成されている。なお、この共通電極CEは、第3絶縁膜13に形成された第1コンタクトホールCH1には延出していない。このような共通電極CEは、透明な導電材料、例えば、インジウムティンオキサイドITOやインジウムジンクオキサイドIZOなどによって形成されている。この共通電極CEの上には、第4絶縁膜14が配置されている。また、この第4絶縁膜14は、第3絶縁膜13の上にも配置されている。つまり、共通電極CEは、第3絶縁膜13と第4絶縁膜14との間に位置している。この第4絶縁膜14は、第1コンタクトホールCH1の一部を覆っている。この第4絶縁膜14の第1コンタクトホールCH1を覆っている部分においては、ドレイン電極WDまで貫通した第2コンタクトホールCH2が形成されている。これにより、ドレイン電極WDの一部は、第3絶縁膜13及び第4絶縁膜14から露出する。このような第4絶縁膜14は、第2層間絶縁膜として機能する。なお、第4絶縁膜14は、例えば、シリコン窒化物SiNxによって形成されている。画素電極PEは、第4絶縁膜14の上に形成され、共通電極CEと向かい合っている。この画素電極PEは、第3絶縁膜13を貫通する第1コンタクトホールCH1及び第4絶縁膜14を貫通する第2コンタクトホールCH2を介してスイッチング素子SWのドレイン電極WDに電気的に接続されている。また、この画素電極PEには、スリットPSLが形成されている。このような画素電極PEは、透明な導電材料、例えば、ITOやIZOなどによって形成されている。このような画素電極PEは、第1配向膜AL1によって覆われている。また、この第1配向膜AL1は、第4絶縁膜14も覆っている。このような第1配向膜AL1は、水平配向性を示す材料によって形成され、アレイ基板ARの液晶層LQに接する面に配置されている。一方、対向基板CTは、ガラス基板などの光透過性を有する第2絶縁基板30を用いて形成されている。この対向基板CTは、第2絶縁基板30の内面すなわちアレイ基板ARに対向する側30Aに、各画素PXを区画するブラックマトリクス31、カラーフィルタ32、オーバーコート層33などを備えている。ブラックマトリクス31は、第2絶縁基板30の内面30Aにおいて、アレイ基板ARに設けられたゲート配線Gやソース配線S、さらにはスイッチング素子SWなどの配線部に対向するように形成されている。カラーフィルタ32は、第2絶縁基板30の内面30Aに形成され、ブラックマトリクス31の上にも延在している。このカラーフィルタ32は、互いに異なる複数の色、例えば赤色、青色、緑色といった3原色にそれぞれ着色された樹脂材料によって形成されている。異なる色のカラーフィルタ32間の境界は、ブラックマトリクス31上に位置している。オーバーコート層33は、カラーフィルタ32を覆っている。このオーバーコート層33は、ブラックマトリクス31やカラーフィルタ32の表面の凹凸を平坦化する。このようなオーバーコート層33は、透明な樹脂材料によって形成されている。また、オーバーコート層33は、第2配向膜AL2によって覆われている。この第2配向膜AL2は、水平配向性を示す材料によって形成され、対向基板CTの液晶層LQに接する面に配置されている。上述したようなアレイ基板ARと対向基板CTとは、第1配向膜AL1及び第2配向膜AL2が向かい合うように配置されている。このとき、アレイ基板ARと対向基板CTの間には、一方の基板に形成された柱状スペーサにより、所定のセルギャップが形成される。アレイ基板ARと対向基板CTとは、セルギャップが形成された状態でシール材によって貼り合わせられている。液晶層LQは、これらのアレイ基板ARの第1配向膜AL1と対向基板CTの第2配向膜AL2との間に形成されたセルギャップに封入された液晶分子LMを含む液晶組成物によって構成されている。このような構成の液晶表示パネルLPNに対して、その背面側には、バックライトBLが配置されている。バックライトBLとしては、種々の形態が適用可能であり、また、光源として発光ダイオードLEDを利用したものや冷陰極管CCFLを利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。アレイ基板ARの外面、すなわち第1絶縁基板10の外面10Bには、第1偏光板PL1を含む第1光学素子OD1が配置されている。また、対向基板CTの外面、すなわち第2絶縁基板30の外面30Bには、第2偏光板PL2を含む第2光学素子OD2が配置されている。第1偏光板PL1の第1偏光軸あるいは第1吸収軸と第2偏光板PL2の第2偏光軸あるいは第2吸収軸とは、例えば、クロスニコルの位置関係にある。第1配向膜AL1及び第2配向膜AL2は、図2に示したように、基板主面あるいは、X-Y平面と平行な面内において、互いに平行な方位に配向処理例えば、ラビング処理や光配向処理されている。第1配向膜AL1は、スリットPSLの長軸図2に示した例では第2方向Yに対して45°以下の鋭角に交差する方向に沿って配向処理されている。第1配向膜AL1の配向処理方向R1は、例えば、スリットPSLが延出した第2方向Yに対して5°~15°の角度をもって交差する方向である。また、第2配向膜AL2は、第1配向膜AL1の配向処理方向R1と平行な方向に沿って配向処理されている。第1配向膜AL1の配向処理方向R1と第2配向膜AL2の配向処理方向R2とは互いに逆向きである。なお、このとき、第1偏光板PL1の第1偏光軸は、例えば、第1配向膜AL1の配向処理方向R1と平行な方位に設定され、第2偏光板PL2の第2偏光軸は、第1配向膜AL1の配向処理方向R1と直交する方位に設定されている。上記構成の液晶表示装置のうち、特にアレイ基板ARは以下のようにして製造される。図4は、図3に示したアレイ基板ARの製造工程を概略的に説明するためのフローチャートである。まず、第1絶縁基板10の上にスイッチング素子SWを形成するST1。このスイッチング素子SWを形成する過程では、島状にパターン化された半導体層SC、第1絶縁膜11、ゲート配線G及びゲート電極WG、第2絶縁膜12を順次形成した後に、第2絶縁膜12の上にソースメタルを成膜し、フォトリソグラフィプロセスなどを経てソースメタルをパターニングし、ソース配線S、ソース電極WS及びドレイン電極WDを一括して形成する。続いて、スイッチング素子SWを形成済みの処理基板を検査装置に導入し、形成したパターンの検査を行うST2。ここでのパターン検査においては、特に、ソースメタルのパターニングによって形成されたソース配線S、ソース電極WS及びドレイン電極WDのパターンを検査し、ドレイン電極WDとソース配線Sとのショートの有無を検査する。このとき、正常なスイッチング素子SWでは、ドレイン電極WDがいずれのソース配線Sからも切り離されている。一方で、ソースメタルを正常にパターニングできず、ソースメタルのパターン残りが発生したときには、ドレイン電極WDとソース配線Sとが繋がってしまうことがある。このようにドレイン電極WDとソース配線Sとがショートした状態では、スイッチング素子SWは正常に動作しない。つまり、後の工程でスイッチング素子SWに接続された画素電極PEには、常にソース配線Sの電圧が印加された状態となってしまう。このようなパターン検査において、ドレイン電極WDとソース配線Sとのショートを検出した場合には、検査装置は、当該検査対象となっている処理基板上におけるショートの位置情報を生成する。この位置情報は、ショート位置の座標情報例えば、第1絶縁基板10上における第1方向Xに沿ったX座標及び第2方向Yに沿ったY座標の他に、ショートを検出した処理基板の識別情報も含んでいる。このため、生成された位置情報を参照することにより、ショートを検出した処理基板が特定できるとともに、当該処理基板においてショートが生じている位置処理基板内の座標を特定することが可能となる。このように検査装置で生成されたショートの位置情報は、検査装置よりも上位の管理サーバに出力される。ここでの管理サーバとは、アレイ基板の製造過程で生じた不具合やリペア情報などの各種情報を管理するものである。続いて、パターン検査を経て異常が検出されなかった処理基板、あるいは、異常が検出されてもリペア可能と判断された処理基板については、第3絶縁膜13を形成するST3。第3絶縁膜13の形成過程では、ドレイン電極WDを露出する第1コンタクトホールCH1を形成する。続いて、第3絶縁膜13の上に共通電極CEを形成しST4、さらに、共通電極CEの上に第4絶縁膜14を形成するST5。第4絶縁膜14の形成過程では、ドレイン電極WDを露出する第2コンタクトホールCH2を形成する。続いて、パターン検査によってショートを検出しなかった処理基板については、第4絶縁膜14の上にスリットPSLを有する画素電極PEを形成するST6。この画素電極PEは、第4絶縁膜14の上のみならず、第1コンタクトホールCH1及び第2コンタクトホールCH2が形成された位置にも延在し、これらのコンタクトホールから露出したドレイン電極WDにコンタクトする。そして、画素電極PEが形成された処理基板の表面に第1配向膜AL1を形成しST7、アレイ基板ARが完成する。一方、パターン検査によってショートを検出した処理基板については、リペア装置に導入し、リペア処理を行うST8。すなわち、ドレイン電極WDとソース配線Sとがショートした画素PXにおいては、検査装置から出力された位置情報に基づいて第1コンタクトホールCH1及び第2コンタクトホールCH2に絶縁性の充填部材を充填してドレイン電極WDを覆う。つまり、第1コンタクトホールCH1及び第2コンタクトホールCH2は充填部材によって塞がれる。その後、リペア処理を受けた処理基板については、ショートを検出しなかった処理基板と同様に、第4絶縁膜14の上に画素電極PEを形成しST6、その後、第1配向膜AL1を形成するST7。但し、形成された画素電極PEは、第4絶縁膜14の上のみならず、第1コンタクトホールCH1及び第2コンタクトホールCH2が形成された位置にも延在するが、これらのコンタクトホールの位置では画素電極PEとドレイン電極WDとの間に充填部材が介在している。つまり、画素電極PEは、ドレイン電極WDにはコンタクトせず、ソース配線Sとショートしたドレイン電極WDと備えたスイッチング素子SWとは電気的に接続されない。したがって、このように形成された画素電極PEについては、電圧が印加されることはない。図5は、リペア処理を受けたアレイ基板ARの断面構造を概略的に示す図である。すなわち、第1コンタクトホールCH1及び第2コンタクトホールCH2が形成された位置には、充填部材FLが充填されている。このような充填部材FLは、例えば、絶縁性の樹脂材料によって形成されている。図示した例では、充填部材FLの上面FLTは平坦化され、第4絶縁膜14の上面14Tと同一平面を形成しているが、上面14Tよりも上方に向かってドーム状に盛り上がる場合もありうるし、上面14Tよりも下方に向かってボール状に窪む場合もありうる。いずれにしても、充填部材FLは、ドレイン電極WDを隙間なく覆うように形成されている。このような形状の充填部材FLは、例えば、液状の樹脂材料を塗布し、ドレイン電極WDを覆うとともに第1コンタクトホールCH1及び第2コンタクトホールCH2によって形成された凹みを埋め、その全周が第4絶縁膜14と馴染んだ状態で樹脂材料を硬化させることによって形成可能である。このとき、樹脂材料の塗布量が凹みの容積と略同等である場合には充填部材FLの上面FLTが略平坦化され、樹脂材料の塗布量が凹みの容積よりも多い場合には充填部材FLの上面FLTが盛り上がり、樹脂材料の塗布量が凹みの容積よりも少ない場合には充填部材FLの上面FLTが窪むことになる。次に、リペア装置によるリペア処理についてより具体的に説明する。図6は、図3に示したアレイ基板ARの製造工程におけるリペア処理を概略的に説明するためのフローチャートである。まず、リペア装置では、検査装置で生成された位置情報、あるいは、管理サーバで管理されている位置情報を取得するST11。そして、導入された処理基板の識別情報と、取得した位置情報に含まれる処理基板の識別情報とを照合して、リペア対象である処理基板を特定するST12。そして、取得した位置情報に含まれる座標情報に基づいて、特定した処理基板において、該当するショート位置つまり処理基板内の座標を特定するST13。そして、特定した座標に基づいて処理基板の位置合わせを行うST14。続いて、リペア装置では、ショートを検出した画素において第1コンタクトホールCH1及び第2コンタクトホールCH2が形成された位置リペア位置に向けて液状の樹脂材料を塗布するST15。このような樹脂材料の塗布には、例えば、マイクロディスペンサなどを適用可能である。そして、塗布した樹脂材料に光を照射するなどして、樹脂材料を硬化させるST16。このようにして、充填部材FLの充填を行う。以下に、上記構成の液晶表示装置における動作について説明する。画素電極PEと共通電極CEとの間に電位差を形成するような電圧が印加されていないOFF時においては、液晶層LQに電圧が印加されていない状態であり、画素電極PEと共通電極CEとの間に電界が形成されていない。このため、液晶層LQに含まれる液晶分子LMは、図2に実線で示したように、X-Y平面内において、第1配向膜AL1及び第2配向膜AL2の配向処理方向R1及びR2に初期配向する液晶分子LMが初期配向する方向を初期配向方向と称する。OFF時には、バックライトBLからのバックライト光の一部は、第1偏光板PL1を透過し、液晶表示パネルLPNに入射する。液晶表示パネルLPNに入射した光は、第1偏光板PL1の第1偏光軸と直交する直線偏光である。このような直線偏光の偏光状態は、OFF時の液晶表示パネルLPNを通過した際にほとんど変化しない。このため、液晶表示パネルLPNを透過した直線偏光は、第1偏光板PL1に対してクロスニコルの位置関係にある第2偏光板PL2によって吸収される黒表示。一方、画素電極PEと共通電極CEとの間に電位差を形成するような電圧が印加されたON時においては、液晶層LQに電圧が印加された状態であり、画素電極PEと共通電極CEとの間にフリンジ電界が形成される。このため、液晶分子LMは、図2に破線で示したように、X-Y平面内において、初期配向方向とは異なる方位に配向する。ポジ型の液晶材料においては、液晶分子LMは、電界と略平行な方向つまり、スリットPSLの長軸と略直交する方向に配向する。このようなON時には、第1偏光板PL1の第1偏光軸と直交する直線偏光は、液晶表示パネルLPNに入射し、その偏光状態は、液晶層LQを通過する際に液晶分子LMの配向状態に応じて変化する。このため、ON時においては、液晶層LQを通過した少なくとも一部の光は、第2偏光板PL2を透過する白表示。このようなノーマリブラックの構成では、アレイ基板ARの製造過程でスイッチング素子SWの不良具体的には、例えば、ドレイン電極WDがソース配線Sとショートした不良が発生した場合には、OFF時であっても画素電極PEにソース電圧が印加された状態となってしまう。このため、本来は黒表示であるべきところ、当該画素においては、白表示となってしまういわゆる輝点不良を発生してしまう。本実施形態においては、上記のスイッチング素子SWを形成した後であって、画素電極PEを形成する前に、スイッチング素子SWのパターン検査を行い、画素電極PEと電気的に接続される以前にスイッチング素子SWの不良を検出することが可能となる。そして、スイッチング素子SWが不良の画素PXについては、コンタクトホールに充填部材FLを充填し、画素電極PEが電気的に接続されるべきドレイン電極WDを充填部材FLで覆う。これにより、当該画素PXに画素電極PEを形成した際には、ドレイン電極WDと画素電極PEとの間に絶縁性の充填部材FLが介在するため、画素電極PEとスイッチング素子SWとが電気的に接続されることはない。したがって、このような画素電極PEには、電圧が常時印加されることはなく、OFF時においては黒表示となる。つまり、スイッチング素子SWが不良の画素PXを滅点化することが可能となる。このようなリペア手法により、スイッチング素子SWの不良を救済することが可能となり、製造歩留まりの低下を抑制することが可能となる。このような本実施形態のリペア手法は、レーザー照射により画素電極PEをカットし、スイッチング素子SWと画素電極PEとを電気的に切り離すリペア手法に比べて、アレイ基板ARを構成する他のレイヤへのダメージを軽減することが可能となる。特に、スイッチング素子SWと画素電極PEとを電気的に接続する位置の周辺に配線が密集していたり、カットしにくいレイヤが存在していたり、カットすることで他の画素に影響を及ぼすレイヤが存在していたりする場合には、本実施形態のリペア手法が有効である。上記した例では、平面表示装置として液晶表示装置について説明したが、同様のスイッチング素子SW及び画素電極PEを備えたアレイ基板ARを適用する他の平面表示装置についても上記のリペア手法を適用できることは言うまでもない。また、本実施形態では、FFSモードの液晶表示装置を例に説明したが、他の表示モードの液晶表示装置においても、同様のスイッチング素子SWの不良が生じた場合に画素電極PEとのコンタクトを取るコンタクトホールに絶縁性の充填部材FLを充填することによって、スイッチング素子SWと画素電極PEとが接続されず、スイッチング素子SWの不良に起因した表示不良を改善することが可能である。特に、FFSモードの液晶表示装置においては、共通電極CEと画素電極PEとの間には比較的薄い膜厚の第4絶縁膜14が介在しているのみである。共通電極CEと画素電極PEとは電気的に絶縁されていることが必須であるが、レーザー照射により画素電極PEをカットしようとすると、レーザー出力の変動等の影響により、画素電極PEのみならず第4絶縁膜14も突き破り、さらに、下層の共通電極CEと画素電極PEとがショートするおそれがある。このため、FFSモードの液晶表示装置においては、上記した本実施形態のリペア手法を適用することにより、共通電極CEと画素電極PEとのショートの発生を抑制することが可能となる。以上説明したように、本実施形態によれば、ダメージの少ないリペアにより製造歩留まりの低下を抑制することが可能な平面表示装置用アレイ基板及びその製造方法を提供することができる。なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記の実施形態においては、画素電極PEのスリットPSLは第2方向Yに平行な長軸を有するように形成したが、第1方向Xに平行な長軸を有するように形成しても良いし、第1方向X及び第2方向Yに交差する方向に平行な長軸を有するように形成しても良いし、くの字形に屈曲した形状に形成しても良い。