"互いに交叉接続された第1及び第2のインバータを含むメモリセルを有する半導体記憶装置であって、第1の導電型が第1種、第2の導電型が第2種でそれぞれ定義され、前記第1のインバータは第1の第1種電界効果トランジスタ及び第1の第2種電界効果トランジスタを有し、前記第2のインバータは第2の第1種電界効果トランジスタ及び第2の第2種電界効果トランジスタを有し、前記第1のインバータの出力部は前記第1の第1種電界効果トランジスタの第1の電極と前記第1の第2種電界効果トランジスタの第1の電極との接続部を含み、入力部は前記第1の第1種電界効果トランジスタの制御電極と前記第1の第2種電界効果トランジスタの制御電極との接続部を含み、前記第2のインバータの出力部は前記第2の第1種電界効果トランジスタの第1の電極と前記第2の第2種電界効果トランジスタの第1の電極との接続部を含み、入力部は前記第2の第1種電界効果トランジスタの制御電極と前記第2の第2種電界効果トランジスタの制御電極との接続部を含み、前記メモリセルは、前記第1のインバータの出力部及び前記第2のインバータの入力部に電気的に接続される第1の記憶端子に第1の電極が接続され、第1のビット線に第2の電極が接続され、制御電極にワード線が接続される、第3の第1種電界効果トランジスタと、前記第2のインバータの出力部及び前記第1のインバータの入力部に電気的に接続される第2の記憶端子に第1の電極が接続され、第2のビット線に第2の電極が接続され、制御電極にワード線が接続される、第4の第1種電界効果トランジスタと、をさらに含み、前記第1及び第2の第1種電界効果トランジスタを、互いに離れている第1及び第2の第2種ウエル領域にそれぞれ形成し、前記第3及び第4の第1種電界効果トランジスタを前記第2及び第1の第2種ウエル領域にそれぞれ形成したことを特徴とする、半導体記憶装置。請求項1記載の半導体記憶装置であって、前記第1乃至第4の第1種電界効果トランジスタにおいて前記第1の電極は別々に形成されることを特徴とする、半導体記憶装置。請求項1記載の半導体記憶装置であって、前記第1及び第3の第1種電界効果トランジスタ及び前記第1の第2種電界効果トランジスタが前記ワード線の伸びる方向に沿って略一直線上に並んでレイアウト配置され、前記第2,第4の第1種電界効果トランジスタ及び前記第2の第2種電界効果トランジスタが前記ワード線形成方向に沿って略一直線上に並んでレイアウト配置されることを特徴とする、半導体記憶装置。請求項1記載の半導体記憶装置であって、前記第1及び第2の第1種電界効果トランジスタは前記メモリセルの中心点に対して互いに点対称となるようにレイアウト配置されることを特徴とする、半導体記憶装置。請求項1記載の半導体記憶装置であって、前記第3及び第4の第1種電界効果トランジスタは前記メモリセルの中心点に対して互いに点対称となるようにレイアウト配置されることを特徴とする、半導体記憶装置。請求項1記載の半導体記憶装置であって、前記第1及び第2の第1種電界効果トランジスタの制御電極幅を前記第3及び第4の第1種電界効果トランジスタの制御電極幅より広く設定したことを特徴とする、半導体記憶装置。請求項1ないし請求項6のうち、いずれか1項に記載の半導体記憶装置であって、前記メモリセルは、前記第1のインバータの入力部と前記第2の記憶端子との間に介挿される第1の抵抗成分と、前記第2のインバータの入力部と前記第1の記憶端子との間に介挿される第2の抵抗成分とをさらに含む、半導体記憶装置。請求項7記載の半導体記憶装置であって、前記第1及び第2の抵抗成分はCoSi2よりも抵抗率が高い金属材料で形成された高抵抗金属配線を含む、半導体記憶装置。請求項7記載の半導体記憶装置であって、前記第1及び第2の抵抗成分はCoSi2よりも抵抗率が高いポリシリコンで形成された高抵抗ポリシリコン配線を含む、半導体記憶装置。請求項1記載の半導体記憶装置であって、前記第3及び第4の第1種電界効果トランジスタの制御電極及び前記ワード線は、一本のポリシリコンを共用して構成されることを特徴とする、半導体記憶装置。請求項1記載の半導体記憶装置であって、前記ワード線は互いに独立した第1及び第2のワード線を含み、前記第3の第1種電界効果トランジスタの制御電極は前記第1のワード線に接続され、前記第4の第1種電界効果トランジスタの制御電極は前記第2のワード線に接続される、半導体記憶装置。請求項1又は請求項11記載の半導体記憶装置であって、前記第1及び第2の第1種電界効果トランジスタの制御電極形成領域が前記第2及び第1の記憶端子の一部を構成するようにレイアウト配置したことを特徴とする、半導体記憶装置。請求項1ないし請求項12のうち、いずれか1項に記載の半導体記憶装置であって、前記第1及び第2の第2種電界効果トランジスタは第1種ウエル領域に形成され、前記第1種ウエル領域は前記第1及び第2の第2種ウエル領域の間にレイアウト配置されることを特徴とする、半導体記憶装置。スタティック型ランダムアクセスメモリを有し、このスタティック型ランダムアクセスメモリの一つのメモリセルは第1乃至第8のトランジスタで構成される半導体装置であって、前記第1及び第2のトランジスタの各々は、半導体の基材の表面上に互いに離間して設けられた第1導電型の2つの不純物領域と、その第1導電型の2つの不純物領域の間の領域の上に設けられるゲート電極とを有し、前記第3乃至第8のトランジスタの各々は、半導体の基材の表面上に互いに離間して設けられた第2導電型の2つの不純物領域と、その第2導電型の2つの不純物領域の間の領域の上に設けられるゲート電極とを有し、前記第1及び第3のトランジスタのゲート電極は、一体となった第1の導電層で構成され、前記第2及び第6のトランジスタのゲート電極は、一体となった第2の導電層で構成され、前記第4及び第5のトランジスタのゲート電極は、一体となった第3の導電層で構成され、前記第7及び第8のトランジスタのゲート電極は、一体となった第4の導電層で構成され、前記スタティック型ランダムアクセスメモリは、前記第3の導電層に電気的に接続される第1のワード線、前記第4の導電層に電気的に接続され、前記第1のワード線の伸びる方向と同じ方向に沿って伸びる第2のワード線、前記第4のトランジスタの前記2つの不純物領域の一方に接続された第1ビット線、前記第5のトランジスタの前記2つの不純物領域の一方に接続された第2のビット線、前記第7のトランジスタの前記2つの不純物領域の一方に接続された第3のビット線、及び前記第8のトランジスタの前記2つの不純物領域の一方に接続された第4のビット線、を有し、前記第1のトランジスタが前記第3のトランジスタと前記第7及び第8のトランジスタとの間に位置するように、前記第1、第3、第7及び第8のトランジスタは前記第1及び第2のワード線の伸びる方向と同じ方向に沿って一列に配置され、前記第2のトランジスタが前記第6のトランジスタと前記第4及び第5のトランジスタの間に位置するように、前記第2、第4、第5及び第6のトランジスタは前記第1及び第2のワード線の伸びる方向と同じ方向に沿って一列に配置され、前記第3及び第6のトランジスタは前記半導体の基材の表面上のある一の点を中心にして点対称な位置にあり、前記第4及び第7のトランジスタは前記一の点を中心にして点対称な位置にあり、前記第5及び第8のトランジスタは前記一の点を中心にして点対称な位置にある、半導体装置。請求項14記載の半導体装置であって、前記第3のトランジスタの前記2つの不純物領域の一方と、前記第4のトランジスタの前記2つの不純物領域の他方とは、一体となった不純物領域で構成され、前記第6のトランジスタの前記2つの不純物領域の一方と、前記第7のトランジスタの前記2つの不純物領域の他方とは、一体となった不純物領域で構成される、半導体装置。請求項14記載の半導体装置であって、前記第1及び第2のトランジスタのそれぞれ前記2つの不純物領域の一方に電気的に接続され、電源電圧を供給する第1の電圧供給線を備え、前記第1ないし第4のビット線及び前記第1の電圧供給線の各々は、前記第1及び第2のワード線の伸びる方向とは直交する方向に伸びており、前記第1の電圧供給線は、前記第1及び第2のビット線のペアと前記第3及び第4のビットのペアとの間に配置される、半導体装置。請求項16記載の半導体装置であって、前記第3のトランジスタの前記2つの不純物領域の一方に電気的に接続され、接地電圧を供給する第2の電圧供給線、および、前記第3のトランジスタの前記2つの不純物領域の一方に電気的に接続され、接地電圧を供給する第3の電圧供給線、を備え、前記第2及び第3の電圧供給線の各々は、前記第1の電源供給線の伸びる方向と同じ方向に沿って伸びており、前記第2の電圧供給線は、前記第1及び第2のビット線の間に配置され、前記第3の電圧供給線は、前記第3及び第4のビット線の間に配置される、半導体装置。請求項16記載の半導体装置であって、前記第3のトランジスタの前記2つの不純物領域の一方に電気的に接続され、接地電圧を供給する第2の電圧供給線、および、前記第3のトランジスタの前記2つの不純物領域の一方に電気的に接続され、接地電圧を供給する第3の電圧供給線を、備え、前記第2及び第3の電圧供給線の各々は、前記第1及び第2のワード線の伸びる方向と同じ方向に沿って伸びており、前記第1及び第2のワード線は、前記第2及び第3の電圧供給線の間に配置される、半導体装置。請求項14又は請求項15記載の半導体装置であって、前記第1のトランジスタの前記第2つの不純物領域の一方と、前記3のトランジスタの前記第3のトランジスタの前記第2つの不純物領域の一方と、前記第4のトランジスタの前記第2つの不純物領域の他方と、前記7のトランジスタの前記第2つの不純物領域の他方と、前記第2の導電層とは、前記一つのメモリセルの第1の記憶ノードに接続され、前記第2のトランジスタの前記第2つの不純物領域の一方と、前記6のトランジスタの前記第3のトランジスタの前記第2つの不純物領域の一方と、前記第7のトランジスタの前記第2つの不純物領域の他方と、前記5のトランジスタの前記第2つの不純物領域の他方と、前記第1の導電層とは、前記一つのメモリセルの前記第1の記憶ノードとは反転した論理レベルを保持する第2の記憶ノードに接続される、半導体装置。しかしながら、上記SRAMメモリセルにおいてもソフトエラー低減が十分とではなく、また、本来1個で構成可能なドライバトランジスタを2個で構成しているため回路構成が複雑化するという問題点があった。この発明は上記問題点を解決するためになされたもので、回路構成を複雑化することなくソフトエラー低減化を図ったメモリセル構造を有する半導体記憶装置及び半導体装置を得ることを目的とする。この発明に係る請求項1記載の半導体記憶装置は、互いに交叉接続された第1及び第2のインバータを含むメモリセルを有し、第1の導電型が第1種、第2の導電型が第2種でそれぞれ定義され、前記第1のインバータは第1の第1種電界効果トランジスタ及び第1の第2種電界効果トランジスタからなり、前記第2のインバータは第2の第1種電界効果トランジスタ及び第2の第2種電界効果トランジスタからなり、前記第1のインバータの出力部は前記第1の第1種電界効果トランジスタの一方電極と前記第1の第2種電界効果トランジスタの一方電極との接続部を含み、入力部は前記第1の第1種電界効果トランジスタの制御電極と前記第1の第2種電界効果トランジスタの制御電極との接続部を含み、前記第2のインバータの出力部は前記第2の第1種電界効果トランジスタの一方電極と前記第2の第2種電界効果トランジスタの一方電極との接続部を含み、入力部は前記第2の第1種電界効果トランジスタの制御電極と前記第2の第2種電界効果トランジスタの制御電極との接続部を含み、前記メモリセルは、前記第1のインバータの出力部及び前記第2のインバータの入力部に電気的に接続される第1の記憶端子に一方電極が接続され、第1のビット線に他方電極が接続され、制御電極にワード線が接続される、第3の第1種電界効果トランジスタと、前記第2のインバータの出力部及び前記第1のインバータの入力部に電気的に接続される第2の記憶端子に一方電極が接続され、第2のビット線に他方電極が接続され、制御電極にワード線が接続される、第4の第1種電界効果トランジスタとをさらに含み、前記第1及び第2の第1種電界効果トランジスタを、互いに独立した第1及び第2の第2種ウエル領域にそれぞれ形成し、前記第3及び第4の第1種電界効果トランジスタを前記第2及び第1の第2種ウエル領域にそれぞれ形成している。また、請求項2の発明は、請求項1記載の半導体記憶装置であって、前記第1~第4の第1種電界効果トランジスタにおいて一方電極は互いに独立して形成される。また、請求項3の発明は、請求項1記載の半導体記憶装置であって、前記第1,第3の第1種電界効果トランジスタ及び前記第1の第2種電界効果トランジスタが前記ワード線形成方向に沿って略一直線上に並んでレイアウト配置され、前記第2,第4の第1種電界効果トランジスタ及び前記第2の第2種電界効果トランジスタが前記ワード線形成方向に沿って略一直線上に並んでレイアウト配置される。また、請求項4の発明は、請求項1記載の半導体記憶装置であって、前記第1及び第2の第1種電界効果トランジスタは前記メモリセルの中心点に対して互いに点対称となるようにレイアウト配置される。また、請求項5の発明は、請求項1記載の半導体記憶装置であって、前記第3及び第4の第1種電界効果トランジスタは前記メモリセルの中心点に対して互いに点対称となるようにレイアウト配置される。また、請求項6の発明は、請求項1記載の半導体記憶装置であって、前記第1及び第2の第1種電界効果トランジスタの制御電極幅を前記第3及び第4の第1種電界効果トランジスタの制御電極幅より広く設定している。また、請求項7の発明は、請求項1ないし請求項6のうち、いずれか1項に記載の半導体記憶装置であって、前記メモリセルは、前記第1のインバータの入力部と前記第2の記憶端子との間に介挿される第1の抵抗成分と、前記第2のインバータの入力部と前記第1の記憶端子との間に介挿される第2の抵抗成分とをさらに含む。また、請求項8の発明は、請求項7記載の半導体記憶装置であって、前記第1及び第2の抵抗成分はCoSi2よりも抵抗率が高い金属材料で形成された高抵抗金属配線を含む。また、請求項9の発明は、請求項7記載の半導体記憶装置であって、前記第1及び第2の抵抗成分はCoSi2よりも抵抗率が高いポリシリコンで形成された高抵抗ポリシリコン配線を含む。また、請求項10の発明は、請求項1記載の半導体記憶装置であって、前記第3及び第4の第1種電界効果トランジスタの制御電極及び前記ワード線は、一本のポリシリコンを共用して構成される。また、請求項11の発明は、請求項1記載の半導体記憶装置であって、前記ワード線は互いに独立した第1及び第2のワード線を含み、前記第3の第1種電界効果トランジスタの制御電極は前記第1のワード線に接続され、前記第4の第1種電界効果トランジスタの制御電極は前記第2のワード線に接続される。また、請求項12の発明は、請求項1あるいは請求項11記載の半導体記憶装置であって、前記第1及び第2の第1種電界効果トランジスタの制御電極形成領域が前記第2及び第1の記憶端子の一部を構成するようにレイアウト配置している。さらに、請求項13の発明は、請求項1ないし請求項11のうち、いずれか1項に記載の半導体記憶装置であって、前記第1及び第2の第2種電界効果トランジスタは第1種ウエル領域に形成され、前記第1種ウエル領域は前記第1及び第2の第2種ウエル領域の間にレイアウト配置される。この発明に係る請求項14記載の半導体装置は、スタティック型ランダムアクセスメモリを有し、このスタティック型ランダムアクセスメモリの一つのメモリセルは第1乃至第8のトランジスタで構成される半導体装置であって、前記第1及び第2のトランジスタの各々は、半導体の基材の表面上に互いに離間して設けられた第1導電型の2つの不純物領域と、その第1導電型の2つの不純物領域の間の領域の上に設けられるゲート電極とを有し、前記第3乃至第8のトランジスタの各々は、半導体の基材の表面上に互いに離間して設けられた第2導電型の2つの不純物領域と、その第2導電型の2つの不純物領域の間の領域の上に設けられるゲート電極とを有し、前記第1及び第3のトランジスタのゲート電極は、一体となった第1の導電層で構成され、前記第2及び第6のトランジスタのゲート電極は、一体となった第2の導電層で構成され、前記第4及び第5のトランジスタのゲート電極は、一体となった第3の導電層で構成され、前記第7及び第8のトランジスタのゲート電極は、一体となった第4の導電層で構成され、前記スタティック型ランダムアクセスメモリは、前記第3の導電層に電気的に接続される第1のワード線、前記第4の導電層に電気的に接続され、前記第1のワード線の伸びる方向と同じ方向に沿って伸びる第2のワード線、前記第4のトランジスタの前記2つの不純物領域の一方に接続された第1ビット線、前記第5のトランジスタの前記2つの不純物領域の一方に接続された第2のビット線、前記第7のトランジスタの前記2つの不純物領域の一方に接続された第3のビット線、及び前記第8のトランジスタの前記2つの不純物領域の一方に接続された第4のビット線、を有し、前記第1のトランジスタが前記第3のトランジスタと前記第7及び第8のトランジスタとの間に位置するように、前記第1、第3、第7及び第8のトランジスタは前記第1及び第2のワード線の伸びる方向と同じ方向に沿って一列に配置され、前記第2のトランジスタが前記第6のトランジスタと前記第4及び第5のトランジスタの間に位置するように、前記第2、第4、第5及び第6のトランジスタは前記第1及び第2のワード線の伸びる方向と同じ方向に沿って一列に配置され、前記第3及び第6のトランジスタは前記半導体の基材の表面上のある一の点を中心にして点対称な位置にあり、前記第4及び第7のトランジスタは前記一の点を中心にして点対称な位置にあり、前記第5及び第8のトランジスタは前記一の点を中心にして点対称な位置にある。以上説明したように、この発明における請求項1記載の半導体記憶装置は、第1の記憶端子に一方電極が接続される第1及び第3の第1種電界効果トランジスタを第1及び第2の第2種ウエル領域にそれぞれ分けて形成し、第2の記憶端子に一方電極が接続される第2及び第4の第1種電界効果トランジスタを第2及び第1の第2種ウエル領域にそれぞれ分けて形成している。したがって、α線や中性子線によって発生した電子が、第1及び第2の第2種ウエル領域のうち一方の第2種ウエル領域に形成した第1~第4の第1種電界効果トランジスタの一方電極領域に収集された場合に、第1種ウエル領域が介在することにより上記電子の発生による影響が防止される他方の第2種ウエル領域に形成した第1~第4の第1種電界効果トランジスタの一方電極領域から放出される。例えば、第1の第2種ウエル領域内の第1の第1種電界効果トランジスタの一方電極領域に収集された電子は第1の記憶端子を介して第2の第2種ウエル領域内の第3の第1種電界効果トランジスタの一方電極領域から放出され、第2の第2種ウエル領域内の第2の第1種電界効果トランジスタの一方電極領域に収集された電子は第2の記憶端子を介して第1の第2種ウエル領域内の第4の第1種電界効果トランジスタの一方電極領域から放出される。このような動作により、第1及び第2の記憶端子の保持データを反転させようとする電子の発生が相殺されるため、データの反転が起こりにくくなり、その結果、ソフトエラー耐性が向上するという効果を奏する。加えて、第1及び第2のインバータはそれぞれ第1種及び第2種電界効果トランジスタ一つずつの組で構成されているため、相補型の構成では必要最小限の回路構成で実現できる。請求項2記載の半導体記憶装置は、第1あるいは第2の記憶端子に接続される一方電極を第1~第4の第1種電界効果トランジスタ間で互いに独立して形成することにより、ソフトエラー耐性のさらなる向上を図ることができる。請求項3記載の半導体記憶装置のように第1~第4の第1種電界効果トランジスタ及び第1,第2の第2種電界効果トランジスタを配置することにより、集積度の向上を図ることができる。請求項4記載の半導体記憶装置は、第1及び第2のMOSトランジスタをメモリセルの中心点に対して互いに点対称となるようにレイアウト配置することにより、隣接するメモリセル間の配置を容易にして集積度の向上を図ることができる。請求項5記載の半導体記憶装置は、第3及び第4のMOSトランジスタをメモリセルの中心点に対して互いに点対称となるようにレイアウト配置することにより、隣接するメモリセル間の配置を容易にして集積度の向上を図ることができる。請求項6記載の半導体記憶装置は、第1及び第2の第1種電界効果トランジスタの制御電極幅を第3及び第4の第1種電界効果トランジスタの制御電極幅より広く設定することにより、メモリセルの安定性の向上を図ることができる。請求項7記載の半導体記憶装置は、第1及び第2の抵抗成分による信号伝播遅延によって、メモリセルの第1及び第2の記憶端子に保持しているデータを反転するための応答特性を長くして、ソフトエラーを起こりにくくすることができる。請求項8記載の半導体記憶装置は、高抵抗金属配線によって第1及び第2の抵抗成分を実現している。請求項9記載の半導体記憶装置は、高抵抗ポリシリコン配線によって第1及び第2の抵抗成分を実現している。請求項10記載の半導体記憶装置は、第3及び第4のMOSトランジスタの制御電極及びワード線を一本のポリシリコンで共用することにより、形成すべき層の数を減少させて装置のコスト削減を図ることができる。請求項11記載の半導体記憶装置は、第1及び第2のワード線による2つのメモリセル選択手段を有することにより、メモリセルをFIFOメモリ用に用いることができる。請求項12記載の半導体記憶装置は、第1及び第2の第1種電界効果トランジスタの制御電極形成領域を第2及び第1の記憶端子の一部を構成するようにレイアウト配置することにより、メモリセル形成領域を狭くして集積度の向上を図ることができる。請求項13記載の半導体記憶装置は、第1及び第2の第2種ウエル領域の間にレイアウト配置された第1種ウエル領域によって、第1及び第2の第2種ウエル領域のうち一方の第2種ウエル領域で生成されたキャリアが他方の第2種ウエル領域に影響を及ぼすことを防止することができる。<実施の形態1>図1~図4はこの発明の実施の形態1であるSRAMのメモリセル構造を示す図である。図1は全層におけるレイアウト構成を平面視した説明図である。図2は主として図1の第1アルミ配線層下のレイアウト構成を平面視した説明図である。図3は主として図1の第2アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図2,図3で示した符号の一部を図1では省略している場合がある。また、図4は図1~図3で示したレイアウト構成のSRAMメモリセルの等価回路を示す回路図である。同図に示すように、実施の形態1のSRAMのメモリセルは、NMOSトランジスタN1~N4及びPMOSトランジスタP1,P2から構成される。ドライバトランジスタであるPMOSトランジスタP1,P2はNウエル領域NW内に形成され、ドライバトランジスタであるNMOSトランジスタN1とアクセストランジスタであるNMOSトランジスタN4とはPウエル領域PW0内に形成され、ドライバトランジスタであるNMOSトランジスタN2とアクセストランジスタであるNMOSトランジスタN3とはPウエル領域PW1内に形成される。Pウエル領域PW0とPウエル領域PW1とはNウエル領域NWを挟んで各々反対側に形成される。NMOSトランジスタN1及びPMOSトランジスタP1により第1のCMOSインバータI1を構成する。すなわち、PMOSトランジスタP1及びNMOSトランジスタN1のゲートは共通に記憶端子Nbに接続され、ドレインは共通に記憶端子Naに接続される。そして、PMOSトランジスタP1のソースは電源電圧Vddに接続され、NMOSトランジスタN1のソースは接地GNDされる。NMOSトランジスタN2及びPMOSトランジスタP2により第2のCMOSインバータI2を構成する。すなわち、PMOSトランジスタP2及びNMOSトランジスタN2のゲートは共通に記憶端子Naに接続され、ドレインは共通に記憶端子Nbに接続される。そして、PMOSトランジスタP2のソースは電源電圧Vddに接続され、NMOSトランジスタN2のソースは接地される。このように、インバータI1の出力部及びインバータI2の入力部が記憶端子Naに電気的に接続され、インバータI1の入力部及びインバータI2の出力部が記憶端子Nbに電気的に接続されることにより、CMOSインバータI1,I2が互いに交叉接続され、記憶端子Na及び記憶端子Nbに互いに反転した論理レベルの情報を記憶することができる。NMOSトランジスタN3はビット線BLA,記憶端子Na間に介挿され、ゲートがワード線WLに接続される。NMOSトランジスタN4はビット線BLB,記憶端子Nb間に介挿されゲートがワード線WLに接続される。このような構成において、ビット線BLAあるいはビット線BLBより得られるデータを、ワード線WLを活性状態にして、NMOSトランジスタN3,N4をオン状態させることにより、記憶端子Na及び記憶端子Nbに対するアクセス読み出しあるいは書き込みが可能となる。以下、図1~図3を参照して、実施の形態1のメモリセル構造について述べる。Nウエル領域NW内において、P拡散領域FL110,FL111及びポリシリコン配線PL1によりPMOSトランジスタP1を構成し、P拡散領域FL120,FL121及びポリシリコン配線PL2によりPMOSトランジスタP2を構成する。Pウエル領域PW0内において、N拡散領域FL210,FL211及びポリシリコン配線PL1によりNMOSトランジスタN1を構成し、N拡散領域FL240,FL241及びポリシリコン配線PL4によってNMOSトランジスタN4を構成する。なお、ポリシリコン配線PL1はNウエル領域NWからPウエル領域PW0にかけて形成されることにより、NMOSトランジスタN1及びPMOSトランジスタP1のゲートとして共有される。Pウエル領域PW1内において、N拡散領域FL220,FL221及びポリシリコン配線PL2によりNMOSトランジスタN2を構成し、N拡散領域FL230,FL231及びポリシリコン配線PL3によってNMOSトランジスタN3を構成する。なお、ポリシリコン配線PL2はNウエル領域NWからPウエル領域PW1にかけて形成されることにより、NMOSトランジスタN2及びPMOSトランジスタP2のゲートとして共有される。上記した拡散領域FL110,FL111,FL120,FL121,FL210,FL211,FL220,FL221,FL230,FL231,FL240,FL241は不純物を注入,拡散することにより得られる。拡散領域FL210上のグランド配線LG1第1層アルミ配線は拡散コンタクトホール1Cを介して拡散領域FL210と電気的に接続され、拡散領域FL211上から拡散領域FL111上及び拡散領域FL231上に伸びて形成される第1層アルミ配線であるアルミ配線AL11は、各拡散領域FL211,FL111,及びFL231それぞれと拡散コンタクトホール1Cを介して電気的に接続される。さらに、アルミ配線AL11はポリシリコン配線PL2の一部上にも形成されており、ゲートコンタクトホールGCを介してポリシリコン配線PL2に電気的に接続される。このアルミ配線AL11は電気的に低インピーダンスな接続が可能であり、記憶端子Naに相当する。なお、拡散コンタクトホール1Cは拡散領域と第1層アルミ配線とのコンタクトホールを意味し、ゲートコンタクトホールGCはポリシリコン配線と第1層配線とのコンタクトホールを意味する。ポリシリコン配線PL4はゲートコンタクトホールGCを介して、ワード線WL1第1層アルミ配線に電気的に接続され、拡散領域FL241上のビット線BLB1第1層アルミ配線は拡散コンタクトホール1Cを介して拡散領域FL241と電気的に接続される。拡散領域FL240上から拡散領域FL120上及び拡散領域FL220上に伸びて形成される第1層アルミ配線であるアルミ配線AL12は、各拡散領域FL240,FL120,及びFL220それぞれと拡散コンタクトホール1Cを介して電気的に接続される。さらに、アルミ配線AL12はポリシリコン配線PL1の一部上にも形成されており、ゲートコンタクトホールGCを介してポリシリコン配線PL1に電気的に接続される。このアルミ配線AL12は電気的に低インピーダンスな接続が可能であり、記憶端子Nbに相当する。拡散領域FL110上の電源配線LV1第1層アルミ配線は拡散コンタクトホール1Cを介して拡散領域FL110と電気的に接続され、拡散領域FL121上の電源配線LV1は拡散コンタクトホール1Cを介して拡散領域FL121と電気的に接続される。拡散領域FL230上のビット線BLA1第1層アルミ配線は拡散コンタクトホール1Cを介して拡散領域FL230と電気的に接続され、ポリシリコン配線PL3上のワード線WL1はゲートコンタクトホールGCを介してポリシリコン配線PL3と電気的に接続される。拡散領域FL221上のグランド配線LG1は拡散コンタクトホール1Cを介して拡散領域FL221と電気的に接続される。グランド配線LG1はビアホール1Tを介してグランド配線LG2第2層アルミ配線2ALと電気的に接続され、グランド配線LG2はビアホール2Tを介してグランド配線LG3第3層アルミ配線3ALと電気的に接続される。ワード線WL1はビアホール1Tを介してワード線WL2第2層アルミ配線と電気的に接続され、ワード線WL2はビアホール2Tを介してワード線WL3第3層アルミ配線と電気的に接続される。これらワード線WL1~ワード線WL3によって図4のワード線WLを構成する。なお、ビアホール1Tは第1層配線,第2層アルミ配線間の接続用、ビアホール2Tは第2層配線,第3層アルミ配線間の接続用のビアホールを意味する。ワード線WL3及びグランド配線LG3はPウエル領域PW0,PW1及びNウエル領域NWを横断して互いに並行に形成され、グランド配線LG3はワード線WL3を挟んで2本形成される。ビット線BLA2第2層アルミ配線はビアホール1Tを介してビット線BLA1図3では図示せずと電気的に接続され、ビット線BLB2第2層アルミ配線はビアホール1Tを介してビット線BLB1図3では図示せずと電気的に接続される。電源配線LV2第2層アルミ配線はビアホール1Tを介して電源配線LV1図3では図示せずと電気的に接続される。これらビット線BLA1,BLA2及びBLB1,BLB2によってそれぞれ図4のビット線BLA及びBLBを構成する。ビット線BLA2,BLB2及び電源配線LV2は、それぞれPウエル領域PW1,PW0及びNウエル領域NW上を図中縦方向に互いに並行して形成される。このように、実施の形態1のSRAMのメモリセル構造は、NMOSトランジスタN1、N4を一方のPウエル領域PW0内に形成し、NMOSトランジスタN2、N3をNウエル領域NWを挟んだ他方のPウエル領域PW1内に形成することにより、記憶端子Naに電気的に接続されるN拡散領域FL211及びN拡散領域FL231をそれぞれ異なるPウエル領域PW0及びPW1内に分けて形成するとともに、記憶端子Nbに電気的に接続されるN拡散領域FL240及びN拡散領域FL220をそれぞれ異なるPウエル領域PW0及びPW1内に分けて形成することができる。その結果、α線や中性子線によって発生した電子が、Pウエル領域PW0,PW1のうち一方のPウエル領域に形成したN拡散領域に収集された場合に、Nウエル領域NWが介在することにより上記電子の発生による影響が防止される他方のPウエル領域に形成したN拡散領域から放出される。例えば、Pウエル領域PW0の拡散領域FL211に収集された電子は記憶端子Naを介してPウエル領域PW1の拡散領域FL231から放出され、Pウエル領域PW1の拡散領域FL220に収集された電子は記憶端子Nbを介してPウエル領域PW0の拡散領域FL240から放出される。このような動作により、記憶端子Na,Nbの保持データを反転させようとする電子の発生が相殺されるため、データの反転が起こりにくくなる。つまり、ソフトエラー耐性が向上するという効果がある第1の効果。また、Pウエル領域PW0とPウエル領域PW1とをビット線BLA,BLBの形成方向に垂直な方向で分離形成することより、2つのPウエル領域PW0,PW1の形成がビット線BLA,BLBの配線長に何ら影響を与えない。したがって、Pウエル領域PW0,PW1の形成によってビット線の配線長が長くなることはなく、良好なアクセスタイムを維持することができる第2の効果。また、NMOSトランジスタN1,N2及びNMOSトランジスタN3,N4はそれぞれメモリセルの中心部Nウエル領域NWの中心部に対して点対称となるようにレイアウト配置されるため、実施の形態1のメモリセルを複数個隣接して形成する場合に集積度の向上を図ることができる第3の効果。また、ポリシリコン配線PL1~PL4を同一方向図中横方向で形成することにより、ゲート寸法の制御が容易になる効果があり、さらに、ポリシリコン配線PL1,PL3NMOSトランジスタN1,N3、PMOSトランジスタP1、ポリシリコン配線PL2,PL4NMOSトランジスタN2,N4、PMOSトランジスタP2をそれぞれ一直線上に形成することにより、無駄領域がなくなり、回路面積の削減により集積度の向上を図ることができる第4の効果。加えて、NMOSトランジスタN1~N4において、ドレインとなる領域記憶端子Naあるいは記憶端子Nbに電気的に接続される領域を独立して形成することにより、ソフトエラー耐性の高いレベルで維持することができる第5の効果。さらに、CMOS構造のインバータI1,I2をそれぞれNMOSトランジスタ及びPMOSトランジスタ一つずつの組で構成することにより、CMOS構造として必要最小限の回路構成でメモリセルを実現することができる第6の効果。<実施の形態2>図5及び図6はこの発明の実施の形態2であるSRAMのメモリセル構造を示す図である。図5は全層におけるレイアウト構成を平面視した説明図である。図6は主として図5の第1アルミ配線層下のレイアウト構成を平面視した説明図である。なお、主として図5の第2アルミ配線層上のレイアウト構成を平面視した説明図は実施の形態1の説明で用いた図3と同様であり、実施の形態2の等価回路を示す回路図は図4と同様である。また、図6,図3で示した符号の一部を図5では省略している場合がある。これらの図に示すように、NMOSトランジスタN1用の四角形状のN拡散領域上に、ポリシリコン配線PL1を上記N拡散領域の中心部で折れ曲げて形成することより、ポリシリコン配線PL1の外側に比較的広い拡散領域FL212、内側に比較的狭い拡散領域FL213を形成している。そして、拡散領域FL212,FL213及びポリシリコン配線PL1によってNMOSトランジスタN1を構成している。同様にして、NMOSトランジスタN2用の四角形状のN拡散領域上に、ポリシリコン配線PL2を上記N拡散領域の中心部で折れ曲げて形成することより、ポリシリコン配線PL2の外側に比較的広い拡散領域FL213、内側に比較的狭い拡散領域FL222を形成している。そして、拡散領域FL222,FL223及びポリシリコン配線PL2によってNMOSトランジスタN2を構成している。拡散領域FL212上のグランド配線LG1は2箇所の拡散コンタクトホール1Cを介して拡散領域FL212と電気的に接続され、拡散領域FL213上のアルミ配線AL11は拡散コンタクトホール1Cを介して拡散領域FL213と電気的に接続される。同様にして、拡散領域FL223上のグランド配線LG1は2箇所の拡散コンタクトホール1Cを介して拡散領域FL223と電気的に接続され、拡散領域FL222上のアルミ配線AL12は拡散コンタクトホール1Cを介して拡散領域FL222と電気的に接続される。他のレイアウト構成は実施の形態1と同様であるため、説明を省略する。実施の形態2は以上のようにレイアウト構成することにより、実施の形態1の第1,第2,第5及び第6の効果に加え以下の効果を奏する。ドライバトランジスタであるNMOSトランジスタN1、N2のゲート幅チャネル幅Wを大きくできる。その結果、ビット線BLA,BLBのキャリアの引き抜きを速く行うことにより動作の高速化が図れる。加えて、ドライバトランジスタであるNMOSトランジスタN1,N2のアクセストランジスタであるNMOSトランジスタN3、N4に対するゲート幅Wの比を大きくとれるのでメモリセルの安定性も向上する。図7は隣接するセル間のレイアウト構成を平面した説明図である。なお、図7は図6と同様、主として図5の第1アルミ配線層下のレイアウト構成を示している。図7ではメモリセルMC1のNウエル領域NW及びPウエル領域PW0と、メモリセルMC2のNウエル領域NW及びPウエル領域PW0とを示している。この際、NMOSトランジスタN1,N2はそれぞれメモリセルの中心部Nウエル領域NWの中心部に対して点対称となるようにレイアウト配置されている実施の形態1の第3の効果に相当。このため、図7に示すように、隣接するメモリセルMC1,MC2間においてドライバトランジスタであるNMOSトランジスタN1N2同士を、拡散領域FL212、ワード線WL1、グランド配線LG1、拡散コンタクトホール1C及びゲートコンタクトホールGCそれぞれの少なくとも一部を共有させることにより集積度を向上させながら、互いに隣接して線対称に形成することができ、NMOSトランジスタN1及びN2のゲート幅Wを大きくすることができる。このように、NMOSトランジスタN1,N2のゲートとなるポリシリコン配線PL1,PL2を曲げて形成したことによる面積の増加はほとんどなく、実施の形態1と同等な高密度なメモリセル構造を得ることができる。また、NMOSトランジスタN1,N3、PMOSトランジスタP1、及びNMOSトランジスタN2,N4、PMOSトランジスタP2をそれぞれほぼ一直線上に形成することにより、集積度の向上を図ることができる実施の形態1の第4の効果に相当。<実施の形態3>図8~図10はこの発明の実施の形態3であるSRAMのメモリセル構造を示す図である。図8は全層におけるレイアウト構成を平面視した説明図である。図9は主として図8の第1アルミ配線層下のレイアウト構成を平面視した説明図である。なお、主として図8の第2アルミ配線層上のレイアウト構成を平面視した説明図は実施の形態1の説明で用いた図3と同様であり、図9,図3で示した符号の一部を図8では省略している場合がある。図10は図8,図9,図3で示したレイアウト構成のSRAMメモリセルの等価回路を示す回路図である。同図に示すように、NMOSトランジスタN1及びPMOSトランジスタP1のゲートと記憶端子Nbとの間に抵抗R1が介挿され、NMOSトランジスタN2及びPMOSトランジスタP2のゲートと記憶端子Naとの間に抵抗R2が介挿される。他の構成は図4で示した実施の形態1と同様であるため説明を省略する。以下、図8,図9及び図3を参照して、実施の形態3のメモリセル構造について述べる。これらの図に示すように、NMOSトランジスタN1及びPMOSトランジスタP1のゲートとなるポリシリコン配線PL13実施の形態1のポリシリコン配線PL1に相当が抵抗R1となる高抵抗金属配線M00に電気的に接続され、この高抵抗金属配線M00がビアホール0Tを介して記憶端子Nbであるアルミ配線AL12と電気的に接続される。ビアホール0Tはポリシリコン配線と同一層に形成された高抵抗金属配線M00と第1層配線との接続用のビアホールを意味する。同様にして、NMOSトランジスタN2及びPMOSトランジスタP2のゲートとなるポリシリコン配線PL14実施の形態1のポリシリコン配線PL2に相当が抵抗R2となる高抵抗金属配線M01に電気的に接続され、この高抵抗金属配線M01がビアホール0Tを介して記憶端子Naであるアルミ配線AL11と電気的に接続される。なお、高抵抗金属配線M00,M01の形成材料としては例えばタングステン等のCoSi2コバルトシリサイドより抵抗率が高い材料が挙げられる。また、他の構成は図1~図3で示した実施の形態1と同様であるため、説明を省略する。実施の形態3は上記のようなメモリセル構造を有することにより、実施の形態1の第1~第6の効果に加え、以下の効果を奏する。実施の形態3のメモリセルは、抵抗R1,R2を伝播する信号遅延によってセルに保持しているデータを反転するための応答特性は長くなる。その結果、α線や中性子線によって発生した電子によって、記憶端子Na,Nbのうち一方の記憶端子の電位が反転したとしても、他方の記憶端子のデータが反転する以前に元の保持状態に戻るため、ソフトエラーはより起きにくくなる。<実施の形態4>図11及び図12はこの発明の実施の形態4であるSRAMのメモリセル構造を示す図である。図11は全層におけるレイアウト構成を平面視した説明図である。図12は主として図11の第1アルミ配線層下のレイアウト構成を平面視した説明図である。なお、主として図11の第2アルミ配線層上のレイアウト構成を平面視した説明図は実施の形態1の説明で用いた図3と同様であり、図12,図3で示した符号の一部を図11では省略している場合がある。また、実施の形態4のレイアウト構成のSRAMメモリセルの等価回路は実施の形態3で示した図10と同様である。以下、図11,図12及び図3を参照して、実施の形態4のメモリセル構造について述べる。これらの図に示すように、NMOSトランジスタN1及びPMOSトランジスタP1のゲートとなるポリシリコン配線PL13,PL17実施の形態1のポリシリコン配線PL1に相当のうち、抵抗R1となるポリシリコン配線PL17はポリシリコン配線PL13に比べ高抵抗な材料で形成される。例えば、ポリシリコン配線PL13をCoSi2で形成した場合、ポリシリコン配線PL17をCoSi2より抵抗率が高い形成材料を用いて形成する。そして、ポリシリコン配線PL17がゲートコンタクトホールGCを介して記憶端子Nbであるアルミ配線AL12と電気的に接続される。同様にして、NMOSトランジスタN2及びPMOSトランジスタP2のゲートとなるポリシリコン配線PL14,PL18実施の形態1のポリシリコン配線PL2に相当のうち、抵抗R2となるポリシリコン配線PL18はポリシリコン配線PL14に比べ高抵抗な材料で形成され、ポリシリコン配線PL18がゲートコンタクトホールGCを介して記憶端子Naであるアルミ配線AL11と電気的に接続される。他の構成は図1~図3で示した実施の形態1と同様であるため、説明を省略する。実施の形態4は上記のようなメモリセル構造を有することにより、実施の形態1の第1~第6の効果に加え、以下の効果を奏する。実施の形態4のメモリセルは、抵抗R1,R2を伝播する信号遅延によってセルに保持しているデータを反転するための応答特性は長くなる。その結果、α線や中性子線によって発生した電子によって、記憶端子Na,Nbのうち一方の記憶端子の電位が反転したとしても、他方の記憶端子のデータが反転する以前に元の保持状態に戻るため、ソフトエラーはより起きにくくなる。<実施の形態5>図13~図15はこの発明の実施の形態5であるSRAMのメモリセル構造を示す図である。図13は全層におけるレイアウト構成を平面視した説明図である。図14は主として図13の第2アルミ配線層上のレイアウト構成を平面視した説明図である。なお、主として図13の第1アルミ配線層下のレイアウト構成を平面視した説明図は実施の形態1の説明で用いた図2ワード線WL2がワード線WLA2,WLB2に分離された点は異なると同様であり、図14,図2で示した符号の一部を図13では省略している場合がある。図15は図13,図14,図2で示したレイアウト構成のSRAMメモリセルの等価回路を示す回路図である。同図に示すように、NMOSトランジスタN3のゲートにはワード線WLAが接続され、NMOSトランジスタN4のゲートにはワード線WLAとは独立したワード線WLBが接続される。なお、他の構成は図4で示した実施の形態1と同様であるため説明を省略する。以下、図13,図14及び図2を参照して、実施の形態5のメモリセル構造について述べる。ポリシリコン配線PL3はゲートコンタクトホールGCを介して、ワード線WLA1第1層アルミ配線に電気的に接続され、ワード線WLA1はビアホール1Tを介してワード線WLA2第2層アルミ配線と電気的に接続され、ワード線WLA2はビアホール2Tを介してワード線WLA3第3層アルミ配線と電気的に接続される。これらのワード線WLA1~ワード線WLA3によって図15のワード線WLAを構成する。同様にして、ポリシリコン配線PL4はゲートコンタクトホールGCを介して、ワード線WLB1第1層アルミ配線に電気的に接続され、ワード線WLB1はビアホール1Tを介してワード線WLB2第2層アルミ配線と電気的に接続され、ワード線WLB2はビアホール2Tを介してワード線WLB3第3層アルミ配線と電気的に接続される。これらワード線WLB1~WLB3によって図15のワード線WLBを構成する。ワード線WLA3,WLB3及びグランド配線LG3はPウエル領域PW0,PW1及びNウエル領域NWを横断して互いに並行に形成され、グランド配線LG3はワード線WLA3,WLB3を挟んで2本形成される。なお、他のレイアウト構成は実施の形態1と同様であるため説明を省略する。実施の形態5は上記のようなメモリセル構造を有することにより、実施の形態1の第1~第6の効果に加え、以下の効果を奏する。図15の等価回路に示すように、アクセストランジスタであるNMOSトランジスタN3、N4のゲートに接続するワード線をWLA、WLBと分けることで、FIFOメモリで利用可能なメモリセル構造を実現することができる。<実施の形態6>図16~図18はこの発明の実施の形態6であるSRAMのメモリセル構造を示す図である。図16は全層におけるレイアウト構成を平面視した説明図である。図17は主として図16の第1アルミ配線層下のレイアウト構成を平面視した説明図である。図18は主として図16の第2アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図17,図18で示した符号の一部を図16では省略している場合がある。また、実施の形態6のレイアウト構成のSRAMメモリセルの等価回路は実施の形態5で示した図15と同様である。以下、図16~図18を参照して、実施の形態6のメモリセル構造について述べる。NMOSトランジスタN3、N4用のN拡散領域はソースドレイン領域形成方向が、他のNMOSトランジスタN1,N2及びPMOSトランジスタP1,P2のソースドレイン領域形成方向と90度向きを変えて形成される。すなわち、NMOSトランジスタN3用の拡散領域FL242,FL243とNMOSトランジスタN4用の拡散領域FL232,FL233とが図中、横方向に形成される。そして、拡散領域FL243上のビット線BLB1は拡散コンタクトホール1Cを介して拡散領域FL243に電気的に接続され、ビット線BLB2第2層アルミ配線はビアホール1Tを介してビット線BLB1図18では図示せずに電気的に接続される。同様にして、NMOSトランジスタN3を構成する拡散領域FL232上のビット線BLA1は拡散コンタクトホール1Cを介して拡散領域FL232に電気的に接続され、ビット線BLA2第2層アルミ配線はビアホール1Tをビット線BLA1図18では図示せずに電気的に接続される。ビット線BLA2,BLB2はPウエル領域PW0,PW1及びNウエル領域NWを横断して互いに並行に形成される。グランド配線LG1は拡散コンタクトホール1Cを介して拡散領域FL210及び拡散領域FL221に電気的に接続され、グランド配線LG2はビアホール1Tを介してグランド配線LG1図18では図示せずに電気的に接続され、グランド配線LG3はビアホール2Tを介してグランド配線LG2と電気的に接続される。電源配線LV1は拡散コンタクトホール1Cを介して拡散領域FL110及びFL121に電気的に接続され、電源配線LV2はビアホール1Tを介して電源配線LV1図18では図示せずに電気的に接続され、電源配線LV3はビアホール2Tを介して電源配線LV2に電気的に接続される。ワード線WLA1はゲートコンタクトホールGCを介してポリシリコン配線PL23に電気的に接続され、ワード線WLA2はビアホール1Tを介してワード線WLA1図18では図示せずに電気的に接続され、ワード線WLA3第3層アルミ配線はビアホール2Tを介してワード線WLA2に電気的に接続される。同様にして、ワード線WLB1はゲートコンタクトホールGCを介してポリシリコン配線PL24に電気的に接続され、ワード線WLB2はビアホール1Tを介してワード線WLB1図18では図示せずに電気的に接続され、ワード線WLB3第3層アルミ配線はビアホール2Tを介してワード線WLB2に電気的に接続される。第1のグランド配線LG3、ワード線WLB3、電源配線LV3、ワード線WLA3、第2のグランド配線LG3はそれぞれ図中縦方向に並列に形成され、第1のグランド配線LG3及びワード線WLB3はPウエル領域PW0上に、電源配線LV3はNウエル領域NW上に、ワード線WLA3及び第2のグランド配線LG3はPウエル領域PW1上に形成される。実施の形態6は上記のようなメモリセル構造を有することにより、実施の形態1の第1~第3,第5及び第6の効果に加え、実施の形態5固有の効果と同等の効果を奏する。<実施の形態7>図19~図21はこの発明の実施の形態7であるSRAMのメモリセル構造を示す図である。図19は全層におけるレイアウト構成を平面視した説明図である。図20は主として図19の第1アルミ配線層下のレイアウト構成を平面視した説明図である。図21は主として図19の第2アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図20,図21で示した符号の一部を図19では省略している場合がある。また、実施の形態7のレイアウト構成のSRAMメモリセルの等価回路は実施の形態1で示した図4と同様である。以下、図19~図21を参照して、実施の形態7のメモリセル構造について述べる。NMOSトランジスタN3,N4の共用ポリシリコン配線PL5がPウエル領域PW0からNウエル領域NW及びPウエル領域PW1上に伸びて形成され、この共用ポリシリコン配線PL5が図4のワード線WLとして用いられる。他の構成は、ポリシリコン配線PL1,PL2のパターン形状、ポリシリコン配線PL1とアルミ配線AL12とのゲートコンタクトホールGC形成位置及びポリシリコン配線PL2とアルミ配線AL11とのゲートコンタクトホールGCの形成位置等を除き、図5,図6及び図3で示した実施の形態2と同様である。実施の形態7は上記のようなメモリセル構造を有することにより、実施の形態2と同等の効果を奏する。さらに、ワード線WLに関して、ビアホール1T,2T及びワード線WL2,WL3が不要になるため、必要レイア数が減り、コスト削減が図れるという効果がある。<実施の形態8>図22~図25はこの発明の実施の形態8であるSRAMのメモリセル構造を示す図である。図22は全層におけるレイアウト構成を平面視した説明図である。図23は主として図22の第1アルミ配線層下のレイアウト構成を平面視した説明図である。図24は主として図22の第2アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図23,図24で示した符号の一部を図22では省略している場合がある。また、図25は図22~図24で示したレイアウト構成のSRAMメモリセルの等価回路を示す回路図である。同図に示すように、実施の形態8のSRAMのメモリセルは、NMOSトランジスタN1,N2,N5~N8及びPMOSトランジスタP1,P2から構成される。NMOSトランジスタN5はビット線BLA,記憶端子Nb間に介挿され、NMOSトランジスタN6はビット線バーBLA,記憶端子Na間に介挿され、NMOSトランジスタN5及びN6のゲートがワード線WLAに共通に接続される。NMOSトランジスタN7はビット線BLB,記憶端子Na間に介挿され、NMOSトランジスタN8はビット線バーBLB,記憶端子Nb間に介挿され、NMOSトランジスタN7及びN8のゲートがワード線WLBに共通に接続される。ドライバトランジスタであるPMOSトランジスタP1,P2はNウエル領域NW内に形成され、ドライバトランジスタであるNMOSトランジスタN1とアクセストランジスタであるNMOSトランジスタN7,N8とはPウエル領域PW0内に形成され、ドライバトランジスタであるNMOSトランジスタN2とアクセストランジスタであるNMOSトランジスタN5,N6とはPウエル領域PW1内に形成される。Pウエル領域PW0とPウエル領域PW1とはNウエル領域NWを挟んで各々反対側に形成される。なお、他の構成は図15で示した実施の形態5の等価回路と同様である。以下、図22~図24を参照して、実施の形態8のメモリセル構造について述べる。Nウエル領域NW内において、P拡散領域FL110,FL111及びポリシリコン配線PL17によりPMOSトランジスタP1を構成し、P拡散領域FL120,FL121及びポリシリコン配線PL18によりPMOSトランジスタP2を構成する。Pウエル領域PW0内において、N拡散領域FL212,FL213及びポリシリコン配線PL17によりNMOSトランジスタN1を構成し、N拡散領域FL244,FL245及びポリシリコン配線PL20によってNMOSトランジスタN7を構成し、N拡散領域FL246,FL247及びポリシリコン配線PL20によってNMOSトランジスタN8を構成する。なお、ポリシリコン配線PL17はNウエル領域NWからPウエル領域PW0にかけて形成されることにより、NMOSトランジスタN1及びPMOSトランジスタP1のゲートとして共有され、ポリシリコン配線PL20はNMOSトランジスタN7,N8間で共有される。Pウエル領域PW1内において、N拡散領域FL222,FL223及びポリシリコン配線PL18によりNMOSトランジスタN2を構成し、N拡散領域FL234,FL235及びポリシリコン配線PL19によってNMOSトランジスタN5を構成し、N拡散領域FL236,FL237及びポリシリコン配線PL19によってNMOSトランジスタN3を構成する。なお、ポリシリコン配線PL18はNウエル領域NWからPウエル領域PW1にかけて形成されることにより、NMOSトランジスタN2及びPMOSトランジスタP2のゲートとして共有され、ポリシリコン配線PL18はNMOSトランジスタN5,N6間で共有される。なお、上記した拡散領域は不純物を注入,拡散することにより得られる。拡散領域FL212上のグランド配線LG1は2つの拡散コンタクトホール1Cを介して拡散領域FL212に電気的に接続され、拡散領域FL245上のビット線BLB1は拡散コンタクトホール1Cを介して拡散領域FL245に電気的に接続され、拡散領域FL247上のビット線バーBLB1は拡散コンタクトホール1Cを介して拡散領域FL247に電気的に接続される。拡散領域FL244上から、拡散領域FL213上、拡散領域FL111上及び拡散領域FL237上に伸びて形成される第1層アルミ配線であるアルミ配線AL15は、各拡散領域FL244,FL213,FL111,及びFL237それぞれと拡散コンタクトホール1Cを介して電気的に接続される。さらに、アルミ配線AL15はポリシリコン配線PL18の一部上にも形成されており、ゲートコンタクトホールGCを介してポリシリコン配線PL18に電気的に接続される。このアルミ配線AL15は電気的に低インピーダンスな接続が可能であり、記憶端子Naに相当する。ポリシリコン配線PL20はゲートコンタクトホールGCを介して、ワード線WLB1に電気的に接続される。拡散領域FL110上の電源配線LV1は拡散コンタクトホール1Cを介して拡散領域FL110と電気的に接続され、拡散領域FL121上の電源配線LV1は拡散コンタクトホール1Cを介して拡散領域FL121と電気的に接続される。グランド配線LG1は2つの拡散コンタクトホール1Cを介して拡散領域FL223に電気的に接続され、拡散領域FL234上のビット線BLA1は拡散コンタクトホール1Cを介して拡散領域FL234に電気的に接続され、拡散領域FL236上のビット線バーBLA1は拡散コンタクトホール1Cを介して拡散領域FL236と電気的に接続される。拡散領域FL235上から、拡散領域FL222上、拡散領域FL120上及び拡散領域FL246上に伸びて形成される第1層アルミ配線であるアルミ配線AL16は、各拡散領域FL235,FL222,FL120,及びFL246それぞれと拡散コンタクトホール1Cを介して電気的に接続される。さらに、アルミ配線AL16はポリシリコン配線PL17の一部上にも形成されており、ゲートコンタクトホールGCを介してポリシリコン配線PL17に電気的に接続される。このアルミ配線AL16は電気的に低インピーダンスな接続が可能であり、記憶端子Nbに相当する。ポリシリコン配線PL19上のワード線WLA1はゲートコンタクトホールGCを介してポリシリコン配線PL19と電気的に接続される。グランド配線LG1はビアホール1Tを介してグランド配線LG2に電気的に接続され、グランド配線LG2はビアホール2Tを介してグランド配線LG3に電気的に接続される。ワード線WLA1はビアホール1Tを介してワード線WLA2に電気的に接続され、ワード線WLA2はビアホール2Tを介してワード線WLA3に電気的に接続される。これらワード線WLA1~ワード線WLA3によって図25のワード線WLAを構成する。同様にして、ワード線WLB1はビアホール1Tを介してワード線WLB2に電気的に接続され、ワード線WLB2はビアホール2Tを介してワード線WLB3に電気的に接続される。これらワード線WLB1~ワード線WLB3によって図25のワード線WLBを構成する。ワード線WLA3,WLB3及びグランド配線LG3はPウエル領域PW0,PW1及びNウエル領域NWを横断して互いに並行に形成され、グランド配線LG3はワード線WLA3,WLB3を挟んで2本形成される。ビット線BLA2はビアホール1Tを介してビット線BLA1に電気的に接続され、ビット線BLB2はビアホール1Tを介してビット線BLB1に電気的に接続される。同様にして、ビット線バーBLA2はビアホール1Tを介してビット線バーBLA1に電気的に接続され、ビット線バーBLB2はビアホール1Tを介してビット線バーBLB1に電気的に接続される。電源配線LV2はビアホール1Tを介して電源配線LV1に電気的に接続される。これらビット線BLA1,BLA2、バーBLA1,バーBLA2、BLB1,BLB2、及びバーBLB1,BLB2によってそれぞれ図25のビット線BLA,バーBLA、BLB及びバーBLBを構成する。ビット線対BLA2,バーBLA2、ビット線対BLB2,バーBLB2及び電源配線LV2は、それぞれPウエル領域PW1,PW0及びNウエル領域NW上を図中縦方向に互いに並行して形成される。このように、実施の形態8のSRAMのメモリセル構造は、NMOSトランジスタN1、N7,N8を一方のPウエル領域PW0内に形成し、NMOSトランジスタN2、N5,N6をNウエル領域NWを挟んだ他方のPウエル領域PW1内に形成することにより、記憶端子Naに電気的に接続されるN拡散領域FL213及びFL244とN拡散領域FL237とをそれぞれ異なるPウエル領域PW0内とPW1内とに分けて形成するとともに、記憶端子Nbに電気的に接続されるN拡散領域FL222及びFL235とN拡散領域FL246とをそれぞれ異なるPウエル領域PW1内とPW0内とに分けて形成すことができる。その結果、実施の形態1の第1の効果であるソフトエラー耐性が向上を図ることができる。また、Pウエル領域PW0及びPW1を、ビット線対BLA,バーBLA及びビット線対BLB,バーBLBの形成方向に垂直な方向で分離形成することより、2つのPウエル領域PW0,PW1の形成がビット線対BLA,バーBLA及びビット線対BLB,バーBLBの配線長に何ら影響を与えない。したがって、Pウエル領域PW0,PW1の形成によってビット線の配線長が長くなることはなく、実施の形態1の第2の効果である良好なアクセスタイムを維持することができる。また、NMOSトランジスタN1,N2、NMOSトランジスタN5,N7,及びNMOSトランジスタN6,N8はそれぞれメモリセルの中心部Nウエル領域NWの中心部に対して点対称となるようにレイアウト配置されるため、実施の形態8のメモリセルを複数個隣接して形成する場合に集積度の向上を図ることができる実施の形態1の第3の効果に相当。また、ポリシリコン配線PL17~PL20を同一方向図中横方向で形成することにより、ゲート寸法の制御が容易になる効果があり、さらに、ポリシリコン配線PL17,PL19、ポリシリコン配線PL18,PL20をそれぞれ一直線上に形成することにより、無駄領域がなくなり、回路面積の削減により集積度の向上を図ることができる実施の形態1の第4の効果に相当。さらに、NMOSトランジスタN1,N2,N5~N8において、ドレインとなる領域を独立して形成することにより、ソフトエラー耐性の高いレベルで維持することができる実施の形態1の第5の効果に相当。さらに、CMOS構造のインバータI1,I2をそれぞれNMOSトランジスタ及びPMOSトランジスタ一つずつの組で構成するここにより、CMOS構造として必要最小限の回路構成でメモリセルを実現することができる実施の形態1の第6の効果に相当。加えて、実施の形態8のメモリセルは、図25に示すように、2つのワード線WLA,WLB及び2つのビット線対ビット線対BLA,バーBLA及びビット線対BLB,バーBLBを用いた2ポートメモリセルが実現する。<実施の形態9>図26~図28はこの発明の実施の形態9であるSRAMのメモリセル構造を示す図である。図26は全層におけるレイアウト構成を平面視した説明図である。図27は主として図26の第1アルミ配線層下のレイアウト構成を平面視した説明図である。図28は主として図26の第2アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図27,図28で示した符号の一部を図26では省略している場合がある。また、実施の形態9のレイアウト構成のSRAMメモリセルの等価回路は図25で示した実施の形態8と同様である。以下、図26~図28を参照して、実施の形態9のメモリセル構造について、実施の形態8と異なる構成を中心に述べる。Pウエル領域PW0内において、N拡散領域FL214,FL215及びポリシリコン配線PL31によりNMOSトランジスタN1を構成する。このとき、ポリシリコン配線PL31をNMOSトランジスタN1用のN拡散領域FL214,FL215上において2度90度折り曲げて形成することにより、他のNMOSトランジスタN5~N8に比べてかなり大きなゲート幅を設定している。N拡散領域FL270,FL271及びポリシリコン配線PL37によってNMOSトランジスタN7を構成し、N拡散領域FL280,FL281及びポリシリコン配線PL38によってNMOSトランジスタN8を構成する。なお、ポリシリコン配線PL31はNウエル領域NWからPウエル領域PW0にかけて形成されることにより、NMOSトランジスタN1及びPMOSトランジスタP1のゲートとして共有される。Pウエル領域PW1内において、N拡散領域FL224,FL225及びポリシリコン配線PL32によりNMOSトランジスタN2を構成する。このとき、ポリシリコン配線PL32をNMOSトランジスタN2用のN拡散領域FL224,FL225上において2度90度折り曲げて形成することにより、他のNMOSトランジスタN5~N8に比べてかなり大きなゲート幅を設定している。N拡散領域FL250,FL251及びポリシリコン配線PL35によってNMOSトランジスタN5を構成し、N拡散領域FL260,PL261及びポリシリコン配線PL36によってNMOSトランジスタN6を構成する。なお、ポリシリコン配線PL32はNウエル領域NWからPウエル領域PW1にかけて形成されることにより、NMOSトランジスタN2及びPMOSトランジスタP2のゲートとして共有される。なお、上記した拡散領域は不純物を注入,拡散することにより得られる。拡散領域FL214上の2つのグランド配線LG1はそれぞれ拡散コンタクトホール1Cを介して拡散領域FL214に電気的に接続され、拡散領域FL271上のビット線BLB1は拡散コンタクトホール1Cを介して拡散領域FL271に電気的に接続され、拡散領域FL280上のビット線バーBLB1は拡散コンタクトホール1Cを介して拡散領域FL280に電気的に接続される。拡散領域FL281上から、拡散領域FL215上、拡散領域FL111上及び拡散領域FL251上に伸びて形成される第1層アルミ配線であるアルミ配線AL17は、各拡散領域FL281,FL215,FL111,及びFL251それぞれと拡散コンタクトホール1Cを介して電気的に接続される。さらに、アルミ配線AL17はポリシリコン配線PL32の一部上にも形成されており、ゲートコンタクトホールGCを介してポリシリコン配線PL32に電気的に接続される。このアルミ配線AL17は電気的に低インピーダンスな接続が可能であり、記憶端子Naに相当する。ポリシリコン配線PL37及びPL38はそれぞれゲートコンタクトホールGCを介して共通にワード線WLB1に電気的に接続される。拡散領域FL110上の電源配線LV1は拡散コンタクトホール1Cを介して拡散領域FL110に電気的に接続され、拡散領域FL121上の電源配線LV1は拡散コンタクトホール1Cを介して拡散領域FL121に電気的に接続される。2つのグランド配線LG1はそれぞれ拡散コンタクトホール1Cを介して拡散領域FL224に電気的に接続され、拡散領域FL250上のビット線BLA1は拡散コンタクトホール1Cを介して拡散領域FL250に電気的に接続され、拡散領域FL261上のビット線バーBLA1は拡散コンタクトホール1Cを介して拡散領域FL261と電気的に接続される。拡散領域FL260上から、拡散領域FL225上、拡散領域FL120上及び拡散領域FL270上に伸びて形成される第1層アルミ配線であるアルミ配線AL18は、各拡散領域FL260,FL225,FL120,及びFL270それぞれと拡散コンタクトホール1Cを介して電気的に接続される。さらに、アルミ配線AL18はポリシリコン配線PL31の一部上にも形成されており、ゲートコンタクトホールGCを介してポリシリコン配線PL31に電気的に接続される。このアルミ配線AL18は電気的に低インピーダンスな接続が可能であり、記憶端子Nbに相当する。ポリシリコン配線PL35及びPL36上のワード線WLA1はゲートコンタクトホールGCを介して共通にポリシリコン配線PL35及びPL36に電気的に接続される。グランド配線LG1はビアホール1Tを介してグランド配線LG2に電気的に接続され、グランド配線LG2はビアホール2Tを介してグランド配線LG3に電気的に接続される。ワード線WLA1はビアホール1Tを介してワード線WLA2に電気的に接続され、ワード線WLA2はビアホール2Tを介してワード線WLA3に電気的に接続される。同様にして、ワード線WLB1はビアホール1Tを介してワード線WLB2に電気的に接続され、ワード線WLB2はビアホール2Tを介してワード線WLB3に電気的に接続される。ビット線BLA2はビアホール1Tを介してビット線BLA1に電気的に接続され、ビット線BLB2はビアホール1Tを介してビット線BLB1に電気的に接続される。同様にして、ビット線バーBLA2はビアホール1Tを介してビット線バーBLA1に電気的に接続され、ビット線バーBLB2はビアホール1Tを介してビット線バーBLB1に電気的に接続される。また、電源配線LV2はビアホール1Tを介して電源配線LV1に電気的に接続される。このように、実施の形態9のSRAMのメモリセル構造は、NMOSトランジスタN1、N7,N8を一方のPウエル領域PW0内に形成し、NMOSトランジスタN2,N5,N6をNウエル領域NWを挟んだ他方のPウエル領域PW1内に形成することにより、実施の形態8と同様、実施の形態1の第1の効果であるソフトエラー耐性が向上を図ることができる。また、Pウエル領域PW0及びPW1を、ビット線対BLA,バーBLA及びビット線対BLB,バーBLBの形成方向に垂直な方向で分離形成することより、実施の形態1の第2の効果である良好なアクセスタイムを維持することができる。また、実施の形態9は、実施の形態8と同様、NMOSトランジスタN1,N2、NMOSトランジスタN5,N7,及びNMOSトランジスタN6,N8はそれぞれメモリセルの中心部に対して点対称となるようにレイアウト配置されるため、実施の形態9のメモリセルを複数個隣接して形成する場合に集積度の向上を図ることができる実施の形態1の第3の効果に相当。さらに、NMOSトランジスタN1,N2,N5~N8において、ドレインとなる領域を独立して形成することにより、ソフトエラー耐性の高いレベルで維持することができる実施の形態1の第5の効果に相当。加えて、CMOS構造のインバータI1,I2をそれぞれNMOSトランジスタ及びPMOSトランジスタ一つずつの組で構成するここにより、CMOS構造として必要最小限の回路構成でメモリセルを実現することができる実施の形態1の第6の効果に相当。さらに、実施の形態9のメモリセルは、実施の形態8と同様、2ポートメモリセルとなる。さらに加えて、ドライバトランジスタであるNMOSトランジスタN1、N2のゲート幅チャネル幅Wを大きくすることにより、実施の形態2と同様、動作の高速化及びメモリセルの安定性の向上を図ることができる。<実施の形態10>図29~図31はこの発明の実施の形態10であるSRAMのメモリセル構造を示す図である。図29は全層におけるレイアウト構成を平面視した説明図である。図30は主として図29の第1アルミ配線層下のレイアウト構成を平面視した説明図である。図31は主として図29の第2アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図30,図31で示した符号の一部を図29では省略している場合がある。また、実施の形態10のレイアウト構成のSRAMメモリセルの等価回路は図25で示した実施の形態8と同様である。以下、図29~図31を参照して、実施の形態10のメモリセル構造について述べる。Nウエル領域NW内において、P拡散領域FL110,FL111及びポリシリコン配線PL41によりPMOSトランジスタP1を構成し、P拡散領域FL120,FL121及びポリシリコン配線PL42によりPMOSトランジスタP2を構成する。Pウエル領域PW0内において、N拡散領域FL210,FL211及びポリシリコン配線PL41によりNMOSトランジスタN1を構成し、N拡散領域FL270,FL271及びポリシリコン配線PL47によってNMOSトランジスタN7を構成し、N拡散領域FL280,FL281及びポリシリコン配線PL47によってNMOSトランジスタN8を構成する。なお、ポリシリコン配線PL41はNウエル領域NWからPウエル領域PW0にかけて形成されることにより、NMOSトランジスタN1及びPMOSトランジスタP1のゲートとして共有され、ポリシリコン配線PL47はNMOSトランジスタN7,N8間で共有される。Pウエル領域PW1内において、N拡散領域FL220,FL221及びポリシリコン配線PL42によりNMOSトランジスタN2を構成し、N拡散領域FL250,FL251及びポリシリコン配線PL45によってNMOSトランジスタN5を構成し、N拡散領域FL260,FL261及びポリシリコン配線PL45によってNMOSトランジスタN6を構成する。なお、ポリシリコン配線PL42はNウエル領域NWからPウエル領域PW1にかけて形成されることにより、NMOSトランジスタN2及びPMOSトランジスタP2のゲートとして共有され、ポリシリコン配線PL42はNMOSトランジスタN5,N6間で共有される。なお、上記した拡散領域は不純物を注入,拡散することにより得られる。拡散領域FL210上のグランド配線LG1は拡散コンタクトホール1Cを介して拡散領域FL210に電気的に接続され、拡散領域FL271上のビット線BLB1は拡散コンタクトホール1Cを介して拡散領域FL271に電気的に接続され、拡散領域FL281上のビット線バーBLB1は拡散コンタクトホール1Cを介して拡散領域FL281に電気的に接続される。拡散領域FL270FL211上から拡散領域FL111上に伸びて形成される第1層アルミ配線であるアルミ配線AL17は、拡散領域FL270FL211と拡散コンタクトホール1Cを介して電気的に接続される。さらに、アルミ配線AL17はポリシリコン配線PL42に電気的に接続される。ポリシリコン配線PL42はシェアードコンタクトSCを介して拡散領域FL111及び拡散領域FL261それぞれに電気的に接続される。なお、ここで、シェアードコンタクトは、拡散領域とポリシリコンを1つの共通コンタクトで電気的に接続するものを意味する。アルミ配線AL17は電気的に低インピーダンスな接続が可能であり、アルミ配線AL17、2つのシェアードコンタクトSC及びポリシリコン配線PL42が記憶端子Naに相当する。ポリシリコン配線PL47はゲートコンタクトホールGCを介して、ワード線WLB1に電気的に接続される。拡散領域FL110上の電源配線LV1は拡散コンタクトホール1Cを介して拡散領域FL110と電気的に接続され、拡散領域FL121上の電源配線LV1は拡散コンタクトホール1Cを介して拡散領域FL121に電気的に接続される。グランド配線LG1は拡散コンタクトホール1Cを介して拡散領域FL221に電気的に接続され、拡散領域FL250上のビット線BLA1は拡散コンタクトホール1Cを介して拡散領域FL250に電気的に接続され、拡散領域FL260上のビット線バーBLA1は拡散コンタクトホール1Cを介して拡散領域FL260と電気的に接続される。拡散領域FL251FL220上から拡散領域FL120上に伸びて形成される第1層アルミ配線であるアルミ配線AL18は、拡散領域FL251FL220と拡散コンタクトホール1Cを介して電気的に接続される。さらに、アルミ配線AL19はポリシリコン配線PL41に電気的に接続される。ポリシリコン配線PL41はシェアードコンタクトSCを介して拡散領域FL120及び拡散領域FL280それぞれに電気的に接続される。アルミ配線AL18は電気的に低インピーダンスな接続が可能であり、アルミ配線AL18、2つのシェアードコンタクトSC及びポリシリコン配線PL41が記憶端子Nbに相当する。ポリシリコン配線PL45上のワード線WLA1はゲートコンタクトホールGCを介してポリシリコン配線PL45と電気的に接続される。ワード線WLA1はビアホール1Tを介してワード線WLA2に電気的に接続され、ワード線WLA2はビアホール2Tを介してワード線WLA3に電気的に接続される。同様にして、ワード線WLB1はビアホール1Tを介してワード線WLB2に電気的に接続され、ワード線WLB2はビアホール2Tを介してワード線WLB3に電気的に接続される。ワード線WLA3及びWLB3は、Pウエル領域PW0,PW1及びNウエル領域NWを横断して互いに並行に形成される。ビット線BLA2はビアホール1Tを介してビット線BLA1に電気的に接続され、ビット線BLB2はビアホール1Tを介してビット線BLB1に電気的に接続される。同様にして、ビット線バーBLA2はビアホール1Tを介してビット線バーBLA1に電気的に接続され、ビット線バーBLB2はビアホール1Tを介してビット線バーBLB1に電気的に接続される。電源配線LV2はビアホール1Tを介して電源配線LV1に電気的に接続される。グランド配線LG1はビアホール1Tを介してグランド配線LG2に電気的に接続される。ビット線対BLA2,バーBLA2、ビット線対BLB2,バーBLB2、グランド配線LG2及び電源配線LV2は図中縦方向に並行して形成される。ビット線対BLA2,バーBLA2及びグランド配線LG2はPウエル領域PW1上に形成され、ビット線対BLB2,バーBLB2及びグランド配線LG2はPウエル領域PW0上に形成され、電源配線LV2はNウエル領域NWを上に形成される。このように、実施の形態10のSRAMのメモリセル構造は、NMOSトランジスタN1、N7,N8を一方のPウエル領域PW0内に形成し、NMOSトランジスタN2,N5,N6をNウエル領域NWを挟んだ他方のPウエル領域PW1内に形成することにより、実施の形態8,実施の形態9と同様、実施の形態1の第1の効果であるソフトエラー耐性が向上を図ることができる。また、Pウエル領域PW0及びPW1を、ビット線対BLA,バーBLA及びビット線対BLB,バーBLBの形成方向に垂直な方向で分離形成することより、実施の形態1の第2の効果である良好なアクセスタイムを維持することができる。また、実施の形態10は、実施の形態8と同様、NMOSトランジスタN1,N2、NMOSトランジスタN5,N7,及びNMOSトランジスタN6,N8はそれぞれメモリセルの中心部に対して点対称となるようにレイアウト配置されるため、実施の形態10のメモリセルを複数個隣接して形成する場合に集積度の向上を図ることができる実施の形態1の第3の効果に相当。加えて、実施の形態10のメモリセルは、実施の形態8と同様、2ポートメモリセルとなる。また、ポリシリコン配線PL41,PL42、PL47及びPL48をほぼ同一方向図中横方向で形成することにより、ゲート寸法の制御が容易になる効果があり、さらに、ポリシリコン配線PL41,PL45、ポリシリコン配線PL42,PL47をそれぞれ一直線上に形成することにより、無駄領域がなくなり、回路面積の削減により集積度の向上を図ることができる実施の形態1の第4の効果に相当。さらに、CMOS構造のインバータI1,I2をそれぞれNMOSトランジスタ及びPMOSトランジスタ一つずつの組で構成するここにより、CMOS構造として必要最小限の回路構成でメモリセルを実現することができる実施の形態1の第6の効果に相当。加えて、記憶端子Naをアルミ配線AL17、シェアードコンタクトSC及びポリシリコン配線PL42で構成し、記憶端子Nbをアルミ配線AL18、シェアードコンタクトSC及びポリシリコン配線PL41で構成することにより、図中縦方向のウエル形成幅を2トランジスタピッチで形成できる分、集積度の向上を図ることができる。<実施の形態11>図32~図34はこの発明の実施の形態11であるSRAMのメモリセル構造を示す図である。図32は全層におけるレイアウト構成を平面視した説明図である。図33は主として図32の第1アルミ配線層下のレイアウト構成を平面視した説明図である。図34は主として図32の第2アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図33,図34で示した符号の一部を図32では省略している場合がある。また、実施の形態11のレイアウト構成のSRAMメモリセルの等価回路は図4で示した実施の形態1と同様である。以下、図32~図34を参照して、実施の形態11のメモリセル構造について述べる。Nウエル領域NW内において、P拡散領域FL110,FL111及びポリシリコン配線PL51によりPMOSトランジスタP1を構成し、P拡散領域FL120,FL121及びポリシリコン配線PL52によりPMOSトランジスタP2を構成する。Pウエル領域PW0内において、N拡散領域FL210FL210A,FL210B,FL211及びポリシリコン配線PL51によりNMOSトランジスタN1を構成し、N拡散領域FL240,FL241及びポリシリコン配線PL54によってNMOSトランジスタN4を構成する。なお、ポリシリコン配線PL51はNウエル領域NWからPウエル領域PW0にかけて形成されることにより、NMOSトランジスタN1及びPMOSトランジスタP1のゲートとして共有される。Pウエル領域PW1内において、N拡散領域FL220FL220A,FL220B,FL221及びポリシリコン配線PL52によりNMOSトランジスタN2を構成し、N拡散領域FL230,FL231及びポリシリコン配線PL53によってNMOSトランジスタN3を構成する。なお、ポリシリコン配線PL52はNウエル領域NWからPウエル領域PW1にかけて形成されることにより、NMOSトランジスタN2及びPMOSトランジスタP2のゲートとして共有される。なお、上記した拡散領域は不純物を注入,拡散することにより得られる。拡散領域FL210A,FL210B上のグランド配線LG1はそれぞれ拡散コンタクトホール1Cを介して拡散領域FL210A,FL210Bに電気的に接続され、拡散領域FL241上のビット線BLB1は拡散コンタクトホール1Cを介して拡散領域FL241に電気的に接続される。拡散領域FL211上から拡散領域FL111上に伸びて形成される第1層アルミ配線であるアルミ配線AL17は、拡散領域FL211と拡散コンタクトホール1Cを介して電気的に接続される。さらに、アルミ配線AL17はポリシリコン配線PL52に電気的に接続される。ポリシリコン配線PL52はシェアードコンタクトSCを介して拡散領域FL111及び拡散領域FL231それぞれに電気的に接続される。アルミ配線AL17は電気的に低インピーダンスな接続が可能であり、アルミ配線AL17、2つのシェアードコンタクトSC及びポリシリコン配線PL52が記憶端子Naに相当する。ポリシリコン配線PL54はゲートコンタクトホールGCを介して、ワード線WL1に電気的に接続される。拡散領域FL110上の電源配線LV1は拡散コンタクトホール1Cを介して拡散領域FL110と電気的に接続され、拡散領域FL121上の電源配線LV1は拡散コンタクトホール1Cを介して拡散領域FL121に電気的に接続される。グランド配線LG1は拡散コンタクトホール1Cを介して拡散領域FL221に電気的に接続され、拡散領域FL230上のビット線BLA1は拡散コンタクトホール1Cを介して拡散領域FL230と電気的に接続される。拡散領域FL220上から拡散領域FL120上に伸びて形成される第1層アルミ配線であるアルミ配線AL18は、拡散領域FL220と拡散コンタクトホール1Cを介して電気的に接続される。さらに、アルミ配線AL18はポリシリコン配線PL51に電気的に接続される。ポリシリコン配線PL51はシェアードコンタクトSCを介して拡散領域FL120及び拡散領域FL240それぞれに電気的に接続される。アルミ配線AL18は電気的に低インピーダンスな接続が可能であり、アルミ配線AL18、2つのシェアードコンタクトSC及びポリシリコン配線PL51が記憶端子Nbに相当する。ポリシリコン配線PL53上のワード線WL1はゲートコンタクトホールGCを介してポリシリコン配線PL53と電気的に接続される。ワード線WL1はビアホール1Tを介してワード線WL2に電気的に接続され、ワード線WL2はビアホール2Tを介してワード線WL3に電気的に接続される。ワード線WL3はウエル領域PW0,PW1及びNウエル領域NWを横断して形成される。ビット線BLA2はビアホール1Tを介してビット線BLA1に電気的に接続され、ビット線BLB2はビアホール1Tを介してビット線BLB1に電気的に接続される。電源配線LV2はビアホール1Tを介して電源配線LV1に電気的に接続される。グランド配線LG1はビアホール1Tを介してグランド配線LG2に電気的に接続される。ビット線BLA2,BLB2、グランド配線LG2及び電源配線LV2は図中縦方向に並行して形成される。ビット線BLA2及びグランド配線LG2はPウエル領域PW1上に形成され、ビット線BLB2及びグランド配線LG2はPウエル領域PW0上に形成され、電源配線LV2はNウエル領域NW上に形成される。このように、実施の形態11のSRAMのメモリセル構造は、NMOSトランジスタN1、N4を一方のPウエル領域PW0内に形成し、NMOSトランジスタN2,N3をNウエル領域NWを挟んだ他方のPウエル領域PW1内に形成することにより、実施の形態1の第1の効果であるソフトエラー耐性が向上を図ることができる。また、Pウエル領域PW0及びPW1を、ビット線BLA,BLBの形成方向に垂直な方向で分離形成することより、実施の形態1の第2の効果である良好なアクセスタイムを維持することができる。また、実施の形態11は、実施の形態1と同様、NMOSトランジスタN1,N2、及びNMOSトランジスタN3,N4はそれぞれメモリセルの中心部に対して点対称となるようにレイアウト配置されるため、実施の形態11のメモリセルを複数個隣接して形成する場合に集積度の向上を図ることができる実施の形態1の第3の効果に相当。また、ポリシリコン配線PL51~PL54をほぼ同一方向図中横方向で形成することにより、ゲート寸法の制御が容易になる効果があり、さらに、ポリシリコン配線PL51,PL53、ポリシリコン配線PL52,PL54をそれぞれ一直線上に形成することにより、無駄領域がなくなり、回路面積の削減により集積度の向上を図ることができる実施の形態1の第4の効果に相当。加えて、NMOSトランジスタN1~N4において、ドレインとなる領域を独立して形成することにより、ソフトエラー耐性の高いレベルで維持することができる実施の形態1の第5の効果に相当。さらに、CMOS構造のインバータI1,I2をそれぞれNMOSトランジスタ及びPMOSトランジスタ一つずつの組で構成するここにより、CMOS構造として必要最小限の回路構成でメモリセルを実現することができる実施の形態1の第6の効果に相当。加えて、記憶端子Naをアルミ配線AL17、シェアードコンタクトSC及びポリシリコン配線PL52で構成し、記憶端子Nbをアルミ配線AL18、シェアードコンタクトSC及びポリシリコン配線PL51で構成することにより、図中縦方向のウエル形成幅を2トランジスタピッチで形成できる分、集積度の向上を図ることができる。<実施の形態12>図35及び図36はこの発明の実施の形態12であるSRAMのメモリセル構造を示す図である。図35は全層におけるレイアウト構成を平面視した説明図である。図36は主として図35の第2アルミ配線層上のレイアウト構成を平面視した説明図である。なお、主として図35の第1アルミ配線層下のレイアウト構成を平面視した説明図は実施の形態11の説明で用いた図33ワード線WL2がワード線WLA2,WLB2に分離された点は異なると同様であり、図36,図33で示した符号の一部を図35では省略している場合がある。また、実施の形態12のレイアウト構成のSRAMメモリセルの等価回路は実施の形態5で示した図15と同様である。以下、図35,図36及び図33を参照して、実施の形態12のメモリセル構造について述べる。ポリシリコン配線PL53はゲートコンタクトホールGCを介して、ワード線WLA1図33の右端のワード線WL1に相当に電気的に接続され、ワード線WLA1はビアホール1Tを介してワード線WLA2に電気的に接続され、ワード線WLA2はビアホール2Tを介してワード線WLA3に電気的に接続される。これらワード線WLA1~ワード線WLA3によって図15のワード線WLAを構成する。同様にして、ポリシリコン配線PL54はゲートコンタクトホールGCを介して、ワード線WLB1図33の左端のワード線WL1に相当に電気的に接続され、ワード線WLB1はビアホール1Tを介してワード線WLB2に電気的に接続され、ワード線WLB2はビアホール2Tを介してワード線WLB3に電気的に接続される。これらワード線WLB1~WLB3によって図15のワード線WLBを構成する。ワード線WLA3,WLB3はPウエル領域PW0,PW1及びNウエル領域NWを横断して互いに並行に形成される。なお、他のレイアウト構成は実施の形態11と同様であるため説明を省略する。実施の形態12は上記のようなメモリセル構造を有することにより、実施の形態11の効果に加え、実施の形態5と同様、FIFOメモリで利用可能なメモリセル構造を実現することができる。<その他>なお、上述した実施の形態1~実施の形態12において、導電型式を全て逆にして構成しても同様な効果を奏する。さらに、MOSトランジスタに限らず、MISトランジスタ等の電界効果トランジスタに対しても同様な効果を奏する。"