"第1、第2、第3、および第4のノードに接続され電圧VDD2とVSS2で動作する第1のラッチ回路と、入力側が信号入力端子に接続され出力側が第5のノードに接続され且つ電圧VDD1とVSS1で動作する第1のインバータと、入力側が前記第5のノードに接続され出力側が第6のノードに接続され且つ電圧VDD1とVSS1で動作する第2のインバータと、前記第5、前記第2、前記第4および第7のノードに接続され且つ電圧VDD2とVSS2とVSS1で動作する第1の反転駆動回路と、前記第1、前記第6および第8のノードに接続され且つ電圧VDD2とVSS2とVSS1で動作する第2の反転駆動回路と、前記第3、前記第4、前記第7、および前記第8のノードに接続され且つ電圧VDD2とVSS2で動作する第1のセレクタと、入力側が前記第1のノードに接続され出力側が信号出力端子に接続され且つ電圧VDD2とVSS2で動作する第6のインバータとを具備し、前記第1のラッチ回路は、前記第1のノードの電圧をインピーダンス変換して前記第2のノードに出力し、前記第2のノードの電圧変化を遅延して前記第3のノードに出力し、前記第3のノードの電圧を論理反転して前記第4のノード出力し、前記第4のノードの電圧を論理反転して前記第1のノードに出力し、前記第1の反転駆動回路は、前記第5のノードの電圧がVSS1からVDD1に変化するときに前記第7のノードの電圧をVDD2からVSS2の電圧付近に変化させ、且つ前記第5のノードの電圧がVSS1であるときにおいて前記第4のノードの電圧がVSS2からVDD2に変化するときに前記第7のノードの電圧をVDD2に変化させ、且つ前記第5のノードの電圧がVSS1で前記第4のノードの電圧がVSS2であるときにおいて前記第2のノードの電圧がVDD2からVSS2に変化すると前記第7のノードの電圧をVDD2に変化させ、前記第2の反転駆動回路は、前記第6のノードの電圧がVSS1からVDD1に変化するときに前記第1のノードの電圧をVDD2からVSS2の電圧付近に変化させ、且つ前記第6のノードの電圧がVSS1であるときにおいて前記第8のノードの電圧がVDD2からVSS2の電圧に変化するとき前記第1のノードの電圧をVSS2からVDD2に変化させ、前記第1のセレクタは、前記第3のノードの電圧がVSS2で前記第4のノードの電圧がVDD2のときに第7と第8のノードの間を接続し、且つ前記第3のノードの電圧がVDD2で前記第4のノードの電圧VSS2のときに前記第7と第8のノードの間を切断するとともに前記第8のノードの電圧VDD2にし、且つ前記各電圧は、VSS1<VDD1,VSS2<VDD2,VDD1<VDD2,VSS1<VSS2である、ことを特徴とするレベルシフト回路。請求項1に記載のレベルシフト回路において、前記第1のラッチ回路は、入力側が前記第1のノードに接続され出力側が前記第2のノードに接続された第1のバッファ、入力側が前記第2のノードに接続され出力側が前記第3のノードに接続された第1の遅延回路、入力側が前記第3のノードに接続され出力側が前記第4のノードに接続された第3のインバータ、および入力側が前記第4のノードに接続され出力側が前記第1のノードに接続された第4のインバータから構成され、前記第1の反転駆動回路は、前記第5のノードにゲートが接続されソースが電圧VSS1に接続された第1のNMOSトランジスタ、ゲートが電圧VSS2に接続されドレインが前記第1のNMOSトランジスタのドレインに接続されソースが前記第7のノードに接続された第1のPMOSトランジスタ、入力側が前記第4のノードに接続され電圧VDD2とVSS2で動作する第5のインバータ、該第5のインバータの出力側にゲートが接続されソースが電圧VDD2に接続されドレインが前記第7のノードに接続された第3のPMOSトランジスタ、一方の入力側が前記第4のノードに接続され他方の入力側が前記第2のノードに接続され電圧VDD2とVSS2で動作する2入力オア回路、およびゲートが前記2入力オア回路の出力側に接続されソースが電圧VDD2に接続されドレインが前記第7のノードに接続された第4のPMOSトランジスタから構成され、前記第2の反転駆動回路は、前記第6のノードにゲートが接続されソースが電圧VSS1に接続された第2のNMOSトランジスタ、ゲートが電圧VSS2に接続されドレインが前記第2のNMOSトランジスタのドレインに接続されソースが前記第1のノードに接続された第2のPMOSトランジスタ、およびドレインが前記第1のノードに接続されゲートが前記第8のノードに接続されソースが電圧VDD2に接続された第5のPMOSトランジスタから構成され、前記第1のセレクタは、ゲートが前記第3のノードに接続されソースが前記第7のノードに接続されドレインが前記第8のノードに接続された第7のPMOSトランジスタ、ゲートが前記第4のノードに接続されソースが前記第7のノードに接続されドレインが前記第8のノードに接続された第4のNMOSトランジスタ、およびゲートが前記第4のノードに接続されドレインが前記第8のノードに接続されソースが電圧VDD2に接続された第8のPMOSトランジスタから構成されている、ことを特徴とするレベルシフト回路。第11、第12、第13、第14のノードに接続され電圧VDD1とVSS1で動作する第2のラッチ回路と、入力側が信号入力端子に接続され出力側が第15のノードに接続され且つ電圧VDD2とVSS2で動作する第11のインバータと、入力側が前記第15のノードに接続され出力側が第16のノードに接続され且つ電圧VDD2とVSS2で動作する第12のインバータと、前記第15、前記第12前記第14および第17のノードに接続され且つ電圧VDD2とVDD1とVSS1で動作する第3の反転駆動回路と、前記第11、前記第16および第18のノードに接続され且つ電圧VDD2とVDD1とVSS1で動作する第4の反転駆動回路と、前記第13、前記第14、前記第17、および前記第18のノードに接続され且つ電圧VDD1とVSS1で動作する第2のセレクタと、入力側が前記第1のノードに接続され出力側が信号出力端子に接続され且つ電圧VDD1とVSS1で動作する第6のインバータとを具備し、前記第2のラッチ回路は、前記第11のノードの電圧をインピーダンス変換して前記第12のノードに出力し、前記第12のノードの電圧変化を遅延して前記第13のノードに出力し、前記第13のノードの電圧を論理反転して前記第14のノード出力し、前記第14のノードの電圧を論理反転して前記第11のノードに出力し、前記第3の反転駆動回路は、前記第15のノードの電圧がVDD2からVSS2に変化するときに前記第17のノードの電圧をVSS1からVDD1の電圧付近に変化させ、且つ前記第15のノードの電圧がVDD2であるときにおいて前記第14のノードの電圧がVDD1からVSS1に変化するときに前記第17のノードの電圧をVSS1に変化させ、且つ前記第15のノードの電圧がVDD2で前記第14のノードの電圧がVDD1であるときにおいて前記第12のノードの電圧がVSS1からVDD1に変化すると前記第17のノードの電圧をVSS1に変化させ、前記第4の反転駆動回路は、前記第16のノードの電圧がVDD2からVSS2に変化するときに前記第11のノードの電圧をVSS1からVDD1の電圧付近に変化させ、且つ前記第16のノードの電圧がVDD2であるときにおいて前記第18のノードの電圧がVSS1からVDD1の電圧に変化するとき前記第11のノードの電圧をVDD1からVSS1に変化させ、前記第2のセレクタは、前記第13のノードの電圧がVDD1で前記第14のノードの電圧がVSS1のときに第17と第18のノードの間を接続し、且つ前記第13のノードの電圧がVSS1で前記第14のノードの電圧VDD1のときに前記第17と第18のノードの間を切断するとともに前記第18のノードの電圧VSS1にし、且つ前記各電圧は、VSS1<VDD1,VSS2<VDD2,VDD1<VDD2,VSS1<VSS2である、ことを特徴とするレベルシフト回路。請求項3に記載のレベルシフト回路において、前記第2のラッチ回路は、入力側が前記第11のノードに接続され出力側が前記第12のノードに接続された第2のバッファ、入力側が前記第12のノードに接続され出力側が前記第13のノードに接続された第2の遅延回路、入力側が前記第13のノードに接続され出力側が前記第14のノードに接続された第13のインバータ、および入力側が前記第14のノードに接続され出力側が前記第11のノードに接続された第14のインバータから構成され、前記第3の反転駆動回路は、前記第15のノードにゲートが接続されソースが電圧VDD2に接続された第11のPMOSトランジスタ、ゲートが電圧VDD1に接続されドレインが前記第11のPMOSトランジスタのドレインに接続されソースが前記第17のノードに接続された第11のNMOSトランジスタ、入力側が前記第14のノードに接続され電圧VDD1とVSS1で動作する第15のインバータ、該第15のインバータの出力側にゲートが接続されソースが電圧VSS1に接続されドレインが前記第17のノードに接続された第13のNMOSトランジスタ、一方の入力側が前記第14のノードに接続され他方の入力側が前記第12のノードに接続され電圧VDD1とVSS1で動作する2入力アンド回路、およびゲートが前記2入力アンド回路の出力側に接続されソースが電圧VSS1に接続されドレインが前記第17のノードに接続された第14のNMOSトランジスタから構成され、前記第4の反転駆動回路は、前記第16のノードにゲートが接続されソースが電圧VDD2に接続された第12のPMOSトランジスタ、ゲートが電圧VDD1に接続されドレインが前記第12のPMOSトランジスタのドレインに接続されソースが前記第11のノードに接続された第12のNMOSトランジスタ、およびドレインが前記第11のノードに接続されゲートが前記第18のノードに接続されソースが電圧VSS1に接続された第15のNMOSトランジスタから構成され、前記第2のセレクタは、ゲートが前記第13のノードに接続されソースが前記第17のノードに接続されドレインが前記第18のノードに接続された第17のNMOSトランジスタ、ゲートが前記第14のノードに接続されソースが前記第17のノードに接続されドレインが前記第18のノードに接続された第14のPMOSトランジスタ、およびゲートが前記第14のノードに接続されドレインが前記第18のノードに接続されソースが電圧VSS1に接続された第18のNMOSトランジスタから構成されている、ことを特徴とするレベルシフト回路。請求項2に記載の前記第1と第2のPMOSトランジスタおよび前記第1と第2のNMOSトランジスタは、前記第3、第4、第5のPMOSトランジスタおよび前記第4のインバータを構成する第6のPMOSトランジスタのオン抵抗より小さなオン抵抗に設定され、又は、請求項2に記載の前記第4と第5のPMOSトランジスタは、前記第3のPMOSトランジスタと前記第4のインバータを構成する前記第6のPMOSトランジスタのオン抵抗より小さなオン抵抗に設定され、又は、請求項4に記載の前記第11と第12のNMOSトランジスタおよび前記第11と第12のPMOSトランジスタは、前記第13、第14、第15のNMOSトランジスタおよび前記第14のインバータを構成する第16のNMOSトランジスタのオン抵抗より小さなオン抵抗に設定され、又は、請求項4に記載の前記第14と第15のNMOSトランジスタは、前記第13NMOSトランジスタと前記第14のインバータを構成する前記第16のNMOSトランジスタのオン抵抗より小さなオン抵抗に設定されている、ことを特徴とするレベルシフト回路。請求項1乃至4のいずれか1つに記載のレベルシフト回路において、前記電圧VSS1の端子と前記電圧VSS2の端子との間に、前記電圧VSS2から前記電圧VSS1への通電を阻止するダイオードが接続されていることを特徴とするレベルシフト回路。しかしながら、トランジスタMP23とMP27、トランジスタMP24とMP28は対称の回路であるため、VDD2→VSS2の電圧変化と、VSS2→VDD2の電圧変化の双方における伝播遅延時間を同時に短くすることは出来ず、双方の時間を同じに保つために、従来の回路構成では遷移時間を短くすることには限界があった。本発明の目的は、伝播遅延時間を大幅に短縮できるようにしたレベルシフト回路を提供することである。上記目的を達成するために、請求項1にかかる発明は、第1、第2、第3、および第4のノードに接続され電圧VDD2とVSS2で動作する第1のラッチ回路と、入力側が信号入力端子に接続され出力側が第5のノードに接続され且つ電圧VDD1とVSS1で動作する第1のインバータと、入力側が前記第5のノードに接続され出力側が第6のノードに接続され且つ電圧VDD1とVSS1で動作する第2のインバータと、前記第5、前記第2、前記第4および第7のノードに接続され且つ電圧VDD2とVSS2とVSS1で動作する第1の反転駆動回路と、前記第1、前記第6および第8のノードに接続され且つ電圧VDD2とVSS2とVSS1で動作する第2の反転駆動回路と、前記第3、前記第4、前記第7、および前記第8のノードに接続され且つ電圧VDD2とVSS2で動作する第1のセレクタと、入力側が前記第1のノードに接続され出力側が信号出力端子に接続され且つ電圧VDD2とVSS2で動作する第6のインバータとを具備し、前記第1のラッチ回路は、前記第1のノードの電圧をインピーダンス変換して前記第2のノードに出力し、前記第2のノードの電圧変化を遅延して前記第3のノードに出力し、前記第3のノードの電圧を論理反転して前記第4のノード出力し、前記第4のノードの電圧を論理反転して前記第1のノードに出力し、前記第1の反転駆動回路は、前記第5のノードの電圧がVSS1からVDD1に変化するときに前記第7のノードの電圧をVDD2からVSS2の電圧付近に変化させ、且つ前記第5のノードの電圧がVSS1であるときにおいて前記第4のノードの電圧がVSS2からVDD2に変化するときに前記第7のノードの電圧をVDD2に変化させ、且つ前記第5のノードの電圧がVSS1で前記第4のノードの電圧がVSS2であるときにおいて前記第2のノードの電圧がVDD2からVSS2に変化すると前記第7のノードの電圧をVDD2に変化させ、前記第2の反転駆動回路は、前記第6のノードの電圧がVSS1からVDD1に変化するときに前記第1のノードの電圧をVDD2からVSS2の電圧付近に変化させ、且つ前記第6のノードの電圧がVSS1であるときにおいて前記第8のノードの電圧がVDD2からVSS2の電圧に変化するとき前記第1のノードの電圧をVSS2からVDD2に変化させ、前記第1のセレクタは、前記第3のノードの電圧がVSS2で前記第4のノードの電圧がVDD2のときに第7と第8のノードの間を接続し、且つ前記第3のノードの電圧がVDD2で前記第4のノードの電圧VSS2のときに前記第7と第8のノードの間を切断するとともに前記第8のノードの電圧VDD2にし、且つ前記各電圧は、VSS1<VDD1,VSS2<VDD2,VDD1<VDD2,VSS1<VSS2である、ことを特徴とする。請求項2にかかる発明は、請求項1に記載のレベルシフト回路において、前記第1のラッチ回路は、入力側が前記第1のノードに接続され出力側が前記第2のノードに接続された第1のバッファ、入力側が前記第2のノードに接続され出力側が前記第3のノードに接続された第1の遅延回路、入力側が前記第3のノードに接続され出力側が前記第4のノードに接続された第3のインバータ、および入力側が前記第4のノードに接続され出力側が前記第1のノードに接続された第4のインバータから構成され、前記第1の反転駆動回路は、前記第5のノードにゲートが接続されソースが電圧VSS1に接続された第1のNMOSトランジスタ、ゲートが電圧VSS2に接続されドレインが前記第1のNMOSトランジスタのドレインに接続されソースが前記第7のノードに接続された第1のPMOSトランジスタ、入力側が前記第4のノードに接続され電圧VDD2とVSS2で動作する第5のインバータ、該第5のインバータの出力側にゲートが接続されソースが電圧VDD2に接続されドレインが前記第7のノードに接続された第3のPMOSトランジスタ、一方の入力側が前記第4のノードに接続され他方の入力側が前記第2のノードに接続され電圧VDD2とVSS2で動作する2入力オア回路、およびゲートが前記2入力オア回路の出力側に接続されソースが電圧VDD2に接続されドレインが前記第7のノードに接続された第4のPMOSトランジスタから構成され、前記第2の反転駆動回路は、前記第6のノードにゲートが接続されソースが電圧VSS1に接続された第2のNMOSトランジスタ、ゲートが電圧VSS2に接続されドレインが前記第2のNMOSトランジスタのドレインに接続されソースが前記第1のノードに接続された第2のPMOSトランジスタ、およびドレインが前記第1のノードに接続されゲートが前記第8のノードに接続されソースが電圧VDD2に接続された第5のPMOSトランジスタから構成され、前記第1のセレクタは、ゲートが前記第3のノードに接続されソースが前記第7のノードに接続されドレインが前記第8のノードに接続された第7のPMOSトランジスタ、ゲートが前記第4のノードに接続されソースが前記第7のノードに接続されドレインが前記第8のノードに接続された第4のNMOSトランジスタ、およびゲートが前記第4のノードに接続されドレインが前記第8のノードに接続されソースが電圧VDD2に接続された第8のPMOSトランジスタから構成されている、ことを特徴とする。請求項3にかかる発明は、第11、第12、第13、第14のノードに接続され電圧VDD1とVSS1で動作する第2のラッチ回路と、入力側が信号入力端子に接続され出力側が第15のノードに接続され且つ電圧VDD2とVSS2で動作する第11のインバータと、入力側が前記第15のノードに接続され出力側が第16のノードに接続され且つ電圧VDD2とVSS2で動作する第12のインバータと、前記第15、前記第12前記第14および第17のノードに接続され且つ電圧VDD2とVDD1とVSS1で動作する第3の反転駆動回路と、前記第11、前記第16および第18のノードに接続され且つ電圧VDD2とVDD1とVSS1で動作する第4の反転駆動回路と、前記第13、前記第14、前記第17、および前記第18のノードに接続され且つ電圧VDD1とVSS1で動作する第2のセレクタと、入力側が前記第1のノードに接続され出力側が信号出力端子に接続され且つ電圧VDD1とVSS1で動作する第6のインバータとを具備し、前記第2のラッチ回路は、前記第11のノードの電圧をインピーダンス変換して前記第12のノードに出力し、前記第12のノードの電圧変化を遅延して前記第13のノードに出力し、前記第13のノードの電圧を論理反転して前記第14のノード出力し、前記第14のノードの電圧を論理反転して前記第11のノードに出力し、前記第3の反転駆動回路は、前記第15のノードの電圧がVDD2からVSS2に変化するときに前記第17のノードの電圧をVSS1からVDD1の電圧付近に変化させ、且つ前記第15のノードの電圧がVDD2であるときにおいて前記第14のノードの電圧がVDD1からVSS1に変化するときに前記第17のノードの電圧をVSS1に変化させ、且つ前記第15のノードの電圧がVDD2で前記第14のノードの電圧がVDD1であるときにおいて前記第12のノードの電圧がVSS1からVDD1に変化すると前記第17のノードの電圧をVSS1に変化させ、前記第4の反転駆動回路は、前記第16のノードの電圧がVDD2からVSS2に変化するときに前記第11のノードの電圧をVSS1からVDD1の電圧付近に変化させ、且つ前記第16のノードの電圧がVDD2であるときにおいて前記第18のノードの電圧がVSS1からVDD1の電圧に変化するとき前記第11のノードの電圧をVDD1からVSS1に変化させ、前記第2のセレクタは、前記第13のノードの電圧がVDD1で前記第14のノードの電圧がVSS1のときに第17と第18のノードの間を接続し、且つ前記第13のノードの電圧がVSS1で前記第14のノードの電圧VDD1のときに前記第17と第18のノードの間を切断するとともに前記第18のノードの電圧VSS1にし、且つ前記各電圧は、VSS1<VDD1,VSS2<VDD2,VDD1<VDD2,VSS1<VSS2である、ことを特徴とする。請求項4にかかる発明は、請求項3に記載のレベルシフト回路において、前記第2のラッチ回路は、入力側が前記第11のノードに接続され出力側が前記第12のノードに接続された第2のバッファ、入力側が前記第12のノードに接続され出力側が前記第13のノードに接続された第2の遅延回路、入力側が前記第13のノードに接続され出力側が前記第14のノードに接続された第13のインバータ、および入力側が前記第14のノードに接続され出力側が前記第11のノードに接続された第14のインバータから構成され、前記第3の反転駆動回路は、前記第15のノードにゲートが接続されソースが電圧VDD2に接続された第11のPMOSトランジスタ、ゲートが電圧VDD1に接続されドレインが前記第11のPMOSトランジスタのドレインに接続されソースが前記第17のノードに接続された第11のNMOSトランジスタ、入力側が前記第14のノードに接続され電圧VDD1とVSS1で動作する第15のインバータ、該第15のインバータの出力側にゲートが接続されソースが電圧VSS1に接続されドレインが前記第17のノードに接続された第13のNMOSトランジスタ、一方の入力側が前記第14のノードに接続され他方の入力側が前記第12のノードに接続され電圧VDD1とVSS1で動作する2入力アンド回路、およびゲートが前記2入力アンド回路の出力側に接続されソースが電圧VSS1に接続されドレインが前記第17のノードに接続された第14のNMOSトランジスタから構成され、前記第4の反転駆動回路は、前記第16のノードにゲートが接続されソースが電圧VDD2に接続された第12のPMOSトランジスタ、ゲートが電圧VDD1に接続されドレインが前記第12のPMOSトランジスタのドレインに接続されソースが前記第11のノードに接続された第12のNMOSトランジスタ、およびドレインが前記第11のノードに接続されゲートが前記第18のノードに接続されソースが電圧VSS1に接続された第15のNMOSトランジスタから構成され、前記第2のセレクタは、ゲートが前記第13のノードに接続されソースが前記第17のノードに接続されドレインが前記第18のノードに接続された第17のNMOSトランジスタ、ゲートが前記第14のノードに接続されソースが前記第17のノードに接続されドレインが前記第18のノードに接続された第14のPMOSトランジスタ、およびゲートが前記第14のノードに接続されドレインが前記第18のノードに接続されソースが電圧VSS1に接続された第18のNMOSトランジスタから構成されている、ことを特徴とする。請求項5にかかる発明は、請求項2に記載の前記第1と第2のPMOSトランジスタおよび前記第1と第2のNMOSトランジスタは、前記第3、第4、第5のPMOSトランジスタおよび前記第4のインバータを構成する第6のPMOSトランジスタのオン抵抗より小さなオン抵抗に設定され、又は、請求項2に記載の前記第4と第5のPMOSトランジスタは、前記第3のPMOSトランジスタと前記第4のインバータを構成する前記第6のPMOSトランジスタのオン抵抗より小さなオン抵抗に設定され、又は、請求項4に記載の前記第11と第12のNMOSトランジスタおよび前記第11と第12のPMOSトランジスタは、前記第13、第14、第15のNMOSトランジスタおよび前記第14のインバータを構成する第16のNMOSトランジスタのオン抵抗より小さなオン抵抗に設定され、又は、請求項4に記載の前記第14と第15のNMOSトランジスタは、前記第13NMOSトランジスタと前記第14のインバータを構成する前記第16のNMOSトランジスタのオン抵抗より小さなオン抵抗に設定されている、ことを特徴とする。請求項6にかかる発明は、請求項1乃至4のいずれか1つに記載のレベルシフト回路において、前記電圧VSS1の端子と前記電圧VSS2の端子との間に、前記電圧VSS2から前記電圧VSS1への通電を阻止するダイオードが接続されていることを特徴とする。本発明によれば、第1の反転駆動回路と第2の反転駆動回路、あるいは第3の反転駆動回路と第4の反転駆動回路を非対称の回路構成とし、各ノードが遷移する際に、電圧VDD2とVSS1の電源間に流れる貫通電流を極力減らす構成としたことによって、伝播遅延時間を例えば2nsと従来の20nsに対して1桁程度も短縮でき、D級アンプに適用した場合にオーディオ信号の歪率改善を図ることができる。また、電圧変化を伝達させる素子をPMOSトランジスタとNMOSトランジスタのみで構成できるため、遷移時間以外の待機時間は電流を極力低減可能である。<第1の実施例>図1に第1の実施例のレベルシフト回路を示す。図1において、電圧関係は、VSS1<VDD1,VSS2<VDD2,VDD1<VDD2,VSS1<VSS2である。INV1は第1のインバータであり、信号入力端子INに入した電圧VDD1-VSS1間で変化する信号を論理反転させてノードN5に出力する。INV2は第2のインバータであり、ノード5の電圧を論理反転させてノードN6に出力する。1は第1のラッチ回路であり、バッファBUF1、遅延回路DL1、インバータINV3,INV4を順次リング接続して構成される。バッファBUF1は、書込端子としてのノードN1の電圧をインピーダンス変換してノードN2に出力する。遅延回路DL1は、ノードN2の電圧変化を1~10ns程度だけ遅延させてノードN3に出力する。インバータINV3は、ノードN3の電圧を論理反転させてノードN4に出力する。インバータINV4は、トランジスタMP6,MN3で構成され、ノードN4の電圧を論理反転させてノードN1に出力する。このようにして、ノードN1に入力した電圧がラッチされる。本実施例ではこのラッチ回路1のノードN2,N3,N4の電圧を使用して、第1の反転駆動回路2と、第2の反転駆動回路3と、第1のセレクタ4を制御する。第1の反転駆動回路2は、電圧VDD2,VSS2,VSS1で動作し、トランジスタMN1,MP1,MP3,MP4、2入力オア回路OR、およびインバータINV5から構成される。この反転駆動回路2では、ノードN5に電圧VDD1が印加すると、ソース接地トランジスタMN1がオンして、そのドレインに電圧VSS1が伝わる。トランジスタMN1のドレインにはゲートに電圧VSS2がゲートに印加したゲート接地トランジスタMP1のドレインが接続されているので、トランジスタMN1のドレインの電圧がVSS1になると、ノードN7の電圧がVSS2VthMP1となるVthMP1はMP1の閾値電圧。このVSS2VthMP1に遷移する際には、ノードN7からトランジスタMP1とMN1を介して電圧VSS1の電源に電流ピーク電流IMN1が流れる。また、ノードN4に電圧VDD2が印加すると、インバータINV5は、ノードN4の電圧を論理反転してトランジスタMP3のゲートに伝えるので、そのトランジスタMP3がオンして、電圧VDD2の電源からノードN7に電流ピーク電流IMP3が流れる。また、2入力オア回路ORは、ノードN2とN4の論理和の信号をトランジスタMP4のゲートに伝えるので、ノードN2とN4の電圧がVSS2になると、トランジスタMP4がオンして、電圧VDD2の電源からノードN7に電流ピーク電流IMP4が流れる。以上において、トランジスタMP1とMN1を介してVSS1の電源に流れる電流ピーク電流IMN1は{リーク電流}<<IMP3<IMN13となるように、トランジスタMN1,MP1のオン抵抗をトランジスタMP3,MP4のオン抵抗より小さくし、さらにトランジスタMP4のオン抵抗をトランジスタMP3のオン抵抗より小さくする。ノードN7の電圧の変化のスルーレートを高めるため、ピーク電流IMN1,IMP4が多くなるように構成したトランジスタMN1とMP4は、同時にオンしないように、ノードN2とN4の電圧を遅延回路DL1にて調整する。第2の反転駆動回路3は、電圧VDD2,VSS2,VSS1で動作し、トランジスタMN2,MP2,MP5から構成される。この反転駆動回路3では、ノードN6に電圧VDD1の電圧を印加すると、ソース接地トランジスタMN2がオンして、そのドレインに電圧VSS1が伝わる。ノードN1にはゲートに電圧VSS2が印加したゲート接地トランジスタMP2が接続され、トランジスタMN2のドレインの電圧がVSS1になると、ノードN1はVSS2VthMP2となるVthMP2はMP2の閾値電圧。VSS2VthMP2に遷移する際には、ノードN1から、トランジスタMP2とMN2を介して電圧VSS1の電源へ電流ピーク電流IMN2が流れる。また、ノードN7からセレクタ4を通過してノードN8に前記したVSS2VthMP1のレベルの電圧が印加すると、トランジスタMP5がオンして、電圧VDD2の電源からノードN1へ電流ピーク電流IMP5が流れる。以上において、トランジスタMP2とMN2を介して電圧VSS1の電源に流れる電流ピーク電流IMN2は、ノードN1を介してラッチ回路1に流れる電流ピーク電流Iaの関係について、{リーク電流}<|Ia|<<IMP5<IMN24の関係となるように、トランジスタMN2,MP2のオン抵抗をトランジスタMP5,MP6のオン抵抗より小さくし、さらにトランジスタMP5のオン抵抗をトランジスタMP6のオン抵抗より小さくする。ノードN1の電圧の変化のスルーレートを高めるため、トランジスタMN2とMP5は、同時にオンしないように、ノードN3とN4の電圧を遅延回路DL1にて調整する。第1のセレクタ4は、ソース同士、ドレイン同士が共通接続されたトランジスタMP7とMN4、およびトランジスタMP8で構成される。このセレクタ4では、ノードN3が電圧VDD2でノードN4が電圧VSS2の場合、トランジスタMP7とMN4はオフしてトランジスタMP8がオンすることで、ノードN8には電圧VDD2が出力される。逆に、ノードN3が電圧VSS2でノードN4が電圧VDD2の場合、トランジスタMP7とMN4がオンして、トランジスタMP8がオフすることで、ノードN7の電圧がノードN8に伝わる。INV6はインバータであり、ノードN1から入った電圧を論理反転させて信号出力端子OUTに出力する。次に、このレベルシフト回路の動作を説明する。初めに、信号入力端子INに電圧VSS1を印加した場合を説明する。このときは、ノードN5=VDD1となるため、ノードN7=VSS2VthMP1となる。ノードN7の電圧がノードN8に伝達するか否かは、ラッチ回路3のノードN3,N4の電圧状態で決まる。ラッチ回路3には、過渡状態を除けば、次の2つの安定状態がある。安定状態A:N1=VSS2、N2=VSS2、N3=VSS2、N4=VDD2安定状態B:N1=VDD2、N2=VDD2、N3=VDD2、N4=VSS2先ず、安定状態Aで説明を続ける。このときは、ノードN3=VSS2、ノードN4=VDD2であるため、トランジスタMP7とMN4はオン状態、MP8はオフ状態であるため、ノードN7のVSS2VthMP1の電圧は、ノードN8に伝達される。これによってトランジスタMP5はオン状態となる。また、ノードN5がVDD1であることからノードN6がVSS1となり、トランジスタMN2はオフ状態IMN2=0である。前記した式4の|Ia|<<IMP5<IMN2の関係から、電流の最も多いIMP5が優先されて、ノードN1は、VSS2→VDD2に変化する。これを受けて、信号出力端子OUTの電圧は、VDD2→VSS2となる。ラッチ回路3は、安定状態Aで開始したため、トランジスタMP5がオンする直前までは、ノードN1は電圧VSS2であったが、式4の|Ia|<<IMP5<IMN2の関係から、ノードN1の電圧はVSS2→VDD2となり、ノードN2はVSS2→VDD2となる。この時、ノードN2の電圧の変化は遅延回路DL1によって遅れてノードN3に現れるため、遅延回路DL1を電圧の変化が通過するまでは、ノードN3=VSS2、ノードN4=VDD2のままである。よって、2入力オア回路ORの出力は電圧VDD2のままであり、トランジスタMP4はオフを維持する。また、ノードN4=VDD2であるため、インバータINV5の出力電圧はVSS2のままであり、トランジスタMP3はオンを維持する。そのため、電圧VDD2の電源からトランジスタMP3,MP1,MN1を介してVSS1の電源に貫通電流の経路が生じる。この電流は、前記した式3のIMP3<<IMP4<IMN1の関係から、小さな電流IMP3で決まる。電流IMP3は高温時のリーク電流より十分大きくなるように設定する。その後、ノードN2の電圧変化が遅延回路DL1を介してノードN3に伝わると、ノードN3の電圧はVSS2→VDD2に、ノードN4の電圧はVDD2→VSS2に変化する。このとき、2入力オア回路ORの出力側は電圧VDD2のままであるため、トランジスタMP4はオフ状態を維持する。また、ノードN4が電圧VSS2となるため、トランジスタMP3はオフし、VDD2の電源からトランジスタMP3,MP1,MN1を介してVSS1の電源に流れる貫通電流の経路は無くなる。このとき、セレクタ4は、ノードN3=VSS2→VDD2、ノードN4=VDD2→VSS2の変化を受けて、トランジスタMP7とMN4はオン状態→オフ状態に、トランジスタMP8はオフ状態→オン状態になり、ノードN8の電圧はVSS2VthMP1→VDD2に変化する。これによって、トランジスタMP5はオン状態→オフ状態となる。また、トランジスタMN2もオフ状態であるため、ノードN1は、ラッチ回路3を構成するインバータINV4のドライブ能力によって電圧VDD2が維持される。この状態は安定状態Bである。次に、信号入力端子INが電圧VSS1→VDD1に変化した場合を説明する。この場合、ノードN5=VDD1→VSS1に変化し、トランジスタMN1はオフする。また、ノードN6=VSS1→VDD1に変化するため、トランジスタMN2はオンとなり、前記した式4の|Ia|<<IMP5<IMN2の関係から、電流IMN2が優先されて、ノードN1=VDD2→VSS2VthMP2となる。インバータINV6の閾値電圧やバッファBUF1の閾値電圧をVLOGICVthとすると、VSS2VthMP2<VLOGICVthとなるように構成することで、信号出力端子OUT=VSS2→VDD2に変化する。ノードN1に繋がるラッチ回路3にVDD2→VSS2VthMP2の電圧変化が伝わり、ノードN2=VDD2→VSS2となる。このとき、遅延回路DL1によって、ノードN4=VSS2のままであるため、2入力オア回路ORの出力の電圧はVDD2→VSS2に変化し、トランジスタMP4がオフ状態→オン状態となる。また、トランジスタMN1はオフであるため、ノードN7=VSS2VthMP1→VDD2に変化する。また、ノードN4=VSS2であることからインバータINV5の出力電圧はVDD2のままとなり、トランジスタMP3はオフ状態のままとなる。その後、遅延回路DL1の出力ノードN3にノードN2の電圧変化が伝達すると、ノードN3=VDD2→VSS2、ノードN4=VSS2→VDD2の安定状態Aとなる。これによって、ノードN4の電圧変化を受けて、2入力オア回路ORの出力電圧がVSS2→VDD2となり、トランジスタMP4はオン状態→オフ状態となる。また、ノードN4の電圧変化を受けて、インバータINV5の出力電圧がVDD2→VSS2に変化し、トランジスタMP3をオフ状態→オン状態に変化させる。ノードN3とN4の電圧変化を受けたセレクタ6は、トランジスタMP87がオン状態→オフ状態となり、MP7とMN4がオフ状態→オン態となる。これによって、ノードN7の変化がノードN8にすぐに伝達可能な状態となる。また、ノードN4の電圧変化を受けたインバータINV4のトランジスタMN3がオンすることで、ノードN1=VSS2VthMP2→VSS2に変化する。これによって、インバータINV6とバッファBUF1中で流れる電流を防止できる。なお、信号入力端子INの電圧変化がVDD1→VDD1に変化した場合の動作については、これは安定状態A→安定状態Bへの遷移状態であるため、上記した信号入力端子INに電圧VSS1を印加した場合の動作そのものである。以上のように、本実施例のレベルシフト回路によれば、VDD1-VSS1での電圧変化を、VDD2-VSS2での電圧変化にレベルシフトできることは勿論、関連するトランジスタのオン抵抗を適宜異ならせ、貫通電流を極力低減させることによって、スイッチングスピードを高速化することができ、また電圧変化を伝達させる素子をPMOSトランジスタとNMOSトランジスタのみで構成できるため、遷移時間以外の待機時間は電流を極力低減可能である。<第2の実施例>図1のレベルシフト回路は、VDD1-VSS1間で変化する電圧をVDD2-VSS2間で変化する電圧にレベル変換する回路であるが、VDD2-VSS2間で変化する電圧をVDD1-VSS1間で変化する電圧にレベル変換する回路は、PMOSトランジスタとNMOSトランジスタを入れ替えて、更に電源電圧であるVDD1,VSS1,VDD2,VSS2を適宜入れ替えることで、図2に示すレベルシフト回路で実現可能となる。図2において、11は第2のラッチ回路であり、第2のバッファBUF11、第2の遅延回路DL11、インバータINV13,INV14からなる。12は第3の反転駆動回路であり、トランジスタMP11,MN11,MN13,NM14、2入力アンド回路AND、インバータINV15からなる。インバータINV15はトランジスタMP13,MN16で構成されている。13は第4の反転駆動回路であり、トランジスタMP12,MN12,MN15からなる。14は第2セレクタであり、トランジスタMN16,MN17,MP13からなる。INV11,INV12,INV16はインバータである。トランジスタMN11,MN12,MP11,MP12は、トランジスタMN13,MN14,MN15,MN16のオン抵抗より小さなオン抵抗に設定されている。また、トランジスタMN14,MN15は、トランジスタMN13,MN16のオン抵抗より小さなオン抵抗に設定されている。このレベルシフト回路は、図1で説明したレベルシフト回路と同様の動作を行うので、詳しい説明は省略する。<第3、第4の実施例>図1および図2で説明したレベルシフト回路は、VDD1<VDD2、VSS1<VSS2であることが前提であるが、実際に動作させると、VSS1>VSS2となることがある。この場合、回路が正常に動作する限界は、ラッチアップを防止するために、トランジスタのP-Nジャンクションの閾値をVfとすると、VSS1<VSS2-Vfである。これを守るためには、図3および図4に示すように、VSS2-VSS1間にダイオードD1,D11を設ければよい。"