"第1の電位に関連する第1の情報を伝達する第1のビット線と、第2の電位に関連する第2の情報を伝達する第2のビット線と、第1のデータ線と、前記第1のビット線及び前記第1のデータ線との間、並びに、前記第2のビット線及び前記第1のデータ線との間を、それぞれ対応する第1及び第2のアドレス情報と、第1の制御信号と、に対応して、電気的に接続する第1及び第2のトランジスタと、前記第1のデータ線に接続し、前記第1及び第2の情報を第2の制御信号に対応してセンシングする第1のアンプと、前記第1及び第2の制御信号を生成する第1の制御回路と、テストモード時にテスト制御信号を生成するテスト回路と、を備え、前記第1の制御回路は、前記テスト制御信号に従って、前記第1の制御信号の非活性タイミングから前記第2の制御信号の活性タイミングまでの第1の時間を、通常動作モードと異ならせ、更に調整する第1のサブ回路を含む、半導体装置。前記第1の時間は、少なくとも前記第1のデータ線がフローティング状態である時間を含む、請求項1記載の半導体装置。前記第1のサブ回路は、前記テストモード信号及び前記半導体装置を制御する同期信号に従って、前記第2の制御信号の活性化タイミングを前記同期信号の遷移エッジに対応するように、前記第1の時間を調整する第2のサブ回路を含む、請求項2記載の半導体装置。前記第1の制御回路は、前記第2の制御信号の非活性後であり、且つ、前記同期信号の遷移エッジに対応するように、前記第1のデータ線を所定の電位にプリチャージする第3の制御信号を生成する第3のサブ回路を含む、請求項3記載の半導体装置。前記第1の時間は、前記第1の電位よりも更に高い電位を、少なくとも前記第1のビット線に印加する時間を含む、請求項1乃至4のいずれか1項に記載の半導体装置。前記第1の制御回路は、前記テスト制御信号に従って、前記第1の制御信号の非活性タイミングの後であり、且つ、前記第2の制御信号の活性の前に、前記第1のビット線に前記高い電位を印加する第4の制御信号を生成する第4のサブ回路を含む、請求項5記載の半導体装置。前記第1のサブ回路は、前記第4の制御信号の非活性の後に、前記第2の制御信号を活性する、請求項6記載の半導体装置。前記第1及び第2のビット線に接続し、前記第1及び第2の情報をそれぞれセンシングする第2及び第3のアンプと、前記第1及び第2の電位にそれぞれ対応する高電源電圧及び低電源電圧を、前記第2及び第3のアンプの電源電圧として、前記第2及び前記第3のアンプの電源端子に供給する第5の制御信号を生成する第2の制御回路と、を更に備え、前記第4のサブ回路は、前記第5の制御信号に対応して、前記第1の制御信号の活性タイミングの前に、前記第2及び第3のアンプの電源端子に前記高い電位を所定時間供給し、更に、前記第1の制御信号の非活性タイミングの後であり、且つ、前記第2の制御信号の活性の前に、前記第2及び第3のアンプの電源に、前記高い電位を所定時間供給する、請求項6又は7記載の半導体装置。前記第1のデータ線に接続し、前記第1及び第2のビット線にそれぞれ前記第1及び第2の情報を書き込むライトアンプを更に備える、請求項1乃至7のいずれか1項に記載の半導体装置。前記第1及び第2のビット線にそれぞれ接続し、前記第1及び第2の情報をそれぞれセンシングする第2及び第3のアンプを更に備える、請求項9記載の半導体装置。前記第1及び第2のビット線にそれぞれ接続し、前記第1及び第2の情報をそれぞれ記憶する第1及び第2の記憶セルを更に備える、請求項10記載の半導体装置。前記第1及び第2のビット線は、それぞれ相補ビット線対で構成される、請求項10又は11記載の半導体装置。前記第1の制御信号は、アドレス信号をデコードするデコーダによって、第1のアドレスに対応して選択される第1のYS制御信号と、第2のアドレスに対応して選択活性化される第2のYS制御信号と、を含み、前記第1及び第2のビット線は、それぞれ、相補に情報を転送する第1及び第2のビット線対で構成され、前記第1のデータ線は、相補にデータを転送する第1のデータ線対で構成され、前記第1のトランジスタは、前記第1のYS制御信号にゲート電極が共通に接続され、導通と非導通が共通に制御され、前記第1のビット線対と前記第1のデータ線対間に接続された第1のYスイッチ対で構成され、前記第2のトランジスタは、前記第2のYS制御信号にゲート電極が共通接続され、導通と非導通が共通に制御され、前記第2のビット線対と前記第1のデータ線対間に接続された第2のYスイッチ対で構成され、前記デコーダにより前記第1のYS制御信号が非活性状態に設定され、前記第2のYS制御信号が活性状態に設定され、よって、前記第2のYスイッチ対が導通して前記第2のビット線対の情報が前記第1のデータ線対に転送され、前記第1の制御回路の前記第1のサブ回路は、前記第2のYS制御信号が活性状態から非活性状態に遷移してから、前記第1のアンプを活性化させる前記第2の制御信号を活性化させるまでの前記第1の時間を、前記テスト制御信号によって通常動作時の時間よりも長く設定する遅延回路を含む、請求項1記載の半導体装置。前記第1の制御信号は、アドレス信号をデコードするデコーダによって、第1のアドレスに対応して選択される第1のYS制御信号と、第2のアドレスに対応して選択される第2のYS制御信号と、を含み、前記第1及び第2のビット線は、それぞれ、相補に情報を転送する第1及び第2のビット線対で構成され、前記第1のデータ線は、相補にデータを転送する第1のデータ線対で構成され、前記第1のトランジスタは、前記第1のYS制御信号にゲート電極が共通に接続されて、導通と非導通が共通に制御され、前記第1のビット線対と前記第1のデータ線対間に接続された第1のYスイッチ対で構成され、前記第2のトランジスタは、前記第2のYS制御信号にゲート電極が共通接続されて、導通と非導通が共通に制御され、前記第2のビット線対と前記第1のデータ線対間に接続された第2のYスイッチ対で構成され、前記半導体装置は、更に前記第1及び第2のビット線対にそれぞれ接続し、前記第1及び第2のビット線対の信号情報をそれぞれ増幅する、第1及び第2のセンスアンプを備え、前記デコーダにより前記第1のYS制御信号が非活性状態に設定され、前記第2のYS制御信号が活性状態に設定され、よって、前記第2のYスイッチ対が導通して前記第2のビット線対の情報が前記第1のデータ線対に転送され、前記第1の制御回路は、少なくとも、前記第2のYS制御信号が活性状態から非活性状態に遷移してから、前記第1のデータ線対に接続する前記第1のアンプを活性化させる制御信号を活性化させるまでの間に、前記第1及び第2のセンスアンプのそれぞれの高電位側の端子に前記第1の電位よりも更に高い電位を供給する、請求項1記載の半導体装置。第1の電位に関連する第1の情報を伝達する第1のビット線を第1のトランジスタを介して第1のデータ線に伝送し、第2の電位に関連する第2の情報を伝達する第2のビット線を第2のトランジスタを介して前記第1のデータ線に伝送し、テストモード時、それぞれ活性化された前記第1及び第2のトランジスタを非活性にする第1のタイミングから、前記第1のデータ線に接続し前記第1及び第2の情報をセンシングする第1のアンプを活性にする第2のタイミングまでの第1の時間を、通常動作と異ならせ、調整する、半導体装置の制御方法。前記第1の時間は、前記第1のデータ線がフローティング状態である時間を含む、請求項15記載の半導体装置の制御方法。前記テストモード時、前記第1の時間に、前記第1のビット線に前記第1の電位よりも更に高い電位を印加する、請求項15記載の半導体装置の制御方法。関連技術の分析を以下に与える。上記したように、Yスイッチのゲート電極がフローティング化している場合、付近の配線のカップリング等により、該ゲート電極のレベルは微量であるが押し上げられていき、電荷蓄積等によりゲート電極がフローティング状態のYスイッチが導通してしまう場合がある。このYスイッチが、被救済ビット線に接続するYスイッチYS制御信号がLowとされ非選択とされるである場合、選択ビット線のYスイッチと、非選択のビット線のYスイッチとがともに選択されるというマルチ選択状態となり、選択されたビット線からの読み出しを行うLIO線、MIO線にディスターブを与える。そして、近時の半導体製造の微細化の進展に伴い、ビア不良等によるゲート電極のフローティング化等の問題が顕在化している。図2乃至図4を参照して説明したように、被救済ビット線BLT0に接続するセルの読み出しデータがHighであるものと仮定すると、読み出しビット線BLT8からHighデータを読み出す時は同相であるため、メインアンプ115図2参照にて読み出し可能であるが、読み出しビット線BLT8からLowデータを読み出す場合、被救済ビット線BLT0Highと逆相のデータとなるため、LIOTは、BLT0のHigh電位に引っ張られ、LIOT/Bの電位差が少なくなり、メインアンプMA115によるデータの読み出しにおいて、誤判定がおこる。一方、被救済ビット線BLT0に接続するセルの読み出しデータがLowであるものと仮定すると、読み出しビット線BLT8からLowデータを読み出す時は同相であるため、メインアンプ115にて読み出し可能であるが、読み出しビット線BLT8からHighデータを読み出す場合、BLT0と逆相のデータとなり、LIOT0はBLT0のLow電位に引っ張られ、LIOT/Bの電位差が少なくなり、メインアンプ115によるデータの読み出しにおいて、誤判定がおこる。同様の現象が、図2のセンスアンプSA2、SA4、SA6等に繋がる全てのビット線で発生する。通常動作においては、データ読み出し時、LIOT/Bの電位差が少なくてもメインアンプ115図2参照によってデータの読み出しが可能とされる場合が多い。このように、通常では、YS制御信号をYスイッチのゲート電極の接続するヴィア不良等YS制御信号のオープン不良によるゲート電極のフローティング化の問題は、検出されにくい不良モードである。そこで、当該不良を検出するために、リダンダンシスキップテストモードウェハテスト時に行われた救済不良セルの冗長セルへの置換を無効化してテストを行うモードを用いて、センスアンプSA0、SA2、SA4、SA6に繋がる各ビット線の全てに関してWrite-Read動作できないものを、当該不良とみなして、当該不良が検出されたデバイスを不良品としてリジェクトする方法が用いられている。しかし、この方法では、YS制御信号とYスイッチ間のYS制御信号のオープン不良に起因するローカル入出力線LIOの不良と、その他の不良YSドライバ自体の不良を切り分けることができない。このため、例えば製品出荷前のGO/NOGOテスト等において、オーバーキル過剰殺傷:被試験デバイスを必要以上にNGとするを誘発している。しかも、YSオープン不良等の半導体装置の製品出荷の防止は必須とされる。上記問題点の少なくとも1つの解決を図るため本発明は概略以下の構成とされるただし、以下に限定されるものでない。本発明の1つの側面によれば、第1の電位に関連する第1の情報を伝達する第1のビット線と、第2の電位に関連する第2の情報を伝達する第2のビット線と、第1のデータ線と、前記第1のビット線及び前記第1のデータ線との間、並びに、前記第2のビット線及び前記第1のデータ線との間を、それぞれ対応する第1及び第2のアドレス情報と、第1の制御信号と、に対応して、電気的に接続する第1及び第2のトランジスタと、前記第1のデータ線に接続し、前記第1及び第2の情報を第2の制御信号に対応してセンシングする第1のアンプと、前記第1及び第2の制御信号を生成する第1の制御回路と、テストモード時にテスト制御信号を生成するテスト回路と、を備え、前記第1の制御回路は、前記テスト制御信号に従って、前記第1の制御信号の非活性タイミングから前記第2の制御信号の活性タイミングまでの第1の時間を、通常動作モードと異ならせ、更に調整する第1のサブ回路を含む、半導体装置が提供される。本発明の別の側面によれば、前記第1の時間は、前記第1の電位よりも更に高い電位を、前記第1のビット線に印加する時間を含む。本発明によれば、第1の制御信号の活性化から非活性化への遷移のタイミングから、第2の制御信号の活性化までの時間を、テストモード時に調整することで、第1のデータ線に第1又は第2のトランジスタの一方のトランジスタのゲート電極のオープン不良等を検出することができる。本発明の課題を解決する技術思想コンセプトの代表的な一例は以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願請求項に記載の内容であることは言うまでもない。いくつかの好ましい形態PreferredModesによれば、半導体装置は、第1の電位Highに関連する第1の情報を伝達する第1のビット線例えばBLT0と、第2の電位Lowに関連する第2の情報を伝達する第2のビット線例えばBLT8と、第1のデータ線例えばLIO/MIOと、前記第1のビット線及び前記第1のデータ線との間、並びに前記第2のビット線及び前記第1のデータ線との間を、それぞれ対応する第1及び第2のアドレス情報並びに第1の制御信号YSに対応して、電気的に接続する第1及び第2のトランジスタ103、105と、前記第1のデータ線例えばLIO/MIOに接続し、前記第1及び第2の情報を第2の制御信号MAEに対応してセンシングする第1のアンプMAと、前記第1及び第2の制御信号を生成する第1の制御回路例えばYタイミング生成回路3と、テスト制御信号を生成するテスト回路制御信号生成回路8と、を備え、前記第1の制御回路Yタイミング生成回路3は、前記テスト信号Test_Mode_ENに従って、前記第1の制御信号YSの非活性タイミングから前記第2の制御信号MAEの活性タイミングまでの第1の時間第1の期間を調整する第1のサブ回路技術思想1は、モード信号Mode=Lowとされ、遅延回路9313、AND回路318、技術思想2は、モード信号Mode=Highとされ、遅延回路7~9309、310、313、AND回路318のいずれか一つを含む構成としてもよい。いくつかの好ましい形態によれば、前記第1の時間t4は、少なくとも前記第1のデータ線LIOがフローティング状態である時間を含む。前記第1のサブ回路は、更に、前記テストモード信号及び前記半導体装置を制御する同期信号CKに従って、前記第2の制御信号MAEの活性化タイミングを前記同期信号の遷移エッジに対応するように、前記第1の時間を調整する第2のサブ回路NAND316を含む構成としてもよい。記第1の制御回路は、更に、前記第2の制御信号MAEの非活性後であり且つ前記同期信号の遷移エッジに対応するように前記第1のデータ線LIOを所定の電位にプリチャージする第3の制御信号MIOPREBを生成する第3のサブ回路322を含む構成としてもよい。好ましい形態の1つによれば、前記第1の時間t4は、前記第1の電位Highよりも更に高い電位VOD電位を、前記第1のビット線に印加する時間を含む。好ましい形態の1つによれば、前記第1の制御回路は、更に、前記テスト信号に従って、前記第1の制御信号YSの非活性タイミングの後であり、且つ前記第2の制御信号MAEの活性の前に前記第1のビット線に前記高い電位VOD電位を印加する第4の制御信号VOD_ENを生成する第4のサブ回路技術思想2:OR回路315、AND回路311、312を含む。好ましい形態の1つによれば、前記第1のサブ回路は、前記第4の制御信号VOD_ENの非活性の後に、前記第2の制御信号MAEを活性化する構成としてもよい。更に、好ましい形態の1つによれば、前記第1及び第2のビット線BLT0、BLT8に接続し、前記第1及び第2の情報をそれぞれセンシングする第2及び第3のアンプセンスアンプSA0、SA8と、前記第1及び第2の電位にそれぞれ対応する高電源電圧VDL及び低電源電圧VSSを、前記第2及び第3のアンプの電源電圧としてそれらアンプの電源端子に供給する第5の制御信号、SENを生成する第2の制御回路遅延回路201、202とを備えている。前記第4のサブ回路技術思想2:OR回路315、AND回路311、312は、前記第5の制御信号、SENに対応して、前記第1の制御信号YSの活性タイミングの前に、前記第2及び第3のアンプの電源ノードSAPに前記高い電位VOD電位を所定時間供給し、更に、前記第1の制御信号YSの非活性タイミングの後であり、且つ、前記第2の制御信号MAEの活性の前に前記第2及び第3のアンプセンスアンプSA0、SA8との電源ノードSAPに前記高い電位VOD電位を所定時間供給する構成としてもよい。いくつかの好ましい形態によれば、更に、前記第1のデータ線に接続し、前記第1又は第2のビット線にそれぞれ前記第1及び第2の情報を書き込むライトアンプWAを備えた構成としてもよい。いくつかの好ましい形態によれば、更に、前記第1及び第2のビット線にそれぞれ接続し、前記第1及び第2の情報をそれぞれセンシングする第2及び第3のアンプセンスアンプを備えた構成としてもよい。いくつかの好ましい形態によれば、更に、前記第1及び第2のビット線にそれぞれ接続し、前記第1及び第2の情報をそれぞれ記憶する第1及び第2の記憶セルを備えた構成としてもよい。前記第1及び第2のビット線は、それぞれ相補ビット線対BLT/B0、BLT/B8で構成される。好ましい形態の1つによれば、階層入出力線方式のローカル入出力線LIOT/Bとビット線BLT/B間に接続されるYスイッチの導通非導通を制御するYS制御信号の活性状態から非活性状態への遷移から、ローカル入出力線にスイッチを介して接続するメイン入出力線に接続するメインアンプMAを活性化させるまでの時間を、テスト信号Test_Mode_Enに基づき、制御する。テストモード時に、選択されたビット線に接続するYS制御信号YS8の活性状態から非活性化YS8の立ち下りへの遷移時点から、メインアンプを活性化させる制御信号MAEの活性化までの時間を、通常動作時よりも長くすることで、被救済ビット線に接続するYスイッチに接続するYS制御信号YS0のオープン不良を検出する。あるいは、ローカル入出力線LIOT/Bとメイン入出力線MIOT/Bとを接続するスイッチ図1の10内に設けられ、ローカル入出力線LIOT/Bにセンスアンプから転送された読み出しデータを増幅してメイン入出力線MIOT/Bに転送するサブアンプを備えている場合、このサブアンプに関して、テストモード時には、選択されたカラムのYS制御信号の活性状態から非活性状態への遷移タイミングから、サブアンプを活性化させるまでのタイミングまでの時間を、通常動作時よりも長く設定するようにしてもよい。本発明の別の好ましい形態によれば、YS制御信号を活性化して選択されたビット線の電位をローカル入出力線に伝達し、該ローカル入出力線に非選択のYスイッチを介して接続するセンスアンプをオーバードライブし、メインアンプを活性化するようにしてもよい。当該ローカル入出力線に接続し、非選択のYスイッチのゲートに接続するYS制御信号のオープン不良等で、非選択のYスイッチが導通状態の場合、YS制御信号の活性化により、選択されたビット線に接続するセンスアンプにより、Low電位に駆動された当該ローカル入出力線例えばLIOTは、YS制御信号の非活性化により、プリチャージ電位High電位よりもさらに高電位オーバードライブ電圧に駆動される。このとき、ローカル入出力線対の他方のローカル入出力線例えばLIOBはプリチャージ電位に保持されるが、一方の該ローカル入出力線例えばLIOTがオーバードライブされているため、当該ローカル入出力線対間の差電位の極性が反転する。その結果、YSオープン不良を検出する。以下、例示的な実施形態について説明する。なお、以下の実施形態において、半導体装置は、図1、図2を参照して説明した半導体記憶装置を含むものとする。ただし、図1、図2と同一内容の説明は重複を回避するため省略する。<実施形態1>実施形態1においては、テストモード時に、選択されたYS制御信号のワンショットパルスHighパルス終了後、通常動作時よりも長い所定時間後に、メインアンプを活性する。すなわち、当該YS制御信号の活性状態から非活性状態への遷移タイミングから、当該YS制御信号に接続するYスイッチを介して、選択されたビット線との接続が制御されるローカル入出力線LIO上のアンプ該ローカル入出力線LIOに電気的に接続されたメイン入出力線上のメインアンプを活性化させるまでのタイミングまでの時間を、通常動作時よりも長く設定する。選択されたYS制御信号のワンショットパルスで導通状態とされたYスイッチを介して、選択ビット線のセンスアンプで増幅されたデータに接続されたローカル入出力線に、低インピーダンスな不良ゲートオープン不良のYスイッチから、該選択ビット線のセンスアンプで増幅されたデータと逆相のデータが供給された場合、該YS制御信号が非活性化されてから、所定時間後のローカル入出力線対は、当該不良Yスイッチが無い場合の電位差よりも小さな電位差となり、所定時間後、同一電位となる。これを利用して、被救済ビット線のYスイッチのゲートのオープン不良を検出する。すなわち、被救済ビット線のYスイッチのゲートのオープン不良と、カラム冗長可能なそれ以外のカラム不良の確実な分別スクリーニングを可能としている。図5は、実施形態1の動作例を説明するためのタイミング波形図である。図5において、a、b、c、fは、図2のメイン入出力線のプリチャージ制御信号MIOPREBLowで活性化、Highで非活性化、YS制御信号YS0、YS8、メインアンプ制御信号MAEの電圧波形である。図5のdは、被救済ビット線BLT0がLow、読み出しビット線BLT8がHighBLB8はLowのときのローカル入出力線LIOT0破線と、LIOB0実線の電圧波形を示している。図5のdにおいて、破線YS0不良は、Yスイッチ103のゲート電極に接続するYS制御信号YS0のヴィア接続不良等により選択のYスイッチ103のゲート電極がHighフローティング状態となり、非選択のYスイッチ103が導通状態のときのローカル入出力線LIOT0の電圧波形である。被救済ビット線BLT0がLow電位であり、読み出しビット線BLT8がHigh電位の場合、YS制御信号YS8がHighのとき、Yスイッチ105が導通し、読み出しビット線BLT8のHigh電位がローカル入出力線LIOT0に出力されるがセンスアンプSA8により、LIOT0はHigh電位に駆動される、ゲート電極がHighフローティング状態とされ導通状態のYスイッチ103を介して、被救済ビット線BLT0のLow電位がLIOT0に出力されすなわち、センスアンプSA0により、LIOT0はLow電位に駆動される、この状態からYS制御信号YS8がLow電位に立ち下ると、それ以降、Yスイッチ105が非導通となるため、ローカル入出力線LIOT0は、Low電位に引き下げられる図5のdのHighからLowへ徐々に立ち下る破線の波形YS0不良参照。すなわち、ゲート電極がHighフローティング状態とされ導通状態のYスイッチ103を介して、センスアンプSA0によりLow電位側にプルダウンされる。一方、ローカル入出力線LIOB0は、YS制御信号YS8がHighのとき導通状態のYスイッチ106を介してBLB8と接続し、センスアンプSA8によりLow電位側に駆動される図5のdの実線。実施形態1では、YS制御信号YS8の立ち下りから、時間t4で、図2のメインアンプ制御信号MAEがLowからHighに立ち上がり、メインアンプ115図2参照が活性化される。YS制御信号YS8の立ち下りから、時間t4経過後、ローカル入出力対LIOT/B0は、同一電位となる。このように、実施形態1では、LIOT/B、MIOT/Bの差電位がゼロになるまで待つことで、被救済ビット線のYスイッチのゲート電極のオープン不良を検出する。なお、図5のdにおいて、破線YS0良High電位は、Yスイッチ103が正常動作し、被救済ビット線のYS制御信号YS0=Lowにより非導通に設定されている場合の、読み出しビット線BLT8がHighBLB8がLowのときのローカル入出力線LIOT0の電圧波形である。図5のeは、被救済ビット線BLT0がHigh、読み出しビット線BLT8がLowBLB8がHighのときのローカル入出力線LIOT0破線と、LIOB0実線の電圧波形を示している。図5のeにおいて、破線YS0不良は、Yスイッチ103のゲート電極に接続するYS制御信号YS0のヴィア接続不良等により非選択のYスイッチ103のゲートがHighフローティング状態となり、非選択のYスイッチ103の導通状態のときのローカル入出力線LIOT0の電圧波形である。被救済ビット線BLT0がHigh電位であり、読み出しビット線BLT8がLow電位の場合、YS制御信号YS8がHighのとき、Yスイッチ105が導通し、読み出しビット線BLT8のLow電位がローカル入出力線LIOT0に出力されるがLIOT0は、センスアンプSA8によりLow電位に駆動される、導通状態のYスイッチ103を介して、被救済ビット線BLT0のHigh電位がLIOT0に出力されすなわち、センスアンプSA0によりLIOT0はHigh電位に駆動される、この状態から、YS制御信号YS8がHighからLowに立ち下ると、それ以降、Yスイッチ105が非導通となるため、ローカル入出力線LIOT0はHigh電位に徐々に引き上げられる図5のeの破線の立ち上がり波形YS0不良参照。すなわち、導通状態のYスイッチ103を介して、センスアンプSA0によりHigh電位側にプルアップされる。一方、ローカル入出力線LIOB0は、YS制御信号YS8がHighのとき導通状態のYスイッチ106を介してBLB8と接続し、センスアンプSA8によりHigh電位側に駆動される図5のeの実線。実施形態1では、YS制御信号YS8の立ち下りのタイミングから時間t4で、図2のメインアンプ制御信号MAEがLowからHighに立ち上がり、メインアンプMA115が活性化される。YS制御信号YS8の立ち下りから時間t4経過後において、ローカル入出力対LIOT/B0は同一電位となる。このように、実施形態1では、LIOT/B、MIOT/Bの差電位がゼロになるまで待つことで、被救済ビット線のYスイッチのゲートのオープン不良を検出する。なお、図5のeにおいて、破線YS0良の波形は、Yスイッチ103が正常動作し、被救済ビット線のYS制御信号YS0=Lowにより非導通に設定されている場合における、読み出しビット線BLT8がLowのときのローカル入出力線LIOT0の電圧波形である。図5に示すように、読み出しビット線のYスイッチ105に接続するYS制御信号YS8の非活性Low電位への遷移の後、メイン入出力線対MIOT/B0のプリチャージ制御信号MIOPREBの活性化立ち下りのタイミングと、メインアンプ制御信号MAEの活性化Highへの立ち上がりのタイミングを、図4のタイミングよりも、遅らせることで、メインアンプMAまたはサブアンプの起動を遅らせる。データの読み出し時、ローカル入出力線対LIOT/B間したがって、メイン入出力線対MIOT/B間の電位差がないことが検出された場合、当該Yスイッチ105とともにローカル入出力線LIOT0に接続し、非活性のYS制御信号YS0をゲートに入力し本来オフ非導通状態にあるべきYスイッチ103の不良を検出する。なお、半導体装置内において、ローカル入出力線対LIOT/B、あるいはメイン入出力線対MIOT/Bが同一論理値であることを検出する一致検出回路排他的論理和回路等をテスト回路として備えた構成としてもよいことは勿論である。実施形態1によれば、リダンダンシスキップテストモードウェハステスト時に行われた不良セルの冗長置換を無視するテストモードを用い、不良セル等に接続するビット線へのアクセスを行ってテストするテストモードを用いる必要がないことから、YSオープン不良以外の不良例えばYSドライバ自体の不良については検出されることはなくなり、オーバーキルなくテスタで良品判定とすべきところを不良と判定、不良デバイスのリジェクトを行うことができる。図5に示すように、実施形態1では、テストモード時に、YS制御信号YS8のHigh電位活性状態からLow電位非活性状態への立ち下りのタイミングから時間t4経過時点で、メインアンプ制御信号MAEをHigh電位とし、YS制御信号YS8のHigh電位からLow電位への立ち下りのタイミングから時間t2経過時点で、メイン入出力線のプリチャージ制御信号MIOPREBをLow電位活性状態としている。テストモード時には、図5に示すように、YS制御信号の活性化から非活性状態への遷移からメイン入出力線MIO上のメインアンプMAの活性化までの時間をt4とし、通常動作時の時間後述する図7Aのt3参照からt4に時間を延長している。よって、Yスイッチ103のゲートに接続するYS0にオープン不良がある場合、データ読み出しにおいて、YS制御信号YS8の選択時に、ローカル入出力線対LIOT/B上では、YS8に接続するビット線BLT8と、YS制御信号YS0に接続するビット線BLT0とがバスファイトしてその電位差を良品時の電位差よりも小さくしている。よって、メインアンプMA図2の115での誤ラッチYS制御信号YS8に対応する書き込み期待値と、逆のデータのラッチを誘引させている。なお、図5において、プリチャージ停止とは、矢印の時点でプリチャージが活性から非活性に遷移する意味である。プリチャージ開始はその逆の意味である。メインアンプ制御信号MAEのHighパルス期間、メインアンプMAは活性化されてMIOT/B0の増幅を行い、その後、メインアンプ制御信号MAEのLowへの遷移により、プリチャージが再開する。つまり、図5のt2はt4に連動する。また、メインアンプMA図2の115は、センシング機能及びラッチ機能の少なくとも一つを有すれば良い。メインアンプMAは、メイン入出力線対MIOT/Bの情報を確定する回路である。<実施形態2>実施形態2においては、テストモード時に、選択されたYS制御信号のワンショットパルスHighパルス終了後、直ちにまたは所定時間後に、センスアンプをオーバードライブし、その後、ローカル入出力線上のアンプ該ローカル入出力線LIOに電気的に接続されたメイン入出力線上のメインアンプMAを活性する。なお、オーバードライブ方式は、センスアンプをセンス動作の所定期間、高い電圧で駆動する。<オーバードライブ方式>図9は、オーバードライブ方式の典型的な一例を模式的に示す図である。図9に示すように、センスアンプSAの正の電源ノードSAPは、VOD発生回路401で生成されたオーバードライブ電圧VODに、PMOSトランジスタTP5を介して接続され、電源VDL例えばセルアレイ電源にPMOSトランジスタTP3を介して接続され、センスアンプSAの負の電源ノードSANは、NMOSトランジスタTN1を介して電源VSS接地に接続される。制御信号VOD_ENの相補信号であるVOD_ENBがLowのときVOD_ENがHigh、PMOSトランジスタTP5が導通し、センスアンプSAの電源ノードSAPには、オーバードライブ電圧VODが供給される。VOD_ENBがHigh、がLowのとき、センスアンプSAの電源ノードSAPには、電源電圧VDL<VODが供給される。SENは、センスアンプSAの活性化時に、Highに保たれ、NMOSトランジスタTN1が導通し、センスアンプSAの負の電源ノードSANは接地GND電位とされ、電源VDL又はVODとGND間の電源パスが通電する。なお、センスアンプSAは、図に示すように、ノードSAP、SAN間に、PMOSトランジスタとNMOSトランジスタからなる反転バッファインバータを並列に2個備え、ビット線BLTに出力PMOSとNMOSの共通ドレインが接続された一方のインバータの入力PMOSとNMOSの共通ゲートをBLBに接続し、ビット線BLBに出力が接続された他方のインバータの入力をBLTに接続している。なお、ビット線BLTと接地間、BLBと接地間の容量はビット線の負荷容量を表している。なお、VOD_ENがHighのときしたがってVOD_ENBがLowのとき、VOD発生回路401を活性化させ、オーバードライブ電圧VODを出力するようにしてもよい。実施形態2では、選択されたYS制御信号のワンショットパルスHighパルス終了後、センスアンプに、オーバードライブ電圧を供給することで、不良Yスイッチに接続するセンスアンプの正側の電源ノードがオーバードライブ電圧で駆動され、ローカル入出力線LIOT/LIOBは理論的に必ず逆転する。これを利用して、Yスイッチのゲートのオープン不良を検出する。実施形態2によれば、出荷時等のテスト工程で行われる良品/不良品の選別において、被救済ビット線のYスイッチのゲートのオープン不良をより確実にリジェクトすることができる。図6は、実施形態2の動作を説明するタイミング波形図である。図6において、a、b、c、d、e、fは、図2のメイン入出力線のプリチャージ制御信号MIOPREBLowで活性化、Highで非活性化、YS制御信号YS0、YS8、オーバードライブイネーブル信号VOD_EN、ローカル入出線対LIOT/B0、メインアンプ制御信号MAEの電圧波形である。図6のdのオーバードライブイネーブル信号VOD_ENが活性状態High電位のとき、センスアンプは、例えばセルアレイ電源電圧よりも高い電圧VODでオーバードライブ駆動される。図6のeの実線は、図2の読み出しビット線BLT8、BLB8がLow、Highであり、被救済ビット線BL0がHighのときのLIOB0の電圧波形であり、破線YS0不良は、図2のYスイッチ103のゲート電極に接続するYS制御信号YS0のヴィア接続不良等によりYスイッチ103のゲートがオープン不良の場合のLIOT0の電圧波形である。破線YS0良は、図2の被救済ビット線に接続するYスイッチ103が正常であり非導通の場合のLIOT0の電圧波形である。プリチャージ制御信号MIOPREBの活性化のタイミングを遅らせたままの状態YS制御信号YS8の立ち下りのタイミングから時間t2でMIOPREBはHigh非活性状態からLow活性状態となるで、センスアンプ例えば被救済ビット線のセンスアップSA0をオーバードライブ駆動する図6のdのVOD_ENのHighパルス参照。オーバードライブ駆動を活性化させることで、ローカル入出力線LIOT0と常時接続しているセンスアンプSA0の正の電源ノード図9のSAPの電圧を、ローカル入出力線対LIOT/Bのプリチャージ電位VBLRよりも上げて、本来、Low電位であるべきLIOT0を、プリチャージ電位のLIOB0よりもさらに高電位とする。この結果、LIOT0とLIOB0の電位差を逆転させることができる。こうすることにより、メインアンプMA115図2参照で完全に誤判定を起こさせて、不良を検出することができる。なお、YS制御信号YS8の立ち下りのタイミングから時間t4でメインアンプ制御信号MAEがLowからHighに立ち上がり、メインアンプMA115が活性化される。また、図6に示す例では、オーバードライブイネーブル信号VOD_ENは、YS制御信号YS8の立ち下りのタイミングから時間t5で活性状態High電位に設定され、メインアンプ制御信号MAEがHighに立ち上がる前に非活性状態Low電位に設定される。すなわち、オーバードライブイネーブル信号VOD_ENのパルス幅はt4-t5よりも短く設定されている。YS制御信号YS0に接続するYスイッチ103は、不良インピーダンスにて、アレイ電源電圧よりも高い電圧のビット線BLT0の電位VODをLIOT0へ伝達させるオーバードライブ駆動されるセンスアンプSA0により、Yスイッチ103を介してLIOTは、セルアレイ電源電圧よりも高い電圧にプルアップされる。その結果、High側のLIOT0は、VBLRプリチャージ電圧よりも高い電位へ引き上げられ、High電位プリチャージ電圧のLIOB0BLB8のHigh電位に対応よりも高電位となる。ローカル入出力線対LIOT/B0は、読み出しビット線BL8の期待値のLIO線対の電位差と極性が反転し、メインアンプMA115図2参照は、読み出しデータと相補のデータを出力する。YS0不良がない場合、読み出しビット線のYスイッチ105、106が導通し、被救済ビットラインのYSスイッチ103、104は非導通であるため、ローカル入出力線対LIOT/B0の期待値の電位差は、オーバードライブ駆動によっても影響を受けず、メインアンプMA115図2参照は正しい期待値のデータをラッチする。なお、図6には示されていないが、YS制御信号をHigh電位とする前、オーバードライブイネーブル信号VOD_ENをHighとして、被救済ビット線に接続するセンスアンプSA0と、読み出しビット線に接続するセンスアンプSA8の電源ノードSAPにオーバードライブ電圧VODを所定時間供給し、更に、YS制御信号をHigh電位からLow電位とした後、且つ、メインアンプ制御信号MAEを活性化する前に、VOD_ENをHighとして、センスアンプSA0、SA8の電源ノードSAPにオーバードライブ電圧VODを所定時間供給する構成としてもよい。<通常動作時のタイミングの一例>図7Aは、通常動作Normal時の図1のクロック信号CK、図2のメイン入出力線のプリチャージ制御信号MIOPREB、YS制御信号YS、メインアンプ制御信号MAEのタイミング波形の一例クロック同期方式を示す図である。クロック信号CKの立ち上がりエッジに応答して、プリチャージ制御信号MIOPREB、YS制御信号YSがLow電位からHigh電位に設定され、メインアンプ制御信号MAEの立ち上がりと、プリチャージ制御信号MIOPREBの立ち下りは、YS制御信号YSの立ち下り非活性化のタイミングから制御される。YS制御信号YSの非活性状態への遷移HighからLowへの立ち下り遷移からメイン入出力線MIO上のメインアンプMAの活性化LowからHighへの立ち上がり遷移までの時間はt3とされる。YS制御信号YSの非活性状態への遷移HighからLowへの立ち下り遷移からメイン入出力線のプリチャージ制御信号MIOPREBのHigh電位からLow電位活性化への時間はt1とされている。なお、図7Aにおいて、t3は、時間0でも、マイナスYSの非活性がMAの活性の前であってもよい。また、図2において、Yスイッチのゲート電極に接続するYS制御信号YS0の不良設定は任意であり、YS8以外のYS1~YS7であってもよい。<テスト動作時のタイミングの一例>図7Bは、テスト動作TM:TestMode時における、図1のクロック信号CK、図2のMIOPREB、YS制御信号YS、メインアンプ制御信号MAEのタイミング波形の一例クロック同期方式を示す図である。YS制御信号YSの活性状態から非活性状態への遷移HighからLowへの立ち下り遷移から、メイン入出力線MIO上のメインアンプMAの活性化までの時間メインアンプ制御信号MAEのHighへの立ち上がりまでの時間はt4>t3に設定される。またYS制御信号YSの活性状態から非活性状態への遷移HighからLowへの立ち下り遷移から、メイン入出力線MIOのプリチャージ制御信号MIOPREBのHighからLow活性状態への時間はt2>t1に設定されている。メインアンプ制御信号MAEの立ち上がり活性化と、メイン入出力線MIOのプリチャージ制御信号MIOPREBの立ち下り活性化は、それぞれ、YS制御信号YSの立ち下りから制御される。更に、メインアンプ制御信号MAEの立ち上がりエッジはクロック信号CKの立ち下りでゲーティングされても良い。<X/Yタイミング生成回路>図8は、図1の構成において、図7Aノーマル動作時、図7Bテストモード時のタイミング制御を実現するための構成例を示す図である。なお、図8Aには、図1のXデコーダ、Xタイミング生成回路2、Yデコーダ、Yタイミング生成回路3の信号の入出力を示し、図8Bには、Yデコーダ、Yタイミング生成回路3の要部構成を信号のシーケンスに着目して示してある。なお、図8A、Bにおいて、遅延回路1、遅延回路2~遅延回路11の各番号は、各遅延回路を通番で表したものである。図8Aを参照すると、Xデコーダ、Xタイミング生成回路2は、ワード線活性化タイミングSWL_EN図1のサブワードドライバSWDの活性化を制御する制御信号と、センスアンプの活性化のタイミングを制御する信号センスアンプイネーブル信号、SENを生成する回路遅延回路201、202を含む。これらは、制御信号生成回路8で認識された外部コマンド等ACTIVECMD等によって生成される。図8Bを参照すると、Yデコーダ、Yタイミング生成回路3は、クロック信号CK、アドレス信号ADD、バンク選択信号BA、制御信号生成回路8からの制御信号、テストモード信号Test_Mode_ENを入力し、少なくとも3つの制御信号MIOPREB、MAE、VOD_ENのタイミングを制御する回路を含む。Yデコーダ301で選択されたYS制御信YSiiは、1からマット内のカラムの本数のいずれかの整数値の活性化タイミングは、センスアンプイネーブル信号SENの立ち上がりから、遅延回路4302:偶数段のインバータ列を経て生成される。YS制御信号YSiの非活性化タイミングは、遅延回路6307:奇数段のインバータ列を経て生成される。つまり、YS制御信号YSiのパルス幅Highパルスのパルス幅の時間=遅延回路6307の遅延時間である。このように、センスアンプ活性化タイミングSENからYS制御信号YSiiは、1からマット内のカラムの本数のいずれかの整数値の活性化タイミングは、遅延回路4302:偶数段のインバータ列で決定されるが、これは、ノーマルモードであるか、テストモードであるかに係わらず同一時間である。OR回路315からの出力であるVODイネーブル信号VOD_EN図6のd参照は、2回活性化される。1回目は、センスアンプ活性化タイミングSENの立ち上がりに連動する。すなわち、1回目のVOD_ENはAND回路305から出力され、センスアンプイネーブル信号SENの立ち上がりエッジに応答してHighとなり、遅延回路5の遅延時間のパルス幅を有するHighパルスである。すなわち、VOD_ENの1回目の非活性化タイミングは、遅延回路5を経て生成される。1回目のVOD_ENは、センス動作の初期にセンスアンプをオーバードライブすることに対応する。なお、奇数段のインバータ列からなる遅延回路は、当該遅延回路の入力信号を遅延し反転した信号反転遅延信号を出力する。偶数段のインバータ列からなる遅延回路は、当該遅延回路の入力信号を遅延した信号正転遅延信号を出力する。VOD_EN活性化の2回目は、テストモード時テストモードイネーブル信号Test_Mode_EN=High、且つ、モード信号Mode=Highの時に、CLAND回路303の出力の非活性のタイミングに連動して、YS制御信号YSiが非活性状態のときに出力される。すなわち、VOD_ENの2回目の活性化タイミングは、センスアンプ活性化タイミングであるSENの活性化立ち上がりのタイミングから、遅延回路4302、遅延回路6307、インバータ304、遅延回路7309、AND回路311、312を経て生成される。言い換えれば、VOD_ENの2回目の活性化タイミングは、YS制御信号YSiの非活性のタイミングHighからLowへの立ち下り遷移のタイミングから、遅延回路7309:偶数段のインバータ列を経て生成される。VOD_ENの2回目の非活性化タイミングは、遅延回路8310:奇数段のインバータ列を経て生成される。遅延回路8の遅延時間が、2回目のVOD_ENのHighパルスのパルス幅に対応する。AND回路312は、Test_Mode_EN=High、且つ、Mode=Highのときに、AND回路311から出力されるHighパルスをOR回路315に伝達する。YS制御信号YSiの非活性化のタイミングHighからLowへの立ち下り遷移のタイミングから、VOD_ENの活性化のタイミングは、遅延回路7309で決定されるが、遅延回路7309を削除して、YS制御信号YSiの非活性化のタイミングと、VOD_ENの活性化のタイミングを同一とするようにしても良い。メインアンプ制御信号MAEの活性化のタイミングLowからHighへの立ち上がり遷移のタイミングは、通常動作時非テストモード時、テストモード時において、それぞれ異なる時間に設定される。更に、技術思想1に対応したモード信号Mode=Lowの時、技術思想2に対応したMode=Highの時においても、それぞれ異なる時間となる。通常動作時における、メインアンプ制御信号MAEの活性化のタイミングは、センスアンプ活性化のタイミングであるSENの活性化立ち上がりから、遅延回路4302:偶数段のインバータ列、遅延回路6307:奇数段のインバータ列、インバータ304、遅延回路7309:偶数段のインバータ列、遅延回路8310:偶数段のインバータ列、インバータ314、切替スイッチSW2、遅延回路9313:偶数段のインバータ列、切替スイッチSW1、ANDゲート318を経て生成される。メインアンプ制御信号MAEの非活性化のタイミングは、遅延回路10317:奇数段のインバータ列を経て生成される。つまり、メインアンプ制御信号MAEのパルス幅の時間は遅延回路10317の遅延時間である。なお、切替スイッチSW1は、Test_Mode_EN=Highのとき、遅延回路9313の出力に接続され、Test_Mode_EN=Lowのとき、インバータ304の出力に接続される。クロック信号CKとテストモードイネーブル信号Test_Mode_ENを入力するNAND回路316は、テストモードイネーブル信号Test_Mode_ENがHighのときテストモード時、クロック信号CKがLowとなると、その出力がHighとなり、メインアンプ制御信号MAの活性化タイミングをクロック信号CKの遷移エッジ立ち下りエッジに対応させる制御を行う。すなわち、NAND回路316とAND回路318により、図7Bに示したように、メインアンプ制御信号MAEの立ち上がりエッジは、クロック信号CKの立ち下りでゲーティング制御される。テストモード時Test_Mode_EN=High、且つ,技術思想1に対応したモード信号Mode=Lowの時におけるメインアンプ制御信号MAEの活性化のタイミングLowからHighへの立ち上がり遷移のタイミングは、センスアンプ活性化のタイミングであるSENの活性化タイミングから遅延回路4302、遅延回路6307、インバータ304、切替スイッチSW2Mode=Highでインバータ314からインバータ304側に切替接続、遅延回路9313、切替スイッチSW1を経て生成される。その非活性化タイミングは遅延回路10を経て生成される。なお、MAEの活性化タイミングを、同期信号CKに対応させて遅延時間10317の遅延時間及びCKのエッジタイミングCKの立ち下りエッジのいずれか遅い一方に対応させても良い。少なくとも、メインアンプ制御信号MAEのパルス幅の時間=遅延回路10317の時間である。言い換えれば、メインアンプ制御信号MAEの活性化のタイミングは、YS制御信号YSiの非活性のタイミングHighからLowへの立ち下り遷移のタイミングから、遅延回路9313を経て生成される。但し、メインアンプ制御信号MAEの活性化のタイミングは、クロック信号CKの周波数が低ければクロック周期が長ければ、図7Bに示すように、クロック信号CKの立ち下りエッジで決まる故に、クロック信号CKはメインアンプ制御信号MAEの活性タイミングのゲーティング信号である。なお、遅延回路10317に代えて、メインアンプ制御信号MAEを出力するANDゲート318の出力ノードに、エッジトリガによるパルス拡張回路不図示を設けても良い。パルス拡張回路を設けることで、クロック信号CKの周波数によらず、メインアンプ制御信号MAEの最低パルス幅を保証することができる。テストモード時Test_Mode_EN=High、且つ、技術思想2に対応したモード信号Mode=Highの時におけるメインアンプ制御信号MAEの活性化タイミングは、センスアンプイネーブル信号SENの活性化のタイミングから、遅延回路4302、遅延回路6307、インバータ304、遅延回路7309、遅延回路8310、スイッチSW2、遅延回路9313を経て生成される。メインアンプ制御信号MAEの非活性化タイミングは、遅延回路10317を経て生成される。すなわち、メインアンプ制御信号MAEのパルス幅Highパルスのパルス幅の時間=遅延回路10317の時間である。言い換えれば、メインアンプ制御信号MAEの活性化のタイミングは、YS制御信号YSiの非活性のタイミングから、遅延回路7309、遅延回路8310、切替スイッチSW2、遅延回路9313を経て生成される。この場合、クロック信号CKのゲーティング作用については前述と同様である。メイン入出力線のプリチャージ制御信号MIOPREBの活性化タイミングは、メインアンプ制御信号MAEの非活性タイミングから生成される。MIOPREBの非活性化タイミングは、遅延回路11321:奇数段のインバータ列を経て生成される。遅延回路10317の出力をインバータ319で反転した信号と、信号を入力する遅延回路11321:奇数段のインバータ列の出力と、NAND回路320の出力を入力するNAND回路322の出力がMIOPREBLow電位で活性状態、High電位で非活性状態とされる。MIOPREBのLowパルスのパルス幅は、遅延回路11321の遅延時間に対応する。クロック信号CKの反転とTest_Mode_ENを入力するNAND回路320は、Test_Mode_ENがHighのときテストモード時、クロック信号CKのHighでその出力はHighとなり、MIOPREBの活性化のタイミングLow電位への遷移をクロック信号CKの立ち上がりエッジに応答して対応させる制御行うための回路である。すなわち、NAND回路320と322により、図7Bに示すように、クロック信号CKのLowからHighへの立ち上がり遷移に応答して、プリチャージ制御信号MIOPREBがHighからLowに立ち下る制御が行われる。なお、メイン入出力線のプリチャージ制御信号MIOPREBの活性化のタイミングを、クロック信号同期信号CKに対応させて遅延時間11321の遅延時間、及びクロック信号のCKのエッジタイミングCKの立ち上がりエッジのいずれか遅い一方に対応させても良い。少なくとも、MIOPREBのパルス幅の時間=遅延回路11の時間である。但し、MIOPREBの活性化のタイミングは、クロック信号CKの周波数が低ければ周期が長ければ、図7Bに示したように、クロック信号CKの立ち上がりエッジで決まる故に、クロック信号CKはMIOPREB活性タイミングのゲーティング信号である。遅延回路11に代えて、MIOPREBを出力するNANDゲート322の出力ノードにエッジトリガによるパルス拡張回路を設けても良い。パルス拡張回路を設けることで、クロック信号CKの周波数によらず、MIOPREBの最低パルス幅を保証することができる。図8の回路は、技術思想1及び2を同一の回路バルクで実現する実施例であり、いずれか一方のみを最小するバルクの場合、いずれか他方に関連する論理ゲートは削除できる。このようにして、テストモード時、YS制御信号YSの非活性のタイミングHighからLowへの立ち下り遷移タイミングからメインアンプ制御信号MAEの活性化のタイミングLowからHighへの立ち上がり遷移までを変更する。通常動作時においては、前記変更は、ローカル入出力線対LIOT/Bのフローティング時間を増長させるだけであり、不要な制御であるが、テストモード時において、Yスイッチトランジスタのゲート電極のフローティングYS不良を検出するには有用な制御である。また、他方の制御として、テストモード時、YS制御信号YSの非活性タイミング後に、オーバードライブの制御を追加する。通常動作時においては、YS制御信号YSの非活性タイミング後のオーバードライブの追加は、意味のない制御であるが、テストモード時において、Yスイッチトランジスタのゲート電極のフローティングYS不良を検出するには有用な制御である。本願の技術思想は、例えば、メモリやデータプロセッサのデータ信号の伝送ルート等、に適用できる。また、上記した図面において、トランジスタの導電型は、図示した例に制限されるものでないことは勿論である。また、制御信号の活性/非活性状態とHigh/Low電位の関係、ならびに該制御信号を生成する回路は実施例が開示する形式に限られないことは勿論である。本発明の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタFieldEffectTransistor;FETであれば良く、MOSMetalOxideSemiconductor以外にもMISMetal-InsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETに適用できる。トランジスタ等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタ、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタの代表例である。本発明は、本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。"