基板と、前記基板の上に形成され、複数の第1の半導体層と複数の層間絶縁層とが交互に積層された積層体と、前記積層体の側面に形成されると共に、該側面において複数の前記第1の半導体層の各々に接続された第2の半導体層と、前記第2の半導体層の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成され、前記ゲート絶縁層を介して前記側面に対向するゲート電極と、前記第2の半導体層に電気的に接続されたソース電極と、複数の前記第1の半導体層の各々に電気的に接続されたドレイン電極と、を有することを特徴とする電界効果トランジスタ。前記積層体は、前記側面とは別の側面を有し、前記第2の半導体層は、前記積層体の上面と前記別の側面にも形成され、前記ドレイン電極は、前記別の側面に形成された部分の前記第2の半導体層の上に形成されたことを特徴とする請求項1に記載の電界効果トランジスタ。前記積層体は、前記側面とは別の側面を有し、前記別の側面に、前記第2の半導体層よりも厚い第3の半導体層が形成され、前記ドレイン電極は、前記第3の半導体層の上に形成されたことを特徴とする請求項1に記載の電界効果トランジスタ。前記第1の半導体層と前記第2の半導体層の少なくとも一方の材料は、非晶質又は多結晶の酸化物半導体であることを特徴とする請求項1乃至請求項3のいずれか1項に記載の電界効果トランジスタ。前記第2の半導体層の移動度は、前記第1の半導体層の移動度よりも高いことを特徴とする請求項1乃至請求項4のいずれか1項に記載の電界効果トランジスタ。基板の上に、複数の第1の半導体層と複数の層間絶縁層とが交互に積層された積層体を形成する工程と、前記積層体の側面に、該側面において複数の前記第1の半導体層の各々に接続された第2の半導体層を形成する工程と、前記第2の半導体層の上にゲート絶縁層を形成する工程と、前記ゲート絶縁層の上に、該ゲート絶縁層を介して前記側面に対向するゲート電極を形成する工程と、前記第2の半導体層に電気的に接続されたソース電極を形成する工程と、複数の前記第1の半導体層の各々に電気的に接続されたドレイン電極を形成する工程と、を有することを特徴とする電界効果トランジスタの製造方法。電界効果トランジスタとその製造方法において、電界効果トランジスタの耐圧を高めつつそのオン抵抗を低減することを目的とする。以下の開示の一観点によれば、基板と、前記基板の上に形成され、複数の第1の半導体層と複数の層間絶縁層とが交互に積層された積層体と、前記積層体の側面に形成されると共に、該側面において複数の前記第1の半導体層の各々に接続された第2の半導体層と、前記第2の半導体層の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成され、前記ゲート絶縁層を介して前記側面に対向するゲート電極と、前記第2の半導体層に電気的に接続されたソース電極と、複数の前記第1の半導体層の各々に電気的に接続されたドレイン電極とを有する電界効果トランジスタが提供される。また、その開示の他の簡単によれば、基板の上に、複数の第1の半導体層と複数の層間絶縁層とが交互に積層された積層体を形成する工程と、前記積層体の側面に、該側面において複数の前記第1の半導体層の各々に接続された第2の半導体層を形成する工程と、前記第2の半導体層の上にゲート絶縁層を形成する工程と、前記ゲート絶縁層の上に、該ゲート絶縁層を介して前記側面に対向するゲート電極を形成する工程と、前記第2の半導体層に電気的に接続されたソース電極を形成する工程と、複数の前記第1の半導体層の各々に電気的に接続されたドレイン電極を形成する工程とを有する電界効果トランジスタの製造方法が提供される。以下の開示によれば、第1の半導体層を複数形成するので、ソース電極とドレイン電極の間のオン抵抗を低減できる。また、各々の第1の半導体層が担う電流量が少なくて済むので、第1の半導体層の各々のキャリア濃度を低減できる。これにより、第1の半導体層の降伏電圧が高められ、電界効果トランジスタの耐圧を高めることができる。第1実施形態第1実施形態に係る電界効果トランジスタについて、その製造工程を追いながら説明する。図1~図3は、本実施形態に係る電界効果トランジスタの製造途中の断面図である。この電界効果トランジスタは、大電流を制御することができるパワーデバイスであって、次のように製造される。まず、図1aに示すように、ガラス基板等の絶縁性基板1の上に、第1の半導体層3として酸化亜鉛ZnO層を5nm~50nm程度の厚さに形成する。酸化亜鉛等の酸化物半導体は、他の半導体と比較して、非晶質や多結晶の状態であっても高い移動度を維持できるので、単結晶状態に成膜する必要がなく、成膜方法がエピタキシャル成長法等に限定されないという点で有利である。更に、酸化物半導体は、バンドギャップが広く降伏電圧が高いため、後述の電界効果トランジスタの耐圧を高めることができるという利点も有する。そのような酸化物半導体としては、酸化亜鉛の他に、IGZOやIZOもある。更に、酸化物半導体に代えて、シリコンSi、ゲルマニウムGe、及びダイヤモンドCのいずれかを第1の半導体層層3の材料として使用してもよい。第1の半導体層3の成膜方法は特に限定されない。本実施形態では、酸化亜鉛を材料とするスパッタターゲットを用いると共に、酸素含有のスパッタガスを使用して、DCスパッタ法により酸化亜鉛層を形成する。このようにして形成された酸化亜鉛層は、成膜の時点で非晶質又は多結晶になると共に、酸化亜鉛中の酸素が不足するためn型の導電型を示す。そして、酸化亜鉛層中のキャリア濃度は、スパッタガス中の酸素濃度により制御することができる。なお、DCスパッタ法に代えて、RFスパッタ法、ALD法、PLD法、MOCVD法、エアロゾルデポジション法、及びゾルゲル法のいずれかを用いてもよい。更に、絶縁性基板1の材料はガラスに限定されず、アルミナAl2O3、窒化アルミニウムAlN、ポリイミド、BCBBenzoCycloButene、及びサファイアのいずれかでもよい。次に、第1の半導体層3の上に、層間絶縁層4としてアルミナ膜をスパッタ法で10nm~50nm程度の厚さに形成する。なお、層間絶縁層4の材料としては、アルミナの他に、酸化シリコンSiO2、酸化ハフニウムHfO、窒化シリコンSiN、酸化タンタルTa2O3、窒化アルミニウム等もある。この後は、上記した第1の半導体層3と層間絶縁層4とを所定の層数だけ交互に積層することにより積層膜5を形成する。積層数は特に限定されないが、本実施形態では第1の半導体層3と層間絶縁層4の各々をそれぞれ3層形成する。続いて、図1bに示すように、積層膜5の上にフォトレジストを塗布し、それを露光、現像してレジストパターン7を形成する。そして、そのレジストパターン7をマスクにしながら積層膜5をウエットエッチングすることにより積層体10を形成する。そのウエットエッチングで使用されるエッチング液としては、例えば、フッ酸がある。なお、ウエットエッチングに代えて、アルゴンイオンを用いたイオンミリングで積層体10を形成してもよい。更に、CF4ガス、SF6ガス、及び塩素ガスのいずれかを含むエッチングガスを利用し、ドライエッチングにより積層体10を形成してもよい。このようにして形成された積層体10は、互いに対向する第1の側面10aと第2の側面10bを有する。これらの側面10a、10bは、上記のウエットエッチングが基板横方向に進行したことが原因で、絶縁性基板1の主面1aに対して傾斜する。この後に、レジストパターン7は除去される。次に、図2aに示すように、絶縁性基板1と積層体10の各々の上に、DCスパッタ法により酸化亜鉛層を10nm~50nm程度の厚さに形成し、その酸化亜鉛層を第2の半導体層12とする。このように形成された第2の半導体層12は、第1の半導体層3と同様に非晶質又は多結晶の状態になると共に、n型の導電型を示す。なお、第2の半導体層12の材料は酸化亜鉛に限定されず、第1の半導体層3の材料と同様にIGZO、IZO、シリコン、ゲルマニウム、及びダイヤモンドのいずれかを第2の半導体層12の材料として使用し得る。そして、第2の半導体層12は、積層体10の第1の側面10aと第2の側面10bにおいて複数の第1の半導体層3の各々と接続される。続いて、図2bに示すように、第2の半導体層12の上にスパッタ法でチタン層と金層とをこの順に形成し、リフトオフ法でこれらの積層膜をパターニングすることで、ソース電極14とドレイン電極15を形成する。これらの電極のうち、ソース電極14は、第1の側面10aの横の第2の半導体層12の平坦面上に形成される。一方、ドレイン電極15は、第2の側面10bに形成された部分の第2の半導体層12上に形成される。なお、ソース電極14とドレイン電極15の形成部位はこれに限定されない。ソース電極14は、第2の半導体層12と電気的に接続される限り絶縁性基板1の任意の位置に形成し得る。また、ドレイン電極15は、複数の第1の半導体層15の各々と電気的に接続される限り絶縁性基板1の任意の位置に形成し得る。また、ソース電極14やドレイン電極15として形成されるチタン層と金層の厚さも特に限定されず、本実施形態ではチタン層を約10nmの厚さに形成し、金層を約50nmの厚さに形成する。次いで、図3aに示すように、第2の半導体層12、ソース電極14、及びドレイン電極15の各々の上にスパッタ法によりゲート絶縁層17としてアルミナ膜を10nm~50nm程度の厚さに形成する。そのゲート絶縁層17は、フォトリソグラフィによりパターニングされて、積層体10の第1の側面10aの側方と上面10cの上方に残される。また、ゲート絶縁層17の材料としては破壊電界の高い材料を使用するのが好ましい。そのような材料としては、上記のアルミナの他に酸化シリコンもある。続いて、図3bに示すように、ゲート絶縁層17の上に厚さが約10nmのチタン層と厚さが約50nmの金層をこの順に形成した後、これらの積層膜をリフトオフ法でパターニングして、第1の側面10aの横にゲート電極19を形成する。以上により、本実施形態に係る電界効果トランジスタ20の基本構造が完成する。次に、この電界効果トランジスタ20の動作原理について説明する。図4は、第1の側面10a付近の拡大断面図である。この電界効果トランジスタ20では、第1の側面10aの横の第2の半導体層12がチャネルとして機能する。そして、ゲート電極19にゲート電圧Vgを印加するとそのチャネルがオン状態となって第2の半導体層2の各々に電流Iが流れると共に、電流Iが複数の第1の半導体層3の各々に分岐する。ここで、本実施形態では、第1の半導体層3と層間絶縁層4とを積層して積層体10を形成した。そのため、第1の側面10aの横の第2の半導体層12は、第1の半導体層3に接する第1の部分P1と、層間絶縁層4に接する第2の部分P2とに分けられることになる。このうち、第2の部分P2では、電流Iは第1の半導体層3に流入せず、電流Iの流れが第2の半導体層12内に限定される。よって、小さなゲート電圧Vgであっても第2の部分P2における電流Iの流れを効率的に制御することができ、電界効果トランジスタ20の電流駆動能力を高めることができる。特に、第2の半導体層12の材料として第1の半導体層3の材料よりも移動度が高い材料を使用すると、第2の部分P2において電流Iのオンオフを高速に行うことができ、電界効果トランジスタ20の高速化を図ることができる。例えば、第1の半導体層3の材料として移動度が30cm2Vs程度のZnOを使用する場合は、第2の半導体層12の材料として移動度が100cm2Vs程度のIZOを使用することで、このような高速化を実現することができる。また、ゲート絶縁層17の材料として酸化シリコンよりも誘電率が高い材料を用いることで、ゲート電極19とそれに対向する第2の半導体層12との間に形成されるキャパシタの容量を高めることができる。これにより、そのキャパシタを通じて第2の半導体層12に効率的にゲート電圧を印加でき、電界効果トランジスタ20の電流駆動能力を更に向上させることができる。このように酸化シリコンよりも誘電率が高い材料としては、既述のアルミナの他、酸化ハフニウム、窒化シリコン、酸化タンタル、及び窒化アルミニウムもある。しかも、ゲート電極19を積層体10の横に設けたことで、ゲート絶縁層17を介してゲート電極19と第2の半導体層12とが略平行に対向するようになる。その結果、第1の側面10aの横の第2の半導体層12に印加されるゲート電圧の大きさを均等にすることができる。更に、上記のように複数の第1の半導体層3を積層するため、第1の半導体層3が単層のみの場合と比較して、複数の第1の半導体層3の各々を流れる電流Iの大きさを低減できる。例えば、ソース電極14とドレイン電極15を流れる電流の大きさがiであり、第1の半導体層3の層数がNのとき、第1の半導体層3の各々に流れる電流の大きさはi/Nに低減される。このように電流を低減できるので、第1の半導体層3の各々において電流の担い手となるキャリアの濃度も低くすることができる。図5は、第1の半導体層3の材料である酸化亜鉛のキャリア濃度と降伏電圧との関係を示す図である。図5に示すように、キャリア濃度が低くなるにつれ降伏電圧は高くなる。例えば、キャリア濃度を1×1017cm3から1×1016cm3に低くすると、降伏電圧が約10倍も高くなる。よって、上記のように第1の半導体層3のキャリア濃度を低くすることで、第1の半導体層3の降伏電圧を高め、電界効果トランジスタ20の耐圧を向上させることができる。既述のように、スパッタ法で第1の半導体層3を形成する場合は、スパッタガス中の酸素濃度により制御し得る。そして、このように第1の半導体層3のキャリア濃度を低くしても、第1の半導体層3を複数積層しているため、ソース電極14とドレイン電極15との間のオン抵抗が上昇するのを防止できる。また、第1の半導体層3を複数形成するのに加え、第1の半導体層3の各々が面内方向に延在するため実効的なゲート幅が増大し、ソース電極14とドレイン電極15の間を流れる電流を大きくすることができる。これらにより、本実施形態では、オン抵抗が上昇するのを抑制しながら電界効果トランジスタ20の耐圧を高めることができると共に、大電流に対応可能な電界効果トランジスタ20を提供することができる。第2実施形態次に、第2実施形態に係る電界効果トランジスタについて、その製造工程を追いながら説明する。図6~図8は、本実施形態に係る電界効果トランジスタの製造途中の断面図である。なお、これらの図において、第1実施形態で説明したのと同じ要素には第1実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。この電界効果トランジスタを製造するには、まず、第1実施形態の図1a、bの工程を行うことで、図6aのように絶縁性基板1の上に積層体10を形成する。第1実施形態で説明したように、その積層体10は、絶縁性基板1の主面1aに対して傾斜する第1の側面10aと第2の側面10bとを備える。次に、図6bに示すように、酸化亜鉛を材料とするスパッタターゲットを用いると共に、酸素含有のスパッタガスを使用して、DCスパッタ法により第2の半導体層12として絶縁性基板1の上側全面に酸化亜鉛層を10nm~50nm程度の厚さに形成する。そして、リフトオフ法により第2の半導体層12をパターニングすることにより、積層体10の第1の側面10a上とその横の絶縁性基板1上に第2の半導体層12を残しながら、第2の側面10b上から第2の半導体層12を除去する。なお、第2の半導体層12の材料としては、酸化亜鉛の他に、IGZO、IZO、シリコン、ゲルマニウム、及びダイヤモンドもある。次いで、図7aに示すように、第2の半導体層12と同様の成膜方法により絶縁性基板1の上側全面に第3の半導体層23として酸化亜鉛層を形成する。そして、リフトオフ法により第3の半導体層23をパターニングして、積層体10の第2の側面10b上とその横の絶縁性基板1上にのみ第3の半導体層23を残す。第3の半導体層23の膜厚は特に限定されないが、第2の半導体層12よりも厚い膜厚、例えば10nm~500nm程度の厚さにするのが好ましい。続いて、図7bに示すように、第2の半導体層12と第3の半導体層23の各々の上にスパッタ法でチタン層と金層とをこの順に形成し、リフトオフ法でこれらの積層膜をパターニングすることで、ソース電極14とドレイン電極15を形成する。これらの電極のうち、ソース電極14は、第1の側面10aの横の第2の半導体層12の平坦面上に形成される。そして、ドレイン電極15は、第2の側面10bの横の第3の半導体層23の平坦面上に形成される。次に、図8aに示すように、ソース電極14、ドレイン電極15、第2の半導体層12、及び第3の半導体層23の各々の上にスパッタ法によりゲート絶縁層17としてアルミナ膜を10nm~50nm程度の厚さに形成する。その後に、フォトリソグラフィによりゲート絶縁層17をパターニングして、ソース電極14とドレイン電極15の各々の上面の一部からゲート絶縁層17を除去する。そして、図8bに示すように、ゲート絶縁層17の上に厚さが約10nmのチタン層と厚さが約50nmの金層をこの順に形成した後、これらの積層膜をリフトオフ法でパターニングして、第1の側面10aの横にゲート電極19を形成する。以上により、本実施形態に係る電界効果トランジスタ30の基本構造が完成する。この電界効果トランジスタ30によれば、第3の半導体層23の膜厚を第2の半導体層12よりも厚くする。そのため、図5に示したように、降伏電圧を高めるべく第3の半導体層23のキャリア濃度を低減しても、キャリア濃度の低減に起因して第3の半導体層23の抵抗が上昇するのを抑制でき、電界効果トランジスタ30のオン抵抗を低い状態に維持することができる。また、第2の半導体層12を第3の半導体層23よりも薄くするので、第1実施形態で図4を参照して説明したように、第2の半導体層12の第2の部分P2において電流Iの流れを効率的に制御でき、電界効果トランジスタ30の電流駆動能力が高められる。