入力クロックの位相とフィードバッククロックの位相とを比較する位相比較部と、前記位相比較部の比較結果に応じて周波数制御信号を生成する制御部と、前記周波数制御信号に応答して出力クロックを生成するオシレータ部と、前記入力クロックの周波数を検出して、検出結果に応じて初期値を前記制御部に提供する初期値提供部と、を備えることを特徴とする位相固定ループ。前記位相固定ループが、前記位相比較部の比較結果を前記制御部に伝達するためのローパスフィルタ部をさらに備えることを特徴とする請求項1に記載の位相固定ループ。前記初期値提供部が、オーバーサンプリングを利用して前記入力クロックのパルス幅を測定し、その測定結果に基づいて、前記入力クロックの周波数を検出するように構成されていることを特徴とする請求項1に記載の位相固定ループ。前記初期値提供部が、サンプリング基準信号を所定の遅延値で順次遅延させた第1ないし第N遅延信号の立上りエッジで、前記入力クロックの論理値を検出して前記入力クロックの周波数を検出するように構成されていることを特徴とする請求項1に記載の位相固定ループ。前記初期値提供部が、前記入力クロックの周波数検出のために、サンプリング基準信号を第1遅延値で順次遅延させた第1ないし第N遅延信号の立上りエッジで、前記入力クロックの論理値を検出して前記入力クロックの周波数を検出する第1ステップと、前記第1ステップの検出結果、前記入力クロックの周波数検出に失敗した場合に、前記第1遅延値より大きい第2遅延値で前記サンプリング基準信号を遅延させて、前記第1ないし第N遅延信号を改めて生成し、改めて生成された前記第1ないし第N遅延信号の立上りエッジで、前記入力クロックの論理値を検出して前記入力クロックの周波数を検出する第2ステップとを行うように構成されていることを特徴とする請求項1に記載の位相固定ループ。前記第1ステップを行った結果、前記入力クロックの周波数が検出されると、前記初期値提供部の周波数検出動作を完了するように構成されていることを特徴とする請求項5に記載の位相固定ループ。入力クロックの位相とフィードバッククロックの位相とを比較する位相比較部と、前記位相比較部の比較結果に応答して充電電流および放電電流を生成するチャージポンプ部と、前記充電電流および前記放電電流に応答して制御電圧を生成するループフィルタと、前記制御電圧に応答して出力クロックを生成するオシレータ部と、前記入力クロックの周波数を検出して、検出結果に応じて初期制御電圧で前記ループフィルタを充電する初期値提供部と、を備えることを特徴とする位相固定ループ。前記初期値提供部が、オーバーサンプリングを利用して前記入力クロックのパルス幅を測定し、その測定結果に基づいて、前記入力クロックの周波数を検出するように構成されていることを特徴とする請求項7に記載の位相固定ループ。前記初期値提供部が、サンプリング基準信号を所定の遅延値で順次遅延させた第1ないし第N遅延信号の立上りエッジで、前記入力クロックの論理値を検出して前記入力クロックの周波数を検出するように構成されていることを特徴とする請求項7に記載の位相固定ループ。前記初期値提供部が、前記入力クロックの周波数が高く検出されるほど前記初期制御電圧を高く設定するように構成されていることを特徴とする請求項7に記載の位相固定ループ。前記初期値提供部が、前記入力クロックの周波数検出のために、サンプリング基準信号を第1遅延値で順次遅延させた第1ないし第N遅延信号の立上りエッジで、前記入力クロックの論理値を検出して前記入力クロックの周波数を検出する第1ステップと、前記第1ステップの検出結果、前記入力クロックの周波数検出に失敗した場合に、前記第1遅延値より大きい第2遅延値で前記サンプリング基準信号を遅延させて、前記第1ないし第Nサンプリング基準信号を遅延させて、前記第1ないし第N遅延信号を改めて生成し、改めて生成された前記第1ないし第N遅延信号の立上りエッジで、前記入力クロックの論理値を検出して前記入力クロックの周波数を検出する第2ステップとを行うように構成されていることを特徴とする請求項7に記載の位相固定ループ。前記第1ステップを行った結果、前記入力クロックの周波数が検出されると、前記初期値提供部の周波数検出動作を完了するように構成されていることを特徴とする請求項11に記載の位相固定ループ。入力クロックの周波数を検出するステップと、前記周波数検出結果に応じて出力クロックの初期周波数を決定するステップと、前記入力クロックの位相とフィードバッククロックの位相とを比較するステップと、前記位相比較結果に応じて前記出力クロックの周波数を増加または低下させるステップと、を含むことを特徴とする位相固定ループの動作方法。前記位相を比較するステップと、前記周波数を増加または低下させるステップとを、反復的に行うを特徴とする請求項13に記載の位相固定ループの動作方法。本発明は、前記した従来技術の問題点を解決するために提案されたもので、位相固定ループのロッキングタイムを減らすことにその目的がある。特に、ターゲット値出力クロックの目標周波数が変化しても、位相固定ループが常に短いロッキングタイムを有するようにすることにその目的がある。前記した目的を達成するための本発明に係る位相固定ループは、入力クロックの位相とフィードバッククロックの位相とを比較する位相比較部と、前記位相比較部の比較結果に応じて周波数制御信号を生成する制御部と、前記周波数制御信号に応答して出力クロックを生成するオシレータ部と、前記入力クロックの周波数を検出して、検出結果に応じて初期値を前記制御部に提供する初期値提供部とを備えている。前記位相固定ループが、前記位相比較部の比較結果を前記制御部に伝達するためのローパスフィルタ部をさらに備えていてもよい。また、本発明に係る位相固定ループが、入力クロックの位相とフィードバッククロックの位相とを比較する位相比較部と、前記位相比較部の比較結果に応答して充電電流および放電電流を生成するチャージポンプ部と、前記充電電流および前記放電電流に応答して制御電圧を生成するループフィルタと、前記制御電圧に応答して出力クロックを生成するオシレータ部と、前記入力クロックの周波数を検出して、検出結果に応じて初期制御電圧で前記ループフィルタを充電する初期値提供部とを備えている。また、本発明に係る位相固定ループの動作方法は、入力クロックの周波数を検出するステップと、前記周波数検出結果に応じて出力クロックの初期周波数を決定するステップと、前記入力クロックの位相とフィードバッククロックの位相とを比較するステップと、前記位相比較結果に応じて前記出力クロックの周波数を増加または低下させるステップとを含んでいる。本発明によれば、位相固定ループに入力される入力クロックの周波数が検出され、検出された周波数に基づいて位相固定ループから出力される出力クロックの初期周波数が決定される。したがって、出力クロックの目標周波数と類似した初期周波数から位相固定ループが動作を開始することになり、その結果、ロッキングタイムを大幅に短くすることができる。以下、本発明が属する技術分野の通常の知識を有する者が本発明の技術的思想を実施できる程度に、本発明の実施形態を添付図面を参照して詳細に説明する。図3は、本発明の一実施形態による位相固定ループの構成図である。図3に示されたように、位相固定ループは、入力クロックCLK_INの位相とフィードバッククロックCLK_FBの位相とを比較する位相比較部310と、位相比較部310の比較結果UP、DNに応じて周波数制御信号DCO_CONTROL_SIGNALSを生成する制御部330と、周波数制御信号DCO_CONTROL_SIGNALSに応答して出力クロックCLK_OUTを生成するオシレータ部340と、入力クロックCLK_INの周波数を検出して、検出結果に応じて初期値情報INI_VALUEを制御部330に提供する初期値提供部350とを備える。そして、位相比較部310の比較結果UP、DNを制御部330に伝達するためのローパスフィルタ部320をさらに備えることができる。位相比較部310は、入力クロックCLK_INの位相とフィードバッククロックCLK_FBの位相とを比較して、その結果をアップ信号UPまたはダウン信号DNとして出力する。ローパスフィルタ部320は、アップ信号UPまたはダウン信号DNに含まれているノイズをフィルタリングfilteringする役割を果たす。ローパスフィルタ部320の役割はノイズを除去することであるため、位相固定ループ内にローパスフィルタ部330を備えていなくてもよい。もちろん、ローパスフィルタ部330が省略される場合には、位相固定ループの動作が少し不安定になることもある。制御部330は、ローパスフィルタ部320によってノイズが除去されたアップ信号UPまたはダウン信号DNに応答して、オシレータ制御信号DCO_CONTROL_SIGNALSを生成する。制御部330は、アップ信号UPが活性化されたのか、またはダウン信号DNが活性化されたのかに応じて、オシレータ部340で生成するクロックCLK_OUTの周波数を増加または低下させるように、オシレータ制御信号DCO_CONTROL_SIGNALSを生成する。従来の制御部図1に符号130で示すは、あらかじめ定められた初期値でオシレータ制御信号DCO_CONTROL_SIGNALSを生成したが、本発明の制御部330は、初期値提供部350から伝達される初期値情報INI_VALUEに応じて出力クロックCLK_OUTの初期値を定める。例えば、初期値提供部350が、出力クロックCLK_OUTの初期値を400MHzに指示する情報INI_VALUEを提供すると、出力クロックCLK_OUTが400MHzの初期値を有するようにオシレータ制御信号DCO_CONTROL_SIGNALSを生成する。同様に、初期値提供部350が、出力クロックCLK_OUTの初期値を600MHzに指示する情報INI_VALUEを提供すると、出力クロックCLK_OUTが600MHzの初期値を有するようにオシレータ制御信号DCO_CONTROL_SIGNALSを生成する。初期値提供部350から提供された初期値情報INI_VALUEによって出力クロックCLK_OUTの初期値が定められた以後には、制御部330は、入力されたアップ信号UPまたはダウン信号DNに応答して、出力クロックCLK_OUTの初期値INI_VALUEから出力クロックCLK_OUTの周波数を増加または低下させるように制御する。オシレータ部340は、オシレータ制御信号DCO_CONTROL_SIGNALSに応答して出力クロックCLK_OUTを生成する。これは、出力クロックCLK_OUTの周波数がオシレータ制御信号DCO_CONTROL_SIGNALSによって決定されるということを意味する。このようなオシレータ部340を一般的にDCOという。初期値提供部350は、入力クロックCLK_INの周波数を検出して、検出結果に応じて初期値情報INI_VALUEを制御部330に提供する。出力クロックCLK_OUTの目標周波数は入力クロックCLK_INによって決定される。フィードバックループが分周器を備えていない場合すなわち、CLK_OUT=CLK_FBの場合には、出力クロックCLK_OUTの目標周波数が入力クロックCLK_INと同一の周波数となり、フィードバックループが分周比1/Nである分周器を備えている場合には、出力クロックCLK_OUTの目標周波数は入力クロックCLK_INの周波数のN倍となる。したがって、初期値提供部350が入力クロックCLK_INの周波数を検出すると、出力クロックCLK_OUTの目標周波数とほとんど類似した値を初期値情報INI_VALUEとして制御部330に提供することができる。また、初期値提供部350が、入力クロックCLK_INの周波数を正確でなくとも概略的に検出しても、出力クロックCLK_OUTの目標周波数と類似した値を初期値情報INI_VALUEとして制御部330に提供することができる。初期値提供部350は、オーバーサンプリングoversampling方式を利用して入力クロックCLK_INの周波数を検出することができるが、オーバーサンプリングについては図と共に後述する。図4は、本発明の別の実施形態による位相固定ループの構成図である。図4では、図3の実施形態デジタル方式とは対照的に、アナログ方式の位相固定ループに本発明が適用された実施形態を示した。図4に示されたように、位相固定ループは、入力クロックCLK_INの位相とフィードバッククロックCLK_FBの位相とを比較する位相比較部410と、位相比較部410の比較結果UP、DNに応答して充電電流chargingcurrentと放電電流dischargingcurrentを生成するチャージポンプ部420と、充電電流または放電電流に応答して制御電圧VCTRLを生成するループフィルタ430と、制御電圧VCTRLに応答して出力クロックCLK_OUTを生成するオシレータ部440と、入力クロックCLK_INの周波数を検出して、検出結果に応じて初期制御電圧INI_VCTRLでループフィルタ430を充電する初期値提供部450とを備える。位相比較部410は、入力クロックCLK_INの位相とフィードバッククロックCLK_FBの位相とを比較して、その結果をアップ信号またはダウン信号として出力する。チャージポンプ部420は、アップ信号UPまたはダウン信号DNに応答して充電電流または放電電流を生成する。充電電流は制御電圧VCTRLのレベルを増加させるための電流であり、放電電流は制御電圧VCTRLのレベルを低下させるための電流である。したがって、チャージポンプ部420が充電電流を生成すると、ループフィルタ430に充電された電圧VCTRLのレベルが増加し、チャージポンプ部420が放電電流を生成すると、ループフィルタ430に充電された電圧VCTRLのレベルが低下する。オシレータ部440は、ループフィルタ430に充電されている制御電圧VCTRLに応答して出力クロックCLK_OUTを生成する。制御電圧VCTRLのレベルが高いほど出力クロックCLK_OUTの周波数は増加し、制御電圧VCTRLのレベルが低いほど出力クロックCLK_OUTの周波数は低下する。このようなオシレータ部440を一般的にVCOVoltage-ControlledOscillatorと呼ぶ。初期値提供部450は、入力クロックCLK_INの周波数を検出して、検出結果に応じて生成された初期制御電圧INI_VCTRLでループフィルタ430を充電する。出力クロックCLK_OUTの目標周波数は入力クロックCLK_INによって決定される。フィードバックループが分周器を備えていない場合には、出力クロックCLK_OUTの目標周波数が入力クロックCLK_INと同一の周波数になり、フィードバックループが分周比1/Nである分周器を備えている場合には、出力クロックCLK_OUTの目標周波数は入力クロックCLK_INの周波数のN倍となる。したがって、初期値提供部450が入力クロックCLK_INの周波数を検出すると、出力クロックCLK_OUTの目標周波数とほとんど類似した値が出力クロックCLK_OUTの初期値になるように、制御電圧VCTRLの初期値を設定することができる。初期値提供部450が入力クロックCLK_INの周波数を検出した結果、入力クロックCLK_INの周波数が高い場合には初期制御電圧INI_VCTRLを高く設定し、入力クロックCLK_INの周波数が低い場合には初期制御電圧INI_VCTRLを低く設定して、ループフィルタ430を充電する。初期値提供部450は、オーバーサンプリング方式を利用して入力クロックCLK_INの周波数を測定することができるが、オーバーサンプリングについての説明は図と共に後述する。図3の初期値提供部350はデジタル方式の情報INI_VALUEを制御部に提供する反面、図4の初期値提供部450は、アナログ方式の初期制御電圧INI_VCTRLでループフィルタ430を充電するという点が互いに異なる。本発明によれば、位相固定ループの動作初期に、初期値提供部450によって入力クロックCLK_INの周波数が測定され、その結果生成された初期制御電圧INI_VCTRLでループフィルタ430が充電される。そしてそれ以後は、位相比較部410の比較結果UP、DNに応じて制御電圧VCTRLが増加または低下され、出力クロックCLK_OUTの周波数が調節される。出力クロックCLK_OUTの初期周波数を目標周波数とほとんど類似するように設定することが可能なため、本発明の位相固定ループは速く目標周波数に到達することができる。すなわち、速いロッキングが可能である。簡単にまとめると、本発明の位相固定ループは、オープンループopenloop方式を利用して短い時間内で出力クロックCLK_OUTの周波数を目標周波数と類似するようにさせ、それ以後は、クローズドループclosedloop方式を利用して出力クロックCLK_OUTの周波数を目標周波数と正確に一致させるように動作する。図5は、初期値提供部350、450におけるオーバーサンプリング方式による入力クロックCLK_INの周波数検出を説明するための図である。初期値提供部350、450は、サンプリング基準信号SAMPLE0を所定遅延値で順次遅延させ、複数のサンプリング基準信号SAMPLE1~Nを生成する。例えば、サンプリング基準信号SAMPLE1は、サンプリング基準信号SAMPLE0が0.2nsの分だけ遅延した信号であり、サンプリング基準信号SAMPLE2は、サンプリング基準信号SAMPLE1が0.2nsの分だけ遅延した信号である。複数のサンプリング基準信号SAMPLE0~Nが得られれば、複数のサンプリング基準信号SAMPLE0~Nそれぞれの立上りエッジrisingedgeで、入力クロックCLK_INの論理値をサンプリングする。図5の下段はまさにこのような過程を表す。左側から一番目の矢印は、サンプリング基準信号SAMPLE0の立上りエッジで入力クロックCLK_INの論理値をサンプリングした結果0が検出されたことを表し、2番目の矢印は、サンプリング信号SAMPLE1の立上りエッジで入力クロックCLK_INの論理値をサンプリングした結果0が検出されたことを表す。同様に、3番目~9番目の矢印は、各々サンプリング基準信号SAMPLE2~8の立上りエッジで入力クロックCLK_INの論理値をサンプリングした結果1、1、1、1、1、0、0が検出されたことを表す。サンプリング基準信号SAMPLE0、1の立上りエッジでは0がサンプリングされ、サンプリング基準信号SAMPLE2~6の立上りエッジでは1がサンプリングされ、サンプリング基準信号SAMPLE7、8の立上りエッジではまた0がサンプリングされる。このように、0→1→0でサンプリングされた場合の1がサンプリングされた区間の長さが、まさに入力クロックCLK_INの活性化区間の長さパルス幅であるということができる。図5の場合には1が5回検出されており、サンプリング基準信号SAMPLE0~N間の遅延値の差が0.2nsであるため、結局0.2ns×5=1nsが入力クロックCLK_INのパルス幅半周期の長さと結論付けることができ、その結果、入力クロックCLK_INの周波数は1/0.2ns×5×2=500MHzと結論付けることができる。もし、サンプリング結果1→0→1がサンプリングされたとすると、0がサンプリングされた区間の長さを測定して、入力クロックCLK_INの周波数を感知できることはもちろんである。また、サンプリング基準信号SAMPLE0~Nの個数およびサンプリング基準信号SAMPLE~N間の遅延値も必要に応じて変更することができる。このような方式をオーバーサンプリング方式という。本発明の初期値提供部350、450は、オーバーサンプリング方式で入力クロックCLK_INの周波数を検出し、これを利用して初期値を設定する。サンプリング基準信号SAMPLE0には、立上りエッジを有するどのような信号も使用することができ、位相固定ループが適用されるシステム内で使用される信号のうちの1つを利用することができる。また、入力クロックCLK_INおよび出力クロックCLK_OUTも立上りエッジを有するため、これらをサンプリング基準信号として利用することもできる。図6は、図5と異なるオーバーサンプリング方式により初期値提供部350、450が入力クロックCLK_INの周波数を検出することを説明するための図である。入力クロックCLK_INの周波数を検出するためにa、b、cの過程を経るが、各過程について説明する。a過程では、初期値提供部350は、サンプリング基準信号SAMPLE0、図6に図示していない。図5を参照を第1遅延値で順次遅延させ、複数のサンプリング信号SAMPLE<1:N>を生成する。そして、複数のサンプリング基準信号SAMPLE<0:N>の各々の立上りエッジ図面の矢印で入力クロックCLK_INの論理値をサンプリングする。入力クロックCLK_INの論理値が0→1→0とサンプリングされるか又は1→0→1とサンプリングされてはじめて入力クロックの周波数が分かるが、図6のa過程では、入力クロックが0→1とのみサンプリングされたため、入力クロックCLK_INの周波数が検出されなかった場合を表す。b過程では、a過程で入力クロックCLK_INの周波数検出に失敗したため、今度は第1遅延値よりさらに大きい第2遅延値でサンプリング基準信号SAMPLE0を順次遅延させ、改めて複数のサンプリング信号SAMPLE<1:N>を生成する。そして、改めて生成された複数のサンプリング基準信号SAMPLE<0:N>の各々の立上りエッジで入力クロックCLK_INの論理値をサンプリングする。図6のb過程でもa過程と同様に入力クロックCLK_INが0→1とのみサンプリングされたため、入力クロックCLK_INの周波数検出に失敗したことを表す。c過程では、b過程で入力クロックCLK_INの周波数検出に失敗したため、今度は第2遅延値よりさらに大きい第3遅延値でサンプリング基準信号SAMPLE0を順次遅延させ、改めて複数のサンプリング信号SAMPLE<1:N>を生成する。そして、改めて生成された複数のサンプリング基準信号SAMPLE<0:N>の各々の立上りエッジで入力クロックCLK_INの論理値をサンプリングする。c過程の場合には、入力クロックCLK_INの論理値が0→1→0とサンプリングされたため、入力クロックCLK_INの周波数検出に成功したことになる。過程a→b→cの順にサンプリング基準信号SAMPLE<0:N>間の遅延値が増える。サンプリング基準信号SAMPLE<0:N>間の遅延値が小さければ、入力クロックCLK_INの周波数をさらに高い解像度resolutionで検出することができる。しかし、サンプリング基準信号SAMPLE<0:N>間の遅延値が小さい場合には、入力クロックCLK_INの周波数検出に失敗することもある。そのため、初期にはサンプリング基準信号SAMPLE<0:N>間の遅延値を小さく設定して、入力クロックCLK_INの周波数検出に失敗した場合には、改めてサンプリング基準信号SAMPLE<0:N>間の遅延値を次第に増やして周波数を検出することが好ましい。すなわち、まずa過程のような方式で入力クロックCLK_INの周波数を検出した以後、周波数の検出に成功すると動作を止め、周波数の検出に失敗するとb過程のような方式で入力クロックCLK_INの周波数を検出することができる。もちろん、b過程のような方式で再び入力クロックCLK_INの周波数の検出に失敗すると、c過程のような方式による入力クロックCLK_INの周波数検出動作を改めて行うことができる。図7A、7Bは、本発明に係る位相固定ループの動作で出力クロックCLK_OUTの周波数が目標周波数に向かって変わって行く過程を示した図である。図7Aは、出力クロックCLK_OUTの目標周波数TARGETが300MHzの場合の動作を示している。初期値提供部350、450の動作によって、出力クロックCLK_OUTの初期値INIが300MHzの近辺に設定され、初期値INIから出力クロックCLK_OUTの周波数が増加して目標周波数TARGETに到達するため、非常に短いロッキングタイムtLOCKとなることを確認することができる。図7Bは、出力クロックCLK_OUTの目標周波数TARGETが600MHzの場合の動作を示している。初期値提供部350、450の動作によって、出力クロックCLK_OUTの初期値INIが600MHzの近辺に設定され、初期値INIから出力クロックCLK_OUTの周波数が増加して目標周波数TARGETに到達するため、非常に短いロッキングタイムtLOCKとなることを確認することができる。このように、本発明によれば、入力クロックCLK_INがどのような周波数を有していてもすなわち、出力クロックCLK_OUTがどのような目標周波数を有していても、常に、出力クロックCLK_OUTの目標周波数TARGETの近傍の値を、出力クロックCLK_OUTの初期周波数INIとして設定することが可能である。したがって、いかなる場合にも位相固定ループのロッキングタイムtLOCKを非常に短くすることができる。改めて図3ないし図7Bを参照して、本発明に係る位相固定ループの動作方法を説明する。1位相固定ループが動作を開始すると、まず初期値提供部350、450によって入力クロックCLK_INの周波数が検出される。そして、検出された入力クロックCLK_INの周波数に応じて、出力クロックCLK_OUTの初期周波数が決定される。デジタル位相固定ループ図3では、制御部330に初期値情報INI_VALUEを提供することによって、出力クロックCLK_OUTの初期値が設定され、アナログ位相固定ループ図4では、ループフィルタ430に初期値に対応する電圧INI_VCTRLを充電することによって、出力クロックCLK_OUTの初期値が設定される。2出力クロックCLK_OUTの初期値が設定された後には、入力クロックCLK_INの位相とフィードバッククロックCLK_FBの位相とが位相比較部310、410によって比較され、その結果UP、DNに応じて、出力クロックCLK_OUTの周波数を増加または低下させる。デジタル位相固定ループ図3の場合には、制御部330およびオシレータ部340の動作によって出力クロックCLK_OUTの周波数を増加または低下させ、アナログ位相固定ループ図4の場合には、チャージポンプ部420、ループフィルタ430、およびオシレータ部440の動作によって、出力クロックCLK_OUTの周波数を増加または低下させる。ここで、入力クロックCLK_INの位相とフィードバッククロックCLK_FBの位相とが比較され、その結果、出力クロックCLK_OUTの周波数を調節する過程が反復的に行われる。上記したように、本発明に係る位相固定ループは、1の方式で行われるオープンループopenloop動作によって、出力クロックCLK_OUTの初期周波数が目標周波数と類似するように設定され、2の方式で行われるクローズドループclosedloop動作によって、出力クロックCLK_OUTの周波数と目標周波数とが正確に一致する。本発明の技術思想は上記した好ましい実施形態により具体的に記述されているが、上記した実施形態はその説明のためのものであり、その制限のためのものではないということに注意しなければならない。また、本発明の技術分野における通常の知識を有する者ならば、本発明の技術思想の範囲内で多様な実施形態が可能であることが分かるであろう。