半導体集積回路の論理設計検証システムであって、ハードウェア記述言語で記述された回路記述の機能シミュレーションにおけるカバレッジ検証において、前記回路記述に対するリントのチェック結果を参照し、前記回路記述における非活性箇所を抽出して、前記機能シミュレーション用のフォーマットを有する非活性リストに変換するリントチェック結果変換部と、前記回路記述のうち前記非活性リストに記載のある回路をカバレッジ対象外として前記機能シミュレーションを行い、前記非活性箇所が省かれたカバレッジ結果を取得するシミュレーション実行部とを具備する論理設計検証システム。請求項1に記載の論理設計検証システムにおいて、前記回路記述のうち前記非活性リストに記載のある回路をカバレッジ対象外にした変換後回路記述を生成する回路記述変換部を更に具備し、前記シミュレーション実行部は、前記変換後回路記述について前記機能シミュレーションを行い、前記非活性箇所が省かれたカバレッジ結果を取得する論理設計検証システム。半導体集積回路の論理設計検証システムであって、ハードウェア記述言語で記述された回路記述の機能シミュレーションにおけるカバレッジ検証において、前記回路記述に対するリントのチェック結果を参照し、前記回路記述における非活性箇所を抽出して、前記機能シミュレーション用のフォーマットを有する非活性リストに変換するリントチェック結果変換部と、前記回路記述について前記機能シミュレーションを行い、カバレッジ結果を取得するシミュレーション実行部と、前記カバレッジ結果のうち前記非活性リストに記載のある回路をカバレッジ対象外として、前記非活性箇所が省かれたカバレッジ結果を取得するカバレッジデータ変換部とを具備する論理設計検証システム。請求項1乃至3のいずれか一項に記載の論理設計検証システムにおいて、前記リントチェック結果変換部は、リントのルールのうち非活性であっても問題ないルールを示すルール表を備え、前記回路記述に対するリントのチェック結果を参照して、前記ルール表に従って、前記非活性箇所を抽出して、前記非活性リストに変換する論理設計検証システム。請求項4に記載の論理設計検証システムにおいて、前記非活性であっても問題ないルールは、前記リントのチェック結果のエラー及びワーニングのうち固定値及び浮き信号に関するルールを含む論理設計検証システム。請求項1乃至5のいずれか一項に記載の論理設計検証システムにおいて、前記シミュレーション実行部は、前記非活性箇所が省かれたカバレッジ結果を再度シミュレーションする論理設計検証システム。半導体集積回路の論理設計検証方法であって、ハードウェア記述言語で記述された回路記述の機能シミュレーションにおけるカバレッジ検証において、前記回路記述に対するリントのチェック結果を参照して、リントのルールのうち非活性であっても問題ないルールを示すルール表に従って、前記回路記述における非活性箇所を抽出して、前記機能シミュレーション用のフォーマットを有する非活性リストに変換するステップと、前記回路記述のうち前記非活性リストに記載のある回路をカバレッジ対象外として前記機能シミュレーションを行い、前記非活性箇所が省かれたカバレッジ結果を取得するステップとを具備する論理設計検証方法。請求項7に記載の論理設計検証方法において、前記回路記述のうち前記非活性リストに記載のある回路をカバレッジ対象外にした変換後回路記述を生成するステップを更に具備し、前記カバレッジ結果を取得するステップは、前記変換後回路記述について前記機能シミュレーションを行い、前記非活性箇所が省かれたカバレッジ結果を取得するステップを備える論理設計検証方法。半導体集積回路の論理設計検証方法であって、ハードウェア記述言語で記述された回路記述の機能シミュレーションにおけるカバレッジ検証において、前記回路記述に対するリントのチェック結果を参照して、リントのルールのうち非活性であっても問題ないルールを示すルール表に従って、前記回路記述における非活性箇所を抽出して、前記機能シミュレーション用のフォーマットを有する非活性リストに変換するステップと、前記回路記述について前記機能シミュレーションを行い、カバレッジ結果を取得するステップと、前記カバレッジ結果のうち前記非活性リストに記載のある回路をカバレッジ対象外として、前記非活性箇所が省かれたカバレッジ結果を取得するステップとを具備する論理設計検証方法。請求項7乃至9のいずれか一項に記載の論理設計検証方法において、前記非活性であっても問題ないルールは、前記リントのチェック結果のエラー及びワーニングのうち固定値及び浮き信号に関するルールである論理設計検証方法。請求項7乃至10のいずれか一項に記載の論理設計検証方法において、前記非活性箇所が省かれたカバレッジ結果を再度シミュレーションするステップを更に具備する論理設計検証方法。半導体集積回路の論理設計検証方法をコンピュータに実行させるプログラムであって、ハードウェア記述言語で記述された回路記述の機能シミュレーションにおけるカバレッジ検証において、前記回路記述に対するリントのチェック結果を参照して、リントのルールのうち非活性であっても問題ないルールを示すルール表に従って、前記回路記述における非活性箇所を抽出して、前記機能シミュレーション用のフォーマットを有する非活性リストに変換するステップと、前記回路記述のうち前記非活性リストに記載のある回路をカバレッジ対象外として前記機能シミュレーションを行い、前記非活性箇所が省かれたカバレッジ結果を取得するステップとを具備する論理設計検証方法をコンピュータに実行させるプログラム。請求項12に記載のプログラムにおいて、前記回路記述のうち前記非活性リストに記載のある回路をカバレッジ対象外にした変換後回路記述を生成するステップを更に具備し、前記カバレッジ結果を取得するステップは、前記変換後回路記述について前記機能シミュレーションを行い、前記非活性箇所が省かれたカバレッジ結果を取得するステップを備えるプログラム。半導体集積回路の論理設計検証方法をコンピュータに実行させるプログラムであって、ハードウェア記述言語で記述された回路記述の機能シミュレーションにおけるカバレッジ検証において、前記回路記述に対するリントのチェック結果を参照して、リントのルールのうち非活性であっても問題ないルールを示すルール表に従って、前記回路記述における非活性箇所を抽出して、前記機能シミュレーション用のフォーマットを有する非活性リストに変換するステップと、前記回路記述について前記機能シミュレーションを行い、カバレッジ結果を取得するステップと、前記カバレッジ結果のうち前記非活性リストに記載のある回路をカバレッジ対象外として、前記非活性箇所が省かれたカバレッジ結果を取得するステップとを具備する論理設計検証方法をコンピュータに実行させるプログラム。請求項12乃至14のいずれか一項に記載のプログラムにおいて、前記非活性であっても問題ないルールは、前記リントのチェック結果のエラー及びワーニングのうち固定値及び浮き信号に関するルールであるプログラム。請求項12乃至15のいずれか一項に記載のプログラムにおいて、前記非活性箇所が省かれたカバレッジ結果を再度シミュレーションするステップを更に具備するプログラム。上記特許文献1の技術は、カバレッジ結果からソースコードの何処がどういう理由で未検証であるかを表示するものである。そのため、未使用機能の回路、仕様上の冗長回路及びRTL記述の見易さのための冗長な回路等のカバレッジ結果が膨大に出力表示されてくる。したがって、カバレッジの結果を解析して検証を不要とするコードと検証を必要とするコードとを、コード仕様と照合しながら確認する作業が膨大となり、検証作業に時間が掛かり、コストも増大するという問題がある。以下に、発明を実施するための形態で使用される番号符号を用いて、課題を解決するための手段を説明する。これらの番号符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明の論理設計検証システムは、半導体集積回路の論理設計検証システムであって、リントチェック結果変換部11と、シミュレーション実行部12、13とを具備している。リントチェック結果変換部11は、ハードウェア記述言語で記述された回路記述の機能シミュレーションにおけるカバレッジ検証において、回路記述に対するリントのチェック結果22を参照し、回路記述における非活性箇所を抽出して、機能シミュレーション用のフォーマットを有する非活性リスト23に変換する。シミュレーション実行部12、13は、回路記述のうち非活性リスト23に記載のある回路をカバレッジ対象外として機能シミュレーションを行い、非活性箇所が省かれたカバレッジ結果24を取得する。本発明の論理設計検証方法は、半導体集積回路の論理設計検証方法であって、ハードウェア記述言語で記述された回路記述の機能シミュレーションにおけるカバレッジ検証において、回路記述に対するリントのチェック結果22を参照して、リントのルールのうち非活性であっても問題ないルールを示すルール表18に従って、回路記述における非活性箇所を抽出して、機能シミュレーション用のフォーマットを有する非活性リスト23に変換するステップと、回路記述のうち非活性リスト23に記載のある回路をカバレッジ対象外として機能シミュレーションを行い、非活性箇所が省かれたカバレッジ結果24を取得するステップとを具備している。本発明のプログラムは、半導体集積回路の論理設計検証方法をコンピュータに実行させるプログラムであって、ハードウェア記述言語で記述された回路記述の機能シミュレーションにおけるカバレッジ検証において、回路記述に対するリントのチェック結果22を参照して、リントのルールのうち非活性であっても問題ないルールを示すルール表18に従って、回路記述における非活性箇所を抽出して、機能シミュレーション用のフォーマットを有する非活性リスト23に変換するステップと、回路記述のうち非活性リスト23に記載のある回路をカバレッジ対象外として機能シミュレーションを行い、非活性箇所が省かれたカバレッジ結果24を取得するステップとを具備している。本発明により、回路記述を解析する場合、設計工数を低減し、設計コストを削減することが可能となる。以下、本発明の実施の形態に係る論理設計検証システム及び論理設計検証方法について、添付図面を参照して説明する。まず、本発明の実施の形態に係る論理設計検証システムの構成について説明する。図4は、本発明の実施の形態に係る論理設計検証システムの構成を示すブロック図である。論理設計検証システム1は、ハードウェア記述言語で記述された回路記述例示:RTLソースコード21について機能検証例示:カバレッジ検証を含む機能シミュレーションを行い、カバレッジ検証の結果例示:カバレッジデータ24等を出力する。論理設計検証システム1は、コンピュータに例示される情報処理装置であり、図示されていないCPUCentralProcessingUnitと、記憶装置と、入力装置と、インターフェースと、図示された表示装置14とを備えている。CPU、記憶装置、入力装置、表示装置14、及びインターフェースは、バスやケーブルにより互いに情報の送受信が可能に接続されている。記憶装置は、RAMRandomAccessMemory、ROMReadOnlyMemory、及びHDDHardDiskDriveに例示される。入力装置は、キーボード、及びマウスに例示される。出力装置として、表示装置14の他にプリンタを備えていてもよい。インターフェースは、外部のコンピュータや記憶装置や記憶媒体読取装置などと双方向通信可能に接続されている。CPUは、例えば記憶媒体からインターフェースを介してHDDにインストールされたコンピュータプログラムをRAMに展開する。そして、展開されたコンピュータプログラムを実行して、必要に応じて記憶装置や入力装置や出力装置のようなハードウェアを制御しながら、当該コンピュータプログラムの情報処理を実現する。記憶装置は、コンピュータプログラムを記憶し、CPUが利用する情報や生成する情報を記憶する。入力装置は、ユーザに操作されることにより生成される情報をCPUや記憶装置に出力する。表示装置14は、CPUにより生成された情報や記憶装置の情報をユーザに認識可能に出力する。論理設計検証システム1は、コンピュータプログラムであるリントチェックツール10とリントチェック結果変換部11とシミュレータ12とカバレッジ取得部13とを備えている。ただし、シミュレータ12とカバレッジ取得部13とを併せてシミュレーション実行部ともいう。論理設計検証システム1の検証対象であるRTLソースコード21は、内部又は外部の記憶装置に格納されており、リントチェックツール10に入力される。なお、RTLソースコード21としては、文法上又は設計上の予め設定された規則に違反していないかについて既に検証されているものとする。また、カバレッジモニタ用コードが既に埋め込まれていても良い。リントチェックツール10は、入力されたRTLソースコード21のリントチェックを行ない、その結果をリントチェック結果22として出力する。リントチェックツール10は、リントチェックが可能であれば特に限定されるものではない。リントチェック結果変換部11は、リントのルールのうち非活性であっても問題ないルールを示す文字列比較ルール表18後述を有している。リントチェック結果変換部11は、リントチェック結果22を入力とし、文字列比較ルール表18を参照しながら、リントチェック結果22で指摘された箇所のうち、非活性であっても問題ないルールに対応する箇所を非活性箇所非活性回路として抽出する。そして、抽出された非活性箇所をシミュレータ12が読めるフォーマットに変換して、非活性リスト23として出力する。シミュレータ12は、生成された非活性リスト23及びRTLソースコード21を入力とし、非活性リスト23に記載のある非活性箇所非活性回路をカバレッジ対象外と設定して機能シミュレーションを行なう。カバレッジ取得部13は、機能シミュレーション結果を入力とし、カバレッジ結果としてのカバレッジデータ24を抽出する。カバレッジデータ24は、機能シミュレーション時にRTLソースコード21で記述された回路記述においてどの記述が実行され、どの記述が実行されなかったかを示すデータである。カバレッジデータ24では、非活性リスト23に記載のある非活性箇所が、カバレッジ対象外であるため省かれている。表示装置14は、カバレッジ取得部13から出力されたカバレッジデータ24をカバレッジ結果として表示する。このとき、非活性リスト23に記載のある非活性箇所コードが省かれているため、検証を不要とするコードと検証を必要とするコードとを、コード仕様と照合しながら確認する作業を減少させることができる。すなわち、活性化されていない非活性な回路及びその原因の特定が容易にできる。それにより、検証作業にかかる時間が削減され、設計コストも低減することができる。次に、リントチェックツール10が出力するリントチェック結果22について説明する。図5は、リントチェック結果22の一例を示している。図5はあるRTLソースコード21に対してリントチェックを行った結果22であり、本発明はこの例に限定されるものではない。リントチェック結果22は、ルールと、メッセージと、ファイル名と、行数と、RTL記述とを互いに関連付けており、複数行で構成されている。ルールは、リントチェックにおいて検出されたエラー/ワーニングの種類を記号で表したものである。この図5においては、例えば、仮に、AAA、BBBB、CCC、...、のような記号で示している。メッセージは、エラー/ワーニングのメッセージであり、エラー/ワーニングの種類を表したものである。この図5においては、例えば、3行目に示されるFixedInputFFは、入力固定のFFFlip-Flopであることを示し、ワーニングメッセージを意味している。ファイル名は、エラー/ワーニングの発生したRTLを含むファイルのファイル名であり、複数のファイルがある場合、どのファイルにエラー/ワーニングが発生したのかを表したものである。この図5においては、例えば、3行目に示されるワーニングFixedInputFFは、ファイルbrd.vで発生したことを示している。行数は、ファイル中のエラー/ワーニングの発生したRTLの行数行番号である。この図5においては、例えば、3行目に示されるワーニングFixedInputFFは、ファイルbrd.vの139行目で発生したことを示している。RTL記述は、エラー/ワーニングの発生したRTLの階層を含めた記述を表したものである。この図5においては、例えば、3行目に示されるワーニングFixedInputFFは、RTL記述Flip-flop‘○○□□_input.SCATRCNT[15:14]start_det’hasfixedinputvalue‘0’に発生したことを示している。次に、リントチェック結果変更部11の有する文字列比較ルール表18について説明する。図6は、文字列比較ルール表18の一例を示している。図6は有るリントチェックツール10に対応して設定される文字列比較ルール表18であり、本発明はこの例に限定されるものではない。文字列比較ルール表18は、リントチェックにおいて検出されたエラー/ワーニングの種類ルールのうち非活性であっても問題ないルールを判断するためのものである。ルール200と非活性理由201とを互いに関連付けており、複数行で構成されている。ルール200は、リントチェックツール10によるリントチェックの結果が出力するエラーやワーニングのうち、固定値や浮き信号のものであり、種類を記号で表した文字列で構成される。これらを有する回路は、非活性であっても問題が無い回路であり、例えば、回路の流用による未使用機能の回路や、仕様上ツール対応の冗長な回路、及び、RTL記述の見易さのための意図的冗長な回路である。非活性理由201は、非活性であっても問題の無い理由を説明するものであり、文字列で構成される。これらは、リントチェックツール10の構成や機能に対応して設定される。この図6においては、例えば、2行目に示されるルールDDDDは、非活性であっても問題ないルールであり、その理由はA固定値であることを示している。また、4行目に示されるルールAAAは、非活性であっても問題ないルールであり、その理由はB浮き信号であることを示している。次に、リントチェック結果変更部11が生成する非活性リスト23について説明する。図7は、非活性リスト23の一例を示している。図7は図5のリントチェック結果22から図6の文字列比較ルール表18に則って作成した非活性リスト23であり、本発明はこの例に限定されるものではない。非活性リスト23は、回路部分を示すRTL記述とコメントとで構成される。RTL記述は、リントチェック結果22図5から、文字列比較ルール表18図6のルールに則って非活性であっても問題が無いと判断されて抽出された、RTLの階層を含めた記述である。コメントは、非活性である理由であり、特にフォーマットに規則はない。例えば、図5のリントチェック結果22において、2行目に示されるルールBBBBは、図6の文字列比較ルール表18において、B浮き信号という非活性理由201を有するルール200に含まれている。したがって、図7の非活性リスト23において、図5の2行目のRTL記述のうち、回路部分を示す○○□□_input.SCATRCNT[15:14]start_detがRTL記述として抽出され、非活性理由のB浮き信号がコメントとして抽出され、互いに関連付けられている。次に、本発明の実施の形態に係る論理設計検証方法論理設計検証システムの動作について説明する。図8は、本発明の実施の形態に係る論理設計検証方法論理設計検証システムの動作を示すフローチャートである。内部又は外部の記憶装置に格納された検証対象であるRTLソースコード21がリントチェックツール10に入力される。RTLソースコード21は、文法上又は設計上の予め設定された規則に違反していないかについて既に検証されている。リントチェックツール10は、入力されたRTLソースコード21のリントチェックを実行し、その結果をリントチェック結果22例示:図5として出力するステップS01。リントチェック結果変換部11は、リントチェック結果22例示:図5を入力とし、文字列比較ルール表18例示:図6を参照しながら、リントチェック結果22で指摘された箇所のうち、非活性であっても問題ないルールに対応する箇所を非活性箇所非活性回路として抽出する。そして、シミュレータ12が読めるフォーマットに変換した非活性リスト23例示:図7を生成して出力するステップS02。シミュレータ12は、生成された非活性リスト23例示:図7及びRTLソースコード21を入力とし、非活性リスト23に記載のある非活性箇所非活性回路をカバレッジ対象外と設定して、機能シミュレーションを実行するステップS03。カバレッジ取得部13は、機能シミュレーション結果を入力とし、動作していないソースコードを抽出してカバレッジデータ24として出力するステップS04。このとき、カバレッジデータ24では、非活性リスト23例示:図7に記載のある非活性箇所が省かれている。表示装置14は、カバレッジ取得部13から出力されたカバレッジデータ24をカバレッジ結果として表示するステップS05。後述されるように、その表示には、非活性であるが、検証パターン不足なため除外できない回路や原因解析不足のため除外できない回路に対応するRTL記述が表示される。非活性であるが問題が無い回路非活性箇所/回路は表示されない。カバレッジデータ24に、非活性であるが、検証パターン不足なため除外できない回路や原因解析不足のため除外できない回路に対応するRTL記述が無くなれば、カバレッジが100となり、検証は終了となるステップS06:Yes。しかし、非活性であるが、検証パターン不足なため除外できない回路や原因解析不足のため除外できない回路に対応するRTL記述ソースコードが残っている場合、設計者は、表示装置14に表示されたカバレッジデータ24を解析する。そして、例えば、出力されたソースコードが不要コードである場合には、非活性リスト23に追加して、次回の機能シミュレーションにおいてカバレッジ対象外となるようにする。また、例えば、出力されたソースコードが未検証コードの場合には検証項目テストパターンを追加するステップS07。そして、ステップS03に戻る。以上のようにして、本実施の形態における論理設計検証方法論理設計検証システムの動作が実行される。次に、非活性リスト23の作成方法、すなわち、本実施の形態のリントチェック結果変換部11の処理手順ステップS02について説明する。図9は、図8のステップS02の詳細を示すフローチャートである。リントチェック結果変換部11は、まず、リントチェックツール10が出力したリントチェック結果22図5を一行読み込むステップS100。次に、リントチェック結果変換部11は、読み込んだリントチェック結果22の文字列をスペースで分割し、非活性リスト23を生成するためのデータとして配列に代入するステップS101。続いて、リントチェック結果変換部11は、ステップS101で生成したデータの配列を順番に解析するために、配列の変数iに1を入力するステップS102。その後、リントチェック結果変換部11は、文字列比較ルール表18図6にあるルール200の文字列と読み込んだリントチェック結果22の文字列とを比較するステップS103。読み込んだリントチェック結果22の文字列が、文字列比較ルール表18にあるルール200の文字列のいずれかと一致致した場合、ステップS104に進む。一致しない場合、ステップS107に進む。次に、リントチェック結果変換部11は、データの配列の変数iをインクリメントするステップS104。続いて、リントチェック結果変換部11は、読み込んだリントチェック結果22の文字列から、RTLの階層を含む記述を、フルパスで記述している文字列図5のリストの‘’で囲まれた文字列を抽出し、データの配列に代入するステップS105。その後、リントチェック結果変換部11は、データの配列に格納されている内容を非活性化リスト23図7に書き込むステップS106。この時、非活性理由201の文字列図6などをコメントとして書き込んでもよい。次に、リントチェック結果変換部11は、リントチェック結果22のリストの全行の処理が終了したかを判断するステップS107。リントチェック結果変換部11は、全行を終了していなければステップS100に戻り、次の行に対して処理を実行する。全行を終了していれば、処理を終了する。上記図9のステップS02の処理ステップS100~S106の一例を、図5のリントチェック結果22の1行目の浮き信号を示すルール‘AAA’を一例として説明する。ステップS100において、リントチェック結果変換部11は、このリントチェック結果22の1行目を読み込む。このリントチェック結果22において、ルール‘AAA’では、RTLのファイル名を示すbrd.vの714行目に記載されている出力端子‘fff0_psel’が浮き端子であることを示すワーニングメッセージが出力されている。次に、ステップS103において、リントチェック結果変換部11は、図6の文字列比較ルール表18のルール200の文字列のいずれかと、ルール‘AAA’とが一致するかを判断する。その結果、図6の非活性理由201であるB浮き信号における、ルール200の1番目に示される‘AAA’と、ルール‘AAA’とが一致すると判断する。そして、ステップS106において、リントチェック結果変換部11は、図7の非活性リスト23において、1行目に‘AAA’の出力端子名である‘fff0_psel’図5をRTL記述として、及び、非活性理由の文字列である‘B浮き信号’図6をコメントとしてそれぞれ書き込む。上記図9のステップS02の処理ステップS100~S106の一例を、図5のリントチェック結果22の4行目の固定値を示すルール‘DDDD’を一例として説明する。ステップS100において、リントチェック結果変換部11は、このリントチェック結果22の4行目を読み込む。このリントチェック結果22において、ルール‘DDDD’では、RTLのファイル名を示すbrd.vの856行目に記載されている端子‘○○.××.CH0.□.××WW.WI15[14]’が固定値であることを示すワーニングのメッセージが出力されている。次に、ステップS103において、リントチェック結果変換部11は、図6の文字列比較ルール表18のルール200の文字列のいずれかと、ルール‘DDDD’とが一致するかを判断する。その結果、図6の非活性理由201であるA固定値における、ルール200の1番目に示される‘DDDD’と、ルール‘DDDD’とが一致すると判断する。そして、ステップS106において、リントチェック結果変換部11は、図7の非活性リスト23において、4行目に‘DDDD’の端子名である‘○○.××.CH0.□.××WW.WI15[14]’図5をRTL記述として、及び、非活性理由の文字列である‘A固定値’図6をコメントとしてそれぞれ書き込む。以上の例のようにステップS100~S106を実行した後、ステップS107において、リントチェック結果22のリストが終了したかを判断し、リストの全行の変換処理を行なうことにより、図7に示す非活性リスト23を完成させる。本実施の形態において、シミュレータ12は、作成された非活性リスト23に記載された回路をカバレッジ対象外としてシミュレーションを行う。そのため、浮き信号や固定値の非活性回路が省かれたカバレッジ結果を出力することができる。図10は、表示装置14でのカバレッジ結果の表示画面の一例である。この図は、図3の特許文献1に記載された設計検証システムの表示画面との対比がしやすいように記載している。図10の表示画面は、図3の表示画面と比較して、回路の流用による未使用機能の回路や、仕様上ツール対応の冗長な回路、及び、RTL記述の見易さのための意図的冗長な回路などが、非活性であっても問題の無い非活性回路として省かれる。ため、カバレッジ結果の表示を削減してより見やすくすることができる。以上、説明したとおり、本実施の形態ではリントチェック結果22から生成した非活性リスト23を非活性箇所の情報としてシミュレータ12に入力してカバレッジ対象外として機能シミュレーションを実行することにより、非活性箇所をカバレッジ結果に出力しないようにしている。そのため、カバレッジ結果が減少してイタレーションループが減るため、カバレッジ解析が容易となり解析時間が短縮されて検証TATTurnAroundTimeが削減される効果がある。第1の変形例次に、本発明の実施の形態に係る論理設計検証システムの第1の変形例の構成について説明する。図11は、本発明の実施の形態に係る論理設計検証システムの第1の変形例の構成を示すブロック図である。論理設計検証システム1aは、RTLソースコード変換部15を更に具備している点で、図4の構成と異なっている。RTLソースコード変換部15は、RTLソースコード21と非活性リスト23図7を入力とし、RTLソースコード21を、非活性リスト23図7に記載のある回路がカバレッジ対象外になるように変換する。そして、RTLソースコード変換部15は、変換後のRTLソースコード21をシミュレータ12に入力する。すなわち、RTLソースコード21は、シミュレータ12において非活性リスト23図7をカバレッジ対象外とされるのではなく、シミュレータ12に入力される前にRTLソースコード変換部15において非活性リスト23図7がカバレッジ対象外とされることになる。このとき、シミュレータ12は、その変換後のRTLソースコード21について機能シミュレーションを実行する図8:ステップS03。この場合においても、図4の構成を用いた場合と同様の作用効果を得ることができる。また、シミュレータ12に、非活性リスト23図7をカバレッジ対象外として受け付けるような機能が無い場合、本変形例が特に有効である。第2の変形例次に、本発明の実施の形態に係る論理設計検証システムの第2の変形例の構成について説明する。図12は、本発明の実施の形態に係る論理設計検証システムの第2の変形例の構成を示すブロック図である。論理設計検証システム1bは、カバレッジデータ変換部16を更に具備している点で、図4の構成と異なっている。カバレッジデータ変換部16は、シミュレータ12が非活性リスト23を用いずにRTLソースコード21を機能シミュレーションしたときのカバレッジ取得部13からのカバレッジ結果を取得し、非活性リスト23に記載のある回路非活性箇所をカバレッジ対象外としてカバレッジ結果から除いて、カバレッジデータ24として出力する。すなわち、シミュレータ12による機能シュミレーション及びカバレッジ取得部13でのカバレッジ結果は通常通りとし、そのカバレッジ結果に対して非活性リスト23に記載のある回路非活性箇所の削除を行うものである。このとき、シミュレータ12は、元のRTLソースコード21について機能シミュレーションを実行する図8:ステップS03。カバレッジ取得部13は、機能シミュレーション結果を入力とし、動作していないソースコードを抽出してカバレッジ結果として出力する図8:ステップS04。その後、カバレッジデータ変換部16が、カバレッジ結果から非活性リスト23に記載のある回路非活性箇所を除いて、カバレッジデータ24として出力する。表示装置14は、カバレッジデータ変換部16から出力されたカバレッジデータ24をカバレッジ結果として表示するステップS05。この場合においても、図4の構成を用いた場合と同様の作用効果を得ることができる。また、シミュレータ12に、非活性リスト23図7をカバレッジ対象外として受け付けるような機能が無い場合、本変形例が特に有効である。なお、論理設計検証システム1、1a、1bの各構成例示:リントチェックツール10、リントチェック結果変換部11、シミュレータ12、カバレッジ取得部13、RTLソースコード変換部15、カバレッジデータ変換部16は、ソフトウェアで実現されていても良いし、ハードウェアで実現されていても良いし、ハードウェアとソフトウェアとの組合せで実現されていても良い。本発明のプログラム及びデータは、コンピュータ読取可能な記憶媒体に記録され、その記憶媒体から情報処理装置に読み込まれても良い。本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。