三次元コンピュータ処理チップスタックを製造する方法であって、前記方法は、ホスト層を前加工するステップであって、前記ホスト層の第一平面側に、相互に対し異種の特性を有する事前作製されたチップを受けるためのキャビティを形成するステップであって、前記キャビティは前記異種の特性の前記チップを収容するように形成される、前記形成するステップ、前記チップを前記ホスト層上の対応するキャビティ中に配置するステップ、および前記チップを前記キャビティのそれぞれの表面に接合し、これにより、前記ホスト層および前記チップを通して円滑な表面を有するエレメントを形成するステップ、を含む、前記前加工するステップと、前記ホスト層を少なくとも一つの他の層とともに前記スタック中に集積するステップと、を含む方法。前記ホスト層中に配置された前記チップの間で通信が可能になるように、前記エレメント上にプログラム可能配線を構成するステップ、をさらに含む、請求項1に記載の方法。前記異種の特性は、アスペクト比のバリエーションを含む、請求項1に記載の方法。前記異種の特性は、サイズのバリエーションを含む、請求項1に記載の方法。前記異種の特性は、厚さのバリエーションを含む、請求項1に記載の方法。前記異種の特性は、供給電圧のバリエーションを含む、請求項1に記載の方法。前記異種の特性は、クロック仕様のバリエーションを含む、請求項1に記載の方法。前記チップの各々は、相異なる供給電圧およびクロックグリッドを含むように構成され、電力およびクロックの分配ネットワークおよび動作仕様が他のチップと互換性がない、請求項1に記載の方法。前記キャビティは、前記ホスト層の少なくとも一つの側をエッチングすることによって形成される、請求項1に記載の方法。前記ホスト層上に前記キャビティを形成するステップは、前記チップを受けるための前記キャビティを前記ホスト層上にエッチングするステップを含み、前記チップは、前記スタックの個別要求事項に基づいて前記ホスト層上に包含するため選択され、前記ホスト層は、前記チップを受けた後、前記少なくとも一つの他の層とともに集積されて前記スタックを形成し、集合的に機能して前記スタックの前記個別要求事項を満たす、請求項1に記載の方法。前記ホスト層は熱伝導性材料で形成され、前記ホスト層は、前記ホスト層上の前記チップおよび前記少なくとも一つの他の層のコンポーネントによって生成された熱を前記熱伝導性材料を通して放散する、請求項1に記載の方法。前記ホスト層は内蔵の金属構造体を含み、前記ホスト層は、前記チップによって生成された熱を前記内蔵の金属構造体を通して放散する、請求項1に記載の方法。前記ホスト層はメッシュ構造体を含んで構成され、前記ホスト層は、前記メッシュ構造体を介し、前記三次元コンピュータ処理チップスタックをアルファ放射線から遮蔽する、請求項1に記載の方法。前記チップは少なくとも一つのパッチチップを含む、請求項1に記載の方法。前記チップは、所定の機能を有する、事前製造され事前試験されたモジュール式コンピュータチップのセットから選択され、前記所定の機能は、アクセラレイションと、暗号化と、冗長付与と、を含む、請求項1に記載の方法。前記ホスト層を前加工するステップは、前記ホスト層を前記少なくとも一つの他の層と整列させるため、前記ホスト層上にアライメントマーク部を設けるステップであって、前記ホスト層は、前記ホスト層を貫通して指向されるレーザビームを介して前記少なくとも一つの他の層と整列され、前記ホスト層と前記少なくとも一つの他の層とは、前記レーザビームが、前記ホスト層および前記少なくとも一つの他の層に設けられたアライメント穴を通過すれば、うまく整列されている、前記設けるステップ、をさらに含む、請求項1に記載の方法。前記ホスト層を前加工するステップは、前記ホスト層の第二平面側上にキャビティを形成するステップであって、前記ホスト層の前記第二平面側は前記ホスト層の前記第一平面側の反対側に水平に対置され、前記ホスト層の前記第二平面側上の前記キャビティは、異種の特性を使って事前作製されたチップを受けるように形成され、前記ホスト層の前記第二平面側上の前記キャビティは前記異種の特性の前記チップを収容するように形成され、前記第一平面側は前記ホスト層の底面部に相当し、前記第二平面側は前記ホスト層の上面部に相当する、前記形成するステップ、をさらに含む、請求項1に記載の方法。前記チップの各々は、前記ホスト層に配置されたときは、前記ホスト層上の他の前記チップとの電気的および機能的接続を欠いている、請求項1に記載の方法。三次元コンピュータ処理チップスタックであって前記スタック中に、少なくとも一つの他の層の上に配置されたホスト層であって、前記ホスト層は、その上面に、相互に対し異種の特性で事前作製されたチップを受けるためのキャビティを含み、前記キャビティは前記異種の特性の前記チップを収容するように形成され、前記チップは、前記キャビティのそれぞれの表面に接合され、これにより、前記ホスト層および前記チップを通して円滑な表面を有するエレメントが形成される、前記ホスト層を含む、前記三次元コンピュータ処理チップスタック。前記ホスト層上に配置された前記チップの間で通信が可能になるように、前記エレメント上に構成されたプログラム可能配線、をさらに含む、請求項19に記載の三次元コンピュータ処理チップスタック。前記異種の特性は、サイズのバリエーション、厚さのバリエーション、供給電圧のバリエーション、クロック仕様のバリエーション、アスペクト比のバリエーション、技術世代のバリエーション、および別種の技術、の少なくとも一つを含む、請求項19に記載の三次元コンピュータ処理チップスタック。前記チップの各々が、専用の電源および専用のクロックグリッドを含むよう構成される、請求項19に記載の三次元コンピュータ処理チップスタック。前記キャビティは、前記ホスト層をエッチングすることによって形成される、請求項19に記載の三次元コンピュータ処理チップスタック。前記ホスト層上の前記キャビティは、前記チップを受けるようにエッチングされ、前記チップは、前記スタックの個別要求事項に基づいて前記ホスト層上に包含するために選択され、前記ホスト層は、前記チップを受けた後、前記少なくとも一つの他の層とともに集積され前記スタックを形成し、集合的に機能して前記スタックの前記個別要求事項を満たす、請求項19に記載の三次元コンピュータ処理チップスタック。前記ホスト層は熱伝導性材料で形成され、前記ホスト層は、前記ホスト層上の前記チップおよび前記少なくとも一つの他の層のコンポーネントによって生成される熱を前記熱伝導性材料を通して放散する、請求項19に記載の三次元コンピュータ処理チップスタック。前記ホスト層はメッシュ構造体を含んで構成され、前記ホスト層は、前記メッシュ構造体を介し、前記三次元コンピュータ処理チップスタックに対してアルファ放射線からの遮蔽を提供する、請求項19に記載の三次元コンピュータ処理チップスタック。前記チップは少なくとも一つのパッチチップを含む、請求項19に記載の三次元コンピュータ処理チップスタック。前記チップは、所定の機能を有する、事前製造され事前試験されたモジュール式コンピュータチップのセットから選択され、前記所定の機能は、アクセラレイションと、暗号化と冗長付与と、を含む、請求項19に記載の三次元コンピュータ処理チップスタック。前記ホスト層は、前記ホスト層を前記少なくとも一つの他の層と整列させるためのアライメントマーク部をさらに含み、前記ホスト層は、前記ホスト層を貫通して指向されるレーザビームを介して前記少なくとも一つの他の層と整列され、前記ホスト層と前記少なくとも一つの他の層とは、前記レーザビームが、前記ホスト層および前記少なくとも一つの他の層に設けられたアライメント穴を通過すれば、うまく整列されている、請求項19に記載の三次元コンピュータ処理チップスタック。三次元3Dコンピュータ処理チップスタックプランを生成し実装する方法であって、前記方法は、複数のクライアントからシステム要求事項を受信するステップと、前記システム要求事項から共通の処理構造体および技術を識別し、前記共通の処理構造体および技術を、前記3Dコンピュータ処理チップスタックプラン中の少なくとも一つの層に割り当てるステップであって、前記共通の処理構造体および技術は、所定数の前記クライアントに共通な処理構造体および技術の特徴を特定する、前記ステップと、前記システム要求事項から非共通の処理構造体および技術を識別し、前記非共通の処理構造体および技術を前記3Dコンピュータ処理チップスタックプラン中のホスト層に割り当てるステップであって、前記非共通の処理構造体および技術は、所定数の前記クライアントに共通性のない処理構造体および技術の特徴を特定する、前記ステップと、前記ホスト層上の前記非共通の構造体の配置および配線を決定し、配置情報を前記プラン中に格納するステップと、前記プランを製造設備に送信するステップであって、前記製造設備は、前記共通の構造体および技術を含む前記少なくとも一つの層と、前記非共通の構造体および技術を含む前記ホスト層との両方を生成し、割り当て事項および前記配置情報に従って、前記ホスト層および前記少なくとも一つの層を集積し、前記3Dコンピュータ処理チップスタックを形成する、前記送信するステップと、を含む、方法。三次元3Dコンピュータ処理チップスタックプランを生成し実装するためのコンピュータプログラム製品であって、前記コンピュータプログラム製品は、コンピュータプログラムコードが具現されたコンピュータ可読ストレージ媒体を含み、前記コンピュータプログラムコードは、コンピュータに実行されたとき、前記コンピュータに方法を実装させ、前記方法は、複数のクライアントからシステム要求事項を受信するステップと、前記システム要求事項から共通の処理構造体および技術を識別し、前記共通の処理構造体および技術を、前記3Dコンピュータ処理チップスタックプラン中の少なくとも一つの層に割り当てるステップであって、前記共通の処理構造体および技術は、所定数の前記クライアントに共通な処理構造体および技術の特徴を特定する、前記ステップと、前記システム要求事項から非共通の処理構造体および技術を識別し、前記非共通の処理構造体および技術を前記3Dコンピュータ処理チップスタックプラン中のホスト層に割り当てるステップであって、前記非共通の処理構造体および技術は、所定数の前記クライアントに共通性のない処理構造体および技術の特徴を特定する、前記ステップと、前記ホスト層上の前記非共通の構造体の配置および配線を決定し、配置情報を前記プラン中に格納するステップと、前記プランを製造設備に送信するステップであって、前記製造設備は、前記共通の構造体および技術を含む前記少なくとも一つの層と、前記非共通の構造体および技術を含む前記ホスト層との両方を生成し、割り当て事項および前記配置情報に従って、前記ホスト層および前記少なくとも一つの層を集積し、前記3Dコンピュータ処理チップスタックを形成する、前記送信するステップと、を含む、方法。モジュラリティおよび異種集積は、3D技術の重要な利点であるが、これらは同一サイズのチップに限られている。異種チップサイズの場合、アクセラレータチップを包含するチップの層または冗長層におけるシリコンの効率的な使用は難しい。というのは、これらの層は主プロセッサチップ自体よりも小さい傾向があるからである。主プロセッサチップよりも小さいチップを集積することにより、そのチップを主プロセッサと同じ寸法に拡張するためのフィラーとしてのシリコンの使用、もしくは、これらより小さなチップを包含する層の中にエアギャップがもたらされる。余分なシリコンの使用は非効率的であり、エアギャップの放置は、不均等な熱放散を生成し、チップ中にホットスポットをもたらす。しかしながら、チップサイズおよび複雑性は、歩留まり上の主要決定因子なので、アクセラレータ/冗長付与など、より小型で複雑性の低い層を集積することは歩留まりおよびコスト上で明確な利点がある。ヒートシンクと主プロセッサとの間にそれらより小さなチップが配置された場合、シリコン層と蓋との間またはシリコン層とヒートシンクとの間の熱接合材料が全体をカバーできない可能性がある。さらに、これらより小型のチップの整列は、下側層の主プロセッサが、通常これら小型のチップよりかなり大きく、異なるサイズのチップの層アライメント手順に容易に適応しないため、問題を生じることがある。ある例示的な実施形態は、三次元コンピュータ処理チップスタックを製造する方法を含む。本方法は、ホスト層を前加工するステップ、およびホスト層を少なくとも一つの他の層とともにスタックに集積するステップを含む。ホスト層は、相互に対し異種の特性を使って事前作製されたチップ群を受けるためのキャビティをホスト層上に形成し、チップをホスト層上の対応するキャビティに配置し、チップをキャビティのそれぞれの表面に接合させ、これによりホスト層およびチップを通して円滑な表面を有するエレメントを形成することによって前加工される。さらなる例示的な実施形態は、三次元コンピュータ処理チップスタックを含む。該三次元コンピュータ処理チップスタックは、スタック内に、少なくとも一つの他の層上に配置されたホスト層を含む。ホスト層は、その上に、相互に対し異種の特性を使って事前作製されたチップ群を受けるためのキャビティを含む。キャビティは、異種の特性のチップを収容するように形成される。チップはキャビティのそれぞれの表面に接合され、これによりホスト層およびチップを通して円滑な表面を有するエレメントが形成される。さらなる例示的な実施形態は、三次元3Dコンピュータ処理チップスタックプランを生成し実装する方法を含む。本方法は、複数のクライアントからシステム要求事項を受信するステップと、該システム要求事項から共通の処理構造体および技術を識別するステップと、該共通の処理構造体および技術を、3Dコンピュータ処理チップスタックプラン中のある層に割り当てるステップとを含む。共通の処理構造体および技術は、所定数のクライアントに共通な処理構造体および技術の特徴を特定する。また、本方法は、システム要求事項から非共通の処理構造体および技術を識別するステップと、該非共通の処理構造体および技術を3Dコンピュータ処理チップスタックプラン中のホスト層に割り当てるステップとを含む。非共通の処理構造体および技術は、所定数のクライアントに共通性のない処理構造体および技術の特徴を特定する。また、本方法は、ホスト層上の非共通の構造体の配置および配線を決定するステップと、配置情報をプラン中に格納し、該プランを製造設備に送信するステップとを含む。製造設備は、共通の構造体および技術を含む層と、非共通の構造体および技術を含むホスト層との両方を生成する。また、製造設備は、割り当て事項および配置情報に従って、ホスト層および他の層を集積し、3Dコンピュータ処理チップスタックを形成する。さらなる例示的な実施形態は、三次元3Dコンピュータ処理チップスタックプランを生成し実装するためのコンピュータプログラム製品を含む。本コンピュータプログラム製品は、コンピュータプログラムコードが具現されたコンピュータ可読ストレージ媒体を含み、該コードはコンピュータによって実行されたとき、そのコンピュータに方法を実施させる。本方法は、複数のクライアントからシステム要求事項を受信するステップと、該システム要求事項から共通の処理構造体および技術を識別するステップと、該共通の処理構造体および技術を、3Dコンピュータ処理チップスタックプラン中の少なくとも一つの層に割り当てるステップとを含む。共通の処理構造体および技術は、所定数のクライアントに共通な処理構造体および技術の特徴を特定する。また、本方法は、システム要求事項から非共通の処理構造体および技術を識別するステップと、該非共通の処理構造体および技術を3Dコンピュータ処理チップスタックプラン中のホスト層に割り当てるステップとを含む。非共通の処理構造体および技術は、所定数のクライアントに共通性のない処理構造体および技術の特徴を特定する。また、本方法は、非共通の構造体のホスト層上の配置および配線を決定するステップと、配置情報をプラン中に格納し、該プランを製造設備に送信するステップとをさらに含む。製造設備は、共通の構造体および技術を含む層と、非共通の構造体および技術を含むホスト層とを生成し、割り当て事項および配置情報に従って、ホスト層および他の層を集積し、3Dコンピュータ処理チップスタックを形成する。本発明の技法を介して、さらなる特質および利点が実現される。本発明の他の実施形態および態様が本明細書で詳細に説明され、これらは請求される発明の一部と見なされる。本発明の利点および特質をよりよく理解するため、説明および図面を参照されたい。ここで図面を参照すると、いくつかの図面において同様なエレメントには同様な番号が付されている。本発明のある例示的な実施形態は、改良された三次元3Dコンピュータ処理チップスタックを提供する。本例示的な3Dコンピュータ処理チップスタックは、改良された設計モジュラリティを提供し、該3Dコンピュータ処理チップスタック中で用いられる異種の集積層を収容する。ここで図1Aおよび図1Bに転じ、例示的な3Dコンピュータ処理チップスタック100Aの側面図および平面図それぞれについて以下に説明する。この3Dコンピュータ処理チップスタック100Aとは、ある集積回路チップのシステムをいい、複数の層例、層110、112、および114を含む。層110、112、および114は、半導体材料で形成し、ロジック、メモリ、およびコアプロセッサなど、多様なコンポーネントまたは構造体を含めることができる。層110、112、および114は、集積例、積層されて3Dコンピュータ処理チップスタック100Aの一部を形成する。例えば、層112を層114の上に配置することができ、層110を層112の上に配置することができる。図1では、3つの層110、112、および114が、3Dコンピュータ処理チップスタック100Aの一部を形成するように示されているが、当然のことながら、例示的な諸実施形態の利点を実現するために、追加のまたはより少ない層を用いることが可能である。また、ある例示的な実施形態において、3Dコンピュータ処理チップスタック100Aは、いくつかのチップ108を受けるための専用領域106が上に形成されたホスト層104A本明細書ではキャリヤ層ともいうも含む。これらのチップ108本明細書ではチップレットともいうは、これらチップレットの選択された組分けから、コアの多様なバリエーションが構成され、カスタム化された機能が生成できるようにモジュール化された、マイクロプロセッサコアのサブシステムとして定義することができる。一つの例示として図1Bに示されるように、ホスト層104Aは7個のチップ108を含む。ただし、典型的な諸実施形態の利点を実現するために、追加のまたはより少ないチップ108を用いることも当然のことながら可能である。ある例示的な実施形態において、チップ108の各々は、専用の電源および専用のクロックグリッドを含み、これらの各々は他のものとは独立して動作する。ある例示的な実施形態において、チップ108は、さまざまな電圧源およびクロックグリッドに対応し、相互に互換性である必要はない例えば、電力およびクロック配分ネットワークおよび動作仕様が他のチップと互換性がない。スタック100Aに集積された後、チップ108は、例えば配線または配線メッシュを介して、層110、112、および114に通信可能に連結される。ただし、チップ108は、ホスト層104Aには電気的に接続されない。代わりに、3Dコンピュータ処理チップスタック100Aは、チップ108が3D処理チップスタック100Aの他の層110、112、および114と通信することを可能にする、配線格子図示せずなどのプログラム可能な接続も含む。ある例示的な実施形態において、チップ108の各々は、層110、112、および114の任意の層中の他のコンポーネントとも通信可能に連結することができる。さまざまな種類のチップ108を製造し、ホスト層104A上に配置されたチップ108の少なくとも一つがチップ108の他のチップの特性とは異なる特性を有するようにできる。これらの異種の特性には、例えば、チップサイズ、アスペクト比、厚さ、動作点仕様例、クロック周波数、供給電圧など、配線層の数および特性、並びに別種の技術の使用のバリエーションを含めることができる。チップ108に用いられる別種の技術の例には、例えば、22、32、および45ナノメータnmチップを含めることができる。チップ108は、多様な機能に対して作製することができる例えば、チップ108は、キャッシュチップ、浮動小数点アクセラレータ、暗号化および解読アクセラレータ、または当該技術分野で周知の他の任意のコンピュータチップとすることができる。ホスト層104Aをエッチングして、ホスト層104A上に専用領域DR:dedicatedregion106を形成し、特定のチップのサイズおよび厚さを収容するのに十分なサイズの開口部またはキャビティを生成することができる。ホスト層104A上のエッチングの寸法例、長さ、幅、および深さは、所望のチップ108の長さ、幅、および厚さの寸法に対応する。さらに、ホスト層104Aをエッチングしてエッチング停止部を形成し、専用領域106に対する境界を生成することができる。ある例示的な実施形態において、ホスト層104Aは、チップ108および下側の層110、112、および114に対して増強された冷却を提供するために、熱伝導性材料例、シリコンで作製することができる。3Dコンピュータ処理チップスタック100Aの熱放散は、熱伝導性材料の使用によって改善することが可能である。チップ108は、ホスト層104Aに電気的に接続されていない代わりに、例えば、チップ108は、これらがホスト層104A上に集積された後、ホスト層104A上に設けられたプログラム可能配線または配線メッシュを介し、他の層110、112、および114に通信可能に連結される。さらに、ホスト層104Aには、熱伝導性を向上させるための例えば、チップ108および他のスタックエレメントから蓋102への熱伝導を向上させるための、Cu熱ビア、内蔵冷却チャネル、金属メッシュ構造体、および特殊界面材料などのインフラストラクチャまたは材料図示せずを含めることができ、それによって、ホスト層104A上に配置されたチップ108は、ホスト層104Aの作製に使われた熱伝導性材料を介して該インフラストラクチャまたは材料との一様なコンタクトを備え、これにより、3Dコンピュータ処理チップスタック100Aの熱伝導性が向上する。ホスト層104A上に配置されたチップ108は、ホスト層104Aへのこのインフラストラクチャの適用を介し、それらの対応する専用領域106のそれぞれの表面に接合され、これにより、ホスト層104Aおよびチップ108によるモノリシックなエレメントが形成される。このモノリシックな態様は、図1Aの例示的なホスト層104Aに示されるように、円滑でシームレスな表面を備えている。別の諸実施形態において、熱伝導性材料もしくは熱伝導性を向上させるための内蔵金属構造体またはその両方を有するホスト層104Aは、下側層110、112、および114に対し冷却もしくは遮蔽またはその両方を提供するために、チップ108のない状態で使うことも可能である。ホスト層104Aの材料の遮蔽特性は、それがなければ干渉を生じさせる可能性のあるアルファ線に対して保護をする。また、3Dコンピュータ処理チップスタック100Aには蓋102が含まれており、これは、層104A、110、112、および114によって生成された熱の放散を促進するためのヒートシンクとすることができる。蓋102は、例えば、図1Aで示されるように、ホスト層104Aの上面に配置することができる。また、3Dコンピュータ処理チップスタック100Aには、3Dコンピュータ処理チップスタック100Aを、これが中で動作することになるハードウェアデバイス図示せずに接続する機能をする接続ピン116図1Aも含めることができる。図1Bに示されるように、ホスト層104Aは、アライメントマーク118をさらに含む。アライメントマーク118は、ホスト層104Aを他の層110、112、および114と整列させるのに役立つ。例示的な実施形態において、当業者には明らかなように、アライメントマーク118は、レーザアライメントまたは他のアライメント技法を用いて層104A、110、112、および114を集積するために使われる。ホスト層104Aを他の層110、112、および114とともに集積する過程で、ホスト層104Aは、他の層110、112、および114の上に配置される図1Aに示されるように、層110、112、および114は垂直に積み重ねられる。層110、112、および114の各々は、ホスト層104Aのアライメントマーク部118の配置に一致するアライメント穴を含む。層104A、110、112、および114のアライメントは、レーザビームを、アライメントマーク118を通してポイントすることによってチェックすることができる。レーザビームが層104A、110、112、および114の全てを通って通過すれば、3D処理チップスタック100Aはうまく整列されている。チップ108はホスト層104Aに搭載されているので、ホスト層104Aが、他の層110、112、および114と整列されれば、チップ108も同様に適切に配列されたことになる。ここで、図2に転じ、3Dコンピュータ処理チップスタック100Bの側面図について以下に説明する。3Dコンピュータ処理チップスタック100Bには、図1Aで前述した多くのエレメントを含めることができる。これらのエレメントついての重複する部分はここでさらなる説明はしない。この例示的な3Dコンピュータ処理チップスタック100Bとは、ある集積回路チップのシステムをいい、複数の層層110~114として示すを含む。これらの層には、図1Aで前述したのと同様な構造体および材料を含めることができる。層110~114は集積例、積層され、3Dコンピュータ処理チップスタック100Bの一部を形成する。図2に示された例示的な実施形態において、例えば、層112を層114の上に配置することができ、ホスト層104Bを層112の上に配置することができ、層110をホスト層104Bの上に配置することができる。ある例示的な実施形態において、ホスト層104Bは、第一平面側160底面部ともいうおよび第二平面側150上面部ともいうを含み、その両方の面上に、いくつかのチップ108を受けるための専用領域106が形成される。第一平面側160および第二平面側150は、ホスト層104Bの相互に反対側の面に水平に配置されている。チップ108については図1Aで十分に説明したので、ここでさらなる説明はしない。前述したのと同じまたは類似のエッチング技法を用いて、例えば図2に示したように、専用キャビティ106を、ホスト層104Bの両側の平面すなわち、上側部分150および下側部分160上に形成することができる。スタック100Bに集積された後、チップ108は、例えば配線または配線メッシュを介して、層110~114と通信可能に連結される。さらに、図1Aで前述したように、ホスト層104Bのチップ108は、ホスト層104Bには電気的に接続されない。代わりに、3Dコンピュータ処理チップスタック100Bは、チップ108が3D処理チップスタック100Bの他の層110~114と通信することを可能にする、配線格子図示せずなどのプログラム可能な接続も含む。ある例示的な実施形態において、チップ108の各々は、層110、112、および114の任意の層中の他のコンポーネントとも通信可能に連結することができる。さまざまな種類のチップ108を製造し、ホスト層104B上に配置されたチップ108の少なくとも一つがチップ108の他のチップの特性とは異なる特性を有するようにできる。これらの異種の特性には、例えば、チップサイズ、アスペクト比、厚さ、動作点仕様例、クロック周波数、供給電圧など、配線層の数および特性、並びに別種の技術の使用のバリエーションを含めることができる。ホスト層104Bをエッチングして、ホスト層104B上に専用領域106を形成し、特定のチップのサイズおよび厚さを収容するのに十分なサイズの開口部またはキャビティを生成することができる。ホスト層104B上のエッチングの寸法例、長さ、幅、および深さは、所望のチップ108の長さ、幅、および厚さの寸法に対応する。さらに、ホスト層104をエッチングしてエッチング停止部を形成し、専用領域106に対する境界を生成することができる。チップ108は、ホスト層104例えば、ホスト層104Aまたは104Bの実施形態の一つ上に配置するため、協働して各種の機能を遂行するように設計されたチップの種類のセットから選択される。ある例示的な実施形態において、チップ108が製造、試験され、チップ設計者は、例えば、顧客またはクライアントから提示されたカスタマイズ要求事項に基づいて、ホスト層104に含めるためのいくつかのチップ108を選択することができる。さらに、ホスト層104のモジュール式設計によって、モジュールコンポーネントの動作または作製方法の開示を必要とせずに、多様なモジュール式コンポーネントを使ったコンピュータプロセッサの効率的作製が可能になる。このようにして、製造者は、例えば軍用アプリケーションなどの制限的環境において、コンピュータプロセッサを安全に製造することができる。上記で示されたように、チップ108は、後工程での3Dコンピュータ処理チップスタック100への配置のために製造し、試験することができる。チップ108は、いずれか将来時に例えば、クライアントまたは顧客の要求事項の指示に応じてホスト層104に搭載できるので、チップ108は、大量のバッチで従って歩留まりを上げて、効率的に製造することができる。ホスト層104は、多様なチップサイズに対して構成されるので、チップ108はできるだけ小型に製作し、これにより、さらに歩留まりを向上させ、製造コストを低減することができる。さらに、チップ108は、独立した、スタンドアローンコンポーネントとして設計されるので、さらなる効率を実現することが可能である。これらの結果、各チップ108は個別に試験することが可能で、一切の欠陥チップを、3D処理チップスタック100の他のコンポーネントを犠牲にすることなく除去することができる。この特色は、3D処理チップスタック100の最終組み立ての前に、全コンポーネントが機能するのを確実にすることによって、3D処理チップスタック100の歩留まりをさらに向上させる。図3~図4は、ある例示的な実施形態における三次元コンピュータ処理チップスタックを形成するためのプロセスを表した流れ図を示し、図5は、ある例示的な実施形態による、クライアント要求事項のサンプル、およびこれらのクライアント要求事項から展開された三次元コンピュータ処理チップスタックプランを表したブロック図を示し、図6は、ある例示的な実施形態にいて、製造およびプラニングを実装できるシステムのブロック図を示す。図6のシステム400は、一つ以上のネットワーク406と通信する、コンピュータシステム402および製造設備404を含む。コンピュータシステム402は、例えば、デスクトップコンピュータなどの汎用コンピュータ処理デバイスとすることも、またはメインフレームコンピュータなどの高性能のシステムとすることもできる。ネットワーク群406は、例えば、インターネット、ローカルエリアネットワーク、広域ネットワーク、または各種ネットワークの組み合わせなど、当該技術分野で周知の任意のネットワークを含み得る。ある別の実施形態において、製造設備404は、例えばケーブル配線を介して、コンピュータシステム402と直接通信することができる。製造設備404には、図1で説明した3Dコンピュータ処理チップスタック100を含むコンピュータ処理チップを製造するためのさまざまな種類の処理設備を含めることができる。コンピュータシステム402は、本明細書で説明する例示的なプロセスを実装するためのロジック408を実行する。また、コンピュータシステム402は、例えば、製造業システムソフトウェア、製造リソース計画アプリケーションなど図示せずの主に製造業に関連する多様なアプリケーションを実行することも可能である。さらに、コンピュータシステム402には、本明細書で説明する例示的なプロセスを実装するのに使われるデータを格納するための内部および外部メモリを含めることもできる。コンピュータシステムのメモリに格納が可能なデータの種類には、例えば、クライアント要求事項410および製造プラン412本明細書では3Dコンピュータ処理チップスタックプランともいうを含めることができ、この両者についてはさらに後記で説明する。製造プロセス、三次元コンピュータ処理チップスタックプラニング、およびシステムを、図3~図4、図5、および図6に関連させて以下に説明する。ブロック202で、コンピュータシステム402において、いくつかのコンピュータ処理デバイスに対するシステム要求事項が受信され、ロジック408を介して分析される。例えば、図5に示されるように、クライアント1、2、および3のそれぞれに対し、システム要求事項の3つのセットがある。これらの要求事項は、ストレージ例えば、コンピュータシステム402のメモリ中に格納されたクライアント要求事項410から読み出すことが可能である。ブロック204で、ロジック408は、分析から得られた一切の共通の処理構造体および技術を識別する。共通の構造体および技術とは、所定の数または割合のクライアントの間で共有されるクライアント要求事項例えば、クライアントの95~100は、要求する製品例、スタック100に対し8つ以上の処理コアを要求する、などに対するコンポーネントおよび関係する技術をいう。また、これらの共通の構造体および技術は、ベースライン要求事項ともいわれ、例えば、クライアント1、2、および3からの集合的クライアント要求事項から補外推定される。ベースライン要求事項は、一つ以上の共用層110、112、および114への配置のため割り当て/保留される。図5に示されるように、全3つのクライアント1~3に共用される共通技術に22nm技術がある。ベースライン要求事項の他の例が、図5のボックス302に示されている。ブロック206で、ロジック408は、上記分析から、一切の非共通もしくは非互換性またはその両方の構造体を識別する。非共通の構造体とは、どのクライアントの間でも共用されていない、あるいはクライアントの少数または少ない割合で共用が可能な、クライアント要求事項に対するコンポーネントおよび技術をいう。非互換性の構造体および技術とは、これら要求事項の共通の構造体のいずれとも互換性のない、クライアント要求事項に対するコンポーネントおよび技術をいう。構造体/技術の種類の例は、例えば、修復またはパッチチップ、アクセラレータ、暗号化/解読、および冗長付与を含み得る。これらの非共通もしくは非互換性またはその両方の構造体は、ホスト層104上への配置のため割り当て/保留されるすなわち、前述のチップ108は、これらの非共通もしくは非互換性またはその両方の構造体または技術を反映している。非共通もしくは非互換性またはその両方の構造体および技術の例が、図5のボックス304に示されている。ボックス302および304中のデータは、合わさって、クライアント1~3から要求されたシステム要求事項の集合的構造体および技術306を形成する。ブロック208で、ロジック408は、ボックス304中の非共通/非互換性構造体に対するサイズおよびアスペクト比を計算する。例えば、チップ108が、同じ製造業者によって製造される場合しかして、製造業者がこれらのチップのサイズ/アスペクト比に対し全面的な統制を有する場合、サイズ取り計算は、可能性あるチップの使用面積の査定を行い、チップ108によって利用される面積を最大化する構成を選択することができる。ブロック210で、ロジック408は、ボックス304中の非共通もしくは非互換性またはその両方の構造体に対する相互接続要求事項を識別する。ブロック212で、ロジック408は、例えば、ボックス304中の非共通もしくは非互換性またはその両方の構造体および技術からクライアント要求事項を満たすために必要な、ホスト層104の数を算定する。この算定は、アスペクト比の計算、相互接続要求事項、およびホスト層104の寸法を使って行うことができる。ブロック214で、ロジック408は、ボックス302中のベースラインデータを、例えば製造プラン412の一つとして、製造設備404に例えばネットワーク406を介して送信し、製造設備404は、そのベースラインデータから例えば、層110、112、および114の各々の多様なインスタンスなどの共通の構造体並びに共用層を製造する。この製造プロセスには、集積プロセスの過程で、後工程での整列のための穴を層110、112、および114に設けるステップを含めることができる。また、これらの構造体は、集積プロセスの実施の前に試験をすることが可能である。ブロック216で、ロジック408は、ボックス304中の非共通もしくは非互換性またはその両方の構造体に対するクロックおよび電力配送要求事項を例えば、Vdd、Vcs、Fclk範囲およびターゲットレベルに関し、さまざまなチップ108の仕様書を調べ、これらの値の互換性を判定するなどして査定する。例えば、Vddターゲットおよびクロック範囲がオーバーラップする場合、ホスト層設計プランにおいて、ブロック302/304中の項目を切り替えることが可能である。あるいは、チップ108の一つ以上が、クロックおよび電圧配送インフラストラクチャを共用しまたは切り替えることができよう。ブロック218で、ロジック408は、ボックス304中の非共通/非互換性構造体のデータを例えばネットワーク406を介して製造設備404に送信し、製造設備404は、これら非共通もしくは非互換性またはその両方の構造体これらの構造体は、例えば前述のチップ108をいうを製造する。これらの構造体も、集積プロセスの実施の前に試験することができる。ブロック220で、ロジック408は、ホスト層104上の非共通もしくは非互換性またはその両方の構造体、および相互接続ブロック例、配線の配置を決定する。チップ108の配置は、さまざまな分析技法を使って決定することが可能である。例として、検討対象の因子には、ある層のコンポーネントを下側層の別のコンポーネントとオーバーラップさせる必要があるか、あるいは、コンポーネントを別のコンポーネントとオーバーラップさせる必要はないが、いくつかの他のエレメントと隣接している必要があるか、といったことが含まれよう。さらに、ロジック408は、共通エレメントの使用を共有する複数のチップ108を一緒に近接配置することによって、共用エレメントを十分に活用するように構成することができる。ロジック408は、この情報を例えば、ネットワーク406を介して製造設備404に送信し、製造設備404はホスト層104を前加工する。これについては以下に説明する。ホスト層104は、熱伝導性材料で形成され、該熱伝導性材料を通して、ホスト層104上のチップ108、および共用層例えば、層110、112、および114のコンポーネント例、共通の構造体によって生成された熱の放散を促進する。ある例示的な実施形態において、ホスト層104は、これらチップ108および他の層をアルファ放射線から保護するよう構成される。ブロック222で、異種の特性を使って事前作製されたチップ108を受けるために、ホスト層104上に専用領域106が形成される。これら異種の特性の一つには、サイズのバリエーションが含まれる。他の異種の特性には、厚さ、アスペクト比、配線層の配線特性/枚数、供給電圧およびクロックの仕様、並びに別種の技術の使用を含めることができる。前述のように、この別種の技術には、例えば、22nm、32nm、および45nm技術を含めることができる。専用領域106キャビティは、異種の特性のチップを収容するように形成される例えば、専用領域106は、それぞれのチップ108のサイズに対応するサイズに形成される。専用領域106は、ホスト層104をエッチングすることによって形成することができる。例示的な諸実施形態において、ホスト層104が、チップ108および他の層110、112、および114とは別に製造されることは理解されよう。例示的な諸実施形態において、ホスト層104をエッチングしてチップ108のための開口部を生成することができる。さらなる例示的な諸実施形態では、ホスト層104をエッチングしてエッチング停止部を形成し、専用領域106に対する境界を生成することができる。ブロック224で、ホスト層104上にアライメントマーク部118が設置される。アライメントマーク部118は、ホスト層104を少なくとも一つの他の層例えば、層110、112、および114の一つ以上に整列させるよう構成される。ホスト層104は、ホスト層104を貫通して指向されるレーザビームを介して、他の層と整列させることができる。レーザビームがアライメントマーク部118経て層104、および他の層110、112、114に設けられたアライメント穴を通過すれば、ホスト層104と他の層とはうまく整列されている。ブロック226で、ホスト層104は、チップ108を、ホスト層104の対応する専用領域106に配置することによりさらに前加工される。上記で述べたように、チップ108の各々は、ホスト層104上に配置されたとき、ホスト層104上の他のチップ108との電気的および機能的接続を欠いている。さらに、前述のように、ホスト層104上に配置されたチップ108は、このインフラストラクチャのホスト層104への適用を介して、それらに対応する専用領域106のそれぞれの表面に接合され、これにより、ホスト層104とチップ108とのモノリシックなエレメントが形成される。このモノリシックな態様は、図1Aの例示的なホスト層104Aに示されるように、円滑でシームレスな表面を備えている。ブロック228で、ホスト層104は、上記ブロック224で説明したように、一つ以上の他の層例えば、層110、112、および114に整列される。ブロック230で、ホスト層104は、他の層例えば、層110、112、および114とともに集積または接合されて、スタック100を形成する。技術的な効果および利点には、効率的熱放散およびアルファ放射線からの保護の両方を提供する熱伝導性のホスト層104が含まれる。さらに、ホスト層104は、ホスト層104上に形成された専用領域106を介して、チップ108の配置およびアライメントのためのベース層を提供し、これは、3Dコンピュータ処理チップスタック100のための異種のチップ108の効率的な分離された製造を可能にする。本明細書で使用する用語は、単に特定の実施形態を説明する目的のためのものであり、本発明を限定することは意図されていない。本明細書で用いられる、単数形あるa、an、および該theは、文脈上明確に別途に示されていなければ、複数形も同じように含むことが意図されている。さらに、当然のことながら、本明細書で用いられる含むcompriseもしくは含んでいるcomprisingまたはその両方は、述べられた機能、完全体、ステップ、オペレーション、エレメント、もしくはコンポーネント、またはこれらの組み合わせの存在を特定するが、一つ以上の他の機能、完全体、ステップ、オペレーション、エレメント、コンポーネント、もしくはこれらの群、または上記の組み合わせの存在を排除するものではない。添付の請求項中のミーンズプラスファンクションまたはステッププラスファンクションの要素全ての、対応する構造、材料、動作および均等物は、具体的に請求された他の請求要素と組み合わせて機能を遂行するための、一切の構造、材料または動作を包含することが意図されている。本発明の記述は、例示および説明の目的で提示されたもので、網羅的であることも、または本発明を開示した形態に限定することも意図されていない。当業者には、本発明の範囲および思想から逸脱することのない多くの修改および変形が明白であろう。本実施形態は、本発明の原理および実際的な応用を最善に説明し、他の当業者が、意図する特定の用途に適したさまざまな修改を加えたさまざまな実施形態に関して、本発明を理解できるように選択し説明されたものである。当業者には明らかなように、本発明の態様は、システム、方法、またはコンピュータプログラム製品として具現することができる。従って、本発明の態様は、全体がハードウェアの実施形態、全体がソフトウェアの実施形態ファームウエア、常駐ソフトウェア、マイクロコードなどを含む、あるいは、ソフトウェアおよびハードウェア態様を組み合わせた実施形態の形を取ることができ、本明細書ではこれらは全て一般的に回路、モジュール、またはシステムといわれることもある。さらに、本発明の態様は、コンピュータ可読プログラムコードが具体化された、一つ以上のコンピュータ可読媒体群において具現化されるコンピュータプログラム製品の形を取ることもできる。一つ以上のコンピュータ可読媒体群の任意の組み合わせを用いることができる。コンピュータ可読媒体は、コンピュータ可読信号媒体、またはコンピュータ可読記憶媒体とすることができる。コンピュータ可読記憶媒体は、例えば、以下に限らないが、電子的、磁気的、光学的、電磁気的、赤外的、または半導体の、システム、装置、もしくはデバイス、あるいはこれらの任意の適切な組み合わせとすることができる。コンピュータ可読記憶媒体のさらに具体的な例非包括的リストには、一つ以上の配線を有する電気接続、携帯型コンピュータディスケット、ハードディスク、ランダムアクセスメモリRAM:randomaccessmemory、読み取り専用メモリROM:read-onlymemory、消去可能プログラム可能読み取り専用メモリEPROMerasableprogrammableread-onlymemoryまたはフラッシュメモリ、光ファイバ、携帯型コンパクトディスク読み取り専用メモリCD-ROM:compactdiscread-onlymemory、光記憶デバイス、磁気記憶デバイス、またはこれらの任意の適切な組み合わせが含まれよう。本文書の文脈において、コンピュータ可読記憶媒体は、命令実行システム、装置、またはデバイスによってまたはこれらに関連させて使用するためのプログラムを、包含または格納できる任意の有形媒体とすることもできる。コンピュータ可読信号媒体には、例えばベースバンド中にまたは搬送波の一部として具現されたコンピュータ可読のプログラムコードを有する、伝播データ信号を含めることができる。かかる伝播信号は、以下に限らないが、電磁気的、光学的、またはこれらの任意の適切な組み合わせを含め、さまざまな形態の任意の形を取ることができる。コンピュータ可読信号媒体は、コンピュータ可読記憶媒体ではないが、命令実行システム、装置、またはデバイスによってまたはこれらに関連させて使用するためのプログラムを通信、伝播、または伝送が可能な任意のコンピュータ可読媒体であり得る。コンピュータ可読媒体中に具現されたプログラムコードは、以下に限らないが、無線、有線、光ファイバケーブル、RFなど、またはこれらの任意の適した組み合わせを含め、任意の適切な媒体を用いて送信することができる。本発明の態様のオペレーションを実行するためのコンピュータプログラムコードは、JavaR、SmalltalkR、Cなどのオブジェクト指向プログラミング言語、および、Cプログラミング言語または類似のプログラミング言語などの従来式手続き型プログラミング言語を含め、一つ以上のプログラミング言語の任意の組み合わせで記述することができる。このプログラムコードは、スタンドアロンソフトウェアパッケージとしてユーザのコンピュータで全体的に実行することも、ユーザのコンピュータで部分的に実行することもでき、一部をユーザのコンピュータで一部を遠隔コンピュータで実行することもでき、あるいは遠隔のコンピュータまたはサーバで全体的に実行することもできる。後者のシナリオでは、ローカルエリアネットワークLAN:localareanetworkまたは広域ネットワークWAN:wideareanetworkを含む任意の種類のネットワークを介して、遠隔コンピュータをユーザのコンピュータに接続することもでき、あるいは例えばインターネットサービスプロバイダを使いインターネットを介し外部のコンピュータへの接続を行うこともできる。本発明の実施形態による方法、装置システムおよびコンピュータプログラム製品のフローチャート図もしくはブロック図またはその両方を参照しながら、本発明の態様を上記で説明した。当然のことながら、フローチャート図もしくはブロック図またはその両方の各ブロック、および、フローチャート図もしくはブロック図またはその両方中のブロックの組み合わせは、コンピュータプログラム命令によって実装可能である。これらのコンピュータプログラム命令を、汎用コンピュータ、特殊用途コンピュータ、またはマシンを形成する他のプログラム可能データ処理装置のプロセッサに供給することによって、そのコンピュータまたは他のプログラム可能データ処理装置のプロセッサを介して実行されるこれらの命令が、フローチャートもしくはブロック図またはその両方のブロックまたはブロック群中に規定された機能群/動作群を実装するための手段を生成するようにすることができる。また、これらのコンピュータプログラム命令を、コンピュータ、他のプログラム可能データ処理装置、または他のデバイスに対し特定の仕方で機能するよう命令することができるコンピュータ可読媒体に格納することによって、そのコンピュータ可読媒体に格納された命令が、フローチャートもしくはブロック図またはその両方のブロックまたはブロック群中に規定された機能/動作を実装する命令群を包含する製造品を生成するようにすることができる。さらに、コンピュータプログラム命令を、コンピュータ、他のプログラム可能データ処理装置、または他のデバイスにロードすることによって、これらコンピュータ上、他のプログラム可能装置上、または他のデバイス上で一連のオペレーションステップを実行させることにより、これらコンピュータ上または他のプログラム可能装置上で実行されるこれらの命令が、フローチャートもしくはブロック図またはその両方のブロックまたはブロック群中に規定された機能群/動作群を実装するためのプロセスを提供するような、コンピュータに実装されるプロセスを生成することもできる。前述のように、諸実施形態は、コンピュータに実装されるプロセスおよびこれらのプロセスを実行する装置の形で具現することができる。例示的な諸実施形態において、本発明は、一つ以上のネットワークエレメントによって実行されるコンピュータプログラムコード中に具現される。諸実施形態は、製造品として有形な媒体中に具現された命令を包含するコンピュータプログラムコードロジック504を有する、コンピュータ可用媒体502上のコンピュータプログラム製品500を含む。コンピュータ可用媒体502に対する例示的な製造品には、フレキシブルディスケット、CD-ROM、ハードドライブ、ユニバーサルシリアルバスUSB:universalserialbusフラッシュドライブ、または他の任意のコンピュータ可読ストレージ媒体を含めることができ、コンピュータプログラムコードロジック504がコンピュータ402にロードされ実行されたとき、コンピュータ402は、本発明を実行するための装置となる。諸実施形態は、例えば、ストレージ媒体に格納されるか、コンピュータにロードもしくは実行またはその両方がおこなわれるか、あるいは、電気配線または電気ケーブルを介する、光ファイバを通す、または電磁放射を介するなど、何らかの送信媒体を介して送信されるかの如何を問わず、コンピュータプログラムコードロジックを含み、該コンピュータプログラムコードロジックがコンピュータにロードされ実行されたとき、該コンピュータは、本発明を実行するための装置となる。汎用マイクロプロセッサに実装されたとき、該コンピュータプログラムコードロジックのセグメントは、該マイクロプロセッサを特定のロジック回路を生成するように構成する。図中のフローチャートおよびブロック図は、本発明のさまざまな実施形態による、システム、方法、およびコンピュータプログラム製品の実装可能なアーキテクチャ、機能、およびオペレーションを例示している。この点に関し、フローチャートまたはブロック図中の各ブロックは、規定の論理機能群を実装するための一つ以上の実行可能命令を含む、モジュール、セグメント、またはコードの部分を表し得る。また、一部の別の実装においては、ブロック中に記載された機能が、図に記載された順序を外れて行われることがあり得ることに留意すべきである。例えば、連続して示された2つのブロックが、実際にはほぼ同時に実行されることがあり、関与する機能によって、時にはこれらのブロックが逆の順序で実行されることもあり得る。さらに、ブロック図もしくはフローチャート図またはその両方の各ブロック、およびブロック図もしくはフローチャート図またはその両方中のブロック群の組み合わせは、特定の機能または動作を実施する、専用ハードウェアベースのシステム、または専用ハードウェアとコンピュータ命令との組み合わせによって実装可能なことにも留意すべきである。