"第1の方向に伸びる第1の制御線および前記第1の方向とは異なる第2の方向に伸びる第2の制御線を含み、前記第1の制御線の各々が可変インラインインピーダンスを含む、制御線のマトリクスと、高インピーダンスと低インピーダンスとの間で前記第1の制御線のうち選択した制御線の前記インラインインピーダンスを選択的に変更するように動作可能な第1のデバイスと、制御線の前記第2のセットの各々に各制御信号を選択的に適用するように動作可能であり、前記第1の制御線が前記第2の制御線と交差して前記マトリクスの交差点を形成する、第2のデバイスとを具備することを特徴とするシステム。前記制御信号は、ドライブ電圧であることを特徴とする請求項1に記載のシステム。前記マトリクスの前記交差点のうち1つに位置し、前記第1の制御線の各々が低インピーダンスを有し、アクティベーション閾値より上に閾値デバイスをチャージするのに十分高い電圧を有する前記第2の制御線の各々の前記駆動電圧が前記閾値デバイスをアクティブ状態に設定する、前記閾値デバイスをさらに具備することを特徴とする請求項2に記載のシステム。前記マトリクスの前記交差点のうち1つに位置し、前記第1の制御線の各々が低インピーダンスを有し、アクティベーション閾値より下に前記閾値デバイスのディスチャージを可能とするのに十分低い電圧を有する前記第2の制御線の各々の前記ドライブ電圧が前記閾値デバイスを非アクティブ状態に切り替える、閾値デバイスをさらに具備することを特徴とする請求項2に記載のシステム。前記第1の制御線は、前記調整可能なインラインインピーダンスが選択的に可変であるように、制御されたインピーダンス変更が可能な材料を具備することを特徴とする請求項1に記載のシステム。前記材料は、ペロブスカイトを具備することを特徴とする請求項5に記載のシステム。前記第1の制御線のうち1つの反対側に配置される第1の電極および第2の電極と、前記第1の制御線のうち前記1つの前記材料の前記抵抗を変更させるのに十分な電圧差を、前記第1の電極と前記第2の電極との間に適用するように動作可能なデバイスとをさらに具備することを特徴とする請求項5に記載のシステム。前記第1の制御線のうち前記選択した制御線は、前記第1の制御線のうち単一の制御線であることを特徴とする請求項1に記載のシステム。前記第1の制御線のうち前記単一の制御線は、低インピーダンスに設定される一方で、前記第1の制御線のうち全ての他の線は、高インピーダンスに設定されることを特徴とする請求項8に記載のシステム。前記第1の制御線のうち前記選択した制御線は、前記第1の制御線の全てであることを特徴とする請求項1に記載のシステム。前記第1の制御線の前記全ては、低インピーダンスに設定されることを特徴とする請求項10に記載のシステム。前記第2のデバイスは、前記第2の制御線の各々の両端に前記制御信号を適用することを特徴とする請求項1に記載のシステム。前記第1の制御線と前記第2の制御線との間で生成された電界の極性を周期的に反転するコントローラをさらに具備することを特徴とする請求項1に記載のシステム。マトリクスの交差点に位置する閾値デバイスの状態を切り替える方法であって、第1の制御線、第2の制御線、および前記第1の制御線と前記第2の制御線との交差点に位置する閾値デバイスを提供する過程と、アクティベート状態とデアクティベート状態との間で前記閾値デバイスを切り替える過程と、を具備し、前記切り替える過程は、前記第1の制御線のインラインインピーダンスを選択的に変更する過程と、前記第2の制御線に制御信号を選択的に適用する過程とを具備することを特徴とする方法。前記インラインインピーダンスを前記選択的に変更する過程は、前記第1の制御線にわたって電界を適用する過程を具備することを特徴とする請求項14に記載の方法。前記電界を前記適用する過程は、第1の電極および第2の電極に電圧差を適用し、前記配置された電極は、前記第1の制御線の反対側に配置されることを特徴とする請求項15に記載の方法。前記第1の制御線と前記第2の制御線との間で生成された電界の極性場polarityfieldを周期的に反転する過程をさらに具備することを特徴とする請求項14に記載の方法。第1の方向に伸びる第1の制御線および前記第1の方向とは異なる第2の方向に伸びる第2の制御線を含み、各第1の制御線および各第2の制御線が可変インラインインピーダンスを含む、制御線のマトリクスと、高インピーダンスと低インピーダンスとの間で制御線の前記第1のセットのうち少なくとも1つの前記インラインインピーダンスを選択的に変更するように動作可能な第1のデバイスと、高インピーダンスと低インピーダンスとの間で制御線の前記第2のセットのうち少なくとも1つの前記インラインインピーダンスを選択的に変更するように動作可能な第2のデバイスと、前記第2の制御線に共通電圧をドライブするように動作可能であり、前記第1の制御線が前記第2の制御線と交差して前記マトリクスの交差点を形成する、第3のデバイスとを具備することを特徴とするシステム。前記第1の制御線および前記第2の制御線は、前記調整可能なインラインインピーダンスが選択的に変更可能であるように、制御されたインピーダンス変更が可能な材料を具備することを特徴とする請求項18に記載のシステム。前記材料は、ペロブスカイトを具備することを特徴とする請求項19に記載のシステム。各々が前記第1の制御線のうち1つの反対側に配置された2つの電極を含む第1の電極対と、前記第1の制御線の前記材料の前記インピーダンスを変更させるのに十分な電圧差を前記第1の電極対の間に適用するように動作可能な第1の導電デバイスと、前記第2の制御線のうち1つの反対側に配置された2つの電極を含む第2の電極対と、前記第1の制御線の前記材料の前記インピーダンスを変更させるのに十分な電圧差を前記第2の電極対の間に適用するように動作可能な第2の導電デバイスとをさらに具備することを特徴とする請求項19に記載のシステム。前記第1の制御線の前記1つおよび前記第2の制御線の前記1つを含む前記交差点に位置し、前記第1の制御線の前記1つが低インピーダンスを有し、制御線の前記第2のセットの前記1つが低インピーダンスを有する時、閾値デバイスがアクティベートおよびデアクティベート間で切り替わる、前記閾値デバイスをさらに具備することを特徴とする請求項18に記載のシステム。第1の制御線、第2の制御線、および前記第1の制御線の前記1つと前記第2の制御線の前記1つとの交差点に位置する前記閾値デバイスを提供する過程と、前記閾値デバイスを切り替える過程と、を具備し、前記切り替える過程は、前記第1の制御線の前記1つのインラインインピーダンスを選択的に変更する過程と、前記第2の制御線の前記1つのインラインインピーダンスを選択的に変更する過程と、複数の前記第2の制御線に共通電圧をドライブする過程とを具備することを特徴とする方法。前記インラインインピーダンスを前記選択的に変更する過程は、選択された制御線について前記制御線にわたって電界を適用する過程を具備することを特徴とする請求項23に記載の方法。電界を前記適用する過程は、各々が前記選択された制御線の反対側に配置された第1の電極および第2の電極に電圧差を適用する過程を具備することを特徴とする請求項24に記載の方法。前記第1の制御線と前記第2の制御線との間で生成された電界の極性を周期的に反転する過程をさらに具備することを特徴とする請求項23に記載の方法。第1の方向に伸びる第1の制御線と前記第1の方向とは異なる第2の方向に伸びる第2の制御線とを含む制御線のマトリクスと、時間周期で前記第1の制御線のうち1つに3つの第1のデバイス電圧のうち1つを選択的に適用する第1のデバイスと、前記時間周期で前記第2の制御線のうち1つに2つの第2のデバイス電圧のうち1つを選択的に適用する第2のデバイスと、前記第1の制御線の前記1つおよび前記第2の制御線の前記1つによって形成された交差点内に配置され、複数の前記時間周期の間における前記第1のデバイス電圧の適用順序と前記複数の前記時間周期の間における前記第2のデバイス電圧の適用順序とに基づきアクティベートおよびデアクティベート間で切り替わる閾値デバイスとを具備することを特徴とする構成要素切り替えシステム。前記閾値デバイスは、ピクセルであることを特徴とする請求項27に記載のシステム。上で概説された問題は、少なくともその一部分において、ディスプレイスクリーン上の抵抗-容量時定数この後、算術積RCを表すRC、ここでRは抵抗、Cは容量であるの局所的な値を制御することによって、一部の実施形態において解決され得る。RCが局所的に大きいときには、チャージおよびディスチャージの時間は比例的に大きい。RCが局所的に小さいときには、チャージおよびディスチャージの時間は同様に小さい。RCはインラインin-line抵抗、Rの値を調整することによって制御され得る。インライン抵抗を調整するための1つの直接的な方法は、小さい抵抗および制御可能なスイッチと並列に大きい抵抗を置くことである。スイッチが開のときには、電流は大きい抵抗のみを通過し、RCに対して大きな値を与える。スイッチが閉のときには、電流は小さい抵抗および大きい抵抗の両方を通過し、RCに対してより小さい値を与える。スイッチは従って、RCの値の決定を支配するRの値を決定する。ある種のディスプレイまたは、フェーズドアレイシステムのような、他のアドレス可能なシステムは十分に高いフレームレートおよび、対応して短い信号サイクルを有し、その結果、チャージサイクルの間のRCに対する局所的に高い値はオフ状態から識別分離されることができず、なぜならばデバイスを局所的にアクティベートする、例えば所与のピクセルをアクティベートするためには、チャージングがあまりにも遅く生じるからである。同様に、ディスチャージサイクルの間のRCに対する局所的に高い値は、持続的なオン状態から識別分離することができないほど、ディスチャージ時間を十分に引き伸ばし、なぜならば所与のフレーム継続時間の間にデバイスを局所的にデアクティベートするためには、ディスチャージがあまりにも遅く生じるからである。たとえそうでも、行または列の何れかに沿ったピクセルの間のクロストークリークを制御するためのメカニズムが、加えられた信号の適切に制御された持続性を達成するために確かに必要とされ得る。2つの異なった持続性強化メカニズムが、発明を実施するための最良の形態の中で開示され、必要に応じて追加のデバイスの持続性が提供される。1つの持続性強化メカニズムはマルチレベル電圧制御を使用するヒステリシス管理に基づく。他の持続性強化メカニズムは、全体の行の抵抗を個別に制御することによって、ピクセルの間の有効なRC定数の行レベルの拡張に基づく。チャージサイクルの間のRCに対する局所的に低い値は、局所的デバイスに対して速いターンオンサイクルを与え、ディスチャージサイクルの間には、それは局所的デバイスに対して速いターンオフを与える。XおよびYのラインの交差においてデバイスの制御を達成するために、システムはX-Yマトリックス形状の中のインピーダンスを明瞭化アーティキュレートする。持続性強化メカニズムの実行が指示される場合には、2つの方法のうちの1つが呼び出され得る。第1の方法のヒステリシス管理は、局所的な信号の持続性を保証するために行の上の2つの電圧レベルおよび列の上の3つの電圧レベルを使用し得る。ゲージ独立性に従って、物理的原理に関する限りでは、行および列は互換性をもって扱われ得る。アクティベートされたデバイスが関連するシステムサイクルの間の鍵となる電圧の組み合わせと関連するヒステリシス的な挙動と関連するいくつかの要求事項を満足する限りは、デバイスの持続性はクロストークリークに対して適切な保護をする。第2の方法は行の有効な抵抗をその全長にわたってシフトすることを含み、電気的な制御により抵抗の大きなシフトが可能な、例えばドープドプロブスカイトなどの材料を使用する。局所的なRCの値は次いでピクセル相互間のレベルにまで拡張され、ピクセルの間のチャージのリークに対する一時的なバリアを提供し、かくしてチャージをピクセルの上に閉じ込め、関連する時間サイクルの間の固有の持続性を提供する。このアドレス指定スキーマに適合するデバイスは、時間に感応するアクティベーション-デアクティベーション閾値を示し、それは先述のように、容量時定数RCの局所的な操作に応答する。ピクセルデバイスが原色サブフレームの離散的にアドレス可能な一時的小分割ごとの間に例えば、赤のサブサイクルの間に正規の間隔で繰り返してアドレスされる場合には、局所的なピクセルデバイスがその期間の間にアクティベーション閾値をいずれかの方向チャージングまたはディスチャージングに横切るためには、高RC状態は不十分な時間を提供し得る。ピクセルが原色サブフレームのシフトの間のみ例えば、赤サブフレームの間の1回のみのオン-オフイベントにアドレスされる場合には、この要求はより厳しくなり、なぜならば延長されたRC定数は、このより長い時間スパン原色サブフレームの離散的にアドレス可能な一時的小分割の固定された統合シリーズで作られたの間に、デバイスがアクティベーション閾値をいずれかの方向チャージングまたはディスチャージングに横切ることをなおも妨げ得るからである。本発明の一実施形態において、アドレス指定メカニズムは平行で同一平面内にある導電性制御線の第1のセットを備える。アドレス指定メカニズムは平行で同一平面内にある導電性制御線の第2のセットをさらに備え、導電性制御線の第2のセットは導電性制御線の第1のセットに対して離れて位置する。さらに導電性制御線の第2のセットの平面は導電性制御線の第1のセットの平面と平行である。さらに、導電性制御線の第2のセットの制御線は導電性制御線の第1のセットの制御線と直交する。アドレス指定メカニズムは導電性制御線の第1のセットの制御線に対してインラインインピーダンスを選択的に加え、それによって確定的なグラウンドへのディスチャージ経路に関して低い値と高い値との間でインピーダンスの切り替えをイネーブルするように構成される、行選択メカニズムをさらに備え得る。アドレス指定メカニズムは導電線の第2のセットのそれぞれの導電線に対してドライブ電圧を選択的に印加するように構成される、列選択メカニズムをさらに備え得る。以下に示される本発明の実施形態の詳細な記載内容がより良く理解され得るために、これまではむしろ幅広く、本発明の一つ以上の実施形態の特徴および技術的長所について概説した。本発明の実施形態の追加的な特徴および長所が以下に記載され、それは請求項の主題を形成する。以下の詳細な記載内容が、添付の図面と関連付けて考慮されるときに、本発明のより良い理解を得ることができる。本発明の二つの異なる実施形態が、詳細な記載の部分において開示される。両方の実施形態において、インピーダンス制御は、低インラインインピーダンスを示す選択された行、および、高インラインインピーダンスを示す選択されていない行を用いて、マトリクスアドレス可能なディスプレイの行に対して使われる。デバイスにおける状態変化は選択された行の上にて生じるが、その一方で、残りの選択されていない行の上において有効な状態変化が生じることは意図されていない。ドライバシステムは、全ての行をスキャンおそらくは順々にであるが、これは本質的な要求ではないし、どの行が低インピーダンス値を示す孤立した行であるかを再明瞭化し、次いで、次の行が選択されるように進み、以前に選択された行を高インピーダンス状態に戻し、その後、このプロセスを、マトリクスにおけるそれぞれの行に対して循環的に繰り返す。行および列という用語は、X-Yマトリクスを構成する二つのラインのセットを区別するための、恣意的に割り当てられたラベルであり、本発明は、相対的である以外、この区別に依存しないことは注意すべきである。二つの開示された持続性強化の方法のいずれかの使用は、呼び出される方法の急迫した場合に順応するために、この基本的な挙動を調整し得る。二つの実施形態は、それらが共通して有する明瞭化されたインピーダンス行選択システムにもかかわらず、列に送り込まれる映像データロジックストリームの扱い方において異なる。電圧明瞭化voltage-articulated列ドライバの変形を意味する、第1の実施形態において、行に沿ったインカミングパラレルデータは、そのインカミングロジックビット1または0に比例して、インライン列電圧を直接にドライブする。一つの例において、1のビット値は5ボルトの電圧に相当し得、0のビット値は接地されたポテンシャルに相当し得る。インピーダンス明瞭化impedance-articulated列ドライバの変形を意味する、第2の実施形態において、列に沿ったインカミングパラレルデータは、そのインカミングロジックビット1または0に反比例して、インライン列インピーダンスを直接にドライブする。一つの例において、1のビット値は低インラインインピーダンスに相当し得、他方、0のビット値は高インラインインピーダンスに相当し得る。この第2の実施形態において、共通の電圧ポテンシャルは当該のサイクルの間、全ての列に印加され、チャージングおよびディスチャージングは、組み合わされた行および列のインピーダンス値によって、ならびに、そのマトリクスにおける所定のX-Yの交差点において制御されるデバイスのアクチュエーションactuation/アクティベーションactivation閾値に関連する、そのデバイスのサイクル時間ドメインに対する制限された期間の付随的利用によって、完全に操作される。要約すると、第1の実施形態は列の上において電圧を操作し、行の上においてインピーダンスを操作し、第2の実施形態は行および列の両方においてインピーダンスを操作する。限定されたレベルの並行関係parallelismが、極端に速いアドレス指定レートに関するシステム機能性を保証するために、行および列ドライバの両方にさらに課せられ得る。ピクセルカウントcountXおよびYの制御ラインの重なりに対応するピクセルに関して、二つのマトリクスの大きさXまたはYのうちのより小さいほうを選択することが可能であり、および、それに対応する導電性トレースconductivetraceのセットをパラレルトレースparalleltraceの二つのセットに分割することが可能である。これは、ディスプレイの二つの半分の間の電気的絶縁を提供することによってなされ得、その結果、フェーズドアレイシステムが実現され得るおそらく、文字通り、より短い寸法の導電性トレースを半分に切ることによって最も良く視覚化されるが、その不連続性のそのままのinsitu構造が規則であり得る。1600ピクセル×1200ピクセルの大きさの初期マトリクスであって、1600列の同一平面上のcoplanar平行な導電性トレースが、別のセットである1200行の同一平面上の平行な導電性トレースに対して空間的に離れて配置されていると想定し、行および列が個々に置かれる二つの平面が平行であり、その行は列に対して直角であり、それによって、標準の直角マトリクスを構成する。より小さい大きさの1200は、600の二つのセットに分割され得る。これは、1600の列トレース1200の行トレースではないのそれぞれを半分に切ることによって達成され得る。これは、それぞれ600の行からなる二つのセットの行を電気的に絶縁するのに役立つ。いったん電気的に絶縁されると、行導体の二つのセットは、同時におよび並列ににアドレスされ得、その結果、二つの行それぞれのサブ領域から一つは、寄生的なクロストークparasiticcrosstalkここで開示される二つの持続性強化メカニズムによってアドレスされる、イントラ行intra-rowインターピクセルinter-pixelクロストークを含まないの任意の形式なしに、ディスプレイ上にて一度に選択され得る。他の有利な効果の中で、この策は、システム全体に対するタイミング要求を、二分の一に削減する。絶縁によるさらなる並行関係は列にて達成され得、行の分割などのような、単一の二分割に限定されない。システムのタイミングの観点からの決定要因は、行アドレス指定メカニズムを二つのパラレルシステムに分割したものの片方の半分である。その本来の性質において、インピーダンスベースの実施形態は、僅かな電磁気的サイン、および、アンプ的ループamperianloopの欠如のために生じる電磁気的なパルスアタックattackに対するかなりの耐性を示す。ヒステリシス管理の持続性強化方法に関連して、ヒステリシス管理方法を実施するための必須条件は、ピクセルまたはより一般的には、マトリクスにおけるX-Yの交差する点におけるデバイスをアクティベートさせるのに必要とされる電圧Vpull-inが、そのピクセルを非アクティブの状態へ解放するのに必要とされる電圧Vrelよりも高いという、重要な関係を満たすことを含む。この基本的な不等式inequalityを保持するシステム米国特許番号第5,319,491号に開示されたフラットパネルディスプレイなどのようなは、この技術に対する適切な候補であり得る。提供された例において要求される挙動は、この場合、平行板状コンデンサシステムの電気工学的アクチュエーションの急迫した場合の結果であり、それは、デバイスを潰す不安定点-この持続性強化方法によって利用され得る1つの効果-に導く。十分に少ない時間サイクルを有する、上述の要求を満たすシステムに対して、8個の異なる不等式が満たされる23電圧レベルシステム列の上の2つの電圧レベル、行の上の3つの電圧レベルは、インターピクセルのクロストークリーク効果を制御する一方で、十分なデバイスの持続性を提供し得る。このヒステリシス管理システムの詳細は、本開示の詳細な記載部分においてさらに詳細に開示される。グローバルな行抵抗制御の持続性強化方法に関して、十分に短い時間のサイクルに関するデバイスの持続性を達成するためのグローバルな行抵抗制御を実施するための必須条件は、選択的にその抵抗を変更することができる適切な材料の存在である。例えば、所定のドープドペロブスカイトは、その材料を横断する電界の適用において、106まで、抵抗の振れ幅率resistanceswingfactorを示すことが知られており、そのような材料は、本開示された方法にとって理想的な候補である。この材料は、選択トリガおよび解放点と同期化される関連する制御メカニズムと共に、そのシステムにおける行コンダクタを増大させるか、または代用するかのいずれかである。行が高インピーダンス状態になる場合、これは、その行全体に亘って達成され、その結果、高R値は、その同一の行上におけるピクセルの間に現れるのであり、その行が、一般には本来のX-Yマトリクスを超えて位置される、インピーダンス制御メカニズムに接続される位置に現れるのではない。これは、当該のサイクルの間、インターピクセルのクロストークを防ぎピクセル間のリークを遅らせることによって、それによって、その行の材料が、正確な時間にて放電を許可するように、選択的に通常の低抵抗状態にスイッチバックされるまで、十分なデバイスの持続性を維持する。以下に続く記述において、多数の特定の詳細が説明され、本発明の完全な理解を提供する。しかしながら、当業者にとって明らかであるように、本発明は、そのような特定の詳細なくしても実施され得る。他の例においては、周知の回路が、不必要な詳細によって本発明を不明確にしないように、ブロック図の形式において示されている。多くの部分において、タイミングを考慮する詳細などは、そのような詳細が本発明の完全な理解を得るために必要でない限りにおいて、および、妥当な技術を有する当業者の技術の範囲内である限りにおいて、省略されている。直後に開示される動作の原理は、記載される基本的な動作を明確化するために、持続性強化方法の非実施non-implementationを想定する。しかしながら、複数の応用が、開示された持続性強化方法の少なくとも一つの実施を要求し得、その場合、さらなる拡張された検討が、必要な精巧さを備えて、与えられる。本発明を実施に導く技術フラットパネルディスプレイ、またはマトリクス構成における個々のデバイスの制御を要求する他の候補としての技術においては、米国特許番号第5,319,491号において開示されたフラットパネルディスプレイがあり、その全体が本明細書中で参考として援用される。この詳細な記載全体に亘る代表的なフラットパネルディスプレイの例の使用は、その使用の領域に対する本発明の応用可能性を限定するように解釈されるべきではない。フラットパネルディスプレイは、図20において示されるようなピクセルまたはピクチャ要素と通常呼ばれる光シャッターのマトリクスを備え得る。図20は、導光lightguidance基板2001からなるフラットパネルディスプレイ2000の単純化された図を例示し、導光基板2001はさらに、ピクセル2002のフラットパネルマトリクスを含み得る。導光基板2001の裏に、および基板2001と平行の位置関係に、透明基板2003が存在し得る。フラットパネルディスプレイ2000は、米国特許番号第5,319,491号に開示されているような、光源、不透明な入り口opaquethroat、不透明な背後層opaquebackinglayer、リフレクタ、管状ランプtubularlampなどの例示されたもの以外の他の要素を含み得る。図21Aおよび図21Bにおいて例示されるように、それぞれのピクセル2002は、導光基板2101、接地ground平面2102、変形可能なエラストマ層2103、および透明電極2104を備え得る。ピクセル2002は、記載の便利さのためにディスク2105として示されたしかしディスクの形に限定されない、透明な要素をさらに含み得、それは、電極2104のトップ表面の上に配置され、高い屈折率の材料から形成され、好ましくは、導光基板2101が備えているのと同じ材料である。この特定の実施形態において、導光基板2101とディスク2105との間の距離は非常に正確に制御されることが必要である。特に、静止した状態において、導光基板2101とディスク2105との間の距離は、誘導された光の波長のほぼ1.5倍であるべきことが明らかにされているが、しかしいかなる場合にも、この距離は1波長よりも大きい。従って、接地平面2102、変形可能なエラストマ層2103、および電極2104の相対的な厚さはそれに従って調整される。アクティブな状態においては、ディスク2105は以下で説明されるように、導光基板2101のトップ表面から1波長未満の距離へ、電気容量性capacitativeのアクションによって引き寄せられる。動作において、ピクセル2002は一過性evanescentの結合効果を利用し、そこで、キャパシタの誘引attraction効果の下で凹面concavity2106という結果となるそれは図21Bにおいて見られる、可変エラストマ層2103の形状を修正することによって、TIRTotalInternalReflectionがピクセル2002において阻害violateされる。この結果としての凹面2106は、導光基板の一過性の電界の限度内通常は、導光基板2101から外側に1波長の距離にまで達するに、ディスク2105をもたらす。光の電磁波の性質は、介在する低い屈折率のクラッディングcladdingつまり、変形可能なエラストマ層2103を超えて、静電気的にアクチューエトされたダイナミックな凹面2106に付着した結合ディスク2105にまで、光をジャンプjumpさせ、その結果、誘導状態およびTIRを無効にする。光線2107図21Aに示されるは静止した光の誘導状態を示す。光線2108図21Bに示されるはアクティブな状態を示し、そこでは、光は導光基板2101から外に出射される。電極2104と接地平面2102との間の距離は極端に小さくあり得例えば1マイクロメーター、常温の加硫vulcanizingシリコンの薄い堆積などのような、変形可能な層2103によって占められ得る。電圧が小さい間、コンデンサの平行極板の間実際には電極2104および接地平面2102が平行極板のコンデンサを形成するの電界は、加硫シリコン上に、変形させる力を課すのに十分に高く、それによって、図21Bに示されるように、エラストマ層2103を変形する。加硫シリコンを適切な割合に圧縮することによって、導光基板2101内に誘導された光は、存在する屈折率に対する臨界角よりも大きい入射角にて変形に入射し、基板2101から、電極2104およびディスク2105を通して光を出射する。コンデンサの平行極板の間の電界は、コンデンサのチャージングおよびディスチャージングによって制御され得、それは、電極2104と接地平面2102との間の誘引を効果的に生じさせる。コンデンサをチャージングすることによって、極板の間の静電気力の強さは増加し、それによって、図21Bにおいて示されるように、エラストマー層2103を変形させ、電極2104およびディスク2105を通過して、基板2101からの光を出射する。コンデンサをディスチャージングさせることによって、エラストマー層2103は、その本来の幾何学的形状に戻り、それによって、図21Aにおいて示される、導光基板2101からの光の出射を中止させる。背景技術において述べたとおり、適切なアクティベーション閾値を示すいくつかのデバイスは、それ自身がインピーダンス明瞭化を使用してドライブされる。問題の動作原理を示すために、この開示全体を通じて使用される適切な事例が図1に示されており、それは一平面内に置かれる等間隔で平行な導電性ストリップ100の1つのセットを表す。等間隔で平行な導電性ストリップ101の別のセットが、第1の平面に対してある間隔だけ離れて平行な関係にある別の平面内に置かれ、ストリップ101は第1の平面内のストリップ100に対して直角である。導電性ストリップ100のセットの任意の個別メンバーと、導電性ストリップ101のセットの対応する個別メンバーとの間の、それぞれの交差点は、点線で示す円筒形の体積102およびその対応物によって概念的に示されるように、図2に示されるアクチュエーション-チャージの関係によって支配される閾値デバイスを構成する。この例示的な事例において、この特定のX-Yマトリックスにおける交差点図1の円筒形体積102によって定義されるもののようなは、1つの導体の正のチャージと他の導体の負のチャージとの間のクーロン力によって、直交に配置された導体の間の相対的運動が誘起されるならば、可変容量コンデンサとして振る舞う。この局所的な運動変形は局所的距離103を減少させ、よって交差点の近傍、例えば領域102のキャパシタンスを増加させる。この複合構造における閾値は、導体の相対的運動がこの例においては問題のデバイスに対する光学的に重要な閾値を横切るという事実から生じる。この物理的閾値は、米国特許番号第5,319,491号に記載され、該特許の図16および図17本開示の図21Aおよび図21Bに対応するに参照される、一過性の場fieldであり、該特許は、1つの導電線と密接な接触を有する高屈折率材料が元の静止状態位置から同じ一過性の場を超えて一過性の場の中に進ませられるときに生じる、そのデバイスのアクティブおよびインアクティブな状態を記載する。それぞれの導体の交差によって形成されるコンデンサ上のチャージは、それ故にデバイスに本来備わっている物理的閾値一過性の場によるアクティベーション閾値を示す。米国特許番号第5,319,491号からのプロシーディングである、この光学的事例は、適用および実行の正しい候補者のクラスのメンバーとして、例示の目的のために提供されること、および、適切な閾値挙動機械的、電気的、光学的、または他の相互作用のを示す任意のシステムを備える任意のデバイスは、XおよびYマトリックスラインの交差点で制御される電気的効果において存在し、に付属し、と関連し、またはそれによってドライブされ得ること、が理解されるべきである。さらに、提供された例はデバイスをアクティブな状態にするためにponderomotiveな力を使用するが、本発明はこのようなアクティベーションモードを使用するデバイスに限定されないことが理解されるべきである。最後に、平面X-Yマトリックスを構成する導電線100および101は、通常は相互に直角の方向を向くが、必ずしもこの制約に従う必要はないことが理解されるべきである。本発明はいくつかの特定のアクティベーションクライテリアに合致する多数のデバイスのアドレス指定を支配し、一方ではそのようにアドレスされた任意の特定のデバイスのプラクティスの特定の削減は、本発明が前記デバイスにアドレスしドライブする能力に対して何らの制約を加えるものではない。導電線100または101の任意のメンバーの上の電気ポテンシャルが1つの値であると想定するときには、それは等ポテンシャル面を形成し、これは円筒形体積102のような交差点においてチャージの蓄積が生じることを少しも妨げないことが、さらに注目されるべきである。チャージングサイクルの間にこれらの交差点に発達する電界の中にエネルギが蓄えられる。チャージングサイクルそれ自身は周知の関係によって特性が示される。q=CV1-e-t/RC式1ここでqは蓄積されたチャージを、Cは導電線100とその直交する対応物101との間に生じる円筒形体積102のキャパシタンスを、eは自然対数の底を、Vは総計の印加された電圧を、Rは総計のインライン抵抗を表す。ポテンシャルVがシステムに印加される間、チャージはその漸近限界単なる積CV、ただし一部の用途においては導電線の間の間隔の変化によりCは変わり得るに到達するまで蓄積する。それ故に、等ポテンシャル面はその表面に沿った限定された点に分布する局所的なチャージの蓄積と矛盾しない。反対に、領域102のディスチャージのプロフィールドライブ電圧の除去に伴うは、補完的な関係の方程式によって特性が示される。q=q0e-t/RC式2ここでq0はドライブ電圧を除去する以前に存在するオリジナルまたは初期のチャージである。本発明の意義は、式1および式2において抵抗Rを操作することにある。インピーダンス明瞭性はチャージが交差点領域に流入しまたはそこから流出する速度を制御する蛇口spigotのセッティングを事実上変更し、それは局部的な擬似キャパシティブシステムとして働く。蛇口が大きく開いたRが低い場合には、チャージは交差点に速やかに蓄積することができる異なる極性、またはより一般的には異なるポテンシャルが、導電線100およびその直交する対応物101の中に存在する。低いRは常に蓄積されたチャージの速やかなグラウンドへの、より一般的には、均一化を許容する経路が作られるときの最低の電位差への、消耗を許容する。反対に高いRはチャージの蛇口の開口を制限し、その結果チャージは交差点例えば102に非常にゆっくりと蓄積する。同様に高いRによりディスチャージの速度は制限される。図2は、本発明の実行に対して適切な範囲におけるデバイスの挙動を示す。アクティベーション閾値点線200は、任意の所与のペアの導体導電性の行100の組からの1個および導電性の列101の組からの他のものの交差領域102に蓄積されるチャージによって、直接的または間接的に制御される条件を表し、デバイスは、プラトー201のケースのようにチャージが200よりも下方にある場合にはインアクティブであり、プラトー202のケースのようにチャージが200よりも上に上昇する場合にはアクティベートされる。ある時間にわたる一定のチャージのプラトーすなわち201、202の存在は気まぐれであり、閾値200を横切ることが適切なドライバの候補に対する枢要な要求条件であり、閾値を横切る曲線の形状は横切る前および後の時間と共に重要ではない。一実施形態においては、列101は、共線的でcollinear同一平面ないにあり、相互の電気的絶縁を確保するに十分な物理的な間隔を有する2つの半分に当分割され得、それは図12により完全に示される。図3は、本発明の電圧明瞭化実施形態の一実施形態を示す。この実施形態において、図1の交差領域102の制御は、アクティベーションデータを列の上の高または低電圧として符号化する間に、行のインピーダンスを行選択関数として働くように明瞭化することによって達成される。図1において目に見えるように示された平行な導体の組は、図3においてそれらの形態学的均等物により置き換えられ、すなわち、16個の代表的なコンデンサがブロック312の中にドライブされるシステムを備える。これらの16個のコンデンサの中の、任意のx番目の列データブロック320の列Xを参照することに対応する4個は、313、314、315、および316とラベル付けされており、それぞれのコンデンサはx番目ここでは4番目の列とそれぞれの行との交差点を表す。図示の目的で、X×Yのマトリックスは、4個の物理的列エレメント326、327、328および329列ドライバ317、318、319、および320によってそれぞれドライブされる、および行インピーダンス選択サブシステム301、302、303、および304によってそれぞれ制御される4個の行エレメントで構成される4×4マトリックスとして示される。従って、コンデンサ313はx番目の列320関連する導体ストライプ329によって物理的に指定されるおよび301とラベル付けされた行ゼロの交差を表す。前記のように、非常に小さいマトリックス寸法ここでは、4個の行および4個の列であり、各カテゴリの4番目のアイテムがその属のy番目またはx番目の反復にそれぞれラベル付けされるへのシステムの縮小は、本発明の図形的な表示を単純化することを意図したものである。実際のデバイスは数千個の行および列を十分に有し得、図1、図3、図4、図5、図6および図12のより小さい原型的なシステムをドライブするものと同じ原理で全て動作する。本発明の電圧明瞭化実施形態に対する行選択メカニズムは、機能に関する限り、インピーダンス明瞭化実施形態に対する行選択システムとほぼ同じである。図3のこのサブシステムすなわち、ブロック300に関してここで言えることは、同じ妥当性をもって図4の同じサブシステムすなわち、ブロック414に対して適合する。両方の図面の行選択メカニズムは以下のように動作する。すなわち、行選択シーケンサ図3の325、図4の415が所望の行選択シーケンスに対応するアクティベーション信号を順次送信し、これらの信号の送信は、ドライブされるデバイス示されていないに対して固有の適切なシステムクロックと結びついた所定の一時的なスキーマに従う。このようなシーケンスは、例えば、行0、1、2、およびYをアクティベートする要求であり得、これらの要求は0.5マイクロ秒の間隔任意に選ばれた一時的な値であり得る。ここでの行選択サブシステムに対する以降の記載内容は図3および図4の両方に適合し、その順序で参照される構成要素はそれぞれその図面に適合する。シーケンサはスイッチ305または420をアクティベートし、閉じる。スイッチの閉じる前には、低インピーダンス抵抗器307または421は高インピーダンス抵抗器306または422とインライン並列ではなく、行に沿って高抵抗のみが提供される。スイッチが閉じられると、低インピ-ダンス抵抗器307または421は高インピーダンス抵抗器306または422と並列に置かれ、かくして全体のインライン抵抗を低インピーダンス抵抗器のそれよりも下に落とす。回路の中の高インピーダンスは抵抗器によって達成される必要はなく、例えばトランジスタなどの適切なデバイスまたは例えばオープン回路などのデバイス以外のものの、固有の挙動から獲得され得ることに注意する。同じ手法で、スイッチングメカニズム305または420は一般化されたものとして見なされ、任意の所与の電子デバイスと結びつけられるべきではない。その機能は標準となるものであり、その機能に形を与える特定の実現ではない。行0が選択される低インピーダンス状態にとき、他の行1、2、からYまでは高インピーダンス状態に留まる。任意の時に1つの行のみが選択低インピーダンス状態にされ得る。次の行である行1のアクティベーションは、行0のデアクティベーションを必然的に伴い、それは、そのスイッチ305または420が開き、行0に対するインピーダンスが高くなり、一方では行1に対しては低くなることを意味する。行シーケンサが次の行に進むに従って、低インピーダンス行選択のウエーブが、システム内の全ての行にわたって伝播する。一時に一つだけの行が選択を許されるという規則には1つの例外があり、この例外はブランキングサイクルと称される、特別なケースを参照する。ブランキングサイクルの行急速ディスチャージ335または440および列急速ディスチャージ333または441の目的は、行-列交差点に蓄積された全ての電気チャージをグラウンド図3では363として、図4では423として示されるに急速にドレインすることによって、全てのデバイスを全面的にデアクティベートすることである。これは適切なスイッチ構成要素309または438によって、関連する低インピーダンス抵抗器308または439を通じて制御され、その類似物が全ての他の行302、303、304または417、418、419に対しても同様に複製される。交差点での行と列との間のポテンシャルの差がゼロに落ちるときに、チャージは消散され、消散の速度はインライン抵抗の関数である。全面的なデバイスのデアクティベーションは、全ての行および列が低インピーダンス状態にセットされ、グラウンドへの速やかなディスチャージまたは等価ではあるが、影響を受けた行と列との間のポテンシャルの急速な等化を可能とすることを要求する。ブランキングサイクルは一般的にアクティベーションのシーケンスを終了するために使用され、それはディスプレイ用途において所与の原色サイクルが終了したときのような場合である。行および列のインピーダンスを全面的に再構成することによって、アクティベートされたデバイスの持続性を速やかに克服しくつがえすことが意図され、一方では、グラウンドにディスチャージするためにまたは行および列のポテンシャルを等化するためにシステムに新しい道筋が付けられる。列サブシステム317に対して、急速なディスチャージ列および行の両方におけるグラウンドへの低インピーダンス経路はトランジスタ324または等価な構成要素に供給される信号によって仲介され得、これまでは低インピーダンス323を経由してグラウンド364へのディスチャージが生じるとして記載されてきたブランキング状態が提供される。並列なデータロードシステム411と接続する列ドライバ402、403、404、および405を含む、列ドライビングメカニズムの全体は、列ドライブシステム401を構成する。インピーダンス明瞭化サブシステムによる行0、1、2、およびY図3の301、302、303、および304、図4の416、417、418、および419の順次のアクティベーションは、平行な同一平面内の導体図3の313、314、315、および316、図4の425、426、427、および428のインピーダンスを、行選択シーケンサによる決定に従って、高または低のいずれかの状態に導く。図3に示された電圧明瞭化実施形態は、サブシステム317の中のデータを符号化し、それはオン状態二進法の1を直接的にノンゼロ電圧と結びつけ、それはスイッチング構成要素321のような適切なデバイスによって列にスイッチされる。データは、共通の高インピーダンス制御334を有する標準の並列なロードレジスタシステム332から、適切な行にもたらされる。列制御サブシステム317、318、319、および320の結合された組は、列データレジスタサブシステム332および全ての列に対する急速ディスチャージ制御333と共に、列ドライバサブシステム311の全体を構成する。オフ状態二進法の0はゼロ電圧と結びつき、それは対応する列に印加される。列電圧オフおよびオン状態に対して、それぞれゼロまたはノンゼロのいずれかは同時に、並列にトランジスタ322に印加され、行選択シ-ケンサ325と同期され、その結果として、行0に対する全ての列は符号化され、行0301が選択される低インピーダンス状態に時間の間、電圧が印加される。全ての列に関する同じ電圧が、選択されない行にもまた存在するものの、それらの行は非常に高いインピーダンス状態にあるという事実が、速やかなチャージの蓄積を削減し、その結果として、これらの特定の行-列交差点は閾値図2の200を横切ることはない。ノンゼロ電圧および低インピーダンスの行の結合は、事実、デバイスをしてアクティベーション閾値を横切らせ、そのX-Y交差点と関連するデバイスをオンにする。ゼロ電圧および低インピーダンスの行との結合は、アクティベーション閾値を横切らせない。つまり、全てのデバイス例えば、ピクセル、またはそれによってアドレスされる任意の他のアプリケーションの挙動に対する、そのシステムの時間領域の間の形式的な制御は、これによって達成される。デバイスの動作の特徴は図7、図8、図9、および図10においてさらに分析されるが、それは後に説明される。インピーダンス明瞭化サブシステムが高インピーダンス状態にあるときには、交差領域を選択的にチャージングおよびディスチャージングするためのサイクル時間は十分に短く、その結果アクティブなデバイスはデアクティベートされず、インアクティブなデバイスはアクティベートされないことが注目される。これが守られないシステムに対して、提案された拡張策ヒステリシス管理または全面的行抵抗制御の1つが、サイクル時間に対して必要な持続性を獲得するために実行されることが必要となり得る。インピーダンス明瞭化サブシステムが低インピーダンス状態にあるときには、交差領域を選択的にチャージングまたはディスチャージングするためのサイクル時間は十分に長く、その結果アクティブなデバイスはアクティベーション閾値よりも下にディスチャージし、インアクティブなデバイスはアクティベーション閾値を超えてチャージすることが注目される。交差領域は、不変容量コンデンサまたは可変容量コンデンサ、または行と列との間に形成され本発明によって制御される電界によってトリガされる他のデバイスを含み得ることが、さらに注目される。可変容量コンデンサの場合は、本発明の1つの注目に値するアプリケーションに適合し、そのデバイスは米国特許番号第5,319,491号に開示されている。図3および図4の両方は、行および列を備える同一平面内にある導体の2組のセット直交する構成要素312および424の間に挟まれる介在する任意の誘電体の中に、極性を与えられた誘電体の生成を避けるように設計された任意の強化策モジュールそれぞれ310および433を内蔵する。図5および図6においては、極性を与えられた誘電体の生成を避けるように設計された任意の強化策モジュールそれぞれ510および633は、制御ロジックそれぞれ536および642の中のデジタルデータによって制御される。このような誘電体を通じての一方向への電界の連続的な印加は、最終的にはそれがエレクトレットになるまで誘電体に極性を与えるその影響は最も一般的には誘電体のキュリー点を越える温度範囲と関連する潜在的なリスクを持ち出す。このような成極作用の公知の悪影響は、回路があたかもダイオードを経由して不完全に分路されたかのように振舞うことである。同一平面内にある導体のセットの間に必要または希望に応じて置かれた任意の誘電体材料の成極作用を防止するために、行と列の間に生成される電界の極性を規則正しいまたは連続した根拠例えば各サブサイクル、サイクル、または明確に決定された複数のサイクルに基づいて反転することができる。モジュール310および433はこの周期的な極性の反転を、2個のコンパレータ図3の330および331、図4の436および437を電圧ディバイダ図3の336、図4の442からドライブすること、および310および433に一般化された形態で示されるように、反対の極性の適切な基準ポテンシャルを超えて分配されるスワップ制御ロジック信号を振動させることによって、達成する。モジュール510および633は適切な基準ポテンシャルを決定するために、ロジックモジュール536および642に割り増しの制御信号を追加する。制御信号によって選択されて、2個のドライビングコンパレータ図5の530および531、図6の636および637の出力は、4つの異なる構成の内の1つにセットされ得る。介在する誘電体の成極作用が起こりそうにない、または有害でない場合には、このモジュールの機能は免除され得る。図3の電圧明瞭化実施形態から図4のインピーダンス明瞭化実施形態を区別するものは、列に入力されるデータが電圧の値として符号化されていないことである。むしろ、列0、1、2およびXを備える平行な同一平面内にある導体429、430、431、および432は、行425、426、427、および428が制御されるのと非常に良く似た方法で、インピーダンス明瞭性を通じて制御される。類似点は、行がクロックと結びついた行選択シーケンサによってドライブされ、その結果任意の所与の時点において1つの行のみが選択される低インピーダンス状態にということである。列は、しかしながら、クロックでドライブされるシーケンサによってではなく、ブロック411およびその関連する構成要素例えば、x番目の行に対する制御点を代表するペア、すなわち、ロジックゼロおよび急速ディスチャージの点441の結合およびロジック1の点412に着目において開始される、データの符号化によって選択される。全ての列インピーダンス選択サブシステム402、403、404および405に対するデータは、同時に並列にロードされる。代表的なサブシステム402の場合には、符号化されたデータの中のオン状態二進法の1はスイッチング構成要素408をセットし、その結果として、低インピーダンス406は高インピーダンス407と並列となり、その列の上に正味の低いインラインインピーダンスを生成する。サブシステム402の中のスイッチ、すなわち408、およびサブシステム403、404、および405の中の対応物は、サブシステム433によって生成される負の基準ポテンシャルまたは正の基準ポテンシャル434の間で導電性列の経路をスイッチするために働き、それは1つの電気ポテンシャルをライン434を経由して列に供給し、異なる電気ポテンシャル通常は逆の極性のをライン435を経由して行に供給する。ポテンシャルの差はコンパレータ436および437によって仲介され、ブロック433に対する成極作用の防止がイネーブル化される。列が負の基準ポテンシャルまたは正の基準ポテンシャル434と電気的に結びつけられていようといまいと、その挙動は最終的にはスイッチング構成要素408のセッティングによって決定され、それは列429が低および高インピーダンス406および407の間に結び付けられることによって列インピーダンス選択サブシステム402に接合するという事実に基づく。スイッチング構成要素408の状態は、低インピーダンス406が高インピーダンス407と真に並列であるか否かを決定する。スイッチング構成要素408およびその対応物によって調停される、全ての列に対する共通の挙動、および符号化された入力されたデータによって決定される列に特定の挙動に関する、同期化された協調関係が存在する。急速ディスチャージ列および行の両方の、グラウンドへの低インピーダンス経路が、トランジスタ413または等価な構成要素およびその関連物に供給される信号によって仲介され、以前に記載されたブランキング状態を提供する。図3と図5との間の差異は、対応するブロック310と510との間に存在し、全てのその他の特徴においては、2つの形態は同一である。より詳細には、サブシステム511は311と等価であり、332と等価な並列なロジックシステム532を有し、4個の列制御器517、518、519、および520はアナログドライバ317、318、319、および320と対応し、代表的な列制御器517の細部の構成要素は317のその対応物と対応し、すなわちスイッチ521は321と等価であり、低インピーダンス抵抗器523は323と等価であり、スイッチング構成要素524および522は正確に324および322とそれぞれ対応する。追加として、高インピーダンス状態に対する並列なロード制御534は334と等価であり、一方では列急速ディスチャージ制御533は等価の制御333と正確に対応する。物理的な列構造526、527、528および529は等価の構造326、327、328および329と対応し、一方ではX-Y交差点513、514、515および516によって表されるコンデンサは等価のエレメント313、314、315および316と直接的に対応する。それ故に、X-Yサブシステムの全体512は構造において312と同一である。行選択システム500は300と同一であり、すなわち、急速行ディスチャージ制御535は335と等価であり、行インピーダンスシーケンサロジックシステム525は325と等価であり、行選択サブシステムのそれぞれの501、502、503、および504はそれぞれの対応物301、302、303、および304と対応する。最後に、図5の任意の所与の行選択サブシステムの個別の構成要素は、図3のその対応物とマッチし、その結果、低インピーダンスチャージ抵抗器507は307と等価であり、高インピーダンスチャージ抵抗器506は306と等価であり、低インピーダンスディスチャージ抵抗器508は308と等価であり、選択およびディスチャージのためのそれぞれのトランジスタ505および509はそれぞれの対応物305および309と等価である。図4と図6との間の差異は、対応するブロック433と633との間に存在し、全てのその他の特徴においては、2つの形態は同一である。より詳細には、サブシステム601は401と等価であり、411と等価な並列なロジックシステム611を有し、4個の列制御器602、603、604、および605はアナログドライバ402、403、404および405と対応し、代表的な列制御器602の細部の構成要素は402のその対応物と対応し、すなわち高インピーダンス抵抗器607は407と等価であり、低インピーダンスチャージング抵抗器606は406と等価であり、低インピーダンスディスチャージング抵抗器609は409と等価であり、スイッチング構成要素608および613は正確に408および413と、それぞれ対応する。611のサブ構成要素は411の中のその対応物と正確に相関し、すなわち、列0急速ディスチャージ制御641は441と対応し、一方ではロジック1制御612は412と対応する。物理的な列構造629、630、631および632は等価の構造429、430、431および432と対応し、一方ではX-Y交差点625、626、627および628によって表されるコンデンサは等価のエレメント425、426、427および428と直接的に対応する。それ故に、X-Yサブシステムの全体624は構造において424と同一である。行選択システム614は414と同一であり、すなわち、急速行ディスチャージ制御640は440と等価であり、行インピーダンスシーケンサロジックシステム615は415と等価であり、行選択サブシステムのそれぞれの616、617、618、および619はそれぞれの対応物416、417、418、および419と対応する。最後に、図6の任意の所与の行選択サブシステムの個別の構成要素は、図4のその対応物とマッチし、その結果、低インピーダンスチャージ抵抗器621は421と等価であり、高インピーダンスチャージ抵抗器622は422と等価であり、低インピーダンスディスチャージ抵抗器639は439と等価であり、選択およびディスチャージのためのそれぞれのトランジスタ620および638はそれぞれの対応物420および438と等価である。ブロック310および433はポテンシャル制御を達成するためにアナログ手段を使用し、これに対してブロック510および633は、コンパレータ図5の530および531、図6の636および637に送信されるロジック信号に基づいて、同じ目標をデジタル的に達成する。図3、図4、図5、および図6に開示されたシステムの挙動を体系化する真理値表truthtableが、図13、図14、図15、および図16にそれぞれ提供される。参照上の明確化のために、図13、図14、図15および図16の真理値表は、その下での実際の数値の注釈を使用して、形態の中の推測点に対する後方照応を作成し、図3、図4、図5、および図6基本形態に対するこのような参照は、図13、図14、図15、および図16の中にそれぞれイタリック体で示される。これらの図面はそれぞれ、2つのセクションで構成され、小さい方の表は参照されるエレメントの電気的な状態を規定し1301、1401、1501、および1601におけるように、それは図3、図4、図5、および図6に示されるデバイスに対する合理的な順列のセットをそれぞれ提供する、関連する大きい方の表は、参照される構成要素において満足される条件の下で、ドライビングプロセスによって起こされる動的な状態の変化を詳細に説明する1302、1402、1502、および1602におけるように、それは図3、図4、図5、および図6によって示されるデバイスに生じる合理的な状態に関する詳細な背景情報をそれぞれ提供する。CRDの略語は列急速ディスチャージを表し、一方ではRRDは行急速ディスチャージを表し、前出の説明と一致するそれぞれのブロックによってアクチュエートされるプロセスを参照する。これらの相互に関連する挙動の性質は、例によって示され得る。チャージは行が選択された場合低インピーダンス状態ににのみ列-行交差点に蓄積することができ、それ以外の場合には、長いチャージング時間は、適切なサイクルがすでに終了するまでに交差が閾値を超えることを妨げる、ことに注目することが重要である。それ故に、問題の時間フレームの間に選択されない行にアクティベーションは生じない。その見地に立って、以下のイベントの順序について考察する。列の上にデータを符号化するべきときになると、全ての行は構成要素420およびその対応物の確定された状態に従って高インピーダンス状態となり、その時点において、構成要素408は電圧ポテンシャルをライン434から列の上に印加するために切り替えられる。順次の行がそれぞれ選択される低インピーダンス状態にスイッチされるに従って、その行に対する対応する列データが並列に同時にロードされ、構成要素408およびその対応物において符号化される。すでに処理された行は、チャージングおよびディスチャージングを遅くする高いインラインインピーダンスのために、交差点においてその符号化された状態アクティベーションの閾値よりも上または下にのままに残るその本来の特性を通じて、または任意であるが、この先において開示されるデバイスの持続性を改善するための、ピクセル間のクロストーク抑制メカニズムの1つによって強化された状態として。2方向制御デバイス413およびその対応物は低インピーダンス409を通じてグラウンドへの急速ディスチャージを可能とする。低いインピーダンスを行および列の両方と接続し等化されたまたはグラウンドされたポテンシャルへの明確な経路を作ることは、列-行アレイの中の全ての構成要素の急速なデアクティベーションのための必要条件を提供する。電圧明瞭化実施形態とインピーダンス明瞭化実施形態との間の基本的な違いが、ここで要約され得る。この2つの実施形態は、それらが有する明瞭化されたイピーダンス行選択システムは共通であるものの、列100に供給されるデータロジックストリームの取り扱いにおいて異なる。電圧明瞭化列ドライバ実施形態においては、列100に沿って入力される並列のデータは、入力されるロジックビット1または0のいずれかに比例してインライン列電圧を直接ドライブする。1実施例においては、ビットの値1は5ボルトの電圧に対応し得、ビットの値0はグラウンドポテンシャルに対応し得る。インピーダンス明瞭化列ドライバ実施形態においては、列100に沿って入力される並列のデータは、入力されるロジックビット1または0のいずれかに反比例してインライン列インピーダンスを直接ドライブする。1実施例においては、ビットの値1は低いインラインインピーダンスに対応し得、一方ではビットの値0は高いインラインインピーダンスに対応し得る。この実施形態においては、共通の電圧ポテンシャルが問題のサイクルの間全ての列100に印加され、チャージングおよびディスチャージングは結合された行および列のインピーダンス値、およびデバイスのアクチュエーション/アクティベーション閾値と結合したデバイスのサイクル時間領域に対する制約された期間の付随的な活用によって、全面的に操作される。チャージングおよびディスチャージングのシナリオの下での対応する挙動が図7、図8、図9、および図10に示される。図7は、1つの行、または1つの行プラス1つの列が高インピーダンス状態にあるときの、チャージングプロフィールを開示する。交差点は確かにチャージングされるものの、チャージ701の蓄積は非常に緩やかであり、適切な時間サイクルの間にそれがアクティベーション閾値702を横切ることはない。これは、時間サイクルまたは時間領域が短いために閾値702が横切られない限りにおいては、オフ状態と同等である。プロフィール701は直線として本図面および以下の3枚の図面において示されるが、これは図示を容易するにするためである。実際のチャージングおよびディスチャージングのプロフィールは、以下により詳細に開示される、これらの電気的現象を支配する方程式これについて最も単純な場合には、式1または式2のようなに従う周知の曲線を示す。図8は、アクティベーション閾値803を速やかに横切る急速なチャージのプロフィール801を表す。その点においてシステムは高インピーダンス状態に置かれ、緩やかなディスチャージ802が閾値点に向かって緩やかに戻る動きを開始する。ディスチャージが進行して802が閾値を横切る以前にサイクルが終了する限りにおいては、アクティベーションの持続性が保証される。図9は、アクティベーション閾値902に緩やかに接近する、高インピーダンスディスチャージのプロフィール901を表す。チャージがアクティベーション閾値よりも下に降下する場合には、列-行交差点と関連するデバイスはそれ自身がデアクティベートされる。図9は、加えられた高インピーダンス状態に付随するディスチャージ曲線802に関連して、図8において既に予見されたものを繰り返す。その状態は、次の行に切り替えると言う単純なイベントによってもたらされ、現在の行を高インピーダンス状態に置く。アクティブなデバイス、例えば行-列交差点でアドレスされ制御されるピクセルまたは他のデバイス、をオンにそしてインアクティブなデバイスをオフに保つためのタイミング要求は、それが全ての行を順番に選択するために要する時間の間は、有効に機能するfactor必要があり、行の選択のために割り当てられる時間は、一部のアプリケーションに対しては、パルス幅変調の一部のレベルを可能とするだけの十分な長さであり得ることが、注目されるべきである。これらの矛盾する基準を満足するための、高速度処理時間を削減するためのメカニズムが、以下に開示される。図10は、低インピーダンス状態の間の急速ディスチャージを表し、ここでは電圧はアクティベーションに対する閾値1002よりも下の値1001に降下する。この種類のディスチャージは、以前に記載されたブランキング状態ともまた関連する。ディスチャージの用語は、所与の行と列との間の交差点における、両者の間のポテンシャルの等化に基づく電界の減衰を参照し得る。これは、行および列がグラウンドに短絡し、低インピーダンス経路を通じてディスチャージされる場合であり得るが、しかし本発明はフローティンググラウンドを含むより複雑な構造に対して一般化され得る。チャージングサイクルの間に利用可能な2つの異なるドライブ手法がある。連続モードドライブと記される第1の手法は、基本的なプライマリ期間の一時的な細分割の間に、ドライブ電圧を繰り返し印加することを含む。これは、高いR状態においても、蓄積されたチャージがプライマリ期間の間にデバイスに対するアクティベーション閾値よりも下に降下する場合に適切であり得る。手品師が棒の上で皿を回すときに、皿が落ちないように絶えず皿に回転を与え続けるように、本発明の一部の構成は所与の交差点をデアクティベーション閾値よりも十分に上のアクティブな状態に保つために、印加される電圧を絶えずリフレッシングすることを要求され得る。これは図11のチャージングプロフィール1101に表され、デバイスがアクティベーション閾値1102を下に横切ることを防ぐためにチャージが繰り返し印加され、その結果示されるように鋸の歯のパターンとなる。この例においては、6個のサブサイクルが6個の歯のプロフィールに対応するアクティベーションのための全体の所望時間を構成し、それぞれが閾値1102に向けて降下する短いディスチャージ構成要素を有するものの、その点に接近することは許されない。これとは反対に、プライマリ期間がディスチャージ時間と比較して短い場合には、このような連続したリフレッシュサイクルは不必要であり得る。バーストモードドライブと記されるこのモードは電圧を、各サブサイクル基本サイクルの所定の細分割に対して連続的にではなく、サイクルごとに一度印加する。図11のプロフィール1104はプロフィール1101と同じ状況を表すが、6個のサブサイクル期間が1つのアクティベーションによって達成されることにおいて異なり、高インピーダンス状態においてこの時間フレームの間にディスチャージするデバイスは、閾値1103を横切ることはおろか、そこに到達することもない。本発明は明白な参照とともにこれらの両方のドライバ戦略を備える。図11に示された2つの異なるドライバ戦略に対する適合性範囲を、アクティベーション閾値に関する知識に基づいて定量化することができ、該閾値はデバイスの中に蓄積されるチャージと線形の関係を有するので、qthresholdと記され得る。関係式のセットは下記の表1の中にまとめられており、ここでTcycleは基本サイクルに対する所定の継続時間を表し、Tsubcycleは基本サイクルの所定の細分割に対する継続時間である。表1を通じて、Rの用語は高インピーダンス状態における抵抗を参照する。低インピーダンス状態に対する応答はデバイスのアクティベーションに対して十分に速いものと想定され、それは表1がデバイスの持続性に関するスペシフィケーションフロアを提出することを意味する。バーストモードの長所は、アドレス指定システムを動作するための帯域幅を狭めることにあるが、しかし、全てのアプリケーションがこのモードに適合されるものではない。持続不可能なuntenable構成に該当する場合は、本発明の下で動作可能性を認めるためには、時間領域が長すぎるか、または短かすぎるかのいずれかであり得る。しかしながら、図1に示された形状に対する1つの追加の変更案が残されており、それはある種の持続不可能な構成に対する否定的な評決を逆転し得るものであり、それは図12に開示される。図12の中の変更案は、ある種の環境の下で、チャージ時間の要求を調整することによってそのままでは持続不可能な構成を持続可能になし得る。図12で実現される特定の戦略は、所与の列-行交差点をチャージまたはディスチャージするためのサイクルの間に不適切な時間が存在するときには、特定の価値を有する。フラットパネルディスプレイシステムにおいて、数百の行恐らく数千のが例外的に高いフレームレートでアドレスされる必要があるときに、この種類の問題が生じる。図1を図12と比較することにより、下記の差異が存在する。図1の行100は一時に1つ、順番にアドレスされ、列101はアレイの一方の端から他の端まで伸びている。図12において図形は全く異なり、そこでは列は半分に分割されている。列導体のペア1202および1203はそれらの間の不連続のために相互に電気的に絶縁される。後続のペア1204および1205、1206および1207、ならびに1208および1209に対しても同じことが言える。従って、1210から1215までの6つの行は、セット1200を形成する3つの行1210、1211、および1212およびセット1201を形成する3つの行1213、1214、および1215の、2つの分離した行のセットとして扱われ得る。1202から1209までの列導体を半分に分割することによって生じる電気的絶縁のために、この構成は一時に2つの行が、1つはセット1200から、もう1つはセット1201から、選択されることを可能とする。これらの同時の並列な行選択に対するありそうな順序は、1213と共にアクティベートする1210、1214と共にアクティベートする1211、および1215と共にアクティベートする1212であるが、該実施形態はこのようなパターンに限定されない。これに続く並列関係は行に対するこの2分割の片方に限定されるものの、列の並列なデータローディングに関しては制約がはない。それがデバイスのアレイに供給するドライバサーキットリの見地から利益を提供する場合には、1つのドライバが列1202および1204に供給し、別のドライバが1203および1205に供給する、などが可能である。しかしながら、デバイスそのものに対する最終的な決定要因は行選択の順序である。従って非対称なX-YマトリックスここではXはYと等しくないに対しては、本発明に対する図12の並列関係戦略を適用するときには、2つの寸法のうちの小さい方を2分割することを選ぶことは、明らかである。1500の列および2500の行を有するシステムの場合には、行および列は最初に反転され、その結果1500の行が2500の列と関連付けられる。次いで列が図12の描写に従って2つに分割され、その結果750の行の2つのセットが並列にドライブされ得、その結果2つの行が一時に選択され得る。電気的絶縁のために、電気的なバリアを超えるクロストークはあり得ず、それ故にアレイの上に符号化されたデータを取り違えることなく、システムが2つの行を選択することをイネーブルとする。フラットパネルディスプレイの分野のような一部のアプリケーションに対して、システムが時間領域の可能性に関してそうでなければ持続可能である場合に、図12の変更案がサイクルを短縮するために使用され得る。米国特許番号第5,319,491号に開示されているようなパルス幅変調された色に対する、その結果として得られるより短い時間サイクルは、人間の知覚に関する重要なイメージングの利益をもたらし得る。主要なアプリケーションの例としてのフラットパネルディスプレイに対して、シンプルマトリックスアドレス指定が適用されてきたが、本発明は、表1に開示されさらに図12に示されたイネーブル化する変更案に照らして詳しく示されたような、持続可能な時間領域-対-閾値の関係を表示する任意のデバイスに対して一般化され得る。最後に、導電性の列および行100および101、または425から432までの厚さおよび/または幅は、これらの造作の長さに沿って一様である必要はない。これらの造作に対する蓄積されたライン抵抗を克服するために、導体にアドレス指定メカニズムが取り付けられる点からの距離の関数として、導体の厚さおよび/または幅を増すことが望ましくあり得る。本発明はそれ故に、このレベルの調整を必要とするシステムにおいて、ライン抵抗を補償するためのこの最後の変更案を備える。図17は、図3、図4、図5および図6の基本的なドライブシステムに対する変更案を開示し、ここでは行は導電性トレースの左および右の端において共通の信号ソースからドライブされ、一方では列は同じ方法でドライブされる。図17の主な構成要素レベルブロックは、以下の同一性に従って、図3、図4、図5、および図6の対応物と正確に対応する。すなわち、ブロック1710はブロック310、ブロック433、ブロック510、およびブロック633と対応し、列を制御するブロック1711は311、401、511、および601の等価なブロックと対応し、行インピーダンス選択を制御するブロック1712は300、414、500、および614の等価なブロックと対応し、一方では実際のX-Yマトリックスブロック1709は312、424、512、および616の類似の構成要素と対応する。この変更案が図3、図4、図5、および図6の元の形態に対してもたらす明瞭な改善点は、列を両端からドライブするための追加の導電線1701、1702、1703、および1704の、および行を両端からドライブするための追加の導電線1705、1706、1707、および1708の追加を含む。これらの導電性トレースは黒丸印の内部接続位置で基本的な形態に接続し、行または列の遠い方の端にまで伸び、その遠方の末端に複数の接続を提供する。この変更案から導かれる利益は、導電性トレースの中の任意の連続性の故障が衝撃impactに関する限りでは制限されることであり、それは両端からドライブされる行または列は導体の中の断線連続性の故障箇所に対して本質的にフォールトトレラントとなるからである。明瞭な特徴は1701から1708までの追加された接続であり、それは行および列が両端からドライブされることを可能とする。図17において、他におけると同様に、X-Yマトリックスの実際の寸法列の数および行の数はこの開示の中では不定として残されており、全てを通じて4番目の列および4番目の行がx番目の列およびy番目の行を表す。ピクセル相互間のクロストークが交差点に印加されたチャージのリークを引き起す目標のアプリケーションの選定された時間サイクルに対して場合には、2つの異なる方法の内の1つによって、交差点に適切な持続性を提供することが可能である。これらの2つの方法、ヒステリシス管理および可変行抵抗が以下に記載される。ヒステリシス管理はデバイスのある種の条件が満足されるときにのみ適用され得る。それが満足されるときには、この方法は本発明の動作領域を、それ以外の場合には過度の電気的クロストークすなわち、任意の所与の行および列の幾何学的構成を超えて蓄積されたチャージが等化する、潜在的に有害な傾向のためにアクセス不可能な、アプリケーションスペースにまで拡大する。以下の定義が、ヒステリシス管理法に関する以下の詳細な記載を通じて使用される。図示の目的のために、ピクセルは平行板状可変容量コンデンサとして取り扱われ、その中で極板の間の空隙は、極板の間に十分な電圧差を印加することによって潰すcollapseものとする。該方法は、しかしながら、適用性を支配する不等式が他の方法で満足される限りにおいて、この制約が適用されないデバイスに対しても適用可能である。Vpull-in=ピクセル可変容量コンデンサ上に印加される全電圧差であって、任意のΔV>Vpull-inが空隙を潰すような、電圧差。Xpull-in=ピクセル可変容量コンデンサの一般化された変位であって、任意のX>Xpull-inに対してコンデンサの極板がその最大変位まで潰すために、変位の制御が不可能となるような、変位。ΔVrel=ピクセル可変容量コンデンサ上に印加される全電圧差であって、任意のΔV<Vrelがすでに潰れたコンデンサを潰す以前の位置に戻すことを可能とするような、電圧差。Vrel<Vpull-inに注意。trow=行がアドレスされると考えられる時間スパン。tpulse=アドレスされた行に対して電圧が、ピクセルをONにアクチュエートするVaddress-ONに保持される時間スパン。定義によりtpulse≦trow。これらの命名の取り決めを使用して、クリティカルな電圧の関係がより明瞭に規定され得る。制約条件が概説される前に、列および行に対する必要なドライビング電圧を識別するための、5個の追加の符号が導入され定義される必要がある。これらはシステムの列に対する2つの電圧レベル、および行に対する3つの電圧レベルを参照するこのような電気的システムはゲージに依存しないので、これらのセットの互換性に、再度注意する。以下の定義は列電圧レベルと結びつけて使用される。Vset=行がアドレス-ONの状態にあるときに、ピクセルをアクチュエートするONにするために使用される列電圧。行がアドレス-OFFの状態にあるときには、Vsetはピクセルをそのときの状態に保つ。Vreset=行がアドレス-ONの状態にあるときに、ONのピクセルをOFFに変えるために使用される列電圧。行がアドレス-OFFの状態にあるときには、Vresetはピクセルをそのときの状態に保つ。以下の定義は行電圧レベルと結びつけて使用される。Vaddress-ON=ピクセルをONにする必要があるとき、そのときにアドレスされている行の電圧。この状態はそれぞれの時間スライスtrowの一部分に対して生じる。Vaddress-OFF=ピクセルをOFFにする必要があるとき、そのときにアドレスされている行の電圧。これはリセットモードと似ているが、しかし全ての行に影響を与えることなく、個々のピクセルを選択的にOFFに変えることができる。この状態はそれぞれの時間スライスtrowの一部分に対して生じる。Vnonaddress=そのときにアドレスされていない行の電圧。ヒステリシス管理を実行することの可能性を決定する、8個の基礎的な関係不等式が以下に与えられる。8個全てが満たされる任意のシステムは、適切なデバイスの持続性を得るためにヒステリシス管理を適用する恩恵をこうむる。相対的なポテンシャルの差が動作に対する鍵であり、デバイスは所与の極性の選択と結び付けられない、ことに注意する。開示された極性は例示的なものである。1.Vset-Vaddress-ON>Vpull-inアドレスされた行のOFFピクセルをONにし、アドレスされた行のONピクセルをリフレッシュする2.Vset-Vnonaddress<Vpull-inアドレスされない行のOFFピクセルをOFFに、ONピクセルをONに保つ3.Vreset-Vaddress-ON>Vrelリフレッシュが望まれない場合に、アドレスされた行のONピクセルをONのままに残す4.Vreset-Vnonaddress>Vrelアドレスされない行のONピクセルをONのままに、OFFピクセルをOFFのままに残す5.Vset-Vaddress-OFF>Vrel選択的にピクセルをOFFにすることが適切であるときに、アドレスされた行のONピクセルをONのままに残す6.Vreset-Vaddress-OFF<Vrelそのようにトリガされた場合には時間サイクルの中間においても、ONピクセルをOFFにする7.Vreset-Vaddress-OFF>Vnonaddressこれは、行がアドレスされたモードにある時間の間ONピクセルをONに保ち、その結果、アドレスされない行のONピクセルに対する電圧は正から負、またはその逆に行かず、かくしてこれらのピクセルをOFFにする8.Vreset-Vaddress-ON<Vpull-inアドレスされた行のOFFピクセルをOFFのままに残す動作に対する鍵は、アドレスされた行はVaddress-ONとVaddress-OFFとの間またはこの反対でスイッチされ、一方では全ての他の行はVnonaddressであることである。行がもはやアドレスされなくなると、それはVnonaddress状態に復帰する。アドレスされた行のピクセルのみが状態を変えることができる。列はアドレスされない状態の間、名目上はVresetに保たれる。アドレスされた行は、次の行に移動する前に、Vnonaddressから→Vaddress-ON→Vaddress-OFF→Vnonaddressと変わる。この行スイッチングの順序は、ONピクセルが一度もOFFになることなくリフレッシュされることを可能とするので、好適である。行スイッチングの順序がVnonaddress→Vaddress-OFF→Vaddress-ON→Vnonaddressである場合には、行および列の上の電圧レベルの変更に関連する僅かなタイミングの差が起こり得る。行がアドレスド-ON状態にあるとき、ピクセルがONになるために、trowよりも短い一部のパルス時間の間その対応する列はVsetにスイッチされる。その行がアドレスド-ONである間、ピクセルがそのときのそのOFF状態に残るために、その対応する列はVresetのままに残される。行がアドレスド-OFF状態になるときに、ONピクセルがOFFになるために、trowよりも短い一部のパルス時間の間その対応する列はVresetにスイッチされまたはに保たれる。その行がアドレスド-OFFである間、ピクセルがそのときのそのON状態に残るために、その対応する列はVsetに保たれる。アドレスド-OFF状態の前にピクセルがOFFである場合には、VsetまたはVresetの何れかがそれをOFF状態に保つが、OFFピクセルをVreset保つことによって最もロバストな制御が達成される。このヒステリシス管理法の実行は、任意の行はそれがアドレスされるときにはいつでも3つの異なる状態、Vaddress-ON、Vaddress-OFF、およびVnonaddressの間でスイッチされなければならない、というものである。また、列がこの順序でアドレスされる間は、任意の所与の列はVsetにリフレッシュのためにまたはOFFピクセルをONにするためにまたはVresetにOFF状態に残すまたはONピクセルをOFFにするためにセットされ得る。開示された方法は行と列との間に生じる差電圧を利用し、それは行および列のこのような操作の過程の間にポテンシャルを獲得する。図18において、Vaddress-ON、Vaddress-OFF、およびVnonaddressに対応する3つの異なるレベルの間で、行電圧が移動する。左から右へ向かって時間と共に前方へ、それは水平軸によって示される、行はVnonaddress1801で始まる。行がアドレスされる選択されるときに、その電圧はVaddress-ON1804に移動し、それはピクセルをアクティベートするために必要十分ではないもののである。ポテンシャルの値は最終的にVaddress-OFF1807に移動し、それはピクセルをデアクティベートするために必要十分ではないもののである。ピクセルがアクティベートするか、デアクティベートするかは列電圧に依存する。図18に示されるように、ピクセルのアクティベーションおよびオン状態の持続行電圧が1801から1804へさらに1807へと移動するように、ピクセルの状態オンまたはオフのいずれかの持続行電圧が1810から1813に移動するように、およびピクセルのデアクティベーション行電圧が1816に移動するように、の3つのシナリオがある。これらは以下により詳細に説明され、それはこれらの行電圧の値と列電圧との相互作用マトリックス上に符号化されるロードされたデータと対応するを説明する。インアクティブなピクセルは、差電圧がVpull-inに到達する場合それは図18において1806のみにおいて生じるを除いてはアクティベートしないことが注目される。アクティベートされたピクセルは、差電圧がVrelに到達するそれは1818のみにおいて生じるまではアクティベートされたままで残る。図18は考えられる入力のそれぞれのセットに対するピクセルまたはそれぞれのX-Y交差での、他の一般的なクライテリアコンプライアントデバイスの挙動を表し、それによって示されたスイッチングシステムの有用性を明らかにする。このように、図18は2つの列電圧の値および3つの行電圧の値の様々な組み合わせを、それぞれの場合の差電圧を追跡することによって表す。これらの組み合わせのそれぞれを逐次ステップを踏んで通ることが必要である。選択の前には、行はアドレスされない状態1801にあり、一方では列電圧はデータの不在1802を反映し、その結果初期の差電圧1803に導く。次いで、行は選択され1804、一方では1805で、列データはノンゼロにこの代表的な列にロードされるデータの中に、0の代わりに1を仮定するなる。この状況の下で、差電圧は1806に上昇し、それはピクセルを強制的にアクティベートさせる。しかしながら、行がアドレスされない状態1807になるときの、重要な結果に注目する。列電圧はノンゼロの1808であるものの、差電圧は1809であり、それはピクセルのそのときの状態が変化せずに残ることを意味し、それがオンであれば、それはオンのまま残りなぜならば、差電圧はリリース電圧1818よりも高い、それがオフであれば、それはオフのまま残るなぜならば、差電圧はアクティベーション電圧1806よりも低い。図18が左から右へ向かって時間とともに直線的に進行するイベントを表すものと見なす場合は、それは、アクティベーション閾値が1806で満足された後の、行のアドレスされない状態1807へのスイッチングは、支配的な差電圧1809がリリース電圧1818よりも高いために、ピクセルがアクティベートされたまま残ることを意味する、ことを意味する。さらに、2つの条件、すなわち列電圧が1817の値となり一方では行はアドレス-オフの状態1816となる、が同時に満足されるまでは、ピクセルはオン状態に残り得る。このことのみが差電圧を、ピクセルをリリースしデアクティベートするために必要なレベル1818に低下する。緊急のドライバ符号化がアドレス-オフ行イベントを、データ符号化イベントの1回につきそのイベントが複数回起こることに対抗して、所与のデータサイクルの最後に後回しすることを必要とし得ることが、理解され認識されるべきである。図18において、それは、所与の時間領域に対する全てのピクセルの値がセットされる後まで、行電圧がアドレス-オフ状態に到達することなく、ノン-アドレス状態とアドレス-オン状態との間で移動することを意味する。詳細には、行電圧は1801から1804へ、さらに1810へ1807への遷移をスキップし、さらに1813へ、などと移動する。アドレス-オフ状態1807、1816で示されるへの移行は必要となるまで延期され、それまでは、行は2つの状態の間1801から1804へ、1810へ、1813へ、1819へ、などで振動し得る。本発明は、行アドレス-オフイベントが何時または何回トリガされるかに関するいかなる特定の戦略とも結びつかず、また、アドレス-オフイベントを一時的に強化するための理由がある場合に、冗長性を有するトリガをすることを主張するものでもない。ピクセルが1806でアクティベートされるが、しかしアドレス-オフイベント1807が抑制される後にまで延期される状況を考える。一旦列電圧は1811に降下し一方では行電圧は1804から、1807をスキップして、直接1810に移行し、ピクセルはオン状態に残るが、それは1812での差電圧がリリースデアクティベーションを許容するにはなおも高すぎるからである。図示の目的のために、ピクセルは以前にオフ状態にセットされていたと想定する。この列のオフ状態1814と、1813での行アドレス-オンイベントとの組み合わせが、差電圧1815に導き、それはピクセルをアクティベートするためにはまだ低すぎ、それはこのケースにおける所望の結果である。差電圧が1818に到達するときに生じるリリースデアクティベーションイベントの後に、システムは実効的にリセットし、行はノン-アドレス状態1819への次の状態変化を再開し、列のオフ状態は1820に固定され、静止状態と一致する差電圧1821に導く。このように、図18のそれぞれの部分は、所与のピクセル初期状態の想定に応じて、またはより重要であるが水平軸上のどこでサイクルが開始することを想定するか例えば、1801に対抗して、1810においては、列の値がオフ状態であるように初期に符号化される状況に対する挙動を表すに応じて、開示されたシステムの重要な機能を完全に表す。図18は曲がりなりにも、各ピクセルマトリックスのX-Y交差点における所望の状態変化および/状態持続をトリガする条件によるデバイスの挙動の一般的な早見図nomographとして役立つ。Vrel/Vpull-inのレシオ1818の値を1806の値で割った値が低くなるほど、制御スキームはよりロバストになることが注目される。ピクセルをオフに変えることとそれをオンに変えることとの間に大きな差異があるので、行および列に印加される電圧の大きな変化が、エラーを伴わずに許容され得る。このような電圧の変化は導電性トレースに沿った抵抗の損失から起こり得、その結果として、システムをこのような変化に対抗するようにチューニングすることは、それをデコーディングトランスデューサとしてより安定化する。最初にこれらの要求を満足し、次いでそれを最適化するように、任意の所与のX-Yマトリックスをチューニングすることは、交差点ピクセルにおいてアクチュエート/アクティベートされるデバイスの機械的および/またはエレクトロメカニカルな挙動に対する調整を要求し得る。当該の1つのケースは、米国特許番号第5,319,491号において開示されたデバイスであり、それは、その極板plateが剛でないために、実際には従来の平行板状可変容量コンデンサとして挙動しない。このシステムをヒステリシス管理に適合するようにするためのシステムに対する修正は、さもなくば言うなりに動き得る上側の極板の剛性を増す、またはさもなくば、そのアクティベーションおよびデアクティベーションの間の機械的および幾何学的なプロフィールを変えるための方法ピクセルのアクティベーション挙動を変えるために各X-Y交差点の中心で列または行の導体の一部分-実質的には導電性トレースのホールhole、を除去することによって、などのを必要とし得る。前出の本文に記載された8個の不等式を満足するように挙動の調整がなされるときにはいつでも、本発明は適切な持続性の強化を提供する。X-Y交差におけるデバイスの持続性を、目標とするアプリケーションの基本的な時間サイクルの関数として保障するための代替の方法は、全ての行の抵抗を全面的に変えることであり、それはそれぞれの列の間のそれぞれの行に可変抵抗器を挿入することと電気的に等価である。それぞれの行に非常に多数の列間の抵抗器それぞれが分離した制御メカニズムを必要とするを組み込むかわりに、その基本的な抵抗を数桁の大きさにわたって変えることができる材料それは、例えば横方向の、適切な電気信号の印加によって抵抗状態の間で全面的にスイッチされ得るによって、行を製造することはより簡単である。このような方法が図19に開示される。このようなメカニズムを実行することによって、ヒステリシス管理が除去され得ることに注目し、これが成り立つとの想定が、以下の説明に対して当てはまるものと想定される。従って、図18に示されたヒステリシス管理法を実行するために必要とされた3つの異なる値に対して、本説明は行に対する2つの電圧のみを認める。この方法の適用は、その抵抗を数桁3~6桁の大きさにわたって変えることができる行材料の使用を想定する。他の候補の中でドープドペロブスカイトは必要な性質を所有する6桁の大きさの抵抗の振れ幅を示す、100ナノ秒以下の公表されたスイッチング時間を有すると報告されている。本発明は現在のドープドペロブスカイト材料に限定されず、必要な性質を示す全ての材料を包含する。最小限必要な抵抗の振れ幅は最終のマトリックス寸法行および列の数に依存し、そのレシオ倍率は一般的に103と107との間の範囲内にある。抵抗の必要な変化はNcolNrowの積と線形比例することが示されており、ここで本発明によってドライブされる任意の所与のシステムの、Ncolは列の数、またNrowは行の数である。この制御設計は本質的に、ピクセルが相互にチャージおよびディスチャージピクセル相互間のクロストーク/リークする速度を制限する。行および列の両方に一定の電圧VrowおよびVcolがそれぞれ印加され、|Vcol-Vrow|>Vpull-inである。ヒステリシス管理に関する前記説明の中で定められた呼称を、ここでもまた適用する。行がアドレスされるとき、そのトレース抵抗は全面的にすなわち、その全長にわたって低い値に変更され、その結果、必要な全てのピクセルは十分にチャージされ得る。所与の行の全表面積にわたって所与の抵抗の全面的な変化を選択的に加えるためのメカニズム1913は、行アドレス状態の後縁と同期される。さらに、メカニズム1913は本発明の中で一般化され、なぜならば、この方法は行全体の抵抗値をスイングするための任意の特定のまたは狭い範囲で定義された方法と結びつけられないからである。全てのアドレスされない行は、その長さにわたって低い抵抗を有するようにセットされる。行がアドレスされる時間trowの間に生じるイベントの順序は、つぎのとおりである。1アクティブな列が抵抗RC,low~100kΩを有するようにセットされる。2インアクティブな列が抵抗RC,high~100MΩを有するようにセットされる。3アドレスされた行トレースを含む可変抵抗器材料が、低抵抗状態RR,rowに置かれる。4その列にRC,lowを有するアドレスされた行の全てのピクセルは、非常に速やかにチャージする。その列にRC,highを有するアドレスされた行の全てのピクセルは、非常にゆっくりとチャージするために、関連する時間サイクルの間にピクセルをアクティベートできない。5アドレスされた行を含む可変抵抗材料が、高抵抗状態RR,highに置かれる。6全ての行がアドレスされるまで、次ぎにアドレスされる行に対して上記1から5の順序が繰り返される。この方法は、時間サイクル-ピクセル相互間のクロストークの適切な抑制、を提供し、よってRC時定数をピクセル相互間領域に拡張することによって、適切なデバイス持続性を獲得する。核心の発明に対するこの変更の一代表的実施形態の実行例が、図19に示される。4掛ける4の正方マトリックスが、任意のX掛けるYの寸法のマトリックスに対する代用として使用される。導電性の列1901、1902、1903、および1904は、図1の同様の列構造100、図3の対応する列326、327、328、および329、およびこの文書で開示された他の箇所の全ての類似の列構造と、制限なく対応する。図19の列は、この文書の他の箇所の対応物と相違するところはない。図19の行すなわち、1905、1906、1907および1908は、この開示の他の箇所の対応物例えば、301、302、303、および304の行ドライブから修正されている。この修正の特徴は行1908のみに示されており、この場合には、所望の抵抗のシフト効果は横方向の電界1905、1906、1907、および1908が存在する平面に対して垂直で、1908の表面と交差する電界の選択的な印加および除去または反転によって引き起こされることが前提とされる。このメカニズムは図示の目的のために選択されたものであり、なぜならば本発明は、代替のメカニズムが1908のようにそれが適用される任意の行における同一の抵抗シフト挙動を与える場合には、等しく満足に動作するからである。1908において所望の抵抗シフトを生じるためにこの例の中で使用されるメカニズムは、行導体1908の相対する面上に配置された平行な電極1909および1910のセットである。これらは導電性トレース1911および1912を経由して、選択的に制御可能な電圧源1913と接続される。1913がオンにスイッチされるとき、1909と1910との間に適切なポテンシャルの差が印加され、それによって必要な横方向の電界を形成し、それが導体1908をしてその抵抗値にシフトさせる。当業者、および印加された電界に対して適切に応答する特殊な材料からそれ自身が作られた、列導体1908からの所望の挙動を確保するための要求事項を理解することは、ここで開発された抵抗シフト現象を制御するために適した手段を適正に構成し製造することができる、ことが理解される。最後に、デバイス1913、およびマトリックスの中の全ての他の行と関連するその対応物図19には示されていないの、トリガリングおよび選択的制御は、コアデバイスによって伝播される行選択信号と同期される。行が選択されるすなわち、図3、図4、図5、および図6を参照するこの開示の中で説明されたように、低インピーダンス状態に置かれるとき、関連するデバイス例えば、1913はそれ自身選択された行を全面的に低インピーダンス状態に置かなければならない。行が選択されなくなるとき、1913をその例とするデバイスは、目標とする行を高インピーダンス状態に全面的にシフトさせるためにトリガしなければならない。これは行の内部の全てのリークまたはクロストークを遅らせ、それによって、他の方法が不適切なアプリケーションに本発明を使用することに対して、適切な持続性を生成する。それ故に、この方法はヒステリシス管理と同様に、本発明のアプリケーション範囲を拡大する。関連する行に関して1913によって生成される所望の効果を、本発明に対してすでに開示された任意の並行な機能の、部分的または全面的な置き換えとして取り扱うこともまた可能であり得る。本発明を実施するための代表的なハードウェア環境が図22に示され、それは従来のマイクロプロセッサのような中央処理装置CPU2210およびシステムバス2212を経由して相互接続される多数の他のユニットを有する、本発明に従ったデータ処理システム2213の例示的なハードウェア構成を表す。データ処理システム2213は、ランダムアクセスメモリRAM2214、読み出し専用メモリROM2216、およびディスクユニット2220およびテープドライブ2240などの周辺デバイスをバス2212と接続するための入力/出力I/Oアダプタ2218、キーボード2224、マウス2226、および/またはタッチスクリーンデバイス示されていないなどの他のユーザーインターフェイスデバイスをバス2212と接続するためのユーザーインターフェイスアダプタ2222、データ処理システム2213をデータ処理ネットワークと接続するための通信アダプタ2234、およびバス2212をディスプレイデバイス2238と接続するためのディスプレイアダプタ2236、を含む。ディスプレイデバイス2238は本明細書に記載された任意の実施形態を実行し得る。ここに記載される任意のディスプレイは、図21Aおよび図21Bに示されるようなピクセルを含み得る。CPU2210は、例えば実行ユニット、バスインターフェイスユニット、算術ロジックユニットなどの、マイクロプロセッサにおいて一般的に見られるサーキットリを含む、ここに示されない他のサーキットリを含み得る。CPU2210はまた1つに統合された回路の上にも存在し得る。"