炭化珪素からなる第1または第2導電型の基板1と、前記基板1の上に形成され、前記基板1よりも低不純物濃度とされた第1導電型の炭化珪素からなるドリフト層2と、前記ドリフト層2の上に形成された第2導電型の炭化珪素からなるベース領域3と、前記ベース領域3の上層部に形成され、前記ドリフト層2よりも高濃度の第1導電型の炭化珪素にて構成されたソース領域4と、前記ベース領域3の上層部に形成され、前記ベース層3よりも高濃度の第2導電型の炭化珪素にて構成されたコンタクト領域5と、前記ソース領域4の表面から前記ベース領域3よりも深くまで形成され、一方向を長手方向として形成されたトレンチ6と、前記トレンチ6の内壁面に形成されたゲート絶縁膜8と、前記トレンチ6内において、前記ゲート絶縁膜8の上に形成されたゲート電極9と、前記ソース領域4および前記ベース領域3に電気的に接続されたソース電極11と、前記基板1の裏面側に形成されたドレイン電極13とを備え、前記ゲート電極9への印加電圧を制御することで前記トレンチ6の側面に位置する前記ベース領域3の表面部に反転型のチャネル領域を形成し、前記ソース領域4および前記ドリフト層2を介して、前記ソース電極11および前記ドレイン電極13の間に電流を流す反転型の半導体スイッチング素子を備えた炭化珪素半導体装置であって、前記ベース領域3の下方に配置されると共に前記トレンチ6よりも深い位置まで形成され、前記トレンチ6の長手方向と交差する複数の第2導電型のディープ層10を有し、前記ディープ層10は、該ディープ層10の上部の方が該ディープ層10の下部よりも幅が狭くされていることを特徴とする炭化珪素半導体装置。前記ディープ層10は、該ディープ層10が浅くなるに連れて幅がステップ状に狭くされていることを特徴とする請求項1に記載の炭化珪素半導体装置。前記ディープ層10は、該ディープ層10が浅くなるに連れて幅が徐々に狭くされていることを特徴とする請求項1に記載の炭化珪素半導体装置。前記ドリフト層2のうち隣り合う前記ディープ層10の間に配置される部分には、該ドリフト層2のうち前記ディープ層10よりも下方に位置している部分よりも高濃度とされた第1導電型の電流拡散層2aが形成されていることを特徴とする請求項1ないし3のいずれか1つに記載の炭化珪素半導体装置。前記トレンチ6の底部は、前記電流拡散層2aよりも深くされていることを特徴とする請求項4に記載の炭化珪素半導体装置。前記電流拡散層2aは、深さ方向において濃度分布が設けられており、該電流拡散層2aの不純物濃度は下部ほど薄く、かつ、上部ほど濃くされていることを特徴とする請求項4または5に記載の炭化珪素半導体装置。炭化珪素からなる第1または第2導電型の基板1上に、該基板1よりも低不純物濃度とされた第1導電型の炭化珪素からなるドリフト層2を形成する工程と、前記ドリフト層2の表面にマスク20、21を配置した後、該マスク20、21を用いたイオン注入を行うことにより、前記ドリフト層2の表層部に第2導電型のディープ層10を形成する工程と、前記ディープ層10および前記ドリフト層2の上に第2導電型の炭化珪素からなるベース領域3を形成する工程と、前記ベース領域3内における該ベース領域3の表層部に第1導電型不純物をイオン注入することにより、前記ドリフト層2よりも高濃度の第1導電型の炭化珪素にて構成されたソース領域4を形成する工程と、前記ベース領域3内における該ベース領域3の表層部に第2導電型不純物をイオン注入することにより、前記ベース領域3よりも高濃度の第2導電型の炭化珪素にて構成されたコンタクト領域5を形成する工程と、前記ソース領域4の表面から前記ベース領域3を貫通して前記ドリフト層2に達し、かつ、前記ディープ層10よりも浅く、一方向を長手方向とするトレンチ6を形成する工程と、前記トレンチ6の表面にゲート絶縁膜8を形成する工程と、前記トレンチ6内において、前記ゲート絶縁膜8の上にゲート電極9を形成する工程と、前記ソース領域4および前記コンタクト領域5を介して前記ベース領域3に電気的に接続されるソース電極11を形成する工程と、前記基板1の裏面側にドレイン電極13を形成する工程と、を含み、前記ディープ層10を形成する工程では、前記ベース領域3の下方に配置されると共に前記トレンチ6よりも深い位置まで、かつ、前記トレンチ6の長手方向と交差し、上部の方が下部よりも幅が狭くなるように前記ディープ層10を形成することを特徴とする炭化珪素半導体装置の製造方法。前記ディープ層10を形成する工程では、前記ドリフト層2の表面にマスク20を形成したのち、該マスク20を部分的に開口させ、該マスク20の上方から第2導電型不純物をイオン注入することで前記ディープ層10のうちの第1領域10aを形成する工程と、前記ドリフト層2の表面にマスク21を形成したのち、該マスク21を部分的に開口させ、該マスク21の上方から第2導電型不純物をイオン注入することで前記ディープ層10のうちの前記第1領域10aの上方に位置する第2領域10bを前記第1領域10aよりも狭い幅で形成する工程とを含んでいることを特徴とする請求項7に記載の炭化珪素半導体装置の製造方法。前記第2領域10bを前記第1領域10aよりも先に形成するようにし、前記第2領域10bを形成するためのイオン注入を行ったのち、前記マスク21の開口部の開口端を後退させることで、前記第1領域10aと対応する幅の開口部を有する前記マスク20を形成し、該マスク20を用いて、前記第1領域10aを形成するためのイオン注入を行うことを特徴とする請求項8に記載の炭化珪素半導体装置の製造方法。前記ドリフト層2のうち隣り合う前記ディープ層10の間に配置される部分に、該ドリフト層2のうち前記ディープ層10よりも下方に位置している部分よりも高濃度とした第1導電型の電流拡散層2aを形成する工程を有し、前記ドリフト層2を形成する工程では、該ドリフト層2のうち前記電流拡散層2aを除く部分を形成する第1工程と、前記電流拡散層2aを形成する第2工程とを含み、前記第1領域10aを形成する工程は、前記第1工程を行ったのち、前記第2工程の前に行われることで、前記ドリフト層2のうち前記電流拡散層2aを除く部分に対して前記第1領域10aを形成する工程であり、前記第2領域10bを形成する工程は、前記第2工程を行ったのちに行われることで、前記電流拡散層2aに対して前記第2領域10bを形成する工程であることを特徴とする請求項8に記載の炭化珪素半導体装置の製造方法。しかしながら、上記特許文献1のようにp型ディープ層を設ける構造は、ゲート絶縁膜への電界集中を防ぐ上では効果的であるが、p型ディープ層によって電流経路が狭められ、隣り合うp型ディープ層間においてJFET領域を形成するため、オン抵抗の上昇を招く。本発明は上記点に鑑みて、トレンチゲート構造を構成するトレンチに対して交差するようにディープ層を形成する場合において、オン抵抗の低減を図ることができるSiC半導体装置およびその製造方法を提供することを目的とする。上記目的を達成するため、請求項1に記載の発明では、ベース領域3の下方に配置されると共にトレンチ6よりも深い位置まで形成され、トレンチ6の長手方向と交差する複数の第2導電型のディープ層10を有し、ディープ層10は、ディープ層10の上部の方がディープ層10の下部よりも幅が狭くされていることを特徴としている。このように、ディープ層10の上部の方が下部よりも幅が狭くなる構造としている。このため、ディープ層10の上部周辺では、オン時にゲート電極9にゲート電圧を印加してチャネルが形成されたときに、ディープ層10の上部においてチャネルの幅を広くすることができる。したがって、ディープ層10の幅をすべて一定にした場合と比較してJFET領域の幅を広くすることができ、JFET抵抗を低減することが可能となる。これにより、トレンチゲート構造を構成するトレンチ6に対して交差するようにディープ層10を形成する場合において、隣り合うディープ層10の間に構成されるJFET領域でのJFET抵抗を低減することができ、オン抵抗の低減を図ることが可能となる。例えば、請求項2に記載したようにディープ層10が浅くなるに連れて幅がステップ状に狭くされる構造や、請求項3に記載したようにディープ層10が浅くなるに連れて幅が徐々に狭くされる構造を採用することができる。請求項4に記載の発明では、ドリフト層2のうち隣り合うディープ層10の間に配置される部分には、該ドリフト層2のうちディープ層10よりも下方に位置している部分よりも高濃度とされた第1導電型の電流拡散層2aが形成されていることを特徴としている。このように、電流拡散層2aを備えた構造とすることもできる。これにより、低抵抗な電流拡散層2a内においてより電流の流れる範囲が広がり、よりオン抵抗の低減を図ることが可能となる。請求項5に記載の発明では、トレンチ6の底部は、電流拡散層2aよりも深くされていることを特徴としている。このように、トレンチゲート構造の深さを電流拡散層2aよりも深い位置、つまりドリフト層2における比較的不純物濃度が低い箇所まで深くすることで、電界集中を緩和することが可能となる。これにより、電界集中によってゲート絶縁膜8が破壊されることをより防止することが可能となる。請求項6に記載の発明では、電流拡散層2aは、深さ方向において濃度分布が設けられており、該電流拡散層2aの不純物濃度は下部ほど薄く、かつ、上部ほど濃くされていることを特徴としている。このような構造では、電流拡散層2aの下部の不純物濃度が薄くされていることから、トレンチ6の底部が電流拡散層2aのうち比較的不純物濃度が低くされている箇所に位置することになる。このため、ゲート絶縁膜8への電界集中を緩和することが可能となる。その一方で、電流拡散層2aのうちの上部については不純物濃度が濃くされていることから、低抵抗な電流拡散層2a内においてより電流の流れる範囲を広げることができるため、オン抵抗の低減も図れる。したがって、電界集中によるゲート絶縁膜8の破壊防止と、オン抵抗の低減の両立を図ることが可能となる。以上のようなSiC半導体装置は、例えば以下に示す製造方法によって製造される。例えば、請求項7に記載したように、SiCからなる第1または第2導電型の基板1上に、該基板1よりも低不純物濃度とされた第1導電型のSiCからなるドリフト層2を形成する工程と、ドリフト層2の表面にマスク20、21を配置した後、該マスク20、21を用いたイオン注入を行うことにより、ドリフト層2の表層部に第2導電型のディープ層10を形成する工程と、ディープ層10およびドリフト層2の上に第2導電型のSiCからなるベース領域3を形成する工程と、ベース領域3内における該ベース領域3の表層部に第1導電型不純物をイオン注入することにより、ドリフト層2よりも高濃度の第1導電型のSiCにて構成されたソース領域4を形成する工程と、ベース領域3内における該ベース領域3の表層部に第2導電型不純物をイオン注入することにより、ベース領域3よりも高濃度の第2導電型のSiCにて構成されたコンタクト領域5を形成する工程と、ソース領域4の表面からベース領域3を貫通してドリフト層2に達し、かつ、ディープ層10よりも浅く、一方向を長手方向とするトレンチ6を形成する工程と、トレンチ6の表面にゲート絶縁膜8を形成する工程と、トレンチ6内において、ゲート絶縁膜8の上にゲート電極9を形成する工程と、ソース領域4およびコンタクト領域5を介してベース領域3に電気的に接続されるソース電極11を形成する工程と、基板1の裏面側にドレイン電極13を形成する工程と、を含み、ディープ層10を形成する工程では、ベース領域3の下方に配置されると共にトレンチ6よりも深い位置まで、かつ、トレンチ6の長手方向と交差し、上部の方が下部よりも幅が狭くなるようにディープ層10を形成するという製造方法により、請求項1に示したSiC半導体装置を製造できる。この場合、請求項8に記載したように、ディープ層10を形成する工程では、ドリフト層2の表面にマスク20を形成したのち、該マスク20を部分的に開口させ、該マスク20の上方から第2導電型不純物をイオン注入することでディープ層10のうちの第1領域10aを形成する工程と、ドリフト層2の表面にマスク21を形成したのち、該マスク21を部分的に開口させ、該マスク21の上方から第2導電型不純物をイオン注入することでディープ層10のうちの第2領域10bを第1領域10aよりも狭い幅で形成する工程とを行うことにより、請求項2に記載のSiC半導体装置を製造することができる。この場合、請求項9に記載したように、第2領域10bを第1領域10aよりも先に形成するようにし、第2領域10bを形成するためのイオン注入を行ったのち、エッチングによりマスク21の開口部の開口端を後退させることで、第1領域10aと対応する幅の開口部を有するマスク20を形成し、このマスク20を用いて、第1領域10aを形成するためのイオン注入を行うようにすれば、第1領域10aと第2領域10bを形成する際のマスク共通化を図ることが可能となる。また、エッチングにより後退させることにより第1領域10aと対応する開口部を形成すれば、第2領域10bと第1領域10aとをセルフアラインで形成でき、これらをマスクズレの影響無く形成することが可能となる。さらに、請求項10に記載したように、ドリフト層2のうち隣り合うディープ層10の間に配置される部分に、該ドリフト層2のうちディープ層10よりも下方に位置している部分よりも高濃度とした第1導電型の電流拡散層2aを形成する工程を行うようにし、ドリフト層2を形成する工程では、該ドリフト層2のうち電流拡散層2aを除く部分を形成する第1工程と、電流拡散層2aを形成する第2工程とを行い、第1領域10aを形成する工程として、第1工程を行ったのち、第2工程の前に、ドリフト層2のうち電流拡散層2aを除く部分に対して第1領域10aを形成する工程を行い、第2領域10bを形成する工程として、第2工程を行ったのち、電流拡散層2aに対して第2領域10bを形成する工程を行うことで、請求項4に記載のSiC半導体装置を製造することができる。なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。第1実施形態本発明の第1実施形態について説明する。ここではSiC半導体装置に備えられる素子として反転型のトレンチゲート構造のMOSFETについて説明する。図1は、本実施形態にかかるトレンチゲート構造のMOSFETの斜視断面図である。この図は、MOSFETの1セル分を抽出したものに相当する。本図ではMOSFETの1セル分しか記載していないが、図1に示すMOSFETと同様の構造のMOSFETが複数列隣り合うように配置されている。また、図2a~図2dは、図1のMOSFETの断面図である。図2aは、図1中のA-A線においてxz平面と平行に切断したときの断面、図2bは、図1中のB-B線においてxz平面と平行に切断したときの断面、図2cは、図1中のC-C線においてyz平面と平行に切断したときの断面、図2dは、図1中のD-D線においてyz平面と平行に切断したときの断面である。図1および図2a~図2dに示すMOSFETは、SiCからなるn型基板1が半導体基板として用いられている。n型基板1は、リン等のn型不純物濃度が例えば1.0×1019/cm3とされ、厚さが300μm程度とされている。このn型基板1の表面には、リン等のn型不純物濃度が例えば3.0~7.0×1015/cm3で厚さ10~15μm程度のSiCからなるn型ドリフト層2が形成されている。このn型ドリフト層2の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付け、n型ドリフト層2のうちn型基板1側の方がn型基板1から離れる側よりも高濃度となるようにすると好ましい。例えば、n型ドリフト層2のうちn型基板1の表面から3~5μm程度の部分の不純物濃度が2.0×1015/cm3程度他の部分よりも高くなるようにすると良い。このようにすると、n型ドリフト層2の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。このn型ドリフト層2の表層部にはp型ベース領域3が形成されており、さらに、p型ベース領域3の上層部分にはn型ソース領域4およびp型コンタクト層5が形成されている。p型ベース領域3は、ボロンもしくはアルミニウム等のp型不純物濃度が例えば5.0×1016~2.0×1019/cm3、厚さ2.0μm程度で構成されている。n型ソース領域4は、表層部におけるリン等のn型不純物濃度表面濃度が例えば1.0×1021/cm3、厚さ0.3μm程度で構成されている。p型コンタクト層5は、例えば表層部におけるボロンもしくはアルミニウム等のp型不純物濃度表面濃度が例えば1.0×1021/cm3、厚さ0.3μm程度で構成されている。n型ソース領域4は、後述するトレンチゲート構造の両側に配置されており、p型コンタクト層5は、n型ソース領域4を挟んでトレンチゲート構造と反対側に備えられている。また、p型ベース領域3およびn型ソース領域4を貫通してn型ドリフト層2に達するように、例えば幅が1.4~2.0μm、深さが2.0μm以上例えば2.4μmのトレンチ6が形成されている。このトレンチ6の側面と接するように上述したp型ベース領域3およびn型ソース領域4が配置されている。さらに、トレンチ6の内壁面はゲート酸化膜8にて覆われており、ゲート酸化膜8の表面に形成されたドープトPoly-Siにて構成されたゲート電極9により、トレンチ6内が埋め尽くされている。ゲート酸化膜8は、トレンチ6の内壁面を熱酸化することで形成されており、ゲート酸化膜8の厚みはトレンチ6の側面側と底部側共に100nm程度となっている。このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図1中のy方向を長手方向として延設されている。そして、複数のトレンチゲート構造が図1中のx方向に平行に並べられることでストライプ状とされている。また、上述したn型ソース領域4およびp型コンタクト層5もトレンチゲート構造の長手方向に沿って延設された構造とされている。さらに、n型ドリフト層2のうちp型ベース領域3よりも下方位置において、トレンチゲート構造に対して交差する方向に延設されたp型ディープ層10が形成されている。本実施形態の場合、p型ディープ層10は、トレンチゲート構造におけるトレンチ6の側面のうちチャネル領域が構成される部分に対する法線方向図1中のx方向、つまりトレンチ6の長手方向に対する垂直方向に延設され、それがトレンチ6の長手方向において複数本並べられて配置されている。このp型ディープ層10は、トレンチ6の底部よりも深く形成されており、n型ドリフト層2の表面からの深さが例えば2.6~3.0μm程度p型ベース領域3の底部からの深さが例えば0.6~1.0μmとされている。また、p型ディープ層10は、p型ベース領域3と接することでp型ベース領域3と同電位に固定される。図3は、トレンチゲート構造におけるゲート酸化膜8やゲート電極9などを省略して示したトレンチ6近傍の様子を示した部分斜視断面図である。図1や図2a~図2dおよび図3に示されるように、本実施形態のp型ディープ層10は、第1領域に相当する下層領域10aと第2領域に相当する上層領域10bというステップ状に幅を異ならせた領域を備えている。つまり、本実施形態では、深さ方向においてp型ディープ層10の幅を変えており、上部の方が下部よりも幅が狭くなるようにしている。具体的には、下層領域10aではゲート酸化膜8内での電界集中を緩和して絶縁破壊を防止できるように耐圧を見込んで幅広に設定されており、上層領域10bではJFET領域の幅を広くしてJFET抵抗を低減できるように下層領域10aよりも幅狭に設定されている。これら下層領域10aおよび上層領域10bにより構成されるp型ディープ層10の不純物濃度は、ゲート酸化膜8内での電界集中を緩和して絶縁破壊を防止できるように、耐圧を見込んでボロンもしくはアルミニウム等のp型不純物濃度が決められており、例えば1.0×1017/cm3~1.0×1019/cm3とされている。本実施形態では、これら下層領域10aと上層領域10bとの境界の深さ、換言すれば上層領域10bの下面の深さは、トレンチ6よりも深くされており、トレンチ6の側面から底部まで上層領域10bが配置された構造とされている。このため、本実施形態の場合、ゲート電極9に対してゲート電圧を印加したときに、トレンチ6の側面にチャネルが形成されると、チャネルの幅はトレンチ6の最深部までn型ドリフト層2のうち幅狭な上層領域10bの間に位置する部分となり、下層領域10aの間に位置する部分よりも広くなる。このため、下層領域10aよりも幅狭な上層領域10bを備えることにより、p型ディープ層10の幅をすべて下層領域10aと同じ幅にした場合と比較してJFET領域の幅を広くすることができ、JFET抵抗を低減することが可能となる。また、n型ソース領域4およびp型コンタクト層5の表面やゲート電極9の表面には、ソース電極11やゲート配線図示せずが形成されている。ソース電極11およびゲート配線は、複数の金属例えばNi/Al等にて構成されており、少なくともn型SiC具体的にはn型ソース領域4やnドープの場合のゲート電極9と接触する部分はn型SiCとオーミック接触可能な金属で構成され、少なくともp型SiC具体的にはp型コンタクト層5やpドープの場合のゲート電極9と接触する部分はp型SiCとオーミック接触可能な金属で構成されている。なお、これらソース電極11およびゲート配線は、層間絶縁膜12上に形成されることで電気的に絶縁されており、層間絶縁膜12に形成されたコンタクトホールを通じてソース電極11はn型ソース領域4およびp型コンタクト層5と電気的に接触させられ、ゲート配線はゲート電極9と電気的に接触させられている。そして、n型基板1の裏面側にはn型基板1と電気的に接続されたドレイン電極13が形成されている。このような構造により、nチャネルタイプの反転型のトレンチゲート構造のMOSFETが構成されている。このような反転型のトレンチゲート構造のMOSFETは、以下のように動作する。まず、ゲート電極9にゲート電圧を印加する前の状態では、p型ベース領域3に反転層が形成されない。したがって、ドレイン電極13に正の電圧を加えたとしても、n型ソース領域4から電子はp型ベース領域3内に到達することはできず、ソース電極11とドレイン電極13との間に電流が流れない。次に、オフ時ゲート電圧=0V、ドレイン電圧=650V、ソース電圧=0Vには、ドレイン電極13に電圧を加えても逆バイアスになるため、p型ベース領域3とn型ドリフト層2の間より空乏層が広がる。このとき、p型ベース領域3の濃度がn型ドリフト層2より高いので、空乏層はほとんどn型ドリフト層2側に広がる。例えば、p型ベース領域3の不純物濃度をn型ドリフト層2の不純物濃度の10倍とした場合、p型ベース領域3側に約0.7μm伸び、n型ドリフト層2側に約7.0μm伸びるが、p型ベース領域3の厚みを2.0μmと空乏層の伸び量よりも大きくしてあるため、パンチスルーしないようにできる。そして、ドレイン0Vの場合より空乏層が広がっているため、絶縁体として振舞う領域は更に広がっているので、ソース電極11とドレイン電極13との間に電流が流れない。また、ゲート電圧が0Vになっているため、ドレイン-ゲート間にも電界がかかる。このため、ゲート酸化膜8の底部にも電界集中が発生し得る。しかしながら、トレンチ6よりも深いp型ディープ層10を備えた構造としているため、p型ディープ層10とn型ドリフト層2とのPN接合部での空乏層がn型ドリフト層2側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート酸化膜8に入り込み難くなる。特に、耐圧を見込んでp型ディープ層10の下層領域10aの幅を設定してあるため、より高電圧がゲート酸化膜8に入り込まないようにすることが可能となる。これにより、ゲート酸化膜8内での電界集中、特にゲート酸化膜8のうちのトレンチ6の底部での電界集中を緩和することが可能となり、ゲート酸化膜8が破壊されることを防止することが可能となる。一方、オン時ゲート電圧=20V、ドレイン電圧=1V、ソース電圧=0Vには、ゲート電極9にゲート電圧として20Vが印加されるため、p型ベース領域3のうちトレンチ6に接している表面にチャネルが形成される。このため、ソース電極11から注入された電子はn型ソース領域4からp型ベース領域3に形成されたチャネルを通った後、n型ドリフト層2に到達する。これにより、ソース電極11とドレイン電極13との間に電流を流すことができる。さらに、本実施形態では、p型ディープ層10の上層領域10bの幅を下層領域10aよりも狭くし、p型ディープ層10が浅くなるに連れて幅がステップ状に狭くなるようにしている。このため、オン時にゲート電極9にゲート電圧を印加してチャネルが形成されたときに、チャネルの幅を広くすることができる。すなわち、p型ディープ層10の上部周辺においては、チャネルの幅はn型ドリフト層2のうち幅狭な上層領域10bの間に位置する部分となるため、n型ドリフト層2のうち幅広な下層領域10aの間に位置する部分よりも広くなる。このため、チャネルの幅が広くなる。これにより、p型ディープ層10の幅をすべて下層領域10aと同じ幅にした場合と比較してJFET領域の幅を広くすることができ、JFET抵抗を低減することが可能となる。次に、図1に示すトレンチゲート構造のMOSFETの製造方法について説明する。図4~図5は、図1に示すトレンチゲート構造のMOSFETの製造工程を示した断面図である。図4および図5中、左側に図1中のB-B線においてxz平面と平行に切断した断面図図2bと対応する場所を示してあり、右側に図1中のD-D線においてyz平面と平行に切断した断面図図2dと対応する場所を示してある。以下、これらの図を参照して説明する。図4aに示す工程まず、リン等のn型不純物濃度が例えば1.0×1019/cm3で厚さ300μm程度のn型基板1を用意する。このn型基板1の表面にリン等のn型不純物濃度が例えば3.0~7.0×1015/cm3で厚さ15μm程度のSiCからなるn型ドリフト層2をエピタキシャル成長させる。図4bに示す工程n型ドリフト層2の表面にLTOなどで構成されるマスク20を形成したのち、フォトリソグラフィ工程を経て、p型ディープ層10のうちの下層領域10aの形成予定領域においてマスク20を開口させる。そして、マスク20上からp型不純物例えばボロンやアルミニウムのイオン注入を行う。例えばボロンもしくはアルミニウム濃度が1.0×1017/cm3~1.0×1019/cm3となるようにイオン注入を行っている。その後、マスク20を除去する。図4cに示す工程n型ドリフト層2の表面にLTOなどで構成されるマスク21を形成したのち、フォトリソグラフィ工程を経て、p型ディープ層10のうち上層領域10bの形成予定領域においてマスク21を開口させる。そして、マスク21上からp型不純物例えばボロンやアルミニウムのイオン注入を行う。このときのイオン注入の濃度については、図4bに示す工程と同様としている。この後、マスク21を除去したのち、注入されたイオンを活性化する。なお、ここでは下層領域10aを形成するためのp型不純物のイオン注入を行ったのちに、上層領域10bを形成するためのp型不純物のイオン注入を行うようにしたが、これらの順番を逆にしても良い。また、上層領域10bを形成するためのp型不純物のイオン注入を先に行う場合、そのときに使用したマスク21を用いて、下層領域10aを形成することでマスク共通化を図ることもできる。例えば、上層領域10bの形成後に、フッ酸などを用いたエッチングによってマスク21に形成されている開口部の開口端を後退させ、開口部の幅を下層領域10aと対応する幅に変更する。そして、開口部の幅を変更したマスク21を用いて、下層領域10aを形成するためのp型不純物のイオン注入を行う。このようにすれば、マスクの共通化を図ることができる。また、エッチングによりマスク21の開口端を後退させることによって下層領域10aと対応する開口部を形成しているため、上層領域10bと下層領域10aとをセルフアラインで形成でき、これらをマスクズレの影響無く形成することが可能となる。図5aに示す工程n型ドリフト層2の表面に、ボロンもしくはアルミニウム等のp型不純物濃度が例えば5.0×1015~5.0×1016/cm3、厚さ2.0μm程度となるp型不純物層をエピタキシャル成長させることにより、p型ベース領域3を形成する。図5bに示す工程続いて、p型ベース領域3の上に、例えばLTO等で構成されるマスク図示せずを成膜したのち、フォトリソグラフィ工程を経て、n型ソース領域4の形成予定領域上においてマスクを開口させる。その後、n型不純物例えば窒素をイオン注入する。さらに、先程使用したマスクを除去した後、再びマスク図示せずを成膜し、フォトリソグラフィ工程を経て、p型コンタクト層5の形成予定領域上においてマスクを開口させる。その後、p型不純物例えばボロンやアルミニウムをイオン注入する。そして、注入されたイオンを活性化することで、リン等のn型不純物濃度表面濃度が例えば1.0×1021/cm3、厚さ0.3μm程度のn型ソース領域4を形成すると共に、ボロンもしくはアルミニウム等のp型不純物濃度表面濃度が例えば1.0×1021/cm3、厚さ0.3μm程度のp型コンタクト層5を形成する。その後、マスクを除去する。図5cに示す工程p型ベース領域3、n型ソース領域4およびp型コンタクト層5の上に、図示しないエッチングマスクを成膜したのち、トレンチ6の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、トレンチ6を形成する。この後、エッチングマスクを除去する。この後の工程に関しては、従来と同様であるため図示しないが、まず、ゲート酸化膜形成工程を行うことにより、トレンチ6内を含む基板表面全面にゲート酸化膜8を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化熱酸化によりゲート酸化膜8を形成する。続いて、ゲート酸化膜8の表面にn型不純物をドーピングしたポリシリコン層を例えば600°Cの温度下で440nm程度成膜したのち、エッチバック工程等を行うことにより、トレンチ6内にゲート酸化膜8およびゲート電極9を残す。次に、層間絶縁膜12を成膜したのち、層間絶縁膜12をパターニングしてn型ソース領域4やp型コンタクト層5に繋がるコンタクトホールを形成すると共に、ゲート電極9に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極11やゲート配線を形成する。また、n型基板1の裏面側にドレイン電極13を形成する。これにより、図1に示したMOSFETが完成する。以上説明したように、本実施形態のSiC半導体装置によれば、p型ディープ層10を深さが浅くなるほどステップ状に幅が狭くなる構造としている。具体的には、p型ディープ層10を下層領域10aと上層領域10bとにより構成し、上層領域10bを下層領域10aよりも幅が狭くなるようにしている。このため、オン時にゲート電極9にゲート電圧を印加してチャネルが形成されたときに、p型ディープ層10の上部周辺において、チャネルの幅を広くすることができ、p型ディープ層10の幅をすべて一定、つまり下層領域10aと同じ幅で一定とした場合と比較してJFET領域の幅を広くすることができ、JFET抵抗を低減することが可能となる。したがって、トレンチゲート構造を構成するトレンチ6に対して交差するようにp型ディープ層10を形成する場合において、隣り合うp型ディープ層10の間に構成されるJFET領域でのJFET抵抗を低減することができ、オン抵抗の低減を図ることが可能となる。第2実施形態本発明の第2実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対してp型ディープ層10の構造を変更したものであり、基本構造に関しては第1実施形態と同様であるため、第1実施形態と異なっている部分に関してのみ説明する。図6は、本実施形態にかかるSiC半導体装置の斜視断面図である。また、図7aは図6のE-E線においてxz平面と平行に切断したときの断面図、図7bは、図6中のF-F線においてyz平面と平行に切断したときの断面図である。図6および図7a、bに示すように、本実施形態も、第1実施形態と同様に、p型ディープ層10の幅をp型ディープ層10の深さ方向において変えて、p型ディープ層10の上部の方が下部よりも幅が狭くなるようにしている。具体的には、p型ディープ層10の底部の幅については耐圧を考慮した幅とし、そこからp型ディープ層10の深さが浅くなるに連れて徐々に幅を縮小している。このような構成としても、第1実施形態のように、p型ディープ層10の底部の幅を広くして耐圧を確保しつつ、p型ディープ層10の上部の幅を狭くして、チャネルが広く形成されるようにすることが可能となり、電流経路を広げることが可能となる。したがって、隣り合うp型ディープ層10の間に構成されるJFET領域でのJFET抵抗を更に低減することができ、よりオン抵抗の低減を図ることが可能となる。なお、本実施形態の構造のSiC半導体装置の製造方法は、基本的には第1実施形態と同様であり、図4bに示したp型ディープ層10の形成の際に、マスク21を用いて、斜めイオン注入によりp型不純物を注入し、p型ディープ層10が斜め方向に注入されるようにすれば良い。第3実施形態本発明の第3実施形態について説明する。本実施形態のSiC半導体装置も、第1実施形態に対してよりオン抵抗を低減できる構造としたものであり、基本構造に関しては第1実施形態と同様であるため、第1実施形態と異なっている部分に関してのみ説明する。図8は、本実施形態にかかるSiC半導体装置の斜視断面図である。また、図9aは図8のG-G線においてxz平面と平行に切断したときの断面図、図9bは、図8中のH-H線においてyz平面と平行に切断したときの断面図である。図8および図9a、bに示すように、本実施形態では、n型ドリフト層2のうちの表面側、つまりn型基板1とは反対側においてn型不純物濃度を高濃度とすることで電流拡散層2aを構成している。電流拡散層2aは、オン時に電流の流れる範囲をより広げるために設けたものであり、電流拡散層2aの不純物濃度は、例えば5.0×1016~1.5×1017/cm3とされる。また、電流拡散層2aの厚さは例えば0.3~0.7μmとされるが、本実施形態ではp型ディープ層10の上層領域10bの深さと等しくされている。このような構造のSiC半導体装置には、オン時にゲート電極9にゲート電圧が印加されると、p型ベース領域3のうちトレンチ6に接している表面にチャネルが形成され、ソース電極11から注入された電子がn型ソース領域4からp型ベース領域3に形成されたチャネルを通った後、n型ドリフト層2の電流拡散層2aに到達する。これにより、低抵抗な電流拡散層2a内においてより電流の流れる範囲が広がり、トレンチゲート構造から離れた位置まで電流が流れるようになり、さらにオン抵抗を低減できる。このように、p型ディープ層10を下層領域10aと上層領域10bにて構成する場合において、電流拡散層2aを備えた構造とすることもできる。これにより、よりオン抵抗の低減を図ることが可能となる。次に、本実施形態の構造のSiC半導体装置の製造方法について説明する。図10および図11は、本実施形態にかかるSiC半導体装置の製造工程を示した断面図である。図10および図11中、左側に図8中のG-G線においてxz平面と平行に切断した断面図図9aと対応する場所を示してあり、右側に図8中のH-H線においてyz平面と平行に切断した断面図図9bと対応する場所を示してある。これらの図を参照して、本実施形態のSiC半導体装置の製造方法について説明する。まず、図10aに示す工程でn型基板1の表面にn型ドリフト層2をエピタキシャル成長させる。このとき、n型ドリフト層2のうち電流拡散層2aを除く部分を形成する第1工程。その後、図10bに示す工程でn型ドリフト層2の表面にマスク23を配置したのち、p型ディープ層10のうちの下層領域10aの形成予定領域においてマスク20を開口させたのち、マスク20上からp型不純物例えばボロンやアルミニウムのイオン注入を行う。続いて、マスク20を除去した後、図10cに示す工程において、例えばn型不純物濃度が5.0×1016~1.5×1017/cm3、厚さが0.3~0.7μmの電流拡散層2aを形成する第2工程。この後、電流拡散層2aの表面にマスク21を形成したのち、p型ディープ層10のうち上層領域10bの形成予定領域においてマスク21を開口させる。そして、マスク21上からp型不純物例えばボロンやアルミニウムのイオン注入を行い、さらにマスク21を除去したのち、注入されたイオンを活性化する。このようにして、電流拡散層2aが部分的にp型に補償されることで上層領域10bが形成され、先に形成されていた下層領域10aと繋がってp型ディープ層10が構成される。この後、図11a~cに示す工程において、図5a~cに示す工程と同様の工程を行い、図8に示す本実施形態のSiC半導体装置が完成する。第4実施形態本発明の第4実施形態について説明する。本実施形態のSiC半導体装置は、第3実施形態に対してよりゲート酸化膜8での電界集中を緩和できる構造としたものであり、基本構造に関しては第3実施形態と同様であるため、第3実施形態と異なっている部分に関してのみ説明する。図12は、本実施形態にかかるSiC半導体装置の斜視断面図である。また、図13aは図12のI-I線においてxz平面と平行に切断したときの断面図、図13bは、図12中のJ-J線においてyz平面と平行に切断したときの断面図である。図12および図13a、bに示すように、本実施形態では、第3実施形態と同様にn型ドリフト層2のうちの表面側に電流拡散層2aを形成しつつ、さらにトレンチ6が電流拡散層2aを突き抜け、トレンチ6の底部が電流拡散層2aよりも深い位置まで形成されるようにしている。このような構造のSiC半導体装置では、トレンチゲート構造が電流拡散層2aよりも深い位置まで形成されることで、第3実施形態と比較して、ゲート酸化膜8への電界集中を緩和することが可能となる。具体的には、電流拡散層2aは、n型ドリフト層2の中でも比較的不純物濃度を高くしたものであり、不純物濃度が高い箇所では電界集中が発生し易い。このため、トレンチゲート構造の深さを電流拡散層2aよりも深い位置、つまりn型ドリフト層2における比較的不純物濃度が低い箇所まで深くすることで、電界集中を緩和することが可能となる。これにより、電界集中によってゲート酸化膜8が破壊されることをより防止することが可能となる。なお、このような構造のSiC半導体装置の製造方法についてはほぼ第3実施形態と同様であり、第3実施形態で説明した図11cの工程でのトレンチ6の形成深さを変更し、トレンチ6が電流拡散層2aよりも深くなるようにするだけで良い。勿論、トレンチ6の形成深さを変更するのではなく、第3実施形態と比較して電流拡散層2aの厚みを薄く設定しておくことでトレンチ6が電流拡散層2aよりも深くなるようにしても良い。第5実施形態本発明の第5実施形態について説明する。本実施形態のSiC半導体装置は、第3実施形態に対して電流拡散層2aの濃度を変更したものであり、基本構造に関しては第3実施形態と同様であるため、第3実施形態と異なっている部分に関してのみ説明する。図14は、本実施形態にかかるSiC半導体装置の斜視断面図である。また、図15aは図14のK-K線においてxz平面と平行に切断したときの断面図、図15bは、図14中のL-L線においてyz平面と平行に切断したときの断面図である。図14および図15a、bに示すように、本実施形態では、第3実施形態と同様にn型ドリフト層2のうちの表面側に電流拡散層2aを形成しているが、電流拡散層2aに濃度分布を設け、電流拡散層2aのn型不純物濃度が下部ほど薄く、上部ほど濃くなるようにしている。このような構造のSiC半導体装置では、電流拡散層2aの下部のn型不純物濃度が薄くされていることから、トレンチ6の底部が電流拡散層2aのうち比較的不純物濃度が低くされている箇所に位置することになる。このため、ゲート酸化膜8への電界集中を緩和することが可能となる。その一方で、電流拡散層2aのうちの上部についてはn型不純物濃度が濃くされていることから、低抵抗な電流拡散層2a内においてより電流の流れる範囲を広げることができるため、オン抵抗の低減も図れる。したがって、電界集中によるゲート酸化膜8の破壊防止と、オン抵抗の低減の両立を図ることが可能となる。なお、このような構造のSiC半導体装置の製造方法についてはほぼ第3実施形態と同様であり、第3実施形態で説明した図10cの工程での電流拡散層2aを形成するためのエピタキシャル成長をn型不純物のドーピング量が徐々に増加するように変化させながら行うようにすれば良い。また、このように電流拡散層2aのn型不純物濃度について深さ方向に濃度分布をつける構造は、上記した第4実施形態に対して適用することもできる。他の実施形態1上記各実施形態では、p型ディープ層10の幅を上部が狭く、下部が広くする構造の一例を挙げ、第1、第3実施形態では、p型ディープ層10が浅くなるに連れて幅がステップ状に狭くなる形態、第2実施形態では、p型ディープ層10が浅くなるに連れて幅が徐々に狭くなる形態を説明した。しかしながら、これらは一例を示したに過ぎず、他の構造であっても、p型ディープ層10の幅を上部が狭く、下部が広くされていれば、JFET抵抗の低減によるオン抵抗低減の効果を得ることができる。勿論、第1、第3実施形態で説明したような下層領域10aと上層領域10bを有したステップ状にp型ディープ層10の幅を変化させる構造についても、ステップ数をより多くの多段とすることも可能である。2上記各実施形態では、p型ディープ層10をx方向に延設した場合について説明したが、各p型ディープ層10をトレンチ6の長手方向に対して斜め方向に交差する形状にしたり、X方向において複数に分割した形状としても良い。p型ディープ層10をトレンチ6の長手方向に対して斜め方向に交差する構造とする場合、等電位分布の偏りなどを抑制するために、トレンチ6の長手方向に対する垂直方向に伸びる線を対称線として、p型ディープ層10を線対称のレイアウトにするのが好ましい。3上記各実施形態では、第1導電型をn型、第2導電型をp型としたnチャネルタイプのMOSFETを例に挙げて説明したが、各構成要素の導電型を反転させたpチャネルタイプのMOSFETに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のMOSFETを例に挙げて説明したが、同様のトレンチゲート構造のIGBTに対しても本発明を適用することができる。IGBTは、上記各実施形態に対して基板1の導電型をn型からp型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。4上記各実施形態では、ゲート絶縁膜として熱酸化によるゲート酸化膜8を例に挙げて説明したが熱酸化によらない酸化膜もしくは窒化膜などを含むものであっても構わない。5上記第3実施形態では、SiC半導体装置の製造方法として、図10および図11に示す工程を行う場合について説明したが、基本的には第1実施形態と同様の工程を行い、図4aに示したn型ドリフト層2の形成工程の最終段階で、成長時にドーピングされる不純物濃度を高くすることで電流拡散層2aを形成するようにしても良い。この場合でも、図4cに示した上層領域10bを形成する際にイオン注入されるp型不純物濃度を第1実施形態と比較して高く設定しておくことで、図8に示した構造のSiC半導体装置を製造することができる。また、上記第3実施形態では、第1実施形態のようにp型ディープ層10を下層領域10aと上層領域10bとによって構成する構造に対して電流拡散層2aを形成する場合について説明したが、第2実施形態の構造に対して電流拡散層2aを形成することもできる。