半導体ウェハ表面において、所定方向に配列されて製造されたものであって、不揮発性メモリセルアレイの動作に用いられる電源を発生する電源回路を有するマスターチップと、前記半導体ウェハ表面において、前記マスターチップの列に隣接して平行な列として配置され、前記マスターチップと列方向の幅が等しく製造されたものであって、当該マスターチップから供給される電源を用いて動作する不揮発性メモリセルアレイをそれぞれ有する複数のスレーブチップとを備えることを特徴とする不揮発性半導体記憶装置。前記スレーブチップの配置された列が、前記マスターチップの1列に対し、複数配列されて製造されたものであることを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記マスターチップが、前記電源回路と、前記スレーブチップに対して送信される制御信号を生成するマスター制御回路とを有し、前記スレーブチップが、前記不揮発性メモリセルアレイと、前記マスター制御回路から受信した制御信号に応じて、前記不揮発性メモリセルアレイが有する各セルの駆動用回路の動作を制御するスレーブ制御回路とを有することを特徴とする請求項1または請求項2に記載の不揮発性半導体記憶装置。前記駆動用回路が、前記不揮発性メモリセルアレイが有する各セルを駆動するデコーダ回路とセンスアンプ回路とを少なくとも含むものであることを特徴とする請求項3項記載の不揮発性半導体記憶装置。前記電源回路及び前記マスター制御回路と、前記スレーブ制御回路とが、製造段階で、前記半導体ウェハ上で最上位の配線層で接続されたものであることを特徴とする請求項3または請求項4に記載の不揮発性半導体記憶装置。半導体ウェハ表面において、所定方向に配列されて製造されたものであって、不揮発性メモリセルアレイの動作に用いられる電源を発生する電源回路を有するマスターチップと、前記半導体ウェハ表面において、前記マスターチップの列に隣接して平行な列として配置され、前記マスターチップと列方向の幅が等しく製造されたものであって、当該マスターチップから供給される電源を用いて動作する不揮発性メモリセルアレイをそれぞれ有する複数のスレーブチップとを同一パッケージ内において、積層または平置きとして組み立てることを特徴とする不揮発性半導体記憶装置の製造方法。特許文献1や非特許文献1に記載されているメモリシステムでは、電源チップを設けていることで、不揮発性メモリチップ上には電源回路が存在しない。このため不揮発性メモリチップの評価時には外部テスタを利用して電源チップと不揮発性メモリチップを接続したり、あるいは外部テスタから不揮発性メモリチップに対して電源を供給するか、実際にシステムに組み立ててからではないと正確な評価ができないという問題がある。NAND型フラッシュメモリなど不揮発性メモリの多くは、非常に高い電圧と複雑なタイミング調整を試験の際に必要とし、高価なテスタを必要とすることから製造原価が増大することになる。また、システムに組み上げてから評価を行う場合、いずれかのメモリチップに万一、不良が発生していた場合、システムとして成立しない可能性が生じ、結果的に製造コストを増加させることとなる。本発明は、上記の事情を考慮してなされたものであり、電源回路等を省略した複数の不揮発性メモリチップと電源回路等を備えた電源チップとを用いて不揮発性半導体記憶装置メモリシステムを製造する際の、製造段階での評価に掛かるコストや製造コストを低減することができる、不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。上記課題を解決するため、本発明の不揮発性半導体記憶装置は、半導体ウェハ表面において、所定方向に配列されて製造されたものであって、不揮発性メモリセルアレイの動作に用いられる電源を発生する電源回路を有するマスターチップと、前記半導体ウェハ表面において、前記マスターチップの列に隣接して平行な列として配置され、前記マスターチップと列方向の幅が等しく製造されたものであって、当該マスターチップから供給される電源を用いて動作する不揮発性メモリセルアレイをそれぞれ有する複数のスレーブチップとを備えることを特徴とする。本発明の不揮発性半導体記憶装置の製造方法は、半導体ウェハ表面において、所定方向に配列されて製造されたものであって、不揮発性メモリセルアレイの動作に用いられる電源を発生する電源回路を有するマスターチップと、前記半導体ウェハ表面において、前記マスターチップの列に隣接して平行な列として配置され、前記マスターチップと列方向の幅が等しく製造されたものであって、当該マスターチップから供給される電源を用いて動作する不揮発性メモリセルアレイをそれぞれ有する複数のスレーブチップとを同一パッケージ内において、積層または平置きとして組み立てることを特徴とする。本発明によれば、不揮発性メモリセルアレイの動作に用いられる電源を発生する電源回路を有するマスターチップと、マスターチップが中央部に配置されている半導体ウェハ上でマスターチップの周囲に配置されて製造されたものであって、マスターチップから供給される電源を用いて動作する不揮発性メモリセルアレイをそれぞれ有する複数のスレーブチップとを用いて不揮発性半導体記憶装置が製造される。したがって、ウェハ上でマスターチップが発生した電源をスレーブチップに供給することで、高価なテスタを用いずとも容易に不揮発メモリの評価を行うことができる。また、システムに組み上げる前にウェハ上で各チップを評価することができるので、メモリチップの不良によるシステムとしての不成立という不具合の発生を防ぐことができる。以下、図面を参照して本発明の実施の形態について説明する。図1は、本発明の一実施形態としての不揮発性半導体記憶装置10の構造を示す模式図である。図2は、図1に示したスレーブチップ1の構成例を説明するための模式図である。図3は、図1に示したマスターチップ2の構成例を説明するための模式図である。そして、図4は、図2に示したスレーブチップ1と図3に示したマスターチップ2の半導体ウェハ100上での配置例を示す模式図である。図1の模式的な側面図に一例を示したように、本発明の一実施形態としての不揮発性半導体記憶装置10は、複数のスレーブチップ1と、1個のマスターチップ2とを備えるマルチチップパッケージに封止される形で組み立てられる。複数のスレーブチップ1は他のチップ等との接続端子となる複数のパッドを備えてなる接続パッド部13を有し、1個のマスターチップ2は他のチップ等との接続端子となる複数のパッドを備えてなる接続パッド部22を有している。図1に示す例では、接続パッド部13と接続パッド部22は、図示してないパッケージ基板上あるいはリードフレーム上のボンディングパッドやボンディングエリアからなる接続部3に、ボンディングワイヤや垂直電極もしくは貫通電極からなる接続子4を用いて接続されている。なお、マルチチップパッケージの形状については図1に示すものに限定されず、例えば、複数のチップは積層に限らず、平置きにして同一パッケージに梱包することができ、形状や製造方法については既知のものを採用することができる。なお、図1の不揮発性半導体記憶装置10において、マスターチップ2は、製造段階において半導体ウェハ表面において、所定方向に配列されて製造されたものであって、スレーブチップ1が有する不揮発性メモリセルアレイ及び各回路の動作に用いられる電源を発生する電源回路を備えている。また、複数のスレーブチップ1は、マスターチップ2が配置されている半導体ウェハ上でマスターチップ2の周囲に配置されて製造されたものであって、マスターチップ2から供給される電源を用いて動作する不揮発性メモリセルアレイをそれぞれ備えている。ここで、複数のスレーブチップ1は、マスターチップ2が配列された列に対して、1列のマスターチップ2に対して、平行な列となるように複数列が配置されている。また、チップが配列される列方向において、マスターチップ2の幅とスレーブチップ1の幅とは同一である。各マスターチップ2に対して、マスターチップ2の配列方向に対して垂直方向にある複数のスレーブチップ1が、最上位の配線層で接続される。図1のスレーブチップ1は、図2に示したように、第1の回路ブロック11、第2の回路ブロック12、及び接続パッド部13を備えている。第1の回路ブロック11は、不揮発性メモリセルアレイ、ロウデコーダ、センスアンプ回路、ページバッファ等の回路を備えている。この不揮発性メモリセルアレイは複数の不揮発性メモリセルを有して構成されている。ロウデコーダは複数の不揮発性メモリセルのコントロールゲートに接続されるワードラインを選択及び駆動する回路である。センスアンプ回路は各不揮発性メモリセルの記憶値を表す電位を増幅及び検知する回路である。ページバッファは、複数の不揮発性メモリセルのプログラム及びリードの単位となる1ページ分のデータを一時的に記憶する。第2の回路ブロック12は、スレーブ制御回路、アドレスデコーダ、カラムリダンダンシ回路、ブロックリダンダンシ回路等の回路を備えている。スレーブ制御回路は、後述するマスターチップ2内のマスター制御回路との間で所定の制御信号をやりとりすることでスレーブチップ1内の各部を制御するための制御信号を生成し、不揮発性メモリセルアレイが有する各セルの駆動用回路の動作等を制御する。なお、各セルの駆動用回路とは、不揮発性メモリセルアレイが有する各セルを駆動するデコーダ回路とセンスアンプ回路とを少なくとも含むものである。アドレスデコーダは、例えばマスターチップ2から入力されたアドレス信号をデコードして第1の回路ブロック11内の不揮発性メモリセルアレイの所定のメモリセルアレイに対応する選択信号を生成する。カラムリダンダンシ回路は、ビット単位で不揮発性メモリセルを置換する場合のアドレス変換を行う回路である。ブロックリダンダンシ回路は、ブロック単位すなわち消去単位で不揮発性メモリセルを置換する場合のアドレス変換を行う回路である。また、接続パッド部13は、他のチップ等との接続端子となる複数のパッドを備えている。図1のマスターチップ2は、図3に示したように、第1の回路ブロック21、及び接続パッド部22を備えている。第1の回路ブロック21は、マスター制御回路、コマンドデコーダ、スケジューラ、アドレスデコーダ、電源回路等の回路を備えている。マスター制御回路は、コマンドデコーダ、スケジューラ及びアドレスデコーダの出力等に基づいて、スレーブチップ1に対して送信あるいは送受信するコマンド信号やアドレス信号に対応した制御信号を生成する。コマンドデコーダは、テスタ等の外部から入力されたコマンド信号をデコードしてマスター制御回路に入力する。スケジューラは、各部の動作タイミングを制御する制御信号等を生成する。アドレスデコーダは、テスタ等の外部から入力されたアドレス信号をデコードしてマスター制御回路に入力する。電源回路は、スレーブチップ1内の不揮発性メモリセルアレイのプログラム、リード、消去動作時に用いられる種々の電圧レベルの電源を発生する回路である。また、接続パッド部22は、他のチップ等との接続端子となる複数のパッドを備えている。次に、図4を参照して、図1~図3に示したスレーブチップ1とマスターチップ2の製造段階における半導体ウェハ100上の配置例について説明する。図4は、半導体ウェハ100の平面図を模式的に示したものである。図4に示した例では、複数のマスターチップ2が、それぞれ平面矩形形状を有し、半導体ウェハ100上で、半導体ウェハ100の表面において、マスターチップ2の矩形形状の長辺方向に配列されている。他方、スレーブチップ1は、平面矩形形状を有し、半導体ウェハ100上で、マスターチップ2の矩形形状の短辺方向に複数配列されている。このような方向に配置することでマスターチップ2をスレーブチップ1より小さな矩形形状とした場合に、マスターチップ2とスレーブチップ1を効率良く配列させることができる。また、マスターチップ2内の電源回路及びマスター制御回路と、スレーブチップ1内のスレーブ制御回路とが、製造段階で、半導体ウェハ100上で最上位の配線層に形成された配線5であって、マスターチップ2の矩形形状の短辺方向に図4の列方向に複数配列されている配線5で接続されている。なお、図4において配線5は模式的に示されていて、配線5は複数の配線を含んで構成されている。図4に示すように、各スレーブチップ1と各マスターチップ2とを半導体ウェハ100上に配置及び配線することで、マスターチップ2内で生成された電源及び制御信号を用いて、複数のスレーブチップ1の評価を行うことが可能となる。したがって、半導体ウェハ100上で各スレーブチップ1と各マスターチップ2とを評価可能となるため、組み立て前に不良品の選別が容易となり、不必要なメモリシステムの組立を行う必要が無くなり、組み立てた後にスレーブチップ1の不良による歩留まり低下を抑制し、メモリシステムの製造コストを低下させることが可能となる。また、予め不良となるスレーブチップ1が検出できるため、組み立て単位のグループにおいて、良品のスレーブチップ1を新たなグループとすることにより、従来に比較して、メモリシステムの歩留まりの向上が期待できる。また、半導体ウェハ100上でのスレーブチップ1の評価全部または大部分は、マスターチップ2からの制御で行うことが可能となるため、例えばテスタのプローブカード、評価治工具等を安価に製作することも可能となる。なお、本発明の実施の形態は上記のものに限定されず、例えば、図2や図3に示した内部回路の一部をスレーブチップ1とマスターチップ2で置き換えたり、両者に設けたりする変更や、半導体ウェハ100上での配置において例えばマスターチップ2を1列ではなく複数列配置する等の変更を適宜行うことができる。