制御システムを成す複数のノードと通信するための複数の通信ポートを備えた制御機器に接続されるタイミング制御装置であって、複数の前記ノードから前記制御機器宛に送信された各データを受信する受信処理部と、前記受信した各データの前記複数の通信ポートへの送信タイミングを、前記通信ポート間でずらすように制御する制御部と、を備えた、タイミング制御装置。前記受信処理部は、前記受信した各データを一時的に記憶するバッファメモリを備え、前記制御部は、前記バッファメモリから前記各データを読み出すタイミングを制御することで前記送信タイミングの制御を行なう、請求項1に記載のタイミング制御装置。前記制御部は、前記バッファメモリへの前記各データの記憶が完了した順番で前記バッファメモリからの当該データの読み出しをそれぞれ開始する、請求項2に記載のタイミング制御装置。前記制御部は、前記各データの1つの読み出しが完了してから、前記各データの他の1つの読み出しを開始する、請求項3に記載のタイミング制御装置。前記制御部は、前記各データの1つの読み出しを開始してから完了するまでに、前記各データの他の1つの読み出しを開始する、請求項3に記載のタイミング制御装置。前記制御機器は、前記各通信ポートに接続されたパラレル通信バスを備え、前記パラレル通信バスの転送レートは、前記各データの前記制御機器への転送レートよりも高い、請求項5に記載のタイミング制御装置。複数のノードと、前記複数のノードと通信するための複数の通信ポートを備えた制御機器と、前記制御機器に接続されるタイミング制御装置と、を備え、前記タイミング制御装置は、複数の前記ノードから前記制御機器宛に送信された各データを受信し、前記受信した各データの前記複数の通信ポートへの送信タイミングを、前記通信ポート間でずらすように制御する、制御システム。しかしながら、従来技術では、複数のノードがそれぞれイーサネット通信路へ非同期にデータを送信する。そのため、例えば当該イーサネット通信路に接続された制御機器に複数のノードからのデータが一時に集中し、制御機器の処理負荷が瞬間的に上がってしまうことがある。本発明の目的の1つは、複数のノードが送信した制御機器宛のデータが一時に集中することを緩和できるようにすることにある。なお、前記目的に限らず、後述する発明を実施するための形態に示す各構成により導かれる作用効果であって、従来の技術によっては得られない作用効果を奏することも本発明の他の目的の一つとして位置付けることができる。本発明のタイミング制御装置の一態様は、制御システムを成す複数のノードと通信するための複数の通信ポートを備えた制御機器に接続されるタイミング制御装置であって、複数の前記ノードから前記制御機器宛に送信された各データを受信する受信処理部と、前記受信した各データの前記複数の通信ポートへの送信タイミングを、前記通信ポート間でずらすように制御する制御部と、を備える。ここで、前記受信処理部は、前記受信した各データを一時的に記憶するバッファメモリを備え、前記制御部は、前記バッファメモリから前記各データを読み出すタイミングを制御することで前記送信タイミングの制御を行なうようにしてもよい。また、前記制御部は、前記バッファメモリへの前記各データの記憶が完了した順番で前記バッファメモリからの当該データの読み出しをそれぞれ開始するようにしてもよい。さらに、前記制御部は、前記各データの1つの読み出しが完了してから、前記各データの他の1つの読み出しを開始するようにしてもよい。また、前記制御部は、前記各データの1つの読み出しを開始してから完了するまでに、前記各データの他の1つの読み出しを開始するようにしてもよい。さらに、前記制御機器は、前記各通信ポートに接続されたパラレル通信バスを備えてもよく、前記パラレル通信バスの転送レートは、前記各データの前記制御機器への転送レートよりも高くてもよい。さらに、本発明の制御システムの一態様は、複数のノードと、前記複数のノードと通信するための複数の通信ポートを備えた制御機器と、前記制御機器に接続されるタイミング制御装置と、を備え、前記タイミング制御装置は、複数の前記ノードから前記制御機器宛に送信された各データを受信し、前記受信した各データの前記複数の通信ポートへの送信タイミングを、前記通信ポート間でずらすように制御する。以下、図面を参照して本発明の実施の形態を説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図はない。即ち、本発明は、その趣旨を逸脱しない範囲で種々変形各実施例を組み合わせる等して実施することができる。また、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付して表している。図面は模式的なものであり、必ずしも実際の寸法や比率等とは一致しない。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることがある。1一実施形態の説明図1は、一実施形態に係る制御システムの構成例を示すブロック図である。図1に例示する制御システムは、例えば制御機器に備えられる演算処理装置1と、スイッチングハブ等の集線装置5-iと、演算処理装置1と集線装置5-iとの間のデータ通信のタイミングを制御するタイミング制御装置3と、を備える。集線装置5-iには、制御系ネットワーク7-iを成す1又は複数の制御系のノード71を接続することができる。演算処理装置1が備えられる制御機器の一例は、通信プロトコルの異なる複数の制御系ネットワーク7-iを相互に通信可能に接続統合するゲートウェイである。なお、以下において、演算処理装置1を制御機器1あるいはゲートウェイ1と称することがある。ゲートウェイ1と通信するノード71の一例は、分散制御システムDCSを成すDCS機器や、プログラマブルロジックコントローラPLC等である。演算処理装置1の一例はCPUボードであり、CPUボード1は、例示的に、CPUチップセット11と、PCIPeripheralComponentInterconnectバス12と、複数の制御系ネットワーク7-iそれぞれとの通信に対応した複数の通信インタフェースネットワークインタフェースカードNIC13-iただし、i=1~Nのいずれかで、Nは2以上の整数である。と、を備える。CPUチップセット11は、演算や通信制御の能力を備えた演算処理部の一例であり、NIC13-i等の各部とPCIバス12を通じてデータ通信することができる。CPU11は、例示的に、MPUMicroProcessingUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificProcessor、特定用途向けプロセッサー等であってもよい。CPU11のコア数は、1シングルコアでもよいし、2デュアルコア、4クアッドコア及び6ヘキサコア等のマルチでもよい。NIC13-iは、いずれかの制御系ネットワーク7-iに属するノード71との通信に用いられる通信ポート以下、単にポートとも称する。を成す。この意味で、NIC13-iを通信ポート13-iあるいはポート13-iと表記することがある。NIC13-iには、それぞれ、受信したデータを一時的に記憶しておくメモリ以下受信バッファメモリとも称する。131-iを備えることができる。NIC13-iの一例は、イーサネットプロトコルに対応したイーサネットカードである。イーサネットカードにおける受信バッファメモリは、例示的に、少なくとも1フレーム分のイーサネットフレームのデータを一時的に記憶可能な容量を有する。いずれかのNIC13-iの受信バッファメモリ131-iに受信データが記憶されると、当該NIC13-iは、CPU11へ割り込み信号を送信し、CPU11からPCIバス12の使用許可を受けることにより、受信データをCPU11のメモリメインメモリへ転送する。なお、PCIバス12は、パラレル通信バスの一例である。一方、タイミング制御装置3は、例示的に、トランシーバ31A-i及び31B-i、メディアアクセスコントローラMAC32A-i及び32B-i、送受信バッファ33-i、並びに、コントローラ34を備える。なお、以下では、トランシーバ31A-i及び31B-iを区別する必要がない場合にはトランシーバ31-iと表記し、同様に、MAC32A-i及び32B-iを区別する必要がない場合にはMAC32-iと表記することがある。トランシーバ31-iは、CPUボード1や、制御系ネットワーク7-iを収容する集線装置5-i等の機器と所定の通信媒体を介して接続されて、制御系ネットワーク7-iに属するノード71との間に通信コネクションを提供する。例えば、トランシーバ31A-iは、集線装置5-iを介して制御系ネットワーク7-iと接続されて、制御系ネットワーク7-iに属するいずれかのノード71との間の通信コネクションを提供する。当該通信コネクションを通じて、トランシーバ31A-iは、ノード71が送信したCPUボード1宛のデータの受信処理や、ゲートウェイ1が送信した当該ノード71宛のデータの送信処理を実施する。一方、トランシーバ31B-iは、例えば、ゲートウェイ1と接続されて、当該ゲートウェイ1との間の通信コネクションを提供する。当該通信コネクションを通じて、トランシーバ31B-iは、ゲートウェイ1へのデータの送信処理やゲートウェイ1からのデータの受信処理を実施する。トランシーバ31-iにおける送信処理や受信処理には、例示的に、通信媒体に応じた物理的な通信コネクションの確立や維持、解放等の物理レイヤにおける処理が含まれる。通信媒体の一例としては、データを電気的に伝送するメタリックケーブルやデータを光で伝送する光ファイバケーブル等が挙げられる。メタリックケーブルの一例がイーサネットケーブルである。また、通信コネクションには、上り方向例えばノード71からCPUボード1に向かう方向のコネクションアップストリームコネクションとその反対方向である下り方向のコネクションダウンストリームコネクションの双方が含まれ得る。MAC32-iは、トランシーバ31-iを通じて送受信されるデータアップ/ダウンストリームコネクションの伝送制御を実施する。伝送制御の一例は、データリンク層の下位副層にあたるMACであり、イーサネット等のフレームの送受信方法やフレームの形式、誤り検出方法等を規定する。送受信バッファメモリ33-iは、トランシーバ31-i及びMAC32-iを通じて送受信されるデータアップ/ダウンストリームコネクションのデータを一時的に記憶する。送受信バッファ33-iの一例は、FIFOFirstInFirstOutメモリである。送受信バッファ33-iあるいはバッファ記憶領域は、アップ/ダウンストリームの別に設けることができる。送受信バッファ33-iの記憶容量は、アップ/ダウンストリームコネクションのそれぞれにつき1フレーム分あれば足りるが、それを超える容量であっても構わない。コントローラ34は、送受信バッファ33-iにおけるデータの書き込み及び読み出しのタイミングを個別的に制御する。かかる読み出しタイミングの個別的制御によって、アップ/ダウンストリームコネクションの別にデータの送信タイミングを制御することができる。ただし、ダウンストリームコネクション例えばCPUボード1から集線装置5へ送信されるデータの以下ダウンストリームデータともいう。については送信タイミング制御を行なわなくてもよい。アップストリームコネクションのデータ以下アップストリームデータともいう。の送信タイミング制御によって、ゲートウェイ1のポート13-iに到着するデータのタイミングつまりは受信タイミングをポート13-i毎に制御することができる。ポート13-i毎の受信タイミングを制御できることで、ポート13-i間でデータの受信タイミングが競合してしまい受信データの損失欠落が生じる確率を低減することができる。ここで、受信データの損失が生じる状況の一例を説明する。ゲートウェイ等の制御機器にCPUボード1が複数組み込まれて使用される場合、単体のCPUボード1で動作するパーソナルコンピュータPCに比して、多数のポート13-iを1つのPCIバス12に接続できる。例えば、イーサネット通信をベースにした制御系ネットワーク7-i冗長化された制御系ネットワークである場合もあるのためのNICや、PLCとの通信インタフェース例えば図9の符号14参照等を1つのPCIバス12に接続することができる。別言すると、PCIバス12は、異なる通信プロトコルの制御用データ通信のデータ転送に共用することができる。この場合、ゲートウェイCPUボード1と通信を行なう複数のノード71から非同期にデータフレームがゲートウェイ1のポート13-i宛に連続的に送信されると、各ポート13-iへ受信データが同時かそれに近いタイミングで到着する確率が高くなる。すると、受信バッファメモリ131-iに記憶したデータをCPU11に転送しようとして、NIC13-iがCPU11に送る割り込み信号もNIC13-i間で競合し易くなる。CPU11への割り込み信号が競合すると、競合の発生したNIC13-iは、PCIバス12の使用、すなわち受信バッファメモリ131-iからCPU11へのデータ転送が待たされることなる。仮にNIC13-iの受信バッファメモリ131-iの容量がイーサネットフレームの1フレーム分であったとして、当該フレームの転送待ちの間あるいは転送途中に、次のデータフレームが到着してしまうと、新しく到着したデータフレームは、受信バッファメモリ131-iに記憶できず廃棄されてしまうバッファオーバーフロー。その様子の一例を図10に示す。図10は、ポートCポート13-3の受信バッファメモリ131-3に記憶されたデータC1がPCIバス12に転送される前に、次のデータC2が同じポートCに到着してしまい、データC2が損失してしまう様子を例示している。このようなデータの損失は、NIC13-iの受信バッファメモリ131-iの容量を大きくすれば低減できるであろうが、コストや消費電力が大きくなる。サーバー等のために用意された、受信バッファメモリ131-iの容量が大きいNIC13-iも存在するが、そのようなNIC13-iをゲートウェイ1に多数使用しなければならないとすると、コストや消費電力の面で割に合わない。一方、TCP/IPを用いるネットワークのようにデータの損失が生じてもアプリケーションレイヤ等の上位レイヤの処理によって当該データを再送することとすれば、NIC13-iの受信バッファメモリ131-iの容量は最小限例えば1フレーム分に抑えても構わない。容量が抑えられた分、NIC13-iのコストや消費電力は低く抑えることができる。したがって、多数のポート13-iを備えるゲートウェイ1には、受信バッファメモリ131-iの容量が少ない、安価で消費電力の低いNIC13-iを使用できることが望まれる。しかし、リアルタイム性が重視され時間的制約のあるような例えば制御系ネットワーク7-iでは、再送を実施していると目的とする制御が所定のタイミングに間に合わなくなるおそれがある。そのため、制御系ネットワーク7-iには、再送を行なわない通信例えば、UDPUserDatagramProtocol通信が採用されることがある。UDP通信において安価で消費電力の小さなNIC13-iを用いると、結局、上述したようにデータの損失が生じ易くなる場合がある。そこで、本実施形態では、ゲートウェイ1NIC13-iの外部に設けたタイミング制御装置3にて、例えば図2~図4にそれぞれ模式的に例示するように、CPUボード1の各通信ポート13-i宛のデータが各通信ポート13-iの受信バッファメモリ131-iに到着するタイミングが重ならないよう、各ポート13-i宛のデータの送信タイミングを制御する。これにより、ゲートウェイ1の各ポート13-iに一時にデータが集中して到着することを緩和することができ、ゲートウェイ1の処理負荷がデータ損失等を生じるほど瞬間的に上がってしまう確率を低減することができる。なお、図2~図4に示す例では、各ポート13-i間のデータが時間軸上で互いに重複しないように、各ポート13-i宛のデータの送信タイミングが制御されている。別言すると、或るポート13-i宛のデータの送信が開始されてから終了までの間つまりはデータ送信期間、他のポート13-jj=1~Nのいずれかであり、j≠i宛のデータの送信は待たされる。ただし、タイミング制御装置3からゲートウェイ1へのデータ転送速度よりもPCIバス12のデータ転送速度の方が高速な場合、このような送信待機は実施しなくてもよい。例えば、イーサネットのシリアル信号が100メガビット/秒であるのに対し、PCIバス12のパラレルバス信号が133メガバイト/秒である場合には、図5及び図6に模式的に例示するように、各ポート13-i間のデータが時間軸上で部分的に重複しても構わない。別言すると、或るポート13-i宛のデータの送信を、他のポート13-j宛のデータの送信が開始されてから完了するまでに開始してもよい。非限定的な一例では、他のポート13-j宛のデータの送信が70~80程度終了したタイミングで、ポート13-iのデータ送信を開始してもよい。これによれば、データ転送のパフォーマンスを向上することができ、ゲートウェイ1PCIバス12の処理能力の有効利用を図ることができる。なお、図2~図6並びに図8~図10において、A1、A2及びA3等はポート13-1ポートA宛のデータ、B1、B2及びB3等はポート13-2ポートB宛のデータ、C1、C2及びC3等はポート13-3ポートC宛のデータをそれぞれ表わしている。上述したタイミング制御装置3による送信タイミング制御により、ゲートウェイ1のポート13-iに到着するデータのタイミングをずらすことができるので、ゲートウェイ1においてPCIバス12のアクセスタイミングデータの転送タイミングが競合する確率を低減することが可能となる。したがって、バッファ容量の少ない安価なNIC13-iを用いたとしても、PCIバス12の負荷を平準化することができ、瞬間的にPCIバス12が高負荷状態になることを低減することができる。その結果、バッファオーバーフローによるデータの損失が発生する確率を低減することができる。また、CPU11に対する割り込みタイミングが競合する確率も低減できるので、CPU11の動作を安定化できる。CPUチップセット11は、その信頼性が過負荷の状態では安定しにくいことがあるので、割り込みタイミングが競合してCPU11の負荷が瞬間的に高くなることを抑えられることは、CPUチップセット11の動作安定化に有利である。別言すると、PCIバス12に対するアクセスの集中を緩和することができるので、CPUチップセット11の負荷を平準化することができるのである。さらに、ゲートウェイ1NIC13-iの外部に設けたタイミング制御装置3に備える送受信バッファ33-iの容量を単純に増やすだけで、その増分に応じてゲートウェイ1での受信処理の余裕度を高めることができるので、ゲートウェイ1にはバッファ容量の少ない安価なNIC13-iを適用できる。タイミング制御の一例以下、本実施形態のタイミング制御装置3によるアップストリームコネクションについての送信タイミング制御の詳細な一例について、図7を用いて説明する。なお、図7においては、ゲートウェイ1における1つのPCIバス12に例えば3つのNIC13-1~13-3ポートA~Cが接続されている様子を例示している。ゲートウェイ1の外部に設けたタイミング制御装置3は、スイッチングハブ等の集線装置5-iを通じてノード71から受信したポート13-i宛のデータアップストリームデータの送信タイミングをポート13-i間で競合しないタイミングに制御調整する。なお、ゲートウェイ1からノード71宛のデータダウンストリームデータの送信タイミングについては、タイミング制御装置3において制御する必要はない。ダウンストリームデータもPCIバス12を使用するが、そのアクセスタイミングはCPU11によって調整できるので、アップストリームデータの場合ほど致命的な問題にはならない。100BaseTX等の全2重通信の場合、アップストリームデータの送信タイミングあるいは受信タイミングとダウンストリームデータの受信タイミングあるいは送信タイミングとは互いに独立している。タイミング制御装置3は、ノード71が送信したポート13-i宛のデータを集線装置5-iを通じて受信すると、コントローラ34の制御の下、送受信バッファ33-iに受信データを記憶する。ポート13-i宛のデータの送受信バッファ33-iへの記憶が完了すると、送受信バッファ33-iからコントローラ34のタイミング調整回路341にデータ受信完了信号が通知される。なお、送受信バッファ33-iへのデータの記憶の完了は、データの受信が完了したことの一例である。タイミング調整回路341は、例示的に、送信タイミング調整スケジューリングのために用いられる待ち行列あるいはキュー340を有しており、ポート13-iについてのデータ受信完了信号を受信すると、受信完了したポート13-iの識別情報以下ポートIDという。を待ち行列340に設定する。非限定的な一例として、図7には、ポートA→ポートB→ポートA→ポートC→ポートB→ポートBの順に受信が完了し、この順でそれぞれのポートIDが待ち行列340に設定される様子が例示されている。複数のポート13-i宛のデータが同時に受信された場合、いずれのポートIDを待ち行列340において先の順番に設定するかは自由に決めてよい。例えば、予めポート13-i毎に優先度を設定しておき、優先度の高いポート番号を先の順番に決定してもよいし、ランダムに順番を決定してもよい。タイミング調整回路341の待ち行例340は、送信タイミング決定回路342によって監視され、送信待ちのポート13-iのデータがあれば、当該ポート13-i宛のデータの送信許可を送受信バッファ33-iに与える。これにより、送受信バッファ33-iからポート13-i宛のデータが読み出されて、当該データがゲートウェイ1のポート13-iへ送信される。送信許可を与えたポート13-i宛のデータの送信が完了すると、送信完了信号が送受信バッファ33-iから送信タイミング決定回路342に通知される。送信タイミング決定回路342は、送信完了信号を受けると、待ち行列340において次に送信待ちのデータの送信許可を送受信バッファ33-iに与える。以降、同様にして、送信タイミング決定回路342は、待ち行列340において送信待ちのデータが無くなるまで、順次、ポート13-i宛のデータ送信許可を該当データの送信が完了する毎に送受信バッファ33-iに与える。このようにして、1つのデータの送信が完了してから次のデータの送信を開始することで、複雑な送信タイミング制御によらずに、各ポート13-i宛のデータの送信タイミングデータ送信期間を時間軸上で互いに重複しないようにずらすことができる。なお、既述のようにタイミング制御装置3からゲートウェイ1へのデータ転送速度よりもPCIバス12のデータ転送速度の方が高速な場合には、各ポート13-iの1つについてのデータの送信が開始されてから完了するまでの例えば70~80程度の送信が終了したタイミングで、他のポート13-jの1つについてのデータの送信を開始してよい。これを実現するには、例示的に、待ち行列340においてポート番号とともにデータサイズを設定しておくか、あるいは、送受信バッファ33-iから送信タイミング決定回路342に対する送信完了信号の通知タイミングを、70~80のデータ読み出しが完了した時点に早めることで可能である。2その他上述した例では、各ポート13-i宛のデータの受信が完了した順番を待ち行列340において管理することで、受信完了順にポート13-i宛のデータの送信タイミングを調整しているが、当該調整は受信完了順でなくても構わない。例えば図8に模式的に示すように、待ち行列340を用いずに、単純に各ポート13-iに対応する送受信バッファ33-iのデータの有無を所定の順序例えばポートIDの昇順あるいは降順で周期的にチェックし、送信待ちデータの存在が確認されれば当該送受信バッファ33-iポート13-iに対して、送信許可を与えるようにしてもよい。この場合についても、送信許可は、他のポート13-iについてのデータ送信が終了してから与えてもよいし、他のポート13-iについてのデータ送信が完了するまでに与えてもよい。また、PCIバス12へのデータが競合するタイミングを緩和する手法の変形例としては、タイミング制御装置3において、受信した各ポート13-i宛のアップストリームデータパラレルデータをいったんシリアルデータに変換した後、さらにパラレルデータに変換することが挙げられる。これは、例えば図9に示すように、2つのスイッチングハブ310及び320をシリアル接続することで実現可能である。