"第1導電型のトランジスタから成る第1トランジスタ回路と第2導電型のトランジスタから成る第2トランジスタ回路とが、第1固定電源と第2固定電源との間に直列に接続され、且つ、各入力端同士及び各出力端同士がそれぞれ共通に接続されており、前記第1トランジスタ回路及び前記第2トランジスタ回路の少なくとも一方のトランジスタ回路はダブルゲートトランジスタから成り、前記第1,第2トランジスタ回路の一方のトランジスタ回路が動作状態のとき、他方のトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第3固定電源の電圧を与えるスイッチ素子を有するバッファ回路。前記第1固定電源-前記第3固定電源間の電圧、及び、前記第3固定電源-前記第2固定電源間の電圧は、前記第1,第2トランジスタ回路を構成する各トランジスタのソース-ドレイン耐圧の範囲内の電圧である請求項1に記載のバッファ回路。前記第3固定電源の電圧は、前記第1固定電源及び前記第2固定電源の各電圧の間の値である請求項1に記載のバッファ回路。前記第3固定電源の電圧は、前記第1固定電源及び前記第2固定電源の各電圧の平均値である請求項3に記載のバッファ回路。前記第1固定電源の電圧は、前記入力端に印加される入力電圧の高電圧側の電圧よりも高く、前記第2固定電源の電圧は、前記入力電圧の低電圧側の電圧よりも低い請求項1に記載のバッファ回路。前記スイッチ素子は、前記他方のインバータ回路を構成するトランジスタと同導電型のトランジスタである請求項1に記載のバッファ回路。前記同導電型のトランジスタは、ゲート電極が前記出力端に接続されている請求項6に記載のバッファ回路。前記第1トランジスタ回路は、ゲート電極同士が共通に接続され、且つ、前記入力端に接続されたダブルゲート構造の第1,第2のPチャネルトランジスタから成り、前記第1のPチャネルトランジスタは、ソース電極が前記第1固定電源に接続されており、前記第2のPチャネルトランジスタは、ドレイン電極が前記出力端に接続されており、前記第1のPチャネルトランジスタのドレイン電極と前記第2のPチャネルトランジスタのソース電極とは、共通に接続されて前記共通接続ノードとなり、当該共通接続ノードに対して前記スイッチ素子によって前記第3固定電源の電圧が与えられる請求項1に記載のバッファ回路。前記第2トランジスタ回路は、ゲート電極同士が共通に接続され、且つ、前記入力端に接続されたダブルゲート構造の第1,第2のNチャネルトランジスタから成り、前記第1のNチャネルトランジスタは、ドレイン電極が前記出力端に接続されており、前記第2のNチャネルトランジスタは、ソース電極が前記第2固定電源に接続されており、前記第1のNチャネルトランジスタのソース電極と前記第2のNチャネルトランジスタのドレイン電極とは、共通に接続されて前記共通接続ノードとなり、当該共通接続ノードに対して前記スイッチ素子によって前記第3固定電源の電圧が与えられる請求項1に記載のバッファ回路。前記出力端には最終段のインバータ回路が接続されている請求項1に記載のバッファ回路。前記第1固定電源の電圧は、前記最終段のインバータ回路の正側電源の電圧よりも高く、前記第2固定電源の電圧は、前記最終段のインバータ回路の負側電源の電圧以下である請求項10に記載のバッファ回路。行列状に配置された画素を走査するための走査信号を出力するバッファ回路を出力段に有しており、前記バッファ回路は、第1導電型のトランジスタから成る第1トランジスタ回路と第2導電型のトランジスタから成る第2トランジスタ回路とが、第1固定電源と第2固定電源との間に直列に接続され、且つ、各入力端同士及び各出力端同士がそれぞれ共通に接続されており、前記第1トランジスタ回路及び前記第2トランジスタ回路の少なくとも一方のトランジスタ回路はダブルゲートトランジスタから成り、前記第1,第2トランジスタ回路の一方のトランジスタ回路が動作状態のとき、他方のトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第3固定電源の電圧を与えるスイッチ素子を有する走査回路。電気光学素子を含む画素が行列状に配置されて成る画素アレイ部と、前記画素アレイ部の各画素を走査する、出力段にバッファ回路を有する走査回路とを備え、前記バッファ回路は、第1導電型のトランジスタから成る第1トランジスタ回路と第2導電型のトランジスタから成る第2トランジスタ回路とが、第1固定電源と第2固定電源との間に直列に接続され、且つ、各入力端同士及び各出力端同士がそれぞれ共通に接続されており、前記第1トランジスタ回路及び前記第2トランジスタ回路の少なくとも一方のトランジスタ回路はダブルゲートトランジスタから成り、前記第1,第2トランジスタ回路の一方のトランジスタ回路が動作状態のとき、他方のトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第3固定電源の電圧を与えるスイッチ素子を有する表示装置。電気光学素子を含む画素が行列状に配置されて成る画素アレイ部と、前記画素アレイ部の各画素を走査する、出力段にバッファ回路を有する走査回路とを備え、前記バッファ回路は、第1導電型のトランジスタから成る第1トランジスタ回路と第2導電型のトランジスタから成る第2トランジスタ回路とが、第1固定電源と第2固定電源との間に直列に接続され、且つ、各入力端同士及び各出力端同士がそれぞれ共通に接続されており、前記第1トランジスタ回路及び前記第2トランジスタ回路の少なくとも一方のトランジスタ回路はダブルゲートトランジスタから成り、前記第1,第2トランジスタ回路の一方のトランジスタ回路が動作状態のとき、他方のトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第3固定電源の電圧を与えるスイッチ素子を有する表示装置を有する電子機器。ところで、一般的に、表示パネルを大型化した場合、走査回路から書込みトランジスタに制御パルスを伝送する制御線の負荷が大きくなるため、その負荷の影響で制御パルスの波形が大きく鈍ってしまう。負荷の影響を抑えるには、走査回路の出力段のバッファ回路出力バッファ回路における最終段のインバータ回路を構成するトランジスタのサイズを大きくし、当該インバータ回路の抵抗を小さくすることが考えられる。しかし、トランジスタのサイズを大きくすると、走査回路、ひいては、当該走査回路を含む周辺回路の回路規模が大きくなるため、表示パネルの狭額縁化の妨げとなる。このため、最終段のインバータ回路を構成するトランジスタのサイズをそのままにして、即ち、トランジスタのサイズを大きくすることなく、最終段のインバータ回路の抵抗インバータ回路を構成するトランジスタのオン抵抗を小さくすることが必要となる。一般に、トランジスタの抵抗値は、トランジスタのサイズとゲート-ソース間電圧に依存する。従って、最終段のインバータ回路を構成するトランジスタのサイズを大きくしないのであれば、当該トランジスタのゲート-ソース間電圧を上げる、即ち、最終段のインバータ回路の入力電圧の振幅を増大させる必要がある。最終段のインバータ回路を構成するトランジスタのゲート-ソース間電圧を上げるには、最終段のインバータ回路の前段のインバータ回路に与える電源電圧を入力電圧よりも高くする必要がある。しかし、単純に、最終段のインバータ回路の前段のインバータ回路に与える電源電圧を入力電圧よりも高くすると、前段のインバータ回路を構成するトランジスタにかかるソース-ドレイン間電圧が高くなってしまい、所定のソース-ドレイン耐圧を超えてしまう。一般に、トランジスタのソース-ドレイン耐圧はゲート-ソース耐圧よりも小さい低い。従って、前段のインバータ回路を構成するトランジスタにかかるソース-ドレイン耐圧が所定のソース-ドレイン耐圧を超えると、当該トランジスタの信頼性が著しく低下してしまう。そこで、本開示は、回路を構成するトランジスタのソース-ドレイン耐圧を維持したまま、最終段のインバータ回路の入力電圧の振幅を増大させることが可能なバッファ回路、当該バッファ回路を出力段に用いる走査回路、当該走査回路を搭載した表示装置、及び、当該表示装置を有する電子機器を提供することを目的とする。上記の目的を達成するために、本開示のバッファ回路は、第1導電型のトランジスタから成る第1トランジスタ回路と第2導電型のトランジスタから成る第2トランジスタ回路とが、第1固定電源と第2固定電源との間に直列に接続され、且つ、各入力端同士及び各出力端同士がそれぞれ共通に接続されており、前記第1トランジスタ回路及び前記第2トランジスタ回路の少なくとも一方のトランジスタ回路はダブルゲートトランジスタから成り、前記第1,第2トランジスタ回路の一方のトランジスタ回路が動作状態のとき、他方のトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第3固定電源の電圧を与えるスイッチ素子を有することを特徴としている。本開示のバッファ回路は、行列状に配置された画素を走査する走査信号を出力する走査回路において、その出力段のバッファ回路として用いることができる。また、本開示のバッファ回路を出力段に有する走査回路は、画素が行列状に配置されて成る表示装置、あるいは、固体撮像装置において、各画素を走査する走査回路として用いることができる。また、本開示のバッファ回路を出力段に有する走査回路を搭載する表示装置は、表示部を備える各種の電子機器において、その表示部として用いることができる。上記構成のバッファ回路において、第1トランジスタ回路と第2トランジスタ回路とが第1固定電源と第2固定電源との間に直列に接続されていることで、一方のトランジスタ回路である例えば第1トランジスタ回路が動作状態になると、出力端の電圧が第1固定電源の電圧になる。これにより、第2トランジスタ回路には、第1固定電源の電圧と第2固定電源の電圧とが与えられることになる。このとき、他方のトランジスタ回路である例えば第2トランジスタ回路のダブルゲートトランジスタの共通接続ノードには、スイッチ素子によって第3固定電源の電圧が与えられる。これにより、ダブルゲート構造を構成する2つのトランジスタの各ソース-ドレイン間には、第1固定電源-第2固定電源間の電圧ではなく、第1固定電源-第3固定電源間の電圧と、第3固定電源-第2固定電源間の電圧とが与えられることになる。ここで、第1固定電源-第3固定電源間の電圧、及び、第3固定電源-第2固定電源間の電圧が、第1,第2トランジスタ回路を構成する各トランジスタのソース-ドレイン耐圧の範囲内の電圧とする。これにより、トランジスタに与えられるソース-ドレイン間電圧がその耐圧以下となり、尚且つ、入力電圧の振幅よりも大きい振幅の出力電圧を導出することができる。本開示によれば、トランジスタのソース-ドレイン間電圧をその耐圧以下とし、入力電圧の振幅よりも大きい振幅の出力電圧を導出することができるため、トランジスタのソース-ドレイン耐圧を維持したまま、最終段のインバータ回路の入力電圧の振幅を増大させることができる。以下、本開示の技術を実施するための形態以下、実施形態と記述するについて図面を用いて詳細に説明する。本開示は実施形態に限定されるものではない。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。1.本開示のバッファ回路、全般に関する説明2.実施形態に係るバッファ回路2-1.回路構成2-2.回路動作2-3.実施形態の作用、効果3.表示装置有機EL表示装置3-1.システム構成3-2.画素回路3-3.走査回路3-4.その他4.電子機器5.本開示の構成<1.本開示のバッファ回路、全般に関する説明>本開示のバッファ回路は、第1導電型のトランジスタから成る第1トランジスタ回路と第2導電型のトランジスタから成る第2トランジスタ回路とが直列に接続され、各入力端同士及び各出力端同士がそれぞれ共通に接続されたCMOSインバータ回路構成となっている。このCMOSインバータ回路構成のバッファ回路において、第1トランジスタ回路と第2トランジスタ回路とは、第1固定電源と第2固定電源との間に直列に接続されている。そして、第1トランジスタ回路及び第2トランジスタ回路の少なくとも一方のトランジスタ回路は、ダブルゲート構造のトランジスタ、即ち、ダブルゲートトランジスタから構成されている。本開示のバッファ回路は、最終段のインバータ回路との組合せから成る回路構成、即ち、第1,第2トランジスタ回路の各出力端に最終段のインバータ回路の入力端が接続される構成とすることができる。このとき、第1固定電源の電圧は、最終段のインバータ回路の正側電源の電圧よりも高い電圧とし、第2固定電源の電圧は、最終段のインバータ回路の負側電源の電圧よりも低い電圧とするのが好ましい。そして、本開示のバッファ回路は、第1,第2トランジスタ回路の一方のトランジスタ回路が動作状態のときに、他方のトランジスタ回路のダブルゲートトランジスタの共通接続ノードに第3固定電源の電圧を選択的に与えるスイッチ素子を有することを特徴としている。第3固定電源の電圧は、第1,第2固定電源の各電圧の間の値、好ましくは、第1,第2固定電源の各電圧の平均値とするのが望ましい。この第3固定電源の電圧を選択的に与えるスイッチ素子は、他方のインバータ回路を構成するトランジスタと同導電型のトランジスタとすることができる。この同導電型のトランジスタは、ゲート電極が本バッファ回路の出力端に、一方のソース/ドレイン電極が第3固定電源に、他方のソース/ドレイン電極がダブルゲートトランジスタの共通接続ノードにそれぞれ接続されて設けられる。ここで、第1固定電源の電圧は、第1,第2トランジスタ回路の各入力端、即ち、バッファ回路の入力端に印加される入力される入力電圧の高電圧側の電圧よりも高い電圧とし、第2固定電源の電圧は、当該入力電圧の低電圧側の電圧以下とするのが好ましい。このようにして、最終段のインバータ回路の前段のインバータ回路である本開示のバッファ回路に与えられる電源電圧を入力電圧よりも大きくすることで、最終段のインバータ回路102の抵抗を下げるに当たり、当該インバータ回路を構成するトランジスタのサイズを大きくすることなく、ゲート-ソース間電圧を上げることができる。また、第1固定電源-第3固定電源間の電圧、及び、第3固定電源-第2固定電源間の電圧が、第1,第2トランジスタ回路を構成する各トランジスタのソース-ドレイン耐圧の範囲内の電圧とするのが好ましい。このような電圧設定を行うことにより、第1,第2トランジスタ回路を構成する各トランジスタに与えられるソース-ドレイン間電圧がその耐圧以下となり、尚且つ、入力電圧の振幅よりも大きい振幅の出力電圧を導出することができる。本開示のバッファ回路は、その用途が限定されるものではなく、一般的なバッファ回路として種々の用途に用いることができる。一例として、本開示のバッファ回路は、行列状に配置された画素を走査する走査信号を出力する走査回路において、その出力段のバッファ回路として用いることができる。また、本開示のバッファ回路を出力段に有する走査回路は、電気光学素子を含む画素が行列状に配置されて成る表示装置、あるいは、光電変換素子を含む画素が行列状に配置されて成る固体撮像装置において、各画素を走査する走査回路として用いることができる。この場合、走査回路は、表示パネル上に搭載する形態をとることもできるし、あるいは、ドライバICとして表示パネル外に配する形態をとることもできる。また、本開示のバッファ回路を出力段に有する走査回路を搭載する表示装置は、表示部を備える各種の電子機器において、その表示部として用いることができる。<2.実施形態に係るバッファ回路>[2-1.回路構成]図1は、本開示の実施形態に係るバッファ回路の構成例を示す回路図である。本実施形態に係るバッファ回路100は、前段のインバータ回路101と、後段最終段のインバータ回路102とが縦続接続されて成る2段構成となっている。但し、2段構成のバッファ回路に限られるものではなく、前段のインバータ回路101の前段側に更にインバータ回路が縦続接続されて成る3段以上の構成であってもよい。本実施形態に係るバッファ回路100には、高電圧側の電圧高レベルがVcc、低電圧側の電圧低レベルがVssの入力電圧VINが入力される。この入力電圧VINに対して、前段のインバータ回路101の第1固定電源1011、即ち、正側電源の電圧を、入力電圧VINの高電圧側の電圧Vccよりも高い電圧、例えば2Vccとし、第2固定電源1012、即ち、負側電源の電圧を、入力電圧VINの低電圧側の電圧Vss以下の電圧、例えば2Vssとする。2Vss=Vssの場合もある。ここで、前段のインバータ回路101に与えられる電源電圧2Vcc,2Vssを入力電圧VINよりも大きくするのは、最終段のインバータ回路102の抵抗を下げるに当たり、当該インバータ回路102を構成するトランジスタのサイズをそのままにしてゲート-ソース間電圧を上げるためである。尚、ここでは、前段のインバータ回路101を構成する各トランジスタのソース-ドレイン耐圧をVcc-Vssとして考える。図1において、前段のインバータ回路101は、第1固定電源1011と第2固定電源1012との間に第1,第2トランジスタ回路103,104が直列に接続された構成となっている。第1トランジスタ回路103は、第1導電型のトランジスタから成り、第2トランジスタ回路104は、第2導電型のトランジスタから成る。ここでは、第1導電型のトランジスタとしてPチャネル型のトランジスタを用い、第2導電型のトランジスタとしてNチャネル型のトランジスタを用いることとする。第1,第2トランジスタ回路103,104の少なくとも一方のトランジスタ回路は、ダブルゲート構造のトランジスタ、即ち、ダブルゲートトランジスタから成る。一方のトランジスタ回路がダブルゲートトランジスタのときは、他方のトランジスタ回路はシングルゲートトランジスタから成る。本実施形態では、第1,第2トランジスタ回路103,104の双方がダブルゲートトランジスタから成る構成の場合を例に挙げて説明する。第1トランジスタ回路103は、ゲート電極同士が共通に接続され、且つ、入力端T1に接続されたダブルゲート構造の第1,第2のPチャネルトランジスタP11,P12から成る。ここで、入力端T1とは、入力電圧VINが与えられる前段のインバータ回路101の入力端を言う。第1のPチャネルトランジスタP11は、ソース電極が第1固定電源1011に接続されている。第2のPチャネルトランジスタP12は、ドレイン電極が出力端T2に接続されている。ここで、出力端T2とは、前段のインバータ回路101の出力端を言う。そして、第1のPチャネルトランジスタP11のドレイン電極と第2のPチャネルトランジスタP12のソース電極とは共通に接続されて、ダブルゲートトランジスタの共通接続ノードn1となっている。第2トランジスタ回路104は、ゲート電極同士が共通に接続され、且つ、入力端T1に接続されたダブルゲート構造の第1,第2のNチャネルトランジスタN11,N12から成る。第1のPチャネルトランジスタN11は、ドレイン電極が出力端T2に接続されている。第2のPチャネルトランジスタP12は、ソース電極が第2固定電源1021に接続されている。そして、第1のNチャネルトランジスタN11のソース電極と第2のNチャネルトランジスタN12のドレイン電極とは共通に接続されて、ダブルゲートトランジスタの共通接続ノードn2となっている。尚、前段のインバータ回路101の入力端T1は、第1,第2トランジスタ回路103,104に共通の入力端でもあり、本バッファ回路100の入力端となっている。前段のインバータ回路101の出力端T2は、第1,第2トランジスタ回路103,104に共通の出力端でもある。すなわち、PチャネルトランジスタP12のドレイン電極と、NチャネルトランジスタN11のドレイン電極との共通接続点ノードが、第1,第2トランジスタ回路103,104の出力端T2となっている。上述したことから明らかなように、前段のインバータ回路101は、第1トランジスタ回路103がダブルゲート構造のPチャネルトランジスタP11,P12から成り、第2トランジスタ回路104がダブルゲート構造のNチャネルトランジスタN11,N12から成るCMOSインバータ回路構成となっている。第1トランジスタ回路103を構成するダブルゲートトランジスタP11,P12の共通接続ノードn1と第3固定電源1013との間には、スイッチ素子、例えば、第1トランジスタ回路103を構成するトランジスタと同導電型であるPチャネルトランジスタP13が接続されている。PチャネルトランジスタP13は、ゲート電極が前段のインバータ回路101の出力端T2に接続され、一方のソース/ドレイン電極がダブルゲートトランジスタP11,P12の共通接続ノードn1に接続され、他方のソース/ドレイン電極が第3固定電源1013に接続されている。そして、PチャネルトランジスタP13は、第2トランジスタ回路104が動作状態のときに、導通オン状態となって第3固定電源1013の電圧Vmを、第1トランジスタ回路103を構成するダブルゲートトランジスタP11,P12の共通接続ノードn1に与える。ここで、第2トランジスタ回路104が動作状態のときとは、NチャネルトランジスタN11,N12が導通状態のときを言う。第2トランジスタ回路104を構成するダブルゲートトランジスタN11,N12の共通接続ノードn2と第3固定電源1013との間には、スイッチ素子、例えば、第2トランジスタ回路104を構成するトランジスタと同導電型であるNチャネルトランジスタN13が接続されている。NチャネルトランジスタN13は、ゲート電極が前段のインバータ回路101の出力端T2に接続され、一方のソース/ドレイン電極がダブルゲートトランジスタN11,N12の共通接続ノードn2に接続され、他方のソース/ドレイン電極が第3固定電源1013に接続されている。そして、NチャネルトランジスタN13は、第1トランジスタ回路103が動作状態のときに、導通状態となって第3固定電源1013の電圧Vmを、第2トランジスタ回路104を構成するダブルゲートトランジスタN11,N12の共通接続ノードn2に与える。ここで、第1トランジスタ回路103が動作状態のときとは、PチャネルトランジスタP11,P12が導通状態のときを言う。第3固定電源1013の電圧Vmとしては、第1,第2固定電源1011,1012の各電圧の間の値、好ましくは、第1,第2固定電源1011,1012の各電圧2Vcc,2Vssの平均値が用いられる。また、第1固定電源1011-第3固定電源103間の電圧、及び、第3固定電源103-第2固定電源102間の電圧を、第1,第2トランジスタ回路103,104を構成する各トランジスタのソース-ドレイン耐圧Vcc-Vssの範囲内の電圧とする。最終段のインバータ回路102は、PチャネルトランジスタP14及びNチャネルトランジスタN14から成るCMOSインバータ回路構成となっている。すなわち、PチャネルトランジスタP14及びNチャネルトランジスタN14は、正側電源1021と負側電源1022との間に直列に接続されている。そして、本例の場合には、正側電源1021の電圧が入力電圧VINの高電圧側と同じ電圧Vccに、負側電源1022の電圧が入力電圧VINの低電圧側と同じ電圧Vssにそれぞれ設定されている。これにより、前段のインバータ回路101の第1固定電源1011の電圧2Vccは、最終段のインバータ回路102の正側電源1021の電圧Vccよりも高く、第2固定電源1012の電圧2Vssは、最終段のインバータ回路102の負側電源1022の電圧Vss以下となる。PチャネルトランジスタP14及びNチャネルトランジスタN14のゲート電極同士は、共通に接続されて本インバータ回路102の入力端T3となり、前段のインバータ回路101の出力端T2に接続されている。また、PチャネルトランジスタP14及びNチャネルトランジスタN14のドレイン電極同士は、共通に接続されて本インバータ回路102の出力端T4となっている。最終段のインバータ回路102の出力端T4は、本バッファ回路100の出力端でもある。そして、この出力端T4から、振幅がVcc-Vss、即ち、高電圧側が電圧Vcc、低電圧側が電圧Vssの出力電圧VOUTが導出される。[2-2.回路動作]続いて、上記構成の本実施形態に係るバッファ回路100の回路動作について、図2及び図3を用いて説明する。尚、図4には、本バッファ回路100の入力電圧VIN、前段のインバータ回路101の出力端T3の電位出力電位VA、及び、本バッファ回路100の出力電圧VOUTの各波形を示す。先ず、入力電圧VINが低電圧低レベルVssの場合の回路動作について、図2の動作説明図を用いて説明する。入力電圧VINが低レベルVssのとき、第1トランジスタ回路103のPチャネルのダブルゲートトランジスタP11P12及び第2トランジスタ回路14の負電源側のNチャネルトランジスタN12が導通オン状態になる。すると、前段のインバータ回路101の出力端T2の電位VAが上昇する。そして、前段のインバータ回路101の出力端T2の電位VAが、第3固定電源1013の電圧VmNチャネルトランジスタN13の閾値電圧以上になると、NチャネルトランジスタN13が導通状態になる。これにより、図2に破線の矢印で示すように、第3固定電源1013→NチャネルトランジスタN13→NチャネルトランジスタN12→第2固定電源1012の経路で貫通電流が流れる。ここで、第2トランジスタ回路104のダブルゲートトランジスタN11,N12の共通接続ノードn2の電位は、NチャネルトランジスタN12,N13のそれぞれのゲート-ソース間電圧とそのサイズによってほぼ第3固定電源1013の電圧Vmとすることが可能である。このとき、第2トランジスタ回路104側の各トランジスタN11,N12,N13のソース-ドレイン間電圧は最大でVcc-Vssとなる。従って、トランジスタN11,N12,N13のソース-ドレイン間電圧が、これらトランジスタN11,N12,N13のソース-ドレイン耐圧Vcc-Vssを超えることはない。次に、入力電圧VINが高電圧高レベルVccの場合の回路動作について、図3の動作説明図を用いて説明する。入力電圧VINが高レベルVccのとき、第2トランジスタ回路104のNチャネルのダブルゲートトランジスタN11N12及び第1トランジスタ回路13の正電源側のPチャネルトランジスタP11が導通状態になる。すると、前段のインバータ回路101の出力端T2の電位VAが低下する。そして、前段のインバータ回路101の出力端T2の電位VAが、第3固定電源1013の電圧VmPチャネルトランジスタP11の閾値電圧以下になると、PチャネルトランジスタP11が導通状態になる。これにより、図3に破線の矢印で示すように、第1固定電源1011→PチャネルトランジスタP11→PチャネルトランジスタP13→第3固定電源1013の経路で貫通電流が流れる。ここで、第1トランジスタ回路103のダブルゲートトランジスタP11,P12の共通接続ノードn1の電位は、PチャネルトランジスタP11,P13のそれぞれのゲート-ソース間電圧とそのサイズによってほぼ第3固定電源1013の電圧Vmとすることが可能である。このとき、第1トランジスタ回路103側の各トランジスタP11,P12,P13のソース-ドレイン間電圧は最大でVcc-Vssとなる。従って、トランジスタP11,P12,P13のソース-ドレイン間電圧が、これらトランジスタP11,P12,P13のソース-ドレイン耐圧Vcc-Vssを超えることはない。[2-3.実施形態の作用、効果]最終段のインバータ回路102の前に少なくとも1段のインバータ回路101を配置して成るバッファ回路100において、先ず、前段のインバータ回路101に与えられる電源電圧2Vcc,2Vssを入力電圧VINよりも大きく設定する構成を採る。これにより、最終段のインバータ回路102の抵抗を下げるに当たって、当該インバータ回路102を構成するトランジスタP14,N14のサイズを大きくすることなく、これらトランジスタP14,N14のゲート-ソース間電圧を上げることができる、即ち、最終段のインバータ回路102の入力電圧の振幅を増大させることができる。次に、第1,第2トランジスタ回路103,104をダブルゲートトランジスタによって構成し、一方のトランジスタ回路103/104が動作状態のとき、他方のトランジスタ回路104/103のダブルゲートトランジスタの共通接続ノードn2/n1に第3固定電源1013の電圧Vmを与える構成を採る。これにより、第1,第2トランジスタ回路103,104を構成する各トランジスタのソース-ドレイン耐圧を維持したまま、インバータ回路102を構成するトランジスタP14,N14のゲート-ソース間電圧を上げることができる、即ち、最終段のインバータ回路102の入力電圧の振幅を増大させることができる。この場合、最終段のインバータ回路102に入力される波形の振幅が2Vcc-2Vssとなり、最終段のインバータ回路102を構成するトランジスタP14,N14のゲート-ソース間には、ソース-ドレイン耐圧Vcc-Vssを超える電圧がかかることになる。しかし、一般に、トランジスタのゲート-ソース耐圧は、ソース-ドレイン耐圧よりも大きい高い。従って、トランジスタP14,N14のゲート-ソース間に、ソース-ドレイン耐圧を超える電圧を印加することができる。そして、トランジスタP14,N14のゲート-ソース間電圧を上げる、即ち、最終段のインバータ回路102の入力電圧の振幅を増大させることによって当該インバータ回路102の抵抗を下げることができる。上述したように、本実施形態に係るバッファ回路100によれば、当該バッファ回路100を構成する各トランジスタのソース-ドレイン耐圧を維持したまま、最終段のインバータ回路102に入力する電圧の振幅を増大させることができる。また、最終段のインバータ回路102の入力電圧の振幅をより増大させることで、当該インバータ102を構成するトランジスタP14,N14のサイズを小さくすることが可能になる。ここで、図5に示すように、前段のインバータ回路101についても、最終段のインバータ回路102と同様にシングルゲートのトランジスタを用いた構成のバッファ回路について考える。このバッファ回路において、単に、前段のインバータ回路101に与えられる電源電圧を入力電圧VINよりも大きくした場合、前段のインバータ回路101を構成するトランジスタにかかるソース-ドレイン間電圧が大きくなってしまい、所定のソース-ドレイン耐圧を超えてしまう。この例の場合にも、ソース-ドレイン耐圧をVcc-Vssとしている。以上では、第1,第2トランジスタ回路103,104が共にダブルゲートトランジスタから成る、好ましい実施形態に係るバッファ回路100について説明したが、本開示の技術は当該好ましい実施形態に係るバッファ回路100に限られるものではない。すなわち、第1,第2トランジスタ回路103,104の少なくとも一方のトランジスタ回路がダブルゲートトランジスタから成る構成とすることもできる。本実施形態に係るバッファ回路100は、一般的なバッファ回路として種々の用途に用いることができる他、例えば、行列状に配置された画素を走査する走査信号を出力する走査回路において、その出力段のバッファ回路として用いることができる。また、本実施形態に係るバッファ回路10を出力段に用いる走査回路本開示の走査回路は、電気光学素子を含む画素が行列状に配置されて成る表示装置、あるいは、光電変換素子を含む画素が行列状に配置されて成る固体撮像装置において、各画素を走査する走査回路として用いることができる。以下では、本実施形態に係るバッファ回路10を出力段に用いる走査回路を搭載する表示装置を本開示の表示装置として説明する。<3.表示装置>[3-1.システム構成]図6は、本開示の表示装置、例えば、アクティブマトリクス型表示装置の構成の概略を示すシステム構成図である。アクティブマトリクス型表示装置は、電気光学素子に流れる電流を、当該電気光学素子と同じ画素内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタによって制御する表示装置である。絶縁ゲート型電界効果トランジスタとしては、典型的には、TFTThinFilmTransistor:薄膜トランジスタが用いられる。ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機EL素子を、画素画素回路の発光素子として用いるアクティブマトリクス型有機EL表示装置の場合を例に挙げて説明する。図6に示すように、本例に係る有機EL表示装置10は、有機EL素子を含む複数の画素20が行列状に2次元配置されてなる画素アレイ部30と、当該画素アレイ部30の周辺に配置される駆動回路部とを有する構成となっている。駆動回路部は、書込み走査回路40、電源供給走査回路50、及び、信号出力回路60等から成り、画素アレイ部30の各画素20を駆動する。ここで、有機EL表示装置10がカラー表示対応の場合は、カラー画像を形成する単位となる1つの画素単位画素は複数の副画素サブピクセルから構成され、この副画素の各々が図6の画素20に相当することになる。より具体的には、カラー表示対応の表示装置では、1つの画素は、例えば、赤色Red;R光を発光する副画素、緑色Green;G光を発光する副画素、青色Blue;B光を発光する副画素の3つの副画素から構成される。但し、1つの画素としては、RGBの3原色の副画素の組み合わせに限られるものではなく、3原色の副画素に更に1色あるいは複数色の副画素を加えて1つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色White;W光を発光する副画素を加えて1つの画素を構成したり、色再現範囲を拡大するために補色光を発光する少なくとも1つの副画素を加えて1つの画素を構成したりすることも可能である。画素アレイ部30には、m行n列の画素20の配列に対して、行方向画素行に沿った方向/画素行の画素の配列方向に沿って走査線311~31mと電源供給線321~32mとが画素行毎に配線されている。更に、m行n列の画素20の配列に対して、列方向画素列に沿った方向/画素列の画素の配列方向に沿って信号線331~33nが画素列毎に配線されている。走査線311~31mは、書込み走査回路40の対応する行の出力端にそれぞれ接続されている。電源供給線321~32mは、電源供給走査回路50の対応する行の出力端にそれぞれ接続されている。信号線331~33nは、信号出力回路60の対応する列の出力端にそれぞれ接続されている。画素アレイ部30は、通常、ガラス基板などの透明絶縁基板上に形成されている。これにより、有機EL表示装置10は、平面型フラット型のパネル構造となっている。画素アレイ部30の各画素20の駆動回路は、アモルファスシリコンTFTまたは低温ポリシリコンTFTを用いて形成することができる。書込み走査回路40は、クロックパルスckに同期してスタートパルスspを順にシフト転送するシフトレジスタ回路等によって構成されている。この書込み走査回路40は、画素アレイ部30の各画素20への映像信号の信号電圧の書込みに際し、走査線31311~31mに対して書込み走査信号WSWS1~WSmを順次供給することによって画素アレイ部30の各画素20を行単位で順番に走査線順次走査する。電源供給走査回路50は、クロックパルスckに同期してスタートパルスspを順にシフトするシフトレジスタ回路等によって構成されている。この電源供給走査回路50は、書込み走査回路40による線順次走査に同期して、第1電源電位Vccpと当該第1電源電位Vccpよりも低い第2電源電位Viniとで切り替わることが可能な電源電位DSDS1~DSmを電源供給線32321~32mに供給する。電源電位DSのVccp/Viniの切替えにより、画素20の発光/非発光の制御が行なわれる。信号出力回路60は、信号供給源図示せずから供給される輝度情報に応じた映像信号の信号電圧以下、単に信号電圧と記述する場合もあるVsigと基準電圧Vofsとを選択的に出力する。ここで、基準電圧Vofsは、映像信号の信号電圧Vsigの基準となる電位例えば、映像信号の黒レベルに相当する電位である。信号出力回路60から出力される信号電圧Vsig/基準電圧Vofsは、信号線33331~33nを介して画素アレイ部30の各画素20に対して、書込み走査回路40による走査によって選択された画素行の単位で書き込まれる。すなわち、信号出力回路60は、信号電圧Vsigを行ライン単位で書き込む線順次書込みの駆動形態を採っている。[3-2.画素回路]図7は、画素画素回路20の具体的な回路構成の一例を示す回路図である。画素20の発光部は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である有機EL素子21から成る。図7に示すように、画素20は、有機EL素子21と、有機EL素子21に電流を流すことによって当該有機EL素子21を駆動する駆動回路とによって構成されている。有機EL素子21は、全ての画素20に対して共通に配線された共通電源供給線34にカソード電極が接続されている。有機EL素子21を駆動する駆動回路は、駆動トランジスタ22、書込みトランジスタ23、及び、保持容量24を有する構成となっている。駆動トランジスタ22及び書込みトランジスタ23としてNチャネル型のTFTを用いることができる。但し、ここで示した、駆動トランジスタ22及び書込みトランジスタ23の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。駆動トランジスタ22は、一方の電極ソース/ドレイン電極が有機EL素子21のアノード電極に接続され、他方の電極ソース/ドレイン電極が電源供給線32321~32mに接続されている。書込みトランジスタ23は、一方の電極ソース/ドレイン電極が信号線33331~33nに接続され、他方の電極ソース/ドレイン電極が駆動トランジスタ22のゲート電極に接続されている。また、書込みトランジスタ23のゲート電極は、走査線31311~31mに接続されている。駆動トランジスタ22及び書込みトランジスタ23において、一方の電極とは、ソース/ドレイン領域に電気的に接続された金属配線を言い、他方の電極とは、ドレイン/ソース領域に電気的に接続された金属配線を言う。また、一方の電極と他方の電極との電位関係によって一方の電極がソース電極ともなればドレイン電極ともなり、他方の電極がドレイン電極ともなればソース電極ともなる。保持容量24は、一方の電極が駆動トランジスタ22のゲート電極に接続され、他方の電極が駆動トランジスタ22の他方の電極、及び、有機EL素子21のアノード電極に接続されている。上記構成の画素20において、書込みトランジスタ23は、書込み走査回路40から走査線31を通してゲート電極に印加されるHighアクティブの書込み走査信号WSに応答して導通状態となる。これにより、書込みトランジスタ23は、信号線33を通して信号出力回路60から供給される、輝度情報に応じた映像信号の信号電圧Vsigまたは基準電圧Vofsをサンプリングして画素20内に書き込む。書込みトランジスタ23によって書き込まれた信号電圧Vsigまたは基準電圧Vofsは、駆動トランジスタ22のゲート電極に印加されるとともに保持容量24に保持される。駆動トランジスタ22は、電源供給線32321~32mの電源電位DSが第1電源電位Vccpにあるときには、一方の電極がドレイン電極、他方の電極がソース電極となって飽和領域で動作する。これにより、駆動トランジスタ22は、電源供給線32から電流の供給を受けて有機EL素子21を電流駆動にて発光駆動する。より具体的には、駆動トランジスタ22は、飽和領域で動作することにより、保持容量24に保持された信号電圧Vsigの電圧値に応じた電流値の駆動電流を有機EL素子21に供給し、当該有機EL素子21を電流駆動することによって発光させる。駆動トランジスタ22は更に、電源電位DSが第1電源電位Vccpから第2電源電位Viniに切り替わったときには、一方の電極がソース電極、他方の電極がドレイン電極となってスイッチングトランジスタとして動作する。これにより、駆動トランジスタ22は、有機EL素子21への駆動電流の供給を停止し、有機EL素子21を非発光状態にする。すなわち、駆動トランジスタ22は、有機EL素子21の発光/非発光を制御するトランジスタとしての機能をも併せ持っている。この駆動トランジスタ22のスイッチング動作により、有機EL素子21が非発光状態となる期間非発光期間を設け、有機EL素子21の発光期間と非発光期間の割合デューティを制御することができる。このデューティ制御により、1表示フレーム期間に亘って画素が発光することに伴う残像ボケを低減できるために、特に、動画の画品位をより優れたものとすることができる。電源供給走査回路50から電源供給線32を通して選択的に供給される第1,第2電源電位Vccp,Viniのうち、第1電源電位Vccpは有機EL素子21を発光駆動する駆動電流を駆動トランジスタ22に供給するための電源電位である。また、第2電源電位Viniは、有機EL素子21に対して逆バイアスを掛けるための電源電位である。この第2電源電位Viniは、基準電圧Vofsよりも低い電位、例えば、駆動トランジスタ22の閾値電圧をVthとするときVofs-Vthよりも低い電位、好ましくは、Vofs-Vthよりも十分に低い電位に設定される。[3-3.走査回路]以上説明した有機EL表示装置10において、画素アレイ部30の周辺回路である書込み走査回路40や電源供給走査回路50の出力段を構成するバッファ回路として、先述した実施形態に係るバッファ回路100を用いることができる。ここでは、一例として、先述した実施形態に係るバッファ回路100を、書込み走査回路40の出力段を構成するバッファ回路として用いる場合を例に挙げて説明する。図8は、書込み走査回路40の構成の一例を示すブロック図である。図8に示すように、書込み走査回路40は、例えば、シフトレジスタ回路41、ロジック回路群42、レベルシフタ回路群43、及び、出力段のバッファ回路群44によって構成されている。シフトレジスタ回路41は、画素アレイ部30の行数mに対応した段数のシフト段転送段/単位回路が縦続接続された構成となっており、クロックパルスckに同期してスタートパルスspを順にシフトし、各シフト段から順次シフトパルスを出力する。ロジック回路群42、レベルシフタ回路群43、及び、バッファ回路群44は各々、画素アレイ部30の行数mに対応した数のロジック回路421~42m、レベルシフタ回路431~43m、及び、バッファ回路441~44mから成る。ロジック回路群42の各ロジック回路421~42mは、シフトレジスタ回路41の対応するシフト段から出力されるシフトパルスを、所定のタイミングの走査パルスにタイミング調整する。レベルシフタ回路群43の各レベルシフタ回路431~43mは、論理レベルの走査パルスを、それよりも高いレベルの走査パルスにレベルシフトレベル変換する。バッファ回路群44の各バッファ回路441~44mは、レベルシフト後の走査パルスを書込み走査信号パルスWS1~WSmとして画素アレイ部30の走査線311~31mに供給する。上記構成の書込み走査回路40において、その出力段を構成するバッファ回路群44のバッファ回路441~44mの各々として、先述した実施形態に係るバッファ回路100を用いることができる。このバッファ回路100は、先述したように、当該バッファ回路100を構成する各トランジスタのソース-ドレイン耐圧を維持したまま、最終段のインバータ回路102に入力する電圧の振幅を増大させることができる。そして、最終段のインバータ回路102を構成するトランジスタP14,N14のゲート-ソース間電圧を上げ、最終段のインバータ回路102の抵抗即ち、トランジスタP14,N14のオン抵抗を下げることで、表示パネル70の大型化が可能になる。より具体的には、表示パネル70の大型化によって走査線311~31mの負荷が大きくなり、その負荷の影響で書込み走査パルスWS1~WSmの波形が鈍ってしまう訳であるが、最終段のインバータ回路102の抵抗が下がることで、負荷の影響を最小限に抑えることができる。従って、表示パネル70の大型化が可能になる。また、最終段のインバータ回路102の入力電圧の振幅をより増大させることで、当該インバータ102を構成するトランジスタP14,N14のサイズを小さくすることが可能になる。これにより、バッファ回路100の回路規模、ひいては、当該バッファ回路100を画素アレイ部30の画素行の行数分を有する書込み走査回路40や電源供給走査回路50の回路規模の縮小化を図ることができる。その結果、書込み走査回路40や電源供給走査回路50を、例えば図6に示すように、画素アレイ部30と同じ表示パネル70上に搭載して成る有機EL表示装置にあっては、表示パネル70の狭額縁化が可能になる。また、書込み走査回路40や電源供給走査回路50をドライバICとして表示パネル70外に配する構成を採る有機EL表示装置にあっては、当該ドライバICの小型化を図ることができる。[3-4.その他]上述した有機EL表示装置では、画素20が2つのNチャネルのトランジスタ22,23及び1つの保持容量24から成る回路構成の場合を例に挙げて説明したが、画素20としてはこの回路構成のものに限られるものではない。すなわち、例えば、駆動トランジスタ22としてPチャネル型のTFTを用いた回路構成や、有機EL素子21の容量不足分を補い、保持容量24に対する映像信号の書込みゲインを高めるための補助容量を有する回路構成の画素20であってもよい。更には、基準電圧Vofsや第2電源電位Viniを選択的に書き込むためのスイッチングトランジスタなどを別途有する回路構成の画素20などであってもよい。また、上記の適用例では、画素20の電気光学素子として、有機EL素子を用いた有機EL表示装置に適用した場合を例に挙げて説明したが、本開示の技術はこの適用例に限られるものではない。具体的には、本開示の技術は、無機EL素子、LED素子、半導体レーザー素子など、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子発光素子を用いた表示装置の他、液晶表示装置やプラズマ表示装置など、走査回路を有する表示装置全般に対して適用可能である。更には、表示装置に限らず、固体撮像装置など、走査回路を有する装置全般に対して適用可能である。<4.電子機器>以上説明した本開示のバッファ回路を出力段に用いる走査回路を搭載する表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示部表示装置として用いることが可能である。先述した実施形態の説明から明らかなように、本開示のバッファ回路を出力段に用いる走査回路は、例えば、画素アレイ部と同じ表示パネルに搭載される表示装置にあっては、表示パネルの狭額縁化を図ることができる。従って、表示部を有するあらゆる分野の電子機器において、その表示部として、本開示のバッファ回路を出力段に用いる走査回路を搭載する表示装置を用いることで、電子機器本体の小型化を図ることができる。これらの電子機器としては、例えば、テレビジョンセット、デジタルカメラ、ビデオカメラ等の他、PDAPersonalDigitalAssistant、ゲーム機、ノート型パーソナルコンピュータ、電子書籍等の携帯情報機器、携帯電話機等の携帯通信機器などを例示することができる。<5.本開示の構成>尚、本開示は以下のような構成を採ることができる。1第1導電型のトランジスタから成る第1トランジスタ回路と第2導電型のトランジスタから成る第2トランジスタ回路とが、第1固定電源と第2固定電源との間に直列に接続され、且つ、各入力端同士及び各出力端同士がそれぞれ共通に接続されており、前記第1トランジスタ回路及び前記第2トランジスタ回路の少なくとも一方のトランジスタ回路はダブルゲートトランジスタから成り、前記第1,第2トランジスタ回路の一方のトランジスタ回路が動作状態のとき、他方のトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第3固定電源の電圧を与えるスイッチ素子を有するバッファ回路。2前記第1固定電源-前記第3固定電源間の電圧、及び、前記第3固定電源-前記第2固定電源間の電圧は、前記第1,第2トランジスタ回路を構成する各トランジスタのソース-ドレイン耐圧の範囲内の電圧である前記1に記載のバッファ回路。3前記第3固定電源の電圧は、前記第1固定電源及び前記第2固定電源の各電圧の間の値である前記1または前記2に記載のバッファ回路。4前記第3固定電源の電圧は、前記第1固定電源及び前記第2固定電源の各電圧の平均値である前記3に記載のバッファ回路。5前記第1固定電源の電圧は、前記入力端に印加される入力電圧の高電圧側の電圧よりも高く、前記第2固定電源の電圧は、前記入力電圧の低電圧側の電圧よりも低い前記1から前記4のいずれかに記載のバッファ回路。6前記スイッチ素子は、前記他方のインバータ回路を構成するトランジスタと同導電型のトランジスタである前記1から前記5のいずれかに記載のバッファ回路。7前記同導電型のトランジスタは、ゲート電極が前記出力端に接続されている前記6に記載のバッファ回路。8前記第1トランジスタ回路は、ゲート電極同士が共通に接続され、且つ、前記入力端に接続されたダブルゲート構造の第1,第2のPチャネルトランジスタから成り、前記第1のPチャネルトランジスタは、ソース電極が前記第1固定電源に接続されており、前記第2のPチャネルトランジスタは、ドレイン電極が前記出力端に接続されており、前記第1のPチャネルトランジスタのドレイン電極と前記第2のPチャネルトランジスタのソース電極とは、共通に接続されて前記共通接続ノードとなり、当該共通接続ノードに対して前記スイッチ素子によって前記第3固定電源の電圧が与えられる前記1から前記7のいずれかに記載のバッファ回路。9前記第2トランジスタ回路は、ゲート電極同士が共通に接続され、且つ、前記入力端に接続されたダブルゲート構造の第1,第2のNチャネルトランジスタから成り、前記第1のNチャネルトランジスタは、ドレイン電極が前記出力端に接続されており、前記第2のNチャネルトランジスタは、ソース電極が前記第2固定電源に接続されており、前記第1のNチャネルトランジスタのソース電極と前記第2のNチャネルトランジスタのドレイン電極とは、共通に接続されて前記共通接続ノードとなり、当該共通接続ノードに対して前記スイッチ素子によって前記第3固定電源の電圧が与えられる前記1から前記7のいずれかに記載のバッファ回路。10前記出力端には最終段のインバータ回路が接続されている前記1から前記9のいずれかに記載のバッファ回路。11前記第1固定電源の電圧は、前記最終段のインバータ回路の正側電源の電圧よりも高く、前記第2固定電源の電圧は、前記最終段のインバータ回路の負側電源の電圧以下である前記10に記載のバッファ回路。12行列状に配置された画素を走査するための走査信号を出力するバッファ回路を出力段に有しており、前記バッファ回路は、第1導電型のトランジスタから成る第1トランジスタ回路と第2導電型のトランジスタから成る第2トランジスタ回路とが、第1固定電源と第2固定電源との間に直列に接続され、且つ、各入力端同士及び各出力端同士がそれぞれ共通に接続されており、前記第1トランジスタ回路及び前記第2トランジスタ回路の少なくとも一方のトランジスタ回路はダブルゲートトランジスタから成り、前記第1,第2トランジスタ回路の一方のトランジスタ回路が動作状態のとき、他方のトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第3固定電源の電圧を与えるスイッチ素子を有する走査回路。13電気光学素子を含む画素が行列状に配置されて成る画素アレイ部と、前記画素アレイ部の各画素を走査する、出力段にバッファ回路を有する走査回路とを備え、前記バッファ回路は、第1導電型のトランジスタから成る第1トランジスタ回路と第2導電型のトランジスタから成る第2トランジスタ回路とが、第1固定電源と第2固定電源との間に直列に接続され、且つ、各入力端同士及び各出力端同士がそれぞれ共通に接続されており、前記第1トランジスタ回路及び前記第2トランジスタ回路の少なくとも一方のトランジスタ回路はダブルゲートトランジスタから成り、前記第1,第2トランジスタ回路の一方のトランジスタ回路が動作状態のとき、他方のトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第3固定電源の電圧を与えるスイッチ素子を有する表示装置。14電気光学素子を含む画素が行列状に配置されて成る画素アレイ部と、前記画素アレイ部の各画素を走査する、出力段にバッファ回路を有する走査回路とを備え、前記バッファ回路は、第1導電型のトランジスタから成る第1トランジスタ回路と第2導電型のトランジスタから成る第2トランジスタ回路とが、第1固定電源と第2固定電源との間に直列に接続され、且つ、各入力端同士及び各出力端同士がそれぞれ共通に接続されており、前記第1トランジスタ回路及び前記第2トランジスタ回路の少なくとも一方のトランジスタ回路はダブルゲートトランジスタから成り、前記第1,第2トランジスタ回路の一方のトランジスタ回路が動作状態のとき、他方のトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第3固定電源の電圧を与えるスイッチ素子を有する表示装置を有する電子機器。"