複数の誘電体層が積層された積層構造を有するキャパシタ本体と、前記キャパシタ本体の側面上に形成された複数の外部電極とを具備した積層型チップキャパシタであって、前記キャパシタ本体は積層方向に従って配列された第1キャパシタ部と、第2キャパシタ部とを含み、前記第1キャパシタ部は、前記キャパシタ本体の内部で前記誘電体層を介して相互に対向するように交互に配置される少なくとも1対の互いに異なる極性の第1内部電極及び第2内部電極を含み、前記第2キャパシタ部は、前記キャパシタ本体の内部で前記誘電体層を介して相互に対向するように交互に配置される複数の互いに異なる極性の第3内部電極及び第4内部電極を含み、前記複数の外部電極は、前記第1内部電極と連結される1つ以上の第1外部電極と、前記第2内部電極と連結される1つ以上の第2外部電極と、前記第3内部電極と連結される1つ以上の第3外部電極と、前記第4内部電極と連結される1つ以上の第4外部電極を含み、前記第1キャパシタ部の等価直列インダクタンスは前記第2キャパシタ部の等価直列インダクタンスより小さく、前記第1キャパシタ部の等価直列抵抗は前記第2キャパシタ部の等価直列抵抗より大きく、前記第1キャパシタ部と前記第2キャパシタ部は、当該積層型チップキャパシタ内で電気的に相互に分離され、前記第1キャパシタ部の前記第1内部電極及び第2内部電極内における電流経路の長さは、前記第2キャパシタ部の第3内部電極及び第4内部電極内における電流経路の長さより短いことを特徴とする積層型チップキャパシタ。前記第1キャパシタ部は、前記積層方向における少なくとも一端に位置したことを特徴とする請求項1に記載の積層型チップキャパシタ。前記積層方向において両端に2つの前記第1キャパシタ部が配置されており、前記第2キャパシタ部が前記第1キャパシタ部の間に配置されたことを特徴とする請求項2に記載の積層型チップキャパシタ。前記両端の第1キャパシタは相互に対称に配置され、当該積層型チップキャパシタは上下対称性を有することを特徴とする請求項3に記載の積層型チップキャパシタ。前記第2キャパシタ部内の前記第3内部電極及び前記第4内部電極の総積層数は、前記第1キャパシタ部内の前記第1内部電極及び前記第2内部電極の総積層数より多いことを特徴とする請求項1に記載の積層型チップキャパシタ。前記第1外部電極及び前記第2外部電極は前記キャパシタ本体の相互に対向する第1側面及び第2側面に配置され、前記第1内部電極及び前記第2内部電極はリードを通じて前記第1外部電極及び前記第2外部電極に夫々連結され、前記第3外部電極及び前記第4外部電極は前記キャパシタ本体の相互に対向する異なる第3側面および第4側面に配置されたことを特徴とする請求項1に記載の積層型チップキャパシタ。前記第1~第4外部電極を夫々1つずつ有する4端子キャパシタであることを特徴とする請求項6に記載の積層型チップキャパシタ。前記第1側面と前記第2側面との間の距離は、前記第3側面と前記第4側面と間の距離より短いことを特徴とする請求項6に記載の積層型チップキャパシタ。前記キャパシタ本体の相互に対向する第1側面及び第2側面に複数の前記第1外部電極及び前記第2外部電極が交互に配置され、前記第1内部電極及び第2内部電極はリードを通じて前記第1外部電極及び前記第2外部電極に夫々連結され、前記第3外部電極及び第4外部電極は前記キャパシタ本体の相互に対向する異なる第3側面および第4側面に配置されたことを特徴とする請求項1に記載の積層型チップキャパシタ。前記第1キャパシタ部において、前記第1内部電極及び前記第2内部電極の夫々は2つのリードを通じ前記第1外部電極及び前記第2外部電極に夫々連結され、前記第2キャパシタ部において、前記第3内部電極及び前記第4内部電極の夫々は1つのリードを通じ前記第3外部電極及び前記第4外部電極に夫々連結されたことを特徴とする請求項9に記載の積層型チップキャパシタ。4つの第1外部電極、4つの第2外部電極、1つの第3外部電極及び1つの第4外部電極を有する10端子キャパシタであることを特徴とする請求項10に記載の積層型チップキャパシタ。前記第1キャパシタ部内の同じ極性を有する内部電極は前記第1外部電極及び前記第2外部電極のうち同じ極性を有する外部電極により全て電気的に連結されたことを特徴とする請求項9に記載の積層型チップキャパシタ。前記第1キャパシタ部内において、積層方向に隣接した異なる極性の内部電極のリードは積層方向からみて常に相互隣接するように配置されたことを特徴とする請求項9に記載の積層型チップキャパシタ。前記第1外部電極及び第2外部電極は前記キャパシタ本体の相互に対向する第1側面及び第2側面に配置され、前記第1内部電極及び前記第2内部電極はリードを通じて前記第1外部電極及び前記第2外部電極に夫々連結され、前記第3外部電極及び前記第4外部電極は前記第1側面及び前記第2側面に配置され、前記第3内部電極及び前記第4内部電極はリードを通じて前記第3外部電極及び前記第4外部電極に連結されたことを特徴とする請求項1に記載の積層型チップキャパシタ。前記第1キャパシタ部において、前記第1内部電極及び前記第2内部電極の夫々は2つ以上のリードを通じ前記第1外部電極及び前記第2外部電極に夫々連結され、前記第2キャパシタ部において、前記第3内部電極及び前記第4内部電極の夫々は1つ以上のリードを通じ前記第3外部電極及び前記第4外部電極に夫々連結されたことを特徴とする請求項14に記載の積層型チップキャパシタ。請求項1に記載の積層型チップキャパシタと、前記積層型チップキャパシタが実装された実装面と、前記積層型チップキャパシタに電気的に連結される外部回路を有する回路基板と、を含み、前記回路基板の実装面には、前記積層型チップキャパシタの外部電極に接続される複数の実装パッドが形成されており、前記積層型チップキャパシタは、前記第2キャパシタ部より前記第1キャパシタ部が前記実装面により隣接して位置するように配置され、前記複数の実装パッドは、前記第1外部電極に接続される第1パッド、前記第2外部電極に接続される第2パッド、前記第3外部電極に接続される第3パッド及び前記第4外部電極に接続される第4パッドを含み、前記第1パッドと前記第3パッドを連結するか、前記第2パッドと前記第4パッドを連結する連結導体ラインが少なくとも1つ形成されており、前記第1パッド及び前記第2パッドは前記外部回路と直接連結され、前記連結導体ラインに連結された前記第3パッドまたは前記第4パッドは前記連結導体ラインに連結された前記第1パッドまたは前記第2パッドを通じて外部回路と連結され、前記第1キャパシタ部と前記第2キャパシタ部は前記回路基板で相互並列に連結されるようにすることを特徴とする回路基板装置。前記少なくとも1つの連結導体ラインは、前記第1パッドと前記第3パッドを連結する第1連結導体ラインと、前記第2パッドと前記第4パッドを連結する第2連結導体ラインと、を含むことを特徴とする請求項16に記載の回路基板装置。前記第1パッド及び前記第2パッドは前記外部回路と直接連結され、前記第3パッド及び前記第4パッドは前記第1パッド及び前記第2パッドを通じて前記外部回路と連結されたことを特徴とする請求項17に記載の回路基板装置。前記第1キャパシタ部は、同じ極性のパッドを連結する前記連結導体ラインにより前記第2キャパシタ部と連結されたことを特徴とする請求項16に記載の回路基板装置。前記連結導体ラインは前記第2キャパシタ部と直列に連結され、前記連結導体ラインの長さまたは幅の調節を通じ前記第2キャパシタ部の等価直列抵抗が調節可能であることを特徴とする請求項16に記載の回路基板装置。前記第2キャパシタ部は、前記第1パッド及び前記第2パッドを通じて前記外部回路と連結されたことを特徴とする請求項16に記載の回路基板装置。前記回路基板に実装された前記積層型チップキャパシタは、周波数-インピーダンス曲線において平坦なフラット部を有するインピーダンス特性を表すことを特徴とする請求項16に記載の回路基板装置。前記回路基板内部には、前記外部回路の一部として前記第1パッド及び前記第2パッドに接続されたビアが形成されたことを特徴とする請求項16に記載の回路基板装置。前記第1パッドに接続されるビアは前記第2パッドに隣接するように配置され、前記第2パッドに接続されるビアは前記第1パッドに隣接するように配置されたことを特徴とする請求項23に記載の回路基板装置。前記第1パッド及び前記第2パッドの夫々には、2つ以上のビアが接続されたことを特徴とする請求項23に記載の回路基板装置。前記第1キャパシタ部は、前記積層方向において少なくとも一端に位置したことを特徴とする請求項16に記載の回路基板装置。前記積層方向において前記キャパシタ本体内の両端に2つの前記第1キャパシタ部が配置されており、前記第2キャパシタ部が前記第1キャパシタ部の間に配置されたことを特徴とする請求項26に記載の回路基板装置。前記両端の第1キャパシタは相互に対称に配置され、前記積層型チップキャパシタは上下対称性を有することを特徴とする請求項27に記載の回路基板装置。前記第2キャパシタ部内の前記第3内部電極及び前記第4内部電極の総積層数は、前記第1キャパシタ部内の前記第1内部電極及び前記第2内部電極の総積層数より多いことを特徴とする請求項16に記載の回路基板装置。前記第1外部電極及び前記第2外部電極は前記キャパシタ本体の相互に対向する第1側面及び第2側面に配置され、前記第1内部電極及び前記第2内部電極はリードを通じて前記第1外部電極及び前記第2外部電極に夫々連結され、前記第3外部電極及び前記第4外部電極は前記キャパシタ本体の相互に対向する異なる第3側面及び第4側面に配置されたことを特徴とする請求項16に記載の回路基板装置。前記積層型チップキャパシタは、前記第1~第4外部電極を夫々1つずつ有する4端子キャパシタであることを特徴とする請求項30に記載の回路基板装置。前記第1側面と前記第2側面との間の距離は、前記第3側面と前記第4側面との間の距離より短いことを特徴とする請求項30に記載の回路基板装置。前記キャパシタ本体の相互に対向する第1側面及び第2側面に複数の前記第1外部電極及び第2外部電極が交互に配置され、前記第1内部電極及び前記第2内部電極はリードを通じて前記第1外部電極及び前記第2外部電極に夫々連結され、前記第3外部電極及び前記第4外部電極は前記キャパシタ本体の相互に対向する異なる第3側面及び第4側面に配置されたことを特徴とする請求項16に記載の回路基板装置。前記第1キャパシタ部において、前記第1内部電極及び前記第2内部電極の夫々は2つのリードを通じて前記第1外部電極及び前記第2外部電極に夫々連結され、前記第2キャパシタ部において、前記第3内部電極及び前記第4内部電極の夫々は1つのリードを通じて前記第3外部電極及び前記第4外部電極に夫々連結されたことを特徴とする請求項33に記載の回路基板装置。前記積層型チップキャパシタは、4つの第1外部電極、4つの第2外部電極、1つの第3外部電極及び1つの第4外部電極を有する10端子キャパシタであることを特徴とする請求項34に記載の回路基板装置。前記第1キャパシタ部内の同じ極性を有する内部電極は前記第1外部電極及び前記第2外部電極のうち同じ極性を有する外部電極により全て電気的に連結されたことを特徴とする請求項33に記載の回路基板装置。前記第1キャパシタ部内において、積層方向に隣接する異なる極性の内部電極のリードは積層方向からみて常に相互隣接するように配置されたことを特徴とする請求項33に記載の回路基板装置。前記第1外部電極及び前記第2外部電極は、前記キャパシタ本体の相互に対向する第1側面及び第2側面に配置され、前記第1内部電極及び前記第2内部電極はリードを通じて前記第1外部電極及び前記第2外部電極に夫々連結され、前記第3外部電極及び前記第4外部電極は前記第1側面及び前記第2側面に配置され、前記第3内部電極及び前記第4内部電極はリードを通じて前記第3外部電極及び前記第4外部電極に連結されたことを特徴とする請求項16に記載の回路基板装置。前記第1キャパシタ部において、前記第1内部電極及び前記第2内部電極の夫々は2つ以上のリードを通じ前記第1外部電極及び前記第2外部電極に夫々連結され、前記第2キャパシタ部において、前記第3内部電極及び前記第4内部電極の夫々は1つ以上のリードを通じて前記第3外部電極及び前記第4外部電極に夫々連結されたことを特徴とする請求項38に記載の回路基板装置。請求項1に記載の積層型チップキャパシタを実装するための実装面と、前記積層型チップキャパシタに電気的に連結される外部回路と、を含み、前記回路基板の実装面には、前記積層型チップキャパシタの外部電極に接続される複数の実装パッドが形成されており、前記複数の実装パッドは、前記第1外部電極に接続される第1パッド、前記第2外部電極に接続される第2パッド、前記第3外部電極に接続される第3パッド及び前記第4外部電極に接続される第4パッドを含み、前記回路基板の実装面には、前記第1パッドと前記第3パッドを連結するか、前記第2パッドと前記第4パッドを連結する連結導体ラインが少なくとも1つ形成されており、前記第1パッド及び第2パッドは前記外部回路と直接連結され、前記連結導体ラインに連結された前記第3パッドまたは前記第4パッドは前記連結導体ラインに連結された前記第1パッドまたは前記第2パッドを通じて外部回路と連結され、前記第1キャパシタ部と前記第2キャパシタ部は前記回路基板で相互並列に連結されるようにすることを特徴とする回路基板。前記少なくとも1つの連結導体ラインは、前記第1パッドと前記第3パッドを連結する第1連結導体ラインと、前記第3パッドと前記第4パッドを連結する第2連結導体ラインと、を含むことを特徴とする請求項40に記載の回路基板。前記第1パッド及び前記第2パッドは前記外部回路と直接連結され、前記第3パッド及び前記第4パッドは前記第1パッド及び前記第2パッドを通じて前記外部回路と連結されたことを特徴とする請求項41に記載の回路基板。前記回路基板の内部には、前記外部回路の一部として前記第1パッド及び前記第2パッドに接続されたビアが形成されたことを特徴とする請求項40に記載の回路基板。前記第1パッドに接続されるビアは前記第2パッドに隣接するように配置され、前記第2パッドに接続されるビアは前記第1パッドに隣接するように配置されたことを特徴とする請求項43に記載の回路基板。前記第1パッド及び前記第2パッドの夫々には2つ以上のビアが接続されたことを特徴とする請求項43に記載の回路基板。本発明は、材料の変更なしでも低ESL及び高ESR特性を全て満足させることができる積層型チップキャパシタを提供する。また、本発明は材料の変更なしでも低ESL及び高ESR特性を全て満足させることができる積層型チップキャパシタを具備した回路基板装置を提供する。また、上記積層型チップキャパシタが実装される回路基板が提供される。本発明の第1様態によるキャパシタは、複数の誘電体層が積層された積層構造を有するキャパシタ本体と、上記キャパシタ本体の側面上に形成された複数の外部電極を具備した積層型チップキャパシタであって、上記キャパシタ本体は積層方向に従って配列された第1キャパシタ部と、第2キャパシタ部を含み、上記第1キャパシタ部は、上記本体内部で上記誘電体層を介して相互対向するように交代で配置される少なくとも1対の互いに異なる極性の第1及び第2内部電極を含み、上記第2キャパシタ部は、上記本体内部で上記誘電体層を介して相互に対向するように交互に配置される互いに異なる極性の複数の第3及び第4内部電極を含み、上記複数の外部電極は、上記第1内部電極と連結される1つ以上の第1外部電極と、上記第2内部電極と連結される1つ以上の第2外部電極と、上記第3内部電極と連結される1つ以上の第3外部電極と、上記第4内部電極と連結される1つ以上の第4外部電極を含み、上記第1キャパシタ部のESLは上記第2キャパシタ部のESLより小さく、第1キャパシタ部のESRは第2キャパシタ部のESRより大きい。本発明の実施形態によれば、上記第1キャパシタ部は上記積層方向における少なくとも一端に位置する。上記積層方向において両端即ち、上部及び下部に2つの上記第1キャパシタ部が配置されており、上記第2キャパシタ部が上記第1キャパシタ部の間に配置されることができる。特に、上記両端の第1キャパシタは相互対称的に配置されることにより、上記積層型チップキャパシタは上下対称性を有することもできる。上記第2キャパシタ部内の第3及び第4内部電極の総積層数は上記第1キャパシタ部内の第1及び第2内部電極の総積層数より多いことができる。上記第1キャパシタ部と第2キャパシタ部は上記積層型チップキャパシタ内で電気的に相互に分離されることができる。本発明の実施形態によれば、上記第1及び第2外部電極は上記キャパシタ本体の相互対向する第1及び第2側面に配置され、上記第1及び第2内部電極はリードを通じ上記第1及び第2外部電極に夫々連結されることができる。また、上記第3及び第4外部電極は上記キャパシタ本体の相互対向する他の2つの側面に配置されることができる。この場合、上記積層型チップキャパシタは、第1乃至第4外部電極が夫々1つずつある4端子キャパシタであることができる。第1及び第2外部電極間の電流経路を短くするために、上記第1及び第2側面間の距離は上記第3及び第4側面間の距離より短いことができる。本発明の実施形態によれば、上記本体の相互対向する第1及び第2側面に複数の上記第1及び第2外部電極が交互に配置され、上記第1及び第2内部電極はリードを通じ上記第1及び第2外部電極に夫々連結されることができる。また、上記第3及び第4外部電極は上記キャパシタ本体の相互対向する他の2つの側面に配置されることができる。特に、上記第1キャパシタ部において、上記第1及び第2内部電極の夫々は2つのリードを通じ上記第1及び第2外部電極に夫々連結されることができる。また、上記第2キャパシタ部において、上記第3及び第4内部電極の夫々は1つのリードを通じ上記第3及び第4外部電極に夫々連結されることができる。この場合、上記積層型チップキャパシタは、4つの第1外部電極、4つの第2外部電極、1つの第3外部電極及び1つの第4外部電極を有する10端子キャパシタであることができる。上記第1キャパシタ部内の同じ極性を有する内部電極は上記第1及び第2外部電極のうち同じ極性を有する外部電極により全て電気的に連結されることができる。また、上記第1キャパシタ部内において、積層方向に隣接した異なる極性の内部電極のリードは積層方向からみて常に相互隣接するように配置されることができる。本発明の実施形態によると、上記第1及び第2外部電極は上記キャパシタ本体の相互対向する第1及び第2側面に配置され、上記第1及び第2内部電極はリードを通じ上記第1及び第2外部電極に夫々連結されることができる。また、上記第3及び第4外部電極は上記第1及び第2側面に配置され、上記第3及び第4内部電極はリードを通じ上記第3及び第4外部電極に連結されることができる。特に、上記第1キャパシタ部において、上記第1及び第2内部電極の夫々は2つ以上のリードを通じ上記第1及び第2外部電極に夫々連結され、上記第2キャパシタ部において、上記第3及び第4内部電極の夫々は1つ以上のリードを通じ上記第3及び第4外部電極に夫々連結されることができる。本発明の第2様態による回路基板装置は、上述の第1様態による積層型チップキャパシタと、上記積層型チップキャパシタが実装された実装面と、上記積層型チップキャパシタに電気的に連結される外部回路を有する回路基板を含む。上記回路基板の実装面には、上記積層型チップキャパシタの外部電極に接続される複数の実装パッドが形成されている。上記積層型チップキャパシタは、上記第2キャパシタ部より上記第1キャパシタ部が上記実装面にさらに隣接して位置するように配置される。上記複数の実装パッドは、上記第1外部電極に接続される第1パッド、上記第2外部電極に接続される第2パッド、上記第3外部電極に接続される第3パッド及び上記第4外部電極に接続される第4パッドを含む。上記回路基板の実装面には、上記第1パッドと第3パッドを連結されるか、上記第2パッドと第4パッドを連結する連結導体ラインが少なくとも1つ形成されている。上記第1及び第2パッドは上記外部回路と直接連結され、上記連結導体ラインに連結された第3または第4パッドは上記連結導体ラインに連結された第1または第2パッドを通じ外部回路と連結される。本発明の実施形態によると、上記少なくとも1つの連結導体ラインは、上記第1パッドと第3パッドを連結する第1連結導体ラインと、上記第2パッドと第4パッドを連結する第2連結導体ラインを含むことができる。上記第1及び第2パッドは上記外部回路と直接連結され、上記第3及び第4パッドは上記第1及び第2パッドを通じ上記外部回路と連結されることができる。上記第1キャパシタ部は同じ極性のパッドを連結する上記連結導体ラインにより上記第2キャパシタ部と連結されることができる。また、上記連結導体ラインは第2キャパシタ部と直列に連結され、上記連結導体ラインの長さまたは幅の調節を通じ上記第2キャパシタ部のESRが調節可能である。上記第2キャパシタ部は上記第1及び第2パッドを通じ上記外部回路と連結されることができる。上記回路基板に実装された上記積層型チップキャパシタは周波数-インピーダンス曲線において平坦なフラット部を有するインピーダンス特性を表すことができる。本発明の実施形態によると、上記回路基板内部には、上記外部回路の一部として上記第1及び第2パッドに接続されたビアが形成されることができる。好ましくは、上記第1及び第2パッドを通じ上記第1キャパシタ部に流れる電流ループの大きさを最小化するように、上記第1パッドに接続されるビアは上記第2パッドに隣接するように配置され、上記第2パッドに接続されるビアは上記第1パッドに隣接するように配置されることができる。好ましくは、上記第1及び第2パッドの夫々には2つ以上のビアが接続されることができる。本発明の第3様態による回路基板は、上述の第1様態による積層型チップキャパシタを実装するための実装面と、上記積層型チップキャパシタに電気的に連結される外部回路を含み、上記回路基板の実装面には上記積層型チップキャパシタの外部電極に接続される複数の実装パッドが形成されている。上記複数の実装パッドは、上記第1外部電極に接続される第1パッド、上記第2外部電極に接続される第2パッド、上記第3外部電極に接続される第3パッド及び上記第4外部電極に接続される第4パッドを含む。上記回路基板の実装面には、上記第1パッドと第3パッドを連結するか、上記第2パッドと第4パッドを連結する連結導体ラインが少なくとも1つ形成されている。上記第1及び第2パッドは上記外部回路と直接連結され、上記連結導体ラインに連結された第3または第4パッドは上記連結導体ラインに連結された第1または第2パッドを通じ外部回路と連結される。本発明によると、材料の変更なしでも低ESLを具現し、適切なESRを維持することができる。また、本発明をデカップリングキャパシタに適用する場合、広い周波数範囲で電力分配網のインピーダンスを低くて一定に維持させることができる。ESRが高くても調節可能でESLが低いデカップリングキャパシタが具現される。以下、添付の図面を参照して本発明の実施形態を説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲が以下で説明する実施形態に限定されるものではない。本発明の実施形態は当業界において平均の知識を有する者に本発明をより完全に説明するために提供されるものである。図1は本発明の一実施形態による積層型チップキャパシタの外形を示す斜視図で、図2は図1のキャパシタをx軸に平行な方向長軸方向または長側面方向に従って切った断面図で、図3は図1のキャパシタの内部電極構造を示す平面図である。図1~図3を参照すると、キャパシタ100はキャパシタ本体110と、その本体の側面に形成された複数の外部電極131、132、133、134:順に第1~第4外部電極を含む。キャパシタ本体110は複数の誘電体層が積層されることにより形成され、その本体110内には複数の内部電極121、122、123、124:順に第1~第4内部電極が誘電体層を介して相互分離され配置されている。第1内部電極121と第2内部電極122は異なる極性を有し、第3内部電極123と第4内部電極124は異なる極性を有する。第1及び第2外部電極131、132は本体110の相互に対向する2つの側面に配置され、第2及び第4外部電極133、134は異なる2つの対向側面に配置される。このキャパシタ100は総4つの外部電極を有する4端子キャパシタであるが、本発明はこれに限定されるものではない。図2及び3に図示されたように、キャパシタ本体110は、積層方向z軸方向に従って配列された第1キャパシタ部CR1a、CR1b:CR1と第2キャパシタ部CR2を含む。第1キャパシタ部CR1は、誘電体層を介して相互に対向して交互に配置される第1及び第2内部電極121、122を含む図示されたように、第1及び第2内部電極121、122が交互に繰り返して配置される。第2キャパシタ部CR2は誘電体層を介して相互対向して交互に配置される第3及び第4内部電極123、124を含む。第1キャパシタ部CR1において、第1内部電極121はリード121aを通じ第1外部電極131に連結され、第2内部電極122はリード122aを通じ第2外部電極132に連結される。第2キャパシタ部CR2において、第3及び第4内部電極123、124は第3及び第4外部電極133、134に夫々連結される。第1及び第2内部電極121、122は第1及び第2外部電極131、132にのみ連結され、第3及び第4外部電極133、134には連結されない。これと同様に、第3及び第4内部電極123、124は第3及び第4外部電極133、134にのみ連結され、第1及び第2外部電極131、132には連結されない。従って、積層型チップキャパシタ100内では第1キャパシタ部CR1と第2キャパシタ部CR2は相互電気的に分離されている。即ち、回路基板上に実装する前には第1キャパシタ部と第2キャパシタ部は相互電気的に連結されていない。後述のように、第1キャパシタ部CR1は高周波でESLを低めることに寄与するように第2キャパシタ部CR2よりさらに低いESLを有し、積層方向z軸方向において少なくとも一端即ち、キャパシタ内で上部及び/または下部に位置する。第2キャパシタ部CR2より第1キャパシタ部CR1aまたはCR1bが回路基板の実装面により隣接するようにキャパシタが回路基板上に実装される。特に、本実施形態では、積層方向における両端即ち、上部及び下部に第1キャパシタ部CR1a、CR1b:CR1が位置し、その間に第2キャパシタ部CR2が挟まれている。第1キャパシタ部CR1と第2キャパシタ部CR2は回路基板の実装パッドと連結導体ラインを通じ相互並列に連結される図3乃至5参照。また、第1キャパシタ部CR1は、後述するように適切なESRを有するように積層数が制限され、第2キャパシタ部CR2よりさらに少ない積層数の内部電極を含む。従って、所望の、または、決められた静電容量の具現は、第1キャパシタ部と並列に連結される第2キャパシタ部CR2を利用するようになる。このような静電容量の具現のために第2キャパシタ部CR2内の第3及び第4内部電極123、124の総積層数は、第1キャパシタ部CR1内の第1及び第2内部電極121、122の総積層数よりさらに多くなるようにする。結局、第2キャパシタ部CR2の容量は第1キャパシタ部CR1の容量より大きく、第2キャパシタ部CR2のESRは内部電極の積層数が相対的に少ない第1キャパシタ部CR1のESRよりさらに小さくなる。また、第2キャパシタCR2は実装面側に隣接した第1キャパシタ部CR1aより上に位置するため、第1キャパシタ部CR1よりさらに高いESLを有する。ESLがさらに低いキャパシタ部を実装面に隣接するように配置する場合、電流ループによる電流経路がさらに短くなるため、キャパシタ全体のESLは低くなる図8参照。第1キャパシタ部CR1のESLが第2キャパシタ部CR2のESLより小さくなることに寄与するように、好ましくは第1及び第2内部電極121、122内における電流経路の長さは第3及び第4内部電極123、124内における電流経路の長さより短い。従って、第1及び第2外部電極131、132間の電流経路が第3及び第4外部電極133、134間の電流経路より短くなるように、第1及び第2外部電極131、132が形成されている第1及び第2側面間の距離y方向の距離が他の外部電極133、134が形成されている第3及び第4側面間の距離x方向の距離よりさらに短いことが好ましい図1参照。図2を参照すると、第1キャパシタ部CR1a、CR1bが積層方向の両端、即ち、上部及び下部に位置し、第2キャパシタ部CR2がその間に挟まれている。特に、好ましくは、両端の第1キャパシタ部CR1a、CR1bが相互対称的に配置されることによりキャパシタ全体が上下対称性を確保できる。このような上下対称性により、キャパシタ実装時キャパシタの上下に関する方向性が消え、これによりキャパシタ実装の便宜を図ることができる。即ち、上下区別なくキャパシタを実装することができる。上述のキャパシタを使用して広い周波数領域で、可能なら低くて一定に維持される電力分配網インピーダンスを具現するために、図4及び図7を参照して下で説明するような実装パッド構造を有する回路基板が利用されることができる。図4は本発明の一実施形態による回路基板装置を示したもので、図1のキャパシタ100を回路基板20に実装した状態を示す。図4を参照すると、回路基板20のキャパシタ実装面に実装パッド31、32、33、34:順に第1~第4パッドが形成されている。実装パッド31~34は回路基板20に設けられた外部回路と電気的に連結される。キャパシタ100は第2キャパシタ部CR2のESLよりさらに低いESLを有する第1キャパシタ部CR1が実装面に隣接して位置するように上記実装面上に配置される。回路基板20の第1パッド31はキャパシタの第1外部電極131に接続され、第2パッド32は第2外部電極132に接続され、第3パッド33は第3外部電極133に接続され、第4パッド34は第4外部電極134に接続される。第1パッド31と第3パッド33は第1連結導体ライン21により連結され、第2パッド32と第4パッド34は第2連結導体ライン22により連結される。これにより、第1及び第3パッド31、33は第1及び第3外部電極131、133と共に相互同じ一極性例えば、極性を有し、第2及び第4パッド32、34は第2及び第4外部電極132、134と共に相互同じ他の極性例えば、―極性を有する。第1キャパシタ部CR1と第2キャパシタ部CR2は上記連結導体ラインを通じ相互並列に連結される。ここで、第1及び第2外部電極131、132に接続されるパッド即ち、第1及び第2パッド31、32は回路基板20の外部回路と直接連結されるが、第3及び第4外部電極133、134に接続されるパッド即ち、第3及び第4パッド33、34は外部回路と直接連結されず、連結導体ライン21、22に連結された第1及び第2パッド31、32を通じ外部回路と連結される図7参照。結局、第2キャパシタ部CR2は第1及び第2パッド31、32を通じ外部回路と連結される。上記連結導体ライン21、22は同じ極性のパッド間の連結を通じ第1及び第2キャパシタ部CR1、CR2を相互並列に連結させる役割をする上、第2キャパシタ部CR2に抵抗を直列に負荷させることにより結果的に第2キャパシタ部のESRを調節することと実質的に同じ役割をする。従って、提案されたキャパシタ100を上述の回路基板20のパッド構造に実装すると、第2キャパシタ部CR2のESRを第1キャパシタ部CR1と実質的に類似するように具現でき積層型チップキャパシタのESRを調節できるようになる図9、11、21、23参照。図5a~図5cは、回路基板20上にキャパシタ100が実装された図4の回路基板装置20において、第1キャパシタ部図5a、第2キャパシタ部図5b及び回路基板の実装面に実装された積層型チップキャパシタ図5cの等価回路図である。図5a及び図5bに図示されたように、キャパシタ100内の第1キャパシタ部CR1の等価回路は静電容量C1、インダクタンスL1及び抵抗R1の直列回路で表示されることができ、第2キャパシタ部CR2の等価回路も同様の方式で静電容量C2、インダクタンスL2及び抵抗R2の直列回路で表示されることができる。上述したように、C1<C2、L1<L2、R1>R2である。連結導体ライン21、22を通じ第1及び第2キャパシタ部CR1、CR2が相互並列に連結され、外部回路端子は第1キャパシタCR1に接続されるため、図5cに図示されたように、第1及び第2連結導体ライン21、22の抵抗RcとインダクタンスLcが第2キャパシタ部CR2の抵抗R2及びインダクタンスL2に直接直列に負荷され、その直列回路部21、CR2、22は第1キャパシタ部CR1の等価回路部C1―L1―R1と並列に連結される。図5cには第1連結導体ライン21と第2連結導体ライン22が相互同じ抵抗RcとインダクタンスLcを有するものとして図示されているが、本発明がこれに限定されるものではなく、各連結導体ライン21、22の抵抗やインダクタンスが異なることもできる。図5cの等価回路は、これをさらに簡単に表示すると図6のように表すことができる。図6でL2’及びR2’は、下記式1を満たす。L2’=L22Lc、R2’=R22Rc1従って、連結導体ライン21、22による抵抗2Rcの負荷により、第2キャパシタ部CR2のESRが実質的に増加することと同じ効果を得るようになる。上述したように、静電容量の確保のため、第2キャパシタ部CR2は第1キャパシタ部CR1よりさらに多い内部電極の積層数を有し、これにより第2キャパシタ部CR2自体のESRは第1キャパシタ部CR2のESRより小さい内部電極の積層数が増加するほど抵抗が並列に追加的に連結されるため、ESRは小さくなる。このようなESRの差異はキャパシタのインピーダンスを一定に維持できなくする要因になる特に、各共振周波数の周りの領域で尖った極小点領域が発生する。しかし、連結導体ライン21、22の抵抗2Rcの直列的負荷により第2キャパシタ部CR2のESRが実質的に増大することにより二つのキャパシタ部CR1、CR2間のESRの差異は実質的に減少し、これにより広い周波数帯域で一定のインピーダンス特性の具現が可能になる。連結導体ライン21、22により、上記式1に示したように第2キャパシタ部CR2のESLインダクタンスは実質的に増加することと同じ効果が出る。しかし、このような第2キャパシタ部CR2のESLの実質的増加とは関係なく高周波帯域における積層型チップキャパシタ全体のESL及びインピーダンスは第1キャパシタ部CR1のESLにより主に影響を受ける。これは高周波帯域ではインピーダンスが主にインダクタンスにより支配を受け、より低いESLを有する第1キャパシタ部CR1が実装面に隣接するように配置され高周波帯域で電流が主に第1キャパシタ部CR1を通じ短い経路で電流ループを形成するためである。結局、広い周波数帯域で一定のインピーダンス特性の具現が可能な上に全体キャパシタの高周波帯域におけるESLは低い値を維持するようになる。図7は図4に示された回路基板の概略的平面図で、図8は図4の回路基板装置の側断面図である。図7及び図8を参照すると、基板20上に実装パッド31~34が配置され、実装パッドを連結する第1及び第2連結導体ライン21、22が形成されている。外部回路例えば、デカップリングキャパシタに電源電圧を印加するための回路の一部として回路基板20内にはビア41、42が形成されているが、このビア41、42は第1キャパシタ部に連結される第1及び第2パッドにのみ接続される。第1パッド31はビア41を通じ第1電極パターン例えば、電源電極パターン;61に連結され、第2パッド32はビア42を通じ第2電極パターン例えば、接地電極パターン;62に連結されることができる。図8に示されたように、第1パッドに接続されるビア41は第2パッドに隣接するように配置され、第2パッドに接続されるビア42は第1パッドに隣接するように配置されている。異種極性のビア41、42が相互隣接するほど第1及び第2パッド31、32を通じ第1キャパシタ部に流れる電流ループCLの大きさが減り、これにより電流ループによるインダクタンスが減少する。もし図8において点線で示したように異種極性のビア41’、42’が相互離れるように配置すると、それほど電流ループの大きさは大きくなりその電流ループによるインダクタンスが増加する。また、第1及び第2パッド31、32の夫々には2つ以上のビア図7では第1及び第2パッドの夫々に接続された3つのビアが図示されるが接続されることが好ましい。これは2つ以上のビアを形成することにより電流ループによるインダクタンスを並列に連結させることができ、これによりインダクタンスがさらに減るためである。連結導体ライン21、22により第2キャパシタ部CR1に直列に負荷される抵抗Rc及び/またはインダクタンスLcを調節するために、連結導体ラインの材質を適切に選択することができる。例えば、通常実装パッド31~34は銅Cu材質で形成され、連結導体ライン21、22も銅材質で形成することができるが、抵抗RcまたはインダクタンスLcを調節するために他の金属材料を使用することもできる。また、連結導体ライン21、22の長さまたは幅を調節することにより、連結導体ライン21、22の抵抗Rc及び/またはインダクタンスLcを異なるようにすることができ、これにより第2キャパシタ部のESRを実質的に調節することができる。実施例1及び2図9は一実施例による積層型チップキャパシタの周波数帯インピーダンスf―z特性を示すグラフである。図9のグラフは、図1~図4の実施形態によるキャパシタ及び回路基板装置を有するサンプルに対する周波数―インピーダンス測定の実験結果を示している。特に、図9の実施例実施例1のサンプルは、10μF容量の4端子1608サイズ1.6mmX0.8mmの積層型チップキャパシタに該当する。第1キャパシタ部の容量は0.52μFで、第2キャパシタ部の容量は9.48μFであった。また第1キャパシタ部のESLとESRは夫々300pHと60mΩで、連結導体ラインが直列に負荷された第2キャパシタ部の実質的ESL及びESR図6のL2’、R2’は夫々700pHと35mΩであった。このように第1及び第2キャパシタ部の大きな容量の差異にも関わらず連結導体ラインの直列的負荷により第2キャパシタ部は第1キャパシタ部のESRに匹敵するESRを具現する。上述の実施例1のサンプルに対する周波数―インピーダンス測定の実験結果、図9に示したように、共振周波数を中心にした周波数領域Aで平坦なインピーダンス曲線aを示す平坦なフラット部で約31mΩの一定なインピーダンスを示す。これは比較的に広い周波数帯域でインピーダンスが急激な変化なく一定の値を有するということを示す。このような実施例1のインピーダンス特性は比較例のサンプルに対する周波数―インピーダンス曲線図10参照と比較することでより明確に理解できる。図10は図9の実施例1と比較例による積層型チップキャパシタの周波数帯のインピーダンス特性を比較して示すグラフである。図10に図示された比較例の周波数帯インピーダンス特性曲線bは、従来の10μF容量の2端子1608サイズのキャパシタサンプルについて測定した結果である。この比較例サンプルは、2つのキャパシタ部に分かれず、単に2つの外部電極に交代で連結される異種極性の内部電極の反復積層構造を有する。比較例と実施例1サンプルの特性値平均ESLと最小インピーダンスMin|Z|を表すと以下の表1のような結果が得られた。図10に示されたように、比較例サンプルbは共振周波数領域の周りB領域で非常に急激なインピーダンス変化を有することにより周波数-インピーダンス曲線において、尖った極小点が形成される反面、実施例1サンプルaは平坦なフラット部を有し、これにより比較例に比べインピーダンス変化が著しく安定的である。また、高周波帯域で実施例1aは比較例bに比べ低いインピーダンスを有する。第1キャパシタ部及び/または第2キャパシタ部の内部電極積層数や連結導体ラインのインダクタンスまたは抵抗を調節することにより、周波数-インピーダンス特性曲線上の平坦なフラット部の形状または最小インピーダンス、平均ESLを制御することができる。図11は2つの実施例による積層型チップキャパシタの周波数帯のインピーダンス特性を示すグラフである。図11において曲線aは上述の図9の実施例1のサンプルを示し、曲線a’は他の実施例実施例2を示す。実施例2も実施例1と同様に10μF容量の4端子1608サイズの積層型チップキャパシタで、図1~図4のキャパシタ及び回路基板装置に該当する。積層数または連結導体ラインのインダクタンス、抵抗の調節により下の表2に図示されたように実施例1及び実施例2は特性値に差異がある。図11及び表2に示したように、実施例2は実施例1より高い最小インピーダンスを有する。図12は本発明の他の実施形態による積層型チップキャパシタ100’の側断面図である。図12の実施形態では、第1キャパシタ部CR1が積層方向の両端ではなく、一端にのみある即ち、図1の実施形態で一側第1キャパシタ部CR1bを省略した形態である。特に、回路基板に実装時実装面に接する下部に第1キャパシタ部CR1があり、その上の上部に第2キャパシタ部CR2がある。この実施形態でも、第1キャパシタ部CR1と第2キャパシタ部CR2は、C1<C2、L1<L2、R1>R2を満足し、図4、図7及び図8の回路基板装置が利用され、これにより図5~図6の等価回路図が適用される。従って、所望の静電容量の具現と共に、比較的に広い周波数領域における一定のインピーダンス特性及び高周波帯域における低ESL及び低インピーダンス特性を具現することができる。但し、図1の実施形態とは異なりキャパシタの上下対称性はない。上述の図7の実施形態では2つの連結導体ライン21、22を全て使用しているが、上記2つのうち1つの連結導体ライン21または20のうち1つのみが使用されることもできる図13参照。この場合にも連結導体ラインにより抵抗及びインダクタンスが第2キャパシタ部CR1に直列的に負荷される。図13は図7の回路基板の変形例を示す概略的平面図である。上述の図4の実施形態と同様に、キャパシタ100または100’が図13の回路基板20’に実装されることができる。しかし、一極性の第1パッド31と第3パッド33のみが連結導体ライン21により連結され、他の極性の第2パッドと第4パッド32、34は連結導体ラインにより連結されない図7で連結導体ライン22省略。この場合、ビア41、42、44のような外部回路が第1及び第2パッド41、42だけではなく第4パッド34にも接続される。第3パッド33は連結導体ライン21に連結された第1パッド31を通じ外部回路と連結される。回路基板20’上に実装されたキャパシタの第1キャパシタ部CR1と第2キャパシタ部CR2は連結導体ライン21を通じ並列に連結される。回路基板20’上に実装されたキャパシタの第2キャパシタ部CR2は第1及び第2パッド31、32を通じ外部回路と連結される。図14は図13の回路基板に実装された積層型チップキャパシタの等価回路図で、図5cに対応する回路図である。図14に図示されたように、連結導体ライン21の抵抗RcとインダクタンスLcが第2キャパシタ部CR2:C2―L2―R2に直列に負荷され、その直列回路部21、CR2は第1キャパシタ部CR1:C1―L1―R1と並列に連結される。図14の等価回路はさらに簡単に表示すると図6のように示すことができる但し、この場合、L2’=L2Lc、R2’=R2Rc。従って、連結導体ライン21による抵抗Rcの負荷により、第2キャパシタ部CR2のESRが実質的に増加することと同じ効果を得るようになり、これにより平坦なフラット部を有する周波数―インピーダンス曲線を得ることができる。上述の図13の実施形態では一極性の第1パッド31と第3パッド33のみが連結導体ライン21により連結されているが、他の実施形態として他の極性の第2パッド32と第4パッド34のみを連結導体ライン22で連結し、第1パッド31と第3パッド33は連結導体ラインで連結しないこともできる図7で連結導体ライン21省略。この場合、外部回路のビアが第1、2及び3パッド31、32、33に接続され、第4パッド34は連結導体ライン22に連結された第2パッド32を通じ外部回路と連結される。実装されたキャパシタの等価回路図とインピーダンス特性は上述の図13及び14の実施例と同一である。図15は本発明のさらに他の実施形態による積層型チップキャパシタの外形を示す斜視図であり、図16は図15のキャパシタをx軸に平行なラインに従って切った断面図であり、図17は図15のキャパシタの内部電極構造を示した平面図である。図15~図17を参照すると、積層型チップキャパシタ200はキャパシタ本体210の側面に総10個の外部電極231~238、241、242を具備する10端子キャパシタ。具体的には、キャパシタ本体210の対向する第1及び第2側面に第1外部電極231、233、235、237と第2外部電極232、234、236、238が各側面において相互交代で配置される。第1外部電極231、233、235、237は相互同じな一極性を表し、第2外部電極232、234、236、238は相互同じ他の極性を表す。また他の相互対向する第3及び第4側面に第3外部電極241及び第4外部電極242が配置される。第3外部電極241は第1外部電極231、233、235、237と同じ極性を有し、第4外部電極242は第2外部電極232、234、236、238と同じ極性を有することができる。図16及び17を参照すると、キャパシタ本体210は積層方向z軸方向に従って配列された第1キャパシタ部CR1a、CR1b:CR1と第2キャパシタ部CR2を含む。第1キャパシタ部CR1は誘電体層211を介して相互交代で配置された第1内部電極221、223、225と第2内部電極222、224、226を含む。第2キャパシタ部CR2は誘電体層211を介して相互交代で配置された第3及び第4内部電極227、228を含む。図17に示されたように、第1キャパシタ部CR1は、6つの内部電極221~226が積層方向に従って順番に配置されることにより一点鎖線の矢印参照、1つのブロックを成す。このブロックが積層方向に従って反復積層されることもできる。第1キャパシタ部CR1において、各内部電極211~226は2つのリード221a、221b、222a、222b、223a、223b、224a、224b、225a、225b、226a、226bを有する。第1内部電極221は2つのリード221a、221bを通じ第1外部電極231、237と連結され、第2内部電極222は2つのリード222a、222bを通じ第2外部電極232、236と連結され、第1内部電極223は2つのリード223a、223bを通じ第1外部電極233、235と連結され、第2内部電極224は2つのリード224a、224bを通じ第2外部電極234、236と連結され、第1内部電極225は2つのリード225a、225bを通じ第1外部電極233、237と連結され、第2内部電極226は2つのリード226a、226bを通じ第2外部電極232、238と連結される。第2キャパシタ部CR2において、各内部電極227、228は1つのリード227a、228aを有する。第3内部電極227はリード227aを通じ第3外部電極241に連結され、第4内部電極228はリード228aを通じ第4外部電極242に連結される。第1キャパシタ部CR1において同じ極性の内部電極が外部電極を通じ全て相互連結されているが、第1キャパシタ部CR1と第2キャパシタ部CR2は積層型チップキャパシタ200内で相互電気的に分離されている。即ち、回路基板上に実装する前には第1キャパシタ部CR1と第2キャパシタ部CR2は相互電気的に連結されていない。上述の第1キャパシタ部CR1の内部電極構造により、第1キャパシタ部CR1において同じ極性の内部電極は外部電極を通じ全て電気的に連結される。即ち、第1極性例えば、極性の第1内部電極221はリード221bと第1外部電極237を通じ第1内部電極225と連結され、第1内部電極225はリード225aと第1外部電極233を通じ第1内部電極223と連結される。これにより全ての第1極性の第1内部電極221、223、225はキャパシタ内で相互電気的に連結される。また、第2極性例えば、-極性の第1電極222はリード222aと外部電極232を通じ第2内部電極226と電気的に連結され、リード222bと外部電極236を通じ第2内部電極224と電気的に連結される。これにより全ての第2極性の第2内部電極222、224、226はキャパシタ内で相互電気的に連結される。同じ極性の内部電極が外部基板の電極パッドや外部コネクト手段なしでもキャパシタ内で電気的に連結されているということは、キャパシタ製造後、静電容量の検査を容易にする利点を提供する。図17に示されたように、第1キャパシタ部CR1において、積層方向z方向に相互隣接した異種極性の内部電極のリード例えば、リード221a、221bとリード222a、222bは常に相互隣接するように配置される。これにより第1キャパシタ部CR1のESLが最小化されるという利点を得ることができる。本実施形態でも、上述の実施形態のように、第1キャパシタ部CR1の静電容量C1、ESLL1及びESRR1は第2キャパシタ部CR2の静電容量C2、ESLL2及びESRR2に対して、C1<C2、L1<L2、R1>R2が成立する第2キャパシタ部CR2の内部電極積層数が第1キャパシタ部CR1の内部電極の積層数より多い。L1<L2になるようにするために、第1及び第2外部電極231~238が形成された2つの対向側面間の距離図15でy軸方向の距離が、第3及び第4外部電極241、242が形成された他の2つの対向側面間の距離x軸方向の距離よりさらに短いことが好ましい。図16に示されたように第1キャパシタ部CR1a、CR1bが積層方向の上部及び下部の両端に位置し、第2キャパシタ部CR2がその間に挟まれて上下対称性を確保しているが、本発明がこれに限定されるものではない。図16で一端にのみ第1キャパシタ部CR1aを形成し、他の端の第1キャパシタ部CR1bはこれを省略することもできる図12参照。但し、第1キャパシタ部CR1bを省略する場合、相対的に小さいESLを有する第1キャパシタ部CR1aが回路基板の実装面に隣接するように配置する。図18は図15のキャパシタ200を回路基板50に実装した回路基板装置を示した斜視図である。図18を参照すると、回路基板50の実装面には複数の第1パッド531、533、535、537及び第2パッド532、534、536、538、そして第3パッド541と第4パッド542が形成されている。キャパシタ200は第2キャパシタ部CR2のESLよりさらに低いESLを有する第1キャパシタ部CR1が回路基板50の実装面に隣接して位置するように上記実装面上に配置される。回路基板50の第1パッド531、533、535、537はキャパシタの第1外部電極231、233、235、237に接続され、第2パッド532、534、536、538は第2外部電極232、234、236、238に接続され、第3パッド541は第3外部電極241に接続され、第4パッド542は第4外部電極242に接続される。第1パッド531と第3パッド541は第1連結導体ライン51により連結され、第2パッド532と第4パッド542は第2連結導体ライン52により連結される。これにより第1キャパシタ部CR1と第2キャパシタ部CR2は相互並列に連結される。第1及び第2パッド531~538は回路基板50の外部回路と直接連結されるが、第3及び第4パッド541、542は外部回路と直接連結されず、連結導体ライン51、52と第1及び第2パッド531~538を通じ外部回路と連結される図21参照。結局、第2キャパシタ部CR2は第1及び第2パッド531、534と通じて外部回路と連結される。上記連結導体ライン51、52はパッド間の連結を通じ第1及び第2キャパシタ部CR1、CR2を相互並列に連結させる役割をするだけではなく、第2キャパシタ部CR2に抵抗を直列に負荷させることにより結果的に第2キャパシタ部のESRを調節することと実質的に同じ役割をする。図19a~19cは回路基板50上にキャパシタ200が実装された図18の回路基板装置50において、第1キャパシタ部図19a、第2キャパシタ部図19b及び回路基板の実装面に実装された積層型チップキャパシタ図19cの等価回路図である。図19a及び図19bに図示されたように、キャパシタ200内の第1キャパシタ部CR1の等価回路は静電容量C1、インダクタンスL1及び抵抗R1の直列回路で表示され、第2キャパシタ部CR2の等価回路も同様の方式で静電容量C2、インダクタンスL2及び抵抗R2の直列回路で示されるC1<C2、L1<L2、R1>R2。連結導体ライン51、52を通じ第1及び第2キャパシタ部CR1、CR2が相互並列に連結され、外部回路端子は第1キャパシタCR1に接続されるため、図19cに示されたように、第1及び第2連結導体ライン51、52の抵抗RcとインダクタンスLcが第2キャパシタ部CR2の抵抗R2及びインダクタンスL2に直接直列に負荷され、その直列回路部51、CR2、52は第1キャパシタ部CR1の等価回路部C1―L1―R1と並列に連結される。図19cには第1連結導体ライン51と第2連結導体ライン52が相互同じ抵抗RcとインダクタンスLcを有することと図示されているが、各連結導体ライン51、52の抵抗やインダクタンスが異なることもできる。図19cの等価回路は、これをさらに簡単に表示すると図20のように表すことができ、図20においてL2’及びR2’は上記式1L2’=L22Lc、R2’=R22Rcを満たす。従って、連結導体ライン51、52による抵抗2Rcの負荷によって、第2キャパシタ部CR2のESRが実質的に増加することと同じ効果を得るようになる。結局、上述の実施形態のように、本実施形態でも広い周波数帯域で一定のインピーダンス特性の具現が可能である上、全体キャパシタの高周波帯域におけるESLは低い値を維持するようになる。図21は図18に図示された回路基板の概略的平面図で、図22は図18の回路基板装置の側断面図である。図21及び22を参照すると、基板50上に実装パッド531~538、541、542が配置され、実装パッドを連結する第1及び第2連結導体ライン51、52が形成されている。外部回路例えば、デカップリングキャパシタに電源電圧を印加するための回路の一部として回路基板50内にはビア405a、405b、406a、406b、407a、407b、408a、408bが形成されているが、このビアは第1キャパシタ部に連結される第1及び第2パッド531~538にのみ接続される。第1及び第2パッド531~538の夫々には2つ以上のビアが接続されこのビアを通じ電流ループCL2が形成される。実施例3及び4図23は一実施例による積層型チップキャパシタの周波数帯インピーダンスf―z特性を示すグラフである。図23のグラフは、図15~図18の実施形態によるキャパシタ及び回路基板装置を有するサンプルに対する周波数―インピーダンス測定の実験結果を示している。特に、図23の実施例実施例3のサンプルは、2.2μF容量の10端子1608サイズの積層型チップキャパシタに該当する。第1キャパシタ部の容量は0.4μFで、第2キャパシタ部の容量は1.8μFであった。また、第1キャパシタ部のESLとESRは夫々110pHと43mΩで、連結導体ラインが直列に負荷された第2キャパシタ部の実質的ESL及びESR図18のL2’、R2’は夫々700pHと46mΩであった。実施例3のサンプルに対する周波数―インピーダンス測定の実験結果、図23に図示されたように、共振周波数周りの周波数領域C領域で平坦なインピーダンス曲線cを示す平坦なフラット部で約35mΩの一定のインピーダンスを示す。これは比較的に広い周波数帯域でインピーダンスが急激な変化なく一定の値を有するということを意味する。実施例3のインピーダンス特性は比較例のサンプルに対する周波数―インピーダンス曲線図24参照と比較することによりさらに明確に分かる。図24は図23の実施例3と比較例による積層型チップキャパシタの周波数帯のインピーダンス特性を比較して示すグラフである。図24に図示された比較例の周波数帯インピーダンス特性の曲線dは、従来の2.2μF容量の8端子1608サイズのキャパシタサンプルについて測定した結果である。この比較例サンプルは、2つのキャパシタ部に分かれず、夫々4つのリードを有する異種極性内部電極が交代で反復して積層された構造を有する。比較例と実施例3サンプルの特性値平均ESLと最小インピーダンスを示すと以下の表3のような結果が得られた。図24に示されたように、比較例サンプルdは共振周波数領域の周りD領域で非常に急激なインピーダンス変化を有することにより周波数―インピーダンス曲線において尖った極小点が形成される反面、実施例3のサンプルcは平坦なフラット部を有し、これにより比較例に比べてインピーダンス変化が著しく安定的である。図25は2つの実施例実施例3及び4による積層型チップキャパシタの周波数帯のインピーダンス特性を示すグラフである。図25で曲線cは上述の図23の実施例3のサンプルを示し、曲線c’は他の実施例実施例4を示す。実施例4も実施例3と同様に2.2μF容量の10端子1608サイズの積層型チップキャパシタで図15~図18のキャパシタ及び回路基板装置に該当する。積層数または連結導体ラインのインダクタンス、抵抗の調節により以下の表4に示すように実施例3及び実施例4は特性値に差異がある。図25及び表4に示したように、実施例4は実施例3より高い最小インピーダンスを有する。図26は本発明のさらに他の実施形態による積層型チップキャパシタの外形を示す斜視図で、図27は図26のキャパシタをy軸に平行なラインに従って切った断面図であり、図28は図26のキャパシタの内部電極構造を示した平面図である。本実施形態では2つのキャパシタ部に連結される外部電極が全て相互対向する第1及び第2側面に配置される。図26を参照すると、積層型チップキャパシタ300は総8つの外部電極331a、331b、332a、332b、333a、333b、334a、334bを具備する。キャパシタ本体310の対向する第1及び第2側面に、一極性の第1外部電極331a、331bと他の極性の第2外部電極332a、332bが配置されている。また第1及び第2側面に、一極性の第3外部電極333a、333bと他の極性の第4外部電極334a、334bが配置されている。第1及び第3外部電極331a、331b、333a、333bは相互同じ極性で、第2及び第4外部電極332a、332b、334a、334bは相互同じ極性である。図27及び28を参照すると、本体310は積層方向z軸方向に従って配列された第1キャパシタ部CR1a、CR1b:CR1と第2キャパシタ部CR2を含む。第1キャパシタ部CR1は誘電体層311を介して相互交代で配置された第1及び第2内部電極321、322を含む。第2キャパシタ部CR2は誘電体層311を介して相互交代で配置された第3及び第4内部電極323、324を含む。第1キャパシタ部CR1において、第1内部電極321は2つのリード321a、321bを通じ第1外部電極331a、331bと連結され、第2内部電極322は2つのリード322a、322bを通じ第2外部電極332a、332bと連結される。図28に図示されたように、第1キャパシタ部CR1において、積層方向z方向に相互隣接した異種極性の内部電極のリード即ち、リード321a、321bとリード322a、322bは常に相互隣接するように配置される。これにより第1キャパシタ部のESLが低減されるという利点を得ることができる。第2キャパシタ部CR2においては、第3内部電極323は2つのリード323a、323bを通じ第3外部電極333a、333bに連結され、第4内部電極324は2つのリード324a、324bを通じ第4外部電極334a、334bに連結される。上述の内部電極と外部電極の連結構造により、第1キャパシタ部CR1と第2キャパシタ部CR2は積層型チップキャパシタ300内で相互電気的に分離されている。本実施形態でも、第1キャパシタ部CR1の静電容量C1、ESLL1及びESRR1は第2キャパシタ部CR2の静電容量C2、ESLL2及びESRR2に対して、C1<C2、L1<L2、R1>R2が成立する。第1キャパシタ部CR1a、CR1bが積層方向の上部及び下部の両端に位置し、第2キャパシタ部CR2がその間に挟まれて上下対称性を確保しているが図27参照、本発明はこれに限定されるものではない。図27で一端にのみ第1キャパシタ部CR1aを形成し、他の端の第1キャパシタ部CR1bはこれを省略することも可能である。この場合、相対的に小さいESLを有する第1キャパシタ部CR1aが回路基板の実装面に隣接するように配置する。図29は図26のキャパシタ300を回路基板80に実装した回路基板装置を示した斜視図である。図29を参照すると、回路基板80の実装面には第1パッド831a、831b、第2パッド832a、832b、第3パッド833a、833b及び第4パッド834a、834bが形成されている。キャパシタ300は相対的にさらに低いESLを有する第1キャパシタ部CR1が回路基板80の実装面に隣接して位置するように上記実装面上に配置される。回路基板80の第1パッド831a、831bはキャパシタの第1外部電極331a、331bに接続され、第2パッド832a、832bは第2外部電極332a、332bに接続され、第3パッド833a、833bは第3外部電極333a、333bに接続され、第4パッド334a、334bは第4外部電極334a、334bに接続される。従って、第1パッドと第3パッドは相互同じ極性で、第2パッドと第4パッドは相互同じ極性を有する。一極性の第1パッド831a、831bと第3パッド833a、833bは第1連結導体ライン81により相互連結され、他の極性の第2パッド832a、832bと第4パッド834a、834bは第2連結導体ライン82により相互連結される。これにより第1キャパシタ部CR1と第2キャパシタ部CR2は相互並列に連結される。しかし、必要に応じて2つの第1連結導体ライン81のうち1つを省略することができ、2つの第2連結導体ライン82のうち1つを省略することもできる。また、2つの極性の連結導体ライン81、82のうち一方の極性の連結導体ラインを省略することにより、一極性の連結導体ライン例えば、81のみが存在することもできるこの場合、連結導体ラインに連結されないパッドは外部回路例えば、ビアに直接接続されることができる。第1及び第2パッド831a、831b、832a、832bは回路基板80の外部回路と直接連結されるが、第3及び第4パッド833a、833b、834a、834bは外部回路と直接連結されず、連結導体ライン81、82と第1及び第2パッド831a~832bを通じ外部回路例えば、ビアと連結される図30参照。結局、第2キャパシタ部CR2は第1及び第2パッド831a、831b、832a、832bを通じ外部回路と連結される。上記連結導体ライン81、82は第1及び第2キャパシタ部CR1、CR2を相互並列に連結させる役割をするだけではなく、第2キャパシタ部CR2に抵抗を直列に負荷させることにより結果的に第2キャパシタ部のESRを調節することと実質的に同じ役割をする。図30は図29に図示された回路基板の概略的平面図である。図30を参照すると、基板80上に実装パッド831a~834bが配置され、実装パッドを連結する第1及び第2連結導体ライン81、82が形成されている。外部回路の一部として回路基板80内にはビア701a、701b、702a、702bが形成されているが、このビアは第1キャパシタ部に連結される第1及び第2パッド831a、831b、832a、832bにのみ接続される。第1及び第2パッド831a、831b、832a、832bの夫々には2つ以上のビアが接続される。図31a~31cは回路基板80上にキャパシタ300が実装された図29の回路基板装置80において、第1キャパシタ部図31a、第2キャパシタ部図31b及び回路基板の実装面に実装された積層型チップキャパシタ図31cの等価回路図である。図31a及び図31bに示されたように、キャパシタ300内の第1キャパシタ部CR1の等価回路は静電容量C1、インダクタンスL1及び抵抗R1の直列回路で表示され、第2キャパシタ部CR2の等価回路も同様の方式で静電容量C2、インダクタンスL2及び抵抗R2の直列回路で表示されるC1<C2、L1<L2、R1>R2。図31cに示されたように、第1及び第2連結導体ライン81、82の抵抗RcとインダクタンスLcが第2キャパシタ部CR2の抵抗R2及びインダクタンスL2に直接直列に負荷され、その直列回路部81、CR2、82は第1キャパシタ部CR1の等価回路部C1―L1―R1と並列に連結される。図31cに示されたこととは異なり、各連結導体ライン81、82の抵抗やインダクタンスを異なるようにすることもできる。図31cの等価回路は、これをさらに簡単に表示すると図32のように表すことができるL2’=L22Lc、R2’=R22Rc。従って、連結導体ライン81、82による抵抗2Rcの負荷によって、第2キャパシタ部CR2のESRが実質的に増加することと同じ効果を得るようになる。結局、本実施形態でも広い周波数帯域で一定のインピーダンス特性の具現が可能である上、全体キャパシタの高周波帯域におけるESLは低い値を維持するようになる。本発明は上述の実施形態及び添付の図面により限定されるものでなく、上記の請求範囲により限定し、請求範囲に記載の本発明の技術的思想から外れない範囲内で多様な形態の置換、変形及び変更が可能であるということは当技術分野において通常の知識を有する者には自明である。例えば、本発明の積層型キャパシタに採用されることができる内部電極の形状や外部電極の数は上述の実施形態と異なることができる。