電流遮断構造を備えた電子デバイスであって、前記電流遮断構造が、a第1p-型半導体材料層と、bn-型ルテニウムドープリン化インジウムRu-InP層を備えた半導体材料配列と、を備え、前記半導体材料配列と、p-型半導体材料層と、が、第1p-n接合を形成し、前記n-型ルテニウムドープリン化インジウム層が、0.6μm未満の厚さを有する、デバイス。前記半導体材料配列が、前記n-型ルテニウムドープリン化インジウム層と、1つまたは複数のさらなるn-型InP材料と、を含む層積層体である、請求項1に記載のデバイス。前記電流遮断構造が、真性半導体材料をさらに備える、請求項1または2に記載のデバイス。前記第1p-n接合の一側に配置された第2p-n接合をさらに備え、前記第2p-n接合が、n-型半導体材料層と、p-型半導体材料層と、を備える、請求項1から3のいずれか一項に記載のデバイス。前記n-型ルテニウムドープリン化インジウム層と、第1p-型半導体材料層と、が、前記第2p-n接合のnおよびp-型半導体材料層に実質的に対向する方向に配置された、請求項4に記載のデバイス。前記第2p-n接合が、前記真性半導体材料に隣接する、請求項3に従属する請求項5に記載のデバイス。電流遮断構造を備えた電子デバイスであって、前記電流遮断構造が、a第1p-型半導体材料層と、bn-型ルテニウムドープリン化インジウムRu-InP層を備えた半導体材料配列と、を備え、前記半導体材料配列と、p-型半導体材料層と、が、第1p-n接合を形成し、前記半導体材料配列が、前記n-型ルテニウムドープリン化インジウム層と、1つまたは複数のさらなるn-型InP材料と、を備えた層積層体である、デバイス。前記第1p-n接合の一側に配置された第2p-n接合をさらに備え、前記第2p-n接合が、n-型半導体材料層と、p-型半導体材料層と、を備える、請求項7に記載のデバイス。前記n-型ルテニウムドープリン化インジウム層と、第1p-型半導体材料層と、が、前記第2p-n接合のnおよびp-型半導体材料層に実質的に対向する方向に配置された、請求項8に記載のデバイス。電流遮断構造を備えた電子デバイスであって、前記電流遮断構造が、a第1p-型半導体材料層と、bn-型ルテニウムドープリン化インジウムRu-InP層を備えた半導体材料配列と、を備え、前記半導体材料配列と、p-型半導体材料層と、が、第1p-n接合を形成し、前記電流遮断構造が、真性半導体材料をさらに備える、デバイス。前記半導体材料配列が、前記n-型ルテニウムドープリン化インジウム層と、1つまたは複数のさらなるn-型InP材料と、を含む層積層体である、請求項10に記載のデバイス。前記第1p-n接合の一側に配置された第2p-n接合をさらに備え、前記第2p-n接合が、n-型半導体材料層と、p-型半導体材料層と、を備える、請求項10または11に記載のデバイス。前記n-型ルテニウムドープリン化インジウム層と、第1p-型半導体材料層と、が、前記第2p-n接合のnおよびp-型半導体材料層に実質的に対向する方向に配置された、請求項12に記載のデバイス。前記第2p-n接合が、前記真性半導体材料に隣接する、請求項13に記載のデバイス。前記ルテニウムドープリン化インジウム層が、0.1μm~0.4μmの間の厚さを有する、請求項1から14のいずれか一項に記載のデバイス。前記電流遮断構造が、第2p-型半導体材料を備える、請求項1から15のいずれか一項に記載のデバイス。前記デバイスが、前記第2n-型およびp-型半導体層の間に光活性半導体層を備えた光電子デバイスであり、前記光活性半導体層の厚さにわたって前記第2p-n接合を形成するように、前記第2nおよびp-型半導体材料層が配向された、請求項4から6、8、9、および12から14のいずれか一項に記載のデバイス。請求項1から17のいずれか一項に記載の電流遮断構造の形成方法であって、大気圧MOVPEを使用し、前記n-型ルテニウムドープリン化インジウム層を成長させるステップを含む、方法。前記MOVPEにおいて、ビスイソプロピルシクロペンタジエニルルテニウムIPCPRu前駆体が使用される、請求項18に記載の方法。前記MOVPEにおいて、ビスイソブチルシクロペンタジエニルルテニウムIBCPRu前駆体が使用される、請求項18に記載の方法。実質的に図面に示され、説明された電子デバイス。本発明者は、n-型Ru-InPは、n-型材料に対して、予期しない低いキャリア移動度を有することが分かったため、電流遮断接合におけるn-ドープRu-InP層は、これまで予期されるよりも薄く製造されることが可能であることを発見した。本発明者は、高蒸気圧前駆体ビス-イソプロピルシクロペンタジエニルルテニウムIPCPRuまたはビスイソブチルシクロペンタジエニルルテニウムIBCPRuを使用し、大気圧MOVPEによってRu-InPの試験サンプルサンプルBを製造した。Ru-InP層は、Fe-InPドープ基板上に堆積され、上に、n-ドープInGaAsのキャップが堆積された。同様な堆積厚さを有する他の同様な試験サンプルサンプルAが、n-ドープRu-InPに代え、従来のn-ドープInP層硫黄でドープされたを用いて製造された。サンプルの絶対的なドーピングレベルが、二次質量分析SIMSを使用して測定され、一方、電気的に活性なドーパントのレベルが、電気化学プロファイリングを使用して測定された。サンプルの抵抗が以下によって測定された:1.サンプルのInGaAsキャップ層上にチタンおよび金を蒸着する。2.10~350μm異なる間隔の範囲で、約150μm×500μmの平面領域を有する一連の平行なパッドを残すように、金属および下部のInGaAsをパターニングおよびエッチングする。パッド間の空間は、サンプルBにおいてRuドープInP層の露出された表面、およびサンプルAにおいてSドープInP層の露出された表面を含んでいた。3.鉄ドープ半-絶縁性基板に至る全ての周囲の成長されたInPを除去するように、各パッドの組の周囲のサンプルを再-パターニングし、エッチングする。4.金属パッド間の抵抗を測定する。抵抗および電気的活性ドーピングレベルの知識を持って、表1に示される移動度が計算された。RuドープInP試験サンプルBが、予想外に、同等な標準的なn-型硫黄ドープInPサンプルAよりも約15倍低い移動度を有することが分かった。本発明者は、予想外に低い移動度のRu-InP層が、遮断構造を移動するための電子の能力を劇的に低減させるため、従来技術とは異なり、電流遮断接合におけるn-型Ru-InP層が、0.6μmまたは0.8μmよりも薄く製造されることが可能であるが、従来のp-n電流遮断層構造における過度のリークおよびサイリスタ動作をいまだ防ぐことが可能であることに気がついた。本発明は、添付の特許請求の範囲において規定されるものである。従って、本発明は、電流遮断構造を備えた電子デバイスを提供し;電流遮断構造が、:n-型ルテニウムドープリン化インジウムRu-InP層を備えた半導体材料配列;および、第1p-型半導体材料層を備え;半導体材料配列およびp-型半導体材料層が、第1p-n接合を形成し;n-型ルテニウムドープリン化インジウム層が、0.6μm未満の厚さを有する。本発明のさらなる態様において、電流遮断構造を備えた電子デバイスが提供され;電流遮断構造が:第1p-型半導体材料層;およびn-型ルテニウムドープリン化インジウムRu-InP層を備えた半導体材料配列を備え;半導体材料配列およびp-型半導体材料層が、第1p-n接合を形成し;半導体材料配列が、n-型ルテニウムドープリン化インジウム層および1つまたは複数のさらなるn-型InP材料を含む層積層体である。本発明の別の態様において、電流遮断構造を備えた電子デバイスが提供され;電流遮断構造が:第1p-型半導体材料層;およびn-型ルテニウムドープリン化インジウムRu-InP層を備えた半導体材料配列を備え;半導体材料配列およびp-型半導体材料層が、第1p-n接合を形成し;電流遮断構造が、真性半導体材料をさらに含む。本発明は、n-型RuドープInPを有するp-n電流遮断構造を備えた電子デバイスを提供する。原則として、n-型Ru-ドープInPを形成するための任意の技術が使用されてよいが、Ru-InPは、好ましくは、ビスイソプロピルシクロペンタジエニルルテニウムIPCPRuおよびビスイソブチルシクロペンタジエニルルテニウムIBCPRu等の新規な高蒸気圧前駆体を使用し、大気圧MOVPEを使用して製造される。これらの前駆体を使用することにより、高レベルのRuの組み込みが達成されるが、残りのn-型バックグラウンドドーピングを含む。620°Cの成長温度および77のIII/Vリン化物対インジウム比を含む成長条件の注意深い最適化により、優れたモルフォロジーを提供する層を成長させることが可能であり、該モルフォロジーにより、RuドープInPの厚い層が、二次イオン質量分析を使用して測定され、1e18cm-3に近いRu濃度レベルで成長されることが可能になる。以下の記載において、本発明の実施形態が、図面を参照して説明される。以下の実施形態は、本発明がどのように実施されうるのかについての例として役立つが、本発明の範囲を制限することは意図されない。第1実施形態本発明の第1実施形態は、図3に示されたデバイス構造と同様な断面を有し、図4に示される光電子デバイスである。このおよび他の実施形態は、光-電子デバイスであるが、本発明のデバイスは、電流遮断構造が必要とされる任意の電子デバイスでありうる。この第1実施形態において、デバイスは、基板上に成長される。高いn-キャリア伝導度を提供するように、好ましくは、基板101は、典型的には、S硫黄、Siケイ素またはSnスズのいずれかでドープされたInP等のn型半導体材料からなる。基板101の上に、InPのn-型バッファ層102が、エピタキシャル成長される。高い電子伝導度を提供するために、好ましくは、層102も、S、SiまたはSnでドープされる。デバイスの活性領域103が、層102の上に成長され、典型的には、1つまたは複数の半導体材料層を備える。1つまたは複数の半導体材料層は、好ましくは、InGaAsP、InGaAs、InAlGaAs、または多数の量子井戸活性層を形成するこれらの材料の組み合わせからなる多重層のいずれかからなる。この前記活性領域103または活性層積層体が、通常、ドープされず、完成時に、デバイスが、分離した閉じ込めヘテロ構造層によって囲まれる。次に、活性層103が、少なくとも層102および103を備えたp-nへテロ接合を形成するp-型半導体材料層104で、覆われる/キャップされる。pドープ半導体層104は、好ましくは、pドープInPであり、好ましいドーパントは、Znである。次に、層104の上部が、保護材料で覆われ、次に、1つまたは複数のメサストリップをマスクし画定するために、該保護材料は、標準的なリソグラフィック技術を使用してパターン化される。次に、層103および104を完全に貫通し、並びに、好ましくはマスクされた領域を直接的に囲む層102の中に部分的に入り込むようにエッチングするために、エッチングプロセスが使用され、直立したメサ構造が残される。このエッチングは、好ましくは、InPバッファ層102で、またはInPバッファ層102内で停止され、層102の上部上または層102内のエッチングされた底部のレベルから、層104の上部までのメサ高さは、約1.0μmである。しかしながら、原則としては、メサ高さが、1.0μmよりも大きいまたは1.0μm未満でありうる。メサの幅が、デバイスの種類および活性層103の設計に応じて変化しうるが、典型的には、1.0μm~3.0μmである。次に、メサ構造が、前記メサ構造の上のマスク層によって覆われない表面を生じる成長を可能にする成長条件下で、大気圧MOVPE等の成長技術を使用して、周囲材料で埋め込まれた。この実施形態において、メサが、周囲材料によって両側が埋め込まれるが、原則としては、メサの一側のみが、埋め込まれてもよい。典型的には、メサを埋め込む周囲材料が、1つまたは複数の半導体材料を含むが、デバイス設計の必要性に応じて、金属および誘電体等の他の材料を含んでもよい。この再-成長において、電流遮断構造が、メサの両側に形成されるが、原則としては、構造が、一側のみであることが可能である。電流遮断構造の成長された第1層は、第1p-型半導体材料層105である。層105は、メサ側壁およびウェハーのエッチングされた表面の上の連続層と緊密に隣接して接触して、該連続層を提供するように、成長される。典型的には、層105は、ZnドープInPから構成され、0.05μm~0.5μmの間の典型的な厚さを有し、5e17cm-3~1e18cm-3の間のドーピングレベルを有するが、原則としては、任意のp-ドープ半導体材料層であってよい。この上に、n-型ルテニウムドープInPを含む第1n-型半導体材料層117が成長され、典型的には、0.8μm未満の、好ましくは、0.1μmから0.8μmまでの、さらに好ましくは、0.1μmから0.6μmまでの、さらに好ましくは、0.1μmから0.4μmまでの厚さを有する。0.2、0.3、0.5、0.6および0.7μmのいずれか等の、0.8μmよりも薄い他のRu-InP厚さが使用されることも可能である。好ましくは、層117が、5e17-3から2e18cm-3のRuドーピングレベルを含み、典型的には、1~10のRuレベルの間で変化するバックグラウンドnドーピングレベルおよび良好なモルフォロジーの両方を提供するために最適化された条件下で成長されもする。これを達成するために必要とされる典型的な成長条件は、620°Cの成長温度、1時間あたり1.0μmの成長速度、および77のV/IIIリン対インジウム比である。層105および117が、電流遮断p-n接合を形成し、該電流遮断p-n接合は、使用時に、活性層103を備えたヘテロ接合が順方向バイアスである場合に、逆方向バイアス接合として機能する。層105および117が堆積された後、p-型半導体材料118のさらなるオプション層が、層117の上に成長されうる。好ましくは、このオプション層は、ZnドープInPを含み、0.05μm~0.1μmの間の典型的な厚さ、および、5e17cm-3~1e18cm-3の間のドーピングレベルを有するが、原則としては、任意のp-ドープ半導体材料層であってよい。次に、メサを覆うマスク層が除去され、第1再-成長の層およびメサを覆うように、p-型材料の第2再-成長が、実施される。第2再-成長が、好ましくは、ドープされたInPクラッド層107である。次に、典型的には、InGaAsまたはInGaAsPから構成される高度にドープされたp型接点108が、層107の上に堆積される。電流がメサを通して流れるようにし、メサから離れて広がる電流を制限するように、好ましくは、p-型接触層108が、メサの上に少なくとも部分的に重畳されたパターンにリソグラフィカルに画定される。層107の露出された上表面の上、および、層108の上の少なくとも部分的に、ケイ素または窒化ケイ素等の非-伝導誘電材料のマスク層109を堆積することによって、パターン層108を囲む領域が、不動態化される。次に、好ましくは、1つまたは複数の金属からなる伝導接触層110が、層108および109の上に堆積され、電気的接点を提供する。接触層110用の金属は、好ましくは、TiPtAuである。好ましくは、電流遮断層構造の総厚さは、メサの高さ/-0.5μmと等しく、それ上に堆積する第2再-成長用の比較的平坦なモルフォロジーを提供する。電流遮断層内のn-型Ru-InPが、従来技術において以前予期されたよりも薄くされることが可能であるが、サイリスタ破壊を防ぐために、高温において要求された電流遮断を未だ与えるため、メサを囲む構造の全厚さを望ましくない程度まで増大させることなく、さらなる層が、さらなる機能性を提供するために使用されうることを、本発明者はさらに発見した。原則としては、電流遮断構造が、それ自体の上に、メサ構造から分離されて、形成されうる。原則としては、メサが、n-型半導体材料層およびp-型半導体材料層を含むp-n接合を含みうる。第2実施形態本発明の第2実施形態は、本発明の第1実施形態に基づくものであり、以下において説明する付加的な特徴を備える。n-型Ru-InP層は、例えば、0.1μmまで減少した驚くほど小さな厚さで、サイリスタ破壊を防ぐことが可能であるため、p-n電流遮断構造を厚くするように、1つまたは複数のn-型半導体層116、116aが、電流遮断構造内に組み込まれてよい。1つまたは複数の他のn-型層を備えた電流遮断構造を厚くすることは、デバイスの電流遮断を改善し、また、他のn-型材料層は、Ru-InPよりも成長が容易であり、成長モルフォロジーの課題による害が少ないものでありうるため、有利である。また、第2実施形態において、Ru-InP層が、0.6μmまたは0.8μmよりも大きな厚さを有することが考えられる。図5は、本発明の第2実施形態に従うデバイスの断面を示す。メサ製造プロセスは、第1実施形態において説明されたそれらと同じであるため、詳しくは説明しない。メサが画定され、エッチングされた後、第1再-成長が、再び、実施される。この再成長において、第1層105は、エッチングされた表面メサ側壁の上の連続層と緊密に隣接して接触し、該連続層を提供するように、成長される。この実施形態において、好ましくは、層105が、ZnドープInPを備え、0.05μm~0.5μmの間の典型的な厚さ、および、5e17cm-3~1e18cm-3の間のドーピングレベルを有する。層105の上に、好ましくは、n-型InPである、n型半導体層116が、制限されるものではないがS等である従来のドーパント源材料を使用して、成長される。典型的には、この層は、0.1μm~0.2μmの間の厚さであり、1e18cm-3~2e18cm-3の間のレベルでドープされる。層105の上に、実施形態1において先に説明されたように、RuドープInP層117が成長され、約0.1μm~0.4μmの好ましい厚さ、および、5e17-3~1e18cm-3の間の好ましいRuドーピングレベルを有する。また、好ましくは、この層117は、1~10の間で変化するバックグラウンドnドーピングレベルおよび良好なモルフォロジーの両方を提供するために最適化された条件下で成長される。これを達成するために必要な典型的な成長条件は、620°Cの成長温度、1時間あたり1.0μmの成長速度、および77のV/IIIリン対インジウム比である。層117の上に、n-ドープInP等のn型半導体材料116aの第2層が任意に成長される。図5に示された実施形態において、層116および116aが、隣接し、層117を挟み込んでいる。典型的には、層116aが、制限されるものではないがS等である従来のドーパント源材料を使用して、成長される。この層116aは、典型的には0.1μm~0.2μmの間の厚さを含み、好ましくは、1e18cm-3~2e18cm-3の間のレベルでのドーピングを含む。最後に、p-型半導体材料118の任意の薄層が、層117または116aの上に成長され、第1再-成長を完成させる。好ましくは、この層118が、ZnドープInPを含み、典型的には、0.05μm~0.1μmの間の厚さを有し、5e17cm-3~1e18cm-3の間の好ましいドーピングレベルを含む。次に、第1実施形態において説明されたように、マスク層が、除去され、層107、108、109、および110が、形成される。第2実施形態のバリエーションでは、層116および117の厚さが低減され、層116aの成長の前にこれらの層の成長が繰り返され、複数の低いおよび高い移動度のn型層120を形成する。好ましくは、層116および117が、挟まれた配置で、互いに隣接して、交互に配置される。電流遮断性能に著しい影響を与えることなく、層116aが、構造から除去されることが可能である。本発明の第2実施形態によるレーザーデバイスが、0.1μmのn-型Ru-ドープInP層117、0.15μmの厚いn-型S-ドープInP層116、および、0.15μmの厚いn-型S-ドープInP層116a、ならびに、0.5μmの厚いZnドープInP層105を用いて製造された。層118が省略された。次に、デバイスの温度を一定値に維持し、注入電流を増大させることにより、デバイスが測定された。パワーメーターを使用し、各電流レベルに対して、出力光が測定された。図8、9および10は、各々、30、70および90°Cのデバイス温度に対する結果のグラフを示す。各グラフにおけるx-軸は、mAにおける注入電流であり、一方、各グラフにおけるy-軸は、パワーメーターからの相対的な単位での出力光パワーである。図1に示されるデバイスと類似する従来技術のデバイスも製造され、これにより、図5の層116、117、および116aが、単一のn-型S-ドープInPの0.4μmの厚い層によって置き換えられ、層118が省略された。これらの従来技術のデバイスも、上記のように測定された。図8~10のグラフ上の太い結果線は、第2実施形態に対する結果でありRu-InPのキーにおいてラベル表示される、一方、グラフ上の細い結果線は、従来技術デバイスのそれらである。図8~10における全てのグラフにおいて、測定された全ての温度で、Ru-InPデバイスに対するレーザー閾値電流は、従来技術デバイスよりも低い。低い閾値電流は、提供されたRu-InPデバイスにおけるn-型Ru-ドープInPの薄い0.1μmの層の組み込みが、30°C等の低い動作温度においてさえ、従来技術デバイスよりもリーク電流遮断を高めたことを示す。高温でのRu-InPデバイスの特に改善された性能が、図9および10に示される。上記のように、30°Cでさえ、ある改善が明らかであるが図8参照、従来技術デバイスと比較して、Ru-InPデバイスは、所定の注入電流に対して、著しく高い値の光出力を示す。図10において、150mAの電流におけるRu-InPデバイスの出力は、従来技術デバイスのそれの約2倍に近い。図8~10において、また、電流が増大するにつれて、Ru-InPデバイスが、出力を低減させず、これは、70および90°Cの高温で、Ruドープデバイスの低減されたリーク電流をさらに意味することを示す。第三実施形態本発明の第3実施形態は、本発明の第1および第2実施形態に基づくものであり、以下において説明する付加的な特徴を備える。図6は、本発明の第3実施形態によるデバイス構造の断面を示す。この実施形態は、第1および第2実施形態と類似しており、順方向バイアスの場合にデバイスのキャパシタンスを低減させるために、ドープされていない真性半導体材料の層119をさらに含む。従って、本発明の第3実施形態は、使用時に、10Gbit/s等のデータ速度で直接変調されることが可能なデバイスを提供する。真性層119の機能は、電流遮断構造内において、n層配列120とp層複数可105とを物理的に分離することであり、これにより、電流遮断構造の電流遮断p-n接合の幅を増大させる。メサ製造プロセスは、第1実施形態において説明されたそれらと同じであるため、詳しくは説明しない。層105の上に、InP等のドープされていないまたは真性の半導体の層119が成長され、0.1μm~0.5μmの間の好ましい厚さを有する。原則としては、真性/ドープされていない材料の1つまたは複数の層が、成長されうる。層119の上に、n-型半導体材料の1つまたは複数の層を含む配列120が成長され、第1および第2実施形態において上述されたように、少なくとも1つのn-型層が、Ru-InPである。配列120は、低移動度配列と呼ばれることが可能であり、好ましくは、低移動度のnドープRuInPの単層か、または、第2実施形態において説明されたような、複数の層のいずれかを含み、該複数の層の少なくとも1つは、薄い低移動度のnドープRuInP層であり、該複数の層の少なくとも1つは、薄い高移動度のnドープInP層であり、制限されるものではないがS等の従来のドーパントを使用して成長される。配列120の全体の厚さは、典型的には、0.1μm~0.8μmの範囲内である。しかしながら、第3実施形態において、Ru-InP層が、0.6μmまたは0.8μmよりも大きな厚さを有しうることも考えられる。第1の2つの実施形態と同様に、再-成長を完結させるために、p-ドープ半導体材料のオプション薄層118、好ましくは、ZnドープInPが、層120の上部上に成長されうる。上記において説明された3つの実施形態は、半導体レーザー、または半導体光増幅器SOA等の低インピーダンス順方向バイアスデバイスの製造に適している。しかしながら、メサ側壁に隣接し、接触する図4~6のpドープInP層105の使用は、電界吸収変調器EAMまたは導波路型フォトダイオードPD等の高インピーダンス逆方向バイアスデバイスにおいて高キャパシタンスを生じる。電流遮断構造は、順方向バイアスデバイスに対してのみ機能するため、また、順方向バイアスデバイスおよび逆方向バイアスデバイスの両方を組み込んだモノリシックに統合されたデバイスにおいて、活性層複数可103に対する層105の位置は、上記3つの実施形態の有用性を制限する。モノリシックに統合されたデバイスは、順方向バイアスレーザーまたはSOA、およびモノリシックに統合された光デバイスにおけるEAMまたはPD等の逆方向バイアスデバイスを含みうる。このようなモノリシックデバイスの例が、統合されたレーザー変調器である。第4実施形態本発明の第4実施形態は、本発明の第1、第2および第3実施形態に基づくものであり、以下において説明する付加的な特徴を備える。図7は、本発明の第4実施形態によるデバイスの断面を示し、該デバイスは、順方向および逆方向バイアスデバイスの両方、ならびに、1つのチップ内に順方向および逆方向バイアスデバイスの両方を含む統合デバイスに使用するのに適した電流遮断構造を備える。ここでもまた、ウェハー成長およびメサ形成プロセスは、別個の半導体レーザー、SOA、EAM、またはPD等の単一バイアスデバイスに対する先の実施形態において説明されたものである。デバイスの順方向および逆方向バイアス部の両方に対してデバイス構造を最適化するために、モノリシックチップに対して、付加的なステップが組み込まれることが必要とされうる。このような修正が、制限するものではないが、量子井戸無秩序化、または突き合わせ結合再成長を含む。この実施形態において、第1再-成長において成長された第1層119aは、InP等のドープされていないまたは真性の半導体層である。層119aは、メサ側壁およびウェハーのエッチングされた表面の上の連続層と緊密に接触して、該連続層を提供する。層119aの厚さは、典型的には、0.1μmと0.5μmとの間である。層119aの上に、ZnドープInP等のp-型半導体材料の層105aが成長される。層105aが、0.05μm~0.5μmの間の典型的な厚さを有し、5e17cm-3~1e18cm-3の間の好ましいドーピングレベルを含むが、原則としては、それが、任意の適当な厚さおよびドーピングレベルであることが可能である。層105aの上に、低移動度配列120または第2および第3実施形態において説明したようなn-型Ru-ドープInPの単層が成長される。第4実施形態において、Ru-InP層複数可が、0.6μmまたは0.8μmより大きな厚さを有しうることが考えられる。全ての上記実施形態における層は、当業者が通常利用可能な他の技術およびプロセスを使用して形成されうる。さらに、本出願において説明された層が形成される順番および層を形成する手段は、本発明の電流遮断構造を備えたデバイスを形成する好ましい例として役立つのみであり、原則として、他のプロセスおよび順序で形成されうる。p-ドープ半導体層105、105a、118は、1つまたは複数の同様なまたは異なるp-ドープ材料層を備えうる。