"FPGAを搭載したプラグインカードと、ネットワークに接続された異なるノードに対してFPGAのコンフィグレーションデータの取得を要求すると共に、当該取得要求に応じて、前記ノードから取得された前記コンフィグレーションデータに基づき、当該FPGAに対するコンフィグレーションを実行するプロセッサとを有することを特徴とするプラグインカード収容装置。前記コンフィグレーションデータを識別するデータ識別情報と、当該コンフィグレーションデータを格納する前記ノードを識別する装置識別情報とを対応付けて管理する管理部を有し、前記プロセッサは、取得対象のコンフィグレーションデータを識別するデータ識別情報に対応した装置識別情報を前記管理部から読み出し、読み出された装置識別情報に対応した前記ノードに対して、当該コンフィグレーションデータの取得を要求することを特徴とする請求項1に記載のプラグインカード収容装置。前記FPGAの負荷状態を監視する監視部を有し、前記プロセッサは、前記FPGAの負荷状態が基準レベルよりも低下した場合に、前記取得要求に応じた前記コンフィグレーションデータの読出し動作、又は前記取得要求に応じて取得された前記コンフィグレーションデータのコンフィグレーション動作を実行することを特徴とする請求項1に記載のプラグインカード収容装置。前記コンフィグレーションデータを複数に分割し、分割された複数の分割データを識別する前記データ識別情報と、各分割データを格納する前記ノードを識別する前記装置識別情報とを対応付けて前記管理部に管理し、前記プロセッサは、取得対象のコンフィグレーションデータ内の各分割データを識別するデータ識別情報に対応した各装置識別情報を前記管理部から読み出し、読み出された各装置識別情報に対応した各ノードに対して、各分割データの取得を要求すると共に、当該取得要求に応じて、各ノードから取得された各分割データに基づき、当該FPGAに対するコンフィグレーションを実行することを特徴とする請求項1に記載のプラグインカード収容装置。前記FPGAのコンフィグレーションデータのデータエラーを検出すると共に、データエラー検出時の分割データを特定する監視部を有し、前記プロセッサは、前記監視部によって特定された前記分割データのデータ識別情報に対応する前記装置識別情報を前記管理部から読み出し、読み出された前記装置識別情報に対応した前記ノードに対して、当該分割データの取得を要求することを特徴とする請求項4に記載のプラグインカード収容装置。FPGAを搭載したプラグインカードと、プロセッサとを有するプラグインカード収容装置のプラグインカード制御方法であって、前記プロセッサは、ネットワークに接続された異なるノードに対してFPGAのコンフィグレーションデータの取得を要求し、当該取得要求に応じて、前記ノードから取得された前記コンフィグレーションデータに基づき、当該FPGAに対するコンフィグレーションを実行する各処理を実行することを特徴とするプラグインカード制御方法。しかしながら、集中管理装置102では、ネットワーク103内の全ノード101のFPGA111のコンフィグデータを一元管理している。その結果、集中管理装置102では、コンフィグデータを格納するためのメモリ121の記憶領域が肥大化することは勿論のこと、各ノード102にコンフィグデータを提供する際の処理負荷が集中する。更に、集中管理装置102では、該当FPGA111のコンフィグデータをノード101にダウンロードすることになるが、複数のノード101によるコンフィグデータのダウンロードが集中した場合、ネットワーク103の通信帯域が集中する。しかも、1個のコンフィグデータを複数の分割データに分割するパーシャルコンフィグ機能を採用した場合、通常のコンフィグデータに比較して総データ量も増える。その結果、コンフィグデータを提供する際の集中管理装置102の処理負荷及び通信帯域の集中が顕著になる。一つの側面では、FPGAに対してコンフィグデータを提供する際の処理負荷及び通信帯域の集中が分散化できるプラグインカード収容装置及びプラグインカード制御方法を提供することを目的とする。開示の態様は、FPGAを搭載したプラグインカードと、ネットワークに接続された異なるノードに対してFPGAのコンフィグレーションデータの取得を要求するプロセッサとを有する。更に、プロセッサは、当該取得要求に応じて、前記ノードから取得された前記コンフィグレーションデータに基づき、当該FPGAに対するコンフィグレーションを実行する。開示の態様では、FPGAに対してコンフィグレーションデータを提供する際の処理負荷及びネットワーク帯域の集中が分散化できる。以下、図面に基づいて、本願の開示するプラグインカード収容装置及びプラグインカード制御方法の実施例を詳細に説明する。尚、本実施例により、開示技術が限定されるものではない。また、以下に示す各実施例は、矛盾を起こさない範囲で適宜組み合わせても良い。図1は、実施例1の伝送システムの一例を示す説明図である。図2は、実施例1のノードのカードスロット構成の一例を示す説明図である。図1に示す伝送システム1は、ネットワーク2で接続する伝送装置等の複数のノード3を有し、ネットワーク2を通じてノード3間の通信を実現するシステムである。各ノード3は、図2に示すように複数枚のプラグインカード10をスロット方式で搭載する。プラグインカード10は、例えば、24枚のIFカード11と、2枚のファブリックスイッチSwitchFabricカード12と、1枚の主制御MainControlカード13とを有する。IFカード11は、様々な拡張機能を備え、例えば、1~24の24枚のIFカードである。また、各IFカード11は、複数のFPGA21と、FPGA制御部22と、物理メモリPhysicalInventory23と、ローカルCPULocalCPU24とを有する。FPGA21は、コンフィグデータに基づき各種処理を実行する。FPGA21は、図示せぬ集積回路と、集積回路を制御するコンフィグデータを格納するメモリ21Aとを有する。尚、メモリ21Aは、例えば、SRAMStaticRandomAccessMemory、DRAMDynamicRandomAccessMemory、EEPROM、フラッシュメモリ等の半導体メモリである。FPGA制御部22は、FPGA21内のメモリ21Aに格納されたコンフィグデータに基づき、FPGA21のコンフィグレーションを制御する。尚、FPGA制御部22は、例えば、CPLDComplexProgrammableLogicDeviceで構成する。物理メモリ23は、各プラグインカード10の種別や、使用デバイス等の情報が格納してある。尚、物理メモリ23は、例えば、EEPROMElectricallyErasableProgrammableReadOnlyMemory等で構成する。ローカルCPU24は、IFカード11全体を制御する機能と、他のIFカード11内のローカルCPU24、ファブリックスイッチカード12内のローカルCPUや主制御カード13内のCPU34との通信を司る機能とを有する。ファブリックスイッチカード12は、プラグインカード収容装置1内に収容する各プラグインカード10間のクロスコネクト機能を内蔵し、IFカード11と同様に、図示せぬが、FPGA、FPGA制御部、物理メモリ及びローカルCPUを有する。主制御カード13は、通信インタフェース31と、管理テーブル32と、装置構成データベース33と、CPU34とを有する。通信インタフェース31は、ネットワーク2を通じて各ノード3との通信を司るインタフェースである。図3は、管理テーブル32のテーブル一例を示す説明図である。図3に示す管理テーブル32は、カード情報32Aを管理する。カード情報32Aは、カード種別41と、FPGA種別42と、コンフィグデータ情報43と、バージョン情報44と、サイズ45と、チェックサム46と、保有ノード情報47と、パーシャルデータ情報48とを有する。カード種別41は、プラグインカード10の種別を識別する情報である。FPGA種別42は、プラグインカード10に搭載するFPGA21の種別を識別する情報である。コンフィグデータ情報43は、FPGA21内のコンフィグデータを格納するメモリ21Aの領域を識別する情報である。バージョン情報44は、コンフィグデータのバージョンを識別する情報である。サイズ45は、コンフィグデータのデータサイズである。チェックサム46は、データの誤り検出に使用する情報である。保有ノード情報47は、コンフィグデータを格納するノード3を識別する装置識別情報である。パーシャルデータ情報48は、コンフィグデータが分割された分割データの情報である。パーシャルデータ情報48は、データ種別48Aと、サイズ48Bと、チェックサム48Cとを有する。データ種別48Aは、分割データを識別する情報である。サイズ48Bは、分割データのデータサイズである。チェックサム48Cは、分割データの誤り検出に使用する情報である。図4は、装置構成データベース33のテーブル一例を示す説明図である。装置構成データベース33は、ノード3内のプラグインカード10の実装情報やカード間接続構成情報の他に、ネットワーク情報を管理する。図4に示すネットワーク情報33Aは、伝送システム1内の全ノード3のトポロジー情報である。ネットワーク情報33Aは、ノード名51と、ノード識別子52と、負荷状態53と、距離情報54とを有する。ノード名51は、伝送システム1内の各ノード3を識別する名称である。ノード識別子52は、伝送システム1内の各ノード3を識別する識別子である。負荷状態53は、ノード3の負荷状態に相当し、例えば、Nomal→Busy→VeryBusyの順に負荷状態が段々と高くなる。距離情報54は、伝送システム1内で自ノード3から該当ノード3までのホップ数に相当するものである。尚、例えば、Aのノード3の装置構成データベース33の場合、図4に示す通り、自ノード3は、ホップ数が0であるため、Aのノード3となる。主制御カード13内のCPU34は、IFカード11内のFPGA21のコンフィグデータを取得する際、管理テーブル32を参照し、該当コンフィグデータを格納したメモリ21Aを保有するノード3に対してコンフィグデータのダウンロードを要求する。該当コンフィグデータを格納したノード3内の主制御カード13内のCPU34は、ダウンロード要求に応じて、該当コンフィグデータをメモリ21Aから読み出し、読み出されたコンフィグデータを、ダウンロードを要求した要求元のノード3に送信する。要求元のノード3内の主制御カード13内のCPU34は、ネットワーク2経由で、該当コンフィグデータを格納したノード3からコンフィグデータを受信すると、FPGA制御部22を通じて、コンフィグデータを該当FPGA21内のメモリ21Aに格納する。更に、CPU34は、FPGA21内のメモリ21Aに格納されたコンフィグデータに基づき、FPGA制御部22を通じて、FPGA21のコンフィグレーションを実行する。次に実施例1の伝送システム1の動作について説明する。図5は、コンフィグレーション実行処理に関わる各ノード3の処理動作の一例を示すフローチャートである。図5に示すコンフィグレーション実行処理は、要求元のノード3内のFPGA21のコンフィグデータを格納したノード3から該当コンフィグデータをダウンロードし、コンフィグデータに基づき、FPGA21にコンフィグレーションを実行させる処理である。尚、要求元のノード3は、例えば、Aのノード3とし、ダウンロード元のノード3は、例えば、Nのノード3とする。図5に示すAのノード3の主制御カード13内のCPU34は、例えば、IFカード11やファブリックスイッチカード12等のプラグインカード10の新たな実装を検出するステップS11。尚、CPU34は、実装を検出すると、プラグインカード10内の物理メモリ23に格納された情報に基づきカード種別を認識する。CPU34は、検出されたプラグインカード10のカード種別に基づき、プラグインカード10内のFPGA21に設定するコンフィグデータを格納したメモリ21Aを保有するノード3の保有ノード情報47を管理テーブル32から検索するステップS12。CPU34は、検索結果の保有ノード情報47に基づき、該当コンフィグデータを格納したメモリ21Aを保有するノード3がネットワーク2内にあるか否かを判定するステップS13。CPU34は、ネットワーク2内にある場合にステップS13肯定、該当コンフィグデータを格納したノード3が複数あるか否かを判定するステップS14。CPU34は、該当コンフィグデータを格納したノード3が複数ある場合ステップS14肯定、該当コンフィグデータのダウンロード元のノード3を決定する、図6のダウンロード元ノード決定処理を実行するステップS15。CPU34は、ダウンロード元のノード3、例えば、Nのノード3に対して該当コンフィグデータのダウンロード要求を送信しステップS16、所定時間内にダウンロード要求に対する応答があるか否かを判定するステップS17。CPU34は、所定時間内にダウンロード要求に対する応答がある場合ステップS17肯定、ダウンロード元のノード3から応答を受信するステップS18。CPU34は、ダウンロード元のノード3から応答を受信すると、OK応答を受信したか否かを判定するステップS19。CPU34は、ダウンロード元のノード3からOK応答を受信した場合ステップS19肯定、ダウンロード元のノード3からコンフィグデータの受信を待機するステップS20。CPU34は、コンフィグデータの受信を待機し、コンフィグデータを受信するステップS21。FPGA制御部22は、管理テーブル32内のサイズ45及びチェックサム46等を参照し受信したコンフィグデータの内容が正常であるか否かを判定する。CPU34は、FPGA制御部22の判定結果に基づき、ダウンロード元のノード3からコンフィグデータを正常に受信したか否かを判定するステップS22。CPU34は、コンフィグデータを正常に受信した場合ステップS22肯定、コンフィグデータをFPGA21内のメモリ21Aに格納し、格納されたコンフィグデータに基づき、FPGA21にコンフィグレーションを実行させるステップS23。そして、CPU34は、FPGA21のコンフィグレーションを実行した後、コンフィグデータを保有するノード3の保有ノード情報47として自ノード3を追加すべく、管理テーブル32を更新するステップS24。CPU34は、管理テーブル32のテーブル更新情報を隣接する各ノード3に送信しステップS25、図5に示す処理動作を終了する。また、CPU34は、該当コンフィグデータを格納したノード3がネットワーク2内にない場合ステップS13否定、コンフィグデータのインストール要求を報知出力するステップS26。尚、CPU34は、インストール要求を、例えば、表示部に警告表示する。その結果、利用者は、警告表示を見て、コンフィグデータをインストールすることになる。また、CPU34は、該当コンフィグデータを格納したノード3が複数ない場合ステップS14否定、当該ノード3をダウンロード元のノード3とし、ダウンロード元のノード3に対してダウンロード要求を送信すべく、ステップS16に移行する。また、CPU34は、所定時間内にダウンロード要求に対する応答がなかった場合ステップS17否定、該当コンフィグデータを格納した他のノード3があるか否かを判定するステップS27。CPU34は、該当コンフィグデータを格納した他のノード3がある場合ステップS27肯定、該当コンフィグデータを格納したノード3に対するダウンロード要求を送信すべく、ステップS16に移行する。また、CPU34は、該当コンフィグデータを格納した他のノード3がない場合ステップS27否定、インストール要求を報知出力すべく、ステップS26に移行する。また、ダウンロード元のノード3のCPU34は、ステップS16にてダウンロード要求を受信した場合ステップS28、データ送信が可能な状態であるか否かを判定するステップS29。ダウンロード元のノード3のCPU34は、データ送信が可能な状態である場合ステップS29肯定、OK応答を要求元のノード3にネットワーク2経由で送信するステップS30。ダウンロード元のノード3のCPU34は、FPGA制御部22を通じて該当カードのFPGA21のメモリ21Aからコンフィグデータを読み出すステップS31。尚、FPGA制御部22は、管理テーブル32内のサイズ45及びチェックサム46等を参照し、読み出されたコンフィグデータの内容が正常であるか否かを判定する。CPU34は、FPGA制御部22の判定結果に基づき、読み出されたコンフィグデータを正常に読み出したか否かを判定するステップS32。ダウンロード元のノード3のCPU34は、コンフィグデータを正常に読み出した場合ステップS32肯定、読み出されたコンフィグデータをネットワーク2経由で要求元のノード3に送信するステップS33。また、ダウンロード元のノード3のCPU34は、データ送信が可能な状態でない場合ステップS29否定、NG応答を要求元のノード3にネットワーク2経由で送信するステップS34。また、ダウンロード元のノード3のCPU34は、コンフィグデータを正常に読み出せなかった場合ステップS32否定、FPGA21からコンフィグデータを再度読み出すべく、ステップS31に移行する。また、要求元のノード3のCPU34は、ダウンロード元のノード3からOK応答を受信しなかった場合ステップS19否定、該当コンフィグデータを格納した他のノード3があるか否かを判定すべく、ステップS27に移行する。また、要求元のノード3のCPU34は、ダウンロード元のノード3からコンフィグデータを正常に受信できなかった場合ステップS22否定、該当コンフィグデータを格納した他のノード3があるか否かを判定すべく、ステップS27に移行する。また、ダウンロード元ノード3のCPU34は、要求元のノード3から新たなテーブル更新情報を受信するとステップS35、テーブル更新情報に基づき管理テーブル32を更新しステップS36、図5に示す処理動作を終了する。図5に示す要求元のノード3は、管理テーブル32を参照してFPGA21に設定するコンフィグデータを格納したノード3の内、ダウンロード元のノード3に対してダウンロードを要求する。要求元のノード3は、ダウンロード元のノード3からダウンロードされたコンフィグデータを該当FPGA21内のメモリ21Aに格納し、格納されたコンフィグデータに基づき、FPGA21にコンフィグレーションを実行する。その結果、各ノード3は、ネットワーク2上の他のノード3からFPGA21と同一種別のコンフィグデータをダウンロードできる。図6は、ダウンロード元ノード決定処理に関わるノード3の処理動作の一例を示すフローチャートである。図6に示すダウンロード元ノード決定処理は、ネットワーク情報33A内の負荷状態53及び距離情報54に基づき、該当コンフィグデータを格納したノード3の内、ダウンロード効率の最適なダウンロード元のノード3を決定する処理である。図6に示すダウンロード元のノード3のCPU34は、装置構成テーブル33内の負荷状態53に基づき、該当コンフィグデータを格納したメモリ21Aを保有するノード3の負荷状態を認識するステップS41。CPU34は、該当コンフィグデータを格納したノード3の負荷状態がNormal状態であるか否かを判定するステップS42。CPU34は、該当コンフィグデータを格納したノード3の負荷状態がNormal状態である場合ステップS42肯定、装置構成テーブル33内の距離情報54に基づき、Normal状態のノード3の距離情報を認識するステップS43。CPU34は、距離情報に基づき、Normal状態のノード3の内、自ノード3に最も近接するノード3を第1位の最適なダウンロード元のノード3に決定しステップS44、図6に示す処理動作を終了する。図7は、ダウンロード元ノード決定処理に関わる優先順位の一例を示す説明図である。ステップS44の処理では、図7に示す通り、ダウンロード元ノード3の優先順位を決定する。その結果、CPU34は、Normal状態で距離情報54がホップ数3のノードPを第1位の最適なダウンロード元のノード3として決定する。また、CPU34は、該当コンフィグデータを格納したノード3の負荷状態がNormal状態でない場合ステップS42否定、負荷状態がBusy状態であるか否かを判定するステップS45。CPU34は、負荷状態がBusy状態である場合ステップS45肯定、装置構成テーブル33内の距離情報54に基づき、Busy状態のノード3の距離情報を認識するステップS46。更に、CPU34は、距離情報に基づき、Busy状態のノード3の内、自ノード3に最も近接するノード3を第1位の最適なダウロード元のノード3に決定しステップS47、図6に示す処理動作を終了する。CPU34は、該当コンフィグデータを格納したノード3の負荷状態がBusy状態でない場合ステップS45否定、装置構成テーブル33内の距離情報54に基づき、負荷状態がVeryBusy状態のノード3の距離情報を認識するステップS48。更に、CPU34は、距離情報に基づき、VeryBusy状態のノード3の内、自ノード3に最も近接するノード3を第1位の最適なダウンロード元のノード3に決定しステップS49、図6に示す処理動作を終了する。図6に示す処理では、該当コンフィグデータを格納した複数のノード3の内、負荷状態がNormalで、かつ、距離情報が自ノード3に最も近接するノード3をダウンロード効率の最適なダウンロード元のノード3として決定する。その結果、該当コンフィグデータを格納した複数のノード3からダウンロード効率の最適なダウンロード元のノード3を自動的に決定できる。図8は、伝送システム1内のコンフィグデータ及びテーブル更新情報の流れを示す説明図である。図8に示す伝送システム1は、例えば、A~Fの6台のノード3を有する。A,C,D及びEのノード3は、種別1のFPGA21を有する。これに対して、B及びFのノード3は、種別2のFPGA21を有する。そして、Aのノード3は、種別1のFPGA21内のメモリ21Aに新規バージョンのコンフィグデータを格納したとする。この際、Aのノード3は、新規バージョンのコンフィグデータに基づき管理テーブル32を更新する。尚、CPU34は、管理テーブル32内のコンフィグデータに関わる保有ノード情報47をクリアし、保有ノード情報47として自ノード3を追加して更新する。Aのノード3は、隣接するC及びBのノード3に対して管理テーブル32のテーブル更新情報を送信する。また、Bのノード3は、隣接するDのノード3→Fのノード3に対してテーブル更新情報を送信する。同様に、Cのノード3は、隣接するEのノード3に対してテーブル更新情報を送信する。また、各A~Fのノード3は、テーブル更新情報に基づき、管理テーブル32を更新する。Cのノード3は、管理テーブル32を参照し、種別1のFPGA21の新規バージョンのコンフィグデータが識別されると、該当コンフィグデータを格納したノード3であるAのノード3に対してコンフィグデータのダウンロードを要求する。Cのノード3は、ダウンロード要求に対応するコンフィグデータをAのノード3からダウンロードしてコンフィグデータをメモリ21Aに格納する。更に、Cのノード3は、格納したコンフィグデータに基づき、FPGA21にコンフィグレーションを実行する。その結果、Cのノード3は、管理テーブル32内の保有ノード情報47に自ノード3を追加するテーブル更新情報を伝送システム1内の各ノード3に送信する。そして、伝送システム1内の全ノード3は、テーブル更新情報に基づき、管理テーブル32の該当コンフィグデータに関わる保有ノード情報47を更新する。また、Dのノード3は、管理テーブル32を参照して、種別1のFPGA21のコンフィグデータの新規バージョンの更新が識別されると、例えば、隣接するCのノード3に対してコンフィグデータのダウンロードを要求する。Dのノード3は、ダウンロード要求に対応するコンフィグデータをCのノード3からダウンロードしてコンフィグデータをメモリ21Aに格納する。更に、Dのノード3は、格納したコンフィグデータに基づき、FPGA21にコンフィグレーションを実行する。その結果、Dのノード3は、管理テーブル32内の保有ノード情報47に自ノード3を追加するテーブル更新情報を伝送システム1内の各ノード3に送信する。そして、伝送システム1内の全ノード3は、テーブル更新情報に基づき、管理テーブル32の該当コンフィグデータに関わる保有ノード情報47を更新する。図8に示す伝送システム1では、隣接するノード3が、管理テーブル32のテーブル更新に基づき、該当コンフィグデータを格納した、隣接するノード3から最新のコンフィグデータをダウンロードする。そして、ノード3は、ダウンロードされた最新のコンフィグデータをFPGA21内のメモリ21Aに格納する。また、各ノード3は、障害等を検出すると、その障害発生に応じてネットワーク情報33A及びカード情報32Aに変更が生じると、その変更内容を反映したテーブル更新情報を隣接するノード3に送信する。各ノード3内のCPU34は、テーブル更新情報に基づき、管理テーブル32及び装置構成データベース33の内容を更新する。尚、各ノード3は、障害を検出するだけでなく、ネットワーク2の通信状況やノード3間の通信状況を定期的に監視し、その監視結果に基づき、その監視結果を反映したテーブル更新情報を隣接するノード3に送信する。次に、コンフィグデータが複数の分割データで構成した場合の動作について説明する。図9は、分割コンフィグレーション実行処理に関わる各ノード3の処理動作の一例を示すフローチャートである。分割コンフィグレーション実行処理は、要求元のノード3内のFPGA21に設定するコンフィグデータの分割データを他のノード3からダウンロードし、ダウンロードされた分割データに基づき、FPGA21にコンフィグレーションを実行させる処理である。図9において要求元のノード3のCPU34は、プラグインカード10の新たな実装を検出するステップS11A。尚、CPU34は、検出されたプラグインカード10内の物理メモリ23に格納された情報に基づきカード種別を認識する。CPU34は、プラグインカード10のカード種別に基づきプラグインカード10内のFPGA21に設定するコンフィグデータの分割データを格納したメモリ21Aを保有するノード3の保有ノード情報47を管理テーブル32から検索するステップS12A。CPU34は、検索結果である保有ノード情報47に基づき、該当分割データを格納したメモリ21Aを保有するノード3がネットワーク2内にあるか否かを判定するステップS13A。CPU34は、ネットワーク2内にある場合にステップS13A肯定、該当分割データを格納したノード3が複数あるか否かを判定するステップS14A。CPU34は、該当分割データを格納したノード3が複数ある場合ステップS14A肯定、該当分割データのダウンロード元の各ノード3を決定すべく、ダウンロード元ノード決定処理を実行するステップS15A。尚、CPU34は、ダウンロード元ノード決定処理を実行し、負荷状態53及び距離情報54に基づき、複数の該当分割データを格納した複数のノード3の内、該当分割データ毎に最適なダウンロード元のノード3を決定する。CPU34は、ダウンロード元の各ノード3、例えば、N1,N2,Nxのノード3に対して該当分割データのダウンロード要求を送信しステップS16A、所定時間内にダウンロード要求に対する応答があるか否かを判定するステップS17A。CPU34は、所定時間内にダウンロード要求に対する応答がある場合ステップS17A肯定、ダウンロード元の各ノード3から応答を受信するステップS18A。CPU34は、ダウンロード元の各ノード3から応答を受信すると、OK応答を受信したか否かを判定するステップS19A。CPU34は、ダウンロード元の各ノード3からOK応答を受信した場合ステップS19A肯定、ダウンロード元の各ノード3から分割データの受信を待機するステップS20A。CPU34は、分割データの受信を待機した後、各ノード3から分割データを受信するステップS21A。CPU34は、FPGA制御部22を通じて、ダウンロード元の各ノード3から全分割データを正常に受信したか否かを判定するステップS22A。CPU34は、全分割データを正常に受信した場合ステップS22A肯定、全分割データでコンフィグデータを再構築するステップS61。CPU34は、再構築されたコンフィグデータをFPGA21内のメモリ21Aに格納し、格納されたコンフィグデータに基づき、FPGA21にコンフィグレーションを実行させるステップS23A。そして、CPU34は、FPGA21のコンフィグレーションを実行した後、コンフィグデータに関わる保有ノード情報47として自ノード3を追加すべく、管理テーブル32を更新するステップS24A。CPU34は、管理テーブル32のテーブル更新情報を隣接する各ノード3に送信しステップS25A、図9に示す処理動作を終了する。また、CPU34は、該当分割データを格納したメモリ21Aを保有するノード3がネットワーク2内にない場合ステップS13A否定、コンフィグデータのインストール要求を報知出力するステップS26A。尚、CPU34は、インストール要求を、例えば、表示部に警告表示する。その結果、ユーザは、警告表示を見て、コンフィグデータのインストールを実行することになる。また、CPU34は、該当分割データを格納したノード3が複数ない場合ステップS14A否定、当該ノード3をダウンロード元のノード3とし、ダウンロード元のノード3に対してダウンロード要求を送信すべく、ステップS16Aに移行する。また、CPU34は、所定時間内にダウンロード要求に対する応答がなかった場合ステップS17A否定、該当分割データを格納した他のノード3があるか否かを判定するステップS27A。CPU34は、該当分割データを格納した他のノード3がある場合ステップS27A肯定、該当分割データを格納したノード3に対するダウンロード要求を送信すべく、ステップS16Aに移行する。また、CPU34は、該当分割データを格納した他のノード3がない場合ステップS27A否定、インストール要求を表示すべく、ステップS26Aに移行する。また、ダウンロード元のノード3のCPU34は、ステップS16Aにてダウンロード要求を受信した場合ステップS28A、データ送信が可能な状態であるか否かを判定するステップS29A。ダウンロード元のノード3のCPU34は、データ送信が可能な状態である場合ステップS29A肯定、OK応答を要求元のノード3にネットワーク2経由で送信するステップS30A。ダウンロード元のノード3のCPU34は、FPGA制御部22を通じて該当カード内のFPGA21のメモリ21Aから該当の分割データを読み出すステップS31A。尚、FPGA制御部22は、管理テーブル32内のサイズ45及びチェックサム46等を参照し、読み出された分割データの内容が正常であるか否かを判定する。CPU34は、FPGA制御部22の判定結果に基づき、読み出された分割データを正常に読み出したか否かを判定するステップS32A。ダウンロード元のノード3のCPU34は、分割データを正常に読み出した場合ステップS32A肯定、読み出された分割データをネットワーク2経由で要求元のノード3に送信するステップS33A。また、ダウンロード元のノード3のCPU34は、データ送信が可能な状態でない場合ステップS29A否定、NG応答を要求元のノード3にネットワーク2経由で送信するステップS34A。また、ダウンロード元のノード3のCPU34は、分割データを正常に読み出せなかった場合ステップS32A否定、FPGA21から分割データを再度読み出すべく、ステップS31Aに移行する。また、要求元のノード3のCPU34は、ダウンロード元のノード3からOK応答を受信しなかった場合ステップS19A否定、該当分割データを格納した他のノード3があるか否かを判定すべく、ステップS27Aに移行する。また、要求元のノード3のCPU34は、ダウンロード元のノード3から分割データを正常に受信できなかった場合ステップS22A否定、該当分割データを格納した他のノード3があるか否かを判定すべく、ステップS27Aに移行する。また、ダウンロード元のノード3のCPU34は、要求元のノード3から新たなテーブル更新情報を受信するとステップS35A、テーブル更新情報に基づき管理テーブル32を更新しステップS36A、図9に示す処理動作を終了する。図9に示す要求元のノード3は、管理テーブル32を参照してFPGA21に設定するコンフィグデータの分割データを格納したノード3の内、ダウンロード元の各ノード3に対して分割データのダウンロードを要求する。要求元のノード3は、ダウンロード元の各ノード3からダウンロードされた分割データを該当FPGA21内のメモリ21Aに格納し、格納された分割データに基づき、FPGA21にコンフィグレーションを実行する。その結果、各ノード3は、ネットワーク2上の他のノード3からFPGA21と同一種別の分割データをダウンロードできる。実施例1の各ノード3は、管理テーブル32を参照し、FPGA21の種別に対応したコンフィグデータを格納したメモリ21Aを保有するノード3を同一ネットワーク2内から識別する。そして、各ノード3は、識別されたノード3に対してコンフィグデータのダウンロードを要求し、ダウンロードされたコンフィグデータに基づきFPGA21のコンフィグレーションを実行する。その結果、コンフィグデータを格納した全ノード3がダウンロード元のノード3となり得るため、各ノード3でコンフィグデータを提供する際のネットワーク帯域及び処理負荷の集中を分散化できる。しかも、ネットワーク2の規模が大きくなるに連れてコンフィグデータを格納したノード3の台数が増えるため、コンフィグデータの高度な冗長性を確保できる。その結果、コンフィグデータの消失や破損にも迅速に対応できる。また、ネットワーク2の一部に障害が発生した場合でも、コンフィグデータを迅速に取得できる。また、実施例1では、従来技術のように、各ノード3のコンフィグデータを一元管理する集中管理装置のような大容量の記憶デバイスを必要としないため、その分のコストの削減や実装面積が増やせる。また、実施例1では、該当コンフィグデータを格納した複数のノード3の内、負荷状態がNormalで、かつ、距離情報が自ノード3に最も近接するノード3をダウンロード効率の最適なダウンロード元のノード3として決定する。その結果、該当コンフィグデータを格納した複数のノード3からダウンロード効率の最適なダウンロード元のノード3を自動的に決定できる。また、実施例1のノード3は、管理テーブル32を参照して、コンフィグデータを複数分割した分割データを格納したメモリ21Aを保有するノード3を識別する。各ノード3は、識別されたノード3に対して分割データのダウンロードを要求し、全分割データに基づきFPGA21のコンフィグレーションを実行する。その結果、データ量が増える、パーシャルコンフィグレーション機能にも十分対応できる。また、実施例1では、ネットワーク2上の1個のノード3のコンフィグデータの更新を行えば、個々にインストールする必要はなく、隣接ノード3を通じてネットワーク2全体の各FPGA21の更新が可能となる。図10は、実施例2の伝送システム1の一例を示す説明図である。尚、実施例1の伝送システム1と同一のものには同一符号を付すことで、その重複する構成及び動作の説明について省略する。図10に示すノード3内のIFカード11Aは、FPGA21のソフトエラーを監視するSER監視部60を有する。尚、ソフトエラーは、例えば、1ビットエラーや2ビット以上の同時エラー、すなわちマルチビットエラー等である。SER監視部60は、FPGA21のマルチビットエラーを検出すると、マルチビットエラー検出時に影響のあるコンフィグデータのブロック、例えば、分割データを特定する。主制御カード13のCPU34は、SER監視部60から1ビットエラーを検出した場合、図示せぬECCErrordetectionandCorrection回路でエラー訂正を実行する。また、CPU34は、FPGA21のマルチビットエラーを検出する、すなわちSER監視部60からFPGA21のマルチビットエラー検出時の分割データを特定する通知を検出すると、特定された分割データを格納したメモリ21Aを保有するノード3の保有ノード情報47を管理テーブル32から検索する。CPU34は、検索された保有ノード情報47に対応したノード3に対して、分割データのダウンロードを要求する。CPU34は、該当分割データを格納したノード3からダウンロード要求に対応した分割データを受信した場合、分割データをFPGA21内のメモリ21Aに格納する。CPU34は、FPGA制御部22を通じてFPGA21内のメモリ21Aに格納されたコンフィグデータに基づき、FPGA21のコンフィグレーションを実行する。実施例2では、SER監視部60を通じてFPGA21のマルチビットエラー検出時の分割データを特定した場合、管理テーブル32を参照して、特定された分割データを格納したノード3に対して分割データのダウンロードを要求する。その結果、分割データにマルチビットエラーが生じ、コンフィグデータの一部が破損した場合でも、該当分割データを格納した他のノード3から該当する分割データを取得できるため、ECCによる訂正不可能なソフトエラーが生じたとしても、迅速に復旧できる。実施例3の伝送システムについて説明する。図11は、実施例3のIFカード内のFPGAとFPGA制御部との間の処理動作の一例を示す説明図である。尚、実施例1の伝送システム1と同一の構成には同一符号を付すことで、その重複する構成及び動作の説明については省略する。図11に示すFPGA21Bは、メモリ21Aと、活性度監視回路71と、抽出ポート72と、コンフィグレーション制御部73とを有する。メモリ21Aは、コンフィグデータの分割データを格納する領域である。活性度監視回路71は、FPGA21Bが処理する主信号の活性度を監視する回路である。尚、活性度とは、主信号の内、実際に使用する有効データの割合を示すレベルを示し、その割合が高い順に高レベル→中レベル→低レベル→ゼロレベルとなる。つまり、活性度が高レベルの場合、FPGA21Bの負荷状態は高レベル、活性度が中レベルの場合、FPGA21Bの負荷状態は中レベル、活性度が低レベルの場合、FPGA21Bの負荷状態は低レベルとなる。また、活性度がゼロレベルの場合、FPGA21Bの負荷状態は、例えばアイドルデータ等が流れている状態で、無処理の状態である。抽出ポート72は、メモリ21Aに格納された分割データを抽出するポートである。コンフィグレーション制御部73は、FPGA制御部22A経由で取得したコンフィグレーションデータ、例えば、分割データを該当のメモリ21Aに格納する。更に、コンフィグレーション制御部73は、メモリ21Aに格納された分割データに基づき、FPGA21Bのコンフィグレーションを実行する。また、FPGA制御部22Aは、抽出制御部81と、入力制御部82と、実行制御部83とを有する。抽出制御部81は、要求元のノード3からのダウンロード要求に応じてFPGA21B内の抽出ポート72を通じて該当のメモリ21Aに格納された該当データを抽出する。入力制御部82は、FPGA21B内のコンフィグレーション制御部73を通じて、ダウンロード元のノード3から取得されたデータをFPGA21B内の該当メモリ21Aに格納する。更に、実行制御部83は、FPGA21B内のコンフィグレーション制御部73に対して、該当メモリ21Aのコンフィグデータに基づくコンフィグレーションの実行を指示する。抽出制御部81は、ダウンロード要求を受信した後、活性度監視回路71で活性度が低レベルの場合にのみ、該当データのメモリ21Aからの抽出動作を開始する。入力制御部82は、ダウンロード元のノード3からデータを受信した後、活性度が低レベルの場合にのみ、該当メモリ21Aに該当データを格納する動作を開始する。更に、実行制御部83は、該当メモリ21Aに該当データを格納した後、活性度が低レベル及びゼロレベルの場合、又はゼロレベルの場合、メモリ21Aに格納されたデータに基づきFPGA21Bのコンフィグレーションの実行動作を開始する。実施例3では、要求元のノード3からダウンロード要求を受信したとしても、活性度が低レベル及びゼロレベルの場合、又はゼロレベルの場合、該当データのメモリ21Aから抽出動作を開始する。その結果、FPGA21Bの運用中のサービスに対する影響を防止できる。実施例3では、ダウンロード元のノード3からコンフィグデータを受信したとしても、活性度が低レベル及びゼロレベルの場合、又はゼロレベルの場合、該当データをFPGA21B内のメモリ21Aに格納する格納動作を開始する。その結果、FPGA21Bの運用中のサービスに対する影響を防止できる。実施例3では、ダウンロード元のノード3からコンフィグデータを受信して該当メモリ21Aに格納したとしても、活性度が低レベル及びセロレベルの場合、又はゼロレベルの場合、該当データに基づくコンフィグレーション動作を開始する。その結果、FPGA21Bの運用中のサービスに対する影響を防止できる。また、上記実施例では、コンフィグデータを格納するメモリ21Aを内蔵したFPGA21を例示して説明したが、FPGA21の外部にメモリを配置し、このメモリにコンフィグデータを格納しても良い。尚、メモリは、SRAM、DRAM、EEPROM、フラッシュメモリ等の半導体メモリやハードディスク等であっても良い。また、FPGA21にコンフィグレーションしたコンフィグデータが読出し可能な構成とすれば、FPGA21内にコンフィグデータを格納するメモリ21Aを設けなくても良い。また、上記実施例では、ダウンロード元のノード3を決定する処理の優先条件としてノード3の負荷状態53を高く設定したが、優先条件として負荷状態53よりも距離情報54を高く設定しても良い。また、ユーザの指定やネットワーク2上の伝送路のトラフィック状況に応じて優先条件を設定しても良い。また、上記実施例では、図9に示すステップS61にて受信した全分割データでコンフィグデータを再構築したが、再構築せず、分割データ毎にコンフィグレーションを実行させるようにしても良い。また、各ノード3の主制御カード内のCPU34が、ネットワーク2経由や記録媒体を使用して、プラグイン制御プログラムをインストールできるようにしても良い。この場合、CPU34は、プラグイン制御プログラム内の要求プログラムに基づき、ネットワーク2に接続された異なるノード3に対してFPGA21のコンフィグデータのダウンロードを要求する要求プロセスを実行する。更に、CPU34は、プラグイン制御プログラム内の格納プログラムに基づき、ダウンロード要求に応じて、ノード3から取得されたコンフィグデータをFPGA21内のメモリ21Aに格納する格納プロセスを実行する。更に、CPU34は、プラグイン制御プログラム内の実行プログラムに基づき、FPGA21内のメモリ21Aに格納されたコンフィグデータに基づき、FPGA21のコンフィグレーションをFPGA制御部22に実行させる実行プロセスを実行する。各ノード3は、自分のFPGA21の種別に対応したコンフィグデータを格納したメモリ21Aを保有するノード3に対してコンフィグデータのダウンロードを要求する。更に、各ノード3は、ダウンロードされたコンフィグデータに基づきFPGA21のコンフィグレーションを実行する。その結果、コンフィグデータを格納した全ノード3がダウンロード元のノード3となり得るため、コンフィグデータをダウンロードする際のネットワーク帯域及び処理負荷の集中を分散できる。また、図示した各部の各構成要素は、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各部の分散統合の具体的形態は図示のものに限られず、その全部又は一部を、各種の負荷や使用状況等に応じて、任意の単位で機能的又は物理的に分散統合して構成することができる。更に、各装置で行われる各種処理機能は、CPUCentralProcessingUnit又はMPUMicroProcessingUnit、MCUMicroControllerUnit等のマイクロコンピュータ上で、その全部又は任意の一部を実行するようにしても良い。また、各種処理機能は、CPU又はMPU、MCU等のマイクロコンピュータで解析実行するプログラム上、又はワイヤードロジックによるハードウェア上で、その全部又は任意の一部を実行するようにしても良いことは言うまでもない。以上、本実施例を含む実施の形態に関し、更に以下の付記を開示する。付記1FPGAを搭載したプラグインカードと、ネットワークに接続された異なるノードに対してFPGAのコンフィグレーションデータの取得を要求すると共に、当該取得要求に応じて、前記ノードから取得された前記コンフィグレーションデータに基づき、当該FPGAに対するコンフィグレーションを実行するプロセッサとを有することを特徴とするプラグインカード収容装置。付記2前記コンフィグレーションデータを識別するデータ識別情報と、当該コンフィグレーションデータを格納する前記ノードを識別する装置識別情報とを対応付けて管理する管理部を有し、前記プロセッサは、取得対象のコンフィグレーションデータを識別するデータ識別情報に対応した装置識別情報を前記管理部から読み出し、読み出された装置識別情報に対応した前記ノードに対して、当該コンフィグレーションデータの取得を要求することを特徴とする付記1に記載のプラグインカード収容装置。付記3前記FPGAの負荷状態を監視する監視部を有し、前記プロセッサは、前記FPGAの負荷状態が基準レベルよりも低下した場合に、前記取得要求に応じた前記コンフィグレーションデータの読出し動作、又は前記取得要求に応じて取得された前記コンフィグレーションデータのコンフィグレーション動作を実行することを特徴とする付記1に記載のプラグインカード収容装置。付記4前記コンフィグレーションデータを複数に分割し、分割された複数の分割データを識別する前記データ識別情報と、各分割データを格納する前記ノードを識別する前記装置識別情報とを対応付けて前記管理部に管理し、前記プロセッサは、取得対象のコンフィグレーションデータ内の各分割データを識別するデータ識別情報に対応した各装置識別情報を前記管理部から読み出し、読み出された各装置識別情報に対応した各ノードに対して、各分割データの取得を要求すると共に、当該取得要求に応じて、各ノードから取得された各分割データに基づき、当該FPGAに対するコンフィグレーションを実行することを特徴とする付記1に記載のプラグインカード収容装置。付記5前記FPGAのコンフィグレーションデータのデータエラーを検出すると共に、データエラー検出時の分割データを特定する監視部を有し、前記プロセッサは、前記監視部によって特定された前記分割データのデータ識別情報に対応する前記装置識別情報を前記管理部から読み出し、読み出された前記装置識別情報に対応した前記ノードに対して、当該分割データの取得を要求することを特徴とする付記4に記載のプラグインカード収容装置。付記6FPGAを搭載したプラグインカードと、プロセッサとを有するプラグインカード収容装置のプラグインカード制御方法であって、前記プロセッサは、ネットワークに接続された異なるノードに対してFPGAのコンフィグレーションデータの取得を要求し、当該取得要求に応じて、前記ノードから取得された前記コンフィグレーションデータに基づき、当該FPGAに対するコンフィグレーションを実行する各処理を実行することを特徴とするプラグインカード制御方法。付記7FPGAを搭載したプラグインカードと、プロセッサとを有するプラグインカード収容装置のプラグインカード制御プログラムであって、ネットワークに接続された異なるノードに対してFPGAのコンフィグレーションデータの取得を要求し、当該取得要求に応じて、前記ノードから取得された前記コンフィグレーションデータに基づき、当該FPGAに対するコンフィグレーションを実行する各処理を前記プロセッサに実行させることを特徴とするプラグインカード制御プログラム。"