命令情報及び当該命令情報を実行するために必要な補足情報を含んだ複数の命令からなるプログラムデータを読み込んで実行する制御回路を内蔵した中央演算処理装置において、前記制御回路が直接読み取ることができる内部メモリに前記プログラムデータを予め格納し、前記内部メモリは、アドレスが割り振られた一定容量のデータ領域が複数設けられ、前記1つのデータ領域に前記1つの命令が格納され、前記各命令情報は、前記データ領域において先頭から互いに同じ位置のフィールドに格納されていることを特徴とする中央演算処理装置。請求項1に記載の中央演算処理装置と、前記中央演算処理装置にアドレスバス及びデータバスを介して接続された外部メモリと、を備えたマイクロコンピュータにおいて、前記アドレスバスが、読出用アドレスバス及び書込用アドレスバスから構成され、前記データバスが、読出用データバス及び書込用データバスから構成され、前記中央演算処理装置が、前記外部メモリ内のデータを読み出すときに、前記読出用アドレスバスから読み出したいデータのアドレスを出力し、前記外部メモリ内にデータを書き込むときに、前記書込用アドレスバスからそのデータを書き込みたいアドレスを出力すると共に前記書込用データバスから前記データを出力するように設けられ、前記外部メモリが、前記読出用アドレスバスからアドレスが入力されると、当該入力されたアドレスに格納されたデータを前記読出用データバスに出力し、前記書込用アドレスバスからアドレスが入力されると、当該入力されたアドレスに前記書込用データバスから入力されたデータを書き込むように設けられていることを特徴とするマイクロコンピュータ。そこで、本発明は、処理速度の高速化を図った中央演算処理装置及びマイクロコンピュータを提供することを課題とする。上述した課題を解決するための請求項1記載の発明は、命令情報及び当該命令情報を実行するために必要な補足情報を含んだ複数の命令からなるプログラムデータを読み込んで実行する制御回路を内蔵した中央演算処理装置において、前記制御回路が直接読み取ることができる内部メモリに前記プログラムデータを予め格納し、前記内部メモリは、アドレスが割り振られた一定容量のデータ領域が複数設けられ、前記1つのデータ領域に前記1つの命令が格納され、前記各命令情報は、前記データ領域において先頭から互いに同じ位置のフィールドに格納されていることを特徴とする中央演算処理装置に存する。請求項2記載図3の発明は、請求項1に記載の中央演算処理装置と、前記中央演算処理装置にアドレスバス及びデータバスを介して接続された外部メモリと、を備えたマイクロコンピュータにおいて、前記アドレスバスが、読出用アドレスバス及び書込用アドレスバスから構成され、前記データバスが、読出用データバス及び書込用データバスから構成され、前記中央演算処理装置が、前記外部メモリ内のデータを読み出すときに、前記読出用アドレスバスから読み出したいデータのアドレスを出力し、前記外部メモリ内にデータを書き込むときに、前記書込用アドレスバスからそのデータを書き込みたいアドレスを出力すると共に前記書込用データバスから前記データを出力するように設けられ、前記外部メモリが、前記読出用アドレスバスからアドレスが入力されると、当該入力されたアドレスに格納されたデータを前記読出用データバスに出力し、前記書込用アドレスバスからアドレスが入力されると、当該入力されたアドレスに前記書込用データバスから入力されたデータを書き込むように設けられていることを特徴とするマイクロコンピュータに存する。以上説明したように請求項1記載の発明によれば、制御回路が直接読み取ることができる内部メモリにプログラムデータが格納される。内部メモリには、アドレスが割り振られた一定容量のデータ領域が複数設けられ、1つのデータ領域に1つの命令が格納される。各命令情報は、データ領域において先頭から互いに同じ位置のフィールドに格納されているので、複数のデータ領域の先頭から同じ位置のフィールドを順次IRレジスタとして用いることができるため、IRレジスタを設ける必要がなく、命令情報をIRレジスタに移さなくても命令情報の解析を行うことができる。即ち、命令を読み出すのに外部メモリに格納された命令情報や補足情報を制御回路が直接読み取ることができるIRレジスタに移す必要がなく、処理速度の高速化を図ることができる。また、プログラムカウンタを1回加算する毎に1命令を実行することができ、より一層処理速度の高速化を図ることができる。請求項2記載の発明によれば、アドレスバスが、読出用アドレスバス及び書込用アドレスバスから構成され、データバスが、読出用データバス及び書込用データバスから構成されているので、外部メモリへの読み出し及び書き込みを同時に行うことができる。しかも、CPUからリード信号及びライト信号を出力する必要もないため、より一層処理速度の高速化を図ることができる。第1実施形態以下、第1実施形態における本発明の中央演算処理装置以下CPU及びマイクロコンピュータ以下μCOMを図1に基づいて説明する。同図に示すように、μCOM1は、外部メモリ2と、プログラムデータを構成する複数の命令を順次読み込んで実行するCPU3と、を備えている。これら外部メモリ2及びCPU3は、互いにアドレスバスBA、データバスBD及び制御信号線L1を介して接続されている。外部メモリ2は、A000H番地~FFFFH番地までのアドレスが順次割り振られた8ビットのデータ領域が複数設けられている。上記プログラムデータは、複数の命令によって構成されていて、CPU3に内蔵された内部メモリとしての後述するプログラムデータエリア38内に格納されている。この命令としては、命令情報のみから構成される1バイト命令、命令情報及びこの命令情報を実行するために必要な1つのオペランド=補足情報から構成される2バイト命令、命令情報及びこの命令情報を実行するために必要な2つのオペランドから構成される3バイト命令がある。これら命令情報及びオペランドは各々、8ビットのデータである。CPU3は、命令の解析や命令に応じた演算などを行う制御回路31と、プログラムデータエリア38と、レジスタ群33と、アドレスラッチ36と、プログラムカウンタ以下PCレジスタ37と、デコード39と、を備え、これらが内部バスBinで接続されている。上記制御回路31は、CPU3全体の制御を司り、命令情報の解析、命令の実行などを行う。上記プログラムデータエリア38は、0000H番地~XXXXH番地までのアドレスが順次割り振られた24ビットのデータ領域が複数設けられ、1つのデータ領域には1つの命令がそれぞれ格納されている。上記1つのデータ領域の先頭には命令情報が格納されている。即ち、各命令情報は、データ領域において先頭から互いに同じ位置のフィールドに格納されている。従って、1バイト命令は、データ領域の先頭の8ビットだけに命令情報が格納され、後ろの16ビットはブランクになっている。2バイト命令は、データ領域の先頭の8ビットに命令情報が格納され、次の8ビットにオペランドが格納され、残りの8ビットはブランクになっている。3バイト命令は、データ領域の先頭の8ビットに命令情報が格納され、次の8ビットにオペランドが格納され、残りの8ビットにもオペランドが格納されている。このプログラムデータエリア38は、制御回路31によって直接読み取ることができる内部メモリである。上記レジスタ群33は、Aレジスタ33a、Bレジスタ33b、Cレジスタ33c、Dレジスタ33d、Eレジスタ33e、Fレジスタ33f、Hレジスタ33h、Lレジスタ33lから構成されていて、制御回路31での演算途中のデータなどを一時的に記憶するための8ビットのレジスタである。これらは汎用レジスタと呼ばれている。上記アドレスラッチ36は、アドレスバスBAに出力する16ビットの外部メモリ2のアドレスを指定するためのレジスタである。上記PCレジスタ37は、16ビットのレジスタで、制御回路31はプログラムデータエリア38からこのレジスタが示すアドレスに格納された命令を読み出して実行する。このPCレジスタ37に格納されたアドレスは、制御回路31が命令を1回読み出す毎に1ずつ加算されていく。つまり、CPU3は命令を1番地ずつ順に読み込むことになる。CPU3がリセットされるとPCレジスタ37はゼロリセットされるので、CPU3は必ず000H番地から読み込みを開始する。デコード39は、PCレジスタ37に指定されたプログラムデータエリア38のアドレスに格納された先頭8ビット命令情報を制御回路31に接続された内部バスBinの出力させる。次に、図1に示すようにCPU3のプログラムデータエリア38の0000H番地に3バイト命令が格納された場合のCPU3の動作について、図2を参照して説明する。まず、電源オンに応じてCPU3は、起動して初期化処理を実行する。この初期化処理においてCPU3内の制御回路31は、PCレジスタ37を0000H番地にリセットする。デコード39は、PCレジスタ37に指定されたプログラムデータエリア38のアドレス000H番地に格納された先頭8ビット命令情報を制御回路31に接続された内部バスBinに出力させる。次に、図2に示すように、制御回路31は、上記内部バスBinから出力されたアドレス0000H番地の先頭8ビットに格納された命令情報を解読し、命令情報が2つのオペランドで指定する外部メモリ2内のアドレスからデータを読み込み、Aレジスタ33aに格納する命令であると判断する。次に、制御回路31は、0000H番地の残り16ビットに格納された2つのオペランドをアドレスラッチ36に出力する。これにより、外部メモリ2には、アドレスバスBAを介して2つのオペランドで指定されたアドレスが出力される。次に、制御回路31は、制御信号線L1を介してリード信号を出力する。外部メモリ2は、リード信号が入力されると、アドレスバスBAから入力された番地に格納されたデータをデータバスBDから出力する。CPU3内の制御回路31は、データバスBDから出力されたデータをAレジスタ33a内に格納して、1命令の動作を終了する。その後、制御回路31は、PCレジスタ37を1つ加算して0001Hとする。次に、制御回路31は、プログラムデータエリア38に格納されたアドレス0001H番地の先頭8ビットに格納された命令情報を解読し、以下これを繰り返す。上述したCPU3によれば、制御回路31が直接読み取ることができる当該CPU3の内部メモリであるプログラムデータエリア38にプログラムデータが格納されている。プログラムデータエリア38には、アドレスが割り振られた一定容量のデータ領域が複数設けられ、1つのデータ領域に1つの命令が格納される。各命令情報は、データ領域において先頭に格納されているので、複数のデータ領域の先頭を順次IRレジスタとして用いることができるため、IRレジスタを設ける必要がなく、命令情報をIRレジスタに移さなくても命令情報の解析を行うことができる。即ち、命令を読み出すのに外部メモリに格納された命令情報や補足情報を制御回路が直接読み取ることができる内部レジスタに移す必要がなく、処理速度の高速化を図ることができる。また、プログラムカウンタを1回加算する毎に1命令を実行することができ、より一層処理速度の高速化を図ることができる。なお、上述した第1実施形態では、プログラムデータエリア38は各24ビットの複数のデータ領域から構成されていて、各データ領域に1つの命令が格納されていたが、本発明はこれに限ったものではない。例えば、プログラムデータエリア38が各8ビットの複数のデータ領域から構成されていて、各アドレスに1つの命令情報又はオペランドを格納するようにしてもよい。また、上述した第1実施形態では、データ領域の先頭に命令情報を格納していたが、本発明はこれに限ったものではない。各命令情報は、データ領域において先頭から互いに同じ位置のフィールドに格納されていればよく、例えば、データ領域の後ろ8ビットに格納してもよいし、データ領域の先頭から8ビットあけて格納してもよい。第2実施形態次に、本発明の第2実施形態について図3を参照して以下説明する。図3において、図1について上述した第1実施形態と同等の部分には同一符号を付してその詳細な説明を省略する。同図に示すように、μCOM1は、外部メモリ2と、CPU3と、を備えている。これら外部メモリ2及びCPU3は、互いに読出用アドレスバスBAR、書込用アドレスバスBAW、読出用データバスBDR、書込用データバスBDWを介して接続されている。外部メモリ2は、第1実施形態と同様にA000H番地~FFFFH番地までのアドレスが順次割り振られた8ビットのデータ領域が複数設けられている。また、外部メモリ2には、読出用のアドレスデコード回路21及び書込用のアドレスデコード回路22が設けられている。この読出用のアドレスデコード回路21には、読出用アドレスバスBARから出力されるアドレスが入力される。また、書込用のアドレスデコード回路22には、書込用アドレスバスBAWから出力されるアドレスが入力される。読出用アドレスデコード回路21は、読出用アドレスバスBARから入力されたアドレスのデータ領域を読出用データバスBDRに接続して、そのデータ領域に格納されたデータを読出用データバスBDRを介してCPU3に出力する回路である。書込用アドレスデコード回路22は、書込用アドレスバスBAWから入力されたアドレスのデータ領域を書込用データバスBRWに接続して、書込用データバスBRWから出力されたデータをそのデータ領域に書き込む回路である。なお、上記CPU3としては第1実施形態と同一の構成であるためここでは詳細な説明は省略する。次に、上述したμCOM1の読出し、書込み動作について以下説明する。まず、読み出したいデータが発生したとき、CPU3は、読出用アドレスバスBARから読み出したいデータのアドレスを出力する。これに応じて、外部メモリ2は、読出用アドレスバスBARで指定されたアドレスのデータを読出用データバスBDRから出力する。CPU3は、読出用データバスBDRから出力されたデータを読み込む。一方、書き込みたいデータが発生したとき、CPU3は、書込用データバスBDWから書き込みたいデータを出力する。その後、CPU3は、書込用アドレスバスBAWから書き込みたいデータのアドレスをワンショットパルスとして出力する。書込用のアドレスデコード回路22は、このワンショットパルスに応じて、書込用アドレスバスBAWで指定されたアドレスに書込用データバスBDWから出力されたデータを書き込む。上述した第2実施形態によれば、アドレスバスが、読出用アドレスバスBAR及び書込用アドレスバスBAWから構成され、データバスが、読出用データバスBDR及び書込用データバスBDWから構成されている。そして、CPU3が、外部メモリ2内のデータを読み出すときに、読出用アドレスバスBARから読み出したいデータのアドレスを出力し、外部メモリ2内にデータを書き込むときに、書込用アドレスバスBAWからそのデータを書き込みたいアドレスを出力すると共に書込用データバスBDWからデータを出力するように設けられ、外部メモリ2が、読出用アドレスバスBARからアドレスが入力されると、当該入力されたアドレスに格納されたデータを読出用データバスBDRに出力し、書込用アドレスバスBAWからアドレスが入力されると、当該入力されたアドレスに書込用データバスBDWから入力されたデータを書き込むように設けられているので、外部メモリ2への読み出し及び書き込みを同時に行うことができる。しかも、CPU3からリード信号及びライト信号を出力する必要もないため、より一層処理速度の高速化を図ることができる。参考例上述した第2実施形態では、CPUとしては、第1実施形態と同様のものを用いていたが、CPU3としては図4に示す従来の一般的な構成のものを用いても良い。また、前述した実施形態は本発明の代表的な形態を示したに過ぎず、本発明は、実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。