複数の第1配線、前記第1配線に交差する複数の第2配線、並びに、前記複数の第1配線及び第2配線の交差部に設けられた複数のメモリセルからなるメモリセル層を有するメモリセルアレイと、前記第1配線及び前記第2配線を介して前記メモリセルにアクセスするアクセス回路とを備え、前記メモリセルは、順次積層されたメタル電極/非晶質シリコン/p型シリコン/n型シリコンを有し、印加される電圧に応じて抵抗が変化し、第1極性の電圧が印加された場合の電圧-電流特性と、前記第1極性とは逆極性の第2極性の電圧が印加された場合の電圧-電流特性が非対称であり、前記非晶質シリコンは、p型であり、前記アクセス回路は、前記第1配線の電圧の低下に応じて、当該第1配線に流れる電流を制限し、遮断する電流制限回路と、前記第1配線の電圧の低下に応じて、当該第1配線に接続された前記メモリセルの状態を判別する状態検知回路をを有し、選択した前記メモリセルに接続された前記第1配線及び前記第2配線に前記メモリセルのアクセスに必要な電圧を印加すると共に、非選択の前記メモリセルに接続された前記第1配線及び前記第2配線の少なくとも一方をフローティング状態にして、前記選択したメモリセルにアクセスすることを特徴とする半導体記憶装置。複数の第1配線、前記第1配線に交差する複数の第2配線、並びに、前記複数の第1配線及び第2配線の交差部に設けられた複数のメモリセルからなるメモリセル層を有するメモリセルアレイと、前記第1配線及び前記第2配線を介して前記メモリセルにアクセスするアクセス回路とを備え、前記メモリセルは、順次積層されたメタル電極/非晶質シリコン/p型シリコン/n型シリコンを有し、印加される電圧に応じて抵抗が変化し、前記アクセス回路は、選択した前記メモリセルに接続された前記第1配線及び前記第2配線に前記メモリセルのアクセスに必要な電圧を印加すると共に、非選択の前記メモリセルに接続された前記第1配線及び前記第2配線の少なくとも一方をフローティング状態にして、前記選択したメモリセルにアクセスすることを特徴とする半導体記憶装置。前記メモリセルは、第1極性の電圧が印加された場合の電圧-電流特性と、前記第1極性とは逆極性の第2極性の電圧が印加された場合の電圧-電流特性が非対称であることを特徴とする請求項2記載の半導体記憶装置。前記メモリセルの非晶質シリコンは、p型であることを特徴とする請求項2又は3記載の半導体記憶装置。前記アクセス回路は、前記第1配線の電圧の低下に応じて、当該第1配線に流れる電流を制限し、遮断する電流制限回路を有することを特徴とする請求項2~4のいずれか1項記載の半導体記憶装置。前記アクセス回路は、前記第1配線の電圧の低下に応じて、当該第1配線に接続された前記メモリセルの状態を判別する状態検知回路を有することを特徴とする請求項2~5のいずれか1項記載の半導体記憶装置。低消費電力、大容量、且つ、リテンション特性が良好な半導体記憶装置を提供することを目的とする。実施形態に係る半導体記憶装置は、複数の第1配線、前記第1配線に交差する複数の第2配線、並びに、前記複数の第1配線及び第2配線の交差部に設けられた複数のメモリセルからなるメモリセル層を有するメモリセルアレイと、前記第1配線及び前記第2配線を介して前記メモリセルにアクセスするアクセス回路とを備え、前記メモリセルは、順次積層されたメタル電極/非晶質シリコン/p型シリコン/n型シリコンを有し、印加される電圧に応じて抵抗が変化し、前記アクセス回路は、選択した前記メモリセルに接続された前記第1配線及び前記第2配線に前記メモリセルのアクセスに必要な電圧を印加すると共に、非選択の前記メモリセルに接続された前記第1配線及び前記第2配線の少なくとも一方をフローティング状態にして、前記選択したメモリセルにアクセスすることを特徴とする。以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。[半導体記憶装置の構成]<全体構成>先ず、実施形態に係る半導体記憶装置の全体構成について説明する。図1は、実施形態に係る半導体記憶装置のブロック図である。この半導体記憶装置は、メモリセルアレイ1を備える。メモリセルアレイ1は、複数積層されたメモリセルマットMMメモリセル層を有する。各メモリセルマットMMは、複数のビット線BL第1配線及び複数のワード線WL第2配線と、これらワード線WL及びビット線BLで選択されるメモリセルMCを有する。メモリセルマットMMのビット線BLには、ビット線BLを制御し、メモリセルMCのデータ消去、メモリセルMCへのデータ書き込み及びメモリセルMCからのデータ読み出しをするカラム制御回路2が電気的に接続されている。以下において、メモリセルMCのデータ消去及びメモリセルMCへのデータ書き込みをまとめて書き込み動作と呼び、メモリセルMCからのデータ読み出しを読み出し動作と呼ぶ。また、書き込み動作及び読み出し動作をまとめてアクセス動作と呼ぶ。カラム制御回路2は、ビット線BLを選択するカラムデコーダ2a、ビット線BLをアクセス動作に必要な電圧に設定するビット線ドライバ2bと、メモリセルMCに流れる電流を検知増幅してメモリセルMCが記憶するデータを判定するセンスアンプ部2cを有する。一方、メモリセルマットMMのワード線WLには、アクセス動作時にワード線WLを選択するロウ制御回路3が電気的に接続されている。ロウ制御回路3は、ワード線WLを選択するロウデコーダ3a、ワード線WLをアクセス動作に必要な電圧に設定するワード線ドライバ3bを有する。なお、このロウ制御回路3は、カラム制御回路2と共にアクセス回路に含まれる。図2は、メモリセルアレイ1の一部を示す斜視図である。メモリセルアレイ1は、クロスポイント型のメモリセルアレイである。メモリセルアレイ1のメモリセルマットMMは、平行に配設された複数のビット線BLと、これらビット線BLと交差する方向に平行に配設された複数のワード線WLを有する。ビット線BL及びワード線WLの各交差部には、両配線に挟まれるようにメモリセルMCが設けられている。メモリセルアレイ1は、前述の通り、このような複数のメモリセルマットMMが多層に積層されており、上下に隣接するメモリセルマットMM同士は、ワード線WL或いはビット線BLを共有している。図2の場合、メモリセルアレイ1の最下層のメモリセルマットMM0と、このメモリセルマットMM0の上に隣接するメモリセルマットMM1は、ビット線BL00~BL02を共有している。なお、以下において、例えば、ビット線BL00及びBL20のように、各メモリセルマットMMにおける同じ位置に配設されたビット線BLのまとまりをビット線グループと呼ぶ。同様に、ワード線WL00、WL10及びWL30のように、各メモリセルマットMMにおける同じ位置に配設されたワード線WLのまとまりをワード線グループと呼ぶ。また、1つのビット線グループ及び1つのワード線グループの交差部に配置されたメモリセルMCのまとまりをメモリセルグループと呼ぶ。以上説明したクロスポイント型のメモリセルアレイ1の場合、カラムデコーダ2a、ビット線ドライバ2b、センスアンプ部2c、ロウデコーダ3a、ワード線ドライバ3b、バスBUS等の周辺回路は、図3に示すように、メモリセルアレイ1の直下のシリコン基板に形成可能であり、これによって、この半導体記憶装置のチップ面積は、ほぼメモリセルアレイ1の面積に等しくすることができる。<メモリセルの概要>ここでは、実施形態に係る半導体記憶装置のメモリセルMCの概要について説明する。先ず、メモリセルMCの電圧印可で生じる状態変化について図4を用いて説明する。実施形態に係るメモリセルMCは、非対称の抵抗特性を持つ抵抗変化型のメモリセルであり、図4に示すように、抵抗体Rとダイオード部Dが積層された構造を持つ。なお、実施形態の説明では、図4に示されたメモリセルMCの上側の電極をアノードNa、下側の電極をカソードNc、抵抗体Rの上側の電極をアノードNar、下側の電極をカソードNcrと呼ぶ。また、ダイオード部DのアノードをNad、カソードをNcdで表わす。つまり、図4の場合、メモリセルMCは、抵抗体RのカソードNarとダイオード部DのアノードNadが接続された構造を持ち、抵抗体RのアノードNarをアノードNa、ダイオード部DのカソードNcdをカソードNcとする素子であると言える。また、アノードNaの電圧がカソードの電圧Ncよりも高いバイアスを順方向バイアス第1極性の電圧、アノードNaの電圧がカソードNcの電圧よりも低いバイアスを逆方向バイアス第2極性の電圧と呼ぶ。抵抗体Rは、非晶質シリコンからなるが、メモリセルMCは、抵抗体Rの非晶質シリコンのマトリックスの中に銀などの金属イオンが作る導電パスを形成し、この導通パスの状態によってデータを記憶する。実施形態では、この導通パスの事をフィラメントと呼ぶ。このフィラメントは、抵抗体Rの一方の電極から他方の電極へ延びるつららのようなものと考えることができる。図4の場合、フィラメントは、抵抗体RのアノードNar側から延びている。抵抗体Rは、フィラメントの状態に応じて、リセット状態、弱リセット状態w-reset、セット状態、バタフライ状態、及び溶断状態の5つの抵抗状態を持つ。更に、バタフライ状態には、弱バタフライ状態及び強バタフライ状態がある。同様に、メモリセルMCも抵抗体Rの抵抗状態に応じて、リセット状態、弱リセット状態、セット状態、バタフライ状態弱バタフライ状態及び強バタフライ状態、及び溶断状態の5つのセル状態を持つ。リセット状態とは、フィラメント先端が、カソードNcrからかなり離れている状態を言う。リセット状態の抵抗体Rは、高抵抗である。実施形態では、リセット状態をデータ‘1’に対応付ける。セット状態とは、フィラメント先端が、カソードNcrに適度に接触している状態を言う。セット状態の抵抗体Rは、アノードNar及びカソードNac間がフィラメントによって導通しているため、低抵抗である。実施形態では、セット状態をデータ‘0’に対応付ける。弱リセット状態w-resetとは、フィラメント先端が、僅かにカソードNcrから離れている状態を言う。つまり、弱リセット状態は、リセット状態とセット状態の中間状態である。弱リセット状態は不安定な状態であるため、弱リセット状態の抵抗体Rは、やがてより安定な状態であるリセット状態或いはセット状態に遷移する。弱バタフライ状態とは、セット状態と同様、フィラメント先端がカソードNcrに接触しており、且つ、セット状態と比較して、フィラメント先端がカソードNcrにより接触している状態を言う。なお、バタフライ状態のバタフライとは、抵抗体Rの電圧-電流特性のグラフの形状がチョウのハネの様な形状になるため、このように呼んでいる。強バタフライ状態とは、弱バタフライ状態と比較して、フィラメント先端とカソードNcrにより接触している状態を言う。溶断状態とは、バタフライ状態の抵抗体Rのフィラメントを電流により溶断させた状態を言う。抵抗体Rは、セット状態であっても、フィラメントの形成が不十分な場合、弱リセット状態に遷移し易くなる。そのため、実施形態では、フィラメントの形成が十分な弱バタフライ状態或いはそれに近い状態を利用する。なお、抵抗体Rが弱バタフライ状態或いはそれに近い状態の場合、アノードNar及びカソードNcr間はフィラメントによって導通しているため、抵抗体Rの電圧-電流特性の非対称性は失われている。そこで、実施形態では、前述のように、抵抗体R及びダイオード部DからなるメモリセルMCを用いる。ダイオード部Dは、ある一定の逆方向バイアスの印加によって抵抗がゼロになるブレークダウン特性を有するが、実施形態では、このダイオード部Dのブレークダウン特性も利用する。実施形態では、ダイオード部Dのブレークダウン特性が現れる電圧をブレークダウン電圧と言いVbdで表わす。また、抵抗体Rは、逆方向バイアスを掛けるとリセット状態に遷移するが、その時の電圧をリセット電圧と言いVresetで表す。つまり、抵抗体Rのフィラメントは、リセット電圧Vresetの逆方向バイアスによってほぼ解消されることになる。抵抗体Rのフィラメント及びダイオード部Dの振る舞いは、メモリセルMCに、ブレークダウン電圧Vbdよりも更に所定の電圧Vrstだけ高い電圧VbdVrstを印加した時に、抵抗体R内にフィラメントが形成されるか否かによって以下のように異なる。抵抗体Rがリセット状態の場合:メモリセルMCに印加された電圧VbdVrstは、抵抗体Rの空間δとダイオード部Dで分圧される。そのため、ダイオード部Dにはブレークダウン電圧Vbd以下、抵抗体Rの空間δにはリセット電圧Vreset以下の電圧しか掛からない。その結果、フィラメントの状態はほとんど変化せず、抵抗体Rはリセット状態で安定する。抵抗体Rが弱リセット状態の場合:抵抗体Rの空間δで生じる電圧降下が小さい間、ダイオード部Dにはブレークダウン電圧Vbdより高い電圧が掛かるため、ダイオード部Dはブレークダウンする。更に、抵抗体Rの空間δには、電圧Vrst以上の電圧が掛かるため、空間がδ~d×Vrst/Vreset程度になるまでフィラメントが縮小する。ここで、dはダイオード部DのアノードNad及び抵抗体RのアノードNar間の距離である。そのため、抵抗体Rの空間δが広がって抵抗が高くなり、抵抗体Rにおける電圧降下も大きくなる。その結果、ダイオード部Dには、ブレークダウン電圧Vbd以下の電圧しか掛らなくなり、抵抗体Rの空間δに掛かる電圧も電圧Vrst程度で安定することで、抵抗体Rはリセット状態に遷移する図中のa0。なお、電圧Vrstは、抵抗体Rが弱リセット状態とはならない程度でフィラメントの形成が安定するように設定しておく。抵抗体Rがセット状態或いは弱バタフライ状態の場合:メモリセルMCに電圧VbdVrst以上の電圧を印加すると、この電圧は、直接ダイオード部Dに掛かる。そのため、ダイオード部Dはブレークダウンし、フィラメントに大きな瞬間電流が流れる。この瞬間電流によって、抵抗体R内では、カソードNcrに対するフィラメントの接触部分が、その他の高抵抗部分よりも活性化され、フィラメントが解消し始める。そして、フィラメント先端がカソードNcrから離れると、弱リセット状態からの状態遷移と同じ過程を経て、抵抗体Rはリセット状態に遷移して安定する図中のa1。抵抗体Rが強バタフライ状態の場合:メモリセルMCに電圧VbdVrst以上の電圧を印可すると、この電圧は、直接ダイオード部Dに掛かる。そのため、ダイオード部Dはブレークダウンし、フィラメントに大きな瞬間電流が流れるが、これによってフィラメントが解消されることはない。抵抗体R内では、電流ヒューズの溶断と同様、ジュール熱によってフィラメントとその周辺の構造は破壊されている図中のa2。この場合、抵抗体Rの抵抗状態は変化しなくなる。つまり、メモリセルMCは、書き換えができない状態となる。但し、溶断状態のメモリセルMCは、高抵抗の開放状態と考えることができるため、以下で説明する実施形態に係るメモリセルMCへのアクセス方法において、他のメモリセルMCに悪影響を与えることはない。メモリセルMCをセット状態に設定するセット動作と、メモリセルMCからデータを読み出す読み出し動作は、メモリセルMCに順方向バイアスを掛けることで実現する。したがって、メモリセルMCが弱リセット状態か或いはリセット状態かは、メモリセルMCに所定の順方向バイアスを掛け、セット状態に遷移するか否かで判別することができる図中のa2。なお、セット状態のメモリセルMCは、ディスターブ等によって他の状態へ徐々に遷移するが、ダイオード部Dの存在により、メモリセルMCには大きな逆方向バイアスは掛からない。そのため、メモリセルMCの十分なリテンション特性を確保することができる。次に、実施形態に係るメモリセルMCの電圧-電流特性について説明する。なお、実施形態では、アノードNaにビット線BL、カソードNcにワード線WLが接続された場合についてメモリセルMCを例に説明する。アクセス動作の対象となるメモリセルを選択メモリセル、選択メモリセルに接続されたビット線を選択ビット線、その他のビット線を非選択ビット線、選択メモリセルに接続されているワード線を選択ワード線、その他のワード線を非選択ワード線と呼ぶ。また、ビット線の電圧をU、選択ビット線の電圧をUs、非選択ビット線の電圧をUu、ワード線の電圧をW、選択ワード線の電圧をWs、非選択ワード線の電圧をWuで表わす。図5中Aは、実施形態に係るメモリセルMCの回路記号であり、図5中Bは、実施形態に係るメモリセルMCの電圧-電流特性を示す図である。図中のグラフは、横軸にメモリセルMCに印加する電圧V、縦軸にメモリセルMCに流れるセル電流Iを取ったものである。抵抗体Rの電圧-電流特性は、アノードNar及びカソードNcr間の抵抗とフィラメントの状態によって決まるため、図中Bの太い実線gr0~gr3で示すように、電圧極性に対して対称的な電流特性を持つものとして近似している。また、ダイオード部Dの電圧-電流特性は、図中Bに示す太い実線gd0~gd2で示している。ダイオード部Dの電圧-電流特性は、図中Bに示す一点鎖線を対称軸とし、抵抗体Rの電圧-電流特性に対して電圧の正負を逆転して示している。ここで、図中Bの一点鎖線は、電圧Vが負の領域においては選択ワード線WLの電圧Wsを表わし、電圧Vが正の領域においては電圧Us-Vf電圧Vfは、ダイオード部Dの順電圧を表わすを表している。つまり、メモリセルMCの抵抗体Rの電圧-電流特性と、ダイオード部Dの電圧-電流特性を見るときでは、電圧Vの横軸の向きを逆にして見る必要がある。始めに、セット状態及びリセット状態間を遷移する際の抵抗体Rの電圧-電流特性について説明する。リセット状態の抵抗体Rに順方向バイアスを掛けた場合図中のgr2、印加電圧Vが0V近傍からセット電圧Vsetまでの範囲では、抵抗体Rはリセット状態のままであり、セル電流Iは印加電圧Vの変化に応じて可逆的に変化する図中のa0。そして、印加電圧Vがセット電圧Vset以上になると、抵抗体Rは、リセット状態からセット状態に非可逆的に遷移するセット動作図中のa1。リセット状態の抵抗体Rに逆方向バイアスを掛けた場合図中のgr0、抵抗体Rに流れるセル電流Iは印加電圧Vの変化に応じて可逆的に変化する図中のa2。しかし、リセット状態の抵抗体Rは、逆方向バイアスを掛けている限り、印加電圧Vを大きくしていってもセット状態に遷移しない。一方、セット状態の抵抗体Rに逆方向バイアスを掛けた場合図中のgr0、印加電圧Vから電圧-Vresetまでの範囲では、抵抗体Rはセット状態のままであり、抵抗体Rに流れるセル電流Iは印加電圧Vの変化に応じて可逆的に変化する図中のa2。そして、印加電圧Vが電圧-Vreset以下になると、メモリセルMCの状態は、セット状態からリセット状態に非可逆的に遷移するリセット動作。続いて、弱リセット状態及びリセット状態間を遷移する際の抵抗体Rの電圧-電流特性について説明する。なお、弱リセット状態からの状態変化及び弱リセット状態への状態変化弱リセット動作については、図中Bにおいて太い破線で示している。抵抗体Rは、電圧-Vresetの大きさ以下の電圧Vが印加されている限り、リセット状態を維持する図中のa3。この特性は、概ねセット電圧Vset以上の電圧Vが印加されるまで、印加電圧Vに対して可逆的に維持される。抵抗体Rは、セット電圧Vset以上の電圧Vが印加されると、セット状態に遷移する。この場合、抵抗体Rにセット電圧Vsetよりもかなり大きな電圧を印加するか、セット電圧Vsetを長時間印加するかでない限り、セット状態が維持される。セット状態の抵抗体Rに、0Vに近い電圧-Vwrst以下では、Vwrstを弱リセット電圧と呼ぶを印加すると、抵抗体Rは、セット状態から弱リセット状態に徐々に遷移する図中のa4。この弱リセット状態の抵抗体Rの電圧-電流特性は、リセット状態のそれと近似している。但し、弱リセット状態の抵抗体Rの場合、リセット状態の抵抗体Rとは異なり、セット電圧Vsetよりも小さい読み出し電圧Vreadを印加するだけで、セット状態に遷移する。電圧-Vwrst及び読み出し電圧Vreadの範囲の電圧変化では、電圧印加履歴によって、抵抗体Rの状態はセット状態ともリセット状態とも定まらない。そのため、抵抗体Rが弱リセット状態か否かの判別は、電圧-Vwrstから読み出し電圧Vreadまでの範囲を僅かに超えた電圧Vを印加して、メモリセルMCの抵抗変化をモニタする必要がある。続いて、以上で説明した抵抗体Rの電圧-電流特性を前提に、実施形態に係るメモリセルMCの電圧-電流特性について説明する。電圧Vが負の領域の場合、ダイオード部Dには逆方向バイアスが掛かる。この場合、ブレークダウン電圧Vbdに電圧Vrstを加えた電圧VbdVrstが、抵抗体Rの電圧-電流特性図中のgr0及びgr1とダイオード部Dの電圧-電流特性図中のgd0の交点図中のc0及びc1において適当に分圧された上で、抵抗体R及びダイオード部Dに印加される。電圧Vが正の領域の場合、ダイオード部Dには順方向バイアスが掛かる。この場合、抵抗体Rの電圧-電流特性図中のgr2及びgr3と、この抵抗体Rの電圧-電流特性とは逆の大きな傾きを持つダイオード部Dの電圧-電流特性図中のgd1及びgd2との交点図中のc2~c5によってメモリセルMCの状態が決まる。メモリセルMCをリセット状態に遷移させる場合:選択ワード線WLの電圧Wsがブレークダウン電圧Vbd以上になるように、選択ワード線WLに対して電圧VbdVrstを設定する。電圧Vrstは、セット状態から遷移した抵抗体Rの抵抗状態が、読み出し動作における電圧設定によって、再びセット状態に遷移せず、リセット状態に遷移するような電圧である。選択ワード線WLにこのような電圧を設定することで、抵抗体Rは、浅いリセット状態により近い弱リセット状態に遷移するため、ダイオード部Dのブレークダウンは解消される。そして、抵抗体Rに掛かる電圧がその分上昇し、抵抗体Rはリセット状態に遷移する。そして、抵抗体Rの抵抗が上がり、ダイオード部Dに掛かる電圧が小さくなるため、抵抗体Rには更に電圧が掛かる。その結果、メモリセルMCはリセット状態に近づき安定する。メモリセルMCをセット状態に遷移させる場合:選択ビット線BLに対して電圧VsetVfを設定する。この場合、リセット状態の抵抗体Rにセット電圧Vsetが掛かるため、抵抗体Rはセット状態に遷移する。抵抗体Rがリセット状態からセット状態に遷移する際のセル電流Iは、ダイオード部Dの電圧-電流特性図中のgd2とセット状態の抵抗体Rの電圧-電流特性図中のgr3の交点図中のc5で決まる値となる。読み出し動作の場合:選択ビット線BLの電圧Usを電圧VreadVf程度に設定する。ここで、読み出し電圧Vreadは、電圧Vrstの印加によってリセット状態に遷移したメモリセルMCが、再びセット状態に遷移する最低の電圧よりも低い電圧である。これによって、リセット状態の抵抗体Rには、ダイオード部Dの順電圧Vfが引かれた電圧Vread以下の電圧しか掛からないため、抵抗体Rはセット状態に遷移しない。セル電流Iは、抵抗体Rの電圧-電流特性図中のgr2及びgr3とダイオード部Dの電圧-電流特性図中のgd1の交点によって決まる。そのため、抵抗体Rがセット状態かリセット状態かによって、異なる2つの電流値が存在する図中のc2及びc3。この電流値の違いによって、アクセス回路は、メモリセルMCの状態を判別することができる。また、メモリセルMCのデータ保持中に、ディスターブによって浅いリセット状態により近い弱リセット状態に遷移したメモリセルMCは、図中Bの太い点線で示すように、この印加電圧VreadVf程度でもセット状態に再遷移する。そのため、アクセス回路は、メモリセルMCのセル状態をセット状態として読み出すため、リテンション特性も良好となる。[アクセス動作]ここでは、実施形態に係る半導体記憶装置のメモリセルMCに対するアクセス動作について説明する。以下の説明では、例として、3×3個のメモリセルMCからなるメモリセルマットMMが複数積層されたメモリセルアレイ1を用い、ビット線BL21を選択ビット線、ワード線WL11を選択ワード線、これらビット線BL21及びワード線WL11に接続されたメモリセルMC211を選択メモリセルとしたアクセス動作について説明する。図6は、選択メモリセルMC211を含むメモリセルグループの回路図である。選択メモリセルMC211を含むメモリセルグループは、ビット線BL01及びBL21からなるビット線グループと、ワード線WL11及びWL31からなるワード線グループの交差部に位置している。選択メモリセルMC211は、メモリセルマットMM2に属している。メモリセルマットMM2は、下層のメモリマットMM0とワード線WL11を共有し、上層のメモリセルマットMM3とビット線BL21を共有している。そのため、メモリセルマットMM2の選択メモリセルMC211は、メモリセルマットMM1のメモリセルMC111及びメモリセルマットMM3のメモリセルMC311に対して、上下を逆向きにして形成されている。実施形態では、選択ビット線BL及び選択ワード線WLを固定電圧に設定し、非選択ビット線BL及び非選択ワード線WLをフローティング状態にすることで、メモリセルMCへのアクセスを実現している。以下では、このアクセス動作の方式をフローティングアクセス方式と呼ぶ。先ず、アクセス動作を説明する前提となるスタンバイ動作ホールド動作について説明する。スタンバイ動作は、メモリセルMCにアクセスする前の状態、即ち、メモリセルMCのセル状態を保持するための動作である。図7は、実施形態に係るスタンバイ動作時のメモリセルアレイ1のバイアス状態を示す図である。スタンバイ動作では、全てのビット線BLの電圧U及び全てのワード線WLの電圧Wを接地電圧Vss或いはそれに近い電圧Vsに設定する。このバイアス状態によって、メモリセルアレイ1内の全てのメモリセルMCにはバイアスが掛からない。その結果、全てのメモリセルMCのセル状態データが保持される。電圧Vsは、実際には定まらない電圧であり、メモリセルアレイ1が電源から切り離された場合、全てのビット線BL及びワード線WLはフローティング状態になる。また、メモリセルアレイ1が電源に接続された場合、全てのビット線BLの電圧U及び全てのワード線WLの電圧Wは、接地電圧Vssそのものと一致する。次に、フローティングアクセス方式のアクセス動作について説明する。フローティングアクセス方式のアクセス動作は、アクティブスタンバイフェーズ及びアクセスアクティブフェーズからなる。始めに、アクティブスタンバイフェーズについて説明する。アクセススタンバイフェーズは、メモリセルMCに実際にアクセスする前段階の過程である。図8は、実施形態に係るアクセス動作のアクティブスタンバイフェーズ時のメモリセルアレイ1のバイアス状態を示す図である。図中のVdは、セット電圧Vsetやリセット電圧Vreset或いはそれに近い電圧である。Δは、リセット電圧Vresetの1/3以下の電圧であり、リセット状態やセット状態に遷移する電圧に対するマージン電圧となる。例えば、メモリセルMCの抵抗体Rは、リセット電圧Vresetが印加されるとリセット状態に遷移するが、電圧Vreset-Δが印加されてもリセット状態に遷移することはない。アクティブスタンバイフェーズでは、メモリセルマットMMの全てのビット線BL及びワード線WLを固定電圧に設定するが、この電圧は、読み出し動作、セット動作及びリセット動作毎に異なる。読み出し動作及びセット動作のアクティブスタンバイフェーズ時のメモリセルアレイ1のバイアス状態は同じである。即ち、図8に示すようように、選択ビット線BL21及び選択ワード線WL11を電圧Us=Ws=Vd/2に設定し、その他の非選択ビット線BL及び非選択ワード線WLをWu≧Uu2Δの関係が成立する電圧に設定する。リセット動作のアクティブスタンバイフェーズ時では、選択ビット線BL21及び選択ワード線WL11をWs≧Us2Δの関係が成立する電圧に設定し、その他の非選択ビット線BL及び非選択ワード線WLを電圧Uu=Wu=Vd/2に設定する。これらの電圧設定は、仮に、隣接ビット線間或いは隣接ワード線間の容量性カップリングが100であっても、非選択メモリセルMCの状態が誤遷移しない設定となっている。なお、フローティングアクセス方式によるアクセス動作が有効に働くためには、メモリセルMCのセル状態に依らず、メモリセルMCの逆方向バイアスにおける電圧-電流特性と、リセット状態のメモリセルMCの電圧-電流特性がほぼ同じであることを要する。続いて、アクセスアクティブフェーズについて説明する。図9は、実施形態に係るセット動作のアクセスアクティブフェーズ時のメモリセルアレイ1のバイアス状態を示す図である。なお、図中の~は、ビット線BL或いはワード線WLがフローティング状態であることを表わす。例えば、図中のWu~は、電圧Wuに設定されていたワード線WLがフローティング状態になった場合を表わしている。セット動作の場合、アクセスアクティブフェーズでは、アクティブスタンバイフェーズで設定された非選択ビット線BL及び非選択ワード線WLをフローティング状態Uu~及びWu~にし、選択ビット線WL21を電圧VsetVf、選択ワード線WL11を接地電圧Vssに設定する。その結果、選択メモリセルMC211のセル状態に依らず、選択メモリセルMC211はセット状態に遷移する。そして、選択メモリセルMC211がセット状態に遷移すると、選択ビット線BL21に設けられた電流制限回路詳細については後述するの働きによって、選択ビット線BL21がほとんどフローティング状態になる。その結果、選択ビット線BL21の電圧Usは、接地電圧Vssに向けて放電されることになる。図10は、実施形態に係る読み出し動作のアクセスアクティブフェーズ時のメモリセルアレイ1のバイアス状態を示す図である。読み出し動作の場合、アクセスアクティブフェーズでは、アクティブスタンバイフェーズで設定された非選択ビット線BL及び非選択ワード線WLをフローティング状態Uu~及びWu~にする。また、選択ビット線BLを電圧VreadVfに設定し、選択ワード線WLを接地電圧Ws=Vssに設定する。その結果、選択メモリセルMC211が浅い弱リセット状態であった場合のみ、選択メモリセルMC211がセット状態に遷移する。そして、選択メモリセルMCがセット状態に遷移すると、選択ビット線BLに設けられた後述する電流制限回路の働きによって、選択ビット線BL21がほとんどフローティング状態になる。その結果、選択ビット線BL21の電圧Usは、接地電圧Vssに向けて放電されることになる。図11は、実施形態に係るリセット動作のアクセスアクティブフェーズ時のメモリセルアレイ1のバイアス状態を示す図である。リセット動作の場合、アクセスアクティブフェーズでは、アクティブスタンバイフェーズにおいて電圧Uu=Wu=Vd/2で設定されていた非選択ビット線BL及び非選択ワード線WLをフローティング状態にする。また、選択ビット線BL21を接地電圧Us=Vss、選択ワード線WL11をWs>VbdVrstの関係が成立する電圧に設定する。その結果、選択メモリセルMC211の抵抗体Rには、電圧Vrstの逆方向バイアスが掛かるため、抵抗体Rは、現在の抵抗状態に依らず、リセット状態に近い状態に遷移する。なお、高い電圧を用いることができる場合、電圧Vrstをほぼリセット電圧Vresetとしても良い。この場合、抵抗体R内のフィラメントが非常に小さく縮小し、メモリセルMCをほぼ完全なリセット状態に設定できる。[メモリセルの構造]ここでは、実施形態に係る半導体記憶装置のメモリセルMCの構造について説明する。先ず、実施形態に係るメモリセルMCの構造を説明する前提として、比較例に係るメモリセルMC ́、MC ́ ́の構造について説明する。図12、図13は、比較例に係るメモリセルMC ́、MC ́ ́の構造及びこれらメモリセルMC ́、MC ́ ́の電圧-電流特性を示す図である。なお、図12中A、図13中Aにおいて、ケース1はフィラメント先端が対向電極抵抗体のカソードに接触していない場合、ケース2はフィラメント先端が対向電極に接触している場合のそれぞれの抵抗体R及びダイオード部D寄生ダイオードDpの様子を示している。また、図12中B、図13中B内の符号は、図5中B内の符号と対応しており、必要に応じて参照するものとする。電圧Vに対して非対称な電圧-電流特性を持つメモリセルの一つにイオンメモリがある。イオンメモリは、非晶質シリコンa-Si中に金属イオンを導入して導電性のフィラメントを形成することで、抵抗体Rの抵抗を変える。比較例に係るメモリセルMC ́、MC ́ ́は、いずれもビット線BL側から見て、ビット線BL/メタル電極Metal/非晶質シリコンa-Si/対向電極/ワード線WLの順番の積層構造を持つ。但し、メモリセルMC ́は、対向電極としてp型シリコンpSi、メモリセルMC ́ ́は、対向電極としてn型シリコンnSiを用いている。このようなメモリセルMC ́、MC ́ ́の構造の違いによって、2つのメモリセルMC ́、MC ́ ́には、ダイオード部Dの特性、特に、その向きに違いが出ると考えられる。純度の高い非晶質シリコンを用いた場合、非晶質シリコンに接触する結晶シリコンのキャリアの特性によってダイオード部Dとなる寄生ダイオードDpが現れる。ホールをキャリアとするp型シリコンの場合、非晶質シリコン側が相対的にn型となり、寄生ダイオードDpのカソードになるため、メモリセルMC ́は、ビット線BL側に寄生ダイオードDpのカソードが繋がった構造となる。一方、電子がキャリアとするn型シリコンの場合、非晶質シリコン側が相対的にp型となり、寄生ダイオードDpのアノードになるため、メモリセルMC ́ ́は、ビット線BL側に寄生ダイオードDpのアノードが繋がった構造となる。メモリセルMC ́、MC ́ ́に対して順方向バイアスを掛けた場合、メタル電極から対向電極に向けてフィラメントがつららのように伸びていくとする。このメモリセルMC ́、MC ́ ́に対する順方向バイアスは、メモリセルMC ́の寄生ダイオードDpにとって逆方向バイアスとなり、メモリセルMC ́ ́の寄生ダイオードDpにとって順方向バイアスとなる。そのため、メモリセルMC ́とメモリセルMC ́ ́のフィラメントの形成条件を同じにする場合、寄生ダイオードDpのブレークダウン電圧をVbd、順電圧をVfとすると、メモリセルMC ́に接続されたビット線BLの電圧UsとメモリセルMC ́ ́に接続されたビット線BLの電圧Usには、電圧Vbd-Vf程度の差が生じる。これは、メモリセルMC ́のようにp型シリコンを対向電極とした場合、ブレークダウン電圧Vbdを余分に必要とする一方、メモリセルMC ́ ́のようにn型シリコンを対向電極とした場合、順電圧Vfを余分に必要とするためである。フィラメントが対向電極に接触すると、寄生ダイオードDpの効果が弱くなるため、フィラメント自身の電圧-電流特性の影響が強くなり、図12中b、図13中bの白抜き矢印で示すように、抵抗体RのアノードNarとカソードNcrの間の電圧が上昇し、フィラメントが成長する。具体的には、非晶質シリコンに対して、メモリセルMC ́の場合には更にブレークダウン電圧Vbd程度、メモリセルMC ́ ́の場合には更に順電圧Vf程度だけ大きい電圧が掛かるため、フィラメントの形成が促進されることになる。読み出し動作時に弱リセット状態のメモリセルがセット状態に再遷移するのはこれが要因となる。読み出し動作では、寄生ダイオードDpのブレークダウン寸前の状態と、フィラメントに流れる電流が釣り合う。フィラメントが成長して寄生ダイオードDpの効果が弱くなると、フィラメントに掛かる電圧は一気に増大し、フィラメントの成長が促進されるからである。メモリセルMC ́、MC ́ ́がリセット状態の場合、フィラメント先端が対向電極と十分に離れているため、フィラメントが多少成長しても、対向電極に到達しない。逆に、フィラメントが若干成長することでセル電流が増大し、寄生ダイオードDpに掛かる電圧は大きくなる。そのため、フィラメントに掛かる電圧は減少し、フィラメントの形成は抑制される。その結果、メモリセルMC ́、MC ́ ́のリセット状態は維持される。メモリセルMC ́、MC ́ ́に対して逆方向バイアスを掛けた場合であって、フィラメント先端が対向電極に接触している場合、寄生ダイオードDpの効果が非常に弱いため、メモリセルMC ́、MC ́ ́に印加した電圧の効果がすぐに現れる。その結果、フィラメントは、溶断されるか、或いは細くなり対向電極から離れる。フィラメントが溶断された場合、抵抗体Rは、破壊されていきなり高抵抗化する。以降、セル状態は固定化され、メモリセルMC ́、MC ́ ́は不良セルとなる。フィラメントが細くなり対向電極から離れた場合、寄生ダイオードDpが現れて、抵抗体Rの電圧-電流特性図中のgr0と寄生ダイオードDpの電圧-電流特性図中のgd0の交点図中のc0の位置で安定する。フィラメントが縮小してセル電流Iが減ると、寄生ダイオードDpの電圧-電流特性にしたがって、メモリセルMC ́、MC ́ ́はリセット状態に落ち着く。このように、フィラメントに掛かる電圧によって、メモリセルMC ́、MC ́ ́がリセット状態に遷移するか否かが決定し、ワード線WLに十分に高い電圧を印加すればフィラメントがほぼ消失したリセット状態が得られる。具体的には、リセット電圧Vresetによってフィラメントが完全に消失するとすると、ワード線WLに印加する電圧Wは、メモリセルMC ́の場合は電圧VresetVf程度、メモリセルMC ́ ́の場合は電圧VresetVbd程度となる。メモリセルMC ́ ́のように、対向電極にn型シリコンを用いてダイオード成分を持たせた場合、フィラメントが対向電極にしっかり接触していると、メモリセルに逆方向バイアスを掛けた時に抵抗体Rが高抵抗に見えるような電圧-電流特性の非対称性が得られない。そこで、メモリセルをセット状態に設定した後、必ずフィラメントが対向電極から僅かに離れた弱リセット状態にしておく。これによって、メモリセルの電圧-電流特性の非対称性を維持することができ、前述のフローティングアクセス方式のアクセス動作を使用することができる。しかし、弱リセット状態は不安定なセル状態であるため、メモリセルの良好なリテンション特性を得ることができず、不揮発なデータ記憶の実現が困難となる。そこで、実施形態に係るメモリセルMCには、比較例に係るメモリセルMC ́、MC ́ ́とは異なり、pn接合を構成することで積極的にダイオードを設ける。次に、実施形態に係るメモリセルMCの構造及び電圧-電流特性について図14を用いて説明する。フローティングアクセス方式のアクセス動作を有効に利用するには、非選択メモリセルMCを経由して選択ビット線BL及び選択ワード線WL間に流れる電流の最短パス以下、最短電流パスと呼ぶに逆方向バイアスが掛かる非選択メモリセルMCが存在し、且つ、メモリセルMCの電圧-電流特性が電圧の極性に対して非対称であることを要する。即ち、逆方向バイアスが掛かる非選択メモリセルMCは、見かけ上、高抵抗である必要がある。一方、フィラメントの形成によって抵抗が変化するメモリセルMCでは、フィラメントがメタル電極及び対向電極間の電流パスとなるため、メモリセルMCの電圧-電流特性は、非対称性を失うことになる。そのため、データ保持に、安定した低抵抗の状態を使用するとフローティングアクセス方式のアクセス動作を有効に利用することができない。フローティングアクセス方式のアクセス動作は、消費電流の増大を招来することなくメモリセルアレイ1の規模を拡大できるアクセス方法であり、半導体記憶装置の大規模化には大変有用な技術である。そこで、実施形態では、フローティングアクセス方式のアクセス動作を有効に利用するために、メモリセルMCに積極的にダイオードの構造を組み込む。具体的には、メモリセルMCの対向電極をpn接合の構造にする。図14中Aは、実施形態に係るメモリセルMCの構造を示す図である。なお、図14中Aにおいて、ケース1はフィラメント先端が対向電極抵抗体のカソードに接触していない場合、ケース2はフィラメント先端が対向電極に接触している場合のそれぞれの抵抗体R及びダイオード部DダイオードDr及び寄生ダイオードDpの様子を示している。メモリセルMCに対して逆方向バイアスを掛けた時に、このバイアスが逆方向バイアスとなるような向きにダイオードDrを設ける必要がある。そのため、メモリセルMCの対向電極は、ワード線WLから非晶質シリコンに向かって、n型シリコン/p型シリコンの多結晶シリコンの構造とする。非晶質シリコンに何もドープされていない場合、p型シリコンと非晶質シリコンの界面では、ダイオードDrとは逆方向の寄生ダイオードDpができる。この寄生ダイオードDpは、フィラメントが接触することで、ほぼ消滅する性質を有する。次に、実施形態に係るメモリセルMCの電圧-電流特性について説明する。図14中Bは、図14中Aに示すメモリセルMCの電圧-電流特性である。始めに、メモリセルMCに逆方向バイアスを掛けた場合について説明する。なお、説明を簡単にするために、寄生ダイオードDpのブレークダウン電圧Vbdや順電圧Vfの値は、ダイオードDrと同じとする。メモリセルMCがセット状態の場合、選択ワード線WLの電圧Wsがブレークダウン電圧Vbdを電圧Vrst程度超えると、フィラメントに電流が流れ、フィラメントは、急速に細くなって対向電極との接触が断たれる。これによって、逆方向バイアスに対して順方向の寄生ダイオードDpが現れる。この場合、ダイオード部Dの電圧-電流特性は、図中のgd0rで示す特性から、図中のgd0pで示す特性に変化する図中のa10。これによって、フィラメントに掛かる電圧は減るものの、フィラメントが細くなっていく。そして、フィラメントの抵抗とフィラメントの細さが釣り合ったリセット状態で、メモリセルMCのセル状態が安定する。メモリセルMCが最初からリセット状態であった場合、寄生ダイオードDpが流せる電流によって決まる電圧がフィラメントに印加され、フィラメントの形成が所定の状態で落ち着く。また、選択ワード線WLの電圧Wsがブレークダウン電圧Vbd程度までは、フィラメントには電圧がほとんど掛からず電流が流れないため、メモリセルMCのセル状態の変化は生じず、メモリセルMCのリテンション特性に大きな影響をない。なお、メモリセルMCがゼロバイアス近くで自然に遷移するような浅いセット状態の場合、メモリセルMCが弱リセット状態に遷移する場合もある。しかし、以下で説明するように、メモリセルMCのセル状態が浅いセット状態に遷移するのは、非動作時の温度や外来ノイズによるディスターブを主な要因とするものであり、実施形態に係るアクセス動作を用いた場合、メモリセルMCが浅いセット状態にはなりにくい。続いて、メモリセルMCに順方向バイアスを掛けた場合について説明する。メモリセルMCがリセット状態の場合、フィラメントが対向電極に接触していないため、非晶質シリコンと対向電極との境界には寄生ダイオードDpが現れる。ここで、選択ワード線WLの電圧Wsよりも電圧VsetVbdVf程度大きい電圧を選択ビット線BLに印加する。この場合のバイアスは、ダイオードDrにとって順方向バイアスとなるため、寄生ダイオードDpがブレークダウンを起こして、フィラメントが成長する。そして、フィラメントが対向電極に繋がりメモリセルMCがセット状態に遷移すると、寄生ダイオードDpが消失するため、ダイオード部Dの電圧-電流特性は、図中のgd2pで示す特性から、図中のgd2rで示す特性に変化し図中のa12、この特性にしたがったセル電流Iが流れることになる。そして、更に、フィラメントに電圧が掛かると、フィラメントは更に成長するが、この場合、メモリセルMCに過電流が流れないように電流制限回路が働くことになる。読み出し動作では、選択ワード線WLの電圧Wsよりも電圧VreadVbdVf程度大きい電圧を選択ビット線BLに印加する。メモリセルMCがセット状態の場合、寄生ダイオードが消失するため、ダイオード部Dの電圧-電流特性図中のgd1rと、セット状態の抵抗体Rの電圧-電流特性図中のgr3の交点図中のc3で決まるセル電流Iが流れる。その結果、電流制限回路が働き、これによって、メモリセルMCがセット状態であることを判別できる。対向電極からフィラメントが離れている場合、メモリセルMCのセル状態としてリセット状態と弱リセット状態が考えられる。メモリセルMCがリセット状態の場合、ブレークダウン寸前の寄生ダイオードDpの電圧-電流特性図中のgd1pと、リセット状態の抵抗体Rの電圧-電流特性図中のgr2の交点図中のc2で決まるセル電流Iで安定する。そのため、フィラメントが若干成長しても、フィラメントに掛かる電圧が減少するため、フィラメントの成長は抑制される。その結果、メモリセルMCがリセット状態であることを判別できる。一方、メモリセルMCが弱リセット状態の場合、ブレークダウン寸前の寄生ダイオードDpの電圧-電流特性図中のdg1pとリセット状態の抵抗体Rの電圧-電流特性図中のgr2の交点図中のc2で決まるセル電流Iによって、フィラメントは成長する。そして、フィラメントが対向電極に接触すると、ダイオード部Dの電圧-電流特性が、図中のgd1pで示す特性から図中のgd1rで示す特性に一気に変化する図中のa11。そのため、フィラメントに掛かる電圧が上昇し、抵抗体Rがセット状態に遷移する。これによって電流制限回路が働き、メモリセルMCがセット状態であるとことを判別することができる。図15は、実施形態に係る他のメモリセルMCの構造及びこのメモリセルMCの電圧-電流特性を示す図である。図15に示すメモリセルMCは、図14に示すメモリセルMCに対して非晶質シリコンを僅かにp型にさせたもの図中のaSip-であり、これによって、寄生ダイオードDpの影響を無視できるようにしている。つまり、図14中Bに示すgd0p、gd1p及びgd2pで示すダイオード部Dの電圧-電流特性を無くすものであり、選択ビット線BLや選択ワード線WLに印加する電圧Us、Wsを小さくすることができる。その結果、フィラメントに掛かる電圧の変化も小さくなるため、メモリセルMCの動作がより安定する。[アクセス回路]ここでは、実施形態に係る半導体記憶装置のアクセス回路について説明する。始めに、アクセス回路のセンスアンプ部2cについて説明する。このセンスアンプ部2cを用いることで、前述のセット動作或いは読み出し動作を実現することができる。基本的には、メモリセルMCの状態は、リセット状態或いはセット状態弱リセット状態を含むのいずれかである。そして、弱リセット状態のメモリセルMCをセット状態に遷移させる読み出し動作は、セット動作と大きな差はない。但し、読み出し動作では、リセット状態のメモリセルMCをセット状態に遷移させないことが重要であるため、その点において、セット動作と読み出し動作とではビット線BLに設定する電圧が異なる。具体的には、セット動作の場合、選択ビット線BLをセット電圧Us=VsetVbdVfに設定し、読み出し動作の場合、選択ビット線BLを読み出し電圧Us=VreadVbdVfに設定する。一方、非選択ビット線BLは電圧Uu=Vset/2でフローティング状態Uu~になる。図16は、実施形態に係るセンスアンプ部2cの回路図である。このセンスアンプ部2cは、選択ビット線BLに流れる電流を制限する電流制限回路110と、選択メモリセルMCの状態を検知する状態検知回路120を有する。ビット線BLには、電流制限回路110と電気的に接続するNMOS型のトランジスタQN101と、電圧Uuの端子と電気的に接続するNMOS型のトランジスタQN102が接続されている。トランジスタQN101は、制御信号startによって制御され、トランジスタQN102は、制御信号startと逆論理の制御信号/startによって制御される。これによって、制御信号start=‘L’の間、ビット線BLは電圧Uuに設定され、制御信号start=‘H’になると、ビット線BLは電流制限回路110が接続される。電流制限回路110は、ダイナミックなカレントミラー回路によって構成されている。この電流制限回路110は、電圧Usの端子及びビット線BL間に設けられたPMOS型のトランジスタQP111と、インバータIV111を構成するPMOS型のトランジスタQP112及びNMOS型のトランジスタQN111を有する。インバータIV111の入力、出力は、それぞれビット線BL、トランジスタQP111のゲートに接続されている。なお、以下において、インバータIV1の出力をノードgと呼ぶこともある。メモリセルMCがセット状態に遷移すると、メモリセルMCの抵抗の低下に伴って、ビット線BLの電圧が低下する。この場合、インバータIV111の入力の電圧が低下するため、それに伴ってインバータIV111の出力が上昇する。その結果、トランジスタQP111のゲート電圧が上昇し、トランジスタQP111に流れる電流が制限されることになる。つまり、電流制限回路110を用いることで、メモリセルMCの抵抗の低下に伴い、ビット線BLに流れる電流が制限し、最終的に電圧Usの端子とビット線BLとを切り離すことができる。なお、トランジスタQP111に設定される電圧Usは、弱リセット動作時と読み出し動作時で大きく異なるため、そのダイナミックレンジを確保するため、インバータIV111は、定電流接続されたPMOS型のトランジスタQP101によって電流を絞った上で駆動される。状態検知回路120は、メモリセルMCの状態を検知しモニタする回路であり、モニタ結果を出力信号setとして出力する。セット動作の場合、この出力信号setをセット動作完了の信号として用いる。この状態検知回路120は、トランジスタQP101及び接地電圧Vssの端子間に直列接続されたPMOS型のトランジスタQP121及びNMOS型のトランジスタQN121、並びに、電源電圧Vddの端子及び接地電圧Vssの端子間に直列接続されたインバータIV121を構成するPMOS型のトランジスタQP122及びNMOS型のトランジスタQN122を有する。トランジスタQP121のゲートは、ノードgに接続されている。トランジスタQN121のゲートは、トランジスタQP122及びQN122の接続ノードに接続されている。トランジスタQP122及びQN122のゲートは、共にトランジスタQP121及びQN121の接続ノードに接続されている。また、状態検知回路120は、トランジスタQP121及びQN121の接続ノードと接地電圧Vssの端子との間に設けられたトランジスタQN123、並びに、トランジスタQP122及びQN122の接続ノードと接地電圧Vssの端子との間に設けられたNMOS型のトランジスタQN124を有する。トランジスタQN123のゲートは、ノードgに接続されている。トランジスタQN124は、制御信号/startで制御される。この構成の場合、トランジスタQP122及びQN122の接続ノードの信号が出力信号setとなる。制御信号/start=‘H’の間、電流制限回路110は働いていないが、この時、トランジスタQN124の働きによって、出力信号setは初期状態となる。メモリセルMCの抵抗が低下しビット線BLに供給される電流が制限されていくと、ノードgの電圧が上昇し、トランジスタQN123がオンになる。これによって、インバータIV121の入力が‘L’になり、出力信号set=‘H’になる。これによって、メモリセルMCの状態がセット状態に遷移したことを検知できる。実施形態に係るアクセス回路は、メモリセルマットMM内の複数のメモリセルMCに対して同時にアクセスすることができるが、このアクセスの際に出力信号setを利用する。具体的には、セット動作の場合、全ての選択メモリセルMCがセット状態に遷移したことを示す合図として利用できる。アクセス回路は、同時アクセスする全ての選択メモリセルMCそれぞれに対応する出力信号setを利用し、全ての選択メモリセルMCのセット状態への遷移を検知した時点で、セット動作を完了する。そして、選択メモリセルMCを弱リセット状態に遷移させるべく選択ワード線WLを所定の電圧に設定する。また、読み出し動作の場合、アクセス回路は、所定の時間内に、対応する出力信号setが立ち上がったメモリセルMCを弱リセット状態、対応する出力信号setが立ち上がらなかったメモリセルMCをリセット状態と判定し、メモリセルMCが保持するデータを読み取る。図17は、実施形態に係るセンスアンプ部2cの回路図である。この回路は、図11に示す電流制限回路110及び状態検知回路120からなる構成を、ビット線ブロックBLBに対応させた回路である。なお、ビット線ブロックBLBとは、複数のビット線BLからなるまとまりの事である。ビット線ブロックBLBについては後で詳述する。以下において、この回路をSSCC回路ブロックと呼ぶこともある。SSCC回路ブロックは、図16に示す電流制限回路110及び状態検知回路120を有する。但し、電流制限回路110のトランジスタQP111のドレインにビット線ブロックBLBのノードNBLBが接続されている。また、SSCC回路ブロックは、電圧Usの端子及びノードNBLB間に、制御信号RSで制御されるNMOS型のトランジスタQN201を有する。ビット線ブロックBLBが複数同時に選択されて、それぞれのビット線ブロックBLBに対応するSSCC回路ブロックが同時に働くことで、メモリセルMCへの同時並列アクセスを実現できる。これによって、書き込み動作或いは読み出し動作時のデータ転送レートを稼ぐことができる。リセット動作の際、信号RS=‘H’にし、選択ビット線BLを接地電圧Us=Vss、選択ワード線WLをリセット電圧Ws=VresetVbdVfに設定すると、SSCC回路ブロックは非活性化される。この場合、出力信号setも‘H’で固定される。次に、実施形態に係るカラムデコーダ2a及びロウデコーダ3aについて説明する。図18は、実施形態に係るメモリセルアレイ1並びにセンスアンプ部2c、カラムデコーダ2a及びロウデコーダ3aの構成を示す図である。実施形態に係るアクセス動作では、メモリセルマットMMからワード線WLを1本だけ選択すると共に、複数のビット線BLを選択することで、複数のメモリセルMCに対する同時アクセスを実現している。カラムデコーダ2aは、複数のビット線ブロック内デコーダBLBDを有する。このビット線ブロック内デコーダBLBDは、ビット線ブロックBLB毎に設けられている。各ビット線ブロック内デコーダBLBDは、ビット線ブロックBLBから1本のビット線BLを選択する。また、各ビット線ブロック内デコーダBLBDには、それぞれ図17に示すSSCC回路ブロックが接続されている。ロウデコーダ3aは、複数のワード線ブロック内デコーダWLBDを有する。このワード線ブロック内デコーダWLBDは、複数のワード線WLかなるワード線ブロックWLB毎に設けられている。各ワード線ブロック内デコーダWLBDは、ワード線ブロックWLBから1本のワード線WLを選択する。複数のメモリセルMCに対して同時アクセスする場合、アクセス回路は、複数のビット線ブロック内デコーダBLBDによって、各ビット線ブロックBLBから1本ずつのビット線BLを選択すると共に、1つのワード線ブロック内デコーダWLBDによって、当該ワード線ブロック内デコーダWLBDに対応するワード線ブロックWLBから1本のワード線WLを選択する。そして、選択されたビット線BL、ワード線WLは、ビット線ドライバ2b、ワード線ドライバ3bによってアクセス動作に必要な電圧に設定される。次に、ビット線ブロックBLB及びビット線ブロック内デコーダBLBDの構成について説明する。図19は、実施形態に係るビット線ブロック内デコーダBLBDの回路図である。各ビット線ブロックBLBは、M本のビット線BL<0>~<M-1>からなる。これらビット線BL<0>~<M-1>は、後述するビット線選択部310を介してノードNBLBに共通に接続されている。ビット線ブロック内デコーダBLBDは、ビット線BL<0>~<M-1>のいずれかを選択的にノードNBLBに接続するビット線選択部310と、ビット線BLの電圧を設定する選択ビット線用電圧部320及び非選択ビット線用電圧部330を有する。ビット線選択部310は、ビット線BL<m>m=0~M-1及びノードNBLBを接続するNMOS型のトランジスタQN311<m>からなる。選択ビット線用電圧部320は、ビット線BL<m>及び電圧U1の端子間を接続するNMOS型のトランジスタQN321<m>からなる。また、非選択ビット線用電圧部330は、ビット線BL<m>及び電圧U2の端子間を接続するNMOS型のトランジスタQN331<m>からなる。トランジスタQN311<m>、QN321<m>、QN331<m>は、それぞれ制御信号B<m>、B<m>、/B<m>で制御される。なお、制御信号/B<m>は、制御信号B<m>の逆論理の信号である。制御信号B<0>~<M-1>は、メモリセルアレイ1内の全てのビット線ブロック内デコーダBLBDに対して共通に供給される信号であり、図示しない前段のデコーダによって一の信号B<m>のみが‘H’になる。そして、信号B<m>が‘H’になると、信号B<m>は‘H’になり、その他の信号B<m ́>m ́=1~M-1且つm ́≠mは‘L’になる。この場合、選択ビット線用電圧部320では、選択ビット線BL<m>と電圧U1の端子を接続するトランジスタQN321<m>がオンになるため、ビット線BL<m>は電圧U1に設定されることになる。但し、制御信号B<m>が立ち上がると、信号B<m>は‘L’になるため、トランジスタQN321<m>はオフになる。一方、非選択ビット線用電圧部330では、非選択ビット線BL<m ́>と電圧U2の端子を接続するトランジスタQN331<m ́>がオンになるため、ビット線BL<m ́>は電圧U2に設定されることになる。但し、制御信号B<m>が立ち上がると、制御信号/B<m ́>は‘L’になるため、トランジスタQN331<m ́>はオフになる。なお、ビット線ブロック内デコーダBLBDの後段には、更に、メモリセルアレイ1内の特定のメモリセルマットMMを選択するためのデコーダが設けられており、上記ビット線ブロック内デコーダBLBDの動作は、このデコーダによって選択されたメモリセルマットMMのビット線ブロックBLBについてのみ有効となる。次に、ワード線ブロックWLB及びワード線ブロック内デコーダWLBDの構成について説明する。図20は、実施形態に係るワード線ブロック内デコーダWLBDの回路図である。各ワード線ブロックWLBは、N本のワード線WL<0>~<N-1>からなる。これらワード線WL<0>~WL<N-1>は、後述するワード線選択部410を介してノードNWLBに共通に接続されている。そして、このノードNWLBは、制御信号SWLBによって制御されるNMOS型のトランジスタQN401を介して電圧Wsの端子に接続されている。ワード線ブロック内デコーダWLBDは、N本のワード線WL<0>~<N-1>のいずれかを選択的にノードNWLBに接続するワード線選択部410と、ワード線WLの電圧を設定する選択ワード線用電圧部420と非選択ワード線用電圧部430を有する。ワード線選択部410は、ワード線WLnn=0~N-1及びノードNWLBを接続するNMOS型のトランジスタQN411<n>からなる。選択ワード線電圧部410は、ワード線WL<n>及び電圧W1の端子間を接続するNMOS型のトランジスタQN421<n>からなる。また、非選択ワード線用電圧部430は、ワード線WL<n>及び電圧W2の端子間を接続するNMOS型のトランジスタQN431<n>からなる。トランジスタQN411<n>、QN421<n>、QN431<n>は、それぞれ信号W<n>、W<n>、/W<n>で制御される。なお、信号/W<n>は、信号W<n>の逆論理の信号である。制御信号W<0>~<N-1>は、メモリセルアレイ1内の全てのワード線ブロック内デコーダWLBDに対して共通に供給される信号であり、図示しない前段のデコーダによって一の信号B<n>のみが‘H’になる。なお、ワード線ブロック内デコーダWLBDの動作は、制御信号SWLBによって制御されるトランジスタQN401の作用によって、選択されたワード線ブロックWLBについてのみ作用する。そして、制御信号W<n>=‘H’になると、信号W<n>=‘H’になり、その他の制御信号W<n ́>n ́=1~N-1且つn ́≠nは‘L’になる。この場合、選択ワード線用電圧部420では、選択ワード線WL<n>と電圧W1の端子を接続するトランジスタQN421<n>がオンになるため、ワード線WL<n>は電圧W1に設定されることになる。但し、制御信号W<n>が立ち上がると、信号W<n>=‘L’になるため、トランジスタQN421<n>はオフになる。一方、非選択ワード線用電圧部430では、非選択ワード線WL<n ́>と電圧W2の端子を接続するトランジスタQN431<n ́>がオンになるため、非選択ワード線WL<n ́>は電圧W2に設定されることになる。但し、制御信号W<n>が立ち上がると、制御信号/W<n ́>=‘L’になるため、トランジスタQN431<n ́>はオフになる。その後、書き込み動作においては、状態検知回路120の出力信号set=‘H’になりメモリセルMCがセット状態に遷移したことを検知した時点において、読み出し動作の場合、制御信号startが立ち上がってから、所定の時間が経過した時点において、制御信号W<n>=‘L’にする。なお、ワード線ブロック内デコーダWLBDの後段には、更に、メモリセルアレイ1内の特定のメモリセルマットMMを選択するためのデコーダが設けられており、上記ワード線ブロック内デコーダWLBDの動作は、このデコーダによって選択されたメモリセルマットMMのワード線ブロックWLBについてのみ有効である。ワード線ブロック内デコーダWLBDは、以上の通り、ビット線ブロック内デコーダBLBDとは異なり、制御信号SWLBによって1つだけ選択される。これによって、メモリセルMCの多重選択を防止している。次に、SSCC回路ブロック、ビット線ブロック内デコーダBLBD及びワード線ブロック内デコーダWLBDの動作について説明する。図21は、実施形態に係るSSCC回路ブロック、ビット線ブロック内デコーダBLBD及びワード線ブロック内デコーダWLBDのタイミングチャートである。このタイミングチャートは、制御信号startが立ち上がってからSSCC回路ブロックが駆動されるまでのビット線BL及びワード線WLの電圧の設定過程を示している。以下、信号毎に説明を進める。制御信号start及び/startは相補的な信号であり、SSCC回路ブロック内の状態検知回路120を初期設定する信号である。状態検知回路120は、制御信号start=‘L’、即ち制御信号/start=‘H’の時に出力信号がset=‘L’になるように初期設定される。制御信号start=‘H’になると、ビット線BLに電圧Usが供給され、メモリセルMCに対するアクセス動作が開始される。制御信号B<m>は、ビット線ブロックBLB内の一のビット線BLを選択するための信号である。この制御信号B<m>は、制御信号startに合わせて、ビット線ブロック内デコーダBLBDのビット線選択部310の一のトランジスタQN311<m>をオンし、これによって選択されたビット線BL<m>とSSCC回路ブロックを電気的に接続する。これによって、SSCC回路ブロックからビット線BL<m>に対してアクセス動作に必要な電圧が供給される。制御信号B<m>及び/B<m>は、制御信号startが立ち上がるまでは相補的に変化する。制御信号startが立ち上がると制御信号B<m>及び/B<m>共に‘L’になり、ビット線BLをフローティング状態にする。制御信号B<m>は選択ビット線用電圧部320、制御信号/B<m>は非選択ビット線用電圧部330に入力される。初期には非選択ビット線用電圧部330の全てのトランジスタQN321<0>~<M-1>をオンにして、全てのビット線BL<0>~<M-1>に電圧U2を設定するが、途中で制御信号B<m>が立ち上がり、選択ビット線BL<m>にのみ電圧U1を改めて設定する。制御信号/B<m ́>については、状態が維持される。制御信号W<n>は、ワード線ブロックWLB内の一のワード線WLを選択するための信号である。この制御信号B<n>は、制御信号startに合わせて、ワード線ブロック内デコーダWLBDのワード線選択部410の一のトランジスタQN411<n>をオンし、これによって選択されたワード線WL<n>に電圧Wsを供給する。制御信号W<n>及び/W<n>は、制御信号startが立ち上がるまでは相補的に変化する。制御信号startが立ち上がると制御信号W<n>及び/B<n>共に‘L’になり、ワード線WLをフローティング状態にする。制御信号W<n>は選択ワード線用電圧部420、制御信号/W<n>は、非選択ワード線用電圧部430に入力される。初期には非選択ワード線用電圧部430の全てのトランジスタQN431<0>~<N-1>をオンにして、全てのワード線WL<0>~<N-1>に電圧W2を設定するが、途中で制御信号W<n>が立ち上がり、選択されたワード線WL<n>にのみ電圧W1を改めて設定する。制御信号/W<n ́>については、状態が維持される。[まとめ]以上から、本実施形態によれば、メモリセルアレイをクロスポイント型の構造とし、フローティングアクセス方式のアクセス動作を採用することで、消費電力を増大させることなく大容量化を容易に行うことができる。更に、メモリセルにダイオードを組み込むことでリテンション特性の高い半導体記憶装置を提供することができる。[その他]以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。