論理素子とともに共通の金属層間誘電体IMD層に配置されるように構成される、磁気トンネル接合MTJ記憶素子と、前記論理素子の対応する金属配線よりも薄い、前記MTJ記憶素子に結合される前記共通のIMD層の中の薄型化された金属配線とを含む、半導体デバイス。前記共通のIMD層から上部のIMD層を分離する、上部キャップ層と、前記共通のIMD層から下部のIMD層を分離する、下部キャップ層と、前記MTJ記憶素子に結合される、下部電極および上部電極と、前記下部電極に結合される、前記下部のIMD層の中の第1の金属配線と、前記上部電極に結合される、前記共通のIMD層の中の第2の金属配線とをさらに含み、前記第2の金属配線が、前記薄型化された金属配線である、請求項1に記載の半導体デバイス。前記下部電極が、前記共通のIMD層の中に形成され、第1のビアを通じて前記第1の金属配線に結合され、前記第2の金属配線が、前記上部電極によって前記MTJ記憶素子から絶縁される金属の島を形成し、前記第2の金属配線が、前記上部のIMD層の中の第3の金属配線と結合される、請求項2に記載の半導体デバイス。前記第2の金属配線が、前記共通のIMD層の中の第2のビアと、前記第3の金属配線に延びる第3のビアとによって、前記第3の金属配線に結合される、請求項3に記載の半導体デバイス。前記第2の金属配線が、第3のキャップ層によって実質的に囲まれる、請求項3に記載の半導体デバイス。前記下部電極が、直接の接触によって前記第1の金属配線に結合されるように、前記下部電極の一部が、前記下部キャップ層の中に形成される、請求項2に記載の半導体デバイス。前記第2の金属配線が、前記上部電極によって前記MTJ記憶素子から絶縁される金属の島を形成し、前記第2の金属配線が、前記上部のIMD層の中の第3の金属配線に結合される、請求項6に記載の半導体デバイス。前記MTJ記憶素子の側壁に形成される側壁キャップ層をさらに含む、請求項2に記載の半導体デバイス。前記上部キャップ層または前記下部キャップ層の少なくとも1つが、2つのキャップ層を含む、請求項2に記載の半導体デバイス。前記第1の金属配線の方向に対する前記MTJ記憶素子の方向が、実質的に平行、実質的に垂直、または鋭角のうちの1つから選択される、請求項2に記載の半導体デバイス。前記半導体デバイスが、少なくとも1つの半導体ダイに組み込まれる、請求項1に記載の半導体デバイス。セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末PDA、固定位置のデータユニット、およびコンピュータからなる群から選択されるデバイスに組み込まれる、請求項1に記載の半導体デバイス。論理素子とともに共通の金属層間誘電体IMD層に磁気トンネル接合MTJ記憶素子を形成するステップと、前記論理素子の対応する金属配線よりも薄い、前記MTJ記憶素子に結合される前記共通のIMD層の中の薄型化された金属配線を形成するステップとを含む、半導体デバイスを形成する方法。前記共通のIMD層から上部のIMD層を分離する、上部キャップ層を形成するステップと、前記共通のIMD層から下部のIMD層を分離する、下部キャップ層を形成するステップと、下部電極および上部電極を、前記MTJ記憶素子に結合するステップと、前記下部のIMD層の中の第1の金属配線を、前記下部電極に結合するステップと、前記共通のIMD層の中の第2の金属配線を、前記上部電極に結合するステップとをさらに含み、前記第2の金属配線が、前記薄型化された金属配線である、請求項13に記載の方法。前記下部電極を前記共通のIMD層の中に形成し、第1のビアを通じて前記下部電極を前記第1の金属配線に結合するステップと、前記第2の金属配線を、前記上部電極によって前記MTJ記憶素子から絶縁される金属の島として形成するステップと、前記第2の金属配線を、前記上部のIMD層の中の第3の金属配線に結合するステップとをさらに含む、請求項14に記載の方法。前記第2の金属配線が、前記共通のIMD層の中の第2のビアと、前記第3の金属配線に延びる第3のビアとによって、前記第3の金属配線に結合される、請求項15に記載の方法。前記下部電極が、直接の接触によって前記第1の金属配線に結合されるように、前記下部電極の一部を、前記下部キャップ層の中に形成するステップをさらに含む、請求項14に記載の方法。前記第2の金属配線を、前記MTJ記憶素子から絶縁される金属の島として形成するステップと、前記第2の金属配線を、前記上部のIMD層の中の第3の金属配線に結合するステップとをさらに含む、請求項17に記載の方法。前記MTJ記憶素子の側壁に、側壁キャップ層を形成するステップをさらに含む、請求項14に記載の方法。前記半導体デバイスが、少なくとも1つの半導体ダイに組み込まれる、請求項13に記載の方法。前記半導体デバイスが、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末PDA、固定位置のデータユニット、およびコンピュータからなる群から選択されるデバイスに組み込まれる、請求項13に記載の方法。論理回路手段とともに共通の金属層間誘電体IMD層に形成される、磁気トンネル接合MTJ記憶手段と、前記論理素子の対応する導通手段よりも薄い、前記MTJ記憶手段に結合される前記共通のIMD層の中の薄型化された導通のための手段とを含む、半導体デバイス。前記共通のIMD層から上部の誘電体手段を分離するための、上部キャップ手段と、前記共通のIMD層から下部の誘電体手段を分離するための、下部キャップ手段と、前記MTJ記憶手段に結合される、下部電極手段および上部電極手段と、前記下部電極手段に結合される、前記下部の誘電体手段の中の第1の導通のための手段と、前記上部電極手段に結合される、前記共通のIMD層の中の第2の導通のための手段とをさらに含み、前記第2の手段が、前記薄型化された手段である、請求項22に記載の半導体デバイス。前記下部電極手段が、前記共通のIMD層の中に形成され、第1の相互接続手段を通じて前記第1の導通のための手段に結合され、前記第2の導通のための手段が、前記上部電極手段によって前記MTJ記憶手段から絶縁される金属の島を形成し、前記第2の導通のための手段が、上部のIMD層の中の第3の導通のための手段と結合される、請求項23に記載の半導体デバイス。前記第2の導通のための手段が、前記共通のIMD層の中の第2のビアと、前記第3の導通のための手段に延びる第3のビアとによって、前記第3の導通のための手段に結合される、請求項24に記載の半導体デバイス。前記下部電極手段が、直接の接触によって前記第1の導通のための手段に結合されるように、前記下部電極手段の一部が、前記下部キャップ手段の中に形成される、請求項23に記載の半導体デバイス。前記第2の導通のための手段が、前記MTJ記憶手段から絶縁された島として形成され、前記第2の導通のための手段が、前記上部誘電体手段の中の第3の導通のための手段に結合される、請求項26に記載の半導体デバイス。前記MTJ記憶手段の側壁を絶縁するための側壁キャップ手段をさらに含む、請求項23に記載の半導体デバイス。前記半導体デバイスが、少なくとも1つの半導体ダイに組み込まれる、請求項22に記載の半導体デバイス。セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末PDA、固定位置のデータユニット、およびコンピュータからなる群から選択されるデバイスに組み込まれる、請求項22に記載の半導体デバイス。論理素子とともに共通の金属層間誘電体IMD層に磁気トンネル接合MTJ記憶素子を形成するためのステップと、前記論理素子の対応する金属配線よりも薄い、前記MTJ記憶素子に結合される前記共通のIMD層の中の薄型化された金属配線を形成するためのステップとを含む、半導体デバイスを形成する方法。前記共通のIMD層から上部のIMD層を分離する、上部キャップ層を形成するためのステップと、前記共通のIMD層から下部のIMD層を分離する、下部キャップ層を形成するためのステップと、下部電極および上部電極を、前記MTJ記憶素子に結合するためのステップと、前記下部のIMD層の中の第1の金属配線を、前記下部電極に結合するためのステップと、前記共通のIMD層の中の第2の金属配線を、前記上部電極に結合するためのステップとをさらに含み、前記第2の金属配線が、前記薄型化された金属配線である、請求項31に記載の方法。前記下部電極を前記共通のIMD層の中に形成し、第1のビアを通じて前記下部電極を前記第1の金属配線に結合するためのステップと、前記第2の金属配線を、前記上部電極によって前記MTJ記憶素子から絶縁される金属の島として形成するためのステップと、前記第2の金属配線を、前記上部のIMD層の中の第3の金属配線に結合するためのステップとをさらに含む、請求項32に記載の方法。前記第2の金属配線が、前記共通のIMD層の中の第2のビアと、前記第3の金属配線に延びる第3のビアとによって、前記第3の金属配線に結合される、請求項33に記載の方法。前記下部電極が、直接の接触によって前記第1の金属配線に結合されるように、前記下部電極の一部を、前記下部キャップ層の中に形成するためのステップをさらに含む、請求項32に記載の方法。前記第2の金属配線を、前記MTJ記憶素子から絶縁される金属の島として形成するためのステップと、前記第2の金属配線を、前記上部のIMD層の中の第3の金属配線に結合するためのステップとをさらに含む、請求項35に記載の方法。前記MTJ記憶素子の側壁に、側壁キャップ層を形成するためのステップをさらに含む、請求項32に記載の方法。前記半導体デバイスが、少なくとも1つの半導体ダイに組み込まれる、請求項31に記載の方法。前記半導体デバイスが、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末PDA、固定位置のデータユニット、およびコンピュータからなる群から選択されるデバイスに組み込まれる、請求項31に記載の方法。論理素子とともに共通の金属層間誘電体IMD層に配置される、磁気トンネル接合MTJ記憶素子を含む、半導体デバイスを形成する方法であって、前記共通のIMD層の中の下部電極にMTJ記憶素子を堆積するステップと、前記MTJ記憶素子をパターニングするステップと、前記MTJ記憶素子の側壁に側壁キャップ層を堆積するステップと、前記MTJ記憶素子に上部電極を堆積するステップと、前記上部電極および前記下部電極をパターニングするステップと、前記共通のIMD層の一部を堆積するステップと、前記上部電極に第2の金属配線を堆積するステップと、前記上部電極よりも小さい金属の島を形成するように、前記第2の金属配線をパターニングするステップと、前記共通のIMD層の別の一部を堆積するステップと、前記共通のIMD層に第2のキャップ層を堆積して、上部のIMD層から前記共通のIMD層を分離するステップと、前記上部のIMD層の中に第3の金属配線を形成するステップであって、前記第3の金属配線が前記第2の金属配線に結合される、ステップとを含む、方法。前記上部電極に第3のキャップ層を堆積するステップをさらに含み、前記第3のキャップ層が、前記第2の金属配線を実質的に囲むように構成される、請求項40に記載の方法。論理素子とともに共通の金属層間誘電体IMD層に配置される、磁気トンネル接合MTJ記憶素子を含む、半導体デバイスを形成する方法であって、第1の部分および第2の部分を含む第1のキャップ層を形成するステップと、下部電極のための開口を形成するように前記第2の部分をパターニングするステップと、前記下部電極が前記第1の部分の中の第1の金属配線と接触するように、前記下部電極を堆積するステップと、前記下部電極にMTJ記憶素子を堆積するステップと、前記MTJ記憶素子の側壁に側壁キャップ層を堆積するステップと、前記MTJ記憶素子に上部電極を堆積するステップと、前記上部電極に第2の金属配線を堆積するステップであって、前記第2の金属配線が、前記論理素子の対応する金属配線と比較して薄型化されている、ステップと、前記共通のIMD層の少なくとも一部を堆積するステップと、前記共通のIMD層に第2のキャップ層を堆積して、上部のIMD層から前記共通のIMD層を分離するステップとを含む、方法。前記上部電極よりも小さい金属の島を形成するように、前記第2の金属配線をパターニングするステップと、前記上部のIMD層の中に第3の金属配線を形成するステップであって、前記第3の金属配線が前記第2の金属配線に結合される、ステップとをさらに含む、請求項42に記載の方法。一般に、MRAMセルは、メモリデバイスの開発において、様々な他の論理ゲート回路logicgates、および、トランジスタ、キャパシタ、金属配線などのような電子コンポーネントとともに集積される。したがって、MTJ素子の製造のプロセスは、集積回路の製造に特有の制約に適合したままであることが望ましい。しかし、半導体技術のスケーリングは、集積回路の製造に関係のあるすべてのコンポーネントに対して均一ではないことが、よく知られている。たとえば、VerticalInterconnectAccess一般にビアviaとして知られているの金属配線の幅および大きさは、ある世代から次の世代に進むと約70の寸法になる。しかし、金属層間誘電体IMDの厚さのスケーリングは、拡散キャップ層をそれほど速く微細化できないので、70よりもはるかに小さい。したがって、キャパシタの微細化の速度は、はるかに遅い。より具体的には、MTJセルの薄型化はさらに遅く、集積回路中の他の電子コンポーネントと比較して、当技術分野の現在の状況ではスケーリングはほとんど存在しない。異なるコンポーネントにおけるスケーリングの速さが不均衡であるために、集積回路の設計および製造において、様々な課題が生まれている。MRAMセルを使用する回路に関しては、急速に微細化する電子コンポーネントを、比較的大きさが変化しないMRAMとともに集積することに関連する、多くの問題がある。この議論においては、MRAMセルの一部ではない、トランジスタ、金属配線、キャパシタ、ビアなどのような電子コンポーネントは一般に論理素子と呼ばれ、それらを集積するプロセスは論理プロセスと呼ばれる。MRAM素子の集積プロセスは、一般にMRAMプロセスと呼ばれる。MRAMプロセスは、関連する論理プロセスに適合することが望ましい。したがって、MRAMプロセスを論理プロセスのフローに組み込むことが有益であろう。少なくとも1つのMRAMセルを含むメモリデバイスの断面図が、図2に示される。特定のデバイス層x、その下の層x-1、およびその上の層x1の素子が示される。論理素子とMRAMコンポーネントの両方が、並列に示される。論理素子は一般に、それぞれ層xおよびx-1の、金属配線M’x/MxおよびM’x-1/Mx-1と、層xのビアV’xと、層xの絶縁層Cap1xおよびCap2xと、層x1のCap1x1およびCap2x1とによって表される。MRAMコンポーネントは、上部電極TEと下部電極BEとの間に形成されるMTJ積層体MTJ105のような、それぞれ層xおよびx-1の金属配線MxおよびMx-1たとえば、ビット線102およびソース線104を構成する、金属間誘電体層IMDxおよびIMDx-1、層xのビアVx、層xの絶縁層Cap1xおよびCap2x、ならびに、層x1のCap1x1およびCap2x1を含む。絶縁キャップ層は、金属配線のための拡散バリア層として使われる。様々なキャップ層は、たとえば、SiC、SiN膜などのような材料でできた既知の絶縁体によって形成され得る。さらに、従来の材料およびプロセス技法を、本明細書で論じられる様々な論理回路、金属、およびIMD素子に対して使えることが、理解されよう。図2の参照を続けると、L2は、下部電極BE、MTJ積層体、および上部電極TEを含む、MRAMセルの高さを表す。一般に、隣接する層の金属配線の間の垂直方向の距離は、MRAMセルを形成するのに利用可能な最大の空間である。したがって、層xのMRAMセルは、金属配線MxとMx-1の間に含まれるべきである。しかし、図2に示されるように、この利用可能な垂直方向の空間はまた、ビア、絶縁層、および共通のIMD層のような素子によって共有される。これらの素子が占める垂直方向の空間を考慮して、L1は、MRAMセルに利用可能な、金属層間の実効的な垂直方向の空間を表す。技術のスケーリングの傾向は、層間の垂直方向の空間が急速に小さくなっていることが示している。しかし、上で述べたように、キャップ層の厚さは同じ速さで微細化されず、微細化の速さはより遅い。さらに、示されたように、下部電極BEがもたらす機械的なストレスを均衡させるために、二層絶縁構造が利用され得るが、これは、利用可能な空間に対してさらなる制限を与える。その結果、MRAMセルの形成に利用可能な垂直方向の空間L1は、MRAMセルの実際の高さL2よりも小さくなる。したがって、示されるように、MRAMセルが金属配線Mxに干渉する重複部分が存在する。この干渉は、いくつかの問題を引き起こす。第1に、金属Mxと、MTJ積層体の側壁および/またはトンネルバリア層との間で、回路短絡の危険が生まれる。この問題は、MRAMセルの密度が高いデバイスでは悪化し得る。それは、複数のMRAMセルの間に薄いIMDを充填しただけでは、エッチングおよびメタライゼーションのプロセスにおいて、セルの側壁を保護するのに不十分であり得るからである。さらに、二層絶縁キャップの使用によって、MTJ素子の垂直方向の位置が上がり、そのことで金属Mxとの干渉が大きくなる。一般に、MRAMの高さは、さらなる微細化に対して改良可能ではない。したがって、金属配線Mxを薄くする必要があり、金属パターンは、干渉を避けるために、上部電極TEよりも小さくなければならない。上部電極TEは導体層なので、MTJ素子の上部の金属配線は局所的な接続として働き、その金属配線を薄くすることは不利ではない。加えて、MTJセル間の金属配線の凹みは、IMDの充填に継ぎ目のような不良がある場合には、金属配線間の回路短絡を引き起こし得る。したがって、論理回路形成プロセスと適合する方式でMRAMセルをメモリデバイスに集積できる技術および装置が、本技術分野において必要である。例示的な実施形態は、MRAMセルのレイアウトを改善し、共通の層において論理回路とともに集積するための、装置および方法を対象とする。たとえば、例示的な実施形態は、論理素子とともに共通の金属層間誘電体IMD層に配置されるように構成される、磁気トンネル接合MTJ記憶素子と、論理素子の対応する金属配線よりも薄い、MTJ記憶素子に結合された共通のIMD層の中の薄型化された金属配線とを含む、半導体デバイスを含む。別の実施形態は、論理素子とともに共通の金属層間誘電体IMD層に磁気トンネル接合MTJ記憶素子を形成するステップと、論理素子の対応する金属配線よりも薄い、MTJ記憶素子に結合された共通のIMD層の中の薄型化された金属配線を形成するステップとを含む、半導体デバイスを形成する方法を含み得る。別の実施形態は、論理回路手段とともに金属層間誘電体IMD層に形成される磁気トンネル接合MTJ記憶手段と、論理回路手段の対応する導通手段よりも薄い、MTJ記憶手段に結合された共通のIMD層の中の薄型化された導通のための手段とを含む、半導体デバイスを含み得る。別の実施形態は、論理素子とともに共通の金属層間誘電体IMD層に磁気トンネル接合MTJ記憶素子を形成するためのステップと、論理素子の対応する金属配線よりも薄い、MTJ記憶素子に結合された共通のIMD層の中の薄型化された金属配線を形成するためのステップとを含む、半導体デバイスを形成する方法を含み得る。別の実施形態は、論理素子とともに共通の金属層間誘電体IMD層に配置される磁気トンネル接合MTJ記憶素子を含む、半導体デバイスを形成する方法を含むことができ、この方法は、ピン止め層、トンネルバリア層、およびフリー層を含むMTJ記憶素子を、共通のIMD層の中の下部電極に堆積するステップと、MTJ記憶素子をパターニングするステップと、MTJ記憶素子の側壁に側壁キャップ層を堆積するステップと、MTJ記憶素子に上部電極を堆積するステップと、上部電極および下部電極をパターニングするステップと、共通のIMD層の一部を堆積するステップと、上部電極に第2の金属配線を堆積するステップと、上部電極よりも小さい金属の島を形成するように第2の金属配線をパターニングするステップと、共通のIMD層の別の一部を堆積するステップと、共通のIMD層に第2のキャップ層を堆積して、上部のIMD層から共通のIMD層を分離するステップと、上部のIMD層に第3の金属配線を形成するステップとを含み、第3の金属配線は第2の金属配線に結合される。別の実施形態は、論理素子とともに共通の金属層間誘電体IMD層に配置される磁気トンネル接合MTJ記憶素子を含む、半導体デバイスを形成する方法を含むことができ、この方法は、第1の部分および第2の部分を含む第1のキャップ層を形成するステップと、下部電極のための開口を形成するように第2の部分をパターニングするステップと、下部電極が第1の部分の中の第1の金属配線と接触するように下部電極を堆積するステップと、下部電極にMTJ記憶素子を堆積するステップと、MTJ記憶素子の側壁に側壁キャップ層を堆積するステップと、MTJ記憶素子に上部電極を堆積するステップと、上部電極に第2の金属配線を堆積するステップであって、第2の金属配線が、論理素子の対応する金属配線と比較して薄い、ステップと、共通のIMD層の少なくとも一部を堆積するステップと、共通のIMD層に第2のキャップ層を堆積して、上部のIMD層から共通のIMD層を分離するステップとを含む。添付の図面は、様々な実施形態の実施形態の説明において助けとなるように与えられており、本発明の限定ではなく、実施形態の例示のみのために提供されている。様々な実施形態の態様が、以下の説明および特定の実施形態を対象とする関連する図面において、開示される。代替的な実施形態が、本発明の範囲から逸脱することなく考案され得る。さらに、様々な実施形態の関連する詳細を不明瞭にしないように、様々な実施形態のよく知られている要素については詳細に説明しないか、または省略する。例示的なという言葉は、一例、実例または例としてを意味するように本明細書で使用される。例示的として本明細書で説明する任意の実施形態は、必ずしも他の実施形態よりも好ましいまたは有利であると解釈されるべきではない。同様に、実施形態という用語は、すべての実施形態が、論じられた特徴、利点または動作モードを含むことを必要としない。本明細書で使用する用語は、特定の実施形態を説明するためのものにすぎず、実施形態を限定するものではない。本明細書で使用する単数形a、an、およびtheは、文脈が別段に明確に示すのでなければ、複数形をも含むものとする。さらに、本明細書で使用する含むcomprises、含んでいるcomprising、含むincludes、および/または含んでいるincludingという用語は、述べられた特徴、整数、ステップ、動作、要素、および/または構成要素の存在を明示するが、1つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および/またはそれらのグループの存在または追加を排除しないことを理解されたい。従来の技術では、半導体集積回路の論理プロセスに適応する方式で、MRAMセルを形成するプロセスを統合するのが難しいことが、理解されよう。有益なことに、例示的な実施形態は、MTJに結合される共通のIMD層の中に薄型化された金属配線を設けることによって、MTJセルが実質的に金属配線に干渉するという問題を回避し、これによって、MRAMセルの論理素子との集積を比較的簡単にする。図3は、例示的な実施形態300を示す。下部キャップ層Cap1xおよびCap2xと上部キャップ層Cap1x1およびCap2x1との間の間隔は、従来の構成のように維持される。下部キャップ層の下の部分の素子IMDx-1およびMx-1も、従来の構成と同様である。この間隔を維持するために、2つの突起手段が設けられ、MRAMセルおよび金属配線MxのためのIMD層xの中の空間が不十分であるという問題を軽減する。第1に、上部電極TEに隣接し任意選択の絶縁体Cap3xによって囲まれた島に、金属配線Mxを閉じ込めることによって、金属配線MxがMTJセルから絶縁される。この構成は、エッチングのマージンを改善し、回路短絡の危険を減らす。さらに、MTJ積層体の側壁が、絶縁層Side_Capxに封入もされ、MTJ積層体の層に対してさらなる絶縁を実現することができる。第2に、金属配線Mxの大きさが、厚さ垂直方向の寸法と面積の両方で低減されるこれにより、金属の島への閉じ込めが可能になる。薄型化によって、他の層への金属配線Mxの凹みを伴うことなくMRAMセルを形成するための、垂直方向の空間が生まれる。しかし、金属の全体の断面積が小さくなるので、金属配線Mxすなわちビット線は、MRAMセルが適切に機能するのに必要な電流密度に対応できない可能性がある。したがって、ビット線は、層x1における金属接続から形成され得る。上部ビアtop_Vxは、金属MxをビアVx1に接続することができる。金属配線Mx1部分的な厚さが示されるは、ビアVx1に結合され得る。そして金属Mx1は、ビット線の電流密度をサポートするのに適切な寸法を有する、新たなビット線として使われ得る。その結果、電流の方向は、金属配線Mxの中で水平方向から垂直方向に変わり、Mxの断面積は、MRAMセルの正常な動作のために使われる電流密度をサポートするのに十分なものとなるように、構成され得る。図の一貫性のために、様々な論理回路素子M’x-1、V’x、M’x、V’x1、M’x1が示される。さらに、例示的な実施形態によって、論理回路形成プロセスと完全に適合するMRAMセルを集積するのに成功するということが、論理素子M’x-1、V’x、M’x、V’x1、およびM’x1の並置から理解されるだろう。図4A~図4Bは、実施形態300による、MTJ積層体の2つの方向の概略的な上面図を示す。図4Aおよび図4Bの各々において、金属配線Mx1図示せずは一般に、Mx-1と同様にY軸の方向に向くことができる。図4Aでは、MTJ積層体は、Mx1およびMx-1の方向と実質的に垂直な、X軸の方向に向いている。図4Bは、Mx1およびMx-1と実質的に平行なY軸の方向の、MTJ積層体の方向を示す。両方の場合において、上部電極TEは、金属配線Mxを島に閉じ込めるように形成されるので、金属配線MxはMTJ積層体から絶縁される。加えて、MTJ積層体の方向は、たとえば45度の角度または他の鋭角のような、実質的に平行な角度と実質的に垂直な角度との間にある任意の角度となるように選択され得ることが、理解されよう。レイアウトの寸法に基づいてMTJ積層体の方向の様々な角度を選択する際の自由度によって、金属配線を通る電流が作り出す場の擾乱を低減することができる。図5は、実施形態300による、MRAMデバイスを集積するプロセスを詳述するフローチャートを示す。ブロック502において、IMD層x-1の中の金属配線Mx-1がパターニングされる。ブロック504において、層xの中の絶縁キャップ層Cap1xおよびCap2xが次に堆積され得る。ブロック506において、堆積されるビアVxを形成するために、キャップ層Cap1xおよびCap2xがパターニングされる。次に、ブロック508において、MTJ積層体の堆積とともに、下部電極BEが、キャップ層Cap1xおよびCap2xおよびビアVxに堆積される。当技術分野で知られているように、MTJ積層体は、様々な要素、たとえば、ピン止め層、トンネルバリア層、フリー層、反強磁性AFM層、およびキャップ層を含み得る。次に、ブロック510において、MTJ積層体がパターニングされ、側壁キャップ層Side_Capxが堆積される。ブロック512において、金属間誘電体IMDxが、MRAMセルと層xの中の他の論理回路セルとの間の領域に堆積される。MTJ積層体の上部には、平面化処理たとえば、化学機械研磨CMPが施される。ブロック514において、上部電極TEおよび任意選択の絶縁層Cap3xが堆積され、上部電極TEおよび下部電極BEがパターニングされる。次に、ブロック516において、誘電体IMDxが、層xの開口領域を充填するために、再び堆積される。IMDCMPプロセスが、IMDx層の平面化のために使われ得る。ブロック518において、上部ビアtop_Vxおよび金属Mxが次いでパターニングされて堆積され、上部ビアおよび金属配線Mxを形成することができ、金属配線Mxは本明細書で論じられるような金属の島を形成する。ブロック520において、Cap1x1、Cap2x1、およびIMDx1が堆積され、パターニングされてビアVx1を形成する。最後に、ブロック522において、金属Mx1が形成され、ビアtop_VxおよびVx1を通じて金属Mxに結合される。前述のプロセス手順は、様々な実施形態を制限するためではなく、単に例示するために説明されたものであることが理解されよう。様々な手順を組み合わせて、かつ/または順序を並べ替えて、図3、図4A、および図4Bに関連して例示され論じられた構成を実現することができる。さらに、論理素子を形成するための対応する動作は、当技術分野ではよく知られているので説明されておらず、任意の適合するプロセスを使うことができる。図6は、別の例示的な実施形態600を示す。この実施形態では、層cap2xの中でMRAMセルの位置を低くすることで、重複の問題が回避される。このことは、下部電極BEを金属配線Mx-1へ接続するのにビアVxを使うのを止め、金属Mx-1の頂部に直接BEを形成することによって実現する。キャップ層Cap1xおよびCap2xの位置が、変更される。示されるように、今度はCap1xがMx-1の周囲に形成され、下部電極BEがCap2xに組み込まれる。したがって、従来の設計と比較して、MRAMセルの位置は、ほぼ、2つのキャップ層Cap1xおよびCap2xの厚さの分だけ、低くなる。金属配線Mxは、ビット線として使うことができ、上部電極TEの頂部に形成することができる。図示されるように、垂直方向におけるMxの薄型化または凹みは、最小限になり得る。しかし、一般に薄型化は、デバイスの性能に大きい影響は与えない。さらに、金属配線Mxは、上部電極TEによって、側壁およびトンネルバリア層から良好に絶縁される。したがって、回路短絡が発生する危険を避けることができる。しかし、代替的な構成では、Mxの薄型化が最小限であることによる任意の有害な影響を、図7に示される構成を用いて避けることができる。実施形態700では、金属配線Mxは、層xの中で薄型化され、層x1においてビアVx1を通じて金属Mx1図示せずに接続される。金属Mx1は、実施形態300と同様に、新たなビット線として使うのに適切な大きさにされ得る。したがって、金属Mxの凹みの大きさは性能に影響を与えない。それは、層x1において電流負荷を担うように金属Mx1を設計できる一方で、Mxの低減が、層xにおけるMRAMセルの集積を容易にするからである。加えて、図3の実施形態と同様に、Mxの薄型化による任意の不利な影響を軽減する垂直方向の導通経路を円滑にするために、金属配線Mxが使われることが理解されよう。また、この構成では、金属配線Mxは、上部電極TEによって、側壁およびトンネルバリア層から絶縁され、回路短絡が発生する危険が回避される。実施形態600および700による、論理回路とともに集積されるMRAMセルの集積のプロセスフローが、図8に示される。ブロック802において、Cap1xは、IMDx-1層に堆積される。ブロック804において、層x-1の金属配線Mx-1が、パターニングされ堆積される。次に、ブロック806において、下部電極BEがMx-1の頂部に直接堆積され、続いてMTJ積層体が堆積される。次いで、ブロック808において、MTJ積層体がパターニングされ、側壁キャップSide_Capxが堆積される。ブロック810において、金属間誘電体IMDxが、層xの中のMRAMセルと他の論理回路セルとの間の領域に堆積され、平面化処理が、MTJ積層体の上部で実行される。ブロック812において、上部電極TEが堆積され、上部電極TEがパターニングされる。ブロック814において、次いでキャップ層Cap2xが、図6および図7に示されるように堆積され、BEを組み込む。次に、ブロック816において、層xの任意の開口領域を充填するために誘電体IMDxが再び堆積され、化学機械研磨CMPのプロセスが、平面化のために実行され得る。図6の実施形態では、よく知られているように、層x1の中のMxおよび絶縁キャップ層Cap1x1およびCap2x1が形成され得る。図7の実施形態では、ブロック818において、金属配線Mxがパターニングされて堆積され、金属の島を形成する。ブロック820において、ビアVx1を形成するために、層x1の絶縁キャップ層Cap1x1およびCap2x1およびIMDx1が、堆積されパターニングされる。ブロック822において、金属Mx1がビアVx1を通じて金属Mxに結合される。やはり、前述のプロセス手順は、様々な実施形態を制限するためではなく、単に例示するために説明されたものであることが理解されよう。様々な手順を組み合わせて、かつ/または順序を並べ替えて、図6および図7に関連して例示され論じられた構成を実現することができる。さらに、論理素子を形成するための対応する動作は、当技術分野ではよく知られているので説明されておらず、任意の適合するプロセスを使うことができる。本明細書で開示される実施形態は、対応する論理回路層とともにMRAMセルを集積する従来の技法において直面する問題を克服する。例示的な実施形態は、MRAMセルの形成のための垂直方向の空間が限られているという問題、金属配線とMTJ積層体が重複するという問題、および、金属配線とMTJ積層体との間の回路短絡のおそれを解決する。上の記述から、いくつかの例示的な実施形態におけるMRAMの集積は、実施形態300で説明されたように、Mxからの金属の島の形成と、別の金属層たとえばMx1とのMxの結合とを含むことが、理解されよう。この技法は、従来の論理回路形成プロセスに完全に適合し、論理素子の形成に対してまったく変更を必要としない。代替的な実施形態600および700は、図6~図7に示されるように、Mx-1の頂部に直接BEを形成し、それに従って二層絶縁キャップCap1xおよびCap2xの位置を変更することによって、層xにおけるMTJ積層体の位置を低くすることを含む。実施形態600と700の両方が、基本的な論理回路形成プロセスに対する修正を含み、二層絶縁キャップたとえばCap1xおよびCap2xの位置が変更される。実施形態700はさらに、実施形態300におけるように、Mxからの金属の島の形成と、別の金属層たとえばMx1とのMxの結合を含む。情報および信号は、多種多様な技術および技法のいずれかを使用して表せることが、当業者には諒解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場もしくは光子、またはそれらの任意の組合せによって表され得る。さらに、本明細書で開示された実施形態に関連して説明された様々な例示的な論理ブロック、モジュール、回路、アルゴリズム、および/または処理手順は、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装できることが、当業者には諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップを、上記では概してそれらの機能に関して説明した。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、具体的な適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明された機能を具体的な適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本発明の範囲からの逸脱を生じるものと解釈すべきではない。本明細書で説明されたMTJ記憶素子を含む半導体デバイスは、モバイル電話、ポータブルコンピュータ、携帯型のパーソナル通信システムPCSユニット、携帯情報端末PDAのような携帯型のデータユニット、GPS対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、メータ読取り装置のような固定位置のデータユニット、データもしくはコンピュータ命令の記憶もしくは取り出しを行う任意の他のデバイス、またはこれらの任意の組合せの中に含まれ得ることが、理解されよう。したがって、本開示の実施形態は、本明細書で開示されたMTJ記憶素子を有するメモリを含む、能動的な集積回路を含む任意のデバイスにおいて好適に利用することができる。前述の開示されたデバイスおよび方法は、コンピュータ可読媒体に記憶されるGDSIIおよびGERBERコンピュータファイルとなるように、設計され構成され得る。次にこれらのファイルは、これらのファイルに基づいてデバイスを製造する製造担当者に提供され得る。得られる製品は半導体ウェハであり、このウェハは次いで、半導体ダイに切断され、半導体チップにパッケージングされる。そしてこのチップは、本明細書で説明されたデバイスで利用される。したがって、実施形態は、プロセッサによって実行されると、プロセッサおよび任意の他の協働する素子を、本明細書で説明された機能を命令で与えられたように実行するための機械に変換する命令を具現化する、機械可読媒体またはコンピュータ可読媒体を含み得る。上記の開示は例示的な実施形態を示すが、添付の特許請求の範囲によって定義される本発明の範囲から逸脱することなく、本明細書において様々な変更および改変がなされ得ることに留意されたい。本明細書で説明した実施形態による方法のクレームの機能、ステップおよび/または動作は、特定の順序で実行されなくてもよい。さらに、実施形態の要素は、単数形で説明または請求されていることがあるが、単数形に限定することが明示的に述べられていない限り、複数形が企図される。