"ワード線と相補関係にあるビット線対との交差位置に配置され、第1ノードに与えられる第1電源電圧と仮想ノードに与えられる電圧との間におけるデータを記憶するメモリセルと、入力および出力が前記仮想ノードと第2電源電圧との間に配置され、制御端子が前記ビット線対に接続され、前記ビット線対の振幅をモニタし、前記ビット線対に十分な振幅が発生した場合に、前記第2電源電圧への電流経路を制限するリミッター回路とを具備する半導体記憶装置。前記ビット線対の振幅をモニタし、データ読み出し時に、ビット線の振幅が十分でない前記メモリセルの前記第1ノードに与える第1電源電圧を昇圧させるように切り替える電源ブースト回路を更に具備する請求項1に記載の半導体記憶装置。前記リミッター回路は、電流経路が前記仮想ノードと前記第2電源電圧との間に直列に接続され、ゲートが前記ビット線対の一方に接続される第1トランジスタと、ゲートが前記ビット線対の他方に接続される第2トランジスタとを備える請求項1または2に記載の半導体記憶装置。前記リミッター回路は、電流経路が前記仮想ノードと前記第2電源電圧との間に並列に接続され、ゲートが前記ビット線対の一方に接続される第3トランジスタと、ゲートが前記ビット線対の他方に接続される第4トランジスタとを備える請求項1乃至3のいずれかに記載の半導体記憶装置。前記リミッター回路は、電流経路が前記仮想ノードと前記第2電源電圧との間に直列に接続され、ゲートが前記ビット線対の一方に接続される第5トランジスタと、ゲートが前記ビット線対の他方に接続される第6トランジスタと、電流経路が前記仮想ノードと前記第2電源電圧との間に直列に接続され、ゲートが前記ビット線対の他方に接続される第7トランジスタと、ゲートが前記ビット線対の一方に接続される第8トランジスタとを備える請求項1乃至4のいずれか1項に半導体記憶装置。前記電源ブースト回路は、前記ビット線対の電位信号が入力され、入力されるプリセンス信号に応じたブースト信号を出力するNAND回路と、入力される前記ブースト信号を反転して出力するインバータ回路と、電流経路の一端およびバックゲートに前記第1電源電圧が与えられ、電流経路の他端が前記第1ノードに電気的に接続され、ゲートが前記インバータ回路に接続される第1スイッチング素子と、電流経路の一端およびバックゲートに前記第1電源電圧より高いか又は低い電源電圧が与えられ、電流経路の他端が前記第1ノードに電気的に接続され、ゲートが前記インバータ回路に接続される第2スイッチング素子とを備える請求項2乃至5のいずれか1項に記載の半導体記憶装置。前記リミッター回路および前記電源ブースト回路は、前記複数のメモリセルがマトリックス状に配置されるメモリマクロにおいて、カラムの両端にそれぞれ配置されるか、前記カラムごとに配置されるか、または前記複数のメモリセルごとに配置される請求項1乃至4のいずれかに記載の半導体記憶装置。ワード線と相補関係にあるビット線対との交差位置に配置され、第1ノードに与えられる第1電源電圧と仮想ノードに与えられる電圧との間におけるデータを記憶するメモリセルと、前記メモリセルのデータ読み出し動作時に、前記複数のメモリセルがマトリックス状に配置されるメモリマクロにおけるカラム毎の前記ビット線対の振幅に応じて、前記ビット線対の電流量を変化させる制御回路とを具備する半導体記憶装置。低消費電力化できる半導体記憶装置を提供する。実施形態によれば、一態様に係る半導体記憶装置は、ワード線と相補関係にあるビット線対との交差位置に配置され、第1ノードに与えられる第1電源電圧と仮想ノードに与えられる電圧との間におけるデータを記憶するメモリセルと、入力および出力が前記仮想ノードと第2電源電圧との間に配置され、制御端子が前記ビット線対に接続され、前記ビット線対の振幅をモニタし、前記ビット線対に十分な振幅が発生した場合に、前記第2電源電圧への電流経路を制限するリミッター回路とを具備する。<作用効果>上記のように、第2の実施形態に係る半導体記憶装置によれば、少なくとも上記1乃至3と同様の効果が得られる。ここで、第1の実施形態に係るリミッター回路では、一対のスタックした2つのトランジスタN11,N12で構成されるものを一例に挙げた。この構成の場合、それぞれのトランジスタN11,N12のバックゲート電圧が異なるので、リミッター回路11の動作が、読み出しデータによって微妙に異なる可能性がある。これに対して、第2の実施形態に係るリミッター回路11では、電流経路が仮想ノードVNと接地電源電圧Vssとの間に並列に接続される、対称な2つのnMOSトランジスタN21,N22により構成される。そのため、それぞれのトランジスタN21,N22のバックゲート電圧を同様にでき、リミッター回路11の動作が、読み出しデータによって微妙に異なる可能性もない点で、更に有利である。[第3実施形態リミッター回路のその他の一例]次に、第3の実施形態に係る半導体記憶装置について、図7を用いて説明する。この実施形態は、リミッター回路のその他の一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。<リミッター回路Limiterの構成例>図7を用い、第3の実施形態に係るリミッター回路11の構成例について説明する。図示するように、第3の実施形態に係るリミッター回路11は、nMOSトランジスタN31,N32,N33,N34により構成される点で、上記第1の実施形態と相違する。nMOSトランジスタN31,N32の電流経路は、仮想ノードVNと接地電源電圧Vssとの間に直列に接続される。nMOSトランジスタN31のゲートは、ビット線BLtに接続される。nMOSトランジスタN32のゲートは、ビット線BLcに接続される。nMOSトランジスタN33,N34の電流経路は、仮想ノードVNと接地電源電圧Vssとの間に直列に接続される。nMOSトランジスタN33のゲートは、ビット線BLcに接続される。nMOSトランジスタN34のゲートは、ビット線BLtに接続される。その他の構成、動作等に関しては、上記第1の実施形態と実質的に同様である。<作用効果>上記のように、第3の実施形態に係る半導体記憶装置によれば、少なくとも上記1乃至3と同様の効果が得られる。ここで、リミッター回路11がビット線BLc,BLtの電位をモニタしてカットオフする場合、リミッター回路11中のトランジスタがカットオフしても、仮想ノードvirtualgroundnodeVNの容量とビット線BLc,BLtと間の容量のチャージシェアリングが起きるため、カットオフ後もビット線BLc,BLtの充電/放電が起き、消費電力の低減効果が縮小してしまうおそれも考えられる。これを防止するためには、仮想ノードVNの容量を、ビット線BLc,BLtの容量より小さくする必要がある。そこで、第3の実施形態に係るリミッター回路11は、ビット線BLc,BLt当たり2個以上のトランジスタN31,N32,N33,N34を配置させることにより、仮想ノードVNの容量とビット線の容量と比を、第1,第2の実施形態よりも低減させることができる。そのため、仮想ノードVNの容量とビット線BLc,BLtと間の容量のチャージシェアリングの発生を防止でき、カットオフ後のビット線の充電/放電の発生を防止できるため、消費電力の低減に対して更に有利である。[第4実施形態リミッター回路のその他の一例]次に、第4の実施形態に係る半導体記憶装置について、図8を用いて説明する。この実施形態は、リミッター回路のその他の一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。<リミッター回路Limiterの構成例>図8を用い、第4の実施形態に係るリミッター回路11の構成例について説明する。図示するように、第4の実施形態に係るリミッター回路11は、nMOSトランジスタN41,N42により構成される点で、上記第1の実施形態と相違する。nMOSトランジスタN41の電流経路の一端は接地電源電圧Vssに接続され、電流経路の他端はメモリセルMCのトランジスタN4の電流経路の一端に接続され、ゲートはビット線BLcに接続される。nMOSトランジスタN42の電流経路の一端は接地電源電圧Vssに接続され、電流経路の他端はメモリセルMCのトランジスタN3の電流経路の一端に接続され、ゲートはビット線BLtに接続される。その他の構成、動作等に関しては、上記第1の実施形態と実質的に同様である。<作用効果>上記のように、第4の実施形態に係る半導体記憶装置によれば、少なくとも上記1乃至3と同様の効果が得られる。さらに、必要に応じて、本例のようなリミッター回路11の構成を適用することが可能である。[第5実施形態カラムごとにリミッター回路が配置される一例]次に、第5の実施形態に係る半導体記憶装置について、図9および図10を用いて説明する。この実施形態は、カラムごとに複数のリミッター回路が配置される一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。<リミッター回路Limiterについて>図9を用い、第5の実施形態に係るリミッター回路11について説明する。図示するように、第5の実施形態に係る半導体記憶装置は、複数のメモリセルMCがマトリックス状に配置されるメモリマクロ55のカラムColumnの両端に、2つのリミッター回路11-1,11-2が配置される点で、上記実施形態と相違する。メモリマクロ55は、複数のワード線WLと複数のビット線BLt,BLcとの交差位置に配置される複数の上記メモリセルMCSRAMcellを備える。複数のワード線WLは図示しないロウデコーダRowdecoderにより選択される。複数のビット線BLt,BLcは図示しないカラムデコーダColumndecoderにより選択され、センスアンプに電気的に接続される。リミッター回路11-1,11-2は、上記第1乃至第4の実施形態に係る構成例を必要に応じて適用することが可能である。なお、ここでは、メモリマクロ55のカラムの両端に、2つのリミッター回路11-1,11-2が配置される例を一例に挙げたが、これに限られない。例えば、カラムごとに1つのリミッター回路11を配置しても良いし、複数例えば、16個、32個ごとに1つのリミッター回路11を配置しても良い。<動作データ読み出し/データ書き込み動作>次に、図10を用い、第5の実施形態に係る半導体記憶装置の動作について説明する。ここでは、データ読み出しDataread/データ書き込みDatawrite動作の際の選択メモリセル選択MCおよび非選択メモリセル非選択MCの電圧関係を一例挙げる。図示するように、選択メモリセル選択MCでは、上記と同様の電圧が与えられる。非選択メモリセル非選択MCでは、同様にビット線BLcにはHレベルVdd、ビット線BLtにはLレベルVssが与えられるが、ワード線には非選択電圧Vssが与えられる。さらに、第5の実施形態では、選択MCおよび非選択MCと共通のリミッター回路11が配置される。そのため、リミッター回路11中のトランジスタN12がカットオフCutoffすると、選択MCと共通に接続される非選択MCの仮想ノードVNの電位も上昇する。そのため、非選択MCのソース電位も上昇することとなり、図中に破線で示す非選択MCのトランジスタN1の電流経路に流れるリーク電流Ileakを低減することができる。その結果、消費電力の低減に更に有利である。その他の構成、動作等に関しては、上記第1の実施形態と実質的に同様である。<作用効果>上記のように、第5の実施形態に係る半導体記憶装置によれば、少なくとも上記1乃至3と同様の効果が得られる。さらに、第5の実施形態に係る半導体記憶装置は、複数のメモリセルMCがマトリックス状に配置されるメモリマクロ55のカラムの両端に、2つのリミッター回路11-1,11-2が配置される。そのため、リミッター回路11中のトランジスタN12がカットオフCutoffすると、選択MCと共通に接続される非選択MCの仮想ノードVNの電位も上昇する。従って、非選択MCのソース電位も上昇することとなり、図中に破線で示す非選択MCのトランジスタN1の電流経路に流れるリーク電流Ileakを低減することができる。その結果、消費電力の低減に更に有利である。加えて、複数のメモリセルMCでリミッター回路11を共通化できるため、微細化に対して更に有利である。また、メモリセルMCSRAMcellの構成は、上記に限られない。例えば、後述するように、メモリセルMCを構成する転送トランジスタTransferTrN1,N2の導電型を反対p型とする構成PchXferCellであっても同様に適用できる。この場合、リミット回路11を構成するトランジスタの導電型も反対p型となり、仮想ノードVNに与えられる電源電圧も接地電源電圧Vssでなく、内部電源電圧Vddとなる。<作用効果>上記のように、第7の実施形態に係る半導体記憶装置によれば、少なくとも上記4および5と同様の効果が得られる。ここで、上記第6の実施形態では、メモリセルMCの電源電圧が昇圧されるVDD→VDDHため、メモリセルMCのセル電流の増大は、メモリセルMCの駆動トランジスタDriverTrN3,N4のオンON電流を増大させることにより実現されることとなる。そのため、ワーストセルの遅延が、メモリセルMCを構成する転送トランジスタTransferTrN1,N2のオンON電流が少ないことにより起因する場合には、十分な効果が得られない可能性もある。そこで、第7の実施形態に係る電源ブースト回路15は、nMOSトランジスタN11,N12を備え、メモリセルMCの仮想ノードVNに与える接地電源電圧側に接続される電源電圧を切り替えるVSS→VSSL。そのため、メモリセルMCに関しては、ノード1Nに固定の内部電源電圧VDDが与えられる。上記構成によれば、メモリセルMCの駆動トランジスタDriverTrN3,N4および転送トランジスタTransferTrN1,N2のいずれの駆動能力も向上させることができる。そのため、ワーストセルの遅延が、転送トランジスタTransferTrN1,N2のオンON電流が少ないことにより起因する場合であっても、十分な高速化の効果が得られる点で、更に有利である。[第8の実施形態リミッター回路を更に備える一例]次に、第8の実施形態に係る半導体記憶装置について、図17乃至図21を用いて説明する。この実施形態は、上記のビット線リミッター回路11を更に備える一例に関するものである。この説明において、上記第6の実施形態と重複する部分の詳細な説明を省略する。<メモリマクロ55の構成例>まず、図17を用い、第8の実施形態に係るメモリマクロ55の構成例について説明する。図示するように、本例に係るメモリマクロ55は、カラムごとに、上記のビット線リミッター回路Limiter11が配置される点で、上記第6の実施形態と相違する。リミッター回路11は、上記のように、ビット線BLt,BLcの振幅をモニタし、データ読み出し動作等の際にビット線BLt,BLcに十分な振幅が発生した場合には、それ以上のビット線の振幅を制限する。そのため、動作の際にビット線BLt,BLcの充電または放電で消費される余分な消費電力をカットすることができる。<メモリセルMCについて>次に、図18を用い、第8の実施形態に係るメモリセルMCについて説明する。図示するように、カラムごとにリミッター回路11が配置されるため、メモリセルMCの仮想ノードVNVirtualgroundNodeにはリミッター回路11が接続される。リミッター回路11の制御端子は、ビット線BLt,BLcに接続される。さらに、第8の実施形態では、上記第7の実施形態に係る電源ブースト回路15が適用される。即ち、電源ブースト回路15は、メモリセルMCの仮想ノードVNに与える接地電源電圧側に接続される電源電圧を切り替えるVSS→VSSL。そのため、メモリセルMCに関しては、ノード1Nに固定の内部電源電圧VDDが与えられる。<リミッター回路Limiterの構成例>次に、図19を用い、第8の実施形態に係るリミッター回路11の構成例について説明する。リミッター回路11は、上記第1乃至第5の実施形態に係る構成に加え、図19に示す構成を適用することも可能である。即ち、図19に示すように、第8の実施形態に係るリミッター回路11は、nMOSトランジスタN51,N52,N53,N54により構成される。nMOSトランジスタN51,N52の電流経路の一端は仮想ノードVNを介して電源ブースト回路15により切り替えられる電源電圧VSSまたはVSSLに接続され、電流経路の他端はnMOSトランジスタN53,N54の電流経路の一端にそれぞれ接続され、ゲートはビット線BLc,BLtにそれぞれ接続される。nMOSトランジスタN53,N54の電流経路の他端は相互にそれぞれ接続され、ゲートはビット線BLt,BLcにそれぞれ接続される。<動作データ読み出し動作>次に、図21および図22を用い、第8の実施形態に係るリミッター回路11の動作について説明する。ここでは、メモリセルMCのデータ読み出し動作の際における動作を例に挙げる。ビット線の振幅が十分に出ていない遅いカラムの場合ビット線の振幅が十分に出ていない遅いカラムの場合の電圧関係は、図20のように示される。図示するように、ビット線BLc,BLtの振幅が十分に出ていない遅いメモリセルMCの場合には、ビット線BLc,BLtにはいずれも同程度の電圧VDD=0.6V程度が与えられ、十分な電位差が生じていない。そのため、仮想ノードVNには、同様のVDD=0.6V程度が与えられているところ、上記第7の実施形態に係る電源ブースト回路15により、より低い負の電源電圧VSSL-0.1V程度に切り替えられて仮想ノードVNに与えられる。その結果、リミッター回路11を構成するnMOSトランジスタN52,N53が強くオンONし、高速動作化に寄与する。ビット線の振幅が十分に出ている早いカラムの場合一方、ビット線の振幅が十分に出ている早いカラムの場合の電圧関係は、図21のように示される。図示するように、ビット線BLc,BLtの振幅が十分に出ている早いメモリセルMCの場合には、ビット線BLc,BLtには電圧VDD=0.6V程度およびVSS0.3V程度が与えられ、十分な電位差が生じている。そのため、仮想ノードVNには、接地電源電圧VSS=0.3V程度が与えられており、引き続き上記第7の実施形態に係る電源ブースト回路15により電源電圧VSS0.3V程度が仮想ノードVNに与えられる。その結果、リミッター回路11を構成するnMOSトランジスタN52,N53がほぼオフOFFし、セル電流をカットオフすることができる。このように、必要以上のビット線の振幅を制限でき、必要以上のセル電流が流れることを制限することができるため、低消費電力化できる。<作用効果>第8の実施形態に係る半導体記憶装置によれば、少なくとも上記1および2と同様の効果が得られる。さらに、第8の実施形態では、ビット線BLt,BLcの振幅をモニタし、データ読み出し動作等の際にビット線BLt,BLcに十分な振幅が発生した場合には、それ以上のビット線の振幅を制限するリミッター回路11を更に具備する。そのため、上記に説明したように、データ読み出し動作等の際にビット線BLt,BLcの充電または放電で消費される余分な消費電力をカットすることができる点で、消費電力化に対して有利である。[第9の実施形態PchXferCellに適用する一例]次に、第9の実施形態に係る半導体記憶装置について、図22、図23を用いて説明する。この実施形態は、メモリセルMCの転送トランジスタTransferTrN1,N2の導電型を反対p型に置換されたメモリセルPchXferCellに適用する一例に関するものである。この説明において、上記第6の実施形態と重複する部分の詳細な説明を省略する。<メモリセルMCの構成例>図22に示すように、第9の実施形態に係るメモリセルMCは、転送トランジスタTransferTrの導電型をp型とする構成のメモリセルPchXferCellである。図示する第9の実施形態に係るメモリセルMCは、同様に、ノードPWN第1ノードに与えられる電源電圧VSSとノードVN第2ノードに与えられる電圧VDDまたはVDDHとの間におけるデータを記憶する。ノードVNには、同様に、電源ブースト回路15により発生される電源電圧VDDまたはVDDH>VDDが与えられる。図示するように、メモリセルMCは、転送トランジスタTransferTrP10,P20、およびデータ記憶を行うようにフリップフロップ接続されるインバータ回路10-1,10-2を備える。転送トランジスタP10の電流経路の一端はビット線BLtに接続され、他端はインバータ回路10-1のノードラッチノードNDtに接続され、ゲートはワード線WLに接続される。転送トランジスタP20の電流経路の一端はビット線BLcに接続され、他端はインバータ回路10-2のノードNDcラッチノードに接続され、ゲートはワード線WLに接続される。インバータ回路10-1は、負荷トランジスタLoadTrN10,駆動トランジスタDriverTrP30を備える。駆動トランジスタP30の電流経路の一端はノードVNに接続され、他端はノードNDtにおいて負荷トランジスタN10の電流経路の一端に接続され、ゲートは負荷トランジスタN10のゲート、およびインバータ回路10-2のノードNDcに接続される。負荷トランジスタN10の電流経路の他端はノードPWNを介して電源電圧VSSが与えられる。インバータ回路10-2は、負荷トランジスタN20、駆動トランジスタP40を備える。駆動トランジスタP40の電流経路の一端はノードVNに接続され、他端はノードNDcにおいて負荷トランジスタN20の電流経路の一端に接続され、ゲートは負荷トランジスタN20のゲート、およびインバータ回路10-1のノードNDtに接続される。負荷トランジスタN20の電流経路の他端は、ノードPWNを介して電源電圧VSSが与えられる。同様に、ビット線BLt,BLcの振幅をモニタし、データ読み出し動作等の際にビット線BLt,BLcに十分な振幅が発生した場合には、それ以上のビット線の振幅を制限するリミッター回路11が配置される。<リミッター回路11の構成例>第9の実施形態に係るメモリセルMCPchXferCellに適用されるリミッター回路11は、図23のように示される。図示するように、第9の実施形態に係るリミッター回路11は、pMOSトランジスタP51,P52,P53,P54により構成される点で、上記第8の実施形態と相違する。pMOSトランジスタP53,P54の電流経路の一端は仮想ノードVNを介して電源ブースト回路15により切り替えられる電源電圧VDDまたはVDDHに接続され、電流経路の他端はpMOSトランジスタP53,P54の電流経路の一端にそれぞれ接続され、ゲートはビット線BLc,BLtにそれぞれ接続される。pMOSトランジスタP51,P52の電流経路の他端は相互にそれぞれ接続され、ゲートはビット線BLt,BLcにそれぞれ接続される。その他の構成および動作等に関しては、上記第6の実施形態と実質的に同様であるため、その詳細な説明を省略する。<作用効果>第9の実施形態に係る半導体記憶装置によれば、少なくとも上記1および2と同様の効果が得られる。さらに、第9の実施形態では、第9の実施形態に係るメモリセルMCは、転送トランジスタTransferTrの導電型をp型とする構成のメモリセルPchXferCellである。そのため、このメモリセルMCに適用されるリミッター回路11は、pMOSトランジスタP51,P52,P53,P54により構成される。上記構成によれば、メモリセルMCに、製造工程に起因するばらつきが少なく、特性を向上できるp型の転送トランジスタP10,P20を適用することができる。そのため、よりビット線の遅延を防止でき、更に高速動作化できる点で有利である。MC...メモリセルSRAMcell、11...リミッター回路、10-1,10-2...ラッチ回路、N1,N2...転送トランジスタ、WL...ワード線、BLc,BLt...相補関係にあるビット線、Vdd...内部電源電圧、Vss...接地電源電圧、VDDH...正に昇圧された電源電圧、VDDL...負に昇圧された電源電圧。[比較例1]まず、図1を用いて、実施形態に係る半導体記憶装置と比較するために、比較例1について説明する。以下の説明では、半導体記憶装置として、SRAMStaticRandomAccessMemoryを一例に挙げて説明する。ここで、スケーリングの進展により、SRAMを構成するトランジスタ素子のばらつきが増大すると、ビット線を充電/放電するセル電流のばらつきが顕著になる。セル電流のばらつきが発生しても、データ読み出し/データ書き込み等の動作に関しては、ビット線のワーストセルに合わせてセンスアンプのタイミングを設定することで、対処することが可能である。しかしながら、この場合、ワーストセル以外のメモリセルが、ビット線を充電/放電する際には、センスアンプタイミングが必要以上に遅くなる。その結果、ビット線には必要以上な振幅が発生して余分な電力を消費してしまうため、低消費電力化に対して不利である。そこで、低消費電力化を実現するために、メモリセルに与える電源電圧を低減すれば良いとも思われる。より具体的に、図1を用いて説明する。図1は、比較例1に係るビット線最小振幅と平均振幅との関係を示す図である。図示するように、電源電圧Vddが0.5Vの場合、電源電圧Vddが1.1Vと比較して、最小振幅と平均振幅との乖離が大きくなっていることがわかる。これは、消費電力を下げるために、単純に電源電圧Vddを下げても、一般に言われているように、動作電力が電源電圧の2乗で減少しないことを示唆している。例えば、ビット線の容量をCとすると、ビット線の消費電力は、以下の式1のように示される。12CxVddxΔVbl...式1より具体的に、図示した電源電圧Vdd=0.5V、1.1Vの場合に上記式1を当てはめた結果は、以下のように示される。Vdd=0.5Vの場合:0.125CVdd=1.1Vの場合:0.110C上記結果のように、電源電圧を半分程度に下げた場合Vdd:1.1V→0.5Vでも、ビット線の消費電力は増加する。このように、消費電力を下げるために、単純に電源電圧を下げても、一般に言われているように、動作電力が電源電圧の2乗で減少しないことは明らかである。これは、SRAMの消費電力は、動作の際におけるビット線の充放電で消費されるものが主である。そして、例えば、低電圧等のセル電流Icellのばらつきにより、動作の際の平均ビット線の振幅が不必要に増大することに起因すると考えられる。そこで、以下の実施形態では、ビット線の振幅をモニタし、動作の際にビット線に十分な振幅が発生した場合には、それ以上のビット線の振幅を制限するビット線リミッター回路以下、リミッター回路Limiterと称するを配置することを提案する。以下、実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。[第1実施形態]<1.構成例>第1の実施形態に係る半導体記憶装置について、図2乃至図5を用いて説明する。1-1.メモリセルSRAMcellの構成例まず、図2を用い、第1の実施形態に係るメモリセルSRAMcellの構成例について説明する。本例に係るメモリセルMCは、ノード1N第1ノードに与えられる内部電源電圧Vddと仮想ノードVNに与えられる電圧との間におけるデータを記憶する。図示するように、メモリセルMCは、MOSトランジスタP1~N4により構成される。メモリセルMCは、転送トランジスタTransferTrN1,N2、およびデータ記憶を行うようにフリップフロップ接続されるインバータ回路10-1,10-2を備える。転送トランジスタN1の電流経路の一端はビット線BLtに接続され、他端はインバータ回路10-1のノードNDtに接続され、ゲートはワード線WLに接続される。転送トランジスタN2の電流経路の一端はビット線BLcに接続され、他端はインバータ回路10-2のノードNDcに接続され、ゲートはワード線WLに接続される。インバータ回路10-1は、負荷トランジスタLoadTrP1,駆動トランジスタDriverTrN3を備える。駆動トランジスタN3の電流経路の一端は仮想ノードVN:VirtualgroundNodeに接続され、他端はノードNDtにおいて負荷トランジスタP1の電流経路の一端に接続され、ゲートは負荷トランジスタP1のゲート、およびインバータ回路10-2のノードNDcに接続される。負荷トランジスタP1の電流経路の他端は内部電源電圧Vddに接続される。インバータ回路10-2は、負荷トランジスタP2、駆動トランジスタN4を備える。駆動トランジスタN4の電流経路の一端は仮想ノードVNに接続され、他端はノードNDcにおいて負荷トランジスタP2の電流経路の一端に接続され、ゲートは負荷トランジスタP2のゲート、およびインバータ回路10-1のノードNDtに接続される。負荷トランジスタP2の電流経路の他端は内部電源電圧Vddに接続される。リミッター回路Limiter11は、入力および出力が仮想ノードVNと接地電源電圧Vssとの間に配置され、制御端子がビット線BLt、BLcに接続される。上記構成により、リミッター回路11は、ビット線の振幅をモニタし、動作の際にビット線に十分な振幅が発生した場合には、それ以上のビット線の振幅を制限する。詳細については、後述する。なお、本例では、リミッター回路Limiter11は、メモリセルMCごとに配置されるが、これに限られず、例えば、複数のメモリセルごとや、メモリマクロにおいてカラムごとに配置されていても良い。詳細については、後述する。1-2.リミッター回路Limiterの構成例次に、図3を用い、第1の実施形態に係るリミッター回路Limiterの構成例について説明する。図示するように、第1の実施形態に係るリミッター回路11は、nMOSトランジスタN11,N12により構成される。nMOSトランジスタN11,N12の電流経路は、仮想ノードVNと接地電源電圧Vssとの間に直列に接続される。nMOSトランジスタN11のゲートは、ビット線BLcに接続される。nMOSトランジスタN12のゲートは、ビット線BLtに接続される。<2.動作データ読み出し/データ書き込み動作>次に、図4を用い、第1の実施形態に係る半導体記憶装置の動作について、説明する。ここでは、データ読み出しDataread/データ書き込みDatawrite動作の際の選択メモリセル選択MCの電圧関係を一例挙げる。図示するように、例えば、データ読み出し動作の際の選択メモリセル選択MCにおいて、ビット線BLcにはHレベルVdd、これと相補的なビット線BLtにはLレベルVss、ワード線には選択電圧Vsgが与えられる。すると、トランジスタN2,N4が導通ONし、トランジスタN2,N4の電流経路を介して、ビット線BLとリミッター回路11との間にセル電流Icellが流れる。これを図示しないビット線に電気的に接続されるセンスアンプにて検知することにより、データ読み出しを行う。続いて、ビット線BLc,BLt間に、データ読み出しするのに十分な振幅が発生すると、ビット線BLc,BLtの電圧が反転するので、リミッター回路11中のnMOSトランジスタN11,N12の一方本例では、トランジスタN12が、接地電源電圧Vssへの電流経路をカットオフCutoffする。従って、これ以降、セル電流Icellが流れることを制限することができる。このように、本例に係るリミッター回路11は、ビット線BLc,BLtの振幅をモニタし、動作の際にビット線に十分な振幅が発生した場合には、それ以上のビット線の振幅を制限し、必要以上のセル電流Icellが流れることを制限することができる。加えて、図示する電圧関係において、仮想ノードVNはフローティング状態となるので、セル電流Icellによりその電位が上昇する。そのため、データ書き込み動作の際には、図中の破線で示すpMOSトランジスタP1の駆動能力を下げることにより、データ書き込みをアシストWriteassistすることができる。<3.作用効果>第1の実施形態に係る半導体記憶装置によれば、少なくとも下記1乃至3の効果が得られる。1低消費電力化できる。上記のように、本例に係る半導体記憶装置は、入力および出力がメモリセルMCの仮想ノードVNと接地電源電圧Vssとの間に配置され、制御端子がビット線BLt、BLcに接続されるリミッター回路11を具備する。リミッター回路11は、ビット線の振幅をモニタし、動作の際にビット線に十分な振幅が発生した場合には、それ以上のビット線の振幅を制限し、充放電で消費される余分なビット線における消費電力をカットすることができる。例えば、図4で示したように、ビット線BLc,BLt間に、データ読み出しするのに十分な振幅が発生すると、ビット線BLc,BLtの電圧が反転するので、リミッター回路11中のnMOSトランジスタN11,N12の一方本例では、トランジスタN12が、接地電源電圧Vssへの電流経路をカットオフCutoffする。従って、これ以降、セル電流Icellが流れることを制限することができる。換言すると、ビット線BLc,BLt間の振幅レベルが、nMOSトランジスタN11、N12をカットオフするレベルまで変化すると、セル電流Icellが遮断されるため、余分にセル電流Icellが流れない。このように、第1の実施形態によれば、必要以上のビット線の振幅を制限でき、必要以上のセル電流Icellが流れることを制限することができるため、入力される電源電圧Vddの電圧値にかかわらず、低消費電力化できる。そのため、メモリセルMCに与えられる電源電圧Vddの電圧値を低減することにより、上記式1に従って消費電力を低減することも可能である。加えて、第1の実施形態によれば、微細化の進行に伴うセル電流Icellのばらつきにかかわらず、この効果を得ることが可能である。そのため、微細化に対して有利であるとも言える。2高速動作化に対して有利である。また、ビット線BLc,BLt間に振幅が十分出ていないメモリセルMCについては、nMOSトランジスタN11、N12がカットオフしないので、リミッター回路11はビット線の振幅を制限することはない。そのため、最も動作が遅いメモリセルワーストセル:Worstcellの動作スピードは、ほとんど損なわれることがなく、動作遅延が発生することもない。例えば、この動作スピードに関しては、図5を用いて説明する。図中のaは第1の実施形態に係るリミッター回路11を備えていない場合、bは第1の実施形態に係るリミッター回路11を備えている場合、cは最も動作が遅いメモリセルワーストセル:Worstcellについての第1の実施形態に係るリミッター回路11を備えていない場合/いる場合、をそれぞれ示すものである。図示するように、a~cのいずれの場合においても、ビット線の振幅が十分に認められAMa=AMb=AMc、かつその時刻timeはほぼ同程度である。そのため、図5cの最も動作が遅いメモリセルワーストセルの場合であっても、ほとんど動作スピードの劣化は認められない。このように、第1の実施形態に係る半導体記憶装置によれば、高速動作化に対しても有利である。3データ書き込み特性を向上できる。加えて、図4に示した電圧関係において、データ書き込み動作Datawriteの際にも、仮想ノードVNはフローティング状態となるので、セル電流Icellによりその電位が上昇する。そのため、データ書き込み動作の際には、図中の破線で示すpMOSトランジスタP1の駆動能力を下げることにより、データ書き込みをアシストWriteassistすることができる。換言すれば、ビット線BLc,BLtのいずれか一方に、データに応じた振幅が、書き込みトランジスタによりフォースされることにより、仮想ノードVNvirtualgroundnodeが浮くので、ライトアシストにもなると言える。その結果、データ書き込み特性を向上できる。さらに、トランジスタN11,N12がカットオフするのは、ビット線BLc,BLt上に十分振幅が出た後であるため、アクセスしているメモリセルの安定性が損なわれることもない。[第2実施形態リミッター回路のその他の一例]次に、第2の実施形態に係る半導体記憶装置について、図6を用いて説明する。この実施形態は、リミッター回路のその他の構成例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。<リミッター回路Limiterの構成例>図6を用い、第2の実施形態に係るリミッター回路11の構成例について説明する。図示するように、第2の実施形態に係るリミッター回路11は、nMOSトランジスタN21,N22により構成される点で、上記第1の実施形態と相違する。nMOSトランジスタN21,N22の電流経路は、仮想ノードVNと接地電源電圧Vssとの間に並列に接続される。nMOSトランジスタN21のゲートは、ビット線BLcに接続される。nMOSトランジスタN22のゲートは、ビット線BLtに接続される。<動作>例えば、データ読み出し動作の際に、ビット線BLc,BLtに必要な振幅が発生すると、並列に接続されたトランジスタN21,N22のうちのいずれか一方が、カットオフCutoffして、セル電流の駆動力を低減する。このように、第2の実施形態では、完全にはセル電流をカットはしないが、セル電流を減らすことにより、消費電力の低減を図ることができる。その他の構成、動作等に関しては、上記第1の実施形態と実質的に同様である。<作用効果>上記のように、第2の実施形態に係る半導体記憶装置によれば、少なくとも上記1乃至3と同様の効果が得られる。ここで、第1の実施形態に係るリミッター回路では、一対のスタックした2つのトランジスタN11,N12で構成されるものを一例に挙げた。この構成の場合、それぞれのトランジスタN11,N12のバックゲート電圧が異なるので、リミッター回路11の動作が、読み出しデータによって微妙に異なる可能性がある。これに対して、第2の実施形態に係るリミッター回路11では、電流経路が仮想ノードVNと接地電源電圧Vssとの間に並列に接続される、対称な2つのnMOSトランジスタN21,N22により構成される。そのため、それぞれのトランジスタN21,N22のバックゲート電圧を同様にでき、リミッター回路11の動作が、読み出しデータによって微妙に異なる可能性もない点で、更に有利である。[第3実施形態リミッター回路のその他の一例]次に、第3の実施形態に係る半導体記憶装置について、図7を用いて説明する。この実施形態は、リミッター回路のその他の一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。<リミッター回路Limiterの構成例>図7を用い、第3の実施形態に係るリミッター回路11の構成例について説明する。図示するように、第3の実施形態に係るリミッター回路11は、nMOSトランジスタN31,N32,N33,N34により構成される点で、上記第1の実施形態と相違する。nMOSトランジスタN31,N32の電流経路は、仮想ノードVNと接地電源電圧Vssとの間に直列に接続される。nMOSトランジスタN31のゲートは、ビット線BLtに接続される。nMOSトランジスタN32のゲートは、ビット線BLcに接続される。nMOSトランジスタN33,N34の電流経路は、仮想ノードVNと接地電源電圧Vssとの間に直列に接続される。nMOSトランジスタN33のゲートは、ビット線BLcに接続される。nMOSトランジスタN34のゲートは、ビット線BLtに接続される。その他の構成、動作等に関しては、上記第1の実施形態と実質的に同様である。<作用効果>上記のように、第3の実施形態に係る半導体記憶装置によれば、少なくとも上記1乃至3と同様の効果が得られる。ここで、リミッター回路11がビット線BLc,BLtの電位をモニタしてカットオフする場合、リミッター回路11中のトランジスタがカットオフしても、仮想ノードvirtualgroundnodeVNの容量とビット線BLc,BLtと間の容量のチャージシェアリングが起きるため、カットオフ後もビット線BLc,BLtの充電/放電が起き、消費電力の低減効果が縮小してしまうおそれも考えられる。これを防止するためには、仮想ノードVNの容量を、ビット線BLc,BLtの容量より小さくする必要がある。そこで、第3の実施形態に係るリミッター回路11は、ビット線BLc,BLt当たり2個以上のトランジスタN31,N32,N33,N34を配置させることにより、仮想ノードVNの容量とビット線の容量と比を、第1,第2の実施形態よりも低減させることができる。そのため、仮想ノードVNの容量とビット線BLc,BLtと間の容量のチャージシェアリングの発生を防止でき、カットオフ後のビット線の充電/放電の発生を防止できるため、消費電力の低減に対して更に有利である。[第4実施形態リミッター回路のその他の一例]次に、第4の実施形態に係る半導体記憶装置について、図8を用いて説明する。この実施形態は、リミッター回路のその他の一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。<リミッター回路Limiterの構成例>図8を用い、第4の実施形態に係るリミッター回路11の構成例について説明する。図示するように、第4の実施形態に係るリミッター回路11は、nMOSトランジスタN41,N42により構成される点で、上記第1の実施形態と相違する。nMOSトランジスタN41の電流経路の一端は接地電源電圧Vssに接続され、電流経路の他端はメモリセルMCのトランジスタN4の電流経路の一端に接続され、ゲートはビット線BLcに接続される。nMOSトランジスタN42の電流経路の一端は接地電源電圧Vssに接続され、電流経路の他端はメモリセルMCのトランジスタN3の電流経路の一端に接続され、ゲートはビット線BLtに接続される。その他の構成、動作等に関しては、上記第1の実施形態と実質的に同様である。<作用効果>上記のように、第4の実施形態に係る半導体記憶装置によれば、少なくとも上記1乃至3と同様の効果が得られる。さらに、必要に応じて、本例のようなリミッター回路11の構成を適用することが可能である。[第5実施形態カラムごとにリミッター回路が配置される一例]次に、第5の実施形態に係る半導体記憶装置について、図9および図10を用いて説明する。この実施形態は、カラムごとに複数のリミッター回路が配置される一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。<リミッター回路Limiterについて>図9を用い、第5の実施形態に係るリミッター回路11について説明する。図示するように、第5の実施形態に係る半導体記憶装置は、複数のメモリセルMCがマトリックス状に配置されるメモリマクロ55のカラムColumnの両端に、2つのリミッター回路11-1,11-2が配置される点で、上記実施形態と相違する。メモリマクロ55は、複数のワード線WLと複数のビット線BLt,BLcとの交差位置に配置される複数の上記メモリセルMCSRAMcellを備える。複数のワード線WLは図示しないロウデコーダRowdecoderにより選択される。複数のビット線BLt,BLcは図示しないカラムデコーダColumndecoderにより選択され、センスアンプに電気的に接続される。リミッター回路11-1,11-2は、上記第1乃至第4の実施形態に係る構成例を必要に応じて適用することが可能である。なお、ここでは、メモリマクロ55のカラムの両端に、2つのリミッター回路11-1,11-2が配置される例を一例に挙げたが、これに限られない。例えば、カラムごとに1つのリミッター回路11を配置しても良いし、複数例えば、16個、32個ごとに1つのリミッター回路11を配置しても良い。<動作データ読み出し/データ書き込み動作>次に、図10を用い、第5の実施形態に係る半導体記憶装置の動作について説明する。ここでは、データ読み出しDataread/データ書き込みDatawrite動作の際の選択メモリセル選択MCおよび非選択メモリセル非選択MCの電圧関係を一例挙げる。図示するように、選択メモリセル選択MCでは、上記と同様の電圧が与えられる。非選択メモリセル非選択MCでは、同様にビット線BLcにはHレベルVdd、ビット線BLtにはLレベルVssが与えられるが、ワード線には非選択電圧Vssが与えられる。さらに、第5の実施形態では、選択MCおよび非選択MCと共通のリミッター回路11が配置される。そのため、リミッター回路11中のトランジスタN12がカットオフCutoffすると、選択MCと共通に接続される非選択MCの仮想ノードVNの電位も上昇する。そのため、非選択MCのソース電位も上昇することとなり、図中に破線で示す非選択MCのトランジスタN1の電流経路に流れるリーク電流Ileakを低減することができる。その結果、消費電力の低減に更に有利である。その他の構成、動作等に関しては、上記第1の実施形態と実質的に同様である。<作用効果>上記のように、第5の実施形態に係る半導体記憶装置によれば、少なくとも上記1乃至3と同様の効果が得られる。さらに、第5の実施形態に係る半導体記憶装置は、複数のメモリセルMCがマトリックス状に配置されるメモリマクロ55のカラムの両端に、2つのリミッター回路11-1,11-2が配置される。そのため、リミッター回路11中のトランジスタN12がカットオフCutoffすると、選択MCと共通に接続される非選択MCの仮想ノードVNの電位も上昇する。従って、非選択MCのソース電位も上昇することとなり、図中に破線で示す非選択MCのトランジスタN1の電流経路に流れるリーク電流Ileakを低減することができる。その結果、消費電力の低減に更に有利である。加えて、複数のメモリセルMCでリミッター回路11を共通化できるため、微細化に対して更に有利である。また、メモリセルMCSRAMcellの構成は、上記に限られない。例えば、後述するように、メモリセルMCを構成する転送トランジスタTransferTrN1,N2の導電型を反対p型とする構成PchXferCellであっても同様に適用できる。この場合、リミット回路11を構成するトランジスタの導電型も反対p型となり、仮想ノードVNに与えられる電源電圧も接地電源電圧Vssでなく、内部電源電圧Vddとなる。[比較例2]ここで、図11を用いて、下記第6乃至第10の実施形態に係る半導体記憶装置と比較するために、比較例2について説明する。ここで、上記のように、スケーリングおよび大容量化が進展すると、半導体記憶装置を構成するトランジスタ素子の製造工程のばらつきに起因して、素子特性のばらつきが増大する。そのため、例えば、SRAM等において、ビット線を充電/放電するためのビット線の遅延の時間分布のばらつきが顕著になるという傾向もある。より具体的に、図11を用いて説明する。図11は、データ読み出し時のビット線の遅延時間の分布をσシグマプロットにて示している。ビット線の遅延時間とは、ある特定のビット線のデータ読み出しに必要な振幅が出るまでの時間を言う。図示するように、トランジスタ素子のランダムなばらつきにより、遅延時間が分布を持っている。遅延時間は、特に電源電圧が低いとき、およびワード線電位が低いときに、トランジスタ素子のばらつきの影響を強く受ける。例えば、図11中に示す-4σ最も遅いメモリセルWorstcaseのタイミングは2.6μs程度、-3σ中程度メモリセルのタイミングは0.7μs程度、-2σ最も早いメモリセルのタイミングは0.2μs程度、である。このように、-4σ最も遅いメモリセルWorstcaseのビット線の遅延時間は、-3σ,-2σのビット線遅延時間に比べて、それぞれ3倍程度、7倍程度になる。したがって、何らかの方法で、これらの遅いセルを救済できれば、SRAMチップの読み出し速度を、それぞれ3倍、7倍に向上することが可能である。加えて、低電圧ではリーク電流による消費電力は、トータルの消費電力の主要な成分であるので、低電圧での読み出しスピードの改善は、動作周波数の改善だけでなく、オペレーションあたりの消費電力の低減にも寄与する。遅いセルの救済は、例えば、リダンダンシにおいて冗長セルにより置換する等を行えば良いとも思われる。しかしながら、例えば、図11に示す-3σ中程度メモリセルまで救済しようとすると、1000個あたり13個の救済が必要となる。そのため、例えば、容量が、1Mbのメモリマクロセルアレイに適用しようとすると、1300setのリダンダンシに使用する冗長セルが必要になる。その結果、占有面積が増大し、その面積オーバーヘッドを考えると実質上の実現は不可能である。そこで、以下の第6乃至第10の実施形態では、ビット線の振幅をモニタし、データ読み出し時等に、ビット線の振幅が十分でないメモリセル遅いセルの電源電圧を個別に昇圧させる電源ブースト回路Boosterを具備する半導体記憶装置を提案する。[第6実施形態]<11.構成例>第6の実施形態に係る半導体記憶装置について、図12乃至図15を用いて説明する。11-1.メモリマクロの構成例まず、図12を用い、第6の実施形態に係る半導体記憶装置のメモリマクロメモリセルアレイについて説明する。図示するように、第6の実施形態に係るメモリマクロ55は、複数のワード線WLと、相補関係にある複数のビット線対BLt,BLcとの交差位置に配置される複数のメモリセルMCSRAMcell、および電源ブースト回路15を備える。複数のワード線WLは、図示しないロウデコーダRowdecoderにより選択される。複数のビット線BLt,BLcは図示しないカラムデコーダColumndecoderにより選択され、センスアンプに電気的に接続される。電源ブースト回路Booster15は、本例では、カラムの一端にカラムごとに配置され、ビット線BLt,BLcの振幅をモニタし、データ読み出し時等に、ビット線の振幅が十分でないメモリセルMCの電源電圧を個別に昇圧させる。詳細については、後述する。電源ブースト回路15は、カラムごとに共通に配置されるため、同一カラムのメモリセルMCは、その配置されるカラムの電源ブースト回路15が適用される。なお、メモリマクロ55等の半導体記憶装置の全体は、図示しない制御回路シーケンサにより、制御信号例えば、後述するSAEsenseamplifierenable信号、PreSAE信号等を用いて制御する。また、第6の実施形態では、電源ブースト回路Booster15は、メモリマクロ55のカラムの一端に配置される例を一例に挙げたが、これに限られない。例えば、カラムの両端に2つの電源ブースト回路15を配置しても良いし、複数例えば、16個、32個ごとに1つの電源ブースト回路15を配置しても良い。11-2.メモリセルSRAMcellの構成例次に、図13を用い、第6の実施形態に係るメモリセルMCSRAMcellの構成例について説明する。本例に係るメモリセルMCは、ノードPWN第1ノードに与えられる電源電圧とノードVN第2ノードに与えられる電圧との間におけるデータを記憶する。ノードPWNには、電源ブースト回路15により発生される電源電圧VDDまたはVDDH>VDDが与えられる。図示するように、メモリセルMCは、MOSトランジスタP1~N4により構成される。メモリセルMCは、転送トランジスタTransferTrN1,N2、およびデータ記憶を行うようにフリップフロップ接続されるインバータ回路10-1,10-2を備える。転送トランジスタN1の電流経路の一端はビット線BLtに接続され、他端はインバータ回路10-1のノードラッチノードNDtに接続され、ゲートはワード線WLに接続される。転送トランジスタN2の電流経路の一端はビット線BLcに接続され、他端はインバータ回路10-2のノードNDcラッチノードに接続され、ゲートはワード線WLに接続される。インバータ回路10-1は、負荷トランジスタLoadTrP1,駆動トランジスタDriverTrN3を備える。駆動トランジスタN3の電流経路の一端はノードVNを介して接地電源電圧Vssに接続され、他端はノードNDtにおいて負荷トランジスタP1の電流経路の一端に接続され、ゲートは負荷トランジスタP1のゲート、およびインバータ回路10-2のノードNDcに接続される。負荷トランジスタP1の電流経路の他端はノードPWNを介して内部電源電圧VDDまたはVDDHが与えられる。インバータ回路10-2は、負荷トランジスタP2、駆動トランジスタN4を備える。駆動トランジスタN4の電流経路の一端はノードVNを介して接地電源電圧Vssに接続され、他端はノードNDcにおいて負荷トランジスタP2の電流経路の一端に接続され、ゲートは負荷トランジスタP2のゲート、およびインバータ回路10-1のノードNDtに接続される。負荷トランジスタP2の電流経路の他端は、ノードPWNを介して内部電源電圧VDDまたはVDDHが与えられる。11-3.電源ブースト回路の構成例次に、図14を用い、第6の実施形態に係る電源ブースト回路Booster15の構成例について説明する。図示するように、本例に係る電源ブースト回路15は、NAND回路11,インバータIN11,pMOSトランジスタP11,P12を備える。NAND回路NAND11には、ビット線BLt,BLcの電位信号blt,blcが入力され、入力されるプリセンス信号PreSAEに応じたブースト信号boostを出力する。インバータIN11は、入力がトランジスタP11のゲートに接続され、出力がトランジスタP12のゲートに接続され、入力されるブースト信号boostを反転して出力する。pMOSトランジスタP11の電流経路の一端およびバックゲートには電源電圧VDDより高い電源電圧VDDHVDDH>VDDが与えられ、電流経路の他端はノードPWNに電気的に接続され、メモリセルMCの電源電圧CellVDDHとして与えられる。pMOSトランジスタP12の電流経路の一端およびバックゲートには電源電圧VDDHより低い電源電圧VDDVDD<VDDHが与えられ、電流経路の他端はノードPWNに電気的に接続され、メモリセルMCの電源電圧CellVDDとして与えられる。<12.動作データ読み出し動作>次に、第6の実施形態に係る電源ブースト回路15の動作について説明する。ここでは、データ読み出し動作の際における電源ブースト回路15を一例に挙げる。まず、メモリマクロ55のデータ読み出し動作が開始されると、リードサイクルの開始の際に、図示しない制御回路シーケンサにより、センスアンプを読み出し可能とするSAEsenseamplifierenable信号よりも前に、PreSAE信号がHレベルとされる。この際、データ読み出しが早いためビット線BLt,BLcに読み出し信号が出ている場合は、電源ブースト回路15に入力されるblt信号またはblc信号のいずれかがLレベルに反転するため、boost信号はHレベルのままである。そのため、pMOSトランジスタP12が導通され、ノードPWNを介して、メモリセルMCの電源電圧としてVDDCellVDDが与えられる。これに対して、データ読み出しが遅いカラムは、ビット線BLt,BLcに読み出し信号が出ていない。この場合は、電源ブースト回路15に入力されるblt信号およびblc信号のいずれもがHレベルのままであるため、PreSAE信号がHレベルになると、boost信号はLレベルに反転する。そのため、pMOSトランジスタP11が導通され、ノードPWNを介して、メモリセルMCの電源電圧としてより高いVDDHCellVDDHに切り替えられて与えられる。従って、遅いメモリセルMCカラムであっても、データ読み出しを加速でき、ビット線遅延を防止できる。その結果、低消費電力化できる。<13.作用効果>第6の実施形態に係る半導体記憶装置によれば、少なくとも上記1の効果が得られる。加えて、第6の実施形態によれば、下記4および5に示す効果が得られる。4ビット線の遅延を防止でき、高速動作化できる。上記のように、第6の実施形態に係る半導体記憶装置は、カラムの一端にカラムごとに配置され、ビット線BLt,BLcの振幅をモニタし、データ読み出し時等に、ビット線の振幅が十分でないメモリセルMCの電源電圧を個別に昇圧させる電源ブースト回路15を具備する。そのため、メモリマクロ55のデータ読み出し動作が開始されると、リードサイクルの開始の際に、図示しない制御回路シーケンサにより、センスアンプを読み出し可能とするSAEsenseamplifierenable信号よりも前に、PreSAE信号がHレベルとされる。この際、データ読み出しが遅いメモリセルMCカラムは、ビット線BLt,BLcに読み出し信号が出ていない。この場合は、電源ブースト回路15に入力されるblt信号およびblc信号のいずれもがHレベルのままであるため、PreSAE信号がHレベルになると、boost信号はLレベルに反転する。そのため、pMOSトランジスタP11が導通され、ノードPWNを介して、メモリセルMCの電源電圧としてより高いVDDHCellVDDHに切り替えられて与えられる。その結果、遅いメモリセルMCカラムであっても、データ読み出しを加速でき、ビット線遅延を防止できる。例えば、MonteCarloシミュレーションの結果は、図15のように示される。図15中では、ビット線の遅延をσシグマプロットにより示している。図示するように、第6の実施形態に係る電源ブースト回路15を具備しない上記の比較例2の場合では、最も遅いセルであるワーストケースWorstcaseのビット線遅延が15ns程度である。これに対して、第6の実施形態に係る電源ブースト回路15を具備することにより、最も遅いセルであるワーストケースWorstcaseのビット線遅延が84ns程度まで、高速化されていることが明らかである。このように、図示する場合では、ワーストケースWorstcaseのビット線の遅延を2倍程度に高速化できる。加えて、比較的早いセルFastcase25σ以下では、いずれの遅延分布も重複し、分布が変わっていないことも分かる。そのため、十分にデータ読み出しが早いビット線については、電源ブースト回路15のブーストが有効になっておらず、余分な電力の消費が抑えられていることが明らかである。この点から、消費電力の低減に対しても有利である。5微細化に対して有利である。上記のように、第6の実施形態では、遅いメモリセルに対して、個別的に電源ブースト回路15により電源電圧を昇圧させるVDD→VDDHことにより救済する。そのため、リダンダンシにおいて冗長セルにより置換する等の必要がない。例えば、図1において説明したように、容量が1Mbのメモリマクロセルアレイ55に対して、1300setのリダンダンシに使用する冗長セル等が不要である。このように、占有面積が増大することがない点で、微細化に対して有利である。[第7の実施形態電源ブースト回路のその他の一例]次に、第7の実施形態に係る半導体記憶装置について、図16を用いて説明する。この実施形態は、電源ブースト回路のその他の構成例に関するものである。この説明において、上記第6の実施形態と重複する部分の詳細な説明を省略する。<電源ブースト回路Boosterの構成例>図示するように、第7の実施形態に係る電源ブースト回路15は、nMOSトランジスタN11,N12を備え、メモリセルMCの仮想ノードVNに与える接地電源電圧側に接続される点で、上記第6の実施形態と相違する。そのため、メモリセルMCに関しては、ノード1Nに固定の内部電源電圧VDDが与えられる。nMOSトランジスタN11の電流経路の一端およびバックゲートには接地電源電圧VSSが与えられ、電流経路の他端はノードPWNに電気的に接続されメモリセルMCの電源電圧CellVSSとして与えられる。nMOSトランジスタN12の電流経路の一端およびバックゲートには電源電圧VSSより低い電源電圧VSSLVSSL<VSSが与えられ、電流経路の他端はノードPWNに電気的に接続されメモリセルMCの電源電圧CellVSSLとして与えられる。その他の構成および動作に関しては、実質的に上記第6の実施形態と同様であるため、詳細な説明を省略する。<作用効果>上記のように、第7の実施形態に係る半導体記憶装置によれば、少なくとも上記4および5と同様の効果が得られる。ここで、上記第6の実施形態では、メモリセルMCの電源電圧が昇圧されるVDD→VDDHため、メモリセルMCのセル電流の増大は、メモリセルMCの駆動トランジスタDriverTrN3,N4のオンON電流を増大させることにより実現されることとなる。そのため、ワーストセルの遅延が、メモリセルMCを構成する転送トランジスタTransferTrN1,N2のオンON電流が少ないことにより起因する場合には、十分な効果が得られない可能性もある。そこで、第7の実施形態に係る電源ブースト回路15は、nMOSトランジスタN11,N12を備え、メモリセルMCの仮想ノードVNに与える接地電源電圧側に接続される電源電圧を切り替えるVSS→VSSL。そのため、メモリセルMCに関しては、ノード1Nに固定の内部電源電圧VDDが与えられる。上記構成によれば、メモリセルMCの駆動トランジスタDriverTrN3,N4および転送トランジスタTransferTrN1,N2のいずれの駆動能力も向上させることができる。そのため、ワーストセルの遅延が、転送トランジスタTransferTrN1,N2のオンON電流が少ないことにより起因する場合であっても、十分な高速化の効果が得られる点で、更に有利である。[第8の実施形態リミッター回路を更に備える一例]次に、第8の実施形態に係る半導体記憶装置について、図17乃至図21を用いて説明する。この実施形態は、上記のビット線リミッター回路11を更に備える一例に関するものである。この説明において、上記第6の実施形態と重複する部分の詳細な説明を省略する。<メモリマクロ55の構成例>まず、図17を用い、第8の実施形態に係るメモリマクロ55の構成例について説明する。図示するように、本例に係るメモリマクロ55は、カラムごとに、上記のビット線リミッター回路Limiter11が配置される点で、上記第6の実施形態と相違する。リミッター回路11は、上記のように、ビット線BLt,BLcの振幅をモニタし、データ読み出し動作等の際にビット線BLt,BLcに十分な振幅が発生した場合には、それ以上のビット線の振幅を制限する。そのため、動作の際にビット線BLt,BLcの充電または放電で消費される余分な消費電力をカットすることができる。<メモリセルMCについて>次に、図18を用い、第8の実施形態に係るメモリセルMCについて説明する。図示するように、カラムごとにリミッター回路11が配置されるため、メモリセルMCの仮想ノードVNVirtualgroundNodeにはリミッター回路11が接続される。リミッター回路11の制御端子は、ビット線BLt,BLcに接続される。さらに、第8の実施形態では、上記第7の実施形態に係る電源ブースト回路15が適用される。即ち、電源ブースト回路15は、メモリセルMCの仮想ノードVNに与える接地電源電圧側に接続される電源電圧を切り替えるVSS→VSSL。そのため、メモリセルMCに関しては、ノード1Nに固定の内部電源電圧VDDが与えられる。<リミッター回路Limiterの構成例>次に、図19を用い、第8の実施形態に係るリミッター回路11の構成例について説明する。リミッター回路11は、上記第1乃至第5の実施形態に係る構成に加え、図19に示す構成を適用することも可能である。即ち、図19に示すように、第8の実施形態に係るリミッター回路11は、nMOSトランジスタN51,N52,N53,N54により構成される。nMOSトランジスタN51,N52の電流経路の一端は仮想ノードVNを介して電源ブースト回路15により切り替えられる電源電圧VSSまたはVSSLに接続され、電流経路の他端はnMOSトランジスタN53,N54の電流経路の一端にそれぞれ接続され、ゲートはビット線BLc,BLtにそれぞれ接続される。nMOSトランジスタN53,N54の電流経路の他端は相互にそれぞれ接続され、ゲートはビット線BLt,BLcにそれぞれ接続される。<動作データ読み出し動作>次に、図21および図22を用い、第8の実施形態に係るリミッター回路11の動作について説明する。ここでは、メモリセルMCのデータ読み出し動作の際における動作を例に挙げる。ビット線の振幅が十分に出ていない遅いカラムの場合ビット線の振幅が十分に出ていない遅いカラムの場合の電圧関係は、図20のように示される。図示するように、ビット線BLc,BLtの振幅が十分に出ていない遅いメモリセルMCの場合には、ビット線BLc,BLtにはいずれも同程度の電圧VDD=0.6V程度が与えられ、十分な電位差が生じていない。そのため、仮想ノードVNには、同様のVDD=0.6V程度が与えられているところ、上記第7の実施形態に係る電源ブースト回路15により、より低い負の電源電圧VSSL-0.1V程度に切り替えられて仮想ノードVNに与えられる。その結果、リミッター回路11を構成するnMOSトランジスタN52,N53が強くオンONし、高速動作化に寄与する。ビット線の振幅が十分に出ている早いカラムの場合一方、ビット線の振幅が十分に出ている早いカラムの場合の電圧関係は、図21のように示される。図示するように、ビット線BLc,BLtの振幅が十分に出ている早いメモリセルMCの場合には、ビット線BLc,BLtには電圧VDD=0.6V程度およびVSS0.3V程度が与えられ、十分な電位差が生じている。そのため、仮想ノードVNには、接地電源電圧VSS=0.3V程度が与えられており、引き続き上記第7の実施形態に係る電源ブースト回路15により電源電圧VSS0.3V程度が仮想ノードVNに与えられる。その結果、リミッター回路11を構成するnMOSトランジスタN52,N53がほぼオフOFFし、セル電流をカットオフすることができる。このように、必要以上のビット線の振幅を制限でき、必要以上のセル電流が流れることを制限することができるため、低消費電力化できる。<作用効果>第8の実施形態に係る半導体記憶装置によれば、少なくとも上記1および2と同様の効果が得られる。さらに、第8の実施形態では、ビット線BLt,BLcの振幅をモニタし、データ読み出し動作等の際にビット線BLt,BLcに十分な振幅が発生した場合には、それ以上のビット線の振幅を制限するリミッター回路11を更に具備する。そのため、上記に説明したように、データ読み出し動作等の際にビット線BLt,BLcの充電または放電で消費される余分な消費電力をカットすることができる点で、消費電力化に対して有利である。[第9の実施形態PchXferCellに適用する一例]次に、第9の実施形態に係る半導体記憶装置について、図22、図23を用いて説明する。この実施形態は、メモリセルMCの転送トランジスタTransferTrN1,N2の導電型を反対p型に置換されたメモリセルPchXferCellに適用する一例に関するものである。この説明において、上記第6の実施形態と重複する部分の詳細な説明を省略する。<メモリセルMCの構成例>図22に示すように、第9の実施形態に係るメモリセルMCは、転送トランジスタTransferTrの導電型をp型とする構成のメモリセルPchXferCellである。図示する第9の実施形態に係るメモリセルMCは、同様に、ノードPWN第1ノードに与えられる電源電圧VSSとノードVN第2ノードに与えられる電圧VDDまたはVDDHとの間におけるデータを記憶する。ノードVNには、同様に、電源ブースト回路15により発生される電源電圧VDDまたはVDDH>VDDが与えられる。図示するように、メモリセルMCは、転送トランジスタTransferTrP10,P20、およびデータ記憶を行うようにフリップフロップ接続されるインバータ回路10-1,10-2を備える。転送トランジスタP10の電流経路の一端はビット線BLtに接続され、他端はインバータ回路10-1のノードラッチノードNDtに接続され、ゲートはワード線WLに接続される。転送トランジスタP20の電流経路の一端はビット線BLcに接続され、他端はインバータ回路10-2のノードNDcラッチノードに接続され、ゲートはワード線WLに接続される。インバータ回路10-1は、負荷トランジスタLoadTrN10,駆動トランジスタDriverTrP30を備える。駆動トランジスタP30の電流経路の一端はノードVNに接続され、他端はノードNDtにおいて負荷トランジスタN10の電流経路の一端に接続され、ゲートは負荷トランジスタN10のゲート、およびインバータ回路10-2のノードNDcに接続される。負荷トランジスタN10の電流経路の他端はノードPWNを介して電源電圧VSSが与えられる。インバータ回路10-2は、負荷トランジスタN20、駆動トランジスタP40を備える。駆動トランジスタP40の電流経路の一端はノードVNに接続され、他端はノードNDcにおいて負荷トランジスタN20の電流経路の一端に接続され、ゲートは負荷トランジスタN20のゲート、およびインバータ回路10-1のノードNDtに接続される。負荷トランジスタN20の電流経路の他端は、ノードPWNを介して電源電圧VSSが与えられる。同様に、ビット線BLt,BLcの振幅をモニタし、データ読み出し動作等の際にビット線BLt,BLcに十分な振幅が発生した場合には、それ以上のビット線の振幅を制限するリミッター回路11が配置される。<リミッター回路11の構成例>第9の実施形態に係るメモリセルMCPchXferCellに適用されるリミッター回路11は、図23のように示される。図示するように、第9の実施形態に係るリミッター回路11は、pMOSトランジスタP51,P52,P53,P54により構成される点で、上記第8の実施形態と相違する。pMOSトランジスタP53,P54の電流経路の一端は仮想ノードVNを介して電源ブースト回路15により切り替えられる電源電圧VDDまたはVDDHに接続され、電流経路の他端はpMOSトランジスタP53,P54の電流経路の一端にそれぞれ接続され、ゲートはビット線BLc,BLtにそれぞれ接続される。pMOSトランジスタP51,P52の電流経路の他端は相互にそれぞれ接続され、ゲートはビット線BLt,BLcにそれぞれ接続される。その他の構成および動作等に関しては、上記第6の実施形態と実質的に同様であるため、その詳細な説明を省略する。<作用効果>第9の実施形態に係る半導体記憶装置によれば、少なくとも上記1および2と同様の効果が得られる。さらに、第9の実施形態では、第9の実施形態に係るメモリセルMCは、転送トランジスタTransferTrの導電型をp型とする構成のメモリセルPchXferCellである。そのため、このメモリセルMCに適用されるリミッター回路11は、pMOSトランジスタP51,P52,P53,P54により構成される。上記構成によれば、メモリセルMCに、製造工程に起因するばらつきが少なく、特性を向上できるp型の転送トランジスタP10,P20を適用することができる。そのため、よりビット線の遅延を防止でき、更に高速動作化できる点で有利である。"