"第1モードの場合に第1データを、第2モードの場合に前記第1データとは異なる信号経路を介して供給される第2データを、クロック信号に同期して取り込んで出力する第1スキャンフリップフロップと、第2モードの場合に前記第1スキャンフリップフロップから出力されたデータを、クロック信号に同期して取り込んで出力する第2スキャンフリップフロップと、第1モードの場合に前記第1スキャンフリップフロップから出力されたデータを出力データとして生成し、第2モードの場合に前記第1及び前記第2スキャンフリップフロップからそれぞれ出力されたデータに基づいて、前記第1スキャンフリップフロップから出力されたデータの論理値変化率より低い論理値変化率の出力データを生成するゲーティング回路と、を備えた出力制御スキャンフリップフロップ。前記第2スキャンフリップフロップは、第1モードの場合に前記第1スキャンフリップフロップと共通の前記第1データをクロック信号に同期して取り込んで出力し、前記ゲーティング回路は、論理積回路であることを特徴とする請求項1に記載の出力制御スキャンフリップフロップ。前記第2スキャンフリップフロップは、第1モードの場合に前記第1スキャンフリップフロップと共通の前記第1データをクロック信号に同期して取り込んで出力し、前記ゲーティング回路は、論理和回路であることを特徴とする請求項1に記載の出力制御スキャンフリップフロップ。前記第1スキャンフリップフロップは、第2モードの場合に、前記第2データに代えて前記第2スキャンフリップフロップから出力されたデータをクロック信号に同期して取り込んで出力し、前記第2スキャンフリップフロップは、第2モードの場合に、前記第1スキャンフリップフロップから出力されたデータに代えて前記第2データをクロック信号に同期して取り込んで出力することを特徴とする請求項1~3のいずれか一項に記載の出力制御スキャンフリップフロップ。第2モードの場合に前記第2スキャンフリップフロップから出力されたデータを、クロック信号に同期して取り込んで出力する第3スキャンフリップフロップをさらに備え、前記ゲーティング回路は、第2モードの場合に前記第1乃至前記第3スキャンフリップフロップからそれぞれ出力されたデータに基づいて、前記第1スキャンフリップフロップから出力されたデータの論理値変化率より低い論理値変化率の出力データを生成することを特徴とする請求項1に記載の出力制御スキャンフリップフロップ。前記第2及び前記第3スキャンフリップフロップは、それぞれ、第1モードの場合に前記第1スキャンフリップフロップと共通の前記第1データをクロック信号に同期して取り込んで出力し、前記ゲーティング回路は、論理積回路であることを特徴とする請求項5に記載の出力制御スキャンフリップフロップ。前記第2及び前記第3スキャンフリップフロップは、それぞれ、第1モードの場合に前記第1スキャンフリップフロップと共通の前記第1データをクロック信号に同期して取り込んで出力し、前記ゲーティング回路は、論理和回路であることを特徴とする請求項5に記載の出力制御スキャンフリップフロップ。前記第2及び前記第3スキャンフリップフロップは、それぞれ、第1モードの場合に前記第1スキャンフリップフロップと共通の前記第1データをクロック信号に同期して取り込んで出力し、前記ゲーティング回路は、多数決回路であることを特徴とする請求項5に記載の出力制御スキャンフリップフロップ。前記第1スキャンフリップフロップは、第2モードの場合に、前記第2データに代えて前記第3スキャンフリップフロップから出力されたデータをクロック信号に同期して取り込んで出力し、前記第3スキャンフリップフロップは、第2モードの場合に、前記第2スキャンフリップフロップから出力されたデータに代えて前記第2データをクロック信号に同期して取り込んで出力することを特徴とする請求項5~8のいずれか一項に記載の出力制御スキャンフリップフロップ。前記第1スキャンフリップフロップは、第2モードの場合に、前記第2データに代えて前記第3スキャンフリップフロップから出力されたデータをクロック信号に同期して取り込んで出力し、前記第2スキャンフリップフロップは、第2モードの場合に、前記第1スキャンフリップフロップから出力されたデータに代えて前記第2データをクロック信号に同期して取り込んで出力することを特徴とする請求項5~8のいずれか一項に記載の出力制御スキャンフリップフロップ。複数のスキャンフリップフロップと、前記複数のスキャンフリップフロップとともにスキャンチェーンを構成する請求項1~10のいずれか一項に記載の出力制御スキャンフリップフロップと、前記複数のスキャンフリップフロップ及び前記出力制御スキャンフリップフロップのそれぞれ出力データを論理演算して出力する組み合わせ回路群と、を備えた半導体集積回路。前記組み合わせ回路群は複数の組み合わせ回路によって構成され、前記出力制御スキャンフリップフロップが駆動する組み合わせ回路の数は、各前記スキャンフリップフロップが駆動する組み合わせ回路の数よりも多いことを特徴とする請求項11に記載の半導体集積回路。前記組み合わせ回路群は複数の組み合わせ回路によって構成され、前記出力制御スキャンフリップフロップが駆動する組み合わせ回路によって消費される電力は、各前記スキャンフリップフロップが駆動する組み合わせ回路によって消費される電力より大きいことを特徴とする請求項11に記載の半導体集積回路。請求項11~13のいずれか一項に記載の半導体集積回路の設計方法であって、複数のスキャンフリップフロップのうち何れかのスキャンフリップフロップを選択し、選択されたスキャンフリップフロップを前記出力制御スキャンフリップフロップに置換する半導体集積回路の設計方法。請求項11~13のいずれか一項に記載の半導体集積回路の設計方法であって、複数のスキャンフリップフロップのうち何れかのスキャンフリップフロップを選択し、選択されたスキャンフリップフロップを編集して前記出力制御スキャンフリップフロップに書き換える半導体集積回路の設計方法。しかし、特許文献1に開示された半導体集積回路では、選択されたスキャンフリップフロップ501と後段の組み合わせ回路502との間に設けられたゲーティング回路503に対し制御信号を供給する必要があった。それにより、制御信号の配線等を考慮して設計しなければならなくなるため、設計制約を満たす設計が困難になるという問題があった。本発明にかかる出力制御スキャンフリップフロップは、第1モードの場合に第1データを、第2モードの場合に前記第1データとは異なる信号経路を介して供給される第2データを、クロック信号に同期して取り込んで出力する第1スキャンフリップフロップと、第2モードの場合に前記第1スキャンフリップフロップから出力されたデータを、クロック信号に同期して取り込んで出力する第2スキャンフリップフロップと、第1モードの場合に前記第1スキャンフリップフロップから出力されたデータを出力データとして生成し、第2モードの場合に前記第1及び前記第2スキャンフリップフロップからそれぞれ出力されたデータに基づいて、前記第1スキャンフリップフロップから出力されたデータの論理値変化率より低い論理値変化率の出力データを生成するゲーティング回路と、を備える。上述のような回路構成により、制御信号を必要とせずにスキャンテスト時のピーク消費電力を低減することができる。本発明により、制御信号を必要とせずにスキャンテスト時のピーク消費電力を低減することが可能な半導体集積回路を提供することができる。以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。実施の形態1まず、本発明の実施の形態1にかかる半導体集積回路を説明する前に、本発明を適用する前の半導体集積回路について、図1を用いて説明する。図1は、本発明を適用する前の半導体集積回路10の構成を示す回路図である。図1に示す半導体集積回路10は、複数の組み合わせ回路によって構成される組み合わせ回路群101と、同じく複数の組み合わせ回路によって構成される組み合わせ回路群102と、スキャンフリップフロップ103~106と、を備える。各スキャンフリップフロップ103~106は、入力端子SINと、入力端子DATAと、入力端子SMCと、クロック入力端子CLKと、データ出力端子Qと、を有する。各スキャンフリップフロップ103~106の入力端子SINには、スキャンテストのシフト動作中に取り込むためのデータが供給される。各スキャンフリップフロップ103~106の入力端子DATAには、通常動作中及びスキャンテストのキャプチャ動作中に取り込むためのデータが供給される。各スキャンフリップフロップ103~106の入力端子SMCには、入力端子SIN及び入力端子DATAに供給されるデータのうち何れのデータを取り込むかを制御するイネーブル信号が供給される。各スキャンフリップフロップ103~106のクロック入力端子CLKには、クロック信号が供給される。そして、各スキャンフリップフロップ103~106のデータ出力端子Qからデータが出力される。つまり、各スキャンフリップフロップ103~106は、イネーブル信号に基づいて入力端子SIN及び入力端子DATAのそれぞれに供給されるデータの何れか一方を選択する。そして、各スキャンフリップフロップ103~106は、選択されたデータをクロック信号の立ち上がりに同期して取り込み、取り込んだデータをデータ出力端子Qから出力する。これらスキャンフリップフロップ103~106は、順次直列に接続されていてスキャンチェーンを構成している。このスキャンチェーンは、具体的には以下のように接続されて構成されている。スキャンフリップフロップ103のデータ出力端子Qは、スキャンフリップフロップ104の入力端子SINに接続されている。スキャンフリップフロップ104のデータ出力端子Qは、スキャンフリップフロップ105の入力端子SINに接続されている。スキャンフリップフロップ105のデータ出力端子Qは、スキャンフリップフロップ106の入力端子SINに接続されている。スキャンフリップフロップ106のデータ出力端子Qは、スキャンチェーンのスキャンアウト端子ScanOutに接続されている。なお、図1では、4つのスキャンフリップフロップ103~106が設けられた場合を例に説明しているが、これに限られない。仮にスキャンフリップフロップ106の後段に他のスキャンフリップフロップが設けられている場合には、スキャンフリップフロップ106のデータ出力端子Qは、後段のスキャンフリップフロップの入力端子SINに接続される。そして、最終段のスキャンフリップフロップのデータ出力端子Qが、スキャンチェーンのスキャンアウト端子に接続される。また、スキャンフリップフロップ103の入力端子SINは、スキャンチェーンのスキャンイン端子ScanINに接続されている。なお、図1では、4つのスキャンフリップフロップ103~106が設けられた場合を例に説明しているが、これに限られない。仮にスキャンフリップフロップ103の前段に他のスキャンフリップフロップが設けられている場合には、スキャンフリップフロップ103の入力端子SINは、前段のスキャンフリップフロップのデータ出力端子Qに接続される。そして、最前段のスキャンフリップフロップの入力端子SINが、スキャンチェーンのスキャンイン端子に接続される。このように、スキャンイン端子とスキャンアウト端子との間に、複数のスキャンフリップフロップが接続されることにより、スキャンチェーンが構成される。組み合わせ回路群101は、スキャンフリップフロップ103の出力データを論理演算し、その演算結果をスキャンフリップフロップ106に対して出力する。なお、組み合わせ回路群101の入力aには、スキャンフリップフロップ103の出力端子Qが接続されている。組み合わせ回路群102は、スキャンフリップフロップ104の出力データを論理演算し、その演算結果をスキャンフリップフロップ105に対して出力する。なお、組み合わせ回路群102の入力bには、スキャンフリップフロップ104の出力端子Qが接続されている。次に、図1に示す半導体集積回路10の動作について簡単に説明する。通常動作の場合、イネーブル信号は例えばLレベルを示す。この場合、スキャンフリップフロップ103~106は、それぞれ、入力端子DATAに供給されたデータをクロック信号に同期して取り込み、データ出力端子Qから出力する。このとき、組み合わせ回路群101,102は、それぞれ、スキャンフリップフロップ103,104から出力されたデータを論理演算して、後段のスキャンフリップフロップ106,105に対して出力する。一方、スキャンテストの場合には、シフトモードとキャプチャモードの2つのモードが存在する。シフトモードでは、イネーブル信号は例えばHレベルを示す。この場合、スキャンフリップフロップ103~106は、それぞれ、入力端子SINに供給されたデータをクロック信号に同期して取り込み、データ出力端子Qから出力する。キャプチャモードでは、イネーブル信号は例えばLレベルを示す。この場合、スキャンフリップフロップ103~106は、それぞれ、入力端子DATAに供給されたデータをクロック信号に同期して取り込み、データ出力端子Qから出力する。一般的にスキャンテストでは、そのテストを開始する場合には、半導体集積回路10のスキャンイン端子に対しLSIテスタからテストデータが供給される。同様に、半導体集積回路10に設けられた各スキャンフリップフロップのクロック入力端子CLKに対しLSIテスタからクロック信号が供給される。また、半導体集積回路10に設けられた各スキャンフリップフロップの入力端子SMCに対しLSIテスタからイネーブル信号が供給される。まず、シフトモードにおいてクロック信号をスキャンチェーンの段数分立ち上げることにより、スキャンチェーンを構成する複数のスキャンフリップフロップにテストデータが取り込まれる。次に、キャプチャモードにおいてクロック信号を1回立ち上げることにより、スキャンチェーンを構成する複数のスキャンフリップフロップには、それぞれ入力端子DATAに供給されたデータが取り込まれる。次に、2度目のシフトモードにおいてクロック信号をスキャンチェーンの段数分立ち上げることにより、スキャンチェーンを構成する複数のスキャンフリップフロップに取り込まれたデータキャプチャデータがスキャンアウト端子から出力される。LSIテスタは、半導体集積回路10のスキャンアウト端子から出力されたデータと、期待値データと、を比較することにより、スキャンチェーンを構成する複数のスキャンフリップフロップの良否判定を行う。なお、スキャンテストのシフト動作では、各スキャンフリップフロップは、クロック信号の立ち上がり毎にテストデータを取り込んでいる。そのため、nnは自然数回目のクロック信号の立ち上がりであるスキャンフリップフロップから出力されるデータの論理値と、n1回目のクロック信号の立ち上がりで当該スキャンフリップフロップから出力されるデータの論理値と、が異なる場合がある。この場合、後段の組み合わせ回路群を構成する複数の組み合わせ回路の出力データが論理値変化する。換言すると、後段の組み合わせ回路群の複数のノードが論理値変化する。そのため、ピーク消費電力は増大する。一方、n回目のクロック信号の立ち上がりであるスキャンフリップフロップから出力されるデータの論理値と、n1回目のクロック信号の立ち上がりで当該スキャンフリップフロップから出力されるデータの論理値と、が異ならない場合には、後段の組み合わせ回路群の複数のノードが論理値変化しない。そのため、ピーク消費電力は増大しない。以下の説明では、スキャンテストのシフト動作において、n回目のクロック信号の立ち上がりであるスキャンフリップフロップから出力されるデータの論理値と、n1回目のクロック信号の立ち上がりで当該スキャンフリップフロップから出力されるデータの論理値と、が異なる確率を、当該スキャンフリップフロップのフリップ率と称す。次に、スキャンフリップフロップ103のフリップ率について、図2を用いて説明する。図2は、半導体集積回路10に設けられたスキャンフリップフロップ103のフリップ率を説明するための図である。図2では、n回目のクロック信号の立ち上がりでスキャンフリップフロップ103から出力されたデータの論理値と、n1回目のクロック信号の立ち上がりでスキャンフリップフロップ103から出力されたデータの論理値と、の全組み合わせを示している。さらに、このときに組み合わせ回路群101の入力aに供給されるデータの論理値も示している101のa参照。また、図2のフリップでは、n回目のクロック信号の立ち上がりとn1回目のクロック信号の立ち上がりとでスキャンフリップフロップ103の出力データの論理値が変化する場合を×で示している。一方、n回目のクロック信号の立ち上がりとn1回目のクロック信号の立ち上がりとでスキャンフリップフロップ103の出力データの論理値が変化しない場合を○で示している。なお、括弧内では、矢印の左側に、n回目のクロック信号の立ち上がりにおけるスキャンフリップフロップ103の出力データの論理値を示す。また、矢印の右側に、n1回目のクロック信号の立ち上がりにおけるスキャンフリップフロップ103の出力データの論理値を示す。図2に示すように、スキャンフリップフロップ103の出力データの論理値は、4通りの組み合わせのうち2通りで変化していることから、スキャンフリップフロップ103のフリップ率は、2/4=50である。次に、本実施の形態にかかる半導体集積回路20について、図3を用いて説明する。図3は、本実施の形態にかかる半導体集積回路20の構成を示す回路図である。なお、図3に示す半導体集積回路20は、図1に示す半導体集積回路10に対して本発明を適用した回路である。図3に示す半導体集積回路20は、複数の組み合わせ回路によって構成される組み合わせ回路群201と、同じく複数の組み合わせ回路によって構成される組み合わせ回路群202と、簡易冗長回路出力制御スキャンフリップフロップ210と、スキャンフリップフロップ205~207と、を備える。簡易冗長回路210は、スキャンフリップフロップ第1スキャンフリップフロップ203と、スキャンフリップフロップ第2スキャンフリップフロップ204と、ゲーティング回路としての論理積回路以下、単にAND回路と称す208と、を有する。なお、組み合わせ回路群201,202は、それぞれ組み合わせ回路群101,102に対応し、簡易冗長回路210は、スキャンフリップフロップ103に対応し、スキャンフリップフロップ205~207は、それぞれスキャンフリップフロップ104~106に対応する。ここで、図3に示す半導体集積回路20では、図1に示す半導体集積回路10と比較して、スキャンフリップフロップ103が簡易冗長回路210に置き換わっている。各スキャンフリップフロップ203~207は、入力端子SINと、入力端子DATAと、入力端子SMCと、クロック入力端子CLKと、データ出力端子Qと、を有する。各スキャンフリップフロップ203~207の入力端子SINには、スキャンテストのシフト動作中第2モードに取り込むためのデータ第2データが供給される。各スキャンフリップフロップ203~207の入力端子DATAには、通常動作中第1モード及びスキャンテストのキャプチャ動作中に取り込むためのデータ第1データが供給される。各スキャンフリップフロップ203~207の入力端子SMCには、入力端子SIN及び入力端子DATAに供給されるデータのうち何れのデータを取り込むかを制御するイネーブル信号が供給される。各スキャンフリップフロップ203~207のクロック入力端子CLKには、クロック信号が供給される。そして、各スキャンフリップフロップ203~207のデータ出力端子Qからデータが出力される。つまり、各スキャンフリップフロップ203~207は、イネーブル信号に基づいて入力端子SIN及び入力端子DATAのそれぞれに供給されるデータの何れか一方を選択する。そして、各スキャンフリップフロップ203~207は、選択されたデータをクロック信号の立ち上がりに同期して取り込み、取り込んだデータをデータ出力端子Qから出力する。これらスキャンフリップフロップ203~207は、順次直列に接続されていてスキャンチェーンを構成している。このスキャンチェーンは、具体的には以下のように接続されて構成されている。スキャンフリップフロップ203のデータ出力端子Qは、スキャンフリップフロップ204の入力端子SINに接続されている。スキャンフリップフロップ204のデータ出力端子Qは、スキャンフリップフロップ205の入力端子SINに接続されている。スキャンフリップフロップ205のデータ出力端子Qは、スキャンフリップフロップ206の入力端子SINに接続されている。スキャンフリップフロップ206のデータ出力端子Qは、スキャンフリップフロップ207の入力端子SINに接続されている。スキャンフリップフロップ207のデータ出力端子Qは、スキャンチェーンのスキャンアウト端子ScanOutに接続されている。なお、図3では、5つのスキャンフリップフロップ203~207が設けられた場合を例に説明しているが、これに限られない。仮にスキャンフリップフロップ207の後段に他のスキャンフリップフロップが設けられている場合には、スキャンフリップフロップ207のデータ出力端子Qは、後段のスキャンフリップフロップの入力端子SINに接続される。そして、最終段のスキャンフリップフロップのデータ出力端子Qが、スキャンチェーンのスキャンアウト端子に接続される。また、スキャンフリップフロップ203の入力端子SINは、スキャンチェーンのスキャンイン端子ScanINに接続されている。なお、図3では、5つのスキャンフリップフロップ203~207が設けられた場合を例に説明しているが、これに限られない。仮にスキャンフリップフロップ203の前段に他のスキャンフリップフロップが設けられている場合には、スキャンフリップフロップ203の入力端子SINは、前段のスキャンフリップフロップのデータ出力端子Qに接続される。そして、最前段のスキャンフリップフロップの入力端子SINが、スキャンチェーンのスキャンイン端子に接続される。このように、スキャンイン端子とスキャンアウト端子との間に、複数のスキャンフリップフロップが接続されることにより、スキャンチェーンが構成される。AND回路208の入力端子Aには、スキャンフリップフロップ204のデータ出力端子Qが接続される。AND回路208の入力端子Bには、スキャンフリップフロップ203のデータ出力端子Qが接続される。そして、AND回路208の出力端子Yからスキャンフリップフロップ203,204の出力データの論理積が出力される。組み合わせ回路群201は、AND回路208の出力データを論理演算し、その演算結果をスキャンフリップフロップ207に対して出力する。なお、組み合わせ回路群201の入力aには、AND回路208の出力端子Yが接続されている。組み合わせ回路群202は、スキャンフリップフロップ205の出力データを論理演算し、その演算結果をスキャンフリップフロップ206に対して出力する。なお、組み合わせ回路群202の入力bには、スキャンフリップフロップ205の出力端子Qが接続されている。なお、簡易冗長回路210において、スキャンフリップフロップ203,204の入力端子DATAには、それぞれ共通のデータが供給される。また、スキャンフリップフロップ203,204のクロック入力端子CLKには、それぞれ共通のクロック信号が供給される。したがって、通常動作の場合、スキャンフリップフロップ203,204は、それぞれ共通のデータをクロック信号に同期して取り込み、AND回路208に対して出力する。そして、AND回路208は、両入力端子A,Bに供給されたデータと同じ論理値のデータを出力する。つまり、通常動作の場合、簡易冗長回路210は、スキャンフリップフロップ103と同等の動作を示す。図3に示す半導体集積回路20のその他の基本動作については、図1に示す半導体集積回路10と同様であるため、その説明を省略する。次に、スキャンフリップフロップ103に代わる簡易冗長回路210のフリップ率につて、図4を用いて説明する。図4は、半導体集積回路20に設けられた簡易冗長回路210のフリップ率を説明するための図である。なお、簡易冗長回路210のフリップ率とは、スキャンテストのシフト動作において、n回目のクロック信号の立ち上がりで簡易冗長回路210から出力されるデータの論理値と、n1回目のクロック信号の立ち上がりで簡易冗長回路210から出力されるデータの論理値と、が異なる確率のことである。図4では、n回目のクロック信号の立ち上がりでスキャンフリップフロップ203,204からそれぞれ出力されるデータの論理値と、n1回目のクロック信号の立ち上がりでスキャンフリップフロップ203,204からそれぞれ出力されるデータの論理値と、の全組み合わせを示している。さらに、図4では、組み合わせ回路群201の入力aに供給されるデータの論理値、即ち、AND回路208から出力されるデータの論理値も示している201のa参照。また、図4のフリップでは、n回目のクロック信号の立ち上がりとn1回目のクロック信号の立ち上がりとで簡易冗長回路210の出力データの論理値が変化する場合を×で示している。一方、n回目のクロック信号の立ち上がりとn1回目のクロック信号の立ち上がりとで簡易冗長回路210の出力データの論理値が変化しない場合を○で示している。なお、括弧内では、矢印の左側に、n回目のクロック信号の立ち上がりにおける簡易冗長回路210の出力データの論理値を示す。また、矢印の右側に、n1回目のクロック信号の立ち上がりにおける簡易冗長回路210の出力データの論理値を示す。ここで、スキャンフリップフロップ203のデータ出力端子Qは、スキャンフリップフロップ204の入力端子SINに接続されている。そのため、n回目のクロック信号の立ち上がりでスキャンフリップフロップ203から出力されるデータの論理値と、n1回目のクロック信号の立ち上がりでスキャンフリップフロップ204から出力されるデータの論理値と、は同じ値を示す。図4に示すように、簡易冗長回路210の出力データの論理値は、8通りの組み合わせのうち2通りで変化していることから、簡易冗長回路210のフリップ率は、2/8=25である。つまり、簡易冗長回路210のフリップ率は、図1に示すスキャンフリップフロップ103のフリップ率50よりも低くなる。そのため、簡易冗長回路210の後段の組み合わせ回路群201にて消費される電力は、図1におけるスキャンフリップフロップ103の後段の組み合わせ回路群101にて消費される電力よりも少なくなる。このように、本実施の形態にかかる半導体集積回路20は、図1に示す半導体集積回路10の場合と比較して、スキャンテスト時のピーク消費電力を低減することができる。特に、ピーク消費電力に大きな影響を与えるスキャンフリップフロップを本発明にかかる簡易冗長回路に置き換えることにより、効果的にピーク消費電力を低減することが可能である。また、本実施の形態にかかる半導体集積回路20では、従来技術と異なり制御信号を必要とせずにスキャンテスト時のピーク消費電力を低減することができる。なお、本実施の形態では、簡易冗長回路210にAND回路208が設けられた場合を例に説明したが、これに限られない。通常動作時及びスキャンテストのキャプチャ動作時にスキャンフリップフロップ103と同様の動作を実現でき、かつ、スキャンテストのシフト動作時にスキャンフリップフロップ103より低いフリップ率を実現できるのであれば、AND回路208に限られず論理和回路等の他の論理回路が設けられた回路構成に適宜変更可能である。例えば、通常動作時及びスキャンテストのキャプチャ動作時にスキャンフリップフロップ103と同様の動作を実現する構成として、簡易冗長回路210は、通常動作時及びスキャンテストのキャプチャ動作時にスキャンフリップフロップ203,204のうち何れか一方から出力されたデータをそのまま出力する回路構成であっても良い。この場合、通常動作時及びスキャンテストのキャプチャ動作時には、対応するスキャンフリップフロップの入力端子DATAにのみデータが供給されていれば良い。実施の形態2図5は、本発明の実施の形態2にかかる半導体集積回路30の構成を示す回路図である。図5に示す半導体集積回路30は、実施の形態1とは異なる構成の簡易冗長回路310を有する。以下、詳細に説明する。図5に示す半導体集積回路30は、複数の組み合わせ回路によって構成される組み合わせ回路群301と、同じく複数の組み合わせ回路によって構成される組み合わせ回路群302と、簡易冗長回路出力制御スキャンフリップフロップ310と、スキャンフリップフロップ306~308と、を備える。簡易冗長回路310は、スキャンフリップフロップ第1スキャンフリップフロップ303と、スキャンフリップフロップ第2スキャンフリップフロップ304と、スキャンフリップフロップ第3スキャンフリップフロップ305と、ゲーティング回路としてのAND回路309と、を有する。なお、組み合わせ回路群301,302は、それぞれ組み合わせ回路群101,102に対応し、簡易冗長回路310は、スキャンフリップフロップ103に対応し、スキャンフリップフロップ306~308は、それぞれスキャンフリップフロップ104~106に対応する。ここで、図5に示す半導体集積回路30では、図1に示す半導体集積回路10と比較して、スキャンフリップフロップ103が簡易冗長回路310に置き換わっている。これらスキャンフリップフロップ303~308は、順次直列に接続されていてスキャンチェーンを構成している。このスキャンチェーンは、具体的には以下のように接続されて構成されている。スキャンフリップフロップ303のデータ出力端子Qは、スキャンフリップフロップ304の入力端子SINに接続されている。スキャンフリップフロップ304のデータ出力端子Qは、スキャンフリップフロップ305の入力端子SINに接続されている。スキャンフリップフロップ305のデータ出力端子Qは、スキャンフリップフロップ306の入力端子SINに接続されている。スキャンフリップフロップ306のデータ出力端子Qは、スキャンフリップフロップ307の入力端子SINに接続されている。スキャンフリップフロップ307のデータ出力端子Qは、スキャンフリップフロップ308の入力端子SINに接続されている。スキャンフリップフロップ308のデータ出力端子Qは、スキャンチェーンのスキャンアウト端子ScanOutに接続されている。なお、図5では、6つのスキャンフリップフロップ303~308が設けられた場合を例に説明しているが、これに限られない。仮にスキャンフリップフロップ308の後段に他のスキャンフリップフロップが設けられている場合には、スキャンフリップフロップ308のデータ出力端子Qは、後段のスキャンフリップフロップの入力端子SINに接続される。そして、最終段のスキャンフリップフロップのデータ出力端子Qが、スキャンチェーンのスキャンアウト端子に接続される。また、スキャンフリップフロップ303の入力端子SINは、スキャンチェーンのスキャンイン端子ScanINに接続されている。なお、図5では、6つのスキャンフリップフロップ303~308が設けられた場合を例に説明しているが、これに限られない。仮にスキャンフリップフロップ303の前段に他のスキャンフリップフロップが設けられている場合には、スキャンフリップフロップ303の入力端子SINは、前段のスキャンフリップフロップのデータ出力端子Qに接続される。そして、最前段のスキャンフリップフロップの入力端子SINが、スキャンチェーンのスキャンイン端子に接続される。このように、スキャンイン端子とスキャンアウト端子との間に、複数のスキャンフリップフロップが接続されることにより、スキャンチェーンが構成される。AND回路309の入力端子Aには、スキャンフリップフロップ305のデータ出力端子Qが接続される。AND回路309の入力端子Bには、スキャンフリップフロップ304のデータ出力端子Qが接続される。AND回路309の入力端子Cには、スキャンフリップフロップ303のデータ出力端子Qが接続される。そして、AND回路309の出力端子Yからスキャンフリップフロップ303~305の出力データの論理積が出力される。組み合わせ回路群301は、AND回路309の出力データを論理演算し、その演算結果をスキャンフリップフロップ308に対して出力する。なお、組み合わせ回路群301の入力aには、AND回路309の出力端子Yが接続されている。組み合わせ回路群302は、スキャンフリップフロップ306の出力データを論理演算し、その演算結果をスキャンフリップフロップ307に対して出力する。なお、組み合わせ回路群302の入力bには、スキャンフリップフロップ306の出力端子Qが接続されている。なお、簡易冗長回路310において、スキャンフリップフロップ303~305の入力端子DATAには、それぞれ共通のデータが供給される。また、スキャンフリップフロップ303~305のクロック入力端子CLKには、それぞれ共通のクロック信号が供給される。したがって、通常動作の場合、スキャンフリップフロップ303~305は、それぞれ共通のデータをクロック信号に同期して取り込み、AND回路309に対して出力する。そして、AND回路309は、入力端子A,B,Cに供給されたデータと同じ論理値のデータを出力する。つまり、通常動作の場合、簡易冗長回路310は、スキャンフリップフロップ103と同等の動作を示す。図5に示す半導体集積回路30のその他の基本動作については、図1に示す半導体集積回路10と同様であるため、その説明を省略する。次に、スキャンフリップフロップ103に代わる簡易冗長回路310のフリップ率につて、図6を用いて説明する。図6は、半導体集積回路30に設けられた簡易冗長回路310のフリップ率を説明するための図である。なお、簡易冗長回路310のフリップ率とは、スキャンテストのシフト動作において、n回目のクロック信号の立ち上がりで簡易冗長回路310から出力されたデータの論理値と、n1回目のクロック信号の立ち上がりで簡易冗長回路310から出力されたデータの論理値と、が異なる確率のことである。図6では、n回目のクロック信号の立ち上がりでスキャンフリップフロップ303~305からそれぞれ出力されるデータの論理値と、n1回目のクロック信号の立ち上がりでスキャンフリップフロップ303~305からそれぞれ出力されるデータの論理値と、の全組み合わせを示している。さらに、図6では、組み合わせ回路群301の入力aに供給されるデータの論理値、即ち、AND回路309から出力されるデータの論理値も示している301のa参照。また、図6のフリップでは、n回目のクロック信号の立ち上がりとn1回目のクロック信号の立ち上がりとで簡易冗長回路310の出力データの論理値が変化する場合を×で示している。一方、n回目のクロック信号の立ち上がりとn1回目のクロック信号の立ち上がりとで簡易冗長回路310の出力データの論理値が変化しない場合を○で示している。なお、括弧内では、矢印の左側に、n回目のクロック信号の立ち上がりにおける簡易冗長回路310の出力データの論理値を示す。また、矢印の右側に、n1回目のクロック信号の立ち上がりにおける簡易冗長回路310の出力データの論理値を示す。ここで、スキャンフリップフロップ303のデータ出力端子Qは、スキャンフリップフロップ304の入力端子SINに接続されている。そのため、n回目のクロック信号の立ち上がりでスキャンフリップフロップ303から出力されるデータの論理値と、n1回目のクロック信号の立ち上がりでスキャンフリップフロップ304から出力されるデータの論理値と、は同じ値を示す。同様に、スキャンフリップフロップ304のデータ出力端子Qは、スキャンフリップフロップ305の入力端子SINに接続されている。そのため、n回目のクロック信号の立ち上がりでスキャンフリップフロップ304から出力されるデータの論理値と、n1回目のクロック信号の立ち上がりでスキャンフリップフロップ305から出力されるデータの論理値と、は同じ値を示す。図6に示すように、簡易冗長回路310の出力データの論理値は、16通りの組み合わせのうち2通りで変化していることから、簡易冗長回路310のフリップ率は、2/16=12.5である。つまり、簡易冗長回路310のフリップ率は、図3に示す簡易冗長回路210のフリップ率25よりもさらに低くなる。そのため、簡易冗長回路310の後段の組み合わせ回路群301にて消費される電力は、図3における簡易冗長回路210の後段の組み合わせ回路群201にて消費される電力よりもさらに少なくなる。このように、本実施の形態にかかる半導体集積回路30は、図3に示す半導体集積回路20の場合と比較して、スキャンテスト時のピーク消費電力をさらに低減することができる。特に、ピーク消費電力に大きな影響を与えるスキャンフリップフロップを本発明にかかる簡易冗長回路に置き換えることにより、効果的にピーク消費電力を低減することが可能である。また、本実施の形態にかかる半導体集積回路30では、従来技術と異なり制御信号を必要とせずにスキャンテスト時のピーク消費電力を低減することができる。実施の形態3図7は、本発明の実施の形態3にかかる半導体集積回路40の構成を示す回路図である。図7に示す半導体集積回路40は、上記実施の形態とは異なる構成の簡易冗長回路410を有する。以下、詳細に説明する。図7に示す半導体集積回路40は、複数の組み合わせ回路によって構成される組み合わせ回路群401と、同じく複数の組み合わせ回路によって構成される組み合わせ回路群402と、簡易冗長回路出力制御スキャンフリップフロップ410と、スキャンフリップフロップ406~408と、を備える。簡易冗長回路410は、スキャンフリップフロップ第1スキャンフリップフロップ403と、スキャンフリップフロップ第2スキャンフリップフロップ404と、スキャンフリップフロップ第3スキャンフリップフロップ405と、ゲーティング回路としての3入力多数決回路3bit-majoritycircuit407と、を有する。つまり、簡易冗長回路410は、簡易冗長回路310と比較して、AND回路309に代えて3入力多数決回路409を有する。3入力多数決回路409は、3つの入力データのうち多数を占める論理値のデータを出力する回路である。なお、通常動作の場合、簡易冗長回路410は、スキャンフリップフロップ103と同等の動作を示す。なお、組み合わせ回路群401,402は、それぞれ図5における組み合わせ回路群301,302に対応し、スキャンフリップフロップ403~408は、それぞれスキャンフリップフロップ303~308に対応する。3入力多数決回路409以外の回路構成及び動作については、図5に示す半導体集積回路30と同様であるため、その説明を省略する。次に、スキャンフリップフロップ103に代わる簡易冗長回路410のフリップ率につて、図8を用いて説明する。図8は、半導体集積回路40に設けられた簡易冗長回路410のフリップ率を説明するための図である。なお、簡易冗長回路410のフリップ率とは、スキャンテストのシフト動作において、n回目のクロック信号の立ち上がりで簡易冗長回路410から出力されるデータの論理値と、n1回目のクロック信号の立ち上がりで簡易冗長回路410から出力されるデータの論理値と、が異なる確率のことである。図8では、n回目のクロック信号の立ち上がりでスキャンフリップフロップ403~405からそれぞれ出力されるデータの論理値と、n1回目のクロック信号の立ち上がりでスキャンフリップフロップ403~405からそれぞれ出力されるデータの論理値と、の全組み合わせを示している。さらに、図8では、組み合わせ回路群401の入力aに供給されるデータの論理値、即ち、3入力多数決回路409から出力されるデータの論理値も示している401のa参照。また、図8のフリップでは、n回目のクロック信号の立ち上がりとn1回目のクロック信号の立ち上がりとで簡易冗長回路410の出力データの論理値が変化する場合を×で示している。一方、n回目のクロック信号の立ち上がりとn1回目のクロック信号の立ち上がりとで簡易冗長回路410の出力データの論理値が変化しない場合を○で示している。なお、括弧内では、矢印の左側に、n回目のクロック信号の立ち上がりにおける簡易冗長回路410の出力データの論理値を示す。また、矢印の右側に、n1回目のクロック信号の立ち上がりにおける簡易冗長回路410の出力データの論理値を示す。ここで、スキャンフリップフロップ403のデータ出力端子Qは、スキャンフリップフロップ404の入力端子SINに接続されている。そのため、n回目のクロック信号の立ち上がりでスキャンフリップフロップ403から出力されるデータの論理値と、n1回目のクロック信号の立ち上がりでスキャンフリップフロップ404から出力されるデータの論理値と、は同じ値を示す。同様に、スキャンフリップフロップ404のデータ出力端子Qは、スキャンフリップフロップ405の入力端子SINに接続されている。そのため、n回目のクロック信号の立ち上がりでスキャンフリップフロップ404から出力されるデータの論理値と、n1回目のクロック信号の立ち上がりでスキャンフリップフロップ405から出力されるデータの論理値と、は同じ値を示す。図8に示すように、簡易冗長回路410の出力データの論理値は、16通りの組み合わせのうち4通りで変化していることから、簡易冗長回路410のフリップ率は、4/16=25である。つまり、簡易冗長回路410のフリップ率は、図3に示す簡易冗長回路210のフリップ率25と同等である。つまり、本実施の形態にかかる半導体集積回路40は、図3に示す半導体集積回路20と同様の効果を奏することができる。なお、本実施の形態では、簡易冗長回路410に3入力多数決回路409が設けられた場合を例に説明したが、これに限られない。通常動作時及びスキャンテストのキャプチャ動作時にスキャンフリップフロップ103と同様の動作を実現でき、かつ、スキャンテストのシフト動作時にスキャンフリップフロップ103より低いフリップ率を実現できるのであれば、3入力多数決回路409に限られず論理和回路等の他の論理回路が設けられた回路構成に適宜変更可能である。例えば、通常動作時及びスキャンテストのキャプチャ動作時にスキャンフリップフロップ103と同様の動作を実現する構成として、簡易冗長回路210は、通常動作時及びスキャンテストのキャプチャ動作時にスキャンフリップフロップ403~405のうち何れか一つから出力されたデータをそのまま出力する回路構成であっても良い。この場合、通常動作時及びスキャンテストのキャプチャ動作時には、対応するスキャンフリップフロップの入力端子DATAにのみデータが供給されていれば良い。以上のように、上記実施の形態1~3にかかる半導体集積回路は、本発明を適用する前の半導体集積回路の場合と比較して、スキャンテスト時のピーク消費電力を低減することができる。特に、ピーク消費電力に大きな影響を与えるスキャンフリップフロップを本発明にかかる簡易冗長回路に置き換えることにより、効果的にピーク消費電力を低減することが可能である。また、上記実施の形態1~3にかかる半導体集積回路では、従来技術と異なり制御信号を必要とせずにスキャンテスト時のピーク消費電力を低減することができる。そのため、制御信号の配線等を考慮して設計する必要が無く、設計制約を満たす設計を困難にさせない。また、本実施の形態では、半導体集積回路の外部に設けられたLSIテスタによってテストデータテストパタンが生成される場合を例に説明したが、これに限られない。半導体集積回路内部に設けられたテストデータ生成回路によってテストデータが生成されても良い。また、本実施の形態では、スキャンテストによるテスト結果が直接外部に出力される場合を例に説明したが、これに限られない。半導体集積回路20内部に設けられたデータ圧縮回路によりテスト結果が圧縮された後に外部に出力されても良い。即ち、組み込み自己テスト手法いわゆるBIST手法が採用された半導体集積回路に対しても本発明を適用することが可能である。また、スキャンフリップフロップから本発明の簡易冗長回路への置き換えは、任意の設計工程にて実施可能である。例えば、RTLRegisterTransferLevel設計段階にて、対象部分のRTL記述から簡易冗長回路に相当するRTL記述への置き換えが可能である図9のA。なお、簡易冗長回路に相当するRTL記述とは、複数のスキャンフリップフロップをそれぞれ通常のフリップフロップであるものとして記述したものである。つまり、RTL設計段階では、スキャンチェーン及びその接続端子については考慮されない。このRTL記述は、後工程の論理合成ツールによって、スキャンフリップフロップに変換される。このようにして、最終的に、対象部分のRTL記述から簡易冗長回路へ置き換えが実施される。また、論理合成行程中に対象部分のRTL記述から簡易冗長回路への置き換えが可能である図9のB。この場合、例えば、簡易冗長回路を一つのセルとして他の複数のセルとともにライブラリに登録しておくことにより、論理合成ツールによって自動的に対象部分のRTL記述を簡易冗長回路に置き換えることが可能である。もちろん、簡易冗長回路を一つのセルとしてライブラリに登録していなくても、論理合成ツールを用いて対象部分のRTL記述を編集し簡易冗長回路の構成に書き換えることも可能である。また、論理合成工程後に通常のフリップフロップから簡易冗長回路への置き換えが可能である図9のC。なお、簡易冗長回路への置き換えはタイミング調整前に行われることが望ましい。また、従来技術のようにテスト回路挿入後に、スキャンフリップフロップから本発明の簡易冗長回路への置き換えも可能である。なお、簡易冗長回路への置き換え対象となるスキャンフリップフロップは、例えば、各スキャンフリップフロップが駆動する組み合わせ回路の数に基づいて決定される。例えば、複数のスキャンフリップフロップのうち他のスキャンフリップフロップよりも駆動する組み合わせ回路の数の多いスキャンフリップフロップは、簡易冗長回路への置き換え対象となる。また、簡易冗長回路への置き換え対象となるスキャンフリップフロップは、例えば、各スキャンフリップフロップが駆動する組み合わせ回路のピーク消費電力に基づいて決定される。例えば、複数のスキャンフリップフロップのうち他のスキャンフリップフロップよりも駆動する組み合わせ回路のピーク消費電力の大きいスキャンフリップフロップは、簡易冗長回路への置き換え対象となる。なお、従来技術では、テスト回路挿入後にAND回路等のゲーティング回路を単純に追加挿入する設計手法が用いられている。そのため、クリティカルパスを形成するフリップフロップ間にゲーティング回路が追加挿入された場合、タイミング違反が発生してしまう可能性があった。このようなクリティカルパスを形成するフリップフロップ間にはゲーティング回路を追加挿入することができず、結果としてピーク消費電力を低減することができないという問題があった。一方、本発明の一例のように、タイミング調整前に簡易冗長回路に置換した場合、簡易冗長回路は、他の内部回路とともにタイミング制約を満足するようにタイミング調整される。そのため、本発明では、従来技術の場合と比較して、通常動作の速度低下を招く可能性が低くなる。なお、仮に従来技術の手法をRTL設計段階で適用した場合、RTL設計段階において本来考慮する必要のない制御信号を考慮して設計しなければならなくなる。具体的には、RTL設計段階ではフリップフロップに相当するRTL記述に制御信号NTの情報が記載されないのが一般的である。つまり、RTL設計段階では制御信号NTを考慮する必要が無いのが一般的である。しかしながら、RTL設計段階でゲーティング回路503が追加されると、当該ゲーティング回路503の入力端子に制御信号/NTが供給されることを考慮して設計しなければならなくなる。一方、本発明では制御信号を必要としないため、このような問題は発生しない。"