基板と、前記基板の上方に形成されたバッファ領域と、前記バッファ領域上に形成された活性層と、前記活性層上に形成された少なくとも2つの電極とを備え、前記バッファ領域は、第1の格子定数を有する第1半導体層と、前記第1半導体層に接して形成され、第1の格子定数より小さい第2の格子定数を有する第2半導体層と、前記第1の格子定数と前記第2の格子定数との間の第3の格子定数を有する第3半導体層とが順に積層した複合層を少なくとも一層有する半導体素子。前記第1半導体層の熱膨張係数、前記第2半導体層の熱膨張係数及び前記第3半導体層の熱膨張係数は、前記基板の熱膨張係数より大きく、前記第3半導体層の熱膨張係数は、前記第1半導体層の熱膨張係数と前記第2半導体層の熱膨張係数との間の値を有する請求項1に記載の半導体素子。前記基板と前記バッファ領域との間に、前記第1の格子定数より小さい格子定数及び前記基板の熱膨張係数より大きい熱膨張係数を有する介在層をさらに備える請求項1または2に記載の半導体素子。前記第1半導体層、前記第2半導体層及び前記第3半導体層は、窒化物系化合物半導体を含む請求項1から3のいずれか一項に記載の半導体素子。前記3半導体層の格子定数は、前記基板に近い方から遠い方に向かって増加している請求項1から4のいずれか一項に記載の半導体素子。前記第1の格子定数は、前記基板の格子定数より小さい請求項1から5のいずれか一項に記載の半導体素子。前記第3半導体層は、厚さが前記第2半導体層より薄く、前記第1半導体層または前記第2半導体層と同一組成の層を、前記第2半導体層から離間した位置に有する請求項1から6のいずれか一項に記載の半導体素子。前記第3半導体層は、前記第2半導体層との境界及び前記第1半導体層との境界の少なくとも一方に、厚さが前記第2半導体層より薄く、且つ、前記境界において前記第3半導体層と接する層とは異なる組成の層を有する、請求項1から7のいずれか一項に記載の半導体素子。前記第1半導体層はAlx1Iny1Ga1-x1-y1Nただし、0≦x1<1、0≦y1≦1、x1y1≦1を含み、前記第2半導体層はAlx2Iny2Ga1-x2-y2Nただし、0<x2≦1、0≦y2≦1、x2y2≦1を含み、前記第3半導体層はAlx3Iny3Ga1-x3-y3Nただし、0<x3<1、0≦y3≦1、x3y3≦1を含み、x1≦x3≦x2であり、前記第3半導体層は、Alの割合が前記基板に近い側から遠い側に向かって減少する請求項1から8のいずれか一項に記載の半導体素子。基板を用意する工程と、前記基板の上方にバッファ領域を形成する工程と、前記バッファ領域上に活性層を形成する工程と、前記活性層上に少なくとも2つの電極を形成する工程とを備え、前記バッファ領域を形成する工程は、第1の格子定数を有する第1半導体層を形成する工程と、前記第1の格子定数より小さい第2の格子定数を有する第2半導体層を、前記第1半導体層に接して形成する工程と、前記第1の格子定数と前記第2の格子定数との間の第3の格子定数を有する第3半導体層を形成する工程とを順に含むサイクルを少なくとも一回繰り返す工程とを有する半導体素子の製造方法。しかしながら、従来の方法では、厚膜化による高耐圧化を図ることができるものの転位密度を十分に低減することができなかった。本発明の第1の態様においては、基板と、基板の上方に形成されたバッファ領域と、バッファ領域上に形成された活性層と、活性層上に形成された少なくとも2つの電極とを備え、バッファ領域は、第1の格子定数を有する第1半導体層と、第1の格子定数より小さい第2の格子定数を有する第2半導体層と、第1の格子定数と第2の格子定数との間の第3の格子定数を有する第3半導体層とが順に積層した複合層を少なくとも一層有し、それぞれの第3半導体層の上には、第1半導体層または活性層のいずれかが接して形成される半導体素子が提供される。本発明の第2の態様においては、基板を用意する工程と、基板の上方にバッファ領域を形成する工程と、バッファ領域上に活性層を形成する工程と、活性層上に少なくとも2つの電極を形成する工程とを備え、バッファ領域を形成する工程は、第1の格子定数を有する第1半導体層を形成する工程と、第1の格子定数より小さい第2の格子定数を有する第2半導体層を形成する工程と、第1の格子定数と前記第2の格子定数との間の第3の格子定数を有する第3半導体層を形成する工程とを順に含むサイクルを少なくとも一回繰り返す工程を有し、それぞれの第3半導体層の上に、第1半導体層または活性層のいずれかを接して形成する半導体素子の製造方法が提供される。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。図1は、本発明の第1実施形態に係る半導体素子100の断面図である。ここでは、半導体素子100としてHEMTを例に説明するが、それに限定されない。半導体素子100は、基板10と、介在層20と、基板10の上方に形成されたバッファ領域30と、バッファ領域30上に形成された活性層70と、活性層70上に形成された少なくとも2つの電極本例ではソース電極72、ゲート電極74、ドレイン電極76とを備える。基板10は、バッファ領域30及び活性層70の支持体として機能する。基板10は、主表面が111面のシリコン単結晶基板であってよい。主表面は、バッファ領域30及び活性層70が積層される面を指す。介在層20は、基板10とバッファ領域30との化学反応を防止する合金防止層として機能する。介在層20は、例えば、アンドープのAlNである。介在層20の格子定数は、基板10より小さくてよい。また、介在層20の熱膨張係数は、基板10より大きくてよい。基板10がシリコン基板の場合、格子定数が0.384nmであり、熱膨張係数が3.59×10-6/Kである。また、介在層20がAlNの場合、介在層20の格子定数は、0.3112nmであり、熱膨張係数は4.2×10-6/Kである。介在層20の厚さは、例えば40nmである。バッファ領域30は、第1の格子定数を有する第1半導体層31と、第2の格子定数を有する第2半導体層32と、第3の格子定数を有する第3半導体層33とが順に積層した複合層を少なくとも一層有する。第2の格子定数は第1の格子定数と異なる。第1半導体層31は、介在層20上に形成される。第1半導体層31は、基板10よりも格子定数が小さい第1の格子定数を有してよい。また、第1半導体層31は、基板10よりも大きな熱膨張係数を有してよい。第1半導体層31はAlx1Iny1Ga1-x1-y1Nただし、0≦x1<1、0≦y1≦1、x1y1≦1を含む。第1半導体層31は、例えばGaNである。この場合、第1半導体層31の第1の格子定数は、0.3189nmであり、熱膨張係数は、5.59×10-6/Kである。第2半導体層32は、第1半導体層31に接してその上に形成される。第2半導体層32は、第1半導体層31より格子定数が小さい第2の格子定数を有する。また、第2半導体層32は、基板10よりも大きな熱膨張係数を有してよい。第2半導体層32はAlx2Iny2Ga1-x2-y2Nただし、0<x2≦1、0≦y2≦1、x2y2≦1を含んでよい。第2半導体層32は、例えばAlNである。この場合、第2半導体層32の第2の格子定数は、0.3112nmであり、熱膨張係数は、4.2×10-6/Kである。第3半導体層33は、第2半導体層32に接してその上に形成される。第3半導体層33は、第1の格子定数と第2の格子定数の間の値を有する第3の格子定数を有する。また、第3半導体層33は、第1半導体層31と第2半導体層32の間の熱膨張係数を有する。第3半導体層33はAlx3Iny3Ga1-x3-y3Nただし、0<x3<1、0≦y3≦1、x3y3≦1を含んでよい。第3半導体層33は例えばAlGaNである。第3半導体層33は、GaNとAlNとの間にあって、Alの組成比に応じた格子定数及び熱膨張係数を有する。第3半導体層33は、格子定数が、基板10に近い側から遠い側に向かって減少している。つまり、第3半導体層33は、Alの割合が基板10に近い側から遠い側に向かって増加する。第1半導体層31から第3半導体層33は、Alの組成比の間にx1≦x3≦x2の関係を有する。バッファ領域30は、基板10と活性層70との間の格子定数差及び熱膨張係数差に起因する歪みを緩和し、貫通転位密度を抑制する。バッファ領域30は、第1半導体層31、第2半導体層32及び第3半導体層33が順に積層された複合層を例えば12層有する。それぞれの複合層において、第1半導体層31の層厚は、例えば、基板10側から順に70nm、90nm、120nm、150nm、190nm、240nm、300nm、370nm、470nm、600nm、790nm、1040nmである。第2半導体層32の層厚は例えば60nmで一定である。第3半導体層33の層厚は例えば60nmで一定である。活性層70は、電子走行層50と、電子供給層60を有する。電子走行層50は、バッファ領域30の最上の第3半導体層33と接して形成される。電子走行層50は電子供給層60とのヘテロ結合界面に低抵抗の2次元電子ガスを形成する。電子走行層50はアンドープのGaNを含んでよい。電子走行層50は例えば1200nmの厚さを有する。電子供給層60は、電子走行層50に接して形成される。電子供給層60は、電子走行層50に電子を供給する。電子供給層60は、例えばSiのようなn型不純物がドープされたAlGaNを含む。電子供給層60は例えば25nmの厚さを有する。少なくとも2つの電極は、ソース電極72、ゲート電極74及びドレイン電極76を含んでよい。ソース電極72及びドレイン電極76は、電子供給層60にオーミック接触するTi/Alの積層構造を有してよい。ゲート電極74は電子供給層60にショットキー接触するPt/Auの積層構造を有してよい。図2は、バッファ領域30の膜厚方向におけるAl組成比の変化を示す。ここでは、第1半導体層31のAlの割合を0とし、第2半導体層32のAlの割合を100として示すが、これに限定されない。第3半導体層33のAlの割合は第2半導体層32から第1半導体層31に向かって段階的に減少している。例えば、第3半導体層33のAlの割合は第2半導体層32から25ずつ段階的に減少する。それぞれの段階における第3半導体層33の厚さは例えば20nmで一定であるが、異なっていてもよい。また、第3半導体層33は、不純物がドープされていてよい。不純物は炭素Cであってよい。第3半導体層33にはCが例えば1E19cm-3の濃度でドープされている。Cをドープすることにより半導体素子100のリーク電流を低減することができる。図2に示す例では、第1半導体層31で発生した転位は、第2半導体層32との格子定数の違いにより一端は増加する。しかし、第3半導体層33のAlの割合が基板10から離れる方向に段階的に減少しているので、格子定数及び熱膨張係数が緩やかに変化し、歪みが緩和される。そのため第3半導体層33において転位密度が減少する。第1半導体層31、第2半導体層32及び第3半導体層33が順に積層した複合層を繰り返すことにより、貫通転位密度は減少する。また、第1半導体層31は、層厚が徐々に増加するように形成されているので、反りを制御しつつ厚膜化することができる。結果として、半導体素子100の高耐圧化を図ることができる。基板10として、直径約10cmのシリコン111基板を使用し、X線回折法によって転位密度を測定した。図2に示す例のバッファ領域30を形成したエピタキシャル基板の転位密度は約5E9cm-2であった。一方、第3半導体層33を含まないGaN/AlN積層構造のみのバッファ領域を形成したエピタキシャル基板の転位密度は約1E11cm-2であった。したがって、転位密度の低減には、第3半導体層33を設けることが有効である。図3は、バッファ領域30が異なる構成A、B、C、Dを有する場合のバッファ領域30の最上面の表面粗さを比較した実験結果を示す。構成Aは、GaN/AlNを繰り返し積層したバッファ構造を有する。構成Bは、GaN/AlN/AlGaNを繰り返し積層したバッファ構造を有する。構成Cは、GaN/AlGaN/AlNを繰り返し積層したバッファ構造を有する。構成DはGaN/AlGaN/AlN/AlGaNを繰り返し積層したバッファ構造を有する。構成B、C、Dにおいて、AlGaNはAlの割合が25ステップで段階的に変化するAl組成比を有し、60nmの厚さを有する。原子間力顕微鏡AFMにより、10μm×10μmの範囲で二乗平均粗さRMSを測定して表面の荒れを評価した。図3より、構成A及び構成Bはほぼ同じ表面の荒れを有し、構成C及び構成Dはほぼ同じ表面の荒れを有するのがわかる。また、構成A及び構成Bに比べ、構成C及び構成Dの方が表面の荒れが大きいことがわかる。この結果から、AlN層の下側にAlGaN層を形成するか、AlN層の上下にAlGaN層を形成する構成の場合に、バッファ領域の表面が荒れやすくなることがわかる。また、図10及び図20に示すように、約1nmのGaN層をAlGaN層中に挿入することにより結晶性が良くなり表面が粗さを解消することができる。図4は、第3半導体層33におけるAl組成比変化の他の例を示す。Alの組成比は、第2半導体層32から第1半導体層31にかけて曲線状に減少している。なお、Alの組成比の減少は、第2半導体層32に近いほど急峻である。第3半導体層33をこのように構成した場合であっても、半導体素子100の転位密度を低減することができる。図5は、第3半導体層33におけるAl組成比変化の他の例を示す。Alの組成比は、第2半導体層32から第1半導体層31にかけて5のステップで段階的に減少している。第3半導体層33をこのように構成した場合であっても、半導体素子100の転位密度を低減することができる。図6は、第3半導体層33におけるAl組成比変化の他の例を示す。Alの組成比は、第2半導体層32から第1半導体層31にかけて直線的に減少している。第3半導体層33をこのように構成した場合であっても、半導体素子100の転位密度を低減することができる。図7は、第3半導体層33におけるAl組成比変化の他の例を示す。Alの組成比は、第2半導体層32から第1半導体層31にかけて途中まで5ステップで段階的に減少し、途中から曲線状に減少している。Alの組成比が曲線状に変化する領域では、第2半導体層32に近いほど、Alの組成比の減少が急峻である。第3半導体層33をこのように構成した場合であっても、半導体素子100の転位密度を低減することができる。図8は、第3半導体層33におけるAl組成比変化の他の例を示す。Alの組成比は、第2半導体層32から第1半導体層31にかけて途中まで直線的に減少し、その後一端上昇し、再び直線的に減少している。第3半導体層33をこのように構成した場合であっても、半導体素子100の転位密度を低減することができる。図9は、第3半導体層33におけるAl組成比変化の他の例を示す。第3半導体層33は、厚さが第2半導体層32より薄く、第2半導体層と同一組成の層62を、第2半導体層32から離間した位置に有する。Alの組成比は、第2半導体層32から第1半導体層31にかけて25ステップで段階的に減少している。第3半導体層33は、層の途中に厚さが例えば1nmのAlN層を有する。第3半導体層33は、層62を一定の間隔で複数有してよい。例えば、第3半導体層33は、各ステップの境界に層62を有する。第3半導体層33をこのように構成した場合であっても、半導体素子100の転位密度を低減させることができる。図10は、第3半導体層33におけるAl組成比変化の他の例を示す。第3半導体層33は、厚さが第2半導体層32より薄く、第1半導体層と同一組成の層64を、第2半導体層32から離間した位置に有する。Alの組成比は、第2半導体層32から第1半導体層31にかけて25ステップで段階的に減少している。第3半導体層33は、層の途中に厚さが例えば1nmのGaN層を有する。第3半導体層33は、層64を一定の間隔で複数有してよい。例えば、第3半導体層33は、各ステップの境界に層64を有する。第3半導体層33をこのように構成した場合であっても、半導体素子100の転位密度を低減させることができる。第3半導体層33は、第2半導体層32との境界及び第1半導体層31との境界の少なくとも一方に、厚さが第2半導体層より薄く、接する層と異なる組成の層を有してもよい。第3半導体層33は、第2半導体層32との境界において、厚さが1nmのGaN層を有してよい。また、第3半導体層33は、第1半導体層31との境界において、厚さが1nmのAlN層を有してよい。このように構成することにより、転位密度を低減しつつ、バッファ領域30の複合層の表面の結晶性を良くし平坦化することができる。次に、半導体素子100の製造方法を説明する。半導体素子100の製造方法は、基板10を用意する工程と、基板10の上に介在層20を形成する工程と、介在層20の上で基板10の上方にバッファ領域30を形成する工程と、バッファ領域30上に活性層70を形成する工程と、活性層70上に少なくとも2つの電極72、74、76を形成する工程とを備える。基板10を用意する工程は、CZ法で作成されたSi111基板またはSi110を用意する工程を含む。介在層20を形成する工程は、温度を1000°Cから1100°Cに維持して、MOCVDMetalOrganicChemicalVaporDeposition法により、TMAトリメチルアルミニウムガスとNH3ガスを使って、基板10の主面に厚さ約40nmのAlNをエピタキシャル成長により堆積する工程を含む。本例において、エピタキシャル成長はMOCVD法により行うが、MBE法など他の方法でエピタキシャル成長させることもできる。以下においてそれぞれの層の成長温度は900°C以上、1300°C以下であってよい。バッファ領域30を形成する工程は、第1の格子定数を有する第1半導体層31を形成する工程と、第2の格子定数を有する第2半導体層を形成する工程と、第3の格子定数を有する第3半導体層を形成する工程とを順に含むサイクルを少なくとも一回繰り返す工程を有する。第2の格子定数は第1の格子定数と異なる。第3の格子定数は、第1の格子定数と第2の格子定数との間の値を有する。第1の格子定数は基板10の格子定数より小さくてよい。第2の格子定数は第1の格子定数より小さくてよい。第1半導体層31を形成する工程は、介在層20を形成した後に、TMGトリメチルガリウムガス及びNH3ガスを供給し、介在層20の上にGaNをエピタキシャル成長により堆積する工程を含む。第2半導体層32を形成する工程は、第1半導体層31を形成した後に、TMAガス及びNH3ガスを供給し、第1半導体層31の上に厚さ60nmのAlNをエピタキシャル成長により堆積する工程を含む。第3半導体層33を形成する工程は、TMGガス、TMAガス及びNH3ガスを供給して、第2半導体層32上に厚さ60nmのAlGaNをエピタキシャル成長により堆積する工程を含む。このとき、TMAガスの流量を徐々に減少させるように調節することにより傾斜したAl組成比を有する第3半導体層33を形成することができる。バッファ領域30を形成する工程は、これらを順に含むサイクルを繰り返し、成長時間を調節して第1半導体層31のGaNの厚さを70nm、90nm、120nm、150nm、190nm、240nm、300nm、370nm、470nm、600nm、790nm、1040nmのように変化させる工程を含む。活性層70を形成する工程は、電子走行層50を形成する工程と、電子走行層50の上に電子供給層60を形成する工程を含む。電子走行層50を形成する工程は、TMGガス及びNH3ガスを供給して、バッファ領域30の最上の第3半導体層33の上に、厚さ1200nmのGaNをエピタキシャル成長により堆積する工程を含む。電子供給層60を形成する工程は、TMAガス、TMGガス、NH3ガス、及びSiH4ガスを供給して、電子走行層50の上に厚さ25nmのSiドープのAlGaNをエピタキシャル成長により堆積する工程を含む。少なくとも2つの電極72、74、76を形成する工程は、電子供給層60の表面にシリコン酸化膜を形成する工程と、電極用の開口を形成する工程と、電極を形成する工程を含む。基板10の表面にシリコン酸化膜を形成する工程は、MOCVD装置から基板10を取り出し、プラズマCVD装置に基板10を搬入して、基板10の表面全体にシリコン酸化膜を形成する工程を含む。電極用の開口を形成する工程は、フォトリソグラフィー及びエッチングによりソース電極及びドレイン電極用の開口を形成する工程を含み、電極を形成する工程は、電子ビーム蒸着によりTiとAlを順次積層し、リフトオフ法により電子供給層60とオーミック接触するソース電極72及びドレイン電極76を形成する工程を含む。電極用の開口を形成する工程は、フォトリソグラフィー及びエッチングによりゲート電極用の開口を形成する工程を含み、電極を形成する工程は電子ビーム蒸着によりPtとAuを順次積層し、リフトオフ法により電子供給層60とショットキー接触するゲート電極74を形成する工程を含む。図11は、本発明の第2実施形態に係る半導体素子200の断面図を示す。半導体素子200は、バッファ領域30の構成が半導体素子100と異なる。半導体素子200のバッファ領域30以外の構成は、半導体素子100と同一であってよい。半導体素子200のバッファ領域30は、第1半導体層31と、第2半導体層32との間に、第4の格子定数を有する第4半導体層34が形成されている。バッファ領域30は、第1半導体層31、第4半導体層34、第2半導体層32及び第3半導体層33がこの順に積層した複合層を少なくとも一層有する。第4半導体層34は第1半導体層31に接してその上に形成される。第4半導体層34は、第1の格子定数と第2の格子定数の間の第4の格子定数を有する。第4半導体層34は第1半導体層31と第2半導体層32の間の熱膨張係数を有する。第4半導体層34はAlx4Iny4Ga1-x4-y4Nただし、0<x4≦1、0≦y4≦1、x4y4≦1を含む。第4半導体層34は例えばAlGaNである。第4半導体層34は、Alの組成比に応じた格子定数及び熱膨張係数を有する。第4半導体層34は、格子定数が、基板10に近い側から遠い側に向かって減少している。つまり、第4半導体層34は、Alの割合が基板10に近い側から遠い側に向かって増加する。第1半導体層31から第4半導体層34は、Alの組成比の間にx1≦x3、x4≦x2の関係を有する。バッファ領域30は、基板10と活性層70との間の格子定数差及び熱膨張係数差に起因する歪みを緩和し、貫通転位密度を抑制する機能を有する。同時に、半導体素子100のリーク電流を低減する機能を有する。バッファ領域30は、第1半導体層31、第4半導体層34、第2半導体層32及び第3半導体層33がこの順に積層された複合層を例えば12層有する。それぞれの複合層において、第1半導体層31の層厚は、基板10側から例えば、10nm、30nm、60nm、90nm、100nm、180nm、240nm、310nm、410nm、540nm、730nm、980nmである。第2半導体層32の層厚は例えば60nmで一定である。第3半導体層33の層厚は例えば60nmで一定である。第4半導体層34の層厚は例えば60nmで一定である。図12は、バッファ領域30の膜厚方向におけるAl組成比の変化を示す。ここでは、第1半導体層31のAlの割合を0とし、第2半導体層32のAlの割合を100として示すが、これに限定されない。第4半導体層34のAlの割合は第1半導体層31から第2半導体層32に向かって段階的に増加している。第3半導体層33のAlの割合は第2半導体層32から第1半導体層31に向かって段階的に減少している。例えば、第4半導体層34のAlの割合は第1半導体層31から25ずつ段階的に増加し、第3半導体層33のAlの割合は第2半導体層32から25ずつ段階的に減少する。それぞれの段階における第4半導体層34及び第3半導体層33の厚さは例えば20nmで一定であるが、異なっていてもよい。また、第4半導体層34及び第3半導体層33は、不純物がドープされていてよい。不純物は例えば炭素Cである。第4半導体層34及び第3半導体層33にはCが例えば1E19cm-3の濃度でドープされている。Cをドープすることにより半導体素子100のリーク電流を低減することができる。基板10として、直径約10cmのシリコン111基板を使用し、X線回折法によって転位密度を測定した。図12に示す例のバッファ領域30を有する半導体素子200の転位密度は約3E9cm-2であった。半導体素子200は、半導体素子100に比べ、転位密度がより低減した。次に、本発明の第2実施形態に係る半導体素子200の製造方法を説明する。半導体素子200の製造方法は、バッファ領域30を形成する工程以外は半導体素子100の製造方法と同様なので説明を省略する。バッファ領域30を形成する工程は、第1の格子定数を有する第1半導体層31を形成する工程と、第4の格子定数を有する第4半導体層34を形成する工程と、第2の格子定数を有する第2半導体層32を形成する工程と、第3の格子定数を有する第3半導体層33を形成する工程とを順に含むサイクルを少なくとも一回繰り返す工程を有する。第2の格子定数は第1の格子定数と異なる。第4の格子定数は、第1の格子定数と第2の格子定数の間の値を有する。第3の格子定数は、第1の格子定数と第2の格子定数の間の値を有する。第1半導体層31を形成する工程は、介在層20を形成した後に、TMGトリメチルガリウムガス及びNH3ガスを供給し、介在層20の上にGaNをエピタキシャル成長により堆積する工程を含む。第4半導体層34を形成する工程は、TMGガス、TMAガス及びNH3ガスを供給して、第1半導体層31上に厚さ60nmのAlGaNをエピタキシャル成長により堆積する工程を含む。このとき、TMAガスの流量を徐々に増加させるように調節することにより傾斜したAl組成比を有する第4半導体層34を形成することができる。第2半導体層32を形成する工程は、TMAガス及びNH3ガスを供給し、第4半導体層34の上に例えば厚さ60nmのAlNをエピタキシャル成長により堆積する工程を含む。第3半導体層33を形成する工程は、TMGガス、TMAガス及びNH3ガスを供給して、第2半導体層32上に例えば厚さ60nmのAlGaNをエピタキシャル成長により堆積する工程を含む。このとき、TMAガスの流量を徐々に減少させるように調節することにより傾斜したAl組成比を有する第3半導体層33を形成することができる。バッファ領域30を形成する工程は、第1半導体層31を形成する工程、第4半導体層34を形成する工程、第2半導体層32を形成する工程、及び第3半導体層33を形成する工程をこの順に含むサイクルを繰り返す工程を含む。1回のサイクルにより、第1半導体層31、第4半導体層34、第2半導体層32、及び第3半導体層33を含む複合層が形成される。複合層における第1半導体層31は、成長時間を調節することにより厚さを、例えば、10nm、30nm、60nm、90nm、100nm、180nm、240nm、310nm、410nm、540nm、730nm、980nmのように変化させる工程を含む。図13は、第4半導体層34及び第3半導体層33におけるAl組成比変化の他の例を示す。第4半導体層34のAlの組成比は第1半導体層31から第2半導体層32にかけて曲線状に増加している。なお、Alの組成比の増加は、第2半導体層32に近いほど急峻である。また、第3半導体層33のAlの組成比は第2半導体層32から第1半導体層31にかけて曲線状に減少している。なお、Alの組成比の減少は、第2半導体層32に近いほど急峻である。第4半導体層34及び第3半導体層33をこのように構成した場合であっても、半導体素子200の転位密度は半導体素子100より低減した。図14は、第4半導体層34及び第3半導体層33におけるAl組成比変化の他の例を示す。第4半導体層34のAlの組成比は第1半導体層31から第2半導体層32にかけて5のステップで段階的に増加している。また、第3半導体層33のAlの組成比は第2半導体層32から第1半導体層31にかけて5のステップで段階的に減少している。第4半導体層34及び第3半導体層33をこのように構成した場合であっても、半導体素子200の転位密度は半導体素子100より低減した。図15は、第4半導体層34及び第3半導体層33におけるAl組成比変化の他の例を示す。第4半導体層34のAlの組成比は第1半導体層31から第2半導体層32にかけて直線状に増加している。また、第3半導体層33のAlの組成比は第2半導体層32から第1半導体層31にかけて直線状に減少している。第4半導体層34及び第3半導体層33をこのように構成した場合であっても、半導体素子200の転位密度は半導体素子100より低減した。図16は、第4半導体層34及び第3半導体層33におけるAl組成比変化の他の例を示す。第4半導体層34のAlの組成比は第1半導体層31から第2半導体層32にかけて途中まで曲線状に増加し、その後段階的に増加している。なお、Alの組成比の増加は、第2半導体層32に近いほど急峻である。また、第3半導体層33のAlの組成比は第2半導体層32から第1半導体層31にかけて途中まで段階的に減少し、その後曲線状に減少している。なお、Alの組成比の減少は、第2半導体層32に近いほど急峻である。第4半導体層34及び第3半導体層33をこのように構成した場合であっても、半導体素子200の転位密度は半導体素子100より低減した。図17は、第4半導体層34及び第3半導体層33におけるAl組成比変化の他の例を示す。第4半導体層34のAlの組成比は第1半導体層31から第2半導体層32にかけて途中まで直線的に増加しその後減少し再び直線的に増加している。また、第3半導体層33のAlは第2半導体層32から第1半導体層31にかけて途中まで直線的に減少しその後増加し再び直線的に減少している。第4半導体層34及び第3半導体層33をこのように構成した場合であっても、半導体素子200の転位密度は半導体素子100より低減した。図18は、第4半導体層34及び第3半導体層33におけるAl組成比変化の他の例を示す。第4半導体層34のAlの組成比は第1半導体層31から第2半導体層32にかけて曲線状に増加している。なお、Alの組成比の増加は、第2半導体層32に近いほど急峻である。また、第3半導体層33のAlの組成比は第2半導体層32から第1半導体層31にかけて25ステップで段階的に減少している。第4半導体層34及び第3半導体層33をこのように構成した場合であっても、半導体素子200の転位密度は半導体素子100より低減した。図19は、第4半導体層34及び第3半導体層33におけるAl組成比変化の他の例を示す。第4半導体層34のAlの組成比は第1半導体層31から第2半導体層32にかけて25ステップで段階的に増加している。また、第3半導体層33のAlの組成比は第2半導体層32から第1半導体層31にかけて25ステップで段階的に減少している。第4半導体層34及び第3半導体層33は層62を一定の間隔で複数有してよい。第4半導体層34及び第3半導体層33は、各ステップの境界に厚さ1nmのAlN層を有してよい。こうすることで、基板全体の反りを制御することができる。第4半導体層34及び第3半導体層33をこのように構成した場合であっても、半導体素子200の転位密度は半導体素子100より低減した。図20は、第4半導体層34及び第3半導体層33におけるAl組成比変化の他の例を示す。第4半導体層34のAlの組成比は第1半導体層31から第2半導体層32にかけて25ステップで段階的に増加している。また、第3半導体層33のAlは第2半導体層32から第1半導体層31にかけて25ステップで段階的に減少している。第4半導体層34及び第3半導体層33は層64を一定の間隔で複数有してよい。第4半導体層34及び第3半導体層33は、各ステップの境界に厚さ1nmのGaN層を有してよい。こうすることで、バッファ領域30の表面の結晶性を良くすることができる。第4半導体層34及び第3半導体層33をこのように構成した場合であっても、半導体素子200の転位密度は半導体素子100より低減した。第4半導体層34は、第1半導体層31との境界及び第2半導体層32との境界の少なくとも一方に、厚さが第2半導体層32より薄い半導体層を有してよい。当該半導体層は、第4半導体層34と接する層と異なる組成を有する。第3半導体層33は、第2半導体層32との境界及び第1半導体層31との境界の少なくとも一方に、厚さが第2半導体層32より薄い半導体層を有してよい。当該半導体層は、第3半導体層33と接する層と異なる組成を有する。図21は、第1半導体層31と第4半導体層34との境界、及び、第3半導体層33と第1半導体層31との境界に、第2半導体層32より薄い層62が形成された場合のAl組成比変化の例を示す。層62は厚さ約1nmのAlN層であってよいこうすることで、基板全体の反りを下に凸の方向に制御することができ、最終的なウエハの反りをゼロにすることができた。第4半導体層34及び第3半導体層33をこのように構成した場合であっても、半導体素子200の転位密度は半導体素子100より低減した。図22は、第4半導体層34と第2半導体層32との境界、及び、第2半導体層32と第3半導体層33との境界に、第2半導体層32より薄い層64が形成された場合のAl組成比変化の他の例を示す。層64は厚さ約2nmのGaN層であってよい。こうすることで、バッファ領域30の表面の結晶性を良くし平坦化することができた。第4半導体層34及び第3半導体層33をこのように構成した場合であっても、半導体素子200の転位密度は半導体素子100より低減した。図23は、第4半導体層34及び第3半導体層33のそれぞれと、隣接する層との境界において、層62または層64が形成された場合のAl組成比変化の他の例を示す。第4半導体層34は、第1半導体層31との境界に厚さ約0.2nmのAlN層を有してよい。また、第4半導体層34は、第2半導体層32との境界に厚さ約0.2nmのGaN層を有してよい。また、第3半導体層33は、第2半導体層32との境界に厚さ約0.2nmのGaN層を有してよい。また、第3半導体層33は、第1半導体層31との境界に厚さ約0.2nmのAlN層を有してよい。こうすることで、ウエハ全体の反りを制御しつつバッファ領域30の表面の結晶性を良くすることができた。第4半導体層34及び第3半導体層33をこのように構成した場合であっても、半導体素子200の転位密度は半導体素子100より低減した。図24は、バッファ領域30の各複合層における第3半導体層33と第4半導体層34の層厚を示す。なお、図24における横軸は、第1層目から第12層目までの複合層を示す。第3半導体層33及び第4半導体層34は第1層目から第12層目まで一定の割合で厚さが減少している。バッファ領域30をこのように構成した場合であっても、半導体素子200の転位密度は半導体素子100より低減した。図25は、複合層数と転位密度の関係を示す。第1半導体層31の層厚を変化させることで、総膜厚を一定にして複合層数の異なる半導体素子200の転位密度を測定した。複合層が1層の場合でも、転位密度は大きく低減された。また、複合層の層数が多いほど転位密度が低減した。図26は、複合層中の第3半導体層33及び第4半導体層34の層厚と転位密度との関係を示す。バッファ領域30の総膜厚が一定となるように第1半導体層31の層厚を制御している。第3半導体層33と第4半導体層34の層厚が10nm未満では転位密度が1E11cm-2となり、好ましくない。第3半導体層33と第4半導体層34の層厚が10nm以上では転位密度が約8E9cm-2以下となり好ましい。なお、第3半導体層33及び第4半導体層34の層厚は生産性の面から2500nm以下が好ましい。したがって、第3半導体層33及び第4半導体層34の層厚は、10nm以上、2500nm以下が好ましい。図27は、第2半導体層32、第3半導体層33、第4半導体層34の最大Al組成比と転位密度との関係を示す。それぞれの層の最大Al組成比が75未満では、転位密度が1E11cm-2となり好ましくない。それぞれの層の最大Al組成比が75以上であれば転位密度が約7E9cm-2以下となり好ましい。図28は、第2半導体層32にドープするC濃度と転位密度の関係を示す。Cドープ濃度が1E17cm-3以上であり、9E19cm-3以下であれば、転位密度が約6E9cm-2以下となり好ましい。Cドープ濃度が9E19cm-3以上では、転位密度が1E11cm-2に増加するので好ましくない。したがって、第2半導体層32にドープするC濃度は、1E17cm-3以上、1E20cm-3未満が好ましい。なお、半導体素子200のリーク電流を低減するためには、Cドープ濃度は1E18cm-3以上がより好ましい。図29は、第1半導体層31にドープするC濃度と転位密度の関係を示す。Cドープ濃度が1E18cm-3以上であり、9E19cm-3以下であれば、転位密度が約6E9cm-2以下となり好ましい。Cドープ濃度が9E19cm-3以上では、転位密度が約2E11cm-2に増加するので好ましくない。したがって、第1半導体層31にドープするC濃度は、1E18cm-3以上、1E20cm-3未満が好ましい。なお、半導体素子200のリーク電流を低減するためには、Cドープ濃度は1E18cm-3以上がより好ましい。図30は、バッファ領域30の最上の第3半導体層33中のAl25領域の層厚と転位密度との関係を示す。第3半導体層33中のAl25領域の層厚がゼロの場合には、転位密度が約1E11cm-2で好ましくない。第3半導体層33中のAl25領域の層厚が約20nm以上になると転位密度が約5E9cm-2以下となり好ましい。図31は、バッファ領域30の第1半導体層31の層厚及び複合層数が異なる例1から例5を示す。それぞれの例において、複合層数の欄は、介在層20の上に積層される複合層の順番を示し、厚さの欄はそれぞれの複合層における第1半導体層31の層厚を示す。また、層の欄は、それぞれの複合層が第3半導体層33及び第4半導体層34を含むか否かを示す。例1から例5において、第1半導体層31の層厚は400nm以上であり、各複合層の第1半導体層31は、基板10から離れる方向に層の厚みが徐々に増している。例5において、超格子構造は、厚さが5nmの第1半導体層31と厚さが5nmの第2半導体層32から成るペアが20回繰り返されて構成されている。図32は、例1から例5の反り量及び転位密度の測定結果を示す。いずれの例も転位密度を7E9cm-2以下に低減させることができ、反り量を30から-30の範囲に制御することができた。これらの結果より、第3半導体層33及び第4半導体層34を含み、バッファ領域30の第1半導体層31の厚さを400nm以上とし、かつ、第1半導体層31の厚さを基板から離れる方向に徐々に厚くする構成が好ましいことがわかる。なお、第1半導体層31の最も厚い層の層厚は、400nm以上、3000nm以下であってよい。第1半導体層31の最も厚い層の層厚が400nm以上であれば、発生する反り量を制御できるので好ましい。また、最も厚い層の層厚が3000nm以下であれば、成長時間が十分に短いので生産性が高く好ましい。第2半導体層32の層厚は、0.5nm以上であれば第1半導体層31に内在する歪みを十分に抑制し、クラックの発生を抑えることができるので好ましい。また、第2半導体層32の層厚は、200nm以下であれば、成長時間が十分に短いので生産性が高く好ましい。バッファ領域30及び活性層70を合わせたエピタキシャル層の総膜厚は、リーク電流を抑制し、十分な耐圧を得るために4μm以上であることが好ましい。なお、バッファ領域30の複合層数は2以上であってよく、総膜厚、反り量、転位密度などに応じて変更可能である。半導体素子としてHEMT型の電界効果トランジスタを例に説明してきたが、これに限定されず、絶縁ゲート型MISFET、MOSFET、ショットキーゲート型MESFETなどの電界効果トランジスタにも適用することができる。また、ソース電極72、ゲート電極74、ドレイン電極76の代わりにカソード電極及びアノード電極を設けることで形成される各種のダイオードに対しても適用することができる。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段より前に、先立って等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上まず、、次に、等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。