マルチCPUコアシステムに於ける、DDRSDRAMコントローラのDRAMローカルアドレス空間をシステムインターコネクトバスアドレス空間以下、システムバスアドレス空間にマッピングする回路で有って、ダイレクトメモリーアクセスコントローラ以下、DMACおよびシステムインターコネクトバスシステムバスからのアクセスをDRAMにマッピングしデータ転送を行う第1の転送モードと、DMACを起動し、DRAMメモリー上の任意の第1アドレス領域とマッピング回路に拠ってマッピングされたキャッシュ領域の任意の第2アドレス領域間で該MASTERPortを介し、IOコヒーレントなデータ転送を行う第2の転送モードと、DMACを起動して、DRAMメモリー上の任意の第1アドレス領域とマッピング回路に拠ってマッピングされたアンキャッシュ領域の任意の第3アドレス領域間のデータ転送をDRAMローカルアドレス上で行う、第3のモードを持った、DRAMメモリーアドレスマッピング回路。マルチCPUコアシステムに於ける、DDRSDRAMコントローラのDRAMローカルアドレス空間をシステムインターコネクトバスアドレス空間以下、システムバスアドレス空間にマッピングする回路で有って、ダイレクトメモリーアクセスコントローラ以下、DMACおよびシステムインターコネクトバスシステムバスからのアクセスをDRAMにマッピングしデータ転送を行う第1の転送モードと、DMACを起動し、DRAMメモリー上の任意の第1アドレス領域とマッピング回路に拠ってマッピングされたキャッシュ領域の任意の第2アドレス領域間で該MASTERPortを介し、IOコヒーレントなデータ転送を行う第2の転送モードと、DMACを起動して、DRAMメモリー上の任意の第1アドレス領域とマッピング回路に拠ってマッピングされたアンキャッシュ領域の任意の第3アドレス領域間のデータ転送をDRAMローカルアドレス上で行う、第3のモードを持った、DRAMメモリーアドレスマッピング回路を内蔵したシステムオンチップ。一時ファイルや作業ファイルをRAMDISKに割り当てるのは性能向上の有効な手段であるが、32ビットCPUあるいは32ビットOSを使用するシステムでは主記憶は4GB以下の制約がある。主記憶を使用するRAMDISKは32bitシステムでは大容量にする事は難しい。一般的なマルチCPUコアプロセッサシステムPCTabletPCPDAetcにおいて、64ビット化のメリットは64ビット単位で纏めて処理する性能向上と主記憶サイズの制限2の32乗=4GBが取り払われる事にある。インテル系CPUの64ビット化はOSの入れ替えで実現出来るが、64ビットOSを統一的に使用するにはアプリケーションの整備状況が不十分ある。また、非インテルのマルチCPUコアSoCは32ビットが主流であり、4GBを超える主記憶を実装する事は技術的に難しい。主記憶サイズの制限を受けないRAMDISKの実現が望まれる。システムに実装されたDRAMはDRAMコントローラによって、DRAMローカルアドレス空間にマッピングされる。さらにDRAMローカルアドレス空間は、DRAMアドレスマッピング回路によって、システムバスアドレス通常は物理アドレス空間にマッピングされる。後者のマッピング回路にDMACを持たせ、DRAMローカルアドレス同士およびシステムバスアドレス空間との間でデータ転送可能せしめる事で、主記憶に割り振る事が出来なかったDRAMの残りの全てをRAMDISKに転用出来、無効メモリーの解消、主記憶サイズの制限を受けないRAMDISKの構築、および、データ転送の効率化が達成される。図1の説明。11は本発明のDMAC付アドレスマッピング回路である。本アドレスマッピング回路11はSYSTEMINTERCONNECTBUS12とDDRLOCALBUS13の接続点として存在する。141516はDDRコントローラの一般的構成を示す。本発明のDMAC付アドレスマッピング回路11は以下に示す6つのブロックで構成される。111:RegisterFile通常はマッピングの為のアドレステーブルを格納する。本発明ではこれに加えてDMACの為の制御レジスタが追加で含まれる。通常のアドレスマッピング回路でも存在する。112:SystemInterconnectInterfaceexOCPSlaveRegisterホストCPUが本回路内の制御レジスタ群をアクセスする為のインタフェース。通常のアドレスマッピング回路でも存在する。113:AddressMappingDataTransferLogic114のSLAVEPortが受信した、ホストからのアクセスを受け、Registerfileのマッピング情報に沿ってアドレス変換を行い、該当するDRAMのアドレスに対して、転送処置を行う。通常のアドレスマッピング回路でも存在する。図3参照114:SystemInterconnectInterfaceexOCPSlaveホストCPUからのメモリーアクセスを受信する為のSLAVEPort。通常のアドレスマッピング回路でも存在する。115:DirectMemoryAccessController本発明におけるDMAコントローラ。マッピングされたDRAMメモリー領域がキャッシュかアンキャッシュかで、DMA転送の方法が異なる。キャッシュの場合にはCPU内のキャッシュ内容の整合性を確保する為に116のMASTERPortを駆動して、CPUのキャッシュコヒーレンシーエージェントの機能を使う。図4参照一方、アンキャッシュの場合にはDRAMローカルバスのみを使用して、最速で転送を行う。図5参照116:SystemInterconnectInterfaceexOCPMaster本アドレスマッピング回路から、データ転送を起動する為のMASTERPort。本発明特有の機能ブロック。図2の説明21:32bitシステムにおけるメモリーマップ例。22:DRAMメモリーマップ例。本例では、1024GBの大きさがある。本例ではシステムメモリー空間の0番地から、35GBまでが、DRAMの同様のアドレスにマッピングされている。DRAMの35GBから1024GBまでは割り当てがなされていない。図3の説明MultiCPUCore31内のいずれかのCPUがDRAM領域をアクセスした場合を示している。本アクセスは本発明に拠るマッピング回路のSLAVEPort32で受理され、MemoryMappingDataTransferLogic33を経由し、DDRMemoryをアクセスする。この動作自身は通常のメモリーマッピング回路と同等である。図4の説明DMAC41がキャッシュされた主記憶の領域に対して転送を起動した場合である。転送要求はSystemInterconnectInterface42を通じて、MultiCPUCore43のIOCoherencyPortに送られる。このIOCoherencyPortはキャッシュのコヒーレンシーをキープするに必要な処置を取り、最終的には同MultiCPUCore43のSystemInterconnectInterfaceを通じて、マッピング回路のSystemInterconnectInterface44に伝わり、通常のメモリーマッピング処理転送となる。図5の説明DMAC51に与えられたDRAMアドレスがアンキャッシュ領域の場合にはコヒーレンシー処理が不要である。その場合DMAC51はDRAMローカルバス上のみでデータ転送を行う。この転送ではDRAMメモリー52のみが関与する。