外部からゲートに信号が供給され、ソースに第1電源電圧が供給される第1トランジスタと、ソースが前記第1トランジスタのドレインと接続され、ドレインが出力端子と接続される第2トランジスタと、ソースが前記第1トランジスタのドレインと接続され、ゲートとドレインとが短絡される第3トランジスタと、ゲートに基準電圧が供給され、ドレインが前記出力端子と接続され、ソースに第2電源電圧が供給される第4トランジスタと、ゲートに前記基準電圧が供給され、ドレインが前記第3トランジスタのドレインと接続され、ソースに第2電源電圧が供給される第5トランジスタとを備え、前記第1電源電圧が前記第2電源電圧より高電位である場合には、前記第1トランジスタ、前記第2トランジスタ、及び前記第3トランジスタはPチャネルトランジスタである一方、前記第4トランジスタ及び前記第5トランジスタはNチャネルトランジスタであり、前記第2電源電圧が前記第1電源電圧より高電位である場合には、前記第1トランジスタ、前記第2トランジスタ、及び前記第3トランジスタはNチャネルトランジスタである一方、前記第4トランジスタ及び前記第5トランジスタはPチャネルトランジスタである、ことを特徴とするクランプ回路。前記第2トランジスタのソースからドレインに流れる電流の最大値が、前記第4トランジスタのドレインからソースに流れる電流の値の2倍となるように、前記第2トランジスタ、前記第3トランジスタ、前記第4トランジスタ、及び前記第5トランジスタのトランジスタサイズの比を設定したことを特徴とする請求項1に記載のクランプ回路。前記第2トランジスタのソースからドレインに流れる電流の最大値が、前記第4トランジスタのドレインからソースに流れる電流の値と等しくなるように、前記第2トランジスタ、前記第3トランジスタ、前記第4トランジスタ、及び前記第5トランジスタのトランジスタサイズの比を設定したことを特徴とする請求項1に記載のクランプ回路。しかし、特許文献1に開示された技術において、第1電圧と第2電圧とを適宜設定する場合、高電位電源や低電位電源とは別に電源回路を設ける必要があり、回路構成が複雑になるといった問題があった。また、ダイオードの閾値電圧が温度によって変化するため、第1電圧と第2電圧とが温度特性を持ってしまうといった問題があった。さらに、クランプ時には無駄な電流が発生してしまい、消費電流が増加するといった問題があった。以上の事情を考慮して、本発明は、簡易な構成で、温度特性に優れ、しかも消費電流を低減するクランプ回路を提供することを解決課題とする。以上の課題を解決するために本発明に係るクランプ回路は、外部からゲートに信号が供給され、ソースに第1電源電圧が供給される第1トランジスタと、ソースが前記第1トランジスタのドレインと接続され、ドレインが出力端子と接続される第2トランジスタと、ソースが前記第1トランジスタのドレインと接続され、ゲートとドレインとが短絡される第3トランジスタと、ゲートに基準電圧が供給され、ドレインが前記出力端子と接続され、ソースに第2電源電圧が供給される第4トランジスタと、ゲートに前記基準電圧が供給され、ドレインが前記第3トランジスタのドレインと接続され、ソースに第2電源電圧が供給される第5トランジスタとを備え、前記第1電源電圧が前記第2電源電圧より高電位である場合には、前記第1トランジスタ、前記第2トランジスタ、及び前記第3トランジスタはPチャネルトランジスタである一方、前記第4トランジスタ及び前記第5トランジスタはNチャネルトランジスタであり、前記第2電源電圧が前記第1電源電圧より高電位である場合には、前記第1トランジスタ、前記第2トランジスタ、及び前記第3トランジスタはNチャネルトランジスタである一方、前記第4トランジスタ及び前記第5トランジスタはPチャネルトランジスタであることを特徴とする。この発明によれば、第4トランジスタのゲートには基準電圧が供給されるので、第4トランジスタには、常に一定の電流が流れる。一方、第1トランジスタを流れる電流はそのゲートに供給される信号によって変化する。第1トランジスタから出力される電流のうち第2トランジスタを流れる電流を第1電流I1、第4トランジスタを流れる電流を第2電流I2、出力端子から外部に流れ出る出力電流をIoutとしたとき、Iout=I1-I2となる。また、出力端子に接続される負荷抵抗の抵抗値をr3とし、負荷抵抗に接続される端子のうち出力端子と反対側の端子に供給される電圧をVxとする。この場合、出力信号Voutは、Vout=r3I1-I2Vxで与えられる。ここで、I1=0の場合は、Vout=Vx-r3I2となり、出力信号Voutをクランプすることができる。また、第1電流I1の最大値は、第2トランジスタ、第3トランジスタ、第4トランジスタ及び第5トランジスタのトランジスタサイズによって決定されるので、これらを適宜設定することによって、所望の出力信号Voutをクランプすることができる。また、この発明によれば、クランプ電圧を設定するための電源回路が不要となるので、構成を簡素化できる。また、ダイオードを用いたクランプ回路ではダイオードの温度特性によってクランプ電圧が変化するが、本発明ではダイオードを用いないので、温度特性を改善することができる。さらに、クランプ時に無駄な電流が流れることがないので、消費電流を低減することができる。上述したクランプ回路において、前記第2トランジスタのソースからドレインに流れる電流の最大値が、前記第4トランジスタのドレインからソースに流れる電流の値の2倍となるように、前記第2トランジスタ、前記第3トランジスタ、前記第4トランジスタ、及び前記第5トランジスタのトランジスタサイズの比を設定することが好ましい。この場合には、第1電流I1の最大値は第2電流I2の2倍となるので、クランプ電圧は、Vx±r3I2となる。したがって、電圧Vxから上下にr3I2だけ離れた電圧で出力信号をクランプすることができる。より具体的には、第2トランジスタと第4トランジスタのトランジスタサイズを2:1とし、第3トランジスタと第5トランジスタとのトランジスタサイズを等しくすればよい。上述したクランプ回路において、前記第2トランジスタのソースからドレインに流れる電流の最大値が、前記第4トランジスタのドレインからソースに流れる電流の値と等しくなるように、前記第2トランジスタ、前記第3トランジスタ、前記第4トランジスタ、及び前記第5トランジスタのトランジスタサイズの比を設定してもよい。この場合には、出力信号を半波整流することが可能となる。<1.実施形態>図1は、本発明の実施形態に係る増幅回路100Aの回路図である。この増幅回路100Aは、入力信号VI2が入力される入力端子Tin、出力信号Voutが出力される出力端子Toutを備える。増幅回路100Aは、正入力端子T1、負入力端子T2、第1電源電圧Vddが供給される第1電源端子T3、及び第2電源電圧Vssが供給される第2電源端子T4を備える。入力端子Tinと負入力端子T2との間には入力抵抗R1が設けられており、出力端子Toutと負入力端子T2との間にはフィードバック抵抗R2が設けられている。また、出力端子Toutには負荷抵抗R3が接続されている。この例では、Vdd>Vssであり、入力信号Vinの振幅中心電圧は電圧Vxであり、Vx=VddVss/2となっている。このように振幅中心電圧を第1電源電圧Vddと第2電源電圧Vssの中心に設定することによって、入力信号Vinのダイナミックレンジを拡大することができる。増幅回路100Aは、差動増幅部10及び出力信号Voutをクランプして出力する機能を備えたクランプ出力部20を備える。なお、以下の説明においては、PチャネルのMOSトランジスタをPMOSと称し、NチャネルのMOSトランジスタをNMOSと称する。差動増幅部10は、正入力端子T1と負入力端子T2との間の電圧を増幅して得た差分電圧Vaと基準電圧Vbとをクランプ出力部20に出力する。差動増幅部10において、PMOS11のソースには第1電源電圧Vddが供給され、そのドレインはNMOS13のドレインに接続される。PMOS12のソースには第1電源電圧Vddが供給され、そのゲートとドレインとは短絡される。また、PMOS12のドレインはNMOS14のドレインに接続され、そのゲートはPMOS11のゲートと接続される。PMOS11及びPMOS12はアクティブ負荷として機能する。NMOS13のゲートには正入力端子T1を介して電圧Vxが供給され、そのソースはノードN1に接続される。一方、NMOS14のゲートは負入力端子T2に接続され、そのソースはノードN1に接続される。NMOS13及びNMOS14は入力トランジスタとして機能する。また、NMOS15及びNMOS16はカレントミラー回路を構成する。NMOS15のソースには第2電源電圧Vssが供給され、そのドレインには電流源17から基準電流Irefが供給される。一方、NMOS16のソースには第2電源電圧Vssが供給され、そのドレインはノードN1に接続され、そのゲートはNMOS15のゲートに接続される。NMOS15のゲートから基準電圧Vbが取り出され、クランプ出力部20に供給される。次に、クランプ出力部20について説明する。PMOS21のソースには第1電源電圧Vddが供給され、そのゲートには差分電圧Vaが供給される。PMOS21のゲートと出力端子Toutの間には、コンデンサ26と抵抗27とが直列に接続されている。コンデンサ26と抵抗27とによって高域周波数成分がフィードバックされる。これらは、増幅回路100Aの発振防止のために用いられる位相補償回路として機能する。PMOS22において、そのソースはPMOS21のドレインと接続され、そのドレインは出力端子Toutと接続される。また、PMOS23において、そのソースはPMOS21のドレインと接続され、そのゲートとドレインとは短絡され、そのドレインはPMOS22のゲートと接続される。NMOS24において、そのソースには第2電源電圧Vssが供給され、そのゲートには基準電圧Vbが供給され、そのドレインは出力端子Toutに接続される。また、NMOS25において、そのソースには第2電源電圧Vssが供給され、そのゲートには基準電圧Vbが供給され、そのドレインはPMOS23のドレインに接続される。以上の構成において、PMOS21は出力端子Toutから電流を吐き出すトランジスタとして機能する一方、NMOS24は出力端子Toutから電流を吸い込むトランジスタとして機能する。また、この例では、PMOS21、PMOS22、PMOS23、NMOS24、及びNMOS25のトランジスタサイズを、52:24:1:12:1に設定している。即ち、PMOS22の駆動能力電流供給能力は、NMOS24の駆動能力の2倍であり、PMOS21の駆動能力は、PMOS22及びPMOS23の駆動能力の合計より大きい。次に、増幅回路100Aの動作について図1及び図2を参照しつつ説明する。ここで、PMOS22に流れる電流を第1電流I1、NMOS24に流れる電流を第2電流I2とする。出力端子Toutから抵抗R3に向けて吐き出される出力電流Ioutは、Iout=I1-I2となる。ここで、第2電流I2の大きさは、NMOS24のゲートに供給される基準電圧Vbによって定まり一定となる。一方、第1電流I1の大きさは、PMOS21のゲートに供給される差分電圧Vaによって変化する。ここで、出力電流Ioutが0になるのは、I1=I2の場合である。この場合、出力端子Toutは抵抗R3によってバイアスされるので、出力信号Voutは、電圧Vxとなる。出力信号Voutの電圧が電圧Vxより下がるのは、I1<I2となる場合である。上述したように第2電流I2は一定の大きさであるから、差動電圧Vaが高くなり、PMOS21のゲートソース間電圧が減少することによって、第1電流I1が減少し、出力信号Voutの電圧が電圧Vxより下がる。そして、I1=0になると、出力信号Voutの電圧は電圧VxからΔVだけ下がり一定となる。抵抗R3の抵抗値をr3とすると、ΔV=r3I2となる。すなわち、出力信号Voutは振幅中心電圧である電圧VxからΔV低い、Vx-ΔVでクランプされる。図2に示す例では、時刻t1において出力信号Voutの電圧がVx-ΔVとなる。時刻t1から時刻t2までの間は、差分電圧Vaが時刻t1の電圧より高くなるが、出力信号Voutの電圧はVx-ΔVでクランプされたままである。この期間においては、I1=0となるのでPMOS21はオフしている。この時、PMOS23及びNMOS25には電流が流れない。したがって、Vx-ΔVで出力信号Voutをクランプする期間では、クランプ出力部20は電流を消費しない。次に、出力信号Voutの電圧が電圧Vxより上がる場合は、I1>I2となる。この場合、出力信号Voutの電圧はVout=r3I1-I2Vxとなる。ところで、上述したようにPMOS22の駆動能力はNMOS24の駆動能力の2倍であり、NMOS25とPMOS23とのトランジスタサイズは等しい。したがって、第1電流I1は第2電流I2の2倍以上になることはない。つまり、PMOS22には第2電流I1の大きさを制限する機能がある。第1電流I1の最大値は、I1=2I2となる。換言すれば、第1電流I1の最大値が第2電流I2の2倍になるように、PMOS22、PMOS23、NMOS24、及びNMOS25のトランジスタサイズの比が設定されている。この場合、出力信号Voutの電圧はVout=r3I2Vx=ΔVVxとなり、出力信号Voutの電圧は、電圧VxからΔV高い、VxΔVでクランプされる。図2に示す例では、時刻t3において出力信号Voutの電圧がVxΔVとなる。時刻t3から時刻t4までの間は、差分電圧Vaが時刻t3の電圧より低くなるが、出力信号Voutの電圧はVxΔVでクランプされたままである。この期間においては、I1=2I2となる。そして、出力電流IoutがIout=I2となる。このように本実施形態においては、NMOS24の駆動能力によって、出力信号Voutの電圧を低電位側でクランプする一方、PMOS22の駆動能力によって、出力信号Voutの電圧を高電位側でクランプすることができる。この結果、クランプ用に別途、電源回路を設ける必要がないので、回路構成を簡素化することができる。また、ダイオードを用いたクランプ回路では、ダイオードの閾値電圧の温度特性が問題となるが、本実施形態では、そのような問題がない。なお、出力抵抗R3の温度特性がクランプ電圧Vx±ΔVに影響するが、基準電圧Vbに抵抗R3の温度特性を打ち消す温度特性を持たせれば、温度が変化してもクランプ電圧Vx±ΔVは変化しない。さらに、クランプ時には無駄な電流が発生することがなく、消費電流を削減することができる。<2.変形例>本発明は、上述した実施形態に限定されるものではなく、例えば、以下に述べる変形が可能である。1上述した実施形態の増幅回路100Aでは、出力信号Voutの振幅中心電圧から上下に等しい電圧ΔVだけ離れた電圧Vx±ΔVで出力信号Voutをクランプする。このため、PMOS22の駆動能力をNMOS24の駆動能力の2倍となるようにトランジスタサイズを設定した。本発明はこれに限定されるものではなく、PMOS22、PMOS23、NMOS24、及びNMOS25のトランジスタサイズを適宜設定することによって、所望の電圧で出力信号Voutをクランプしてもよい。例えば、第1電流I1と第2電流I2とを等しくなるように、PMOS22、PMOS23、NMOS24、及びNMOS25のトランジスタサイズの比を設定すれば、図3に示すように半波整流された出力信号Voutを得ることができる。この場合、PMOS22とNMOS24とのトランジスタサイズを等しく設定し、PMOS23とNMOS25とのトランジスタサイズを等しく設定すればよい。2上述した実施形態及び変形例では、差動増幅部10はクランプ出力部20に基準電圧Vbを供給したが、本発明はこれに限定されるものではない。例えば、図4に示す増幅回路100Bでは、基準電圧Vbを外部から供給する。これによって、差動増幅部10とは独立して基準電圧Vbを設定できるので、クランプ出力部20で設定するクランプ電圧の自由度を拡大することができる。3上述した実施形態及び変形例では、第1電源端子T3に第1電源電圧Vddを供給する一方、第2電源端子T4に第2電源電圧Vssを供給し、増幅回路100A100Bを正負電源で動作させたが、単一電源を供給してもよい。例えば、第1電源端子T3に第1電圧Vddを供給する一方、第2電源端子T4に第2電圧Veeを供給してもよい。この場合、入力信号Vinの振幅中心電圧、正入力端子T1に供給する電圧、及び抵抗R3の端子のうち出力端子Toutと接続されない端子に供給する電圧は、VddVee/2とすることが好ましい。4上述した実施形態及び変形例の増幅回路100A100Bでは、第1電源端子T3に供給する電圧が第2電源端子T4に供給する電圧よりも高電位であった。しかしながら、本発明はこれに限定されるものではなく、上述した実施形態及び変形例において、第2電源端子T4に供給する第2電源電圧Vssを第1電源端子T3に供給する第1電源電圧Vddよりも高電位にしVss>Vdd、NMOSの替わりにPMOSを用い、PMOSに替わりにNMOSを用いてもよい。この場合は、クランプ出力部20の替わりに図5に示すクランプ出力部30を用いればよい。この例では、出力電流IoutはIout=I2-I1で与えられる。そして、NMOS32の駆動能力がPMOS34の駆動能力の2倍であり、第1電流I1の最大値が、I1=2I2となる場合、高電位側のクランプ電圧はVxr3I2となり、低電位側のクランプ電圧はVx-r3I2となる。さらに、NMOS32の駆動能力とPMOS34の駆動能力とが等しく、第1電流I1の最大値が、I1=I2となる場合、出力信号Voutは図6に示すように半波整流したものとなる。また、差動増幅部10においてもNMOSの替わりにPMOSを用い、PMOSに替わりにNMOSを用いることは勿論である。5上述した実施形態及び変形例では、クランプ出力部2030を増幅回路100A100Bの一部として説明したが、本発明はこれに限定されるものではなく、信号をクランプするのであれば、どのような回路にも適用可能である。この場合、コンデンサ2636及び抵抗2737は不要である。