"装置であって、クロック信号を受け取るクロック分周器、各々がアナログ入力信号を受け取る複数のアナログデジタルコンバータADCブランチであって、各ADCブランチが、前記クロック分周器に結合される遅延回路と、ADCであって、前記遅延回路に結合されるブートストラップ回路、前記ブートストラップ回路に結合されるサンプリングスイッチ、制御電圧を前記ブートストラップ回路に提供するために前記ブートストラップ回路に結合されるコントローラであって、前記サンプリングスイッチが作動されるとき前記サンプリングスイッチのゲート電圧を制御して前記サンプリングスイッチの前記インピーダンスを調節するようになっている前記コントローラ、及び前記サンプリングスイッチに結合されるサンプリングキャパシタ、を有する前記ADCと、前記ADCに結合される補正回路と、を含む前記ADCブランチ、及び各遅延回路、各補正回路、及び各コントローラに結合されるミスマッチ推定回路であって、各コントローラに制御信号を提供して、前記ADCブランチ間の相対的帯域幅ミスマッチに対して調節する前記ミスマッチ推定回路、を含む、装置。請求項1に記載の装置であって、前記装置が、各ADCブランチに結合されるマルチプレクサを更に含む、装置。請求項2に記載の装置であって、前記補正回路が、DCオフセット及び利得ミスマッチに対し補正するようにそのADCの出力を調節する、装置。請求項2に記載の装置であって、前記ブートストラップ回路が、前記ADCのホールド位相の間充電されるブーストキャパシタ、第1の受動電極と第2の受動電極と制御電極とを有するトランジスタであって、前記第1の受動電極が前記ブーストキャパシタに結合され、前記第2の受動電極が前記サンプリングスイッチに結合される前記トランジスタ、前記遅延回路に結合され、前記トランジスタの前記制御電極に結合され、前記制御電圧を受け取るパスゲート回路、及び前記サンプリングスイッチに結合され、前記制御電圧により制御されるスキューskew回路、を更に含む、装置。請求項4に記載の装置であって、前記トランジスタが第1のトランジスタを更に含み、前記パスゲート回路が、第1の受動電極と第2の受動電極と制御電極とを有する第2のトランジスタであって、前記第2のトランジスタの前記第1の受動電極が、前記制御電圧を受け取るように前記コントローラに結合され、前記第2のトランジスタの前記制御電極が前記遅延回路に結合され、前記第2のトランジスタの前記第2の受動電極が、前記第1のトランジスタの前記制御電極に結合される、前記第2のトランジスタ、第1の受動電極と第2の受動電極と制御電極とを有する第3のトランジスタであって、前記第3のトランジスタの前記第1の受動電極が、第2のトランジスタの前記第2の受動電極に結合され、前記第3のトランジスタの前記制御電極が前記遅延回路に結合される、前記第3のトランジスタ、及び第1の受動電極と第2の受動電極と制御電極とを有する第4のトランジスタであって、前記第4のトランジスタの前記第1の受動電極が、前記第1のトランジスタの前記制御電極に結合され、前記第4のトランジスタの前記制御電極が前記サンプリングスイッチに結合され、前記第4のトランジスタの前記第2の受動電極が、前記第3のトランジスタの前記第2の受動電極に結合される、前記第4のトランジスタ、を更に含む、装置。請求項5に記載の装置であって、前記スキュー回路が、第1の受動電極と第2の受動電極と制御電極とを有する第5のトランジスタを更に含み、前記第5のトランジスタの前記第1の受動電極が前記サンプリングスイッチに結合され、前記第5のトランジスタの前記制御電極が、前記制御電圧を受け取るように前記コントローラに結合される、装置。請求項6に記載の装置であって、前記コントローラがデジタルアナログコンバータDACである、装置。請求項6に記載の装置であって、前記コントローラがチャージポンプである、装置。請求項1に記載の装置であって、各ADCブランチに結合されるマルチプレクサを更に含み、各ADCが、前記出力回路に結合されるサブADCを更に含む、装置。請求項1に記載の装置であって、各ADCブランチに結合されるマルチプレクサを更に含み、前記サンプリングスイッチが、前記ブートストラップ回路に結合されるPMOSトランジスタを含み、前記サンプリングキャパシタが、前記PMOSトランジスタの前記ドレインに結合され、前記ADCが、前記サンプリングキャパシタに結合される出力回路を含み、かつ、前記出力回路に結合されるサブADCを含み、前記補正回路が、DCオフセット及び利得ミスマッチに対し補正するようにそのADCの出力を調節する、装置。図4において、参照符号400は全般的に、本発明の例示の一実施例に従ったTIADCを示す。ADC400は全般的にADCブランチ402-1~402-M、分周器404、マルチプレクサ又はMUX408、及びミスマッチ推定回路406を含む。各ADCブランチ402-1~402-Mもまた全般的にそれぞれADC410-1~410-M、補正回路416-1~416-M、及び調節可能な遅延要素又は回路418-1~418-Mを含む。また、各ADC410-1~410-Mは全般的にそれぞれ、T/H回路412-1~412-M及びサブADC414-1~414-Mを含む。オペレーションにおいて、TIADC400は、アナログ入力信号Xtをデジタル信号Y[n]に変換する。これを達成するには、分周器404がクロック信号CLKFsの周波数又はTsの期間を有するを、遅延回路418-1~418-Mによりスタガされ、ADC410-1~410-Mに供給される、M個のクロック信号各々Fs/Mの周波数を有するに分周する。これにより、ADC410-1~410-Mの各々が、アナログ信号Xtをデジタル信号X1k~ΧΜkに変換することが可能となる。補正回路416-1~416-Mによりデジタル信号Y[1]~Y[M]に利得及びDCオフセット調節が適用されてデジタル信号X1k~ΧΜkが生成され、これらの信号はその後、MUX408により多重化され得、デジタル信号Y[n]を生成する。信号Y[0]~Y[M-1]がマッチングされることを確実にするため、ミスマッチ推定回路406は、利得ミスマッチ、DCオフセットミスマッチ、タイミングスキュー、及び帯域幅ミスマッチを計算し、補償する。ミスマッチ推定回路406は一般的に、利得ミスマッチ、DCオフセットミスマッチ、タイミングスキュー、及び帯域幅ミスマッチを決定し、かつ、利得、DCオフセット、タイミングスキュー、及び帯域幅のための調節を補正回路416-1~416-M及びT/H回路412-1~412-Mに提供することが可能な、デジタル信号プロセッサDSP又は専用のハードウェアである。ミスマッチ推定回路406のより完全な説明は、同時係属中の米国特許出願番号12/572,717、発明の名称時間インターリーブされたアナログデジタルコンバータにおける帯域幅ミスマッチ推定で見つけることができ、これはあらゆる目的のため参照としてここに組み込む。ここで図5に移ると、T/H回路412-1~412-M後述では、簡潔にするため412と称するがより詳細に分かる。T/H回路412は全般的に、ブートストラップ回路502、コントローラ504、サンプリングスイッチS1これは典型的にNMOSトランジスタ又はNMOSスイッチである、サンプリングキャパシタCSAMPLE、及び出力回路506を含む。オペレーションにおいて、ブートストラップ回路502は、少なくとも部分的に、クロック信号CLKINこれは、それぞれの遅延回路418-1~418-Mから受信される及びコントローラ504からの制御電圧VCNTLに基づいて、サンプリングスイッチS1の作動及び不作動を制御する。一般的に、ミスマッチ推定回路406は、制御信号をコントローラ504これは、デジタルアナログコンバータDAC又はチャージポンプであり得るに提供して、制御電圧VCNTLを生成する。サンプリングスイッチS1が作動するとき制御電圧VCNTLは、ブートストラップ回路502を介して、サンプリングスイッチS1のインピーダンス又はオン抵抗を調節するようにサンプリングスイッチS1のゲート電圧を制御することができる。図6を見ると、ブートストラップ回路502がより詳細に分かる。クロック信号CLKINが論理ローであるときホールド位相の間など、インバータ508がトランジスタQ1これは典型的にNMOSトランジスタであるをオンにし、一方、パスゲート回路これは全般的にトランジスタQ2、Q3、及びQ5を含むは、トランジスタQ4これは一般的にPMOSトランジスタであるをオフ状態に保つ。トランジスタQ8及びQ9これらは典型的にNMOSトランジスタであるがオン状態にあるように信号CLKZが論理ハイであると仮定し、かつ、クロック信号CLKINのこの論理ローの期間中、供給電圧VDDがブーストキャパシタCBOOSTを充電する。クロック信号CLKINが論理ハイに遷移するとき、パスゲート回路はトランジスタQ4をオンにし、一方、トランジスタQはオフにされる。この時点で、サンプリングスイッチS1のゲートに電圧が印加されて、それをオンにする。サンプリングスイッチS1のためのこのゲート電圧は、少なくとも部分的に、キャパシタCBOOSTの放電、入力信号INこれはトランジスタQ6を介して印加される、及び制御電圧VCNTLこれは、パスゲート回路及びスキュー回路これは全般的にトランジスタQ7及びQ8を含むを介して印加されるから生成される。一般的に、この制御電圧VCNTLは、トランジスタQ2これは一般的にPMOSトランジスタであるのソース及びトランジスタQ7これは一般的にNMOSトランジスタであるのゲートに印加されて、サンプリングスイッチS1のゲート電圧を調節する。このため、サンプリングスイッチS1のゲート電圧は、制御電圧VCNTLを変えることにより容易に制御され得る。また、サンプリングスイッチS1は一般的に、線形領域において動作するNMOSスイッチであるため、このゲート電圧の変動がサンプリングスイッチS1のオン抵抗を変え、これが、サンプリングスイッチS1、レジスタR1、及びサンプリングキャパシタCSAMPLEによってつくられるフィルタのフィルタ特性及び帯域幅を調節する。ブートストラップ回路502及びサンプリングスイッチS1に対するオペレーションを図示するため、図7において、サンプリングスイッチS1のオン抵抗に対する、T/H回路412の帯域幅を示すグラフを見ることができる。グラフから分かるように、T/H回路412のための帯域幅は、ゼロΩのVCNTLDACコードに対する約2.956GHzから1023ΩのVCNTLDACコードに対する約3.051GHzの間で変化する。このため、3GHzの公称帯域幅を有する多数のT/H回路412412-1~412-Mなどのための帯域幅は、互いに約0.25~約0.1までマッチングするように調節され得る。本発明に関連する技術の習熟者であれば、説明された例示の実施例に変更を加えることができること、及び特許請求の範囲内で他の多くの実施例が可能であることが分かるであろう。"