"互いに対向する一対の主面、互いに対向する一対の側面、および互いに対向する一対の端面を有するセラミック素体と、前記セラミック素体の前記端面上に形成された端面部および少なくとも前記セラミック素体の前記主面に回り込んだ回り込み部を有し、ガラス成分を含有する下地層と前記下地層上に形成されためっき層とからなる外部電極と、を備え、前記外部電極の回り込み部において、前記下地層の表面に露出した前記ガラス成分が、前記めっき層を貫通して前記外部電極の外表面に露出していること、を特徴とする、セラミック電子部品。請求項1に記載のセラミック電子部品と、ランドを有する実装基板と、前記セラミック電子部品の前記外部電極と前記実装基板の前記ランドとを電気的に接続するはんだと、を備え、前記外部電極の外表面に前記ガラス成分が露出した部分において、前記はんだ内に空隙が形成されていること、を特徴とする、セラミック電子部品の実装構造。互いに対向する一対の主面、互いに対向する一対の側面、および互いに対向する一対の端面を有するセラミック素体を作製する工程と、前記セラミック素体の前記端面上に形成された端面部および少なくとも前記セラミック素体の前記主面に回り込んだ回り込み部を有した、ガラス成分を含有する外部電極用下地層を形成する工程と、前記下地層上に外部電極用めっき層を形成する工程と、を備え、前記外部電極用下地層を形成する工程は、前記セラミック素体の両端部にガラス成分を含む下地層用導電性ペーストを塗布した後、最後に、還元性雰囲気の中で焼き付けて、前記ガラス成分を前記下地層の表面に偏析させ、前記外部電極用めっき層を形成する工程は、前記外部電極用下地層の回り込み部において、前記下地層の表面に露出した前記ガラス成分を、前記めっき層を貫通して外部電極の外表面に露出させること、を特徴とする、セラミック電子部品の製造方法。しかし、外部電極内に積極的に空孔を形成すると、空孔がめっき液や湿気などの水分の浸入経路となり、セラミック素体内部へ水分が浸入してセラミック電子部品の信頼性が低下するおそれがある。それゆえに、この発明の主たる目的は、外部電極の緻密性の低下を抑制し、かつ、外部からの熱的応力や機械的応力を緩和してセラミック素体へのクラックの発生を防止できるセラミック電子部品、セラミック電子部品の実装構造、およびセラミック電子部品の製造方法を提供することである。本発明は、互いに対向する一対の主面、互いに対向する一対の側面、および互いに対向する一対の端面を有するセラミック素体と、セラミック素体の端面上に形成された端面部および少なくともセラミック素体の主面に回り込んだ回り込み部を有し、ガラス成分を含有する下地層と下地層上に形成されためっき層とからなる外部電極と、を備え、外部電極の回り込み部において、下地層の表面に露出したガラス成分が、めっき層を貫通して外部電極の外表面に露出していること、を特徴とする、セラミック電子部品である。本発明に係るセラミック電子部品では、外部電極の緻密性の低下を抑制してセラミック素体内部へめっき液や水分が浸入するのを防止することができるため、セラミック電子部品の信頼性が低下しにくい。一方、本発明に係るセラミック電子部品を、リフロー工法などによって実装基板上にはんだ実装すると、ガラス部分ではんだ濡れが悪く、はんだ内に空隙が形成される。また、本発明は、前記セラミック電子部品と、ランドを有する実装基板と、セラミック電子部品の外部電極と実装基板のランドとを電気的に接続するはんだと、を備え、外部電極の外表面にガラス成分が露出した部分において、はんだ内に空隙が形成されていること、を特徴とする、セラミック電子部品の実装構造である。本発明に係るセラミック電子部品の実装構造では、はんだ実装時の熱的応力や、実装基板の曲げによる機械的応力が加えられても、はんだ内の空隙が変形することにより応力が緩和され、セラミック電子部品のセラミック素体にクラックが発生するのを抑制できる。また、本発明は、互いに対向する一対の主面、互いに対向する一対の側面、および互いに対向する一対の端面を有するセラミック素体を作製する工程と、セラミック素体の端面上に形成された端面部および少なくともセラミック素体の主面に回り込んだ回り込み部を有した、ガラス成分を含有する外部電極用下地層を形成する工程と、下地層上に外部電極用めっき層を形成する工程と、を備え、外部電極用下地層を形成する工程は、セラミック素体の両端部にガラス成分を含む下地層用導電性ペーストを塗布した後、最後に、還元性雰囲気の中で焼き付けて、ガラス成分を下地層の表面に偏析させ、外部電極用めっき層を形成する工程は、外部電極用下地層の回り込み部において、下地層の表面に露出したガラス成分を、めっき層を貫通して外部電極の外表面に露出させること、を特徴とする、セラミック電子部品の製造方法である。本発明では、外部電極の回り込み部において、下地層の表面に露出したガラス成分が、めっき層を貫通して外部電極の外表面に露出している、セラミック電子部品を生産性良く得ることができる。本発明によれば、セラミック電子部品の外部電極の緻密性の低下を抑制して、セラミック素体内部へ水分が浸入するのを防止することができるため、セラミック電子部品の信頼性が低下しにくい。さらに、はんだ実装時の熱的応力や、実装基板の曲げによる機械的応力が加えられても、はんだ内の空隙が変形することにより応力が緩和され、セラミック電子部品のセラミック素体にクラックが発生するのを抑制することができる。この発明の上述の目的,その他の目的,特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。セラミック電子部品本発明に係るセラミック電子部品の一実施形態について説明する。図1は表面実装タイプの2端子セラミック電子部品10を示す外観斜視図であり、図2はその実装構造を示す断面図である。セラミック電子部品10は、概略、直方体形状のセラミック素体12と、セラミック素体12の両端部にそれぞれ形成された外部電極30,32と、を備えている。セラミック素体12は、互いに対向する一対の主面13,14、互いに対向する一対の端面15,16、および互いに対向する一対の側面17,18を有している。図2に示すように、セラミック素体12は、複数のセラミック層20と、セラミック層20の間に設けられた内部電極22,24とで構成されている。内部電極22は、セラミック素体12の一方の端面15に引き出されて外部電極30に電気的に接続されている。内部電極24は、セラミック素体12の他方の端面16に引き出されて外部電極32に電気的に接続されている。セラミック層20の材料としては、例えば、BaTiO3、CaTiO3、SrTiO3、CaZrO3などの主成分からなる誘電体セラミックを用いることができる。また、これらの主成分にMn化合物、Fe化合物、Mg化合物、Co化合物、Ni化合物、希土類化合物などの副成分を添加したものを用いてもよい。また、セラミック層20の材料としては、PZT系セラミックなどの圧電体セラミックや、スピネル系セラミックなどの半導体セラミックなどを用いることもできる。誘電体セラミックを用いた場合、セラミック電子部品10はコンデンサとして機能する。圧電体セラミックを用いた場合、セラミック電子部品10は圧電部品として機能する。半導体セラミックを用いた場合、セラミック電子部品10はサーミスタとして機能する。セラミック層20の焼成後の厚みは、1~10μmであることが好ましい。内部電極22,24は、セラミック層20を挟んで対向しており、対向部分により電気的特性たとえば静電容量が発生する。内部電極22,24の材料としては、例えば、Ni、Cu、Ag、Pd、Ag-Pd合金、Auなどを用いることができる。内部電極22,24の焼成後の厚み最も厚い部分は、0.5~2.0μmであることが好ましい。なお、内部電極22,24はセラミック電子部品に必須のものではなく、内部電極を有さないセラミック電子部品であってもよい。外部電極30,32は、それぞれ、セラミック素体12の端面15,16上に形成された端面部30a,32aおよびセラミック素体12の主面13,14上に回り込んだ回り込み部30b,32bを有している。本実施形態において、回り込み部30b,32bは主面13,14だけでなく、側面17,18まで回り込んでいる。ただし、側面17,18への回り込みはなくてもよい。外部電極30,32は、それぞれ、ガラス成分ガラス粒子35を含有する下地層34と、下地層34上に形成されためっき層36とからなる。下地層34は、セラミック素体12の端面15,16上に形成された端面部および少なくともセラミック素体12の主面13,14上に回り込んだ回り込み部を有する。下地層34は、端面部において内部電極22,24に電気的に接続されている。下地層34の材料としては、例えば、Cu、Ni、Ag、Pd、Ag-Pd合金、Auなどの金属を用いることができる。また、下地層34に含まれるガラス粒子35としては、例えば、シリカガラス、ホウケイ酸ガラスなどを用いることができる。ガラス粒子35の平均粒径は5~10μmであることが好ましく、ガラス粒子35の一部の粒径は少なくともめっき層36の厚みよりが大きい。従って、外部電極30,32の回り込み部30b,32bにおいて、下地層34の表面に露出したガラス粒子35が、めっき層36を貫通して外部電極30,32の外表面に露出している。なお、ガラス粒子35は、少なくとも下地層34の回り込み部において、めっき層36の表面に露出している必要があるが、更に下地層34の端面部において、めっき層36の表面に露出していてもよい。下地層34内におけるガラス粒子35の分布状態は、例えば、セラミック電子部品10の幅方向の1/2の位置で、長さ方向に沿って切断した断面をSEM画像により観察することで確認することができる。下地層34の最終的な厚み最も厚い部分は20~100μmであることが好ましい。めっき層36は、下地層34の保護や、セラミック電子部品10を実装基板にはんだ付けする際の半田付け性向上などのために形成される。めっき層36の材料としては、例えば、Cu、Ni、Ag、Pd、Ag-Pd合金、Auなどの金属を用いることができる。めっき層36の一層あたりの厚み最も厚い部分は、1~10μmであることが好ましい。めっき層36全体の厚み最も厚い部分は、下地層34に含まれるガラス粒子35の平均粒径より小さいことが好ましい。これにより、確実にガラス粒子35を外部電極30,32の外表面に露出させることができる。以上の構成からなるセラミック電子部品10は、リフロー工法などによって、実装基板上にはんだ実装されると、外部電極30,32の外表面に露出しているガラス粒子35ではんだ濡れが悪く、ガラス粒子35に接触している部分のはんだ内に空隙が形成される。セラミック電子部品の製造方法次に、本発明に係るセラミック電子部品10の製造方法の一実施形態について説明する。セラミック層20のセラミック原料粉末に、周知の有機バインダおよび有機溶剤を加えてボールミルにより湿式混合し、スラリーを調整する。そして、このスラリーをドクターブレード法によりシート成形し、セラミックグリーンシートを得る。その後、セラミックグリーンシート上に、例えばスクリーン印刷法などにより導電性ペーストを印刷し、内部電極22,24のパターンを形成する。次に、内部電極22,24をそれぞれ形成したセラミックグリーンシートを、内部電極22,24が引き出されている側が互い違いとなるように所定枚数積層し、その上下に内部電極が印刷されていない外層用セラミックグリーンシートを所定枚数積層し、マザーセラミックグリーンシート積層体を作製する。マザーセラミックグリーンシート積層体は、必要に応じて、静水圧プレスなどの手段により積層方向に圧着される。このマザーセラミックグリーンシート積層体を所定のサイズにカットし、チップ状のセラミックグリーン積層体を得る。次に、これらのチップ状のセラミックグリーン積層体を焼成し、チップ状の焼結積層体を得る。焼成温度は、セラミックや内部電極の材料にもよるが、900~1300°Cであることが好ましい。次に、焼結積層体の内部電極22,24が露出している両端部に、外部電極30,32の下地層用導電性ペーストを塗布する。下地層用導電性ペーストは、導電性原料粉末に、周知の有機バインダおよび有機溶剤を加えてボールミルにより湿式混合したものであり、ガラス粒子35が含まれている。下地層用導電性ペーストを乾燥させた後、焼き付けを行って、外部電極30,32の下地層34を得る。焼成温度は、700~900°Cであることが好ましい。焼き付け雰囲気は、大気、H2、N2、N2水蒸気などを組み合わせて使い分ける。例えば、焼き付けプロセスとしては、以下の2種類のプロセスが挙げられる。最後に還元性雰囲気を導入することにより、ガラス粒子35を下地層34の表面に偏析させることができる。<プロセス1>a酸性/弱酸性雰囲気の中で、下地層用導電性ペーストの脱バインダを行う。b次に、還元性雰囲気の中で、脱脂して、焼結積層体の両端部に下地層用導電性ペーストを接合させる。c次に、酸性/弱酸性雰囲気の中で、下地層用導電性ペーストの焼結を行う。d最後に、還元性雰囲気の中で、ガラス粒子35を下地層34の表面に偏析させる。<プロセス2>a酸性/弱酸性雰囲気の中で、下地層用導電性ペーストの脱バインダを行う。b次に、酸性/弱酸性雰囲気の中で、下地層用導電性ペーストの焼結を行う。c最後に、還元性雰囲気の中で、ガラス粒子35を下地層34の表面に偏析させると共に、焼結積層体の両端部に下地層用導電性ペーストを接合させる。なお、下地層34は、前記したように、焼結積層体の両端部に下地層用導電性ペーストを塗布して焼き付けるポストファイア法によって形成する方法の他に、内部電極やセラミックグリーンシートと同時焼成するコファイア法によって形成してもよい。次に、下地層34の表面に、電解めっき法などによって、Niめっき層、Snめっき層を順に形成し、めっき層36を得る。こうして、外部電極30,32の回り込み部30b,32bにおいて、下地層34の表面に露出したガラス粒子35が、めっき層36を貫通して外部電極30,32の外表面に露出している、セラミック電子部品10を生産性良く得ることができる。セラミック電子部品の実装構造次に、セラミック電子部品10の実装構造の一実施形態について説明する。表面実装タイプのセラミック電子部品10の実装方法としては、通常、クリーム半田を用いたリフロー工法が用いられる。図2に示すように、セラミック電子部品10は、リフロー工法によって、ランド42を有する実装基板40の上にはんだ実装される。はんだ44は、セラミック電子部品10の外部電極30,32と実装基板40のランド42とを電気的に接続すると共に、セラミック電子部品10を実装基板40に堅固に固定する。ここで、セラミック電子部品10は、外部電極30,32の回り込み部30b、32bにおいて、下地層34の表面に露出したガラス粒子35が、めっき層36を貫通して外部電極30,32の外表面に露出しているが、ガラス粒子35は、はんだ濡れが悪く、図3に示すように、リフローの際に、はんだ44内に空隙46が形成される。すなわち、外部電極30,32の外表面に露出しているガラス粒子35に接しているはんだ44の部分に空隙46が形成されている。従って、このセラミック電子部品10の実装構造は、はんだ実装時の熱的応力や、実装基板40の曲げによる機械的応力が加えられても、はんだ44内の空隙46が変形することにより応力が緩和され、セラミック素体12にクラックが発生するのを抑制することができる。なお、この発明は、前記実施形態に限定されるものではなく、その要旨の範囲内で種々に変形される。セラミック電子部品は、2端子のセラミック電子部品だけではなく、アレイ型など多端子のセラミック電子部品であってもよい。この場合、外部電極は帯状となり、セラミック素体の側面への回り込み部は有さない。"