アナログ入力電圧の探索範囲を設定するデジタル値を受け、対応する電圧を出力する主DA変換器と、前記探索範囲を設定するためのデジタル制御信号を受け、対応する電圧を出力する副DA変換器と、少なくとも1つのコンパレータと、前記副DA変換器の出力と前記コンパレータとの間に配設され、与えられた切替制御信号に基づき、前記コンパレータの入力に供給する信号を、前記副DA変換器の出力又はコモン電圧に切り替えるセレクタと、前記コンパレータでの比較結果に基づき、前回の探索電圧範囲を狭めた範囲を次回の探索範囲に設定し、前記主DA変換器に前記デジタル値を与え、前記副DA変換器に前記デジタル制御信号を与え、前記セレクタに前記切替制御信号を与える逐次比較レジスタロジックと、を備え、前記コンパレータは、前記主DA変換器からの出力と、前記セレクタから出力される前記副DA変換器の出力又は前記コモン電圧を受け比較を行う、逐次比較型AD変換器。前記副DA変換器は、一端が前記コモン電圧に共通に接続され、他端が、基準電圧と前記コモン電圧との間にスイッチを間に介して接続される複数のノードにそれぞれ接続され、容量値が予め定められた所定比に設定された複数の容量を備え、少なくとも二つの前記容量の前記コモン電圧に接続される側と反対側の端子を、前記副DA変換器の出力として、前記セレクタの入力に接続する、請求項1記載の逐次比較型AD変換器。前記副DA変換器は、一端が前記コモン電圧に共通に接続され、他端が、第1の基準電圧と前記コモン電圧間にそれぞれスイッチを間に介して接続される第1乃至第3のノードにそれぞれ接続され、容量値が1:1:2の第1乃至第3の容量と、一端が前記コモン電圧に共通に接続され、他端が、第2の基準電圧と前記コモン電圧間にそれぞれスイッチを間に介して接続される第4乃至第6のノードにそれぞれ接続され、容量値が1:1:2の第4乃至第6の容量と、を備え、前記コモン電圧は、前記第1の基準電圧と前記第2の基準電圧の和の1/2とされ、前記第1及び第2の容量の前記他端がそれぞれ接続される前記第1及び第2のノードと、前記第4及び第5の容量の前記他端がそれぞれ接続される前記第4及び第5のノードを、それぞれ、前記副DA変換器の出力として、前記セレクタの入力に接続し、変換時、まず、前記第1乃至第3の容量を、前記第1の基準電圧で充電し、且つ、前記第4乃至第6の容量を前記第2の基準電圧で充電し、それ以降の比較において、前記第1乃至第3の容量、前記第4乃至第6の容量のうち、前記第1の基準電圧と前記第2の基準電圧から、1つ又は複数の容量を切り離し、前記副DA変換器の出力に接続する前記コンパレータのトランジスタのゲート容量が前記副DA変換器の容量に付加された場合でも、前記第1の基準電圧と前記第2の基準電圧の差電圧の2倍を参照電圧として、前記副DA変換器の前記出力からの比較電圧が、1回目の比較では、前記参照電圧の1/4、n回目ただし、nは2以上の所定の正整数の比較では、前記参照電圧の1/4のn乗の電圧を出力するように、前記セレクタを介して、前記コモン電圧を前記コンパレータのトランジスタのゲートに接続する、請求項1記載の逐次比較型AD変換器。前記主DA変換器が、正極性と負極性のアナログ入力電圧を入力する第1、第2の主DA変換器を備え、前記コンパレータが、それぞれが、前記第1及び第2の主DA変換器の出力電圧と、前記セレクタで選択出力される、前記副DA変換器からの出力又はコモン電圧を受ける、第1及び第2のコンパレータを備え、さらに、前記第1及び第2の主DA変換器の出力電圧を比較する第3のコンパレータを備えた請求項1乃至3のいずれか1項に記載の逐次比較型AD変換器。前記第1及び第2のコンパレータの各々が、第1の電源端子に一端が接続された第1、第2の電流源と、共通接続されたソースが前記第1の電流源の他端に接続された第1乃至第4のトランジスタと、共通接続されたソースが前記第2の電流源の他端に接続された第5乃至第8のトランジスタと、第2の電源端子に接続された第1、第2のカレントミラー回路と、を備え、前記第1、第2、第5、第6のトランジスタのドレインは共通接続されて前記第1のカレントミラー回路の入力に接続され、前記第3、第4、第7、第8のトランジスタのドレインは共通接続されて前記第2のカレントミラーの入力に接続され、前記第1乃至第4のトランジスタのゲートは、中点電位に関して正極側の第1乃至第4の入力端子に接続され、前記第5乃至第8のトランジスタのゲートは、前記中点電位に関して負極側の第1乃至第4の入力端子に接続され、前記第1及び第2のカレントミラーの出力はそれぞれ差動出力の第1及び第2の出力端子に接続され、さらに、前記第1の電源端子と、前記第1及び第2の出力端子間に接続された、クロスカップルトランジスタ対と、前記第1及び第2の出力端子間を等電位にリセットするリセット回路と、を備えた、請求項4記載の逐次比較型AD変換器。前記第1のコンパレータにおいて、正極側の第1及び第2の入力端子は、前記第2の主DA変換器の出力端子に共通接続され、負極側の第3及び第4の入力端子は、前記セレクタの第2及び第4の出力端子にそれぞれ接続され、負極側の第1及び第2の入力端子は、前記第1の主DA変換器の出力端子に共通接続され、正極側の第3及び第4の入力端子は、前記セレクタの第1及び第3の出力端子にそれぞれ接続され、前記第2のコンパレータにおいて、正極側の第1及び第2の入力端子は、前記第1の主DA変換器の出力端子に共通接続され、正極側の第3及び第4の入力端子は、前記セレクタの第5及び第7の出力端子にそれぞれ接続され、負極側の第1及び第2の入力端子は、前記第2の主DA変換器の出力端子に共通接続され、負極側の記第3及び第4の入力端子は、前記セレクタの第6及び第8の出力端子にそれぞれ接続される請求項5記載の逐次比較型AD変換器。前記セレクタは、前記副DA変換器から前記コモン電圧に対して正極性の第1及び第2の出力電圧と、前記コモン電圧に対して負極性の第1及び第2の出力電圧を、それぞれ、受ける第1乃至第4の入力端子と、前記第1乃至第8の出力端子と、前記切替制御信号に基づき、オンオフが制御されるスイッチ群と、を備え、前記第1及び第2の出力端子は、正極性の前記第1の出力電圧、及び負極性の前記第1の出力電圧をそれぞれ出力し、前記第3の出力端子は、正極性の前記第1の出力電圧又は前記コモン電圧を出力し、前記第4の出力端子は、負極性の前記第1の出力電圧又は前記コモン電圧を出力し、前記第5の出力端子は、正極性の前記第2の出力電圧又は前記コモン電圧を出力し、前記第6の出力端子は、負極性の前記第2の出力電圧又は前記コモン電圧を出力し、前記第7の出力端子は、正極性の前記第2の出力電圧又は前記コモン電圧を出力し、前記第8の出力端子は、負極性の前記第2の出力電圧又は前記コモン電圧を出力する請求項6記載の逐次比較型AD変換器。前記副DA変換器は、第1の基準電圧端子と、前記コモン電圧が入力されるコモン電圧端子との間に直列に接続され、前記逐次比較レジスタからの第1乃至第4の制御信号によって、それぞれオン又はオフに制御される第1乃至第4のスイッチを備え、さらに、前記第1と第2のスイッチの接続点である第1のノードと前記コモン電圧端子間と、前記第2と第3のスイッチの接続点である第2のノードと前記コモン電圧端子間と、前記第3と第4のスイッチの接続点である第3のノードと前記コモン電圧端子間に、それぞれ第1乃至第3の容量を備え、前記第1及び第2のノードが前記副DA変換器の第1及び第2の出力として、前記セレクタの前記第1及び第3の入力端子にそれぞれ接続され、第2の基準電圧端子と前記コモン電圧端子間に直列に接続され、前記逐次比較レジスタからの前記第1乃至第4の制御信号によって、それぞれオン又はオフに制御される第5乃至第8のスイッチを備え、さらに、前記第5と第6のスイッチの接続点である第4のノードと前記コモン電圧端子間と、前記第6と第7のスイッチの接続点である第5のノードと前記コモン電圧端子間と、前記第7と第8のスイッチの接続点である第6のノードと前記コモン電圧端子間に、それぞれ第4乃至第6の容量を備え、前記第4及び第5のノードが、前記副DA変換器の第3及び第4の出力として、前記セレクタの前記第2及び第4の入力端子にそれぞれ接続される、請求項7記載の逐次比較型AD変換器。前記セレクタは、前記第1の入力端子と、前記第1及び第3の出力端子の間にそれぞれ接続され、前記逐次比較レジスタロジックからの第1の切替制御信号により共通にオン又はオフとされる第9及び第10のスイッチと、前記第2の入力端子と、前記第2及び第4の出力端子の間にそれぞれ接続され、前記逐次比較レジスタロジックからの第2の切替制御信号により共通にオン又はオフとされる第11及び第12のスイッチと、前記第3の入力端子と、前記第5及び第7の出力端子の間にそれぞれ接続され、前記逐次比較レジスタロジックからの第3の切替制御信号により共通にオン又はオフとされる第13及び第14のスイッチと、前記第4の入力端子と、前記第6及び第8の出力端子の間にそれぞれ接続され、前記逐次比較レジスタロジックからの第4の切替制御信号により共通にオン又はオフとされる第15及び第16のスイッチと、前記第3及び第4の出力端子と前記コモン電圧端子間にそれぞれ接続され、前記逐次比較レジスタロジックからの第5の切替制御信号により共通にオン又はオフとされる第17及び第18のスイッチと、前記第5及び第6の出力端子とコモン電圧端子間にそれぞれ接続され、前記逐次比較レジスタロジックからの第6の切替制御信号により共通にオン又はオフとされる第19及び第20のスイッチと、前記第7及び第8の出力端子とコモン電圧間にそれぞれ接続され、前記逐次比較レジスタロジックからの第7の切替制御信号により共通にオン又はオフとされる第21及び第22のスイッチと、を備えた請求項7記載の逐次比較型AD変換器。請求項1乃至9のいずれか1項に記載の逐次比較型AD変換器を備えた半導体装置。アナログ入力電圧をサンプルして保持し前記逐次比較型AD変換器に供給するサンプルアンドホールド回路と、第1、第2の基準電圧の中間電位の前記コモン電圧を生成し、前記逐次比較型AD変換器に供給する電圧生成回路と、前記逐次比較型AD変換器に対して、変換動作の実行を制御する制御信号、変換用のクロック信号、リセット用の信号の少なくとも1つを与える制御回路と、をさらに備えた請求項10記載の半導体装置。アナログ入力電圧の探索範囲を設定するデジタル値を受け電圧を出力する主DA変換器と、前記探索範囲を設定するためのデジタル制御信号を受け電圧を出力する副DA変換器と、少なくとも1つのコンパレータと、前記コンパレータでの比較結果に基づき、前回の探索電圧範囲を狭めた範囲を次回の探索範囲に設定し、前記主DA変換器に前記デジタル値を与え、前記副DA変換器に前記制御信号を与え、前記セレクタに切替制御信号を与える逐次比較レジスタロジックと、を備えた逐次比較型AD変換器の制御方法であって、前記副DA変換器の出力と前記コンパレータとの間にセレクタを設け、前記逐次比較レジスタロジックからの切替制御信号に基づき、前記セレクタにより、前記コンパレータの入力に供給する信号を、前記副DA変換器の出力、又はコモン電圧に切り替え、前記コンパレータは、前記主DA変換器からの出力と、前記セレクタから出力される前記副DA変換器の出力又は前記コモン電圧を受け比較を行う、逐次比較型AD変換器の制御方法。前記副DA変換器は、一端が前記コモン電圧に共通に接続され、他端が、第1の基準電圧と前記コモン電圧間にそれぞれスイッチを間に介して接続される第1乃至第3のノードにそれぞれ接続され、容量値が1:1:2の第1乃至第3の容量と、一端が前記コモン電圧に共通に接続され、他端が、第2の基準電圧と前記コモン電圧間にそれぞれスイッチを間に介して接続される第4乃至第6のノードにそれぞれ接続され、容量値が1:1:2の第4乃至第6の容量と、を備え、前記コモン電圧を、前記第1の基準電圧と前記第2の基準電圧の和の1/2とし、前記第1及び第2の容量の前記他端がそれぞれ接続される前記第1及び第2のノードと、前記第4及び第5の容量の前記他端がそれぞれ接続される前記第4及び第5のノードを、それぞれ、前記副DA変換器の出力として前記セレクタの入力に接続し、変換時、まず、前記第1乃至第3の容量を、前記第1の基準電圧で充電し、且つ、前記第4乃至第6の容量を前記第2の基準電圧で充電し、それ以降の比較において、前記第1乃至第3の容量、前記第4乃至第6の容量のうち、前記第1の基準電圧と、前記第2の基準電圧から、1つ又は複数の容量を切り離し、前記副DA変換器の出力に接続する前記コンパレータのトランジスタのゲート容量が前記副DA変換器の容量に付加された場合でも、前記第1の基準電圧と前記第2の基準電圧の差電圧の2倍を参照電圧として、前記副DA変換器の前記出力からの比較電圧が、1回目の比較では、前記参照電圧の1/4、n回目ただし、nは2以上の所定の正整数の比較では、前記参照電圧の1/4のn乗の電圧を出力するように、前記セレクタを介して、前記コモン電圧を前記コンパレータのトランジスタのゲートに接続する、請求項12記載の逐次比較型AD変換器の制御方法。上記した関連技術の分析を以下に与える。SubDAC501の容量に付加される寄生容量の中で最も大きい4端子コンパレータ502、503のプリアンプ部510のトランジスタのゲート容量の影響により、SubDAC501で生成される比較電圧に誤差が発生し、高精度化の実現が困難である、という問題がある。その理由は、以下の通りである。すなわち、SubDAC501の容量208、211、209、212、210、213の容量比1:1:2に対し、4端子コンパレータ502、503のプリアンプ部510のトランジスタのゲート容量図14のVB/VB-端子にゲートが接続されたNchトランジスタMN2、MN3のゲート容量が付加されることで、所望の容量比から、外れるためである。この点について本発明者によって為された分析を以下に詳説する。図11に示したマルチビットSAR-ADCの構成と、図14の4端子コンパレータの構成から、SubDAC501のノードB2、E2は、4端子コンパレータ502、503のプリアンプ部510のNchトランジスタMN2とMN3のゲートに接続されている。図15は、SubDAC501と4端子コンパレータ502、503の端子VB/VB-の接続を例示した図である関連技術の問題点の説明用に本発明者が作成した図である。SubDAC501のノードB2は、4端子コンパレータ502のVB-端子NchトランジスタNM3のゲートに接続されるとともに、4端子コンパレータ503のVB端子NchトランジスタNM2のゲートに接続されている。SubDAC501のノードE2は、4端子コンパレータ502のVB端子NchトランジスタNM2のゲートに接続されるとともに、4端子コンパレータ503のVB-端子NchトランジスタNM3のゲートに接続されている。上述したように、図13の期間T11において、SubDAC501のノードC2に一端が接続された容量210の前記一端を、ON状態のスイッチ203を介してコモン電圧VCMに放電し、スイッチ201をON、スイッチ202をOFFとすることで、ノードA2、B2にそれぞれつながる容量に電荷を保持している。同様に、SubDAC501のノードF2に一端が接続された容量213の前記一端をON状態のスイッチ207を介してコモン電圧VCMに放電し、スイッチ205をON、スイッチ206をOFFとすることで、ノードD2、E2にそれぞれつながる容量に電荷を保持している。このとき、SubDAC501のノードA2、B2ノードA2、B2間のスイッチ201はONにつながる容量に保持されている電荷をQ1、ノードD2、E2ノードD2、E2間のスイッチ205はONにつながる容量に保持されている電荷をQ1-とすると、Q1、Q1-はそれぞれ次式7、8で与えられる。Q1=ノードA2につながる容量の容量値ノードB2につながる容量の容量値×VREF-VCM7Q1-=ノードD2につながる容量の容量値ノードE2につながる容量の容量値×VREF--VCM8上述したように、図13の期間T12において、スイッチ202をONスイッチ201はT11と同様ONのまま、スイッチ203をOFFとし、電荷を保持しているノードA2、B2にそれぞれつながる容量208、209、4端子コンパレータ502、503のトランジスタMN3、MN2のゲート容量と、期間T11で電荷を放電したノードC2につながる容量210を接続する。同様に、スイッチ206をONスイッチ205はT11と同様ONのまま、スイッチ207をOFFとし、電荷を保持しているノードD2、E2にそれぞれつながる容量211、212、4端子コンパレータ502、503のトランジスタMN2、MN3のゲート容量と、期間T11で電荷を放電したノードF2につながる容量213を接続する。SubDAC501のノードB2の電圧をV1、ノードE2の電圧をV1-とすると、V1、V1-は、次式9、10で与えられる。V1=Q1/ノードA2、B2、C2につながる容量の容量値の和VCM=ノードA2につながる容量の容量値ノードB2につながる容量の容量値/ノードA2、B2、C2につながる容量の容量値の和×VREF-VCMVCM9V1-=Q1-/ノードD2、E2、F2につながる容量の容量値の和VCM=ノードD2につながる容量の容量値ノードE2につながる容量の容量値/ノードD2、E2、F2につながる容量の容量値の和×VREF--VCMVCM10上述したように、図13の期間T13において、SubDAC501のノードA2、B2、C2につながる容量の全電荷Q1のうち、ノードB2、C2につながる容量の電荷をコモン電圧VCMに放電し、ノードA2につながる容量の電荷を保持している。同様に、SubDAC501のノードD2、E2、F2につながる容量の全電荷Q1-のうちノードE2、F2につながる容量の電荷をコモン電圧VCMに放電し、ノードD2につながる容量の電荷を保持している。SubDAC501のノードA2につながる容量に保持されている電荷をQ2、ノードD2につながる容量に保持されている電荷をQ2-とすると、Q2、Q2-はそれぞれ次式11、12で与えられる。Q2=Q1×ノードA2につながる容量の容量値/ノードA2、B2、C2につながる容量の容量値の和=ノードA2につながる容量の容量値ノードB2につながる容量の容量値×ノードA2につながる容量の容量値/ノードA2、B2、C2につながる容量の容量値の和×VREF-VCM11Q2-=Q1-×ノードD2につながる容量の容量値/ノードD2、E2、F2につながる容量の容量値の和=ノードD2につながる容量の容量値ノードE2につながる容量の容量値×ノードD2につながる容量の容量値/ノードD2、E2、F2につながる容量の容量値の和×VREF--VCM12上述したように、図13の期間T14において、電荷を保持しているノードA2につながる容量と、電荷を放電したノードB2、C2につながる容量を接続する。同様に、電荷を保持しているノードD2につながる容量と、電荷を放電したノードE2、F2につながる容量を接続する。ノードA2、B2、C2の電圧をV2、ノードD2、E2、F2の電圧をV2-とすると、V2、V2-は式13、14で与えられる。V2=Q2/ノードA2、B2、C2につながる容量の容量値の和VCM=ノードA2につながる容量の容量値ノードB2につながる容量の容量値×ノードA2につながる容量の容量値/ノードA2、B2、C2につながる容量の容量値の和^2×VREF-VCMVCM13V2-=Q2-/ノードD2、E2、F2につながる容量の容量値の和VCM=ノードD2につながる容量の容量値ノードE2につながる容量の容量値×ノードD2につながる容量の容量値/ノードD2、E2、F2につながる容量の容量値の和^2×VREF--VCMVCM14図15のSubDAC501、4端子コンパレータ502、503の接続状態のとき、4端子コンパレータ502のプリアンプ部510のNchトランジスタMN3のゲート容量と、4端子コンパレータ503のプリアンプ部510のNchトランジスタMN2のゲート容量の合計容量値をCPとし、4端子コンパレータ502のプリアンプ部510のNchトランジスタMN2のゲート容量と、4端子コンパレータ503のプリアンプ部510のNchトランジスタMN3のゲート容量の合計容量値をCPとする。4端子コンパレータ502のNchトランジスタMN3、MN2のゲートはそれぞれノードB2、E2に接続し、4端子コンパレータ503のNchトランジスタMN2、MN3のゲートはそれぞれノードB2、E2に接続している。ここで、ノードA2につながる容量は容量208である。ノードB2につながる容量は、容量209と、4端子コンパレータ502のNchトランジスタMN3のゲート容量と、4端子コンパレータ503のNchトランジスタMN2のゲート容量からなる。ノードA2、B2、C2につながる容量は、容量208と容量209と、4端子コンパレータ502のNchトランジスタMN3のゲート容量と、4端子コンパレータ503のNchトランジスタMN2のゲート容量と、容量210からなる。ノードD2につながる容量は容量211である。ノードE2につながる容量は、容量212と、4端子コンパレータ502のNchトランジスタMN2のゲート容量と、4端子コンパレータ503のNchトランジスタMN3のゲート容量からなる。ノードD2、E2、F2につながる容量は、容量211と、容量212と、4端子4端子コンパレータ502のNchトランジスタMN2のゲート容量と4端子コンパレータ503のNchトランジスタMN3のゲート容量と、容量213からなる。以上より、ノードA2につながる容量の容量値=1CノードB2につながる容量の容量値=1CCPノードA2、B2、C2につながる容量の容量値の和=4CCPノードD2につながる容量の容量値=1CノードE2につながる容量の容量値=1CCPノードD2、E2、F2につながる容量の容量値の和=4CCPとなる。1回目の比較電圧は、式9、10よりV1=2CCP/4CCP×VREF-VCMVCMV1-=2CCP/4CCP×VREF--VCMVCM∴V1-V1-=2CCP/4CCP×VREF-VREF-15上式15で、ΔVREF=2×VREF-VREF-とすると、次式が得られる。V1-V1-=2CCP/2×4CCP×ΔVREF16式16から、CP=0.5Cのとき、V1-V1-=2.5/9×ΔVREF17理想値V1-V1-=1/4×ΔVREFからの誤差は、2.5/9-1/4×ΔVREF=1/36ΔVREFとなり、12bit換算ΔVREF=4096で、114LSBLeastSignificantBitADCの最小ステップ量子化ステップサイズの114倍の誤差となる。CP=1CのときV1-V1-=3/10×ΔVREF18理想値1/4×ΔVREFからの誤差は、3/10-1/4ΔVREF=1/20×ΔVREFとなり、12bit換算で205LSBの誤差となる。CP=2CのときV1-V1-=4/12ΔVREF19理想値1/4×ΔVREFからの誤差は、4/12-1/4ΔVREF=1/12×ΔVREFとなり、12bit換算で341LSBの誤差となる。また、2回目の比較電圧は、式13、14よりV2=2CCP×C/4CCP2×VREF-VCMVCMV2-=2CCP×C/4CCP2×VREF--VCMVCM∴V2-V2-=2CCP×C/4CCP2×VREF-VREF-20上式20で、ΔVREF=2×VREF-VREF-とすると、次式が得られる。V2-V2-=2CCP×C/2×4CCP2×ΔVREF21式21から、CP=0.5CのときV2-V2-=2.5/40.5×ΔVREF22理想値V1-V1-=1/16×ΔVREFからの誤差は、2.5/40.5-1/16×ΔVREF=-1/1296×ΔVREFとなり、12bit換算で3LSB相当の誤差となる。CP=1CのときV2-V2-=3/50×ΔVREF23理想値1/16×ΔVREFからの誤差は、3/50-1/16×ΔVREF=-1/400×ΔVREFとなり、12bit換算で10LSB相当の誤差となる。CP=2CのときV2-V2-=4/72×ΔVREF24理想値1/16×ΔVREFからの誤差は、4/72-1/16×ΔVREF=-1/144×ΔVREFとなり、12bit換算で28LSB相当の誤差となる。以上のように、ノードB2、E2につながる4端子コンパレータ502、503のプリアンプ部510のNchトランジスタのゲート容量2個分2個分の合計容量値CPが常時つながることで、以下のような誤差が発生する。前記した問題点の少なくとも1つを解決するため、本発明は概略以下の構成とされるただし、以下に制限されない。本発明によれば、アナログ入力電圧の探索範囲を設定するデジタル値を受け、対応する電圧を出力する主DA変換器と、前記探索範囲を設定するための制御信号を受け、対応する電圧を出力する副DA変換器と、少なくとも1つのコンパレータと、前記副DA変換器の出力と前記コンパレータとの間に配設され、与えられた切替制御信号に基づき、前記コンパレータの入力に供給する信号を、前記副DA変換器の出力又はコモン電圧に切り替えるセレクタと、前記コンパレータでの比較結果に基づき、前回の探索電圧範囲を狭めた範囲を次回の探索範囲に設定し、前記主DA変換器に前記デジタル値を与え、前記副DA変換器に前記制御信号を与え、前記セレクタに切替制御信号を与える逐次比較レジスタロジックと、を備え、前記コンパレータは、前記主DA変換器からの出力と、前記セレクタから出力される前記副DA変換器の出力又は前記コモン電圧を受け比較を行う逐次比較型AD変換器が提供される。本発明によれば、アナログ入力電圧の探索範囲を設定するデジタル値を受け、対応する電圧を出力する主DA変換器と、前記探索範囲を設定するためのデジタル制御信号を受け、対応する電圧を出力する副DA変換器と、少なくとも1つのコンパレータと、前記コンパレータでの比較結果に基づき、前回の探索電圧範囲を狭めた範囲を次回の探索範囲に設定し、前記主DA変換器に前記デジタル値を与え、前記副DA変換器に前記制御信号を与え、前記セレクタに切替制御信号を与える逐次比較レジスタロジックと、を備えた逐次比較型AD変換器の制御方法であって、前記副DA変換器の出力と前記コンパレータとの間にセレクタを設け、前記逐次比較レジスタロジックからの切替制御信号に基づき、前記セレクタにより、前記コンパレータの入力に供給する信号を、前記副DA変換器の出力、又はコモン電圧に切り替え、前記コンパレータは、前記主DA変換器からの出力と、前記セレクタから出力される前記副DA変換器の出力又は前記コモン電圧を受け比較を行う、逐次比較型AD変換器の制御方法が提供される。本発明によれば、副DA変換器の出力端子につながるコンパレータのトランジスタのゲート容量が副DA変換器の容量に付加されても、所望の容量比となるように制御することで、副DA変換器の出力電圧を理想値に補正することができる。この結果、逐次比較型AD変換器の高精度化を可能とし、前記した問題点を解決する事ができる。上記以外の本発明の特徴、効果等は、添付図面、実施形態等の記載からも当業者には明らかとされよう。本発明の好ましい形態について説明する。本発明によれば、いくつかの好ましい形態の1つにおいて、アナログ入力電圧の探索範囲を設定するデジタル値DSRを受け、対応する比較電圧を出力する主DA変換器MainDAC102、MainDAC-103と、探索範囲を設定するための制御信号を受け、対応する比較電圧を出力する副DA変換器SubDAC101と、複数のコンパレータ105、106、107と、副DA変換器SubDAC101の出力とコンパレータ105、107間に配設され、与えられた切替制御信号に基づき、前記コンパレータ105、107の入力に供給する信号を、前記副DA変換器SubDAC101の出力又はコモン電圧VCMに切り替えるセレクタ104と、前記コンパレータ105-107での比較結果に基づき、前回の探索電圧範囲を狭めた範囲を次回の探索範囲に設定し、主DA変換器MainDAC102、MainDAC-103にデジタル値DSRを与え、副DA変換器SubDAC101に制御信号を与え、前記セレクタ104に切替制御信号を与える逐次比較レジスタロジック108と、を備え、コンパレータ105、107の各々は、前記主DA変換器102、103からの出力VCP、VCP-と、前記セレクタ104から出力される前記副DA変換器101の出力又は前記コモン電圧VCMを受け比較を行う。好ましい形態の1つによれば、前記副DA変換器SubDAC101は、一端がコモン電圧VCMに共通に接続され、他端が基準電圧と前記コモン電圧VCMと間にスイッチを間に介して接続されるノード例えばA1、B1、C1にそれぞれ接続され、容量値が予め定められた所定比1:1:2の複数の容量第1乃至第3の容量を備え、少なくとも二つの容量の前記コモン電圧に接続される側と反対側の端子を、前記副DA変換器の出力A1、B1として、前記セレクタ104の入力に接続する構成としてもよい。好ましい形態の1つによれば、前記副DA変換器SubDAC101は、一端がコモン電圧VCMに共通に接続され、他端が、第1の基準電圧VREFと前記コモン電圧VCMとの間にそれぞれ第1乃至第4のスイッチ200、201、202、203を間に介して接続される第1乃至第3ノードA1、B1、C1にそれぞれ接続され、容量値が1:1:2の第1乃至第3の容量208-210と、一端がコモン電圧VCMに共通に接続され、他端が、第2の基準電圧VREF-と前記コモン電圧VCMとの間にそれぞれ第5乃至第8のスイッチ204、205、206、207を間に介して接続される第4乃至第6のノードD1、E1、F1にそれぞれ接続され、容量値が1:1:2の第4乃至第6の容量と、を備え、前記第1、第2の容量の前記コモン電圧に接続される側と反対側の他端が接続される第1、第2のノードA1、B1と、前記第4、第5の容量の前記コモン電圧に接続される側と反対側の他端が接続される第4、第5のノードD1、E1を、前記副DA変換器SubDAC101の出力比較電圧として、前記セレクタ104の入力に接続し、変換時、まず、前記第1乃至第3の容量を前記第1の基準電圧で充電し、前記第4乃至第6の容量を前記第2の基準電圧で充電し、それ以降の比較において、前記第1乃至第3の容量、前記第4乃至第6の容量のうち、前記第1、第2の基準電圧VREF、VREF-から1つ又は複数の容量を切り離し、前記副DA変換器SubDAC101の出力A1、B1、D1、E1に接続する前記コンパレータのトランジスタのゲート容量が前記副DA変換器の容量に付加された場合でも、前記第1の基準電圧と前記第2の基準電圧の差電圧の2倍を参照電圧として、前記副DA変換器から出力される電圧比較電圧が、1回目の比較では、前記参照電圧の1/4、n回目ただし、nは2以上の所定の正整数の比較では、前記参照電圧の1/4のn乗の電圧を出力するように、前記セレクタ104を介して、前記コモン電圧VCMを前記コンパレータ105/107のトランジスタのゲートに接続する構成としてもよい。好ましい形態の1つによれば、前記主DA変換器が、正極性と負極性のアナログ入力電圧を入力する第1、第2の主DA変換器MainDAC102、MainDAC-103を備え、前記コンパレータは、それぞれが、前記第1、第2の主DA変換器の出力電圧VCP、VCP-と、前記セレクタ104で選択出力される、前記副DA変換器からの出力A1/B1、D1/E1又はコモン電圧VCMを受ける第1、第2のコンパレータ105、107を備え、別途、前記第1、第2の主DA変換器の出力電圧VCP、VCP-を電圧比較する第3のコンパレータ106を備えた構成としてもよい。好ましい形態の1つによれば、前記第1、第2のコンパレータの各々は、第1の電源端子401に一端が接続された第1、第2の電流源152、153と、共通接続されたソースが第1の電流源152の他端に接続された第1乃至第4のトランジスタMN11、MN12、MN21、MN22と、共通接続されたソースが第2の電流源153の他端に接続された第5乃至第8のトランジスタMN31、MN32、MN41、MN42と、第2の電源端子に接続された第1、第2のカレントミラー回路MP1、MP3、MP2、MP4と、を備え、前記第1、第2、第5、第6のトランジスタM11、M12、M31、M32のドレインは共通接続され、第1のカレントミラー回路MP1、MP3の入力に接続され、前記第3、第4、第7、第8のトランジスタM21、M22、M41、M42のドレインは共通接続された第2のカレントミラー回路MP2、MP4の入力に接続され、前記第1乃至第4のトランジスタMN11、MN12、MN21、MN22のゲートは、中点電位VCMに関して正極側の第1乃至第4の入力端子P1、P2、P3、P4に接続され、前記第5乃至第8のトランジスタM31、M32、M41、M42のゲートは、前記中点電位に関して負極側の第1乃至第4の入力端子M3、M4、M1、M2に接続され、前記第1のカレントミラーMP1、MP3の出力は差動出力の第1の出力端子VOUTに接続され、前記第2のカレントミラーMP2、MP4の出力は前記差動出力の第2の出力端子VOUT-に接続され、さらに、第1の電源端子401と前記第1、第2の出力端子VOUT、VOUT-間に配設された、ドレインとゲートがクロス接続されたクロスカップルトランジスタ対MN7、MN8と、前記第1、第2の出力端子VOUT、VOUT-間を等電位にリセットするリセット回路MN5、MN6を備えた構成としてもよい。好ましい形態の1つによれば、前記第1のコンパレータ105において、正極側の第1、第2の入力端子P1、P2は、前記第2の主DA変換器の出力端子VCP-に接続され、負極側の第3、第4の入力端子P3、P4は、前記セレクタ104の第2、第4の出力端子VSO1-、VSO2-に接続され、負極側の第1、第2の入力端子M1、M2は、第1の主DA変換器の出力端子VCPに接続され、正極側の第3、第4の入力端子M3、M4は、前記セレクタの第1、第3の出力端子VSO1、VSO2に接続される構成としてもよい。また、前記第2のコンパレータ107において、正極側の第1、第2の入力端子P1、P2は、前記第1の主DA変換器の出力端子VCP-に接続され、正極側の第3、第4の入力端子P3、P4は、前記セレクタ104の第5、第7の出力端子VSO3、VSO4に接続され、負極側の第1、第2の入力端子M1、M2は、第2の主DA変換器の出力端子VCPに接続され、負極側の第3、第4の入力端子M3、M4は、前記セレクタ104の第6、第8の出力端子VSO3-、VSO4-に接続される構成としてもよい。好ましい形態の1つによれば、前記セレクタ104は、前記副DA変換器からコモン電圧に対して正極性の第1、第2の出力A1、B1と、負極性の第1、第2の出力D1、E1をそれぞれ受ける第1乃至第4の入力端子A1、D1、B1、E1と、前記第1乃至第8の出力端子と、前記切替制御信号に基づき、オンオフが制御されるスイッチ群250-263を備え、第1、第2の出力端子VSO1、VSO1-は、正極性、負極性の前記第1、第1の出力A1、D1をそれぞれに出力し、第3の出力端子VSO2は、正極性の前記第1の出力A1、又はコモン電圧VCMを出力し、第4の出力端子VSO2-は、負極性の前記第1の出力D1、又はコモン電圧VCMを出力し、第5の出力端子VSO3は、正極性の前記第2の出力B1、又はコモン電圧VCMを出力し、第6の出力端子VSO3-は、負極性の前記第2の出力E1、又はコモン電圧VCMを出力し、第7の出力端子VSO4は、正極性の前記第2の出力B1、又はコモン電圧VCMを出力し、第8の出力端子VSO4-は、負極性の前記第2の出力E1、又はコモン電圧VCMを出力する構成としてもよい。好ましい形態の1つによれば、前記副DA変換器101は、第1の基準電圧端子VREFとコモン電圧端子VCM間に直列に接続され、前記逐次比較レジスタロジックからの第1乃至第4の制御信号によって、それぞれオン又はオフに制御される第1乃至第4のスイッチ200-203を備え、さらに、前記第1と第2のスイッチの接続点である第1のノードA1と前記コモン電圧端子間、前記第2と第3のスイッチの接続点である第2のノードB1と前記コモン電圧端子間、前記第3と第4のスイッチの接続点である第3のノードC1と前記コモン電圧端子間に、それぞれ第1乃至第3の容量208、209、210を備え、前記第1、第2のノードが前記副DA変換器の第1、第2の出力として、前記セレクタ104の第1、第3の入力端子A1、B1に接続され、第2の基準電圧端子と前記コモン電圧端子間に直列に接続され、前記逐次比較レジスタからの前記第1乃至第4の制御信号によって、それぞれオン又はオフに制御される第5乃至第8のスイッチ204-207を備え、さらに、前記第5と第6のスイッチの接続点である第4のノードD1と前記コモン電圧端子間、前記第6と第7のスイッチの接続点である第5のノードE1と前記コモン電圧端子間、前記第7と第8のスイッチの接続点である第6のノードF1と前記コモン電圧端子間に、それぞれ第4乃至第6の容量211、212、213を備え、前記第4、第5のノードが前記副DA変換器の第3、第4の出力として、前記セレクタの第2、第4の入力端子D1、E1に接続される構成としてもよい。好ましい形態の1つによれば、前記セレクタ104は、前記第1の入力端子A1と、前記第1、第3の出力端子VSO1、VSO2の間にそれぞれ接続され、前記逐次比較レジスタロジックからの第1、第2の切替制御信号CSW5、CSW6によりオン又はオフとされる第9、第11のスイッチ250、252と、前記第2の入力端子D1と、前記第2、第4の出力端子VSO1-、VSO2-の間にそれぞれ接続され、前記逐次比較レジスタロジックからの第1、第2の切替制御信号CSW5、CSW6によりオン又はオフとされる第10、第12のスイッチ251、253と、前記第3の入力端子B1と、前記第5、第7の出力端子VSO3、VSO4の間にそれぞれ接続され、前記逐次比較レジスタロジックからの第3、第4の切替制御信号CSW7、CSW8によりオン又はオフとされる第13、第15のスイッチ254、256と、前記第4の入力端子E1と、前記第6、第8の出力端子VSO3-、VSO4-の間にそれぞれ接続され、前記逐次比較レジスタロジックからの第3、第4の切替制御信号CSW7、CSW8によりオン又はオフとされる第14、第16のスイッチ255、257と、前記第3、第4の出力端子VSO2、VSO2-と前記コモン電圧端子間にそれぞれ接続され、前記逐次比較レジスタロジックからの第5の切替制御信号CSW9により共通にオン又はオフとされる第17、第18のスイッチ258、259と、前記第5、第6の出力端子VSO3、VSO3-とコモン電圧端子間にそれぞれ接続され、前記逐次比較レジスタロジックからの第6の切替制御信号CSW10により共通にオン又はオフとされる第19、第20のスイッチ260、261と、前記第7、第8の出力端子VSO4、VSO4-とコモン電圧間にそれぞれ接続され、前記逐次比較レジスタロジックからの第7の切替制御信号CSW11により共通にオン又はオフとされる第21、第22のスイッチ262、263と、を備えた構成としてもよい。以下、例示的な実施形態に即して説明する。<実施形態>はじめに、本発明に係る逐次比較型AD変換器を搭載した半導体装置の一例について概説する。図18は、本発明に係る逐次比較型AD変換器を搭載した半導体装置の要部構成を示す図であり、逐次比較型AD変換器に直接関連しない回路ブロック等は省略されている。図18を参照すると、半導体装置6は、逐次比較型AD変換器マルチビットSAR-ADC1と、プログラム命令を実行し所望の演算制御を行うCPUCentralProcessingUnit2と、逐次比較型AD変換器1を制御する制御回路3と、半導体装置6のアナログ電圧入力端子外部端子VIN/VIN-からの電圧をサンプルして保持し、逐次比較型AD変換器1のアナログ入力VIN/VIN-に供給するサンプルアンドホールド回路SampleandHoldcircuit:S/Hとも略記される4と、基準電圧VREF、VREF-を入力し、コモン電圧VCMVREFとVREF-の中点電位を生成しVCMを逐次比較型AD変換器1に供給する電圧生成回路5と、を備えている。制御回路3は、CPU2と接続し、例えばCPU2からのAD変換指示リセット指示等に基づき、クロック信号CLK、変換制御信号CONV、リセット信号RSTを逐次比較型AD変換器1に対してそれぞれ出力する制御を行い、逐次比較型AD変換器1から出力されるデジタル信号DOUTAD変換結果を受け、CPU2に送信し、CPU2は、制御回路3からAD変換結果を受け、所望の処理を実行する。なお、半導体装置6は、例えば逐次比較型AD変換器1、CPU2、制御回路3、サンプルアンドホールド回路S/H4、電圧生成回路5等を一つのチップ上に形成したシリコン半導体チップとして構成してもよいし、あるいは、逐次比較型AD変換器1、CPU2等をそれぞれ個別半導体デバイスとして基板印刷配線基板上に備えた構成としてもよい。サンプルアンドホールド回路S/H4及び/又は電圧生成回路5を、逐次比較型AD変換器1内に備えた構成としてもよい。図1は、本発明の例示的な一実施形態の逐次比較型AD変換器マルチビットSAR-ADCの回路構成を示す図であり、図18の逐次比較型AD変換器1に対応する。図1を参照すると、本実施形態のマルチビットSAR-ADC回路は、MainDAC102、MainDAC-103と、4端子コンパレータ105、107と、コンパレータ106と、SARLOGIC逐次近似レジスタ論理108と、SubDAC101と、セレクタ104を備えている。MainDAC102は、アナログ入力電圧VINと、基準電圧VREF、VREF-と、コモン電圧VCMVREFとVREF-の中点電位と、SARLOGIC108からのデジタル値DSRとを入力し、デジタル値DSRの値に対応した、アナログ出力電圧VCPを4端子コンパレータ105、107と、コンパレータ106に出力する。MainDAC-103は、基準電圧VREF-、VREFと、コモン電圧VCM、アナログ入力電圧VIN-と、SARLOGIC108からのデジタル値DSRとを入力し、デジタル値DSRの値に対応したアナログ出力電圧VCP-を、4端子コンパレータ105、107と、コンパレータ106に出力する。MainDAC102、MainDAC-103の出力VCP、VCP-は、VCMを中心にVREF側とVREF-側に対称の電位とされるただし、1/2VREF-VREF-は同一電圧。MainDAC102、MainDAC-103は、図11のMainDAC102、MainDAC-103と同一構成とされる。なお、アナログ入力電圧VIN、VIN-は、AD変換動作中逐次比較動作の間、サンプルアンドホールドS/H回路図18の4で保持される。SubDAC101は、コモン電圧VCMと、基準電圧VREF、VREF-と、スイッチのON/OFFを制御するスイッチ制御信号CSW1~CSW4とを入力する。ノードA1、B1、D1、E1がセレクタ104の第1乃至第4の入力に接続されている。セレクタ104の第5の入力にはVCMが接続されている。セレクタ104は、SubDAC101のノードA1、B1、D1、E1の電圧と、VCMと、スイッチのON/OFFを制御するスイッチ制御信号切替制御信号CSW5~CSW11とを入力し、出力信号VSO1~VSO4及びVSO1-~VSO4-を、4端子コンパレータ105、107に出力する。4端子コンパレータ105は、ラッチのリセット信号RSTを入力し、入力端子P1、P2に、MainDAC-103のアナログ出力電圧VCP-を共通に入力し、入力端子P3にセレクタ104の出力信号VSO1-を入力し、入力端子P4にセレクタ104の出力信号VSO2-を入力し、入力端子M1、M2に、MainDAC102のアナログ出力電圧VCPを共通に入力し、入力端子M3にセレクタ104の出力信号VSO1を入力し、入力端子M4にセレクタ104の出力信号VSO2を入力し、比較結果信号CPO3を、SARLOGIC108に出力する。コンパレータ106は、MainDAC102とMainDAC-103のアナログ出力電圧VCP、VCP-を電圧比較し、比較結果CPO2を、SARLOGIC108に出力する。4端子コンパレータ107は、ラッチのリセット信号RSTを入力し、入力端子P1、P2にMainDAC-103のアナログ出力電圧VCP-を共通に入力し、入力端子P3にセレクタ104の出力信号VSO3を入力し、入力端子P4にセレクタ104の出力信号VSO4を入力し、入力端子M1、M2にMainDAC102のアナログ出力電圧VCPを共通に入力し、入力端子M3にセレクタ104の出力信号VSO3-を入力し、入力端子M4にセレクタ104の出力信号VSO4-を入力し、比較結果信号CPO1を、SARLOGIC108に出力する。SARLOGIC108は、コンパレータ105、106、107の比較結果信号CPO1~CPO33ビットと、クロック信号CLKと、変換制御信号CONV図18参照とを入力し、比較回数と比較結果信号に基づき、決定したデジタル値DSRを、MainDAC102と、MainDAC-103に出力し、スイッチ制御信号CSW1~CSW4をSubDAC101に出力し、スイッチ制御信号CSW5~CSW11をセレクタ104に出力し、アナログ/デジタル変換結果であるデジタル信号DOUTを出力する。コンパレータ105、106、107の比較結果信号CPO1~CPO33ビットは、SARLOGIC108において2ビットに符号化され、例えばN/2回ただし、Nは2の倍数の逐次比較動作の結果、2ビット×N/2=Nビットのデジタル出力信号AD変換結果が出力される。なお、SARLOGIC108において、AD変換開始時、一回目、二回目等の逐次比較で出力するスイッチ制御信号CSW1~CSW4、CSW5~CSW11によるスイッチ制御については後に詳細に説明される。図2は、図1の4端子コンパレータ105、107の回路構成の一例を示す図である。4端子コンパレータは、プリアンプ部150とラッチ部151とを備えている。図2を参照すると、プリアンプ部150は、一端がグランド端子401に共通に接続された定電流源152、153と、共通接続されたソースが定電流源152の他端に接続され、ゲートがP1、P2、P3、P4にそれぞれ接続されたNchトランジスタMN11、MN12、MN21、MN22と、共通接続されたソースが定電流源153の他端に接続され、ゲートがM3、M4、M1、M2にそれぞれ接続されたNchトランジスタMN31、MN32、MN41、MN42と、ソースが電源端子400に接続され、ドレインとゲートが接続されたPchトランジスタMP1、MP2を備えている。NchトランジスタMN11、MN12のドレインは、PchトランジスタMP1のドレインに共通接続され、NchトランジスタMN21、MN22のドレインは、PchトランジスタMP2のドレインに共通接続されている。NchトランジスタMN31、MN32のドレインは共通接続され、PchトランジスタMP1のドレインに接続され、NchトランジスタMN41、MN42のドレインは共通接続され、PchトランジスタMP2のドレインに接続されている。ラッチ部151は、図14と同一構成とされ、ソースが電源端子400に接続され、ゲートがPchトランジスタMP1のゲートノード390に接続され、ドレインがVOUTに接続されたPchトランジスタMP3PchトランジスタMP1とカレントミラーを構成する:PchトランジスタMP1はカレントミラーの入力側、PchトランジスタMP3はカレントミラーの出力側と、ソースが電源端子400に接続され、ゲートがPchトランジスタMP2のゲートノード391に接続され、ドレインがVOUT-に接続されたPchトランジスタMP4PchトランジスタMP2とカレントミラーを構成する:PchトランジスタMP2はカレントミラーの入力側、PchトランジスタMP4はカレントミラーの出力側と、ソースがグランド端子401に接続され、ドレインがVOUT、VOUT-に接続され、ゲートとドレインが交差接続されたNchトランジスタMN7、MN8と、VOUTとVOUT-間に接続され、リセット信号RSTをゲートに受けるNchトランジスタMN5、MN6と、を備えている。ラッチ部151のリセット信号RST=Lowのとき、NchトランジスタMN5、MN6はOFFする。PchトランジスタMP1には、NchトランジスタMN11、MN12、MN31、Mn32のドレイン電流の和電流が流れ、PchトランジスタMP1とカレントミラーを構成するPchトランジスタMP3には、PchトランジスタMP1のドレイン電流のミラー電流ソースが流れる。PchトランジスタMP2には、NchトランジスタMN21、MN22、MN41、MN42のドレイン電流の和電流が流れ、PchトランジスタMP2とカレントミラーを構成するPchトランジスタMP4のドレインには、PchトランジスタMP2のドレイン電流のミラー電流が流れる。PchトランジスタMP4のドレイン電流の方が、PchトランジスタMP3のドレイン電流よりも小さい場合、NchトランジスタMN8のゲート電位VOUTは、NchトランジスタMN7のゲート電位よりも、より電源電位VDD側にあり、オン状態のNchトランジスタMN8により、VOUT-をGND電位Low電位にプルダウンし、このため、NchトランジスタMN7がOFFし、VOUTは電源電位High電位とされる。逆に、PchトランジスタMP4のドレイン電流の方が、PchトランジスタMP3のドレイン電流よりも大きい場合、NchトランジスタMN7のゲート電位VOUT-が電源電位VDD側にあり、NchトランジスタMN7がオンし、VOUTはLow電位、VOUT-がHigh電位とされる。すなわち、P1、P2、M3、M4の電圧の和と、M1、M2、P3、P4の電圧の和が比較され、NchトランジスタクロスカップルMN7、MN8による正帰還に応じて、VOUT、VOUT-の一方はLow電位、他方はHigh電位となる。NchトランジスタMN11、MN12、MN21、MN22、MN31、MN32、MN41、MN42はすべて同一のトランジスタサイズであり、Nchトランジスの1個のトランジスタのゲート容量をΔCとする。図3は、図1のSubDAC101の回路構成の一例を示す図である。SubDAC101は、基準電圧VREF、VREF-と、コモン電圧VCMと、スイッチ制御信号CSW1~CSW4とを入力し、ノードA1、B1、D1、E1の電圧を端子A1、B1、D1、E1に出力する。SubDAC101は、VREFに一端が接続され、他端がノードA1に接続され、第1の切替制御信号CSW1でオンオフが制御される第1のスイッチ200と、ノードA1に一端が接続され、他端がノードB1に接続され、第2の切替制御信号CSW2でオンオフが制御される第2のスイッチ201と、ノードB1に一端が接続され、他端がノードC1に接続され、第3の切替制御信号CSW3でオンオフが制御される第3のスイッチ202と、ノードC1に一端が接続され、他端が端子コモン電圧VCMが入力されるコモン電圧端子VCMに接続され、第4の切替制御信号CSW4でオンオフが制御される第4のスイッチ203と、VREF-に一端が接続され、他端がノードD1に接続され、第1の切替制御信号CSW1でオンオフが制御される第5のスイッチ204と、ノードD1に一端が接続され、他端がノードE1に接続され、第2の切替制御信号CSW2でオンオフが制御される第6のスイッチ205と、ノードE1に一端が接続され、他端がノードF1に接続され、第3の切替制御信号CSW3でオンオフが制御される第7のスイッチ206と、ノードF1に一端が接続され、他端が端子VCMに接続され、第4の切替制御信号CSW4でオンオフが制御される第8のスイッチ207と、ノードA1と端子VCM間に接続された容量208と、ノードB1と端子VCM間に接続された容量209と、ノードC1と端子VCM間に接続された容量210と、ノードD1と端子VCM間に接続された容量211と、ノードE1と端子VCM間に接続された容量212と、ノードF1と端子VCM間に接続された容量213とを備えている。スイッチ200~207、容量208~213、ノードA1~F1、CSW1~CSW4は、図12のスイッチ200~207、容量208~213、ノードA2~F2、CSW1~CSW4に対応する。図4は、図1のセレクタ104の回路構成の一例を示す図である。セレクタ104は、ノードA1、B1、D1、E1と、コモン電圧VCMと、スイッチ制御信号CSW5~CSW11と、を入力し、出力信号VSO1~VSO4、VSO1-~VSO4-を出力する。セレクタ104は、スイッチ250~263を備えている。スイッチ250は、一端がノードA1に接続され、他端は出力信号VSO1に接続され、スイッチ250のON/OFFを制御する制御信号CSW5に接続される。スイッチ251は、一端がノードD1に接続され、他端は出力信号VSO1-に接続され、スイッチ251のON/OFFを制御する制御信号CSW5が接続される。スイッチ252は、一端がノードA1に接続され、スイッチ252のON/OFFを制御する制御信号CSW6に接続され、他端は、スイッチ258の一端と出力信号VSO2の接続点に接続される。スイッチ258の他端は、コモン電圧端子VCMに接続され、スイッチ258のON/OFFを制御する制御信号CSW9に接続される。スイッチ253は、一端がノードD1に接続され、スイッチ253のON/OFFを制御する制御信号CSW6が接続され、他端は、スイッチ259の一端と出力信号VSO2-に接続される。スイッチ259の他端は、コモン電圧端子VCMに接続され、スイッチ259のON/OFFを制御する制御信号CSW9に接続される。スイッチ254は、一端がノードB1に接続され、スイッチ254のON/OFFを制御する制御信号CSW7に接続され、他端は、スイッチ260の一端と出力信号VSO3に接続される。スイッチ260の他端は、コモン電圧端子VCMに接続され、スイッチ260のON/OFFを制御する制御信号CSW10に接続される。スイッチ255は、一端がノードE1に接続され、スイッチ255のON/OFFを制御する制御信号CSW7に接続され、他端は、スイッチ261の一端と出力信号VSO3-に接続される。スイッチ261の他端は、コモン電圧端子VCMに接続され、スイッチ261のON/OFFを制御する制御信号CSW10が接続される。スイッチ256は、一端がノードB1に接続され、スイッチ256のON/OFFを制御する制御信号CSW8が接続され、他端は、スイッチ262の一端と出力信号VSO4に接続される。スイッチ262の他端は、コモン電圧端子VCMに接続され、スイッチのON/OFFを制御する制御信号CSW11が接続される。スイッチ257は、一端がノードE1に接続され、スイッチ257のON/OFFを制御する制御信号CSW8が接続され、他端は、スイッチ263の一端と出力信号VSO4-に接続される。スイッチ263の他端は、コモン電圧端子VCMに接続され、スイッチ263のON/OFFを制御する制御信号CSW11が接続される。図1のマルチビットSAR-ADC、図2の4端子コンパレータ、図3のSubDAC、図4のセレクタの構成と、図5のタイミングチャートを参照して、本発明の一実施形態の動作を説明する。なお、図5は、本実施形態のSAR-ADCの動作例を具体的に説明すべく、図16に示すように、アナログ入力電圧VINが、916.1/4096VREF-VREF-のときの比較動作のタイミングチャートである。CLKはクロック信号、CONVは変換指示信号である。なお、図16において、1/8ΔVREF、7/32ΔVREF、1/4ΔVREF、1/2ΔVREF、3/4ΔVREFの電位は、VREF-を基準としており、1/8ΔVREFの電位は、VREF-1/8ΔVREFであり、他も同様である。図5において、期間T1は、アナログ入力電圧VINをサンプリングする。4端子コンパレータ107、105、コンパレータ106の出力であるCPO3、CPO2、CPO1は0を出力している。SARLOGIC108からの出力DSRは、そのMSBMostSignificantBitが1、それ以外のビットが0となっている。期間T1において、SARLOGIC108から出力される制御信号は、CSW1=HighSubDAC101のスイッチ200、204=ON、CSW2=HighSubDAC101のスイッチ201、205=ON、CSW3=HighSubDAC101のスイッチ202、206=ON、CSW4=LowSubDAC101のスイッチ203、207=OFF、CSW5=Highセレクタ104のスイッチ250、251=ON、CSW6=Highセレクタ104のスイッチ252、253=ON、CSW7=Highセレクタ104のスイッチ254、255=ON、CSW8=Highセレクタ104のスイッチ256、257=ON、CSW9=Lowセレクタ104のスイッチ258、259=OFF、CSW10=Lowセレクタ104のスイッチ260、261=OFF、CSW11=Lowセレクタ104のスイッチ262、263=OFF、である。このとき、SubDAC101は、図6に示す状態になっている。SubDAC101におけるスイッチ200~202、204~206がON、スイッチ203、207がOFFである。またセレクタ104のスイッチ250~257がON、スイッチ258~263がOFFであり、セレクタ104の出力VSO1、VSO1-、VSO2、VSO2-、VSO3、VSO3-、VSO4、VSO4-=A1、D1、A1、D1、B1、E1、B1、E1となる。4端子コンパレータ105の入力P1、P2、P3、P4、M1、M2、M3、M4=VCP-、VCP-、VSO1-、VSO2-、VCP、VCP、VSO1、VSO2=VCP-、VCP-、D1、D1、VCP、VCP、A1、A1、4端子コンパレータ107の入力P1、P2、P3、P4、M1、M2、M3、M4=VCP-、VCP-、VSO3、VSO4、VCP、VCP、VSO3-、VSO4-=VCP-、VCP-、B1、B1、VCP、VCP、E1、E1。SubDAC101のノードA1、B1はともにVREFであり、ノード、D1、E1はともにVREF-である。SubDAC101の容量208~210と、4端子コンパレータ105のNchトランジスタMN31、MN32のゲート端子M3、M4と、4端子コンパレータ107のNchトランジスタMN21、MN22のゲートに、VREFが印加されている。同様に、SubDAC101の容量211~213と、4端子コンパレータ105のNchトランジスタMN21、MN22のゲートと、4端子コンパレータ107のNchトランジスタMN31、MN32のゲート端子M3、M4にVREF-が印加されている。SubDAC101において、VREF、VREF-をサンプリングする。期間T2と期間T3は、1回目の比較を行う。まず、期間T2は、SubDAC101の出力電圧の生成を行う。SARLOGIC108から出力される制御信号は、CSW1=LowSubDAC101のスイッチ200、204=OFF、CSW2=HighSubDAC101のスイッチ201、205=ON、CSW3=LowSubDAC101のスイッチ202、206=OFF、CSW4=HighSubDAC101のスイッチ203、207=ON、CSW5=Highセレクタ104のスイッチ250、251=ON、CSW6=Highセレクタ104のスイッチ252、253=ON、CSW7=Lowセレクタ104のスイッチ254、255=OFF、CSW8=Lowセレクタ104のスイッチ256、257=OFF、CSW9=Lowセレクタ104のスイッチ258、259=OFF、CSW10=Highセレクタ104のスイッチ260、261=ON、CSW11=Highセレクタ104のスイッチ262、263=ON、である。SubDAC101におけるスイッチ200、202、204、206がOFF、スイッチ201、205、スイッチ203、207がONである。セレクタ104では、スイッチ250-253、スイッチ260-263がオン、スイッチ254-259がOFFである。セレクタ104の出力VSO1、VSO1-、VSO2、VSO2-、VSO3、VSO3-、VSO4、VSO4-=A1、D1、A1、D1、VCM、VCM、VCM、VCMとなる。4端子コンパレータ105の入力P1、P2、P3、P4、M1、M2、M3、M4=VCP-、VCP-、D1、D1、VCP、VCP、A1、A1、4端子コンパレータ107の入力P1、P2、P3、P4、M1、M2、M3、M4=VCP-、VCP-、VCM、VCM、VCP、VCP、VCM、VCM。期間T2では、SubDAC101は、図7に示す状態になっている。すなわち、容量210の端子ノードC1と、4端子コンパレータ107のNchトランジスタMN21とMN22のゲートがコモン電圧端子VCMに接続され、容量208、209と4端子コンパレータ105のNchトランジスタMN31、MN32のゲートの容量が電荷を保持している。同様に容量213の一端F1と、4端子コンパレータ107のNchトランジスタMN31とMN32のゲートがコモン電圧端子VCMに接続され、容量211、212と4端子コンパレータ105のNchトランジスタMN21、MN22のゲートの容量が電荷を保持している。このとき、期間T1でサンプリングした全電荷の1/2を放電している。次に、期間T3で、MainDAC102、MainDAC-103とSubDAC101から、電圧VCP、VCP-、A1、B1、D1、E1が出力され、その比較電圧と、アナログ入力電圧VINを4端子コンパレータ107、105、コンパレータ106で比較する。MainDAC102、MainDAC-103からは、デジタル値DSRに対応した電圧:1/2VREF-VREF-を出力する。期間T3において、SARLOGIC108から出力される制御信号は、CSW1=LowSubDAC101のスイッチ200、204=OFF、CSW2=HighSubDAC101のスイッチ201、205=ON、CSW3=HighSubDAC101のスイッチ202、206=ON、CSW4=LowSubDAC101のスイッチ203、207=OFF、CSW5=Highセレクタ104のスイッチ250、251=ON、CSW6=Highセレクタ104のスイッチ252、253=ON、CSW7=Highセレクタ104のスイッチ254、255=ON、CSW8=Highセレクタ104のスイッチ256、257=ON、CSW9=Lowセレクタ104のスイッチ258、259=OFF、CSW10=Lowセレクタ104のスイッチ260、261=OFF、CSW11=Lowセレクタ104のスイッチ262、263=OFF、である。セレクタ104の出力VSO1、VSO1-、VSO2、VSO2-、VSO3、VSO3-、VSO4、VSO4-=A1、D1、A1、D1、B1、E1、B1、E1となる。4端子コンパレータ105の入力P1、P2、P3、P4、M1、M2、M3、M4=VCP-、VCP-、D1、D1、VCP、VCP、A1、A1、4端子コンパレータ107の入力P1、P2、P3、P4、M1、M2、M3、M4=VCP-、VCP-、B1、B1、VCP、VCP、E1、E1。SubDAC101は、図8に示す状態になっている。すなわち、容量208~210と、4端子コンパレータ105のNchトランジスタのMN31、MN32のゲートと、4端子コンパレータ107のNchトランジスタMN21、MN22のゲートが接続されている。SubDAC101のノードA1とB1の電圧は同一であり、その電圧は、後述される式25で求められる。同様に、容量211~213と、4端子コンパレータ105のNchトランジスタMN21、MN22のゲートと、4端子コンパレータ107のNchトランジスタMN31、MN32のゲートが接続されている。このときのSubDAC101のノードD1とE1の電圧は、同一電圧となり、その電圧は、後述される式26で与えられる。SubDAC101のノードA1、B1と、D1、E1に生成される電圧は、1回目の比較電圧:1/4×ΔVREFが出力される。4端子コンパレータ105は、MainDAC102、MainDAC-103の出力電圧VCP、VCP-=1/2VREF-VREF-と、SubDAC101の出力電圧A1、D1=1/4×ΔVREFを演算し、等価的に、比較電圧:3/4×VREF-VREF-=1/2×VREF-VREF-1/4×ΔVREFとアナログ入力電圧VINと、を電圧比較し、アナログ入力電圧VINの方が小さいとき、CPO3に0を、アナログ入力電圧VINの方が大きいとき、CPO3に1を、出力する。コンパレータ106は、等価的に、比較電圧:1/2×VREF-VREF-と、アナログ入力電圧VINとを電圧比較し、アナログ入力電圧VINの方が小さいとき、CPO2に0を、アナログ入力電圧VINの方が大きいとき、CPO2に1を、出力する。4端子コンパレータ107は、MainDAC102、MainDAC-103の出力電圧VCP、VCP-=1/2VREF-VREF-とSubDAC101の出力電圧B1、E11/4×ΔVREFを演算し、等価的に、比較電圧1/4×VREF-VREF-=1/2×VREF-VREF--1/4×ΔVREFとアナログ入力電圧VINとを電圧比較し、アナログ入力電圧VINの方が小さいとき、CPO1に0を、アナログ入力電圧VINの方が大きいとき、CPO1に1を出力する。図16に示す例では、アナログ入力電圧VIN=916.1/4096×VREF-VREF-の場合、1/4×VREF-VREF-よりも、アナログ入力電圧VINの方が小さい。このため、4端子コンパレータ105、107、コンパレータ106の比較結果は、CPO3、=0、CPO2=0、CPO1=0となる。期間T4と期間T5は、2回目の比較を行う。まず、期間T4は、期間T3で比較した4端子コンパレータ105、107、コンパレータ106の結果をもとに、DSRを決定し、MainDAC102、MainDAC-103に出力する。4端子コンパレータ105、107、コンパレータ106の出力結果であるCPO3、CPO1、CPO2から、DSRnビットの上位2ビットを決定する論理を、図17に示す。図5、図16より、1回目の比較結果がCPO3=0、CPO2=0、CPO1=0であることから、DSRのMSBは0、上位2ビット目が0となる。また、次のMainDACの比較電圧の生成のため、上位3ビット目が1となる。DSRに基づき、MainDAC102、MainDAC-103から、VCP、VCP-として、1/8×VREF-VREF-が出力される。期間T4では、SARLOGIC108から出力される制御信号は、CSW1=LowSubDAC101のスイッチ200、204=OFF、CSW2=LowSubDAC101のスイッチ201、205=OFF、CSW3=HighSubDAC101のスイッチ202、206=ON、CSW4=HighSubDAC101のスイッチ203、207=ON、CSW5=Highセレクタ104のスイッチ250、251=ON、CSW6=Lowセレクタ104のスイッチ252、253=OFF、CSW7=Lowセレクタ104のスイッチ254、255=OFF、CSW8=Lowセレクタ104のスイッチ256、257=OFF、CSW9=Highセレクタ104のスイッチ258、259=ON、CSW10=Highセレクタ104のスイッチ260、261=ON、CSW11=Highセレクタ104のスイッチ262、263=ON、である。セレクタ104の出力VSO1、VSO1-、VSO2、VSO2-、VSO3、VSO3-、VSO4、VSO4-=A1、D1、VCM、VCM、VCM、VCM、VCM、VCMとなる。4端子コンパレータ105の入力P1、P2、P3、P4、M1、M2、M3、M4=VCP-、VCP-、D1、VCM、VCP、VCP、A1、VCM、コンパレータ107の入力P1、P2、P3、P4、M1、M2、M3、M4=VCP-、VCP-、VCM、VCM、VCP、VCP、VCM、VCM。SUBDAC101の接続状態は、図9のようになっている。SubDAC101において、スイッチ201、205がOFFする。容量209、210と4端子コンパレータ105のトランジスタMN32と、4端子コンパレータ107のNchトランジスタMN21とMN22のゲートがコモン電圧端子VCMに接続されて電荷を放電し、容量208と4端子コンパレータ105のNchトランジスタMN31が電荷を保持している。同様に、容量212、213と4端子コンパレータ105のNchトランジスタMN22と4端子コンパレータ107のNchトランジスタMN31とMN32のゲートがコモン電圧端子VCMに接続され、電荷を放電し、容量211と4端子コンパレータ105のNchトランジスタMN21が電荷を保持している。このとき、期間T3で保持していた全電荷の3/4を放電している。次に、期間T5で、MainDAC102、MainDAC-103とSubDAC101から電圧VCP、VCP-、A1、B1、D1、E1が出力され、その電圧と、アナログ入力電圧VINを、4端子コンパレータ107、105、コンパレータ106で比較する。MainDAC102、MainDAC-103からは、DSRに対応した電圧である1/8×VREF-VREF-の電圧が出力される。期間T5では、SARLOGIC108から出力される制御信号は、CSW1=LowSubDAC101のスイッチ200、204=OFF、CSW2=HighSubDAC101のスイッチ201、205=ON、CSW3=HighSubDAC101のスイッチ202、206=ON、CSW4=LowSubDAC101のスイッチ203、207=OFF、CSW5=Highセレクタ104のスイッチ250、251=ON、CSW6=Highセレクタ104のスイッチ252、253=ON、CSW7=Highセレクタ104のスイッチ254、255=ON、CSW8=Highセレクタ104のスイッチ256、257=ON、CSW9=Lowセレクタ104のスイッチ258、259=OFF、CSW10=Lowセレクタ104のスイッチ260、261=OFF、CSW11=Lowセレクタ104のスイッチ262、263=OFF、である。セレクタ104の出力VSO1、VSO1-、VSO2、VSO2-、VSO3、VSO3-、VSO4、VSO4-=A1、D1、A1、D1、B1、E1、B1、E1となる。4端子コンパレータ105の入力P1、P2、P3、P4、M1、M2、M3、M4=VCP-、VCP-、D1、D1、VCP、VCP、A1、A1、4端子コンパレータ107の入力P1、P2、P3、P4、M1、M2、M3、M4=VCP-、VCP-、B1、B1、VCP、VCP、E1、E1。SubDAC101の接続状態は、図8のようになっており、容量208~210と4端子コンパレータ105のNchトランジスタMN31、MN32と4端子コンパレータ107のNchトランジスタMN21、MN22が接続されている。このときのSubDAC101のノードA1とノードB1の電圧は、同じ電圧となり、その電圧は、後述される式27で求められる。同様に、容量211~213と4端子コンパレータ105のNchトランジスタMN21、MN22と、4端子コンパレータ107のNchトランジスタMN31、MN32が接続されている。このときのSubDAC101のノードD1とE1の電圧は、同じ電圧となり、その電圧は、後述される式28で求められる。SubDAC101のノードA1、B1、D1、E1に生成される電圧は、2回目の比較用の電圧1/16ΔVREFが出力される。4端子コンパレータ105は、MainDAC102、MainDAC-103の出力電圧VCP、VCP-とSubDAC101の出力電圧A1、D1を演算し、等価的に、比較電圧:3/16×VREF-VREF-=1/8×VREF-VREF-1/16×ΔVREFとアナログ入力電圧VINを比較し、アナログ入力電圧VINの方が小さいとき、CPO3に0を、アナログ入力電圧VINの方が大きいとき、CPO3に1を、出力する。コンパレータ106は、等価的に比較電圧:1/8×VREF-VREF-とアナログ入力電圧VINを比較し、アナログ入力電圧VINの方が小さいとき、CPO2に0を、アナログ入力電圧VINの方が大きいとき、CPO2に1を、出力する。4端子コンパレータ107は、MainDAC102、MainDAC-103の出力電圧とSubDACの出力電圧B1、E1を演算し、等価的に、比較電圧:1/16×VREF-VREF-=1/8×VREF-VREF--1/16×ΔVREFと、アナログ入力電圧VINを比較し、アナログ入力電圧VINの方が小さいとき、CPO1に0を、アナログ入力電圧VINの方が大きいとき、CPO1に1を、出力する。図16より、アナログ入力電圧VIN=916.1/4096×VREF-VREF-であることから、3/16×VREF-VREF-よりアナログ入力電圧が大きい。このため、4端子コンパレータ105、107、コンパレータ106の比較結果は、CPO3=1、CPO2=1、CPO1=1となる。3回目の比較以降は、2回目と同様に期間T4と期間T5を繰り返す。図16のように、MainDAC102、MainDAC-103は、端子コンパレータ105、107とコンパレータ106の比較結果に基づき、1回目:1/2×VREF-VREF-、2回目:1/8×VREF-VREF-、3回目:7/32×VREF-VREF-、と出力する。またSubDAC101は、1回目:1/4×ΔVREF、2回目:1/16×ΔVREF、3回目:1/64×ΔVREF、となり、n回目の比較では、1/4^n×ΔVREFを出力する。この結果、1回目の比較では、4端子コンパレータ105で3/4×VREF-VREF-=1/2×VREF-VREF-1/4×ΔVREFと比較し、コンパレータ106で、1/2×VREF-VREF-と比較し、4端子コンパレータ107で、1/4×VREF-VREF-=1/2VREF-VREF--1/4ΔVREFと比較する。2回目の比較では、4端子コンパレータ105で3/16×VREF-VREF-=1/8×VREF-VREF-1/16×ΔVREFと比較し、コンパレータ106で、1/8×VREF-VREF-と比較し、4端子コンパレータ107で、1/16×VREF-VREF-=1/8×VREF-VREF--1/16×ΔVREFと比較する。3回目の比較では、4端子コンパレータ105で、15/64×VREF-VREF-=7/32×VREF-VREF-1/64×ΔVREFと比較し、コンパレータ106で7/32×VREF-VREF-と比較し、4端子コンパレータ107で、13/64×VREF-VREF-=7/32×VREF-VREF--1/64×ΔVREFと比較する。このように、3つのコンパレータ105、106、107で比較した結果から2ビットずつデジタル値DSRを決定し、MainDAC102、MainDAC-103で生成する次の比較電圧を決定する。4端子コンパレータ105、107の比較電圧は、MainDAC102、MainDAC-103で生成する比較電圧に、SubDAC101で生成する比較電圧:1/4^n×ΔVREFただし、nは比較回数を加算することで生成される。変換比較動作が終了すると、DSRの値が変換結果として、デジタル信号DOUTに転送される。次に、逐次比較動作の各期間におけるSubDAC101のノードの容量について説明する。サンプル期間である期間T1におけるSubDAC101の容量とセレクタ104、4端子コンパレータ105、107の接続状態を示す図6について説明する。各スイッチの状態は、SubDAC101のスイッチ200、204、201、205、202、206、セレクタ104のスイッチ250~257がON、SubDAC101のスイッチ203、207、セレクタ104のスイッチ258~263がOFFとなっている。このとき、SubDAC101において、基準電圧VREFへの各容量、4端子コンパレータ105、107のNchトランジスタの接続状態は、図6において、基準電圧VREFにつながる容量群10のようになる。同様に、基準電圧VREF-への各容量、4端子コンパレータ105、107のNchトランジスタの接続状態は、図6において、基準電圧VREF-につながる容量群11のようになる。基準電圧VREFで充電されている容量群10は、容量208、209、210の合計容量値4Cと、NchトランジスタMN31、MN32、MN21、MN22の合計容量値4ΔCとなる。同様に基準電圧VREF-で充電されている容量群11は、容量211、212、213の合計容量値4CとNchトランジスタMN21、MN22、MN31、MN32の合計容量値4ΔCとなる。このとき、上側の容量群10にあるSubDAC101の上側の容量208~210と4端子コンパレータ105のNchトランジスタMN31、MN32、4端子コンパレータ107のNchトランジスタMN21、MN22のゲートに蓄積されている電荷をQN1とし、同様に、下側の容量群11にあるSubDAC101の下側の容量211~213と4端子コンパレータ105のNchトランジスタMN21、MN22、4端子コンパレータ107のNchトランジスタMN31、MN32のゲートに蓄積されている電荷をQN1-とすると、それぞれ次式で与えられる。QN1=ノードA1、B1、C1につながる容量の合計容量値×VREF-VCMQN1-=ノードD1、E1、F1につながる容量の合計容量値×VREF--VCMここで、ノードA1、B1、C1につながる容量は、容量208、209、210とNchトランジスタMN31、MN32、MN21、MN22がある。容量値は、容量208、209、210の合計容量値4Cと、NchトランジスタMN31、MN32、MN21、MN22の合計容量値4ΔCとなる。同様に、ノードD1、E1、F1につながる容量は、容量211、212、213とNchトランジスタMN21、MN22、MN31、MN32がある。容量値は、容量211、212、213の合計容量値4CとNchトランジスタMN21、MN22、MN31、MN32の合計容量値4ΔCとなる。ノードA1、B1、C1につながる容量の合計容量値=4C4ΔCノードD1、E1、F1につながる容量の合計容量値=4C4ΔC従ってQN1=4C4ΔC×VREF-VCM=4×CΔC×VREF-VCMQN1-=4C4ΔC×VREF--VCM=4×CΔC×VREF--VCM1回目の比較では、図5の期間T2と期間T3がある。期間T2において、SubDAC101の容量と4端子コンパレータ105、107のプリアンプ部150のトランジスタの接続状態は、図7のようになる。各スイッチの状態は、SubDAC101のスイッチ200、204、202、206、セレクタ104のスイッチ254~259がOFF、SubDAC101のスイッチ201、205、203、207、セレクタ104のスイッチ250~253、260~263がONとなっている。このとき、電荷を保持している容量群12の電荷をQN2、電荷を保持している容量群13の電荷をQN2-、期間T2にノードA1につながる容量の容量値をCA1T2、期間T2にノードB1につながる容量の容量値をCB1T2、期間T2にノードD1につながる容量の容量値をCD1T2、期間T2にノードE1につながる容量の容量値をCE1T2とすると、QN2、QN2-はそれぞれ以下で与えられる。QN2=CA1T2CB1T2×VREF-VCMQN2-=CD1T2CE1T2×VREF--VCMここで、電荷を保持している容量群12は、ノードA1につながる容量208とNchトランジスタMN31、MN32とノードB1につながる容量209がある。ノードA1につながる容量値は、容量208の容量値1C、NchトランジスタMN31、MN32の合計容量値2ΔCとなる。ノードB1につながる容量値は、容量209の容量値1Cとなる。同様に、電荷を保持している容量群13は、ノードD1につながる容量211とNchトランジスタMN21、MN22とノードE1につながる容量212がある。ノードD1につながる容量値は、容量211の容量値1C、NchトランジスタMN21、MN22の合計容量値2ΔCとなる。ノードE1につながる容量値は、容量212の容量値1Cとなる。CA1T2=1C2ΔCCB1T2=1CCD1T2=1C2ΔCCE1T2=1Cより、QN2=2C2ΔC×VREF-VCM=2×CΔC×VREF-VCMQN2-=2C2ΔC×VREF--VCM=2×CΔC×VREF--VCM次に期間T3において、SubDAC101の容量と4端子コンパレータ105、107のプリアンプ部150のトランジスタの接続状態は、図8のようになる。各スイッチの状態は、SubDAC101のスイッチ200、204、203、207、セレクタ104のスイッチ258~263がOFF、SubDAC101のスイッチ201、205、202、206、セレクタ104の250~257がONとなっている。ノードA1、B1、C1をつなぐことで、ノードA1、B1につながる容量に蓄積された電荷QN2を、ノードA1、B1、C1につながる容量群14間で分配する。同様に、ノードD1、E1、F1をつなぐことで、ノードD1、E1につながる容量に蓄積された電荷QN2-を、ノードD1、E1、F1につながる容量群15間で分配する。ここで、図8のノードA1、B1、C1はすべてショート短絡しており、同一の電圧であるため、ノードA1、B1、C1の電圧をVN1とする。同様に、図8のノードD1、E1、F1は、すべてショートしており同じ電圧であるため、ノードD1、E1、F1の電圧をVN1-とする。電荷保存則により電圧VN1、VN1-は、以下のようになる。VN1=QN2/ノードA1、B1、C1につながる容量の合計容量値VCM={CA1T2CB1T2/ノードA1、B1、C1につながる容量の合計容量値}×VREF-VCMVCM25VN1-=QN2-/ノードD1、E1、F1につながる容量の合計容量値VCM={CD1T2CE1T2/ノードD1、E1、F1につながる容量の合計容量値}×VREF--VCMVCM26ここで、上記の通り、CA1T2=1C2ΔCCB1T2=1CCD1T2=1C2ΔCCE1T2=1Cであり、ノードA1、B1、C1につながる容量の合計容量値=1C2ΔC1C2ΔC2CノードD1、E1、F1につながる容量の合計容量値=1C2ΔC1C2ΔC2Cより、VN1、VN1-は、それぞれ以下の式で与えられる。VN1=2×CΔC/4×CΔC×{VREF-VCM}VCM=1/2×VREF-VCMVCMVN1-=2×CΔC/4×CΔC×VREF--VCMVCM=1/2×VREF--VCMVCM∴VN1-VN1-=1/2×VREF-VREF-ここで、ΔVREF=2×VREF-VREF-とするとVN1-VN1-=1/4×ΔVREF次に、2回目の比較では、図5の期間T4と期間T5がある。期間T4において、SubDAC101の容量と4端子コンパレータ105、107のプリアンプ部150のトランジスタの接続状態は、図9のようになる。各スイッチの状態は、スイッチ200、204、201、205、252~257がOFF、スイッチ202、206、203、207、250、251、258~263がONとなっている。ここで、図7の容量群12に貯まっていた電荷QN2の3/4を放電する。また同様に図7の容量群13に貯まっていた電荷QN2-の3/4を放電する。このとき、電荷を保持している容量群16の電荷をQN3、電荷を保持している容量群17の電荷をQN3-、期間T4ノードA1につながる容量をCA1T4、期間T4ノードD1につながる容量をCD1T4とすると、電荷QN3、QN3-は、以下の式で与えられる。QN3=QN2×CA1T4/ノードA1、B1、C1につながる容量の合計容量値=CA1T2CB1T2×CA1T4/ノードA1、B1、C1につながる容量の合計容量値×VREF-VCMQN3-=QN2-×CD1T4/ノードD1、E1、F1につながる容量の合計容量値=CD1T2CE1T2×CD1T4/ノードD1、E1、F1につながる容量の合計容量値×VREF--VCMここで、電荷を保持している容量群16は、ノードA1につながる容量208とNchトランジスタMN31がある。容量値は、容量208の容量値1C、トランジスタMN31の容量値ΔCとなる。同様に、電荷を保持している容量群17は、ノードD1につながる容量211とNchトランジスタMN21がある。容量値は、容量211の容量値1C、NchトランジスタMN21の容量値ΔCとなる。CA1T4=1CΔCCA1T2=1C2ΔCCB1T2=1CノードA1、B1、C1につながる容量の合計容量値=1C2ΔC1C2ΔC2CCD1T4=1CΔCCD1T2=1C2ΔCCE1T2=1CノードD1、E1、F1につながる容量の合計容量値=1C2ΔC1C2ΔC2Cより、QN3、QN3-は、それぞれ以下の式で与えられる。QN3=2×CΔC×VREF-VCM×CΔC/4×CΔC=1/2×VREF-VCM×CΔCQN3-=2×CΔC×VREF--VCM×CΔC/4×CΔC=1/2×VREF--VCM×CΔC次に、期間T5おいて、SubDAC101の容量と4端子コンパレータ105、107のプリアンプ部150のトランジスタの接続状態は、1回目の比較の期間T3と同じ状態になるため、図8のようになる。各スイッチの状態は、スイッチ200、204、203、207、258~263がOFFし、スイッチ201、205、202、206、250~257がONとなっている。ノードA1、B1、C1をつなぐことでノードA1につながる容量に貯まった電荷QN3を、ノードA1、B1、C1につながる容量群14で分配する。同様に、ノードD1、E1、F1をつなぐことでノードD1につながる容量に貯まった電荷QN3-を、ノードD1、E1、F1につながる容量群15で分配する。ここで、図8のノードA1、B1、C1は、すべてショートしており同じ電圧なので、ノードA1、B1、C1の電圧をVN2、同様に、図8のノードD1、E1、F1は、すべてショートしており同電位であるため、ノードD1、E1、F1の電圧をVN2-とすると、電荷保存則により、電圧VN2、VN2-は、それぞれ以下の式で与えられる。VN2=QN3/ノードA1、B1、C1につながる容量の合計容量値VCM=CA1T2CB1T2×CA1T4/ノードA1、B1、C1につながる容量の合計容量値^2×VREF-VCMVCM27VN2-=QN3-/ノードD1、E1、F1につながる容量の合計容量値VCM=CD1T2CE1T2×CD1T4/ノードD1、E1、F1につながる容量の合計容量値^2×VREF--VCMVCM28ここで、CA1T2=1C2ΔCCA1T4=1CΔCCB1T2=1CノードA1、B1、C1につながる容量の合計容量値=1C2ΔC1C2ΔC2CCD1T2=1C2ΔCCD1T4=1CΔCCE1T2=1CノードD1、E1、F1につながる容量の合計容量値=1C2ΔC1C2ΔC2Cより、式27、28のVN2、VN2-はそれぞれ以下の式で与えられる。VN2=2C2ΔC×CΔC/4CΔC^2×VREF-VCMVCM=1/8×VREF-VCMVCMVN2-=2C2ΔCCΔC/4CΔC^2×VREF--VCMVCM=1/8×VREF--VCMVCM∴VN2-VN2-=1/8×VREF-VREF-ここで、ΔVREF=2×VREF-VREF-とすると、VN2-VN2-=1/16×ΔVREFが得られる。以降の比較においては、2回目の比較の図5の期間T4と期間T5と同様に順次図3の容量209、212、210、213と、4端子コンパレータ105のプリアンプ部150のNchトランジスタMN22、MN32と、4端子コンパレータ107のプリアンプ部150のNchトランジスタMN21、MN22、MN31、MN32に蓄積されている全電荷の3/4の電荷を放電して比較電圧を生成する。このような動作をすることで、所望の電圧である、基準電圧の1/4^nただし、^は冪乗演算子を生成していく。上述したように1回目の比較電圧は、図5の期間T2と期間T3で生成され、その電圧VN1、VN1-は、式25、26より、以下の式で与えられる。VN1=CA1T2CB1T2/ノードA1、B1、C1につながる容量×VREF-VCMVCMVN1-=CD1T2CE1T2/ノードD1、E1、F1につながる容量×VREF--VCMVCMここで、SubDAC101の生成電圧の理想値は、式3、4よりVSUB=1/2×VREF-VCMVCMVSUB-=1/2×VREF--VCMVCMつまり、SubDAC101の出力電圧を理想値とするためには、CA1T2CB1T2/ノードA1、B1、C1につながる容量=1/229CD1T2CE1T2/ノードD1、E1、F1につながる容量=1/230したがって、上式29、30を満たすように、ノードA1、B1、C1、D1、E1、F1への容量接続を制御すればよい。SubDAC101において、比較電圧の出力時にノードA1、B1、C1に接続する容量は、容量208、209、210の容量値4C分と、コンパレータ105、107のプリアンプ部150のNchトランジスタMN21、MN22、MN31、MN32の容量値4ΔCである。同様に、SubDAC101において、比較電圧出力時に、ノードD1、E1、F1に接続する容量は、容量211、212、213の容量値4C分とプリアンプ部150のNchトランジスタMN21、MN22、MN31、MN32の容量値4ΔCである。よって、ノードA1、B1、C1につながる容量=4C4ΔC31ノードD1、E1、F1につながる容量=4C4ΔC32であることから、式29、30を満たすためには、以下の式33、34が成り立つように、期間T2のノードA1及びノードB1への容量の接続、及び、期間T2のノードD1及びノードE1への容量の接続を制御すればよいことになる。CA1T2CB1T2/4C4ΔC=1/2∴CA1T2CB1T2=2C2ΔC33CD1T2CE1T2/4C4ΔC=1/2∴CD1T2CE1T2=2C2ΔC34本実施形態では、期間T2のノードA1及びノードB1への容量の接続を、図7の電荷を保持している容量群12のように、SubDAC101のスイッチ201、セレクタ104のスイッチ250、252をONし、容量208、209、NchトランジスタMN31、MN32を接続することで、合計容量値が2C2ΔCとなるように、それ以外の容量210、NchトランジスタMN21、MN22のゲートをコモン電圧VCMに接続し放電するように制御している。同様に、期間T2のノードD1及びノードE1への容量の接続を、図7の電荷を保持している容量群13のように、SubDAC101のスイッチ205、セレクタ104の251、253をONし、容量211、212、NchトランジスタMN21、MN22を接続することで、合計容量値が2C2ΔCとなるように、それ以外の容量213、NchトランジスタMN31、MN32のゲートをコモン電圧VCMに接続し放電するように制御している。したがって、式31、32、33、34を、式25、26に代入すると、VN1、VN1-は以下のようになる。VN1=2C2ΔC/4C4ΔC×VREF-VCMVCM=1/2×VREF-VCMVCMVN1-=2C2ΔC/4C4ΔC×VREF--VCMVCM=1/2×VREF--VCMVCM∴VN1-VN1-=1/2×VREF-VREF-ここで、ΔVREF=2×VREF-VREF-とするとVN1-VN1-=1/4×ΔVREFとなり、SubDAC101で生成する比較電圧は、理想値=1/4×ΔVREFそのものとなる。次に、2回目の比較電圧は、図5の期間T4と期間T5で生成され、その電圧VN2、VN2-は、式27、28より、それぞれ以下の式で与えられる。VN2=CA1T2CB1T2×CA1T4/ノードA1、B1、C1につながる容量の合計容量値^2×VREF-VCMVCMVN2-=CD1T2CE1T2×CD1T4/ノードD1、E1、F1につながる容量の合計容量値^2×VREF--VCMVCMここで、SubDAC101が生成する電圧VSUB、VSUB-の理想値は、式5、6より、以下で与えられる。VSUB=1/8×VREF-VCMVCMVSUB-=1/8×VREF--VCMVCMつまり、SubDAC101の出力電圧を理想値とするためには、次式35、36が成り立つように、ノードA1、B1、C1、D1、E1、F1への容量接続を制御すればよい。CA1T2CB1T2×CA1T4/ノードA1、B1、C1につながる容量の合計容量値^2=1/835CD1T2CE1T2×CD1T4/ノードD1、E1、F1につながる容量の合計容量値^2=1/8361回目の比較電圧の生成時には、CA1T2CB1T2=2×CΔCノードA1、B1、C1につながる容量の合計容量値=4×CΔCCD1T2CE1T2=2×CΔCノードD1、E1、F1につながる容量の合計容量値=4×CΔCであることから、式35、36を満たすためには、次式37、38が成り立つように、期間T4のノードA1への容量の接続、及び、期間T4のノードD1への容量の接続を制御すればよいことになる。2×CΔC×CA1T4/4×CΔC^2=1/8∴CA1T4=CΔC372×CΔC×CD1T4/4×CΔC^2=1/8∴CD1T4=CΔC38本実施形態では、期間T4のノードA1への容量の接続を、図9の電荷を保持している容量群16のように、セレクタ104のスイッチ250をONし、容量208、4端子コンパレータ105のNchトランジスタMN31を接続することで、容量値CΔCとなるように、それ以外の容量209、210、4端子コンパレータ105、107のNchトランジスタMN32、MN21、MN22のゲートをコモン電圧VCMに接続し、放電するように制御している。同様に、期間T4のノードD1への容量の接続を図9の電荷を保持している容量群17のように、セレクタ104のスイッチ251をONし、容量211、4端子コンパレータ105のNchトランジスタMN21を接続することで、容量値CΔCとなるように、それ以外の容量212、213、NchトランジスタMN22、NchトランジスタMN31、MN32をコモン電圧VCMに接続し放電するように制御している。したがってVN2=2×CΔC×CΔC/4×CΔC^2×VREF-VCMVCM∴VN2=1/8×VREF-VCMVCM39VN2-=2×CΔC×CΔC/4×CΔC^2×VREF--VCMVCM∴VN2-=1/8×VREF--VCMVCM40VN2-VN2-=1/8×VREF-VREF-ここで、ΔVREF=2×VREF-VREF-とするとVN2-VN2-=1/16×ΔVREFとなり、SubDAC101で生成する電圧が、理想値=1/16×ΔVREFとなる。一方、上記関連技術において、SubDAC501に4端子コンパレータ502、503が接続された状態の図15の場合、ノードB2、E2につながる4端子コンパレータのプリアンプ部のトランジスタ2個分2個分の合計容量値CPが常時つながることで、式17~24より、CP=0.5Cのとき1回目比較電圧の理想値からの誤差が114LSB12bit換算2回目比較電圧の理想値からの誤差が3LSB12bit換算CP=1Cのとき1回目比較電圧の理想値からの誤差が205LSB12bit換算2回目比較電圧の理想値からの誤差が10LSB12bit換算CP=2Cのとき1回目比較電圧の理想値からの誤差が341LSB12bit換算2回目比較電圧の理想値からの誤差が28LSB12bit換算と誤差が発生する。すなわち、図15の構成でSubDAC101で生成される電圧は、SubDAC101の出力に4端子コンパレータ502、503のトランジスタが常時付加された場合、生成される電圧の理想値からの誤差が発生する。本実施形態のマルチビットSAR-ADCによれば、SubDAC101の容量に付加される4端子コンパレータの入力端子に接続するMOSトランジスタのゲート容量による影響例えばSubDAC101の容量に付加される4端子コンパレータのトランジスタゲート容量によりSubDAC101から出力される比較電圧に誤差が生じることを回避することができる。このため、高精度化を実現可能としている。本実施形態のマルチビットSAR-ADCは、ADC単体の半導体製品チップとして実現してもよいし、あるいは、ASICApplicationSpecificICやSOCSystemOnChip等の半導体集積回路にマクロ等として実装するようにしてもよい。なお、上記の非特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。