上面、前記上面の反対側に位置する下面、前記上面と前記下面の間に位置する側面、前記上面に形成される複数の第1端子、前記複数の第1端子よりも前記上面の周縁部側に形成される複数の第2端子、前記下面に形成され前記複数の第1端子と電気的に接続される複数の第3端子、前記下面に形成される複数の第4端子、および前記複数の第1端子と前記複数の第3端子を電気的に接続する複数の配線を備える配線基板と、表面、前記表面の反対側に位置する裏面、前記表面と前記裏面の間に位置する側面、および前記表面に形成され前記配線基板の前記複数の第1端子と電気的に接続される複数の電極を備え、前記表面と前記配線基板の前記上面が対向するように前記配線基板上に搭載される半導体チップと、平面視において四辺形を成す第1面、前記第1面の反対側に位置する第2面、前記第1面と前記第2面の間に位置する複数の側面、および前記複数の側面のうち、互いに対向する第3および第4面にそれぞれ形成され前記複数の第4端子と電気的に接続される複数の電極を備え、前記第1面が前記配線基板の前記下面と対向するように前記配線基板の前記下面側に搭載される第1コンデンサと、を有し、前記複数の第1端子には、前記半導体チップの第1回路に第1電源電位を供給する第1電源端子、前記半導体チップの第1回路とは別の第2回路に第2電源電位を供給する第2電源端子、および前記第1および第2回路に基準電位を供給する複数の基準電位端子が含まれ、前記複数の第3端子には、前記複数の配線のうちの第1電源配線を介して前記第1電源端子と電気的に接続される第1電源外部端子、前記複数の配線のうちの第2電源配線を介して前記第2電源端子と電気的に接続される第2電源外部端子、および前記複数の配線のうちの基準電位配線を介して前記複数の基準電位端子と電気的に接続される基準電位外部端子が含まれ、前記複数の第4端子には、前記第1電源配線を介して前記第1電源端子および前記第1電源外部端子と電気的に接続される第1電源バイパス端子、および前記基準電位配線を介して前記複数の基準電位端子および前記基準電位外部端子と電気的に接続される基準電位バイパス端子が含まれ、前記半導体チップの前記複数の電極には、前記第1電源端子と対向する位置で前記第1電源端子と電気的に接続される第1電源電極、前記第2電源端子と対向する位置で前記第2電源端子と電気的に接続される第2電源電極、および前記複数の基準電位端子のそれぞれと対向する位置で前記複数の基準電位端子と電気的に接続される複数の基準電位電極が含まれ、前記第1コンデンサの前記複数の電極には、前記第1電源バイパス端子と対向する位置で前記第1電源バイパス端子と電気的に接続される第1電極、および前記基準電位バイパス端子と対向する位置で前記基準電位バイパス端子と電気的に接続される第2電極が含まれ、前記第1コンデンサは、平面視において前記半導体チップと重なる位置に配置されていることを特徴とする半導体装置。請求項1に記載の半導体装置において、前記第1電源バイパス端子から前記第1電源端子に至る前記第1電源配線の配線経路距離は、前記第1電源外部端子から前記第1電源バイパス端子に至る前記第1電源配線の配線経路距離よりも短いことを特徴とする半導体装置。請求項2に記載の半導体装置において、平面視において、前記第1電源バイパス端子は前記第1電源端子と前記第1電源外部端子の間に配置されていることを特徴とする半導体装置。請求項3に記載の半導体装置において、前記半導体チップは平面視において中央に配置される第1領域、および前記第1領域の周囲を取り囲むように配置される第2領域を備え、前記半導体チップの前記第1回路および前記第1電源電極は前記第1領域に形成されていることを特徴とする半導体装置。請求項1に記載の半導体装置において、前記第1回路は前記第2回路よりも単位時間当たりの消費電力量が大きいことを特徴とする半導体装置。請求項1に記載の半導体装置において、前記第1電源電極は、前記第1領域および前記第2領域にそれぞれ形成され、前記半導体チップの前記複数の電極は、前記半導体チップの側面に沿って前記第2領域に複数列で配置され、前記第1回路は前記第1領域に形成され、前記第2領域に形成される前記第1電源電極は、前記複数列のうち、最も前記第1領域側の列に形成され、前記第1電源バイパス端子および前記第1電源外部端子は、前記第1領域に配置された前記第1電源電極、および前記第2領域に配置された前記第1電源電極と電気的に接続されていることを特徴とする半導体装置。請求項6に記載の半導体装置において、前記第1電源バイパス端子は、平面視において、前記第1領域に配置される前記第1電源端子と、前記第2領域に配置される前記第1電源端子の間に配置されていることを特徴とする半導体装置。請求項6に記載の半導体装置において、前記第2領域の最も前記第1領域側の列には、複数の前記第1電源電極が隣り合って配置され、前記配線基板の前記上面には、複数の前記第1電源電極のそれぞれと対向する位置に複数の前記第1電源端子が配置され、複数の前記第1電源端子に接続される前記第1電源配線の配線幅は前記配線基板の前記上面において前記第1電源端子の幅よりも大きくなっていることを特徴とする半導体装置。請求項1に記載の半導体装置において、前記配線基板は、前記上面において前記複数の第1端子と前記複数の第2端子の間に配置される複数の第5端子を備え、平面視において四辺形を成す第1面、前記第1面の反対側に位置する第2面、前記第1面と前記第2面の間に位置する複数の側面、および前記複数の側面のうち、互いに対向する第3および第4面にそれぞれ形成され前記複数の第5端子と電気的に接続される複数の電極を備え、前記第2面が前記配線基板の前記上面と対向するように前記配線基板の前記上面側に搭載される第2コンデンサをさらに有し、前記複数の第5端子には、前記第2電源配線を介して前記第2電源端子および前記第2電源外部端子と電気的に接続される第2電源バイパス端子、および前記基準電位配線を介して前記複数の基準電位端子および前記基準電位外部端子と電気的に接続される基準電位バイパス端子が含まれ、前記半導体チップの前記第2電源電極は、平面視において前記半導体チップの前記側面と前記第1電源端子との間に配置され、前記第2コンデンサの前記複数の電極には、前記第2電源バイパス端子と対向する位置で前記第2電源バイパス端子と電気的に接続される第3電極、および前記基準電位バイパス端子と対向する位置で前記基準電位バイパス端子と電気的に接続される第4電極が含まれ、前記第2コンデンサは、平面視において前記第2電源端子と前記複数の第2端子の間に配置されていることを特徴とする半導体装置。請求項9に記載の半導体装置において、前記第2コンデンサの前記第3電極は、前記第2電源端子と前記複数の第2端子の間において、前記第2電源端子側に寄せて配置されていることを特徴とする半導体装置。請求項9に記載の半導体装置において、前記配線基板の前記上面に形成された前記複数の第2端子には、前記第2電源外部端子と電気的に接続される第2電源中継端子と、前記基準電位外部端子と電気的に接続される基準電位中継端子とが含まれ、前記第2電源バイパス端子は、前記第2電源端子と前記第2電源中継端子の間に配置され、かつ、前記第2電源配線を介して前記第2電源端子および前記第2電源中継端子の双方と電気的に接続されていることを特徴とする半導体装置。請求項11に記載の半導体装置において、前記第2コンデンサの前記第3電極は、前記第2電源端子と前記第2電源中継端子の間において、前記第2電源端子側に寄せて配置されていることを特徴とする半導体装置。請求項11に記載の半導体装置において、前記第2コンデンサの前記第3電極は、前記第2電源端子と前記第2電源中継端子の間において、前記第2電源中継端子側に寄せて配置されていることを特徴とする半導体装置。請求項11に記載の半導体装置において、前記第2電源端子と前記複数の第2端子の間には複数の前記第2コンデンサが配置され、前記複数の第2コンデンサのうちの一部の前記第3電極は、前記第2電源端子と前記第2電源中継端子の間において、前記第2電源端子側に寄せて配置され、前記複数の第2コンデンサのうちの他部の前記第3電極は、前記第2電源端子と前記第2電源中継端子の間において、前記第2電源中継端子側に寄せて配置されていることを特徴とする半導体装置。請求項1に記載の半導体装置において、前記配線基板は、前記上面において前記複数の第1端子と前記複数の第2端子の間に配置される複数の第5端子を備え、平面視において四辺形を成す第1面、前記第1面の反対側に位置する第2面、前記第1面と前記第2面の間に位置する複数の側面、および前記複数の側面のうち、互いに対向する第3および第4面にそれぞれ形成され前記複数の第5端子と電気的に接続される複数の電極を備え、前記第2面が前記配線基板の前記上面と対向するように前記配線基板の前記上面側に搭載される第2コンデンサをさらに有し、前記配線基板の前記複数の第2端子には、前記第2電源外部端子と電気的に接続される第2電源中継端子と、前記基準電位外部端子と電気的に接続される基準電位中継端子とが含まれ、前記配線基板の前記複数の第5端子には、前記第2電源配線を介して前記第2電源中継端子および前記第2電源外部端子と電気的に接続される第2電源バイパス端子、および前記基準電位配線を介して前記複数の基準電位中継端子および前記基準電位外部端子と電気的に接続される基準電位バイパス端子が含まれ、前記第2コンデンサの前記複数の電極には、前記第2電源バイパス端子と対向する位置で前記第2電源バイパス端子と電気的に接続される第3電極、および前記基準電位バイパス端子と対向する位置で前記基準電位バイパス端子と電気的に接続される第4電極が含まれ、前記第2コンデンサは、平面視において前記複数の第1端子と前記複数の第2電源中継端子の間において、前記第2電源中継端子側に寄せて配置されていることを特徴とする半導体装置。上面、前記上面の反対側に位置する下面、前記上面と前記下面の間に位置する側面、前記上面に形成される複数の第1端子、前記複数の第1端子よりも前記上面の周縁部側に形成される複数の第2端子、前記下面に形成され前記複数の第1端子と電気的に接続される複数の第3端子、前記上面において前記複数の第1端子と前記複数の第2端子の間に形成される複数の第4端子、および前記複数の第1端子と前記複数の第3端子を電気的に接続する複数の配線を備える配線基板と、表面、前記表面の反対側に位置する裏面、前記表面と前記裏面の間に位置する側面、および前記表面に形成され前記配線基板の前記複数の第1端子と電気的に接続される複数の電極を備え、前記表面と前記配線基板の前記上面が対向するように前記配線基板上に搭載される半導体チップと、平面視において四辺形を成す第1面、前記第1面の反対側に位置する第2面、前記第1面と前記第2面の間に位置する複数の側面、および前記複数の側面のうち、互いに対向する第3および第4面にそれぞれ形成され前記複数の第4端子と電気的に接続される複数の電極を備え、前記第1面が前記配線基板の前記上面と対向するように前記配線基板の前記上面側に搭載されるコンデンサと、を有し、前記複数の第1端子には、前記半導体チップの第1回路に第1電源電位を供給する第1電源端子、前記半導体チップの第1回路とは別の第2回路に第2電源電位を供給する第2電源端子、および前記第1および第2回路に基準電位を供給する複数の基準電位端子が含まれ、前記複数の第3端子には、前記複数の配線のうちの第1電源配線を介して前記第1電源端子と電気的に接続される第1電源外部端子、前記複数の配線のうちの第2電源配線を介して前記第2電源端子と電気的に接続される第2電源外部端子、および前記複数の配線のうちの基準電位配線を介して前記複数の基準電位端子と電気的に接続される基準電位外部端子が含まれ、前記複数の第4端子には、前記第2電源配線を介して前記第2電源端子および前記第2電源外部端子と電気的に接続される電源バイパス端子、および前記基準電位配線を介して前記複数の基準電位端子および前記基準電位外部端子と電気的に接続される基準電位バイパス端子が含まれ、前記半導体チップの前記複数の電極には、前記第1電源端子と対向する位置で前記第1電源端子と電気的に接続される第1電源電極、前記第2電源端子と対向する位置で前記第2電源端子と電気的に接続される第2電源電極、および前記複数の基準電位端子のそれぞれと対向する位置で前記複数の基準電位端子と電気的に接続される複数の基準電位電極が含まれ、前記コンデンサの前記複数の電極には、前記電源バイパス端子と対向する位置で前記電源バイパス端子と電気的に接続される第1電極、および前記基準電位バイパス端子と対向する位置で前記基準電位バイパス端子と電気的に接続される第2電極が含まれ、前記第1コンデンサは、平面視において前記半導体チップと前記複数の第2端子の間に配置されていることを特徴とする半導体装置。請求項16に記載の半導体装置において、前記コンデンサの前記第1電極は、前記第2電源端子と前記複数の第2端子の間において、前記第2電源端子側に寄せて配置されていることを特徴とする半導体装置。請求項16に記載の半導体装置において、前記配線基板の前記上面に形成された前記複数の第2端子には、前記第2電源外部端子と電気的に接続される電源中継端子と、前記基準電位外部端子と電気的に接続される基準電位中継端子とが含まれ、前記電源バイパス端子は、前記第2電源端子と前記電源中継端子の間に配置され、かつ、前記第2電源配線を介して前記第2電源端子および前記電源中継端子の双方と電気的に接続されていることを特徴とする半導体装置。請求項18に記載の半導体装置において、前記第2電源端子と前記複数の第2端子の間には複数の前記コンデンサが配置され、前記複数のコンデンサのうちの一部の前記第1電極は、前記第2電源端子と前記電源中継端子の間において、前記電源端子側に寄せて配置され、前記複数の第2コンデンサのうちの他部の前記第1電極は、前記第2電源端子と前記電源中継端子の間において、前記電源中継端子側に寄せて配置されていることを特徴とする半導体装置。上面、前記上面の反対側に位置する下面、前記上面と前記下面の間に位置する側面、前記上面に形成される複数の第1端子、前記複数の第1端子よりも前記上面の周縁部側に形成される複数の第2端子、前記下面に形成され前記複数の第1端子と電気的に接続される複数の第3端子、前記上面において前記複数の第1端子と前記複数の第2端子の間に形成される複数の第4端子、および前記複数の第1端子と前記複数の第3端子を電気的に接続する複数の配線を備える配線基板と、表面、前記表面の反対側に位置する裏面、前記表面と前記裏面の間に位置する側面、および前記表面に形成され前記配線基板の前記複数の第1端子と電気的に接続される複数の電極を備え、前記表面と前記配線基板の前記上面が対向するように前記配線基板上に搭載される半導体チップと、平面視において四辺形を成す第1面、前記第1面の反対側に位置する第2面、前記第1面と前記第2面の間に位置する複数の側面、および前記複数の側面のうち、互いに対向する第3および第4面にそれぞれ形成され前記複数の第4端子と電気的に接続される複数の電極を備え、前記第1面が前記配線基板の前記上面と対向するように前記配線基板の前記上面側に搭載されるコンデンサと、を有し、前記複数の第1端子には、前記半導体チップの第1回路に第1電源電位を供給する第1電源端子および前記第1回路に基準電位を供給する複数の基準電位端子が含まれ、前記複数の第2端子には、前記第1電源電位と異なる第2電源電位が供給される電源中継端子、および前記基準電位が供給される基準電位中継端子が含まれ、前記複数の第3端子には、前記複数の配線のうちの第1電源配線を介して前記第1電源端子と電気的に接続される第1電源外部端子、前記複数の配線のうちの第2電源配線を介して前記電源中継端子と電気的に接続される第2電源外部端子、および前記複数の配線のうちの基準電位配線を介して前記複数の基準電位端子および前記基準電位中継端子と電気的に接続される基準電位外部端子が含まれ、前記複数の第4端子には、前記第2電源配線を介して前記電源中継端子および前記第2電源外部端子と電気的に接続される電源バイパス端子、および前記基準電位配線を介して前記基準電位中継端子および前記基準電位外部端子と電気的に接続される基準電位バイパス端子が含まれ、前記コンデンサの前記複数の電極には、前記電源バイパス端子と対向する位置で前記電源バイパス端子と電気的に接続される第1電極、および前記基準電位バイパス端子と対向する位置で前記基準電位バイパス端子と電気的に接続される第2電極が含まれ、前記コンデンサは、平面視において前記複数の第1端子と前記電源中継端子の間において、前記電源中継端子側に寄せて配置されていることを特徴とする半導体装置。本願発明者は、半導体装置の性能向上について検討を行い、以下の課題を見出した。半導体装置の性能向上を示す指標性能指標として、小型化実装面積の低減、高機能化複数のシステムの集積、高速化処理速度、伝送速度の向上、若しくは省電力化駆動電圧の低減などがある。また、半導体装置の品質向上の観点からは、半導体装置の信頼性動作信頼性を確保しつつ、かつこれらの性能指標を向上させることが必要となる。ところが近年、半導体装置の性能向上に伴って信頼性の低下要因が変化している。特に、半導体装置に形成された各種回路を駆動する電源電位がノイズなどに起因して不安定になることが、信頼性低下の大きな要因となっている。例えば、駆動電圧を低電圧化すれば、駆動電圧を印加する経路中で生じる僅かなノイズでも駆動電圧が不安定化し易くなる。このため、半導体装置の実装基板側にバイパスコンデンサなどを搭載して、半導体装置への入力時のノイズを低減させても、半導体装置のパッケージ内で混入するノイズが問題となる。また例えば、小型化、高機能化の観点からは、複数の半導体装置を積層したパッケージ態様が効果的であるが、上段側の半導体装置には、下段側の半導体装置を介して電源電位を供給することとなるため、上下段の半導体装置が相互にノイズの影響を受けることが問題となる。また、上記のような問題は、高速信号回路、あるいはアナログ回路が形成された半導体装置において、特に大きな問題となる。本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体装置の信頼性を向上させる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。すなわち、本願発明の一態様である半導体装置は、配線基板と、前記配線基板上に搭載される半導体チップと、前記配線基板に搭載されるコンデンサを備えている。ここで、前記コンデンサは、前記半導体チップが備える複数の回路のうちの第1回路に駆動電圧を供給する経路中に電気的に接続されている。また、前記配線基板には前記第1回路に電源電位を供給する電源バイパス端子と前記第1回路に基準電位を供給する基準電位バイパス端子が形成され、前記コンデンサの電極が前記電源バイパス端子および前記基準電位バイパス端子のそれぞれに電気的に接続されている。また、前記コンデンサは、前記電源バイパス端子と前記第1回路の間の経路距離が短くなるように、前記配線基板の上面または下面に搭載されるものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。すなわち、本願発明の一態様によれば、半導体装置の信頼性を向上させることができる。本願における記載形式基本的用語用法の説明本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。同様に実施の態様等の記載において、材料、組成等について、AからなるX等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、A以外の要素を含むものを排除するものではない。たとえば、成分についていえば、Aを主要な成分として含むX等の意味である。たとえば、シリコン部材等といっても、純粋なシリコンに限定されるものではなく、SiGeシリコンゲルマニウム合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Cu層、ニッケルめっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Cu、ニッケル等を主要な成分とする部材を含むものとする。さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。また、以下の実施の形態の説明では、端子間、あるいは端子と電極間を電気的に接続する導電性の接合材の一例として半田材、あるいは半田ボールを用いた実施態様について説明する。また、以下の実施の形態で説明する半田材および半田ボールは、原則として鉛Pbを実質的に含まない、所謂、鉛フリー半田からなり、例えば錫Snのみ、錫-ビス膜Sn-Bi、錫-銀Sn-Ag、または錫-銀-銅Sn-Ag-Cuなどである。ここで、鉛フリー半田とは、鉛Pbの含有量が0.1wt以下のものを意味し、この含有量は、RoHsRestrictionofHazardousSubstances指令の基準として定められている。<半導体装置>本実施の形態では半導体装置の例として、本実施の形態では、本願発明者が具体的に検討した半導体装置の例として、例えば携帯電話機やCIS製品などの小型情報通信端末機器の実装基板マザーボードに搭載される半導体装置を取り上げて説明する。また、パッケージの態様例としては、第1半導体装置第1半導体パッケージ、下段側半導体装置上に第2半導体装置第2半導体パッケージ、上段側半導体装置を積層してシステムを構成したパッケージオンパッケージ型半導体装置以下、単にPOPと記載するを取り上げて説明する。POPは、例えば、コントローラ系チップが搭載された第1半導体パッケージと、DRAMやフラッシュメモリのようなメモリ系チップが搭載された第2半導体パッケージとで構成され、第1半導体パッケージの上に第2半導体パッケージが積層される。そして、下段の第1半導体パッケージの下面に設けられた外部端子を介して、例えば小型情報通信端末機器である携帯電話など、外部電子機器のマザーボード実装基板などに実装される。他方、POPと異なる形態の半導体パッケージとして、一枚の配線基板上に種類の異なる複数の半導体チップ例えばコントローラ系チップとメモリ系チップを実装して、1つの半導体パッケージ内にシステムを構成するシステムインパッケージ型半導体装置以下、単にSIPと記載するがある。POPは、複数枚の配線基板を備えているので、システムの多機能化に伴ってコントローラ系チップの入出力端子数が増加した場合でも、同一実装面積のSIPに比べて信号配線の量を増やすことができる利点がある。また、POPは、各配線基板にチップを実装した後でチップ同士を電気的に接続するので、チップ同士を接続する工程に先立って、チップと配線基板の接続状態を判定することが可能となり、パッケージの組み立て歩留まりの向上に有効である。また、POPは、第1および第2半導体装置をそれぞれ独立して例えば別々の工場で製造し、実装基板マザーボードに実装する際に積層することが可能である。このため、SIPと比較してシステムの少量多品種化にも柔軟に対応できる点で有利である。図1は本実施の形態の半導体装置の全体構造の概要を示す断面図、図2は図1に示す半導体装置の回路構成を示す説明図である。また、図28および図29は、それぞれ図2に対する変形例である半導体装置の回路構成を示す説明図である。なお、図2では、各回路10への駆動電圧の供給経路を判り易く示すため、回路構成を単純化して示している。また、信号の伝送経路についてはコントローラチップ2とメモリチップ4を接続する経路の一部のみを示している。図1において、半導体装置POP1は、コントローラチップ半導体チップ2が実装されたベース基板下段側配線基板3の上部に、メモリチップ半導体チップ4が実装されたメモリ基板上段側配線基板5を重ね合わせた2層構造の積層型パッケージである。つまり、半導体装置1は、ベース基板3の上面主面3aにコントローラチップ2が搭載されたベースパッケージ半導体装置、下段側半導体装置6、およびメモリ基板5の上面主面5aにメモリチップ4が搭載されたメモリパッケージ半導体装置、上段側半導体装置7を有し、これら複数のパッケージを、導電性部材半田ボール8を介して互いに電気的に接続することにより、システムを構成している。詳しくは、図2に示すようにコントローラチップ2にはコア回路コアセルCR1、CR2、およびコア回路CR1、CR2と電気的に接続される入出力回路入出力セル、I/OセルI/O1、I/O2が形成されている。コア回路CR1、CR2は、制御回路を含むシステムの主要回路であって、例えば、内部論理回路や、シフトレジスタなどが含まれる。一方、メモリチップ4にはメモリ回路CRM、およびメモリ回路CRMと電気的に接続される入出力回路I/OMが形成されている。そしてコントローラチップ2の入出力回路I/O1、I/O2とメモリチップ4の入出力回路は導電性部材図1に示す半田ボール8を介して互いに電気的に接続される。これにより、コントローラチップ2とメモリチップ4の間で信号電流などの入出力を行うことができる。また、図2に示す例では、半導体装置1は互いに独立して駆動する複数種のプロセッサコア回路CR1、CR2を有している。例えば、携帯電話などの小型情報通信端末機器に搭載される半導体装置1は、図2に示すように、ベースバンド転送を制御するプロセッサコア回路CR1と、アプリケーションを制御するプロセッサコア回路CR2を有している。コア回路CR1、CR2は、システムを制御するための各種回路をそれぞれ有し、制御システムを構成している。つまり、コントローラチップ2は、1個の半導体チップ内に形成された複数の集積回路によりシステムを構成するSOCSystemonChipである。また、各システムは、ベースパッケージ6に搭載されるコントローラチップ2により制御され、コントローラチップ2のコア回路コアセルCR1、CR2と、外部記憶部であるメモリチップ4のメモリ回路CRMの間で信号電流などの入出力を行う。このように、一つの半導体装置1に独立して駆動する複数種の制御回路システムを含めることで、多機能化させることができる。また、本実施の形態の半導体装置1は、例えばベースバンド転送制御用プロセッサとアプリケーション制御用プロセッサなど、複数のシステムを備えているが、各システムでそれぞれ独立したメモリチップ4を備えている。例えば図2に示す例では、コア回路CR1にはメモリチップ4Aが接続され、コア回路CR2にはメモリチップ4Bが接続されている。なお、図2に示す回路構成例では、信号電流を入出力する伝送経路SGLは、制御回路の種類システムの種類毎にそれぞれ独立して形成している。また、コントローラチップ2のコア回路CR1、CR2に電源電位Vdd1、Vdd2を供給する電源電位供給経路VL1、VL2および入出力回路I/O2に電源電位VddQを供給する電源電位供給経路VLQはそれぞれ独立して形成している。また、メモリチップ4のメモリ回路CRMに電源電位VddMを供給する電源電位供給経路VLMおよびメモリチップ4Bの入出力回路I/OMに電源電位VddQMを供給する電源電位供給経路VLQMはそれぞれ独立して形成している。一方、各回路に基準電位Vssを供給する基準電位供給経路VLsは、各経路を電気的に接続し、共通化兼用化している。また、コントローラチップ2の入出力回路I/O2およびメモリチップ4Aの入出力回路I/OMに共通する電源電位VddQを供給する電源電位供給経路VLQは共通化兼用化している。このように本実施の形態では、配線経路の一部を共通化することで、半導体装置1の端子数の低減を図っている。図2では、複数の回路10に独立して電源電位VddQ、VddQMを供給する場合と、複数の回路10に電源電位VddQを供給する電源電位供給経路VLQを共通化する場合が混在する実施態様を示している。ただし、複数の回路10に独立して電源電位を供給するか、あるいは共通する電源電位を供給するかは、図2に示す態様には限定されず、種々の変形例を適用することができる。例えば図28に示すように複数の電源電位供給経路を共通化する実施態様とすることができる。図28に示す回路構成は、メモリチップ4Bの入出力回路I/OMに供給する電源電位を、コントローラチップ2の入出力回路I/O2に供給する電源電位を共通化し、共通の電源電位供給経路VLQを介して入出力回路I/OM、I/O2に電源電位VddQを供給する点で図2の回路構成と相違し、その他は同様である。この場合、図2に示す例よりもさらに端子数を低減することができる。また例えば、図29に示すように、複数の回路10にそれぞれ独立した電源電位供給経路を接続する実施態様とすることができる。図29に示す回路構成は、メモリチップ4Aの入出力回路I/OMに電源電位VddQMを供給する電源電位供給経路VLQMと、コントローラチップ2の入出力回路I/O1に電源電位VddQを供給する電源電位供給経路VLQをそれぞれ独立して形成する点で図2の回路構成と相違し、その他は同様である。このように、複数の回路10にそれぞれ独立した電源電位供給経路を接続することで、各回路10を個別にON-OFF制御することができる。この結果、半導体装置1全体の消費電力を低減することができる。ところで、半導体装置1の各回路には、各回路を駆動するための電源電源電位と基準電位が供給されるが、半導体装置1のように多機能化を進めた場合、回路毎に異なる電源例えば駆動電圧が異なる電源を用いる場合がある。このように回路毎に適切な駆動電圧を使用することで、半導体装置1全体での消費電力を低減することができる。ところが、駆動電圧の種類を増やすと、複数種類の電源電位を独立して供給する必要があるので、各電源電位の供給経路は断面積が小さくなる。この結果、ノイズなどに起因して電源電位の供給が不安定になり易く、半導体装置の信頼性低下要因となってしまう。例えば図2に示す例で説明すると、コア回路CR1には電源電位Vdd1が、コア回路CR2には電源電位Vdd1とは異なる例えば電源電位Vdd1よりも低い電源電位Vdd2が供給される。一方、コア回路CR1、CR2にはそれぞれ基準電位Vssが供給される。電源電位Vdd1、Vdd2が相違すれば、基準電位Vssが同じ例えば接地電位GNDであってもコア回路CR1、CR2の駆動電圧を異なるようにすることができる。つまり、コア回路CR1、CR2の駆動電圧が異なる場合であっても、コア回路CR1、CR2に供給する基準電位Vssは共通化することができる。このため、図2に示すように基準電位Vssの供給経路は電気的に接続される。ここで、ベースパッケージ6には、電源電位Vdd1の他、電源電位Vdd2、VddM、VddQ、VddQMを供給する経路を独立して設けるので、電源電位Vdd1を供給する配線の占有面積は制限され、供給経路の断面積が小さくなる。この結果、電源電位Vdd1の供給経路の内部インピーダンス成分が増大し、ノイズの影響を受け易くなる。一方、基準電位Vssでは、複数の回路10に共通して同じ電位例えば接地電位が供給されるため、基準電位Vssの供給経路は、電源電位Vdd1の供給経路と比較して供給経路の断面積を広くすることができる。つまり、供給される基準電位Vssに対するノイズの影響を低減することができる。そこで、本願発明者は、電源電位Vdd1の供給を安定化させる構造について検討を行い、図2および図3あるいは図28、図29に示すようにベースパッケージ6のコア回路CR1に電源電位Vdd1を供給する経路と、基準電位Vssを供給する経路の間にコンデンサ9コンデンサc1を配置する構成とした。図3は、図2に示すコア回路の一つに実装基板の電源から駆動電圧を供給する経路を示す説明図である。なお、駆動電圧の供給経路中のインピーダンス成分を模式的に示している。図3に示す例では、半導体装置1が実装される実装基板MBには、電源電位Vdd1および基準電位Vssを安定的に供給する供給源であるレギュレータ電源RGが搭載され、実装基板MBの配線を介して半導体装置1のコア回路CR1と電気的に接続されている。ここで、図3に示すコンデンサc1を取り除いた場合であっても回路としては動作するが、本実施の形態のようにコア回路CR1に駆動電圧を供給する経路中にコンデンサc1コンデンサ9を配置することにより、以下の効果が得られる。まずコンデンサc1をバイパスコンデンサとして機能させることで、電源電位供給経路VL1に含まれるノイズ信号を基準電位供給経路VLs側にバイパスして流すことができる。このため、電源電位供給経路VL1中のノイズを低減し、コア回路CR1に電源電位Vdd1を安定的に供給することができる。また、コア回路CR1に流れる電流のループ経路距離が小さくなるようにコンデンサc1を設けることで、電源電位供給経路VL1および基準電位供給経路VLsに含まれるインピーダンス成分の影響を低減することができる。言い換えれば、コンデンサc1をデカップリングコンデンサとして機能させることができる。また、コア回路CR1の近傍に、コンデンサc1を用いることでコンデンサc1をバッテリとして機能させることができる。つまり、コア回路CR1で駆動電圧が消費されると、瞬間的に電圧降下電源配線中のIR積の電圧降下が発生し、電源電位Vdd1が不安定になる場合があるが、コア回路CR1の近傍にコンデンサc1を接続することで、電圧降下の発生を抑制できる。このように、コンデンサc1がバイパスコンデンサ、デカップリングコンデンサ、あるいはバッテリのうち、いずれか一つ以上の機能を果たすことで、コア回路CR1に供給される電源電位Vdd1を安定化させることができる。このため、半導体装置1の信頼性を向上させることができる。ところで、上記したバイパスコンデンサとしての効果、およびデカップリングコンデンサとしての効果は、図3に示すコンデンサcMBでもある程度は得られる。ただし、図3に示すように、電源電位供給経路VL1および基準電位供給経路VLsに含まれるインピーダンス成分は、実装基板MBのみではなくベースパッケージ6のベース基板3にも含まれる。このため、図3に示すようにベース基板3にコンデンサc1を搭載することで、コア回路CR1に供給される電源電位Vdd1を特に効果的に安定化させることができる。一方、駆動電圧を消費するコア回路CR1の近くにコンデンサを配置する観点からは、コントローラチップ2内にコンデンサを設ける構成も考えられる。しかしこの場合、コントローラチップ2の平面サイズが増大する、あるいは製造コストが増大するなど、別の課題が生じる。したがって、これらの新たな課題が発生しない範囲でコア回路CR1に供給される電源電位Vdd1を安定化させる観点からは、図3に示すようにベース基板3にコンデンサc1を搭載する構成が特に好ましい。以下メモリパッケージ7、ベースパッケージ6のさらに詳しい構成について順に説明する。<メモリパッケージ>まず上段側の半導体装置である図1に示すメモリパッケージ7の構造について説明する。図4は図1に示すメモリパッケージの上面側の内部構造を、封止体を透過して示す透視平面図、図5は図1に示すメモリパッケージの下面側を示す平面図である。メモリパッケージ7が有するメモリ基板5は、例えば、ガラスエポキシ樹脂などを絶縁層とする樹脂基板からなる。図4に示すように、メモリ基板5の上面5aは、平面形状が四角形からなる。また、メモリ基板5の上面5aには、複数の端子ボンディングリード21が形成されている。端子21は、上面5aにおいて、メモリチップ4の搭載領域よりも外側に複数配置されている。一方、図5に示すメモリ基板5の下面裏面5bは、平面形状が四角形からなる。下面5bには、メモリ基板5の図示しない配線経路を介して、上面5aに形成された複数の端子21とそれぞれ電気的に接続されるメモリパッケージインタフェース用のランド22が複数形成されている。図1に示すように、複数のランド22は、その露出面にそれぞれメモリパッケージインタフェース用の半田ボール8が接合されている。メモリパッケージ7は、複数のメモリチップ4を有している。複数のメモリチップ4は、メモリ基板5の上面5aに積層され、それぞれ、図示しない接着材を介して搭載されている。複数のメモリチップ4のそれぞれには、例えばDRAMDynamicRandomAccessMemory回路図2に示すメモリ回路CRMおよび入出力回路I/OMが形成され、メモリ回路CRMと入出力回路I/OMは電位的に接続されている。複数のメモリチップ4は、図1に示すように、それぞれ、表面4a、表面4aと反対側に位置する裏面4b、および表面4aと裏面4bの間に位置する側面4cを有している。表面4aおよび裏面4bは、平面形状が四角形からなる。また複数のメモリチップ4はそれぞれ裏面4bが、メモリ基板5の上面5aまたは下層のメモリチップ4Bの表面4aと対向させた状態で上面5a上に実装する、所謂フェイスアップ実装方式により搭載されている。また、図4に示すように各メモリチップ4の表面4aには、それぞれ、表面4aの外縁を構成する4辺のうち、1辺側面4cに沿って配置される複数のパッド電極4Pが形成されている。パッド4Pは、それぞれ、金Auあるいは銅Cuなどからなるワイヤ導電性部材23を介して、メモリ基板5の上面5aに形成された端子21に電気的に接続されている。図1に示すメモリパッケージ7では、メモリチップ4のパッド4Pがワイヤ23を介して端子21に接続接合されるため、接合部やワイヤ23を保護する必要がある。このため、メモリ基板5の上面5aには、封止体封止樹脂24が形成され、各メモリチップ4およびワイヤ23は、封止体24に封止されている。<ベースパッケージ>次に、図1に示すベースパッケージ6の構造について説明する。図6は図1に示すベースパッケージの上面側を示す平面図、図7は、図6に示すベースパッケージの下面側を示す平面図である。また、図8は図3に示すコントローラチップの表面における電極と回路の平面的なレイアウトを模式的に示す平面図である。なお、図7では、半導体チップおよび半導体チップに形成されたコア回路とコンデンサの平面的な位置関係を判り易くするため、コントローラチップ2、後述する領域R1、およびコア回路CR1、CR2の一を二点鎖線で示している。また、図7では、電源配線と基準電位配線の平面的なレイアウトを示すため、最下層に形成された配線電源配線15v1、15v2および配線基準電位配線15vsの位置を点線で示している。ベースパッケージ6が有するベース基板配線基板3は、例えばビルドアップ工法によって製造された4層の配線層上面配線層、下面配線層および2層の内層配線を有する多層配線基板である。また、各配線層同士を電気的に絶縁する絶縁層は、例えば、ガラス繊維または炭素繊維に樹脂を含浸させたプリプレグによって構成されている。また、4層の配線は、例えば銅Cuを主体とする導電膜をパターニングすることにより構成されている。図1に示すようにベース基板3は上面半導体チップ搭載面3a、上面3aの反対側に位置する下面実装面3b、上面3aと下面3bの間に位置する側面3cを備えている。ベース基板3の上面3aは、図6に示すように平面形状が四角形からなる。言い換えれば、ベース基板3は4つの側面3cを備えている。ベース基板3の上面3aにはコントローラチップ2と電気的に接続される複数の端子ボンディングリード11、および複数の端子11よりも上面3aの周縁部側側面3c側に配置される複数の端子ランド、インタフェースランド12が形成されている。複数の端子11はそれぞれコントローラチップ2の電極である複数のパッド2Pと電気的に接続されている。また、複数の端子12は、半田ボール導電性部材8を介してメモリパッケージ7のメモリ基板5と電気的に接続されている。なお、本実施の形態ではベースパッケージ6とメモリパッケージ7を電気的に接続する導電性部材として半田ボール8を用いる実施態様を例示的に説明したが半田ボール8には限定されず、例えば柱状に形成した導体膜例えば銅で形成する場合銅ポストと呼ばれるなどに置き換えて適用することができる。一方、ベース基板3の下面3bには複数の端子ランド、外部接続ランド13が形成されている。複数の端子13には、ベース基板3を図示しない実装基板例えば図3に示す実装基板MBの複数の端子ランドと接合するための導電性の接合材である複数の半田ボール外部端子16が接続されている。図7に示すように、複数の端子13は、四辺形を成す下面3bにマトリクス状行列状、アレイ状に配置されている。このように、外部接続端子をマトリクス状に配置する半導体装置は、エリアアレイ型の半導体装置と呼ばれる。半田ボール16を外部端子として用いる本実施の形態のベースパッケージ6半導体装置1は、BGABallGridArray型の半導体装置と呼ばれるが、変形例としては、半田ボール16を接合しないLGALandGridArray型の半導体装置に適用することもできる。エリアアレイ型の半導体装置は、下面3bのスペースを外部端子の配置スペースとして有効に活用することができるため、実装面積の増大を抑制しつつ、かつ、端子数を増加させることができる。また、図1に示すように、複数の端子13のうちの一部には半田ボール16が接続されていない端子13が含まれる。例えば図1に示す例では最外周に配置される端子13aには、半田ボール16が接続されていない。この端子13aは、半導体装置1の組立工程のうち、ベースパッケージ6の製造が完了した時点でベースパッケージ6の導通試験や特性検査などの電気的試験を行う際にテスト用のパッドとして用いる端子である。半導体装置1の製造方法の一態様として、ベースパッケージ6とメモリパッケージ7をそれぞれ別々の場所例えば、別々の工場、あるいは別々の事業者で製造し、これを半導体装置1として組み立てる方式がある。この場合、ベースパッケージ6は半完成品となるので、ベースパッケージ6の製造が完了した時点でベースパッケージ6の導通試験や特性検査などの電気的試験を行うことが、信頼性向上の観点から有効である。また、下面3b側には、図2を用いて説明したコンデンサ9コンデンサc1を電気的に接続するための複数の端子バイパス端子14が配置されている。複数の端子14は、本実施の形態では、複数の端子13よりも内側に配置されている。また、ベース基板3は、複数の端子11と複数の端子13を電気的に接続する複数の配線15を備えている。これらの複数の配線15は、絶縁層上に堆積させた金属膜をパターニングすることにより得られる導体パターンである。また、ベース基板3は、複数層図1では4層の配線層を有しており、上面3a側の端子11と下面3b側の端子13を電気的に接続するためには、各配線層を電気的に接続する層間連絡配線であるビア配線が必要であるが、複数の配線15にはこのビア配線も含まれる。図1では、見易さのため、ビア配線も含めたこれら複数の配線15の一部を線により図示している。また、端子基準電位外部端子13vsと端子基準電位端子11vs、および端子13vsと端子基準電位バイパス端子14vsが電気的に接続されていることを明示するため、図1に示す配線基準電位配線15vsの配線経路の一部を点線で示している。また、端子13v1、13vsと端子11v1、11vs間、および端子11v1、11vsと端子14v1、14vsが電気的に接続されていることを一図で示すため、図1では配線電源電位配線15v1に沿った断面と、配線基準電位配線15vsに沿った断面を重ねて示している。複数の端子11には、コントローラチップ2のコア回路CR1図2参照に電源電位Vdd1図2参照を供給する端子電源端子11v1が含まれる。また複数の端子11には、コア回路CR1とは別の回路10例えば図2に示す入出力回路I/O1に電源電位Vddとは別の電源電位例えば図2に示す電源電位VddQを供給する電源端子例えば端子11vQが含まれる。また複数の端子11には、コア回路CR1およびコア回路CR1とは別の回路10に基準電位Vss図2参照を供給する複数の端子基準電位端子11vsが含まれる。また、複数の端子13には、複数の配線15のうちの配線電源配線15v1を介して端子11v1と電気的に接続される端子電源外部端子13v1が含まれる。また複数の端子13には、複数の配線15のうちの配線電源配線15vQを介して端子11vQと電気的に接続される端子電源外部端子13vQが含まれる。また複数の端子13には、前記複数の配線のうちの基準電位配線を介して前記複数の端子11vsと電気的に接続される端子基準電位外部端子13vsが含まれる。また、複数の端子14には、配線15v1を介して端子11v1および端子13v1と電気的に接続される端子電源バイパス端子14v1、および配線15vsを介して複数の端子11vsおよび端子13vsと電気的に接続される端子基準電位バイパス端子14vsが含まれる。上記した端子11v1、13v1、14v1、および配線15v1は、図3に示す電源電位供給経路VL1の一部を構成する。また、上記した端子11vs、13vs、14vs、および配線15vsは、図3に示す基準電位供給経路VLsの一部を構成する。したがって、端子11v1と端子13v1を接続する配線15v1の間に端子14v1を配置して、端子11vsと端子13vsを接続する配線15vsの間に端子14vsを配置することで、図3に示すようにコア回路CR1に供給される電源電位Vdd1を安定化させるためのコンデンサc1を接続することができる。また、ベース基板3の上面3a上には、コントローラチップ半導体チップ2が搭載されている。コントローラチップ2は、表面2a、表面2aの反対側に位置する裏面2b、表面2aと裏面2bの間に位置する側面2cを備え、表面2aとベース基板3の上面3aが対向するようにベース基板3上に搭載される。表面2aおよび裏面2bは、平面形状が四角形からなる。また、表面2aには、ベース基板3の複数の端子11と電気的に接続される複数のパッド電極、電極パッド2Pが形成されている。また、図8に示すようにコントローラチップ2は、平面視において中央に配置される領域コア領域、論理領域R1、および領域R1の周囲を取り囲むように配置される領域入出力領域、I/O領域R2を備えている。図2に例示的に示す複数の回路のうち、コア回路CR1、CR2は、領域R1に形成されている。一方、入出力回路I/O1、I/O2は領域R2に形成されている。また、コントローラチップ2の電極である複数のパッド2Pのうちの一部は領域R2に、他部は領域R1に形成されている。領域R1は、コントローラチップ2の主要な回路10を構成する半導体素子が集約して形成される領域コア領域、論理領域である。このため、パッド2Pからの応力の影響でこれらの半導体素子や回路10が損傷すると、半導体装置1の信頼性低下の原因となるので、これを防止する観点からは、パッド2Pは領域R2に配置してコア回路CR1、CR2との距離と広げることが好ましい。一方、入出力回路I/O1、I/O2など領域R2に形成される回路10は、コア回路CR1、CR2と比較して単純な構造なので、パッド2Pからの応力の影響で破壊され難い。本実施の形態では図8に示すように、コントローラチップ2の領域R2にコントローラチップ2の4つの側面2cに沿って、それぞれ複数列図8では2列でパッド2Pを配置している。言い換えれば、コントローラチップ2の領域R2には、側面2cに沿って配置される複数の第1列目のパッド内側列パッド2Paと、複数のパッド2Paの配列と側面2cの間に配置される複数の第2列目のパッド外側列パッド2Pbとを有している。また、パッド2Pに接続される配線半導体チップ内の配線、あるいは、ベース基板3図1参照側の配線15図1参照の配置スペースを確保する観点から、各列のパッド2Pa、2Pbを千鳥状に配置している。つまり、第1列目に配置されるパッド2Paの中心が、第2列目において隣り合って配置される2つのパッド2Pbの間の延長線上に位置するように配置している。これらのパッド2Pa、2Pbには、例えば入出力回路I/O1、I/O2に電源電位VddQ図2参照を供給するパッド電源電極2vQや、入出力回路I/O1、I/O2に基準電位Vss図2参照を供給するパッド2vsなどが含まれる。また、パッド2Pa、2Pbには、例えば図2に示すメモリチップ4などの外部機器との間で信号電流を入出力入力および出力のいずれか、または両方するパッド2Psgなどが含まれる。なお、図8では、表面2aの外縁を構成する4辺側面2cに沿って、それぞれ2列ずつのパッド2Pを配置した例を示しているが、パッド2Pの配列数は、各回路10と接続されるパッド2Pの数に応じて適宜変更することができる。例えば、回路10に接続されるパッド2Pの数が少ない場合には、接続されるパッド数が少ないコア回路のパッド2Pは1列で配置することもできる。また、図1に示すようにコントローラチップ2は、表面2aがベース基板3の上面3aと対向するように、ベース基板3上に搭載する、所謂フェイスダウン実装方式フリップチップ接続方式で搭載されている。また、コントローラチップ2の表面2aに形成された複数のパッド2Pは、ベース基板3の上面3aに形成された複数の端子11と、例えば、金Auまたは銅Cuからなる複数のバンプ電極、導電性部材、突起電極17を介してそれぞれ電気的に接続されている。詳しくは、バンプ17は、パッド2Pの露出面上に接合されている。そして、バンプ17と端子11は例えば半田材などの導電性接合材にそれぞれ接合され、この導電性接合材を介して電気的に接続されている。このように、ベースパッケージ6では、パッド2Pに形成されたバンプ17を介してパッド2Pと端子11とを電気的に接続するので、ワイヤを介して接続するフェイスアップ実装方式と比較してベース基板3の上面3aにおける実装面積を小さくすることができる。また、パッド2Pから端子11までの距離をワイヤの場合よりも大幅に短縮することができるので、パッド2Pと端子11を結ぶ伝送経路のインピーダンス成分を大幅に低減することができる。また、ワイヤループ高さを考慮する必要がないので、実装高さを低減することができる。また、コントローラチップ2の表面2aとベース基板3の上面3aの間には、アンダフィル樹脂封止樹脂、封止体18が配置され、コントローラチップ2の表面2a側を封止することにより、バンプ17と端子11との接合信頼性を向上している。フェイスダウン実装方式では、パッド2Pが形成される表面2aをベース基板3の上面3aと対向させて搭載するので、表面2aと上面3aの間をアンダフィル樹脂18で封止すれば、コントローラチップ2とベース基板3の接合部を保護することができる。一方、コントローラチップ2の裏面2b側には、樹脂などの封止体は配置されず、裏面2bは露出している。このため、ループ状に形成されたワイヤを有するフェイスアップ実装の場合と比較して、ベースパッケージ6の厚さを薄型化することができる。<コア回路の駆動電圧安定化対策>ここで、コア回路に供給する駆動電圧の安定化対策について、コア回路CR1を例に取り上げて説明する。なお、以下では、図1に示すコア回路CR1に供給する電源電位Vdd1および基準電位Vssを安定化させる技術を代表的に取り上げて説明するが、コア回路CR2についても同様に適用することができる。図3を用いて説明したようにコア回路CR1に供給される電源電位Vdd1を安定化させる観点からは、コア回路CR1に流れる電流のループ経路距離を小さくすることが好ましい。そして、コア回路CR1に電源電位Vdd1を供給する電極であるパッド2v1と基準電位Vssを供給するパッド2vsは、図8に示すようにコア回路CR1が形成された領域R1に形成した方がコア回路CR1とパッド2v1、2vsの距離を小さくすることができる。領域R2を経由させない分、経路距離を短縮できるからである。このため、本実施の形態では、図8に示すように、コア回路CR1に駆動電圧を供給するためのパッド電源電極2v1およびパッド基準電位電極2vsは、領域R1に形成されている。特に、図8に示す例では、コア回路CR1に駆動電圧を供給するためのパッド電源電極2v1およびパッド基準電位電極2vsは、コア回路CR1と重なる位置に形成されており、これにより、コア回路CR1に流れる電流のループ経路距離を特に短くすることができる。また、図8に示すように、本実施の形態では、領域R1に形成した複数のパッド2v1に加え、周縁部の領域R2にもパッド2v1を配置している。このように、領域R1に形成した複数のパッド2v1に加えて周縁部の領域R2にもパッド2v1を配置することで、電源電位Vdd1図3参照をさらに安定的に供給することができる。ただし、領域R2にパッド2v1を配置する場合、領域R2のパッド2v1とコア回路CR1を接続する経路距離配線の引き回し距離が長くなるとインピーダンス成分が増加するため、かえってノイズの影響を受け易くなる場合がある。したがって、領域R2にパッド2v1を配置する場合には、パッド2v1とコア回路CR1の経路距離を短くする観点から複数列で配置されるパッド2Pのうち、最も内側の列のパッド2P図8の場合、第1列目のパッド2Paを電源電極であるパッド2v1とすることが好ましい。これにより、領域R1に設けられた複数のパッド2v1に加え領域R2に設けたパッド2v1からも補助的に電源電位を供給することができるので、電源電位Vdd1図3参照をさらに安定的に供給することができる。また、領域R1に配置するパッド2Pの数は極力少なくする方が好ましいため、図8に示す複数のパッド2v1のように領域R1と領域R2の双方に配置することが特に好ましいが、領域R1のみに配置することもできる。例えば、図8に示す例では、コア回路CR2に駆動電圧を供給するためのパッド電源電極2v2は、領域R1に形成され、領域R2には形成されていない。前記したように本実施の形態ではパッド2Pとベース基板3図1参照の端子11図1参照とを、バンプ17を介して接続する。したがって、上記のように駆動電圧安定化対策の対象となる回路10例えばコア回路CR1に駆動電圧を供給するパッド2P特に電源電位Vdd1を供給するパッド2v1を領域R1に形成することで、図3に示すコア回路CR1とベース基板3を電気的に接続する経路距離を大幅に短縮することができる。このため、図1に示す端子11v1、11vsとコンデンサc1の間の経路距離を短くすることで、コア回路CR1に流れる電流のループ経路距離を特に短くすることができる。以下、端子11v1、11vsとコンデンサc1の間の経路距離を短くする構成について説明する。図9は、図1に示すコンデンサ周辺を拡大して示す要部拡大断面図である。また、図10は、図8に示すコア回路CR1の周辺を拡大して示す要部拡大平面図、図11は図10のA-A線に沿った拡大断面図、図12は図10のB-B線に沿った拡大断面図である。図9に示すように、ベース基板3の下面3b側にはコンデンサc1コンデンサ9が搭載されている。コンデンサc1は、平面視において四角形を成す上面面9a、上面9aの反対側に位置する下面面9b、上面9aと下面9bの間に位置する複数の側面9cを備えた、所謂チップコンデンサチップ型コンデンサである。コンデンサc1の複数の電極コンデンサ電極は、複数の側面9cのうち、互いに対向する二つの側面9cを覆うように形成されている。コンデンサc1は、上面9aがベース基板3の下面3bと対向するようにベース基板3の下面3b側に搭載される。詳しくは、コンデンサc1の複数の電極には、端子14v1と対向する位置で端子14v1と電気的に接続される電極コンデンサ電極9v1、および端子14vsと対向する位置で端子14vsと電気的に接続される電極コンデンサ電極9vsが含まれる。また、端子14v1と電極9v1、端子14vsと電極9vsは、それぞれ導電性の接合材である半田材S1を介して接合されている。このようにコンデンサc1は、半田材S1を介して端子14と接合されることで、ベース基板3に固定されるとともに、端子14と電気的に接続される。したがって、図1に示すベース基板3の端子11v1と端子14v1の距離、および端子11vsと端子14vsの距離を近づけることで、端子11v1、11vsとコンデンサc1の間の経路距離を短くすることができる。ここで、図8を用いて説明したようにコア回路CR1を駆動する電源電位Vdd1図3参照を供給するためのパッド2v1は領域R1に配置されるパッド2Pcである。そして例えば図11に示すように、パッド2v1からコントローラチップ2の外側側面2cの外側までの距離は、ベース基板3の上面3aから下面3bまでの距離厚さよりも長い。また、本実施の形態では、図8を用いて説明したようにコア回路CR1を駆動する電源電位Vdd1図3参照を供給するためのパッド2v1として領域R1に加えて領域R2にも配置しているが、領域R2に配置されるパッド2v1は、複数列で配置されるパッド2Pのうち最も内側の列に配置されるパッド2Paである。このため、仮に、コンデンサc1をベース基板3の上面3a側に配置するとコンデンサc1に接続するための配線15v1の配線経路を迂回させなければならないため、配線15v1の経路距離が長くなる。例えば図11を用いて説明すると、一方、図11に示すように、本実施の形態では、コンデンサc1をベース基板3の下面3b側に搭載している。また、コンデンサc1は、平面視においてコントローラチップ2と重なる位置に配置されている。したがって、コンデンサc1をベース基板3の上面3a側に搭載する場合と比較すると、端子11v1、11vsとコンデンサc1の間の経路距離を短くすることができる。この結果、コンデンサc1の電極9v1からコア回路CR1までの距離を短縮できるので電源電位Vdd1を安定的に供給することができる。また、図8に示すように、コア回路CR1を駆動する基準電位Vss図3参照を供給するためのパッド2vsは領域R1に配置されるパッド2Pcである。そして、図12に示すように、コンデンサc1の電極9vsは、ベース基板3の下面3bにおいて、コントローラチップ2と重なる位置に配置されている。このため、コンデンサc1の電極9vsからコア回路CR1までの距離を短縮できるのでコア回路CR1を駆動する電流のループ経路距離を小さくすることができる。つまり、本実施の形態によれば、コア回路CR1図8参照に駆動電圧を供給する外部端子である13v1、13vsとコア回路CR1を電気的に接続する経路中にコンデンサc1を配置し、かつ、コア回路CR1~端子11v1、11vsまでの距離、および端子11v1、11vsからコンデンサc1までの距離がそれぞれ短くなるように配置している。この結果、コンデンサc1とコア回路CR1を流れる電流のループを小さくすることができるので、前記したように、コンデンサc1をバイパスコンデンサあるいはデカップリングコンデンサとして機能させることで駆動電圧を安定化することができる。また、コンデンサc1の電極9v1からコア回路CR1までの距離を短縮できるので、コンデンサc1をバッテリとして機能させることで、コア回路CR1における瞬間的な電圧降下を抑制し、駆動電圧を安定化させることができる。<好ましい態様>次に、コア回路の駆動電圧を安定化させる対策として、特に好ましい態様について説明する。まず、ベース基板3の下面3bにおけるコンデンサの位置は、出来る限り端子11v1、11vsの近くに寄せることが好ましい。図10に示すように端子11v1、11vsは領域R1内に配置されるため、コンデンサc1を領域R1と重なる位置に配置することが特に好ましい。また、図11に示すように、本実施の形態では、端子14v1から端子11v1に至る配線15v1の配線経路距離は、端子13v1から端子14v1に至る配線15v1の配線経路距離よりも短い。また、図12に示すように、端子14vsから端子11vsに至る配線15vsの配線経路距離は、端子13vsから端子14vsに至る配線15vsの配線経路距離よりも短い。前記したようにコンデンサc1をデカップリングコンデンサとして機能させる場合、コンデンサc1からコア回路CR1図8参照までの距離を短くすることが重要である。したがって、コンデンサc1からコア回路CR1までの距離がコンデンサc1から端子13v1、13vsまでの距離よりも短くなる程度まで短縮することが好ましい。また、本実施の形態では、図11および図12に示すように、配線15v1の配線経路距離と配線15vsの配線経路距離が同等となるようにコンデンサc1を配置している。しかし、端子配置や配線の引き回しなどの制約により、配線15v1、15vsのいずれか一方が他方よりも長くなる場合には、端子14v1から端子11v1に至る配線15v1の配線経路距離が端子14vsから端子11vsに至る配線15vsの配線経路距離よりも短くなるようにすることが好ましい。前記したように、複数種類の駆動電圧を使用する場合、複数種類の電源電位を各回路に供給すれば、基準電位Vssは共通化して用いることができる。このため、ベース基板3において、基準電位Vssを供給する配線15vsの導体パターンが占める面積占有面積は、例えば電源電位Vdd1を供給する配線15v1の導体パターンが占める面積占有面積よりも大きくなる。したがって、占有面積の小さい配線15v1の配線経路距離を優先的に短くすることで、ノイズの影響を低減することができる。また、図10および図11に示すように、平面視において、端子14v1は端子11v1と端子13v1の間に配置されている。コア回路CR1へのノイズの影響を低減する観点からは、前記したようにコンデンサc1からコア回路CR1までの距離が特に重要である。しかし、コンデンサc1から端子13v1、13vsまでの距離が長くなると、配線15v1に入るノイズが大きくなる可能性がある。したがって、コンデンサc1から端子13v1、13vsまでの距離を短くする観点から、平面視において、端子14v1を、端子11v1と端子13v1の間に配置することが好ましい。また、回路の消費電力という観点からは、単位時間当たりの消費電力が大きい回路程、駆動電圧が不安定になることによる信頼性への影響が大きい。したがって、単位時間当たりの消費電力が大きい回路に前記した駆動電圧安定化対策を適用することが好ましい。例えば、コア回路CR1には比較的高い駆動電圧を必要とする回路が含まれるため、例えば図2に示す入出力回路I/O1よりも単位時間当たりの消費電力が大きい。したがって、コア回路CR1に優先的に駆動電圧安定化対策を施すことで、効率的に駆動電圧安定化対策を行うことができる。また、図11に示すように、本実施の形態では領域R2図8参照の最も内側の列に配置されるパッド2Paと領域R1図8参照に配置されるパッド2Pcを、それぞれ電源電位を供給するパッド2v1とし、各パッド2v1をそれぞれ端子14v1および端子13v1と電気的に接続する。この場合、図11に示すように領域R1図8参照に配置されるパッド2v1と領域R2図8参照に配置されるパッド2v1の間に端子14v1言い換えれば、電極9v1を配置すれば、一方のパッド2v1と端子14v1を接続する配線経路距離が長くなることを抑制できる。ただし、図8に示すようにコア回路CR1までの距離は領域R1に配置したパッド2v1の方が近いため、端子14v1図11参照の位置を領域R1に配置したパッド2v1側に寄せて配置することが好ましい。また、レイアウト可能であれば、複数例えば2個のコンデンサc1を並べて配置して、一方のコンデンサc1の電極9v1端子14v1を領域R1側に寄せて配置し、他方のコンデンサc1の電極9v1端子14v1を領域R2側に寄せて配置することが好ましい。これにより、電源電位を供給する複数の経路のそれぞれについてノイズによる影響を確実に低減することができる。また、インピーダンス成分を低減する観点から配線15、特に電源電位を供給する配線15v1の断面積はできる限り広くすることが好ましい。このため、本実施の形態では、図10~図12に示すように最も下面3b側の配線層端子13、14が形成される配線層では、配線15v1、配線15vsの平面形状をそれぞれ幅広帯状の導体パターンとしている。例えば、図10に示す配線15v1、15vsの幅は、信号電流を伝送する配線15図示は省略の幅よりも大きい。また、電源電位を供給する配線15v1は、基準電位を供給する配線15vsの幅よりもさらに太くなっている。言い換えれば、図11に示すように、ベース基板3の複数の配線層のうち、最も下面3b側の配線層では、帯状に形成された導体パターンが、電源電位を供給する複数の端子13v1、端子14v1および配線15v1を構成する。また、図12に示すように、ベース基板3の複数の配線層のうち、最も下面3b側の配線層では、帯状に形成された導体パターンが、基準電位を供給する複数の端子13vs、端子14vsおよび配線15vsを構成する。これにより、端子13v1、13vsから端子14v1、14vsに至る配線経路のインピーダンスを大幅に低減することができる。また、インピーダンス成分を低減する観点からベース基板3の上面3a側の配線層についても配線15v1、15vsの断面積を広くすることが好ましい。図13は、図10に示す配線基板の最上面の配線層の一例を示す拡大平面図である。なお、ベース基板3の上面3aに形成された複数の配線15は上面3aを覆う絶縁膜ソルダレジスト膜に被覆されている。また、絶縁膜ソルダレジスト膜には複数の端子11と重なる位置に開口部が形成され、該開口部において、複数の端子11は絶縁膜から露出している。図13では配線のレイアウトを見易くするため、絶縁膜ソルダレジスト膜および開口部の図示を省略している。また、図11および図12に示すように、ベース基板3の複数の端子11は、コントローラチップ2の複数のパッド2Pと対向する位置に配置されている。したがって、以下の説明では、複数の端子11のうち、パッド2Paと対向する位置に配置される端子11を端子11a、パッド2Pbと対向する位置に配置される端子11を端子11b、パッド2Pcと対向する位置に配置される端子11を端子11cとして説明する。図13に示すように、本実施の形態では、複数列図13では2列で配置される複数の端子11a、11bのうち、最も内側図8に示す領域R1に近い側に配置される第1列目の端子11aの一部が、電源電位Vdd1図3参照を供給する端子11v1となっている。また、複数列図13では2列で配置される複数の端子11a、11bのうち、最も内側図8に示す領域R1に近い側に配置される第1列目の端子11aの一部が、基準電位Vss図3参照を供給する端子11vsとなっている。ここで、図8に示すように、パッド2Paの配列ラインにおいて、複数のパッド2v1が隣り合うように配置されている。また、複数のパッド2vsが隣り合うように配置されている。このため、図13に示すようにベース基板3の上面3aにおいて、複数の端子11v1が隣り合うように配置されている。そして、隣り合って配置された複数の端子11v1に接続される配線15v1はベース基板3の上面3aにおいて一体化される。言い換えれば、隣り合う複数の端子11v1に接続される配線15v1の配線幅は、端子11v1のそれぞれの幅よりも大きくなっている。また、複数の端子11vsが隣り合うように配置されている。そして、隣り合って配置された複数の端子11vsに接続される配線15vsはベース基板3の上面3aにおいて一体化される。言い換えれば、隣り合う複数の端子11v2に接続される配線15v2の配線幅は、端子11v2のそれぞれの幅よりも大きくなっている。つまり、本実施の形態では、複数の配線15v1、15vsをそれぞれ一体化することで、配線15v1、15vsの幅を大きくしている。これにより、ベース基板3の上面3aにおける配線15v1、15vsの断面積を大きくしてインピーダンス成分を低減することができる。ところで、電源電位を供給する電源配線に沿って基準電位を供給する基準電位配線を配置することで電源配線のノイズによる影響を低減する技術がある。ところが、本願発明者の検討によれば、例えば、電源電位を供給する電源端子と基準電位を供給する基準電位端子を1個ずつ交互に配置する場合、各端子に接続される配線の幅を大きくすることができないので、かえってノイズの影響が大きくなることが判った。そこで、本実施の形態では、図8に示すように複数のパッド電源電極2v1の隣に複数のパッド基準電位電極2vsを配置している。言い換えれば図13に示すように複数の端子電源端子11v1の隣に複数の端子基準電位端子11vsを配置している。そして、複数の端子11v1に接続される幅広の配線15v1に沿って複数の端子11vsに接続される幅広の配線15vsが配置される。この結果、各配線15v1、15vsのインピーダンスを低下させ、かつ、ノイズの影響を低減することができる。また、本実施の形態ではベース基板3の下面3b側にコンデンサc1が搭載されるので、コンデンサc1と実装基板例えば図3に示す実装基板MBを、例えば半田材などの金属材料を介して接続することができる。この場合、コンデンサc1を介して、実装基板側に放熱することができるので、半導体装置1の放熱性を向上させることができる。つまり、放熱性向上により信頼性を向上させることができる。<入出力回路の駆動電圧安定化対策>次に、入出力回路に供給する駆動電圧を安定化させる技術について説明する。以下では、図2に示す複数の回路10に独立して電源電位VddQを供給する場合と、複数の回路10に電源電位VddQを供給する電源電位供給経路VLQを共通化する場合とに場合分けして説明する。詳しくは、図2に示す複数の回路10に独立して電源電位VddQを供給する場合の例として、図2に示す入出力回路I/O2に駆動電圧を供給する構成を取り上げて説明する。また、複数の回路10に電源電位VddQを供給する電源電位供給経路VLQを共通化する場合の例として図2に示すコントローラチップ2の入出力回路I/O1およびメモリチップ4Aの入出力回路I/OMに共通の駆動電圧を供給する構成を取り上げて説明する。なお、本セクションで場合分けして説明する2種類の構成は、いずれか一方を独立して、または両方を一緒に適用することができる。また、前記<コア回路の駆動電圧安定化対策>で説明した技術とは独立して、または一緒に適用することができる。図14は、図2に示す入出力回路の一つに実装基板の電源から駆動電圧を供給する経路を示す説明図である。また、図15は、図14に示す半導体装置に搭載され、かつ配線基板の上面側に搭載されたコンデンサの周辺を示す拡大平面図である。また、図16は、図15のA-A線に沿った拡大断面図である。また、図17は図15に対するコンデンサの配置向きの変形例を示す拡大平面図である。なお、図16では、コンデンサc2が接続される端子基準電位バイパス端子31vsが端子13vsおよび端子11vsにそれぞれ電気的に接続されていることを明示するため、端子31vsに接続される配線15vsの一部を点線で示している。図14に示すように、コントローラチップ2に形成された入出力回路I/O2には、電源電位供給経路VLQおよび基準電位供給経路VLsを介して駆動電圧が供給される。図8に示すようにコントローラチップ2の平面視において、入出力回路I/O2は周縁部の領域R2に形成されるため入出力回路I/O2に駆動電圧を供給するためのパッド電極2Pは領域R2に形成される。また、前記したように、領域R2に複数列でパッド2Pが配置される場合、内側の列はコア回路に優先的に接続することが好ましい。このため、最外周最も側面2c側の列であるパッド2Pbを入出力回路I/O2に電源電位VddQ図14参照を供給するパッド電源電極2vQとして用いている。一方、入出力回路I/O2に基準電位Vss図14参照を供給するパッド基準電位電極2vsについては、前記したようにコア回路CR1図2参照と兼用化できるので、図16に示すように領域R1図8参照に形成されたパッド2Pcをパッド2vsとすることができる。ただし、入出力回路I/O2とコンデンサc2の電極9vsの距離を近づける観点からは、例えば図8に示すように領域R2の最外周のパッド2Pbにも基準電位を供給するためのパッド2vsを設けることが好ましい。この場合、図17に示す変形例のように、端子31vQおよび端子31vsを複数の端子11bの配列方向に沿って配置することが好ましい。また、図14~図16に示すコンデンサc2は、ベース基板3の上面3a図15、図16参照側に配置されている点、および入出力回路I/O2図14参照に駆動電圧を供給する経路に接続されている点を除き、図9~図12に示すコンデンサc1と同様である。つまり、平面視において四辺形を成す上面9a、上面9aの反対側に位置する下面9b図16参照、上面9aと下面9bの間に位置する複数の側面9cを備え、図16に示すように下面9bがベース基板3の上面3aと対向するようにベース基板3の上面3a上に搭載されている。また、複数の側面9cのうち、互いに対向する側面9cに複数の電極9vs、9vQが形成されている。また、ベース基板3の上面3aには、コンデンサc2に接続される複数図15、図16では2個の端子31が形成されている。複数の端子31のうちの端子電源バイパス端子31vQは、電源電位VddQ図14参照を供給する配線電源配線15vQを介して端子電源端子11vQおよび端子電源外部端子13vQと電気的に接続されている。一方、複数の端子31のうちの端子基準電位バイパス端子31vsは、基準電位Vss図14参照を供給する配線15vsを介して端子基準電位端子11vsおよび端子基準電位外部端子13vsと電気的に接続されている。また、コンデンサc2の複数の電極9vs、9vQのうち、電極9vQは、端子31vQと対向する位置で、例えば半田材などの導電性の接合材を介して端子31vQと電気的に接続されている。また、コンデンサc2の複数の電極9vs、9vQのうち、電極9vsは、端子31vsと対向する位置で、例えば半田材などの導電性の接合材を介して端子31vsと電気的に接続されている。また、図14に示すコンデンサc2と入出力回路I/O2の経路距離を短縮する観点から、図15に示すようにコンデンサc2は、平面視において、端子11vQと複数の端子12の間に配置されている。このように、コンデンサc2をベース基板3の上面3aに配置し、端子11vQと複数の端子12の間に配置することで、複数の端子11のうち最外周に配置された電源電位供給用の端子11vQとコンデンサc2の接続用の端子31vQの経路距離を短縮することができる。このため、コンデンサc2は、入出力回路I/O2に駆動電圧を供給する回路に挿入し、入出力回路I/O2に流れる電流のループを小さくするデカップリングコンデンサとして機能させる場合に特に大きな効果が得られる。また、端子11vQと端子31vQ間の距離をさらに短縮する観点からは、図15や図17に示すようにコンデンサc2の電極9vQは、端子11vQと複数の端子12の間において、端子11vQ側に寄せて配置されていることが好ましい。また、図15に示すようにコンデンサc2の電極9vQ、9vsを端子11の延在方向に沿って配置する場合には、電極9vQを端子11に近い側に配置することが好ましい。一方、図17に示すようにコンデンサc2の電極9vQ、9vsを端子11の延在方向と交差する方向複数の端子11の配列方向に沿った方向に配置する場合には、電極9vQおよび電極9vsのそれぞれを端子11に近い側に寄せて配置することが好ましい。また、コンデンサc2を上面3a上に配置することで、図16に示すように、複数層図16では4層の配線層のうち、最上層の配線層に形成された配線15vQのみを介して端子11vQと端子31vQを接続することができる。言い換えれば、異なる配線層間を電気的に接続するビア配線層間導電路を介さずに、入出力回路I/O2図14参照とコンデンサc2を接続することができる。このため、ビア配線等による配線リソースの低減を抑制することができる。また、端子11vQと端子31vQの間を幅が大きい例えば信号配線より幅が大きい配線15vQで接続することができるので、内部インピーダンス成分を低減することができる。また、コンデンサc2の電極9vQと電気的に接続される端子13vQは、例えば図16に示すように、複数の端子13の配列のうち、端子13vsよりも外周側基準電位用の端子13vsとベース基板3の側面の間に配置することが好ましい。複数の端子13のうち、信号電流を伝送する端子13は、複数の端子13の配列のうち、端子13vsよりも外周側に配置される。このため、端子13vQを信号伝送用の端子13と同様に端子13vsよりも外周側に配置することで、信号電流の伝送経路のリターン電流の経路を確保し易くなる。次に、図2に示す複数の回路10に電源電位VddQを供給する電源電位供給経路VLQを共通化する場合の例として図2に示すコントローラチップ2の入出力回路I/O1およびメモリチップ4Aの入出力回路I/OMに共通の駆動電圧を供給する構成を取り上げて説明する。図18は、図2に示す複数の入出力回路に実装基板の電源から共通する駆動電圧を供給する経路を示す説明図である。また、図19は、図18に示す半導体装置に搭載され、かつ配線基板の上面側に搭載されたコンデンサの周辺を示す拡大平面図である。また、図20は、図19のA-A線に沿った拡大断面図、図21は図19のB-B線に沿った拡大断面図である。なお、図20および図21では、コンデンサc3が接続される端子基準電位バイパス端子31vsが端子13vsおよび端子11vsにそれぞれ電気的に接続されていることを明示するため、端子31vsに接続される配線15vsの一部を点線で示している。図18~図21に示す構成と、図14~図17を用いて説明した構成は、上段側の半導体装置であるメモリパッケージ7図18参照に接続される中継端子である複数の端子12図19~図22参照のうちの一部を、コントローラチップ2およびメモリチップ4に共通する駆動電圧を供給する端子として用いている点で相違する。その他の点は図14から図17を用いて説明した構成と同様である。また、図18~図21では、入出力回路I/O1と入出力回路I/OMの間にコンデンサc3を接続しているが、コンデンサc3は電気的な接続以外は、図14~図17に示すコンデンサc2と同様なので重複する説明は省略する。図1に示すように、端子12はメモリパッケージ7への駆動電圧の供給経路および信号電流の入出力端子となっている。このため、図19に示すように端子12のうちの一部は、電源電位VddQ図18参照を供給するための端子電源中継端子12vQ、他の一部は、基準電位Vss図18参照を供給するための端子基準電位中継端子12vsとしている。また、図18に示すように、コントローラチップ2の入出力回路I/O1と、メモリチップ4Aの入出力回路I/OMには、共通する駆動電圧電源電位VddQおよび基準電位Vssが供給される。したがって、入出力回路I/O1と入出力回路I/OMの間にデカップリングコンデンサを配置することで、これらの駆動電圧の供給経路がカップリングにより相互にノイズの影響を受けることを抑制することができる。図18~図21に示す例では、コンデンサc3の端子31vQは、端子11vQと端子12vQの間に配置され、かつ、配線電源配線15vQを介して端子11vQおよび端子12vQと接続されている。一方、コンデンサc3の端子31vsは、端子11vsと端子12vsの間に配置され、かつ、配線電源配線15vsを介して端子11vsおよび端子12vsと接続されている。これにより、コンデンサc3は入出力回路I/O1と入出力回路I/OMのカップリングを抑制するデカップリングコンデンサとして機能する。また、コンデンサc3は図14~図17を用いて説明したコンデンサc2と同様に、入出力回路I/O1に駆動電圧を供給する回路に挿入し、入出力回路I/O1に流れる電流のループを小さくするデカップリングコンデンサとして機能させることができる。この場合、前記したように端子11vQと端子31vQ間の距離をさらに短縮する観点から、図21に示すようにコンデンサc3の電極9vQは、端子11vQと端子12vQの間において、端子11vQ側に寄せて配置されていることが好ましい。また、コンデンサc3は入出力回路I/OMに駆動電圧を供給する回路に挿入し、入出力回路I/OMに流れる電流のループを小さくするデカップリングコンデンサとして機能させることができる。この場合、上段側の半導体装置図18に示すメモリパッケージ7に電源電位VddQ図18参照を供給する端子12vQと端子31vQ間の距離をさらに短縮する観点から、図21に示すようにコンデンサc3の電極9vQは、端子11vQと端子12vQの間において、端子12vQ側に寄せて配置されていることが好ましい。ところで、図18に示すメモリパッケージ7に駆動電圧安定化対策を施す場合、メモリパッケージ7にコンデンサを搭載した方が、一層経路距離を短くすることができる。しかし、メモリパッケージ7は、図1に示すようにベース基板3の上面3a上に搭載する半導体装置なので、コンデンサを配置する場合にはベース基板3上に搭載された部品図6に示すコントローラチップ2やコンデンサc2、c3、c4との干渉を考慮する必要がある。例えば、図1に示すメモリ基板5の下面5bにコンデンサ9を搭載するには、コントローラチップ2を避けて配置する必要がある。また、メモリチップ4の記憶容量は、一般にメモリチップ4の主面表面4aと同じ法線を持つ半導体素子形成面の面積に応じて増大するため、メモリ基板5の上面5aのスペースを有効に活用する観点からは、メモリ基板5の上面5aにはコンデンサ9を搭載しない方が好ましい。また、POPである半導体装置1の製造方法の形態としては、例えば異なる事業者が、ベースパッケージ6とメモリパッケージ7を別個に製造し、これらを組み合わせることで完成させる形態がある。この場合、下段側の半導体装置であるベースパッケージ6に駆動電圧安定化対策を施すことで、上段側の半導体装置によらず、駆動電圧を安定化させることができる。また、入出力回路I/O1、I/OMのそれぞれの駆動電圧の供給回路を流れる電流のループを小さくする観点から、図19に示すように、端子11vQと複数の端子12の間に複数図19では2個のコンデンサc3を配置することが好ましい。そして、複数のコンデンサc3のうちの一方は、電極9vQが端子11vQと端子12vQの間において端子11vQ側に寄せて配置する。また、複数のコンデンサc3のうちの他方は、電極9vQが端子11vQと端子12vQの間において端子12vQ側に寄せて配置する。これにより、入出力回路I/O1の駆動電圧の供給回路を流れる電流のループ、および入出力回路I/OMの駆動電圧の供給回路を流れる電流のループをそれぞれ小さくすることができる。また、図示は省略するが、図15に対する変形例として図17に示したように、図19に対する変形例としてコンデンサc3の電極9vQ、9vsを端子11の延在方向と交差する方向複数の端子11の配列方向に沿った方向に配置することができる。この場合でも、複数のコンデンサc3を配置するスペースが確保できれば、一方を端子11vQ側に寄せて配置し、他方を12vQ側に寄せて配置することが好ましい。また、本セクションでは、前記<コア回路の駆動電圧安定化対策>で説明した構成とのレイアウト上の相違点を中心に説明したが、前記<コア回路の駆動電圧安定化対策>と同様に適用できる構成については重複する説明を原則として省略する。例えば、図8に示すように、パッド2Pbの配列ラインにおいて、複数のパッド2vQが隣り合うように配置されている。また、図15、図19に示すようにベース基板3の上面3aにおいて、複数の端子11vQが隣り合うように配置されている。そして、隣り合って配置された複数の端子11vQに接続される配線15vQはベース基板3の上面3aにおいて一体化される。つまり、本実施の形態では、複数の配線15vQを一体化することで、配線15vQの幅を大きくしている。これにより、ベース基板3の上面3aにおける配線15vQの断面積を大きくしてインピーダンス成分を低減することができる。<上段側半導体装置用の駆動電圧安定化対策>次に上段側の半導体装置であるメモリパッケージ7に供給する駆動電圧を安定化させる技術について説明する。なお、図2に示すメモリチップ4Aの入出力回路I/OMに駆動電圧を供給する構成は、前記<入出力回路の駆動電圧安定化対策>で説明したので、本セクションでは、メモリチップ4のメモリ回路コア回路CRMに独立して駆動電圧を供給する構成を取り上げて説明する。図22は、図2に示すメモリパッケージの回路に実装基板の電源から駆動電圧を供給する経路を示す説明図である。また、図23は、図22に示す半導体装置に搭載され、かつ配線基板の上面側に搭載されたコンデンサの周辺を示す拡大平面図である。また、図24は、図23のA-A線に沿った拡大断面図である。また、図25は、図23に対する変形例を示す拡大平面図である。図18~図21を用いて説明した構成と図22~図25に示す構成は、端子12の一部に供給される電源電位VddM図22参照は、コントローラチップ2図23~図25参照には供給されず、上段側の半導体装置図22に示すメモリパッケージ7に独立して供給される点で相違する。その他の点は図18から図21を用いて説明した構成と同様である。また、図22~図25では、メモリパッケージ7との中継端子である端子12にコンデンサc4を接続しているが、コンデンサc4は電気的な接続以外は、図18~図21に示すコンデンサc3と同様なので重複する説明は省略する。図1に示すように、端子12はメモリパッケージ7への駆動電圧の供給経路および信号電流の入出力端子となっている。このため、図23に示すように端子12のうちの一部は、メモリチップ4図22参照のメモリ回路コア回路CRM図22参照に電源電位VddM図22参照を供給するための端子電源中継端子12vM、他の一部は、基準電位Vss図22参照を供給するための端子基準電位中継端子12vsとしている。前記したように、メモリパッケージ7に駆動電圧安定化対策を施す場合、メモリパッケージ7にコンデンサを搭載した方が、一層経路距離を短くすることができる。しかし、上段側の半導体装置によらず、駆動電圧を安定化させる観点から下段側の半導体装置であるベースパッケージ6に駆動電圧安定化対策を施すことが好ましい。そこで、本実施の形態では、ベース基板3にコンデンサc4を搭載することで、メモリパッケージ7の駆動電圧安定化対策を行っている。詳しくは、図22~図25に示す例では、コンデンサc4の端子31vMは、配線電源配線15vMを介して端子13vMおよび端子12vMと接続されている。一方、コンデンサc4の端子31vsは、配線電源配線15vsを介して端子13vsおよび端子12vsと接続されている。また、図23および図25に示すように、コンデンサc4は、平面視において複数の端子11と端子12vMの間において、端子12vM側に寄せて配置されている。このように、端子12vMとコンデンサc4の距離を近づけることで、図22に示すメモリ回路CRMに駆動電圧を供給する回路の電流のループを小さくすることができる。また、ベース基板3の内部インピーダンス成分を大幅に低減することができる。また、コンデンサc4の向きとしては、ベース基板3の配線レイアウトの要求に応じて変形例を適用することができる。例えば、図23に示すように、コンデンサc4の電極9vM、9vsを端子11の延在方向に沿って配置することができる。この場合、電極9vMが端子12vM側位置するように配置することが好ましい。また例えば、図25に示すように、コンデンサc4の電極9vM、9vsを端子11の延在方向と交差する方向複数の端子11の配列方向に沿った方向に配置する場合には、電極9vMおよび電極9vsのそれぞれを端子12側に寄せて配置することが好ましい。<その他の変形例>以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施の形態では、コンデンサc1~コンデンサc4を用いた駆動電圧安定化対策について、複数のセクションに分けて説明したが、これらを同時に適用した場合に限定されず、コンデンサc1~コンデンサc4のうち、一つ以上の対策を選択的に適用することができる。また、前記実施の形態では、コンデンサc2~コンデンサc4をそれぞれベース基板3の上面に搭載する実施態様について説明したが、例えば、コントローラチップ2の平面サイズが大きい場合、あるいは、ベース基板3の上面3a側の配線レイアウトが密集してコンデンサの配置スペースの確保が困難となる場合には、下面3b側に配置することができる。以下、図面を用いて簡単に説明する。図26は、図24のコンデンサ配置に対する変形例を示す拡大断面図、図27は図26に示すコンデンサの平面配置を示す配線基板の下面側の拡大平面図である。図26に示すように、コントローラチップ2と端子12の間にコンデンサc4を配置するスペースが不足する場合には、コンデンサc4をベース基板3の下面3b側に搭載することができる。ここで、コンデンサc4を下面3b側に搭載する場合、端子12vMとコンデンサc4の電極9vMの距離を近づけることが好ましい。したがって、図26に示すように、コンデンサc4の電極9vMベース基板3の端子31vMは、平面視において、コントローラチップ2の側面2cと端子12vMの間に配置することが好ましい。また、コントローラチップ2の側面2cと端子12vMの間において、端子12vM側に寄せて配置することが特に好ましい。複数の端子12はベース基板3の周縁部に配置されるため、端子12vMに寄せるためにはコンデンサc4をベース基板3の側面3c側に寄せて配置する。ところでエリアアレイ型の半導体装置において、外部端子数を増やすためには、下面3bの周縁部側に優先的に外部端子を配置することが好ましい。このため、図26、図27に示す例では、コンデンサc4を端子12vMに寄せるため、複数の端子13半田ボール16の間にコンデンサc4を接続している。言い換えれば、複数の端子13のうちの一部を、コンデンサc4を電気的に接続するための端子31vM、31vsとしている。また、図27に示すように最も下面3b側の配線層端子13、31が形成される配線層では、配線15vM、配線15vsの平面形状をそれぞれ幅広帯状の導体パターンとすることが好ましい。これにより配線15vM、15vsのインピーダンス成分を低減することができる。なお、図26および図27では、コンデンサc4の変形例を代表的な変形例として説明したが、前記したコンデンサc2、あるいはコンデンサc3の変形例としても適用することができる。