"第1の配線と、この第1の配線の上に積層されたメモリセルと、このメモリセルの上に前記第1の配線と交差するように形成された第2の配線とを有するセルアレイ層を備え、前記メモリセルが極性の異なる電気信号が印加されることにより電気的書き換えが可能な可変抵抗素子及び前記可変抵抗素子に双方向の電流を流す電流制御素子を直列に接続してなる半導体記憶装置において、前記電流制御素子は、第1の不純物をドープされた第1導電型半導体と、前記第1導電型半導体と接するi型半導体と、第2の不純物をドープされ、前記第1導電型半導体と対向するように前記i型半導体に接する第2導電型半導体とを有し、前記第2導電型半導体中の前記第2の不純物の拡散長は前記第1導電型半導体中の前記第1の不純物の拡散長より長く、前記第1導電型半導体と前記i型半導体との接合部に、前記第2導電型半導体と前記i型半導体との接合部よりも多くのインパクトイオンを発生させるインパクトイオン化促進部が形成され、前記インパクトイオン化促進部は、前記第2導電型半導体と前記i型半導体との接合面積よりも接合面積が大きい前記第1導電型半導体と前記i型半導体との接合部であることを特徴とする半導体記憶装置。前記メモリセルは、前記第1の配線に沿って前記第1の配線上に複数配列され、前記電流制御素子は、前記第1導電型半導体側を前記第1の配線側として配置され、前記第2導電型半導体から前記第1導電型半導体にかけて、前記第1の配線の延びる方向の幅が幅広になるテーパ状に形成されていることを特徴とする請求項1記載の半導体記憶装置。前記セルアレイ層は前記第1の配線と前記第2の配線に直交する方向に積層されて複数層設けられ、奇数番目の前記セルアレイ層においては、前記第1導電型半導体がp型半導体及びn型半導体の一方、前記第2導電型半導体がp型半導体及びn型半導体の他方であり、偶数番目の前記セルアレイ層においては、前記第1導電型半導体が前記奇数番目の前記セルアレイ層の第2導電型半導体と同一導電型、前記第2導電型半導体が前記奇数番目の前記セルアレイ層の第1導電型半導体と同一導電型であることを特徴とする請求項1又は2記載の半導体記憶装置。前記インパクトイオン促進部は、奇数層目の前記セルアレイ層又は偶数層目の前記セルアレイ層に設けられていることを特徴とする請求項1~3のいずれか1項記載の半導体記憶装置。第1の配線と、この第1の配線の上に積層されたメモリセルと、このメモリセルの上に前記第1の配線と交差するように形成された第2の配線とを有するセルアレイ層を備え、前記メモリセルが極性の異なる電気信号が印加されることにより電気的書き換えが可能な可変抵抗素子及び前記可変抵抗素子に双方向の電流を流す電流制御素子を直列に接続してなる半導体記憶装置において、前記電流制御素子は、第1の不純物をドープされた第1導電型半導体と、前記第1導電型半導体と接するi型半導体と、第2の不純物をドープされ、前記第1導電型半導体と対向するように前記i型半導体に接する第2導電型半導体とを有し、前記第2導電型半導体中の前記第2の不純物の拡散長は前記第1導電型半導体中の前記第1の不純物の拡散長より長く、前記第1導電型半導体と前記i型半導体との接合部に、前記第2導電型半導体と前記i型半導体との接合部よりも多くのインパクトイオンを発生させるインパクトイオン化促進部が形成され、前記インパクトイオン化促進部は、前記第1導電型半導体と前記i型半導体との間に、前記第1導電型半導体、前記第2導電型半導体、及び前記i型半導体よりもバンドギャップが狭い材料からなる層を有することを特徴とする半導体記憶装置。本発明は、低電圧化が可能な半導体記憶装置を提供することを目的とする。実施形態に係る半導体記憶装置は、第1の配線と、この第1の配線の上に積層されたメモリセルと、このメモリセルの上に第1の配線と交差するように形成された第2の配線とを有するセルアレイ層を備え、メモリセルが極性の異なる電気信号が印加されることにより電気的書き換えが可能な可変抵抗素子及び可変抵抗素子に双方向の電流を流す電流制御素子を直列に接続してなる半導体記憶装置において、電流制御素子は、第1の不純物をドープされた第1導電型半導体と、第1導電型半導体と接するi型半導体と、第2の不純物をドープされ、第1導電型半導体と対向するようにi型半導体に接する第2導電型半導体とを有し、第2導電型半導体中の第2の不純物の拡散長は第1導電型半導体中の第1の不純物の拡散長より長く、第1導電型半導体とi型半導体との接合部に、第2導電型半導体とi型半導体との接合部よりも多くのインパクトイオンを発生させるインパクトイオン化促進部が形成され、インパクトイオン化促進部は、第2導電型半導体とi型半導体との接合面積よりも接合面積が大きい第1導電型半導体とi型半導体との接合部である。[第1の実施の形態][全体構成]図1は、本発明の第1の実施の形態に係る半導体記憶装置の構成を示すブロック図である。この半導体記憶装置は、後述する可変抵抗素子と電流制御素子を具備するメモリセルMCをマトリクス状に配置したメモリセルアレイ1を備える。メモリセルアレイ1のビット線BLには、メモリセルアレイ1のビット線BLを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを可能にするカラム制御回路2が電気的に接続されている。また、メモリセルアレイ1のワード線WLには、メモリセルアレイ1のワード線WLを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを可能にするロウ制御回路3が電気的に接続されている。[メモリセルアレイ]図2は、メモリセルアレイ1の一部の斜視図である。メモリセルアレイ1は、クロスポイント型のメモリセルアレイで、複数本のワード線WLが平行に配設され、これと交差して複数本のビット線BLが平行に配設される。ワード線WLとビット線BLとの各交差部に両配線に挟まれるように後述のメモリセルMCが配置される。このようなメモリセルアレイ1が、隣接するワード線WL及びビット線BLを共有して多層に形成される。なお、ワード線WL及びビット線BLは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばタングステンW、チタンTi、窒化タングステンWN、窒化チタンTiN、タングステンシリサイドWSi、ニッケルシリサイドNiSi、コバルトシリサイドCoSi等を用いることができる。[メモリセルMC]図3は、メモリセルMC1及びMC2の、ビット線BL方向図2のzx平面及びワード線WL方向図2のzy平面の断面図である。メモリセルアレイMAは複数のメモリセルMCを有しており、メモリセルMCは、ワード線WLまたはビット線BL上に形成された電極EL1、テーパ形状の電流制御素子DI、電流制御素子DI上に形成された電極EL2、電極EL2上に形成された可変抵抗素子VR、可変抵抗素子VR上に形成された電極EL3、及びトップ電極TEを備えて構成されている。[可変抵抗素子VR]可変抵抗素子VRとしては、電圧印加によって、電流、熱、化学エネルギ等を介して抵抗値を変化させることができるもので、例えば二酸化チタンTiO2、酸化ニッケルNiO、金属酸化膜MeOx、酸化ハフニウムHfO、カーボン等により形成されている。可変抵抗素子VRの上下には、バリアメタル及び接着層として機能する電極EL2、EL3が配置される。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。本実施形態においては、可変抵抗素子VRとしてバイポーラ型のものを用いる。可変抵抗素子VRは、抵抗値をデータとして記憶する。バイポーラ型の可変抵抗素子VRは、逆方向の電圧印加によって抵抗値を減少させ、順方向の電流供給によって抵抗値を増加させる。以下、バイポーラ型の可変抵抗素子VRに対して、逆方向の電圧印加を行い、抵抗値を減少させる動作をセット動作、順方向の電流供給によって抵抗値を増加させる動作をリセット動作と呼ぶ。[電流制御素子DI]本実施形態において、電流制御素子DIはp型半導体、i型半導体、n型半導体を積層したPINダイオード又はNIPダイオードを採用しており、奇数層のメモリセルアレイにおいては、下からn型半導体、i型半導体、p型半導体の順に配置されたNIPダイオード、偶数層のメモリセルアレイにおいては、下からp型半導体、i型半導体、n型半導体の順に配置されたPINダイオードが採用されている。電流制御素子DIは、下端に接続されるビット線BLまたはワード線WLの延びる方向の幅が、上端から下端に向けて徐々に増加するテーパ状になっている。そして、幅の太い部分である、奇数層におけるn型半導体とi型半導体の界面、及び偶数層におけるp型半導体とi型半導体の界面が、後述するインパクトイオン化促進部IAとなる。[電流制御素子DIの動作特性]図4は、本実施形態に係る電流制御素子DIの電流-電圧特性を表すグラフである。横軸は電流制御素子DIに対する印加電圧Vを、縦軸は電流制御素子DIに流れる電流Iの絶対値を表している。電流制御素子DIの逆方向電圧領域における電流に着目すると、電圧が低い領域ではバンド間トンネリング、トラップアシストトンネリングによって生じる電流が支配的であるので、電流は比較的抑制されている。これに対し、電圧が高い領域ではインパクトイオン化によるアバランシェ降伏に伴う電流が支配的になり、電流制御素子DIに対する印加電圧Vの増加に応じて、電流Iが急激に増加する。前述の通り、本実施形態における半導体記憶装置においては、可変抵抗素子VRに逆方向電圧を印加することによってセット動作を行っている。ここでセット動作に必要な逆方向電圧をセット電圧Vsetとすると、セット電圧Vsetにより、ある程度の大きさの電流Ioffを供給する必要がある。可変抵抗素子VRに所定の電流Ioffを供給する為には、電流制御素子DIにアバランシェ降伏を誘起する程度のセット電圧Vsetを印加する必要がある。しかしながら、セット電圧Vsetが大きいと、セット動作に関連するトランジスタの耐圧等を上げなければならないという問題が生じる。したがって、このセット電圧Vsetを如何に低減させるかが課題となる。尚、本実施形態においては可変抵抗素子VRに逆方向電圧を印加することによってセット動作を行っているが、順方向電圧の印加によってセット動作を行うことも可能である。上述のように、セット電圧Vsetは、アバランシェ降伏が生じる電圧に対応し、アバランシェ降伏は、電流制御素子DI内のインパクトイオン発生量と関連している。図5は、二通りのPINダイオードにおける不純物濃度、電位、及びインパクトイオン化率の分布を示したグラフである。PINダイオードのp層とn層には、それぞれ拡散長の異なる2種類の不純物が注入されている。図5中のグラフにおいて、プロファイルAについては実線で、プロファイルBについては点線で示している。プロファイルAにおいては、p層に注入された不純物例えばボロンBの拡散長がn層に注入された不純物例えばリンPの拡散長よりも長く、プロファイルBにおいては、n層に注入された不純物の拡散長がp層に注入された不純物の拡散長よりも長い。プロファイルAにおいては、p層に注入された不純物の拡散長がi層の膜厚よりも長い為、p層の不純物がi層に拡散し、n層の不純物の拡散が抑制される。従って、プロファイルAにおけるPINダイオードでは、i層とn層との接合界面において電位が急峻に変化し、インパクトイオンが生成されやすくなる。一方、プロファイルBにおいては、n層に注入された不純物の拡散長がi層の膜厚よりも長い為、n層の不純物がi層に拡散し、p層の不純物の拡散が抑制される。従って、プロファイルBにおけるPINダイオードでは、i層とp層との接合界面において電位が急峻に変化し、インパクトイオンが生成されやすくなる。図6は、極性及び形状の異なる4種類のPINダイオードに、プロファイルA及びプロファイルBを適用した際のVset、Ioff及びIforの特性を示した表である。尚、4種類のPINダイオードのうち、PIN構造下側からの配置でテーパ型のものを構成a、逆テーパ型のものを構成bとし、NIP構造下側からの配置でテーパ型のものを構成c、逆テーパ型のものを構成dとする。まず、セット電圧Vsetに着目すると、プロファイルAにおいては、i層とn層の界面でのインパクトイオン化率が高いので、この部分が広く形成されている構成b及び構成cにおいて、セット電圧Vsetが低下している。一方、プロファイルBにおいては、i層とp層の界面でのインパクトイオン化率が高いので、この部分が広く形成されている構成a及び構成dにおいて、セット電圧Vsetが低下している。なお、リーク電流Ioffは構成によらず、ほぼ一定となる。リセット電流Iresetに関係するフォワード電流Iforに着目すると、テーパ形状である構成a及び構成cにおいては一定の電流量が確保出来ているのに対し、逆テーパ形状である構成b及び構成dにおいてはフォワード電流Iforが低くなる。従って、プロファイルBの構成a及びプロファイルAの構成cによって、セット電圧Vsetの低減が可能な電流制御素子DIを供給することが可能となる。又、構成a及び構成cはテーパ形状であるため、逆テーパ形状である構成b及びdと比較して容易に製造可能である。従って、PIN構造のダイオードとしてはプロファイルBの構成a、NIP構造のダイオードとしてはプロファイルAの構成cを、セット電圧Vsetの低減、及び一定のリセット電流Iresetの確保が可能な電流制御素子DIとして使用可能である。本実施形態においては、以上のような観点から、図3における奇数層のメモリセルMC1の電流制御素子DIをプロファイルAで形成すると共に、幅の太い部分であるn型半導体とi型半導体の界面をインパクトイオン化促進部IAとしている。また、図3における偶数層のメモリセルセルMC2の電流制御素子DIをプロファイルBで形成すると共に、幅の太い部分であるp型半導体とi型半導体の界面をインパクトイオン化促進部IAとしている。[メモリセルアレイの具体例]図7は、本実施形態に係る半導体記憶装置のメモリセルアレイの一部をより詳細に表した断面図である。本実施形態に係るメモリセルアレイMAは、ビット線103BL1の埋め込まれた層間絶縁体101上に、複数層のメモリセルアレイMAがビット線BL及びワード線WLを介して積層されて構成しており、1段目にはメモリセルMC1、2段目にはメモリセルMC2、3段目にはメモリセルMC3が形成されている。メモリセルMC1は、電極104EL1、半導体105~107DI、電極108EL2、可変抵抗素子VR109、電極110EL3、及びトップ電極111TEを積層して構成されている。メモリセルMC1において、半導体105~107から構成される1層目の電流制御素子DIはビット線BL方向の断面がテーパ形状であり、ビット線103上に所定間隔で形成されている。尚、隣接するメモリセルMC1の、n型半導体層105とi型半導体層106の界面部分が接触していなければ、n型半導体層105同士は、接触していても、ビット線103は共通電極のため動作上問題はない。メモリセルMC同士の間隔等を考慮すると、テーパ角は78°程度まで下げることが可能である。尚、メモリセルMC2は、メモリセルMC1に対して90°回転し、メモリセルMC3は、メモリセルMC2に対して90°回転している。また、メモリセルMC1,MC3の電流制御素子DIは、下からNIP構造でプロファイルA構成c、メモリセルMC2の電流制御素子DIは、下からPIN構造でプロファイルB構成aにて形成されている。それ以外については、メモリセルMC2及びMC3もメモリセルMC1とほぼ同様に構成されている。この様な構成によれば、Vsetの低減によってCMOSトランジスタの耐圧を下げることが可能となる。又、Vsetが低減されると非選択電圧Voffの低減も可能となることから、リーク電流Ioffも低減され、低消費電力化が実現される。又、リーク電流Ioffの低減に伴い、IRDropによるスイッチング確率やスイッチング速度への影響を改善できる。[半導体記憶装置の製造方法]次に、図8~図23を参照し、本実施形態に係る半導体記憶装置の製造方法について説明する。まず、図8に示す通り、層間絶縁層101と、バリア層102で側壁を覆われたビット線103を、埋め込み方式又はRIEにより形成する。バリア層102としては、SiN等の絶縁体が適用可能である。又、ビット線103はy方向に伸びており、x方向に配列されている。次に、図9に示す通り、層間絶縁層101上に、電極104となる導電層104A、n型半導体層105A、i型半導体層106A、p型半導体層107A、電極108となる導電層108A、可変抵抗素子109となる可変抵抗層109A、及び電極110となる導電層110Aが堆積される。導電層104A及び110AとしてはTiN等の導電体が、導電層108AとしてはTiNやTi等の導電体が適用可能である。又、可変抵抗層109Aとしては、TiO2,NiO,MeOx,HfO,Carbon等が適用可能である。又、半導体層105A~107Aは下からNIP型のダイオードなので、ダイオード層はプロファイルAになるようにする。即ち、半導体層105A~107Aを堆積する際、n型半導体層105Aからの不純物の拡散が、p型半導体層107Aからの不純物の拡散に比べて抑制されるようにする。具体的には、次のような方法を用いることにより、プロファイルAを形成することができる。1n型半導体層105Aに不純物としてリンPよりも拡散長が短いヒ素Asを用いる。2n型半導体層105Aに不純物としてリンPを注入した後にi型半導体層106Aを、モノシランSiH4ガスよりも成長速度が速いジシランSi2H6ガスを用いて製膜することにより、i型半導体層106Aの製膜中の不純物Pの拡散を抑制する。3n型半導体層105Aを形成する際の不純物Pの濃度を1~2桁低い濃度とすることにより、不純物Pの拡散を抑制する。次に、図10に示す通り、導電層110A上にトップ電極111となる導電層111A及びHMハードマスク層112を堆積し、その上にラインアンドスペースのレジストパターン113を形成する。導電層111AとしてはW等の導電体が、HM層112としてはSiO2,SiN,C等が適用可能である。レジストパターン113のパターニングには側壁転写方式、液侵ArFパターニング手法等が適用可能である。レジストパターン113は、xy平面内においてビット線103と重なるように形成されている。次に、図11に示す通り、レジストパターン113をマスクとして、エッチングによりHM層112及び導電層111Aを加工する。その後、加工されたHM層112をマスクとして導電層104Aから導電層110Aまでの範囲にエッチングを行い、電極104、n型半導体層105B、i型半導体層106B、p型半導体層107B、導電層108B、可変抵抗層109B、導電層110B、及び導電層111Bが積層された構造を、ビット線103に沿って形成する。この際、電極104から導電層111Bまでの側壁は、層間絶縁層101表面に対して略垂直となるように形成する。次に、図12に示す通り、層間絶縁層101表面及び導電層104から導電層111Bまでの側壁、及び導電層111Bの上面を覆うように絶縁層114Aを形成する。絶縁層114Aとしては、ALD-SiN,PeCVD-SiN等が適用可能である。次に、図13に示す通り、層間絶縁層115Aを堆積し、水蒸気酸化を行う。ただし、層間絶縁層115Aが塗布性の層でなければ水蒸気酸化処理は必要ない。その後、図14に示す通り層間絶縁層115Aに対して、絶間層114Aが露出するまでCMPを行い、層間絶縁層115Bを形成する。次に、図15に示す通り、露出させた絶縁層114Aを、層間絶縁層115Bと共にCMPによって導電壁111Bが露出するまで除去し、絶縁層114B及び層間絶縁層115Cを形成する。次に、図16に示す通り、図9及び図10に示した工程とほぼ同様の工程によって、ワード線WL1となる導電層123A、導電層124A、p型半導体層125A、i型半導体層126A、n型半導体層127A、導電層128A、可変抵抗層129A、導電層130A、導電層131A、HM層132、レジストパターン133を形成する。導電層124AからHM層132Aまでの材料としては、導電層104AからHM層112Aまでの各層に対応する層の材料が適用可能である。又、図9と同様に、半導体層125A~127Aは、下からPIN型のダイオードなので、プロファイルBになるようにする。即ち、半導体層125A~127Aを堆積する際、p型半導体層125Aからの不純物の拡散が、n型半導体層127Aからの不純物の拡散に比べて抑制されるようにする。n型半導体層の不純物としてPリン、p型半導体の不純物としてBボロンを用いた場合、一般にPリンの方が長い拡散長を有するので、半導体層125A~127Aを堆積した後に適切な熱工程を行えば、プロファイルBは実現できる。更に、レジストパターン133はxy平面内においてビット線BLに対して直交する様に形成されたラインアンドスペースである。尚、図9においては、層間絶縁層101表面の導電層104Aに近い方からn型半導体層105A、i型半導体層106A、p型半導体層107Aの順に堆積したのに対し、図16においては導電体124Aに近い方からp型半導体層125A、i型半導体層126A、n型半導体層127Aの順に堆積している。これは、本実施形態に係る半導体記憶装置では、ビット線BLからメモリセルMCを介してワード線WLへの方向を電流の順方向とするためである。次に、図17に示すように、図11とほぼ同様の工程によって、エッチングを行う。ワード線123、電極124、p型半導体層125B、i型半導体壁126B、n型半導体層127B、導電層128B、可変抵抗層129B、導電層130B、及び導電層131Bからなる積層構造が、xy平面内においてビット線103と直交するライン状に形成される。導電層104、n型半導体105、i型半導体106、p型半導体107、電極108、可変抵抗素子109、電極110、及びトップ電極111、の積層構造により、メモリセルMCが形成される。尚、p型半導体105、i型半導体106、n型半導体107はテーパ型のダイオードDIとなるように形成される。この時、ダイオードDIの下層が、隣接するダイオードDIと接触していても良い。テーパ形状を形成する方法としては、エッチングガスのパワーを下げる、塩素系のガスを少なくする、等の方法が考えられる。次に、図18に示す通り、ビット線103の上面、n型半導体105から導電壁131Bまでの側壁、及び導電壁131Bの上面を覆うように、絶縁層134Aを形成する。絶縁層134Aの材料としては、絶縁層114の材料と同様の材料を使用することが可能である。次に、図19に示す通り、層間絶縁層135Aを堆積し、水蒸気酸化を行う。ただし、層間絶縁層135Aが塗布性の層でなければ水蒸気酸化処理は必要ない。その後、図20に示す通り層間絶縁層135Aに対してCMPを行い、絶間層134Aを露出させ、層間絶縁層135Bを形成する。次に、図21に示す通り、露出させた絶縁層134Aを、層間絶縁層135Bと共にCMPによって導電壁131Bが露出するまで除去し、絶縁層134B及び層間絶縁層135Cを形成し、更にその上にビット線となる半導体層143A、導電層144A、n型半導体層145A、i型半導体層146A、p型半導体層147A、電極148となる導電層148A、可変抵抗素子149となる可変抵抗層149A、電極150となる導電層150A、及び導電層151Aが堆積される。導電層144Aから導電層151Aまでの材料としては、導電層144Aから導電層151Aまでの各層に対応する層の材料が適用可能である。その後、図22に示すように、HM層152及びレジストパターン153を堆積する。レジストパターン153はビット線BLと平行に形成されたラインアンドスペースである。HM層152の材料としては、HM層132の材料と同様のものを適用可能である。その後、図23に示すように、図11から図15において説明した工程とほぼ同様の工程によってエッチングを行い、絶縁層及び層間絶縁層を堆積し、CMPによって絶縁層154B及び層間絶縁層155Cの形成を行う。この際、p型半導体125、i型半導体126、n型半導体127はテーパ型のダイオードDIとなるように形成される。この時、ダイオードDIの下層が、隣接するダイオードDIと接触しても構わない。以下図16から図23までにおいて説明した工程と同様の工程に基づき、積層構造のメモリセルアレイ1を形成する。なお、上記の第1の実施の形態においては、第1層目のMC1のダイオードDIが下からNIP型、第2層目のMC2のダイオードDIが下からPIN型となっていたが、逆になってもよい。この場合は、MC1の下の配線はワード線WLとなる。[第2の実施の形態]次に、図24を参照して、本発明の第2の実施形態について説明する。本実施形態に係る半導体記憶装置は、第1の実施形態に係る半導体記憶装置とほぼ同様の構成であるが、以下の点において異なる。即ち、本実施形態においては全ての電流制御素子DIのp層及びn層の不純物濃度を、共にプロファイルA又はプロファイルBとなるように構成する。又、全ての電流制御素子DIのp層及びn層の不純物濃度を共にプロファイルAにする場合にはNIP構造の電流制御素子DI、プロファイルBにする場合にはPIN構造の電流制御素子DIのみテーパ型に形成する。図24には、奇数層及び偶数層のメモリセルMCを、共にプロファイルAによって構成した場合の例について示している。この場合、メモリセルアレイMC1はテーパ型、メモリセルアレイMC0は四角柱状に形成される。本実施形態に係る半導体記憶装置によれば、奇数層又は偶数層のメモリセルアレイに含まれるメモリセルMCのVset低減が可能である。又、メモリセルアレイ1の各層におけるダイオードDIのp層及びn層を同様の不純物拡散濃度プロファイルによって形成している為、製造プロセスの簡略化が実現する。尚、本実施形態においては、メモリセルアレイ1の奇数層におけるメモリセルMCと偶数層におけるメモリセルMCの間で抵抗値が変化する為、カラム制御回路2等の周辺回路によって調整を行う必要がある。[第3の実施の形態]次に、図25を参照して、本発明の第3の実施形態について説明する。本実施形態に係る半導体記憶装置は、第2の実施形態に係る半導体記憶装置とほぼ同様の構成であるが、テーパ形状でない電流制御素子DIを有するメモリセルMCを、テーパ形状の電流制御素子DIを有するメモリセルMCと比較して太く形成する点において異なっている。図25には、四角柱状に形成されたメモリセルMC0を太く形成した例を示している。本実施形態に係る半導体記憶装置によれば、実施形態2の効果に加え、テーパ形状でない電流制御素子DIにおいてもVsetの低減を図ることが可能となる。尚、本実施形態においても第2の実施形態と同様に、メモリセルアレイ1の奇数層におけるメモリセルと偶数層におけるメモリセルの間で抵抗値が変化する為、カラム制御回路2等の周辺回路によって調整を行う必要がある。[第4の実施の形態]次に、図26を参照して、本発明の第4の実施形態について説明する。本実施形態に係る半導体記憶装置は、第3の実施形態に係る半導体記憶装置とほぼ同様の構成であるが、以下の点において異なっている。即ち、四角柱状の電流制御素子DIを有するメモリセルMCにおいて、ダイオードDI、可変抵抗素子VR、及びトップ電極TEは太く形成され、電極EL2及び電極EL1は細く形成される。この様な構成は、RIEやウェットエッチング等を組み合わせることによって実現可能である。図26には、四角柱状に形成されたメモリセルMC0のダイオードDI、可変抵抗素子VR、及びトップ電極TEを太く形成し、電極EL2及び電極EL1を細く形成した例を示している。この様に構成されたメモリセルアレイ1は、二つの特徴を有している。一つ目の特徴は、偶数層及び奇数層の電流制御素子DIにおいて、インパクトイオンの発生しやすい面プロファイルAにおいてはi層とn層、プロファイルBにおいてはi層とp層との界面の面積が等しいことである。この様な特徴によって、偶数層及び奇数層のVsetを低減することが可能となる。二つ目の特徴は、偶数層及び奇数層において、可変抵抗素子VRと、電極EL2及び電極EL3との接触面積が等しくなる点である。この様な特徴によって、偶数層のメモリセルMC及び奇数層メモリセルMCの抵抗値を揃えることが可能となる。この様な構成によれば、第3の実施形態の効果に加え、奇数層及び偶数層における電気的特性のバラつきを低減することが可能となる。又、本実施形態に係るメモリセルアレイ1の構成は図26に示した構成に限定されず、上記の二つの特徴を有していればよい。例えば、図26においては、メモリセルMC0において可変抵抗素子VRを太く、電極EL2及びEL3を細く構成したが、可変抵抗素子VRを細く、電極EL2及びEL3を太く構成しても良い。[第5の実施の形態]次に、図27を参照して、本発明の第5の実施形態について説明する。本実施形態に係る半導体記憶装置は、第1の実施形態に係る半導体記憶装置とほぼ同様の構成であるが、電流制御素子DI中のp層及びn層の不純物濃度を、共にプロファイルBとなるように構成している点、ダイオードDIを、層間絶縁層101表面に対して垂直に形成する点、及び、ダイオードDIのp層とi層の間にSiGe層が形成されている点において異なっている。尚、本実施形態においてはp層及びn層の不純物濃度を、共にプロファイルBとなるように構成しているが、プロファイルAとなるように構成しても良い。この場合、SiGeは、ダイオードDIのn層とi層の間に形成される。SiGeはSi等の半導体と比較してバンドギャップ幅が狭い為、インパクトイオンの発生しやすいp層とi層との界面に形成することにより、Vsetの低減を図ることが可能となる。従って、p層とi層との界面に形成される層は、p層及びi層を構成している半導体よりも相対的にバンドギャップ幅の狭い材料から形成されていれば良く、必ずしもSiGeである必要は無い。本実施形態に係る半導体記憶装置によれば、テーパ形状の形成及び不純物拡散濃度の調整を行うことなく、Vsetの低減を図ることが可能となる。尚、本実施形態においてはダイオードDIを層間絶縁層101表面に対して垂直に形成しているが、その他の実施形態に示すようにテーパ形状に形成することも可能である。又、電流制御素子DI中のp層及びn層の不純物濃度を実施形態1と同様にすることも可能である。この様なダイオードDIの形状や、p層及びn層の不純物濃度の調整によって、更なるVsetの低減を図ることが可能となる。以上、本発明のいくつかの実施の形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。例えば、本明細書に記載した説明においては、ビット線103とメモリセルアレイ1を別々に形成していたが、エッチングによって同時に形成しても良い。この場合、ビット線103とメモリセルアレイ1がセルフアライメントになり、メモリセルアレイ1とビット線の位置合わせが容易となる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"