"内部クロック信号を出力するDLL回路を備える半導体装置であって、前記DLL回路は、互いに位相の異なる第1及び第2のクロック信号を出力する粗調整部と、前記第1のクロック信号の位相と前記第2のクロック信号の位相との間の位相をもつ前記内部クロック信号を出力する微調整部と、を備えるものであって、前記微調整部は、其々が前記第1のクロック信号を受ける複数の第1のトランジスタと、其々が前記第2のクロック信号を受ける複数の第2のトランジスタと、を有し、調整コードを受けて選択的に活性化された1又は2以上の前記第1のトランジスタの出力クロック信号と1又は2以上の前記第2のトランジスタの出力クロック信号とを合成することによって、前記内部クロック信号の位相を2mn段階mは自然数,nは2m以下の自然数に調整し、前記複数の第1のトランジスタのうち、最小のサイズのトランジスタは前記内部クロック信号の位相を1段階変化させるサイズを有し、最大のサイズのトランジスタは前記内部クロック信号の位相を2m段階未満変化させるサイズを有し、前記複数の第2のトランジスタのうち、最小のサイズのトランジスタは前記内部クロック信号の位相を1段階変化させるサイズを有し、最大のサイズのトランジスタは前記内部クロック信号の位相を2m段階未満変化させるサイズを有することを特徴とする半導体装置。前記複数の第1のトランジスタは互いにサイズの等しいトランジスタを複数含み、且つ前記複数の第2のトランジスタは互いにサイズの等しいトランジスタを複数含むことを特徴とする請求項1に記載の半導体装置。前記複数の第1及び第2のトランジスタは、いずれも前記内部クロック信号の位相を2k段階kはm未満の整数変化させるサイズを有することを特徴とする請求項2に記載の半導体装置。前記複数の第1及び第2のトランジスタは、いずれも前記内部クロック信号の位相を2k-1段階変化させるサイズを有することを特徴とする請求項3に記載の半導体装置。前記微調整部は、前記内部クロック信号の位相を2m1段階に調整することを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。内部クロック信号を出力するDLL回路を備える半導体装置であって、前記DLL回路は、互いに位相の異なる第1及び第2のクロック信号を出力する粗調整部と、前記第1のクロック信号の位相と前記第2のクロック信号の位相との間の位相をもつ前記内部クロック信号を出力する微調整部と、を備えるものであって、前記微調整部は、其々が前記第1のクロック信号を受ける複数の第1のトランジスタと、其々が前記第2のクロック信号を受ける複数の第2のトランジスタと、を有し、調整コードを受けて選択的に活性化された1又は2以上の前記第1のトランジスタの出力クロック信号と1又は2以上の前記第2のトランジスタの出力クロック信号とを合成することによって、前記内部クロック信号の位相を2m1段階mは自然数に調整し、前記複数の第1のトランジスタの数はm2個以上であり、前記複数の第2のトランジスタの数はm2個以上であることを特徴とする半導体装置。内部クロック信号を出力するDLL回路を備える半導体装置であって、前記DLL回路は、互いに位相の異なる第1及び第2のクロック信号を出力する粗調整部と、前記第1のクロック信号の位相と前記第2のクロック信号の位相との間の位相をもつ前記内部クロック信号を出力する微調整部と、を備えるものであって、前記微調整部は、其々が前記第1のクロック信号を受ける複数の第1のトランジスタと、其々が前記第2のクロック信号を受ける複数の第2のトランジスタと、を有し、調整コードを受けて選択的に活性化された1又は2以上の前記第1のトランジスタの出力クロック信号と1又は2以上の前記第2のトランジスタの出力クロック信号とを合成することによって、前記内部クロック信号の位相を複数段階に調整し、前記複数の第1のトランジスタは互いにサイズの等しいトランジスタを複数含み、且つ前記複数の第2のトランジスタは互いにサイズの等しいトランジスタを複数含むことを特徴とする半導体装置。微調整部を用いた内部クロック信号の位相調整においては、調整コードの変化に伴って内部クロック信号にジッタが発生することがある。したがって、調整コードの変化に伴うジッタの発生をより低減する技術が望まれている。本発明による半導体装置は、内部クロック信号を出力するDLL回路を備える半導体装置であって、前記DLL回路は、互いに位相の異なる第1及び第2のクロック信号を出力する粗調整部と、前記第1のクロック信号の位相と前記第2のクロック信号の位相との間の位相をもつ前記内部クロック信号を出力する微調整部と、を備えるものであって、前記微調整部は、其々が前記第1のクロック信号を受ける複数の第1のトランジスタと、其々が前記第2のクロック信号を受ける複数の第2のトランジスタと、を有し、調整コードを受けて選択的に活性化された1又は2以上の前記第1のトランジスタの出力クロック信号と1又は2以上の前記第2のトランジスタの出力クロック信号とを合成することによって、前記内部クロック信号の位相を2mn段階mは自然数,nは2m以下の自然数に調整し、前記複数の第1のトランジスタのうち、最小のサイズのトランジスタは前記内部クロック信号の位相を1段階変化させるサイズを有し、最大のサイズのトランジスタは前記内部クロック信号の位相を2m段階未満変化させるサイズを有し、前記複数の第2のトランジスタのうち、最小のサイズのトランジスタは前記内部クロック信号の位相を1段階変化させるサイズを有し、最大のサイズのトランジスタは前記内部クロック信号の位相を2m段階未満変化させるサイズを有することを特徴とする。本発明によれば、内部クロック信号の位相を調整するトランジスタの最大サイズが抑制されていることから、調整コードの変化に伴うジッタの発生が低減される。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施形態による半導体装置10の全体構成を示すブロック図である。本実施形態による半導体装置10はDRAMであり、メモリセルアレイ11を有している。メモリセルアレイ11は、複数のワード線WLと複数のビット線BLを備え、これらの交点にメモリセルMCが配置された構成を有している。ワード線WLの選択はロウデコーダ12によって行われ、ビット線BLの選択はカラムデコーダ13によって行われる。図1に示すように、半導体装置10には外部端子としてアドレス端子21、コマンド端子22、クロック端子23、データ端子24及び電源端子25が設けられている。アドレス端子21は、外部からアドレス信号ADDが入力される端子である。アドレス端子21に入力されたアドレス信号ADDは、アドレス入力回路31を介してアドレスラッチ回路32に供給され、アドレスラッチ回路32にラッチされる。アドレスラッチ回路32にラッチされたアドレス信号ADDは、ロウデコーダ12、カラムデコーダ13又はモードレジスタ14に供給される。モードレジスタ14は、半導体装置10の動作モードを示すパラメータが設定される回路である。コマンド端子22は、外部からコマンド信号CMDが入力される端子である。コマンド信号CMDは、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、リセット信号/RESETなどの複数の信号からなる。ここで、信号名の先頭にスラッシュ/が付されているのは、対応する信号の反転信号、或いは、当該信号がローアクティブな信号であることを意味する。コマンド端子22に入力されたコマンド信号CMDは、コマンド入力回路33を介してコマンドデコード回路34に供給される。コマンドデコード回路34は、コマンド信号CMDをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号IACT、カラム信号ICOL、リフレッシュ信号IREF、モードレジスタセット信号MRS、DLLリセット信号DLLRSTなどがある。アクティブ信号IACTは、コマンド信号CMDがロウアクセスアクティブコマンドを示している場合に活性化される信号である。アクティブ信号IACTが活性化すると、アドレスラッチ回路32にラッチされたアドレス信号ADDがロウデコーダ12に供給される。これにより、当該アドレス信号ADDにより指定されるワード線WLが選択される。カラム信号ICOLは、コマンド信号CMDがカラムアクセスリードコマンド又はライトコマンドを示している場合に活性化される信号である。内部カラム信号ICOLが活性化すると、アドレスラッチ回路32にラッチされたアドレス信号ADDがカラムデコーダ13に供給される。これにより、当該アドレス信号ADDにより指定されるビット線BLが選択される。したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルMCからリードデータが読み出される。リードデータDQは、FIFO回路15及び入出力回路16を介して、データ端子24から外部に出力される。一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子24にライトデータDQを入力すれば、ライトデータDQは入出力回路16及びFIFO回路15を介してメモリセルアレイ11に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルMCに書き込まれる。FIFO回路15及び入出力回路16の動作は、内部クロック信号LCLKに同期して行われる。内部クロック信号LCLKは、後述するDLL回路100によって生成される。特に、入出力回路16にはリードデータDQを出力する出力回路16aが含まれており、リードデータDQの出力は内部クロック信号LCLKに同期して行われる。リフレッシュ信号IREFは、コマンド信号CMDがリフレッシュコマンドを示している場合に活性化される信号である。リフレッシュ信号IREFが活性化するとリフレッシュ制御回路35によってロウアクセスが行われ、所定のワード線WLが選択される。これにより、選択されたワード線WLに接続された複数のメモリセルMCがリフレッシュされる。ワード線WLの選択は、リフレッシュ制御回路35に含まれる図示しないリフレッシュカウンタによって行われる。モードレジスタセット信号MRSは、コマンド信号CMDがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレス端子21からモード信号を入力すれば、モードレジスタ14の設定値を書き換えることができる。クロック端子23は、外部クロック信号CK,/CKが入力される端子である。外部クロック信号CKと外部クロック信号/CKは互いに相補の信号であり、いずれもクロック入力回路36に供給される。クロック入力回路36は、外部クロック信号CK,/CKに基づいて内部クロック信号ICLKを生成する。内部クロック信号ICLKは、半導体装置10の内部における基本クロック信号である。内部クロック信号ICLKは、タイミングジェネレータ37に供給され、これによって各種内部クロック信号が生成される。タイミングジェネレータ37によって生成される各種内部クロック信号は、アドレスラッチ回路32やコマンドデコード回路34などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。内部クロック信号ICLKは、DLL回路100にも供給される。DLL回路100は、内部クロック信号ICLKに基づいて位相制御された内部クロック信号LCLKを生成する回路である。上述の通り、内部クロック信号LCLKはFIFO回路15及び入出力回路16に供給される。これにより、リードデータDQは内部クロック信号LCLKに同期して出力されることになる。DLL回路100は、コマンドデコード回路34から出力されるDLLリセット信号DLLRSTによってリセットされる。DLLリセット信号DLLRSTは、リセット信号/RESETや、DLLリセットコマンドDLLRSTに応答して活性化される。リセット信号/RESETは電源投入時などに活性化される信号であり、DLLリセットコマンドはDLL回路100のリセットが必要な際に発行されるコマンドである。したがって、電源投入直後などにおいては、DLLリセット信号DLLRSTによってDLL回路100がリセットされることになる。電源端子25は、電源電位VDD,VSSが供給される端子である。電源端子25に供給される電源電位VDD,VSSは内部電源発生回路38に供給される。内部電源発生回路38は、電源電位VDD,VSSに基づいて各種の内部電位VPP,VPERD,VPERIなどを発生させる。内部電位VPPは主にロウデコーダ12において使用される電位であり、内部電位VPERDは主にDLL回路100において使用される電位であり、内部電位VPERIは他の多くの回路ブロックにおいて使用される電位である。図2は、DLL回路100の構成を示すブロック図である。図2に示すように、DLL回路100は、内部クロック信号ICLKを遅延させることによって内部クロック信号LCLKを生成するディレイライン101を備えている。内部クロック信号LCLKは、FIFO回路15に含まれる複数のラッチ回路のタイミング信号として用いられ、これにより、FIFO回路15に入力されるデータIdata_0~Idata_pが内部クロック信号LCLKに同期したデータOdata_0~Odata_pとして出力される。ディレイライン101は、粗調整部110と微調整部120が直列接続された構成を有している。粗調整部110は遅延量の調整ピッチが相対的に大きい遅延回路であり、その遅延量は調整コードcode_q~code_rによって指定される。粗調整部110から出力される内部クロック信号ECLK,OCLKは、粗調整部110の最小調整ピッチ分だけ互いに位相が異なるクロック信号である。本発明においては、内部クロック信号ECLK,OCLKをそれぞれ第1のクロック信号及び第2のクロック信号と呼ぶことがある。一方、微調整部120は遅延量の調整ピッチが相対的に小さい遅延回路であり、その遅延量は調整コードcode_0~code_q-1によって指定される。微調整部120からは、内部クロック信号LCLKが出力される。調整コードcode_0~code_rはカウント回路102から供給されるバイナリ形式のカウント値であり、調整コードcode_q~code_rはその上位ビット、調整コードcode_0~code_q-1はその下位ビットである。内部クロック信号LCLKは、図1に示したFIFO回路15及び入出力回路16に供給されるとともに、レプリカ回路103にも供給される。レプリカ回路103は、内部クロック信号LCLKに基づいてレプリカである内部クロック信号RCLKを生成する回路であり、FIFO回路15及び入出力回路16に含まれる出力回路16aと実質的に同一の遅延量を実現するように構成されている。上述の通り、出力回路16aは内部クロック信号LCLKに同期してリードデータDQを出力するものであることから、レプリカ回路103から出力される内部クロック信号RCLKは、リードデータDQと正確に同期する。DRAMにおいては、リードデータDQが外部クロック信号CK,/CKに対して正確に同期している必要があり、両者の位相にずれが生じている場合にはこれを検出し、補正する必要がある。かかる検出は、位相比較回路104によって行われ、その結果をカウント回路102にフィードバックすることによって位相のずれが補正される。位相比較回路104は、内部クロック信号ICLKと内部クロック信号RCLKの位相を比較し、その結果に基づいて位相判定信号PDを生成する回路である。ここで、内部クロック信号ICLKは外部クロック信号CK,/CKとタイミングが実質的に一致する信号であり、内部クロック信号RCLKはリードデータDQとタイミングが実質的に一致する信号であることから、位相比較回路104は、外部クロック信号CK,/CKとリードデータDQの位相を間接的に比較していることになる。比較の結果、内部クロック信号RCLKが内部クロック信号ICLKに対して遅れていれば、位相判定信号PDを用いてカウント回路102をカウントダウンし、これによりディレイライン101の遅延量を減少させる。逆に、内部クロック信号RCLKが内部クロック信号ICLKに対して進んでいれば、位相判定信号PDを用いてカウント回路102をカウントアップし、これによりディレイライン101の遅延量を増加させる。このような動作を周期的に繰り返すことにより、内部クロック信号ICLKと内部クロック信号RCLKの位相を一致させれば、結果的に、リードデータDQと外部クロック信号CK,/CKの位相が一致することになる。図2に示すように、粗調整部110は、縦続接続された複数の遅延素子111とセレクタ112とを備える。各遅延素子111の遅延量は互いに同じであり、粗調整部110の最小調整ピッチに相当する。各遅延素子111の出力はセレクタ112に供給される。セレクタ112は、調整コードcode_q~code_rに基づいて、各遅延素子111から出力される複数のクロック信号の中から2つの内部クロック信号ECLK,OCLKを選択し、これらを微調整部120に供給する。上述の通り、内部クロック信号ECLK,OCLKは、粗調整部110の最小調整ピッチ分だけ互いに位相が異なるクロック信号である。換言すれば、内部クロック信号ECLK,OCLKは、所定の遅延素子111に入力される内部クロック信号と出力される内部クロック信号に相当する。カウント回路102から出力される調整コードcode_0~code_q-1は、デコード回路105によってデコードされた後、微調整部120に供給される。ここで、デコード回路105によるデコードが必要なのは、次に説明するように、微調整部120を構成する複数のトランジスタのサイズがバイナリコードに対応したサイズとは異なっているからである。本実施形態では、デコード回路105から8ビットの調整コードC0~C7が出力される。調整コードC0~C7はバイナリ形式の信号ではない。また、調整コードC0~C7のうち活性化するビットは1ビットに限らず、デコード前の値に応じて所定数0を含むのビットが活性化する。図3は、第1の実施形態による微調整部120の回路図であり、q=4の場合の一例を示している。図3に示すように、微調整部120は、内部クロック信号ELCKを受けるインバータ回路210~217と、内部クロック信号OLCKを受けるインバータ回路220~227とを備える。インバータ回路210~217の動作はデコード回路105の出力である調整コードC0~C7によって制御され、インバータ回路220~227の動作は調整コードC0~C7の反転信号である調整コード/C0~/C7によって制御される。したがって、インバータ回路210~217及びこれに対応するインバータ回路220~227は、互いに排他的にオンすることになる。オンオフ可能なインバータ回路としては、クロックドインバータや、出力ノードにトランスファゲートが接続されたインバータ回路などを用いることができるこれらインバータ回路210~217,220~227の出力クロック信号は合成され、インバータ回路230を介して内部クロック信号LCLKとして出力される。これにより、内部クロック信号ELCKの位相と内部クロック信号OCLKの位相との間の位相をもつ内部クロック信号LCLKが生成される。図3においてインバータ回路のシンボルマーク中に記載された数字1又は2は、当該インバータ回路を構成するトランジスタの相対的なサイズを意味する。つまり、インバータ回路210,220を構成するトランジスタについては、図4aに示すように、Pチャンネル型MOSトランジスタP1のチャネル幅がWpであり、Nチャンネル型MOSトランジスタN1のチャネル幅がWnであるのに対し、インバータ回路211~217,221~227を構成するトランジスタについては、図4bに示すように、Pチャンネル型MOSトランジスタP2のチャネル幅が2×Wpであり、Nチャンネル型MOSトランジスタN2のチャネル幅が2×Wnである。これにより、インバータ回路211~217,221~227の駆動能力は、インバータ回路210,220の駆動能力の2倍となる。したがって、内部クロック信号ELCKを受けるインバータ回路210~217のうち、相対的な駆動能力が1であるインバータ回路は1つであり、相対的な駆動能力が2であるインバータ回路は7つである。同様に、内部クロック信号OLCKを受けるインバータ回路220~227のうち、相対的な駆動能力が1であるインバータ回路は1つであり、相対的な駆動能力が2であるインバータ回路は7つである。このことは、生成される内部クロック信号LCLKの位相を、内部クロック信号ELCKの位相と内部クロック信号OLCKの位相との間において16段階で等間隔に調整可能であることを意味する。図5は、選択されるインバータ回路と得られる位相との関係を説明するための表であり、a~hの記号に該当する欄が○印となっているのは対応するインバータ回路210~217がオン、インバータ回路220~227がオフに制御されることを意味し、×印となっているのは対応するインバータ回路210~217がオフ、インバータ回路220~227がオンに制御されることを意味する。図5に示すように、インバータ回路210~217を全てオフ、インバータ回路220~227を全てオンに制御すると全て×のケース、内部クロック信号ELCKによる駆動能力と、内部クロック信号OLCKによる駆動能力との比が0:15となり、得られる内部クロック信号LCLKの位相は内部クロック信号OCLKと実質的に一致する。逆に、インバータ回路210~217を全てオン、インバータ回路220~227を全てオフに制御すると全て○のケース、内部クロック信号ELCKによる駆動能力と、内部クロック信号OLCKによる駆動能力との比が15:0となり、得られる内部クロック信号LCLKの位相は内部クロック信号ECLKと実質的に一致する。そして、内部クロック信号ELCKによる駆動能力と、内部クロック信号OLCKによる駆動能力との比は、インバータ回路210~217,220~227のうちオンさせるインバータ回路とオフさせるインバータ回路の数を選択することにより、0:15~15:0の範囲で16段階に制御することができる。図6は、本実施形態による微調整部120の機能を説明するための波形図である。図6に示すように、調整コードcode_0~code_3が全てローレベルである場合=0000b、得られる内部クロック信号LCLKの位相は内部クロック信号OCLKと実質的に一致する。これは、図5に示した表においてa~hの欄が全て×印となっている場合に該当する。また、調整コードcode_0~code_3が全てハイレベルである場合=1111b、得られる内部クロック信号LCLKの位相は内部クロック信号ECLKと実質的に一致する。これは、図5に示した表においてa~hの欄が全て○印となっている場合に該当する。そして、調整コードcode_0~code_3の値がこれらの間である場合=0001b~1110b、得られる内部クロック信号LCLKの位相は、その値に応じて、内部クロック信号OCLKの位相と内部クロック信号ELCKの位相との間の所定の位相に制御され、内部クロック信号ICLKの位相と一致する。そして、位相判定信号PDによって調整コードcode_0~code_3の値が変化すると、インバータ回路210~217,220~227のうち、オンするものとオフするものの組み合わせが変化する。この時、オンからオフに切り替わる全てのタイミングと、オフからオンに切り替わる全てのタイミングが完全に一致するならば、調整コードが変化しても内部クロック信号LCLKにはほとんどジッタが発生しない。実際には、これらのタイミングを完全に一致させることは困難であることから、ジッタを発生させるおそれがある。しかしながら、本実施形態では、最小の駆動能力を有するインバータ回路210,220の相対的な駆動能力を1とした場合、最大の駆動能力を有するインバータ回路211~217,221~227の相対的な駆動能力が2に抑えられていることから、調整コードの変化に伴うジッタが大幅に抑制される。これは、調整コードがどの値から1ピッチ変化した場合であっても、オンからオフ又はオフからオンに切り替わるインバータ回路の数は最大でも2個であり、しかも、1個あたりのインバータ回路のトランジスタサイズが抑制されていることから、駆動すべきゲート容量が少なく、タイミングにずれが生じにくいからである。図7は、比較例による微調整部120xの回路図である。図7に示す微調整部120xは、内部クロック信号ELCKを受けるインバータ回路310~313と、内部クロック信号OLCKを受けるインバータ回路320~323とを備える。インバータ回路310~313の相対的な駆動能力はそれぞれ1、2、4及び8に設定され、デコードされていない調整コードcode_0~code_3によって制御される。同様に、インバータ回路320~323の相対的な駆動能力もそれぞれ1、2、4及び8に設定され、デコードされていない調整コードcode_0~code_3の反転信号によって制御される。この場合、最大の駆動能力を有するインバータ回路313,323の相対的な駆動能力が8であり、駆動すべきゲート容量は本実施形態に比べて大きくなる。しかも、調整コードが1ピッチ変化した場合、オンからオフ又はオフからオンに切り替わるインバータ回路の数は最大で4個となるため、駆動すべきゲート容量が大きく、タイミングのずれ生じやすくなる。これに対し、本実施形態ではこのような問題が解消されており、ジッタの少ない内部クロック信号LCLKを生成することが可能となる。図8は、第2の実施形態による微調整部120aの回路図である。図8に示す微調整部120aは、内部クロック信号ELCKを受けるインバータ回路210a~214aと、内部クロック信号OLCKを受けるインバータ回路220a~224aとを備える。インバータ回路210a~214aの相対的な駆動能力はそれぞれ1、2、4、4及び4に設定され、同様に、インバータ回路220a~224aの相対的な駆動能力もそれぞれ1、2、4、4及び4に設定されている。本例においては、最大の駆動能力を有するインバータ回路214a,224aの相対的な駆動能力が4に抑えられているとともに、オンからオフ又はオフからオンに切り替わるインバータ回路の数が最大でも3個に抑えられることから、図7に示した比較例と比べてジッタの少ない内部クロック信号LCLKを生成することが可能となる。本実施形態によれば、第1の実施形態に比べるとジッタがやや生じやすいものの、デコードされた調整コードC0a~C4aのビット数が5ビットに抑えられることから、必要な配線の本数を削減することが可能となる。図9は、第3の実施形態による微調整部120bの回路図である。図9に示す微調整部120bは、内部クロック信号ELCKを受けるインバータ回路210b~214bと、内部クロック信号OLCKを受けるインバータ回路220b~224bとを備える。インバータ回路210b~214bの相対的な駆動能力はそれぞれ1、2、3、4及び5に設定され、同様に、インバータ回路220b~224bの相対的な駆動能力もそれぞれ1、2、3、4及び5に設定されている。本例においては、最大の駆動能力を有するインバータ回路214b,224bの相対的な駆動能力が5に抑えられているとともに、オンからオフ又はオフからオンに切り替わるインバータ回路の数が最大でも2個に抑えられることから、図7に示した比較例と比べてジッタの少ない内部クロック信号LCLKを生成することが可能となる。このように、各インバータ回路の駆動能力は互いに2のべき乗の関係にあることは必須でなく、本実施形態のように2のべき乗の関係にない駆動能力に設定しても構わない。本実施形態によれば、第2の実施形態に比べるとデコード回路105の構成がやや複雑化するものの、ジッタがより発生しにくくなる。但し、デコードされた調整コードC0b~C4bのビット数は第2の実施形態と同じである。図10は、第4の実施形態による微調整部120cの回路図である。図10に示す微調整部120cは、内部クロック信号ELCKを受けるインバータ回路400~415と、内部クロック信号OLCKを受けるインバータ回路500~515とを備える。インバータ回路400~415,500~515の駆動能力は全て1に設定されている。本例においては、デコードされた調整コードC0c~C15aのビット数が16ビットであるため回路規模はやや増大するものの、全てのインバータ回路400~415,500~515の駆動能力が1に抑えられているとともに、オンからオフ又はオフからオンに切り替わるインバータ回路の数が最大でも1個に抑えられることから、非常にジッタの少ない内部クロック信号LCLKを生成することが可能となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、微調整部120の構成については上述した各実施形態の構成に限定されるものではなく、内部クロック信号の位相を2mn段階mは自然数,nは2m以下の自然数に調整する場合、最小のサイズのトランジスタについては内部クロック信号LCLKの位相を1段階変化させるサイズを有し、最大のサイズのトランジスタについては内部クロック信号LCLKの位相を2m段階未満変化させるサイズを有すれば足りる。上記の各実施形態は、m=3,n=8の例を示しているが、本発明がこれに限定されるものではない。尚、第1の実施形態では、各トランジスタがいずれも内部クロック信号LCLKの位相を2k-1段階kはm未満の整数変化させるサイズを有しており、第2の実施形態では、各トランジスタがいずれも内部クロック信号LCLKの位相を2k段階kはm未満の整数変化させるサイズを有している。これは各トランジスタのサイズが互いに2のべき乗の関係にあることを意味し、デコード回路105の回路構成を簡素化することが可能となる。また、いずれの実施形態においても、内部クロック信号ELCKを受けるインバータ回路の数、並びに、内部クロック信号OLCKを受けるインバータ回路の数は、m2個以上である。これは、各トランジスタのサイズが細分化されていることを意味し、ジッタの発生を抑制することが可能となる。"