"半導体基板、メモリコントローラ層および複数のメモリ層を有して構成される積層形集積回路メモリを用いて情報処理する方法であって、該方法は、メモリアクセスを開始するステップと、該メモリコントローラ層と、複数のメモリブロックのそれぞれの内の選択された格納位置との間でデータを垂直方向に独立してルーティングするステップとを包含する、方法。1つのメモリアクセス中に、前記複数のメモリ層からデータにアクセスするステップをさらに包含する、請求項1に記載の方法。欠陥部分を有する1つのメモリ層からのデータの代わりに、他のメモリ層からのデータが用いられる、請求項2に記載の方法。1つのメモリ層からのデータが用いられて、他のメモリ層からのデータに対してECC処理を実行する、請求項2に記載の方法。前記選択された格納位置からのデータを前記メモリコントローラ層内で受信するステップと、各選択された格納位置に対して、少なくとも4つの電圧レベルを区別することにより、少なくとも2つのデータビットを生成するステップとをさらに包含する、請求項1に記載の方法。データを前記メモリコントローラ層内で受信するステップと、該データをデコンプレッションするステップとをさらに包含する、請求項1に記載の方法。データを前記メモリコントローラ層内で圧縮するステップと、該データを前記選択されたメモリ位置に書き込むステップとをさらに包含する、請求項1に記載の方法。メモリ回路およびメモリコントローラ回路のうちの一方が形成された第1の基板と、前記メモリ回路および該メモリコントローラ回路の他方が形成され、該第1の基板にボンディングされている少なくとも1つの実質的に可撓性の基板と、を備えた積層形集積回路メモリであって、前記第1の基板と前記実質的に可塑性の基板の少なくとも1つが、当該基板の第1の表面から反対側の表面に伸びる垂直相互接続部を有し、前記垂直相互接続部が、導電性中心部分と、前記導電性中心部分の周囲に位置する絶縁性部分とを有することを特徴とする積層形集積回路メモリ。前記第1の基板には前記メモリ回路が形成されており、前記第1の基板は、メモリ回路基板の積層体の一部であり、前記実質的に可撓性の基板には前記メモリコントローラ回路が形成されている、請求項8に記載の装置。前記第1の基板および前記実質的に可撓性の基板は、単体化されたダイであり、前記実質的に可撓性の基板は、前記第1の基板より大きい領域を有する、請求項9に記載の装置。前記実質的に可撓性の基板には、前記メモリコントローラ回路から離れて付加回路が形成されている、請求項10に記載の装置。前記付加回路は、グラフィックディスプレイサブシステムの一部である、請求項11に記載の装置。記付加回路は、マイクロプロセッサを含む、請求項11に記載の装置。前記実質的に可撓性の基板は、メモリIOパッドを有する、請求項8に記載の装置。前記メモリ回路は、前記可撓性の基板の上面に近接して形成されており、該上面は、前記第1の基板にボンディングされており、前記メモリIOパッドは、該可撓性の基板の反対側裏面に近接して形成されている、請求項14に記載の装置。前記メモリ回路および前記メモリコントローラ回路は、前記垂直相互接続部によって結合されている、請求項8に記載の装置。前記垂直相互接続部は、100μm未満のピッチで形成された垂直相互接続部を含む、請求項16に記載の装置。前記垂直相互接続部のうちの少なくともいくつかは、二次元で配列されている、請求項16に記載の装置。前記メモリ回路は、二次元配列のメモリブロックを含み、各メモリブロックには、垂直相互接続部の配列が近接して形成されており、該垂直相互接続部の配列は、該メモリブロックを前記メモリコントローラに結合する第1のポートを形成する、請求項17に記載の装置。少なくともいくつかのメモリブロックには、前記垂直相互接続部の配列が近接して形成されており、該垂直相互接続部の配列は、前記メモリブロックを前記メモリコントローラに結合する第2のポートを形成する、請求項19に記載の装置。前記メモリ回路のうちの少なくとも1つは、冗長メモリ位置を提供する、請求項8に記載の装置。冗長メモリ回路が形成された実質的に可撓性の付加基板をさらに備えている、請求項21に記載の装置。前記メモリコントローラ回路は、ECC論理を含み、ECCシンドロームを前記冗長メモリ回路内に格納するようにプログラムされている、請求項22に記載の装置。前記メモリコントローラ回路は、前記メモリ回路を試験するための論理を含む、請求項21に記載の装置。前記メモリコントローラ回路は、前記メモリ回路内の欠陥メモリ位置を冗長メモリ位置と置き換えるようにプログラムされている、請求項24に記載の装置。前記メモリコントローラ回路は、バーチャルメモリ管理、間接アドレシング、内容アドレシング、データ圧縮、データデコンプレッション、グラフィックアクセラレーション、オーディオエンコーディング、オーディオデコーディング、ビデオエンコーディング、ビデオデコーディング、音声認識、筆跡認識、電力管理およびデータベース処理の機能のうちの少なくとも1つを実行するための論理を含む、請求項8に記載の装置。冗長メモリコントローラが形成され、前記実質的に可撓性の基板にボンディングされている第2の基板をさらに備えている、請求項8に記載の装置。マイクロプロセッサが形成され、前記実質的に可撓性の基板にボンディングされている第2の基板をさらに備えている、請求項8に記載の装置。前記メモリコントローラ回路は、前記メモリ回路のデータラインに結合されているセンスアンプを含む、請求項8に記載の装置。前記センスアンプは、2つより多い信号レベルを区別し、各センスアンプは、複数レベルの出力信号を生成する、請求項29に記載の装置。前記センスアンプは、10ns以下のスイッチング速度を示すようにサイズ化されている、請求項29に記載の装置。前記第1の基板と前記実質的に可塑性の基板の少なくとも1つが、5×108ダイン/cm2以下の応力の誘電体層で構成されていることを特徴とする請求項8に記載の装置メモリセル回路の幾何学的組立て構造fabricationgeometriesの縮小により、より高密度のメモリICを製造できるようになったが、これらの高いメモリ密度は、大きなIC領域を犠牲にして、より複雑な制御回路を形成している。IC領域が大きいということは、少なくとも、単位IC当たりのより高い製造コスト単位ウェーハ当たりのより少数のICおよびより低いIC歩留り単位ウェーハ当たりのより低いIC加工性を意味し、最悪の場合には、その非競争的なコストまたは信頼性のない作動により製造できないIC設計を意味する。メモリ密度が増大しかつ個々のメモリセルサイズが減少すると、より多くの制御回路が必要になる。DRAMのような或る場合のメモリICの制御回路は、IC領域の割合として40近くまたはこれ以上である。制御回路の一部は、読出し作動中にメモリアレー回路のメモリセルの状態、電位または電荷を検出するセンスアンプである。センスアンプ回路は制御回路の重要部分であり、センスアンプにより使用される領域が大きくなり過ぎないように防止すると同時に、より小さいメモリセルを検出できるようにセンスアンプの感度を高めることは、ICメモリ設計者が常に挑戦するところである。制御回路とメモリ回路との間のこの設計上の制約または妥協が存在しないならば、制御回路は、単位メモリセル当たりの多数の記憶状態の検出、より大形でより高感度のセンスアンプを使用して、より高速のメモリアクセス、キャッシング、リフレッシュ、アドレス変換等の多数の付加機能を遂行できるであろう。しかしながら、現在メモリICが全ての製造業者によって製造されるとき、この妥協はメモリICにとっての物理的および経済的な現実となっている。DRAM回路の容量は、例えば1Mbit、4Mbit、16Mbitおよび64MbitDRAMのごとくに、1つの世代から次の世代へと、4の倍数で増大する。世代当たりの回路のメモリ容量がこのように4倍ずつ増大することは、DRAMの回路領域を益々大きくした。新しいDRAM世代が導入されるとき、回路の歩留りは非常に低く、従って大量生産にとってコスト有効性に優れたものではない。新しいDRAMのプロトタイプサンプルの年代間の間隔は通常数年であり、各年代でこのような回路は大量生産される。本願に援用する、本発明者に係る米国特許第5354695号には、積層形すなわち三次元3D態様のアセンブルダイが開示されている。また、3D態様のアセンブルダイはメモリに関しても試みられている。TexasInstruments社テキサス州、Dallas、IrvineSensors社カリフォルニア州、CostaMesaおよびCubicMemoryCorporation社の全社は、積層形すなわち3DDRAM製品の製造を試みてきた。これらの全3社の場合、ダイ形態の慣用的なDRAM回路は積層され、かつ積層された各DRAM間の相互接続は回路積層体の外面に沿って形成される。これらの製品は過去数年来に亘って利用されておりかつ商業用途には高価過ぎることが明らかであるが、これらの物理的サイズすなわちフットプリントが小さいことから、宇宙開発および軍事用には或る用途が見出されている。本願明細書では、DRAM回路形式に言及しかつDRAM回路形式を一例としてしばしば使用するが、本発明はDRAM形式の回路に限定されないことは明らかである。三次元構造ThreeDimensionalStructure、3DSのメモリデバイスを形成する本発明の3DS法は、当然、EEPROMElectricallyErasableProgrammableReadOnlyMemories、電気的消去書込み可能な読出し専用メモリ、フラッシュEPROM、強誘電体、GMRまたはこれらのメモリセルの組合せイントラまたはインター等のメモリセルにも使用できる。また、数或る中で、本発明は次の目的を促進することにある。1.メモリの単位メガバイト当たり製造コストを、単にモノリシック回路集積法で慣用的に製造される回路の数分の一に低減させること。2.性能を、慣用的に製造されるメモリ回路の数倍に高めること。3.単位IC当たりメモリ密度を、慣用的に製造されるメモリ回路の数倍に高めること。4.回路領域サイズ、従ってコストの設計者によるコントロールを大きいものとすること。5.内部コントローラによるメモリセルの動的および静的な回路自己試験が行なえるようにすること。6.動誤差復元および再構成ができるようにすること。7.単位メモリセル当たりの多レベル記憶が行なえるようにすること。8.バーチャルアドレス変換、アドレスウィンドウィングaddresswindowing、間接アドレシングまたは内容アドレシング等の種々のアドレス機能、アナログ回路機能および種々のグラフィック加速機能およびマイクロプロセッサ機能を達成できるようにすること。本発明の3DSメモリ技術は、積層形すなわち3D回路アセンブリ技術であり、その特徴は次の通りである。1.メモリ回路および制御論理回路の、異なる層上への物理的分離。2.幾つかのメモリ回路への1つの制御論理回路の使用。3.平坦化加工された接合面を備えた実質的な可撓性基板を形成する約50μm以下の厚さへのメモリ回路の薄肉化およびウェーハ基板形態のままでの回路積層体への回路の接合。4.微粒子の高密度層間垂直バス相互接続部の使用。5.薄肉化され実質的に可撓性のある複数の集積回路層を有する積層形集積回路を用いた情報処理方法であって、集積回路層のうち任意の2層の間で情報を転送するステップを含み、積層形集積回路内部の垂直相互接続部を介して情報の転送が行われることを特徴とする方法。3DSメモリ製造方法は、幾つかの性能および物理的サイズ効率を可能にしかつ確立された半導体加工技術により実施される。一例として025μm加工法で作られた64MbitDRAMのようなDRAM回路の使用により、84mm2のダイサイズ、ダイサイズに対するメモリ領域の40の比率、および8Mbyte記憶について約50nsのアクセス時間が得られるであろう。同じ025μm加工法で作られた3DSDRAMICは、186mmのダイサイズを有し、17個のDRAMアレー回路層、ダイサイズに対するメモリ領域の944の比率、および64Mbyte記憶について10ns以下の期待アクセス時間が得られるであろう。3DSDRAMIC製造法は、慣用的なDRAMIC製造法の単位メガバイト当たりコストに比べて、スケーリング可能な数分の一の低減を呈する。換言すれば、3DSメモリ製造法は、基本構造レベルで、使用される加工製造技術とは無関係な基本的コスト節約をもたらす。本発明は、添付図面を参照して述べる以下の説明により更に理解できるであろう。図1aおよび図1bに示すように、3DS三次元構造メモリデバイス100は集積回路層からなる積層体スタックであり、全ての回路層間には微粒子の層間垂直連結部が設けられている。用語微粒子の層間垂直連結部は、介在デバイスを用いてまたは用いないで回路層を貫通する導電体を意味し、該導電体は、図2aおよび図2bに最も良く示すように、公称100μm以下、より一般的には10μm以下のピッチを有するが、2μm以下のピッチに限定されるものではない。微粒子の層間垂直連結部も、種々の回路層を一体接合する機能を有する。図1bに示すように、接合/相互連結層105a、105b...は金属が好ましいが、より詳細に後述するように他の金属を使用することもできる。接合/相互連結層105a、105b...内のパターン107a、107b...は、集積回路の層間垂直相互接続接点を形成し、かつこれらの接点を互いに絶縁するとともにこれらの接点を残余の接合材料から電気的に絶縁する機能を有する。3DSメモリ積層体は、一般に、1つのコントローラ回路101と、幾つか一般に9~32個のメモリアレー回路層103として組織されるが、層の個数には特別な制限はない。コントローラ回路は公称回路厚さ一般に05mm以上を有するか、各メモリアレー回路層103は、50μm以下、一般に10μm以下の厚さをもつ正味応力が小さい、薄くて大きな可撓性を有する回路である。最終のメモリアレー回路層には、慣用的なパッケージ法に使用するための慣用的なI/O接合パッドが形成されている。挿入相互接続本発明者に係る米国特許第5323035号および第5453404号参照、DCADirectChipAttach、直接チップアタッチおよびFCAFlipChipAttach、フリップチップアタッチ等の他の金属パターンを使用することもできる。また、微粒子の層間垂直連結部は、3DSメモリダイと慣用ダイ慣用ダイは図1cに示すようにコントローラ回路で構成できるとの間、または3DSメモリダイと他の3DSメモリダイとの間の単体化された直接ダイ接合directsingulateddiebondingに使用できる。一体接合すべきそれぞれのダイの領域サイズは変えることができ、同じにする必要はないことに留意すべきである。図1cをより詳細に参照すると、3DSDRAM積層体100は、より大きい慣用ICまたは他の3DSIC107に直面させて接合および相互接続される。任意であるが、3DS積層体100は、より大きいダイの一部として、DRAMコントローラ回路を備えたDRAMアレー回路のみで構成することもできる。DRAMコントローラ回路かより大きいダイの一部である場合には、3DSDRAMアレー回路とDRAMコントローラとを接続するため、3DSDRAMIC積層体100の面109には微粒子の垂直バス相互接続部が必要になるか、或いはより大きな粒子の慣用相互接続部を平坦な接合層内に組み込むパターン化することができる。図3に示すように、各メモリアレー回路層は、メモリアレーブロック301面積は、公称5mm2以下からなるメモリアレー回路300を有しており、各ブロックは、メモリセルDRAMまたはEEPROM回路のセルアレーと全く同じ態様と、ブシュ電極と、メモリアレーの特定列または行の選択を行なうイネーブリングゲートenablinggatesこれを加えるか否かは、設計者の任意であるとで構成される。コントローラ回路は、センスアンプと、アドルスと、通常、慣用DRAMにおけるモノリシック設計の一般的なメモリ回路の周辺に見られる制御/駆動論理とで構成される。微粒子ブシュは、コントローラが、他のどの層の状態にも影響を与えることなく、任意の1つの層に駆動電力またはイネーブル信号を供給できるように、コントローラを独立的に各メモリアレー層に垂直に接続する。これにより、コントローラが、各メモリ回路層を独立的に試験し、読出しまたは書込むことが可能になる。図2aおよび図2bは、図3のブロック301のようなメモリアレーの可能ブロックのレイアウトの一例を示す。図示の実施形態にはブロックの一部のみが示されているが、図示の部分から完全ブロックのレイアウトを推測できるように、ブロックは二軸対称性を有している。略語T、LおよびTLは、それぞれ、上、左および上左を示す参照符号として使用され、図示されていない対応要素を暗示するものである。図2aを参照すると、ブロックのコア部分200は、多数のメモリセルからなる。論理的に、メモリセルの集合体はマクロセル201に細分され、各マクロセル201は、或る数のメモリセル、例えば8×8アレーの64メモリセルを含んでいる。コアの周辺には、層間接合/バス接点金属被膜400が形成され、該金属被膜400については、図4を参照してより詳細に後述する。微粒子の垂直相互接続部は、I/O電力/接地バスライン203TLと、メモリ回路層セレクト205Tと、メモリマクロセル列セレクト207Tと、データライン209Lと、ゲートラインマルチプレクサmuxセレクト209TLとを有している。図示の実施形態では、ゲートラインマルチプレクサ211Tは、8個のワイドメモリマクロセル列内の4つの列のうちの1つを選択するのに使用される4:1マルチプレクサである。対応する下方の4:1マルチプレクサは上方のマルチプレクサ211Tと組み合わされて、8個のゲートラインワイドメモリマクロセル列から単一のゲートラインを選択する等価8:1マルチプレクサを形成する。図5には、4:1ゲートラインバスマルチプレクサ500の一実施形態が示されている。ゲートラインは、例えば、金属-1層に形成された209TL’が、それぞれ、トランジスタ501a~501dを制御できるようにする。トランジスタには、それぞれのゲートライン503a~503dが接続されている。また、対応する4:1マルチプレクサ図示せずに接続されたゲートライン505a~505dを部分的に見ることができる。ゲートラインイネーブルの1つが活動しているときには、対応するゲートラインが、例えば金属-2層に形成されたマルチプレクサの出力ライン507に接続される。出力ラインは、例えば、金属-3層に形成されかつ垂直バス接続部の金属接点400に対応するライン509およびタングステンプラグ511、513を介して1つ以上の垂直バス接続部に接続される。タングステンプラグ513は、ライン509を垂直相互接続部図示せずに接合する。再び図2aを参照すると、メモリ回路層の場合には、層には、コントローラ層のイネーブル信号205Tからの出力ラインイネーブルゲートを設けることもでき、またこのためのI/Oイネーブルゲート213を設けることもできる。メモリ層レベルでは、各メモリブロック301が、他の全てのメモリブロック301から電気的に絶縁される。従って、各メモリブロックについての歩留り見込みは独立したものとなる。付加ゲートライン垂直相互接続部として、付加読出し/書込みポートを付加できる。付加垂直相互接続部は、垂直相互接続部の歩留りを向上させるべく、余剰態様で使用できる。3DSメモリ回路は、1つ以上のデータ読出し/書込みバスポート相互接続部をもつように設計できる。図2bを参照すると、メモリブロック301’は、ポートP0209Lおよび他のポートP1209L’を備えたものとして示されている。垂直相互接続部の個数に関する唯一の制限は、このような垂直相互接続部が回路のコストに賦課されるオーバヘッドである。微粒子の垂直相互接続法は、ダイ領域の僅か数の増大で、単位ブロック当たり数千の相互接続部を得ることを可能にする。一例として、2つの読出し/書込みポートを備えた4MbitDRAMメモリブロック用の図2bに示されかつ035μmまたは015μmのデザインルールで実施される垂直相互接続部のオーバヘッドは、約5000個の接続部からなりかつメモリアレーブロックの全領域の6以下である。従って、3DSDRAMの各メモリアレー回路層の垂直相互接続部のオーバヘッドは6以下である。これは、非メモリセル領域の割合が40以上である、モノリシックDRAM回路設計で現在得られるものに比べ非常に小さい。完成した3DSDRAM回路では、非メモリセル領域の割合は、一般に、積層構造における全回路の全領域の10以下である。3DSメモリデバイスは、通常、モノリシックメモリ回路のメモリセルに隣接して見られる制御機能を分離して、該制御機能をコントローラ回路に隔離する。制御機能は、慣用メモリICにおけるように各メモリアレー層に生じるのではなく、コントローラ回路に一度だけ生じる。これにより、幾つかのメモリアレー層が同じコントローラ論理を共有する経済性が創出され、従って、慣用メモリ設計に比べ、単位メモリセル当たり正味コストを1/2に低減させる。別のコントローラ回路への制御機能の隔離により、これらの機能のための領域すなわち、1つまたは幾つかのメモリアレーブロックの領域に等しい領域を増大させることができる。機能のこの物理的隔離はまた、制御論理およびメモリアレーに使用される非常に異なる2つの製造技術の製造工程の隔離を可能にし、かつ慣用メモリに使用されるより複雑な組合せ論理/メモリ製造工程に比べ、製造コストの更なる節約を実現する。また、メモリアレーは、制御論理機能の加工条件を考慮しない加工技術で製造できる。これにより、現在のメモリ回路を用いる場合よりも低コストで、より高性能のコントローラ機能を設計することができる。また、メモリアレー回路は、より少ない加工工程で製造できかつメモリ回路製造コストを30~40低減させるであろう例えば、DRAMアレーの場合には、加工技術を、CMOSに対してNMOSまたはPMOSに制限できる。従って、メモリコントローラ基板およびメモリアレー基板の充分に平らな表面の接合は熱拡散金属接合を用いて行なうのが好ましいが、本発明のより広い態様では、本発明は、異方導電性エポキシ接着剤等の任意の種々の慣用的な表面接合法により別々のメモリコントローラ基板およびメモリアレー基板を接合して、ランダムアクセスデータ記憶を行なうための相互接続部を両者の間に形成する。図2cを参照すると、ここには、一例としてのメモリコントローラ回路の一部のレイアウトが示されている。層間接合/バス接点金属被膜は、図2aに関連して前述したのと同じパターンを有している。しかしながら、多数のメモリセルの代わりに、例えばセンスアンプおよびデータラインバッファ215を含むメモリコントローラ回路が設けられている。ダイ領域の利用性が増大したことにより、センスアンプおよびデータラインバッファ215に関連して多レベル論理を設けることができる。また、図2cには、アトルスデコード、ゲートライン/DRAM層セレクト論理217、リフレッシュ/自己試験論理219、ECC論理223、およびウィンドウィング論理等が示されている。自己試験論理、ECC論理およびウィンドウィング論理は、DRAMメモリコントローラ回路内に通常見られる機能に加えて設けられる。使用されるコントローラ回路層のサイズまたは数に基づいて、例えば、バーチャルメモリ管理、間接アトルッシングまたは内容アトルッシング等のアトルス機能、データ圧縮、データデコンプレッション伸張、オーディオエンコーディング、ビデオエンコーディング、ビデオデコーディング、音声認識、筆跡認識、電力管理、データベースプロセッシング、グラフィックアクセラレーション、マイクロプロセッサ機能マイクロプロセッサ基板の付加を含む等を含む任意の他の多くの機能を付与することもできる。3DSメモリ回路ダイのサイズは、必要数のメモリセルおよび1つのモノリシック層の制御機能論理を収容するという現在の制約とは無関係である。これにより、回路設計者は、3DS回路ダイのサイズを小さくすること、または回路の歩留りにとってより適したダイサイズを選択することが可能になる。3DSメモリ回路ダイのサイズは、主として、メモリアレーブロックのサイズおよび個数、および最終メモリ回路の製造に使用されるメモリアレー層の個数に基づいて定められる19層、025μmの3DSDRAMメモリ回路の歩留りは、後述のように90以上であることが証明されている。3DS回路ダイのサイズを選択することの長所により、慣用的なモノリシック回路設計に通常可能であるよりも優れた加工技術を、より早い最初の製造に使用することが可能になる。このことは、もちろん、慣用的なメモリ回路に比べて、付加コストの低減および性能の向上を意味する。3DSメモリデバイスの製造方法3DSメモリ回路には2つの主要な製造方法がある。しかしながら、2つの3DSメモリ製造方法は、剛性支持基板すなわち共通基板基板自体も回路部品層にすることは任意である上への多数の回路基板の熱拡散金属接合熱圧縮接合とも呼ばれるである共通目的を有する。支持基板すなわち共通基板は、標準半導体ウェーハ、石英ウェーハまたは3DS回路の加工工程、回路の作動および使用される加工機器との相容性がある任意の材料組成からなる基板で構成できる。支持基板のサイズおよび形状は、利用できる製造機器および方法を最適化するものが選択である。回路基板は支持基板に接合され、次に種々の方法により薄肉化される。回路基板は標準単結晶半導体基板上に形成されるか、ポリシリコン回路としてシリコンまたは石英等の適当な基板上に形成される。ポリシリコントランジスタ回路は、ポリシリコン回路が形成される基板を離型しかつ再使用できるようにする分離層膜を組み込むことの重要なコスト節約オプションを有する。ポリシリコントランジスタすなわちTFT薄膜トランジスタデバイスは広く使用されており、シリコンから単独に作る必要はない。3DSメモリ回路の種々の回路層は、2つの金属表面一般的にはアルミニウムの熱拡散を用いて一体に接合される。接合すべき回路の表面は滑らかでありかつ未処理半導体ウェーハの表面程度またはCMPChemicalMechanicalProcessing、化学機械的処理により平坦化された処理半導体ウェーハの充分な平坦さを有し、少なくとも基板上に形成される接合すべき回路の表面領域に亘って1mm以下、好ましくは1,000Å以下の表面平坦度を有する。接合すべき回路の表面上の金属接合材料は、互いに鏡像関係をなすようにかつ図2a、図2b、図2cおよび図5に示すような種々の垂直相互接続接点を形成するようにパターン化される。2つの回路基板を接合する工程により、2つのそれぞれの回路層すなわち基板間に垂直相互接続部が同時形成される。回路層の熱拡散接合は、制御された圧力で、およびH2OおよびO2を殆ど含有しないN2のような大気成分を用いて、好ましくは機器のチャンバ内で行なわれる。接合機器は接合すべき基板のパターンと整合し、かつ接合材料として使用される金属の種類により必要とされる時間をかけてかつプログラム化された圧力と1つ以上の温度との1つの組を用いて、接合すべき基板を一体に押圧する。接合材料の厚さは、公称、500~15,000Åまたはこれ以上の範囲内にあり、好ましい厚さは1,500Åである。基板の初期接合は、接合パターンの設計に基づいて、1~740トルの負圧のように標準圧力より低い圧力で行なうのが好ましい。これにより、接合面間に内部負圧を維持でき、ひとたび外部大気圧に戻されるならば、接合の形成を更に補助しかつ接合の信頼性を高める。好ましい接合材料は純粋アルミニウムまたはアルミニウムの合金であるが、アルミニウムに限定されるものではなく、例えば、Sn、Ti、In、Pb、Zn、Ni、Cu、Pt、Auのような金属または許容できる温度および形成時間で許容できる表面接合拡散能力が得られるこれらの金属の合金を使用できる。接合材料は金属に限定されず、高導電性ポリシリコンのような接合材料これらの或るものは、二酸化ケイ素のような非導電性材料であるの組合せで構成でき、接合材料の選択の先に例示したタイプは、回路層の接合方法に関する限定であると解するべきではない。金属接合材料が、満足できる接合の形成を妨げるか、接合により形成される垂直相互接続部の抵抗を増大させる天然表面酸化物を形成する場合には、この酸化物を除去すべきである。接合機器は酸化物還元能力を有し、これにより接合材料の接合表面は天然表面酸化物がないものとなる。表面酸化物の還元を行なうガス雰囲気の形成方法は良く知られており、天然酸化物を除去する他の方法として、スパッタエッチング、プラズマエッチングまたはイオンミルエッチング等がある。接合材料としてアルミニウムが使用される場合には、接合表面上の約40オングストロームの薄い天然アルミニウム酸化物膜は接合前に除去するのが好ましい。3DSメモリ回路の薄肉化された実質的に可撓性のある基板回路層は、一般的にメモリアレー回路であるが、薄肉化された基板回路層はメモリ回路に限定されるものではない。他の回路層の種類として、コントローラ回路、EEPROMのような不揮発性メモリ、グラフィックまたはデータベース処理等を行なう機能のようなマイクロプロセッサ論理機能およびアプリケーション特定論理機能を含む付加論理回路がある。このような回路層種類の選択は、回路設計の機能的条件に従ってなされるものであり、3DSメモリ製造工程によって制限されるものではない。薄肉化された実質的に可撓性のある基板回路層は、好ましくは、慣用的なメモリ回路製造に一般的に使用されている酸化ケイ素および窒化ケイ素からなる高応力誘電体とは異なり、低応力二酸化ケイ素誘電体および窒化ケイ素誘電体のような低応力5×108ダイン/cm2の誘電体で作られる。このような低応力誘電体は、本願に援用する、本発明者に係る米国特許第5354695号において詳細に説明されている。慣用的な応力レベルをもつ誘電体は3DSDRAM回路のアセンブリに使用されているが、積層アセンブリが数層より多い層で形成される場合には、アセンブリの各層は、層の蒸着膜の正味応力が5×108ダイン/cm2以下になるように応力バランスをとらなければならない。個々に蒸着された膜の応力が、等しくはないがバランスのとれた小さい正味応力を形成すべく蒸着される方法を使用するよりは、本質的に低応力の蒸着膜を使用する方が好ましい製造方法である。3DSメモリデバイス製造順序方法Aこの製造順序は、幾つかの回路層が共通基板すなわち支持基板に接合され、次に所定位置で薄肉化されることを想定する。図1aには、この結果得られる3DSメモリ回路の一例が示されている。1.第2回路基板の上面を共通基板に整合させかつ接合させる。2A.第2回路基板の裏面すなわち露出面を50μm以下の厚さに研摩し、次に表面を研摩すなわち円滑化する。薄肉化された基板は、今や、実質的に可撓性のある基板となっている。任意であるが、デバイスの組立て前に、半導体表面の下1μm以下~数μmの位置で、第2基板内にエッチストップを組み込むことができる。このエッチストップは、本願に援用する、本発明者に係る米国特許第5354695号および第5323035号に開示されたGeBのようなエピタキシャル形に形成された膜で構成するか、第2基板の上面上のデバイス層の直ぐ下に、埋没酸化物または窒化物のバリヤエッチストップ層を形成するためのO2またはN2の低密度移植層で構成できる。基板の裏面の大きな部分を予備研摩した後、第2基板の裏面の残部が、エピタキシャル層または移植層の表面上に留まる化学浴内で選択的にエッチングされる。第2基板の薄肉化を完成するのに、必要に応じて、次の研摩工程およびRIE工程を使用することができる。別の構成として、第2基板の裏面の大部分からクラックを除去するため、デバイスの製造前に第2基板の上面内に移植されるH2のような分離層parting1ayerを熱工程に使用することができる。2B.別の構成として、第2基板は、アルミニウム、チタン、AlAs、KBr等の分離層上にポリシリコントランジスタまたはTFTで形成された回路で構成できる。次に、離型層の活性化溶解時に第2基板の裏面が除去され、かつ必要に応じて、相互接続半導体加工工程が続けられる。3.第2基板の接合面側に図4に示すような垂直相互接続部を形成すべく、第2基板の薄肉化された裏面を加工する。一般に、裏面加工は、誘電体および金属蒸着、リソグラフィーおよびRIEの慣用的な半導体加工工程からなり、これらの順序は大きく変えることができる。また、裏面加工が完了すると、上面の接合材料のパターンと同じパターン化された金属層が得られ、付加回路基板、慣用的なI/O接合パッドワイヤボンディングパターンのようなターミナルパターン、他のダイ他の3DS回路または慣用ダイへの3DSメモリ回路の熱拡散接合用パターン、または挿入相互接続用の慣用DCADirectChipAttach、ダイレクトチップアタッチまたはFCAFlipChipAttach、フリップチップアタッチのその後の接合が容易になる。図4により詳細に示すように、能動回路デバイスの製造中、酸化物マスク401が熱的に成長されるか、蒸着される。次に、垂直バス接点403が、例えば、ポリシリコンゲート形成工程と同様に、高ドープ形ポリシリコンから形成される。別の構成として、接点403は金属で形成することができる。次に、慣用的な加工方法を用いて、慣用的なDRAM相互接続構造410が形成される。DRAM相互接続部には内部パッド405を設けることができる。ウェーハのDRAM加工部分420には、種々の誘電体層および金属層が含まれる。最終受動層407が蒸着され、次にバイアス409が形成される。次に、慣用CMP加工を用いて平坦面411を得る。次に、最上金属層例えば、メタル-3内に接点413および接合面図示せずがパターン化される。第2基板の裏面の接合および約1~8mmのシリコンまたは他の半導体基板415への薄肉化の後に、接点403と整合するようにしてフィードスルー417が形成される。次に、受動層419および接点421が形成される。接点413の鏡像関係をなすようにして、他のウェーハの接合を可能にする接点421を形成することができる。4.他の回路層を3DS回路積層体に接合すべき場合には、工程1~3が反復される。5A.次に、完成された3DSメモリ基板の回路が慣用的にダイに切断される単体に分離される。これにより図1aに示す種類の回路が得られ、慣用集積回路と同様にパッケージされる。5B.次に、完成された3DSメモリ基板の回路が慣用的に切断され、上記工程1の回路基板の接合に使用される方法と同様にして、第2慣用ICダイまたはMCM基板の表面に個々に整合されかつ金属パターンを下にして熱拡散接合される慣用ダイまたはMCM基板は、3DSメモリ基板より大きい領域を有しかつグラフィックコントローラ、ビデオコントローラまたはマイクロプロセッサを設けることができ、3DSは他の回路の一部として埋入される。この最終接合工程は、一般に、3DSメモリ回路とダイまたはMCM基板との間に微粒子の相互接続部を組み込むが、慣用的な相互接続パターンを使用することもできる。また、3DSメモリ回路は、ダイ形態をなす慣用ICまたはMCM基板および慣用I/O相互接続部の形成に使用されるワイヤボンディングに直接接合できる。3DSメモリデバイス製造順序方法Bこの製造順序は、回路基板が最初にトランスファ基板に接合され、薄肉化され、次に回路積層体の1つの層として共通基板に接合されることを想定する。次に、トランスファ基板が離型される。この方法は、方法Aに比べて、最終回路積層体に接合される前に基板を薄肉化できるという長所を有し、かつ基板の回路層の同時薄肉化および垂直相互接続加工を行なうことができる。1.離型剤または分離層を用いて、第2回路基板をトランスファ基板に接合する。トランスファ基板は、高公差平行面1μm以下のTTVすなわち全圧分散量TotalThicknessVarianceを有しかつ分離作業を補助するため1列の小孔を穿けることができる。分離層は、接合金属のブランケット蒸着で形成できる。表面同士の正確な整合は不要である。2.方法Aの工程2Aまたは2Bを遂行する。3.第2基板の裏面を加工して、図4に示すように第2基板の接合された上面との相互接続部を形成する。裏面加工は、一般に、誘電体および金属蒸着、リソグラフィーおよびRIEの慣用的な半導体加工工程からなり、これらの順序は大きく変えることができる。また、裏面加工が完了すると、共通基板の接合材料パターンと同じパターン化された金属層が得られ、その後の付加回路層の接合が容易になる。4.第2回路を共通基板または支持基板3DS積層体に接合しかつトランスファ基板と第2回路との間の分離層を活性化させることによりトランスファ基板を離型させる。5.今や露出された第2基板の上面を加工して、次の基板接合を行なうための相互接続部、すなわち慣用的なI/O接合ワイヤボンディングパッドパターン用ターミナルパターン、他のダイ他の3DS回路または慣用ダイへの3DSメモリ回路の熱拡散接合用パターン、または慣用的な挿入相互接続用のDCADirectChipAttach、ダイレクトチップアタッチまたはFCAFlipChipAttach、フリップチップアタッチを形成する。他の回路層を3DS回路積層体に接合すべき場合には、工程1~4が反復される。6.方法Aの工程5Aまたは5Bを遂行する。3DSメモリデバイスの歩留り向上方法3DS回路は、垂直方向に組み立てられたMCMMultiChipModule、マルチチップモジュールであると考えることができ、MCMと同様に、最終歩留りは、完成された3DS回路における各部品回路層の歩留り確率を掛けたもの積である。3DS回路は、単一メモリIC内での組合せ使用における相乗効果を呈する幾つかの歩留り改善法を使用する。3DSメモリ回路に使用される歩留り改善法には、小さいメモリアレーブロックサイズ、物理的にユニークなすなわち別々の垂直バス相互接続部を使用するメモリアレーブロック電気絶縁、イントラメモリアレーブロックゲートラインスペアリングintramemoryarrayblockgatelinesparing、メモリアレー層スペアリングイントラブロックゲートラインスペアリング、コントローラスペアリングおよびECCErrorCorrectingCodesがある。用語スペアリングは、余剰要素での置換を意味するのに使用される。メモリアレーブロックの選択されたサイズは、3DSメモリ回路の歩留り方程式における第1構成要素である。各メモリアレーブロックは、コントローラ回路により個々に一意的にアクセスおよび給電され、かつ別のメモリアレー層上のメモリアレーブロック以外に、同じメモリアレー層上のメモリアレーブロックを含む他のそれぞれのメモリアレーブロックとは物理的に独立している。メモリアレーブロックのサイズは、一般に、5mm2より小さい好ましくは3mm2以下が、特定サイズに限定されるものではない。ほぼ全てのIC製造方法について、メモリアレーブロックのサイズ、そのNMOSまたはPMOS製造方法の簡単さ、および他の各メモリアレーブロックからのその物理的独立性は、控え目に見積もって公称995以上の歩留りを与える。この歩留りは、切断されまたは短絡された相互接続ラインすなわち故障したメモリセルのようなメモリアレーブロックにおける最大の欠陥は、余剰ゲートラインのイントラブロックまたはインターブロック組からスペアリング置換されるということを想定している。完成したメモリアレーブロックを使用不能にするメモリアレーブロックの大きな欠陥は、余剰メモリアレー層からのブロックの完全なスペアリングまたは3DS回路の排除をもたらす。3DSDRAM回路の例では、メモリアレーブロックの積層体の歩留りは、歩留り方程式YS={1-1-Py2}nbにより計算される。ここで、nはDRAMアレー層の数、bは単位DRAMアレー当たりのブロック数、Pyは領域が3mm2以下のDRAMアレーブロックの有効歩留り確率である。DRAMアレーブロックラインおよび1つの余剰DRAMアレー層のゲートラインについて4のDRAMアレーブロック余剰かあり、かつ単位層当たりのブロックの数は64であると仮定すると、積層体におけるメモリアレー層の数は17、Pyの有効値は0995であり、この場合、完成したメモリアレー全メモリアレーブロックの積層体を含むの積層体歩留りYSは9747となる。次に、YSメモリアレー積層体の歩留りに、コントローラの歩留りYCを掛ける。ダイサイズが50mm2以下であると仮定すると、05μmのBiCMOSすなわち混合信号加工法により製造されるコントローラのリーズナブルなYCは65~85の範囲となり、634~828の正味3DSメモリ回路歩留りが得られる。余剰のコントローラ回路層が3DSメモリ積層体に付加されるならば、歩留り確率は857~952の範囲になるであろう。メモリアレーブロックの有効歩留りは、ECC論理の任意の使用により更に高められるであろう。ECC論理は、データビットの或るグループのサイズについてのデータビット誤差を矯正する。ECC論理の作動に必要なシンドロームビットは、垂直方向に関連するブロック積層体における任意のメモリアレー層の余剰ゲートラインに記憶されるであろう。また、必要ならば、ECCシンドロームビットの記憶に適合させるため、付加メモリアレー層を回路に付加することができる。優れた3DSメモリデバイスコントローラの能力慣用的なメモリ回路と比較して、3DSメモリコントローラ回路は、コントローラ回路に利用できる付加領域による種々の優れた能力および種々の混合信号加工製造技術の利用可能性を有している。これらの能力のうちの幾つかは、ゲートラインアドレス割当て、バーチャルアドレス変換、プログラム可能なアドレスウィンドウィングまたはマッピング、ECC、データ圧縮および多レベル記憶についてのメモリセルの自己試験である。ダイナミックゲートラインアドレス割当てdynamicgatelineaddressassignmentは、プログラム可能なゲートを使用して、層およびゲートラインが、読出し/書込み作動ができるようにすることである。これにより、メモリ記憶の物理的順序を、記憶されたメモリとは別のものにする、すなわち異ならせることができる。各世代のメモリデバイスの試験は、試験コストを非常に増大させている。3DSメモリコントローラは、種々のメモリアレーブロックの内部試験自己試験を遂行するのに充分な制御論理を組み込むことにより試験コストを低減させる。慣用的なATE法での回路試験は、コントローラ回路機能の確認にのみ必要である。内部試験の範囲は、各層上での各メモリアレーブロックの種々のゲートラインに対応するユニークアドレスのプログラム可能なダイナミック割当てまで更に拡大される。3DSコントローラ回路の自己試験能力は、3DSメモリ回路の寿命がある間は、診断ツールとして、および3DSメモリ回路が製品に使用された後に故障したゲートラインのアドレスを再構成スペアリングすることにより回路の信頼性を高める手段としていつでも使用できる。ECCは、コントローラ回路内に含まれる場合には、プログラミング信号により可能または不能にされる回路能力であるか、専用化された機能をもつ回路能力である。データ圧縮論理は、3DSメモリアレーに記憶できる全データ量を増大させることができる。この目的に利用できる種々のデータ圧縮法が広く知られている。大形センスアンプはより大きいダイナミック性能が得られ、メモリセルからのより高速な読出し作動を可能にする。大形センスアンプは、各メモリセルに1ビット以上の情報を記憶多レベル記憶する能力を与えることが期待される。この能力は、フラッシュEPROMのような不揮発性メモリセル回路では既に実証されている。多レベル記憶はまた、4GbitDRAM世代の回路に使用することが提案されている。当業者ならば、本発明の精神または本質的特徴から逸脱することなく、本発明を他の特定形態で具現できることは明白であろう。従って、本願に開示する実施形態はあらゆる点で例示であって、限定的なものではないと考えるべきである。本発明の範囲は、上記説明ではなく請求の範囲に記載されており、本発明の意味および均等範囲内のあらゆる変更は本発明の範囲に包含されるものである。"