"入力アナログ信号をデジタル信号に変換する第1のアナログデジタルAD変換器と、入力アナログ信号を係数αでα倍したアナログ信号をデジタル信号に変換する第2のAD変換器と、上記第1のAD変換器の出力信号に上記係数αを2乗した値α2を掛け合わせる第1の演算器と、上記第2のAD変換器の出力信号に上記係数αを-1乗した値α-1を掛け合わせる第2の演算器と、上記第1の演算器の演算結果と上記第2の演算器の演算結果との差分をとり、入力信号のAD変換結果として出力する第3の演算器とを有するAD変換装置。上記第1のAD変換器および第2のAD変換器は、入力段に入力信号をサンプリングするための入力容量を含むパイプライン型AD変換器により形成され、上記第1のAD変換器の入力容量と上記第2のAD変換器の入力容量の値が異なる請求項1記載のAD変換装置。上記第2のAD変換器の入力容量値がより上記第1のAD変換器の入力容量値より小さい請求項2記載のAD変換装置。上記第1のAD変換器および第2のAD変換器は、ΔΣ変調器により形成され、上記ΔΣ変調器は、少なくとも一つの積分器と、積分容量を含み、上記積分器の出力信号を量子化してデジタル信号を出力する量子化器と、上記量子化器によるデジタル信号をアナログ信号に変換し、負荷抵抗を介して上記積分器の入力側に帰還させる少なくとも一つのデジタルアナログDA変換器と、入力信号が入力される入力抵抗と、を含み、上記第1のAD変換器の入力抵抗、積分容量、負荷抵抗と上記第2のAD変換器の入力抵抗、積分容量、負荷抵抗の値が異なる請求項1記載のAD変換装置。上記第2のAD変換器の入力抵抗、積分容量、負荷抵抗の値がより上記第1のAD変換器の入力抵抗、積分容量、負荷抵抗の値より大きい請求項4記載のAD変換装置。アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタルAD変換装置を有し、上記AD変換装置は、入力アナログ信号をデジタル信号に変換する第1のアナログデジタルAD変換器と、入力アナログ信号を係数αでα倍したアナログ信号をデジタル信号に変換する第2のAD変換器と、上記第1のAD変換器の出力信号に上記係数αを2乗した値α2を掛け合わせる第1の演算器と、上記第2のAD変換器の出力信号に上記係数αを-1乗した値α-1を掛け合わせる第2の演算器と、上記第1の演算器の演算結果と上記第2の演算器の演算結果との差分をとり、入力信号のAD変換結果として出力する第3の演算器と、を含む信号処理システム。ところで、通常高調波歪みはその次数が上がるにつれて利得が低下していくため最低次数の3次歪みが歪み特性の良し悪しを支配する。式1からわかるとおり、入力信号が大きくなるにつれて歪み成分はより大きな増加率で増えていく。そのため、従来は歪み特性を改善するためには、入力信号を小さく制限することが行われている。換言すれば、AD変換器は、ダイナミックレンジが歪みで制限されている。本技術は、ダイナミックレンジが歪みで制限されるAD変換の特性を大幅に改善することが可能なAD変換装置および信号処理システムを提供することにある。本技術の第1の観点のAD変換器は、入力アナログ信号をデジタル信号に変換する第1のアナログデジタルAD変換器と、入力アナログ信号を係数αでα倍したアナログ信号をデジタル信号に変換する第2のAD変換器と、上記第1のAD変換器の出力信号に上記係数αを2乗した値α2を掛け合わせる第1の演算器と、上記第2のAD変換器の出力信号に上記係数αを-1乗した値α-1を掛け合わせる第2の演算器と、上記第1の演算器の演算結果と上記第2の演算器の演算結果との差分をとり、入力信号のAD変換結果として出力する第3の演算器とを有する。本技術の第2の観点の信号処理システムは、アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタルAD変換装置を有し、上記AD変換装置は、入力アナログ信号をデジタル信号に変換する第1のアナログデジタルAD変換器と、入力アナログ信号を係数αでα倍したアナログ信号をデジタル信号に変換する第2のAD変換器と、上記第1のAD変換器の出力信号に上記係数αを2乗した値α2を掛け合わせる第1の演算器と、上記第2のAD変換器の出力信号に上記係数αを-1乗した値α-1を掛け合わせる第2の演算器と、上記第1の演算器の演算結果と上記第2の演算器の演算結果との差分をとり、入力信号のAD変換結果として出力する第3の演算器と、を含む。本技術によればダイナミックレンジが歪みで制限されるAD変換の特性を大幅に改善することができる。以下、本実施形態を図面に関連付けて説明する。なお、説明は以下の順序で行う。1.第1の実施形態2.第2の実施形態3.第3の実施形態4.第4の実施形態<1.第1の実施形態>図2は、本第1の実施形態に係る歪み補償機能を含むAD変換装置の構成を示す図である。本第1の実施形態に係るAD変換装置10は、図2に示すように、第1のAD変換器ADC111、第2のAD変換器ADC212、利得付与回路13、第1の乗算器14、第2の乗算器15、および減算器16を有する。利得付与回路13は第2のAD変換器12の入力部に配置されてもよい。また、第1の乗算器14は第1の演算器に相当し、第2の乗算器15が第2の演算器に相当し、減算器16が第3の演算器に相当する。また、図2において、XはAD変換装置10の入力電圧を示し、この入力電圧Xはアナログ信号である。一方、YはAD変換装置10の出力電圧を示し、出力電圧Yはデジタル信号となる。本実施形態において、第1のAD変換器11と第2のAD変換器12は、全く特性が同じであるAD変換器が適用される。ここでe1とe2はそれぞれ第1のAD変換器11と第2のAD変換器12で生じる雑音を表している。第2のAD変換器12の入力部に利得αα<1を掛け合わせる利得付与回路13が配置されている。この回路13はアナログ回路として実現する。本実施形態においては、第1のAD変換器11には入力信号Xがそのまま入力され、第2のAD変換器12には入力信号Xに利得αが掛け合わされた信号が入力される。第1のAD変換器11の出力は、第1の乗算器14においてαの2乗が掛け合わされ、信号y1として減算器16に供給される。第2のAD変換器12の出力は、第2の乗算器15において1/αが掛け合わされ、信号y2として、減算器16に供給される。減算器16は、第2の乗算器15の出力信号y2と第1の乗算器15の出力イ信号y1の差分をとり、その結果をAD変換装置10の出力信号Yとしている。このとき、第1のAD変換器11と第2のAD変換器12はともに上記式1で表される入出力間伝達特性を有するので、雑音を考慮しないとき第1の乗算器14および第2の乗算器15の出力信号y1,y2はそれぞれ次の式2、3のように表される。なおここでは歪み成分は支配的となる3次歪みのみを考慮している。式2と式3より、図2のAD変換装置10の出力Yは、次の式4のようになり、3次歪みの成分がキャンセルアウトされる。信号成分も小さくなってはいるが、従来のようにただ小さい入力信号をとしただけでは出力にa33Xの3次歪み成分が生じることになる。これに対して、本実施形態では完全に3次成分が除去できる。また、実際のAD変換器ADCでは雑音が生じることになり、図2に示す雑音が生じた場合出力Yに現れる雑音eoutは、次の式5のようになる。式4と式5より、2つの第1のAD変換器および第2のAD変換器は特性が同一なので生じる雑音も等しい電力を有するe1e2ことを考慮すると、出力での信号対雑音比SignaltoNoiseRatioSNRは、次の式6のように表せる。ここで、第1のAD変換器11または第2のAD変換器12自体に信号Xを入力した時の出力のSNRがa1X/eなので式6より本実施形態によってSNRが劣化してしまうことがわかる。α=0.55付近でSNRは最大となる。一方で、αが1/2のべき乗で表されるときアナログの係数が容易に実現できるほか、デジタルでの係数も単純なビットシフトで実現できる。このため、実現の容易さを考慮するとα=0.5が最も好ましい係数となり、このときのSNRの劣化は8dB程度となる。<2.第2の実施形態>図3は、本第2の実施形態に係る歪み補償機能を含むAD変換装置の構成を示す図である。本第2の実施形態に係るAD変換装置10Aが第1の実施形態のAD変換装置10と異なる点は、第1のAD変換器11Aおよび第2のAD変換器12Aとして、パイプライン型AD変換器を適用したことにある。第2のAD変換器12Aの入力信号に対する利得の掛け合わせは、後述するように、パイプライン型AD変換器の入力の値を異ならせることで実現されている。本第2の実施形態に係るAD変換装置10Aは、パイプライン型第1のAD変換器ADC111A、パイプライン型第2のAD変換器ADC212A、第1の乗算器14A、第2の乗算器15A、および減算器16を有する。本第2の実施形態において、歪み除去のための係数αは0.5としている。したがって、第1の乗算器14Aでは、第1のAD変換器11Aの出力に1/4が掛け合されることになり、第2の乗算器15Aでは、第2のAD変換器12Aの出力に2が掛け合されることになる。図4は、図3のパイプライン型AD変換器の入力段の構成例を示す回路図である。図4の入力段回路20は、演算増幅器OTA21、容量C21,C22、サンプリング用容量NC11,NC12、Cfb11,Cfb12を有する。入力段回路20は、差動入力電圧Vin,-Vinの入力端子T11,T12、正側入力電圧用の参照電圧Vrefの入力端子T13、参照電圧-Vrefの入力端子T14を有する。入力段回路20は、負側入力電圧の参照電圧Vrefの入力端子T15、参照電圧-Vrefの入力端子T16を有する。入力段回路20は、スイッチSW11~SW24、およびノードND11~ND20を有する。容量NC11はノードND11とノードND13との間に接続され、容量NC12はノードND12とノードND14との間に接続されている。容量Cfb11はノードND15とノードND13との間に接続され、容量Cfb12はノードND16とノードND14との間に接続されている。容量C21は、演算増幅器OTA21の第1入力側ノードND17と第1出力側ノードND19との間に接続されている。容量C22は演算増幅器OTA21の第2入力側ノードND18と第2出力側ノードND20との間に接続されている。スイッチSW11は入力端子T11とノードND11との間に接続され、信号Φdlによりオン、オフされ、スイッチSW12は入力端子T12とノードND12との間に接続され、信号Φdlによりオン、オフされる。スイッチSW13はノードND11と基準電位との間に接続され、信号Φの反転信号/Φ/は反転を示すによりオン、オフされる。スイッチSW14はノードND12と基準電位との間に接続され、信号Φの反転信号/Φによりオン、オフされる。スイッチSW15はノードND13と基準電位との間に接続され、信号Φによりオン、オフされる。スイッチSW16はノードND14と基準電位との間に接続され、信号Φによりオン、オフされる。スイッチSW17は入力端子T13とノードND15との間に接続され、信号Φの反転信号/Φによりオン、オフされる。スイッチSW18は共通電位VcmとノードND15との間に接続され、信号Φによりオン、オフされる。スイッチSW19は入力端子T14とノードND15との間に接続され、信号Φの反転信号/Φによりオン、オフされる。スイッチSW20は入力端子T15とノードND16との間に接続され、信号Φの反転信号/Φによりオン、オフされる。スイッチSW21は共通電位VcmとノードND16との間に接続され、信号Φによりオン、オフされる。スイッチSW22は入力端子T16とノードND16との間に接続され、信号Φの反転信号/Φによりオン、オフされる。スイッチSW23は入力端子T13とノードND17との間に接続され、信号Φの反転信号/Φによりオン、オフされる。スイッチSW24は入力端子T14とノードND18との間に接続され、信号Φの反転信号/Φによりオン、オフされる。図4の例では、スイッチSW11,SW12,SW15,SW16,SW17,SW22がオンとなっている状態を示している。容量NC11は、スイッチSW15がオン状態のときに入力電圧Vinをサンプリングし、オフ状態のときにサンプリングした電圧VinをノードND13側に発生し、その電圧信号を出力する。容量NC12は、スイッチSW16がオン状態のときに入力電圧-Vinをサンプリングし、オフ状態のときにサンプリングした電圧-VinをノードND13側に発生し、その電圧信号を出力する。容量Cfb11,Cfb12も同様の機能を有し、サンプリングした参照電圧Vref、あるいは、-Vref、あるいは共通電圧Vcmをサンプリングし、ノードND15、ND16側に発生させる。前述したように、本第2の実施形態においては、パイプライン型AD変換器の歪み除去に本技術を適用した場合を示しており、歪み除去のための係数αは0.5としている。この場合、第2のAD変換器12Aの入力信号はアナログ的に0.5倍する必要があるが、これは、図4中の入力である容量NC11,NC12を第1のAD変換器11Aと第2のAD変換器12Aで別々の値とすれば容易に実現できる。つまり、第1のAD変換器11AにおいてはN=2とし、第2のAD変換器12AにおいてはN=1とする。また、それぞれのAD変換器11A,12Aの出力にかけ合わせる係数はα=0.5としたので、第1のAD変換器11Aの出力側の第1の乗算器14Aで掛け合される値α2=0.251/4とる。一方、第2のAD変換器12Aの出力側の第2の乗算器15Aで掛け合される値α-1=2となる。そしてこの乗算はどちらのAD変換器でも出力されたデジタルコードをビットシフトすることで実現できる。<3.第3の実施形態>図5は、本第3の実施形態に係る歪み補償機能を含むAD変換装置の構成を示す図である。本第3の実施形態に係るAD変換装置10Bが第1の実施形態のAD変換装置10と異なる点は、第1のAD変換器11Bおよび第2のAD変換器12Bとして、連続時間系のΔΣ型AD変換器を適用したことにある。本第3の実施形態に係るAD変換装置10Bは、ΔΣ型第1のAD変換器ADC111B、ΔΣ型第2のAD変換器ADC212B、第1の乗算器14B、第2の乗算器15B、および減算器16を有する。本第2の実施形態において、歪み除去のための係数αは0.25としている。したがって、第1の乗算器14Bでは、第1のAD変換器11Bの出力に1/16が掛け合されることになり、第2の乗算器15Bでは、第2のAD変換器12Bの出力に4が掛け合されることになる。図6は、図5のΔΣ型AD変換器としてのΔΣ変調器の構成例を示す回路図である。図6のΔΣ変調器30は、連続時間系2次1ビットフィードバック型ΔΣ変調器として形成されている。図6のΔΣ変調器30は、差動の入力信号を受信する回路として構成されている。図6において、Vinpは正側アナログ入力信号を、Vinmは負側アナログ信号を、Voutはデジタル出力信号をそれぞれ表している。また、Vrefp,Vrefmは第1のデジタルアナログDA変換器DAC31および第2のDA変換器DAC32の基準電圧を、Vckはクロック信号をそれぞれ表している。ΔΣ変調器30は、図6に示すように、第1のアナログ信号入力端子TVinp、第2のアナログ信号入力端子TVinm、第1の基準電圧入力端子TVrefp、第2の基準電圧入力端子TVrefm、クロック入力端子TVckを有する。また、ΔΣ変調器30は、入力抵抗NR31,NR32、デジタル信号の出力端子TVoutを有する。ΔΣ変調器30は、第1のDA変換器DAC31の第1の出力端子TVDAC1に対して接続された抵抗R37、並びに、第2の出力端子TVDAC2に対して接続された抵抗R38を有する。ΔΣ変調器30は、第2のDA変換器DAC32の第1の出力端子TVDAC3に対し接続された抵抗R35/M、並びに、第2の出力端子TVDAC4に対して接続された抵抗R36/Mを有する。ΔΣ変調器30は、第2の積分器INT32の出力部に、第1の加算器ADD31および、抵抗R33,R34を有する。第1の加算器ADD31は、抵抗R33と抵抗R37の接続点により第1端子TADD1が形成され、抵抗R34と抵抗R38の接続点により第2端子TADD2が形成されている。第2の加算器ADD32は、抵抗NR31と抵抗R36/Mの接続点により第3端子TADD3が形成され、抵抗NR32と抵抗R35/Mの接続点により第4端子TADD4が形成されている。第1の積分器INT31は、差動入出力の演算増幅器OTA31、および容量C33,C34を有する。演算増幅器OTA31は、負側入力端子反転入力端子-が第1の加算器ADD31の第1端子TADD1に接続され、正側入力端子非反転入力端子が第1の加算器ADD31の第2端子TADD2に接続されている。演算増幅器OTA31の正側出力端子が量子化器Quan31の正側入力端子に接続され、負側出力端子が量子化器Quan31の負側入力端子に接続されている。そして、演算増幅器OTA31の正側出力端子と負側入力端子間に容量C33が接続されている。演算増幅器OTA31の負側出力端子と正側出力端子間に容量C34が接続されている。第2の積分器INT32は、差動入出力の演算増幅器OTA32、および容量MC31,MC32を有する。演算増幅器OTA32は、負側入力端子反転入力端子-が第2の加算器ADD32Aの第3端子TADD3に接続され、正側入力端子非反転入力端子が第2の加算器ADD32の第4端子TADD4に接続されている。演算増幅器OTA32の正側出力端子が抵抗R33に接続され、負側出力端子が抵抗R34に接続されている。そして、演算増幅器OTA32の正側出力端子と負側入力端子間に容量MC31が接続されている。演算増幅器OTA32の負側出力端子と正側出力端子間に容量MC32が接続されている。第1のDA変換器DAC31は、図6に示すように、スイッチSW31,SW32,SW33,SW34を有する。スイッチSW31の端子aは第1の出力端子TVDAC1に接続され、端子bはスイッチSW32の端子aに接続されている。スイッチSW32の端子bは第1の基準電圧入力端子TVrefpに接続され、端子cは第2の基準電圧入力端子TVrefmに接続されている。スイッチSW33の端子aは第2の出力端子TVDAC2に接続され、端子bはスイッチSW34の端子aに接続されている。スイッチSW34の端子bは第1の基準電圧入力端子TVrefpに接続され、端子cは第2の基準電圧入力端子TVrefmに接続されている。第2のDA変換器DAC32は、図6に示すように、スイッチSW35,SW36,SW37,SW38を有する。スイッチSW35の端子aは第3の出力端子TVDAC3に接続され、端子bはスイッチSW36の端子aに接続されている。スイッチSW36の端子bは第1の基準電圧入力端子TVrefpに接続され、端子cは第2の基準電圧入力端子TVrefmに接続されている。スイッチSW37の端子aは第4の出力端子TVDAC4に接続され、端子bはスイッチSW38の端子aに接続されている。スイッチSW38の端子bは第1の基準電圧入力端子TVrefpに接続され、端子cは第2の基準電圧入力端子TVrefmに接続されている。このような構成を有する図6のΔΣ変調器30は、上述したように、連続時間系2次1ビットフィードバック型ΔΣ変調器として形成され、第1のDA変換器DAC31が2段目の帰還DA変換器の役割を有している。第1のDA変換器DAC31および第2のDA変換器DAC32は、クロック信号Vckに同期し出力電圧を発生する。第1のDA変換器DAC31および第2のDA変換器DAC32の出力電圧はΔΣ変調器30の出力デジタル信号Voutのレベルによって決定される。出力デジタル信号VoutがハイレベルHighのときは、負側基準電圧Vrefmが選択され、ΔΣ変調器30の出力を下げる向きに動作する。一方、出力デジタル信号VoutがローレベルLowのときは、正側基準電圧Vrefpが選択され、ΔΣ変調器30の出力を上昇させるように動作する。前述したように、本第3の実施形態においては、ΔΣ型AD変換器の歪み除去に本技術を適用した場合を示しており、歪み除去のための係数αは0.25としている。ΔΣADCはΔΣ変調器とデジタル回路であるデシメーションフィルタDecimationFilterを合わせたものと定義され、歪み等の非理想性はΔΣ変調器のブロックで発生する。図6のΔΣ変調器30は抵抗と容量を用いた積分器INT31,INT32を2つ用いた2次のループフィルタと1ビットの量子化器としての比較器とスイッチによって基準電圧を切り替えて帰還をかける1ビットDA変換器で構成されている。第2のΔΣAD変換器12Bにおいてα=0.25の係数を持たせる必要がある。これは入力段の抵抗NR32または積分容量MC32とDAC32の負荷抵抗R36/MをΔΣ型第1のAD変換器11BとΔΣ型第2のAD変換器12Bで違う値を用いればよい。具体的には、ΔΣ型第1のAD変換器11BにおいてN=1、M=1とすると、ΔΣ型第2のAD変換器12BにおいてはN=4とするか、もしくはM=4とすれば容易に実現できる。ぞれぞれのΔΣ型AD変換器11B,12Bの出力にかけ合わせる係数α2=0.0625とα-1=4も、前述した第2の実施形態と同様にビットシフトのみで容易に実現できる。本実施形態によれば、無線通信における受信機をはじめとし、オーディオ機器や医療計測器等に応用されるAD変換器において次のような効果を得ることができる。すなわち、AD変換器において発生する3次歪み成分を同一のAD変換器を2つ用意しそれぞれの入出力に適切な係数を掛けて差分をとることで除去し、ダイナミックレンジが歪みで制限されるAD変換器の特性を大幅に改善することができる。この手法は低電源電圧化でのAD変換器の設計において特に有効となる。<4.第4の実施形態>図7は、本第4の実施形態に係る信号処理システムの構成例を示すブロック図である。本信号処理システム100は、第1から第3の実施形態に係るAD変換装置10~10Bが適用可能な信号処理システムとして形成されている。信号処理システム100としては、通信機の受信装置の信号処理システム等が例示される。本信号処理システム100は、アナログ信号処理回路110、AD変換器130、およびデジタル信号処理回路130を含んで構成されている。信号処理システム100において、AD変換器130として、第1から第3の実施形態に係るAD変換装置10~10Bのいずれかが適用可能である。図7の信号処理システム100では、信号処理をできるだけデジタル信号処理回路130で行い、アナログ信号処理回路110の規模を小さくすることで、小型化高効率化が見込める。ここで、上記のようなシステムを実現する、すなわちアナログ信号処理回路110で行っていた信号処理をデジタル信号処理回路130で行うためには、できるだけ元の信号の情報を損なわずにAD変換することが必要になる。このため、高いSN比を持つAD変換器が必要となる。より高いSN比を実現するには、<1>分解能bit数をより高くする、<2>回路の雑音をより小さくする、という2つの条件が必要となる。また、AD変換器には高い変換速度も必要となる。これは扱う情報量がシステムの高度化に合わせて多くなってきているためである。このような条件に適合するAD変換器130の例として、パイプライン型AD変換器として機能する第2の実施形態に係るAD変換装置10Aが適用可能である。なお、上述した実施形態においては、シングル動作、差動動作のどちらでも適用可能である。"