"化合物半導体基板上に形成され、所定の間隔を隔てて互いに平行状に設けられる複数のソース電極を有するソース配線と、化合物半導体基板上に形成され、所定の間隔を隔てて互いに平行状に設けられて前記複数のソース電極に対して並列方向に交互に配置される複数のドレイン電極を有するドレイン配線と、化合物半導体基板上に形成され、少なくとも前記並列方向に互いに隣り合う前記ソース電極と前記ドレイン電極との電極間に位置する部分を有するゲート配線と、前記ゲート配線が形成される領域にて前記ゲート配線下に形成され、前記複数のソース電極と前記複数のドレイン電極との各前記電極間に独立して設けられる複数の埋め込みゲート層と、を備える、電界効果トランジスタ。前記複数の埋め込みゲート層のそれぞれは、前記ソース配線と前記ドレイン配線との間にて前記ソース電極および前記ドレイン電極が前記並列方向にオーバーラップする部分を含む前記化合物半導体基板上の動作領域の領域内に存在する部分と、前記動作領域の領域外に存在する部分とにより直線状に形成され、前記動作領域の領域外に存在する部分は、前記動作領域における動作を確保するために最低限必要な長さを有する、請求項1に記載の電界効果トランジスタ。請求項1または請求項2に記載の電界効果トランジスタを備えた半導体スイッチ回路であって、前記電界効果トランジスタのゲートに抵抗素子を介して接続される入力端子を有し、前記入力端子に入力されるスイッチング信号により動作する、半導体スイッチ回路。請求項3に記載の半導体スイッチ回路を備えた通信機器であって、前記半導体スイッチ回路の動作により、信号の経路の切替えを行う、通信機器。上述したように高周波信号に用いられる半導体スイッチに要求される重要な特性の1つに、信号の送信動作時における高調波特性高調波歪み特性がある。高調波特性は、半導体スイッチに大電力の送信信号が入力された際に、その入力された送信信号の周波数の整数倍の周波数成分として発生する高調波歪み成分を示すものである。入力された送信信号の周波数を基本周波数とし、その2倍、3倍の周波数成分がそれぞれ2次高調波、3次高調波であり、高調波歪みとなる。こうした歪み成分としての高調波歪みは、その周波数に隣接する周波数に干渉し、高調波歪みが生じる周波数を使用する他のアプリケーションへの妨害波となる。このため、高調波歪みの発生量を極力抑える必要がある。高調波を抑制するためには、オン状態にあるFETのオン抵抗の線形性を良くしたり、オフ状態のFETの耐電力特性を良くしたりする方法がある。オン状態にあるFETのオン抵抗の線形性を良くためには、一般的に、FETのサイズを大きくする方法が採られる。しかし、FETのサイズを大きくする方法は、半導体スイッチのチップサイズが大きくなるという問題を抱えている。本技術の目的は、半導体スイッチのチップサイズを大きくすることなく、高調波特性を改善することができる電界効果トランジスタ、半導体スイッチ回路、および通信機器を提供することである。本技術に係る電界効果トランジスタは、化合物半導体基板上に形成され、所定の間隔を隔てて互いに平行状に設けられる複数のソース電極を有するソース配線と、化合物半導体基板上に形成され、所定の間隔を隔てて互いに平行状に設けられて前記複数のソース電極に対して並列方向に交互に配置される複数のドレイン電極を有するドレイン配線と、化合物半導体基板上に形成され、少なくとも前記並列方向に互いに隣り合う前記ソース電極と前記ドレイン電極との電極間に位置する部分を有するゲート配線と、前記ゲート配線が形成される領域にて前記ゲート配線下に形成され、前記複数のソース電極と前記複数のドレイン電極との各前記電極間に独立して設けられる複数の埋め込みゲート層と、を備えるものである。また、本技術に係る電界効果トランジスタにおいては、好ましくは、前記複数の埋め込みゲート層のそれぞれは、前記ソース配線と前記ドレイン配線との間にて前記ソース電極および前記ドレイン電極が前記並列方向にオーバーラップする部分を含む前記化合物半導体基板上の動作領域の領域内に存在する部分と、前記動作領域の領域外に存在する部分とにより直線状に形成され、前記動作領域の領域外に存在する部分は、前記動作領域における動作を確保するために最低限必要な長さを有するものである。本技術に係る半導体スイッチ回路は、前記電界効果トランジスタを備えた半導体スイッチ回路であって、前記電界効果トランジスタのゲートに抵抗素子を介して接続される入力端子を有し、前記入力端子に入力されるスイッチング信号により動作するものである。本技術に係る通信機器は、前記半導体スイッチ回路を備えた通信機器であって、前記半導体スイッチ回路の動作により、信号の経路の切替えを行うものである。本技術によれば、半導体スイッチのチップサイズを大きくすることなく、高調波特性を改善することができる。本技術は、電界効果トランジスタ以下FETという。の動作領域チャネル領域外に引き回しの部分を有するゲート配線の配線下に形成される埋め込みゲート層のレイアウトを工夫することにより、高調波特性を改善しようとするものである。[FETの概略構成]本実施形態に係るFET1の構成について、図1および図2を用いて説明する。なお、図2は、図1におけるA-A位置の矢視部分断面図に相当する。本実施形態に係るFET1は、例えば、携帯電話器においてアンテナから送受信される高周波信号の経路の切替えのための半導体スイッチを構成するスイッチング素子として用いられる。本実施形態に係るFET1は、JPHEMTとして構成されるものである。ただし、本技術は、JPHEMTのほか、HEMT、PHEMT等、FET全般に広く適用可能な技術である。本実施形態のFET1は、例えばGaAs等の化合物半導体により形成される化合物半導体基板2を用いて構成されるものである。図1および図2に示すように、FET1は、化合物半導体基板2上に形成される積層構造を介して、化合物半導体基板2上に形成されるソース配線3、ドレイン配線4、およびゲート配線5を備える。ソース配線3は、複数のソース電極6を有し、ドレイン配線4は、複数のドレイン電極7を有する。また、FET1は、ゲート配線5の下側化合物半導体基板2側に形成される埋め込みゲート層8を備える。図2に示すように、FET1は、化合物半導体基板2上に形成される積層構造として、化合物半導体基板2側から順に、バッファ層11、下部障壁層12、チャネル層13、および上部障壁層14を有する。これらの各層は、化合物半導体基板2上において順次エピタキシャル成長により形成される。また、下部障壁層12とチャネル層13、及びチャネル層13と上部障壁層14の各層間は、ヘテロ接合により接合されている。バッファ層11は、結晶成長性を良くするために化合物半導体基板2上に形成されるものである。バッファ層11は、アンドープであることが好ましいが、十分に低い濃度の不純物が添加されたものであってもよい。下部障壁層12は、下部ドーピング層12aと、下部ドーピング層12a上に形成される下部スペーサ層12bとからなる。下部ドーピング層12aは、例えば、n型不純物が添加されたAlGaAsアルミニウムガリウムヒ素により形成され、下部スペーサ層12bは、例えば、アンドープAlGaAsにより形成される。チャネル層13は、例えば、アンドープInGaAsインジウムガリウムヒ素により形成される。チャネル層13は、ソース電極6とドレイン電極7との間の電流路として機能する。上部障壁層14は、上部スペーサ層14aと、上部スペーサ層14a上に形成される上部ドーピング層14bと、上部ドーピング層14b上に形成される拡散層14cとからなる。上部スペーサ層14aは、例えば、アンドープAlGaAsにより形成され、上部ドーピング層14bは、例えば、n型不純物が添加されたAlGaAsにより形成される。拡散層14cは、例えば、n型不純物が添加されたAlGaAsにより形成される。拡散層14cの不純物濃度は、下部ドーピング層12aおよび上部ドーピング層14bの不純物濃度よりも低い。また、図2に示すように、上部障壁層14上における所定の位置には、所定の間隔を隔ててキャップ層15a,15bが形成されている。キャップ層15a,15bが形成された状態の上部障壁層14上には、キャップ層15a,15bの部分を含み、絶縁膜16が形成されている。つまり、絶縁膜16により、上部障壁層14および上部障壁層14上に形成されたキャップ層15a,15bの表面が覆われている。キャップ層15a,15bは、例えば、n型不純物としてシリコンが添加されたGaAsにより形成される。絶縁膜16は、例えば、Si3N4窒化ケイ素により形成される。キャップ層15a,15b上に、ソース電極6およびドレイン電極7が形成される。図2では、左側のキャップ層15a上にソース電極6が形成され、右側のキャップ層15b上にドレイン電極7が形成されている。絶縁膜16のキャップ層15a上の部分には、キャップ層15a上にソース電極6を形成するための開口16aが形成されている。ソース電極6は、キャップ層15a上において、絶縁膜16の開口16aを介して表面に露出した状態で形成される。同様にして、絶縁膜16のキャップ層15b上の部分にはドレイン電極7を形成するための開口16bが形成されており、ドレイン電極7は、キャップ層15b上において開口16bを介して表面に露出した状態で形成される。また、上部障壁層14上において、ソース電極6とドレイン電極7との間、つまりキャップ層15aとキャップ層15bとの間には、ゲート配線5が形成されている。絶縁膜16には、上部障壁層14上にゲート配線5を形成するための開口16cが形成されている。ゲート配線5は、上部障壁層14上において、絶縁膜16の開口16cを介して表面に露出した状態で形成される。ソース電極6およびドレイン電極7は、例えば、AuGe金ゲルマニウム、Niニッケル、およびAu金が順次積層されることにより形成される。ソース電極6とキャップ層15aとの間、およびドレイン電極7とキャップ層15bとの間は、それぞれオーミックコンタクトがとられている。ゲート配線5は、例えば、Tiチタン、Ptプラチナ、およびAuが順次積層されることにより形成される。以上のように、上部障壁層14上においては、所定の間隔を隔てて設けられるキャップ層15a,15b上に、絶縁膜16を介してソース電極6およびドレイン電極7がそれぞれ形成され、ソース電極6とドレイン電極7との間に、絶縁膜16を介してゲート配線5が形成される。絶縁膜16により、ソース電極6とゲート配線5との間、およびゲート配線5とドレイン電極7との間の絶縁が確保される。また、上部障壁層14の拡散層14c内におけるゲート配線5の直下に、埋め込みゲート層8が形成される。埋め込みゲート層8の上側は、ゲート配線5の下側に接触している。埋め込みゲート層8は、ゲート配線5と拡散層14cとの間に位置し、例えば、p型不純物であるZn亜鉛が拡散層14cの一部に拡散したp型領域として形成される。この埋め込みゲート層8に対して、ゲート配線5は、埋め込みゲート層8の取出し電極として機能する。なお、上部障壁層14上に形成されるキャップ層15a,15bは、拡散層14cにおいて埋め込みゲート層8が形成される位置を避けた位置に形成される。FET1における配線レイアウト配線パターンについて、図1を用いて説明する。なお、以下の説明では、便宜上、図1における上下左右を、FET1における平面視での上下左右に対応させる。図1に示すように、FET1が備えるソース配線3およびドレイン配線4は、化合物半導体基板2の板面方向視に相当するFET1の平面視において、いずれも櫛状のパターン形状を有する。ソース配線3は、化合物半導体基板2上に、上述したようなバッファ層11等を含む積層構造を介して形成され、所定の間隔を隔てて互いに平行状に設けられる複数のソース電極6を有する。ソース配線3は、左右方向に沿って帯状に形成される配線部21と、配線部21から上側に向けて上下方向に沿って短冊状に形成される複数のソース電極6とを有する。複数のソース電極6は、左右方向に所定の間隔を隔てて互いに平行状に形成される。本実施形態のFET1は、4本のソース電極6を有する。ソース配線3の配線部21は、図示せぬ電極パッドに接続されており、この電極パッドに印加された電圧が、配線部21を介して各ソース電極6に印加される。なお、ソース電極6の下には、化合物半導体基板2にオーミックコンタクトするオーミック金属層AuGe/Ni/Auにより短冊状の電極が形成される。ドレイン配線4は、化合物半導体基板2上に、上述したようなバッファ層11等を含む積層構造を介して形成され、所定の間隔を隔てて互いに平行状に設けられて複数のソース電極6に対して並列方向に交互に配置される複数のドレイン電極7を有する。ドレイン配線4は、左右方向に沿って帯状に形成される配線部22と、配線部22から下側に向けて上下方向に沿って短冊状に形成される複数のドレイン電極7とを有する。複数のドレイン電極7は、左右方向に所定の間隔を隔てて互いに平行状に形成される。本実施形態のFET1は、4本のドレイン電極7を有する。ドレイン配線4の配線部22は、図示せぬ電極パッドに接続されており、この電極パッドに印加された電圧が、配線部22を介して各ドレイン電極7に印加される。なお、ドレイン電極7の下には、化合物半導体基板2にオーミックコンタクトするオーミック金属層により短冊状の電極が形成される。ソース配線3およびドレイン配線4の両配線は、櫛状のパターン形状における櫛歯部分となるソース電極6およびドレイン電極7を互いに対向させ、互いの櫛歯部分同士が噛み合ったような態様に形成される。これにより、ソース配線3とドレイン配線4との間で、ソース電極6とドレイン電極7とが左右方向並列方向に交互に配置された状態となる。ゲート配線5は、ソース配線3とドレイン配線4との間に形成される。ゲート配線5は、互いに対向するソース電極6とドレイン電極7との間を縫うように蛇行した形状に配される、いわゆるミアンダ型の配線である。ゲート配線5は、上下方向に沿って形成される直線部5aと、隣り合う直線部5a同士を交互に上下いずれかの端部で接続する引き回し部5bとを有し、これら直線部5aおよび引き回し部5bが左右方向に交互に連続するように形成される。直線部5aは、上下方向に沿って形成されるソース電極6とドレイン電極7との間に位置する。引き回し部5bは、ソース電極6またはドレイン電極7の先端部と、ドレイン配線4の配線部22またはソース配線3の配線部21との間に位置する。本実施形態では、ソース電極6の左右両側に位置する直線部5aは、上側の端部同士が引き回し部5bによって接続され、ドレイン電極7の左右両側に位置する直線部5aは、下側の端部同士が引き回し部5bによって接続される。このように、ゲート配線5は、化合物半導体基板2上に、上述したようなバッファ層11等を含む積層構造を介して形成され、並列方向左右方向に互いに隣り合うソース電極6とドレイン電極7との電極間に位置する部分である直線部5aを有する。そして、ゲート配線5は、ソース電極6とドレイン電極7との電極間に直線部5aを有しながら引き回し部5bによって連続的に形成される。以上のような構成を備えるFET1は、図1において破線で囲む領域で示すように、動作領域30を有する。動作領域30は、不純物領域であり、所定のチャネル幅W1を有するチャネル領域として規定される。動作領域30には、ソース電極6、ゲート配線5の直線部5a、ドレイン電極7、およびゲート配線5の直線部5aが、左右方向に所定の間隔を隔てて順に繰り返し存在する。本実施形態のFET1においては、図1に示すように、動作領域30に、それぞれ4本のソース電極6およびドレイン電極7が存在するとともに、ゲート配線5の直線部5aが各電極間の7箇所に存在する。そして、4本のソース電極6は、動作領域30の下側の領域外においてソース配線3の配線部21に接続され、4本のドレイン電極7は、動作領域30の上側の領域外においてドレイン配線4の配線部22に接続されている。このように、本実施形態のFET1では、動作領域30は、ソース配線3とドレイン配線4との間にてソース電極6およびドレイン電極7が並列方向左右方向にオーバーラップする部分を含む化合物半導体基板2上の領域である。ここで、ソース電極6およびドレイン電極7がオーバーラップする部分とは、複数のソース電極6および複数のドレイン電極7が櫛歯部分として上下方向に噛み合った状態となることで、ソース電極6およびドレイン電極7が左右方向に重なって交互に存在する部分である。[FETの詳細構成]本実施形態のFET1の詳細構成について、図3を用いて説明する。FET1においては、上述したように、ゲート配線5の下に埋め込みゲート層8が存在する。なお、図3では、本来はゲート配線5の下側化合物半導体基板2側に存在する埋め込みゲート層8を、便宜上、実線で示している。埋め込みゲート層8は、上述したようにソース配線3とドレイン配線4との間で蛇行した形状に配されるゲート配線5の配線形状以下ゲート配線形状という。に対して部分的に設けられる。具体的には、埋め込みゲート層8は、ゲート配線形状に対して、ソース電極6とドレイン電極7との間に存在する部分に対応して設けられる。つまり、本実施形態では、埋め込みゲート層8は、ゲート配線5がソース電極6とドレイン電極7との間に有する各直線部5aに対応して設けられる。これにより、埋め込みゲート層8は、一体的に連続するゲート配線形状に対して、非連続な複数の層部分として形成される。したがって、上記のとおりゲート配線5の直線部5aが各電極間の7箇所に存在する本実施形態のFET1においては、埋め込みゲート層8は、各直線部5aに対応して7箇所に設けられる。言い換えると、埋め込みゲート層8は、ゲート配線形状に対して、各直線部5aに対応する部分にのみ設けられ、直線部5a同士を繋ぐ引き回し部5bに対応する部分には形成されない。このように埋め込みゲート層8がゲート配線5の直線部5aの部分に対応して設けられることにより、埋め込みゲート層8は、主に動作領域30の領域内に存在することとなる。そして、動作領域30の領域外のゲート配線5の部分、つまり動作領域30の上下両側の領域外のゲート配線5の部分破線楕円B1,B2で示す部分参照では、埋め込みゲート層8は、動作領域30の領域内に存在する部分に対して極めて小さい部分として存在する。以上のように、FET1が備える複数の埋め込みゲート層8は、ゲート配線5が形成される領域にてゲート配線5下に形成され、複数のソース電極6と複数のドレイン電極7との各電極間に独立して設けられる。ここで、埋め込みゲート層8について、各電極間に独立して設けられるとは、直線部5aおよび引き回し部5bによって蛇行した状態で連続的に形成されるゲート配線5に対して、埋め込みゲート層8は、ゲート配線形状のように蛇行することなく、各直線部5aに対応する部分に部分的に非連続に設けられることを意味する。埋め込みゲート層8のレイアウトについて、より詳細に説明する。上記のとおり主に動作領域30の領域内に存在する複数の埋め込みゲート層8のそれぞれは、ゲート配線5の直線部5aに沿って、動作領域30の領域内に存在する部分である領域内側部8aと、動作領域30の領域外に存在する部分である領域外側部8bとにより直線状に形成される。図3に示すように、各埋め込みゲート層8は、ソース配線3とドレイン配線4との間に形成される動作領域30に対して、動作領域30内に存在する領域内側部8aと、この領域内側部8aの上下における動作領域30外に存在する領域外側部8bとを有する。そして、埋め込みゲート層8の領域外側部8bは、FET1の動作に問題がない長さ、つまり動作領域30における動作を確保するために最低限必要な長さを有する。すなわち、図3に示すように、ゲート配線5の直線部5aに沿って上下方向に直線状に形成される埋め込みゲート層8は、上下方向の寸法である長さL1の領域内側部8aと、長さL2の領域外側部8bをと有し、領域外側部8bの長さL2が、動作領域30における動作を確保するために最低限必要な長さに設定される。なお、領域内側部8aの長さL1は、チャネル幅W1に一致する。埋め込みゲート層8の領域外側部8bの長さL2は、領域内側部8aの長さL1との比較において十分に短い。つまり、埋め込みゲート層8の領域外側部8bは、主に動作領域30内に存在する埋め込みゲート層8において、動作領域30から上側または下側にわずかに外に出る極めて短い部分である。例えば、埋め込みゲート層8の領域内側部8aの長さL1が50μm程度である場合、埋め込みゲート層8の領域外側部8bの長さL2は、0.5μm程度に設定される。ただし、埋め込みゲート層8の領域外側部8bの長さL2の値は、特に限定されず、動作領域30における動作を確保するために必要な長さとして適宜設定される。以上のような構成を備える本実施形態のFET1によれば、半導体スイッチのチップサイズを大きくすることなく、高調波特性を改善することができる。このことは、本実施形態のFET1においては、動作領域30の領域外に埋め込みゲート層8が存在することが原因で生じるリーク電流を極力抑制することができることに基づく。このような効果が得られることについて、本実施形態のFET1に対する比較例であるFET100を用いて説明する。なお、比較例のFET100において、本実施形態のFET1と共通する構成には同一の符号を用いて適宜説明を省略する。図4に、比較例のFET100の構成を示す。比較例のFET100は、埋め込みゲート層108が動作領域30の領域外において比較的多く形成されている点で、本実施形態のFET1と異なる。なお、図4では、図3と同様に、本来はゲート配線5の下側化合物半導体基板2側に存在する埋め込みゲート層108を、便宜上、実線で示している。図4に示すように、比較例のFET100においては、埋め込みゲート層108が、ゲート配線形状に沿って蛇行した形状に連続的に形成されている。したがって、比較例のFET100においては、埋め込みゲート層108は、ゲート配線5の直線部5aの部分に加えて、直線部5a同士を連続させる引き回し部5bの部分にも形成されている。これにより、比較例のFET100では、動作領域30の領域外に存在する引き回し部5bの部分においても埋め込みゲート層108が存在し、ゲート配線形状に沿って連続的に形成されている。一般的に、FETは、例えば複数段に直列に接続されて、スイッチング素子を構成する。この複数のFETにより構成されるスイッチング素子は、例えば、FET1においてソース配線3とドレイン配線4とが対向する方向上下方向に直列的に隣接配置されて、半導体スイッチ回路を構成する。そして、半導体スイッチ回路において上下方向に隣接するスイッチング素子同士は、オン状態とオフ状態とが交互に切り換えられる。このような構成の半導体スイッチ回路において、上述したような比較例のFET100が用いられた場合、次のような現象が発生することがある。図4に示すように、半導体スイッチ回路においては、例えば、あるスイッチング素子を構成するFET100Aに対して、上下方向の一側図4では下側に、FET100Aとは異なるスイッチング素子を構成するFET100Bが隣接する。このように、互いに異なるスイッチング素子を構成するFET100A,100Bが上下方向に隣接すると、スイッチング素子のオンオフ状態により、隣接するFET100A,100B間において、所定の経路を伝播する高周波信号が漏れる場合がある。例えば、比較例のFET100がハイパワーで使用される場合、オフ側となるスイッチング素子において高周波信号が漏れるという現象が生じる。このように高周波信号が漏れる現象は、比較例のFET100においては、埋め込みゲート層108が動作領域30の領域外の引き回し部5bの部分に存在することに起因する。そして、高周波信号が漏れることは、リーク電流を生じさせ、このリーク電流が、2次高調波、3次高調波等の高調波を発生させる原因となり、高調波特性を劣化させる。この点、本実施形態のFET1によれば、動作領域30の領域外において存在する埋め込みゲート層8が、必要最低限の長さの領域外側部8bのみであることから、例えば上述したように異なるスイッチング素子を構成するFET1同士が隣接した状態において、高周波信号が漏れるという現象が抑制される。これにより、FET1からのリーク電流が抑制され、高調波特性が大幅に改善される。そして、本実施形態のFET1によれば、FETとしてのサイズを大きくすることなく高調波の発生を抑制することができるので、半導体スイッチのチップサイズの大型化を招くことがない。以上説明した本実施形態のFET1は、互いに噛み合った状態となるソース電極6およびドレイン電極7をそれぞれ4本有する構成であるが、ソース電極6およびドレイン電極7の本数等は本実施形態に限定されるものではない。例えば、図5に示すように、ソース配線3が3本のソース電極6を有し、ドレイン配線4が2本のドレイン電極7を有する構成等であってもよい。また、本実施形態のFET1においては、ゲート配線5は、いわゆるミアンダ型の配線であるが、例えば図6に示すように、櫛型の配線として形成されてもよい。この場合、ゲート配線5は、ソース配線3またはドレイン配線4の下側化合物半導体基板2側に形成され、ソース配線3またはドレイン配線4との間に窒化膜等を介して交差する。図6に示す例では、ゲート配線5は、左右方向に直線状に形成される引き回しの部分である基部5cと、この基部5cから下側に向けて所定の間隔を隔てて互いに平行状に設けられる櫛歯部分となる複数の直線部5dとを有し、櫛型に形成される。そして、ゲート配線5は、基部5cの部分において、平面視でドレイン配線4と交差する部分を有する符号C1,C2,C3参照。このように、ゲート配線5は、ソース電極6とドレイン電極7との電極間に位置する部分である直線部5dを有しながら基部5cによって櫛型の配線として連続的に形成されてもよい。[半導体スイッチ回路の構成]本実施形態のFET1の適用例としての半導体スイッチ回路の一実施形態であるスイッチ回路50の構成について、図7を用いて説明する。なお、本実施形態では、FET1をSPSTSinglePoleSingleThrow回路に適用した例について説明する。図7に示すように、本実施形態のスイッチ回路50は、入力端51とグランド端52との間に配置された短絡回路であるShunt回路53と、入力端51と出力端54との間に配置されたSeries回路55とを有する。Shunt回路53は、直列に接続される4個の4段のFET11A1,1A2,1A3,1A4と、これらの各FET1のゲートに接続される抵抗素子56a,56b,56c,56dとから構成されている。Series回路55は、直列に接続される4個4段ののFET11B1,1B2,1B3,1B4と、これらの各FET1のゲートに接続される抵抗素子57a,57b,57c,57dとから構成されている。なお、Shunt回路53およびSeries回路55が有するFET1の個数は限定されない。Shunt回路53においては、各FET11A1,1A2,1A3,1A4のゲートに、抵抗素子56a,56b,56c,56dを介して、スイッチング信号の入力端子58が、4個のFET1で共通に接続されている。Series回路55においては、各FET11B1,1B2,1B3,1B4のゲートに、抵抗素子57a,57b,57c,57dを介して、スイッチング信号の入力端子59が、4個のFET1で共通に接続されている。以上のような構成のスイッチ回路50は、入力端子58,59に印加される電圧に応じて、以下のように動作する。入力端子58に規定値以下の電圧以下オン電圧という。が印加されると、Shunt回路53の各FET11A1,1A2,1A3,1A4がオン状態となり、入力端51とグランド端52とが導通する。また、入力端子58に規定値よりも十分に低い電圧以下オフ電圧という。が印加されると、Shunt回路53の各FET11A1,1A2,1A3,1A4がオフ状態となり、入力端51とグランド端52とが非導通状態となる。これにより、スイッチ回路50はオフ状態となり、入力端51と出力端54とが導通する。一方、入力端子59にオン電圧が印加されると、Series回路55の各FET11B1,1B2,1B3,1B4がオン状態となり、入力端51と出力端54とが導通する。また、入力端子59にオフ電圧が印加されると、Series回路55の各FET11B1,1B2,1B3,1B4がオフ状態となり、入力端51と出力端54とが非導通状態となる。これにより、スイッチ回路50はオン状態となる。スイッチ回路50がオン状態のときには、Shunt回路53のFET11A1,1A2,1A3,1A4が容量成分となり、Series回路55のFET11B1,1B2,1B3,1B4が抵抗成分となる。スイッチ回路50がオフ状態のときは、Series回路55の各FET11B1,1B2,1B3,1B4において、Shunt回路53により高周波信号がグランド端52共通電位に逃げ、入力端51と出力端54との間の高周波絶縁が確保される。以上のように、本実施形態のFET1を備えるスイッチ回路50は、FET1のゲートに抵抗素子を介して接続される入力端子58,59を有し、入力端子58,59に入力されるスイッチング信号により動作する。本実施形態のスイッチ回路50によれば、半導体スイッチのチップサイズを大きくすることなく、高調波特性を改善することができる。[携帯電話器の構成]本実施形態のFET1の適用例としての通信機器の一実施形態である携帯電話器70の構成について、図8を用いて説明する。本実施形態の携帯電話器70は、上述したスイッチ回路50を半導体スイッチ回路として備える。図8に示すように、本実施形態の携帯電話器70は、高周波信号である電波の送受信を行うアンテナ71と、2個のスイッチ回路5050A,50Bと、デュプレクサ72と、WCDMAシステム73と、GSM登録商標システム74とを備える。携帯電話器70は、WCDMAおよびGSM登録商標のいずれかの周波数バンドを利用して、情報の送受信を行う。携帯電話器70において、WCDMAシステム73は、アンテナ71に対して、2個のスイッチ回路50のうちの一方のスイッチ回路50A、およびデュプレクサ72を介して接続される。また、GSM登録商標システム74は、アンテナ71に対して、一方のスイッチ回路50A、および他方のスイッチ回路50Bを介して接続される。一方のスイッチ回路50Aは、アンテナ71と、デュプレクサ72および他方のスイッチ回路50Bとの間に設けられ、WCDMAおよびGSM登録商標のいずれの周波数バンドを利用するかを切り換えるシステム切替器として機能する。つまり、スイッチ回路50Aの動作により、情報の送受信を行うシステムをWCDMAシステム73およびGSM登録商標システム74のいずれかに切り替えるための、信号の経路の切替えが行われる。デュプレクサ72は、異なる周波数帯域を持つフィルタを備え、信号の送信経路と受信経路を電気的に分離する機能を有する。デュプレクサ72は、アンテナ71から受信した信号を受信信号S1としてWCDMAシステム73に伝達し、WCDMAシステム73が送信する送信信号S2をアンテナ71に伝達させる。他方のスイッチ回路50Bは、一方のスイッチ回路50AとGSM登録商標システム74との間に設けられ、GSM登録商標システム74の送受信切替器として機能する。つまり、スイッチ回路50Bの動作により、アンテナ71からの受信信号S3のGSM登録商標システム74による受信と、GSM登録商標システム74からの送信信号S4の送信とを切り替えるための、信号の経路の切替えが行われる。以上のように、本実施形態のスイッチ回路50A,50Bを備える携帯電話器70は、スイッチ回路50A,50Bの動作により、信号の経路の切替えを行う。本実施形態の携帯電話器70によれば、携帯電話器70が備える半導体スイッチのチップサイズの面から、装置の大型化を招くことなく、高調波特性を改善することができる。なお、本実施形態のスイッチ回路50を備える通信機器としては、携帯電話器のほか、例えば、携帯情報端末PDAや無線LAN機器などが挙げられる。[高調波特性の評価結果例]図9および図10に、本実施形態のFET1の構成を用いた半導体スイッチ以下本実施形態に係る半導体スイッチという。および比較例のFET100の構成を用いた半導体スイッチ以下比較例の半導体スイッチという。の高調波特性の評価結果の一例を示す。なお、本評価は、FETが半導体スイッチにおいてSeries回路を構成する場合についてのものである。また、本評価では、基本周波数を1.95GHzとした。図9は、本実施形態に係る半導体スイッチおよび比較例の半導体スイッチの、オン状態での入力パワー[dBm]と2次高調波2ndHarmonics[dBm]との関係を示すグラフである。図9において、四角形状で測定点を示すグラフが本実施形態に係る半導体スイッチについてのグラフであり、ひし形形状で測定点を示すグラフが比較例の半導体スイッチについてのグラフである。この点、図10に示すグラフについても同様である。図9に示すグラフからわかるように、本実施形態に係る半導体スイッチと比較例の半導体スイッチとで、入力パワーの上昇にともなう2次高調波の出力の上昇の態様はほぼ同じであるものの、本実施形態に係る半導体スイッチの方が、比較例の半導体スイッチよりも、2次高調波の出力が低減している。具体的には、本評価では、同じ入力パワーで比較した場合、本実施形態の半導体スイッチによれば、比較例の半導体スイッチに対して、2次高調波の出力について、約3.5dBmの改善を確認することができた。図10は、本実施形態に係る半導体スイッチおよび比較例の半導体スイッチの、オン状態での入力パワー[dBm]と3次高調波3rdHarmonics[dBm]との関係を示すグラフである。3次高調波についても、2次高調波の場合と同じような評価結果が得られた。すなわち、図10に示すグラフからわかるように、本実施形態に係る半導体スイッチと比較例の半導体スイッチとで、入力パワーの上昇にともなう3次高調波の出力の上昇の態様はほぼ同じであるものの、本実施形態に係る半導体スイッチの方が、比較例の半導体スイッチよりも、3次高調波の出力が低減している。具体的には、本評価では、同じ入力パワーで比較した場合、本実施形態の半導体スイッチによれば、比較例の半導体スイッチに対して、3次高調波の出力について、約3.5dBmの改善を確認することができた。以上のように、本評価結果により、本実施形態のFET1が用いられることで、比較例のFET100に対して、2次高調波および3次高調波を抑制することができ、高調波特性の改善を図ることができることが実証された。"