"並列演算が可能なN個のプロセッサと、前記N個のプロセッサによる並列演算毎に、夫々の演算結果て出力するM個のカウンタと、前記M個のカウンタの出力をカウンタ毎に累積して記憶するヒストグラムカウンタ回路とを有する並列演算装置。請求項1において、前記M個のカウンタは、前記夫々の演算結果が属するM種類のヒストグラム値毎のデータ個数をヒストグラム値毎に計数して出力する並列演算装置。請求項1において、前記並列演算装置は、前記夫々の演算結果がM種類のヒストグラム値の何れに属するかを示すためのM種類の種別信号を生成するN個の信号生成回路を更に有し、前記M個のカウンタは、前記N個の信号生成回路から出力される種別信号を種類別に入力して計数することにより、前記N個のプロセッサによる並列演算毎に夫々の演算結果が属するM種類のヒストグラム値毎のデータ個数を取得する並列演算装置。請求項3において、前記信号生成回路は、対応するプロセッサの演算結果に対して、ヒストグラム値に対応するM種類の種別信号を生成し、入力した演算結果に対応するヒストグラム値の種別信号を論理値1とし、入力した演算結に非対応のヒストグラム値の種別信号を論理値0として出力する並列演算装置。請求項3において、前記ヒストグラムカウンタ回路は、前記M個のカウンタ毎に設けられた加算回路及びレジスタを有し、前記加算回路は対応するカウンタの出力と対応するレジスタが保持する値とを加算し、前記レジスタは対応する加算回路の出力を受けて記憶する並列演算装置。請求項3において、前記M種類のヒストグラム値は、画素が採り得る階調度である並列演算装置。並列演算が可能なN個のプロセッサと、前記N個のプロセッサによる並列演算毎に、夫々の演算結果に基づいてM種類に分類されたデータの各々の度数を計数し、その計数値を前記並列演算のK回単位で累積し、累積タイミングが相互にずらされるM個のカウンタとを有する並列演算装置。請求項7において、前記M個のカウンタは、前記夫々の演算結果が属するM種類のヒストグラム値毎のデータ個数をヒストグラム値毎に計数し、その計数値を前記並列演算のK回単位で累積し、前記並列演算装置は、前記M個のカウンタをK個単位で分割したJ個の各グループから順次1個づつ選択された前記カウンタの出力をカウンタ毎に累積して記憶するK個の記憶領域をそれぞれ備えたJ個のメモリを更に有する並列演算装置。請求項7において、前記並列演算装置は、前記夫々の演算結果がM種類のヒストグラム値の何れに属するかを示すためのM種類の種別信号を生成するN個の信号生成回路を更に有し、前記M個のカウンタは、前記N個の信号生成回路から出力される種別信号を種類別に入力して計数し、その計数値を前記並列演算のK回単位で累積し、前記並列演算装置は、前記M個のカウンタをK個単位で分割したJ個の各グループから順次1個づつ前記カウンタの出力を選択するカウンタセレクタと、前記カウンタセレクタで選択された前記カウンタの出力をカウンタ毎に累積して記憶するK個の記憶領域をそれぞれ備え、前記カウンタの出力選択に同期して前記記憶領域が選択されるJ個のメモリとを更に有する並列演算装置。請求項9において、前記信号生成回路は、対応するプロセッサの演算結果に対して、ヒストグラム値に対応するM種類の種別信号を生成し、入力した演算結果に対応するヒストグラム値の種別信号を論理値1とし、入力した演算結果に非対応のヒストグラム値の種別信号を論理値0として出力する並列演算装置。請求項10において、前記カウンタは、N個の信号生成回路から対応する一種類の種別信号を入力して計数するビットカウンタと、加算回路及び累積バッファとを有し、前記並列演算のK回単位で、前記ビットカウンタの出力と前記累積バッファが保持する値とを前記加算回路で加算して、その加算結果を前記累積バッファに累積する並列演算装置。請求項10において、前記カウンタは、前記並列演算のK回単位で、N個信号生成回路から対応する一種類の種別信号を入力して保持する入力バッファと、前記並列演算のK回単位で、前記入力バッファが保持する種別信号を計数して出力するビットカウンタとを更に有する並列演算装置。請求項9において、前記M種類のヒストグラム値は、画素が採り得る階調度である並列演算装置。並列演算装置と、前記並列演算装置を制御する中央処理装置とを有するマイクロコンピュータであって、前記並列演算装置は、並列演算が可能なN個のプロセッサと、前記N個のプロセッサによる並列演算毎に、夫々の演算結果がM種類のヒストグラム値の何れに属するかを示すためのM種類の種別信号を生成するN個の信号生成回路と、前記N個の信号生成回路から出力される種別信号を種類別に入力して計数することにより、前記N個のプロセッサによる並列演算毎に夫々の演算結果が属するM種類のヒストグラム値毎のデータ個数を取得するM個のカウンタと、前記M個のカウンタ毎にその出力を累積して記憶するヒストグラムカウンタ回路とを有するマイクロコンピュータ。請求項14において、前記並列演算装置と前記中央処理装置とが共通の半導体基板に形成されて成るマイクロコンピュータ。本発明者は複数個のプロセッサによって並列的に処理されたデータを並列的に入力して処理を行うことによって高速にヒストグラムを算出することについて検討した。しかしながら、特許文献1乃至4の何れにおいても、並列的に入力されるデータに対してヒストグラムを生成する処理には対応する事ができない。特許文献5の場合には、並列的に入力されるデータに対してヒストグラムを生成する処理を行うことはできるが、プロセッサの数分だけサブヒストグラム用のメモリ領域を用意しなければならない。要する。プロセッサ数をN,ビン数をM、1個のビンの最大度数を32ビットとすると、サブヒストグラム用のメモリ領域にはN×M×32ビット分の記憶容量が必要になる。その上、夫々のサブヒストグラム用のメモリ領域に蓄積されたサブヒストグラムのデータを加算しなければならず、その加算処理が全体の処理時間を増加させる要因になる。非特許文献1の場合は、入力データのパタ-ンによって処理時間が異なる。例えば、画像の輝度値のヒストグラムを取得する場合、処理時間が最悪になるケ-スは画像の輝度値が全て同じ場合である。夫々のプロセッサは1クロックで1個のビンに対するヒストグラムの度数の更新を行うことができるものとし、このときのプロセッサ数をNとすると、各プロセッサがビンの更新処理を行う順番が来るまで処必ずNクロック待たされることになり処理時間がかかる。本発明の目的は、並列的に入力されるデータに対処してヒストグラムの度数データを生成することができ、ヒストグラムの度数データを生成する処理時間をその入力データにおけるヒストグラム値の分布状況に依存せず、更にはヒストグラムの度数データを累積するために用いる記憶領域を少なくすることができる並列演算装置及びマイクロコンピュータを提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、複数のプロセッサによる並列的な演算結果に対して、演算結果の種別毎にそのデータ数を並列的に計数する複数のカウンタを有し、夫々のカウンタの計数値を累積してヒストグラムの度数とするヒストグラムカウンタ回路を備える。上記複数のカウンタを設ける事で演算結果の並列な入力に対応できる。それ故に、前記ヒストグラムカウンタ回路においてカウンタの計数値を累積するために必要なメモリ領域は、従来のサブヒストグラムを形成する場合に必要とされるメモリ領域に比べて小さくすることができ、更に、複数のプロセッサが予め決められた順序にしたがってヒストグラムの度数を更新するという直列的な処理に比べてヒストグラムの度数の更新に至るまで並列的な演算結果に対して並列的に処理を進めることができるから、処理するデ-タの分布に関わらずヒストグラムを形成する処理を一定時間で完了することができる。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、並列的に入力されるデータに対処してヒストグラムの度数データを生成することができ、ヒストグラムの度数データを生成する処理時間をその入力データにおけるヒストグラム値の分布状況に依存せず、更にはヒストグラムの度数データを累積するために用いる記憶領域を、サブヒストグラムを使う手法に比べて少なくすることができる。1.実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。1<N個の並列演算結果からM種類のヒストグラム値毎のデータ個数を生成>本発明の代表的な実施の形態に係る並列演算装置103は、並列演算が可能なN個のプロセッサ100-1~100-Nと、前記N個のプロセッサによる並列演算毎に、夫々の演算結果が属するM種類のヒストグラム値毎のデータ個数をヒストグラム値毎に計数して出力するM個のカウンタ303-1~303-Mと、前記M個のカウンタの出力をカウンタ毎に累積して記憶するヒストグラムカウンタ回路304,106と、を有する。これによれば、上記複数のカウンタを設ける事でN個のそれぞれのプロセッサによる演算結果の並列な入力に対応できる。それ故に、前記ヒストグラムカウンタ回路において前記カウンタの計数値を累積するために必要なヒストグラムカウンタ回路におけるメモリ領域は、従来のサブヒストグラムを形成する場合に必要とされるメモリ領域に比べて小さくすることができる。更に、ヒストグラムの度数の更新に至るまで並列的な演算結果に対して並列的に処理を進めることができるから、複数のプロセッサが予め決められた順序にしたがってヒストグラムの度数を更新するという直列的な処理に比べると、処理するデ-タの分布に関わらずヒストグラムを形成する処理を一定時間で完了することができる。2<N個の並列演算結果からM種類のヒストグラム値毎のデータ個数を生成>本発明の更に具体的な実施の形態に係る並列演算装置103は、並列演算が可能なN個のプロセッサ100-1~100-Nと、前記N個のプロセッサによる並列演算毎に、夫々の演算結果がM種類のヒストグラム値の何れに属するかを示すためのM種類の種別信号を生成するN個の信号生成回路302-1~302Nと、前記N個の信号生成回路から出力される種別信号を種類別に入力して計数することにより、前記N個のプロセッサによる並列演算毎に夫々の演算結果が属するM種類のヒストグラム値毎のデータ個数を取得するM個のカウンタ301-1~3011-Mと、前記M個のカウンタ毎にその出力を累積して記憶するヒストグラムカウンタ回路304,106と、を有する。これによれば、項1と同様の作用効果を奏する。更に、N個の信号生成回路のそれぞれが対応する演算結果に対してM種類の種別信号を生成してM個の各カウンタに分配するから、M個のカウンタによるヒストグラム値毎のデータ個数の計数処理を容易に並列化して実行する事ができるようになる。3<信号生成回路>項2の並列演算装置において、前記信号生成回路は、対応するプロセッサの演算結果に対して、ヒストグラム値に対応するM種類の種別信号を生成し、入力した演算結果に対応するヒストグラム値の種別信号を論理値1とし、入力した演算結に非対応のヒストグラム値の種別信号を論理値0として出力する。これによれば、データ個数を計数する前記カウンタに好適な信号生成回路を実現することができる。4<ヒストグラムカウンタ回路>項2の並列演算装置において、前記ヒストグラムカウンタ回路は、前記M個のカウンタ毎に設けられた加算回路304-1~304M及びレジスタ305-1~305-Mを有し、前記加算回路は対応するカウンタの出力と対応するレジスタが保持する値とを加算し、前記レジスタは対応する加算回路の出力を受けて記憶する。これによれば、N個のプロセッサによる並列演算毎にM個のカウンタで計数されたデータ個数を毎回ヒストグラムカウンタ回路に累積するための構成をレジスタを用いて容易に実現することができる。5<画像データにおける階調度と画素数とのヒストグラム生成>項2の並列演算装置において、前記M種類のヒストグラム値は、画素が採り得る階調度である。これによれば、画像データの階調度に対するヒストグラムを用いるが画像処理に並列演算装置を適用することができる。6<マイクロコンピュータ>本発明の別の実施の形態に係るマイクロコンピュータ99は、項2の並列演算装置と、前記並列演算装置を制御する中央処理装置110とを有する。これによれば、マイクロコンピュータにおけるヒストグラムの演算処理機能を向上させることができる。7<1チップマイクロコンピュータ>項6のマイクロコンピュータは1個の半導体基板に形成される。これによれば、上記ヒストグラムの演算処理機能を1チップに集積することができる。8<N個の並列演算結果からM種類のヒストグラム値毎のデータ個数をメモリに累積>本発明の更に別の実施の形態に係る並列演算装置103Aは、並列演算が可能なN個のプロセッサ100-1~100-Nと、前記N個のプロセッサによる並列演算毎に夫々の演算結果が属するM種類のヒストグラム値毎のデータ個数をヒストグラム値毎に計数し、その計数値を前記並列演算のK回単位で累積し、累積タイミングが相互にずらされるM個のカウンタ706-1~706Mと、前記M個のカウンタをK個単位で分割したJ個の各グループから順次1個づつ選択された前記カウンタの出力をカウンタ毎に累積して記憶するK個の記憶領域701-1~701-K、702-1~702-Kをそれぞれ備えたJ個のメモリ701,702と、を有する。これによれば、記複数のカウンタを設ける事でN個のそれぞれのプロセッサによる演算結果の並列な入力に対応できる。それ故に、前記カウンタの計数値を累積するために必要なメモリのメモリ領域は、従来のサブヒストグラムを形成する場合に必要とされるメモリ領域に比べて小さくすることができる。特に、M種類のヒストグラム値毎のデータ個数を夫々K個の領域を有するJ個のメモリに累積することができる。更に、ヒストグラムの度数の更新に至るまで並列的な演算結果に対して並列的に処理を進めることができるから、複数のプロセッサが予め決められた順序にしたがってヒストグラムの度数を更新するという直列的な処理に比べると、処理するデ-タの分布に関わらずヒストグラムを形成する処理を一定時間で完了することができる。9<N個の並列演算結果からM種類のヒストグラム値毎のデータ個数をメモリに累積>本発明の更に別の実施の形態に係る並列演算装置103Aは、並列演算が可能なN個のプロセッサ100-1~100-Nと、前記N個のプロセッサによる並列演算毎に、夫々の演算結果がM種類のヒストグラム値の何れに属するかを示すためのM種類の種別信号を生成するN個の信号生成回路302-1~302-Nと、前記N個の信号生成回路から出力される種別信号を種類別に入力して計数し、その計数値を前記並列演算のK回単位で累積し、累積タイミングが相互にずらされるM個のカウンタ706-1~706-Mとを有する。更に並列演算装置は、前記M個のカウンタをK個単位で分割したJ個の各グループから順次1個づつ前記カウンタの出力を選択するカウンタセレクタ703,704を有する。更に並列演算装置は、前記カウンタセレクタで選択された前記カウンタの出力をカウンタ毎に累積して記憶するK個の記憶領域701-1~701-K、702-1~702-Kをそれぞれ備え、前記カウンタの出力選択に同期して前記記憶領域が選択されるJ個のメモリ701,702を有する。これによれば、項8と同様の作用効果を奏する。更に、N個の信号生成回路のそれぞれが対応する演算結果に対してM種類の種別信号を生成してM個の各カウンタに分配するから、M個のカウンタによるヒストグラム値毎のデータ個数の計数処理を容易に並列化して実行する事ができるようになる。10<信号生成回路>項9の並列演算装置において、前記信号生成回路は、対応するプロセッサの演算結果に対して、ヒストグラム値に対応するM種類の種別信号を生成し、入力した演算結果に対応するヒストグラム値の種別信号を論理値1とし、入力した演算結果に非対応のヒストグラム値の種別信号を論理値0として出力する。これによれば、データ個数を計数する前記カウンタに好適な信号生成回路を実現することができる。11<カウンタ>項10の並列演算装置において、前記カウンタは、N個の信号生成回路から対応する一種類の種別信号を入力して計数するビットカウンタ804と、加算回路805及び累積バッファ806とを有する。このカウンタは、前記並列演算のK回単位で、前記ビットカウンタの出力と前記累積バッファが保持する値とを前記加算回路で加算して、その加算結果を前記累積バッファに累積する。これによれば、前記メモリのK個の記憶領域にヒストグラム値毎のデータ個数を順番に書き込むための書き込み待ち時間を容易に確保することができるようになる。12<カウンタ>項10の並列演算装置において、前記カウンタ706-mは、前記並列演算のK回単位で、N個信号生成回路から対応する一種類の種別信号を入力して保持する入力バッファ904-1-1~904-1-K、...、904-N-1~904-N-Kと、前記並列演算のK回単位で、前記入力バッファが保持する種別信号を計数して出力するビットカウンタ907とを有する。これによれば、前記メモリのK個の記憶領域にヒストグラム値毎のデータ個数を順番に書き込むための書き込み待ち時間を確保する構成を簡単に得ることができる。13<画像データにおける階調度と画素数とのヒストグラム生成>項9の並列演算装置において、前記M種類のヒストグラム値は、画素が採り得る階調度である。これによれば、画像データの階調度に対するヒストグラムを用いるが画像処理に並列演算装置を適用することができる。14<マイクロコンピュータ>本発明の更に別の実施の形態に係るマイクロコンピュータは、項9記載の並列演算装置と、前記並列演算装置を制御する中央処理装置110とを有する。これによれば、マイクロコンピュータにおけるヒストグラムの演算処理機能を向上させることができる。15<1チップマイクロコンピュータ>項14のマイクロコンピュータは1個の半導体基板に形成される。これによれば、上記ヒストグラムの演算処理機能を1チップに集積することができる。2.実施の形態の詳細実施の形態について更に詳述する。《実施の形態1》図1には本発明の一実施の形態に係るマイクロコンピュータが例示される。マイクロコンピュータMCU99は、特に制限されないが、単結晶シリコンのような1個の半導体基板にCMOS集積回路製造技術によって形成されている。マイクロコンピュータはシングルチップに限定されずマルチチップで構成されてもよい。マイクロコンピュータ99は、並列演算装置の一例である画像処理モジュールGRFM103を備え、画像処理モジュール103は、中央処理装置CPU110、ビデオインタフェース回路VIF109及びメモリコントローラMCNT107などと一緒に内部バス102に結合される。メモリコントローラ107には外部メモリEXMRY101が接続され、画像処理モジュール103は外部メモリ101に格納された画像デ-タなどをリードして画像処理を行い、処理結果は外部メモリ101などに書き込まれる。CPU110は図示を省略するプログラムメモリに格納されたプログラムを実行してマイクロコンピュータ99の全体的な制御を司る。ビデオインタフェース109には例えばビデオカメラ108が接続され、ビデオインタフェース109はビデオカメラ108で撮像された映像デ-タを外部メモリ101に展開したりする。画像処理モジュール103は、演算サイクル毎に並列演算が可能なN個Nは正の整数のプロセッサPRCS1~PRCSN100-1~100-Nを有するプロセッサ群104を有する。プロセッサ群104は、外部メモリ101から画像デ-タを読み出し、例えば小領域ごと、例えば表示フレームの位置又は複数表示ライン毎に区切って表示フレームが画像である場合はその画像の位置又は複数画像ライン毎に区切ってN個のプロセッサ100-1~100-Nに分配し、小領域ごとに並列に演算処理が行われる。特にここでは、並列に処理された演算結果を用いて画像データに対するヒストグラム度数分布若しくは頻度分布のデータを取得する場合の構成を主として説明するものとする。画像処理モジュール103は、画像データに対するヒストグラムのデータを格納するヒストグラムメモリHGMRY106を有する。ヒストグラムメモリ106は、例えば256階調の画像の濃淡値のヒストグラムを形成するために、各階調値階調ヒストグラム値毎に最大で65536までの度数を取ると仮定すると、一つの階調ヒストグラム値を格納する記憶領域である1個のビン当り32ビットのサイズで、合計256個のビンに相当するメモリ容量を持つメモリを利用することが考えられる。入力された画像データをプロセッサ群104の各プロセッサ100-1~100-Nが並列的に処理し、その結果は並列にヒストグラム処理回路HGPRCS105に送られ、ヒストグラム処理回路105で処理された出力がヒストグラムメモリ106の対応するビンに格納されることによって、例えば図2に例示されるようなヒストグラムのデータが蓄積される。図2において横軸は階調ヒストグラム値であり、縦軸が度数を示す。ヒストグラムメモリ106に蓄積されたヒストグラムのデータはCPU110又は図示を省略するDMACのアクセス制御によって外部メモリ101に転送される。外部メモリ101に格納されたヒストグラムのデータはCPU110などによる更に別の処理に供される。図3には画像処理モジュール103の具体例が示される。ヒストグラム処理回路105は、セレクタ群302、カウンタ群303及び加算器群304を直列的に有する。セレクタ群302はN個のセレクタSLCT1~SLCTN302-1~302-Nを有する。セレクタ302-1~302-Nはプロセッサ100-1~100-Nに一対一対応で設けられ、演算サイクル単位で並列的に演算を行うプロセッサ100-1~100-Nから演算結果を入力する。ここで。前記所定の演算とは、プロセッサが受け取った画素値をそのまま出力するような処理、受け取った画素値を量子化する処理、或いは複数の画素デ-タを受け取ってブレンドするような演算などであり、本発明においてその演算内容は問わない。本実施の形態において、その演算結果には、例えばその画素の諧調を明示的又は暗黙的に示すデータが含まれる。セレクタ302-1~302-Nは、受け取った演算結果から対応する階調を認識し、認識した階調の種別を示す信号を生成する。例えば全階調数をM階調Mは正の整数例えば256階調とする場合には、夫々のセレクタ302-1~302-Nは、階調番号順に256本の種別信号としての階調番号信号Grd1~Grd256の中から、把握した階調の階調番号信号を論理値1に、その他の階調番号信号を論理値0とする。カウンタ群303はM個のカウンタCUNT1~CUNTM302-1~302-Mを有する。カウンタ302-1~302-Mにはカウンタ毎に決められた階調番号信号Grd1~Grd256が夫々のセレクタ302-1~302-Nから供給され、論理値1の階調番号信号が幾つ入力されたかをカウントする。このカウント動作はプロセッサ100-1~100-Nの並列演算サイクル単位で行われ、演算サイクル単位でカウウント値は初期化される。従って、カウンタ302-1~302-Mは、プロセッサ100-1~100-Nの並列演算サイクル毎に、1表示ラインに含まれる画素の階調毎の画素数を保持することになる。加算器群304はm個の加算器ADD1~ADDM304-1~304Mを有する。前記ヒストグラムメモリ106は、例えば並列アクセス可能なM個のレジスタRBIN1~RBINM305-1~305-Mによって構成される。加算器304-1~304Mは、前記演算サイクル単位で、対応するカウンタ302-1~302-Mの出力と対応するレジスタ305-1~305-Mが保有する値とを加算して対応するレジスタ305-1~305-Mに書き戻す処理を行う。即ち、加算器304-1~304Mとレジスタ305-1~305-Mは前記M個のカウンタ303-1~303-M毎にその出力を累積して記憶するヒストグラムカウンタ回路を構成する。画像処理モジュール103におけるヒストグラム処理動作について説明する。プロセッサ群104は画像デ-タを受け取って上記所定の処理を行い、階調番号を決定する。即ち、どのビンRBIN1~RBINMに投票するかを示すビン番号を決定することと等価である。例えばこの場の出力は1~Mの値を採るものとする。図2ではM=16の場合を例示する。セレクタ302-1~302-Nは対応するプロセッサで決定されたビンの番号を受け取り、どのカウンタ303-1~303-Mに何の値を出力するかを制御する。具体的にはビン番号に対応するカウンタに論理値1を出力し、それ以外のカウンタには論理値0を出力する。例えば、プロセッサ100-1の出力が2だった場合、セレクタ302-1はビン番号=2のレジスタRBIN2305-2に繋がるカウンタ303-2に論理値1を出力する。それ以外のカウンタには論理値0を出力する。他のセレクタ302-2~302-Nも対応するプロセッサ101-2~101-Nの出力に応じた論理値1又は0の値をカウンタ群303に出力する。カウンタ群303は、それぞれN個の1ビットの入力を受け取ってその論理値1の数をカウントして出力するデコ-ダの役割を持つ。カウンタ303-1~305-Mの出力はそれぞれ対応するヒストグラムメモリ106のレジスタ305-1~305-Mに反映される。具体的に例えばカウンタ303-1の後段の加算器304-1はヒストグラムメモリ106の対応するビン番号のレジスタ305-1が所持する値を読み出し、その値にカウンタ303-1が出力した値を加算して、再びレジスタ305-1に書き戻す。その他のカウンタ303-2~303-Mの出力も同様に処理される。カウンタ303-1~303-Mの構成は単純にN個の1ビットの入力値を受け取って全ての値を足す加算器の構成や、後述する図4の構成などを採用することができる。図4にはカウンタの構成が例示される。カウンタ303-mm=1~Mは、カウンタバッファ403-1~403-NとビットカウンタBTCUNT404を備える。カウンタバッファBUF403-1~403-Nはそれぞれ1ビットのサイズを持ち、合計N個ある。それぞれのビットが各プロセッサ100-1~100-Nおよびセレクタ302-1~302-Nに対応する。セレクタ302-1~302-Nから出されたN個の1ビットの信号402-1~402-Nをカウンタバッファ403-1~403-Nで受け取る。カウンタバッファ403-1~403-Nの実現方法としてはたとえばN個のフリップフロップが考えられる。ビットカウンタ404は、カウンタバッファ403-1~403-Nに格納された1のビット数をカウントする。ビットカウンタ404の実現方法はN個の1ビットの入力値を受け取って全ての値を足す加算機の構成や、N個の1ビットの入力値を受け取って1が立っているビット数を返すデコ-ダなどが考えられる。次に、図5及び図6に基づいて画像処理モジュール103によるヒストグラム処理の動作タイミングを説明する。図5には理解を容易にするために図3においてN=2,M=3としたときの構成を示す。図6には図5の構成に基づくヒストグラム処理の動作タイミングが例示される。601は当画像処理装置を動かしているクロックを示す。例えばクロック601のサイクルが前記演算サイクルとされる。プロセッサ301-1のデ-タ出力に示されるように、プロセッサ303-1は1クロック目で1を出力し、3クロック目で2を、4クロック目で1を出力する。セレクタ302-1はプロセッサ301-1の出力値に対応して、信号線501-1、501-2、501-3の何れに論理値1を出力するか否かを決定する。プロセッサ100-2のデータ出力に示されるように、プロセッサ100-2は2クロック目で2を、3クロック目で3を、4クロック目で1を出力する。セレクタ302-2はプロセッサ301-2の出力値に対応して、信号線502-1、502-2、502-3の何れに論理値1を出力するか否かを決定する。カウンタ303-1のカウンタバッファBUFの状態は、N=2の例であるから、2ビット表現でその内容が図示される。その2ビットの下位ビットがセレクタ302-1からの信号、上位ビットがセレクタ302-2からの信号を意味する。各演算サイクルの最初は、カウンタバッファBUFは00に初期化されており、所定のセレクタプロセッサから信号を受け取るとその信号が1であれば以後積算要求と呼ぶ対応するビットに1を立て、積算要求で無ければ0にする。カウンタバッファBUFをN個のフリップフロップを持つ構成で実現する場合にはフリップフロップのセットset端子に積算要求があれば1,積算要求が無ければ0を入力するような実現例が考えられる。図6の例では、2クロック目でプロセッサ100-1の1クロック目の積算要求を受け取り619、1ビット目に1を立てる。プロセッサ100-2からは積算要求が無いので2ビット目を0とする。3クロック目、4クロック目はプロセッサ100-1、プロセッサ100-2ともに積算要求が無いので、00になる。5クロック目でプロセッサ100-1及びプロセッサ100-2の両方から積算要求を受け取るので、その値を11とする620。503はカウンタ303-1のビットカウンタBTCUNTからの出力を示し、カウンタバッファBUFのビット数を数えて対応する加算器304-1に出力する。図6の例では、2クロック目でカウンタバッファの内容を受け取って1を出力し621、5クロック目でカウンタバッファBUFの内容を受け取り、2を出力する622。ヒストグラムメモリ106のレジスタ305-1の状態は、0の初期化され、図6の例では、3クロック目で2クロック目のビットカウンタBTCUNTの値1を受け取り、1が加算器304-1によって加算される。4,5クロック目では値を保持し、6クロック目で5クロック目のビットカウンタBTCUNTの値2と保持していた値1を加算器304-1が受け取って2を加算し、レジスタ305-1の値を3とする。同様にカウンタ303-2のカウンタバッファBUFの値、カウンタ303-2のビットカウンタBTCUNTの出力504、レジスタ305-2の値が図示される。同じく、カウンタ303-3のカウンタバッファBUFの値、カウンタ303-3のビットカウンタBTCUNTの出力505、レジスタ305-3の値が図示される。このようなタイミングによってヒストグラムを取得する処理がパイプライン的に実行されて順次ヒストグラムの値が取得される。この際、入力されるデ-タの種類、即ち画像データにおける画素の階調分布の状態に関わらず、常に演算サイクルに同期する一定サイクルでヒストグラムを更新する事ができる。また、クロックごとにヒストグラムの更新を行う場合は、入力されるデ-タはクロックごとにプロセッサから出力される必要が無く、図6に示されるように単発的に出力されてもよい。《実施の形態2》実施の形態1では図3に示されるようにヒストグラムメモリ106の各ビンをフリップフロップによるレジスタで構成した。ヒストグラムメモリの各ビンをフリップフロップ群によるレジスタで構成する場合は毎演算サイクル毎に各ビンを並列的に更新すること、即ち、演算サイクル毎にヒストグラム値を各ビンに累積処理することが可能である。一方ヒストグラムメモリ106がランダムアクセスメモリRAMで構成される場合は、毎サイクルの更新はできず、RAMのアクセスポ-ト数とRAMの数によって更新できるサイクル数が決まる。ヒストグラムメモリにRAMを用いた場合の構成を実施の形態2として説明する。図7には並列演算装置の実施の形態2としてヒストグラムメモリにRAMを用いた場合の画像処理モジュール103Aの具体例が示される。特に図示はしないが、実施の形態2に係る画像処理モジュール103Aも図1と同様のシングルチップなどで成るマイクロコンピュータに適用可能にされるものである。図7の画像処理モジュール103Aではそれぞれ1個のアクセスポ-トを持つ2個のRAM701,702を用いてヒストグラムメモリ106Aを構成する。ここでは、一つのRAM701,702がK=M2個のビンを担当する様に、記憶領域が割り当てられている。即ち、RAM701にはK個の記憶領域MBIN1~MBINK701-1~701-Kが割り当てられ、RAM702にはK個の記憶領域MBINK1~MBINM702-1~702-Kが割り当てられる。1つのRAM701,702には一度に1つの記憶領域メモリビンとも称するにしかアクセスを行うことができないため、アクセスするメモリビンを変えながらK回アクセスを繰り返してはじめて全てのメモリビンの更新を行うことができる。したがって、実施の形態2では、K回のアクセスサイクル毎に順次1回アクセスされるメモリビンに累積すべきカウント値をK回のアクセスサイクル期間に応じて生成して保持する構成がヒストグラム処理回路に必要になる。以下、この点について詳述する。図7の構成ではメモリサイクル毎にアクセスするメモリビンを変更する。メモリビンの変更方式は、単純に順番を変更する方式が考えられる。つまり、1サイクル目でビン番号1に対応する積算値カウンタ706-1の出力値をRAM701のメモリビン701-1に反映させ、ビン番号K1に対応する積算値カウンタ706-K1の出力値をRAM702のビン702-1に反映させ、2サイクル目で、ビン番号2対応する積算値カウンタ706-2の出力値をRAM701のビン701-2に、ビン番号K2に対応する積算値ビットだけの大きさがあればよい。図9には図4に対してカウンタバッファをK倍備えた一つのカウンタ706-mの構成が例示される。図4では、1つのプロセッサに1ビットのカウンタバッファを配置したが、図9では1つのプロセッサに対応してKビットのカウンタバッファ904-1-1~904-1-K、...、904-N-1~904-N-Kを設ける。例えばセレクタ302-1の1ビットの出力Gr1に対してKビットのカウンタバッファ904-1-1~904-1-Kを配置する。Kビットのカウンタバッファのどのビットにプロセッサからの信号を供給するかは、夫々のプロセッサ100-1~100-Nに対応するビットセレクタ903-1~903-Nが選択する。例えばビットセレクタ903-1はKビットのカウンタバッファ904-1-1~904-1-Kを演算サイクルに同期して順番に選択する。ビットカウンタ907は合計N×Kビットのビットカウンタのうち、1が立っているビットの数を数える。次に、図10及び図11に基づいて実施の形態2によるヒストグラム処理の動作タイミングを説明する。図10には理解を容易にするために図7においてN=2,M=4、K=2としたときの構成を示す。図11には図10の構成に基づくヒストグラム処理の動作タイミングが例示される。この場合、カウンタの構成には図9の構成を採用するものとする。カウンタ内のカウンタバッファは2ビットずつプロセッサに接続されるので、カウンタは合計4ビットのカウンタバッファを持つことになる。図11において、1101は演算サイクルを示す動作クロックである。プロセッサ100-1の出力は図示の通り、演算サイクル毎に順次、1,4,2,1,3とされる。これに応じてセレクタ302-1の出力1001-1~1001-4が形成される。セレクタ出力1001-1~1001-4の論理値1ハイレベル出力はカウンタ706-1~706-2に対する積算要求とされる。プロセッサ302-2の出力は図示の通り、演算サイクル毎に3,2,2,1,2とされる。これに応じてセレクタ302-2の出力1002-1~1002-4が形成される。セレクタ出力1002-1~1002-4の論理値1ハイレベル出力はカウンタ706-3~706-4に対する積算要求とされる。カウンタ706-1内部のカウンタバッファの値は4ビットで構成される。カウンタバッファの内容の記述形式はX0X1Y0Y1とする。X0,X1,Y0,Y1がそれぞれ論理値0又は論理値1にされる1ビットの状態を取る。X0とX1にはクロックサイクルに同期して交互にプロセッサ100-1からの積算要求1001-1が反映される。Y0とY1も同様にクロックサイクルに従って交互にプロセッサ100-2からの積算要求1002-1が反映される。反映される側のビットには下線を付して図示する。707-1はそのカウンタバッファの情報を入力としたビットカウンタの出力、すなわちカウンタ706-1の出力である。カウンタ706-2のカウンタバッファBUF1003-2の4ビットの内容とその出力702-2は図示の通りとされ、同様に、カウンタ706-3のカウンタバッファBUF1003-3の4ビットの内容とその出力702-3は図示の通りとされ、カウンタ706-4のカウンタバッファBUF1003-4の4ビットの内容とその出力702-4は図示の通りとされる。ビンセレクタ703、704に対する選択は図示のように同期して選択状態が変化され、クロックサイクルに同期して0,1の値を交互に採る選択信号によってカウンタの出力をどのメモリビンに出力するかが制御される。例えばビンセレクタ703に着目すると、その選択制御信号が0であればビンセレクタ703はカウンタ706-1の結果をRAM701のメモリビン701-1に反映し、1であればビンセレクタ703はカウンタ706-2の結果をRAM701のビン701-2に反映する。同様に、ビンセレクタ704に着目すると、選択信号が0であればビンセレクタ704はカウンタ706-3の結果をRAM702のメモリビン702-1に反映し、1であればビンセレクタ704はカウンタ706-4の結果をRAM702のメモリビン702-2に反映する。このときのメモリビン701-1、701-2、702-1、702-2の内容は例えば図示の通りとされる。ここで更に、プロセッサ100-1の出力に着目した動作を説明する。1クロック目でプロセッサ100-1からは論理値1が出力される。セレクタ302-1で、カウンタ706-1に積算要求が出される。この積算要求は1001-1である。積算要求はカウンタ706-1に入り、カウンタバッファ1003-1の値を更新する。この様子は図11の706-1のBUFとして図示され、記述形式を上記の通りX0X1Y0Y1とするとX1のビットを1に更新する。この一連の動作を、破線矢印1126に示してある。途中の黒丸は該当する積算要求を示す。同じ要領で、2クロック目にはプロセッサ100-1から4が出力され、セレクタ302-1でカウンタ706-4に積算要求が出て、カウンタバッファ1003-4が更新される破線矢印1127で示される動作。同様に破線矢印1128、1129、1130が3,4,5クロック目のプロセッサ1の出力が各カウンタバッファに反映される動作の様子を示している。次に、カウンタ706-1に着目する。カウンタ706-1の4ビットのカウンタバッファ1003-1の様子は図11における706-1のBUFに示すとおりであり、カウンタの出力はこのうち1が立っているビット数を数える。その結果は信号707-1とされる。カウンタ706-2のカウンタバッファ1003-2及びその出力についての同様に動作される。最後にRAM701への反映に着目すると、ビンセレクタ703の制御703の選択信号に従って、メモリビン701-1又はメモリビン701-2のどちらの値を変更するかが交互に変更される。ビンセレクタ703の選択信号の値が0であれば、カウンタ706-1の出力をメモリビン701-1に反映させて更新し、1であればカウンタ706-2の出力をメモリビン701-2に反映させて更新する。以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、本発明に係る並列演算装置で扱うデ-タは画像デ-タや音声デ-タなどその種類を問わない。また、画像データを扱う場合であっても、複数のプロセッサが並列的に行う所定の演算は1又は複数表示ラインの画素に対する演算に限定されず、ヒストグラムを生成するためのヒストグラム値を得るための演算であればよく、適宜の演算であってよい。ヒストグラムメモリの各ビンは度数を表すのに十分なビット数を持ったフリップフロップの構成や、シングルポートのRAMを用いる場合に限定されない。マルチポートRAMを用いても良い。セレクタ群302とプロセッサ群104を区別したが、プロセッサ100-1~100-Nの中にセレクタの機能を持たせても良い。例えば、マイクロコ-ドプロセッサ等を用いて、命令を通してソフトウェア的にセレクタを実現してもよい。この場合はプロセッサが演算したデ-タを一旦プロセッサ毎に持つレジスタやロ-カルメモリに保存し、その後、直接カウンタバッファに所定の値を書き込んで動作させれば良い。また、並列演算可能にされる複数個のプロセッサは、プログラム処理回路としてのプロセッシングユニットに限定されず、それぞれ所定の演算シーケンサによって演算手順が制御される複数個の演算器であってよいことはいうまでもない。"