"DRAMへの複数のマスターからのアクセスと、前記DRAMが有する低消費電力用のパワーダウンモードおよび該パワーダウンモードより消費電力が低いセルフリフレッシュモードを含む複数の動作モードの切り替えと、を制御するメモリー制御部と、前記DRAMがアクセスされておらず且つ該DRAMへの複数のマスターからのアクセスが要求されていない無アクセス状態を検出する状態検出部と、システムクロックに応じて時間を計測するタイマー部と、前記タイマー部により計測された時間を用いて、前記状態検出部により検出された無アクセス状態の継続時間が前記DRAMのリフレッシュ動作を実行する所定クロック数分の周期より短い時間として予め設定されたモード移行時間になったと判定したときには、前記DRAMが前記パワーダウンモードとなるよう前記メモリー制御部に指令する制御指令部と、を備えるメモリー制御装置。請求項1記載のメモリー制御装置であって、前記制御指令部は、前記タイマー部により計測された時間を用いて、前記状態検出部により検出された無アクセス状態の継続時間が前記モード移行時間より長い時間として予め設定された第2のモード移行時間になったと判定したときには、前記DRAMが前記セルフリフレッシュモードとなるよう前記メモリー制御部に指令する、メモリー制御装置。請求項2記載のメモリー制御装置であって、前記制御指令部は、前記タイマー部により計測された時間を用いて、前記DRAMが前記セルフリフレッシュモードにある状態の継続時間が予め設定された供給停止時間になったと判定したときには、前記DRAMへのクロック供給を停止する、メモリー制御装置。請求項3記載のメモリー制御装置であって、前記DRAMに供給されるクロック信号は差動信号であり、前記制御指令部は、前記DRAMへのクロック供給を停止するときには、前記DRAMに供給されるクロック信号を構成する2つの信号を共にロー状態とする、メモリー制御装置。請求項3または4記載のメモリー制御装置であって、前記制御指令部は、前記タイマー部により計測された時間を用いて、前記DRAMが前記セルフリフレッシュモードにある状態の継続時間が前記供給停止時間より長い時間として予め設定された第2の供給停止時間になったと判定したときには、前記メモリー制御部へのクロック供給を停止する、メモリー制御装置。請求項5記載のメモリー制御装置であって、前記メモリー制御部は、物理層インターフェース部を介して前記DRAMにクロックを含む信号を出力し、前記制御指令部は、前記タイマー部により計測された時間を用いて、前記DRAMが前記セルフリフレッシュモードにある状態の継続時間が前記供給停止時間以上で前記第2の供給停止時間以下の時間として予め設定された第3の供給停止時間になったと判定したときには、前記物理層インターフェース部へのクロック供給を停止する、メモリー制御装置。請求項1ないし6のいずれか1つの請求項に記載のメモリー制御装置であって、前記モード移行時間は、前記DRAMに供給されるクロック信号の一周期に相当する時間である、メモリー制御装置。請求項1ないし7のいずれか1つの請求項に記載のメモリー制御装置であって、前記制御指令部は、前記状態検出部により前記DRAMへの複数のマスターからのアクセスが要求されている状態が検出されたときには、前記DRAMが複数のマスターからアクセス可能な状態となるよう前記メモリー制御部に指令する、メモリー制御装置。DRAMの制御装置では、DRAMやその制御装置を含むシステム全体の消費電力を低減することが重要な課題の一つとされている。このため、DRAM自体が有する複数の動作モードのうち、上述の装置のように、最も消費電力が低いセルフリフレッシュモードを活用することも考えられるが、セルフリフレッシュモードに一旦移行すると、CPUなどの複数のマスターからのアクセスが可能な状態に復帰するのにある程度の時間を要し、DRAMにアクセスできない時間が長くなることから、過度に短い周期でセルフリフレッシュモードに移行すると、迅速に処理すべきアクセス要求に対応できなくなってしまう。本発明のメモリー制御装置は、DRAMやその制御装置を含むシステム全体の消費電力をより適正に抑制することを主目的とする。本発明のメモリー制御装置は、上述の主目的を達成するために以下の手段を採った。本発明のメモリー制御装置は、DRAMへの複数のマスターからのアクセスと、前記DRAMが有する低消費電力用のパワーダウンモードおよび該パワーダウンモードより消費電力が低いセルフリフレッシュモードを含む複数の動作モードの切り替えと、を制御するメモリー制御部と、前記DRAMがアクセスされておらず且つ該DRAMへの複数のマスターからのアクセスが要求されていない無アクセス状態を検出する状態検出部と、システムクロックに応じて時間を計測するタイマー部と、前記タイマー部により計測された時間を用いて、前記状態検出部により検出された無アクセス状態の継続時間が前記DRAMのリフレッシュ動作を実行する所定クロック数分の周期より短い時間として予め設定されたモード移行時間になったと判定したときには、前記DRAMが前記パワーダウンモードとなるよう前記メモリー制御部に指令する制御指令部と、を備えることを要旨とする。この本発明のメモリー制御装置では、DRAMがアクセスされておらず且つDRAMへの複数のマスターからのアクセスが要求されていない無アクセス状態を検出する。そして、システムクロックに応じて時間を計測するタイマー部により計測された時間を用いて、検出された無アクセス状態の継続時間がDRAMのリフレッシュ動作を実行する所定クロック数の周期より短い時間として予め設定されたモード移行時間になったと判定したときには、DRAMがパワーダウンモードとなるようメモリー制御部に指令する。したがって、DRAMがアクセスされていない状態のときにリフレッシュ動作を実行する所定クロック数分の周期より短い時間の経過でパワーダウンモードに移行するから、所定クロック数分の周期の1回や複数回に相当する時間の経過でセルフリフレッシュモードに移行するものに比して、DRAMがアクセスされていない状態のときにより短い経過時間でDRAMを低消費電力用の動作モードに移行させることができる。また、DRAMがアクセスされていない状態でDRAMへの複数のマスターからのアクセス要求がない状態を検出するから、単にDRAMがアクセスされていない状態を検出するものに比して、より適正なタイミングでDRAMを低消費電力用の動作モードに移行させることができる。この結果、DRAMやその制御装置を含むシステム全体の消費電力をより適正に抑制することができる。ここで、モード移行時間としては、複数のマスターからDRAMへの1回のアクセスに要する最短時間より短い時間や、DRAMに供給されるクロック信号の一周期に相当する時間などを用いることができる。こうした本発明のメモリー制御装置において、前記制御指令部は、前記タイマー部により計測された時間を用いて、前記状態検出部により検出された無アクセス状態の継続時間が前記モード移行時間より長い時間として予め設定された第2のモード移行時間になったと判定したときには、前記DRAMが前記セルフリフレッシュモードとなるよう前記メモリー制御部に指令する、ものとすることもできる。こうすれば、DRAMをパワーダウンモードに移行させた後にセルフリフレッシュモードに移行させることができる。この結果、DRAMの消費電力をより低減することができる。ここで、第2のモード移行時間としては、セルフリフレッシュモードからDRAMが複数のマスターからアクセス可能な状態に復帰するのに要する時間に基づいて予め設定された時間などを用いることができる。このDRAMがセルフリフレッシュモードとなるよう指令する態様の本発明のメモリー制御装置において、前記制御指令部は、前記タイマー部により計測された時間を用いて、前記DRAMが前記セルフリフレッシュモードにある状態の継続時間が予め設定された供給停止時間になったと判定したときには、前記DRAMへのクロック供給を停止する、ものとすることもできる。こうすれば、DRAMをセルフリフレッシュモードに移行させた後に、DRAMへのクロック信号の信号ラインでの電力消費を抑制することができる。この場合、前記DRAMに供給されるクロック信号は差動信号であり、前記制御指令部は、前記DRAMへのクロック供給を停止するときには、前記DRAMに供給されるクロック信号を構成する2つの信号を共にロー状態とする、ものとすることもできる。こうすれば、DRAMに供給される差動信号としてのクロック信号を構成する2つ信号をそれぞれロー状態とハイ状態とするものに比して、DRAMへのクロック信号の信号ライン間に接続された終端抵抗での電力消費を抑制することができる。このセルフリフレッシュモードにあるDRAMへのクロック供給を停止する態様の本発明のメモリー制御装置において、前記制御指令部は、前記タイマー部により計測された時間を用いて、前記DRAMが前記セルフリフレッシュモードにある状態の継続時間が前記供給停止時間より長い時間として予め設定された第2の供給停止時間になったと判定したときには、前記メモリー制御部へのクロック供給を停止する、ものとすることもできる。こうすれば、DRAMをセルフリフレッシュモードに移行させてDRAMへのクロック供給を停止した後に、メモリー制御部へのクロック信号の信号ラインでの電力消費を抑制することができる。このメモリー制御部へのクロック供給を停止する態様の本発明のメモリー制御装置において、前記メモリー制御部は、物理層インターフェース部を介して前記DRAMにクロックを含む信号を出力し、前記制御指令部は、前記タイマー部により計測された時間を用いて、前記DRAMが前記セルフリフレッシュモードにある状態の継続時間が前記供給停止時間以上で前記第2の供給停止時間以下の時間として予め設定された第3の供給停止時間になったと判定したときには、前記物理層インターフェース部へのクロック供給を停止する、ものとすることもできる。こうすれば、DRAMをセルフリフレッシュモードに移行させた後に、DRAMへのクロック供給を停止するタイミングやメモリー制御部へのクロック供給を停止するタイミングなどの後に、物理層インターフェース部へのクロック信号の信号ラインでの電力消費を抑制することができる。また、本発明のメモリー制御装置において、前記制御指令部は、前記状態検出部により前記DRAMへの複数のマスターからのアクセスが要求されている状態が検出されたときには、前記DRAMが複数のマスターからアクセス可能な状態となるよう前記メモリー制御部に指令する、ものとすることもできる。ここで、複数のマスターからアクセス可能な状態には、アイドル状態が含まれる。次に、本発明の実施の形態を図面を用いて説明する。図1はマルチファンクションプリンタとしてのプリンター10の構成の概略を示す構成図であり、図2はプリンター10のメインコントローラー12に実装した本発明の一実施形態であるメモリー制御装置40を含む制御系の構成を示すブロック図である。プリンター10は、図1に示すように、装置全体を制御するメインコントローラー12と、インクを用紙に吐出することにより印刷を行なう印刷機構14と、原稿を光学的に読み取って画像データを生成するスキャナー機構15と、液晶による表示部や複数のボタンを有する操作パネル16と、スロットに挿入されたメモリーカードとの間でデータをやり取りするメモリーカードコントローラー17と、USBケーブル等を介して接続された外部機器との間でデータをやり取りするUSBコントローラー18とを備え、これらが図示しないバスを介して電気的に接続され、外部電源からの電力供給を受けて作動する。メインコントローラー12は、CPU20を中心とするマイクロプロセッサとして構成されており、印刷処理やスキャン処理などの各種処理プログラムを記憶したROM21と、印刷データやスキャンデータなどの各種データを一時的に記憶するDRAM30およびDRAM30の制御を司るメモリー制御装置40とを備える。DRAM30は、実施形態では、例えばDDR1やDDR2,DDR3などのDDR-SDRAMDoubleDataRateSDRAMを用いるものとした。また、CPU20やメモリー制御装置40は、図示しないクロック生成回路からシステムクロックの供給を受けて作動するものとした。メモリー制御装置40は、図2に示すように、CPU20を含む複数のマスター22例えば、CPU20の他にメモリーカードコントローラー17やUSBコントローラー18などにより要求されるDRAM30へのアクセスを制御すると共にDRAM30が有する複数の動作モードの切り替えを制御するメモリー制御部42と、主にDRAM30の消費電力を低減するよう動作モードの切り替えをメモリー制御部42に指令する省電力制御部50とを備える。メモリー制御部42は、CPU20を含む複数のマスター22からの要求を受け付けて優先順位に応じて調停するマスター要求調停回路44と、CPU20により設定可能にレジスター回路45に記憶された各種レジスタ値を用いて、マスター要求調停回路44からの要求に応じてDRAM30に各種コマンドやアドレス信号,データ信号を出力すると共にDRAM30からのデータ信号をマスター22側に出力するコマンド制御回路46とを備え、マスター22からの要求に応じてDRAM30のセルに記憶されたデータの読み書きを制御する。さらに、メモリー制御部42は、コマンド制御回路46からDRAM30に各種コマンドを出力することによって、データを読み出すリードモードやデータを書き込むライトモードなどの基本動作モードを含む、DRAM30が有する各種動作モードの切り替えを制御する。省電力制御部50は、DRAM30にマスター22からアクセスが要求されているか否かをマスター要求調停回路44への信号を監視することによって検出するアクセス検出回路52と、システムクロックに応じて種々の時間を計測してイベント信号を出力するタイマー55と、CPU20により設定可能にレジスター回路53に記憶された各種レジスタ値を用いて、DRAM30が有する複数の動作モードのうち低消費電力用のパワーダウンモードアイドル状態から移行可能なプリチャージパワーダウンモードへの移行やパワーダウンモードより消費電力が低いセルフリフレッシュモードへの移行をコマンド制御回路46に指令する省電力制御回路56と、DRAM30に入力するクロック信号を制御するクロック制御信号を出力するクロック制御回路57とを備える。また、コマンド制御回路46及びクロック制御回路57とDRAM30との間には、実施形態では、物理層インターフェースとしてのDDR-PHYDDRPhysicalInterface、以下ではPHYという32が介在する。なお、メモリー制御部42とPHY32とは、それぞれ信号ライン60と信号ライン64とにより図示しないクロック生成回路から供給されるシステムクロックに同期して作動する。図示しないクロック生成回路から信号ライン64によりシステムクロックを入力したPHY32から、DRAM30へのクロック信号の供給/停止は、クロック制御回路57から出力されてPHY32に入力されるクロック制御信号によって制御される。PHY32とDRAM30とを接続する信号ライン66は、2本の導線を有して作動信号としての2つのクロック信号をDRAM30に供給し、2本の導線間のDRAM30側の終端に信号の反射を抑制するための差動終端抵抗67が接続されている。省電力制御回路56は、メモリー制御部42のマスター要求調停回路44およびコマンド制御回路46と種々の情報をやり取りしている。また、省電力制御部50は、タイマー55を含め、信号ライン62により図示しないクロック生成回路から供給されるシステムクロックに同期して作動する。以下、省電力制御部50の動作および機能についてより詳細に説明する。図3は、DRAM30の低消費電力用の動作モードへの移行を説明する説明図である。省電力制御部50は、図示するように、DRAM30を基本動作モードからパワーダウンモードやセルフリフレッシュモードに移行させると共に、DRAM30やメモリー制御部42へのクロック供給を停止することによって、省電力制御を行なう。実施形態では、DRAM30やメモリー制御装置40を含む制御系全体の消費電力を低減する程度を省電力レベルで表すものとし、省電力レベルは、消費電力が低減されない基本動作モードにある状態を基準となるレベル0と称し、レベル1,2,3,4の順に、レベル0より消費電力が低くなる省電力の程度が大きくなるものとした。また、基本動作モードには、リードモードやライトモードでDRAM30がアクセスされているアクセス状態や、DRAM30がアクセスされていないアイドル状態が含まれる。なお、パワーダウンモードおよびセルフリフレッシュモードでは、内部クロックを非活性にして消費電力を低減し、セルフリフレッシュモードでは、さらに予め設定されたクロック数に相当する所定のリフレッシュ周期毎に自動的にリフレッシュ動作を実行する。これらの動作モードの詳細については、本発明の中核をなさないためこれ以上の説明を省略する。図4は、省電力制御部50による省電力制御の一例を示すフローチャートである。このフローチャートは、アクセス検出回路52によってDRAM30がアクセスされていないアイドル状態且つDRAM30へのマスター22からのアクセスが要求されていない状態以下、無アクセス状態というが検出されたとき以降の省電力制御部50の動作を説明するためのものである。また、このフローチャートは、DRAM30へのマスター22からのアクセス要求が検出された旨の信号をアクセス検出回路52から省電力制御回路56が入力したときに中断される。アクセス検出回路52によるDRAM30のアイドル状態の検出は、省電力制御回路56を介してコマンド制御回路46からDRAM30の状態を示す信号を入力することにより行なうことができる。省電力制御では、まず、アクセス検出回路52が無アクセス状態を検出した旨を示す信号をタイマー55に出力し、この信号を入力したタイマー55によって無アクセス状態の継続時間Tnの計測を開始しステップS100、タイマー55によって無アクセス状態の継続時間Tnとレジスター回路53に予め設定され記憶された第1のモード移行時間Tm1との比較を行ないステップS110、無アクセス状態の継続時間Tnが第1のモード移行時間Tm1になったときには、タイマー55が省電力制御回路56にタイマー55の状態を示すイベント信号を出力し、このイベント信号を入力した省電力制御回路56によってコマンド制御回路46にDRAM30がパワーダウンモードに移行するよう指令信号を出力するステップS120。こうして指令信号を入力したコマンド制御回路46は、DRAM30をアイドル状態から低消費電力用のパワーダウンモードに移行させる。ここで、第1のモード移行時間Tm1は、実施形態では、DRAM30がパワーダウンモードからマスター22の要求によりアクセス可能な状態に復帰するのに要する時間は極めて短いことを考慮して、システムクロックの1クロック分に相当する時間、即ちDRAM30に供給される各クロック信号の一周期に相当する時間例えば数nsecを用いるものとした。これにより、DRAM30がアイドル状態のときにできるだけ早くDRAM30の消費電力の低減を開始することができる。このとき、制御系の省電力レベルは、レベル1となる図3参照。続いて、タイマー55によって無アクセス状態の継続時間Tnとレジスター回路53に予め設定され記憶された第2のモード移行時間Tm2との比較を行ないステップS130、無アクセス状態の継続時間Tnが第2のモード移行時間Tm2になったときには、タイマー55から省電力制御回路56にタイマー55の状態を示すイベント信号を出力し、このイベント信号を入力した省電力制御回路56によってコマンド制御回路46にDRAM30がセルフリフレッシュモードに移行するよう指令信号を出力しステップS140、タイマー55によってDRAM30がセルフリフレッシュモードにある状態以下、セルフリフレッシュモード状態というの継続時間Tsの計測を開始するステップS150。タイマー55は、セルフリフレッシュモード状態の継続時間Tsの計測を開始するときに、無アクセス状態の継続時間Tnをリセットする。こうして指令信号を入力したコマンド制御回路46は、DRAM30をパワーダウンモードからより消費電力が低いセルフリフレッシュモードに移行させる。ここで、第2のモード移行時間Tm2は、実施形態では、DRAM30がセルフリフレッシュモードからマスター22の要求によりアクセス可能な状態に復帰するのに要する最短の時間Tpenがある程度の長さ例えばシステムクロックの200クロック分に相当する時間になることを考慮して、時間Tpenの数倍や十倍,十数倍に相当する時間例えば百μsec程度を用いるものとした。これにより、DRAM30の消費電力をより適正なタイミングで更に低減させることができる。このとき、制御系の省電力レベルは、レベル2となる図3参照。次に、タイマー55によってセルフリフレッシュモード状態の継続時間Tsとレジスター回路53に予め設定され記憶されたクロック供給停止用の第1の供給停止時間Tc1との比較を行ないステップS140、セルフリフレッシュモード状態の継続時間Tsが第1の供給停止時間Tc1になったときには、タイマー55から省電力制御回路56にタイマー55の状態を示すイベント信号を出力し、このイベント信号を入力した省電力制御回路56によってクロック制御回路57にDRAM30へのクロック供給を停止するよう指令信号を出力するステップS170。こうして指令信号を入力したクロック制御回路57は、PHY32からDRAM30に供給するクロック信号の停止制御を行なう。このクロック制御回路57によるPHY32からDRAM30へのクロック供給の停止は、実施形態では、信号ライン66により差動信号として供給される2つのクロック信号を共にロー状態で停止することにより行なうものとした。ここで、第1の供給停止時間Tc1は、例えばシステムクロックの数クロック分に相当する時間数十nsecなどを用いることができる。こうしてDRAM30へのクロック供給を停止することにより、DRAM30がセルフリフレッシュモード状態のときに信号ライン66での電力消費を抑制することができる。さらに、差動信号としての2つのクロック信号を共にロー状態とすることにより、2つのクロック信号の一方をハイ状態で他方をロー状態とするものに比して、信号ライン66を構成する2つの導線間に接続された差動終端抵抗67に流れる電流による損失を抑制することができる。このとき、制御系の省電力レベルは、レベル3となる図3参照。更に、タイマー55によってセルフリフレッシュモード状態の継続時間Tsとレジスター回路53に予め設定され記憶されたクロック供給停止用の第2の供給停止時間Tc2との比較を行ないステップS180、セルフリフレッシュモード状態の継続時間Tsが第2の供給停止時間Tc2になったときには、タイマー55から省電力制御回路にタイマー55の状態を示すイベント信号を出力し、このイベント信号を入力した省電力制御回路56によってクロック制御回路57にPHY32へのクロック供給とメモリー制御部42へのクロック供給とを停止するよう指令信号を出力するステップS190,S200。こうして指令信号を入力したクロック制御回路57は、信号ライン68により図示しないクロック生成回路にクロック停止制御信号を出力することによって、信号ライン60および信号ライン64におけるクロック発振を停止させ、メモリー制御部42およびPHY32へのクロック供給を停止する。ここで、第2の供給停止時間Tc2は、例えば第1の供給停止時間Tc1の2倍や3倍の時間などを用いることができる。こうしてメモリー制御部42とPHY32へのクロック供給を停止することにより、DRAM30がセルフリフレッシュモード状態のときに信号ライン66での電力消費の抑制に加え、信号ライン60および信号ライン64での電力消費を抑制することができる。このとき、制御系の省電力レベルは、レベル4となる図3参照。DRAM30へのクロック供給の停止よりも後にメモリー制御部42およびPHY32へのクロック供給を停止するのは、マスター22からのアクセス要求に応じてDRAM30等をアクセス可能な状態に迅速に復帰させるのにマスター22に近い方が迅速に復帰させる必要性が高いことなどに基づく。なお、省電力制御部50へのクロック供給は停止されない。これは、システムクロックに同期してアクセス検出回路52によりマスター22からのアクセス要求を直ちに検出できるようにするためである。こうして省電力制御部50は省電力レベルをレベル0から段階的にレベル4まで遷移させるが、図3に示すように、レベル1~4からの復帰は段階を踏まずにDRAM30にアクセス可能な状態まで直ちに行なわれる。即ち、省電力レベルがレベル1~4のときにマスター22からアクセス要求がなされると、アクセス検出回路52がアクセス要求を検出し、レベル1やレベル2の場合には、省電力制御回路56がアクセス要求検出の情報を受けてコマンド制御回路46にリードモードやライトモードに移行可能なアイドル状態への移行を指令する。また、レベル3の場合には、アイドル状態への移行指令に加え、省電力制御回路56がクロック制御回路57にDRAM30へのクロック供給を再開するよう指令する。さらに、レベル4の場合には、アイドル状態への移行指令とDRAM30へのクロック供給の再開とに加え、省電力制御回路56がクロック停止制御信号を用いてメモリー制御部42およびPHY32へのクロック供給を再開するよう指令する。なお、レベル3やレベル4の場合には、タイマー55は、セルフリフレッシュモード状態の継続時間Tsのリセットも行なう。こうした制御により、省電力レベルが低いほど迅速にマスター22からDRAM30へのアクセスが開始される。いま、メモリーカードに記録された画像データをプリンター10の印刷機構14で印刷する場合を考える。この場合、コントローラー12内でDRAM30へのアクセスを伴って例えば画像データをRGBデータからCMYデータに変換して更に二値化するなどの画像処理が行なわれるが、こうした画像処理を行なった後の印刷機構14での印刷中にはDRAM30がアイドル状態になりやすい。例えばこうした印刷中の状態のときや、CPU20で各種処理プログラムを実行中のときでも、実施形態では、無アクセス状態の継続時間Tnがシステムクロックの1クロック分に相当する第1のモード移行時間Tm1になったときには、CPU20からの指令なしでソフトウェアによらずにハードウェアの動作のみでDRAM30をパワーダウンモードに移行させるから、DRAM30の消費電力を直ちに低減することができる。しかも、その後にDRAM30がアクセス可能な状態に復帰するのに要する時間を考慮してDRAM30をセルフリフレッシュモードに移行させるから、DRAM30の消費電力をより適正に低減することができる。ここで、本実施形態の構成要素と本発明の構成要素との対応関係を明らかにする。本実施形態のDRAM30のデータの読み書きを制御すると共にDRAM30が有する各種動作モードの切り替えを制御するメモリー制御部42がメモリー制御部に相当し、無アクセス状態を検出するアクセス検出回路52が本発明の状態検出部に相当し、システムクロックに応じて時間を計測するタイマー55がタイマー部に相当し、タイマー55の状態を示すイベント信号を入力してDRAM30がパワーダウンモードやセルフリフレッシュモードに移行するようコマンド制御回路46に指令したり各クロック供給を停止するようクロック制御回路57に指令したりする省電力制御回路56と各クロック供給を停止可能なクロック制御回路57との組み合わせが制御指令部に相当する。以上説明した本実施形態のメモリー制御装置40によれば、DRAM30がアクセスされておらず且つDRAM30へのマスター22からのアクセスが要求されていない無アクセス状態を検出し、タイマー55によって無アクセス状態の継続時間TnがDRAM30のリフレッシュ動作を実行する所定のリフレッシュ周期より十分に短い時間として予め設定された第1のモード移行時間Tm1になったと判定したときには、省電力制御回路56によってDRAM30がパワーダウンモードとなるようメモリー制御部42のコマンド制御回路46に指令するから、DRAM30がアクセスされていない状態のときにリフレッシュ動作を実行する周期より十分に短い時間の経過でパワーダウンモードに移行するものとなり、所定のリフレッシュ周期の1回や複数回に相当する時間の経過でセルフリフレッシュモードに移行するものに比して、DRAM30がアクセスされていない状態のときにより短い経過時間でDRAM30を低消費電力用の動作モードに移行させることができる。また、アクセス検出回路52によってDRAM30がアクセスされておらず且つDRAM30への複数のマスターからのアクセス要求がない状態を検出するから、単にDRAM30がアクセスされていない状態を検出するものに比して、アクセス要求があるにも拘わらず低消費電力用の動作モードに移行させるのが抑制され、より適正なタイミングでDRAM30を低消費電力用の動作モードに移行させることができる。この結果、DRAM30やメモリー制御装置40を含むシステム全体の消費電力をより適正に抑制することができる。なお、本発明は上述した実施形態に何ら限定されることはなく、本発明の技術的範囲に属する限り種々の態様で実施し得ることはいうまでもない。上述した実施形態では、第1のモード移行時間Tm1としては、システムクロックの1クロック分に相当する時間、即ちDRAM30に供給される各クロック信号の一周期に相当する時間例えば数nsecを用いるものとしたが、DRAM30のリフレッシュ動作を実行する予め設定されたクロック数に相当する所定のリフレッシュ周期より短い時間であれば、システムクロックの2クロック分に相当する時間や、マスター22からDRAM30への1回のアクセスに要する最短の時間より短い時間などとしてもよい。上述した実施形態では、DRAM30へのクロック供給を停止するときには、差動信号としての2つのクロック信号を共にロー状態とするものとしたが、2つのクロック信号をそれぞれロー状態とハイ状態とするものとしてもよい。上述した実施形態では、メモリー制御部42へのクロック供給を停止するときにPHY32へのクロック供給を停止するものとしたが、DRAM30へのクロック供給を停止するときにPHY32へのクロック供給を停止するものとしてもよい。上述した実施形態では、省電力レベルはレベル0を基準にレベル1~4を設けるものとしたが、レベル0を基準にパワーダウンモードのレベル1とセルフリフレッシュモードのレベル2とを設けるのみとしてもよい。この場合、レベル2において、DRAM30とPHY32とメモリー制御部42のクロック供給を全て停止してもよいし、こうしたクロック供給の停止は行なわないものとしてもよい。"