"複数のメモリセルと、前記複数のメモリセルが接続された一対の第1および第2のローカルビット線と、一対の第1および第2の書き込みグローバルビット線と、一対の第1および第2の読み出しグローバルビット線と、電源電圧が与えられる電源ノードに接続されたソースと、前記第1のローカルビット線に接続されたドレインと、前記第2の書き込みグローバルビット線に接続されたゲートとを有する第1の書き込みトランジスタと、前記電源ノードに接続されたソースと、前記第2のローカルビット線に接続されたドレインと、前記第1の書き込みグローバルビット線に接続されたゲートとを有する第2の書き込みトランジスタと、前記第1の書き込みグローバルビット線に接続されたソースと、前記第1のローカルビット線に接続されたドレインと、第1の制御信号が与えられるゲートとを有する第3の書き込みトランジスタと、前記第2の書き込みグローバルビット線に接続されたソースと、前記第2のローカルビット線に接続されたドレインと、前記第1の制御信号が与えられるゲートとを有する第4の書き込みトランジスタと、前記第1および第2のローカルビット線に接続されたプリチャージ回路と、前記第1および第2の書き込みグローバルビット線を制御する書き込みドライバと、前記第1および第2のローカルビット線と前記一対の第1および第2の読み出しグローバルビット線に接続された読み出し回路とを備えることを特徴とする半導体記憶装置。請求項1において、前記読み出し回路は、前記電源ノードに接続されたソースと、電源制御ノードに接続されたドレインと、前記第1の制御信号が与えられるゲートとを有する制御トランジスタと、前記電源制御ノードに接続されたソースと、前記第1の読み出しグローバルビット線に接続されたドレインと、前記第1のローカルビット線に接続されたゲートとを有する第1の読み出しトランジスタと、前記電源制御ノードに接続されたソースと、前記第2の読み出しグローバルビット線に接続されたドレインと、前記第2のローカルビット線に接続されたゲートとを有する第2の読み出しトランジスタとを含むことを特徴とする半導体記憶装置。請求項2において、前記プリチャージ回路は、プリチャージ動作の場合において、前記第1および第2のローカルビット線をプリチャージし、書き込み動作および読み出し動作の場合において、前記第1および第2のローカルビット線のプリチャージを解除し、前記第1の制御信号は、前記プリチャージ動作および前記読み出し動作の場合において、前記第3および第4の書き込みトランジスタをオフ状態に設定するとともに前記制御トランジスタをオン状態に設定し、前記書き込み動作の場合において、前記第3および第4の書き込みトランジスタをオン状態に設定するとともに前記制御トランジスタをオフ状態に設定するための信号であり、前記書き込みドライバは、前記プリチャージ動作および前記読み出し動作の場合において、前記第1および第2の書き込みトランジスタがオフ状態になるように前記第1および第2の書き込みグローバルビット線の電圧レベルを設定し、前記書き込み動作の場合において、前記第1および第2の書き込みトランジスタのいずれか一方がオン状態になるように書き込みデータに応じて前記第1および第2の書き込みグローバルビット線の電圧レベルを設定することを特徴とする半導体記憶装置。請求項1において、前記読み出し回路は、前記第1の書き込みグローバルビット線に接続されたソースと、前記第1の読み出しグローバルビット線に接続されたドレインと、前記第1のローカルビット線に接続されたゲートとを有する第1の読み出しトランジスタと、前記第2の書き込みグローバルビット線に接続されたソースと、前記第2の読み出しグローバルビット線に接続されたドレインと、前記第2のローカルビット線に接続されたゲートとを有する第2の読み出しトランジスタとを含むことを特徴とする半導体記憶装置。請求項4において、前記プリチャージ回路は、プリチャージ動作の場合において、前記第1および第2のローカルビット線をプリチャージし、書き込み動作および読み出し動作の場合において、前記第1および第2のローカルビット線のプリチャージを解除し、前記第1の制御信号は、前記プリチャージ動作および前記読み出し動作の場合において、前記第3および第4の書き込みトランジスタをオフ状態に設定し、前記書き込み動作の場合において、前記第3および第4の書き込みトランジスタをオン状態に設定するための信号であり、前記書き込みドライバは、前記プリチャージ動作および前記読み出し動作の場合において、前記第1および第2の書き込みトランジスタがオフ状態になるように前記第1および第2の書き込みグローバルビット線の電圧レベルを設定し、前記書き込み動作の場合において、前記第1および第2の書き込みトランジスタのいずれか一方がオン状態になるように書き込みデータに応じて前記第1および第2の書き込みグローバルビット線の電圧レベルを設定することを特徴とする半導体記憶装置。複数のメモリセルと、前記複数のメモリセルが接続された一対の第1および第2のローカルビット線と、一対の第1および第2の書き込みグローバルビット線と、一対の第1および第2の読み出しグローバルビット線と、電源電圧が与えられる電源ノードに接続されたソースと、前記第1のローカルビット線に接続されたドレインと、前記第2の書き込みグローバルビット線に接続されたゲートとを有する第1の書き込みトランジスタと、前記電源ノードに接続されたソースと、前記第2のローカルビット線に接続されたドレインと、前記第1の書き込みグローバルビット線に接続されたゲートとを有する第2の書き込みトランジスタと、前記第1の書き込みグローバルビット線に接続されたソースと、前記第1のローカルビット線に接続されたドレインと、第1の制御信号が与えられるゲートとを有する第3の書き込みトランジスタと、前記第2の書き込みグローバルビット線に接続されたソースと、前記第2のローカルビット線に接続されたドレインと、前記第1の制御信号が与えられるゲートとを有する第4の書き込みトランジスタと、前記第1および第2の書き込みグローバルビット線を制御するものであって、前記第1および第2の書き込みトランジスタを同時にオンまたはオフする機能を有する書き込みドライバと、前記第1および第2のローカルビット線と前記一対の第1および第2の読み出しグローバルビット線に接続された読み出し回路とを備えることを特徴とする半導体記憶装置。請求項6において、前記読み出し回路は、前記第1の書き込みグローバルビット線に接続されたソースと、前記第1の読み出しグローバルビット線に接続されたドレインと、前記第1のローカルビット線に接続されたゲートとを有する第1の読み出しトランジスタと、前記第2の書き込みグローバルビット線に接続されたソースと、前記第2の読み出しグローバルビット線に接続されたドレインと、前記第2のローカルビット線に接続されたゲートとを有する第2の読み出しトランジスタとを含むことを特徴とする半導体記憶装置。請求項7において、前記第1の制御信号は、前記プリチャージ動作および前記読み出し動作の場合において、前記第3および第4の書き込みトランジスタをオフ状態に設定し、前記書き込み動作の場合において、前記第3および第4の書き込みトランジスタをオン状態に設定するための信号であり、前記書き込みドライバは、前記プリチャージ動作において、前記第1および第2の書き込みトランジスタがオン状態になるように前記第1および第2の書き込みグローバルビット線の電圧レベルを設定し、前記読み出し動作において、前記第1および第2の書き込みトランジスタがオフ状態になるように前記第1および第2の書き込みグローバルビット線の電圧レベルを設定し、前記書き込み動作の場合において、前記第1および第2の書き込みトランジスタのいずれか一方がオン状態になるように書き込みデータに応じて前記第1および第2の書き込みグローバルビット線の電圧レベルを設定することを特徴とする半導体記憶装置。複数のメモリセルと、前記複数のメモリセルが接続された一対の第1および第2のローカルビット線と、一対の第1および第2の書き込みグローバルビット線と、一対の第1および第2の読み出しグローバルビット線と、接地電圧が与えられる接地ノードに接続されたソースと、前記第1のローカルビット線に接続されたドレインと、前記第2の書き込みグローバルビット線に接続されたゲートとを有する第1の書き込みトランジスタと、前記接地ノードに接続されたソースと、前記第2のローカルビット線に接続されたドレインと、前記第1の書き込みグローバルビット線に接続されたゲートとを有する第2の書き込みトランジスタと、前記第1の書き込みグローバルビット線に接続されたソースと、前記第1のローカルビット線に接続されたドレインと、第1の制御信号が与えられるゲートとを有する第3の書き込みトランジスタと、前記第2の書き込みグローバルビット線に接続されたソースと、前記第2のローカルビット線に接続されたドレインと、前記第1の制御信号が与えられるゲートとを有する第4の書き込みトランジスタと、前記第1および第2のローカルビット線に接続されたプリチャージ回路と、前記第1および第2の書き込みグローバルビット線を制御する書き込みドライバと、前記第1および第2のローカルビット線と前記一対の第1および第2の読み出しグローバルビット線に接続された読み出し回路とを備えることを特徴とする半導体記憶装置。請求項9において、前記読み出し回路は、前記電源ノードに接続されたソースと、電源制御ノードに接続されたドレインと、前記第1の制御信号が与えられるゲートとを有する制御トランジスタと、前記電源制御ノードに接続されたソースと、前記第1の読み出しグローバルビット線に接続されたドレインと、前記第1のローカルビット線に接続されたゲートとを有する第1の読み出しトランジスタと、前記電源制御ノードに接続されたソースと、前記第2の読み出しグローバルビット線に接続されたドレインと、前記第2のローカルビット線に接続されたゲートとを有する第2の読み出しトランジスタとを含むことを特徴とする半導体記憶装置。請求項1~10のいずれか1項において、前記メモリセルは、2ポート読み出しが可能なメモリセルであることを特徴とする半導体記憶装置。しかしながら、特許文献1の半導体記憶装置では、書き込みデータが入力されてからメモリセルへの書き込みが完了するまでの時間書き込み時間を短縮することが困難である。その理由は、次の通りである。書き込み動作の場合、書き込みデータが第1および第2のグローバルビット線に伝播するまで、第1および第2のグローバルビット線は、ハイレベルにプリチャージされている。この場合、第1および第2の書き込みトランジスタはオン状態であるので、第1および第2のローカルビット線は、書き込み制御信号によってイコライズされている。したがって、第1および第2のグローバルビット線の電圧レベルの状態が確定するまで、書き込み制御信号をハイレベルからローレベルに切り替えることができない。そのため、書き込みデータのセットアップ時間書き込みデータが入力されてから第1および第2のグローバルビット線の電圧レベルが確定するまでの時間が長くなる程、書き込み制御信号をハイレベルからローレベルに切り替えるタイミングおよびワード線制御信号をローレベルからハイレベルに切り替えるタイミングが遅れることになり、その結果、書き込み動作のサイクルタイムが増大してしまう。また、特許文献1の半導体記憶装置では、ワード線制御信号をローレベルからハイレベルに変化させてから第1および第2のグローバルビット線の電位差が一定値に達するまでの時間読み出し時間を短縮することが困難である。その理由は、次の通りである。第1に、読み出し動作の場合、第1および第2のローカルビット線の電圧レベルの変化は、第1および第2の転送トランジスタを通じて第1および第2のグローバルビット線に伝播する。したがって、第1および第2のグローバルビット線は、比較的サイズの小さいメモリセルのトランジスタによって駆動されることになるので、第1および第2のグローバルビット線の電圧レベルの変化速度を上げることが困難である。第2に、読み出し動作の場合、第1および第2のグローバルビット線がハイレベルにプリチャージされている。そのため、第1および第2の書き込みトランジスタは、オン状態であるので、第1および第2のローカルビット線は、書き込み制御信号を伝達する配線に接続されていることになる。したがって、第1および第2のローカルビット線には、書き込み制御信号を供給する配線の負荷容量が付加されていることになるので、第1および第2のローカルビット線の電圧レベルの変化速度を上げることが困難である。第3に、第1および第2のグローバルビット線には、複数のバンクの書き込みトランジスタのゲートが接続されているので、第1および第2のグローバルビット線の負荷容量が大きい。そのため、第1および第2のグローバルビット線の電圧レベルの変化速度を上げることが困難である。さらに、特許文献1の半導体記憶装置の回路面積を削減することが困難である。その理由は、次の通りである。第1および第2の転送トランジスタは、PMOSトランジスタによって構成されているので、読み出し動作の場合、第1および第2のグローバルビット線の電圧レベルは、VDD-Vthpよりも低くならない。なお、VDDは、電源電圧を示し、VDD-Vthpは、転送トランジスタPMOSトランジスタがオン状態になり始めるときのゲート電圧を示している。そのため、第1および第2のグローバルビット線の電位差を増幅させるためにセンスアンプを設けることになるので、半導体記憶装置の回路面積が増大してしまう。また、特許文献1の半導体記憶装置では、消費電力を低減することが困難である。その理由は、次の通りである。第1に、読み出し動作の場合、ワード線制御信号をローレベルからハイレベルに変化させてから第1および第2のグローバルビット線のうちいずれか一方の電圧レベルがハイレベルからローレベルに変化するまでの過程において、第1および第2のローカルビット線のうちいずれか一方の電圧レベルが降下してVDD-Vthnに達すると、そのローカルビット線から他方のローカルビット線ハイレベル状態のローカルビット線へ向けて放電が開始される。さらには、電圧レベルがVDD-Vthnに達したローカルビット線から、第1または第2の転送トランジスタを通じて、書き込み制御信号を伝達する配線ハイレベル状態である配線に向けて放電が開始される。なお、Vthnは、NMOSトランジスタがオン状態になり始めるときのゲート電圧を示している。また、このような放電によって、ハイレベル状態のローカルビット線の電圧レベルがローレベルになってしまうすなわち、メモリセルのデータが破壊されてしまうおそれがある。第2に、書き込み制御信号がハイレベルである場合、メモリセルのドライブトランジスタと書き込み制御信号をハイレベルに駆動するPMOSトランジスタとの間で貫通電流が発生してしまう。このように、無駄な充放電や貫通電流によって電力が消費されてしまう。そこで、本発明は、従来の問題点を鑑み、書き込み時間の短縮,読み出し時間の短縮,回路面積の削減,および消費電力の低減を実現可能な半導体記憶装置を提供することを目的とする。本発明の1つの局面に従うと、半導体記憶装置は、複数のメモリセルと、上記複数のメモリセルが接続された一対の第1および第2のローカルビット線と、一対の第1および第2の書き込みグローバルビット線と、一対の第1および第2の読み出しグローバルビット線と、電源電圧が与えられる電源ノードに接続されたソースと、上記第1のローカルビット線に接続されたドレインと、上記第2の書き込みグローバルビット線に接続されたゲートとを有する第1の書き込みトランジスタと、上記電源ノードに接続されたソースと、上記第2のローカルビット線に接続されたドレインと、上記第1の書き込みグローバルビット線に接続されたゲートとを有する第2の書き込みトランジスタと、上記第1の書き込みグローバルビット線に接続されたソースと、上記第1のローカルビット線に接続されたドレインと、第1の制御信号が与えられるゲートとを有する第3の書き込みトランジスタと、上記第2の書き込みグローバルビット線に接続されたソースと、上記第2のローカルビット線に接続されたドレインと、上記第1の制御信号が与えられるゲートとを有する第4の書き込みトランジスタと、上記第1および第2のローカルビット線に接続されたプリチャージ回路と、上記第1および第2の書き込みグローバルビット線を制御する書き込みドライバと、上記第1および第2のローカルビット線と上記一対の第1および第2の読み出しグローバルビット線に接続された読み出し回路とを備える。本発明のもう1つの局面に従うと、半導体記憶装置は、複数のメモリセルと、上記複数のメモリセルが接続された一対の第1および第2のローカルビット線と、一対の第1および第2の書き込みグローバルビット線と、一対の第1および第2の読み出しグローバルビット線と、電源電圧が与えられる電源ノードに接続されたソースと、上記第1のローカルビット線に接続されたドレインと、上記第2の書き込みグローバルビット線に接続されたゲートとを有する第1の書き込みトランジスタと、上記電源ノードに接続されたソースと、上記第2のローカルビット線に接続されたドレインと、上記第1の書き込みグローバルビット線に接続されたゲートとを有する第2の書き込みトランジスタと、上記第1の書き込みグローバルビット線に接続されたソースと、上記第1のローカルビット線に接続されたドレインと、第1の制御信号が与えられるゲートとを有する第3の書き込みトランジスタと、上記第2の書き込みグローバルビット線に接続されたソースと、上記第2のローカルビット線に接続されたドレインと、上記第1の制御信号が与えられるゲートとを有する第4の書き込みトランジスタと、上記第1および第2の書き込みグローバルビット線を制御するものであって、上記第1および第2の書き込みトランジスタを同時にオンまたはオフする機能を有する書き込みドライバと、上記第1および第2のローカルビット線と上記一対の第1および第2の読み出しグローバルビット線に接続された読み出し回路とを備える。本発明の別の局面に従うと、半導体記憶装置は、複数のメモリセルと、上記複数のメモリセルが接続された一対の第1および第2のローカルビット線と、一対の第1および第2の書き込みグローバルビット線と、一対の第1および第2の読み出しグローバルビット線と、接地電圧が与えられる接地ノードに接続されたソースと、上記第1のローカルビット線に接続されたドレインと、上記第2の書き込みグローバルビット線に接続されたゲートとを有する第1の書き込みトランジスタと、上記接地ノードに接続されたソースと、上記第2のローカルビット線に接続されたドレインと、上記第1の書き込みグローバルビット線に接続されたゲートとを有する第2の書き込みトランジスタと、上記第1の書き込みグローバルビット線に接続されたソースと、上記第1のローカルビット線に接続されたドレインと、第1の制御信号が与えられるゲートとを有する第3の書き込みトランジスタと、上記第2の書き込みグローバルビット線に接続されたソースと、上記第2のローカルビット線に接続されたドレインと、上記第1の制御信号が与えられるゲートとを有する第4の書き込みトランジスタと、上記第1および第2のローカルビット線に接続されたプリチャージ回路と、上記第1および第2の書き込みグローバルビット線を制御する書き込みドライバと、上記第1および第2のローカルビット線と上記一対の第1および第2の読み出しグローバルビット線に接続された読み出し回路とを備える。上記半導体記憶装置によれば、書き込み時間の短縮,読み出し時間の短縮,回路面積の削減,および消費電力の低減を実現できる。以下、本発明を限定のためではなく、例示説明のための添付図面に示す実施形態に基づき詳細に説明する。なお、SRAMStaticRandomeAccessMemoryを例として説明するが、本発明は別の分野においても応用が可能である。実施形態1図1は、実施形態1による半導体記憶装置の構成例を示す。この半導体記憶装置は、複数のメモリセル101と、一対のローカルビット線104,105と、一対の書き込みグローバルビット線106,107と、一対の読み出しグローバルビット線108,109と、書き込みPMOSトランジスタTP0,TP1と、書き込みNMOSトランジスタTN0,TN1と、プリチャージPMOSトランジスタTPC0,TPC1プリチャージ回路と、書き込みドライバ110と、読み出しドライバ111と、読み出し回路112とを備える。複数のメモリセル101,一対のローカルビット線104,105,書き込みPMOSトランジスタTP0,TP1,書き込みNMOSトランジスタTN0,TN1,プリチャージPMOSトランジスタTPC0,TPC1,および読み出し回路112は、複数のブロック102,103の各々に設けられている。ブロック102,103には、それぞれ、プリチャージ制御信号PC<0>,PC<1>,書き込みブロック選択信号PASS<0>,PASS<1>が与えられる。また、ブロック102,103に含まれるメモリセル101には、それぞれ、ワード線制御信号WL<0>,WL<1>が与えられる。なお、以下の説明では、プリチャージ制御信号PC<0>,PC<1>の総称をプリチャージ制御信号PCと表記し、書き込みブロック選択信号PASS<0>,PASS<1>の総称を書き込みブロック選択信号PASSと表記し、ワード線制御信号WL<0>,WL<1>の総称をワード線制御信号WLと表記する。メモリセル複数のメモリセル101の各々は、一対のアクセストランジスタTA0,TA1と、一対のドライブトランジスタTD0,TD1と、一対のロードトランジスタTL0,TL1とを含む。また、複数のメモリセル101は、ローカルビット線104,105に接続される。書き込みトランジスタ書き込みPMOSトランジスタTP0第1の書き込みトランジスタは、電源ノード電源電圧が与えられるノードに接続されたソースと、ローカルビット線104に接続されたドレインと、書き込みグローバルビット線107に接続されたゲートとを有する。書き込みPMOSトランジスタTP1第2の書き込みトランジスタは、電源ノードに接続されたソースと、ローカルビット線105に接続されたドレインと、書き込みグローバルビット線106に接続されたゲートとを有する。書き込みNMOSトランジスタTN0第3の書き込みトランジスタは、書き込みグローバルビット線106に接続されたソースと、ローカルビット線104に接続されたドレインと、ブロック選択信号PASSが与えられるゲートとを有する。書き込みNMOSトランジスタTN1第4の書き込みトランジスタは、書き込みグローバルビット線107に接続されたソースと、ローカルビット線105に接続されたドレインと、ブロック選択信号PASSが与えられるゲートとを有する。プリチャージ回路プリチャージPMOSトランジスタTPC0は、電源ノードに接続されたソースと、ローカルビット線104に接続されたドレインと、プリチャージ制御信号PCが与えられるゲートとを有する。プリチャージPMOSトランジスタTPC1は、電源ノードに接続されたソースと、ローカルビット線105に接続されたドレインと、プリチャージ制御信号PCが与えられるゲートとを有する。書き込みドライバ,読み出しドライバ書き込みドライバ110は、書き込みグローバルビット線106,107を制御する。読み出しドライバ111は、読み出しグローバルビット線108,109の電圧レベルに基づいてデータを読み出す。読み出し回路読み出し回路112は、ローカルビット線104,105に接続される。例えば、読み出し回路112は、制御PMOSトランジスタFT0と、読み出しPMOSトランジスタTPR0,TPR1とを含む。制御PMOSトランジスタFT0は、電源ノードに接続されたソースと、電源制御ノードに接続されたドレインと、ブロック選択信号PASSが与えられるゲートとを有する。読み出しPMOSトランジスタTPR0は、電源制御ノードに接続されたソースと、読み出しグローバルビット線108に接続されたドレインと、ローカルビット線104に接続されたゲートとを有する。読み出しPMOSトランジスタTPR1は、電源制御ノードに接続されたソースと、読み出しグローバルビット線109に接続されたドレインと、ローカルビット線105に接続されたゲートとを有する。動作次に、図1に示した半導体記憶装置による動作について説明する。この半導体記憶装置は、ローカルビット線104,105をプリチャージするプリチャージ動作と、プリチャージ動作の後にメモリセル101に書き込みデータを書き込む書き込み動作と、プリチャージ動作の後にメモリセル101に記憶されたデータを読み出す読み出し動作とを実行する。《プリチャージ動作》プリチャージ動作の場合、ワード線制御信号WLは、ローレベルに設定される。これにより、メモリセル101において、アクセストランジスタTA0,TA1は、オフ状態になり、一対の記憶ノードロードトランジスタTL0とドライブトランジスタTD0との接続ノード、およびロードトランジスタTL1とドライブトランジスタTD1との接続ノードは、それぞれ、ローカルビット線104,105から切り離される。書き込みブロック選択信号PASSは、ローレベルに設定される。これにより、書き込みNMOSトランジスタTN0,TN1は、オフ状態になり、ローカルビット線104,105は、それぞれ、書き込みグローバルビット線106,107から切り離される。なお、読み出し回路112では、制御PMOSトランジスタFT0は、オン状態になる。プリチャージ制御信号PCは、ローレベルに設定される。これにより、プリチャージPMOSトランジスタTPC0,TPC1は、オン状態になり、ローカルビット線104,105は、ハイレベルにプリチャージされる。また、書き込みドライバ110は、書き込みグローバルビット線106,107の電圧レベルをハイレベルに設定する。《書き込み動作》書き込み動作の場合、プリチャージ制御信号PCは、ローレベルからハイレベルに切り替えられる。これにより、プリチャージPMOSトランジスタTPC0,TPC1は、オフ状態になり、ローカルビット線104,105は、電源ノードから切り離されるすなわち、ローカルビット線104,105のプリチャージが解除される。ワード線制御信号WLは、ローレベルからハイレベルに切り替えられる。これにより、メモリセル101において、アクセストランジスタTA0,TA1は、オン状態になり、一対の記憶ノードは、それぞれ、ローカルビット線104,105に接続される。書き込みブロック選択信号PASSは、ローレベルからハイレベルに切り替えられる。これにより、書き込みNMOSトランジスタTN0,TN1は、オン状態になり、ローカルビット線104,105は、それぞれ、書き込みグローバルビット線106,107に接続される。また、読み出し回路112において、制御PMOSトランジスタFT0は、オン状態からオフ状態に切り替わる。書き込みドライバ110は、与えられた書き込みデータに応じて書き込みグローバルビット線106,107のいずれか一方の電圧レベルをハイレベルからローレベルに変化させるとともに他方の電圧レベルをハイレベルのまま維持する。ここで、書き込みグローバルビット線106の電圧レベルをハイレベルからローレベルに変化させた場合、書き込みNMOSトランジスタTN0がオン状態であるので、ローカルビット線104の電圧レベルは、ローレベルになる。一方、書き込みグローバルビット線107の電圧レベルがハイレベルのまま維持され、且つ、書き込みNMOSトランジスタTN1がオン状態であるので、ローカルビット線105の電圧レベルは、ハイレベルになる。また、書き込みグローバルビット線106の電圧レベルがハイレベルからローレベルに変化することにより、書き込みPMOSトランジスタTP1は、オフ状態からオン状態に切り替わる。これにより、ローカルビット線105は、電源ノードに接続され、ローカルビット線105の電圧レベルは、ハイレベルに維持される。このようにして、メモリセル101にデータが書き込まれる。なお、ローカルビット線104の電圧レベルがローレベルになると、読み出し回路112では、読み出しPMOSトランジスタTPR0がオン状態になり、読み出しグローバルビット線108は、電源制御ノードに接続される。しかし、制御PMOSトランジスタFT0がオフ状態であるので、電源制御ノードは、電源ノードに接続されていない。したがって、読み出しグローバルビット線108は、無駄に駆動されない。《読み出し動作》読み出し動作の場合、プリチャージ制御信号PCは、ローレベルからハイレベルに切り替えられる。これにより、プリチャージPMOSトランジスタTPC0,TPC1は、オフ状態になり、ローカルビット線104,105は、電源ノードから切り離される。書き込みブロック選択信号PASSは、ローレベルのまま維持される。これにより、書き込みNMOSトランジスタTN0,TN1は、オフ状態のまま維持され、ローカルビット線104,105は、それぞれ、書き込みグローバルビット線106,107から切り離された状態で維持される。また、読み出し回路112では、制御PMOSトランジスタFT0は、オン状態のまま維持される。すなわち、読み出しPMOSトランジスタTPR0,TPR1のソースは、電源ノードに接続されている。ワード線制御信号WLは、ローレベルからハイレベルに切り替えられる。これにより、メモリセル101において、アクセストランジスタTA0,TA1は、オン状態になり、一対の記憶ノードは、それぞれ、ローカルビット線104,105に接続される。そして、メモリセル101に記憶されたデータに応じて、ローカルビット線104,105のいずれか一方の電圧レベルがハイレベルからローレベルに変化するとともに他方の電圧レベルがハイレベルのまま維持される。ここで、ローカルビット線105の電圧レベルがハイレベルからローレベルに変化した場合、読み出し回路112では、読み出しPMOSトランジスタTPR1がオフ状態からオン状態に切り替わり、読み出しグローバルビット線109は、電源制御ノードに接続される。これにより、読み出しPMOSトランジスタTPR1によって読み出しグローバルビット線109が駆動され、読み出しグローバルビット線109の電圧レベルは、ハイレベルに変化する。読み出しドライバ111は、読み出しグローバルビット線108,109の電圧レベルの変化に基づいてメモリセル101に記憶されたデータを読み出す。以上のように、図1に示した半導体記憶装置では、書き込み動作の場合、書き込みグローバルビット線106,107の電圧レベルの状態が確定する前に書き込みブロック選択信号PASSをローレベルからハイレベルに変化させても良い。そのため、書き込み時間書き込みデータが入力されてからメモリセル101への書き込みが完了するまでの時間を短縮できる。また、書き込み動作の場合、ローカルビット線104または、105は、1段の書き込みPMOSトランジスタTP0または、TP1を通じて電源ノードに接続されることになる。そのため、ローカルビット線104または、105が複数段のトランジスタを通じて電源ノードに接続される場合例えば、特許文献1の半導体記憶装置よりも、ローカルビット線104または、105の電圧レベルをハイレベルに保持する能力書き込み能力が高く、メモリセル101への書き込みを容易に行うことができる。したがって、書き込み能力を確保しながら、書き込みPMOSトランジスタTP0,TP1のトランジスタサイズを小さくすることができるすなわち、半導体記憶装置の回路面積を削減できる。または、書き込み能力を確保しながら、動作下限電圧を低減できる。さらに、書き込みPMOSトランジスタTP0,TP1のゲートは、読み出しグローバルビット線108,109に接続されていないので、読み出しグローバルビット線108,109の負荷容量を低減できる。そのため、読み出しグローバルビット線108,109の電圧レベルの変化速度を上げることができ、その結果、読み出し時間ワード線制御信号がローレベルからハイレベルに変化してから読み出しドライバ111によってメモリセル101に記憶されたデータが読み出されるまでの時間を短縮できる。また、読み出し動作の場合、書き込みNMOSトランジスタTN0,TN1はオフ状態であるので、ローカルビット線104,105は、それぞれ、書き込みグローバルビット線106,107から切り離されている。そのため、ローカルビット線104,105には、無駄な負荷容量書き込みグローバルビット線106,107の負荷容量が付加されていないので、ローカルビット線104,105の電圧レベルの変化速度を上げることができ、その結果、読み出し時間を短縮できる。さらに、読み出し動作の場合、書き込みNMOSトランジスタTN0,TN1は、オフ状態であり、ローカルビット線104は、ローカルビット線105から切り離されている。そのため、ローカルビット線104,105のいずれか一方の電圧レベルが低下してVDD-Vthnに達した場合であっても、特許文献1の半導体記憶装置とは異なり無駄な充放電や貫通電流が発生しない。したがって、消費電力を低減できる。また、メモリセルのデータ破壊を防止できるので、安定動作を実現できる。また、読み出し動作の場合、読み出しグローバルビット線108または、109は、読み出しPMOSトランジスタTPR0または、TPR1によって駆動される。したがって、特許文献1の半導体記憶装置の場合比較的サイズの小さいメモリセルのトランジスタによって駆動される場合よりも、読み出しグローバルビット線108,109の電圧レベルの変化速度を上げることができ、その結果、読み出し時間を短縮できる。また、読み出しグローバルビット線の駆動能力が高いので、センスアンプを設けなくても良い。さらに、特許文献1の半導体記憶装置とは異なり、書き込み対象外のローカルビット線を充放電することや、読み出し動作の場合に貫通電流や充放電電流を書き込み制御信号によって抑制することが不要となる。そのため、半導体記憶装置の回路面積の削減できる。また、ローカルビット線104,105を短縮できるので、ローカルビット線104,105の負荷容量や配線間のカップリング容量を低減できる。その結果、書き込み時間および読み出し時間を短縮できる。なお、図1に示した半導体記憶装置では、読み出しPMOSトランジスタTPR0,TPR1のソースは、制御PMOSトランジスタFT0を介して電源ノードに接続されているが、制御PMOSトランジスタFT0を介さず、直接、電源ノードに接続しても良い。実施形態2図2は、実施形態2による半導体記憶装置の構成例を示す。この半導体記憶装置は、図1に示した読み出し回路112に代えて読み出し回路212を備える。その他の構成は、図1に示した半導体記憶装置と同様である。読み出し回路読み出し回路212は、読み出しPMOSトランジスタTPR2,TPR3を含む。読み出しPMOSトランジスタTPR2は、書き込みグローバルビット線106に接続されたソースと、読み出しグローバルビット線108に接続されたドレインと、ローカルビット線104に接続されたゲートとを有する。読み出しPMOSトランジスタTPR3は、書き込みグローバルビット線107に接続されたソースと、読み出しグローバルビット線109に接続されたドレインと、ローカルビット線105に接続されたゲートとを有する。動作次に、図2に示した半導体記憶装置による動作プリチャージ動作,書き込み動作,および読み出し動作について説明する。《プリチャージ動作》プリチャージ動作の場合、図1に示した半導体記憶装置と同様に、ワード線制御信号WL,書き込みブロック選択信号PASS,およびプリチャージ制御信号PCは、ローレベルに設定され、書き込みドライバ110は、書き込みグローバルビット線106,107の電圧レベルをハイレベルに設定する。読み出し回路212では、ローカルビット線104,105がハイレベルにプリチャージされることにより、読み出しPMOSトランジスタTPR2,TPR3は、オフ状態になる。これにより、読み出しグローバルビット線108,109は、それぞれ、書き込みグローバルビット線106,107から切り離される。《書き込み動作》書き込み動作の場合、図1に示した半導体記憶装置と同様に、プリチャージ制御信号PC,ワード線制御信号WL,書き込みブロック選択信号PASSは、ローレベルからハイレベルに切り替えられる。また、書き込みドライバ110は、与えられた書き込みデータに応じて書き込みグローバルビット線106,107のいずれか一方の電圧レベルをハイレベルからローレベルに変化させるとともに他方の電圧レベルをハイレベルのまま維持する。ここで、書き込みグローバルビット線106の電圧レベルをハイレベルからローレベルに変化させた場合、書き込みNMOSトランジスタTN0がオン状態であるので、ローカルビット線104の電圧レベルは、ローレベルになる。読み出し回路212では、ローカルビット線104の電圧レベルがローレベルになることにより、読み出しPMOSトランジスタTPR2がオン状態になる。これにより、読み出しグローバルビット線108は、書き込みグローバルビット線106に接続される。しかし、書き込みグローバルビット線106の電圧レベルはローレベルであるので、読み出しグローバルビット線108は、無駄に駆動されない。《読み出し動作》読み出し動作の場合、図1に示した半導体記憶装置と同様に、プリチャージ制御信号PCおよびワード線制御信号WLは、ローレベルからハイレベルに切り替えられ、書き込みブロック選択信号PASSは、ローレベルのまま維持される。これにより、メモリセル101に記憶されたデータに応じて、ローカルビット線104,105のいずれか一方の電圧レベルがハイレベルからローレベルに変化するとともに他方の電圧レベルがハイレベルのまま維持される。ここで、ローカルビット線105の電圧レベルがハイレベルからローレベルに変化した場合、読み出し回路212では、読み出しPMOSトランジスタTPR3がオフ状態からオン状態に切り替わる。これにより、読み出しPMOSトランジスタTPR3によって読み出しグローバルビット線109が駆動され、読み出しグローバルビット線109の電圧レベルは、ハイレベルに変化する。以上のように、図2に示した半導体記憶装置では、制御PMOSトランジスタFT0を設けなくても良い。そのため、図1に示した半導体記憶装置よりも回路面積を削減できる。また、書き込みブロック選択信号PASSを伝達する配線の負荷容量を低減できるので、書き込みブロック選択信号PASSの変化速度を上げることができる。その結果、書き込み時間を短縮できる。また、書き込みブロック選択信号PASSの変化速度を確保しながら、書き込みブロック選択信号PASSを供給するドライバ図示せずの回路面積を削減できる。さらに、読み出し動作の場合、読み出しPMOSトランジスタTPR2,TPR3は、ハイレベル状態の書き込みグローバルビット線106,107を駆動源として利用している。したがって、書き込みグローバルビット線106,107ではない別の配線を読み出しPMOSトランジスタTPR2,TPR3の駆動源として利用する場合よりも、半導体記憶装置の回路面積を削減できる。また、読み出しPMOSトランジスタTPR2,TPR3のソースは、それぞれ、書き込みグローバルビット線106,107を通じて書き込みドライバ110に接続されている。そのため、読み出しPMOSトランジスタTPR2,TPR3のソースをワード線方向に並ぶローカルアンプに接続する場合よりも、読み出しPMOSトランジスタTPR2,TPR3のソース制御線に流れるピーク電流を抑制できるので、読み出しPMOSトランジスタTPR2,TPR3のソース制御ドライバすなわち、書き込みドライバ110の回路面積を削減でき、その結果、半導体記憶装置の回路面積を削減できる。なお、読み出し動作の場合に、書き込みグローバルビット線106,107を昇圧することによって、読み出し時間を短縮しても良い。または、書き込みドライバ110をビット線の出力方向と反対側に配置し、読み出し動作の場合に、書き込みグローバルビット線106,107の電圧レベルをローレベルからハイレベルに変化させる方向を、読み出しグローバルビット線108,109の電圧レベルがローレベルからハイレベルに変化する方向と同じ方向にすることにより、カップリング効果を利用して読み出しグローバルビット線108,109の電圧レベルの変化速度を上げても良い。この場合、カップリング容量を大きくするために、書き込みグローバルビット線106,107がローカルビット線104,105または読み出しグローバルビット線108,109に隣接するようにレイアウトすることが有効である。実施形態3図3は、実施形態3による半導体記憶装置の構成例を示す。この半導体記憶装置は、図2に示したプリチャージPMOSトランジスタTPC0,TPC1および書き込みドライバ110に代えて、書き込みドライバ301を備える。その他の構成は、図2に示した半導体記憶装置と同様である。動作次に、図3に示した半導体記憶装置による動作プリチャージ動作,書き込み動作,および読み出し動作について説明する。《プリチャージ動作》プリチャージ動作の場合、図2に示した半導体記憶装置と同様に、ワード線制御信号WLおよび書き込みブロック選択信号PASSは、ローレベルに設定される。これにより、ローカルビット線104,105は、それぞれ、書き込みグローバルビット線106,107から切り離される。書き込みドライバ301は、書き込みグローバルビット線106,107の電圧レベルをローレベルに設定する。これにより、書き込みPMOSトランジスタTP0,TP1がオン状態になり、ローカルビット線104,105は、電源ノードに接続され、その結果、ローカルビット線104,105は、ハイレベルにプリチャージされる。《書き込み動作》書き込み動作の場合、図2に示した半導体記憶装置と同様に、ワード線制御信号WLおよび書き込みブロック選択信号PASSは、ローレベルからハイレベルに切り替えられる。これにより、書き込みNMOSトランジスタTN0,TN1は、オン状態になり、ローカルビット線104,105は、それぞれ、書き込みグローバルビット線106,107に接続される。書き込みドライバ301は、書き込みデータに応じて書き込みグローバルビット線106,107のいずれか一方の電圧レベルをローレベルからハイレベルに変化させるとともに他方の電圧レベルをローレベルのまま維持する。ここで、書き込みグローバルビット線107の電圧レベルをローレベルからハイレベルに変化させた場合、書き込みNMOSトランジスタTN1がオン状態であるので、ローカルビット線105の電圧レベルは、ハイレベルになる。一方、書き込みグローバルビット線106の電圧レベルがローレベルのまま維持され、且つ、書き込みNMOSトランジスタTN0がオン状態であるので、ローカルビット線104の電圧レベルは、ローレベルになる。また、書き込みグローバルビット線106の電圧レベルがローレベルのまま維持されることにより、書き込みPMOSトランジスタTP1は、オン状態のまま維持される。これにより、ローカルビット線105は、電源ノードに接続され、ローカルビット線105の電圧レベルは、ハイレベルに維持される。なお、ローカルビット線104の電圧レベルがローレベルになると、読み出し回路212では、読み出しPMOSトランジスタTPR2がオン状態になり、読み出しグローバルビット線108は、書き込みグローバルビット線106に接続される。しかし、書き込みグローバルビット線106の電圧レベルはローレベルであるので、読み出しグローバルビット線108は、無駄に駆動されない。《読み出し動作》読み出し動作の場合、書き込みドライバ301は、書き込みグローバルビット線106,107の電圧レベルをローレベルからハイレベルに切り替える。これにより、書き込みPMOSトランジスタTP0,TP1がオン状態からオフ状態に切り替わり、ローカルビット線104,105は、電源ノードから切り離される。このようにして、ローカルビット線104,105のプリチャージが解除される。また、図2に示した半導体記憶装置と同様に、ワード線制御信号WLは、ローレベルからハイレベルに切り替えられ、書き込みブロック選択信号PASSは、ローレベルのまま維持される。これにより、メモリセル101に記憶されたデータに応じて、ローカルビット線104,105のいずれか一方の電圧レベルがハイレベルからローレベルに変化するとともに他方の電圧レベルがハイレベルのまま維持される。ここで、ローカルビット線105の電圧レベルがハイレベルからローレベルに変化した場合、読み出し回路212では、読み出しPMOSトランジスタTPR3がオフ状態からオン状態に切り替わる。これにより、読み出しPMOSトランジスタTPR3によって読み出しグローバルビット線109が駆動され、読み出しグローバルビット線109の電圧レベルは、ハイレベルに変化する。読み出しドライバ111は、読み出しグローバルビット線108,109の変化に基づいてメモリセル101に記憶されたデータを読み出す。以上のように、図3に示した半導体記憶装置では、プリチャージ回路プリチャージPMOSトランジスタTPC0,TPC1を設けなくても良い。そのため、図2に示した半導体記憶装置よりも、回路面積を削減できる。また、面積削減によってローカルビット線104,105または読み出しグローバルビット線108,109を短縮できる。これにより、ローカルビット線104,105または読み出しグローバルビット線108,109の負荷容量を低減できるので、読み出し時間を短縮できる。また、プリチャージ動作の場合、ローカルビット線104または、105は、1段の書き込みPMOSトランジスタTP0または、TP1を通じて電源ノードに接続されることになる。そのため、ローカルビット線104または、105が複数段のトランジスタを通じて電源ノードに接続される場合例えば、特許文献1の半導体記憶装置よりも、プリチャージ能力ローカルビット線104または、105の電圧レベルをハイレベルにする能力を高くすることができ、その結果、プリチャージ動作のサイクルタイムを短縮できる。また、プリチャージ能力を確保しながら、書き込みPMOSトランジスタTP0,TP1のトランジスタサイズを削減できる。なお、図3に示した半導体記憶装置は、プリチャージ動作を補助するためにプリチャージPMOSトランジスタTPC0,TPC1プリチャージ回路をさらに備えていても良い。この場合、プリチャージPMOSトランジスタTPC0,TPC1のトランジスタサイズは、図1に示したプリチャージPMOSトランジスタTPC0,TPC1のトランジスタサイズよりも小さくても良い。書き込みドライバの構成例図4は、書き込みドライバ301の構成例を示す。書き込みドライバ301は、複数のインバータおよびスイッチSW0~SW3によって構成される。《プリチャージ動作》プリチャージ動作の場合、書き込みイネーブル信号WEは、ローレベルに設定される。これにより、スイッチSW0,SW3がオフ状態になるとともにスイッチSW1,SW2がオン状態になる。また、読み出しイネーブル信号REは、ローレベルに設定される。これにより、スイッチSW1,SW2のソースの電圧レベルは、ハイレベルになり、書き込みグローバルビット線106,107の電圧レベルは、ローレベルになる。《書き込み動作》書き込み動作の場合、書き込みイネーブル信号WEは、ハイレベルに設定される。これにより、スイッチSW1,SW2がオフ状態になるとともにスイッチSW0,SW3がオン状態になる。また、スイッチSW0,SW3のソースには、インバータを介して書き込みデータDIが供給され、書き込みグローバルビット線106,107の各々の電圧レベルは、書き込みデータDIに応じて設定される。例えば、書き込みデータDIが1ハイレベルである場合、スイッチSW0のソースの電圧レベルは、ハイレベルになり、書き込みグローバルビット線106の電圧レベルは、ローレベルになる。一方、スイッチSW3のソースの電圧レベルは、ローレベルになり、書き込みグローバルビット線107の電圧レベルは、ハイレベルになる。《読み出し動作》読み出し動作の場合、書き込みイネーブル信号WEは、ローレベルに設定される。これにより、スイッチSW0,SW3がオフ状態になるとともにスイッチSW1,SW2がオン状態になる。また、読み出しイネーブル信号REは、ハイレベルに設定される。これにより、スイッチSW1,SW2のソースの電圧レベルは、ローレベルになり、書き込みグローバルビット線106,107の電圧レベルは、ハイレベルになる。メモリセルの変形例図1~図3に示した半導体記憶装置は、メモリセル101に代えて、図5に示したメモリセル4012ポート読み出しが可能なメモリセルを備えていても良い。メモリセル401では、アクセストランジスタTA0のゲートには、ワード線制御信号WLA<0>、または、WLA<1>が与えられ、アクセストランジスタTA1のゲートには、ワード線制御信号WLB<0>、または、WLB<1>が与えられる。カラムによる選択がない半導体記憶装置では、1つのメモリセルの幅から入出力回路がはみ出さないように入出力回路を配置する必要がある。そのため、図5に示すようなメモリセルを用いる場合、1つのメモリセルの幅の中に2つ分の入出力回路を配置する必要があるので、入出力回路の回路面積が大きくなり、その結果、半導体記憶装置の回路面積が増大してしまう。特に、特許文献1の半導体記憶装置のように、それぞれのポートにセンスアンプを設ける場合、半導体記憶装置の回路面積が激増してしまう。一方、図1~図3に示した半導体記憶装置では、センスアンプを設けなくても良いので、メモリセル101を図5のようなメモリセル401に置き換えた場合でも、半導体記憶装置の回路面積を増大を抑制できる。また、ビット線長を短縮できるので、読み出し時間を短縮できる。また、図7のように、図5に示した書き込みPMOSトランジスタTP0,TP1の代わりに、書き込みPMOSトランジスタTP90,TP91が設けられる場合がある。書き込みPMOSトランジスタTP90のゲートは、ローカルビット線105に接続され、書き込みPMOSトランジスタTP91のゲートは、ローカルビット線104に接続される。書き込みPMOSトランジスタTP90のドレインは、ローカルビット線104に接続され、書き込みPMOSトランジスタTP91のドレインは、ローカルビット線105に接続される。さらに、図7に示した半導体記憶装置では、メモリセル401が2ポート読み出しが可能なメモリセルであるので、ローカルビット線104,105の両方の電圧レベルがローレベルになる場合がある。そのため、読み出し動作のときに書き込みPMOSトランジスタTP90,TP91のドレインを電源ノードから切り離すために、書き込みPMOSトランジスタTP90,TP91のドレインと電源ノードとの間にPMOSトランジスタTPS切断回路が設けられている。PMOSトランジスタTPSは、制御信号CTRLによってオン/オフが切り替えられる。このように、図7に示した半導体記憶装置では、切断回路を設ける必要があるので、回路面積の削減が困難である。一方、図5に示した半導体記憶装置では、読み出し動作の場合、書き込みグローバルビット線106,107の電圧レベルがハイレベルであるので、書き込みPMOSトランジスタTP0,TP1の両方がオフ状態である。そのため、読み出し動作のときに書き込みPMOSトランジスタTP0,TP1のドレインを電源ノードから切り離す切断回路を設けなくても良いので、図7に示した半導体記憶装置よりも回路面積を削減できる。書き込みトランジスタの変形例図1~図3,図5に示した半導体記憶装置において、図6のように、書き込みPMOSトランジスタTP0,TP1と書き込みNMOSトランジスタTN0,TN1とをそれぞれ入れ替えても良い。この場合、書き込みNMOSトランジスタTN0第1の書き込みトランジスタは、接地ノード接地電圧が与えられるノードに接続されたソースと、ローカルビット線104に接続されたドレインと、書き込みグローバルビット線107に接続されたゲートとを有する。書き込みNMOSトランジスタTN1第2の書き込みトランジスタは、接地ノードに接続されたソースと、ローカルビット線105に接続されたドレインと、書き込みグローバルビット線106に接続されたゲートとを有する。書き込みPMOSトランジスタTP0第3の書き込みトランジスタは、書き込みグローバルビット線106に接続されたソースと、ローカルビット線104に接続されたドレインと、ブロック選択信号PASSが与えられるゲートとを有する。書き込みPMOSトランジスタTP1第4の書き込みトランジスタは、書き込みグローバルビット線107に接続されたソースと、ローカルビット線105に接続されたドレインと、ブロック選択信号PASSが与えられるゲートとを有する。書き込みPMOSトランジスタTP0,TP1および書き込みNMOSトランジスタTN0,TN1を図6のように配置した場合、書き込みブロック選択信号PASSおよび書き込みグローバルビット線106,107は、図1の場合に対してハイレベルとローレベルとが逆になるように制御される。例えば、次のように制御される。すなわち、プリチャージ動作の場合、書き込みブロック選択信号PASSは、ハイレベルに設定され、書き込みドライバ110は、書き込みグローバルビット線106,107をローレベルに設定する。書き込み動作の場合、書き込みブロック選択信号PASSは、ハイレベルからローレベルに切り替えられ、書き込みドライバ110は、書き込みデータに応じて書き込みグローバルビット線106,107のうちいずれか一方をローレベルからハイレベルに変化させるとともに他方をローレベルのまま維持する。読み出し動作の場合、書き込みブロック選択信号PASSは、ハイレベルのまま維持される。以上のように、図6に示した半導体記憶装置では、図1に示した半導体記憶装置と同様に、書き込み動作の場合、書き込みグローバルビット線106,107の電圧レベルの状態が確定する前に書き込みブロック選択信号PASSをハイレベルからローレベルに変化させても良い。そのため、書き込み時間を短縮できる。また、書き込み動作の場合、ローカルビット線104または、105は、1段の書き込みNMOSトランジスタTN0または、TN1を通じて接地ノードに接続されることになる。そのため、ローカルビット線104または、105が複数段のトランジスタを通じて接地ノードに接続される場合よりも、ローカルビット線104または、105の電圧レベルをローレベルに保持する能力書き込み能力が高く、メモリセル101への書き込みを容易に行うことができる。その結果、書き込み能力を確保しながら、書き込みNMOSトランジスタTN0,TN1のトランジスタサイズを小さくすることができるすなわち、半導体記憶装置の回路面積を削減できる。または、書き込み能力を確保しながら、動作下限電圧を低減できる。さらに、書き込みNMOSトランジスタTN0,TN1のゲートは、読み出しグローバルビット線108,109に接続されていないので、読み出しグローバルビット線の負荷容量を低減でき、読み出し時間を短縮できる。また、読み出し動作の場合、書き込みPMOSトランジスタTP0,TP1はオフ状態であるので、ローカルビット線104,105は、それぞれ、書き込みグローバルビット線106,107から切り離されている。そのため、ローカルビット線104,105には、無駄な負荷容量書き込みグローバルビット線106,107の負荷容量が付加されていないので、読み出し時間を短縮できる。さらに、読み出し動作の場合、書き込みグローバルビット線106,107の電圧レベルがローレベルであるので、書き込みNMOSトランジスタTN0,TN1は、オフ状態であり、ローカルビット線104は、ローカルビット線105から切り離されている。そのため、無駄な充放電や貫通電流が発生しない。したがって、消費電力を低減できる。また、メモリセルのデータ破壊を防止できるので、安定動作を実現できる。また、読み出し動作の場合、読み出しグローバルビット線108または、109は、読み出しPMOSトランジスタTPR0または、TPR1によって駆動される。したがって、特許文献1の半導体記憶装置の場合比較的サイズの小さいメモリセルのトランジスタによって駆動される場合よりも、読み出しグローバルビット線108,109の電圧レベルの変化速度を上げることができ、その結果、読み出し時間を短縮できる。また、読み出しグローバルビット線の駆動能力が高いので、センスアンプを設けなくても良い。なお、図6に示した半導体記憶装置において、書き込みNMOSトランジスタTN0,TN1のソースと接地ノードとの間に、書き込みブロック選択信号PASSに応答してオン/オフが切り替えられる電源制御回路が挿入されていても良い。電源制御回路は、書き込みブロック選択信号PASSがハイレベルである場合例えば、プリチャージ動作および読み出し動作の場合には、オフ状態になり、書き込みブロック選択信号PASSがローレベルである場合例えば、書き込み動作の場合には、オン状態になっても良い。このように構成することにより、書き込み動作の場合に、非選択ブロックにおいてローカルビット線104,105が無駄に充放電されることを防止できる。"