"行選択線をゲート端子に接続したメモリセル選択用トランジスタと抵抗変化型素子を直列に接続した回路をメモリセルとして、該メモリセルの端子をビット線とソース線とに接続して構成したメモリセルアレイを有する抵抗変化型不揮発性メモリであって、前記ソース線を前記行選択線に平行に配線し、前記ビット線を前記行選択線に直交させて配線し、前記ソース線に一定値のソース電圧を加えて前記メモリセルへのデータの書き込み及び読出しを行い、前記ビット線に、前記ソース電圧より高い電圧と低い電圧とを切り替えて加えることで異なる値のデータを前記メモリセルへ書き込むことを特徴とする抵抗変化型不揮発性メモリ。請求項1記載の抵抗変化型不揮発性メモリであって、2組の前記行選択線の間に前記行選択線に平行に1つの前記ソース線を配線することで、前記行選択線の部分で構成される2つの前記メモリセル選択用トランジスタの端子を前記ソース線に接続したことを特徴とする抵抗変化型不揮発性メモリ。請求項1又は2に記載の抵抗変化型不揮発性メモリであって、前記メモリセル選択用トランジスタのソース端子を前記ソース線に接続し、前記抵抗変化型素子を前記メモリセル選択用トランジスタのドレイン端子と前記ビット線の間に接続したことを特徴とする抵抗変化型不揮発性メモリ。請求項1又は2に記載の抵抗変化型不揮発性メモリであって、前記メモリセル選択用トランジスタのドレイン端子を前記ビット線に接続し、前記抵抗変化型素子を前記メモリセル選択用トランジスタのソース端子と前記ソース線の間に接続したことを特徴とする抵抗変化型不揮発性メモリ。請求項1乃至4の何れか一項に記載の抵抗変化型不揮発性メモリであって、前記メモリセルにデータを読み書きする前に、プリチャージ回路が前記ビット線に前記ソース線を接続することで、前記ソース電圧をプリチャージすることを特徴とする抵抗変化型不揮発性メモリ。請求項1乃至5の何れか一項に記載の抵抗変化型不揮発性メモリであって、前記メモリセルアレイを複数のメモリブロックに分割し、前記行選択線が各メモリブロック内のみに限定されたローカル行選択線であり、該ローカル行選択線には各前記メモリブロック内のパーシャルデコーダから信号が送信され、列デコーダで選択されたメモリブロック内の前記パーシャルデコーダのみが動作し、前記パーシャルデコーダはグローバル行選択線で選択され、サブ行選択信号で前記ローカル行選択線が選択されて前記メモリセルにデータを読み書きすることを特徴とする抵抗変化型不揮発性メモリ。請求項6に記載の抵抗変化型不揮発性メモリであって、前記メモリセルにデータを読み書きする前に、前記ビット線に前記ソース線を接続することで前記ソース電圧をプリチャージするプリチャージ回路を前記メモリブロック毎に有し、前記プリチャージ回路が前記列デコーダで選択された前記メモリブロック内の前記ビット線にのみ前記ソース電圧をプリチャージすることを特徴とする抵抗変化型不揮発性メモリ。請求項3に記載の抵抗変化型不揮発性メモリであって、前記メモリセルの前記メモリセル選択用トランジスタと前記抵抗変化型素子を直列に接続した回路が、第1のトランジスタと第1の抵抗変化型素子を直列に接続した第1の回路と、第2のトランジスタと第2の抵抗変化型素子を直列に接続した第2の回路を並列に接続した回路であり、前記第1の回路の第1の抵抗変化型素子を第1のトランジスタのドレイン端子とビット線の間に接続し、前記第2の回路の第2の抵抗変化型素子を第2のトランジスタのドレイン端子と反転ビット線の間に接続し、前記メモリセルの第1の抵抗変化型素子と第2の抵抗変化型素子の一方を低抵抗にし他方を高抵抗にしてデータを記憶することを特徴とする抵抗変化型不揮発性メモリ。請求項4に記載の抵抗変化型不揮発性メモリであって、前記メモリセルの前記メモリセル選択用トランジスタと前記抵抗変化型素子を直列に接続した回路が、第1のトランジスタと第1の抵抗変化型素子を直列に接続した第1の回路と、第2のトランジスタと第2の抵抗変化型素子を直列に接続した第2の回路を並列に接続した回路であり、前記第1の回路の第1のトランジスタのドレイン端子をビット線に接続し、前記第2の回路の第2のトランジスタのドレイン端子を反転ビット線に接続し、第1の抵抗変化型素子を第1のトランジスタのソース端子と前記ソース線の間に接続し、第2の抵抗変化型素子を第2のトランジスタのソース端子と前記ソース線の間に接続し、前記メモリセルの第1の抵抗変化型素子と第2の抵抗変化型素子の一方を低抵抗にし他方を高抵抗にしてデータを記憶することを特徴とする抵抗変化型不揮発性メモリ。しかし、特許文献1の技術には、以下の欠点がある。特許文献1の回路図を図23に示す。図23において、メモリセルM00を選択した場合、0書き込みの場合は、選択されたビット線BL0に0.6V、行選択線WL0に0.6V、共通ソース線COMSLとそれから分岐するソース線SL01~SL45に0Vを印加すると、ビット線BL0からソース線SL01と共通ソース線COMSLに電流が流れ、メモリセルM00の抵抗素子は0書き込みとなり、低抵抗となる。このとき、非選択のビット線BL1,BL2、はオープンとする。オープンの場合は、通常、0Vとなっているので、行選択線WL0が0.6Vとなって、非選択ビット線が0Vのソース線SLと接続されても、特に問題はない。ところが、1書き込みの場合は、選択されたビット線BL0が0V,共通ソース線COMSLが0.6Vとなり、共通ソース線COMSLからビット線BL0へ電流が流れて、M00には、1が書き込まれ、高抵抗となる。ここで、非選択ビット線BL1,BL2、がオープンとなっているので、行選択線WL0が接続されているメモリセルM01,M02、のメモリセル選択用トランジスタがオンとなる。すると、共通ソース線COMSLから非選択ビット線BL1,BL2、に充電電流が流れる。この充電電流はオープンとなっている非選択ビット線BL1,BL2、が充電されれば止まる。しかし、余分な非選択ビット線を充電するために無駄な電力を消費してしまう問題があった。また、一時的ではあるが、非選択のメモリセルM01,M02、にビット線の充電電流が流れるので、その充電電流が流れている間、弱い書き込み状態となる。そのため、この状態を繰り返すと、誤って書き込みされてしまう懸念がある問題があった。この誤書き込み問題を解決するには、非選択ビット線BL1、BL2、を、ビット線側から共通ソース線COMSLと同電位の0.6Vに充電しておくことで改善できる。しかし、そのように改善しても、メモリセルの書換えのたびに、非選択のビット線BLへの充放電を繰り返すので、余分な電力の消費が避けられない問題があった。そのため、本発明の目的は、抵抗変化型不揮発性メモリのメモリセルの面積を縮小し、かつ、消費電力を少なくすることにある。本発明は、上記の課題を解決するために、行選択線をゲート端子に接続したメモリセル選択用トランジスタと抵抗変化型素子を直列に接続した回路をメモリセルとして、該メモリセルの端子をビット線とソース線とに接続して構成したメモリセルアレイを有する抵抗変化型不揮発性メモリであって、前記ソース線を前記行選択線に平行に配線し、前記ビット線を前記行選択線に直交させて配線し、前記ソース線に一定値のソース電圧を加えて前記メモリセルへのデータの書き込み及び読出しを行い、前記ビット線に、前記ソース電圧より高い電圧と低い電圧とを切り替えて加えることで異なる値のデータを前記メモリセルへ書き込むことを特徴とする抵抗変化型不揮発性メモリである。かかる発明によれば、ソース線の電圧を書き込み時でも読出し時でも、常に一定電圧に保持しておくことで、非選択のビット線へ充電電流を流さないので、エネルギーの無駄を無くして消費電力を少なくすることができる効果がある。また、本発明は上記の抵抗変化型不揮発性メモリであって、2組の前記行選択線の間に前記行選択線に平行に1つの前記ソース線を配線することで、前記行選択線の部分で構成される2つの前記メモリセル選択用トランジスタの端子を前記ソース線に接続したことを特徴とする抵抗変化型不揮発性メモリである。かかる発明によれば、メモリセルアレイの連続した2行間でソース線を共有するので、メモリセルの縦方向の素子間寸法を短くすることができる。従って、メモリセルの面積を小さくすることができる効果がある。そして、ソース線の電圧を書き込み時でも読出し時でも、常に一定電圧に保持しておくことで、非選択のビット線へ充電電流を流さないので、エネルギーの無駄を無くして消費電力を少なくすることができる効果がある。また、本発明は上記の抵抗変化型不揮発性メモリであって、前記メモリセル選択用トランジスタのソース端子を前記ソース線に接続し、前記抵抗変化型素子を前記メモリセル選択用トランジスタのドレイン端子と前記ビット線の間に接続したことを特徴とする抵抗変化型不揮発性メモリである。また、本発明は上記の抵抗変化型不揮発性メモリであって、前記メモリセル選択用トランジスタのドレイン端子を前記ビット線に接続し、前記抵抗変化型素子を前記メモリセル選択用トランジスタのソース端子と前記ソース線の間に接続したことを特徴とする抵抗変化型不揮発性メモリである。また、本発明は上記の抵抗変化型不揮発性メモリであって、前記メモリセルにデータを読み書きする前に、プリチャージ回路が前記ビット線に前記ソース線を接続することで、前記ソース電圧をプリチャージすることを特徴とする抵抗変化型不揮発性メモリである。また、本発明は上記の抵抗変化型不揮発性メモリであって、前記メモリセルアレイを複数のメモリブロックに分割し、前記行選択線が各メモリブロック内のみに限定されたローカル行選択線であり、該ローカル行選択線には各前記メモリブロック内のパーシャルデコーダから信号が送信され、列デコーダで選択されたメモリブロック内の前記パーシャルデコーダのみが動作し、前記パーシャルデコーダはグローバル行選択線で選択され、サブ行選択信号で前記ローカル行選択線が選択されて前記メモリセルにデータを読み書きすることを特徴とする抵抗変化型不揮発性メモリである。また、本発明は上記の抵抗変化型不揮発性メモリであって、前記メモリセルにデータを読み書きする前に、前記ビット線に前記ソース線を接続することで前記ソース電圧をプリチャージするプリチャージ回路を前記メモリブロック毎に有し、前記プリチャージ回路が前記列デコーダで選択された前記メモリブロック内の前記ビット線にのみ前記ソース電圧をプリチャージすることを特徴とする抵抗変化型不揮発性メモリである。また、本発明は上記の抵抗変化型不揮発性メモリであって、前記メモリセルの前記メモリセル選択用トランジスタと前記抵抗変化型素子を直列に接続した回路が、第1のトランジスタと第1の抵抗変化型素子を直列に接続した第1の回路と、第2のトランジスタと第2の抵抗変化型素子を直列に接続した第2の回路を並列に接続した回路であり、前記第1の回路の第1の抵抗変化型素子を第1のトランジスタのドレイン端子とビット線の間に接続し、前記第2の回路の第2の抵抗変化型素子を第2のトランジスタのドレイン端子と反転ビット線の間に接続し、前記メモリセルの第1の抵抗変化型素子と第2の抵抗変化型素子の一方を低抵抗にし他方を高抵抗にしてデータを記憶することを特徴とする抵抗変化型不揮発性メモリである。また、本発明は上記の抵抗変化型不揮発性メモリであって、前記メモリセルの前記メモリセル選択用トランジスタと前記抵抗変化型素子を直列に接続した回路が、第1のトランジスタと第1の抵抗変化型素子を直列に接続した第1の回路と、第2のトランジスタと第2の抵抗変化型素子を直列に接続した第2の回路を並列に接続した回路であり、前記第1の回路の第1のトランジスタのドレイン端子をビット線に接続し、前記第2の回路の第2のトランジスタのドレイン端子を反転ビット線に接続し、第1の抵抗変化型素子を第1のトランジスタのソース端子と前記ソース線の間に接続し、第2の抵抗変化型素子を第2のトランジスタのソース端子と前記ソース線の間に接続し、前記メモリセルの第1の抵抗変化型素子と第2の抵抗変化型素子の一方を低抵抗にし他方を高抵抗にしてデータを記憶することを特徴とする抵抗変化型不揮発性メモリである。本発明は、ソース線SLの電圧を書き込み時でも読出し時でも、常に一定電圧に保持しておくことで、ソース線の電圧を変化させないので、従来のソース線の電圧を変化させることによるエネルギーの無駄を無くすことができる効果がある。また、本発明は、その一定電圧のソース線の電圧をプリチャージ回路がビット線にプリチャージしておくことで、ビット線からのデータの読出しの際のビット線への電流流入に要する時間を節約することができ、データの読出し速度を高速化できる効果がある。更に、本発明のメモリセルアレイをメモリブロックに分割し、メモリブロック内のみに限定されたローカル行選択線をパーシャルデコーダがアクセスするようにすることで、消費電力を低減できる効果がある。以下、図面を参照し、この発明の実施形態について説明する。なお、以下の実施形態において、トランジスタはMOSFETMetalOxideSemiconductorFieldEffectTransistor;金属-酸化膜-半導体構造の電界効果トランジスタを指す。<第1の実施形態>図1は、第1の実施形態の16ビットの不揮発性メモリの1ビット分のメモリブロックおよび回路部分の回路図である。図2は、16個のメモリセルに同時に書き込みを行う、16I/O×16を持つ16ビットの不揮発性メモリの回路のブロック図である。図2のように、メモリセルアレイ100をメモリブロック100-0から100-15の16のブロックに分割する。メモリブロック100-0は、第0ビット目の出力ビット端子Dout0へ接続するメモリセルを構成する。同様に、メモリブロック100-15が第15ビット目の出力ビット端子Dout15へ接続するメモリセルを構成する。また、400-0~400-15は、列ゲート部400内の、各メモリブロックに対応した列ゲートブロックである。図1の回路図のように、不揮発性メモリの1ビット分は、メモリセルアレイ100のメモリブロック100-0の有する、メモリセルM00~Mmnの配列から1つのメモリセルMkjを選択して駆動するためのデコーダ系回路とその他の制御回路から成る。デコーダ系回路は、行デコーダ200と列デコーダ300と列ゲート部400から成る。本実施形態による不揮発性メモリでは、図1のようにメモリセルアレイ100の各メモリブロック100-ii=0~15をm1本の行選択線WL0~WLmが行方向に横切っている。また、2つの行選択線WLkに対して1つのソース線SLが行方向に横切っている。各行選択線WLkk=0~mは、メモリセルアレイ100の全メモリブロック100-ii=0~15の各行に対応している。行kに対応した行選択線WLkは、メモリブロック100-ii=0~15の第k行のメモリセルMkjj=0~nに対して行選択信号を送信する信号線である。行デコーダ200が、m1本の行選択線WL0~WLmの中の1本を行アドレスに従って選択し、選択した行選択線にデータ書き込みまたはデータ読み出しのための行選択信号を出力し、他の行選択線に0Vの行選択信号を出力する回路である。また、本実施形態による不揮発性メモリでは、第0ビットに対応したメモリブロック100-0をn1本のビット線BLjj=0~nが列方向に横切っている。ここで、第j列に対応したビット線BLjは、メモリブロック100-0における第j列のメモリセルMkjk=0~mのためにビット電圧を伝送する信号線である。列デコーダ300は、列アドレスが与えられて、その列アドレスに従ってメモリブロック100-0のメモリセルの配列の列を選択する列選択信号COL0~COLnを列ゲート部400に出力する回路である。この列選択信号COL0~COLnの各々は、図3のように、列選択信号COLと反転列選択信号COLBとのセットを、列ゲート部400のCMOSコンプリメンタリ型回路のカラムゲートCGに向けて出力する。以下の説明では、その列選択信号COLと反転列選択信号COLBのセットを列選択信号COLのみで代表させて記述する。列ゲート部400におけるメモリブロック100-0に対応する回路は、カラムゲートCG0~CGnで構成される。カラムゲートCG0~CGnは、列選択信号COL0~COLnに従ってメモリセルアレイ100のメモリブロック100-0の列を駆動する信号を切り替えるMOSスイッチ群である。カラムゲートCG0~CGnは、図2に示す各メモリブロック100-0から100-15の各回路に対応して、図1の回路に示した素子の数の16倍存在する。各々のカラムゲートCGは、図3のように、列選択信号COLをCMOS回路のNチャンネルMOSトランジスタのゲート端子に接続し、反転列選択信号COLBをCMOS回路のPチャンネルMOSトランジスタのゲート端子に接続し、それらのNチャンネルMOSトランジスタとPチャンネルMOSトランジスタは、データ線DL0~DL15とビット線BL0~BLnとの間に並列に接続する。このように、カラムゲートCGはCMOS回路で構成するが、以下の説明では、そのCMOS回路の一方のゲート回路のNMOSトランジスタのみを表示して、そのNMOSトランジスタにCMOS回路を代表させる。メモリセルアレイ100の他のメモリブロック100-1~100-15も同様であり、第iビットに対応したメモリブロック100-iをn1本のビット線BLjj=0~nが列方向に横切っている。図2の回路ブロック図で示す半導体素子のレイアウトのように、メモリブロック100-0から100-15は、図2の横方向に順番にメモリブロックの領域を配置する。そして、列ゲート400は、各メモリブロックの上方に、それぞれのゲート回路を配置する。その他の制御回路としては、書き込み電圧発生回路WriteDriver500と、データ線DL0~DL15に接続した16個のセンスアンプ600SA0~SA15と、センスアンプ600の後段に設けた出力回路700OUT0~OUT15を有し、また、書込制御回路800、ビット線BLをバイアスするプリチャージ回路900、電源回路1000図4を有する。電源回路図4は電源回路1000の構成例を示すブロック図である。電源回路1000は、制御回路1001と、昇圧回路1002および1003と、降圧回路1004および1005と、出力調整回路1006~1009とにより構成されている。昇圧回路1002および1003は、制御回路1001による制御の下、この不揮発性メモリの電源電圧を昇圧して出力する回路である。また、降圧回路1004および1005は、制御回路1001による制御の下、この不揮発性メモリの電源電圧を降圧して出力する回路である。電源回路1000の出力調整回路1006はメモリセルMkjへのデータの書き込みの際には1.5Vの行駆動電圧VWLを出力し、データの読出しの際には1.2Vの行駆動電圧VWLを出力する。また、出力調整回路1007は1.5Vの列駆動電圧VCOLを出力し、出力調整回路1008は1.2Vのデータ線電圧VWDを出力する。そして、出力調整回路1009は、データ線電圧VDWの約半分の電圧の0.6Vのソース電圧VSLを出力する回路である。出力調整回路1006および1007は、行駆動電圧VWLまたはデータ線電圧VWDを供給するために、不揮発性メモリの電源電圧VDDよりも高い電圧を出力する必要があるため、前段の昇圧回路1002または1003を利用してその電圧を生成する。また、出力調整回路1008および1009は、1.2Vのデータ線電圧VWDまたは0.6Vのソース電圧VSLとして不揮発性メモリの電源電圧VDDよりも低い電圧を出力する必要がある場合、前段の降圧回路1004または1005を利用してその電圧を生成する。電源回路1000の概略の動作は、書込制御回路800による制御の下、出力調整回路1006から、行選択信号の電圧の基となる1.5Vの行駆動電圧VWLを行デコーダ200に供給し、出力調整回路1007から、列選択信号の電圧の基となる1.5Vの列駆動電圧VCOLを列デコーダ300に供給する。また、書き込み電圧発生回路500がビット線BLjに接続するべきデータ線DLに出力する電圧の基となる1.2Vのデータ線電圧VWDを、出力調整回路1008が書き込み電圧発生回路500に供給する。そして、0.6Vのソース電圧VSLを、出力調整回路1008が共通ソース線COMSLに供給する。また、電源回路1000は、プリチャージトランジスタPR0~PRnのゲートを制御する1.5Vの行駆動電圧VWLをプリチャージ回路900の電源に供給する。データ書き込みの際の電源回路の動作電源回路1000は、データ書き込み時WE=1、制御回路1001は、出力調整回路1005から行デコーダ200に1.5Vの行駆動電圧VWLを供給する。これにより行デコーダ200は、選択した行kの行選択線WLkに1.5Vの行選択信号を出力し、他の行選択線WLk’に0Vを出力する。また、制御回路1001は、出力調整回路1008から1.2Vのデータ線電圧VWDを発生して書き込み電圧発生回路500に供給する。これにより、書き込み電圧発生回路500は、書き込みデータ入力信号Diniが0の場合には1.2Vのデータ線電圧VWDをデータ線DLiに出力する。なお、書き込み電圧発生回路500は、書き込みデータ入力信号Diniが1の場合には0Vをデータ線DLiに出力する。また、制御回路1001は、出力調整回路1009から0.6Vのソース電圧VSLを出力させる。この0.6Vのソース電圧VSLを共通ソース線COMSLに供給し、共通ソース線COMSLをソース線SLに分岐させる。共通ソース線COMSLは、データ読出しの際も、常に0.6Vのソース電圧VSLに維持される。データ読出しの際の電源回路の動作電源回路1000は、データ読み出し時WE=0、制御回路1001は、出力調整回路1006から行デコーダ200に1.2Vの行駆動電圧VWLを供給し、行デコーダ200が、その1.2Vの行駆動電圧VWLの行選択信号を行選択線WLkに出力する。データ読み出しの動作において、行駆動電圧VWLをデータ書き込み時の1.5V時よりも下げた1.2Vにするのは、抵抗変化型素子Rの記憶内容を破壊するような過度な電流を抵抗変化型素子Rに流さないようにするためである。本実施形態の特徴は、このように、0.6Vのソース電圧VSLを共通ソース線COMSLに供給し、共通ソース線COMSLをソース線SLに分岐させる。これにより、ソース線SLの電圧を書き込み時でも読出し時でも、常に0.6Vに保持しておくことが本実施形態の特徴である。書込制御回路800は、書き込みデータ入力信号Dinと書き込み制御信号WEを受信して、書き込み電圧発生回路500に、書き込み制御信号WEと、データ入力信号Din0~Din15を引き渡す回路である。書き込み電圧発生回路500は、データ線DL0~DL15を駆動する3ステートバッファを有する。そして、書込制御回路800から書き込みデータ入力信号Dinと書き込み制御信号WEを受信し、データ線DL0~DL15に書き込み電圧を出力する。ここで、書き込み電圧発生回路500は、書き込みデータ入力信号DinがHighの場合に、データ線DLに0Vを出力し、書き込みデータ入力信号DinがLowの場合にデータ線DLに1.2Vのデータ線電圧VWDを出力するように構成する。また、読出し時は、書き込み電圧発生回路500はオフとなり、出力をHiZハイインピーダンスとする。書き込み電圧発生回路500のデータ線DL0~DL15は、メモリセルアレイ100に対して書き込むデータまたはメモリセルアレイ100から読み出したデータを伝送するための信号線である。センスアンプ600は、データ線DLに接続し、センスアンプ600の後段には出力回路700を設ける。このセンスアンプ600および出力回路700と、その他に書き込み電圧発生回路500が、データ読み出しのための動作を行う。メモリセルアレイ100のメモリブロック100-0には、図1のようにメモリセルM00からMmnをm1行n1列の行列状に配列する。そして、図2のように、メモリブロック100-0から100-15の16個のメモリブロックを並べて16ビットのメモリセルアレイ100を構成する。そのように、各メモリブロック毎に、m1行n1列の行列状のメモリセルMkjを配列する。図1のように、1ビットのメモリブロック100-0内では、行方向に配列されるメモリセルM00からM0nのゲートに共通に、行デコーダ200の行選択線WL0が接続され、行方向に配列されるメモリセルM10からM1nのゲートには共通に行選択線WL1が接続されている。この2群のメモリセルに1つのソース線SL01を共有させ、そのソース線SL01の上に行選択線WL0に接続するメモリセルM00からM0nを配置し、ソース線SL01の下に行選択線WL1に接続するメモリセルM10からM1nを配置する。同様にして、1つのソース線SL23を共有するメモリセルM20からM3nについて、ソース線SL23の上に、ゲートに行選択線WL2が接続するメモリセルM20からM2nを配置し、ソース線SL23の下に、ゲートに行選択線WL3が接続するメモリセルM30からM3nを配置する。こうして、一行をなすn1個のメモリセルMkjj=0~nには、行方向に走行する行選択線WLkを接続する。これらの行選択線WLkk=0~mに行デコーダ200から行選択信号が送信されることによりメモリセルの行が選択される。一列をなすm1個のメモリセルMkjk=0~mは、列方向に走行する共通のビット線BLjに接続する。ビット線BLjj=0~nは、メモリブロック100-0の中のメモリセルMkjに対して読み書きするデータを伝送するための信号線である。図5は、メモリセルMkjの構成を示す回路図である。図5に示すように、本実施形態による不揮発性メモリセルMkjは、抵抗変化型素子Rをビット線BLjに接続し、Nチャネルのメモリセル選択用トランジスタTNのソース端子をソース線SLに直列接続し、ゲート端子を行選択線WLkに接続してなるものである。ビット線BLjはメモリセルMkjへ読み書きするデータを伝送するための信号線である。さらに詳述すると、本実施形態において、抵抗変化型素子Rに図6に示すMTJ素子を用い、図6の回路図のように、MTJ素子である抵抗変化型素子Rのフリー層がビット線BLjに接続され、ピン層がNチャネルのメモリセル選択用トランジスタTNのドレイン端子に接続され、このNチャネルのメモリセル選択用トランジスタTNのソース端子はソース線SLに接続されている。なお、抵抗変化型素子Rに接続するトランジスタ回路は、Nチャネルのメモリセル選択用トランジスタTNで代表させて図6に表記したが、このトランジスタ回路はCMOS回路で構成することが望ましい。すなわち、MTJ素子とソース線SLの間にCMOS回路のNチャンネルMOSトランジスタとPチャンネルMOSトランジスタを並列に配置してMTJ素子に流す電流を制御することが望ましい。CMOS回路で構成したメモリセル選択用トランジスタTNでは、トランジスタの閾値相当の電圧降下いわゆる閾値落ちを起こさないので、共通ソース線COMSLに加える電圧とビット線BLjに加える電圧の差を、MTJ素子の抵抗変化型素子に加える印加電圧のみを加えるだけで、メモリセルへデータを書き込めることができる効果がある。これにより、消費電力を低減できる効果がある。図6aおよびbは、図5の不揮発性メモリセルMkjの抵抗変化型素子RとしてMTJMagneticTunnelJunction;磁気トンネル接合素子を利用した場合のメモリセルの構成と動作を示す。図6aおよびbに示すように、MTJ素子は、磁気の方向が一定のピン層と、トンネルバリア膜と、磁気の方向が変化するフリー層とからなる。図6aに示すように、MTJ素子のフリー層からピン層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と同一となり、MTJ素子は低抵抗となり、データ0を記憶した状態となる。逆に、図6bに示すように、ピン層からフリー層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と反対になり、MTJ素子は高抵抗となり、データ1を記憶した状態になる。このようなMTJ素子によりメモリセルを構成する場合には、図6aおよびbに例示するように、MTJ素子を選択するためのスイッチとして、Nチャネルのメモリセル選択用トランジスタTNをMTJ素子に直列接続する。メモリセルの立体構造図7は本実施形態において、抵抗変化型素子RとしてMTJ素子MTJを用いた場合のメモリセルアレイ100のレイアウト例を示す平面図であり、図8は、その断面構造を示す断面図である。図7の平面図と図8の断面図によりメモリセルアレイ100の立体構造を示す。図7の平面図と図8の断面図に示すように、行方向に配置した行選択線WLkとソース線SLは互いに平行に配置し、そのソース線SLと行選択線WLkとの両方と直交する列方向に、メモリセルMkjに読み書きするデータを伝送するための信号線であるビット線BLjを配置する。図7は、図1におけるメモリセルアレイ100のレイアウト例を示す図である。図7に示すように、メモリセルアレイ100には、複数の矩形状のソースドレイン拡散領域N型不純物領域が行列状に配列されている。このレイアウト例では列行方向に並んだ3つのソースドレイン拡散領域を1組として、そのソースドレイン拡散領域の間の列方向の2つの間隙に、ポリシリコン層による2本の行選択線WLk、WLk1が行方向に横切っている。そして、中央のソースドレイン拡散領域上の第1メタル層Mt1の1つのソース線SLkk1が行方向に横切っている。図7において破線で囲まれた領域は1つのNチャネルのメモリセル選択用トランジスタTNを含む1つのメモリセルM00が構成されている領域である。すなわち、2組の行選択線WLk、WLk1の間に、その行選択線に平行に1つのソース線SLkk1を配線することで、行選択線WLk、WLk1のポリシリコン層の下のソースドレイン拡散領域の間の間隙部分で構成される2つのメモリセル選択用トランジスタTNのソース端子を、共通のソース線SLkk1に接続する。このレイアウト例では、メモリセルアレイ100の連続した2行間でソース線SLkk1を共有するので、メモリセルMkjとMk1jとの縦方向の素子間寸法を短くすることができる。従って、メモリセルの面積を小さくすることができる効果がある。これにより、抵抗変化型不揮発性メモリを高速化できるとともに、低コストに製造することができる効果がある。メモリセルMkjのNチャネルのメモリセル選択用トランジスタTNが、データ読み出し時およびデータ書き込み時に抵抗変化型素子RMTJ素子MTJを選択する選択用スイッチとして機能し、そのゲート端子が行選択線WLkに接続され、行選択線WLkから行選択信号が加えられる。そして、列選択信号COLjがカラムゲートCGjに加えられて、選択されたカラムゲートCGjがビット線BLjをデータ線DLに接続する。図7の円形マークは、Nチャネルのメモリセル選択用トランジスタTNのソース端子を第1メタル層Mt1に配線したソース線SLに接続するスルーホールCSの部分を示す。図8の断面図のように、上層から順に、第1メタル層Mt1に配線したソース線SLに接続するスルーホールCSと、半導体基板のNチャネルのメモリセル選択用トランジスタTNのソースのnチャンネル拡散層とが重なっている。図7のように、行選択線WL0で選択されるメモリセルM00のNチャネルのメモリセル選択用トランジスタTNのソース端子と、図の下方に記載した行選択線WL1で選択されるメモリセルのメモリセル選択用トランジスタTNのソース端子とを共通のスルーホールCSを介して第1メタル層Mt1に配線したソース線SL01に接続する。図7の四角マークは、MTJ素子MTJの部分であり、図8の断面図のように、上層から順に、第2メタル層Mt2に配線したビット線BL0に接続するスルーホールV1と、MTJ素子と、そのMTJ素子の第1メタル層Mt1に接続するスルーホールCSと、半導体基板のNチャネルのメモリセル選択用トランジスタTNのドレインのnチャンネル拡散層とが重なっている。図8の断面図は、行選択線WLkに垂直な列方向に沿った半導体基板SUBの断面図であり、半導体基板SUBに形成されるNチャネルのメモリセル選択用トランジスタTNaを含むメモリセルM20と、Nチャネルのメモリセル選択用トランジスタTNbを含むメモリセルM30を示す。メモリセル選択用トランジスタTNaはメモリセルM20選択用のトランジスタであり、メモリセル選択用トランジスタTNbはメモリセルM30選択用のトランジスタである。行選択線WL2がNチャネルのメモリセル選択用トランジスタTNaのゲートに接続されてメモリセルM20の行が選択され、行選択線WL3がトランジスタTNbのゲートに接続されてメモリセルM30の行が選択される。メモリセルM20とM30のソース端子が共通のソース線SL23に接続されている。2つのメモリセルからなる基本ユニット以下では、図1を参照してメモリセルアレイ100の構成と動作を説明する。メモリセルM20は抵抗変化型素子R1とメモリセル選択用トランジスタTNaが直列接続されて構成される。メモリセルM30の構成はM20と同一であり、抵抗変化型素子R2とメモリセル選択用トランジスタTNbが直列接続されて構成される。メモリセルM20のメモリセル選択用トランジスタTNaとメモリセルM30のメモリセル選択用トランジスタTNbのソース端子同士が、共通のソース線SL23に接続されている。メモリセルM20,M30の抵抗変化型素子R1とR2の端部はビット線BL0に接続される。メモリセルMkjの動作図9には、メモリセルMkjが選択される場合における、メモリセルMkjの抵抗変化型素子Rに対するデータ書き込みと読出しの動作条件を示す。この動作条件の特徴は、以下に説明するように、ソース線SLの電圧を、書き込み時でも読出し時でも常に0.6Vに保持しておくことである。書き込み動作0の書き込みまず、メモリセルMkjの抵抗変化型素子Rに対するデータ書き込みについて説明する。抵抗変化型素子Rに0を書き込む場合、ビット線BLjに1.2Vのデータ線電圧VWDを印加し、ソース線SLに0.6Vのソース電圧VSLを印加し、行選択線WLkに1.5Vの行駆動電圧VWLを送信して行選択信号とする。この状態では、MTJ素子の抵抗変化型素子Rの両端には、1.2Vのデータ線電圧VWDと0.6Vのソース電圧VSLの差の約0.6Vの電圧が印加され、ビット線BLjからソース線SLに約49μAの電流が流れる。すなわち、MTJ素子のフリー層からピン層の方向に電流が流れ、MTJ素子の抵抗変化型素子Rは低抵抗になる。すなわち、抵抗変化型素子Rは、0書き込み状態となる。1の書き込みメモリセルMkjの抵抗変化型素子Rに0を書き込む場合、ビット線BLjに0Vを印加し、ソース線SLに0.6Vのソース電圧VSLを印加し、行選択線WLkに1.5Vの行駆動電圧VWLを送信して行選択信号とする。この状態では、MTJ素子の抵抗変化型素子Rの両端には、ビット線BLjの0Vの電圧と0.6Vのソース電圧VSLとの差の-0.6Vの電圧が印加され、ソース線SLからビット線BLjに約49μAの電流が流れる。すなわち、MTJ素子のピン層からフリー層の方向に電流が流れ、MTJ素子の抵抗変化型素子Rは高抵抗になる。すなわち、抵抗変化型素子Rは、1書き込み状態となる。このように、ソース線SLの電圧を一定値のソース電圧VSLに維持してメモリセルMkjの抵抗変化型素子Rへのデータの書き込みを行い、ビット線BLjに、ソース線SLの電圧より高い電圧の1.2Vと低い電圧0Vとを切り替えて加えることでメモリセルMkjへ異なる値のデータを書き込む。読出し動作次に、メモリセルMkjの抵抗変化型素子Rからのデータ読み出しについて説明する。データ読み出しの際には、書き込み電圧発生回路500は、データ線DLに接続する3ステートバッファをフローティング状態にする。そして、データ線DLに接続するセンスアンプ600には、データ線DLを0.45Vにバイアスするデータ線バイアス回路を設けておき、データ線DLを0.45Vにバイアスさせる。それ以外の回路ノードについては、ソース線SL23に0.6Vを印加し、行選択線WLには1.2Vの行駆動電圧VWLを送信する。そして、センスアンプ600がビット線BLjに接続したデータ線DLの電圧を検知することでメモリセルMkjのデータを読み出す。データ読み出しの動作において、行駆動電圧VWLをデータ書き込み時の1.5V時よりも下げた1.2Vにするのは、抵抗変化型素子Rの記憶内容を破壊するような過度な電流を抵抗変化型素子Rに流さないようにするためである。ここで、抵抗変化型素子Rがデータ0を記憶しており、低抵抗である場合、ビット線BLjからソース線SLに向けて15μAの電流が流れる。一方、抵抗変化型素子Rがデータ1を記憶しており、高抵抗である場合、ビット線BLjからソース線SLに向けて10μAの電流が流れる。従って、データ0の読み出し時に流れる電流15μAと、データ1の読み出し時に流れる電流10μAとの間の閾値例えば12.5μAを発生し、データ読み出し時にビット線BLjからソース線SLに向けて流れる電流をこの閾値と比較することにより、抵抗変化型素子R1に記憶されているデータが0か1かを判定することができる。以上のように、ソース線SLの電圧を書き込み時でも読出し時でも、常に0.6Vに保持しておくことで、ソース線の電圧を変化させないので、従来のソース線の電圧を変化させることによるエネルギーの無駄を無くすことができる効果がある。変形例1図10は、変形例1のメモリセルMkjの構成を示す回路図である。図10に示すように、変形例1の不揮発性メモリセルMkjは、抵抗変化型素子Rをソース線SLに接続し、Nチャネルのメモリセル選択用トランジスタTNのソース端子をビット線BLjに直列接続し、ゲート端子を行選択線WLkに接続してなるものである。さらに詳述すると、抵抗変化型素子Rのフリー層がソース線SLに接続され、抵抗変化型素子Rのピン層とビット線BLjとの間にNチャネルトランジスタTNが介挿されている。変形例1のメモリセルMkjの動作図11には、変形例1のメモリセルMkjの抵抗変化型素子Rに対するデータ書き込みと読出しの動作条件を示す。この動作条件も、図5の回路構成のメモリセルMkjの場合の動作条件の図9と同様に、ソース線SLの電圧を、書き込み時でも読出し時でも常に0.6Vに保持しておく。タイミングチャート図12に、本実施形態の不揮発性メモリのタイミングチャートの動作波形を示す。特に、電源回路1000の0.6Vのソース電圧VSLを共通ソース線COMSLに供給し、それをソース線SLに分岐させ、ソース線SLの電圧を0.6Vのソース電圧VSLに維持する。プリチャージモード本実施形態の不揮発性メモリは、図12のように、初期状態では、プリチャージモードになっている。すなわち、書き込み制御信号WE=Lowであり、プリチャージ回路900に加えるプリチャージ起動信号PREがHighであり、プリチャージ回路900が出力するプリチャージ信号がHighである。そのため、プリチャージ回路900のプリチャージトランジスタPRjj=0~nが全てオンとなり、全てのビット線BLjj=0~nをプリチャージトランジスタPRjによって、ソース線SLに接続し、略0.6Vのソース電圧VSLをプリチャージする。なお、プリチャージの間、行選択線WLkと列選択信号COLjとにLowが供給されている。書き込みモード次に、書き込み制御信号WEをHighにすることでデータの書き込みモードに入り、書き込み電圧発生回路500が、データ線DLを駆動する3ステートバッファを出力イネーブル状態とする。書き込み制御信号WEをHighにする前に、アドレスADDを指定して、書込制御回路800に、書き込みデータ入力信号Dinを送信する。次に、書き込み制御信号WEをHighにして送信しデータ線DLの3ステートバッファを出力イネーブル状態にするとともに、プリチャージ起動信号PREをHighからLowに切り替えることでプリチャージトランジスタPR0~PRnのゲートを閉じて、ビット線BLと0.6Vの電圧の共通ソース線COMSLとの接続を切り離してプリチャージを終了させる。アドレスADDは行アドレスと列アドレスに分解される。列デコーダ300から列選択信号COLjに1.5Vの列駆動電圧VCOLを出力することでカラムゲートCGjを開いてビット線BLjにデータ線DLを接続する。また、行デコーダ200から行選択線WLkに1.5Vを出力することで行を選択してメモリセルMkjを選択する。0書き込みの場合ここで、メモリセルMkjに0を書き込む場合は、書き込みデータ入力信号Din=Lowを設定する。そして、書き込み電圧発生回路500がデータ線DLに1.2Vを出力する。それにより、データ線DLに接続されたビット線BLjの電圧が1.2Vになり、選択されたメモリセルMkjの抵抗変化型素子Rに順方向の電流が流れ、低抵抗に設定される。1書き込みの場合ここで、メモリセルMkjに1を書き込む場合は、書き込みデータ入力信号Din=Highを設定する。そして、書き込み電圧発生回路500がデータ線DLに0Vを出力する。それにより、データ線DLに接続されたビット線BLjの電圧が0Vになり、メモリセルMkjの抵抗変化型素子Rには逆方向の電流が流れ、高抵抗に設定される。非選択のビット線ここで、非選択のビット線BLj’は、プリチャージ起動信号PREがHighの間に共通ソース線COMSLに接続されて0.6Vのソース電圧VSLに充電されるプリチャージが行われていたので、その接続が切り離された後でも0.6Vのソース電圧VSLに維持されている。そのため、選択された行選択線WLkに1.5Vの選択電圧が伝送されても、非選択のメモリセルMkj’では、メモリセル選択用トランジスタTNを介して抵抗変化型素子Rに充電電流が流れることは無い効果がある。すなわち、従来技術の回路で懸念された誤書き込みの問題が起きない効果がある。また、ビット線BLj’の電圧がソース線SLと切り離されいても常に0.6Vのソース電圧VSLにプリチャージされている。そのため、ビット線BLj’が再度ソース線SLに接続されても、ビット線BLj’の電圧がソース線SLと同じ電圧であるためソース線SLから無駄な充電電流がビット線BLj’に流れないので、消費電流が削減できる効果がある。読出しモード次に、読み出しモードの場合は、書き込み制御信号WEをLowにすることでデータの読出しモードに入り、書き込み電圧発生回路500が、データ線DLを駆動する3ステートバッファをフローティングにする。ここで、全ビット線BLjは、書き込み時と同様に、常に0.6Vのソース電圧VSLの電位にプリチャージされている。また、アドレスADDが確定すると、プリチャージ起動信号PREをHighの状態からLowに切り替える。プリチャージ起動信号PREをHighからLowに切り替えることでプリチャージトランジスタPR0~PRnのゲートを閉じて、ビット線BLjを0.6Vの電圧の共通ソース線COMSLから切り離す。一方、列選択信号COLjに1.2Vを出力することでカラムゲートCGjを開いてビット線BLjにデータ線DLを接続する。非選択のビット線プリチャージ起動信号PREをLowにすると非選択のビット線BLj’、すなわち、データ線DLに接続されないビット線BLj’はフローティングになるが、先にプリチャージ起動信号PREがHighの際に0.6Vのソース電圧VSLにプリチャージされていたので、ビット線BLj’の電圧は常に0.6Vに維持される。選択されたビット線一方、1.2Vの列選択信号COLjで選択されたビット線BLjにはデータ線DLが接続される。また、選択された行選択線WLkも1.2Vになり、行選択線WLkで選択されたメモリセルMkjのメモリセル選択用トランジスタTNのゲートが開かれ、その抵抗変化型素子Rが0.6Vのソース電圧VSLのソース線SLに接続される。これにより、0.6Vの電圧のソース線SLから、選択されたメモリセルMkjの抵抗変化型素子Rと、それに接続するビット線BLjと、そのビット線BLjにカラムゲートCGjを介して接続するデータ線DLに電流が流れ、そのデータ線DLに接続したセンスアンプ600へ電流が流れ込む。0読みの場合ここで、アクセス対象であるメモリセルMkjがデータ0を記憶している場合、15μAの電流がソース線SL→メモリセルMkjの抵抗変化型素子R1→ビット線BLj→データ線DL→センスアンプ600という経路を辿って流れる。1読みの場合一方、アクセス対象であるメモリセルMkjがデータ1を記憶している場合、10μAの電流が同じ経路を辿って流れる。そこで、センスアンプ600は、データ線DLに流れ込む電流Iを10μAと15μAの中間の閾値Iref参照電流:Referenceと比較し、I>Irefならばデータ0を、I<Irefならばデータ1を出力する。出力回路700は、このセンスアンプ600の出力データを外部へ出力する。<第2の実施形態>図13から図15を参照して第2の実施形態を説明する。図14の回路は、ページモードで動作する16ビット×8ページ構成の第2の実施形態の回路の全体の回路図であり、図13は、その中の1つのメモリブロック110-0とその周辺の回路を示す。図15は、第2の実施形態が第1の実施形態と異なる特徴的な部分であるパーシャルデコーダ230とその周辺の回路を示す。また、第2の実施形態においても、第1の実施形態と同じく、ソース線SLの電圧を、メモリセルMkjへの書き込み時でも読出し時でも、常に0.6Vに保持する。図13で、500は書き込み電圧発生回路、600はセンスアンプ、330は、ページアドレスPを受けてページを選択する第3列デコーダ、450は、ページを選択する選択ゲートトランジスタである。それ以外の回路で、310と320は、メモリブロックを選択する第1列デコーダと第2列デコーダ、210は、メイン行デコーダ、220は、サブ行デコーダ、700は、出力回路、800は、書き込み制御回路である。図13で、第1列デコーダ310は、列アドレスCを受けてメモリブロック110-jを選択して、そのメモリブロック110-jを選択する列選択信号COLj、その反転信号COLBjj=0~nを出力する。すなわち、列選択信号COLjにより、列ゲート部410のカラムゲートCGのうち、メモリブロック110-jの全ビット線BL0~BLhを全データ線DL0~DLhに接続するカラムゲートCGが開かれてメモリブロック110-jが選択される。ここでhは、例えば127くらいで全データ線DL0~DLhが128本の場合や、hがそれ以上ある場合も可能である。第2列デコーダ320は、第1列デコーダ310と同じく、列アドレスCを受けて、選択されたメモリブロック110-jのみをプリチャージするプリチャージ回路910-jを起動する。すなわち、列アドレスが決定して、メモリブロック110-jが選択されると、プリチャージが始まるので、そのときは、プリチャージ電流が流れるが、その後、ページアドレスが変化している間は、無駄なプリチャージ電流が流れず、特に、選択されないメモリブロックにはプリチャージ電流が流れないので、低消費電力が達成できる効果がある。また、第3列デコーダ330は、列アドレスPを受けて、メモリブロック内の全ビット線BLjj=0~hを8つのブロックに分けて、その各ブロックの中から1つのビット線のデータを出力回路700に出力する。第2の実施形態では、図14のように、メモリセルアレイ100をメモリブロック110-0から110-nに分割し、各メモリブロックを、例えばメモリブロック110-0をメモリセルM00~Mmhh=127で構成し、メモリブロックを第1列デコーダ310で選択する回路構成にする。そして、記憶データを読み書きするメモリセルMkjを含む1つのメモリブロックのみに電力を消費させ、それ以外の大部分のメモリブロックにはほとんど電力を消費させないように構成する。本実施形態では、行アドレスAを受けて動作するメイン行デコーダ210と行アドレスBを受けて動作するサブ行デコーダ220を設置する。メイン行デコーダ210は、グローバル行選択線GWL0~GWLgへアクセス信号を出力し、グローバル行選択線GWL0~GWLgは全メモリブロックのパーシャルデコーダ230に接続する。サブ行デコーダ220は、サブデコード信号φ0、φ1を出力し、そのサブデコード信号φを、図15のように、列ゲート部410の一部の、各メモリブロック毎に設置したパーシャルデコーダ選択列ゲート410aを介して、各メモリブロックのローカルデコード信号線φj0、φj1に接続する。パーシャルデコーダ選択列ゲート410aは、また、φj0及びφj1の反転信号を送信するローカルデコード信号線φBj0及びφBj1に接続する。それらのローカルデコード信号線は、各メモリブロックのパーシャルデコーダ230に接続する。各メモリブロック毎のパーシャルデコーダ選択列ゲート410aは、第1列デコーダ310が出力する列選択信号COLjで選択されたメモリブロックのローカルデコード信号線φj0、φj1にのみ選択信号を送信する。ローカルデコード信号線φj0=High,φBj0=Lowとなることで、それが接続するパーシャルデコーダ230、例えばパーシャルデコーダ230-0のバッファ235-0を選択して動作させる。ローカルデコード信号線φj1=High,φBj1=Lowとなることで、それが接続するパーシャルデコーダ230、例えばパーシャルデコーダ230-0のバッファ235-1を選択して動作させる。なお、選択されなかったメモリブロック110-j’には、パーシャルデコーダ選択列ゲート410aから、ローカルデコード信号線φj’0とφj’1にLowを出力することで、選択されなかったメモリブロック110-jのパーシャルデコーダ230が動作しないようにする。こうして、パーシャルデコーダ230を制御する信号は、メイン行デコーダ210からのグローバル行選択線GWLを接続し、それ以外に、サブ行デコーダ220からのサブデコード信号φを、パーシャルデコーダ選択列ゲート410aを介して、パーシャルデコーダ230に接続する。列選択信号COLjで選択されたメモリブロックのみが、そのパーシャルデコーダ選択列ゲート410aに接続するパーシャルデコーダ230を動作させる。メモリブロック内のパーシャルデコーダ230は、そのメモリブロック内のみに配線する複数のローカル行選択線LWLに接続する。そして、列選択信号COLjで選択されたメモリブロックのパーシャルデコーダ230のみが、それに接続するローカル行選択線LWLのうち、サブデコード信号φで選択されたローカル行選択線LWLに行選択信号を送信する。パーシャルデコーダ230は以下のように構成する。すなわち、図15のパーシャルデコーダ230-0は、トランジスタ231、232、233により、ローカル行選択線LWL0のバッファ235-0を構成する。同様に、235-1はローカル行選択線LWL1に信号を出力するバッファである。235-0と235-1により1つのパーシャルデコーダ230-0を構成する。パーシャルデコーダ230-0は、メイン行デコーダ210のグローバル行選択線GWL0の出力により選択される。更に、第1列デコーダ310の列選択信号COL0により、メモリブロック110-0のパーシャルデコーダ選択列ゲート410aが起動され、そのパーシャルデコーダ選択列ゲート410aがローカルデコード信号線φ00、φB00、φ01、φB01に信号を出力する。そのローカルデコード信号線φ00、φB00、φ01、φB01の信号が、パーシャルデコーダ230-0のバッファ235-0又はバッファ235-1を選択する。選択信号COL0により選択されたメモリブロック110-0のローカルデコード信号線φ00、φB00に選択信号φ00=Highが送信されると、グローバル行選択線GWL0により選択されたパーシャルデコーダ230-0のバッファ235-0が選択される。また、グローバル行選択線GWL0により選択されたパーシャルデコーダ230-0に、ローカルデコード信号線φ01、φB01から選択信号φ01=Highが送信されると、バッファ235-1が選択される。具体的には、グローバル行選択線GWL0が選択される、その線にLレベルが出力され、グローバル行選択線GWL1は非選択となりHighレベルが出力される。この状態では、グローバル行選択線GWL0に接続するパーシャルデコーダ230-0のバッファ235-0、235-1が選択され、グローバル行選択線GWL1に接続するパーシャルデコーダ230-1のバッファ235-2、235-3は非選択となる。ここで選択されたメモリブロック110-0のローカルデコード信号線φ00=High,φB00=Lowとなって選択され、一方、ローカルデコード信号線φ01、φB01が非選択となり、φ01=Low、φB01=Highとなる。このため、パーシャルデコーダ230-0のバッファ235-0が選択され、従って、ローカル行選択線LWL0が選択されLWL=Highとなり、その他のローカル行選択線は非選択となり、LWL1=LWL2=LWL3=Lowとなる。要するに、第1列デコーダ310の出力によりメモリブロックの一つが選択され、メイン行デコーダ210によりパーシャルデコーダ230が選択され、選択されたパーシャルデコーダ230のうち選択されたメモリブロックのパーシャルデコーダ230のみが起動される。そして、その起動されたパーシャルデコーダ230に接続するローカル行選択線の1本がサブ行デコーダ220の出力するサブデコード信号φ0、φ1により選択される。このような構成にすることにより、複数のメモリブロックに分けて動作させることで、消費電流を削減させることができる。すなわち、行選択デコーダを、全メモリブロックに共通なメイン行デコーダ210と、サブ行デコーダ220と、メモリブロック毎に設けたパーシャルデコーダ230とで構成する。そして、パーシャルデコーダ230をメイン行デコーダ210と、第1列デコーダ310とで選択し、選択されたパーシャルデコーダ230のみを動作させる。パーシャルデコーダ230が制御するローカル行選択線LWLはサブ行デコーダ220が選択して指定する。こうすることで、メイン行デコーダ210は行アドレスAを受けて、行の集合をアクセスするグローバル行選択線GWLへアクセス信号を出力してパーシャルデコーダ230を選択する。そして、サブ行デコーダ220は、行アドレスBを受けて、パーシャルデコーダ230-kのローカル行選択線にアクセス信号を出力させる。また、パーシャルデコーダ230-kは、メモリブロック110-jを選択する第1列デコーダ310によって選択され、選択されたメモリブロック110-jのパーシャルデコーダ230-kのみが起動される。パーシャルデコーダ230-kに接続されるローカル行選択線LWLは、1つのメモリブロック内のみに配線されている。これにより、パーシャルデコーダ230-kは選択されたメモリブロック内のみに行選択信号を送信する。そのため、消費電力を少なくすることができる効果がある。ここで、サブ行デコーダ220の出力するデコード信号はφ0、φ1の2種に限らず、サブ行デコーダ220は、2種以上のサブデコード信号φ0、φ1、φdを出力するように構成しても良い。その場合は、パーシャルデコーダ選択列ゲート410aからローカルデコード信号線φj0、φj1、φjdを引き出す。そして、各メモリブロックの各グローバル行選択線GWLに接続するパーシャルデコーダ230は、ローカル行選択線LWL0~LWLmのバッファ235-0~235-mを持つように構成する。結局、第2の実施形態は、第1列デコーダ310が列アドレスCを受けてメモリブロック110-jを選択して、そのメモリブロック110-jの全ビット線BL0~BLhを選択する列選択信号COLj、その反転信号COLBjj=0~nを出力する。そして、その列選択信号COLjが、列ゲート部410のうちの、選択したメモリブロック110-j、例えばメモリブロック110-0のビット線BLrr=0~hに接続する全カラムゲートCGrr=0~hを開いて、全ビット線BL0~BLhをデータ線DL0~DLhに接続する。また、列選択信号COLjが、列ゲート部410のうちの、選択したメモリブロックのパーシャルデコーダ選択列ゲート410aのカラムゲートを開いて、サブ行デコーダ220からのサブデコード信号φを、選択したメモリブロックのパーシャルデコーダ230に接続する。本実施形態も第1の実施形態と同様に、列アドレスCが入力されて、第1列デコーダ310により選択されたメモリブロック用のプリチャージ回路910-jを選択する第2列デコーダ320を有する。第2列デコーダ320が、プリチャージ回路910-j、例えば、メモリブロック110-0用のプリチャージ回路910-0を選択して動作させことで、プリチャージ回路910-0がメモリブロック110-0の全ビット線BLjj=0~hをプリチャージする。また、第2の実施形態も、第1の実施形態と同じく、ソース線SLの電圧を、メモリセルMkjへの書き込み時でも読出し時でも、常に0.6Vに保持する。本実施形態は、このように構成することで、メモリセルアレイ100中の1つのメモリブロックのみを選択して動作させることに特徴がある。すなわち、選択したメモリブロック、例えば、メモリブロック110-0のみに選択的にプリチャージを行なう。また、選択したメモリブロック内のみのローカル行選択線LWLにのみ行選択信号を送信する特徴がある。本実施形態は、このように、メモリセルアレイ100中の、選択したメモリブロックのみを動作させるので、消費電力を少なくできる効果がある。変形例2第2の実施形態の変形例変形例2として、図16と図17に示すように回路を構成することもできる。変形例2では、第2列デコーダ320からの、プリチャージ回路910-jの選択信号を各メモリブロックの各パーシャルデコーダ230に接続する。また、パーシャルデコーダ230には、更に、サブ行デコーダ220からのサブデコード信号φ0、φ1を接続する。パーシャルデコーダ230は、第2列デコーダ320からの選択信号によって起動され、サブ行デコーダ220からのサブデコード信号φ0、φ1によって、サブ行デコーダ220に接続するローカル行選択線LWLに行選択信号を送信する。変形例3変形例3として、第2列デコーダ320を削除し、そのかわり、第1列デコーダ310からのメモリブロック110-jの選択信号により、選択されたメモリブロック110-jのプリチャージ回路910-jを起動する。そして、第1列デコーダ310からのメモリブロック110-jの選択信号は、選択されたメモリブロック110-j内のパーシャルデコーダ230を起動する回路構成にすることができる。<第3の実施形態>第3の実施形態は、メモリセルMkjの回路構成を高速差動型のメモリセルにすることに特徴がある。第3の実施形態においても、第1の実施形態と同じく、ソース線SLの電圧を、メモリセルMkjへの書き込み時でも読出し時でも、常に0.6Vに保持する。図18は、第3の実施形態の16ビットの不揮発性メモリの1ビット分の回路部分の回路図である。第3の実施形態は、第1の実施形態と同様に、16個のメモリセルに同時に書き込みを行う16I/O×16を持つ16ビットの不揮発性メモリであり、図19のように、メモリセルアレイ100をメモリブロック100-0から100-15の16のブロックに分割する。また、420-0~420-15は、列ゲート部420内の、各メモリブロックに対応した列ゲートブロックである。図18のように、全てのメモリセルのソース線SLは共通ソース線COMSLに接続される。メモリブロック100-0は、第0ビット目の出力ビット端子Dout0へ接続されるメモリセルを構成する。同様に、第15ビット目の出力ビット端子Dout15へ接続されるメモリブロック150-15が構成される。行デコーダ200は行アドレスを受けて、行選択線WLkk=0~mを選択出力する。列デコーダ300は列アドレスを受けて列選択信号COLjj=0~nを出力する。本実施形態のメモリセルMjkは、図20のように、高速差動型のメモリセルを構成する。図20aのメモリセルMkjには、ビット線BLjと反転ビット線BLBjを接続する。図18のように、メモリブロック100-0のビット線BLjj=0~nを列ゲート部420のカラムゲートCGjを介してデータ線DL0に接続し、反転ビット線BLBjを列ゲート部420のカラムゲートCGBjを介して反転データ線DLB0に接続する。また、図19のように、メモリブロック100-16のビット線BLjj=0~nを列ゲート部420のカラムゲートCGjを介してデータ線DL15に接続し、反転ビット線BLBjを列ゲート部420のカラムゲートCGBjを介して反転データ線DLB15に接続する。すなわち、メモリブロック100-uu=0~15のビット線BLjを列ゲート部420のカラムゲートCGjを介してデータ線DLuに接続し、反転ビット線BLBjを列ゲート部420のカラムゲートCGBjを介して反転データ線DLBuに接続する。メモリセルMkjは、図20aのように、ビット線BLjとソース線SLとの間に抵抗変化型素子R1とメモリセル選択用トランジスタTN1が直列接続され、反転ビット線BLBjとソース線SLの間に抵抗変化型素子R2とメモリセル選択用トランジスタTN2が直列接続されて構成される。すなわち、メモリセル選択用トランジスタTN1,TN2のソース端子は、共通のソース線SLに接続する。また、メモリセル選択用トランジスタTN1とTN2のゲートには、行選択線WLkが接続される。抵抗変化型素子R1とR2には、逆のデータを書き込み、差動で動作を行なわせる。変形例として、図20bに、図20aの抵抗変化型素子R1とメモリセル選択用トランジスタTN1、抵抗変化型素子R2とメモリセル選択用トランジスタTN2を入れ替えたメモリセルの回路を示す。図18のように、プリチャージ回路900は、プリチャージ信号PREを受けて、全てのビット線BLjj=0~n及び反転ビット線BLBjをプリチャージトランジスタPRj、PRBjのゲートを開いてソース電圧VSLに接続する。これにより、全てのビット線BLjj=0~n及び反転ビット線BLBjを0.6Vのソース電圧VSLにプリチャージする。書き込み電圧発生回路500は、第1の実施形態と同様に、書き込みデータ入力信号DinがHighの場合に、データ線DLに1.2Vのデータ線電圧VWDを出力し、また、反転データ線DLBに0Vの電圧を出力する。また、書き込みデータ入力信号DinがLowの場合にデータ線DLに0Vの電圧を出力し、反転データ線DLBに1.2Vのデータ線電圧VWDを出力する。センスアンプ600は、メモリセルMkjからデータを読み出す際に、メモリセルMkjの抵抗変化型素子R1、R2の抵抗値の差を判定して、0或いは1のデータを判定する。出力回路700は、センスアンプ600の出力を増幅して出力ビット端子Doutに出力する。書き込み制御回路800は、書き込み制御信号WE及び、書き込みデータ入力信号Dinを受けて書き込みを制御する。図21aに、図20aのメモリセルMkjの動作を示す。0書き込みの場合このメモリセルMkjに0を書き込む場合は、書き込みデータ入力信号DinにLowを設定する。それにより、書き込み電圧発生回路500がデータ線DLに0Vを出力し、反転データ線DLBに1.2Vのデータ線電圧VWDを出力する。そして、データ線DLに接続されたビット線BLjの電圧が0Vになり、反転ビット線BLBj=1.2Vになる。一方、ソース線SLには0.6Vを印加し、行選択線WLkには1.5Vの電圧を印加してメモリセルMkjを選択する。これにより、0.6Vのソース線SLから0Vのビット線BLへ電流が流れ、抵抗変化型素子R1は、逆方向に電流が流れるので、高抵抗に変化する。同時に、1.2Vの反転ビット線BLBから0.6Vのソース線SLへ電流が流れ、抵抗変化型素子R2には順方向に電流が流れるので、低抵抗に変化する。この状態を0書き込みと定義する。1書き込みの場合ここで、メモリセルMkjに1を書き込む場合は、書き込みデータ入力信号DinにHighを設定する。それにより、書き込み電圧発生回路500がデータ線DLに1.2Vのデータ線電圧VWDを出力し、反転データ線DLBに0Vを出力する。そして、データ線DLに接続されたビット線BLjの電圧が1.2Vになり、反転ビット線BLBj=0Vになる。一方、ソース線SLには0.6Vを印加し、行選択線WLkには1.5Vの電圧を印加してメモリセルMkjを選択する。これにより、1.2Vのビット線BLから0.6Vのソース線SLへ電流が流れ、抵抗変化型素子R1には順方向に電流が流れるので、低抵抗に変化する。同時に、0.6Vのソース線SLから0Vの反転ビット線BLBへ電流が流れ、抵抗変化型素子R2は、逆方向に電流が流れるので、高抵抗に変化する。この状態を1書き込みと定義する。読出し動作次に、メモリセルMkjの抵抗変化型素子R1とR2からのデータ読み出しについて説明する。データ読み出しの際には、書き込み電圧発生回路500は、データ線DLに接続する3ステートバッファをフローティング状態にする。そして、データ線DLに接続するセンスアンプ600には、データ線DLを0.45Vにバイアスするデータ線バイアス回路を設けておき、データ線DLを0.45Vにバイアスさせる。それ以外の回路ノードについては、ソース線SLに0.6Vを印加し、行選択線WLkに1.2Vの行選択信号を送信する。そして、センスアンプ600がデータ線DLと反転データ線DLBの電圧を差動で検知することでメモリセルMkjのデータを読み出す。ここで、メモリセルMkjが0を記憶している場合、そのデータの読出しは、以下のように行われる。列選択信号COLjが供給されることで列ゲート部420のカラムゲートCGjを介してビット線BLjが選択されデータ線DLに接続され、カラムゲートCGBjを介して反転ビット線BLBjが選択され反転データ線DLBに接続される。こうして列が選択され、また、行選択線WLkに1.2Vの行選択信号が供給されて行が選択されることでメモリセルMkjが選択される。ビット線BLjと反転ビット線BLBjは、カラムゲートCGjとCGBjを介してデータ線DLと反転データ線DLBに接続され、そのデータ線DLと反転データ線DLBがセンスアンプ600に接続される。そして、ソース線SLから抵抗変化型素子R1を介してセンスアンプのデータ入力端子へ電流を流し込み、ソース線SLから抵抗変化型素子R2を介してセンスアンプの反転データ入力端子へ電流を流し込む。ここで、メモリセルMkjが0を記憶している場合は、抵抗変化型素子R1が高抵抗、抵抗変化型素子R2が低抵抗なので、高抵抗な抵抗変化型素子R1のソース線SLから遠い側の端子がビット線BLJに接続する電位は低く、低抵抗な抵抗変化型素子R2のソース線SLから遠い側の端子が反転ビット線BLBjに接続する電位は高い。よって、ビット線BLjと反転ビット線BLBjの電位関係は、BLj<BLBjとなる。センスアンプは、この電位差を検出して0データがメモリセルMkjに記憶されていると判定する。逆に、メモリセルMkjが1を記憶している場合は、抵抗変化型素子R1が低抵抗、抵抗変化型素子R2が高抵抗なので、低抵抗な抵抗変化型素子R1のソース線SLから遠い側の端子がビット線BLJに接続する電位は高く、高抵抗な抵抗変化型素子R2のソース線SLから遠い側の端子が反転ビット線BLBjに接続する電位は低い。よって、ビット線BLjと反転ビット線BLBjの電位関係は、BLj>BLBjとなる。センスアンプは、この電位差を検出して1データがメモリセルMkjに記憶されていると判定する。本実施形態のメモリセルMkjも、第1の実施形態と同様に、データの書き込み時に、0書き込みの際も1書き込みの際も、また、データの読み出しの際も、常にソース電圧は0.6Vの一定電圧にしている。そのため、データの書き込み、読み出し時に、ソース線SLを充放電する必要が無く、高速読み出しが可能である効果がある。また、そのようにソース線SLを充放電する無駄な電流が流れないので、消費電力を低くできる効果がある。図21bには、図20bのメモリセルMkjの動作を示す。図20bのメモリセルMkjでは、抵抗変化型素子R1とR2が、メモリセル選択用トランジスタTN1とTN2とソース線との間に接続されている。そのため、ビット線BLjと反転ビット線BLBjに加える電圧、また、読み出す電圧の関係が図21aとは逆になる。図20bのメモリセルMkjにおいても、ソース線SLには0.6Vを印加し、行選択線WLkには1.5Vの電圧を印加してメモリセルMkjを選択することは、図20aの回路と同じである。タイミングチャート図22に、図18の不揮発性メモリのタイミングチャートの動作波形を示す。プリチャージモード初期状態では、プリチャージモードになっており、書き込み制御信号WE=Lowであり、プリチャージ回路900に加えるプリチャージ起動信号PREがHighであり、プリチャージ回路900が出力するプリチャージ信号がHighである。そのため、プリチャージ回路900のプリチャージトランジスタPRjj=0~n及びPRBjが全てオンとなり、プリチャージトランジスタPRj及びPRBjによって全てのビット線BLjj=0~nと反転ビット線BLBjを共通ソース線COMSLに接続する。これにより、共通ソース線COMSLの0.6Vのソース電圧VSLをビット線BLj及び反転ビット線BLBjに供給してプリチャージする。書き込みモード次に、書き込み制御信号WEをHighにすることでデータの書き込みモードに入り、書き込み電圧発生回路500が、データ線DLを駆動する3ステートバッファを出力イネーブル状態とする。書き込み制御信号WEをHighにする前に、アドレスADDを指定して、書込制御回路800に、書き込みデータ入力信号Dinを送信する。次に、書き込み制御信号WEをHighにして送信しデータ線DLの3ステートバッファを出力イネーブル状態にするとともに、プリチャージ起動信号PREをHighからLowに切り替えることでプリチャージトランジスタPR0~PRnのゲートを閉じて、ビット線BLと0.6Vの電圧の共通ソース線COMSLとの接続を切り離してプリチャージを終了させる。アドレスADDは行アドレスと列アドレスに分解される。列デコーダ300から列選択信号COLjに1.5Vを出力することでカラムゲートCGjとCGBjを開いてビット線BLjにデータ線DLを接続し、反転ビット線BLBjに反転データ線DLBを接続する。また、行デコーダ200から行選択線WLkに1.5Vを出力することで行を選択してメモリセルMkjを選択する。0書き込みの場合ここで、メモリセルMkjに0を書き込む場合は、書き込みデータ入力信号Din=Lowを設定する。そして、書き込み電圧発生回路500がデータ線DLに0Vを出力し、反転データ線DLBに1.2Vを出力する。それにより、データ線DLに接続されたビット線BLjの電圧が0Vになり、反転データ線DLBに接続されたビット線BLBjの電圧が1.2Vになる。これにより、0.6Vの共通ソース線COMSLから、選択されたメモリセルMkjのメモリセル選択用トランジスタTN1、抵抗変化型素子R1を介して0Vのビット線BLjへ電流が流れ、抵抗変化型素子R1には、逆方向に電流が流れ、高抵抗になる。また、1.2Vの反転ビット線BLBjから抵抗変化型素子R2、メモリセル選択用トランジスタT2を介して0.6Vの共通ソース線COMSLへ電流が流れ、抵抗変化型素子R2には順方向に電流が流れ、低抵抗になる。すなわち、メモリセルMkjに0データが書き込まれる。1書き込みの場合ここで、メモリセルMkjに1を書き込む場合は、書き込みデータ入力信号Din=Highを設定する。そして、書き込み電圧発生回路500がデータ線DLに1.2Vを出力し、反転データ線DLBに0Vを出力する。それにより、データ線DLに接続されたビット線BLjの電圧が1.2Vになり、反転データ線DLBに接続されたビット線BLBjの電圧が0Vになる。これにより、1.2Vのビット線BLjから、選択されたメモリセルMkjの抵抗変化型素子R1、メモリセル選択用トランジスタT1を介して0.6Vの共通ソース線COMSLへ電流が流れ、抵抗変化型素子R1には順方向に電流が流れ、低抵抗になる。また、0.6Vの共通ソース線COMSLから、メモリセル選択用トランジスタTN2、抵抗変化型素子R2を介して0Vの反転ビット線BLBjへ電流が流れ、抵抗変化型素子R2には、逆方向に電流が流れ、高抵抗になる。すなわち、メモリセルMkjに1データが書き込まれる。非選択のビット線このとき、非選択のビット線BLj’及び反転ビット線BLBj’は、あらかじめプリチャージ期間に0.6Vにプリチャージされている。そのため、非選択のビット線BLj及び反転ビット線BLBjは、メモリセル選択用トランジスタTN1、TN2のゲート端子に選択された行選択線WLkから行選択信号が入力されても、0.6Vの共通ソース線COMSLに接続するソース線からメモリセル選択用トランジスタTN1、TN2を介して充電電流が流れることはない。そのため、非選択のメモリセルMkj’のメモリセルに余分な電流が流れることなく、低消費電流が実現できる。読出しモード次に、読み出しモードの場合は、書き込み制御信号WEをLowにすることでデータの読出しモードに入り、書き込み電圧発生回路500が、データ線DLおよび反転データ線DLBを駆動する3ステートバッファをフローティングにして、その電圧を任意の値にできるようにする。ここで、全ビット線BLjと反転ビット線BLBjは、書き込み時と同様に、常に0.6VのVSLレベルにプリチャージされている。また、アドレスADDが確定すると、プリチャージ起動信号PREをHighの状態からLowに切り替える。プリチャージ起動信号PREをHighからLowに切り替えることでプリチャージトランジスタPR0~PRn、PRB0~PRBnのゲートを閉じて、ビット線BLj及び反転ビット線BLBjと共通ソース線COMSLとの接続を切り離し、一方、列選択信号COLjに1.5Vを出力することでカラムゲートCGj及びCGBjを開いてビット線BLjにデータ線DLを接続し反転ビット線BLBjに反転データ線DLBを接続する。非選択のビット線プリチャージ起動信号PREをLowにするとデータ線DL及び反転データ線DLBに接続されない非選択のビット線BLj’及び反転ビット線BLBj’はフローティングになるが、先にプリチャージ起動信号PREがHighの際にビット線BLj’及び反転ビット線BLBj’が0.6Vにプリチャージされているので常に0.6Vに維持され、無駄な充放電電流は流れない。選択されたビット線一方、1.2Vの列選択信号COLjで選択されたビット線BLj及び反転ビット線BLBjにはデータ線DL及び反転データ線DLBが接続される。また、選択された行選択線WLkも1.2Vになり、行選択線WLkで選択されたメモリセルMkjのメモリセル選択用トランジスタTN1及びTN2のゲートが開かれ、その抵抗変化型素子R1及びR2が0.6Vの電圧のソース線SLに接続される。これにより、0.6Vの電圧の共通ソース線COMSLに接続するソース線SLから、選択されたメモリセルMkjの抵抗変化型素子R1及びR2と、それに接続するビット線BLjと、そのビット線BLjにカラムゲートCGjとCGBjを介して接続するデータ線DLと反転データ線DLBに電流が流れ、そのデータ線DLと反転データ線DLBに接続したセンスアンプ600へ電流が流れ出す。0読みの場合ここで、アクセス対象であるメモリセルMkjがデータ0を記憶している場合は、抵抗変化型素子R1が高抵抗、抵抗変化型素子R2が低抵抗なので、センスアンプ600に入力されるデータ線DLビット線BLjの電圧は、反転データ線DLB反転ビット線BLBjの電圧よりも低くなりDL<DLB、センスアンプ600は、メモリセルMkjのデータを0と判定し、出力ビット端子Doutには0を出力する。1読みの場合一方、アクセス対象であるメモリセルMkjがデータ1を記憶している場合は、抵抗変化型素子R1が低抵抗、抵抗変化型素子R2が高抵抗なので、センスアンプ600に入力されるデータ線DLビット線BLjの電圧は、反転データ線DLB反転ビット線BLBjの電圧よりも高くなりDL>DLB、センスアンプ600は、メモリセルMkjのデータを1と判定し、出力ビット端子Doutには1を出力する。本実施形態によれば、メモリセルMkjへのデータ書き込み時に、抵抗変化型素子R1の抵抗値とR2の抵抗値の間に大きな差を生じさせることができる。そのため、両者の抵抗値の大小関係を示す信号を高速に不揮発性メモリセルから読み出すことができ、メモリセルMkjの読出しを高速化できる効果がある。なお、図18の回路におけるメモリセルMkjに図20bの回路構成のメモリセルを用いても、同様の動作を実現できる。本実施形態は、抵抗変化型素子R1とR2には、逆のデータを書き込み、差動で動作を行なわせ、センスアンプ600でメモリセルMkjからの信号を差動で検出するので、不揮発性メモリセルを流れる電流値や放電時間に場所依存性があっても、メモリセルMkjの記憶するデータをバランス良く正確に読み出せ、また、データをバランス良く正確に書き込むことができる効果がある。そのため、データの読出しを高速に行うことができる効果がある。なお、本発明の不揮発性メモリセルに用いる抵抗変化型素子RはMTJ素子に限定されず、例えば、ReRAMのメモリセルに用いられるCERColossalElectro-Resistance;電界誘起巨大抵抗変化の抵抗変化型素子Rを利用することもできる。"