"一方向に配置された複数の配線層と、前記複数の配線層のうちの少なくとも2つの前記配線層の間に設けられたビアヒューズ素子と、前記複数の配線層の配置方向に直交する平面内において前記ビアヒューズ素子に隣接する穴と、前記穴内に設けられた貫通ビアとを備えた半導体回路装置。前記ビアヒューズ素子の前記平面内における断面積は、デザインルールで規定される最小ビア断面積よりも小さい請求項1記載の半導体回路装置。前記複数の配線層の間に接続ビアを備え、前記ビアヒューズ素子の前記平面内における断面積は、前記接続ビアのそれよりも小さい請求項1記載の半導体回路装置。前記ビアヒューズ素子は、前記貫通ビアの径方向の両側または片側に設けられている請求項1記載の半導体回路装置。前記ビアヒューズ素子の上下の配線層は、前記貫通ビアを迂回する回り込み配線を有する請求項4記載の半導体回路装置。前記ビアヒューズ素子は金属により構成されている請求項1記載の半導体回路装置。前記貫通ビアは、導電材料により構成されていると共に側面を絶縁膜で覆われている請求項1記載の半導体回路装置。複数の配線層を一方向に配置すると共に前記複数の配線層のうちの少なくとも2つの前記配線層の間にビアヒューズ素子材料層を形成し、前記ビアヒューズ素子材料層を、前記複数の配線層の配置方向に直交する平面内において穴形成領域に部分的に重なる位置に配置する工程と、前記穴形成領域の加工により穴を設けると共に、前記ビアヒューズ素子材料層のうち前記穴形成領域と重なる部分を除去してビアヒューズ素子を形成する工程と、前記穴内に貫通ビアを形成する工程とを含む半導体回路装置の製造方法。前記ビアヒューズ素子材料層のうち前記穴形成領域の外に出る部分の径を、デザインルールで規定される最小ビア径よりも小さくする請求項8記載の半導体回路装置の製造方法。前記ビアヒューズ素子材料層の平面形状を矩形とし、前記ビアヒューズ素子材料層を、前記穴形成領域の径方向に横断して配置する請求項8記載の半導体回路装置の製造方法。前記ビアヒューズ素子材料層のうち前記穴形成領域の外に出る部分の片側の径と、前記穴形成領域の加工のためのマスク位置合わせずれ量との和を、デザインルールで規定される最小ビア径よりも小さくする請求項10記載の半導体回路装置の製造方法。前記ビアヒューズ素子材料層の上下の配線層に、前記穴形成領域を迂回する回り込み配線を形成する請求項10記載の半導体回路装置の製造方法。前記ビアヒューズ素子材料層のうち前記穴形成領域と重なる部分と、前記ビアヒューズ素子材料層の上下の配線層のうち前記穴形成領域と重なる部分とを、同時に加工によって打ち抜く請求項8記載の半導体回路装置の製造方法。しかしながら、従来のようなビア径やメタル配線幅のシュリンクには、リソグラフィの露光波長短波長化やダブルパターンニング等の超解像技術の適用が必須となっていた。露光の短波長化は技術的な面での課題の困難さやコスト増加、ダブルパターンニングはリソグラフィ工程数追加によるコスト増加の問題があった。また、特許文献2のコンタクトパターンをメタル配線から意図的に踏み外して接触面積を減らし、界面電流密度を高める手法も、最終的にはコンタクトパターンの寸法もしくはメタル配線の線幅をシュリンクしてより接触面積を減らすことになるため、同様の問題が発生していた。本開示の目的は、ビアヒューズ素子を低電流で溶断することが可能な半導体回路装置およびその製造方法を提供することにある。本開示による半導体回路装置は、以下のA~Dの構成要素を備えたものである。A一方向に配置された複数の配線層B複数の配線層の間に設けられたビアヒューズ素子C複数の配線層の配置方向に直交する平面内においてビアヒューズ素子に隣接する穴D穴内に設けられた貫通ビア本開示の半導体回路装置では、複数の配線層を介してビアヒューズ素子に電流が流れ、ジュール発熱によりビアヒューズ素子が溶断される。本開示による半導体回路装置の製造方法は、以下のA~Cの工程を含むものである。A複数の配線層を一方向に配置すると共に複数の配線層の間にビアヒューズ素子材料層を形成し、ビアヒューズ素子材料層を、複数の配線層の配置方向に直交する平面内において穴形成領域に部分的に重なる位置に配置する工程B穴形成領域の加工により穴を設けると共に、ビアヒューズ素子材料層のうち穴形成領域と重なる部分を除去してビアヒューズ素子を形成する工程C穴内に貫通ビアを形成する工程本開示の半導体回路装置によれば、貫通ビアを、ビアヒューズ素子に隣接する穴内に設けるようにしている。よって、穴の加工の際にビアヒューズ素子の一部を削除することによりビアヒューズ素子の断面積を小さくすることが可能となり、ビアヒューズ素子を低電流で溶断することが可能となる。本開示の半導体回路装置の製造方法によれば、ビアヒューズ素子材料層を穴形成領域に部分的に重なる位置に配置し、穴形成領域の加工により、ビアヒューズ素子材料層のうち穴形成領域と重なる部分を除去してビアヒューズ素子を形成するようにしている。よって、従来のような露光の短波長化や超解像技術を不要とし、簡素な工程でビアヒューズ素子の断面積を小さくし、上記本開示の半導体回路装置を容易に製造することが可能となる。以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。1.第1の実施の形態ビアヒューズ素子材料層を、穴形成領域に部分的に重なる位置に配置する例2.第2の実施の形態ビアヒューズ素子材料層の平面形状を矩形とし、ビアヒューズ素子材料層を、穴形成領域の径方向に横断して配置する例3.変形例1第2の実施の形態において穴の位置ずれが発生した場合の例第1の実施の形態図1は、本開示の第1の実施の形態に係る半導体回路装置の断面構成を表し、図2は、図1に示した半導体回路装置を上空から見た構成を表したものである。この半導体回路装置1は、例えば、第1配線層11と第2配線層12との間にビアヒューズ素子21を有するOTPメモリ回路である。ビアヒューズ素子21は、ジュール発熱により溶解溶断し、第1配線層11と第2配線層12との間に流れる電流を電気的に切断することにより、データを不揮発に記憶する電流切断型ヒューズ素子金属ヒューズ素子、メタルヒューズ素子である。第2配線層12は、ビアヒューズ素子として使用しない通常の接続ビア31を介して、第3配線層13に接続されている。第1配線層11ないし第3配線層13は、例えば、銅Cuなどの金属により構成されている。ビアヒューズ素子21および接続ビア31は、例えば、銅Cuなどの金属により構成されている。第3配線層13の下方には、例えば、第4配線層14が設けられている。この第4配線層14には、貫通ビア41が接続されている。貫通ビア41は、穴42内に埋め込まれている。貫通ビア41は、側面を絶縁膜43図2には図示せず、図1参照。で覆われており、第1配線層11ないし第3配線層13およびビアヒューズ素子21とは電気的に絶縁されている。貫通ビア41は、例えば、銅Cuなどの導電材料により構成されている。絶縁膜43は、例えば、二酸化ケイ素SiO2により構成されている。第1配線層11ないし第3配線層13,ビアヒューズ素子21および接続ビア31は、例えば、基板51内に設けられている。第4配線層14は、別の基板52内に設けられている。貫通ビア41および穴42は、基板51の上面から第4配線層14まで達している。基板51,52は、それぞれ、シリコン基板図示せずに半導体回路図示せずおよび上述した第1配線層11ないし第4配線層14等の積層配線が設けられたものであるが、半導体回路および積層配線の構成は特に限定されない。なお、図面では、第1配線層11ないし第4配線層14が配置されている方向すなわち積層方向図1の紙面において上下方向をz方向、第1配線層11ないし第4配線層14の延長方向図1の紙面において左右方向をx方向、第1配線層11ないし第4配線層14の幅方向図1の紙面に対して直交する方向をy方向とする。図3は、図1および図2に示したビアヒューズ素子21,貫通ビア41および穴42の平面的な位置関係を表したものである。貫通ビア41は、上述したように、穴42内に設けられている。この穴42は、第1配線層11ないし第4配線層14の配置方向zに直交するxy平面内において、ビアヒューズ素子21に隣接している。すなわち、穴42とビアヒューズ素子21とが隣接している部分図3において太実線で表した部分では、穴42の外形線42Aとビアヒューズ素子21の外形線21Aとが一致している。これにより、この半導体回路装置1では、ビアヒューズ素子21のxy平面内における断面積を小さくし、ビアヒューズ素子21を低電流で溶断することが可能となっている。ビアヒューズ素子21のxy平面内における断面積は、デザインルールで規定される最小ビア断面積よりも小さいことが好ましい。より詳細には、例えば、ビアヒューズ素子21の長辺方向y方向の径は、デザインルールで規定される最小ビア径と同じであるが、短辺方向x方向;ビアヒューズ素子21と貫通ビア41とが並んでいる方向の径φ21は、デザインルールで規定される最小ビア径よりも小さいことが好ましい。これにより、ビアヒューズ素子21の溶断に必要な電流を更に低減することが可能となる。また、ビアヒューズ素子21のxy平面内における断面積は、接続ビア31のそれよりも小さいことが好ましい。より詳細には、例えば、ビアヒューズ素子21の長辺方向y方向の径は、接続ビア31の径φ31と同じであるが、短辺方向x方向の径φ21は、接続ビア31の径φ31よりも小さいことが好ましい。なお、接続ビア31の径φ31は、x方向とy方向とで同じであるが、図3ではx方向の径を表している。具体的には、例えば65nm世代の場合、デザインルールで規定される最小ビア径は、例えば100nmである。接続ビア31は、例えば、ビアヒューズ素子21と同じデザインルールで設計されており、その径φ31は、例えば100nmである。ビアヒューズ素子21の短辺方向の径φ21は例えば40nm以上60nm以下である。40nmよりも小さいと、プロセスばらつきによりビアヒューズ素子21の基となるビアパターンが貫通ビア形成領域穴42内に完全に入りこんでしまい、貫通ビア41形成後パターン消失となるおそれがある。また、60nmよりも大きいと、プロセスばらつきによって、その他の接続ビア31の径φ31よりもビアヒューズ素子21の径φ21のほうが大きくなるおそれがある。このようなビアヒューズ素子21は、後述するように、ビアヒューズ素子材料層21Bを穴形成領域42Bに部分的に重なるように配置し、穴形成領域42Bの加工によりビアヒューズ素子材料層21Bの一部を削除することにより形成されたものである。この半導体回路装置1は、例えば、次のようにして製造することができる。まず、図4および図5に示したように、基板51に第1配線層11ないし第3配線層13をz方向に積層して配置する。第1配線層11と第2配線層12との間には、ビアヒューズ素子材料層21Bを形成する。第2配線層12と第3配線層との間には、接続ビア31を形成する。また、同じく図4および図5に示したように、基板51の下に、第4配線層14を有する基板52を配置する。この第4配線層14上の空間領域が、穴形成領域42Bとなる。図4および図5では、穴形成領域42Bを点線で表している。図6は、図4および図5に示したビアヒューズ素子材料層21Bおよび穴形成領域42Bの平面的な位置関係を表したものである。ビアヒューズ素子材料層21Bは、xy平面内において穴形成領域42Bに部分的に重なる位置に配置する。換言すれば、ビアヒューズ素子材料層21B,第1配線層11および第2配線層12を、穴形成領域42Bと交差するように配置する。その際、穴形成領域42Bとビアヒューズ素子材料層21BとのカバレッジC21を、デザインルールで規定される最小ビア径よりも小さくすることが好ましい。ここにいうカバレッジC21とは、ビアヒューズ素子材料層21Bのうち穴形成領域42Bの外に出る部分の、短辺方向x方向における径である。次いで、図7に示したように、穴形成領域42Bを加工によって打ち抜くことにより、穴42を設ける。加工方法としては例えばドライエッチングが挙げられる。これにより、ビアヒューズ素子材料層21Bのうち穴形成領域42Bと重なる部分図6において斜線を付した部分が除去されて、ビアヒューズ素子21が形成される。ビアヒューズ素子21の短辺方向のビア径φ21は、図4ないし図6に示したカバレッジC21と同じ寸法となるので、デザインルールで規定される最小ビア径よりも小さくなる。よって、ビアヒューズ素子21のxy平面内における断面積は、デザインルールで規定される最小ビア断面積よりも小さくなる。このとき、ビアヒューズ素子材料層21Bのうち穴形成領域42Bと重なる部分図6において斜線を付した部分が加工によって打ち抜かれ、除去されると同時に、ビアヒューズ素子材料層21Bの上下の第1配線層11および第2配線層12のうち穴形成領域42Bと重なる部分も、ともに加工によって打ち抜かれ、除去されることになる。続いて、図1および図3に示したように、穴42の側面に、上述した材料よりなる絶縁膜43を形成する。そののち、図1ないし図3に示したように、穴42内に上述した導電材料を埋め込むことにより、穴42内に貫通ビア41を形成する。貫通ビア41は、側面を絶縁膜43で覆われているので、第1配線層11ないし第3配線層13およびビアヒューズ素子21とは電気的に繋がっていない。以上により、図1ないし図3に示した半導体回路装置1が完成する。この半導体回路装置1では、第1配線層11および第2配線層12を介してビアヒューズ素子21に電流が流れ、ジュール発熱によりビアヒューズ素子21が溶解溶断される。これにより、第1配線層11と第2配線層12との間に流れる電流が電気的に切断され、データが不揮発に記憶される。ここでは、貫通ビア41が、xy平面内においてビアヒューズ素子21に隣接する穴42内に設けられている。よって、ビアヒューズ素子21は穴42の加工時に部分的に削除されており、ビアヒューズ素子21の短辺方向の径φ21が小さくなっている。これにより、ビアヒューズ素子21のxy平面内における断面積が、デザインルールで規定される最小ビア断面積よりも小さくなる。あるいは、ビアヒューズ素子21のxy平面内における断面積が、接続ビア31のそれよりも小さくなる。よって、ビアヒューズ素子21と第1配線層11および第2配線層12との接触面積が減少し、界面電流密度が高まり、デザインルールに準拠して形成された通常のビアヒューズ素子よりも低電流でビアヒューズ素子21が溶断される。このように本実施の形態の半導体回路装置1では、貫通ビア41を、xy平面内においてビアヒューズ素子21に隣接する穴42内に設けるようにしている。よって、ビアヒューズ素子21のxy平面内における断面積を小さくし、ビアヒューズ素子21を低電流で溶断することが可能となる。本実施の形態の半導体回路装置1の製造方法では、ビアヒューズ素子材料層21Bを、xy平面内において穴形成領域42Bに部分的に重なる位置に配置している。そののち、穴形成領域42Bの加工により穴42を設けると共に、ビアヒューズ素子材料層21Bのうち穴形成領域42Bと重なる部分を除去してビアヒューズ素子21を形成するようにしている。よって、通常のリソグラフィ等では実現が困難な微小なビア径φ21のビアヒューズ素子21を形成することが可能となる。また、穴42の加工プロセスを利用して微小な径φ21のビアヒューズ素子21を形成するので、追加工程は不要であり、コストの増加もなくなる。更に、従来のようなリソグラフィ工程の露光の短波長化や、ダブルパターンニングなど超解像技術といった技術的に困難でコスト増加を伴う技術も必要とせず、既存の技術を用いて、微小な径φ21のビアヒューズ素子21を形成することが可能となる。第2の実施の形態図8は、本開示の第2の実施の形態に係る半導体回路装置の断面構成を表し、図9は、図8に示した半導体回路装置を上空から見た構成を表したものである。この半導体回路装置1Aは、ビアヒューズ素子22A~22Dを貫通ビア41の径方向の両側に設けるようにしたものである。このことを除いては、本実施の形態の半導体回路装置1Aは、第1の実施の形態の半導体回路装置1と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。この半導体回路装置1Aは、例えば、第1配線層15Aと第2配線層16Aとの間にビアヒューズ素子22A、第1配線層15Bと第2配線層16Bとの間にビアヒューズ素子22B、第2配線層16Aと第3配線層17Aとの間にビアヒューズ素子22C、および第2配線層16Bと第3配線層17Bとの間にビアヒューズ素子22Dを有するOTPメモリ回路である。第3配線層17Aは、ビアヒューズ素子として使用しない通常の接続ビア31を介して、第4配線層18に接続されている。第1配線層15A,15B、第2配線層16A,16B、第3配線層17A,17Bおよび第4配線層18の構成材料は、例えば、第1の実施の形態の第1配線層11ないし第4配線層14と同様である。ビアヒューズ素子22A~22Dおよび接続ビア31の構成材料は、例えば、第1の実施の形態のビアヒューズ素子21および接続ビア31と同様である。第4配線層18の下方には、例えば、第5配線層19が設けられている。この第5配線層19には、貫通ビア41が接続されている。貫通ビア41は、穴42内に埋め込まれている。貫通ビア41は、側面を絶縁膜43図9には図示せず、図8参照。で覆われており、第1配線層15A,15Bないし第4配線層18およびビアヒューズ素子22A~22Dとは電気的に絶縁されている。貫通ビア41および絶縁膜43の構成材料は、例えば、第1の実施の形態と同様である。第1配線層15A,15Bないし第4配線層18,ビアヒューズ素子22A~22Dおよび接続ビア31は、例えば、基板51内に設けられている。第5配線層19は、別の基板52内に設けられている。貫通ビア41および穴42は、基板51の上面から第5配線層19まで達している。基板51,52は、それぞれ、第1の実施の形態と同様に、シリコン基板図示せずに半導体回路図示せずおよび上述した第1配線層15A,15Bないし第5配線層19等の積層配線が設けられたものであるが、半導体回路および積層配線の構成は特に限定されない。なお、図面では、第1の実施の形態と同様に、第1配線層15A,15Bないし第5配線層19が配置されている方向すなわち積層方向図8の紙面において上下方向をz方向、第1配線層15A,15Bないし第5配線層19の延長方向図8の紙面において左右方向をx方向、第1配線層15A,15Bないし第5配線層19の幅方向図8の紙面に対して直交する方向をy方向とする。図10は、図8および図9に示したビアヒューズ素子22A~22D、貫通ビア41および穴42の平面的な位置関係を表したものである。貫通ビア41は、第1の実施の形態と同様に、xy平面内においてビアヒューズ素子22A~22Dに隣接する穴42内に設けられている。すなわち、穴42とビアヒューズ素子22A~22Dとが隣接している部分図10において太実線で表した部分では、穴42の外形線42Aとビアヒューズ素子22A~22Dの外形線23A~23Dとが一致している。これにより、この半導体回路装置1では、第1の実施の形態と同様に、ビアヒューズ素子22A~22Dのxy平面内における断面積を小さくし、ビアヒューズ素子22A~22Dを低電流で溶断することが可能となっている。また、本実施の形態では、上述したように、ビアヒューズ素子22A~22Dが、貫通ビア41の径方向の両側に設けられている。これにより、製造工程において穴42の位置ずれが生じた場合にも、ビアヒューズ素子22A~22Dを貫通ビア41の径方向のどちらか片側に形成することが可能となる。詳細は変形例1において後述する。ビアヒューズ素子22A~22Dの上下の第1配線層15A,15B、第2配線層16A,16Bおよび第3配線層17A,17Bは、図9に示したように、貫通ビア41を迂回する回り込み配線15C,16C,17Cを有していることが好ましい。第1配線層15A,15Bないし第3配線層17A,17Bは貫通ビア41により切断され、貫通ビア41の側面は絶縁膜43で覆われているので、回り込み配線15C~17Cを設けることにより貫通ビア41の両側の第1配線層15A,15Bないし第3配線層17A,17Bを電気的に繋げることが可能となる。ビアヒューズ素子22A~22Dのxy平面内における断面積は、第1の実施の形態と同様に、デザインルールで規定される最小ビア断面積よりも小さいことが好ましい。より詳細には、例えば、ビアヒューズ素子22A~22Dの長辺方向y方向の径は、デザインルールで規定される最小ビア径と同じであるが、短辺方向x方向の径φ22A~φ22Dは、第1の実施の形態と同様に、デザインルールで規定される最小ビア径よりも小さいことが好ましい。これにより、ビアヒューズ素子22A~22Dの溶断に必要な電流を低減することが可能となる。また、ビアヒューズ素子22A~22Dのxy平面内における断面積は、第1の実施の形態と同様に、接続ビア31のそれよりも小さいことが好ましい。より詳細には、例えば、ビアヒューズ素子22A~22Dの長辺方向y方向の径は、接続ビア31の径φ31と同じであるが、短辺方向x方向の径φ22A~φ22Dは、第1の実施の形態と同様に、接続ビア31の径φ31よりも小さいことが好ましい。なお、接続ビア31の径φ31は、x方向とy方向とで同じであるが、図10ではx方向の径を表している。具体的には、例えば65nm世代の場合、デザインルールで規定される最小ビア径は、例えば100nmである。接続ビア31は、例えば、ビアヒューズ素子22A~22Dと同じデザインルールで設計されており、その径φ31は、例えば100nmである。一方、ビアヒューズ素子22A~22Dの短辺方向の径φ22A~φ22Dは、例えば1nm以上60nm以下である。1nmよりも小さいと、プロセスばらつきによりビアヒューズ素子21の基となるビアパターンが貫通ビア形成領域穴42内に完全に入りこんでしまい、貫通ビア41形成後パターン消失となるおそれがある。また、60nmよりも大きいと、プロセスばらつきによって、その他の接続ビア31の径φ31よりもビアヒューズ素子21の径φ21のほうが大きくなるおそれがある。このようなビアヒューズ素子22A~22Dは、後述するように、ビアヒューズ素子材料層24A,24Bの平面形状を矩形とし、ビアヒューズ素子材料層24A,24Bを、穴形成領域42Bの径方向に横断して配置し、穴形成領域42Bの加工によりビアヒューズ素子材料層24A,24Bの一部を削除することにより形成されたものである。この半導体回路装置1Aは、例えば、次のようにして製造することができる。まず、図11および図12に示したように、基板51に第1配線層15D,第2配線層16D,第3配線層17Dおよび第4配線層18をz方向に積層して配置する。第1配線層15Dないし第3配線層17Dには、回り込み配線15C~17Cをそれぞれ接続する。第1配線層15Dと第2配線層16Dとの間にはビアヒューズ素子材料層24Aを形成し、第2配線層16Dと第3配線層17Dとの間には、ビアヒューズ素子材料層24Bを形成する。第3配線層17Dと第4配線層18との間には、接続ビア31を形成する。また、同じく図11および図12に示したように、基板51の下に、第5配線層19を有する基板52を配置する。この第5配線層19上の空間領域が、穴形成領域42Bとなる。図11および図12では、穴形成領域42Bを点線で表している。図13は、図11および図12に示したビアヒューズ素子材料層24A,24Bおよび穴形成領域42Bの平面的な位置関係を表したものである。本実施の形態では、ビアヒューズ素子材料層24A,24Bを、矩形一方向に長い四角形、すなわち長方形の平面形状とし、xy平面内において穴形成領域42Bの径方向に横断して配置する。その際、ビアヒューズ素子材料層24A,24Bの矩形の長辺の寸法を穴形成領域42Bの寸法よりも長くすると共に、矩形の長辺を第1配線層15Dないし第3配線層17Dの延在方向に合わせることは言うまでもない。これにより、ビアヒューズ素子材料層24A,24Bは、穴形成領域42Bの径方向の両側にはみ出すことになる。その際、穴形成領域42Bとビアヒューズ素子材料層24A,24BとのカバレッジC22A~C22Dを、デザインルールで規定される最小ビア径よりも小さくすることが好ましい。ここにいうカバレッジC22A~C22Dとは、ビアヒューズ素子材料層24A,24Bのうち穴形成領域42Bの外に出る部分の、短辺方向x方向における径である。次いで、図14に示したように、穴形成領域42Bを加工によって打ち抜くことにより、穴42を設ける。加工方法は、第1の実施の形態と同様である。これにより、ビアヒューズ素子材料層24A,24Bのうち穴形成領域42Bと重なる部分図13において斜線を付した部分が除去されて、ビアヒューズ素子22A~22Dが形成される。ビアヒューズ素子22A~22Dの短辺方向のビア径φ22A~φ22Dは、図11ないし図13に示したカバレッジC22A~C22Dと同じ寸法となるので、デザインルールで規定される最小ビア径よりも小さくなる。よって、ビアヒューズ素子22A~22Dのxy平面内における断面積は、デザインルールで規定される最小ビア断面積よりも小さくなる。このとき、ビアヒューズ素子材料層24A,24Bのうち穴形成領域42Bと重なる部分図13において斜線を付した部分が加工によって打ち抜かれ、除去されると同時に、ビアヒューズ素子材料層24A,24Bの上下の第1配線層15Dないし第3配線層17Dのうち穴形成領域42Bと重なる部分も、ともに加工によって打ち抜かれ、除去されることになる。従って、第1配線層15Dないし第3配線層17Dは、穴42によって切断され、第1配線層15A,15Bないし第3配線層17A,17Bが形成される。続いて、図8および図10に示したように、穴42の側面に上述した材料よりなる絶縁膜43を形成する。そののち、図8ないし図10に示したように、穴42内に上述した導電材料を埋め込むことにより、穴42内に貫通ビア41を形成する。貫通ビア41は、側面を絶縁膜43で覆われているので、第1配線層15A,15Bないし第4配線層18およびビアヒューズ素子22A~22Dとは電気的に繋がっていない。また、貫通ビア41の両側の第1配線層15A,15Bないし第3配線層17A,17Bは、貫通ビア41により切断されるが、回り込み配線15C~17Cにより電気的に接続される。以上により、図8ないし図10に示した半導体回路装置1Aが完成する。この半導体回路装置1Aでは、第1配線層15Aおよび第2配線層16Aを介してビアヒューズ素子22Aに電流が流れ、ジュール発熱によりビアヒューズ素子22Aが溶解溶断される。または、第1配線層15Bおよび第2配線層16Bを介してビアヒューズ素子22Bに電流が流れ、ジュール発熱によりビアヒューズ素子22Bが溶解溶断される。あるいは、第2配線層16Aおよび第3配線層17Aを介してビアヒューズ素子22Cに電流が流れ、ジュール発熱によりビアヒューズ素子22Cが溶解溶断される。または、第2配線層16Bおよび第3配線層17Bを介してビアヒューズ素子22Dに電流が流れ、ジュール発熱によりビアヒューズ素子22Dが溶解溶断される。このように、第1配線層15Aと第2配線層16Aとの間、第1配線層15Bと第2配線層16Bとの間、第2配線層16Aと第3配線層17Aとの間、または第2配線層16Bと第3配線層17Bとの間に流れる電流が電気的に切断され、データが不揮発に記憶される。ここでは、貫通ビア41が、第1の実施の形態と同様に、xy平面内においてビアヒューズ素子22A~22Dに隣接する穴42内に設けられている。よって、ビアヒューズ素子22A~22Dは穴42の加工時に部分的に削除されており、ビアヒューズ素子22A~22Dの短辺方向の径φ22A~φ22Dが小さくなっている。これにより、ビアヒューズ素子22A~22Dのxy平面内における断面積が、デザインルールで規定される最小ビア断面積よりも小さくなる。換言すれば、ビアヒューズ素子22A~22Dのxy平面内における断面積が、接続ビア31のそれよりも小さくなる。よって、ビアヒューズ素子22A~22Dと第1配線層15A,15Bないし第3配線層17A,17Bとの接触面積が減少し、界面電流密度が高まり、デザインルールに準拠して形成された通常のビアヒューズ素子よりも低電流でビアヒューズ素子22A~22Dが溶断される。このように本実施の形態の半導体回路装置1では、第1の実施の形態と同様に、貫通ビア41を、xy平面内においてビアヒューズ素子22A~22Dに隣接する穴42内に設けるようにしたので、ビアヒューズ素子22A~22Dのxy平面内における断面積を小さくし、ビアヒューズ素子22A~22Dを低電流で溶断することが可能となる。また、ビアヒューズ素子22A~22Dを、貫通ビア41の径方向の両側に設けるようにしたので、以下の変形例1で説明するように、製造工程において穴42の位置ずれが生じた場合にも、ビアヒューズ素子22A~22Dを貫通ビア41の径方向のどちらか片側に形成することが可能となる。本実施の形態の半導体回路装置1の製造方法では、ビアヒューズ素子材料層24A,24Bの平面形状を矩形とし、xy平面内において穴形成領域42Bの径方向に横断して配置している。そののち、穴形成領域42Bの加工により穴42を設けると共に、ビアヒューズ素子材料層24A,24Bのうち穴形成領域42Bと重なる部分を除去してビアヒューズ素子22A~22Dを形成するようにしている。よって、通常のリソグラフィ等では実現が困難な微小なビア径φ22A~φ22Dのビアヒューズ素子22A~22Dを形成することが可能となる。また、穴42の加工プロセスを利用して微小な径φ22A~22Dのビアヒューズ素子22A~22Dを形成するので、追加工程は不要であり、コストの増加もなくなる。更に、従来のようなリソグラフィ工程の露光の短波長化や、ダブルパターンニングなど超解像技術といった技術的に困難でコスト増加を伴う技術も必要とせず、既存の技術を用いて、微小な径φ22A~φ22Dのビアヒューズ素子22A~22Dを形成することが可能となる。変形例1図15は、図8に示した半導体回路装置1Aにおいて穴42の位置ずれが発生した場合を表したものである。より詳細には、図15は、穴形成領域42Bの加工工程においてマスク位置合わせずれが発生し、穴42がx方向左側にずれた場合を表している。左側のビアヒューズ素子22A,22Cは穴形成領域42Bの加工時に打ち抜かれて消滅しているが、右側のビアヒューズ素子22B,22Dは形成されている。図16は、図15に示した穴42内に絶縁膜43および貫通ビア41を形成した状態を表したものである。ビアヒューズ素子22B,22Dは、貫通ビア41の径方向の片側図16では例えば右側のみに設けられていることになる。右側のビアヒューズ素子22B,22Dの短辺方向の径φ22B1,φ22D1は、図15に示したように、穴形成領域42Bとビアヒューズ素子材料層24A,24BとのカバレッジC22B,C22Dビアヒューズ素子材料層24A,24Bのうち穴形成領域42Bの外に出る部分の片側の径、図11参照。に、マスク位置合わせずれ量Δ42を加えた寸法となる。従って、カバレッジC22B,C22Dとマスク位置合わせずれ量Δ42との和を、デザインルールで規定される最小ビア径よりも小さくしておくことが好ましい。このようにすることにより、マスク位置合わせずれが生じた場合にも、残存するビアヒューズ素子22B,22Dの短辺方向の径φ22B,φ22Dを、デザインルールで規定される最小ビア径よりも小さくすることが可能となる。また、第2の実施の形態と同様に、ビアヒューズ素子22A~22Dの上下の第1配線層15A,15B、第2配線層16A,16Bおよび第3配線層17A,17Bは、貫通ビア41を迂回する回り込み配線15C,16C,17Cを有していることが好ましい。左側のビアヒューズ素子22A,22Cが消滅した場合にも、回り込み配線15C~17Cにより貫通ビア41の両側の第1配線層15A,15Bないし第3配線層17A,17Bを電気的に繋げることが可能となり、OTPメモリとしての動作が可能となる。なお、本変形例では、第2の実施の形態において穴42の位置ずれが生じた場合について説明したが、本変形例は第1の実施の形態において穴42の位置ずれが生じた場合にも適用可能であることは言うまでもない。以上、実施の形態を挙げて本開示を説明したが、本開示は上記実施の形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態では穴42および貫通ビア41の平面形状が矩形である場合について説明したが、穴42および貫通ビア41の平面形状は、図17および図18に示したような円形とすることも可能であり、更に、正方形など他の形状とすることも可能である。また、穴42および貫通ビア41の平面形状は、設計データでは矩形とされている場合も、リソグラフィによる加工後は丸くなる。また、例えば、例えば上記第1の実施の形態において、基板51には、第1配線層11ないし第3配線層13以外の他の配線層図示せず、ビアヒューズ素子21以外の他のビアヒューズ素子図示せず、接続ビア31および貫通ビア41以外の他のビア図示せずが設けられていてもよい。また、基板52には、第4配線層14以外の他の配線層図示せず,他のビアヒューズ素子または他のビアが設けられていてもよい。第2の実施の形態でも同様である。更に、上記第1の実施の形態では、ビアヒューズ素子材料層21Bおよび接続ビア31の中心を、第1配線層11ないし第3配線層13の中心線上においた場合について説明したが、意図的にビアヒューズ素子材料層21Bの位置をずらして第1配線層11および第2配線層12との接触面積を更に減少させることも可能である。第2の実施の形態でも同様である。上記実施の形態で説明した半導体回路装置1OTPメモリは、例えば、SRAMStaticRandomAccessMemoryなどの大容量メモリの冗長用途、アナログ回路のチューニング用途、暗号キーなどのコード格納用途、または、チップの識別情報を記憶するためのチップIDIdentificationData用途など、広い分野に応用可能である。なお、本技術は以下のような構成を取ることも可能である。1一方向に配置された複数の配線層と、前記複数の配線層のうちの少なくとも2つの前記配線層の間に設けられたビアヒューズ素子と、前記複数の配線層の配置方向に直交する平面内において前記ビアヒューズ素子に隣接する穴と、前記穴内に設けられた貫通ビアとを備えた半導体回路装置。2前記ビアヒューズ素子の前記平面内における断面積は、デザインルールで規定される最小ビア断面積よりも小さい前記1記載の半導体回路装置。3前記複数の配線層の間に接続ビアを備え、前記ビアヒューズ素子の前記平面内における断面積は、前記接続ビアのそれよりも小さい前記1または2記載の半導体回路装置。4前記ビアヒューズ素子は、前記貫通ビアの径方向の両側または片側に設けられている前記1ないし3のいずれか1項に記載の半導体回路装置。5前記ビアヒューズ素子の上下の配線層は、前記貫通ビアを迂回する回り込み配線を有する前記4記載の半導体回路装置。6前記ビアヒューズ素子は金属により構成されている前記1ないし5のいずれか1項に記載の半導体回路装置。7前記貫通ビアは、導電材料により構成されていると共に側面を絶縁膜で覆われている前記1ないし6のいずれか1項に記載の半導体回路装置。8複数の配線層を一方向に配置すると共に前記複数の配線層のうちの少なくとも2つの前記配線層の間にビアヒューズ素子材料層を形成し、前記ビアヒューズ素子材料層を、前記複数の配線層の配置方向に直交する平面内において穴形成領域に部分的に重なる位置に配置する工程と、前記穴形成領域の加工により穴を設けると共に、前記ビアヒューズ素子材料層のうち前記穴形成領域と重なる部分を除去してビアヒューズ素子を形成する工程と、前記穴内に貫通ビアを形成する工程とを含む半導体回路装置の製造方法。9前記ビアヒューズ素子材料層のうち前記穴形成領域の外に出る部分の径を、デザインルールで規定される最小ビア径よりも小さくする前記8記載の半導体回路装置の製造方法。10前記ビアヒューズ素子材料層の平面形状を矩形とし、前記ビアヒューズ素子材料層を、前記穴形成領域の径方向に横断して配置する前記8または9記載の半導体回路装置の製造方法。11前記ビアヒューズ素子材料層のうち前記穴形成領域の外に出る部分の片側の径と、前記穴形成領域の加工のためのマスク位置合わせずれ量との和を、デザインルールで規定される最小ビア径よりも小さくする前記10記載の半導体回路装置の製造方法。12前記ビアヒューズ素子材料層の上下の配線層に、前記穴形成領域を迂回する回り込み配線を形成する前記10または11記載の半導体回路装置の製造方法。13前記ビアヒューズ素子材料層のうち前記穴形成領域と重なる部分と、前記ビアヒューズ素子材料層の上下の配線層のうち前記穴形成領域と重なる部分とを、同時に加工によって打ち抜く前記8ないし12のいずれか1項に記載の半導体回路装置の製造方法。"