"1つの半導体チップ上に配置され、各々論理を設定可能に構成されたN個の可変論理回路と、これらの可変論理回路を任意に接続可能な可変配線部とを備え、各前記可変論理回路は、2つの入力端子からの信号入力を受けて、切替指示に従って2つの入力端子からの一方の信号を出力端子に出力する2入力セレクタ回路で構成され、前記可変配線部は、前記N個の可変論理回路について、前段の出力端子と後段の2つの入力端子とを互いに直列に接続してN段の2入力セレクタ回路を形成し、N個の切替指示の組み合わせに基づくN段の2入力セレクタ回路の入力端子から出力端子までの2nとおりの配線経路差に応じた合成遅延時間がそれぞれ測定され、測定結果に基づいて、2nとおりの配線経路差に応じた合成遅延時間順にソートされ、ソートされた合成遅延時間に基づいて、略一定の変化量で変化する複数個の合成遅延時間が取得され、取得された複数個の合成遅延時間にそれぞれ対応するN個の切替指示の組み合わせに基づいて所望の合成遅延時間に調整する、可変遅延回路。前記2入力セレクタ回路は、論理和回路と論理積回路とを含む、請求項1記載の可変遅延回路。前記半導体チップは、FPGAFieldProgrammableGateArrayに相当する、請求項1または2記載の可変遅延回路。1つの半導体チップ上に配置され、各々論理を設定可能に構成されたN個の可変論理回路と、これらの可変論理回路を任意に接続可能な可変配線部とが設けられ、各前記可変論理回路は、2つの入力端子からの信号入力を受けて、切替指示に従って2つの入力端子からの一方の信号を出力端子に出力する2入力セレクタ回路で構成され、前記可変配線部は、前記N個の可変論理回路について、前段の出力端子と後段の2つの入力端子とを互いに直列に接続してN段の2入力セレクタ回路を形成した可変遅延回路の制御方法であって、N個の切替指示の組み合わせに基づくN段の2入力セレクタ回路の入力端子から出力端子までの2nとおりの配線経路差に応じた合成遅延時間をそれぞれ測定するステップと、測定結果に基づいて、2nとおりの配線経路差に応じた合成遅延時間順にソートするステップと、ソートされた合成遅延時間に基づいて、略一定の変化量で変化する複数個の合成遅延時間を取得するステップと、取得された複数個の合成遅延時間にそれぞれ対応するN個の切替指示の組み合わせに基づいて所望の合成遅延時間に調整するステップとを備える、可変遅延回路の制御方法。しかしながら、当該方式は、すべての可変論理回路に対して遅延素子を設けた構成であり、コストや回路規模が大幅に増加する可能性がある。本発明は、上記のような問題を解決するためになされたものであって、信号の遅延量を微調整可能な可変遅延回路およびその制御方法を提供することを目的とする。本発明の一実施例に従う可変遅延回路は、1つの半導体チップ上に配置され、各々論理を設定可能に構成されたN個の可変論理回路と、これらの可変論理回路を任意に接続可能な可変配線部とを備える。各可変論理回路は、2つの入力端子からの信号入力を受けて、切替指示に従って2つの入力端子からの一方の信号を出力端子に出力する2入力セレクタ回路で構成される。可変配線部は、N個の可変論理回路について、前段の出力端子と後段の2つの入力端子とを互いに直列に接続してN段の2入力セレクタ回路を形成する。N個の切替指示の組み合わせに基づくN段の2入力セレクタ回路の入力端子から出力端子までの2nとおりの配線経路差に応じた合成遅延時間がそれぞれ測定される。測定結果に基づいて、2nとおりの配線経路差に応じた合成遅延時間順にソートされ、ソートされた合成遅延時間に基づいて、略一定の変化量で変化する複数個の合成遅延時間が取得され、取得された複数個の合成遅延時間にそれぞれ対応するN個の切替指示の組み合わせに基づいて所望の合成遅延時間に調整する。本発明の一実施例によれば、可変遅延回路は、N段の2入力セレクタ回路で構成され、N個の切替指示の組み合わせに基づくN段の2入力セレクタ回路の入力端子から出力端子までの2nとおりの配線経路差に応じた合成遅延時間がそれぞれ測定され、測定結果に基づいて、2nとおりの配線経路差に応じた合成遅延時間順にソートされ、ソートされた合成遅延時間に基づいて、略一定の変化量で変化する複数個の合成遅延時間が取得され、取得された複数個の合成遅延時間にそれぞれ対応するN個の切替指示の組み合わせに基づいて所望の合成遅延時間に調整するため、配線経路差を利用して信号の遅延量の微調整が可能である。この発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当部分については、同一符号を付してその説明は繰返さない。図1は、本発明の実施の形態に従う本発明を適用したFPGAの概略構成を説明する図である。図1を参照して、チップ1上に複数のプログラム可能な可変論理回路2がマトリックス状に配設される。マトリックス状に配設された複数の可変論理回路の周囲には、任意の配線間を接続したり、可変論理回路2の入出力端子と配線間の中の任意の配線との間を接続したりする可変配線手段としてのスイッチマトリックス3が設けられる。本例においては、当該可変論理回路2とスイッチマトリックス3とを用いて可変遅延回路が形成される。なお、本例においては、チップ1上に一例として16個の可変論理回路2が設けられた場合が示されているが、実際にはもっと多くの可変論理回路2およびスイッチマトリックス3が設けられる。なお、図示しないが、可変論理回路2およびスイッチマトリックス3で構成されたチップ1の周辺領域には、可変論理回路2およびスイッチマトリックス3内の記憶素子に対してデータを書き込むためのアドレスデコーダや、書込回路、データを供給するバッファ回路からなる周辺回路が設けられている。当該周辺回路により可変論理回路2およびスイッチマトリックス3に対するデータが書き込まれて、可変論理回路2において所望の論理回路が形成され、また、スイッチマトリックス3において所望の接続配線が設定されて、所望の回路がチップ1上で実現されることになる。図2は、本発明の実施の形態に従う可変論理回路2の構成を説明する図である。図2を参照して、ここでは、可変論理回路2の構成として2入力1出力セレクタに構成された場合が示されている。2入力1出力セレクタは、AND回路AD0,AD1と、OR回路ORとで構成される。具体的には、AND回路AD0,AD1のそれぞれは、2つの入力端子と接続される。また、切替指示として切替信号Rの入力を受ける。具体的には、AND回路AD0は、信号SAと切替信号Rの反転信号の入力を受けてそのAND論理演算結果をOR回路ORの一方の入力ノードに出力する。また、AND回路AD1は、信号SBと切替信号Rの入力を受けてそのAND論理演算結果をOR回路ORの他方の入力ノードに出力する。OR回路ORは、AND回路AD0,AD1のいずれか一方の入力を出力端子に出力する。2入力1出力セレクタは、切替信号Rの指示に応答して、切替信号RHレベルの場合に、信号SBを出力端子に出力する。一方、切替信号RLレベルの場合に、信号SAを出力端子に出力する。ここでは、バッファ10を介して信号SIGが入力される場合が示されている。なお、本例においては、バッファ10を介して信号SIGを可変論理回路2で構成される可変遅延回路に入力する場合について説明するが、特にバッファ10を設けることなく、信号SIGを可変論理回路に入力するようにしても良い。図3は、本発明の実施の形態に従う経路差に従う信号遅延量を説明する図である。図3を参照して、図2の構成においてバッファ10を介して信号SIGを入力した場合、信号SIGがセレクタ2の2つの入力端子にそれぞれ入力される経路A,Bの経路差に従って信号遅延が生じることになる。本例においては、一例として信号SIGに従って、LレベルからHレベルへの信号SBの立ち上がりが信号SAの立ち上がりよりも早い場合が示されている。図4は、本発明の実施の形態に従う可変遅延回路を説明する図である。図4を参照して、ここでは、N個の可変論理回路を用いてN段のセレクタが直列接続された場合が示されている。Nは2以上の整数であるものとする。具体的には、N個の可変論理回路2を用いて1段目のセレクタSL1からN段目のセレクタSLnが直列に接続された場合が示されている。1段目のセレクタSL1の2つの入力端子に信号が入力される際、入力信号が通過する2つの信号経路D1には経路差d1が存在している。また、2段目のセレクタSL2の2つの入力端子に信号が入力される際、入力信号が通過する2つの信号経路D2には、経路差d2が存在している。同様に、N段目のセレクタSLnの2つの入力端子に信号が入力される際、入力信号が通過する2つの信号経路Dnには、経路差dnが存在している。信号が通過する当該経路の組み合わせは、セレクタSLの段数に基づき、N段であるため2nとおりの信号経路の組み合わせが生じることになる。すなわち、2nとおりの切替信号R1~Rnの組み合わせに基づいて2nとおりの信号経路が選択される。後述するが、本発明の実施の形態に従う可変遅延回路は、2nとおりの信号経路の組み合わせに基づく配線経路差に基づいて信号遅延量を調節する。ここでは、切替信号Rを出力するテーブルメモリ12を含む制御回路14が設けられている。アドレス値の指定に従って制御回路14は、テーブルメモリ12を参照し、所望の信号遅延量となる信号経路を指定する切替信号を出力する。以下に、本発明の実施の形態に従う可変遅延回路における合成遅延量の制御方法について説明する。図5は本発明の実施の形態に従う可変遅延回路における合成遅延量の制御方法を説明するフロー図である。図5を参照して、まず、可変遅延回路における信号遅延量合成遅延量をそれぞれ測定するステップS2。図6は、本発明の実施の形態に従う信号遅延量の具体例を説明する図である。図6を参照して、ここでは、複数の信号遅延量が示されている。具体的には、本例としては、2nとおりの切替信号R1~Rnの組み合わせにそれぞれ対応するタップ値が予め指定されており、それぞれのタップ値に従う可変遅延回路の複数の信号経路差に従って、信号遅延量としてそれぞれ2560、2505、2526、2540、2568、2570pSが取得された場合が示されている。再び、図5を参照して、次に、測定された測定結果をソート並べ替えするステップS4。具体的には、信号遅延量の小さい順、あるいは大きい順にソートする。次に、ソートされた信号遅延量に基づいて略一定の変化量で変化する複数個の信号遅延量を抽出するステップS6。本例においては、一例として、略一定の変化量として5pSで変化する信号遅延量を抽出する。なお、略一定の変化量としては、完全に同じ値である必要は無く、ある程度のマージンを許容するものである。そして、次に、テーブルメモリに登録するステップS8。図7は、本発明の実施の形態に従うテーブルメモリに登録した場合を説明する図である。図7を参照して、ここでは、一例として略一定の変化量として5pSの間隔で信号遅延量が増加する信号遅延量およびタップ値が登録される場合が示されている。具体的には、2560、2565、2570、2575pSの順番に配列されるとともに、当該信号遅延量に対応するタップ値が登録されている。そして、当該順番に対応してアドレスがそれぞれ割り当てられている。一例として、アドレス0x0として、タップ値0x00000、信号遅延量2560pSが登録されている。アドレス0x1として、タップ値0x0012b、信号遅延量2565pSが登録されている。アドレス0x2として、タップ値0x00005、信号遅延量2570pSが登録されている。アドレス0x3として、タップ値0x0100b、信号遅延量2575pSが登録されている。なお、ここでは、4個の信号遅延量が登録されている場合が示されているがさらに複数個の信号遅延量を登録するようにしても良い。図8は、本発明の実施の形態に従う可変遅延回路の信号遅延量の調整について説明する図である。図8を参照して、ここでは、縦軸に信号遅延量pS、横軸にアドレス値が示されている。アドレス値が0x0の場合には、信号遅延量が2560pSである。そして、アドレス値が0x1の場合には、信号遅延量が2565pSである。そして、アドレス値が0x2の場合には信号遅延量が2570pSである。同様にしてアドレス値が加算されることにより信号遅延量が5pSずつ増加することになる。当該構成により、ユーザがアドレス値を指定することにより、制御回路14は、テーブルメモリ12を参照する。そして、制御回路14は、テーブルメモリ12に登録されたタップ値を参照して、当該タップ値により指定される組み合わせの切替信号を出力し、所望の信号遅延量に設定することが可能となる。本発明の実施の形態に従う可変遅延回路は、信号経路の経路差に従う信号遅延を利用して微小な信号遅延量を調節することが可能である。具体的には、数pSオーダの分解能での調節が可能である。なお、複数段のセレクタ回路を通過するためその分、オフセットの調節が必要であるが当該オフセットの調節は一般的な技術であるためここでは省略する。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"