支持基板の上に設けられた第1絶縁膜と、前記第1絶縁膜の上に設けられた第1導電型の第1半導体層と、前記第1半導体層の表面を含む上部に設けられた第2導電型の第1半導体領域と、前記第1半導体領域の表面を含む上部に設けられた第1導電型の第2半導体領域と、側面が前記第1半導体層と前記第1半導体領域と前記第2半導体領域に接する第1トレンチと、前記第1トレンチの前記側面に沿って設けられたゲート絶縁膜と、前記第1トレンチ内に埋め込まれたゲート電極と、前記第1半導体領域と前記第1トレンチから離れて、前記第1半導体層の表面を含む上部に設けられた第1導電型の第3半導体領域と、側面が前記第3半導体領域に接し、前記第3半導体領域に対して前記第1半導体領域の反対側に配置された第2トレンチと、前記第2トレンチの前記側面に沿って設けられた素子分離絶縁膜と、前記第2トレンチ内に埋め込まれたポリシリコン埋め込み領域とを有することを特徴とする半導体装置。前記第3半導体領域の底面が、前記第1絶縁膜に達していることを特徴とする請求項1に記載の半導体装置。前記第3半導体領域の底面が、前記第1絶縁膜から離れていることを特徴とする請求項1に記載の半導体装置。前記第1トレンチの底面が、前記第1絶縁膜に達していることを特徴とする請求項1に記載の半導体装置。前記第1トレンチの底面が、前記第1絶縁膜から離れていることを特徴とする請求項1に記載の半導体装置。前記第2トレンチの底面が、前記第1絶縁膜に達していることを特徴とする請求項1に記載の半導体装置。前記第2トレンチの底面が、前記第1絶縁膜から離れていることを特徴とする請求項1に記載の半導体装置。前記第1半導体層の表面からの、前記第1トレンチの底面の深さと、前記第2トレンチの底面の深さが、略等しいことを特徴とする請求項1に記載の半導体装置。前記ゲート絶縁膜の厚さと、前記素子分離絶縁膜の厚さが、略等しいことを特徴とする請求項1に記載の半導体装置。前記ゲート電極と、前記ポリシリコン埋め込み領域とは、ポリシリコンで形成され、前記ゲート電極のポリシリコンの不純物濃度と、前記ポリシリコン埋め込み領域のポリシリコンの不純物濃度とは、略等しいことを特徴とする請求項1に記載の半導体装置。前記ゲート電極と、前記ポリシリコン埋め込み領域とは、ポリシリコンで形成され、前記ゲート電極のポリシリコンの不純物濃度は、前記ポリシリコン埋め込み領域のポリシリコンの不純物濃度より、高いことを特徴とする請求項1に記載の半導体装置。高耐圧が要求される半導体装置パワーICでは、複数のMOSFET等の半導体素子が、SOI基板の活性層となる半導体層シリコン層に設けられる場合があり、この場合、半導体素子間を、いわゆる素子分離する必要がある。そこで、トレンチゲート構造を利用して、オン抵抗の低減だけでなく、素子分離もできれば有用である。そこで、本発明の目的は、オン抵抗が低く、かつ、容易に素子分離もできる半導体装置を提供することにある。前記目的を達成するために、本発明は、支持基板の上に設けられた第1絶縁膜と、前記第1絶縁膜の上に設けられた第1導電型の第1半導体層と、前記第1半導体層の表面を含む上部に設けられた第2導電型の第1半導体領域と、前記第1半導体領域の表面を含む上部に設けられた第1導電型の第2半導体領域と、側面が前記第1半導体層と前記第1半導体領域と前記第2半導体領域に接する第1トレンチと、前記第1トレンチの前記側面に沿って設けられたゲート絶縁膜と、前記第1トレンチ内に埋め込まれたゲート電極と、前記第1半導体領域と前記第1トレンチから離れて、前記第1半導体層の表面を含む上部に設けられた第1導電型の第3半導体領域と、側面が前記第3半導体領域に接し、前記第3半導体領域に対して前記第1半導体領域の反対側に配置された第2トレンチと、前記第2トレンチの前記側面に沿って設けられた素子分離絶縁膜と、前記第2トレンチ内に埋め込まれたポリシリコン埋め込み領域とを有する半導体装置であることを特徴としている。本発明によれば、オン抵抗が低く、かつ、容易に素子分離もできる半導体装置を提供することができる。次に、本発明の実施形態について、適宜図面を参照しながら詳細に説明する。なお、各図において、共通する部分には同一の符号を付し重複した説明を省略している。図1に、本発明の実施形態に係る半導体装置MOSFET100の平面図を示し、図2に、図1のA-A方向の矢視断面図を示す。図1では、電極12~14図2参照と層間絶縁膜16図2参照を仮想的に省いて、SOI基板の活性層となる半導体層シリコン層の表面を透視して描いている。図1に示すように、半導体装置MOSFET100は、ゲート電極6を有している。ゲート電極6の周囲には、ゲート酸化膜ゲート絶縁膜5が設けられている。ゲート酸化膜ゲート絶縁膜5の周囲には、nソース領域第2半導体領域8が設けられている。nソース領域第2半導体領域8の周囲には、pウエル領域第1半導体領域7が設けられている。pウエル領域第1半導体領域7の周囲には、n-シリコン層第1半導体層3が設けられている。n-シリコン層第1半導体層3の周囲には、nドレイン領域第3半導体領域9が設けられている。nドレイン領域第3半導体領域9の周囲には、内側の素子分離酸化膜素子分離絶縁膜10が設けられている。内側の素子分離酸化膜素子分離絶縁膜10の周囲には、ポリシリコン埋め込み領域11が設けられている。ポリシリコン埋め込み領域11の周囲には、外側の素子分離酸化膜素子分離絶縁膜10が設けられている。外側の素子分離酸化膜素子分離絶縁膜10の周囲には、nシリコン領域9aが設けられている。なお、nシリコン領域9aの周囲は、n-シリコン層第1半導体層となっている。図1に示した半導体装置MOSFET100では、一例として、半導体素子が、一つの場合を記載している。これに限らず、半導体装置MOSFET100は、複数の半導体素子を有していてもよい。その場合、複数の半導体素子で、SOI基板の支持基板1図2参照と埋め込み酸化膜2図2参照を共用する。そして、図1に示した半導体装置MOSFET100半導体素子の要部が、互いに隣接するように、SOI基板の活性層となる半導体層シリコン層に形成される。nシリコン領域9aや、外側と内側の素子分離酸化膜10や、ポリシリコン埋め込み領域11は、隣接する半導体装置MOSFET100半導体素子同士で、兼用してもよい。また、nシリコン領域9aは、隣接する半導体装置MOSFET100半導体素子のnドレイン領域第3半導体領域9として用いてもよい。なお、言うまでもないがMOSFETとして動作するために、pウエル領域第1半導体領域7の電位を固定する領域を部分的に設ける必要があるが、図1では簡便のため表記していない。なお、nまたはpを冠した層領域は、それぞれ電子を多数キャリアとするn型層領域、正孔を多数キャリアとするp型層領域を意味し、nまたはpに対して、上付きのまたは-は、その層領域の多数キャリアの濃度不純物濃度が比較的高い、或いは比較的低いことを意味するものとする。そして、特許請求の範囲に記載の第1導電型と第2導電型とが、n型とp型に対応する。第1導電型がn型とすると、第2導電型はp型となり、第1導電型がn型とすると、第2導電型はp型となる。図2に示すように、半導体装置MOSFET100は、半導体シリコン単結晶製の支持基板1を有している。支持基板1の表面上には、埋め込み酸化膜第1絶縁膜、インシュレータ2が設けられている。埋め込み酸化膜2の表面上には、n-シリコン層3と、pウエル領域7と、nソース領域8と、nドレイン領域9とを含み活性層となる半導体層シリコン層3、7、8、9が、設けられている。このように、半導体装置MOSFET100には、支持基板1と、埋め込み酸化膜2と、シリコン層3、7、8、9の3層を有するSOI基板が用いられている。埋め込み酸化膜2の上には、n-シリコン層3が設けられている。n-シリコン層3の表面を含む上部には、pウエル領域7が設けられている。pウエル領域7の表面を含む上部には、nソース領域8が設けられている。なお、前記pウエル領域7の電位を固定する領域は、この断面と別の断面でnソース領域8を形成しない領域を部分的に設ければよい。トレンチ溝第1トレンチ4の側面に、n-シリコン層3と、pウエル領域7と、nソース領域8が、接している。トレンチ溝4の中には、ゲート酸化膜5とゲート電極6が、埋め込まれている。ゲート酸化膜5は、トレンチ溝4の側面に接し、その側面に沿うように設けられている。ゲート電極6は、ゲート酸化膜5に接している。ゲート電極6は、ゲート酸化膜5を介して挟んで、n-シリコン層3と、pウエル領域7と、nソース領域8のそれぞれに、対向している。トレンチ溝4の底面と、ゲート電極6の底面と、ゲート酸化膜5の下端とは、埋め込み酸化膜2に達している。ただ、これに限らず、トレンチ溝4の底面と、ゲート電極6の底面と、ゲート酸化膜5の下端とが、埋め込み酸化膜2から離れていてもよい。nドレイン領域9は、n-シリコン層3の表面を含む上部に設けられている。nドレイン領域9は、pウエル領域7とnソース領域8とトレンチ溝4から離れている。nドレイン領域9の底面は、埋め込み酸化膜2に達している。ただ、これに限らず、ドレイン領域9の底面が、埋め込み酸化膜2から離れていてもよい。nドレイン領域9の不純物濃度と、nシリコン領域9aの不純物濃度とは、略等しくなっている。また、nドレイン領域9の幅と、nシリコン領域9aの幅が、略等しくなっている。トレンチ溝第2トレンチ15の側面は、nドレイン領域9に接している。トレンチ溝第2トレンチ15は、nドレイン領域9に対して、pウエル領域7とnソース領域8とトレンチ溝4の反対側に配置されている。トレンチ溝15の中には、素子分離酸化膜10とポリシリコン埋め込み領域11が、埋め込まれている。素子分離酸化膜10は、トレンチ溝15の側面に接し、その側面に沿うように設けられている。ポリシリコン埋め込み領域11は、素子分離酸化膜10に接している。ポリシリコン埋め込み領域11は、内側の素子分離酸化膜10を介して挟んで、nドレイン領域9に対向している。ポリシリコン埋め込み領域11は、外側の素子分離酸化膜10を介して挟んで、nシリコン領域9aに対向している。トレンチ溝15の底面と、ポリシリコン埋め込み領域11の底面と、素子分離酸化膜10の下端とは、埋め込み酸化膜2に達している。ただ、これに限らず、トレンチ溝15の底面と、ポリシリコン埋め込み領域11の底面と、素子分離酸化膜10の下端とが、埋め込み酸化膜2から離れていてもよい。また、n-シリコン層3の表面からトレンチ溝4の底面までの深さと、n-シリコン層3の表面からトレンチ溝15の底面までの深さが、略等しくなっている。これは、トレンチ溝4の底面と、トレンチ溝15の底面が、共に、埋め込み酸化膜2に達している場合はもちろん、埋め込み酸化膜2から共に離れている場合にも略等しくなっている。n-シリコン層3の表面からゲート電極6の底面までの深さと、n-シリコン層3の表面からポリシリコン埋め込み領域11の底面までの深さが、略等しくなっている。これは、ゲート電極6の底面と、ポリシリコン埋め込み領域11の底面が、共に、埋め込み酸化膜2に達している場合はもちろん、埋め込み酸化膜2から共に離れている場合にも略等しくなっている。ゲート電極6と、ポリシリコン埋め込み領域11とは、ポリシリコンで形成されている。ゲート電極6のポリシリコンの不純物濃度と、ポリシリコン埋め込み領域11のポリシリコンの不純物濃度とは、略等しくなっている。ただ、これに限らず、ゲート電極6のポリシリコンの不純物濃度が、ポリシリコン埋め込み領域11のポリシリコンの不純物濃度より、高くてもよい。また、n-シリコン層3の表面からゲート酸化膜5の下端までの深さと、n-シリコン層3の表面から素子分離酸化膜10の下端までの深さが、略等しくなっている。これは、ゲート酸化膜5の下端と、素子分離酸化膜10の下端が、共に、埋め込み酸化膜2に達している場合はもちろん、埋め込み酸化膜2から共に離れている場合にも略等しくなっている。また、ゲート酸化膜5の厚さと、素子分離酸化膜10の厚さが、略等しくなっている。n-シリコン層3と、pウエル領域7と、nソース領域8と、nドレイン領域9と、ゲート酸化膜5と、ゲート電極6と、素子分離酸化膜10と、ポリシリコン埋め込み領域11と、nシリコン領域9aとの上には、層間絶縁膜16が設けられている。ソース電極12は、層間絶縁膜16に設けられたコンタクトホールを介して、nソース領域8に接続している。ドレイン電極13は、層間絶縁膜16に設けられたコンタクトホールを介して、nドレイン領域9に接続している。引出ゲート電極14は、層間絶縁膜16に設けられたコンタクトホールを介して、ゲート電極6に接続している。前記のような半導体装置MOSFET100は、後記のように動作する。ゲート電極6に正の電圧を印加すると、pウエル領域7のゲート酸化膜5の界面に電子の反転層が現れる。ゲート電極6に印加される正の電圧が、ある閾値電圧Vth以上になると、nソース領域8から、電子が、反転層を経由して、pウエル領域7へ流れる。pウエル領域7へ流れ出た電子は、図2中に電子の流れとして示した矢印のように、n-シリコン層3とnドレイン領域9をそれぞれ、広範囲にわたって流れる。このように、MOSFET100の通電時ソース電極12とドレイン電極13間に電流が流れる時に、電流経路を広く確保できるので、オン抵抗を低減することができる。図3に、半導体装置MOSFET100の通電時の電流密度分布図を示す。図3の横軸の深さYは、図2の深さYのように、n-シリコン層3、pウエル領域7、nソース領域8、nドレイン領域9、nシリコン領域9aの表面からの深さYを示している。図3の縦軸は、電子密度を任意単位で示している。図3では、半導体装置MOSFET100の3つの位置A1、A2、A3図1、2参照それぞれにおける電流密度分布を示している。位置A1は、図1と図2に示したように、pウエル領域7とnソース領域8のある位置である。位置A2は、pウエル領域7とnドレイン領域9の間のn-シリコン層3におけるpウエル領域7よりの位置である。位置A3は、pウエル領域7とnドレイン領域9の間のn-シリコン層3におけるnドレイン領域9よりの位置である。また、図3では、従来のプレーナー型MOSFETにおける、3つ位置A1、A2、A3に相当する位置での電流密度分布を示している。これより、プレーナー型MOSFETでは、n-シリコン層3等の表面近くの深さYの浅い範囲に、nソース領域8、nドレイン領域9、反転層チャネルが形成されているため、電子密度は、浅い範囲のみで高くなり、浅い範囲のみで電流が流れている。このため、オン抵抗が高くなっている。一方、本実施形態の半導体装置MOSFET100の例では、電子は、位置A3と位置A2では、深さY方向の全体を均一に流れることが可能であり、また、位置A1では、pウエル領域7より下のn-シリコン層3内深さYが12a.u.以上の範囲を、均一に流れることが可能である。このため、電子がn-シリコン層3を流れる際の抵抗が低減し、オン抵抗を低減することができる。また、図2に示すように、ゲート電極6が埋め込み酸化膜2に接していると、ゲート電極6と支持基板1には、半導体装置MOSFET100の通電時動作時に、ゲート電位と同じ電位差しか生じないため、ゲート酸化膜5と埋め込み酸化膜2で囲われる領域での電界集中はなく、耐圧は確保できる。なお、本実施形態では、nチャネル型の半導体装置MOSFET100を例に説明したが、本実施形態の半導体装置MOSFET100は、nチャネル型のMOSFET100に限定されず、pチャネル型のMOSFET100についても、本発明の範囲に含まれる。また、トレンチゲートを有する他のデバイス構造においても、本発明は適用できる。本実施形態の半導体装置MOSFET100の製造方法は、結果として本実施形態の半導体装置MOSFET100の構造が形成できれば、その製造方法に特段の限定は無く従前の方法を用いることができる。後記では一例を挙げて本実施形態の半導体装置MOSFET100の製造方法を説明するが、説明のない工程については、従前の方法を用いることができるのである。まず、SOI基板を用意する。n-シリコン層3の上に、pウエル領域7を形成する。pウエル領域7の上に、nソース領域8を形成する。さらに、nドレイン領域9を形成する。なお、nドレイン領域9の形成の前に、トレンチ溝15を形成してもよい。トレンチ溝15にリンガラス等を埋め込んで、このリンガラス等からリン等の不純物を熱拡散させることによって、nドレイン領域9とnシリコン領域9aを形成することができる。次に、トレンチ溝4とトレンチ溝15を、異方性のドライエッチングにより、同時に形成する。なお、既に、トレンチ溝15が形成されている場合は、トレンチ溝4を形成する。トレンチ溝4内と、トレンチ溝15内に、熱酸化により、ゲート酸化膜5と、素子分離酸化膜10を、同時に形成する。さらに、次に、トレンチ溝4内と、トレンチ溝15内に、ポリシリコンを同時に埋め込み、ゲート電極6とポリシリコン埋め込み領域11を形成する。本実施形態では、トレンチ溝4とゲート酸化膜5とゲート電極6からなるゲート構造と、トレンチ溝15と素子分離酸化膜10とポリシリコン埋め込み領域11からなる素子分離構造を、同時に加工することが可能となり、上記2構造を個別に形成する必要がないので工程の短縮ができ、容易に半導体装置MOSFET100を製造することができる。層間絶縁膜16を形成し、層間絶縁膜16にコンタクトホールを形成する。最後に、ソース電極12とドレイン電極13と引出ゲート電極14を形成する。なお、本発明は前記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、前記した実施形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。