"メモリに高電圧を供給するための高電圧発生回路と、前記高電圧発生回路で発生した高電圧を一定の電圧に維持する回路であって、電圧設定用素子を有する高電圧レギュレート回路と、前記電圧設定用素子の電位を調整してメモリに供給される高電圧を調整する電圧調整回路と、前記電圧調整回路に供給する電圧補正データが記憶された記憶部とを備えていることを特徴とする半導体記憶装置。前記電圧設定用素子は、ツェナーダイオードであることを特徴とする請求項1に記載の半導体記憶装置。前記電圧調整回路は、前記ツェナーダイオードのアノード側の電位を調整することを特徴とする請求項2に記載の半導体記憶装置。前記電圧調整回路は、前記ツェナーダイオードのカソード側の電位を調整することを特徴とする請求項2に記載の半導体記憶装置。電圧設定用素子は、抵抗であることを特徴とする請求項1に記載の半導体記憶装置。電圧設定用素子は、ダイオード特性を有するように接続された第1のトランジスタであることを特徴とする請求項1に記載の半導体記憶装置。前記記憶部は、前記メモリの一部により構成されていることを特徴とする請求項1~請求項6のいずれか1項に記載の半導体記憶装置。前記電圧補正データは、前記電圧設定用素子の電位の調整範囲に応じて前記記憶部に書き込まれていることを特徴とする請求項2~請求項7のいずれか1項に記載の半導体記憶装置。前記電圧調整回路による電圧設定用素子の電位調整は、前記電圧設定用素子に接続された第2のトランジスタのしきい値電圧により調整することを特徴とする請求項1~8のいずれか1項に記載の半導体記憶装置。前記第2のトランジスタは直列に複数接続されており、該複数のトランジスタのオン、オフの組み合わせにより、前記電圧設定用素子の電位を調整することを特徴とする請求項9に記載の半導体記憶装置。前記第2のトランジスタは、異なるしきい値を持つトランジスタで構成されていることを特徴とする請求項9又は請求項10のいずれかに記載の半導体記憶装置。前記電圧調整回路は、ラッチ回路と前記第2のトランジスタとを備えた回路で構成されていることを特徴とする請求項1~請求項6のいずれか1項に記載の半導体記憶装置。前記ラッチ回路は、前記記憶部から電圧補正データが読み出される毎にデータをラッチすることを特徴とする請求項12に記載の半導体記憶装置。しかしながら、従来技術の高電圧レギュレート回路では、ツェナーダイオードの耐圧にばらつきが生じていることがある。この場合、書き換え、消去時において、高電圧発生回路から出力される出力電圧にばらつきが生じ、メモリセルを劣化させたり、誤動作を起こす可能性がある。また、出荷前の動作確認検査時には、高電圧のずれにより、不良品と判定してしまうことになり、生産効率が落ちる原因となっていた。本発明は、上述した課題を解決するために創案されたものであり、メモリセルに印加される高電圧のばらつき抑制し、精度良く高電圧を供給することができる半導体記憶装置を提供することを目的としている。上記目的を達成するために、本発明の半導体記憶装置は、メモリに高電圧を供給するための高電圧発生回路と、前記高電圧発生回路で発生した高電圧を一定の電圧に維持する回路であって、電圧設定用素子を有する高電圧レギュレート回路と、前記電圧設定用素子の電位を調整してメモリに供給される高電圧を調整する電圧調整回路と、前記電圧調整回路に供給する電圧補正データが記憶された記憶部とを備えていることを主要な特徴とする。本発明によれば、記憶部に記憶された電圧補正データに基づき、高電圧レギュレート回路によって発生する高電圧を、電圧調整回路により電圧設定素子の電位を調整しているので、メモリに印加する電圧精度が向上する。また、電圧のずれが大きい半導体記憶装置のチップに対して、出荷時の検査で不良品とするところを、電圧補正して許容範囲とすることができるので、良品として認定することができ、高い歩留りを確保できる。また、電圧精度の向上に伴って、半導体記憶装置のサイクル寿命が向上する。以下、図面を参照して本発明の一実施形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。構造に関する図面は模式的なものであり、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。図1は、本発明の半導体記憶装置の全体構成例を示す。23はメモリセルアレイ、21はYデコーダー回路、22はXデコーダー回路、24はセンスアンプ回路、25はYゲート回路、1は高電圧入出力回路、2は高電圧発生回路、30は高電圧レギュレート回路、30Aは電圧調整回路である。センスアンプ回路24の出力信号が高電圧レギュレート30に入力されている。高電圧発生回路2は、例えば、キャパシタとトランジスタFETとで構成されたチャージポンプ回路等により構成することができる。高電圧レギュレート回路30は、電圧調整回路30A、電圧設定用素子としてのツェナーダイオード14、電圧設定用素子としてのツェナーダイオード15、FET電界効果トランジスタ7、FET8、FET9、定電流源10、インバータ11で構成される。これらのFETは、N型MOSFET等で構成される。ツェナーダイオード14とツェナーダイオード15は、直列に接続されている。電圧調整回路30Aは、ラッチ回路3、スイッチ回路4a~4c、FET5a~5c、FET6a~6cから構成される。なお、図には、わかりやすくするため、スイッチ回路、FETともに3ラインしか示していないが、通常はNライン設けられている。また、これらのFETは、例えばN型MOSFET等で構成される。また、メモリセルアレイ23のうち、大部分を通常用いられるデータ記憶用メモリセル23aとし、残りを電圧補正用メモリセル23bで構成する。この電圧補正用メモリセル23bは、回路面積の増加を抑制するために、メモリセルアレイ23のうち、通常のデータ記憶に用いられていない空領域を活用しているが、別個独立したメモリ又は記憶部として設けるようにしても良い。テスト測定用パッドは、装置内部で使用される高電圧発生回路出力等の各種電圧のレベルが設計値通りであるか否かを測定し、書き込みや消去等の基本動作が可能であるか否かをテストするものである。ウェハ状態では、このような電圧テストができるように、外部端子に接続するためのテスト測定用パッドが、通常、いくつか設けられている。テスト測定用パッドの測定結果は、高電圧入出力回路1を介して行われる。ここで、従来例の図8と主として異なる部分は、電圧調整回路30Aが設けたこと、センスアンプ回路24の出力信号を電圧調整回路30Aに入力していることと、電圧補正用メモリセル23bをメモリセルアレイ23内に設けていること等である。まず、図1において、テスターでテスト測定用パッドの端子から半導体記憶装置内部の高電圧VPPを測定する。次に、測定した高電圧VPPと定められた仕様の高電圧VPNとの差のデータに基づいて設定されるトリミングデータスイッチ回路4a~4cのうち、どのスイッチをオンするかを示すデータを電圧補正用メモリセル23bに書き込む。このときの、電圧補正データの一例を図6に示す。図6の左側の欄は、VPP測定値を示す。右側の欄は、電圧補正用メモリセル23bに書き込まれる電圧補正データが16進数で示されている。VPP測定値が16.60V~16.95Vの場合は電圧補正データが80、VPP測定値が16.95V~17.75Vの場合は電圧補正データ20、VPP測定値が17.55V~17.65Vの場合は電圧補正データがC0、VPP測定値が17.65V~18.30Vの場合は電圧補正データがA0、VPP測定値が18.30V~19.00Vの場合は電圧補正データがE0となっている。図1のB領域の構成は、図4に示されている。図4は、電圧補正用メモリセル23bの一部を示しているが、電圧補正用メモリセル23bは、メモリセルアレイ23の一部であるので、メモリセル全体の説明とともに述べることとする。メモリセルアレイ23には、m本のワード線WL、コントロール線CT1、コントロール線CT2、ソースラインSL、及びn本のビットラインBLが張り巡らされており、これらの制御ラインには、メモリトランジスタMT1、MT2と選択用トランジスタSTから成る合計m×n個のメモリセルが接続されているm、nは任意の整数。例えば、ワードラインWLには、メモリセルをそれぞれ構成する選択用トランジスタSTのゲートが接続されている。他のワードラインについても同様である。コントロールラインCL1には、メモリセルをそれぞれ構成するメモリトランジスタMT1のコントロールゲートが接続されている。コントロールラインCL2には、メモリセルをそれぞれ構成するメモリトランジスタMT2のコントロールゲートが接続されている。ソースラインSLには、メモリセルをそれぞれ構成するメモリトランジスタMT1のソースが接続されたメモリトランジスタMT2のソースが接続されている。他のソースラインについても同様である。ビットラインBLには、メモリセルをそれぞれ構成する選択用トランジスタSTのドレインが接続されている。他のビットラインについても同様である。また、各メモリセルにおいて、選択用トランジスタSTのソースとメモリトランジスタMTのドレインは、互いに接続されている。このように、1つのメモリセルに2ビットのデータを記憶できるようになっている。まず、データの書込みに先立ち、所定のワードライン及びコントロールラインに、高電圧が印加され、ソースラインSL及びビットラインBLには、接地電圧0[V]が印加される。これにより、所定のメモリセルにおいては、選択用トランジスタSTのゲート及びメモリトランジスタMT1又はMT2のコントロールゲートに高電圧が印加されるとともに、選択用トランジスタSTのドレイン及びメモリトランジスタMT1又はMT2のソースに接地電圧が印加される形となる。このとき、メモリトランジスタMT1又はMT2に、データ1が書き込まれることになる。このように、既存データを予め消去しておくことにより、メモリセルに対するデータの書換えが可能となる。上記した消去動作が完了すると、データの書込み動作に移行される。このとき、所定のメモリセルにデータ0を書き込む場合には、ワードラインWLとビットラインBLに高電圧が印加されるとともに、コントロールラインCT1又はCT2に接地電圧が印加され、さらにソースラインSLがオープンとされる。これにより、所定のメモリセルにおいては、選択用トランジスタSTのゲートとドレインに高電圧が印加され、メモリトランジスタMT1又はMT2のコントロールゲートに接地電圧が印加される一方、メモリトランジスタMT1又はMT2のソースがオープンされた形となる。このとき、メモリトランジスタMT1又はMT2に、データ0が書き込まれることになる。上記の本発明の半導体記憶装置における動作を説明する。図5は、各部のタイムチャートを示す。図5の信号の上から、uesclpad、sdapad、ydecen、saenbは、順に、クロック信号、入出力信号、Yゲート回路25のY選択信号、センスアンプ回路24のイネーブル信号であり、次のsamp0、samp1、samp2、samp3は、センスアンプ回路24の出力信号である。また、次のsetregは、ラッチ回路3のラッチセット信号、data0、data1、data2、data3は、ラッチ回路3の出力信号である。さらに、次のprogは、メモリセルへの書き込み開始信号である。メモリセル23の消去/書き込み動作時には、制御回路図示せずからの信号により、高電圧発生回路2を動作させることにより、消去/書き込みに必要な高電圧を発生する。このとき、高電圧レギュレート回路30のツェナーダイオードの耐圧を補正するために、電圧補正用メモリセル23bのデータをセンスアンプ回路24で読み出した値によって電圧調整回路30Aが動作する。メモリセルアレイ23の書き込みコマンド実行時に、電圧補正用メモリセル23bのデータをセンスアンプ回路24で読み出す。Yゲート回路25のY選択信号の立ち上がり時で、センスアンプ回路24のイネーブル信号の立ち下がり時に、電圧補正用メモリセル23bの読み出しが開始される。上記電圧補正用メモリセル23bの読み出し開始タイミングにより、センスアンプ回路24に4ビット分の電圧補正データが読み出され、このデータがセンスアンプ回路24かから出力される。センスアンプ回路24からデータが出力中の間に、ラッチセット信号によりラッチ回路3でラッチされる。ここで、ラッチ回路3の具体的回路構成を図2に示す。電圧補正データが図6のように書き込まれている場合は、センスアンプ回路24に出力される信号ラインは少なくとも4ライン必要であるため、図2の回路の信号ラインは4本となり、Dフリップフロップ、インバータで構成される回路も4ライン構成されることになる。図2の回路については、1ラインについて説明すると、センスアンプ回路からの出力信号が入力されて、一番上のラインの信号がハイレベルの場合は、ラッチセット信号に同期してDフリップフロップ31aに保持され、Dフリップフロップ31aの出力がハイレベルとなる。このハイレベル信号は、インバータ32a、インバータ33aを通り、最終的にハイレベル信号の電圧調整用制御信号として出力される。他のラインも同様に動作する。次に、ラッチ回路3で保持していたデータが出力され、スイッチ回路4a、4b、4cに制御信号を送る。ここで、スイッチ回路5a~5cについて説明する。前述したように、センスアンプ回路24に出力される信号ラインが4ラインの場合は、スイッチ回路ももう1つ追加され、これに接続されるFETも追加されることになる。スイッチ回路の1つの具体的な回路構成例を図3に示す。ここで、FET35,38はN型MOSFETで構成され、FET36,37はP型MOSFETで構成されている。ラッチ回路3から出力されたスイッチ入力信号電圧調整用制御信号がハイレベルの場合は、インバータ34によりローレベル信号が出力されるので、FET35がオン状態となり、FET35とFET36とが接続されている側は、ローレベルになる。すると、FET38はオフ状態となるが、FET37はオン状態となる。また、FET36はオフ状態となる。したがって、スイッチ出力信号からはハイレベル信号が出力される。次に、スイッチ回路4aから出力された信号は、FET5aに供給される。スイッチ回路4aから出力されたハイレベル信号は、FET5aをオンにし、ゲートとドレインが短絡されているFET6aをオフにする。他方、スイッチ回路4aから出力されたローレベル信号は、FET5aをオフにし、FET6aをオンにする。FET6aは、N型MOSFETのソースフォロア構成となっているので、FET6aがオンした場合、FET6aのソースは、ゲート電圧からFET6aのしきい値電圧だけ降下した電圧に維持される。他のFET5b、6bのライン、FET5c、6cのラインについての動作についても同様となる。このように、しきい値電圧が同一のFET6a、6b、6cを選択して配置し、ツェナーダイオード14、15の耐圧のばらつきに応じて、ツェナーダイオード15のアノード側の電位を調整する。すなわち、測定した高電圧VPPと必要な所定の高電圧VPNとの差VPN-VPPが、FET6a~6cの3個のしきい値電圧を合計したものと等しいならば、FET6a~6cは、すべてオフとなるように、電圧補正用データメモリセル23bに電圧補正データを書き込む。また、VPN-VPPがFET6a~6cの1個のトランジスタのしきい値分に相当するのであれば、FET6a~6cのいずれか2個のトランジスタがオンとなるように、電圧補正用データメモリセル23bに電圧補正データを書き込む。以上のように、N型MOSFETのしきい値電圧を直列に複数組み合わせて、ツェナーダイオード14、15のバイアスに用いている。すなわち、ツェナーダイオードのアノード側の電位を昇降圧して調整することで、ツェナーダイオードの耐圧のばらつきを補正している。また、上記FET6a~6cのしきい値電圧の組み合わせでは、高電圧のずれを補正できない場合は、しきい値が異なるMOSFETを用いて、あるいは組み合わせて補正するようにしても良い。以上のように、電圧調整回路30Aにより、ツェナーダイオード15のアノード側の電位が調整された後、FET7のゲートにENイネーブル信号が入力され、高電圧VPPが変動して所定の基準電圧よりも高くなると、ツェナーダイオード14、15が導通して、ツェナーダイオード14、15、FET6a~6c、FET8に電流が流れる。その後の動作は、図8の場合と同様であるので、説明を省略する。さらに、図1では、ツェナーダイオード15のアノード側の電位を昇降圧して調整するために、電圧調整回路30Aをツェナーダイオード15のアノードに接続しているが、電圧調整回路30Aをツェナーダイオード14のカソード側に接続して、ツェナーダイオード14のカソード側電位を調整するようにしても良い。上記のように、電圧調整回路30Aをツェナーダイオード14のカソード側に接続した場合、FET6a~6cの各トランジスタの電圧降下が大きくなるため、ツェナーダイオード14カソード側の電位の調整幅を大きくすることができる。一方、図1では、電圧設定用素子としてツェナーダイオードを用いているが、このツェナーダイオードに代えて抵抗を用いても良く、また、トランジスタを用いても良い。トランジスタを用いる場合は、例えば、トランジスタのゲートとドレインとを短絡してダイオード特性を有するように構成し、ドレイン側をVPPのラインに接続する。図8の従来の半導体記憶装置と、図1の本発明の半導体記憶装置とで、高電圧VPPのばらつきの程度を測定した結果を示すのが、図7である。ツェナーダイオードのロットが異なる半導体記憶装置をいくつか試験を行い、そのデータを集約した。縦軸はVPPVを、横軸は温度Ta°Cを示し、ツェナーダイオードの温度特性の変化によるばらつきの変化についても合わせて表示している。従来の半導体記憶装置では、ツェナーダイオードの耐圧のばらつきにより、測定電圧VPPのばらつき範囲は15V~19Vまでと大きくなっているが、本発明の半導体記憶装置では、測定電圧VPPのばらつき範囲は、1Vの範囲の程度に収まっており、VPPの変動が非常に小さくなった、以上のように、本発明の半導体記憶装置では、メモリセルに記憶された電圧補正データから、高電圧の電圧調整をしているので、メモリセルに印加する電圧精度が向上する。また、従来の一般的な抵抗値をレーザリペアにより変更して高電圧を調整する方法と比較して、既に回路構成上、備わっているメモリセルや読み出し回路をそのまま使用して電圧調整することが可能であり、テスト工程や回路面積の増加を最小限にすることができる。なお、電圧のずれが大きいチップに対して、出荷時の検査で不良品とするところを、電圧補正して許容範囲とすることができるので、良品として認定することができ、高い歩留りを確保できる。"