"固体撮像装置であって、光信号を電気信号に変換する光電変換素子を含む画素が複数行列状に配置され、各画素を行ごとに順次走査しながら選択行の各画素の信号を列ごとに配線された複数の垂直読出線を介して出力する撮像部と、前記垂直読出線を介して出力された各画素の信号を保持し、前記保持した画素の信号をアナログ信号からデジタル値に変換する複数の変換部とを備え、前記複数の変換部のそれぞれは、画素の信号に応じた電圧を保持する第1の容量素子と、スイッチと、比較器とを含み、前記比較器の第1の入力端子は、第1のノードに接続し、前記比較器の第2の入力端子は、前記スイッチを介して前記比較器の出力端子と接続するとともに、前記第1の容量素子と接続し、前記複数の変換部のそれぞれは、第2の容量素子と、複数の第3の容量素子とを含み、第1の変換ステージにおいて、前記第2の容量素子および前記複数の第3の容量素子は、第1のノードと容量結合され、前記第2の容量素子および前記複数の第3の容量素子の対極の電圧を順次第1の電圧から第2の電圧へ切替えられることによって、前記第1のノードの電位を階段状に変化し、前記比較器による比較動作によって、前記画素の信号のデジタル値が複数個のサブレンジのうちのいずれに属するかが特定され、第2の変換ステージにおいて、前記第2の容量素子は、前記第1のノードと容量結合され、前記第2の容量素子の対極に、前記第1の電圧よりも所定値だけ高い電圧と前記第2の電圧よりも所定値だけ低い電圧の間で階段状に変化するランプ電圧が与えられて、前記比較器による比較動作によって、前記画素の信号のデジタル値が前記特定されたサブレンジの全領域および隣接するサブレンジの所定のオーバーレンジ領域のいずれの位置にあるかが特定され、前記固体撮像装置は、さらに、前記第1の電圧、前記第2の電圧、および前記ランプ電圧を供給する電圧供給部を含み、前記電圧供給部は、前記第2の変換ステージにおいて、クロックに応じてインクリメントされるカウンタと、前記カウンタの値に応じた大きさのランプ電圧を出力するランプ電圧発生部と、前記ランプ電圧発生部で発生するランプ電圧の大きさを調整する調整部とを含み、第2の変換ステージにおいて、前記カウンタの初期値がSであり、前記カウンタの取りうる値はサブレンジに対応してM個で、隣接するそれぞれのオーバーラップ領域に対応してL個であり、前記固体撮像装置は、さらに、キャリブレーションステージにおいて、前記第1の電圧と前記第2の電圧の差が、前記カウンタの値がSLのときのランプ電圧の値である第1ランプ電圧と前記カウンタの値がSLM-1のときのランプ電圧の値である第2ランプ電圧との差に等しくなるように前記調整部に調整させるシーケンサを備える、固体撮像装置。前記調整部は、制御値を出力するロジック回路と、前記制御値の大きさに応じて、前記ランプ電圧発生部に与える電圧を変えることによって、前記ランプ電圧の大きさを調整する可変電圧出力部とを含み、前記シーケンサは、キャリブレーションにおいて、前記複数の第3の容量素子の1つに前記第1の電圧を与え、かつ前記第2の容量素子に前記第2ランプ電圧を与えたときの前記第1のノードの電圧と、前記複数の第3の容量素子の1つに前記第2の電圧を与え、かつ前記第2の容量素子に前記第1ランプ電圧を与えたときの前記第1のノードの電圧との前記比較器による比較結果に応じて、前記ロジック回路が出力する制御値を変化させ、変化させた制御値を前記第2の変換ステージにおいて前記ロジック回路に出力させる、請求項1記載の固体撮像装置。前記シーケンサは、キャリブレーションの一単位処理において、前記スイッチをオンにした状態で、前記複数の第3の容量素子の1つに前記第1の電圧を与え、かつ前記第2の容量素子に前記第2ランプ電圧を与えた後、前記スイッチをオフにし、さらに、前記複数の第3の容量素子の1つに前記第2の電圧を与え、かつ前記第2の容量素子に前記第1ランプ電圧を与え、その後前記比較器に比較結果が、前記第2の入力端子の電圧が前記第1の入力端子の電圧より小さい場合には、前記第1ランプ電圧と前記第2ランプ電圧との差が小さくなるように前記ロジック回路が出力する制御値を変化させ、前記比較器による比較結果が、前記第2の入力端子の電圧が前記第1の入力端子の電圧よりも大きい場合には、前記第1ランプ電圧と前記第2ランプ電圧との差が大きくなるように前記ロジック回路が出力する制御値を変化させる、請求項2記載の固体撮像装置。前記シーケンサは、キャリブレーションの一単位処理において、前記スイッチをオンにした状態で、前記複数の第3の容量素子の1つに前記第2の電圧を与え、かつ前記第2の容量素子に前記第1ランプ電圧を与えた後、前記スイッチをオフにし、さらに、記前記複数の第3の容量素子の1つに前記第1の電圧を与え、かつ前記第2の容量素子に前記第2ランプ電圧を与え、その後前記比較器に比較結果が、前記第2の入力端子の電圧が前記第1の入力端子の電圧より小さい場合には、前記第1ランプ電圧と前記第2ランプ電圧との差が大きくなるように前記ロジック回路が出力する制御値を変化させ、前記比較器による比較結果が、前記第2の入力端子の電圧が前記第1の入力端子の電圧よりも大きい場合には、前記第1ランプ電圧と前記第2ランプ電圧との差が小さくなるように前記ロジック回路が出力する制御値を変化させる、請求項2記載の固体撮像装置。前記ロジック回路の制御値がRビットで表わされるときに、前記シーケンサは、前記一単位処理をR回繰返し、各回の前記ロジック回路の制御値を変化させる幅を、前回変化させた幅の半分とし、前記一単位処理をR回繰返した後に設定された前記ロジック回路の制御値を前記第2の変換ステージにおいて前記ロジック回路に出力させる、請求項3または4記載の固体撮像装置。前記シーケンサは、キャリブレーションの第1パターンの一単位処理において、前記スイッチをオンにした状態で、前記複数の第3の容量素子の1つに前記第1の電圧を与え、かつ前記第2の容量素子に前記第2ランプ電圧を与えた後、前記スイッチをオフにし、さらに、前記複数の第3の容量素子の1つに前記第2の電圧を与え、かつ前記第2の容量素子に前記第1ランプ電圧を与え、その後前記比較器に比較結果が、前記第2の入力端子の電圧が前記第1の入力端子の電圧より小さい場合には、前記第1ランプ電圧と前記第2ランプ電圧との差が小さくなるように前記ロジック回路が出力する制御値を変化させ、前記比較器による比較結果が、前記第2の入力端子の電圧が前記第1の入力端子の電圧よりも大きい場合には、前記第1ランプ電圧と前記第2ランプ電圧との差が大きくなるように前記ロジック回路が出力する制御値を変化させ、前記シーケンサは、キャリブレーションの第2パターンの一単位処理において、前記スイッチをオンにした状態で、前記複数の第3の容量素子の1つに前記第2の電圧を与え、かつ前記第2の容量素子に前記第1ランプ電圧を与えた後、前記スイッチをオフにし、さらに、記前記複数の第3の容量素子の1つに前記第1の電圧を与え、かつ前記第2の容量素子に前記第2ランプ電圧を与え、その後前記比較器に比較結果が、前記第2の入力端子の電圧が前記第1の入力端子の電圧より小さい場合には、前記第1ランプ電圧と前記第2ランプ電圧との差が大きくなるように前記ロジック回路が出力する制御値を変化させ、前記比較器による比較結果が、前記第2の入力端子の電圧が前記第1の入力端子の電圧よりも大きい場合には、前記第1ランプ電圧と前記第2ランプ電圧との差が小さくなるように前記ロジック回路が出力する制御値を変化させ、前記ロジック回路の制御値がRビットで表わされるときに、前記シーケンサは、前記第1パターンの一単位処理をR回繰返し、各回の前記ロジック回路の制御値を変化させる幅を、前回変化させた幅の半分とし、前記シーケンサは、前記第2パターンの一単位処理をR回繰返し、各回の前記ロジック回路の制御値を変化させる幅を、前回変化させた幅の半分とし、前記シーケンサは、前記第1パターンの一単位処理をR回繰返した後に設定された前記ロジック回路の制御値と、前記第2パターンの一単位処理をR回繰返した後に設定された前記ロジック回路の制御値との平均値を前記第2の変換ステージにおいて前記ロジック回路に出力させる、請求項2記載の固体撮像装置。前記シーケンサは、キャリブレーションステージにおいて、さらに、前記第1の電圧が前記第1ランプ電圧に等しくなるように前記調整部に調整させる、請求項1記載の固体撮像装置。前記シーケンサは、キャリブレーションステージにおいて、さらに前記第2の電圧が前記第2ランプ電圧に等しくなるように前記調整部に調整させる、請求項1記載の固体撮像装置。しかしながら、特許文献1に記載のADCは、オーバーレンジのデジタルアナログ変換器ではない。つまり、特許文献1に記載のADCでは、第2段のA/D変換において、第1のA/D変換で特定されたサブレンジ内だけでなく隣接するサブレンジも含めて、デジタル値がいずれに属するかを決定していない。このようなオーバーレンジのアナログデジタル変換器において、隣接する2つのサブレンジの境界付近における入出力特性が不連続になる場合があり、性能が劣化する。それゆえに、本発明の目的は、オーバーレンジのアナログデジタル変換において、隣接する2つのサブレンジの境界付近における入出力特性の不連続性を低減することができる固体撮像装置を提供することである。本発明の一実施形態は、固体撮像装置であって、光信号を電気信号に変換する光電変換素子を含む画素が複数行列状に配置され、各画素を行ごとに順次走査しながら選択行の各画素の信号を列ごとに配線された複数の垂直読出線を介して出力する撮像部と、垂直読出線を介して出力された各画素の信号を保持し、保持した画素の信号をアナログ信号からデジタル値に変換する複数の変換部とを備える。複数の変換部のそれぞれは、画素の信号に応じた電圧を保持する第1の容量素子と、スイッチと、比較器とを含み、比較器の第1の入力端子は、第1のノードに接続し、比較器の第2の入力端子は、スイッチを介して比較器の出力端子と接続するとともに、第1の容量素子と接続する。複数の変換部のそれぞれは、第2の容量素子と、複数の第3の容量素子とを含む。第1の変換ステージにおいて、第2の容量素子および複数の第3の容量素子は、第1のノードと容量結合され、第2の容量素子および複数の第3の容量素子の対極の電圧を順次第1の電圧から第2の電圧へ切替えられることによって、第1のノードの電位を階段状に変化し、比較器による比較動作によって、画素の信号のデジタル値が複数個のサブレンジのうちのいずれに属するかが特定される。第2の変換ステージにおいて、第2の容量素子は、第1のノードと容量結合され、第2の容量素子の対極に、第1の電圧よりも所定値だけ高い電圧と第2の電圧よりも所定値だけ低い電圧の間で階段状に変化するランプ電圧が与えられて、比較器による比較動作によって、画素の信号のデジタル値が特定されたサブレンジの全領域および隣接するサブレンジの所定のオーバーレンジ領域のいずれの位置にあるかが特定される。固体撮像装置は、さらに、第1の電圧、第2の電圧、およびランプ電圧を供給する電圧供給部を含み、電圧供給部は、第2の変換ステージにおいて、クロックに応じてインクリメントされるカウンタと、カウンタの値に応じた大きさのランプ電圧を出力するランプ電圧発生部と、ランプ電圧発生部で発生するランプ電圧の大きさを調整する調整部とを含む。第2の変換ステージにおいて、カウンタの初期値がSであり、カウンタの取りうる値はサブレンジに対応してM個で、隣接するそれぞれのオーバーラップ領域に対応してL個であり、固体撮像装置は、さらに、キャリブレーションステージにおいて、第1の電圧と第2の電圧の差が、カウンタの値がSLのときのランプ電圧の値である第1ランプ電圧とカウンタの値がSLM-1のときのランプ電圧の値である第2ランプ電圧との差に等しくなるように調整部に調整させるシーケンサを備える。この実施例によれば、隣接する2つのサブレンジの境界付近における入出力特性の不連続性を低減することができる。本発明の実施の形態における固体撮像装置の詳細を説明する前に、その背景となる技術について説明する。CMOSイメージセンサ図1は、CMOSイメージセンサの概略的な構成例を示す図である。このCMOSイメージセンサ200は、デジタルイメージセンサであって、画素アレイ210と、垂直方向に画素の走査を行なうV-Scanner220と、列コラムごとに配置されるコラムアンプコラムAmp230と、コラムアンプ230から出力されるアナログ信号をデジタル信号に変換するコラムADC240とを含む。コラムアンプ230は、V-Scanner220による走査によって順次送られてくる画素の信号を増幅してコラムADC240に出力する。コラムADC240は、コラムアンプ230から出力されたアナログ信号をデジタル信号に変換してチップ外部に出力する。このようなデジタルイメージセンサは、デジタル転送のため高速化が可能であるとともに、既存のLVDSLowVoltageDifferentialSignalingなどのデータ出力I/FInterfaceを流用可能であるといった利点がある。また、コラムADC240がコラムアンプ230に直結されるため低ノイズ、かつ高精度設計が可能であるといった利点もある。たとえば、アナログイメージセンサであれば12ビット精度250μVのところをこのデジタルイメージセンサによれば、14ビット精度60μVにすることができる。一方、コラムADCごとの特性ばらつきが発生するといった欠点がある。CMOSイメージセンサの配置例図2は、CMOSイメージセンサの主要部の配置例を示す図である。このCMOSイメージセンサ10は、画素アレイ11と、画素の列ごとに配置されたコラムADC12およびPGAProgrammableGainAmplifier16と、CMOSイメージセンサ10の全体的な制御および画素アレイ11の行方向の選択処理を行なう制御回路/ロウデコーダV-Scanner13と、コラムADC12から出力されるデジタル信号を水平方向に転送するH-Scanner14と、H-Scanner14によって転送されたデジタル信号をチップ外部に出力するIOInputOutput部15とを含む。この固体撮像装置10の幅は40mm程度であり、そのうち36mmの幅に水平方向の6000画素分のセンサが配置されている。また固定撮像装置10の高さは30mm程度であり、そのうち23.9mmの高さに垂直方向の4000画素分のセンサが配置されている。コラムADC12は、画素アレイ11の上下に配置されており、2列の画素の幅に1つのコラムADC12が配置される構成となっている。したがって、コラムADC12は、画素アレイ11を挟んで上下に各3000個が配置される。このコラムADC12およびPGA16の横幅は画素ピッチの2倍であるため、10~20μm程度の幅となる。また、コラムADC12とPGA16との高さの和は2mm程度であるため、非常に細長い形状となってしまう。この制約のもとでコラムADC12を設計しなければならないため、小面積で簡単な回路構成であり、省電力化が可能であることが必須となる。CMOSイメージセンサの画素のデータの読出し図3は、図2に示すCMOSイメージセンサ10の画素アレイ11およびコラム回路の部分を拡大した図である。図3に示すように、画素アレイ11の画素PXの2列に対して1個のコラム回路が設けられている。それぞれのコラム回路は、ADC12と、PGAProgrammableGainAmplifier16と、データラッチ/転送回路17とを含む。PGA16は、列方向の画素PXから順次送られてくる画素出力を増幅してADC12に出力する。ADC12は、PGA16から受けたアナログ信号をデジタル信号に変換してデータラッチ/転送回路17に出力する。データラッチ/転送回路17は、行方向の画素出力のデジタル値を順次シフトし、3000画素分のデジタル信号を外部に出力する。なお、画素アレイ11の上部にも同様の回路が配置される。CMOSイメージセンサの画素図4は、図3に示す画素PXの電気的等価回路を示す図である。画素PXは、光信号を電気信号に変換するフォトダイオード3と、転送制御線上の転送制御信号TXに従ってフォトダイオード3によって生成された電気信号を伝達する転送トランジスタ2と、リセット制御線上のリセット制御信号RXに従ってフローティングディフュージョン7を所定の電圧レベルにリセットするリセットトランジスタ1とを含む。さらに、画素PXは、フローティングディフュージョン7上の信号電位に従って電源ノード上の電源電圧VDDをソースフォロアモードで伝達するソースフォロアトランジスタ4と、行選択制御線上の行選択信号SLに従ってソースフォロアトランジスタ4により伝達された信号を垂直読出線9上に伝達する行選択トランジスタ5とを含む。トランジスタ1,2,4および5は、一例として、NチャネルMOSトランジスタで構成される。したがって、この画素PXはCMOSイメージセンサの画素である。画素の読出し動作図5は、図4に示す画素PXの信号読出時の動作を説明するためのタイミングチャートである。以下、図5を参照して、図4に示す画素PXの信号読出動作について説明する。期間PT1において、リセット制御信号RXがハイレベル以下、Hレベルと略す。の状態で、転送制御信号TXがHレベルに設定される。リセットトランジスタ1および転送トランジスタ2がともにオン状態となり、フォトダイオード3により変換された電気信号が初期化される。すなわち、フォトダイオード3において、先のサイクルにおいて光電変換により蓄積された電荷が放出される。次に、転送制御信号TXがロウレベル以下、Lレベルと略す。となり、転送トランジスタ2がオフ状態となると、フォトダイオード3における光電変換動作が再び行なわれ、信号電荷が蓄積される。この状態において、リセット制御信号RXはHレベルを維持し、リセットトランジスタ1はオン状態を維持する。リセット制御信号RXが電源電圧VDDレベルのとき、フローティングディフュージョン7は、電源電圧VDDから、このリセットトランジスタ1のしきい値電圧分低い電圧レベルに維持される。次に、まず行選択信号SLがHレベルとなり、行選択トランジスタ5が導通し、ソースフォロアトランジスタ4によるソースフォロア動作により、このフローティングディフュージョン7上の電位に応じた電位の信号が垂直読出線9上に伝達される。この後、画素読出期間PT5が開始される。画素読出期間PT5においては、まず、期間PT2において、リセット制御信号RXがLレベルとなり、リセットトランジスタ1がオフ状態となる。フローティングディフュージョン7上の信号電位に応じた信号が、垂直読出線9上に伝達され、図示しない読出回路に含まれる参照用の容量素子が充電される。この期間PT2において、画素PXの信号の参照電位の設定が行なわれる。これは、後述する画素の暗状態の情報のサンプリングに相当する。次に、期間PT3において、転送制御信号TXがHレベルとなり、転送トランジスタ2が導通し、フォトダイオード3により光電変換されて蓄積された電荷が、フローティングディフュージョン7へ伝達される。これに応じて、垂直読出線9の電位が画素からの電荷に応じた電位に変化する。転送制御信号TXがLレベルとなると、垂直読出線9上の電位に従って、図示しない読出回路に含まれる信号電荷蓄積容量素子が期間PT4において充電される。これは、後述する画素の明状態の情報のサンプリングに相当する。次に、期間PT2およびPT4においてそれぞれ読出された参照電位および信号電位が差動増幅されて、画素PXの信号画素信号が読出される。1つの画素に対して2回サンプリングを行ない、初期電位および信号電位を比較することにより、いわゆる相関二重サンプリング動作を行なって、画素PXにおけるノイズの影響を相殺し、フォトダイオード3により生成された電気信号を読出す。画素PXの信号の読出が完了すると、次に行選択信号SLがLレベルとなり、行選択トランジスタ5がオフ状態となる。画素PXは行列状に配列されており、1行の画素について、並列に、画素信号の読出が行なわれる。画素PXにおいては、リセット期間PT1の完了後、この読出期間PT5が完了するまでの期間PT6の間、フォトダイオード3においては、光信号を電気信号に変換して、信号電荷を生成する。図4に示すように、画素PXは、フォトダイオード3と、NチャネルMOSトランジスタで構成されており、垂直読出線9上には、行選択トランジスタ5を介して画素信号が読出される。したがって、CCDイメージセンサと異なり、この行選択トランジスタ5および垂直読出線9の選択順序はランダムに設定することができる。画素アレイの構成図6は、図3の画素アレイの要部の構成を示す図である。図6においては、第N行から第N3行および第M列から第M3列の4行4列に配列される画素PXを代表的に示す。画素PXは、図4に示す画素PXと同一の構成を有する。画素PXが行列状に配列されており、各行それぞれごとに、リセット制御信号RX[i]、転送制御信号TX[i]および行選択制御信号SL[i]の組が与えられる。ここで、iはNからN3のいずれかである。画素列それぞれに対応して、垂直読出線9が配置される。画素アレイのデータ読出し動作図7は、図3に示す画素アレイ11のデータ読出時の動作を示すタイミングチャートである。以下、図7を参照して、図3に示す画素アレイ11の画素信号読出動作について説明する。時刻T1において、第N行および第N1行に対する転送制御信号TX[N]およびTX[N1]がHレベルへ駆動される。リセット制御信号RX[N]およびRX[N1]はHレベルであり、リセットトランジスタ1はオン状態にある。時刻T1から始まる期間A1およびA4において、第N行および第N1行において、フォトダイオード3の蓄積電荷の放出が行なわれ、これに応じて、これらの第N行および第N1行において、図4に示すフローティングディフュージョン7が、所定の初期電圧レベルにリセットされる。所定時間が経過すると、時刻T2において、第N行に対する行選択信号SL[N]がHレベルに立上がる。これにより、第N行において、画素PX内の行選択トランジスタ5がオン状態となり、対応の垂直読出線9にソースフォロアトランジスタ4が結合される。次に、リセット制御信号RX[N]がLレベルに立下がり、第N行において各画素内においてリセットトランジスタ1がオフ状態となり、フローティングディフュージョン7がリセット電位レベルに維持される。時刻T4において、転送制御信号TX[N]がHレベルとなり、第N行の画素において転送トランジスタ2がオン状態となり、フォトダイオード3により生成された信号電荷が、フローティングディフュージョン7に伝達される。このとき、行選択信号SL[N]がHレベルであり、各垂直読出線9に、このフローティングディフュージョン7の電位に従って画素信号が読出される。この第N行の画素の読出動作完了後、リセット制御信号RX[N]がHレベルとなり、再びフローティングディフュージョン7が、初期電圧レベルにリセットトランジスタ1を介して充電される。時刻T6において、行選択信号SL[N]がLレベルとなり、行選択トランジスタ5がオフ状態となり、その第N行の画素の信号電荷の読出が完了する。次に、第N1行の画素の信号の読出が行なわれる。すなわち、時刻T7において、行選択信号SL[N1]がHレベルに立上がり、この第N1行の画素PXのソースフォロアトランジスタが、対応の垂直読出線9に結合される。次に時刻T8において、リセット制御信号RX[N1]がLレベルとなり、フローティングディフュージョン7に対する追加動作が完了する。時刻T9において、転送制御信号TX[N1]がHレベルとなり、フォトダイオード3の生成した信号電荷に従ってフローティングディフュージョン7の電位が変化し、この電位に従って画素信号が垂直読出線9上に読出される。時刻T11において、行選択信号SL[N1]がLレベルに立下がり、第N行および第N1行の画素に対する読出が完了する。以上の動作を繰り返すことにより、列方向の画素の情報が順次PGA16に出力される。カメラシステムの構成図8は、本発明の実施形態のカメラシステムの構成を表わす図である。図8を参照して、このカメラシステム1000は、電源チップ61と、ラインバッファ62と、CPUCentralProcessingUnit763と、フラッシュメモリ764と、TG765と、CMOSイメージセンサ200と、DFEDigitalFrontEnd767と、画像処理エンジン69と、LCDLiquidCrystalDisplay72と、フレームバッファ73と、メモリカードI/F74と、レジスタ766とを備える。電源チップ61は、電源を制御する。ラインバッファ62は、1行の画像データを一時的に記憶する。CPU763は、カメラシステム1000の全体を制御する。フラッシュメモリ764は、欠陥位置を表わすデータなどを記憶する。TG765は、イメージセンサを制御するための制御信号を生成し、イメージセンサに供給する。CMOSイメージセンサ200は、以下の実施形態において詳説する。レジスタ766は、各種の設定データを記憶する。DFE767は、つなぎ補正などを実行する。画像処理エンジン69は、補正部70と、符号化部71とを含む。補正部70は、欠陥補正およびホワイトバランスを実行して、符号化前のデータRAWデータを出力する。符号化部71は、ベイヤ補間、ガンマ補正、およびJPEGJointPhotographicExpertsGroupエンコードを実行して、JPEGデータを出力する。LCD72は、画像データなどを表示する。フレームバッファ73は、DDR-SDRAMDoubleDataRateSynchronousDynamicRandomAccessMemoryによって構成される。フレームバッファ73は、AD変換して生成されたデジタル画像データを一時的に記憶する。メモリカードI/F74は、メモリカードとの間でデータの授受を行なう。[第1の実施形態]CMOSイメージセンサの構成図9は、第1の実施形態のCMOSイメージセンサの構成例を示す図である。図9を参照して、このCMOSイメージセンサ200は、入力バッファ91と、制御回路94と、ロウデコーダ95と、画素アレイ11と、DACDigitalAnalogConverter96と、PGA16と、コラムADC12と、H-Scanner14と、パラレル/シリアル変換器93と、シーケンサ97と、出力バッファ92とを備える。PGA16およびコラムADC12は、画素アレイ11の列ごとに設けられる。画素アレイ11の偶数列0,2,4,に対応するPGA16およびコラムADC12は、画素アレイの上側に配置され、画素アレイ11の奇数列1,3,5,に対応するPGA16およびコラムADC12は、画素アレイの下側に配置される。H-Scanner14およびDAC96は、画素アレイの奇数列と偶数列に対して、それぞれ1個設けられている。入力バッファ91は、外部からのコマンドCommandおよび入力データInputを受付ける。制御回路94は、CMOSイメージセンサ全体の動作を制御する。ロウデコーダ95は、画素アレイ11内の行を選択する。画素アレイ11は、図3で説明したように撮像部として機能する。画素アレイ11は、光信号を電気信号に変換する光電変換素子を含む画素が複数行列状に配置される。画素アレイ11は、ロウデコーダ95によって各画素を行ごとに順次走査しながら選択行の各画素の信号を列ごとに配線された複数の垂直読出線を介して出力する。PGA16は、垂直読出線を介して出力された各画素の信号をサンプリングする。コラムADC12は、PGA16でサンプリングされた各画素の信号を保持し、保持した画素の信号をアナログ信号からデジタル値に変換する。コラムADCは、2段階でAD変換を実行する。コラムADCは、Coarse変換ステージにおいて、保持される画素の信号に応じて、デジタル値が複数個のサブレンジのうちのいずれに属するかを特定し、特定したサブレンジを表わす上位ビット最下位から第mビット目以上のビットを生成する。コラムADCは、Fine変換ステージにおいて、保持される画素の信号に応じて、デジタル値が特定されたサブレンジの全領域および隣接するサブレンジの所定のオーバーレンジ領域のいずれの位置にあるかを特定し、特定した位置を表わす下位ビット最下位から第nビット目以下のビットn≧mを生成する。コラムADCは、Coarse変換ステージによって生成された上位ビットとFine変換ステージによって生成された下位ビットとに基づいて、デジタル値を出力する。H-Scanner14は、画素アレイ11の各列に対応するコラムADC12から出力されるデジタル信号を水平方向にパラレルに転送する。パラレル/シリアル変換器93は、H-Scanner14によって転送されるパラレルデータをシリアルデータに変換して、出力バッファへ出力する。出力バッファ92は、外部へ出力データOutputを出力する。DAC96は、Coarse変換ステージにおいて、高電圧Vrtおよび低電圧Vbtを発生する。DAC96は、Fine変換ステージにおいて、CLK2に同期して階段状に変化するランプ電圧Vrampを発生する。シーケンサ97は、キャリブレーション時に、DAC96から出力されるランプ電圧の時間変化パターンを制御する。制御回路内のカウンタ図10は、制御回路94内の2つのカウンタを表わす図である。図10を参照して、制御回路94は、上位カウンタ181と、下位カウンタ182を有する。上位カウンタ181は、3ビットのカウンタ値cntm[13:11]を出力する。上位カウンタ181は、クロックCLK1に同期してカウンタ値を更新する。下位カウンタ182は、12ビットのカウンタ値cntl[11:0]を出力する。下位カウンタ182は、クロックCLK2に同期してカウンタ値を更新する。ADCおよびPGAの構成図11は、本発明の第1の実施の形態におけるADCおよびPGAの構成例を示す図である。このADCは、サブレンジの大きさを2048とし、デジタル値が0~2047をサブレンジ0、2048~4095をサブレンジ1、4096~6143をサブレンジ2、6144~8191をサブレンジ3、8192~10239をサブレンジ4、10240~12287をサブレンジ5、12288~14335をサブレンジ6、14336~16383をサブレンジ7とする。また、オーバーレンジを考慮して、-256~―1をサブレンジ-1、16384~16640をサブレンジ8とする。図11を参照して、PGAPinGridArray16は、スイッチSW1と、差動増幅器amp21と、スイッチ22と、コンデンサC1と、可変コンデンサC2とを含む。スイッチSW1は、垂直読出線を介して出力された画素入力信号が入力されたときには、この画素入力信号を出力する。差動増幅器21の正入力にはリファレンス電圧pgarefが接続され、負入力にはコンデンサC1を介して画素入力信号Vinが接続される。差動増幅器21の出力は、負帰還用の可変コンデンサC2およびスイッチ22に接続されるとともに、ADC12内のスイッチ31に接続される。また、可変コンデンサC2によってPGA16のゲインを変更可能である。ADC12は、スイッチ31~34および51~53と、比較器comparator35と、PチャネルMOSトランジスタ36および37と、NチャネルMOSトランジスタ38および54~62と、保持回路39および69と、NAND回路63および66と、フリップフロップFF64および67と、加算器65と、グレイ-バイナリ変換器68と、コンデンサC3~C4およびC40~C46とを含む。比較器35の正入力には、PGA16から出力される増幅された画素入力がスイッチ31および32を介して接続される。また、比較器35の負入力には、比較器35の出力がスイッチ34を介して接続されるとともに、画素の暗状態の情報を保持するコンデンサC3が接続される。FF64は、制御回路94内の上位カウンタ181の3ビットのカウント値を保持するものである。比較器35の正入力と負入力とが一致し、coarseラッチ信号crs_latがHレベルに変化するときに上位カウンタ181の3ビットのカウンタ値cntm[13:11]を保持して加算器65に出力する。上位カウンタ181の3ビットのカウンタ値は、AD変換後のデジタル値の上位3ビットに相当し、バイナリコードである。FF67は、制御回路94内の下位カウンタ182の12ビットのカウンタ値を保持するものである。比較器35の正入力と負入力とが一致し、ramp_on信号がHレベルのときに下位カウンタ182の12ビットのカウンタ値cntl[11:0]を保持して出力する。下位カウンタ182の12ビットのカウンタ値は、1ビットのオーバーレンジを含んでおり、AD変換後のデジタル値の下位11ビットに相当し、グレイコードである。グレイ-バイナリ変換器68は、FF67から出力される12ビットのグレイコードをバイナリコードQl[11:0]に変換して、加算器65に出力する。加算器65は、FF64から出力される3ビットのQm[13:11]と、FF67から出力される12ビットのQl[11:0]とを加算し、H-scanner14に出力する。コンデンサC4およびC40~C46は等しい電気容量を有しており、ノードcmと容量結合されている。制御回路94およびDAC96は、後述のCoarse変換ステージにおいて、これらのコンデンサに接続されるスイッチ51~53を順次切替えることにより、コンデンサC4およびC40~C46の対極の電圧をVrt=vrefp=2.0VからVrb=vrefn=1.0Vに順次切替えて、ノードcmの電位Vcmが8つのサブレンジのどこに属するかを判定する。また、トランジスタ54~62は、スイッチ51および52の切替えを制御するものであるが、動作の詳細については後述する。トランジスタ54~62は、スイッチ51~53は、Coarse変換ステージにおいて、コンデンサC4,C40~C46の対極の電圧を順次切替える切替部を構成する。なお、図11に示すφspl、φtsw、φadc_az、cmpe、cmpe_n、cmp_rst、φswrp、φswrn、φswda、srcnt0~srcnt6、Vrt、Vrb、Vramp、crs_rst、crs_lat、ramp_on、rst_nなどの信号、カウンタ値cntm[13:11]、cntm[11:0]は、図9に示す制御回路94によって生成される信号である。また、電圧Vrt、Vtb、Vrampは、図9に示すDAC96によって生成される電圧である。これらの信号および電圧は、上下各3000個のコラムADC12に共通に与えられる。カメラシステムの処理手順図12は、本発明の第1の実施形態のカメラシステムの処理手順を表わすフローチャートである。図12を参照して、まず、電源がオンにされるステップS401。次に、レジスタ766に初期値が設定されるステップS402。次に、ユーザがカメラのシャッターを押し下げる。シャッターの半押し状態で、カメラ使用環境に依存する以下のステップS404~S406が実行されるステップS403。次に、レジスタ766に撮像時の値が設定されるステップS404。次に、キャリブレーションが実行されるステップS405。次に、画素がリセットされるステップS406。次に、画素アレイ撮像部11が露光されるステップS407。次に、サンプルホールドが実行されるステップS408。次に、Coarse変換が実行されるステップS409。次に、Fine変換が実行されるステップS410。次に、上位ビットと下位ビットが加算され、オーバーレンジ量256が減算されるステップS411。以後、カメラシステムの電源がオンの間、ユーザがカメラのシャッターを押下げるごとに処理が繰り返されるステップS403~S411。キャリブレーションをシャッター半押し状態中に行うこととしたのは、電源オンの直後でもよいが、使用環境に応じて最適なキャリブレーションを実施するには、極力撮像直前に補正するのが望ましいからである。キャリブレーションに要する時間はおおよそ数ms程度と短時間であるため、シャッター半押し状態期間に挿入することができる。ADCによる画素信号の読出し動作図13は、図12のステップS408~S411の動作を説明するためのタイミングチャートである。図13を参照して、この読み出し動作は、サンプルホールド、AD変換およびデータ出力DataOutputの3ステージによって構成され、i行の画素情報の読み出し動作を示している。また、AD変換ステージは、Coarse変換ステージおよびFine変換ステージの2段階に分けられる。まず、時刻T1においてサンプルホールドステージが開始され、PGAオートゼロ信号φpga_az、ADCオートゼロ信号φadc_az、およびサンプリング信号φsplがHレベルになると、スイッチ22,31,32および34がオン状態になる。このとき、ノードcmには画素の暗状態の情報がサンプリングされて保持される。比較器35は、コンデンサC3の正極電位vdrkに画素の暗状態の情報を電位として保持させる。次に、時刻T2において、再度spl信号がHレベルになると、PGA16から出力される画素の明状態の情報がノードcmに電位Vcmとしてサンプリングされて保持される。このとき、vf_en信号およびcmpe信号がLレベルとなる。vf_en信号は、比較器35をオペアンプとして動作させるか、コンパレータとして動作させるかを選択するための信号であり、vf_en信号がHレベルのときにオペアンプとして動作させ、Lレベルのときにコンパレータとして動作させる。また、cmpe信号は、Hレベルのときに比較器35の出力をイネーブルとする信号である。次に、時刻T3において、φtsw信号がLレベルからHレベルに変化し、スイッチ33をオン状態にすることによりPGA16の出力を初期化する。そして、時刻T4において、rst_n信号がLレベルになると、FF64および67がクリアされる。次に、時刻T5において、Coarse変換ステージが開始され、φswrp信号がHレベルからLレベルに変化すると共に、φswrn信号がLレベルからHレベルに変化することにより、コンデンサC4に接続されるスイッチ51がオン状態からオフ状態に変化するとともにスイッチ52がオフ状態からオン状態に変化する。その結果、ノードcmと容量結合されたコンデンサC4の対極PがVrt2.0VからVrb1.0Vに変化する。このとき、ノードcmの電位VcmがVrt-Vrb/8だけ下降する。また、crs_rst信号がHレベルからLレベルに変化するが、保持回路69のそれぞれの右側端子がLレベルを保持し、左側端子がHレベルを保持しており、コンデンサC40~46のそれぞれに接続されるトランジスタ51がオン状態を維持し、トランジスタ52がオフ状態を維持する。次に、時刻T5以降、上位カウンタ181の3ビットのカウンタ値cntm[13:11]の変化に同期してつまり、クロックCLK1に同期して、crs_lat信号、cmpe信号およびcmpe_n信号のそれぞれに8パルスが出力される。次に、時刻T6において、srcnt0信号がLレベルからHレベルに変化すると、トランジスタ54がオン状態となる。このとき、トランジスタ62はオン状態となっているため、コンデンサC40に接続されるスイッチ51がオフ状態となり、スイッチ52がオン状態となる。その結果、ノードcmと容量結合されたコンデンサC40の対極の電位がVrt2.0VからVrb1.0Vに変化し、ノードcmの電位VcmがさらにVrt-Vrb/8だけ下降する。次に、時刻T7において、さらにsrcnt1信号がLレベルからHレベルに変化すると、トランジスタ55がオン状態となる。このとき、トランジスタ62はオン状態となっているため、コンデンサC41に接続されるスイッチ51がオフ状態となり、スイッチ52がオン状態となる。その結果、ノードcmと容量結合されたコンデンサC41の対極の電位がVrt2.0VからVrb1.0Vに変化し、ノードcmの電位VcmがさらにVrt-Vrb/8だけ下降する。時刻T8~T12において同様の動作が行なわれ、ノードcmの電位VcmをVrt-Vrb/8ずつ下降させる。そして、ノードcmの電位Vcmがvdrkの電位よりも低くなると、比較器35はLレベルを出力する。このとき、トランジスタ36がオン状態となり、保持回路39はcmp信号をHレベルからLレベルに変化させる。FF64は、NAND回路63から出力される信号の立ち上がりで上位カウンタ181の3ビットのカウンタ値cntm[13:11]の値を保持する。次に、時刻T13において、φswrp信号がLレベルからHレベルに変化すると共に、φswrn信号がHレベルからLレベルに変化することにより、コンデンサC4に接続されるスイッチ51がオフ状態からオン状態に変化すると共にスイッチ52がオン状態からオフ状態に変化する。その結果、ノードcmと容量結合されたコンデンサC4の対極Pの電位VpがVrb1.0VからVrt2.0Vに変化する。次に、時刻T14において、Fine変換ステージが開始されると、cmp_rst信号がHレベルになり、保持回路39がcmp信号をHレベルにする。次に、時刻T15において、cmp_rst信号をLレベルにし、cmpe信号をHレベルにする。そして、時刻T16において、cmpe_n信号をLレベルにし、ramp_on信号をHレベルにする。ADCによる画素信号の読出し動作の詳細図14は、図13のタイミングチャートに示す動作をさらに詳細に説明するためのタイミングチャートである。図14を参照して、まず、時刻T1において、PGAオートゼロ信号φpga_az、ADCオートゼロ信号φadc_az、およびサンプリング信号φsplがHレベルになると、比較器35は、コンデンサC3の正極電位vdrkに画素の暗状態の情報を電位として保持させる。次に、時刻T2において、再度spl信号がHレベルになると、PGA16から出力される画素の明状態の情報がノードcmに電位Vcmとしてサンプリングされて保持される。図14においては、画素の暗状態の電位をVa、画素の明状態の電位をVbとしている。次に、時刻T3において、ノードcmと容量結合されたコンデンサC4の対極Pの電位VpがVrt2.0VからVrb1.0Vに変化する。このとき、ノードcmの電位VcmがVrt-Vrb/8だけ下降する。また、上位カウンタ181の3ビットのカウンタ値cntm[13:11]は、0となっている。次に、時刻T4において、ノードcmと容量結合されたコンデンサC40の対極PがVrt2.0VからVrb1.0Vに変化する。このとき、ノードcmの電位VcmがさらにVrt-Vrb/8だけ下降する。また、3ビットのカウンタ値cntm[13:11]は、1となっている。次に、時刻T5~T9において同様の動作が行なわれ、時刻T10においてノードcmの電位VcmがさらにVrt-Vrb/8だけ下降したときに、ノードcmの電位Vcmがvdrkの電位Vaよりも低くなり、保持回路39がノードcmpにLレベルのVcmp信号を出力する。このとき、上位カウンタ181の3ビットのカウンタ値cntm[13:11]の値111が、AD変換後のデジタル値の上位3ビットとして決定される。このことは、この画素情報のデジタル値がサブレンジ7、サブレンジ7に隣接するサブレンジ6内のオーバーレンジ領域、サブレンジ7に隣接するサブレンジ8内のオーバーレンジ領域に属すること、すなわち、14080=2048×7―256≦画素情報≦16639=2048×8-1256であることを示している。以降の説明では、Coarse変換終了時点の上位カウンタ181のカウンタ値cntm[13:11]をCoarse変換のコードと呼ぶこともある。次に、時刻T10以降において、Fine変換ステージが実施され、画素情報が上記範囲のいずれにあるかが判定される。時刻T11において、φswdaをHレベルにしてスイッチ53をオン状態にすると共に、コンデンサC4の対極Pの電位Vpをランプ電圧Vrampに変化させる。まず、ランプ電圧Vrampの電位をVrtVrt-Vx×256/2048に引き上げる。これにより、ノードcmの電位Vcmが、Coarse変換ステージ終了時点よりも{Vrt-VrbVrt-Vx256/2048}×1/8だけ引き上げられた状態となる。このとき、制御回路94内に設けられた下位カウンタ182が10進数換算で0からカウントアップを開始する。それ以降、ランプ電圧Vrampの電位をVrb-Vrt-Vx×255/2048までスロープ状に引き下げる。これにより、ノードcmの電位Vcmの電位がスロープ状に下降し、Coarse変換ステージ終了時点よりも{-Vrt-VrbVrt-Vx×2333/2048}×1/8だけ引き下げられた状態に達する。コンデンサC4の対極電位Vpの下降終了時点で、下位カウンタ182の12ビットのカウンタ値cntl[11:0]が10進数換算で2559となる。以降の説明では、Fine変換終了時点の下位カウンタ182のカウンタ値cntl[11:0]から256を減算した値をFine変換のコードと呼ぶこともある。ノードcmの電位vcmがvdrkの電位よりも低くなると、比較器35はLレベルを出力する。このとき、トランジスタ36がオン状態となり、保持回路39はcmp信号をHレベルからLレベルに変化させる。FF67は、NAND回路66から出力される信号の立ち上がりで下位カウンタ182の12ビットのカウンタ値cntl[11:0]の値を保持する。図14においては、FF67によって10進数換算で1202が保持される。グレイ-バイナリ変換器68は、FF67から出力されるグレイコードを受け、バイナリコードQl[11:0]に変換して加算器65に出力する。Coarse変換ステージにおいてデジタル値の上位3ビットが確定し、Fine変換ステージにおいて1ビットのオーバーレンジを含むデジタル値の下位12ビットが確定する。図14においては、10進数換算でそれぞれ14336および1202であるので、加算器65は、D[13:0]=Qm[13:11]Ql[11:0]-256を演算することにより、10進数換算で15282を出力する。DAC図15は、DACの構成を表わす図である。図15を参照して、このDAC96は、上側バッファ192と、下側バッファ194と、ランプ電圧生成回路193とを備える。上側バッファ192は、外部から入力される高電圧Vhighを受け、Vhighとほぼ等しい高電圧Vrtを出力する。下側バッファ194は、外部から入力される低電圧Vlowを受け、Vlowとほぼ等しい低電圧Vrbを出力する。ランプ電圧生成回路193は、外部から入力される高電圧VhighとVlowとから、ランプ電圧Vrampを生成して出力する。ランプ電圧生成回路193で生成されるランプ電圧は、後述するようにキャリブレーションが可能である。ランプ電圧生成回路図16は、図15のDAC96に含まれるランプ電圧生成回路の構成を表わす図である。図16を参照して、ランプ電圧生成回路193は、可変部613と、ランプ部614とを含む。可変部613は、種電流生成部615と、拡張部616と、第1ロジック回路171とを備える。種電流生成部615は、高電圧Vhighを受けるアンプ回路162と、ゲートがアンプ回路162の出力に接続されるMOSトランジスタ619と、ノードN3′とノードN2′との間に接続される抵抗値がR0/8である抵抗163と、ノードN2′とノードN1′との間に接続される抵抗値がR0である抵抗164とを備える。さらに、種電流生成部615は、低電圧VlowとノードN1′の電圧を受けるアンプ回路167と、ゲートがアンプ回路167の出力に接続されるMOSトランジスタ168と、ノードN1′とMOSトランジスタ168との間に接続されるMOSトランジスタ166とを備える。種電流生成部615は、ノードN2′とノードN1′間を流れる種電流I0′=VrtVrb/R0を発生する。ここで、VrtはVhighとほぼと等しい電圧であり、VrbはVlowとほぼ等しい電圧である。拡張部616は、電流セル群169と、ノードN4′とノードN5′との間に接続された抵抗値R0/8の抵抗、ノードN3′とノードN4′に接続されるアンプ回路165と、ノードN5′とMOSトランジスタ166のゲートとMOSトランジスタ168のゲートに接続される電流セル群169を含む。電流セル群169は、1024個の電流セルを含む。それぞれの電流セルは、飽和領域動作のトランジスタのサイズ比によって種電流i0′からミラー電流I′=I0′256を生成する。第1ロジック回路171の出力値がL1のときに、電流セル群内のL1個の電流セルに電流I′が流れる。第1ロジック回路171の出力値L1は、10ビットであり、0≦L1≦1023の値をとる。第1ロジック回路171は、図12のステップS405のキャリブレーション時にシーケンサ97から指定された値を出力する。第1ロジック回路171は、キャリブレーション終了時の出力値L1を記憶し、図12のステップS410のFine変換において、記憶しているL1の値を出力する。第1ロジック回路171の出力値がL1の場合に、生成電流Ic′はI′×L1となる。このときノードN5′での可変電圧Vxは、次の式で表わされる。Vx=VrtVrt-Vrb/8-R×Ic′1Vx=VrtVrt-Vrb/8-R0/8×I′×L12Vx=VrtVrt-Vrb/8-R0/8×{Vrt-Vrb/R0}/256}×L1=VrtVrt-Vrb×256-L1/20483第1ロジック回路171の出力値L1が1だけ変化すると、Vxは以下のΔVxだけ変化する。ΔVx=Vrt-Vrb/20484ランプ部614は、種電流生成部617と、拡張部618と、ランプカウンタ782とを備える。種電流生成部617は、高電圧Vhighを受けるアンプ回路175と、ゲートがアンプ回路171の出力に接続されるMOSトランジスタ176と、ノードN3とノードN2との間に接続される抵抗値がR0/8である抵抗177と、ノードN2とノードN1との間に接続される抵抗値がR0である抵抗178を備える。さらに、種電流生成部617は、可変電圧VxとノードN1の電圧を受けるアンプ回路172と、ゲートがアンプ回路172の出力に接続されるMOSトランジスタ174と、ノードN1とMOSトランジスタ174との間に接続されるMOSトランジスタ173とを備える。種電流生成部617は、ノードN2とノードN1間を流れる種電流I0=VrtVx/R0を発生する。ここで、VrtはVhighとほぼと等しい電圧である。拡張部618は、ノードN4とノードN5との間に接続された抵抗値R0/8の抵抗、ノードN3とノードN4に接続されるアンプ回路179と、ノードN5とMOSトランジスタ174のゲートとMOSトランジスタ173のゲートに接続される電流セル群181を含む。電流セル群181は、2560個の電流セルを含む。それぞれの電流セルは、飽和領域動作のトランジスタのサイズ比によって種電流i0からミラー電流I=I0256を生成する。ランプカウンタ782のカウンタ値がKのときに、電流セル群181内のK個の電流セルに電流Iが流れる。ランプカウンタ782のカウンタ値Kは、12ビットであり、0≦K≦2559の値をとる。256≦K≦2303は1つのサブレンジに対応するものである。0≦K≦255は隣接する一方のオーバーラップ領域に対応するものであり、2304≦K<2559は隣接する他方のオーバーラップ領域に対応するものである。初期状態ではK=0である。制御回路94からのクロックCLK2が入力されるごとに、ランプカウンタ782のカウンタ値Kの値が順次増加する。ランプカウンタ782の出力がKの場合に、生成電流IcはI×Kとなる。このときノードN5でのランプ電圧Vrampは、次の式で表わされる。Vramp=VrtVrt-Vx/8-R×Ic=VrtVrt-Vx/8-R0/8×I×K=VrtVrt-Vx/8-R0/8×{Vrt-Vx/R0}/256}×K=VrtVrt-Vx×256-K/20485ランプカウンタ782のカウンタ値Kが1だけ変化すると、ランプ電圧Vrampは以下のΔVrだけ変化する。ΔVr=Vrt-Vx/20486式5に式3を代入すると、ランプ電圧Vrampは、以下の式で表わされる。Vramp=Vrt-Vrt-Vrb×256-K×256-L17式6に式3を代入すると、ΔVrは、以下の式で表わされる。ΔVr=-Vrt-Vrb×256-L18図12のステップS405においては、シーケンサ97が、ランプ電圧生成回路193内の第1ロジック回路171の出力値L1を調整することによって、Vxの値を調整することによって、ランプ電圧Vrampの時間変化パターン初期値、変化幅ΔVrなどを調整している。なお、従来から使用されていると想定されるランプ電圧生成回路は、図16のランプ部61のみからなる。したがって、従来のランプ電圧生成回路は、種電流I0が固定であり、ランプ電圧Vrampの時間変化パターンを調整できない。これに対して、図16のランプ電圧生成回路193は、種電流I0は可変量であり、可変電圧Vxは、Vrb-Vrt-Vrb/8~VrtVrt-Vrb/8の範囲約0.2Vの範囲において、210段階で調整可能である。また、図16のランプ電圧生成回路193のランプ部614は、従来のランプ電圧生成回路と同一の構成であり、可変部613は従来のランプ電圧生成回路とほぼ同一の構成である。したがって、従来の既存回路を流用でき、実質的に新たな設計業務の負担がない。キャリブレーション次に、図12のステップS405のキャリブレーションの具体的な方法について説明する。第1の実施形態では、Vramp256-Vramp2303=Vrt-Vrbとなるようにキャリブレーションを行なう。図17は、第1の実施形態のキャリブレーションの全体の工程を表わす図である。第1ロジック回路171の出力値L1の10ビットの各ビットに対して、正パターンでのキャリブレーションと反パターンでのキャリブレーションが行なわれる。まず、キャリブレーション開始から1Hまでの期間において、コラムADCによって、出力値L1のMSBである10ビット目に対して、正パターンでのサンプルおよび比較が実行される。次に、キャリブレーション開始から1H~2Hの期間において、コラムADCによって、出力値L1のMSBである10ビット目に対して、反パターンでのサンプルおよび比較が実行される。また、同時に出力値L1のMSBである10ビット目に対する正パターンでのサンプルおよび比較の結果のH-scaner14およびシーケンサ97への転送が行なわれる。次に、キャリブレーション開始から2H~3Hの期間において、コラムADCによって、出力値L1の9ビット目に対して、正パターンでのサンプルおよび比較が実行される。また、同時に出力値L1の10ビット目に対する反パターンでのサンプルおよび比較の結果のH-scaner14およびシーケンサ97への転送が行なわれる。以下、キャリブレーション開始から20Hまで処理が繰返される。キャリブレーション開始から20H~21の期間において、出力値L1のLSBである1ビット目に対する反パターンでのサンプルおよび比較の結果のH-scaner14およびシーケンサ97への転送が行なわれる。また、この期間において、シーケンサ97によって、正パターンの10ビットの比較結果と反パターンの10ビットの比較結果との平均値が計算される。正パターンでのキャリブレーション動作図18は、第1の実施形態の正パターンでのキャリブレーションの動作手順を表わすフローチャートである。図18を参照して、シーケンサ97は、変数iを1に設定するステップS101。次に、シーケンサ97は、第1ロジック回路171の出力値L1の初期値を512に設定するステップS102。次に、シーケンサ97は、変数iを1だけ増加させるステップS103。次に、比較器35による比較動作が実行される。これの詳細については後述するステップS104。次に、シーケンサ97は、H-Scanner14内のラッチ回路99の出力値が0の場合つまり、Vramp256-Vramp2303<Vrt-Vrb-ΔVの場合にはステップS105でYES、Vramp256-Vramp2303が大きくなるように、第1ロジック回路171の出力値L1を210iだけ増加させる。ΔVは、固定値であり、詳細は後述するステップS106。一方、シーケンサ97は、H-Scanner14内のラッチ回路99の出力値が1の場合つまり、Vramp256-Vram2303>Vrt-Vrb-ΔVの場合にはステップS106でNO、、Vramp256-Vramp2303が小さくなるように、第1ロジック回路171の出力値L1を210iだけ減少させるステップS107。シーケンサ97は、変数iが10の場合にはステップS108でYES、正パターンでのキャリブレーションを終了し、変数iが10でない場合にはステップS108でNO、ステップS103からの処理を繰返す。反パターンでのキャリブレーション動作図19は、第1の実施形態の反パターンでのキャリブレーションの動作手順を表わすフローチャートである。図19を参照して、シーケンサ97は、変数iを1に設定するステップS201。次に、シーケンサ97は、第1ロジック回路171の出力値L1の初期値を512に設定するステップS202。次に、シーケンサ97は、変数iを1だけ増加させるステップS203。次に、比較器35による比較動作が実行される。これの詳細については後述するステップS204。次に、シーケンサ97は、H-Scanner14内のラッチ回路99の出力値が0の場合つまり、Vramp256-Vramp2303-ΔV>Vrt-Vrbの場合にはステップS205でNO、Vramp256-Vramp2303が小さくなるように、第1ロジック回路171の出力値L1を210iだけ減少させるステップS207。一方、シーケンサ97は、H-Scanner14内のラッチ回路99の出力値が1の場合つまり、Vramp256-Vramp2303-ΔV<Vrt-Vrbの場合にはステップS205でYES、Vramp256-Vramp2303が大きくなるように、第1ロジック回路171の出力値L1を210iだけ増加させるステップS207。シーケンサ97は、変数iが10の場合にはステップS208でYES、正パターンでのキャリブレーションを終了し、変数iが10でない場合にはステップS208でNO、ステップS203からの処理を繰返す。正パターンでの比較動作図20は、図18のステップS104における正パターンでのキャリブレーションにおける比較器の比較動作を説明するための図である。まず、1に示すように、制御回路94によって、コンデンサC4の対極の電圧をVramp2303に設定され、コンデンサC41~C46の対極の電圧をVrtに設定され、コンデンサC40の対極の電圧をVrtに設定され、スイッチ34がオンにされる。次に、2に示すように、制御回路94によって、スイッチ34をオフにされる。これによって、比較器35は、コンデンサC3の正極電位vdrkに画素の暗状態の情報として、7VrtVramp2303-ΔVの電圧を保持させる。ここで、ΔVは、スイッチ34によって生じる誤差電圧であり、1~2mvである。次に、3に示すように、制御回路94によって、コンデンサC4の対極の電圧をVramp256に切替えられ、コンデンサC40の対極の電圧がVrbに切替えられる。次に、4に示すように、比較器34によって、正の入力端子の電圧6VrtVrbVramp256と、負の入力端子の電圧7VrtVramp2303-ΔVとが比較される。比較器34は、正の入力端子の電圧の方が大きいとき、つまり、Vramp256-Vramp2303>Vrt-Vrb-ΔVのときには、Hレベルを出力し、ラッチ回路99には、1が保持される。比較器34は、負の入力端子の電圧の方が大きいとき、つまり、Vramp256-Vramp2303<Vrt-Vrb-ΔVのときには、Lレベルを出力し、ラッチ回路99には、0が保持される。反パターンでの比較動作図21は、図19のステップS204における反パターンでのキャリブレーションにおける比較器の比較動作を説明するための図である。まず、1に示すように、制御回路94によって、コンデンサC4の対極の電圧をVramp256に設定され、コンデンサC41~C46の対極の電圧をVrtに設定され、コンデンサC40の対極の電圧をVrbに設定され、スイッチ34がオンにされる。次に、2に示すように、制御回路94によって、スイッチ34をオフにされる。これによって、比較器35は、コンデンサC3の正極電位vdrkに画素の暗状態の情報として、6VrtVrbVramp256-ΔVの電圧を保持させる。ここで、ΔVは、スイッチ34によって生じる誤差電圧である。次に、3に示すように、制御回路94によって、コンデンサC4の対極の電圧をVramp2303に切替えられ、コンデンサC40の対極の電圧がVrtに切替えられる。次に、4に示すように、比較器34によって、正の入力端子の電圧7VrtVramp2303と、負の入力端子の電圧6VrtVrbVramp256-ΔVとが比較される。比較器34は、負の入力端子の電圧の方が大きいとき、つまり、Vramp256-Vramp2303>Vrt-VrbΔVのときには、Lレベルを出力し、ラッチ回路99には、0が保持される。比較器34は、正の入力端子の電圧の方が大きいとき、つまり、Vramp256-Vramp2303<Vrt-VrbΔVのときには、Hレベルを出力し、ラッチ回路99には、1が保持される。動作例図22は、第1の実施形態のキャリブレーションの動作例を表わす図である。正パターンでのキャリブレーション例まず、正パターンでのキャリブレーションの例を説明する。i=1のときには、1に示すように、L1=5120b1000000000に設定される。i=2のときには、Vramp256-Vramp2303<Vrr-Vtb-ΔVであるから、出力が0となり、L1に256が加算されて、L1=7680b1100000000に設定される。i=3のときには、Vramp256-Vramp2303>Vrr-Vtb-ΔVであるから、出力が1となり、L1から128が減算されて、L1=6400b1010000000に設定される。i=4のときには、Vramp256-Vramp2303<Vrr-Vtb-ΔVであるから、出力が0となり、L1に64が加算されて、L1=7040b1011000000に設定される。i=5のときには、Vramp256-Vramp2303>Vrr-Vtb-ΔVであるから、出力が1となり、L1に32が減算されて、L1=6720b1010100000に設定される。i=6のときには、Vramp256-Vramp2303>Vrr-Vtb-ΔVであるから、出力が1となり、L1に16が減算されて、L1=6560b1010010000に設定される。以下、i=10になるまで処理が繰返される。反パターンでのキャリブレーション例次に、反パターンでのキャリブレーションの例を説明する。i=1のときには、L1=5120b1000000000に設定される。i=2のときには、Vramp256-Vramp2303<Vrt-VrbΔVであるから、出力が1となり、L1に256が加算されて、L1=7680b1100000000に設定される。i=3のときには、Vramp256-Vramp2303<Vrt-VrbΔVであるから、出力が1となり、L1に128が加算されて、L1=8960b1110000000に設定されるi=4のときには、Vramp256-Vramp2303>Vrt-VrbΔVであるから、出力が0となり、L1から64が減算されて、L1=8320b1101000000に設定される。i=5のときには、Vramp256-Vramp2303>Vrt-VrbΔVであるから、出力が0となり、L1から32が減算されて、L1=8000b1100100000に設定される。i=6のときには、Vramp256-Vramp2303<Vrt-VrbΔVであるから、出力が1となり、L1に16が加算されて、L1=8160b1100110000に設定される。以下、i=10になるまで処理が繰返される。正パターンでのキャリブレーション結果0b101001と反パターンでのキャリブレーション結果0b110011の平均値がキャリブレション値として設定される。正パターンでの比較動作でのタイミングチャート図23は、第1の実施形態の正パターンでの比較動作のタイミングチャートである。図23を参照して、第1サンプリングと、第2サンプリングと、比較の3ステージによって構成される。まず、時刻T1において第1サンプリングステージが開始される。信号crs_rstがHレベルになり、信号scrnt0~6がLレベルになる。信号φswrpがLレベルになり、信号φswrnがLレベルになり、信号φswdaがHレベルになる。信号φswrp、信号φswrn、信号φswdaのレベルは以降切替えられない。DAC96からは、Vramp2303が出力される。これによって、コンデンサC4の対極の電圧をVramp2303に設定され、コンデンサC41~C46の対極の電圧をVrtに設定され、コンデンサC40の対極の電圧をVrtに設定される。PGAオートゼロ信号φpga_az、ADCオートゼロ信号φadc_az、およびサンプリング信号φsplがHレベルになると、スイッチ22,31,32および34がオン状態になる。このとき、ノードcmには画素の暗状態の情報がサンプリングされて保持される。比較器35は、コンデンサC3の正極電位vdrkに画素の暗状態の情報で電圧7VrtVramp2303-ΔVを保持させる。次に、時刻T2において第2サンプリングステージが開始される。信号scrnt0がHレベルに切り替わり、DAC96からは、Vramp256が出力される。これによって、コンデンサC4の対極の電圧をVramp256に切替えられ、コンデンサC40の対極の電圧がVrbに切替えられる。第2サンプリングステージの終りごろから比較ステージにかけてcmp_rstがLレベルになる。これによって、NMOSトランジスタ38がオフになる。また、第2サンプリングステージの終りごろに、信号rst_nがLレベルとなり図23には図示せず、FF64およびFF67がリセットされて、加算器65の出力D[13:0]は0となる。次に、時刻T3において、比較ステージが開始される。信号cpmeがHレベルになり、比較器が比較動作を実行し、比較結果を出力する。また、信号cmpe_nがLレベルになり、PMOSトランジスタ37がオンとなる。このとき、比較器の出力がLレベルの場合には、保持回路39の入力がHレベルとなり、cmp信号がLレベルとなる。一方、比較器の出力がHレベルの場合には、保持回路39の入力がLレベルとなり、cmp信号がHレベルとなる。また、比較ステージにおいては、信号crs_latがHレベルとなり、crtm[13がHレベルになる。NAND回路63およびFF64によって、比較器の出力がHレベルの場合には、加算器65から出力されるD[13]は1となり、比較器の出力がLレベルの場合には、加算器65の出力は0が維持される。反パターンでの比較動作でのタイミングチャート図24は、第1の実施形態の反パターンでの比較動作のタイミングチャートである。図24を参照して、第1サンプリングと、第2サンプリングと、比較の3ステージによって構成される。まず、時刻T1において第1サンプリングステージが開始される。信号crs_rstがHレベルになり、信号scrnt0がHレベルとなり、信号scrnt1~6がLレベルになる。信号φswrpがLレベルになり、信号φswrnがLレベルになり、信号φswdaがHレベルになる。信号φswrp、信号φswrn、信号φswdaのレベルは以降切替えられない。DAC96からは、Vramp256が出力される。これによって、コンデンサC4の対極の電圧をVramp256に設定され、コンデンサC41~C46の対極の電圧をVrtに設定され、コンデンサC40の対極の電圧をVrbに設定される。PGAオートゼロ信号φpga_az、ADCオートゼロ信号φadc_az、およびサンプリング信号φsplがHレベルになると、スイッチ22,31,32および34がオン状態になる。このとき、ノードcmには画素の暗状態の情報がサンプリングされて保持される。比較器35は、コンデンサC3の正極電位vdrkに画素の暗状態の情報で電圧6VrtVrbVramp256-ΔVの電圧を保持させる。次に、時刻T2において第2サンプリングステージが開始される。信号scrnt0がLレベルに切り替わり、DAC96からは、Vramp2303が出力される。これによって、コンデンサC4の対極の電圧をVramp2303に切替えられ、コンデンサC40の対極の電圧がVrtに切替えられる。第2サンプリングステージの終りごろから比較ステージにかけてcmp_rstがLレベルになる。これによって、NMOSトランジスタ38がオフになる。また、第2サンプリングステージの終りごろに、信号rst_nがLレベルとなり図24には図示せず、FF64およびFF67がリセットされて、加算器65の出力D[13:0]は0となる。次に、時刻T3において、比較ステージが開始される。信号cpmeがHレベルになり、比較器が比較動作を実行し、比較結果を出力する。また、信号cmpe_nがLレベルになり、PMOSトランジスタ37がオンとなる。このとき、比較器の出力がLレベルの場合には、保持回路39の入力がHレベルとなり、cmp信号がLレベルとなる。一方、比較器の出力がHレベルの場合には、保持回路39の入力がLレベルとなり、cmp信号がHレベルとなる。また、比較ステージにおいては、信号crs_latがHレベルとなり、crtm[13がHレベルになる。NAND回路63およびFF64によって、比較器の出力がHレベルの場合には、加算器65から出力されるD[13]は1となり、比較器の出力がLレベルの場合には、加算器65の出力は0が維持される。以上のように、本実施の形態では、Vramp256-Vramp2303=Vrt-Vrbとなるようにキャリブレーションを行なうことによって、隣接する2つのサブレンジの境界付近における入出力特性の不連続性を低減することができる。[第2の実施形態]図25は、第2の実施形態のキャリブレーションの全体の工程を表わす図である。第2の実施形態において、第1段階のキャリブレーションでは、Vramp256=Vrtとなるようにキャリブレーションが行なわれ、第2段階のキャリブレーションでは、Vramp256-Vramp2303=Vrt-Vrbとなるようにキャリブレーションが行なわれる。第1段階のキャリブレーションでは、以下の処理が行なわれる。第1ロジック回路171の出力値L1の10ビットの各ビットに対して、正パターンでのキャリブレーションと反パターンでのキャリブレーションが行なわれる。まず、キャリブレーション開始から1Hまでの期間において、コラムADCによって、出力値L1のMSBである10ビット目に対して、正パターンでのサンプルおよび比較が実行される。次に、キャリブレーション開始から1H~2Hの期間において、コラムADCによって、出力値L1のMSBである10ビット目に対して、反パターンでのサンプルおよび比較が実行される。また、同時に出力値L1のMSBである10ビット目に対する正パターンでのサンプルおよび比較の結果のH-scaner14およびシーケンサ97への転送が行なわれる。次に、キャリブレーション開始から2H~3Hの期間において、コラムADCによって、出力値L1の9ビット目に対して、正パターンでのサンプルおよび比較が実行される。また、同時に出力値L1の10ビット目に対する反パターンでのサンプルおよび比較の結果のH-scaner14およびシーケンサ97への転送が行なわれる。以下、キャリブレーション開始から20Hまで処理が繰返される。キャリブレーション開始から20H~21の期間において、出力値L1のLSBである1ビット目に対する反パターンでのサンプルおよび比較の結果のH-scaner14およびシーケンサ97への転送が行なわれる。また、この期間において、シーケンサ97によって、正パターンの10ビットの比較結果と反パターンの10ビットの比較結果との平均値が計算される。このようにして算出された平均値が第1ロジック回路171の出力値L1の初期値に設定されて、第2段階のキャリブレーションが行なわれる。第2段階のキャリブレーションでは、第1の実施形態で説明したような手順でキャリブレーションが行なわれる。正パターンでの第2段階のキャリブレーション動作第2の実施形態の第2段階の正パターンでのキャリブレーションの動作手順は、図20の第1の実施形態における動作手順と同様である。反パターンでの第2段階のキャリブレーション動作第2の実施形態の第2段階の反パターンでのキャリブレーションの動作手順は、図21の第1の実施形態における動作手順と同様である。正パターンでの比較動作図26は、第1段階の正パターンでキャリブレーションにおける比較器の比較動作を説明するための図である。まず、1に示すように、制御回路94によって、コンデンサC4の対極の電圧をVrtに設定され、コンデンサC41~C46の対極の電圧をVrtに設定され、コンデンサC40の対極の電圧をVrbに設定され、スイッチ34がオンにされる。次に、2に示すように、制御回路94によって、スイッチ34をオフにされる。これによって、比較器35は、コンデンサC3の正極電位vdrkに画素の暗状態の情報として、7VrtVrb-ΔVの電圧を保持させる。ここで、ΔVは、スイッチ34によって生じる誤差電圧であり、1~2mvである。次に、3に示すように、制御回路94によって、コンデンサC4の対極の電圧をVramp256に切替えられる。次に、4に示すように、比較器34によって、正の入力端子の電圧6VrtVrbVramp256と、負の入力端子の電圧7VrtVrb-ΔVとが比較される。比較器34は、正の入力端子の電圧の方が大きいとき、つまり、Vramp256>Vrt-ΔVのときには、Hレベルを出力し、ラッチ回路99には、1が保持される。比較器34は、負の入力端子の電圧の方が大きいとき、つまり、Vramp256<Vrt-ΔVのときには、Lレベルを出力し、ラッチ回路99には、0が保持される。反パターンでの比較動作図27は、第1段階の反パターンでのキャリブレーションにおける比較器の比較動作を説明するための図である。まず、1に示すように、制御回路94によって、コンデンサC4の対極の電圧をVramp256に設定され、コンデンサC41~C46の対極の電圧をVrtに設定され、コンデンサC40の対極の電圧をVrbに設定され、スイッチ34がオンにされる。次に、2に示すように、制御回路94によって、スイッチ34をオフにされる。これによって、比較器35は、コンデンサC3の正極電位vdrkに画素の暗状態の情報として、6VrtVrbVramp256-ΔVの電圧を保持させる。ここで、ΔVは、スイッチ34によって生じる誤差電圧である。次に、3に示すように、制御回路94によって、コンデンサC4の対極の電圧をVrtに切替えられる。次に、4に示すように、比較器34によって、正の入力端子の電圧7VrtVrbと、負の入力端子の電圧6VrtVrbVramp256-ΔVとが比較される。比較器34は、負の入力端子の電圧の方が大きいとき、つまり、Vramp256>VrtΔVのときには、Lレベルを出力し、ラッチ回路99には、0が保持される。比較器34は、正の入力端子の電圧の方が大きいとき、つまり、Vramp256<VrtΔVのときには、Hレベルを出力し、ラッチ回路99には、1が保持される。正パターンでの比較動作でのタイミングチャート図28は、第1段階の正パターンでの比較動作のタイミングチャートである。図28を参照して、第1サンプリングと、第2サンプリングと、比較の3ステージによって構成される。まず、時刻T1において第1サンプリングステージが開始される。DAC96からは、Vramp256が出力される。DAC96からの出力は以降切り替わらない。信号crs_rstがHレベルになり、信号scrnt0~6がLレベルになり、信号φswrpがLレベルになり、信号φswrnがHレベルになり、信号φswdaがLレベルになり、信号scrnt0がHレベルになる。これによって、コンデンサC4の対極の電圧がVrtに設定され、コンデンサC41~C46の対極の電圧をVrtに設定され、コンデンサC40の対極の電圧をVrbに設定される。PGAオートゼロ信号φpga_az、ADCオートゼロ信号φadc_az、およびサンプリング信号φsplがHレベルになると、スイッチ22,31,32および34がオン状態になる。このとき、ノードcmには画素の暗状態の情報がサンプリングされて保持される。比較器35は、コンデンサC3の正極電位vdrkに画素の暗状態の情報で電圧7VrtVrb-ΔVを保持させる。次に、時刻T2において第2サンプリングステージが開始される。信号φswrnがLレベルになり、信号φswdaがHレベルになる。これによって、コンデンサC4の対極の電圧をVramp256に切替えられる。第2サンプリングステージの終りごろから比較ステージにかけてcmp_rstがLレベルになる。これによって、NMOSトランジスタ38がオフになる。また、第2サンプリングステージの終りごろに、信号rst_nがLレベルとなり図28には図示せず、FF64およびFF67がリセットされて、加算器65の出力D[13:0]は0となる。次に、時刻T3において、比較ステージが開始される。信号cpmeがHレベルになり、比較器が比較動作を実行し、比較結果を出力する。また、信号cmpe_nがLレベルになり、PMOSトランジスタ37がオンとなる。このとき、比較器の出力がLレベルの場合には、保持回路39の入力がHレベルとなり、cmp信号がLレベルとなる。一方、比較器の出力がHレベルの場合には、保持回路39の入力がLレベルとなり、cmp信号がHレベルとなる。また、比較ステージにおいては、信号crs_latがHレベルとなり、crtm[13がHレベルになる。NAND回路63およびFF64によって、比較器の出力がHレベルの場合には、加算器65から出力されるD[13]は1となり、比較器の出力がLレベルの場合には、加算器65の出力は0が維持される。反パターンでの比較動作でのタイミングチャート図29は、第1段階の反パターンでの比較動作のタイミングチャートである。図29を参照して、第1サンプリングと、第2サンプリングと、比較の3ステージによって構成される。まず、時刻T1において第1サンプリングステージが開始される。DAC96からは、Vramp256が出力される。DAC96からの出力は以降切り替わらない。信号crs_rstがHレベルになり、信号scrnt0~6がLレベルになり、信号φswrpがLレベルになり、信号φswrnがLレベルになり、信号φswdaがHレベルになり、信号scrnt0がHレベルになる。これによって、コンデンサC4の対極の電圧がVramp256に設定され、コンデンサC41~C46の対極の電圧をVrtに設定され、コンデンサC40の対極の電圧をVrbに設定される。PGAオートゼロ信号φpga_az、ADCオートゼロ信号φadc_az、およびサンプリング信号φsplがHレベルになると、スイッチ22,31,32および34がオン状態になる。このとき、ノードcmには画素の暗状態の情報がサンプリングされて保持される。比較器35は、コンデンサC3の正極電位vdrkに画素の暗状態の情報で電圧6VrtVrbVramp256-ΔVの電圧を保持させる。次に、時刻T2において第2サンプリングステージが開始される。信号φswrnがHレベルになり、信号φswdaがLレベルになる。これによって、コンデンサC4の対極の電圧をVrtに切替えられる。第2サンプリングステージの終りごろから比較ステージにかけてcmp_rstがLレベルになる。これによって、NMOSトランジスタ38がオフになる。また、第2サンプリングステージの終りごろに、信号rst_nがLレベルとなり図29には図示せず、FF64およびFF67がリセットされて、加算器65の出力D[13:0]は0となる。次に、時刻T3において、比較ステージが開始される。信号cpmeがHレベルになり、比較器が比較動作を実行し、比較結果を出力する。また、信号cmpe_nがLレベルになり、PMOSトランジスタ37がオンとなる。このとき、比較器の出力がLレベルの場合には、保持回路39の入力がHレベルとなり、cmp信号がLレベルとなる。一方、比較器の出力がHレベルの場合には、保持回路39の入力がLレベルとなり、cmp信号がHレベルとなる。また、比較ステージにおいては、信号crs_latがHレベルとなり、crtm[13がHレベルになる。NAND回路63およびFF64によって、比較器の出力がHレベルの場合には、加算器65から出力されるD[13]は1となり、比較器の出力がLレベルの場合には、加算器65の出力は0が維持される。以上のように、本実施の形態では、Vramp256-Vramp2303=Vrt-Vrb、かつVramp256=Vrtとなるようにキャリブレーションを行なうことによって、隣接する2つのサブレンジの境界付近における入出力特性の不連続性を低減することができる。[第3の実施形態]第2の実施形態において、第1段階のキャリブレーションでは、Vramp256=Vrtとなるようにキャリブレーションが行なわれたが、これに代えて、Vramp2303=Vrbとなるようにキャリブレーション第3のキャリブレーションを行なうものとしてもよい。第2の実施形態の第1段階の正パターンのキャリブレーションでは、コンデンサC4に対極にVrtを与えた後、Vramp256を与えたが、正パターンの第3のキャリブレーションでは、コンデンサC4の対極にVrbを与えた後、Vramp2303を与えるようにすればよい。第2の実施形態の第1段階の反パターンのキャリブレーションでは、コンデンサC4に対極にVramp256を与えた後、Vrtを与えたが、反パターンの第3のキャリブレーションでは、コンデンサC4の対極にVramp2303を与えた後、Vrbを与えるようにすればよい。以上のように、本実施の形態では、Vramp256-Vramp2303=Vrt-Vrb、かつVramp2303=Vrbとなるようにキャリブレーションかつとなるようにキャリブレーションを行なうことによって、隣接する2つのサブレンジの境界付近における入出力特性の不連続性を低減することができる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"