ビット線と、ワード線と、第1の端子が前記ビット線に接続され、第2の端子が前記ワード線に接続されたメモリセルと、前記メモリセルに対するデータの書込み時に、書込みデータの如何に係わらず、前記ビット線とワード線を選択し、前記メモリセルを導通させた後、前記ビット線の電圧レベルを書込みデータに応じた電圧レベルに設定し、前記メモリセルにデータを書込む制御回路を備えることを特徴とする半導体装置。前記メモリセルは、基準電位に接続された第3の端子と、一端が前記第2の端子に接続された容量素子と、前記容量素子の他端に接続され、データ保持時にフローティング状態となるフローティングボディーを有し、前記第2の端子から前記容量素子を介して前記フローティングボディーに与える電圧変化量により前記第1の端子と前記第3の端子との間の電流の流れを制御することができるスイッチ素子と、を備えることを特徴とする請求項1記載の半導体装置。前記メモリセルは、基準電位に接続された第3の端子と、一端が前記第2の端子に接続された容量素子と、前記第1の端子に接続されたアノードと、前記第3の端子に接続されたカソードと、前記容量素子の他端に接続されたゲートと、を有するサイリスタ素子と、を備えることを特徴とする請求項1記載の半導体装置。前記メモリセルは、基準電位に接続された第3の端子と、一端が前記第2の端子に接続された容量素子と、前記第1の端子に接続されたコレクタと、前記第3の端子に接続されたエミッタと、前記容量素子の他端に接続されたベースと、を有するバイポーラトランジスタと、を備えることを特徴とする請求項1記載の半導体装置。前記メモリセルに対するデータの書込み時における前記メモリセルを導通させる前記ワード線の活性化は、前記活性化の初期においてその後前記ワード線に与えられる電圧レベルよりも高い電圧が与えられることを特徴とする請求項1乃至4いずれか1項記載の半導体装置。前記メモリセルへのデータ書込み時に、前記ビット線の電圧レベルを非選択レベルの第1のビット線電圧から選択レベルの第2のビット線電圧に設定する第1の制御と、前記ビット線について前記第2のビット線電圧を維持したまま、前記ワード線の電圧をワード線スタンバイ電圧からワード線ライト電圧に設定し、前記メモリセルを導通させる第2の制御と、前記ビット線の電圧レベルを書込みデータに応じて、前記選択レベルの第2のビット線電圧を維持するか、又は、前記非選択レベルの第1のビット線電圧に設定する第3の制御と、前記第3の制御の後に、前記ワード線の電圧を前記ワード線ライト電圧と前記ワード線スタンバイ電圧との中間レベルの電圧であるワード線プリチャージ電圧に設定する第4の制御と、前記ビット線の電圧レベルが前記選択レベルの第2のビット線電圧を維持している場合には、前記ワード線プリチャージ電圧を維持したまま、前記ビット線の電圧レベルを前記非選択レベルの第1のビット線電圧に設定する第5の制御と、前記ワード線の電圧を前記ワード線プリチャージ電圧から前記ワード線スタンバイ電圧に設定する第6の制御と、を行うことを特徴とする請求項3に記載の半導体装置。前記第2の制御において、前記メモリセルを導通させる際に、前記ワード線に前記ワード線ライト電圧を超えるワード線オーバーシュート電圧を与え、前記メモリセルを導通させてから前記ワード線ライト電圧に設定することを特徴とする請求項6記載の半導体装置。前記メモリセルに書込むデータを一時保存するとともに前記メモリセルから前記ビット線を介して読出したデータを増幅して外部へ出力するフリップフロップと、前記ビット線と前記フリップフロップとを接続する書込み用接続スイッチと、非選択レベルの第1のビット線電圧又は選択レベルの第2のビット線電圧を出力するビット線ドライブ電源線と、前記ビット線ドライブ電源線と前記ビット線とを接続するビット線ドライブスイッチと、を有するセンスアンプをさらに備え、前記センスアンプは、書込み時に前記ビット線ドライブ電源に前記第2のビット線電圧を出力し、前記書込み用接続スイッチを非導通に、かつ、前記ビット線ドライブスイッチを導通に制御し、前記フリップフロップに保持されているデータの如何に係わらず、前記ビット線にビット線ドライブ電源線に出力されている選択レベルの第2のビット線電圧を前記ビット線ドライブスイッチを介して出力して前記メモリセルを導通させ、その後で、前記ビット線ドライブスイッチを非導通に、かつ、前記書込み用接続スイッチを導通に制御し、前記フリップフロップに保持されているデータに基いて前記書込み用接続スイッチを介して前記ビット線を駆動し、前記フリップフロップに保持されているデータを前記メモリセルに書込むことを特徴とする請求項1乃至7いずれか1項記載の半導体装置。前記メモリセルに対するデータの読出し時に、前記書込み時とは異なる選択レベルの電圧を前記ビット線に与えて前記メモリセルのデータを読出すことを特徴とする請求項3記載の半導体装置。前記メモリセルに対するデータの読出し時に、前記書込み時にビット線に与える電圧を超える電圧を前記ビット線に与えて前記メモリセルのデータを読出すことを特徴とする請求項3又は9に記載の半導体装置。複数のビット線と、前記複数のビット線に交差する方向に設けられた複数のワード線と、前記複数のビット線と複数のワード線との交点に対応してマトリクス状に配置され、其々、第1の端子が前記複数のビット線のうち対応するビット線に接続され、第2の端子が前記複数のワード線のうち対応するワード線に接続された複数のメモリセルと、前記各メモリセルに対するデータの書込み時に、書込みデータの如何に係わらず、前記対応するビット線と前記対応するワード線を選択し、前記メモリセルを導通させた後、前記対応するビット線の電圧レベルを書込みデータに応じた電圧レベルに設定し、当該メモリセルにデータを書込む制御回路を備えることを特徴とする半導体装置。前記複数のメモリセルは、基準電位に接続された第3の端子と、一端が前記第2の端子に接続された容量素子と、前記第1の端子に接続されたアノードと、前記第3の端子に接続されたカソードと、前記容量素子の他端に接続されたゲートと、を有するサイリスタ素子と、を其々備えることを特徴とする請求項11記載の半導体装置。前記複数のメモリセルは、基準電位に接続された第3の端子と、一端が前記第2の端子に接続された容量素子と、前記第1の端子に接続されたコレクタと、前記第3の端子に接続されたエミッタと、前記容量素子の他端に接続されたベースと、を有するバイポーラトランジスタと、を其々備えることを特徴とする請求項11記載の半導体装置。前記複数のワード線の中からワード線を選択し選択されたワード線に対応する複数のメモリセルへのデータ書込み時に、前記複数のビット線の電圧レベルを非選択レベルの第1のビット線電圧から選択レベルの第2のビット線電圧に設定する第1の制御と、前記複数のビット線について前記第2のビット線電圧を維持したまま、前記選択されたワード線の電圧をワード線スタンバイ電圧からワード線ライト電圧に設定し、対応する複数のメモリセルを導通させる第2の制御と、前記複数のビット線の電圧レベルを其々各ビットへの書込みデータに応じて、前記選択レベルの第2のビット線電圧を維持するか、又は、前記非選択レベルの第1のビット線電圧に設定する第3の制御と、前記第3の制御の後で、前記選択されたワード線の電圧を前記ワード線ライト電圧と前記ワード線スタンバイ電圧との中間レベルの電圧であるワード線プリチャージ電圧に設定する第4の制御と、前記複数のビット線の内、電圧レベルが前記選択レベルの第2のビット線電圧を維持しているビット線がある場合には、前記選択されたワード線の電圧について前記ワード線プリチャージ電圧を維持したまま、当該ビット線の電圧レベルを前記非選択レベルの第1のビット線電圧に設定する第5の制御と、前記選択されたワード線の電圧を前記ワード線プリチャージ電圧から前記ワード線スタンバイ電圧に設定する第6の制御と、を行うことを特徴とする請求項12に記載の半導体装置。前記第2の制御において、前記複数のメモリセルを導通させる際に、前記ワード線に前記ワード線ライト電圧を超えるワード線オーバーシュート電圧を与え、前記複数のメモリセルを導通させてから前記ワード線ライト電圧に設定することを特徴とする請求項14記載の半導体装置。前記複数のワード線に其々対応して設けられ、外部から指定されたロウアドレスに基づいて対応するワード線を其々駆動する複数のワード線ドライバと、前記複数のビット線に其々接続され、読出し時には対応するビット線の信号を増幅し、書込み時には前記対応するビット線を駆動する複数のセンスアンプと、をさらに備え、予め前記複数のワード線ドライバは、其々対応するワード線をワード線スタンバイ電圧に設定し、外部からシステムクロックに同期してアクティブコマンドが与えられ前記ロウアドレスが指定された場合、前記複数のワード線ドライバのうち、前記ロウアドレスの値に基づくワード線を駆動するワード線ドライバは、対応するワード線をワード線リード電圧に設定して対応する複数のメモリセルからデータを読出して其々対応する複数のセンスアンプにデータを一時保存し、前記アクティブコマンドが与えられてから、プリチャージコマンドが与えられて前記複数のセンスアンプに一時保存されているデータを対応するメモリセルに書込む動作を行うまでの間に、リードコマンドが与えられて前記複数のセンスアンプのうち、与えられたカラムアドレスに対応するセンスアンプに前記一時保存されたデータを外部へ出力する動作と、ライトコマンドが与えられて前記複数のセンスアンプのうち、与えられたカラムアドレスに対応するセンスアンプに前記一時保存されたデータを前記ライトデータにより更新する動作との間、前記対応するワード線ドライバは、前記アクティブコマンドにより前記ワード線リード電圧に設定されたワード線の電圧を維持することを特徴とする請求項11乃至15いずれか1項記載の半導体装置。前記複数のビット線の非選択レベルの電圧である第1のビット線電圧又は選択レベルの電圧である第2のビット線電圧を供給するビット線ドライブ電源線と、前記ビット線ドライブ電源線と前記複数のビット線とを其々接続する複数のビット線ドライブスイッチと、をさらに備え、前記アクティブコマンドの実行により前記ビット線ドライブ電源線から前記複数のビット線ドライブスイッチを介して前記第2のビット線電圧を前記複数のビット線に与えて対応する複数のメモリセルからデータを読出し、その後前記プリチャージコマンドの実行によりメモリセルへ書込み動作を行うまで前記リードコマンド、前記ライトコマンドの実行中、前記ビット線ドライブ電源線の電圧は、前記第2のビット線電圧を維持することを特徴とする請求項16記載の半導体装置。前記複数のビット線の非選択レベルの電圧である第1のビット線電圧又は選択レベルの電圧である第2のビット線電圧を供給するビット線ドライブ電源線と、前記ビット線ドライブ電源線と前記複数のビット線とを其々接続する複数のビット線ドライブスイッチと、を備え、複数のワード線から順次特定のワード線をワード線リード電圧に設定し当該ワード線に接続されているメモリセルのデータを其々対応するビット線を介して対応するセンスアンプに読出しを行い、センスアンプにより増幅されたデータを当該メモリセルに書き戻しを行うリフレッシュ動作において、前記特定のワード線の電圧について、前記読出しによりワード線リード電圧に設定した後、書き戻し時に前記ワード線ライト電圧、又は前記ワード線オーバーシュート電圧に設定するまでの間、前記ワード線リード電圧を維持し、前記ビット線ドライブ電源線は、前記読出し時に出力電圧を前記第2のビット線電圧に設定した後、前記リフレッシュ書込みによりメモリセルへの書込みを行うまで前記第2のビット線電圧を維持することを特徴とする請求項11乃至17いずれか1項記載の半導体装置。前記各メモリセルに対するデータの読出し時に、前記書込み時に各ビット線に与える電圧とは異なる電圧を前記各ビット線に与えて前記各メモリセルのデータを読出すことを特徴とする請求項12記載の半導体装置。前記複数のビット線の非選択レベルの電圧である第1のビット線電圧、読出し時の選択レベルの第2のビット線電圧、書込み時の選択レベルの第3のビット線電圧のうち、いずれかの電圧を供給するビット線ドライブ電源線と、前記ビット線ドライブ電源線と前記複数のビット線とを其々接続する複数のビット線ドライブスイッチと、を備え、前記ビット線ドライブ電源線は、アクティブコマンドの実行により前記複数のビット線ドライブスイッチを介して前記第2のビット線電圧を各ビット線に供給してメモリセルからデータを読出し、その後のリードコマンド、ライトコマンドの実行中は、前記ビット線ドライブ電源線の電圧は前記第2のビット線電圧を維持し、プリチャージコマンドの実行により前記ビット線ドライブ電源線は、前記複数のビット線ドライブスイッチを介して前記第3のビット線電圧を前記複数のビット線に供給し、メモリセルへの書込みを行うことを特徴とする請求項19記載の半導体装置。リフレッシュ動作時に、前記第2のビット線電圧とは異なる第4の読出し時の選択レベルのビット線電圧を用いて各メモリセルからデータを読み出し、センスアンプによって増幅したデータを前記第3のビット線電圧とは異なる第5の書込み時の選択レベルのビット線電圧を用いて各メモリセルに書き戻すことを特徴とする請求項20記載の半導体装置。ビット線と、ワード線と、第1の端子が前記ビット線に接続され、第2の端子が前記ワード線に接続されたメモリセルと、前記メモリセルに対するデータの書込み時に、書き込みデータが第1及び第2のデータいずれの場合においても第1の期間内において前記ビット線を第1の電圧レベルとし、前記メモリセルを導通させることを特徴とする半導体装置。前記メモリセルは、基準電位に接続された第3の端子と、一端が前記第2の端子に接続された容量素子と、前記容量素子の他端に接続され、データ保持時にフローティング状態となるフローティングボディーを有し、前記第2の端子から前記容量素子を介して前記フローティングボディーに与える電圧変化量により前記第1の端子と前記第3の端子との間の電流を制御するスイッチ素子と、を備えることを特徴とする請求項22に記載の半導体装置。前記メモリセルは、基準電位に接続された第3の端子と、一端が前記第2の端子に接続された容量素子と、前記第1の端子に接続されたアノードと、前記第3の端子に接続されたカソードと、前記容量素子の他端に接続されたゲートと、を有するサイリスタ素子と、を備えることを特徴とする請求項22に記載の半導体装置。前記書き込みデータが前記第1のデータの時に、前記第1の期間後の第2の期間内に前記ビット線の電圧レベルは前記第1のデータに対応する第2の電圧レベルとされ、前記書き込みデータが前記第2のデータの時に、前記第2の期間内に前記ビット線の電圧レベルは前記第2のデータに対応する第3の電圧レベルとされ、前記第2及び第3の電圧レベルは互いに異なることを特徴とする請求項22乃至24のいずれか一項に記載の半導体装置。前記第2の電圧レベルは前記第3の電圧レベルよりも高いことを特徴とする請求項25に記載の半導体装置。前記第1の電圧レベルは前記第2の電圧レベルと実質的に等しいことを特徴とする請求項25に記載の半導体装置。前記ワード線は、前記第1の期間前において非選択状態であり、前記第1の期間において選択状態にされるものであって、前記第1の期間内の最初の期間に与えられる第4の電圧レベルは、続く期間に与えられる第5の電圧レベルよりも高いことを特徴とする請求項25乃至27のいずれか一項に記載の半導体装置。前記書き込みデータの読出し時には、前記第2の電圧レベルよりも高い第6の電圧レベルで前記ビット線を充電することを特徴とする請求項25に記載の半導体装置。前記ビット線と接続されたセンスアンプを更に備え、前記読出し時において前記センスアンプは、充電された前記第6の電圧レベルからリファレンスレベルよりも低いレベルに前記ビット線の電位が変化したときに前記書き込みデータが前記第1のデータであることを判定し、前記リファレンスレベルよりも高いレベルに前記ビット線の電位が変化したときに前記書き込みデータが前記第2のデータであることを判定することを特徴とする請求項29に記載の半導体装置。以下の分析は、本発明によって与えられたものである。上記特許文献1、非特許文献1は、いずれもMOSトランジスタのゲートとボディー節点FB間のゲート容量に電荷を蓄積することで情報を記憶している。MOSトランジスタは、フローティングボディに電荷を蓄積するメモリセルにおいて、サイリスタやバイポーラトランジスタのトリガ素子として機能しているが、MOSトランジスタを用いることで以下のような問題点を含んでいる。非特許文献1にも記載されているようにMOSトランジスタはGIDLGateInducedDrainLeakage電流が存在し、特にフローティングボディを制御するゲートには、非選択時に負の大きな電圧を印加する必要がありGIDL電流が大きくなる。このリーク電流によりデータ保持期間のリフレッシュ特性が悪化する。一般的にはGIDLがセルリーク電流の要因の中で最大であると考えられている。また、MOSトランジスタのVt値などの特性を適正にするようイオン注入条件を決める必要があるため、各PN接合部のリーク電流はその接合リークを最小にするプロファイルに調整することができない。さらに、メモリセルにMOSトランジスタを用いる場合に面積を大きくしないためには、非特許文献1にも記載されているようにサイリスタ、バイポーラトランジスタを半導体基板上に設けた柱状や壁状の領域に縦型に形成し、その側壁にゲートワード線を設けることも考えられるが、ワード線の加工が困難となり微細化が難しい。上記観点からは、特許文献1や非特許文献1に開示されているフローティングボディを有するメモリセルでは、MOSトランジスタを設けることは好ましくないが、トリガ素子となるMOSトランジスタを設けないと、メモリセルの導通、非導通状態を確実に制御することが困難になると考えられていた。本発明の第1の視点によれば、ビット線と、ワード線と、第1の端子が前記ビット線に接続され、第2の端子が前記ワード線に接続されたメモリセルと、前記メモリセルに対するデータの書込み時に、書込みデータの如何に係わらず、前記ビット線とワード線を選択し、前記メモリセルを導通させた後、前記ビット線の電圧レベルを書込みデータに応じた電圧レベルに設定し、前記メモリセルにデータを書込む制御回路を備える半導体装置が提供される。本発明の第2の視点によれば、複数のビット線と、前記複数のビット線に交差する方向に設けられた複数のワード線と、前記複数のビット線と複数のワード線との交点に対応してマトリクス状に配置され、其々、第1の端子が前記複数のビット線のうち対応するビット線に接続され、第2の端子が前記複数のワード線のうち対応するワード線に接続された複数のメモリセルと、前記各メモリセルに対するデータの書込み時に、書込みデータの如何に係わらず、前記対応するビット線と前記対応するワード線を選択し、前記メモリセルを導通させた後、前記対応するビット線の電圧レベルを書込みデータに応じた電圧レベルに設定し、当該メモリセルにデータを書込む制御回路を備える半導体装置が提供される。本発明の第3の視点によれば、ビット線と、ワード線と、第1の端子が前記ビット線に接続され、第2の端子が前記ワード線に接続されたメモリセルと、前記メモリセルに対するデータの書込み時に、書き込みデータが第1及び第2のデータいずれの場合においても第1の期間内において前記メモリセルを導通させることを特徴とする半導体装置が提供される。本発明の各視点によれば、メモリセルに対するデータの書込み時に、書込みデータの如何に係わらず、ビット線とワード線を選択し、メモリセルを導通させた後、ビット線の電圧レベルを書込みデータに応じた電圧レベルに設定し、メモリセルにデータを書込む制御回路を備えているので、トリガ素子となる能動素子を設けなくともメモリセルの導通、非導通状態を確実に制御することが可能になる。本発明の各実施形態についての詳細な説明に入る前に本発明の実施形態の概要について説明しておく。なお、概要の説明において引用した図面及び説明に付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。たとえば、図1、図2、図3、図4、図8、図10に一例を示すように、本発明の一実施形態の半導体装置30は、ビット線BLと、ワード線WLと、第1の端子がビット線に接続され、第2の端子がワード線に接続されたメモリセル66、66Aと、メモリセルに対するデータの書込み時に、書込みデータの如何に係わらず、ビット線とワード線を選択し、メモリセルを導通させた後、ビット線の電圧レベルを書込みデータに応じた電圧レベルに設定し、メモリセルにデータを書込む制御回路42、43を備える。上記実施形態によれば、メモリセルへの書込み時に、必ずメモリセルを導通させるので、それ以前のフローティングボディに保持されている電荷量をその時点でリセットし、新たな書込みデータに基づいた電圧レベルをフローティングボディに記憶させることができる。なお、本明細書において、文脈から特に異なった意味に解釈すべき場合を除き、セルHighとは、ハイレベルとなるデータを保持しているメモリセルを指し、セルLowとは、ロウレベルとなるデータを保持しているメモリセルを指す。また、本明細書において、セルHighのセル書込み波形とは、メモリセルへハイレベルのデータを書込むときの波形であり、セルLowのセル書込み波形とは、メモリセルへロウレベルのデータを書込むときの波形である。本明細書において、セルHighのセル読出し波形とは、ハイレベルであるデータが格納されているメモリセルからデータを読出すときの波形であり、セルLowのセル読出し波形とは、ロウレベルであるデータが格納されているメモリセルからデータを読出すときの波形である。本明細書において、BLHとは、メモリセルに対してハイレベルであるデータを書込むか、メモリセルからハイレベルであるデータを読出すときのビット線BLを指す。本明細書において、BLLとは、メモリセルに対してロウレベルであるデータを書込むか、メモリセルからロウレベルであるデータを読出すときのビット線BLを指す。本明細書において、FBHとは、メモリセルがハイレベルのデータを保持している場合のフローティングボディFBFB節点のことを指し、FBLとは、メモリセルがロウレベルのデータを保持している場合のFB節点のことを指す。メモリセルがサイリスタメモリである場合のFB節点については、図4aに一例が記載され、メモリセルがFBCメモリである場合のFB節点は、図10に一例が記載されている。以下、より具体的な実施の形態について、図面を参照して詳しく説明する。[第1の実施形態]図2は、第1の実施形態による半導体装置全体のブロック図である。第1の実施形態による半導体装置は、内部にメモリセルアレイ41を備え、外部からクロックに同期して与えられたコマンド信号/RAS、/CAS、/WE等とアドレス信号ADDに基づいて、データ入出力端子DQからメモリセルアレイ41にデータをリードライトすることができる半導体装置30である。アドレス入力回路31は、アドレス入力端子ADDからアドレスを入力する。アドレスラッチ回路32は、アドレス入力回路31が入力したアドレス信号をクロックに同期してラッチする。コマンド入力回路33は、外部から与えられる/RAS、/CAS、/WEなどのコマンド信号を入力する。なお、信号名の冒頭に付した/は、アクティブロウである信号を示す。コマンドデコード回路34は、コマンド入力回路33が入力したコマンド信号をデコードし、半導体装置30内の各部の動作を制御する。タイミングジェネレータ36は、コマンドデコード回路34のデコード結果に基づいて、半導体装置30内の各種回路の動作タイミング信号を生成する。クロック入力回路35は、外部からクロック信号CK、/CKを入力する。DLL回路37は、外部と同期して高速にデータの入出力が行えるように外部から与えられたクロックに同期したクロック信号を生成する。モードレジスタ38は、外部からコマンドによって設定可能なレジスタであり、モードレジスタ38に設定される値によって内部の動作を制御する。カラムデコーダ39は、アドレス信号のうち、カラムアドレスをデコードし、メモリセルアレイの複数のビット線図2では図示省略の中からアクセスするメモリセルのビット線を選択する。リフレッシュ制御回路40は、リフレッシュを行うロウアドレスを指定する。メモリセルアレイ41は、カラムデコーダ39によって選択される複数のビット線図示せずとロウデコーダ42によって選択される複数のワード線図示せずが交差する方向に配線されており、この交点に対応して複数のメモリセル図示せずがマトリクス状に配置されている。このメモリセルアレイ41内部の構成については、後で詳しく説明する。ロウデコーダ42は、ロウアドレスをデコーダし、メモリセルアレイ41のワード線を選択する。SA制御回路43は、メモリセルアレイ41の内部に含まれるセンスアンプ図示せずの動作を制御する。FIFO回路44は、リードコマンド実行時には、メモリセルアレイ41から並列に読出した複数のビットのデータをシリアルデータに変換してデータ入出力回路45へ出力する。また、ライトコマンド実行時には、DQ端子からデータ入出力回路45を介してシリアルに入力したデータを並列データに変換してメモリセルアレイ41へ書込みデータとして送る。データ入出力回路45は、FIFO回路44と外部データ入出力端子であるDQ端子との間でデータの入出力を行う。なお、FIFO回路44とデータ入出力回路45には、DLL回路37からクロックが供給されており、外部の装置との間でクロックに同期して高速にデータの入出力が行えるように制御している。内部電源発生回路46は、外部電源端子VDD、VSSから供給される電源を使って、内部の動作に必要な電源を生成する。内部電源発生回路46が生成する電源のうち、主なものを説明しておく。VARYは、SA制御回路43へ供給され、ビット線のハイレベルを駆動する電源である。ワード線ライト電圧VWLW、ワード線リード電圧VWLR、ワード線プリチャージ電圧VWLP、ワード線スタンバイ電圧VWLSは、それぞれ、ロウデコーダ42に供給され、ワード線を駆動する電源となる電圧である。図3は、第1の実施形態によるメモリセル領域周辺の回路配置図である。図3には、図2におけるメモリセルアレイ41内の破線で示す領域60の内部の回路配置を示している。図2のメモリセルアレイ41の内部には、図3に示すセル領域61がマトリクス状に多数配置されており、図3は、そのマトリクス状に多数配置されたセル領域61の内、一つのセル領域61-1とその周辺の回路配置を示す。セル領域61-1の上下には、それぞれサブワードドライバSWDを配置する領域であるSWD領域62-1、62-2が設けられている。SWD領域62-1、62-2に設けられたサブワードドライバSWDからは、サブワード線WLが交互にセル領域61-1へ配線されている。また、SWD領域62-1に設けられたサブワードドライバSWDが駆動するワード線WLは、SWD領域62-1を介してセル領域61-1と隣接する別のセル領域61-2へも配線されている。同様に、SWD領域62-2のサブワードドライバSWDが駆動するワード線WLは、セル領域61-3へも配線されている。セル領域61-1の左右には、それぞれセンスアンプSAを配置する領域であるSA領域63-1、63-2が設けられている。SA領域63-1、63-2に設けられたセンスアンプSAからは、ビット線BLが交互にセル領域61-1へ配線されている。また、SA領域63-1に設けられたセンスアンプSAからは、SA領域63-1を介してセル領域61-1と隣接する別のセル領域61-4にも別のビット線が配線されている。同様に、SA領域63-2のセンスアンプSAからは、セル領域61-5にも別のビット線BLAが配線されている。セル領域61-1の内部には、各ビット線BLと各ワード線WLとの交点に対応して複数のメモリセル66がマトリクス状に配置されている。図3における1個のメモリセル66の内部の回路を図4aに示す。図4aにおいて、ビット線BLと電源ノードであるVSSとの間には、アノードがビット線BLに、カソードが電源ノードVSSに接続されたサイリスタが設けられている。サイリスタは、エミッタがカソードに、ベースがフローティングボディFBに、コレクタが寄生抵抗r1を介して領域FNに接続されたNPNトランジスタQ1と、エミッタが寄生抵抗r3を介してアノードに、ベースが領域FNに、コレクタが寄生抵抗r2を介してフローティングボディFBに接続されたPNPトランジスタQ2を備えている。また、フローティングボディFBとワード線WLとの間には、キャパシタC1が設けられている。なお、図4bには、図1、図3等に使用しているメモリセル66の簡略化した回路図記号を示す。すなわち、図4のメモリセル66は、1個のサイリスタと1個のキャパシタC1を含んでいるが、MOSトランジスタは含まれていない。図5は、メモリセル66のフローティングボディFBVSS間図4aのトランジスタQ1のベースエミッタ間のPNダイオードの順方向特性を示すグラフである。図5abの横軸VFBは、共に、フローティングボティFBのVSSに対する電圧である。図5aでは、縦軸の電流値をリニア表示し、図5bでは、縦軸の電流値を指数表示している。図5に示すとおり、フローティングボディFBVSS間のPNダイオードの順方向に流れる電流値は、VFB、すなわち順方向電圧に指数関数的に依存する。図5に示す例では、ダイオードの順方向電圧がVBIビルトインポテンシャルの電圧では、10nAの電流が流れる。図6は、第1の実施形態におけるメモリセル領域の一例を示す平面図である。図6に図示する平面は、図3に符号69の破線で示す領域内の平面図である。また、図6のA-A断面を矢印の方から見た断面図を図7に示す。図7において、P型半導体基板1の主表面にN型カソード2とP-ボディー3の拡散層4がその順番に積層して設けられている。拡散層4の表面からはSTIシャロートレンチアイソレーション6がくさび状に設けられ、N型カソード2にまで達している。各メモリセル間はこのSTI6によって区画されている。また、各STI6の底面にはP型半導体基板1とN型カソード2に接して埋め込みメタル5が設けられている。N型カソード2は、埋め込みメタル5を通して電気的に接続され各メモリセル共通の電源ノードとなっている。STIによって仕切られたメモリセル毎のP-ボディー3の表面の中央には拡散層4の表面からリセス7がくさび状に設けられている。メモリセル毎にリセス7により二つに分けられたP-ボディー3の片側の表面には、N型拡散層8とP型拡散層であるP型アノード9がその順番に積層されている。P型アノード9を含む拡散層4の表面には層間膜10が設けられ全面を覆っている。P型アノード9の表面の層間膜10にはビット線コンタクト11が設けられ、P型アノード9はビット線コンタクト11を介して層間膜10の上層に設けられたビット線12に接続されている。ビット線12の側面と上面は窒化膜であるサイドウォール13により覆われている。また、リセス7によってN型拡散層8、P型アノード9と隔てて設けられたP-ボディー3のもう片側の表面には層間膜10を貫通して容量コンタクト14が設けられ、ビット線12より上層に設けられたキャパシタの下部電極15へと接続されている。さらに下部電極15の上層には容量膜16を挟んでワード線17がメモリセル構造の最上層の配線層として設けられている。メモリセルは、P型アノード9、N型拡散層8、P-ボディー3、N型カソード2からなるサイリスタのP型アノード9がビット線コンタクト11を介してビット線12に接続され、サイリスタのN型カソード2は電源ノードとなる。また、N型カソード2及び、または埋め込みメタル5は図示しない外部電源端子VSSに接続されている。さらに、サイリスタのP-ボディー3は容量コンタクト14を介して下部電極15、容量膜16、ワード線17からなるキャパシタを介してワード線17に接続されている。さらに、リセス7を設け、リセス7によって、容量コンタクト14へ接続されたP-ボディー3から分離された領域にP型アノード9及びN型拡散層8を形成している。図6、図7に図示するとおり、メモリセルには寄生トランジスタを含めてMOSトランジスタを用いていない。従って、GIDL電流等メモリセルにMOSトランジスタを用いることにより生じる問題は発生しない。さらに、キャパシタは容量コンタクト14を介してメモリ素子であるサイリスタと電気的に接続されているが、キャパシタとメモリ素子であるサイリスタはそれぞれ独立して設けられている。したがって、メモリ素子の各半導体領域の不純物濃度等を最適化してもそれがキャパシタの特性に影響を与えることはない。また、キャパシタの容量は、メモリ素子の特性に影響を与えることなく必要にして十分な容量を設けることができる。なお、非特許文献1にも記述されているようにMOSトランジスタの寄生容量をセル容量とした図23aの従来のサイリスタメモリの場合、30nmプロセス以下で、ボディー節点FBNMOSトランジスタのバックバイアスとゲートとの間のセル容量値は、10aFアトファラッド:1E-18から50aF程度であり、非常に小さい。将来プロセスが微細化すると、ボディー節点FBとゲートとの間の面積が小さくなり、更にセル容量が小さくなる。このため微小なセルリーク電流があるとすぐにリフレッシュ特性が悪化する。ちなみにDRAMのセル容量は25fFフェムトファラッド:1E-15程度で、このNMOSトランジスタの寄生容量よりも約3桁大きい。ホールや電子などのキャリアの電荷は0.16aCアトクーロンであるので、例えばセル容量が16aFの場合は、キャリア1個のリークでボディー節点FBのレベルが10mVも変動する。書込み動作後のボディー節点FBのレベルに対し、0.5V以上変動すると読出し不良になると仮定すると、わずか50個のキャリアのリークで読出し不良やリフレッシュの不良が発生する。50個程度の少ないキャリアがリークする時間は確率的な揺らぎで、毎回大きく変動する。50個では1σシグマ:標準偏差は約14の揺らぎに相当し、この値はリークする時間の揺らぎにほぼ一致する。この揺らぎの確率はポアソン分布で正確に計算できる。従って、リフレッシュの不再現性が著しく発生し、リフレッシュ不良ビットのリダンダンシ救済や、選別が困難である。この問題を対策するにはセル容量を大きくして、リフレッシュの不良に至るキャリアのリーク個数を多くするしかない。発明者の計算ではそのキャリアの個数が約1000個以上必要と見積もっている。すなわち、セル容量は約0.32fF=0.16aC×1000個/0.5V以上必要である。図7に示すデバイス構造例では、コンケーブ型電極15が王冠型でその内側が容量のキャパシタ構造とした例であるが、DRAMのキャパシタのプロセス工程と同じプロセス工程で作成できる。DRAMのキャパシタ構造には各種の構造があり、どんな構造でも適用可能である。一般的にDRAMではセルリーク電流値と必要なリフレッシュ特性との積にて、約20fF以上の容量が必要とされており、そのセル容量確保のため近年微細化が困難になっている。一方本発明の半導体記憶装置ではセルリーク電流値は上記のように大幅に改善できるため、DRAMと同値のリフレッシュ特性の場合、セル容量を小さくしても良い。もしセルリーク電流をDRAMよりも2桁以上削減できた場合は、上述したように0.32fF程度まで許容可能である。また、キャパシタの容量値そのものはDRAMと比べると原理的に小さくすることが可能である。すなわち、セルデータの読出し時には、ワード線とビット線の選択によりメモリ素子であるサイリスタが能動素子として動作しビット線を駆動する。従って、単にメモリセルの容量についてスイッチを介して読出すに過ぎないDRAMと比較すれば、原理的に容量を小さくすることが可能である。また、メモリ素子は単に3つのPN接合を備えていればよく、MOSトランジスタの様に半導体基板の表面を用いなくとも能動素子として機能させることが可能であるので、メモリ素子を図7に示すように半導体基板に対して縦型に設けることによりセル面積の縮小化が容易である。サイリスタメモリセルの動作原理図4aの回路図を参照し、サイリスタメモリのセルの動作原理の概要を説明する。FB節点の電圧をセルキャパシタの容量を介して低い電圧から上昇させて行った場合に、FB節点P型領域とカソードVSSN型領域との間の電圧が、そのPN接合のビルトインポテンシャルVBIの電圧付近まで達すると、FB節点からカソードVSSへダイオードの順方向電流が流れ始める。この電流はNPNバイポーラトランジスタQ1のベースエミッタ間電流と等価である。ビット線BLアノードが十分高い電圧のときにFB節点の電圧をセルキャパシタの容量を介して上昇させていくと、電圧VBI付近まで達した時に、NPNバイポーラトランジスタQ1が弱くオンして節点FNが低いレベルに低下して行き、それによりPNPバイポーラトランジスタQ2がオンしてFB節点を更に高い電圧まで持ち上げる。その結果NPNバイポーラトランジスタQ1がより強くオンして、サイリスタメモリセルのアノードBLとカソードVSSが導通状態になる。サイリスタメモリのセルが一度導通状態になると、ビット線BLアノードに十分高い電圧が印加されている限り、セルキャパシタの容量を介してFB節点にカップリング電圧を与えても導通状態を保持する。サイリスタメモリのセルの非導通化は、アノードBLとカソードVSS電位差を電圧VBI以下の小さな電位差にすることによって行われる。ビット線BLを電圧VBI以下にすると、FB節点はPN接合のリーク電流により電圧VBI以下まで下がって行く。その結果NPNバイポーラトランジスタQ1がオフするため、サイリスタメモリのセルのアノードBLとカソードVSSが非導通状態になる。ビット線BLアノードが電圧VBI以下の十分低い電圧のときにFB節点の電圧を上昇させてもNPNバイポーラトランジスタQ1及びPNPバイポーラトランジスタQ2はオフした状態を保つため、サイリスタメモリセルのアノードBLとカソードVSSは常に導通することはない。図1は、第1の実施形態におけるセンスアンプSA及びその周辺回路の回路図である。センスアンプSAにはセル領域からビット線BLが接続され、隣接する別のセル領域Aからはビット線BLAが接続されている。N型トランジスタN1のソースドレインの一方はビット線BLに接続され、ソースドレインの他方はビット線ドライブ電源信号VBLPに接続されている。また、ゲートはビット線ドライブ制御信号BLDISに接続されている。ビット線ドライブ電源信号VBLPは、SA制御回路43図2参照に含まれるビット線ドライブ電源回路55から出力される電源信号である。ビット線ドライブ電源回路55は、タイミングジェネレータ36が出力する制御信号VBLPCにより、電源VARY又は電源VSSをビット線ドライブ電源信号VBLPとして出力する。また、N型トランジスタN1と同様にビット線BLAにはN型トランジスタN1Aが設けられている。N型トランジスタN1、N1Aは、それぞれ、ビット線BL、BLAの電圧をセンスアンプSAが保持するデータに係わらず、電源VARY又は電源VSSに固定する。ビット線BLには、N型トランジスタN2のソースドレインの一方が接続され、ソースドレインの他方には反転センスアンプビット線BLSABが、ゲートには制御信号TGRが接続されている。制御信号TGRは、ビット線BLのデータの読出し動作時に活性化されハイレベルとなる信号で、読出し動作時にN型トランジスタN2を介してビット線BLは反転センスアンプビット線BLSABに接続される。同様に、ビット線BLAと反転センスアンプビット線BLSABとの間にはN型トランジスタN2Aが設けられ、N型トランジスタN2Aのゲートには制御信号TGRAが接続されている。また、ビット線BLには、N型トランジスタN3のソースドレインの一方が接続され、ソースドレインの他方には非反転センスアンプビット線BLSATが、ゲートには制御信号TGWが接続されている。制御信号TGWは、書込み動作時にビット線BLをセンスアンプSAのデータに基づいて駆動するときに活性化されハイレベルとなる信号で、書込み動作時にN型トランジスタN3を介してビット線BLは非反転センスアンプビット線BLSATに接続される。同様に、ビット線BLAと非反転センスアンプビット線BLSATとの間にはN型トランジスタN3Aが設けられ、N型トランジスタN3Aのゲートには制御信号TGWAが接続されている。反転センスアンプビット線BLSABと非反転センスアンプビット線BLSATとの間にはフリップフロップF.F.が設けられ、反転センスアンプビット線BLSABと非反転センスアンプビット線BLSATとの電位差を増幅する。フリップフロップF.F.はP型トランジスタP3、P4及びN型トランジスタN4、N5を備えている。また、フリップフロップF.F.にはP型トランジスタの電源としてSAPが、N型トランジスタの電源としてSANが接続されている。電源SAPとSANはフリップフロップF.F.の動作が必要なときにだけ活性化する。活性化するときの電源SAPは電源VARYと同電位であり、電源SANは電源VSSと同電位である。この電源SAPとSANの電圧、及び電源VARYの電圧によりビット線BLの最大振幅が決まる。不活性のときの電源SAPは電源VSSと同電位であり、電源SANは電源VARYと同電位である。N型トランジスタN6は、反転センスアンプビット線BLSABと反転IO線IOBとを接続するスイッチであり、N型トランジスタN7は、非反転センスアンプビット線BLSATと非反転IO線IOTとを接続するスイッチである。N型トランジスタN6とN7は共にカラム選択信号YSにより導通非導通が制御される。メモリセルアレイの外部からデータを書込むときや、メモリセルアレイのデータを外部に読出すときは、このN型トランジスタN6とN7を介してセンスアンプSAの反転センスアンプビット線BLSABと反転IO線IOB及び非反転センスアンプビット線BLSATと非反転IO線IOTが接続され、リードライトデータの入出力を行う。P型トランジスタP2が非反転センスアンプビット線BLSATとビット線判定基準電源VBLREFとの間に接続されている。P型トランジスタP2のゲートには制御信号ACTBが接続されている。制御信号ACTBは読出し動作時に活性化してロウレベルになる。なお、N型トランジスタN1、N2、N3、N1A、N2A、N3Aには、周囲の他のトランジスタより高耐圧の厚膜トランジスタが用いられる。なお、上記N型トランジスタ、P型トランジスタには、好ましくは、NMOSトランジスタ、PMOSトランジスタを用いることができる。第1の実施形態の動作:メモリセルへの書込み動作次に第1の実施形態の動作について説明する。図8は第1の実施形態のメモリセル書込み波形図である。図1と図8を参照してメモリセル66への書込み動作から説明する。図8においてタイミングTW1まではスタンバイ状態、すなわちビット線、ワード線が共に非選択の状態である。この状態では、ビット線ドライブ電源信号VBLPがVSSレベル、ビット線ドライブ制御信号BLDISがハイレベル、制御信号TGR、TGWがいずれもロウレベルとなり、ビット線BLはセンスアンプSAの非反転センスアンプビット線BLSAT、反転センスアンプビット線BLSABから切り離されてロウレベルVSSに固定される。また、センスアンプSAのフリップフロップF.F.のP型トランジスタの電源SAPにVARY電圧が、N型トランジスタの電源SANにはVSS電圧が供給されフリップフロップF.F.が活性化されており、制御信号ACTBは非活性化レベルのハイレベルである。この状態では、フリップフロップF.F.は予めIO線IOT、IOBから入力した書込みデータを保持している。従ってこのときの非反転センスアンプビット線BLSATの電圧は、書込みデータがハイレベルである場合は電圧VARYと同電位、書込みデータがロウレベルである場合は電圧VSSと同電位である。また、ワード線は非選択レベルのワード線スタンバイ電圧VWLSに固定されている。このとき、メモリ素子サイリスタのFB節点図4a参照。図7のP-ボディー3に相当はメモリセルが保持しているデータの論理レベルによりVHまたはVLの電位にある。VHはVLより高い電位にあるが、電圧VBIより低い電位である。タイミングTW1になるとビット線ドライブ電源回路55はビット線ドライブ電源信号VBLPを電圧VSSから電圧VARYに立ち上げる。ビット線ドライブ制御信号BLDISはハイレベルを維持しているので、ビット線BLの電圧も電圧VSSから電圧VARYに立ち上がる。この段階では、ビット線BLの電圧がハイレベルのVARYまで上昇しても、ワード線WLの電圧がスタンバイ電圧VWLSを維持しているので、FB節点の電圧はタイミングTW1以前の電圧を維持したままであり、メモリ素子は動作することはない。次にタイミングTW2になるとサブワードドライバSWDはワード線WLの電圧をワード線ライト電圧VWLWまで上昇させる。これに伴いセルキャパシタの容量を介してFB節点の電圧は、これまでメモリセルに保持していたデータがハイレベルVHの場合は電圧VBI以上まで、データがロウレベルVLの場合は電圧VBI付近まで、上昇する。センスアンプSAのフリップフロップF.F.に保持されている書込みデータに係わらず、ビット線BLがハイレベルVARYに駆動されているので、サイリスタが導通状態になる。サイリスタが導通状態になるとビット線BLの電圧は、N型トランジスタN1のオン抵抗及びビット線BLの抵抗分だけ若干低下する。またメモリセル66のFB節点図4a参照は、PNPバイポーラトランジスタQ2のオン抵抗や、FB節点とVSSカソードとの間のPN接合ダイオードの特性図5参照、及び寄生抵抗r1、r2、r3などとの比で決まる電圧VONのレベルになる。タイミングTW4で、ビット線ドライブ制御信号BLDISをハイレベルからロウレベルに立ち下げ、制御信号TGWをロウレベルからハイレベルに立ち上げる。このことでビット線BLは非反転センスアンプビット線BLSATと接続され、メモリセル66にハイレベルを書込む場合のビット線電圧BLHは電圧VARYが供給され続け、メモリセル66のサイリスタの導通状態が保持される。一方、メモリセルにロウレベルを書込む場合のビット線電圧BLLは電圧VSSの供給に切換わり、メモリセル66のサイリスタが非導通化し、メモリセルのFB節点の電圧FBLは、FB節点P型領域とカソードVSSN型領域との間のPN接合により電圧VBIまで高速にレベルが低下する。なお、ビット線ドライブ電源信号VBLPの電圧レベルは、タイミングTW4以降、再びビット線ドライブ制御信号BLDISをハイレベルに立ち上げるタイミングTW6までの間に電圧VSSまで立ち下げておく。タイミングTW5になると、サブワード線ドライバSWDはビット線の電圧をワード線ライト電圧VWLWとワード線スタンバイ電圧VWLSとの中間電圧であるワード線プリチャージ電圧VWLPまで引き下げる。メモリセルにハイレベルを書込む場合はビット線がハイレベルVARYを維持しており、メモリ素子であるサイリスタが導通状態であるので、ワード線の電圧がワード線プリチャージ電圧VWLPまで下がってもFB節点の電圧は電圧VONを維持する。一方、メモリセルに書込むデータがロウレベルであり、ビット線BLの電圧がタイミングTW4で電圧VSSまで立下がっている場合は、サイリスタはすでに非導通の状態となっているのでワード線の電圧の低下につれて、セルキャパシタの容量を介してFB節点の電圧は電圧VBIよりさらに低い電圧へと低下する。タイミングTW6では、制御信号TGWが立ち下がり、ビット線BLが非反転センスアンプビット線BLSATから切り離されると共に、ビット線ドライブ制御信号BLDISが立ち上がりビット線BLの電圧はビット線ドライブ電源信号VBLPの電圧レベルである電圧VSSに固定される。また、センスアンプSAのフリップフロップF.F.の電源SAPをロウレベルに、SANをハイレベルにして、フリップフロップF.F.を不活性化する。したがってタイミングTW6以降では非反転センスアンプビット線BLSATはフローティング状態となる。メモリセルへの書込みデータがハイレベルであった場合には、ビット線BLの電圧がVSSへ低下する事に伴って、サイリスタであるメモリ素子の導通状態は終了し、FB節点のレベルも電圧VBIまで高速に低下する。一方、メモリセルへの書込みデータがロウレベルであった場合は、ビット線BLの電圧はロウレベルVSSを維持するのでメモリセルの状態に変化は起きない。タイミングTW7ではワード線WLの電圧をワード線プリチャージ電圧VWLPからワード線スタンバイ電圧VWLSまで引き下げる。メモリ素子であるサイリスタは非導通状態となっているので、セルキャパシタの容量を介してFB節点の電圧も低下する。メモリセルへの書込みデータがハイレベルであった場合には電圧VHまで低下し、書込みデータがロウレベルであった場合にはさらに低い電圧VLまで低下する。このVHとVLとの電位差がメモリセルに書きこまれたデータとしてFB節点に保持される。上記の説明から理解できるように、書込み動作ではビット線BLの電圧がVSSへ低下する事に伴ってメモリ素子が非導通化した後、FB節点はセルキャパシタの容量を介してワード線WLの電圧変化量のカップリングを受けるため、書込み動作後のFB節点の電圧は、書込みデータがハイレベル、ロウレベルの時にそれぞれ、VH=VBI-ΔVP式1VL=VBI-ΔVW式2である。ΔVPは、ワード線プリチャージ電圧VWLPとワード線スタンバイ電圧VWLSとの差電位であり、またΔVWは、ワード線ライト電圧VWLWとワード線スタンバイ電圧VWLSとの差電位である。厳密に言えば、書込みの各タイミング設定によって書込み後のFB節点レベルは式1、式2から若干異なる場合もある。例えば、上記書込みタイミングにおいて、タイミングTW4からタイミングTW5までの期間を短く設定していればメモリセルにロウレベルを書込んだ場合のFBLの電位はほぼ正確にVLレベルとなるが、タイミングTW4からタイミングTW5までの期間を長く設定するとタイミングTW5の直前のFBLレベルが図5に示した特性に従って電圧VBIよりも低くなるので、その分、書込み動作後のFBLレベルが式2よりも低くなる。本明細書において、VH、VLのレベルはそれぞれ式1、式2の計算式の値と定義する。また、ビルトインポテンシャル電圧VBIには温度依存性があり、低温側で電圧VBIは高くなり、高温側で電圧VBIは低くなるという特性を持っている。これに伴って、電圧VH、VLも低温側で高くなり、高温側で低くなる。メモリセルの読出し動作図9は第1の実施形態のメモリセル読出し波形図である。図1と図9を参照してメモリセルへの読出し動作について説明する。タイミングTR1まではスタンバイ状態、すなわちビット線、ワード線が共に非選択の状態である。この状態では、ビット線ドライブ電源信号VBLPがVSSレベル、ビット線ドライブ制御信号BLDISがハイレベル、制御信号TGR、TGWがいずれもロウレベルとなり、ビット線BLはセンスアンプSAの非反転センスアンプビット線BLSAT、反転センスアンプビット線BLSABから切り離されてトランジスタN1によりロウレベルVSSに固定される。また、センスアンプSAのフリップフロップF.F.のP型トランジスタの電源SAPはロウレベル、N型トランジスタの電源SANはハイレベルで、フリップフロップF.F.は不活性の状態であり、非反転センスアンプビット線BLSAT、反転センスアンプビット線BLSABはいずれもフローティングの状態である。なお、制御信号ACTBも非活性化レベルのハイレベルである。また、メモリセルのFB節点はメモリセルが保持しているデータによってVHまたはVL電圧にあるものとする。タイミングTR1になるとビット線ドライブ電源回路55はビット線ドライブ電源信号VBLPを電圧VSSから電圧VARYに立ち上げる。ビット線ドライブ制御信号BLDISはハイレベルを維持しているので、ビット線BLは、ビット線ドライブ電源信号VBLPが出力する電圧により、電圧VSSから電圧VARYに立ち上がる。同時に、制御信号TGRがハイレベルとなり活性化して反転センスアンプビット線BLSABは、ビット線BLと接続されるので、反転センスアンプビット線BLSABの電圧も電圧VARYまで上昇する。また、制御信号ACTBがロウレベルに立ち下がり活性化するので、非反転センスアンプビット線BLSATの電圧は、ビット線リファレンス電圧VBLREFに等しくなる。タイミングTR2では、サブワードドライバSWDがワード線WLの電圧をワード線リード電圧VWLRまで上昇させる。ワード線リード電圧VWLRは、ワード線ライト電圧VWLWより低くワード線プリチャージ電圧VWLPより高い電圧である。タイミングTR2でワード線の電圧がワード線リード電圧VWLRまで立ち上がることによってメモリセルのキャパシタの容量を介してFB節点の電圧も引き上げられる。メモリセルがハイレベルを保持しておりFB節点の電圧がVHレベルにあった場合は、ワード線の立ち上げによってFB節点の電圧はメモリ素子サイリスタが導通状態になる電圧VBIまで上昇し、メモリ素子は導通状態になる。一方、メモリセルがロウレベルを保持しておりFB節点の電圧がVLレベルにあった場合は、ワード線の立ち上げによってFB節点の電圧は上昇するもののメモリ素子サイリスタが導通状態になる電圧VBIまでは上昇しない。従ってメモリ素子は導通状態にならない。タイミングTR3ではビット線ドライブ制御信号BLDISをロウレベルに立ち下げ、ビット線BLを電圧VARYに固定していた状態から開放する。反転センスアンプビット線BLSABはN型トランジスタN2を介してビット線BLに接続されているのでメモリセルのメモリ素子サイリスタが導通している場合はビット線BL、反転センスアンプビット線BLSABの電圧は徐々に低下していく。一方、メモリ素子サイリスタが導通していない場合は電流が流れるルートがないのでビット線BL、反転センスアンプビット線BLSABの電圧は電圧VARYを保持する。なお、非反転センスアンプビット線BLSATはP型トランジスタP2を介してビット線リファレンス電圧VBLREFを維持する。また、ビット線ドライブ電源信号VBLPの電圧レベルは、タイミングTR3以降、再びビット線ドライブ制御信号BLDISをハイレベルに立ち上げるタイミングTR7までの間に電圧VARYから電圧VSSに立ち下げておく。タイミングTR4では制御信号TGRをロウレベルに立ち下げ、ビット線BLと反転センスアンプビット線BLSABとの接続を切り離す。同時に読出し制御信号ACTBをハイレベルに立ち上げ、非反転センスアンプビット線BLSATをビット線リファレンス電圧VBLREFから切り離す。続くタイミングTR5ではセンスアンプSAのフリップフロップF.F.のP型トランジスタの電源SAPをハイレベルVARYに、N型トランジスタの電源SANをロウレベルVSSに設定し、フリップフロップF.F.を活性化してフリップフロップF.F.により非反転センスアンプビット線BLSATと反転センスアンプビット線BLSABとの電位差の増幅を開始する。ここで、メモリセルがハイレベルを保持していてワード線の立ち上げによってメモリ素子が導通した場合には、反転センスアンプビット線BLSABの電圧が基準電圧VBLREF以下の電圧まで低下しているので、非反転センスアンプビット線BLSATがハイレベルに、反転センスアンプビット線BLSABがロウレベルに増幅される。一方、メモリセルがロウレベルを保持していてワード線の立ち上げによってもメモリ素子が導通しない場合には反転センスアンプビット線BLSABの電圧は電圧VARYを保持しているので、非反転センスアンプビット線BLSATがロウレベルに、反転センスアンプビット線BLSABがハイレベルに増幅される。タイミングTR6では、サブワードドライバSWDはワード線の電圧をワード線リード電圧VWLRからワード線プリチャージ電圧VWLPまで引き下げる。メモリセルがハイレベルを保持していた場合はビット線BLの電圧は徐々に低下しつつあるもののまだメモリ素子サイリスタは導通しておりPNPトランジスタQ2図4a参照がオンしているのでFB節点の電圧はビルトインポテンシャル電圧VBI以上の電圧を維持する。一方、メモリセルがロウレベルを保持していた場合はメモリ素子サイリスタは導通していないのでメモリセルのキャパシタによる容量を介してワード線の電圧低下につれてFB節点の電圧も低下する。タイミングTR7では、ビット線ドライブ制御信号BLDISを立ち上げ、ビット線BLの電圧をロウレベルVSSに固定する。メモリセルがハイレベルを保持していた場合、メモリ素子サイリスタは非導通状態となり、FB節点のレベルは電圧VBIまで高速に低下する。一方、メモリセルがロウレベルを保持していた場合にはメモリ素子は非導通状態を維持するのでFB節点の電圧は変化しない。タイミングTR8ではサブワードドライバSWDはワード線の電圧をワード線プリチャージ電圧VWLPからワード線スタンバイ電圧VWLSまで引き下げる。メモリ素子サイリスタは非導通状態となっているので、セルキャパシタの容量を介してFB節点の電圧も低下する。メモリセルへの書込みデータがハイレベルであった場合には式1の電圧、すなわち電圧VHまで低下し、書込みデータがロウレベルであった場合にはタイミングTR1より以前の電圧である電圧VLまで低下する。すなわち、読出し動作前のメモリセルのデータは読出し動作を行っても保持されている。第1の実施形態による効果第1の実施形態による半導体装置では、メモリセルに対するデータの書込み時において、書込みデータがハイレベルであるかロウレベルであるか否かによらず、必ず、メモリセルを導通させてから、書込みデータに基づく書込みを行っている。この動作により、書込み以前にFB節点に保持されていたデータの論理レベルに係わらず、書込み動作後のFB節点の電圧レベルを書込みデータに基づく、安定した電圧レベルに設定することができる。第1の実施形態による書込みデータの如何に関わらず、必ず、メモリセルを導通させてから、書込みデータに基づく書込みを行うことによる効果を説明するため、ここで本願発明者らが、本願発明以前に検討した先行開発技術である参考例について説明する。この参考例は、少なくとも本願発明の出願以前には未公開である。この参考例では、メモリセルの構造は図6、図7に示す第1の実施形態と同一である。また、周辺の回路構成も第1の実施形態とほぼ同様な回路を用いることが出来るが、メモリセルへのデータ書込みにおいて、書込みデータの如何に関わらず、必ずメモリセルを導通させてから、書込みデータに基づく書込みを行う制御を行っていない。図25は、この参考例の書込み動作波形図である。この参考例では、図25に示すとおり、書込みの最初のタイミングTW11において、ビット線ドライブ制御信号BLDISを立ち下げてビット線BLをVSSに固定されていた状態を解除すると同時に制御信号TGWを立ち上げて、センスアンプ回路SAのフリップフロップF.F.が保持している書込みデータによりビット線BLを駆動している。従って、メモリセルにハイレベルを書込む場合は、ビット線BLの電圧は、電圧VARYまで上昇するが、メモリセルにロウレベルを書込む場合は、ビット線の電圧は、電圧VSSを維持したままである。図25のサイクル1のタイミングTW11~TW71では、ロウレベルを保持していたメモリセルにハイレベルを書込むサイクルであり、ビット線BL、ワード線WL、FB節点の電位は、図8に示す第1の実施形態におけるメモリセルにハイレベルを書込む場合のタイミングTW1~TW7におけるビット線BL、ワード線WL、FB節点の電位と同一である。次に、図25のサイクル2のタイミングTW12~TW72では、ハイレベルを保持していたメモリセルにロウレベルを書込んでいる。このタイミングTW12~TW72と図8に示す第1の実施形態におけるメモリセルにロウレベルを書込む場合のタイミングTW1~TW7と比較すると、タイミングTW12では、ビット線BLにハイレベルを印加しておらず、メモリセルを導通させる制御を行っていない。サイクル2の書込みサイクル期間中ビット線BLはロウレベルを維持している。この場合、タイミングTW22でワード線の電圧をVWLWまで引き上げると、FB節点の電圧は電圧VBIを超える電圧レベルとなるが、メモリセルのNPNトランジスタQ1のベースエミッタ間の寄生PNタイオードの順方向リーク電流により、FB節点のレベルは電圧VBIまで高速に低下する。図5abを用いて説明したように、ダイオードに流れる電流は順方向のバイアス電圧に指数関数的に依存し、順方向バイアス電圧がVBIレベルを超えると急激に大きな電流が流れる。従って、サイリスタが非導通状態の時にFB節点が電圧VBIを超えていると、FB節点の電圧は高速に電圧VBI付近まで低下することになる。オーダー的には、図4aにおいて、C1の容量値が5fF、ダイオード電流が10nAの場合、5nsで10mVの電圧低下である。10nA×5ns5fF=10mV順方向バイアスがVBIレベル以下だと寄生PNタイオードに流れる電流は急激に小さな電流値になるが、電流が完全にゼロになるわけではないので、サイリスタが非導通状態の時に長い時間放置するとFB節点はVBIレベルよりも次第に低いレベルに低下していく。もし極めて長い時間放置するとFB節点はVSSレベル近くまで低下することになる。図25のサイクル2において、タイミングTW22でFB節点のレベルが電圧VBIまで高速に低下した後、タイミングTW52の直前では、FB節点はVBIレベルよりもΔVD1だけ低いレベルになっている。タイミングTW52及びタイミングTW72でワード線WLを合計ΔVWの電圧幅で低下させる制御を行うため、ロウレベル書込み後のFBLのレベルは正確には、VBI-ΔVW-ΔVD1=VL-ΔVD1である。サイクル3で再度メモリセルにロウレベルの書込みを行っているが、タイミングTW23でワード線WLをワード線スタンバイ電圧VWLSからワード線ライト電圧VWLWに上げる制御を行った時、FB節点の電圧はVBI-ΔVD1レベルとなる。そしてタイミングTW23からタイミングTW53の期間にFB節点のレベルは更に低下し、タイミングTW53ではVBL-ΔVD2まで低下する。従ってサイクル3直後のFB節点のレベルはVL-ΔVD2であり、サイクル2直後の電圧よりも低い電圧となるVL-ΔVD2<VL-ΔVD1。サイクル3後さらにセルLow書込みを複数回行うとし、その時セル書込み動作後のFB節点レベルは更に低下していく。サイクル4の直前では、FB節点レベルはVL-ΔVDNまで低下しているVL-ΔVDN<VL-ΔVD2。サイクル4ではロウレベルを保持しているメモリセルのデータをハイレベルに書き換える動作を行っている。タイミングTW14でビット線BLHをVARYまで上げた後、タイミングTW24でワード線WLをワード線スタンバイ電圧VWLSからワード線ライト電圧VWLWに上げる制御を行っている。タイミングTW24直後のFB節点のレベルはVBI-ΔVDNであり、NPNバイポーラトランジスタQ1のオン能力が非常に低く、サイリスタが導通化するまで長い時間が必要になる。この例ではサイリスタが導通化するのはタイミングTW54直前となっている。タイミングTW54でワード線WLはワード線ライト電圧VWLWからワード線プリチャージ電圧VWLPに下げる制御を行うが、この時この波形例ではサイリスタが導通しているのでセルHighに書換えることができている。しかし、もしタイミングTW54のときにまだサイリスタが導通化していなければセルHighを書込めない、という不良が発生する。タイミングTW54でサイリスタが導通化するか、しないかは、ΔVDNのレベルすなわち直前の連続セルLow書込みサイクル回数や、NPNバイポーラトランジスタQ1の増幅率特性などに依存するが、いずれにせよ、図4aのサイリスタメモリにて図25に示すようなセル書込み動作波形でワード線WL、ビット線BLの制御を行うと、メモリセルに対して連続してロウレベル書込みを行うと、メモリセルに対して次にハイレベルを書込む場合のハイレベル書込みマージンが小さくなるという未解決の課題が残っていた。なお、図23a、bに記載するような従来のトリガ素子となるNMOSトランジスタM1を持つ、サイリスタメモリ及びFBCメモリでは、ワード線ライト電圧VWLWをM1のVT以上の電圧に設定すれば図25のサイクル4のセルLowをセルHighに書き換える動作において、NPNバイポーラトランジスタQ1に代わり、NMOSトランジスタM1がタイミングTW24の瞬間、確実にオンできるので、上記のような課題は生じない。上記未解決であった課題は、能動素子としてトリガ素子を設けないMOSトランジスタを用いないメモリセルを用いる場合の固有の課題であった。上記第1の実施形態では、書込みデータの如何に係わらず、メモリセルを導通させた後、ビット線の電圧レベルを書込みデータに応じた電圧レベルに設定して書込むことにより、連続してロウレベル書込みを行っても、書込み後のFB節点のレベルにΔVD1~ΔVDNの電圧低下の発生を無くすことができ、またタイミングTW4からTW5までの期間を適切な短い時間に設定することでセルロウレベル書込み後のFB節点のレベルをほぼ正確に式2の安定した電圧レベルにできるので、上記課題を解決することができる。[第2の実施形態]上記第1の実施形態では、メモリセルがサイリスタメモリである場合について、説明したが、フローティングボディにデータを記憶するメモリセルであれば、FBCメモリなどの他のタイプのメモリセルにも適用することができる。第2の実施形態は、メモリセルがFBCメモリである場合の実施形態である。図10に第2の実施形態のFBCメモリのメモリセルの回路図を示す。第1の実施形態のメモリセルの回路図である図4aと比較すると、図10では、バイポーラトランジスタQ1のコレクタがビット線BLに接続され、エミッタが電圧VSSに接地され、ベースがFB節点となり、容量C1の一端に接続されている。容量C1の他端がワード線WLに接続されているのは、第1の実施形態と同様である。また、図11に第2の実施形態のメモリセルの断面図を示す。図7に示す第1の実施形態のサイリスタメモリ66のメモリセルの断面図と比較すると、N型拡散層8とビット線コンタクトP型ポリシリコン11との間にP型アノードP型拡散層9が設けられておらず、N型拡散層8とビット線コンタクトP型ポリシリコン11が直接接続されている点が異なるだけである。また、メモリセル周辺の回路及び動作タイミングは第1の実施形態と実質同一の回路構成で、かつ、同一の動作タイミングで動作させることができるので、詳細な説明は省略する。メモリセルがFBCメモリであっても第1の実施形態と同一の効果が得られる。[第3の実施形態]第3の実施形態の構成図12は、第3の実施形態による半導体装置30A全体のブロック図である。図12において、図2に示す第1の実施形態による半導体装置30のブロック図と構成がほぼ同一である部分については同一の符号を付し、重複する説明は省略する。図12では、内部電源発生回路46Aは、ワード線ライト電圧VWLW、ワード線リード電圧VWLR、ワード線プリチャージ電圧VWLP、ワード線スタンバイ電圧VWLSに加えて、ワード線オーバーシュート電圧VWLHをロウデコーダ42Aに供給している。ロウデコーダ42Aは、ワード線ライト電圧VWLW、ワード線リード電圧VWLR、ワード線プリチャージ電圧VWLP、ワード線スタンバイ電圧VWLSに加えて、ワード線オーバーシュート電圧VWLHを用いてワード線WLを駆動する。また、タイミングジェネレータ36Aは、メモリセルに対する書込み動作時にワード線WLにワード線オーバーシュート電圧VWLHを印加するタイミング信号を生成する機能が第1の実施形態のタイミングジェネレータ36に付加されている。それ以外の構成については、第1の実施形態のブロック図である図2と同一である。また、センスアンプSA等のメモリセル周辺の詳細な回路構成についても、ワード線ドライバSWDがワード線オーバーシュート電圧VWLHをさらに用いてワード線WLを駆動する点を除いて、第1の実施形態と同一の回路を用いることができる。第3の実施形態の動作図13は、第3の実施形態におけるメモリセル書込み波形図である。図13において、図8に示す第1の実施形態のメモリセル書込み波形図と異なる点についてのみ説明を行い、図8に示す第1の実施形態と動作波形が変わらない部分については、重複する説明を省略する。図13において、タイミングTW2以前の動作タイミングについては、図8と同一である。タイミングTW2で、ワード線WLをワード線スタンバイ電圧VWLSからワード線オーバーシュート電圧VWLHに引き上げる制御を行う。ワード線オーバーシュート電圧VWLHは、ワード線ライト電圧VWLWよりもΔVHの電圧だけ高いレベルである。この時メモリセルにハイレベルを書込む場合、ロウレベルを書込む場合共にキャパシタC1のカップリングでFB節点の電圧が上昇する。特にタイミングTW1より以前にメモリセルがロウレベルを保持していた場合、すなわちFB節点がVLレベルであった場合でも、FB節点はタイミングTW2でVBIレベルよりもΔVHの電圧分高いレベルまで上昇するだけのカップリングを受け、高速にサイリスタが導通化する。タイミングTW3で、ワード線WLをワード線オーバーシュート電圧VWLHからワード線ライト電圧VWLWに下げる制御を行う。タイミングTW4以降は図8に示す第1の実施形態におけるメモリセル書込み波形図と同じである。第3の実施形態の効果第3の実施形態では、第1の実施形態と同様に、メモリセルにロウレベルの書込みを行う場合であってもセルをタイミングTW2からタイミングTW4の期間導通させることに加え、タイミングTW2でワード線をオーバーシュートさせるので、メモリセルにロウレベルが書込まれていた場合であっても、タイミングTW2で高速に導通化させることができる。このことで、ロウレベルを保持しているメモリセルについてデータをハイレベルに書き換える動作のマージンを非常に大きく拡大することができる。なお、メモリセルへのデータ書込みそのものは、ワード線オーバーシュート電圧VWLHからワード線ライト電圧に電圧を下げてから書込みを行っているので、書込み後にメモリセルのFB節点に保持される電圧VH、VLは、第1の実施形態と同様に、式1、式2であり、何ら変わることはない。なお、第3の実施形態は、第2の実施形態のFBCメモリに適用しても同等の効果が得られる。[第4の実施形態]第4の実施形態は、メモリセルに対して書込みを行う際にワード線にオーバーシュート電圧を印加する第3の実施形態において、DDRSDRAMDoubleDataRateSynchronousDRAM等の従来のDRAMと互換性のある動作をさせる場合に、消費電力を少なくする実施形態である。図14は、第4の実施形態によるDRAM仕様に互換性を持たせた場合のメモリセルアクセス動作波形図である。図14では、外部から入力されたACTコマンドに応答して、指定されたロウアドレスによりワード線WLを選択し、そのワード線WLにより選択されるメモリセルからセンスアンプSAのフリップフロップF.F.にデータを読出す。その後、READコマンドが入力された場合には、ACTコマンドによりセンスアンプSAのフリップフロップF.F.まで読出されたデータを指定されたカラムアドレスに基づいて外部に出力する。また、WRITEコマンドが入力された場合には、外部から入力されたデータにより指定されたカラムアドレスのセンスアンプSAのフリップフロップF.F.に保持されているデータを更新する。この段階では、センスアンプSAのフリップフロップF.F.に保持されているデータを更新するだけであり、メモリセルのデータそのものの更新は、PREコマンド実行時に行う。PREコマンド実行時には、センスアンプのフリップフロップF.F.に保持されているデータによりACTコマンドにより選択されていたロウアドレスに対応するメモリセルへデータを書込む。この間、ACTコマンドが入力されてからのメモリセル読出し動作においてタイミングTR5でセンスを行った後、READコマンド、WRITEコマンドが入力されている期間も含め、ACTコマンドにより選択されたワード線WLはワード線リード電圧VWLRのまま維持する。また、ビット線BLはフローティングにしておく。また、ACTコマンド実行時からPREコマンド実行時まで、ビット線ドライブ電源信号VBLPは、電圧VARYのまま固定しておく。PREコマンドが入力されてからのセル書込み動作では、タイミングTW1でビット線BLをフローティング状態から電圧VARYにドライブした後、タイミングTW2でワード線WLの電圧をACTコマンドにより選択されていたワード線についてワード線リード電圧VWLRからワード線オーバーシュート電圧VWLHに設定する。その後の動作は第3の実施形態の動作の図13のタイミングTW3以降の制御と全く同様に、ビット線BLの電圧をVSS、選択されていたワード線WLの電圧をワード線スタンバイ電圧VWLSへ戻す。この波形の例では、ACTコマンドによりメモリセルからロウレベルを読出し、WRITEコマンドでセンスアンプのフリップフロップF.F.のデータを反転し、PREコマンドでハイレベルをメモリセルに書込む場合のビット線BL、FB節点の波形を実線で記載しており、メモリセルからハイレベルを読出し、WRITEコマンドでセンスアンプのフリップフロップF.F.のデータを反転し、PREコマンドでロウレベルをメモリセルに書込む場合のビット線BLの波形を点線で記載している。図14の波形の例は、低温での動作を想定しており、ビルトインポテンシャルVBIが図9などの他の波形図よりも高い電圧となっている例であり、それに伴い、電圧VH及び電圧VLも他の波形図よりも高い電圧になっている。このためタイミングTR2でワード線をワード線スタンバイ電圧VWLSからワード線リード電圧VWLRに上げた時のFBLは、VSSよりもΔVDPだけ高い電圧になっており、FB節点とVSSカソード図4a参照間のPNダイオードには順方向電圧がかかる。ACTからPREの期間が極めて長い場合、FBLはPNダイオードの順方向電流によりほぼVSSレベルまで低下する。すなわち、その期間のFBLの電圧低下レベルはΔVDPである。この状態で、仮にPREコマンド入力後のタイミングTW2でワード線WLをワード線リード電圧VWLRからワード線ライト電圧VWLWまでしか上げなかったとすると、その時のFB節点のレベルはVBI-ΔVDPであり、メモリ素子サイリスタを確実に導通化させるには不十分なレベルである。一方、第4の実施形態では図14のタイミングTW2でワード線WLをワード線ライト電圧VWLWよりもΔVHの電圧分高いワード線オーバーシュート電圧VWLHまで上げている。この時、ΔVH>ΔVDPとなるようにΔVHの電圧を設定していればFB節点のレベルはVBIよりも高いレベルまで上昇するようカップリングを受けるので、十分大きなマージンを持ってメモリ素子サイリスタを確実に導通化することができる。第4の実施形態の効果第4の実施形態では、ビット線ドライブ電源信号VBLPは、ACTコマンド入力後に電圧VARYに設定してから次にPREコマンドが入力されるまで電圧VARYに維持し、また、ビット線BLの電圧は、ACTコマンド入力後に電圧VARYまで上げた後はビット線ドライブ制御信号BLDISを立ち下げてフローティング状態を次にPREコマンドが入力されるまで維持している。また、ワード線WLは、ACTコマンド入力後にワード線リード電圧VWLRに設定してから次にPREコマンドが入力されるまでワード線リード電圧VWLRを維持している。これらの制御により、単純に、外部から入力されたACTコマンドに応答して図9で示した読出し動作を行い、PREコマンドが入力されてから図13で示した書込み動作を行う方式に対して、ビット線ドライブ電源信号VBLPの動作回数、及びワード線WL、ビット線BLの充放電回数を減らすことができ、消費電流を削減することができる。また、タイミングTW2でワード線WLをワード線オーバーシュート電圧VWLHまで上げることで、低温の動作でも十分な書換え動作のマージンを確保することができる。[第5の実施形態]第5の実施形態は、メモリセルへの書込み時にワード線WLにワード線オーバーシュート電圧を印加する第3の実施形態において、リフレッシュ時の消費電力を低減する制御を行う実施形態である。図15は、第5の実施形態によるメモリセルのリフレッシュ動作波形図である。図15では、タイミングTR0で外部からREFリフレッシュコマンドが与えられた後、リフレッシュ制御回路40図12参照の指定するロウアドレスに基づいて指定されたワード線WLに接続されているメモリセルからデータをセンスアンプSAのF.F.に読出すセル読出しサイクル。その後直ぐに、センスアンプSAのF.F.により増幅されたデータをメモリセルに書き戻すセル書込みサイクル。図15に示すとおり、第5の実施形態では、リフレッシュ動作にて、セル読出しサイクルにおいて、ビット線ドライブ電源信号VBLPは、電圧VARYに設定した後、セル書込みサイクルにおいて書込みを始めるまで、電圧VARYを維持している。また、ワード線WLは、セル読出しサイクルにおいて、ワード線リード電圧VWLRに設定した後、セル書込みサイクルにおいて、ワード線オーバーシュート電圧VWLHを印加するまでワード線リード電圧VWLRを維持している。さらに、ビット線BLは、セル読出しサイクルにおいて、フローティングに設定した後、セル書込みサイクルにおいて、電圧VARYを印加するまで、フローティング状態を維持している。第5の実施形態の効果リフレッシュ動作において、単純に、図9で示した読出し動作を行い、続けて図13で示した書込み動作を行う方式に対して、上記の制御により、第5の実施形態では、リフレッシュ時のビット線ドライブ電源信号VBLPの動作回数、及びワード線WL、ビット線BLの充放電回数を減らすことができ、リフレッシュ動作での消費電流を削減することができる。[第6の実施形態]図16は、第6の実施形態による半導体装置30B全体のブロック図である。図16において、図2に示す第1の実施形態による半導体装置30のブロック図と構成がほぼ同一である部分については同一の符号を付し、重複する説明は省略する。図16では、内部電源発生回路46Bは、VARYR、VARYWと2通りの電源をセンスアンプ制御回路43Bに供給している。センスアンプ制御回路43Bは、リード動作時には、VARYRをセンスアンプ回路SAに電源として供給し、ライト動作時には、VARYWをセンスアンプ回路SAに電源として供給する。センスアンプ回路SAは、ビット線BLを駆動し、ビット線BLは、メモリセルの電源となるので、センスアンプ回路SAの電源電圧を変えることより、読出し動作時と書込み動作時のメモリセルに対する電源電圧を最適化することができる。また、内部電源発生回路46Bは、ワード線ライト電圧VWLW、ワード線リード電圧VWLR、ワード線プリチャージ電圧VWLP、ワード線スタンバイ電圧VWLSに加えて、ワード線オーバーシュート電圧VWLHをロウデコーダ42Bに供給している。ロウデコーダ42Bは、ワード線ライト電圧VWLW、ワード線リード電圧VWLR、ワード線プリチャージ電圧VWLP、ワード線スタンバイ電圧VWLSに加えて、ワード線オーバーシュート電圧VWLHを用いてワード線WLを駆動する。また、タイミングジェネレータ36Bは、メモリセルに対する書込み動作時にワード線WLにワード線オーバーシュート電圧VWLHを印加するタイミング信号を生成する機能が第1の実施形態のタイミングジェネレータ36に付加されている。また、タイミングジェネレータ36Bは、書込み動作時と読出し動作時にそれぞれ異なる電圧でビット線を駆動するようにSA制御回路43Bを制御する機能も付加されている。それ以外の構成については、第1の実施形態のブロック図である図2と同一である。なお、図16のメモリセルアレイ41に含まれるメモリセルは、第1の実施形態で説明したサイリスタメモリセル66図4参照であるとする。図17は、第6の実施形態におけるセンスアンプ周辺の回路図である。図17において、図1に示す第1の実施形態におけるセンスアンプ周辺の回路図と構成がほぼ同一である部分については同一の符号を付し、重複する説明は省略する。図17において、ビット線ドライブ電源信号VBLPは、SA制御回路43B図16参照に含まれるビット線ドライブ電源回路55Bから出力される電源信号である。ビット線ドライブ電源回路55Bは、タイミングジェネレータ36Bが出力する制御信号VBLPC1、VBLPC2により、電源VARYR、電源VARYW、電源VSSの中から選択した電源信号をビット線ドライブ電源信号VBLPとして出力する。ビット線ドライブ電源信号VBLPAもビット線ドライブ電源信号VBLPと同様な電源信号の選択を行うが、図17では、図示を省略している。また、フリップフロップF.F.の電源信号SAP等も書込み時と読出し時で異なる電源電圧が供給されるが、図17では図示を省略している。図18は、第6の実施形態においてメモリセル66図4a参照のサイリスタが導通しているときの電圧対電流特性を示す図である。この図の横軸はアノードカソード間電圧Vであり、縦軸は電流値Iである。この特性は一般的なサイリスタ素子が導通している時の特性と同じである。図18において、アノードカソード間電圧Vが電圧VAよりも高い場合、電流はほぼ、V-VA/Rの特性になる。Rは寄生抵抗r1~r3図4a参照などによるサイリスタの内部抵抗である。アノードカソード間電圧Vが電圧VAと電圧VBの間の場合、NPNバイポーラトランジスタQ1及び、PNPバイポーラトランジスタQ2は導通しているが、非常に小さい電流しか流せない。この時サイリスタの電流Iは電圧Vに指数関数的に依存する。なおアノードカソード間電圧Vが電圧VBよりも低くなると、NPNバイポーラトランジスタQ1及びPNPバイポーラトランジスタQ2のベースエミッタ間バイアスが小さいため増幅率hFEが1以下になり、その結果サイリスタは非導通になってしまい電流Iが流れなくなる。また、第6の実施形態では、メモリセル66に対する読出し動作時と書込み動作時のビット線に印加する電圧を変える。図18に示す通り、メモリセルの動作状態において、ビット線BLに電圧VARYWを与えるとメモリセル66のサイリスタには、電流IWが流れ、ビット線BLに電圧VARYRを与えるとメモリセル66のサイリスタには、電流IRが流れる。第6の実施形態の動作図19は、第6の実施形態におけるメモリセル書込み波形図である。図19において、図8に示す第1の実施形態のメモリセル書込み波形図と異なる点についてのみ説明を行い、図8に示す第1の実施形態と動作波形が変わらない部分については、重複する説明を省略する。図17、図19を参照し、第6の実施形態におけるメモリセル書込み動作について説明する。タイミングTW1より前に、ビット線ドライブ制御信号BLDISをハイレベル、ビット線ドライブ電源信号VBLPを電圧VSSにしておく。またフリップフロップF.F.の電源は、SAPをVARYRに、SANをVSSにしておく。このことでN型トランジスタN1が導通し、ビット線BLは電圧VSSが供給される。またSA回路のフリップフロップF.F.は活性化されている。なお、フリップフロップF.F.にはあらかじめセル書込みデータをラッチしておくものとする。タイミングTW1で、ビット線ドライブ電源信号VBLPを電圧VSSから電圧VARYWに変化させる制御を行う。また電源SAPを電圧VARYRから電圧VARYWに変化させる制御を行う。このことでN型トランジスタN1をとおしてセルHighを書込むメモリセルに対応するビット線BLH及び、セルLowを書込むセルに対応するビット線BLLがVSSからVARYWにドライブされる。タイミングTW2で、ワード線WLをワード線スタンバイ電圧VWLSからワード線オーバーシュート電圧VWLHに上げる制御を行う。この時セルHigh書込み及びセルLow書込み共にキャパシタC1のカップリングでFB節点の電圧が上昇する。FBH及びFBLはVBI以上まで上昇するので、サイリスタが導通化し、FBH及びFBLはVONWレベルになる。この時ビット線BLの電圧はVARYWなのでセルの電流はIWの小さな電流値に抑えられている。タイミングTW3で、ワード線WLをワード線オーバーシュート電圧VWLHからワード線ライト電圧VWLWに下げる制御を行う。タイミングTW4で、ビット線ドライブ制御信号BLDISをハイレベルからロウレベルに立ち下げ、制御信号TGWをロウレベルからハイレベルに立ち上げる制御を行う。このことでビット線BLは非反転センスアンプビット線BLSATと接続され、セルHighを書込むセルに対応するビット線BLHはVARYWが供給され続けサイリスタの導通状態が保持されて電流IWを流し続ける。一方セルLow書込を書込むセルに対応するビット線BLLはVSSの供給に切換わり、サイリスタが非導通化し、FBLは、電圧VBIまで高速にレベルが低下する。なお、タイミングTW4以降でタイミングTW6より前の期間にビット線ドライブ電源信号VBLPをVARYWからVSSに変化させる制御を行っておく。タイミングTW5で、ワード線WLをワード線ライト電圧VWLWからワード線プリチャージ電圧VWLPに下げる制御を行う。タイミングTW6で、制御信号TGWを立ち下げると共に、ビット線ドライブ制御信号BLDISを立ち上げ、電源SAPをVARYWからVSSに、電源SANをVSSからVARYRに切り替える制御を行う。タイミングTW7でワード線WLをワード線プリチャージ電圧VWLPからワード線スタンバイ電圧VWLSに切り替える制御をおこない書込み動作を終了させる。上記書込み動作において、セル書込み時のセル電流IWに関し、以下の条件を満たす必要がある。タイミングTW3、タイミングTW5にてワード線WLを下げる動作を行うが、タイミングTW3ではセルHigh及びセルLowを書込むセル、タイミングTW5ではセルHighを書込むセルは、導通状態を継続する必要がある。すなわちワード線WLを下げている期間でもFB節点はほぼVONWレベルを保ち続ける必要がある。例として、ワード線WLの引き落としの電圧変化速度を-0.5V/10ns、容量C1図4a参照の値を5fF、とした時、容量C1をとおしてFB節点に流れ込む電流値は、-0.25uA=5fF×-0.5V/10nsとなる。従ってFB節点をほぼVONWレベルを保ち続けるためにはPNPバイポーラトランジスタQ2のコレクタ電流寄生抵抗r2に流れる電流。図4a参照はおおよそ0.25uA以上あれば良い。バイポーラ電流の一般的な式において、コレクタ電流供給能力=エミッタ電流×hFE/hFE1と表されるが、図4aに示す構造のPNPバイポーラトランジスタQ2の電流増幅率hFEは常識的に数倍以上の値の特性になるので、PNPバイポーラトランジスタQ2のコレクタ電流供給能力は、PNPバイポーラトランジスタQ2のエミッタ電流、すなわちサイリスタの電流IWとおおよそ等しい。従って、セル書込み時のセル電流IWは、おおよそ0.25uA以上あれば良いということになり、その電流値以上になるようVARYWの電圧を設定すればよい。図20は、第6の実施形態におけるメモリセル読出し波形図である。図20において、図9に示す第1の実施形態のメモリセル読出し波形図と異なる点についてのみ説明を行い、図9に示す第1の実施形態と動作波形が変わらない部分については、重複する説明を省略する。図17、図20を参照して第6の実施形態のメモリセル読出し動作について説明する。タイミングTR1より前に、ビット線ドライブ制御信号BLDISをハイレベル、ビット線ドライブ電源信号VBLPを電圧VSSに設定し、電源SANはVARYRレベルにしておく。この状態では、N型トランジスタN1が導通しておりビット線BLには電圧VSSが供給されている。タイミングTR1で、ビット線ドライブ電源信号VBLPを電圧VSSから電圧VARYRに変化させ、また制御信号TGRをロウレベルからハイレベルに立ち上げ、読出し制御信号ACTBをハイレベルからロウレベルに立ち下げる制御を行う。このことでN型トランジスタN1を通してビット線BLH、BLL共に電圧VSSから電圧VARYRにドライブされる。また、反転センスアンプビット線BLSABはN型トランジスタN2を通してビット線BLと電気的に接続され、非反転センスアンプビット線BLSATにはP型トランジスタP2を通してビット線リファレンス電圧VBLREFが供給される。タイミングTR2でワード線WLをワード線スタンバイ電圧VWLSからワード線リード電圧VWLRに上げる制御を行う。この時キャパシタC1のカップリングでFB節点の電圧が上昇する。セルHighのFBHはビルトインポテンシャルVBIレベルを超えメモリ素子が導通化する。一方セルLowのFBLはビルトインポテンシャルVBIレベルまで達さず、非導通状態のままである。タイミングTR3で、ビット線ドライブ制御信号BLDISをハイレベルからロウレベルに立ち下げる制御を行う。このことでN型トランジスタN1が非導通となり、ビット線BLへの電圧VARYRの供給が停止される。タイミングTR3以降サイリスタが導通していれば、すなわちセルHighであったならば、図18の電圧Vと電流Iの特性に従い、ビット線BLのレベルが低下していく。この時電圧VARYRは高い電圧なのでセルの電流値IRは大きく、ビット線BLのレベル低下速度は高速である。一方サイリスタが非導通状態になっていれば、すなわちセルLowであったならば、ビット線からメモリセルへは電流が流れないので、ビット線BLの電圧はほぼVARYRを維持する。また、ビット線ドライブ電源信号VBLPの電圧レベルは、タイミングTR3からタイミングTR7までの間に電圧VARYRから電圧VSSに立ち下げておく。タイミングTR4で制御信号TGRをハイレベルからロウレベルに立ち下げ、読出し制御信号ACTBをロウレベルからハイレベルに立ち上げる制御を行う。タイミングTR5では、電源SANを電圧VARYRから電圧VSSに変更し、電源SAPを電圧VSSからVARYRに変える制御を行う。以降の動作は、図9に示す読出し動作と電圧VARYが電圧VARYRに変わっていることを除いて特に変わることはない。このようにセル読出し時のビット線BL電圧VARYRは、セル書込み時のビット線BL電圧VARYWと比較して高い電圧なので、セルHighであったセルに対応するビット線BLHは高速に電圧が低下していくので、タイミングTR3からタイミングTR4のウエイト期間を短くすることができ、高速にセル読出しを行うことができる。第6の実施形態の効果第6の実施形態では、セル書込み時とセル読出し時にビット線BLに印加する電圧を変えることにより、それぞれ、書込み時及び読出し時の動作を最適化することができる。特にメモリセルがサイリスタメモリである場合には、セル書込み時のビット線電圧VARYWをセル読出し時のビット線電圧VARYRより低い電圧とすることにより、書込み時の電力を低減し、読出し時の動作を高速にすることができる。なお、書込みデータがハイレベル、及びロウレベルでのセル書込み動作後のFB節点の電圧VH、及びVLは、それぞれ式1、式2の電圧であり、セル書込み時のビット線電圧VARYWの電圧の影響をほとんど受けない。同様にセル読出し動作後のFB節点のレベルもビット線電圧VARYRの電圧の影響をほとんど受けない。[第7の実施形態]第7の実施形態は、メモリセルに対して書込みと読出し時にそれぞれ最適なビット線電圧を印加する第6の実施形態において、DDRSDRAMDoubleDataRateSynchronousDRAM等の従来のDRAMと互換性のある動作をさせる場合に、消費電力を少なくする実施形態である。図21は、第7の実施形態によるDRAM仕様に互換性を持たせた場合のメモリセルアクセス動作波形図である。図21では、外部から入力されたACTコマンドに応答して、指定されたロウアドレスによりワード線WLを選択し、そのワード線WLにより選択されるメモリセルからセンスアンプSAのフリップフロップF.F.にデータを読出す。その後、READコマンドが入力された場合には、ACTコマンドによりセンスアンプSAのフリップフロップF.F.まで読出されたデータを指定されたカラムアドレスに基づいて外部に出力する。また、WRITEコマンドが入力された場合には、外部から入力されたデータにより指定されたカラムアドレスのセンスアンプSAのフリップフロップF.F.に保持されているデータを更新する。この段階では、センスアンプSAのフリップフロップF.F.に保持されているデータを更新するだけであり、メモリセルのデータそのものの更新は、その後のPREコマンド実行時に行う。PREコマンド実行時には、センスアンプSAのフリップフロップF.F.に保持されているデータによりACTコマンドにより選択されていたロウアドレスに対応するメモリセルへデータを書込む。この間、ACTコマンドが入力されてからのメモリセル読出し動作においてタイミングTR5でセンスを行った後、READコマンド、WRITEコマンドが入力されている期間も含め、ACTコマンドにより選択されたワード線WLはワード線リード電圧VWLRのまま維持する。また、ビット線BLはフローティングにしておく。また、ACTコマンド実行時からPREコマンド実行時まで、ビット線ドライブ電源信号VBLPは、電圧VARYRのまま固定しておく。PREコマンドが入力されてからのセル書込み動作では、タイミングTW1でビット線BLをフローティング状態から電圧VARYWにドライブした後、タイミングTW2でワード線WLの電圧をACTコマンドにより選択されていたワード線についてワード線リード電圧VWLRからワード線オーバーシュート電圧VWLHに設定する。その後の動作は第3の実施形態の動作の図13のタイミングTW3以降の制御と同様に、ビット線BLの電圧をVSS、選択されていたワード線WLの電圧をワード線スタンバイ電圧VWLSへ戻す。第7の実施形態の効果第7の実施形態では、ACTコマンドが入力されたときのメモリセルからセンスアンプSAのF.F.へのデータの読出し時にビット線の電圧を高い電圧VARYRに設定しているので高速にメモリセルからデータを読出すことができる。また、PREコマンドが入力されたときのセンスアンプSAのF.F.からメモリセルへのデータ書込み時に低いビット線電圧VARYWを用いることにより、書込み電力を低減することができる。さらに、ビット線ドライブ電源信号VBLPは、ACTコマンド入力後に電圧VARYRに設定してから次にPREコマンドが入力されるまで電圧VARYRに維持し、また、ビット線BLの電圧は、ACTコマンド入力後に電圧VARYRまで上げ後はビット線ドライブ制御信号BLDISを立ち下げてフローティング状態を次にPREコマンドが入力されるまで維持している。また、ワード線WLは、ACTコマンド入力後にワード線リード電圧VWLRに設定してから次にPREコマンドが入力されるまでワード線リード電圧VWLRを維持している。さらに、センスアンプ回路SAのフリップフロップF.F.のP型トランジスタの電源SAPは、ACTコマンドが入力された後のTR5からPREコマンドが入力されてメモリセルへの書き戻しが終了するまで、電圧VARYRを保持している。これらの制御により、単純に、外部から入力されたACTコマンドに応答して図20で示した読出し動作を行い、PREコマンドが入力されてから図19で示した書込み動作を行う方式に対して、ビット線ドライブ電源信号VBLPの動作回数、及びワード線WL、ビット線BLの充放電回数を減らすことができ、消費電流を削減することができる。[第8の実施形態]第8の実施形態は、メモリセルに対して書込みと読出し時にそれぞれ最適なビット線電圧を印加する第6の実施形態において、リフレッシュ時の消費電力を低減する制御を行う実施形態である。図22は、第8の実施形態によるメモリセルのリフレッシュ動作波形図である。図22では、タイミングTR0で外部からREFリフレッシュコマンドが与えられた後、リフレッシュ制御回路40図16参照の指定するロウアドレスに基づいて指定されたワード線WLに接続されているメモリセルからデータをセンスアンプSAのF.F.に読出すセル読出しサイクル。その後直ぐに、センスアンプSAのF.F.により増幅されたデータをメモリセルに書き戻すセル書込みサイクル。図22に示すとおり、第8の実施形態では、リフレッシュ動作にて、セル読出しサイクルにおいて、ビット線ドライブ電源信号VBLPは、電圧VARYRに設定した後、セル書込みサイクルにおいて書込みを始めるまで、電圧VARYRを維持している。同様にセンスアンプ回路SAのフリップフロップF.F.のP型トランジスタの電源であるSAPも電圧VARYRを保持している。また、セル書込みサイクルでは、ビット線ドライブ電源信号VBLPの電圧、SAPの電圧を共にVARYWまで下げて書込みを行っている。また、ワード線WLは、セル読出しサイクルにおいて、ワード線リード電圧VWLRに設定した後、セル書込みサイクルにおいて、ワード線オーバーシュート電圧VWLHを印加するまでワード線リード電圧VWLRを維持している。さらに、ビット線BLは、セル読出しサイクルにおいて、フローティングに設定した後、セル書込みサイクルにおいて、電圧VARYWを印加するまで、フローティング状態を維持している。第8の実施形態の効果上記の制御により、第8の実施形態では、単純に、外部から入力されたACTコマンドに応答して図20で示した読出し動作を行い、PREコマンドが入力されてから図19で示した書込み動作を行う方式に対して、リフレッシュ時のビット線ドライブ電源信号VBLPの動作回数、及びワード線WL、ビット線BLの充放電回数を減らすことができ、リフレッシュ動作での消費電流を削減ですることができる。さらに、リフレッシュの仕様の速度に合わせて、リフレッシュ動作時のセル読出しサイクルと、セル書込みサイクルでビット線に印加する電圧を、第6または、第7の実施形態ACTコマンドによる読出しサイクル、PREコマンドによる書込みサイクルでの電圧とは別にそれぞれ最適化した電圧に設定することによって、リフレッシュ動作での消費電流をさらに削減することができる。なお、本発明においてさらに下記の形態が可能である。[形態1]一端がワード線に接続された容量素子と、アノードがビット線にカソードが基準電位にゲートが前記容量素子の他端に接続されたサイリスタと、を有するメモリセルを備え、前記メモリセルに対するデータの読出し時に、前記メモリセルに対するデータの書込み時とは異なる選択レベルの電圧を前記ビット線に与えて前記メモリセルのデータを読出すことを特徴とする半導体装置。[形態2]一端がワード線に接続された容量素子と、アノードがビット線にカソードが基準電位にゲートが前記容量素子の他端に接続されたサイリスタと、を有するメモリセルを備え、前記メモリセルに対するデータの読出し時に、前記メモリセルに対するデータの書込み時にビット線に与える電圧を超える電圧を前記ビット線に与えて前記メモリセルのデータを読出すことを特徴とする半導体装置。[形態3]前記メモリセルに対するデータの書込み時にビット線に与える電圧は、ワード線の引き下げに伴って前記容量素子から前記ゲートに流れこむ電流以上の電流が前記ビット線から前記サイリスタを介してゲートに供給できるような電圧であり、前記読出し時にはそれ以上の電圧をビット線に与えることを特徴とする形態1又は2記載の半導体装置。[形態4]複数のワード線と、前記ワード線と交差する方向に配線された複数のビット線と、前記複数のビット線と複数のワード線との交点に対応してマトリクス状に配置され、其々、一端が前記複数のワード線のうち対応するワード線に接続された容量素子と、前記複数のビット線のうち対応するビット線に接続されたアノードと基準電位に接続されたカソードと前記容量素子の他端に接続されたゲートとを有するサイリスタ素子と、を有する複数のメモリセルと、を備え、前記複数のメモリセルに対するデータの読出し時に、読出し対象とする前記各メモリセルに対するデータの書込み時とは異なる選択レベルの電圧を前記複数のビット線に与えて前記各メモリセルのデータを読出すことを特徴とする半導体装置。[形態5]前記複数のワード線に其々対応して設けられ、外部から指定されたロウアドレスに基づいて対応するワード線を其々駆動する複数のワード線ドライバと、前記複数のビット線に其々接続され、フリップフロップ回路を備え、読出し時にはメモリセルから読出した対応するビット線の信号を増幅して前記フリップフロップ回路にデータを一時保存し、書込み時には前記フリップフロップ回路に一時保存するデータに基づいて対応するビット線を駆動する複数のセンスアンプ回路と、をさらに備え、外部からシステムクロックに同期してアクティブコマンドが与えられ前記ロウアドレスが指定された場合、前記複数のビット線を前記読出し動作に伴う第1の電圧値に設定するとともに、前記複数のセンスアンプ回路に其々含まれるフリップフロップ回路の電源電圧として前記第1の電圧値に設定し、前記複数のワード線のうち、前記ロウアドレスにより指定されるワード線を選択して前記複数のメモリセルのうち、対応する複数のメモリセルからデータを読出して対応する複数のフリップフロップ回路にデータを一時保存し、前記アクティブコマンドが与えられてから次にプリチャージコマンドが与えられるまでの間、前記複数のフリップフロップ回路の電源電圧は、前記第1の電圧値を維持し、この間にリードコマンドが与えられた場合には、前記複数のフリップフロップ回路のうち、カラムアドレスにより指定されるフリップフロップ回路に一時保存されているデータを外部に出力し、ライトコマンドが与えられる場合には、前記複数のフリップフロップ回路のうち、カラムアドレスにより指定されるフリップフロップ回路に一時保存されているデータを外部から入力したデータにより更新し、前記プリチャージコマンドが与えられたときには、前記複数のフリップフロップの電源電圧値を前記書込み動作に伴う第2の電圧値に変更し、ビット線を第2の電圧値に駆動して、前記複数のフリップフロップに一時保存されているデータを前記対応する複数のメモリセルに書込むことを特徴とする形態4記載の半導体装置。[形態6]リフレッシュ動作において、前記複数のビット線をリフレッシュの読出し動作に伴う第3の電圧値に設定するとともに、前記複数のセンスアンプ回路に其々含まれるフリップフロップ回路の電源電圧として前記第3の電圧値に設定し、前記複数のワード線のうち、リフレッシュ制御回路の指示するリフレッシュアドレスにより指定されるワード線を選択して前記複数のメモリセルのうち、対応する複数のメモリセルからデータを読出して対応する複数のフリップフロップ回路にデータを一時保存し、次に、前記複数のフリップフロップの電源電圧値をリフレッシュの書込み動作に伴う第4の電圧値に変更し、ビット線を第4の電圧値に駆動して、前記複数のフリップフロップに一時保存されているデータを前記対応する複数のメモリセルに書込むことを特徴とする形態5記載の半導体装置。[形態7]一端がワード線に接続された容量素子と、アノードがビット線にカソードが基準電位にゲートが前記容量素子の他端に接続されたサイリスタと、を有するメモリセルと、前記メモリセルに対して読出し時に前記サイリスタが非導通となるレベルのデータを書込む際に、前記サイリスタを導通させてから、前記非導通となるデータを書込む制御回路と、を備えることを特徴とする半導体装置。[形態8]一端がワード線に接続された容量素子と、第1の端子がビット線に、第2の端子が基準電位に接続され、データ保持時にフローティング状態となるフローティングボティが前記容量素子の他端に接続されたスイッチ素子と、を有するメモリセルと、前記メモリセルに対して読出し時に前記スイッチ素子が非導通となるレベルのデータを書込む際に、前記スイッチ素子を導通させてから、前記非導通となるデータを書込む制御回路と、を備えることを特徴とする半導体装置。本発明の全開示特許請求の範囲及び図面を含むの枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。