"第1導電型の第1MISFETを半導体基板の第1領域に有し、前記第1導電型とは逆の第2導電型の第2MISFETを前記半導体基板の第2領域に有する半導体装置の製造方法であって、a前記半導体基板を用意する工程、b前記第1領域の前記半導体基板上に前記第1MISFETの第1ゲート電極を第1ゲート絶縁膜を介して形成し、前記第2領域の前記半導体基板上に前記第2MISFETのダミーゲート電極をダミーゲート絶縁膜を介して形成する工程、c前記b工程後、前記第1領域の前記半導体基板に前記第1MISFETのソースまたはドレイン用の第1半導体領域を形成し、前記第2領域の前記半導体基板に前記第2MISFETのソースまたはドレイン用の第2半導体領域を形成する工程、d前記c工程後、前記第1ゲート電極および前記ダミーゲート電極を覆うように、第1絶縁膜を形成する工程、e前記d工程後、前記第1絶縁膜を研磨して、前記第1ゲート電極の上面および前記ダミーゲート電極の上面を露出させる工程、f前記e工程後、前記ダミーゲート電極および前記ダミーゲート絶縁膜をエッチングにより除去して溝を形成し、前記溝の底部で前記半導体基板を露出させる工程、g前記f工程後、前記溝の底部で露出した前記半導体基板の表面を酸化処理により酸化して第1酸化膜を形成する工程、h前記g工程後、前記第1酸化膜をエッチングにより除去して、前記溝の底部で前記半導体基板を露出させる工程、i前記h工程後、前記溝の底部で露出した前記半導体基板上に半導体層をエピタキシャル成長によって形成する工程、j前記i工程後、前記半導体層上に前記第2MISFETの第2ゲート電極を第2ゲート絶縁膜を介して形成する工程、を有することを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記g工程では、プラズマ酸化、オゾン酸化、またはUV酸化、あるいはそれらの組み合わせにより、前記酸化処理が行われることを特徴とする半導体装置の製造方法。請求項2記載の半導体装置の製造方法において、前記e工程後で、前記f工程前に、e1前記第1ゲート電極を覆うマスク層を形成する工程、を有し、前記f工程は、前記第1ゲート電極が前記マスク層で覆われた状態で行われ、前記f工程後で、前記g工程前に、f1前記マスク層を除去する工程、を有することを特徴とする半導体装置の製造方法。請求項3記載の半導体装置の製造方法において、前記g工程では、前記第1ゲート電極の上面が酸化されて前記第1ゲート電極の上面に第2酸化膜が形成され、前記h工程では、前記第1ゲート電極の上面を覆うように前記第2酸化膜の一部が残存し、前記i工程では、前記第1ゲート電極上にエピタキシャル層は形成されないことを特徴とする半導体装置の製造方法。請求項4記載の半導体装置の製造方法において、前記g工程で形成された第2酸化膜は前記第1酸化膜よりも厚いことを特徴とする半導体装置の製造方法。請求項5記載の半導体装置の製造方法において、前記第1ゲート電極および前記ダミーゲート電極はシリコン膜により形成されることを特徴とする半導体装置の製造方法。請求項6記載の半導体装置の製造方法において、前記f工程では、異方性のドライエッチングが行われることを特徴とする半導体装置の製造方法。請求項7記載の半導体装置の製造方法において、前記h工程では、ウェットエッチングが行われることを特徴とする半導体装置の製造方法。請求項8記載の半導体装置の製造方法において、前記c工程後、前記d工程前に、c1前記第1および第2半導体領域上に金属シリサイド層を形成する工程、を有することを特徴とする半導体装置の製造方法。請求項9記載の半導体装置の製造方法において、前記d工程では、CVD法により前記第1絶縁膜が形成されることを特徴とする半導体装置の製造方法。請求項10記載の半導体装置の製造方法において、前記j工程は、j1前記溝の底部および側壁上を含む前記第1絶縁膜上に、前記第2ゲート絶縁膜用の第2絶縁膜を形成する工程、j2前記第2絶縁膜上に、前記溝を埋めるように、前記第2ゲート電極用の第1導電体膜を形成する工程、j3前記溝の外部の前記第1導電体膜および前記第2絶縁膜を除去し、前記溝の内部に前記第1導電体膜および前記第2絶縁膜を残して、前記第2ゲート電極および前記第2ゲート絶縁膜を形成する工程、を有することを特徴とする半導体装置の製造方法。請求項11記載の半導体装置の製造方法において、前記第1導電型の前記第1MISFETがnチャネル型のMISFETで、かつ、前記第2導電型の前記第2MISFETがpチャネル型のMISFETであり、前記半導体層は、シリコンゲルマニウム層、ゲルマニウム層、炭化シリコン層、またはシリコン層であることを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記第1導電型の前記第1MISFETがpチャネル型のMISFETで、かつ、前記第2導電型の前記第2MISFETがnチャネル型のMISFETであり、前記半導体層は、ゲルマニウム層、III-V族半導体層、またはシリコン層であることを特徴とする半導体装置の製造方法。nチャネル型の第1MISFETを半導体基板の第1領域に有し、pチャネル型の第2導電型の第2MISFETを前記半導体基板の第2領域に有する半導体装置の製造方法であって、a前記半導体基板を用意する工程、b前記第1領域の前記半導体基板上に前記第1MISFETの第1ダミーゲート電極を第1ダミーゲート絶縁膜を介して形成し、前記第2領域の前記半導体基板上に前記第2MISFETの第2ダミーゲート電極を第2ダミーゲート絶縁膜を介して形成する工程、c前記b工程後、前記第1領域の前記半導体基板に前記第1MISFETのソースまたはドレイン用の第1半導体領域を形成し、前記第2領域の前記半導体基板に前記第2MISFETのソースまたはドレイン用の第2半導体領域を形成する工程、d前記c工程後、前記第1および第2ダミーゲート電極を覆うように、第1絶縁膜を形成する工程、e前記d工程後、前記第1絶縁膜を研磨して、前記第1および第2ダミーゲート電極の上面を露出させる工程、f前記e工程後、前記第1ダミーゲート電極および前記第1ダミーゲート絶縁膜をエッチングにより除去して第1の溝を形成し、前記第2ダミーゲート電極および前記第2ダミーゲート絶縁膜をエッチングにより除去して第2の溝を形成し、前記第1および第2の溝の底部で前記半導体基板を露出させる工程、g前記f工程後、前記第1および第2の溝の底部で露出した前記半導体基板の表面を酸化処理により酸化して第1酸化膜を形成する工程、h前記g工程後、前記第1酸化膜をエッチングにより除去して、前記第1および第2の溝の底部で前記半導体基板を露出させる工程、i前記h工程後、前記第1の溝の底部で露出した前記半導体基板上に第1半導体層を、前記第2の溝の底部で露出した前記半導体基板上に第2半導体層を、エピタキシャル成長によって形成する工程、j前記i工程後、前記第1半導体層上に前記第1MISFETの第1ゲート電極を第1ゲート絶縁膜を介して形成し、前記第2半導体層上に前記第2MISFETの第2ゲート電極を第2ゲート絶縁膜を介して形成する工程、を有することを特徴とする半導体装置の製造方法。請求項14記載の半導体装置の製造方法において、前記g工程では、プラズマ酸化、オゾン酸化、またはUV酸化、あるいはそれらの組み合わせにより、前記酸化処理が行われることを特徴とする半導体装置の製造方法。請求項15記載の半導体装置の製造方法において、前記第1および第2半導体層は、ゲルマニウム層またはシリコン層であることを特徴とする半導体装置の製造方法。請求項16記載の半導体装置の製造方法において、前記f工程では、異方性のドライエッチングが行われ、前記h工程では、ウェットエッチングが行われることを特徴とする半導体装置の製造方法。請求項17記載の半導体装置の製造方法において、前記c工程後、前記d工程前に、c1前記第1および第2半導体領域上に金属シリサイド層を形成する工程、を有することを特徴とする半導体装置の製造方法。請求項18記載の半導体装置の製造方法において、前記d工程では、CVD法により前記第1絶縁膜が形成されることを特徴とする半導体装置の製造方法。請求項19記載の半導体装置の製造方法において、前記j工程は、j1前記第1および第2の溝の底部および側壁上を含む前記第1絶縁膜上に、前記第1および第2ゲート絶縁膜用の第2絶縁膜を形成する工程、j2前記第2絶縁膜上に、前記第1および第2の溝を埋めるように、前記第1および第2ゲート電極用の第1導電体膜を形成する工程、j3前記第1および第2の溝の外部の前記第1導電体膜および前記第2絶縁膜を除去し、前記第1および第2の溝の内部に前記第1導電体膜および前記第2絶縁膜を残して、前記第1および第2ゲート電極と前記第1および第2ゲート絶縁膜とを形成する工程、を有することを特徴とする半導体装置の製造方法。本発明者の検討によれば、次のことが分かった。MISFETの特性を向上させるためには、MISFETのチャネル領域を構成する半導体材料を必要に応じて選択することが有効である。しかしながら、MISFET全体が形成される半導体層の材料を変えることは、半導体装置の製造工程の最適化を難しくする。本発明者は、MISFETのソースドレイン領域を半導体基板に先に形成してから、チャネル領域用の半導体層をその後で形成する手法について検討した。この手法は、チャネル領域用の半導体層の選択が、ソースドレイン領域形成工程などに影響しないため、チャネル領域用の半導体層を変えても、ソースドレイン領域形成工程などの条件を変える必要が無く、半導体装置の製造工程の最適化が容易となる利点がある。また、この手法は、ソースドレイン領域の形成後にチャネル領域用の半導体層を形成するため、ソースドレイン領域形成工程の影響を受けないチャネル領域を形成できるという利点もある。しかしながら、MISFETのソースドレイン領域を半導体基板に先に形成してから、チャネル領域用の半導体層をその後で形成する場合、その半導体層が上手く形成されないと、MISFETの特性を低下させ、製造された半導体装置の性能を低下させる虞があるため、製造工程を工夫することが望まれる。本発明の目的は、半導体装置の性能を向上できる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。代表的な実施の形態による半導体装置の製造方法は、半導体基板上にダミーゲート絶縁膜を介してダミーゲート電極を形成してから、半導体基板にMISFETのソースまたはドレイン用の半導体領域を形成し、ダミーゲート電極を覆うように絶縁膜を形成し、この絶縁膜を研磨してダミーゲート電極の上面を露出させる。その後、ダミーゲート電極およびダミーゲート絶縁膜をエッチングにより除去して半導体基板を露出させ、この露出面を酸化処理により酸化して酸化膜を形成してからエッチングによりこの酸化膜を除去し、再度露出した半導体基板上に半導体層をエピタキシャル成長させ、この半導体層上にMISFETのゲート電極をゲート絶縁膜を介して形成する。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。代表的な実施の形態によれば、半導体装置の性能を向上させることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。実施の形態1本実施の形態の半導体装置の製造工程を図面を参照して説明する。図1~図10および図12~図28は、本発明の一実施の形態である半導体装置、ここではCMISFETComplementaryMetalInsulatorSemiconductorFieldEffectTransistorを有する半導体装置の製造工程中の要部断面図である。図11は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、図10の構造が得られた後、絶縁膜IL1形成工程からゲート電極GE2a形成工程までの製造プロセスフローが示されている。まず、図1に示されるように、例えば1~10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板半導体ウエハ1を準備する。それから、半導体基板1の主面に素子分離領域2を形成する。素子分離領域2は酸化シリコンなどの絶縁体からなり、例えばSTIShallowTrenchIsolation法またはLOCOSLocalOxidizationofSilicon法などにより形成される。例えば、半導体基板1に素子分離溝素子分離用の溝を形成してから、この素子分離溝に絶縁膜を埋め込むことで、素子分離溝に埋め込まれた絶縁膜からなる素子分離領域2を形成することができる。素子分離領域2によって、nチャネル型MISFETMetalInsulatorSemiconductorFieldEffectTransistor:MIS型電界効果トランジスタQnが形成される領域活性領域であるnMIS形成領域1Aと、pチャネル型MISFETQpが形成される領域活性領域であるpMIS形成領域1Bとが規定される。次に、図2に示されるように、nMIS形成領域1Aにおいて、半導体基板1の主面から所定の深さに渡ってp型ウエルp型半導体領域PWを形成し、pMIS形成領域1Bにおいて、半導体基板1の主面から所定の深さに渡ってn型ウエルn型半導体領域NWを形成する。p型ウエルPWは、pMIS形成領域1Bを覆うフォトレジスト膜図示せずをイオン注入阻止マスクとして、nMIS形成領域1Aの半導体基板1に例えばホウ素Bなどのp型の不純物をイオン注入することなどによって形成することができる。n型ウエルNWは、nMIS形成領域1Aを覆う他のフォトレジスト膜図示せずをイオン注入阻止マスクとして、pMIS形成領域1Bの半導体基板1に例えばリンPなどのn型の不純物をイオン注入することなどによって形成することができる。p型ウエルPWとn型ウエルNWとは、どちらを先に形成してもよい。次に、例えばフッ酸HF水溶液を用いたウェットエッチングなどにより半導体基板1の表面を清浄化洗浄した後、図2に示されるように、nMIS形成領域1AおよびpMIS形成領域1Bの半導体基板1の表面主面、ここではp型ウエルPWおよびn型ウエルNWの表面上にゲート絶縁膜用の絶縁膜3を形成する。絶縁膜3は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。次に、ゲート電極GE1,GE2を形成する。ゲート電極GE1,GE2は、次図3および図4の工程のようにして形成することができる。まず、図3に示されるように、半導体基板1の主面全面上すなわちnMIS形成領域1AおよびpMIS形成領域1Bの絶縁膜3上を含むに、ゲート電極形成用の導電体膜として、多結晶シリコン膜のようなシリコン膜4を形成する。それから、nMIS形成領域1Aのシリコン膜4に、n型不純物リンまたはヒ素などをイオン注入により導入する。pチャネル型MISFETを構成するゲート電極をpMIS形成領域1Bのシリコン膜4で形成するのであれば、pMIS形成領域1Bのシリコン膜4にはp型の不純物をイオン注入で導入するが、ここで形成するゲート電極GE2はダミーのゲート電極であり、後で除去されるため、ゲート電極GE2を形成するためのpMIS形成領域1Bのシリコン膜4には、不純物を導入しても、しなくても良い。このため、nMIS形成領域1Aのシリコン膜4にn型不純物をイオン注入する際に、ゲート電極GE2を形成するためのpMIS形成領域1Bのシリコン膜4に、n型不純物がイオン注入されても、されなくてもよい。製造工程数削減のためにシリコン膜4全体にn型不純物をイオン注入した場合には、後述のゲート電極GE1とゲート電極GE2の両方ともに、n型不純物が導入されたものとなる。それから、半導体基板1の主面全面上、すなわちシリコン膜4上に、酸化シリコン膜などの絶縁膜5を形成する。絶縁膜5は、例えばCVDChemicalVaporDeposition法などにより形成することができる。それから、シリコン膜4とシリコン膜4上の絶縁膜5との積層膜を、フォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、図4に示されるようにゲート電極GE1,GE2を形成することができる。シリコン膜4は、成膜時にはアモルファスシリコン膜であったものを、成膜後イオン注入後の熱処理により多結晶シリコン膜に変えることもできる。ゲート電極GE1,GE2は、パターニングされたシリコン膜4からなるが、シリコン膜4および絶縁膜5の積層膜をパターニングしたため、ゲート電極GE1,GE2上には、ゲート電極GE1,GE2と同パターンの絶縁膜5が積層されている。ゲート電極GE1上に残存する絶縁膜5を、符号5aを付して絶縁膜5aと称し、ゲート電極GE2上に残存する絶縁膜5を、符号5bを付して絶縁膜5bと称することとする。絶縁膜5aは、ゲート電極GE1とほぼ同パターンでゲート電極GE1上に存在し、絶縁膜5bは、ゲート電極GE2とほぼ同パターンでゲート電極GE2上に存在する。ゲート電極GE1は、n型の不純物を導入したシリコン膜4、すなわち、n型の不純物を導入した多結晶シリコンn型半導体膜、ドープトポリシリコン膜からなる。また、ゲート電極GE2は、シリコン膜4すなわち多結晶シリコン膜からなるが、不純物は導入されていても、いなくてもよく、導入されている場合は、導入された不純物はp型不純物でもn型不純物でもよい。ゲート電極GE1,GE2を形成するためのエッチング工程すなわち絶縁膜5およびシリコン膜4のパターニングのためのドライエッチング工程またはその後のウェットエッチング工程で、ゲート電極GE1,GE2で覆われない部分の絶縁膜3は除去され得るが、ゲート電極GE1,GE2の下に絶縁膜3が残存する。ゲート電極GE1の下に残存する絶縁膜3が、ゲート絶縁膜GI1となり、ゲート電極GE2の下に残存する絶縁膜3が、ゲート絶縁膜GI2となる。ゲート電極GE1は、nMIS形成領域1Aの半導体基板1p型ウエルPW上にゲート絶縁膜GI1絶縁膜3を介して形成され、ゲート電極GE2は、pMIS形成領域1Bの半導体基板1n型ウエルNW上にゲート絶縁膜GI2絶縁膜3を介して形成される。すなわち、ゲート電極GE1は、nMIS形成領域1Aのゲート絶縁膜GI1絶縁膜3上に形成され、ゲート電極GE2は、pMIS形成領域1Bのゲート絶縁膜GI2絶縁膜3上に形成される。また、ゲート電極GE1とゲート電極GE1上の絶縁膜5aとの積層体積層膜パターンが、nMIS形成領域1Aのp型ウエルPW上にゲート絶縁膜GI1絶縁膜3を介して形成され、ゲート電極GE2とゲート電極GE2上の絶縁膜5bとの積層体積層膜パターンが、pMIS形成領域1Bのn型ウエルNW上にゲート絶縁膜GI2絶縁膜3を介して形成されているとみなすこともできる。後述するように、ゲート電極GE1およびゲート絶縁膜GI1は、nチャネル型MISFETQnのゲート電極およびゲート絶縁膜となるが、ゲート電極ダミーゲート電極GE2およびゲート絶縁膜ダミーゲート絶縁膜GI2は、pチャネル型MISFETQpのダミーのゲート電極およびダミーのゲート絶縁膜である。また、シリコン膜4の代わりに、金属膜とその上のシリコン膜との積層膜を用いてゲート電極GE1,GE2を形成することもでき、その場合は、ゲート電極GE1,GE2は、金属膜とその上のシリコン膜多結晶シリコン膜との積層膜で構成されることになる。金属膜とシリコン膜との積層膜を用いる場合のシリコン膜は、金属膜の分だけシリコン膜4の厚みを薄くしたものに対応している。また、この金属膜としては、後述の導電体膜14で例示するような金属膜を用いることができる。但し、ダミーのゲート電極ここではゲート電極GE2は後で除去するが、シリコン膜は金属膜に比べてエッチングしやすいため、金属膜とその上のシリコン膜との積層膜を用いる場合に比べて、シリコン膜4を用いてゲート電極GE1,GE2を形成した場合には、後述のステップS4のダミーのゲート電極ここではゲート電極GE2の除去工程が行いやすくなる。次に、図5に示されるように、pMIS形成領域1Bをフォトレジストパターン図示せずで覆い、nMIS形成領域1Aの半導体基板1p型ウエルPWのゲート電極GE1の両側の領域に、リンPまたはヒ素Asなどのn型の不純物をイオン注入することにより、一対のn-型半導体領域エクステンション領域、ソースドレインエクステンション領域EX1を形成する。このn-型半導体領域EX1形成用のイオン注入時には、nMIS形成領域1Aの半導体基板1p型ウエルPWにゲート電極GE1およびその上の絶縁膜5aをマスクイオン注入阻止マスクとしてイオン注入するため、p型ウエルPWにおけるゲート電極GE1の直下の領域には、ゲート電極GE1およびその上の絶縁膜5aに遮蔽されることでイオン注入されない。次に、nMIS形成領域1Aを他のフォトレジストパターン図示せずで覆い、pMIS形成領域1Bの半導体基板1n型ウエルNWのゲート電極GE2の両側の領域に、ホウ素Bなどのp型の不純物をイオン注入することにより、一対のp-型半導体領域エクステンション領域、ソースドレインエクステンション領域EX2を形成する。このp-型半導体領域EX2形成用のイオン注入時には、pMIS形成領域1Bの半導体基板1n型ウエルNWにゲート電極GE2およびその上の絶縁膜5bをマスクイオン注入阻止マスクとしてイオン注入するため、n型ウエルNWにおけるゲート電極GE2の直下の領域には、ゲート電極GE2およびその上の絶縁膜5bに遮蔽されることでイオン注入されない。n-型半導体領域EX1とp-型半導体領域EX2とは、どちらを先に形成してもよい。次に、各ゲート電極GE1,GE2の側壁上に、側壁絶縁膜絶縁膜として、サイドウォールスペーササイドウォール、側壁スペーサ、側壁絶縁膜SWを形成する。サイドウォールスペーサSWは、次図6および図7の工程のようにして形成することができる。まず、図6に示されるように、半導体基板1上にゲート電極GE1,GE2を覆うように、絶縁膜6を形成する。絶縁膜6は、例えば、酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜からなり、CVD法などにより形成することができる。それから、図7に示されるように、絶縁膜6をRIEReactiveIonEtching法などにより異方性エッチングすることによって、各ゲート電極GE1,GE2の側壁上に絶縁膜6を残し、他の領域の絶縁膜6を除去することにより、サイドウォールスペーサSWを形成することができる。サイドウォールスペーサSWは、ゲート電極GE1,GE2の側壁上に残存する絶縁膜6酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜からなる。なお、ゲート電極GE1上に絶縁膜5aが積層され、ゲート電極GE2上に絶縁膜5bが積層されているため、ゲート電極GE1とゲート電極GE1上の絶縁膜5aとの積層体積層膜パターンの側壁上と、ゲート電極GE2とゲート電極GE2上の絶縁膜5bとの積層体積層膜パターンの側壁上とに、サイドウォールスペーサSWが形成されることになる。サイドウォールスペーサSWのうち、ゲート電極GE1ゲート電極GE1と絶縁膜5aとの積層体の側壁上に形成されたサイドウォールスペーサSWを、符号SW1を付してサイドウォールスペーサSW1と称し、ゲート電極GE2ゲート電極GE2と絶縁膜5aとの積層体の側壁上に形成されたサイドウォールスペーサSWを、符号SW2を付してサイドウォールスペーサSW2と称することとする。次に、図8に示されるように、pMIS形成領域1Bをフォトレジストパターン図示せずで覆い、nMIS形成領域1Aの半導体基板1p型ウエルPWのゲート電極GE1およびサイドウォールスペーサSW1の両側の領域に、リンPまたはヒ素Asなどのn型の不純物をイオン注入することにより、n型半導体領域SD1ソース、ドレインを形成する。n型半導体領域SD1形成用のイオン注入時には、nMIS形成領域1Aの半導体基板1p型ウエルPWに、ゲート電極GE1およびその上の絶縁膜5aとその側壁上のサイドウォールスペーサSW1とがマスクイオン注入阻止マスクとして機能してイオン注入される。このため、p型ウエルPWにおけるゲート電極GE1およびサイドウォールスペーサSW1の直下の領域には、ゲート電極GE1、絶縁膜5aおよびサイドウォールスペーサSW1に遮蔽されることで、イオン注入されない。このため、n-型半導体領域EX1は、ゲート電極GE1に整合自己整合して形成され、n型半導体領域SD1はゲート電極GE1の側壁上のサイドウォールスペーサSW1に整合自己整合して形成される。次に、nMIS形成領域1Aを他のフォトレジストパターン図示せずで覆い、pMIS形成領域1Bの半導体基板1n型ウエルNWのゲート電極GE2およびサイドウォールスペーサSW2の両側の領域に、ホウ素Bなどのp型の不純物をイオン注入することにより、p型半導体領域SD2ソース、ドレインを形成する。p型半導体領域SD2形成用のイオン注入時には、pMIS形成領域1Bの半導体基板1n型ウエルNWに、ゲート電極GE2およびその上の絶縁膜5bとその側壁上のサイドウォールスペーサSW2とがマスクイオン注入阻止マスクとして機能してイオン注入される。このため、n型ウエルNWにおけるゲート電極GE2およびサイドウォールスペーサSW2の直下の領域には、ゲート電極GE2、絶縁膜5bおよびサイドウォールスペーサSW2に遮蔽されることで、イオン注入されない。このため、p-型半導体領域EX2は、ゲート電極GE2に整合自己整合して形成され、p型半導体領域SD2はゲート電極GE2の側壁上のサイドウォールスペーサSW2に整合自己整合して形成される。n型半導体領域SD1とp型半導体領域SD2とは、どちらを先に形成してもよい。イオン注入後、導入された不純物の活性化のためのアニール処理活性化アニール、熱処理を行う。これにより、n-型半導体領域EX1、n型半導体領域SD1、p-型半導体領域EX2およびp型半導体領域SD2などに導入された不純物を活性化することができる。また、この活性化のためのアニール処理、すなわち活性化のための熱処理は、不純物の拡散活性化のための熱処理アニール処理とみなすこともできる。このようにして、nMIS形成領域1Aのp型ウエルPWに、電界効果トランジスタとしてnチャネル型MISFETMetalInsulatorSemiconductorFieldEffectTransistorQnが形成される。nチャネル型MISFETQnは、nチャネル型の電界効果トランジスタとみなすことができる。ゲート電極GE1は、nチャネル型MISFETQnのゲート電極として機能し、ゲート絶縁膜GI1は、nチャネル型MISFETQnのゲート絶縁膜として機能する。n型半導体領域SD1は、n-型半導体領域EX1よりも不純物濃度が高くかつ接合深さが深い。これにより、nチャネル型MISFETQnのソースまたはドレインとして機能するn型の半導体領域不純物拡散層が、n型半導体領域SD1およびn-型半導体領域EX1により形成される。従って、nチャネル型MISFETQnのソースドレイン領域は、LDDLightlydopedDrain構造を有している。n型半導体領域SD1は、nチャネル型MISFETQnのソースまたはドレイン用の半導体領域ソースドレイン領域とみなすことができる。一方、pMIS形成領域1Bのn型ウエルNWには、電界効果トランジスタとしてpチャネル型MISFETMetalInsulatorSemiconductorFieldEffectTransistorQpが形成されるが、この段階では、pチャネル型MISFETQpは完成していない。ゲート電極GE2は、pチャネル型MISFETQpのゲート電極として機能するものではなく、ダミーのゲート電極擬似的なゲート電極であり、後で後述のステップS4で除去される。また、ゲート絶縁膜GI2すなわちゲート電極GE2の下に残存する絶縁膜3は、pチャネル型MISFETQpのゲート絶縁膜として機能するものではなく、ダミーのゲート絶縁膜であり、後で後述のステップS5で除去される。pチャネル型MISFETQpのゲート絶縁膜後述のゲート絶縁膜GI2aに対応およびゲート電極後述のゲート電極GE2aに対応は、更に後で形成される。p型半導体領域SD2は、p-型半導体領域EX2よりも不純物濃度が高くかつ接合深さが深い。これにより、pチャネル型MISFETQpのソースまたはドレインとして機能するp型の半導体領域不純物拡散層が、p型半導体領域SD2およびp-型半導体領域EX2により形成される。従って、pチャネル型MISFETQpのソースドレイン領域は、LDD構造を有している。p型半導体領域SD2は、pチャネル型MISFETQpのソースまたはドレイン用の半導体領域ソースドレイン領域とみなすことができる。pチャネル型MISFETQpは、pチャネル型の電界効果トランジスタとみなすことができる。このようにして、図8の構造が得られる。次に、サリサイドSalicide:SelfAlignedSilicide技術により、ソースドレイン領域n型半導体領域SD1、p型半導体領域SD2の表面上層部に低抵抗の金属シリサイド層8を形成する。金属シリサイド層8は、次図9および図10の工程のようにして形成することができる。まず、n型半導体領域SD1およびp型半導体領域SD2の表面上面を露出させてから、図9に示されるように、ゲート電極GE1,GE2、サイドウォールスペーサSW、n型半導体領域SD1およびp型半導体領域SD2を覆うように、半導体基板1の主面全面上に、コバルトCo膜またはニッケルNi膜などの金属膜7をスパッタリング法などを用いて形成堆積する。それから、熱処理によって、金属膜7とn型半導体領域SD1およびp型半導体領域SD2を構成する各シリコン領域を反応させる。これにより、図10に示されるように、n型半導体領域SD1およびp型半導体領域SD2の表面に、それぞれ金属シリサイド層8が形成される。その後、未反応の金属膜7は除去し、図10は、この段階が示されている。金属膜7がコバルト膜の場合は、金属シリサイド層8はコバルトシリサイド層であり、金属膜7がニッケル膜の場合は、金属シリサイド層8はニッケルシリサイド層であり、金属膜7がニッケル白金合金膜の場合は、金属シリサイド層8はニッケル白金シリサイド層となる。金属シリサイド層8を形成したことで、n型半導体領域SD1およびp型半導体領域SD2の拡散抵抗やコンタクト抵抗などを低抵抗化することができる。なお、ゲート電極GE1,GE2上にはゲート電極GE1,GE2と同パターンの絶縁膜5a,5bが形成されているため、金属膜7を形成した際には、金属膜7はゲート電極GE1,GE2と接触せずに間に絶縁膜5a,5bが介在するため、熱処理を行ってもゲート電極GE1,GE2は金属膜7と反応せず、ゲート電極GE1,GE2の表面には金属シリサイド層8は形成されない。次に、図12に示されるように、nMIS形成領域1AおよびpMIS形成領域1Bを含む半導体基板1の主面全面上に、ゲート電極GE1,GE2ゲート電極GE1および絶縁膜5aの積層体とゲート電極GE2および絶縁膜5bの積層体およびサイドウォールスペーサSWを覆うように、絶縁膜層間絶縁膜IL1を形成する図11のステップS1。絶縁膜IL1は、例えば酸化シリコン膜からなり、CVD法などを用いて形成することができる。絶縁膜IL1は、ゲート電極GE1,GE2およびサイドウォールスペーサSWを覆うとともに、隣り合うゲート電極間を埋めるように形成される。このため絶縁膜IL1の厚み堆積厚みは、ゲート電極GE1,GE2の各厚み半導体基板1の主面に垂直な方向の寸法よりも大きくすることが好ましい。次に、図13に示されるように、絶縁膜IL1の表面上面をCMPChemicalMechanicalPolishing:化学的機械的研磨法などにより研磨して、ゲート電極GE1,GE2の上面を露出させる図11のステップS2。このステップS2は、絶縁膜IL1の上面を平坦化させるとともに、ゲート電極GE1,GE2の上面を露出させる処理である。ゲート電極GE1,GE2上に存在していた絶縁膜5a,5bは、ステップS2で絶縁膜IL1を研磨する際に、一緒に研磨されて除去され、絶縁膜IL1からゲート電極GE1,GE2の上面が露出する。すなわち、ステップS2では、ゲート電極GE1,GE2上の絶縁膜5a,5bの上方に位置する絶縁膜IL1だけでなく、ゲート電極GE1,GE2上の絶縁膜5a,5bも除去されるまで、絶縁膜IL1の研磨を行う。ステップS2の絶縁膜IL1の研磨が終了すると、絶縁膜IL1の上面と、絶縁膜IL1から露出されるゲート電極GE1,GE2の上面とは、ほぼ同一平面同一平坦面上にあることになる。このため、ステップS2を行うことで、絶縁膜IL1の上面は平坦化され、平坦化された絶縁膜IL1の上面から、ゲート電極GE1,GE2の上面が露出した状態となる。この段階ステップS2を行った段階では、ゲート電極GE1とその側壁上のサイドウォールスペーサSW1とからなる構造体と、ゲート電極GE2とその側壁上のサイドウォールスペーサSW2とからなる構造体とが、周囲半導体基板1の主面に平行な方向の周囲を絶縁膜IL1で囲まれた状態となっている。次に、図14に示されるように、フォトリソグラフィ法により、半導体基板1の主面に、すなわち絶縁膜IL1上に、マスク層としてフォトレジストパターンレジストパターン、マスク層PR1を形成する図11のステップS3。このフォトレジストパターンPR1は、ゲート電極GE1を覆い、かつゲート電極GE2を露出するように、形成される。すなわち、ゲート電極GE1の上面はフォトレジストパターンPR1で覆われるが、ゲート電極GE2の上面は、フォトレジストパターンPR1で覆われずに露出される。後述のステップS4,S5,S6のエッチング工程は、ゲート電極GE1の上面がフォトレジストパターンPR1で覆われた状態で行われ、フォトレジストパターンPR1は、ゲート電極GE1のエッチングを阻止するエッチングマスク層として機能することができる。次に、図15に示されるように、フォトレジストパターンPR1から露出されるゲート電極GE2を、エッチングして除去する図11のステップS4。ステップS4のエッチングは、異方性のドライエッチングが好ましい。ステップS4のエッチングの際には、ゲート電極GE1はフォトレジストパターンPR1で覆われているため、エッチングされずに残存し、ゲート電極GE2はフォトレジストパターンPR1から露出されているため、エッチングされて除去される。また、ステップS4のエッチングの際には、ゲート電極GE2シリコン膜4に比べて絶縁膜IL1およびサイドウォールスペーサSWがエッチングされにくいエッチング条件でエッチングを行うことが好ましく、これにより、ゲート電極GE2をエッチングして除去するとともに、絶縁膜IL1およびサイドウォールスペーサSWがエッチングされてしまうことを抑制または防止することができる。ステップS4のエッチングでゲート電極GE2を除去したことで、ゲート絶縁膜GI2の上面と、サイドウォールスペーサSW2の内壁側壁11とが露出される。すなわち、ステップS4のエッチングでゲート電極GE2を除去したことで、溝凹部、開口部、窪み部TR1が形成され、この溝TR1の底部で、ゲート絶縁膜GI2の上面が露出される。この段階の溝TR1は、ゲート電極GE2の除去前までゲート電極GE2が存在していた領域空間からなり、溝TR1の底面はゲート絶縁膜GI2の上面で構成され、溝TR1の側壁側面はサイドウォールスペーサSW2の内壁側壁11で構成される。ここで、サイドウォールスペーサSW2の内壁側壁11とは、サイドウォールスペーサSW2において、ゲート電極GE2を除去するまでゲート電極GE2に接していた側の側壁に対応している。続いて、図16に示されるように、ゲート電極GE2が除去されることで露出されたゲート絶縁膜GI2を、エッチングして除去する図11のステップS5。すなわち、このステップS5では、溝TR1の底部で露出されているゲート絶縁膜GI2を、エッチングにより除去する。ステップS5のエッチングは、異方性のドライエッチングが好ましい。pMIS形成領域1Bにおいて、ステップS4,S5でゲート電極GE2とその下のゲート絶縁膜GI2とが除去されたことにより、半導体基板1の活性領域単結晶シリコン領域、ここではn型ウエルNWが露出される。すなわち、ステップS5のエッチングでゲート絶縁膜GI2を除去したことで、溝TR1の底部で、半導体基板1n型ウエルNWの表面シリコン面が露出される。この段階の溝TR1は、ゲート電極GE2の除去前までゲート電極GE2およびゲート絶縁膜GI2が存在していた領域空間からなり、溝TR1の底面は半導体基板1の露出面で構成され、溝TR1の側壁側面はサイドウォールスペーサSW2の内壁11で構成される。ステップS5のエッチングの際には、nMIS形成領域1Aのゲート電極GE1とその下のゲート絶縁膜GI1とは、ゲート電極GE1がフォトレジストパターンPR1で覆われているため、エッチングされずに残存する。また、ステップS5のエッチングの際には、絶縁膜IL1も僅かにエッチングされ得るが、ステップS5はゲート絶縁膜GI2絶縁膜3を除去できる程度のエッチングであるため、ステップS5における絶縁膜IL1のエッチング量エッチング厚みは、絶縁膜IL1の厚み全厚みに比べると僅かであり、その影響は小さい。また、ステップS5のエッチングの際には、ゲート絶縁膜GI2絶縁膜3に比べて半導体基板1n型ウエルNWがエッチングされにくいエッチング条件でエッチングを行うことが好ましい。これにより、ゲート絶縁膜GI2が除去されて半導体基板1n型ウエルNWが露出した段階でエッチングを停止でき、後述のステップS6で後述の窪み部12を形成する際に窪み部12の深さを制御しやすくなる。続いて、図17に示されるように、ゲート電極GE2およびゲート絶縁膜GI2が除去されることで露出された半導体基板1n型ウエルNWを、エッチングする図11のステップS6。すなわち、このステップS6では、溝TR1の底部で露出されている半導体基板1n型ウエルNWをエッチングして、溝TR1の底部で露出されている半導体基板1n型ウエルNWの表面を後退させる。ここで、後退方向は、半導体基板1の裏面に近づく方向である。ステップS6のエッチングは、異方性のドライエッチングが好ましい。ステップS6では、半導体基板1n型ウエルNWのエッチング量エッチング厚みは、例えば2~11nm程度とすることができる。ステップS4,S5のエッチングでゲート電極GE2およびゲート絶縁膜GI2が除去されて半導体基板1の基板領域半導体基板1を構成する単結晶シリコンにより構成された領域、ここではn型ウエルNW、が露出されるため、ステップS6のエッチングでは、この基板領域ここではn型ウエルNWの一部が除去される。ステップS6で半導体基板1n型ウエルNWの一部をエッチングして除去したことで、溝TR1の底部で露出する半導体基板1n型ウエルNWの表面が後退し、半導体基板1n型ウエルNWに窪み部凹部、溝部12が形成される。この窪み部12は、サイドウォールスペーサSW2の内壁11すなわち溝TR1の側壁にほぼ整合して形成される。すなわち、ステップS4で除去するまでゲート電極GE2が存在していた平面領域と、ステップS6で窪み部12が形成された平面領域とは、平面視でほぼ一致する。このため、窪み部12は、p-型半導体領域EX2と隣接している。ここで、平面視とは、半導体基板1の主面に平行な平面で見た場合を意味する。ステップS6のエッチングを異方性のドライエッチングとすることで、p-型半導体領域EX2に対して不要なエッチングが入ることを抑制または防止することができる。ステップS6を行った段階の溝TR1の底面は、半導体基板1の露出面ここでは窪み部12の底面で構成され、溝TR1の側壁側面は、サイドウォールスペーサSW2の内壁11および窪み部12の側壁で構成される。窪み部12の表面すなわち窪み部12の底面および側壁は、ステップS6を行った段階での溝TR1の底部で露出する半導体基板1n型ウエルNWの表面であり、半導体基板1の基板領域により構成されている。このため、窪み部12の表面すなわち窪み部12の底面および側壁は、シリコン面単結晶シリコン面により構成されている。窪み部12の表面のうち、窪み部12の側壁の少なくとも一部では、p-型半導体領域EX2を構成する単結晶シリコン領域が露出され得る。また、ステップS6のエッチングの際には、半導体基板1n型ウエルNWに比べて絶縁膜IL1およびサイドウォールスペーサSWがエッチングされにくいエッチング条件でエッチングを行うことが好ましい。これにより、溝TR1の底部で露出されている半導体基板1n型ウエルNWをエッチングして窪み部12を形成するとともに、ステップS6で絶縁膜IL1およびサイドウォールスペーサSWがエッチングされてしまうことを抑制または防止することができる。また、ステップS6のエッチングの際には、ゲート電極GE1とその下のゲート絶縁膜GI1とその下の半導体基板1p型ウエルPWとは、ゲート電極GE1がフォトレジストパターンPR1で覆われているため、エッチングされない。ステップS4のエッチングとステップS5のエッチングとステップS6のエッチングとは、同じエッチング装置を用い、エッチングガスを変えることで、行うことができ、また、この場合、ステップS4のエッチングとステップS5のエッチングとステップS6のエッチングとを、連続的に行うことも可能である。次に、図18に示されるように、フォトレジストパターンPR1を除去する図11のステップS7。フォトレジストパターンPR1を除去したことで、nMIS形成領域1Aのゲート電極GE1の上面が露出された状態となる。次に、図19に示されるように、酸化処理犠牲酸化を行う図11のステップS8。このステップS8では、溝TR1の底部で露出した半導体基板1n型ウエルNWの表面を酸化処理により酸化して、溝TR1の底部で露出した半導体基板1n型ウエルNWの表面に酸化膜酸化シリコン膜OX1を形成する。すなわち、ステップS8では、酸化処理により、窪み部12の表面窪み部12の底面および側壁を酸化して、窪み部12の表面窪み部12の底面および側壁に酸化膜酸化シリコン膜OX1を形成する。ステップS8を行った段階の溝TR1の底面は酸化膜OX1で構成される。ステップS8の酸化処理酸化膜OX1形成と後述のステップS9の酸化膜OX1の除去処理とは、ステップS5,S6のエッチングの際に半導体基板1の基板領域においてダメージを受けた部分例えばエッチングダメージで結晶欠陥などが生じた部分を無くす除去するために行われる。このため、ステップS6のエッチングで露出された部分の半導体基板1ここでは窪み部12の表面を、ステップS8で酸化し、その酸化部酸化膜OX1を後述のステップS9で除去する。酸化膜OX1は、後述のステップS9で除去するため、ステップS8の酸化処理は、犠牲酸化とみなすことができ、酸化膜OX1は、犠牲酸化膜とみなすことができる。ステップS8の酸化処理は、プラズマ酸化、オゾン酸化、またはUV酸化UV励起酸化、あるいはそれらの組み合わせにより行うことが好ましい。ここで、UV酸化は、紫外線酸化のことであり、UV光紫外線を照射して酸化する処理である。オゾン酸化は、オゾンガスによって酸化する処理である。ステップS8の酸化処理は、熱酸化のような高温の酸化処理だと、ソースドレイン領域n-型半導体領域EX1、n型半導体領域SD1、p-型半導体領域EX2、p型半導体領域SD2の不純物が過剰に拡散してしまうので好ましくない。このため、ステップS8の酸化処理は、低温の酸化処理を行い、酸化処理の際の基板温度半導体基板1の温度が好ましくは400°C以下となるようにする。ステップS8の酸化処理として、プラズマ酸化、オゾン酸化またはUV酸化のような、活性酸化種による酸化を用いることにより、基板温度半導体基板1の温度を抑えながら、酸化処理を行うことができる。また、ステップS8の酸化処理を行うと、窪み部12の表面窪み部12の底面および側壁に酸化膜OX1が形成されるだけでなく、ゲート電極GE1の上面も酸化されて、ゲート電極GE1の上部に酸化膜酸化シリコン膜OX2が形成される。これは、ステップS7でフォトレジストパターンPR1を除去したことで、nMIS形成領域1Aのゲート電極GE1の上面が露出された状態となり、この状態ゲート電極GE1の上面が露出された状態でステップS8の酸化処理を行ったことで、ゲート電極GE1の上面が酸化されて、ゲート電極GE1の上部に酸化膜OX2が形成されたためである。ゲート電極GE1上に形成された酸化膜OX2の厚みt2は、窪み部12の表面に形成された酸化膜OX1の厚みt1よりも厚いt2>t1ことが好ましい。これは、ゲート電極GE1にn型不純物が導入されており、ゲート電極GE1の不純物濃度を、n型ウエルNWの不純物濃度よりも高くしていることで、実現可能である。シリコン領域ここでは基板領域半導体基板1およびゲート電極GE1がこのシリコン領域に対応しているの表面を酸化する場合、そのシリコン領域の不純物濃度が高いほど、酸化が促進されやすく、形成される酸化膜の厚みが厚くなる傾向があり、また、p型不純物が導入されている場合よりもn型不純物が導入されている場合の方が、酸化が促進されやすく、形成される酸化膜の厚みが厚くなる傾向がある。但し、前者の傾向酸化膜厚の不純物濃度依存性の方が、後者の傾向酸化膜厚の不純物の導電型依存性よりも支配的である。ゲート電極GE1とn型ウエルNWとには、ともにn型の不純物が導入されているが、n型ウエルNWの不純物濃度よりもゲート電極GE1の不純物濃度が高く、窪み部12の表面は、ほぼn型ウエルNWで構成されているため、ゲート電極GE1上に形成された酸化膜OX2の厚みt2は、窪み部12の表面に形成された酸化膜OX1の厚みt1よりも厚くt2>t1なる。また、ゲート電極GE1の不純物濃度は、p-型半導体領域EX2の不純物濃度よりも高く、これも、ゲート電極GE1上に形成された酸化膜OX2の厚みt2が、窪み部12の表面に形成された酸化膜OX1の厚みt1よりも厚くt2>t1なることに寄与し得る。ゲート電極GE1およびn型ウエルNWの各不純物濃度にもよるが、例えば、酸化膜OX2の厚みt2を酸化膜OX1の厚みt1の2倍程度とすることとができる。つまり、ステップS8の酸化処理を行う直前の段階において、酸化膜OX2が形成されるべきゲート電極GE1の上面近傍の不純物濃度が、酸化膜OX1が形成されるべき基板領域すなわち溝TR1の底部で露出する半導体基板1の表面近傍の不純物濃度よりも高くなっていることにより、ステップS8で形成される酸化膜OX2の厚みt2を酸化膜OX1の厚みt1よりも厚くすることができる。また、上記ステップS6のエッチング工程における基板領域半導体基板1を構成する単結晶シリコンにより構成された領域のエッチング量ステップS6を行った直後の窪み部12の深さに対応と、ステップS8の酸化処理工程で酸化膜OX1の形成のために消費される基板領域の厚み酸化膜OX1の厚みt1の約半分に対応との合計が、p-型半導体領域EX2の深さ接合深さと同程度であれば、より好ましい。この場合、ステップS8で酸化膜OX1が形成された段階で、酸化膜OX1の下面酸化膜OX1と基板領域との界面が、p-型半導体領域EX2の下面接合面と同程度の深さになる。これにより、p-型半導体領域EX2から横方向チャネル方向に拡散したp型不純物を的確に除去できるステップS6の基板領域のエッチングとステップS8の酸化膜OX1の形成で基板領域が消費されることとで除去できるため、パンチスルー耐性をより向上することができ、また、形成されたMISFETの動作時にp-型半導体領域EX2からチャネルへ流入する正孔の経路が狭くならないようにすることができる。次に、図20に示されるように、酸化膜OX1をエッチングして除去する図11のステップS9。このステップS9のエッチングは、ウェットエッチングが好ましく、例えばフッ酸の水溶液を用いることができる。ステップS9では、酸化膜OX1をエッチングにより除去して、溝TR1の底部で半導体基板1n型ウエルNWを露出させる。すなわち、ステップS9では、酸化膜OX1をエッチングして除去することで、酸化シリコン膜OX1を除去した領域から半導体基板1n型ウエルNWの基板領域を露出させる。つまり、半導体基板1に形成された窪み部12の表面底面および側壁にステップS8で酸化膜OX1が形成され、その酸化膜OX1がステップS9で除去されることで、窪み部12の表面底面および側壁を構成するシリコン面が露出されるのである。ステップS9を行った段階の溝TR1の底面は、半導体基板1の露出面ここでは窪み部12の底面で構成される。ステップS9では、酸化シリコン膜OX1だけでなく、ゲート電極GE1上に形成された酸化膜OX2もエッチングされるが、ステップS9のエッチング工程を終了した段階で、ゲート電極GE1の上面上面全体を覆うように酸化膜OX2の一部がゲート電極GE1の上面上に残存するようにする。上述のように酸化膜OX2の厚みt2は酸化膜OX1の厚みt1よりも厚いt2>t1ため、ステップS9では、酸化膜OX1の全部と酸化膜OX2の上層部分とがエッチングされて除去されても、酸化膜OX2の下層部分がゲート電極GE1の上面上に層状に残存するようにすることができる。すなわち、ステップS9では、エッチング条件エッチング時間などを、酸化膜OX1の厚みt1分はエッチングできるが、酸化膜OX2の厚みt2分はエッチングできないようなエッチング条件に制御する。これにより、pMIS形成領域1Bの溝TR1の底部では酸化シリコン膜OX1の全部が除去されて半導体基板1の基板領域シリコン面が露出し、nMIS形成領域1Aでは、ゲート電極GE1上に酸化膜OX2の一部が層状に残存した状態で、エッチングが終了する。このため、ステップS9のエッチングを行うと、pMIS形成領域1Bの溝TR1の底部で半導体基板1のシリコン面が露出されるが、nMIS形成領域1Aのゲート電極GE1の上面は露出されない酸化膜OX2で覆われている。次に、図21に示されるように、エピタキシャル成長により、半導体層であるエピタキシャル層エピタキシャル成長層、半導体層EP1を形成する図11のステップS10。このステップS10では、溝TR1の底部で露出している半導体基板1の表面ここでは窪み部12の表面上に、半導体層であるエピタキシャル層EP1をエピタキシャル成長によって形成する。つまり、ステップS9で酸化膜OX1を除去することで露出された半導体基板1のシリコン面上に、ステップS10でエピタキシャル層EP1を選択的にエピタキシャル成長させる。すなわち、半導体基板1に形成された窪み部12の表面底面および側壁にステップS8で酸化膜OX1が形成され、その酸化膜OX1がステップS9で除去されることで、窪み部12の表面底面および側壁を構成する半導体基板1のシリコン面が露出され、このシリコン面窪み部12の表面を構成する半導体基板1のシリコン面上に、ステップS10でエピタキシャル層EP1が選択的にエピタキシャル成長する。ステップS10を行った段階の溝TR1の底面は、エピタキシャル層EP1の上面で構成される。ステップS9でゲート電極GE1上に酸化膜OX2の一部を層状に残存させたため、ステップS10のエピタキシャル成長は、ゲート電極GE1が露出していない状態で行うことになる。このため、ステップS10では、ゲート電極GE1上にエピタキシャル層は形成されない。エピタキシャル層EP1は、エピタキシャル成長した半導体層であり、SiGeシリコンゲルマニウム層、Geゲルマニウム層、SiC炭化シリコン層、またはSiシリコン層とすることが好ましい。エピタキシャル成長する際に用いるガスの種類を、成長させる半導体材料の種類に応じて選択することで、所望の半導体材料をエピタキシャル成長させることができる。また、ステップS10のエピタキシャル成長は、低温のエピタキシャル成長を行い、エピタキシャル成長の際の基板温度半導体基板1の温度が400°C以下となるようにすることが好ましい。これにより、ステップS10のエピタキシャル成長の際に、ソースドレイン領域n-型半導体領域EX1、n型半導体領域SD1、p-型半導体領域EX2、p型半導体領域SD2の不純物が過剰に拡散してしまうのを防止することができる。また、エピタキシャル層EP1の上面の高さ位置が、ステップS4,S5,S6のエッチングを行う前の半導体基板1の主面の高さ位置すなわちステップS4,S5,S6のエッチングを行う前の段階におけるゲート絶縁膜GI2と半導体基板1との界面の高さ位置とほぼ同じとなるように、ステップS10のエピタキシャル成長を行うこともできる。この場合、窪み部12の深さとエピタキシャル層EP1の厚みとが、ほぼ同じになる。そうすることで、pチャネル型MISFETQpのチャネル領域このチャネル領域はエピタキシャル層EP1に形成されるは、p-型半導体領域EX2に横方向水平方向、半導体基板1の主面に平行な方向に隣接することになる。また、nチャネル型MISFETQnと後で形成されるpチャネル型MISFETQpとで、ゲート絶縁膜およびゲート電極の高さ位置がそろうことになる。次に、図22に示されるように、半導体基板1の主面上に、ゲート絶縁膜用の絶縁膜13を形成する図11のステップS11。絶縁膜13は、ALDAtomiclayerDeposition:原子層堆積法またはCVD法により形成することができる。絶縁膜13としては、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、これらの金属酸化物膜は、窒素Nまたはケイ素Siの一方または両方を含有することもできる。この場合、絶縁膜13は、窒化シリコン膜よりも高い誘電率比誘電率を有する高誘電率膜いわゆるHigh-k膜である。また、絶縁膜13として、酸化シリコンまたは酸窒化シリコン膜を用いることも可能である。但し、絶縁膜13に高誘電率膜を用いた場合は、酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜絶縁膜13の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。ステップS11では、少なくとも、エピタキシャル層EP1の上面上に絶縁膜13を形成する絶縁膜13はエピタキシャル層EP1に接する必要があるが、実際には、エピタキシャル層EP1の上面上だけでなく、絶縁膜IL1の上面上、サイドウォールスペーサSW2の内壁11上、および酸化膜OX2の上面上にも、絶縁膜13が形成される。すなわち、ステップS11では、溝TR1の底部および側壁上を含む絶縁膜IL1上に絶縁膜13が形成される。次に、図23に示されるように、半導体基板1の主面上に、すなわち絶縁膜13上に、ゲート電極用の導電体膜14を形成する図11のステップS12。このステップS12では、導電体膜14は、絶縁膜13上に、溝TR1内を埋めるように形成する。導電体膜14としては、例えば、窒化チタンTiN膜、窒化タンタルTaN膜、窒化タングステンWN膜、炭化チタンTiC膜、炭化タンタルTaC膜、炭化タングステンWC膜または窒化炭化タンタルTaCN膜などの、金属膜を用いることができる。なお、ここで言う金属膜とは、金属伝導を示す導電膜導電層を言い、単体の金属膜純金属膜や合金膜だけでなく、金属伝導を示す金属化合物膜窒化金属膜や炭化金属膜なども含むものとする。導電体膜14は、金属膜の場合、例えばスパッタリング法などを用いて形成することができる。また、導電体膜14として、シリコン膜ドープトポリシリコン膜、p型不純物を導入した多結晶シリコン膜を用いることも可能であり、この場合は、CVD法などを用いて成膜できる。但し、導電体膜14に金属膜を用いた場合は、後で形成されるゲート電極GE2aをメタルゲート電極とすることができるため、ゲート電極GE2aの空乏化現象を抑制し、寄生容量をなくすことができ、MISFET素子の小型化ゲート絶縁膜の薄膜化も可能になるという利点を得られる。次に、図24に示されるように、溝TR1内に導電体膜14を残し、溝TR1の外部の導電体膜14をCMP法などにより除去して、ゲート電極GE2aを形成する図11のステップS13。ゲート電極GE2aは、溝TR1内に残存する導電体膜14からなる。ステップS13では、溝TR1の外部の導電体膜14をCMP法で研磨して除去するが、この際、溝TR1の外部の絶縁膜13も除去され得る。すなわち、ステップS13では、絶縁膜IL1の上面が露出するまで導電体膜14および絶縁膜13を研磨し、それによって、溝TR1の外部の導電体膜14および絶縁膜13を除去し、溝TR1内に導電体膜14および絶縁膜13を残す。これにより、溝TR1内には導電体膜14および絶縁膜13が残存し、溝TR1内に残存する導電体膜14がゲート電極GE2aとなるが、ゲート電極GE2aとエピタキシャル層EP1との間と、ゲート電極GE2aとサイドウォールスペーサSW2の内壁11との間には、絶縁膜13が介在残存する。ゲート電極GE1は、pチャネル型MISFETQpのゲート電極として機能し、ゲート電極GE2aとエピタキシャル層EP1との間の絶縁膜13が、pチャネル型MISFETQpのゲート絶縁膜GI2aとなる。ステップS11,S12,S13により、エピタキシャル層EP1上にゲート絶縁膜GI2aを介してゲート電極GE2aが形成されるのである。ゲート絶縁膜GI2a絶縁膜13を介してゲート電極GE2aの下に位置するエピタキシャル層EP1に、pチャネル型MISFETQpのチャネル領域が形成される。このため、エピタキシャル層EP1は、pチャネル型MISFETQpのチャネル領域用の半導体層とみなすこともできる。また、pチャネル型MISFETQpのソースまたはドレインとして機能するp型の半導体領域不純物拡散層は、p-型半導体領域EX2とそれよりも高不純物濃度のp型半導体領域SD2により形成され、LDD構造を有している。このようにして、pMIS形成領域1Bにpチャネル型MISFETQpが形成される。なお、ステップS13のCMP工程において、ゲート電極GE1上の酸化膜OX2が除去される場合もあり得る。次に、図25に示されるように、半導体基板1の主面全面上に、すなわちゲート電極GE1,GE2aが埋め込まれた絶縁膜IL1上に、絶縁膜層間絶縁膜IL2を形成する。絶縁膜IL2は、例えば酸化シリコン膜からなり、CVD法などを用いて形成することができる。絶縁膜IL2は、絶縁膜IL1上に、ゲート電極GE1の上面とゲート電極GE2上の酸化膜OX2の上面とを覆うように、形成される。絶縁膜IL2の形成後、絶縁膜IL2の表面上面をCMP法により研磨するなどして、絶縁膜IL2の上面の平坦性を高めることもできる。次に、絶縁膜IL2上に形成したフォトレジストパターン図示せずをエッチングマスクとして用いて、絶縁膜IL2および絶縁膜IL1をドライエッチングすることにより、図26に示されるように、絶縁膜IL1,IL2にコンタクトホール貫通孔、孔CNTを形成する。コンタクトホールCNTは、絶縁膜IL1および絶縁膜IL2からなる積層膜積層絶縁膜を貫通するように形成される。コンタクトホールCNTは、例えば、n型半導体領域SD1の上部、p型半導体領域SD2の上部、ゲート電極GE1の上部、またはゲート電極GE2の上部などに形成される。n型半導体領域SD1の上部に形成されたコンタクトホールCNTの底部では、n型半導体領域SD1上の金属シリサイド層8が露出され、また、p型半導体領域SD2の上部に形成されたコンタクトホールCNTの底部では、p型半導体領域SD2上の金属シリサイド層8が露出される。次に、図27に示されるように、コンタクトホールCNT内に、接続用の導電体部として、タングステンWなどからなる導電性のプラグ接続用導体部PGを形成する埋め込む。プラグPGは、次のようにして形成することができる。すなわち、まず、コンタクトホールCNTの内部底部および側壁上を含む絶縁膜IL2上に、スパッタリング法またはプラズマCVD法などによりバリア導体膜21例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜を形成する。それから、タングステン膜などからなる主導体膜22を、CVD法などによってバリア導体膜21上にコンタクトホールCNTを埋めるように形成する。その後、コンタクトホールCNTの外部絶縁膜IL2上の不要な主導体膜22およびバリア導体膜21をCMP法またはエッチバック法などによって除去する。これにより、絶縁膜IL2の上面が露出し、絶縁膜IL1,IL2のコンタクトホールCNT内に埋め込まれて残存するバリア導体膜21および主導体膜22により、プラグPGが形成される。n型半導体領域SD1の上部に形成されたプラグPGは、その底部でn型半導体領域SD1の表面上の金属シリサイド層8と接して電気的に接続され、また、p型半導体領域SD2の上部に形成されたプラグPGは、その底部でp型半導体領域SD2の表面上の金属シリサイド層8と接して電気的に接続される。また、ゲート電極GE1の上部に形成されたプラグPGは、その底部でゲート電極GE1と接して電気的に接続され、また、ゲート電極GE2aの上部に形成されたプラグPGは、その底部でゲート電極GE2aと接して電気的に接続される。次に、図28に示されるように、プラグPGが埋め込まれた絶縁膜IL2上に、配線形成用の絶縁膜層間絶縁膜IL3を形成する。絶縁膜IL3は、単体膜単体絶縁膜または積層膜積層絶縁膜とすることができる。次に、シングルダマシン法により第1層目の配線を形成する。まず、フォトレジストパターン図示せずをマスクとしたドライエッチングによって絶縁膜IL3の所定の領域に配線溝23を形成した後、半導体基板1の主面上すなわち配線溝23の底部および側壁上を含む絶縁膜IL3上にバリア導体膜バリアメタル膜を形成する。バリア導体膜は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、CVD法またはスパッタリング法などによりバリア導体膜上に銅のシード層図示せずを形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜主導体膜を形成する。銅めっき膜により配線溝23の内部を埋め込む。それから、配線溝23以外の領域の銅めっき膜、シード層およびバリアメタル膜をCMP法により除去して、銅を主導電材料とする第1層目の配線M1を形成する。なお、図面の簡略化のために、図28では、配線M1を構成する銅めっき膜、シード層およびバリアメタル膜を一体化して示してある。配線M1は、プラグPGに接続され、プラグPGを介して、n型半導体領域SD1、p型半導体領域SD2、ゲート電極GE1、またはゲート電極GE2などと電気的に接続される。その後、デュアルダマシン法により2層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線M1はダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。<本実施の形態の主要な特徴について>本実施の形態の半導体装置は、pチャネル型MISFETQpのチャネル領域が、半導体基板1ではなく、半導体基板1とは別に形成エピタキシャル成長したエピタキシャル層EP1に形成されるようにし、ソースドレイン領域p-型半導体領域EX2およびp型半導体領域SD2は、半導体基板1に形成している。エピタキシャル層EP1は、SiGeシリコンゲルマニウム層、Geゲルマニウム層、SiC炭化シリコン層、またはSiシリコン層とすることが好ましいが、それぞれ以下のような利点を得られる。エピタキシャル層EP1をSiGeシリコンゲルマニウム層にした場合には、pチャネル型MISFETQpのチャネル領域がSiGeシリコンゲルマニウム層に形成されることになるため、価電子帯のレベルを上昇させ、pチャネル型MISFETQpのしきい値電圧の絶対値を低減することができる。すなわち、半導体基板1シリコン領域にチャネル領域が形成される場合に比べて、pチャネル型MISFETQpのしきい値電圧の絶対値を低くすることができる。これにより、pチャネル型MISFETQpの低しきい値電圧化を図ることができる。エピタキシャル層EP1をGeゲルマニウム層にした場合には、pチャネル型MISFETQpのチャネル領域がGeゲルマニウム層に形成されることになるため、チャネル領域におけるホール正孔の移動度を向上させ、pチャネル型MISFETQpのオン電流を向上増大させることができる。すなわち、半導体基板1シリコン領域にチャネル領域が形成される場合に比べて、チャネル領域におけるホール正孔の移動度を向上させ、pチャネル型MISFETQpのオン電流を向上増大させることができる。エピタキシャル層EP1をSiC炭化シリコン層にした場合には、pチャネル型MISFETQpのチャネル領域がSiC炭化シリコン層に形成されることになるため、チャネル領域におけるホール正孔の移動度を向上させ、pチャネル型MISFETQpのオン電流を向上増大させることができる。すなわち、半導体基板1シリコン領域にチャネル領域が形成される場合に比べて、チャネル領域におけるホール正孔の移動度を向上させ、pチャネル型MISFETQpのオン電流を向上増大させることができる。エピタキシャル層EP1をSiシリコン層にした場合には、このSiシリコン層にpチャネル型MISFETQpのチャネル領域が形成されるが、このSiシリコン層は、ステップS10のエピタキシャル成長により形成されているため、ソースドレイン領域p-型半導体領域EX2およびp型半導体領域SD2からの横方向水平方向の不純物拡散の影響はほとんど受けない。このため、パンチスルー現象を抑制することができる。すなわち、エピタキシャル層EP1を形成することなく、半導体基板1シリコン領域にチャネル領域が形成されるようにした場合は、ソースドレイン領域に導入した不純物の活性化のためのアニールの際に、ソースドレイン領域からチャネル領域側に横方向水平方向に不純物が拡散して、パンチスルー現象が生じやすくなる虞がある。しかしながら、エピタキシャル層EP1は、ソースドレイン領域p-型半導体領域EX2およびp型半導体領域SD2に導入した不純物の活性化のためのアニールの後に形成されたものであるため、エピタキシャル層EP1は、ソースドレイン領域p-型半導体領域EX2およびp型半導体領域SD2からの横方向水平方向の不純物拡散の影響はほとんど受けていない。このため、エピタキシャル層EP1をSiシリコン層にし、このSiシリコン層にpチャネル型MISFETQpのチャネル領域が形成されるようにしたことで、半導体基板1シリコン領域にチャネル領域が形成される場合に比べて、パンチスルー現象を抑制することができる。従って、短チャネル効果を抑制することができる。また、パンチスルー抑制短チャネル効果抑制の効果は、エピタキシャル層EP1がSiシリコン層の場合に最も有効に得られるが、エピタキシャル層EP1がSiシリコン層以外の半導体層の場合であってもある程度は得られる。このように、エピタキシャル層EP1を、SiGeシリコンゲルマニウム層、Geゲルマニウム層、SiC炭化シリコン層、またはSiシリコン層とすることにより、上述の各利点を得ることができ、製造された半導体装置の性能を向上させることができる。本実施の形態とは異なり、pMIS形成領域1B全体の半導体基板1にSiGeシリコンゲルマニウム層、Geゲルマニウム層またはSiC炭化シリコン層を形成し、チャネル領域だけでなくソースドレイン領域もそのSiGe層、Ge層またはSiC層に形成することも考えられ、この場合を比較例と称することとする。しかしながら、この比較例の場合には、半導体装置の製造工程の最適化が難しく、主として次の2つの問題第1の問題および第2の問題が生じる虞がある。まず、第1の問題について説明する。一般的にソースドレイン領域は、n型不純物またはp型不純物をイオン注入し、注入した不純物をその後の熱処理で拡散活性化させることで形成する。しかしながら、Si層と他の材料層すなわちSiGe層、Ge層またはSiC層とでは、そこに導入された不純物の熱拡散係数や活性化率が異なる。このため、上記比較例の場合には、従来のSi層Si基板に対して用いられていたイオン注入熱処理条件は、そのままでは使用できず、再調整が必要となる。再調整を行った場合でも、pMIS形成領域1B全体に形成したSiGe層、Ge層またはSiC層のGe濃度またはC濃度を変更した場合には、更に調整が必要となる。また、上記比較例では、pチャネル型MISFETのソースドレイン領域形成に好適な条件とnチャネル型MISFETのソースドレイン領域形成に好適な条件との両立を見極める必要があるため、不純物の拡散活性化のための熱処理条件の調整が難しく、nチャネル型MISFETとpチャネル型MISFETの両者のソースドレイン領域の接合面を的確に形成しにくくなる。次に、第2の問題について説明する。一般的に、ソースドレイン領域上にはサリサイドプロセスで金属シリサイド層上記金属シリサイド層8に対応するものを形成する。しかしながら、上記比較例の場合は、nチャネル型MISFETのソースドレイン領域はSi層で形成され、pチャネル型MISFETのソースドレイン領域は他の材料層SiGe層、Ge層またはSiC層で形成される。このため、従来のサリサイドプロセスを用いると、nチャネル型MISFETのソースドレイン領域上と、pチャネル型MISFETのソースドレイン領域上との両者に最適化された金属シリサイド層を形成することが難しくなる。このため、nチャネル型MISFETとpチャネル型MISFETの両者のソースドレイン領域上に金属シリサイド層を的確に形成しにくくなる。それに対して、本実施の形態では、pチャネル型MISFETQpのチャネル領域はエピタキシャル層EP1に形成されるようにしているが、ソースドレイン領域p-型半導体領域EX2およびp型半導体領域SD2は、半導体基板1Si基板領域に形成している。すなわち、nチャネル型MISFETのソースドレイン領域n-型半導体領域EX1およびn型半導体領域SD1とpチャネル型MISFETQpのソースドレイン領域p-型半導体領域EX2およびp型半導体領域SD2の両方を、半導体基板1Si基板領域に形成している。このため、本実施の形態では、エピタキシャル層EP1の材料の種類にかかわらず、nチャネル型MISFETとpチャネル型MISFETの両方のソースドレイン領域は、半導体基板1Si基板領域に不純物をイオン注入してこれを熱処理で拡散活性化することで形成することができる。従って、従来のSi層Si基板に対して用いられていたイオン注入熱処理条件に対する知見を、そのまま適用することができるため、pチャネル型MISFETのソースドレイン領域形成に好適な条件とnチャネル型MISFETのソースドレイン領域形成に好適な条件とを両立させることができ、不純物の拡散活性化のための熱処理条件の調整が容易となる。このため、nチャネル型MISFETとpチャネル型MISFETの両者のソースドレイン領域の接合面を容易かつ的確に形成することができる。また、本実施の形態では、エピタキシャル層EP1の材料の種類にかかわらず、nチャネル型MISFETとpチャネル型MISFETの両方のソースドレイン領域は、半導体基板1Si基板領域に不純物を導入して形成され、そのソースドレイン領域の表面にサリサイドプロセスで金属シリサイド層8を形成することができる。nチャネル型MISFETとpチャネル型MISFETの両者のソースドレイン領域が半導体基板1Si基板領域に形成されているため、nチャネル型MISFETとpチャネル型MISFETの両者のソースドレイン領域ここではn型半導体領域SD1およびp型半導体領域SD2の表面上に、金属シリサイド層をサリサイドプロセスで容易かつ的確に形成することができる。従って、本実施の形態では、半導体装置の製造工程の最適化が容易となる。更に、本実施の形態では、チャネル領域となるエピタキシャル層EP1を形成するために、ダミーのゲート電極GE2およびダミーのゲート絶縁膜GI2をエッチングで除去して半導体基板1の基板領域シリコン領域を露出させてから、エピタキシャル層EP1をエピタキシャル成長させることを、主要な特徴の一つとしている。本実施の形態とは異なり、ステップS8酸化膜OX1形成およびステップS9酸化膜OX1除去を行うことなくステップS10のエピタキシャル成長を行うことも考えられる。しかしながら、この場合、エピタキシャル層EP1の下地にエッチングダメージステップS5,S6のエッチングの際のダメージが残った状態でエピタキシャル層EP1を形成することになる。これは、エピタキシャル層EP1中に、下地の欠陥に起因した結晶欠陥を生じさせ、このエピタキシャル層EP1をチャネル領域に用いるMISFETの性能を低下させてしまう虞がある。これは、製造された半導体装置の性能を低下させてしまう。それに対して、本実施の形態では、ステップS8で酸化膜OX1を形成してから、この酸化膜OX1をステップS9で除去し、その後、ステップS10のエピタキシャル成長を行ってエピタキシャル層EP1を形成している。このため、ステップS5,S6のエッチングでダメージを受けた部分の半導体基板1ここでは窪み部12の表面近傍の部分は、ステップS8で酸化されて酸化膜OX1となり、ステップS9のエッチングで除去される。このため、ステップS10でエピタキシャル成長を行う際には、エピタキシャル層EP1の下地は、ステップS5,S6のエッチングによるダメージをほとんど受けておらず、ステップS5,S6のエッチングによるダメージに起因した欠陥がほとんど無いため、エピタキシャル層EP1中に、下地の欠陥に起因した結晶欠陥が生じることを抑制または防止することができる。これにより、エピタキシャル層EP1をチャネル領域に用いるMISFETここではpチャネル型MISFETQpの性能を、より向上させることができる。従って、半導体装置の性能を向上させることができる。ステップS5,S6のエッチングによりダメージを受けた部分をより的確に除去することを考えると、ステップS8で形成する酸化膜OX1の厚みt1は、5~10nm程度であれば、より好ましい。また、基板領域におけるエッチングダメージを受けた部分を確実に除去するためには、自然酸化膜の形成およびその除去では不十分であり、酸化処理によって強制的に酸化膜OX1を形成してから、その酸化膜OX1を除去することが有効である。このため、酸化膜OX1は自然酸化膜ではなく、酸化処理によって強制的に酸化させた酸化膜である。また、ステップS9で酸化膜OX1を除去する際に、酸化膜OX1の除去残りがあると、その後のエピタキシャル層EP1の形成成長が阻害される虞があるため、酸化膜OX1の除去残りが無いようにステップS9を行うことが好ましい。また、エピタキシャル層EP1中に欠陥が生じないようにエピタキシャル層EP1を形成成長するためには、ステップS9で酸化膜OX1を除去する際に、酸化膜OX1を除去することで露出した半導体基板1シリコン領域にダメージエッチングダメージができるだけ入らないようにすることが好ましい。これらの観点から、ステップS9の酸化膜OX1の除去工程には、ウェットエッチングを用いることが好ましい。一方、ステップS4,S5,S6の各エッチングは、等方性のエッチングであると、サイドウォールスペーサSW2の内壁11が横方向にエッチングされたり、窪み部12が横方向に広がりすぎてしまう虞がある。このため、ステップS4,S5,S6の各エッチングは、異方性のエッチングが好適である。このため、ステップS4,S5,S6の各エッチングは、ウェットエッチングではなく、ドライエッチングより特定的には異方性のドライエッチングが好ましい。上述のように、ステップS8の酸化処理は、熱酸化処理を用いるのではなく、プラズマ酸化、オゾン酸化、またはUV酸化UV励起酸化、あるいはそれらの組み合わせにより行うことが好ましい。ステップS8の酸化処理として、プラズマ酸化、オゾン酸化またはUV酸化のような、活性酸化種による酸化を用いることにより、基板温度半導体基板1の温度を抑えながら好ましくは400°C以下、酸化処理を行うことができる。これにより、ステップS8の酸化処理の際にソースドレイン領域n-型半導体領域EX1、n型半導体領域SD1、p-型半導体領域EX2、p型半導体領域SD2に不要な不純物拡散が生じてしまうのを抑制または防止することができる。また、ステップS8の酸化処理の際に、絶縁膜IL1とサイドウォールスペーサSWとの露出面も活性酸化種プラズマ酸化の場合はプラズマ、オゾン酸化の場合はオゾン、UV酸化の場合はUV光が活性酸化種となるにさらされるが、絶縁膜IL1とサイドウォールスペーサSWの膜中で活性酸化種が失活するため、絶縁膜IL1とサイドウォールスペーサSWとは、その表面露出面だけがステップS8の酸化処理で改質される。ステップS8の酸化処理の際の絶縁膜IL1とサイドウォールスペーサSWとの露出面は、主に絶縁膜IL1の上面とサイドウォールスペーサSW2の内壁11であるため、ステップS8の酸化処理の際には、主として、絶縁膜IL1の上面と、サイドウォールスペーサSW2の内壁11とが、ステップS8の酸化処理で改質されることになる。サイドウォールスペーサSW2の内壁11は、上記溝TR1の側壁側面を構成する。CVD法で形成した膜CVD膜からは、ステップS10のエピタキシャル成長の際に、CVD膜の膜中から膜外へガスが出る虞があり、CVD膜から出たガスは、エピタキシャル成長を阻害する要因となり得る。しかしながら、ステップS8の酸化処理で絶縁膜IL1およびサイドウォールスペーサSWの表面露出面を改質したことにより、たとえCVD法で絶縁膜IL1およびサイドウォールスペーサSW上記絶縁膜6を形成していたとしても、ステップS10のエピタキシャル成長の際に、絶縁膜IL1およびサイドウォールスペーサSWからガスが出るのを抑制または防止することができる。これにより、ステップS10のエピタキシャル成長の際に、絶縁膜IL1およびサイドウォールスペーサSWから出たガスによりエピタキシャル成長が阻害されるのを、抑制または防止することができる。ステップS8の酸化処理の際の絶縁膜IL1とサイドウォールスペーサSWとの露出面は、主に絶縁膜IL1の上面とサイドウォールスペーサSW2の内壁11であるが、ステップS8の酸化処理の際に、絶縁膜IL1の上面とサイドウォールスペーサSW2の内壁11とが改質されることで、ステップS10のエピタキシャル成長を、より的確に行えるようになる。また、熱酸化を行っても、絶縁膜IL1およびサイドウォールスペーサSWの表面露出面を改質できないが、ステップS8の酸化処理として、プラズマ酸化、オゾン酸化またはUV酸化のような、活性酸化種による酸化を用いると、窪み部12の表面に酸化膜OX1が形成され、かつ、ゲート電極GE1の上部に酸化膜が形成されるだけでなく、絶縁膜IL1およびサイドウォールスペーサSWの表面露出面を改質することができる。このため、ステップS8の酸化処理に、熱酸化ではなく、プラズマ酸化、オゾン酸化またはUV酸化のような、活性酸化種による酸化を用いる利点は、基板温度半導体基板1の温度を抑えながら酸化処理を行うことができるつまり不純物の不要な拡散を防止できることに加えて、絶縁膜IL1およびサイドウォールスペーサSWの表面露出面を改質できることである。また、ステップS9では、酸化膜OX1,OX2だけでなく、絶縁膜IL1およびサイドウォールスペーサSWもエッチングされる虞があるが、ステップS8の酸化処理で絶縁膜IL1およびサイドウォールスペーサSWの表面露出面が改質されたことにより、絶縁膜IL1およびサイドウォールスペーサSWはエッチング耐性が高められており、ステップS9でエッチングされ難くなっている。このため、ステップS9のエッチングの際に、絶縁膜IL1およびサイドウォールスペーサSWがエッチングされても、そのエッチング量エッチング厚みは僅かであり、絶縁膜IL1およびサイドウォールスペーサSWの各厚み比べると十分に小さい。また、CVD法で形成した膜CVD膜は、フッ酸の水溶液などによるウェットエッチングに対しては、エッチングレートエッチング速度が高い。しかしながら、ステップS8の酸化処理で絶縁膜IL1およびサイドウォールスペーサSWの表面露出面を改質したことにより、改質前ステップS8の前に比べて、ステップS9で用いるエッチング液を使用した場合のエッチングレートエッチング速度は低くなっている。このため、たとえCVD法で絶縁膜IL1およびサイドウォールスペーサSW上記絶縁膜6を形成していたとしても、ステップS9のウェットエッチングの際に、絶縁膜IL1およびサイドウォールスペーサSWが過剰にエッチングされるのを防止することができる。ステップS9のエッチングの際の絶縁膜IL1とサイドウォールスペーサSWとの露出面は、主に絶縁膜IL1の上面とサイドウォールスペーサSW2の内壁11であるが、ステップS8の酸化処理の際に、絶縁膜IL1の上面とサイドウォールスペーサSW2の内壁11とが改質されることで、ステップS9のエッチングの際に、絶縁膜IL1およびサイドウォールスペーサSWがエッチングされるのを抑制できる。実施の形態2本実施の形態の半導体装置の製造工程を図面を参照して説明する。図29~図34は、本実施の形態2の半導体装置の製造工程中の要部断面図である。本実施の形態2が上記実施の形態1と相違しているのは、上記ステップS6窪み部12形成工程を行わない点である。すなわち、本実施の形態でも、上記図1~図10および図12~図16に示されるように上記ステップS5ゲート絶縁膜GI2除去工程までを上記実施の形態1と同様に行った後、本実施の形態では、上記ステップS6窪み部12形成工程を行わずに、図29に示されるように、上記ステップS7のフォトレジストパターンPR1の除去工程を行う。すなわち、上記実施の形態1では、図14~図17に示されるように、ステップS4でゲート電極GE2をエッチング除去してゲート絶縁膜GI2の上面を露出させ、この露出したゲート絶縁膜GI2をステップS5でエッチング除去して半導体基板1n型ウエルNWの表面を露出させ、この露出した半導体基板1n型ウエルNWをステップS6で更にエッチングして半導体基板1n型ウエルNWに窪み部12を形成していた。それに対して、本実施の形態では、上記ステップS4でゲート電極GE2をエッチング除去してゲート絶縁膜GI2の上面を露出させ、この露出したゲート絶縁膜GI2を上記ステップS5でエッチング除去して半導体基板1n型ウエルNWの表面を露出させ、この段階で、エッチングを終了する。このため、ゲート絶縁膜GI2をエッチングして除去した後、溝TR1の底部で露出された半導体基板1n型ウエルNWを更にエッチングする上記実施の形態1の場合か、ほとんどエッチングしない本実施の形態2の場合かが、上記実施の形態1の場合と、本実施の形態2の場合とで相違している。このため、上記ステップS6窪み部12形成工程を行った上記実施の形態1の場合には、上記図17のように半導体基板1n型ウエルNWには窪み部12が形成され、窪み部12の底面は、p-型半導体領域EX2の上面サイドウォールスペーサSW2とp-型半導体領域EX2との界面よりも低い位置にある。一方、上記ステップS6窪み部12形成工程を行わない本実施の形態2の場合には、図29のように、半導体基板1n型ウエルNWに窪み部12は形成されず、溝TR1の底部で露出された部分の半導体基板1n型ウエルNWの表面上面31は、p-型半導体領域EX2の上面サイドウォールスペーサSW2とp-型半導体領域EX2との界面とほぼ同じ高さ位置になる。溝TR1の底部で露出された半導体基板1n型ウエルNWの表面上面31は、ステップS4で除去するまでゲート電極GE2が存在していた平面領域と、平面視でほぼ一致しており、サイドウォールスペーサSW2の内壁11にほぼ整合し、シリコン面単結晶シリコン面により構成されている。以降の工程は、本実施の形態2も、上記実施の形態1と基本的には同じである。すなわち、図30に示されるように、上記実施の形態1と同様の上記ステップS8の酸化処理を行って、酸化膜OX1,OX2を形成する。この際、ゲート電極GE1の上部に形成される酸化膜OX2については、上記実施の形態1と本実施の形態2とで同じである。しかしながら、本実施の形態では、窪み部12が形成されていないため、上記ステップS5でゲート絶縁膜GI2をエッチング除去することで溝TR1の底部で露出された半導体基板1n型ウエルNWの表面上面31が、上記ステップS8の酸化処理で酸化されてそこに酸化膜OX1が形成される。それ以外については、上記ステップS8の酸化処理は、本実施の形態も、上記実施の形態1と同様である。それから、図31に示されるように、上記実施の形態1と同様の上記ステップS9のエッチング工程を行って、酸化膜OX1をエッチングして除去する。このステップS9のエッチング工程については、本実施の形態も、上記実施の形態1と同様であり、酸化膜OX1をエッチングして除去することで、溝TR1の底部で半導体基板1n型ウエルNWが露出し、一方、酸化膜OX2は酸化膜OX1よりも厚いため、ゲート電極GE1の上面を覆うように酸化膜OX2の一部がゲート電極GE1の上面上に層状に残存する。それから、図32に示されるように、上記実施の形態1と同様の上記ステップS10のエピタキシャル成長工程を行って、エピタキシャル層EP1を形成する。このステップS10では、ステップS9で酸化膜OX1を除去することで露出された半導体基板1の表面上面31上に、エピタキシャル層EP1が選択的にエピタキシャル成長する。すなわち、溝TR1の底部で露出された半導体基板1n型ウエルNWの表面31にステップS8で酸化膜OX1が形成され、その酸化膜OX1がステップS9で除去されることで、溝TR1の底部で半導体基板1n型ウエルNWの表面31が再度露出され、その上にエピタキシャル層EP1が選択的にエピタキシャル成長する。ステップS10でゲート電極GE1上にエピタキシャル層が形成されない点は、上記実施の形態1と本実施の形態2とで同じである。上記実施の形態1と本実施の形態2とで、形成したエピタキシャル層EP1の厚みが同じ場合、形成されたエピタキシャル層EP1の上面の高さ位置は、上記実施の形態1の場合よりも、本実施の形態2の場合の方が高くなる具体的には窪み部12の深さの分だけ高くなる。上記実施の形態1の場合は、窪み部12の深さとエピタキシャル層EP1の厚みとをほぼ同じにすることで、エピタキシャル層EP1の上面の高さ位置を、ステップS4,S5,S6のエッチングを行う前の半導体基板1の主面の高さ位置すなわちステップS4,S5,S6のエッチングを行う前の段階におけるゲート絶縁膜GI2と半導体基板1との界面の高さ位置とほぼ同じとすることができる。一方、本実施の形態の場合は、エピタキシャル層EP1の上面の高さ位置は、ステップS4,S5,S6のエッチングを行う前の半導体基板1の主面の高さ位置すなわちステップS4,S5,S6のエッチングを行う前の段階におけるゲート絶縁膜GI2と半導体基板1との界面の高さ位置よりも高くなる。これ以外については、上記ステップS10のエピタキシャル成長工程は、本実施の形態も、上記実施の形態1と同様である。それから、図33に示されるように、上記実施の形態1と同様の上記ステップS11の絶縁膜13形成工程を行って、半導体基板1の主面上に、すなわち、溝TR1の底部および側壁上を含む絶縁膜IL1上に具体的には、エピタキシャル層EP1の上面上、絶縁膜IL1の上面上、サイドウォールスペーサSW2の内壁11上、および酸化膜OX2の上面上に、絶縁膜13を形成する。それから、上記実施の形態1と同様の上記ステップS12の導電体膜14形成工程を行って、半導体基板1の主面上に、すなわち絶縁膜13上に、溝TR1内を埋めるように導電体膜14を形成する。それから、図34に示されるように、上記ステップS13のCMP工程を行って、溝TR1内に導電体膜14および絶縁膜13を残し、溝TR1の外部の導電体膜14および絶縁膜13をCMP法などにより除去して、溝TR1内に残存する導電体膜14からなるゲート電極GE2aと、溝TR1内に残存する絶縁膜13からなるゲート絶縁膜GI2aとを形成する。ゲート電極GE2aとエピタキシャル層EP1との間と、ゲート電極GE2aとサイドウォールスペーサSW2の内壁11との間に、絶縁膜13が介在残存し、ゲート電極GE1は、pチャネル型MISFETQpのゲート電極として機能し、ゲート電極GE2aとエピタキシャル層EP1との間の絶縁膜13が、pチャネル型MISFETQpのゲート絶縁膜GI2aとなる。以降の工程上記25~図28の工程に相当する工程は、上記実施の形態1と同様であり、上記実施の形態1と同様にして上記絶縁膜IL2を形成し、上記コンタクトホールCNTを形成し、上記プラグPGを形成し、上記絶縁膜IL3を形成し、上記配線M1を形成するが、ここではその図示および繰り返しの説明は省略する。本実施の形態においても、上記実施の形態1で説明した効果をほぼ得ることができる。更に、本実施の形態では、上記ステップS4でゲート電極GE2をエッチング除去してゲート絶縁膜GI2の上面を露出させ、この露出したゲート絶縁膜GI2を上記ステップS5でエッチング除去して半導体基板1n型ウエルNWの表面を露出させ、この段階で、エッチングを終了している。半導体基板1の露出部のエッチングをほとんど行わないため、ステップS5で溝TR1の底部で露出された半導体基板1n型ウエルNWの表面31におけるエッチングダメージを小さくすることができる。更に、エッチングダメージを受けた部分は、ステップS8酸化膜OX1形成およびステップS9酸化膜OX1除去で除去することができる。このため、ステップS10でエピタキシャル成長を行う際には、エピタキシャル層EP1の下地表面31は、エッチングによるダメージをほとんど受けておらず、エッチングダメージに起因した欠陥がほとんど無いため、エピタキシャル層EP1中に、下地の欠陥に起因した結晶欠陥が生じることを、より的確に防止できる。一方、上記実施の形態1では、本実施の形態2比べると、エピタキシャル層EP1の厚みが同じ場合、エピタキシャル層EP1の上面の高さ位置は、本実施の形態2の場合よりも低くなる具体的には窪み部12の深さの分だけ低くなる。このため、上記実施の形態1の場合は、窪み部12の深さとエピタキシャル層EP1の厚みとをほぼ同じにすることで、エピタキシャル層EP1の上面の高さ位置を、ステップS4,S5,S6のエッチングを行う前の半導体基板1の主面の高さ位置すなわちステップS4,S5,S6のエッチングを行う前の段階におけるゲート絶縁膜GI2と半導体基板1との界面の高さ位置とほぼ同じとすることもできる。このため、pチャネル型MISFETQpのチャネル領域このチャネル領域はエピタキシャル層EP1に形成されるを、p-型半導体領域EX2に横方向水平方向、半導体基板1の主面に平行な方向に隣接させることができる。上記実施の形態1では、エピタキシャル層EP1の上面の高さ位置を本実施の形態2よりも低くできるため、チャネル領域を経由するソースとドレインとの間の電流経路に不要な抵抗成分が入るのを抑制または防止でき、pチャネル型MISFETQpのトランジスタ特性を、より向上させることができる。また、nチャネル型MISFETQnとpチャネル型MISFETQpとで、ゲート絶縁膜およびゲート電極の高さ位置がそろえることができるため、nチャネル型MISFETQnとpチャネル型MISFETQpとのトランジスタ特性のバランスをとることができる。実施の形態3本実施の形態の半導体装置の製造工程を図面を参照して説明する。図35~図42は、本実施の形態3の半導体装置の製造工程中の要部断面図である。上記実施の形態1では、pMIS形成領域1Bにエピタキシャル層EP1を形成し、nMIS形成領域1Aには、エピタキシャル層エピタキシャル層EP1に相当するものを形成していない。すなわち、上記実施の形態1では、pチャネル型MISFETQpのチャネル領域はエピタキシャル層EP1に形成されるようにし、pチャネル型MISFETQpのソースドレイン領域p-型半導体領域EX2およびp型半導体領域SD2と、nチャネル型MISFETQnのチャネル領域およびソースドレイン領域n-型半導体領域EX1およびn型半導体領域SD1とは、半導体基板1に形成している。それに対して、本実施の形態3では、nMIS形成領域1Aにエピタキシャル層EP2エピタキシャル層EP1に相当するものを形成し、pMIS形成領域1Bには、エピタキシャル層エピタキシャル層EP1に相当するものを形成しない。すなわち、本実施の形態3では、nチャネル型MISFETQnのチャネル領域はエピタキシャル層EP2に形成されるようにし、nチャネル型MISFETQnのソースドレイン領域n-型半導体領域EX1およびn型半導体領域SD1と、pチャネル型MISFETQpのチャネル領域およびソースドレイン領域p-型半導体領域EX2およびp型半導体領域SD2とは、半導体基板1に形成している。以下、本実施の形態3の製造工程について、上記実施の形態1との相違点を中心に説明する。本実施の形態においても、上記実施の形態1と同様に上記図1~図10、図12および図13の工程を行って、上記図13の構造を得るが、ここまでの工程図13の構造を得るまでの工程で以下の点が、上記実施の形態1と相違している。すなわち、上記実施の形態1では、ゲート電極GE1およびゲート絶縁膜GI1は、nチャネル型MISFETQnのゲート電極およびゲート絶縁膜であるが、ゲート電極GE2およびゲート絶縁膜GI2は、ダミーのゲート電極およびダミーのゲート絶縁膜であった。このため、上記実施の形態1では、ゲート電極GE1は、n型の不純物を導入したシリコン膜4、すなわち、n型の不純物を導入した多結晶シリコンn型半導体膜、ドープトポリシリコン膜により形成されており、一方、ゲート電極GE2は、ダミーのゲート電極であり、後で除去されるため、不純物の導入の有無や不純物の導電型は問われなかった。それに対して、本実施の形態では、ゲート電極GE2およびゲート絶縁膜GI2は、pチャネル型MISFETQpのゲート電極およびゲート絶縁膜であり、ゲート電極GE1およびゲート絶縁膜GI1は、ダミーのゲート電極およびダミーのゲート絶縁膜である。このため、本実施の形態1では、ゲート電極GE2は、p型の不純物を導入したシリコン膜4、すなわち、p型の不純物を導入した多結晶シリコンn型半導体膜、ドープトポリシリコン膜により形成されており、一方、ゲート電極GE1は、ダミーのゲート電極であり、後で除去されるため、不純物の導入の有無や不純物の導電型は問われない。本実施の形態では、上記図13の段階で、pMIS形成領域1Bにpチャネル型MISFETQpがほぼ完成して形成されている。すなわち、ゲート電極GE2は、ダミーのゲート電極ではなく、pチャネル型MISFETQpのゲート電極として機能し、ゲート絶縁膜GI2は、ダミーのゲート絶縁膜ではなく、pチャネル型MISFETQpのゲート絶縁膜として機能する。しかしながら、本実施の形態では、上記図13の段階で、nMIS形成領域1Aにおいて、nチャネル型MISFETQnはまだ完成していない。本実施の形態では、ゲート電極GE1は、nチャネル型MISFETQnのゲート電極として機能するものではなく、ダミーのゲート電極擬似的なゲート電極であり、後で除去される。また、ゲート絶縁膜GI1すなわちゲート電極GE1の下に残存する絶縁膜3は、nチャネル型MISFETQnのゲート絶縁膜として機能するものではなく、ダミーのゲート絶縁膜であり、後で除去される。本実施の形態では、nチャネル型MISFETQnのゲート絶縁膜後述のゲート絶縁膜GI1aに対応およびゲート電極後述のゲート電極GE1aに対応は、更に後で形成される。これ以外については、本実施の形態において上記図13の構造を得るまでの工程は、上記実施の形態1と同様である。本実施の形態において上記図13の構造を得た後の工程は、nMIS形成領域1AとpMIS形成領域1Bとを逆にすれば、上記実施の形態1の製造工程と基本的には同じである。以下、具体的に説明する。上記図13の構造を得た後、上記ステップS3に相当する工程として、図35に示されるように、上記フォトレジストパターンPR1の代わりにフォトレジストパターンレジストパターンPR2を形成する。上記フォトレジストパターンPR1は、ゲート電極GE1を覆い、かつゲート電極GE2を露出していたが、本実施の形態では、ゲート電極GE2を覆い、かつゲート電極GE1を露出するようにフォトレジストパターンPR2を形成するため、ゲート電極GE2の上面はフォトレジストパターンPR2で覆われるが、ゲート電極GE1の上面は、フォトレジストパターンPR2で覆われずに露出される。それ以外については、フォトレジストパターンPR2形成工程は、上記ステップS3のフォトレジストパターンPR1形成工程と同様である。次に、上記ステップS4,S5,S6に相当する工程を行う。上記ステップS4において、上記実施の形態1では、ゲート電極GE1はエッチングせずに、ゲート電極GE2をエッチングして除去したが、本実施の形態では、ゲート電極GE2はエッチングせずに、ゲート電極GE1をエッチングして除去する。この際、本実施の形態では、ゲート電極GE2はフォトレジストパターンPR2で覆われているため、エッチングされない。また、上記ステップS5において、上記実施の形態1では、ゲート電極GE2を除去することで露出されたゲート絶縁膜GI2を、エッチングして除去したが、本実施の形態では、ゲート電極GE1を除去することで露出されたゲート絶縁膜GI1を、エッチングして除去する。上記ステップS4,S5に相当する工程で、ゲート電極GE1およびゲート絶縁膜GI1をエッチングにより除去することにより、溝凹部、開口部、窪み部TR2が形成され、溝TR2の底部で半導体基板1p型ウエルPWの表面が露出される。この段階の溝TR2は、ゲート電極GE1の除去前までゲート電極GE1およびゲート絶縁膜GI1が存在していた領域空間からなり、溝TR2の底面は半導体基板1の露出面で構成され、溝TR2の側壁側面はサイドウォールスペーサSW1の内壁側壁11aで構成される。ここで、サイドウォールスペーサSW1の内壁側壁11aとは、サイドウォールスペーサSW1において、ゲート電極GE1を除去するまでゲート電極GE1に接していた側の側壁に対応している。また、上記ステップS6において、上記実施の形態1では、溝TR2の底部で露出された半導体基板1n型ウエルNWを更にエッチングして窪み部12を形成したが、本実施の形態では、溝TR1の底部で露出された半導体基板1p型ウエルPWを更にエッチングして露出表面をエッチングにより後退させて、窪み部凹部、溝部12aを形成する。この段階の溝TR1の底面は、半導体基板1の露出面ここでは窪み部12aの底面で構成される。これら上記ステップS4,S5,S6に相当する工程において、本実施の形態では、ゲート電極GE2がフォトレジストパターンPR2で覆われているため、ゲート電極GE2、ゲート絶縁膜GI2およびゲート絶縁膜GI2の下の半導体基板1n型ウエルNWはエッチングされない。これにより、上記図17に相当する図36の構造が得られる。上記実施の形態1では、上記窪み部12は、pMIS形成領域1Bの半導体基板1n型ウエルNWにおいてサイドウォールスペーサSW2の内壁11にほぼ整合して形成されていたが、本実施の形態では、窪み部12aは、nMIS形成領域1Aの半導体基板1p型ウエルPWにおいてサイドウォールスペーサSW1の内壁11aにほぼ整合して形成される。すなわち、ステップS4に相当する工程で除去するまでゲート電極GE1が存在していた平面領域と、窪み部12aが形成された平面領域とは、平面視でほぼ一致する。このため、窪み部12aは、n-型半導体領域EX1と隣接している。これ以外については、上記ステップS4,S5,S6に相当する工程は、上記実施の形態1と基本的には同じである。次に、上記フォトレジストパターンPR1の代わりに本実施の形態ではフォトレジストパターンPR2を形成していたので、上記ステップS7に相当する工程として、図37に示されるように、フォトレジストパターンPR2を除去する。次に、上記ステップS8に相当する酸化処理犠牲酸化を行う。上記ステップS8において、上記実施の形態1では、酸化膜OX1は、上記溝TR1の底部で露出する半導体基板1の表面窪み部12の表面に形成され、酸化膜OX2はゲート電極GE1の上面に形成されたが、本実施の形態では、図37に示されるように、酸化膜OX1は溝TR2の底部で露出する半導体基板1の表面窪み部12aの表面に形成され、酸化膜OX2はゲート電極GE2の上面に形成される。すなわち、本実施の形態では、上記ステップS8に相当する酸化処理により、窪み部12aの表面窪み部12aの底面および側壁が酸化されて、窪み部12aの表面窪み部12aの底面および側壁に酸化膜酸化シリコン膜OX1が形成され、また、ゲート電極GE2の上面も酸化されて、ゲート電極GE2の上部に酸化膜酸化シリコン膜OX2が形成される。この段階の溝TR1の底面は酸化膜OX1で構成される。本実施の形態においても、上記実施の形態1と同様に、酸化膜OX2の厚みt2は酸化膜OX1の厚みt1よりも厚いt2>t1が、これは、ゲート電極GE2にp型不純物が導入されており、ゲート電極GE2の不純物濃度を、p型ウエルPWおよびn-型半導体領域EX1の不純物濃度よりも高くしていることで、実現可能である。これ以外については、上記ステップS8に相当する工程酸化処理は、上記実施の形態1と基本的には同じである。次に、上記ステップS9に相当するエッチング工程酸化膜OX1除去工程を行う。上記ステップS9において、上記実施の形態1では、酸化膜OX1をエッチングにより除去して、溝TR1の底部で半導体基板1n型ウエルNWを露出させたが、本実施の形態では、図38に示されるように、酸化膜OX1をエッチングにより除去して、溝TR2の底部で半導体基板1p型ウエルPWを露出させる。すなわち、上記ステップS9に相当する工程では、窪み部12aの表面底面および側壁の酸化膜OX1がエッチングで除去されて窪み部12aの表面底面および側壁を構成する半導体基板1のシリコン面が露出される。また、上記ステップS9において、上記実施の形態1では、ゲート電極GE1上の酸化膜OX2の上層部分がエッチングされて除去され、酸化膜OX2の下層部分がゲート電極GE1の上面上に層状に残存するが、本実施の形態では、ゲート電極GE2上の酸化膜OX2の上層部分がエッチングされて除去され、酸化膜OX2の下層部分がゲート電極GE2の上面上に層状に残存する。すなわち、上記ステップS9に相当する工程において、酸化シリコン膜OX1だけでなく、ゲート電極GE2上に形成された酸化膜OX2もエッチングされるが、ステップS9のエッチング工程を終了した段階で、ゲート電極GE2の上面上面全体を覆うように酸化膜OX2の一部がゲート電極GE2の上面上に残存する。これ以外については、上記ステップS9に相当する工程酸化膜OX1除去のエッチング工程は、上記実施の形態1と基本的には同じである。次に、上記ステップS10に相当するエピタキシャル成長工程を行う。この際、酸化膜OX1を除去することで露出された半導体基板1のシリコン面上に、エピタキシャル層半導体層EP2が選択的にエピタキシャル成長する。上記ステップS10において、上記実施の形態1では、酸化膜OX1を除去することで溝TR1の底部で露出された半導体基板1の表面窪み部12の表面上にエピタキシャル層EP1が選択的にエピタキシャル成長するが、本実施の形態では、図39のように、酸化膜OX1を除去することで溝TR2の底部で露出された半導体基板1の表面窪み部12aの表面上に、エピタキシャル層EP2が選択的にエピタキシャル成長する。すなわち、本実施の形態では、半導体基板1に形成された窪み部12aの表面底面および側壁に酸化膜OX1が形成され、その酸化膜OX1が除去されることで、窪み部12aの表面底面および側壁を構成する半導体基板1のシリコン面が露出され、このシリコン面窪み部12aの表面を構成する半導体基板1のシリコン面上に、エピタキシャル層EP2が選択的にエピタキシャル成長する。この段階の溝TR2の底面は、エピタキシャル層EP2の上面で構成される。エピタキシャル層EP2は、エピタキシャル成長した半導体層であり、Geゲルマニウム層、III-V族半導体層、またはSiシリコン層とすることが好ましい。ここで、III-V族半導体層とは、III族元素とV族元素とで構成される半導体層であり、例えば、GaAsガリウムヒ素層、GaSbガリウムアンチモン層、InPインジウムリン層、InAsインジウムヒ素層、またはInSbインジウムアンチモン層などを例示できる。また、上記ステップS10において、上記実施の形態1では、ゲート電極GE1上に酸化膜OX2の一部が層状に残存しているため、ゲート電極GE1上にエピタキシャル層が形成されなかったが、本実施の形態では、ゲート電極GE2上に酸化膜OX2の一部が層状に残存しているため、ゲート電極GE2上にエピタキシャル層は形成されない。これ以外については、上記ステップS10に相当する工程エピタキシャル成長工程は、上記実施の形態1と同様である。次に、上記ステップS11に相当する絶縁膜13形成工程と、上記ステップS12に相当する導電体膜14形成工程とを順に行う。本実施の形態では、上記ステップS11に相当する絶縁膜13形成工程で、図40に示されるように、半導体基板1の主面上に、すなわち、溝TR2の底部および側壁上を含む絶縁膜IL1上に具体的にはエピタキシャル層EP2の上面上、絶縁膜IL1の上面上、サイドウォールスペーサSW2の内壁11a上、および酸化膜OX2の上面上に、絶縁膜13が形成される。また、本本実施の形態では、上記ステップS12に相当する導電体膜14形成工程で、半導体基板1の主面上に、すなわち絶縁膜13上に、溝TR2内を埋めるように導電体膜14が形成される。これ以外については、上記ステップS11,S12に相当する工程絶縁膜13形成工程および導電体膜14形成工程は、上記実施の形態1と同様である。次に、上記ステップS13に相当する工程を行う。本実施の形態では、上記ステップS13に相当する工程で、図41に示されるように、溝TR2内に導電体膜14および絶縁膜13を残し、溝TR2の外部の導電体膜14および絶縁膜13をCMP法などにより除去して、溝TR2内に残存する導電体膜14からなるゲート電極GE1aと、溝TR2内に残存する絶縁膜13からなるゲート絶縁膜GI1aとを形成する。ゲート電極GE1aとエピタキシャル層EP2との間と、ゲート電極GE1aとサイドウォールスペーサSW1の内壁11aとの間に、絶縁膜13が介在残存し、ゲート電極GE1aは、nチャネル型MISFETQnのゲート電極として機能し、ゲート電極GE1aとエピタキシャル層EP2との間の絶縁膜13が、nチャネル型MISFETQnのゲート絶縁膜GI1aとなる。このようにして、エピタキシャル層EP2上にゲート絶縁膜GI1aを介してゲート電極GE1aが形成される。ゲート絶縁膜GI1a絶縁膜13を介してゲート電極GE1aの下に位置するエピタキシャル層EP2に、nチャネル型MISFETQnのチャネル領域が形成される。また、nチャネル型MISFETQnのソースまたはドレインとして機能するn型の半導体領域不純物拡散層は、n-型半導体領域EX1とそれよりも高不純物濃度のn型半導体領域SD1により形成され、LDD構造を有している。このようにして、nMIS形成領域1Aにnチャネル型MISFETQnが形成される。これ以外については、上記ステップS13に相当する工程は、上記実施の形態1と同様である。以降の工程上記25~図28の工程に相当する工程は、上記実施の形態1と同様であり、上記実施の形態1と同様にして、図42に示されるように、上記絶縁膜IL2を形成し、上記コンタクトホールCNTを形成し、上記プラグPGを形成し、上記絶縁膜IL3を形成し、上記配線M1を形成する。本実施の形態でも、上記実施の形態1について説明した効果とほぼ同様の効果を得ることができる。但し、上記実施の形態1では、pチャネル型MISFETQpのチャネル領域がエピタキシャル層EP1に形成されるようにしたことで、pチャネル型MISFETQpの特性を向上させているが、本実施の形態では、nチャネル型MISFETQnのチャネル領域がエピタキシャル層EP2に形成されるようにしたことで、nチャネル型MISFETQnの特性を向上させている。すなわち、本実施の形態の半導体装置は、nチャネル型MISFETQnのチャネル領域が、半導体基板1ではなく、半導体基板1とは別に形成エピタキシャル成長したエピタキシャル層EP2に形成されるようにし、ソースドレイン領域n-型半導体領域EX1およびn型半導体領域SD1は、半導体基板1に形成している。エピタキシャル層EP2は、エピタキシャル成長した半導体層であり、Geゲルマニウム層、III-V族半導体層、またはSiシリコン層とすることが好ましいが、それぞれ以下のような利点を得られる。エピタキシャル層EP2をGeゲルマニウム層にした場合には、nチャネル型MISFETQnのチャネル領域がGeゲルマニウム層に形成されることになるため、チャネル領域における電子の移動度を向上させ、nチャネル型MISFETQnのオン電流を向上増大させることができる。すなわち、半導体基板1シリコン領域にチャネル領域が形成される場合に比べて、チャネル領域における電子の移動度を向上させ、nチャネル型MISFETQnのオン電流を向上増大させることができる。エピタキシャル層EP2をIII-V族半導体層にした場合には、nチャネル型MISFETQnのチャネル領域がGeゲルマニウム層に形成されることになるため、チャネル領域における電子の移動度を向上させ、nチャネル型MISFETQnのオン電流を向上増大させることができる。すなわち、半導体基板1シリコン領域にチャネル領域が形成される場合に比べて、チャネル領域における電子の移動度を向上させ、nチャネル型MISFETQnのオン電流を向上増大させることができる。エピタキシャル層EP2をSiシリコン層にした場合には、このSiシリコン層にnチャネル型MISFETQnのチャネル領域が形成されるが、このSiシリコン層は、上記ステップS10に相当する工程のエピタキシャル成長により形成されているため、ソースドレイン領域n-型半導体領域EX1およびn型半導体領域SD1からの横方向水平方向の不純物拡散の影響はほとんど受けない。このため、パンチスルー現象を抑制することができる。従って、短チャネル効果を抑制することができる。また、パンチスルー抑制短チャネル効果抑制の効果は、エピタキシャル層EP2がSiシリコン層の場合に最も有効に得られるが、エピタキシャル層EP2がSiシリコン層以外の半導体層の場合であってもある程度は得られる。このように、エピタキシャル層EP2を、Geゲルマニウム層、III-V族半導体層、またはSiシリコン層とすることにより、上述の各利点を得ることができ、製造された半導体装置の性能を向上させることができる。実施の形態4本実施の形態の半導体装置の製造工程を図面を参照して説明する。図43~図48は、本実施の形態4の半導体装置の製造工程中の要部断面図である。本実施の形態4と上記実施の形態3との関係は、上記実施の形態2と上記実施の形態1との関係と同じである。すなわち、本実施の形態4が上記実施の形態3と相違しているのは、上記ステップS6に相当する窪み部12a形成工程を行わない点である。上記ステップS5に相当するゲート絶縁膜GI1除去工程までを上記実施の形態3と同様に行った後、本実施の形態では、上記ステップS6に相当する窪み部12a形成工程を行わずに、図43に示されるように、上記ステップS7に相当するフォトレジストパターンPR2除去工程を行う。すなわち、上記実施の形態3では、ゲート電極GE1をエッチング除去してゲート絶縁膜GI1の上面を露出させ、この露出したゲート絶縁膜GI1をエッチング除去して半導体基板1p型ウエルPWの表面を露出させ、この露出した半導体基板1p型ウエルPWを更にエッチングして半導体基板1p型ウエルPWに窪み部12を形成していた。それに対して、本実施の形態では、ゲート電極GE1をエッチング除去してゲート絶縁膜GI1の上面を露出させ、この露出したゲート絶縁膜GI1をエッチング除去して半導体基板1p型ウエルPWの表面を露出させ、この段階で、エッチングを終了する。このため、ゲート絶縁膜GI1をエッチングして除去した後に、半導体基板1p型ウエルPWをエッチングする上記実施の形態3の場合か、ほとんどエッチングしない本実施の形態4の場合かが、上記実施の形態3の場合と、本実施の形態4の場合とで相違している。上記実施の形態3の場合には、上記図36のように半導体基板1p型ウエルPWには窪み部12aが形成され、窪み部12aの底面は、n-型半導体領域EX1の上面サイドウォールスペーサSW1とn-型半導体領域EX1との界面よりも低い位置にあった。一方、本実施の形態4の場合には、図43のように、半導体基板1p型ウエルPWに上記窪み部12aは形成されず、ゲート絶縁膜GI1が除去されて露出された部分の半導体基板1p型ウエルPWの表面上面31aは、n-型半導体領域EX1の上面サイドウォールスペーサSW1とn-型半導体領域EX1との界面とほぼ同じ高さ位置になる。露出された半導体基板1p型ウエルPWの表面上面31aは、ゲート電極GE1の除去工程の前までゲート電極GE1が存在していた平面領域と、平面視でほぼ一致しており、サイドウォールスペーサSW1の内壁11aにほぼ整合し、シリコン面単結晶シリコン面により構成されている。以降の工程は、本実施の形態4の製造工程も、上記実施の形態3と基本的には同じである。すなわち、図44に示されるように、上記実施の形態3と同様の上記ステップS8に相当する酸化処理を行って、酸化膜OX1,OX2を形成する。この際、ゲート電極GE2の上部に形成される酸化膜OX2については、上記実施の形態3と本実施の形態4とで同じである。しかしながら、本実施の形態4では、窪み部12aが形成されていないため、上記ステップS5に相当する工程でゲート絶縁膜GI2をエッチング除去することで露出された半導体基板1p型ウエルPWの表面上面31aが、酸化されてそこに酸化膜OX1が形成される。それ以外については、上記ステップS8に相当する酸化処理は、本実施の形態4も、上記実施の形態3と同様である。それから、図45に示されるように、上記実施の形態3と同様の上記ステップS9に相当するエッチング工程を行って、酸化膜OX1をエッチングして除去する。このステップS9に相当するエッチング工程では、酸化膜OX1をエッチングして除去することで、溝TR2の底部で半導体基板1p型ウエルPWが露出し、一方、酸化膜OX2は酸化膜OX1よりも厚いため、ゲート電極GE2の上面を覆うように酸化膜OX2の一部がゲート電極GE2の上面上に層状に残存する。それから、図46に示されるように、上記実施の形態3と同様の上記ステップS10に相当するエピタキシャル成長工程を行って、エピタキシャル層EP2を形成する。このエピタキシャル成長工程では、ステップS9に相当するエッチング工程で酸化膜OX1を除去することで露出された半導体基板1の表面上面31a上に、エピタキシャル層EP2が選択的にエピタキシャル成長する。すなわち、本実施の形態4では、溝TR2の底部で露出された半導体基板1p型ウエルPWの表面31aにステップS8に相当する酸化処理で酸化膜OX1が形成され、その酸化膜OX1がステップS9に相当するエッチング工程で除去されることで、溝TR2の底部で半導体基板1p型ウエルPWの表面31aが再度露出され、その上にエピタキシャル層EP2が選択的にエピタキシャル成長する。ゲート電極GE2上にエピタキシャル層が形成されない点は、上記実施の形態3と本実施の形態4とで同じである。上記実施の形態3と本実施の形態4とで、形成したエピタキシャル層EP2の厚みが同じ場合、形成されたエピタキシャル層EP2の上面の高さ位置は、上記実施の形態3の場合よりも、本実施の形態4の場合の方が高くなる具体的には窪み部12aの深さの分だけ高くなる。上記実施の形態3の場合は、窪み部12aの深さとエピタキシャル層EP2の厚みとをほぼ同じにすることで、エピタキシャル層EP2の上面の高さ位置を、ゲート電極GE1除去工程を行う前の半導体基板1の主面の高さ位置すなわちゲート電極GE1を除去する前の段階におけるゲート絶縁膜GI1と半導体基板1との界面の高さ位置とほぼ同じとすることができる。一方、本実施の形態4の場合は、エピタキシャル層EP2の上面の高さ位置は、ゲート電極GE1除去工程を行う前の半導体基板1の主面の高さ位置すなわちゲート電極GE1を除去する前の段階におけるゲート絶縁膜GI1と半導体基板1との界面の高さ位置よりも高くなる。これ以外については、上記ステップS10に相当するエピタキシャル成長工程は、本実施の形態も、上記実施の形態3と同様である。それから、図47に示されるように、上記実施の形態3と同様の上記ステップS11に相当する絶縁膜13形成工程を行って、半導体基板1の主面上に、すなわち、溝TR1の底部および側壁上を含む絶縁膜IL1上に具体的には、エピタキシャル層EP2の上面上、絶縁膜IL1の上面上、サイドウォールスペーサSW1の内壁11a上、および酸化膜OX2の上面上にに、絶縁膜13を形成する。それから、上記実施の形態3と同様の上記ステップS12に相当する導電体膜14形成工程を行って、半導体基板1の主面上に、すなわち絶縁膜13上に、溝TR2内を埋めるように導電体膜14を形成する。それから、図48に示されるように、上記実施の形態3と同様の上記ステップS13に相当する工程を行って、溝TR2内に導電体膜14および絶縁膜13を残し、溝TR2の外部の導電体膜14および絶縁膜13をCMP法などにより除去して、溝TR2内に残存する導電体膜14からなるゲート電極GE1aと、溝TR2内に残存する絶縁膜13からなるゲート絶縁膜GI1aとを形成する。ゲート電極GE1aとエピタキシャル層EP2との間と、ゲート電極GE1aとサイドウォールスペーサSW2の内壁11aとの間に、絶縁膜13が介在残存し、ゲート電極GE1aは、pチャネル型MISFETQpのゲート電極として機能し、ゲート電極GE1aとエピタキシャル層EP2との間の絶縁膜13が、pチャネル型MISFETQpのゲート絶縁膜GI1aとなる。以降の工程上記25~図28の工程に相当する工程は、上記実施の形態1~3と同様であり、上記実施の形態1~3と同様にして上記絶縁膜IL2を形成し、上記コンタクトホールCNTを形成し、上記プラグPGを形成し、上記絶縁膜IL3を形成し、上記配線M1を形成するが、ここではその図示および繰り返しの説明は省略する。本実施の形態でも、上記実施の形態2で説明した効果をほぼ得ることができる。但し、上記実施の形態2では、pチャネル型MISFETQpのチャネル領域がエピタキシャル層EP1に形成されるようにしたことで、pチャネル型MISFETQpの特性を向上させているが、本実施の形態では、nチャネル型MISFETQnのチャネル領域がエピタキシャル層EP2に形成されるようにしたことで、nチャネル型MISFETQnの特性を向上させている。実施の形態5本実施の形態の半導体装置の製造工程を図面を参照して説明する。図45~図57は、本実施の形態5の半導体装置の製造工程中の要部断面図である。上記実施の形態1では、pMIS形成領域1Bにエピタキシャル層EP1を形成し、nMIS形成領域1Aには、エピタキシャル層エピタキシャル層EP2に相当するものを形成していない。また、上記実施の形態3では、nMIS形成領域1Aにエピタキシャル層EP2を形成し、pMIS形成領域1Bには、エピタキシャル層エピタキシャル層EP1に相当するものを形成していない。それに対して、本実施の形態5では、pMIS形成領域1Bにエピタキシャル層EP1を形成し、nMIS形成領域1Aにエピタキシャル層EP2を形成する。すなわち、本実施の形態4では、nチャネル型MISFETQnのチャネル領域はエピタキシャル層EP2に形成されるようにし、pチャネル型MISFETQpのチャネル領域はエピタキシャル層EP1に形成されるようにする。そして、nチャネル型MISFETQnのソースドレイン領域n-型半導体領域EX1およびn型半導体領域SD1と、pチャネル型MISFETQpのチャネル領域およびソースドレイン領域p-型半導体領域EX2およびp型半導体領域SD2とは、半導体基板1に形成している。つまり、本実施の形態5は、上記実施の形態1におけるpMIS形成領域1Bに対する工程と、上記実施の形態3におけるnMIS形成領域1Aに対する工程とを組み合わせたものである。以下、本実施の形態5の製造工程について、上記実施の形態1との相違点を中心に説明する。本実施の形態においても、上記実施の形態1と同様に上記図1~図10、図12および図13の工程を行って、上記図13の構造を得るが、ここまでの工程図13の構造を得るまでの工程で以下の点が、上記実施の形態1と相違している。すなわち、上記実施の形態1では、ゲート電極GE1およびゲート絶縁膜GI1は、nチャネル型MISFETQnのゲート電極およびゲート絶縁膜であるが、ゲート電極GE2およびゲート絶縁膜GI2は、ダミーのゲート電極およびダミーのゲート絶縁膜であった。それに対して、本実施の形態5では、ゲート電極GE1,GE2の両方ともダミーのゲート電極であり、ゲート絶縁膜GI1,GI2の両方ともダミーのゲート絶縁膜である。このため、本実施の形態5では、ゲート電極GE1,GE2は、ダミーのゲート電極であり、後で除去されるため、不純物の導入の有無や不純物の導電型は問われない。本実施の形態では、上記図13の段階で、nMIS形成領域1Aにおいて、nチャネル型MISFETQnはまだ完成しておらず、pMIS形成領域1Bにおいて、pチャネル型MISFETQpはまだ完成していない。本実施の形態では、ゲート電極GE1は、nチャネル型MISFETQnのゲート電極として機能するものではなく、ダミーのゲート電極擬似的なゲート電極であり、後で除去される。また、ゲート絶縁膜GI1すなわちゲート電極GE1の下に残存する絶縁膜3は、nチャネル型MISFETQnのゲート絶縁膜として機能するものではなく、ダミーのゲート絶縁膜であり、後で除去される。また、ゲート電極GE2は、pチャネル型MISFETQpのゲート電極として機能するものではなく、ダミーのゲート電極擬似的なゲート電極であり、後で除去される。また、ゲート絶縁膜GI2すなわちゲート電極GE2の下に残存する絶縁膜3は、pチャネル型MISFETQpのゲート絶縁膜として機能するものではなく、ダミーのゲート絶縁膜であり、後で除去される。本実施の形態では、nチャネル型MISFETQnのゲート絶縁膜後述のゲート絶縁膜GI1aに対応およびゲート電極後述のゲート電極GE1aに対応とpチャネル型MISFETQpのゲート絶縁膜後述のゲート絶縁膜GI2aに対応およびゲート電極後述のゲート電極GE2aに対応とは、更に後で形成される。これ以外については、本実施の形態において上記図13の構造を得るまでの工程は、上記実施の形態1と同様である。上記図13の構造を得た後、本実施の形態では、上記ステップS3に相当する工程は行わず、上記フォトレジストパターンPR1と上記フォトレジストパターンPR2のいずれも形成しない。このため、ゲート電極GE1の上面とゲート電極GE2の上面とが露出した状態で、上記ステップS4に相当するエッチング工程が行われる。上記ステップS4に相当するエッチング工程を行うことで、図49に示されるように、ゲート電極GE1,GE2をエッチングして除去する。上記ステップS4において、上記実施の形態1では、ゲート電極GE1はエッチングせずに、ゲート電極GE2をエッチングして除去したが、本実施の形態では、このステップS4に相当するエッチング工程において、ゲート電極GE1とゲート電極GE2との両方をエッチングして除去する。これは、ゲート電極GE1,GE2をフォトレジストパターンなどで覆わない状態でステップS4に相当するエッチング工程を行うことで実現できる。上記ステップS4に相当する工程で、ゲート電極GE2をエッチングにより除去することにより溝TR1が形成され、ゲート電極GE1をエッチングにより除去することにより溝TR2が形成され、溝TR1の底部でゲート絶縁膜GI2が露出され、溝TR2の底部でゲート絶縁膜GI1が露出される。これ以外については、上記ステップS4に相当する工程は、上記実施の形態1,3と基本的には同じである。次に、上記ステップS5に相当するエッチング工程を行うことで、図50に示されるように、ゲート絶縁膜GI1,GI2をエッチングして除去する。上記ステップS5において、上記実施の形態1では、ゲート電極GE2を除去することで露出されたゲート絶縁膜GI2を、エッチングして除去したが、本実施の形態では、ゲート電極GE1,GE2を除去することで露出されたゲート絶縁膜GI1,GI2を、エッチングして除去する。上記ステップS5に相当する工程で、ゲート絶縁膜GI2をエッチングにより除去することにより溝TR1の底部で半導体基板1n型ウエルNWが露出され、ゲート絶縁膜GI1をエッチングにより除去することにより溝TR2の底部で半導体基板1p型ウエルPWが露出される。これ以外については、上記ステップS5に相当する工程は、上記実施の形態1,3と基本的には同じである。次に、上記ステップS6に相当するエッチング工程を行うことで、図51に示されるように、溝TR1,TR2の底部で露出された半導体基板1n型ウエルNW、p型ウエルPWを更にエッチングして露出表面をエッチングにより後退させて、窪み部12,12aを形成する。この際、pMIS形成領域1Bにおいて、溝TR1の底部で露出された半導体基板1n型ウエルNWがエッチングされて半導体基板1n型ウエルNWに窪み部12が形成され、nMIS形成領域1Aにおいて、溝TR2の底部で露出された半導体基板1p型ウエルPWがエッチングされて窪み部12aが形成される。本実施の形態で形成された窪み部12は、上記実施の形態1の上記窪み部12と基本的には同じであり、本実施の形態で形成された窪み部12aは、上記実施の形態3の上記窪み部12aと基本的には同じであるので、ここでは繰り返しの説明は省略する。これ以外については、上記ステップS6に相当する工程は、上記実施の形態1,3と基本的には同じである。次に、上記実施の形態1では、上記ステップS7のフォトレジストパターン除去工程を行うが、本実施の形態では、上記ステップS3に相当するフォトレジストパターン形成工程は行っていないため、上記ステップS7に相当するフォトレジストパターン除去工程は行う必要が無い。次に、上記ステップS8に相当する酸化処理犠牲酸化を行う。これにより、酸化膜OX1が形成されるが、本実施の形態では、酸化膜OX1は、図52に示されるように、溝TR1の底部で露出する半導体基板1の表面窪み部12の表面と、溝TR2の底部で露出する半導体基板1の表面窪み部12aの表面とに形成される。すなわち、本実施の形態では、上記ステップS8に相当する酸化処理により、窪み部12,12aの表面底面および側壁が酸化されて、窪み部12,12aの表面底面および側壁に酸化膜酸化シリコン膜OX1が形成される。この段階の溝TR1,TR2の底面は酸化膜OX1で構成される。また、本実施の形態では、ゲート電極GE1,GE2は既に除去しているため、上記実施の形態1,3で形成されたような酸化膜OX2ゲート電極GE1またはゲート電極GE2上の酸化膜OX2は形成されない。これ以外については、上記ステップS8に相当する工程酸化処理は、上記実施の形態1,3と基本的には同じである。次に、上記ステップS9に相当するエッチング工程酸化膜OX1除去工程を行う。これにより、図53に示されるように、本実施の形態では、酸化膜OX1をエッチングにより除去して、溝TR1,TR2の底部で半導体基板1n型ウエルNW、p型ウエルPWが露出される。すなわち、上記ステップS9に相当する工程では、窪み部12,12aの表面の酸化膜OX1がエッチングで除去されて、窪み部12,12aの表面底面および側壁を構成する半導体基板1のシリコン面が露出される。また、上記酸化膜OX2に相当するものは、本実施の形態では形成されていないため、酸化膜OX1除去工程で、酸化膜OX2がエッチングされることは無い。これ以外については、上記ステップS9に相当する工程酸化膜OX1除去のエッチング工程は、上記実施の形態1,3と基本的には同じである。次に、上記ステップS10に相当するエピタキシャル成長工程を行う。この際、酸化膜OX1を除去することで露出された半導体基板1のシリコン面上に、エピタキシャル層EP1が選択的にエピタキシャル成長する。本実施の形態では、図54に示されるように、酸化膜OX1を除去することで溝TR1の底部で露出された半導体基板1の表面窪み部12の表面上にエピタキシャル層EP1が選択的にエピタキシャル成長し、かつ、酸化膜OX1を除去することで溝TR2の底部で露出された半導体基板1の表面窪み部12aの表面上に、エピタキシャル層EP2が選択的にエピタキシャル成長する。すなわち、本実施の形態では、半導体基板1に形成された窪み部12,12aの表面底面および側壁に酸化膜OX1が形成され、その酸化膜OX1が除去されることで、窪み部12,12aの表面底面および側壁を構成する半導体基板1のシリコン面が露出され、このシリコン面窪み部12,12aの表面を構成する半導体基板1のシリコン面上に、エピタキシャル層EP1,EP2が選択的にエピタキシャル成長する。エピタキシャル層EP1,EP2は、エピタキシャル成長した半導体層であるが、本実施の形態においては、エピタキシャル層EP1とエピタキシャル層EP2とを同じエピタキシャル成長工程で形成するため、エピタキシャル層EP1とエピタキシャル層EP2とは同じ半導体材料からなる。そして、エピタキシャル層EP1,EP2は、Geゲルマニウム層またはSiシリコン層とすることが好ましい。すなわち、エピタキシャル層EP1,EP2の両方がGeゲルマニウム層であるか、あるいは、エピタキシャル層EP1,EP2の両方がSiシリコン層である。これ以外については、上記ステップS10に相当する工程エピタキシャル成長工程は、上記実施の形態1,3と基本的には同じである。次に、上記ステップS11に相当する絶縁膜13形成工程と、上記ステップS12に相当する導電体膜14形成工程とを順に行う。本実施の形態では、上記ステップS11に相当する絶縁膜13形成工程で、図55に示されるように、半導体基板1の主面上に、すなわち、溝TR2の底部および側壁上を含む絶縁膜IL1上に具体的には、エピタキシャル層EP1,EP2の上面上、絶縁膜IL1の上面上、およびサイドウォールスペーサSW1,SW2の内壁11,11a上に、絶縁膜13が形成される。また、本本実施の形態では、上記ステップS12に相当する導電体膜14形成工程で、半導体基板1の主面上に、すなわち絶縁膜13上に、溝TR1,TR2内を埋めるように導電体膜14が形成される。これ以外については、上記ステップS11,S12に相当する工程絶縁膜13形成工程および導電体膜14形成工程は、上記実施の形態1,3と同様である。次に、上記ステップS13に相当する工程を行う。本実施の形態では、上記ステップS13に相当する工程で、図56に示されるように、溝TR1,TR2内に導電体膜14および絶縁膜13を残し、溝TR1,TR2の外部の導電体膜14および絶縁膜13をCMP法などにより除去する。これにより、pMIS形成領域1Bの溝TR1内に残存する導電体膜14からなるゲート電極GE2aと、pMIS形成領域1Bの溝TR1内に残存する絶縁膜13からなるゲート絶縁膜GI2aと、nMIS形成領域1Aの溝TR2内に残存する導電体膜14からなるゲート電極GE1aと、nMIS形成領域1Aの溝TR2内に残存する絶縁膜13からなるゲート絶縁膜GI1aとが形成される。ゲート電極GE1aとエピタキシャル層EP2との間と、ゲート電極GE1aとサイドウォールスペーサSW1の内壁11aとの間に、絶縁膜13が介在残存し、ゲート電極GE1aは、nチャネル型MISFETQnのゲート電極として機能し、ゲート電極GE1aとエピタキシャル層EP2との間の絶縁膜13が、nチャネル型MISFETQnのゲート絶縁膜GI1aとなる。また、ゲート電極GE2aとエピタキシャル層EP1との間と、ゲート電極GE2aとサイドウォールスペーサSW2の内壁11との間に、絶縁膜13が介在残存し、ゲート電極GE2aは、pチャネル型MISFETQpのゲート電極として機能し、ゲート電極GE2aとエピタキシャル層EP1との間の絶縁膜13が、pチャネル型MISFETQpのゲート絶縁膜GI2aとなる。このようにして、エピタキシャル層EP2上にゲート絶縁膜GI1aを介してゲート電極GE1aが形成され、エピタキシャル層EP1上にゲート絶縁膜GI2aを介してゲート電極GE2aが形成される。ゲート絶縁膜GI1a絶縁膜13を介してゲート電極GE1aの下に位置するエピタキシャル層EP2に、nチャネル型MISFETQnのチャネル領域が形成される。また、ゲート絶縁膜GI2a絶縁膜13を介してゲート電極GE2aの下に位置するエピタキシャル層EP1に、pチャネル型MISFETQpのチャネル領域が形成される。nチャネル型MISFETQnのソースまたはドレインとして機能するn型の半導体領域不純物拡散層は、n-型半導体領域EX1とそれよりも高不純物濃度のn型半導体領域SD1により形成され、LDD構造を有している。また、pチャネル型MISFETQpのソースまたはドレインとして機能するp型の半導体領域不純物拡散層は、p-型半導体領域EX2とそれよりも高不純物濃度のp型半導体領域SD2により形成され、LDD構造を有している。このようにして、nMIS形成領域1Aにnチャネル型MISFETQnが、pMIS形成領域1Bにnチャネル型MISFETQnが、それぞれ形成される。これ以外については、上記ステップS13に相当する工程は、上記実施の形態1,3と基本的には同じである。以降の工程上記25~図28の工程に相当する工程は、上記実施の形態1と同様であり、上記実施の形態1と同様にして、図57に示されるように、上記絶縁膜IL2を形成し、上記コンタクトホールCNTを形成し、上記プラグPGを形成し、上記絶縁膜IL3を形成し、上記配線M1を形成する。本実施の形態でも、上記実施の形態1について説明した効果とほぼ同様の効果を得ることができる。但し、上記実施の形態1では、pチャネル型MISFETQpのチャネル領域がエピタキシャル層EP1に形成されるようにしたことで、pチャネル型MISFETQpの特性を向上させている。それに対して、本実施の形態では、pチャネル型MISFETQpのチャネル領域がエピタキシャル層EP1に形成され、nチャネル型MISFETQnのチャネル領域がエピタキシャル層EP2に形成されるようにしたことで、pチャネル型MISFETQpとnチャネル型MISFETQnの両方の特性を向上させている。すなわち、本実施の形態の半導体装置は、pチャネル型MISFETQpおよびnチャネル型MISFETQnのチャネル領域が、半導体基板1ではなく、半導体基板1とは別に形成エピタキシャル成長したエピタキシャル層EP1,EP2に形成されるようにし、ソースドレイン領域は、半導体基板1に形成している。エピタキシャル層EP1,EP2は、エピタキシャル成長した半導体層であり、両者がGeゲルマニウム層であるか、あるいは両者がSiシリコン層とすることが好ましいが、それぞれ以下のような利点を得られる。エピタキシャル層EP1,EP2をGeゲルマニウム層にした場合には、nチャネル型MISFETQnのチャネル領域がGeゲルマニウム層に形成され、pチャネル型MISFETQpのチャネル領域がGeゲルマニウム層に形成されることになる。このため、nチャネル型MISFETQnのチャネル領域における電子の移動度を向上させ、nチャネル型MISFETQnのオン電流を向上増大させることができ、また、pチャネル型MISFETQpのチャネル領域における正孔ホールの移動度を向上させ、pチャネル型MISFETQpのオン電流を向上増大させることができる。すなわち、半導体基板1シリコン領域にチャネル領域が形成される場合に比べて、チャネル領域におけるキャリアの移動度を向上させ、nチャネル型MISFETQnとpチャネル型MISFETQpの両方のオン電流を向上増大させることができる。エピタキシャル層EP1,EP2をSiシリコン層にした場合には、そのSiシリコン層にnチャネル型MISFETQnのチャネル領域とpチャネル型MISFETQpのチャネル領域とが形成される。このSiシリコン層は、上記ステップS10に相当する工程のエピタキシャル成長により形成されているため、ソースドレイン領域n-型半導体領域EX1およびn型半導体領域SD1やp-型半導体領域EX2およびp型半導体領域SD2からの横方向水平方向の不純物拡散の影響はほとんど受けない。このため、nチャネル型MISFETQnとpチャネル型MISFETQpの両方でパンチスルー現象を抑制することができる。従って、短チャネル効果を抑制することができる。また、パンチスルー抑制短チャネル効果抑制の効果は、エピタキシャル層EP1,EP2がSiシリコン層の場合に最も有効に得られるが、エピタキシャル層EP1,EP2がSiシリコン層以外の半導体層の場合であってもある程度は得られる。このように、エピタキシャル層EP1,EP2を、Geゲルマニウム層またはSiシリコン層とすることにより、上述の各利点を得ることができ、製造された半導体装置の性能を向上させることができる。実施の形態6本実施の形態の半導体装置の製造工程を図面を参照して説明する。図58~図63は、本実施の形態6の半導体装置の製造工程中の要部断面図である。本実施の形態6と上記実施の形態5との関係は、上記実施の形態2と上記実施の形態1との関係と同じであり、また、上記実施の形態4と上記実施の形態3との関係と同じである。すなわち、本実施の形態6が上記実施の形態5と相違しているのは、上記ステップS6に相当する窪み部12,12a形成工程を行わない点である。上記ステップS5に相当するゲート絶縁膜GI1,GI2除去工程までを上記実施の形態5と同様に行った後、本実施の形態では、上記ステップS6に相当する窪み部12,12a形成工程を行わない。すなわち、上記実施の形態5では、ゲート電極GE1,GE2をエッチング除去してゲート絶縁膜GI1,GI2の上面を露出させ、この露出したゲート絶縁膜GI1,GI2をエッチング除去して半導体基板1p型ウエルPW、n型ウエルNWの表面を露出させ、この露出した半導体基板1を更にエッチングして半導体基板1p型ウエルPW、n型ウエルNWに窪み部12a,12を形成していた。それに対して、本実施の形態では、ゲート電極GE1,GE2をエッチング除去してゲート絶縁膜GI1,GI2の上面を露出させ、この露出したゲート絶縁膜GI1,GI2をエッチング除去して半導体基板1p型ウエルPW、n型ウエルNWの表面を露出させ、この段階で、エッチングを終了する。このため、ゲート絶縁膜GI1,GI2をエッチングして除去した後に、半導体基板1p型ウエルPW、n型ウエルNWをエッチングする上記実施の形態5の場合か、ほとんどエッチングしない本実施の形態6の場合かが、上記実施の形態5の場合と、本実施の形態6の場合とで相違している。上記実施の形態5の場合には、上記図51のように半導体基板1p型ウエルPW、n型ウエルNWには窪み部12a,12が形成され、窪み部12aの底面は、n-型半導体領域EX1の上面サイドウォールスペーサSW1とn-型半導体領域EX1との界面よりも低い位置にあり、窪み部12の底面は、p-型半導体領域EX2の上面サイドウォールスペーサSW2とp-型半導体領域EX2との界面よりも低い位置にあった。一方、本実施の形態6の場合には、図58のように、半導体基板1に上記窪み部12a,12は形成されない。このため、ゲート絶縁膜GI1が除去されて露出された部分の半導体基板1p型ウエルPWの表面上面31aは、n-型半導体領域EX1の上面サイドウォールスペーサSW1とn-型半導体領域EX1との界面とほぼ同じ高さ位置になる。また、ゲート絶縁膜GI2が除去されて露出された部分の半導体基板1n型ウエルNWの表面上面31は、p-型半導体領域EX2の上面サイドウォールスペーサSW2とp-型半導体領域EX2との界面とほぼ同じ高さ位置になる。露出された半導体基板1p型ウエルPWの表面上面31aは、ゲート電極GE1の除去工程の前までゲート電極GE1が存在していた平面領域と、平面視でほぼ一致しており、サイドウォールスペーサSW1の内壁11aにほぼ整合している。また、露出された半導体基板1n型ウエルNWの表面上面31は、ゲート電極GE2の除去工程の前までゲート電極GE2が存在していた平面領域と、平面視でほぼ一致しており、サイドウォールスペーサSW2の内壁11にほぼ整合している。この露出された半導体基板1p型ウエルPW、n型ウエルNWの表面上面31a,31は、シリコン面単結晶シリコン面により構成されている。以降の工程は、本実施の形態6の製造工程も、上記実施の形態5と基本的には同じである。すなわち、図59に示されるように、上記実施の形態5と同様の上記ステップS8に相当する酸化処理を行って、酸化膜OX1を形成する。本実施の形態6では、窪み部12a,12が形成されていないため、ゲート絶縁膜GI1,GI2をエッチング除去することで溝TR2,TR1の底部で露出された半導体基板1p型ウエルPW、n型ウエルNWの表面上面31a,31が、酸化されてそこに酸化膜OX1が形成される。それ以外については、上記ステップS8に相当する酸化処理は、本実施の形態6も、上記実施の形態5と同様である。それから、図60に示されるように、上記実施の形態5と同様の上記ステップS9に相当するエッチング工程を行って、酸化膜OX1をエッチングして除去する。これにより、ステップS9に相当するエッチング工程では、酸化膜OX1をエッチングして除去することで、溝TR1,TR2の底部で半導体基板1n型ウエルNW、p型ウエルPWが露出する。それから、図61に示されるように、上記実施の形態5と同様の上記ステップS10に相当するエピタキシャル成長工程を行って、エピタキシャル層EP1,EP2を形成する。このエピタキシャル成長工程では、ステップS9に相当するエッチング工程で酸化膜OX1を除去することで露出された半導体基板1の表面上面31,31a上に、エピタキシャル層EP1,EP2が選択的にエピタキシャル成長する。すなわち、本実施の形態6では、ゲート電極GE1およびゲート絶縁膜GI1を除去することで溝TR2の底部で露出された半導体基板1p型ウエルPWの表面31aに酸化処理で酸化膜OX1が形成され、その酸化膜OX1がエッチング除去されることで、溝TR2の底部で半導体基板1p型ウエルPWの表面31aが再度露出され、その上にエピタキシャル層EP2が選択的にエピタキシャル成長する。また、ゲート電極GE2およびゲート絶縁膜GI2を除去することで溝TR1の底部で露出された半導体基板1n型ウエルNWの表面31に酸化処理で酸化膜OX1が形成され、その酸化膜OX1がエッチング除去されることで、溝TR1の底部で半導体基板1n型ウエルNWの表面31が再度露出され、その上にエピタキシャル層EP1が選択的にエピタキシャル成長する。上記実施の形態5のエピタキシャル層EP1,EP2の厚みと、本実施の形態6のエピタキシャル層EP1,EP2の厚みとが同じ場合、エピタキシャル層EP1,EP2の上面の高さ位置は、上記実施の形態5の場合よりも、本実施の形態6の場合の方が高くなる具体的には窪み部12,12aの深さの分だけ高くなる。上記実施の形態5の場合は、窪み部12,12aの深さとエピタキシャル層EP1,EP2の厚みとをほぼ同じにすることで、エピタキシャル層EP1,EP2の上面の高さ位置を、ゲート電極GE1,GE2除去工程を行う前の半導体基板1の主面の高さ位置すなわちゲート電極GE1,GE2を除去する前の段階におけるゲート絶縁膜GI1,GI2と半導体基板1との界面の高さ位置とほぼ同じとすることができる。一方、本実施の形態6の場合は、エピタキシャル層EP1,EP2の上面の高さ位置は、ゲート電極GE1,GE2除去工程を行う前の半導体基板1の主面の高さ位置すなわちゲート電極GE1,GE2を除去する前の段階におけるゲート絶縁膜GI1,GI2と半導体基板1との界面の高さ位置よりも高くなる。それから、図62に示されるように、上記実施の形態5と同様の上記ステップS11に相当する絶縁膜13形成工程を行って、半導体基板1の主面上に、すなわち、溝TR1の底部および側壁上を含む絶縁膜IL1上に具体的には、エピタキシャル層EP1,EP2の上面上、絶縁膜IL1の上面上、およびサイドウォールスペーサSW1,SW2の内壁11a,11上に、絶縁膜13を形成する。それから、上記実施の形態5と同様の上記ステップS12に相当する導電体膜14形成工程を行って、半導体基板1の主面上に、すなわち絶縁膜13上に、溝TR2,TR1内を埋めるように導電体膜14を形成する。それから、図63に示されるように、上記実施の形態5と同様の上記ステップS13に相当する工程を行って、溝TR2,TR1内に導電体膜14および絶縁膜13を残し、溝TR2,TR1の外部の導電体膜14および絶縁膜13をCMP法などにより除去する。これにより、nMIS形成領域1Aの溝TR2内に残存する導電体膜14からなるゲート電極GE1aと、nMIS形成領域1Aの溝TR2内に残存する絶縁膜13からなるゲート絶縁膜GI1aと、pMIS形成領域1Bの溝TR1内に残存する導電体膜14からなるゲート電極GE2aと、pMIS形成領域1Bの溝TR1内に残存する絶縁膜13からなるゲート絶縁膜GI2aとが形成される。ゲート電極GE1aとエピタキシャル層EP2との間と、ゲート電極GE1aとサイドウォールスペーサSW1の内壁11aとの間に、絶縁膜13が介在残存し、ゲート電極GE1aは、nチャネル型MISFETQnのゲート電極として機能し、ゲート電極GE1aとエピタキシャル層EP2との間の絶縁膜13が、nチャネル型MISFETQnのゲート絶縁膜GI1aとなる。また、ゲート電極GE2aとエピタキシャル層EP1との間と、ゲート電極GE2aとサイドウォールスペーサSW2の内壁11との間に、絶縁膜13が介在残存し、ゲート電極GE2aは、pチャネル型MISFETQpのゲート電極として機能し、ゲート電極GE2aとエピタキシャル層EP1との間の絶縁膜13が、pチャネル型MISFETQpのゲート絶縁膜GI2aとなる。以降の工程上記25~図28の工程に相当する工程は、上記実施の形態1~5と同様であり、上記実施の形態1~5と同様にして上記絶縁膜IL2を形成し、上記コンタクトホールCNTを形成し、上記プラグPGを形成し、上記絶縁膜IL3を形成し、上記配線M1を形成するが、ここではその図示および繰り返しの説明は省略する。本実施の形態でも、上記実施の形態2で説明した効果をほぼ得ることができる。但し、上記実施の形態2では、pチャネル型MISFETQpのチャネル領域がエピタキシャル層EP1に形成されるようにしたことで、pチャネル型MISFETQpの特性を向上させている。それに対して、本実施の形態では、pチャネル型MISFETQpのチャネル領域がエピタキシャル層EP1に形成され、nチャネル型MISFETQnのチャネル領域がエピタキシャル層EP2に形成されるようにしたことで、pチャネル型MISFETQpとnチャネル型MISFETQnの両方の特性を向上させている。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。"