各々がそれぞれのクロック信号をそれぞれのクロック制御される回路に提供する、マスタクロックに結合される複数の位相ロックループを有するデータ処理システムにおいて、注入同期を補償する方法であって、a前記複数の位相ロックループのうちの少なくとも2つをオンにすることと、b前記マスタクロックと前記複数の位相ロックループのうちの前記少なくとも2つのうちの1つとの間にある動的可変遅延回路を、所定の遅延値を有するようにセットすることであって、前記動的可変遅延回路は、複数の遅延値を有する、セットすることと、c複数のパフォーマンス値を提供するために、前記複数の位相ロックループのうちの少なくとも1つのパフォーマンスを、前記複数の遅延値を使用することによって測定することと、e前記複数の位相ロックループのうちの前記少なくとも2つのクロック間の、位相差のクワイエットゾーンの中心を求めることと、f必要に応じて、前記複数の位相ロックループのうちの前記少なくとも2つのうちの1つのために現在選択されている一時的遅延値を調整して、前記クワイエットゾーンの前記中心にほぼ対応する、調整された新たな一時的遅延値にすることと、g前記データ処理システムの動作中に、前記複数の位相ロックループのうちの前記少なくとも2つをオフにするとともに、a~fを繰り返すこととを含む、方法。前記複数の位相ロックループのうちの前記少なくとも2つを初めてオンにした後に、前記動的可変遅延回路を、最小遅延値を前記所定の遅延値として有するようにセットすることと、前記複数の遅延値の残りに関するパフォーマンスを測定するために、遅延値を連続して増大する順序でインクリメントすることとをさらに含む、請求項1に記載の方法。前記複数の位相ロックループのうちの前記少なくとも2つを初めてオンにした後に、前記動的可変遅延回路を、最大遅延値を前記所定の遅延値として有するようにセットすることと、前記複数の遅延値の残りに関するパフォーマンスを測定するために、遅延値を連続して減少する順序でデクリメントすることとをさらに含む、請求項1に記載の方法。前記複数の位相ロックループのうちの前記少なくとも2つのうちの第1の位相ロックループによってクロック制御される第1のクロック制御される回路と、前記複数の位相ロックループのうちの前記少なくとも2つのうちの第2の位相ロックループによってクロック制御される第2のクロック制御される回路とによって通信されるデータのビット誤り率BERを測定することによって、前記複数の位相ロックループの前記少なくとも1つのパフォーマンスを測定することと、クロックジッタ振幅が位相差の当該クワイエットゾーンの外側でよりも低い、位相差の前記クワイエットゾーン、を定めるために、遅延値の下限および上限を求めることと、遅延値の前記下限および前記上限の平均として前記クワイエットゾーンの前記中心を計算することとをさらに含む、請求項1に記載の方法。前記複数の位相ロックループのうちの前記少なくとも2つの各々の出力におけるクロックジッタを前記複数の遅延値の各々について測定することによって、前記複数の位相ロックループのうちの前記少なくとも1つのパフォーマンスを測定することと、クロックジッタ振幅が位相差の当該クワイエットゾーンの外側でよりも低い、位相差の前記クワイエットゾーン、を定めるために、遅延値の下限および上限を求めることと、遅延値の前記下限および前記上限の平均として前記クワイエットゾーンの前記中心を計算することとをさらに含む、請求項1に記載の方法。前記複数の位相ロックループのうちの前記少なくとも2つについてクロックジッタを定めるために、第1のクロック制御される回路によって通信される一連のデータについて高振幅と低振幅との間の各遷移の位置を求めることによって、前記複数の位相ロックループのうちの前記少なくとも1つのパフォーマンスを測定することと、クロックジッタ振幅が位相差の当該クワイエットゾーンの外側でよりも低い、位相差の前記クワイエットゾーン、を定めるために、遅延値の下限および上限を求めることと、遅延値の前記下限および前記上限の平均として前記クワイエットゾーンの前記中心を計算することとをさらに含む、請求項1に記載の方法。データ処理システムであって、マスタクロックを提供するためのマスタクロック生成器と、前記マスタクロック生成器に結合される複数の位相ロックループであって、該複数の位相ロックループの各々はそれぞれのクロック信号を提供する、複数の位相ロックループと、各々が前記マスタクロック生成器と、前記複数の位相ロックループのそれぞれとの間に結合されるとともに、複数の所定の遅延量を有する、複数の動的可変遅延回路と、前記複数の位相ロックループのうちの所定の位相ロックループの前記それぞれのクロック信号に結合されるそれぞれのクロック制御される回路を備える、複数のクロック制御される回路部分と、前記複数の位相ロックループのうちの少なくとも2つのクロック間の位相差のクワイエットゾーンの中心を求めるための、前記複数のクロック制御される回路部分に結合されるパフォーマンス検出器と、前記パフォーマンス検出器および前記複数の動的可変遅延回路に結合される処理装置であって、該処理装置は、前記複数の位相ロックループのうちの前記少なくとも2つを選択的にオフにし、前記複数の位相ロックループのうちの前記少なくとも2つをオンにし、前記複数の動的可変遅延回路のうちのそれぞれの1つを、新たな所定の遅延値を有するようにセットし、該新たな所定の遅延値は、当該データ処理システムが前記クワイエットゾーンのほぼ前記中心の近傍で動作することを可能にする位置に前記マスタクロックのエッジを調整する値に遅延を再調整する遅延値である、処理装置とを備えるデータ処理システム。前記複数の位相ロックループのうちの前記少なくとも2つを初めてオンにした後に、前記処理装置は、前記動的可変遅延回路のうちの前記それぞれの1つを、最小遅延値を所定の遅延値として有するようにセットし、前記複数の遅延値の残りに関するパフォーマンスを測定するために、遅延値を連続して増大する順序でインクリメントする、請求項7に記載のデータ処理システム。前記複数の位相ロックループのうちの前記少なくとも2つを初めてオンにした後に、前記処理装置は、前記動的可変遅延回路を、最大遅延値を所定の遅延値として有するようにセットし、前記複数の遅延値の残りに関するパフォーマンスを測定するために、遅延値を連続して減少する順序でデクリメントする、請求項7に記載のデータ処理システム。前記パフォーマンス検出器は、前記複数の位相ロックループのうちの前記少なくとも2つのうちの第1の位相ロックループによってクロック制御される第1のクロック制御される回路と、前記複数の位相ロックループのうちの前記少なくとも2つのうちの第2の位相ロックループによってクロック制御される第2のクロック制御される回路とによって通信されるデータのビット誤り率BERを測定することによって前記複数の位相ロックループの前記少なくとも1つのパフォーマンスを測定し、前記パフォーマンス検出器は、クロックジッタ振幅が位相差の当該クワイエットゾーンの外側でよりも低い、位相差の前記クワイエットゾーン、を定めるために、遅延値の下限および上限を求め、遅延値の前記下限および前記上限の平均として前記クワイエットゾーンの前記中心を計算する、請求項7に記載のデータ処理システム。前記パフォーマンス検出器は、前記複数の遅延値の各々について、前記複数の位相ロックループのうちの少なくとも1つの出力におけるクロックジッタを測定することによって、前記複数の位相ロックループのうちの前記少なくとも2つのパフォーマンスを測定し、クロックジッタ振幅が位相差の当該クワイエットゾーンの外側でよりも低い、位相差の前記クワイエットゾーン、を定めるために、遅延値の下限および上限を求め、前記パフォーマンス検出器は、遅延値の前記下限および前記上限の平均として前記クワイエットゾーンの前記中心を計算する、請求項7に記載のデータ処理システム。前記パフォーマンス検出器は、前記複数の位相ロックループのうちの少なくとも1つについてクロックジッタを定めるために、第1のクロック制御される回路によって通信される一連のデータについて高振幅と低振幅との間の各遷移の位置を求めることによって、前記複数の位相ロックループのうちの前記少なくとも1つのパフォーマンスを測定し、クロックジッタ振幅が位相差の当該クワイエットゾーンの外側でよりも低い、位相差の前記クワイエットゾーン、を定めるために、遅延値の下限および上限を求め、前記パフォーマンス検出器は遅延値の前記下限および前記上限の平均として前記クワイエットゾーンの前記中心を計算する、請求項7に記載のデータ処理システム。マスタクロック信号を少なくとも第1の位相ロックループおよび第2の位相ロックループに提供することと、前記マスタクロック信号を前記第2の位相ロックループに提供することの前に、所定の可変遅延を前記マスタクロック信号に注入することと、第1のクロック信号を前記第1の位相ロックループから第1のクロック制御される回路に、および、第2のクロック信号を、前記第2の位相ロックループから第2のクロック制御される回路に提供することと、結果として複数のパフォーマンス値をもたらす複数の異なる遅延値を使用して、前記第2の位相ロックループへの前記マスタクロック信号を遅延させることに応答して、前記第1のクロック信号および前記第2のクロック信号のパフォーマンスを測定することと、前記第1のクロック信号と前記第2のクロック信号との間の、位相差のクワイエットゾーンの中心を求めることと、必要に応じて、前記第2の位相ロックループに結合されている前記マスタクロック信号のために現在選択されている一時的遅延値を調整して、前記クワイエットゾーンの前記中心にほぼ対応する、調整された新たな一時的遅延値にすることと、前記第1のクロック制御される回路および前記第2のクロック制御される回路の機能動作中に、前記測定すること、求めること、および調整することを選択的に繰り返すことと、を含む方法。前記第1の位相ロックループおよび前記第2の位相ロックループを初めてオンにした後に、前記動的可変遅延を、最小遅延値を前記所定の可変遅延として有するようにセットすることと、前記複数の遅延値の残りに関するパフォーマンスを測定するために、遅延値を連続して増大する順序でインクリメントすることとをさらに含む、請求項13に記載の方法。前記第1の位相ロックループおよび前記第2の位相ロックループを初めてオンにした後に、前記動的可変遅延回路を、最大遅延値を前記所定の可変遅延として有するようにセットすることと、前記複数の遅延値の残りに関するパフォーマンスを測定するために、遅延値を連続して減少する順序でデクリメントすることとをさらに含む、請求項13に記載の方法。前記第1の位相ロックループによってクロック制御される前記第1のクロック制御される回路と、前記第2の位相ロックループによってクロック制御される前記第2のクロック制御される回路とによって通信されるデータのビット誤り率BERを測定することによって、前記第1の位相ロックループおよび前記第2の位相ロックループのパフォーマンスを測定することと、クロックジッタ振幅が、位相差の当該クワイエットゾーン内で位相差の当該クワイエットゾーンの外側でよりも低い、位相差の前記クワイエットゾーン、を定めるために、遅延値の下限および上限を求めることと、遅延値の前記下限および前記上限の平均として前記クワイエットゾーンの前記中心を計算することとをさらに含む、請求項13に記載の方法。前記第1の位相ロックループおよび前記第2の位相ロックループの各々の出力におけるクロックジッタを前記複数の遅延値の各々について測定することによって、前記第1の位相ロックループおよび前記第2の位相ロックループのパフォーマンスを測定することと、クロックジッタ振幅が位相差の当該クワイエットゾーンの外側でよりも低い、位相差の前記クワイエットゾーン、を定めるために、遅延値の下限および上限を求めることと、遅延値の前記下限および前記上限の平均として前記クワイエットゾーンの前記中心を計算することとをさらに含む、請求項13に記載の方法。前記複数の位相ロックループのうちの前記少なくとも2つについてクロックジッタを定めるために、前記第1のクロック制御される回路によって通信される一連のデータについて高振幅と低振幅との間の各遷移の位置を求めることによって、前記複数の位相ロックループのうちの前記少なくとも2つのパフォーマンスを測定することと、クロックジッタ振幅が位相差の当該クワイエットゾーンの外側でよりも低い、位相差の前記クワイエットゾーン、を定めるために、遅延値の下限および上限を求めることと、遅延値の前記下限および前記上限の平均として前記クワイエットゾーンの前記中心を計算することとをさらに含む、請求項13に記載の方法。更なるクロック制御される回路をクロック制御するために、位相ロックループの更なるペアを同じ前記マスタクロックに結合することと、複数のパフォーマンス値を提供するために複数の異なる遅延値を使用して、前記マスタクロック信号を遅延させることに応答して、前記位相ロックループの更なるペアによって提供されるクロック信号のパフォーマンスを測定することと、前記位相ロックループの更なるペアによって提供される前記クロック信号間の、位相差のクワイエットゾーンの中心を求めることと、必要に応じて、前記位相ロックループの更なるペアのうちの所定のものに結合されている前記マスタクロック信号のために現在選択されている一時的遅延値を調整して、前記クワイエットゾーンの前記中心に対応する、調整された新たな一時的遅延値にすることと、前記更なるクロック制御される回路の機能動作中に、前記測定すること、求めること、および調整することを選択的に繰り返すこととをさらに含む、請求項13に記載の方法。前記第1のクロック制御される回路および前記第2のクロック制御される回路の機能動作中に、温度、電圧、マスタクロック周波数、位相ロックループ周波数の変化またはパワーマネジメント設定の変化のうちのいずれか1つを検出することに応答して、前記測定すること、求めること、および調整することを選択的に繰り返すことをさらに含む、請求項13に記載の方法。従って、注入同期を補償する装置および方法が必要とされている。一実施形態において、データ処理システムは、処理装置と、マスタクロックを提供するマスタクロック生成器と、各々がそれぞれのクロック信号を提供する複数の位相ロックループとを有する。複数の動的可変遅延回路が各々、複数の所定の遅延量を有する。クロック制御される回路が、それぞれの位相ロックループによって提供されるそれぞれのクロック信号に結合される。パフォーマンス検出器が、複数の位相ロックループの少なくとも1つについてクワイエットゾーンの中心を求めるために、クロック信号を受け取るように結合される。位相ロックループはオフおよびオンにされ、複数の動的可変遅延回路のそれぞれが、データ処理システムがクワイエットゾーンのほぼ中心の近傍で動作することを可能にする位置にマスタクロックのエッジを調整する新たな所定の遅延値を有するようにセットされる。1つの態様において、各々がそれぞれのクロック信号をそれぞれのクロック制御される回路に提供する、マスタクロックに結合される複数の位相ロックループを有するデータ処理システムにおいて注入同期を補償する方法が提供される。本方法は、複数の位相ロックループのうちの少なくとも2つをオンにすることを含むことができる。本方法は、マスタクロックと複数の位相ロックループのうちの上記少なくとも2つのうちの1つとの間にある動的可変遅延回路を、所定の遅延値を有するようにセットすることをさらに含むことができ、動的可変遅延回路は、複数の遅延値を有する。本方法は、複数のパフォーマンス値を提供するために、複数の位相ロックループのうちの少なくとも1つのパフォーマンスを、複数の遅延値を用いて測定することをさらに含むことができる。本方法は、複数の位相ロックループのうちの上記少なくとも2つのクロック間の、位相差のクワイエットゾーンの中心を求めることをさらに含むことができる。本方法は、必要に応じて、複数の位相ロックループのうちの上記少なくとも2つのうちの1つのために現在選択されている一時的遅延値を調整して、クワイエットゾーンの中心にほぼ対応する、調整された新たな一時的遅延値にすることをさらに含むことができる。本方法は、データ処理システムの動作中に、複数の位相ロックループのうちの上記少なくとも2つをオフにするとともに、a~fを繰り返すことをさらに含むことができる。別の態様において、データ処理システムが提供される。データ処理システムは、マスタクロックを提供するためのマスタクロック生成器を含むことができる。データ処理システムは、マスタクロック生成器に結合される複数の位相ロックループをさらに含むことができ、当該複数の位相ロックループの各々はそれぞれのクロック信号を提供する。データ処理システムは、マスタクロック生成器と、複数の位相ロックループのそれぞれとの間に各々結合されるとともに、複数の所定の遅延量を有する、複数の動的可変遅延回路をさらに含むことができる。データ処理システムは、複数の位相ロックループのうちの所定の位相ロックループのそれぞれのクロック信号に結合されるそれぞれのクロック制御される回路を備える、複数のクロック制御される回路部分をさらに含むことができる。データ処理システムは、複数の位相ロックループのうちの少なくとも2つのクロック間の、位相差のクワイエットゾーンの中心を求めるための、複数のクロック制御される回路部分に結合されるパフォーマンス検出器をさらに含むことができる。データ処理システムは、パフォーマンス検出器および複数の動的可変遅延回路に結合される処理装置をさらに含むことができ、当該処理装置は、複数の位相ロックループのうちの上記少なくとも2つを選択的にオフにし、複数の位相ロックループのうちの上記少なくとも2つをオンにし、複数の動的可変遅延回路のそれぞれを、新たな所定の遅延値であって、マスタクロックのエッジをデータ処理システムがクワイエットゾーンのほぼ中心の近傍で動作することを可能にするロケーションに調整する値に遅延を再調整する、新たな所定の遅延値を有するようにセットする。さらに別の態様において、方法は、マスタクロック信号を少なくとも第1の位相ロックループおよび第2の位相ロックループに提供することを含むことができる。本方法は、マスタクロック信号を第2の位相ロックループに提供することの前に、所定の可変遅延をマスタクロック信号に注入することをさらに含むことができる。本方法は、第1のクロック信号を第1の位相ロックループから第1のクロック制御される回路に、および、第2のクロック信号を、第2の位相ロックループから第2のクロック制御される回路に提供することをさらに含むことができる。本方法は、結果として複数のパフォーマンス値をもたらす複数の異なる遅延値を使用して、マスタクロック信号を第2の位相ロックループに遅延させることに応答して、第1のクロック信号および第2のクロック信号のパフォーマンスを測定することをさらに含むことができる。本方法は、第1のクロック信号と第2のクロック信号との間の、位相差のクワイエットゾーンの中心を求めることをさらに含むことができる。本方法は、必要に応じて、第2の位相ロックループに結合されているマスタクロック信号のために現在選択されている一時的遅延値を調整して、クワイエットゾーンの中心にほぼ対応する、調整された新たな一時的遅延値にすることをさらに含むことができる。本方法は、第1のクロック制御される回路および第2のクロック制御される回路の機能動作中に、上記測定すること、求めること、および調整することを選択的に繰り返すことをさらに含むことができる。図1は、注入同期を補償する装置を有する例示的なデータ処理システム10のブロック図である。1つの実施形態において、データ処理システム10は、マスタクロック生成器12、PLL114、PLL216、およびPLLN18を含むことができる。データ処理システム10は、クロック制御される回路20、22、および24をさらに含むことができる。データ処理システム10は、パフォーマンス検出器26、処理装置28、動的可変遅延130、動的可変遅延232、および動的可変遅延N34をさらに含むことができる。マスタクロック生成器12は、さまざまなPLLとともに使用するためのクロック信号を生成することができる発振器であり得る。1つの実施形態では、マスタクロック生成器12によって生成されるマスタクロック信号は、動的可変遅延130、動的可変遅延232、および動的可変遅延N34にそれぞれ入力として結合されることができる。例として、動的可変遅延の各々は、複数のタップを有する遅延線として実装されることができる。動的可変遅延の各々の出力は、それぞれのPLLに結合されることができる。PLL114は、クロック信号をクロック制御される回路20に提供するために使用されることができる。PLL216は、クロック信号をクロック制御される回路22に提供するために使用されることができる。PLLN18は、クロック信号をクロック制御される回路24に提供するために使用されることができる。この実施形態において、PLLによるクロック信号出力は、入力としてパフォーマンス検出器26に提供されることができる。パフォーマンス検出器26は、クロック信号に対してジッタ測定を実行して、それぞれのクロック信号におけるジッタの量を求めることができる。このようにして、ジッタ測定値はパフォーマンス検出器26によって、さまざまなクロック制御信号のパフォーマンスを測定するのに使用されることができる。パフォーマンス検出器26は処理装置28に結合されることができ、それによって、処理装置は、パフォーマンス検出器26と情報を交換することができる。例として、処理装置28はパフォーマンス検出器26から受け取られたジッタ測定値を記憶することができる。図1は特定の様式で配列された特定の数の構成要素を示しているが、データ処理システム10は異なって配列される追加のまたはより少ない要素を含むことができる。1つの実施形態において、データ処理システム10は、単一の集積回路上に実装され、それによって、マスタクロック12を除く、図1に示されるデータ処理システム10のすべての構成要素が同じ集積回路上にある。図2および3に関連して後に説明されるように、処理装置28は必要に応じて、動的可変遅延値を調整するためのアルゴリズムを実行することができる。動的可変遅延値は一時的な値であり、データ処理システム10の動作中に処理装置28によって変更されることができる。本明細書において使用される場合、データ処理システムの動作という用語は、エンドユーザ製品における検査および展開中のデータ処理システム10の動作を含む。固定された永久的な遅延値はPLLにもともと備わっている性質と注入同期との間の衝突によってもたらされる問題を解決しないため、動的可変遅延値に関連付けられる一時的な値を変更する能力は重要である。これは、プロセス、電圧、または温度の変化が、PLLにもともと備わっている性質と注入同期との間の衝突がクロック信号を高いジッタ値を伴って動作するようにさせてしまうのに十分な位相シフトをクロック信号内に生成する可能性があるためである。これは図2を参照してさらに説明される。図2のグラフ36に示されるように、ジッタ振幅Y軸に沿って示されるは、PLLに入力される基準クロック信号の位相/遅延X軸に沿って示されるの変化に伴って変化することができる。領域38および42は高いジッタ振幅を有するものとして示され、領域40は低いジッタ振幅を有するものとして示されている。プロセス、電圧、および温度の変化が、それより前は機能していた一時的な遅延値が機能しなくなるのに十分なほどに、高いジッタ振幅領域38および42ならびに低い振幅領域40をシフトさせる可能性がある。PLLが、クワイエットゾーンとも称される低いジッタ振幅領域40において動作し続けることを確実にするために、データ処理システム10の動作中に可変遅延値を変更することが可能であることが重要である。例として、処理装置28は、可変遅延例えば、動的可変遅延1、動的可変遅延2、および動的可変遅延Nを調整するためのアルゴリズムを実行するように構成され、それによって、それぞれのPLLはクワイエットゾーン例えば、領域40の中心44において動作している。このプロセスは、マスタクロックのエッジをデータ処理システム10がクワイエットゾーン例えば、領域40のほぼ中心44の近傍で動作することを可能にするロケーションに調整する値に遅延を調整することを含むことができる。ここで図3を参照すると、注入同期を補償する方法のための流れ図70が示される。1つの実施形態において、この方法は、処理装置28によって実行されることができる。一例として、ステップ72において、処理装置28は、少なくともPLL114およびPLL216をオンにすることができる。次に、ステップ74において、処理装置28は、動的可変遅延1および動的可変遅延2の各々を最小値にセットすることができる。例として、これは、処理装置28が遅延線を最小遅延タップにセットすることを含むことができる。次に、ステップ76において、パフォーマンス検出器26が単独でまたは処理装置28と協働して、PLL114およびPLL216のうちの少なくとも1つのパフォーマンスを測定することができる。1つの実施形態において、パフォーマンス測定は、それぞれ、PLL114およびPLL216によって出力されるクロック信号に関連付けられるジッタの振幅を測定することに関連し得る。測定されたジッタ振幅値は、処理装置28によってメモリ内に記憶されることができ、動的可変遅延130および動的可変遅延232に関連付けられる一時的な値を調整するのに使用されることができる。例として、ステップ78において、動的可変遅延232の値がインクリメントされることができる。これは、遅延線の次の遅延タップを使用することを含むことができ、それによって、遅延の値がインクリメントされる。ステップ80に関連して示されるように、パフォーマンス検出器26は、動的可変遅延232に関連付けられる可能な遅延値のすべてについてパフォーマンスを測定するのに使用されることができる。1つの実施形態において、可能な遅延値のすべてが遅延線から得られ得る遅延タップのすべてに関連することができる。可能な遅延値のすべてに対するジッタ振幅値が測定され分析されると、ステップ82において、クワイエットゾーンの中心例えば、領域40の中心44が求められることができる。このプロセスの一部として、処理装置28はクワイエットゾーンの中心に対応する一時的な遅延値を求めることができる。例として、このステップは、処理装置28が遅延値の下限および上限を求めることを含むことができる。下限および上限は、遅延値であって、それに対するジッタ振幅が他の遅延値よりも有意に低い遅延値に対応することができる。クワイエットゾーンの中心44は、下限遅延値および上限遅延値を平均することによって計算されることができる。次に、ステップ84に示されるように、処理装置28は、動的可変遅延232を、クワイエットゾーンのほぼ中心に対応する一時的な遅延値にセットすることができる。デーテ処理ステップの動作中、適切な時点において、ステップ86に示されるように、PLL114、PLL216、およびPLLN18がオフにされることができ、プロセスはステップ72に戻ることができる。このようにして、プロセス、電圧、および温度の変動によって引き起こされるクロック信号の如何なる変化も補償されることができる。例えば、ステップ72~84が2回目に実行されるとき、クワイエットゾーンの中心はシフトしている場合がある。結果として、データ処理装置10は、動作上の困難を経験し始めようとしているところである場合がある。しかしながら、動的可変遅延は時機良くリセットされるため、データ処理システム10は適切に動作し続けることができる。1つの実施形態において、ステップ72~84に関連するステップのタイミングは、温度、電圧、マスタクロック周波数、位相ロックループ周波数の何らかの変化、またはシステム設定の変化を検出することに基づく場合がある。システム設定の変化は、パワーマネジメント電力管理設定の変化に関連する場合がある。図3は特定の順序で実行される一連のステップを示しているが、これは、異なる順序で実行されることができる、追加のまたはより少ないステップを含むことができる。例えば、図3は動的可変遅延値を最小値にセットしてその後それらをインクリメントすることを示しているが、それらは最大値にセットされてその後デクリメントされ得る。その上、図4および5に関連して説明されるように、パフォーマンス検出器26は、アイダイアグラムの中心の偏位およびビット誤り率BERのような、クロック信号の安定性に関連付けられる他の特性を検出することができる。図4は、注入同期を補償する装置を有する別の例示的なデータ処理システム90のブロック図である。データ処理システム10のように、データ処理システム90も、注入同期を補償するための構成要素を含む。ジッタ測定値に依拠する代わりに、パフォーマンス検出器92は、様々なクロック制御/データ信号のパフォーマンスを評価するためのアイ発見技法eye-findingtechniqueに依拠する。データ処理システム90は、データ処理システム10と同じ構成要素をいくつか有する。共通の構成要素は、それらの動作がデータ処理システム10の一部としてのそれらの動作と異なるものでない限り、説明されていない。この実施形態において、パフォーマンス検出器92はデータ信号をクロック制御される回路20、22、および24それぞれに提供することができる。出力データストリームがパフォーマンス検出器92に提供し戻されることができる。パフォーマンス検出器92は、ステップ74の一部として、単独でまたは処理装置28と協働して、それぞれクロック制御される回路20およびクロック制御される回路22のうちの少なくとも1つによって出力されるデータ信号に関連付けられるアイダイアグラムの偏位を測定することができる。これは、クロック制御される回路20によって通信される一連のデータビットについて、高振幅と低振幅との間の各遷移の位置を求めることを含むことができる。測定された偏位は、処理装置28によってメモリ内に記憶されることができ、動的可変遅延130および動的可変遅延232に関連付けられる値を調整するのに使用されることができる。1つの実施形態において、処理装置28は測定された偏位をジッタ振幅値に変換することができる。これが為されると、図4に示される実施形態は図2および3に関連して上述したものと同様に動作することができる。図4は特定の様式で配列された特定の数の構成要素を示しているが、データ処理システム90は異なって配列される追加のまたはより少ない要素を含むことができる。1つの実施形態において、データ処理システム90は、単一の集積回路上に実装され、それによって、マスタクロック12を除く、図4に示されるデータ処理システム90のすべての構成要素が同じ集積回路上にある。図5は、注入同期を補償する装置を有する別の例示的なデータ処理システムのブロック図である。データ処理システム10のように、データ処理システム100も、注入同期を補償するための構成要素を含む。ジッタ測定値に依拠する代わりに、パフォーマンス検出器102は、ビット誤り率BERに依拠して、様々なクロック制御/データ信号のパフォーマンスを評価する。データ処理システム100は、データ処理システム10と同じ構成要素をいくつか有する。共通の構成要素は、それらの動作がデータ処理システム10の一部としてのそれらの動作と異なるものでない限り、説明されていない。この実施形態において、パフォーマンス検出器102はデータ信号をクロック制御される回路20、22、および24それぞれに提供することができる。出力データストリームがパフォーマンス検出器102に提供し戻されることができる。パフォーマンス検出器102は、ステップ74の一部として、単独でまたは処理装置28と協働して、クロック制御される回路20によって送信されクロック制御される回路22によって受け取られるデータ信号に関連付けられるビット誤り率を測定することができる。測定されたBERは、処理装置28によってメモリ内に記憶されることができ、動的可変遅延130および動的可変遅延232に関連付けられる値を調整するのに使用されることができる。1つの実施形態において、処理装置28は測定されたBERをジッタ振幅値に変換することができる。これが為されると、図5に示される実施形態は図2および3に関連して上述したものと同様に動作することができる。図5は特定の様式で配列された特定の数の構成要素を示しているが、データ処理システム100は異なって配列される追加のまたはより少ない要素を含むことができる。1つの実施形態において、データ処理システム100は、単一の集積回路上に実装され、それによって、マスタクロック12を除く、図5に示されるデータ処理システム100のすべての構成要素が同じ集積回路上にある。本発明を実装する装置は、大部分について、当業者に既知の電子コンポーネントおよび回路から成っているため、本発明の基礎となる概念の理解および評価のために、ならびに本発明の教示を分かりにくくせず当該教示から注意を逸らさせないために、回路の詳細は上記で例示されているように必要と考えられる範囲を超えては説明されない。本明細書において描写されている回路は例示にすぎないことは理解されたい。概念的な、ただし依然として明確な意味で、同じ機能を達成するための構成要素の任意の構成が、所望の機能が達成されるように効果的に関連付けられる。従って、本明細書における、特定の機能を達成するために結合される任意の2つの構成要素は互いに関連付けられるとみなすことができ、それによって、中間の構成要素またはアーキテクチャにかかわりなく、所望の機能が達成される。同様に、そのように関連付けられる任意の2つの構成要素も、所望の機能を達成するために互いに動作可能に接続されているまたは動作可能に結合されているとみなすことができる。さらに、上述の動作の機能間の境界は例示にすぎないことを当業者は認識しよう。複数の動作の機能を単一の動作に組み合わせることができ、かつ/または単一の動作の機能を追加の動作に分散させることができる。その上、代替的な実施形態は、特定の動作の複数のインスタンスを含んでもよく、動作の順序はさまざまな他の実施形態においては変更してもよい。本明細書において、具体的な実施形態を参照して本発明を説明したが、添付の特許請求の範囲に明記されているような本発明の範囲から逸脱することなくさまざまな改変および変更を為すことができる。従って、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本発明の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。本明細書において使用される場合、結合されているという用語は、直接結合に限定されるようには意図されていない。さらに、本明細書において使用される場合、1つaoranという用語は、1つまたは2つ以上として定義される。さらに、特許請求の範囲における少なくとも1つのおよび1つまたは複数ののような前置きの語句の使用は、不定冠詞1つのaoranによる別の請求項要素の導入が、このように導入された請求項要素を含む任意の特定の請求項を、たとえ同じ請求項が前置きの語句1つまたは複数のまたは少なくとも1つのおよび1つのaoranのような不定冠詞を含む場合であっても、1つだけのこのような要素を含む発明に限定することを暗示するように解釈されるべきではない。同じことが、定冠詞の使用についても当てはまる。別途記載されない限り、第1のおよび第2ののような用語は、そのような用語が説明する要素間で適宜区別するように使用される。従って、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。