"コンデンサとしての機能を有する積層構造体であって、誘電体層と、誘電体層のうちコンデンサを構成する第1部分にて、該第1部分の表面に形成された第1電極層と、前記第1部分の裏面に形成された第2電極層と、誘電体層のうち前記第1部分とは異なる第2部分にて、該第2部分の表面に形成されると共に、第1電極層から離間して配置された第1導電層と、前記第2部分の裏面に形成されると共に、第2電極層から離間して配置された第2導電層と、前記第2部分をその表面から裏面に貫通すると共に、第1導電層と第2導電層とを互いに電気的に接続する第1導電部とを備える、積層構造体。前記第2部分は、前記第1部分によって包囲された領域に設定されており、第1電極層によって第1導電層が包囲され、第2電極層によって第2導電層が包囲されている、請求項1に記載の積層構造体。第2電極層には、互いに離間して配置された第1電極部及び第2電極部が含まれており、前記第1部分には、該第1部分をその表面から裏面に貫通すると共に第1電極部と第1電極層とを互いに電気的に接続する第2導電部が形成されている、請求項1又は請求項2に記載の積層構造体。コンデンサとして機能する積層構造体と、絶縁基板とを備え、該絶縁基板は、互いに積層された第1絶縁層及び第2絶縁層を含んでおり、第1絶縁層と第2絶縁層との間に積層構造体を介在させることにより積層構造体が絶縁基板に内蔵されたコンデンサ内蔵基板を製造する方法であって、a導電性を有する基材上に誘電体層を形成する工程と、b前記誘電体層に対して加工を施すことにより、誘電体層のうちコンデンサが構成される第1部分とは異なる第2部分に貫通孔を形成する工程と、c前記貫通孔の内側を通ると共に前記基材に電気的に接続された導電部を形成する工程と、d前記誘電体層上に、導電性を有する基層を形成する工程であって、これにより、基材、誘電体層、及び基層を積層して構成された積層体が作製される工程と、e前記基層に対して加工を施すことにより、前記第1部分及び第2部分上にそれぞれ、互い離間して配置された第1電極層及び第1導電層を形成する工程であって、第1導電層は、これが導電部に電気的に接続されることとなる様に形成される工程と、f第1絶縁層上に、該第1絶縁層の方へ第1電極層及び第1導電層を向けた姿勢で前記積層体を配置する工程と、g工程fの後、前記基材に対して加工を施すことにより、前記第1部分及び第2部分上にそれぞれ、互いに離間して配置された第2電極層及び第2導電層を形成する工程であって、第2導電層は、これが導電部に電気的に接続されることとなる様に形成され、これにより、前記積層体から積層構造体が作製される工程と、h工程gの後、第1絶縁層と第2絶縁層とを、これらの間に前記積層構造体が介在することとなる様に、互いに積層する工程とを有する、コンデンサ内蔵基板の製造方法。工程aは、a1前記基材上に、誘電体層となる成膜層を形成する工程と、a2前記成膜層に対して熱処理を施すことにより、該成膜層から誘電体層を形成する工程とを含む、請求項4に記載のコンデンサ内蔵基板の製造方法。前記誘電体層について、第2部分を、これが第1部分によって包囲されることとなる領域に設定し、工程eでは、第1電極層によって第1導電層が包囲されることとなる様に、前記基層に対して加工を施し、工程gでは、第2電極層によって第2導電層が包囲されることとなる様に、前記基材に対して加工を施す、請求項4又は請求項5に記載のコンデンサ内蔵基板の製造方法。近年、コンデンサ内蔵基板の小型化や、コンデンサ内蔵基板に搭載する能動素子の高性能化に伴い、薄膜キャパシタの高容量化静電容量を増大させることが望まれている。高容量化の実現には、薄膜キャパシタの面積を増大させる必要がある。その一方で、コンデンサ内蔵基板に形成される電源ライン、グランドライン、又は信号ライン等の配線について、第1絶縁層から第2絶縁層へ配線を引き延ばす場合、或いは第2絶縁層から第1絶縁層へ配線を引き延ばす場合、薄膜キャパシタの周りを迂回させて配線を形成しなければならない。このため、薄膜キャパシタの面積が増大すると、配線の形成箇所が制限され、その結果、配線パターンの設計自由度が低下することになる。コンデンサ内蔵基板において、配線の一部である導電ビアが薄膜キャパシタを貫通した構成が提案されている例えば、特許文献1参照。この構成によれば、配線の形成箇所が制限され難くなり、従って配線パターンの設計自由度の低下が抑えられることになる。その一方で、上記導電ビアを形成する場合、薄膜キャパシタを絶縁基板に内蔵した後に、薄膜キャパシタに対して、導電ビアを通すための貫通孔を形成する必要があった。このため、クラック等の機械的な損傷が誘電体層に生じ易かった。又、貫通孔の形成後に行うデスミア処理やメッキ処理にて使用する処理液の影響により、浸食等の化学的な損傷が誘電体層に生じ易かった。そして、これらの損傷が原因となって、薄膜キャパシタの電極と導電ビアとが、互いに離間すべき箇所において電気的に短絡する虞があった。そこで本発明の目的は、コンデンサ内蔵基板に形成される配線パターンの設計自由度の低下を抑えることが出来、且つ特性不良が発生し難い積層構造体を提供することである。又、その様な積層構造体を備えたコンデンサ内蔵基板の製造方法を提供する。本発明に係る積層構造体は、コンデンサとしての機能を有する積層構造体であって、誘電体層、第1電極層、第2電極層、第1導電層、第2導電層、及び第1導電部を備えている。第1電極層は、誘電体層のうちコンデンサを構成する第1部分にて、該第1部分の表面に形成されている。第2電極層は、第1部分の裏面に形成されている。第1導電層は、誘電体層のうち第1部分とは異なる第2部分にて、該第2部分の表面に形成されると共に、第1電極層から離間して配置されている。第2導電層は、第2部分の裏面に形成されると共に、第2電極層から離間して配置されている。第1導電部は、第2部分をその表面から裏面に貫通すると共に、第1導電層と第2導電層とを互いに電気的に接続している。上記積層構造体の具体的構成において、第2部分は、第1部分によって包囲された領域に設定されており、第1電極層によって第1導電層が包囲され、第2電極層によって第2導電層が包囲されている。上記積層構造体の他の具体的構成において、第2電極層には、互いに離間して配置された第1電極部及び第2電極部が含まれている。又、第1部分には、該第1部分をその表面から裏面に貫通する第2導電部が形成されている。そして、第2導電部を通じて、第1電極部と第1電極層とが互いに電気的に接続されている。本発明に係る製造方法は、コンデンサ内蔵基板を製造する方法である。該コンデンサ内蔵基板は、コンデンサとして機能する積層構造体と、絶縁基板とを備えている。該絶縁基板は、互いに積層された第1絶縁層及び第2絶縁層を含んでおり、第1絶縁層と第2絶縁層との間に積層構造体を介在させることにより積層構造体が絶縁基板に内蔵されている。上記製造方法は、工程a乃至工程hを有している。工程aでは、導電性を有する基材上に誘電体層を形成する。工程bでは、誘電体層に対して加工を施すことにより、誘電体層のうちコンデンサが構成される第1部分とは異なる第2部分に貫通孔を形成する。工程cでは、貫通孔の内側を通ると共に基材に電気的に接続された導電部を形成する。工程dでは、誘電体層上に、導電性を有する基層を形成する。工程dの実行により、基材、誘電体層、及び基層を積層して構成された積層体が作製される。工程eでは、基層に対して加工を施すことにより、第1部分及び第2部分上にそれぞれ、互い離間して配置された第1電極層及び第1導電層を形成する。ここで、第1導電層は、これが導電部に電気的に接続されることとなる様に形成される。工程fでは、第1絶縁層上に、該第1絶縁層の方へ第1電極層及び第1導電層を向けた姿勢で積層体を配置する。工程fの後、工程gにおいて、基材に対して加工を施すことにより、第1部分及び第2部分上にそれぞれ、互いに離間して配置された第2電極層及び第2導電層を形成する。ここで、第2導電層は、これが導電部に電気的に接続されることとなる様に形成される。工程gの実行により、積層体から積層構造体が作製される。工程gの後、工程hにおいて、第1絶縁層と第2絶縁層とを、これらの間に積層構造体が介在することとなる様に、互いに積層する。上記製造方法の具体的態様において、工程aは、工程a1及び工程a2を含んでいる。工程a1では、基材上に、誘電体層となる成膜層を形成する。工程a2では、成膜層に対して熱処理を施すことにより、該成膜層から誘電体層を形成する。上記製造方法の他の具体的態様において、誘電体層の第2部分を、これが第1部分によって包囲されることとなる領域に設定する。そして、工程eでは、第1電極層によって第1導電層が包囲されることとなる様に、基層に対して加工を施す。又、工程gでは、第2電極層によって第2導電層が包囲されることとなる様に、基材に対して加工を施す。本発明に係る積層構造体及びコンデンサ内蔵基板の製造方法によれば、コンデンサ内蔵基板に形成される配線パターンの設計自由度の低下が抑えられ、且つ積層構造体において特性不良が発生し難い。図1は、本発明の一実施形態に係るコンデンサ内蔵基板を示した断面図である。図1に示す様に、コンデンサ内蔵基板は、コンデンサとして機能する積層構造体100と、絶縁基板200とを備えている。絶縁基板200には複数の配線が施されており、これによりプリント配線基板が構成されている。絶縁基板200は、互いに積層された第1絶縁層201及び第2絶縁層202を含んでいる。そして、第1絶縁層201と第2絶縁層202との間に積層構造体100が設けられ、これにより、積層構造体100が絶縁基板200に内蔵されている。積層構造体100は、第1電極層11、第2電極層12、第1導電層21,21、第2導電層22,22、誘電体層3、第1導電部41,41、第2導電部42、及び第3導電部43を備えている。図2及び図3はそれぞれ、積層構造体100の下面図及び上面図である。図1~図3に示す様に、誘電体層3には、コンデンサを構成する第1部分31と、該第1部分31とは異なる2つの第2部分32,32とが含まれている。具体的には、誘電体層3の大部分を第1部分31が占めている。そして、第1部分31によって包囲された2箇所の領域に、第2部分32,32がそれぞれ設定されている。尚、第2部分32は、誘電体層3の1箇所に設けられていてもよいし、2箇所に限らない複数箇所に設けられていてもよい。誘電体層3は、チタン酸バリウムを主成分として含む誘電体材料から構成されている。尚、誘電体材料には、チタン酸バリウムに代えて或いはチタン酸バリウムに加えて、ニオブ酸リチウム、ホウ酸リチウム、チタン酸ジルコン酸鉛、チタン酸ストロンチウム、チタン酸ジルコン酸ランタン鉛、タンタル酸リチウム、酸化亜鉛、酸化タンタル等、他の物質が含まれていてもよい。又、誘電体材料には、誘電体層3の特性誘電特性、絶縁特性、強度等を向上させるべく、種々の添加物が含まれていてもよい。図1に示す様に、第1電極層11は、第1部分31の表面31a図1の紙面において下面に形成されている。ここで、第1電極層11には、互いに離間して配置された第1電極部111及び第2電極部112が含まれている。具体的には、第1電極部111は、表面31a上の1箇所に形成されている図1及び図2参照。又、第2電極部112は、表面31aの広い範囲に形成されると共に、第1電極部111を包囲している。尚、第1電極部111は、表面31a上の複数箇所に形成されていてもよい。第1導電層21,21は、第2部分32,32に1つずつ対応して設けられている。具体的には、各第2部分32の表面32aに、該第2部分32に対応する第1導電層21が形成されている。又、第1導電層21,21はそれぞれ、第1電極層11から離間して配置されている。ここで、各第2部分32は、第1部分31によって包囲された領域に設定されている。従って、第1導電層21,21はそれぞれ、第1電極層11の第2電極部112によって包囲されている図2参照。第1電極層11及び第1導電層21,21はそれぞれ、銅を主成分として含む同種の導電材料から構成されている。尚、導電材料には、銅に代えて或いは銅に加えて、ニッケル、アルミニウム、マグネシウム、亜鉛等、積層構造体100の電極材料として好ましい他の物質が含まれていてもよい。第2電極層12は、第1部分31の裏面31b図1の紙面において上面に形成されている。ここで、第2電極層12には、互いに離間して配置された第1電極部121及び第2電極部122が含まれている。具体的には、第1電極部121は、裏面31b上の1箇所に形成されている図1及び図3参照。又、第2電極部122は、裏面31bの広い範囲に形成されると共に、第1電極部121を包囲している。尚、第1電極部121は、裏面31b上の複数箇所に形成されていてもよい。図1に示す様に、第1電極層11の第2電極部112と第2電極層12の第2電極部122とは、広い範囲に亘って互いに対向している。そして、第2電極部112,122と、誘電体層3の第1部分31とによって、積層構造体100のコンデンサ部分が構成されている。第2導電層22,22は、第2部分32,32に1つずつ対応して設けられている。具体的には、各第2部分32の裏面32bに、該第2部分32に対応する第2導電層22が形成されている。又、第2導電層22,22はそれぞれ、第2電極層12から離間して配置されている。ここで、各第2部分32は、第1部分31によって包囲された領域に設定されている。従って、第2導電層22,22はそれぞれ、第2電極層12の第2電極部122によって包囲されている図3参照。第2電極層12及び第2導電層22,22はそれぞれ、銅を主成分として含む同種の導電材料から構成されている。尚、導電材料には、銅に代えて或いは銅に加えて、ニッケル、アルミニウム、マグネシウム、亜鉛等、積層構造体100の電極材料として好ましい他の物質が含まれていてもよい。又、第2電極層12及び第2導電層22,22を構成する導電材料には、第1電極層11及び第1導電層21,21を構成する導電材料と同種の材料が用いられてもよいし、異種の材料が用いられてもよい。第1導電部41,41は、それぞれが導電ビアであり、第2部分32,32に1つずつ対応して設けられている。各第1導電部41は、これに対応する第2部分32をその表面32aから裏面32bに貫通している。そして、各第1導電部41を通じて、これに対応する第2部分32に設けられた第1導電層21と第2導電層22とが、互いに電気的に接続されている。第2導電部42及び第3導電部43はそれぞれ、第1部分31をその表面31aから裏面31bに貫通する導電ビアであって、互いに離間して配置されている。そして、第2導電部42を通じて、第1電極層11の第2電極部112と第2電極層12の第1電極部121とが互いに電気的に接続されている。又、第3導電部43を通じて、第1電極層11の第1電極部111と第2電極層12の第2電極部122とが互いに電気的に接続されている。図1に示す様に、絶縁基板200の表面200a図1の紙面において下面には、第1電源パターン511、第1グランドパターン521、及び第1信号パターン531,531が形成されている。第1電源パターン511、第1グランドパターン521、及び第1信号パターン531,531からはそれぞれ、第1絶縁層201中を積層構造体100の方へ向かって、第1電源ビア611、第1グランドビア621、及び第1信号ビア631,631が延びている。そして、第1電源ビア611は、第1電極層11の第1電極部111に電気的に接続されている。第1グランドビア621は、第1電極層11の第2電極部112に電気的に接続されている。第1信号ビア631,631はそれぞれ、第1導電層21,21に電気的に接続されている。又、絶縁基板200の裏面200b図1の紙面において上面には、第2電源パターン512、第2グランドパターン522、及び第2信号パターン532,532が形成されている。第2電源パターン512、第2グランドパターン522、及び第2信号パターン532,532からはそれぞれ、第2絶縁層202中を積層構造体100の方へ向かって、第2電源ビア612、第2グランドビア622、及び第2信号ビア632,632が延びている。そして、第2電源ビア612は、第2電極層12の第2電極部122に電気的に接続されている。第2グランドビア622は、第2電極層12の第1電極部121に電気的に接続されている。第2信号ビア632,632はそれぞれ、第2導電層22,22に電気的に接続されている。そして、第1電源パターン511、第1電源ビア611、第1電極層11の第1電極部111、第3導電部43、第2電極層12の第2電極部122、第2電源ビア612、及び第2電源パターン512によって、1つの電源ラインが構成されている。第1グランドパターン521、第1グランドビア621、第1電極層11の第2電極部112、第2導電部42、第2電極層12の第1電極部121、第2グランドビア622、及び第2グランドパターン522によって、1つのグランドラインが構成されている。又、第1信号パターン531,531、第1信号ビア631,631、第1導電層21,21、第1導電部41,41、第2導電層22,22、第2信号ビア632,632、及び第2信号パターン532,532によって、2つの信号ラインが構成されている。次に、本実施形態に係るコンデンサ内蔵基板の製造方法について説明する。該製造方法では、誘電体層形成工程、第1パターニング工程、基層形成工程、第2パターニング工程、第1積層工程、第3パターニング工程、第2積層工程、第4パターニング工程、充填工程、及び第5パターニング工程が順に実行される。図4は、誘電体層形成工程の説明に用いられる断面図である。誘電体層形成工程では先ず、図4に示す様に、導電性を有する基材7を用意する。ここで、基材7は、銅を主成分として含む導電材料から構成されたものである。基材7には、例えば金属箔を採用することが出来る。尚、導電材料には、銅に代えて或いは銅に加えて、ニッケル、アルミニウム、マグネシウム、亜鉛等、電極材料として好ましい他の物質が含まれていてもよい。誘電体層形成工程では次に、チタン酸バリウムを主成分として含む誘電体材料を用いて、図4に示す様に、基材7上に誘電体層3を形成する。尚、誘電体材料には、チタン酸バリウムに代えて或いはチタン酸バリウムに加えて、ニオブ酸リチウム、ホウ酸リチウム、チタン酸ジルコン酸鉛、チタン酸ストロンチウム、チタン酸ジルコン酸ランタン鉛、タンタル酸リチウム、酸化亜鉛、酸化タンタル等、他の物質を含ませてもよいし、更に種々の添加物を含ませてもよい。具体的には、基材7上に、誘電体層3となる成膜層を形成する。その後、成膜層に対して熱処理を施すことにより、成膜層から誘電体層3を形成する。ここで、成膜層の形成には、ゾル‐ゲル法、MOCVD法、スパッタリング法、蒸着法、粉末噴射コーティング法等の成膜法が用いられる。尚、粉末噴射コーティング法は、気体の流れを利用して、粉末をターゲット基材7の表面に噴き付け、これにより該ターゲットの表面上に粉末を堆積させて薄膜を形成する方法である。粉末噴射コーティング法には、PJD法やAD法等の手法が存在する。図5は、第1パターニング工程の説明に用いられる断面図である。図5に示す様に、第1パターニング工程では、誘電体層3に対してレーザ加工等の加工を施すことにより、誘電体層3の所定箇所に、誘電体層3をその表面から裏面まで貫通する第1貫通孔71,71、第2貫通孔72、及び第3貫通孔73をそれぞれ形成する。具体的には、誘電体層3のうち第2部分32,32となる領域R2において、第1導電部41,41を形成せんとする箇所にそれぞれ、第1貫通孔71,71を形成する。又、誘電体層3のうち第1部分31となる領域R1において、第2導電部42及び第3導電部43を形成せんとする箇所にそれぞれ、第2貫通孔72及び第3貫通孔73を形成する。ここで、領域R1,R2は、第2部分32,32がそれぞれ第1部分31によって包囲されることとなる様に設定される。図6は、基層形成工程の説明に用いられる断面図である。図6に示す様に、基層形成工程では、銅を主成分として含む導電材料を用いて、誘電体層3上に、導電性を有する基層8を形成する。これにより、基材7、誘電体層3、及び基層8を積層して構成された積層体70が作製される。尚、導電材料には、銅に代えて或いは銅に加えて、ニッケル、アルミニウム、マグネシウム、亜鉛等、電極材料として好ましい他の物質を含ませてもよい。基層8の形成には、スパッタリング法、蒸着法、メッキ法、スクリーン印刷法等の手法が用いられる。従って、基層8の形成に伴い、該形成に用いられる導電材料の一部によって第1貫通孔71,71、第2貫通孔72、及び第3貫通孔73がそれぞれ充填され、或いは、これらの内面にそれぞれ基層8の一部が形成される。その結果、第1貫通孔71,71の内側にそれぞれ第1導電部41,41が形成され、第2貫通孔72の内側に第2導電部42が形成され、第3貫通孔73の内側に第3導電部43が形成される。そして、基層8は、第1導電部41,41、第2導電部42、及び第3導電部43をそれぞれ介して、基材7に電気的に接続される。尚、第1導電部41,41、第2導電部42、及び第3導電部43の形成は、基層形成工程とは別の工程にて実行してもよい。例えば、第1パターニング工程の実行前に基層形成工程を実行する。次に、第1パターニング工程において、基層8及び誘電体層3に対してレーザ加工等の加工を施すことにより、第1貫通孔71,71、第2貫通孔72、及び第3貫通孔73をそれぞれ形成する。このとき、第1貫通孔71,71、第2貫通孔72、及び第3貫通孔73はそれぞれ、基層8及び誘電体層3を貫通することになる。その後、第1貫通孔71,71、第2貫通孔72、及び第3貫通孔73をそれぞれ導電材料によって充填し、或いは、これらの内面にそれぞれ導電材料を用いて導電層を形成する。図7a~図7cは、第2パターニング工程の説明に用いられる断面図である。第2パターニング工程では先ず、図7aに示す様に、基層8に対してマスキング処理を施す。具体的には、基層8上にレジスト膜81を形成する。このとき、基層8のうち、第1導電層21,21を形成せんとする領域P1と、第1電極層11の第1電極部111を形成せんとする領域P2と、第1電極層11の第2電極部112を形成せんとする領域P3とをそれぞれ、レジスト膜81によって被覆する。ここで、領域P1は、誘電体層3の領域R2上に設定されると共に、第1導電層21,21がそれぞれ第1導電部41,41に電気的に接続されることとなる様に設定される。領域P2は、誘電体層3の領域R1上に設定されると共に、第1電極層11の第1電極部111が第3導電部43に電気的に接続されることとなる様に設定される。領域P3は、領域R1上に設定されると共に、第1電極層11の第2電極部112が第2導電部42に電気的に接続されることとなる様に設定される。これに加えて、領域P3は、第2電極部112が第1導電層21,21をそれぞれ包囲することとなる様に設定される。第2パターニング工程では次に、図7bに示す様に、基層8に対してレジスト膜81側からエッチング処理を施す。具体的には、基層8のうちレジスト膜81に覆われていない部分を、誘電体層3の一部が露出するまで除去する。その後、図7cに示す様に、レジスト膜81を除去する。これにより、誘電体層3上には、基層8のうちレジスト膜81によって覆われていた部分が残置する。その結果、領域P1に第1導電層21,21が形成され、領域P2,P3にそれぞれ第1電極層11の第1電極部111及び第2電極部112が形成される。図8a及び図8bは、第1積層工程の説明に用いられる断面図である。第1積層工程では先ず、図8aに示す様に、第1絶縁層201を用意する。第1絶縁層201は、例えばコア層である。第1絶縁層201には予め、該第1絶縁層201の所定箇所に、第1電源ビア611、第1グランドビア621、及び第1信号ビア631,631を形成しておく。又、第1絶縁層201の片面に、第1電源パターン511、第1グランドパターン521、及び第1信号パターン531,531となる基層91を形成しておく。一例として、基層91は、第1絶縁層201の片面に金属箔を貼り付けることにより形成することが出来る。第1積層工程では次に、図8a及び図8bに示す様に、第1絶縁層201上基層91の形成面とは反対側の面上に積層体70を積み重ねる。このとき、積層体70を、第1絶縁層201の方へ第1電極層11及び第1導電層21,21を向けた姿勢で、第1絶縁層201上に配置する。そして、第1電源ビア611及び第1グランドビア621に対して、第1電極層11の第1電極部111及び第2電極部112をそれぞれ電気的に接続する。又、第1信号ビア631,631に対して、第1導電層21,21をそれぞれ電気的に接続する。図9a~図9cは、第3パターニング工程の説明に用いられる断面図である。第3パターニング工程では先ず、図9aに示す様に、基材7に対してマスキング処理を施す。具体的には、基材7上にレジスト膜82を形成する。このとき、基材7のうち、第2導電層22,22を形成せんとする領域P4と、第2電極層12の第1電極部121を形成せんとする領域P5と、第2電極層12の第2電極部122を形成せんとする領域P6とをそれぞれ、レジスト膜82によって被覆する。ここで、領域P4は、誘電体層3の領域R2上に設定されると共に、第2導電層22,22がそれぞれ第1導電部41,41に電気的に接続されることとなる様に設定される。領域P5は、誘電体層3の領域R1上に設定されると共に、第2電極層12の第1電極部121が第2導電部42に電気的に接続されることとなる様に設定される。領域P6は、領域R1上に設定されると共に、第2電極層12の第2電極部122が第3導電部43に電気的に接続されることとなる様に設定される。これに加えて、領域P6は、第2電極部122が第2導電層22,22をそれぞれ包囲することとなる様に設定される。更に、図9aに示す様に、基層91に対してマスキング処理を施す。具体的には、基層91上にレジスト膜83を形成する。このとき、基層91のうち、第1電源パターン511を形成せんとする領域P7と、第1グランドパターン521を形成せんとする領域P8と、第1信号パターン531,531を形成せんとする領域P9とをそれぞれ、レジスト膜83によって被覆する。第3パターニング工程では次に、図9bに示す様に、基材7に対してレジスト膜82側からエッチング処理を施す。具体的には、基材7のうちレジスト膜82に覆われていない部分を、誘電体層3の一部が露出するまで除去する。その後、図9cに示す様に、レジスト膜82を除去する。これにより、誘電体層3上には、基材7のうちレジスト膜82によって覆われていた部分が残置する。その結果、領域P4に第2導電層22,22が形成され、領域P5,P6にそれぞれ第2電極層12の第1電極部121及び第2電極部122が形成される。第3パターニング工程の実行により積層体70に対して加工が施され、その結果、積層構造体100が完成する。基材7のエッチング処理に並行して、図9bに示す様に、基層91に対してレジスト膜83側からエッチング処理を施す。具体的には、基層91のうちレジスト膜83に覆われていない部分を、第1絶縁層201の一部が露出するまで除去する。その後、図9cに示す様に、レジスト膜83を除去する。これにより、第1絶縁層201上には、基層91のうちレジスト膜83によって覆われていた部分が残置する。その結果、領域P7,P8にそれぞれ第1電源パターン511及び第1グランドパターン521が形成され、領域P9に第1信号パターン531,531が形成される。尚、基層91に対してマスキング処理及びエッチング処理を施す一連の工程は、基材7に対してマスキング処理及びエッチング処理を施す一連の工程とは別の工程にて実行されてもよい。図10は、第2積層工程の説明に用いられる断面図である。図10に示す様に、第2積層工程では、第2絶縁層202を用意する。第2絶縁層202には予め、第2絶縁層202の片面に、第2電源パターン512、第2グランドパターン522、及び第2信号パターン532,532となる基層92を形成しておく。一例として、基層92は、第2絶縁層202の片面に金属箔を貼り付けることにより形成することが出来る。第2積層工程では次に、第1絶縁層201と第2絶縁層202とを、これらの間に積層構造体100が介在することとなる様に、互いに積層する。具体的には、第2絶縁層202を、基層92の形成面とは反対側の面を積層構造体100の方へ向けた姿勢で、積層構造体100上に積み重ねる。その結果、第1絶縁層201と第2絶縁層202とによって絶縁基板200が構成されると共に、該絶縁基板200に積層構造体100が内蔵される。図11は、第4パターニング工程の説明に用いられる断面図である。図11に示す様に、第4パターニング工程では、基層92及び第2絶縁層202に対してレーザ加工等の加工を施すことにより、基層92及び第2絶縁層202を貫通する第4貫通孔74、第5貫通孔75、及び第6貫通孔76,76をそれぞれ形成する。そして、第4貫通孔74及び第5貫通孔75の形成により、第2電極層12の第2電極部122及び第1電極部121をそれぞれ露出させる。又、第6貫通孔76,76の形成により、第2導電層22,22をそれぞれ露出させる。図12は、充填工程の説明に用いられる断面図である。図12に示す様に、充填工程では、導電材料を用いて、第4貫通孔74、第5貫通孔75、及び第6貫通孔76,76をそれぞれ充填する。導電材料の充填には、スパッタリング法、蒸着法、メッキ法、スクリーン印刷法等の手法を用いることが出来る。充填工程の実行により、第4貫通孔74及び第5貫通孔75の内側にそれぞれ第2電源ビア612及び第2グランドビア622が形成される。そして、第2電極層12の第1電極部121及び第2電極部122にそれぞれ、第2グランドビア622及び第2電源ビア612が電気的に接続される。又、第6貫通孔76,76の内側にそれぞれ第2信号ビア632,632が形成される。そして、第2導電層22,22にそれぞれ、第2信号ビア632,632が電気的に接続される。図13a及び図13bは、第5パターニング工程の説明に用いられる断面図である。第5パターニング工程では先ず、図13aに示す様に、基層92に対してマスキング処理を施す。具体的には、基層92上にレジスト膜84を形成する。このとき、基層92のうち、第2電源パターン512を形成せんとする領域P10と、第2グランドパターン522を形成せんとする領域P11と、第2信号パターン532,532を形成せんとする領域P12とをそれぞれ、レジスト膜84によって被覆する。第5パターニング工程では次に、図13bに示す様に、基層92に対してレジスト膜84側からエッチング処理を施す。具体的には、基層92のうちレジスト膜84に覆われていない部分を、第2絶縁層202の一部が露出するまで除去する。その後、レジスト膜84を除去する。これにより、第2絶縁層202上には、基層92のうちレジスト膜84によって覆われていた部分が残置する。その結果、領域P10,P11にそれぞれ第2電源パターン512及び第2グランドパターン522が形成され、領域P12に第2信号パターン532,532が形成される。その結果、図1に示されるコンデンサ内蔵基板が完成する。上記製造方法によれば、積層構造体100には、これが絶縁基板200に内蔵される前に第2積層工程が実行される前に、第1導電部41,41、第2導電部42、及び第3導電部43がそれぞれ誘電体層3に形成される。ここで、各第1導電部41は信号ラインの一部を構成する。又、第2導電部42はグランドラインの一部を構成し、第3導電部43は電源ラインの一部を構成する。従って、積層構造体100を絶縁基板200に内蔵した後の過程において、誘電体層3に対しては、配線形成のための加工を施さなくて済む。よって、誘電体層3には、配線形成に伴う損傷が発生し難く、その結果、積層構造体100には特性不良が発生し難い。又、上記製造方法によれば、第1電極層11と各第1導電部41との間、並びに第2電極層12と各第1導電部41との間に、電気的な短絡が生じ難い。従って、第1電極層11と各第1導電部41との間の距離、並びに第2電極層12と各第1導電部41との間の距離をそれぞれ、小さい寸法に設計することが可能である。よって、第1電極層11の第2電極部112と第2電極層12の第2電極部122との対向面積を増大させることが出来る。更に、上記製造方法によれば、誘電体層形成工程を第1絶縁層201上で実行しなくて済む。従って、誘電体層形成工程において、誘電体層3となる成膜層に対して熱処理を施すことが出来る。誘電体層形成工程にて熱処理を行うことにより、誘電体層3の結晶性が高まり、その結果、誘電体層3において高い誘電特性が得られることになる。上記コンデンサ内蔵基板においては、電源ライン、グランドライン、及び信号ラインがそれぞれ、積層構造体100を貫通することになる。従って、積層構造体100の周りを迂回させて配線を形成する必要がなくなる。よって、積層構造体100のコンデンサ部分の面積を拡げて高容量化を実現した場合でも、配線パターンの設計自由度の低下が抑えられる。尚、本発明の各部構成は上記実施形態に限らず、特許請求の範囲に記載の技術的範囲内で種々の変形が可能である。例えば、上記コンデンサ内蔵基板において、積層構造体100は、第2導電部42及び/又は第3導電部43が設けられていない構成を有し、該構成に応じて、第1電極層11及び第2電極層12の構成、並びに電源ライン及びグランドラインの構成がそれぞれ変更されてもよい。"