複数の画素回路を配置してなる表示部を有する表示装置であって、前記画素回路の各々は、駆動トランジスタと、第1の端子が前記駆動トランジスタのソース端子に接続された第1の容量素子と、前記駆動トランジスタのゲート端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第1のスイッチング素子と、前記駆動トランジスタのゲート端子と、前記第1の容量素子の第2の端子との導通及び非導通を切り換える第2のスイッチング素子と、前記第1の容量素子の第2の端子と、一定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第3のスイッチング素子と、第1の電源電圧を伝達する第1の電源線と、前記駆動トランジスタのソース端子との導通及び非導通を切り換える第4のスイッチング素子と、第1の端子が前記駆動トランジスタのドレイン端子に接続され、第2の端子が第2の電源電圧を伝達する第2の電源線に接続された発光素子と、を備える表示装置。前記画素回路の各々は、前記第4のスイッチング素子を非導通の状態、かつ、前記第3のスイッチング素子を導通の状態にして、前記駆動トランジスタの閾値電圧検出を行う、請求項1に記載の表示装置。前記画素回路の各々は、さらに、第1の端子が前記駆動トランジスタのゲート端子に接続され、第2の端子が前記第1の容量素子の第2の端子と接続された第2の容量素子を備える、請求項1に記載の表示装置。前記第2の容量素子の容量値は、前記第1の容量素子の容量値よりも小さい、請求項3に記載の表示装置。前記画素回路の各々において、前記第1のスイッチング素子及び前記第3のスイッチング素子は、ダブルゲート型の薄膜トランジスタである、請求項1に記載の表示装置。前記画素回路の各々において、前記第2のスイッチング素子は、ダブルゲート型の薄膜トランジスタである、請求項5に記載の表示装置。複数の画素回路を配置してなる表示部を有する表示装置であって、前記画素回路の各々は、ドレイン端子が第1の電源電圧を伝達する第1の電源線に接続された駆動トランジスタと、第1の端子が前記駆動トランジスタのソース端子に接続された第1の容量素子と、前記駆動トランジスタのゲート端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第1のスイッチング素子と、前記駆動トランジスタのゲート端子と、前記第1の容量素子の第2の端子との導通及び非導通を切り換える第2のスイッチング素子と、前記第1の容量素子の第2の端子と、一定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第3のスイッチング素子と、第1の端子が第2の電源電圧を伝達する第2の電源線に接続された発光素子と、前記駆動トランジスタのソース端子と、前記発光素子の第2の端子との導通及び非導通を切り換える第4のスイッチング素子と、を備える表示装置。前記画素回路の各々は、前記第4のスイッチング素子を非導通の状態、かつ、前記第3のスイッチング素子を導通の状態にして、前記駆動トランジスタの閾値電圧検出を行う、請求項7に記載の表示装置。前記画素回路の各々は、さらに、第1の端子が前記駆動トランジスタのゲート端子に接続され、第2の端子が前記第1の容量素子の第2の端子と接続された第2の容量素子を備える、請求項7に記載の表示装置。前記第2の容量素子の容量値は、前記第1の容量素子の容量値よりも小さい、請求項9に記載の表示装置。前記画素回路の各々において、前記第1のスイッチング素子及び前記第3のスイッチング素子は、ダブルゲート型の薄膜トランジスタである、請求項7に記載の表示装置。前記画素回路の各々において、前記第2のスイッチング素子は、ダブルゲート型の薄膜トランジスタである、請求項11に記載の表示装置。表示装置の制御方法であって、前記表示装置は、複数の画素回路を配置してなる表示部を有し、前記画素回路の各々は、駆動トランジスタと、第1の端子が前記駆動トランジスタのソース端子に接続された第1の容量素子と、前記駆動トランジスタのゲート端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第1のスイッチング素子と、前記駆動トランジスタのゲート端子と、前記第1の容量素子の第2の端子との導通及び非導通を切り換える第2のスイッチング素子と、前記第1の容量素子の第2の端子と、一定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第3のスイッチング素子と、第1の電源電圧を伝達する第1の電源線と、前記駆動トランジスタのソース端子との導通及び非導通を切り換える第4のスイッチング素子と、第1の端子が前記駆動トランジスタのドレイン端子に接続され、第2の端子が第2の電源電圧を伝達する第2の電源線に接続された発光素子と、を備え、前記制御方法は、前記画素回路の各々において、前記第4のスイッチング素子を非導通の状態、かつ、前記第3のスイッチング素子を導通の状態にして、前記駆動トランジスタの閾値電圧を検出するステップを含む、表示装置の制御方法。前記制御方法は、さらに、前記画素回路の各々において、前記第2のスイッチング素子及び前記第4のスイッチング素子を非導通の状態とすると共に、前記第1のスイッチング素子を導通の状態にして、前記データ線からデータ電圧が書き込まれるステップと、前記画素回路の各々において、前記第4のスイッチング素子を導通の状態にし、前記データ電圧Vdataに対応しかつ前記閾値電圧Vthで補正されたバイアス電圧を前記駆動トランジスタのゲート端子とソース端子との間に印加して、前記駆動トランジスタから前記発光素子に電流を供給するステップと、を含む請求項13に記載の表示装置の制御方法。表示装置の制御方法であって、前記表示装置は、複数の画素回路を配置してなる表示部を有し、前記画素回路の各々は、ドレイン端子が第1の電源電圧を伝達する第1の電源線に接続された駆動トランジスタと、第1の端子が前記駆動トランジスタのソース端子に接続された第1の容量素子と、前記駆動トランジスタのゲート端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第1のスイッチング素子と、前記駆動トランジスタのゲート端子と、前記第1の容量素子の第2の端子との導通及び非導通を切り換える第2のスイッチング素子と、前記第1の容量素子の第2の端子と、一定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第3のスイッチング素子と、第1の端子が第2の電源電圧を伝達する第2の電源線に接続された発光素子と、前記駆動トランジスタのソース端子と、前記発光素子の第2の端子との導通及び非導通を切り換える第4のスイッチング素子と、を備え、前記制御方法は、前記画素回路の各々において、前記第4のスイッチング素子を非導通の状態、かつ、前記第3のスイッチング素子を導通の状態にして、前記駆動トランジスタの閾値電圧を検出するステップを含む、表示装置の制御方法。前記制御方法は、さらに、前記画素回路の各々において、前記第2のスイッチング素子及び前記第4のスイッチング素子を非導通の状態とすると共に、前記第1のスイッチング素子を導通の状態にして、前記データ線からデータ電圧が書き込まれるステップと、前記画素回路の各々において、前記第4のスイッチング素子を導通の状態にし、前記データ電圧Vdataに対応しかつ前記閾値電圧Vthで補正されたバイアス電圧を前記駆動トランジスタのゲート端子とソース端子との間に印加して、前記駆動トランジスタから前記発光素子に電流を供給するステップと、を含む請求項15に記載の表示装置の制御方法。しかしながら、特許文献1に記載された従来の画素回路とその制御方法によれば、キャパシタCvthに上述したトランジスタM1のソース電圧である電源電圧VDDが保持された時刻以後において電源電圧VDDが変動した場合例えば動画表示において表示画像が変化した場合、トランジスタM1が有機EL素子OLEDに供給する電流量、すなわち有機EL素子OLEDの発光輝度には、その変動量に応じた誤差が生じるという問題がある。画素回路に供給される電源電圧VDDの電圧降下は、特に複数の画素回路を配置してなる表示部においては、近隣の画素回路で消費される電流量発光の有無、輝度の大小などに応じて必然的に生じるものであり、その大きさも刻々と変化して予測し難い。図31a~cを参照して、上述した誤差が生じるメカニズムを説明する。説明の便宜上、電源電圧VDDは、本来の電源電圧VDD0からΔV1またはΔV2の大きさの電圧降下が生じた電圧であるとする。図31aは、Vth検出動作、つまり、キャパシタCvthにて、トランジスタM1のソース電圧ここでは電源電圧VDDからトランジスタM1の閾値電圧Vthだけ低下した電圧を保持する動作を説明する回路図である。この動作において非導通の状態になるトランジスタM3、M5は点線で示されている。このときの電源電圧VDDをVDD0-ΔV1とすると、電圧VDD0-ΔV1-Vthを、基準電圧Vsusを基準として、キャパシタCvthに保持している。図31bは、データ書込み動作、つまり、トランジスタM3を介してデータ電圧Vdataを取得し、キャパシタCstにて、データ電圧Vdataを保持する動作を説明する回路図である。この動作において非導通の状態になるトランジスタM2、M4、M5は点線で示されている。このときの電源電圧VDDをVDD0-ΔV2とすると、データ電圧Vdataを、電源電圧VDD0-ΔV2を基準として、キャパシタCstに保持している。その結果、キャパシタCvth、Cstのそれぞれに保持されている電圧を加算したバイアス電圧は、Vsus-VDD0-ΔV1-VthVDD0-ΔV2-Vdata=ΔV1-ΔV2Vsus-VdataVthとなり、バイアス電圧には電源電圧の変動量差ΔV1-ΔV2が残留する。図31cは、発光動作、つまり、キャパシタCvth、Cstに保持されているバイアス電圧をトランジスタM1のゲート-ソース間に印加して、トランジスタM1から有機EL素子OLEDに電流を供給する動作を説明する回路図である。この動作において非導通の状態になるトランジスタM2、M3、M4は点線で示されている。トランジスタM1から有機EL素子OLEDに供給される電流Idは、β/2×Vsg-Vth2=β/2×ΔV1-ΔV2Vsus-Vdata2となり、データ電圧Vdataに対応した正確な電流量と比べて、電源電圧の変動量差ΔV1-ΔV2に応じた誤差が生じる。ここでβ=μ×Cox×W/Lであり、μはトランジスタの移動度、Coxは単位面積当たりのトランジスタのゲート絶縁膜容量、Wはトランジスタのチャネル幅、Lはトランジスタのチャネル長である。そのため、例えば動画表示時のコントラストの高いイメージが高速に表示領域を移動するシーンにおいて、Vth検出動作完了時刻での電源電圧VDDの電圧降下量ΔV1と、データ書込み動作時の電源電圧VDDの電圧降下量ΔV2との変動量差ΔV1-ΔV2が大きくなり、データ電圧Vdataのみで画素電流を精度高く制御することができず、有機EL素子OLEDをデータ電圧に対応する正確な輝度で発光させることができなくなり、表示品位の劣化が生じる。本発明は、上記の課題に鑑みてなされたものであり、電源電圧の変動の影響を受けることなく、データ電圧に対応する正確な輝度で有機EL素子を発光させることができる画素回路を有する表示装置及びその制御方法を提供することを目的とする。上記目的を達成するために、本発明の1つの態様に係る表示装置は、複数の画素回路を配置してなる表示部を有する表示装置であって、前記画素回路の各々は、駆動トランジスタと、第1の端子が前記駆動トランジスタのソース端子に接続された第1の容量素子と、前記駆動トランジスタのゲート端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第1のスイッチング素子と、前記駆動トランジスタのゲート端子と、前記第1の容量素子の第2の端子との導通及び非導通を切り換える第2のスイッチング素子と、前記第1の容量素子の第2の端子と、一定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第3のスイッチング素子と、第1の電源電圧を伝達する第1の電源線と、前記駆動トランジスタのソース端子との導通及び非導通を切り換える第4のスイッチング素子と、第1の端子が前記駆動トランジスタのドレイン端子に接続され、第2の端子が第2の電源電圧を伝達する第2の電源線に接続された発光素子と、を備える。また、本発明の1つの態様に係る制御方法は、前記表示装置の制御方法であって、前記画素回路の各々において、前記第4のスイッチング素子を非導通の状態、かつ、前記第3のスイッチング素子を導通の状態にして、前記駆動トランジスタの閾値電圧を検出するステップを含む。本発明の表示装置およびその制御方法によれば、前記駆動トランジスタのソース端子を電源電圧から電気的に切り離し、前記駆動トランジスタのゲート端子を所定の電圧に接続した状態で、前記駆動トランジスタの閾値電圧を検出するので、検出される閾値電圧には、電源電圧の変動の影響が全く含まれない。そのため、前記データ電圧に対応しかつ前記検出された閾値電圧Vthで補正されたバイアス電圧を前記駆動トランジスタのゲート端子とソース端子との間に印加して、前記駆動トランジスタから前記発光素子に電流を供給することができるので、電源電圧の変動の影響を受けることなく、前記データ電圧に対応する正確な輝度で、前記発光素子を発光させることが可能となる。本発明の1つの態様に係る表示装置は、複数の画素回路を配置してなる表示部を有する表示装置であって、前記画素回路の各々は、駆動トランジスタと、第1の端子が前記駆動トランジスタのソース端子に接続された第1の容量素子と、前記駆動トランジスタのゲート端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第1のスイッチング素子と、前記駆動トランジスタのゲート端子と、前記第1の容量素子の第2の端子との導通及び非導通を切り換える第2のスイッチング素子と、前記第1の容量素子の第2の端子と、一定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第3のスイッチング素子と、第1の電源電圧を伝達する第1の電源線と、前記駆動トランジスタのソース端子との導通及び非導通を切り換える第4のスイッチング素子と、第1の端子が前記駆動トランジスタのドレイン端子に接続され、第2の端子が第2の電源電圧を伝達する第2の電源線に接続された発光素子と、を備える。本発明の1つの態様に係る表示装置は、複数の画素回路を配置してなる表示部を有する表示装置であって、前記画素回路の各々は、ドレイン端子が第1の電源電圧を伝達する第1の電源線に接続された駆動トランジスタと、第1の端子が前記駆動トランジスタのソース端子に接続された第1の容量素子と、前記駆動トランジスタのゲート端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第1のスイッチング素子と、前記駆動トランジスタのゲート端子と、前記第1の容量素子の第2の端子との導通及び非導通を切り換える第2のスイッチング素子と、前記第1の容量素子の第2の端子と、一定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第3のスイッチング素子と、第1の端子が第2の電源電圧を伝達する第2の電源線に接続された発光素子と、前記駆動トランジスタのソース端子と、前記発光素子の第2の端子との導通及び非導通を切り換える第4のスイッチング素子と、を備える。また、前記画素回路の各々は、前記第4のスイッチング素子を非導通の状態、かつ、前記第3のスイッチング素子を導通の状態にして、前記駆動トランジスタの閾値電圧検出を行ってもよい。これらの構成によれば、前記駆動トランジスタのソース端子を電源電圧から電気的に切り離し、前記駆動トランジスタのゲート端子を所定の電圧に接続した状態で、前記駆動トランジスタの閾値電圧を検出するので、検出される閾値電圧には、電源電圧の変動の影響が全く含まれない。そのため、前記データ電圧に対応しかつ前記検出された閾値電圧Vthで補正されたバイアス電圧を前記駆動トランジスタのゲート端子とソース端子との間に印加して、前記駆動トランジスタから前記発光素子に電流を供給することができるので、電源電圧の変動の影響を受けることなく、前記データ電圧に対応する正確な輝度で、前記発光素子を発光させることが可能となる。また、前記画素回路の各々は、さらに、第1の端子が前記駆動トランジスタのゲート端子に接続され、第2の端子が前記第1の容量素子の第2の端子と接続された第2の容量素子を備えてもよい。この構成によれば、前記駆動トランジスタのゲート端子に、前記第2の容量素子に保持されたデータ電圧を印加して、前記閾値電圧を検出することができる。そのため、前記データ線から前記第2の容量素子に前記データ電圧を取得した後、十分な時間をかけて、より高い精度で前記閾値電圧を検出できる。また、前記第2の容量素子の容量値は、前記第1の容量素子の容量値よりも小さくすることもできる。また、前記画素回路の各々において、前記第1のスイッチング素子及び前記第3のスイッチング素子は、ダブルゲート型の薄膜トランジスタであってもよく、さらに、前記第2のスイッチング素子も、ダブルゲート型の薄膜トランジスタであってもよい。この構成によれば、前記第1の容量素子のリークを低減できるので、前記発光素子をより正確な輝度で発光させることができる。本発明の1つの態様に係る制御方法は、表示装置の制御方法であって、前記表示装置は、複数の画素回路を配置してなる表示部を有し、前記画素回路の各々は、駆動トランジスタと、第1の端子が前記駆動トランジスタのソース端子に接続された第1の容量素子と、前記駆動トランジスタのゲート端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第1のスイッチング素子と、前記駆動トランジスタのゲート端子と、前記第1の容量素子の第2の端子との導通及び非導通を切り換える第2のスイッチング素子と、前記第1の容量素子の第2の端子と、一定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第3のスイッチング素子と、第1の電源電圧を伝達する第1の電源線と、前記駆動トランジスタのソース端子との導通及び非導通を切り換える第4のスイッチング素子と、第1の端子が前記駆動トランジスタのドレイン端子に接続され、第2の端子が第2の電源電圧を伝達する第2の電源線に接続された発光素子と、を備え、前記制御方法は、前記画素回路の各々において、前記第4のスイッチング素子を非導通の状態、かつ、前記第3のスイッチング素子を導通の状態にして、前記駆動トランジスタの閾値電圧を検出するステップを含む。本発明の1つの態様に係る制御方法は、表示装置の制御方法であって、前記表示装置は、複数の画素回路を配置してなる表示部を有し、前記画素回路の各々は、ドレイン端子が第1の電源電圧を伝達する第1の電源線に接続された駆動トランジスタと、第1の端子が前記駆動トランジスタのソース端子に接続された第1の容量素子と、前記駆動トランジスタのゲート端子と、輝度に対応したデータ電圧を伝達するデータ線との導通及び非導通を切り換える第1のスイッチング素子と、前記駆動トランジスタのゲート端子と、前記第1の容量素子の第2の端子との導通及び非導通を切り換える第2のスイッチング素子と、前記第1の容量素子の第2の端子と、一定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第3のスイッチング素子と、第1の端子が第2の電源電圧を伝達する第2の電源線に接続された発光素子と、前記駆動トランジスタのソース端子と、前記発光素子の第2の端子との導通及び非導通を切り換える第4のスイッチング素子と、を備え、前記制御方法は、前記画素回路の各々において、前記第4のスイッチング素子を非導通の状態、かつ、前記第3のスイッチング素子を導通の状態にして、前記駆動トランジスタの閾値電圧を検出するステップを含む。また、前記制御方法は、さらに、前記画素回路の各々において、前記第2のスイッチング素子及び前記第4のスイッチング素子を非導通の状態にすると共に、前記第1のスイッチング素子を導通の状態にして、前記データ線からデータ電圧が書き込まれるステップと、前記画素回路の各々において、前記第4のスイッチング素子を導通の状態にし、前記データ電圧Vdataに対応しかつ前記閾値電圧Vthで補正されたバイアス電圧を前記駆動トランジスタのゲート端子とソース端子との間に印加して、前記駆動トランジスタから前記発光素子に電流を供給するステップと、を含んでもよい。これらの構成によれば、前記駆動トランジスタのソース端子を電源電圧から電気的に切り離し、前記駆動トランジスタのゲート端子を所定の電圧に接続した状態で、前記駆動トランジスタの閾値電圧を検出するので、検出される閾値電圧には、電源電圧の変動の影響が全く含まれない。さらに、前記データ電圧に対応しかつ前記検出された閾値電圧Vthで補正されたバイアス電圧を前記駆動トランジスタのゲート端子とソース端子との間に印加して、前記駆動トランジスタから前記発光素子に電流を供給するので、電源電圧の変動の影響を受けることなく、前記データ電圧に対応する正確な輝度で、前記発光素子を発光させることが可能となる。以下、本発明の実施の形態について説明する。なお、以下では、全ての図を通して同等の機能を発揮する要素には同じ符号を付し、重複する説明は適宜省略する。実施の形態1本発明の実施の形態1について、図面を参照しながら説明する。実施の形態1における表示装置は、複数の画素回路をマトリクス状に配置してなる表示部を有する表示装置であって、前記各画素回路において、電源電圧の変動に係わらず、発光輝度に対応する正確なバイアス電圧がキャパシタにて保持されるように構成されている。以下、本発明の実施の形態1について、図面を参照しながら説明する。図1は、実施の形態1における表示装置1の構成の一例を示す機能ブロック図である。表示装置1は、表示部2、制御回路3、走査線駆動回路4、信号線駆動回路5、及び電源回路6から構成される。表示部2は、複数の画素回路10をマトリクスに配置してなる。当該マトリクスの各行には走査信号線が設けられ、当該マトリクスの各列にはデータ信号線が設けられる。制御回路3は、表示装置1の動作を制御する回路であり、外部から映像信号を受信し、当該映像信号で表される画像が表示部2に表示されるように、走査線駆動回路4、信号線駆動回路5を制御する。走査線駆動回路4は、表示部2の各行に設けられた走査信号線を介して画素回路10に、画素回路10の動作を制御するための制御信号を供給する。信号線駆動回路5は、表示部2の各列に設けられたデータ信号線を介して画素回路10に、発光輝度に対応する電圧信号であるデータ信号を供給する。電源回路6は、表示装置1の動作用の電源を、表示装置1の各部に供給する。図2は、画素回路10と、走査線駆動回路4及び信号線駆動回路5との接続の一例を示す回路図である。表示部2の各行には、同じ行に配置される複数の画素回路10に共通に接続される走査信号線として、信号線SCAN、MERGE、RESET、ENABが設けられており、表示部2の各列には、同じ列に配置される複数の画素回路10に共通に接続されるデータ信号線として、信号線DATAが設けられている。また、表示部2には、電源回路6から供給される正の電源電圧を伝達して、画素回路10に分配する電源線VDD、電源回路6から供給される負の電源電圧を伝達して、画素回路10に分配する電源線VSS、及び電源回路6から供給される一定の参照電圧を伝達して、画素回路10に分配する参照電圧線VRが設けられている。電源線VDD、VSS、及び参照電圧線VRは、全ての画素回路10に共通に接続される。有機EL素子ELに電流を供給する電源線VDD、VSSの各々と画素回路10との接続点では、電気抵抗に起因する電圧降下による複雑な電圧変動が生じるが、直流電流を供給しない参照電圧線VRには、定常的な電圧降下は生じない。表示部2に配置されている各画素回路10は、画素回路10が配置されている行の信号線SCAN、MERGE、RESET、ENABで走査線駆動回路4に接続されると共に、画素回路10が配置されている行の信号線DATAで信号線駆動回路5に接続される。信号線SCAN、MERGE、RESET、ENABは、走査線駆動回路4から画素回路10へ、画素回路10の動作を制御するための制御信号を伝達する。信号線DATAは、信号線駆動回路5から画素回路10へ、発光輝度に対応するデータ信号を伝達する。図3は、画素回路10の構成の一例を示す回路図である。画素回路10は、データ信号に対応する輝度で有機EL素子を発光させる回路であり、駆動トランジスタTD、スイッチングトランジスタT1~T4、キャパシタC1、及び有機EL素子ELから構成される。駆動トランジスタTD、スイッチングトランジスタT1~T4は、n型の薄膜トランジスタTFTで構成される。駆動トランジスタTDは、ドレイン端子dが電源線VDDに接続されている。キャパシタC1は、第1紙面の右側の端子が駆動トランジスタTDのソース端子sに接続され、第2紙面の左側の端子がスイッチングトランジスタT2を介在して駆動トランジスタTDのゲート端子gに接続されている。有機EL素子ELは、第1紙面の下側の端子が電源線VSSに接続されている。スイッチングトランジスタT1は、信号線SCANで伝達される制御信号に従って、駆動トランジスタTDのゲート端子gとデータ線DATAとの導通及び非導通を切り換える。スイッチングトランジスタT2は、信号線MERGEで伝達される制御信号に従って、駆動トランジスタTDのゲート端子gとキャパシタC1の第2の端子との導通及び非導通を切り換える。スイッチングトランジスタT3は、信号線RESETで伝達される制御信号に従って、キャパシタC1の第2の端子と参照電圧線VRとの導通及び非導通を切り換える。スイッチングトランジスタT4は、信号線ENABで伝達される制御信号に従って、駆動トランジスタTDのソース端子sと有機EL素子ELの第2紙面の上側の端子との導通及び非導通を切り換える。ここで、スイッチングトランジスタT1~T4が、それぞれ第1~第4のスイッチング素子の一例であり、キャパシタC1が第1の容量素子の一例であり、有機EL素子ELが発光素子の一例である。また、電源線VDDが第1の電源線の一例であり、電源線VSSが第2の電源線の一例である。また、データ信号がデータ電圧の一例である。図4は、画素回路10を動作させるための制御信号およびデータ信号の一例を、1フレーム期間にわたって示すタイミングチャートである。図4において、縦軸は各信号のレベル、横軸は時間を表す。画素回路10のスイッチングトランジスタT1~T4はn型のトランジスタで構成されるので、スイッチングトランジスタT1~T4の各々は、対応する制御信号がHighレベルの期間に導通の状態になり、対応する制御信号がLowレベルの期間に非導通の状態になる。図4に示す制御信号及びデータ信号に従って行われる画素回路10の動作を説明する。なお、説明の便宜上、電源線VDD、VSSの各々と画素回路10との接続点の電圧を、それぞれ正の電源電圧VDD、負の電源電圧VSSと表記し、参照電圧線VRの電圧を参照電圧VRと表記する。時刻t1からt2までのC1リセット期間において、C1リセット動作が行われる。C1リセット動作とは、キャパシタC1の電圧を所定の電圧にリセットする動作である。C1リセット期間において、スイッチングトランジスタT1、T3、T4が導通の状態になり、駆動トランジスタTDのゲート端子gには、データ線DATAの電圧が設定され、キャパシタC1の第2の端子の電圧には、参照電圧VRが設定され、キャパシタC1の第1の端子の電圧である駆動トランジスタTDのソース電圧には、駆動トランジスタTDのゲート端子gの電圧に応じた有機EL素子ELのオン電圧を負の電源電圧VSSに加えた電圧が設定される。これにより、キャパシタC1の電圧はフレームごとに初期化されるので、先行フレームが終了したときにキャパシタC1に残留している先行フレームの電圧の影響が排除される。時刻t2からt3までのデータ書込み及びVth検出期間において、データ書込み動作及びVth検出動作が並行して行われる。データ書込み動作とは、信号線DATAから、スイッチングトランジスタT1を介して、データ電圧Vdataを画素内に伝達するつまり、データ電圧Vdataが画素回路10内に書込まれる動作である。Vth検出動作とは、駆動トランジスタTDのゲート端子gに所定の電圧を印加して、駆動トランジスタTDの閾値電圧Vthを検出する動作であり、ここでは、所定の電圧としてデータ電圧Vdataを用いる。データ書込み及びVth検出期間において、スイッチングトランジスタT4は非導通の状態であり、駆動トランジスタTDのソース端子sは負の電源電圧VSSから電気的に切り離される。また、スイッチングトランジスタT1が導通の状態になり、信号線DATAからデータ電圧Vdataが取得され、データ電圧Vdataが駆動トランジスタTDのゲート端子gに印加される。また正の電源電圧VDDは、信号線DATAの最高電圧に、全ての画素の駆動トランジスタTDにおける閾値電圧Vthの最大値を加算した電圧よりも高い電圧に設定しておく。その結果、データ書込み及びVth検出期間において、駆動トランジスタTDは、必ず飽和領域で動作するので、駆動トランジスタTDのドレインソース電流はゲートソース端子間電圧のみで制御される。いま駆動トランジスタTDのゲート端子gはデータ電圧Vdataに固定されているので、結局、駆動トランジスタTDのドレインソース電流は、ソース端子sの電圧で制御されることになる。駆動トランジスタTDのソース端子には、スイッチングトランジスタT4が非導通の状態となっているのでキャパシタC1の第1の端子のみが接続されており、駆動トランジスタTDのドレインソース電流は、キャパシタC1に流れる。よってキャパシタC1は充電され、キャパシタC1の第1の端子の電圧、すなわち駆動トランジスタTDのソース端子sの電圧は上昇して、ついにVdata-Vthとなり、つまり駆動トランジスタTDのゲートソース端子間電圧が、駆動トランジスタTDの閾値電圧Vthと同じになると、駆動トランジスタTDはオフ状態となる。このようにして、駆動トランジスタTDのソース端子sの電圧は、正の電源電圧VDDおよび負の電源電圧VSSの影響を受けることなく、データ電圧Vdataから閾値電圧Vthだけ低下した電圧Vdata-Vthに収束する。この電圧が、参照電圧VRを基準として、キャパシタC1に保持される。キャパシタC1に保持される電圧はVR-Vdata-Vthであり、この電圧には、正の電源電圧VDDおよび負の電源電圧VSSの影響が全く含まれない。時刻t4以降の発光期間において、発光動作が行われる。発光動作とは、データ電圧Vdataに対応しかつ閾値電圧Vthで補正されたバイアス電圧を駆動トランジスタTDのゲートソース端子間に印加して、駆動トランジスタTDから有機EL素子ELに電流を供給する動作である。発光期間において、スイッチングトランジスタT1、T3が非導通の状態になると共に、スイッチングトランジスタT2が導通の状態になり、キャパシタC1に保持されている電圧VR-Vdata-Vthが駆動トランジスタTDのゲートソース端子間に印加される。その結果、駆動トランジスタTDから有機EL素子ELに、データ電圧Vdataに対応した正確な大きさの電流Isd=β/2×VR-Vdata2が供給されるので、有機EL素子ELを、電源電圧の変動の影響を受けることなく、データ電圧Vdataに対応する正確な輝度で発光させることができる。なお、画素回路10において、スイッチングトランジスタT1、T3はダブルゲート型のTFTで構成することが望ましく、さらに望ましくは、スイッチングトランジスタT2もまたダブルゲート型のTFTで構成してもよい。そのような構成によれば、キャパシタC1のリークを低減できるので、有機EL素子ELを、より正確な輝度で発光させることができる。また、画素回路10において、次のような変形が可能である。例えば、信号線SCAN、RESETは、図4に示されるように、同一の制御信号を伝達しているので、1つの信号線で兼用してもよい。また、スイッチングトランジスタT2をp型のトランジスタで構成してもよい。制御信号のレベルが反転するため、p型のトランジスタで構成したスイッチングトランジスタT2は、n型のトランジスタで構成したスイッチングトランジスタT1、T3の制御信号で制御できる。その場合、信号線SCAN、MERGE、RESETを、1つの信号線で兼用してもよい。また、信号線ENABと、隣接する行の信号線MERGEとを、1つの信号線で兼用してもよい。信号線の兼用は、信号線のフットプリントを削減するので、画素回路10の配置密度を向上し、高精細な表示装置を実現するために役立つ。また走査線駆動回路4の出力本数を削減できるので、回路サイズを縮小することができ、コストの低減が実現できる。さらに、駆動トランジスタTD及びスイッチングトランジスタT1~T5を全て、p型のトランジスタで構成することも可能である。以下では、そのような画素回路について説明する。図5は、画素回路20の構成の一例を示す回路図である。画素回路20は、図3に示す画素回路10と同様、データ信号に対応する輝度で有機EL素子を発光させる回路であり、駆動トランジスタTD、スイッチングトランジスタT1~T4、キャパシタC1、及び有機EL素子ELから構成される。画素回路20は、画素回路10と比べて、駆動トランジスタTD及びスイッチングトランジスタT1~T5が全てp型のトランジスタで構成されている点が異なる。画素回路20は、画素回路10に用いられる制御信号のレベルを単純に反転した制御信号が与えられると、画素回路10と同等の動作を行うように構成されている。キャパシタC1は、第1紙面の右側の端子が駆動トランジスタTDのソース端子sに接続され、第2紙面の左側の端子がスイッチングトランジスタT2を介して駆動トランジスタTDのゲート端子gに接続されている。有機EL素子ELは、第1紙面の上側の端子が駆動トランジスタTDのドレイン端子dに接続され、第2紙面の下側の端子が電源線VSSに接続されている。スイッチングトランジスタT1は、信号線SCANで伝達される制御信号に従って、駆動トランジスタTDのゲート端子gとデータ線DATAとの導通及び非導通を切り換える。スイッチングトランジスタT2は、信号線MERGEで伝達される制御信号に従って、駆動トランジスタTDのゲート端子gとキャパシタC1の第2の端子との導通及び非導通を切り換える。スイッチングトランジスタT3は、信号線RESETで伝達される制御信号に従って、キャパシタC1の第2の端子と参照電圧線VRとの導通及び非導通を切り換える。スイッチングトランジスタT4は、信号線ENABで伝達される制御信号に従って、電源線VDDと、駆動トランジスタTDのソース端子sとの導通及び非導通を切り換える。ここで、スイッチングトランジスタT1~T4が、それぞれ第1~第4のスイッチング素子の一例であり、キャパシタC1が第1の容量素子の一例であり、有機EL素子ELが発光素子の一例である。また、電源線VDDが第1の電源線の一例であり、電源線VSSが第2の電源線の一例である。また、データ信号がデータ電圧の一例である。図6は、画素回路20を動作させるための制御信号およびデータ信号の一例を、1フレーム期間にわたって示すタイミングチャートである。図6において、縦軸は各信号のレベル、横軸は時間を表す。画素回路20のスイッチングトランジスタT1~T4はp型のトランジスタで構成されるので、スイッチングトランジスタT1~T4の各々は、対応する制御信号がLowレベルの期間に導通の状態になり、対応する制御信号がHighレベルの期間に非導通の状態になる。図6に示す画素回路20を動作させるための制御信号は、図4に示す画素回路10を動作させるための制御信号のレベルを単純に反転した制御信号である。図6に示す制御信号及びデータ信号に従って行われる画素回路20の動作を、図7a、bを参照して説明する。時刻t1からt2までのC1リセット期間において、C1リセット動作が行われる。C1リセット期間において、スイッチングトランジスタT3、T4が導通の状態になり、キャパシタC1の第2の端子には、参照電圧VRが設定され、キャパシタC1の第1の端子には、正の電源電圧VDDが設定される。これにより、キャパシタC1はフレームごとに同じ電圧に初期化されるので、先行フレームが終了したときにキャパシタC1に残留している先行フレームの電圧の影響が排除される。時刻t2からt3までのデータ書込み及びVth検出期間において、データ書込み動作及びVth検出動作が並行して行われる。図7aは、データ書込み動作及びVth検出動作を説明する回路図である。データ書込み及びVth検出期間において非導通の状態になるスイッチングトランジスタT2、T4は点線で示されている。データ書込み及びVth検出期間において、スイッチングトランジスタT4は非導通の状態であり、駆動トランジスタTDのソース端子sは正の電源電圧VDDから電気的に切り離される。また、スイッチングトランジスタT1が導通の状態になり、信号線DATAからデータ電圧Vdataが取得され、データ電圧Vdataが駆動トランジスタTDのゲート端子gに印加される。また、負の電源電圧VSSは、信号線DATAの最低電圧に、全ての画素の駆動トランジスタTDにおける閾値電圧Vthの最大値を加算し、有機EL素子ELの閾値電圧VthELを減算した電圧よりも低く設定しておく。その結果、データ書込み及びVth検出期間において、駆動トランジスタTDは、必ず飽和領域で動作するので、駆動トランジスタTDのソースドレイン電流はソースゲート端子間電圧のみで制御される。いま駆動トランジスタTDのゲート端子gはデータ電圧Vdataに固定されているので、結局、駆動トランジスタTDのドレイン電流は、ソース端子sの電圧で制御されることになる。駆動トランジスタTDのソース端子には、スイッチングトランジスタT4が非導通の状態となっているのでキャパシタC1の第1の端子のみが接続されており、駆動トランジスタTDのソースドレイン電流は、キャパシタC1から流れる。よってキャパシタC1は放電され、キャパシタC1の第1の端子の電圧、すなわち駆動トランジスタTDのソース端子sの電圧は下降して、ついにVdataVthとなり、つまり駆動トランジスタTDのゲートソース端子間電圧が、駆動トランジスタTDの閾値電圧Vthと同じになると、駆動トランジスタTDはオフ状態となる。このようにして、駆動トランジスタTDのソース端子sの電圧は、正の電源電圧VDDおよび負の電源電圧VSSの影響を受けることなく、データ電圧Vdataから閾値電圧Vthだけ上昇した電圧VdataVthに収束する。この電圧が、参照電圧VRを基準として、キャパシタC1に保持される。キャパシタC1に保持される電圧はVdataVth-VRであり、この電圧には、正の電源電圧VDDおよび負の電源電圧VSSの影響が全く含まれない。時刻t4以降の発光期間において、発光動作が行われる。図7bは、発光動作を説明する回路図である。発光期間において非導通の状態になるスイッチングトランジスタT1、T3は点線で示されている。発光期間において、スイッチングトランジスタT1、T3が非導通の状態になると共に、スイッチングトランジスタT2が導通の状態になり、キャパシタC1に保持されている電圧VdataVth-VRが駆動トランジスタTDのゲート-ソース間に印加される。その結果、駆動トランジスタTDから有機EL素子ELに、データ電圧Vdataに対応した正確な大きさの電流Isd=β/2×Vdata-VR2が供給されるので、有機EL素子ELを、電源電圧の変動の影響を受けることなく、データ電圧Vdataに対応する正確な輝度で発光させることができる。なお、画素回路20において、スイッチングトランジスタT1、T3はダブルゲート型のTFTで構成することが望ましく、さらに望ましくは、スイッチングトランジスタT2もまたダブルゲート型のTFTで構成してもよい。そのような構成によれば、キャパシタC1のリークを低減できるので、有機EL素子ELを、より正確な輝度で発光させることができる。また、画素回路20において、画素回路10で説明した変形と同様の変形が可能である。すなわち、信号線SCAN、RESETを、1つの信号線で兼用してもよく、またスイッチングトランジスタT2をn型のトランジスタで構成した上で、信号線SCAN、MERGE、RESETを、1つの信号線で兼用してもよい。また、信号線ENABと、隣接する行の信号線MERGEとを、1つの信号線で兼用してもよい。信号線の兼用は、信号線のフットプリントを削減するので、画素回路20の配置密度を向上し、高精細な表示装置を実現するために役立つ。また走査線駆動回路4の出力本数を削減できるので、回路サイズを縮小することができ、コストの低減が実現できる。実施の形態2本発明の実施の形態2について、図面を参照しながら説明する。図8は、実施の形態2における画素回路11の構成の一例を示す回路図である。画素回路11は、図3の画素回路10に、データ電圧Vdataを保持するためのキャパシタC2を追加して構成される。キャパシタC2は、スイッチングトランジスタT2と並列に接続される。キャパシタC2は、第2の容量素子の一例である。図9は、画素回路11を動作させるための制御信号およびデータ信号の一例を、1フレーム期間にわたって示すタイミングチャートである。図9において、縦軸は各信号のレベル、横軸は時間を表す。図10は、実施の形態2における画素回路21の構成の一例を示す回路図である。画素回路21は、図5の画素回路20に、データ電圧Vdataを保持するためのキャパシタC2を追加して構成される。キャパシタC2は、スイッチングトランジスタT2と並列に接続される。キャパシタC2は、第2の容量素子の一例である。図11は、画素回路21を動作させるための制御信号およびデータ信号の一例を、1フレーム期間にわたって示すタイミングチャートである。図11において、縦軸は各信号のレベル、横軸は時間を表す。駆動トランジスタTD、スイッチングトランジスタT1~T4は、画素回路11においてはn型のトランジスタで構成され、画素回路21においてはp型のトランジスタで構成される。画素回路11及び画素回路21は、それぞれ図9及び図11に示すような、互いにレベルが反転した制御信号が与えられると、同等の動作を行うように構成されている。これらを代表して、図11に示す制御信号及びデータ信号に従って行われる画素回路21の動作を、図12a~dを参照して説明する。時刻t1において、先行フレームにおける発光が終了する。時刻t2からt3までのデータ書込み期間において、データ書込み動作が行われる。図12aは、データ書込み動作を説明する回路図である。データ書込み期間において非導通の状態になるスイッチングトランジスタT2、T4は点線で示されている。データ書込み期間において、スイッチングトランジスタT1、T3が導通の状態になり、信号線DATAからデータ電圧Vdataが取得され、データ電圧Vdataが、参照電圧VRを基準として、キャパシタC2に保持される。時刻t4からt5までのC1リセット期間において、C1リセット動作が行われる。図12bは、C1リセット動作を説明する回路図である。C1リセット期間において非導通の状態になるスイッチングトランジスタT1、T2は点線で示されている。C1リセット期間において、スイッチングトランジスタT3、T4が導通の状態になり、キャパシタC1の第2の端子には、参照電圧VRが設定され、キャパシタC1の第1の端子には、正の電源電圧VDDが設定される。これにより、キャパシタC1はフレームごとに同じ電圧に初期化されるので、先行フレームが終了したときにキャパシタC1に残留している先行フレームの電圧の影響が排除される。時刻t5からt6までのVth検出期間において、Vth検出動作が行われる。図12cは、Vth検出動作を説明する回路図である。Vth検出期間において非導通の状態になるスイッチングトランジスタT1、T2、T4は点線で示されている。Vth検出期間において、スイッチングトランジスタT4は非導通の状態であり、駆動トランジスタTDのソース端子sは正の電源電圧VDDから電気的に切り離される。キャパシタC2に保持されているデータ電圧Vdataが、駆動トランジスタTDのゲート端子gに印加される。その結果、前述の図7aと同様の動作によって、駆動トランジスタTDのソース端子sの電圧は、正の電源電圧VDDおよび負の電源電圧VSSの影響を受けることなく、データ電圧Vdataから閾値電圧Vthだけ上昇した電圧VdataVthに収束する。この電圧が、参照電圧VRを基準として、キャパシタC1に保持される。キャパシタC1に保持される電圧はVdataVth-VRであり、この電圧には、正の電源電圧VDDおよび負の電源電圧VSSの影響が全く含まれない。時刻t7以降の発光期間において、発光動作が行われる。図12dは、発光動作を説明する回路図である。発光期間において非導通の状態になるスイッチングトランジスタT1、T3は点線で示されている。発光期間において、スイッチングトランジスタT1、T3が非導通の状態になると共に、スイッチングトランジスタT2が導通の状態になり、キャパシタC1に保持されている電圧VdataVth-VRが駆動トランジスタTDのゲートソース端子間に印加される。その結果、駆動トランジスタTDから有機EL素子ELに、データ電圧Vdataに対応した正確な大きさの電流Isd=β/2×Vdata-VR2が供給されるので、有機EL素子ELを、電源電圧の変動の影響を受けることなく、データ電圧Vdataに対応する正確な輝度で発光させることができる。なお、画素回路11、21において、スイッチングトランジスタT1、T3はダブルゲート型のTFTで構成することが望ましく、さらに望ましくは、スイッチングトランジスタT2もまたダブルゲート型のTFTで構成してもよい。そのような構成によれば、キャパシタC1のリークを低減できるので、有機EL素子ELを、より正確な輝度で発光させることができる。また、画素回路11、21において、次のような変形が可能である。例えば、画素回路11のスイッチングトランジスタT2をp型のトランジスタで構成した上で、信号線MERGE、RESETを、1つの信号線で兼用してもよく、また、画素回路21のスイッチングトランジスタT2をn型のトランジスタで構成した上で、信号線MERGE、RESETを、1つの信号線で兼用してもよい。信号線の兼用は、信号線のフットプリントを削減するので、画素回路11、21の配置密度を向上し、高精細な表示装置を実現するために役立つ。また走査線駆動回路4の出力本数を削減できるので、回路サイズを縮小することができ、コストの低減が実現できる。実施の形態2の変形例本発明の実施の形態2の変形例について、図面を参照しながら説明する。本変形例では、図8に示した画素回路11の動作の別の一例が示される。図13は、画素回路11を動作させるための制御信号およびデータ信号の一例を、1フレーム期間にわたって示すタイミングチャートである。図13において、縦軸は各信号のレベル、横軸は時間を表す。図13に示す制御信号及びデータ信号に従って行われる画素回路11の動作を、図14a~dを参照して説明する。時刻t1において、先行フレームにおける発光が終了する。時刻t1からt5までのC1リセット期間において、C1リセット動作が行われる。図14aは、C1リセット動作を説明する回路図である。C1リセット期間において非導通の状態になるスイッチングトランジスタT1、T2は点線で示されている。C1リセット期間において、スイッチングトランジスタT3、T4が導通の状態になり、キャパシタC1の第2の端子には、参照電圧VRが設定され、キャパシタC1の第1の端子には、キャパシタC1の第1の端子の電圧である駆動トランジスタTDのソース電圧には、駆動トランジスタTDのゲート端子gの電圧に応じた有機EL素子ELの電圧を負の電源電圧VSSに加えた電圧が設定される。これにより、キャパシタC1の電圧はフレームごとに同じ電圧に初期化されるので、先行フレームが終了したときにキャパシタC1に残留している先行フレームの電圧の影響が排除される。時刻t3からt4までのデータ書込み期間において、データ書込み動作が行われる。図14bは、データ書込み動作を説明する回路図である。データ書込み期間において非導通の状態になるスイッチングトランジスタT2は点線で示されている。データ書込み期間において、スイッチングトランジスタT1、T3が導通の状態になり、信号線DATAからデータ電圧Vdataが取得され、データ電圧Vdataが、参照電圧VRを基準として、キャパシタC2に保持される。時刻t5からt6までのVth検出期間において、Vth検出動作が行われる。図14cは、Vth検出動作を説明する回路図である。Vth検出期間において非導通の状態になるスイッチングトランジスタT1、T2、T4は点線で示されている。Vth検出期間において、スイッチングトランジスタT4は非導通であり、駆動トランジスタTDのソース端子sは負の電源電圧VSSから電気的に切り離される。キャパシタC2に保持されているデータ電圧Vdataが、駆動トランジスタTDのゲート端子gに印加される。また正の電源電圧VDDは、信号線DATAの最高電圧に、全ての画素の駆動トランジスタTDにおける閾値電圧Vthの最大値を加算した電圧よりも高く設定しておく。その結果、データ書込み及びVth検出期間において、駆動トランジスタTDは、必ず飽和領域で動作するので、駆動トランジスタTDのドレインソース電流はゲートソース端子間電圧のみで制御される。いま駆動トランジスタTDのゲート端子gはデータ電圧Vdataに固定されているので、結局、駆動トランジスタTDのドレインソース電流は、ソース端子sの電圧で制御されることになる。駆動トランジスタTDのソース端子には、スイッチングトランジスタT4が非導通の状態となっているのでキャパシタC1の第1の端子のみが接続されており、駆動トランジスタTDのドレインソース間電流は、キャパシタC1に流れる。よってキャパシタC1は充電され、キャパシタC1の第1の端子の電圧、すなわち駆動トランジスタTDのソース端子sの電圧は上昇して、ついにVdata-Vthとなり、つまり駆動トランジスタTDのゲートソース端子間電圧が、駆動トランジスタTDの閾値電圧Vthと同じになると、駆動トランジスタTDはオフ状態となる。このようにして、駆動トランジスタTDのソース端子sの電圧は、正の電源電圧VDDおよび負の電源電圧VSSの影響を受けることなく、データ電圧Vdataから閾値電圧Vthだけ低下した電圧Vdata-Vthに収束する。この電圧が、参照電圧VRを基準として、キャパシタC1に保持される。キャパシタC1に保持される電圧はVR-Vdata-Vthであり、この電圧には、正の電源電圧VDDおよび負の電源電圧VSSの影響が全く含まれない。時刻t7以降の発光期間において、発光動作が行われる。図14dは、発光動作を説明する回路図である。発光期間において非導通の状態になるスイッチングトランジスタT1、T3は点線で示されている。発光期間において、スイッチングトランジスタT1、T3が非導通の状態になると共に、スイッチングトランジスタT2が導通の状態になり、キャパシタC1に保持されている電圧VR-Vdata-Vthが駆動トランジスタTDのゲートソース端子間に印加される。その結果、駆動トランジスタTDから有機EL素子ELに、データ電圧Vdataに対応した正確な大きさの電流Isd=β/2×VR-Vdata2が供給されるので、有機EL素子ELを、電源電圧の変動の影響を受けることなく、データ電圧Vdataに対応する正確な輝度で発光させることができる。また、キャパシタC2は、図12cおよび図14cに示すVth検出期間において、駆動トランジスタTDのゲート電圧を保持する役割であり、図12dおよび図14dに示す発光期間においては、信号線MERGEによりスイッチングトランジスタT2がオン状態とされているため、駆動トランジスタTDのゲート電圧を保持しているのはキャパシタC1のみとなる。すなわち、発光期間の有機EL素子ELの電流密度を下げて有機EL素子ELの寿命を長くするために、発光期間がVth検出期間よりも長く設定される場合には、キャパシタC2が電圧を保持する時間は、キャパシタC1が電圧を保持する時間よりも短い。すなわち、キャパシタC2の容量はキャパシタC1の容量よりも小さくすることができる。このことにより、キャパシタC1に対して、キャパシタC2より大きな面積を確保することが可能となり、発光期間において駆動トランジスタTDから有機EL素子ELに供給される電流を安定化させることが可能となる。つまり表示品位が向上する。実施の形態3本発明の実施の形態3について、図面を参照しながら説明する。図15は、実施の形態3における画素回路12の構成の一例を示す回路図である。画素回路12は、図8の画素回路11に、スイッチングトランジスタT5を追加して構成される。画素回路12に対応して、表示部2の各行に設けられる信号線ENABが、2本の信号線ENAB1、ENAB2に変更される。画素回路12において、スイッチングトランジスタT4は、信号線ENAB1で伝達される制御信号に従って、駆動トランジスタTDのソース端子sと有機EL素子ELの第2紙面の上側の端子との導通及び非導通を切り換える。スイッチングトランジスタT5は、電源線VDDと駆動トランジスタTDのドレイン端子dとの間に挿入され、信号線ENAB2で伝達される制御信号に従って、電源線VDDと駆動トランジスタTDのドレイン端子dとの導通及び非導通を切り替える。図16は、画素回路12を動作させるための制御信号およびデータ信号の一例を、1フレーム期間にわたって示すタイミングチャートである。図16において、縦軸は各信号のレベル、横軸は時間を表す。図17は、実施の形態3における画素回路22の構成の一例を示す回路図である。画素回路22は、図10の画素回路21に、スイッチングトランジスタT5を追加して構成される。画素回路22に対応して、表示部2の各行に設けられる信号線ENABが、2本の信号線ENAB1、ENAB2に変更される。画素回路22において、スイッチングトランジスタT4は、信号線ENAB1で伝達される制御信号に従って、電源線VDDと、駆動トランジスタTDのソース端子sとの導通及び非導通を切り換える。スイッチングトランジスタT5は、駆動トランジスタTDのドレイン端子dと有機EL素子ELの第1紙面の上側の端子との間に挿入され、信号線ENAB2で伝達される制御信号に従って、駆動トランジスタTDのドレイン端子dと有機EL素子ELの第1の端子との導通及び非導通を切り替える。図18は、画素回路22を動作させるための制御信号およびデータ信号の一例を、1フレーム期間にわたって示すタイミングチャートである。図18において、縦軸は各信号のレベル、横軸は時間を表す。駆動トランジスタTD、スイッチングトランジスタT1~T5は、画素回路12においてはn型のトランジスタで構成され、画素回路22においてはp型のトランジスタで構成される。画素回路12及び画素回路22は、それぞれ図16及び図18に示すような、互いにレベルが反転した制御信号が与えられると、同等の動作を行うように構成されている。図16に示す制御信号及びデータ信号に従って行われる画素回路12の動作は、図13に示す制御信号及びデータ信号に従って行われる画素回路11の動作と比べて、C1リセット動作、データ書込み動作、Vth検出動作、及び発光動作から構成される点で共通しているが、スイッチングトランジスタT5が非導通の状態になり、駆動トランジスタTDのドレイン端子dが正の電源電圧VDDから電気的に切り離された状態で、C1リセット動作及びデータ書込み動作が行われる点が異なっている。これにより、C1リセット動作において、有機EL素子ELに電流を流さずに、キャパシタC1の両端の電圧を駆動トランジスタTDの閾値電圧Vth以上にすることが可能となる。その結果、有機EL素子ELの不要な発光が抑制され、表示コントラストを向上する効果が得られる。このことは、図18に示す制御信号及びデータ信号に従って行われる画素回路22の動作にもあてはまる。すなわち、図18に示す制御信号及びデータ信号に従って行われる画素回路22の動作においては、スイッチングトランジスタT5が非導通の状態になり、駆動トランジスタTDのドレイン端子dが負の電源電圧VDDから電気的に切り離された状態で、C1リセット動作及びデータ書込み動作が行われる。その結果、上述と同様に、有機EL素子ELの不要な発光が抑制され、表示コントラストを向上する効果が得られる。また実施の形態2と同様に、キャパシタC2の容量はキャパシタC1の容量よりも小さくすることができ、キャパシタC1に対して、キャパシタC2より大きな面積を確保することが可能となり、発光期間において駆動トランジスタTDから有機EL素子ELに供給される電流を安定化させることが可能となる。つまり表示品位が向上する。実施の形態3の変形例本発明の実施の形態3の変形例について、図面を参照しながら説明する。本変形例では、画素回路12、22の動作の別の一例が示される。図19は、画素回路12を動作させるための制御信号およびデータ信号の一例を、1フレーム期間にわたって示すタイミングチャートである。図20は、画素回路22を動作させるための制御信号およびデータ信号の一例を、1フレーム期間にわたって示すタイミングチャートである。図19、図20において、縦軸は各信号のレベル、横軸は時間を表す。図20に示す画素回路22を動作させるための制御信号は、図19に示す画素回路12を動作させるための制御信号のレベルを単純に反転した制御信号である。これらを代表して、図19に示す制御信号及びデータ信号に従って行われる画素回路12の動作を説明する。時刻t1において、先行フレームにおける発光が終了する。時刻t2からt3までのC1リセット期間において、C1リセット動作が行われる。C1リセット期間において、スイッチングトランジスタT3、T4が導通の状態になり、キャパシタC1の第2の端子に電圧は、参照電圧VRが設定され、キャパシタC1の第1の端子である駆動トランジスタTDのソース電圧には、有機EL素子ELのオフ電圧を負の電源電圧VSSに加えた電圧が設定される。これにより、キャパシタC1はフレームごとに同じ電圧に初期化されるので、先行フレームが終了したときにキャパシタC1に残留している先行フレームの電圧の影響が排除される。このとき、スイッチングトランジスタT2も導通の状態になるので、キャパシタC2の電圧は、0にリセットされる。時刻t4からt5までのVth検出期間において、Vth検出動作が行われる。Vth検出期間において、スイッチングトランジスタT4は非導通の状態であり、駆動トランジスタTDのソース端子sは負の電源電圧VSSから電気的に切り離される。スイッチングトランジスタT2、T3が導通の状態になり、参照電圧VRが駆動トランジスタTDのゲート端子gに印加される。その結果、駆動トランジスタTDのソース端子sの電圧は、負の電源電圧VSSの影響を受けることなく、参照電圧VRから閾値電圧Vthだけ低下した電圧VR-Vthに収束する。この電圧が、参照電圧VRを基準として、キャパシタC1に保持される。キャパシタC1に保持される電圧はVR-VR-Vth=Vthであり、この電圧には、負の電源電圧VSSの影響が全く含まれない。時刻t6からt7までのデータ書込み期間において、データ書込み動作が行われる。データ書込み期間において、スイッチングトランジスタT1、T3が導通の状態になり、信号線DATAからデータ電圧Vdataが取得され、参照電圧VRを基準として、キャパシタC2に保持される。時刻t8以降の発光期間において、発光動作が行われる。発光期間において、スイッチングトランジスタT1~T3は非導通であり、キャパシタC1、C2のそれぞれに保持されている電圧を加算した電圧Vdata-VRVthが駆動トランジスタTDのゲートソース端子間に印加される。その結果、駆動トランジスタTDから有機EL素子ELに、データ電圧Vdataに対応した正確な大きさの電流Isd=β/2×Vdata-VR2が供給されるので、有機EL素子ELを、電源電圧の変動の影響を受けることなく、データ電圧Vdataに対応する正確な輝度で発光させることができる。実施の形態4本発明の実施の形態4について、図面を参照しながら説明する。図21は、実施の形態4における画素回路13の構成の一例を示す回路図である。画素回路13は、図8の画素回路11に、キャパシタC3を追加して構成される。画素回路13に対応して、表示部2の各行に設けられる信号線RESETが、2本の信号線RESET1、RESET2に変更される。画素回路13において、スイッチングトランジスタT3は、信号線RESET1で伝達される制御信号に従って、キャパシタC1の第2紙面の左側の端子と参照電圧線VRとの導通及び非導通を切り換える。キャパシタC3は、第1紙面の上側の端子が駆動トランジスタTDのソース端子sに接続され、第2紙面の下側の端子が信号線RESET2に接続されている。図22は、画素回路13を動作させるための制御信号およびデータ信号の一例を、1フレーム期間にわたって示すタイミングチャートである。図22において、縦軸は各信号のレベル、横軸は時間を表す。図23は、実施の形態4における画素回路23の構成の一例を示す回路図である。画素回路23は、図10の画素回路21に、キャパシタC3を追加して構成される。画素回路23に対応して、表示部2の各行に設けられる信号線RESETが、2本の信号線RESET1、RESET2に変更される。画素回路23において、スイッチングトランジスタT3は、信号線RESET1で伝達される制御信号に従って、キャパシタC1の第2紙面の左側の端子と参照電圧線VRとの導通及び非導通を切り換える。キャパシタC3は、第1紙面の下側の端子が駆動トランジスタTDのソース端子sに接続され、第2紙面の上側の端子が信号線RESET2に接続されている。図24は、画素回路23を動作させるための制御信号およびデータ信号の一例を、1フレーム期間にわたって示すタイミングチャートである。図24において、縦軸は各信号のレベル、横軸は時間を表す。駆動トランジスタTD、スイッチングトランジスタT1~T5は、画素回路13においてはn型のトランジスタで構成され、画素回路23においてはp型のトランジスタで構成される。画素回路13及び画素回路23は、それぞれ図22及び図24に示すような、互いにレベルが反転した制御信号が与えられると、同等の動作を行うように構成されている。これらを代表して、図22に示す制御信号及びデータ信号に従って行われる画素回路13の動作を説明する。時刻t1において、先行フレームにおける発光が終了する。時刻t2からt3までのデータ書込み期間において、データ書込み動作が行われる。データ書込み期間において、スイッチングトランジスタT1、T3が導通の状態になり、信号線DATAからデータ電圧Vdataが取得され、データ電圧Vdataが、参照電圧VRを基準として、キャパシタC2に保持される。時刻t4からt5までのVth検出期間において、Vth検出動作が行われる。Vth検出期間において、スイッチングトランジスタT4は非導通の状態であり、駆動トランジスタTDのソース端子sは負の電源電圧VSSから電気的に切り離される。キャパシタC2に保持されているデータ電圧Vdataが、駆動トランジスタTDのゲート端子gに印加される。また正の電源電圧VDDは、信号線DATAの最高電圧に、全ての画素の駆動トランジスタTDにおける閾値電圧Vthの最大値を加算した電圧よりも高く設定しておく。時刻t4においてRESET2がHighからLowに立下る。このときのRESET2の電圧変動量をΔVrstとすると、駆動トランジスタTDのソース端子sの電圧は、t4の直前においてVsoVDD≧Vsoであるとすれば、Vso-ΔVrstC3/C1C3となる。ここでRESET2の立下り電圧変動量ΔVrstは、Vdata-VsoΔVrstC3/C1C3≧Vthとなるように設定する。すると、駆動トランジスタTDのゲートソース端子間電圧は閾値電圧Vthよりも大きくなるので駆動トランジスタTDは導通の状態となり、駆動トランジスタTDのドレイン端子からソース端子へと電流が流れる。このとき、スイッチングトランジスタT4は非導通の状態のため、駆動トランジスタTDのドレインソース間電流は、キャパシタC1およびキャパシタC3に流れ、有機EL素子ELには電流は供給されず発光しない。よってキャパシタC1およびキャパシタC3は充電され、キャパシタC1の第1の端子の電圧、すなわち駆動トランジスタTDのソース端子sの電圧は上昇して、ついにVdata-Vthとなり、つまり駆動トランジスタTDのゲートソース端子間電圧が、駆動トランジスタTDの閾値電圧Vthと同じになると、駆動トランジスタTDはオフ状態となる。その結果、駆動トランジスタTDのソース端子sの電圧は、正の電源電圧VDDおよび負の電源電圧VSSの影響を受けることなく、データ電圧Vdataから閾値電圧Vthだけ低下した電圧Vdata-Vthに収束する。この電圧が、参照電圧VRを基準として、キャパシタC1に保持される。キャパシタC1に保持される電圧はVR-Vdata-Vthであり、この電圧には、正の電源電圧VDDおよび負の電源電圧VSSの影響が全く含まれない。時刻t7以降の発光期間において、発光動作が行われる。発光期間において、スイッチングトランジスタT1、T3が非導通の状態になると共に、スイッチングトランジスタT2が導通の状態になり、キャパシタC1に保持されている電圧VR-Vdata-Vthが駆動トランジスタTDのゲートソース端子間に印加される。その結果、駆動トランジスタTDから有機EL素子ELに、データ電圧Vdataに対応した正確な大きさの電流Ids=β/2×VR-Vdata2が供給されるので、有機EL素子ELを、電源電圧の変動の影響を受けることなく、データ電圧Vdataに対応する正確な輝度で発光させることができる。なお、画素回路13、23において、次のような変形が可能である。例えば、類似した波形の制御信号を伝達している信号線RESET2、SCANを、1つの信号線で兼用してもよい。また、例えば、信号線SCANで伝達される制御信号がアクティブ図22ではHighレベル、図24ではLowレベルになる時間を、図22、図24に破線で示すように、データ書込み期間の1倍以上の長さに拡大してもよい。例えば、信号線SCANで伝達される制御信号がアクティブになる時間を、データ書込み期間の2倍の長さとした場合は、拡大された部分は、隣接する行に配置された画素回路のデータ書込み期間と等しい。そのため、信号線SCANで伝達される拡大された制御信号と、隣接する行の信号線RESET2で伝達される制御信号とが同じ波形になるので、信号線SCANと、隣接する行の信号線RESET2とを兼用してもよい。信号線の兼用は、信号線のフットプリントを削減するので、画素回路13、23の配置密度を向上し、高精細な表示装置を実現するために役立つ。また走査線駆動回路4の出力本数を削減できるので、回路サイズを縮小することができ、コストの低減が実現できる。また実施の形態2と同様に、キャパシタC2の容量はキャパシタC1の容量よりも小さくすることができ、キャパシタC1に対して、キャパシタC2より大きな面積を確保することが可能となり、発光期間において駆動トランジスタTDから有機EL素子ELに供給される電流を安定化させることが可能となる。つまり表示品位が向上する。実施の形態5本発明の実施の形態5について、図面を参照しながら説明する。図25は、実施の形態5における画素回路14の構成の一例を示す回路図である。画素回路14は、図8の画素回路11に、スイッチングトランジスタT6を追加して構成される。画素回路14に対応して、表示部2の各行に設けられる信号線RESETが、2本の信号線RESET1、RESET2に変更されると共に、各行に設けられる信号線MERGE、ENABが、1本の信号線ENABで兼用される。また、表示部2の参照電圧線VRが、2本の参照電圧線VR1、VR2に変更される。なお、信号線MERGE、ENABは、それぞれ独立に設置してもよい。独立に設置した場合はスイッチングトランジスタT6は、参照電圧線VR2と有機EL素子ELの第2の端子と接続されてもよく、これにより有機EL素子ELの電圧リセット動作が可能となり、例えば有機EL素子ELに逆バイアス電圧を印加することにより、有機EL素子ELの劣化を抑制することが可能となる。画素回路14において、スイッチングトランジスタT3は、信号線RESET1で伝達される制御信号に従って、キャパシタC1の第2紙面の左側の端子と参照電圧線VR1との導通及び非導通を切り換える。スイッチングトランジスタT2は、信号線ENABで伝達される制御信号に従って、駆動トランジスタTDのゲート端子gとキャパシタC1の第2の端子との導通及び非導通を切り換える。スイッチングトランジスタT6は、参照電圧線VR2と駆動トランジスタTDのソース端子sとの間に挿入され、信号線RESET2で伝達される制御信号に従って、参照電圧線VR2と駆動トランジスタTDのソース端子sとの導通及び非導通を切り替える。図26は、画素回路14を動作させるための制御信号およびデータ信号の一例を、1フレーム期間にわたって示すタイミングチャートである。図26において、縦軸は各信号のレベル、横軸は時間を表す。図27は、実施の形態5における画素回路24の構成の一例を示す回路図である。画素回路24は、図10の画素回路21に、スイッチングトランジスタT6を追加して構成される。画素回路14に対応して、表示部2の各行に設けられる信号線RESETが、2本の信号線RESET1、RESET2に変更されると共に、各行に設けられる信号線MERGE、ENABが、1本の信号線ENABで兼用される。また、表示部2の参照電圧線VRが、2本の参照電圧線VR1、VR2に変更される。画素回路24において、スイッチングトランジスタT3は、信号線RESET1で伝達される制御信号に従って、キャパシタC1の第2紙面の左側の端子と参照電圧線VRとの導通及び非導通を切り換える。スイッチングトランジスタT2は、信号線ENABで伝達される制御信号に従って、駆動トランジスタTDのゲート端子gとキャパシタC1の第2の端子との導通及び非導通を切り換える。スイッチングトランジスタT6は、参照電圧線VR2と有機EL素子ELの第1紙面の上側の端子との間に挿入され、信号線RESET2で伝達される制御信号に従って、参照電圧線VR2と有機EL素子ELの第1の端子との導通及び非導通を切り替える。図28は、画素回路23を動作させるための制御信号およびデータ信号の一例を、1フレーム期間にわたって示すタイミングチャートである。図28において、縦軸は各信号のレベル、横軸は時間を表す。駆動トランジスタTD、スイッチングトランジスタT1~T4、T6は、画素回路14においてはn型のトランジスタで構成され、画素回路24においてはp型のトランジスタで構成される。画素回路14及び画素回路24は、それぞれ図26及び図28に示すような、互いにレベルが反転した制御信号が与えられると、同等の動作を行うように構成されている。これらを代表して、図26に示す制御信号及びデータ信号に従って行われる画素回路14の動作を説明する。時刻t1において、先行フレームにおける発光が終了する。時刻t2からt3までのデータ書込み期間において、データ書込み動作が行われる。データ書込み期間において、スイッチングトランジスタT1、T3が導通の状態になり、信号線DATAからデータ電圧Vdataが取得され、データ電圧Vdataが、参照電圧VRを基準として、キャパシタC2に保持される。時刻t4からt5までのC1リセット期間において、C1リセット動作が行われる。C1リセット期間において、スイッチングトランジスタT3、T6が導通の状態になり、キャパシタC1の第2の端子の電圧には、参照電圧VR1が設定され、キャパシタC1の第1の端子の電圧には、参照電圧VR2が設定される。これにより、キャパシタC1はフレームごとに同じ電圧に初期化されるので、先行フレームが終了したときにキャパシタC1に残留している先行フレームの電圧の影響が排除される。ここで参照電圧VR1およびVR2は、VR1-VR2≧Vthとなるように設定する。このとき、駆動トランジスタTDはオン状態となるが、スイッチングトランジスタT4は非導通の状態となっているため、有機EL素子ELには電流は供給されず発光しない。時刻t5からt6までのVth検出期間において、Vth検出動作が行われる。Vth検出期間において、スイッチングトランジスタT4、T6は非導通の状態であり、駆動トランジスタTDのソース端子sは負の電源電圧VSSおよび参照電圧VR2から電気的に切り離される。キャパシタC2に保持されているデータ電圧Vdataが、駆動トランジスタTDのゲート端子gに印加される。また正の電源電圧VDDは、信号線DATAの最高電圧に、全ての画素の駆動トランジスタTDにおける閾値電圧Vthの最大値を加算した電圧よりも高く設定しておく。その結果、Vth検出期間において、駆動トランジスタTDは、必ず飽和領域で動作するので駆動トランジスタTDのドレインソース電流はゲートソース端子間電圧のみで制御される。いま駆動トランジスタTDのゲート端子gはデータ電圧Vdataに固定されているので、結局、駆動トランジスタTDのドレインソース電流は、ソース端子sの電圧で制御されることになる。駆動トランジスタTDのソース端子には、スイッチングトランジスタT4、T6が非導通の状態になっているのでキャパシタC1の第1の端子のみが接続されており、駆動トランジスタTDのドレインソース電流は、キャパシタC1に流れる。よってキャパシタC1は充電され、キャパシタC1の第1の端子の電圧、すなわち駆動トランジスタTDのソース端子sの電圧は上昇して、ついにVdata-Vthとなり、つまり駆動トランジスタTDのゲートソース端子間電圧が、駆動トランジスタTDの閾値電圧Vthと同じになると、駆動トランジスタTDはオフ状態となる。このようにして、駆動トランジスタTDのソース端子sの電圧は、正の電源電圧VDDおよび負の電源電圧VSSの影響を受けることなく、データ電圧Vdataから閾値電圧Vthだけ低下した電圧Vdata-Vthに収束する。この電圧が、参照電圧VR1を基準として、キャパシタC1に保持される。キャパシタC1に保持される電圧はVR1-Vdata-Vthであり、この電圧には、正の電源電圧VDDおよび負の電源電圧VSSの影響が全く含まれない。時刻t7以降の発光期間において、発光動作が行われる。発光期間において、スイッチングトランジスタT1、T3が非導通の状態になると共に、スイッチングトランジスタT2が導通の状態になり、キャパシタC1に保持されている電圧VR1-Vdata-Vthが駆動トランジスタTDのゲート-ソース間に印加される。その結果、駆動トランジスタTDから有機EL素子ELに、データ電圧Vdataに対応した正確な大きさの電流Isd=β/2×VR1-Vdata2が供給されるので、有機EL素子ELを、電源電圧の変動の影響を受けることなく、データ電圧Vdataに対応する正確な輝度で発光させることができる。なお、画素回路14、24において、次のような変形が可能である。例えば、スイッチングトランジスタT3を、画素回路14ではp型のトランジスタ、画素回路24ではn型のトランジスタで構成した上で、信号線RESET1、ENABを、1つの信号線で兼用してもよい。また、例えば、データ書込み期間が、隣接する行に配置された画素回路のC1リセット期間と等しい場合、信号線SCANで伝達される制御信号と、隣接する行の信号線RESET2で伝達される制御信号とが同じ波形になるので、信号線SCANと、隣接する行の信号線RESET2とを兼用してもよい。信号線の兼用は、信号線のフットプリントを削減するので、画素回路14、24の配置密度を向上し、高精細な表示装置を実現するために役立つ。また走査線駆動回路4の出力本数を削減できるので、回路サイズを縮小することができ、コストの低減が実現できる。また実施の形態2と同様に、キャパシタC2の容量はキャパシタC1の容量よりも小さくすることができ、キャパシタC1に対して、キャパシタC2より大きな面積を確保することが可能となり、発光期間において駆動トランジスタTDから有機EL素子ELに供給される電流を安定化させることが可能となる。つまり表示品位が向上する。以上、本発明に係る表示装置及びその制御方法、特には、表示装置に用いられる特徴的な画素回路とその動作について、いくつかの実施の形態及び変形例を挙げて説明したが、本発明は、これらの実施の形態や変形例に限定されるものではない。本発明の主旨を逸脱しない範囲で、当業者が思いつく各種変形を施し、また実施の形態及び変形例における構成要素及び動作を任意に組み合わせて実現される表示装置およびその制御方法も本発明に含まれる。本発明に係る表示装置は、図29に記載されたような薄型フラットTVに内蔵されてもよい。本発明に係る表示装置が内蔵されることにより、映像信号で表される画像を高精度に表示可能な薄型フラットTVが実現される。