各々が光電変換素子を含み、2次元状に配列された複数の画素と、前記画素の列毎に配置され、前記画素からの信号を増幅する増幅回路と、時間の経過にともなって信号レベルが単調に変化する参照信号を生成する参照信号発生回路と、前記増幅回路から出力された信号及び前記参照信号発生回路により生成された参照信号を用いて、前記画素からの信号をアナログデジタル変換するAD変換回路とを備え、前記増幅回路は、容量素子、及び当該容量素子により入力部と出力部とが結合された増幅器を有し、前記参照信号発生回路は、容量素子、及び当該容量素子により入力部と出力部とが結合された増幅器を有し、前記増幅回路が有する前記容量素子及び前記参照信号発生回路が有する前記容量素子は同じ構造であり、前記増幅回路における前記容量素子の電極と前記増幅器の端子との接続関係及び前記参照信号発生回路における前記容量素子の電極と前記増幅器の端子との接続関係が同じであることを特徴とする固体撮像装置。前記増幅回路及び前記参照信号発生回路がそれぞれ有する前記容量素子は拡散容量であることを特徴とする請求項1記載の固体撮像装置。前記増幅回路及び前記参照信号発生回路がそれぞれ有する前記容量素子はMIM容量であることを特徴とする請求項1記載の固体撮像装置。しかしながら、ランプ信号発生回路に容量帰還型アンプを用いている場合には、容量素子のキャパシタンスが電圧依存性を持つために、AD変換における線形性が悪化してしまうという課題があった。本発明の目的は、ランプ信号の生成に容量帰還型アンプを用いても、良好なAD変換精度でAD変換を行うことができる固体撮像装置を提供することである。本発明の固体撮像装置は、各々が光電変換素子を含み、2次元状に配列された複数の画素と、前記画素の列毎に配置され前記画素からの信号を増幅する増幅回路と、時間の経過にともなって信号レベルが単調に変化する参照信号を生成する参照信号発生回路と、前記増幅回路から出力された信号及び前記参照信号発生回路により生成された参照信号を用いて、前記画素からの信号をアナログデジタル変換するAD変換回路とを備え、前記増幅回路は、容量素子、及び当該容量素子により入力部と出力部とが結合された増幅器を有し、前記参照信号発生回路は、容量素子、及び当該容量素子により入力部と出力部とが結合された増幅器を有し、前記増幅回路が有する前記容量素子及び前記参照信号発生回路が有する前記容量素子は同じ構造であり、前記増幅回路における前記容量素子の電極と前記増幅器の端子との接続関係及び前記参照信号発生回路における前記容量素子の電極と前記増幅器の端子との接続関係が同じであることを特徴とする。本発明によれば、AD変換精度を向上させることができる。以下、本発明の実施形態を図面に基づいて説明する。第1の実施形態本発明の第1の実施形態について説明する。図1は、第1の実施形態に係る固体撮像装置の回路構成例を示す概略図である。固体撮像装置は、画素部1、増幅回路2、比較部3、参照信号発生回路4、記憶部5、カウンタ回路6、水平走査回路7、垂直走査回路8、及び信号処理回路9を有する。画素部1は、光電変換素子を含む複数の画素を有し、それらが2次元状に行方向及び列方向に配列されている。画素部1の各列に対応して、列毎に増幅回路2、比較部3、及び記憶部5が配置されている。比較部3、記憶部5、及びカウンタ回路6は、画素部1が有する画素からの画素信号をアナログデジタル変換するAD変換回路を構成する。画素部1が有する画素の各々は、例えば、図4に示すように光電変換素子フォトダイオード40と4つのMOSトランジスタ41、42、45、46とを有する。光電変換素子40は、光電変換により電荷を生成する。トランジスタ46は、光電変換素子40に蓄積された電荷を読み出すための転送用のトランジスタであり、信号PTXにより導通/非導通オン/オフが制御される。トランジスタ41は、フローティングディフュージョン部FDをリセットするためのリセット用のトランジスタであり、信号PRESにより導通/非導通オン/オフが制御される。トランジスタ45は、フローティングディフュージョン部FDにおける電荷を増幅して信号電圧に変換するソースフォロワ用のトランジスタである。トランジスタ42は、ソースフォロワの出力と画素信号出力線43との接続を制御することによって2次元状に配列された画素を行選択する行選択用のトランジスタであり、信号PSELにより導通/非導通オン/オフが制御される。定電流源44は、ソースフォロワ用の定電流源である。増幅回路2は、第1の容量帰還型アンプを有し、画素部1から読み出される画素信号を増幅する。比較部3は、増幅回路2により増幅された画素信号と、参照信号発生回路4で生成され信号線10を介して供給されるランプ信号とが入力される。比較部3は、差動入力型比較器を含み、画素信号とランプ信号との電圧の大きさを比較して、信号電圧の大小関係が反転する時にハイレベルからローレベル若しくはローレベルからハイレベルに出力を遷移させる。参照信号発生回路4は、第2の容量帰還型アンプを有し、参照信号であるランプ信号を生成する。参照信号発生回路4は、複数の比較部3に共通に接続される。ここで、ランプ信号は、時間の経過にともなって信号レベル信号の大きさが単調に変化する信号であり、例えば出力電圧が時間の経過とともに単調増加若しくは単調減少する信号である。カウンタ回路6は、複数列の記憶部5に共通に接続され、参照信号発生回路4からの参照信号であるランプ信号の出力に合わせてカウント動作を行い、カウント値を出力する。記憶部5は、対応する比較部3の出力電位が反転するタイミングで、カウンタ回路6から出力されるカウント値をデジタルデータとして記憶する。記憶部5は、デジタルデータとして画素信号の基準信号Nと有効信号Sの2種類のデータを記憶することができる。2種類のデータを記憶する場合には、後段の信号処理回路9でS-Nの差分処理を行う。なお、カウンタ回路6をダウンモードとアップモードの機能を備えたものにすればカウント結果はS-Nの差分処理結果となるので記憶部5は1種類のデータ用で良い。記憶部5に記憶されたデジタルデータは、水平走査回路7によって列毎に信号処理回路9に順次転送される。これら画素からの画素信号の読み出しに係る一連の動作は、垂直走査回路8で画素部1の画素行を選択しながら行われる。なお、図1においては、各回路に必要なパルスとそのタイミングを制御する回路は省略している。図2は、第1の実施形態における増幅回路2及び参照信号発生回路4の回路構成例を示す図である。増幅回路2は、演算増幅器200、帰還容量C201、及び入力容量C202を有する。演算増幅器200は、反転増幅器であり、その入力端子203が入力容量C202を介して画素信号出力線に接続される。また、演算増幅器200の入力端子入力部203と出力端子出力部204とが帰還容量C201によって結合され負帰還構成になっている。増幅回路2は、容量C201及びC202の容量値によってゲインが決められ、ゲイン=入力容量C202の容量値/帰還容量C201の容量値である。参照信号発生回路4は、演算増幅器210、帰還容量C211、クランプ容量C212、及び定電流源215を有する。演算増幅器210は、反転増幅器であり、その入力端子213が、クランプ容量C212の一方の電極及び定電流源215に接続される。クランプ容量C212の他方の電極には、ランプ信号の初期値を設定する電圧Vbが供給される。また、演算増幅器210の入力端子入力部213と出力端子出力部214とが帰還容量C211によって結合され負帰還構成になっている。参照信号発生回路4は、定電流源215の電流を帰還容量C211で積分することでランプ信号を発生させている。比較部3は、第1の入力端子が増幅回路2に接続され、第2の入力端子が参照信号発生回路4に接続され、増幅回路2からの画素信号と参照信号発生回路4からのランプ信号とを比較する比較器216有する。本実施形態において、増幅回路2の帰還容量C201及び参照信号発生回路4の帰還容量C211は、同じ構造の容量素子が用いられる。例えば、図3Aに示す拡散容量や図3Bに示すMIMMetalInsulatorMetal容量などが、帰還容量C201、C211として使用される。図3Aは、帰還容量C201、C211として適用可能な拡散容量の構成例を示す図である。図3Aに示す拡散容量は、MISMetalInsulatorSemiconductor構造になっており、ゲート側電極GATEは金属又はポリシリコンであり、拡散側電極N及びNはN型半導体領域である。また、図3Aにおいて、PWLはP型半導体領域であり、FLDは絶縁膜層である。図3Aに示した拡散容量を帰還容量C201、C211として用いる場合には、ゲート側電極又は拡散側電極のどちらか一方の電極が、演算増幅器200の入力端子203及び演算増幅器210の入力端子213に接続される。また、ゲート側電極又は拡散側電極の他方の電極が、演算増幅器200の出力端子204及び演算増幅器210の出力端子214に接続される。すなわち、帰還容量C201におけるゲート側電極と演算増幅器200の入力端子203とが接続されているときには、帰還容量C211におけるゲート側電極と演算増幅器210の入力端子213とが接続されている。また、このとき、帰還容量C201における拡散側電極と演算増幅器200の出力端子204とが接続され、帰還容量C211における拡散側電極と演算増幅器210の出力端子214とが接続されている。同様に、帰還容量C201における拡散側電極と演算増幅器200の入力端子203とが接続されているときには、帰還容量C211における拡散側電極と演算増幅器210の入力端子213とが接続されている。また、このとき、帰還容量C201におけるゲート側電極と演算増幅器200の出力端子204とが接続され、帰還容量C211におけるゲート側電極と演算増幅器210の出力端子214とが接続されている。このように、帰還容量C201、C211として、同じ構造の容量素子を同じ接続関係で演算増幅器200及び210に接続することで、増幅回路2の帰還容量C201と参照信号発生回路4の帰還容量C211とのキャパシタンスの電圧依存性が等しくなる。なお、図3Aに示した拡散容量は、P型半導体領域PWL上に形成されるN型拡散容量であるが、これに限定されるものではなく、N型半導体領域上にP型半導体領域の拡散側電極を配置したP型拡散容量でもよい。図3Bは、帰還容量C201、C211として適用可能なMIM容量の構成例を示す図である。図3Bに示すMIM容量は、下側電極CBM及び上側電極CTMの2つの金属電極を有し、下側電極CBM及び上側電極CTMの間に絶縁膜を有している。図3Bに示したMIM容量を帰還容量C201、C211として用いる場合には、上側電極又は下側電極のどちらか一方の電極が、演算増幅器200の入力端子203及び演算増幅器210の入力端子213に接続される。また、上側電極又は下側電極の他方の電極が、演算増幅器200の出力端子204及び演算増幅器210の出力端子214に接続される。すなわち、帰還容量C201における上側電極と演算増幅器200の入力端子203とが接続されているときには、帰還容量C211における上側電極と演算増幅器210の入力端子213とが接続されている。また、このとき、帰還容量C201における下側電極と演算増幅器200の出力端子204とが接続され、帰還容量C211における下側電極と演算増幅器210の出力端子214とが接続されている。同様に、帰還容量C201における下側電極と演算増幅器200の入力端子203とが接続されているときには、帰還容量C211における下側電極と演算増幅器210の入力端子213とが接続されている。また、このとき、帰還容量C201における上側電極と演算増幅器200の出力端子204とが接続され、帰還容量C211における上側電極と演算増幅器210の出力端子214とが接続されている。このように、帰還容量C201、C211として、同じ構造の容量素子を同じ接続関係で演算増幅器200及び210に接続することで、増幅回路2の帰還容量C201と参照信号発生回路4の帰還容量C211とのキャパシタンスの電圧依存性が等しくなる。次に、第1の実施形態における固体撮像装置での動作について説明する。図5は、第1の実施形態に係る駆動タイミングを示すタイミングチャートであり、画素行1行分の画素の回路動作と参照信号発生回路の動作を説明するためのタイミングチャートを示している。なお、図5において図示を省略しているが、画素信号を読み出す行に対応する画素選択信号PSELがハイレベルとされる。画素部1からは、画素部1をリセットしたリセット信号及びリセット信号に重畳された光電変換信号が画素信号として読み出される。まず、信号PRESがハイレベルに変化することでリセット用のトランジスタ41がオン状態になり、フローティングディフュージョン部FDがリセットされる。次に、信号PRESがローレベルに変化することでリセット用のトランジスタ41がオフ状態になり、増幅回路2を介してリセット信号が出力される。このリセット信号に対して、期間T1において第1のAD変換処理を行う。第1のAD変換処理では、比較部3によってリセット信号とランプ信号VRMPとが比較され、その大小関係が反転する時に、比較部3の出力がハイレベルからローレベル若しくはローレベルからハイレベルに遷移する。この比較部3の出力電位が反転するタイミングで、記憶部5がカウンタ回路6から出力されるカウント値を第1のデジタルデータとして記憶する。続いて、第1のAD変換処理が完了した後、画素部1では信号PTXがハイレベルに変化し光電変換素子40に蓄えられた電荷がフローティングディフュージョン部FDに転送されることで、増幅回路2から画素信号が出力される。リセット信号の場合と同様に、画素信号に対して、期間T2において第2のAD変換処理を行う。そして、画素信号とランプ信号VRMPとの大小関係が反転し、比較部3の出力電位が反転するタイミングで、記憶部5がカウンタ回路6から出力されるカウント値を第2のデジタルデータとして記憶する。各列の記憶部5に記憶された第1及び第2のデジタルデータは、水平走査回路7により信号処理回路9に転送される。信号処理回路9で第1及び第2のデジタルデータの差分処理を行うことにより、列毎の比較部3の特性バラツキが除去できる。なお、信号処理回路9では差分処理を行わずに、固体撮像装置の外部で差分処理等の信号処理を行うようにしてもよい。前述した第1のAD変換処理及び第2のAD変換処理において、処理結果として得られるデジタルデータの値は、画素からの信号リセット信号、画素信号と、参照信号であるランプ信号の電圧で決まる。本実施形態においては、増幅回路2の帰還容量C201と参照信号発生回路4の帰還容量C211とのキャパシタンスの電圧依存性が等しいため、AD変換における線形性が悪化することなく、AD変換エラーを低減しAD変換精度を向上させることができる。また、図2では省略したが、増幅回路2および参照信号発生回路4は、その入出力端子の短絡または開放を切り替えるスイッチを備えてもよい。このスイッチを導通することで、それぞれの帰還容量C201およびC211をリセットする。特に、図5のタイミング図において、信号PRESがハイレベルからローレベルに遷移するタイミングではスイッチをオンにし、その後、AD変換期間T1が開始する前にスイッチをオフすることで、画素に起因するノイズを低減することができる。その場合に、期間T1では、増幅回路2に起因するオフセット成分がAD変換される。第2の実施形態次に、本発明の第2の実施形態について説明する。第2の実施形態に係る固体撮像装置は、参照信号発生回路を除いて前述した第1の実施形態に係る固体撮像装置と同様であるので、以下では第1の実施形態と異なる部分について説明する。図6は、第2の実施形態における参照信号発生回路4の回路構成例を示す図である。図6Aに示すように、参照信号発生回路4は、演算増幅器60、帰還容量C61、入力容量C62、及び入力抵抗R63からなるローパスフィルタと、信号生成部66とを有する。演算増幅器60は、反転増幅器であり、その入力端子64が、入力容量C62及び入力抵抗R63が直列接続された直列回路を介して信号生成部66に接続される。また、演算増幅器60の入力端子入力部64と出力端子出力部65が帰還容量C61によって結合され負帰還構成になっている。ローパスフィルタは、容量C61及びC62の容量値によってゲインが決められ、ゲイン=入力容量C62の容量値/帰還容量C61の容量値である。また、ローパスフィルタは、容量C62の容量値及び抵抗R63の抵抗値によって帯域が決められ、帯域=1/2π×入力容量C62の容量値×入力抵抗R63の抵抗値である。信号生成部66は、図6Bに示すような階段状の信号SINを生成する。信号生成部66から出力された信号SINは、前述したローパスフィルタを通過することで、図6Cに示すようなランプ信号SOUTとして参照信号発生回路4から出力される。増幅回路2の帰還容量C201及び参照信号発生回路4の帰還容量C61は、同じ構造の容量素子が用いられ、かつ同じ接続関係で増幅回路2の演算増幅器200及び参照信号発生回路4の演算増幅器60に接続される。これにより、増幅回路2の帰還容量C201と参照信号発生回路4の帰還容量C61とのキャパシタンスの電圧依存性が等しくなり、AD変換における線形性が悪化することなく、AD変換エラーを低減しAD変換精度を向上させることができる。なお、帰還容量C201及びC61として使用する容量は、例えば図3Aに示した拡散容量や図3Bに示したMIM容量などである。なお、本発明の実施形態における固体撮像装置の一例として、画素部1の下側にのみ増幅回路2や比較部3等の回路を配置した構成を図1に示したが、本発明はそれに限定されるものではない。画素部1の上側にも下側と同じ回路を配置する構成でもよく、その場合には列毎に画素信号を上側に読み出すか、下側に読み出すかが決定されることが望ましい。また、列毎に記憶部5を設け、複数列の記憶部5に共通に接続されるカウンタ回路6を設ける構成を一例として示したが、本発明はこれに限定されるものではなく、例えば列毎にカウンタ回路6を配置する構成であってもよい。なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。