"パルス信号を発生させる発振器と、PWM信号の入力有無に応じて前記発振器の動作を開始および停止させる第1の制御回路部と、前記パルス信号をカウントして、N個Nは自然数のビットカウンタにカウント値を保持するカウンタと、M個MはNより小さい自然数のビットレジスタを有し、転送信号の入力に応じて、前記N個のビットカウンタによって保持された前記カウント値のうちの上位Mビットを基準カウント値として転送可能に構成されたレジスタと、前記カウンタによって保持された前記カウント数と、前記レジスタによって保持された前記基準カウント値とを比較し、前記カウント数が前記基準カウント値を超えた場合にタイミングクロックを出力する比較器と、前記PWM信号の立ち上がりのタイミングと同期して、前記カウンタから前記レジスタに前記基準カウント値を転送する前記転送信号、及び前記カウンタをリセットするリセット信号を生成する第2の制御回路部と、を備えることを特徴とするクロックデータ再生回路。前記カウンタは、前記ビットカウンタとしてN個のフリップフロップが縦列接続されて構成されており、前記レジスタは、前記ビットレジスタとしてM個のフリップフロップを有しており、前記カウンタの前記N個のフリップフロップのうちの前記上位Mビットに対応する前記フリップフロップの出力が、それぞれ、前記レジスタの前記M個のフリップフロップの入力に接続されている、ことを特徴とする請求項1記載のクロックデータ再生回路。前記比較器は、前記カウンタの前記下位Mビットに対応する前記フリップフロップの出力と、前記レジスタの前記M個のフリップフロップの出力とのそれぞれを比較する、ことを特徴とする請求項2記載のクロックデータ再生回路。請求項1~3のいずれか1項に記載のクロックデータ再生回路と、前記PWM信号を受信するアンテナと、前記PWM信号を増幅する増幅器と、を備えることを特徴とする無線モジュール。上述した従来のワイヤレス受信機901に使用されるクロックデータ再生回路906では、復調されたベースバンド信号からクロック信号を再生し、再生したクロック信号によりベースバンド信号のデジタル値01の判定を行う。このクロックデータ再生回路906には抵抗及びキャパシタを含むフィルタや積分回路が必要となるので、クロックデータ再生回路の面積が大きくなる傾向にある。また、クロックデータ再生回路906は、外部装置からの指令信号を受信しない時でも常時動作する必要があるので、低消費電力化に限界が生じる傾向にある。そこで、本発明は、かかる課題に鑑みて為されたものであり、回路規模を小さくでき、かつ、消費電力を低減することが可能なクロックデータ再生回路、及びそれを含む無線モジュールを提供することを目的とする。上記課題を解決するため、本発明の一側面に係るクロックデータ再生回路は、パルス信号を発生させる発振器と、PWM信号の入力有無に応じて発振器の動作を開始および停止させる第1の制御回路部と、パルス信号をカウントして、N個Nは自然数のビットカウンタにカウント値を保持するカウンタと、M個MはNより小さい自然数のビットレジスタを有し、転送信号の入力に応じて、N個のビットカウンタによって保持されたカウント値のうちの上位Mビットを基準カウント値として転送可能に構成されたレジスタと、カウンタによって保持されたカウント数と、レジスタによって保持された基準カウント値とを比較し、カウント数が基準カウント値を超えた場合にタイミングクロックを出力する比較器と、PWM信号の立ち上がりのタイミングと同期して、カウンタからレジスタに基準カウント値を転送する転送信号、及びカウンタをリセットするリセット信号を生成する第2の制御回路部と、を備える。このクロックデータ再生回路によれば、発振器によって発生したパルス信号のカウント値がカウンタに保持され、入力されるPWM信号の立ち上がり時に、カウンタからレジスタにカウント値の上位ビットが基準カウント値として転送されると同時に、カウンタのカウント値がリセットされる。さらに、カウンタのカウント値が基準カウント値を超えた場合にタイミングクロックが生成される。これにより、PWM信号のデジタル値を判定するためのタイミングクロックが、1つ前のPWM信号の周期に基づいて生成されるので、高精度の発振器が不要となる。また、タイミングクロックの生成タイミングを決定するための構成としてカウンタに保持されたカウント値の上位ビットをレジスタに転送する構成を採用している。さらには、PWM信号の入力が無い場合には発振器の動作が停止される。その結果、回路規模を小さくすることができ、消費電力を低減することもできる。本発明の別の側面に係る発明は、上述したクロックデータ再生回路と、PWM信号を受信するアンテナと、PWM信号を増幅する増幅器と、を備える無線モジュールであることを特徴としている。この無線モジュールによれば、回路規模を小さくすることができ、消費電力を低減することもできる。以上説明したように、本発明によれば、回路規模を小さくでき、かつ、消費電力を低減することができる。本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明のクロックデータ再生回路及びそれを含む無線モジュールに係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。PWM信号を受信してデジタルデータを再生可能な無線モジュールであるワイヤレス受信機を説明する。図1は、本発明の好適な一実施形態にかかるワイヤレス受信機1の構成を示すブロック図である。ワイヤレス受信機1は、PWM信号をアンテナ3で受信し、受信したPWM信号を、低雑音増幅器5で増幅した後にPWM信号の搬送波と同一周波数で発振するように調整された電圧制御発振器7とミキシングすることにより、ベースバンド信号に変換する。また、ワイヤレス受信機1は、ベースバンド信号を、増幅器9で増幅した後にクロックデータ再生回路11に入力することによってタイミングクロックを再生し、フリップフロップ13で、再生したタイミングクロックを用いてベースバンド信号からデジタルデータを再生して出力する。すなわち、ワイヤレス受信機1に備えられるフリップフロップ13は、ベースバンド信号から再生されたタイミングクロックによりベースバンド信号のデジタル値01の判定を行うとともに、判定したデジタル値を示す信号の出力タイミングをタイミングクロックによって調整することによってデジタルデータを出力する。図2は、クロックデータ再生回路11で処理されるPWM信号のベースバンド信号と、このベースバンド信号を対象にしてクロックデータ再生回路11で生成されるタイミングクロックを示すタイミングチャートである。PWM信号はデジタルデータ01をパルスの持続時間で表現している図2a。PWM信号のパルス信号は同一周期で立ち上がり、例えば、時刻Aと時刻Bとの間の期間AB、及び時刻Bと時刻Cとの間の期間BCのそれぞれが、データ1ビットに対応し、期間ABのように各周期での持続時間の長いパルスでデジタル値1を、期間BCのように短いパルスでデジタル値0を表す。このようなPWM信号をデジタルデータに復調するために、クロックデータ再生回路11が各周期の途中で立ち上がるタイミングクロック図2bを生成し、フリップフロップ13がその立ち上がり時刻A1,B1,C1に合わせてPWM信号の振幅値を読み取る。そして、フリップフロップ13は、振幅が大であれば、すなわち、PWM信号のパルスが立ち上がった状態であれば、デジタル1と判定し、振幅が小、すなわち、PWM信号のパルスが立ち下がった状態であれば、デジタル値0と判定する。なお、クロックデータ再生回路11及びフリップフロップ13は、PWM信号のパルスとタイミングクロックのいずれか、あるいは両方が逆極性の場合も同様に、タイミングクロックの再生、デジタルデータの生成を行うことができる。また、フリップフロップ13は、長いパルスでデジタル値0、短いパルスでデジタル値1と判定してもよい。なお、一般的なPWM信号では、デジタル値1を表すときはPWM信号のパルス持続時間を周期の70~90とし、デジタル値1を表すときは周期の10~30として設定されている。このようなPWM信号を処理対象にしてデジタルデータを再生するためには、タイミングクロックを周期の40~60の時点で立ち上がるように設定する必要がある。図3は、図1に示したクロックデータ再生回路11の要部を示す回路ブロック図である。同図に示すように、クロックデータ再生回路11は、発振制御回路部15、リング発振器17、カウンタ回路部19、レジスタ回路部21、転送制御回路部23、及び比較回路部比較器25を備えて構成される。このクロックデータ再生回路11は、例えば、0.35μm-CMOSデバイスが採用され、各トランジスタは、リング発振器17以外はアスペクト比がゲート幅/ゲート長=1μm/0.35μmのものが用いられ、リング発振器17ではアスペクト比が1μm/5μmのものが用いられる。リング発振器17は、9段のインバータを含み、入力されるPWM信号の周波数よりも高い周波数、例えば、PWM信号の周波数が50kHzの場合は2.6MHzで発振する発振パルス信号を発生させる。具体的には、リング発振器17は、リング状に接続された9段のインバータ27a,27b,...27iと、それぞれのインバータ27a,27b,...27iに電源電圧Vddを供給するトランジスタ29a,29b,...29iと、発振パルス信号を遅延させるインバータ31a,31bとから構成されている。これらのトランジスタ29a,29b,...29iは、発振制御回路部15の出力に接続されており、発振制御回路部15の出力する制御信号が0を示す場合に、インバータ27a,27b,...27iに電源電圧Vddを供給することにより、発振動作を起こさせる一方で、発振制御回路部15の出力する制御信号が1を示す場合に、インバータ27a,27b,...27iへの電源電圧Vddの供給を止めることにより、発振動作を停止させる。カウンタ回路部19は、リング発振器17から出力された発振パルス信号のパルス数をカウントする回路であり、N個Nは自然数のビットカウンタであるトグルフリップフロップ以下、Tフリップフロップと呼ぶ。331~33Nが縦列接続されて構成されている。すなわち、1段目のTフリップフロップ331のT入力にリング発振器17の出力が接続され、1段目のTフリップフロップ331のQ出力正転出力が2段目のTフリップフロップ332のT入力に接続され、前段側のTフリップフロップのQ出力が後段側のTフリップフロップのT入力に順次接続されている。また、最後段のTフリップフロップのQB出力反転出力は、後述する発振制御回路部15に接続される。さらに、Tフリップフロップ331~33NのR入力リセット入力には、転送制御回路部23の出力が接続されている。このような構成のカウンタ回路部19においては、Tフリップフロップ331~33Nによってリング発振器17からの発振パルス信号の入力に応じて、発振パルス信号のパルスカウント値が保持され、Tフリップフロップ331~33Nの順に、下位ビット~上位ビットのパルスカウント値がそれぞれ保持される。また、Tフリップフロップ331~33Nに保持されるパルスカウント値は転送制御回路部23からのリセット信号によってリセット可能にされる。レジスタ回路部21は、M段MはN未満の自然数のビットレジスタとしてのディレイドフリップフロップ以下、Dフリップフロップと呼ぶ。351~35Mを含んでおり、転送制御回路部23からの転送信号に応じて、カウンタ回路部19に保持されたパルスカウント値の上位Mビットを、基準カウント値としてカウンタ回路部19から転送可能に構成されている。すなわち、最後段のDフリップフロップ35MのD入力には、最後段のTフリップフロップ33NのQ出力が接続されており、最後段から1段前のDフリップフロップ35M-1のD入力には、最後段から1段前のTフリップフロップ33N-1のQ出力が接続され、同様に、他のDフリップフロップ35M-2~351のD入力には、それぞれ、最後段から数えた段数が互いに等しいTフリップフロップのQ出力が接続される。図3には、M=N-1の場合を例示しており、第1段目のDフリップフロップ351のD入力には、最後段から数えてN-1段目のTフリップフロップ332のQ出力が接続される。また、Dフリップフロップ351~35MのCK入力クロック入力には、転送制御回路部23の出力がそれぞれ接続されている。このようなレジスタ回路部21では、転送制御回路部23から転送信号を受けると、Tフリップフロップ331~33Nに保持されるパルスカウント値の各ビットのうちの上位Mビットが、Dフリップフロップ351~35Mに転送され保持される。このとき、Dフリップフロップ351~35Mの順で、基準カウント値の下位~上位ビットが保持される。例えば、M=N-1の場合には、Nビットのパルスカウント値のうちの上位N-1ビットが転送されるので、レジスタ回路部21には、パルスカウント値がほぼ0.5倍された基準カウント値が保持されることになる。比較回路部25は、Dフリップフロップ351~35Mの個数と同数のM個の比較器371~37Mによって構成されており、カウンタ回路部19によって保持されたパルスカウント値とレジスタ回路部21によって保持された基準カウント値を比較し、パルスカウント値が基準カウント値を超えたタイミングで、パルス状のタイミングクロックを出力する。これらの比較器371~37Mは、例えば、CMOS比較器である。具体的には、比較器371の入力には、1段目のTフリップフロップ331のQ出力、及び1段目のDフリップフロップ351のQ出力が接続され、両方のQ出力を比較して一致する場合にオン状態の比較結果信号を出力する。また、比較器372の入力には、2段目のTフリップフロップ332のQ出力、2段目のDフリップフロップ352のQ出力、及び比較器371の出力が接続され、比較器371の出力がオン状態であって、かつ、両方のQ出力が一致する場合にオン状態の比較結果信号を出力する。以下同様に、比較器37kの入力kは3以上M以下の自然数には、k段目のTフリップフロップ33kのQ出力、k段目のDフリップフロップ35kのQ出力、及び比較器37k-1の出力が接続され、比較器37k-1の出力がオン状態であって、かつ、両方のQ出力が一致する場合にオン状態の比較結果信号を出力する。さらに、比較器37Mは、比較結果信号をパルス状のタイミングクロックとして出力する。これにより、比較回路部25は、Tフリップフロップ331~33Mによって保持されたパルスカウント値の下位Mビットが、Dフリップフロップ351~35Mによって保持された基準カウント値のMビットに一致したタイミングごとに、タイミングクロックを発生させることになる。転送制御回路部23は、カウンタ回路部19からレジスタ回路部21への基準カウント値の転送タイミング、及びカウンタ回路部19のリセットタイミングを制御し、レジスタ回路部21に対してリセット信号を出力し、レジスタ回路部21に対して転送信号を出力する。この転送制御回路部23は、3段のインバータをそれぞれ含む3個の遅延回路39a,39b,39cと、2個のNAND回路41a,41bと、インバータ43とを有する。転送制御回路部23のNAND回路41aには、一方の入力に外部からベースバンド信号が入力され、他方の入力には遅延回路39aを経由して遅延および反転されたベースバンド信号が入力される。また、NAND回路41aの出力は、インバータ43を介してレジスタ回路部21の各Dフリップフロップ351~35MのCK入力に接続されている。このようなNAND回路41aは、ベースバンド信号のパルス波の立ち上がりのタイミングで、基準カウント値を転送するためのオン状態の転送信号を出力するように動作する。転送制御回路部23のNAND回路41bには、一方の入力に遅延回路39a,39bを経由して遅延したベースバンド信号が入力され、他方の入力には遅延回路39a,39b,39cを経由してさらに遅延し、反転されたベースバンド信号が入力される。また、NAND回路41bの出力は、カウンタ回路部19の各Tフリップフロップ331~33NのR入力に接続されている。このようなNAND回路41aは、ベースバンド信号のパルス波の立ち上がりのタイミングであって、転送信号の出力タイミングから遅延したタイミングで、カウンタ回路部19をリセットするためのオン状態のリセット信号を出力するように動作する。発振制御回路部15は、外部からのPWM信号のベースバンド信号の入力有無に応じてリング発振器17の動作を開始および停止させる。詳細には、発振制御回路部15は、OR回路45、NAND回路47、及びインバータ49を含んでいる。OR回路45には、その一方の入力にベースバンド信号が、他方の入力にインバータ49の出力が入力されている。また、NAND回路47には、その一方の入力にカウンタ回路部19の最後段のTフリップフロップ33NのQB出力が入力され、他方の入力にOR回路45の出力が入力され、その出力はリング発振器17のトランジスタ29a,29b,...,29iのゲート端子制御端子に反転されて入力されている。さらに、インバータ49には、その入力にNAND回路47の出力が与えられ、その出力がOR回路45の入力に戻されている。上記構成の発振制御回路部15における入出力の真理値表を表1に示す。上記表1に示すように、初期状態ではPWM信号が入力されず信号レベルは0であり、カウンタ回路部19のQB出力も0を示している。このとき、NAND回路47の出力が1を示すので、リング発振器17のトランジスタ29a,29b,...,29iがオフ状態にされてリング発振器17は発振しない。また、PWM信号のパルスが1に立ち上がると、転送制御回路部23のリセット信号によりTフリップフロップ33NのQB出力が1になり、その結果、NAND回路47の出力が0を示し、トランジスタ29a,29b,...,29iがオン状態にされてリング発振器17の発振動作が開始される。これに対して、PWM信号のパルスが立ち下がった当初は、NAND回路47とインバータ49の働きによりNAND回路47の出力が維持されリング発振器17の発振動作が維持される。さらに、PWM信号のパルスが立ち下がってPWM信号が無くなった場合、カウンタ回路部19のカウント数が最大になってTフリップフロップ33NのQB出力が0になり、その結果、トランジスタ29a,29b,...,29iがオフ状態にされてリング発振器17の発振動作が停止される。次に、図2を参照しながら、クロックデータ再生回路11におけるタイミングクロックの生成手順を説明する。まず、PWM信号が入力されてそのPWM信号の最初のパルスが立ち上がると同時に、リング発振器17がPWM信号の周期より十分小さい周期で発振パルス信号が発生する。次に、PWM信号のある一周期の期間ABにおけるパルスの立ち上がり時刻Aから、カウンタ回路部19によるパルスカウント値のカウントが開始される。その後、時刻Bまでパルスカウント値がカウントアップされ、そのパルスカウント値の一定割合0.4~0.6、代表値は0.5を乗じた値が基準カウント値としてレジスタ回路部21に記憶される。それと同時に、時刻Bでカウンタ回路部19がリセットされ、あらためてカウンタ回路部19によるカウントが開始される。さらに、比較回路部25によって、レジスタ回路部21で保持された基準カウント値とカウンタ回路部19でカウントされたパルスカウント値が比較され、パルスカウント値が基準カウント値を超えたタイミングである時刻B1で、タイミングクロックを立ち上がらせる。このタイミングクロックは、次の期間CDのPWM信号に対する処理に影響を及ぼさないように、適切な時刻で立ち下げさせる。以降は、このような処理を繰り返し、次のPWM信号の立ち上がり時刻である時刻Cまで、パルスカウント値をカウントした後に、期間CDにおけるタイミングクロックを生成する。また、図4には、クロックデータ再生回路11で処理された信号のタイミングチャートを示している。図4aに示すような周波数50kHzのPWM信号がクロックデータ再生回路11に入力された場合、図4cに示すように、PWM信号の入力に応じて発振パルス信号が発生する。それと同時に、図4bに示すように、PWM信号の各周期でデジタル値を読み取るためのタイミングクロックが発生する。この結果から、クロックデータ再生回路11では、PWM信号の二つ目のビットから正しいタイミングクロックが発生することがわかる。また、PWM信号の入力が無くなると、所定時間の後にリング発振器17が停止して回路の動作も停止することもわかった。このクロックデータ再生回路11は、PWM信号の周波数が1kHz~500kHzの範囲で正しく動作した。また、消費電力は1.5μW、待機電力は10nW以下であった。なお、上記の正常動作の周波数範囲は回路用途に応じて自由に設定できる。以上説明したクロックデータ再生回路11によれば、リング発振器17によって発生した発振パルス信号のパルスカウント値がカウンタ回路部19に保持され、入力されるPWM信号の立ち上がり時に、カウンタ回路部19からレジスタ回路部21にパルスカウント値の上位ビットが基準カウント値として転送されると同時に、カウンタ回路部19のパルスカウント値がリセットされる。さらに、カウンタ回路部19のパルスカウント値が基準カウント値を超えた場合にタイミングクロックが生成される。これにより、PWM信号のデジタル値を判定するためのタイミングクロックが、1つ前のPWM信号の周期に基づいて生成されるので、高精度の発振器が不要となる。これにより、構成が簡単で回路規模の小さいリング発振器を採用できる。また、タイミングクロックの生成タイミングを決定するための構成としてカウンタ回路部19に保持されたカウント値の上位ビットをレジスタ回路部21に転送する構成を採用している。このような構成も回路規模を小さくするためには有利である。さらには、PWM信号の入力が無い場合にはリング発振器17の動作が停止され、PWM信号の入力が立ち上がった際には2周期以内にタイミングパルスを立ち上げることができるので、待機電力を効果的に低減しながら動作の立ち上げも迅速に行うことができる。以上の結果、本実施形態では、回路規模を小さくすることができ、消費電力を低減することもできる。さらには、カウンタ回路部19とレジスタ回路部21のビット数を大きくすれば、PWM信号の周波数を広範囲に変えても正常にタイミングクロックの生成動作を実現できる。また、そのようにしても、消費電力の増大を抑えることができる。図7には、本発明の比較例であるクロックデータ再生回路の構成を示している。図7aに示す位相同期方式のクロックデータ再生回路911は、位相比較器913、低域通過フィルタ915、電圧制御発振器917を含むフィードバック回路によりPWM信号の立ち上がりと位相同期した倍周波の発振信号を生成し、その倍周波信号からタイミングクロックを生成してフリップフロップ919に入力する。また、図7bに示すアナログ積分方式のクロックデータ再生回路921は、PWM信号の立ち上がりタイミングを立ち上がり検出回路923で検出し、そのタイミングで積分回路925を動作させ、その出力が所定の閾値を超えたか否かを比較器927で判定し、その判定結果をタイミングクロックとして発生させる。これらの比較例では、回路規模が大きくなる傾向にあり、消費電力も大きい。まず、位相同期方式は、フィルタに含まれる抵抗及びキャパシタに大面積が必要であり、PWM信号の周波数が低いほど面積が大きくなる。また、アナログ積分方式でも、積分回路に含まれる抵抗及びキャパシタに大面積が必要であり、それに加えて積分回路とコンパレータはPWM信号が無くても電力を消費する。さらに、両方の方式とも、PWM信号の周波数範囲は回路設計の段階でほとんど固定されるので、PWM信号の周波数の広い範囲で使用することができない。これに対して、本実施形態のクロックデータ再生回路11は、回路規模を小さくして消費電力を低減することができるとともに、広い周波数範囲で正常に動作させることができる。好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、本実施の形態に開示された特定の構成に限定されるものではない。カウンタは、ビットカウンタとしてN個のフリップフロップが縦列接続されて構成されており、レジスタは、ビットレジスタとしてM個のフリップフロップを有しており、カウンタのN個のフリップフロップのうちの上位Mビットに対応するフリップフロップの出力が、それぞれ、レジスタのM個のフリップフロップの入力に接続されている、ことでもよい。この場合、タイミングクロックの生成タイミングを決定するための回路を容易に小型化することできる。また、比較器は、カウンタの下位Mビットに対応するフリップフロップの出力と、レジスタのM個のフリップフロップの出力とのそれぞれを比較する、ことでもよい。かかる構成を採れば、タイミングクロックの生成タイミングを決定するための回路を容易に小型化することできる。"