"マトリクスに配列され、放射線の入射量に応じた信号電荷を発生し、前記信号電荷の量に応じた電気信号を出力する複数の画素と、前記画素に接続される複数の配線を有し、前記配線のうち少なくとも一つの配線は、主配線と前記主配線の迂回経路を形成する副配線とを備え、前記主配線と前記副配線の間には他の構造物が設けられ、互いに隔てて配設されていることを特徴とする放射線画像検出装置。前記画素は、前記信号電荷を蓄積する電荷蓄積手段と、前記配線に接続されるスイッチング素子を各々に有する複数のサブ画素を備え、各々の前記サブ画素から出力される前記電気信号を加算した電気信号を出力する複合画素であり、前記主配線は、前記画素間に配設され、前記副配線は、前記主配線に対して少なくとも前記サブ画素を隔て、前記画素内を通って配設されていることを特徴とする請求項1記載の放射線画像検出装置。前記画素から前記電気信号を得るとともに、前記画素に属する前記サブ画素が故障した場合に、前記画素の画素値を、前記画素に属する前記サブ画素が全て正常に機能する場合と同様の画素値となるように、前記画素から得る前記電気信号の増幅率を調節する信号処理手段を備えることを特徴とする請求項2記載の放射線画像検出装置。前記信号処理手段は、被写体がいない状態で検出したキャリブレーション用の放射線画像の画素値に基づいて、前記増幅率を決定することを特徴とする請求項3記載の放射線画像測定装置。前記副配線が前記画素の中央を通るように設けられていることを特徴とする請求項2~4のいずれか1項に記載の放射線画像検出装置。前記配線として、前記画素の行方向に沿って設けられ、前記画素の行毎に、前記信号電荷を蓄積させる蓄積動作と、前記電気信号を出力させる読み出し動作とを行わせるための制御信号を前記画素に入力する行選択線を備え、前記行選択線が、前記主配線と前記副配線を備えることを特徴とする請求項1~5のいずれか1項に記載の放射線画像検出装置。前記配線として、前記画素から前記電気信号が出力される信号線を備え、前記信号線が、前記主配線と前記副配線を備えることを特徴とする請求項1~6のいずれか1項に記載の放射線画像検出装置。前記配線として、蓄積した前記信号電荷を破棄させるリセット信号を前記画素に入力するリセット線を備え、前記リセット線が、前記主配線と前記副配線を備えることを特徴とする請求項1~7のいずれか1項に記載の放射線画像検出装置。前記画素と、前記配線と、前記信号電荷を蓄積させる蓄積動作と、前記電気信号を出力させる読み出し動作とを行わせるための制御信号を前記画素に入力する制御信号入力手段と、前記画素から得た前記電気信号を処理する信号処理手段とが半導体基板上に形成されたCMOSイメージセンサを備えることを特徴とする請求項1~8のいずれか1項記載の放射線画像検出装置。入射する前記放射線を可視光に変換するシンチレータを備え、前記画素によって前記シンチレータが発する前記可視光を光電変換することにより、前記放射線の入射量に応じた信号電荷を蓄積する間接変換型であることを特徴とする請求項1~9のいずれか1項に記載の放射線画像検出装置。前記画素は、前記放射線の入射量に基づいた信号電荷を発生する信号電荷発生手段と、前記信号電荷を蓄積する蓄積手段と、前記配線に接続するスイッチング素子を有し、前記蓄積手段と前記スイッチング素子と前記配線は、前記放射線の入射方向に対して前記信号電荷発生手段の背面に設けられていることを特徴とする請求項1~10のいずれか1項に記載の放射線画像検出装置。可搬型であることを特徴とする請求項1~11のいずれか1項に記載の放射線画像検出装置。請求項1~12のいずれか1項に記載の放射線画像検出装置と、前記放射線画像検出装置を制御する制御装置と、を備えることを特徴とする放射線撮影システム。しかし、特許文献1のFPDは、二本のゲート配線が極近傍に並んで設けられているので、一方のゲート配線が断線してしまった場合、他方のゲート配線もほぼ同様の箇所が同じ原因で断線してしまうことがある。このため、ゲート配線を二重化したにも関わらず、歩留まりの低下を十分に抑えることができないという問題がある。特許文献2のFPDは、1単位の画素を複数のサブ画素で構成する場合、いくつかのサブ画素がゲート配線の断線により機能しなくなってもほぼ正常に動作するので、サブ画素を1単位の画素として使用する通常のFPDと比べて、歩留まりが向上する。しかし、この場合であっても、全てのサブ画素が正常に機能したほうがより良いことは言うまでもない。本発明は上述の点に鑑みてなされたものであり、ゲート配線等の断線による歩留まりの低下を抑え、ゲート配線等の一部に断線が生じても正常に機能する放射線画像検出装置を提供することを目的とする。本発明の放射線画像検出装置は、マトリクスに配列され、放射線の入射量に応じた信号電荷を発生し、前記信号電荷の量に応じた電気信号を出力する複数の画素と、前記画素に接続される複数の配線を有し、前記配線のうち少なくとも一つの配線は、主配線と前記主配線の迂回経路を形成する副配線とを備え、前記主配線と前記副配線の間には他の構造物が設けられ、互いに隔てて配設されていることを特徴とする。前記画素は、前記信号電荷を蓄積する電荷蓄積手段と、前記配線に接続されるスイッチング素子を各々に有する複数のサブ画素を備え、各々の前記サブ画素から出力される前記電気信号を加算した電気信号を出力する複合画素であり、前記主配線は、前記画素間に配設され、前記副配線は、前記主配線に対して少なくとも前記サブ画素を隔て、前記画素内を通って配設されていることが好ましい。前記画素から前記電気信号を得るとともに、前記画素に属する前記サブ画素が故障した場合に、前記画素の画素値を、前記画素に属する前記サブ画素が全て正常に機能する場合と同様の画素値となるように、前記画素から得る前記電気信号の増幅率を調節する信号処理手段を備えることが好ましい。前記信号処理手段は、被写体がいない状態で検出したキャリブレーション用の放射線画像の画素値に基づいて、前記増幅率を決定することが好ましい。前記副配線が前記画素の中央を通るように設けられていることが好ましい。前記配線として、前記画素の行方向に沿って設けられ、前記画素の行毎に、前記信号電荷を蓄積させる蓄積動作と、前記電気信号を出力させる読み出し動作とを行わせるための制御信号を前記画素に入力する行選択線を備え、前記行選択線が、前記主配線と前記副配線を備えることが好ましい。なお、画素の行方向とは、二次元のマトリクスに配列された画素配列の一方の方向を表す。前記配線として、前記画素から前記電気信号が出力される信号線を備え、前記信号線が、前記主配線と前記副配線を備えることが好ましい。前記配線として、蓄積した前記信号電荷を破棄させるリセット信号を前記画素に入力するリセット線を備え、前記リセット線が、前記主配線と前記副配線を備えることが好ましい。前記画素と、前記配線と、前記信号電荷を蓄積させる蓄積動作と、前記電気信号を出力させる読み出し動作とを行わせるための制御信号を前記画素に入力する制御信号入力手段と、前記画素から得た前記電気信号を処理する信号処理手段とが半導体基板上に形成されたCMOSイメージセンサを備えることが好ましい。入射する前記放射線を可視光に変換するシンチレータを備え、前記画素によって前記シンチレータが発する前記可視光を光電変換することにより、前記放射線の入射量に応じた信号電荷を蓄積する間接変換型であることが好ましい。前記画素は、前記放射線の入射量に基づいた信号電荷を発生する信号電荷発生手段と、前記信号電荷を蓄積する蓄積手段と、前記配線に接続するスイッチング素子を有し、前記蓄積手段と前記スイッチング素子と前記配線は、前記放射線の入射方向に対して前記信号電荷発生手段の背面に設けられていることが好ましい。可搬型であることが好ましい。本発明の放射線撮影システムは、前記放射線画像検出装置と、前記放射線画像検出装置を制御する制御装置と、を備える。本発明の放射線画像検出装置によれば、ゲート配線等の断線による歩留まりの低下を抑えることができる。また、ゲート配線等の一部に断線が生じたとしても正常に機能する。[第1実施形態]図1に示すように、X線撮影システム10は、被写体Hを載置する天板11を有する撮影台と、X線焦点13から被写体Hに向けてX線を照射するX線源12と、被写体Hを透過したX線の照射を受けて、被写体HのX線画像を検出する電子カセッテ14放射線画像検出装置等を備える。X線源12は、X線を発生するX線管とX線の照射野を限定するコリメータを備える。また、X線撮影システム10は、高電圧発生部16、X線源制御部17、コンソール21、モニタ22等を備える。X線源制御部17には、操作パネル図示しないが設けられており、操作パネルを通じてX線管の管電圧,管電流,照射時間といった撮影条件が入力される。また、X線源制御部17には、照射開始信号を入力する照射スイッチ23が接続されており、X線源制御部17は照射スイッチ23から入力される照射開始信号を撮影条件とともに高電圧発生部16に与える。高電圧発生部16は、X線源制御部17から入力される撮影条件にしたがった管電圧及び管電流を発生し、発生した管電圧及び管電流をX線源12に与えることによって、X線源12からX線を照射させる。コンソール21は、電子カセッテ14を制御する制御装置である。コンソール21は、通信部24を介して電子カセッテ14に対して制御信号を送信して電子カセッテ14の動作を制御するとともに、電子カセッテ14が検出したX線画像を受信する。具体的には、コンソール21には、X線源制御部17と同様の撮影条件が入力され、照射スイッチ23からの照射開始信号が入力されると、電子カセッテ14に被写体HのX線画像を検出させる。そして、通信部24を介して、検出されたX線画像を受信する。また、コンソール21は、補正部29を有する。補正部29は、電子カセッテ14から入力されるX線画像に対して、欠陥補正処理やノイズ除去処理等の各種画像補正処理を施し、モニタ22に出力する。欠陥補正処理は、欠陥のある画素値を補間により補正する画像処理であり、ノイズ除去処理は検出したX線画像からオフセット画像を差し引くことにより暗電流によるノイズを除去する画像処理である。ここで言う欠陥とは、例えば、画素の故障等により画素値が得られない場合に画素値が欠落する欠陥である。オフセット画像は、電子カセッテ14にX線を照射せずに取得された画像であり、予め取得され、記憶されている。なお、画素毎に出力値を調節するゲイン補正は、FPD25の出力回路61後述,図3参照で行われる。モニタ22は、コンソール21が受信したX線画像を表示する他、コンソール21を操作するための操作画面の表示を行う。電子カセッテ14は、撮影台に対して着脱自在に設けられ、撮影台を用いない場合にも使用可能な可搬型であり、ほぼ直方体状の扁平な筐体内に、X線画像を検出するFPD25と、FPD25が出力するX線画像を一時的に記憶するメモリ26と、コンソール21との間でメモリ26内のデータや制御信号の通信を行う通信部27を備える。電子カセッテ14は、FPD25等の各部に給電を行うバッテリ図示しないを内蔵したワイヤレスタイプであり、通信部27は、例えば電波や赤外線などの光によってコンソール21と無線通信を行う。図2に示すように、FPD25はCMOS型であり、半導体基板41を用いて形成される。半導体基板41は、例えばシリコン基板であり、半導体基板41の表面には、フォトダイオードPDを形成するキャパシタ42や後述する各種トランジスタM1~M3スイッチング素子等の回路素子43、トランジスタM2,M3を制御するための行選択線ゲート配線GLやフォトダイオードPDから信号の読み出しを行うための信号線SL等の各種配線や回路等が形成される。フォトダイオードPDは、光電変換層44と、上部電極46、下部電極47、及びキャパシタ42によって形成される。半導体基板41上には、下部電極47を介して光電変換層44が設けられ、光電変換層44上には、透明な上部電極46を介してシンチレータ45が設けられている。すなわち、FPD25は、入射するX線をシンチレータ45で可視光に変換してから、変換した可視光を光電変換することにより、X線の入射量に応じた信号電荷を得る間接変換型である。X線はシンチレータ45側から入射され、シンチレータ45によって可視光に変換される。光電変換層44は、X線の入射量に応じてシンチレータ45で発生した可視光を光電変換し、信号電荷を発生させる。光電変換層44で発生した信号電荷電子は、上部電極46に印加された電圧により発生する上部電極46と下部電極47との間の電位差により、下部電極47に接続されたキャパシタ42に蓄積される。このように、FPD25は、フォトダイオードPDを形成するキャパシタ42や後述する各種トランジスタM1~M3スイッチング素子等が、X線の入射方向に対して光電変換層44の背面に設けられた積層型である。したがって、FPD25は、これらの回路等を光電変換層44と並列に設けられている平面型よりも、フォトダイオードPDの開口率が向上されている。なお、画素は、通常、1個のフォトダイオードPDとフォトダイオードPDを制御するトランジスタM1~M3等の回路素子43の組からなるが、FPD25では、この組をサブ画素SPとし、複数例えば4個のサブ画素SPの組を1単位の画素PXとする図3も参照。FPD25では、シンチレータ45や光電変換層44、上部電極46は、サブ画素SP毎の区切りはなく、全てのサブ画素SPに共通に設けられ、下部電極47はサブ画素SP毎に設けられているが、これに限らず、シンチレータ45や光電変換層44、上部電極46もサブ画素SP毎に区切られていても良い。また、図2では省略したが、各層間等の必要な箇所には絶縁膜や遮光膜等が設けられている。図3に示すように、FPD25は、複数の画素PXがマトリクスに配列された撮像領域51、垂直走査回路52、水平走査回路53、制御部54、相関二重サンプリングCDS回路56、出力回路61、タイミングジェネレータTG57等を備える。画素PXは2×2個のサブ画素SP1~SP4で形成され、m行×n列が撮像領域51内に配列される。サブ画素SP1~SP4は、いずれも同じ大きさであり、サイズは例えば100μm□である。また、サブ画素SP1~SP4は、各々にフォトダイオードPDとトランジスタM1~M3等の回路素子43を有している。撮像領域51には信号線SL、行選択線GLa,GLb、リセット線RSTが配設されている。信号線SLは、各画素PXの撮像信号を読み出すための配線であり、画素PXの列毎に配設されている。画素PXはサブ画素SP1~SP4で各々に信号電荷を蓄積するので、サブ画素SP1~SP4が各々出力する電圧信号を加算回路AC図4参照によって加算した値を撮像信号として信号線SLに入力する。信号線SLの末端には、CDS回路56と列選択トランジスタ58が接続されている。CDS回路56は、TG57から入力されるクロック信号に基づいて動作し、信号線SLに入力された撮像信号を保持し、撮像信号の読み出しにともなうノイズが除去されるようにサンプリングする。そして、水平走査回路53によって列選択トランジスタ58がオンになると、ノイズが除去された撮像信号を出力回路61に入力する。出力回路61は、CDS回路56から入力される撮像信号を増幅し、A/D変換することによってデジタルデータに変換して出力する。出力回路61から出力されるデータは、X線画像としてメモリ26に一時的に保持され、コンソール21に送信される。行選択線GLa,GLbは、垂直走査回路52から、画素PXの動作を制御するためのゲート信号を入力するための配線であり、画素PXの行毎に設けられている。画素PXによる信号電荷の蓄積や撮像信号の読み出しといった動作の切り替えは、行選択線GLa,GLbを通じて入力されるゲート信号によって行われる。行選択線GLa,GLbのうち、行選択線GLaが主配線であり、行選択線GLbは副配線である。主配線である行選択線GLaは、画素PX間に配設され、対応する行の画素PXに各々接続されている。一方、副配線である行選択線GLbは、行選択線GLaの断線に備えて迂回経路を形成するための配線である。行選択線GLbは、サブ画素SP1~SP4間を通るように設けられている。図3ではサブ画素SP1,SP2とサブ画素SP3,SP4の間を通るように、画素PXの中央を横断して設けられている。したがって、行選択線GLaと行選択線GLbの間には少なくともサブ画素SP3,SP4がある。また、行選択線GLaと行選択線GLbは、撮像領域51内や撮像領域51外の複数箇所で接続されている。このため、垂直走査回路52から入力されるゲート信号は、行選択線GLa及び行選択線GLbを通って、対応する行の各画素PXに入力される。画素PX内では、行選択線GLa,GLbは各サブ画素SP1~SP4にそれぞれ接続されている。リセット線RSTは、画素PXにリセット信号を入力するための配線であり、画素PXの行毎に設けられている。画素PXはリセット線RSTからリセット信号が入力されると、蓄積した信号電荷を破棄する。このため、画素PXのリセット信号電荷の破棄は、行毎に行われる。リセット線RSTは垂直走査回路52に接続されており、リセット信号は垂直走査回路52から入力される。垂直走査回路52は、画素PXの駆動回路であり、駆動する画素PXの行を選択し、選択した行の画素PXに信号電荷を蓄積する蓄積動作や、蓄積した信号電荷に応じた撮像信号を読み出す読み出し動作、蓄積した信号電荷を破棄するリセット動作を行わせる。垂直走査回路52は、画素PXにこうした各種動作を行わせるために、選択した行の行選択線GLa,GLbやリセット線RSTにゲート信号やリセット信号を入力する。水平走査回路53は、撮像信号の読み出しを行う画素PXの列を選択する回路であり、各信号線SL上に設けられた列選択トランジスタ58のうちひとつをオンにすることにより読み出しを行う列を選択する。垂直走査回路52及び水平走査回路53は、TG57から入力されるタイミング信号に基づいて動作する。TG57は、制御部54からの指示に基づいてタイミング信号を発生する。制御部54は、コンソール21から入力される制御信号に基づいて、FPD25の各部を統括的に制御する。図4に示すように、画素PXを構成するサブ画素SP1~SP4は、各サブ画素SP1~SP4毎に、フォトダイオードPD、増幅用トランジスタM1、画素選択用トランジスタM2、リセット用トランジスタM3を備える。これらの各トランジスタM1~M3はMOSFETであり、半導体基板41の表面に形成される。フォトダイオードPDは、増幅用トランジスタM1のゲート電極と、リセット用トランジスタM3のソース電極に接続されている。このため、増幅用トランジスタM1がオフにされ、フォトダイオードPDに信号電荷が蓄積されている場合には、増幅用トランジスタM1のゲート電極に、蓄積した信号電荷の量に応じた電圧が印加される。増幅用トランジスタM1のソース電極には電源電圧が印加され、ドレイン電極は画素選択用トランジスタM2に接続される。画素選択用トランジスタM2のゲート電極は、行選択線GLa及びGLbに接続され、ドレイン電極は、加算回路ACを介して信号線SLに接続されている。増幅用トランジスタM1は、フォトダイオードPDに蓄積された信号電荷の量に応じたゲート電圧が印加されると、印加されたゲート電圧に応じて所定の増幅率で増幅した電圧信号を画素選択用トランジスタM2のソース電極に印加する。画素選択用トランジスタM2のゲート電極は行選択線GLa,GLbに接続され、ドレイン電極は加算回路ACを介して信号線SLに接続される。行選択線GLa,GLbからゲート信号が入力されると、画素選択用トランジスタM2は、ソース電極に印加された電圧に応じた電圧信号を加算回路ACに入力する。加算回路ACは、画素PX毎に設けられており、サブ画素SP1~SP4の画素選択トランジスタM2から出力される電圧信号を加算して信号線SLに入力する。加算回路ACが信号線SLに出力する電圧信号が、画素PXの撮像信号である。加算回路ACは、例えばオペアンプや抵抗等から形成される。リセット用トランジスタM3のゲート電極は、リセット線RSTに接続され、リセット線RSTを通じてリセット信号が入力されるとオンになる。リセット用トランジスタM3がオンになると、フォトダイオードPDに蓄積された信号電荷はリセット用トランジスタM3のドレイン電極側に破棄される。主配線である行選択線GLaは、画素PX間画素PXの下部に、すなわち全サブ画素SP1~SP4の下部を通るように配設されている。一方、副配線である行選択線GLbは画素PXの中央、すなわち上段のサブ画素SP1,SP2と下段のサブ画素SP3,SP4の間を通るように配設されている。これらの行選択線GLa,GLbは、接続線62や、各サブ画素SP1~SP4と行選択線GLa,GLbを結ぶ配線等により、画素PX内外の複数ヶ所で接続されている。また、行選択線GLa,GLbは、全てのサブ画素SP1~SP4の画素選択トランジスタM2に接続されており、行選択線GLa,GLbにゲート信号が入力されると、全てのサブ画素SP1~SP4から同時に、各々に蓄積した信号電荷に応じた電圧信号が出力される。上述のように、FPD25は、ゲート信号を各サブ画素SP1~SP4に入力するための行選択線として、主配線である行選択線GLaの他に、迂回経路として機能する副配線として行選択線GLbが設けられている。これにより、FPD25の製造歩留まりを向上させることができる。具体的には、図5に示すように、サブ画素SP3の近傍のある箇所63で行選択線GLaの断線が発生したとする。行選択線GLbが設けられておらず、主配線である行選択線GLaだけが配設されている場合、行選択線GLaが断線すると、サブ画素SP3の画素選択トランジスタM2へのゲート信号の入力経路が途絶えるので、サブ画素SP3は機能しなくなる。しかし、FPD25の場合、行選択線GLaだけでなく、行選択線GLbが設けられているので、行選択線GLaに断線箇所63が発生しても、行選択線GLbを経由し、断線箇所63を迂回する経路太線矢印で示すを辿って、サブ画素SP3の画素選択トランジスタM2にゲート信号が入力される。これにより、サブ画素SP3は正常に機能する。ここでは、サブ画素SP3の画素選択トランジスタM2へのゲート信号の入力経路を例示したが、他のサブ画素SP1,SP2,SP4についても同様である。行選択線GLbがなく、主配線の行選択線GLaだけ設けられている場合には、行選択線GLaに断線箇所63が発生すると、他のサブ画素SP1,SP2,SP4も同様に機能しなくなる。しかし、行選択線GLbが設けられていることにより、これらのサブ画素SP1,SP2,SP4にも行選択線GLbを経由する迂回経路を辿って、各々の画素選択トランジスタM2にゲート信号が正常に入力される。また、行選択線GLaには、同じ行の複数の画素PXが接続されているが、これらの画素PXについても同様である。行選択線が主配線である行選択線GLaだけしか設けられていない場合には、1箇所でも断線箇所63が生じれば、同行の画素PXが全て機能しなくなるが、FPD25では迂回経路を形成する行選択線GLbが副配線として設けられているので、行選択線GLaに断線箇所63が生じても、行選択線GLaに接続された全ての画素PX、及びこれらの画素PXを形成する全てのサブ画素SP1~SP4は正常に機能する。FPDは撮像領域51が大面積であるために行選択線が長く、その分に断線が生じやすいが、FPD25は、上述のように行選択線が二重化されていることによって、一方の行選択線に断線が生じても全ての画素PX及びサブ画素SP1~SP4が正常に機能する。したがって、FPD25は、行選択線の断線によって破棄しなければならない製品が低減され、歩留まり良く製造することができる。さらに、FPD25は、単に行選択線GLbが副配線として配設されているだけでなく、行選択線GLbは、サブ画素SP3,SP4等を介して行選択線GLaから離れた位置に配設されている。これにより、FPD25は、歩留まりをさらに向上させることができる。例えば、図6に示すように、行選択線GLa,GLbが互いに隣接して設けられている場合、行選択線GLaに断線箇所63aが生じると、同じ原因によって近くの行選択線GLbにもほぼ同様の箇所に断線箇所63bが発生してしまうことがある。このように、行選択線GLaと行選択線GLbのほぼ同一の箇所に断線が生じると、この断線箇所63a,63b以降の下流側垂直走査回路52から遠い側に接続された画素PX及びサブ画素SP1~SP4には、ゲート信号が入力できなくなり、画素PXが機能しなくなる。しかし、FPD25では、二つの行選択線GLa,GLbは、互いに離れた位置に配設されているので、行選択線GLaに断線箇所6363aが生じても、同じ原因によって行選択線GLbに断線が生じることがない。したがって、FPD25は、行選択線の断線による歩留まりの低下をより確実に低減することができる。なお、行選択線GLaと行選択線GLbの配設位置が離れているとは、行選択線GLaと行選択線GLbが、同じ原因によって断線しない程度の距離を空けて配設されていること言う。したがって、行選択線GLaと行選択線GLbとの間に、画素PXやサブ画素SP、回路素子43等の他の構造物が少なくとも1以上設けられていることが好ましい。特に、上述したように、行選択線GLaと行選択線GLbとの間に、サブ画素SP3,SP4が設けられ、行選択線GLbが画素PXの中央を通るにように配設されていることが好ましい。これは、行選択線GLbが、隣接する行の画素PXに設けられた行選択線GLa,GLbと隣接することを防ぎ、複数行の行選択線が同じ原因で断線しないようにするためである。また、上述のように、FPD25では、画素PXを4個のサブ画素SP1~SP4で形成している。このように、画素PXをサブ画素SP1~SP4で形成すると、これらのうちいくつかのサブ画素SPに欠陥や故障が発生しても、他のサブ画素SPが正常に機能していれば画素PXが完全な欠陥画素にはならずに、例えば感度が低下するだけで済む。これは、画素PXが完全に欠陥になる場合と比較して、画素値の補正を行い易い。このため、製造不良の判定基準となる、サブ画素の欠陥や故障の許容数の上限が上がるので、製造不良が減り歩留まりが向上するという効果が得られる。なお、サブ画素SP1~SP4のいずれかに欠陥が生じた場合の画素値の補正は、例えば、出力回路61による撮像信号の増幅率ゲインを調節することにより行えば良い。この場合、電子カセッテ14の定期キャリブレーション等において被写体Hがいない状態で所定線量のX線を一様に照射して得られるX線画像以下、キャリブレーション画像というを取得し、このキャリブレーション画像の画素値が一定になるように出力回路61の増幅率を決定する。被写体HのX線画像を検出する場合、制御部54は、欠陥画素の撮像信号を読み出すときに、キャリブレーションで決定された増幅率になるように出力回路61を制御する。ここでは、FPD25がX線画像を検出する際に出力回路61の増幅率を調節することによって欠陥画素の補正を行う例を挙げたが、このゲイン補正は、コンソール21の補正部29で行っても良い。さらに、FPD25は、画素PXが4個のサブ画素SP1~SP4から形成されていることによって、撮像信号に重畳されるノイズを低減することができる。例えば、サブ画素SP1~SP4で発生するノイズには、暗電流ノイズやスイッチングに起因するkTCノイズ等があり、これは各サブ画素SP1~SP4でそれぞれ異なる値になる。画素PXがサブ画素SP1~SP4から形成されることによってこうしたノイズが低減されるのは、画素PXが出力する撮像信号ではサブ画素SP1~SP4の各撮像信号を加算することによりこれらのノイズが平均化されるからである。[第2実施形態]第1実施形態では、行選択線として二本の行選択線GLa,GLbを設ける例を説明したが、FPD25の歩留まりを低下させる断線は信号線SLにも発生し得る。このため、信号線SLを二重化する態様を以下に第2実施形態として説明する。但し、第1実施形態のFPD25と同様の部材については、図示や説明を省略する。図7に示すように、FPD71は、信号線として主配線である信号線SLaとともに、信号線SLbが設けられている。また、FPD71では、行選択線GLは一本であり、この行選択線GLは前述のFPD25の行選択線GLaに対応する。信号線SLaは前述のFPD25の信号線SLに対応する配線であり、各画素PX間に列方向に沿って設けられており、末端にはCDS回路56や列選択トランジスタ58が設けられている。一方、副配線である信号線SLbは、信号線SLaの断線に備えて迂回経路を形成するための配線である。信号線SLbは、サブ画素SP1,SP4とサブ画素SP2,SP3の間を通るように、画素PXの中央を縦断して設けられている。したがって、信号線SLaと信号線SLbとの間には少なくともサブ画素SP1,SP4がある。図8に示すように、信号線SLaと信号線SLbは、撮像領域51の内外の複数箇所で接続線72によって接続されている。したがって、例えば信号線SLaに断線が生じた場合、信号線SLbがなければ信号線SLaに入力される撮像信号はCDS回路56に到達しないが、FPD71では、入力された撮像信号は、信号線SLbを経由する迂回経路を辿ってCDS回路56に到達する。このため、信号線SLaの断線による歩留まりの低下を低減することができる。[第3実施形態]第2実施形態では、信号線SLを二重化し、行選択線GLを一本だけ設ける例を説明したが、行選択線GLと信号線SLを双方ともに二重化することが好ましい。以下、この例を第3実施形態として説明する。但し、第1実施形態及び第2実施形態と共通の部材は、図示や説明を省略する。図9及び図10に示すように、FPD81は、行選択線GLと信号線SLをともに二重化して断線に備えたものである。FPD81は、行選択線GLとして、主配線の行選択線GLaと、迂回経路を形成する副配線の行選択線GLbが設けられている。行選択線GLaは、画素PX間に設けられており、行選択線GLbはサブ画素SP1,SP2とサブ画素SP3,SP4の間を通るように、画素PXの中央を横断して設けられている。また、FPD81は、信号線SLとして、主配線の行選択線SLaと、迂回経路を形成する副配線の信号線SLbが設けられている。信号線SLaは、画素PX間に設けられており、信号線SLbはサブ画素SP1,SP4とサブ画素SP2,SP3の間を通るように、画素PXの中央を縦断して設けられている。このように、FPD81は、行選択線GLと信号線SLをともに二重化しておくことにより、行選択線GLの断線による歩留まりの低下と、信号線SLの断線による歩留まりの低下をともに低減することができる。したがって、行選択線GLと信号線SLの一方だけを二重化した場合よりもさらに歩留まりが向上する。なお、上述の第1~第3実施形態では、行選択線GLと信号線SLを二重化し、迂回経路を設けておく例を説明したが、これに限らない。例えば、リセット線RSTも二重化し、迂回経路を設けておくことが好ましい。この場合、図11に示すように、主配線のリセット線RSTaは、画素PX間に設け、迂回経路を形成する副配線のリセット線RSTbは、サブ画素SP1,SP2とサブ画素SP3,SP4の間を通るように、画素PXの中央を横断して設ける。このように、リセット線RSTを二重化しておくと、リセット線RSTの断線による製造不良を低減し、歩留まりを向上させることができる。また、図11のように、行選択線GLや信号線SLを二重化したした上で、さらにリセット線RSTを二重化することで、特に歩留まりが向上する。なお、上述の第1~第3実施形態では、行選択線GL等として主配線と副配線の二本の配線を配設する例を説明したが、迂回経路は一本に限らず、全体として三本以上の配線が設けられていても良い。但し、上述の第1~第3実施形態で説明したように、各配線は、サブ画素SP等の画素を機能させるための他の構造物を介するなどして、同じ原因で断線が発生しないように、離して設けられていることが必要である。なお、上述の第1~第3実施形態では、デジタルカメラ等に用いられるいわゆる固体撮像装置のように、半導体基板41を用いるCMOS型のFPDを例に説明したが、これに限らない。FPDとしては、上述のCMOS型FPDの他にも、液晶パネルのTFTアクティブマトリクス基板のように、ガラス基板等の絶縁基板上に、TFT等の回路素子を形成したTFT型FPDも知られているが、本発明はTFT型FPDにも好適である。但し、CMOS型FPDは、半導体基板41の欠陥等によってTFT型FPDよりも行選択線GL等の断線が発生しやすいので、本発明はCMOS型FPDに適用することで、より歩留まり向上の効果が顕著に得られる。また、CMOS型FPDは、X線の照射による半導体基板41等の経時劣化等によっても行選択線GL等の断線が生じることがあるため、本発明をCMOS型FPDに適用することで、製品寿命を延長する効果も得られる。なお、上述の第1~第3実施形態では、シンチレータ45によってX線を可視光に変換し、シンチレータ45が発する可視光を光電変換する、いわゆる間接変換型のFPDを例に説明したがこれに限らない。FPDとしては、アモルファスセレンaSe等を用いることによって、可視光への変換を行わずに、入射したX線を電荷に直接変換する直接変換型FPDも知られている。直接変換型FPDにおいても、行選択線GL等の断線が歩留まりを悪化させることは同様である。したがって、直接変換型FPDにも本発明を適用することが好ましい。なお、上述の第1~第3実施形態では、画素PXがサブ画素SP1~SP4から形成される例を説明したが、第1~第3実施形態のFPDでいうサブ画素SP1~SP4の各々を1個の画素とする場合にも、本発明は好適である。例えば、図12に示すように、第1実施形態のFPD25のように行選択線GLを二重化する場合、主配線の行選択線GLaと行選択線GLbは、これらの間に画素91が配置されるように、画素91の上下に設ける。こうすると、行選択線GLaが断線した場合であっても、行選択線GLbを経由する迂回経路によって全画素91が正常に機能するとともに、同一行用の行選択線GLaと行選択線GLbとが同じ原因で断線することがなくなる。これにより、サブ画素SPを1個の画素91とする場合も、歩留まりを向上させることができる。信号線SLやリセット線RSTを二重化する場合も同様である。なお、上述の第1~第3実施形態では、電子カセッテ14に1個のFPDが設けられている例を説明したがこれに限らない。CMOS型FPDは、半導体基板41のウェハサイズの制約によって大面積化する場合には複数のFPDを配列タイリングする必要がある。この場合も、各FPDの行選択線GL等の断線による歩留まり低下の問題は同様である。したがって、こうした場合にも本発明は好適であり、複数のFPDを配列して用いる電子カセッテについても、各々のFPDが上述の第1~第3実施形態のFPDのように、行選択線GL等の配線が二重化されていることが好ましい。なお、上述の第1~第3実施形態では、行選択線GLa,信号線SLa,リセット線RSTaを各配線の主配線とし、行選択線GLb,信号線SLb,リセット線RSTbを各配線の副配線としたが、これは説明の便宜のためであり、本発明は二重化した行選択線GL等の主副は問わない。すなわち、上述の各実施形態の主配線を副配線と、副配線を主配線と言い換えても良い。なお、上述の第1~第3実施形態では、CDS回路56を信号線SL毎に設ける例を説明したが、CDS回路56を各画素PXに設けておいても良い。なお、上述の第1~第3実施形態では、サブ画素SPがフォトダイオードPDと3個のトランジスタM1~M3を備える例を説明したが、サブ画素SPの具体的な構成はこれに限らず、任意である。例えば、より多くのトランジスタを使ってサブ画素SPを形成しても良い。なお、上述の第1~第3実施形態では、画素PXが4個のサブ画素SP1~SP4によって構成される例を説明したが、画素PXを構成するサブ画素SPの個数は任意である。4以上のサブ画素SPによって画素PXを構成しても良い。なお、上述の第1~第3実施形態では、画素PXが配列された撮像領域51の全面にわたって行選択線GL等が二重化されている例を説明したが、行選択線GL等を二重化する場合、必ずしも撮像領域51の全面にわたって副配線が配設されている必要はなく、主配線に対して少なくとも一部分が二重化されていれば良い。なお、上述の第1~第3実施形態では、行選択線GL等を二重化するときに、主配線と副配線とがサブ画素SPを隔てて配設されている例を説明したが、これに限らない。主配線と、迂回経路を形成するための副配線は、同じ原因でほぼ同一の箇所が断線してしまうことがないように隔てられていれば良い。このため、主配線と副配線とを隔てる構造物は必ずしもサブ画素SPでなくても良く、例えば、他の配線や回路等、画素PXを機能させるための構造物によって隔てて設けられていれば良い。"