"入力端子に供給された外部電源電圧に基づいて内部電源電圧を出力端子から出力する半導体装置であって、一端が前記入力端子に接続され、他端が前記出力端子に接続され、オンまたはオフに制御される電源スイッチと、前記電源スイッチの前記一端に接続された電源端子と、前記電源スイッチの前記他端に接続された電圧出力端子と、を有し、前記電源端子の電圧に基づいて前記電圧出力端子の電圧を目標電圧に近づくように制御して、前記目標電圧は前記電源端子の電圧以上の第1電圧又は前記電源端子の電圧より低い第2電圧に切り替えられる、降圧型の第1のレギュレータと、を備え、前記電源スイッチがオンに制御されると共に前記第1のレギュレータの前記目標電圧が前記第1電圧に設定された後、前記電源スイッチがオフに制御され、前記電源スイッチがオフに制御された時点以降に前記第1のレギュレータの前記目標電圧が前記第2電圧に設定されることを特徴とする半導体装置。前記第1のレギュレータは、一端が前記電源端子に接続され、他端が前記電圧出力端子に接続されたMOSトランジスタと、一端が前記MOSトランジスタの前記他端に接続された第1の抵抗と、一端が前記第1の抵抗の他端に接続され、他端が接地された第2の抵抗と、第1の入力端子に基準電圧が供給され、第2の入力端子が前記第1の抵抗の前記他端に接続され、出力端子が前記MOSトランジスタのゲートに接続された増幅器と、を有し、前記増幅器は、前記第2の入力端子の電圧が前記基準電圧に近づくように前記MOSトランジスタの前記ゲートの電圧を制御し、前記目標電圧は、前記第1の抵抗と前記第2の抵抗と前記基準電圧とによって決定されることを特徴とする請求項1に記載の半導体装置。前記入力端子と前記電源スイッチの前記一端との間に接続され、前記外部電源電圧を降圧して、降圧された電圧を前記電源スイッチの前記一端および前記第1のレギュレータの前記電源端子に供給する第2のレギュレータをさらに備えることを特徴とする請求項1または請求項2に記載の半導体装置。入力端子に供給された外部電源電圧に基づいて、出力端子から出力される内部電源電圧を目標電圧に近づくように制御する半導体装置であって、ソースが前記入力端子に接続され、ドレインが前記出力端子に接続されたP型MOSトランジスタと、一端が前記P型MOSトランジスタの前記ドレインに接続された第1の抵抗と、一端が前記第1の抵抗の他端に接続され、他端が接地された第2の抵抗と、反転入力端子に基準電圧が供給され、非反転入力端子が前記第1の抵抗の前記他端に接続され、出力端子が前記P型MOSトランジスタのゲートに接続された増幅器と、一端が前記P型MOSトランジスタの前記ゲートに接続され、他端が接地されたスイッチと、を備え、前記目標電圧は、前記第1の抵抗と前記第2の抵抗と前記基準電圧とによって決定されると共に、前記外部電源電圧以上の第1電圧又は前記外部電源電圧より低い第2電圧に切り替えられ、前記目標電圧が前記第1電圧である時、前記スイッチはオンに制御され、前記目標電圧が前記第2電圧である時、前記スイッチはオフに制御されることを特徴とする半導体装置。メモリと、前記内部電源電圧を前記メモリに供給する請求項1から請求項4の何れかに記載の半導体装置と、を備えることを特徴とするメモリシステム。本発明の目的は、電源の瞬断および過渡状態での急激な電圧変動を起こさずに電源電圧を切り替えできる半導体装置及びこれを備えたメモリシステムを提供することにある。実施形態によれば、半導体装置は、電源スイッチと、降圧型の第1のレギュレータと、を備える。前記半導体装置は、入力端子に供給された外部電源電圧に基づいて内部電源電圧を出力端子から出力する。前記電源スイッチは、一端が前記入力端子に接続され、他端が前記出力端子に接続されている。前記第1のレギュレータは、前記電源スイッチの前記一端に接続された電源端子と、前記電源スイッチの前記他端に接続された電圧出力端子と、を有し、前記電源端子の電圧に基づいて前記電圧出力端子の電圧を目標電圧に近づくように制御する。前記目標電圧は前記電源端子の電圧以上の第1電圧又は前記電源端子の電圧より低い第2電圧に切り替えられる。前記電源スイッチがオンに制御されると共に前記第1のレギュレータの前記目標電圧が前記第1電圧に設定された後、前記電源スイッチがオフに制御され、前記電源スイッチがオフに制御された時点以降に前記第1のレギュレータの前記目標電圧が前記第2電圧に設定される。以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。第1の実施形態図1は、第1の実施形態に係る半導体装置電源供給システム10の構成を示す回路図である。図1に示すように、半導体装置10は、電源スイッチ11と、第1のレギュレータ12と、を備える。半導体装置10は、外部電源P1から入力端子INに供給された外部電源電圧VDDに基づいて、外部電源電圧VDD以下の内部電源電圧Voutを出力端子OUTから出力する。内部電源電圧Voutは、内部回路13を動作させるための電源電圧として内部回路13に供給される。内部回路13は、消費電流が大きい通常動作状態と、消費電流が小さいスタンバイ状態又は低速動作状態との何れかに切り替えられる。電源スイッチ11は、一端が入力端子INに接続され、他端が出力端子OUTに接続され、制御信号Aによってオンまたはオフに制御される。本実施形態では、電源スイッチ11は、制御信号Aがハイレベルの時にオフに制御され、制御信号Aがローレベルの時にオンに制御される。電源スイッチ11は、通常動作状態にある内部回路13への電源供給に用いられるため、大きな電流が流せるように低オン抵抗が要求される。そのため、電源スイッチ11として、例えば、サイズが大きいMOSトランジスタが用いられる。第1のレギュレータ12は、電源スイッチ11の一端に接続された電源端子T1と、電源スイッチ11の他端に接続された電圧出力端子T2と、を有する。第1のレギュレータ12は、降圧型のレギュレータであり、電源端子T1の外部電源電圧VDDに基づいて電圧出力端子T2の内部電源電圧Voutを目標電圧に近づくように制御する。目標電圧は、制御信号Bによって、外部電源電圧VDD以上の第1電圧又は外部電源電圧VDDより低い第2電圧Vregに切り替えられる。第1のレギュレータ12は、P型MOSトランジスタパワートランジスタPM1と、第1の抵抗R1と、第2の抵抗R2と、増幅器OP1と、を有する。P型MOSトランジスタPM1は、ソース一端Sが電源端子T1に接続され、ドレイン他端Dが電圧出力端子T2に接続されている。第1の抵抗R1は、一端がP型MOSトランジスタPM1のドレインDに接続されている。第2の抵抗R2は、一端が第1の抵抗R1の他端に接続され、他端が接地電位VSS0Vに接地されている。第2の抵抗R2は、制御信号Bによって高抵抗値または低抵抗値に切り替えられる可変抵抗である。本実施形態では、第2の抵抗R2は、制御信号Bがハイレベルの時に高抵抗値になり、制御信号Bがローレベルの時に低抵抗値になる。増幅器OP1は、反転入力端子第1の入力端子に基準電圧源14からの基準電圧Vrefが供給され、非反転入力端子第2の入力端子が第1の抵抗R1の他端に接続され、出力端子がP型MOSトランジスタPM1のゲートGに接続されている。また、増幅器OP1は、電源端子T1の外部電源電圧VDDを電源電圧として動作する。増幅器OP1は、非反転入力端子の電圧が基準電圧Vrefに近づくようにP型MOSトランジスタPM1のゲートGの電圧VGpを制御する。これにより、内部電源電圧Voutは目標電圧に近づくように制御される。目標電圧は、第1の抵抗R1と第2の抵抗R2と基準電圧Vrefとによって決定され、R1/R21Vrefと表すことができる。ここでは、第1の抵抗R1の抵抗値をR1として、第2の抵抗R2の抵抗値をR2としている。第2の抵抗R2が低抵抗値に設定された時、目標電圧は外部電源電圧VDD以上の第1電圧に設定され、第2の抵抗R2が高抵抗値に設定された時、目標電圧は外部電源電圧VDDより低い第2電圧Vregに設定されるように、第1の抵抗R1と第2の抵抗R2と基準電圧Vrefとが設定されている。目標電圧が外部電源電圧VDDより高い第1電圧に設定された場合、P型MOSトランジスタPM1がオンし続けることにより、第1のレギュレータ12は外部電源電圧VDDを出力する。第1のレギュレータ12は、スタンバイ状態又は低速動作状態にある内部回路13に電流を供給できる能力を有していれば良い。そのため、P型MOSトランジスタPM1のサイズは小さく、且つ、第1のレギュレータ12は低消費電力である。次に、半導体装置10の動作を説明する。図2は、第1の実施形態に係る半導体装置10の内部電源電圧Voutの立下り動作を示す波形図である。期間I:時刻t1より前内部回路13は通常動作状態にある。また、制御信号Aと制御信号BはローレベルLである。従って、電源スイッチ11はオンであるため、外部電源電圧VDDが電源スイッチ11を介して内部電源電圧Voutとして出力される。また、第1のレギュレータ12において、第2の抵抗R2が低抵抗値に設定されているので、目標電圧は外部電源電圧VDDより高い第1電圧である。しかし、第1のレギュレータ12は、電源端子T1に供給されている外部電源電圧VDDより高い電圧を出力することはできない。つまり、このときの内部電源電圧Voutは目標電圧に達していないため、第1の抵抗R1と第2の抵抗R2との間の電圧は基準電圧Vrefより低い。よって、増幅器OP1の出力電圧P型MOSトランジスタPM1のゲートの電圧VGpは、図2に示すように0Vに固定される。従って、P型MOSトランジスタPM1はオン状態を維持するため、外部電源電圧VDDがP型MOSトランジスタPM1を介して内部電源電圧Voutとして出力される。つまり、内部回路13に供給される内部電源電圧Voutは、電源スイッチ11と第1のレギュレータ12の両方の動作により外部電源電圧VDDとなる。前述のように、電流は、主にP型MOSトランジスタPM1よりオン抵抗が低い電源スイッチ11を介して内部回路13に供給される。期間II:時刻t1以降、時刻t2より前次に、時刻t1において、内部回路13がスタンバイ状態又は低速動作状態に移行すると共に、制御信号AはハイレベルHになる。制御信号Bはローレベルを保つ。従って、電源スイッチ11はオフする。また、第1のレギュレータ12は、期間Iと同様に第2の抵抗R2が低抵抗値に設定されているので、外部電源電圧VDDを内部電源電圧Voutとして出力する。即ち、内部電源電圧Voutは、第1のレギュレータ12の動作により外部電源電圧VDDとなる。ここで、電源スイッチ11がオフする時刻t1においても、増幅器OP1の出力電圧VGpは帰還動作によって0Vに固定されているので、P型MOSトランジスタPM1はオンしている。つまり、第1のレギュレータ12は帰還動作を行って内部電源電圧Voutを制御している。従って、電源スイッチ11がオフした時に、何らかの原因で内部回路13が大きな電流を引き込んだ場合であっても、瞬時にP型MOSトランジスタPM1を介して内部回路13に電流を供給できるので、内部電源電圧Voutが急激に低下する恐れが無い。期間III:時刻t2以降次に、時刻t2において、制御信号Bはハイレベルに変化する。一方、制御信号Aはハイレベルを保つ。従って、電源スイッチ11はオフを保持する。また、第1のレギュレータ12は、時刻t2において第2の抵抗R2が高抵抗値に切り替わるので、目標電圧は第2電圧Vregになる。従って、増幅器OP1の出力電圧VGpが0Vから上昇して電圧Vxpに制御されると共に、内部電源電圧Voutは第2電圧Vregに制御される。即ち、内部電源電圧Voutは、第1のレギュレータ12の動作により第2電圧Vregとなる。この時、第1のレギュレータ12の第1の抵抗R1及び第2の抵抗R2と、負荷となる内部回路13の容量との時定数により、内部電源電圧Voutを外部電源電圧VDDから第2電圧Vregへと緩やかに下降させることができる立下り時間tf。従って、過渡状態での大きな電圧変動を抑えることが可能となる。なお、この期間IIIでも、内部回路13はスタンバイ状態又は低速動作状態にある。このように、目標電圧つまり出力電圧の設定を変更可能な第1のレギュレータ12と電源スイッチ11とにより、上記期間IIの制御が可能となり、電源が瞬断することなく内部電源電圧Voutの切替えが実現できる。図3は、第1の実施形態に係る半導体装置10の内部電源電圧Voutの立ち上がり動作を示す波形図である。期間III:時刻t3より前半導体装置10は図2の期間IIIと同一の動作を行うため、説明を省略する。期間IV:時刻t3以降時刻t3において、内部回路13が通常動作状態に移行すると共に、制御信号Aと制御信号Bは同時にローレベルLに変化する。従って、時刻t3において、電源スイッチ11がオンすると同時に第1のレギュレータ12の目標電圧が第1電圧になる。これにより、内部電源電圧Voutは、電源スイッチ11と第1のレギュレータ12の両方の動作により外部電源電圧VDDとなる。スタンバイ状態又は低速動作状態から通常動作状態への移行は短時間であることが要求されることが多い。そこで、第1のレギュレータ12の目標電圧の設定変更と同時に電源スイッチ11もオンさせることで、短時間で内部電源電圧Voutを立ち上げることができる。つまり、内部電源電圧Voutの立ち上がり時間trは立下り時間tfより短い。なお、図2を参照して、内部電源電圧Voutの立下り時に制御信号Aがローレベルからハイレベルに変化した後、制御信号Bがローレベルからハイレベルに変化する一例について説明したが、制御信号Aと制御信号Bが同時にローレベルからハイレベルに変化しても良い。つまり、電源スイッチ11がオンに制御されると共に第1のレギュレータ12の目標電圧が第1電圧に設定された後、電源スイッチ11がオフに制御され、電源スイッチ11がオフに制御された時点以降に第1のレギュレータ12の目標電圧が第2電圧Vregに設定されれば良い。また、図3を参照して、内部電源電圧Voutの立ち上がり時に制御信号Aと制御信号Bが同時にハイレベルからローレベルに変化する一例について説明したが、制御信号Aが制御信号Bより先にハイレベルからローレベルに変化しても良い。但し、同時に変化することが好ましい。以上で説明したように、本実施形態によれば、内部電源電圧Voutを高くする時には、オンにした電源スイッチ11を介して外部電源電圧VDDを内部電源電圧Voutとして出力すると共に、第1のレギュレータ12の目標電圧を外部電源電圧VDD以上に設定して、第1のレギュレータ12も外部電源電圧VDDを出力するようにしている。また、内部電源電圧Voutを低くする時には、電源スイッチ11をオフにして、その時点以降に目標電圧を第2電圧Vregに設定して、第1のレギュレータ12が第2電圧Vregを出力するようにしている。これにより、内部電源電圧Voutに拘らず、常に第1のレギュレータ12は帰還動作を行って内部電源電圧Voutを制御しているので、電源の瞬断および過渡状態での急激な電圧変動を起こさずに内部電源電圧Voutを切り替えでき、半導体装置10が用いられるシステムを低消費電力化できる。第1の実施形態の変形例第1の実施形態の第1のレギュレータ12におけるP型MOSトランジスタPM1に代えて、N型MOSトランジスタNM1を用いてもよい。図4は、第1の実施形態の変形例に係る半導体装置10aの構成を示す回路図である。図4に示すように、半導体装置10aは、第1のレギュレータ12aの構成が図1の第1の実施形態と異なる。第1のレギュレータ12aは、N型MOSトランジスタNM1と、第1の抵抗R1と、第2の抵抗R2と、増幅器OP1と、を有する。N型MOSトランジスタNM1は、ドレイン一端Dが電源端子T1に接続され、ソース他端Sが電圧出力端子T2に接続されている。第1の抵抗R1は、一端がN型MOSトランジスタNM1のソースSに接続されている。第2の抵抗R2は、一端が第1の抵抗R1の他端に接続され、他端が接地電位VSSに接地されている。第2の抵抗R2は、制御信号Bによって高抵抗値または低抵抗値に切り替えられる可変抵抗である。増幅器OP1は、非反転入力端子第1の入力端子に基準電圧Vrefが供給され、反転入力端子第2の入力端子が第1の抵抗R1の他端に接続され、出力端子がN型MOSトランジスタNM1のゲートGに接続されている。増幅器OP1は、反転入力端子の電圧が基準電圧Vrefに近づくようにN型MOSトランジスタNM1のゲートGの電圧VGnを制御する。その他の回路構成は、図1の第1の実施形態と同一であるため、同一の要素に同一の符号を付して説明を省略する。次に、半導体装置10aの動作を、主に第1の実施形態と異なる点について説明する。図5は、第1の実施形態の変形例に係る半導体装置10aの内部電源電圧Voutの立下り動作を示す波形図である。期間I期間Iでは、電源スイッチ11がオンしているので内部電源電圧Voutは外部電源電圧VDDになっている。そのため、N型MOSトランジスタNM1のソースSの電圧も外部電源電圧VDDとなっている。このときの内部電源電圧Voutは目標電圧に達していないため、第1の抵抗R1と第2の抵抗R2との間の電圧は基準電圧Vrefより低い。よって、増幅器OP1の出力電圧N型MOSトランジスタNM1のゲートGの電圧VGnは、図5に示すように外部電源電圧VDDに固定される。従って、N型MOSトランジスタNM1はオフしている。つまり、内部回路13に供給される内部電源電圧Voutは、電源スイッチ11の動作により外部電源電圧VDDとなる。期間II時刻t1において制御信号Aがハイレベルになり、電源スイッチ11がオフすると、内部電源電圧VoutN型MOSトランジスタNM1のソースSの電圧が低下して、N型MOSトランジスタNM1がオンする。このとき、期間Iと同様に、目標電圧は第1電圧であるため、N型MOSトランジスタNM1のゲートGの電圧VGnは外部電源電圧VDDに制御されている。これにより、内部電源電圧Voutは、外部電源電圧VDD-N型MOSトランジスタNM1のゲートソース間電圧VGSになる。ここで、電源スイッチ11がオフする時刻t1において、増幅器OP1の出力電圧VGnは帰還動作によってVDDに固定されているので、内部電源電圧Voutが低下すると、瞬時にN型MOSトランジスタNM1はオンする。従って、電源スイッチ11がオフした時に、何らかの原因で内部回路13が大きな電流を引き込んだ場合であっても、瞬時にN型MOSトランジスタNM1を介して内部回路13に電流を供給できるので、内部電源電圧Voutが急激に低下する恐れが無い。期間III時刻t2において制御信号Bがハイレベルになり、第2の抵抗R2が高抵抗値に切り替わるので、目標電圧は第2電圧Vregになる。従って、増幅器OP1の出力電圧VGnがVDDから下降して電圧Vxnに制御されると共に、内部電源電圧Voutは第2電圧Vregに制御される。即ち、内部電源電圧Voutは、第1のレギュレータ12aの動作により第2電圧Vregとなる。この変形例によっても、第1の実施形態と同様に、電源の瞬断および過渡状態での急激な電圧変動を起こさずに内部電源電圧Voutを切り替えでき、半導体装置10が用いられるシステムを低消費電力化できる。第2の実施形態第2の実施形態は、第2のレギュレータ15をさらに備える点が、第1の実施形態と異なる。図6は、第2の実施形態に係る半導体装置10bの構成を示す回路図である。半導体装置10bは、図1の半導体装置10に、さらに第2のレギュレータ15を備える。第2のレギュレータ15は、入力端子INと電源スイッチ11の一端との間に接続されている。第2のレギュレータ15は、外部電源電圧VDDを降圧して、降圧された電圧Vreg1を電源スイッチ11の一端および第1のレギュレータ12の電源端子T1に供給する。その他の回路構成は、図1の第1の実施形態と同一であるため、同一の要素に同一の符号を付して説明を省略する。本実施形態では、制御信号Bによって第2の抵抗R2が低抵抗値に切り替えられることにより、目標電圧は電源端子T1の電圧Vreg1以上の第1電圧に設定され、制御信号Bによって第2の抵抗R2が高抵抗値に切り替えられることにより、目標電圧は電源端子T1の電圧Vreg1より低い第2電圧Vreg2に設定される。これにより、制御信号Aと制御信号Bがローレベルの時、内部電源電圧Voutは、電源スイッチ11と第1のレギュレータ12の両方の動作により電圧Vreg1となる。制御信号Aがハイレベルであり、制御信号Bがローレベルの時、内部電源電圧Voutは、第1のレギュレータ12の動作により電圧Vreg1となる。制御信号Aと制御信号Bがハイレベルの時、内部電源電圧Voutは、第1のレギュレータ12の動作により第2電圧Vreg2となる。このように、本実施形態によれば、外部電源電圧VDDより低い電圧Vreg1を第1のレギュレータ12の電源端子T1に供給するようにしているので、増幅器OP1の出力電圧VGpの可変範囲0Vから電圧Vreg1が第1の実施形態より狭くなる。従って、内部電源電圧Voutの立下がり動作時に急激な電圧変動をより確実に抑えることができる。また、第1の実施形態と同様の効果も得られる。第3の実施形態第3の実施形態は、電源スイッチ11を備えない点が、第1の実施形態と異なる。図7は、第3の実施形態に係る半導体装置10cの構成を示す回路図である。半導体装置10cは、P型MOSトランジスタPM2と、第1の抵抗R1と、第2の抵抗R2と、増幅器OP1と、N型MOSトランジスタスイッチNM2と、を備える。半導体装置10cは、外部電源P1から入力端子INに供給された外部電源電圧VDDに基づいて、外部電源電圧VDD以下の内部電源電圧Voutを出力端子OUTから出力する。P型MOSトランジスタPM2は、ソースSが入力端子INに接続され、ドレインDが出力端子OUTに接続されている。第1の抵抗R1は、一端がP型MOSトランジスタPM2のドレインDに接続されている。第2の抵抗R2は、一端が第1の抵抗R1の他端に接続され、他端が接地されている。第2の抵抗R2は、制御信号Cによって高抵抗値または低抵抗値に切り替えられる可変抵抗である。本実施形態では、第2の抵抗R2は、制御信号Cがローレベルの時に高抵抗値になり、制御信号Cがハイレベルの時に低抵抗値になる。増幅器OP1は、反転入力端子に基準電圧Vrefが供給され、非反転入力端子が第1の抵抗R1の他端に接続され、出力端子がP型MOSトランジスタPM2のゲートGに接続されている。N型MOSトランジスタNM2は、ドレイン一端がP型MOSトランジスタPM2のゲートGに接続され、ソース他端が接地され、ゲートに制御信号Cが供給される。このような構成により、半導体装置10cは、内部電源電圧Voutを目標電圧に近づくように制御する。目標電圧は、第1の抵抗R1と第2の抵抗R2と基準電圧Vrefとによって決定され、R1/R21Vrefと表すことができる。ここでも、第1の抵抗R1の抵抗値をR1として、第2の抵抗R2の抵抗値をR2としている。目標電圧は、制御信号Cにより、外部電源電圧VDD以上の第1電圧又は外部電源電圧VDDより低い第2電圧Vregに切り替えられる。第2の抵抗R2が低抵抗値に設定された時、目標電圧は第1電圧に設定され、第2の抵抗R2が高抵抗値に設定された時、目標電圧は第2電圧Vregに設定されるように、第1の抵抗R1と第2の抵抗R2と基準電圧Vrefとが設定されている。制御信号Cにより、目標電圧が第1電圧である時、N型MOSトランジスタNM2はオンに制御され、目標電圧が第2電圧Vregである時、N型MOSトランジスタNM2はオフに制御される。図8は、第3の実施形態に係る半導体装置10cの動作を示す波形図である。時刻t1a以前では、制御信号Cはハイレベルになっている。よって、N型MOSトランジスタNM2はオンしているので、P型MOSトランジスタPM2のゲートGの電圧は0Vになっている。これにより、P型MOSトランジスタPM2はオンするので、内部電源電圧Voutとして外部電源電圧VDDが出力される。また、第2の抵抗R2は低抵抗値に設定されているので、目標電圧は外部電源電圧VDDより高い第1電圧である。このとき、第1の抵抗R1と第2の抵抗R2との間の電圧は基準電圧Vrefより低いので、増幅器OP1は0Vを出力する。次に、時刻t1aにおいて、制御信号Cはハイレベルからローレベルになる。これにより、N型MOSトランジスタNM2はオフになる。また、第2の抵抗R2は高抵抗値に設定されるので、目標電圧は第2電圧Vregになる。従って、内部電源電圧Voutは第2電圧Vregに制御される。この時、第1の抵抗R1及び第2の抵抗R2と、負荷となる内部回路13の容量との時定数により、内部電源電圧Voutを外部電源電圧VDDから第2電圧Vregへと緩やかに下降させることができる立下り時間tf。従って、過渡状態での大きな電圧変動を抑えることが可能となる。次に、時刻t2aにおいて、制御信号Cはローレベルからハイレベルになる。これにより、時刻t1a以前と同様に、N型MOSトランジスタNM2はオンになる。また、第2の抵抗R2は低抵抗値に設定されるので、目標電圧は第1電圧になる。従って、内部電源電圧Voutとして外部電源電圧VDDが出力される。以上で説明したように、本実施形態によれば、第1の実施形態の電源スイッチ11とP型MOSトランジスタPM1を、P型MOSトランジスタPM2に置き換えるようにしたので、半導体装置10cのサイズを第1の実施形態の半導体装置10より縮小できる。また、第1の実施形態と同様の効果も得られる。第4の実施形態第4の実施形態は、第1の実施形態の半導体装置10を用いたシステムの一例に関する。図9は、本発明の第4の実施形態に係るメモリシステム100の構成を示すブロック図である。図9に示すように、メモリシステム100は、第1の実施形態の半導体装置電源供給システム10と、高速回路20と、低速回路30と、SRAMメモリ40と、を備える。メモリシステム100は、例えば、NAND型フラッシュメモリ図示せずを制御するメモリコントローラである。メモリシステム100は、通常動作状態又はスタンバイ状態に切り替えられる。外部電源P1は、外部電源電圧VDDを半導体装置10及び高速回路20に供給する。高速回路20は、例えば、CPUや論理回路であり、NAND型フラッシュメモリを制御する。高速回路20は、スタンバイ状態では動作を停止する。半導体装置10は、外部電源電圧VDDに基づいて内部電源電圧Voutを出力する。内部電源電圧Voutは、低速回路30及びSRAM40を動作させるための電源電圧として低速回路30及びSRAM40に供給される。半導体装置10は、通常動作状態では、内部電源電圧Voutとして外部電源電圧VDDを出力して、スタンバイ状態では、内部電源電圧Voutとして外部電源電圧VDDより低い第2電圧Vregを出力する。低速回路30は、例えば、論理回路であり、高速回路20より低速に動作する。低速回路30は、SRAM40やNAND型フラッシュメモリを制御する。SRAM40は、例えば、NAND型フラッシュメモリから読み出した情報を一時的に記憶する。また、SRAM40は、外部から入力された信号データを一時的に記憶して、NAND型フラッシュメモリに転送する。さらに、SRAM40は、メモリシステム100の設定データを記憶する。SRAM40は、通常動作状態では高速に動作する必要があり、スタンバイ状態では記憶しているデータを保持し続ける必要がある。前述のように、第1の実施形態の半導体装置10によれば、電源の瞬断および過渡状態での急激な電圧変動を起こさずに、内部電源電圧Voutを外部電源電圧VDD又は第2電圧Vregに切り替えできる。従って、SRAM40に記憶されたデータの破壊を起こさずに、メモリシステム100を低消費電力化できる。また、内部電源電圧Voutを第2電圧Vregに切り替えることにより、スタンバイ状態でのSRAM40のリーク電流を低減できる。なお、第1の実施形態の半導体装置10の代わりに、他の実施形態の半導体装置10a,10b,10cを用いても、同様の効果が得られる。他の変形例上記各実施形態では、制御信号Bによって第2の抵抗R2を高抵抗値又は低抵抗値に切り替え、これにより目標電圧を切り替える一例について説明したが、制御信号Bによって基準電圧Vrefを切り替え、これにより目標電圧を切り替えても良い。また、制御信号Bによって第1の抵抗R1を高抵抗値又は低抵抗値に切り替えてもよい。また、第1の実施形態の変形例を、第2の実施形態に適用しても良い。また、第2の実施形態と第3の実施形態を組み合わせても良い。さらに、半導体装置10,10a,10b,10cをメモリシステム100以外のシステムに適用しても良い。以上で説明した各実施形態の半導体装置によれば、電源の瞬断および過渡状態での急激な電圧変動を起こさずに内部電源電圧Voutを切り替えできる。比較例以下に、発明者が知得する比較例について説明する。図10は、比較例に係る電源供給システムの構成を示すブロック図である。図10aに示す電源供給システムは、2つの外部電源P11,P12と、2つの電源スイッチ111,112と、を備える。電源スイッチ111がオンの時、外部電源P11からの電源電圧VDD1が、内部電源電圧Voutとして内部回路13に供給される。電源スイッチ112がオンの時、外部電源P12からの電源電圧VDD2<VDD1が、内部電源電圧Voutとして内部回路13に供給される。図10bに示す電源供給システムは、外部電源P1と、2つのレギュレータ121,122と、2つの電源スイッチ111,112と、を備える。電源スイッチ111がオンの時、外部電源P1からの電源電圧VDDを調整した電圧Vreg1<VDDが、内部電源電圧Voutとして内部回路13に供給される。電源スイッチ112がオンの時、外部電源P1からの電源電圧VDDを調整した電圧Vreg2<Vreg1が、内部電源電圧Voutとして内部回路13に供給される。図10a、bに示した比較例の電源供給システムでは、電源スイッチ111,112が同時にオフする瞬間に電源の瞬断が起こる。また、電源スイッチ111,112が同時にオフしないように制御した場合であっても、図10bに示した比較例の電源供給システムでは、内部電源電圧Voutが電圧Vreg1である状態で電源スイッチ111がオフすると共に電源スイッチ112がオンすると、内部電源電圧Voutが電圧Vreg2未満に低下するまでは、レギュレータ122は内部電源電圧Voutを上昇させる帰還動作を行わない。従って、この時に内部回路13が引き込む電流が大きくなると、内部電源電圧Voutが電圧Vreg2未満に低下してからレギュレータ122が内部電源電圧Voutを上昇させる帰還動作を開始するまでの間に、内部電源電圧Voutの急激な低下が生じる可能性がある。即ち、これら比較例の構成では、以上で説明した実施形態の構成と異なり、電源の瞬断および過渡状態での急激な電圧変動が生じる可能性がある。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"