制御電源と、一次巻線と二次巻線とを有するトランスと、第1のスイッチング素子と、第2のスイッチング素子と、整流素子と、容量素子と、を備え、前記第1のスイッチング素子は、前記制御電源と前記一次巻線の一端との間に接続され、前記第2のスイッチング素子は、前記一次巻線の他端に接続され、前記整流素子の両端は、前記一次巻線の両端に並列接続され、前記容量素子の一端は、前記一次巻線の一端または他端に接続され、前記第1のスイッチング素子及び第2のスイッチング素子のうち一方の導通時に前記容量素子が前記制御電源により充電され、且つ、前記第1のスイッチング素子及び第2のスイッチング素子のうち他方の導通時に前記容量素子が放電されることを特徴とするゲート駆動回路。前記一次巻線に流れる電流の立ち上がり及び立ち下がりに応じて前記二次巻線に発生する巻線電圧を検出する受信回路を備え、前記受信回路は、前記巻線電圧に応じて制御パルス信号を出力することを特徴とする請求項1に記載のゲート駆動回路。前記容量素子の一端は、前記一次巻線の一端に接続されることを特徴とする請求項1または請求項2に記載のゲート駆動回路。前記容量素子の一端は、前記一次巻線の他端に接続されることを特徴とする請求項1または請求項2に記載のゲート駆動回路。前記容量素子の他端は、接地されることを特徴とする請求項1乃至請求項4のいずれか1項に記載のゲート駆動回路。前記容量素子の他端は、前記制御電源に接続されることを特徴とする請求項1乃至請求項4のいずれか1項に記載のゲート駆動回路。前記容量素子は、該容量素子が前記制御電源により充電されるとき前記一次巻線を介して充電され、且つ、該容量素子が放電されるとき前記一次巻線を介さずに放電されるか、または、該容量素子が前記制御電源により充電されるとき前記一次巻線を介さずに充電され、且つ、該容量素子が放電されるとき前記一次巻線を介して放電されるように構成されたことを特徴とする請求項1乃至請求項6のいずれか1項に記載のゲート駆動回路。前記容量素子は、該容量素子が放電されるとき前記一次巻線を介して放電するように構成されたことを特徴とする請求項1乃至請求項6のいずれか1項に記載のゲート駆動回路。前記容量素子は、該容量素子が前記制御電源により充電されるとき前記一次巻線を介して充電するように構成されたことを特徴とする請求項1乃至請求項6のいずれか1項に記載のゲート駆動回路。上記従来技術のゲート駆動回路は、NMOSトランジスタ14が開放から導通状態に切り替わったときに、トランス8に発生した正の電圧が受信回路のトリガー信号として伝送され、半導体スイッチング素子2がオンされる。このとき、パルス信号回路16の出力がハイレベルの間、NMOSトランジスタ14が導通状態となりトランス8とNMOSトランジスタ14に電流が流れ続ける。しかし、トランス8によって受信回路6にトリガー信号が伝えられるのは、NMOSトランジスタ14が開放から導通状態に切り替わった瞬間からわずかな時間のみのため、これに引き続くパルス信号回路16の出力がハイレベルの間、無駄な電流が流れることになる。このように、従来技術によるゲート駆動回路は、無駄な電流が流れ、無駄な電力を消費するという問題があった。本発明の目的は、上記問題点に鑑み、無駄な電流が流れないようにし、消費電力を低減するようにしたゲート駆動回路を提供することにある。本発明のゲート駆動回路は、制御電源と、一次巻線と二次巻線とを有するトランスと、第1のスイッチング素子と、第2のスイッチング素子と、整流素子と、容量素子と、を備え、前記第1のスイッチング素子は、前記制御電源と前記一次巻線の一端との間に接続され、前記第2のスイッチング素子は、前記一次巻線の他端に接続され、前記整流素子の両端は、前記一次巻線の両端に並列接続され、前記容量素子の一端は、前記一次巻線の一端または他端に接続され、前記第1のスイッチング素子及び第2のスイッチング素子のうち一方の導通時に前記容量素子が前記制御電源により充電され、且つ、前記第1のスイッチング素子及び第2のスイッチング素子のうち他方の導通時に前記容量素子が放電されることを特徴とする。また、本発明のゲート駆動回路は、前記一次巻線に流れる電流の立ち上がり及び立ち下がりに応じて前記二次巻線に発生する巻線電圧を検出する受信回路を備え、前記受信回路が、前記巻線電圧に応じて制御パルス信号を出力することを特徴とする。また、本発明のゲート駆動回路は、前記容量素子の一端が、前記一次巻線の一端に接続されることを特徴とする。また、本発明のゲート駆動回路は、前記容量素子の一端が、前記一次巻線の他端に接続されることを特徴とする。また、本発明のゲート駆動回路は、前記容量素子の他端が、接地されることを特徴とする。また、本発明のゲート駆動回路は、前記容量素子の他端が、前記制御電源に接続されることを特徴とする。また、本発明のゲート駆動回路は、前記容量素子が前記制御電源により充電されるとき前記一次巻線を介して充電され、且つ、該容量素子が放電されるとき前記一次巻線を介さずに放電されるか、または、該容量素子が前記制御電源により充電されるとき前記一次巻線を介さずに充電され、且つ、該容量素子が放電されるとき前記一次巻線を介して放電されるように構成されたことを特徴とする。また、本発明のゲート駆動回路は、前記容量素子が放電されるとき前記一次巻線を介して放電するように構成されたことを特徴とする。また、本発明のゲート駆動回路は、前記容量素子が前記制御電源により充電されるとき前記一次巻線を介して充電するように構成されたことを特徴とする。本発明によれば、半導体スイッチング素子のゲート駆動回路に流れる無駄な電流が無くなり、効率を向上させることができる。次に、本発明の実施形態を、図面を参照して具体的に説明する。まず、図4から図7にしたがって本発明の具体的一実施形態を説明し、次に図8から図11にしたがって本発明の他の実施形態を説明する。実施の形態1図4は、本発明の具体的一実施形態で、図2に示した従来技術を改良したゲート駆動回路を示している。図4に示した回路構成は、例えば上アームの半導体スイッチング素子2フリーホイールダイオード付IGBTに対応したゲート駆動回路を示したものであり、詳細は図5に示した送信回路22、トランス8、受信回路23、ゲートドライブ回路7、半導体スイッチング素子2、負荷4で構成される。図4は、図5に示した半導体スイッチング素子2のゲート駆動回路構成を、図2と同様に簡略化して示している。図4において、図2と同じ符号で示したものは、同じ機能部や部材を示している。図2の従来技術の回路構成と比較すると、本実施の形態1のゲート駆動回路では、コンデンサ容量素子20とPMOSトランジスタ21が追加され、負荷19が負荷25とされている点が異なっている。負荷25は、図6にしたがい後述するように、受信回路23の構成が論理回路を使用してディジタル化され、IC化が容易な回路構成になっている。図4に従って回路構成を説明する。制御電源12と接地点13間にPMOSトランジスタ21、トランス8の一次巻線、NMOSトランジスタ14が順に直列接続され、トランス8の一次巻線の両端には、NMOSトランジスタ14からPMOSトランジスタ21が順方向となるようにダイオード15が接続されている。また、トランス8の二次巻線の両端には負荷25が接続されている。NMOSトランジスタ14とPMOSトランジスタ21のゲートにはパルス信号回路18の出力端子が接続され、パルス信号回路18のパルス信号により駆動されるようになっている。そして、PMOSトランジスタ21のドレイン端子とトランス8の一次巻線の一端とダイオード15のカソード端子が接続された接続点にコンデンサ20の一端が接続され、コンデンサ20の他端が接地点13に接続されている。図5は、三相交流モータが接続された電子装置の一相分ユニット101を示している。ユニット101は、電源9と接地点10間に半導体スイッチング素子2上アームの半導体スイッチング素子と半導体スイッチング素子3下アームの半導体スイッチング素子が直列接続され、その接続点が負荷4に接続される出力端子になっている。半導体スイッチング素子2、3はフリーホイールダイオード付のIGBTが使用され、これら半導体スイッチング素子2と半導体スイッチング素子3のそれぞれのゲート駆動回路には、図4に示したゲート駆動回路が適用されている。負荷4が三相交流モータである場合、電子装置は、ユニット101を3組使用して三相交流を出力するインバータ装置として構成される。図5では、図4で示したパルス信号回路18を、パルス信号回路16、AND回路17の組み合わせとして詳細構成が示してある。すなわち、2入力AND回路17の一方の入力端子にIN信号入力端子が接続され、他方の入力端子にパルス信号回路16の出力端子が接続されている。そして、AND回路17の出力端子にはNMOSトランジスタ14とPMOSトランジスタ21のゲート端子が共通接続されている。これらNMOSトランジスタ14、PMOSトランジスタ21、ダイオード15、コンデンサ20、パルス信号回路16、AND回路17で構成される送信回路22は、一纏めにしてモジュールIC化回路220として、実装面積や占有容積を小さくすることができる。このモジュールIC化回路220は制御電源12と接地点13間に接続され、その出力はトランス8の一次巻線に接続される。また、図5では、図4で示した負荷25を受信回路23、ゲートドライブ回路7、制御電源11、半導体スイッチング素子2、電源9、負荷4の組み合わせとして詳細構成が示してある。すなわち、トランス8の二次巻線の両端は受信回路23の入力端子に接続され、受信回路23の出力端子はゲートドライブ回路7の入力端子に接続されている。また、ゲートドライブ回路7の出力端子は半導体スイッチング素子2のゲート端子に接続されている。そして、受信回路23とゲートドライブ回路7には制御電源11が接続されている。受信回路23は図6に示すようにその構成が論理回路を使用してディジタル化され、IC化が容易な回路構成になっている。これら受信回路23、ゲートドライブ回路7、制御電源11は、一纏めにしてモジュールIC化回路221として実装面積や占有容積を小さくすることができる。半導体スイッチング素子3のゲート側も半導体スイッチング素子2と同様に送信回路22’モジュールIC化回路220’、及び受信回路23’とゲートドライブ回路7’と制御電源11’からなるゲート駆動回路モジュールIC化回路221’を備えている。これらゲート駆動回路を備える上下アームの半導体スイッチング素子2、3の回路はユニット101として構成される。そして、これらユニット101を3組を三相交流を出力するインバータ装置として組み立てることにより負荷4としての三相交流モータを駆動する。ユニット101は交換可能な単位としてモジュール化することにより、使い勝手の良い構成とすることができる。なお、ユニット101は三相交流モータを駆動するものに限定されず、一般に三相の負荷を駆動することができると共に、ユニット101を2組使用することにより単相交流を出力することもでき、その他、可変の直流出力装置や4相以上の交流出力装置として組み立てることも可能である。図6は、受信回路23の具体的一例を示したもので、論理回路を使用してディジタル化され、IC化が容易な回路構成になっている。図6に示すように、受信回路23は、JKフリップフロップJK-FF231、単安定マルチバイブレータMM232、233、OR回路234、AND回路235、タイマー回路236、RSフリップフロップRS-FF237から構成されている。まず、受信回路23の構成を説明する。JK-FF231のクロック入力端子C1はトランス8の二次巻線に接続されている。また、JK-FF231の出力端子Q1は単安定マルチバイブレータ232の入力端子に接続され、出力端子Q1の論理を反転した出力端子-Q1が単安定マルチバイブレータ233の入力端子に接続されている。単安定マルチバイブレータ232出力端子Q2と単安定マルチバイブレータ233の出力端子Q3はOR回路234の一方及び他方の入力端子に接続され、OR回路234の出力端子はRS-FF237のセット入力端子Sに入力されている。また、タイマー回路236は、出力端子Q5がRS-FF237のリセット端子R1に接続され、リセット端子R2がOR回路234の出力端子に接続され、クロック入力端子C2がAND回路235の出力端子に接続されている。AND回路235の一方の入力端子にはタイマーカウンタ用のクロック信号CLKが入力され、他方の入力端子にはRS-FF237の出力端子Q4が接続されている。また、RS-FF237の出力端子Q4はゲートドライブ回路7に接続される。次に、受信回路23の動作を図7の波形に基づいて説明する。トランス8は、NMOSトランジスタ14とPMOSトランジスタ21がオン、オフ制御されることにより、一次巻線電圧に比例する二次巻線電圧を発生する図7のトランス8の電圧波形参照。このトランス8の二次巻線に発生した電圧が図6に示したJK-FF231のクロック入力端子C1に入力されると、図7に示すように、入力される毎にJK-FF231の出力端子Q1の信号は反転する。JK-FF231の出力信号Q1が図6に示した単安定マルチバイブレータ232に入力されると、単安定マルチバイブレータ232は入力信号の立ち上がりから所定期間だけハイレベルとなるパルス信号を出力する。また、JK-FF231の出力端子Qの論理を反転した出力端子-Qの信号が図6に示した単安定マルチバイブレータ233に入力されると、単安定マルチバイブレータ233は入力信号の立ち上がりから所定期間だけハイレベルとなるパルス信号を出力する。単安定マルチバイブレータ232の出力端子Q2と単安定マルチバイブレータ233の出力端子Q3からの信号は、OR回路234で論理和がとられ、IN信号がハイレベルの期間において、パルス信号回路18の矩形波パルス信号の立ち上がりに同期したパルス信号となる。そして、OR回路234の出力はRS-FF237のセット入力端子Sに入力される。RS-FF237のセット入力端子SにOR回路234からパルス信号が入力されると、RS-FF237の出力端子Q4からはハイレベル信号が出力される。一方、RS-FF237のリセット端子R1にはタイマー回路236の出力が入力されているので、タイマー回路236がカウントアップして出力端子Q5からパルス信号がリセット端子R1に入力されると、RS-FF237の出力端子Q4はローレベルにリセットされる。タイマー回路236は、RS-FF237の出力端子Q4の信号がハイレベルの期間、タイマーカウンタ用のクロック信号CLKがAND回路235を介して入力される。しかしながら、OR回路234からタイマー回路236のリセット端子R2に入力されるパルス信号の間隔が、タイマー回路236のカウントアップ時間より短く設定されているので、タイマー回路236はOR回路234からのパルス信号でリセットされカウントアップすることはない時刻t1t2t3。したがってOR回路234からパルス信号が出力されている限りRS-FF237の出力はリセットされずハイレベルを維持する。しかしながら、OR回路234からのパルス信号がなくなると、タイマー回路236はリセットされることなくカウントを継続し、カウントアップ時間が到来した時刻t4になるとカウントアップして出力端子Q5から所定幅のパルス信号が出力される。タイマー回路236がカウントアップしたこのパルス信号でRS-FF237はリセットされ、図7の最下段に示した信号となる。RS-FF237の出力信号は、ゲートドライブ回路7に出力され、半導体スイッチング素子2を駆動するIGBTゲートソース間電圧信号となる。図7に示した動作波形図を参照して、図4または図5のゲート駆動回路の動作を説明する。パルス信号回路18は、図7に示すように連続した矩形波パルス信号を出力する。IN信号は、半導体スイッチング素子2のゲート端子にゲート信号を供給する期間に対応して、所定のタイミングでハイレベルに立ち上がり、所定のタイミングでローレベルに立ち下がる。図7ではパルス信号回路18の矩形波パルス信号が4個含まれるようにハイレベルとなっているが、これは一例であって、所望の長さだけハイレベル状態とすることができる。パルス信号回路18の矩形波パルス信号がハイレベルで且つIN信号がハイレベルのときNMOSトランジスタ14はオンに駆動されこのときPMOSトランジスタ21はオフ、パルス信号回路18の矩形波パルス信号又はIN信号のいずれかがローレベルのときPMOSトランジスタはオンに駆動されるこのときNMOSトランジスタ14はオフ。したがって、IN信号がハイレベルになる以前のローレベル期間のときPMOSトランジスタ21がオンしてコンデンサ20は制御電源12と接地点13間に接続されており、ほぼ制御電源12の電圧まで充電されているコンデンサ20の充電経路は図4で示した経路A1。IN信号がハイレベルになってパルス信号回路18の矩形波パルス信号がAND回路17を通過しAND回路17の出力がハイレベルになるとNMOSトランジスタ14がオンし、矩形波パルス信号の立ち上がりでコンデンサ20の電圧はトランス8の一次巻線を介してほぼ0Vまで放電するコンデンサ20の放電経路は図4で示した経路A2。また、AND回路17の出力がローレベルになるとNMOSトランジスタ14がオフすると共にPMOSトランジスタ21がオンし、コンデンサ20はほぼ制御電源12の電圧まで充電されるコンデンサ20の充電経路は図4で示した経路A1。IN信号がハイレベルの期間、パルス信号回路18の矩形波パルス信号に応じて、コンデンサ20は充放電を繰り返す。このようにIN信号がハイレベルの期間においては、PMOSトランジスタ21がオンしているときにコンデンサ20に充電された電圧が、NMOSトランジスタ14がオンした瞬間にトランス8の一次巻線に印加されるようになる。このトランス8に印加される電圧はNMOSトランジスタ14がオンした瞬間からコンデンサ20の電荷が放電されるわずかな期間のみになるので、引き続くパルス信号回路18の矩形波パルス信号がハイレベルの期間はトランス8には電圧が印加されず無駄な電流が流れなくなる。図7のトランス8の電流トランス8の電圧はこのときの動作波形を示している。トランス8の二次巻線には、一次巻線に比例した電圧が誘起されるので、受信回路23はこの電圧をトリガー信号として図7の最下段に示したゲート駆動信号であるIGBTゲートソース間電圧信号を出力する。受信回路23からのゲート駆動信号はゲートドライブ回路7で信号増幅され半導体スイッチング素子2をオン、オフ駆動する。以上説明したように、本実施の形態によれば、図7に示したように、トランス8の電流はパルス信号回路18のパルス信号がハイレベルに立ち上がる瞬間からわずかの時間のみ流れるだけであり、引き続くパルス信号回路18のパルス信号がハイレベルの期間は電流が流れないようになる。したがって、本実施の形態によれば、ゲート駆動回路に流れる無駄な電流が無くなり、効率を向上させることができる。また、本実施形態によれば、受信回路を論理回路で構成してあるので、モジュール化に適した回路となり、IC化が容易に行え、ゲート駆動回路の小型化に貢献することができる。実施の形態2図8は、本発明による実施の形態2を示したものである。本実施の形態2は、実施の形態1に対し、コンデンサ20の接続箇所を変更しコンデンサ201として示している、パルス信号回路18の出力側にインバータ回路30を追加した点が異なっている。すなわち、コンデンサ201の一端は、NMOSトランジスタ14のドレイン端子とトランス8の他端とダイオード15のアノード端子が接続された接続点に接続され、コンデンサ201の他端は、制御電源12とPMOSトランジスタ21のソース端子との接続点に接続されている。また、インバータ回路30の入力端子はパルス信号回路18AND回路17の出力端子に接続され、インバータ回路30の出力端子はNMOSトランジスタ14とPMOSトランジスタ21のゲート端子が共通に接続された接続点に接続されている。その他の回路構成は、実施の形態1と同じである。本実施の形態2では、コンデンサ201の充電経路が、図8で示した経路A3となっている。また、コンデンサ201の放電経路が、図8で示した経路A4となっている。すなわち、NMOSトランジスタ14がオンすることによりコンデンサ201の充電経路A3が形成され、また、PMOSトランジスタ21をオンすることによりコンデンサ201の放電経路A4が形成される。この本実施の形態2は、実施の形態1と比較すると、NMOSトランジスタ14とPMOSトランジスタ21のコンデンサ201に対する充放電の役目が交換された構成になっていることが分かる。したがって、パルス信号回路18の出力側にインバータ回路30を追加してNMOSトランジスタ14とPMOSトランジスタ21のゲート信号の関係を交換し、図7に示した動作と同じに動作するようにしている。したがって、本実施の形態2は実施の形態1と同じように動作し、同様の効果を奏する。実施の形態3図9は、本発明による実施の形態3を示したものである。本実施の形態3は、実施の形態1に対し、コンデンサ20の接続箇所を変更しているコンデンサ202として示している点が異なっている。すなわち、コンデンサ202の一端は、PMOSトランジスタ21のドレイン端子とトランス8の一端とダイオード15のカソード端子が接続された接続点に接続され、コンデンサ201の他端は、制御電源12とPMOSトランジスタ21のソース端子との接続点に接続されている。その他の回路構成は、実施の形態1と同じである。本実施の形態3では、コンデンサ202の充電経路が、図9で示した経路A5となっている。また、コンデンサ202の放電経路が、図9で示した経路A6となっている。すなわち、NMOSトランジスタ14がオンすることによりコンデンサ202の充電経路A5がトランス8の一次巻線を含んで形成され、また、PMOSトランジスタ21をオンすることによりコンデンサ202の放電経路A6が形成される。この本実施の形態3は、実施の形態1と比較すると、実施の形態1ではNMOSトランジスタ14がオンしてコンデンサ20が放電するときトランス8の一次巻線に電圧が印加されるのに対し、実施の形態3ではNMOSトランジスタ14がオンしてコンデンサ202が充電するときトランス8の一次巻線に電圧が印加される点が異なっている。したがって、図7におけるコンデンサ20の充放電に対するトランス8の電圧の発生波形に対し、コンデンサ202の充放電に対するトランス8の電圧の発生波形は図10のようになる。本実施の形態3の動作波形は、コンデンサ202充放電動作を除きその他の動作波形が図7の動作波形と同じになる。したがって、実施の形態3はコンデンサ202充放電動作を逆にして考えれば実施の形態1と同様に考えることができ、実施の形態1と同じように動作し、同様の効果を奏する。実施の形態4図11は、本発明による実施の形態4を示したものである。本実施の形態4は、実施の形態3に対し、コンデンサ202の接続箇所を変更しコンデンサ203として示している、パルス信号回路18の出力側にインバータ回路30を追加した点が異なっている。すなわち、コンデンサ203の一端は、NMOSトランジスタ14のドレイン端子とトランス8の他端とダイオード15のアノード端子が接続された接続点に接続され、コンデンサ203の他端は、接地点13に接続されている。また、インバータ回路30の入力端子はパルス信号回路18AND回路17の出力端子に接続され、インバータ回路30の出力端子はNMOSトランジスタ14とPMOSトランジスタ21のゲート端子が共通に接続された接続点に接続されている。その他の回路構成は、実施の形態3と同じである。本実施の形態4では、コンデンサ203の充電経路が、図11で示した経路A7となっている。また、コンデンサ203の放電経路が、図11で示した経路A8となっている。すなわち、PMOSトランジスタ21がオンすることによりコンデンサ203の充電経路A7がトランス8の一次巻線を含んで形成され、また、NMOSトランジスタ14をオンすることによりコンデンサ203の放電経路A8が形成される。この本実施の形態4は、実施の形態3と比較すると、NMOSトランジスタ14とPMOSトランジスタ21のコンデンサ203に対する充放電の役目が交換された構成になっていることが分かる。したがって、パルス信号回路18の出力側にインバータ回路30を追加してNMOSトランジスタ14とPMOSトランジスタ21のゲート信号の関係を交換し、図7に示した動作と同じに動作するようにしている。したがって、本実施の形態4は実施の形態3と同じように動作し、同様の効果を奏する。上記実施の形態での構成図では、コンデンサ20、201~203の各充放電経路A1~A8に抵抗が挿入されていないが、コンデンサ20、201~203の電荷をNMOSトランジスタ14あるいはPMOSトランジスタ21で直接充放電する場合には、充放電のピーク電流を抑制する抵抗を挿入するとよい。また、コンデンサ20、201~203の電荷をNMOSトランジスタ14あるいはPMOSトランジスタ21でトランス8の一次巻線を介して充放電する場合には、充放電の振動電流を抑制する抵抗を挿入するとよい。また、制御電源12と制御電源12’は、同一であってもよい。また、半導体スイッチング素子としてIGBTの例を挙げたが、IGBTに限らず、MOSトランジスタ、バイポーラトランジスタを用いることができる。また、NMOSトランジスタ14とPMOSトランジスタ21は、バイポーラトランジスタに代えることも可能である。また、接地点10、13への接地は、必ずしも大地への接地を意味するものではなく基準電位への接地を意味する。上記、実施の形態は、本発明の一例を示したものであって、これに限定されるものではなく、本発明の主旨を逸脱しない範囲において変形して実施できることは言うまでもない。