"電力用半導体素子の制御電極を駆動する駆動回路と、前記電力用半導体素子の前記制御電極の電圧が一定値を超えないように制限する電圧保護回路とを備え、前記電圧保護回路は、前記電力用半導体素子の前記制御電極にエミッタが接続されたPNPトランジスタと、前記PNPトランジスタにベース電位を与える電圧発生回路とを備え、前記電圧発生回路は、前記電力用半導体素子の駆動正電源電圧から前記駆動回路における電圧降下を差し引いた値の電圧を超える電圧が前記電力用半導体素子の前記制御電極に印加されたときに、前記PNPトランジスタがオンできる電圧を出力する、電力用半導体素子の駆動保護回路。前記電圧発生回路は、アノード側が駆動正電源の正端子に接続される電圧発生用ダイオードと、前記電圧発生用ダイオードのカソードと前記PNPトランジスタのコレクタ端子との間に接続される電圧発生用抵抗と、前記電圧発生用抵抗と並列接続される電圧発生用コンデンサと、カソード側が前記電圧発生用ダイオードのカソード側と、アノード側が前記PNPトランジスタのベース端子と、それぞれ接続される保護用ダイオードと、を備える、請求項1に記載の電力用半導体素子の駆動保護回路。ドレイン端子が前記保護用ダイオードのアノード側と前記PNPトランジスタのベース端子との間に接続され、ソース端子が前記電力用半導体素子のエミッタ端子と接続され、前記電力用半導体素子のオフ時にオン状態となるゲート誤動作防止用トランジスタをさらに備えた、請求項1又は2に記載の電力用半導体素子の駆動保護回路。しかしながら特許文献1の方法によれば、主素子のゲート電圧が駆動正電源電圧E1よりもPNPトランジスタのベースエミッタ間電圧VBEだけ上昇しないと、PNPトランジスタがオン状態にならないため、短絡動作時のゲート電圧は最大でE1VBEとなる。一方、駆動出力段の電圧降下をΔVとすると、通常時の主素子のゲート電圧はE1-ΔVであるため、短絡動作時のゲート電圧は通常時に比べてΔVVBEも上昇してしまう。コンパレータを用いてゲート電圧の検出を行うことにより、ベースエミッタ間電圧VBE分のずれは解消するが、なおΔVが通常時のゲート電圧との差として残る。そこで、本発明は上述の問題点に鑑み、電力用半導体素子の制御電極の短絡動作時の電圧を通常動作時の電圧と同じ値に制限し、安全で確実な遮断を行うことが可能な電力用半導体素子の駆動保護回路の提供を目的とする。本発明の電力用半導体素子の駆動保護回路は、電力用半導体素子と、前記電力用半導体素子の制御電極を駆動する駆動回路と、前記電力用半導体素子の前記制御電極の電圧が一定値を超えないように制限する電圧保護回路とを備え、前記電圧保護回路は、前記電力用半導体素子の前記制御電極にエミッタが接続されたPNPトランジスタと、前記PNPトランジスタにベース電位を与える電圧発生回路とを備え、前記電圧発生回路は、前記電力用半導体素子の駆動正電源電圧から、前記駆動回路における電圧降下を差し引いた値の電圧を超える電圧が前記電力用半導体素子の前記制御電極に印加されたときに、前記PNPトランジスタがオンできる電圧を出力する。本発明の電力用半導体素子の駆動保護回路は、電力用半導体素子の制御電極の電圧が一定値を超えないように制限する電圧保護回路を備え、前記電圧保護回路は、前記電力用半導体素子の前記制御電極にエミッタが接続されたPNPトランジスタと、前記PNPトランジスタにベース電位を与える電圧発生回路とを備え、前記電圧発生回路は、前記電力用半導体素子の駆動正電源電圧から、前記駆動回路における電圧降下を差し引いた値の電圧を超える電圧が前記電力用半導体素子の前記制御電極に印加されたときに、前記PNPトランジスタがオンできる電圧を出力する。そのため、電力用半導体素子の制御電極の短絡動作時の電圧を通常動作時の電圧と同じ値に制限し、安全で確実な遮断を行うことができる。前提技術図5は、三相の誘導電動機を制御対象とするインバータの回路図である。図5に示す回路で絶縁破壊事故が生じると、インバータを構成する電力用半導体素子IGBTにとっては負荷短絡動作に相当し、定格を超えた短絡電流が流れる図6。図6は、図5における1つのIGBTとその駆動回路を示している。負荷短絡動作ではコレクタゲート間容量帰還容量Cgcが急増する。コレクタエミッタ間電圧をエミッタゲート間容量CgeとCgcの比で分圧して得られる電圧がゲートの正側駆動電源電圧VDDを上回ると、オン時のゲートエミッタ間電圧以下、ゲート電圧と称するが駆動電源電圧VDD以上に持ち上げられることがある図7。図7において、短絡動作時のゲート電圧は通常動作時のゲート電圧VGよりΔVge大きい最大値を有する。その結果、コレクタ電流ICが本来予想される値よりも大きくなり、大電流によるラッチアップ破壊やターンオフサージ電圧による過電圧破壊などが問題となる。ゲート電圧の持ち上がりを抑えコレクタ電流を抑える方法として、図8のような回路が考えられる。図8では、ゲート放電用ダイオードD1のアノードを電力用半導体素子F1のゲート端子に、カソードを駆動正電源E1の正側に接続している。これにより、駆動正電源電圧にダイオードの順方向電圧を加えた電圧値以上にゲート電圧が持ち上がろうとした場合に、ゲート放電用ダイオードD1が順方向に導通し、電力用半導体素子の帰還容量を介して流れる電流をゲート駆動電源側へ回避させる。その結果、図9に示すようにゲート電圧Vgeの持ち上がりがある程度抑えられる通常時のゲート電圧VGからの増加分ΔVgeが抑えられる。しかしながら、この方法では、ゲート駆動正電源電圧VDDにゲート放電用ダイオードD1の順方向電圧VFを加えた電圧値までゲート電圧の上昇を許してしまうため、ゲート電圧またはコレクタ電流を十分に抑制することが出来ない。駆動回路における電圧ドロップ駆動電源電圧と駆動回路出力との差をΔV1とすると、通常ドライブ時におけるゲート電圧はVDD-ΔV1となるが、これに対して短絡動作時はVDDVFまでゲート電圧が上昇し得る。すなわち、通常ドライブ時よりもΔV1VF分だけ高いゲート電圧となる可能性がある。ゲート放電用ダイオードD1に順方向電圧の小さなショットキーバリアダイオード等を使用した場合は効果の改善が見られるものの、ショットキーバリアダイオードは逆方向リーク電流が大きく、温度上昇時に熱暴走するため適用上の問題がある。さらに、駆動電源と電力用半導体素子が離れて配置されていると、ゲートおよびエミッタ配線を長くせざるを得ない。そのため、ゲート放電用ダイオードD1を流れる電流経路もまた長くなることでインダクタンス成分が無視できなくなり、応答時間の遅れによりゲート電圧を抑制する効果が失われてしまう。また、SiC材料を用いた高耐圧のMOSFETよりなる電力用半導体素子はターンオフ時の電流変化率di/dtが大きいため、過電圧の問題はより顕著となる。過電圧破壊を防ぐために、サージ電圧を吸収するためのコンデンサ部品を追加配置せざるを得ず、コストの増大につながる。そこで本発明は、電力用半導体素子に以下の工夫を施すことにより、電力用半導体素子の短絡動作時のゲート電圧を通常ドライブ時と等しくし、コレクタ電流の増加を抑制することを可能とする。実施の形態1<構成>図1は、本実施の形態の電力用半導体素子の駆動保護回路の回路図である。本実施の形態の電力用半導体素子の駆動保護回路は、駆動対象の電力用半導体素子F1本図ではエミッタ接地のIGBTと、電力用半導体素子F1にゲート電圧を印加する駆動回路と、電力用半導体素子F1のゲートエミッタ間に接続されるPNPトランジスタよりなるゲート放電用トランジスタTr1と、PNPトランジスタTr1のベース電位を生成する電圧発生回路B1を備える。ゲート放電用トランジスタTr1は、エミッタ端子が電力用半導体素子F1のゲート端子に接続され、コレクタ端子が電力用半導体素子F1のエミッタ端子と接続されている。駆動回路において、NPNトランジスタよりなる駆動用トランジスタTr2とPNPトランジスタよりなる駆動用トランジスタTr3がエミッタを共通にして接続され、駆動用トランジスタTr2,Tr3のベース端子には駆動信号発生回路B2から駆動信号が入力される。また、駆動用トランジスタTr2のコレクタ端子は駆動正電源E1の正側と接続され、駆動用トランジスタTr3のコレクタ端子は駆動負電源E2の負側と接続されている。さらに、駆動用トランジスタTr2,Tr3のエミッタ端子はゲート抵抗R1を介して電力用半導体素子F1のゲート端子と接続されている。駆動信号発生回路B2から駆動信号を受けて、駆動用トランジスタTr2,Tr3は互いにオン/オフを繰り返す。駆動用トランジスタTr2がオンのときは駆動用トランジスタTr3がオフであり、駆動正電源E1の電圧VDDがゲート抵抗R1を介してゲート端子に印加される。一方、駆動用トランジスタTr2がオフのときは駆動用トランジスタTr3がオンであり、駆動負電源E2の電圧VEEがゲート抵抗R1を介してゲート端子に印加される。実際には、駆動用電源電圧からゲート抵抗R1における電圧降下ΔV1を差し引いた電圧がゲート端子に印加される。次に、電圧発生回路B1の構成について説明する。電圧発生回路B1において、電圧発生用ダイオードD2のアノードが駆動正電源E1の正側と接続される。ここで電圧発生用ダイオードD2は、電圧発生回路B1が出力する所望の電位にあわせて複数個が直列接続される。電圧発生用ダイオードD2のカソードには電圧発生用抵抗R2が接続され、電圧発生用抵抗R2の他端はゲート放電用トランジスタTr1のコレクタ端子と接続されている。さらに、電圧発生用コンデンサC1が電圧発生用抵抗R2と並列に接続される。電圧発生回路に抵抗R2とコンデンサC1を並列使用することにより、発生電圧の安定化が実現し、さらにゲート電圧が上昇した際、速やかにゲート放電用トランジスタTr1をONすることが出来る。電圧発生用ダイオードD2のカソードには、さらに保護用ダイオードD3のカソード側が接続される。保護用ダイオードD3のアノード側は、電圧発生回路B1の出力としてゲート放電用トランジスタTr1のベース端子に接続される。図1において、電圧発生用ダイオードD2は3つのダイオードの直列構造としている。電圧発生用ダイオードD2の夫々の順方向電圧降下をVF、また保護用ダイオードD3の逆方向電圧降下もVFとすると、電圧発生回路B1の出力電圧VRは、VR=VDD-3VFVF=VDD-2VFとなる。そして、出力電圧VRが、駆動正電源E1の電圧値VDDから、駆動回路における電圧降下ΔV1と、ゲート放電用トランジスタTr1のベースエミッタ間電圧降下VBEを差し引いた値VR=VDD-ΔV1-VBEを超える略等しい電圧となるように、電圧発生用ダイオードD2を設計する。このように電圧発生回路B1の出力電圧VRを設定することにより、電力用半導体素子F1の短絡動作時のゲート電圧Vgeを通常動作時と略等しくすることが出来る。すなわち、短絡動作時に電力用半導体素子F1の帰還容量を介してコレクタからゲートへ流れる電流により、ゲート電圧Vgeの持ち上がりが開始する。Vgeが、電圧発生回路の出力電圧VRよりもゲート放電用トランジスタTr1のベースエミッタ間電圧降下VBEだけ高くなったときに、ゲート放電用トランジスタTr1がオン状態になり、電力用半導体素子F1の帰還容量を介して流れる電流がゲート放電用トランジスタTr1に流れ込む。そのため、図2の上図に示すように、ゲート電圧Vgeの持ち上がりはVRVBEで停止する。ここで、VR≒VDD-ΔV1-VBEと設計しているので、ゲート電圧VgeはVge≒VDD-ΔV1を維持することになり、通常時のゲート電圧と略同じ値になる。その結果、図2の下図に示すように、コレクタ電流Icの増加が抑えられ、安全で確実な遮断を行うことができる。<変形例>なお、図2ではゲート放電用トランジスタTr1のコレクタ端子を、電力用半導体素子F1のエミッタ端子と共通にして接地しているが、図3に示すように駆動負電源E2の負側と共通にしても良い。また、図4に示すように、ゲート放電用トランジスタTr1のベースコレクタ間に低インピーダンスのスイッチとして、P型MOSFETのゲート誤動作防止用トランジスタTr4を設けても良い。駆動信号発生回路B2とゲート誤動作防止用トランジスタTr4のゲート端子を接続し、電力用半導体素子F1がオフ状態のときにP型MOSFETTr4をオンすることにより、電力用半導体素子F1のゲートオフ状態を確実に保つことが可能になる。<効果>本発明の電力用半導体素子の駆動保護回路によれば以下の効果を奏する。すなわち、本発明の電力用半導体素子の駆動保護回路は、電力用半導体素子F1と、電力用半導体素子F1の制御電極ゲート電極を駆動する駆動回路と、電力用半導体素子F1のゲート電圧が一定値を超えないように制限する電圧保護回路とを備え、電圧保護回路は、電力用半導体素子F1のゲート電極にエミッタが接続されたPNPトランジスタゲート放電用トランジスタTr1と、ゲート放電用トランジスタTr1にベース電位を与える電圧発生回路B1とを備え、電圧発生回路B1は、電力用半導体素子F1の駆動正電源電圧VDDから、前記駆動回路における電圧降下ΔVを差し引いた値の電圧を超える電圧が電力用半導体素子F1のゲート電極に印加されたときに、ゲート放電用トランジスタTr1がオンできる電圧を出力するので、電力用半導体素子F1のゲート電極において短絡動作時の電圧を通常動作時の電圧と同じ値に制限し、安全で確実な遮断を行うことが可能となる。また、本発明の電力用半導体素子において、電圧発生回路B1は、アノード側が駆動正電源の正端子に接続される電圧発生用ダイオードD2と、電圧発生用ダイオードD2のカソードとゲート放電用トランジスタTr1のコレクタ端子との間に接続される電圧発生用抵抗R2と、電圧発生用抵抗R2と並列接続される電圧発生用コンデンサC1と、カソード側が電圧発生用ダイオードD2のカソード側と、アノード側がゲート放電用トランジスタTr1のベース端子と、それぞれ接続される保護用ダイオードD3とを備えるので、これらのパラメータを調整することによって、駆動正電源電圧VDDから駆動回路における電圧降下ΔVを差し引いた値の電圧を超える電圧が電力用半導体素子F1のゲート電極に印加されたときにゲート放電用トランジスタTr1がオンできる電圧を、ゲート放電用トランジスタTr1のベース端子に出力することが出来る。また、本発明の電力用半導体素子の駆動保護回路において、ドレイン端子が前記保護用ダイオードのアノード側と前記PNPトランジスタのベース端子との間に接続され、ソース端子が前記電力用半導体素子のエミッタ端子と接続され、前記電力用半導体素子のオフ時にオン状態となるゲート誤動作防止用トランジスタをさらに備えるので、電力用半導体素子F1のゲートオフ状態を確実に保つことが可能になる。"