"半導体基板上に、第1の方向に延在し、底部の幅より上部の幅が広い第1の溝を形成する工程と、前記第1の溝内に、前記溝の上端より低い位置まで埋め込み層を形成する工程と、前記埋め込み層上に露出している前記第1の溝の側壁を覆うサイドウォールを形成する工程と、前記サイドウォールをマスクとして前記埋め込み層をエッチングして第1の方向に分離する工程と、を含むことを特徴とする半導体装置の製造方法。前記埋め込み層は、導電材料からなる請求項1に記載の半導体装置の製造方法。前記埋め込み層を、前記第1の方向と交差する第2の方向に分離する工程を有する請求項1又は2に記載の半導体装置の製造方法。前記埋め込み層の第2の方向への分離は、前記第1の溝を第2の方向に分離する仕切り部を設け、該仕切り部を設けた第1の溝内に前記埋め込み層を形成することで、少なくとも前記第1の溝底部で前記埋め込み層を第2の方向に分離することを含む請求項3に記載の半導体装置の製造方法。前記埋め込み層を前記仕切り部高さと同等の高さとし、前記サイドウォールを前記埋め込み層及び前記仕切り部上に形成する請求項4に記載の半導体装置の製造方法。前記埋め込み層を前記仕切り部上面を覆うように形成し、前記埋め込み層を第1の方向に分離した後、前記仕切り部上面が露出するまで前記埋め込み層高さを低減する請求項4に記載の半導体装置の製造方法。半導体基板上に形成された絶縁材料層と、該絶縁材料層を上下に貫通する導電材料プラグと、を備え、該導電材料プラグの上面と下面の中心位置が平面視上ずれており、該導電材料プラグは、前記ずれ方向の延長線上の少なくとも一つの側面に実質的な段差がないことを特徴とする半導体装置。前記導電材料プラグの上面及び下面が略矩形に形成された請求項7に記載の半導体装置。前記導電材料プラグの上面が、当該導電材料プラグの下面よりその面積が大きいことを特徴とする請求項7又は8に記載の半導体装置。半導体基板上に形成された絶縁材料層と、該絶縁材料層を上下に貫通する第1及び第2の導電材料プラグと、を備え、該第1及び第2の導電材料プラグの上面中心間の距離は下面中心間の距離よりも大きいことを特徴とする半導体装置。前記第1及び第2の導電材料プラグの上面及び下面が略矩形に形成された請求項10に記載の半導体装置。前記第1及び第2の導電材料プラグは、それぞれ導電材料プラグの下面よりその上面の面積が大きいことを特徴とする請求項10又は11に記載の半導体装置。前記第1及び第2の導電材料プラグをプラグ対として、該プラグ対が一方向に複数配列された請求項10乃至12のいずれか1項に記載の半導体装置。前記プラグ対の下面分離幅が、最小加工寸法F値以下の幅である請求項13に記載の半導体装置。前記プラグ対は、隣接するプラグ対の隣り合う2つの導電材料プラグの上面中心距離が、各プラグ対の2つの導電材料プラグの上面中心距離に略等しくなるように配置されている請求項13又は14に記載の半導体装置。前記第1及び第2の導電材料プラグは、ポリシリコン膜上に金属シリサイド層とメタルプラグが積層されたハイブリッド構造を有する請求項10乃至15のいずれか1項に記載の半導体装置。前記メタルプラグは、バリア層と金属層の積層構造であり、前記メタルプラグの一側面で前記金属層が絶縁層に直接接触している請求項16に記載の半導体装置。前記半導体装置は、半導体基板上に一つの拡散層を共有する2つのトランジスタを一セル単位として有し、前記第1及び第2の導電材料プラグは、前記セル単位の2つのトランジスタの共有されていない拡散層に接続される請求項10乃至17のいずれか1項に記載の半導体装置。前記第1及び第2の導電材料プラグ上にそれぞれ電気的に接続されたキャパシタを有する請求項18に記載の半導体装置。前記導電材料プラグ上に接続されるコンタクトプラグを介して前記キャパシタの下部電極が電気的に接続される請求項19に記載の半導体装置。前記導電材料プラグ上に前記キャパシタの下部電極が接して形成される請求項19に記載の半導体装置。前記トランジスタは、半導体基板中に埋め込まれた導電体をゲート電極とする請求項18乃至21のいずれか1項に記載の半導体装置。前記セル単位の2つのトランジスタの共有される拡散層に接続されるビット線を有し、前記導電材料プラグの一側面は、前記ビット線の側壁に形成された側壁絶縁膜で規定される請求項22に記載の半導体装置。第1の方向に延在するワード線をゲート電極として有し、第1の方向と交差する第3の方向に延在する活性領域に形成されたトランジスタであって、一つの拡散層を共有する2つのトランジスタをセル単位として複数並設する工程、前記セル単位の共有される拡散層に電気的に接続されるビット線と該ビット線の上面及び側面を覆う絶縁膜とを、前記第1及び第3の方向と交差する第2の方向に延在する凸状構造として形成する工程、全面に第1の絶縁膜を堆積した後、前記第1の方向に延在し底部の幅より上部の幅が広い第1の溝を形成し、前記凸状構造を露出すると共に、前記第1の方向に隣接する2つセル単位の隣接する拡散層表面を露出する第1の開口部を形成する工程、全面に第1の導電材料を堆積し、少なくとも前記第1の溝壁面を構成する前記第1の絶縁膜が露出するまでエッチバックする工程、前記第1の導電材料上に、第2の絶縁膜を堆積し、エッチバックすることにより前記第1の溝内に露出させた前記第1の絶縁膜側面に第1のサイドウォールを形成すると共に前記第1の導電材料の一部を露出させる工程、前記第1のサイドウォールをマスクとしてエッチングすることで、前記第1の導電材料を前記第1の方向に沿って分離する工程と、を備え、前記第1の導電材料は、最終的に前記ビット線上の絶縁膜表面より低くなるように形成され、前記第1の開口部内において隣接する2つの拡散層にそれぞれ接続される第1のコンタクトプラグとなることを特徴とする半導体装置の製造方法。前記セル単位を構成する2つのトランジスタは、半導体基板に前記第3の方向に延在する複数の分離溝を形成する工程、前記分離溝に絶縁材料を埋め込んで素子分離領域を形成する工程、前記素子分離領域に挟まれた半導体基板表面に不純物を注入し拡散層を形成する工程、半導体基板上に第3の絶縁膜を形成する工程、前記第3の絶縁膜を貫通し、前記半導体基板に前記第1の方向に延在し、前記分離溝より浅く且つ前記拡散層より深い複数の第2の溝を形成する工程、前記第2の溝に露出する半導体基板表面に絶縁膜を形成した後、第2の導電材料を前記第2の溝の上端から後退させて埋め込んでワード線を形成し、前記第2の溝で分離された拡散層の一つを共有する2つのトランジスタからなるセル単位を前記第3の方向に複数並設する工程、及び前記ワード線上の第2の溝内を第4の絶縁膜で埋め込む工程、とにより形成される請求項24に記載の半導体装置の製造方法。前記第2の方向に延在する凸状構造は、前記セル単位の共有する拡散層表面を露出する前記第1の方向に延在する第3の溝を形成する工程と、全面に第3の導電材料及び第5の絶縁膜を積層し、該積層物を前記第2の方向に延在するようパターニングして、前記第3の溝内で拡散層と接続されるビット線を形成する工程と、前記ビット線の側面に第6の絶縁膜からなる第2のサイドウォールを形成する工程と、により形成される請求項25に記載の半導体装置の製造方法。前記第1の導電材料のエッチバックは、前記ビット線上の第5の絶縁膜表面が露出する高さまで行うことを特徴とする請求項26に記載の半導体装置の製造方法。前記第1の導電材料のエッチバックは、前記ビット線上の第5の絶縁膜表面が露出されない高さまで行い、前記第1の導電材料を前記第1の方向に沿って分離した後、全面に第7の絶縁膜を堆積し、前記第5の絶縁膜表面が露出するまで平坦化する工程を有する請求項26に記載の半導体装置の製造方法。第1の方向に延在するワード線をゲート電極として有し、第1の方向と交差する第3の方向に延在する活性領域に形成されたトランジスタであって、一つの拡散層を共有する2つのトランジスタをセル単位として複数並設する工程、前記セル単位の共有される拡散層に電気的に接続されるビット線と該ビット線の上面を覆う第5の絶縁膜と該ビット線の側面に第2のサイドウォールとなる第6の絶縁膜を、前記第1及び第3の方向と交差する第2の方向に延在する凸状構造として形成する工程、全面に第1の絶縁膜を堆積した後、前記第1の方向に延在し底部の幅より上部の幅が広い第1の溝を形成し、前記凸状構造を露出すると共に、前記第1の方向に隣接する2つセル単位の隣接する拡散層表面を露出する第1の開口部を形成する工程、前記第1の溝の壁面及び前記凸状構造の側面に第3のサイドウォールを形成する工程、全面にポリシリコン膜を堆積し、少なくとも前記第5の絶縁膜が露出し、該第5の絶縁膜上面から所定の深さまでエッチバックする工程、前記エッチバックしたポリシリコン膜上に、金属シリサイド層を形成し、さらに前記金属シリサイド層上にバリア層を形成した後、前記第1の溝を充填しない膜厚で金属層を形成する工程、前記金属層をエッチバックしてバリア層を露出させた後、前記金属層をマスクにバリア層、金属シリサイド層、ポリシリコン膜をエッチバックして前記第1の方向に沿って分離する工程と、全面に第7の絶縁膜を形成した後、前記第5の絶縁膜が露出するまで平坦化する工程とを備え、前記拡散層に接続されるハイブリッド構造の第1のコンタクトプラグを形成する半導体装置の製造方法。前記第1のコンタクトプラグにそれぞれ電気的に接続されるキャパシタを形成する工程を備える請求項24乃至29のいずれか1項に記載の半導体装置の製造方法。前記キャパシタは、前記第1のコンタクトプラグに直接接続される請求項30に記載の半導体装置の製造方法。前記キャパシタは、前記第1のコンタクトプラグに接続されるキャパシタコンタクトプラグ上に形成される請求項30に記載の半導体装置の製造方法。前記素子分離領域の幅と素子分離領域に挟まされた半導体基板表面の幅が、略等しい幅に形成される請求項24乃至32のいずれか1項に記載の半導体装置の製造方法。前記第1のコンタクトプラグにおける下面の分離幅が、最小加工寸法F値以下の幅である請求項24乃至33のいずれか1項に記載の半導体装置の製造方法。このような技術で形成された微細なコンタクトプラグは、通常は一定のピッチで配列することが好ましい。その第1の理由は微細なコンタクトホールパターン形成の観点であって、フォトリソグラフィー技術解像限界付近のパターン形成を安定して実現するためには光の干渉を利用することからパターンに周期性を持たせることが有利であることに起因する。第2の理由として、DRAMの場合、メモリセルからの記憶情報読み出し時の信号量を最大化するためにメモリセルキャパシタの容量値を最大化する必要があるが、隣接するメモリセルキャパシタの間隔を等距離になるように配列することで細密充填配置となり1ビットあたりの占有面積の最大化が図れ、メモリセルキャパシタの容量値の最大化に有利である。従って、メモリセルキャパシタの電極との接続点、すなわち、コンタクトプラグの上面は一定のピッチで配列されることが多い。一方、コンタクトプラグの下面に接続するべき選択用MOSトランジスタのソースドレインの位置は、レイアウトの都合から等間隔、すなわち一定のピッチで配列することが難しい場合があり、位置がずれてしまうという問題があった。通常、コンタクトプラグは絶縁膜表面にパターン形成されたコンタクト開口からエッチングにより形成するので、コンタクト開口から半導体基板に向かって真下方向にのびる。そこで、前述の位置ずれの問題を解消する方法として中間配線層を導入する方法が考えられる。しかしながら、デバイス構造が複雑になり、歩留り低下に繋がるため好ましくない。また、メモリセルキャパシタの電極との接続点とMOSトランジスタのソースドレインとの接続点が平面視上ずれているにもかかわらず、そのまま接続した場合コンタクト開口部から真下方向に孔が形成されることから、接続点の平面視上ずれのためにソースドレインとの接触面積が極めて小さくなり、接続電気抵抗の増大を招くという問題点があった。また、目合わせずれによる接続不良が発生しやすいという問題点もあった。そこで、本発明ではフォトリソグラフィー技術解像限界付近のパターン形成を安定して形成すると共に、コンタクトプラグなどの構造物における目合わせずれや接触面積の縮小による接触電気抵抗の増大や接続不良を解決する新たな製造方法並びにこの方法により形成される特徴的なコンタクトプラグを備えた半導体装置を提供する。すなわち、本発明の一実施形態によれば、半導体基板上に、第1の方向に延在し、底部の幅より上部の幅が広い第1の溝を形成する工程と、前記第1の溝内に、前記溝の上端より低い位置まで埋め込み層を形成する工程と、前記埋め込み層上に露出している前記第1の溝の側壁を覆うサイドウォールを形成する工程と、前記サイドウォールをマスクとして前記埋め込み層をエッチングして第1の方向に分離する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。また、本発明の別の実施形態によれば、半導体基板上に形成された絶縁材料層と、該絶縁材料層を上下に貫通する導電材料プラグと、を備え、該導電材料プラグの上面と下面の中心位置が平面視上ずれており、該導電材料プラグは、前記ずれ方向の延長線上の少なくとも一つの側面に実質的な段差がないことを特徴とする半導体装置が提供される。また、本発明のさらに別の実施形態によれば、半導体基板上に形成された絶縁材料層と、該絶縁材料層を上下に貫通する第1及び第2の導電材料プラグと、を備え、該第1及び第2の導電材料プラグの上面中心間の距離は下面中心間の距離より広いことを特徴とする半導体装置が提供される。本発明に一実施形態よれば、新たなパターニング方法を提供することにより、従来よりも安定して微細な構造を形成することができる。本発明の別の実施形態によれば、絶縁膜を貫通するように形成されたコンタクトプラグであって、コンタクトプラグ上面の中心の位置と下面の中心の位置とが平面視上ずれたコンタクトプラグ、すなわち、軸上面中心と下面中心とを繋ぐ中心線が傾き、おおむね直線的なコンタクトプラグを用いることで電気抵抗の低減や目あわせマージンの確保ができる。図33は、本発明の一実施形態になる半導体装置の製造方法を説明する概略工程断面図である。まず、図33aに示すように、半導体基板不図示上に形成した絶縁材料層100に第1の方向に延在する第1の溝101を形成する。第1の溝101は底部の幅W1より上部の幅W2が広くなるように形成されており、この例では、底部近傍にテーパー部101Tを設けている。第1の溝の第1の方向に直交する方向の断面形状は、この例に限定されず、溝の側面の全部が傾斜してテーパー部となっていても良く、また、段階的に幅が広がる形状であっても良い。通常のドライエッチング等の手法では、図示する第1の溝の断面形状は左右対称な壁面に形成されるが、一方の壁面を垂直形状とし、他方の壁面をテーパー状あるいは階段状にするなど、左右非対称としても良い。好ましくは段差がなく、左右対称な形状である。これは加工が容易であると共に、分離される埋め込み層が導電材料、特にコンタクトプラグを形成する場合に、形成されるコンタクトプラグの電気的特性の観点から側面に段差のない対称形状が好ましいからである。次に、図33bに示すように、第1の溝内に、溝の上端より低い位置まで埋め込み層102を形成する。埋め込み層102は主に導電材料である。例えば、ポリシリコンなどを所定の膜厚で成膜した後、エッチバックすることで溝上端より埋め込み層の上面を低くすることができる。次に、図33cに示すように、埋め込み層102上に露出している第1の溝101の側壁を覆うサイドウォール103を形成する。サイドウォール103は、埋め込み層102とエッチング特性の異なる材料であれば良く、埋め込み層102が導電材料であれば、主に絶縁材料で構成され、所定の膜厚で形成された絶縁材料をエッチバックして形成される。また埋め込み層102とは異なる導電材料としても良い。最後に、図33dに示すように、サイドウォール103をマスクとして埋め込み層102をエッチングして左右第1の方向と平行な方向に分離する。これにより、分離された埋め込み層の少なくとも一方は、下面の断面中心C1と上面の断面中心C2とは平面視上ずれた構造が得られる。また、エッチングされた分離面は段差のない形状に形成される。本実施形態によれば、第1の溝底部に埋め込み層を形成し、埋め込み層上の露出している溝の側壁を覆うサイドウォールをハードマスクとして埋め込み層をエッチングすることで、パターン幅、スペース共にフォトリソグラフィー技術による解像限界以下の寸法に至るまで任意の寸法を有するパターンを容易に形成可能であり、また、溝底部に形成した埋め込み層をエッチングし、パターン形成することから溝形成時のエッチング条件を適切に選択し、溝の底部の幅と開口部の幅とを適切に制御することで、パターンの縦方向深さ方向の形状も任意の形状を得ることができる。図43は、本実施形態を適用することでシリコン基板に形成された溝により形成されたシリコンピラーの側面にゲート電極を形成する例について主要工程を示す。まず、図43aに示すように、埋め込みN型不純物拡散層202を有するP型シリコン基板201にマスクSiN膜203を形成し、第1の方向に延在する開口パターンを形成した後、マスクSiN膜203をマスクに第1の方向に延在する溝204を形成する。次に、図43bに示すように、溝内壁を熱酸化してゲート絶縁膜205を形成し、続いて、ポリシリコンを成膜した後エッチバックして埋め込み層206を形成する。埋め込み層206上にSiN膜からなるサイドウォール207を形成し図43c、続いて、サイドウォール207をマスクとして、埋め込み層206を第1の方向に分割して、溝204の両側壁にゲート電極208を形成する図43d。その後、SiN膜マスクSiN膜203及びサイドウォール207を除去した後、埋め込み絶縁膜209をゲート電極208の間を含む溝204に埋め込み、さらに、溝の両側壁のシリコン基板シリコンピラーの上部にN型不純物拡散層210を形成することで、図43eに示す構造が完成する。さらに、本実施形態をコンタクトプラグの形成に適用するには、ライン状に形成される埋め込み層を第1の溝内で第1の方向と交差する方向第2の方向で分離する必要がある。この分離方法には2種類の方法が挙げられる。一つは、第2の方向に延在するマスク材を用いて、埋め込み層を上から分離する方法であり、これには、図33dのように埋め込み層を左右に分離した後、第2の方向に延在するマスク材を形成して、第2の方向にサイドウォールごと分離する方法、あるいは図33cのようにサイドウォールを形成した後、第2の方向に延在するマスク材を形成して、サイドウォールを第2の方向に分離した後、マスク材を除去して残りのサイドウォールをマスクに埋め込み層を第1の方向及び第2の方向に分離する方法が挙げられる。もう1種の方法は、第1の溝を第2の方向に分離する仕切り部を予め設けておき、このように仕切り部を設けた第1の溝内に埋め込み層を形成すると、埋め込み層は溝底で仕切り部により第2の方向に分離される。なお、仕切り部の上面は第1の溝の上端より低く形成し、また、サイドウォールを形成する際に埋め込み層より仕切り部上面が突出しないようにする。仕切り部が埋め込み層上面より突出していると、仕切り部の壁面にもサイドウォールが形成され左右に分離できなくなるため、埋め込み層の表面高さと同等か埋め込み層が仕切り部の上面を覆うように形成する。仕切り部の上面高さが埋め込み層の表面高さと同等の場合は、サイドウォールをマスクに第1の方向に分離することで第2の方向にも分離された埋め込み層が形成される。埋め込み層が仕切り部の上面を覆うように形成した場合、埋め込み層を第1の方向に分離した後、サイドウォール下の仕切り部の表面が露出するまでサイドウォールと共に埋め込み層をエッチバックするか、第1の溝を形成した絶縁材料も含めて全体をCMP等で平坦化することで、第1の溝底で第2の方向にも分離された埋め込み層コンタクトプラグが形成される。仕切り部は、第1の溝を形成する絶縁材料を形成する前に、第2の方向に延在する凸部を形成しておき、第1の溝を形成する際にこの凸部を溝内に露出させればよい。なお、仕切り部を溝幅全部を分離するのではなく、溝幅の中間部まで片側から分離するように形成すると、第1の方向に分離された埋め込み層導電材料の一方は第2の方向にも分離されてコンタクトプラグに、他方は第2の方向には分離されず、第1の方向に延在する配線等に用いることも可能となる。このように、第1の溝内に埋め込まれた導電材料からなる埋め込み層を第1の方向及び第2の方向に分離し、パターン形成することで軸中心線が傾き、概ね直線であるコンタクトプラグが得られる。この傾きは溝形成時のエッチング条件で調整、制御できる。軸の傾いたコンタクトプラグを用いることで平面視上ずれた2つのノードを概ね直線的に接続でき、上面、下面共にそれぞれ2つのノードの位置に対して適正な位置に設定できることから十分な接触面積を確保でき、目合わせずれに対する十分なマージンが確保できると共に、電気抵抗の削減にも効果がある。第2の方向に延在するマスク材料や凸部の形成には、フォトリソグラフィー工程を追加する必要があるが、後者の凸部には、半導体装置の構成物を適用することで、第2の方向に分離するためだけにフォトリソグラフィー工程を追加する必要がなくなるため、好ましい。後者の方法については、後述する実施例にて具体例を挙げて詳細に説明する。このように、本発明によれば、溝内に埋め込まれた埋め込み層を溝の延在する第1の方向に2分することで、溝幅の半分より小さい幅に加工することができる。さらにこれを第1の方向と交差する第2の方向で分離することで、従来技術の互いに交差する2つのラインアンドスペースパターンを有するマスクパターンを用いる方法よりもさらに微細な加工が可能となる。あるいは、第1の溝幅を逆に広く取ることで、同等サイズのコンタクトプラグ形成では加工の余裕度マージンが向上することになる。さらに、溝底より溝開口部の幅を広げていることで、第1の方向に直交する面での下面の断面中心と上面の断面中心とを平面視上でずらすことが可能となり、下面ピッチと上面ピッチの異なるコンタクトプラグ等の形成が可能となる。次に、本発明に係るコンタクトプラグについて説明する。図34は、本発明の一実施形態になるコンタクトプラグを概念的に示すもので、それぞれ、左は断面概念図、右は平面視上の概念図を示す。また、左図断面における破線は、本発明の方法を適用して形成される他方のプラグ等であるが、ここでは実線で示す一方のプラグに着目して説明する。aは、壁面が左右対称で底部から上部に向かって広がるテーパー面を有する第1の溝に形成した場合を、bは壁面が左右非対称で、一方の壁面にテーパー面を有し、他方の壁面がほぼ垂直の第1の溝に形成した場合を、cは壁面が左右対称であるが底部から上部に向かって段階的に広がる第1の溝に形成した場合を、dは壁面が左右対称であるが底部から上部に向かって曲線的に広がる第1の溝に形成した場合を示す。図34では、コンタクトプラグ52は絶縁膜51を貫通し、コンタクトプラグ52の上面と下面とはY方向第1の方向にほぼ同幅に形成されており、上面中心TCと下面中心BCとは、平面視上、X方向第2の方向にずれて形成されている。なお、bの破線で示す他方のコンタクトプラグでは上面中心TCと下面中心BCとがほぼ一致する。また、この例では第1の方向と第2の方向とが直交する例で示しているが、第2の方向は第1の方向と交差していれば良いため、コンタクトプラグの水平断面形状は図示する長方形以外に平行四辺形となる場合もある。何れの場合も、コンタクトプラグ52の中心のずれ方向の延長線上の少なくとも1つの側面はエッチングされて形成されるため実質的な段差はない。また、コンタクトプラグ52の上面及び下面は略矩形に形成される。さらに、a~dの実線で示すコンタクトプラグ上面は下面よりも面積が大きく形成され、それによって、上方に形成された電極等との間の電気抵抗、および目合わせ余裕度共に向上する。ここで、微細コンタクト技術としてセルフアラインコンタクトSACがある。SACとは、コンタクト開口領域内に下地の導電層、例えばゲート電極層が存在する場合に、この導電層をコンタクト開口形成のエッチングに対してエッチングレートの低い膜で上面、側面を覆うことで絶縁性を確保しながらコンタクト開口部を形成する技術である。このようにコンタクト開口部を形成した後にコンタクト開口部に導電材料を埋め込むことでコンタクトプラグを形成した場合、コンタクトプラグの上面の中心と下面の中心の位置が平面視上ずれることがある。しかし、SAC技術は、コンタクト開口領域の側面方向に下地の導電層が存在する場合に適用する技術であり、導電層の側面にエッチングレートの低い膜を形成することで、フォトリソグラフィー技術の解像度限界よりも狭い間隙に、フォトリソグラフィー技術の解像度限界以上の開口を組み合わせ、広い開口部に狭い間隙を全て露出させるため、上面中心と下面中心とがずれる場合には、ずれ方向の延長線上の両側面に必ず段差ができる。これに対し、本発明に係るコンタクトプラグはエッチングにより第1の溝内で分離して形成するため、ずれ方向延長線上の一側面に相当するコンタクトプラグの少なくとも分離される側面にはエッチングレートのゆらぎ等に起因する小さな凹凸を除き、実質的な段差はなく、なめらかな側面を有する。また、SAC技術によるコンタクトプラグのように絶縁膜に設けたコンタクト開口領域の一部が電気伝導に寄与できないということもなく、開口領域全域が電気伝導に寄与することから電気抵抗低減の点で有利である。図35は、本発明の他の実施形態になるコンタクトプラグを概念的に示す断面図である。図33で説明したように、本発明の製造方法を適用して形成されるコンタクトプラグは、絶縁膜61を貫通する隣接する2個のコンタクトプラグが対をなして配置される。同図aに示すように、隣接する2個のコンタクトプラグ図面左を第1コンタクトプラグ62、右を第2コンタクトプラグ63と呼ぶの上面中心間距離TPは下面中心間距離BPより大きい。同図bに示すように、第1コンタクトプラグ62と第2コンタクトプラグ63のプラグ対を複数並設することにより、コンタクトプラグの下面側ピッチが均等でない場合であっても、上面側ピッチをほぼ等間隔とすることができる。複数のプラグ対を並設するには、第1の溝を、間隔を適宜調整して複数並設すればよい。その際、溝底面には、第1及び第2コンタクトプラグを接続する下層導体、例えば後述の実施例に示すように隣接するトランジスタの互いに絶縁された2つの拡散層や下層のコンタクトプラグ等が露出するように第1の溝を形成する。そして、溝底の中心から壁面が好ましくは左右対称に広がるようにテーパー面を形成する。つまり、溝間に断面形状が略台形の絶縁材料フィンを有する谷、山、谷、山の繰り返し構造が形成される。コンタクトプラグ形成領域の端部では、山、谷のいずれで終端していても良く、端部のコンタクトプラグの外側に下層導体と接続されていないダミーのプラグが形成されていてもよい。また、コンタクトプラグ形成領域の端部を谷溝で終端し、終端部の溝幅を他の溝幅よりも広く形成し、前述の溝内の仕切り部を終端部溝の中間部まで形成すると、前述したようにコンタクトプラグ形成領域から隔離された配線を同時に形成することが可能となる。コンタクトプラグの形成には、上述したように、第1の溝内において第1の方向にコンタクトプラグとなる導電材料の埋め込み層を分離すると共に、第1の方向と交差する第2の方向にも分離する必要がある。溝内に設けた仕切り部により下から分離する場合は、コンタクトプラグの第1の方向の側面は仕切り部の壁面形状が反映された側面を有するものとなる。そのため、仕切り部となる凸部の側面にテーパー部が形成されていれば、図34の各右図に示す平面視上では、底部の幅がY方向に狭くなる構造も得られる。また、図35bに示すように上面側ピッチをほぼ等間隔とするには、第1の溝形成時のドライエッチング方法を適切に選択し、第1の溝の底部から上部に向かう拡幅量、特に第1の溝の内壁のテーパー角基板垂直方向に対する見下ろしの角度を制御することでコンタクトプラグ上面と下面の中心位置のずれ量を調整することができる。なお、コンタクトプラグ上面の面積を下面の面積より大きくするためには、第1の溝内壁のテーパー角と埋め込み層をエッチングして分離する際のエッチング面のテーパー角とを調整する必要がある。また、第1の溝の内壁のテーパー角が同じ場合であっても、コンタクトプラグの高さを調整することでずれ量を調節することもできる。本発明の実施例について図面を参照して詳細に説明する。以下の実施例では、メモリセルにおけるセルコンタクトプラグの製造の場合について説明するが、本発明はこれに限定されず、コンタクトプラグの上層と下層のピッチが異なる場合や、微細ピッチで形成する必要があるコンタクトプラグの何れにも適用することができる。実施例1図1~図25を参照して、本発明の実施例1の製造方法を説明する。半導体基板に対して平行な平面上において、X方向、X方向に直交するY方向を、図1Cに示すように定義する。メモリセルの素子形成領域が延在する方向をα方向、α方向に直交するβ方向として、それぞれ図1Cのように定義する。また、半導体基板に対して垂直な方向をZ方向とする。なお、Y方向が上記説明の第1の方向に相当し、X方向が第2の方向に相当する。また、α方向を第3の方向、β方向を第4の方向とする。図1、図4、図6、図7~図15、図17、図19、図20~図22、図24における分図Cはそれぞれの工程における上面図を示す。図4Dは、図4AのZ2-Z2’で切った半導体基板に平行な断面図。図20Dは、図20AのZ3-Z3’で切った半導体基板に平行な断面図。図25Dは、図25AのZ4-Z4’で切った半導体基板に平行な断面図。図1~図25においては、A又はA1は各図C又はDに示すY方向に沿ったY1-Y1’線で切った半導体基板に垂直な断面図。A2は、各図C又はDに示すY方向に沿ったY2-Y2’線で切った半導体基板に垂直な断面図。各図B又はB1は、各図C又はDに示すX方向に沿ったX1-X1’線で切った半導体基板に垂直な断面図。各図B2は、各図C又はDに示すX方向に沿ったX2-X2’線で切った半導体基板に垂直な断面図。図25Eは、図25DのA方向に沿ったA1-A1’線で切った半導体基板に垂直な断面図。図1工程半導体基板1に、素子分離膜2から成る素子分離領域Iを形成する。半導体基板1にはシリコン基板を、素子分離膜2にはシリコン酸化膜を用いるとする。素子分離領域Iにより区画されて、半導体基板1から成る素子形成領域Aが画定される。素子分離領域Aは、平面上、X方向から傾いたα方向に延在する形状を有し、β方向に所定の間隔で繰り返し配置される。なお、本実施例では、P型の半導体基板を用いるとする。平面で見て、素子分離領域の幅W1-Iを50nm、素子形成領域の幅W1-Aを50nmとする。また、素子分離膜2の深さは300nmとする。図2工程素子形成領域Aの表面領域に不純物を導入して、トランジスタのソース又はドレインとなる拡散層3を形成する。不純物にはリンを用い、イオン注入法により、エネルギー30KeV、ドーズ量2×1013atoms/cm2で導入した。拡散層3の深さは、完成時において、埋め込みゲート電極の上面の位置と同程度の位置になるように、ドーズ量、エネルギーは調整される。図3工程基板上にマスク絶縁膜4を形成する。材料はシリコン酸化膜で、膜厚は50nmとする。図4工程半導体基板にゲートトレンチを形成するための第1レジスト開口部5Aが形成された第1レジストマスク5を形成する。第1レジスト開口部5Aのパターンは、X方向に開口幅S5=40nmを持ち、Y方向に延在して開口される形状を有し、X方向にピッチ80nmで配列される。隣接する第1レジスト開口部の間には、幅L5=40nmでY方向に延在する第1レジストマスク5が形成される。なお、本実施形態1では、最小加工寸法Fを40nmとし、第1レジストマスク5は、F値を用いたラインアンドスペースパターンで形成されている。第1レジストマスク5を用いて、マスク絶縁膜4をエッチングする。素子形成領域Aでは半導体基板1拡散層3、素子分離領域Iでは素子分離膜2が露出する。引き続き、露出した半導体基板1、素子分離膜2をエッチングして、トレンチを形成する。このトレンチをゲートトレンチ6と呼ぶ。ゲートトレンチ6は、半導体基板1から素子分離膜2にかけて連続的に形成される。素子形成領域Aに形成されたゲートトレンチ6Aと、素子分離領域Iに形成されたゲートトレンチ6Iは略同じ深さになるように形成され、半導体基板主表面から200nmの深さに形成した。α方向に延在して形成されていた素子形成領域Aは、ゲートトレンチ6AによりX方向に分離されて、平面形状が平行四辺形を有するピラー状の半導体に分離される半導体ピラー1Pと呼ぶ。同様に、α方向に延在して形成されていた素子分離領域Iは、ゲートトレンチ6IによりX方向に分離されて、平面形状が平行四辺形を有するピラー状の素子分離膜に分離される絶縁体ピラー2Pと呼ぶ。半導体ピラー1Pと絶縁体ピラー2PはY方向に交互に列状に並んで形成される。半導体ピラー1Pの上部に形成されている拡散層3は、後工程で形成されるビット線が接続される拡散層と、キャパシタが接続される拡散層に分けられ、それぞれソース拡散層3S、ドレイン拡散層3Dと呼ぶ。なお、ここで、便宜上、ビット線が接続される拡散層をソース拡散層3S、キャパシタが接続される拡散層をドレイン拡散層3Dとした。図4Dは、図4Aの拡散層が存在する高さのZ2-Z2’線に沿った面で切った半導体基板1に平行な断面図である。図中のセル単位CUとは、DRAMのメモリセルアレイの繰り返しの単位を表す。一つのセル単位CUには、中央にソース拡散層3Sが形成され、その両側にドレイン拡散層3Dが形成され、ソース拡散層3Sを共通とした2個のメモリセルが形成される。2個のメモリセルは、ソース拡散層3Sを中心として対向配置される。図中、セル単位CU1の左側のメモリセルをメモリセルCU1-L、右側をメモリセルCU1-Rと称する。セル単位CU1には、メモリセルCU1-L、CU1-Rに共通なソース拡散層3S1と、メモリセルCU1-Lに形成されるドレイン拡散層3D1-L、メモリセルCU1-Rに形成されるドレイン拡散層3D1-Rの拡散層が形成される。図中、セル単位CU1のα方向右下に隣接してセル単位CU2が形成される。セル単位CU2は、同様に、メモリセルCU2-L、メモリセルCU2-Rを含み、中央にソース拡散層3S2、左側にドレイン拡散層3D2-L、右側にドレイン拡散層3D2-Rが形成される。セル単位内をY方向に横切る2本のゲートトレンチ6には、ワード線が形成される。このゲートトレンチをTr部ゲートトレンチ6Tと呼ぶ。隣接し合うセル単位の間には、セル単位間を分離するためのゲートトレンチ6が形成される。このゲートトレンチを分離部ゲートトレンチ6Sと呼ぶ。図中では、セル単位CU1を横切る2本のTr部ゲートトレンチ6Tを、左側をTr部ゲートトレンチ6T1-L、右側をTr部ゲートトレンチ6T1-Rと称し、セル単位CU2を横切る2本のTr部ゲートトレンチ6Tを、左側をTr部ゲートトレンチ6T2-L、右側をTr部ゲートトレンチ6T2-Rと称し、セル単位CU1とCU2の間を通過する分離部ゲートトレンチ6Sを分離部ゲートトレンチ6SCと称す。分離部ゲートトレンチ6SCにより、ドレイン拡散層3D1-Rとドレイン拡散層3D2-Lが電気的に分離される。各ドレイン拡散層は、図4D中の左右がTr部ゲートトレンチ6Tと分離部ゲートトレンチ6Sで画定され、図4D中の上下がビット線12,破線で画定された領域内に形成される。例えば、ドレイン拡散層3D1-Rは、左がTr部ゲートトレンチ6T1-R、右が分離部ゲートトレンチ6SC、上下がビット線で画定される。メモリセルのX方向の長さをLCX、Y方向の長さをLCYとする。LCXは、ソース拡散層の中央をY方向に横切る線のX方向の位置から、分離部ゲートトレンチの中央をY方向に横切るX方向の位置までの距離で定義される。また、セル単位のX方向の長さは、2×LCX、Y方向の長さはLCYである。図5工程第1レジストマスク5を除去する。ゲートトレンチ6内に露出した半導体基板表面に、ゲート絶縁膜7を形成する。ゲート絶縁膜7はシリコン酸化膜で、熱酸化法で5nm形成した。なお、ゲート絶縁膜7の材料はこれに限定されず、シリコン酸窒化膜や高誘電率膜などを用いても良い。また、形成方法は熱酸化法に限定されず、CVD法、ALD法などを用いても良い。ゲート電極材料として、バリア層としての窒化チタン膜とメタル層としてのタングステン膜を順次形成する。膜厚は、それぞれ5nm、60nm形成した。ここで、窒化チタン膜をゲート窒化チタン膜8B、タングステン膜をゲートタングステン膜8Mと呼ぶ。なお、ゲート電極材料としては、これらに限定されず、ドープトシリコン膜、その他の高融点金属膜や、またこれらの積層膜などを用いても良い。図6工程ゲートタングステン膜8Mとゲート窒化チタン膜8Bを順次エッチバックして埋め込みゲート電極8を形成する。このエッチバックは、ゲートタングステン膜8M上面及びゲート窒化チタン膜8B面の位置が、半導体基板主表面から、略100nmリセスするように行う。埋め込みゲート電極8の、ゲートトレンチ6底部からの高さは100nmに形成される。図7工程ゲートトレンチ6内の埋め込みゲート電極8の上に形成されたリセス部分を埋め込むように、シリコン窒化膜を50nm形成する。このシリコン窒化膜を埋め込み窒化膜9と呼ぶ。引き続き、埋め込み窒化膜9をエッチバックして、ゲートトレンチの埋め込みゲート電極8の上に、埋め込み窒化膜9を埋め込んで、マスク絶縁膜4上の埋め込み窒化膜9を除去する。平面で見ると、幅が40nmの埋め込み窒化膜9と、幅が40nmのマスク絶縁膜4が、X方向に交互に形成される。図8工程ソース拡散層3S上を開口するためのレジスト開口パターン10Aが形成された第2レジストマスク10を形成する。レジスト開口パターン10Aは、X方向の開口幅W10が60nmを持ち、Y方向に延在して開口される細長状のパターンを持ち、Y方向に並んで形成されたソース拡散層上を一つの開口部で開口するパターンに形成された。レジスト開口パターンのX方向の開口幅は、幅40nmを持つソース拡散層3Sに対して、重ね合わせマージンとして片側10nmずつ確保されて、60nmの幅で開口された。その結果、レジスト開口部では、マスク絶縁膜上面と、マスク絶縁膜4に隣接して形成されている埋め込窒化膜上面が露出された。第2レジストマスク10の開口パターン10Aは、一つの開口部で複数のソース拡散層上を開口する開口パターンを用いることにより、孤立ホール状パターンよりも露光解像マージンを向上させることができ、微細化に有効であるという利点を持つ。第2レジストマスク10を用いて、マスク絶縁膜4をエッチングして、マスク絶縁膜4の下に存在していたソース拡散層3S上面、素子分離膜2の上面を露出させる開口部を形成する。この開口部を、ビット線コンタクト開口部11と呼ぶ。エッチングは、シリコン窒化膜とシリコン酸化膜のエッチング速度が概ね同じ速度を持つような条件で行い、マスク絶縁膜4をエッチングすると共に、第2レジストマスク10で開口された埋め込み窒化膜9もエッチング除去し、エッチングされた埋め込み窒化膜9の上面とソース拡散層3S上面が概ね同じ高さになるようにエッチングを行った。エッチングの断面形状は、図8A1、図8A2に示されるように、テーパー形状となるように行うのが好ましい。これは、次の図9工程で形成されるビット線が段差部で断線するのを防止するため、さらに図11工程のビット線のパターニングの際に、段差部でエッチング残りが発生するのを抑制するためである。図9工程第2レジストマスク10を除去する。ビット線12材料として、ポリシリコン膜、窒化タングステン膜、タングステン膜を順次40nm、10nm、40nm形成しそれぞれビット線ポリシリコン膜12a、ビット線窒化タングステン膜12b、ビット線タングステン膜12cと呼ぶ、その上にシリコン窒化膜から成るハードマスクを150nm形成したビット線ハードマスク13と呼ぶ。これにより、図8工程で開口されたビット線コンタクト開口部で露出したソース拡散層3Sと、ビット線ポリシリコン膜12aが電気的に接続される。なお、ビット線ハードマスク13の膜厚は、後工程で形成されるドレインコンタクトプラグの上面及び下面の中心位置の所望のずれ量が得られるように適宜調整される。図10工程ビット線をパターニングするための第3レジストマスク14を形成する。第3レジストマスク14のパターンは、Y方向の幅L10が55nmを持ち、X方向に延在する細長パターンを有する。第3レジストマスク14は、平面で見て、ソース拡散層3Sの上を横切るように配置される。図11工程ビット線ハードマスク13、ビット線タングステン膜12c、ビット線窒化タングステン膜12、ビット線ポリシリコン膜12aを順次エッチングして、ビット線12を形成する。エッチングは、第3レジストマスク14から片側10nmの細線化処理を行い、ビット線12の幅L11は第3レジストマスク14よりも20nm細い35nmに形成した。図12工程第3レジストマスク14を除去する。ビット線12の表面から基板上を覆ってシリコン窒化膜を10nm形成する。このシリコン窒化膜を第1サイドウォール膜と呼ぶ。第1サイドウォール膜をエッチバックして、ビット線の側壁に幅10nmを有する第1サイドウォール15を形成する。図13工程ビット線間を埋め込むように、シリコン酸化膜を300nm成長する。このシリコン酸化膜を第1層間膜第1の絶縁膜16と呼ぶ。CMP法により第1層間膜を研磨して、表面を平坦化する。ビット線ハードマスク13上に100nmの厚さの第1層間膜16が残るように形成する。第1層間膜16を貫きドレイン拡散層3D上面と接続されるドレインコンタクトを形成するためのドレインコンタクトホール18を第1層間膜16に形成する。ドレイン拡散層3Dは、図4工程で述べたように、平面で見て左右がTr部ゲートトレンチと分離部ゲートトレンチにより画定され、上下がビット線により画定された領域に形成されている。そして、ドレイン拡散層は分離部トレンチゲートを挟んでX方向に隣接されて対になるように形成されている。この隣接し合うドレイン拡散層同士は、分離部トレンチゲートのX方向の中央線上の所定の位置を中心にして点対称性に形成されている。この隣接して形成された2つのドレイン拡散層たとえば、3D1-Rと3D2-Lを、隣接ドレイン拡散層対と呼ぶ。隣接ドレイン拡散層対は、Y方向にLCYのピッチで、繰り返して配置される。隣接ドレイン拡散層対の中央には、幅Fを持つ分離部ゲートトレンチがY方向に直線状に延在するように横切り、隣接ドレイン拡散層対は分離部ゲートトレンチにより分離されている。分離部ゲートトレンチのX方向の長さはFで形成されているので、隣接ドレイン拡散層間の分離幅はFで形成されている。このような隣接して対状に形成された2つのドレイン拡散層上面を一つの開口部で開口するようにドレインコンタクトホールを開口する。ドレインコンタクトホールは、Y方向にはビット線に対して自己整合的に開口させるようにさせる方法を用いて、Y方向にはレジストマスクで画定させないで行う。ドレインコンタクトホールのX方向は、レジストマスクで開口された部分をエッチングして開口する。このレジストマスクの開口部は、隣接ドレイン拡散層対の中心位置から、左右X方向に等距離となる位置にレジスト開口部端が来るように形成する。本実施例では、隣接ドレイン拡散層対の中心位置から左右X方向に3Fの距離にある、ソース拡散層上を覆う、幅Fのレジストマスクを形成した。これにより、隣接ドレイン拡散層対の中心位置から左右2.5Fの距離にレジストマスク端が配置される。このレジストマスクはY方向に直線状に延在して形成される。このレジストマスクを第4レジストマスク17と呼び、レジストが開口された部分を第4レジストマスク開口部17Aと呼ぶ。隣接ドレイン拡散層対はX方向に6Fのピッチで繰り返し配置される。その隣接ドレイン拡散層対と隣接ドレイン拡散層対の中央に位置してソース拡散層が配置され、そのソース拡散層も、X方向に6Fのピッチで繰り返し配置されるレイアウトとなっている。そのため、第4レジストマスク17は、線幅L13がF、開口幅S13が5Fで、6Fの長さをピッチとして、X方向に繰り返し配置される。なお、第4レジストマスク17の線幅L13、開口幅S13は、図14工程及び図15工程において、ドレインコンタクトホールの底部で、ドレイン拡散層3Dが広く露出され、且つソース拡散層が露出されないように調整される。図14工程第4レジストマスク17を用いて第1層間膜16にY方向に延在する溝第1の溝をエッチング形成してビット線に対して自己整合的に開口部を形成する。この開口部をドレインコンタクトホール18と呼ぶ。エッチングは、シリコン窒化膜に対して選択比がとれる条件を用いて行い、ビット線12の上面のビット線ハードマスク13、ビット線の側壁の第1サイドウォール15を残存させビット線12を露出しないように行う。基板上では、マスク絶縁膜4、埋め込み窒化膜9上面が露出される。ドレインコンタクトホール18のX方向の端部では、ソース拡散層3Sが露出しないように形成する。ソース拡散層3Sが露出されてしまうと、次工程で形成するパッドポリシリコン膜とソース拡散層3Sが電気的な短絡を引き起こしてしまうからである。本実施例では、ドレインコンタクトホール18のX方向の断面形状は、開口幅が、上部よりも底部の方が小さくなるよう行い、第4レジストマスク17の下に残る第1層間膜16の断面形状が台形状の裾引き形状になるように形成した。この第4レジストマスク17の下に残存する第1層間膜16を第1層間膜フィン16Fと呼ぶ。第1層間膜フィン16Fは、X方向断面が台形状で、Y方向にはビット線12の上を跨いで延在して形成される。ビット線上の部分での第1層間膜フィン16Fは、ビット線ハードマスク13上に100nmの高さを持つ。ここで、第1層間膜16のエッチング条件を最適化することで、45°程度まで所望のテーパー角に調節することができる。この結果、ドレインコンタクトホール18は、Y方向が第1サイドウォール15で覆われたビット線12で挟まれ、X方向はシリコン酸化膜から成る第1層間膜フィン16Fで挟まれて形成され、底部には隣接ドレイン拡散層対の上のマスク絶縁膜4と分離部ゲートトレンチ6Sの上の埋め込み窒化膜9とTr部ゲートトレンチ6Tの上の埋め込み窒化膜9が露出する。図15工程第4レジストマスク17を除去する。ドレインコンタクトホール18内、ビット線12上、第1層間膜フィン16F上を覆うようにシリコン窒化膜を5nm形成する。このシリコン窒化膜を第2サイドウォール膜と呼ぶ。第2サイドウォール膜をエッチバックして、ドレインコンタクトホール内の側壁であるビット線12の第1サイドウォール15側壁、第1層間膜フィン16Fの側壁に第2サイドウォール19を形成すると共に、マスク絶縁膜4を除去して、隣接ドレイン拡散層対3D-pairのドレイン拡散層3D上面を露出させる。またこの時、埋め込み窒化膜9の一部も除去される。なお、このマスク絶縁膜4を除去してドレイン拡散層3D上面を露出させるのは、図14工程の第1層間膜のエッチングの際に行っても良い。この第2サイドウォール19は、次のパッドポリシリコン膜を形成する工程の洗浄処理において、第1層間膜フィン16Fがエッチングされて膜減りするのを防止するために形成された。なお、洗浄処理による第1層間膜の膜減りの問題ない場合には、第2サイドウォール19は形成しなくてよい。この工程を経て、ドレインコンタクトホール18は、Y方向はシリコン窒化膜第2サイドウォール19で覆われたビット線で挟まれ、X方向はシリコン酸化膜から成る第1層間膜フィン16Fで挟まれて形成され、底部に隣接ドレイン拡散層対のドレイン拡散層3D上面、素子分離膜2上面、分離部ゲートトレンチ上の埋め込み窒化膜9、Tr部ゲートトレンチ上の埋め込み窒化膜9が露出する。各ドレインコンタクトホールの底部には、一つの隣接ドレイン拡散層対が形成されている。図15Z1の中央部では、隣接ドレイン拡散層対を構成するドレイン拡散層3D1-Rとドレイン拡散層3D2-Lの上面が露出される。図16工程基板上のエッチング残渣を除去するために、洗浄処理を行った後、ドレインコンタクトホール内を埋め込むようにポリシリコン膜を150nm成長する。このポリシリコン膜をパッドポリシリコン膜20と呼ぶ。この工程を経て、ドレインコンタクトホール底部に露出されたドレイン拡散層3D上面にパッドポリシリコン膜20が電気的に接続される。図17工程パッドポリシリコン膜20を、ビット線の上部のビット線ハードマスク13上面が露出するように、エッチバックを行い、第1層間膜フィン16Fとビット線12で区画された領域内にパッドポリシリコン膜を埋め込む。この埋め込まれたパッドポリシリコン膜をパッドポリシリコン埋設体20Bと呼ぶ。各ドレインコンタクトホール18内にパッドポリシリコン埋設体20Bが形成され、隣接するドレインコンタクトホール18間で、パッドポリシリコン埋設体20Bは電気的に分離される。基板上面では、第1層間膜フィン16Fの上部約100nmの部分が突き出し、この突き出した第1層間膜フィン16FはY方向に延在して形成されている。なお、この時、ビット線ハードマスク13の側面の第2サイドウォール19の側面はあまり露出させないようにする。露出量が多いと、次工程で形成する第3サイドウォール膜21がビット線ハードマスク13の側方に残ってしまう場合があり、パッドポリシリコン埋設体20Bの分離が不完全となる。図18工程露出している、高さ約100nmの第1層間膜フィン16Fの側面、上面から、ビット線12上、パッドポリシリコン埋設体20B上を覆うように、シリコン酸化膜を、60nm形成する。このシリコン酸化膜を第3サイドウォール膜21と呼ぶ。第3サイドウォール膜21は、X方向に隣接する第1層間膜フィン16F間に凹部21Cが形成される膜厚で形成する。なお、第3サイドウォール膜21の膜厚は、図20工程で形成するパッドポリシリコン溝の開口幅に応じて調整する。図19工程第3サイドウォール膜21をエッチバックして、第1層間膜フィン16F側壁に第3サイドウォール21SWを形成する。第3サイドウォール21SWのX方向の幅W19は60nmに形成された。第3サイドウォール21SWに挟まれて、パッドポリシリコン埋設体20Bの上面に、X方向開口幅S19が40nmを持つ部分が露出される。この開口部を第3サイドウォール開口部21Aと呼ぶ。第3サイドウォール開口部21AはY方向に延在して開口され、開口部ではパッドポリシリコン埋設体20B上面、ビット線12上のビット線ハードマスク13が露出される。図20工程第3サイドウォール21SW、第1層間膜フィン16F、ビット線ハードマスク13をマスクにして、第3サイドウォール開口部21Aで露出されたパッドポリシリコン埋設体20Bを異方性条件でエッチングして、パッドポリシリコン埋設体に溝部を形成する。このパッドポリシリコン埋設体に形成された溝部をパッドポリシリコン溝20Tと呼ぶ。パッドポリシリコン埋設体20Bは、パッドポリシリコン溝20TによりX方向左右に2分離される。分離されたパッドポリシリコン埋設体のそれぞれを、ドレインコンタクトプラグ22と呼ぶ。なお、本実施例では、パッドポリシリコン溝20Tの壁面もテーパー状に形成される例を示しているが、垂直テーパー角0°に形成してもよい。通常、第1層間膜フィン16Fの壁面のテーパー角よりもパッドポリシリコン溝20Tの壁面のテーパー角は小さくなることで、形成されるコンタクトプラグの上面は下面よりも面積が大きくなる。エッチングは、シリコン窒化膜、シリコン酸化膜に対して選択比が得られる条件で行い、第2サイドウォール19で包まれたビット線12、第1層間膜フィン16Fは残存するように行う。パッドポリシリコン溝20Tの底部には分離部ゲートトレンチ上部の埋め込み窒化膜9が露出される。パッドポリシリコン溝20Tの底部の開口幅S20は、ドレイン拡散層3Dが露出しないように形成することが好ましい。ドレイン拡散層3Dを露出しないように形成することにより、ドレインコンタクトプラグ22は、ドレイン拡散層3DにX方向で最大限接触させることができ、接触抵抗の低減化ができるからである。好ましくは、合わせずれを起こしてもドレイン拡散層3D上を露出しないように、開口幅S20を小さく形成する。本実施例では、合わせ余裕10nmができるように、底部の開口幅S20は20nmに形成した。この工程を経て、ドレインコンタクトホール18内には、X方向中央部分で左右に分離された2個のドレインコンタクトプラグ22が形成され、一つのドレイン拡散層3Dに、一つのドレインコンタクトプラグ22が接続される。このように、分離されたポリシリコン埋設体20Bは、ドレイン拡散層3Dに接続されるコンタクトプラグ22として機能する。本発明では、第3サイドウォール膜21の厚さを調整することにより、パッドポリシリコン溝20Tの幅をフォトリソグラフィー技術の最小加工寸法F値よりも小さく形成することができ、かくして、隣接して形成されるコンタクトプラグ22の分離幅をF値よりも小さく形成することが可能となる。DRAMのメモリセルレイアウトでは、フォトリソグラフィー技術の最小加工寸法F値近くの寸法を用いて、各要素部分は形成される。本実施例においても、X方向に隣接するドレイン拡散層の分離幅は1Fで形成される。このようなドレイン拡散層と接続するコンタクトの形成では、従来、一つのドレイン拡散層上に一つのホール状のレジストマスク開口部を形成して、それをマスクにコンタクトホールをエッチング開口して、コンタクトを形成していた。しかしながら、隣接して形成されるコンタクトホールの分離幅をF値以下に縮小して形成することは難しいため、隣接コンタクトホールの分離幅は1Fで形成される。そのため、アライメントずれが発生すると、コンタクトとドレイン拡散層の接触面積の減少を引き起こしていた。また、従来のエッチング開口では、コンタクトホールがテーパー形状に形成されやすいため、コンタクトホールのボトム径が小さくなりやすく、さらに接触面積の低下を招きやすい状況になっていた。本発明では、2つの隣接する拡散層のそれぞれに接続するコンタクトプラグが、分離幅をF値以下に縮小して形成することができ、かくして、拡散層とコンタクトプラグとの接触面積を十分確保でき、コンタクト抵抗の低減が可能となる。また、本発明では、新たなフォトリソ工程の追加を行うことなく形成でき、安価に生産することができる。また、本発明によるコンタクトホールの開口パターンは、従来技術で形成されるコンタクトホールの2つ分以上の開口幅を有することから、開口ピッチを緩めることができ、露光解像マージンが拡大されて製造歩留まりが向上する。つまり、解像度の緩やかな露光技術を用いることができ、製造コストを低く抑えることができるという利点も有する。図21工程パッドポリシリコン溝20Tを埋め込むように、シリコン窒化膜を50nm形成する。このシリコン窒化膜を第2層間膜23と呼ぶ。図22工程ドレインコンタクトプラグ22上にキャパシタコンタクトホールを形成するための第5レジストマスク24を形成する。第5レジストマスク24には、キャパシタコンタクトホールを形成するための開口部が形成される。開口部のパターンはホール状で、直径S22は70nmである。開口部の平面状の配置は、その上に形成されるキャパシタの配置に対応して、隣接し合うキャパシタ同士間が互いに等間隔となるように形成された。図23工程第5レジストマスク24を用いて、第2層間膜23、第3サイドウォール21SWを貫きドレインコンタクトプラグ22上面を開口するコンタクトホールを形成する。このコンタクトホールをキャパシタコンタクトホール25と呼ぶ。図24工程キャパシタコンタクトバリア材26Bとして窒化チタン膜を5nm、キャパシタコンタクトプラグ材26Mとしてタングステン膜を50nm順次成膜する。CMP法によりキャパシタコンタクトプラグ材とキャパシタコンタクトバリア材を研磨除去して、キャパシタコンタクトホール内にキャパシタコンタクトプラグ26を形成する。図25工程シリコン酸化膜を1.5μm形成する。このシリコン酸化膜をキャパシタ層間膜27と呼ぶ。キャパシタ層間膜27を貫き、キャパシタコンタクトプラグ26上面を開口するキャパシタ電極ホールを形成する。窒化膜から成る第2層間膜23をストッパ膜としてエッチングを行い、キャパシタ電極ホールの基板との到達などの問題を抑制する。キャパシタ電極ホールは、平面視で、キャパシタコンタクトプラグ26と同じ位置に形成された。キャパシタ電極ホールの側面から底面を覆うキャパシタ下部電極28を形成する。キャパシタ下部電極28上にキャパシタ絶縁膜29を形成する。キャパシタ絶縁膜29上にキャパシタ上部電極膜を形成する。キャパシタ上部電極膜をパターニングしてキャパシタ上部電極30を形成する。キャパシタ上部電極上に上部層間膜31を形成する。半導体基板上に形成された素子と接続するコンタクトを形成する図示されず。コンタクトに接続し、上部配線バリア層32Bと上部配線主配線層32Mから構成される上部配線32を形成する。この後、必要に応じて、層間膜、コンタクト、配線、保護膜が形成されて半導体装置が完成する。図25Eは、図25Dのα方向のA1-A1’線に沿って切った、セル単位CU1の部分の断面図である。中央にソース拡散層3S1が形成され、ソース拡散層3S1の上にビット線12が接続され、ソース拡散層3S1の左側にTr部ゲートトレンチ6T1-L、ドレイン拡散層3D1-Lが形成され、ソース拡散層3S1の右側にTr部ゲートトレンチ6T1-R、ドレイン拡散層3D1-Rが形成される。各ドレイン拡散層の上には、ドレインコンタクトプラグ22、キャパシタコンタクトプラグ26、キャパシタ下部電極28が形成される。Tr部ゲートトレンチ6T内に形成された埋め込みゲート電極8をワード線、キャパシタ、ビット線から成るDRAMのメモリセルが構成される。図25Dは、図25AのZ4-Z4’線で切った断面図である。各ドレインコンタクトプラグ22それぞれにキャパシタコンタクトプラグ26が配置されている。キャパシタコンタクトプラグの平面状の配置は、その上に形成されるキャパシタ配置に対応して、隣接し合うキャパシタ同士間が互いに等間隔となるように配置されている。実施例2実施例1では、ドレインコンタクトプラグ22とキャパシタ下部電極28の間に、キャパシタコンタクトプラグ26を形成し、窒化膜から成る第2層間膜23をストッパ膜として、深いキャパシタ電極ホールのエッチングを行った。キャパシタ電極ホールのエッチングの深さ制御に問題なければ、キャパシタコンタクトプラグ26は形成しないで済ませることも可能である。その方法を実施例2では開示する。図26は実施例2を説明するための図である。図26Dは、図26AのZ5-Z5’で切った半導体基板に平行な断面図、図26Aは、図26Dに示すY方向に沿ったY1-Y1’線で切った半導体基板に垂直な断面図である。実施例1の図20工程までは、実施例1と同じである。実施例1の図20工程の後、実施例1の図25工程と同様にキャパシタ層間膜27の形成を行う。キャパシタ層間膜27を貫き、ドレインコンタクトプラグ22上面を開口するキャパシタ電極ホールを形成する。エッチングでは、コンタクトホールが基板まで到達しないように行う。キャパシタ電極ホールの平面状の配置は実施例1と同じである。この後は、実施例1の図25工程と同様の工程を経てメモリセルが完成する。実施例3実施例1では、パッドポリシリコン膜20をドレインコンタクトホール内に埋め込んだ後、ビット線ハードマスク13上面が露出する程度までエッチバックを行っていた。このエッチバックで、パッドポリシリコン膜20の高さをビット線ハードマスク13よりも低くしていたのは、ビット線の上にパッドポリシリコン膜20が残ると、Y方向間のドレインコンタクトプラグ22が分離できず、短絡を起こしてしまうからである。逆にビット線ハードマスク13から十分深くまでエッチバックしてしまうと、前述のようにビット線の側壁にも第3サイドウォール膜が残ってしまう場合があり、X方向間のドレインコンタクトプラグ22の分離が不十分となる。このように、ウエハ内でのパッドポリシリコン膜20のエッチバックは比較的均一であることが求められる。そこで、本実施例3では、パッドポリシリコン膜20のエッチバックの際に、ビット線ハードマスク13より高い位置にパッドポリシリコン膜20が残った場合においても、ドレインコンタクトプラグ22間でY方向間の短絡を起こすことなく形成でき、パッドポリシリコン膜20のエッチバックの均一性を緩和できる方法を開示する。図27~図32を参照して、本発明の実施例3の製造方法を説明する。実施例1同様に、X方向、Y方向、α方向、β方向を、図27Cに示すように定義する。各図Cは上面図、図32Dは、図32AのZ6-Z6’で切った半導体基板に平行な断面図、図27B、図28B1~31B1は、各図Cに示すX方向に沿ったX1-X1’線で切った半導体基板に垂直な断面図、図28B2~31B2は、各図Cに示すX方向に沿ったX2-X2’線で切った半導体基板に垂直な断面図、各図Aは、各図C又はDに示すY方向に沿ったY1-Y1’線で切った半導体基板に垂直な断面図を示す。実施例1の図16工程までは実施例1と同様に行う。図27工程実施例1の図17工程で説明したパッドポリシリコン膜20のエッチバックを、図27に示すように、ビット線ハードマスク13上面の上に残すように行う。なお、場所によっては、ビット線ハードマスク13上面が露出していても問題ない。図28工程実施例1の図18工程と同様に第3サイドウォール膜21を形成する。膜厚は、60nmで形成した。なお、膜厚は、図29工程で形成されるパッドポリシリコン溝20Tの底部の開口幅に応じて調整して行う。実施例1の図19工程と同様に第3サイドウォール膜21をエッチバックして、第3サイドウォール21SWを形成する。図29工程実施例1の図20工程と同様に、パッドポリシリコン膜20をエッチングして、パッドポリシリコン溝20Tを形成する。実施例1の図20工程では、この段階で同図Aに示すように、X方向には左右に分離され、一つのドレイン拡散層に一つのパッドポリシリコン膜20が形成される構造となるが、同図B1に示すように、Y方向にはビット線上を跨いで電気的に繋がっている。図30工程パッドポリシリコン溝20Tを埋め込むようにシリコン窒化膜からなる第2層間膜23を50nm形成した。図31工程CMP法により、第2層間膜23、第1層間膜フィン16F、ビット線ハードマスク13を研磨して、ビット線12を構成するビット線タングステン膜12Mが露出しないように、ビット線ハードマスク13が存在する途中の位置まで削りこむ。この工程を経て、Y方向にビット線の上を跨いで繋がっていたパッドポリシリコン膜20は、ビット線12によりY方向に分離されて、一つのドレイン拡散層3Dに一つのパッドポリシリコン膜ドレインコンタクトプラグ22が接続される構造が得られる。図32工程この後は、実施例2の図26工程と同様に、キャパシタ層間膜形成以降の工程を行う。なお、図31工程の後に層間膜を形成して、実施例1の図21~24工程と同様の工程を行い、キャパシタコンタクトプラグ26を形成することも可能である。このように、本実施例では、パッドポリシリコン膜20のエッチバックのウエハ内均一性を必要とせず、ドレイン拡散層3Dにそれぞれ1個のドレインコンタクトプラグ22を接続することが可能となる。なお、以上の実施例1~3では、基板に接続されるコンタクトプラグドレインコンタクトプラグとして本発明に係るコンタクトプラグを適用した場合を例としているが、本発明はこれに限定されるものではない。例えば、ドレインコンタクトを通常通り形成し、これに接続されるキャパシタコンタクトとして本発明に係るコンタクトプラグを適用しても良い。その場合、セルトランジスタの形状も埋め込みゲート構造に限定されず、リセスゲート構造のように、基板上にゲート電極が形成されていても良い。もちろん、ドレインコンタクトプラグとキャパシタコンタクトプラグの両方に本発明のコンタクトプラグを適用しても良い。また、ドレインコンタクトホールには導電材料としてパッドポリシリコン膜を埋め込んでいるが、これに限定されず、その他の導電材料、例えば、W/TiN/Ti、WSi、TiN/Ti、TiNなどの金属膜や、金属化合物膜を用いても良い。実施例4微細化に伴い容量コンタクトの面積は小さくなり、コンタクト抵抗が高くなる。上記のようにコンタクトプラグとしてメタルプラグを用いると、コンタクト抵抗の低減を図ることができるが、容量コンタクトでは、リフレッシュ特性の悪化や、従来の微細なコンタクトホールへの埋め込み性の悪化などの問題がある。例えば、図36は、従来のメタル構造W/TiN/Ti/CoSiのコンタクトを示す。図36及び後述の図37では、説明を容易とするため、上記実施例で示した埋め込みゲート型トランジスタに対してドレインコンタクトを形成する場合を示す。したがって、これらの図は本発明者らが説明のために作成したものであり、従来技術そのものではない。図12工程まで、同様に形成した後、図13工程の第1層間膜16を同様に形成するが、フィン形状への加工は行わず、また、ビット線ハードマスク13上面まで平坦化する。従来技術では、個々のコンタクトホールを形成するか、Y方向に1つずつ拡散層が露出するようにラインパターンのマスクを用いて溝を形成する。ここではビット線と直交する方向のラインパターンを用いて溝を形成する。次に形成した溝の側壁にシリコン窒化膜からなるサイドウォール41を形成する。このサイドウォール41は、コバルトシリサイド形成用のコバルト膜がシリサイド形成時の熱処理により第1層間膜16中に拡散するのを防止するバリアとなる。常法によりコバルト等の金属膜を成膜した後、熱処理を施し、基板シリコンと反応させて金属シリサイド層43を形成する。その後、未反応のコバルト膜を除去する。金属膜をシリコン基板に直接形成するとショットキーコンタクトとなるが、金属シリサイド層43を形成することで良好なオーミックコンタクトが得られる。次に、TiN/Tiバリア膜44及びタングステンW膜45を常法により成膜し、ビット線ハードマスク13が露出するまでエッチバックする。これにより図36に示す構造のメタルプラグが得られる。リフレッシュ特性の悪化や、従来の微細なコンタクトホールへの埋め込み性の悪化などの問題を解決する構造として、図37に示すハイブリッド構造が挙げられる。図37に示すハイブリット構造は、コンタクトホール底部にポリシリコン膜42を埋め込み、その上にコバルトシリサイド等の金属シリサイド層43を介してメタルプラグTiN/Tiバリア膜44及びタングステンW膜45を形成したものである。リフレッシュ特性の悪化は、主に金属シリサイド層43の形成時に拡散層の接合が浅くなることによるものであり、ポリシリコン膜42を基板上に形成してかさ上げすることで、リフレッシュ特性の悪化を抑制することができる。また、ポリシリコン膜42を形成することで、コンタクトホールが浅くなり、低アスペクト化により金属膜の埋め込み性が改善される。このハイブリッド構造を本発明に係る方法を適用して形成する例を本実施例として説明する。図38は、本発明に係る方法を適用してハイブリッド構造のコンタクトプラグを形成した状態を示す。同図に示すように、本実施例に係るハイブリッド構造では、ハイブリッド構造上部のメタルプラグにおける一側面絶縁膜46との接触面のTiN/Tiバリア膜44を省くことにより、W膜45領域が増加し、また、底面におけるポリシリコン膜42と拡散層3との接触面積も増加しており、その結果、コンタクト抵抗を図37に示す従来のハイブリッド構造よりも低減できる。さらに、シリサイド用の金属膜及びメタルプラグ用の金属膜を埋め込む領域は、図36,37に示す構造に比べ、約3倍近くになるため、埋め込み性がさらに改善される。次に、本実施例に係るハイブリッド構造の形成方法について説明する。図39~図42は、本実施例に係るハイブリッド構造の形成例を示す工程断面図である。各図において、Aは平面図CのY1-Y1’断面、Bは平面図CのX1-X1’断面を示す。まず、図15工程の第2サイドウォール19までは同様に形成した後、パッドポリシリコンDOPOS膜20を同様に形成する。但し、本実施例では、第1層間膜16として、微細なビット配線間への埋め込み性を考慮して塗布絶縁膜SpinOnDielectricSOD膜上にプラズマ酸化膜を形成した積層膜を用いた。また、第2サイドウォール19の膜厚は10nmとした。次に、拡散層から50nm程度残るようにエッチバックを行った図39。残存するDOPOS膜を42とする。次に、全面にコバルト膜をスパッタリング法により成膜した後、熱処理し、未反応のコバルト膜を除去することで、図40に示すように、コバルトシリサイド膜43がDOPOS膜42上に形成される。TiN/Tiの積層からなるバリア膜44及びタングステンW膜45を成膜する図41。続いて、W膜45、バリア膜44、コバルトシリサイド膜43、DOPOS膜42を誘導結合型プラズマICPエッチャーを用いて順次エッチバックする図42。各膜のエッチバック条件は以下の通り。W膜:SF6/Cl2/N2=40/60/30sccm、圧力=1.3Pa10mTorr、ソースパワー=800W、バイアスパワー=50WTiN/Ti/CoSi:CF4/Cl2/BCl3=20/40/120sccm、圧力=1.3Pa10mTorr、ソースパワー=800W、バイアスパワー=50WDOPOS:HBr/N2/O2=250/50/5sccm、圧力=2.7Pa20mTorr、ソースパワー=400W、バイアスパワー=90W上記条件では、W膜45のエッチバック後、W膜45下の各層はW膜45をマスクにエッチングされる。つまり、エッチバック後のW膜45が上記の実施例における第3サイドウォール21Sの代わりとなる。エッチバック後、分離された溝内に絶縁膜46を埋め込み、CMPによりビット線上のハードマスク13が露出するまで平坦化する。これにより図38に示すようなハイブリッド構造のコンタクトプラグが得られる。また、分離により得られるハイブリッド構造のプラグ対の下面分離幅は、W膜45の膜厚で制御できるため、最小加工寸法F値以下の幅とすることができる。もちろん、上記の実施例のように絶縁膜による第3サイドウォール21Sを形成して分離することも可能であるが、そのためには一旦W膜45を平坦化し、さらにエッチバックして第1層間膜フィン16の側壁を露出させる必要があり、工程が増加する。したがって、本実施例のように、W膜45を第1層間膜フィン16間で画定される第1の溝を充填しない膜厚で形成してエッチバックし、第3サイドウォール21Sの代わりとして使用することが有利である。さらにこのように形成したハイブリッド構造のプラグ上には、図32に示すように、直接キャパシタ下部電極を接続することができる。"