"基板の表層に設けられた素子分離用の溝部と、前記素子分離用の溝部に素子分離絶縁膜を埋め込むことによって設けられた素子分離領域と、前記素子分離領域によって絶縁分離された複数の活性領域と、前記基板の表層に前記活性領域と交差する方向に延在して設けられると共に、各活性領域を分断するように2つずつ並んで設けられた埋め込みゲート用の溝部と、前記埋め込みゲート用の溝部から露出した活性領域の表面を覆うゲート絶縁膜と、前記埋め込みゲート用の溝部に埋め込まれることによって、前記ゲート絶縁膜を介して前記活性領域を跨ぐように設けられたゲート電極と、前記埋め込みゲート用の溝部を埋め込むとともに前記基板の上面を覆うように設けられたマスク絶縁膜と、前記2つの埋め込みゲート用の溝部によって分断された3つの活性領域のうち、中央部に位置する活性領域上をわたると共に前記埋め込みゲート用の溝部と平行な方向に延在し、前記マスク絶縁膜の上面に開口部を有し、前記中央部に位置する活性領域に底部を有すると共に前記開口部から前記底部に向かって漸次幅が縮小されたビットコンタクト用の溝部と、前記ビットコンタクト用の溝部を挟んで対向する一対の埋め込みゲート用の溝部の底部に不純物が拡散された領域と、当該ビットコンタクト用の溝部に不純物が拡散された領域と、が結合されて設けられた第1の不純物拡散層と、前記中央部を挟んだ両側に位置する活性領域に、前記ゲート電極の上面と同程度の深さで不純物を拡散されて設けられた第2の不純物拡散層と、前記ビットコンタクト用の溝部に埋め込まれると共に前記第1の不純物拡散層と接続されたビットコンタクトプラグと、前記基板の表面よりも上方に位置して、前記ゲート電極と交差する方向に延在して設けられると共に、前記ビットコンタクトプラグと接続されたビット線と、を備える半導体装置。前記ビットコンタクト用の溝部の底部の深さが、前記ゲート電極の上面から前記埋め込みゲート用の溝部の底部までの深さとなるように設けられていることを特徴とする請求項1に記載の半導体装置。前記ビットコンタクト用の溝部が、前記2つの埋め込みゲート用の溝部によって分断された3つの活性領域のうち、中央部に位置する活性領域上をわたると共に前記埋め込みゲート用の溝部と平行な方向に延在し、前記マスク絶縁膜を貫通して前記中央部に位置する活性領域を露出すると共に深さ方向に向かって幅狭となるように設けられた上部溝と、前記上部溝から露出する前記中央部に位置する活性領域に、深さ方向に向かって幅狭となるように設けられた下部溝と、を有することを特徴とする請求項1又は2に記載の半導体装置。前記上部溝の側面が、傾斜面であることを特徴とする請求項3に記載の半導体装置。前記下部溝の側面が、傾斜面であることを特徴とする請求項3又は4に記載の半導体装置。前記ビットコンタクト用の溝部の側面が、連続する傾斜面であることを特徴とする請求項5に記載の半導体装置。前記下部溝の側面が、湾曲面であることを特徴とする請求項3又は4に記載の半導体装置。前記ビット線が、前記マスク絶縁膜上に設けられていることを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。前記ビットコンタクトプラグが金属膜からなり、前記ビットコンタクトプラグと前記ビット線とが一体化して設けられていることを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。前記ビットコンタクトプラグが、DOPOSDopedPolysilicon膜からなることを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。前記ビットコンタクト用の溝部と前記埋め込みゲート用の溝部との間であって前記ゲート電極の上面よりも上方に、前記中央部に位置する活性領域を上方に向かって幅狭となる形状のスペーサー部が設けられていることを特徴とする請求項1乃至10のいずれか一項に記載の半導体装置。前記第2の不純物拡散層の上に設けられた容量コンタクトプラグと、前記容量コンタクトプラグの上に設けられた下部電極、容量絶縁膜及び上部電極から構成されるキャパシタと、を備えることを特徴とする請求項1乃至11のいずれか一項に記載の半導体装置。基板の表層に素子分離用の溝部を形成し、この素子分離用の溝部に素子分離絶縁膜を埋め込むことによって、素子分離領域及びこの素子分離領域によって絶縁分離された複数の活性領域を形成する工程と、前記基板の表層に前記活性領域と交差する方向に延在すると共に、各活性領域を分断するように埋め込みゲート用の溝部を2つずつ並べて形成する工程と、前記埋め込みゲート用の溝部から露出した活性領域の表面を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記活性領域を跨ぐように、前記埋め込みゲート用の溝部にゲート電極を埋め込み形成する工程と、前記埋め込みゲート用の溝部を埋め込むとともに前記基板の上面を覆うようにマスク絶縁膜を形成する工程と、前記2つの埋め込みゲート用の溝部によって分断された3つの活性領域のうち、中央部に位置する活性領域上をわたると共に前記埋め込みゲート用の溝部と平行な方向に延在し、前記マスク絶縁膜を貫通させて前記中央部に位置する活性領域に達すると共に深さ方向に向かって漸次幅が縮小するようにビットコンタクト用の溝部を形成する工程と、前記ビットコンタクト用の溝部を挟んで対向する一対の埋め込みゲート用の溝部から不純物を拡散させ、当該ビットコンタクト用の溝部から不純物を拡散させるとともに、不純物が拡散されたこれらの領域を結合させることによって、第1の不純物拡散層を形成する工程と、前記中央部を挟んだ両側に位置する活性領域に、前記ゲート電極の上面と同程度の深さで不純物を拡散させることによって、第2の不純物拡散層を形成する工程と、前記ビットコンタクト用の溝部に埋め込まれた状態で、前記第1の不純物拡散層と接続されるビットコンタクトプラグを形成する工程と、前記基板の表面よりも上方に位置して、前記ゲート電極と交差する方向に延在すると共に、前記ビットコンタクトプラグと接続されるビット線を形成する工程と、を備える半導体装置の製造方法。前記ビットコンタクト用の溝部の底部が、前記ゲート電極の上面から前記埋め込みゲート用の溝部の底部までの深さとなるように形成することを特徴とする請求項13に記載の半導体装置の製造方法。前記ビットコンタクト用の溝部を形成する際に、前記2つの埋め込みゲート用の溝部によって分断された3つの活性領域のうち、中央部に位置する活性領域上をわたると共に前記埋め込みゲート用の溝部と平行な方向に延在し、前記マスク絶縁膜を貫通して前記中央部に位置する活性領域を露出すると共に深さ方向に向かって幅狭となるように上部溝を形成する工程と、前記上部溝から露出する前記中央部に位置する活性領域に、深さ方向に向かって幅狭となるように下部溝を形成する工程と、を有することを特徴とする請求項13又は14に記載の半導体装置の製造方法。前記上部溝を形成する際に、深さ方向に向かって一定の割合で幅狭となるように形成することを特徴とする請求項15に記載の半導体装置の製造方法。前記下部溝を形成する際に、当該下部溝の側面が傾斜面となるように形成することを特徴とする請求項15又は16に記載の半導体装置の製造方法。前記ビットコンタクト用の溝部を形成する際に、深さ方向に向かって一定の割合で幅狭とすることで当該溝部の側面が連続する傾斜面となるように形成することを特徴とする請求項17に記載の半導体装置の製造方法。前記第1の不純物拡散層を形成する際に、前記基板の上方向から前記ビットコンタクト用の溝部の側面及び底部に向けて不純物をイオン注入することを特徴とする請求項13乃至18の何れか一項に記載の半導体装置の製造方法。前記ビット線を形成する際に、前記マスク絶縁膜上に当該ビット線を形成することを特徴とする請求項13乃至19の何れか一項に記載の半導体装置の製造方法。前記ビットコンタクトプラグとして、金属膜を用い、前記ビットコンタクトプラグと前記ビット線とを連続して形成することを特徴とする請求項13乃至20の何れか一項に記載の半導体装置の製造方法。前記ビットコンタクトプラグとして、DOPOSDopedPolysilicon膜を用い、前記第1の不純物拡散層を形成する際に、前記DOPOS膜中に含まれる不純物を前記ビットコンタクト用の溝部の側面及び底面に拡散させることを特徴とする請求項13乃至20の何れか一項に記載の半導体装置の製造方法。前記下部溝を、深さ方向に向かって幅狭となるように形成することで、当該下部溝と前記埋め込みゲート用の溝部との間であって前記ゲート電極の上面よりも上方に、前記中央部に位置する活性領域を上方に向かって幅狭となる形状のスペーサー部を形成することを特徴とする請求項13乃至22の何れか一項に記載の半導体装置の製造方法。前記第2の不純物拡散層の上に、容量コンタクトプラグを形成する工程と、前記容量コンタクトプラグの上に、下部電極、容量絶縁膜及び上部電極から構成されるキャパシタを形成する工程と、を含むことを特徴とする請求項13乃至23の何れか一項に記載の半導体装置の製造方法。上記特許文献1,2に記載されたトレンチゲート型トランジスタを有するDRAMでは、上記トランジスタのチャネル領域がトレンチの両側面及び底面の3面に形成される構成となっている。発明者は、上記構成のトランジスタの微細化をさらに進めると、トランジスタのオン電流が充分確保できず、DRAMの正常動作が困難となる知見を得た。これは、上述のように、トランジスタのチャネル領域がトレンチを構成する3面に形成されるためにチャネル抵抗が高くなることに起因している。また、トレンチゲートの配設ピッチが狭くなると、あるトランジスタを動作させた際、その動作状態が該トランジスタに隣接する他のトランジスタに干渉してしまい、独立してトランジスタを動作させることができないという問題も明らかとなった。この問題も隣接するトレンチゲートの間にチャネル領域が形成されることが悪影響を及ぼしていると推察される。さらに、トレンチゲート型トランジスタでは、ゲート電極が半導体基板の表面よりも上方に突き出して形成されるため、突き出したゲート電極自体が、後の工程で形成されるべきビット配線やキャパシタの形成を著しく困難にし、DRAMの製造自体が困難になるという問題も発生する。したがって、トレンチを利用するトランジスタを備えたDRAMであっても、トランジスタのオン電流を充分確保すると共に隣接トランジスタの動作干渉を回避し、製造の困難性を解消する半導体装置、とその製造方法が望まれる。本発明の半導体装置は、基板の表層に設けられた素子分離用の溝部と、前記素子分離用の溝部に素子分離絶縁膜を埋め込むことによって設けられた素子分離領域と、前記素子分離領域によって絶縁分離された複数の活性領域と、前記基板の表層に前記活性領域と交差する方向に延在して設けられると共に、各活性領域を分断するように2つずつ並んで設けられた埋め込みゲート用の溝部と、前記埋め込みゲート用の溝部から露出した活性領域の表面を覆うゲート絶縁膜と、前記埋め込みゲート用の溝部に埋め込まれることによって、前記ゲート絶縁膜を介して前記活性領域を跨ぐように設けられたゲート電極と、前記埋め込みゲート用の溝部を埋め込むとともに前記基板の上面を覆うように設けられたマスク絶縁膜と、前記2つの埋め込みゲート用の溝部によって分断された3つの活性領域のうち、中央部に位置する活性領域上をわたると共に前記埋め込みゲート用の溝部と平行な方向に延在し、前記マスク絶縁膜の上面に開口部を有し、前記中央部に位置する活性領域に底部を有すると共に前記開口部から前記底部に向かって漸次幅が縮小されたビットコンタクト用の溝部と、前記ビットコンタクト用の溝部を挟んで対向する一対の埋め込みゲート用の溝部の底部に不純物が拡散された領域と、当該ビットコンタクト用の溝部に不純物が拡散された領域と、が結合されて設けられた第1の不純物拡散層と、前記中央部を挟んだ両側に位置する活性領域に、前記ゲート電極の上面と同程度の深さで不純物を拡散されて設けられた第2の不純物拡散層と、前記ビットコンタクト用の溝部に埋め込まれると共に前記第1の不純物拡散層と接続されたビットコンタクトプラグと、前記基板の表面よりも上方に位置して、前記ゲート電極と交差する方向に延在して設けられると共に、前記ビットコンタクトプラグと接続されたビット線と、を備える。本発明の半導体装置によれば、中央部に位置する活性領域に底部を有し、深さ方向に向かって漸次幅が縮小されたビットコンタクト用の溝部を設けるとともに、ビットコンタクト用の溝部を挟んで対向する一対の埋め込みゲート用の溝部の底部に不純物が拡散された領域と、ビットコンタクト用の溝部に不純物が拡散された領域と、が結合されて設けられた第1の不純物拡散層を設けることにより、活性領域中の第1の不純物拡散層及び第2の不純物拡散層が形成された領域を除く、ゲート用の溝部の第2の不純物拡散層が形成された側の側面のみにそれぞれチャネル領域が形成されるため、ゲート用の溝部の底面及び両側面の3面にチャネル領域が形成される従来の半導体装置と比較してチャネル抵抗を低くすることが可能となる。これにより、トランジスタのオン電流を充分確保することができる。また、隣接する一対のゲート用の溝部の間の活性領域を第1の不純物拡散層とすることで、ゲート用の溝部間にチャネル領域が形成されることがない。これにより、ゲート用の溝部の配設ピッチを狭くした場合において、あるトランジスタを動作させた際、その動作状態が該トランジスタに隣接する他のトランジスタに干渉することがなくなるため、独立して各トランジスタを動作させることができる。ところで、DRAMを構成する半導体装置の中には、例えば図17A及び図17Bに示すように、1つの活性領域に2つのメモリセルが配置されたものがある。なお、図17Aは、この半導体装置の一部を透過して示す平面図、図17Bは、図A中に示す半導体装置の切断線A-A’による断面図である。具体的に、この半導体装置は、半導体基板101の表層に素子分離用の溝部102を形成し、この素子分離用の溝部102に素子分離絶縁膜103を埋め込むことによって形成された素子分離領域104と、この素子分離領域104によって絶縁分離された複数の活性領域105とを有している。また、半導体基板101の表層には、複数の埋め込みゲート用の溝部106a,106bが活性領域105と交差する方向Y’に延在して形成されている。これら複数の埋め込みゲート用の溝部106a,106bは、各活性領域105を分断するように2つずつ並んで設けられている。半導体装置は、各埋め込みゲート用の溝部106a,106bから露出した活性領域105の表面を覆うゲート絶縁膜107と、各埋め込みゲート用の溝部106a,106bに順に埋め込まれたワード線配線層ワード線WL1’,WL2’ゲート電極108a,108b及びキャップ絶縁膜109とを有している。ワード線配線層WL1’,WL2’は、各埋め込みゲート用の溝部106a,106bに埋め込まれた状態で、ゲート絶縁膜107を介して活性領域105を跨ぐように形成されている。これにより、1つの活性領域105を横切る2つのワード線配線層WL1’,WL2’は、各トランジスタTr1’,Tr2’のゲート電極108a,108bとして機能することになる。半導体装置は、上記2つの埋め込みゲート用の溝部106a,106bによって分断された3つの活性領域105a,105b,105cのうち、中央部に位置する活性領域105bに、トランジスタTr1’,Tr2’のドレイン領域として機能する第1の不純物拡散層110と、この中央部を挟んだ両側に位置する活性領域105a,105cに、それぞれトランジスタTr1’,Tr2’のソース領域として機能する第2の不純物拡散層111a,111bとを有している。これら第1及び第2の不純物拡散層110,111a,111bは、上記ゲート電極108a,108bの上面と同程度の深さで、各活性領域105a,105b,105cに不純物を拡散させることによって形成されている。半導体基板101の上には、この半導体基板101の表面101aを覆う層間絶縁膜112が形成されている。そして、第1の不純物拡散層110は、この層間絶縁膜112に形成されたビットコンタクトホール113に埋め込まれたビットコンタクトプラグ114と電気的に接続されている。一方、第2の不純物拡散層111a,111bは、この層間絶縁膜112に形成された容量コンタクトホール115a,115bに埋め込まれた容量コンタクトプラグ116a,116bと電気的に接続されている。半導体装置は、半導体基板101の表面101aよりも上方に位置して、上記ワード配線層WL1’,WL2’と直交する方向X’に延在して形成された複数のビット配線層117ビット線BL’を有している。これら複数のビット線BL’は、各活性領域105の中央部分活性領域105bを順次通過することによって、上記ビットコンタクトプラグ114と電気的に接続されている。これにより、1つの活性領域105に配置された2つのトランジスタTr1’,Tr2’は、1つのビット線BL’を共有することなる。半導体装置は、層間絶縁膜112の面上に形成された複数のキャパシタCa1’,Ca2’を有している。これら複数のキャパシタCa1’,Ca2’は、下部電極118、容量絶縁膜及び上部電極共に図示せず。から構成されるものであり、その下部電極118が上記容量コンタクトプラグ116a,116bと電気的に接続されている。これにより、1つの活性領域105に配置された2つのトランジスタTr1’,Tr2’は、それぞれに接続されたキャパシタCa1’,Ca2’と共に、DRAMのメモリセルMC1’,MC2’を構成することになる。上述した従来の半導体装置では、1つの活性領域105に2つのトランジスタTr1’,Tr2’が構成されている。すなわち、一方のトランジスタTr1’は、活性領域105を分断する2つの埋め込みゲート用の溝部106a,106bのうち、一方の埋め込みゲート用の溝部106aにゲート絶縁膜107を介して埋め込まれた一方のゲート電極108aと、2つの埋め込みゲート用の溝部106a,106bによって分断された3つの活性領域105a,105b,105cのうち、中央部に位置する活性領域105bに、ゲート電極108a,108bの上面と同程度の深さで不純物を拡散させることによって形成された第1の不純物拡散層ドレイン領域110と、中央部を挟んだ一方側に位置する活性領域105aに、ゲート電極108aの上面と同程度の深さで不純物を拡散させることによって形成された第2の不純物拡散層ソース領域111aとを備えて構成される。一方のトランジスタTr1’では、一方の埋め込みゲート用の溝部106aの両側面及び底面の3面に亘ってチャネル領域S1’が形成される。同様に、他方のトランジスタTr2’は、活性領域105を分断する2つの埋め込みゲート用の溝部106a,106bのうち、他方の埋め込みゲート用の溝部106bに埋め込まれた他方のゲート電極108bと、2つの埋め込みゲート用の溝部106a,106bによって分断された3つの活性領域105a,105b,105cのうち、中央部に位置する活性領域105bに、ゲート電極108a,108bの上面と同程度の深さで不純物を拡散させることによって形成された第1の不純物拡散層ドレイン領域110と、中央部を挟んだ他方側に位置する活性領域105cに、ゲート電極108bの上面と同程度の深さで不純物を拡散させることによって形成された第2の不純物拡散層ソース領域111bとを備えて構成される。他方のトランジスタTr2’では、他方の埋め込みゲート用の溝部106bの両側面及び底面との3面に亘ってチャネル領域S2’が形成される。ところで、上述した従来の半導体装置では、メモリセル寸法の縮小化によって、1つの活性領域105に配置された2つのメモリセルMC1’,MC2’の間隔が益々狭くなってきている。このため、DRAMを動作させた際に、隣接する一方のメモリセルMC1’MC2’の動作状態によりもう一方のメモリセルMC2’MC1’の記憶状態が変化することに起因したディスターブ不良を発生させることがあった。例えば、1つの活性領域105に配置された2つのメモリセルMC1’,MC2’のうち、一方のメモリセルMC1’に0のデータと、他方のメモリセルMC2’に1のデータを記憶する。そして、この状態で、一方のメモリセルMC1’のトランジスタTr1’に対するオンON/オフOFFの動作を繰り返した場合に、他方のメモリセルMC2’に記憶されたデータが破壊されるといったディスターブ不良が発生することがある。本発明者は、このようなディスターブ不良が発生する原因について検討したところ、以下のような知見を得るに至った。すなわち、一方のメモリセルMC1’に0のデータを記憶する場合、ビット線BL’にローLowレベルの電位を与えた状態で、一方のトランジスタTr1’をオンONにする。これにより、一方のキャパシタCa1’の下部電極118にLowレベルの電位が与えられる。その後、一方のトランジスタTr1’をOFFにすることで、一方のキャパシタCa1’に0Lowレベルのデータが蓄積される。これ対して、他方のメモリセルMC2’に1のデータを記憶する場合、ビット線BL’にハイHiレベルの電位を与えた状態で、他方のトランジスタTr2’をONにする。これにより、他方のキャパシタCa2’の下部電極118にHiレベルの電位が与えられる。その後、他方のトランジスタTr2’をOFFにすることで、他方のキャパシタCa2’に1Hiレベルのデータが蓄積される。この状態で、一方のメモリセルMC1’と同じワード線WL1’を用いる他の活性領域105に配置されたメモリセルMC1’への動作が繰り返されると、一方のトランジスタTr1’に対するON/OFFの動作が繰り返されることで、ワード線WL1’にHiレベルの電位が繰り返し与えられることになる。このとき、図17Bに示すように、一方のトランジスタTr1’のチャネル領域S1’で誘起された電子e-が、隣接する他方のトランジスタTr2’の第2の不純物拡散層111bへと引き寄せられることがある。これは1のデータが蓄積されたキャパシタCa2’の下部電極118にHiレベルの電位が与えられているためである。そして、第2の不純物拡散層111bに到達した電子e-が下部電極118に負の電荷を与えることによって、上述した他方のキャパシタCa2’に蓄積された1Hiレベルのデータが0Lowレベルのデータへと書き換えられるディスターブ不良が発生することがわかった。このディスターブ不良の発生は、一方のトランジスタTr1’に対するON/OFFの動作が繰り返される回数に依存して高くなる。例えば、一方のトランジスタTr1’に対するON/OFFの動作を繰り返したときに、1万回に1回程度の頻度でディスターブ不良が発生することがわかった。したがって、10万回の繰り返し動作では、10個程度のメモリセルにデータの破壊が生じることになる。また、このディスターブ不良の発生は、図17Aに示すように、1つの活性領域105を横切る2つのワード配線層WL1’,WL2’の間隔が70nm程度と比較的大きかった場合には、問題とはならなかったものの、メモリセル寸法の縮小化により間隔が50nm程度まで小さくなることによって、問題がより顕在化してきている。1つの活性領域105に配置された2つのメモリセルMC1’,MC2’は、本来はそれぞれ独立してデータを記憶しなければならない。しかしながら、上述したディスターブ不良が発生した場合、半導体装置DRAMの正常な動作が阻害されるため、その信頼性が低下するといった問題が発生してしまう。以下、本発明を適用した半導体装置及びその製造方法について、図面を参照して詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。半導体装置先ず、図1及び図2に示すように、本発明を適用した実施形態の一例である半導体装置1の構造について説明する。なお、図1は、この半導体装置1の一部を透過して示す平面図、図2は、図1中に示す半導体装置1の切断線A-A’による断面図である。本発明を適用した半導体装置1は、最終的にDRAMとして機能させるものであり、DRAMは、半導体基板基板2の面内に、複数のメモリセルMC1,MC2がマトリックス状に並んで配置されるセルアレイ領域と、このセルアレイ領域の周辺に位置して、各メモリセルMC1,MC2の動作を制御するための回路等が形成される周辺回路領域とを備えている。また、セルアレイ領域に配置されるメモリセルMC1,MC2は、選択用トランジスタTr1,Tr2と、この選択用トランジスタTr1,Tr2のソースドレインの何れか一方と電気的に接続されるキャパシタCa1,Ca2とから概略構成されている。具体的に、この半導体装置1のセルアレイ領域には、半導体基板2の表層に素子分離用の溝部3a,3bを形成し、この溝部3a,3bに素子分離絶縁膜4を埋め込むことによって形成された素子分離領域5と、この素子分離領域5によって絶縁分離された複数の活性領域6とが設けられている。このうち、素子分離領域5は、STIShallowTrenchIsolationと呼ばれるものであり、第1の方向Xに延在する溝部3aと、この第1の方向Xと交差する第2の方向Yに延在する溝部3bとに素子分離絶縁膜4を埋め込むことによって、隣接する活性領域6の間を絶縁分離している。一方、活性領域6は、半導体基板2の一部からなり、素子分離用の溝部3a,3bに埋め込まれた素子分離絶縁膜4素子分離領域5によって、島状に区画形成されている。具体的に、活性領域6は、平面視で矩形状を為しており、第1の方向Xに延在しながら、この第1の方向X及び第1の方向Xと直交する方向に各々間隔を空けて複数並んで設けられている。ここで、上記図1に示す半導体装置1では、セルサイズが6F2Fは最小加工寸法となるレイアウトを採用しており、1つの活性領域6に2つ2ビットのメモリセルMC1,MC2が配置された構造となっている。このため、各活性領域6には、2つの選択用トランジスタTr1,Tr2が配置されている。具体的に、この半導体装置1のセルアレイ領域には、第2の方向Yに延在されたストライプ状のワード配線層ワード線WL1,WL2が、第2の方向Yと直交する方向に間隔を空けて複数並んで設けられている。これら複数のワード配線層WL1,WL2は、それぞれ選択用トランジスタTr1,Tr2のゲート電極7a,7bとして機能するものであり、各活性領域6を横切るように2つずつ並んで設けられている。また、選択用トランジスタTr1,Tr2は、ゲート電極7a,7bが半導体基板2の表面2aよりも下方に位置することによって、いわゆる埋め込みゲート型のチャネル構造を有している。すなわち、半導体基板2の表層には、複数の埋め込みゲート用の溝部8a,8bが活性領域6と交差する方向第2の方向Yに延在して形成されている。これら複数の埋め込みゲート用の溝部8a,8bは、各活性領域6を分断するように2つずつ並んで設けられている。そして、ワード配線層WL1,WL2は、この埋め込みゲート用の溝部8a,8bに埋め込まれると共に、この溝部8a,8bから露出した活性領域6の表面を覆うゲート絶縁膜9を介して活性領域6を跨ぐように形成されている。これにより、ワード配線層WL1,WL2は、選択用トランジスタTr1,Tr2のゲート電極7a,7bとして機能することになる。半導体基板2の表層には、絶縁膜10とマスク絶縁膜11とが積層して設けられている。このマスク絶縁膜11は、ゲート電極7a,7bの上面を保護するキャップ絶縁膜として機能するように、埋め込みゲート用の溝部8a,8bに埋め込まれた状態で設けられている。また、マスク絶縁膜11及び半導体基板2の表層には、ビットコンタクト用の溝部12が埋め込みゲート用の溝部8a,8bと平行な方向第2の方向Yに延在して形成されている。このビットコンタクト用の溝部12は、上記2つの埋め込みゲート用の溝部8a,8bによって分断された3つの活性領域6a,6b,6cのうち、中央部に位置する活性領域6bをまたぐように形成されている。ビットコンタクト用の溝部12は、マスク絶縁膜11の上面11aに開口部12Aを有し、中央部に位置する活性領域6bに底部12Bを有するように形成されている。なお、ビットコンタクト用の溝部12の底部12Bは、その深さがゲート電極7a,7bの上面と埋め込みゲート用の溝部8a,8bの底部との間程度となるように設けられている。また、ビットコンタクト用の溝部12は、深さ方向に向かって漸次幅が狭くなっている。すなわち、開口部12Aから底部12Bに向かってその幅が漸次縮小されるように形成されている。より具体的には、ビットコンタクト用の溝部12は、マスク絶縁膜11の上面11aから半導体基板2の表面2aの高さにわたって形成された上部溝33と、半導体基板2の表面2aの高さから中央部に位置する活性領域6bにわたって形成された下部溝34と、から構成されている。上部溝33は、埋め込みゲート用の溝部8a,8bと平行な方向第2の方向Yに延在して形成されている。このビットコンタクト用の溝部12は、上記2つの埋め込みゲート用の溝部8a,8bによって分断された3つの活性領域6a,6b,6cのうち、中央部に位置する活性領域6bをまたぐように形成されている。また、上部溝33は、マスク絶縁膜11の上面11aに、ビットコンタクト用の溝部12の開口部12Aを構成する上端開口部33aを有し、半導体基板2の表面2aの高さに下端開口部33bを有するように形成されている。そして、上端開口部33aから下端開口部33bに向かってその幅が一定の割合で漸次縮小されるように形成されている。これにより、上部溝33の側面33cが傾斜面となっている。なお、上部溝33の下端開口部33bの幅は、中央部に位置する活性領域6bの上面がほぼ露出する程度であることが好ましいが、特に限定されるものではない。したがって、下端開口部33bの幅は、活性領域6bの上面が完全に露出する程度であっても良いし、完全に露出しない程度であっても良い。下部溝34は、上部溝33の下端開口部33bから露出する、中央部に位置する活性領域6bに、深さ方向に向かって幅狭となるように設けられている。具体的には、下部溝34は、上部溝33の下端開口部33bを構成する上端開口部34aを有し、ビットコンタクト用の溝部12の底部12Bを構成する底部34bを有している。そして、この下部溝34の幅は、上端開口部34aから底部34bすなわち、共有するビットコンタクト用の溝部12の底部12Bに向かってその幅が一定の割合で漸次縮小されるように形成されている。これにより、下部溝34の側面34cが傾斜面となっている。上部溝33の傾斜側面33cと下部溝34の傾斜側面34cは同一の角度で傾斜すると共に、面一の傾斜面を構成している。なお、上部溝33の下端開口部33bと下部溝34の上端開口部34aとは完全に一致している必要はなく、上部溝33の下端開口部33bの幅が、下部溝34の上端開口部34aの幅よりも大きくても構わない。すなわち、上部溝33の傾斜側面33cと下部溝34の傾斜側面34cの間に段差を有していても良く、また各々の傾斜面の角度が異なっていても良い。ビットコンタクト用の溝部12の側面すなわち、下部溝34の側面34c及び底部下部溝34の底部34b12Bと接する活性領域6bには、選択用トランジスタTr1,Tr2のドレイン領域として機能する第1の不純物拡散層13が設けられている。ここで、第1の不純物拡散層13は、ビットコンタクト用の溝部12を挟んで対向する一対の埋め込みゲート用の溝部8a,8bの底部に接する活性領域6に不純物が拡散された領域13a,13bと、ビットコンタクト用の溝部12と接する活性領域6bに不純物が拡散された領域13cと、が結合されて一体化されて設けられている。ここで、ビットコンタクト用の溝部12と、埋め込みゲート用の溝部8a,8bとの間であってゲート電極7a,7bの上面よりも上方の活性領域6bには、当該活性領域6bを上方に向かって幅狭となる形状のスペーサー部35が設けられていることが好ましい。このスペーサー部35を設けることにより、ゲート電極7a,7b及びゲート絶縁膜9と、ビットコンタクトプラグ17との接触を効果的に防ぐことができる。一方、各活性領域6の中央部活性領域6bを挟んだ両側に位置する活性領域6a,6cには、それぞれ選択用トランジスタTr1,Tr2のソース領域として機能する第2の不純物拡散層14a,14bが設けられている。この第2の不純物拡散層14a,14bは、各活性領域6a,6cの上面半導体基板2の表面2aから上記ゲート電極7a,7bの上面と同程度の深さで、各活性領域6a,6cに不純物を拡散させることによって形成されている。半導体基板2の上には、上述したようにその全面を覆うマスク絶縁膜11が設けられている。そして、第1の不純物拡散層13は、このマスク絶縁膜11を貫通するように形成されたビットコンタクト用の溝部12に埋め込まれた不純物含有シリコン膜からなるビットコンタクトプラグ17と電気的に接続されている。さらに、ビットコンタクトプラグ17は、その直上に形成されたビット配線層ビット線BLと電気的に接続されている。このビット配線層BLは、金属積層膜からなる金属配線36aの上面がカバー膜15により覆われるとともに、金属配線層36a及びカバー膜15の側面がサイドサイドウォール絶縁膜16によって覆われて構成されている。また、ビット配線層BLは、マスク絶縁膜上すなわち、半導体基板2の表面2aよりも上方に位置して、上記ワード配線層WL1,WL2と直交する方向第1の方向Xに延在してストライプ状に形成されると共に、上記ワード配線層WL1,WL2が延在する方向第2の方向Yに間隔を空けて複数並んで設けられている。そして、これら複数のビット配線層BLは、各活性領域6の中央部活性領域6bを順次通過することによって、上記ビットコンタクトプラグ17と電気的に接続されている。これにより、1つの活性領域6に配置された2つのトランジスタTr1,Tr2は、1つのビット配線層BLを共有することなる。また、マスク絶縁膜11の上には、その全面を覆う第1の層間絶縁膜18が設けられている。そして、第2の不純物拡散層14a,14bは、これら絶縁膜10、マスク絶縁膜11及び第1の層間絶縁膜18を貫通する容量コンタクトホール19a,19bに埋め込まれた容量コンタクトプラグ20a,20bと電気的に接続されている。さらに、容量コンタクトプラグ20a,20bは、その直上に形成されたキャパシタCa1,Ca2と電気的に接続されている。キャパシタCa1,Ca2は、下部電極21と、容量絶縁膜22と、上部電極23とが順に積層されて構成されている。このうち、下部電極21は、各容量コンタクトプラグ20a,20bの直上に位置して有底円筒状のシリンダ形状を有している。また、各下部電極21は、その間に配置された第2の層間絶縁膜24によって絶縁分離されている。容量絶縁膜22は、下部電極21及び第2の層間絶縁膜24の表面を覆うように形成されている。上部電極23は、下部電極21の内側に埋め込まれた状態で容量絶縁膜22の面上を覆うように形成されている。なお、キャパシタCa1,Ca2については、このような下部電極21の内面のみを電極として利用するシリンダ型に限らず、下部電極21の内面及び外面を電極として利用するクラウン型などであってもよく、その構造について特に限定されるものではない。そして、上部電極23が形成された面上には、その全面を覆う第3の層間絶縁膜25と、この第3の層間絶縁膜25上に上部配線層26と、この上部配線層26が形成された面を覆う表面保護膜27とが設けられている。これにより、上述したセルアレイ領域内に複数のメモリセルMC1,MC2を有するDRAMが構成される。以上のような構造を有する半導体装置1では、DRAMとして、選択用トランジスタTr1,Tr2に対するオンON/オフOFFの動作を繰り返しながら、キャパシタCa1,Ca2に蓄積した電荷の有無を判定し、情報の記憶動作を行うことが可能となっている。ところで、本発明を適用した半導体装置1では、上述した1つの活性領域6に配置された2つの選択用トランジスタTr1,Tr2のオン電流を十分に確保すると共に、これら2つの選択用トランジスタTr1,Tr2の間で動作の干渉が発生することを防ぐことが可能な構造となっている。具体的に、一方のトランジスタTr1は、活性領域6を分断する2つの埋め込みゲート用の溝部8a,8bのうち、一方の埋め込みゲート用の溝部8aにゲート絶縁膜9を介して埋め込まれたゲート電極7aと、ビットコンタクト用の溝部12を挟んで対向する一対の埋め込みゲート用の溝部8a,8bの底部に接する活性領域6に不純物が拡散された領域13a,13bと、ビットコンタクト用の溝部12と接する活性領域6bに不純物が拡散された領域13cとが一体化された第1の不純物拡散層ドレイン領域13と、中央部活性領域6bを挟んだ一方側に位置する活性領域6aに、一方のゲート電極7aの上面と同程度の不純物を拡散させることによって形成された第2の不純物拡散層ソース領域14aとを備えて構成される。一方のトランジスタTr1では、一方の埋め込みゲート用の溝部8aが形成された活性領域6の第1の不純物拡散層13及び第2の不純物拡散層14aが形成された領域を除く、この溝部8aの第2の不純物拡散層14aが形成された側の側面のみにチャネル領域S1が形成される。これにより、上記図17Bに示す従来の半導体装置のように、一方の埋め込みゲート用の溝部106aの両側面と底面の3面に亘ってチャネル領域S1’が形成される場合よりも、チャネル抵抗を低くすることができ、このトランジスタTr1のオン電流を十分に確保することが可能である。同様に、他方のトランジスタTr2は、活性領域6を分断する2つの埋め込みゲート用の溝部8a,8bのうち、他方の埋め込みゲート用の溝部8bに埋め込まれたゲート電極7bと、ビットコンタクト用の溝部12を挟んで対向する一対の埋め込みゲート用の溝部8a,8bの底部に接する活性領域6に不純物が拡散された領域13a,13bと、ビットコンタクト用の溝部12と接する活性領域6bに不純物が拡散された領域13cとが一体化された第1の不純物拡散層ドレイン領域13と、中央部活性領域6bを挟んだ他方側に位置する活性領域6cに、他方のゲート電極7bの上面と同程度の深さで不純物を拡散させることによって形成された第2の不純物拡散層ソース領域14bとを備えて構成される。他方のトランジスタTr2では、他方の埋め込みゲート用の溝部8bが形成された活性領域6の第1の不純物拡散層13及び第2の不純物拡散層14bが形成された領域を除く、この溝部8bの第2の不純物拡散層14bが形成された側の側面のみにチャネル領域S2が形成される。これにより、上記図17Bに示す従来の半導体装置のように、他方の埋め込みゲート用の溝部106bの両側面と底面の3面に亘ってチャネル領域S2’が形成される場合よりも、チャネル抵抗を低くすることができ、このトランジスタTr2のオン電流を十分に確保することが可能である。また、本発明を適用した半導体装置1では、埋め込みゲート用の溝部8a,8bの第1の不純物拡散層1313cが形成された側の側面にチャネル領域S1,S2が形成されることがなく、更に、第1の不純物拡散層13を構成する不純物が拡散された領域13a,13bが埋め込みゲート用の溝部8a,8bよりも深く形成されているため、1つの活性領域6に2つ並んで設けられたトランジスタTr1,Tr2の間で動作の干渉が発生することを防ぐことが可能である。具体的に、隣接する一方のトランジスタTr1Tr2のチャネル領域S1S2で誘起された電子が、隣接するもう一方のトランジスタTr2Tr1のチャネル領域S2S1へと移動するといったことを防ぐことが可能である。したがって、この半導体装置1では、隣接する2つのトランジスタTr1,Tr2を動作させた際の互いの干渉を防ぎつつ、その信頼性を大幅に高めることが可能である。さらに、本発明を適用した半導体装置1では、ビットコンタクト用の溝部12を挟んで対向する一対の埋め込みゲート用の溝部8a,8bの底部に接する活性領域6とビットコンタクト用の溝部12と接する活性領域6bとにわたって不純物が拡散されて形成された第1の不純物拡散層ドレイン領域13と、ビットコンタクトプラグ17を介して共通に接続されるビット配線層ビット線BLと、第2の不純物拡散層14a,14bと容量コンタクトプラグ20a,20bを介して接続されたキャパシタCa1,Ca2とを備えることで、1つの活性領域6に配置された2つのトランジスタTr1,Tr2と、それぞれのトランジスタTr1,Tr2に接続されたキャパシタCa1,Ca2とから、DRAMのメモリセルMC1,MC2が構成されている。そして、この構成の場合、隣接する一方のメモリセルMC1MC2の動作状態によりもう一方のメモリセルMC2MC1の記憶状態が変化することに起因したディスターブ不良の発生を防ぐことが可能である。例えば、1つの活性領域6に配置された2つのメモリセルMC1,MC2のうち、一方のメモリセルMC1に0のデータと、他方のメモリセルMC2に1のデータを記憶する。そして、この状態で、一方のメモリセルMC1のトランジスタTr1に対するオンON/オフOFFの動作を繰り返した場合に、他方のメモリセルMC2に記憶されたデータが破壊されるといったディスターブ不良の発生を防ぐことが可能である。すなわち、一方のメモリセルMC1に0のデータを記憶する場合、ビット線BLにローLowレベルの電位を与えた状態で、一方のトランジスタTr1をオンONにする。これにより、一方のキャパシタCa1の下部電極21にLowレベルの電位が与えられる。その後、一方のトランジスタTr1をOFFにすることで、一方のキャパシタCa1に0Lowレベルのデータが蓄積される。これ対して、他方のメモリセルMC2に1のデータを記憶する場合、ビット線BLにハイHiレベルの電位を与えた状態で、他方のトランジスタTr2をONにする。これにより、他方のキャパシタCa2の下部電極21にHiレベルの電位が与えられる。その後、他方のトランジスタTr2をOFFにすることで、他方のキャパシタCa2に1Hiレベルのデータが蓄積される。この状態で、一方のメモリセルMC1と同じワード線WL1を用いる他の活性領域6に配置されたメモリセルMC1への動作を繰り返したとき、一方のトランジスタTr1に対するON/OFFの動作が繰り返されることで、ワード線WL1にHiレベルの電位が繰り返し与えられることになる。このとき、上述したように、一方のトランジスタTr1のチャネル領域S1で誘起された電子e-図示せずが、一対の埋め込みゲート用の溝部8a,8bの底部に接する活性領域6とビットコンタクト用の溝部12と接する活性領域6bとにわたって設けられた第1の不純物拡散層ドレイン領域13にトラップされるため、他方のトランジスタTr2を構成する第2の不純物拡散層14bに到達することを防ぐことが可能である。したがって、上述した他方のキャパシタCa2に蓄積された1Hiレベルのデータが0Lowレベルのデータへと書き換えられるディスターブ不良の発生を防ぐことが可能である。以上のように、本発明を適用した半導体装置1では、メモリセル寸法の縮小化によって、1つの活性領域6に配置された2つのメモリセルMC1,MC2の間隔が狭くなる場合でも、DRAMを正常に動作させることができるため、その信頼性を大幅に高めることが可能である。半導体装置の製造方法次に、上記半導体装置1の製造方法について図3~図15を参照して説明する。なお、図3~図15において、各図Aは、上記半導体装置1を製造する際の各工程を順に示す平面図であり、各図Bは、同図A中に示す切断線A-A’による断面図であり、各図Cは、同図A中に示す切断線B-B’による断面図である。上記半導体装置1を製造する際は、先ず、加工前の半導体基板2を用意し、この半導体基板2の表層に、例えば厚さ5nmのパッド酸化シリコン膜図示略を形成する。半導体基板2には、例えばBなどのP型不純物を所定濃度で含有するシリコン基板などを用いることができる。次いで、このパッド酸化シリコン膜を介して、半導体基板2の表面の全面に、リンなどのN型不純物を所定の濃度でイオン注入する。これによって、図3B及び図3Cに示すように、半導体基板2の表面に上記第2の不純物拡散層14a,14bとなる不純物拡散領域14を形成する。ここで、不純物拡散領域14は、上記ゲート電極7a,7bの上面と同程度の深さとなるようにイオン注入する。なお、この不純物拡散領域14は、後述するように活性領域6を各活性領域6a,6cに分断した際に、各活性領域6a,6cの上面半導体基板2の表面2aにそれぞれ第2の不純物拡散層14a,14bが形成されることとなる。次に、図3A~図3Cに示すように、半導体基板2の表層に、第1の方向Xに延在する素子分離用の溝部3aを第1の方向Xと直交する方向に間隔を空けて複数並べて形成した後、これら複数の溝部3aに素子分離絶縁膜4を埋め込み形成する。これにより、複数の素子分離領域5と、これら複数の素子分離領域5によって絶縁分離された複数の活性領域6とが、ストライプ状に交互に並んで形成される。素子分離絶縁膜4には、例えばシリコン酸化膜などを用いることができる。なお、素子分離用の溝部3aは、例えば幅26nm程度、深さ280nm程度とすることができる。次に、図4A~図4Cに示すように、半導体基板2の表層に、第2の方向Yに延在する素子分離用の溝部3bを第2の方向Yと直交する方向に間隔を空けて複数並べて形成した後、これら複数の溝部3bに素子分離絶縁膜4を埋め込み形成する。これにより、素子分離用の溝部3a,3bに埋め込まれた素子分離絶縁膜4素子分離領域5によって、島状に区画された複数の活性領域6が形成される。具体的に、この活性領域6は、平面視で矩形状を為すと共に、第1の方向Xに延在しながら、この第1の方向X及び第1の方向Xと直交する方向に各々間隔を空けて複数並んで形成される。なお、素子分離用の溝部3bは、素子分離用の溝部3aと同程度の幅及び深さとすることができる。次に、図5A~図5Cに示すように、半導体基板2の面上に、上記埋め込みゲート用の溝部8a,8bに対応した位置に開口部30aを有するマスク層30を形成する。具体的には、半導体基板2の面上に、マスク層30となるシリコン酸化膜を成膜した後、この上にレジストを塗布し、このレジストをリソグラフィLithography技術によりパターニングしながら、上記埋め込みゲート用の溝部8a,8bに対応した位置に開口部を有するレジストパターン図示せず。を形成する。そして、このレジストパターンを用いた異方性ドライエッチングによりシリコン酸化膜をパターニングする。このとき、レジストパターンは、エッチングの進行に伴って、シリコン酸化膜の上から除去されるが、このレジストパターンの形状がシリコン酸化膜にそのまま転写される。これにより、半導体基板2の面上に、上記埋め込みゲート用の溝部8a,8bに対応した位置に開口部30aを有するマスク層30を形成することができる。なお、マスク層30は、図2中の絶縁膜10に対応するものである。次に、図6A~図6Cに示すように、このマスク層30を用いた異方性のドライエッチングにより、半導体基板2の表層をパターニングしながら、この半導体基板2の表層に複数の埋め込みゲート用の溝部8a,8bを形成する。この埋め込みゲート用の溝部8a,8bにより、活性領域6が3つの活性領域6a,6b,6cに分断されると共に不純物拡散領域14も分断され、各活性領域6a,6cの上面にそれぞれ第2の不純物拡散層14a,14bが形成される。なお、埋め込みゲート用の溝部8a,8bは、例えば幅26nm程度、深さ180nm程度とすることができる。また、埋め込みゲート用の溝部8a,8bを形成する際は、図6Cに示すように、活性領域6に形成される溝部8Aよりも素子分離領域5に形成される溝部8Bの深さを深くする。これにより、埋め込みゲート用の溝部8a,8bの底面から活性領域6の一部が突き出したフィン部6Aを形成することができる。また、埋め込みゲート用の溝部8a,8bを形成する際は、マスク層30の開口部30aから露出した素子分離領域5素子分離絶縁膜4を先にエッチングした後、活性領域6半導体基板2をエッチングする。これにより、フィン部6Aの側面にエッチング残りが生じるのを回避することができる。埋め込みゲート用の溝部8a,8bを形成した段階でマスク層30の基板表面からの厚さは、例えば20nmとなっている。次に、図7A~図7Cに示すように、各埋め込みゲート用の溝部8a,8bから露出した活性領域6の表面を覆うように、ゲート絶縁膜9をマスク層30が形成された半導体基板2の全面に亘って形成する。ゲート絶縁膜9には、例えば、CVD法により形成される高温酸化シリコン膜や、高誘電率膜などを用いることができる。また、ゲート絶縁膜9としては、各埋め込みゲート用の溝部8a,8bから露出した活性領域6の表面を熱酸化させることによって、各溝部8a,8bから露出した活性領域6の表面を覆うシリコン酸化膜を形成してもよい。次に、図7A~図7Cに示すように、ゲート絶縁膜9を介して各埋め込みゲート用の溝部8a,8bの底部に対して上方向から不純物をイオン注入する。これによって、各埋め込みゲート用の溝部8a,8bの底部に接する活性領域6に、上記第1の不純物拡散層13を構成する領域13a,13bを形成する。不純物としては、リンなどのN型不純物を所定の濃度でイオン注入することができる。次に、埋め込みゲート用の溝部8a,8bに埋め込まれた状態で、マスク層30が形成された半導体基板2の面上を覆う導電膜を形成する。その後、導電膜が成膜された面を化学的機械研磨CMP:ChemicalMechanicalPolishingにより研磨しながら、ストッパとなるマスク層30の表面が露出するまで平坦化を行った後、この導電膜が所定の厚みとなるまでエッチバックを行う。これにより、図8A~図8Cに示すように、各埋め込みゲート用の溝部8a,8bに埋め込まれたゲート電極7a,7bワード配線層WL1,WL2が形成される。なお、導電膜には、窒化チタンTiNや窒化タングステンWNなどの金属窒化膜やタングステンWなどの金属膜から選択される単層膜、あるいはそれらを積層したものを用いることができる。次に、図8A~図8Cに示すように、半導体基板2上の全面に亘って上記マスク絶縁膜11となるシリコン窒化膜31を成膜した後、このシリコン窒化膜31が成膜された面をCMPにより研磨して表面を平坦化する。これにより、マスク絶縁膜11の上面は、半導体基板2の上面から例えば40nmの位置となる。マスク層30の厚さを20nmとしているので、マスク層30上のマスク絶縁膜11の厚さは20nmとなっている。次に、図9A~図9Cに示すように、半導体基板2の面上に、上記ビットコンタクト用の溝部12を構成する上部溝33に対応した位置に開口部32aを有する有機マスク層32を形成する。具体的には、半導体基板2の面上にホトレジストを塗布し、このホトレジストをリソグラフィ技術によりパターニングすることにより、上記ビットコンタクト用の溝部12に対応した位置に開口部を有するホトレジストパターンを形成する。なお、開口部32aの幅としては、例えば、50nm程度とすることができる。次に、図9A~図9Cに示すように、この有機マスク層32をマスクとして用いた異方性のドライエッチングにより、シリコン窒化膜31及びマスク層30をパターニングしながら、この半導体基板2の表層に複数のビットコンタクト用の溝部12を構成する上部溝33を形成する。ここで、上部溝33を形成する際のドライエッチングの条件としては、具体的には例えば、エッチングガスとしては、四フッ化メタンCF4とトリフルオロメタンCHF3との混合ガスを用いる。これらのガスの混合比は、CF4:CHF3=99:1~50:50の範囲とすることが好ましい。また、処理圧力は、例えば、5~15Paの範囲とすることが好ましい。また、RFパワーは、例えば、300~1000Wの範囲とすることが好ましい。このようなエッチング条件を用いることにより、シリコン窒化膜31及びマスク層30を貫通して、活性領域6bの表面を露出させる上部溝33を形成する際に、深さ方向に向かって幅狭となるようにすなわち、上端開口部33aから下端開口部33bに向かってその幅が一定の割合で漸次縮小されるように形成することができる。これにより、上部溝33の側面33cが傾斜面とすることができる。なお、上部溝33の幅としては、例えば、上端開口部33aにおいては50nm程度、下端開口部33cにおいては30nm程度とすることができる。次に、図9A~図9Cに示すように、上部溝33から露出する活性領域6bの表面に、下部溝34を形成するための前処理として、クリーニング処理を行う。このクリーニング処理条件としては、具体的には例えば、クリーニングガスとして四フッ化メタンCF4とアルゴンArとの混合ガスを用いる。これらのガスの混合比は、CF4:Ar=1:4~1:7の範囲とすることが好ましい。また、処理圧力は、例えば、0.5Pa程度とすることが好ましく、RFパワーは、例えば、300W程度とし、バイアスパワーは、例えば50Wとすることが好ましい。次に、図10A~図10Cに示すように、シリコン窒化膜31マスク絶縁膜11に形成した上部溝33の下端開口部33bから露出する活性領域6bを異方性のドライエッチングによりパターニングしながら、この半導体基板2の表層に複数のビットコンタクト用の溝部12を構成する下部溝34を形成する。これにより、上部溝33及び下部溝34から構成されるビットコンタクト用の溝部12が形成されることとなる。ここで、下部溝34を形成する際のドライエッチングの条件としては、具体的には例えば、エッチングガスとしては、臭化水素HBrと、窒素N2又は酸素O2との混合ガスを用いる。これらのガスの混合比は、窒素を用いる場合には臭化水素に対して5~20の範囲とし、酸素を用いる場合には臭化水素に対して1~5の範囲とすることが好ましい。また、RFパワーは、例えば、800~1000Wの範囲とし、バイアスパワーは、例えば50~300Wの範囲とすることが好ましい。また、処理圧力は、例えば、0.5~100Paの範囲とすることが好ましい。ここで、圧力が0.5Pa未満であると、活性領域6bのシリコンエッチングを行う際に、開口部が塞がってしまう、又は開口できなくなってしまうために好ましくない。一方、圧力が100Paを超えると、図10A中に示す活性領域6の延在方向に沿った線分A-A’において断面視した際にすなわち、図10Bに示すように、深さ方向に向かって幅狭となるようにすなわち、上端開口部34aから底部34b12Bに向かってその幅が一定の割合で漸次縮小されるように形成することができないために好ましくない。これに対して、圧力が上記範囲内であれば、下部溝34の側面34cを傾斜面すなわち、上記線分A-A’において断面視した際の形状をU字状とすることができる。なお、下部溝34の底部34bの半導体基板2の表面2aからの深さとしては、例えば、30~180nmの範囲とすることが好ましい。また、下部溝34の形成の際に、活性領域6bには、スペーサー部35が当該下部溝34の周囲を取り囲むように形成されることとなる。本実施形態の半導体装置の製造方法では、図9A~図9Cに示す上部溝33の形成及び基板表面のクリーニング処理から図10A~図10Cに示す下部溝34の形成までを、同一のエッチング装置を用いて連続して処理することができる。次に、図11A~図11Dに示すように、ビットコンタクト用の溝部12の底部、具体的には、下部溝34の側面34c及び底部34bに接する活性領域6bに対して上方向から不純物をイオン注入することによって、不純物が拡散された領域13cを形成する。不純物としては、リンなどのN型不純物を所定の濃度でイオン注入することができる。次いで、基板全体を、例えば1000°C、10秒の条件で熱処理することにより、ビットコンタクト用の溝部12を挟んで対向する一対の埋め込みゲート用の溝部8a,8bの底部に形成した領域13a,13bと、当該ビットコンタクト用の溝部12の底部12Bに形成した領域13cと、を結合させる。このようにして、不純物が拡散された領域13a、13b、13cが一体化された第1の不純物拡散層13を形成する。次に、ビットコンタクト用の溝部12を埋め込むように、マスク絶縁膜11が形成された半導体基板2の上面を覆う不純物含有シリコン膜をCVD法により形成する。具体的には、モノシランSiH4とホスフィンPH3を原料ガスとして、温度500~600°Cの大気圧以下の雰囲気中で形成する。シリコン膜中に含有される不純物リン濃度は5×1020~1×1021atoms/cm3とする。次いで、マスク絶縁膜11の上面に形成されている不純物含有シリコン膜をCMP法により除去し、ビットコンタクト用の溝部12を不純物含有シリコン膜で埋設し、図12A~図12Cに示すように、不純物含有シリコン膜からなるビットコンタクトプラグ17を形成する。なお、ビットコンタクトプラグ17の上面はマスク絶縁膜11の上面と面一となっている。次に、基板表面全体にチタンTiを形成した後、窒化チタンTiNを積層形成する。次いで、タングステンシリサイドWSi2及びタングステンWをさらに積層してTi/TiN/WSi2/Wからなる金属積層膜36を形成する。次いで、この金属積層膜36の上面を覆うように、ビット線BL上を覆うカバー膜15となる窒化シリコン膜を形成する。次に、リスグラフィとドライエッチング法により窒化シリコン膜エッチングすることにより、図12A~図12Cに示すように、Y方向に垂直な方向に延在するカバー膜15を形成する。より具体的には例えば、上記のチタンとTiNの積層形成は、温度が例えば550°CのCVD法により同一成膜装置で連続的に形成する。最初に四塩化チタンTiCl4を供給することによりチタンを成膜する。続いて、四塩化チタンに加えてアンモニアNH3を同時に供給し厚さが厚さ5~10nmのTiNを形成する。シリコン上に成膜されたチタンは、温度550°Cでは、成膜と同時にチタンシリサイドに連続的に変換される。したがって、ビット線コンタクトプラグ36aの上面に成膜されたチタンは、成膜後の段階では厚さが3~5nmのチタンシリサイドに変換されている。なお、マスク絶縁膜11の上面に形成されたチタンはシリサイドには変化しない。次に、タングステンシリサイド及びタングステンは、CVD法でも形成することができるが、スパッタ法で形成することが好ましい。スパッタ法で形成したタングステンシリサイド及びタングステン膜は、より緻密で抵抗が低く、且つ剥がれにくい膜となるために好ましい。なお、これらの膜も大気に曝すことなく同一装置内で連続的に形成することが好ましい。また、タングステンシリサイド膜は3~5nm、タングステン膜は10~30nmの厚さとなるように形成することが好ましい。次に、カバー膜15となる窒化シリコン膜は、例えばプラズマCVD法により形成する。また、その厚さは、例えば、100~400nmとすることが好ましい。次に、図13A~図13Cに示すように、ビット線パターンを形成しているカバー膜15をマスクとして用い、タングステン膜、タングステンシリサイド膜、窒化チタン膜、チタン膜を順次エッチングすることにより、金属積層膜36をパターニングする。これにより、ビット線BLを構成する金属積層膜からなる金属配線36aを形成することができる。次いで、カバー膜15を含むパターニングされた金属配線36aの側面に酸窒化シリコン膜からなるサイドウォール絶縁膜16を形成することにより、ビット線BLを形成する。ここで、隣接するビット線BL間において、上部溝33内に埋設された不純物含有シリコン膜の上面が露出することとなる。そこで、図13Aに示すように、ビット線BLをマスクとして、露出されたこれらの不純物含有シリコン膜を素子分離領域5が露出するまでエッチングして除去することにより、ビットコンタクト17を分離する。これにより、各々独立した配線となるビット線BLが形成される。その後は、図示を一部省略するものの、第1の層間絶縁膜18を形成した後、第2の不純物拡散層14a,14bの直上に、絶縁膜10、マスク絶縁膜11及び第1の層間絶縁膜18を貫通する容量コンタクトホール19a,19bを形成する。そして、この容量コンタクトホール19a,19bに埋め込まれた容量コンタクトプラグ20a,20bを形成し、更に、各容量コンタクトプラグ20a,20bの直上に、下部電極21を形成する図14を参照。次に、下部電極21を絶縁分離する第2の層間絶縁膜24と、容量絶縁膜22と、上部電極23とを順に積層したキャパシタCaを形成する。そして、上部電極23が形成された面上に、その全面を覆う第3の層間絶縁膜25と、この第3の層間絶縁膜25上に上部配線層26と、この上部配線層26が形成された面を覆う表面保護膜27とを形成する図15を参照。以上の工程を経ることによって、上記図1及び図2に示す半導体装置1を製造することができる。以上のように、本発明によれば、上述したトランジスタTr1,Tr2のオン電流を十分に確保すると共に、メモリセル寸法の縮小化によって、1つの活性領域6に配置された2つのメモリセルMC1,MC2の間隔が狭くなる場合でも、ディスターブ不良の発生を防ぎつつ、DRAMを正常に動作させることが可能な信頼性の高い半導体装置1を適切に製造することが可能である。また、本発明によれば、ビットコンタクトプラグ17を形成する際、ビットコンタクト用の溝部12をドライエッチングによって深さ方向に向かって幅狭にする構成としているため、埋め込みワード線であるゲート電極7a,7b及びゲート酸化膜9との接触を避けつつ、拡散領域6bの埋め込みゲート用の溝部8a,8bの底部付近まで掘り込むことができる。これにより、低エネルギーのイオン注入によって深い位置に不純物が拡散された領域13cを形成することができると共にビットコンタクト用の溝部12の底部と埋め込みゲート用の溝部8a,8bの底部との距離を短くなるため、これらの不純物が拡散された領域13a,13b,13cが結合された第1の不純物拡散領域13を容易に形成することが可能となる。なお、本発明は、上記実施形態のものに必ずしも限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。具体的に、本発明では、例えば図16に示すように、図1に示す線分A-A’に沿って断面視した際に、下部溝234の形状を断面視U字状となるような構成とすることも可能である。すなわち、上記実施形態で説明した下部溝34と異なり、下部溝234を深さ方向に向かって幅狭とする際に、下部溝234の側面が湾曲面となるように形成する。下部溝234の側面が湾曲面となるように形成するには、下部溝234を形成するドライエッチングに塩素と酸素の混合ガスプラズマを用いることができる。このような下部溝234と上部溝33とにより、ビットコンタクト用の溝部212を構成とすることによっても、上記実施形態のビットコンタクト用の溝部12と同様の効果を得ることが可能である。また、上記実施形態の半導体装置1では、ビットコンタクト用の溝部12を構成する上部溝33の側面33cと下部溝34の側面34cとが同一の傾斜角度を有しており、ビットコンタクト用の溝部の側面が全体として傾斜面となっている例を示しているがこれに限定されるものではない。上部溝33の側面33cの傾斜と下部溝34の側面34cの傾斜とが異なり、ビットコンタクト用の溝部の側面が連続する傾斜面となる構成であってもよい。また、上記実施形態では、第1の不純物拡散層13を構成する領域13cを形成する際に、ビットコンタクト用の溝部12の上方向からイオン注入によって行ったが、ビットコンタクトプラグ17を構成するDOPOSDopedPolysilicon膜を用い、ビットコンタクト用の溝部12にDOPOS膜を埋め込み形成した後に、このDOPOS膜中に含まれる不純物をビットコンタクト用の溝部12の側面及び底面に接する拡散領域6bに拡散させる方法を用いることができる。このように、本実施形態のビットコンタクト用の溝部12の構成によれば、ドープされたポリシリコンをビットコンタクトプラグに用いる場合でも、熱処理でのポリシリコンからの不純物の染み出しにより埋め込み電極用の溝部8a,8bの底部付近まで十分に拡散することが可能である。なお、不純物含有ポリシリコン膜は、CVD法による成膜段階で不純物を含有させることができる。また、ノンドープシリコン膜を形成した後に、イオン注入により不純物を含有させることもできる。また、上記実施形態の半導体装置1は、ビットコンタクトプラグ17として不純物含有シリコン膜DOPOS膜を用いる構成であるが、金属膜を用いて構成しても良い。また、ビットコンタクトプラグ17として、金属膜及びDOPOS膜のいずれを用いる場合であっても、マスク絶縁膜11上のビット線BLは、ポリシリコン膜を含まないフルメタルで構成することが好ましい。これにより、ポリシリコン膜を含むポリメタル構造にと比較して、ビット線寄生容量を低減でき、DRAMの高速動作に有利となる効果が得られる。"