"信号線の電圧をサンプリングする書込回路と、前記書込回路の出力に応じた電流または電圧を被駆動素子に出力する駆動回路とを有する画素回路における前記書込回路であって、互いに直列に接続されると共に、前記信号線と前記駆動回路との間に直列に挿入される複数のトランジスタを備え、前記複数のトランジスタのうち前記駆動回路に最も近い第1トランジスタ、および前記複数のトランジスタのうち前記駆動回路に2番目に近い第2トランジスタのうち少なくとも一方が、ゲート電極との対向領域の少なくとも一部を含む領域に、印加される電圧に応じて閾値電圧を変化させることの可能な導電体層を有する書込回路。前記第1トランジスタおよび前記第2トランジスタはそれぞれ、前記ゲート電極、ソース電極、ドレイン電極、および前記導電体層を有し、前記第1トランジスタにおける導電体層は、当該第1トランジスタにおけるゲート電極またはソース電極と電気的に接続され、前記第2トランジスタにおける導電体層は、当該第2トランジスタにおけるゲート電極またはドレイン電極と電気的に接続されている請求項1に記載の書込回路。前記第1トランジスタにおける導電体層が、当該第1トランジスタにおけるゲート電極と電気的に接続され、前記第2トランジスタにおける導電体層が、当該第2トランジスタにおけるドレイン電極と電気的に接続され、前記第1トランジスタにおける導電体層とゲート電極との対向面積と、前記第2トランジスタにおける導電体層とゲート電極との対向面積とが互いに等しくなっている請求項2に記載の書込回路。前記第1トランジスタにおける導電体層が、当該第1トランジスタにおけるソース電極と電気的に接続され、前記第2トランジスタにおける導電体層が、当該第2トランジスタにおけるゲート電極と電気的に接続され、前記第1トランジスタにおける導電体層とゲート電極との対向面積と、前記第2トランジスタにおける導電体層とゲート電極との対向面積とが互いに等しくなっている請求項2に記載の書込回路。前記第1トランジスタおよび前記第2トランジスタのうちいずれか一方だけが、前記導電体層を有し、前記導電体層は、前記第1トランジスタまたは前記第2トランジスタにおけるゲート電極と電気的に接続されている請求項1に記載の書込回路。前記第1トランジスタおよび前記第2トランジスタは、前記導電体層を共有し、前記第1トランジスタにおける導電体層とゲート電極との対向面積と、前記第2トランジスタにおける導電体層とゲート電極との対向面積とが互いに異なっている請求項1に記載の書込回路。前記第1トランジスタおよび前記第2トランジスタのゲート電極は、互いに電気的に導通している請求項1ないし請求項6のいずれか一項に記載の書込回路。2次元配置された複数の画素を備え、各画素は、一組の画素回路および被駆動素子を有し、前記画素回路は、信号線の電圧をサンプリングする書込回路と、前記書込回路の出力に応じた電流または電圧を前記被駆動素子に出力する駆動回路とを有し、前記書込回路は、互いに直列に接続されると共に、前記信号線と前記駆動回路との間に直列に挿入される複数のトランジスタを有し、前記複数のトランジスタのうち前記駆動回路に最も近い第1トランジスタ、および前記複数のトランジスタのうち前記駆動回路に2番目に近い第2トランジスタのうち少なくとも一方が、ゲート電極との対向領域の少なくとも一部を含む領域に、印加される電圧に応じて閾値電圧を変化させることの可能な導電体層を有する表示パネル。2次元配置された複数の画素を有する表示パネルと、映像信号に基づいて各画素を駆動する駆動部とを備え、各画素は、一組の画素回路および被駆動素子を有し、前記画素回路は、信号線の電圧をサンプリングする書込回路と、前記書込回路の出力に応じた電流または電圧を前記被駆動素子に出力する駆動回路とを有し、前記書込回路は、互いに直列に接続されると共に、前記信号線と前記駆動回路との間に直列に挿入される複数のトランジスタを有し、前記複数のトランジスタのうち前記駆動回路に最も近い第1トランジスタ、および前記複数のトランジスタのうち前記駆動回路に2番目に近い第2トランジスタのうち少なくとも一方が、ゲート電極との対向領域の少なくとも一部を含む領域に、印加される電圧に応じて閾値電圧を変化させることの可能な導電体層を有する表示装置。表示装置を備え、前記表示装置は、2次元配置された複数の画素を有する表示パネルと、映像信号に基づいて各画素を駆動する駆動部とを有し、各画素は、一組の画素回路および被駆動素子を有し、前記画素回路は、信号線の電圧をサンプリングする書込回路と、前記書込回路の出力に応じた電流または電圧を前記被駆動素子に出力する駆動回路とを有し、前記書込回路は、互いに直列に接続されると共に、前記信号線と前記駆動回路との間に直列に挿入される複数のトランジスタを有し、前記複数のトランジスタのうち前記駆動回路に最も近い第1トランジスタ、および前記複数のトランジスタのうち前記駆動回路に2番目に近い第2トランジスタのうち少なくとも一方が、ゲート電極との対向領域の少なくとも一部を含む領域に、印加される電圧に応じて閾値電圧を変化させることの可能な導電体層を有する電子機器。しかし、サンプリング用のトランジスタを複数にした場合には、製造誤差などによって、各トランジスタの閾値電圧にばらつきが生じる。この閾値電圧のばらつきが大きさに起因して、ザラやムラが発生し、均一な画質が得られないという問題があった。本発明はかかる問題点に鑑みてなされたものであり、その第1の目的は、画素回路内のサンプリング用のトランジスタの閾値電圧のばらつきに起因する画質の劣化を防止することの可能な書込回路を提供することにある。また、第2の目的は、そのような書込回路を含む複数の画素が2次元配置された表示パネルおよびそれを備えた表示装置を提供することにある。また、第3の目的は、そのような表示装置を備えた電子機器を提供することにある。本発明の書込回路は、信号線の電圧をサンプリングする書込回路と、書込回路の出力に応じた電流または電圧を被駆動素子に出力する駆動回路とを有する画素回路における書込回路である。この書込回路は、互いに直列に接続されると共に、信号線と駆動回路との間に直列に挿入される複数のトランジスタを備えている。ここで、複数のトランジスタのうち駆動回路に最も近い第1トランジスタ、および複数のトランジスタのうち駆動回路に2番目に近い第2トランジスタのうち少なくとも一方が、ゲート電極との対向領域の少なくとも一部を含む領域に、印加される電圧に応じて閾値電圧を変化させることの可能な導電体層を有する。本発明の表示パネルは、2次元配置された複数の画素を備えており、各画素が、一組の画素回路および被駆動素子を有している。画素回路は、信号線の電圧をサンプリングする書込回路と、書込回路の出力に応じた電流または電圧を被駆動素子に出力する駆動回路とを有している。画素回路に含まれる書込回路は、上記の書込回路と同一の構成要素を有している。本発明の表示装置は、上記の表示パネルを備えたものである。本発明の電子機器は、上記の表示装置を備えたものである。本発明の画素回路、表示パネル、表示装置および電子機器では、画素回路内で駆動回路に最も近い2つのトランジスタのうち少なくとも一方が、ゲート電極との対向領域の少なくとも一部を含む領域に、印加される電圧に応じて閾値電圧を変化させることの可能な導電体層を有している。これにより、上記の2つのトランジスタのサイズが互いに等しい場合であっても、これらの閾値電圧をそれぞれ異ならせることができるので、これらの閾値電圧の大小関係を各画素で揃えることができる。その結果、画素回路内の各トランジスタがオフする際に、上記の2つのトランジスタの寄生容量によるカップリング量を各画素で等しくまたはほぼ等しくすることができる。本発明の画素回路、表示パネル、表示装置および電子機器によれば、画素回路内の各トランジスタがオフする際に、上記の2つのトランジスタの寄生容量によるカップリング量を各画素で等しくまたはほぼ等しくすることができるようにしたので、ムラやザラといった画質不良を低減することができる。以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。1.第1の実施の形態画素回路2.第2の実施の形態表示装置3.適用例電子機器<1.第1の実施の形態>構成図1は、本発明の第1の実施の形態に係る画素回路1を含む画素の構成の一例を表したものである。図1に記載の画素は、アクティブマトリクス型の表示パネルの表示画素として好適に適用可能なものであり、画素回路1および被駆動素子2を備えている。画素回路1は、例えば、図1に示したように、信号線DTLの電圧をサンプリングする書込回路10と、書込回路10の出力に応じた電流または電圧を被駆動素子2に出力する駆動回路20とを含んで構成されている。書込回路10は、信号線DTLと駆動回路20との間に設けられており、駆動回路20は、書込回路10と被駆動素子2との間に設けられている。被駆動素子2は、画素回路1と基準線Lxとの間に設けられている。駆動回路20は、例えば、図2に示したように、被駆動素子2を駆動するトランジスタT3と、トランジスタT3のゲート-ソース間に所定の電圧を保持する保持容量C1とを有している。トランジスタT3は、例えば、nチャネルMOS型の薄膜トランジスタTFTThinFilmTransistorである。なお、トランジスタT3は、例えば、pチャネルMOS型のTFTであってもよい。図2に記載の回路は、トランジスタT3のゲート-ソース間の電圧の大きさに応じた電流を電源線PSL側から被駆動素子2側に流す電流源として機能するものである。従って、被駆動素子2が、流れる電流の大きさに応じて発光量が変化する電流発光素子である場合、例えば、図3Aに示したように、有機EL素子D1である場合には、図2に記載の回路は、有機EL素子D1にとって好適な回路構成である。なお、駆動回路20は、図2に示した構成とは異なる構成となっていてもよい。例えば、被駆動素子2が電流発光素子である場合や、印加される電圧の大きさに応じて光変調量が変化する素子例えば図3Bに示したような液晶素子CR1である場合に、駆動回路20は、図2に示した構成とは異なる構成の電流源であってもよい。書込回路10は、信号線DTLの電圧をサンプリングするとともに、サンプリングした電圧を駆動回路20に出力するものである。書込回路10は、例えば、図1に示したように、互いに直列に接続された2つのトランジスタT1,T2を含んで構成されている。トランジスタT1,T2は、信号線DTLと駆動回路20との間に直列に挿入されており、共通の書込線WSLからゲートに印加される走査パルスによってオンオフ制御されるようになっている。トランジスタT1,T2は、例えば、nチャネルMOS型のTFTである。なお、トランジスタT1,T2は、例えば、pチャネルMOS型のTFTであってもよい。駆動回路20がMOS型のTFTを含んで構成されている場合には、トランジスタT1,T2は、駆動回路20に含まれるTFTのチャネル型と同一チャネル型となっていることが好ましい。なお、トランジスタT1が本発明の第2トランジスタの一具体例に相当し、トランジスタT2が本発明の第1トランジスタの一具体例に相当する。トランジスタT2は、駆動回路20側に配置されたトランジスタであり、書込回路10において、駆動回路20に最も近いトランジスタである。トランジスタT2は、図1に示したように、電圧V2が印加される対向ゲート層を有している。一方、トランジスタT1は、信号線DTL側に配置されたトランジスタであり、書込回路10において、駆動回路20に2番目に近いトランジスタである。トランジスタT1は、図1に示したように、電圧V1が印加される対向ゲート層を有している。トランジスタT1,T2の対向ゲート層は、後述するように、印加される電圧に応じて閾値電圧を変化させることの可能なものである。なお、トランジスタT1,T2の対向ゲート層は本発明の導電体層の一具体例に相当する。図4は、書込回路10の断面構成の一例を表したものである。書込回路10は、トランジスタT1,T2が共通の基板11上に形成されたものである。トランジスタT1は、例えば、図4に示したように、基板11上に、ゲート電極12Aと、ゲート絶縁膜13と、チャネル層14と、ドレイン電極15Aおよびソース電極15Bと、保護膜16と、対向ゲート層17Aとをこの順に積層してなるボトムゲート型のトランジスタである。トランジスタT2は、例えば、図4に示したように、基板11上に、ゲート電極12Bと、ゲート絶縁膜13と、チャネル層14と、ドレイン電極15Cおよびソース電極15Dと、保護膜16と、対向ゲート層17Bとをこの順に積層してなるボトムゲート型のトランジスタである。トランジスタT1,T2において、ゲート絶縁膜13、チャネル層14および保護膜16が共用されている。トランジスタT1のソース電極15Bと、トランジスタT2のドレイン電極15Cとが1つの電極に共通化されている。つまり、これらは、互いに電気的に接続されている。なお、図示しないが、トランジスタT1,T2は、トップゲート型のトランジスタであってもよい。基板11は、例えば、プラスチックフィルム基板やガラス基板などの絶縁性基板である。ゲート電極12A,12Bは、例えば、モリブデンMoによって構成されている。ゲート電極12A,12Bは、後述のチャネル領域図示せずとの対向領域を含む領域に形成されており、例えば矩形状となっている。ゲート絶縁膜13は、例えば、酸化シリコンSiO2、窒化シリコンSiN、酸化イットリウムY2O3、酸化アルミニウムAl2O3、酸化ハフニウムHf2O2、または酸化チタンTiO2などを主成分として含んで構成されている。ゲート絶縁膜13は、ゲート電極12A,12Bを覆うように形成されており、例えば、ゲート電極12A,12Bを含む基板11の表面全体に渡って形成されている。チャネル層14は、導電性の酸化物半導体、例えば、酸化亜鉛ZnO、酸化インジウムスズITO:HYPERLINKhttpwwwsophiaitcomcontentIndiumTinOxideoIndiumTinOxideIndiumTinOxide、In-M-Zn-OMはGa、Al、Fe、Snのうち少なくとも1種などを主成分として含んで構成されている。チャネル層14は、ゲート電極12A,12Bとの対向領域を横切るように形成されており、ドレイン電極15Aおよびソース電極15Bの対向方向後述に延在して形成されている。チャネル層14の上面のうちドレイン電極15Aとソース電極15Bとの間隙は、ドレイン電極15Aおよびソース電極15Bによって覆われていない露出面となっている。そして、チャネル層14のうち上記の露出面を含む所定の領域がトランジスタT1のチャネル領域となる。また、チャネル層14の上面のうちドレイン電極15Cとソース電極15Dとの間隙は、ドレイン電極15Cおよびソース電極15Dによって覆われていない露出面となっている。そして、チャネル層14のうち上記の露出面を含む所定の領域がトランジスタT2のチャネル領域となる。ドレイン電極15A,15Cおよびソース電極15B,15Dは、例えば、Moによって構成されている。ドレイン電極15Aおよびソース電極15Bは、チャネル層14の面内方向において所定の間隙を介して対向配置されている。同様に、ドレイン電極15Cおよびソース電極15Dは、チャネル層14の面内方向において所定の間隙を介して対向配置されている。保護膜16は、例えば、SiN、Al2O3、またはSiO2などを主成分として含んで構成されている。対向ゲート層17A,17Bは、例えば、アルミニウムAlによって構成されている。対向ゲート層17Aは、主にトランジスタT1の閾値電圧を調整するためのものであり、少なくともゲート電極12Aとの対向領域の一部を含む領域に形成されている。なお、対向ゲート層17Aに対して、書込回路10上に被駆動素子2が形成されている場合にトランジスタT1と被駆動素子2との間に生じる寄生容量を低減する役割も持たせる場合には、対向ゲート層17Aは、ゲート電極12Aとの対向領域全体を含む領域に形成されていることが好ましい。一方、対向ゲート層17Bは、主にトランジスタT2の閾値電圧を調整するためのものであり、少なくともゲート電極12Bとの対向領域の一部を含む領域に形成されている。なお、対向ゲート層17Bに対して、書込回路10上に被駆動素子2が形成されている場合にトランジスタT2と被駆動素子2との間に生じる寄生容量を低減する役割も持たせる場合には、対向ゲート層17Bは、ゲート電極12Bとの対向領域全体を含む領域に形成されていることが好ましい。図5は、トランジスタT1,T2のVgs-Ids特性の、対向ゲート電圧依存性の一例を表したものである。対向ゲート層17A,17Bに印加する電圧V1,V2正の電圧が大きい場合には、ゲート-ソース間電圧Vgsが小さくても、対向ゲート層17A,17Bからの電界によってチャネル層14に電流が流れる。そのため、図5の実線で示したように閾値電圧が負側にシフトする。逆に、対向ゲート層17A,17Bに印加する電圧V1,V2正の電圧が小さい場合には、ゲート-ソース間電圧Vgsが大きくならないと、チャネル層14に電流が流れない。そのため、図5の破線で示したように閾値電圧が正側に位置している。なお、対向ゲート層17A,17Bに印加する電圧V1,V2がゼロ、もしくはほぼゼロである場合には、閾値電圧の観点からは、対向ゲート層17A,17Bが実質的に存在しないといえる。従って、対向ゲート層17Aに印加する電圧V1が対向ゲート層17Bに印加する電圧V2よりも大きい場合には、トランジスタT1の閾値電圧がトランジスタT2の閾値電圧よりも大きくなる。また、対向ゲート層17Aに対して正の電圧が印加されると共に、対向ゲート層17Bに印加する電圧がゼロもしくはほぼゼロであるか、または、対向ゲート層17Bが省略されている場合にも、トランジスタT1の閾値電圧がトランジスタT2の閾値電圧よりも大きくなる。その逆に、対向ゲート層17Bに印加する電圧V2が対向ゲート層17Aに印加する電圧V1よりも大きい場合には、トランジスタT2の閾値電圧がトランジスタT1の閾値電圧よりも大きくなる。また、対向ゲート層17Bに対して正の電圧が印加されると共に、対向ゲート層17Aに印加する電圧がゼロもしくはほぼゼロであるか、または、対向ゲート層17Aが省略されている場合にも、トランジスタT2の閾値電圧がトランジスタT1の閾値電圧よりも大きくなる。このように、対向ゲート層17A,17Bに印加する電圧V1,V2をそれぞれ異ならせたり、一方のトランジスタにだけ対向ゲート層を設け、その対向ゲート層に対して正の電圧を印加したりすることにより、トランジスタT1,T2のサイズが互いに等しい場合であっても、トランジスタT1,T2の閾値電圧をそれぞれ異ならせることができる。ところで、対向ゲート層17A,17Bに電圧V1,V2を印加する方法としては、例えば、図6~図13に示したような方法が考えられる。例えば、図6、図7では、対向ゲート層17AがトランジスタT1のドレイン電極15Aに電気的に接続されており、かつ、対向ゲート層17BがトランジスタT2のゲート電極12Bに電気的に接続されている。この場合には、ドレイン電極15Aに印加された電圧が対向ゲート層17Aにも印加され、ゲート電極12Bに印加された電圧が対向ゲート層17Bにも印加される。なお、このとき、トランジスタT1,T2は閾値電圧の互いに異なるデュアルゲート構造のトランジスタとなっている。対向ゲート層17Aとゲート電極12Aとの対向面積と、対向ゲート層17Bとゲート電極12Bとの対向面積とが互いに等しくなっていることが好ましいが、互いに異なっていてもよい。また、例えば、図8、図9では、対向ゲート層17AがトランジスタT1のゲート電極12Aに電気的に接続されており、かつ、対向ゲート層17BがトランジスタT2のソース電極15Dに電気的に接続されている。この場合には、ゲート電極12Aに印加された電圧が対向ゲート層17Aにも印加され、ソース電極15Dに印加された電圧が対向ゲート層17Bにも印加される。なお、このとき、トランジスタT1,T2は閾値電圧の互いに異なるデュアルゲート構造のトランジスタとなっている。対向ゲート層17Aとゲート電極12Aとの対向面積と、対向ゲート層17Bとゲート電極12Bとの対向面積とが互いに等しくなっていることが好ましいが、互いに異なっていてもよい。なお、図示しないが、対向ゲート層17AがトランジスタT1のゲート電極12Aに電気的に接続されており、かつ、対向ゲート層17BがトランジスタT2のゲート電極12Bに電気的に接続されていてもよい。ただし、この場合には、対向ゲート層17Aとゲート電極12Aとの対向面積と、対向ゲート層17Bとゲート電極12Bとの対向面積とが互いに異なっていることが好ましい。また、図10に示したように、対向ゲート層17Aが省略され、かつ対向ゲート層17BがトランジスタT2のゲート電極12Bに電気的に接続されていてもよい。この場合には、ゲート電極12Bに印加された電圧が対向ゲート層17Bにも印加されるので、トランジスタT1,T2は閾値電圧の互いに異なるトランジスタとなっている。また、図11に示したように、対向ゲート層17Bが省略され、かつ対向ゲート層17AがトランジスタT1のゲート電極12Aに電気的に接続されていてもよい。この場合には、ゲート電極12Aに印加された電圧が対向ゲート層17Aにも印加されるので、トランジスタT1,T2は閾値電圧の互いに異なるトランジスタとなっている。また、図12に示したように、対向ゲート層17Aが省略され、かつ対向ゲート層17BがトランジスタT2のゲート電極12Bに電気的に接続されるとともに、対向ゲート層17BがトランジスタT1のゲート電極12Aとの対向領域内にまで形成されていてもよい。つまり、対向ゲート層17BがトランジスタT1,T2において共用されていてもよい。この場合には、ゲート電極12Bに印加された電圧が対向ゲート層17Bにも印加される。このとき、対向ゲート層17Bのうちゲート電極12Bとの対向面積と、対向ゲート層17Bのうちゲート電極12Aとの対向面積とが互いに異なっている。つまり、トランジスタT1,T2は閾値電圧の互いに異なるデュアルゲート構造のトランジスタとなっている。また、図13に示したように、対向ゲート層17Bが省略され、かつ対向ゲート層17AがトランジスタT1のゲート電極12Aに電気的に接続されるとともに、対向ゲート層17AがトランジスタT2のゲート電極12Bとの対向領域内にまで形成されていてもよい。つまり、対向ゲート層17AがトランジスタT1,T2において共用されていてもよい。この場合には、ゲート電極12Aに印加された電圧が対向ゲート層17Aにも印加される。このとき、対向ゲート層17Aのうちゲート電極12Aとの対向面積と、対向ゲート層17Aのうちゲート電極12Bとの対向面積とが互いに異なっている。つまり、トランジスタT1,T2は閾値電圧の互いに異なるデュアルゲート構造のトランジスタとなっている。ところで、図1、図6、図8、図10~図13では、トランジスタT1,T2のゲートが互いに接続された点図中の接続点Aが書込回路10内に存在している場合が例示されている。つまり、これらの場合には、トランジスタT1,T2のゲートが書込回路10内で互いに電気的に導通しており、互いに同電位となっている。なお、図14に示したように、接続点Aが書込回路10外に存在していてもよい。この場合には、トランジスタT1,T2のゲートが書込回路10の外で互いに電気的に導通しており、互いに同電位となっている。効果次に、本実施の形態の画素回路1の効果について、比較例と対比しつつ説明する。図27は、比較例に係る画素回路の概略構成を表したものである。図27に記載の画素回路200では、サンプリング用のトランジスタとして、互いに直列接続された2つのトランジスタT100,T300が設けられている。これにより、1つのトランジスタがショートした場合でも、残りのトランジスタでサンプリングを正常に行うことができる。また、サンプリング用のトランジスタのリーク電流量を減らすことができ、保持容量C100に保持されている電圧の、リーク電流による変化量を小さくすることができる。しかし、サンプリング用のトランジスタを複数にした場合には、製造誤差などによって、各トランジスタの閾値電圧にばらつきが生じる。この閾値電圧のばらつきが大きい場合には、以下に示した問題が生じる場合がある。図28は、信号書き込み終了時の書込線WSLの電圧波形の一例を表したものである。図28には、信号線DTL側のトランジスタT100の閾値電圧Vth1が容量素子C100側のトランジスタT300の閾値電圧Vth2よりも大きい場合のトランジスタT100,T200のオン期間、オフ期間が、書込線WSLの電圧波形とともに示されている。図28において、書込線WSLが高電圧となっている場合には、Vth1,Vth2の大小関係に関係なく、容量素子C100に信号電圧Vsigが入力される。また、書込線WSLの電圧が高電圧から減少し始め、VsigVth1よりも大きい時にも、トランジスタT100,T300がともにオンしているので、容量素子C100に信号電圧Vsigが入力される。しかし、書込線WSLの電圧がVsigVth1より小さくなるとトランジスタT100はオフ状態となる。さらに、書込線WSLの電圧がVsigVth2よりも大きい時期間t2、トランジスタT300はオン状態となる。このため、図29に示したようにトランジスタT100,T300の寄生容量Cwsによって保持容量C100にカップリングが入力され、保持容量C100の電圧はVsig-ΔV1となる。その後、さらに書込線WSLの電圧が低下し、VsigVth2よりも小さくなるとトランジスタT300もオフ状態となる。このため、図30に示したように、保持容量C100の電圧はVsig-ΔV1-ΔV2となる。図31は、信号書き込み終了時の書込線WSLの電圧波形の一例を表したものである。図31には、容量素子C100側のトランジスタT300の閾値電圧Vth2が信号線DTL側のトランジスタT100の閾値電圧Vth1よりも大きい場合のトランジスタT100,T200のオン期間、オフ期間が、書込線WSLの電圧波形とともに示されている。図31では、図28に示した例と異なり、書込線WSLの電圧が高電圧から低下し始め、VsigVth2より小さくなると、まず保持容量C100側のトランジスタT300がオフする。この時、図32に示したように、トランジスタT300の寄生容量Cwsによって保持容量C100にカップリングが入力され、保持容量C100の電圧はVsig-ΔV1’となる。さらに、書込線WSLの電圧が低下し、VsigVth1よりも小さくなると、トランジスタT100もオフ状態となる。しかし、この時、トランジスタT300はオフしているので、トランジスタT100の寄生容量によるカップリングは保持容量C100に入力されず、トランジスタT300の寄生容量によってのみ保持容量C100にカップリングが入力される。最終的に、保持容量C100の電圧は、図33に示したように、Vsig-ΔV1’-ΔV2’となる。次に、図28と図31に示した場合において保持容量C100に入力されるカップリング量について考える。図28に示した例、つまりVth1>Vth2の時、トランジスタT100がオフする際にトランジスタT100,T300の寄生容量によるカップリングが保持容量C100に入力されるので、該カップリング量は多くなる。ここで、Vth1,Vth2のばらつきによって複数の画素内でVth1<Vth2とVth1>Vth2の状態が混在する場合には、前述のように信号書き込み後のカップリング量に大きな差が発生する。その結果、ザラやムラが発生し、均一な画質が得られないという問題があった。本実施の形態でも、画素回路1の書込回路10内に、互いに直列接続された2つのトランジスタT1,T2が設けられている。しかし、本実施の形態では、それぞれのトランジスタT1,T2に対して、対向ゲート層17A,17Bが1つずつ設けられている場合には、対向ゲート層17A,17Bに印加する電圧がそれぞれ異なっている。トランジスタT1,T2のいずれか一方に対してだけ対向ゲート層17Aまたは対向ゲート層17Bが設けられている場合には、その対向ゲート層に対して正の電圧が印加される。これにより、トランジスタT1,T2のサイズが互いに等しい場合であっても、トランジスタT1,T2の閾値電圧をそれぞれ異ならせることができるので、トランジスタT1,T2の閾値電圧の大小関係を各画素で揃えることができる。その結果、トランジスタT1,T2がオフする際に保持容量C1に入力されるカップリング量トランジスタT1,T2の寄生容量によるカップリング量を各画素で等しくまたはほぼ等しくすることができるので、ムラやザラといった画質不良を低減することができる。また、本実施の形態では、画素回路1の書込回路10内に2つのトランジスタT1,T2が設けられていることにより、トランジスタT1,T2のどちらか一方がショートした場合でも、残りのトランジスタで書き込みを正常に行うことができる。従って、高歩留まりを実現することができる。また、本実施の形態では、対向ゲート層17A,17Bはゲート電極12A,12Bやドレイン電極15A、ソース電極15Dに電気的に接続されている。そのため、対向ゲート層17A,17Bに対して電圧を印加するために、新たな電源線を設ける必要がない。従って、簡易な構成で、ムラやザラといった画質不良を低減することができる。本実施の形態において、駆動回路20側のトランジスタT2がデュアルゲート構造となっている場合には、画素回路1におけるブートストラップゲインの値を大きくすることができる。ブートストラップゲインの値を大きくすることにより、トランジスタT1,T2の閾値電圧のばらつきによる発光輝度のばらつきや、被駆動素子2の経時劣化による発光輝度のばらつきをより一層低減することができる。ここで、ブートストラップゲインについて説明する。ブートストラップゲインとは、例えば、図15に記載の画素においては、トランジスタT3のソース電圧の変化に対するトランジスタT3のゲート電圧の変化量の割合を指している。この値が理想値理想値は1であれば、ソース電圧がどれだけ変化しても同じ量だけゲート電圧が変化することとなるので、トランジスタT3のゲート-ソース間電圧Vgsは変化しない。しかし、実際は、図16に示したように画素内に様々な寄生容量が存在し、ブートストラップゲインgは以下に示した値となる。なお、ΔVgはトランジスタT2のゲート電圧の変化量である。ΔVsはトランジスタT2のソース電圧の変化量である。ΔVg=C1Cgs/C1CgsCwsCgd×ΔVs=g×ΔVsそのため、ソース電圧の変化量によってゲート電圧の変化量が異なってしまう。具体的には、トランジスタT3の閾値電圧が複数の画素で異なる場合、信号書き込み終了後の各画素のトランジスタT3のソース電圧は画素間の閾値電圧の差分だけ異なる。このとき、発光動作においてソース電圧の上昇量が画素ごとに異なるので、トランジスタT3のゲート電圧の変化量、ひいてはゲート-ソース間電圧Vgsも画素ごとに異なってしまう。その結果、ムラやザラといった画質不良が発生してしまう。ここで、図6、図10、図12に記載の書込回路10について考える。保持容量C1側の寄生容量が、図8、図11、図13に記載の書込回路10における保持容量C1側の寄生容量と比較して小さくなっている。このため、図16に示した寄生容量Cwsの値が小さく、図6、図10、図12に記載の書込回路10では、ブートストラップゲインの値を大きくすることが可能となる。また、ブートストラップゲインの値が一定値となるように保持容量C1の容量を設定する場合には、逆に、図8、図11、図13に記載の書込回路10を用いる場合よりも、図6、図10、図12に記載の書込回路10を用いることにより、保持容量C1の容量を小さくすることができ、高精細化が実現可能となる。なお、上記では、画素回路1の書込回路10内に、互いに直列に接続された2つのトランジスタT1,T2が設けられている場合が例示されていたが、互いに直列に接続された3つ以上のトランジスタが設けられていてもよい。ただし、この場合には、書込回路10で最も駆動回路20に近いトランジスタが上記のトランジスタT2に相当し、書込回路10で2番目に駆動回路20に近いトランジスタが上記のトランジスタT1に相当する。<2.第2の実施の形態>構成図17は、本発明の第2の実施の形態に係る表示装置3の全体構成の一例を表したものである。この表示装置3は、例えば、ガラス,シリコンSiウェハあるいは樹脂などよりなる基板図示せず上に、表示部30と、表示部30の周辺に形成された周辺回路部40とを備えている。なお、表示部30が本発明の表示パネルの一具体例に相当し、周辺回路部40が本発明の駆動部の一具体例に相当する。表示部30は、複数の画素31を表示部30の全面に渡って行方向および列方向に2次元配置したものであり、外部から入力された映像信号40aに基づく画像をアクティブマトリクス駆動により表示するものである。各画素31は、赤色用の画素31Rと、緑色用の画素31Gと、青色用の画素31Bとを含んでいる。図18は、画素31R,31G,31Bの内部構成の一例を表したものである。画素31R,31G,31Bは、図18に示したように、有機EL素子32R,32G,32Bと、画素回路33とを有している。なお、有機EL素子32R,32G,32Bが本発明の被駆動素子の一具体例に相当する。有機EL素子32R,32G,32B以下、総称として有機EL素子32と称する。は、例えば、図示しないが、陽極アノード、有機層および陰極カソードが順に積層された構成を有している。有機層は、例えば、陽極の側から順に、正孔注入効率を高める正孔注入層と、発光層への正孔輸送効率を高める正孔輸送層と、電子と正孔との再結合による発光を生じさせる発光層と、発光層への電子輸送効率を高める電子輸送層とを積層してなる積層構造を有している。画素回路33は、上記の第1の実施の形態の画素回路1と同一の回路構成となっている。周辺回路部40は、タイミング制御回路41と、水平駆動回路42と、書き込み走査回路43と、電源走査回路44とを有している。タイミング制御回路41は、表示信号生成回路41Aと、表示信号保持制御回路41Bとを含んでいる。また、周辺回路部40には、書込線WSLと、電源線PSLと、信号線DTLと、グラウンド線GNDとが設けられている。なお、グラウンド線は、グラウンド電圧参照電圧に設定される。表示信号生成回路41Aは、外部から入力された映像信号40aに基づいて、例えば1画面ごと1フィールドの表示ごとに表示部30に表示するための表示信号41aを生成するものである。表示信号保持制御回路41Bは、表示信号生成回路41Aから出力された表示信号41aを1画面ごと1フィールドの表示ごとに、例えばSRAMStaticRandomAccessMemoryなどから構成されたフィールドメモリに格納して保持するものである。この表示信号保持制御回路41Bはまた、各画素31を駆動する水平駆動回路42、書き込み走査回路43および電源走査回路44が連動して動作するように制御する役割も果たしている。具体的には、表示信号保持制御回路41Bは、書き込み走査回路43に対しては制御信号41bを、電源走査回路44に対しては制御信号41cを、水平駆動回路42に対しては制御信号41dをそれぞれ出力するようになっている。水平駆動回路42は、例えばシフトレジスタ図示せずによって構成されており、画素31の各列に対応して、1段ごとに信号出力部図示せずを備えている。この水平駆動回路42は、表示信号保持制御回路41Bから出力された制御信号41dに応じて、複数種類の電圧を出力可能となっている。具体的には、水平駆動回路42は、表示部30の各画素31に接続された信号線DTLを介して、書き込み走査回路43により選択された画素31へ2種類の電圧例えば、Vofs、Vsigを規則的に供給するようになっている。ここで、電圧Vofsは、有機EL素子32の閾値電圧よりも低い電圧値となっている。また、電圧Vsigは、映像信号40aに対応する電圧値となっている。電圧Vsigの最小電圧は電圧Vofsよりも低い電圧値となっており、電圧Vsigの最大電圧は電圧Vofsよりも高い電圧値となっている。書き込み走査回路43は、例えばシフトレジスタ図示せずによって構成されており、画素31の各行に対応して、1段ごとに信号出力部図示せずを備えている。この書き込み走査回路43は、表示信号保持制御回路41Bから出力された制御信号41bに応じて、複数種類の電圧を出力可能となっている。具体的には、書き込み走査回路43は、表示部30の各画素31に接続された書込線WSLを介して、駆動対象の画素31へ2種類の電圧Von、Voffを規則的に供給し、サンプリング用のトランジスタT1,T2を制御するようになっている。ここで、電圧Vonは、トランジスタT1,T2のオン電圧以上の値となっている。Vonは、閾値補正や書込みの時などに、書き込み走査回路43から出力される電圧値である。Voffは、トランジスタT1,T2のオン電圧よりも低い値となっており、かつ、Vonよりも低い値となっている。電源走査回路44は、例えばシフトレジスタ図示せずによって構成されており、例えば、画素31の各行に対応して、1段ごとに信号出力部図示せずを備えている。電源走査回路44は、表示信号保持制御回路41Bから出力された制御信号41cに応じて、複数種類の電圧を出力可能となっている。具体的には、電源走査回路44は、表示部30の各画素31に接続された電源線PSLを介して、駆動対象の画素31へ2種類の電圧Vini、Vccを規則的に供給し、有機EL素子32の発光および消光を制御するようになっている。ここで、Viniは、有機EL素子32の閾値電圧と、有機EL素子32のカソードの電圧とを足し合わせた電圧よりも低い電圧値である。また、Vccは、有機EL素子32の閾値電圧と、有機EL素子32のカソードの電圧とを足し合わせた電圧以上の電圧値である。次に、図17、図18を参照して、各構成要素の接続関係について説明する。水平駆動回路42内の個々の信号出力部に、列方向に延在して形成された信号線DTLDTL1,DTL2,......が一つずつ接続されており、個々の信号線DTL1,DTL2,......に、各行の画素31に含まれるトランジスタT1のドレインが一つずつ接続されている。また、書き込み走査回路43内の個々の信号出力部に、行方向に延在して形成された書込線WSLWSL1,WSL2,......が一つずつ接続されており、個々の書込線WSLWSL1,WSL2,......に、各列の画素31に含まれるトランジスタT1,T2のゲートが接続されている。また、電源走査回路44内の個々の信号出力部に、行方向に延在して形成された電源線PSLPSL1,PSL2,......が一つずつ接続されており、個々の電源線PSLPSL1,PSL2,......に、例えば、各列の画素31に含まれるトランジスタT3のドレインが接続されている。さらに、各画素31において、有機EL素子32のカソードは、グラウンド線GNDに接続されている。次に、本実施の形態の表示装置3の動作消光から発光までの動作について説明する。本実施の形態では、有機EL素子32のI-V特性が経時変化したり、トランジスタT3の閾値電圧や移動度が経時変化したりしても、それらの影響を受けることなく、有機EL素子32の発光輝度を一定に保つようにするために、有機EL素子32のI-V特性の変動に対する補償動作およびトランジスタT3の閾値電圧や移動度の変動に対する補正動作を組み込んでいる。図19は、表示装置3の一の画素31に印加される電圧波形の一例を表したものである。具体的には、電源線PSLに2種類の電圧Vini、Vccが、信号線DTLに2種類の電圧Vsig、Vofsが、書込線WSLに2種類の電圧Von、Voffが印加されている様子が示されている。さらに、図19には、電源線PSL、信号線DTLおよび書込線WSLへの電圧印加に応じて、トランジスタT3のゲート電圧Vgおよびソース電圧Vsが時々刻々変化している様子が示されている。閾値補正準備期間まず、閾値補正の準備を行う。具体的には、電源走査回路44が電源線PSLの電圧をVccからViniに下げるt1。すると、ソース電圧VsがViniとなり、有機EL素子32が消光する。次に、水平駆動回路42が信号線DTLの電圧をVsigからVofsに切り替えたのち、電源線PSLの電圧がViniとなっている間に、書き込み走査回路43が書込線WSLの電圧をVoffからVonに上げるt2。すると、ゲート電圧VgがVofsに下がる。最初の閾値補正期間次に、閾値補正を行う。具体的には、信号線DTLの電圧がVofsとなっている間に、電源走査回路44が電源線PSLの電圧をViniからVccに上げるt3。すると、トランジスタT3のドレイン-ソース間に電流Idsが流れ、ソース電圧Vsが上昇する。その後、水平駆動回路42が信号線DTLの電圧をVofsからVsigに切り替える前に、書き込み走査回路43が書込線WSLの電圧をVonからVoffに下げるt4。すると、トランジスタT3のゲートがフローティングとなり、閾値補正が一旦停止する。最初の閾値補正休止期間閾値補正が休止している期間中は、先の閾値補正を行った行画素とは異なる他の行画素において、信号線DTLの電圧のサンプリングが行われる。なお、閾値補正が不十分である場合、すなわち、トランジスタt3のゲート-ソース間の電位差Vgsがトランジスタt3の閾値電圧よりも大きい場合には、閾値補正休止期間中にも、先の閾値補正を行った行画素において、トランジスタt3のドレイン-ソース間に電流Idsが流れ、ソース電圧Vsが上昇し、保持容量C1を介したカップリングによりゲート電圧Vgも上昇する。2回目の閾値補正期間閾値補正休止期間が終了した後、閾値補正を再び行う。具体的には、信号線DTLの電圧がVofsとなっており、閾値補正が可能となっている時に、書き込み走査回路43が書込線WSLの電圧をVoffからVonに上げt5、トランジスタT3のゲートを信号線DTLに接続する。このとき、ソース電圧VsがVofs-Vthよりも低い場合Vth補正がまだ完了していない場合には、トランジスタT3がカットオフするまで電位差VgsがVthになるまで、トランジスタT3のドレイン-ソース間に電流Idsが流れる。その結果、保持容量C1が閾値電圧に充電され、電位差Vgsが閾値電圧となる。その後、水平駆動回路42が信号線DTLの電圧をVofsからVsigに切り替える前に、書き込み走査回路43が書込線WSLの電圧をVonからVoffに下げるt6。すると、トランジスタT3のゲートがフローティングとなるので、電位差Vgsを信号線DTLの電圧の大きさに拘わらず閾値電圧のままで維持することができる。このように、電位差Vgsを閾値電圧に設定することにより、トランジスタT3の閾値電圧が画素回路33ごとにばらついた場合であっても、有機EL素子32の発光輝度がばらつくのをなくすることができる。2回目の閾値補正休止期間その後、閾値補正の休止期間中に、水平駆動回路42が信号線DTLの電圧をVofsからVsigに切り替える。書き込み移動度補正期間閾値補正休止期間が終了した後、書き込みと移動度補正を行う。具体的には、信号線DTLの電圧がVsigとなっている間に、書き込み走査回路43が書込線WSLの電圧をVoffからVonに上げt7、トランジスタT3のゲートを信号線DTLに接続する。すると、トランジスタT3のゲートの電圧がVsigとなる。このとき、有機EL素子32のアノードの電圧はこの段階ではまだ有機EL素子32の閾値電圧よりも小さく、有機EL素子32はカットオフしている。そのため、電流Idsは有機EL素子32の素子容量図示せずに流れ、素子容量が充電されるので、ソース電圧VsがΔVだけ上昇し、やがて電位差VssがVsigVth-ΔVとなる。このようにして、書き込みと同時に移動度補正が行われる。ここで、トランジスタT3の移動度が大きい程、ΔVも大きくなるので、電位差Vgsを発光前にΔVだけ小さくすることにより、画素ごとの移動度のばらつきを取り除くことができる。発光最後に、書き込み走査回路43が書込線WSLの電圧をVonからVoffに下げるt8。すると、トランジスタT3のゲートがフローティングとなり、トランジスタT3のドレイン-ソース間に電流Idsが流れ、ソース電圧Vsが上昇する。その結果、有機EL素子32が所望の輝度で発光する。本実施の形態の表示装置3では、上記のようにして、各画素31において画素回路33がオンオフ制御され、各画素31の有機EL素子32に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こる。この光は、陽極と陰極との間で反射し、陰極等を透過して外部に取り出される。その結果、表示部30において画像が表示される。ところで、本実施の形態では、各画素回路33として、上記実施の形態の画素回路1が用いられている。これにより、各画素回路33の特性を各画素31で等しくまたはほぼ等しくすることができるので、ムラやザラといった画質不良を低減することができる。<3.適用例>以下、上記実施の形態で説明した表示装置3の適用例について説明する。上記実施の形態の表示装置3は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。モジュール上記実施の形態の表示装置3は、例えば、図20に示したようなモジュールとして、後述する第1適用例~第5適用例などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板4の一辺に、表示部30を封止する部材図示せずから露出した領域210を設け、この露出した領域210に、タイミング制御回路41、水平駆動回路42、書き込み走査回路43および電源走査回路44の配線を延長して外部接続端子図示せずを形成したものである。外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板FPC;FlexiblePrintedCircuit220が設けられていてもよい。第1適用例図21は、上記実施の形態の表示装置3が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル310およびフィルターガラス320を含む映像表示画面部300を有しており、この映像表示画面部300は、上記実施の形態に係る表示装置3により構成されている。第2適用例図22は、上記実施の形態の表示装置3が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部410、表示部420、メニュースイッチ430およびシャッターボタン440を有しており、その表示部420は、上記実施の形態に係る表示装置3により構成されている。第3適用例図23は、上記実施の形態の表示装置3が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体510,文字等の入力操作のためのキーボード520および画像を表示する表示部530を有しており、その表示部530は、上記実施の形態に係る表示装置3により構成されている。第4適用例図24は、上記実施の形態の表示装置3が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部610,この本体部610の前方側面に設けられた被写体撮影用のレンズ620,撮影時のスタート/ストップスイッチ630および表示部640を有しており、その表示部640は、上記実施の形態に係る表示装置3により構成されている。第5適用例図25は、上記実施の形態の表示装置3が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体710と下側筐体720とを連結部ヒンジ部730で連結したものであり、ディスプレイ740,サブディスプレイ750,ピクチャーライト760およびカメラ770を有している。そのディスプレイ740またはサブディスプレイ750は、上記実施の形態に係る表示装置3により構成されている。以上、実施の形態および適用例を挙げて本発明を説明したが、本発明は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等では、表示装置3がアクティブマトリクス型である場合について説明したが、アクティブマトリクス駆動のための画素回路1の構成は上記実施の形態等で説明したものに限られず、必要に応じて容量素子やトランジスタを画素回路1に追加してもよい。その場合、画素回路1の変更に応じて、上述した水平駆動回路42、書き込み走査回路43、電源走査回路44のほかに、必要な駆動回路を追加してもよい。また、上記実施の形態等では、水平駆動回路42、書き込み走査回路43および電源走査回路44の駆動を表示信号保持制御回路41Bが制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、水平駆動回路42、書き込み走査回路43および電源走査回路44の制御は、ハードウェア回路で行われていてもよいし、ソフトウェアプログラムで行われていてもよい。"