"基板中に埋め込み配線を有する半導体装置であって、前記埋め込み配線は、金属多結晶体からなり、平均結晶粒径が異なる少なくとも2層の領域を前記基板の厚さ方向に有し、前記埋め込み配線の開口面を含む層の平均結晶粒径が、前記埋め込み配線の他の層の平均結晶粒径よりも小さいことを特徴とする半導体装置。請求項1に記載の半導体装置において、前記開口面を含む層に前記開口幅または前記開口径の13以上の大きさを有する結晶粒が存在しないことを特徴とする半導体装置。請求項1または請求項2に記載の半導体装置において、前記開口面を含む層の平均厚さは、該開口面を含む層の前記平均結晶粒径以上で、前記開口幅以下または前記開口径以下であることを特徴とする半導体装置。埋め込み配線を有する半導体装置用基板であって、前記埋め込み配線は、金属多結晶体からなり、平均結晶粒径が異なる少なくとも2層の領域を前記基板の厚さ方向に有し、前記埋め込み配線の開口面を含む層の平均結晶粒径が、前記埋め込み配線の他の層の平均結晶粒径よりも小さいことを特徴とする半導体装置用基板。請求項4に記載の半導体装置用基板において、前記開口面を含む層に前記開口幅または前記開口径の13以上の粒径を有する結晶粒が存在しないことを特徴とする半導体装置用基板。請求項4または請求項5に記載の半導体装置用基板において、前記開口面を含む層の平均厚さは、該開口面を含む層の前記平均結晶粒径以上で、前記開口幅以下または前記開口径以下であることを特徴とする半導体装置用基板。埋め込み配線を有する半導体装置用基板であり、前記埋め込み配線は、金属多結晶体からなって平均結晶粒径が異なる少なくとも2層の領域を前記基板の厚さ方向に有し、前記埋め込み配線の開口面を含む層の平均結晶粒径が、前記埋め込み配線の他の層の平均結晶粒径よりも小さくなっている半導体装置用基板の製造方法であって、前記埋め込み配線用の溝または穴に対して前記他の層を形成するために前記基板の表面に平行で該表面の投影流域内での流速が3ms以上であるめっき液流を利用した間欠電解めっきを行う第1めっき工程と、前記第1めっき工程に引き続いて前記開口面を含む層を形成するために前記基板の表面に平行で該表面の投影流域内での流速が3ms以上であるめっき液流を利用した直流電解めっきを前記第1めっき工程よりも小さい電流密度で行う第2めっき工程と、前記第2めっき工程の後に前記金属多結晶体の結晶粒を粗大化するためのアニール工程とを有することを特徴とする半導体装置用基板の製造方法。請求項7に記載の半導体装置用基板の製造方法において、前記開口面を含む層の平均厚さが前記埋め込み配線の開口幅以下または開口径以下となるように、前記第1めっき工程のめっき時間と前記第2めっき工程のめっき時間とを制御することを特徴とする半導体装置用基板の製造方法。請求項7または請求項8に記載の半導体装置用基板の製造方法において、前記アニール工程の後に前記基板の表面と前記埋め込み配線の開口面とを平滑化するための表面研磨工程を更に有することを特徴とする半導体装置用基板の製造方法。前述したように、埋め込み配線の電気抵抗率を低減するためには、該配線中の結晶粒径を大きくすることが有効である。また、高アスペクト比のビアにおいても、結晶粒径の分布は、ビアホール底部から開口部に向かって大きくなっていく傾向がみられた非特許文献5参照。そこで、埋め込み配線中の銅結晶粒を更に粗大化するために、埋め込みめっき後のアニール条件を検討したところ、配線中の結晶粒を従来よりも粗大化できることが判った。しかしながら、そのように結晶粒を粗大化させたビアに対してCMPによる基板表面研磨加工を施したところ、ビア開口部ビア端部で顕著な凹部が生じるブリスター不良部分的剥離が発生し易いことが新たに判った詳細は後述する。ブリスター不良は、埋め込み配線における電気的接続の信頼性を低下させることから防ぐべき事象である。したがって、本発明の1つの目的は、電気的接続の信頼性を損なうことなく電気抵抗率を従来よりも低減できる埋め込み配線を有する半導体装置用基板および半導体装置を提供することにある。また、本発明のもう1つの目的は、そのような半導体装置用基板を従来よりも短時間ですなわち低コストで製造する方法を提供することにある。本発明の1つの態様は、上記目的を達成するため、基板中に埋め込み配線を有する半導体装置であって、前記埋め込み配線は、金属多結晶体からなり、平均結晶粒径が異なる少なくとも2層の領域を前記基板の厚さ方向に有し、前記埋め込み配線の開口面を含む層の平均結晶粒径が、前記埋め込み配線の他の層の平均結晶粒径よりも小さいことを特徴とする半導体装置を提供する。なお、本発明における埋め込み配線の開口面とは、基板表面と同じ高さにある面を意味するものとする。また、埋め込み配線となる導体と基板との間にはバリア層が形成されることがあるが、本発明における埋め込み配線は埋め込まれた金属導体のみを指し、バリア層は議論の対象外とするバリア層が存在しないという意味ではない。平均結晶粒径の算出方法は後述する。本発明の他の態様は、上記目的を達成するため、埋め込み配線を有する半導体装置用基板であって、前記埋め込み配線は、金属多結晶体からなり、平均結晶粒径が異なる少なくとも2層の領域を前記基板の厚さ方向に有し、前記埋め込み配線の開口面を含む層の平均結晶粒径が、前記埋め込み配線の他の層の平均結晶粒径よりも小さいことを特徴とする半導体装置用基板を提供する。また、本発明の更に他の態様は、上記目的を達成するため、埋め込み配線を有する半導体装置用基板であり、前記埋め込み配線は、金属多結晶体からなって平均結晶粒径が異なる少なくとも2層の領域を前記基板の厚さ方向に有し、前記埋め込み配線の開口面を含む層の平均結晶粒径が、前記埋め込み配線の他の層の平均結晶粒径よりも小さくなっている半導体装置用基板の製造方法であって、前記埋め込み配線用の溝または穴に対して前記他の層を形成するために前記基板の表面に平行で該表面の投影流域内での流速が3ms以上であるめっき液流を利用した間欠電解めっきを行う第1めっき工程と、前記第1めっき工程に引き続いて前記開口面を含む層を形成するために前記基板の表面に平行で該表面の投影流域内での流速が3ms以上であるめっき液流を利用した直流電解めっきを前記第1めっき工程よりも小さい電流密度で行う第2めっき工程と、前記第2めっき工程の後に前記金属多結晶体の結晶粒を粗大化するためのアニール工程とを有することを特徴とする半導体装置用基板の製造方法を提供する。本発明によれば、電気的接続の信頼性を損なうことなく電気抵抗率を従来よりも低減できる埋め込み配線を有する半導体装置用基板および半導体装置を提供することができる。また、そのような半導体装置用基板および半導体装置を従来よりも短時間ですなわち低コストで製造することができる。前述したように、本発明に係る半導体装置用基板または半導体装置は、基板中に埋め込まれた埋め込み配線が金属多結晶体からなり、該埋め込み配線は平均結晶粒径が異なる少なくとも2層の領域を前記基板の厚さ方向に有し、前記埋め込み配線の開口面を含む層の平均結晶粒径が、前記埋め込み配線の他の層の平均結晶粒径よりも小さいことを特徴とする。また、本発明は、上記発明に係る半導体装置または半導体装置用基板において、以下のような改良や変更を加えることができる。i前記開口面を含む層に前記開口幅または前記開口径の13以上の大きさを有する結晶粒が存在しない。言い換えると、開口面を含む層は、最も大きい結晶粒の大きさが開口幅または開口径の13未満である。最も大きい結晶粒の大きさが開口幅または開口径の14未満であることがより好ましい。開口面を含む層中に開口幅または開口径の13以上の大きさを有する結晶粒が存在すると、CMPによる基板表面研磨工程でブリスター不良の要因となる。なお、結晶粒の大きさと称する場合は、結晶粒の最大長さと定義する。ii開口面を含む層の平均結晶粒径は、開口幅または開口径の少なくとも15以下が好ましく、05μm以下であることがより好ましい。埋め込み配線の開口面において、開口幅方向または開口径方向に少なくとも5個以上の結晶粒が存在しないと、ブリスター不良の要因となり易いからである。さらに、平均結晶粒径が05μm以下であれば、たとえ粒界剥離による結晶粒脱離が生じた場合でも、その影響を最小限に抑えられるからである。iii前記開口面を含む層の平均厚さは、該開口面を含む層の前記平均結晶粒径以上で、前記開口幅以下または前記開口径以下である。言い換えると、基板表面研磨工程の後、開口面を含む層には、粒径の小さい結晶粒が少なくとも1粒子層分残っていることが好ましい。これは、基板表面研磨工程の加工精度に余裕を持たせるためである。一方、開口面を含む層の平均厚さが開口幅または開口径を超えると、電気抵抗率低減の効果が小さくなる。また、前述したように、本発明に係る半導体装置用基板の製造方法は、前記埋め込み配線用の溝または穴に対して前記他の層を形成するために前記基板の表面に平行で該表面の投影流域内での流速が3ms以上であるめっき液流を利用した間欠電解めっきを行う第1めっき工程と、前記第1めっき工程に引き続いて前記開口面を含む層を形成するために前記基板の表面に平行で該表面の投影流域内での流速が3ms以上であるめっき液流を利用した直流電解めっきを前記第1めっき工程よりも小さい電流密度で行う第2めっき工程と、前記第2めっき工程の後に前記金属多結晶体の結晶粒を粗大化するためのアニール工程とを有することを特徴とする。詳細なメカニズムは現段階で未解明であるが、第2めっき工程において小さい電流密度で直流電解めっきを行うことにより、該工程で形成されるめっき層内析出しためっき粒子間にめっき液中の添加剤がより多く取り込まれ、その結果、それら添加剤の残留物がアニール工程での結晶粒粗大化を抑制するものと考えられる。また、本発明は、上記発明に係る製造方法において、以下のような改良や変更を加えることができる。iv前記開口面を含む層の平均厚さが前記埋め込み配線の開口幅以下または開口径以下となるように、前記第1めっき工程のめっき時間と前記第2めっき工程のめっき時間とを制御する。v前記アニール工程の後に前記基板の表面と前記埋め込み配線の開口面とを平滑化するための表面研磨工程を更に有する。以下、本発明の実施形態について、図面を参照しながらより具体的に説明する。なお、本発明はここで取り上げた実施例に限定されることはなく、要旨を変更しない範囲で適宜組み合わせや改良が可能である。めっき方法の基本手順はじめに、開口径が約10μmで深さが約70μmすなわち、アスペクト比が約7のブラインドビアホールを有するシリコンウェハ8インチ径を用意した。次に、該ウェハ表面およびブラインドビアホールの内表面にシード層となる銅薄膜をスパッタリングにより形成し、被めっき材となるカソードを準備した。ビアホールを埋め込むためのめっき装置としては、基板表面に平行で高速なめっき液流を発生させられる限り特段の限定はないが、ここでは、特許文献1や非特許文献5に記載された高速液流式めっき装置を用いた。図1は、本発明で用いためっき装置およびめっき方法の概略を示した模式図である。図1に示したように、上で準備したカソード1をカソード保持治具2に装着し、めっき液の循環しているめっき槽4中へ配設した。カソード1の対面にはアノード3が配設されており、カソード1とアノード3とはそれぞれ陰極線6と陽極線7とを介してめっき電源5に接続されている。また、めっき槽4中にカソード1を配設する際に、めっき液によるカソード1のシード層の化学的溶解を防止するため、めっき液中におけるシード層の電位が自然電位より貴な電位になるように微弱な電流を微弱電流用電源8から出力し、陰極線6に接続された微弱電流電源陰極線9および陽極線7に接続された微弱電流電源陽極線10を介して通電した。次に、めっき液リザーブタンク11に接続された高速液流ポンプ12を起動してめっき液の流通を開始した。めっき液は、めっき液吐出口13からめっき層4内に流入し、互いに平行に設置されたカソード1とアノード3との間を抜けて、めっき液排出口14からめっき液リザーブタンク11に戻る構成になっている。めっき液の流速とは、カソード1とアノード3との間の流域内での流速を言う。その後、めっき電源5よりめっき電流の出力を開始して電解めっきを行った。供試材の作製図1に示した高速液流式めっき装置を用い、被めっき材カソード1に対して流速条件や電解条件が異なるめっきを行った。めっき液としては、硫酸銅5水塩CuSO45H2O200gL、硫酸H2SO450gL、塩素イオンCl50ppmの基本水溶液に、市販の添加剤上村工業株式会社製、エピタス登録商標EWFS、アクセラレーター25mLL、サプレッサー10mLL、レベラー4mLLを添加しためっき液を用い、全ての供試材供試材1~7に対して統一した。電解条件の一覧を表1に示す。表1に示したように、供試材1~3は、従来の方法間欠電解めっきの1段めっきプロセスのみでビアフィリングされたカソードである。供試材5~7は、本発明に係る方法高速めっき液流を利用しかつ間欠電解めっきと直流電解めっきとの2段めっきプロセスでビアフィリングされたカソードである。また、供試材4は、従来の遅いめっき液流で2段めっきプロセスを適用した比較例のカソードである。ビアフィリングした各カソードに対してアニール処理水素雰囲気中、350°Cで30分間の熱処理を施し、各供試材を作製した。供試材の調査方法作製した供試材をそれぞれ適当な大きさに切断し、埋め込まれたビア開口面が露出するようにCMPによる表面研磨試験を実施した。このとき、ビア開口面ビア端部でブリスター不良部分的剥離が発生するか否かを調査した。一方、埋め込んだビア内の結晶粒径の調査は、次のように行った。上記の表面研磨試験とは別の試験片をビア中心軸近傍の縦断面が露出するように研削し、該縦断面に対する電子線後方散乱回折EBSD株式会社TSLソリューションズ製、OIMシステムを測定した。このとき、結晶面方位差が15°以上ある境界を結晶粒界と判定して結晶粒を判別した。次に、所定の視野5μm×5μmまたは5μm×10μm内の結晶粒数をカウントして結晶粒平均面積から平均結晶粒径等価面積円の直径を算出した。なお、該視野からはみ出した結晶粒もカウントした。また、アニール処理による結晶粒粗大化を調査するため、ビアフィリングしたままの状態アニール処理を施していない状態でのビア内の結晶粒径を透過型電子顕微鏡TEMにより別途測定した。その結果、いずれの供試材においても、めっきしたままの状態での結晶粒径は、平均で015~025μm程度であることが確認された。調査結果表面研磨試験の結果、供試材5~7においてはブリスター不良が発生せず、基板表面とビア開口面とが1つの平滑面を構成していた。一方、供試材1~4においてはブリスター不良が散見された。そこで、該不良の要因を調査するために結晶粒粗大化の様子を詳細に観察した。なお、いずれの供試材においても、ビア内部に空隙などの欠陥は無く、中実に埋め込まれていることが確認された。図2は、供試材1におけるEBSD測定による結晶粒マッピング像の1例である。図2に示したように、供試材1は、アニール処理により全体として結晶粒の粗大化が十分進行していることが確認されたが、ビア開口面を含む層において特に粗大化が著しいことが判った。具体的には、ビア開口面を含む層の平均結晶粒径084μmは、ビア内部の層の平均結晶粒径073μmよりも大きくなっていた。より詳細に見ると、ビア開口面を含む層中に開口径の13以上の大きさを有する結晶粒が明らかに確認された。また、供試材2~4においても供試材1と同様に、ビア開口面を含む層中に開口径の13以上の大きさを有する結晶粒が散見された。一方、ブリスター不良が発生しなかった供試材7の例を図3に示す。図3は、供試材7におけるEBSD測定による結晶粒マッピング像の1例である。図3に示したように、供試材7も、アニール処理により全体として結晶粒の粗大化が十分進行していることが確認されたが、ビア開口面を含む層においては粗大化の程度が抑制されていることが判った。より具体的には、ビア開口面を含む層の平均結晶粒径042μmが、ビア内部の層の平均結晶粒径083μmよりも小さくなっていた。また、ビア開口面を含む層中に開口径の13以上の大きさを有する結晶粒は確認されなかった。この傾向は、供試材5~6においても同様であった。これらのことを考え合わせると、ブリスター不良が発生する要因の1つとして、開口径の13以上の大きさを有する結晶粒がCMP負荷により粒界剥離して脱離したためと考えられた。以上の実験結果をまとめる。1本発明に係る半導体装置用基板供試材5~7は、従来の半導体装置用基板供試材1~3と同様に、めっき液流速が高いほど総めっき時間が短くなるすなわち、めっき成長速度が高くなることが確認された。2第1めっき工程における電流密度や通電休止時間比を最適化することで、従来よりも総めっき時間を更に短縮することができた供試材7。総めっき時間の短縮は、製造コストの低減につながる。3高速めっき液流を利用し2段めっきプロセス第1めっき工程、第2めっき工程を適用することにより、ビア開口面を含む層におけるアニール処理時の結晶粒粗大化を抑制することができた供試材5~7。4従来の遅いめっき液流で2段めっきプロセスを適用しても、ビア開口面を含む層におけるアニール処理時の結晶粒粗大化を抑制することができなかった供試材4。5上記3,4の結果から、めっき液流としては3ms以上の流速が必要と考えられた。6適切なアニール処理によりビア全体として特にビア内部で結晶粒の粗大化を従来よりも進行させられることが確認された供試材5~7。結晶粒の粗大化は、電気抵抗率の低減につながる。7ビア中の結晶粒径分布においてビア開口面を含む層の平均結晶粒径がビア内部の層の平均結晶粒径よりも小さい半導体装置用基板は、基板表面研磨工程時のブリスター不良を防止できることが確認された供試材5~7。なお、上記の説明では、埋め込み配線としてアスペクト比の高いブラインドビアホールを例にして記述したが、本発明はそれに限定されるものではない。例えば、本発明の思想をダマシンプロセスに適用してもよい。また、ビアホールに関してもブラインドビアホールに限定されるものではなく、貫通孔スルーホールビアへのビアフィリングにも適用できる。その場合、ブリスター不良防止のため、スルーホールビアの開口面を含む2つの層の平均結晶粒径が、スルーホールビアの他の層内部の層の平均結晶粒径よりも小さくなるようにすることが好ましい。本発明に係る半導体装置用基板を用いることで、埋め込み配線の電気的接続の信頼性を損なうことなく該配線の電気抵抗率を従来よりも低減した半導体装置を提供できる。このことから、本発明に係る半導体装置は、将来的な更なる高集積化にも対応可能となる。また、本発明に係る製造方法は、そのような半導体装置用基板を従来よりも短時間ですなわち低コストで製造することができることが実証された。"