"金属-絶縁物-金属MIMスタックを形成する方法であって、開口部と前記開口部の中の第1の導電性カーボン層とを有する誘電体材料を形成するステップと、前記開口部内にスペーサを形成するステップと、前記スペーサの側壁上にカーボンベースのスイッチング材料を形成するステップと、前記カーボンベースのスイッチング材料より上に第2の導電性カーボン層を形成するステップと、を含み、前記誘電体材料の開口部の断面積の、前記スペーサの側壁上のカーボンベースのスイッチング材料の断面積に対する比は、少なくとも5である方法。請求項1記載の方法において、前記カーボンベースのスイッチング材料は、前記第1および第2の導電性カーボン層と直接接触する方法。請求項1記載の方法において、前記誘電体材料の開口部の断面積の、前記スペーサの側壁上のカーボンベースのスイッチング材料の断面積に対する比は、少なくとも15である方法。請求項1記載の方法において、前記カーボンベースのスイッチング材料は、約5ナノメートルより大きくない厚さを有する方法。請求項1記載の方法において、前記カーボンベースのスイッチング材料は、約2ナノメートルより大きくない厚さを有する方法。請求項1記載の方法において、前記カーボンベースのスイッチング材料は、アモルファスカーボンを含む方法。請求項1記載の方法において、前記カーボンベースのスイッチング材料は、少なくとも約30atmのシリコンを有する低水素シリコン含有カーボンを含む方法。請求項1記載の方法において、前記カーボンベースのスイッチング材料は、少なくとも約40atmのシリコンを有する低水素シリコン含有カーボンを含む方法。請求項1記載の方法において、前記第1および第2の導電性カーボン層は、主としてsp2結合した炭素を含むカーボン層を含む方法。請求項1記載の方法において、前記第1および第2の導電性カーボン層は、約100×103ohm-cmより大きくない抵抗率を有する方法。請求項1記載の方法において、前記第1および第2の導電性カーボン層は、約10×103ohm-cmより大きくない抵抗率を有する方法。請求項1記載の方法において、前記第1および第2の導電性カーボン層は、金属炭化物層を含む方法。金属-絶縁物-金属MIMスタックを形成する方法であって、第1の導電性カーボン層を形成するステップと、前記第1の導電性カーボン層をエッチングして複数の柱とするステップと、複数の柱を誘電体充填材料で互いに絶縁させるステップと、複数の柱を露出させるために前記誘電体充填材料を平坦化するステップと、第1の直径の複数の第1の開口部を形成するために各柱の部分を除去するステップと、第1の直径より小さい第2の直径の複数の第2の開口部を形成するために各第1の開口部内にスペーサを形成するステップと、前記第2の開口部の側壁上にカーボンベースのスイッチング材料を形成し、これにより第2の直径より小さい第3の直径の第3の開口部を作るステップと、前記第3の開口部を誘電体充填材料で充填するステップと、前記カーボンベースのスイッチング材料を露出させるステップと、前記露出したカーボンベースのスイッチング材料より上に第2の導電性カーボン層を形成するステップと、を含む方法。請求項13記載の方法において、前記カーボンベースのスイッチング材料は、前記第1および第2の導電性カーボン層と直接接触する方法。請求項13記載の方法において、各第1の開口部の断面積の、各第2の開口部の側壁上のカーボンベースのスイッチング材料の断面積に対する比は、少なくとも5である方法。請求項13記載の方法において、各第1の開口部の断面積の、各第2の開口部の側壁上のカーボンベースのスイッチング材料の断面積に対する比は、少なくとも15である方法。請求項13記載の方法において、前記カーボンベースのスイッチング材料は、約5ナノメートルより大きくない厚さを有する方法。請求項13記載の方法において、前記カーボンベースのスイッチング材料は、約2ナノメートルより大きくない厚さを有する方法。メモリセルを形成する方法であって、金属-絶縁物-金属MIMスタックを形成するステップであって、開口部と前記開口部の中の第1の導電性カーボン層とを有する誘電体材料を基板より上に形成し、前記開口部内にスペーサを形成し、前記スペーサの側壁上にカーボンベースのスイッチング材料を形成し、前記カーボンベースのスイッチング材料より上に第2の導電性カーボン層を形成し、かつ前記誘電体材料の開口部の断面積の、前記スペーサの側壁上のカーボンベースのスイッチング材料の断面積に対する比は少なくとも5であることによって金属-絶縁物-金属MIMスタックを形成するステップと、前記MIMスタックに結合されたステアリング素子を形成するステップと、を含む方法。請求項19記載の方法において、前記カーボンベースのスイッチング材料は、前記第1および第2の導電性カーボン層と直接接触する方法。請求項19記載の方法において、前記誘電体材料の開口部の断面積の、前記スペーサの側壁上のカーボンベースのスイッチング材料の断面積に対する比は、少なくとも15である方法。請求項19記載の方法において、前記カーボンベースのスイッチング材料は、約5ナノメートルより大きくない厚さを有する方法。請求項19記載の方法において、前記カーボンベースのスイッチング材料は、約2ナノメートルより大きくない厚さを有する方法。請求項19記載の方法において、前記ステアリング素子は、多結晶ダイオードまたはショットキーダイオードを含む方法。請求項19記載の方法により形成されたメモリセル。メモリセルを形成する方法であって、金属-絶縁物-金属MIMスタックを形成するステップであって、基板より上に第1の導電性カーボン層を形成し、前記第1の導電性カーボン層をエッチングして複数の柱とし、複数の柱を誘電体充填材料で互いに絶縁させ、複数の柱を露出させるために前記誘電体充填材料を平坦化し、第1の直径の複数の第1の開口部を形成するために各柱の部分を除去し、第1の直径より小さい第2の直径の複数の第2の開口部を形成するために各第1の開口部内にスペーサを形成し、前記第2の開口部の側壁上にカーボンベースのスイッチング材料を形成し、これにより第2の直径より小さい第3の直径の第3の開口部を作り、前記第3の開口部を誘電体充填材料で充填し、前記カーボンベースのスイッチング材料を露出させ、かつ前記露出したカーボンベースのスイッチング材料より上に第2の導電性カーボン層を形成することによって金属-絶縁物-金属MIMスタックを形成するステップと、前記MIMスタックに結合されたステアリング素子を形成するステップと、を含む方法。請求項26記載の方法において、前記カーボンベースのスイッチング材料は、前記第1および第2の導電性カーボン層と直接接触する方法。請求項26記載の方法において、各第1の開口部の断面積の、各第2の開口部の側壁上のカーボンベースのスイッチング材料の断面積に対する比は、少なくとも5である方法。請求項26記載の方法において、各第1の開口部の断面積の、各第2の開口部の側壁上のカーボンベースのスイッチング材料の断面積に対する比は、少なくとも15である方法。請求項26記載の方法において、前記カーボンベースのスイッチング材料は、約5ナノメートルより大きくない厚さを有する方法。請求項26記載の方法において、前記カーボンベースのスイッチング材料は、約2ナノメートルより大きくない厚さを有する方法。請求項26記載の方法において、前記ステアリング素子は、多結晶ダイオードまたはショットキーダイオードを含む方法。請求項26記載の方法により形成されたメモリセル。金属-絶縁物-金属MIMスタックであって開口部を有する誘電体材料と、前記開口部の中の第1の導電性カーボン層と、前記第1の導電性カーボン層より上で前記開口部の中にあるスペーサと、前記スペーサの側壁上のカーボンベースのスイッチング材料と、前記カーボンベースのスイッチング材料より上の第2の導電性カーボン層と、を備え、前記誘電体材料の開口部の断面積の、前記スペーサの側壁上のカーボンベースのスイッチング材料の断面積に対する比は、少なくとも5であるMIMスタック。請求項34記載のMIMスタックにおいて、前記カーボンベースのスイッチング材料は、前記第1および第2の導電性カーボン層と直接接触するMIMスタック。請求項34記載のMIMスタックにおいて、前記誘電体材料の開口部の断面積の、前記スペーサの側壁上のカーボンベースのスイッチング材料の断面積に対する比は、少なくとも15であるMIMスタック。請求項34記載のMIMスタックにおいて、前記カーボンベースのスイッチング材料は、約5ナノメートルより大きくない厚さを有するMIMスタック。請求項34記載のMIMスタックにおいて、前記カーボンベースのスイッチング材料は、約2ナノメートルより大きくない厚さを有するMIMスタック。請求項34記載のMIMスタックにおいて、前記カーボンベースのスイッチング材料は、アモルファスカーボンを含むMIMスタック。請求項34記載のMIMスタックにおいて、前記カーボンベースのスイッチング材料は、少なくとも約30atmのシリコンを有する低水素シリコン含有カーボンを含むMIMスタック。請求項34記載のMIMスタックにおいて、前記カーボンベースのスイッチング材料は、少なくとも約40atmのシリコンを有する低水素シリコン含有カーボンを含むMIMスタック。請求項34記載のMIMスタックにおいて、前記第1および第2の導電性カーボン層は、主としてsp2結合した炭素を含むカーボン層を含むMIMスタック。請求項34記載のMIMスタックにおいて、前記第1および第2の導電性カーボン層は、約100×103ohm-cmより大きくない抵抗率を有するMIMスタック。請求項34記載のMIMスタックにおいて、前記第1および第2の導電性カーボン層は、約10×103ohm-cmより大きくない抵抗率を有するMIMスタック。請求項34記載のMIMスタックにおいて、前記第1および第2の導電性カーボン層は、金属炭化物層を含むMIMスタック。メモリセルであって、開口部を有する誘電体材料と、基板より上に形成された金属-絶縁物-金属MIMスタックであって、前記開口部の中の第1の導電性カーボン層と、前記第1の導電性カーボン層より上で前記開口部内にあるスペーサと、前記スペーサの側壁上のカーボンベースのスイッチング材料と、前記カーボンベースのスイッチング材料より上の第2の導電性カーボン層と、を有し、かつ前記誘電体材料の開口部の断面積の、前記スペーサの側壁上のカーボンベースのスイッチング材料の断面積に対する比は少なくとも5である金属-絶縁物-金属MIMスタックと、前記MIMスタックに結合されたステアリング素子と、を備えるメモリセル。請求項46記載のメモリセルにおいて、前記カーボンベースのスイッチング材料は、前記第1および第2の導電性カーボン層と直接接触するメモリセル。請求項46記載のメモリセルにおいて、前記誘電体材料の開口部の断面積の、前記スペーサの側壁上のカーボンベースのスイッチング材料の断面積に対する比は、少なくとも15であるメモリセル。請求項46記載のメモリセルにおいて、前記カーボンベースのスイッチング材料は、約5ナノメートルより大きくない厚さを有するメモリセル。請求項46記載のメモリセルにおいて、前記カーボンベースのスイッチング材料は、約2ナノメートルより大きくない厚さを有するメモリセル。請求項46記載のメモリセルにおいて、前記ステアリング素子は、多結晶ダイオードまたはショットキーダイオードを含むメモリセル。或るカーボンベースの材料は、不揮発性メモリに使用するのに適するかもしれない可逆抵抗率スイッチング特性を示すと証明されている。ここで使用されるカーボンベースの読み書き可能な材料あるいはスイッチング材料は、一般的に、アモルファスカーボン含有ナノ結晶質グラフェンここではグラファイト状カーボンと称される、グラフェン、グラファイト、カーボンナノチューブ、アモルファスダイヤモンド状カーボンDLC、炭化ケイ素、炭化ホウ素およびその他の結晶形の炭素のうちの1つ以上を含むことができ、あるいは二次的な材料をも含むことができる。カーボンベースのスイッチング材料は、実験室スケールのデバイスにおいて、オン状態およびオフ状態間の100×セパレーションと中間域から高域の抵抗変化を伴うメモリスイッチング特性を証明している。オン状態とオフ状態の間にそのようなセパレーションがあるために、カーボンベースのスイッチング材料は、カーボンベースのスイッチング材料が垂直ダイオード、薄膜トランジスタまたは他のステアリング素子と直列に結合されるメモリセルのための成功が見込める候補となっている。例えば、2つの金属層または別様の導電性を示す層の間に挟まれたカーボンベースのスイッチング材料から形成されたMIMスタックは、メモリセルのための抵抗スイッチング素子として役立ち得る。例えば、CNTMIMスタックは、例えば特許文献2に記載されているように読み書き可能なメモリデバイスを作るためにダイオードまたはトランジスタと直列に統合され得る。カーボンベースのスイッチング材料をメモリデバイスに実装する試みは技術的に魅力あるものであると分かっている。例えば、カーボンベースのスイッチング材料は、スイッチングしにくい可能性があり、さらに、スイッチング材料と共に使用される電極および/またはステアリング素子の能力を超える電流密度を必要とすることがある。本発明の代表的な実施形態において、MIMスタックおよび/またはメモリセルおよびアレイは、断面積が減じられた例えば、カーボンベースのスイッチング材料に結合されている電極および/またはステアリング素子と比べてカーボンベースのスイッチング材料を用いて形成される。その減じられた断面積は、カーボンベースのスイッチング材料の実効抵抗を増大させると共に総電流要件を減少させ、カーボンベースのスイッチング材料を、カーボンベースの材料のスイッチング時に使用される選択ステアリングデバイスとより両立し得るものとする。或る実施形態では、スイッチング材料のために減じられた断面積を達成するために統合が容易なダマシンプロセスが使用され得る。そのようなダマシンアプローチは、大きなオーバーレイ不整合を許容し、5以上の、或る実施形態では15以上の、電流圧縮率を提供し得る。1つ以上の実施形態において、カーボンベースのスイッチング材料は、低水素シリコン含有カーボンのような低水素カーボンを含み得る。カーボン層にシリコンを導入すると、カーボン層の抵抗率が高まる。高い電流密度に耐える電極も使用され得る。ここで使用される低水素カーボン層または低水素シリコン含有カーボン層は、約10未満の、或る実施形態では約5未満の、或る実施形態では約1~5の間の水素含有量を有するカーボン層を指す。代表的な低水素シリコン含有カーボン層は、約30~40atm以上のシリコンを有し得る。シリコンは一様に分散されるかもしれないし、されないかもしれない。或る実施形態では、カーボン層のうちの約1~5ナノメートルだけが30~40atm以上のシリコンを含むことができ、層の残りの部分は、より多くのまたはより少量のシリコンを含むかあるいは全く含まなくてもよい。他の実施形態では、その他の量の水素またはシリコンが存在し得る。低水素シリコン含有カーボン層は、グラファイトターゲットをスパッタする、炭化ケイ素ターゲットをスパッタする、シリコンを低水素カーボン層に注入するなどの多数の方法により形成され得る。低水素カーボン層は、デバイス製造中によりガス放出しにくく、かつ縮みにくいので、これらの膜はより剥がれにくく、メモリ素子に用いるのにより適する。炭素およびシリコンは強い結合を形成するので、シリコンは加熱時に他のドーパントのように容易にはガス放出しない。シリコンはさらに、加熱時にsp2結合の形成を抑制するが、抑制されなければ、結果として生じるカーボン膜の抵抗率を低下させる。シリコンの存在は、さらに、カーボン層の熱伝導率を低下させ、局所的加熱を増大させてスイッチングを改善する。本発明の代表的な実施形態では、スイッチング時のカーボン層フィラメントにおける高電流密度に耐える耐高電流密度電極が使用され得る。この耐高電流密度電極は、メモリセルに用いられる他のメタライゼーション層に高い電流密度が安全に分散されることを可能にする。代表的な耐高電流密度電極は、主としてsp2炭素結合を有するカーボン層例えば、炭素の少なくとも50がsp2結合した炭素である、金属炭化物層などを含む。或る実施形態では、そのような耐高電流密度電極は、メモリセルのためのショットキーダイオードステアリング素子の部分として使用され得る。本発明のこれらの実施形態および他の実施形態を以下で図1~4Jを参照して記述する。発明の代表的なメモリセル図1は、本発明に従う代表的なメモリセル100の略図である。メモリセル100は、ステアリング素子104に結合された可逆抵抗率スイッチング材料102を含む。可逆抵抗率スイッチング材料102は、2つ以上の状態の間で可逆的にスイッチングされ得る抵抗率を有する。例えば、可逆抵抗率スイッチング材料102は、製造時に初期低抵抗率状態にあることができる。第1の電圧および/または電流が印加されると、材料は高抵抗率状態にスイッチングすることができる。第2の電圧および/または電流を印加して可逆抵抗率スイッチング材料102を低抵抗率状態に戻すことができる。あるいは、可逆抵抗率スイッチング材料102は、製造時には、適切な電圧1つまたは複数および/または電流1つまたは複数が印加されると低抵抗率状態に可逆的にスイッチングし得る初期高抵抗率状態にあることができる。メモリセルで使用されるとき、1つの抵抗率状態はバイナリ0を表すことができ、他の1つの抵抗率状態はバイナリ1を表すことができるけれども、3つ以上のデータ/抵抗率状態が使用され得る。多数の可逆抵抗率スイッチング材料および可逆抵抗率スイッチング材料を使用するメモリセルの操作が、例えば、あらゆる目的のためにその全体が本願明細書において参照により援用されている、2005年5月9日に出願されたRewriteableMemoryCellComprisingADiodeAndAResistanceSwitchingMaterialという米国特許出願第11/125,939号特許文献3に記載されている。ステアリング素子104は、薄膜トランジスタ、ダイオード、金属-絶縁物-金属トンネリング電流デバイス、パンチスルーダイオード、ショットキーダイオード、または可逆抵抗率スイッチング材料102にかかる電圧および/または可逆抵抗率スイッチング材料を通る電流を選択的に制限することによって非オーム伝導を示す他の類似のステアリング素子を含むことができる。このように、メモリセル100は2次元または3次元のメモリアレイの部分として使用され、アレイ中の他のメモリセルの状態に影響を及ぼすことなくデータがメモリセル100に書き込まれ、かつ/またはメモリセルから読み出され得る。或る実施形態では、ステアリング素子104は省略され、メモリセル100は遠くに置かれたステアリング素子と共に使用され得る。メモリセル100、可逆抵抗率スイッチング材料102、およびステアリング素子104の代表的な実施形態を以下で図2A~2Fを参照して記述する。メモリセルおよびメモリアレイの代表的な実施形態図2Aは、本発明に従うメモリセル100の代表的な実施形態の略透視図であり、この実施形態ではステアリング素子104はダイオードである。メモリセル100は、第1の導体200および第2の導体202の間でダイオード104と直列に結合されたカーボンベースの可逆抵抗率スイッチング材料102Cベースのスイッチング材料102を含む。図2Aの実施形態において、ダイオード104の断面積と比べてCベースのスイッチング材料102の断面積を減少させるために誘電体スペーサ206が使用される。特に、ここで使用される、Cベースのスイッチング材料102およびダイオード104の関連する断面積は、第1の導体200および第2の導体202の間の電流または第2の導体202および第1の導体200の間の電流に実質的に垂直な方向における断面積である。例えば、図2Bは、誘電体スペーサ206の側壁208上のCベースのスイッチング材料102の薄い層の断面図である。このように、Cベースのスイッチング材料102の中空シリンダ図2Cが形成され、或る実施形態では誘電体または類似の充填材量210で充填される図2B。他のCベースのスイッチング材料形状/構成が使用され得る。例えば、本発明の代わりの実施形態では、図2Bに描かれている中空シリンダである代わりに、Cベースのスイッチング材料102は誘電体スペーサ206の側壁208により画定される内側ボリュームを実質的に充填する中実のシリンダであり得る。或る実施形態では、Cベースのスイッチング材料102の断面積ACは、ダイオード104またはメモリセル100の他の層の断面積ADより約5~15倍小さくあり得る。例えば、図2Aおよび2Bに示されているように、ダイオード104および誘電体スペーサ206は同じ断面積ADを有する。抵抗は断面積に逆比例するので、Cベースのスイッチング材料102を通る抵抗は、断面積が減じられるのと同じ率で大きくされる。その大きくされた抵抗はスイッチング中にCベースのスイッチング材料102を通る電流を減少させ、Cベースのスイッチング材料102をダイオード104またはメモリセル100と共に使用される他のステアリング素子とより両立し得るものとする。このように、Cベースのスイッチング材料102の減じられた断面積ACは、5以上の、或る実施形態では15以上の、電流圧縮率を提供する。抵抗は、Cベースのスイッチング材料102の中空シリンダの高さを大きくすることによりおよび/または以下で記述するように大きくされた抵抗率を有するCベースのスイッチング材料を用いることにより、大きくされ得る。一般的に、抵抗は、Cベースのスイッチング材料102の断面積または抵抗率を調整することによっても、Cベースのスイッチング材料102の中空シリンダの高さを変えることによっても、変えられ得る。或る実施形態では、Cベースのスイッチング材料102およびダイオード104の間に障壁層212が形成され、Cベースのスイッチング材料102および第2の導体202の間に障壁層214が形成され得る可逆抵抗スイッチング素子として役立ち得るMIMスタック216を形成する。さらなる障壁層218がダイオード104および第1の導体200の間に形成され得る。障壁層212、214および218は、チタン、窒化チタン、タンタル、窒化タンタル、タングステン、窒化タングステン、モリブデン、または他の類似の障壁層を含み得る。障壁層214は第2の導体202とは別であってもよいし、あるいは第2の導体の部分であってもよく、障壁層218は第1の導体200とは別であってもよいし、あるいは第1の導体の部分であってもよい。本発明の1つ以上の実施形態に従って、Cベースのスイッチング材料102は低水素シリコン含有カーボンスイッチング層であり得る。シリコンの存在は、Cベースのスイッチング材料102をステアリング素子104の電流特性とより両立し得るものとする上でさらに役立つようにカーボン層の抵抗率を高めることができる。或る実施形態では、Cベースのスイッチング材料102のシリコン含有量は約30~40atm以上であり、水素含有量は約1~5の間であり得る。Cベースのスイッチング材料102の中のシリコンは一様に分散されるかもしれないし、されないかもしれない。或る実施形態では、Cベースのスイッチング材料102のうちの約1~5ナノメートルだけが30~40atm以上のシリコンを含むことができ、Cベースのスイッチング材料102の残りの部分は、より多くのまたはより少量のシリコンを含むかあるいは全く含まなくてもよい。他のシリコンおよび/または水素レベルが存在し得る。Cベースのスイッチング材料102は第1の導電性カーボン層220および第2の導電性カーボン層222と接触し、これらのカーボン層はMIMスタック216のための耐高電流密度電極として役立つ。以下でさらに記述するように、導電性カーボン層220および222は、Cベースのスイッチング材料102のスイッチング中に生じさせられる高い電流密度が、メモリセル100に使用される障壁層214および212のような他のメタライゼーション層にも頂部導体202にも安全に分散されることを可能にする。ダイオード104は、ダイオードのp領域の上にn領域があって上向きであるか、あるいはダイオードのn領域の上にp領域があって下向きである垂直多結晶質p-nまたはp-i-nダイオードのような任意の適切なダイオードを含み得る。或る実施形態では、ダイオード104はショットキーダイオードであり得る。ダイオード104の代表的な実施形態を以下で図3A~3Bを参照して記述する。第1の導体200および/または第2の導体202は、タングステン、任意の適切な金属、強くドープされた半導体材料、導電性シリサイド、導電性シリサイド-ゲルマニド、導電性ゲルマニド、高導電性カーボンなどの任意の適切な導電性材料を含み得る。図2Aの実施形態では、第1の導体200および第2の導体202はレール形状であって異なる方向に例えば、実質的に互いに垂直に延びている。他の導体形状および/または構成が使用され得る。或る実施形態では、デバイス性能を改善するためおよび/またはデバイス製造を助けるために障壁層、接着層、反射防止膜および/または同様のもの図に示されていないが第1の導体200および/または第2の導体202と共に使用され得る。図2Dは、図2Aのメモリセル100のような複数のメモリセル100から形成された第1のメモリレベル224の部分の略透視図である。簡略化するために、Cベースのスイッチング材料102、第1の導電性カーボン層220および第2の導電性カーボン層222、ダイオード104、および障壁層212、214および218は別々には示されていない。メモリアレイ224は、図に示されているように複数のメモリセルが結合される複数のビット線第2の導体202およびワード線第1の導体200を含むクロスポイントアレイである。複数のメモリレベルが使用され得るのと同じく、他のメモリアレイ構成も使用され得る。図2Eは、第2のメモリレベル230より下に位置する第1のメモリレベル228を含むモノリシックな3次元メモリアレイ226aの部分の略透視図である。メモリレベル228および230は各々、クロスポイントアレイを成す複数のメモリセル100を含む。当業者であれば、さらなる層例えば、レベル間誘電体が第1のメモリレベル228および第2のメモリレベル230の間に存在し得るけれども簡略化するために図2Eには示されていないことが理解できるはずである。複数のメモリレベルが使用され得るのと同じく、他のメモリアレイ構成も使用され得る。図2Eの実施形態では、ダイオードの底部または頂部にpドープされた領域を有するp-i-nダイオードが使用されるかどうかにより上向きであるか下向きであるように、全てのダイオードが同じ方向を向くことができ、ダイオードの製造を簡単にする。或る実施形態では、メモリレベルは、あらゆる目的のためにその全体が本願明細書において参照により援用されている、HighDensityThreeDimensionalMemoryCellという米国特許第6,952,030号特許文献4に記載されているように形成される。例えば、第1のメモリレベルの第2の導体は、図2Fに示されているように第1のメモリレベルより上に位置する第2のメモリレベルの第1の導体として使用され得る。そのような実施形態では、あらゆる目的のためにその全体が本願明細書において参照により援用されている、2007年3月27日に出願されたLargeArrayOfUpwardPointingPINDiodesHavingLargeAndUniformCurrentという米国特許出願第11/692,151号特許文献5に記載されているように、隣接するメモリレベル上のダイオードは好ましくは逆方向に向いている。例えば、図2Fにおいてメモリアレイ226bに示されているように、第1のメモリレベル228のダイオードは矢D1により示されるように上向きダイオードであり例えば、ダイオードの底部にp領域がある、第2のメモリレベル230のダイオードは矢D2により示されるように下向きダイオードであり例えば、ダイオードの底部にn領域がある、あるいはその逆であり得る。モノリシックな3次元メモリアレイは、その中で複数のメモリレベルが、介在する基板なしでウェハのような単一の基板より上に形成されるものである。1つのメモリレベルを形成する層は、既存の1つまたは複数のレベルの層の上に直接堆積または成長させられる。対照的に、積層メモリは、LeedyによるThreeDimensionalStructureMemoryという米国特許第5,915,167号特許文献6の場合のように、別々の基板上に複数のメモリレベルを形成してメモリレベルを互いの上に接着することによって構築されている。基板は、接着する前に薄くされるかあるいはメモリレベルから除去され得るけれども、メモリレベルは最初に別々の基板上に形成されるので、そのようなメモリは真のモノリシックな3次元メモリアレイではない。図3Aは、メモリセル100aと称される、本発明に従う図1のメモリセル100の第1の代表的な実施形態の横断面図である。特に、メモリセル100aはMIMスタック216、ダイオード104、および第1の導体200および第2の導体202を含む。MIMスタック216は、Cベースのスイッチング材料102、第1の導電性カーボン層220、第2の導電性カーボン層222、および或る実施形態では、障壁層212および/または214を含む。図3Aに示されているように、Cベースのスイッチング材料102の縮小されたジオメトリおよび位置の故に、メモリセル製造中にCベースのスイッチング材料102および導電性層222、214および/または202の間の大幅なミスアライメントが許容され得る。図3Bではミスアライメントは示されていないが、図3Bのメモリセル100bは同様の利点を有する。再び図3Aを参照すると、図に示されている実施形態ではMIMスタック216はダイオード104より上に置かれている。しかし、他の実施形態では、MIMスタック216はダイオード104の下に置かれ得る。或る実施形態では、ダイオード104はMIMスタック216から遠くに置かれ得る例えば、第1の導体200および第2の導体202の間にではなく。図3Aの実施形態では、ダイオード104は垂直p-nまたはp-i-nダイオードであり、ダイオードは上または下を向くことができる。或る実施形態では、ダイオード104は、ポリシリコンのような多結晶質半導体材料、多結晶質シリコン-ゲルマニウム合金、ポリゲルマニウムまたは他の任意の適切な材料から形成され得る。例えば、ダイオード104は、強くドープされたnポリシリコン領域104a、nポリシリコン領域104aより上の低濃度にドープされたまたは真性の意図的にではなくドープされたポリシリコン領域104b、および真性領域104bより上の高濃度にドープされたpポリシリコン領域104cを含み得る。n領域とp領域の位置は逆にされ得るということが理解できるはずである。ダイオード104が堆積させられたシリコン例えば、アモルファスまたは多結晶質から製造されるならば、製造時に、その堆積させられたシリコンを低抵抗率状態に置くためにシリサイド層302がダイオード104上に形成され得る。そのような低抵抗率状態は、堆積させられたシリコンを低抵抗率状態にスイッチングさせるための大きな電圧が不要であるので、メモリセル100aのプログラミングを容易にする。例えば、以下で記述するように、チタンまたはコバルトのようなシリサイド形成金属層304がpポリシリコン領域104c上に堆積させられて、シリサイド層302を形成するために使用され得る。そのような実施形態のためのさらなるプロセスの詳細を以下で図4A~4Jを参照して記述する。図3Bは、メモリセル100bと称される、本発明に従う図1のメモリセル100の代わりの代表的な実施形態の横断面図である。図3Bのメモリセル100bは図3Aのメモリセル100aと類似しているけれども、メモリセル100bのダイオード104は図3Aのメモリセル100aの場合のようにp-nまたはp-i-nダイオードではなくてショットキーダイオードであるという違いがある。特に、障壁層212が除去され、ショットキーダイオード104を形成するためにn形半導体材料のような半導体材料306が第1の導電性カーボン層220と直接接触して置かれている。さらに、シリサイド層302が半導体材料306より下に配置されている。ショットキーダイオードを使用することにより、製造が容易になり、メモリセル100bを形成するために必要なステップの数とメモリセル100bの高さとが減少する。或る実施形態では、第1の導電性カーボン層220および第2の導電性カーボン層222は、主としてsp2炭素結合を有する導電性カーボン層例えば、炭素の少なくとも50がsp2結合した炭素である、および/またはTaC、WC、TaCN、WCNなどの導電性金属炭化物層を含み得る。第1の導電性カーボン層220および第2の導電性カーボン層222を以下で図4A~4Jを参照してさらに記述する。1つの代表的な実施形態では、半導体材料306は約10~500ナノメートルの厚さと約1016cm3~1018cm3のn形ドーピング濃度を有し得るけれども、他のドーピングレベルおよび/または厚さも使用され得る。或る実施形態では、底部導体200との良好なオーム性接触を形成するためにシリサイド層304の領域で高いドーピングレベルが使用され得る。図に示されている実施形態では、MIMスタック216はダイオード104より上に置かれている。しかし、他の実施形態では、MIMスタック216はダイオード104の下に置かれ得る。或る実施形態では、ダイオード104はMIMスタック216から遠くに置かれ得る例えば、第1の導体200および第2の導体202の間にではなく。MIMスタック216のためのさらなるプロセスの詳細を以下で図4A~4Jを参照して記述する。メモリセルのための代表的な製造プロセス次に図4A~4Jを参照して、本発明に従うメモリレベルを形成する第1の代表的な方法が記述される。特に、図4A~4Jは、図2Aのメモリセル100を含むメモリレベルを形成する代表的な方法を示す。以下で記述するように、第1のメモリレベルは、ステアリング素子と、ステアリング素子に結合されたCベースのスイッチング材料とを各々含む複数のメモリセルを含む。さらなるメモリレベルは第1のメモリレベルより上に製造され得る前に図2E~2Fを参照して記述したように。図3Aのメモリセル100aまたは図3Bのメモリセル100bを含むメモリレベルは同様の方法を用いて形成され得る。図4Aを参照すると、基板400は幾つかの処理ステップを既に受けたものとして示されている。基板400は、さらなる回路を伴うかあるいは伴わないシリコン、ゲルマニウム、シリコン-ゲルマニウム、ドープされている、ドープされていない、バルク、シリコンオンインシュレータSOIあるいは他の基板のような任意の適切な基板であり得る。例えば、基板400は1つ以上のnウェル領域またはpウェル領域を含み得る図に示されていない。絶縁層402が基板400より上に形成される。或る実施形態では、絶縁層402は二酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素の層または他の任意の適切な絶縁層であり得る。絶縁層402の形成後、例えば、物理蒸着または他の方法により、接着層404が絶縁層402の上に形成される。例えば、接着層404は約20~約500オングストローム、好ましくは約100オングストロームの窒化チタン、あるいは窒化タンタル、窒化タングステン、1つ以上の接着層の組み合わせなどの他の適切な接着層であり得る。他の接着層材料および/または厚さが使用され得る。或る実施形態では、接着層404は任意的であり得る。接着層404の形成後、導電性層406が接着層404上に堆積させられる。導電性層406は、任意の適切な方法例えば、化学蒸着CVD、物理蒸着PVDなどにより堆積させられたタングステンもしくは他の適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド-ゲルマニド、導電性ゲルマニド、高度に導電性のカーボンなどの任意の適切な導電性材料を含み得る。少なくとも1つの実施形態において、導電性層106は約200~約2,500オングストロームのタングステンを含み得る。他の導電性層材料および/または厚さが使用され得る。導電性層406の形成後、接着層404および導電性層406はパターニングされエッチングされる。例えば、接着層404および導電性層406は、ソフトマスクまたはハードマスク、およびウェットエッチングまたはドライエッチング処理と共に在来のリソグラフィ技術を用いてパターニングされエッチングされ得る。少なくとも1つの実施形態では、接着層404および導電性層406は、実質的に平行で実質的に共面の第1の導体200を形成するためにパターニングされエッチングされる。第1の導体200の代表的な幅および/または第1の導体200間の間隔は約200~約2,500オングストロームに及ぶが、他の導体幅および/または間隔も使用され得る。第1の導体200が形成された後、第1の導体200間のボイドを充填するために誘電体層408aが基板400上に形成される。例えば、およそ3,000~7,000オングストロームの二酸化ケイ素が基板400上に堆積させられて、平面410を形成するために化学的機械的研磨またはエッチバックプロセスを用いて平坦化され得る。平面410は、図に示されているように,誘電体材料により分離された第1の導体200の露出した上面を含む。窒化ケイ素、オキシ窒化ケイ素、低k誘電体などの他の誘電体材料、および/または他の誘電体層厚さも使用され得る。代表的な低k誘電体は、炭素ドープされた酸化物、シリコンカーボン層などを含む。本発明の他の実施形態では、第1の導体200は、第1の導体200のために開口部あるいはボイドを作るために誘電体層408aが形成され、パターニングされエッチングされるダマシンプロセスを用いて形成され得る。開口部あるいはボイドは、その後、接着層404および導電性層406および/または、必要ならば、導電性シード、導電性充填材および/または障壁層で充填され得る。その後、接着層404および導電性層406は、平面410を形成するために平坦化され得る。このような実施形態では、接着層404は各開口部あるいはボイドの底および側壁を覆う。図4Bを参照すると、障壁層218が、基板400の平坦化された上面410の上に形成されている。障壁層218は、約20~約500オングストローム、好ましくは約100オングストロームのチタン、窒化チタンあるいはタンタル、窒化タンタル、タングステン、窒化タングステン、モリブデンのような他の適切な障壁層、1つ以上の障壁層の組み合わせ、チタン/窒化チタン、タンタル/窒化タンタルまたはタングステン/窒化タングステンのスタックのような他の層と組み合わされた障壁層などであり得る。他の障壁層材料および/または厚さも使用され得る。障壁層218の堆積後、各メモリセルのダイオード例えば、図1および2Aのダイオード104を形成するために使用される半導体材料の堆積が始まる。前述したように、各ダイオードは垂直な上向きまたは下向きのp-nまたはp-i-nダイオードであり得る。或る実施形態では、各ダイオードは、ポリシリコン、多結晶質シリコン-ゲルマニウム合金、ポリゲルマニウムのような多結晶質半導体材料または他の任意の適切な材料から形成される。便宜上、ここではポリシリコン下向きダイオードの形成を記述する。他の材料および/またはダイオード構成も使用され得るということが理解できるはずである。図4Bを参照すると、障壁層218の形成後に、高濃度にドープされたnシリコン層104aが障壁層218上に堆積させられる。或る実施形態では、nシリコン層104aは堆積時にアモルファス状態にある。他の実施形態では、nシリコン層104aは堆積時に多結晶質状態にある。nシリコン層104aを堆積させるためにCVDまたは他の適切なプロセスが使用され得る。少なくとも1つの実施形態では、nシリコン層104aは、例えば約100~約1,000オングストローム、好ましくは約100オングストロームの約1021cm3のドーピング濃度を有する燐またはヒ素ドープされたシリコンから形成され得る。他の層の厚さ、ドーピングタイプおよび/またはドーピング濃度が使用され得る。nシリコン層104aは、例えば、堆積中にドナーガスを流すことによってその場でドープされ得る。他のドーピング方法も使用され得る例えば、注入。nシリコン層104aの形成後、低濃度にドープされた、真性のおよび/または意図的にではなくドープされたシリコン層104bがnシリコン層104a上に形成され得る。或る実施形態では、真性シリコン層104bは堆積時にアモルファス状態にあり得る。他の実施形態では、真性シリコン層104bは堆積時に多結晶質状態にあり得る。真性シリコン層104bを堆積させるためにCVDまたは他の適切な堆積方法が使用され得る。少なくとも1つの実施形態では、真性シリコン層104bの厚さは約500~約4,800オングストローム、好ましくは約2,500オングストロームであり得る。他の真性層の厚さも使用され得る。あらゆる目的のためにその全体が本願明細書において参照により援用されている、2005年12月9日に出願されたDepositedSemiconductorStructureToMinimizeNTypeDopantDiffusionAndMethodOfMakingという米国特許出願第11/298,331号特許文献7に記載されているように、nシリコン層104aから真性シリコン層104bへのドーパントのマイグレーションを防止しおよび/または減少させるために、真性シリコン層104bを堆積させる前に薄い例えば、数百オングストローム以下ゲルマニウムおよび/またはシリコン-ゲルマニウム合金の層図に示されていないがnシリコン層104a上に形成され得る。pシリコン層104cを形成するために、高濃度にドープされたp形シリコンが、堆積させられてイオン注入によりドープされるか、あるいは堆積中にその場でドープされ得る。或る実施形態では、真性シリコン層104bの中にホウ素を所定の深さに注入するためにブランケットp注入が使用され得る。代表的な注入可能な分子イオンはBF2、BF3、Bなどを含む。或る実施形態では、約1~5×1015イオン/cm2の注入量が使用され得る。他の注入種および/または量が使用され得る。さらに、或る実施形態では、拡散プロセスが使用され得る。少なくとも1つの実施形態では、結果として得られるpシリコン層104cは約100~700オングストロームの厚さを有するけれども、他のpシリコン層サイズも使用され得る。pシリコン層104cの形成後、pシリコン層104c上にシリサイド形成金属層304が堆積させられる。代表的なシリサイド形成金属は、スパッタによりまたは他の方法で堆積させられるチタンまたはコバルトを含む。或る実施形態では、シリサイド形成金属層304は約10~約200オングストローム、好ましくは約20~約50オングストローム、さらに好ましくは約20オングストロームの厚さを有する。他のシリサイド形成金属層材料および/または厚さも使用され得る。シリサイド形成金属層304の上に窒化物層図に示されていないが形成され得る。シリサイド形成金属層304とp領域104cとの反応によってシリサイド領域を形成するために高速熱アニールRTAステップが行われ得る。或る実施形態では、RTAは、約540°Cで約1分間にわたって実行され、シリサイド形成金属層304とダイオード104の堆積したシリコンとを相互作用させてシリサイド層を形成させ、シリサイド形成金属層304の全部または部分を消費する。RTAステップ後、シリサイド形成金属層304からの残留窒化物層は、湿式化学を用いて剥がされ得る。例えば、シリサイド形成金属層304がTiN頂部層を含むならば、残留TiNを剥ぎ取るために湿式化学例えば、1:1:1の比のアンモニウム、パーオキシド、水が使用され得る。あらゆる目的のためにその全体が本願明細書において参照により援用されている、MemoryCellComprisingASemiconductorJunctionDiodeCrystallizedAdjacentToASilicideという米国特許第7,176,064号特許文献8に記載されているように、チタンおよび/またはコバルトのようなシリサイド形成材料はアニーリング中に堆積したシリコンと反応してシリサイド層を形成する。ケイ化チタンおよびケイ化コバルトの格子間隔はシリコンの格子間隔に近くて、このようなシリサイド層は、堆積したシリコンが結晶化するときに、隣接する堆積したシリコンのための結晶化テンプレートあるいはシードとして役立ち得ると思われる例えば、シリサイド層は、アニーリング中にシリコンダイオード104の結晶構造を強化する。これにより低抵抗率シリコンが提供される。同様の結果がシリコン-ゲルマニウム合金および/またはゲルマニウムダイオードのために達成され得る。RTAステップおよび窒化物剥がしステップの後、障壁層212がシリサイド形成金属層304より上に形成される。障壁層212は、約5~約800オングストローム、好ましくは約100オングストロームの窒化チタンあるいはチタン、タンタル、窒化タンタル、タングステン、窒化タングステン、モリブデンのような他の適切な障壁層、1つ以上の障壁層の組み合わせ、チタン/窒化チタン、タンタル/窒化タンタルまたはタングステン/窒化タングステンのスタックのような他の層と組み合わされた障壁層などであり得る。他の障壁層材料および/または厚さも使用され得る。障壁層212の形成後、第1の導電性カーボン層220が形成される。例えば、障壁層212の形成後、アモルファスカーボン層が障壁層212上に堆積させられ例えば、プラズマ強化化学蒸着PECVDによって、窒素またはホウ素を注入され、かつ/または第1の導電性カーボン層220として役立つ主としてsp2結合した炭素を有する導電性カーボン層を形成するためにアニールされ得る。第1の導電性カーボン層220は、約10~200ナノメートル、或る実施形態では約50~100ナノメートルの厚さを有し得る。第1の導電性カーボン層220の代表的な抵抗率値は約50×106ohm-cm~100×103ohm-cmに及び、或る実施形態では約1×103~10×103ohm-cmである。他の厚さおよび/または抵抗率値も使用され得る。他の実施形態では、第1の導電性カーボン層220は金属炭化物を含み得る。金属炭化物導電性カーボン層は、例えば、適切な炭化物ターゲットをスパッタすることによって形成され得る。第1の導電性カーボン層220として使用され得る代表的な炭化物層はTaC、WC、TaCN、WCNなどを含む。そのような金属炭化物層の代表的な厚さ範囲は、約1~200ナノメートルに及び、或る実施形態では約1~20ナノメートルに及ぶ。代表的な抵抗率値は、約50×106ohm-cm~100×103ohm-cmに及び、或る実施形態では約1×104~10×104ohm-cmである。他の抵抗率値も使用され得る。表1は、第1の導電性カーボン層220または第2の導電性カーボン層222として使用され得る金属炭化物層を形成するための代表的なプロセスパラメータを提供する。他の流量、圧力、温度、電力および/または間隔も使用され得る。薄い例えば、1~200nmポリシリコン層が犠牲層として金属炭化物層上に堆積させられ、犠牲層は、後に、スペーサ堆積のために金属炭化物表面を露出させるためにエッチングにより除去される。所要の凹所が形成されるように、炭素、酸化物、窒化物のような他の犠牲材料が使用されて後にエッチングにより除去されてもよい。第1の導電性カーボン層220の形成後、第1の導電性カーボン層220、障壁層212、シリサイド形成金属層304、ダイオード層104a~c及び障壁層218はパターニングされエッチングされて柱410とされる図4C。或る実施形態では、各柱410が導体200の上に形成されるように、柱410は下の導体200とほぼ同じピッチ及びほぼ同じ幅を有し得る。或る程度のミスアライメントは許容され得る。少なくとも1つの実施形態では、約100~500ナノメートルの窒化ケイ素、酸化ケイ素などのハードマスク層図に示されていないが第1の導電性カーボン層220上に堆積させられ得る。より薄いあるいはより厚いハードマスク層がより小さな限界寸法および技術ノードと共に使用され得る。標準的なフォトリソグラフィ技術を用いてフォトレジストが堆積させられてパターニングされ得る。ハードマスク層は、その後、柱410の形成中に第1の導電性カーボン層220がエッチングされるべき領域において第1の導電性カーボン層220を露出させるためにエッチングされ得る。ハードマスクのエッチング/パターニングの後、フォトレジストは除去され、その後に層218、104a~104c、304、212および220がエッチングされ得る。ハードマスクを用いることによって、フォトレジスト除去/灰化中に使用され得る酸素プラズマへの導電性カーボン層220の露出が減少することに留意するべきである。或る実施形態では、ハードマスクは、上に底部反射防止コーティングBARCを伴って第1の導電性カーボン層220の上に形成され、その後パターニングされエッチングされ得る。同様に、誘電体反射防止コーティングDARCがハードマスクとして使用され得る。柱410は、任意の適切なマスキングおよびエッチングプロセスを用いて形成され得る。任意の適切なエッチング化学、および任意の適切なエッチングパラメータ、流量、チャンバ圧力、電力レベル、プロセス温度、および/またはエッチング速度が使用され得る。或る実施形態では、第1の導電性カーボン層220、障壁層212、シリサイド形成金属層304、ダイオード層104a~104cおよび障壁層218は単一のエッチングステップを用いてパターニングされ得る。他の実施形態では、別々のエッチングステップが使用され得る。エッチングは、下方へ誘電体層408aまで進行する。1つの特定の実施形態では、第1の導電性カーボン層220をエッチングするために酸素プラズマが使用され得る障壁層212、シリサイド形成金属層304またはダイオード領域104cで止まる。表2は、第1の導電性カーボン層220をエッチングするための代表的な酸素プラズマのプロセスパラメータを提供する。他の流量、圧力、温度、電力および/または間隔も使用され得る。その後、薄い誘電体ライナ412が第1の導電性カーボン層220の露出した側壁上に堆積させられ、図4Cに示されているように残りのメモリセル層は下方へ誘電体層408aまでエッチングされ得る。或る実施形態では、誘電体ライナ412は約1~10ナノメートル、或る実施形態では2~5ナノメートルの共形窒化ケイ素を含み得る。他の誘電体ライナ材料および/または厚さも使用され得る。他の実施形態では、誘電体ライナ412は削除され得る。便宜上、誘電体ライナ412は図4D~4Jには示されていない。エッチング後、柱410は、希釈フッ化水素酸/硫酸を用いてきれいに洗浄され得る。そのような洗浄は、PR灰化がエッチング前に行われても行われなくても、モンタナ州カリスペルのセミツールから入手し得るレイダーツールのような任意の適切な洗浄ツールで行われ得る。代表的なエッチング後洗浄は、超希釈硫酸例えば、約1.5~1.8重量を約60秒間用いることおよび超希釈フッ化水素HF酸例えば、約0.4~0.6重量を60秒間用いることを含み得る。メガソニックは使用されるかもしれないし、使用されないかもしれない。柱410が洗浄された後、柱410同士の間のボイドを充填するために誘電体層408bが柱410上に堆積させられ得る。例えば、約200~7,000オングストロームの二酸化ケイ素が堆積させられて、余分の誘電体材料408bを除去して平面414を形成し、図4Dに示されている構造をもたらすために、化学的機械的研磨またはエッチバックプロセスを用いて平坦化され得る。平面414は、図に示されているように、誘電体材料408bにより分離されている第1の導電性カーボン層220の露出した領域を含む。窒化ケイ素、オキシ窒化ケイ素、低k誘電体などの他の誘電体材料、および/または他の誘電体層厚さも使用され得る。図4Eを参照すると、平面414の形成後、誘電体材料408bにより画定される側壁を有する第1の開口部416を形成するために第1の導電性カーボン層220の部分が除去される。或る実施形態では、第1の導電性カーボン層220の上部を選択的に除去するために酸素プラズマまたは他のエッチバックプロセスが使用され得る。例えば、約150~250ワットのRF電力および約40~60°Cのウェハ温度で約50~60ミリトールで約250~350sccmの間のCO、25~35sccmのO2、80~120sccmのN2の混合物を用いて第1の導電性カーボン層220の上部がエッチングされ得る。1つ以上の実施形態において、そのような除去後、第1の開口部416の直径に依存して、約1~100ナノメートル、或る実施形態では1~20ナノメートルの第1の導電性カーボン層220が残り得る。より一般的には、約10~50、或る実施形態では約20~30の第1の導電性カーボン層220が残るように約50~90、或る実施形態では約70~80の第1の導電性カーボン層220が除去され得る。第1の開口部416の形成後、図4Fに示されているようにより狭い第2の開口部420を画定するために第1の開口部416の中に誘電体スペーサ材料418が形成される。或る実施形態では、誘電体スペーサ材料418は、第1の開口部416の直径の約20~40、或る実施形態では約28~35の側壁の厚さを有する窒化ケイ素、酸化ケイ素、炭化ケイ素、酸化物/窒化物スタックのようなそれらの組み合わせまたは他の誘電体を含み得る。例えば、43ナノメートルの第1の開口部の直径に対して約13ナノメートルの側壁スペーサの厚さが使用され得る。20ナノメートルの第1の開口部の直径に対して、約7.1ナノメートルの側壁スペーサの厚さが使用され得る。15ナノメートルの第1の開口部の直径に対して、約5.5ナノメートルの側壁スペーサの厚さが使用され得る。他のスペーサ材料および/または厚さも使用され得る。これらの構成の各々について、開口部416内のスペーサの側壁上に約1~2ナノメートルの間の厚さを有するCベースのスイッチング材料102を使用すれば、開口部416の断面積と比べてCベースのスイッチング材料102の断面積の約15以上の減少が得られ図4E、電流密度の15以上の圧縮がもたらされるということに留意するべきである。図4Gを参照すると、誘電体スペーサ材料418の形成後、各開口部416内で第1の導電性カーボン層220を露出させる図4Eと共に誘電体材料408bのフィールド上部領域から誘電体スペーサ材料を除去するためにエッチバックプロセスが実行され得る。例えば、第1の導電性カーボン層220および誘電体材料408bのフィールド領域からスペーサ材料418を除去するためにウェットエッチングプロセスまたはドライエッチングプロセスが使用され得る。これにより誘電体スペーサ材料418から誘電体スペーサ206が形成される。スペーサ材料418のオーバーエッチングは炭素材料および爾後のプロセスフローにより充分に許容される。表3は、誘電体スペーサ材料418をエッチングするための代表的なプロセスパラメータを提供する。他のガス、流量、圧力、温度、および/または電力も使用され得る。図4Hを参照すると、誘電体スペーサ206の形成後、第2の開口部420内でスペーサ206の側壁上にCベースのスイッチング材料102が形成される第3の開口部422を形成する。例えば、Cベースのスイッチング材料102は、アモルファスカーボン層を形成するためにPECVDを用いるような、第1の導電性カーボン層220を形成するために使用されるのと同じまたは同様のプロセスを用いて形成され得る。所望ならば、Cベースのスイッチング材料102は、主としてsp2結合した炭素を有する導電性カーボン層を形成するために窒素またはホウ素を注入され、かつ/またはアニールされ得る。しかし、Cベースのスイッチング材料102のためにより高い抵抗率の膜以下で記述するを用いれば、より厚い膜例えば、より大きな断面積の膜を用い得る。カーボンスイッチング層を形成するためのシリコン注入或る実施形態では、Cベースのスイッチング材料102は、低水素導電性カーボン層を堆積させ、次に層にシリコンを注入して低水素シリコン含有カーボンスイッチング材料102を形成することによって形成され得る。例えば、約550°C、約5トールの圧力でC2H2ガスを用いるPECVDによるなどして約0.5~5nm、或る実施形態では1~2ナノメートルのアモルファスカーボンが第1の導電性カーボン層220上に堆積させられ得る。他の前駆物質、温度および/または圧力も使用され得る。次に、カーボン膜をより低い抵抗率を有する主としてsp2結合した炭素に変換して膜から水素を脱ガスするためにアモルファスカーボン膜に対してRTAが実行され得る。代表的なアニール条件は、約700°Cで約60秒間にわたる高速熱アニーリングを含むが、他の温度および/または時間も使用され得る。低水素カーボン層を形成するために、グラファイトのターゲットをスパッタするなどの他の堆積技術も使用され得る。窒素またはホウ素のようなドーパントがカーボン層に含まれ得る。例えば、窒素は、1~5atmの範囲内で約1×1016~6×1016原子/cm2の間、ある実施形態では2.4×1016原子/cm2の量で約2.8kVのエネルギーで注入され得る。ホウ素は、1~5atmの範囲内で約1×1016~6×1016原子/cm2の間、或る実施形態では2.5×1016原子/cm2の量で約3kVのエネルギーで注入され得る。他のドーパント、注入エネルギーおよび/または注入量も使用され得る。或る実施形態では、結果として得られる膜は、約50×106ohm-cm~100×103ohm-cmを上回らない、或る実施形態では約1×103~10×103ohm-cmの抵抗率を有する。他の抵抗率値も使用され得る。カーボン層の形成後、低水素シリコン含有カーボン層Cベースのスイッチング材料102を形成するためにシリコンがカーボン層に注入され得る。例えば、約1×1015~3×1018原子/cm2、或る実施形態では約1×1017~1×1018原子/cm2のシリコンが約1.5~5kV、あるいは他の実施形態では2.5~2.8kVのエネルギーでカーボン層に注入され得る。注入後アニールは任意的である。シリコンをカーボン層に注入することにより、約0.0001~60atm、或る実施形態では約30~40atmのシリコン含有量を含み得る抵抗率のより高い材料の領域がカーボン層の少なくとも或る部分に生じる。シリコンは一様に分散されるかもしれないし、されないかもしれない。或る実施形態では、カーボン層の約1~5ナノメートルだけが30~40atm以上のシリコンを含み、層の残りの部分はより多いか、より少ないシリコンを含み、あるいはシリコンを全く含まない。Cベースのスイッチング材料102の抵抗率は約10~1×108ohm-cmに及び、或る実施形態では1×103~1×105ohm-cmであり得る。他の実施形態では、Cベースのスイッチング材料102の抵抗率は約1×103~1ohm-cmに及び得る。他の厚さ、シリコンの量および/または抵抗率も使用され得る。Cベースのスイッチング材料102は、約10未満、或る実施形態では約5未満、或る実施形態では約1~5の間の水素含有量を有し得る。スパッタ形成されたカーボンスイッチング層他の実施形態では、Cベースのスイッチング材料102は、低水素カーボンスイッチング層を形成するためにグラファイトのターゲットをスパッタすることによって以下の表4を参照されたい第1の導電性カーボン層220上に形成され得る。所望ならば、Cベースのスイッチング材料102として役立つ低水素シリコン含有カーボン層を形成するためにシリコンがカーボン層に注入され得る。前に記述したのと同様のシリコン注入量およびエネルギーが使用され得る。代わりに、低水素シリコン含有カーボン層は、炭化ケイ素のターゲットをスパッタすることにより以下の表5を参照されたい、あるいはCH4または他の同様のガスのような炭素含有ガスの存在下にシリコンのターゲットをスパッタすることにより以下の表6を参照されたい、形成され得る。表4~6は、Cベースのスイッチング材料として使用され得る低水素カーボン膜を形成するための代表的なプロセスパラメータを提供する。他の流量、圧力、温度、電力および/または間隔も使用され得る。Cベースのスイッチング材料102の形成後、第3の開口部422を充填するためにCベースのスイッチング材料102上に誘電体層210が堆積させられ得る図4H。例えば、約200~7,000オングストロームの二酸化ケイ素が堆積させられ、余分の誘電体材料210および余分のCベースのスイッチング材料102を除去して平面424を形成するために化学的機械的研磨またはエッチバックプロセスを用いて平坦化され、図4I-1に示されている構造がもたらされ得る。平面424は、図に示されているように、誘電体材料408bおよび210によって分離されているCベースのスイッチング材料102の露出した領域を含む。窒化ケイ素、オキシ窒化ケイ素、低k誘電体などの他の誘電体材料および/または他の誘電体層厚さも使用され得る。図4I-2に示されている代わりの実施形態では、誘電体408bのフィールド領域からCベースのスイッチング材料102を除去することなく余分の誘電体材料210を除去するために化学的機械的研磨CMPが使用され得る。炭素はCMPのための優れたストップ層として知られている。そのような実施形態では、図4I-2に示されているように、表面424は誘電体材料210により分離されたCベースのスイッチング材料102の露出した領域を含む。第2の導電性カーボン層222がCベースのスイッチング材料102上に形成される。第2の導電性カーボン層222は第1の導電性カーボン層220に類似し得るさらに同様に形成され得る。例えば、第2の導電性カーボン層222は、第2の導電性カーボン層222として役立つ主としてsp2結合した炭素を有する導電性カーボン層を形成するためにCベースのスイッチング材料102上に堆積させられ例えば、PECVDにより、窒素またはホウ素を注入され、かつ/またはアニールされたアモルファスカーボン層を含み得る。第2の導電性カーボン層222は約1~100ナノメートル、或る実施形態では約5~20ナノメートルの厚さを有し得る。第2の導電性カーボン層222の代表的な抵抗率値は約50×106ohm-cm~100×103ohm-cmに及び、或る実施形態では約1~10×103ohm-cmである。他の厚さおよび/または抵抗率値も使用され得る。他の実施形態では、第2の導電性カーボン層222は金属炭化物を含み得る。金属炭化物導電性カーボン層は、例えば、適切な炭化物ターゲットをスパッタすることによって形成され得る。第2の導電性カーボン層222として使用され得る代表的な炭化物層はTaC、WC、TaCN、WCNなどを含む。そのような金属炭化物層の代表的な厚さは、約1~100ナノメートルに及び、或る実施形態では約2~10ナノメートルに及ぶ。代表的な抵抗率値は約50×106ohm-cm~100×103ohm-cmに及び、或る実施形態では約1~10×104ohm-cmに及ぶ。他の厚さおよび/または抵抗率値も使用され得る。第1の導電性カーボン層220および第2の導電性カーボン層222は、MIMスタック216図2Aのために耐高電流密度電極として役立つ。第1の導電性カーボン層220および第2の導電性カーボン層222は、Cベースのスイッチング材料102のスイッチング中に生成される高電流密度が、障壁層214および212のようなメモリセル100で使用されるメタライゼーション層にも頂部導体202にも安全に分散されることを可能にする。図4J-1を参照すると、第2の導体202は、第1の導体200を形成するのと同様の仕方で柱410より上に形成され得る。例えば、或る実施形態では、第2の導体202を形成するために使用される導電性層426の堆積の前に1つ以上の障壁層および/または接着層214が柱410上に堆積させられ得る。導電性層426は、任意の適切な方法例えば、CVD、PVDなどにより堆積させられたタングステン、他の適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド-ゲルマニド、導電性ゲルマニドなどの任意の適切な導電性材料から形成され得る。他の導電性層材料も使用され得る。障壁層および/または接着層214は、窒化チタンまたはチタン、タンタル、窒化タンタル、タングステン、窒化タングステン、モリブデンのような他の適切な層、1つ以上の層の組み合わせ、あるいは他の任意の適切な材料1つまたは複数を含み得る。堆積した導電性層426ならびに障壁および/または接着層214は、第2の導体202を形成するためにパターニングされエッチングされ得る。或る実施形態では、誘電体408bのフィールド領域を覆う第2の導電性カーボン層222および/またはCベースのスイッチング材料102も図4I-2の実施形態において導電性層426および障壁層214と共にパターニングされエッチングされ得る図4J-1および図4J-2を参照されたい。少なくとも1つの実施形態では、第2の導体202は、第1の導体200とは異なる方向に延びる実質的に平行で実質的に共面の導体である。本発明の他の実施形態では、第2の導体202は、導体202のための開口部またはボイドを作るために誘電体層が形成され、パターニングされエッチングされるダマシンプロセスを用いて形成され得る。開口部またはボイドは接着層214および導電性層426および/または、必要ならば、導電性シード、導電性充填材および/または障壁層で充填され得る。接着層214および導電性層426は、その後、平面を形成するために平坦化され得る。Cベースのスイッチング材料102の小さくされたジオメトリおよび位置の故に、メモリセル製造中にCベースのスイッチング材料102およびメタライゼーション層222、214および/または426の間の大きなミスアライメントが許容され得る。第2の導体202の形成後、結果として得られた構造は、ダイオード104の堆積した半導体材料を結晶化させるためにおよび/またはシリサイド形成金属層304とp領域104cとの反応によってシリサイド領域を形成するためにアニールされ得る。ケイ化チタンおよびケイ化コバルトの格子間隔はシリコンの格子間隔に近くて、シリサイド層は、堆積したシリコンが結晶化するときに、隣接する堆積したシリコンのための結晶化テンプレートあるいはシードとして役立ち得ると思われる例えば、シリサイド層は、約600~800°Cの温度でのアニーリング中にシリコンダイオード104の結晶構造を強化する。これにより、より低い抵抗率のダイオード材料が提供される。同様の結果がシリコン-ゲルマニウム合金および/またはゲルマニウムダイオードのために達成され得る。従って、少なくとも1つの実施形態では、約600~800°C、より好ましくは約650および750°Cの間の温度で、窒素中で約10秒~約2分間にわたって結晶化アニールが行われ得る。他のアニーリング時間、温度および/または環境も使用され得る。当業者は、他の類似の技術によって本発明に従う代わりのメモリセルが製造され得ることを理解できるはずである。本発明に従う或る実施形態では、Cベースのスイッチング材料102の形成後、さらなる材料を堆積させる前にアニールステップが実行され得る。特に、アニールは、真空中でまたは1つ以上のフォーミングガスの存在下に約350°C~約900°Cに及ぶ温度で、約30~約180分間にわたって実行され得る。アニールは、好ましくは、フォーミングガスの約80N2:20H2混合物中で約625°Cで約1時間にわたって実行される。適切なフォーミングガスはN2、Ar、およびH2のうちの1つ以上を含み得るけれども、好ましいフォーミングガスは約75より多いN2またはArと約25未満のH2とを有する混合物を含み得る。代わりに、真空が使用され得る。適切な温度は約350°C~約900°Cに及び得るけれども、好ましい温度は約585°C~約675°Cに及び得る。適切な継続時間は約0.5時間~約3時間に及び、好ましい継続時間は約1時間~約1.5時間に及び得る。適切な圧力は約1T~約760Tに及び、好ましい圧力は約300T~約760Tに及び得る。アニールが使用される場合には、好ましくはアニールとさらなる層の堆積との間に好ましくは約2時間の待ち時間が伴う。ランプアップ継続時間は、約0.2時間~約1.2時間に及び、好ましくは約0.5時間および0.8時間の間である。同様に、ランプダウン継続時間も約0.2時間~約1.2時間に及び、好ましくは約0.5時間および0.8時間の間である。如何なる特定の理論にも束縛されたくはないけれども、カーボンベースのスイッチング材料は、時間が経つと空気から水を吸収し得ると思われる。同様に、水分は、カーボンベースのスイッチング材料の積層剥離の可能性を増大させ得ると思われる。或る場合には、カーボンベースのスイッチング材料の堆積の時点からさらなる層の堆積まで約2時間の待ち時間を持ち、アニールを完全に省くことも容認できる。そのようなカーボン形成後アニールの組み込みは、好ましくは、メモリセルの他の層を考慮に入れる。なぜならば、それらの他のメモリセル層もアニールに曝されるからである。例えば、アニールは省略されてもよく、あるいは、前述した好ましいアニールパラメータがそれらの他のメモリセル層を傷つける場合にはアニールのパラメータは調整され得る。アニールのパラメータは、アニールされるメモリセルの層を傷つけることなく水分の除去をもたらす範囲の中で調整され得る。例えば、温度は、形成されつつあるメモリセルの総熱予算の範囲内に留まるように調整され得る。同様に、特定のメモリセルに適する任意の適切なフォーミングガス、温度および/または継続時間が使用され得る。一般的に、そのようなアニールは、CNT材料、グラファイト、グラフェン、アモルファスカーボン、アモルファスDLC、炭化ケイ素、炭化ホウ素および他の結晶形の炭素のような任意のカーボンベースのスイッチング材料に用いられ得る。以上の記述は本発明の代表的な実施形態だけを開示している。本発明の範囲内に属する、前に開示した装置および方法の改変は、当業者にとっては明白である。例えば、他の柱形状が用いられ得る。導体200および202のために、銅、アルミニウムあるいは他の導電性層のような任意の適切な材料が用いられ得る。従って、本発明は、その代表的な実施形態と関連して開示してきたけれども、他の実施形態も、添付されている特許請求の範囲により定義される発明の趣旨および範囲の中に属し得る。"