第1半導体層上に第1絶縁層を形成する工程と、前記第1絶縁層上に設けられ、第1領域と前記第1領域よりも幅の広い第2および第3領域とを有し、これらの第2および第3領域が前記第1領域に接続するように構成された第2半導体層を形成する工程と、前記第2半導体層の前記第1領域の少なくとも側面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に対して前記第1領域と反対側にゲート電極を形成する工程と、前記ゲート電極の、前記第2および第3領域に対向する側面に絶縁体のゲート側壁を形成する工程と、前記ゲート側壁と前記第2領域との間および前記ゲート側壁と前記第3領域との間にそれぞれ位置する第1絶縁層の部分と、前記ゲート側壁の下側に位置しかつ前記第1領域直下の前記第1絶縁層の部分と、をエッチングし、それぞれの部分における前記第1絶縁層の層厚を薄くして凹部を形成する工程と、前記第1領域を種としてエピタキシャル成長させることにより前記第1領域直下に位置する凹部の部分にエピタキシャル成長層を形成する工程と、を備えることを特徴とする半導体装置の製造方法。前記ゲート側壁下の前記エピタキシャル成長層の側面にイオン注入を行う工程を備えていることを特徴とする請求項1記載の半導体装置の製造方法。第1半導体層上に第1絶縁層を形成する工程と、前記第1絶縁層上に設けられ、第1領域と前記第1領域よりも幅の広い第2および第3領域とを有し、これらの第2および第3領域が前記第1領域に接続するように構成された第2半導体層と、前記第2半導体層の上面に設けられる第2絶縁層と、前記第2絶縁層上に設けられ、前記第1領域に対応する第4領域と前記第4領域よりも幅の広く前記第2および第3領域にそれぞれ対応する第5および第6領域とを有し、これらの第5および第6領域が前記第4領域に接続するように構成された第3半導体層と、を形成する工程と、前記第2半導体層の第1領域および前記第3半導体層の前記第4領域の少なくとも側面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に対して前記第1領域および前記第4領域と反対側にゲート電極を形成する工程と、前記ゲート電極の、前記第2および第3領域に対向する側面および前記第5および第6領域に対向する側面に絶縁体のゲート側壁を形成する工程と、前記ゲート側壁と前記第2および第5領域との間、および前記ゲート側壁と前記第3および第6領域との間にそれぞれ位置する第1絶縁層の部分と、前記ゲート側壁の下側に位置しかつ前記第1領域直下の前記第1絶縁層の部分と、をエッチングし、それぞれの部分における前記第1絶縁層の層厚を薄くして凹部を形成する工程と、前記第1領域を種としてエピタキシャル成長させることにより前記第1領域直下に位置する凹部の部分にエピタキシャル成長層を形成する工程と、を備えることを特徴とする半導体装置の製造方法。前記ゲート側壁下の前記エピタキシャル成長層の側面にイオン注入を行う工程を備えていることを特徴とする請求項3記載の半導体装置の製造方法。第1方向に延在する第1領域と、前記第1領域を間に挟むように離間して設けられた第2および第3領域と、前記第1領域と前記第2領域との間および前記第1領域と前記第3領域との間に設けられ前記第1乃至第3領域よりも膜厚が薄い凹形状の第4および第5領域とを有する絶縁膜と、前記第2および第3領域上に設けられたソース領域およびドレイン領域と、前記第4領域から前記第5領域に向かう方向に前記第1領域を跨いで設けられ、前記ソース領域およびドレイン領域よりも幅が狭くかつ前記ソース領域およびドレイン領域に接続する半導体層と、前記第1領域上の前記半導体層の少なくとも側面に設けられたゲート絶縁膜と、前記ゲート絶縁膜に対して前記第1領域上の前記半導体層と反対側に設けられたゲート電極と、前記ゲート電極の、前記ソース領域およびドレイン領域に対向する側面に設けられた絶縁体のゲート側壁と、を備え、前記半導体層は、前記半導体層直下の前記第4および第5領域の部分に延在していることを特徴とする半導体装置。前記ゲート絶縁膜は前記第1領域上の前記半導体層の上面にも設けられ、前記ゲート電極は、前記半導体層の上面上の前記ゲート絶縁膜の上にも設けられ、前記ゲート側壁直下の前記半導体層の部分の膜厚が前記ゲート電極直下の前記半導体層の部分の膜厚よりも大きいことを特徴とする請求項5記載の半導体装置。本発明が解決しようとする課題は、寄生抵抗が小さく高性能なナノワイヤトランジスタを備えた半導体装置およびその製造方法を提供することである。本実施形態の半導体装置の製造方法は、第1半導体層上に第1絶縁層を形成する工程と、前記第1絶縁層上に設けられ、第1領域と前記第1領域よりも幅の広い第2および第3領域とを有し、これらの第2および第3領域が前記第1領域に接続するように構成された第2半導体層を形成する工程と、前記第2半導体層の前記第1領域の少なくとも側面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に対して前記第1領域と反対側にゲート電極を形成する工程と、前記ゲート電極の、前記第2および第3領域に対向する側面に絶縁体のゲート側壁を形成する工程と、前記ゲート側壁と前記第2領域との間および前記ゲート側壁と前記第3領域との間にそれぞれ位置する第1絶縁層の部分と、前記ゲート側壁の下側に位置しかつ前記第1領域直下の前記第1絶縁層の部分と、をエッチングし、それぞれの部分における前記第1絶縁層の層厚を薄くして凹部を形成する工程と、前記第1領域を種としてエピタキシャル成長させることにより前記第1領域直下に位置する凹部の部分にエピタキシャル成長層を形成する工程と、を備えることを特徴とする。以下、図面を参照して実施形態について説明する。第1実施形態第1実施形態による半導体装置について図1乃至図6を参照して説明する。この実施形態の半導体装置は、ナノワイヤトランジスタを備えている。このナノワイヤトランジスタの上面図を図1に示し、図1に示す切断面A-Aで切断した場合の断面図を図2に示し、図1に示す切断面B-Bで切断した場合の断面図を図3に示し、図1に示す切断面c-cで切断した場合の断面図を図4に示し、図1に示す切断面D-Dで切断した場合の断面図を図5に示し、図1に示す切断面E-Eで切断した場合の断面図を図6に示す。なお、断面A-Aはナノワイヤ領域におけるゲート長方向の断面を示し、断面B-Bはゲート電極を通るゲート幅方向の断面を示し、断面c-cはゲート側壁を通るゲート幅方向の断面を示し、断面D-Dはゲート側壁の外側におけるゲート幅方向の断面を示し、断面E-Eはナノワイヤ領域の外側におけるゲート長方向の断面図を示す。このナノワイヤトランジスタは、シリコン基板1上に設けられた、例えば酸化膜からなる絶縁膜2と、この酸化膜2上に設けられたシリコン層4とを備えている図2。このシリコン層4は、チャネル領域3を含む1つ以上の板状のナノワイヤ領域と、このナノワイヤ領域の両側に形成されナノワイヤ領域よりも幅の広いソース領域8およびドレイン領域9とを有している図1、図2。なお、シリコン層4は例えば単結晶シリコンで形成されるが、単結晶シリコンの他に、非晶質シリコン、または多結晶シリコンであってもよい。チャネル領域3の、ソース領域8からドレイン領域9に向かう方向に沿った側面と上面を覆うようにゲート絶縁膜5が設けられ、このゲート絶縁膜5を覆うようにゲート電極6が設けられている図3。このゲート電極6の、ソース領域側およびドレイン領域側の側部に絶縁体からなるゲート側壁7が設けられている。なお、本実施形態においては、ゲート電極6直下の酸化膜2の領域と、ソース領域8ならびにドレイン領域9が形成される酸化膜2の領域とを除いた、酸化膜2の領域は、膜厚を薄くし、凹形状となっている図2乃至図6。このように構成されたナノワイヤトランジスタにおいては、ナノワイヤ領域の、上部にゲート電極が形成されている領域がチャネル領域3として動作する。チャネル領域3は幅、すなわちゲート幅方向の長さが3nm~25nm程度、高さが3nm~40nm程度の板状構造ナノワイヤ構造を有している。ゲート側壁7の直下におけるナノワイヤ部10およびゲート側壁の外側におけるナノワイヤ部11の直下における酸化膜2の領域100は膜厚が薄く、凹形状を有している。そして、ソース領域8およびドレイン領域9は後述するようにエピタキシャル成長により上方に体積が膨張する。また、ゲート側壁7の外側におけるナノワイヤ部10はエピタキシャル成長により上下左右に体積が膨張し、ゲート側壁7直下のナノワイヤ部11はエピタキシャル成長により下方に体積が膨張した構造を有している図2、5。言い換えれば、ナノワイヤ部10、11は、エピタキシャル成長により、それぞれの直下の酸化膜2の凹形状領域100を埋め込むように形成される。なお、ゲート側壁7の外側とは、ゲート長方向において、ゲート側壁に対してゲート電極6と反対側を意味し、ゲート電極が設けられている側を、ゲート側壁7の内側という。また、図1および図6に示すように、ナノワイヤ領域が設けられていない、ゲート側壁7の外側の凹形状領域100は、酸化膜2が露出した領域13となっている。また、上述の説明からわかるように、ナノワイヤ領域は、チャネル領域3と、ナノワイヤ部10、11とを備えた構成となっている。次に、第1実施形態による半導体装置の製造方法について、図3、および図7乃至図14を参照して説明する。まず、図3および図7乃至図10に示すように、バルクシリコン基板1上に、酸化膜2を成膜し、この酸化膜2上にシリコン層を成膜する。そして、このシリコン層をパターニングすることにより、1つ以上のナノワイヤ領域を有するナノワイヤ構造を備えたシリコン層4を形成する。続いて、シリコン層4のナノワイヤ領域のチャネルとなる領域の上面および側面を覆うようにゲート絶縁膜5を形成し、このゲート絶縁膜5を覆うようにゲート電極6を形成する。その後、ゲート電極6のソース領域側およびドレイン領域側の側部に、酸化膜2と異なる絶縁体からなるゲート側壁12を形成する。この状態での上面図を図7に示し、図7に示す切断面F-Fで切断した断面を図8に示し、図7に示す切断面G-Gで切断した断面を図3に示し、図7に示す切断面H-Hで切断した断面を図9に示し、図7に示す切断面I-Iで切断した断面を図10に示す。なお、断面F-Fはナノワイヤ領域におけるゲート長方向の断面を示し、断面H-Hはゲート側壁を通るゲート幅方向の断面を示し、断面I-Iはゲート側壁7の外側におけるナノワイヤ領域のゲート幅方向の断面を示す。シリコン層4の厚さは3nm~40nm程度である。なお、ゲート側壁7の外側のナノワイヤ部を符号10で示し、ゲート側壁7下のナノワイヤ部を符号11で示す。なお、シリコン層4は例えば単結晶シリコンを用いるが、単結晶シリコンの他、多結晶シリコン、非晶質シリコンを用いても良い。なお、ゲート側壁12は例えばシリコン窒化膜を用いることができる。続いて、図11乃至図15に示すように、ウェットエッチングまたはドライエッチングなどを用いて酸化膜2の選択的等方エッチングを行う。このとき、酸化膜2上に何も設けられていない領域13、すなわち表面に酸化膜2が露出している領域がエッチングされる図11。続いて、ゲート側壁12、ソース領域8、ドレイン領域9、ゲート側壁12の外側におけるナノワイヤ部11下の酸化膜2が徐々にエッチングされ、凹形状領域100が現れる図12。このうち、ソース領域8およびドレイン領域9は領域が大きいためほとんどエッチングされないが、幅が狭いゲート側壁12の外側のナノワイヤ部11直下の酸化膜2は全てエッチングされる図12。また、ゲート側壁12直下の酸化膜2もエッチングされ、ゲート側壁12直下のナノワイヤ部11の下の酸化膜が除去されるまでエッチングを行う図12。エッチングの制御は例えばウェットエッチングの場合、エッチング溶液の濃度とエッチング時間によって制御する。エッチングされる過程での上面図を図11に示す。また、図11に示す切断面J-Jで切断した断面を図12に示し、図11に示す切断面K-Kで切断した断面を図3に示し、図11に示す切断面L-Lで切断した断面を図13に示し、図11に示す切断面M-Mで切断した断面を図14に示し、図11に示す切断面N-Nで切断した断面を図15に示す。なお、断面J-Jはナノワイヤ領域におけるゲート長方向の断面を示し、断面L-Lはゲート側壁を通るゲート幅方向の断面を示し、断面M-Mはゲート側壁の外側におけるゲート幅方向の断面を示し、断面N-Nはゲート側壁の外側におけるゲート長方向の断面図を示す。なお、図11、図12、図14に示す矢印は酸化膜2がエッチングされる向きを示している。図12からわかるように、ナノワイヤ部10、11直下の酸化膜2はエッチングされ、ナノワイヤ部10、11直下に空洞凹形状領域100が形成される。また、図11乃至図15からわかるように、ゲート電極6直下の酸化膜2の領域と、ソース領域8ならびにドレイン領域9が形成される酸化膜2の領域とを除いた、酸化膜2の領域100は、膜厚が薄く、凹形状となっている。続いて、Siの選択エピタキシャル成長を行う。ゲート絶縁膜5に覆われているチャネル領域3はエピタキシャル成長されないが、ソース領域8およびドレイン領域9はエピタキシャル成長によりシリコン層4は上方に体積膨張し、ゲート側壁12の外側のナノワイヤ部10においては、エピタキシャル成長によりシリコン層4が上下左右に体積が膨張し例えば、図5参照、ゲート側壁12直下のナノワイヤ部11においてはエピタキシャル成長によりシリコン層4が下方に、すなわち凹形状領域100に向かって体積が膨張する。続いてウェットエッチングまたはドライエッチングなどの選択的エッチングを用いて側壁12の除去を行い、誘電率の低い絶縁体からなる側壁7を形成することにより寄生容量の低減を図る。誘電率の低い側壁7は例えば酸化膜などが考えられる。このとき、ナノワイヤ領域以外であってソース領域からドレイン領域に向かう方向に平行な切断面、例えば図1に示す切断面E-Eで切断した断面は図6に示す断面と同一となる。また、ゲート側壁12をゲート側壁7に置き換える工程は省略し、ゲート側壁12をそのまま用いることもできる。この場合、ナノワイヤ領域以外であってソース領域からドレイン領域に向かう方向に平行な切断面、例えば図11に示す切断面N-Nで切断した断面は図15に示す断面と次の点を除いて同一である。すなわち、ソース領域8およびドレイン領域9はエピタキシャル成長により膨張した形状となる。なお、斜め上方からゲート側壁下のナノワイヤ部11の側面にイオン注入を行い、ナノワイヤ部11の不純物濃度を濃くすることによって寄生抵抗の低減を図ってもよい。ここで、斜め上方とは、半導体基板の法線に対して0度より大きく90度未満の角度で傾いているとともに、ゲート長方向およびゲート幅方向に対してそれぞれ0度より大きく90度未満の角度で傾いているまたは90度より大きく180度未満の角度で傾いていることを意味する。なお、ゲート長方向はソース領域8からドレイン領域9に向かう方向であり、ゲート幅方向とは、ゲート長方向に略直交する方向である。以後、通常のトランジスタの製造工程を行うことにより寄生容量、および寄生抵抗を低減したシリコンナノワイヤトランジスタが完成する。なお、上述の説明においては、チャネル領域3の側面と上面にゲート絶縁膜5を形成するトライゲート構造であったが、チャネル領域3の側面のみにゲート絶縁膜5を形成するFin型FET構造を採用してもよい。この場合、チャネル領域3の上面にゲート電極を形成しないか、またはゲート電極を形成する場合は、ゲート電極とチャネル領域3の上面との間に絶縁膜を設ける必要がある。以上説明したように、第1実施形態による半導体装置によれば、ゲート側壁直下のナノワイヤ部11の体積を拡大することができるため、ナノワイヤトランジスタの寄生抵抗の低減およびオン電流を大きく向上させることができる。また、寄生抵抗の低減によりオン電流、オフ電流、閾値等のばらつきを低減することができる。また、ゲート側壁を薄くしなくても寄生抵抗を低減できるため、ゲート側壁を厚くすることによって寄生容量を低減することができる。すなわち、側壁の厚みによる寄生抵抗と寄生容量のトレードオフの関係から脱却することができる。また、ゲート側壁直下のエピタキシャル成長部の深さ制御によってエピタキシャル成長膜厚を一定にでき、これにより寄生抵抗のばらつきを抑えられることが可能となり、オン電流、オフ電流、閾値等のばらつきを抑えることができる。また、チャネル領域以外のナノワイヤ部10、11のゲート幅方向における断面積を太くすることが可能となるため熱伝導が向上し、自己発熱効果による電流劣化を低減することができる。なお、本実施形態においては、ナノワイヤ領域は一つであったが、ナノワイヤ領域を複数並べてソース領域8およびドレイン領域9にそれぞれ接続させ電流を大きくしてもよい。なお、本実施形態においては、シリコン層4はGe層、SiC層、またはSiGe層を用いてもよい。なお、本実施形態においてはナノワイヤ領域、ソース領域およびドレイン領域は単結晶半導体であったが、多結晶体半導体、または非晶質半導体でもよい。第2実施形態第2実施形態による半導体装置について図16乃至図26を参照して説明する。この実施形態の半導体装置は、積層構造型ナノワイヤトランジスタを備えている。この積層構造型ナノワイヤトランジスタの上面図を図16に示し、図16に示す切断面O-Oで切断した場合の断面図を図17に示し、図16に示す切断面P-Pで切断した場合の断面図を図18に示し、図16に示す切断面Q-Qで切断した場合の断面図を図19に示し、図16に示す切断面R-Rで切断した場合の断面図を図20に示す。なお、断面O-Oはナノワイヤ領域におけるゲート長方向の断面を示し、断面P-Pはゲート電極を通るゲート幅方向の断面を示し、断面Q-Qはゲート側壁を通るゲート幅方向の断面を示し、断面R-Rはゲート側壁の外側におけるゲート幅方向の断面を示す。この第2実施形態は、第1実施形態において、ナノワイヤ領域上に絶縁層酸化膜を挟んで少なくとも1以上のナノワイヤ領域が積層されたナノワイヤ構造を有している。この第2実施形態のナノワイヤトランジスタは、シリコン基板1上に絶縁膜、例えば酸化膜2が設けられている。この酸化膜2は、第1実施形態と同様に、ゲート電極6直下の領域と、ソース領域8ならびにドレイン領域9が形成される領域とを除いた領域は、凹形状となっている図17、図20。そして、この酸化膜2の凸形状となる、ゲート電極6直下のナノワイヤ領域が形成される酸化膜2の領域と、ソース/ドレイン領域が形成される酸化膜2の領域上にはシリコン層4aが設けられている。このシリコン層4a上には、酸化膜14が設けられ、この酸化膜14上にはシリコン層4bが設けられている図17、図18。ナノワイヤ領域のゲート電極6直下のシリコン層4a、4bがそれぞれチャネル領域3a、3bとなる。すなわち、チャネル領域3aとチャネル領域3bの間に酸化膜14が設けられている。チャネル領域3aのゲート長方向に沿った側面にゲート絶縁膜5aが設けられ、チャネル領域3bのゲート長方向に沿った側面と上面にはゲート絶縁膜5bが設けられている図17、図18。また、ゲート絶縁膜5a、5bを覆うようにゲート電極6が設けられている。このゲート電極6のゲート幅方向に沿った側面には絶縁体のゲート側壁7が設けられている。また、ソース領域およびドレイン領域はそれぞれ、シリコン層4aとシリコン層4bがその間に酸化膜14を挟んで積層された構成となっている。すなわち、ソース領域のシリコン層4a、4bがそれぞれソース領域8a、8bとなり、ドレイン領域のシリコン層4a、4bがそれぞれドレイン領域9a、9bとなる。そして、チャネル領域3aと、ソース領域8aおよびドレイン領域9aとは、シリコン層4によってナノワイヤ領域において接続され、チャネル領域3bと、ソース領域8bおよびドレイン領域9bとはシリコン層4によってナノワイヤ領域において接続される。そして、これらの接続するシリコン層4がナノワイヤ部10、11となる。なお、ナノワイヤ部11はナノワイヤ領域におけるゲート側壁7直下の部分であり、ナノワイヤ部10はナノワイヤ領域におけるゲート側壁7の外側の部分である。また、ナノワイヤ部10は、酸化膜2の凹形状領域の上面からソース領域8bおよびドレイン領域9bの上面まで存在するように設けられており図17、図20、ナノワイヤ部11は、酸化膜2の凹形状領域の上面からゲート側壁7の下面まで存在するように設けられている図17、図19。なお、後述するように、ナノワイヤ部10、11の一部分、例えば、酸化膜2の凹部形状領域に埋め込まれる部分および酸化膜14に対応する部分、ソース領域8bおよびドレイン領域9bとゲート側壁7との間の部分は、エピタキシャル成長によって形成される。なお、本実施形態では、シリコン層4a、4bは単結晶シリコンを用いるが、単結晶シリコンの代わりに、非晶質シリコン、または多結晶シリコンを用いてもよい。このように構成されたナノワイヤトランジスタにおいては、ナノワイヤ領域の、上部にゲート電極6が形成されている領域がチャネル領域3a、3bとして動作する。チャネル領域3a、3bは幅、すなわちゲート幅方向の長さが3nm~25nm程度、高さが3nm~40nm程度の板状構造ナノワイヤ構造を有している。ソース領域8bおよびドレイン領域9bは後述するようにエピタキシャル成長により上方に体積が膨張し、ゲート側壁7の外側のナノワイヤ部10がエピタキシャル成長により上下左右に体積が膨張して上下のシリコン層4a、4bが接続した構造を有している。また、ゲート側壁7直下のナノワイヤ部11はエピタキシャル成長によりシリコン層4aが上下に、シリコン層4bが下方に体積が膨張して上下のシリコン層4a、4bが接続した構造を有している。次に、第2実施形態による半導体装置の製造方法について、図21乃至図23を参照して説明する。図21はナノワイヤ領域におけるゲート長方向の断面図であり、図22はゲート側壁を通るゲート幅方向の断面図であり、図23はゲート側壁の外側におけるゲート幅方向の断面図である。まず、図21に示すように、バルクシリコン基板1上に、酸化膜2、第1シリコン層、酸化膜14、第2シリコン層を順次成膜する。そして、この積層膜をパターニングすることにより、1つ以上のナノワイヤ領域を備えたナノワイヤ構造を形成する。このナノワイヤ構造の両端には、ナノワイヤ領域よりも膜面面積の2つの広い領域が形成され、これらの2つ広い領域における第1シリコン層4aおよび第2シリコン層4bの積層膜がそれぞれソース領域およびドレイン領域となる。また、ナノワイヤ領域における第1シリコン層4aおよび酸化膜14ならびに第2シリコン層4bがナノワイヤ領域を構成する図21。そしてこのナノワイヤ領域は、チャネル領域3a、3bと、ナノワイヤ部10a、10b、11a、11bと、を含んでいる。チャネル領域3a、3bのゲート長方向に沿った側面にゲート絶縁膜5a、5bを形成するとともに、チャネル領域3bの上面にゲート絶縁膜5bを形成する。これらのゲート絶縁膜5a、5bを覆うようにゲート電極6が形成する。このゲート電極6のゲート幅方向に沿った側面に絶縁体のゲート側壁12を形成する。この状態での上面図は図7と同じであり、図7に示す切断面F-Fで切断した断面を図21に示し、図7に示す切断面H-Hで切断した断面を図22に示し、図7に示す切断面I-Iで切断した断面を図23に示す。シリコン層4a、4bの厚さは3nm~40nm程度である。なお、図7に示すゲート電極6を通るゲート幅方向の切断面G-Gで切断した断面は図18と同じである。なお、ゲート側壁7の外側におけるナノワイヤ部を符号10a、10bで示し、ゲート側壁下のナノワイヤ部を符号11a、11bで示す。なお、本実施形態ではシリコン層4a、4bは単結晶シリコンを用いるが、単結晶シリコンの代わりに多結晶シリコン、非晶質シリコンを用いても良い。なお、ゲート側壁12は例えばシリコン窒化膜を用いることができる。続いて、図24乃至図26に示すように、ウェットエッチングまたはドライエッチングなどを用いて酸化膜2、14の選択的等方エッチングを行う。このとき、酸化膜2上に何もない領域13、すなわち酸化膜2の表面が露出している領域がエッチングされる。続いて、ゲート側壁12、ソース領域8a、8b、ドレイン領域9a、9b、チャネル領域3a、3bの下の酸化膜2、14が徐々にエッチングされる。このうち、ソース領域8a、8b、ドレイン領域9a、9bは領域が大きいためその下の酸化膜2、14はほとんどエッチングされないが、幅が狭いチャネル領域3a、3bの下の酸化膜2、14は全てエッチングされる。また、ゲート側壁12の下もエッチングされ、ゲート側壁12の下のナノワイヤ部11a、11bの下の酸化膜2、14が除去されるまでエッチングを行う。エッチングの制御は例えばウェットエッチングの場合、エッチング溶液の濃度とエッチング時間によって制御する。エッチングされる過程での上面図は図11と同じであり、図11に示す切断面J-Jで切断した断面を図24に示し、図11に示す切断面L-Lで切断した断面を図25に示し、図11に示す切断面M-Mで切断した断面を図26に示す。なお、断面J-Jはナノワイヤ領域におけるゲート長方向の断面を示し、断面L-Lはゲート側壁12を通るゲート幅方向の断面を示し、断面M-Mはゲート側壁12の外側におけるゲート幅方向の断面を示す。なお、図11に示すゲート電極を通るゲート幅方向のK―K断面は図18と同じである。なお、図11、図24、図26に示す矢印は酸化膜2がエッチングされる向きを示している。続いて、Si選択エピタキシャル成長を行う。ゲート絶縁膜5a、5bに覆われているチャネル領域はエピタキシャル成長されないが、ソース領域8bおよびドレイン領域9bはエピタキシャル成長によりシリコン層4bは上方に体積膨張し、ゲート側壁12の外側におけるナノワイヤ部10a、10bはエピタキシャル成長によりシリコン層4a、4bは上下左右に体積が膨張し、シリコン層4aと4bが接続される。また、ゲート側壁7直下のナノワイヤ部11a、11bはエピタキシャル成長によりシリコン層4aは上下に、シリコン層4bは下方に体積が膨張し、シリコン層4aと4bが接続される。続いて、ウェットエッチングまたはドライエッチングなどの選択的エッチングを用いて側壁12の除去を行い、代わりに誘電率の低い側壁7を作成することにより寄生容量の低減を図る。誘電率の側壁7として例えば酸化膜などが用いられる。ゲート側壁12をゲート側壁7に付けかえる工程は省略することもできる。なお、この後にゲート側壁直下のナノワイヤ部11a、11bの側面に斜め上方からイオン注入を行い、不純物濃度を濃くすることによって寄生抵抗の低減を図ってもよい。以後、通常のトランジスタの製造工程を行うことにより寄生容量、および寄生抵抗を低減したシリコンナノワイヤトランジスタが完成する。なお、上述の説明においては、チャネル領域3aの側面にゲート絶縁膜5aを形成するとともに、チャネル領域3bの側面および上面にゲート絶縁膜5bを形成するトライゲート構造を想定したが、チャネル領域3bの上面にゲート絶縁膜5bを形成しないFin型FET構造を採用してもよい。この場合、チャネル領域3bの上面にゲート電極を形成しないか、またはゲート電極を形成する場合は、ゲート電極とチャネル領域3bの上面との間に絶縁膜を設ける必要がある。なお、上述の説明においては、シリコン層4aと4bをエピタキシャル成長により接続した構造を想定したが、エピタキシャル成長では接続せずに、配線工程でシリコン層4aと4bを電気的に接続する構成であってもよい。また、本実施形態では、ソース領域8aとソース領域8b、ドレイン領域9aとドレイン領域9bは酸化膜14で隔てられた構造であったが、図21に示す工程で共通のソース領域およびドレイン領域にしてもよい。なお、本実施形態においては、ナノワイヤ領域は、シリコン層が二層の積層構造を有していたが、三層以上の積層構造であってもよい。以上説明したように、本製造方法によれば、第1実施形態と同様に、側壁下のナノワイヤ部の体積を拡大することができるため、ナノワイヤトランジスタの寄生抵抗の低減及びオン電流を大きく向上させることができる。また、寄生抵抗低減によりオン電流、オフ電流、閾値等のばらつきを低減することができる。また、側壁を薄くしなくても寄生抵抗を低減できるため、側壁を厚くすることによって寄生容量を低減することができる。すなわち、側壁の厚みによる寄生抵抗と寄生容量のトレードオフの関係から脱却することができる。また、側壁直下のエピタキシャル成長部の深さの制御によってエピタキシャル成長層の厚さを一定にすることができ、これにより寄生抵抗のばらつきを抑えられることが可能となり、オン電流、オフ電流、閾値等のばらつきを抑えることができる。また、チャネル領域以外のナノワイヤ部が太くなるため熱伝導が向上し、自己発熱効果による電流劣化を低減することができる。なお、本実施形態においては、チャネル領域3a、3bは上面から見たナノワイヤ領域は一つであったが、チャネル領域3a、3bを複数並べてソース領域8a、8bおよびドレイン領域9a、9bにそれぞれ接続させ電流を大きくしてもよい。なお、本実施形態においては、ナノワイヤ領域、ソース領域およびドレイン領域はSi層であったが、Ge層、SiC層、またはSiGe層を用いてもよい。なお、本実施形態においてはナノワイヤ領域、ソース領域およびドレイン領域は単結晶半導体であったが、多結晶体半導体、または非晶質半導体でもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。