"第1のトランジスタと、ソース及びドレインの一方が前記第1のトランジスタのソース及びドレインの一方に電気的に接続された第2のトランジスタと、ゲートが前記第2のトランジスタのソース及びドレインの他方に電気的に接続された第3のトランジスタと、一方の電極が前記第1のトランジスタのソース及びドレインの一方並びに前記第2のトランジスタのソース及びドレインの一方に電気的に接続された容量素子と、を有し、前記第1のトランジスタ及び前記第2のトランジスタのチャネル領域が酸化物半導体によって形成されることを特徴とする半導体装置。ゲートが第1の信号線に電気的に接続され、ソース及びドレインの一方がデータ線に電気的に接続された第1のトランジスタと、ゲートが第2の信号線に電気的に接続され、ソース及びドレインの一方が前記第1のトランジスタのソース及びドレインの他方に電気的に接続された第2のトランジスタと、ゲートが前記第2のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方が固定電位線に電気的に接続された第3のトランジスタと、ゲートがワード線に電気的に接続され、ソース及びドレインの一方がビット線に電気的に接続され、ソース及びドレインの他方が前記第3のトランジスタのソース及びドレインの他方に電気的に接続された第4のトランジスタと、一方の電極が前記第1のトランジスタのソース及びドレインの他方並びに前記第2のトランジスタのソース及びドレインの一方に電気的に接続され、他方の電極が前記固定電位線に電気的に接続された容量素子と、を有し、前記第1のトランジスタ及び前記第2のトランジスタのチャネル領域が酸化物半導体によって形成されることを特徴とする半導体装置。ゲートが第1の信号線に電気的に接続され、ソース及びドレインの一方がデータ線に電気的に接続された第1のトランジスタと、ゲートが第2の信号線に電気的に接続され、ソース及びドレインの一方が前記第1のトランジスタのソース及びドレインの他方に電気的に接続された第2のトランジスタと、ゲートが前記第2のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方がビット線に電気的に接続された第3のトランジスタと、ゲートがワード線に電気的に接続され、ソース及びドレインの一方が前記第3のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が固定電位線に電気的に接続された第4のトランジスタと、一方の電極が前記第1のトランジスタのソース及びドレインの他方並びに前記第2のトランジスタのソース及びドレインの一方に電気的に接続され、他方の電極が前記固定電位線に電気的に接続された容量素子と、を有し、前記第1のトランジスタ及び前記第2のトランジスタのチャネル領域が酸化物半導体によって形成されることを特徴とする半導体装置。ゲートが第1の信号線に電気的に接続され、ソース及びドレインの一方がデータ線に電気的に接続された第1のトランジスタと、ゲートが第2の信号線に電気的に接続され、ソース及びドレインの一方が前記第1のトランジスタのソース及びドレインの他方に電気的に接続された第2のトランジスタと、ゲートが前記第2のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方がビット線に電気的に接続され、ソース及びドレインの他方が固定電位線に電気的に接続された第3のトランジスタと、一方の電極が前記第1のトランジスタのソース及びドレインの他方並びに前記第2のトランジスタのソース及びドレインの一方に電気的に接続され、他方の電極がワード線に電気的に接続された容量素子と、を有し、前記第1のトランジスタ及び前記第2のトランジスタのチャネル領域が酸化物半導体によって形成されることを特徴とする半導体装置。請求項1乃至4のいずれか一項において、前記第3のトランジスタのチャネル領域が単結晶シリコンによって形成されることを特徴とする半導体装置。請求項1乃至4のいずれか一項において、前記第3のトランジスタのチャネル領域が前記酸化物半導体によって形成されることを特徴とする半導体装置。請求項1乃至請求項6のいずれか一項において、前記容量素子が前記第3のトランジスタのゲート絶縁膜として機能する第1の絶縁層及び前記第1の絶縁層と異なる絶縁層である第2の絶縁層を誘電体として含むことを特徴とすることを特徴とする半導体装置。上述の問題に鑑み、電力が供給されない状況でも記憶内容の保持が可能で、且つ書き込み回数にも制限が無い、新たな構造の半導体装置が開発されている。当該半導体装置は、オフ状態における電流値を著しく低減することが可能な、チャネル領域が酸化物半導体によって形成されるトランジスタを活用した半導体装置である。具体的には、当該半導体装置においては、トランジスタのソース及びドレインの一方に電気的に接続されたノードにおいて電荷を保持情報を記憶する。そして、トランジスタをオフ状態とすることで、当該ノードに保持された電荷記憶された情報を長期にわたって保持することが可能な半導体装置である。ところで、シリコンによってチャネル領域が形成されるトランジスタのしきい値電圧Vthは、以下に示す式によって表すことが可能である。なお、式中において、φMSはフラットバンド電圧であり、φFは真性半導体とのフェルミレベル差であり、TOXはゲート絶縁膜の膜厚であり、εOXはゲート絶縁膜の誘電率であり、Qb0は空乏層中の固定電荷であり、Qssはゲート絶縁膜とシリコン界面中の不純物や欠陥に起因する電荷である。上式より、シリコンによってチャネル領域が形成されるトランジスタのしきい値電圧Vthは、ゲート絶縁膜を薄膜化するTOXの値を小さくすることで正の方向にシフトすることが分かる。ここで、作製工程時におけるゲート絶縁膜の膜厚のばらつきが膜厚に依存する場合膜厚のばらつきがTOX±αTOX0<α<1で表現できる場合、ゲート絶縁膜の薄膜化によりゲート絶縁膜の膜厚のばらつきを低減することができる。つまり、この場合、ゲート絶縁膜の薄膜化によってしきい値電圧のばらつきを低減することができる。なお、これはシリコンによってチャネル領域が形成されるトランジスタに限定されず、他の半導体によってチャネル領域が形成されるトランジスタにも適用されると考えられる。ただし、ゲート絶縁膜を薄膜化することにより、ゲートリーク電流が増加するという問題がある。特に、上述した半導体装置において、酸化物半導体によってチャネル領域が形成されるトランジスタのソース及びドレインの一方と、ゲート絶縁膜が薄膜化されたトランジスタのゲートとが電気的に接続されたノードで電荷の保持情報の記憶を行う場合、ゲートリーク電流によって電荷の保持情報の記憶が困難になるという問題がある。そこで、本発明の一態様は、特定のトランジスタのゲートの電位に応じて記憶情報の判別が行われる半導体装置において、当該トランジスタのしきい値電圧のばらつきの低減と、長期間に渡る情報の保持とを両立することで情報の保持特性に優れる半導体装置を提供することを目的とする。上述した課題は、チャネル領域が酸化物半導体によって形成されるトランジスタのソース又はドレインのみに電気的に接続されるノードにおいて電荷の保持情報の記憶を行うことで解決することが可能である。なお、当該ノードにソース又はドレインが電気的に接続されるトランジスタは、複数であってもよい。また、当該酸化物半導体は、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低いことを特徴とする。このような酸化物半導体によってトランジスタのチャネル領域が形成されることで、オフ電流リーク電流が極めて低いトランジスタを実現することができる。加えて、当該酸化物半導体は、電子供与体ドナーとなり得る水分または水素などの不純物濃度が低減されたi型真性半導体又はi型に限りなく近い酸化物半導体purifiedOSであることが好ましい。具体的には、当該酸化物半導体は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyによる水素濃度の測定値が、5×1019atoms/cm3以下、好ましくは5×1018atoms/cm3以下、より好ましくは5×1017atoms/cm3以下である。また、ホール効果測定により測定できる当該酸化物半導体のキャリア密度は、1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満である。また、酸化物半導体のバンドギャップは、2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。ここで、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで行う水素濃度の分析について触れておく。SIMS分析は、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をSIMSで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の最大値または最小値を、当該膜中の水素濃度として採用する。さらに、当該膜が存在する領域において、最大値を有する山型のピーク、最小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。なお、用いる酸化物半導体としては、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。例えば、酸化物半導体として、四元系金属酸化物であるIn-Sn-Ga-Zn-O系の材料、In-Hf-Ga-Zn-O系の材料、In-Al-Ga-Zn-O系の材料、In-Sn-Al-Zn-O系の材料、In-Sn-Hf-Zn-O系の材料、In-Hf-Al-Zn-O系の材料、三元系金属酸化物であるIn-Ga-Zn-O系の材料、In-Sn-Zn-O系の材料、In-Al-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料、In-Hf-Zn-O系の材料、In-La-Zn-O系の材料、In-Ce-Zn-O系の材料、In-Pr-Zn-O系の材料、In-Nd-Zn-O系の材料、In-Pm-Zn-O系の材料、In-Sm-Zn-O系の材料、In-Eu-Zn-O系の材料、In-Gd-Zn-O系の材料、In-Tb-Zn-O系の材料、In-Dy-Zn-O系の材料、In-Ho-Zn-O系の材料、In-Er-Zn-O系の材料、In-Tm-Zn-O系の材料、In-Yb-Zn-O系の材料、In-Lu-Zn-O系の材料や、二元系金属酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料、Sn-Mg-O系の材料、In-Mg-O系の材料、In-Ga-O系の材料、及びIn-O系の材料、Sn-O系の材料、Zn-O系の材料などを用いることができる。なお、本明細書においては、例えば、In-Sn-Ga-Zn-O系の材料とは、インジウムIn、錫Sn、ガリウムGa、亜鉛Znを有する金属酸化物、という意味であり、その組成比は特に問わない。また、上記酸化物半導体は、シリコンを含んでいてもよい。また、酸化物半導体として、化学式InMO3ZnOmm>0、且つ、mは整数でないで表記される材料を用いてもよい。ここで、Mは、Ga、Fe、Al、MnおよびCoから選ばれた一または複数の金属元素を指す。また、酸化物半導体として、In3SnO5ZnOnn>0、且つ、nは整数で表記される材料を用いてもよい。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子数比のIn-Ga-Zn-O系の材料やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子数比のIn-Sn-Zn-O系の材料やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。例えば、In-Sn-Zn-O系の材料では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn-O系の材料でも、バルク内欠陥密度を低減することにより移動度を上げることができる。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物の組成の近傍であるとは、a、b、cが、a―A2b―B2c―C2≦r2を満たすことを言い、rは、例えば、0.05とすればよい。他の酸化物でも同様である。酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現でき、以下の式にて定義される。なお、上記において、S0は、測定面座標x1,y1x1,y2x2,y1x2,y2で表される4点によって囲まれる長方形の領域の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。また、酸化物半導体としてIn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2モル数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル数比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=15:1~1.5:1モル数比に換算するとIn2O3:ZnO=15:2~3:4とする。例えば、In-Zn-O系の材料の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。また、酸化物半導体としてIn-Sn-Zn-O系の材料を用いる場合In-Sn-Zn-O系の材料はITZOと呼ぶことができる、用いるターゲットの組成比は、原子数比で、In:Sn:Zn=1:2:2、In:Sn:Zn=2:1:3、In:Sn:Zn=1:1:1、またはIn:Sn:Zn=20:45:35などとなる酸化物ターゲットを用いる。本発明の一態様の半導体装置は、チャネル領域が酸化物半導体によって形成されるトランジスタのソース又はドレインのみに電気的に接続されるノードにおいて電荷の保持情報の記憶を行うことが可能である。そのため、当該ノードにおいては、ゲートリーク電流に起因した電荷の流出が存在しない。これにより、特定のトランジスタのゲートの電位に応じて記憶情報の判別が行われる半導体装置において当該トランジスタのゲートリーク電流に起因して情報が消失する場合であっても、当該ノードから当該トランジスタのゲートに電荷を補充することで情報を復元することが可能である。その結果、当該半導体装置において、当該トランジスタのしきい値電圧のばらつきの低減と、長期間に渡る情報の保持とを両立することができる。すなわち、情報の保持特性に優れる半導体装置を提供することができる。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。実施の形態1まず、本発明の一態様の半導体装置について図1を参照して説明する。<半導体装置の構成例>図1Aは、情報の保持を行うことが可能な半導体装置の構成例を示す回路図である。図1Aに示す半導体装置は、酸化物半導体図1A中、OSと付記するによってチャネル領域が形成されるトランジスタ10、11と、トランジスタ12、13と、容量素子14と、信号線20、21と、ビット線22と、データ線23と、ワード線24と、固定電位線25を有する。なお、トランジスタ12、13としては、酸化物半導体によってチャネル領域が形成されるトランジスタのみならずシリコンなどの他の半導体によってチャネル領域が形成されるトランジスタを適用することも可能である。また、ここでは、トランジスタ10~13は、nチャネル型のトランジスタであることとする。具体的には、トランジスタ10は、ゲートが信号線21に電気的に接続され、ソース及びドレインの一方がデータ線23に電気的に接続される。トランジスタ11は、ゲートが信号線20に電気的に接続され、ソース及びドレインの一方がトランジスタ10のソース及びドレインの他方に電気的に接続される。トランジスタ12は、ゲートがワード線24に電気的に接続され、ソース及びドレインの一方がビット線22に電気的に接続される。トランジスタ13は、ゲートがトランジスタ11のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方がトランジスタ12のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が固定電位線25に電気的に接続される。容量素子14は、一方の電極がトランジスタ10のソース及びドレインの他方並びにトランジスタ11のソース及びドレインの一方に電気的に接続され、他方の電極が固定電位線25に電気的に接続される。なお、図1Aでは、トランジスタ10のソース及びドレインの他方、トランジスタ11のソース及びドレインの一方、並びに容量素子14の一方の電極が電気的に接続するノードをノードaとし、トランジスタ11のソース及びドレインの他方並びにトランジスタ13のゲートが電気的に接続するノードをノードbとしている。図1Aに示す半導体装置では、1ビットの情報を保持することが可能である。具体的には、図1Aに示す半導体装置では、ノードbの電位を所望の値に制御することでトランジスタ13の状態オン状態又はオフ状態を制御することが可能である。そのため、トランジスタ13の状態を判別することで当該半導体装置が保持する情報を判別することが可能である。なお、当該情報の判別は、トランジスタ12がオン状態にある期間において、ビット線を介してトランジスタ13のソース及びドレインの一方に電気的に接続される抵抗素子を設け、該抵抗素子と、トランジスタ13との抵抗分圧を利用するなどの方法によって行うことが可能である。図1Bは、図1Aに示した半導体装置に対する情報の書き込み及び読み出しを行う際の動作例を示す図である。具体的には、図1Bは、当該動作における信号線20、21、ビット線22、データ線23、ワード線24、及び固定電位線25、並びにノードa、bの電位を示す図である。なお、ここでは、固定電位線25は、ロウレベルの電位を供給する配線であることとする。図1Bに示す動作例においては、書き込み期間T1において、信号線20、21及びデータ線23にハイレベルの電位が供給される。これにより、トランジスタ10、11がオン状態となり、ノードa、bの電位がハイレベルの電位に上昇する。なお、書き込み期間T1におけるワード線24の電位は、ロウレベルの電位である。保持期間T2において、信号線20、21にロウレベルの電位が供給される。これにより、トランジスタ10、11がオフ状態となる。このとき、ノードbの電位は、トランジスタ13のゲートリーク電流が生じることに起因して徐々に下降する。他方、当該保持期間T2においても酸化物半導体によってチャネル領域が形成されるトランジスタ10、11がオフ状態になることによって浮遊状態となるノードaの電位は、ほとんど下降しない。なお、保持期間T2におけるワード線24の電位は、ロウレベルの電位である。リフレッシュ期間T3において、信号線20にハイレベルの電位が供給される。これにより、トランジスタ11がオン状態となる。そのため、ノードa及びノードbが電気的に接続され、両者の電位が等しくなる。具体的には、ノードaからノードbに対して電荷の補充が行われる。これにより、仮に、保持期間T2においてノードbの電位がトランジスタ13をオン状態とするのに必要な電位未満まで下降したとしても、当該リフレッシュ期間T3においてノードbの電位をトランジスタ13がオン状態となるのに必要な電位以上とすることが可能である。なお、リフレッシュ期間T3における信号線21及びワード線24の電位は、ロウレベルの電位である。読み出し期間T4において、ワード線24にハイレベルの電位が供給される。これにより、トランジスタ12がオン状態となる。そのため、ビット線22と、トランジスタ13のソース及びドレインの一方とが電気的に接続される。この時、上述したようにビット線を介してトランジスタ13のソース及びドレインの一方に電気的に接続される抵抗素子を設け、該抵抗素子と、トランジスタ13との抵抗分圧を利用するなどの方法によって当該半導体装置において保持された情報の判別を行うことが可能である。なお、読み出し期間T4における信号線20、21の電位は、ロウレベルの電位である。以上のとおり、本発明の一態様に係る半導体装置においては、トランジスタ13のゲートリーク電流に起因して情報が消失する場合であっても、ノードaからノードbに電荷を補充することで当該情報を復元することが可能である。<酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流>ここで、酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流リーク電流を測定した結果について示す。まず、上記測定に用いたトランジスタの作製方法について図2を参照して説明する。始めに、ガラス基板50上に膜厚100nmの窒化シリコン層及び膜厚150nmの酸化窒化シリコン層の積層からなる下地層51をCVD法により形成した図2A参照。次いで、下地層51上に膜厚100nmのタングステン層をスパッタ法により形成した。さらに、当該タングステン層をフォトリソグラフィ法を用いて選択的にエッチングすることでゲート層52を形成した図2B参照。次いで、下地層51上及びゲート層52上に膜厚100nmの酸化窒化シリコン層からなるゲート絶縁膜53をCVD法により形成した図2C参照。次いで、ゲート絶縁膜53上に膜厚25nmの酸化物半導体層をスパッタ法により形成した。なお、当該酸化物半導体層の形成には、In2O3:Ga2O3:ZnO=1:1:2[mol]の金属酸化物ターゲットを用いた。また、当該酸化物半導体層の形成は、基板温度を200°C、チャンバー内圧を0.6Pa、直流電源を5kW、酸素及びアルゴンの混合雰囲気酸素流量50sccm、アルゴン流量50sccmという条件において行っている。さらに、当該酸化物半導体層をフォトリソグラフィ法を用いて選択的にエッチングすることで酸化物半導体層54を形成した図2D参照。次いで、窒素及び酸素の混合雰囲気窒素80、酸素20下で450°C、1時間の熱処理を行った。次いで、フォトリソグラフィ法を用いてゲート絶縁膜53を選択的にエッチングした図示しない。なお、当該エッチング工程は、ゲート層52と、後に形成される導電層とのコンタクトホールを形成するための工程である。次いで、ゲート絶縁膜53及び酸化物半導体層54上に膜厚100nmのチタン層、膜厚200nmのアルミニウム層、及び膜厚100nmのチタン層の積層をスパッタ法により形成した。さらに、当該積層をフォトリソグラフィ法を用いて選択的にエッチングすることでソース層55a及びドレイン層55bを形成した図2E参照。次いで、窒素雰囲気下で300°C、1時間の熱処理を行った。次いで、ゲート絶縁膜53、酸化物半導体層54、ソース層55a、及びドレイン層55b上に膜厚300nmの酸化シリコン層からなる保護絶縁層56を形成した。さらに、保護絶縁層56をフォトリソグラフィ法を用いて選択的にエッチングした図2F参照。なお、当該エッチング工程は、ゲート層、ソース層、及びドレイン層と、後に形成される導電層とのコンタクトホールを形成するための工程である。次いで、保護絶縁層56上に膜厚1.5μmのアクリル層を塗布し、該アクリル層を選択的に露光することによって平坦化絶縁層57を形成した図2G参照。さらに、窒素雰囲気下で250°C、1時間の熱処理を行うことで、アクリル層からなる平坦化絶縁層57を焼き固めた。次いで、平坦化絶縁層57上に膜厚200nmのチタン層をスパッタ法により形成した。さらに、当該チタン層をフォトリソグラフィ法を用いて選択的にエッチングすることでゲート層52に接続する導電層図示しない、ソース層55aに接続する導電層58a、及びドレイン層55bに接続する導電層58bを形成した図2H参照。次いで、窒素雰囲気下で250°C、1時間の熱処理を行った。以上の工程によって、上記測定に用いたトランジスタを作製した。さらに、上記測定に用いた特性評価用回路によるオフ電流の値の算出方法について以下に説明する。特性評価用回路による電流測定について、図3を用いて説明する。図3は、特性評価用回路を説明するための図である。まず、特性評価用回路の回路構成について図3Aを用いて説明する。図3Aは、特性評価用回路の回路構成を示す回路図である。図3Aに示す特性評価用回路は、複数の測定系801を備える。複数の測定系801は、互いに並列に接続される。ここでは、8個の測定系801が並列に接続される構成とする。複数の測定系801を用いることにより、同時に複数の測定を行うことができる。測定系801は、トランジスタ811と、トランジスタ812と、容量素子813と、トランジスタ814と、トランジスタ815と、を含む。トランジスタ811、トランジスタ812、トランジスタ814、及びトランジスタ815は、nチャネル型の電界効果トランジスタである。トランジスタ811のソース及びドレインの一方には、電圧V1が入力され、トランジスタ811のゲートには、電圧Vext_aが入力される。トランジスタ811は、電荷注入用のトランジスタである。トランジスタ812のソース及びドレインの一方は、トランジスタ811のソース及びドレインの他方に接続され、トランジスタ812のソース及びドレインの他方には、電圧V2が入力され、トランジスタ812のゲートには、電圧Vext_bが入力される。トランジスタ812は、リーク電流評価用のトランジスタである。なお、ここでのリーク電流とは、トランジスタのオフ電流を含むリーク電流である。容量素子813の一方の電極は、トランジスタ811のソース及びドレインの他方に接続され、容量素子813の他方の電極には、電圧V2が入力される。なお、ここでは、電圧V2は、0Vである。トランジスタ814のソース及びドレインの一方には、電圧V3が入力され、トランジスタ814のゲートは、トランジスタ811のソース及びドレインの他方に接続される。なお、トランジスタ814のゲートと、トランジスタ811のソース及びドレインの他方、トランジスタ812のソース及びドレインの一方、並びに容量素子813の一方の電極との接続箇所をノードAともいう。なお、ここでは、電圧V3は、5Vである。トランジスタ815のソース及びドレインの一方は、トランジスタ814のソース及びドレインの他方に接続され、トランジスタ815のソース及びドレインの他方には、電圧V4が入力され、トランジスタ815のゲートには、電圧Vext_cが入力される。なお、ここでは、電圧Vext_cは、0.5Vである。さらに、測定系801は、トランジスタ814のソース及びドレインの他方と、トランジスタ815のソース及びドレインの一方との接続箇所の電圧を出力電圧Voutとして出力する。ここでは、トランジスタ811として、図2を用いて説明した作製方法によって形成される、チャネル長L=10μm、チャネル幅W=10μmのトランジスタを用いる。また、トランジスタ814及びトランジスタ815として、図2を用いて説明した作製方法によって形成される、チャネル長L=3μm、チャネル幅W=100μmのトランジスタを用いる。なお、少なくともトランジスタ812は、図3Bに示すようにゲート層52及びソース層55aと、ゲート層52及びドレイン層55bとが重畳せず、幅1μmのオフセット領域を有する。当該オフセット領域を設けることにより、寄生容量を低減することができる。さらに、トランジスタ812としては、チャネル長L及びチャネル幅Wの異なる6つのトランジスタのサンプルSMPともいうを用いる表1参照。図3Aに示すように、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、電荷注入の際に、リーク電流評価用のトランジスタを常にオフ状態に保つことができる。また、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、それぞれのトランジスタを適切なサイズとすることができる。また、リーク電流評価用トランジスタのチャネル幅Wを、電荷注入用のトランジスタのチャネル幅Wよりも大きくすることにより、リーク電流評価用トランジスタのリーク電流以外の特性評価回路のリーク電流成分を相対的に小さくすることができる。その結果、リーク電流評価用トランジスタのリーク電流を高い精度で測定することができる。同時に、電荷注入の際に、リーク電流評価用トランジスタを一度オン状態とする必要がないため、チャネル領域の電荷の一部がノードAに流れ込むことによるノードAの電圧変動の影響もない。次に、図3Aに示す特性評価回路のリーク電流測定方法について、図3Cを用いて説明する。図3Cは、図3Aに示す特性評価回路を用いたリーク電流測定方法を説明するためのタイミングチャートである。図3Aに示す特性評価回路を用いたリーク電流測定方法は、書き込み期間及び保持期間に分けられる。それぞれの期間における動作について、以下に説明する。書き込み期間では、電圧Vext_bとして、トランジスタ812がオフ状態となるような電圧VL-3Vを入力する。また、電圧V1として、書き込み電圧Vwを入力した後、電圧Vext_aとして、一定期間トランジスタ811がオン状態となるような電圧VH5Vを入力する。これによって、ノードAに電荷が蓄積され、ノードAの電圧は、書き込み電圧Vwと同等の値になる。その後、電圧Vext_aとして、トランジスタ811がオフ状態となるような電圧VLを入力する。その後、電圧V1として、電圧VSS0Vを入力する。また、保持期間では、ノードAが保持する電荷量の変化に起因して生じるノードAの電圧の変化量の測定を行う。電圧の変化量から、トランジスタ812のソースとドレインとの間を流れる電流値を算出することができる。以上により、ノードAの電荷の蓄積とノードAの電圧の変化量の測定とを行うことができる。このとき、ノードAの電荷の蓄積及びノードAの電圧の変化量の測定蓄積及び測定動作ともいうを繰り返し行う。まず、第1の蓄積及び測定動作を15回繰り返し行う。第1の蓄積及び測定動作では、書き込み期間に書き込み電圧Vwとして5Vの電圧を入力し、保持期間に1時間の保持を行う。次に、第2の蓄積及び測定動作を2回繰り返し行う。第2の蓄積及び測定動作では、書き込み期間に書き込み電圧Vwとして3.5Vの電圧を入力し、保持期間に50時間の保持を行う。次に、第3の蓄積及び測定動作を1回行う。第3の蓄積及び測定動作では、書き込み期間に書き込み電圧Vwとして4.5Vの電圧を入力し、保持期間に10時間の保持を行う。蓄積及び測定動作を繰り返し行うことにより、測定した電流値が、定常状態における値であることを確認することができる。言い換えると、ノードAを流れる電流IAのうち、過渡電流測定開始後から時間経過とともに減少していく電流成分を除くことができる。その結果、より高い精度でリーク電流を測定することができる。一般に、ノードAの電圧VAは、出力電圧Voutの関数として式1のように表される。また、ノードAの電荷QAは、ノードAの電圧VA、ノードAに接続される容量CA、定数constを用いて、式2のように表される。ここで、ノードAに接続される容量CAは、容量素子813の容量と容量素子813以外の容量成分の和である。ノードAの電流IAは、ノードAに流れ込む電荷またはノードAから流れ出る電荷の時間微分であるから、ノードAの電流IAは、式3のように表される。なお、ここでは、Δtを約54000secとする。このように、ノードAに接続される容量CAと、出力電圧Voutから、リーク電流であるノードAの電流IAを求めることができるため、特性評価回路のリーク電流を求めることができる。次に、上記特性評価回路を用いた測定方法による出力電圧の測定結果及び該測定結果より算出した特性評価回路のリーク電流の値について、図4を用いて説明する。図4Aに、SMP4、SMP5、及びSMP6におけるトランジスタの上記測定第1の蓄積及び測定動作に係る経過時間Timeと、出力電圧Voutとの関係を示し、図4Bに、上記測定に係る経過時間Timeと、該測定によって算出された電流IAとの関係を示す。測定開始後から出力電圧Voutが変動しており、定常状態に到るためには10時間以上必要であることがわかる。また、図5に、上記測定により得られた値から見積もられたSMP1乃至SMP6におけるノードAの電圧とリーク電流の関係を示す。図5では、例えばSMP4において、ノードAの電圧が3.0Vの場合、リーク電流は28yA/μmである。リーク電流にはトランジスタ812のオフ電流も含まれるため、トランジスタ812のオフ電流も28yA/μm以下とみなすことができる。また、図6乃至図8に、85°C、125°C、及び150°Cにおける上記測定により見積もられたSMP1乃至SMP6におけるノードAの電圧とリーク電流の関係を示す。図6乃至図8に示すように、150°Cの場合であっても、リーク電流は、100zA/μm以下であることがわかる。以上のように、酸化物半導体によってチャネル領域が形成されるトランジスタを用いた特性評価用回路において、リーク電流が十分に低いため、該トランジスタのオフ電流が十分に小さいことがわかる。また、該トランジスタのオフ電流は、温度が上昇した場合であっても十分に低いことがわかる。<レイアウトの具体例>次いで、図1Aに示した半導体装置のレイアウトの具体例について図9を参照して説明する。図9Aは、図1Aに示した半導体装置のレイアウトの具体例を示す上面図であり、図9Bは、図9AのA-B線及びC-D線における断面図を示す図である。図9A、Bに示す半導体装置は、絶縁層601を介して基板603上に設けられた単結晶シリコンによってチャネル領域が形成されるトランジスタ12、13と、トランジスタ12、13を覆う絶縁層627上に設けられた酸化物半導体によってチャネル領域が形成されるトランジスタ10、11と、容量素子14とを有する。具体的には、トランジスタ10は、絶縁層627上に設けられる導電層628e、628fと、絶縁層627、導電層628fの一端、及び導電層628eの一端上に設けられる酸化物半導体層630bと、導電層628e、628f及び酸化物半導体層630b上に設けられる絶縁層629と、絶縁層629を介して酸化物半導体層630b上に設けられる導電層631bとを含む。なお、トランジスタ10において、導電層631bは、ゲートとして機能し、絶縁層629は、ゲート絶縁膜として機能し、導電層628e、628fのそれぞれは、ソース又はドレインとして機能する。同様に、トランジスタ11は、絶縁層627上に設けられる導電層628d、628eと、絶縁層627、導電層628dの一端、及び導電層628eの他端上に設けられる酸化物半導体層630aと、導電層628d、628e及び酸化物半導体層630a上に設けられる絶縁層629と、絶縁層629を介して酸化物半導体層630a上に設けられる導電層631aとを含む。なお、トランジスタ11において、導電層631aは、ゲートとして機能し、絶縁層629は、ゲート絶縁膜として機能し、導電層628d、628eのそれぞれは、ソース又はドレインとして機能する。また、トランジスタ12は、絶縁層601上に設けられる単結晶シリコン層を母体とする一対の高濃度不純物領域618a、618b、一対の低濃度不純物領域619a、619b、及びチャネル領域620aと、一対の低濃度不純物領域619a、619b及びチャネル領域620a上に設けられる絶縁層613aと、絶縁層613aを介してチャネル領域620a上に設けられる導電層614aと、絶縁層613aを介して一対の低濃度不純物領域619a、619b上に設けられるサイドウォール617a、617bと、一対の高濃度不純物領域618a、618bに電気的に接続された一対の導電層628a、628bとを含む。なお、トランジスタ12において、導電層614aは、ゲートとして機能し、絶縁層613aは、ゲート絶縁膜として機能し、導電層628a、628bのそれぞれは、ソース又はドレインとして機能する。同様に、トランジスタ13は、絶縁層601上に設けられる単結晶シリコン層を母体とする一対の高濃度不純物領域618c、618d、一対の低濃度不純物領域619c、619d、及びチャネル領域620bと、一対の低濃度不純物領域619c、619d及びチャネル領域620b上に設けられる絶縁層613bと、絶縁層613bを介してチャネル領域620b上に設けられる導電層614bと、絶縁層613bを介して一対の低濃度不純物領域619c、619d上に設けられるサイドウォール617c、617dと、一対の高濃度不純物領域618c、618dに電気的に接続された一対の導電層628b、628cとを含む。なお、トランジスタ13において、導電層614bは、ゲートとして機能し、絶縁層613bは、ゲート絶縁膜として機能し、導電層628b、628cのそれぞれは、ソース又はドレインとして機能する。また、容量素子14は、単結晶シリコンを母体とする高濃度不純物領域618eと、高濃度不純物領域618e上に設けられた絶縁層626及び絶縁層627と、絶縁層627上に設けられた導電層628eとを含む。なお、容量素子14において、導電層628eは、一方の電極として機能し、絶縁層626及び絶縁層627は、誘電体として機能し、高濃度不純物領域618eは、他方の電極として機能する。なお、図1Aに示した半導体装置を設計する場合、容量素子14の一方の電極が電気的に接続するノードaの電位の下降が、少なくともトランジスタ13のゲートが電気的に接続するノードbの電位の下降よりも抑制される必要がある。その点を考慮し、図9に示す容量素子14においては、トランジスタ12、13のゲート絶縁膜として機能する絶縁層626に加えて絶縁層627を誘電体として利用している。すなわち、容量素子14の誘電体としてトランジスタ13のゲート絶縁膜に加えて他の絶縁層を適用することで、容量素子14の一対の電極間に生じるリーク電流に起因したノードaの電位の下降を、トランジスタ13におけるゲートリーク電流に起因したノードbの電位の下降よりも抑制することが可能である。なお、導電層628fは、絶縁層629及び絶縁層632に設けられたコンタクトホールにおいてデータ線23として機能する導電層230に接続されている。また、導電層631bは、絶縁層632に設けられたコンタクトホールにおいて信号線21として機能する導電層210に接続されている。また、導電層631aは、絶縁層632に設けられたコンタクトホールにおいて信号線20として機能する導電層200に接続されている。また、高濃度不純物領域618eは、絶縁層626及び絶縁層627に設けられたコンタクトホールにおいて固定電位線25として機能する導電層250に接続されている。また、導電層628aは、ビット線22として機能する導電層220の一部である。また、導電層614aは、ワード線24として機能する導電層240の一部である。また、導電層628cは、固定電位線25として機能する導電層250の一部である。また、基板603上に単結晶シリコン層を形成する方法としては、スマートカット登録商標に代表されるUNIBOND登録商標、ELTRANEpitaxialLayerTransfer登録商標、誘電体分離法、PACEPlasmaAssistedChemicalEtching法などを用いることができる。<変形例>上述した半導体装置は、本発明の一態様であり、当該半導体装置と異なる点を有する半導体装置も本発明には含まれる。例えば、当該半導体装置として、図10に示す構成を有する半導体装置を適用することが可能である。端的に述べると、図10に示す半導体装置は、図1Aに示す半導体装置においてトランジスタ12とトランジスタ13を置換した半導体装置である。具体的に述べると、図10に示す半導体装置においては、トランジスタ13のソース及びドレインの一方がビット線22に電気的に接続される点、トランジスタ12のソース及びドレインの一方がトランジスタ13のソース及びドレインの他方に電気的に接続される点、並びにトランジスタ12のソース及びドレインの他方が固定電位線25に電気的に接続される点が図1Aに示す半導体装置と異なる。なお、図10に示す半導体装置は、図1Bに示す動作例と同じ動作を行うことが可能である。また、当該半導体装置として、図11Aに示す構成を有する半導体装置を適用することも可能である。端的に述べると、図11Aに示す半導体装置は、図1Aに示す半導体装置においてトランジスタ12を削除した半導体装置である。具体的に述べると、図11Aに示す半導体装置においては、トランジスタ13のソース及びドレインの一方がビット線22に電気的に接続される点並びに容量素子14の他方の電極がワード線24に電気的に接続される点が図1Aに示す半導体装置と異なる。図11Aに示す半導体装置は、トランジスタ数を低減することができるため好ましい。ただし、図11Aに示す半導体装置は、図1A及び図10に示した半導体装置とは、動作が異なる。図11Bは、図11Aに示す半導体装置の動作例を示す図である。図11Bに示す動作例は、読み出し期間T4における動作が図1Bに示す動作例と異なる。具体的には、読み出し期間T4において信号線20の電位がハイレベルの電位を維持する。これにより、容量素子14を介した容量結合により、ノードa及びノードbの電位がさらに上昇することになる。このとき、トランジスタ13がオン状態となり、当該半導体装置において保持された情報の判別を行うことが可能である。ここで、図11Aに示す半導体装置は、図11Bに示す動作例における読み出し期間T4においてのみトランジスタ13がオン状態となるように設計する必要がある。換言すると、図11Bに示す動作例における書き込み期間T1において、ノードbの電位はハイレベルの電位に上昇するが、当該電位でもトランジスタ13がオフ状態を維持する必要がある。加えて、書き込み期間T1においてノードbの電位がロウレベルの電位のままであっても読み出し期間T4において容量素子14を介した容量結合によりノードbの電位は上昇するが、当該電位でもトランジスタ13がオフ状態を維持する必要がある。すなわち、トランジスタ13のしきい値電圧は、データ線23に供給される電位の最大値と固定電位線25の電位との電位差、及び、ワード線24に供給される電位の最大値と最小値との電位差のそれぞれよりも高く、且つ、当該2つの電位差の和よりも低くなる必要がある。また、図9A、Bにおいては、単結晶シリコンによってチャネル領域が形成されるトランジスタ及び酸化物半導体によってチャネル領域が形成されるトランジスタの双方を用いて半導体装置を構成するレイアウトの具体例について示したが、当該半導体装置は、酸化物半導体によってチャネル領域が形成されるトランジスタのみによって構成することも可能である。そのような半導体装置のレイアウトの具体例について図12A、Bを参照して説明する。図12Aは、図1Aに示した半導体装置のレイアウトの具体例を示す上面図であり、図12Bは、図12AのE-F線及びG-H線における断面図を示す図である。図12A、Bに示す半導体装置は、基板703上に設けられた酸化物半導体によってチャネル領域が形成されるトランジスタ10~13と、容量素子14とを有する。具体的には、トランジスタ10は、基板703上に設けられる導電層728a、728bと、基板703、導電層728aの一端、及び導電層728bの一端上に設けられる酸化物半導体層730aと、導電層728a、728b及び酸化物半導体層730a上に設けられる絶縁層729と、絶縁層729を介して酸化物半導体層730a上に設けられる導電層731aとを含む。なお、トランジスタ10において、導電層731aは、ゲートとして機能し、絶縁層729は、ゲート絶縁膜として機能し、導電層728a、728bのそれぞれは、ソース又はドレインとして機能する。また、トランジスタ11は、基板703上に設けられる導電層728b、728cと、基板703、導電層728bの他端、及び導電層728cの一端上に設けられる酸化物半導体層730bと、導電層728b、728c及び酸化物半導体層730b上に設けられる絶縁層729と、絶縁層729を介して酸化物半導体層730b上に設けられる導電層731bとを含む。なお、トランジスタ11において、導電層731bは、ゲートとして機能し、絶縁層729は、ゲート絶縁膜として機能し、導電層728b、728cのそれぞれは、ソース又はドレインとして機能する。また、トランジスタ12は、基板703上に設けられる導電層728d、728eと、基板703、導電層728dの一端、及び導電層728eの一端上に設けられる酸化物半導体層730cと、導電層728d、728e及び酸化物半導体層730c上に設けられる絶縁層729と、絶縁層729を介して酸化物半導体層730c上に設けられる導電層731cとを含む。なお、トランジスタ12において、導電層731cは、ゲートとして機能し、絶縁層729は、ゲート絶縁膜として機能し、導電層728d、728eのそれぞれは、ソース又はドレインとして機能する。また、トランジスタ13は、基板703上に設けられる導電層728e、728fと、基板703、導電層728eの他端、及び導電層728fの一端上に設けられる酸化物半導体層730dと、導電層728e、728f及び酸化物半導体層730d上に設けられる絶縁層729と、絶縁層729を介して酸化物半導体層730d上に設けられる導電層731dとを含む。なお、トランジスタ13において、導電層731dは、ゲートとして機能し、絶縁層729は、ゲート絶縁膜として機能し、導電層728e、728fのそれぞれは、ソース又はドレインとして機能する。また、容量素子14は、導電層728bと、導電層728b上に設けられた絶縁層729及び絶縁層732と、絶縁層732上に設けられた固定電位線25として機能する導電層251の一部とを含む。なお、容量素子14において、導電層728bは、一方の電極として機能し、絶縁層729及び絶縁層732は、誘電体として機能し、導電層251の一部は、他方の電極として機能する。なお、図1Aに示した半導体装置を設計する場合、容量素子14の一方の電極が電気的に接続するノードaの電位の下降が、少なくともトランジスタ13のゲートが電気的に接続するノードbの電位の下降よりも抑制される必要がある。その点を考慮し、図12に示す容量素子14においては、トランジスタ10~13のゲート絶縁膜として機能する絶縁層729に加えて絶縁層732を誘電体として利用している。すなわち、容量素子14の誘電体としてトランジスタ13のゲート絶縁膜に加えて他の絶縁層を適用することで、容量素子14の一対の電極間に生じるリーク電流に起因したノードaの電位の下降を、トランジスタ13におけるゲートリーク電流に起因したノードbの電位の下降よりも抑制することが可能である。なお、導電層728aは、絶縁層729及び絶縁層732に設けられたコンタクトホールにおいてデータ線23として機能する導電層231に接続されている。また、導電層731aは、絶縁層732に設けられたコンタクトホールにおいて信号線21として機能する導電層211に接続されている。また、導電層731bは、絶縁層732に設けられたコンタクトホールにおいて信号線20として機能する導電層201に接続されている。また、導電層728cは、絶縁層729に設けられたコンタクトホールにおいて導電層731dに接続されている。また、導電層728dは、絶縁層729及び絶縁層732に設けられたコンタクトホールにおいてビット線22として機能する導電層221に接続されている。また、導電層728fは、絶縁層729及び絶縁層732に設けられたコンタクトホールにおいて固定電位線25として機能する導電層251に接続されている。図12に示すように、酸化物半導体によってチャネル領域が形成されるトランジスタによって半導体装置を構成することで、作製工程の低減によるコストの低減及び歩留まりの向上が図れる。実施の形態2本実施の形態では、c軸配向し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なるc軸を中心に回転したc軸配向を有した結晶CAAC:CAxisAlignedCrystalともいう。を含む酸化物について説明する。CAACを含む酸化物とは、広義に、非単結晶であって、そのab面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。CAACは単結晶ではないが、非晶質のみから形成されているものでもない。また、CAACは結晶化した部分結晶部分を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。CAACに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、CAACを構成する個々の結晶部分のc軸は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向に揃っていてもよい。または、CAACを構成する個々の結晶部分のab面の法線は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向を向いていてもよい。CAACは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。このようなCAACの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子または窒素原子の層状配列が認められる結晶を挙げることもできる。CAACに含まれる結晶構造の一例について図13乃至図15を用いて詳細に説明する。なお、特に断りがない限り、図13乃至図15は上方向をc軸方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。図13Aに、1個の6配位のInと、Inに近接の6個の4配位の酸素原子以下4配位のOと、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図13Aの構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図13Aの上半分および下半分にはそれぞれ3個ずつ4配位のOがある。図13Aに示す小グループは電荷が0である。図13Bに、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子以下3配位のOと、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれもab面に存在する。図13Bの上半分および下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、図13Bに示す構造をとりうる。図13Bに示す小グループは電荷が0である。図13Cに、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造を示す。図13Cの上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。または、図13Cの上半分に3個の4配位のOがあり、下半分に1個の4配位のOがあってもよい。図13Cに示す小グループは電荷が0である。図13Dに、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造を示す。図13Dの上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。図13Dに示す小グループは電荷が1となる。図13Eに、2個のZnを含む小グループを示す。図13Eの上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図13Eに示す小グループは電荷が-1となる。ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループユニットセルともいう。と呼ぶ。ここで、これらの小グループ同士が結合する規則について説明する。図13Aに示す6配位のInの上半分の3個のOは下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは上方向にそれぞれ3個の近接Inを有する。5配位のGaの上半分の1個のOは下方向に1個の近接Gaを有し、下半分の1個のOは上方向に1個の近接Gaを有する。4配位のZnの上半分の1個のOは下方向に1個の近接Znを有し、下半分の3個のOは上方向にそれぞれ3個の近接Znを有する。この様に、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、6配位の金属原子InまたはSnが下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子GaまたはInまたは4配位の金属原子Znのいずれかと結合することになる。これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。図14Aに、In-Sn-Zn-O系の層構造を構成する中グループのモデル図を示す。図14Bに、3つの中グループで構成される大グループを示す。なお、図14Cは、図14Bの層構造をc軸方向から観察した場合の原子配列を示す。図14Aにおいては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、図14Aにおいて、Inの上半分および下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図14Aにおいて、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。図14Aにおいて、In-Sn-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グループが複数結合して大グループを構成する。ここで、3配位のOおよび4配位のOの場合、結合1本当たりの電荷はそれぞれ-0.667、-0.5と考えることができる。例えば、In6配位または5配位、Zn4配位、Sn5配位または6配位の電荷は、それぞれ3、2、4である。従って、Snを含む小グループは電荷が1となる。そのため、Snを含む層構造を形成するためには、電荷1を打ち消す電荷-1が必要となる。電荷-1をとる構造として、図13Eに示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。具体的には、図14Bに示した大グループが繰り返されることで、In-Sn-Zn-O系の結晶In2SnZn3O8を得ることができる。なお、得られるIn-Sn-Zn-O系の層構造は、In2SnZn2O7ZnOmmは0または自然数。とする組成式で表すことができる。また、このほかにも、四元系金属の酸化物であるIn-Sn-Ga-Zn-O系の材料や、三元系金属の酸化物であるIn-Ga-Zn-O系の材料IGZOとも表記する。、In-Al-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料や、In-Hf-Zn-O系の材料、In-La-Zn-O系の材料、In-Ce-Zn-O系の材料、In-Pr-Zn-O系の材料、In-Nd-Zn-O系の材料、In-Sm-Zn-O系の材料、In-Eu-Zn-O系の材料、In-Gd-Zn-O系の材料、In-Tb-Zn-O系の材料、In-Dy-Zn-O系の材料、In-Ho-Zn-O系の材料、In-Er-Zn-O系の材料、In-Tm-Zn-O系の材料、In-Yb-Zn-O系の材料、In-Lu-Zn-O系の材料や、二元系金属の酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料、Sn-Mg-O系の材料、In-Mg-O系の材料や、In-Ga-O系の材料などを用いた場合も同様である。例えば、図15Aに、In-Ga-Zn-O系の層構造を構成する中グループのモデル図を示す。図15Aにおいて、In-Ga-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。この中グループが複数結合して大グループを構成する。図15Bに3つの中グループで構成される大グループを示す。なお、図15Cは、図15Bの層構造をc軸方向から観察した場合の原子配列を示している。ここで、In6配位または5配位、Zn4配位、Ga5配位の電荷は、それぞれ3、2、3であるため、In、ZnおよびGaのいずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。また、In-Ga-Zn-O系の層構造を構成する中グループは、図15Aに示した中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りうる。実施の形態3本実施の形態では、トランジスタの電界効果移動度に関して説明する。酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。半導体本来の移動度をμ0、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁粒界等が存在すると仮定すると、と表現できる。ここで、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、と表される。ここで、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Idは、である。ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vdはドレイン電圧である。上式の両辺をVgで割り、更に両辺の対数を取ると、となる。式A5の右辺はVgの関数である。この式からわかるように、縦軸をlnId/Vg、横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。酸化物半導体としては、インジウムIn、スズSn、亜鉛Znの比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。このようにして求めた欠陥密度等をもとに式A2および式A3よりμ0=120cm2/Vsが導出される。欠陥のあるIn-Sn-Zn酸化物で測定される移動度は40cm2/Vs程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ0は120cm2/Vsとなると予想できる。ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からxだけ離れた場所における移動度μ1は、で表される。ここで、Dはゲート方向の電界、B、lは定数である。Bおよびlは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm/s、l=10nm界面散乱が及ぶ深さである。Dが増加するすなわち、ゲート電圧が高くなると式A6の第2項が増加するため、移動度μ1は低下することがわかる。半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ2を計算した結果を図16に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5電子ボルト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁膜の厚さは100nm、比誘電率は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。図16で示されるように、ゲート電圧1V強で移動度100cm2/Vs以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすることAtomicLayerFlatnessが望ましい。このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図17乃至図19に示す。なお、計算に用いたトランジスタの断面構造を図20に示す。図20に示すトランジスタは酸化物半導体層にnの導電型を呈する半導体領域1103aおよび半導体領域1103cを有する。半導体領域1103aおよび半導体領域1103cの抵抗率は2×10-3Ωcmとする。図20Aに示すトランジスタは、下地絶縁層1101と、下地絶縁層1101に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物1102の上に形成される。トランジスタは半導体領域1103a、半導体領域1103cと、それらに挟まれ、チャネル形成領域となる真性の半導体領域1103bと、ゲート電極1105を有する。ゲート電極1105の幅を33nmとする。ゲート電極1105と半導体領域1103bの間には、ゲート絶縁膜1104を有し、また、ゲート電極1105の両側面には側壁絶縁層1106aおよび側壁絶縁層1106b、ゲート電極1105の上部には、ゲート電極1105と他の配線との短絡を防止するための絶縁層1107を有する。側壁絶縁層の幅は5nmとする。また、半導体領域1103aおよび半導体領域1103cに接して、ソース1108aおよびドレイン1108bを有する。なお、このトランジスタにおけるチャネル幅を40nmとする。図20Bに示すトランジスタは、下地絶縁層1101と、酸化アルミニウムよりなる埋め込み絶縁物1102の上に形成され、半導体領域1103a、半導体領域1103cと、それらに挟まれた真性の半導体領域1103bと、幅33nmのゲート電極1105とゲート絶縁膜1104と側壁絶縁層1106aおよび側壁絶縁層1106bと絶縁層1107とソース1108aおよびドレイン1108bを有する点で図20Aに示すトランジスタと同じである。図20Aに示すトランジスタと図20Bに示すトランジスタの相違点は、側壁絶縁層1106aおよび側壁絶縁層1106bの下の半導体領域の導電型である。図20Aに示すトランジスタでは、側壁絶縁層1106aおよび側壁絶縁層1106bの下の半導体領域はnの導電型を呈する半導体領域1103aおよび半導体領域1103cであるが、図20Bに示すトランジスタでは、真性の半導体領域1103bである。すなわち、図20Bに示す半導体層において、半導体領域1103a半導体領域1103cとゲート電極1105がLoffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Loffをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁層1106a側壁絶縁層1106bの幅と同じである。その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用した。図17は、図20Aに示される構造のトランジスタのドレイン電流Id、実線および移動度μ、点線のゲート電圧Vg、ゲートとソースの電位差依存性を示す。ドレイン電流Idは、ドレイン電圧ドレインとソースの電位差を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図17Aはゲート絶縁膜の厚さを15nmとしたものであり、図17Bは10nmとしたものであり、図17Cは5nmとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Idオフ電流が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Idオン電流には目立った変化が無い。ゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超えることが示された。図18は、図20Bに示される構造のトランジスタで、オフセット長Loffを5nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図18Aはゲート絶縁膜の厚さを15nmとしたものであり、図18Bは10nmとしたものであり、図18Cは5nmとしたものである。また、図19は、図20Bに示される構造のトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図19Aはゲート絶縁膜の厚さを15nmとしたものであり、図19Bは10nmとしたものであり、図19Cは5nmとしたものである。いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。なお、移動度μのピークは、図17では80cm2/Vs程度であるが、図18では60cm2/Vs程度、図19では40cm2/Vs程度と、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超えることが示された。実施の形態4本実施の形態では、酸化物半導体としてIn、Sn、Znを主成分とする酸化物半導体を用いたトランジスタについて説明する。In、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で5atomic以上含まれる元素をいう。In、Sn、Znを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリオフ化させることが可能となる。例えば、図21A乃至図21Cは、In、Sn、Znを主成分とし、チャネル長Lが3μm、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁膜を用いたトランジスタの特性である。なお、Vdは10Vとした。図21Aは基板を意図的に加熱せずにスパッタリング法でIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は18.8cm2/Vsecが得られている。一方、基板を意図的に加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図21Bは基板を200°Cに加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は32.2cm2/Vsecが得られている。電界効果移動度は、In、Sn、Znを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図21Cは、In、Sn、Znを主成分とする酸化物半導体膜を200°Cでスパッタリング成膜した後、650°Cで熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm2/Vsecが得られている。基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には100cm2/Vsecを超える電界効果移動度を実現することも可能になると推定される。In、Sn、Znを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。基板を意図的に加熱して成膜すること及び/又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリオフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリオフとなる方向に動き、このような傾向は図21Aと図21Bの対比からも確認することができる。なお、しきい値電圧はIn、Sn及びZnの比率を変えることによっても制御することが可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノーマリオフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。意図的な基板加熱温度若しくは熱処理温度は、150°C以上、好ましくは200°C以上、より好ましくは400°C以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリオフ化を図ることが可能となる。また、意図的に基板を加熱した成膜及び/又は成膜後に熱処理をすることで、ゲートバイアスストレスに対する安定性を高めることができる。例えば、2MV/cm、150°C、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V未満を得ることができる。実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料1と、650°Cの加熱処理を行った試料2のトランジスタに対してBT試験を行った。まず基板温度を25°Cとし、Vdsを10Vとし、トランジスタのVg-Id特性の測定を行った。なお、Vdsはドレイン電圧ドレインとソースの電位差を示す。次に、基板温度を150°Cとし、Vdsを0.1Vとした。次に、ゲート絶縁膜に印加される電界強度が2MV/cmとなるようにVgに20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdsを10Vとし、トランジスタのVg-Id測定を行った。これをプラスBT試験と呼ぶ。同様に、まず基板温度を25°Cとし、Vdsを10Vとし、トランジスタのVg-Id特性の測定を行った。次に、基板温度を150°Cとし、Vdsを0.1Vとした。次に、ゲート絶縁膜に印加される電界強度が-2MV/cmとなるようにVgに-20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdsを10Vとし、トランジスタのVg-Id測定を行った。これをマイナスBT試験と呼ぶ。試料1のプラスBT試験の結果を図22Aに、マイナスBT試験の結果を図22Bに示す。また、試料2のプラスBT試験の結果を図23Aに、マイナスBT試験の結果を図23Bに示す。試料1のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ1.80Vおよび-0.42Vであった。また、試料2のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった。試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1020/cm3以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、X線回折XRD:X-RayDiffractionでハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば650°Cの熱処理を行うことで、X線回折により明確な回折ピークを観測することができる。実際に、In-Sn-Zn-O膜のXRD分析を行った。XRD分析には、BrukerAXS社製X線回折装置D8ADVANCEを用い、Out-of-Plane法で測定した。XRD分析を行った試料として、試料Aおよび試料Bを用意した。以下に試料Aおよび試料Bの作製方法を説明する。脱水素化処理済みの石英基板上にIn-Sn-Zn-O膜を100nmの厚さで成膜した。In-Sn-Zn-O膜は、スパッタリング装置を用い、酸素雰囲気で電力を100WDCとして成膜した。ターゲットは、In:Sn:Zn=1:1:1[原子数比]のIn-Sn-Zn-Oターゲットを用いた。なお、成膜時の基板加熱温度は200°Cとした。このようにして作製した試料を試料Aとした。次に、試料Aと同様の方法で作製した試料に対し加熱処理を650°Cの温度で行った。加熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。図26に試料Aおよび試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピークが観測されなかったが、試料Bでは、2θが35deg近傍および37deg~38degに結晶由来のピークが観測された。このように、In、Sn、Znを主成分とする酸化物半導体は成膜時に基板を意図的に加熱すること及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリオフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅1μmあたりの電流値を示す。図27に、トランジスタのオフ電流と測定時の基板温度絶対温度の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値1000/Tを横軸としている。具体的には、図27に示すように、基板温度が125°Cの場合には1aA/μm1×10-18A/μm以下、85°Cの場合には100zA/μm1×10-19A/μm以下、室温27°Cの場合には1zA/μm1×10-21A/μm以下にすることができる。好ましくは、125°Cにおいて0.1aA/μm1×10-19A/μm以下に、85°Cにおいて10zA/μm1×10-20A/μm以下に、室温において0.1zA/μm1×10-22A/μm以下にすることができる。もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点-70°C以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。また、酸化物半導体膜成膜後に650°Cの加熱処理を行った試料Bを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lovが0μm、dWが0μmである。なお、Vdsは10Vとした。なお、基板温度は-40°C、-25°C、25°C、75°C、125°Cおよび150°Cで行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜に対する一対の電極のはみ出しをdWと呼ぶ。図24に、Id実線および電界効果移動度点線のVg依存性を示す。また、図25Aに基板温度としきい値電圧の関係を、図25Bに基板温度と電界効果移動度の関係を示す。図25Aより、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は-40°C~150°Cで1.09V~-0.23Vであった。また、図25Bより、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は-40°C~150°Cで36cm2/Vs~32cm2/Vsであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。上記のようなIn、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30cm2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Si半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。本実施例では、In-Sn-Zn-O膜を酸化物半導体膜に用いたトランジスタの一例について、図28を用いて説明する。図28は、コプラナー型であるトップゲートトップコンタクト構造のトランジスタの上面図および断面図である。図28Aにトランジスタの上面図を示す。また、図28Bに図28Aの一点鎖線A-Bに対応する断面A-Bを示す。図28Bに示すトランジスタは、基板1200と、基板1200上に設けられた下地絶縁膜1202と、下地絶縁膜1202の周辺に設けられた保護絶縁膜1204と、下地絶縁膜1202および保護絶縁膜1204上に設けられた高抵抗領域1206aおよび低抵抗領域1206bを有する酸化物半導体膜1206と、酸化物半導体膜1206上に設けられたゲート絶縁膜1208と、ゲート絶縁膜1208を介して酸化物半導体膜1206と重畳して設けられたゲート電極1210と、ゲート電極1210の側面と接して設けられた側壁絶縁膜1212と、少なくとも低抵抗領域1206bと接して設けられた一対の電極1214と、少なくとも酸化物半導体膜1206、ゲート電極1210および一対の電極1214を覆って設けられた層間絶縁膜1216と、層間絶縁膜1216に設けられた開口部を介して少なくとも一対の電極1214の一方と接続して設けられた配線1218と、を有する。なお、図示しないが、層間絶縁膜1216および配線1218を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜1216の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。本実施例では、上記とは異なるIn-Sn-Zn-O膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。図29は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図29Aはトランジスタの上面図である。また、図29Bは図29Aの一点鎖線A-Bに対応する断面図である。図29Bに示すトランジスタは、基板1600と、基板1600上に設けられた下地絶縁膜1602と、下地絶縁膜1602上に設けられた酸化物半導体膜1606と、酸化物半導体膜1606と接する一対の電極1614と、酸化物半導体膜1606および一対の電極1614上に設けられたゲート絶縁膜1608と、ゲート絶縁膜1608を介して酸化物半導体膜1606と重畳して設けられたゲート電極1610と、ゲート絶縁膜1608およびゲート電極1610を覆って設けられた層間絶縁膜1616と、層間絶縁膜1616に設けられた開口部を介して一対の電極1614と接続する配線1618と、層間絶縁膜1616および配線1618を覆って設けられた保護膜1620と、を有する。基板1600としてはガラス基板を、下地絶縁膜1602としては酸化シリコン膜を、酸化物半導体膜1606としてはIn-Sn-Zn-O膜を、一対の電極1614としてはタングステン膜を、ゲート絶縁膜1608としては酸化シリコン膜を、ゲート電極1610としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜1616としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線1618としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜1620としてはポリイミド膜を、それぞれ用いた。なお、図29Aに示す構造のトランジスタにおいて、ゲート電極1610と一対の電極1614との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜1606に対する一対の電極1614のはみ出しをdWと呼ぶ。"