"基板と、前記基板内に形成され、第1導電型を有する外部ウェルと、前記外部ウェル内に形成され、前記第1導電型とは異なる第2導電型を有する内部ウェルと、前記内部ウェルの表面に配される第1導電型の第1高濃度ドーピング領域と、前記内部ウェルの表面に配される第2導電型の第2高濃度ドーピング領域と、前記外部ウェルの表面に配される第1導電型の第3高濃度ドーピング領域と、を含み、前記第2高濃度ドーピング領域は、前記第1高濃度ドーピング領域と、第3高濃度ドーピング領域との間でそれぞれから離隔されて配され、前記第1高濃度ドーピング領域と第2高濃度ドーピング領域との間、前記第2高濃度ドーピング領域と第3高濃度ドーピング領域との間の空間のうち少なくともいずれか一つには、素子分離構造体が存在しないことを特徴とするESDelectrostaticdischarge保護素子。前記第1高濃度ドーピング領域と第2高濃度ドーピング領域との間、前記第2高濃度ドーピング領域と第3高濃度ドーピング領域との間の空間いずれにも素子分離構造体が存在しないことを特徴とする請求項1に記載のESD保護素子。前記第1高濃度ドーピング領域、第2高濃度ドーピング領域及び第3高濃度ドーピング領域にそれぞれ電気的に連結される第1金属電極、第2金属電極及び第3金属電極を含むことを特徴とする請求項1または2に記載のESD保護素子。前記第1導電型はN型であり、前記第2導電型はP型であり、前記第2金属電極は、接地電圧が印加される端子に連結され、前記第1金属電極及び第3金属電極は、導電性パッド端子に連結されることを特徴とする請求項3に記載のESD保護素子。前記第1導電型はP型であり、前記第2導電型はN型であり、前記第2金属電極は、電源電圧が印加される端子に連結され、前記第1金属電極及び第3金属電極は、導電性パッド端子に連結されることを特徴とする請求項3に記載のESD保護素子。前記基板上の絶縁層、前記絶縁層を貫通して拡張し、前記第2高濃度ドーピング領域及び第3高濃度ドーピング領域それぞれにコンタクトされる第1コンタクトプラグ及び第2コンタクトプラグをさらに含み、前記第1金属電極は、前記第1高濃度ドーピング領域に直接にコンタクトされ、前記第2金属電極及び第3金属電極は、前記第1コンタクトプラグ及び第2コンタクトプラグを介して、前記第2高濃度ドーピング領域及び第3高濃度ドーピング領域それぞれに電気的に連結されることを特徴とする請求項3から5のいずれかに記載のESD保護素子。前記内部ウェルは、完全に前記外部ウェル内に配されることを特徴とする請求項1~6のいずれかに記載のESD保護素子。前記第2高濃度ドーピング領域は、前記第1高濃度ドーピング領域を取り囲み、前記第3高濃度ドーピング領域は、前記第2高濃度ドーピング領域を取り囲むことを特徴とする請求項1から7のいずれかに記載のESD保護素子。基板内に形成され、前記外部ウェルと、前記外部ウェル外部の基板領域との境界に沿って拡張する素子分離構造体をさらに含むことを特徴とする請求項1から8のいずれかに記載のESD保護素子。素子領域とESDelectrostaticdischarge領域とを具備した基板と、端子を構成する電気的に導電性物質であるパッドと、前記基板の前記素子領域に配され、前記パッドに連結された信号ラインを含む電子素子と、前記基板の前記ESD領域内に形成され、第1導電型を有する外部ウェルと、前記外部ウェル内に形成され、前記第1導電型とは異なる第2導電型を有する内部ウェルと、前記内部ウェルの表面に配される第1導電型の第1高濃度ドーピング領域と、前記内部ウェルの表面に配される第2導電型の第2高濃度ドーピング領域と、前記外部ウェルの表面に配される第1導電型の第3高濃度ドーピング領域と、を含み、前記第2高濃度ドーピング領域は、前記第1高濃度ドーピング領域と、第3高濃度ドーピング領域との間でそれぞれから離隔されて配され、前記第1高濃度ドーピング領域と第2高濃度ドーピング領域との間、前記第2高濃度ドーピング領域と第3高濃度ドーピング領域との間の空間のうち少なくともいずれか一つには、素子分離構造体が存在せず、前記第1高濃度ドーピング領域及び第2高濃度ドーピング領域は、前記パッドに連結されたことを特徴とする電子装置。前記素子領域と、前記ESD領域との間の前記基板内に配される素子分離構造体をさらに含むことを特徴とする請求項10に記載の電子装置。前記第1高濃度ドーピング領域と第2高濃度ドーピング領域との間、前記第2高濃度ドーピング領域と第3高濃度ドーピング領域との間の空間いずれにも素子分離構造体が存在しないことを特徴とする請求項10または11に記載の電子装置。前記第1高濃度ドーピング領域、第2高濃度ドーピング領域及び第3高濃度ドーピング領域にそれぞれ電気的に連結される第1金属電極、第2金属電極及び第3金属電極を含むことを特徴とする請求項10から12のいずれかに記載の電子装置。前記第1導電型はN型であり、前記第2導電型はP型であり、前記第2金属電極は、接地電圧が印加される端子に連結され、前記第1金属電極及び第3金属電極は、前記パッドに連結されることを特徴とする請求項13に記載の電子装置。前記第1導電型はP型であり、前記第2導電型はN型であり、前記第2金属電極は、電源電圧が印加される端子に連結され、前記第1金属電極及び第3金属電極は、前記パッドに連結されることを特徴とする請求項13に記載の電子装置。前記基板上の絶縁層、前記絶縁層を貫通して拡張し、前記第2高濃度ドーピング領域及び第3高濃度ドーピング領域それぞれにコンタクトされる第1コンタクトプラグ及び第2コンタクトプラグをさらに含み、前記第1金属電極は、前記第1高濃度ドーピング領域に直接にコンタクトされ、前記第2金属電極及び第3金属電極は、前記第1コンタクトプラグ及び第2コンタクトプラグを介して、前記第2高濃度ドーピング領域及び第3高濃度ドーピング領域それぞれに電気的に連結されることを特徴とする請求項13から15のいずれかに記載の電子装置。前記内部ウェルは、完全に前記外部ウェル内に配されることを特徴とする請求項10から16のいずれかに記載の電子装置。前記第2高濃度ドーピング領域は、前記第1高濃度ドーピング領域を取り囲み、前記第3高濃度ドーピング領域は、前記第2高濃度ドーピング領域を取り囲むことを特徴とする請求項10から17のいずれかに記載の電子装置。基板内に形成され、前記外部ウェルと、前記外部ウェル外部の基板領域との境界に沿って拡張する素子分離構造体をさらに含むことを特徴とする請求項10から18のいずれかに記載の電子装置。前記電子素子は、CMOS素子であることを特徴とする請求項10から19のいずれかに記載の電子装置。基板と、前記基板内に形成され、第1導電型を有する第1外部ウェルと、前記第1外部ウェル内に形成され、前記第1導電型とは異なる第2導電型を有する第1内部ウェルと、前記基板内に形成され、第2導電型を有する第2外部ウェルと、前記第2外部ウェル内に形成され、前記第1導電型を有する第2内部ウェルと、前記第1内部ウェルの表面に配される第1導電型の第1高濃度ドーピング領域と、前記第1内部ウェルの表面に配される第2導電型の第2高濃度ドーピング領域と、前記第1外部ウェルの表面に配される第1導電型の第3高濃度ドーピング領域と、を含み、前記第2内部ウェルの表面に配される第2導電型の第4高濃度ドーピング領域と、前記第2内部ウェルの表面に配される第1導電型の第5高濃度ドーピング領域と、前記第2外部ウェルの表面に配される第2導電型の第6高濃度ドーピング領域と、を含み、前記第2高濃度ドーピング領域は、前記第1高濃度ドーピング領域と、第3高濃度ドーピング領域との間でそれぞれから離隔されて配され、前記第5高濃度ドーピング領域は、前記第4高濃度ドーピング領域と、第6高濃度ドーピング領域との間でそれぞれから離隔されて配され、前記第1高濃度ドーピング領域と第2高濃度ドーピング領域との間、前記第2高濃度ドーピング領域と第3高濃度ドーピング領域との間の空間のうち少なくともいずれか一つには、素子分離構造体が存在せず、前記第4高濃度ドーピング領域と第5高濃度ドーピング領域との間、前記第5高濃度ドーピング領域と第6高濃度ドーピング領域との間の空間のうち少なくともいずれか一つには、素子分離構造体が存在しないことを特徴とするESD保護素子。前記第1高濃度ドーピング領域と第2高濃度ドーピング領域との間、前記第2高濃度ドーピング領域と第3高濃度ドーピング領域との間の空間いずれにも素子分離構造体が存在せず、前記第4高濃度ドーピング領域と第5高濃度ドーピング領域との間、前記第5高濃度ドーピング領域と第6高濃度ドーピング領域との間の空間いずれにも素子分離構造体が存在しないことを特徴とする請求項21に記載のESD保護素子。前記第1高濃度ドーピング領域、第3高濃度ドーピング領域、第4高濃度ドーピング領域及び第6高濃度ドーピング領域は、電気的に互いに連結され、前記第1高濃度ドーピング領域は、接地電圧が印加される端子または電源電圧が印加される端子のうちいずれか一つに連結され、前記第5高濃度ドーピング領域は、前記接地電圧が印加される端子または電源電圧が印加される端子のうち他の一つに連結されることを特徴とする請求項21または22に記載のESD保護素子。前記第1導電型はN型であり、前記第2導電型はP型であり、前記第2高濃度ドーピング領域は、前記接地電圧が印加される端子に連結され、前記第5高濃度ドーピング領域は、電源電圧が印加される端子に連結されることを特徴とする請求項23に記載のESD保護素子。前記第2高濃度ドーピング領域及び第5高濃度ドーピング領域は、異なる電圧電位にあることを特徴とする請求項21から24のいずれかに記載のESD保護素子。前記第1外部ウェル及び第2外部ウェル間に配される素子分離構造体をさらに含むことを特徴とする請求項21から25のいずれかに記載のESD保護素子。前記第1高濃度ドーピング領域、第2高濃度ドーピング領域、第3高濃度ドーピング領域、第4高濃度ドーピング領域、第5高濃度ドーピング領域及び第6高濃度ドーピング領域にそれぞれ電気的に連結される第1金属電極、第2金属電極、第3金属電極、第4金属電極、第5金属電極及び第6金属電極をさらに含むことを特徴とする請求項21から26のいずれかに記載のESD保護素子。前記基板上に形成された絶縁層と、前記絶縁層を貫通して拡張し、前記第2高濃度ドーピング領域及び第3高濃度ドーピング領域それぞれにコンタクトされる第1コンタクトプラグ及び第2コンタクトプラグと、前記絶縁層を貫通して拡張し、前記第5高濃度ドーピング領域と、第6高濃度ドーピング領域とのそれぞれにコンタクトされる第3コンタクトプラグ及び第4コンタクトプラグと、をさらに含み、前記第2金属電極及び第3金属電極は、前記第1コンタクトプラグ及び第2コンタクトプラグを介して、前記第2高濃度ドーピング領域及び第3高濃度ドーピング領域それぞれに電気的に連結され、前記第1金属電極は、前記第1高濃度ドーピング領域に直接にコンタクトされ、前記第5金属電極及び第6金属電極は、前記第3コンタクトプラグ及び第4コンタクトプラグを介して、前記第5高濃度ドーピング領域と、第6高濃度ドーピング領域とのそれぞれに電気的に連結され、前記第4金属電極は、前記第4高濃度ドーピング領域に直接にコンタクトされることを特徴とする請求項27に記載のESD保護素子。前記第1内部ウェルは、完全に前記第1外部ウェル内に配され、前記第2内部ウェルは、完全に前記第2外部ウェル内に配されることを特徴とする請求項21から28のいずれかに記載のESD保護素子。前記第2高濃度ドーピング領域は、前記第1高濃度ドーピング領域を取り囲み、前記第3高濃度ドーピング領域は、前記第2高濃度ドーピング領域を取り囲み、前記第5高濃度ドーピング領域は、前記第4高濃度ドーピング領域を取り囲み、前記第6高濃度ドーピング領域は、前記第5高濃度ドーピング領域を取り囲むことを特徴とする請求項21から29のいずれかに記載のESD保護素子。基板を準備する段階と、前記基板内に第1導電型の外部ウェル、前記外部ウェル内に、前記第1導電型とは異なる第2導電型の内部ウェル;を具備したダブルウェルを形成する段階と、前記内部ウェルの表面に、第1導電型の第1高濃度ドーピング領域を形成する段階と、前記内部ウェルの表面に、第2導電型の第2高濃度ドーピング領域を形成する段階と、前記外部ウェルの表面に、第1導電型の第3高濃度ドーピング領域を形成する段階と、を含み、前記第2高濃度ドーピング領域は、前記第1高濃度ドーピング領域と、第3高濃度ドーピング領域との間でそれぞれから離隔されて形成され、素子分離構造体が、前記第1高濃度ドーピング領域と第2高濃度ドーピング領域との間、前記第2高濃度ドーピング領域と、第3高濃度ドーピング領域との間の空間のうち少なくともいずれか一つに形成されないことを特徴とするESD保護素子の製造方法。前記基板内に形成され、前記基板領域を取り囲む素子分離構造体をさらに含み、前記ダブルウェル、第1高濃度ドーピング領域、第2高濃度ドーピング領域及び第3高濃度ドーピング領域が、前記基板領域に形成されることを特徴とする請求項31に記載のESD保護素子の製造方法。前記ダブルウェルを形成する段階は、前記第1導電型の不純物を前記基板領域にドーピングする段階と、前記第1導電型の不純物によってドーピングされた前記基板領域にマスクを形成する段階と、第2導電型の不純物を、前記マスクによって露出された前記基板領域にドーピングして内部ウェルを形成する段階と、を含むことを特徴とする請求項32に記載のESD保護素子の製造方法。前記第1高濃度ドーピング領域及び第3高濃度ドーピング領域は、同時に形成されることを特徴とする請求項31から33のいずれかに記載のESD保護素子の製造方法。前記基板上部に、電気的絶縁層を形成する段階と、前記第1高濃度ドーピング領域、第2高濃度ドーピング領域及び第3高濃度ドーピング領域それぞれに電気的に連結される金属電極を形成する段階と、をさらに含むことを特徴とする請求項31から34のいずれかに記載のESD保護素子の製造方法。前記金属電極を形成する段階は、前記第1高濃度ドーピング領域、第2高濃度ドーピング領域及び第3高濃度ドーピング領域を露出させる開口を形成するために、前記電気的絶縁層をエッチングする段階と、前記第2高濃度ドーピング領域及び第3高濃度ドーピング領域を露出させる前記開口それぞれに、コンタクトプラグを形成する段階と、前記第1電極が前記第1高濃度ドーピング領域に直接にコンタクトされて配されるように、前記第1高濃度ドーピング領域を露出させる前記開口内に、第1金属電極を形成する段階と、前記コンタクトプラグ上に、第2金属電極及び第3金属電極を形成する段階と、を含むことを特徴とする請求項35に記載のESD保護素子の製造方法。前記第2高濃度ドーピング領域を形成する段階は、前記第1高濃度ドーピング領域を取り囲むリング状に、前記第2高濃度ドーピング領域を形成することを含み、前記第3高濃度ドーピング領域を形成する段階は、前記第2高濃度ドーピング領域を取り囲むリング状に、前記第3高濃度ドーピング領域を形成することを含むことを特徴とする請求項31から36のいずれかに記載のESD保護素子の製造方法。本発明が解決しようとする課題は、ESD回路内の寄生抵抗を低減させることによって、ESD耐性を向上させることができ、それにより、ESD耐性を所定範囲内に維持させつつ、ESD保護回路のサイズを縮小させることができる、ESD保護素子及びその製造方法並びにその保護素子を含む電子装置を提供することにある。上記の課題を解決するために、本発明は、基板内に形成され、第1導電型を有する外部ウェル、前記外部ウェル内に形成され第2導電型を有する内部ウェル、前記内部ウェルの上部領域に形成される第1導電型高濃度ドーピング領域及び第2導電型高濃度ドーピング領域、前記外部ウェルの上部領域に形成される第1導電型高濃度ドーピング領域と、を具備した高濃度ドーピング領域を含み、前記第2導電型高濃度ドーピング領域と前記内部ウェルの第1導電型高濃度ドーピング領域との間、前記第2導電型高濃度ドーピング領域と前記外部ウェルの第1導電型高濃度ドーピング領域との間には、素子分離構造体が形成されておらず、前記内部ウェルと前記外部ウェルとの前記第1導電型高濃度ドーピング領域には、同一電源による電圧が印加されることを特徴とするESDelectrostaticdischarge保護素子を提供する。本発明の一実施形態において、前記内部ウェルの前記第1導電型と前記内部ウェルとが第1ダイオードを構成し、前記内部ウェルと前記外部ウェルとが第2ダイオードを構成するが、前記第2ダイオードは、前記第1ダイオードと反対のフォワード特性を有し、前記第1ダイオード及び前記第2ダイオードがダブルダイオード構造を形成することができる。前記内部ウェルの前記第1導電型高濃度ドーピング領域が、前記内部ウェルの中央部に配され、前記第2導電型高濃度ドーピング領域が、前記内部ウェルの前記第1導電型高濃度ドーピング領域を取り囲む構造に形成され、前記外部ウェルの前記第1導電型高濃度ドーピング領域は、前記第2導電型濃度ドーピング領域を取り囲む構造に形成されうる。本発明の一実施形態において、前記基板は、P型基板であり、前記外部ウェルは、N型ウェルであり、前記内部ウェルは、P型ウェルであり、前記P型ウェル内には、第1N型高濃度ドーピング領域及び第1P型高濃度ドーピング領域が形成され、前記N型ウェル内には、第2N型高濃度ドーピング領域が形成されうる。前記P型ウェル内で、前記第1N型高濃度ドーピング領域は、前記P型ウェルの中心部分として形成され、前記第1P型高濃度ドーピング領域は、前記第1N型高濃度ドーピング領域を取り囲むように形成され、前記第2N型高濃度ドーピング領域は、前記第1P型高濃度ドーピング領域を取り囲むように形成されうる。前記P型ウェル、N型ウェル及び高濃度ドーピング領域が形成された前記基板の全面に、少なくとも1層の絶縁層が形成されており、前記絶縁層上には、前記高濃度ドーピング領域と電気的にコンタクトされるメタル電極が形成され、前記メタル電極のうち、前記第1P型高濃度ドーピング領域とコンタクトされるメタル電極には、接地電圧が印加され、前記第1N型高濃度ドーピング領域及び前記第2N型高濃度ドーピング領域とコンタクトされるメタル電極には、入出力信号電圧が印加されうる。また、本発明の思想は、前記課題を解決するために、P型基板内に形成されたN型ウェル、前記N型ウェル内に形成されたP型ウェル、前記P型ウェルの上部領域に形成される第1N高濃度ドーピング領域型及び第1P型高濃度ドーピング領域と、前記N型ウェルの上部領域に形成される第2N型高濃度ドーピング領域と、を具備した高濃度ドーピング領域を含み、前記第1N高濃度ドーピング領域型及び第1P型高濃度ドーピング領域間と、前記第1P高濃度ドーピング領域型及び第2N型高濃度ドーピング領域間とには、素子分離構造体が形成されておらず、前記P型ウェル内で、前記第1N型高濃度ドーピング領域は、前記P型ウェルの中央部に配され、前記第1P型高濃度ドーピング領域は、前記第1N型高濃度ドーピング領域を取り囲むように形成され、前記第2N型高濃度ドーピング領域は、前記第1P型高濃度ドーピング領域を取り囲むように形成されることを特徴とするESD保護素子を提供する。本発明の一実施形態において、前記N型ウェルから所定間隔離隔されて前記基板内に形成された外部P型ウェルと、前記外部P型ウェル内に形成された内部N型ウェルと、をさらに含み、前記内部N型ウェル内には、第3N型高濃度ドーピング領域及び第2P型高濃度ドーピング領域が形成され、前記外部P型ウェル内には、第3P型高濃度ドーピング領域が形成されうる。前記P型ウェル、N型ウェル、内部N型ウェル、外部P型ウェル及び高濃度ドーピング領域が形成された基板の全面に、少なくとも1層の絶縁層が形成されており、前記絶縁層上には、前記高濃度ドーピング領域と電気的にコンタクトされるメタル電極が形成され、前記メタル電極のうち、前記第1P型高濃度ドーピング領域とコンタクトされるメタル電極には、接地電圧が印加され、前記メタル電極のうち、前記第3N型高濃度ドーピング領域とコンタクトされるメタル電極に電源電圧が印加され、前記第1N型高濃度ドーピング領域、前記第2N型高濃度ドーピング領域、前記第2P型高濃度ドーピング領域及び前記第3P型高濃度ドーピング領域とコンタクトされるメタル電極には、入出力信号電圧が印加されうる。さらに、本発明の思想は、前記課題を解決するために、ダブルウェル領域が定義された基板を準備する段階と、前記ダブルウェル領域内部を除外した前記基板上に素子分離構造体を形成する段階と、前記ダブルウェル領域に第2導電型ウェルが第1導電型ウェル内に含まれるように、ウェルを形成する段階と、前記第2導電型ウェルの上部領域に、第1導電型高濃度ドーピング領域及び第2導電型高濃度ドーピング領域と、前記第1導電型ウェルの上部領域に、第1導電型高濃度ドーピング領域と、が備わるように、高濃度ドーピング領域を形成する段階と、前記高濃度ドーピング領域に、電気的にコンタクトされるメタル電極を形成する段階と、を含み、前記ウェルを形成する段階の前に、前記基板上に素子分離構造体を形成するが、前記第2導電型高濃度ドーピング領域と前記第2導電型ウェルの第1導電型高濃度ドーピング領域との間、前記第2導電型高濃度ドーピング領域と前記第1導電型ウェルの第1導電型高濃度ドーピング領域との間には、素子分離構造体を形成せず、前記メタル電極を形成する段階で、前記第1導電型ウェルと前記第2導電型ウェルとの前記第1導電型高濃度ドーピング領域に、同一電源による電圧が印加されるようにメタル配線を形成することを特徴とするESD保護素子の製造方法を提供する。本発明の一実施形態において、前記ウェルを形成する段階、及び前記高濃度ドーピング領域を形成する段階で、前記第2導電型ウェルの前記第1導電型と、前記第2導電型ウェルとが第1ダイオードを構成し、前記第2導電型ウェルと、前記第1導電型ウェルとが第2ダイオードを構成するが、前記第2ダイオードが前記第1ダイオードと反対のフォワード特性を有するようにドーピングされるイオンの導電型を調節し、前記第1ダイオード及び前記第2ダイオードがダブルダイオード構造を形成することができる。前記メタル電極を形成する段階の前に、前記第1導電型ウェル、第2導電型ウェル及び高濃度ドーピング領域が形成された基板の全面に、少なくとも1層の絶縁層を形成する段階を含むことができる。また、前記素子分離構造体の上面は、前記第1導電型ウェル及び前記第2導電型ウェルの上面よりさらに低く形成され、前記絶縁層を形成する段階で、前記素子分離構造体上の前記絶縁層の上面は、前記第1導電型ウェルまたは第2導電型ウェル上の前記絶縁層の上面より低く形成されうる。一方、本発明の思想は、前記課題を解決するために、前記ESD保護素子と、前記基板内に形成され、前記ESD保護素子と電気的に連結され、前記ESD保護素子によって保護される保護対象素子と、を含む電子装置を提供する。本発明の一実施形態において、前記保護対象素子は、CMOScomplementarymetal-oxidesemiconductorトランジスタを含み、前記ESD保護素子に印加される入出力信号電圧が、前記CMOSトランジスタのゲートに印加されうる。本発明に係るESD保護素子及びその製造方法並びにその保護素子を含む電子装置は、ダブルダイオードを形成するためのダブルウェル内に、STIshallowtrenchisolationまたはLOCOSlocaloxidationofsiliconのようないかなる素子分離構造体も形成していないため、Pアクティブ領域またはNアクティブ領域に電流が集まり、ボトルネック現象によって熱が発生し、それによって寄生抵抗が増大するという問題を解決できる。また、寄生抵抗が増大するという問題を解決することによって、所定範囲内でESD耐性を維持しつつ、ESD保護素子のサイズを縮小させることができ、チップサイズの縮小に大きく寄与することができる。以下、添付された図面を参照しつつ、本発明の望ましい実施形態について詳細に説明する。以下の説明で、ある構成要素が他の構成要素の上部に存在すると記述されるとき、それは、他の構成要素の真上に存在することもあり、その間に、第3の構成要素が介在することもある。また、図面で、各構成要素の厚みやサイズは、説明の便宜性及び明確性のために誇張され、説明と係わりのない部分は省略されている。図面上での同一符号は、同じ要素を指す。一方、使われる用語は、本発明を説明するための目的で用いられたに過ぎず、意味を限定するためや特許請求の範囲に記載された本発明の範囲を制限するために用いられたものではない。以下、明細書中で用いられている高濃度ドーピングされた領域とは、ドーパント不純物元素が該当領域内に、少なくとも1.0E14atoms/cm2ほど存在する領域をいう。図1は、本発明の一実施形態係るESDelectrostaticcharge保護素子を含んだ電子装置の等価回路図である。図1を参照すれば、本実施形態の電子装置は、ESD保護素子100及び保護対象素子200を含む。ESD保護素子100は、基本的に、少なくとも2個のダブルダイオードDD:doublediodeを含んで形成される。本実施形態の電子装置では、2個のダブルダイオードが図示されているが、ダブルダイオードは、対をなして多数個形成されてもよい。例えば、保護対象素子200が多数個あって、1対の2個のダブルダイオードではESD保護が不足したり、回路の構造上、連結させたりすることが困難である場合、他の1対のダブルダイオードを当該保護対象素子の近くに別途形成することもできる。ダブルダイオードDDのそれぞれは、2個のダイオードd1,d2が同一方向に並列に連結された構造を有する。また、ダブルダイオードDDのうち、下部の第1ダブルダイオードDD1のダイオードd1,d2は、アノード端子に接地電圧Vssが印加される端子に連結され、カソード端子に保護対象素子200に入出力信号電圧を印加するパッドpad10が連結される。一方、上部の第2ダブルダイオードDD2のダイオードd1,d2は、アノード端子にパッド10が連結され、カソード端子に電源電圧Vddが印加される端子に連結される。結局、パッド10は、第1ダブルダイオードDD1のカソード端子と、第2ダブルダイオードDD2のアノード端子とに連結され、また、入出力信号電圧を印加するために、保護対象素子200にも連結される。従って、パッド10は、例えば、入出力信号電圧が保護対象素子200に印加されるビアviaでありうる。一方、回路概念上では、ダブルダイオードDDは、並列に同一方向に配されるが、基板内に形成される垂直構造のダブルダイオードDDの概念では、2個のダイオードが反対方向に直列に連結されるように図示されうる。前記のような構造のESD保護素子100は、突然の静電気放電、すなわちESD印加時に、次のように保護対象素子200を保護する。すなわち、プラスの静電気が印加された場合、プラスの静電気は、第2ダブルダイオードDD2のフォワード方向に流れ、パッド10から電源電圧Vddが印加される端子に向かう。一方、マイナスの静電気が印加された場合、マイナスの静電気は、第1ダブルダイオードDD1のフォワード方向に流れ、接地電圧Vssが印加される端子からパッド10に向かう。プラスの静電気またはマイナスの静電気に係わる電流フロー方向は矢印で表示してある。ここで、静電気放電からの保護は、静電気に係わる電流パスpathが、パッド及び接地電圧が印加される端子間、またはパッド及び電源電圧が印加される端子間にのみ形成されることによって達成される。したがって、静電気に係わる電流パスは、パッド及び保護対象素子200間には形成されない。保護対象素子200は、電子装置に利用される電子素子であれば、いなかるものでも該当しうる。例えば、DRAMdynamicrandom-accessmemory、フラッシュメモリのようなさまざまなメモリ素子、制御部を構成するロジック素子、データ通信のためのインターフェース素子などが該当しうる。したがって、保護対象素子200は、ICチップのメモリ回路、制御回路または周辺回路を含む。また、保護対象素子200は、静電気放電によって損傷が発生しやすいMOSmetaloxidesemiconductorトランジスタ構造を含んだ電子素子でありうる。しかし、本発明は、保護対象素子200を構成するコンポーネントのタイプによっては限定されない。本実施形態による電子装置は、ESD保護素子100を含むことによって、瞬間的に静電気が印加される場合にも、ESD保護素子100を介して静電気を放出し、保護対象素子200を静電気放電から保護することができる。一方、本図面では図示されていないが、保護対象素子200を静電気からさらに安全に保護するために、保護対象素子200の前端に抵抗素子を追加しても良い。図2は、本発明の一実施形態に係るダブルダイオード構造を含んだESD保護素子のレイアウトを示す図である。図2を参照すれば、ESD保護回路に含まれるダブルダイオードDDは、高濃度ドーピング領域140、及び2個のウェル122,124によって構成されたダブルウェル120を有する。高濃度ドーピング領域140は、P型ウェル124の内側に位置する内部N型高濃度Nドーピング領域142、内部P型高濃度Pドーピング領域144、N型ウェル122の内側に位置する外部N型高濃度ドーピング領域146を有する。ここで、内部N型高濃度ドーピング領域142は、P型ウェル124と導電型が異なるので、一種のジャンクション領域と見ることができる。一方、P型高濃度ドーピング領域やN型高濃度ドーピング領域を、P型高濃度アクティブ領域またはP型高濃度アクティブ領域ともいう。ダブルウェル120は、基板内に形成されたN型N-ウェル122、及びN型ウェル122内部に形成されたP型P-ウェル124を含むことができる。ダブルウェル構造は、図3以降でさらに詳細に説明する。P型ウェル内の内部N型高濃度ドーピング領域142は、P型ウェル124の中央上部に形成され、一方向に長い楕円形または長方形の形状を有する。内部N型高濃度ドーピング領域142の形状は、円形、方形のような多様な形状を採用しても良い。内部P型高濃度ドーピング領域144は、N型ウェル122とP型ウェル124との境界部分の上部に配され、内部N型高濃度ドーピング領域142を取り囲む構造を有する。一方、外部N型高濃度ドーピング領域146は、N型ウェル122の上部に形成され、内部N型高濃度ドーピング領域142及び内部P型高濃度ドーピング領域144を取り囲む構造を有する。または、外部N型高濃度ドーピング領域146は、P型ウェル124の上部面を取り囲む構造を有すると見ることもできる。ダブルダイオードの高濃度ドーピング領域140の構造は、本実施形態に図示された構造に限定されず、多様な構造の高濃度ドーピング領域140が、ダブルダイオードに形成されうる。一方、内部N型高濃度ドーピング領域142の幅は、内部P型高濃度ドーピング領域144または外部N型高濃度ドーピング領域146の幅より2倍以上広く形成されうる。しかし、本実施形態における高濃度ドーピング領域140のサイズはこのようなサイズに限定されるものではない。すなわち、内部N型高濃度ドーピング領域142の幅を、内部P型高濃度ドーピング領域144の幅の2倍以下に形成しても良い。図3は、図2のESD保護素子のI-I’部分を切断して示した断面図である。図3を参照すれば、本実施形態のESD保護素子100は、基板110、ダブルウェル120、高濃度ドーピング領域140及びメタル電極170を含む。基板110は、P型P-基板である。ダブルウェル120は、基板110内に形成されたN型ウェル122、及びN型ウェル内に形成されたP型ウェル124を含む。ダブルウェル120またはN型ウェル122は、基板110の上部領域に形成され、ダブルウェル120領域を限定する素子分離構造体150によって、周辺の他の素子と分離される。素子分離構造体150は、例えばSTIshallowtrenchisolation構造、またはLOCOSlocaloxidationofsilicon構造を有する。高濃度ドーピング領域140は、N型ウェル122及びP型ウェル124の上部領域に形成された多数のN型高濃度ドーピング領域及びP型高濃度ドーピング領域を含む。具体的には、P型ウェル124の上部領域には、内部N型高濃度ドーピング領域142及び内部P型高濃度ドーピング領域144が形成される。また、N型ウェル122の上部領域には、外部N型高濃度ドーピング領域146が形成される。ここで、内部N型高濃度ドーピング領域142がジャンクション領域を形成することは、前述した通りである。図示されているように、内部N型高濃度ドーピング領域142及び内部P型高濃度ドーピング領域144の間と、内部P型高濃度ドーピング領域144及び外部N型高濃度ドーピング領域146の間には、いなかる形態の素子分離構造体も形成されていない。言い換えれば、ダブルウェル120の内部には、いかなる形態の素子分離構造体も形成されていない。ただし、ダブルウェル120を他の周辺素子と区別させる素子分離構造体150は、ダブルウェル120の境界部分に形成されうる。特に、素子分離構造体150は、N型ウェル122と、ダブルウェル120の外部、すなわちN型ウェル122の外部の基板部分との境界部分に位置する。ダブルウェル120と高濃度ドーピング領域140は、ダブルダイオードを形成する。すなわち、図示されているように、内部N型高濃度ドーピング領域142と、P型ウェル124は、N型高濃度ドーピング領域方向をフォアード方向とする第1ダイオードd1を形成する。P型ウェル124とN型ウェル122は、N型ウェル122方向をフォアード方向とする第2ダイオードd2を形成する。ダブルダイオードは、基板110内の垂直構造上に、互いに反対のフォアード方向を有する2個のダイオードが直列に連結された構造に形成される。メタル電極170は絶縁層160上に形成される。絶縁層160の下には、ダブルウェル120、素子分離構造体150及び高濃度ドーピング領域140が形成される。メタル電極170は、絶縁層160を貫通するメタルコンタクト172を介して、高濃度ドーピング領域140と電気的に連結される。また、右側メタル電極170aのように、直接、高濃度ドーピング領域140とも連結される。本実施形態では、絶縁層160が第1絶縁層162と第2絶縁層164の2層で形成されているが、絶縁層160は単一層で形成することもでき、3層以上の層で形成することもできる。一方、前述のように、ESD保護素子のダブルウェル120内には、素子分離構造体が形成されていない。このため、ダブルウェル120内の基板110の上面及び絶縁層160が平らに形成される。ダブルウェル120内の絶縁層160の上面は、素子分離構造体150の上部の絶縁層160の上面よりも、所定高さhほど高くなっている。その理由は、一般的に、素子分離構造体150、特にSTIの形成時、トレンチ埋め込み工程と平坦化工程とを進めた後、湿式エッチングなどを進めるが、湿式エッチングによって、トレンチ上部の所定部分が除去され、周辺基板の上面より低くなるためである。ESD保護素子100は、ダブルウェル120内部に、素子分離構造体を形成していないため、ダブルダイオードの電気的な特性を向上させることができる。すなわち、素子分離構造体が存在する場合、電流フローの経路が長くなり、またある高濃度ドーピング領域に電流が集まってボトルネック現象が発生しうる。ボトルネック現象が発生する部分では、熱が発生して抵抗が高まったり、コンタクト部分が溶けて物理的な損傷が発生したりする。このため、ダブルダイオードまたはESD保護素子の寄生抵抗が増大する。寄生抵抗は、ESD保護素子のESD耐性を弱くする。さらに、ボトルネック現象は、素子のスケールダウンを困難にする。すなわち、素子のスケールダウンの試みは、ボトルネック現象をさらに悪化させ、前記の問題をさらに深刻化する。しかし、本実施形態におけるESD保護素子100は、ダブルウェル内部に素子分離構造体が存在しないために、電流フロー経路が短く、またボトルネック現象は発生しない。このため、寄生抵抗を低くすることができ、ESD耐性を向上させることができ、素子のスケールダウンにもさらに寄与することができる。ESD保護素子100の寄生抵抗およびESD耐性に関する説明は、図4~図8の説明部分でさらに詳細に説明する。図4は、本発明の一実施形態によるESD保護素子と関連して、ダブルウェル内に、素子分離構造体を含んだ構造と、含んでいない構造との電流フローを概念的に示す断面図である。図4を参照すれば、左側に図示されたESD保護素子は、素子分離構造体150、例えば、STIをダブルウェル120部分に含み、右側に図示されたESD保護素子は、素子分離構造体150をダブルウェル120部分に含んでいない。このため、矢印で表示されているように、右側のESD保護素子は、電流フロー経路が、左側のESD保護素子よりも短くなる。また、右側のESD保護素子では、素子分離構造体150によって、内部P型高濃度ドーピング領域部分で発生するボトルネック現象も効果的に除去されうる。参考までに、矢印は、内部P型高濃度ドーピング領域に高電圧を印加し、内部N型高濃度ドーピング領域及び外部N型高濃度ドーピング領域に低電圧を印加するときの電流方向を示している。もし印加する電圧の大きさを反対にすれば、電流方向も反対になる。図5は、本発明の一実施形態によるESD保護素子と関連して、ダブルウェル内に素子分離構造体を含んだ構造と、含んでいない構造とのESDMMmachinemodelパルス印加による熱発生現象を示す図である。図5を参照すれば、左側の熱発生現象を示す図は、素子分離構造体150によって、内部P型高濃度ドーピング領域部分で発生するボトルネック現象によって、内部P型高濃度ドーピング領域部分に熱が発生しているところを示している。実際、電子製品の単品ESD評価時に、MMパルス印加後の物理的損傷physicaldamageがP型高濃度ドーピング領域で発生していることが確認されている。この物理的損傷は、ボトルネック現象によってP型高濃度ドーピング領域に熱が発生し、この熱によってコンタクト部分が溶けたために生じたと解釈することができる。一方、右側の熱発生現象を示す図は、内部P型高濃度ドーピング領域にほとんど熱が発生していないことを示している。これらのシミュレーションの結果によって、本実施形態に係るESD保護素子、すなわち、ダブルウェル内にいかなる素子分離構造体も形成していない構造のESD保護素子は、熱による物理的損傷や寄生抵抗の上昇問題を効果的に解決できると判断される。図6は、本発明の一実施形態によるESD保護素子と関連して、ダブルウェル内に、素子分離構造体を含んだ構造Normalと、含んでいない構造woSTIとのダイオードのフォワード電流特性を示すグラフである。図6を参照すれば、本グラフは、バイアスBias電圧Vによるフォワード電流特性が、ダブルウェル内に素子分離構造体を含んでいない構造で、顕著に優秀であるということを示している。例えば、10Vほどのバイアス電圧を印加した場合、ダブルウェル内に素子分離構造体を含んでいない構造のフォワード電流図示四角で形成する曲線が、ダブルウェル内に素子分離構造体を含んだ構造のフォワード電流図示黒丸で形成する曲線より4Aほど高いことが確認できる。図7は、本発明の一実施形態によるESD保護素子と関連して、ダブルウェル内に、素子分離構造体を含んだ構造Normalと、含んでいない構造woSTIとのダイオードのリバース電流特性を示すグラフである。図7を参照すれば、本グラフは、逆バイアスBias電圧-Vによるリバース電流特性が、ダブルウェル内に素子分離構造体を含んだ構造図示四角で形成する曲線でも含んでいない構造図示黒丸で形成する曲線でも、ほぼ同一であるということを示している。すなわち、ダブルウェル内に素子分離構造体を含んでいない構造を有するESD保護素子が、依然として同じリバース電流特性を示し、これは、ダブルウェル内に素子分離構造体を含んでいない構造によってESD保護素子を形成した場合にも、予期せぬ逆方向バイアス電圧による素子損傷が、ダブルウェル内に素子分離構造体を含んだ構造と同程度に保証されることを意味する。図6及び図7のダイオード電流特性に基づいて、次のような結論を得ることができる。フォワード電流サイズが増大したということは寄生抵抗が低減したということを意味する。寄生抵抗の低減は、ESD保護素子のESD耐性の向上に寄与する。ESD保護素子を形成する場合、同一ESD耐性を基準とするとき、ダブルウェル内に素子分離構造体を含んだ構造より、ダブルウェル内に素子分離構造体を含んでいない構造の方が、そのサイズをより縮小させることができる。さらに、ESD保護素子を形成する場合、ダブルウェル内に素子分離構造体を含んでいない構造によって、逆方向バイアス電圧に係わる耐性を、ダブルウェル内に素子分離構造体を含んだ構造と同じレベルに維持できる。図8は、本発明の一実施形態によるESD保護素子と関連して、ダブルウェル内に、素子分離構造体を含んだ構造Normalと、含んでいない構造woSTIとでの格子温度latticetemperature特性を示すグラフである。図8を参照すれば、本グラフは、ダブルウェル内に素子分離構造体を含んだ構造と、含んでいない構造との、内部P型高濃度領域での格子温度latticetemperatureを示している。ここで、格子温度とは、内部P型高濃度領域を構成する材質、例えば、シリコン物質に係わる格子概念での温度を意味するものであり、一般的に物質で発生する熱の測定温度である。本グラフで示されているように、ダブルウェル内に素子分離構造体を含んでいない構造図示点線で形成する曲線が、ダブルウェル内に素子分離構造体を含んだ構造図示実線で形成する曲線に比べ、発生した熱の最大温度が350Kほど低いということを確認することができ、また、発生した熱の温度低下も、さらに早く進むということを確認することができる。これは、ダブルウェル内に素子分離構造体を含んでいない構造の場合、内部P型高濃度領域及びその周辺が、いずれもシリコン材質からなり、シリコンは、素子分離構造体を形成する酸化物に比べて、熱伝導度が高いためである。すなわち、内部P型高濃度領域及びその周辺のシリコンが発生した熱を、容易に周囲に伝達させ、高熱発生を阻止し、また発生した熱の温度を容易に低くできるからと解釈できる。図9は、本発明の一実施形態によるダブルダイオード構造を、少なくとも2個含んだESD保護素子の断面図である。図9を参照すれば、本実施形態のESD保護素子は、1対のダブルダイオード構造を含む。左側のダブルダイオード構造は、図3のダブルダイオード構造と同一である。図3のダブルダイオード構造は、図9の左側のダブルダイオード構造の半分を示している。右側のダブルダイオード構造は、左側のダブルダイオード構造と類似しているが、ダブルウェル120aの導電型が異なり、ダブルウェル120aの上部に形成される高濃度ドーピング領域140の導電型が異なる。すなわち、右側のダブルダイオード構造は、外部P型ウェル122a内に、内部N型ウェル124aが形成される構造を有し、また、ダブルウェル120の上部領域に形成される高濃度ドーピング領域の導電型は、左側のダブルダイオードと正反対である。このため、内部N型ウェル124aに、内部P型高濃度ドーピング領域142a及び内部N型高濃度ドーピング領域144aの位置が反対に形成され、また、外部P型ウェル122aの上部に、外部P型高濃度ドーピング領域146aが形成される。一方、右側のダブルダイオード構造は、左側のダブルダイオード構造とダイオードの方向が反対に形成される。すなわち、内部P型高濃度ドーピング領域142aと、内部N型ウェル124aとが、内部N型ウェル方向をフォアード方向とする第3ダイオードd3を形成し、内部N型ウェル124aと、外部P型ウェル122aとが、内部N型ウェル方向をフォアード方向とする第4ダイオードd4を形成する。このように、2組のダブルダイオード構造を含んだESD保護素子において、メタル電極170,170aと、高濃度ドーピング領域140,140aとの連結関係は、次の通りである。左側のダブルダイオードDD1では、P型ウェル124内のP型高濃度ドーピング領域144は、メタル電極170を介して、接地電圧Vssが印加される端子に連結され、P型ウェル124内のN型高濃度ドーピング領域142と、N型ウェル122内に形成されたN型高濃度ドーピング領域146は、メタル電極170,170aを介して、入出力信号電圧が印加されるパッドに連結される。一方、右側のダブルダイオードDD2では、内部N型ウェル124a内のN型高濃度ドーピング領域144aは、メタル電極170を介して、電源電圧Vddが印加される端子に連結され、内部N型ウェル124a内のP型高濃度ドーピング領域142aと、外部P型ウェル122a内に形成されたP型高濃度ドーピング領域146aは、メタル電極170,170aを介して、入出力信号電圧が印加されるパッドに連結される。前記のような連結関係に基づいて、本実施形態のESD保護素子は、図1の回路図と等価な関係を有する。例えば、パッドにマイナスの静電気が印加される場合、左側のダブルダイオードで、図4のような電流フローが発生する。また、プラスの静電気が印加される場合、右側ダブルダイオードで、左側のダブルダイオードと同じように、電流がP型高濃度ドーピング領域からN型高濃度ドーピング領域に流れる。つまり、図1のパッドから電源電圧Vddが印加される端子に流れる。図10は、本発明の一実施形態によるESD保護素子及び保護対象素子を含んだ電子装置の断面図である。図10を参照すれば、本実施形態の電子装置は、ESD保護素子100及び保護対象素子200を含む。ESD保護素子100は、図9で図示したような構造を有するが、便宜上、左側のダブルダイオード構造部分のみを図示している。ESD保護素子100については、前述の通りである。保護対象素子200はESD保護素子100から所定間隔離隔され、保護対象素子200とESD保護素子100は同一基板110上に形成される。保護対象素子200は、前述のようにESDから保護が要求される電子素子であるならば、いかなるものでも差し支えない。本実施形態では、保護対象素子として、電子素子、特に、DRAMdynamicrandom-accessmemoryやフラッシュメモリなどのメモリ素子、またはロジック素子がほとんど含んでいるCMOScomplementarymetal-oxidesemiconductorトランジスタを示している。CMOSトランジスタについて簡単に説明すれば、基板110上に、多数のN型ウェル230及びP型ウェル220が形成され、各N型ウェル230及びP型ウェル220内に、トランジスタが形成される。トランジスタは、N型ウェル230またはP型ウェル220の上部に形成されたドレイン/ソース領域240、ドレイン領域とソース領域との間のチャンネル領域、及びチャンネル領域上部のゲート電極250から構成される。ゲート電極250とチャンネル領域との間に、ゲート絶縁膜252が形成される。CMOSトランジスタの各ゲート電極250に入出力信号電圧が印加されるパッドPADが連結される。また、パッドは、ESD素子にも連結されることは前述の通りである。これにより、パッドに予期できない大きさの静電気が印加された場合に、ESD保護素子100を介して、静電気を排出させることによって、静電気がCMOSトランジスタのゲート電極250に印加され、ゲート絶縁膜が破壊されたり接合スパーキングが発生したりといった問題を防止できる。保護対象素子200が、ESD保護素子100の左に配されているが、保護対象素子200はこのような配置に限定されるものではなく、ESD保護素子100との電気的な連結関係さえ維持されるものであるならば、基板上のいかなる部分に形成しても良い。図11ないし図16は、本発明の一実施形態によるESD保護素子を製造する過程を示す断面図であり、特に、図9の左側ダブルダイオード部分だけの製造過程を示している。図11を参照すれば、ダブルダイオード領域DD領域が定義された基板110上に、素子分離構造体150を形成する。ここで、基板は、P型基板である。素子分離構造体150は、STI構造またはLOCOS構造である。素子分離構造体150の形成方法は、半導体素子の製造工程では一般的であるので、詳細な説明は省略する。ただし、素子分離構造体150、特にSTI構造形成の場合に、トレンチの酸化物への埋め込み工程及び平坦化工程の後、湿式エッチングを進める過程で、トレンチ上部の酸化物が過度エッチングされ、素子分離構造体150の上面が、基板110の上面よりさらに低くなりうる。図12を参照すれば、ダブルダイオード領域DD領域上に、N型ウェル122を形成する。N型ウェル122は、基板上にPRphotoresistマスクパターン300を形成した後、PRマスクパターン300のオープン領域に、N型ドーピングイオン、例えば、リンをドーピングすることによって形成することができる。図13を参照すれば、N型ウェル122の形成後、N型ウェル122内に、P型ウェル124を形成する。P型ウェル124は、基板110上に、新しいPRマスクパターン310を形成した後、PRマスクパターン310のオープン領域に、P型ドーピングイオン、例えば、ボロンをドーピングすることによって形成する。図14を参照すれば、P型ウェル124内に、内部P型高濃度ドーピング領域144及び内部N型高濃度ドーピング領域142を形成し、N型ウェル122に、外部N型高濃度ドーピング領域146を形成する。内部P型高濃度ドーピング領域144、内部N型高濃度ドーピング領域142及び外部N型高濃度ドーピング領域146は、図2に図示された構造に形成することができる。すなわち、内部N型高濃度ドーピング領域142を、P型ウェル124中央部に形成し、かような内部N型高濃度ドーピング領域142を取り囲むように、内部P型高濃度ドーピング領域144を形成し、さらに内部P型高濃度ドーピング領域144を取り囲むように、外部N型高濃度ドーピング領域146を形成する。一方、同一型の高濃度ドーピング領域146は同時に形成することが有利であるので、まず、適切なマスクパターンを利用し、P型高濃度ドーピング領域を形成した後、さらに他のマスクパターンを利用し、N型高濃度ドーピング領域を形成できる。もちろん、その反対の順序で進めても差し支えない。図15を参照すれば、N型ウェル122、P型ウェル124及び高濃度ドーピング領域140が形成された基板の全面に、絶縁層160を形成する。絶縁層160は、シリコン酸化物のような酸化物層や、シリコン窒化物のような窒化物層である。絶縁層160は、図示されているように、第1絶縁層162及び第2絶縁層164を含むダブル層に形成することができるが、これに限定されるものではなく、単一層または3層以上の層に形成することもできる。一方、素子分離構造体150の形成部分で説明したように、素子分離構造体150の上面は、基板110の上面より低い。そのため、絶縁層160の形成後、素子分離構造体150部分の絶縁層の上面の高さは、P型ウェル124またはN型ウェル124の部分の絶縁層の上面の高さよりも低くなる。図16を参照すれば、絶縁層160上に、メタル電極170,170aを形成する。メタル電極は、絶縁層160の所定部分をエッチングし、高濃度ドーピング領域にコンタクトされるメタルコンタクト172を形成した後、その上部にメタル電極170を形成したり、または絶縁層160の所定部分をエッチングしたりして、高濃度ドーピング領域に直接にコンタクトするメタル電極170aを形成することもできる。メタル電極は、追って配線工程を介して、図10の部分で説明しているように、パッドや接地電圧に連結さる。以上、図10の左側ダブルダイオード構造を形成する過程について説明したが、右側のダブルダイオード構造を形成する過程は、N型ウェルをP型ウェルに、P型ウェルをN型ウェルに、P型高濃度ドーピング領域をN型高濃度ドーピング領域に、そしてN型高濃度ドーピング領域をP型高濃度ドーピング領域に代替させれば、左側ダブルダイオード構造を形成する過程と同一である。一方、右側のダブルダイオード構造のメタル電極は、図10の説明部分に記載したように、追って配線工程を介してパッドや電源電圧に連結されるようにすればよい。右側のダブルダイオードは、左側のダブルダイオードを形成する工程と同時に進めることができる。また、図11に示された保護対象素子200も、ESD保護素子100の形成時に、同時に形成できる。以上、本発明について、図面に示された実施形態を参考にして説明したが、それらは例示的なものに過ぎず、本技術分野の当業者であれば、それらから多様な変形及び均等な他の実施形態の案出が可能であるという点を理解することができう。よって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるものである。"