表面に複数の光反射性及び導電性の画素電極が形成された画素電極基板と、表面に光透過性及び導電性の共通電極が形成された光透過性の共通電極基板と、前記画素電極基板の前記画素電極と前記共通電極基板の前記共通電極とを対向させて、前記画素電極基板と前記共通電極基板とを離間して貼り合わせて生じた空隙内に封入された液晶層とを備え、前記画素電極基板は、複数の画素を構成する複数の前記画素電極のそれぞれにおいて、前記画素電極の面内中央を対称中心として点対称に配置された偶数個のスルーホールを有することを特徴とする液晶表示素子。前記偶数個のスルーホールのうち少なくとも1個の第1のスルーホールの他端は、下層の回路素子部に電気的に接続されており、かつ、前記偶数個のスルーホールのうち前記第1のスルーホール以外の少なくとも1個の第2のスルーホールの他端は、前記下層の回路素子部に電気的に非接続とされていることを特徴とする請求項1記載の液晶表示素子。画素電極基板となる半導体基板上に形成された回路配線部の最上位の層間絶縁膜に、各画素電極毎に、その画素電極の面内中央を対称中心として点対称の位置に偶数個のスルーホールを開口する第1の工程と、前記層間絶縁膜上の全面を導電材料で被覆すると共に前記偶数個のスルーホールの内部に前記導電材料を埋めこむ第2の工程と、前記第2の工程により前記層間絶縁膜上に被覆された前記導電材料を除去した後、前記層間絶縁膜上に導電性を有する画素電極を形成する第3の工程とを含むことを特徴とする液晶表示素子の製造方法。前記第1の工程は、前記偶数個のスルーホールを開口すると共に、前記偶数個のスルーホールのうち少なくとも1個の第1のスルーホールの他端は下層の回路素子部に電気的に接続されるように開口し、かつ、前記偶数個のスルーホールのうち前記第1のスルーホール以外の少なくとも1個の第2のスルーホールの他端は前記下層の回路素子部に電気的に非接続とされるように開口することを特徴とする請求項3記載の液晶表示素子の製造方法。従来の液晶表示素子の製造方法では、画素電極の製造時に図4eに示したように画素電極であるAl膜14にはスルーホール12を中心としたすり鉢状の凹段差がどうしても生じてしまう。最新の半導体製造プロセスにおいてはこの段差は最小限に抑えられているが、10nm程度以下にするのは困難である。この10nmは光の波長と比較して無視できる差ではなく、僅かな差でも光の干渉効果によりノイズとして目立つレベルとなっている。レイアウトのスペースに余裕があり、スルーホールの位置を画素中央に配置できる場合でもスルーホールを中心として凹段差は生じているが、1画素毎の繰り返しは画像ノイズとして認識されることはなく、全く問題になっていなかった。しかしながら、近年の液晶表示素子の高解像度化に伴い、必要とされる画素数は増加する一方で小型化やコストダウンの必要性も高く、画素サイズは微細化の一途をたどっている。画素を微細化にするためには回路パターン自体を小さくしていかなければならないが、最先端の半導体製造技術を用いても回路配置には制約があり、例えばトランジスタを複数画素で共用したり、2画素ごとにミラー反転したレイアウトを採用することで微細化を実現せざるを得ない状況となってきている。図5は、隣合う画素をミラー反転構造のレイアウトにて並べた場合の、上記製造方法で画素電極を形成したときの断面形状を示す。図5は、画素部の画面垂直方向に隣接する2つの画素電極14a、14bとそれに通ずるスルーホール内のタングステン材料13a、13bのみ示してある。図5に示すように、レイアウトにスペース的な制約が多い場合、スルーホールは画素電極14a、14bのそれぞれの中央に位置することができなくなる場合が多く、片側に寄った配置となる。このように画素電極14a、14bの中央に対してスルーホールが片側に寄った配置となると、スルーホールを中心とする凹部分15a、15bの位置が偏ってしまい、これにより垂直方向の2画素周期での凹凸の繰り返しが図6に示すように画像に現れてしまう。この図6に示す画像は、明度が低いライン画像21と明度が高いライン画像22とが交互に繰り返される、垂直方向の2画素毎すなわち、2ライン毎の明暗の縞状の画像である。このように、従来の液晶表示素子の製造方法では、画素電極形成時のスルーホールを中心とする凹部分15a、15bの位置の偏りにより、2ライン毎の明暗の縞状の画像ノイズが発生し、表示画像品位を劣化させてしまうという課題がある。また、凹部分15a、15bを低減するためにプロセスの平坦化条件を改善するには多大な時間とコストがかかる。本発明は、上記の点に鑑みてなされたものであり、画素電極表面に生じる段差による縞状の画像ノイズを低減し、高品質な画像表示を行い得る液晶表示素子及びその製造方法を提供することを目的とする。上記の目的を達成するため、本発明の液晶表示素子は、表面に複数の光反射性及び導電性の画素電極が形成された画素電極基板と、表面に光透過性及び導電性の共通電極が形成された光透過性の共通電極基板と、画素電極基板の画素電極と共通電極基板の共通電極とを対向させて、画素電極基板と共通電極基板とを離間して貼り合わせて生じた空隙内に封入された液晶層とを備え、画素電極基板は、複数の画素を構成する複数の画素電極のそれぞれにおいて、画素電極の面内中央を対称中心として点対称に配置された偶数個のスルーホールを有することを特徴とする。また、上記の目的を達成するため、本発明の液晶表示素子は、偶数個のスルーホールのうち少なくとも1個の第1のスルーホールの他端は、下層の回路素子部に電気的に接続されており、かつ、偶数個のスルーホールのうち第1のスルーホール以外の少なくとも1個の第2のスルーホールの他端は、下層の回路素子部に電気的に非接続とされていることを特徴とする。また、上記の目的を達成するため、本発明の液晶表示素子の製造方法は、画素電極基板となる半導体基板上に形成された回路配線部の最上位の層間絶縁膜に、各画素電極毎に、その画素電極の面内中央を対称中心として点対称の位置に偶数個のスルーホールを開口する第1の工程と、層間絶縁膜上の全面を導電材料で被覆すると共に偶数個のスルーホールの内部に導電材料を埋めこむ第2の工程と、第2の工程により層間絶縁膜上に被覆された導電材料を除去した後、層間絶縁膜上に導電性を有する画素電極を形成する第3の工程とを含むことを特徴とする。また、上記の目的を達成するため、本発明の液晶表示素子の製造方法は、第1の工程が、偶数個のスルーホールを開口すると共に、偶数個のスルーホールのうち少なくとも1個の第1のスルーホールの他端は下層の回路素子部に電気的に接続されるように開口し、かつ、偶数個のスルーホールのうち第1のスルーホール以外の少なくとも1個の第2のスルーホールの他端は下層の回路素子部に電気的に非接続とされるように開口することを特徴とする。本発明によれば、画素微細化に伴うレイアウトスペースの制約により画素をミラー反転構造のレイアウトとした場合でも、画素電極形成工程に起因する画素電極表面段差を画素毎に同じ形状とすることができ、画素電極表面に生じる段差による縞状の画像ノイズを低減し、高品質な画像表示を行うことができる。以下、本発明になる液晶表示素子及びその製造方法の実施の形態について図面を参照して詳細に説明する。図1は、本発明になる液晶表示素子の一実施の形態の模式的断面図を示す。図1は、本実施の形態のアクティブマトリクス方式の反射型液晶表示素子100の画素部を構成する複数の画素のうち、或る一つの画素全体とそれに画面垂直方向に隣接する2画素の一部分とを示している。液晶表示素子100は、表面に複数の導電性及び光反射性のある画素電極111a~111cが形成された画素電極基板部Aと、表面に全ての画素に共通の光透過性のある共通電極131が形成された共通電極基板部Bと、画素電極基板部Aと共通電極基板部Bとが画素電極111a~111cと共通電極131とが離間対向するように貼り合わされると共に、それら画素電極基板部Aと共通電極基板部Bとの間の間隙に封入された液晶層Cとを有する構造である。かかる構造自体は公知であるが、本実施の形態の液晶表示素子100は、画素電極111a~111cに通じるスルーホールのレイアウトに特徴がある。画素電極基板部Aは半導体基板101上にスイッチング素子部Tr及び保持容量部C等の回路素子が形成された回路素子部A1と、画素電極分割部112で区切られた画素電極111a、111b、111cを有する画素電極部A3と、回路素子部A1と画素電極部A3とを接続するとともに所定の信号等を画素電極基板部Aに供給する所定の配線電極等を備えた回路配線部A2とを有した構成である。画素電極111a、111b、111cは画面上において垂直方向に隣接する3つの画素の画素電極である。半導体基板101には拡散層102~106が形成されている。スイッチング素子部Trは、離間して形成された拡散層103及び104とそれらの上方に絶縁膜図示せずを介して形成されたポリシリコン等のゲート電極107とにより構成されている。また、保持容量部Cは、拡散層105とその上に絶縁膜図示せずを介して形成されたポリシリコン等の電極108とから構成されている。スイッチング素子部Trと保持容量部Cとはフィールド酸化膜110により区画されている。また、スイッチング素子部Trを構成する拡散層103及び104のうち拡散層103はスルーホール113を介して回路配線部A2の第1メタル117に電気的に接続されている。また、拡散層104と保持容量部Cを構成する電極108及び拡散層105のうち電極108とはそれぞれスルーホール114、115を介して第1メタル117に電気的に接続され、更にスルーホール118と回路配線部A2の第2メタル120とスルーホール121とを介して画素電極111aに電気的に接続されている。また、拡散層105はスルーホール116、第1メタル117、スルーホール119を介して第2メタル120に電気的に接続されている。更に、画素電極111aに一端が電気的に接続されているスルーホール122の他端は第2メタル120に電気的に接続されているが、第2メタル120の下層回路には接続されていない。すなわち、画素電極111aは、回路配線部A2を介して下層の回路素子部A1に電気的に接続されているスルーホール121と、下層の回路素子部A1に接続されていないスルーホール122とに電気的に接続されている。画素電極111a~111cの表面は配向膜121により被覆されている。なお、スルーホール113~116、118、119、121及び122内にはタングステン等の導電材料が充填されている。共通電極基板部Bは、光透過性基板130の表面に画素部の全ての画素に共通に形成された光透過性及び導電性を備える共通電極131と、共通電極131の表面を被覆する配向膜132とを有している。本実施の形態の液晶表示素子100は、一つの画素の画素電極111aに通ずるスルーホールが、画素表面の面内中央を対称中心として121及び122の2つあるいはそれ以上の偶数個でもよい配置することで、画素電極111aの表面に生じる段差が存在しても縞状の画像ノイズが発生しない高品質な液晶表示装置を実現する。なお、他の画素の画素電極111b、111cについても画素電極111aと同様に画素電極111b、111cに通ずるスルーホールが、画素表面の面内中央を対称中心として2つあるいはそれ以上の偶数個でもよい配置されている。この液晶表示素子100では、共通電極基板部Bの上方から照射されたバックライトの光が共通電極基板部B及び液晶層LCを順次に透過して画素電極部A3に入射して反射される。その反射光は入射光経路と逆方向の経路を辿り、液晶層LC及び共通電極基板部Bを透過して出射される。ここで、画素電極部A3の各画素電極と共通電極基板部Bの共通電極131との間には、画素電極単位で画像信号に応じた電圧が印加されており、その印加電圧により液晶層LCの屈折率が変化し、反射光が変調されて像の明暗を投影する。図2は、本発明になる液晶表示素子の一実施の形態の要部である画素電極とそれに接続されたスルーホールの部分を示す模式的断面図である。同図中、図1と同一構成部分には同一符号を付してある。レイアウトにスペース的な制約が多い場合、図5と共に説明したように画素電極に接続されるスルーホールは画素電極の中央に位置することができなくなる場合が多く、片側に寄った配置となる。本実施の形態では、図2に示すように、スルーホール121、124は電気的に画素電極111a、111bに電圧を供給するために必ず無くてはならず、下層の回路パターンに接続されている。一方、画素電極111a、111bに電気的に接続されているスルーホール122、124は下層の回路に接続されず、ダミーとして配置されている。すなわち、スルーホール122、124は電気的な接続を下層とは持たず、単なる形状のダミーとして置かれているだけである。また、スルーホール122、124は画素電極の面内中央Ia、Ibを対称中心としてスルーホール210a、210bに対して点対称の位置に配置されている。もちろんスルーホール122、124をスルーホール121、123と同様に下層の回路に接続しても構わない。スルーホールがある場合、前述のようにスルーホールを中心としてすり鉢状に凹段差が画素電極表面に生じてしまうが、画素内で画素電極の面内中央を対称中心として点対称に配置されたスルーホールが偶数個ある場合は、画面上において垂直方向に隣り合う複数の画素で比較した場合に、上記のすり鉢状の凹段差は1画素ごとの繰り返しパターンとなる。このため、本実施の形態の液晶表示素子100によれば、画像に投影した場合に従来の図6に示した垂直方向の2画素間隔の濃淡画像としては原理的に見えなくなり、画素電極表面に生じる段差による縞状の画像ノイズを低減でき、高品質な画像表示を行うことができる。ただし、凹段差の生じる領域がスルーホールの数に応じて増えるが、視覚上目立たないため問題ない。半導体プロセスにおけるCMP段差を無くすという解決手段も考えられるが、プロセス条件の改善には大幅な時間とコストがかかってしまう。本実施形態では、画素内で点対称にダミーのスルーホールを配置することはレイアウト上では必ず可能であり、簡便に縞状ノイズを低減する手段として非常に優れているといえる。次に、本発明になる液晶表示素子の製造方法の一実施の形態の概略動作について説明する。図3は、本発明になる液晶表示素子の製造方法の一実施の形態の要部の各工程の素子断面図を示す。図3は、隣合う画素をミラー反転構造のレイアウトにて並べた場合の、本実施の形態の製造方法で画素電極を形成したときの断面形状を示す。図3は、画素部の画面垂直方向に隣接する2つの画素電極111a、111bとそれに通ずるスルーホールのみ示してある。まず、図3aに示すように半導体基板101上に形成された回路配線部A2の最上位の例えば第2メタルの上の層間絶縁膜141にフォトリソグラフィ及びエッチングによりスルーホール143、144、145、146を開けた後、CVDChemicalVaporDepositionによりWタングステンなどの導電材料142を全面に被覆すると共にスルーホール143、144、145、146の内部に埋めこむ。このときに導電材料142はスルーホール143、144、145、146の周辺で僅かに凹形状となる。ここで、上記のスルーホール143及び144は、一つの画素電極の面内中央Iaを対称中心として点対称の位置に配置されている。また、上記のスルーホール145及び146は、別の一つの画素電極の面内中央Ibを対称中心として点対称の位置に配置されている。また、スルーホール143及び145は下層の回路配線部A2を介して回路素子部A1に電気的に接続されているのに対し、スルーホール144及び146は下層の回路素子部A1には接続されていない接続されていてもよい。続いて、図3bに示すようにCMP及びエッチバックにより全面のタングステン材料142を取り去りスルーホール143~146内だけに導電材料を残す。導電材料が充填されたスルーホール143~146は前述したスルーホール121~124を構成する。このときにもCMP平坦化においては段差を完全に解消することは困難で、スルーホール121~124のそれぞれを中心としてすり鉢状の凹段差が残っている。そして、図3cに示すようにAlアルミニウム膜147をスパッタにより表面上に成膜してパターニングし、画面上の垂直方向に隣接する画素電極111a、111bを形成する。画素電極111aはスルーホール121及び122に電気的に接続され、また、画素電極111bはスルーホール123及び124に電気的に接続される。このようにして、図1の模式的断面図に示した各画素内で画素電極の面内中央を対称中心として点対称に配置されたスルーホールが偶数個ある液晶表示素子100が製造される。