スピン注入書込みによって磁化の方向が不変の第1磁性層と、磁化の方向が可変の第2磁性層と、前記第1磁性層と前記第2磁性層との間に設けられたトンネル障壁層とを有する磁気抵抗効果素子と、前記磁気抵抗効果素子の前記第1および第2磁性層の一方の磁性層に電気的に接続された第1配線と、ソース/ドレインの一方が前記磁気抵抗素子の前記第1および第2磁性層の他方に電気的に接続された選択トランジスタと、前記選択トランジスタのソース/ドレインの他方に電気的に接続された第2配線と、前記磁気抵抗素子の前記第1および第2磁性層の他方に電気的に一端子が接続されたダイオードと、前記ダイオードの他の端子に電気的に接続された第3配線と、前記第3配線に電気的に接続されたセンスアンプと、を備えていることを特徴とする磁気メモリ。前記磁気抵抗効果素子の低抵抗状態における読出し時の抵抗をR1、前記選択トランジスタの読出し時の抵抗をR2、前記ダイオードの読出し時のオン抵抗をR3とすると、R3>R1かつR2>R1の関係を満たすことを特徴とする請求項1記載の磁気メモリ。前記第1配線には前記磁気抵抗効果素子の前記第1磁性層が電気的に接続され、前記ダイオードのカソードには前記磁気抵抗効果素子の前記第2磁性層が電気的に接続されることを特徴とする請求項1または2記載の磁気メモリ。前記第1配線には前記磁気抵抗効果素子の前記第2磁性層が電気的に接続され、前記ダイオードのアノードには前記磁気抵抗効果素子の前記第1磁性層が電気的に接続されることを特徴とする請求項1または2記載の磁気メモリ。スピン注入書込みによって磁化の方向が不変の第1磁性層と、磁化の方向が可変の第2磁性層と、前記第1磁性層と前記第2磁性層との間に設けられた第1トンネル障壁層とを有する第1磁気抵抗効果素子と、前記第1磁気抵抗効果素子の前記第1磁性層に電気的に接続された第1配線と、スピン注入書込みによって磁化の方向が不変の第3磁性層と、磁化の方向が可変で前記第2磁性層と電気的に接続される第4磁性層と、前記第3磁性層と前記第4磁性層との間に設けられた第2トンネル障壁層とを有する第2磁気抵抗効果素子と、ソース/ドレインの一方が前記第2磁気抵抗素子の前記第3磁性層に電気的に接続された選択トランジスタと、前記選択トランジスタのソース/ドレインの他方に電気的に接続された第2配線と、前記第1磁気抵抗素子の前記第2磁性層に電気的に一端子が接続されたダイオードと、前記ダイオードの他の端子に電気的に接続された第3配線と、前記第3配線に電気的に接続されたセンスアンプと、を備えていることを特徴とする磁気メモリ。書き込みは前記第1配線と前記第2配線に双方向に電流を流すことによって行い、読出しは前記第1配線と前記第2配線との間に電流を流すとともに、前記第3配線と前記第2配線との間に電流を流し、前記ダイオードを流れる電流を前記センスアンプで検出することにより行うことを特徴とする請求項1乃至5のいずれかに記載の磁気メモリ。本実施形態は、高速動作を可能にする磁気メモリを提供する。本実施形態の磁気メモリは、スピン注入書込みによって磁化の方向が不変の第1磁性層と、磁化の方向が可変の第2磁性層と、前記第1磁性層と前記第2磁性層との間に設けられたトンネル障壁層とを有する磁気抵抗効果素子と、前記磁気抵抗効果素子の前記第1および第2磁性層の一方の磁性層に電気的に接続された第1配線と、ソース/ドレインの一方が前記磁気抵抗素子の前記第1および第2磁性層の他方に電気的に接続された選択トランジスタと、前記選択トランジスタのソース/ドレインの他方に電気的に接続された第2配線と、前記磁気抵抗素子の前記第1および第2磁性層の他方に電気的に一端子が接続されたダイオードと、前記ダイオードの他の端子に電気的に接続された第3配線と、前記第3配線に電気的に接続されたセンスアンプと、を備えていることを特徴とする。以下、実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。第1実施形態基本構造第1実施形態によるMRAMのメモリセルの基本構成を図1に示す。このメモリセル1は、1つのMTJ素子10と、1つの選択トランジスタ20と、1つのダイオード25とを備えている。MTJ素子10としては、例えば漏れ磁場調整層/非磁性層/参照層/トンネル障壁層/記録層/下地層からなる垂直磁化スピン注入素子が用いられる。ここで、記号A/BはA層がB層の上方に位置していることを意味する。なお、MTJ素子10としては、磁化の向きが膜面に垂直で固定している参照層と、磁化の向きが膜面に垂直で可変の記録層と、参照層と記録層との間に設けられたトンネル障壁層とを少なくとも備えていればよい。ここで、膜面とは、磁性層の上面を意味する。選択トランジスタ20としては、例えば、NチャネルMOSトランジスタが用いられる。MTJ素子10は一端子が第1配線30aに接続され、他端子が選択トランジスタ20のソース/ドレインの一方に接続されるとともにダイオード25の一端子に接続されている。選択トランジスタ20はソース/ドレインの他方が第2配線30bに接続され、ダイオード25は他端子が第3配線30cに接続されている。また第3配線30cにはセンスアンプ40が接続されている。書込み方法図1に示すメモリセル1の書込み方法について図2を参照して説明する。図2においては、MTJ素子10は、記録層12と、参照層16と、記録層12と参照層16との間に設けられたトンネル障壁層14とを備えている。また、図2に示す矢印は書き込み時における電流の流れる向きを示している。書込みは、選択トランジスタ20のゲート電極に電圧を印加して選択トランジスタ20をオン状態にし、この状態で第1配線30aおよび第2配線30bにそれぞれ電圧を印加し双方向に電流が流れるようにすることで書込みを実施する。例えば、記録層12の磁化の向きと参照層16の磁化の向きが平行同じ向きであるときに、記録層12の磁化の向きを参照層16の磁化の向きと反平行逆の向きにする書き込みは、第1配線30aから、MTJ10および選択トランジスタ20を介して第2配線30bに電流を流すことにより行う。この場合、電子は第2配線30bから選択トランジスタ20を介して記録層12に流れる。すると、電子は記録層12によってスピン偏極され、このスピン偏極された電子は、トンネル障壁層14を通って参照層16に向かう。このとき、参照層16の磁化の向きと同じ向きのスピンを有する電子は、参照層16を通過し、第1配線30aに流れる。参照層16の磁化の向きと反対の向きのスピンを有する電子は、トンネル障壁層14と参照層16との界面で反射され、記録層12の磁化にスピントルクが作用することにより記録層12の磁化の向きが反転され、書き込みが行われる。また、記録層12の磁化の向きと参照層16の磁化の向きが反平行であるときに、記録層12の磁化の向きを参照層16の磁化の向きと平行にする書き込みは、第2配線30bから、選択トランジスタ20およびMTJ10を介して第1配線30aに電流を流すことにより行う。この場合、電子は第1配線30aから参照層16に流れる。すると、電子は、参照層16によってスピン偏極され、このスピン偏極された電子はトンネル障壁層14を介して記録層12に流入し、記録層12の磁化にスピントルクが作用することにより記録層12の磁化の向きが反転される。これにより、記録層12の磁化の向きが反平行状態から平行状態に反転され、書き込みが行われる。読出し方法図1に示すメモリセルの読出し方法について図3を参照して説明する。また、図3に示す矢印は読出し時における電流の流れる向きを示している。読出しは、選択トランジスタ20のゲート電極に電圧を印加し、選択トランジスタ20をオン状態にする。この状態で第1配線30aおよび第3配線30cに正の電圧を印加し、第2配線30bに接地電圧を印加する。スピン注入書込みにおいては、参照層16から記録層12に電流を流した場合のほうが、記録層12から参照層16に電流を流す場合より、スピン注入磁化反転電流は大きい。つまり、参照層16から記録層12に読出し電流を流すことでスピン注入磁化反転がし難くなり、読出しによる誤書込みを防止することが可能になる。このため、読出しは、ダイオード25に接続された第3配線30cに流れる電流をセンスアンプ40で読み出すことで実施する。なお、図3において、ダイオード25の接続を逆にして読み出し電流の流す向きを逆にしても読み出しが可能となる。ただし、この場合、読み出し時に記録層12に書き込みが行われるのを防止するために、MTJ素子10の積層順序を逆にすることが好ましい。すなわち第1配線30aに記録12を接続し、ダイオード25および選択トランジスタ20には参照層を接続する。MR磁気抵抗変化率が200のMTJ素子10を用いた場合、参照層16と記録層12の磁化の方向が平行の場合の抵抗を111kΩとすると、反平行の場合の抵抗は333kΩとなる。選択トランジスタ20の抵抗を189kΩとし、ダイオード25としてはPINダイオードを用い、n型層が選択トランジスタ20およびMTJ素子10に接続される方向にダイオードを接続する。つまり第3配線30cから第2配線30bに電流を流す経路がダイオード25における順方向となる。第1配線30aと第2配線30bとの間に0.3Vの電圧を印加した場合、MTJ素子10の抵抗が111kΩの場合にはMTJ素子10には0.11Vの電圧が印加され、選択トランジスタ20には0.19Vの電圧が印加される。これに対して、MTJ素子10の抵抗が333kΩの場合にはMTJ素子に0.19Vの電圧が印加され、選択トランジスタ20には0.11Vの電圧が印加される。第1配線30aと第2配線30bとの間に0.3Vの電圧を印加すると同時に第3配線30cと第2配線30bとの間に0.3Vの電圧を印加すると、図3に示すセル構造は、MTJ素子10とダイオード25が形成する並列回路に、選択トランジスタ20が直列に接続された回路とみなすことができる。ここで、ダイオード25の抵抗をMTJ素子10に対して十分大きくすると、ダイオード25には電流がほとんど流れず、MTJ素子10に選択トランジスタに流れる電流とほぼ等価な電流が流れることになる。MTJ素子10と選択トランジスタ20にほぼ同じ量の電流が流れるため、MTJ素子10の両端に印加される電圧および選択トランジスタ20に印加される電圧はMTJ素子10と選択トランジスタ20の抵抗の比で近似できるようになる。MJT素子10とダイオード25は並列回路を形成し同電位差の電圧が印加されるため、MTJ素子10と選択トランジスタ20に印加される電圧が決まればダイオード25に印加される電圧も決まる。よってMTJ素子10の抵抗が111kΩで選択トランジスタ20の抵抗が189kΩの場合にはMTJ素子10に0.11Vの電圧が印加され、選択トランジスタ20には0.19Vの電圧が印加され、ダイオード25にはMTJ素子10と同電圧の0.11Vが印加されることになる。これに対して、MTJ素子10の抵抗が333kΩで選択トランジスタ20の抵抗が189kΩの場合にはMTJ素子10に0.19Vの電圧が印加され、選択トランジスタには0.11Vの電圧が印加され、ダイオード25にはMTJ素子10と同電圧の0.19Vが印加される。次に、ダイオード25として、図4に示すI-V特性を有するPINダイオード用いた場合を考える。図4に示すI-V特性は、例えばp型SiにBボロンをドープしたSiB、n型にPリンをドープしたSiP、p型半導体とn型半導体との間に絶縁膜i型層を挟むことで形成できる。ダイオードに印加される電圧が0.11Vの場合には0.005μAの電流が流れ、0.19Vの場合には0.1μAの電流が流れる。つまり電圧が0.11Vから0.19Vへ0.08V変わることで電流が20倍変化することを示している。つまり、第3の配線30cと第2の配線30bの間に流れる電流をおおよそ20倍変化させることが可能になる。一方、第1の配線30aと第2の配線30bの間に流れる電流を考えると、MTJ素子10の抵抗が低抵抗の場合にはMTJ素子の抵抗は111kΩで選択トランジスタの抵抗が189kΩとなり、0.3Vの電圧を印加すると、第1の配線30aと第2の配線30bの間に1μA程度の電流が流れる。また、MTJ素子10の抵抗が高抵抗の場合にはMTJ素子の抵抗は333kΩで選択トランジスタ20の抵抗が189kΩとなり、0.3Vの電圧を印加すると、第1の配線30aと第2の配線30bの間に0.57μA程度の電流が流れる。つまり、第1の配線30aと第2の配線30bの間に流れる電流はそれぞれ1μAと0.57μAとなり、1.7倍程度の比を得ることが可能になる。第1の配線30aと第2の配線30bの間に流れる電流は1.7倍の変化に対して、第3の配線30cと第2の配線30bの間に流れる電流は20倍変化させることが出来るため、MTJ素子10と選択トランジスタ20で形成されるセル構造に対してダイオード25を接続させ、ダイオード25と選択トランジスタに流れる電流を読み出すことで大きな電流比を得ることが可能になる。従来のように、1つのMTJ素子10と1つの選択トランジスタ20を組み合わせたセル構造では読出し電流比として2倍程度しか得られなかった。しかし、本実施形態のように、ダイオードを組み合わせることで1桁以上読出し電流を変化させることが可能になる。実際にはダイオード25にはMTJ素子10が並列に接続され、ダイオード25の抵抗とMTJ素子10の抵抗の合成抵抗と、選択トランジスタ20の抵抗との比によって、ダイオード25およびMTJ素子10に印加される電圧が決まる。このため、MTJ素子10の抵抗が111kΩから333kΩに変化した場合の電圧変化はダイオード25のオン状態とオフ状態の抵抗によって変化する。図4に示す特性を有するダイオードを用いて図3に示すメモリセルの読出しを実施するとダイオード25に流れる電流は19倍の変化となり、前述したように第3の配線30cと第2の配線30bの間に流れる電流の変化量として20倍に比べ若干小さくなる。ダイオード25に流れる電流の変化量はMTJ素子10と選択トランジスタ20とダイオード25の抵抗によって決まる。ダイオードに流れる電流の変化量は大きい方が望ましく、ダイオード25に流れる電流の変化量を増加させるため、ダイオード25、MTJ素子10、および選択トランジスタ20の抵抗値を最適化させる必要がある。図3に示すメモリセルを用いて読出しを実施した場合のダイオードに流れる電流の変化量を図5に示す。図5において、横軸に示すRdiodeはダイオード25がオンのときの抵抗を示し、RmtjはMTJ素子10が低抵抗のときの抵抗を示している。縦軸に示すIonはMTJ素子10が高抵抗333kΩの時にダイオード25に流れる電流を示し、IoffはMTJ素子10が低抵抗111kΩの時にダイオード25に流れる電流を示している。図4の特性を有するダイオードを用いて、MTJ素子10の低抵抗時の抵抗を111kΩとし、ダイオード25がオンのときの抵抗を1.9MΩとなるように選択すれば、すなわち、Rdiode/Rmtjが1.7となるように選択すれば、ダイオード25に流れる電流は、ダイオード25がオンとオフのときで19倍に変化させることが可能になる図5の波線を参照。前述したとおり、MTJ素子10と選択トランジスタ20とでメモリセルを構成した場合には、MTJ素子10の抵抗が低抵抗の場合にはMTJ素子10の抵抗は111kΩで選択トランジスタ20の抵抗が189kΩとなり、0.3Vの電圧を印加すると、1μA程度の電流が流れる。また、MTJ素子10の抵抗が高抵抗の場合にはMTJ素子10の抵抗は333kΩで選択トランジスタ20の抵抗が189kΩとなり、0.3Vの電圧を印加すると、0.57μA程度の電流が流れる。つまり、MTJ素子10と選択トランジスタ20とでメモリセルに流れる電流はそれぞれ1μAと0.57μAとなり1μA/0.57μA=1.7で1.7倍程度の比を得ることが可能になる。MTJ素子10の抵抗が低いときと、高いときで流れる電流は1.7倍変化することになる。一方、ダイオード25を用いた場合には、19倍の変化をもたすことが可能になる。このため、ダイオードを用いると、大きな電流変化を得ることが可能になり。高速化読出しのRC遅延による電流変化率の劣化の影響を補うことが可能になる。図5によれば、ダイオード25の抵抗の大きさとMTJ素子10の抵抗の大きさとの比によって得られるダイオード25に流れる読み出し電流比が異なることを示している。MTJ素子10の抵抗に対してダイオード25の抵抗を大きくすることで大きな電流比を得ることが可能になる。よって、ダイオード25の抵抗をRdiode、MTJ素子10の抵抗をRmtjとするとRdiode>Rmtjの関係を満たすように設計することが望ましい。ダイオード25に流れる電流比を大きくするにはダイオード25に印加されるオンとオフのときの電圧差を上げることが望ましい。ダイオード25に印加される電圧差を大きくするには、MTJ素子10に印加される電圧差を大きくすることで実行可能である。MTJ素子10に印加される電圧差を図6に示す。図6の横軸は、選択トランジスタ20のオン抵抗Rtrと、MTJ素子の低抵抗値Rmtjとの比=Rtr/Rmtjを示し、縦軸はMTJ素子10に印加される最大電圧Vmaxと最小電圧Vminとの差を示す。MTJ素子10に印加される電圧差Vmax-VminはMTJ素子10の抵抗Rmtjに対する選択トランジスタ20の抵抗Rtrの比=Rtr/Rmtjと、MRによって決まる。例えばMRが200の場合にはMTJ素子10の抵抗Rmtjに対して選択トランジスタ20の抵抗Rtrを1.7倍とすることで0.8Vの抵抗差が得られることを示している。MTJ素子10のMRに対して、MTJ素子10の抵抗差が最も大きくなる選択トランジスタの抵抗とMTJ素子10の抵抗との比を図7に示す。図7からわかるように、MTJ素子10の抵抗をRmtj、選択トランジスタ20の抵抗をRtrとするとRtr>Rmtjの関係を満たすように設計することが望ましい。或いは可能な限りMRを上げた方が望ましいことがわかる。図5および図7よりダイオード25に流れるオンとオフの電流比を上げるためにはMTJ素子10の低抵抗値Rmtjよりダイオード25がオンの時の抵抗Rdiodeを大きくし、かつMTJ素子10の低抵抗値Rmtjより選択トランジスタのオン抵抗Rtrを大きくすることが望ましい。また、MTJ素子10の高抵抗値よりダイオード25のオン抵抗を大きくすることが望ましい。次に、ダイオード25として、図8に示すI-V特性を有するショットキーダイオードを用いた例を考える。このショットキーダイオードは、例えばSiにNiSiを接合させることで形成することが可能である。ショットキーダイオードを用いれば微量な電圧に対する電流変化量を大きくとることができるため、図2に示すメモリセルのダイオード25として図8に示すショットキーダイオードを用いればIonとIoffの電流比を増やすことが可能になる。ショットキーダイオードとしては、半導体と金属の接合のほか、導電膜中に絶縁体を挟んだMIMMetalInsulatorMetal構造を用いても良い。また、図2に示すメモリセルのダイオード25としてPINダイオードを例に挙げたが、PINダイオードの替わりに、GeAsとGeを接合させたPNダイオードや、ツエナーダイオードを用いても良い。ただし、ツエナーダイオードを用いる場合には図2に示すメモリセルにおいてPとNの方向は逆方向に設定する必要がある。MTJ素子10とダイオード25に印加させる電圧は同一としていたが、ダイオード25に印加させる電圧をMTJ素子10に印加させる電圧より大きくしてもよい。MTJ素子10とダイオード25に印加させる電圧に差を持たせることでダイオード25に流れる電流が増加し、読出し用のセンスアンプに対する読出し出力を向上させることが可能になる。また、ダイオード25の抵抗を小さく設計することが可能になるため、配線のRC遅延によるパルス電流の立ち上がりの劣化を抑制することが可能になり、より高速での読み出しが可能になる。以上説明したように、第1実施形態によれば、高速動作を可能にする磁気メモリを提供することができる。第2実施形態第2実施形態によるMRAMのメモリセルの基本構成を図9に示す。このメモリセル1は、2つのMTJ素子10a、10bと、1つの選択トランジスタ20と、1つのダイオード25とを備えている。MTJ素子10aは少なくとも、記録層12aと、参照層16aと、記録層12aと参照層16aとの間に設けられたトンネル障壁層14aとを有している。また、MTJ素子10bは少なくとも、記録層12bと、参照層16bと、記録層12bと参照層16bとの間に設けられたトンネル障壁層14bとを有している。MTJ素子10aは一端子すなわち参照層16a側の電極図示せずが第1配線30aに接続され、他端子すなわち記録層12a側の電極図示せずがMTJ素子10bの一端子記録層12b側の電極図示せずに接続されるとともにダイオード25の一端子に接続されている。MTJ素子10bの他端子すなわち、参照層16b側の電極図示せずは選択トランジスタ20のソース/ドレインの一方に接続される。選択トランジスタ20はソース/ドレインの他方が第2配線30bに接続され、ダイオード25は他端子が第3配線30cに接続されている。また第3配線30cにはセンスアンプ40が接続されている。すなわち、第2実施形態によるMRAMのメモリセルは、2個のMTJ素子10a、10bの記録層12a、12bとダイオード25の一端子を接続させた構成を有している。なお、記録層12aと記録層12bは配線または非磁性の導電層を介して接続される。記録層12aと記録層12bは同じ向きの磁化を有する。また、参照層16aと参照層16bの磁化の向きは、反平行となっている。次に、このように構成された第2実施形態によるメモリセルの書込み方法について図10を参照して、読出し方法について図11を参照して説明する。図10および図11に示す矢印は電子の流れを示す。書込み方法書込みは、選択トランジスタ20のゲート電極に電圧を印加して選択トランジスタ20をオン状態にし、この状態で第1配線30aおよび第2配線30bにそれぞれ電圧を印加し双方向に電流が流れるようにすることで書込みを実施する。例えば、記録層12a、12bの磁化の向きと参照層16aの磁化の向きが平行でありかつ記録層12a、12bの磁化の向きと参照層16bの磁化の向きが反平行であるときに、記録層12aの磁化の向きを参照層16aの磁化の向きと反平行にする書き込みは、第1配線30aから、MTJ10a、10b、および選択トランジスタ20を介して第2配線30bに電流を流すことにより行う。この場合、電子は第2配線30bから選択トランジスタ20を介して参照層16bに流れる。MTJ素子10bにおいては、電子は、参照層16bを通過することによってスピン偏極される。すると、このスピン偏極された電子はトンネル障壁層14bを介して記録層12bに流入し、記録層12bの磁化にスピントルクが作用することにより記録層12bの磁化の向きが反転される。これにより、記録層12bの磁化の向きが参照層16bの磁化の向きに対して反平行状態から平行状態に反転され、書き込みが行われる。また、MTJ素子10aにおいては、電子はMTJ素子10bから記録層12aに流れる。すると、電子は記録層12aによってスピン偏極され、このスピン偏極された電子は、トンネル障壁層14aを通って参照層16aに向かう。このとき、参照層16aの磁化の向きと同じ向きのスピンを有する電子は、参照層16aを通過し、第1配線30aに流れる。参照層16aの磁化の向きと反対の向きのスピンを有する電子は、トンネル障壁層14aと参照層16aとの界面で反射され、記録層12aの磁化にスピントルクが作用することにより記録層12aの磁化の向きが反転され、書き込みが行われる。また、記録層12a、12bの磁化の向きと参照層16aの磁化の向きが反平行でありかつ記録層12a、12bの磁化の向きと参照層16bの磁化の向きが平行であるときに、記録層12aの磁化の向きを参照層16aの磁化の向きと平行にする書き込みは、第2配線30bから、選択トランジスタ20およびMTJ10a、10bを介して第1配線30aに電流を流すことにより行う。この場合、電子は第1配線30aから参照層16aに流れる。すると、MTJ素子10aにおいては、電子は、参照層16aによってスピン偏極され、このスピン偏極された電子はトンネル障壁層14aを介して記録層12aに流入し、記録層12aの磁化にスピントルクが作用することにより記録層12aの磁化の向きが反転される。これにより、記録層12aの磁化の向きが反平行状態から平行状態に反転され、書き込みが行われる。また、MTJ素子10bにおいては、電子はMTJ素子10aから記録層12bに流れる。電子は記録層12bによってスピン偏極され、このスピン偏極された電子は、トンネル障壁層14bを通って参照層16bに向かう。このとき、参照層16bの磁化の向きと同じ向きのスピンを有する電子は、参照層16bを通過し、第2配線30bに流れる。参照層16bの磁化の向きと反対の向きのスピンを有する電子は、トンネル障壁層14bと参照層16bとの界面で反射され、記録層12bの磁化にスピントルクが作用することにより記録層12bの磁化の向きが反転され、書き込みが行われる。読出し方法読出しは、選択トランジスタ20のゲート電極に電圧を印加し、選択トランジスタ20をオン状態にする。この状態で第1配線30aおよび第3配線30cに接地電圧を印加し、第2配線30bに正の電圧を印加する。そして、第1実施形態の場合と同様に、ダイオード25に接続された第3配線30cに流れる電流をセンスアンプ40で読み出すことで読出しを実施する。図9に示す第2実施形態のメモリセルを用いた場合のダイオード25がオンのときに流れる電流Ionとオフのときに流れる電流Ioffとの電流比=Ion/IoffのRdiode/Rmtjの比に関する依存性を図12に示す。図12に示す特性は図5で用いたMTJ素子、ダイオード、選択トランジスタと同一の性能を有する素子を用いた。図9に示すメモリセルを用いることで、ダイオード25に流れるIon電流とIoff電流の比を大きくすることが可能になる。さらには、図12からわかるように、ダイオード25の抵抗RdiodeとMTJ素子10a、10bの抵抗Rmtjとの間にRdiode>0.9×Rmtjを満たすことで20倍以上の読出し電流比を得ることが可能になる。これにより、ダイオード25に流れる読出し電流を増加させることができる。その結果、配線のRC遅延によるパルス電流の立ち上がりの劣化を抑制することが可能になり、より高速での読み出しが可能になる。以上説明したように、第2実施形態によれば、高速動作を可能にする磁気メモリを提供することができる。次に、図13および図14に、第1実施形態によるメモリセルの配置例の第1および第2具体例を示す。図13に示す第1具体例においては、MTJ素子10の一端子が第1ビット線第1配線BL1に接続され、他の端子が選択トランジスタ20のソース/ドレインのうちの一方に接続される。また、選択トランジスタ20のソース/ドレインのうちの他方が第2ビット線第2配線BL2に接続され、ゲートがワード線WLに接続される。ダイオード25のアノードがMTJ素子10の他の端子に接続され、カソードが読み出し配線RLに接続される。この読み出し配線第3配線RLには図示しないセンスアンプが接続されている。図14に示す第2具体例においては、MTJ素子10の一端子が第1ビット線BL1に接続され、他の端子が選択トランジスタ20のソース/ドレインのうちの一方に接続される。また、選択トランジスタ20のソース/ドレインのうちの他方が第2ビット線BL2に接続され、ゲートがワード線WLに接続される。ダイオード25のアノードが読み出し配線RLに接続され、カソードがMTJ素子10の他の端子に接続される。なお、読み出し配線RLには図示しないセンスアンプが接続されることは第1具体例と同様である。次に、第1実施形態のメモリセルのレイアウトの一例を図15aに示し、図15aに示す切断線B-Bで切断した断面を図15bに示し、図15aに示す切断線C-Cで切断した断面を図15cに示す。図15a、15b、15cに示すようにメモリセルを設置すれば24F2で製造することが可能になる。ここで、Fは最小加工寸法を示す。SRAMのセル面積が130F2~140F2で形成されていることを考えると、おおよそ1/5程度のセル面積の縮小が可能になり、大容量のSRAMにさらに不揮発の特性を付加することも可能になる。なお、図15a、15b、15cでは、ビット線BL1、BL2、読み出し配線RLを同一平面に設置するためサイズは24F2となったが、ビット線BL1と、ビット線BL2と、読み出し配線RLを別の面に設置することでサイズは8F2が可能となり、より高集積が可能になる。図15a、15b、15cに示すダイオード25としてはPNダイオード、ツエナーダイオード、PINダイオード、MIM接合、ショットキーダイオードのいずれかを選択すればよい。例えば、ショットキーダイオードを用いる場合には、ダイオードとして図16aに示す、SiNi層25aとSi層25bからなるダイオード25を用いることでMTJ素子と同一平面にダイオードを製造することが可能になり、ダイオードを製造するためのリソグラフィーの回数を低減させ安価な製造が可能になる。或いはダイオードとしてMIM接合を用いる場合には図16bに示すようにMTJ素子にC炭素をドープしてトンネル障壁層14の絶縁特性を変えることでダイオード化してもよい。この場合もMTJ素子と同一平面にダイオードを製造することが可能になり、ダイオードを製造するためのリソグラフィーの回数を低減させ安価な製造が可能になる。ただし、ダイオード化するMTJ素子は、MJT素子の素子サイズより小さくする必要がある。また選択トランジスタのゲート電極からドレイン領域に電流を流すことでPNダイオードとして用いても良い。この場合、読出しとして用いるダイオードに接続されたゲート電極の寄生抵抗を小さくする必要があるため、ゲート電極の低抵抗化が必要である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。