複数の薄膜トランジスタで構成されたソース信号線駆動回路部と、複数の薄膜トランジスタで構成されたゲート信号線駆動回路部と、複数の画素薄膜トランジスタがマトリクス状に配置された画素部と、を有する半導体表示装置において、前記ゲート信号線駆動回路は、ゲート信号線1本につき少なくとも1つのトライステートバッファを有し、前記トライステートバッファは、一対の、nチャネル型薄膜トランジスタとpチャネル型薄膜トランジスタを有する第1の回路と、一対の、nチャネル型薄膜トランジスタとpチャネル型薄膜トランジスタを有する第2の回路と、を有し、前記第1の回路のnチャネル型薄膜トランジスタのソース領域と前記第2の回路のpチャネル型薄膜トランジスタのソース領域とが第1の接続点で電気的に接続され、第1の電源が前記第1の回路のpチャネル型薄膜トランジスタのソース領域に電気的に接続され、第1の電源よりも低い電位を有する第2の電源が前記第1の接続点に電気的に接続され、第2の電源よりも低い電位を有する第3の電源が前記第2の回路のnチャネル型薄膜トランジスタのソース領域に電気的に接続され、前記第1の回路の出力信号線と、前記第2の回路の出力信号線と、はともにゲート信号線に第2の接続点で電気的に接続され、前記第1の回路のpチャネル型薄膜トランジスタのゲートには、ゲート信号線選択パルスが入力され、前記第1の回路のnチャネル型薄膜トランジスタのゲートには、第1の信号が入力され、前記第2の回路のpチャネル型薄膜トランジスタのゲートには、第2の信号が入力され、前記第2の回路のnチャネル型薄膜トランジスタのゲートには、第3の信号が入力され、前記第3の信号は、対向コモン反転駆動時において、対向電極の電位が高い電位にあるときのフレーム期間を第1のフレーム期間、前記対向電極の電位が低い電位にあるときのフレーム期間を第2のフレーム期間としたとき、第1のフレーム期間から第2のフレーム期間に切り換る間の帰線期間内に入力され、前記第2の信号は、前記ゲート信号線選択パルスが入力される直前に入力され、前記第1の信号は、前記第2のフレーム期間で、ゲート信号線選択パルスが出力されてから、前記第1のフレーム期間で、第2の信号が出力されるまでの間および、前記第1のフレーム期間で、ゲート信号線選択パルスが出力されてから、帰線期間で前記第3の信号が入力されるまでの間に入力されることを特徴とする半導体表示装置。近年、アクティブマトリクス型液晶表示装置がパーソナルコンピュータの表示装置として多用されてきている。しかも、ノート型のパーソナルコンピュータに用いられるだけでなく、デスクトップ型のパーソナルコンピュータにも大画面のアクティブマトリクス型液晶表示装置が用いられるようになってきている。また、小型で高精細高解像度高画質なアクティブマトリクス型液晶表示装置を用いたプロジェクタ装置が注目を浴びてきている。中でも、より高解像度の映像が表示できるハイビジョン用プロジェクタ装置が注目を浴びてきている。ところで、液晶表示装置においては、液晶素子の劣化を防ぐために反転駆動を行う必要がある。具体的には、図3Aに示すように、対向電極の電位以下、対向コモン電位:VCOMと記述するを中心電位一定値として、ビデオ信号を1フレーム期間毎に正負反転させて駆動している。このとき、ソース信号線駆動回路は、ビデオ信号のソース信号線への書き込みを確実に行うために、ビデオ信号の振幅よりもやや広い振幅を持った電圧で駆動するのが通常である。これは、アナログスイッチが1対のNチャネル型TFTとPチャネル型TFTとで構成されており、書き込みの際には確実にソース信号線に書き込めるだけの電流能力を必要とし、また一度ソース信号線に書き込まれた電荷が、アナログスイッチからリークするのを防ぐために、確実にスイッチをOFFさせることが必要なためである。通常は、このアナログスイッチのONOFFのマージンは、各TFTのしきい値αを考慮して、3V程度が見込まれる。具体的には、ソース信号線に書き込まれるビデオ信号の振幅が±5Vであった場合、ソース信号線駆動回路アナログスイッチの駆動電圧振幅は、±8Vとなる。ゲート信号線駆動回路についても、しきい値を考慮して画素TFTのゲートソース間電圧を確保するために、±8Vの振幅をもって駆動している。ここで、液晶表示装置駆動時の消費電力に着目すると、ソース信号線駆動回路のバッファ部における消費電力は、表示装置全体の消費電力の中でも高い割合を占めている。よって、ソース信号線駆動回路の駆動電圧を低下することによって低消費電力化を可能とすれば、表示装置全体の低消費電力化に大きく寄与する。例えば、前述の反転駆動方式によると、VCOMが一定で0V、ビデオ信号の振幅が-5~5V10Vであるとき、アナログスイッチのONOFFのマージンを3V考慮して、その駆動電圧は±8V16Vである。1フレーム期間毎に正負の反転を行っているビデオ信号に対して、VCOMを正負逆で反転を行う方法を考える。図3Bに示すように、あるフレームにおいてはビデオ信号が2.5V、対するVCOMが-2.5V、次のフレームにおいては、ビデオ信号が-2.5V、対するVCOMが2.5Vという場合、各フレームにおいて、液晶素子に印加される電圧、つまりビデオ信号とVCOMの電位差は、通常の場合と同様に5Vを確保しているが、ビデオ信号の振幅は-2.5~2.5V5Vとなっている。よって、アナログスイッチのONOFFマージンを先と同様3V考慮したとき、その駆動電圧は±5.5V11Vとなり、消費電力を約47低減出来る。また、一般にソース信号線駆動回路においては、ソース信号線の容量負荷が大きく、かく駆動周波数が高いため、TFTにはより大きな電流能力が要求される。従って、ソース信号線駆動回路を構成するTFTは一般に、ゲート幅Lが小さく、チャネル長Wが大きい。そのため、各部のTFTの中でも特に劣化の心配される部分である。ソース信号線駆動回路のバッファ電圧が5V低下することは、ソース信号線駆動回路のTFTの信頼性を向上させることにつながる。反面、対向コモン反転駆動により、ゲート信号線駆動回路および画素TFTへの負担が増大する。画素部においては、対向電極と画素TFTのソース領域以後、画素TFTにおいて、ソース信号線と接続されている側の領域をドレイン領域、液晶素子と接続されている側の領域をソース領域と定義する。ビデオ信号の電位が反転する場合にも、この位置関係を統一して述べる。は、液晶素子を挟んで容量結合しており、この容量が、駆動回路部における他の容量に比べて十分に支配的であると考えると、画素TFTがOFFの状態でVCOMが変化するとき、容量の両電極間の電位差を保存しようとして、画素TFTのソース領域の電位が同じだけ変化する。具体的には、VCOM=-2.5Vのとき、液晶素子に印加される電圧が-5~5Vであるとすると、画素TFTのソース領域の電位は-7.5~2.5Vをとり得る。VCOM=2.5Vのとき、液晶素子に印加される電圧が-5~5Vであるとすると、画素TFTのソース領域の電位は-2.5~7.5Vをとり得る。図3CDこの状態で、ゲート信号線駆動回路の駆動電圧振幅が±8Vであるとき、画素TFTのONOFFマージンは0.5Vとなるため、画素TFTのしきい値によっては正常動作が出来なくなる。ソース信号線駆動回路と同様、3Vのマージンを確保するためには、図3Eに示すように、ゲート信号線駆動回路の駆動電圧振幅を±10.5Vとする必要がある。これにより、画素TFTのゲートソース間電圧が大きくなる。図4Aを参照する。VCOM=±2.5Vの振幅を有するとき、画素TFTのソース領域がとり得る電位は、-7.5~7.5Vであり、このときのゲート電極がとり得る電位は、±10.5Vであるから、画素TFTのゲートソース間電圧は、-18~18Vが考えられる。図5は、Nチャネル型TFTの電圧-電流特性の一例を示している。横軸はゲートソース間電圧VGS、縦軸はドレイン電流IDである。ゲート電極に大きい逆バイアス電圧ソース領域の電位に対してゲート電極の電位が低い電圧が印加されると、ドレイン電流が急激に増加する場合がある。つまり、画素TFTにおいて、ゲートソース間電圧が-18Vなどといった場合には、本来OFFしている画素TFTを通って、保持電荷のリークが生ずる。さらに、ゲートソース間にこのように大きい電圧が印加される場合、ゲート耐圧もまた問題となってくる。これらの問題点から、対向コモン反転駆動方式はほとんど実用されていないのが現実であり、画素TFTのONOFFマージンを削ってVCOMをわずかに振幅させる程度に用いられているにすぎない。本発明は、上述した問題を鑑みてなされたものであり、新規な駆動回路および新規な駆動方法を用いることによってゲート信号線駆動回路のバッファ電圧の振幅拡大を抑制し、かつ対向コモン反転駆動を実現することを目的とする。ならびに、画素TFTに印加されるゲートバイアスを従来電圧に保ちつつゲート耐圧の確保、ソース信号線駆動回路の駆動電圧を下げることで、液晶表示装置全体での低消費電力化を実現することを目的とする。本発明においては、画素TFTのゲートソース間に印加される逆バイアス電圧を小さくするために、本発明においては、VCOMがHi2.5Vのフレーム期間と、Lo-2.5Vのフレーム期間で、ゲート信号線駆動回路のLo電位に異なる電位を与えるようにする。今、ゲート信号線駆動回路の駆動電圧は、高圧側電位VHI=10.5V、低圧側電位VLO=-10.5Vである。さらに、VLO2として、-5.5Vという電位を用意する。この電位は、大小関係がVLO<VLO2<VHiであり、画素TFTがVLO2のゲート電位で確実にOFFする値であれば良い。本発明においては、VCOM=-2.5Vのときは、ゲート信号線駆動回路の駆動電圧振幅は、図4Bに示すように、VHiおよびVLOを用いて±10.5V、VCOM=2.5Vのときは、ゲート信号線駆動回路の駆動電圧振幅は、図4Cに示すように、VHiおよびVLO2を用いて、-5.5~10.5Vとする。これにより、VCOMの電位がいずれの電位にあるフレームにおいても、画素TFTのゲートソース間に印加される最大の逆バイアス電圧は-13Vとなり、OFF電流リークを大きく抑制出来る。以下に、本発明の構成について記載する。請求項1に記載の本発明の半導体表示装置は、複数の薄膜トランジスタで構成されたソース信号線駆動回路部と、複数の薄膜トランジスタで構成されたゲート信号線駆動回路部と、複数の画素薄膜トランジスタがマトリクス状に配置された画素部と、を有する半導体表示装置において、前記ゲート信号線駆動回路は、ゲート信号線1本につき少なくとも1つのトライステートバッファを有し、前記トライステートバッファは、一対の、nチャネル型薄膜トランジスタとpチャネル型薄膜トランジスタを有する第1の回路と、一対の、nチャネル型薄膜トランジスタとpチャネル型薄膜トランジスタを有する第2の回路とを有し、前記第1の回路のnチャネル型薄膜トランジスタのソース領域と前記第2の回路のpチャネル型薄膜トランジスタのソース領域とが第1の接続点で電気的に接続され、第1の電源が前記第1の回路のpチャネル型薄膜トランジスタのソース領域に電気的に接続され、第1の電源よりも低い電位を有する第2の電源が前記第1の接続点に電気的に接続され、第2の電源よりも低い電位を有する第3の電源が前記第2の回路のnチャネル型薄膜トランジスタのソース領域に電気的に接続され、前記第1の回路の出力信号線と、前記第2の回路の出力信号線と、はともにゲート信号線に第2の接続点で電気的に接続されていることを特徴としている。請求項2に記載の本発明の半導体表示装置は、複数の薄膜トランジスタで構成されたソース信号線駆動回路部と、複数の薄膜トランジスタで構成されたゲート信号線駆動回路部と、複数の画素薄膜トランジスタがマトリクス状に配置された画素部と、を有する半導体表示装置において、前記ゲート信号線駆動回路は、ゲート信号線1本につき少なくとも1つのトライステートバッファを有し、前記トライステートバッファは、一対の、nチャネル型薄膜トランジスタとpチャネル型薄膜トランジスタを有する第1の回路と、一対の、nチャネル型薄膜トランジスタとpチャネル型薄膜トランジスタを有する第2の回路と、を有し、前記第1の回路のnチャネル型薄膜トランジスタのソース領域と前記第2の回路のpチャネル型薄膜トランジスタのソース領域とが第1の接続点で電気的に接続され、第1の電源が前記第1の回路のpチャネル型薄膜トランジスタのソース領域に電気的に接続され、第1の電源よりも低い電位を有する第2の電源が前記第1の接続点に電気的に接続され、第2の電源よりも低い電位を有する第3の電源が前記第2の回路のnチャネル型薄膜トランジスタのソース領域に電気的に接続され、前記第1の回路の出力信号線と、前記第2の回路の出力信号線と、はともにゲート信号線に第2の接続点で電気的に接続され、前記第1の回路のpチャネル型薄膜トランジスタのゲートには、ゲート信号線選択パルスが入力され、前記第1の回路のnチャネル型薄膜トランジスタのゲートには、第1の信号が入力され、前記第2の回路のpチャネル型薄膜トランジスタのゲートには、第2の信号が入力され、前記第2の回路のnチャネル型薄膜トランジスタのゲートには、第3の信号が入力され、前記第3の信号は、対向コモン反転駆動時において、対向電極の電位が高い電位にあるときのフレーム期間を第1のフレーム期間、前記対向電極の電位が低い電位にあるときのフレーム期間を第2のフレーム期間としたとき、第1のフレーム期間から第2のフレーム期間に切り換る間の帰線期間内に入力され、前記第2の信号は、前記ゲート信号線選択パルスが入力される直前に入力され、前記第1の信号は、前記第2のフレーム期間で、ゲート信号線選択パルスが出力されてから、前記第1のフレーム期間で、第2の信号が出力されるまでの間および、前記第1のフレーム期間で、ゲート信号線選択パルスが出力されてから、帰線期間で前記第3の信号が入力されるまでの間に入力されることを特徴としている。請求項3に記載の本発明の半導体表示装置は、請求項1乃至2のいずれか1項に記載の半導体表示装置において、前記第1の信号は外部から直接信号を入力することにより得られることを特徴としている。請求項4に記載の本発明の半導体表示装置は、請求項1乃至2のいずれか1項に記載の半導体表示装置において、前記第1の信号は、前記ゲート信号線選択パルスと前記第3の信号とを論理回路に入力し、前記論理回路の出力によって得られる信号であることを特徴としている。請求項5に記載の本発明の半導体表示装置は、請求項1乃至2のいずれか1項に記載の半導体表示装置において、前記第1の信号は前記ゲート信号線駆動回路に外部から供給される信号のうちの1つあるいは複数の信号を論理回路に入力し、前記論理回路の出力によって得られる信号であることを特徴としている。請求項6に記載の本発明の半導体表示装置は、請求項1乃至2のいずれか1項に記載の半導体表示装置において、前記第1の信号は、前期ゲート信号線選択パルスと前記第3の信号とをリセットセット型フリップフロップ回路に入力し、続いて、前記リセットセット型フリップフロップ回路の出力と前記ゲート信号線選択パルスとをNOR回路に入力し、前記NOR回路の出力によって得られることを特徴としている。請求項7に記載の本発明の半導体表示装置は、請求項1乃至2のいずれか1項に記載の半導体表示装置において、前記第2の信号は外部から直接信号を入力することにより得られることを特徴としている。請求項8に記載の本発明の半導体表示装置は、請求項1乃至2のいずれか1項に記載の半導体表示装置において、前記第2の信号は前記ゲート信号線選択パルスの前段に出力されるゲート信号線選択パルスであることを特徴としている。請求項9に記載の本発明の半導体表示装置は、請求項1乃至2のいずれか1項に記載の半導体表示装置において、前記第3の信号は外部から直接信号を入力することにより得られることを特徴としている。請求項10に記載の本発明の半導体表示装置は、複数の薄膜トランジスタで構成されたソース信号線駆動回路部と、複数の薄膜トランジスタで構成されたゲート信号線駆動回路部と、複数の画素薄膜トランジスタがマトリクス状に配置された画素部と、を有する半導体表示装置において、前記ゲート信号線駆動回路は、ゲート信号線1本につき少なくとも1つのトライステートバッファを有し、前記トライステートバッファは、一対の、nチャネル型薄膜トランジスタとpチャネル型薄膜トランジスタを有する第1の回路と、一対の、nチャネル型薄膜トランジスタとpチャネル型薄膜トランジスタを有する第2の回路と、リセットセット型フリップフロップ回路と、NOR回路と、を有し、前記第1の回路のnチャネル型薄膜トランジスタのソース領域と前記第2の回路のpチャネル型薄膜トランジスタのソース領域とが第1の接続点で電気的に接続され、第1の電源が前記第1の回路のpチャネル型薄膜トランジスタのソース領域に電気的に接続され、第1の電源よりも低い電位を有する第2の電源が前記第1の接続点に電気的に接続され、第2の電源よりも低い電位を有する第3の電源が前記第2の回路のnチャネル型薄膜トランジスタのソース領域に電気的に接続され、前記第1の回路の出力信号線と、前記第2の回路の出力信号線と、はともにゲート信号線に第2の接続点で電気的に接続され、前記第1の回路のpチャネル型薄膜トランジスタのゲートには、ゲート信号線選択パルスが入力され、前記第1の回路のnチャネル型薄膜トランジスタのゲートには、第1の信号が入力され、前記第2の回路のpチャネル型薄膜トランジスタのゲートには、第2の信号が入力され、前記第2の回路のnチャネル型薄膜トランジスタのゲートには、第3の信号が入力され、前記第3の信号は、対向コモン反転駆動時において、対向コモン電極が高い電位にあるときのフレーム期間を第1のフレーム期間、前記対向コモン電極が低い電位にあるときのフレーム期間を第2のフレーム期間としたとき、第1のフレーム期間から第2のフレーム期間に切り換る間の帰線期間内に入力され、前記第2の信号は、前記ゲート信号線選択パルスが入力される直前に入力され、前記第1の信号は、リセットセット型フリップフロップ回路のリセット信号入力線にゲート信号線選択パルスを入力し、セット信号入力線に第3の信号を入力して得られるセット出力信号と、前記ゲート信号線選択パルスと、をNOR回路に入力して得られる、前記NOR回路の出力信号が入力されることを特徴としている。請求項11に記載の本発明の半導体表示装置は、請求項10に記載の半導体表示装置において、前記第2の信号は外部から直接信号を入力することにより得られることを特徴としている。請求項12に記載の本発明の半導体表示装置は、請求項10に記載の半導体表示装置において、前記第2の信号は前記ゲート信号線選択パルスの前段に出力されるゲート信号線選択パルスであることを特徴としている。請求項13に記載の本発明の半導体表示装置は、請求項10に記載の半導体表示装置において、前記第3の信号は外部から直接信号を入力することにより得られることを特徴としている。請求項14に記載の本発明の半導体表示装置の駆動方法は、複数の薄膜トランジスタで構成されたソース信号線駆動回路部と、複数の薄膜トランジスタで構成されたゲート信号線駆動回路部と、複数の画素薄膜トランジスタがマトリクス状に配置された画素部と、を有する半導体表示装置において、アクティブマトリクス回路を構成する画素TFTの駆動には、第1の電源電位と、第2の電源電位と、第3の電源電位との3種類の電位を用いることを特徴としている。本発明のトライステートバッファを用いることにより、poly-SiTFTにおいて不可避である逆ゲートバイアス時におけるOFFリーク電流の急激な増加による保持電荷のリークを回避することができ、かつ対向コモン反転駆動を正常に行うことができる。また、本発明のトライステートバッファを用いることにより、画素TFT部におけるゲート-ソース間電圧におけるONOFFのマージンを確保したままで対向コモン電位に振幅を与えることができる。したがって、画素TFTに印加されるゲート電圧を従来の電圧付近に保ちつつゲート耐圧確保、ソース信号線駆動回路の消費電力を縮小することができ、さらに電圧を下げることでTFTの信頼性も向上させることができる。本発明の駆動回路および駆動方法について、順を追って説明する。図1を参照する。図1は、本発明で用いるトライステートバッファの回路図を示している。nチャネル型TFTとpチャネル型TFTとが対になった第1の回路101および第2の回路102が図1に示すように接続される。トライステートバッファに接続される電源電位は、第1の電源電位VDD1、第1の電源電位よりも低い電位を持った第2の電源電位VDD2、第2の電源電位よりも低い電位を持った第3の電源電位VDD3であり、VDD1は第1の回路のpチャネル型TFTのソース領域と、VDD2は第1の回路と第2の回路の接続点と、VDD3は第2の回路のnチャネル型TFTのソース領域と、それぞれ電気的に接続される。トライステートバッファに入力される信号は、第1の信号Sig.1、第2の信号Sig.2、第3の信号Sig.3、およびゲート信号線選択パルスGatePulseである。ゲート信号線選択パルスは、第1の回路のpチャネル型TFT側のゲート電極に、第1の信号は第1の回路のnチャネル型TFT側のゲート電極に、第2の信号は第2の回路のpチャネル型TFT側のゲート電極に、第3の信号は第2の回路のnチャネル型TFT側のゲート電極に、それぞれ入力される。トライステートバッファを用いた本発明の回路構成においては、対向電位VCOMが-側に振れるフレーム期間が現れると、直前の帰線期間で第3の信号が入力され、画素TFTのドレイン側が電荷を保持する期間だけ、ゲート信号線電位をより低電位側であるVDD3にシフトする。第3の信号の入力の後は、保持容量によって、ゲート信号線電位はVDD3に固定される。これにより画素TFTは確実にOFFし、電荷をより確実に保持することができる。また、ゲート信号線駆動回路からゲート信号線選択パルスが出力され、ゲート信号線の電位が側に持ち上げられる時は、第2の信号により一度中間の電位であるVDD2まで持ち上げられた後、ゲート信号線選択パルスによりVDD1に持ち上げられる。その後、ゲート信号線選択パルスが出力されていない期間では、ゲート信号線には中間電位であるVDD2が供給される。このような方法をとることにより、本発明のトライステートバッファを用いた回路における対向コモン反転駆動時のバッファ部でのソースドレイン間電圧の低減をはかる。ゲート信号線に直接繋がる出力バッファは負荷が大きく、ゲート信号線駆動回路のTFTの中では最も電流能力を要求される。そのため、バッファに高いソースドレイン間電圧が印加されることは信頼性の面で不安が生ずる。本発明のバッファ回路を用い、前述のような方法で駆動すると、ゲート信号線駆動回路の中で最も負荷が心配される出力バッファを構成するTFTに関しては、通常のコモン反転時の電圧VDD1、VDD3間よりも低い電圧VDD1、VDD2間あるいはVDD2、VDD3間での駆動が可能となる。本発明でゲート信号線駆動回路に用いたトライステートバッファは、対向コモン電位が側の時と-側の時で異なる2種類のLo電位をゲート信号線に与える。この時、画素TFTはnチャネル型TFTが用いられており、通常選択されていない時はLo電位であり、選択されるとHiになる。よって画素TFTは、前記の異なる2種類のLo電位が入力された時はいずれもOFFしている。図4Bは対向コモン電位が-側の時、図4Cは対向コモン電位が側の時の、画素TFT部における逆バイアス時のVGSを表したものである。図4Bにおいて、対向コモン電位が-2.5[V]の時、ゲート信号線電位は-10.5[V]となり、このときのVGSがとり得る値は、18V~-13[V]となる。対向コモン電位が2.5[V]の時、ゲート信号線電位は-5.5[V]となり、このときのVGSがとり得る値は、13~-13[V]となる。このとき、図5において、VGSが負の領域に着目すると、VGS=-13Vの場合と、VGS=-18Vの場合とでは、IDここではOFFリーク電流の値には、501で示すように大きな差があることがわかる。つまり、ゲート逆バイアス時のOFFリーク電流をこれだけ減少させることが出来るわけである。よって、対向コモン反転駆動時に画素TFTのON、OFFマージンを十分に確保し、かつゲートにかかる逆バイアスを通常の対向コモン反転駆動時よりも低く抑えることができるため、OFFリーク電流の急激な増加による保持電荷のリークも回避することができる。ここで、以下の実施例をもって本発明の半導体表示装置および半導体表示装置の駆動方法の具体例について説明する。ただし、本発明は、以下の実施例に限定されるわけではない。本実施例においては、本発明を適用して作成することのできる半導体表示装置として、アクティブマトリクス型液晶表示装置を例にとって説明する。図6を参照する。図6には、本実施例のアクティブマトリクス型液晶表示装置の概略図が示されている。601はソース信号線駆動回路であり、クロック信号S-CLK、S-CLKb、スタートパルスS-SP、左右走査方向切り換え信号L/R、Video信号VideoData等が入力される。602はゲート信号線駆動回路であり、クロック信号G-CLK、G-CLKb、スタートパルスG-SP、バッファ制御信号G-CS等が入力される。603は画素部であり、ゲート信号線604およびソース信号線605の交点のそれぞれにマトリクス状に配置された画素を有する。それぞれの画素は画素TFT606を有する。また、画素TFTのソース領域とドレイン領域とのいずれか一方には画素電極図示せずおよび保持容量607が接続されている。また、608はアクティブマトリクス回路と対向基板図示せずとの間に挟持された液晶である。また609はVideo信号線であり、外部からVideo信号VideoDataが入力される。図7を参照する。図7は、本実施例のアクティブマトリクス型液晶表示装置のソース信号線駆動回路の構成図であり、シフトレジスタ701、左右走査方向切り換え用アナログスイッチ702、NAND回路703、レベルシフタ回路704、サンプリングスイッチ705、Video信号線706等から構成される。ソース信号線駆動回路には、クロック信号S-CLK、クロック信号の反転信号S-CLKB、スタートパルスS-SP、および左右走査切り換え信号L/Rが入力される。外部から入力されるクロック信号S-CLK、クロックの反転信号S-CLKB、スタートパルスS-SPおよび左右走査切り換え信号L/Rによってシフトレジスタ701が動作し、左右走査切り換え信号L/RにHiが入力される時、ビデオ信号をサンプリングする信号が、左から右に向かって順にNAND回路703から出力される。ビデオ信号をサンプリングする信号は、レベルシフタ回路704によってその電圧振幅が高電圧側にシフトし、サンプリングスイッチ705に入力される。サンプリングスイッチ705は、前記サンプリング信号の入力によって、Video信号線706から供給されるVideo信号VideoDataをサンプリングし、ソース信号線に供給する。画素TFTが駆動することで、ソース信号線に入力されたVideo信号は画素に書き込みが行われ、画像の表示を行う。図2を参照する。図2は本発明のトライステートバッファの一構成例を示しており、R-S-FFリセットセット型フリップフロップ回路201、インバータ202、203、NOR回路204、第1の回路205、第2の回路206から構成される。ゲート信号線駆動回路の走査方向に対し、m段目に配置されるトライステートバッファに入力される信号について説明する。本実施例においては、m段目のゲート信号線選択パルス以下G-SEと、m-1段目のゲート信号線選択パルス以下G-PRと、外部からバッファ制御信号以下G-CSがそれぞれ入力される。図8を参照する。図8は本発明のトライステートバッファを用いてゲート信号線駆動回路を構成した例であり、シフトレジスタ回路801、NAND回路802、レベルシフタ回路803、トライステートバッファ804等から構成される。また、NAND回路-レベルシフタ回路-バッファ回路間には、入力信号の形式等によっては、インバータ回路、バッファ回路等を配置しても良い。ゲート信号線駆動回路には、クロック信号G-CLK、クロック信号の反転信号G-CLKB、スタートパルスG-SPが入力される。通常のゲート信号線駆動回路のバッファ部に替えて、本発明のトライステートバッファを、ゲート信号線1本に対して1つづつ配置する。そのm段目m番目のゲート線に対するのゲート信号線選択パルスG-SEが信号線805に入力される。m-1段目のゲート選択パルスの反転パルスG-PRが信号線806に入力される。また、バッファ制御信号G-CSは外部から直接あるいはレベルシフタを通して信号線807に入力される。ゲート信号線駆動回路1段目のトライステートバッファに入力されるG-PRは、図8に示す信号線808に、スタートパルス、クロック信号等を用いて適当なパルスを作りだして入力しても良いし、外部から直接信号を入力するようにしても良い。外部から入力されるクロック信号G-CLK、クロックの反転信号G-CLKB、スタートパルスG-SPによってシフトレジスタ回路801が動作し、シフトレジスタ出力パルスが、上から下に向かって順に出力され、続いてNAND回路802よりゲート信号線選択パルスが出力される。レベルシフタ回路803によってその電圧レベルが高電圧側にシフトされた後、バッファ部804を経てゲート信号線へと出力される。本発明のトライステートバッファの動作について説明する。図9を参照する。図9は本発明のトライステートバッファを用いて構成したゲート信号線駆動回路で対向コモン反転駆動を行う場合のタイミングチャートである。なお、図中のG-CS、G-PR、G-SEは第1段目のゲート信号線のタイミングのものを例として図示している。対向コモン電位が側の時901は、G-CSにはLoを入力し902、ゲート線の電位はVDD2となる903。さらに、ゲート選択パルスG-SEが入力される904とVDD1のパルスが出力される905。対向コモン電位が-側に移る直前に、帰線期間内でG-CSにHiを入力し906、ゲート線電位をVDD3に落とす907。G-CSがLowになった後も、ゲート信号線の有する保持容量によって、次の電位に移す信号の入力があるまでの期間、ゲート信号線電位はVDD3に固定される。続いて、m-1段目のゲート選択パルスの反転パルスG-PR908によっていったんゲート線電位はVDD2に持ち上げられ909、その後m段目のゲート選択パルスG-SEが入力される910ことによってVDD1の電位を持ったパルスが出力される911。図10は、本実施例にて図2に示したトライステートバッファを用いた、フレーム周波数60Hz、VGAの表示装置において、1水平期間を約34μsとしたときの動作のシミュレーション結果を示している。ただし、ここでは連続する2フレーム分の比較をするため、あるフレーム期間において、ある段でゲート信号線選択パルスが出力されてから、次のフレーム期間に同じ段でゲート信号線選択パルスが出力されるまでの時間をやや省略してシミュレーションを行っている。3電位の条件は、VDD1=10.5V、VDD2=-5.5V、VDD3=-10.5Vとした。まず、VCOMがHiのフレーム期間においては、ゲート信号線のLo電位はVDD2=-5.5Vである。やがてG-PRが入力されてもこのときは変化しない。続いてG-SEが入力されると、ゲート信号線にHi電位=VDD1=10.5Vのパルスが出力される。VCOMがHiのフレーム期間Aから、VCOM=Loのフレーム期間Bに移行するとき、直前の帰線期間にG-CSが入力され、ゲート信号線の電位はVDD3=-10.5Vとなる。続いて、G-PRが入力されると、ゲート信号線の電位は一旦VDD2=-5.5Vに持ち上げられ、さらに直後のG-SEの入力によって、ゲート信号線にはVDD1=10.5Vのパルスが出力される。ゲート信号線駆動回路1段目のトライステートバッファに入力されるG-PRは、あるいは、図11に示すように、ゲート信号線駆動回路の1段目の直前にシフトレジスタ回路、NAND回路、インバータ回路等を配置して、そのNAND回路への一方の入力信号線1101に、スタートパルス、クロック信号等を用いて生成した適当なパルスを入力することで出力されるようにしても良いし、外部から信号線1101への信号を入力するようにしても良い。ゲート信号線駆動回路1段目のトライステートバッファに入力されるG-PRは、あるいは、図12に示すように、ゲート信号線駆動回路の1段目の直前にダミー段1201を配置することによってまかなっても良い。本実施例においては、実施例1で説明したアクティブマトリクス型液晶表示装置の作成方法例として、画素部のスイッチング素子である画素TFTと、画素部の周辺に設けられる駆動回路ソース信号線側駆動回路、ゲート信号線側駆動回路等のTFTを同一基板上に作成する方法について工程に従って詳細に説明する。但し、説明を簡単にするために、駆動回路部としてはその基本構成回路であるCMOS回路と、画素TFT部としてはnチャネル型TFTとを図示することにする。図16を参照する。基板5001には、例えばコーニング社の1737ガラス基板に代表される無アルカリガラス基板を用いる。そして、基板5001のTFTが形成される表面に、下地膜5002をプラズマCVD法やスパッタ法で形成する。下地膜5002は、窒化シリコン膜を25~100[nm]、ここでは50[nm]の厚さに、酸化シリコン膜を50~300[nm]、ここでは150[nm]の厚さに積層形成特に図示せずする。また、下地膜5002は、窒化シリコン膜や窒化酸化シリコン膜のみを用いても良い。次に、この下地膜5002の上に、50[nm]の厚さの非晶質シリコン膜をプラズマCVD法で形成する。非晶質シリコン膜は含有水素量にもよるが、好ましくは400~550[°C]で数時間加熱して脱水素処理を行い、含有水素量を5[atom]以下として、結晶化の工程を行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作成方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素の含有量を十分低減させておくことが望ましい。ここで、下地膜と非晶質シリコン膜とはいずれもプラズマCVD法で作成されるものであり、このとき下地膜と非晶質シリコン膜を真空中で連続して形成しても良い。この連続形成を行うと、下地膜を形成後、当前記下地膜の表面が大気雰囲気に曝されることを回避できるため、下地膜表面の汚染を防ぐことが可能となり、作成されるTFTの特性バラツキを低減させることができる。非晶質シリコン膜を結晶化する工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。本実施例では、パルス発振型のKrFエキシマレーザー光を線状に集光して非晶質シリコン膜に照射して結晶質シリコン膜を形成する。なお、本実施例では半導体層の形成に非晶質シリコン膜をレーザーあるいは熱により結晶化するという方法を用いているが、微結晶シリコン膜を用いても構わないし、直接結晶質シリコン膜を成膜しても良い。こうして形成された結晶質シリコン膜をパターニングして、島状の半導体層5003、5004、5005を形成する。次に、島状の半導体層5003、5004、5005を覆って、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜5006を形成する。ゲート絶縁膜5006は、プラズマCVD法でN2OとSiH4を原料とした窒化酸化シリコン膜を10~200[nm]、好ましくは50~150[nm]の厚さで形成すれば良い。ここでは100[nm]の厚さに形成する。そして、ゲート絶縁膜5006の表面に第1のゲート電極となる第1の導電膜5007と、第2のゲート電極となる第2の導電膜5008とを形成する。第1の導電膜5007はSi、Geから選ばれた一種の元素、またはこれらの元素を主成分とする半導体膜で形成すれば良い。また、第1の導電膜5007の厚さは5~50[nm]、好ましくは10~30[nm]とする必要がある。本実施例においては、20[nm]の厚さでSi膜を形成する。第1の導電膜として使用する半導体膜にはn型あるいはp型の導電型を付与する不純物元素が添加されていても良い。この半導体膜の作成法は公知の方法に従えば良く、例えば、減圧CVD法で基板温度を450~500[°C]として、ジシランSi2H6を250[sccm]、ヘリウムHeを300[sccm]導入して作成することができる。このとき同時に、Si2H6に対してPH3を0.1~2[]混入させてn型の半導体膜を形成しても良い。第2のゲート電極となる第2の導電膜は、Ti、Ta、W、Moから選ばれた元素、あるいはこれらの元素を主成分とする化合物で形成すれば良い。これはゲート電極の電気抵抗を下げるために考慮されるものであり、例えば、Mo-W化合物を用いても良い。ここでは、Taを使用し、スパッタ法で、200~1000[nm]、代表的には400[nm]の厚さに形成する。図16A次に公知のパターニング技術を使ってレジストマスクを形成し、第2の導電膜5008をエッチングして第2のゲート電極を形成する工程を行う。第2の導電膜5008はTa膜で形成されているので、ドライエッチング法により行う。ドライエッチングの条件として、Cl2を80[sccm]導入して100[mTorr]、500[W]の高周波電力を投入して行う。そして、図16Bに示すように第2のゲート電極5009、5010、5012、5013と、配線5011を形成する。第2のゲート電極のチャネル長方向の長さは、本実施例においてはCMOS回路を形成する第2のゲート電極5009、5010で3[μm]とし、また、画素マトリクス回路はマルチゲートの構造をとっており、第2のゲート電極5012、5013の各々の長さを2[μm]とする。エッチング後に残さが確認された場合は、SPX洗浄液やEKCなどの溶液で洗浄することにより除去すればよい。また、第2の導電膜5008はウエットエッチング法で除去しても良い。例えば、Taの場合、フッ酸系のエッチング液を用いて容易に除去することができる。また、画素マトリクス回路を構成するnチャネル型TFTのドレイン側に保持容量を設ける構造となっている。このとき、第2の導電膜と同じ材料で保持容量の配線電極5014が形成される。そして、n型を付与する第1の不純物元素を添加する工程を行う。この工程は第2の不純物領域を形成するための工程である。本実施例においては、フォスフィンPH3を用いたイオンドープ法で行う。この工程では、ゲート絶縁膜5006と第1の導電膜5007を通してその下の半導体層にリンPを添加するために、加速電圧は80[keV]と高めに設定する必要がある。半導体層に添加されるリンの濃度は、1×1016~1×1019[atomscm3]の範囲にするのが好ましく、ここでは1×1018[atomscm3]とする。そして、半導体層にリンが添加された領域5015、5016、5017、5018、5019、5020、5021、5022が形成される。このとき、第1の導電膜5007において、第2のゲート電極5009、5010、5012、5013、配線5011および保持容量配線5014と重ならない領域にもリンが添加される。この領域のリン濃度は特に規定されるものではないが、第1の導電膜の抵抗率を下げる効果が得られる。次にnチャネル型TFTを形成する領域をレジストマスク5023、5024で覆って、第1の導電膜5007の一部を除去する工程を行う。本実施例においては、ドライエッチング法により行う。第1の導電膜5007はSiであり、ドライエッチングの条件として、CF4を50sccm、O2を45sccm導入して50mTorr、で200[W]の高周波電力を投入して行う。その結果、レジストマスク5023、5024および第2のゲート導電膜に覆われている部分の第1の導電膜5025が残る。そして、pチャネル型TFTが形成される領域に、p型を付与する第3の不純物元素を添加する工程を行う。ここではジボランB2H6を用いてイオンドープ法により添加する。ここでも加速電圧を80[keV]として、2×1020[atomscm3]の濃度にボロンを添加する。そして、ボロンが高濃度に添加された第3の不純物領域5028、5029が形成される。図17を参照する。第3の不純物元素の添加を行った後、レジストマスク5023、5024を完全に除去して、再度レジストマスク5030、5031、5032、5033、5034、5035を形成する。そして、レジストマスク5030、5033、5034、5035を用いて第1の導電膜をエッチングし、新たに第1の導電膜5036、5037、5038、5039を形成する。図17Aにて形成したレジストマスクのうち、n型TFTを形成する部分に用いられる5030はチャネル長方向の長さを9[μm]で、5033、5034は7[μm]として形成する。そして、n型を付与する第2の不純物元素を添加する工程を行う。本実施例においては、フォスフィンPH3を用いたイオンドープ法で行う。この工程でも、ゲート絶縁膜5006を通してその下の半導体層にリンを添加するために、加速電圧は80[keV]と高めに設定している。そして、リンが添加された領域5040、5041、5042、5043、5044が形成される。この領域のリンの濃度はn型を付与する第1の不純物元素を添加する工程と比較して高濃度であり、1×1019~1×1021[atomscm3]とするのが好ましく、ここでは1×1020[atomscm3]としている。図17Aさらに、レジストマスク5030、5031、5032、5033、5034、5035を除去して、新たにレジストマスク5045、5046、5047、5048、5049、5050を形成し、第1の導電膜のエッチングを行う。この工程において、nチャネル型TFTに形成されるレジストマスク5045、5048、5049のチャネル長方向の長さはTFTの構造を決める上で重要である。レジストマスク5045、5048、5049は第1の導電膜5036、5037、5038の一部を除去する目的で設けられるものであり、このレジストマスクの長さにより、第2の不純物領域が第1の導電膜と重なる領域と重ならない領域を、ある範囲で自由に決めることができる。図17Bそして図17Cに示すように第1のゲート電極5051、5052、5053が形成される。ここで、第1のゲート電極5051のチャネル長方向長さは6[μm]、第1のゲート電極5052、5053のチャネル長方向の長さは4[μm]としている。また、画素マトリクス回路には、保持容量部の電極5054が形成される。以上の工程で、CMOS回路のnチャネル型TFTにはチャネル形成領域5055、第1の不純物領域5056、5057、第2の不純物領域5058、5059が形成される。ここで、第2の不純物領域は、ゲート電極と重なる領域GOLD領域5058a、5059aが1.5[μm]の長さに、ゲート電極と重ならない領域LDD領域5058b、5059bが1.5[μm]の長さにそれぞれ形成される。そして、第1の不純物領域5056はソース領域として、第1の不純物領域5057はドレイン領域となる。pチャネル型TFTは、同様にクラッド構造のゲート電極が形成され、チャネル形成領域5060、第3の不純物領域5061、5062が形成される。そして、第3の不純物領域5062はソース領域として、第3の不純物領域5061はドレイン領域となる。また、画素マトリクス回路のnチャネル型TFTはマルチゲートであり、チャネル形成領域5063、5064と第1の不純物領域5065、5066、5067と第2の不純物領域5068、5069、5070、5071が形成される。ここで第2の不純物領域は、ゲート電極と重なる領域5068a、5069a、5070a、5071aおよびゲート電極と重ならない領域5068b、5069b、5070b、5071bとが形成される。図17C図18を参照する。続いて、窒化シリコン膜5072、第1の層間絶縁膜5073を形成する工程を行う。最初に窒化シリコン膜5072を50[nm]の厚さに成膜する。窒化シリコン膜5072はプラズマCVD法で形成され、SiH4を5[sccm]、NH3を40[sccm]、N2を100[sccm]導入して0.7[Torr]、300[W]の高周波電力を投入する。そして、続いて第1の層間絶縁膜5073として酸化シリコン膜を、TEOSを500[sccm]、O2を50[sccm]導入し1[Torr]、200[W]の高周波電力を投入して950[nm]の厚さに成膜する。そして、熱処理の工程を行う。熱処理の工程は、それぞれの濃度で添加されたn型またはp型を付与する不純物元素を活性化するために行う必要がある。この工程は、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法RTA法で行えば良い。本実施例においては熱アニール法を用いて活性化を行う。加熱処理は、窒素雰囲気中において300~700[°C]、好ましくは350~550[°C]、本実施例においては450[°C]、2時間の処理を行っている。窒化シリコン膜5072と第1の層間絶縁膜5073はその後パターニングが施され、それぞれのTFTのソース領域とドレイン領域に達するコンタクトホールが形成される。そして、ソース電極5074、5075、5076とドレイン電極5077、5078を形成する。本実施例ではこの電極を、Ti膜を100[nm]、Tiを含むAl膜300[nm]、Ti膜150[nm]をスパッタ法で連続して形成した3層構造特に図示せずで形成している。そして、ソース電極5074、5075、5076、ドレイン電極5077、5078および第1の層間絶縁膜5073を覆ってパッシベーション膜5079を形成する。パッシベーション膜5079は、窒化シリコン膜で50[nm]の厚さで形成する。さらに、有機樹脂からなる第2の層間絶縁膜5080を約1000[nm]の厚さに形成する。有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜を用いることもできる。本実施例においては、基板に塗布後、熱重合するタイプのポリイミドを用い、300[°C]で焼成して形成している。こうして図18に示すように、基板5001上にCMOS回路と、画素マトリクス回路が形成されたアクティブマトリクス基板が作成される。また、画素マトリクス回路のnチャネル型TFTのドレイン側には、保持容量部が同時に形成される。図18の状態のアクティブマトリクス基板に対して、図19に示すように遮光膜5081、第3の層間絶縁膜5082を形成する。遮光膜5081は顔料を含む有機樹脂膜や、Ti、Crなどの金属膜を用いると良い。また、第3の層間絶縁膜5082は、ポリイミドなどの有機樹脂膜で形成する。そして、第3の層間絶縁膜5082と第2の層間絶縁膜5080、パッシベーション膜5079にドレイン電極5078に達するコンタクトホールを形成し、画素電極5083を形成する。画素電極5083は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウムスズITO膜を100[nm]の厚さにスパッタ法で形成し、画素電極5083を形成する。次に、図20に示すように、配向膜5084を第3の層間絶縁膜5082と画素電極5083の上に形成する。通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。対向側の基板5085には、透明導電膜5086と、配向膜5087とを形成した。配向膜は形成された後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って平行配向するようにしている。上記の工程を経て、画素マトリクス回路と、CMOS回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ共に図示せずなどを介して貼り合わせる。その後、両基板の間に液晶材料5088を注入し、封止剤図示せずによって完全に封止する。よって図20に示すアクティブマトリクス型液晶表示装置が完成する。本実施例では、実施例4と同じ工程で図17Aに示す状態を得た後、他の方法で第1のゲート電極の一部を除去する例について説明する。図21を参照する。まず、図17Aで形成したレジストマスク5030、5031、5032、5033、5034、5035をそのまま使用してエッチングを行い、第1のゲート導電膜5101、5102、5103、5104の一部を図21に示すように除去する。ここでのエッチングの工程は、第1のゲート電極がシリコン膜である場合、ドライエッチング法により、SF6を40[sccm]、O2を10[sccm]導入して、100[mTorr]、200[W]の高周波電力を印加して行うことができる。このドライエッチングの条件では、下地にあるゲート絶縁膜との選択比が十分に高いため、ゲート絶縁膜5105はほとんどエッチングされない。ここでは、レジストマスク5030は、TFTのチャネル長方向に対して9[μm]、また、レジストマスク5033、5034は7[μm]の長さで形成されている。そして、ドライエッチングにより第1の導電膜をそれぞれ1.5[μm]除去して、図17に示すように第1のゲート電極5101、5102、5103および保持容量部の電極5104が形成される。ここまでの工程で、TFT部分においては実施例4における図17Cと同様となる。以降の工程は実施例4と同様の工程で行えば良く、電極、窒化シリコン膜、第1~第3層間膜、パッシベーション膜、遮光膜等の形工程を経て、図19に示すようなアクティブマトリクス基板が完成する。本実施例では、実施例4において半導体層として用いる結晶質半導体膜を、触媒元素を用いた熱結晶化法により形成する例について説明する。触媒元素を用いる場合、特開平7-130652号公報、特開平8-78329号公報で開示された技術を用いることが望ましい。ここで、特開平7-130652号公報に開示されている技術を本願発明に適用する場合の例を図22に示す。まず基板5106に酸化シリコン膜5107を設け、その上に非晶質シリコン膜5108を形成する。さらに、重量換算で10[ppm]のニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層5109を形成する。図22A次に、500[°C]、1時間の脱水素工程の後、500~650[°C]で4~12時間、例えば550[°C]、8時間の熱処理を行い、結晶質シリコン膜5110を形成する。こうして得られた結晶質シリコン膜5110は非常に優れた結晶質を有する。図22Bまた、特開平8-78329号公報で開示された技術は、触媒元素を選択的に添加することによって、非晶質半導体膜の選択的な結晶化を可能としたものである。同技術を本願発明に適用する場合について、図23を参照して説明する。まず、基板5111に酸化シリコン膜5112を設け、その上に非晶質シリコン膜5113、酸化シリコン膜5114を連続的に形成する。本実施例においては、酸化シリコン膜5114の厚さは150[nm]としている。次に酸化シリコン膜5114をパターニングして、選択的に開孔部5115を形成し、その後、重量換算で10[ppm]のニッケルを含む酢酸ニッケル塩溶液を塗布する。これにより、ニッケル含有層5116が形成され、ニッケル含有層5116は開孔部5115の底部のみで非晶質シリコン膜5112と接触する。図23A次に、500~650[°C]で4~24時間、例えば570[°C]、14時間の熱処理を行い、結晶質シリコン膜5117を形成する。この結晶化の過程では、ニッケルが接した非晶質シリコン膜の部分が最初に結晶化し図23B、そこから横方向へと結晶化が進行する図23C。こうして形成された結晶質シリコン膜5117は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的に見ればある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある。尚、上記2つの技術において、触媒としてはニッケルNi以外にも、ゲルマニウムGe、鉄Fe、パラジウムPd、スズSn、鉛Pb、コバルトCo、白金Pt、銅Cu、金Au、といった元素を用いても良い。以上のような技術を用いて結晶質半導体膜結晶質シリコン膜や結晶質シリコンゲルマニウム膜などを含むを形成し、パターニングを行えば、結晶質TFTの半導体層を形成することができる。本実施例の技術を用いて、結晶質半導体膜から作成されたTFTは、優れた特性が得られるが、そのため高い信頼性を要求されていた。しかしながら、本願発明のTFT構造を採用することで、本実施例の技術を最大限に生かしたTFTを作成することが可能となる。本実施例は、実施例4で用いられる半導体層を形成する方法として、非晶質半導体膜を初期膜として触媒元素を用いて結晶質半導体膜を形成した後で、その触媒元素を結晶質半導体膜から除去する工程を行う例について説明する。本実施例ではその方法として、特開平10-135468号公報または特開平10-135469号公報に記載された技術を用いている。同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を1×1017[atomscm3]以下、好ましくは1×1016[atomscm3]程度にまで低減することができる。本実施例の構成について図24を用いて説明する。本実施例においては、コーニング社の1737基板に代表される無アルカリガラス基板5118を用いている。図24Aでは、実施例6で示した結晶化の技術を用いて、下地膜5119、結晶質シリコン膜5120が形成された後、結晶質シリコン膜5120の表面にマスク用の酸化シリコン膜5121が150[nm]の厚さに形成され、パターニングにより開孔部が設けられ、結晶質シリコン膜を露出させた領域を設けてある。そして、リンを添加する工程を実施して、結晶質シリコン膜にリンが添加された領域5122が設けられる。この状態で、窒素雰囲気中で550~800[°C]、5~24時間、例えば600[°C]、12時間の熱処理を行うと、結晶質シリコン膜にリンが添加された領域5122がゲッタリングサイトとして働き、結晶質シリコン膜5120に残存していた触媒元素を、リンが添加された領域5122に偏析させることができる。そして、マスク用の酸化シリコン膜5121と、リンが添加された領域5122とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度を1×1017[atomscm3]以下にまで低減された結晶質シリコン膜を得ることができる。この結晶質シリコン膜はそのまま実施例4で示した本願発明のTFTの半導体層として使用することができる。本実施例では、実施例4で示したTFTを作成する工程において、半導体層とゲート絶縁膜を形成する他の実施形態を示す。そして、本実施例の構成を図25で説明する。本実施例においては、少なくとも700~1100[°C]程度の耐熱性を有する基板が必要であり、石英基板5123が用いられる。そして実施例4及び実施例7で示した技術を用い、結晶質半導体が形成され、これをTFTの半導体層にするために、島状にパターニングして半導体層5124、5125を形成する。そして、半導体層5124、5125を覆うゲート絶縁膜5126を酸化シリコンを主成分とする膜で形成する。本実施例においては、プラズマCVD法により、窒化酸化シリコン膜を70[nm]の厚さで形成する。図25Aそして、ハロゲン代表的には塩素と酸素を含む雰囲気中で熱処理を行う。本実施例においては、処理条件を950[°C]、30分としている。なお、処理温度は700~1100[°C]の範囲で選択すれば良く、処理時間も10分から8時間の間で選択すれば良い。その結果、半導体層5124、5125とゲート絶縁膜5126との界面で熱酸化膜5127が形成され図25B、ゲート絶縁膜5126と組み合わされた新たなゲート絶縁膜5128が形成される図25C。このとき、ハロゲン雰囲気での酸化の過程において、ゲート絶縁膜5126と半導体層5124、5125に含まれる不純物の中でも特に金属不純物元素は、ハロゲンと化合物を形成し、気相中に除去することができる。以上の工程で作成されたゲート絶縁膜5128は絶縁耐圧が高く、半導体層5124、5125とゲート絶縁膜5128の界面は非常に良好なものである。本願発明のTFTの構成を得るためには、以降の工程は実施例4に従えば良い。本実施例では、実施例6で示した方法で結晶質半導体膜を形成し、実施例4で示す工程でアクティブマトリクス基板を作成する方法において、結晶化の工程で使用した触媒元素をゲッタリングにより除去する例を示す。まず、実施例4において、図16Aで示される半導体層5003、5004、5005は、触媒元素を用いて作成された結晶質シリコン膜であった。このとき、結晶化の工程で用いられた触媒元素が半導体層中に残存しているので、ゲッタリング工程を実施することが望ましい。ここでは、図16Cに示す工程までそのまま実施例4に従う。そして、レジストマスク5023、5024を除去する。そして、図26Aに示すように、新たなレジストマスク5129~5134を形成する。そして、n型を付与する第2の不純物添加の工程を行う。そして、半導体層にリンが添加された領域5135~5141が形成される。ここで、リンが添加された領域5137、5138にはすでにp型を付与する不純物元素であるボロンが添加されているが、このときリン濃度は1×1019~1×1021[atomscm3]であり、ボロンに対して1/2程度の濃度で添加されるので、pチャネル型TFTの特性には何ら影響を及ぼすことはない。この状態で、窒素雰囲気中で400~800[°C]、1~24時間、例えば600[°C]、12時間の加熱処理を行う。この工程により、添加されたn型及びp型を付与する不純物元素を活性化することができる。さらに、前記リンが添加されている領域がゲッタリングサイトとなり、結晶化の工程の後残存していた触媒元素を偏析させることができる。その結果、チャネル形成領域から触媒元素を除去することができる。図26B図26Bの工程が終了したら、以降の工程は実施例4の工程に従い、図19の状態を形成することにより、アクティブマトリクス基板を作成することができる。本実施例においては、本発明のトライステートバッファを用いて構成した駆動回路において上下走査方向の切り換えを行うための構成例を記載する。図13を参照する。図13には、本実施例のアクティブマトリクス型液晶表示装置の概略図が示されている。1301はソース信号線駆動回路であり、クロック信号S-CLK、S-CLKb、スタートパルスS-SP、左右走査方向切り換え信号L/R、Video信号VideoData等が入力される。1302はゲート信号線駆動回路であり、クロック信号G-CLK、G-CLKb、スタートパルスG-SP、上下走査方向切り換え信号U/D、バッファ制御信号G-CS等が入力される。1303は画素部であり、ゲート信号線1304およびソース信号線1305の交点のそれぞれにマトリクス状に配置された画素を有する。それぞれの画素は画素TFT1306を有する。また、画素TFTのソース領域とドレイン領域とのいずれか一方には画素電極図示せずおよび保持容量1307が接続されている。また、1308はアクティブマトリクス基盤と対向基板図示せずとの間に挟持された液晶である。また1309はVideo信号線であり、外部からVideo信号VideoDataが入力される。図14を参照する。図14は本発明のトライステートバッファを用いてゲート信号線駆動回路を構成し、さらに上下走査方向切り換えを有効にする場合の回路構成例であり、シフトレジスタ1401、上下走査方向切り換え用アナログスイッチ1402、NAND回路1403、レベルシフタ1404、ゲート選択パルス切り換えスイッチ1405、トライステートバッファ1406から構成される。また、NAND回路-レベルシフタ回路-バッファ間には、インバータ、バッファ等を配置しても良い。トライステートバッファ回路の駆動方法は実施例1にて記述したものと同様であるが、本実施例は、新たに追加したゲート選択パルス切り換えスイッチ2405を用いて、ゲート信号線駆動回路の走査方向の切り換えを可能とする方法について記述する。図15に、ゲート選択パルス切り換えスイッチの回路図の一例を示す。図15中、ブロック図の入出力ピンに付した1~7の各番号は、回路図の各番号に対応する。m段目のトライステートバッファに接続されるスイッチに入力される信号は、走査方向切り換え信号U/D、U/Db、隣接する前段のゲート選択パルスGm1および隣接する次段のゲート選択パルスGm1であり、通常の走査方向U/DにHiが入力される時ではGm1が選択され、出力ピン7からG-PRとして出力される。走査方向を逆転するU/DにLowが入力される時とGm1が選択され、出力ピン7からG-PRとして出力される。これにより、走査方向を逆転した場合にもトライステートバッファを正常動作させることができる。本発明の駆動回路を用いたアクティブマトリクス型半導体表示装置には様々な用途がある。本実施例では、本発明の駆動回路を用いたアクティブマトリクス型半導体表示装置半導体表示装置と呼ぶを組み込んだ半導体装置について説明する。このような半導体装置には、携帯情報端末電子手帳、モバイルコンピュータ、携帯電話等、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、プロジェクタ装置等が挙げられる。それらの一例を図27、図28および図29に示す。図27Aは携帯電話であり、本体2601、音声出力部2602、音声入力部2603、表示部2604、操作スイッチ2605、アンテナ2606から構成されている。本発明はアクティブマトリクス基板を備えた表示部2604に適用することができる。図27Bはビデオカメラであり、本体2611、表示部2612、音声入力部2613、操作スイッチ2614、バッテリー2615、受像部2616から成っている。本発明はアクティブマトリクス基板を備えた表示部2612に適用することができる。図27Cはモバイルコンピュータあるいは携帯型情報端末であり、本体2621、カメラ部2622、受像部2623、操作スイッチ2624、表示部2625で構成されている。本発明はアクティブマトリクス基板を備えた表示部2625に適用することができる。図27Dはヘッドマウントディスプレイであり、本体2631、表示部2632、アーム部2633で構成される。本発明はアクティブマトリクス基板を備えた表示部2632に適用することができる。図27Eはテレビであり、本体2641、スピーカー2642、表示部2643、受信装置2644、増幅装置2645等で構成される。本発明はアクティブマトリクス基板を備えた表示部2643に適用することができる。図27Fは携帯書籍であり、本体2651、表示部2652、記憶媒体2653、操作スイッチ2654、アンテナ2655から構成されており、ミニディスクMDやDVDDigitalVersatileDiscに記憶されたデータや、アンテナで受信したデータを表示するものである。本発明はアクティブマトリクス基板を備えた表示部2652に適用することができる。図28Aはパーソナルコンピュータであり、本体2701、画像入力部2702、表示部2703、キーボード2704で構成される。本発明はアクティブマトリクス基板を備えた表示部2703に適用することができる。図28Bはプログラムを記録した記録媒体を用いるプレーヤーであり、本体2711、表示部2712、スピーカー部2713、記録媒体2714、操作スイッチ2715で構成される。なお、この装置は記録媒体としてDVDDigtialVersatileDisc、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明はアクティブマトリクス基板を備えた表示部2612に適用することができる。図28Cはデジタルカメラであり、本体2721、表示部2722、接眼部2723、操作スイッチ2724、受像部図示しないで構成される。本発明はアクティブマトリクス基板を備えた表示部2722に適用することができる。図28Dは片眼のヘッドマウントディスプレイであり、表示部2731、バンド部2732で構成される。本発明はアクティブマトリクス基板を備えた表示部2731に適用することができる。図29Aはフロント型プロジェクタであり、投射装置本体2801、半導体表示装置2802、光源2803、光学系2804、スクリーン2805で構成されている。なお、投射装置2801には単版式のものを用いても良いし、R、G、Bの光にそれぞれ対応した三板式のものを用いても良い。本発明はアクティブマトリクス基板を備えた半導体表示装置2802に適用することができる。図29Bはリア型プロジェクタであり、本体2811、投射装置本体2812、半導体表示装置2813、光源2814、光学系2815、リフレクター2816、スクリーン2817で構成されている。なお、投射装置2813には単版式のものを用いても良いし、R、G、Bの光にそれぞれ対応した三板式のものを用いても良い。本発明はアクティブマトリクス基板を備えた半導体表示装置2813に適用することができる。なお、図29Cは、図29A及び図29B中における投射装置本体2801、2812の構造の一例を示した図である。投射装置2801、2812は、光源光学系2821、ミラー2822、2824~2826、ダイクロイックミラー2823、プリズム2827、半導体表示装置2828、位相差板2829、投射光学系2830で構成される。投射光学系2830は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であっても良い。また、図29C中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、IRフィルム等の光学系を設けても良い。また、図29Dは、図29C中における光源光学系2821の構造の一例を示した図である。本実施例では、図29C中における光源光学系2821は、図29D中におけるリフレクター2831、光源2832、レンズアレイ2833、偏光変換素子2834、集光レンズ2835で構成される。なお、図29Dに示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、IRフィルム等の光学系を設けても良い。