複数の画素によって構成された略矩形状のアクティブエリアを備えた液晶表示装置であって、前記画素のそれぞれに画素電極を備えた第1基板と、前記画素電極のそれぞれに対向した対向電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶層と、を備え、前記第1基板は、さらに、前記対向電極に供給される電圧を制御する対向電圧生成回路を備え、前記対向電圧生成回路は、前記対向電極と第1電圧源との電気的接続を切替える第1スイッチと、前記対向電極と第2電圧源との電気的接続を切替える第2スイッチと、前記第1スイッチの開閉を制御する信号を出力する否定論理積回路と、前記第2スイッチの開閉を制御する信号を出力する否定論理和回路と、遅延回路と、を備え、前記否定論理積回路および前記否定論理和回路には前記遅延回路の入力信号と出力信号とが入力される、液晶表示装置。複数の画素によって構成された略矩形状のアクティブエリアを備えた液晶表示装置であって、前記画素のそれぞれに画素電極を備えた第1基板と、前記画素電極のそれぞれに対向した対向電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶層と、を備え、前記第1基板は、さらに、前記対向電極に供給される電圧を制御する対向電圧生成回路を備え、前記対向電圧生成回路は、前記対向電極と第1電圧源との電気的接続を切替える第1スイッチと、前記対向電極と第2電圧源との電気的接続を切替える第2スイッチと、前記第1スイッチの開閉を制御する信号を出力する否定論理積回路と、前記第2スイッチの開閉を制御する信号を出力する否定論理和回路と、前記第1論理回路の出力信号を反転して前記否定論理和回路へ出力する第1遅延回路と、前記第2論理回路の出力信号を反転して前記否定論理積回路へ出力する第2遅延回路と、を備え、前記否定論理積回路および前記否定論理和回路には共通の制御信号がさらに入力される、液晶表示装置。前記第1スイッチはP型の薄膜トランジスタであり、前記第2スイッチはN型の薄膜トランジスタである請求項1又は請求項2記載の液晶表示装置。前記遅延回路は、直列に接続された2以上の偶数のインバート回路を備える請求項1記載の液晶表示装置。前記第1遅延回路および第2遅延回路のそれぞれは、直列に接続された1以上の奇数のインバート回路を備える請求項2記載の液晶表示装置。前記第1スイッチおよび第2スイッチは、ポリシリコンによって形成された半導体層を備えた薄膜トランジスタである請求項1又は請求項2記載の液晶表示装置。液晶表示パネルのアクティブエリアの寸法や基板間ギャップが大きくなると液晶負荷容量が大きくなり、対向電圧生成回路の最終段バッファに入力されるゲート信号波形の立ち上がりおよび立下りに遅延が発生する。この場合、対向電極と一方の電圧源との接続を切替える第1スイッチと、対向電極と他方の電圧源との接続を切替える第2スイッチとの両方が閉じて導通して、2つの電圧源間に貫通電流が流れることがあった。さらに第1スイッチおよび第2スイッチの種類の特性によっては、両方が閉じる期間が長くなり、貫通電流が大きくなることがあった。貫通電流が流れると消費電力が大きくなるため、低消費電力化を実現することが困難であった。本発明は上記事情を鑑みて成されたものであって、消費電力を低減する液晶表示装置を提供することを目的とする。実施形態による液晶表示装置は、複数の画素によって構成された略矩形状のアクティブエリアを備えた液晶表示装置であって、前記画素のそれぞれに画素電極を備えた第1基板と、前記画素電極のそれぞれに対向した対向電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶層と、を備え、前記第1基板は、さらに、前記対向電極に供給される電圧を制御する対向電圧生成回路を備え、前記対向電圧生成回路は、前記対向電極と第1電圧源との電気的接続を切替える第1スイッチと、前記対向電極と第2電圧源との電気的接続を切替える第2スイッチと、前記第1スイッチの開閉を制御する信号を出力する否定論理積回路と、前記第2スイッチの開閉を制御する信号を出力する否定論理和回路と、遅延回路と、を備え、前記否定論理積回路および前記否定論理和回路には前記遅延回路の入力信号と出力信号とが入力される、液晶表示装置。以下、実施形態について、図面を参照して説明する。図1に、本実施形態に係る液晶表示装置の一構成例を示す。図1に示すように、液晶表示装置は、略矩形平板上の液晶表示パネル100を備えている。液晶表示パネル100は、一対の基板すなわちアレイ基板第1基板200及び対向基板第2基板300と、アレイ基板200と対向基板300との間に保持された液晶層400と、を備えている。アレイ基板200と対向基板300とは、シール材110によって貼り合わせられ、これらの間に液晶層400を保持するための所定のギャップを形成する。液晶表示パネル100は、シール材110によって囲まれた内側に、画像を表示する略矩形状のアクティブエリア120を備えている。このアクティブエリア120は、マトリクス状に配置された複数の画素PXによって構成されている。アレイ基板200は、アクティブエリア120において、画素PXの行方向に沿って延在する複数のゲート線Y1、2、3、...、mと、画素PXの列方向に沿って延在する複数のソース線X1、2、3、...、nと、各画素PXにおけるソース線Xとゲート線Yとの交差部に配置されたスイッチング素子220と、画素PXのそれぞれに配置されスイッチング素子220に接続された画素電極230と、を備えている。ゲート線Yとソース線Xとは、絶縁層を介して互いに交差するように配置されている。スイッチング素子220は、例えばポリシリコンによって形成された半導体層を備えた薄膜トランジスタTFT;ThinFilmTransistorによって構成されている。スイッチング素子220のゲート電極222は、ゲート線Yに接続されているあるいは、ゲート電極222は、ゲート線Yと一体的に形成されている。スイッチング素子220のソース電極225は、ソース線Xに接続されているあるいは、ソース225は、ソース線Xと一体的に形成されている。スイッチング素子220のドレイン電極227は、画素電極230に接続されている。対向基板300は、アクティブエリア120において、複数の画素電極230のそれぞれに対向した対向電極330を備えている。また、液晶表示パネル100は、アクティブエリア120の外側に位置する外周部130に配置された接続部131を備えている。この接続部131は、信号供給源として機能する駆動ICチップやフレキシブル配線基板と接続可能である。図1に示した例では、接続部131は、対向基板300の端部300Aより外方に延在したアレイ基板200の延在部200A上に形成されている。アクティブエリア120に配置されたゲート線Y1、2、3、...、mのそれぞれは、外周部130を経由して接続部131に接続されている。また、ソース線X1、2、3、...、nのそれぞれも同様に、外周部130を経由して接続部131に接続されている。次に、アレイ基板200及び対向基板300の構造をより詳細に説明する。図2に示すように、アレイ基板200は、ガラスなどの光透過性を有する絶縁基板210を用いて形成される。スイッチング素子220のゲート電極222は、ゲート線Yなどとともに絶縁基板210の上に配置されている。このゲート電極222は、ゲート絶縁膜240によって覆われている。このゲート絶縁膜240は、例えば、窒化シリコンSi3N4などによって形成されている。スイッチング素子220の半導体層242は、ゲート絶縁膜240の上に配置されている。この半導体層242には、スイッチング素子220のソース電極225及びドレイン電極227がコンタクトしている。これらのソース電極225及びドレイン電極227は、パッシベーション膜244によって覆われている。このパッシベーション膜244は、例えば、窒化シリコンSi3N4などによって形成されている。画素電極230は、パッシベーション膜244の上において各画素PXに対応して配置されている。この画素電極230は、パッシベーション膜244に形成されたコンタクトホールを介してスイッチング素子220のドレイン電極227と電気的に接続されている。バックライト光を選択的に透過して画像を表示する透過型液晶表示パネルにおいては、画素電極230は、例えば、インジウムティンオキサイドITOやインジウムジンクオキサイドIZOなどの光透過性を有する導電材料によって形成されている。また、外光を選択的に反射して画像を表示する反射型液晶表示パネルにおいては、画素電極230は、例えば、アルミニウムAlやモリブデンMoなどの光反射性を有する導電材料によって形成されている。対向基板300は、ガラスなどの光透過性を有する絶縁基板310を用いて形成される。カラー表示タイプの液晶表示装置では、液晶表示パネル100は、複数種類の画素、例えば赤Rを表示する赤色画素PXR、緑Gを表示する緑色画素PXG、青Bを表示する青色画素PXBを有している。図2に示した実施形態においては、対向基板300は、アクティブエリア120において、絶縁基板310の一方の主面液晶層と対向する面上に、画素PX毎に配置されたカラーフィルタ層320R、G、Bを備えている。これらのカラーフィルタ層320R、G、Bは、赤色R、緑色G、及び青色Bにそれぞれ着色された複数の着色樹脂によって形成されている。すなわち、対向基板300は、絶縁基板310上に、赤色画素PXRに対応して赤色の主波長の光を透過するように着色された樹脂からなる赤色カラーフィルタ層320Rを備え、緑色画素PXGに対応して緑色の主波長の光を透過するように着色された樹脂からなる緑色カラーフィルタ層320Gを備え、さらに、青色画素PXBに対応して青色の主波長の光を透過するように着色された樹脂からなる青色カラーフィルタ層320Bを備えている。対向電極330は、アクティブエリア120において、複数の画素PXに対向するようにカラーフィルタ層320上に配置されている。この対向電極330は、例えばITOやIZOなどの光透過性を有する導電材料によって形成されている。これらのアレイ基板200及び対向基板300の表面は、液晶層400に含まれる液晶分子の配向を制御するための配向膜250及び350によってそれぞれ覆われている。また、アレイ基板200及び対向基板300の外面には、それぞれ光学素子260及び360が設けられている。これらの光学素子260及び360は、液晶層400の特性に合わせて偏光方向を設定した偏光板などを含んでいる。図1に示すように、シール材110は、略矩形状のアクティブエリア120を囲むようにアレイ基板200と対向基板300との間に配置される。シール材110は、例えば熱硬化性樹脂や紫外線硬化性樹脂などの樹脂材料によって形成され、液晶表示パネル100を構成する一方の基板、例えばアレイ基板200のアクティブエリア120を囲むシール部115に塗布される。その後、他方の基板、例えば対向基板300をアレイ基板200に対向配置した状態で、一対の基板を貼り合わせる方向に加圧しながら加熱するあるいは紫外線を照射する。これにより、シール材110が硬化し、アレイ基板200と対向基板300とが貼り合わせられる。次に、アレイ基板側から対向基板側への給電構造についてより詳細に説明する。アレイ基板200は、対向電極330に対して所定の電位、例えば対向電位を供給するための対向電圧生成回路COMと対向電圧生成回路COMから出力された対向電位が印加される給電パッド510と、をさらに備えている。給電パッド510は、アクティブエリア120外の角部、すなわちシール材110が配置されるシール部115よりも基板端側に位置したアレイ基板200の角部に配置されている。この給電パッド510は、対向基板300においてシール部115よりも基板端側まで延在した対向電極330と対向している。このような給電パッド510は、パッシベーション膜244の上に配置され、画素電極230と同一材料によって形成されている。この給電パッド510は、配向膜250から露出している。給電パッド510の上には、対向電極330にコンタクトした導電性部材700が配置されている。つまり、対向電圧生成回路COMから出力された対向電位は、給電パッド510を介して導電性部材700により対向電極330へ印加される。対向電圧生成回路COMはアレイ基板200のアクティブエリア120外に形成されている。対向電圧生成回路COMは、例えば低温ポリシリコン技術により、スイッチング素子220、ゲート線Y、ソース線X等を形成する工程と同時に、アレイ基板200の絶縁基板210上に形成される。図3に、対向電圧生成回路COMの最終段のバッファ回路の一構成例を示す。対向電圧生成回路COMは複数段のバッファ回路Bfを備えている。対向電圧生成回路COMの最終段のバッファ回路は、第1電圧源VDDと対向電極330との電気的接続を切替える第1スイッチSWAと、第2電圧源VSSと対向電極330との電気的接続を切替える第2スイッチSWBと、第1スイッチSWAのゲート電圧を制御する論理回路Pgateと、第2スイッチSWBのゲート電圧を制御する論理回路Ngateと、遅延回路520と、を備えている。第1スイッチSWAは、P型の薄膜トランジスタであって、ソース-ドレインパスが第1電圧源VDDと対向電極330との間に電気的に接続されている。第2スイッチSWBは、N型の薄膜トランジスタであって、ソース-ドレインパスが第2電圧源VSSと対向電極330との間に電気的に接続されている。論理回路Pgateは、否定論理積回路530と、否定論理積回路530の後段に直列に接続された2つのインバート回路INVと、を備えている。否定論理積回路530の出力信号は、2つのインバート回路INVを介して第1スイッチSWAのゲート電極に印加される。したがって論理回路Pgateの出力信号は、否定論理積回路530の出力信号を反転しない信号となる論理回路Ngateは、否定論理和回路540と、否定論理和回路540の後段に直列に接続された2つのインバート回路INVと、を備えている。否定論理和回路540の出力信号は、2つのインバート回路INVを介して第2スイッチSWBのゲート電極に印加される。したがって論理回路Ngateの出力信号は、否定論理和回路540の出力信号を反転しない信号となる。遅延回路520は、直列に接続された複数のインバート回路INVを備えている。遅延回路520は、遅延回路520の入力信号と出力信号との波形が反転しないように、2以上の偶数のインバート回路INVを備えている。なお、遅延回路520のインバート回路INVの数は、液晶容量LCの大きさや配線容量、第1スイッチSWAおよび第2スイッチSWBのゲート容量に応じて調整することが望ましい。遅延回路520には、接続部131を介して信号供給源としての駆動ICチップやフレキシブル配線基板から若しくは複数段のバッファ回路Bfを介してVCOM信号が入力される。論理回路Pgateの否定論理積回路530にはVCOM信号遅延回路520の入力信号と遅延回路520の出力信号VCOMDelayとが入力される。論理回路Ngateの否定論理和回路540にはVCOM信号遅延回路520の入力信号と遅延回路520の出力信号VCOMDelayとが入力される。図4は、図3に示すバッファ回路の動作を説明するためのタイミングチャートの一例を示す。遅延回路520から出力される出力信号VCOMDelayは入力されたVCOM信号に対して所定期間だけ遅延した波形となる。VCOM信号がローLowレベルであって、出力信号VCOMDelayがローレベルである期間T1では、論理回路Pgateおよび論理回路Ngateは共にハイHighレベルの信号を出力する。したがってこの期間T1では、第2スイッチSWBのソース-ドレインパスが導通して対向電極330には第2電圧源VSSから対向電圧が供給されている。VCOM信号がローレベルからハイレベルへ変化し、出力信号VCOMDelayがローレベルのままである期間Td1では、論理回路Pgateはハイレベルの信号出力を維持し、論理回路Ngateはローレベルの信号を出力する。したがって、この期間Td1では、第1スイッチSWAおよび第2スイッチSWBの両方が開いた状態となる。VCOM信号がハイレベルへ変化した後、所定期間が経過すると、出力信号VCOMDelayがハイレベルへ変化する。VCOM信号と出力信号VCOMDelayとの両方がハイレベルである期間T2では、論理回路Pgateおよび論理回路Ngateは共にローレベルの信号を出力する。したがって、この期間T2では、第1スイッチSWAのソース-ドレインパスが導通して対向電極330には第1電圧源VDDから対向電圧が供給される。VCOM信号がハイレベルからローレベルへ変化し、出力信号VCOMDelayがハイレベルのままである期間Td2では、論理回路Pgateはハイレベルの信号を出力し、論理回路Ngateはローレベルの出力信号を維持する。したがって、この期間Td2では、第1スイッチSWAおよび第2スイッチSWBの両方が開いた状態となる。VCOM信号がローレベルへ変化した後、所定期間が経過すると、出力信号VCOMDelayがローレベルへ変化して、再びVCOM信号と出力信号VCOMDelayとが共にローレベルとなり、第2スイッチSWBのソース-ドレインパスが導通する。上記のように、図3に示すバッファ回路では、VCOM信号が変化してから出力信号VCOMDelayが変化するまでの期間期間Td1、Td2は、第1スイッチSWAおよび第2スイッチSWBの両方が閉じた状態となり、第1スイッチSWAと第2スイッチSWBとの両方のソース-ドレインパスが導通する期間が生じない。したがって、遅延回路520による遅延期間を負荷容量の大きさに応じて調整することにより、第1電圧源VDDから第2電圧源VSSへ貫通電流が流れることを防止し、消費電力が増すことを回避することができる。すなわち、本実施形態に係る液晶表示装置によれば、消費電力を低減する液晶表示装置を提供することができる。次に、第2実施形態に係る液晶表示装置について図面を参照して説明する。なお、以下の説明において上述の第1実施形態に係る液晶表示装置と同様の構成については同一の符号を付して説明を省略する。本実施形態に係る液晶表示装置は、アレイ基板200の対向電圧生成回路COMの最終段のバッファ回路の構成が上述の第1実施形態に係る液晶表示装置と異なっている。図5に、本実施形態に係る液晶表示装置のアレイ基板200に設けられた対向電圧生成回路COMの最終段のバッファ回路の一構成例を示す。対向電圧生成回路COMの最終段のバッファ回路は、第1電圧源VDDと対向電極330との電気的接続を切替える第1スイッチSWAと、第2電圧源VSSと対向電極330との電気的接続を切替える第2スイッチSWBと、第1スイッチSWAのゲート電圧を制御する論理回路Pgateと、第2スイッチSWBのゲート電圧を制御する論理回路Ngateと、遅延回路520A、520Bと、を備えている。第1スイッチSWAは、P型の薄膜トランジスタであって、ソース-ドレインパスが第1電圧源VDDと対向電極330との間に電気的に接続されている。第2スイッチSWBは、N型の薄膜トランジスタであって、ソース-ドレインパスが第2電圧源VSSと対向電極330との間に電気的に接続されている。論理回路Pgateは、否定論理積回路530と、否定論理積回路530の後段に直列に接続された2つのインバート回路INVと、を備えている。論理回路Pgateの出力信号は、否定論理積回路530の出力信号を反転しない信号となる。否定論理積回路530には、接続部131を介して信号供給源としての駆動ICチップやフレキシブル配線基板から若しくは複数段のバッファ回路Bfを介してVCOM信号と後述する遅延回路520Bの出力信号とが入力される。否定論理積回路530の出力信号は、2つのインバート回路INVを介して第1スイッチSWAのゲート電極に印加される。論理回路Ngateは、否定論理和回路540と、否定論理和回路540の後段に直列に接続された2つのインバート回路INVと、を備えている。論理回路Ngateの出力信号は、否定論理和回路540の出力信号を反転しない信号となる。否定論理和回路540には、接続部131を介して信号供給源としての駆動ICチップやフレキシブル配線基板から若しくは複数段のバッファ回路Bfを介してVCOM信号と後述する遅延回路520Aの出力信号が入力される。否定論理和回路540の出力信号は、2つのインバート回路INVを介して第2スイッチSWBのゲート電極に印加される。すなわち、否定論理積回路530と否定論理和回路540とには共通の制御信号としてVCOM信号が入力される。遅延回路520Aはインバート回路INVを備えている。遅延回路520Aは、遅延回路520Aの入力信号と出力信号との波形が反転するように、直列に接続された1以上の奇数のインバート回路INVを備えている。遅延回路520Aには論理回路Ngateの出力信号が入力され、遅延回路520Aの出力信号は論理回路Pgateの否定論理積回路530に入力される。同様に、遅延回路520Bはインバート回路INVを備えている。遅延回路520Bは、遅延回路520Bの入力信号と出力信号との波形が反転するように、直列に接続された1以上の奇数のインバート回路INVを備えている。遅延回路520Bには論理回路Pgateの出力信号が入力され、遅延回路520Bの出力信号は論理回路Ngateの否定論理和回路540に入力される。なお、遅延回路520A、520Bのインバート回路INVの数は、液晶容量LCの大きさや配線容量、第1スイッチSWAおよび第2スイッチSWBのゲート容量に応じて調整することが望ましい。図6に、図5に示すバッファ回路の動作を説明するためのタイミングチャートの一例を示す。VCOM信号がローLowレベルである期間T3では、論理回路Pgateおよび論理回路Ngateは共にハイレベルの信号を出力する。したがってこの期間T3では、第2スイッチSWBのソース-ドレインパスが導通して対向電極330には第2電圧源VSSから対向電圧が供給されている。図7Aおよび図7Bに、VCOM信号がローレベルからハイレベルへ変化するときのバッファ回路の動作を説明するための図を示す。VCOM信号がローレベルからハイレベルへ変化してから所定期間Td3では、まず、図6および図7Aに示すように論理回路Ngateの出力信号がローレベルとなる。このことによって、第2スイッチSWBが開いた状態となる。したがって期間Td3では第1スイッチSWAおよび第2スイッチSWBの両方が開いている。VCOM信号がローレベルからハイレベルへ変化して所定期間Td3経過すると、図6および図7Bに示すように、遅延回路520Bを介して論理回路Pgateに入力される論理回路Ngateの信号がハイレベルとなり、論理回路Pgateの出力信号がハイレベルへ変化する。したがって、VCOM信号がローレベルからハイレベルへ変化して所定期間Td3経過した後の期間T4では、第1スイッチSWAのソース-ドレインパスが導通して、対向電極330には第1電圧源VDDから対向電圧が供給される。図8Aおよび図8Bに、VCOM信号がハイレベルからローレベルへ変化するときのバッファ回路の動作を説明するための図を示す。VCOM信号がハイレベルからローレベルへ変化してから所定期間Td4では、まず、図6および図8Aに示すように、論理回路Pgateの出力信号がハイレベルとなる。このことによって、第1スイッチSWAが開いた状態となる。したがって期間Td4では第1スイッチSWAおよび第2スイッチSWBの両方が開いている。VCOM信号がハイレベルからローレベルへ変化して所定期間Td4経過すると、図6および図8Bに示すように、遅延回路520Aを介して論理回路Ngateに入力される論理回路Pgateの信号がローレベルとなり、論理回路Ngateの出力信号がハイレベルとなる。したがって、VCOM信号がハイレベルからローレベルへ変化して所定期間Td4経過した後の期間T3では、第2スイッチSWBのソース-ドレインパスが導通して、対向電極330には第2電圧源VSSから対向電圧が供給される。上記のように、図5に示すバッファ回路では、VCOM信号が変化してから遅延回路520A、520Bの出力信号が変化するまでの期間期間Td3、Td4は、第1スイッチSWAおよび第2スイッチSWBの両方が閉じた状態となり、第1スイッチSWAと第2スイッチSWBとの両方のソース-ドレインパスが導通する期間が生じない。したがって、遅延回路520A、520Bによる遅延期間を負荷容量の大きさに応じて調整することにより、第1電圧源VDDから第2電圧源VSSへ貫通電流が流れることを防止し、消費電力が増すことを回避することができる。すなわち、本実施形態に係る液晶表示装置によれば、消費電力を低減する液晶表示装置を提供することができる。以上で説明したように、上述の第1実施形態および第2実施形態によれば、アレイ基板200内に対向電圧生成回路COMを内蔵し、低消費電電力を実現する表示装置を提供することが可能である。なお、対向電圧生成回路COMは、アレイ基板200を形成する低温ポリシリコン製造工程において、アクティブエリア120に配置されたスイッチング素子220、ゲート線Y、ソース線X等を形成する工程と同時に、アレイ基板200の絶縁基板210上に形成されるため製造工程も増加せず、したがって上記実施形態によれば製造コストを増大させることもなく上記効果を得ることが可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。