基板の上面に、ゲート電極、ゲート絶縁膜、チャネル層を構成するアモルファス酸化物半導体層、ソース、ドレイン電極がこの順に積層されてなる薄膜トランジスタを備え、前記ソース、ドレイン電極との界面近傍の前記アモルファス酸化物半導体層内に、前記アモルファス酸化物半導体層の構成元素を含む結晶粒を有することを特徴とする酸化物半導体装置。前記アモルファス酸化物半導体層は、In、Zn、Cd、Al、Ga、Si、Sn、Ce、Ge、Hfのうち、いずれか一種以上の元素が酸素と結合した酸化物からなることを特徴とする請求項1記載の酸化物半導体装置。前記アモルファス酸化物半導体層の膜厚は、25nm以上であり、前記結晶粒は、前記アモルファス酸化物半導体層の表面から深さ20nmまでの領域内に存在することを特徴とする請求項1記載の酸化物半導体装置。前記結晶粒の粒径は、15nm以下であることを特徴とする請求項3記載の酸化物半導体装置。前記アモルファス酸化物半導体層の膜厚は、10nm以下であり、前記結晶粒は、前記アモルファス酸化物半導体層のチャネル層にも存在することを特徴とする請求項1記載の酸化物半導体装置。前記アモルファス酸化物半導体層は、第1酸化物からなる第1アモルファス酸化物半導体層と、前記第1アモルファス酸化物半導体層の上部に形成され、前記第1酸化物よりも酸素濃度の低い第2酸化物からなる第2アモルファス酸化物半導体層との積層構造を有することを特徴とする請求項1記載の酸化物半導体装置。酸化物半導体材料をチャネル層に用いた薄膜トランジスタを有する酸化物半導体装置の製造方法であって、a基板の上面にゲート電極を形成する工程と、b前記ゲート電極の上部にゲート絶縁膜を形成する工程と、c前記ゲート絶縁膜の上部にアモルファス酸化物半導体層を形成する工程と、d前記アモルファス酸化物半導体層のチャネル層領域の上部にバリア層を形成する工程と、e前記アモルファス酸化物半導体層および前記バリア層の上部に導電膜を形成する工程と、f前記チャネル層領域の上方の前記導電膜を除去することにより、前記チャネル層領域の両側の前記アモルファス酸化物半導体層上に前記導電膜からなるソース、ドレイン電極を形成する工程と、を有し、前記e工程で前記導電膜を堆積する際、前記アモルファス酸化物半導体層に入射する加速粒子のエネルギーを利用し、前記ソース、ドレイン電極との界面近傍の前記アモルファス酸化物半導体層内に、前記アモルファス酸化物半導体層の構成元素を含む結晶粒を形成することを特徴とする酸化物半導体装置の製造方法。酸化物半導体材料をチャネル層に用いた薄膜トランジスタを有する酸化物半導体装置の製造方法であって、a基板の上面にゲート電極を形成する工程と、b前記ゲート電極の上部にゲート絶縁膜を形成する工程と、c前記ゲート絶縁膜の上部にアモルファス酸化物半導体層を形成する工程と、d前記アモルファス酸化物半導体層の上部に導電膜を形成する工程と、e前記ゲート電極の上方の前記導電膜をエッチングで除去することにより、チャネル層領域の両側の前記アモルファス酸化物半導体層上に前記導電膜からなるソース、ドレイン電極を形成する工程と、を有し、前記d工程で前記導電膜を堆積する際、前記アモルファス酸化物半導体層に入射する加速粒子のエネルギーを利用し、前記ソース、ドレイン電極との界面近傍の前記アモルファス酸化物半導体層内に、前記アモルファス酸化物半導体層の構成元素を含む結晶粒を形成し、前記e工程で前記導電膜をエッチングする際、前記アモルファス酸化物半導体層の表面近傍をオーバーエッチングすることにより、前記チャネル層領域に形成された前記結晶粒を除去することを特徴とする酸化物半導体装置の製造方法。前記アモルファス酸化物半導体層は、In、Zn、Cd、Al、Ga、Si、Sn、Ce、Ge、Hfのうち、いずれか一種以上の元素が酸素と結合した酸化物からなることを特徴とする請求項7記載の酸化物半導体装置の製造方法。前記導電膜は、電子ビーム蒸着法またはスパッタリング法により堆積することを特徴とする請求項7記載の酸化物半導体装置の製造方法。前記アモルファス酸化物半導体層の膜厚は、25nm以上であり、前記結晶粒は、前記アモルファス酸化物半導体層の表面から深さ20nmまでの領域内に存在することを特徴とする請求項7記載の酸化物半導体装置の製造方法。前記結晶粒の粒径は、15nm以下であることを特徴とする請求項7記載の酸化物半導体装置の製造方法。酸化物半導体層とソース、ドレイン電極との間に低抵抗層を挟み込む特許文献1においては、低抵抗層として、酸化物半導体層に比べて膜中の酸素濃度が低く、かつ結晶微粒子を含んだ半導体層を用いることで、良好なコンタクトが形成されることが報告されている。しかしながら、この手法は、酸化物半導体層と低抵抗層を同時に形成することが困難であるため、製造工程数の増加に伴う製造コストの増大が課題となっている。また、酸化物半導体層内に低抵抗結晶粒を形成する特許文献2の手法では、例えばInインジウム-Zn亜鉛-Gaガリウム-O酸素からなる酸化物半導体層内に直径20nm程度の金属結晶粒を形成することでコンタクト抵抗が低減することが報告されている。しかしながら、この手法の場合は、酸化物半導体層内の結晶粒がソース、ドレイン電極の近傍よりもゲート絶縁膜の近傍に多く形成されることによるしきい値電圧のシフトや、オン電流Ion/オフ電流Ioff比の低下が課題となっている。なお、特許文献2の手法において、酸化物半導体層内に低抵抗結晶粒が形成されるメカニズムは不明であるが、ソース、ドレイン電極を構成する金属材料が酸化物半導体層内に拡散することなどが関係しているものと考えられている。本発明の目的は、酸化物半導体材料をチャネル層に用いた薄膜トランジスタにおいて、上記従来技術のような課題を生じさせることなく、酸化物半導体層とソース、ドレイン電極とのコンタクト抵抗を低減することのできる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明の好ましい一態様である酸化物半導体装置は、基板の上面に、ゲート電極、ゲート絶縁膜、チャネル層を構成するアモルファス酸化物半導体層、ソース、ドレイン電極がこの順に積層されてなる薄膜トランジスタを備え、前記ソース、ドレイン電極との界面近傍の前記アモルファス酸化物半導体層内に、前記アモルファス酸化物半導体層の構成元素を含む結晶粒を有している。前記結晶粒は、前記アモルファス酸化物半導体層の上部にソース、ドレイン電極用の導電膜を堆積する際、前記アモルファス酸化物半導体層に入射する加速粒子のエネルギーを利用して形成する。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。酸化物半導体層とソース、ドレイン電極とのコンタクト抵抗が低い薄膜トランジスタを実現することができる。また、薄膜トランジスタの製造工程を増やすことなく、酸化物半導体層とソース、ドレイン電極とのコンタクト抵抗を低減することができる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合がある。実施の形態1本実施の形態は、ボトムゲート/トップコンタクト型薄膜トランジスタに適用したものである。ここで、ボトムゲートとは、ゲート電極がチャネル層酸化物半導体層よりも下層に配置される構造を意味し、トップコンタクトとは、ソース電極およびドレイン電極がチャネル層よりも上層に配置される構造を意味している。本実施の形態のボトムゲート/トップコンタクト型薄膜トランジスタは、以下の方法によって製造される。まず、図1に示すように、絶縁性の基板10を用意する。基板10の材料としては、Siシリコン、サファイア、石英、ガラス、フレキシブルなプラスチックフィルムなどを例示することができる。プラスチックフィルムの材料としては、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリエーテルイミド、ポリアクリレート、ポリイミド、ポリカーボネート、セルローストリアセテート、セルロースアセテートプロピオネートなどを例示することができる。また、必要に応じて上記した材料の表面に絶縁コーティング層を設けたものを使用することもできる。次に、図2に示すように、基板10の上面に導電膜を堆積し、続いてこの導電膜をパターニングすることによって、ゲート電極11を形成する。ゲート電極11を構成する導電膜としては、Moモリブデン、Crクロム、Wタングステン、Alアルミニウム、Cu銅、Tiチタン、Niニッケル、Taタンタル、Ag銀、Coコバルト、Zn、Au金、Pt白金などような金属の単層膜、これらの金属を2種以上含む合金膜、これらの金属の積層膜を例示することができる。また、ITOIn-Sn-O:インジウム錫酸化物、Al、Ga、InまたはBボロンなどを添加したZnO酸化亜鉛のような導電性金属酸化物膜や、これらの導電性金属酸化物と前記金属との積層膜を使用することもできる。さらに、TiN窒化チタンのような導電性金属窒化物の単層膜、導電性金属窒化物と前記金属との積層膜などを使用することもできる。上記した各種導電膜の堆積は、CVD法、スパッタリング法、蒸着法などにより行い、パターニングは、フォトレジスト膜をマスクに用いたドライエッチングまたはウェットエッチングにより行う。次に、図3に示すように、上記ゲート電極11が形成された基板10の上面にゲート絶縁膜12を形成する。ゲート絶縁膜12を構成する絶縁膜としては、酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、Y2O3酸化イットリウム膜、HfO2酸化ハフニウム膜、YSZイットリア安定化ジルコニア膜、有機系高分子絶縁膜などを例示することができる。有機系高分子絶縁膜の材料としては、ポリイミド誘導体、ベンゾシクロブテン誘導体、フォトアクリル誘導体、ポリスチレン誘導体、ポリビニルフェノール誘導体、ポリエステル誘導体、ポリカーボネート誘導体、ポリエステル誘導体、ポリ酢酸ビニル誘導体、ポリウレタン誘導体、ポリスルフォン誘導体、アクリレート樹脂、アクリル樹脂、エポキシ樹脂、パリレンなどを例示することができる。また、これらの絶縁膜の堆積は、CVD法、スパッタリング法、蒸着法、塗布法などにより行う。次に、図4に示すように、上記ゲート絶縁膜12の上部にアモルファス酸化物半導体層13を形成する。アモルファス酸化物半導体層13は、薄膜トランジスタのチャネル層を構成する半導体層であり、In、Zn、Cdカドミウム、Al、Ga、Si、Sn、Ceセリウム、Geゲルマニウム、Hfのうち、いずれか一種以上の元素が酸素と結合した酸化物を例示することができる。アモルファス酸化物半導体層13を構成する酸化物膜の堆積は、スパッタリング法、CVD法、パルスレーザーデポジションPulsedLaserDeposition:PLD法、塗布法、印刷法、共蒸着法などにより行い、その膜厚は25nm~100nm程度とする。また、アモルファス酸化物半導体層13を形成した後、必要に応じて不純物をドーピングしたり、基板10にアニール処理を施したりしてもよい。さらに、上記酸化物膜のパターニングは、フォトレジスト膜をマスクに用いたドライエッチングまたはウェットエッチングにより行う。本実施の形態では、まず、Zn、Sn、Oを同時に成膜できる多元スパッタリング装置を用い、ガス圧を0.5PaArアルゴン10O2、RC電力を50Wに設定し、室温下でゲート絶縁膜12の上部に膜厚50nmのアモルファス状Zn-Sn-O亜鉛錫酸化物膜を堆積した。次に、フォトレジスト膜をマスクに用いたウェットエッチングでこのZn-Sn-O膜をパターニングし、ゲート電極11の上方の領域とその近傍の領域にZn-Sn-O膜を残すことによって、アモルファス酸化物半導体層13を形成した。次に、図5に示すように、上記アモルファス酸化物半導体層13の上部に絶縁膜を堆積し、続いてこの絶縁膜をパターニングすることによって、チャネル層領域ゲート電極11の上方の領域の上部にバリア層15を形成する。バリア層15を構成する絶縁膜としては、酸化シリコン膜、窒化シリコン膜、アルミナ膜などの無機系絶縁膜や、パリレン膜などの有機系絶縁膜を例示することができる。これらの絶縁膜の堆積は、CVD法、スパッタリング法、塗布法などにより行う。また、絶縁膜のパターニングは、フォトレジスト膜をマスクに用いたドライエッチングまたはウェットエッチングにより行う。次に、図6に示すように、アモルファス酸化物半導体層13およびバリア層15の上部に導電膜14を堆積する。導電膜14としては、前述したゲート電極11を構成する各種導電膜を例示することができる。また、導電膜14の堆積は、電子ビーム蒸着法、スパッタリング法などにより行う。本実施の形態では、電子ビーム蒸着装置を用い、電子ビームの加速電圧を通常よりも高い値例えば10kVに設定してAlからなる導電膜14を堆積した。電子ビームの加速電圧を通常よりも高い値に設定してアモルファス酸化物半導体層13の上部に導電膜14を堆積すると、図7に示すように、アモルファス酸化物半導体層13の表面近傍に結晶粒13cgが生成する。これは、電子ビーム蒸着装置内に設置された導電膜原料に高電圧で加速された電子ビームを照射すると、蒸発した導電膜原料がアモルファス酸化物半導体層13の表面に高速で衝突し、アモルファス酸化物半導体層13を構成する酸化物本実施の形態ではZn-Sn-Oの一部がそのエネルギーによって結晶化されるためである。このとき、アモルファス酸化物半導体層13のチャネル層領域ゲート電極11の上方の領域はバリア層15で覆われているので、この領域に結晶粒13cgが形成されることはない。次に、図8に示すように、フォトレジスト膜をマスクに用いたドライエッチングでゲート電極11の上方の導電膜14を除去することにより、ソース電極14sおよびドレイン電極14dを形成する。ここまでの工程により、本実施の形態のボトムゲート/トップコンタクト型薄膜トランジスタが完成する。図9の実線Aは、上述した方法で作製した薄膜トランジスタのゲート電圧Vgとドレイン電流Idとの関係を示すグラフである。また、同図の破線Bは、電子ビームの加速電圧を5kVに設定して導電膜14を堆積した薄膜トランジスタ比較例のしきいゲート電圧Vgとドレイン電流Idとの関係を示すグラフである。2種の薄膜トランジスタのチャネル長は0.1mmとし、チャネル幅は2mmとした。図9に示すように、電子ビームの加速電圧を10kVに設定して導電膜14を堆積した本実施の形態の薄膜トランジスタは、電子ビームの加速電圧を5kVに設定した比較例の薄膜トランジスタに比べて2倍以上のオン電流Ionを示した。これは、本実施の形態の薄膜トランジスタでは、アモルファス酸化物半導体層13の表面近傍が結晶化したことにより、この領域においてアモルファス酸化物半導体層13の構成元素Zn-Sn-Oの配列が密になり、キャリアである電子が流れ易くなった結果、アモルファス酸化物半導体層13とソース電極14sおよびドレイン電極14dとのコンタクト抵抗が低減したのに対し、比較例の薄膜トランジスタでは、アモルファス酸化物半導体層13中に結晶粒13cgが生成しなかったためである。図10は、本実施の形態の薄膜トランジスタにおけるドレイン電極14dとアモルファス酸化物半導体層13との界面近傍の断面TEM写真である。図10に示すように、ドレイン電極14dとの界面から深さ10nm以内の結晶粒存在領域Tcg内に結晶粒13cgがほぼ一列に並んで存在していることが確認できた。一方、比較例の薄膜トランジスタの断面TEM写真からは、結晶粒13cgの存在を確認することができなかった。上記結晶粒13cgのTEM像からFFT回折によって結晶構造を調べたところ、図11に示すようなZnSnO3の存在を確認した。また、結晶粒13cgが形成された領域以外の領域はアモルファス状態であることも同時に確認した。次に、結晶粒13cgの粒径と結晶粒存在領域Tcgとの関係を調べるため、ソース電極14sおよびドレイン電極14dを構成する導電膜Al膜14の堆積条件や堆積後のアニール条件を変えることによって、結晶粒13cgの粒径および結晶粒存在領域Tcgを変化させた。その結果、結晶粒13cgの粒径が15nm程度で、かつ結晶粒存在領域Tcgがアモルファス酸化物半導体層13の表面から20nm以内のとき、オン電流Ionの向上が確認された。これに対し、結晶粒13cgの粒径が20nmを超えると、結晶粒13cgが柱状成長し始め、アモルファス酸化物半導体層13の表面荒れが生じてコンタクト抵抗が増加することを確認した。以上の結果から、結晶粒13cgの粒径は15nm以下であることが好ましい。また、結晶粒存在領域Tcgは、アモルファス酸化物半導体層13の表面から20nm以内であることが好ましく、より好ましくは10nm以内である。このように、本実施の形態の薄膜トランジスタによれば、アモルファス酸化物半導体層13とソース電極14sおよびドレイン電極14dとのコンタクト抵抗を低減することができる。これにより、オン電流Ionが向上し、電界効果移動度が向上することから、高性能な薄膜トランジスタを提供することが可能となる。これにより、例えば13.56MHz帯で動作するRFIDタグ等が実現可能となる。また、本実施の形態では、電子ビーム蒸着法で導電膜14を堆積する際に、電子ビームの加速電圧を通常よりも高い値に設定するだけでアモルファス酸化物半導体層13内に結晶粒13cgを形成するので、結晶粒13cgを形成するための特別の工程や装置は不要である。実施の形態2薄膜トランジスタは、以下のような方法によって製造することもできる。まず、図12に示すように、絶縁性の基板10の上面にゲート電極11、ゲート絶縁膜12およびアモルファス酸化物半導体層13をこの順に形成する。ここまでの工程は、前記実施の形態1の図1~図4に示した工程と同一である。次に、図13に示すように、アモルファス酸化物半導体層13の上部に導電膜14を堆積する。導電膜14としては、前述したゲート電極11を構成する各種導電膜を例示することができる。本実施の形態では、スパッタリング装置を用い、基板10と導電膜材料ターゲットとの間に印加する電圧を通常よりも高い値に設定して導電膜Al膜14を堆積する。このようにすると、加速されたイオンや電子が通常よりも高速でターゲットに衝突し、ターゲット粒子がアモルファス酸化物半導体層13の表面に高エネルギーで衝突する結果、アモルファス酸化物半導体層13を構成する酸化物の一部がそのエネルギーによって結晶化され、結晶粒13cgが生成する。また、本実施の形態では、アモルファス酸化物半導体層13のチャネル層領域ゲート電極11の上方の領域をバリア層15図5参照で覆わないので、チャネル層領域の表面近傍にも結晶粒13cgが形成される。スパッタリング法を用いて導電膜14を堆積する際は、スパッタリング装置のチャンバ内にアシストイオン例えばArを添加し、このアシストイオンを高速でアモルファス酸化物半導体層13の表面に衝突させることによって、結晶粒13cgを形成することもできる。また、電子ビーム蒸着法実施の形態1やスパッタリング法実施の形態2で導電膜14を堆積する工程に先立ち、アモルファス酸化物半導体層13の表面に高エネルギーのレーザビームを照射することによって、結晶粒13cgを形成することもできる。前記実施の形態1と同様、結晶粒13cgの粒径は15nm以下であることが好ましい。また、結晶粒存在領域Tcgは、酸化物半導体層13の表面から20nm以内であることが好ましく、より好ましくは10nm以内である。次に、図14に示すように、フォトレジスト膜16をマスクに用いたドライエッチングでゲート電極11の上方の導電膜14を除去することにより、ソース電極14sおよびドレイン電極14dを形成する。このとき、本実施の形態では、導電膜14の除去に続いてその下部のアモルファス酸化物半導体層13をオーバーエッチングすることにより、チャネル層領域の表面近傍に形成された結晶粒13cgを除去する。ここまでの工程により、本実施の形態のボトムゲート/トップコンタクト型薄膜トランジスタが完成する。この薄膜トランジスタのチャネル長は0.1mmであり、チャネル幅は2mmである。次に、基板10と導電膜材料ターゲットとの間に印加する電圧を通常通りに設定して導電膜Al膜14を堆積した薄膜トランジスタを作製し、オン電流Ionを比較したところ、本実施の形態の薄膜トランジスタは、比較例の薄膜トランジスタに比べて2倍以上のオン電流Ionを示した。また、本実施の形態の薄膜トランジスタにおけるドレイン電極14dとアモルファス酸化物半導体層13との界面近傍の断面TEM写真を観察したところ、ドレイン電極14dとの界面から深さ10nm以内の結晶粒存在領域Tcgに結晶粒13cgが一列に並んで存在していることが確認できた。また、結晶粒13cgが形成された領域以外の領域は、アモルファス状態であることも同時に確認した。一方、上記比較例の薄膜トランジスタの断面TEM写真からは、結晶粒13cgの存在を確認することができなかった。上記結晶粒13cgのTEM像からFFT回折によって結晶構造を調べたところ、選択したアモルファス酸化物半導体層13の構成元素により異なるが、ZnSnO3およびIn2O3を主成分とし、一部の構成元素が他の構成元素で置換された結晶構造を有していることが確認された。このように、結晶粒13cgの構成元素は、アモルファス酸化物半導体層13の構成元素と同一である場合だけでなく、アモルファス酸化物半導体層13の構成元素の少なくとも一部である場合もある。本実施の形態によれば、前記実施の形態1と同様、高性能な薄膜トランジスタを提供することが可能となる。また、本実施の形態では、アモルファス酸化物半導体層13のチャネル層領域の上部にバリア層15を形成する工程が不要となるので、より少ない工程で高性能な薄膜トランジスタを製造することができる。本実施の形態の製造方法では、ソース、ドレイン電極用の導電膜14をドライエッチングでパターニングする際、導電膜14の下部のアモルファス酸化物半導体層13をオーバーエッチングし、チャネル層領域の表面近傍の結晶粒13cgを除去した。しかし、このとき、アモルファス酸化物半導体層13のオーバーエッチング量が変動すると、チャネル層の膜厚にばらつきが生じるため、薄膜トランジスタの特性もばらつく可能性がある。上記の問題を防ぐ対策としては、図15に示すように、アモルファス酸化物半導体層13を第1酸化物半導体層13Aと第2酸化物半導体層13Bの積層構造とし、下層の第1酸化物半導体層13Aは、例えばInやSnのように、s軌道の電子をキャリアとして使用できる元素の酸化物で構成する。さらに、オーバーエッチングされる上層の第2酸化物半導体層13Bは、下層の第1酸化物半導体層13Aを構成する酸化物よりも酸素濃度を高くした高抵抗の酸化物で構成することが考えられる。具体的な例を挙げると、下層の第1酸化物半導体層13AをSnOxで構成し、上層の第2酸化物半導体層13BをZnSnOxで構成する。このようにすると、上層の第2酸化物半導体層13Bよりも電気抵抗の小さい下層の第1酸化物半導体層13Aが実質的にチャネル層として機能するので、上層の第2酸化物半導体層13Bのオーバーエッチング量が変動しても、薄膜トランジスタの特性のばらつきを抑制することができる。実施の形態3図16は、本実施の形態の薄膜トランジスタを示す断面図である。本実施の形態の薄膜トランジスタの特徴は、ソース電極14sおよびドレイン電極14dとの界面近傍だけでなく、アモルファス酸化物半導体層13のチャネル層にも結晶粒13cgを形成したことにある。本実施の形態の薄膜トランジスタの製造方法は、前述した実施の形態2の製造方法とほぼ同じであり、ソース、ドレイン電極用の導電膜14をドライエッチングでパターニングする際、導電膜14の下部のアモルファス酸化物半導体層13をオーバーエッチングしない点のみが異なっている。本実施の形態の薄膜トランジスタにおけるドレイン電極14dとアモルファス酸化物半導体層13との界面近傍の断面TEM写真を観察したところ、ドレイン電極14dとの界面から深さ10nm以内の結晶粒存在領域Tcgに結晶粒13cgが一列に並んで存在していることが確認できた。図17は、本実施の形態の薄膜トランジスタのしきいゲート電圧Vgとドレイン電流Idとの関係を示すグラフである。ここで、実線Cは、アモルファス酸化物半導体層13の膜厚tchを10nm以下ここでは6nmにしたときのものであり、破線Dは、アモルファス酸化物半導体層13の膜厚tchを10nmより厚くしたときのものである。アモルファス酸化物半導体層13の膜厚tchを10nm以下にした場合は、良好なオン電流Ion値を示し、アモルファス酸化物半導体層13内に結晶粒13cgを形成しない従来の薄膜トランジスタに比べて2倍以上のオン電流Ionを示した。また、この薄膜トランジスタのチャネル層近傍の断面TEM写真を観察したところ、粒径5nm以下の結晶粒13cgが確認できた。他方、アモルファス酸化物半導体層13の膜厚tchを10nmより厚くした場合は、ゲート電圧を-50Vにしてもオフすることができず、導電膜のような振る舞いを示した。以上のことから、アモルファス酸化物半導体層13の膜厚tchを10nm以下にした薄膜トランジスタでは、チャネル層に結晶粒13cgが形成されている場合でも、オン電流Ionが向上し、電界効果移動度が向上することが分かる。実施の形態4図18は、本発明の薄膜トランジスタを使用してアンテナ共振回路21、整流器22、変調器23、デジタル回路24などを構成したRFIDタグ20の概略構成を示している。RFIDタグ20は、例えば13.56MHzの高周波を使って外部のリーダ/ライタ25と無線で通信を行うことができるようになっている。また、薄膜トランジスタのチャネル層を構成する酸化物半導体層は、透明材料であることから、ICチップ内にほとんど透明な回路を形成することができる。例えば、ICチップの電極および配線をITOなどの透明導電膜で構成し、回路素子を本発明の薄膜トランジスタで構成することにより、例えば13.56MHzの高周波RFで送受信を行う透明な無線ICタグを作製することができる。このような無線ICタグは、従来のRFIDタグとは異なり、ICチップやアンテナがほぼ透明であることから、フィルムやカードに取り付けた場合、フィルムやカードにあらかじめ印刷された意匠を損なうことがない。実施の形態5図19は、本発明の薄膜トランジスタを使用した半導体装置のアレイ構成の一例を示す回路ブロック図である。本実施の形態の半導体装置は、本発明の薄膜トランジスタを含む素子を基板30上にアレイ状に配置した構成になっている。上記薄膜トランジスタをアレイ内の各素子のスイッチングトランジスタや駆動用トランジスタに用いることはもちろん、この薄膜トランジスタのゲート電極11と接続されるゲート配線31に信号を送るゲート線駆動回路32や、この薄膜トランジスタのソース電極およびドレイン電極と接続されるデータ配線33に信号を送るデータ線駆動回路34を構成するトランジスタに用いてもよい。この場合、各素子の薄膜トランジスタとゲート線駆動回路32あるいはデータ線駆動回路34内の薄膜トランジスタを並行して形成することができる。アクティブマトリクス型液晶表示装置に上述したアレイを適用する場合、各素子は、例えば、図20に示すような構成になる。図中のx方向に延在するゲート配線31に走査信号が供給されると、薄膜トランジスタ35がオンし、このオンされた薄膜トランジスタ35を通して、図中のy方向に延在するデータ配線33からの映像信号が画素電極36に供給される。なお、ゲート配線31は、図中のy方向に並設され、データ配線33は、図中のx方向に並設され、隣接する一対のゲート配線31と隣接する一対のデータ配線33とで囲まれた領域画素領域に画素電極36が配置されている。この場合、例えば、データ配線33がソース電極と電気的に接続され、画素電極36がドレイン電極と電気的に接続される。あるいは、データ配線33がソース電極を兼ねてもよい。また、液晶表示装置に限らず、有機EL表示装置などに上述したアレイを適用してもよい。この場合、画素回路を構成するトランジスタに薄膜トランジスタを適用する。さらには、上述したアレイを記憶素子に適用し、選択トランジスタに薄膜トランジスタを適用してもよい。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。