"第1の領域、第2の領域、及び前記第1の領域と前記第2の領域との間に設けられた第3の領域を有する半導体膜と電極とに挟まれて設けられた絶縁膜を有する記憶素子の、前記第1の領域又は前記第2の領域の少なくとも一方と前記電極との間に、少なくとも第1の電圧を印加した後、前記第1の電圧より高い第2の電圧を印加することにより、前記記憶素子の電気特性を変化させることを特徴とする半導体装置の作製方法。請求項1において、前記電圧の印加により、前記第1の領域と前記第2の領域と前記電極との間を絶縁状態にすることを特徴とする半導体装置の作製方法。半導体膜、第1の絶縁膜、第1の導電層、第2の絶縁膜、及び第2の導電層が順次形成された構造を有する記憶素子の、前記半導体膜と前記第2の導電層との間に、少なくとも第1の電圧を印化した後、前記第1の電圧より高い第2の電圧を印加することにより、前記記憶素子の電気特性を変化させることを特徴とする半導体装置の作製方法。第1の領域、第2の領域、及び前記第1の領域と前記第2の領域との間に設けられた第3の領域を有する半導体膜と電極とに挟まれて設けられた絶縁膜を有する記憶素子と、前記第1の領域又は前記第2の領域の少なくとも一方と前記電極との間に、少なくとも第1の電圧を印加した後、前記第1の電圧より高い第2の電圧を印加する回路とを有することを特徴とする半導体装置。請求項4において、前記電圧の印加により、前記第1の領域と前記第2の領域と前記電極との間が絶縁状態になることを特徴とする半導体装置。半導体膜、第1の絶縁膜、第1の導電層、第2の絶縁膜、及び第2の導電層が順次形成された構造を有する記憶素子と、前記半導体膜と前記第2の導電層との間に、少なくとも第1の電圧を印加した後、前記第1の電圧より高い第2の電圧を印加する回路とを有することを特徴とする半導体装置。請求項4乃至請求項6のいずれか一において、前記回路に信号を送信するアンテナを有することを特徴とする半導体装置。本発明は低消費電力で動作し、記憶情報の信頼性が高く、小型で軽量、安価な記憶装置とその駆動方法を提供することを課題とする。さらに本発明は低消費電力で動作し、記憶情報の信頼性が高く、無線通信距離の長い、小型で軽量、安価な半導体装置とその駆動方法を提供することを課題とする。上記課題を解決するために、本発明では以下の手段を講ずる。本発明の記憶装置の駆動方法は第一の導電層と、第二の導電層と、第一の導電層と第二の導電層とに挟まれて設けられた有機化合物層とを有する記憶素子に、電圧を複数回印加することにより、記憶素子の電気特性を変化させることを特徴とする。また、本発明の記憶装置の駆動方法は二つの不純物領域を有する半導体膜と、ゲート電極と、ゲート絶縁膜とを有する記憶素子のゲート電極と、二つの不純物領域のうち少なくとも一方との間に、電圧を複数回印加することにより、記憶素子の電気特性を変化させることを特徴とする。ここで、本発明の記憶装置の駆動方法において、記憶素子は半導体膜及びゲート絶縁膜の少なくとも一方の導電性の変化の有無を記憶することを特徴とする。本発明の記憶装置の駆動方法は二つの不純物領域を有する半導体領域上に、第一の導電層と、絶縁膜により囲まれた第二の導電層とを有する記憶素子に、第1の導電層と、二つの不純物領域を有する半導体領域の少なくとも一方との間に電圧を複数回印加することにより、記憶素子の電気特性を変化させることを特徴とする。本発明の記憶装置の駆動方法において、電圧を複数回印加するとは、第一の電圧を印加した後、階段状に増加した第2の電圧を印加することを特徴とする。本発明の記憶装置は、記憶素子をマトリックス状に配置したメモリセルアレイと、書き込み回路とを有し、記憶素子は第一の導電層と、第二の導電層と、第一の導電層と第二の導電層とに挟まれて設けられた有機化合物層とを有し、書き込み回路は、記憶素子に複数回印加する電圧を発生させる電圧発生回路と、電圧の出力を制御するタイミング制御回路とを有することを特徴とする。本発明の記憶装置は、メモリセルをマトリックス状に配置したメモリセルアレイと、書き込み回路とを有し、メモリセルはトランジスタと記憶素子とを有し、記憶素子は第一の導電層と、第二の導電層と、第一の導電層と第二の導電層とに挟まれて設けられた有機化合物層とを有し、書き込み回路は、記憶素子に複数回印加する電圧を発生させる電圧発生回路と、電圧の出力を制御するタイミング制御回路とを有することを特徴とする。また、本発明の記憶装置が有する記憶素子は、有機化合物層の導電性の変化の有無を記憶することを特徴とする。また、本発明の記憶装置が有する記憶素子は、有機化合物層の導電性が低い状態から高い状態への不可逆的な変化の有無を記憶することを特徴とする。本発明の記憶装置は、記憶素子をマトリックス状に配置したメモリセルアレイと、書き込み回路とを有し、記憶素子は二つの不純物領域を有する半導体膜と、ゲート電極と、ゲート絶縁膜とを有し、書き込み回路は、記憶素子に複数回印加する電圧を発生させる電圧発生回路と、電圧の出力を制御するタイミング制御回路とを有することを特徴とする。本発明の記憶装置は、メモリセルをマトリックス状に配置したメモリセルアレイと、書き込み回路とを有し、メモリセルはトランジスタと記憶素子とを有し、記憶素子は二つの不純物領域を有する半導体膜と、ゲート電極と、ゲート絶縁膜とを有し、書き込み回路は、記憶素子に複数回印加する電圧を発生させる電圧発生回路と、電圧の出力を制御するタイミング制御回路とを有することを特徴とする。本発明の記憶装置は、記憶素子が半導体膜及びゲート絶縁膜の少なくとも一方の導電性の変化の有無を記憶することを特徴とする。本発明の記憶装置は、記憶素子をマトリックス状に配置したメモリセルアレイと、書き込み回路とを有し、記憶素子は二つの不純物領域を有する半導体領域上に、第一の導電層と、絶縁膜に囲まれた第二の導電層とを有し、書き込み回路は、記憶素子に複数回印加する電圧を発生させる電圧発生回路と、電圧の出力を制御するタイミング制御回路とを有することを特徴とする。本発明の記憶装置は、メモリセルをマトリックス状に配置したメモリセルアレイと、書き込み回路とを有し、メモリセルはトランジスタと記憶素子とを有し、記憶素子は二つの不純物領域を有する半導体領域上に、第一の導電層と、絶縁膜に囲まれた第二の導電層とを有し、書き込み回路は、記憶素子に複数回印加する電圧を発生させる電圧発生回路と、電圧の出力を制御するタイミング制御回路とを有することを特徴とする。また、本発明の記憶装置が有する電圧発生回路は、電圧発生回路は第一の電圧と、第一の電圧よりも大きい第二の電圧とを発生する機能を有し、タイミング制御回路は第一の電圧を有する第一のパルスと、第二の電圧を有する第二のパルスとを連続的に生成する機能を有することを特徴とする。また、本発明の記憶装置が有するメモリセルアレイ及び書き込み回路は、ガラス基板又は可撓性基板上に設けられていることを特徴とする。また、本発明の記憶装置が有する書き込み回路は薄膜トランジスタを含むことを特徴とする。本発明の半導体装置の駆動方法は、不揮発性メモリと、アンテナ又はアンテナを接続するための配線とを有し、不揮発性メモリは、第一の導電層と、第二の導電層と、第一の導電層と第二の導電層とに挟まれて設けられた有機化合物層とで構成される記憶素子を有し、記憶素子に電圧を複数回印加することにより、記憶素子の電気特性を変化させることを特徴とする。本発明の半導体装置の駆動方法は、不揮発性メモリと、アンテナ又はアンテナを接続するための配線とを有し、不揮発性メモリは、二つの不純物領域を有する半導体膜と、ゲート電極と、ゲート絶縁膜とで構成される記憶素子を有し、記憶素子に電圧を複数回印加することにより、記憶素子の電気特性を変化させることを特徴とする。本発明の半導体装置の駆動方法において、記憶素子は半導体膜及びゲート絶縁膜の少なくとも一方の導電性の変化の有無を記憶することを特徴とする。本発明の半導体装置の駆動方法は、不揮発性メモリと、アンテナ又はアンテナを接続するための配線とを有し、不揮発性メモリは、二つの不純物領域を有する半導体領域上に、第一の導電層と、絶縁膜により囲まれた第二の導電層とで構成される記憶素子を有し、記憶素子に電圧を複数回印加することにより、記憶素子の電気特性を変化させることを特徴とする。本発明の半導体装置の駆動方法において、電圧を複数回印加するとは、第一の電圧を印加した後、階段状に増加した第2の電圧を印加することを特徴とする。本発明の半導体装置は、制御回路と、不揮発性メモリと、アンテナ又はアンテナを接続するための配線とを有し、制御回路は不揮発性メモリを制御する機能を有し、不揮発性メモリは、マトリックス状に配置された記憶素子と、書き込み回路とを有し、記憶素子は第一の導電層と、第二の導電層と、第一の導電層と第二の導電層とに挟まれて設けられた有機化合物層とを有し、書き込み回路は、記憶素子に複数回印加する電圧を発生させる電圧発生回路と、電圧の出力を制御するタイミング制御回路とを有することを特徴とする。本発明の半導体装置は、制御回路と、不揮発性メモリと、アンテナ又はアンテナを接続するための配線とを有し、制御回路は不揮発性メモリを制御する機能を有し、不揮発性メモリは、メモリセルがマトリックス状に配置されたメモリセルアレイと、書き込み回路とを有し、メモリセルはトランジスタ及び記憶素子を有し、記憶素子は第一の導電層と、第二の導電層と、第一の導電層と第二の導電層とに挟まれて設けられた有機化合物層とを有し、書き込み回路は、記憶素子に複数回印加する電圧を発生させる電圧発生回路と、電圧の出力を制御するタイミング制御回路とを有することを特徴とする。また、本発明の半導体装置が有する記憶素子は、有機化合物層の導電性の変化の有無を記憶することを特徴とする。また、例えば、本発明の半導体装置が有する記憶素子は、有機化合物層の導電性が低い状態から高い状態への不可逆的な変化の有無を記憶することを特徴とする。本発明の半導体装置は、制御回路と、不揮発性メモリと、アンテナ又はアンテナを接続するための配線とを有し、制御回路は不揮発性メモリを制御する機能を有し、記憶素子は、マトリックス状に配置された記憶素子と、書き込み回路とを有し、不揮発性メモリは、二つの不純物領域を有する半導体膜と、ゲート電極と、ゲート絶縁膜とを有し、記書き込み回路は、記憶素子に複数回印加する電圧を発生させる電圧発生回路と、電圧の出力を制御するタイミング制御回路とを有することを特徴とする。本発明の半導体装置は、制御回路と、不揮発性メモリと、アンテナ又はアンテナを接続するための配線とを有し、制御回路は不揮発性メモリを制御する機能を有し、不揮発性メモリは、メモリセルがマトリックス状に配置されたメモリセルアレイと、書き込み回路とを有し、メモリセルはトランジスタ及び記憶素子を有し、記憶素子は、二つの不純物領域を有する半導体膜と、ゲート電極と、ゲート絶縁膜とを有し、書き込み回路は、記憶素子に複数回印加する電圧を発生させる電圧発生回路と、電圧の出力を制御するタイミング制御回路とを有することを特徴とする。本発明の半導体装置は、記憶素子は半導体膜及びゲート絶縁膜の少なくとも一方の導電性の変化の有無を記憶することを特徴とする。本発明の半導体装置は、制御回路と、不揮発性メモリと、アンテナ又はアンテナを接続するための配線とを有し、制御回路は不揮発性メモリを制御する機能を有し、不揮発性メモリは、マトリックス状に配置された記憶素子と、書き込み回路とを有し、記憶素子は、二つの不純物領域を有する半導体領域上に、第一の導電層と、絶縁膜により囲まれた第二の導電層とを有し、書き込み回路は、記憶素子に複数回印加する電圧を発生させる電圧発生回路と、電圧の出力を制御するタイミング制御回路とを有することを特徴とする。本発明の半導体装置は、制御回路と、不揮発性メモリと、アンテナ又はアンテナを接続するための配線とを有し、制御回路は不揮発性メモリを制御する機能を有し、不揮発性メモリは、メモリセルがマトリックス状に配置されたメモリセルアレイと、書き込み回路とを有し、メモリセルはトランジスタ及び記憶素子を有し、記憶素子は、二つの不純物領域を有する半導体領域上に、第一の導電層と、絶縁膜により囲まれた第二の導電層とを有し、書き込み回路は、記憶素子に複数回印加する電圧を発生させる電圧発生回路と、電圧の出力を制御するタイミング制御回路とを有することを特徴とする。また、本発明の半導体装置が有する電圧発生回路は第一の電圧と、第一の電圧よりも大きい第二の電圧とを発生する機能を有し、タイミング制御回路は第一の電圧を有する第一のパルスと、第二の電圧を有する第二のパルスとを連続的に生成する機能を有することを特徴とする。また、本発明の半導体装置が有するメモリセルアレイ及び書き込み回路は、ガラス基板又は可撓性基板上に設けられていることを特徴とする。また、本発明の半導体装置が有する書き込み回路は薄膜トランジスタを含むことを特徴とする。本発明の記憶装置の一形態として導電体と有機化合物とから成る構造の記憶素子、または、別の形態としてトランジスタと同じ構成の記憶素子を有するため、ガラス等の安価な基板上に低温プロセスを用いて容易に作製することができる。さらに本発明の記憶装置は、記憶素子に電圧を複数回を印加することで低消費電力の書き込みを行うことができる。その結果、回路面積を縮小することが可能である。また、電圧を複数回を印加する書き込みは、複数の記憶素子の導電性の変化量を均一にできる。そのためばらつきを低減し、信頼性の高い記憶装置を提供することができる。さらに非接触で通信を行う半導体装置に上記記憶装置を内蔵し、電圧を複数回に印加する書き込み方法を用いることで信頼性が高く、小型で軽量、安価な半導体装置を提供することができる。また半導体装置を低消費電力で動作させることでリーダライタと半導体装置との無線通信距離を拡大することができる。また、一回の書き込み動作で、確実な書き込みを行うことができる。本発明の実施の形態を、図面を用いて説明する。しかしながら本発明は以下の説明に限定されず、本発明の趣旨から逸脱することなくその形態を様々に変更し得ることは当業者であれば容易に理解される。したがって本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。また、以下に説明する本発明の構成において同じものを指す符号は異なる図面間で共通する場合がある。実施の形態1本実施の形態では、有機物を含む記憶素子を有する記憶装置について説明する。図1に本発明の記憶装置が有する記憶素子の構造を示す。記憶素子は第一の導電層101と、第二の導電層103と、前記第一の導電層101と前記第二の導電層103とに挟まれた有機化合物層102とから構成される。第一の導電層101と第二の導電層103の材料には導電性の高い元素や化合物等用いる。有機化合物層102の材料には電気的作用により導電性が変化する有機化合物を用いる。本実施の形態では初期状態でダイオード特性を示し、高い電圧を印加した後に高い導電性を示す有機化合物を用いる。上記構成を有する記憶素子は電圧印加前後で導電性が変化するので、初期状態と導電性変化後とに対応した2値を記憶させることができる。図2に電圧印加前後における記憶素子の電流電圧特性以降I-V特性と記載するを示す。記憶素子は第一の導電層が珪素を含有したインジウム錫酸化物以降ITSOと記載する、有機化合物層が厚さ50nmのビス[N-1-ナフチル-N-フェニル]ベンジジン以降NPBと記載する、第二の導電層がアルミニウムAlで構成され、サイズが100μm×100μmである。ここで記憶素子のサイズとは、第一の導電層がメモリとして機能する層有機化合物層などと接している面の大きさである。図2は、初期状態の記憶素子に0Vから20Vまでの電圧を徐々に印加した時のI-V特性Aと、電圧を印加した後の記憶素子I-V特性Bとを示す。初期状態の記憶素子のI-V特性Aは19V付近で電流値が突然増加し、記憶素子の導電性が変化したことが分かる。電圧印加後の記憶素子のI-V特性Bは、初期状態に比べて電流値が大幅に増大している。また、初期状態の当該記憶素子に20V、10msecのパルス電圧を印加しても導電性の変化が確認された。様々な構成を有する記憶素子に対して同様の実験を行ったところ、記憶素子の導電性が変化する電圧は、記憶素子のサイズ、電圧の印加方法、有機化合物層の厚さ、大きさ、材料等に依存することが分かった。例えば上記構成の記憶素子においてサイズを20μm×20μmとすると、20V以下の電圧で導電性は変化しなかった。また、上記構成の記憶素子において有機化合物層の厚さを10nmとして、0Vから徐々に又は連続的に電圧を印加していくと10Vで導電性が変化した。さらに記憶素子にパルス電圧を印加する場合は、上記場合より0~数V高い電圧を0.1msec~100msec印加することで導電性が変化することが確認された。上記結果から、記憶素子のサイズを小さくすると導電性の変化に必要な電圧は高くなる、パルス電圧印加の場合は電圧を徐々に印加する場合よりも導電性の変化に必要な電圧は高くなる、有機化合物層の膜厚を薄くすると導電性の変化に必要な電圧は低くなる、ということが分かった。ここで図3に電圧印加前の記憶素子の断面像を、図4に電圧印加後の記憶素子の断面像を示す。断面像は透過電子顕微鏡TEMにより撮影した。記憶素子は第一の導電層101が厚さ110nmのITO、有機化合物層102が厚さ35nmのN,N’-ジフェニルN,N’-ビス3-メチルフェニル-1,1’-ビフェニル-4,4’-ジアミン以降TPDと記載する、第二の導電層103が厚さ270nmのアルミニウムで構成されている。図3に示す電圧印加前の有機化合物層102は均一な厚さであるが、図4に示す電圧印加後の有機化合物層102は厚さが不均一である。このように、電圧印加により導電性が変化した記憶素子の有機化合物層では膜厚が15nm以下の領域が生じることが確認された。以上の測定結果から、記憶素子の導電性が変化するメカニズムについて次のように考えられる。まず、記憶素子に電圧を印加すると有機化合物層に電流が流れて熱が発生する。そして、有機化合物の温度がガラス転移点まで上昇すると有機化合物がゴム状に変化して流動し、膜厚が不均一になる。そのなかで特に膜厚の薄くなった部分において、第1の導電層と第2の導電層がショートし、記憶素子の導電性が高くなると考えられる。また、有機化合物層で発生した熱は周囲の絶縁層や導電層から散逸する。このとき有機化合物層の中心は放熱が起こりにくいために温度が最も高くなる。したがって、サイズが大きい記憶素子は温度が高くなりやすく、サイズの小さい記憶素子より低い電圧で導電性が変化すると考えられる。上記のようなメカニズムを考慮して、効率良く記憶素子の導電性を変化させる方法を示すことができる。その方法のひとつは記憶素子に2段階の電圧値、つまり第一の電圧と第二の電圧とを印加することを特徴とする。更に好ましくは、第一の電圧と第二の電圧を連続的に印加する。ここで第一の電圧は有機化合物の導電性が変化しない大きさであり、第二の電圧は第一の電圧よりも大きく、有機化合物の温度がガラス転移点に達する大きさとするとよい。さらには、記憶素子に3段階以上の電圧値を印加してもよい。まず、有機化合物の導電性を変化させない第一の電圧を印加し、その後有機化合物がガラス転移点に達する電圧を印加し、その後有機化合物からの放熱量と同等のエネルギーを与える電圧を印加する。この場合も好ましくは、電圧を連続して印加する。上記のように電圧値が2段階、3段階等となるように複数段階の電圧値を印加することによって、記憶素子に発生する熱が散逸しにくい状態を作ることができるため、サイズの小さい記憶素子でも低い電圧、短い電圧印加時間で導電性を変化させることが可能となる。また上記のような電圧の印加によって書き込み時の消費電流を小さくし、消費電流が最大となる時間を短かくすることができるので、書き込み回路が有する電圧発生回路の小型化、記憶装置の小型化を実現することができる。また、記憶素子に高いパルス電圧を印加すると導電性の変化量にばらつきが生じ、記憶装置の信頼性を低下させる。しかしながら、本発明のように複数段階の電圧値を印加する、好ましくは連続的印加することで記憶素子の導電性の変化量が一定となり、記憶装置の信頼性を向上させることができる。さらに本発明は、記憶素子の材料に有機化合物を用いるので、ガラス基板や可撓性基板上に低温プロセスで作製することができ、安価な記憶装置を提供することができる。このようなガラス基板や可撓性基板は大型なものを使用できるため、記憶装置の低コスト化を図ることができる。実施の形態2本実施の形態では本発明の記憶装置の構成とデータの書き込み方法について説明する。図5に本発明の記憶装置の構成を示す。本発明の記憶装置508はカラムデコーダ501、ローデコーダ502、読み出し回路504、書き込み回路505、セレクタ503、メモリセルアレイ506を有する。メモリセルアレイ506はビット線Bm1≦m≦x、ワード線Wn1≦n≦y、前記ビット線とワード線との交点にx×y個のメモリセル507を有する。カラムデコーダ501はメモリセルアレイの行を指定するアドレス信号を受けて、指定行のセレクタ503に信号を与える。セレクタ503はカラムデコーダ501の信号を受けて指定行のビット線を選択する。ローデコーダ502はメモリセルアレイの列を指定するアドレス信号を受けて、指定列のワード線を選択する。上記動作によりアドレス信号に対応する一つのメモリセル507が選択される。読み出し回路504は選択されたメモリセルが有するデータを読み出し、増幅して出力する。書き込み回路505は書き込みに必要な電圧を生成し、選択されたメモリセルの記憶素子に電圧を印加することでデータの書き込みを行う。図6Aに示すように、メモリセルはトランジスタ601と記憶素子602とを有する。トランジスタ601はゲート電極にワード線が接続され、一方の高濃度不純物領域にビット線が接続され、もう一方の高濃度不純物領域に記憶素子602の第一の導電層が接続されている。記憶素子602の第二の導電層はメモリセルアレイ内の全記憶素子の第二の導電層と導通しており、記憶装置の動作時、つまり書き込み時、読み出し時に一定の電圧が印加される。このような構成を有する第二の導電層を、本明細書では共通電極603と記載する場合がある。図7に本発明の記憶装置が有する書き込み回路505の構成を示す。書き込み回路505は電圧発生回路701、タイミング制御回路702、スイッチSW0、SW1、SW2、出力端子Pwを有する。電圧発生回路701は昇圧回路等で構成され、書き込みに必要な電圧V1、V2を生成し、それぞれ出力Pa、Pbから出力する。タイミング制御回路702は、書き込み制御信号以降WEと記載する、データ信号以降DATAと記載する、クロック信号以降CLKと記載する等からスイッチSW0、SW1、SW2を制御する信号S0、S1、S2を生成し、それぞれ出力P0、P1、P2から出力する。電圧発生回路の出力と、記憶装置内で基準となる電圧源との接続を切り換える。ここで基準となる電圧源とは、記憶装置内での基準であり、設置、又は固定電位等と記載することができるが、本明細書中では、主に設置と記載する。また、SW1により、Paと電圧発生回路の出力が接続され、SW2により、Pbと電圧発生回路の出力が接続されることによって、電圧発生回路の出力のVwriteが切り替えられる。ここで、SW0~SW2は同時に接続されない。次に書き込みについて説明する。書き込みは、記憶素子の導電性を変化させる書き込みと、導電性を変化させない書き込みとがあり、本明細書においては記憶素子の導電性を変化させる場合を1の書き込み、導電性を変化させない場合を0の書き込みとする。図8に1の書き込みを説明するタイミングチャートを示す。タイミングチャートは、外部からの入力信号WE、DATA、タイミング制御回路702の出力信号S0、S1、S2、書き込み回路の出力電圧Vwrite、選択されたメモリセルに印加される電圧Vbit、Vword、Vcomのタイミングを示す。ここで入力信号WEは低い電圧以降Loと記載するで書き込み不許可を示し、高い電圧以降Hiと記載するで書き込み許可を示す。入力信号DATAはHiで1を示し、Loで0を示す。出力信号S0、S1、S2はLoでスイッチのオフ、Hiでスイッチのオンを制御する。また印加電圧Vbitはビット線に印加される電圧、Vwordはワード線に印加される電圧、Vcomは共通電極に印加される電圧を示す。書き込みは以下のように行われる。まず入力信号WEがHiになると、行を指定するアドレス信号を受けたカラムデコーダ501は指定行のセレクタに信号を与え、セレクタ503は指定行のビット線を書き込み回路の出力Pwに接続する。指定されていないビット線は非接続以降フローティングと記載する状態となる。同様に列を指定するアドレス信号を受けたローデコーダ502は指定列のワード線に電圧V2を印加し、指定されていないワード線に0Vを印加する。上記動作によりアドレス信号に対応する一つのメモリセル507が選択される。ここで共通電極には0Vを印加する。同時に入力信号DATA=Hiを受け、電圧発生回路701は電圧V1、V2を生成し、出力Pa、Pbから出力する。タイミング制御回路702は入力信号WE、DATA、CLK等からスイッチを制御する信号S0、S1、S2を生成し、出力P0、P1、P2から出力する。当該信号によりスイッチSW0、SW1、SW2が切り替わり、書き込み回路は出力Pwから電圧V1、V2を連続的に出力する。選択されたメモリセルは、上記動作によりワード線に電圧V2が印加され、ビット線に2段階の電圧値であるV1、V2が連続的に印加され、共通電極に0Vが印加される。このとき、V1<V2を満たすようにする。したがってトランジスタの二つの高濃度不純物領域が導通してビット線の電圧が記憶素子の第一の導電層に印加され、記憶素子の導電性が変化することで1を記憶する。入力信号WEがLoになると、全てのワード線は0Vとなり、全てのビット線と共通電極はフローティング状態となる。同時にタイミング制御回路は信号S0、S1、S2はそれぞれLoを生成して出力P0、P1、P2から出力し、書き込み回路の出力Pwはフローティング状態となる。上記動作により、書き込みは行われなくなる。図8においてフローティング状態をFと記載する。例えば実施の形態1で示した、第一の導電層がITO、有機化合物層が厚さ50nmのNPB、第二の導電層がアルミニウムで構成され、サイズが100μm×100μmの記憶素子の場合、電圧V1が印加されている時間をt1、電圧V2が印加されている時間をt2とすると、V1=10V、V2=19V、t1=t2=5msecで書き込みを行うことができる。次に、図9に0の書き込みを説明するタイミングチャートを示す。タイミングチャートは図8と同様、入力信号WE、DATA、出力信号S0、S1、S2、出力電圧Vwrite、印加電圧Vbit、Vword、Vcomのタイミングを示す。0の書き込みは記憶素子の導電性を変化させない書き込みであり、これは記憶素子に電圧を印加しないことで実現される。本実施の形態ではビット線と共通電極を0Vにする方法を説明する。まず1の書き込みと同様に入力信号WEがHiになると、行を指定するアドレス信号を受けたカラムデコーダ501は指定行のセレクタに信号を与え、セレクタ503は指定行のビット線を書き込み回路の出力Pwに接続する。指定されていないビット線はフローティング状態となる。同様に列を指定するアドレス信号を受けたローデコーダ502は指定列のワード線に電圧V2を印加し、指定されていないワード線に0Vを印加する。上記動作によりアドレス信号に対応する一つのメモリセル507が選択される。ここで共通電極には0Vを印加する。同時に入力信号DATA=Loを受け、タイミング制御回路702は制御信号S0=Hi、S1=Lo、S2=Loを生成し、出力P0、P1、P2から出力する。当該制御信号によりスイッチSW0はオン、SW1、SW2はオフとなり、書き込み回路は出力Pwから0Vを出力する。選択されたメモリセルは、上記動作によりワード線にV2が印加され、ビット線と共通電極に0Vが印加される。したがって記憶素子は電圧が印加されず、導電性は変化しないので0を記憶する。入力信号WEがLoになると、全てのワード線は0V、全てのビット線と共通電極はフローティング状態となる。同時にタイミング制御回路は信号S0、S1、S2はそれぞれLoを生成して出力P0、P1、P2から出力し、書き込み回路の出力はフローティング状態となる。本発明の構成、手段によってサイズの小さい記憶素子でも低い電圧、短い電圧印加時間で導電性を変化させることが可能となる。また、書き込み回路を構成する昇圧回路は、生成する電圧が小さくなる程、回路面積、消費電力共に小さくなる。また、したがって、本発明によって書き込み時の消費電流を小さくし、消費電流が最大となる時間を短くすることができるので、書き込み回路が有する電圧発生回路の小型化、記憶装置の小型化を実現することができる。また、記憶素子に高いパルス電圧を印加すると導電性の変化量にばらつきが生じ、記憶装置の信頼性を低下させる。しかしながら、本発明のように複数段階の電圧を連続的に印加することで記憶素子の導電性の変化量が一定となり、記憶装置の信頼性を向上させることができる。なお、本実施の形態は上記実施の形態1と自由に組み合わせて行うことができる。実施の形態3本実施の形態では、少なくとも制御回路、不揮発性メモリ、アンテナを有し、無線で情報の送受信を行う半導体装置について説明する。図10に本発明の半導体装置の構成を示す。半導体装置1001はアンテナと共振容量からなる共振回路1002、電源回路1003、クロック発生回路1004、復調回路1005、制御回路1006、不揮発性メモリ1007、符号化回路1008、変調回路1009を有する。半導体装置は上記構成に制限されず、中央処理演算装置CPU、輻輳制御回路等を有することもある。また半導体装置1001はアンテナを接続する配線のみを有してもよい。この場合は半導体装置を使用する時に、別途作製されたアンテナを当該配線に接続する。本発明の半導体装置1001はリーダライタ1010より発せられる電磁波から電力供給を受け、リーダライタ1010と無線で情報の送受信を行う。リーダライタ1010は通信回線1011を介してコンピュータ1012と接続され、当該コンピュータ1012の制御のもとに半導体装置1001への電力供給、半導体装置1001との情報の送受信を行う。共振回路1002はリーダライタ1010より発せられる電磁波を受信し、誘導電圧を発生させる。この誘導電圧は半導体装置1001の電力になるほか、リーダライタ1010から送信される情報を含んでいる。電源回路1003は共振回路1002に発生した誘導電圧をダイオードで整流し、容量を用いて安定化し、各回路へ供給する。クロック発生回路1004は共振回路1002に発生した誘導電圧を基に、必要な周波数のクロック信号を生成する。復調回路1005は共振回路に発生した誘導電圧からデータを復調する。制御回路1006は不揮発性メモリ1007を制御する。ここではメモリ制御信号の生成のほか、リーダライタ1010からのデータを読み込む情報判定回路等を含む。不揮発性メモリ1007は半導体装置1001固有のデータを保持する。ここで不揮発性メモリは実施の形態2の記憶装置とする。符号化回路1008は不揮発性メモリ1007が有するデータを符号化信号に変換する。変調回路1009は符号化信号を基に搬送波を変調する。本実施の形態は半導体装置がリーダライタから電力供給を受ける例を示したが、本発明はこの形態に限定されない。すなわち半導体装置は内部に電池等を有して電力供給を行い、リーダライタと無線で情報の送受信を行うことも可能である。次に、本発明の半導体装置が有する不揮発性メモリについて説明する。不揮発性メモリは実施の形態2の記憶装置を適用し、図5に示す構成を有する。図6に不揮発性メモリが有するメモリセルの構成を示す。図6Aが示すメモリセルは実施の形態2の記憶装置が有するメモリセルである。図6Bが示すメモリセルは記憶素子602と整流素子604とを有する。当該メモリセルは、ビット線を構成する導電層とワード線を構成する導電層との間に、有機化合物層と整流作用を有する層とを積層することで作製できる。また当該メモリセルは、電圧印加前後で異なるダイオード特性を示す有機化合物を使用し、導電層間に当該有機化合物の層を有する記憶素子で構成することも可能である。本発明の半導体装置を構成する不揮発性メモリは、図6A、Bどちらの構成を取ってもよい。記憶素子602は初期状態でダイオード特性を示し、電圧を印加すると不可逆的に導電性が高い状態へ変化する。本発明の記憶素子は複数段階の電圧を連続的に印加することで1の書き込みが行われることを特徴とする。不揮発性メモリは実施の形態2の記憶装置が有する書き込み回路を適用する図7。したがって、図6Aのメモリセルに1と0を書き込む動作も実施の形態2の記憶装置が行う書き込み動作が適用される図8、図9。記憶素子に複数段階の電圧を連続的に印加させることで、サイズの小さい記憶素子でも低い電圧、短い電圧印加時間で導電性を変化させることが可能となる。また、本発明の手段により書き込み時の消費電流を小さくし、消費電流が最大となる時間を短かくすることができるので、書き込み回路が有する電圧発生回路の小型化、半導体装置の小型化を実現することができる。また、記憶素子に高いパルス電圧を印加すると導電性の変化量にばらつきが生じ、半導体装置の信頼性を低下させる。しかしながら、本発明のように複数段階の電圧を連続的に印加することで記憶素子の導電性の変化量が一定となり、半導体装置の信頼性を向上させることができる。さらに本発明は、記憶素子の材料に有機化合物を用いるので、大判のガラス基板や可撓性基板上に低温プロセスで作製することができ、安価な半導体装置を提供することができる。なお、本実施の形態は上記実施の形態1または2と自由に組み合わせて行うことができる。本実施例では、実施の形態2とは異なるメモリセルの構成について説明する。図6Bにメモリセルの構成を示す。メモリセルは記憶素子602と整流素子604とを有する。当該メモリセルは、ビット線を構成する導電層とワード線を構成する導電層との間に、有機化合物層と整流作用を有する層とを積層することで作製できる。また当該メモリセルは、電圧印加前後で異なるダイオード特性を示す有機化合物を使用し、導電層間に当該有機化合物の層を有する記憶素子で構成することも可能である。図6Bのメモリセルに1を書き込む動作について説明する。ここで記憶装置の構成は図5を適用し、書き込み回路の構成は図7を適用する。本発明は記憶素子に複数段階の電圧を連続的に印加し、導電性を変化させることを特徴とする。本実施例では、メモリセル内のm行n列1≦m≦x、1≦n≦yで指定されるメモリセルに書き込みを行う。図11に1の書き込みを説明するタイミングチャートを示す。タイミングチャートは、入力信号WE、DATA、出力信号S0、S1、S2、出力電圧Vwrite、m行n列のメモリセルに印加される電圧Vbit、Vwordのタイミングを示す。本実施例のメモリセルは第一の導電層がワード線で構成され、第二の導電層はビット線で構成されている。したがってビット線Bmに接続されるm行a列1≦a≦y、a≠nのメモリセルに誤った書き込みが起こらないように配慮する必要がある。タイミングチャートは選択されていないm行a列のメモリセルの印加電圧Vbit、Vwordも示す。書き込みは以下のように行われる。まず入力信号WE、DATAがHiになると、電圧発生回路701は電圧V1、V2を生成し、出力Pa、Pbから出力する。タイミング制御回路702は、入力信号WE、DATA、CLK等からスイッチを制御する信号S0、S1、S2を生成し、出力P0、P1、P2から出力する。当該信号によりスイッチSW0、SW1、SW2が切り替わり、書き込み回路は出力Pwから電圧V1、V2を連続的に出力する。同時に行を指定するアドレス信号を受けたカラムデコーダ501はm行のセレクタに信号を与え、セレクタ503はm行のビット線Bmを書き込み回路の出力Pwに接続する。指定されていないビット線はフローティング状態となる。同様に列を指定するアドレス信号を受けたローデコーダ502はn列のワード線Wnを0Vにし、指定されていないワード線Waに電圧V3を印加する。電圧V3は、記憶素子に電圧V1と電圧V3との差V4と電圧V2と電圧V3との差V5を印加しても記憶素子の導電性が変化しない範囲から決定する。上記動作によりワード線Wnに0Vが印加され、ビット線Bmに電圧V1、V2が連続的に印加される。したがって記憶素子の導電性が変化し、m行n列のメモリセルは1を記憶する。同時にワード線WaにはV3が印加され、ビット線BmにはV1、V2とが連続的に印加される。したがって記憶素子には電圧V4と電圧V5とが連続的に印加され、メモリセルに書き込みが行われないように制御される。入力信号WEがLoになると、全てのワード線は0Vとなり、全てのビット線はフローティング状態となる。同時にタイミング制御回路は信号S0、S1、S2はそれぞれLoを生成して出力P0、P1、P2から出力し、書き込み回路の出力Pwはフローティング状態となる。上記動作により、書き込みは行われなくなる。記憶素子に複数段階の電圧を連続的に印加させることで、サイズの小さい記憶素子でも低い電圧、短い電圧印加時間で導電性を変化させることが可能となる。また、本発明の手段により書き込み時の消費電流を小さくし、消費電流が最大となる時間を短かくすることができるので、書き込み回路が有する電圧発生回路の小型化、記憶装置の小型化を実現することができる。また、記憶素子に高いパルス電圧を印加すると導電性の変化量にばらつきが生じ、記憶装置の信頼性を低下させる。しかしながら、本発明のように複数段階の電圧を連続的に印加することで記憶素子の導電性の変化量が一定となり、記憶装置の信頼性を向上させることができる。なお、本実施例は上記実施の形態1乃至3と自由に組み合わせて行うことができる。本実施例では実施の形態2と異なる記憶装置の書き込み方法を説明する。本発明の書き込みは記憶素子に複数段階の電圧を連続的に印加し、記憶素子の導電性を変化させることを特徴とする。したがってnを2以上の整数とすると、本発明の記憶装置が有する書き込み回路はn段階の電圧V1からVnを発生する電圧発生回路と、前記n段階の電圧を連続的に出力するように制御するタイミング制御回路とを有する。そして記憶素子に電圧V1からVnを印加時間t1からtnで連続的に印加し、導電性を変化させることを特徴とする。本発明を実施する場合、記憶素子のサイズや有機化合物層の膜厚、材料等を考慮して整数n、電圧Vn、印加時間tnを決定する。整数nは2から5程度が望ましい。次に書き込みの印加電圧について説明する。実施の形態2では、記憶素子の第一の導電層に正の電圧V1、V2を連続的に印加し、第二の導電層に0Vを印加する方法を説明した。しかしながら本発明は上記形態に限定されず、負の電圧を用いて書き込みを行うことも可能である。具体的には第一の導電層に正の電圧V1、V2を連続的に印加し、第二の導電層に負の電圧Vmを印加する方法がある。ここで電圧V1を0Vにすることも可能である。さらには第一の導電層に正の電圧V1を印加し、第二の導電層に負の電圧Vm、Vnを連続的に印加する方法がある。ここで電圧V1を0V、電圧Vm、Vnを負の電圧とすることが可能であり、または電圧V1を正の電圧、電圧Vmを0V、電圧Vnを負の電圧とすることも可能である。これはすなわち、正の電圧と負の電圧を利用して記憶素子の第一の導電層と第二の導電層との間に複数段階の電位差を与え、記憶素子に書き込みを行うことを示している。このように負電圧を用いて書き込みを行うと、回路面積を縮小できる利点がある。なぜなら書き込み回路は正の電圧を発生させる昇圧回路、負の電圧を発生させる降圧回路を有し、昇圧回路、降圧回路の面積は発生させる電圧の絶対値に比例して大きくなるからである。例えば第一の導電層に正の電圧V1、V2を印加して第二の導電層に0Vを印加する時の書き込み回路の面積をS1とし、第一の導電層に0Vと正の電圧V1を印加して第二の導電層に負の電圧Vmを印加する時の書き込み回路の面積をS2とする。負の電圧Vmを用いる書き込みは|V1||Vm|=|V2|であるから|Vm|<|V2|となり、面積S2は面積S1よりも小さくなる。さらに、昇圧回路、降圧回路は、アンテナから受け取った信号を元に発生させる電圧の絶対値が小さくなるほど消費電力が小さくなる。したがって、本発明を適用し、複数段階で記憶素子への書き込みを行うことで、消費電力を低減することが可能になる。さらに上記のように昇圧回路、降圧回路を組み合わせることによってアンテナから受け取った信号を元に発生させる電圧の絶対値を小さくすることで、消費電力をさらに低減することができる。次に書き込み電圧を印加する方法について説明する。実施の形態2では|V1|<|V2|で与えられる電圧V1、V2を印加する方法を説明した。しかしながら本発明はこれに限定されず、整数n≧2において電圧Vn-1、Vnの大きさを自由に設定することが可能である。実施の形態1で示したように、記憶素子の導電性が変化するメカニズムは次のように考えられる。まず時間t0に電圧を印加すると有機化合物層に熱が発生して温度が上昇する。次に時間tA後に有機化合物層の温度がガラス転移点に達して流動が始まる。そして時間tB後に導電性が変化する。ここで電圧を印加している間は常時放熱が起こっている。上記メカニズムからデータの書き込みは次のように実施することが望ましい。A時間t0からtAまでの間、有機化合物層からの放熱を起こりにくくするために電圧を段階的に印加し、有機化合物層の温度を段階的に上昇させる。B時間tAからtB間での間、ガラス転移点の温度を保つために放熱と同量のエネルギーに相当する電圧を印加する。例えば時間t0からtAの間にある一点の時間をtCとし、t0からtCまでの印加電圧をV1、tCからtAまでの印加電圧をV2、tAからtBまでの印加電圧をV3とすると、電圧の大きさを|V1|
|V3|とすることが可能である。また、この場合においても負電圧を用いて記憶素子に複数段階の電位差を与え、書き込みを行うことも可能である。このように記憶素子に複数段階の電圧を連続的に印加させることで、サイズの小さい記憶素子でも低い電圧、短い電圧印加時間で導電性を変化させることが可能となる。また、本発明の手段により書き込み時の消費電流を小さくし、消費電流が最大となる時間を短かくすることができるので、書き込み回路が有する電圧発生回路の小型化、記憶装置の小型化を実現することができる。また、記憶素子に高いパルス電圧を印加すると導電性の変化量にばらつきが生じ、記憶装置の信頼性を低下させる。しかしながら、本発明のように複数段階の電圧を連続的に印加することで記憶素子の導電性の変化量が一定となり、記憶装置の信頼性を向上させることができる。なお、本実施例は上記実施の形態1乃至3、実施例1と自由に組み合わせて行うことができる。本実施例ではデータを読み出しについて説明する。図12には、読み出しを説明するために必要な部分を抽出した記憶装置を示す。記憶装置はカラムデコーダ2001、ローデコーダ2002、読み出し回路2003、セレクタ2005、メモリセルアレイ2006を有する。メモリセルアレイ2006はビット線Bm1≦m≦x、ワード線Wn1≦n≦y、前記ビット線とワード線との交点にx×y個のメモリセル2011を有する。メモリセル2011はトランジスタ2012、記憶素子2013、共通電極2014を有する。読み出し回路2003は電圧発生回路2007、センスアンプ2008、抵抗素子2009、データ出力回路2010、入出力端子Prを有し、抵抗素子2009と入出力端子Prとの間からセンスアンプ2008に入力する点をαとする。電圧発生回路2007は読み出し動作に必要な電圧Vread、Vrefを生成し、それぞれP1、P2から出力する。データの読み出しは低い電圧を使用するため、電圧Vreadは電源電圧VDDを使用することも可能である。電圧Vrefは電圧Vreadよりも低い電圧であり、電源電圧と接地電圧との抵抗分割により生成する。したがって読み出し回路2003が有する電圧発生回路2007は、書き込み回路が有する電圧発生回路とは異なる構成を有する。センスアンプ2008は点αの電圧と電圧Vrefとの大小を比較してその結果を出力する。データ出力回路2010は読み出し制御信号以降REと記載するにより制御され、センスアンプ2008の出力からメモリセルが有するデータを取得し、当該データを増幅して出力する。次に、m列n行目のメモリセル2011が有するデータを読み出す動作を説明する。まず、行を指定するアドレス信号を受けたカラムデコーダ2001はm行のセレクタ2005に信号を与え、セレクタ2005はm行のビット線Bmを読み出し回路の入出力端子Prに接続する。指定されていないビット線はフローティング状態となる。同様に列を指定するアドレス信号を受けたローデコーダ2002はn列のワード線Wnに電圧Vreadを印加し、指定されていないワード線に0Vを印加する。同時に電圧発生回路2007の出力P1、P2から電圧Vread、Vrefを出力し、共通電極2014に0Vを印加する。上記動作によって抵抗素子2009と記憶素子2013の直列抵抗に電圧Vreadを印加した状態となり、点αの電圧はこれら二つの素子によって抵抗分割された値を取る。ここで点αの取りうる電圧を説明するために、図13に1の書き込みを行った記憶素子のI-V特性2015、0の書き込みを行った記憶素子のI-V特性2016、抵抗素子2009のI-V特性2017を示す。ここで抵抗素子2009はトランジスタとする。また図13の横軸は点αの電圧を示す。1の書き込みを行った記憶素子のI-V特性2015は、記憶素子2013の電気抵抗が小さいため、点αの電圧が小さくても電流値が急激に増大する。0の書き込みを行った記憶素子のI-V特性2016は、記憶素子2013がダイオード特性を示すため、点αの電圧がある値以上になると電流値が増大し始める。抵抗素子のI-V特性2017は、点αの電圧が上昇すると電流値が減少し、点αの電圧がVreadで電流値が0となる。図13から点αの取りうる電圧は次のように説明できる。記憶素子2013に1が書き込まれているときは、1の書き込みを行った記憶素子のI-V特性2015と抵抗素子のI-V特性2017との交点Aの電圧VAが点αの電圧となる。また記憶素子2013に0が書き込まれているときは、0の書き込みを行った記憶素子のI-V特性2016と抵抗素子のI-V特性2017との交点Bの電圧VBが点αの電圧となる。次にセンスアンプ2008は点αの電圧とVrefとの大きさを比較する。ここで電圧Vrefは電圧VAよりも大きく電圧VBよりも小さい電圧とし、望ましくはVAVB/2とする。このように電圧を設定することで、センスアンプ2008により点αの電圧がVrefよりも小さいと判断された場合、点αの電圧は電圧VAであると考えられ、記憶素子2013には1が書き込まれていることが分かる。逆に点αの電圧がVrefよりも大きいと判断された場合、点αの電圧は電圧VBであると考えられ、記憶素子2013には0が書き込まれていることが分かる。点αの電圧がVrefよりも小さい場合、センスアンプは1を示す信号を出力し、点αの電圧がVrefよりも大きい場合、センスアンプは0を示す信号を出力する。データ出力回路2010は、外部から入力される制御信号REを基に、センスアンプ2008の出力信号からデータを取り込み、当該データを増幅して出力する。上記の動作により読み出しを行うことができる。本実施例は記憶素子の抵抗値を電圧の大きさに置き換えて読み取っているが、本発明はこれに限定されずに実施することができる。例えば記憶素子の抵抗値を電流の大きさに置き換えて読みとる方法や、ビット線をプリチャージする方法を採用することも可能である。なお、本実施例は、上記実施の形態1乃至3、実施例1乃至2と自由に組み合わせて行うことができる。本発明の記憶装置、半導体装置はおもに半導体素子、記憶素子から構成されている。本実施例では当該半導体素子、記憶素子の作製例を、断面図を用いて説明する。本明細書では当該半導体素子、記憶素子を総称して素子群と記載する。本実施例では上記素子群をガラス基板上に作製する。その後、半導体装置又は記憶装置に可撓性、軽量性等の付加価値を付けるため、ガラス基板上に作製した素子群を剥離して可撓性を有する基板又はフィルム等に張り合わせる例を説明するが、本発明はこれに限定されない。まず、ガラス基板4001上に剥離層4002を形成する図14A。基板はガラス以外にも石英、シリコン、金属等を用いることができる。剥離層4002は金属、珪素等の元素や化合物を基板全面もしくは部分的に形成する。なお、ガラス基板4001上に記憶装置、半導体装置を作製する場合は剥離層4002を形成しなくてもよい。次に、剥離層4002を覆うように絶縁層4003を形成する。絶縁層4003は珪素酸化物、珪素窒化物等で形成する。次に、絶縁層4003上に半導体層4004を形成し、レーザ結晶化、金属触媒を用いた熱結晶化等により結晶化させ、その後所望の形状に加工する。次に、半導体層を覆うようにゲート絶縁層4005を形成する。ゲート絶縁層4005は珪素酸化物、珪素窒化物等で形成する。次に、ゲート電極層4006を形成する。ゲート電極層4006は導電性を持つ元素や化合物で形成し、その後所望の形状に加工する。フォトリソグラフィ法により形状を加工する場合、レジストマスクをプラズマ等でエッチングすることでゲート電極幅を短くすることができ、トランジスタの性能を高めることができる。図14Aはゲート電極層を積層構造に形成した場合を示す。次に、半導体層4004に不純物元素を添加してN型不純物領域4007、P型不純物領域4008を形成する。不純物領域はフォトリソグラフィ法によりレジストマスクを形成し、燐、砒素、ボロン等の不純物元素を添加する。次に、窒素化合物等により絶縁層を形成し、当該絶縁層を垂直方向の異方性エッチングすることでゲート電極の側面に接する絶縁層4009以降サイドウォールと記載するを形成する図14B。次に、N型不純物領域を有する半導体層に不純物を添加し、サイドウォール4009直下の第一のN型不純物領域4010と、第一の不純物領域よりも高い不純物濃度を有する第二のN型不純物領域4011とを形成する。上記の工程によりN型トランジスタ4012、P型トランジスタ4013が形成される。続いてN型トランジスタ4012、P型トランジスタ4013を覆うように絶縁層4014を形成する図14C。絶縁層4014は絶縁性を有する無機化合物、有機化合物等により形成する。図14Cは絶縁層4014を積層構造で形成したものを示す。次に、第二のN型不純物領域4011、P型不純物領域4008を露出させるコンタクトホールを形成し、当該コンタクトホールを充填するように導電層4015を形成し、当該導電層4015を所望の形状に加工する。導電層4015は導電性を有する金属元素や化合物等で形成する。次に、導電層4015を覆うように絶縁層4016を形成する。絶縁層4016は絶縁性を有する無機化合物、有機化合物等で形成する。次に記憶素子の構成を図15Aに示す。まず、導電層4015を露出させるコンタクトホールを形成し、当該コンタクトホールを充填するように導電層4017を形成し、当該導電層4017を所望の形状に加工する。導電層4017は導電性を有する金属元素や化合物等で形成する。導電層4017は記憶素子の第一の導電層となる。次に、導電層4017を覆うように絶縁層4018を形成する。絶縁層4018は隣り合う記憶素子同士を電気的に分離させるため、高い絶縁性を有する無機化合物、有機化合物等で形成する。次に、導電層4017を露出させるコンタクトホールを形成する。半導体装置を作製する場合はここでアンテナ、もしくはアンテナを接続するための配線を、導電層4017に接するように形成する。図15Aはアンテナ4019を示す。次に、導電層4017と接するように有機化合物層4020を形成し、その後導電層4021を形成する。有機化合物層4020は、電気的作用を加えることにより電気特性が変化する有機化合物を用いて形成する。導電層4021は導電性を有する金属元素や化合物等で形成する。導電層4021は記憶素子の第二の導電層となる。次に保護層4022を形成する。保護層4022は絶縁性を有する化合物、樹脂等により形成する。また、上記と異なる構成の記憶素子の構成を図15Bに示す。まず導電層4015を露出させるコンタクトホールを形成し、当該コンタクトホールを充填するように導電層4017を形成し、当該導電層4017を所望の形状に加工する。導電層4017は導電性を有する金属元素や化合物等で形成する。導電層4017は記憶素子の第一の導電層となる。半導体装置を作製する場合はここでアンテナ、もしくはアンテナを接続するための配線を、導電層4017と接するように形成する。図15Bはアンテナ4019を示す。次に導電層4017上に所望の形状の有機化合物層4023を形成する。有機化合物層4023は、電気的作用を加えることにより電気特性が変化する有機化合物を用いて形成する。次に有機化合物層4023の間を充填するように絶縁層4024を形成する。絶縁層4024は隣り合う記憶素子同士を電気的に分離させるため、高い絶縁性を有する無機化合物、有機化合物等で形成する。次に有機化合物層4023と絶縁層4024上に、所望の形状の導電層4025を形成する。導電層4025は導電性を有する金属元素や化合物等で形成する。導電層4025は記憶素子の第二の導電層となる。次に保護層4026を形成する。保護層4026は絶縁性を有する化合物、樹脂等により形成する。絶縁層、導電層、素子を形成する各々の層は単一材料の単層構造、もしくは複数の材料の積層構造で形成することができる。上記の工程により作製した半導体素子が有する半導体層は、非晶質半導体、微結晶半導体、マイクロクリスタル半導体、多結晶半導体、有機半導体等のいずれを用いてもよい。良好な特性の半導体素子を得るためには、200度から600度の温度好適には350度から500度で結晶化した結晶質半導体層低温ポリシリコン層や、600度以上の温度で結晶化した結晶質半導体層高温ポリシリコン層を用いることができる。さらに良好な特性の半導体素子を得るためには、金属元素を触媒として結晶化した半導体層や、レーザにより結晶化した半導体層を用いるとよい。また、プラズマCVD法によりSiH4/F2ガス、SiH4/H2ガス等を用いて形成した半導体層や、前記半導体層にレーザ照射を行ったものを用いるとよい。さらに回路内の半導体素子が有する半導体層は、キャリアの流れる方向チャネル長方向と平行に延びる結晶粒界を有する。このような半導体層は連続発振レーザCWLCや10MHz以上好ましくは60~100MHzで動作するパルスレーザで形成することができる。また、半導体層の厚さは20nm~200nm好ましくは50nm~150nmとするとよい。さらに、半導体層特にチャネル形成領域に1×1019atoms/cm3~1×1022atoms/cm3の濃度好ましくは1×1019atoms/cm3~5×1020atoms/cm3の濃度で水素又はハロゲン元素を添加すると、欠陥が少なくクラックが生じにくい活性層を得ることができる。上記のように作製したトランジスタは、S値サブスレッシュホールド値が0.35V/sec以下好ましくは0.09~0.25V/decを有する。また、移動度は10cm2/Vs以上の特性を有するとよい。さらに当該トランジスタは、電源電圧が3~5Vで動作するリングオシレータで1MHz以上好ましくは10MHz以上の特性を有することが望ましい。また、本実施例に示されたトランジスタは基板上に半導体層、ゲート絶縁層、ゲート電極層を順に積層を積層させた構造を取るが、この例には限定されず、ゲート電極層、絶縁膜、半導体層を順に積層させる構造を取ることも可能である。また本実施例のN型のトランジスタは第一のN型不純物領域と第二のN型不純物領域を有するが、この例には限定されず不純物領域における不純物濃度が一様であっても良い。また、素子群は複数の層に渡って設けられていてもよい。多層構造で作製する場合は、層間での寄生容量を低減するために層間絶縁膜の材料として低誘電率材料を用いるとよい。例えばエポキシ樹脂、アクリル樹脂等の樹脂材料、シロキサン系ポリマー等の重合によってできた化合物材料などが挙げられる。寄生容量を低減した多層構造を採用すれば、小面積化、動作の高速化、低消費電力化を実現することができる。また、アルカリ金属の汚染を防ぐための保護層を設けることで、信頼性を向上することができる。当該保護層は窒化アルミニウム、窒化珪素膜等の無機材料により形成し、回路内の素子を包むように、または回路全体を包むように設けるとよい。次に、上記のように構成した素子群をガラス基板4001から剥離し、可撓性を有する基板又はフィルム等へ張り付ける方法を説明する。素子群をガラス基板4001から剥離して可撓性を有する基板、フィルム等へ張り付ける場合、当該素子群の厚さは5μm以下好ましくは1μm~3μmであることが望ましい。また、本発明の半導体装置を構成する場合、素子群の面積は5mm角以下好ましくは0.3mm角~4mm角であることが望ましい。まず剥離層4002が露出するように開口部4027を形成し、当該開口部4027にエッチング剤を導入して剥離層4002を部分的に除去する図16A。次に、ガラス基板上面方向から第一の可撓性基板4029を接着し、剥離層4002を境に素子群4028をガラス基板4001から第一の可撓性基板4029側へ移し取る。次に、素子群4028がガラス基板4001と接していた側に第二の可撓性基板4030を接着することで、可撓性を有する記憶装置、半導体装置を作製することができる図16B。可撓性基板としてはプラスティックフィルム、紙等を用いることができる。外部からの影響を最小限にするため、第一の可撓性基板4029と第二の可撓性基板4030とが同一の厚さを有し、素子群4028が断面の中心に存在することが望ましい。上記工程において素子群4028にアンテナを接続する配線のみを作製した場合、第一の可撓性基板4029にアンテナを作製し、素子群4028と接着することで半導体装置を作製することが可能である。また、曲面を有する可撓性基板に素子群4028を張り付ける場合、半導体素子のキャリアの流れる方向チャネル長方向と曲線の方向とを同一にすると半導体素子への影響を少なくすることができる。また、本実施例においては開口部4027から剥離層4002をエッチングした後に素子群4028を第一の可撓性基板4029へ移し取る方法を挙げたが、本発明はこの例には限定されない。例えば剥離層4002を開口部4027からのエッチング工程のみで除去した後、素子群4028を可撓性基板へ移しかえる方法や、開口部4027を設けずに第一の可撓性基板4029を貼り付けて素子群4028をガラス基板から剥がし取る方法、さらにはガラス基板4001を裏面から研磨して素子群4028を得る方法などがあり、これらの方法を組み合わせて行うことも可能である。ガラス基板を裏面から研磨する以外の方法で素子群4028を可撓性基板へ移しかえる工程を用いれば、素子群4028を作製するためのガラス基板4001が再利用できる利点がある。このように本発明は、記憶素子の材料に有機化合物を用いて大判のガラス基板や可撓性基板上に低温プロセスで作製することができ、さらには基板の再利用も可能であるため安価な半導体装置を提供することができる。また低温プロセスで作製することができるため、半導体装置や記憶装置が有するメモリセルアレイ及び書き込み回路等の回路は、ガラス基板又は可撓性基板に一体形成することができる。その結果、半導体装置や記憶装置の小型化を達成することができる。なお、本実施例は上記実施の形態1乃至3、上記実施例1乃至3と自由に組み合わせて行うことができる。本実施例では記憶素子の作製方法を説明する。記憶素子は図1に示すように、第一の導電層101と第二の導電層103との間に有機化合物層102が挟まれて設けられている。本実施例ではこれら3つの層について層構造、材料、作製方法等を説明する。まず、基板上に第一の導電層を形成する。第一の導電層は導電性を有する材料によりプラズマCVD法、はスパッタリング法を用いて形成し、所望の形状に加工を行う。第一の導電層を形成する材料としては、実施の形態1で挙げたITOの他に、電気抵抗の低いチタンTi、チタンを主成分とする合金、チタン化合物材料、アルミニウムAl等がある。第一の導電層はこれらの材料のいずれか一つを用いて単層構造で形成するか、もしくは複数の材料を用いて積層構造で形成する。また実施例4で示したように半導体素子上に記憶素子を形成する場合は、下層の半導体素子に悪影響を与ないように配慮する必要がある。そのため、第一の導電層を形成するフォトグラフィ工程はウエットエッチング加工を行い、エッチング剤にはフッ化水素HF、またはアンモニア過水を用いると良い。次に、第一の導電層上に有機化合物層を形成する。有機化合物層の材料は電気的作用を加えることで電気特性が変化する有機化合物を用いる。例えば、電圧を加えることで、伝導性が変化するより具体的には、電気抵抗が変化する有機化合物の例としては実施の形態1で挙げたNPBやTPDの他に、4,4’-ビス[N-1-ナフチル-N-フェニル-アミノ]-ビフェニル略称:α-NPDや4,4’,4’’-トリスN,N-ジフェニル-アミノ-トリフェニルアミン略称:TDATA、4,4’,4’’-トリス[N-3-メチルフェニル-N-フェニル-アミノ]-トリフェニルアミン略称:MTDATAや4,4’-ビスN-4-N,N-ジ-m-トリルアミノフェニル-N-フェニルアミノビフェニル略称:DNTPDなどの芳香族アミン系即ち、ベンゼン環-窒素の結合を有するの化合物、ポリビニルカルバゾール略称:PVK、又はフタロシアニン略称:H2Pc、銅フタロシアニン略称:CuPc、バナジルフタロシアニン略称:VOPc等のフタロシアニン化合物等がある。上記の有機化合物は正孔輸送性が高い性質を有する。さらに、電気的作用を加えることで電気特性が変化する有機化合物の例として挙げられるのは、トリス8-キノリノラトアルミニウム略称:Alq3、トリス4-メチル-8-キノリノラトアルミニウム略称:Almq3、ビス10-ヒドロキシベンゾ[h]-キノリナトベリリウム略称:BeBq2、ビス2-メチル-8-キノリノラト-4-フェニルフェノラト-アルミニウム略称:BAlq等キノリン骨格又はベンゾキノリン骨格を有する金属錯体等からなる材料や、ビス[2-2-ヒドロキシフェニルベンゾオキサゾラト]亜鉛略称:ZnBOX2、ビス[2-2-ヒドロキシフェニルベンゾチアゾラト]亜鉛略称:ZnBTZ2などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。さらに、金属錯体以外にも、2-4-ビフェニリル-5-4-tert-ブチルフェニル-1,3,4-オキサジアゾール略称:PBD、1,3-ビス[5-p-tert-ブチルフェニル-1,3,4-オキサジアゾール-2-イル]ベンゼン略称:OXD-7、3-4-tert-ブチルフェニル-4-フェニル-5-4-ビフェニリル-1,2,4-トリアゾール略称:TAZ、3-4-tert-ブチルフェニル-4-4-エチルフェニル-5-4-ビフェニリル-1,2,4-トリアゾール略称:p-EtTAZ、バソフェナントロリン略称:BPhen、バソキュプロイン略称:BCP等がある。上記の有機化合物は電子輸送性が高い性質を有する。他にも有機化合物層の材料として使用できる有機化合物には、4-ジシアノメチレン-2-メチル-6-1,1,7,7-テトラメチルジュロリジル-9-エニル-4H-ピラン略称:DCJT、4-ジシアノメチレン-2-t-ブチル-6-1,1,7,7-テトラメチルジュロリジル-9-エニル-4H-ピラン、ペリフランテン、2,5-ジシアノ-1,4-ビス10-メトキシ-1,1,7,7-テトラメチルジュロリジル-9-エニルベンゼン、N,N’-ジメチルキナクリドン略称:DMQd、クマリン6、クマリン545T、トリス8-キノリノラトアルミニウム略称:Alq3、9,9’-ビアントリル、9,10-ジフェニルアントラセン略称:DPAや9,10-ビス2-ナフチルアントラセン略称:DNA、2,5,8,11-テトラ-t-ブチルペリレン略称:TBP等が挙げられる。また、上記材料を分散して層を形成する場合、母体となる材料として9,10-ジ2-ナフチル-2-tert-ブチルアントラセン略称:t-BuDNA等のアントラセン誘導体、4,4’-ビスN-カルバゾリルビフェニル略称:CBP等のカルバゾール誘導体、ビス[2-2-ヒドロキシフェニルピリジナト]亜鉛略称:Znpp2、ビス[2-2-ヒドロキシフェニルベンゾオキサゾラト]亜鉛略称:ZnBOXなどの金属錯体等を用いることができる。また、トリス8-キノリノラトアルミニウム略称:Alq3、9,10-ビス2-ナフチルアントラセン略称:DNA、ビス2-メチル-8-キノリノラト-4-フェニルフェノラト-アルミニウム略称:BAlq等がある。有機化合物層は上記材料のいずれか一つを用いて単層構造で形成するか、もしくは複数の材料を用いて積層構造で形成する。また、上記有機化合物材料に金属酸化物、金属窒化物等を混在させてもよい。当該金属酸化物として周期表第4族から第12族のいずれかの遷移金属酸化物を用いるとよく、例えば酸化バナジウム、酸化モリブデン、酸化レニウム、酸化タングステン、酸化ルテニウム、酸化チタン、酸化クロム、酸化ジルコニウム、酸化ハフニウム、酸化タンタル等がある。有機化合物材料に金属酸化物、金属窒化物を混在させることによって有機化合物層の結晶化を抑制することができ、抵抗の増加を伴わずに有機化合物層を厚く形成することが可能となる。有機化合物層を厚膜化することで基板上にゴミや汚れ等に起因する凹凸がある場合でも当該凹凸に起因する不良を防止することができる。また、本発明の記憶装置を可撓性基板上に設ける場合、記憶素子の層を厚く形成することで物理的応力による記憶素子の破壊を回避することができる。有機化合物層は液滴吐出法、スピンコート法、蒸着法等により形成する。有機化合物層は使用する有機物材料等の条件により、成膜時に所望の形状に有機化合物層を形成する方法と、有機化合物層を成膜した後所望の形状に加工する方法とがある。例えば使用する有機化合物層が熱や化学的作用に弱い場合、有機化合物層は成膜時に所望の形状に加工することが望ましい。当該方法の例としてはメタルマスクを使用して所望の形状に有機化合物層を形成する方法や、液滴吐出法により有機化合物層を所望の形状に描画する方法がある。メタルマスクとは所望の形状に穴をあけた金属板であり、有機化合物の蒸着時に材料と基板との間に当該金属板を置くことで当該形状の膜を作製することができる。また、液滴吐出法とはインクジェット法やディスペンサ法等液滴を吐出してパターンを形成する方式の総称であり、材料を無駄にしないという利点がある。また、有機化合物が熱や化学的作用に比較的強い場合、有機化合物層を成膜した後に形成することができる。例えば蒸着法、スピンコート法等で有機化合物層を成膜した後に、フォトリソグラフィ法により所望の形状に加工する方法がある。スピンコート法による成膜は非常に容易に行うことができるという利点がある。次に、第二の導電層を形成する。第二の導電層はスパッタリング法、蒸着法等を用いて、導電性を有する材料により形成する。第二の導電層を形成する材料としては実施の形態1で挙げたアルミニウムの他に、第一の導電層と同様に電気抵抗の低いチタンTi、チタンを主成分とする合金、チタン化合物材料等がある。第二の導電層はこれらの材料のいずれか一つを用いて単層構造で形成するか、もしくは複数の材料を用いて積層構造で形成する。また第二の導電層には、インジウム錫酸化物ITO、酸化珪素を含むインジウム錫酸化物、酸化亜鉛を含む酸化インジウム等の透光性材料を用いることができる。第二の導電層は先に形成した有機化合物層の特性に影響を与えないように形成する。つまり使用する有機化合物の材料により、成膜時に所望の形状を加工する方法と成膜後に所望の形状に加工する方法とがある。これらの方法は、有機化合物層の形成と同様、メタルマスクでの蒸着法、液滴吐出法、蒸着やスピンコートによる成膜後に形成する方法等がある。また実施例4でも示したように、隣接する記憶素子の間には絶縁層を設ける。記憶素子の集積密度を高くすることは記憶装置の小型化にとって重要であるが、同時に記憶素子間の距離が小さくなり隣接する記憶素子が電気的な相互作用を持ち、記憶装置の誤動作の原因となる。したがって記憶素子間の絶縁層には非常に絶縁性の高い材料を使用することが望ましく、例えば珪素の酸化物、珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料等で形成する。絶縁層はこれらの材料のいずれか一つを用いて単層構造で形成するか、もしくは複数の材料を用いて積層構造で形成する。当該絶縁層は液滴吐出法、スピンコート法等を用いて形成する。また、シロキサン等の材料を用いて、SOG法によって形成してもよい。また、絶縁層は0.75μm~3μmの厚さを有することが望ましい。上記工程により本発明の記憶装置が有する記憶素子を作製することができる。当該記憶素子は三層の薄膜から成る構造であり、容易に作製することが可能である。さらに当該記憶素子は有機化合物を材料とする低温のプロセスで作製でき、ガラス等の大きな基板に作製することが可能である。なお、本実例は、上記実施の形態1乃至3、実施例1乃至4と自由に組み合わせて行うことができる。上記実施の形態および実施例で説明したように、二つの電極間に複数段階の電圧を印加することによって記憶素子に情報を記憶させる方法は、有機メモリ以外にも用いる事ができる。本実施例では、薄膜トランジスタと同じ形状を有する記憶素子に対して上記書き込み方法を適用する例を説明する。まず、薄膜トランジスタTFTとも記載する。と同じ形状を記憶素子を有する半導体装置について説明する。絶縁基板上に作製したTFTは、ゲート電極と二つの不純物領域のうち少なくともどちらか一方との間に通常の駆動電圧よりも高い電圧を印加すると、TFTのチャネル領域が絶縁状態になる。このことを利用して記憶装置を構成することができる。このとき、全体の回路構成は図5に示すものと同様である。記憶装置を構成するメモリセルの例を図17に示す。図17Bはメモリセルが記憶素子1707のみで構成される例を示している。記憶素子1707はTFTと同様の形状を有することから三端子素子であり、ゲート電極はワード線1708に接続され、高濃度不純物領域ソースもしくはドレインの一方にビット線1709が接続される。そしてもう一方の高濃度不純物領域に信号線1710が接続される。図17Aはメモリセルが選択用のトランジスタ1701および記憶素子1702で構成される例を示す。選択用のトランジスタ1701は、ゲート電極がTFTを選択するワード線1703に接続され、高濃度不純物領域の一方ソースもしくはドレインの一方が接地等の定電位源1704に接続されている。そしてもう一方の高濃度不純物領域が記憶素子と接続されている。記憶素子1702もTFTと同様ゲート電極と二つの高濃度不純物領域の三端子により構成され、ゲート電極は記憶素子を選択するワード線1705に接続され、高濃度不純物領域の一方はビット線1706に接続される。そして、もう一方の高濃度不純物領域が選択用のトランジスタと接続される。記憶素子の断面図を図18Aに示す。絶縁基板上に作製したTFTは、ゲート電極と二つの不純物領域ソースもしくはドレインのうち少なくともどちらか一方との間に、通常TFTとして動作させる時よりも高い電圧を印加するとチャネル領域が絶縁状態になる。たとえば、図18Aに示す記憶素子は、絶縁基板1801の上に半導体膜1802、ゲート絶縁膜1805、ゲート電極1806を有する。ここで、絶縁基板1801上には下地となる保護膜1809を形成した後に半導体膜1802を形成することも可能である。そして半導体膜1802は二つの高濃度不純物領域1803とチャネル領域1804とを有する。この記憶素子のゲート電極と二つの不純物領域のどちらか一方に高い電圧を印加した後の模式図を図18Bに示す。図18Bに示す記憶素子は、少なくとも半導体膜のチャネル領域1804が変質し、ゲート電極の下に絶縁化した領域1808ができる。そしてゲート電極と二つの高濃度不純物領域1803の3端子間がすべて絶縁状態になる。図18Bに示す絶縁化した領域1808は模式的に示したものであり、実際の絶縁化した領域はさまざまな形状を取る。ゲート電極と二つの不純物領域の少なくとも一方との間にTFTの通常動作よりも高い電圧ここでは書き込み電圧と記載する。を印加すると、ゲート絶縁膜に電流が流れて熱が発生する。絶縁基板は基本的に熱伝導率が低いので、絶縁基板上に作製された素子の中で大量の熱が発生しても熱の逃げる場所がなく、その熱がゲート絶縁膜や半導体膜を変質てしまう。これによってゲート電極と二つの高濃度不純物領域の3端子間を絶縁状態にすることができる。本実施例では上記の機構を利用して、電圧をかける前の記憶素子を1の状態、記憶素子に書き込み電圧を印加してチャネル領域を絶縁化したものを0の状態とする。記憶素子の状態と符号0、1の対応はこの限りではないが、便宜上、本発明の明細書内においては上記の対応を用いる。ここで簡単な回路動作を説明するために、4ビットのメモリセルアレイの記憶装置を図19に示す。メモリセルは記憶素子のみで構成される例を示している。メモリセルアレイは、2本のワード線1901、1902、2本のビット線1903、1904、2本のソース線1905、1906、4つの記憶素子1907乃至1910からなる。記憶素子1907乃至1910は、例えば、ゲート電極と、高濃度不純物領域の一方もしくは両方の間に電圧V1以上を時間t1秒以上印加することで、チャネル領域が絶縁状態になるものであるとする。ここで、記憶素子1907に0を書き込むための回路動作の一例を述べる。書き込みは、記憶素子1907のゲート電極と二つの不純物領域のうち少なくともどちらか一方との間に書き込み電圧を印加すればよい。したがってワード線1901に電圧V1、ビット線1903とソース線1905に0Vを、時間t1秒印加することで記憶素子に情報を書き込むことができる。このとき、他の記憶素子に、0の書き込みが起こらないようにワード線1902、ビット線1904、ソース線1906の電圧を決める必要がある。たとえば上記書き込み電圧と同時に、ワード線1902に電圧0Vを印加、ビット線1904とソース線1906とに電圧V20<V2<V1を印加することで、記憶素子1907のみに書き込み電圧が印加されて書き込みを行うことができる。ここで、電圧V2を0<V2<V1としたが、電圧V2は電圧V1の半分程度が好ましいと考えられる。これは、記憶素子1907への書き込み動作時に記憶素子1908へ印加される電位差が最小となり、誤った書き込みを防止することができるためである。次に、記憶素子1907に1を書き込む回路動作の一例を述べる。記憶素子1907に1を書き込むということは、書き込み電圧を印加せずに初期状態を保つということなので、たとえばすべてのワード線1901、1902、ビット線1903、1904、ソース線1905、1906を同電圧にするなど、0の書き込み動作が起こらないようにすればよい。これは一例であり、回路制御により各ワード線1901、1902、ビット線1903、1904、ソース線1905、1906の電位を適当に決定してよい。次に、記憶素子1907の読み出し動作の例を示す。読み出し動作は、記憶素子1907が書き込み処理を受けず、1の状態、つまりTFTのままであるか、書き込み処理を受けて、0の状態、つまり記憶素子1907のチャネル領域が絶縁状態に変化しているかを判断すればよい。したがって、記憶素子1907のゲート電極に閾値以上の電圧V3を印加し、二つの高濃度不純物領域間に電流が流れるか否かを判断する。例えば動作の一例を示すと、読み出し操作の前にビット線1903をプリチャージし、ワード線1901に電圧V3、ソース線1905に電圧0Vを印加し、ビット線1903の電位を読み出すように設定する。記憶素子1907が書き込み処理を受けておらず、1の状態であったとすると、ワード線1901に電圧V3が印加されているので二つの不純物領域は導通し、ビット線1903の電圧は0Vになる。逆に、記憶素子1907が書き込み処理を受け、0の状態であったとすると、ビット線1903とソース線1905は絶縁しているので、ビット線1903はプリチャージ電圧のままとなる。このとき、他の記憶素子の情報を間違えて読み出さないようにワード線1902、ビット線1904、ソース線1906の電圧を決める必要がある。たとえば、ワード線1902とソース線1906に電圧0Vを印加し、ビット線1904は読み出しの選択がされないようにすることでその問題を回避できる。例えば記憶素子1907に0を書き込む場合の例を図20を用いて示す。まず図20Aに示すように書き込み開始から時刻t2までの間に、ワード線1901に第一の電圧V4、ビット線1903およびソース線1905に0Vを印加する。次いで時刻t2からt3までの間に、ワード線1901に第二の電圧V5、ビット線1903およびソース線1905に0Vを印加する。図示した時刻tは書き込み開始時刻を0とし、電圧の切り替が時刻t2、書き込み終了は時刻t2t3である。ここで時刻t2およびt3は、0<t2<t2t3であり、t3はt1よりも小さくなることを特徴とする。また印加電圧V4、V5は、0<V4<V5であり、V5はV1よりも小さくなることを特徴とする。このとき隣接する他の記憶素子に書き込みが起こらないようにワード線1902、ビット線1904およびソース線1906の電圧を決める必要がある。例えば図20Bに示すように、上記書き込み期間中にワード線1902には0V、ビット線1904およびソース線1906には電圧V6を印加することによって誤記を防ぐことができる。さらには図20Cに示すように書き込み期間において、ワード線1902には常時0Vを印加する。そしてビット線1904およびソース線1906には、書き込み開始から時刻t2までは電圧V7を印加し、時刻t3には電圧V8を印加することによって誤記を防ぐことも可能である。上記のように書き込み電圧を複数段階に分けて印加することにより、ワード線やビット線が共通している書き込み対象でない記憶素子に印加される電圧を低くすることが可能になる。したがって、本発明の書き込み方法を適用することによって、書き込み対象以外の記憶素子への誤記を低減することが可能である。上記のような各線への印加電圧は、記憶素子の動作電圧や書き込み電圧等の動作特性によって任意に決定することができる。さらには印加電圧を上記のように2段階に分けて印加することも可能であるが、それ以上3段階以上に分けて印加することも可能である。また記憶素子1907へ0を書き込む別の例を図21を用いて説明する。まず、ビット線1903は書き込み開始から終了まで0Vを印加し、ソース線1905には書き込み開始から終了までの間、負の電圧V9を印加する。そして、ワード線1901には書き込み開始から時刻t4までの間は0Vを印加し、時刻t4から時刻t5までは正の電圧V10を印加することで書き込みを行うことができる。図示した時刻tは上記同様書き込み開始時刻を0とし、電圧の切り替えが時刻t4、書き込み終了は時刻t4t5である。ここで、時刻t4およびt5は、0<t4<t4t5であり、t5はt1よりも小さくなることを特徴とする。また印加電圧V9、V10は、0<|V9|<|V9||V10|であり、|V9||V10|はV1よりも小さくなることを特徴とする。このとき隣接する他の記憶素子に書き込みが起こらないようにワード線1902、ビット線1904およびソース線1906へ印加する電圧を決める必要がある。例えば印加電圧が|V9|=|V10|であるなら、ワード線1902、ビット線1904およびソース線1906にはそれぞれ0Vを印加しても、他の記憶素子に印加される電圧は書き込み電圧に到達しないので誤記は起こらない。さらには、電圧を時間的に変化させて書き込みを行っていることを利用して、他の記憶素子への誤った書き込みを防ぐことができる。すなわち、書き込みを行わない記憶素子に書き込み電圧V1ほどではないが高い電圧が印加される場合には、その高い電圧が書き込みに必要な時間t1以上印加されないように、ワード線1902、ビット線1904およびソース線1906に段階的に電圧を印加して誤記を回避することが可能である。ここで示した書き込み電圧の印加方法は上記方法のみに限定されず、印加電圧を変更したり入れ替えたりすることも可能である。例えば上記例ではワード線1901に正の電圧を段階的に印加し、ソース線1905に負の電圧を印加したが、ビット線1903に正の電圧を印加し、ワード線1901に負の電圧を段階的に印加する等の方法をとることも可能である。すなわち上記方法に限定されることなく、回路動作に応じて誤記が生じないような電圧を印加することが可能である。このように本実施例では、メモリセルがスイッチ素子と絶縁体の2値をとることから、メモリセルを1つのTFTのみで構成することができる。これは、周辺回路を構成するTFTと同一に形成することができるので、製造コストを削減することができる。さらにメモリセルを1つの記憶素子のみで構成することができるので、メモリセルアレイの面積を縮小することができ、記憶容量を増やすにも有利である。また、当該メモリに本発明の書き込み方法を適用することによって、隣接するメモリセルへの誤った書き込みが起こる確率を低減することができ、信頼性の高い記憶装置を提供することができる。さらに、当該メモリに本発明の書き込み方法を適用する事によって、書き込み電圧を低くすることができ、低消費電力での駆動を実現することができる。例えばこのようなライトワンスメモリは、無線で通信を行うRFIDICタグ、IDチップ等、様々な呼び方がある。等に適用することが考えられる。RFIDは無線で電力を供給され、無線で通信を行うことから少しでも少ない電力によって駆動することが望まれる。このような場合に本発明の書き込み方法は低消費電力を実現する方法を提供することができる。なお、本実施例は上記実施の形態1乃至3、実施例1乃至5と自由に組み合わせて行うことができる。本実施例では、フラッシュメモリ等のフローティングゲート浮遊ゲートを有する不揮発性メモリに本発明の書き込み方法を適用する例を示す。本発明の書き込み方法は、記憶素子に複数段階の電圧を連続的に印加し、記憶素子の導電性を変化させることを特徴とする。したがってnを2以上の整数とすると、本発明の記憶装置が有する書き込み回路はn段階の電圧V1からVnを発生する電圧発生回路と、前記n段階の電圧を連続的に出力するように制御するタイミング制御回路とを有する。そして、記憶素子に電圧V1からVnを印加時間t1からtnで連続的に印加することで書き込みを行うことを特徴とする。図22に不揮発性メモリの一例として、記憶素子を直列に接続した構成のフラッシュメモリを有する記憶装置図を示す。図22において、記憶装置はカラムデコーダ2201、ローデコーダ2202、読み出し回路2204、書き込み回路2205、セレクタ2203、メモリセルアレイ2206を有する。メモリセルアレイは記憶素子2207~2215、トランジスタ2216~2218、信号線2219~2224によって構成される。上記回路構成を有する記憶装置においてm行n列の記憶素子へ書き込みを行う場合、セレクタ2203を介してm行目の記憶素子を選択し、信号線2219~2224を介してn列目の記憶素子を選択する。そして、書き込み回路2205から記憶素子に複数段階の電圧を連続的に印加することで書き込みを行うことができる。次に、フラッシュメモリが有する記憶素子の構成例を、図23に示す。記憶素子は基板2301、高濃度不純物領域ソースもしくはドレイン2302、2303、第一の酸化膜2304、フローティングゲート2305、第二の酸化膜2306、コントロールゲート2307より構成される。また、フローティングゲート2305は酸化膜に包まれ、どことも電気的に接続していない。次に、上記構成の記憶素子へ書き込みを行う方法の例を説明する。高濃度不純物領域ソースもしくはドレインの少なくとも一方に電圧V1、V2を連続的に印加し、コントロールゲートに電圧V3、V4を、高濃度不純物領域ソースもしくはドレインに対して正になるように連続的に印加する。これはすなわち、記憶素子の高濃度不純物領域ソースもしくはドレインとコントロールゲートとの間に電圧差を与えることにより、フローティングゲートに自由電子を注入し、書き込みを行うことを示している。すなわち本発明の書き込み方法は、記憶素子に電圧V1からVnを印加時間t1からtnで連続的に印加し、自由電子をフローティングゲート注入することを特徴とする。本発明を実施する場合、記憶素子のサイズやフローティングゲート及び酸化膜の膜圧、材料等を考慮して整数n、電圧Vn、印加時間tnを決定する。整数nは2から5程度が望ましい。記憶素子のコントロールゲートとソース電極及びドレイン電極に、連続的に複数段階の電圧を印加することで、フラッシュメモリ等のフローティングゲートを有する不揮発性メモリに書き込みを行うことが可能となる。本発明の手段を適用することにより書き込み時の印加電圧を小さくでき、不揮発性メモリの消費電流を小さくすることができる。フラッシュメモリへの書き込みや消去には、12~13V程度の高い電圧を必要とし、電源電圧とクロックパルスを用いて高い電圧を作り出す昇圧回路によってこれらの電圧を生成する。昇圧回路は、ダイオードとコンデンサまたはインダクタ等が形成され、昇圧回路自体も、昇圧回路を駆動させるためのバッファ等も含めて非常に多くの電力を消費する。この消費電力は、生成する電圧の絶対値が大きくなる程大きくなる。したがって、本発明を適用して複数段階の電圧を印加することで記憶素子に書き込みを行うことで、昇圧回路の回路面積を小さくし、消費電力を低減することができる。また、記憶素子に高いパルス電圧を印加すると隣接する記憶素子に誤って書き込まれる場合がある。本発明の書き込み方法を適用することで、隣接する記憶素子に高い電圧がかからないようにし、誤って書き込まれる可能性を低減することができる。また、例えばトンネル電流を利用した書き込みを行う場合に、書き込み電圧が最大となる時間を短くすることができるので、ホットエレクトロンの発生と注入が抑えられ、酸化膜の劣化を防止できる。なお、本実施の形態は上記実施の形態1乃至3、実施例1乃至6と自由に組み合わせて行うことができる。本実施の形態では本発明の半導体装置の具体的な使用例を説明する。本発明の半導体装置の用途は広範にわたるが、例えば本発明の半導体装置の一形態である無線タグは紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。紙幣、硬貨とは市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの金券、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指す。証書類とは、運転免許証、住民票等を指す。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指す。書籍類とは、書物、本等を指す。記録媒体とは、DVDソフト、ビデオテープ等を指す。身の回り品とは、鞄、眼鏡等を指す。乗物類とは、自転車等の車両、船舶等を指す。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、EL表示装置、テレビジョン装置テレビ受像機、薄型テレビ受像機、携帯電話等を指す。紙幣、硬貨、有価証券類、証書類、無記名債券類等に無線タグを設けることにより、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、生活用品類、電子機器等に無線タグを設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類等に無線タグを設けることにより、偽造や盗難の防止、薬品類ならば、薬の服用の間違いを防止することができる。無線タグの設け方としては、物品の表面に貼ったり、物品に埋め込んだりして設ける。例えば、本ならば紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりするとよい。このように半導体装置を物の管理や流通のシステムに応用することでシステムの高機能化を図ることができる。例えば図24Aに示すように、本発明の半導体装置3001が実装された品物3002をベルトコンベアにより搬送し、ベルトコンベアの脇にリーダライタ3003を設けることで品物3002の検品を簡単に行うことができる。さらに図24Bに示すように、表示部3004を含む携帯端末3005の側面にリーダライタ3003を設け、上記検品された品物3002に実装された半導体装置3001をかざすと、表示部3004に品物3002の原材料、原産地、流通過程の履歴等が表示されるシステムにすることが可能である。本実施例は、上記実施の形態1乃至3、実施例1乃至7と自由に組み合わせて行うことができる。"