"第1のトランジスタと、前記第1のトランジスタ上に絶縁層と、前記絶縁層上に第2のトランジスタと、を有し、前記第1のトランジスタは、第1のチャネル形成領域と、前記第1のチャネル形成領域上に設けられた第1のゲート絶縁層と、前記第1のチャネル形成領域と重畳して、前記第1のゲート絶縁層上に設けられた第1のゲート電極と、前記第1のチャネル形成領域と電気的に接続する第1のソース電極及び第1のドレイン電極と、を含み、前記第2のトランジスタは、酸化物半導体を含んで構成される第2のチャネル形成領域と、前記第2のチャネル形成領域と電気的に接続する第2のソース電極及び第2のドレイン電極と、前記第2のチャネル形成領域と重畳して設けられた第2のゲート電極と、前記第2のチャネル形成領域と前記第2のゲート電極との間に設けられた第2のゲート絶縁層と、を含み、前記第1のチャネル形成領域は、前記第2のチャネル形成領域と異なる半導体材料を含んで構成され、前記絶縁層は、二乗平均平方根粗さが1nm以下の表面を有する半導体装置。前記第1のゲート電極の上面が露出されて前記絶縁層表面と同一面となり、該第1のゲート電極の上面において、前記第1のゲート電極と前記第2のソース電極または前記第2のドレイン電極とが接する請求項1に記載の半導体装置。前記絶縁層の表面はCMP処理により形成された請求項1または請求項2に記載の半導体装置。前記第1のトランジスタは、前記第1のチャネル形成領域を挟むように設けられた不純物領域を有する請求項1乃至請求項3のいずれか一に記載の半導体装置。第1のチャネル形成領域と、前記第1のチャネル形成領域上に設けられた第1のゲート絶縁層と、前記第1のチャネル形成領域と重畳して、前記第1のゲート絶縁層上に設けられた第1のゲート電極と、前記第1のチャネル形成領域と電気的に接続する第1のソース電極及び第1のドレイン電極と、を含む第1のトランジスタを形成し、前記第1のトランジスタ上に絶縁層を形成し、前記絶縁層の表面の二乗平均平方根粗さが1nm以下となるように、前記絶縁層を平坦化し、前記絶縁層上に接して、酸化物半導体を含んで構成される第2のチャネル形成領域と、前記第2のチャネル形成領域と電気的に接続する第2のソース電極及び第2のドレイン電極と、前記第2のチャネル形成領域と重畳して設けられた第2のゲート電極と、前記第2のチャネル形成領域と前記第2のゲート電極との間に設けられた第2のゲート絶縁層と、を含む第2のトランジスタを形成し、前記第1のチャネル形成領域は、前記第2のチャネル形成領域と異なる半導体材料を含む半導体装置の作製方法。第1のチャネル形成領域と、前記第1のチャネル形成領域上に設けられた第1のゲート絶縁層と、前記第1のチャネル形成領域と重畳して、前記第1のゲート絶縁層上に設けられた第1のゲート電極と、前記第1のチャネル形成領域と電気的に接続する第1のソース電極及び第1のドレイン電極と、を含む第1のトランジスタを形成し、前記第1のトランジスタ上に絶縁層を形成し、前記絶縁層の表面の二乗平均平方根粗さが1nm以下となり、且つ前記第1のゲート電極の上面が露出されて前記絶縁層表面と同一面となるように、前記絶縁層を平坦化し、前記絶縁層上に接して、酸化物半導体を含んで構成される第2のチャネル形成領域と、前記第2のチャネル形成領域と電気的に接続する第2のソース電極及び第2のドレイン電極と、前記第2のチャネル形成領域と重畳して設けられた第2のゲート電極と、前記第2のチャネル形成領域と前記第2のゲート電極との間に設けられた第2のゲート絶縁層と、を含む第2のトランジスタを形成し、前記第2のソース電極または前記第2のドレイン電極は、前記第1のゲート電極上面に接するように形成され、前記第1のチャネル形成領域は、前記第2のチャネル形成領域と異なる半導体材料を含む半導体装置の作製方法。前記第2のチャネル形成領域は、前記絶縁層の表面に形成される請求項5または請求項6に記載の半導体装置の作製方法。前記平坦化は、CMP処理によって行われる請求項5乃至請求項7のいずれか一に記載の半導体装置の作製方法。バンドギャップが広い、酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴がある。一方、単結晶シリコンなどの酸化物半導体以外の半導体材料を用いたトランジスタと比較すると、動作の高速性においては、酸化物半導体を用いたトランジスタは十分とは言えない。また、単結晶シリコンなどの酸化物半導体以外の半導体材料を用いたトランジスタは、移動度が高く、十分な高速動作が可能であるが、オフ電流は実質的にゼロと言える程度に小さいものではない。このため、半導体装置の動作状態にかかわらず僅かな電流が流れてしまい、記憶装置や液晶表示装置といった電荷保持型の半導体装置を構成する場合には、十分な電荷保持期間を確保することが困難であった。そこで、開示する発明の一態様は、酸化物半導体を用いたトランジスタと、酸化物半導体以外の半導体材料を用いたトランジスタとを積層して、新たな構造の半導体装置を提供することを目的の一とする。本発明の一態様は、酸化物半導体を用いて形成されるトランジスタと、酸化物半導体以外の半導体材料を用いて形成されるトランジスタとの積層構造に係る半導体装置である。また、本発明の他の一態様は、平坦性の良好な表面上に酸化物半導体層を形成することにより、トランジスタ特性を向上させたトランジスタを、酸化物半導体以外の半導体材料を用いたトランジスタに積層した半導体装置である。例えば、次のような構成を採用することができる。本発明の一態様は、第1のトランジスタと、第1のトランジスタ上に絶縁層と、絶縁層上に第2のトランジスタと、を有し、第1のトランジスタは、第1のチャネル形成領域と、第1のチャネル形成領域上に設けられた第1のゲート絶縁層と、第1のチャネル形成領域と重畳して、第1のゲート絶縁層上に設けられた第1のゲート電極と、第1のチャネル形成領域と電気的に接続する第1のソース電極及び第1のドレイン電極と、を含み、第2のトランジスタは、酸化物半導体を含んで構成される第2のチャネル形成領域と、第2のチャネル形成領域と電気的に接続する第2のソース電極及び第2のドレイン電極と、第2のチャネル形成領域と重畳して設けられた第2のゲート電極と、第2のチャネル形成領域と第2のゲート電極との間に設けられた第2のゲート絶縁層と、を含み、第1のチャネル形成領域は、第2のチャネル形成領域と異なる半導体材料を含んで構成され、絶縁層は、二乗平均平方根粗さが1nm以下の表面を有する半導体装置である。なお、第1のゲート電極の上面が露出されて絶縁層表面と同一面となり、該第1のゲート電極の上面において、第1のゲート電極と第2のソース電極または第2のドレイン電極とが接するようにすることが好ましい。また、本発明の他の一態様は、第1のチャネル形成領域と、第1のチャネル形成領域上に設けられた第1のゲート絶縁層と、第1のチャネル形成領域と重畳して、第1のゲート絶縁層上に設けられた第1のゲート電極と、第1のチャネル形成領域と電気的に接続する第1のソース電極及び第1のドレイン電極と、を含む第1のトランジスタを形成し、第1のトランジスタ上に絶縁層を形成し、絶縁層の表面の二乗平均平方根粗さが1nm以下となるように、絶縁層を平坦化し、絶縁層上に接して、酸化物半導体を含んで構成される第2のチャネル形成領域と、第2のチャネル形成領域と電気的に接続する第2のソース電極及び第2のドレイン電極と、第2のチャネル形成領域と重畳して設けられた第2のゲート電極と、第2のチャネル形成領域と第2のゲート電極との間に設けられた第2のゲート絶縁層と、を含む第2のトランジスタを形成し、第1のチャネル形成領域は、第2のチャネル形成領域と異なる半導体材料を含む半導体装置の作製方法である。また、本発明の他の一態様は、第1のチャネル形成領域と、第1のチャネル形成領域上に設けられた第1のゲート絶縁層と、第1のチャネル形成領域と重畳して、第1のゲート絶縁層上に設けられた第1のゲート電極と、第1のチャネル形成領域と電気的に接続する第1のソース電極及び第1のドレイン電極と、を含む第1のトランジスタを形成し、第1のトランジスタ上に絶縁層を形成し、絶縁層の表面の二乗平均平方根粗さが1nm以下となり、且つ第1のゲート電極の上面が露出されて絶縁層表面と同一面となるように、絶縁層を平坦化し、絶縁層上に接して、酸化物半導体を含んで構成される第2のチャネル形成領域と、第2のチャネル形成領域と電気的に接続する第2のソース電極及び第2のドレイン電極と、第2のチャネル形成領域と重畳して設けられた第2のゲート電極と、第2のチャネル形成領域と第2のゲート電極との間に設けられた第2のゲート絶縁層と、を含む第2のトランジスタを形成し、第2のソース電極または第2のドレイン電極は、第1のゲート電極上面に接するように形成され、第1のチャネル形成領域は、第2のチャネル形成領域と異なる半導体材料を含む半導体装置の作製方法である。なお、第2のチャネル形成領域は、絶縁層の表面に形成されるのが好ましい。また、絶縁層の表面は化学的機械的研磨ChemicalMechanicalPolishing:CMP処理により形成されることが好ましい。また、第1のトランジスタは、第1のチャネル形成領域を挟むように設けられた不純物領域を有するのが好ましい。なお、本明細書等において上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。なお、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。本発明の一態様では、下部に酸化物半導体以外の半導体材料を用いたトランジスタを有し、上部に酸化物半導体を用いたトランジスタを有する半導体装置が提供される。このように、酸化物半導体以外の半導体材料を用いたトランジスタと、酸化物半導体を用いたトランジスタとを一体に備える構成とすることで、それぞれの特性の利点を活かした新たな半導体装置を実現することができる。また、平坦性の良好な表面上に酸化物半導体層を形成することにより、トランジスタ特性を向上させたトランジスタを、酸化物半導体以外の半導体材料を用いたトランジスタに積層した半導体装置を提供することができる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図1乃至図5を参照して説明する。半導体装置の断面構成図1は、半導体装置の構成の一例であり、半導体装置の断面を示す。図1に示される半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有するものである。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流を十分に低減することを可能とする。例えば、酸化物半導体以外の半導体材料を用いた、下部のトランジスタ160で、高速な動作が要求される論理回路や駆動回路を形成することができる。また、酸化物半導体を用いた、上部のトランジスタ162で、十分な電荷保持期間が要求される記憶回路や液晶表示装置の表示素子などを形成することができる。そして、それらを一体に備える構成とすることで、それぞれの特性の利点を活かした新たな半導体装置を実現することができる。なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、オフ電流が十分に低減された、酸化物半導体を用いたトランジスタと、十分な高速動作が可能な、酸化物半導体以外の半導体材料を用いたトランジスタとを一体に備える点であるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。図1におけるトランジスタ160は、半導体材料例えば、シリコンなどを含む基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物領域120と、不純物領域120に接する金属化合物領域124と、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極110と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極の記載には、ソース領域が含まれ、ドレイン電極の記載には、ドレイン領域が含まれうる。また、基板100上にはトランジスタ160を囲むように素子分離絶縁層106が設けられており、トランジスタ160上に絶縁層128および絶縁層130が設けられている。また、図示してはいないが、トランジスタ160の金属化合物領域124の一部は、ソース電極やドレイン電極として機能する電極を介して配線に接続されている。なお、高集積化を実現するためには、図1に示すようにトランジスタ160がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲート電極110の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域120を設けても良い。図1におけるトランジスタ162は、絶縁層130上に設けられたソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bと、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bと電気的に接続されている酸化物半導体層144と、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142b、酸化物半導体層144を覆うゲート絶縁層146と、ゲート絶縁層146上に酸化物半導体層144と重畳するように設けられたゲート電極148aと、ソース電極またはドレイン電極142aと酸化物半導体層144との間の、ゲート電極148aと重畳する領域に設けられた絶縁層143aと、ソース電極またはドレイン電極142bと酸化物半導体層144との間の、ゲート電極148aと重畳する領域に設けられた絶縁層143bと、を有する。なお、ソース電極またはドレイン電極と、ゲート電極との間の容量を低減するためには、絶縁層143aおよび絶縁層143bを設けることが望ましいが、絶縁層143aおよび絶縁層143bを設けない構成とすることも可能である。ここで、酸化物半導体層144は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層144では、水素や酸素欠陥等に由来するキャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。酸化物半導体層144を有するトランジスタでは、オフ電流を十分に小さくすることが可能である。例えば、酸化物半導体層144の膜厚が30nmで、チャネル長が2μmのトランジスタの、室温25°Cでのチャネル長1μmあたりのオフ電流ゲートバイアス-3Vは100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように、高純度化された酸化物半導体以下、本明細書では、i型化真性化または実質的にi型化された酸化物半導体ともいうを用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができる。ここで、酸化物半導体層144は、二乗平均平方根RMS:RootMeanSquare粗さが1nm以下、好ましくは、0.5nm以下の表面を有する絶縁層130上に設けられる。このように、平坦性の良好な表面上に酸化物半導体層144を設けることにより、酸化物半導体層144の平坦性および均一性を良好なものとすることができる。ただし、酸化物半導体層の平坦性および均一性は、少なくとも酸化物半導体層のチャネル形成領域が含まれる部分について良好なものとできればよい。さらに、平坦性および均一性が良好な酸化物半導体層144を用いることにより、トランジスタ162のトランジスタ特性を向上させることができる。特に酸化物半導体層144の膜厚を10nm程度以下にする場合、このように平坦性の良好な表面上に酸化物半導体層144を設けることにより、酸化物半導体層144の段切れなどを防止することができる。平坦性および均一性が良好な酸化物半導体層144を用いることによって、酸化物半導体層の界面における、キャリアの散乱防止、界面準位の低減を図ることができる。これによって、トランジスタ162の移動度の向上、S値およびオフ電流の低減を図り、トランジスタ特性を向上させることができる。また、酸化物半導体層144の平坦性を向上させることにより、トランジスタ162のゲートリーク電流を低減することができる。なお、本明細書等において、二乗平均平方根RMS粗さは、原子間力顕微鏡AFM;AtomicForceMicroscopeを用いて、測定面積1μm×1μmで測定するものとする。また、本明細書等において、二乗平均平方根RMS粗さとは、断面曲線に対するRMS粗さを、測定面に対して適用できるよう、三次元に拡張したものである。基準面から指定面までの偏差の自乗を平均した値の平方根として表現でき、次式で与えられる。なお、測定面とは、全測定データの示す面であり、下記の式で表す。また、指定面とは、粗さ計測の対象となる面であり、座標X1,Y1X1,Y2X2,Y1X2,Y2で表される4点により囲まれる長方形の領域とし、指定面が理想的にフラットであるとしたときの面積をS0とする。なお、S0は下記の式で求められる。また、基準面とは、指定面の平均の高さにおける、XY平面と平行な面のことである。つまり、指定面の高さの平均値をZ0とするとき、基準面の高さもZ0で表される。なお、Z0は下記の式で求められる。なお、図1のトランジスタ162では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層144を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層144の汚染を防止できる。なお、トランジスタ162において、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bの端部は、テーパー形状であることが好ましい。ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bの端部をテーパー形状とすることにより、酸化物半導体層144の被覆性が向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、30°以上60°以下とする。なお、テーパー角とは、テーパー形状を有する層例えば、ソース電極またはドレイン電極142aを、その断面基板の表面と直交する面に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。トランジスタ162の上には、絶縁層150が設けられており、絶縁層150上には絶縁層152が設けられている。そして、絶縁層152上にはトランジスタ160またはトランジスタ162と接続する配線156が形成される。半導体装置の作製方法次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ160の作製方法について図2および図3を参照して説明し、その後、上部のトランジスタ162の作製方法について図4および図5を参照して説明する。下部のトランジスタの作製方法まず、半導体材料を含む基板100を用意する図2A参照。半導体材料を含む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般にSOI基板は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。つまり、SOI基板が有する半導体層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。半導体材料を含む基板100として、特に、シリコンなどの単結晶半導体基板を用いる場合には、トランジスタ160の動作を高速化することができるため好適である。基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成する図2A参照。保護層102としては、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコンまたは窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われていない領域露出している領域の、基板100の一部を除去する。これにより他の半導体領域と分離された半導体領域104が形成される図2B参照。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次に、半導体領域104を覆うように絶縁層を形成し、半導体領域104に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する図2C参照。当該絶縁層は、酸化シリコン、窒化シリコン、酸化窒化シリコンまたは窒化酸化シリコンなどを用いて形成される。絶縁層の除去方法としては、化学的機械的研磨ChemicalMechanicalPolishing:CMP処理などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良いし、それらを組み合わせて使用しても良い。なお、半導体領域104の形成後、または、素子分離絶縁層106の形成後には、上記保護層102を除去する。なお、素子分離絶縁層106の形成方法として、絶縁層を選択的に除去する方法の他、酸素を打ち込むことにより絶縁性の領域を形成する方法などを用いることもできる。次に、半導体領域104の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域104表面の熱処理熱酸化処理や熱窒化処理などによって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層108、ゲート電極110を形成する図2C参照。次に、半導体領域104にリンPやヒ素Asなどを添加して、チャネル形成領域116および不純物領域120を形成する図2D参照。なお、ここではn型トランジスタを形成するためにリンやヒ素を添加しているが、p型トランジスタを形成する場合には、硼素BやアルミニウムAlなどの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。なお、ゲート電極110の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。次に、ゲート電極110、不純物領域120等を覆うように金属層122を形成する図3A参照。当該金属層122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層122は、半導体領域104を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。次に、熱処理を施して、上記金属層122と半導体材料とを反応させる。これにより、不純物領域120に接する金属化合物領域124が形成される図3A参照。なお、ゲート電極110として多結晶シリコンなどを用いる場合には、ゲート電極110の金属層122と接触する部分にも、金属化合物領域が形成されることになる。上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域124を形成した後には、金属層122は除去する。次に、上述の工程により形成された各構成を覆うように、絶縁層128、絶縁層130を形成する図3B参照。絶縁層128や絶縁層130は、酸化シリコン、酸化窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層128や絶縁層130に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層128や絶縁層130には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層128や絶縁層130中に、窒化酸化シリコン、窒化シリコン、等の窒素を多く含む無機絶縁材料からなる層を含んでも良い。これにより、下部のトランジスタ160を構成する材料が含む水や水素などの不純物が後に形成する上部のトランジスタ162の酸化物半導体層144に侵入するのを防ぐことができる。ただし、この場合、後の工程で行うCMP処理だけでは窒素を多く含む無機絶縁材料からなる層の除去が困難なので、エッチング処理などを併用するのが好ましい。例えば、絶縁層128として酸化窒化シリコンを、絶縁層130として酸化シリコンを形成することができる。このように、絶縁層128および絶縁層130を酸化窒化シリコンや酸化シリコンのような、酸素を多く含む無機絶縁材料だけを用いて形成することにより、後の工程で絶縁層128および絶縁層130に容易にCMP処理を施すことができる。なお、ここでは、絶縁層128と絶縁層130の積層構造としているが、開示する発明の一態様はこれに限定されない。1層としても良いし、3層以上の積層構造としても良い。例えば、上記の絶縁層128として酸化窒化シリコンを、絶縁層130として酸化シリコンを形成する構成において、さらに絶縁層128と絶縁層130の間に窒化酸化シリコンを膜形成するような構成としても良い。なお、本明細書中において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものを指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものを指す。以上により、半導体材料を含む基板100を用いたトランジスタ160が形成される図3B参照。このようなトランジスタ160は、高速動作が可能であるという特徴を有する。その後、トランジスタ162の形成前の処理として、絶縁層128や絶縁層130に化学的機械的研磨ChemicalMechanicalPolishing:CMP処理を施して、絶縁層128および絶縁層130の表面を平坦化する。図3C参照。ここで、CMP処理とは、被加工物の表面を基準にし、それにならって表面を化学的機械的な複合作用により、平坦化する手法である。一般的に研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー研磨剤を供給しながら研磨ステージと被加工物とを各々回転または揺動させて被加工物の表面を、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。CMP処理は、1回行ってもよいし、複数回行ってもよい。複数回に分けてCMP処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁層128および絶縁層130の表面の平坦性をさらに向上させることができる。絶縁層128および絶縁層130を平坦化させる処理としては、CMP処理の他にエッチング処理などを適用することも可能であるが、酸化物半導体層144の平坦性および均一性を向上させ、トランジスタ162の特性を向上させるために、絶縁層128や絶縁層130の表面はRMS粗さが1nm以下、好ましくは0.5nm以下となるように平坦化しておくことが望ましい。また、絶縁層128および絶縁層130の積層構造に、窒化シリコンや窒化酸化シリコンのような、窒素を多く含む無機絶縁材料が含まれる場合、CMP処理だけでは窒素を多く含む無機絶縁材料の除去が困難なので、エッチング処理などを併用するのが好ましい。窒素を多く含む無機絶縁材料のエッチング処理には、ドライエッチング、ウェットエッチングのいずれを用いても良いが、素子の微細化という観点からはドライエッチングを用いるのが好適である。また、各絶縁層のエッチングレートが均一になるように、エッチング条件エッチングガスやエッチング液、エッチング時間、温度等を適宜設定するのが好ましい。また、ドライエッチングに用いるエッチングガスには、例えば、フッ素を含むガストリフルオロメタンCHF3や、さらにヘリウムHeやアルゴンArなどの希ガスを添加したガス、などを用いることができる。なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。上部のトランジスタの作製方法次に、ゲート電極110、絶縁層128、絶縁層130などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bを形成する図4A参照。導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bへの加工が容易であるというメリットがある。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3―ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。導電層のエッチングは、形成されるソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層146の被覆性を向上し、段切れを防止することができる。上部のトランジスタのチャネル長Lは、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bの下端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、10nm以上1000nm1μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。なお、絶縁層128や絶縁層130の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、PVD法やCVD法などを用いて形成することができる。この場合、形成した絶縁層も、RMS粗さが1nm以下、好ましくは、0.5nm以下の表面を有することが望ましい。次に、ソース電極またはドレイン電極142aの上に絶縁層143aを、ソース電極またはドレイン電極142bの上に絶縁層143bを、それぞれ形成する図4B参照。絶縁層143aおよび絶縁層143bは、ソース電極またはドレイン電極142aや、ソース電極またはドレイン電極142bを覆う絶縁層を形成した後、当該絶縁層を選択的にエッチングすることにより形成できる。また、絶縁層143aおよび絶縁層143bは、後に形成されるゲート電極の一部と重畳するように形成する。このような絶縁層を設けることにより、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減することが可能である。絶縁層143aや絶縁層143bは、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層143aや絶縁層143bに誘電率の低いlow-k材料を用いることで、ゲート電極と、ソース電極またはドレイン電極との間の容量を十分に低減することが可能になるため好ましい。なお、絶縁層143aや絶縁層143bには、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、ゲート電極と、ソース電極またはドレイン電極との間の容量をさらに低減することが可能である。なお、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減させるという点では、絶縁層143aおよび絶縁層143bを形成するのが好適であるが、当該絶縁層を設けない構成とすることも可能である。次に、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bを覆うように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層144を形成する図4C参照。酸化物半導体層は、四元系金属酸化物であるIn-Sn-Ga-Zn-O系や、三元系金属酸化物であるIn-Ga-Zn-O系、In-Sn-Zn-O系、In-Al-Zn-O系、Sn-Ga-Zn-O系、Al-Ga-Zn-O系、Sn-Al-Zn-O系や、二元系金属酸化物であるIn-Zn-O系、Sn-Zn-O系、Al-Zn-O系、Zn-Mg-O系、Sn-Mg-O系、In-Mg-O系や、In-O系、Sn-O系、Zn-O系などを用いて形成することができる。中でも、In-Ga-Zn-O系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。In-Ga-Zn-O系の酸化物半導体材料の代表例としては、InGaO3ZnOmm>0で表記されるものがある。また、Gaに代えてMを用い、InMO3ZnOmm>0のように表記される酸化物半導体材料がある。ここで、Mは、ガリウムGa、アルミニウムAl、鉄Fe、ニッケルNi、マンガンMn、コバルトCoなどから選ばれた一の金属元素または複数の金属元素を示す。例えば、Mとしては、Ga、GaおよびAl、GaおよびFe、GaおよびNi、GaおよびMn、GaおよびCoなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。酸化物半導体層をスパッタ法で作製するためのターゲットとしては、In:Ga:Zn=1:x:yxは0以上、yは0.5以上5以下の組成式で表されるものを用いるのが好適である。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比を有するターゲットなどを用いることができる。また、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比を有するターゲットや、In2O3:Ga2O3:ZnO=1:1:4[mol数比]の組成比を有するターゲットや、In2O3:Ga2O3:ZnO=1:0:2[mol数比]の組成比を有するターゲットを用いることもできる。本実施の形態では、酸化物半導体層を、In-Ga-Zn-O系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。金属酸化物ターゲット中の金属酸化物の相対密度は80以上、好ましくは95以上、さらに好ましくは99.9以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。酸化物半導体層の形成雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または、希ガス代表的にはアルゴンと酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度1ppm以下望ましくは濃度10ppb以下にまで除去された高純度ガス雰囲気を用いるのが好適である。酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が100°C以上550°C未満、好ましくは200°C以上400°C以下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度は、室温25°C±10°Cとしてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。酸化物半導体層の形成条件としては、例えば、被処理物とターゲットとの間との距離が170mm、圧力が0.4Pa、直流DC電力が0.5kW、雰囲気が酸素酸素100雰囲気、またはアルゴンアルゴン100雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流DC電源を用いると、ごみ成膜時に形成される粉状の物質などを低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層の厚さは、1nm以上50nm以下、好ましくは1nm以上30nm以下、より好ましくは1nm以上10nm以下とする。このような厚さの酸化物半導体層を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。ここで、酸化物半導体層144は、RMS粗さが1nm以下、好ましくは、0.5nm以下の表面を有する絶縁層130上に設けられる。このように、平坦性の良好な表面上に酸化物半導体層144を設けることにより、酸化物半導体層144の平坦性および均一性を良好なものとすることができる。さらに、平坦性および均一性が良好な酸化物半導体層144を用いることにより、トランジスタ162のトランジスタ特性を向上させることができる。なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面例えば絶縁層130の表面の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、基板の処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。その後、酸化物半導体層に対して、熱処理第1の熱処理を行うことが望ましい。この第1の熱処理によって酸化物半導体層中の、過剰な水素水や水酸基を含むを除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第1の熱処理の温度は、例えば、300°C以上550°C未満、または400°C以上500°C以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。なお、不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。いずれにしても、第1の熱処理によって不純物を低減し、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。ところで、上述の熱処理第1の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。次に、酸化物半導体層144に接するゲート絶縁層146を形成し、その後、ゲート絶縁層146上において酸化物半導体層144と重畳する領域にゲート電極148aを形成する図5A参照。ゲート絶縁層146は、CVD法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などを含むように形成するのが好適である。ゲート絶縁層146は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。上述のように、第1の熱処理と第2の熱処理の少なくとも一方を適用することで、酸化物半導体層144を、その主成分以外の不純物が極力含まれないように高純度化することができる。ゲート電極148aは、ゲート絶縁層146上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極148aとなる導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極またはドレイン電極142aなどの場合と同様であり、これらの記載を参酌できる。次に、ゲート絶縁層146、ゲート電極148a上に、絶縁層150および絶縁層152を形成する図5B参照。絶縁層150および絶縁層152は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層150や絶縁層152には、誘電率の低い材料や、誘電率の低い構造多孔性の構造などを用いることが望ましい。絶縁層150や絶縁層152の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層150と絶縁層152の積層構造としているが、開示する発明の一態様はこれに限定されない。1層としても良いし、3層以上の積層構造としても良い。また、絶縁層を設けない構成とすることも可能である。なお、上記絶縁層152は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層152を形成することで、半導体装置を微細化した場合などにおいても、絶縁層152上に、電極や配線などを好適に形成することができるためである。なお、絶縁層152の平坦化は、CMPなどの方法を用いて行うことができる。それから、トランジスタ160またはトランジスタ162と配線156とを電気的に接続するための電極図示しないを形成した後、絶縁層152上に配線156を形成する図5C参照。もちろん、これらの要素が全て電気的に接続される必要はない。他の要素から独立した要素を有していても良い。配線156は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極またはドレイン電極142aなどと同様である。以上により、高純度化された酸化物半導体層144を用いたトランジスタ162が完成する図5C参照。このように高純度化され、真性化された酸化物半導体層144を用いることで、トランジスタ162のオフ電流を十分に低減することができる。以上により、下部に酸化物半導体以外の半導体材料を用いたトランジスタを有し、上部に酸化物半導体を用いたトランジスタを有する半導体装置を提供することができる。このように、酸化物半導体以外の半導体材料を用いたトランジスタと、酸化物半導体を用いたトランジスタとを一体に備える構成とすることで、それぞれの特性の利点を活かした新たな半導体装置を実現することができる。また、平坦性の良好な表面上に酸化物半導体層を形成することにより、トランジスタ特性を向上させたトランジスタを、酸化物半導体以外の半導体材料を用いたトランジスタに積層した半導体装置を提供することができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成およびその作製方法について、図6乃至図13を参照して説明する。なお、本実施の形態では、特に記憶装置として用いることができる半導体装置の構成例について説明する。半導体装置の断面構成および平面構成図6は、半導体装置の構成の一例である。図6Aには、半導体装置の断面を、図6Bには、半導体装置の平面を、それぞれ示す。ここで、図6Aは、図6BのA1-A2およびB1-B2における断面に相当する。図6Aおよび図6Bに示される半導体装置は、下部に第1の半導体材料を用いたトランジスタ260を有し、上部に第2の半導体材料を用いたトランジスタ262を有するものであり、トランジスタ260のゲート電極210と、トランジスタ262のソース電極またはドレイン電極242aとは直接接続されている。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタ260は、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタ262は、オフ電流を十分に低減することにより長時間の電荷保持を可能とする。このため、トランジスタ262をオフ状態とすることで、トランジスタ260のゲート電極210の電位を極めて長時間にわたって保持することが可能である。そして、容量素子264を有することにより、トランジスタ260のゲート電極210に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。また、上記のような半導体材料を用いたトランジスタ260は、十分な高速動作が可能なので、情報の読み出し速度を向上させることができる。なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、オフ電流が十分に低減された、酸化物半導体を用いたトランジスタと、十分な高速動作が可能な、酸化物半導体以外の半導体材料を用いたトランジスタとを一体に備える点であるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。図6におけるトランジスタ260は、半導体材料例えば、シリコンなどを含む基板200に設けられたチャネル形成領域216と、チャネル形成領域216を挟むように設けられた不純物領域220と、不純物領域220に接する金属化合物領域224と、チャネル形成領域216上に設けられたゲート絶縁層208と、ゲート絶縁層208上に設けられたゲート電極210と、を有する。つまり、トランジスタ260は、実施の形態1で示したトランジスタ160と同様の構成である。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、基板200上にはトランジスタ260を囲むように素子分離絶縁層206が設けられており、トランジスタ260上に絶縁層228および絶縁層230が設けられている。また、図示してはいないが、トランジスタ260の金属化合物領域224の一部は、ソース電極やドレイン電極として機能する電極を介して配線256または他の配線に接続されている。なお、高集積化を実現するためには、図6に示すようにトランジスタ260がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ260の特性を重視する場合には、ゲート電極210の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域220を設けても良い。図6におけるトランジスタ262は、絶縁層230上に設けられたソース電極またはドレイン電極242a、およびソース電極またはドレイン電極242bと、ソース電極またはドレイン電極242a、およびソース電極またはドレイン電極242bと電気的に接続されている酸化物半導体層244と、ソース電極またはドレイン電極242a、ソース電極またはドレイン電極242b、酸化物半導体層244を覆うゲート絶縁層246と、ゲート絶縁層246上に酸化物半導体層244と重畳するように設けられたゲート電極248aと、ソース電極またはドレイン電極242aと酸化物半導体層244との間の、ゲート電極248aと重畳する領域に設けられた絶縁層243aと、ソース電極またはドレイン電極242bと酸化物半導体層244との間の、ゲート電極248aと重畳する領域に設けられた絶縁層243bと、を有する。なお、ソース電極またはドレイン電極と、ゲート電極との間の容量を低減するためには、絶縁層243aおよび絶縁層243bを設けることが望ましいが、絶縁層243aおよび絶縁層243bを設けない構成とすることも可能である。つまり、トランジスタ262は、実施の形態1で示したトランジスタ162と同様の構成である。ここで、実施の形態1で示した酸化物半導体層144と同様に、酸化物半導体層244は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。このように、高純度化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ262を得ることができる。酸化物半導体層244の詳細については、実施の形態1を参酌することができる。ここで、酸化物半導体層244は、RMS粗さが1nm以下、好ましくは、0.5nm以下の表面を有する絶縁層230上に設けられる。このように、平坦性の良好な表面上に酸化物半導体層244を設けることにより、酸化物半導体層244の平坦性および均一性を良好なものとすることができる。平坦性および均一性が良好な酸化物半導体層244を用いることによって、酸化物半導体層の界面における、キャリアの散乱防止、界面準位の低減を図ることができる。これによって、トランジスタ262の移動度の向上、S値およびオフ電流の低減を図り、トランジスタ特性を向上させることができる。また、酸化物半導体層244の平坦性を向上させることにより、トランジスタ262のゲートリーク電流を低減することができる。なお、図6のトランジスタ262では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層244を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層244の汚染を防止できる。また、図1で示した半導体装置と、図6に示す半導体装置との相違の一は、下部のトランジスタのゲート電極と、上部のトランジスタのソース電極またはドレイン電極とが直接接続されているか否かにある。図6に示す半導体装置のように、絶縁層230から上面が露出されたゲート電極210と、ソース電極またはドレイン電極242aとを直接接続することで、ゲート電極210と、ソース電極またはドレイン電極242aとをコンタクトのための開口および電極を別途形成して接続する場合より、コンタクト面積を縮小することができるので、半導体装置の高集積化を図ることができる。また、コンタクトのために、別途形成する開口および電極に必要な工程を省くことができるので、半導体装置作製の工程を簡略化することができる。また、図1で示した半導体装置と、図6に示す半導体装置との相違の一は、容量素子264の有無である。図6における容量素子264は、ソース電極またはドレイン電極242a、酸化物半導体層244、ゲート絶縁層246、および電極248b、で構成される。すなわち、ソース電極またはドレイン電極242aは、容量素子264の一方の電極として機能し、電極248bは、容量素子264の他方の電極として機能することになる。なお、図6の容量素子264では、酸化物半導体層244とゲート絶縁層246を積層させることにより、ソース電極またはドレイン電極242aと、電極248bとの間の絶縁性を十分に確保することができる。もちろん、十分な容量を確保するために、酸化物半導体層244を有しない構成の容量素子264を採用しても良い。また、絶縁層243aと同様に形成される絶縁層を有する構成の容量素子264を採用しても良い。さらに、容量が不要の場合は、容量素子264を設けない構成とすることも可能である。なお、トランジスタ262および容量素子264において、ソース電極またはドレイン電極242a、およびソース電極またはドレイン電極242bの端部は、テーパー形状であることが好ましい。ソース電極またはドレイン電極242a、ソース電極またはドレイン電極242bの端部をテーパー形状とすることにより、酸化物半導体層244の被覆性が向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、30°以上60°以下とする。なお、テーパー角とは、テーパー形状を有する層例えば、ソース電極またはドレイン電極242aを、その断面基板の表面と直交する面に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。本実施の形態では、トランジスタ262および容量素子264が、トランジスタ260と重畳するように設けられている。このような平面レイアウトを採用することにより、高集積化が可能である。例えば、配線や電極との接続関係を工夫することにより、最小加工寸法をFとして、メモリセルの占める面積を15F2~25F2とすることも可能である。トランジスタ262および容量素子264の上には、絶縁層250が設けられており、絶縁層250上には絶縁層252が設けられている。そして、ゲート絶縁層246、絶縁層250、絶縁層252などに形成された開口には、電極254が設けられ、絶縁層252上には電極254と接続する配線256が形成される。ここで、図1で示した半導体装置と、図6に示す半導体装置との相違の一は、電極254の有無である。なお、図6では電極254を用いて、ソース電極またはドレイン電極242bと配線256を接続しているが、開示する発明はこれに限定されない。例えば、配線256を直接、ソース電極またはドレイン電極242bに接触させても良い。また、金属化合物領域224と接続される電極図示せずと、ソース電極またはドレイン電極242bとを接続しても良い。この場合、金属化合物領域224と接続される電極と、ソース電極またはドレイン電極242bと配線256を接続する電極254とを重畳して配置するのが好ましい。このようなレイアウトを採用することで、半導体装置の高集積化を図ることができる。なお、図6に示す半導体装置は、トランジスタ262として、ソース電極及びドレイン電極の上に酸化物半導体層を設けた、トップゲート型のトランジスタを用いたが、本実施の形態に係る半導体装置の構成はこれに限られるものではない。例えば、図7乃至図9に示すような半導体装置の構成としても良い。図7は、半導体装置の構成の一例であり、図7Aには、半導体装置の断面を、図7Bには、半導体装置の平面を、それぞれ示す。ここで、図7Aは、図7BのA1-A2およびB1-B2における断面に相当する。図7に示す半導体装置と、図6に示す半導体装置との相違の一は、酸化物半導体層244上に、ソース電極またはドレイン電極242a、およびソース電極またはドレイン電極242bが設けられていることである。これにより、図7に示す半導体装置のトランジスタ272および容量素子274の構成は、図6に示す半導体装置のトランジスタ262および容量素子264の構成とは異なる。図7に示すトランジスタ272は、絶縁層230上に設けられた酸化物半導体層244と、酸化物半導体層244上に設けられ、該酸化物半導体層244と電気的に接続されているソース電極またはドレイン電極242a、およびソース電極またはドレイン電極242bと、ソース電極またはドレイン電極242a、ソース電極またはドレイン電極242b、酸化物半導体層244を覆うゲート絶縁層246と、ゲート絶縁層246上に酸化物半導体層244と重畳するように設けられたゲート電極248aと、ソース電極またはドレイン電極242aとゲート絶縁層246との間の、ゲート電極248aと重畳する領域に設けられた絶縁層243aと、ソース電極またはドレイン電極242bとゲート絶縁層246との間の、ゲート電極248aと重畳する領域に設けられた絶縁層243bと、を有する。図7に示す容量素子274は、ソース電極またはドレイン電極242a、ゲート絶縁層246、および電極248b、で構成される。すなわち、ソース電極またはドレイン電極242aは、容量素子274の一方の電極として機能し、電極248bは、容量素子274の他方の電極として機能することになる。なお、図7に示す半導体装置の他の構成については、図6に示す半導体装置と同様なので、図6に示す半導体装置を参酌することができる。図8は、半導体装置の構成の一例であり、図8Aには、半導体装置の断面を、図8Bには、半導体装置の平面を、それぞれ示す。ここで、図8Aは、図8BのA1-A2およびB1-B2における断面に相当する。図8に示す半導体装置と、図6に示す半導体装置との相違の一は、ゲート電極248a上に、ゲート絶縁層246、酸化物半導体層244、ソース電極またはドレイン電極242a、およびソース電極またはドレイン電極242bが設けられていることである。つまり、図8に示す半導体装置のトランジスタ282は、ボトムゲート型である。これにより、図8に示す半導体装置のトランジスタ282および容量素子284の構成は、図6に示す半導体装置のトランジスタ262および容量素子264の構成とは異なる。図8に示すトランジスタ282は、絶縁層230上に設けられたゲート電極248aと、ゲート電極248aを覆うゲート絶縁層246と、ゲート絶縁層246上に設けられた、ソース電極またはドレイン電極242a、およびソース電極またはドレイン電極242bと、ソース電極またはドレイン電極242a、およびソース電極またはドレイン電極242b上に設けられ、ソース電極またはドレイン電極242a、およびソース電極またはドレイン電極242bと電気的に接続されている酸化物半導体層244と、を有する。なお、トランジスタ282は、絶縁層243aおよび絶縁層243bが設けられていない。図8に示す容量素子284は、ソース電極またはドレイン電極242a、ゲート絶縁層246、および電極248b、で構成される。すなわち、ソース電極またはドレイン電極242aは、容量素子284の一方の電極として機能し、電極248bは、容量素子284の他方の電極として機能することになる。なお、図8に示す半導体装置の他の構成については、図6に示す半導体装置と同様なので、図6に示す半導体装置を参酌することができる。図9は、半導体装置の構成の一例であり、図9Aには、半導体装置の断面を、図9Bには、半導体装置の平面を、それぞれ示す。ここで、図9Aは、図9BのA1-A2およびB1-B2における断面に相当する。図9に示す半導体装置と、図6に示す半導体装置との相違の一は、ゲート電極248a上に、ゲート絶縁層246、酸化物半導体層244、ソース電極またはドレイン電極242a、およびソース電極またはドレイン電極242bが設けられていることである。つまり、図9に示す半導体装置のトランジスタ292は、ボトムゲート型である。これにより、図9に示す半導体装置のトランジスタ292および容量素子294の構成は、図6に示す半導体装置のトランジスタ262および容量素子264の構成とは異なる。また、図9に示す半導体装置と、図8に示す半導体装置との相違の一は、酸化物半導体層244上に、ソース電極またはドレイン電極242a、およびソース電極またはドレイン電極242bが設けられていることである。図9に示すトランジスタ292は、絶縁層230上に設けられたゲート電極248aと、ゲート電極248aを覆うゲート絶縁層246と、ゲート絶縁層246上に設けられた、酸化物半導体層244と、酸化物半導体層244上に設けられ、酸化物半導体層244と電気的に接続されているソース電極またはドレイン電極242a、およびソース電極またはドレイン電極242bと、を有する。なお、トランジスタ292は、絶縁層243aおよび絶縁層243bが設けられていない。図9に示す容量素子294は、ソース電極またはドレイン電極242a、ゲート絶縁層246、および電極248b、で構成される。すなわち、ソース電極またはドレイン電極242aは、容量素子294の一方の電極として機能し、電極248bは、容量素子294の他方の電極として機能することになる。なお、図9に示す半導体装置の他の構成については、図6に示す半導体装置と同様なので、図6に示す半導体装置を参酌することができる。半導体装置の作製方法次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ260の作製方法について図10および図11を参照して説明し、その後、上部のトランジスタ262および容量素子264の作製方法について図12および図13を参照して説明する。下部のトランジスタの作製方法まず、半導体材料を含む基板200を用意し、基板200上に素子分離絶縁層を形成するためのマスクとなる保護層202を形成する図10A参照。ここで、基板200は、実施の形態1で示した基板100と同様の材料を用いることができる。また、保護層202も、実施の形態1で示した保護層102と同様の材料を用いることができる。以上の詳細については、実施の形態1の記載を参酌することができる。なお、半導体材料を含む基板200として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。次に、上記の保護層202をマスクとしてエッチングを行い、保護層202に覆われていない領域露出している領域の、基板200の一部を除去する。これにより他の半導体領域と分離された半導体領域204が形成される図10B参照。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次に、半導体領域204を覆うように絶縁層を形成し、半導体領域204に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層206を形成する図10C参照。素子分離絶縁層206は、実施の形態1で示した素子分離絶縁層106と同様の材料、方法を用いて形成することができる。よって、詳細については、実施の形態1の記載を参酌することができる。次に、半導体領域204の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層208、ゲート電極210を形成する図10C参照。ゲート絶縁層208及びゲート電極210は、実施の形態1で示したゲート絶縁層108及びゲート電極110と同様の材料、方法を用いて形成することができる。よって、詳細については、実施の形態1の記載を参酌することができる。次に、半導体領域204にリンPやヒ素Asなどを添加して、チャネル形成領域216および不純物領域220を形成する図10D参照。なお、ここではn型トランジスタを形成するためにリンやヒ素を添加しているが、p型トランジスタを形成する場合には、硼素BやアルミニウムAlなどの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。なお、ゲート電極210の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。次に、ゲート電極210、不純物領域220等を覆うように金属層222を形成する。それから、熱処理を施して、当該金属層222と半導体材料とを反応させ、不純物領域220に接する金属化合物領域224を形成する図11A参照。金属層222及び金属化合物領域224は、実施の形態1で示した金属層122及び金属化合物領域124と同様の材料、方法を用いて形成することができる。よって、詳細については、実施の形態1の記載を参酌することができる。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。次に、上述の工程により形成された各構成を覆うように、絶縁層228、絶縁層230を形成する図11B参照。絶縁層228や絶縁層230は、酸化シリコン、酸化窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層228や絶縁層230に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層228や絶縁層230には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層228や絶縁層230中に、窒化酸化シリコン、窒化シリコン、等の窒素を多く含む無機絶縁材料からなる層を含んでも良い。これにより、下部のトランジスタ260を構成する材料が含む水や水素などの不純物が後に形成する上部のトランジスタ262の酸化物半導体層244に侵入するのを防ぐことができる。ただし、この場合、後の工程で行うCMP処理だけでは窒素を多く含む無機絶縁材料からなる層の除去が困難なので、エッチング処理などを併用するのが好ましい。例えば、絶縁層228として酸化窒化シリコンを、絶縁層230として酸化シリコンを形成することができる。このように、絶縁層228および絶縁層230を酸化窒化シリコンや酸化シリコンのような、酸素を多く含む無機絶縁材料だけを用いて形成することにより、後の工程で絶縁層228および絶縁層230に容易にCMP処理を施すことができる。なお、ここでは、絶縁層228と絶縁層230の積層構造としているが、開示する発明の一態様はこれに限定されない。1層としても良いし、3層以上の積層構造としても良い。例えば、上記の絶縁層228として酸化窒化シリコンを、絶縁層230として酸化シリコンを形成する構成において、さらに絶縁層228と絶縁層230の間に窒化酸化シリコンを膜形成するような構成としても良い。以上により、半導体材料を含む基板200を用いたトランジスタ260が形成される図11B参照。このようなトランジスタ260は、高速動作が可能であるという特徴を有する。このため、当該トランジスタ260を読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。その後、トランジスタ262の形成前の処理として、絶縁層228や絶縁層230にCMP処理を施して、絶縁層228および絶縁層230の表面を平坦化すると同時にゲート電極210の上面を露出させる図11C参照。CMP処理は、1回行ってもよいし、複数回行ってもよい。複数回に分けてCMP処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁層228および絶縁層230の表面の平坦性をさらに向上させることができる。絶縁層228および絶縁層230を平坦化させる処理としては、CMP処理の他にエッチング処理などを適用することも可能であるが、酸化物半導体層244の平坦性および均一性を向上させ、トランジスタ262の特性を向上させるために、絶縁層228や絶縁層230の表面はRMS粗さが1nm以下、好ましくは0.5nm以下となるように平坦化しておくことが望ましい。また、絶縁層228および絶縁層230の積層構造に、窒化シリコンや窒化酸化シリコンのような、窒素を多く含む無機絶縁材料が含まれる場合、CMP処理だけでは窒素を多く含む無機絶縁材料の除去が困難なので、エッチング処理などを併用するのが好ましい。窒素を多く含む無機絶縁材料のエッチング処理には、ドライエッチング、ウェットエッチングのいずれを用いても良いが、素子の微細化という観点からはドライエッチングを用いるのが好適である。また、各絶縁層のエッチングレートが均一になり、且つゲート電極210とはエッチングの選択比が取れるように、エッチング条件エッチングガスやエッチング液、エッチング時間、温度等を適宜設定するのが好ましい。また、ドライエッチングに用いるエッチングガスには、例えば、フッ素を含むガストリフルオロメタンCHF3などや、さらにヘリウムHeやアルゴンArなどの希ガスを添加したガス、などを用いることができる。また、ゲート電極210の上面を絶縁層230から露出させたとき、ゲート電極210と絶縁層230は同一面を形成することが好ましい。なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、金属化合物領域224の一部と接続される、トランジスタ260のソース電極またはドレイン電極として機能する電極を形成しても良い。また、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。上部のトランジスタの作製方法次に、ゲート電極210、絶縁層228、絶縁層230などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極242a、ソース電極またはドレイン電極242bを形成する図12A参照。ソース電極またはドレイン電極242a、ソース電極またはドレイン電極242bは、実施の形態1で示したソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bと同様の材料、方法を用いて形成することができる。よって、詳細については、実施の形態1の記載を参酌することができる。ここで、ソース電極またはドレイン電極242a、ソース電極またはドレイン電極242bの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層246の被覆性を向上し、段切れを防止することができる。また、上部のトランジスタのチャネル長Lは、ソース電極またはドレイン電極242a、およびソース電極またはドレイン電極242bの下端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、10nm以上1000nm1μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。ここで、トランジスタ262のソース電極またはドレイン電極242aと、トランジスタ260のゲート電極210と、が直接接続される図12A参照。このように、ゲート電極210と、ソース電極またはドレイン電極242aとを直接接続することで、ゲート電極210と、ソース電極またはドレイン電極242aとをコンタクトのための開口および電極を別途形成して接続する場合より、コンタクト面積を縮小することができるので、半導体装置の高集積化を図ることができる。よって、記憶装置として用いることができる半導体装置の単位面積あたりの記憶容量を増加させることができる。また、コンタクトのために、別途形成する開口および電極に必要な工程を省くことができるので、半導体装置作製の工程を簡略化することができる。次に、ソース電極またはドレイン電極242aの上に絶縁層243aを、ソース電極またはドレイン電極242bの上に絶縁層243bを、それぞれ形成する図12B参照。絶縁層243aおよび絶縁層243bは、実施の形態1で示した絶縁層143aおよび絶縁層143bと同様の材料、方法を用いて形成することができる。よって、詳細については、実施の形態1の記載を参酌することができる。絶縁層243aおよび絶縁層243bを設けることにより、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減することが可能である。なお、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減させるという点では、絶縁層243aおよび絶縁層243bを形成するのが好適であるが、当該絶縁層を設けない構成とすることも可能である。次に、ソース電極またはドレイン電極242a、およびソース電極またはドレイン電極242bを覆うように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層244を形成する図12C参照。酸化物半導体層244は、実施の形態1で示した酸化物半導体層144と同様の材料、方法を用いて形成することができる。よって、詳細については、実施の形態1の記載を参酌することができる。ここで、酸化物半導体層244は、RMS粗さが1nm以下、好ましくは、0.5nm以下の表面を有する絶縁層230上に設けられる。このように、平坦性の良好な表面上に酸化物半導体層244を設けることにより、酸化物半導体層244の平坦性および均一性を良好なものとすることができる。さらに、平坦性および均一性が良好な酸化物半導体層244を用いることにより、トランジスタ262のトランジスタ特性を向上させることができる。なお、実施の形態1で示したように、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面例えば絶縁層230の表面の付着物を除去するのが好適である。それから、酸化物半導体層に対して、熱処理第1の熱処理を行うことが望ましい。熱処理第1の熱処理については、実施の形態1で示したのと同様の方法で行うことができる。第1の熱処理によって不純物を低減し、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。なお、酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。次に、酸化物半導体層244に接するゲート絶縁層246を形成し、その後、ゲート絶縁層246上において酸化物半導体層244と重畳する領域にゲート電極248aを形成し、ソース電極またはドレイン電極242aと重畳する領域に電極248bを形成する図12D参照。ゲート絶縁層246は、実施の形態1で示したゲート絶縁層146と同様の材料、方法を用いて形成することができる。ゲート絶縁層246の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。第2の熱処理については、実施の形態1で示したのと同様の方法で行うことができる。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層246が酸素を含む場合、酸化物半導体層244に酸素を供給し、該酸化物半導体層244の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、ゲート絶縁層246の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。上述のように、第1の熱処理と第2の熱処理の少なくとも一方を適用することで、酸化物半導体層244を、その主成分以外の不純物が極力含まれないように高純度化することができる。ゲート電極248aは、実施の形態1で示したゲート電極148aと同様の材料、方法を用いて形成することができる。また、ゲート電極248aを形成する際、当該導電層を選択的にエッチングすることによって、電極248bを形成することができる。以上の詳細については、実施の形態1の記載を参酌することができる。次に、ゲート絶縁層246、ゲート電極248a、および電極248b上に、絶縁層250および絶縁層252を形成する図13A参照。絶縁層250および絶縁層252は、実施の形態1で示した絶縁層150および絶縁層152と同様の材料、方法を用いて形成することができる。よって、詳細については、実施の形態1の記載を参酌することができる。次に、ゲート絶縁層246、絶縁層250、絶縁層252に、ソース電極またはドレイン電極242bにまで達する開口を形成する図13B参照。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。その後、上記開口に電極254を形成し、絶縁層252上に電極254に接する配線256を形成する図13C参照。電極254は、例えば、開口を含む領域にPVD法やCVD法などを用いて導電層を形成した後、エッチング処理やCMPといった方法を用いて、上記導電層の一部を除去することにより形成することができる。より具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここではソース電極またはドレイン電極242bとの接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。なお、上記導電層の一部を除去して電極254を形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のCMP処理によって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、電極254を含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。配線256は、実施の形態1で示した配線156と同様の材料、方法を用いて形成することができる。よって、詳細については、実施の形態1の記載を参酌することができる。以上により、高純度化された酸化物半導体層244を用いたトランジスタ262、および容量素子264が完成する図13C参照。このように高純度化され、真性化された酸化物半導体層244を用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。以上により、下部に酸化物半導体以外の半導体材料を用いたトランジスタを有し、上部に酸化物半導体を用いたトランジスタを有する、記憶装置として用いることができる半導体装置を提供することができる。このように、酸化物半導体を用いたトランジスタと、酸化物半導体以外の半導体材料を用いたトランジスタと、を一体に備える構成とすることにより、長時間に渡っての情報の保持が可能で、且つ情報の読み出しを高速で行うことが可能な、記憶装置として用いることができる半導体装置を実現することができる。また、平坦性の良好な表面上に酸化物半導体層を形成することにより、トランジスタ特性を向上させたトランジスタを、酸化物半導体以外の半導体材料を用いたトランジスタに積層した半導体装置を提供することができる。また、ゲート電極210と、ソース電極またはドレイン電極242aとを直接接続することで、コンタクト面積を縮小することができるので、半導体装置の高集積化を図ることができる。よって、記憶装置として用いることができる半導体装置の単位面積あたりの記憶容量を増加させることができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成およびその作製方法について、図14乃至図16を参照して説明する。なお、本実施の形態では、特に記憶装置として用いることができる半導体装置の構成例について説明する。半導体装置の断面構成および平面構成図14は、本実施の形態にかかる半導体装置の構成の一例である。図14Aには、半導体装置の断面を、図14Bには、半導体装置の平面を、それぞれ示す。ここで、図14Aは、図14BのC1-C2およびD1-D2における断面に相当する。図14Aおよび図14Bに示される半導体装置は、下部に第1の半導体材料を用いたトランジスタ560を有し、上部に第2の半導体材料を用いたトランジスタ562を有するものであり、トランジスタ560のゲート電極524aと、トランジスタ562のソース電極またはドレイン電極542aとは直接接続されている。ここで、第1の半導体材料と第2の半導体材料とは異なる半導体材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の材料シリコンなどとし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料を用いたトランジスタ560は、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタ562は、オフ電流を十分に低減することにより長時間の電荷保持を可能とする。このため、トランジスタ562をオフ状態とすることで、トランジスタ560のゲート電極524aの電位を極めて長時間にわたって保持することが可能である。そして、容量素子564を有することにより、トランジスタ560のゲート電極524aに与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。また、上記のような半導体材料を用いたトランジスタ560は、十分な高速動作が可能なので、情報の読み出し速度を向上させることができる。なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、オフ電流が十分に低減された、酸化物半導体を用いたトランジスタと、十分な高速動作が可能な、酸化物半導体以外の半導体材料を用いたトランジスタとを一体に備える点であるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。図14におけるトランジスタ560は、ベース基板500上の半導体層中に設けられたチャネル形成領域526と、チャネル形成領域526を挟むように設けられた不純物領域528と、チャネル形成領域526上に設けられたゲート絶縁層522aと、ゲート絶縁層522a上に設けられたゲート電極524aと、を有する。つまり、図14におけるトランジスタ560と、図6におけるトランジスタ260との相違の一は、トランジスタのチャネル形成領域がベース基板上の半導体層中に形成されるか否かにある。半導体基板を用いるか、SOI基板を用いるか、の相違ということもできる。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、トランジスタ560を覆うように絶縁層532および絶縁層534が設けられている。また、図示してはいないが、トランジスタ560の不純物領域528の一部は、ソース電極やドレイン電極として機能する電極を介して配線556または他の配線に接続されている。なお、高集積化を実現するためには、図14に示すようにトランジスタ560がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ560の特性を重視する場合には、ゲート電極524aの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域528を設けても良い。図14におけるトランジスタ562は、図6におけるトランジスタ262と同様である。すなわち、図14におけるトランジスタ562は、絶縁層534上に設けられたソース電極またはドレイン電極542a、およびソース電極またはドレイン電極542bと、ソース電極またはドレイン電極542a、およびソース電極またはドレイン電極542bと電気的に接続されている酸化物半導体層544と、ソース電極またはドレイン電極542a、ソース電極またはドレイン電極542b、酸化物半導体層544を覆うゲート絶縁層546と、ゲート絶縁層546上に酸化物半導体層544と重畳するように設けられたゲート電極548aと、ソース電極またはドレイン電極542aと酸化物半導体層544との間の、ゲート電極548aと重畳する領域に設けられた絶縁層543aと、ソース電極またはドレイン電極542bと酸化物半導体層544との間の、ゲート電極548aと重畳する領域に設けられた絶縁層543bと、を有する。なお、ソース電極またはドレイン電極と、ゲート電極との間の容量を低減するためには、絶縁層543aおよび絶縁層543bを設けることが望ましいが、絶縁層543aおよび絶縁層543bを設けない構成とすることも可能である。その他の詳細については、先の実施の形態を参酌できる。ここで、酸化物半導体層544は、RMS粗さが1nm以下、好ましくは、0.5nm以下の表面を有する絶縁層534上に設けられる。このように、平坦性の良好な表面上に酸化物半導体層544を設けることにより、酸化物半導体層544の平坦性および均一性を良好なものとすることができる。平坦性および均一性が良好な酸化物半導体層544を用いることによって、酸化物半導体層の界面における、キャリアの散乱防止、界面準位の低減を図ることができる。これによって、トランジスタ562の移動度の向上、S値およびオフ電流の低減を図り、トランジスタ特性を向上させることができる。また、酸化物半導体層544の平坦性を向上させることにより、トランジスタ562のゲートリーク電流を低減することができる。また、図14における容量素子564は、図6における容量素子264と同様である。すなわち、図14における容量素子564は、ソース電極またはドレイン電極542a、酸化物半導体層544、ゲート絶縁層546、および電極548b、で構成される。すなわち、ソース電極またはドレイン電極542aは、容量素子564の一方の電極として機能し、電極548bは、容量素子564の他方の電極として機能することになる。その他の詳細については、先の実施の形態を参酌できる。トランジスタ562および容量素子564の上に絶縁層550が設けられ、絶縁層550上には絶縁層552が設けられ、ゲート絶縁層546、絶縁層550、絶縁層552などに形成された開口に電極554が設けられ、絶縁層552上には電極554と接続する配線556が設けられている点についても、図6と同様である。なお、本実施の形態に係る半導体装置の構成は、図14に示す半導体装置に限られるものではない。例えば、トランジスタ562及び容量素子564の代わりに、図7に示すトランジスタ272及び容量素子274を用いる構成としてもよいし、図8に示すトランジスタ282及び容量素子284を用いる構成としてもよいし、図9に示すトランジスタ292及び容量素子294を用いる構成としてもよい。SOI基板の作製方法次に、上記半導体装置の作製に用いられるSOI基板の作製方法の一例について、図15を参照して説明する。まず、ベース基板500を準備する図15A参照。ベース基板500としては、絶縁体でなる基板を用いることができる。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。また、ベース基板500として単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いても良い。ベース基板500として半導体基板を用いる場合には、ガラス基板などを用いる場合と比較して熱処理の温度条件が緩和するため、良質なSOI基板を得ることが容易になる。ここで、半導体基板としては、太陽電池級シリコンSOG-Si:SolarGradeSilicon基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。本実施の形態では、ベース基板500としてガラス基板を用いる場合について説明する。ベース基板500として大面積化が可能で安価なガラス基板を用いることにより、低コスト化を図ることができる。上記ベース基板500に関しては、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、ベース基板500に対して、塩酸過酸化水素水混合溶液HPM、硫酸過酸化水素水混合溶液SPM、アンモニア過酸化水素水混合溶液APM、希フッ酸DHF、FPMフッ酸、過酸化水素水、純水の混合液等を用いて超音波洗浄を行う。このような洗浄処理を行うことによって、ベース基板500表面の平坦性向上や、ベース基板500表面に残存する研磨粒子の除去などが実現される。次に、ベース基板500の表面に、窒素含有層502例えば、窒化シリコン膜SiNxや窒化酸化シリコン膜SiNxOyx>y等の窒素を含有する絶縁膜を含む層を形成する図15B参照。窒素含有層502は、CVD法、スパッタリング法等を用いて形成することができる。本実施の形態において形成される窒素含有層502は、後に単結晶半導体層を貼り合わせるための層接合層となる。また、窒素含有層502は、ベース基板に含まれるナトリウムNa等の不純物が単結晶半導体層に拡散することを防ぐためのバリア層としても機能する。上述のように、本実施の形態では窒素含有層502を接合層として用いるため、その表面が所定の平坦性を有するように窒素含有層502を形成することが好ましい。具体的には、表面の平均面粗さRa、算術平均粗さともいうが0.5nm以下、RMS粗さが0.60nm以下、より好ましくは、Raが0.35nm以下、RMSが0.45nm以下となるように窒素含有層502を形成する。なお、上述の平均面粗さや自乗平均粗さには、例えば、10μm×10μmの領域において測定した値を用いることができる。膜厚は、10nm以上200nm以下、好ましくは50nm以上100nm以下の範囲とする。このように、表面の平坦性を高めておくことで、単結晶半導体層の接合不良を防止することができる。次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板510を用いる図15C参照。なお、ここでは、ボンド基板として単結晶のものを用いるが、ボンド基板の結晶性を単結晶に限る必要はない。単結晶半導体基板510としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第14族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径5インチ125mm、直径6インチ150mm、直径8インチ200mm、直径12インチ300mm、直径16インチ400mmサイズの円形のものが代表的である。なお、単結晶半導体基板510の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板510は、CZチョクラルスキー法やFZフローティングゾーン法を用いて作製することができる。単結晶半導体基板510の表面には酸化膜512を形成する図15D参照。なお、汚染物除去の観点から、酸化膜512の形成前に、塩酸過酸化水素水混合溶液HPM、硫酸過酸化水素水混合溶液SPM、アンモニア過酸化水素水混合溶液APM、希フッ酸DHF、FPMフッ酸、過酸化水素水、純水の混合液等を用いて単結晶半導体基板510の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。酸化膜512は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜512の作製方法としては、熱酸化法、CVD法、スパッタリング法などがある。また、CVD法を用いて酸化膜512を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン略称;TEOS:化学式SiOC2H54等の有機シランを用いて酸化シリコン膜を形成することが好ましい。本実施の形態では、単結晶半導体基板510に熱酸化処理を行うことにより酸化膜512ここでは、SiOx膜を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。例えば、塩素Clが添加された酸化性雰囲気中で単結晶半導体基板510に熱酸化処理を行うことにより、塩素酸化された酸化膜512を形成することができる。この場合、酸化膜512は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属例えば、Fe、Cr、Ni、Mo等を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基板510の汚染を低減させることができる。また、ベース基板500と貼り合わせた後に、ベース基板からのNa等の不純物を固定して、単結晶半導体基板510の汚染を防止できる。なお、酸化膜512に含有させるハロゲン原子は塩素原子に限られない。酸化膜512にはフッ素原子を含有させてもよい。単結晶半導体基板510表面をフッ素酸化する方法としては、HF溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、NF3を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。次に、イオンを電界で加速して単結晶半導体基板510に照射し、添加することで、単結晶半導体基板510の所定の深さに結晶構造が損傷した脆化領域514を形成する図15E参照。脆化領域514が形成される領域の深さは、イオンの運動エネルギー、質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域514は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板510から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、10nm以上500nm以下、好ましくは50nm以上200nm以下程度となるように平均侵入深さを調節すれば良い。当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板510に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、H3の比率を高くすると良い。具体的には、H、H2、H3の総量に対してH3の割合が50以上より好ましくは80以上となるようにする。H3の割合を高めることで、イオン照射の効率を向上させることができる。なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れをおさえることが可能である。なお、イオンドーピング装置を用いて脆化領域514を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜512を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板510の汚染を防ぐことができる。次に、ベース基板500と、単結晶半導体基板510とを対向させ、窒素含有層502の表面と酸化膜512の表面とを密着させる。これにより、ベース基板500と、単結晶半導体基板510とが貼り合わされる図15F参照。貼り合わせの際には、ベース基板500または単結晶半導体基板510の一箇所に、0.001N/cm2以上100N/cm2以下、例えば、1N/cm2以上20N/cm2以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、密着させた部分において窒素含有層502と酸化膜512の接合が生じ、当該部分を始点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。なお、単結晶半導体基板510とベース基板500とを貼り合わせる前には、貼り合わせに係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板510とベース基板500との界面での接合強度を向上させることができる。表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域514における分離が生じない温度例えば、室温以上400°C未満とする。また、この温度範囲で加熱しながら、窒素含有層502と酸化膜512とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、RTA瞬間熱アニール、RapidThermalAnneal装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。次に、熱処理を行うことにより、単結晶半導体基板510を脆化領域において分離して、ベース基板500上に、窒素含有層502および酸化膜512を介して単結晶半導体層516を形成する図15G参照。なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層516の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理温度は、300°C以上600°C以下とすればよく、400°C以上500°C以下とすると、より効果的である。なお、単結晶半導体基板510を分離した後には、単結晶半導体層516に対して、500°C以上の温度で熱処理を行い、単結晶半導体層516中に残存する水素の濃度を低減させてもよい。次に、単結晶半導体層516の表面にレーザー光を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層518を形成する図15H参照。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。なお、本実施の形態においては、単結晶半導体層516の分離に係る熱処理の直後に、レーザー光の照射処理を行っているが、開示する発明の一態様はこれに限定して解釈されない。単結晶半導体層516の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層516表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、単結晶半導体層516表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。なお、上記、エッチング処理としては、ウェットエッチング、ドライエッチングのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した後、単結晶半導体層516の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層516の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方を用いればよい。以上の工程により、良好な特性の単結晶半導体層518を有するSOI基板を得ることができる図15H参照。半導体装置の作製方法次に、上記のSOI基板を用いた半導体装置の作製方法、特に、トランジスタ560の作製方法について、図16を参照して説明する。なお、図16は、図15に示す方法で作成したSOI基板の一部であって、図14Aに相当する断面図である。まず、単結晶半導体層518を島状に加工して、半導体層520を形成する図16A参照。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物元素や、p型の導電性を付与する不純物元素を半導体層に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。次に、半導体層520を覆うように絶縁層522を形成し、絶縁層522上の半導体層520と重畳する領域に導電層524を形成する図16B参照。絶縁層522は、後にゲート絶縁層となるものである。絶縁層522は、例えば、半導体層520表面の熱処理熱酸化処理や熱窒化処理などによって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。ここでは、プラズマCVD法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。導電層524は、後にゲート電極となるものである。導電層524は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。次に、絶縁層522および導電層524を選択的にエッチングして、半導体層520の上方に、ゲート絶縁層522aおよびゲート電極524aを形成する図16C参照。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次に、ゲート電極524aをマスクとして、一導電型を付与する不純物元素を半導体層520に添加して、チャネル形成領域526および不純物領域528を形成する図16D参照。なお、ここでは、n型トランジスタを形成するために、リンPやヒ素Asを添加するが、p型トランジスタを形成する場合には、ホウ素BやアルミニウムAlなどの不純物元素を添加すればよい。ここで、添加される不純物の濃度は適宜設定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う。なお、半導体層520がシリコンを含む材料でなる場合には、ソース領域およびドレイン領域をさらに低抵抗化するために、半導体層520の一部をシリサイド化したシリサイド領域を形成してもよい。シリサイド領域の形成は、半導体層に金属を接触させ、加熱処理例えば、GRTA法、LRTA法、レーザー光の照射、等により、半導体層中のシリコンと金属とを反応させて行う。シリサイドとしては、例えば、コバルトシリサイドやニッケルシリサイドを形成すれば良い。半導体層520が薄い場合には、半導体層520の底部までシリサイド反応を進めても良い。シリサイド化に用いることができる金属材料としては、コバルトやニッケルの他、チタン、タングステン、モリブデン、ジルコニウム、ハフニウム、タンタル、バナジウム、ネオジム、クロム、白金、パラジウム等を挙げることができる。次に、上述の工程により形成された各構成を覆うように、絶縁層532、絶縁層534を形成する図16D参照。絶縁層532や絶縁層534は、酸化シリコン、酸化窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層532や絶縁層534に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層532や絶縁層534には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層532や絶縁層534中に、窒化酸化シリコン、窒化シリコン、等の窒素を多く含む無機絶縁材料からなる層を含んでも良い。これにより、下部のトランジスタ560を構成する材料が含む水や水素などの不純物が後に形成する上部のトランジスタ562の酸化物半導体層544に侵入するのを防ぐことができる。ただし、この場合、後の工程で行うCMP処理だけでは窒素を多く含む無機絶縁材料からなる層の除去が困難なので、エッチング処理などを併用するのが好ましい。例えば、絶縁層532として酸化窒化シリコンを、絶縁層534として酸化シリコンを形成することができる。このように、絶縁層532および絶縁層534を酸化窒化シリコンや酸化シリコンのような、酸素を多く含む無機絶縁材料だけを用いて形成することにより、後の工程で絶縁層532および絶縁層534に容易にCMP処理を施すことができる。なお、ここでは、絶縁層532と絶縁層534の積層構造としているが、開示する発明の一態様はこれに限定されない。1層としても良いし、3層以上の積層構造としても良い。例えば、上記の絶縁層532として酸化窒化シリコンを、絶縁層534として酸化シリコン膜を形成する構成において、さらに絶縁層532と絶縁層534の間に窒化酸化シリコンを形成するような構成としても良い。以上により、SOI基板を用いたトランジスタ560が形成される図16D参照。酸化物半導体以外の材料を用いたトランジスタ560は、高速動作が可能であるから、当該トランジスタを読み出しトランジスタとして用いることにより、読み出し動作を高速化することができる。また、トランジスタ560を用いて、他の論理回路演算回路ともいうなどを構成することもできる。その後、絶縁層532や絶縁層534にCMP処理を施して、ゲート電極524aの上面を露出させる図16E参照。ゲート電極524aの上面を露出させる処理としては、CMP処理の他にエッチング処理などを適用することも可能であるが、後に形成されるトランジスタ562の特性を向上させるために、絶縁層532や絶縁層534の表面は可能な限り平坦にしておくことが望ましい。その後、トランジスタ562の形成前の処理として、絶縁層532や絶縁層534にCMP処理を施して、絶縁層532および絶縁層534の表面を平坦化すると同時にゲート電極524aの上面を露出させる図16E参照。CMP処理は、1回行ってもよいし、複数回行ってもよい。複数回に分けてCMP処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁層532および絶縁層534の表面の平坦性をさらに向上させることができる。絶縁層532および絶縁層534を平坦化させる処理としては、CMP処理の他にエッチング処理などを適用することも可能であるが、酸化物半導体層544の平坦性および均一性を向上させ、トランジスタ562の特性を向上させるために、絶縁層532や絶縁層534の表面はRMS粗さが1nm以下、好ましくは0.5nm以下となるように平坦化しておくことが望ましい。また、絶縁層532および絶縁層534の積層構造に、窒化シリコンや窒化酸化シリコンのような、窒素を多く含む無機絶縁材料が含まれる場合、CMP処理だけでは窒素を多く含む無機絶縁材料の除去が困難なので、エッチング処理などを併用するのが好ましい。窒素を多く含む無機絶縁材料のエッチング処理には、ドライエッチング、ウェットエッチングのいずれを用いても良いが、素子の微細化という観点からはドライエッチングを用いるのが好適である。また、各絶縁層のエッチングレートが均一になり、且つゲート電極524aとはエッチングの選択比が取れるように、エッチング条件エッチングガスやエッチング液、エッチング時間、温度等を適宜設定するのが好ましい。また、ドライエッチングに用いるエッチングガスには、例えば、フッ素を含むガストリフルオロメタンCHF3などや、さらにヘリウムHeやアルゴンArなどの希ガスを添加したガス、などを用いることができる。また、ゲート電極524aの上面を絶縁層534から露出させたとき、ゲート電極524aと絶縁層534は同一面を形成することが好ましい。なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、不純物領域528の一部と接続される、トランジスタ560のソース電極またはドレイン電極として機能する電極を形成しても良い。また、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。その後、トランジスタ560と電気的に接続するトランジスタ562および容量素子564を形成する図14A参照。トランジスタ562および容量素子564の作製方法は、トランジスタ262および容量素子264の場合と同様であるから、ここでは省略する。作製方法の詳細については、先の実施の形態を参酌できる。以上により、下部に酸化物半導体以外の半導体材料を用いたトランジスタを有し、上部に酸化物半導体を用いたトランジスタを有する、記憶装置として用いることができる半導体装置を提供することができる。このように、酸化物半導体以外の半導体材料を用いたトランジスタと、酸化物半導体を用いたトランジスタとを一体に備える構成とすることにより、長時間に渡っての情報の保持が可能で、且つ情報の読み出しを高速で行うことが可能な、記憶装置として用いることができる半導体装置を実現することができる。また、平坦性の良好な表面上に酸化物半導体層を形成することにより、トランジスタ特性を向上させたトランジスタを、酸化物半導体以外の半導体材料を用いたトランジスタに積層した半導体装置を提供することができる。また、ゲート電極524aと、ソース電極またはドレイン電極542aとを直接接続することで、コンタクト面積を縮小することができるので、半導体装置の高集積化を図ることができる。よって、記憶装置として用いることができる半導体装置の単位面積あたりの記憶容量を増加させることができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態4本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図17を参照して説明する。ここでは、記憶装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。図17A-1に示す半導体装置において、第1の配線1stLineとトランジスタ700のソース電極とは、電気的に接続され、第2の配線2ndLineとトランジスタ700のドレイン電極とは、電気的に接続されている。そして、トランジスタ700のゲート電極と、トランジスタ710のソース電極またはドレイン電極の一方は、容量素子720の電極の一方と電気的に接続される。また、第3の配線3rdLineとトランジスタ710のソース電極またはドレイン電極の他方とは、電気的に接続され、第4の配線4thLineと、トランジスタ710のゲート電極とは、電気的に接続されている。また、第5の配線5thLineと、容量素子720の電極の他方は電気的に接続されている。ここで、トランジスタ710には、酸化物半導体を用いたトランジスタが適用される。ここで、酸化物半導体を用いたトランジスタとしては、例えば、先の実施の形態で示した、トランジスタ262、トランジスタ272、トランジスタ282、トランジスタ292、トランジスタ562を用いることができる。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ710をオフ状態とすることで、トランジスタ700のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子720を有することにより、トランジスタ700のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。ここで、容量素子720としては、例えば、先の実施の形態で示した、容量素子264、容量素子274、容量素子284、容量素子294、容量素子564を用いることができる。また、トランジスタ700には、酸化物半導体以外の半導体材料を用いたトランジスタが適用される。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。ここで、酸化物半導体以外の半導体材料を用いたトランジスタとしては、例えば、先の実施の形態で示した、トランジスタ260またはトランジスタ560を用いることができる。また、図17Bに示すように、容量素子720を設けない構成とすることも可能である。図17A-1に示す半導体装置では、トランジスタ700のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。はじめに、情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、トランジスタ710がオン状態となる電位にして、トランジスタ710をオン状態とする。これにより、第3の配線の電位が、トランジスタ700のゲート電極、および容量素子720に与えられる。すなわち、トランジスタ700のゲート電極には、所定の電荷が与えられる書き込み。ここでは、異なる二つの電位を与える電荷以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHというのいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第4の配線の電位を、トランジスタ710がオフ状態となる電位にして、トランジスタ710をオフ状態とすることにより、トランジスタ700のゲート電極に与えられた電荷が保持される保持。トランジスタ710のオフ電流は極めて小さいから、トランジスタ700のゲート電極の電荷は長時間にわたって保持される。次に、情報の読み出しについて説明する。第1の配線に所定の電位定電位を与えた状態で、第5の配線に適切な電位読み出し電位を与えると、トランジスタ700のゲート電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジスタ700をnチャネル型とすると、トランジスタ700のゲート電極にQHが与えられている場合の見かけのしきい値Vth_Hは、トランジスタ700のゲート電極にQLが与えられている場合の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ700をオン状態とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ700のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、QHが与えられていた場合には、第5の配線の電位がV0>Vth_Hとなれば、トランジスタ700はオン状態となる。QLが与えられていた場合には、第5の配線の電位がV0<Vth_Lとなっても、トランジスタ700はオフ状態のままである。このため、第2の配線の電位を見ることで、保持されている情報を読み出すことができる。なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないようにするには、各メモリセル間でトランジスタ700がそれぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジスタ700がオフ状態となるような電位、つまり、Vth_Hより小さい電位を与えればよい。また、各メモリセル間でトランジスタ700がそれぞれ直列に接続されている場合には、読み出しの対象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジスタ700がオン状態となるような電位、つまり、Vth_Lより大きい電位を第5の配線に与えればよい。次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ710がオン状態となる電位にして、トランジスタ710をオン状態とする。これにより、第3の配線の電位新たな情報に係る電位が、トランジスタ700のゲート電極および容量素子720に与えられる。その後、第4の配線の電位を、トランジスタ710がオフ状態となる電位にして、トランジスタ710をオフ状態とすることにより、トランジスタ700のゲート電極は、新たな情報に係る電荷が与えられた状態となる。このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。なお、トランジスタ710のソース電極またはドレイン電極は、トランジスタ700のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ710のソース電極またはドレイン電極とトランジスタ700のゲート電極が電気的に接続される部位をフローティングゲート部FGと呼ぶ場合がある。トランジスタ710がオフの場合、当該フローティングゲート部FGは絶縁体中に埋設されたと見ることができ、フローティングゲート部FGには電荷が保持される。酸化物半導体を用いたトランジスタ710のオフ電流は、シリコン半導体などで形成されるトランジスタの10万分の1以下であるため、トランジスタ710のリークによる、フローティングゲート部FGに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ710により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。例えば、トランジスタ710の室温でのオフ電流が10zA1zAゼプトアンペアは1×10-21A以下であり、容量素子720の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜トンネル絶縁膜の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。図17A-1に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図17A-2のように考えることが可能である。つまり、図17A-2では、トランジスタ700および容量素子720が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。R1およびC1は、それぞれ、容量素子720の抵抗値および容量値であり、抵抗値R1は、容量素子720を構成する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれ、トランジスタ700の抵抗値および容量値であり、抵抗値R2はトランジスタ700がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量の容量値に相当する。トランジスタ710がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値実効抵抗とも呼ぶをROSとすると、トランジスタ710のゲートリークが十分に小さい条件において、R1およびR2が、R1≧ROS、R2≧ROSを満たす場合には、電荷の保持期間情報の保持期間ということもできるは、主としてトランジスタ710のオフ電流によって決定されることになる。逆に、当該条件を満たさない場合には、トランジスタ710のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ710のオフ電流以外のリーク電流例えば、ソース電極とゲート電極の間において生じるリーク電流等が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。一方で、C1とC2は、C1≧C2の関係を満たすことが望ましい。C1を大きくすることで、第5の配線によってフローティングゲート部FGの電位を制御する際に、第5の配線の電位を効率よくフローティングゲート部FGに与えることができるようになり、第5の配線に与える電位間例えば、読み出しの電位と、非読み出しの電位の電位差を低く抑えることができるためである。上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、R1およびR2は、トランジスタ700のゲート絶縁層や容量素子720の絶縁層によって制御される。C1およびC2についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。本実施の形態で示す半導体装置においては、フローティングゲート部FGが、フラッシュメモリ等のフローティングゲート型のトランジスタのフローティングゲートと同等の作用をするが、本実施の形態のフローティングゲート部FGは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。また、フラッシュメモリの上記原理によって、絶縁膜の劣化が進行し、書き換え回数の限界104~105回程度という別の問題も生じる。開示する発明に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。また、トンネル電流による電荷の注入を用いないため、メモリセルの劣化の原因が存在しない。つまり、フラッシュメモリと比較して高い耐久性および信頼性を有することになる。また、高電界が不要であり、大型の周辺回路昇圧回路などが不要である点も、フラッシュメモリに対するアドバンテージである。なお、容量素子720を構成する絶縁層の比誘電率εr1と、トランジスタ700を構成する絶縁層の比誘電率εr2とを異ならせる場合には、容量素子720を構成する絶縁層の面積S1と、トランジスタ700においてゲート容量を構成する絶縁層の面積S2とが、2S2≧S1望ましくはS2≧S1を満たしつつ、C1≧C2を実現することが容易である。すなわち、容量素子720を構成する絶縁層の面積を小さくしつつ、C1≧C2を実現することが容易である。具体的には、例えば、容量素子720を構成する絶縁層においては、酸化ハフニウムなどのhigh-k材料でなる膜、または酸化ハフニウムなどのhigh-k材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεr1を10以上、好ましくは15以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εr2=3~4とすることができる。このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。なお、上記説明は、電子を多数キャリアとするn型トランジスタnチャネル型トランジスタを用いる場合についてのものであるが、n型トランジスタに代えて、正孔を多数キャリアとするp型トランジスタを用いることができるのはいうまでもない。以上示したように、開示する発明の一態様の半導体装置は、オフ状態でのソースとドレイン間のリーク電流オフ電流が少ない書き込み用トランジスタ、該書き込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性のメモリセルを有している。書き込み用トランジスタのオフ電流は、使用時の温度例えば、25°Cで100zA1×10-19A以下、好ましくは10zA1×10-20A以下、さらに好ましくは、1zA1×10-21A以下である。通常のシリコン半導体では、上述のように低いオフ電流を得ることは困難であるが、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては達成しうる。このため、書き込み用トランジスタとして、酸化物半導体を含むトランジスタを用いることが好ましい。さらに酸化物半導体を用いたトランジスタはサブスレッショルドスイング値S値が小さいため、比較的移動度が低くてもスイッチング速度を十分大きくすることが可能である。よって、該トランジスタを書き込み用トランジスタとして用いることで、フローティングゲート部FGに与えられる書き込みパルスの立ち上がりを極めて急峻にすることができる。また、オフ電流が小さいため、フローティングゲート部FGに保持させる電荷量を少なくすることが可能である。つまり、酸化物半導体を用いたトランジスタを書き込み用トランジスタとして用いることで、情報の書き換えを高速に行うことができる。読み出し用トランジスタとしては、オフ電流についての制限はないが、読み出しの速度を高くするために、高速で動作するトランジスタを用いるのが望ましい。例えば、読み出し用トランジスタとしてスイッチング速度が1ナノ秒以下のトランジスタを用いるのが好ましい。このように、酸化物半導体を用いたトランジスタを書き込み用トランジスタとして用い、酸化物半導体以外の半導体材料を用いたトランジスタを読み出し用トランジスタとして用いることにより、長時間に渡っての情報の保持が可能で、且つ情報の読み出しを高速で行うことが可能な、記憶装置として用いることができる半導体装置を実現することができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態5本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図18および図19を用いて説明する。図18Aおよび図18Bは、図17A-1に示す半導体装置以下、メモリセル750とも記載する。を複数用いて形成される半導体装置の回路図である。図18Aは、メモリセル750が直列に接続された、いわゆるNAND型の半導体装置の回路図であり、図18Bは、メモリセル750が並列に接続された、いわゆるNOR型の半導体装置の回路図である。図18Aに示す半導体装置は、ソース線SL、ビット線BL、第1信号線S1、複数本の第2信号線S2、複数本のワード線WL、複数のメモリセル750を有する。図18Aでは、ソース線SLおよびビット線BLを1本ずつ有する構成となっているが、これに限られることなく、ソース線SLおよびビット線BLを複数本有する構成としてもよい。各メモリセル750において、トランジスタ700のゲート電極と、トランジスタ710のソース電極またはドレイン電極の一方と、容量素子720の電極の一方とは、電気的に接続されている。また、第1信号線S1とトランジスタ710のソース電極またはドレイン電極の他方とは、電気的に接続され、第2信号線S2とトランジスタ710のゲート電極とは、電気的に接続されている。そして、ワード線WLと容量素子720の電極の他方は電気的に接続されている。また、メモリセル750が有するトランジスタ700のソース電極は、隣接するメモリセル750のトランジスタ700のドレイン電極と電気的に接続され、メモリセル750が有するトランジスタ700のドレイン電極は、隣接するメモリセル750のトランジスタ700のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセルのうち、一方の端に設けられたメモリセル750が有するトランジスタ700のドレイン電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのうち、他方の端に設けられたメモリセル750が有するトランジスタ700のソース電極は、ソース線と電気的に接続される。図18Aに示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行の第2の信号線S2にトランジスタ710がオン状態となる電位を与え、書き込みを行う行のトランジスタ710をオン状態にする。これにより、指定した行のトランジスタ700のゲート電極に第1の信号線S1の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線WLに、トランジスタ700のゲート電極に与えられた電荷によらず、トランジスタ700がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ700をオン状態とする。それから、読み出しを行う行のワード線WLに、トランジスタ700のゲート電極が有する電荷によって、トランジスタ700のオン状態またはオフ状態が選択されるような電位読み出し電位を与える。そして、ソース線SLに定電位を与え、ビット線BLに接続されている読み出し回路図示しないを動作状態とする。ここで、ソース線SL-ビット線BL間の複数のトランジスタ700は、読み出しを行う行を除いてオン状態となっているため、ソース線SL-ビット線BL間のコンダクタンスは、読み出しを行う行のトランジスタ700の状態オン状態またはオフ状態によって決定される。読み出しを行う行のトランジスタ700のゲート電極が有する電荷によって、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線BLの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。図18Bに示す半導体装置は、ソース線SL、ビット線BL、第1信号線S1、第2信号線S2、およびワード線WLをそれぞれ複数本有し、複数のメモリセル750を有する。各トランジスタ700のゲート電極と、トランジスタ710のソース電極またはドレイン電極の一方と、容量素子720の電極の一方とは、電気的に接続されている。また、ソース線SLとトランジスタ700のソース電極とは、電気的に接続され、ビット線BLとトランジスタ700のドレイン電極とは、電気的に接続されている。また、第1信号線S1とトランジスタ710のソース電極またはドレイン電極の他方とは、電気的に接続され、第2信号線S2とトランジスタ710のゲート電極とは、電気的に接続されている。そして、ワード線WLと容量素子720の電極の他方は電気的に接続されている。図18Bに示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は、上述の図18Aに示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線WLに、トランジスタ700のゲート電極に与えられた電荷によらず、トランジスタ700がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ700をオフ状態とする。それから、読み出しを行う行のワード線WLに、トランジスタ700のゲート電極が有する電荷によって、トランジスタ700のオン状態またはオフ状態が選択されるような電位読み出し電位を与える。そして、ソース線SLに定電位を与え、ビット線BLに接続されている読み出し回路図示しないを動作状態とする。ここで、ソース線SL-ビット線BL間のコンダクタンスは、読み出しを行う行のトランジスタ700の状態オン状態またはオフ状態によって決定される。つまり、読み出しを行う行のトランジスタ700のゲート電極が有する電荷によって、ビット線BLの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。なお、上記においては、各メモリセル750に保持させる情報量を1ビットとしたが、本実施の形態に示す記憶装置の構成はこれに限られない。トランジスタ700のゲート電極に与える電位を3種類以上用意して、各メモリセル750が保持する情報量を増加させても良い。例えば、トランジスタ700のゲート電極にあたえる電位を4種類とする場合には、各メモリセルに2ビットの情報を保持させることができる。次に、図18に示す半導体装置などに用いることができる読み出し回路の一例について図19を用いて説明する。図19Aには、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセンスアンプ回路を有する。読み出し時には、端子Aは読み出しを行うメモリセルが接続されたビット線に接続される。また、トランジスタのゲート電極にはバイアス電位Vbiasが印加され、端子Aの電位が制御される。メモリセル750は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選択したメモリセル750のトランジスタ700がオン状態の場合には低抵抗状態となり、選択したメモリセル750のトランジスタ700がオフ状態の場合には高抵抗状態となる。メモリセルが高抵抗状態の場合、端子Aの電位が参照電位Vrefより高くなり、センスアンプは端子Aの電位に対応する電位を出力する。一方、メモリセルが低抵抗状態の場合、端子Aの電位が参照電位Vrefより低くなり、センスアンプ回路は端子Aの電位に対応する電位を出力する。このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができる。なお、本実施の形態の読み出し回路は一例である。他の回路を用いても良い。また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Vrefの代わりに参照用のビット線が接続される構成としても良い。図19Bに、センスアンプ回路の一例である差動型センスアンプを示す。差動型センスアンプは、入力端子VinとVin-と出力端子Voutを有し、VinとVin-の差を増幅する。Vin>Vin-であればVoutは、概ねHigh出力、Vin<Vin-であればVoutは、概ねLow出力となる。当該差動型センスアンプを読み出し回路に用いる場合、VinとVin-の一方は入力端子Aと接続し、VinとVin-の他方には参照電位Vrefを与える。図19Cに、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型センスアンプは、入出力端子V1およびV2と、制御用信号Sp、Snの入力端子を有する。まず、信号SpをHigh、信号SnをLowとして、電源電位Vddを遮断する。そして、比較を行う電位をV1とV2に与える。その後、信号SpをLow、信号SnをHighとして、電源電位Vddを供給すると、比較を行う電位V1inとV2inがV1in>V2inの関係にあれば、V1の出力はHigh、V2の出力はLowとなり、V1in<V2inの関係にあれば、V1の出力はLow、V2の出力はHighとなる。このような関係を利用して、V1inとV2inの差を増幅することができる。当該ラッチ型センスアンプを読み出し回路に用いる場合、V1とV2の一方は、スイッチを介して端子Aおよび出力端子と接続し、V1とV2の他方には参照電位Vrefを与える。本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態6本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図20を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図20Aは、ノート型のパーソナルコンピュータであり、筐体601、筐体602、表示部603、キーボード604などによって構成されている。筐体601と筐体602内には、先の実施の形態に示す酸化物半導体を用いたトランジスタと、酸化物半導体以外の半導体材料を用いたトランジスタと、を一体に備えた半導体装置が設けられている。そのため、長時間に渡っての情報の保持および情報の高速読み出しが可能、といった特徴を備えたノート型のパーソナルコンピュータが実現される。図20Bは、携帯情報端末PDAであり、本体611には、表示部613と、外部インターフェイス615と、操作ボタン614等が設けられている。また、携帯情報端末を操作するスタイラス612などを備えている。本体611内には、先の実施の形態に示す酸化物半導体を用いたトランジスタと、酸化物半導体以外の半導体材料を用いたトランジスタと、を一体に備えた半導体装置が設けられている。そのため、長時間に渡っての情報の保持および情報の高速読み出しが可能、といった特徴を備えた携帯情報端末が実現される。図20Cは、電子ペーパーを実装した電子書籍620であり、筐体621と筐体623の2つの筐体で構成されている。筐体621及び筐体623には、それぞれ表示部625及び表示部627が設けられている。筐体621と筐体623は、軸部637により接続されており、該軸部637を軸として開閉動作を行うことができる。また、筐体621は、電源631、操作キー633、スピーカー635などを備えている。筐体621、筐体623の少なくとも一には、先の実施の形態に示す酸化物半導体を用いたトランジスタと、酸化物半導体以外の半導体材料を用いたトランジスタと、を一体に備えた半導体装置が設けられている。そのため、長時間に渡っての情報の保持および情報の高速読み出しが可能、といった特徴を備えた電子書籍が実現される。図20Dは、携帯電話機であり、筐体640と筐体641の2つの筐体で構成されている。さらに、筐体640と筐体641は、スライドし、図20Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体641は、表示パネル642、スピーカー643、マイクロフォン644、ポインティングデバイス646、カメラ用レンズ647、外部接続端子648などを備えている。また、筐体640は、携帯電話機の充電を行う太陽電池セル649、外部メモリスロット650などを備えている。また、表示パネル642はタッチパネル機能を備えており、図20Dには映像表示されている複数の操作キー645を点線で示している。また、アンテナは、筐体641に内蔵されている。筐体640と筐体641の少なくとも一には、先の実施の形態に示す酸化物半導体を用いたトランジスタと、酸化物半導体以外の半導体材料を用いたトランジスタと、を一体に備えた半導体装置が設けられている。そのため、長時間に渡っての情報の保持および情報の高速読み出しが可能、といった特徴を備えた携帯電話機が実現される。図20Eは、デジタルカメラであり、本体661、表示部667、接眼部663、操作スイッチ664、表示部665、バッテリー666などによって構成されている。本体661内には、先の実施の形態に示す酸化物半導体を用いたトランジスタと、酸化物半導体以外の半導体材料を用いたトランジスタと、を一体に備えた半導体装置が設けられている。そのため、長時間に渡っての情報の保持および情報の高速読み出しが可能、といった特徴を備えたデジタルカメラが実現される。図20Fは、テレビジョン装置670であり、筐体671、表示部673、スタンド675などで構成されている。テレビジョン装置670の操作は、筐体671が備えるスイッチや、リモコン操作機680により行うことができる。筐体671及びリモコン操作機680には、先の実施の形態に示す酸化物半導体を用いたトランジスタと、酸化物半導体以外の半導体材料を用いたトランジスタと、を一体に備えた半導体装置が設けられている。そのため、長時間に渡っての情報の保持および情報の高速読み出しが可能、といった特徴を備えたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、小型、高速動作、低消費電力、といった特徴を備えた電子機器が実現される。本実施例では、SOI基板を用いてトランジスタを作製し、該トランジスタ上に層間絶縁層を形成した後、該層間絶縁層にCMP処理を行い、CMP処理の前後における層間絶縁層の平坦性について評価した。まず、本実施例で用いたトランジスタおよび、該トランジスタ上に形成した層間絶縁層の作製工程について説明する。まず、ガラス基板と、該ガラス基板上に設けられた熱酸化膜膜厚100nmと、該熱酸化膜上に設けられた単結晶シリコン層膜厚60nmと、からなるSOI基板を用意した。それから、ガラス基板上に、熱酸化膜を介して形成された単結晶シリコン層を、ドライエッチングを用いてパターニングした。次に、単結晶シリコン層およびガラス基板を覆うように、CVD法を用いて酸化窒化シリコン膜膜厚20nmを成膜し、ゲート絶縁層を形成した。次に、ゲート絶縁層上に、窒化タンタル膜膜厚30nmを、スパッタ法を用いて成膜し、続いてタングステン膜膜厚370nmを、スパッタ法を用いて成膜した。それから、窒化タンタル膜とタングステン膜の積層膜を、ドライエッチングを用いてパターニングし、ゲート電極を形成した。以上により、ガラス基板上に熱酸化膜を介して単結晶シリコン層が設けられ、該単結晶シリコン層上にゲート絶縁層が設けられ、該ゲート絶縁層上にゲート電極が設けられた、トップゲート型のトランジスタを作製することができる。次に、該トランジスタを覆うように、プラズマCVD法を用いて、酸化窒化シリコン膜膜厚50nmを成膜した。該酸化窒化シリコン膜は、トランジスタの保護絶縁層として機能するものである。それから、550°Cで1時間の熱処理を行い、さらに水素雰囲気下において450°Cで1時間の熱処理を行った。さらに、該保護絶縁層を覆うように、スパッタ法を用いて、酸化シリコン膜膜厚500nmを成膜した。該酸化シリコン膜は、層間絶縁層として機能するものである。最後に、酸化シリコン膜からなる層間絶縁層にCMP処理を施し、ゲート電極上の層間絶縁層の膜厚が340nmになるように研磨を行った。このとき、研磨布はポリウレタン地の研磨布を用い、スラリー供給用の薬液としては、シリカ系スラリー液粒径150nmを用いた。他のCMP条件については、スラリー流量150ml/min、研磨圧0.03MPa、スピンドル回転数20rpm、テーブル回転数20rpm、処理時間3分とした。次に、CMP処理の前後における層間絶縁層の平坦性の評価方法について説明する。本実施例においては、原子間力顕微鏡AFM;AtomicForceMicroscopeを用いて、層間絶縁層表面のRMS粗さを測定することにより、層間絶縁層の平坦性を評価した。AFMとしては、エスアイアイナノテクノロジー株式会社製SPA-500を用い、測定条件は、走査速度1.0Hz、測定面積1μm×1μm、測定点数4点とした。図21にCMP処理を行う前の層間絶縁層のAFM像を、図22にCMP処理を行った後の層間絶縁層のAFM像を示す。図21と図22を比較して分かるように、CMP処理を施すことにより、層間絶縁層表面の平坦性は大幅に改善されており、RMS粗さも2.33nmから0.37nmまで低下していた。このような良好な平坦性を有する層間絶縁層上に酸化物半導体層を形成することにより、酸化物半導体層の平坦性および均一性を良好なものとすることができる。ここで、酸化物半導体層の平坦性および均一性は、少なくとも酸化物半導体層のチャネル形成領域が含まれる部分について良好なものとできればよい。さらに、平坦性および均一性が良好な酸化物半導体層を用いることにより、トランジスタの特性を向上させることができる。"