"高電位側の第1の電源電位と、低電位側の第2の電源電位とで動作する、入力バッファ、発生制御回路、制御電圧発生回路、および出力回路を備え、前記入力バッファは、トランジスタとしてnpn型を用い、外部から入力された、前記出力回路の状態を出力透過/遮断のいずれかに切り替える指示を行うための単相切替指示信号を、互いの位相が反転している差動切替指示信号に変換し、前記発生制御回路は、トランジスタとしてnpn型を用い、前記差動切替指示信号に基づいて、前記制御電圧発生回路における制御電圧の発生を制御するための発生制御信号を出力し、前記制御電圧発生回路は、トランジスタとしてnpn型を用い、前記発生制御信号に基づいて、前記単相切替指示信号の論理に応じて電圧値が変化する前記制御電圧を発生させて出力し、前記出力回路は、トランジスタとしてnpn型を用い、入力された差動入力信号をインピーダンス変化して差動出力信号として出力し、前記制御電圧に基づいて前記差動入力信号の出力透過/遮断を切り替えることを特徴とする信号出力回路。請求項1に記載の信号出力回路において、前記発生制御回路は、コレクタ端子およびベース端子が前記第1の電源電位と接続されたnpn型の第1のトランジスタと、ベース端子に前記差動切替指示信号のうち前記単相切替指示信号と同相の信号が入力され、コレクタ端子が前記第1のトランジスタのエミッタ端子と接続され、エミッタ端子が第1の抵抗を介して前記第2の電源電位と接続されたnpn型の第2のトランジスタと、ベース端子に前記差動切替指示信号のうち前記単相切替指示信号と逆相の信号が入力され、エミッタ端子が前記第2のトランジスタのエミッタ端子と接続され、コレクタ端子から前記発生制御信号を出力するnpn型の第3のトランジスタとを備えることを特徴とする信号出力回路。請求項1または請求項2に記載の信号出力回路において、前記制御電圧発生回路は、ベース端子およびコレクタ端子に前記発生制御信号が入力されるとともに、当該ベース端子およびコレクタ端子が第2の抵抗を介して前記第1の電源電位と接続されたnpn型の第4のトランジスタと、ベース端子およびコレクタ端子が前記第4のトランジスタのエミッタ端子と接続され、エミッタ端子が第3の抵抗を介して前記第2の電源電位と接続されたnpn型の第5のトランジスタと、ベース端子およびコレクタ端子が前記第1の電源電位と接続されたnpn型の第6のトランジスタと、ベース端子に前記発生制御信号が入力されるとともに、コレクタ端子が前記第6のトランジスタのエミッタ端子と接続され、エミッタ端子が第4の抵抗を介して前記第2の電源電位と接続され、当該エミッタ端子から前記制御電圧を出力するnpn型の第7のトランジスタとを備えることを特徴とする信号出力回路。請求項1または請求項2に記載の信号出力回路において、前記制御電圧発生回路は、コレクタ端子に前記発生制御信号が入力され、エミッタ端子が前記第2の電源電位に接続されたnpn型の第4のトランジスタと、一端が前記第4のトランジスタのコレクタ端子に接続され、他端が前記第1の電源電位に接続された第2の抵抗と、一端が前記第4のトランジスタのコレクタ端子に接続され、他端が前記第4のトランジスタのベース端子に接続されたコンデンサCと、ベース端子に前記発生制御信号が入力され、コレクタ端子が前記第1の電源電位に接続されたnpn型の第5のトランジスタと、ベース端子およびコレクタ端子が前記第4のトランジスタのベース端子と接続されるとともに第3の抵抗を介して前記第5のトランジスタのエミッタ端子に接続され、エミッタ端子が第4の抵抗を介して前記第2の電源電位に接続されたnpn型の第6のトランジスタと、一端が前記第5のトランジスタのエミッタ端子に接続され、他端から前記制御電圧を出力する第5の抵抗とを備えることを特徴とする信号出力回路。請求項1~請求項4のいずれか1つに記載の信号出力回路において、前記入力バッファは、一端が前記単相切替指示信号が入力される指示入力端子と接続され、他端が前記第1の電源電位と接続された第6の抵抗と、ベース端子が第7の抵抗を介して前記指示入力端子と接続され、エミッタ端子が第8の抵抗を介して前記第2の電源電位と接続され、コレクタ端子から前記差動切替指示信号のうち前記単相切替指示信号と逆相の信号を出力するnpn型の第8のトランジスタと、一端が前記第8のトランジスタのベース端子と接続され、他端が前記第2の電源電位と接続された第9の抵抗と、一端が前記第8のトランジスタのコレクタ端子と接続され、他端が第10の抵抗を介して前記第1の電源電位と接続された第11の抵抗と、一端が前記第8のトランジスタのコレクタ端子と接続され、他端が前記第2の電源電位と接続された第12の抵抗と、一端が前記第10の抵抗と前記第11の抵抗との接続ノードと接続された第13の抵抗と、一端が前記第2の電源電位と接続され、他端が前記第13の抵抗の他端と接続され、当該他端から前記差動切替指示信号のうち前記単相切替指示信号と同相の信号を出力する第14の抵抗とを備えることを特徴とする信号出力回路。請求項1~請求項5のいずれか1つに記載の信号出力回路において、前記出力回路は、ベース端子に前記差動入力信号のうち第1の位相入力信号が入力され、コレクタ端子が第15の抵抗を介して前記第1の電源電位と接続され、当該コレクタ端子から前記差動出力信号のうち第2の位相出力信号を出力するnpn型の第9のトランジスタと、ベース端子に前記差動入力信号のうち第2の位相入力信号が入力され、コレクタ端子が第16の抵抗を介して前記第1の電源電位と接続され、当該コレクタ端子から前記差動出力信号のうち第1の位相出力信号を出力するnpn型の第10のトランジスタと、一端が前記第9のトランジスタのエミッタ端子と接続され、他端が前記第10のトランジスタのエミッタ端子と接続された第17の抵抗と、ベース端子に前記制御電圧が入力されて、コレクタ端子が前記第9のトランジスタのエミッタ端子に接続され、エミッタ端子が第18の抵抗を介して前記第2の電源電位に接続されたnpn型の第11のトランジスタと、ベース端子に前記制御電圧が入力されて、コレクタ端子が前記第10のトランジスタのエミッタ端子に接続され、エミッタ端子が第19の抵抗を介して前記第2の電源電位に接続されたnpn型の第12のトランジスタとを備えることを特徴とする信号出力回路。請求項6に記載の信号出力回路において、前記出力回路は、ベース端子に前記第1の位相入力信号が入力され、コレクタ端子が前記第1の電源電位と接続されたnpn型の第13のトランジスタと、ベース端子に前記第2の位相入力信号が入力され、コレクタ端子が前記第1の電源電位と接続されたnpn型の第14のトランジスタと、ベース端子に前記制御電圧が入力され、コレクタ端子が前記第13のトランジスタのエミッタ端子と接続され、エミッタ端子が第20の抵抗を介して前記第2の電源電位と接続されたnpn型の第15のトランジスタと、ベース端子に前記制御電圧が入力され、コレクタ端子が前記第14のトランジスタのエミッタ端子と接続され、エミッタ端子が第21の抵抗を介して前記第2の電源電位と接続されたnpn型の第16のトランジスタとをさらに備え、前記第9のトランジスタのベース端子が前記第13のトランジスタのエミッタ端子と接続され、前記第10のトランジスタのベース端子が前記第14のトランジスタのエミッタ端子と接続されており、前記第11のトランジスタのベース端子に第22の抵抗を介して前記制御電圧が入力され、前記第12のトランジスタのベース端子に第23の抵抗を介して前記制御電圧が入力されていることを特徴とする信号出力回路。請求項1~請求項7のいずれか1つに記載の信号出力回路において、トランジスタとしてnpn型を用い、前記差動切替指示信号をインピーダンス変換し中間差動切替指示信号として出力する中間バッファをさらに備え、前記発生制御回路は、前記中間差動切替指示信号に基づいて、前記制御電圧発生回路における制御電圧の発生を制御するための発生制御信号を出力することを特徴とする信号出力回路。請求項8に記載の信号出力回路において、前記中間バッファは、ベース端子およびコレクタ端子が前記第1の電源電位に接続されたnpn型の第17のトランジスタと、ベース端子に前記差動切替指示信号のうち前記単相切替指示信号と同相の信号が入力され、コレクタ端子が第24の抵抗を介して前記第17のトランジスタのエミッタ端子と接続されたnpn型の第18のトランジスタと、ベース端子に前記差動切替指示信号のうち前記単相切替指示信号と逆相の信号が入力され、コレクタ端子が第25の抵抗を介して前記第17のトランジスタのエミッタ端子と接続されたnpn型の第19のトランジスタと、ベース端子にバイアス用定電圧が印加され、コレクタ端子が前記第18のトランジスタのエミッタ端子および前記第19のトランジスタのエミッタ端子と接続され、エミッタ端子が第26の抵抗を介して前記第2の電源電位と接続されたnpn型の第20のトランジスタと、ベース端子が前記第19のトランジスタのコレクタ端子と接続され、コレクタ端子が前記第1の電源電位と接続され、エミッタ端子から前記中間差動切替指示信号のうち前記単相切替指示信号と同相の信号を出力するnpn型の第21のトランジスタと、ベース端子が前記第18のトランジスタのコレクタ端子と接続され、コレクタ端子が前記第1の電源電位と接続され、エミッタ端子から前記中間差動切替指示信号のうち前記単相切替指示信号と逆相の信号を出力するnpn型の第22のトランジスタと、ベース端子に前記バイアス用定電圧が印加され、コレクタ端子が前記第21のトランジスタのエミッタ端子と接続され、エミッタ端子が第27の抵抗を介して前記第2の電源電位と接続されたnpn型の第23のトランジスタと、ベース端子に前記バイアス用定電圧が印加され、コレクタ端子が前記第22のトランジスタのエミッタ端子と接続され、エミッタ端子が第28の抵抗を介して前記第2の電源電位と接続されたnpn型の第24のトランジスタとを備えることを特徴とする信号出力回路。しかしながら、このような従来技術によれば、npn型のトランジスタに加えて、出力透過/遮断を切り替えるためのNMOSトランジスタを用いる必要があり、製造時、例えば一般的なInPHBTプロセスなどのnpn型のトランジスタ用の製造プロセスだけでなく、NMOSトランジスタ用の製造プロセスも必要となる。したがって、製造工程が複雑化するだけでなく、npn型のトランジスタとNMOSトランジスタの混在が難しい化合物半導体基板を用いて、信号出力回路を構成することができないという問題点があった。また、前述した従来技術では、外部から出力透過/遮断を切り替えるためのデジタル信号として差動信号ISHN,ISPNが必要となり、単相のデジタル信号で出力透過/遮断を切り替えることができない。このため、出力透過/遮断を切り替える信号として単相のデジタル信号が出力される回路にはそのまま適用できないため、信号出力回路自体の適用範囲が制限されるという問題点があった。本発明はこのような課題を解決するためのものであり、トランジスタ製造工程をnpn型の製造工程のみとして、使用可能な化合物半導体プロセス種類の自由度を高めることができるとともに、単相のデジタル信号により外部から出力透過/遮断を切替制御できる信号出力回路を提供することを目的としている。このような目的を達成するために、本発明にかかる信号出力回路は、高電位側の第1の電源電位と、低電位側の第2の電源電位とで動作する、入力バッファ、発生制御回路、制御電圧発生回路、および出力回路を備え、入力バッファで、トランジスタとしてnpn型を用い、外部から入力された、出力回路の状態を出力透過/遮断のいずれかに切り替える指示を行うための単相切替指示信号を、互いの位相が反転している差動切替指示信号に変換し、発生制御回路で、トランジスタとしてnpn型を用い、差動切替指示信号に基づいて、制御電圧発生回路における制御電圧の発生を制御するための発生制御信号を出力し、制御電圧発生回路で、トランジスタとしてnpn型を用い、発生制御信号に基づいて、単相切替指示信号の論理に応じて電圧値が変化する制御電圧を発生させて出力し、出力回路で、トランジスタとしてnpn型を用い、入力された差動入力信号をインピーダンス変化して差動出力信号として出力し、制御電圧に基づいて差動入力信号の出力透過/遮断を切り替えるようにしたものである。この際、発生制御回路に、コレクタ端子およびベース端子が第1の電源電位と接続されたnpn型の第1のトランジスタQ31と、ベース端子に差動切替指示信号のうち単相切替指示信号と同相の信号が入力され、コレクタ端子が第1のトランジスタQ31のエミッタ端子と接続され、エミッタ端子が第1の抵抗R31を介して第2の電源電位と接続されたnpn型の第2のトランジスタQ32と、ベース端子に差動切替指示信号のうち単相切替指示信号と逆相の信号が入力され、エミッタ端子が第2のトランジスタQ32のエミッタ端子と接続され、コレクタ端子から発生制御信号を出力するnpn型の第3のトランジスタQ33とを備えてもよい。また、制御電圧発生回路に、ベース端子およびコレクタ端子に発生制御信号が入力されるとともに、当該ベース端子およびコレクタ端子が第2の抵抗R41を介して第1の電源電位と接続されたnpn型の第4のトランジスタQ41と、ベース端子およびコレクタ端子が第4のトランジスタQ41のエミッタ端子と接続され、エミッタ端子が第3の抵抗R42を介して第2の電源電位と接続されたnpn型の第5のトランジスタQ42と、ベース端子およびコレクタ端子が第1の電源電位と接続されたnpn型の第6のトランジスタQ43と、ベース端子に発生制御信号が入力されるとともに、コレクタ端子が第6のトランジスタQ43のエミッタ端子と接続され、エミッタ端子が第4の抵抗R43を介して第2の電源電位と接続され、当該エミッタ端子から制御電圧を出力するnpn型の第7のトランジスタQ44とを備えてもよい。また、制御電圧発生回路に、コレクタ端子に発生制御信号が入力され、エミッタ端子が第2の電源電位に接続されたnpn型の第4のトランジスタQ41と、一端が第4のトランジスタQ41のコレクタ端子に接続され、他端が第1の電源電位に接続された第2の抵抗R41と、一端が第4のトランジスタQ41のコレクタ端子に接続され、他端が第4のトランジスタQ41のベース端子に接続されたコンデンサCと、ベース端子に発生制御信号が入力され、コレクタ端子が第1の電源電位に接続されたnpn型の第5のトランジスタQ42と、ベース端子およびコレクタ端子が第4のトランジスタQ41のベース端子と接続されるとともに第3の抵抗R42を介して第5のトランジスタQ42のエミッタ端子に接続され、エミッタ端子が第4の抵抗R43を介して第2の電源電位に接続されたnpn型の第6のトランジスタQ43と、一端が第5のトランジスタQ42のエミッタ端子に接続され、他端から制御電圧を出力する第5の抵抗R44とを備えてもよい。また、入力バッファに、一端が単相切替指示信号が入力される指示入力端子と接続され、他端が第1の電源電位と接続された第6の抵抗R11と、ベース端子が第7の抵抗R12を介して指示入力端子と接続され、エミッタ端子が第8の抵抗R14を介して第2の電源電位と接続され、コレクタ端子から差動切替指示信号のうち単相切替指示信号と逆相の信号を出力するnpn型の第8のトランジスタQ11と、一端が第8のトランジスタQ11のベース端子と接続され、他端が第2の電源電位と接続された第9の抵抗R13と、一端が第8のトランジスタQ11のコレクタ端子と接続され、他端が第10の抵抗R15を介して第1の電源電位と接続された第11の抵抗R16と、一端が第8のトランジスタQ11のコレクタ端子と接続され、他端が第2の電源電位と接続された第12の抵抗R18と、一端が第10の抵抗R15と第11の抵抗R16との接続ノードと接続された第13の抵抗R17と、一端が第2の電源電位と接続され、他端が第13の抵抗R17の他端と接続され、当該他端から差動切替指示信号のうち単相切替指示信号と同相の信号を出力する第14の抵抗R19とを備えてもよい。また、出力回路に、ベース端子に差動入力信号のうち第1の位相入力信号が入力され、コレクタ端子が第15の抵抗R51を介して第1の電源電位と接続され、当該コレクタ端子から差動出力信号のうち第2の位相出力信号を出力するnpn型の第9のトランジスタQ51と、ベース端子に差動入力信号のうち第2の位相入力信号が入力され、コレクタ端子が第16の抵抗R52を介して第1の電源電位と接続され、当該コレクタ端子から差動出力信号のうち第1の位相出力信号を出力するnpn型の第10のトランジスタQ52と、一端が第9のトランジスタQ51のエミッタ端子と接続され、他端が第10のトランジスタQ52のエミッタ端子と接続された第17の抵抗R53と、ベース端子に制御電圧が入力されて、コレクタ端子が第9のトランジスタQ51のエミッタ端子に接続され、エミッタ端子が第18の抵抗R54を介して第2の電源電位に接続されたnpn型の第11のトランジスタQ53と、ベース端子に制御電圧が入力されて、コレクタ端子が第10のトランジスタQ52のエミッタ端子に接続され、エミッタ端子が第19の抵抗R55を介して第2の電源電位に接続されたnpn型の第12のトランジスタQ54とを備えてもよい。出力回路に、ベース端子に第1の位相入力信号が入力され、コレクタ端子が第1の電源電位と接続されたnpn型の第13のトランジスタQ55と、ベース端子に第2の位相入力信号が入力され、コレクタ端子が第1の電源電位と接続されたnpn型の第14のトランジスタQ56と、ベース端子に制御電圧が入力され、コレクタ端子が第13のトランジスタQ55のエミッタ端子と接続され、エミッタ端子が第20の抵抗R56を介して第2の電源電位と接続されたnpn型の第15のトランジスタQ57と、ベース端子に制御電圧が入力され、コレクタ端子が第14のトランジスタQ56のエミッタ端子と接続され、エミッタ端子が第21の抵抗R57を介して第2の電源電位と接続されたnpn型の第16のトランジスタQ58とをさらに備え、第9のトランジスタQ51のベース端子を第13のトランジスタQ55のエミッタ端子と接続し、第10のトランジスタQ52のベース端子を第14のトランジスタQ56のエミッタ端子と接続し、第11のトランジスタQ53のベース端子に第22の抵抗R58を介して制御電圧を入力し、第12のトランジスタQ54のベース端子に第23の抵抗R59を介して制御電圧を入力するようにしてもよい。また、トランジスタとしてnpn型を用い、差動切替指示信号をインピーダンス変換し中間差動切替指示信号として出力する中間バッファをさらに備え、発生制御回路で、中間差動切替指示信号に基づいて、制御電圧発生回路における制御電圧の発生を制御するための発生制御信号を出力するようにしてもよい。この際、中間バッファに、ベース端子およびコレクタ端子が第1の電源電位に接続されたnpn型の第17のトランジスタQ24と、ベース端子に差動切替指示信号のうち単相切替指示信号と同相の信号が入力され、コレクタ端子が第24の抵抗R21を介して第17のトランジスタQ24のエミッタ端子と接続されたnpn型の第18のトランジスタQ21と、ベース端子に差動切替指示信号のうち単相切替指示信号と逆相の信号が入力され、コレクタ端子が第25の抵抗R22を介して第17のトランジスタQ24のエミッタ端子と接続されたnpn型の第19のトランジスタQ22と、ベース端子にバイアス用定電圧が印加され、コレクタ端子が第18のトランジスタQ21のエミッタ端子および第19のトランジスタQ22のエミッタ端子と接続され、エミッタ端子が第26の抵抗R23を介して第2の電源電位と接続されたnpn型の第20のトランジスタQ23と、ベース端子が第19のトランジスタQ22のコレクタ端子と接続され、コレクタ端子が第1の電源電位と接続され、エミッタ端子から中間差動切替指示信号のうち単相切替指示信号と同相の信号を出力するnpn型の第21のトランジスタQ25と、ベース端子が第18のトランジスタQ21のコレクタ端子と接続され、コレクタ端子が第1の電源電位と接続され、エミッタ端子から中間差動切替指示信号のうち単相切替指示信号と逆相の信号を出力するnpn型の第22のトランジスタQ26と、ベース端子にバイアス用定電圧が印加され、コレクタ端子が第21のトランジスタQ25のエミッタ端子と接続され、エミッタ端子が第27の抵抗R24を介して第2の電源電位と接続されたnpn型の第23のトランジスタQ27と、ベース端子にバイアス用定電圧が印加され、コレクタ端子が第22のトランジスタQ26のエミッタ端子と接続され、エミッタ端子が第28の抵抗R25を介して第2の電源電位と接続されたnpn型の第24のトランジスタQ28とを備えてもよい。本発明によれば、従来技術のように、出力透過/遮断の状態を切替制御するための制御電圧として、2つの電圧値のいずれか一方を選択して印加するのではなく、制御電圧VCSの電圧値そのものを変化させて出力することができる。したがって、NMOSトランジスタ用の製造プロセスを必要とせず、例えば一般的なInPHBTプロセスなどのnpn型のトランジスタ用の製造プロセスだけで、信号出力回路を製造することができる。このため、製造工程を簡素化できるだけでなく、npn型のトランジスタとNMOSトランジスタの混在が難しい化合物半導体基板を用いて、信号出力回路を構成することができる。これに加えて、外部から出力透過/遮断を切り替えるためのデジタル信号として差動信号を入力する必要がなくなり、単相のデジタル信号で出力透過/遮断を切り替えることが可能となる。このため、出力透過/遮断を切り替える信号として単相のデジタル信号が出力される回路にそのまま適用でき、信号出力回路自体の適用範囲を拡大することができる。次に、本発明の実施の形態について図面を参照して説明する。[第1の実施の形態]まず、図1を参照して、本発明の第1の実施の形態にかかる信号出力回路10について説明する。図1は、第1の実施の形態にかかる信号出力回路の構成を示すブロック図である。信号出力回路10は、端子IT,ICから入力された差動入力信号INをインピーダンス変換し、端子OT,OCから差動出力信号OUTとして出力する回路である。この信号出力回路10は、例えば、光信号を増幅するトランスインピーダンスアンプTIA:TransimpedanceAmplifierや振幅制限増幅回路LA:LimitingAmplifierなどの出力段や、半導体レーザLD:LaserDiodeの駆動回路として用いられる。信号出力回路10には、主な回路部として、高電位側の電源電位VCC第1の電源電位と、低電位側の電源電位VEEVCC>VEE:第2の電源電位とで動作する、入力バッファ11、発生制御回路13、制御電圧発生回路14、および出力回路15が設けられている。入力バッファ11は、トランジスタとしてnpn型を用い、外部から端子SHDに入力された、出力回路15の状態を出力透過/遮断のいずれかに切り替える指示を行うための単相切替指示信号10Sを、互いの位相が反転している差動切替指示信号11Sに変換する機能を有している。発生制御回路13は、トランジスタとしてnpn型を用い、入力バッファ11からの差動切替指示信号11Sに基づいて、制御電圧発生回路14における制御電圧VCSの発生を制御するための発生制御信号13Sを出力する機能を有している。制御電圧発生回路14は、トランジスタとしてnpn型を用い、発生制御回路13からの発生制御信号13Sに基づいて、単相切替指示信号10Sの論理に応じて電圧値が変化する制御電圧VCSを発生させて出力する機能を有している。出力回路15は、トランジスタとしてnpn型を用い、端子IT,ICから入力された差動入力信号INをインピーダンス変換し、端子OT,OCから差動出力信号OUTとして出力する機能と、制御電圧発生回路14からの制御電圧VCSに基づいて差動入力信号INの出力透過/遮断を切り替える機能とを備えている。前述したように、図9に示した従来の信号出力回路は、定電流源トランジスタQ3のベース端子に対して、予め準備しておいたVCSとVEEからなる2つの電圧値のいずれか一方を選択して印加することにより、出力透過/遮断の状態を切替制御するという技術思想に基づくものである。したがって、VCSとVEEを切り替えてQ3のベース端子へ印加するために、N型のMOSトランジスタMN1,MN2を設けて、差動信号ISHN,ISHPで相補的にスイッチングさせている。これに対して、本発明は、出力透過/遮断の状態を切替制御するための制御電圧として、2つの電圧値のいずれか一方を選択して印加するのではなく、制御電圧の電圧値そのものを変化させて出力することにより、npn型のトランジスタだけで実現できることに着目したものである。すなわち、本発明は、出力回路15に、差動入力信号INをインピーダンス変換して出力するnpn型の出力トランジスタと、この出力トランジスタに動作電流を供給するnpn型の電流源トランジスタとを設け、制御電圧発生回路14で、単相切替指示信号10Sに応じて変化する電圧値からなる制御電圧VCSを発生させて、この制御電圧VCSにより、出力回路15の電流源トランジスタをオン/オフ動作させることにより、出力トランジスタにおける差動入力信号INの出力透過/遮断を切り替えるようにしたものである。図2は、第1の実施の形態にかかる信号出力回路の構成例を示す回路図である。図2の信号出力回路10には、入出力端子として、SHD,IT,IC,OT,OC,VCC,VEEが設けられている。端子SHDは、外部から出力回路15の状態を出力透過/遮断のいずれかへ切り替える指示を行うための単相切替指示信号10Sの入力端子である。本実施の形態において、単相切替指示信号10Sは、低電源電圧で動作するLVTTLLowVoltageTTLの単相デジタル信号からなる場合を例として説明する。LVTTLでは、ローレベル信号として0V~0.8Vの電圧範囲が用いられ、ハイレベル信号として2.0V~VCC電圧の電圧範囲が用いられる。端子IT/ICは、出力回路15に入力される差動入力信号INの入力端子である。端子OT/OCは、出力回路15から出力される差動出力信号OUTの出力端子である。端子VCCは、電源電位VCCが印加される電源端子本実施の形態では3.3Vであり、端子VEEは、電源電位VEEが印加される電源端子本実施の形態では0Vである。入力バッファ図2および図3を参照して、入力バッファ11の構成および動作について説明する。図3は、第1の実施の形態にかかる信号出力回路の出力透過/遮断状態における各信号レベルを示す説明図である。入力バッファ11は、一端が単相切替指示信号10Sが入力される端子SHD指示入力端子と接続され、他端が電源電位VCCと接続された抵抗R11第6の抵抗と、ベース端子が抵抗R12第7の抵抗を介して端子SHDと接続され、エミッタ端子が抵抗R14第8の抵抗を介して電源電位VEEと接続され、コレクタ端子から差動切替指示信号11Sのうち単相切替指示信号10Sと逆相の信号を出力するnpn型のトランジスタQ11第8のトランジスタと、一端がQ11のベース端子と接続され、他端が電源電位VEEと接続された抵抗R13第9の抵抗と、一端がQ11のコレクタ端子と接続され、他端が抵抗R15第10の抵抗を介して電源電位VCCと接続された抵抗R16第11の抵抗と、一端がQ11のコレクタ端子と接続され、他端が電源電位VEEと接続された抵抗R18第12の抵抗と、一端がR15とR16との接続ノードと接続された抵抗R17第13の抵抗と、一端が電源電位VEEと接続され、他端がR17の他端と接続され、当該他端から差動切替指示信号11Sのうち単相切替指示信号10Sと同相の信号を出力する抵抗R19第14の抵抗とから構成されている。本実施の形態において、R11,R12,R13は、端子SHDがオープン状態の時、単相切替指示信号10Sのハイレベル2.0V~VCC電圧が入力された時と同じ電位に、端子SHDの電圧VSHDが制御されるよう、これら抵抗値が決められている。また、R11,R12,R13の3つの抵抗が端子VCCと端子VEEと間に直列接続されており、且つ、端子SHDはR11とR12の接続ノードに接続され、且つ、Q11のベース端子がR12とR13の接続ノードに接続されている。これにより、端子SHDに印加される電圧VSHDより低い電圧がQ11のベース端子に印加されるようになり、Q11の過度な飽和状態すなわち過度にベース電圧がコレクタ電圧より高くなる状態が避けられる。過度な飽和状態では、ベース端子とコレクタ端子と間が導通状態となり、ベース端子を介して端子SHDに流れる電流量が増えてしまう。本実施の形態にかかる回路構成によれば、このような状態を避けることができる。端子SHDに、ローレベルの単相切替指示信号10Sが入力されている時、すなわちVSHDが0V~0.8Vの電圧範囲にある場合、Q11のコレクタ端子からエミッタ端子へ流れる電流は少ない。ここで、Q11のコレクタ電流が少ない場合、入力バッファ11の出力電圧、すなわちR16とR18の接続ノードN11における逆相電圧VN11と、R17とR19の接続ノードN12における同相電圧VN12は、R16,R17,R18,R19の抵抗値でほぼ決定される。本実施の形態では、VN11がVN12より高くなるように設定されている。この結果、端子SHDにローレベルの単相切替指示信号10Sが入力されている場合、入力バッファ11から出力される差動切替指示信号11Sは、逆相電圧VN11>同相電圧VN12という関係になる。一方、端子SHDに、ハイレベルの単相切替指示信号10Sが入力されている時、すなわちVSHDが2.0V~VCC電圧の電圧範囲にある場合、Q11のコレクタ端子からエミッタ端子へ流れる電流が増加する。これにより、接続ノードN11の逆相電圧VN11が低下し、接続ノードN12の同相電圧VN12より低くなる。この結果、端子SHDにハイレベルの単相切替指示信号10Sが入力されている場合、入力バッファ11から出力される差動切替指示信号11Sは、逆相電圧VN11<同相電圧VN12という関係になる。[発生制御回路]次に、図2および図3を参照して、発生制御回路13の構成および動作について説明する。発生制御回路13は、コレクタ端子およびベース端子が電源電位VCCと接続されたnpn型のトランジスタQ31第1のトランジスタと、ベース端子に差動切替指示信号11Sのうち単相切替指示信号10Sと同相の信号が入力され、コレクタ端子がQ31のエミッタ端子と接続され、エミッタ端子が抵抗R31第1の抵抗を介して電源電位VEEと接続されたnpn型のトランジスタQ32第2のトランジスタと、ベース端子に差動切替指示信号11Sのうち単相切替指示信号10Sと逆相の信号が入力され、エミッタ端子がQ32のエミッタ端子と接続され、コレクタ端子から発生制御信号13Sを出力するnpn型のトランジスタQ33第3のトランジスタとから構成されている。本実施の形態において、発生制御回路13は、全体としてトランジスタ差動対Q32,Q33からなるエミッタ結合型の差動アンプであるが、その出力である発生制御信号13Sは、Q33のコレクタ端子からエミッタ端子方向への電流値I3の変化として、制御電圧発生回路14へ出力される。発生制御回路13は、入力バッファ11から出力された差動切替指示信号11Sの逆相電圧VN11と同相電圧VN12に応じて、出力電流I3をデジタル的に変化させる。具体的には、前述した図3に示すように、逆相電圧VN11>同相電圧VN12のとき、すなわちローレベルの単相切替指示信号10Sが入力されている時、出力電流I3は電流源抵抗R31で決まる値IonIon>0となる。一方、逆相電圧VN11<同相電圧VN12のとき、すなわちハイレベルの単相切替指示信号10Sが入力されている時、出力電流I3はほぼ0となる。[制御電圧発生回路]次に、図2および図3を参照して、制御電圧発生回路14の構成および動作について説明する。制御電圧発生回路14は、ベース端子およびコレクタ端子に発生制御信号13Sが入力されるとともに、当該ベース端子およびコレクタ端子が抵抗R41第2の抵抗を介して電源電位VCCと接続されたnpn型のトランジスタQ41第4のトランジスタと、ベース端子およびコレクタ端子がQ41のエミッタ端子と接続され、エミッタ端子が抵抗R42第3の抵抗を介して電源電位VEEと接続されたnpn型のトランジスタQ42第5のトランジスタと、ベース端子およびコレクタ端子が電源電位VCCと接続されたnpn型のトランジスタQ43第6のトランジスタと、ベース端子に発生制御信号13Sが入力されるとともに、コレクタ端子がQ43のエミッタ端子と接続され、エミッタ端子が抵抗R43第4の抵抗を介して電源電位VEEと接続され、当該エミッタ端子から制御電圧VCSを出力するnpn型のトランジスタQ44第7のトランジスタとから構成されている。このうち、Q41,Q42とR41,42は定電圧発生回路を構成し、Q43,Q44とR43とはエミッタフォロワを構成している。制御電圧発生回路14は、発生制御回路13から出力された発生制御信号13Sの出力電流I3に応じて、制御電圧VCSの電圧値をデジタル的に変化させる。I3=Ionの時、Q44のベース端子の電位は、I3=0のときと比較してR41×Ionだけ低下する。本実施の形態では、Q44のベース端子の電位が、I3=Ionに応じてR41×Ionだけ低下したとき、制御電圧VCSが電圧VEE0Vに近いレベルとなるよう設計されている。これにより、I3=Ionの時、すなわちローレベルの単相切替指示信号10Sが入力されている時、制御電圧VCSは0Vに近い値となる。一方、I3=0の時、発生制御回路13へ流れ込む電流はないことから、Q41,Q42とR41,R42とで構成される定電圧発生回路と、Q43,Q44と抵抗R43とで構成されるエミッタフォロワとで決まる電圧VoVo>0が、制御電圧VCSとして出力される。これにより、I3=0の時、すなわちハイレベルの単相切替指示信号10Sが入力されている時、制御電圧VCSは電圧Voとなる。[出力回路]次に、図2および図3を参照して、出力回路15の構成および動作について説明する。出力回路15は、基本的にはエミッタ結合型の差動アンプからなり、ベース端子に差動入力信号INのうち正相入力信号第1の位相入力信号が入力され、コレクタ端子が抵抗R51第15の抵抗を介して電源電位VCCと接続され、当該コレクタ端子から差動出力信号OUTのうち逆相出力信号第2の位相出力信号を出力するnpn型のトランジスタQ51第9のトランジスタと、ベース端子に差動入力信号INのうち逆相入力信号第2の位相入力信号が入力され、コレクタ端子が抵抗R52第16の抵抗を介して電源電位VCCと接続され、当該コレクタ端子から差動出力信号OUTのうち正相出力信号第1の位相出力信号を出力するnpn型のトランジスタQ52第10のトランジスタと、一端がQ51のエミッタ端子と接続され、他端がQ52のエミッタ端子と接続された抵抗R53第17の抵抗と、ベース端子に制御電圧VCSが入力されて、コレクタ端子がQ51のエミッタ端子に接続され、エミッタ端子が抵抗R54第18の抵抗を介して電源電位VEEに接続されたnpn型のトランジスタQ53第11のトランジスタと、ベース端子に制御電圧VCSが入力されて、コレクタ端子がQ52のエミッタ端子に接続され、エミッタ端子が抵抗R55第19の抵抗を介して電源電位VEEに接続されたnpn型のトランジスタQ54第12のトランジスタとから構成されている。出力回路15は、制御電圧発生回路14からの制御電圧VCSに応じて、その状態が出力透過/遮断とデジタル的に切り替えられる。VCS=0V、すなわちローレベルの単相切替指示信号10Sが入力されている時、差動アンプの電流源トランジスタであるQ53,Q54のベース-エミッタ間電圧がほぼ0Vとなるため、Q53,Q54のコレクタ電流は流れず、エミッタ結合対を成す出力トランジスタであるQ51,Q52のコレクタ電流も流れないことから、差動入力信号INは、Q51,Q52で出力透過されず遮断状態となる。一方、VCS=Vo、すなわちハイレベルの単相切替指示信号10Sが入力されている時、Q53,Q54は、Q51,Q52が出力透過するのに十分な電流を供給するため、差動入力信号INはQ51,Q52で出力透過されて、差動出力信号OUTとして出力端子OT,OCから出力される。[第1の実施の形態の動作]図3を参照して、本実施の形態にかかる信号出力回路10の動作について説明する。前述した各回路部の動作により、本実施の形態にかかる信号出力回路10は、全体として次のように動作する。すなわち、端子SHDに入力される単相切替指示信号10Sがハイレベルの時、入力バッファ11から出力される差動切替指示信号11Sは、逆相電圧VN11<同相電圧VN12という関係になる。このため、発生制御回路13から出力される発生制御信号13Sの出力電流I3は0となる。これにより、制御電圧発生回路14から出力される制御電圧VCSが、単相切替指示信号10Sの論理出力透過に応じた電圧VoVo>0となる。したがって、出力回路15は透過状態となり、端子IT/ICに入力された差動入力信号INは出力透過して、端子OT/OCを介して差動出力信号OUTとして出力される。一方、端子SHDに入力される単相切替指示信号10Sがローレベルの時、入力バッファ11から出力される差動切替指示信号11Sは、逆相電圧VN11>同相電圧VN12という関係になる。このため、発生制御回路13から出力される発生制御信号13Sの出力電流I3はIonIon>0となる。これにより、制御電圧発生回路14から出力される制御電圧VCSが、単相切替指示信号10Sの論理出力遮断に応じた0VVEEに近い電圧値となる。したがって、出力回路15は遮断状態となり、端子IT/ICに入力された差動入力信号INは、端子OT/OCから出力されない。なお、端子SHDに信号が入力されない状態、すなわち端子SHDがオープン状態である時、前述したように、端子SHDにはLVTTLデジタル信号のハイレベルが印加されるように設計されており、出力回路15は透過状態となり、端子IT/ICに入力された差動入力信号INが端子OT/OCを介して差動出力信号OUTとして出力透過される。[第1の実施の形態の効果]このように、本実施の形態は、入力バッファ11、発生制御回路13、制御電圧発生回路14、および出力回路15を、トランジスタとしてnpn型を用いて構成し、入力バッファ11で、外部から入力された、出力回路15の状態を出力透過/遮断のいずれかに切り替える指示を行うための単相切替指示信号10Sを、互いの位相が反転している差動切替指示信号11Sに変換し、発生制御回路13で、差動切替指示信号11Sに基づいて、制御電圧発生回路14における制御電圧VCSの発生を制御するための発生制御信号13Sを出力し、制御電圧発生回路14で、発生制御信号13Sに基づいて、単相切替指示信号10Sの論理に応じて電圧値が変化する制御電圧VCSを発生させて出力し、出力回路15で、入力された差動入力信号INをインピーダンス変換し差動出力信号OUTとして出力し、制御電圧VCSに基づいて当該差動入力信号INの出力透過/遮断を切り替えるようにしたものである。これにより、従来技術のように、出力透過/遮断の状態を切替制御するための制御電圧として、2つの電圧値のいずれか一方を選択して印加するのではなく、制御電圧VCSの電圧値そのものを変化させて出力することができる。したがって、NMOSトランジスタ用の製造プロセスを必要とせず、例えば一般的なInPHBTプロセスなどのnpn型のトランジスタ用の製造プロセスだけで、信号出力回路10を製造することができる。このため、製造工程を簡素化できるだけでなく、npn型のトランジスタとNMOSトランジスタの混在が難しい化合物半導体基板を用いて、信号出力回路10を構成することができる。これに加えて、外部から出力透過/遮断を切り替えるためのデジタル信号として差動信号を入力する必要がなくなり、単相のデジタル信号で出力透過/遮断を切り替えることが可能となる。このため、出力透過/遮断を切り替える信号として単相のデジタル信号が出力される回路にそのまま適用でき、信号出力回路自体の適用範囲を拡大することができる。[第2の実施の形態]次に、図4を参照して、本実施の形態にかかる信号出力回路10について説明する。図4は、第2の実施の形態にかかる信号出力回路の構成を示すブロック図である。第1の実施の形態では、入力バッファ11からの差動切替指示信号11Sに基づいて、発生制御回路13が発生制御信号13Sを出力する場合を例として説明した。本実施の形態では、入力バッファ11と発生制御回路13との間に中間バッファ12を設けた場合について説明する。本実施の形態において、中間バッファ12は、トランジスタとしてnpn型を用い、入力バッファ11からの差動切替指示信号11Sをインピーダンス変換し、中間差動切替指示信号12Sとして出力する機能を有している。また、発生制御回路13は、中間バッファ12からの中間差動切替指示信号12Sに基づいて、制御電圧発生回路14における制御電圧VCSの発生を制御するための発生制御信号13Sを出力する機能を有している。なお、本実施の形態にかかるこれら以外の構成については、第1の実施の形態と同様であり、ここでの詳細な説明は省略する。中間バッファ図5および図6を参照して、本実施の形態にかかる中間バッファ12の構成および動作について説明する。図5は、第2の実施の形態にかかる信号出力回路の構成例を示す回路図である。図6は、第2の実施の形態にかかる信号出力回路の出力透過/遮断状態における各信号レベルを示す説明図である。中間バッファ12は、ベース端子およびコレクタ端子が電源電位VCCに接続されたnpn型のトランジスタQ24第17のトランジスタと、ベース端子に差動切替指示信号11Sのうち単相切替指示信号10Sと同相の信号が入力され、コレクタ端子が抵抗R21第24の抵抗を介してQ24のエミッタ端子と接続されたnpn型のトランジスタQ21第18のトランジスタと、ベース端子に差動切替指示信号11Sのうち単相切替指示信号10Sと逆相の信号が入力され、コレクタ端子が抵抗R22第25の抵抗を介してQ24のエミッタ端子と接続されたnpn型のトランジスタQ22第19のトランジスタと、ベース端子にバイアス用定電圧VCS1が印加され、コレクタ端子がQ21のエミッタ端子およびQ22のエミッタ端子と接続され、エミッタ端子が抵抗R23第26の抵抗を介して電源電位VEEと接続されたnpn型のトランジスタQ23第20のトランジスタと、ベース端子がQ22のコレクタ端子と接続され、コレクタ端子が電源電位VCCと接続され、エミッタ端子から中間差動切替指示信号12Sのうち単相切替指示信号10Sと同相の信号を出力するnpn型のトランジスタQ25第21のトランジスタと、ベース端子がQ21のコレクタ端子と接続され、コレクタ端子が電源電位VCCと接続され、エミッタ端子から中間差動切替指示信号12Sのうち単相切替指示信号10Sと逆相の信号を出力するnpn型のトランジスタQ26第22のトランジスタと、ベース端子にバイアス用定電圧VCS1が印加され、コレクタ端子がQ25のエミッタ端子と接続され、エミッタ端子が抵抗R24第27の抵抗を介して電源電位VEEと接続されたnpn型のトランジスタQ27第23のトランジスタと、ベース端子にバイアス用定電圧VCS1が印加され、コレクタ端子がQ26のエミッタ端子と接続され、エミッタ端子が抵抗R25第28の抵抗を介して電源電位VEEと接続されたnpn型のトランジスタQ28第24のトランジスタとから構成されている。中間バッファ12において、Q21~24とR21~R23はエミッタ結合型の差動アンプを構成しており、Q25~28とR24,25はエミッタフォロワを構成している。中間バッファ12は、入力バッファ11からの差動切替指示信号11Sの電圧VN11,VN12に応じて、デジタル的に動作して、中間差動切替指示信号12Sを出力する。まず、逆相電圧VN11>同相電圧VN12のとき、すなわちローレベルの単相切替指示信号10Sが入力されている時、中間バッファ12の出力電圧、すなわちQ25のエミッタ端子とQ27のコレクタ端子の接続ノードN21における同相電圧VN21と、Q26のエミッタ端子とQ28のコレクタ端子の接続ノードN22における逆相電圧VN22の関係は、同相電圧VN21<逆相電圧VN22となる。一方、逆相電圧VN11<同相電圧VN12のとき、すなわちハイレベルの単相切替指示信号10Sが入力されている時、同相電圧VN21>逆相電圧VN22となる。[第2の実施の形態の効果]このように、本実施の形態は、トランジスタとしてnpn型を用い、差動切替指示信号11Sをインピーダンス変換し中間差動切替指示信号12Sとして出力する中間バッファ12をさらに設け、発生制御回路13で、中間差動切替指示信号12Sに基づいて、制御電圧発生回路14における制御電圧VCSの発生を制御するための発生制御信号13Sを出力するようにしたものである。これにより、中間バッファ12で、入力バッファ11からの差動切替指示信号11Sと同期して変化する中間差動切替指示信号12Sが、低インピーダンスに変換されて発生制御回路13へ出力される。入力バッファ11からの差動切替指示信号11Sの出力インピーダンスは、R15~R19による抵抗分圧回路に依存するため、発生制御回路13における電圧切替特性が急峻でない場合、回路動作に遅れを生じる場合がある。本実施の形態によれば、中間差動切替指示信号12Sが、低インピーダンスに変換されて発生制御回路13へ出力されるため、発生制御回路13の電圧切替特性が急峻でない場合でも、外部から入力された単相切替指示信号10Sに遅れを生じることなく、出力回路15での出力透過/遮断を切り替えることができる。[第3の実施の形態]次に、図7を参照して、本発明の第3の実施の形態にかかる信号出力回路10について説明する。図7は、第3の実施の形態にかかる信号出力回路の要部を示す回路図である。第1の実施の形態では、制御電圧発生回路14を定電圧発生回路とエミッタフォロワとから構成し、出力回路15を差動アンプから構成した場合を例として説明した。本実施の形態では、制御電圧発生回路14にエミッタ接地増幅回路とエミッタフォロワを設けて全体として負帰還回路を構成し、出力回路15をエミッタフォロワと差動アンプから構成し、出力遮断時にはこれらエミッタフォロワと差動アンプの両方を遮断状態とする場合について説明する。なお、本実施の形態にかかるこれら以外の構成については、第1の実施の形態と同様であり、ここでの詳細な説明は省略する。[制御電圧発生回路]図7を参照して、本実施の形態にかかる制御電圧発生回路14の構成および動作について説明する。制御電圧発生回路14は、コレクタ端子に発生制御信号13Sが入力され、エミッタ端子が電源電位VEEに接続されたnpn型のトランジスタQ41第4のトランジスタと、一端がQ41のコレクタ端子に接続され、他端が電源電位VCCに接続された抵抗R41第2の抵抗と、一端がQ41のコレクタ端子に接続され、他端がQ41のベース端子に接続されたコンデンサCと、ベース端子に発生制御信号13Sが入力され、コレクタ端子が電源電位VCCに接続されたnpn型のトランジスタQ42第5のトランジスタと、ベース端子およびコレクタ端子がQ41のベース端子と接続されるとともに抵抗R42第3の抵抗を介してQ42のエミッタ端子に接続され、エミッタ端子が抵抗R43第4の抵抗を介して電源電位VEEに接続されたnpn型のトランジスタQ43第6のトランジスタと、一端がQ42のエミッタ端子に接続され、他端から制御電圧VCSを出力する抵抗R44第5の抵抗とから構成されている。制御電圧発生回路14において、Q41とR41はエミッタ接地増幅回路を構成しており、Q42,Q43とR42,R43はエミッタフォロワを構成している。また、当該エミッタ接地増幅回路の出力は、当該エミッタフォロワに入力され、さらに当該エミッタフォロワの出力は当該エミッタ接地増幅回路に入力されており、全体として負帰還回路が形成されている。コンデンサCは、その負帰還回路における安定化容量であり、負帰還が動作周波数帯域で安定的に実現されるよう付加されたものである。また、次段の出力回路15への接続点に付加されているR44は、制御電圧発生回路14が発振せず安定的な制御電圧VCSを、出力回路15へ供給するよう付加したものである。制御電圧発生回路14は、発生制御回路13から出力される発生制御信号13Sの出力電流I3に応じて、制御電圧VCSの電圧値をデジタル的に切り替える。出力電流I3は、第1の実施の形態と同様に、単相切替指示信号10Sが入力される端子SHDの電圧レベルVSHDによりデジタル的にオンI3=Ion、オフI3=0とされる。I3=Ionの時、Q42のベース端子の電位は、I3=0のときと比較してR41×Ionだけ低下する。本実施の形態では、Q42のベース端子の電位がR41×Ionだけ低下したとき、制御電圧VCSが電圧VEE0Vに近いレベルとなるように設計されている。これにより、I3=Ionの時、すなわちローレベルの単相切替指示信号10Sが入力されている時、制御電圧VCSは0Vに近い値となる。一方、I3=0の時、発生制御回路13へ流れ込む電流はないことから、当該エミッタ接地増幅回路と当該エミッタフォロワから構成される負帰還回路で決定される電圧VCS=VoVo>0が出力される。これにより、I3=0の時、すなわちハイレベルの単相切替指示信号10Sが入力されている時、制御電圧VCSは電圧Voとなる。[出力回路]図7を参照して、本実施の形態にかかる出力回路15の構成および動作について説明する。出力回路15は、図2の回路構成に加えて、ベース端子に正相入力信号が入力され、コレクタ端子が電源電位VCCと接続されたnpn型のトランジスタQ55第13のトランジスタと、ベース端子に逆相入力信号が入力され、コレクタ端子が電源電位VCCと接続されたnpn型のトランジスタQ56第14のトランジスタと、ベース端子に制御電圧VCSが入力され、コレクタ端子がQ55のエミッタ端子と接続され、エミッタ端子が抵抗R56第20の抵抗を介して電源電位VEEと接続されたnpn型のトランジスタQ57第15のトランジスタと、ベース端子に制御電圧VCSが入力され、コレクタ端子がQ56のエミッタ端子と接続され、エミッタ端子が抵抗R57第21の抵抗を介して電源電位VEEと接続されたnpn型のトランジスタQ58第16のトランジスタとをさらに備え、Q51のベース端子がQ55のエミッタ端子と接続され、Q52のベース端子がQ56のエミッタ端子と接続されており、Q53のベース端子に抵抗R58第22の抵抗を介して制御電圧VCSが入力され、Q54のベース端子に抵抗R59第23の抵抗を介して制御電圧VCSが入力されている。出力回路15において、Q51~Q54とR51~R55については、第1の実施の形態と同様の差動アンプである。本実施の形態にかかる出力回路15には、この差動アンプに加えて、Q55~Q58とR56,R57から構成されるエミッタフォロワと、差動アンプの電流源トランジスタQ53,Q54に対して発振を抑圧して安定的に制御電圧VCSを供給するR58,R59が付加されている。出力回路15は、制御電圧発生回路14からの制御電圧VCSに応じて、その状態が出力透過/遮断とデジタル的に切り替えられる。VCS=0V、すなわちローレベルの単相切替指示信号10Sが入力されている時、差動アンプの電流源トランジスタであるQ53,Q54、およびエミッタフォロワの電流源トランジスタであるQ57,Q58のベース-エミッタ間電圧がほぼ0Vとなる。このため、Q53,Q54,Q57,Q58のコレクタ電流は流れず、差動アンプにおいてエミッタ結合対を成しているQ51,Q52、およびエミッタフォロワのスイッチングトランジスタQ55,Q56にも電流が流れないことから、差動入力信号INは出力透過されず遮断状態となる。ここで、この出力遮断は、差動アンプのみならず、その前段であるエミッタフォロワでも行われるため、出力遮断の効果は高められている。通常、遮断状態では、トランジスタのベース-エミッタ間やベース-コレクタ間の寄生容量を介して信号が漏洩するが、エミッタフォロワと差動アンプの2つの回路が共に遮断状態となることから、Q55,Q56とQ51,Q52の寄生容量は、直列接続された形となり、これらが結合された容量は減じられている。したがって、寄生容量が少ないほど漏洩信号も小さくなることから、本実施の形態によれば、第1の実施の形態と比較して、端子OT,OCへ漏洩する差動出力信号OUTも十分に低くなるわけである。一方、VCS=Vo、すなわちハイレベルの単相切替指示信号10Sが入力されている時、電流源トランジスタQ53,Q54,Q57,Q58は、エミッタ結合対トランジスタQ51,Q52およびスイッチングトランジスタQ55,Q56が出力透過するのに十分な電流を供給する。これにより、差動入力信号INは、Q55,Q56,Q51,Q52で出力透過されて出力端子OT,OCへ出力される。図8Aは、出力遮断状態における差動出力信号のシミュレーション波形図であり、単相切替指示信号10Sの電圧VSHDが0Vと0.8Vの例が示されている。図8Bは、出力透過状態における差動出力信号のシミュレーション波形図であり、単相切替指示信号10Sの電圧VSHDが2.0Vと3.3Vの例が示されている。このシミュレーションにおいて、出力回路15には、410mVppで32Gbpsの擬似ランダム信号からなる差動入力信号INを印加した。図8Aに示すように、LVTTLレベルのローレベルであるVSHDが0Vと0.8Vである時、差動出力信号OUTの各位相信号の振幅は最大で18mVppを示しており、良好な遮断状態にあることがわかる。一方、図8Bに示すように、LVTTLレベルのハイレベルであるVSHDが2.0Vと3.3Vである時、差動出力信号OUTの各位相信号の振幅は最小でも536mVppを示しており、良好な透過状態にあることがわかる。このように、端子SHDに印加される単相切替指示信号10Sにより、差動出力信号OUTの遮断/透過状態が切り替えられていることがわかる。[第3の実施の形態の効果]このように、本実施の形態は、制御電圧発生回路14にエミッタ接地増幅回路とエミッタフォロワを設けて全体として負帰還回路を構成したものである。また、抵抗R44を介して制御電圧VCSを出力するようにしたものである。これにより、制御電圧発生回路14を安定動作させることができ、出力回路15に対して制御電圧VCSを安定供給することが可能となる。また、本実施の形態は、出力回路15をエミッタフォロワと差動アンプから構成し、出力遮断時にはこれらエミッタフォロワと差動アンプの両方を遮断状態とするようにしたものである。これにより、ローレベルの単相切替指示信号10Sが入力されている時、第1の実施の形態と比較して、端子OT,OCへ漏洩する差動出力信号OUTを十分に低減することが可能となる。また、制御電圧発生回路14からの制御電圧VCSを、抵抗R58,R59を介して、差動アンプの電流源トランジスタQ53,Q54のベース端子へそれぞれ供給するようにしたので、発振を抑圧して安定的に制御電圧VCSを供給することが可能となる。なお、本実施の形態の制御電圧発生回路14と出力回路15は、組み合わせて実施してもよく、これらを個別に実施しても、前述した作用効果を得ることができる。[実施の形態の拡張]以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。"