"ビット線と、ワード線と、前記ビット線と前記ワード線との交差部に配置されたメモリセルと、前記ビット線に電気的に接続された読み出し回路と、を備え、前記メモリセルは、第1のトランジスタと、アンチフューズと、を有し、前記第1のトランジスタは、ゲートが前記ワード線に電気的に接続され、ソース又はドレインの一方が前記ビット線に電気的に接続され、ソース又はドレインの他方が前記アンチフューズの一方の電極に電気的に接続され、前記読み出し回路は、プリチャージ回路と、クロックドインバータと、スイッチと、を有し、前記プリチャージ回路は、第2のトランジスタと、NAND回路と、を含み、前記第2のトランジスタは、ゲートが前記NAND回路の出力端子に電気的に接続され、ソース又はドレインの一方が電源線に電気的に接続され、ソース又はドレインの他方が前記スイッチの一方の端子に電気的に接続され、前記NAND回路は、一方の入力端子がアドレス信号線に電気的に接続され、他方の入力端子がプリチャージ信号線に電気的に接続されており、前記クロックドインバータは、入力端子が前記第2のトランジスタのソース又はドレインの他方及び前記スイッチの一方の端子に電気的に接続され、出力端子が出力信号線に電気的に接続され、前記スイッチは、他方の端子が前記ビット線に電気的に接続されており、前記第1のトランジスタのチャネル形成領域及び前記第2のトランジスタのチャネル形成領域は、酸化物半導体を含むことを特徴とする半導体メモリ装置。請求項1において、前記メモリセルの読み出し動作前に、前記プリチャージ回路によって前記ビット線をプリチャージすることを特徴とする半導体メモリ装置。mmは1以上の整数本のビット線と、nnは1以上の整数本のワード線と、前記m本のビット線と前記n本のワード線との交差部に配置されたm×n個のメモリセルと、前記m本のビット線にそれぞれ電気的に接続されたm個の読み出し回路と、を備え、前記m×n個のメモリセルは、それぞれ、第1のトランジスタと、アンチフューズと、を有し、前記第1のトランジスタは、ゲートが前記ワード線に電気的に接続され、ソース又はドレインの一方が前記ビット線に電気的に接続され、ソース又はドレインの他方が前記アンチフューズの一方の電極に電気的に接続され、前記m個の読み出し回路は、それぞれ、プリチャージ回路と、スイッチと、前記m個の読み出し回路に共通であるラッチ回路と、を有し、前記プリチャージ回路は、第2のトランジスタと、NAND回路と、を含み、前記第2のトランジスタは、ゲートが前記NAND回路の出力端子に電気的に接続され、ソース又はドレインの一方が電源線に電気的に接続され、ソース又はドレインの他方が前記スイッチの一方の端子に電気的に接続され、前記NAND回路は、一方の入力端子がアドレス信号線に電気的に接続され、他方の入力端子がプリチャージ信号線に電気的に接続されており、前記ラッチ回路は、入力端子が前記第2のトランジスタのソース又はドレインの他方及び前記スイッチの一方の端子に電気的に接続され、出力端子が出力信号線に電気的に接続され、前記スイッチは、他方の端子が前記ビット線に電気的に接続されており、前記第1のトランジスタのチャネル形成領域及び前記第2のトランジスタのチャネル形成領域は、酸化物半導体を含むことを特徴とする半導体メモリ装置。請求項3において、前記n本のワード線のうち、同じワード線に電気的に接続されている前記メモリセルから同時に読み出し動作を行うことを特徴とする半導体メモリ装置。請求項4において、前記読み出し動作前に、前記m個の読み出し回路がそれぞれ有する前記プリチャージ回路によって、前記m本のビット線をプリチャージすることを特徴とする半導体メモリ装置。請求項1乃至請求項5のいずれか一において、前記ビット線は、前記プリチャージ回路によって、前記電源線から入力される電源電位にプリチャージされることを特徴とする半導体メモリ装置。請求項1乃至請求項6に記載の半導体メモリ装置を搭載することを特徴とする半導体装置。本発明の一態様は、読み出し精度が高い、半導体メモリ装置又は半導体装置を提供することを課題の一とする。または、本発明の一態様は、半導体メモリ装置又は半導体装置を小型化することを課題の一とする。開示する発明では、メモリセルを構成するトランジスタ及び読み出し回路内のトランジスタとして、オフ電流を十分に小さくすることができる材料をチャネル形成領域に用いたトランジスタ、具体的には酸化物半導体をチャネル形成領域に用いたトランジスタを適用した半導体メモリ装置又は半導体装置とする。メモリセルを構成するトランジスタ、具体的にはアンチフューズと電気的に接続されるトランジスタとして、オフ電流を十分に小さくすることができる材料をチャネル形成領域に用いたトランジスタを適用することで、プリチャージ期間の短縮を図り、十分な読み出し期間を確保することが可能となる。且つ、読み出し回路内のトランジスタ、特にプリチャージ回路を構成し、出力信号線との間に配置されるトランジスタとして、オフ電流を十分に小さくすることができる材料をチャネル形成領域に用いたトランジスタを適用することで、リーク電流に起因するデータの誤読み出し等を防ぐことができる。本発明の一態様は、ビット線と、ワード線と、ビット線とワード線との交差部に配置されたメモリセルと、ビット線に電気的に接続された読み出し回路と、を備え、メモリセルは、第1のトランジスタと、アンチフューズと、を有し、第1のトランジスタは、ゲートがワード線に電気的に接続され、ソース又はドレインの一方がビット線に電気的に接続され、ソース又はドレインの他方がアンチフューズの一方の電極に電気的に接続され、読み出し回路は、プリチャージ回路と、クロックドインバータと、スイッチと、を有し、プリチャージ回路は、第2のトランジスタと、NAND回路と、を含み、第2のトランジスタは、ゲートがNAND回路の出力端子に電気的に接続され、ソース又はドレインの一方が電源線に電気的に接続され、ソース又はドレインの他方がスイッチの一方の端子に電気的に接続され、NAND回路は、一方の入力端子がアドレス信号線に電気的に接続され、他方の入力端子がプリチャージ信号線に電気的に接続されており、クロックドインバータは、入力端子が第2のトランジスタのソース又はドレインの他方及びスイッチの一方の端子に電気的に接続され、出力端子が出力信号線に電気的に接続され、スイッチは、他方の端子がビット線に電気的に接続されており、第1のトランジスタのチャネル形成領域及び第2のトランジスタのチャネル形成領域は、酸化物半導体を含む半導体メモリ装置である。上記構成において、メモリセルの読み出し動作前に、プリチャージ回路によってビット線をプリチャージする構成とする。また、本発明の一態様は、mmは1以上の整数本のビット線と、nnは1以上の整数本のワード線と、m本のビット線とn本のワード線との交差部に配置されたm×n個のメモリセルと、m本のビット線にそれぞれ電気的に接続されたm個の読み出し回路と、を備え、m×n個のメモリセルは、それぞれ、第1のトランジスタと、アンチフューズと、を有し、第1のトランジスタは、ゲートがワード線に電気的に接続され、ソース又はドレインの一方がビット線に電気的に接続され、ソース又はドレインの他方がアンチフューズの一方の電極に電気的に接続され、m個の読み出し回路は、それぞれ、プリチャージ回路と、スイッチと、m個の読み出し回路に共通であるラッチ回路と、を有し、プリチャージ回路は、第2のトランジスタと、NAND回路と、を含み、第2のトランジスタは、ゲートがNAND回路の出力端子に電気的に接続され、ソース又はドレインの一方が電源線に電気的に接続され、ソース又はドレインの他方がスイッチの一方の端子に電気的に接続され、NAND回路は、一方の入力端子がアドレス信号線に電気的に接続され、他方の入力端子がプリチャージ信号線に電気的に接続されており、ラッチ回路は、入力端子が第2のトランジスタのソース又はドレインの他方及びスイッチの一方の端子に電気的に接続され、出力端子が出力信号線に電気的に接続され、スイッチは、他方の端子がビット線に電気的に接続されており、第1のトランジスタのチャネル形成領域及び第2のトランジスタのチャネル形成領域は、酸化物半導体を含む半導体メモリ装置である。上記構成において、前記n本のワード線のうち、同じワード線に電気的に接続されているn個のメモリセルから同時に読み出し動作を行うことができる。つまり、パラレル方式による読み出し動作を行うことができる。また、上記構成において、メモリセルのパラレル方式による読み出し動作前に、m個の読み出し回路がそれぞれ有するプリチャージ回路によって、m本のビット線をプリチャージすることができる。また、上記構成において、ビット線は、プリチャージ回路によって、電源線から入力される電源電位にプリチャージされる構成とすることができる。また、本発明の一態様は、上記構成の半導体メモリ装置を搭載した半導体装置とすることができる。なお、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極または複数の配線が一体となって形成されている場合なども含む。また、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには、ソースやドレインの機能は入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象に対して電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。また、本明細書において、第1、第2、第3などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。本発明の一態様によれば、読み出し精度が高い、半導体メモリ装置又は半導体装置を提供することができる。または、本発明の一態様によれば、半導体メモリ装置又は半導体装置を小型化することができる。以下、本発明の実施の形態について、図面を用いて説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなく、その態様および詳細をさまざまに変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。実施の形態1本実施の形態では、アンチフューズを有する半導体メモリ装置について説明する。本実施の形態で説明する半導体メモリ装置は、RFIDタグの一部としても機能する。本実施の形態に係る半導体メモリ装置の主要な回路構成について説明する。図1に、メモリセル111及び読み出し回路151の構成を示す。なお、図1では、メモリセル111及び読み出し回路151をそれぞれ一つずつ示すが、個数は一つに限定されるものではない。また、本実施の形態に係る半導体メモリ装置において書き込み回路を図示していないが、書き込み回路等が適宜設けられていてもよい。メモリセル111は、ビット線103とワード線105との交差部に配置される。ビット線103は、ワード線105と交差して配置される。メモリセル111は、第1のトランジスタ113と、アンチフューズ115と、を有する。また、メモリセル111は、容量素子117を有する構成としたが、容量素子117は設けなくてもよい。メモリセル111において、第1のトランジスタ113は酸化物半導体をチャネル形成領域に用いた構成とする。第1のトランジスタ113は、ゲートがワード線105に電気的に接続され、ソース又はドレインの一方がビット線103に電気的に接続され、ソース又はドレインの他方がアンチフューズ115の一方の電極に電気的に接続される。アンチフューズ115は、他方の電極に接地電位119GNDが与えられる。また、メモリセル111に容量素子117を設ける場合、容量素子117は、一方の電極が第1のトランジスタ113のソース又はドレインの他方及びアンチフューズ115の一方の電極に電気的に接続され、他方の電極がアンチフューズ115の他方の電極に電気的に接続されて接地電位119が与えられる。容量素子117は、アンチフューズ115に書き込み動作を行う際の電力を補うためのアシスト容量として機能する。読み出し回路151は、ビット線103と電気的に接続されて配置される。読み出し回路151は、プリチャージ回路152と、クロックドインバータ173と、スイッチ181と、を有する。スイッチ181は、メモリセル111と、クロックドインバータ173及びプリチャージ回路152と、の間に配置される。プリチャージ回路152は、第2のトランジスタ163と、NAND回路161と、を有する。第2のトランジスタ163は、酸化物半導体をチャネル形成領域に用いた構成とする。第2のトランジスタ163は、ゲートがNAND回路161の出力端子に電気的に接続され、ソース又はドレインの一方が第1の配線153に電気的に接続され、ソース又はドレインの他方がスイッチ181の一方の端子に電気的に接続される。NAND回路161は、入力端子の一方が第2の配線155に電気的に接続され、入力端子の他方が第3の配線157に電気的に接続され、出力端子が第2のトランジスタ163のゲートに電気的に接続される。第1の配線153には電源電位VDDが入力される。そのため、第1の配線153は電源線としての機能を有する。第2の配線155にはアドレス信号が入力される。そのため、第2の配線155はアドレス信号線としての機能を有する。第3の配線157にはプリチャージ信号が入力される。そのため、第3の配線157はプリチャージ信号線としての機能を有する。クロックドインバータ173は、入力端子がスイッチ181の一方の端子及びプリチャージ回路152における第2のトランジスタ163のソース又はドレインの他方と電気的に接続され、出力端子が第4の配線175と電気的に接続される。第4の配線175には、メモリセル111に格納されたデータ、すなわちアンチフューズ115の抵抗状態が反映された電位を有する出力信号が入力される。そのため、第4の配線は出力信号線としての機能を有する。スイッチ181は、一方の端子がクロックドインバータ173の入力端子及びプリチャージ回路152における第2のトランジスタ163のソース又はドレインの他方に電気的に接続され、他方の端子がビット線103に電気的に接続される。また、スイッチ181における他方の端子は、ビット線103を介して、メモリセル111における第1のトランジスタ113のソース又はドレインの一方に電気的に接続される。図1に示す回路の動作について、図2に示すタイミングチャートを用いて説明する。図2は、図1に示す回路の読み出し動作を示すタイミングチャートである。半導体メモリ装置内の動作は、クロック信号CLKの立ち上がり又は立ち下がりに同期して行われる。なお、クロック信号CLKはクロックドインバータ173に入力される。アクセス対象となるメモリセルは、アドレス信号ADDRで指定する。図2では、例えば、アドレス信号ADDR=XXは任意で指定されるメモリセルに対し、アクセスを行う場合を例示している。アドレス信号によって指定されたメモリセルに対し、読み出し動作を行う。読み出し動作は、リードイネーブル信号REがハイ電位のときに行う。書き込み動作は、ライトイネーブル信号WEがハイ電位のときに行う。リードイネーブル信号RE及びライトイネーブル信号WEによって、書き込み回路図1において図示せずと読み出し回路151とを切り替え、書き込み動作または読み出し動作を選択的に行うことができる。図2のタイミングチャートでは、リードイネーブル信号REをハイ電位とライトイネーブル信号WEをロー電位として、読み出し回路151を用いて読み出し動作を行う場合のみを示している。プリチャージ動作は読み出し動作に先だって行い、プリチャージ信号PREがロー電位のときに行う。図2において、期間ADは、読み出し動作を行うため、任意のメモリセルここではメモリセル111として説明するにアクセスする期間である。読み出し動作は、リードイネーブル信号REをハイ電位にすることで行われる。また、期間AD中はスイッチ181がオンになり、アドレス信号ADDRはアクティブハイ電位となる。期間ABは、ビット線103を充電するためにプリチャージ動作を行うプリチャージ期間である。期間AB中のプリチャージ信号PREはロー電位となり、図1のプリチャージ回路152におけるNAND回路161の出力端子の電位はハイ電位となるため、第2のトランジスタ163はオンする。期間ABにおいてスイッチ181はオンしているため、第1の配線153に入力される電位VDDによってビット線103BLが充電される。なお、期間ABにおいて第1のトランジスタ113をオフさせるため、ワード線105WLの電位はロー電位とする。期間BDは、読み出し動作を行い、データを反映させた電位を有する出力信号OUTPUTを第4の配線175に出力する読み出し期間である。期間BDにおいて第1のトランジスタ113をオンさせるため、ワード線105の電位はハイ電位とする。ビット線103の電位は、アンチフューズ115の抵抗状態抵抗値に応じて放電される。そのため、アンチフューズ115がショートしていなければ高抵抗状態、ビット線103の電位は維持される。一方、アンチフューズ115がショートしていれば低抵抗状態、ビット線103の電位は低下していく。図2では、ビット線103BLの電位の変化の一例として、メモリセル111が0のデータを保持していた場合にビット線103の電位は維持されdata0、メモリセル111が1のデータを保持していた場合にビット線103の電位は低下していくdata1様子を模式的に示している。なお、時点Bで、プリチャージ信号をハイ電位とすることでNAND回路161の出力端子の電位をロー電位とし、第2のトランジスタ163をオフさせることで、プリチャージ動作は止められている。期間BDにおいて、期間BCはビット線103の電位を確定させるために必要な期間とし、期間CDはビット線103の電位から第4の配線175に出力する出力信号を確定する期間とする。ビット線103の電位は、クロックドインバータ173の入力端子に入力される。そして、クロックドインバータ173の出力端子から第4の配線175に、アンチフューズ115の抵抗状態ビット線103の電位が反映された電位を有する出力信号OUTPUTが出力される。図1のメモリセル111における第1のトランジスタ113は酸化物半導体をチャネル形成領域に用いた構成を有する。酸化物半導体をチャネル形成領域に用いることで、第1のトランジスタ113はオフ電流を十分に小さくすることができるため、プリチャージ動作を行っている際にビット線103の電位が第1のトランジスタ113を介してリークしてしまうことを防ぐことができる。ここで、RFIDは、規格により、読み出し動作に使用できる時間が制約されている。プリチャージ動作は読み出し動作に使用できる時間内に行う必要があるため、プリチャージ期間が長引くと実際にデータを読み出す時間が足りなくなる恐れがある。そこで、本実施の形態のように、酸化物半導体をチャネル形成領域に用いた第1のトランジスタ113を適用する。これにより、第1のトランジスタ113は、オフ電流が十分小さいトランジスタとなるため、プリチャージ動作中にビット線103の電位が第1のトランジスタ113を介してリークしてしまうのを防ぐことができる。その結果、プリチャージ期間後に、十分なデータの読み出し期間を確保できることになり、読み出し精度向上につなげることができる。図2において、Tclkはクロック1周期の期間を示し、Taddrはアクセス対象のメモリセルにアクセスしている期間を示し、Tpreはプリチャージ動作を行う期間を示し、Tdataはデータが確定するまでの期間ビット線の電位を確定させるまでの期間を示している。例えば、ISO15693に準拠する場合、1ビットの読み出し動作に使用できる時間は、Tclk:18.88μs、Taddr:37.76μs、Tpre:9.44μs、Tdata:28.32μsとなる。また、NFC-Forum-Type3に準拠する場合、1ビットの読み出し動作に使用できる時間はISO15693に準拠する場合よりも非常に短時間になり、Tclk:2.36μs、Taddr:4.72μs、Tpre:1.18μs、Tdata:4.72μsとなる。上述のように、規格により時間の制約がある場合、個々の構成には些細なリークであっても、半導体メモリ装置全体としては多大な影響を与えかねない。例えば、上述のNFC-Forum-Type3に準拠する場合は、プリチャージ動作に費やせる時間は非常に短い。そのため、プリチャージ期間中にビット線の電位がリークしていけば、制限時間内にプリチャージが完了しない事態となりうる。また、プリチャージ期間が長引くことで、データの読み出し期間を十分に確保できない恐れもある。本実施の形態のように、第1のトランジスタ113をオフ電流が十分小さいトランジスタとすることで、プリチャージ期間中にビット線の電位がリークしていくことを防ぐことができ、プリチャージ期間の短縮に寄与することができる。その結果、データの読み出し期間を十分確保することができ、読み出し精度を高めることができる。また、読み出し期間においては、アンチフューズ115の抵抗状態に応じてビット線103の電位が放電される。ビット線103の電位は、アンチフューズ115がショートしていない高抵抗状態場合は維持され、アンチフューズ115がショートしている低抵抗状態場合は低下していく。出力信号は、ビット線103の電位を反映させた電位を有する。本実施の形態のように、第2のトランジスタ163をオフ電流が十分小さいトランジスタとすることで、読み出し期間において第2のトランジスタ163からのリーク電流により、読み出し動作中のビット線の電位が変動する又はビット線の電位の検出が困難になることを防ぐことができる。これにより、リーク電流に起因するデータの誤読み出しを防ぐことができ、データの読み出し精度を高めることができる。さらに、図3に、図2に示すタイミングチャートに従って半導体メモリ装置を動作させた場合の、ビット線103の電位の変化の様子を模式的に示す。図3において、pは、アンチフューズ115をショートさせて十分に抵抗が下がる場合低抵抗状態を示す。qは、アンチフューズ115をショートさせない場合高抵抗状態を示す。rは、アンチフューズ115が中途半端にショートしてしまい、pと比較して十分に抵抗が下がらない場合を示す。pの場合は、時点B以降でビット線電位が急速に低下していき、時点Cにおけるビット線電位はGND又はほぼGNDに近い値となる。そして、期間CDのビット線電位に応じて、データ1が出力される。qの場合は、時点B以降でもビット線電位がほとんど低下せず、時点Cでのビット線電位はほぼVDDに近い値となる。そして、期間CDのビット線電位に応じて、データ0が出力される。rの場合は、時点B以降のビット線電位の低下していく割合がpの場合よりも遅い。そのため、時点Cの設定が時点Bに近すぎると、ビット線電位が十分に下がりきらず、データ1として出力できない恐れがある。しかし、rの場合でも十分な長さの読み出し期間を確保できれば、ビット線電位が所望の値に低下するまで、時点Cの設定を遅くすることができる。そして、データ1を出力することができる。したがって、本実施の形態のように、プリチャージ期間の短縮を図り、その後の読み出し期間の十分な確保を可能とすることで、rのような中途半端なショートを起こしたアンチフューズを有するメモリセルのデータも読み取ることができ、読み出し精度を高めることができる。以上のように、本実施の形態に係る半導体メモリ装置では、メモリセルを構成するトランジスタ及び読み出し回路内のトランジスタとして、オフ電流が十分小さいトランジスタを適用し、プリチャージ動作を含め、読み出し動作に影響するリーク電流を極力排除することで、データの読み出し精度を高めることができる。なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。実施の形態2本実施の形態では、上記実施の形態1に示したオフ電流が十分小さいトランジスタとして適用できるトランジスタについて説明する。図4A乃至Cに、本実施の形態に係るトランジスタの断面の模式図を示す。図4Aに示すトランジスタ313は、絶縁表面303上に設けられたソース電極又はドレイン電極として機能する一対の導電層305a及び導電層305bと、導電層305a及び導電層305b上に設けられた半導体層307と、半導体層307上に設けられたゲート絶縁層309と、ゲート絶縁層309上に設けられたゲート電極311と、で構成されている。図4Aに示すトランジスタ313は、半導体層307上方にゲート電極311が設けられたトップゲート型の構造である。また、ソース電極又はドレイン電極として機能する導電層305a及び導電層305bが半導体層307下に設けられたボトムコンタクト型の構造である。なお、トランジスタ313は、導電層305a及び導電層305bが半導体層307上に設けられたトップコンタクト型の構造とすることもできる。半導体層307は、四元系金属酸化物であるIn-Sn-Ga-Zn-O系や、三元系金属酸化物であるIn-Ga-Zn-O系、In-Sn-Zn-O系、In-Al-Zn-O系、Sn-Ga-Zn-O系、Al-Ga-Zn-O系、Sn-Al-Zn-O系や、二元系金属酸化物であるIn-Zn-O系、Sn-Zn-O系、Al-Zn-O系、Zn-Mg-O系、Sn-Mg-O系、In-Mg-O系、In-Ga-O系や、In-O系、Sn-O系、Zn-O系などの酸化物半導体を用いて形成する。ここで、例えば、In-Ga-Zn-O系酸化物半導体とは、少なくともInとGaとZnとを含む酸化物であり、その組成比に特に制限はない。また、InとGaとZn以外の元素を含んでもよい。また、上記酸化物半導体はSiO2を含んでもよい。また、半導体層307は、化学式InMO3ZnOmm>0で表記される酸化物半導体を用いて形成することができる。ここで、Mは、Ga、Al、Mn若しくはCoから選ばれた一の金属元素、又は複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、またはGa及びCoなどがある。また、酸化物半導体としてIn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2モル数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル数比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=15:1~1.5:1モル数比に換算するとIn2O3:ZnO=15:2~3:4とする。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。半導体層307は、スパッタリング法によって形成することが好ましい。例えば、上述した系の酸化物ターゲットを用いて、スパッタリング法により半導体層307を形成することができる。ここで、ターゲットの純度を、99.99以上とすることで、酸化物半導体でなる半導体層307に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体でなる半導体層307において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。また、酸化物半導体でなる半導体層307の形成時に、スパッタリング装置の処理室の圧力を0.4Pa以下とすることで、被成膜面及び被成膜物への、アルカリ金属、水素等の不純物の混入を低減することができる。なお、被成膜物に含まれる水素は、水素原子の他、水素分子、水、水酸基、または水素化物として含まれる場合もある。また、スパッタリング装置の処理室の排気系として吸着型の真空ポンプ例えばクライオポンプなどを用いることで、排気系からアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。酸化物半導体でなる半導体層307の形成後、必要であれば、水素及び水分をほとんど含まない雰囲気下窒素雰囲気、酸素雰囲気、乾燥空気雰囲気例えば、水分については露点-40°C以下、好ましくは露点-60°C以下などで加熱処理温度範囲200°C以上450°C以下を行ってもよい。この加熱処理は、酸化物半導体でなる半導体層307中からH、OHなどを脱離させる脱水化または脱水素化とも呼ぶことができ、不活性雰囲気下で昇温し、途中で切り替え酸素を含む雰囲気下とする加熱処理を行う場合や、酸素雰囲気下で加熱処理を行う場合は、加酸化処理とも呼べる。また、半導体層307に適用する酸化物半導体として、n型不純物である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することにより、I型真性の酸化物半導体、又はI型真性に限りなく近い酸化物半導体を適用することができる。すなわち、不純物を添加してI型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化されたI型真性半導体又はそれに近づける。したがって、トランジスタ313が有する酸化物半導体層を、高純度化及び電気的にI型真性化された酸化物半導体層とすることができる。なお、高純度化された酸化物半導体中は、キャリアが極めて少なくゼロに近い、キャリア濃度は1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満である。酸化物半導体中にキャリアが極めて少ないため、トランジスタでは、オフ電流を少なくすることができる。上記実施の形態1の半導体メモリ装置に組み込まれることを考慮すると、トランジスタ313のオフ電流は少なければ少ないほど好ましい。なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている神谷、野村、細野、アモルファス酸化物半導体の物性とデバイス開発の現状、固体物理、2009年9月号、Vol.44、pp.621-633.。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちNaは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してNaとなる。また、Naは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体膜中の水素濃度が1×1018/cm3以下、より好ましくは1×1017/cm3以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるNa濃度の測定値は、5×1016/cm3以下、好ましくは1×1016/cm3以下、更に好ましくは1×1015/cm3以下とするとよい。同様に、Li濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。同様に、K濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。具体的には、上述の高純度化された酸化物半導体を有するトランジスタは、オフ状態における電流値オフ電流値を10aA/μm1×10-17A/μm以下、さらには1aA/μm1×10-18A/μm以下、さらには10zA/μm1×10-20A/μm以下レベルにまで低くすることができる。また、上述の高純度化された酸化物半導体を有するトランジスタは、オフ状態における電流値オフ電流値を100yA/μm1×10-22A/μm以下、好ましくは10yA/μm1×10-23A/μm以下、更に好ましくは1yA/μm1×10-24A/μm以下にすることができる。また、Snなどのp型の導電性を付与する不純物を酸化物半導体でなる半導体層307にドープすることで、酸化物半導体でなる半導体層307を弱いp型とし、オフ電流の低減を図ってもよい。高純度化された酸化物半導体を具備するトランジスタを、上記実施の形態1の第1のトランジスタ113及び第2のトランジスタ163として適用することで、オフ電流を極めて小さくすることができる。したがって、半導体メモリ装置の読み出し精度をさらに高めることが可能となる。絶縁表面303は、例えば基板上に絶縁層が設けられた構造とする。基板は、後の作製工程に耐えられるものであれば限定されない。例えば、基板として、ガラス基板などの絶縁性基板、シリコン基板などの半導体基板、金属基板などの導電性基板、プラスチックなどの可撓性基板などが挙げられる。絶縁層は、基板からの不純物の拡散を防止する下地となる。例えば、下地となる絶縁層は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、又は酸化タンタルなどの絶縁層を用いて、単層構造又は2層以上の積層構造で形成する。なお、絶縁層は、極力、水素や水を含まないことが好ましい。導電層305a及び導電層305bは、チタン、アルミニウム、タングステン、クロム、銅、タンタル、若しくはモリブデンなどから選択される金属材料、又は前述した金属材料を成分とする合金材料などを用いて形成する。また、マンガン、マグネシウム、ジルコニウム、又はベリリウムから選択される材料を用いて形成することができる。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、若しくはスカンジウムから選択される一の元素又は複数の元素を添加した材料を用いて形成することもできる。例えば、Cu-Mg-Al合金を用いることできる。なお、導電層305a及び導電層305bは、単層構造又は2層以上の積層構造で形成することができる。例えば、Cu-Mg-Al合金でなる層とCuでなる層との積層構造で形成することができる。ゲート絶縁層309は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、又は酸化ハフニウムなどの絶縁層を用いて、単層構造又は2層以上の積層構造で形成する。なお、ゲート絶縁層309は、極力、水素や水を含まないように形成することが好ましい。ゲート電極311は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム若しくはスカンジウムなどから選択される金属材料、前述した金属材料を主成分とする合金材料、又は前記金属材料の窒化物窒化金属を用いて、単層構造又は2層以上の積層構造で形成することができる。例えば、Cu-Mg-Al合金を用いることできる。例えば、Cu-Mg-Al合金でなる層とCuでなる層との積層構造で形成することができる。ゲート電極311は、ゲート絶縁層309を間に介して、半導体層307と重畳するように形成する。図4Bに示すトランジスタ323は、絶縁表面303上に設けられたゲート電極311と、ゲート電極311を覆って設けられたゲート絶縁層309と、ゲート絶縁層309上に設けられた半導体層307と、半導体層307上に設けられた一対の導電層305a及び導電層305bと、で構成されている。また、トランジスタ323上を覆ってパッシベーション層315が設けられている。パッシベーション層315は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、又は酸化タンタルなどの材料を用いて形成することができる。なお、トランジスタ323上にパッシベーション層などの絶縁層を形成するか否か、絶縁層の積層数及び絶縁層の厚さなどは、トランジスタの用途などに応じて適宜変更可能である。トランジスタ323は、ゲート電極311上に半導体層307が設けられたボトムゲート型の構造である。また、ソース電極又はドレイン電極として機能する導電層305a及び導電層305bが半導体層307上に設けられたトップコンタクト型の構造である。また、導電層305aと導電層305bとの間において、半導体層307の一部がエッチングされたチャネルエッチ構造である。なお、トランジスタ323は、導電層305a及び導電層305bが半導体層307下に設けられたボトムコンタクト型の構造とすることもできる。図4Cに示すトランジスタ333は、図4Bに示すトランジスタ323の構成に加えて、半導体層307上にチャネル保護層317が設けられた構成を有する。絶縁表面303上に設けられたゲート電極311と、ゲート電極311を覆って設けられたゲート絶縁層309と、ゲート絶縁層309上に設けられた半導体層307と、ゲート電極311と重なる位置において半導体層307上に設けられたチャネル保護層317と、半導体層307上に設けられた一対の導電層305a及び導電層305bと、で構成されている。また、トランジスタ333上を覆ってパッシベーション層315が設けられている。トランジスタ333は、チャネル保護層317を設けることによって、半導体層307のチャネル形成領域となる領域に対する、後工程時におけるダメージエッチング工程におけるプラズマ損傷やエッチング剤による膜減りなどを防ぐことができる。図4A乃至Cに示すような、酸化物半導体を用いた半導体層307をチャネル形成領域とするトランジスタ313、トランジスタ323、トランジスタ333を、上記実施の形態1に示した構成におけるトランジスタとして用いることができる。本実施の形態のように、酸化物半導体を用いて半導体層307を形成することで、十分にオフ電流が小さいトランジスタを提供することが可能となる。その結果、半導体メモリ装置又は半導体装置の読み出し精度向上につなげることができる。なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。実施の形態3本実施の形態では、メモリセルがマトリクス状に配置されたメモリセルアレイと、読み出し回路と、を備えた半導体メモリ装置について、図5を用いて説明する。なお、上記実施の形態1における図1と同じ構成については同じ符号を付し、詳細な説明は省略する。図5に、メモリセルアレイ101及び読み出し回路151の構成を示す。なお、本実施の形態に係る半導体メモリ装置において、書き込み回路等が適宜設けられていてもよい。メモリセルアレイ101は、m×n個のメモリセルMCx,yを有する。各メモリセルMCx,yは、ビット線BLxとワード線WLyとの交差部に配置される。なお、mは1以上の整数、nは1以上の整数、xは1以上m以下の整数、yは1以上n以下の整数とする。メモリセルMCx,yは、図1におけるメモリセル111に相当する。ビット線BLxは、図1におけるビット線103に相当する。ワード線WLyは、図1におけるワード線105に相当する。ここでは、メモリセルアレイは、m本のビット線BLxと、n本のワード線WLyと、を有する。なお、図5では、アンチフューズ115がショートしている状態低抵抗状態をアンチフューズ115pとし、アンチフューズ115がショートしていない状態高抵抗状態をアンチフューズ115qとして示している。読み出し回路151は、ビット線BLxと電気的に接続されて配置される。図5では、m本のビット線BLxが配置されており、m本のビット線BLxそれぞれに読み出し回路151が配置される。なお、本実施の形態における読み出し回路151は、図1におけるクロックドインバータ173の代わりにラッチ回路191を有する。また、ラッチ回路191は、全ての読み出し回路151に共通である。ラッチ回路191は、入力端子が各読み出し回路151のスイッチ181の一方の端子及び第2のトランジスタ163のソース又はドレインの他方と電気的に接続され、出力端子が第4の配線175と電気的に接続される。また、ラッチ回路191の他の入力端子が第5の配線193に電気的に接続される。第5の配線193には、ラッチ信号が入力される。そのため、第5の配線193は、ラッチ信号線としての機能を有する。ラッチ信号がハイ電位のときに、ラッチ回路191から第4の配線175に出力信号が出力される。本実施の形態に係る半導体メモリ装置は、パラレル方式でデータを読み出すことが可能である。パラレル方式のデータ読み出しについて、図5及び図6を用いて説明する。図6において、半導体メモリ装置内の動作は、図2の説明と同じく、クロック信号CLKの立ち上がり又は立ち下がりに同期して行われる。アクセス対象となるメモリセルは、アドレス信号ADDRrow、ADDRcolumnで指定する。アドレス信号は、ローデコーダを指定するアドレス信号ADDRrowと、コラムデコーダを指定するアドレス信号ADDRcolumnと、に分かれる。ローデコーダは、アドレス信号ADDRrowの組み合わせにより、常に1つだけ指定される。コラムデコーダは、アドレス信号ADDRcolumnの組み合わせにより、1つ又は全てが指定される。したがって、シリアル方式でデータを読み出す場合は1つのコラムデコーダを指定して読み出し動作を行い、パラレル方式でデータを読み出す場合は全てのコラムデコーダを指定して読み出し動作を行う。図6において、ローデコーダを指定するアドレス信号ADDRrowは複数の信号で構成され、信号の組み合わせで駆動するローデコーダを1つだけ選択する。例えば、ワード線WLが32本ある場合n=32は5ビットのアドレスとなり、ADDRrow=00000でWL[0]を選択し、ADDRrow=11111でWL[31]を選択する。なお、WL[y-1]は図5のワード線WLyを示す。つまり、WL[0]は図5のワード線WL1に相当する。また、図6において、コラムデコーダを指定するアドレス信号ADDRcolumnは複数の信号で構成され、信号の組み合わせで駆動するコラムデコーダを1つ又は全て選択する。例えば、ビット線BLが32本ある場合m=32は6ビットのアドレスとなり、ADDRcolumn=000000でBL[0]を選択し、ADDRcolumn=011111でBL[31]を選択し、ADDRcolumn=1XXXXXXはそれぞれ任意で全ビットを選択する。なお、BL[x-1]は図5のビット線BLxを示す。つまり、BL[0]は図5のビット線BL1に相当する。図6では、図5の1行目のメモリセルMCx,1を選択してパラレル方式で読み出し動作を行う例を示している。したがって、期間ADにおいて、ADDRrow=00000、ADDRcolumn=1XXXXXがアクティブハイ電位となっている。読み出し動作は、リードイネーブル信号REをハイ電位にすることで行われる。また、期間AD中はスイッチ181がオンである。プリチャージ期間である期間ABにおいて、プリチャージ信号PREはロー電位となり、図5のプリチャージ回路152におけるNAND回路161の出力端子の電位はハイ電位となるため、第2のトランジスタ163はオンする。期間ABにおいてスイッチ181はオンしているため、第1の配線153に入力される電位VDDによってビット線BLxが充電される。ここでは、パラレル方式で読み出し動作を行うため、m本のビット線BLxそれぞれに対応する読み出し回路151により、m本のビット線BLxそれぞれがVDDに充電される。なお、期間ABにおいて、1行目のメモリセルMCx,1を含む全メモリセルMCx,yの第1のトランジスタ113はオフさせる。そのため、1行目のワード線WL1を含む全てのワード線WLnの電位はロー電位とする。読み出し期間である期間BDにおいて、読み出し動作を行い、メモリセルMCx,1に格納されたデータアンチフューズ115の抵抗状態を反映させた電位ビット線BLxの電位を反映させた電位を有する出力信号OUTPUTを第4の配線175に出力する。期間BDにおいて、1行目のメモリセルMCx,1それぞれの第1のトランジスタ113をオンさせるため、ワード線WL1WL[0]の電位はハイ電位とする。このとき、ビット線BLxBL[0]乃至BL[m-1]それぞれの電位は、アンチフューズ115の抵抗状態に応じて放電される。図5では、メモリセルMC2,1のアンチフューズ115pがショートしており、メモリセルMC1,1のアンチフューズ115及びメモリセルMCm,1のアンチフューズ115qがショートしていない例を示している。したがって、図6のBL[1]の電位は低下していき、BL[0]及びBL[m-1]の電位は維持される。なお、時点Bでプリチャージ信号をハイ電位とすることでNAND回路161の出力端子の電位をロー電位とし、第2のトランジスタ163をオフさせることで、プリチャージ動作は止められている。データを確定するまで十分な時間ビット線BLxの電位を確定するために必要な時間が経過したところで、ラッチ信号LATをハイ電位とする。ここでは、時点Cでラッチ信号をハイ電位とし、期間BCはデータを確定させるために必要な期間とする。時点Cラッチ信号が立ち上がるタイミングにおいて、ビット線BLxの電位を確定し、第4の配線175に出力する出力信号を確定する。全てのビット線BLxの電位は、それぞれ、ラッチ回路191の入力端子に入力される。そして、ラッチ回路191の出力端子から第4の配線175に、1行目のアンチフューズ115の抵抗状態が反映された電位ビット線BLxの電位が反映された電位を有する出力信号OUTPUTが出力される。図5のメモリセルMCx,yにおける第1のトランジスタ113は酸化物半導体をチャネル形成領域に用いた構成を有する。酸化物半導体をチャネル形成領域に用いて第1のトランジスタ113のオフ電流を十分に小さくすることで、読み出し期間の際に選択していない行ワード線WLyのショートしたアンチフューズ115pによるリークを防ぐことができる。その結果、選択していない行に起因したビット線電位の低下が起こりにくく、ある程度長い期間ビット線電位を維持できる。これにより、パラレル方式での読み出しが可能となる。また、上記実施の形態1と同様、プリチャージ動作を行っている際にビット線BLxの電位がリークするのを防ぐことができる。そのため、プリチャージ期間の短縮及び十分な読み出し期間の確保を図ることができ、読み出し精度の向上につなげることができる。また、第2のトランジスタ163もオフ電流が十分小さいトランジスタが適用されているため、読み出し期間中の第2のトランジスタ163からのリーク電流により、読み出し動作中のビット線の電位が変動する又はビット線の電位の検出が困難になることを防ぐことができる。これにより、リーク電流に起因するデータの誤読み出しを防ぐことができ、データの読み出し精度を高めることができる。以上のように、本実施の形態に係る半導体メモリ装置では、メモリセルを構成するトランジスタ及び読み出し回路内のトランジスタとして、オフ電流が十分小さいトランジスタを適用し、プリチャージ動作を含め、読み出し動作に影響するリーク電流を極力排除することで、パラレル方式で、且つ高精度なデータの読み出しを行うことができる。なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。実施の形態4本実施の形態では、上記実施の形態1乃至3の構成を適用することで、半導体メモリ装置の高集積化及び小型化が可能となることについて説明する。アンチフューズが中途半端にショートした状態では、抵抗が所望の値まで下がりきれず、データを正確に読み出せない問題がある。そのため、アシスト容量と呼ばれる容量素子をアンチフューズに並列に接続して書き込み時の電力を補うことで、ショート後にアンチフューズの抵抗が所望の値まで下がらない不良を防ぎ、書き込み不良を防ぐ構成が知られている。しかし、アシスト容量を設ければ、その分メモリセルの面積は大きくなる。したがって、半導体メモリ装置を占有するメモリセルの面積が増大する又は半導体メモリ装置自体が大型化するなど、半導体メモリ装置の高集積化又は小型化を妨げることになる。上記実施の形態1乃至3で説明したように、本実施の形態に係る半導体メモリ装置は、メモリセルを構成するトランジスタ第1のトランジスタ113及び読みだし回路内のトランジスタ第2のトランジスタ163として、オフ電流が十分小さいトランジスタを適用する。その結果、プリチャージ動作を含め、読み出し動作に影響するリーク電流を極力排除することができるため、十分な読み出し期間を確保することができる。ここで、上記図3のrを用いて説明したように、上記実施の形態に係る半導体メモリ装置は、十分な長さの読み出し期間を確保することで、アンチフューズが中途半端にショートした状態であってもデータを読み出すことが可能となる。これにより、アシスト容量の縮小又はアシスト容量を無くすことが可能となり、メモリセル面積の縮小化及び半導体メモリ装置の小型化を図ることができる。上記実施の形態1乃至3では、容量素子117がアシスト容量に相当する。したがって、容量素子117を縮小又は容量素子117を無くすことが可能となる。また、上記実施の形態3のように、パラレル方式でデータを読み出すことでm本分のビット線BLxの電位を一度に読み出すことができる。そのため、シリアル方式でデータを読み出す場合よりも、1つのメモリセルにおける読み出し期間を長くとることができる。その結果、アシスト容量の大幅な縮小又はアシスト容量を完全に無くすことが可能となる。また、アンチフューズが中途半端にショートした場合における読み出し可能な抵抗値の範囲を広くすることができ、データの読み出し精度を高めることができる。なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。実施の形態5本実施の形態では、上記実施の形態1乃至4に示したメモリセルの構成について説明する。図7A乃至Cに、本実施の形態に係るメモリセルの一部を示す断面の模式図の例を示す。図7Aに示すメモリセルは、アンチフューズ830と、トランジスタ850と、が設けられている。ここでは、アンチフューズ830の上方にトランジスタ850が設けられた例を示している。アンチフューズ830は、基板801上に第1の絶縁層803及び第2の絶縁層805を間に介して設けられた第1の導電層833aと、第1の導電層833a上に設けられた抵抗材料層835と、抵抗材料層835上に設けられた第2の導電層837aと、で構成される。第1の導電層833a及び第2の絶縁層805上には、第3の絶縁層807が設けられている。抵抗材料層835は、第3の絶縁層807に設けられた開口部に設けられ、第1の導電層833aと接している。第1の導電層833aと第2の導電層837aとの間に抵抗材料層835が挟持され、アンチフューズ830を構成している。第1の導電層833aは、アンチフューズ830の一方の電極として機能する。抵抗材料層835は、アンチフューズ830に電圧を印加することで抵抗状態が変化高抵抗状態から低抵抗状態に変化する材料を用いる。具体的には、抵抗材料層835は、半導体層例えば、アモルファスシリコン層など、又は半導体層及び絶縁層例えば、酸化シリコン層などの積層構造で形成する。第2の導電層837aは、アンチフューズ830の他方の電極として機能する。トランジスタ850は、第3の絶縁層807上に設けられた第2の導電層837a及び第2の導電層837bと、第2の導電層837a及び第2の導電層837b上に設けられた酸化物半導体層853aと、酸化物半導体層853a上に第4の絶縁層809を間に介して設けられた第3の導電層855aと、で構成される。第3の導電層855aはゲート電極として機能する。第2の導電層837a及び第2の導電層837bは、ソース電極又はドレイン電極として機能する。なお、第2の導電層837aは、トランジスタ850のソース電極又はドレイン電極の一方及びアンチフューズ830の他方の電極として機能する。トランジスタ850と、アンチフューズ830と、は、第2の導電層837aを介して電気的に接続される。なお、トランジスタ850のソース電極又はドレイン電極として機能する導電層と、アンチフューズ830を構成する電極と、は、電気的に接続されていれば、同一層でなくともよい。トランジスタ850としては、上記実施の形態2で説明したトランジスタの構成を適用すればよい。ここでは、トランジスタ850の構成は図4Aのトランジスタ313に相当する。第2の導電層837a及び第2の導電層837bは、図4Aの導電層305a及び導電層305bに相当する。酸化物半導体層853aは、図4Aの半導体層307に相当する。第4の絶縁層809は、図4Aのゲート絶縁層309に相当する。第3の導電層855aは、図4Aのゲート電極311に相当する。また、アンチフューズ830及びトランジスタ850上に第5の絶縁層811が設けられ、第5の絶縁層811上に第4の導電層857aが設けられている。第4の導電層857aは、第5の絶縁層811に設けられた開口部に設けられ、第3の導電層855aと接している。第4の導電層857aは、ゲート電極として機能する第3の導電層855aの引き出し配線ゲート引き出し配線として機能する。基板801は、後の作製工程に耐えられる基板であれば限定されず、ガラス基板等を用いればよい。第1の絶縁層803及び第2の絶縁層805は、基板801からの不純物の拡散を防止する下地となる。第3の絶縁層807及び第5の絶縁層811は、層間絶縁層として機能する。第4の絶縁層809は、ゲート絶縁層として機能する。第1の絶縁層803乃至第5の絶縁層811は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、又は酸化タンタルなどの絶縁層を用いて、単層構造又は2層以上の積層構造で形成する。また、層間絶縁層として機能する絶縁層は、ポリイミド又はアクリル等の樹脂材料を用いて形成する事も可能である。なお、第1の絶縁層803乃至第5の絶縁層811としては、極力、水素や水を含まない絶縁層を用いることが好ましい。図7Bに示すメモリセルは、図7Aに示す構成に加えて容量素子870が設けられている。容量素子870は、アシスト容量に相当する。ここでは、アンチフューズ830の上方にトランジスタ850及び容量素子870が設けられた例を示している。容量素子870は、第2の導電層837aと、第2の導電層837a上に設けられた酸化物半導体層853bと、酸化物半導体層853b上に第4の絶縁層809を間に介して設けられた第3の導電層855bと、で構成される。第2の導電層837aは容量素子870の一方の電極として機能し、第3の導電層855bは容量素子870の他方の電極として機能する。第2の導電層837aと第3の導電層855bとの間に挟持される第4の絶縁層809は、誘電体層として機能する。容量素子870において、酸化物半導体層853bは、トランジスタ850の酸化物半導体層853aと同一層を加工して設ける例を示している。第3の導電層855bは、トランジスタ850の第3の導電層855aと同一層を加工して設ける例を示している。同一層を加工して設けることでプロセスの簡略化を図ることができるが、本実施の形態は特に限定されず、異なる材料層で形成してもよい。また、容量素子870を構成する第2の導電層837aは、トランジスタ850のソース電極又はドレイン電極の一方及びアンチフューズ830の一方の電極としても機能する。トランジスタ850、アンチフューズ830、及び容量素子870は、第2の導電層837aを介して電気的に接続される。なお、トランジスタ850、アンチフューズ830、及び容量素子870は、電気的に接続されるのであれば、第2の導電層837aを共通の同一層で形成しなくともよい。また、第4の導電層857bが、第5の絶縁層811に設けられた開口部に設けられている。第4の導電層857bは、第3の導電層855bと接している。第4の導電層857bは、容量素子870の他方の電極として機能する第3の導電層855bの引き出し配線容量引き出し配線として機能する。図7Cは、図7Aに示す構成に加えて容量素子870が設けられている。また、図7Cは、容量素子870の上方にアンチフューズ830が設けられ、アンチフューズ830の上方にトランジスタ850が設けられた例を示している。容量素子870は、第5の導電層872aと、第5の導電層872a上に第2の絶縁層805を間に介して設けられた第1の導電層833と、で構成される。第5の導電層872aは容量素子870の一方の電極として機能し、第1の導電層833は容量素子870の他方の電極として機能する。第5の導電層872aと第1の導電層833との間に挟持される第2の絶縁層805は、誘電体層として機能する。容量素子870を構成する第1の導電層833は、アンチフューズ830の一方の電極としても機能する。また、容量素子870を構成する第5の導電層872aには、第3の絶縁層807に設けられた開口部を介して、第2の導電層837aが電気的に接続されている。トランジスタ850、アンチフューズ830、及び容量素子870は、第2の導電層837aを介して電気的に接続される。図7A乃至Cに示すメモリセルにおいて、アンチフューズと電気的に接続されるトランジスタとして、酸化物半導体層をチャネル形成領域に用いたトランジスタを適用することで、リーク電流を防ぐことができ、メモリセルに格納されたデータの読み出し精度を高めることができる。また、上述のトランジスタの構成とすることでデータの読み出し期間を長く確保できるため、アンチフューズが中途半端にショートして抵抗が下がりきれなくとも、アンチフューズがショートした状態としてデータを読み出すことが可能である。そのため、書き込み時の電力を補うためのアシスト容量として機能する容量素子を縮小化する、又は無くしてしまうことが可能となる。したがって、メモリセルの面積を縮小化でき、半導体メモリ装置の小型化を実現することができる。また、図8に、本実施の形態に係るメモリセルの一部と、その他の回路の一部と、を示す断面の模式図の例を示す。図8には、メモリセルを構成するアンチフューズ830、トランジスタ850、及び容量素子870と、その他の回路を構成するトランジスタ890と、が示されている。ここでは、容量素子870及びトランジスタ890の上方にアンチフューズ830及びトランジスタ850が設けられた例を示している。トランジスタ890は、トランジスタ850と異なり、シリコン等の半導体をチャネル形成領域に用いて構成する。トランジスタ890は、半導体層891と、半導体層891上に第2の絶縁層805を間に介して設けられた第1の導電層833bと、半導体層891と電気的に接続する第2の導電層837c及び第2の導電層837dと、で構成される。半導体層891は、一対の不純物領域872b及び不純物領域872cと、不純物領域872bと不純物領域872cとの間に位置するチャネル形成領域893と、を有する。一対の不純物領域872b及び不純物領域872cは、ソース領域又はドレイン領域として機能する。なお、半導体層891には、適宜、LDDLightDopedDrain領域やオフセット領域等を設けてもよい。第2の導電層837c及び第2の導電層837dは、ソース電極又はドレイン電極として機能する。第2の導電層837c又は第2の導電層837dの一方は、不純物領域872b又は不純物領域872cの一方と電気的に接続される。第2の導電層837c又は第2の導電層837dの他方は、不純物領域872b又は不純物領域872cの他方と電気的に接続される。第1の導電層833bは、ゲート電極として機能する。第2の絶縁層805は、ゲート絶縁層として機能する。また、第2の絶縁層805は、容量素子870においては誘電体層として機能する。トランジスタ890において、半導体層891は、容量素子870の第5の導電層872aと同一層を加工して設ける例を示している。なお、第5の導電層872aと、不純物領域872b及び不純物領域872cには、一導電型を付与する不純物元素が添加されている。第1の導電層833bは、アンチフューズ830の第1の導電層833aと同一層を加工して設ける例を示している。第2の導電層837c及び第2の導電層837dは、アンチフューズ830及びトランジスタ850の第2の導電層837a、並びにトランジスタ850の第2の導電層837bと同一層を加工して設ける例を示している。同一層を加工して設けることでプロセスの簡略化を図ることができるが、本実施の形態は特に限定されず、異なる材料層で形成してもよい。本実施の形態において、メモリセルのアンチフューズ830と電気的に接続されるトランジスタ850としては、酸化物半導体層をチャネル形成領域に用いたトランジスタを適用する。その他の回路においては、適宜シリコン等の半導体層をチャネル形成領域に用いたトランジスタを適用することもできる。なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。実施の形態6本実施の形態では、上記実施の形態に係る半導体メモリ装置の具体的な構成について説明する。図9は、半導体メモリ装置におけるメモリ部の構成をブロック図で示した一例である。なお、図9に示すブロック図では、半導体メモリ装置内の回路を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、1つの回路が複数の機能に係ることもあり得る。図9に示すメモリ部3000は、メモリセルアレイ3001、コラムデコーダ3002、ローデコーダ3003、アドレスセレクタ3004、セレクタ3005、読み出し回路/書き込み回路3006、及び昇圧回路3007を有する。ここで、メモリセルアレイ3001は、マトリクス状に配置された複数のメモリセルから構成される。メモリセルは、図1におけるメモリセル111又は図5におけるメモリセルMCx,yに相当する。また、メモリセルは、ビット線図1のビット線103又は図5のビット線BLxとワード線図1のワード線105又は図5のワード線WLyとの交差部に配置される。次に、メモリ部3000の動作について説明する。メモリ部3000には、動作信号としてリードイネーブル信号RE、ライトイネーブル信号WE、アドレス信号ADDR、プリチャージ信号PRE、及び昇圧クロック信号CP_CLKが入力される。また、電源として昇圧入力電圧Vinが入力される。なお、特に図示していないが、動作電源としてVDD、GNDなど、回路を駆動させるために必要な電源も入力される。リードイネーブル信号RE、ライトイネーブル信号WEはセレクタ3005に入力され、メモリ部3000の動作を決定する。一例として、REがアクティブで、WEが非アクティブの場合、読み出し動作が行われる。また、WEがアクティブで、REが非アクティブの場合、書き込み動作が行われる。WE、REともに非アクティブの場合は、待機状態となる。書き込み動作を行う場合は、昇圧イネーブル信号CPEが入力されたときにのみ、昇圧回路3007が動作するようにしてもよい。これにより、不必要な昇圧による消費電流の増大を抑制することができる。また、書き込み動作又は読み出し動作を行う場合に、コントロール信号contをアドレスセレクタ3004に入力する構成とすれば、待機状態のときにデコーダコラムデコーダ3002、ローデコーダ3003が駆動することによる誤動作を防ぐことができる。アドレス信号ADDRは、アドレスセレクタ3004を介して分岐され、コラムデコーダ3002及びローデコーダ3003に入力される。コラムデコーダ3002は複数のデコーダで構成され、アドレス信号ADDRの値の組み合わせによって、1つ又は全て駆動する。ローデコーダ3003は複数のデコーダで構成され、アドレス信号ADDRの値の組み合わせによって、1つだけ駆動する。そして、駆動したコラムデコーダ3002及びローデコーダ3003の組み合わせによって、メモリセルアレイ3001の中から書き込み動作又は読み出し動作を行なうメモリセルが決定される。なお、前述したように、書き込み動作及び読み出し動作の両方とも行なわない状態待機状態のときは、セレクタ3005からアドレスセレクタ3004に入力されるコントロール信号contにより、デコーダコラムデコーダ3002、ローデコーダ3003に入る信号を非アクティブにしてデコーダが選択されないようにする。また、プリチャージ動作時には、ワード線に入力される電位がハイとならないように、ローデコーダ3003に入るアドレス信号はプリチャージ信号PREとANDをとるようにする。そうすれば、プリチャージ動作中、すなわちプリチャージ信号PREがロー電位の時にはローデコーダ3003に入るアドレス信号は全てロー電位になるため、どの列のワード線に入力される電位もハイとならない。コラムデコーダ3002に電気的に接続された読み出し回路/書き込み回路3006は、セレクタ3005から入力される選択信号selectにより、読み出し回路又は書き込み回路のどちらかを駆動する。選択信号が書き込み動作のときには書き込み回路を駆動させ、読み出し動作のときには読み出し回路を駆動させる。書き込み回路は、レベルシフタ及びバッファで構成される。コラムデコーダ3002によって選択された信号は、レベルシフタによって書き込み電圧に増幅され、バッファを通してビット線に入力される。メモリセルのアンチフューズは、ビット線に入力される電圧によってショートさせられるか否かが選択され、書き込みが行なわれる。読み出し回路は、上記実施の形態1乃至3で説明した構成を有する。読み出し動作に先立って、プリチャージ信号PREにより、ビット線をプリチャージする。そしてアクセスしたメモリセルに属するビット線電位からデータ0もしくはデータ1を読み取り、読み取ったデータを出力信号OUTPUTとして出力する。昇圧回路3007は、セレクタ3005から入力されるCPEがアクティブであるときに外部からの入力信号であるcp_clkによって動作し、外部から入力される電源電圧Vinを増幅してVoutとしてセレクタ3005に入力する。メモリ部3000が書き込み動作を行っているときに、セレクタ3005に入力されたVoutは、読み出し回路/書き込み回路3006の電源電圧Vcoldec、及びローデコーダ3003の電源電圧Vrowdecとなる。書き込み回路は、レベルシフタを用い、選択したビット線に、選択したメモリセルのアンチフューズをショートさせるために充分な電圧を印加する。昇圧回路3007の構成としては、周知のものを用いることができる。メモリ部3000の構成に、上記実施の形態1乃至3で説明したメモリセル及び読み出し回路等を組み込むことで、メモリ部3000における読み出し精度を高めることができる。また、上記実施の形態4で説明したように、アシスト容量の面積を縮小又はアシスト容量を無くすことが可能であるため、メモリ部3000におけるメモリセルアレイ3001の占有面積を縮小化することができる。また、半導体メモリ装置の高集積化及び小型化が可能となる。なお、この効果は、メモリセルアレイ3001を構成するメモリセルが多いほど、すなわちメモリビット数が多いほど顕著なものとなる。なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。実施の形態7本実施の形態では、半導体メモリ装置を搭載した半導体装置に関して説明する。本実施の形態に係る半導体装置は、内部にメモリ部を有し、メモリ部に必要な情報を記憶し、非接触手段例えば無線通信を用いて外部と情報のやりとりを行うものである。このような半導体装置はRFIDタグとも呼ばれ、物品などの個体情報を記憶させておき、その情報を読み取ることにより物品を認識させる個体認証システムなどの用途に利用することができる。図10は、本実施の形態に係る半導体装置の構成をブロック図で示した一例である。図10に示す半導体装置900は、RF回路901、クロック生成回路902、ロジック回路903、及びアンテナ部918により構成されている。アンテナ部918は、アンテナ917を有する。なお、図10には示していないが、半導体装置900は、通信装置例えば、リーダなどの無線通信装置などの外部の回路とアンテナ917を介して無線信号の送受信を行っている。データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の3つに大別される。本実施の形態ではいずれの方式でも適用することができる。RF回路901は、電源回路904と、復調回路905と、変調回路906と、を有する。クロック生成回路902は、分周回路907と、カウンタ回路909と、基準クロック生成回路919と、を有する。ロジック回路903は、演算処理を行う機能を有し、コントローラ913と、CPU910中央演算装置ともいうと、ReadOnlyMemoryであるROM911と、RandomAccessMemoryであるRAM912と、を有する。また、コントローラ913は、CPUインターフェース914と、RFインターフェース915と、メモリコントローラ916と、を有する。RF回路901において、電源回路904は、整流回路と、保持容量と、を有し、受信した信号から電源電圧を生成し、その他の回路に供給する機能を有する。復調回路905は、整流回路と、LPFローパスフィルタと、を有し、通信信号からコマンドやデータを抽出する機能を有する。変調回路906は、送信データを変調する機能を有し、変調したデータは、アンテナ917から送信信号として送信される。次に、本実施の形態に係る半導体装置の動作について説明する。まず、外部の通信装置から送信された信号が、半導体装置900で受信される。半導体装置900に入力された受信信号は、復調回路905で復調された後、コントローラ913におけるRFインターフェース915に出力される。RFインターフェース915に入力された受信信号は、CPUインターフェース914を介してCPU910で演算処理される。また、RFインターフェース915に入力された受信信号により、メモリコントローラ916を介してROM911、RAM912に対するアクセスが行われる。CPU910による演算処理、ROM911及び/又はRAM912におけるデータの入出力後に送信データが生成される。送信データは、信号として変調回路906で変調され、アンテナ917から外部の通信装置に送信される。上記実施の形態で説明した半導体メモリ装置を、本実施の形態に係る半導体装置のROM911、RAM912、またはその他のメモリ部として搭載することができる。本実施の形態に係る半導体装置に、上記実施の形態に係る半導体メモリ装置を搭載することで、半導体装置を小型化することができる。したがって、RFIDタグなどとして利用するにあたって、用途が広がり、デザイン性も向上する。また、本実施の形態に係る半導体装置に関して、上面の模式図を用いて説明する。図11Aに示す半導体装置は、基板400と、基板400に設けられた素子部401と、素子部401に電気的に接続されたアンテナ402と、を有する。また、図11Bには、図11Aと異なる構成のアンテナ402を有する例を示している。ここでは、アンテナ402が図10のアンテナ917に相当し、素子部401が図10のアンテナ部918以外の構成RF回路901、クロック生成回路902、ロジック回路903に相当する。図11A、Bに示すような半導体装置において、上記実施の形態で説明した半導体メモリ装置を適用することで、素子部401の面積を縮小することができる。したがって、半導体装置自体の小型化を図ることができる。次に、本実施の形態に係る半導体メモリ装置を搭載した半導体装置RFIDタグの使用例について、図12を用いて説明する。図12で示す半導体装置600は、図10及び図11で示した半導体装置に相当する。本実施の形態に係る半導体装置の用途は多岐に渡る。例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類運転免許証や住民票等、図12A参照、記録媒体DVDソフトやビデオテープ等、図12B参照、包装用容器類包装紙やボトル等、図12C参照、乗り物類自転車等、図12D参照、身の回り品鞄や眼鏡等、図12E参照、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器液晶表示装置、EL表示装置、テレビジョン装置、または携帯電話等の物品、若しくは各物品に取り付ける荷札図12F参照等に、本実施の形態に係る半導体装置600を設けて使用することができる。半導体装置600は、物品に実装する、物品の表面に貼る、または物品に埋め込む等により、物品に固定することができる。例えば、物品が本であれば、半導体装置600を紙に埋め込むことで、固定することができる。また、物品に有機樹脂からなるパッケージとして固定されるのであれば、半導体装置600を有機樹脂に埋め込むことで、物品に固定することができる。本実施の形態に係る半導体装置600は小型化することができるため、物品に固定した後も物品自体のデザイン性を損なわずにすむ。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に半導体装置600を設けることにより、認証機能を設けることができ、紙幣等の偽造防止に役立てることができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に半導体装置600を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類に半導体装置600を取り付けることで、盗難などに対するセキュリティ性を高めることができる。以上のように、本実施の形態に係る半導体メモリ装置を搭載した半導体装置は、多岐に渡る用途に用いることができる。本実施の形態に係る半導体装置は、高精度なデータの読み出しを行うことができるため、物品の認証性、セキュリティ性などの信頼性を高めることにつなげることができる。なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。"