"絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体層に形成された部分空乏型のトランジスターと、を備え、前記トランジスターは、前記半導体層上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側下の前記半導体層に形成された第1導電型のソース又はドレインと、前記ゲート電極の直下の前記半導体層の領域であるボディー領域の両側に位置する領域に設けられた第1導電型の第1不純物領域と、を有した半導体装置であって、前記第1不純物領域は前記ボディー領域に接し、前記ソース、ドレイン領域とは接しない位置に配置されたことを特徴とする半導体装置。前記ソース又はドレインは、LDD領域を有し、前記第1不純物領域は前記LDD領域とは接しない位置に配置されたことを特徴とする請求項1に記載の半導体装置。前記ゲート電極の両側壁にサイドウォール構造を有することを特徴とする請求項1又は2に記載の半導体装置。絶縁膜上の半導体層に部分空乏型のトランジスターを有する半導体装置の製造方法であって、前記半導体層上に絶縁膜を形成する工程と、前記半導体層上に前記絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極直下の前記半導体層の領域であるボディー領域の両側に位置し、ソース又はドレインに接しない領域に第1導電型の第1不純物領域を形成する工程と、前記ゲート電極の両側下の前記半導体層にソース又はドレインを形成する工程と、を含むことを特徴とする半導体装置の製造方法。前記ソース又はドレイン領域にLDD構造を形成する工程をさらに有することを特徴とする、請求項4に記載の半導体装置の製造方法。請求項4に記載の半導体装置の製造方法であって、前記第1不純物層を形成する工程の前に前記ゲート電極をマスクにして前記半導体層に不純物を導入する工程と、前記ゲート電極の両側壁にサイドウォールを形成する工程と、をさらに含み、前記ソース又はドレインを形成する工程は、前記ゲート電極及び前記サイドウォールをマスクにして前記半導体層に不純物を導入することを特徴とする、請求項4に記載の半導体装置の製造方法。しかしながら、部分空乏型SOIMISFET90において、ボディータイなどの手法を用いてそのボディー電位を外部から固定した場合、デバイス特性は安定するが、その一方でボディー領域に大きな寄生容量が生じてしまう。従って前記MISFETのONオン電流が低下してドレイン電流のON/OFFオフ比が低下し、またサブスレッショルドスイング値S値が増加してしまうといった課題があった。つまり、部分空乏型MISFET90の駆動電流が低下し、その電流駆動能力は従来のバルクシリコンによるMISFETと同程度となってしまうという課題があった。このため、図13a及びbに示した構造ではSOIの長所を十分に活かすことができない可能性があった。また、図13a及びbに示した構造では、ボディー電位を固定するためのコンタクト97が必要であるため、例えば図14a及びbに示すボディー浮遊構造と比べて素子面積が大きくなり、集積度が低下してしまうという課題もあった。また、特許文献3に示されているようにボディー電位の変動を低減させる方法もあるが、この場合でもボディー領域からソース及びドレイン領域への電荷の移動は無視できない程度に存在し、トランジスターの安定動作を実現するためには、ボディー電位の変動の低減が十分ではない可能性があった。つまり、さらに改善の余地があり、動作の安定性をさらに高めるためには、ボディー領域からソース及びドレイン領域への電荷の移動を無視できる程度に抑える必要があるという課題もあった。そこで、本発明のいくつかの態様は、このような事情に鑑みてなされたものであって、絶縁膜上の半導体層に形成された部分空乏型のトランジスターにおいて、素子面積の増大を抑制しつつ、ドレイン電流の高いON/OFF比と安定動作を実現できるようにした半導体装置及びその製造方法の提供を目的とする。本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。[適用例1]本適用例に係る半導体装置は、絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体層に形成された部分空乏型のトランジスターと、を備え、前記トランジスターは、前記半導体層上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側下の前記半導体層に形成された第1導電型のソース又はドレインと、前記ゲート電極の直下前記半導体層の領域であるボディー領域の両側に位置する領域に設けられた第1導電型の第1不純物領域と、を有し、前記第1不純物領域は前記ボディー領域内に存在し、前記ソース、ドレイン領域とは接しない位置に配置されたことを特徴とする。ここで絶縁層は例えばBOX層、半導体層は例えばSOI層とも呼ばれる。また、部分空乏型のトランジスターとは、トランジスターの動作時にボディー領域が完全に空乏化するのではなく、部分的に空乏化する、つまり空乏層が絶縁層まで達せずに中性領域が残るトランジスターのことである。また、第1導電型はP型又はN型の一方であり、第2導電型はP型又はN型の他方である。なお、ゲート電極と半導体層との間にある絶縁層は、半導体層の熱酸化により形成される酸化膜であっても良いし、その他の絶縁膜例えば、High-k膜などであっても良い。本適用例に示す構成であれば、第1不純物層によりボディー領域とソース、又はドレイン領域との間にP-N-P又はN-P-N構造が形成されている。このため、P-N接合ダイオードの逆バイアス効果によって、トランジスターの動作時に、ボディー領域からソース又はドレインのへの電荷即ち、ボディー領域がP型の場合はホールであり、N型の場合は電子の流れを抑制することができ、ボディー電位を安定化すると同時にボディー電位に蓄積された電荷によるバイアス効果により高い駆動電流を得ることができる。これにより、ヒストリー効果を低減することができ、素子面積の増大を抑制しつつ、ドレイン電流の高いON/OFF比と安定動作を同時に実現する半導体装置を提供することができる。[適用例2]上記適用例に係る半導体装置において、前記ソース又はドレインは、LDD領域を有し、前記第1不純物領域は前記LDD領域とは接しない位置に配置されたことを特徴としても良い。ソース又はドレインは、LDD領域を有するLDD構造となっている。ここでLDD構造とは、LightlyDopedDrainのことであり、不純物が低濃度に導入された部分即ち低濃度層と、不純物が高濃度な部分即ち、高濃度層とから構成された構造のことである。このような構成であれば、例えば第1不純物層の形成に必要となるソース、ドレイン間の幅を広く確保できるため、第1不純物層の形成が容易となる。さらに、チャネル部に発生する寄生抵抗を低減することができる。従って、ON電流の増大という効果を得ることができる。[適用例3]上記適用例に係る半導体装置において、前記ゲート電極の両側壁にサイドウォール構造を有することを特徴としても良い。本適用例によれば、LDD構造の形成が容易となり、また、第1不純物領域の形成に必要なソース、ドレイン間の幅を広く確保できる。したがって、本発明に係る半導体装置の製造を容易とすることができる。[適用例4]本適用例に係る半導体装置の製造方法は、絶縁膜上の半導体層に部分空乏型のトランジスターを有する半導体装置の製造方法であって、前記半導体層上に絶縁膜を形成する工程と、前記半導体層上に前記絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極直下の前記半導体層の領域であるボディー領域の両側に位置し、ソース又はドレインに接しない領域に第1導電型の第1不純物領域を形成する工程と、前記ゲート電極の両側下の前記半導体層にソース又はドレインを形成する工程と、を含むことを特徴とする。このような製造方法によれば、ヒストリー効果を低減した半導体装置を製造することができ、素子面積の増大を抑制しつつ、ドレイン電流の高いON/OFF比と安定動作を同時に実現可能な半導体装置を提供することができる。[適用例5]上記適用例に係る半導体装置の製造方法において、前記ソース又はドレイン領域にLDD構造を形成する工程をさらに有しても良い。このような製造方法によれば、ソース又はドレインは、LDD領域を有するLDD構造とすることができる。この構成であれば、例えば第1不純物層の形成に必要となるソース、ドレイン間の幅を広く確保できるため、第1不純物層の形成が容易となる。さらに、チャネル部に発生する寄生抵抗を低減することができる。従って、ON電流の増大という効果を得ることができる。[適用例6]上記適用例に係る半導体装置の製造方法において、前記第1不純物層を形成する工程の前に前記ゲート電極をマスクにして前記半導体層に不純物を導入する工程と、前記ゲート電極の両側壁にサイドウォールを形成する工程と、をさらに含み、前記ソース又はドレインを形成する工程は、前記サイドウォールを形成した後で、前記ゲート電極及び前記サイドウォールをマスクにして前記半導体層に不純物を導入しても良い。このような製造方法によれば、LDD構造、及び第1不純物層は、ゲート電極をマスクにしてセルフアラインによって製造することができ、LDD構造、及び第1不純物層形成の際の位置合わせ精度が向上し、製造が容易となる。また、サイドウォールをマスクにしてセルフアラインによりソース15、ドレイン16を形成することができ、さらに製造が容易となる。また、ゲート電極とソース15、及びドレイン16の間に第1不純物層を形成することができるため、第1不純物層の形成がさらに容易となるという効果もある。以下、本発明の実施形態について、図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。また、各層や各部材を認識可能な程度の大きさにするため、各層や各部材の尺度を実際とは異ならせしめている。なお、以下に示す図1a、図7a、図13aそして図14aでは、図面の複雑化を回避するために層間絶縁膜5の記載を省略している。第1実施形態図1a及びbは、本発明の第1実施形態に係る半導体装置の構成例を示す平面図と断面図である。図1a及びbに示すように、この半導体装置は、例えば埋め込み酸化膜BOX層とその上面の単結晶シリコン層SOI層を有するシリコン基板、即ちSOI基板を用い、BOX層1上に形成されたSOI層2と、このSOI層2を平面視で囲む素子分離層3と、SOI層2に形成されたNチャネル型のトランジスター10と、このトランジスター10を覆う層間絶縁膜5と、を含んで構成されている。BOX層1は例えばシリコン酸化膜SiO2であり、SOI層2は例えば単結晶のシリコン層Siである。トランジスター10は、例えば、絶縁膜13を介してSOI層2上に形成されたゲート電極14と、このゲート電極14の両側下のSOI層2に形成されたN型のソース15又はドレイン16と、を有する。絶縁膜13は、例えば、SOI層2の熱酸化により形成されるゲート酸化膜SiO2若しくはSiON、又はHigh-K膜である。また。ゲート電極14は、例えばリン、ボロン等の不純物を含むポリシリコン、又は金属からなる。このトランジスター10は、部分空乏型のMISFET即ち、PD-SOIMISFETであり、その動作時即ち、ゲート電極14に閾値以上の電圧が印加されて、トランジスター10がONするときには、図1bに示すように、ゲート電極14直下の領域のSOI層即ち、ボディー領域2において、空乏層がBOX層1まで達せずに中性領域が残る。また、このボディー領域2は電位が固定されていない。つまり、ボディーフロート構造である。さらに、このトランジスター10は、ボディー領域内の下部両側に設けられたN型の不純物層17と、同じくN型の不純物層18を有する。この不純物層17,18はボディー領域内に配され、不純物層17はソース15と接しておらず、不純物層18はドレイン16とは接していない。不純物層17,18は例えばボロン等のP型半導体イオンを注入したシリコン単結晶である。以上に述べた第1実施形態に係る半導体装置によれば、以下の効果を得ることができる。不純物層17,18によって、ボディー領域とソース、又はドレインとの間にはP-N-P構造が形成され、ボディー領域とソース、又はドレイン間の電荷即ち、電子、又は正孔の流れは抑制される。したがってボディー電位が安定するため、ヒストリー効果は抑制される。さらに、ボディー電位に電荷が蓄積され、PD-SOIトランジスターへのボディーバイアス効果によりドレイン電流の増加も得られる。これらの効果により、素子面積を増大することなく、ドレイン電流の高いON/OFF比と安定した動作を同時に合わせ持つ半導体装置を提供することができる。次に、この半導体装置の製造方法について説明する。図2~図6は、本発明の第1実施形態に係る半導体装置の製造方法を示す平面図と断面図である。図2aおよびbでは、まず、支持基板図示せず上にBOX層1が形成され、その上にSOI層2が形成されたSOI基板を用意する。SOI層は例えば、単結晶シリコンなどから成る。このSOI基板は、例えばSIMOXSeparationbyImplantedOxigen貼り合わせ法により形成されたものである。次に、例えば、LOCOSLocalOxidationofSilicon法によって、SOI層2を部分的に熱酸化して素子分離層3を形成する。素子分離層3により平面視で囲まれた領域が、素子領域となる。次に、図3aおよびbに示すように、SOI層2に例えば、ボロン等のP型不純物をイオン注入する。これにより、SOI層2の導電型をP型にする。次に、SOI層2の深い部分2箇所に不純物層17,18を形成する。例えば、図4aおよびbに示すように、SOI層2の上方2箇所を開口し、それ以外の部分を覆うレジストパターンR1をSOI基板上に形成する。そして、このレジストパターンR1をマスクに、リン、ヒ素などのN型不純物イオンを注入する。この工程により形成された不純物層17と不純物層18の間が、ボディー領域となる。ここでは、N型不純物イオンのほぼ全てがボディー領域下部に到達し、その上部には留まらないように、その注入エネルギーを調整する。これにより、ボディー領域両脇の上部ではなく、下部にのみ不純物層17を形成することができる。この後、レジストパターンR1を除去する。次に、図5aおよびbに示すようにSOI層2の表面を熱酸化して、絶縁膜13を形成する。そして、絶縁膜13上に、ゲート電極の材料となる膜例えば、ポリシリコン膜、または金属膜を形成し、この膜を、不純物層17,18の領域を含むようにパターニングしてゲート電極14を形成する。次に、図6aおよびbに示すように、ゲート電極14をマスクにして、SOI層2にリン又は砒素などのN型不純物イオンを注入し、ゲート電極14の両側下のSOI層2にソース15、又はドレイン16を形成する。これにより、ソース15又はドレイン16の下部即ち、深い部分からボディー領域の端部までの間にP-N-P構造を形成できる。次に、SOI基板に熱処理を施して、SOI層2に導入した、P型不純物、N型不純物をそれぞれ拡散させる。次に、SOI基板上に層間絶縁膜図示せずを形成する。そして、ソース15上とドレイン16上、ゲート電極14上とにそれぞれ開口部図示せずを形成する。さらに、これらの開口部内に例えばタングステン等の導電部材を埋め込んでコンタクト電極19a,19b,19c図1a参照を形成する。最後に、例えばアルミニウム、銅などの導電体により構成された配線パターンを形成する。これにより、図1a及びbに示したトランジスター10が完成する。このように、本発明の第1実施形態によれば、P型のボディー領域2とN型のソース15、及びドレイン16との間に不純物層17,18を形成している。この不純物層17及び18により、ソース15の下部であってボディー領域2との間にP-N-P構造が存在しているので、トランジスター10の動作時に、中性領域からソース15、及びドレイン16へのホールhの排出、及び注入を抑制することができ、ボディー電位を安定化することができる。これにより、トランジスター10において、ヒストリー効果を低減することができ、素子面積の増大を抑制しつつ、高いON/OFF比と安定動作を実現することができる。第2実施形態図7a及びbは、本発明の第2実施形態に係る半導体装置の構成例を示す平面図と断面図である。本実施形態に係る半導体装置について、これらの図を参照して説明する。なお、第1実施形態と同一の構成部位については、同一の番号を使用し、重複する説明は省略する。図7a及びbに示すように、この半導体装置は、BOX層1上に形成されたSOI層2と、このSOI層2を平面視で囲む素子分離層3と、SOI層2に形成されたNチャネル型のトランジスター20と、このトランジスター20を覆う層間絶縁膜5と、を含んで構成されている。これらの中で、トランジスター20は、例えば絶縁膜13と、ゲート電極14と、N型のソース15又はドレイン16と、を有する。このトランジスター20はPD-SOIMISFETであり、そのボディー領域2は外部から電位が固定されていない、つまりボディーフロート構造である。さらにこのトランジスター20は、ゲート両脇下のSOI層上部にLDD構造を有する。このLDD領域第2不純物層は、例えばリン、砒素などを注入した単結晶シリコンである。またトランジスター20は、ゲート電極の両側壁に、サイドウォール構造を有する。このサイドウォール31の材質は、例えばシリコン酸化物などの絶縁物である。このトランジスター20は、ボディー領域の下部両側に設けられたN型の不純物層17と、同じくN型の不純物層18を有する。この不純物層17,18はボディー領域の両脇のボディー領域に接した部分に有り、不純物層17はソース、と接しておらず、不純物層18はドレインとは接していない。また、不純物層17,18はLDD領域も接していない。また、不純物層17,18は例えばリン、砒素等のN型半導体イオンを注入したシリコン単結晶である。この不純物層17,18によって、ボディー領域2の下部と、ソース15及びドレイン16の下部の間にはP-N-P構造が形成される。以上に述べた第2実施形態に係る半導体装置によれば、以下の効果を得ることができる。第1実施形態と同様、不純物層17,18によって、ボディー領域とソース、又はドレインとの間にはP-N-P構造が形成され、ボディー領域とソース、又はドレイン間の荷電粒子即ち、電子、又は正孔の流れは抑制される。また、ボディー領域に電位が蓄積されることによる、所謂ボディーバイアス効果によるドレイン電流の増加も期待できる。また、ソース、ドレインがLDD構造であるため、前記不純物層17,18の形成に必要となるソース、ドレイン間の幅を広く確保できるため、不純物層17,18の形成が容易となる。さらに、チャネル部に発生する寄生抵抗を低減することができる。従って、ON電流の増大という効果を得ることができる。次に、この半導体装置の製造方法について説明する。図8~図12は、本発明の第2実施形態に係る半導体装置の製造方法を示す断面図と平面図である。図8a及びbにおいて、SOI層2にP型不純物を導入し、SOI層2をP型にする工程までは、第1実施形態と同じである。この第2実施形態では、その後、SOI層2の表面を熱酸化して、絶縁膜13を形成する。そして、絶縁膜13上に、ゲート電極の材料となる膜例えば、ポリシリコン膜、または金属膜を形成し、この膜をパターニングしてゲート電極14を形成する。次に、SOI層2の深い部分2箇所に不純物層17,18を形成する。例えば、図9aおよびbに示すように、SOI層2の上方であってゲート電極14の領域を含む領域を開口し、それ以外の部分を覆うレジストパターンR2をSOI基板上に形成する。そして、このレジストパターンR2及びゲート電極14をマスクに、リン、ヒ素などのN型不純物イオンを注入することにより、ボディー領域両脇下部にN型の第1不純物層17,18を形成する。ここでは、N型不純物イオンのほぼ全てがボディー領域下部に到達し、その上部には留まらないように、その注入エネルギーを調整する。これにより、ボディー領域両脇の上部ではなく、下部にのみ不純物層17を形成することができる。この後、レジストパターンR2を除去する。次に、図10a及びbに示すように、素子領域を含む領域を開口し、それ以外の部分を覆うレジストパターンR3をSOI基板上に形成する。このレジストパターンR3及びゲート電極14をマスクにして、リン、ヒ素などのN型不純物イオンを注入する。これにより、素子領域のゲート電極14の領域以外の浅い部分に、第2不純物層32,33を形成する。ここでは、N型不純物イオンは素子領域の浅い部分に留まり前記不純物層17,18の領域とは接しないように、注入エネルギーを調整する。この後、レジストパターンR3を除去する。次に、例えばシリコン酸化膜などを気相成長法などにより基板上に堆積させ、基板全面をエッチングする。これにより、図11a及びbに示すようにゲート電極14の両側壁にサイドウォール31を形成する。サイドウォール31を形成した後、図12a及びbに示すように素子領域を含む領域を開口し、それ以外の領域を覆うレジストパターンR4をSOI基板上に形成する。このレジストパターンR4及びゲート電極14をマスクに、リン、ヒ素などのN型不純物イオンを注入し、ゲート電極14及びサイドウォール31の両側下のSOI層2にソース15及びドレイン16を形成する。この後、レジストパターンR4を除去する。これにより、ソース15又はドレイン16の下部即ち、深い部分からボディー領域の端部までの間にP-N-P構造を形成できる。次に、SOI基板に熱処理を施して、SOI層2に導入した、P型不純物、N型不純物をそれぞれ拡散させる。次に、SOI基板上に層間絶縁膜図示せずを形成する。そして、ソース15上とドレイン16上、ゲート電極14上とにそれぞれ開口部図示せずを形成する。さらに、これらの開口部内に例えばタングステン等の導電部材を埋め込んでコンタクト電極19a,19b,19c図1a参照を形成する。最後に、例えばアルミニウム、銅などの導電体により構成された配線パターンを層間絶縁膜及びコンタクト電極19a,19b,19c上に形成する。これにより、図7a及びbに示したトランジスター20が完成する。その他の実施形態上記の第1~第2実施形態では、BOX層1が本発明の絶縁層に対応し、SOI層2が本発明の半導体層に対応している。また、トランジスター10が本発明の部分空乏型のトランジスターに対応している。さらに、不純物層17,18が本発明の第1不純物層に対応している。また、N型が本発明の第1導電型で、P型が本発明の第2導電型に対応している。上記の第1~第2実施形態では、本発明の第1導電型がN型で、第2導電型がP型である場合について説明した。しかしながら、本発明はこれに限られることはない。第1導電型がP型で、第2導電型がN型であっても良い。例えば、第1実施形態で説明したトランジスター10は、Pチャネル型であっても良い。このような構成であれば、P型の不純物層17により、ソース15、及びドレイン16の下部とボディー領域2の間にN-P-N構造が形成されて高抵抗化されているため、トランジスター10の動作時に、中性領域から、ソース及びドレインへの電荷の排出、注入を抑制することができ、ボディー電位を安定化することができる。従って、トランジスター10においてヒストリー効果を抑制することができ、素子面積の増大を抑制しつつ、高いON/OFF比と安定動作を実現することができる。"