"デバイスと、前記デバイスの異常を検出する電気機器と、を備え、前記電気機器は、前記デバイスの異常を検出した時に、前記デバイスに対して動的または静的に駆動電圧を昇圧する制御を行うメモリ電圧制御装置。請求項1に記載のメモリ電圧制御装置において、前記デバイスを規定の電圧よりも低電圧で動作させるメモリ電圧制御装置。電圧制御信号を発生する電圧制御部と、前記電圧制御部から前記電圧制御信号を与えられるDC/DCコンバータと、前記DC/DCコンバータから電圧が供給される複数のメモリと、前記メモリのエラーを検出するメモリエラー検出回路と、を備え、前記電圧制御部は、前記メモリの個別情報に応じて、前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する駆動電圧を昇圧させ、前記メモリにエラーが発生していないことが検出された場合に、前記メモリに対する前記駆動電圧を降圧させるメモリ電圧制御装置。請求項3に記載のメモリ電圧制御装置において、前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する前記駆動電圧を徐々に昇圧させるメモリ電圧制御装置。請求項3に記載のメモリ電圧制御装置において、前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する複数の駆動電圧を設定するメモリ電圧制御装置。請求項3~請求項5のうちのいずれか1項に記載のメモリ電圧制御装置において、サーバ起動直後のメモリ駆動電圧設定を実施するBIOSを備えるメモリ電圧制御装置。メモリの個別情報を検出し、前記個別情報に応じて、前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する駆動電圧を昇圧させ、前記メモリにエラーが発生していないことが検出された場合に、前記メモリに対する前記駆動電圧を降圧させるメモリ電圧制御方法。近年、メモリは、Wide-rangeメモリと呼ばれる従来の1.5Vより低い1.35Vで駆動できるメモリが登場している。このような背景を踏まえ、消費電力の低減を目的として、メモリの動作電圧の低電圧化が進んでいる。しかし、低電圧で動作した場合と比べて、高電圧で動作する場合の方が、エラー率が改善するという経験則がある。これは、低電圧動作には、ノイズ耐性が低下する特性があり、動作マージンが減少してしまったことが原因として推測され、その対策方法が検討されている。特許文献1は、デジタルの入出力回路の動作を保証しつつ、入出力回路による内部発生ノイズの低減を図り、アナログの通信回路における通信エラーの発生を極力抑制できる。しかし、特許文献1は、通信エラーが発生している場合に、電圧制御回路が下限電圧までの範囲で入出力回路への供給電源電圧を段階的に低下させるものの、改善の余地がある。本発明は、前述した課題を解決するためになされたものであり、その目的は、メモリを低電圧で制御して省電力制御を図ることおよびエラーの発生を防止することを改善できるメモリ電圧制御装置およびメモリ電圧制御方法を提供することにある。本発明に係るメモリ電圧制御装置は、デバイスと、前記デバイスの異常を検出する電気機器と、を備え、前記電気機器は、前記デバイスの異常を検出した時に、前記デバイスに対して動的または静的に駆動電圧を昇圧する制御を行う。本発明に係るメモリ電圧制御装置は、前記デバイスを規定の電圧よりも低電圧で動作させる。本発明に係るメモリ電圧制御装置は、電圧制御信号を発生する電圧制御部と、前記電圧制御部から前記電圧制御信号を与えられるDC/DCコンバータと、前記DC/DCコンバータから電圧が供給される複数のメモリと、前記メモリのエラーを検出するメモリエラー検出回路と、を備え、前記電圧制御部は、前記メモリの個別情報に応じて、前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する駆動電圧を昇圧させ、前記メモリにエラーが発生していないことが検出された場合に、前記メモリに対する前記駆動電圧を降圧させる。本発明に係るメモリ電圧制御装置は、前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する前記駆動電圧を徐々に昇圧させる。本発明に係るメモリ電圧制御装置は、前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する複数の駆動電圧を設定する。本発明に係るメモリ電圧制御装置は、サーバ起動直後のメモリ駆動電圧設定を実施するBIOSを備える。本発明に係るメモリ電圧制御方法は、メモリの個別情報を検出し、前記個別情報に応じて、前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する駆動電圧を昇圧させ、前記メモリにエラーが発生していないことが検出された場合に、前記メモリに対する前記駆動電圧を降圧させる。本発明に係るメモリ電圧制御装置およびメモリ電圧制御方法によれば、メモリを低電圧で制御して省電力制御を図ることおよびエラーの発生を防止することを改善できるという効果を奏する。以下、本発明に係る複数の実施形態のメモリ電圧制御装置およびメモリ電圧制御方法について図面を参照して説明する。第1実施形態図1に示すように、本発明に係る第1実施形態のメモリ電圧制御装置10は、電圧制御部11と、DC/DCコンバータ12と、メモリ13,14個数は任意と、メモリエラー検出回路15とから構成される。なお、メモリ電圧制御装置10は、CPU、電源等の本発明と関連が無い部品については省略している。図2に示すように、電圧制御部11は、BMCBaseManagementController16と、I2Cレジスタ17と、CPLDComplexProgrammableLogicDevice18とから構成される。電圧制御部11は、BMC16の持つ電圧制御ソフトFirmWareFWが、I2Cレジスタ17とCPLD18を介して電圧制御を行う。メモリ13,14は、DDR3SDRAMDouble-Data-Rate3SynchronousDynamicRandomAccessMemoryの規格のメモリとしている。メモリ13,14は、内部に、メモリ容量、駆動電圧、駆動クロック周波数、シリアル番号などの情報を格納したSPDSerialPresenceDetect19,20を持っている。次に、メモリ電圧制御装置10が実行するメモリ電圧制御方法におけるメモリ駆動電圧設定の制御動作について説明する。図3に示すように、サーバの起動時、BMC16の電圧制御ソフトFWは、メモリ13,14のSPD19,20からSPD情報を読み込むステップS1。次に、訂正不可/可能エラー発生フラグの更新を行うステップS2。続いて、訂正不可エラー発生フラグがONになっているかどうかを参照するステップS3。訂正不可エラー発生フラグがOFFの場合メモリ訂正不可エラーによってサーバが再起動していない場合、駆動電圧の情報から、メモリ13,14がWide-rangeメモリかそうでないかを判定する。訂正不可エラー発生フラグがOFFの場合は、メモリ駆動電圧を1.35Vに設定するステップS4。これとは異なり、訂正不可エラー発生フラグがONの場合は、メモリ駆動電圧を出来る限り低電圧の1.5Vに設定するステップS6。このとき、メモリ13,14がWide-rangeメモリである場合、BMC16の電圧制御ソフトFWは、I2Cレジスタ17内に、メモリ電圧1.35Vで駆動させるよう書き込む。この情報は、CPLD18を介してDC/DCコンバータ12に制御信号として送られ、DC/DCコンバータ12は、I2Cレジスタ17の情報通りに、1.35Vの電圧をメモリ13,14に供給する。なお、訂正不可エラー発生フラグの情報は、BMC16の電圧制御ソフトFWまたはI2Cレジスタ17に格納しておく。図4に示すように、サーバの起動後、メモリ13またはメモリ14で訂正可能エラーが発生した場合、BMC16の電圧制御ソフトFWは、メモリエラー検出回路15を介してエラーを検出するステップS6→ステップS7。次に、訂正可能エラー発生フラグがONになっているかどうかを判定するS7。このフラグ情報は、訂正不可エラー発生フラグと同様に、BMC16の電圧制御ソフトFWまたはI2Cレジスタ17に情報を格納しておく。訂正可能エラー発生フラグがOFF低電圧駆動で訂正可能エラー発生が初めて発生したの場合、BMC16の電圧制御ソフトFWがI2Cレジスタ17に保存されているメモリ駆動電圧の情報を1.35Vから1.5Vに書き換えるステップS8。その結果、CPLD18は、I2Cレジスタ17の更新された情報を読み込み、DC/DCコンバータ12へ電圧制御信号を送り、DC/DCコンバータ12は、メモリ13,14の駆動電圧を1.35Vから1.5Vへ昇圧させる。この制御はサーバの電源が停止することなく動的に制御される。また、駆動電圧昇圧前のエラー発生は障害とみなさず、BMC16はログ登録を行わない。また、訂正可能エラー発生フラグをONに変更し、昇圧フラグ変更後は、訂正可能エラー発生フラグがONになっているかどうかの判定に復帰するステップS6。このとき、昇圧しても、なおエラーが発生する場合2回目の訂正可能エラーが発生した場合、訂正可能エラー発生フラグがONになっているために、BMC11は障害とみなしてログ登録を行うステップS6→ステップS7→ステップS11。これとは異なり、メモリ13またはメモリ14で訂正不可エラーが発生した場合、BMC16は、メモリエラー検出回路15を介してエラーを検出する。そして、BMC16は、訂正不可エラー発生フラグをONにしてサーバを再起動させるステップS6→ステップS9→ステップS10。再起動直後、訂正不可エラー発生フラグがONになっていることから、図3に示したステップS1→ステップS2→ステップS3→ステップS5と移行して、メモリ駆動電圧の昇圧を行う。このとき、昇圧の方法は、メモリ訂正可能エラー発生の場合と同じであり、SPD19,20の情報からメモリ駆動電圧を設定しない。その後、BMC16は、障害とみなし、ログ登録を行うステップS11。次に、訂正不可エラー発生フラグと訂正可能エラー発生フラグとについて詳細に説明する。訂正不可エラー発生フラグ訂正可能エラー発生フラグのONOFF等の制御は、BMC16の電圧制御ソフトFWで行い、ソフトウェア実装し、電圧制御ソフトFWまたはI2Cレジスタ17で情報保存する。訂正不可エラー発生フラグ訂正可能エラー発生フラグには、エラーが起きたメモリ13またはメモリ14の情報を値として格納している。一つは、メモリ13,14のスロット位置メモリエラー検出回路15から情報取得する、もう一つは、メモリ13,14のシリアル番号SPD19,20から読み込むである。図4に示したステップS8、ステップS10のタイミングで、これらの2つの情報を取得格納する。訂正不可エラー発生フラグ訂正可能エラー発生フラグにメモリ情報が1つ以上あれば、フラグONとする。図3に示したステップS2では、エラー発生したメモリ13またはメモリ14が交換されているかどうかをチェックする。発生フラグに保存されたメモリスロットシリアル番号と、直前処理のステップS1で読み込んだSPD情報とを照らし合わせる。もし、同スロット搭載メモリのシリアル番号が一致しない場合、メモリ13またはメモリ14は交換されたと判断し、発生フラグに保存された該当メモリ情報を削除する。その結果、エラー発生フラグの持つメモリ情報が全て削除された場合、フラグOFFとする。次に、ノイズ耐性低下の推測について説明する。図5に示すように、閾値電圧には、閾値電圧VLと閾値電圧VHとがあり、電圧が0V~閾値電圧VLの範囲であればLowローレベルと判断し、電圧が閾値電圧VH以上であればHighハイレベルと判断する。ここで、閾値電圧VL~閾値電圧VHは、LowローレベルとHighハイレベルとのビット反転が起こる危険がある。このとき、駆動電圧を、電圧V1<電圧V2とした場合、電圧V2よりも低い電圧V1で駆動している。そのため、時点t10から時点t11の間で発生したノイズが閾値電圧VL~閾値電圧VHの電圧範囲に入る。図6に示すように、時点t12から時点t13の間に発生したノイズは、駆動電圧が電圧V2を超えたHighハイレベルの範囲に収まっている。このように、同程度のノイズが発生しても、低い電圧V1で駆動している方が、マージンが小さくなり、ビット反転の危険があるということがわかる。以上、説明したように第1実施形態のメモリ電圧制御装置10によれば、メモリ13,14のエラーが検出された場合に、メモリ13,14に対して動的または静的に駆動電圧を昇圧する制御を行う。従って、メモリ電圧制御装置10によれば、メモリ13,14のエラー率を改善できる。メモリ電圧制御装置10によれば、メモリ13,14のエラーが検出されない場合に、メモリ13,14を規定の電圧よりも低電圧で動作させる。従って、メモリ電圧制御装置10によれば、省電力化を図れる。メモリ電圧制御装置10によれば、電圧制御部11が、メモリ13,14の個別情報に応じて、メモリ13,14にエラーが発生したことが検出された場合に、メモリ13,14に対する駆動電圧を昇圧させる。また、メモリ電圧制御装置10によれば、メモリ13,14にエラーが発生していないことが検出された場合に、メモリ13,14に対する駆動電圧を降圧させる。従って、メモリ電圧制御装置10によれば、メモリ13,14のエラー率を改善でき、省電力化を図れる。メモリ電圧制御方法によれば、メモリ13,14の個別情報に応じて、メモリ13,14にエラーが発生したことが検出された場合に、メモリ13,14に対する駆動電圧を昇圧させる制御が行われる。また、メモリ電圧制御方法によれば、メモリ13,14にエラーが発生していないことが検出された場合に、メモリ13,14に対する駆動電圧を降圧させる制御が行われる。従って、メモリ電圧制御方法によれば、メモリ13,14のエラー率を改善でき、省電力化を図れる。第2実施形態次に、本発明に係る第2実施形態のメモリ電圧制御装置およびメモリ電圧制御方法について説明する。なお、以下の各実施形態において、前述した第1実施形態と重複する構成要素や機能的に同様な構成要素については、図中に同一符号あるいは相当符号を付することによって説明を簡略化あるいは省略する。図7に示すように、本発明に係る第2実施形態のメモリ電圧制御装置30は、時点t14においてエラー発生後、駆動電圧を電圧V1から電圧V2に急上昇させずに、時点t14から時点t15の間に、駆動電圧を電圧V1から電圧V2まで徐々に昇圧させる。第2実施形態のメモリ電圧制御装置30およびメモリ電圧制御方法によれば、駆動電圧を電圧V1から電圧V2まで徐々に昇圧させることにより、BMC16の電圧制御ソフトFWにより、デバイスの保護を実現できる。第3実施形態次に、本発明に係る第3実施形態のメモリ電圧制御装置およびメモリ電圧制御方法について説明する。図8に示すように、本発明に係る第3実施形態のメモリ電圧制御装置40は、エラーが発生した時点t16から時点t17を経由して時点t18までの間において複数の駆動電圧を設定している。メモリ電圧制御装置40は、例えば、時点t16におけるマージンなしまたは規定の動作電圧以下の駆動電圧V0、時点t17におけるマージン小の駆動電圧V1、時点t18におけるマージン大の駆動電圧V2に設定している。そのため、メモリ電圧制御装置40は、基本的に極限まで低電圧で駆動させ、問題があれば段階を踏んで昇圧させる。第3実施形態のメモリ電圧制御装置40およびメモリ電圧制御方法によれば、極限まで低電圧で駆動させ、問題があれば段階を踏んで昇圧させる制御を実行することにより、省電力制御を実現できる。第4実施形態次に、本発明に係る第4実施形態のメモリ電圧制御装置およびメモリ電圧制御方法について説明する。図9に示すように、本発明に係る第4実施形態のメモリ電圧制御装置50は、サーバ起動直後のメモリ駆動電圧設定を、BMC16のFW電圧制御で行わずに、BIOSBasicInput/OutPutSyatem51が実施する。メモリ電圧制御装置50は、図3と同様の制御動作を行う。サーバ再起動により、BIOS51も再起動してエラー発生履歴が保持できないため、BIOS51は起動の度に、BMC16の電圧制御ソフトFWまたはI2Cレジスタ17にアクセスして訂正不可エラー発生フラグを参照する必要がある。そのため、BIOS51が、BMC16の電圧制御ソフトFW、I2Cレジスタ17、SPD19,20にアクセスする。第4実施形態のメモリ電圧制御装置50およびメモリ電圧制御方法によれば、BIOS51を備えて、メモリを低電圧で制御して省電力制御を図ることおよびエラーの発生を防止することを改善できる。なお、メモリに限らず、CPUなど他の部品に対しても同様な電圧制御を行うことにより、省電力制御を実現できる。なお、本発明のメモリ電圧制御装置およびメモリ電圧制御方法は、前述した各実施形態に限定されるものでなく、適宜な変形や改良等が可能である。以上述べたように、本発明のメモリ電圧制御装置およびメモリ電圧制御方法によれば、メモリを低電圧で制御して省電力制御を図ることおよびエラーの発生を防止することを改善できるものである。以上の結果として、情報機器においてメモリのエラーを防止して安全性の高い製品を提供でき、本発明の産業上の利用可能性は大といえる。"