"高周波信号経路に配置されたMOSFETと、前記MOSFETのゲート及びボディの電位を制御可能な制御回路を備えた高周波スイッチ回路であって、前記制御回路はタイミング制御回路を備え、前記タイミング制御回路は、前記高周波信号経路が接続状態から非接続状態に切り替わる時は、前記MOSFETのゲートの電位を切り替えた後にボディの電位を切り替えることが可能であり、かつ、非接続状態から接続状態に切り替わる時は、前記MOSFETのボディの電位を切り替えた後にゲートの電位を切り替えることが可能であることを特徴とする高周波スイッチ回路。請求項1に記載の高周波スイッチ回路であって、前記制御回路は、前記ゲートの電位を第1の電位又は第3の電位に切り替え可能であると共に、前記ボディの電位を第2の電位又は第3の電位に切り替え可能であり、前記第2の電位は前記第1の電位よりも低く、前記第3の電位は前記第2の電位よりも低くなるように設定されることを特徴とする高周波スイッチ回路。請求項2に記載の高周波スイッチ回路であって、前記第1の電位と第3の電位の電位差は、前記MOSFETのゲート-ボディ間の耐圧よりも大きい事を特徴とする高周波スイッチ回路。請求項1乃至3の何れかに記載の高周波スイッチ回路であって、前記制御回路は、Highの電位とLowの電位が印加される制御端子と、前記制御端子に接続されるタイミング制御回路と、前記MOSFETのゲートに接続されるゲート端子並びにボディに接続されるボディ端子を備え、前記タイミング制御回路は、AND回路とOR回路を備え、前記AND回路の一方の入力端子及び前記OR回路の一方の入力端子のそれぞれが前記制御端子に接続され、前記AND回路の出力端子が前記OR回路の他方の入力端子に接続され、前記OR回路の出力端子が前記AND回路の他方の入力端子に接続され、かつ、前記AND回路の出力端子と前記OR回路の他方の入力端子の間の第1のノードが前記ゲート端子に接続され、前記OR回路の出力端子と前記AND回路の他方の入力端子の間の第2のノードが前記ボディ端子に接続されることを特徴とする高周波スイッチ回路。請求項4に記載の高周波スイッチ回路において、前記第1のノードと前記ゲート端子の間に第1のレベルシフト回路が配置され、前記第2のノードと前記ボディ端子の間に第2のレベルシフト回路が配置されることを特徴とする高周波スイッチ回路。請求項4又は請求項5に記載の高周波スイッチ回路において、前記タイミング制御回路は、第1のノードと前記OR回路の他方の入力端子の間、第2のノードと前記AND回路の他方の入力端子の間の少なくとも一方に遅延手段が配置されることを特徴とする高周波スイッチ回路。請求項1乃至請求項3の何れかに記載の高周波スイッチ回路であって、前記制御回路は、Highの電位とLowの電位が印加される制御端子と、前記制御端子に接続されるタイミング制御回路と、前記MOSFETのゲートに接続されるゲート端子並びにボディに接続されるボディ端子を備え、前記タイミング制御回路は、AND回路、OR回路、及び第1~第4のレベルシフト回路を備え、前記AND回路の一方の入力端子及び前記OR回路の一方の入力端子のそれぞれが前記制御端子に接続され、前記AND回路の出力端子と前記OR回路の他方の入力端子が接続されると共に、その接続された経路に前記第1及び第3のレベルシフト回路が配置され、前記OR回路の出力端子と前記AND回路の他方の入力端子が接続されると共に、その接続された経路に前記第2及び第4のレベルシフト回路が配置され、前記第1と第3のレベルシフト回路の間の第3のノードが、前記MOSFETのゲートに接続されるゲート端子に接続され、前記第2と第4のレベルシフト回路の間の第4のノードが、前記MOSFETのボディに接続されるボディ端子に接続されることを特徴とする高周波スイッチ回路。請求項1乃至請求項3の何れかに記載の高周波スイッチ回路であって、前記制御回路は、Highの電位とLowの電位が印加される制御端子と、前記制御端子に接続されるタイミング制御回路と、前記MOSFETのゲートに接続されるゲート端子並びにボディに接続されるボディ端子を備え、前記タイミング制御回路は、NOR回路、NAND回路、及び第1~第3のNOT回路を備え、前記第1のNOT回路の入力端子が前記制御端子と接続され、前記第1のNOT回路の出力端子がNOR回路の一方の入力端子及びNAND回路の一方の入力端子のそれぞれに接続され、前記NOR回路の出力端子と前記NAND回路の他方の入力端子が接続されると共に、その接続された経路に第2のNOT回路が配置され、前記NAND回路の出力端子と前記NOR回路の他方の入力端子が接続されると共に、その接続された経路に第3のNOT回路が配置され、かつ、前記NOR回路の出力端子と前記第2のNOT回路の間の第5のノードが前記ゲート端子に接続され、前記NAND回路の出力端子と前記第3のNOT回路の間の第6のノードが前記ボディ端子に接続されることを特徴とする高周波スイッチ回路。請求項8に記載の高周波スイッチ回路において、前記第5のノードと前記ゲート端子の間に第1のレベルシフト回路が配置され、前記第6のノードと前記ボディ端子の間に第2のレベルシフト回路が配置されることを特徴とする高周波スイッチ回路。請求項8又は請求項9に記載の高周波スイッチ回路であって、前記第5のノードと前記第2のNOT回路の間又は前記第2のNOT回路と前記NAND回路の他方の入力端子の間、若しくは、前記第6のノードと前記第3のNOT回路の間又は前記第3のNOT回路と前記NOR回路の他方の入力端子の間の少なくとも一方に遅延手段が配置されることを特徴とする高周波スイッチ回路。請求項1乃至請求項3の何れかに記載の高周波スイッチ回路であって、前記制御回路は、Highの電位とLowの電位が印加される制御端子と、前記制御端子に接続されるタイミング制御回路と、前記MOSFETのゲートに接続されるゲート端子並びにボディに接続されるボディ端子を備え、前記タイミング制御回路は、NOR回路、NAND回路、第1~第3のNOT回路、及び第1~第4のレベルシフト回路を備え、前記第1のNOT回路の入力端子が前記制御端子と接続され、前記第1のNOT回路の出力端子が前記NOR回路の一方の入力端子及び前記NAND回路の一方の入力端子のそれぞれに接続され、前記NOR回路の出力端子と前記NAND回路の他方の入力端子が接続されると共に、その接続された経路に第1と第3のレベルシフト回路が配置され、前記NAND回路の出力端子と前記NOR回路の他方の入力端子が接続されると共に、その接続された経路に第2と第4のレベルシフト回路が配置され、前記第1と第3のレベルシフト回路の間の第7のノードが前記ゲート端子に接続され、前記第2と第4のレベルシフト回路の間の第8のノードが前記ボディ端子に接続され、前記第7のノードと第3のレベルシフト回路の間、若しくは、前記第3のレベルシフト回路と前記NAND回路の他方の入力端子の間に前記第2のNOT回路が配置され、前記第8のノードと前記第4のレベルシフト回路の間、若しくは、前記第4のレベルシフト回路と前記NOR回路の他方の入力端子の間に前記第3のNOT回路が配置されることを特徴とする高周波スイッチ回路。請求項1乃至請求項11のいずれかに記載の高周波スイッチ回路を複数用いた複合高周波スイッチ回路であって、前記複数の高周波スイッチ回路の制御端子がそれぞれ共通制御端子に接続され、少なくとも一つの前記高周波スイッチ回路は前記制御端子がNOT回路を介して前記共通制御端子に接続され、前記共通制御端子から印加される電位により、前記NOT回路を介して前記共通制御端子に接続された前記高周波スイッチ回路は、それ以外の前記高周波スイッチ回路に対して、各高周波信号経路の接続/非接続が逆になるように切り替わることを特徴とする複合高周波スイッチ回路。請求項1乃至請求項11のいずれかに記載の高周波スイッチ回路を複数用いた複合高周波スイッチ回路であって、共通端子と、前記共通端子から分岐した高周波信号経路を介して接続される複数の分岐端子を備えた単極多投型のスイッチ回路であり、前記分岐した高周波信号経路のそれぞれに前記高周波スイッチ回路が配置されたことを特徴とする複合高周波スイッチ回路。MOSFETにはソース、ドレイン、ゲート、ボディが分離されている4端子タイプが使用される。このタイプのMOSFETは小型化に伴い酸化膜の厚みが減少しているためゲート-ボディ間の耐圧も小さくなってきている。特許文献2では、スイッチ回路の接続時にはゲートに正電圧、遮断時にはボディに負電圧を印加している。したがって、スイッチ回路の状態を切り替えるタイミングによっては、ゲート-ボディ間に耐圧を越える過大な電圧がかかる可能性がある。この過大な電圧がかかる点について、従来の高周波スイッチ回路を示す図12のブロック図を用いて説明する。従来の高周波スイッチ回路100は、MOSFET8、及び、制御端子1、レベルシフト回路11,12と、MOSFET8のゲートに接続されるゲート端子41と、MOSFET8のボディに接続されるボディ端子42を備える制御回路200を備える。レベルシフト回路11はMOSFET8のゲート端子41に接続され、ゲートの電位を制御する。レベルシフト回路12はMOSFET8のボディ端子42に接続され、ボディの電位を制御する。MOSFET8はゲート-ボディ間の耐圧が3Vである。レベルシフト回路11は、電源供給端子図示せずから第1の電位、第3の電位が供給される。レベルシフト回路11は、制御端子1からHighの電位2.5Vが入力された時に第1の電位2.5Vを出力し、Lowの電位0Vが入力された時に第3の電位-2.5Vを出力する。レベルシフト回路12は、電源供給端子図示せずから第2の電位、第3の電位が供給される。レベルシフト回路12は、Highの電位2.5Vが入力された時に第2の電位0Vを出力し、Lowの電位0Vが入力された時に第3の電位-2.5Vを出力する。いま、制御端子1からHighの電位2.5Vが印加されている場合、スイッチ部のMOSFET8は、ゲートに2.5V、ボディに0Vの電位が印加されている。このときゲート-ボディ間の電圧は耐圧以下の2.5Vであるため、MOSFET8は信頼性を確保した状態で駆動できる。しかし、制御端子の電位がHighの電位2.5VからLowの電位0Vに変化する時も信頼性を確保できるとは限らない。レベルシフト回路11がレベルシフト回路12より遅延時間が長いと、先にボディ側の電位が第2の電位0Vから第3の電位-2.5Vへと変化する。このときゲート-ボディ間の電圧は、第1の電位から第3の電位を引いた、2.5V--2.5V=5.0Vとなり、スイッチ部のMOSFET8の耐圧を超えてしまい、信頼性上問題となる。ゲート-ボディ間の電圧が耐圧を超えないようにする案として、例えばレベルシフト回路12の遅延時間を長くし、両方のレベルシフト回路の遅延時間を同程度にすることも考えられる。しかしながらこの場合には、レベルシフト回路12の遅延時間を長くしたために、制御端子がLowの電位からHighの電位に変わる際に、先にゲート側の電位が変化する。このため、ゲートに2.5V、ボディに-2.5Vの電位が印加されるため、上記と同様にゲート-ボディ間の電圧が耐圧を超えてしまい信頼性の確保が難しくなる。本発明の課題は、高周波信号経路の接続及び非接続を切り替える際にゲート-ボディ間の電圧がMOSFETの耐圧以下とすることが可能な高い信頼性を有する高周波スイッチ回路、及び複合高周波スイッチ回路を実現することにある。本発明は、高周波信号経路に配置されたMOSFETと、前記MOSFETのゲート及びボディの電位を制御可能な制御回路を備えた高周波スイッチ回路であって、前記制御回路はタイミング制御回路を備え、前記タイミング制御回路は、前記高周波信号経路が接続状態から非接続状態に切り替わる時は、前記MOSFETのゲートの電位を切り替えた後にボディの電位を切り替えることが可能であり、かつ、非接続状態から接続状態に切り替わる時は、前記MOSFETのボディの電位を切り替えた後にゲートの電位を切り替えることが可能であることを特徴とする。前記制御回路は、前記ゲートの電位を第1の電位又は第3の電位に切り替え可能であると共に、前記ボディの電位を第2の電位又は第3の電位に切り替え可能であり、前記第2の電位は前記第1の電位よりも低く、前記第3の電位は前記第2の電位よりも低くなるように設定される構造とすることができる。前記第1の電位と第3の電位の電位差は、前記MOSFETのゲート-ボディ間耐圧よりも大きくすることが好ましい。上記の高周波スイッチ回路は、前記制御回路は、Highの電位とLowの電位が印加される制御端子と、前記制御端子に接続されるタイミング制御回路と、前記MOSFETのゲートに接続されるゲート端子並びにボディに接続されるボディ端子を備え、前記タイミング制御回路は、AND回路とOR回路を備え、前記AND回路の一方の入力端子及び前記OR回路の一方の入力端子のそれぞれが前記制御端子に接続され、前記AND回路の出力端子が前記OR回路の他方の入力端子に接続され、前記OR回路の出力端子が前記AND回路の他方の入力端子に接続され、かつ、前記AND回路の出力端子と前記OR回路の他方の入力端子の間の第1のノードが前記ゲート端子に接続され、前記OR回路の出力端子と前記AND回路の他方の入力端子の間の第2のノードが前記ボディ端子に接続される構造とすることができる。前記第1のノードと前記ゲート端子の間に第1のレベルシフト回路が配置され、前記第2のノードと前記ボディ端子の間に第2のレベルシフト回路が配置されることが好ましい。前記タイミング制御回路は、第1のノードと前記OR回路の他方の入力端子の間、第2のノードと前記AND回路の他方の入力端子の間の少なくとも一方に遅延手段が配置されることが好ましい。また、別の構成の高周波スイッチ回路として、前記制御回路は、Highの電位とLowの電位が印加される制御端子と、前記制御端子に接続されるタイミング制御回路と、前記MOSFETのゲートに接続されるゲート端子並びにボディに接続されるボディ端子を備え、前記タイミング制御回路は、AND回路、OR回路、及び第1~第4のレベルシフト回路を備え、前記AND回路の一方の入力端子及び前記OR回路の一方の入力端子のそれぞれが前記制御端子に接続され、前記AND回路の出力端子と前記OR回路の他方の入力端子が接続されると共に、その接続された経路に前記第1及び第3のレベルシフト回路が配置され、前記OR回路の出力端子と前記AND回路の他方の入力端子が接続されると共に、その接続された経路に前記第2及び第4のレベルシフト回路が配置され、前記第1と第3のレベルシフト回路の間の第3のノードが、前記MOSFETのゲートに接続されるゲート端子に接続され、前記第2と第4のレベルシフト回路の間の第4のノードが、前記MOSFETのボディに接続されるボディ端子に接続される構造とすることができる。また、別の構成の高周波スイッチ回路として、前記制御回路は、Highの電位とLowの電位が印加される制御端子と、前記制御端子に接続されるタイミング制御回路と、前記MOSFETのゲートに接続されるゲート端子並びにボディに接続されるボディ端子を備え、前記タイミング制御回路は、NOR回路、NAND回路、及び第1~第3のNOT回路を備え、前記第1のNOT回路の入力端子が前記制御端子と接続され、前記第1のNOT回路の出力端子がNOR回路の一方の入力端子及びNAND回路の一方の入力端子のそれぞれに接続され、前記NOR回路の出力端子と前記NAND回路の他方の入力端子が接続されると共に、その接続された経路に前記第2のNOT回路が配置され、前記NAND回路の出力端子と前記NOR回路の他方の入力端子が接続されると共に、その接続された経路に前記第3のNOT回路が配置され、かつ、前記NOR回路の出力端子と前記第2のNOT回路の間の第5のノードが前記ゲート端子に接続され、前記NAND回路の出力端子と前記第3のNOT回路の間の第6のノードが前記ボディ端子に接続される構造とすることができる。前記第5のノードと前記ゲート端子の間に第1のレベルシフト回路が配置され、前記第6のノードと前記ボディ端子の間に第2のレベルシフト回路が配置されることが好ましい。前記第5のノードと前記第2のNOT回路の間又は前記第2のNOT回路と前記NAND回路の他方の入力端子の間、若しくは、前記第6のノードと前記第3のNOT回路の間又は前記第3のNOT回路と前記NOR回路の他方の入力端子の間の少なくとも一方に遅延手段が配置されることが好ましい。また、別の構成の高周波スイッチ回路として、前記制御回路は、Highの電位とLowの電位が印加される制御端子と、前記制御端子に接続されるタイミング制御回路と、前記MOSFETのゲートに接続されるゲート端子並びにボディに接続されるボディ端子を備え、前記タイミング制御回路は、NOR回路、NAND回路、第1~第3のNOT回路、及び第1~第4のレベルシフト回路を備え、前記第1のNOT回路の入力端子が前記制御端子と接続され、前記第1のNOT回路の出力端子が前記NOR回路の一方の入力端子及び前記NAND回路の一方の入力端子のそれぞれに接続され、前記NOR回路の出力端子と前記NAND回路の他方の入力端子が接続されると共に、その接続された経路に前記第1と第3のレベルシフト回路が配置され、前記NAND回路の出力端子と前記NOR回路の他方の入力端子が接続されると共に、その接続された経路に前記第2と第4のレベルシフト回路が配置され、前記第1と第3のレベルシフト回路の間の第7のノードが前記ゲート端子に接続され、前記第2と第4のレベルシフト回路の間の第8のノードが前記ボディ端子に接続され、前記第7のノードと第3のレベルシフト回路の間、若しくは、前記第3のレベルシフト回路と前記NAND回路の他方の入力端子の間に前記第2のNOT回路が配置され、前記第8のノードと前記第4のレベルシフト回路の間、若しくは、前記第4のレベルシフト回路と前記NOR回路の他方の入力端子の間に前記第3のNOT回路が配置される構造とすることができる。上記の高周波スイッチ回路を複数用いた複合高周波スイッチ回路であって、前記複数の高周波スイッチ回路の制御端子がそれぞれ共通制御端子に接続され、少なくとも一つの前記高周波スイッチ回路は前記制御端子がNOT回路を介して前記共通制御端子に接続され、前記共通制御端子から印加される電位により、前記NOT回路を介して前記共通制御端子に接続された前記高周波スイッチ回路は、それ以外の前記高周波スイッチ回路に対して、各高周波信号経路の接続/非接続が逆になるように切り替わる複合高周波スイッチ回路とすることができる。上記の高周波スイッチ回路を複数用いた複合高周波スイッチ回路であって、共通端子と、前記共通端子から分岐した高周波信号経路を介して接続される複数の分岐端子を備えた単極多投型のスイッチ回路であり、前記分岐した高周波信号経路のそれぞれに前記高周波スイッチ回路が配置された複合高周波スイッチ回路とすることができる。本発明によれば、安価なMOSFETを用い、かつ高周波信号経路の接続及び非接続を切り替えた際にMOSFETのゲート-ボディ間の電圧をMOSFETの耐圧以下に保持することができる信頼性が高い高周波スイッチ回路、複合高周波スイッチ回路が実現できる。以下、本発明の実施形態について図面を参照しつつ説明するが、これら実施例により本発明が限定されるものではない。本実施形態の高周波スイッチ回路は、MOSFETと、MOSFETのゲート及びボディの電位を制御可能な制御回路を備える。制御回路はタイミング制御回路を備える。タイミング制御回路は高周波信号経路が接続状態から非接続状態に切り替わる時は、MOSFETのゲートの電位を切り替えた後にMOSFETのボディの電位を切り替えることが可能であり、かつ、非接続状態から接続状態に切り替わる時は、MOSFETのボディの電位を切り替えた後にMOSFETのゲートの電位を切り替えることが可能である。なお、本発明において高周波信号経路とは、信号の入力側の第一の信号端子と出力側の第2の信号端子を結ぶ経路だけでなく、この経路のノードからグランドに接地される経路も含むものとする。制御回路は、ゲートの電位を第1の電位又は第3の電位に切り替え可能であると共に、ボディの電位を第2の電位又は第3の電位に切り替え可能である。第2の電位は前記第1の電位よりも低く、第3の電位は前記第2の電位よりも低くなるように設定される。第1の電位と第3の電位の電位差がMOSFETのゲート-ボディ間の耐圧よりも大きい場合に、本実施形態の高周波スイッチ回路を採用することで、信頼性が高い高周波スイッチ回路が実現できる。なお、上記ではゲート側の低い方の電位とボディ側の低い方の電位を同じ第3の電位としているが、必ずしも同じ電位にする必要は無く、ソースとドレインの間に電流が実質的に流れない電位差であれば適宜設定可能である。MOSFETは、ソース、ドレイン、ゲート、ボディが分離されている4端子タイプのMOSFETを用いる。SOISilicononInsulator型、SOSSilicononSapphire型のいずれのMOSFETでも使用できる。例えば、SOI型のn型MOSFETは、シリコン基板の上に形成された誘電体層上に形成され、ゲートが誘電体層の上部に形成された酸化膜上に形成され、ボディはこの酸化膜の下に形成されている。ゲートとボディはこの酸化膜により直流的には絶縁された状態にあり、ボディは誘電体層に形成されたp型のドーパントがドープされた領域からなる。ソースは誘電体層のボディに隣接する領域で、n型のドーパントで高濃度にドープされた領域からなる。ドレインは誘電体層のボディのソースとは反対側で隣接する領域で、同様にn型のドーパントで高濃度にドープされた領域からなる。本実施形態では、MOSFETのゲート-ボディ間の耐圧は3.0Vとした。高周波信号経路は、例えば第1の信号端子2と第2の信号端子3の間を接続する経路である。この場合、MOSFETはソース又はドレインの一方が第1の信号端子2に接続し、ソース又はドレインの他方が第2の信号端子3に接続される。別のMOSFETが高周波信号経路に接続される別の高周波信号経路に配置される回路構造とすることもできる。また高周波信号経路の第1の信号端子と第2の信号端子は、抵抗あるいはインダクタ等を介して第2の電位が接続されMOSFETのソース又はドレインの電位を決定する。実施例1図1の高周波スイッチ回路100aを説明する。MOSFET8は上記で説明した構造を備え、説明は省略する。制御回路200aを説明する。制御回路200aは、Highの電位又はLowの電位が印加される制御端子1と、前記制御端子に接続されるタイミング制御回路201aと、前記MOSFETのゲートに接続されるゲート端子41並びにボディに接続されるボディ端子42を備える。実施形態においては、Highの電位を2.5V、Lowの電位を0Vとした。前記タイミング制御回路201aは、AND回路4とOR回路5を備え、前記AND回路4の一方の入力端子及び前記OR回路5の一方の入力端子のそれぞれが前記制御端子1に接続され、前記AND回路4の出力端子が前記OR回路5の他方の入力端子に接続され、前記OR回路5の出力端子が前記AND回路4の他方の入力端子に接続され、かつ、前記AND回路4の出力端子と前記OR回路5の他方の入力端子の間の第1のノードn1が前記ゲート端子41に接続され、前記OR回路5の出力端子と前記AND回路4の他方の入力端子の間の第2のノードn2が前記ボディ端子42に接続される。また、制御回路200aは、前記第1のノードn1と前記ゲート端子41の間に第1のレベルシフト回路11が配置され、前記第2のノードn2と前記ボディ端子42の間に第2のレベルシフト回路12が配置される。第1のレベルシフト回路11は、少なくとも第1の電位2.5V以後、単に第1の電位が供給される第1の電源端子と、第3の電位-2.5V以後、単に第3の電位が供給される第3の電源端子が接続される。第1のレベルシフト回路11は、第1のノードn1に接続された入力端子側からHighの電位2.5V以後、単にHighの電位が印加されるとボディ端子側の出力端子から第1の電位を出力し、Lowの電位0V以後、単にLowの電位が印加されると第3の電位を出力する。また、第2のレベルシフト回路12は、少なくとも第2の電位0V以後、単に第2の電位が供給される第2の電源端子と、第3の電位が供給される第3の電源端子が接続される。第2のレベルシフト回路12は、第2のノードn2に接続された入力端子側からHighの電位2.5Vが印加されるとボディ端子側の出力端子から第2の電位を出力し、Lowの電位が印加されると第3の電位を出力する。レベルシフト回路から出力される第1~第3の電位、制御端子のHighの電位、Lowの電位、MOSFETのゲート-ボディ間耐圧を表1に纏める。なお、上記のように、制御端子1から供給されるHighの電位とLowの電位が、第2の電位と第3の電位の電位と等しい場合には、第2のレベルシフト回路12は省略することもできる。この場合、第1のレベルシフト回路はHighの電位を2.5Vにシフトし、Lowの電位はそのまま-2.5Vで出力する機能を持つ回路が使用される。レベルシフト回路11は、例えば図6aに示す回路を用いることができる。図6aにおいて、Tr1~Tr10は第1~第10のMOSFETである。以後、簡略化のためにMOSFETを単にTrと称する。そのうちのTr1,2,5,6,9はp型のMOSFETであり、少なくともTr1,2,5,6は同じゲート幅、耐圧を持つ同特性のトランジスタを用いている。Tr3,4,7,8,10はn型のMOSFETであり、少なくともTr3,4,7,8は同じゲート幅、耐圧を持つ同特性のトランジスタを用いている。また、このレベルシフト回路は、Highの電位と第1の電位が同じ電位であり、Lowの電位と第2の電位が同じ電位である。また、p型、n型いずれのトランジスタもエンハンスメント型である。Tr9,Tr10のゲートはレベルシフト回路の入力端子111に接続される。また、p型のTr9のソースが第1の電源端子Vc1に接続される。また、n型のTr10のソースが第2の電源端子Vc2に接続される。Tr9とTr10のドレイン同士は接続されている。Tr9及びTr10、第1及び第2の電源端子Vc1,Vc2によりCMOSインバータ回路が構成される。Tr9とTr10のドレイン同士の間のノードがTr1のゲートに接続される。Tr2のゲートが第2の電源端子Vc2に接続される。また、Tr1とTr5のソースは第1の電源端子Vc1に接続される。Tr1及びTr5のドレインは、Tr2及びTr6のソースに接続される。Tr2及びTr6のドレインは、Tr3及びTr7のドレインに接続される。Tr3及びTr7のソースは、Tr4及びTr8のドレインに接続される。Tr4及びTr8のソースは、第3の電源端子Vc3に接続される。Tr4のゲートは、Tr7のソースとTr8のドレインの間のノードに接続される。Tr8のゲートは、Tr3のソースとTr4のドレインの間のノードに接続される。Tr2,3,6,7のゲートは第2の電源端子に接続される。また、出力端子112aは、Tr2のドレインとTr3のドレインの間のノードに接続される。図6aのレベルシフト回路11の動作について説明する。入力端子111からHighの電位が供給されると、CMOSインバータ回路によりTr1のゲートには第2の電位が供給される。Tr1のソースには第1の電位が供給されるため、ゲート-ソース間電圧は-2.5VとなりTr1のソースとドレイン間が接続された状態となる。同様に、Tr2もソースとドレイン間が接続された状態となる。一方Tr5のゲートにはHighの電位である第1の電位が供給され、ソースにも第1の電源端子Vc1の第1の電位が供給されるため、Tr5のソースードレイン間は非接続の状態となる。この状態において、Tr3のソース及びTr8のゲートは第2の電位となり、Tr7のソース及びTr4のゲートは第3の電位となって安定する。Tr6のドレインは第3の電位となり、Tr6のゲートには第2の電位が供給されているため、Tr6のソースはTr5とのバランスから第2の電位となる。Tr3及びTr4はゲート、ソースが同電位となるので、ソースードレイン間に電流は流れない。これにより出力端子112aからは第1の電源端子Vc1から供給される第1の電位が出力される。一方、入力端子111からLowの電位が供給されると、Tr1のゲート及びソースともに第1の電位が供給されるため、Tr1のソースとドレイン間に電流は流れない。Tr5のゲートはLowの電位が供給され、かつソースに第1の電源端子からの第1の電位が供給されるので、Tr5のソースとドレイン間が接続された状態となる。同様にTr6もソースとドレイン間が接続された状態となるので、Tr7のドレインには第1の電源端子からの第1の電位が供給される。Tr3及びTr7のゲートには第2の電源端子から第2の電位が供給されており、この状態では、Tr7のソース及びTr4のゲートは第2の電位、Tr3のソース及びTr8のゲートは第3の電位で安定する。このときTr3及びTr4のソースードレイン間は接続された状態になるので、出力端子112aからは第3の電源端子Vc3から供給される第3の電位が出力される。レベルシフト回路12は、例えば図6bに示す回路を用いることができる。図6aのレベルシフト回路11に対し、出力端子112bが第8のTrのゲートに接続されている。図6aと同様の構成を用いる事で、レベルシフトカイロ11,12で安定して特性が得られ、又、図6aとは異なり第2の電位又は第3の電位を出力電位とすることができる。レベルシフト回路12の動作の説明は省略する。また、図1のブロック回路ではレベルシフト回路11及び12はアンド回路4やオア回路5と分離して記載しているが、実際の回路では一部の回路素子を共有していてもかまわない。例えばアンド回路4やオア回路5の出力にインバータ回路を用いる場合には、これを共有することが出来る。制御回路200aの動作を説明する。まず制御端子1にHighの電位が供給された場合を説明する。制御端子1にHighの電位が供給されると、OR回路5の出力端子側もHighの電位となる。AND回路4は、第1の入力端子が制御端子に接続されているので第1の入力端子側がHighの電位となり、第2の入力端子もOR回路5の出力端子に接続されているので第2の入力端子側もHighの電位となる。こうしてAND回路4の出力端子側はHighの電位が出力される。第2のレベルシフト回路12は、OR回路5の出力端子から供給されるHighの電位を受けて第2の電位をボディ端子22に出力する。一方、第1のレベルシフト回路11はAND回路4の出力端子から供給されるHighの電位を受けて第1の電位をゲート端子21に出力する。この時、MOSFETのゲート-ボディ間の電圧は2.5Vとなり、ドレイン-ソース間が接続された状態となる。これにより高周波信号経路が接続された状態となる。次に制御端子1に供給される電位がHighの電位からLowの電位に切り替わる状態を説明する。制御端子1に供給される電位がHighの電位からLowの電位に切り替わると、OR回路5の出力端子側はAND回路4の出力端子側がLowの電位となるまでHighの電位を保つ。つまり、OR回路5は第1の入力端子から制御端子のLowの電位が供給されても第2の入力端子からHighの電位が一時的に供給されているので、OR回路5の出力端子からはHighの電位が出力される。一方、AND回路4は、第2の入力端子からはHighの電位が供給され、第1の入力端子からは制御端子のLowの電位が供給されるので、AND回路4の出力端子からはLowの電位が出力され、ノードn1にはLowの電位が供給される。その後、OR回路5は第2の入力端子からLowの電位が供給されるので、OR回路5の出力端子はLowの電位が出力され、ノードn2ではLowの電位となる。このようにして、ノードn1が先にLowの電位となり、その後ノードn2がLowの電位に切り替わる。このタイミングの差を利用してゲート端子41の電位を先に第1の電位から第3の電位に下げ、その後ボディ側の電位を第2の電位から第3の電位に下げることができる。このように、スイッチ回路部のMOSFETのゲート-ボディ間の電圧は耐圧を超えない範囲に保たれる。制御端子からLowの電位が供給された状態では、AND回路4の出力端子側のノードn1は常にLowであり、OR回路5の第1及び第2の入力端子側もLowであるのでOR回路5の出力端子側のノードn2もLowであり、スイッチ回路部のMOSFETも遮断状態を保つ。次に制御端子1に供給される電位がLowの電位からHighの電位に切り替わる状態を説明する。制御端子1に供給される電位がLowの電位からHighの電位に切り替わると、AND回路4の出力端子側はOR回路5の出力端子側がHighの電位となるまでLowの電位を保つ。つまり、OR回路5は第1の入力端子から制御端子のHighの電位が供給されることで出力端子からHighの電位がまずは出力される。一方、AND回路4は、この時点で第1の入力端子からは制御端子のHighの電位が供給されているが一時的に第2の入力端子からはLowの電位が供給されているので、OR回路5の出力端子からHighの電位が出力された時点ではAND回路4の出力端子側はLowの電位のままである。その後、OR回路5の出力端子から供給されたHighの電位がAND回路4の第2の入力端子に供給されるので、AND回路4は第1及び第2の入力端子ともHighの電位が供給され、これを受けて出力端子からHighの電位が供給される。このようにして、ノードn2が先にHighの電位Vとなり、その後ノードn1がHighの電位に切り替わる。このタイミングの差をそのまま利用してボディ端子42の電位を先に第3の電位から第2の電位に上げ、その後ゲート端子41の電位を第3の電位-2.5Vから第1の電位2.5Vに上げることができる。このようにして、MOSFETのゲート-ボディ間の電圧が耐圧を超えない範囲に保たれる。実施例2図2のブロック図は、図1のブロック図に対して、タイミング制御回路201bに遅延手段21,22を有する点で異なる。また、図1と同じ符号の素子や回路は、構造効果とも同じであるため説明を省略する。前記タイミング制御回路は、第1のノードn1と前記OR回路5の間、第2のノードn2と前記AND回路4の間の少なくとも一方に遅延手段21又は22が配置される。図2の回路は、第1のノードn1と前記OR回路5の間に第1の遅延手段21が配置され、第2のノードn2と前記AND回路4の間に第2の遅延手段22が配置された構成である。遅延手段21,22を配置することで、ノードn1とノードn2において、Highの電位とLowの電位の切り替えのタイミング差を大きくすることが可能となり、レベルシフト回路11,12の遅延時間差が大きい制御回路でも、確実にMOSFETのゲート-ボディ間の電圧が耐圧を超えないよう切り替えのタイミングを保てる。レベルシフト回路11の遅延時間がさらに大きい場合には、制御端子の電位がHighの電位からLowの電位に変わる際、ボディ側の電位がさらに早いタイミングで第2の電位から第3の電位へと変化するため、ボディ側の電位が変化するタイミングはゲート側の電位が変化するタイミングより早くなり、ゲート-ボディ間の電圧がMOSFET8の耐圧を超えやすくなる。図1のタイミング制御回路201aもノードn1の電位が下がってからノードn2の電位を下げるように駆動するが、遅延手段21が配置されたタイミング制御回路201bはこのノードn1とノードn2の電位が下がるタイミングの差をさらに大きくするので、レベルシフト回路11の遅延時間がさらに大きくてもゲート側の電位をボディ側の電位よりも早いタイミングで下げることができる。これにより確実にMOSFETのゲート-ボディ間の電圧が耐圧を超えないようにできる。逆に、レベルシフト回路12の遅延時間が大きい場合には、制御端子の電位がLowの電位からHighの電位に変わる際、ゲート側の電位がさらに早いタイミングで第3の電位から第1の電位へと変化するため、ゲート側の電位が変化するタイミングはボディ側の電位が変化するタイミングより早くなり、ゲート-ボディ間の電圧がMOSFET8の耐圧を超えやすくなる。タイミング制御回路201aもノードn2の電位が下がってからノードn1の電位を上げるように駆動するが、遅延手段22が配置されたタイミング制御回路201bはこのノードn2とノードn1の電位が上がるタイミングの差をさらに大きくするので、レベルシフト回路12の遅延時間がさらに大きくてもボディ側の電位をゲート側の電位よりも早いタイミングで上げることができる。これにより確実にMOSFETのゲート-ボディ間の電圧が耐圧を超えないようにできる。また、レベルシフト回路11とレベルシフト回路12の遅延時間が不明のまま制御回路200bを構成する場合、図2に示すように、タイミング制御回路201bは遅延手段21及び遅延手段22の両方を配置することが好ましい。制御端子1の電位がHighの電位からLowの電位、又はLowの電位からHighの電位になるどちらの場合も、ノードn1とノードn2の電位の変化のタイミングを大きくすることができるので、レベルシフト回路11およびレベルシフト回路12の遅延時間の大小関係が不明でも、MOSFETのゲート-ボディ間の電圧が耐圧を超えないようにしやすい構造にすることができる。図9に遅延手段の一例を示す。図9aは、遅延手段の入力端子211aと出力端子212aの間に抵抗R3が配置され、また抵抗R3と出力端子212aの間のノードがキャパシタC1を介してグランドに接地された構造を備える。また、図9bは遅延手段の入力端子211bと出力端子212bの間に同じ構成のインバータ回路301、302が直列に偶数配置された構造を備える。実施例3図3のブロック図は、図1のブロック図に対して、タイミング制御回路201cの内部制御端子とノードn3、n4との間にレベルシフト回路が含まれ、タイミング制御回路201cとゲート端子41、ボディ端子42の間にはレベルシフト回路が不要である点で異なる。また、図1と同じ符号の素子や回路は、構造効果が同じであるため説明を省略する。タイミング制御回路201cについて説明する。前記タイミング制御回路201cは、AND回路4、OR回路5、及び第1~第4のレベルシフト回路11~14を備え、前記AND回路4の一方の入力端子及び前記OR回路5の一方の入力端子のそれぞれが前記制御端子1に接続され、前記AND回路4の出力端子と前記OR回路5の他方の入力端子が接続されると共に、その接続された経路に前記第1及び第3のレベルシフト回路11,13が配置され、前記OR回路5の出力端子と前記AND回路4の他方の入力端子が接続されると共に、その接続された経路に前記第2及び第4のレベルシフト回路12,14が配置され、前記第1と第3のレベルシフト回路11,13の間の第3のノードn3が、前記MOSFET8のゲートに接続されるゲート端子41に接続され、前記第2と第4のレベルシフト回路12,14の間の第4のノードn4が、前記MOSFET8のボディに接続されるボディ端子42に接続される。図3の高周波スイッチ回路の動作について説明する。タイミング制御回路201cは、AND回路4、OR回路5の働きにより、ノードn1とノードn2において、Highの電位とLowの電位の切り替えのタイミングを替えることが可能であり、この技術的な作用は図1の高周波回路と同じである。図3の高周波スイッチ回路は、タイミング制御回路201cの内部に配置されたレベルシフト回路11、12によって、ノードn3の電位が第1の電位と第3の電位で切り替えられ、ノードn4の電位が第2と第3の電位で切り替えられる。また、レベルシフト回路11で切り替えられた電位は、レベルシフト回路13により再度制御端子1に供給されるHighの電位及びLowの電位に切り替えられOR回路5の第2の入力端子からその電位が供給される。また、レベルシフト回路12で切り替えられた電位は、同様にレベルシフト回路14により再度制御端子に供給されるHighの電位及びLowの電位に切り替えられAND回路4の第2の入力端子からその電位が供給される。レベルシフト回路13は、例えば図7に示す回路を用いることができる。このレベルシフト回路は、第1の電位がHighの電位と同じ電位であり、第2の電位がLowの電位と同じ電位のスイッチ回路に使用することができる。また、第1の電位と第3の電位の中間の電位が第2の電位である。レベルシフト回路13の動作について説明する。入力端子111bは第2の抵抗R2の一端に接続される。第2の抵抗R2の他端は第1の抵抗r1の一端に接続される。第1の抵抗R1の他端は第1の電源端子Vc1に接続される。第1の抵抗R1と第2の抵抗Rr2の抵抗値は同じである。また、出力端子112cは第1の抵抗R1と第2の抵抗R2の間のノードに接続される。出力端子111bからHighの電位が供給されると、Highの電位と第1の電源端子からの第1の電位が同じであるので、出力端子112cからも第1の電位が出力される。出力端子111bからLowの電位が供給されると、出力端子112cからは、Lowの電位第3の電位と第1の電源端子からの第1の電位の中間の第2の電位が出力される。レベルシフト回路14は、例えば図8に示す回路を用いることができる。レベルシフト回路14は、図6bのレベルシフト回路12に対し、第1と第3の電源端子が第3と第1の電源端子に置換された以外は、同様の構成を備える。レベルシフト回路14の動作の説明は省略する。実施例4図4の高周波スイッチ回路を説明する。図1と同じ符号の素子や回路は、構造効果とも同じであり説明を省略する。タイミング制御回路201dは、NOR回路6、NAND回路7、及び第1~第3のNOT回路31~33を備え、前記第1のNOT回路31の入力端子が前記制御端子1と接続され、前記第1のNOT回路31の出力端子がNOR回路6の一方の入力端子及びNAND回路7の一方の入力端子のそれぞれに接続され、前記NOR回路6の出力端子と前記NAND回路7の他方の入力端子が接続されると共に、その接続された経路に第2のNOT回路32が配置され、前記NAND回路7の出力端子と前記NOR回路6の他方の入力端子が接続されると共に、その接続された経路に第3のNOT回路33が配置される。また、前記NOR回路6の出力端子と前記第2のNOT回路32の間の第5のノードn5が前記ゲート端子41に接続され、前記NAND回路7の出力端子と前記第3のNOT回路33の間の第6のノードn6が前記ボディ端子42に接続される。タイミング制御回路201dの動作を説明する。まず制御端子1にHighの電位が供給された場合を説明する。制御端子1にHighの電位が供給されると、第1のNOT回路31の出力端子側は反転してLowの電位となる。第1のNOT回路31の出力端子に接続されたNAND回路7の出力端子側はHighの電位となる。NOR回路6は、第1の入力端子が第1のNOT回路31の出力端子に接続されているので第1の入力端子側がLowの電位となる。また、第2の入力端子がNAND回路7の出力端子に供給されるHighの電位に第3のNOT回路33を介して接続されているのでLowの電位となる。こうしてNOR回路6の出力端子からHighの電位が出力される。第1のレベルシフト回路11はNOR回路6からのHighの電位を受けて第1の電位をゲート端子41に出力する。一方、第2のレベルシフト回路12は、NAND回路7からのHighの電位を受けて第2の電位をボディ端子42に出力する。この時、MOSFETのゲート-ボディ間の電圧は2.5Vとなり、ドレイン-ソース間が接続された状態となる。これにより高周波信号経路が接続された状態となる。次に制御端子1に供給される電位がHighの電位からLowの電位に切り替わる状態を説明する。制御端子1に供給される電位がHighの電位からLowの電位に切り替わると、第1のNOT回路31の出力端子からは反転されたHighの電位が供給される。NAND回路7の出力端子側はNOR回路6の出力端子側がLowの電位となるまでHighの電位を保つ。つまり、NAND回路7は第1の入力端子から第1のNOT回路31の出力端子のHighの電位が供給されても第2の入力端子からLowの電位が一時的に供給されているので、NAND回路7の出力端子からはHighの電位が出力され続ける。一方、NOR回路6は、第2の入力端子からはLowの電位が供給され、第1の入力端子からは第1のNOT回路31の出力端子からのHighの電位が供給されるので、NOR回路6の出力端子からはLowの電位が出力され、ノードn5ではLowの電位となる。その後、NAND回路7は第2の入力端子からHighの電位が供給されるので、NAND回路7の出力端子はLowの電位が出力され、ノードn6でもLowの電位となる。このようにして、ノードn5が先にLowの電位となり、その後ノードn6がLowの電位に切り替わるので図1の高周波スイッチ回路と同様にMOSFET8のゲート-ボディ間の電圧は耐圧を超えない範囲に保たれる。次に制御端子1に供給される電位がLowの電位からHighの電位に切り替わる状態を説明する。制御端子1に供給される電位がLowの電位からHighの電位に切り替わると、第1のNOT回路31の出力端子からは反転されたLowの電位が供給される。NOR回路6の出力端子側はNAND回路7の出力端子側がHighの電位となるまでLowの電位を保つ。つまり、NAND回路7は第1の入力端子から第1のNOT回路31の出力端子から供給されたLowの電位が供給されることで出力端子からHighの電位がまずは出力される。一方NOR回路6は、第1の入力端子から第1のNOT回路31で反転されたLowの電位が供給されるが、この時点では一時的に第2の入力端子からはHighの電位が供給されているので、出力端子側もLowの電位のままである。その後、NAND回路7の出力端子から供給されたHighの電位が第3のNOT回路33で反転されてLowの電位0VとしてNOR回路6の第2の入力端子に供給されるので、NOR回路6は第1及び第2の入力端子ともLowの電位0Vが供給され、これを受けて出力端子からHighの電位を出力する。このようにして、ノードn6が先にHighの電位となり、その後ノードn5がHighの電位に切り替わるので、MOSFETのゲート-ボディ間の電圧が常に耐圧を超えない範囲に保たれる。NOT回路は、周知のインバータ回路を使用することができる。前記第5のノードn5と前記第2のNOT回路32の間又は前記第2のNOT回路32と前記NAND回路7の他方の入力端子の間、若しくは、前記第6のノードn6と前記第3のNOT回路33の間又は前記第3のNOT回路33と前記NOR回路6の他方の入力端子の間の少なくとも一方に遅延手段図示せずが配置される構成とすることができる。例えば、第5のノードn5と第2のNOT回路32の間、又は第2のNOT回路32とNAND回路7の他方の入力端子の間に、第1の遅延手段を配置することで、図2の回路での説明と同様に、制御端子1の電位がHighの電位からLowの電位に変わる際に、ゲート側の電位をボディ側の電位よりもさらに早いタイミングで下げることができる。これにより確実にMOSFET8のゲート-ボディ間の電圧が耐圧を超えないようにできる。また、第6のノードn6と第3のNOT回路33の間又は第3のNOT回路33とNOR回路6の他方の入力端子の間に、第2の遅延手段を配置することで、図2の回路での説明と同様に、制御端子の電位がLowの電位からHighの電位に変わる際に、ボディ側の電位をゲート側の電位よりもさらに早いタイミングで上げることができる。これにより確実にMOSFET8のゲート-ボディ間の電圧が耐圧を超えないようにできる。第1の遅延手段、及び第2の遅延手段の両方を配置することで、レベルシフト回路11およびレベルシフト回路12の遅延時間の大小関係が不明でも、MOSFET8のゲート-ボディ間の電圧が耐圧を超えないようにしやすい構造にすることができる。実施例5図5のブロック図は、図4のブロック図に対して、タイミング制御回路201eの内部にレベルシフト回路11~14が含まれ、タイミング制御回路201eとゲート端子41、ボディ端子42の間にはレベルシフト回路が不要である点で異なる。また、図1と同じ符号の素子や回路は、構造効果が同じであるため説明を省略する。タイミング制御回路201eについて説明する。タイミング制御回路201eは、NOR回路6、NAND回路7、第1~第3のNOT回路31~33、及び第1~第4のレベルシフト回路11~14を備え、前記第1のNOT回路31の入力端子が前記制御端子と接続され、前記第1のNOT回路31の出力端子が前記NOR回路6の一方の入力端子及び前記NAND回路7の一方の入力端子のそれぞれに接続され、前記NOR回路6の出力端子と前記NAND回路7の他方の入力端子が接続されると共に、その接続された経路に第1と第3のレベルシフト回路11,13が配置され、前記NAND回路7の出力端子と前記NOR回路6の他方の入力端子が接続されると共に、その接続された経路に第2と第4のレベルシフト回路12,14が配置される。前記第1と第3のレベルシフト回路11,13の間の第7のノードn7が前記ゲート端子41に接続され、前記第2と第4のレベルシフト回路12,14の間の第8のノードn8が記ボディ端子42に接続され、前記第7のノードn7と第3のレベルシフト回路13の間、若しくは、第3のレベルシフト回路13と前記NAND回路7の他方の入力端子の間に前記第2のNOT回路32が配置され、前記第8のノードn8と第4のレベルシフト回路14の間、若しくは、第4のレベルシフト回路14と前記NOR回路6の他方の入力端子の間に前記第3のNOT回路33が配置される。図5に示されている回路は、第3のレベルシフト回路13と前記NAND回路7の他方の入力端子の間に前記第2のNOT回路32が配置され、第4のレベルシフト回路14と前記NOR回路6の他方の入力端子の間に前記第3のNOT回路33が配置された構造である。図5の高周波スイッチ回路の動作について説明する。タイミング制御回路201eは、NOR回路6、NAND回路7の働きにより、ノードn7とノードn8において、Highの電位とLowの電位の切り替えのタイミングを替えることが可能であり、この技術的な作用は図4の高周波回路と同じであるので説明を省略する。図5の高周波スイッチ回路は、タイミング制御回路201eの内部に配置されたレベルシフト回路11によってノードn7の電位が第1の電位と第3の電位で切り替えられ、レベルシフト回路12によってノードn8の電位が第2と第3の電位で切り替えられる。また、レベルシフト回路11で切り替えられた電位若しくはさらに第2のNOT回路32で反転されたその電位は、レベルシフト回路13により再度制御端子に供給されるHighの電位及びLowの電位と同じ電位に切り替えられ、NAND回路7の第2の入力端子からその電位が供給される。また、レベルシフト回路12で切り替えられた電位もしくはさらに第3のNOT回路33で反転されたその電位は、同様にレベルシフト回路14により再度制御端子に供給されるHighの電位及びLowの電位と同じ電位に切り替えられNOR回路6の第2の入力端子からその電位が供給される。以降、図4と同様に、タイミング制御回路201eの働きにより、MOSFETのゲート-ボディ間の電圧が常に耐圧を超えない範囲に保たれる。上記の高周波スイッチ回路を用いて複合高周波スイッチ回路とすることができる。図10は複合高周波スイッチ回路の一例である。高周波スイッチ回路の詳細な構造は省略して記述する。この複合高周波スイッチ回路は、第1の信号端子2と第2の信号端子3を接続する高周波信号経路に第1の高周波スイッチ回路1001が配置される。高周波スイッチ回路1001は図1~図5のいずれの高周波スイッチ回路でも良い。また、第1の信号端子と高周波スイッチ回路1001の間のノードn10はグランドに接地され、ノードn10とグランドの間には第2の高周波スイッチ回路1002が配置される。第1及び第2の高周波スイッチ回路の制御端子1-1,1-2はそれぞれ共通制御端子9に接続され、一方はNOT回路30を介して前記共通制御端子に接続される。共通制御端子9から印加される電位により、NOT回路を介して接続された高周波スイッチ回路1002は、それ以外の前記高周波スイッチ回路1001に対して、各高周波信号経路の接続/非接続が逆になるように切り替わる。上記の高周波スイッチ回路を用いて単極多投型高周波スイッチ回路とすることができる。図11は単極多投型高周波スイッチ回路の一例である。高周波スイッチ回路の詳細な構造は省略して記述する。図11の回路は、共通端子50と、共通端子から分岐した高周波信号経路を介して接続される複数の分岐端子511~51nを備える。分岐した高周波信号経路のそれぞれに高周波スイッチ回路1001~100nが配置される。各高周波スイッチ回路の接続/非接続は各高周波スイッチ回路の制御端子に接続される制御手段図示せずにより制御され、共通端子50と接続された高周波信号経路以外に配置された各高周波スイッチ回路は非接続状態に保持される。"