"窒化物半導体からなるバッファ層と、前記バッファ層上に形成され、窒化物半導体からなるチャネル層と、前記チャネル層上に形成され、窒化物半導体からなる障壁層と、前記障壁層上に形成され、窒化物半導体からなるキャップ層と、前記キャップ層に接するように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備え、前記キャップ層と前記障壁層の界面、及び前記チャネル層と前記バッファ層の界面には圧縮歪が生じており、前記障壁層と前記チャネル層の界面には引張り歪が生じており、前記チャネル層は、第1層、第2層、及び第3層の積層構造を有しており、前記第2層は、前記第1層及び前記第3層よりも電子親和力が大きい半導体装置。窒化物半導体からなるバッファ層と、前記バッファ層上に形成され、窒化物半導体からなるチャネル層と、前記チャネル層上に形成され、窒化物半導体からなる障壁層と、前記障壁層上に形成され、窒化物半導体からなるキャップ層と、前記キャップ層に接するように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備え、前記キャップ層、前記障壁層、前記チャネル層、及び前記バッファ層は分極しており、前記キャップ層及び前記障壁層の界面、並びに前記チャネル層と前記バッファ層の界面において、負の電荷が正の電荷よりも多くなっており、前記障壁層と前記チャネル層の界面において、正の電荷が負の電荷よりも多くなっており、前記チャネル層は、第1層、第2層、及び第3層の積層構造を有しており、前記第2層は、前記第1層及び前記第3層よりも電子親和力が大きい半導体装置。AlxGa1-xNからなるバッファ層と、前記バッファ層上に形成され、GaN層、InyGa1-yN層、及びGaN層をこの順に積層した積層構造を有するチャネル層と、前記チャネル層上に形成され、AlzGa1-zNからなる障壁層と、前記障壁層上に形成され、GaNからなるキャップ層と、前記キャップ層に接するように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備え、x<zかつx<yである半導体装置。請求項1~3のいずれか一項に記載の半導体装置において、前記キャップ層は、厚さが1.5nm以上5nm以下である半導体装置。請求項1~4のいずれか一項に記載の半導体装置において、前記積層構造は、ダブルへテロ構造を有している半導体装置。AlxGa1-xNからなるバッファ層と、前記バッファ層上に形成され、GaN層、InyGa1-yN層、及びGaN層をこの順に積層した積層構造を有するチャネル層と、前記チャネル層上に形成され、AlzGa1-zNからなる障壁層と、前記障壁層上に形成され、GaNからなるキャップ層と、前記キャップ層に接するように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備え、前記キャップ層は、厚さが1.5nm以上5nm以下である半導体装置。請求項1~6のいずれか一項に記載の半導体装置において、前記障壁層及び前記キャップ層のうち前記ゲート電極と重ならない領域に形成された第1不純物層と、前記障壁層及び前記キャップ層のうち、前記ゲート電極を介して前記第1不純物層とは逆側に位置し、前記第1不純物層と同一導電型の第2不純物層と、前記第1不純物層上に形成されたソース電極と、前記第2不純物層上に形成されたドレイン電極と、を備える半導体装置。請求項1~6のいずれか一項に記載の半導体装置において、前記キャップ層、前記ゲート絶縁膜、及び前記ゲート電極は、前記障壁層の一部上に形成されており、前記障壁層のうち前記ゲート電極と重ならない領域に形成された第1不純物層と、前記障壁層のうち、前記ゲート電極を介して前記第1不純物層とは逆側に位置し、前記第1不純物層と同一導電型の第2不純物層と、前記第1不純物層上に形成されたソース電極と、前記第2不純物層上に形成されたドレイン電極と、を備える半導体装置。請求項1~6のいずれか一項に記載の半導体装置において、前記キャップ層上に形成され、窒化物半導体層である電子供給層と、前記電子供給層に形成され、前記キャップ層に達する凹部と、を備え、前記ゲート絶縁膜は、少なくとも一部が前記凹部の側面及び底面に形成されており、前記ゲート電極は、少なくとも一部が前記凹部に埋め込まれている半導体装置。請求項1~9のいずれか一項に記載の半導体装置において、以下の1式を満たす、半導体装置。1ただし、Vmis:前記ゲート電極の下の前記チャネル層がMOSトランジスタとして動作するときの閾値電圧、Vappl:前記ゲート電極に印加される電圧、Vth:前記ゲート電極の下の前記チャネル層に2DEGが形成されるために必要な電圧、Ts:前記キャップ層の厚さ、Th:前記障壁層の厚さ、Tf:前記ゲート絶縁膜の厚さ。窒化物半導体からなるバッファ層を形成する工程と、前記バッファ層上に、窒化物半導体からなるチャネル層を形成する工程と、前記チャネル層上に、窒化物半導体からなる障壁層を形成する工程と、前記障壁層上に、窒化物半導体からなるキャップ層を形成する工程と、前記キャップ層に接するように、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、を備え、前記キャップ層、前記障壁層、前記チャネル層、及び前記バッファ層の組成を制御することにより、前記キャップ層と前記障壁層の界面、及び前記チャネル層と前記バッファ層の界面に圧縮歪を生じさせ、かつ前記障壁層と前記チャネル層の界面に引張り歪を生じさせ、前記チャネル層は、第1層、第2層、及び第3層の積層構造を有しており、前記第1層、前記第2層、及び前記第3層の組成を制御することにより、前記第2層の電子親和力を、前記第1層及び前記第3層の電子親和力より大きくする半導体装置の製造方法。窒化物半導体からなるバッファ層を形成する工程と、前記バッファ層上に、窒化物半導体からなるチャネル層を形成する工程と、前記チャネル層上に、窒化物半導体からなる障壁層を形成する工程と、前記障壁層上に、窒化物半導体からなるキャップ層を形成する工程と、前記キャップ層に接するように、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、を備え、前記キャップ層、前記障壁層、前記チャネル層、及び前記バッファ層は分極しており、前記キャップ層、前記障壁層、前記チャネル層、及び前記バッファ層の組成を制御することにより、前記キャップ層及び前記障壁層の界面、並びに前記チャネル層と前記バッファ層の界面において、負の電荷を正の電荷よりも多くし、かつ、前記障壁層と前記チャネル層の界面において、正の電荷を負の電荷よりも多くし、前記チャネル層は、第1層、第2層、及び第3層の積層構造を有しており、前記第1層、前記第2層、及び前記第3層の組成を制御することにより、前記第2層の電子親和力を、前記第1層及び前記第3層の電子親和力より大きくする半導体装置の製造方法。AlxGa1-xNからなるバッファ層を形成する工程と、前記バッファ層上に、GaN層、InyGa1-yN層ただしx<y、及びGaN層をこの順に積層した積層構造を有するチャネル層を形成する工程と、前記チャネル層上に、AlzGa1-zNただしx<zからなる障壁層を形成する工程と、前記障壁層上に、GaNからなるキャップ層を形成する工程と、前記キャップ層に接するように、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、を備える半導体装置の製造方法。電力制御用のトランジスタには、オン抵抗が低いこと、及び、閾値電圧が高いことが求められる。しかし、窒化物半導体層をチャネルとして用いたトランジスタにおいて、これらを両立することが難しかった。本願において開示される課題を解決するための手段のうち、代表的なものの概要を簡単に説明すれば、次の通りである。一実施の形態による半導体装置は、窒化物半導体からなるバッファ層と、前記バッファ層上に形成され、窒化物半導体からなるチャネル層と、前記チャネル層上に形成され、窒化物半導体からなる障壁層と、を備える。前記キャップ層と前記障壁層の界面、及び前記チャネル層と前記バッファ層の界面には圧縮歪が生じており、前記障壁層と前記チャネル層の界面には引張り歪が生じており、前記チャネル層は、第1層、第2層、及び第3層の積層構造を有しており、前記第2層は、前記第1層及び前記第3層よりも電子親和力が大きい。別の側面による半導体装置は、窒化物半導体からなるバッファ層と、前記バッファ層上に形成され、窒化物半導体からなるチャネル層と、前記チャネル層上に形成され、窒化物半導体からなる障壁層と、前記障壁層上に形成され、窒化物半導体からなるキャップ層と、を備える。前記キャップ層、前記障壁層、前記チャネル層、及び前記バッファ層は分極しており、前記キャップ層及び前記障壁層の界面、並びに前記チャネル層と前記バッファ層の界面において、負の電荷が正の電荷よりも多くなっており、前記障壁層と前記チャネル層の界面において、正の電荷が負の電荷よりも多くなっており、前記チャネル層は、第1層、第2層、及び第3層の積層構造を有しており、前記第2層は、前記第1層及び前記第3層よりも電子親和力が大きい。別の側面による半導体装置の製造方法は、AlxGa1-xNからなるバッファ層を形成する工程と、前記バッファ層上に、GaN層、InyGa1-yN層ただしx<y、及びGaN層をこの順に積層した積層構造を有するチャネル層を形成する工程と、前記チャネル層上に、AlzGa1-zNただしx<zからなる障壁層を形成する工程と、前記障壁層上に、GaNからなるキャップ層を形成する工程を備える。本発明によれば、窒化物半導体層をチャネルとして用いたトランジスタにおいて、オン抵抗を低くしつつ、閾値電圧を高くすることができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施形態図1は、第1の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、電界効果トランジスタ10を有している。電界効果トランジスタ10は、バッファ層100、チャネル層200、障壁層300、キャップ層400、ゲート絶縁膜510、及びゲート電極520を有している。ゲート絶縁膜510は、例えばAl2O3、SiO2、Si3N4、HfO2、ZrO2、Y2O3、La2O3、Ta2O5、TiO2などにより形成されている。ゲート電極520は、例えばポリシリコン、TiN、TaNなどの材料や、W、Moなどの金属、あるいは、NiSi、WSiなどのシリサイドにより形成される。バッファ層100、チャネル層200、障壁層300、及びキャップ層400は、いずれも窒化物半導体層である。ゲート絶縁膜510はキャップ層400に接するように形成されている。ゲート電極520は、ゲート絶縁膜510上に形成されている。本実施形態では、ゲート絶縁膜510は、キャップ層400上に形成されている。バッファ層100は、Si基板図示せずの上に、0001結晶軸に平行なGa面成長モードで成長している。チャネル層200は、バッファ層100上にエピタキシャル成長している。チャネル層200の組成はバッファ層100の組成と異なっている。このため、チャネル層200の格子定数は、バッファ層100の格子定数とは異なっている。そしてチャネル層200とバッファ層100の界面には、圧縮歪が生じている。チャネル層200及びバッファ層100は、いずれも窒化物半導体層であるため、それぞれの層に分極が生じている。これら2つの層は、分極の強度が異なっている。チャネル層200及びバッファ層100は、これらの界面において負の電荷が正の電荷よりも多くなる方向に分極している。障壁層300は、チャネル層200上にエピタキシャル成長している。障壁層300の組成はチャネル層200の組成と異なっている。このため、障壁層300の格子定数は、チャネル層200の格子定数とは異なっている。そして障壁層300とチャネル層200の界面には、引張り歪が生じている。障壁層300も窒化物半導体層であるため、分極が生じている。障壁層300は、チャネル層200と分極の強度が異なっている。障壁層300は、チャネル層200との界面において正の電荷が負の電荷よりも多くなる方向に分極している。キャップ層400は、障壁層300にエピタキシャル成長している。キャップ層400の組成は障壁層300の組成と異なっている。このため、キャップ層400の格子定数は、障壁層300の格子定数とは異なっている。そしてキャップ層400と障壁層300の界面には、圧縮歪が生じている。キャップ層400も窒化物半導体層であるため、分極が生じている。キャップ層400は、障壁層300と分極の強度が異なっている。キャップ層400は、障壁層300との界面において負の電荷が正の電荷よりも多くなる方向に分極している。本実施形態では、バッファ層100は、i型のAlxGa1-xNからなる。チャネル層200は、i型のGaN層を含む複数の層の積層構造を有している。障壁層300は、i型のAlzGa1-zNからなる。キャップ層400は、i型のGaN層からなる。そして、x<zである。本実施形態において、電界効果トランジスタ10は、第1不純物層530及び第2不純物層540を有している。第1不純物層530は、電界効果トランジスタ10のソースであり、第2不純物層540は、電界効果トランジスタ10のドレインである。第1不純物層530及び第2不純物層540は、いずれも、キャップ層400、障壁層300、及びチャネル層200の上部、障壁層300、及びキャップ層400に形成されている。第1不純物層530及び第2不純物層540は、例えば不純物をイオン注入することにより、形成される。例えば電界効果トランジスタ10がn型のトランジスタである場合、第1不純物層530及び第2不純物層540が有する不純物は、Siであり、電界効果トランジスタ10がp型のトランジスタである場合、第1不純物層530及び第2不純物層540が有する不純物は、Mgである。また、キャップ層400のうち第1不純物層530となる領域上には、ソース電極532が形成されており、キャップ層400のうち第2不純物層540となる領域上には、第2不純物層540が形成されている。そして、障壁層300とチャネル層200の界面のうち、第1不純物層530となる領域、及び第2不純物層540となる領域には、2次元電子ガス2DEGが形成されている。ただし、この界面のうち、ゲート絶縁膜510の下に位置する部分には、2DEGは形成されていない。このため、電界効果トランジスタ10は、ノーマリーオフ型になる。そして、ゲート電極520に閾値以上の電圧が入力されると、障壁層300とチャネル層200の界面のうちゲート絶縁膜510の下に位置する部分にも、2DEGが形成される。これにより、電界効果トランジスタ10はオンする。また、キャップ層400のうちゲート電極520、ソース電極532、又はドレイン電極542に覆われていない領域は、保護絶縁膜600によって覆われている。保護絶縁膜600は、例えばSiN膜である。なお、保護絶縁膜600は、ゲート電極520、ソース電極532、及びドレイン電極542それぞれの縁も覆っている。図2は、チャネル層200の構成を示す断面図である。チャネル層200は、少なくとも第1層202、第2層204、及び第3層206の積層構造を有している。すなわちチャネル層200は、ダブルへテロ構造を有している。第2層204は、第1層202及び第3層206よりも、電子親和力が大きい。本実施形態では、第1層202及び第3層206は、i型のGaN層であり、第2層204はInyGa1-yN層である。ここで、x<yである。そして、第1層202の厚さは、例えば2nm以上20nm以下であり、第2層204の厚さは、例えば2nm以上20nm以下であり、第3層206の厚さは、例えば2nm以上20nm以下である。なお、第1層202がない場合でも、本発明の効果が得られる。また、チャネル層200における障壁層300と接する領域よりも、電子親和力が高い領域が障壁層300から離れて形成されていれば良い。このため、例えば、チャネル層200が、InGaNのIn組成傾斜層で形成され、In組成比がバッファ層100側から障壁層300に向かって減少するものであっても良い。また、第3層206は、i-GaN以外の材料、例えばP型不純物がドープされた、PGaNであってもよい。P型不純物がドープされると、負の空間電荷が形成されるため、第3層206の伝導帯が引き上げられ、チャネル層200の電子は第3層206から第2層204に集まりやすくなる。この点で、チャネル層200が、バッファ層100側から、i-GaN、P-GaNが順次積層した構造であってもよい。図3は、図1に示した電界効果トランジスタ10を構成する各層の伝導体のポテンシャルを示す図である。なお、本図では、説明のため、チャネル層200をGaNの単層構造とした。図1に示す電界効果トランジスタ10は、MOSトランジスタとしても動作しうる。電界効果トランジスタ10がMOSトランジスタとして動作すると、電界効果トランジスタ10が2DEGを利用して動作する場合と比較して、オン抵抗が高くなる。電界効果トランジスタ10がMOSトランジスタとして動作することを防止するためには、図3に示すように、ゲート絶縁膜510とキャップ層400の界面におけるキャップ層400のポテンシャルqVmisを、障壁層300とチャネル層200の界面のポテンシャルEFより大きくする必要がある。なお、キャップ層400が厚くなると、ポテンシャルqVmisは低くなる。このため、キャップ層400は、ある程度以下の厚さが必要になる。なお、ポテンシャルqVmisは、以下の式1で表される。1このため、電界効果トランジスタ10がMOSトランジスタとして動作することを防止するためには、以下の2式を満たすことが好ましい。2ただし、Vmis:ゲート絶縁膜510の下のチャネル層200がMOSトランジスタとして動作するときの閾値電圧、Vappl:ゲート電極520に印加される電圧、Vth:ゲート電極520の下のチャネル層200に2DEGが形成されるために必要な電圧、Ts:チャネル層200の厚さ、Th:障壁層300の厚さ、Tf:ゲート絶縁膜510の厚さである。図4及び図5は、電界効果トランジスタ10がMOSトランジスタとして動作し始めたとしても、パラレル伝導を極力抑制するための方法を説明するための図である。図4は、キャップ層400からなるウェルの量子井戸モデルを示している。ゲート絶縁膜510及び障壁層300からなるポテンシャル障壁の高さは、ここでは無限大と考える。図5に、キャップ層400の厚さに相当する井戸幅Wに対して、サブバンドのエネルギーEn-Ecを示した。図5から、井戸幅Wが狭くなるほどサブバンドのエネルギー準位は高くなり、チャネルが形成されにくくなることが分かる。図5では、常温の熱エネルギー3kTを併せてプロットした。第1サブバンドに電子が熱励起されてチャネルが形成されないためには、図5から井戸幅Wは5nm以下であることが目安になることが分かる。一方、キャップ層400がエピタキシャル層として機能するためには、少なくとも1.5nm以上の厚さが必要である。これらの理由によって、キャップ層400の厚さは1.5nm以上5nm以下であるのが好ましい。図6は、図1に示した構造を有する電界効果トランジスタ10において、チャネル層200をGaNの単層構造とした場合において、ゲート電極520の下の伝導体のポテンシャルをシミュレーションした結果を示している。このシミュレーションにおいて、バッファ層100をAl0.08Ga0.92N層として、チャネル層200を、厚さが15nmのGaN層とした。また、障壁層300を、厚さが5nmのAl0.23Ga0.77Nとして、キャップ層400を厚さが3nmのGaN層とした。ゲート絶縁膜510は、75nmのAl2O3とした。図6から、電界効果トランジスタ10は、閾値Vth~2V程度のノーマリーオフ型となっていることが分かる。また、Vg=4Vでも、ゲート絶縁膜510とキャップ層400の界面におけるポテンシャルは0Vより上に位置している。このことから、Vg=4Vでも、電界効果トランジスタ10のMOSチャネルはONしていないことが分かる。図7は、図1に示した構造を有する電界効果トランジスタ10と、図6に示した構造を有する電界効果トランジスタ10それぞれについて、ゲート電極520の下の伝導体のポテンシャルとキャリア密度とをシミュレーションした結果を示している。このシミュレーションにおいて、本実施形態に係るチャネル層200は、GaN層厚さ2nm/In0.15Ga0.85N層厚さ8nm/GaN層厚さ5nmとした。この図から、本実施形態に係る構造は、図6に示した構造と比較して、キャリア量が増加し、かつチャネルの中心がチャネル層200から遠ざかる方向に移動していることがわかる。チャネルの中心がチャネル層200から遠ざかると、キャリアの移動度が低下することを抑制できる。図8及び図9は、図1に示した半導体装置の製造方法を示す断面図である。まず図8aに示すように、基板図示せず上に、バッファ層100、チャネル層200、障壁層300、及びキャップ層400を、この順にエピタキシャル成長する。次いで図8bに示すように、キャップ層400上に、レジストパターン50を形成する。レジストパターン50は、キャップ層400のうちゲート絶縁膜510が形成される領域を覆っている。次いで、レジストパターン50をマスクとして、キャップ層400,障壁層300、及びチャネル層200の上部に、不純物をイオン注入する。次いで、チャネル層200、障壁層300、及びキャップ層400を熱処理する。これにより、第1不純物層530及び第2不純物層540が形成される。次いで、例えば溝図示せずを形成することにより、素子分離を行う。次いで、図9aに示すように、キャップ層400の全面上に、ゲート絶縁膜510及びゲート電極520を、この順に形成する。次いで、図9bに示すように、ゲート電極520上に、レジストパターン52を形成する。次いで、レジストパターン52をマスクとして、ゲート電極520及びゲート絶縁膜510を部分的に除去する。これにより、ゲート電極520及びゲート絶縁膜510は、第1不純物層530上及び第2不純物層540上から除去される。その後、ソース電極532及びドレイン電極542を、キャップ層400上に形成する。次いで、保護絶縁膜600を形成する。このようにして、図1に示した電界効果トランジスタ10が形成される。次に、本実施形態の作用及び効果について説明する。本実施形態によれば、キャップ層400と障壁層300の界面、及びチャネル層200とバッファ層100の界面には圧縮歪が生じている。このため、これらの界面では、負の電荷が正の電荷よりも多くなる。また、障壁層300とチャネル層200の界面には引張り歪が生じている。このため、この界面では、正の電荷が負の電荷よりも多くなる。従って、分極に起因して、ゲート絶縁膜510からバッファ層100に向かう方向に電界が発生する。これにより、電界効果トランジスタ10の閾値電圧が向上する。一方、バッファ層100とチャネル層200の界面では、負の電荷が正の電荷よりも多くなる。このため、チャネルを形成する電子は、障壁層300側に押し付けられる。この状況を図6の伝導帯のバンド図を用いて説明する。図6の伝導帯のバンド図において、GaNチャネル層のAlGaNバッファ層との界面近傍では、負の空間電荷が多くなるため、伝導帯のポテンシャルが上昇してしまう。このため、GaNチャネル層における伝導帯はAlGaNバッファ層との界面で上にひきずられ、伝導帯の傾き電界が大きくなる。その結果、GaNチャネル層の電子は、AlGaN障壁層に電界により集められることになる。電子がGaNチャネル層とAlGaN障壁層との界面近傍に存在すると、界面での散乱を受けやすくなり電子移動度が低下してしまう。その結果、電界効果トランジスタ10のオン抵抗が上昇してしまう。これに対し、本実施形態においてチャネル層200は、第1層202、第2層204、及び第3層206の積層構造を有している。第2層204は、第1層202及び第3層206よりも電子親和力が大きい。このため、チャネルの電子は、電子親和力の大きい第2層204に蓄積するようになり、AlGaN障壁層とGaNチャネル層との界面近傍でのチャネルの電子を減少させることができる。つまり、チャネルを形成する電子が、障壁層300側に押し付けられることを抑制できる。従って、電界効果トランジスタ10のオン抵抗を低くすることができる。第2の実施形態図10は、第2の実施形態に係る電界効果トランジスタ10の構成を示す断面図である。本実施形態に係る電界効果トランジスタ10は、以下の点を除いて、第1の実施形態に係る電界効果トランジスタ10と同様の構成である。まず、キャップ層400は、ゲート絶縁膜510の下に位置する領域にのみ形成されており、その他の領域では除去されている。また、ソース電極532及びドレイン電極542は、障壁層300上に形成されている。図11は、図10に示した半導体装置の製造方法を示す断面図である。まず、図11aに示すように、バッファ層100、チャネル層200、障壁層300、キャップ層400、第1不純物層530、及び第2不純物層540を形成する。さらに、キャップ層400の全面上に、ゲート絶縁膜510及びゲート電極520を形成する。これらの形成方法は、第1の実施形態と同様である。次いで図11bに示すように、ゲート電極520上に、レジストパターン52を形成する。次いで、レジストパターン52をマスクとして、ゲート電極520、ゲート絶縁膜510、及びキャップ層400をこの順にエッチングする。その後、ソース電極532及びドレイン電極542、並びに保護絶縁膜600を形成する。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、電界効果トランジスタ10は、キャップ層400の下以外の領域では、ノーマリーオンとなっている。従って、電界効果トランジスタ10のオン抵抗は低くなる。また、ソース電極532及びドレイン電極542がオーミック接続しやすくなる。第3の実施形態図12は、第3の実施形態に係る電界効果トランジスタ10の構成を示す断面図である。本実施形態に係る電界効果トランジスタ10は、以下の点を除いて、第1の実施形態に係る電界効果トランジスタ10と同様の構成である。まず、キャップ層400上に電子供給層420が形成されている。電子供給層420は、窒化物半導体層、例えばAlwGa1-wN層である。また、ソース電極532及びドレイン電極542は、電子供給層420上に形成されている。また、電子供給層420には凹部422が形成されている。凹部422は、底部がキャップ層400に達している。本図に示す例では、凹部422は、底部がキャップ層400に入り込んでいる。そしてゲート絶縁膜510は、凹部422の側面及び底面、並びに電子供給層420上のうち凹部422に周囲に位置する部分に形成されている。また、ゲート電極520は、凹部422内、及び凹部422の周囲に位置するゲート絶縁膜510上に形成されている。図13~図15は、図12に示した半導体装置の製造方法を示す断面図である。まず図13に示すように、基板12上に、バッファ層100、チャネル層200、障壁層300、キャップ層400、及び電子供給層420を、この順にエピタキシャル成長させる。次いで図14に示すように、保護絶縁膜600を形成する。次いで、保護絶縁膜600のうち、凹部422を形成すべき領域に位置する部分を除去する。次いで、保護絶縁膜600をマスクとして、電子供給層420及びキャップ層400の上部をエッチングする。これにより、凹部422が形成される。次いで図15に示すように、ゲート電極520及びゲート電極520を形成する。その後、保護絶縁膜600のうちソース電極532及びドレイン電極542を形成すべき領域に位置する部分を、除去する。次いで、ソース電極532及びドレイン電極542を形成する。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、電界効果トランジスタ10は、凹部422の下以外の領域では、ノーマリーオンとなっている。従って、電界効果トランジスタ10のオン抵抗は低くなる。第4の実施形態図16は、第4の実施形態に係る電子装置2の回路構成を示す図である。この電子装置2は、第1~第3の実施形態のいずれかに示した半導体装置すなわち電界効果トランジスタ10を有している。この電子装置は、例えば車両に用いられており、電子装置2、電源4、及び負荷6を有している。電源4は例えば車両に搭載されているバッテリーである。負荷6は、例えば車両に搭載されている電子部品、例えばヘッドランプ、パワーウインドウの動力源、車両の動力源となるモータである。そして電子装置2は、電源4から負荷6に供給する電力を制御している。電子装置2は、回路基板例えばプリント配線基板上に、電界効果トランジスタ10を有する半導体装置、半導体装置20、及び制御回路30を有する半導体装置を搭載したものである。半導体装置20は、マイコンを有しており、回路基板の配線を介して電界効果トランジスタ10に接続している。半導体装置20は、電界効果トランジスタ10を制御している。詳細には、半導体装置20は、制御回路30に制御信号を入力する。そして制御回路30は、半導体装置20から入力された制御信号に従って、電界効果トランジスタ10のゲート電極520に信号を入力する。すなわち制御回路30は、電界効果トランジスタ10を制御する。電界効果トランジスタ10が制御されることにより、電源4からの電力が、適宜負荷6に供給される。なお、上記した各実施形態において、バッファ層100、チャネル層200、障壁層300、及びキャップ層400は、歪、分極の諸元を満たすならば、それぞれInAlN系材料や、InGaN系材料であってもよい。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。"