メモリダイのスタックと、前記メモリダイのスタックと通信するように結合されたコマンドダイと、前記コマンドダイと、前記メモリダイのスタック内の下流のメモリダイとの間に結合されるバッファダイであって、前記コマンドダイと通信し、前記コマンドダイと前記メモリダイのスタック内の下流のメモリダイとの間で信号を反復するように構成される、バッファダイと、を備える、装置。前記バッファダイが第1のバッファダイを備え、前記第1のバッファダイと、前記メモリダイのスタック内の別の下流のメモリダイとの間に結合される第2のバッファダイをさらに備える、請求項1に記載の装置。前記バッファダイが、メモリダイとしても機能するように構成される、請求項1に記載の装置。前記メモリ装置のダイを結合する多数の通信経路をさらに備え、前記多数の通信経路のうちの少なくとも1つが、誘導結合通信経路および容量結合通信経路からなる群から選択される、請求項1に記載の装置。前記メモリ装置内のダイを結合する多数の通信経路をさらに備え、前記多数の通信経路のうちの少なくとも1つが貫通シリコンビアを備える、請求項1に記載の装置。前記の少なくとも1つの貫通シリコンビアが、バイパス貫通シリコンビアを備える、請求項5に記載の装置。前記バッファダイが、貫通シリコンビアを使用し、コマンドダイと通信するように構成される、請求項1に記載の装置。前記バッファダイが、バイパス貫通シリコンビアを使用し、前記コマンドダイと通信するように構成される、請求項1に記載の装置。前記バッファダイが、前記メモリダイのスタック内の前記バッファダイの上のメモリダイと通信するように構成され、かつ前記メモリダイのスタック内の前記バッファダイの下のメモリダイと通信するように構成される、請求項1に記載の装置。システムインパッケージ装置を形成するための追加のダイをさらに含む、請求項1に記載の装置。メモリダイのスタックと、前記メモリダイのスタックとともに積層されたコマンドダイと、前記コマンドダイと、前記メモリダイのスタック内の下流のメモリダイとの間に積層された第1のバッファダイと、前記第1のバッファダイと、前記メモリダイのスタック内の別の下流のメモリダイとの間に積層された第2のバッファダイと、を備え、前記第1および第2のバッファダイがメモリ信号を反復するように構成される、記憶装置。前記第1のバッファダイが、前記コマンドダイと前記第2のバッファダイとの間でメモリ信号を連続的に反復するように構成され、前記第2のバッファダイが、前記第1のバッファダイと前記第2のバッファダイの下流のメモリダイとの間で、信号を連続的に反復するように構成される、請求項11に記載の記憶装置。前記コマンドダイが前記第1のバッファダイおよび前記第2のバッファダイの両方と並行して通信するように構成され、請求項11に記載の記憶装置。前記バッファダイのうちの少なくとも1つが、バイパス貫通シリコンビアを使用し、前記コマンドダイと通信するように構成される、請求項11に記載の記憶装置。前記第2のバッファダイが、バイパス貫通シリコンビアを使用し、前記コマンドダイと通信するように構成される、請求項14に記載の記憶装置。前記第2のバッファダイが、バイパス貫通シリコンビアを使用し、前記第1のバッファダイと通信するように構成される、請求項15に記載の記憶装置。メモリダイのスタックと、前記メモリダイのスタックとともに積層されたコマンドダイと、前記コマンドダイと前記メモリダイのスタック内の下流のメモリダイとの間に積層されたバッファダイであって、前記コマンドダイと通信し、前記コマンドダイと前記メモリダイのスタック内のメモリダイとの間で信号を反復するように構成される、バッファダイと、前記バッファダイ内の電力調整回路と、を備える、記憶装置。前記電力調整回路が昇圧回路を備える、請求項17に記載の記憶装置。前記電力調整回路が雑音低減回路を備える、請求項17に記載の記憶装置。積層型記憶装置内のコマンドダイと前記積層型記憶装置内のメモリダイとの間で信号を伝送することと、前記コマンドダイと前記メモリダイとの間の伝送経路の中間位置にあるバッファダイを使用し、前記信号を少なくとも一回反復することと、を含む方法。バッファダイを使用し信号を少なくとも一回反復することが、前記第1の信号を前記メモリダイへ反復することを含み、前記メモリダイが前記コマンドダイから物理的に下流、かつ前記バッファダイから物理的に下流にある、請求項20に記載の方法。バッファダイを使用し前記信号を少なくとも一回反復することが、前記信号を前記メモリダイへ反復することを含に、前記メモリダイが前記コマンドダイから物理的に下流、かつ前記バッファダイから物理的に上流にある、請求項20に記載の方法。前記メモリダイが複数のメモリダイのうちの1つを備え、前記積層型記憶装置内に保存されるデータに優先順位をつけることと、より高い優先順位のデータが保存される前記複数のメモリダイのうちの1つのメモリダイより、前記コマンドダイから遠くにある、前記複数のメモリダイのうちの1つのメモリダイの中に、より低い優先順位のデータを保存することとを含む、請求項20に記載の方法。前記コマンドダイが、前記メモリダイを操作するように構成される論理回路を含む、請求項1に記載の装置。前記コマンドダイがメモリダイとしても機能するように構成される、請求項24に記載の装置。前記コマンドダイが、前記記憶装置の上流端部に位置する、請求項1に記載の装置。前記コマンドダイが前記メモリダイとプロセッサとの間をインターフェースで接続するように構成される、請求項1に記載の装置。前記コマンドダイが前記メモリダイのスタックとともに積層される、請求項1に記載の装置。前記バッファダイが前記コマンドダイと前記下流のメモリダイとの間に積層される、請求項1に記載の記憶装置。前記メモリダイのスタックが、前記コマンドダイと前記バッファダイとの間に位置する上流のメモリダイを含む、請求項1に記載の装置。前記バッファダイが、下流方向に前記信号を反復するように構成される、請求項1に記載の装置。前記記憶装置のダイのうちの少なくとも2つの間に通信経路をさらに備える、請求項1に記載の装置。前記通信経路が、前記記憶装置内の前記ダイのうちの前記少なくとも2つのうちの少なくとも1つの中で通信する電気回路網を含む、請求項32に記載の装置。前記通信経路が、双方向通信経路を備える、請求項32に記載の装置。前記通信経路が、片方向通信経路を備える、請求項32に記載の装置。前記通信経路が前記コマンドダイと前記バッファダイとの間の通信経路であり、前記通信経路が、前記コマンドダイと前記バッファダイとの間の前記メモリダイのスタックのうちのいかなるメモリダイとも通信するように構成される接続を含まない、請求項1に記載の装置。前記バッファダイが、電力調整回路を含む、請求項1に記載の装置。前記下流のメモリダイが、複数の下流のメモリダイを備える、請求項1に記載の装置。前記コマンドダイが、第1のレベルの信号を前記第1のバッファダイへ送信するように構成され、前記第1のバッファダイが、第2のレベルの信号を前記第2のバッファダイに送信するように構成される、請求項2に記載の装置。バイパス貫通シリコンビアをさらに、備え、前記第1のレベルの信号が、前記バイパス貫通シリコンビアを通り送信される、請求項39に記載の装置。バイパス貫通シリコンビアをさらに、備え、前記第2のレベルの信号が前記バイパス貫通シリコンビアを通り送信される、請求項39に記載の装置。前記第2のバッファが、他の下流のメモリダイ内の位置へ、第3のレベルの信号を送信するように構成される、請求項39に記載の装置。以下の発明を実施するための形態では、本明細書の一部を構成する添付の図面を参照し、本発明を実施することができる特定の実施形態を例として示す。これらの実施形態は、当業者がその発明を実施することができる程度に十分詳細に記載される。他の実施形態を使用してもよく、化学的、構造的、論理的、電気的変更などが施されてよい。本出願で使用されている水平なという用語は、ウエハ、ダイ、または基板の方向にかかわらず、通常の平面、もしくはウエハの表面、ダイまたは基板に平行な平面として定義される。垂直なという用語は、上記に定義される水平に対し、直角をなす方向を意味する。上に、側側壁などの場合、より高い、より低い、向こうにおよび下になどの前置詞は、ウエハまたは基板の方向にかかわらず、ウエハまたは基板の上面にある通常の平面または表面に関して定義される。したがって、以下の発明を実施するための形態は、限定的な意味に解釈すべきでなく、本発明の範囲は、本特許請求の範囲が請求する均等物の全範囲とともに、本特許請求の範囲によってのみ定義される。図1は、コマンドダイ102およびコマンドダイ102に結合されるメモリダイのスタック104を含む、記憶装置100を示す。一例では、コマンドダイ102はアドレス回路網、プロセッサインターフェース回路網などの、メモリダイ104を操作するように構成される論理回路を含む。一例では、コマンドダイ102はメモリダイ104を操作するための論理回路網のみを含む。他の例では、コマンドダイ102はメモリダイとして機能するようにも構成される。記録密度は、1つ以上のメモリダイ104を操作するコマンドダイ102付きの構成を使用し、低価格で増加させることができる。例えば、論理回路網は、各メモリダイ104内で、回避することができる。装置100が主に記憶装置として記載されているが、本発明の範囲は、専用の論理回路ダイ、プロセシングダイなどの追加機能を含むダイのスタックも含む。選択された装置100は、システムインsystem-inパッケージSiP装置を含む。図1は記憶装置100内でダイを結合する、多数の通信経路も示す。一例では、通信経路は、多数の相当する貫通半導体ビア112TSVに結合されるボンドパッド110を備える。1つのTSV112が図示されるが、TSV’sは1つ以上のTSVを形成するように、ボンドパッドの他の組み合わせの間に含まれることができる。1つ以上のTSVの構成が可能であり、以下の実施形態で説明される。通信経路の他の例は、誘導結合型構成および容量結合型構成例えば、AC結合リンクを含むが、これに限定されない。図2Aは、本発明の実施形態による記憶装置200を示す。多数の積層されたメモリダイ214と通信するように結合された、コマンドダイ212が示される。記憶装置200の上流端部202および下流端部204が示される。一実施形態では、コマンドダイ212は上流端部202に位置する。一例では、コマンドダイ212はメモリダイ214とプロセッサ図示せずとの間を、インターフェースで接続する。データ、アドレス情報、コマンドなどのメモリ信号は、上流端部202のコマンドダイ212を通過し、記憶装置200から、下流端部204に向けて、選択されたメモリダイ214へ進む。コマンドダイ212と多数の下流のメモリダイ214との間に結合される第1のバッファダイ222が示される。一実施形態では第1のバッファダイ222は、第1のバッファダイ222から下流にある、コマンドダイ212とメモリダイ214との間に送信される信号を反復するように構成される。バッファダイを記憶装置200内のダイのスタックに追加すると、信号品質および強度を向上し、下流のメモリダイ214との通信を強化すると考えられる。一例では、いくつかのメモリダイ214は、コマンドダイ212と第1のバッファダイ222との間に位置する。これらのメモリダイ214は、コマンドダイ212から比較的に短い距離内にあり、所与のメモリダイ214の数の分は、中間バッファダイなしで、通信を受け取ることができる。図2Aは、中間バッファダイと他方の端部の何かとの間にある4つのメモリダイ214を図示する。しかしながら、本開示により利点のある当業者は、他の数のバッファダイ間のダイまたはコマンドダイが可能であり、また所与の構成の信号劣化によることが、理解されるであろう。一例では、第1のバッファダイ222は、下流方向に信号を反復し、第1のバッファダイ222の物理的に下流にあるメモリダイへの信号品質および強度を向上する。別の例では、第1のバッファダイ222は、また第1のバッファダイ222の物理的に上流にあるメモリダイへの信号を反復する。そのような例では、コマンドダイ212からの信号は、第1のバッファダイ222まで進むことができ、その後第1のバッファダイ222とコマンドダイ212との間にあるメモリダイ214まで戻る。選択例では、第1のバッファダイ222は下流のダイへのみ、上流のダイへのみ、または上流および下流のダイ両方の組み合わせへ、反復することができる。一例では、第1のバッファダイ222は中継器およびバッファ回路網のみを含む。他の例では、第1のバッファダイ222は、メモリダイとして機能するようにも構成される。一例では、第1のバッファダイ222はコマンドダイ212であり、バッファダイとして操作するように再構成される。図2Bでさらに記載の通り、コマンドダイ212を第1のバッファダイ222として使用し、記憶装置200の有効的な形成方法を提供する。操作262は第1のメモリダイのスタックを積層することを記載し、また操作264は、メモリダイと通信するように、第1のコマンドダイを第1のメモリダイのスタックの端部に結合し、第1の積層型装置を形成することを記載する。一例では、得られた第1の積層型装置は、図1に示す記憶装置100に類似する。操作266は第2のメモリダイのスタックの積層することを記載し、また操作268は、メモリダイと通信するように、第2のコマンドダイを第2のメモリダイのスタックの端部に結合し、第2の積層型装置を形成することを記載する。一例では、得られた第2の積層型装置も、図1に示す記憶装置100に類似する。操作270は、複合スタックを形成するように、第1の積層型装置に第2の積層型装置を積層することを記載する。操作270は、複合スタックの内側にある第1のコマンドダイの位置、および複合スタックの外側にある第2のコマンドダイの位置を記載する。操作272は、次いで、第2のコマンドダイと第1のメモリダイのスタックとの間で信号を反復するように、第1のコマンドダイをバッファダイとして構成することを記載する。図2Aを例として使用し、第1の積層型装置210および第2の積層装置220が示される。図2Aの例は、第3の積層型装置230をさらに図示する。3つの積層型装置から得られる構成が図2Aに示されるが、番号は例示するためだけである。2つ以上の積層型装置を、選択された実施形態では使用してもよい。中間コマンドダイをバッファダイとして再構成する実施形態では、記憶装置を形成するように、コマンドダイとともに専用のバッファダイを積層することとは対照的に、製造は簡素化されている。選択されたコマンドダイの次の再構成方法を使用し、すべての積層型装置を同じ方法で製造し、またファームウェアもしくはその他の修正を使用し、再構成することができる。図2Bの方法が製造の一方法として示されるが、本発明はそれに限定されていない。例えば、他の製造の選択方法では、記憶装置200内のすべての、またはいくつかの個々のダイは、図1の記憶装置100などの第1に形成する積層型装置とは対照的に、一つずつ互いに連結することができる。図2Aは、記憶装置200内のダイの間を通信するように、ボンドパッド226に結合された、多数のTSV227をさらに示す。上記に記載の通り、1つのTSV227のみが例示されるが、上流のダイと下流のダイとの間の通信経路を形成するように、TSV’sはいくつでも使用される。一式のTSVによる第1のTSV経路240の形成が図2に記載され、記憶装置200内のコマンドダイ212とメモリダイ214との間の実例通信経路を示す。第1のTSV経路240は、接続242および243により示される通り、選択されたダイ内で通信する回路網を含む。第2のTSV経路244もまた示され、コマンドダイ212と第1のバッファダイ222との間で結合される。一例では、第2のTSV経路244は、第1のTSV経路240、および接続242ならびに243の例示と同様に、選択されたダイ内で結合する通信回路網を含む。別の例では、第2のTSV経路244はバイパスTSV経路である。一例では、バイパスTSV経路は、接続242および243などの接続を含まず、コマンドダイ212と下流のバッファダイとの間のいかなるダイとも通信する。バイパスTSV経路は有用である。例えば、接続242および243などの追加接続なく、バイパスTSV経路244は、低抵抗、低キャパシタンスなどのより大きな高性能を示す。第3のTSV経路246もまた示される。一例では、第3のTSV経路246は、コマンドダイ212と第2のバッファダイ232との間を通信するバイパスTSVである。一例では、TSVの一式はハイブリッド構成であってもよく、そのため、コマンドダイ212と第1のバッファダイ222との間のメモリダイ214はバイパスされるが、第1バッファダイ222と第2バッファダイ232との間のメモリダイ214は、アクセスされてもよい。第1のバッファダイ222および第2のバッファダイ232が示されるが、本発明は、記憶装置200の要求により、より多くのメモリダイおよびバッファダイを推定することができる。図2Aは第1のバッファダイ222が第1の電力調整回路228を含み、また第2のバッファダイ232が第2の電力調整回路238を含む実施形態を、さらに示す。電力調整回路228、238はバッファダイの雑音を低減するために使用し、下流のダイへよりきれいで、より反復可能な信号を供給する。電力調整回路の例は、昇圧回路例えば、下流のダイへの電力増幅および雑音低減回路例えば、雑音フィルタリングの供給を含むが、これに限定されない。一実施形態では、1つ以上の電力調整回路228、238は、省電力機能を含む。一例では、1つ以上の電力調整回路228、238が、ダイが所定の時間より長くアイドリングしているときに、関連したダイを低電力モードに入れるように構成される。ダイの選択通信回路網などの選択された機能は、必要に応じて、選択されたダイを起こすために維持してもよい。一例では、コマンドダイと下流のメモリダイとの間の通信は、シリアル通信を含む。図3は本発明の実施形態によるシリアル通信の一例を示す。図3では、上記に記載の実施形態と同様、記憶装置300はコマンドダイ310および多数の下流のメモリダイ320を含む。下流のメモリダイ320の一部分の間に位置するバッファダイ330が示される。シリアル通信では、コマンドダイ310から経路340に沿いバッファダイ330へ、信号が送信される。例示においては、信号は1つ以上のTSVを通過するが、本発明はこれに限定されない。バッファダイ330への他の通信経路も、使用してもよい。バッファダイ330では、信号は反復され、バッファダイ330から経路342に沿い、下流のメモリ位置322へ送信される。シリアル通信の構成では、バッファダイ330への単一信号が、バッファダイ330から出る単一信号になる。別のシリアル通信の実施形態では、経路342に示す通り、バッファダイ330から下流にあるより遠いメモリ位置へ物理的に、または経路344に示す通り、電気的にしかし、物理的には上流に、信号を送信することができる。上記の通信例は、コマンドダイ310から下流のメモリ位置322への、所与のTSV経路に沿った片方向通信のみを示す。他の実施形態では、各TSV経路は双方向通信を含み、データも下流のメモリ位置322から返送され、またコマンドダイ310に戻るときに、バッファダイ330で反復される。片方向への信号の反復のみが使用される場合、ダイ間の各TSVノードでより少ない回路網が要求されるので、キャパシタンスは所与のTSV経路に沿い減少することがある。しかしながら、そのような実施形態では、別のTSV経路が情報を送信および受信するために使用される。双方向通信が使用される場合、処理能力は片方向のリピーター通信よりも高い。一例では、コマンドダイと下流のメモリダイとの間の通信は、並列通信を含む。一例では、並列通信はバッファダイの階層構成を含む。図4は本発明の実施形態による並列通信の一例を示す。上記例示の通り、図4ではTSV経路が使用されているが、本発明はこれに限定されない。外部トレースまたは配線などの他の通信経路を、選択された通信経路に使用してもよい。図4では、記憶装置400は、上記に記載の実施形態と同様、コマンドダイ410および多数の下流のメモリダイ440を含む。コマンドダイ410と下流のメモリダイ440との間に位置する、第1のバッファダイ420が示される。第1のバッファダイ420から下流に位置し、また多数のメモリダイ440内に位置する、第2のバッファダイ422が示される。第2のバッファダイ422から下流に位置し、また多数のメモリダイ440内に位置する、第3のバッファダイ424が示される。一例では、階層内の第1のレベルの信号は、コマンドダイ410からバッファダイへ送信される。図4に示す第1のレベルの信号の例は、信号450Aおよび450Bを含む。一例では、階層内の第2のレベルの信号は、バッファダイからバッファダイへ送信される。図4に示す第2のレベルの信号の例は、信号452Aおよび452Bを含む。一例では、階層内の第3のレベルの信号は、バッファダイからメモリダイ440の局所スタック内の位置へ送信される。図4に示す第3のレベルの信号の例は、信号454A、454B、および454Cを含む。一例では、バッファダイ間またはバッファダイとコマンドダイ410との間の通信は、バイパスTSV構成を使用するが、バッファダイとメモリダイ440との間の通信は、各メモリダイ440内の位置へのアクセスを含むTSVを使用する。結果として、第1のレベルの信号450Aと450B、および第2のレベルの信号452Aと452Bは、第3のレベルの信号454A、454B、ならびに454Cよりも低いキャパシタンスに遭遇する。並列通信の実施形態では、階層内のより高い群への待機時間が削減されることがある。図4の例は、記憶装置400の底のバッファダイを使用する第1のレベルの通信を示すが、本発明はこれに限定されない。別の例は、記憶装置400の中間へ進む第1のレベルの通信を含み、第2のレベルまたは第3のレベルの通信は、記憶装置400内で上下両方向に進む。一例では、コマンドダイ410は、使用する信号経路に関するすべての階層決定を行う。選択された実施形態では、階層経路制御論理回路の少なくとも一部分が、記憶装置400内の個々のバッファダイに局所的に位置する。上記の実施形態に記載の通り、図5は記載の実施形態による記憶装置の操作方法を示す。操作502は、積層型記憶装置内のコマンドダイと積層型記憶装置内のメモリダイとの間で、信号を伝送することを記載する。操作504は、バッファダイがコマンドダイとメモリダイとの間の伝送経路内の中間位置にあるときに、バッファダイを使用し、少なくとも1回信号を反復することを記載する。上述の通り、コマンドダイとメモリダイとの間で信号を伝送することは、伝送経路に沿う1つ以上のバッファダイ含んでもよい。伝送はシリアルまたは並列通信を含んでもよく、また階層配列を含んでもよい。さらに、上述の通り、バッファダイを使用し少なくとも1回は信号を反復することは、所与のバッファダイから物理的に下流の位置への反復、または物理的に上流の位置へ反復することを含んでもよい。一実施形態では、コマンドの種類にかかわらず、すべての信号経路が同じである。選択された実施形態では、選択された信号経路は、コマンドの種類などの変動基準により異なる。例えば、一実施形態では、書き込みコマンドは階層経路に従うが、読み込みコマンドはスタック内で直接下方向に経路選定して送られる。別の例では、読み込みコマンドは階層経路に従うが、書き込みコマンドはスタック内で直接上方向に経路選定して送られる。階層経路および直接経路に加えて、別の経路種類は、ポイントツーポイント経路を含んでもよい。一例では、ポイントツーポイント経路はバイパスTSVを含む。メモリダイのスタックが次第に大きくなるにつれて、記憶装置の下流端部の近くに位置するダイには、待機時間が問題となる。一実施形態では、データは記憶装置内に保存する前に優先順位を付けられ、より低い優先順位のデータは、より高い優先順位のデータからより離れた位置に保存される。コンピュータなどの情報処理システムの一実施形態が図6に記載され、本発明の高水準の装置応用の一実施形態を示す。図6は、上記に記載の本発明の実施形態による、少なくとも1つの記憶装置を組み込んだ、情報処理システム600の構成図である。情報処理システム600は、本発明を使用できる電子システムの単なる一実施形態である。他の例は、ネットブック、カメラ、携帯情報端末PDA、携帯電話、MP3プレーヤー、航空機、衛星、軍用車両などを含むが、これらに限定されない。この例においては、情報処理システム600は、システムの様々な構成部品を結合するシステムバス602を含む、データ処理システムを備える。システムバス602は情報処理システム600の様々な構成部品の中で通信リンクを提供し、単一バスとして、バスの組み合わせとして、または他の適切な方法で実施されてもよい。ダイアセンブリ604は、システムバス602に結合される。ダイアセンブリ604はいかなる回路、または操作可能で互換性のある回路の組み合わせを含んでもよい。一実施形態では、ダイアセンブリ604はいかなる種類でもよいプロセッサ606を含む。本明細書で使用される通り、プロセッサとはマイクロプロセッサ、マイクロコントローラ、グラフィックプロセッサ、デジタル信号プロセッサDSPまたは他のいかなる種類のプロセッサもしくはプロセッサ回路などの計算回路を意味するが、これらに限定されない。一実施形態では、メモリ607はダイアセンブリ604に含まれる。一実施形態では、上記の実施形態に記載の通り、メモリ607は、1つ以上のバッファダイを含むメモリダイのスタックを含む。一実施形態では、上記の実施形態に記載の通り、1つ以上のコマンドダイ608がダイアセンブリ604に含まれる。情報処理システム600は外部メモリ611も含んでもよく、外部メモリ611は1つ以上のハードドライブ612などの特定のアプリケーションに適切な、1つ以上の記憶素子を含むことができ、かつ/またはフロッピー登録商標ディスク、コンパクトディスクCD、フラッシュドライブ、デジタルビデオディスクDVDなどのリムーバブルメディア613を処理する1つ以上のドライブを含むことができる。上記の例に記載されている通り構築されたメモリは、情報処理システム600内に含まれる。情報処理システム600は、モニタなどの表示装置609、スピーカーなどの追加の周辺構成部品610、およびキーボード、ならびに/またはマウス、トラックボール、ゲームコントローラ、音声認識装置、あるいはシステムユーザが情報処理システム600に情報を入力し、かつ情報を受け取ることを許可する他のいかなる装置を含む、コントローラ614も含んでもよい。本発明のいくつかの実施形態が記載されているが、上記のリストは包括的であることを意図するものではない。本明細書には具体的な実施形態が例示および説明されているが、同一の目的を達成することが見込まれるいかなる構成も、示された具体的な実施形態の代わりとなることが、当業者には認識されるであろう。本出願は、本発明のいかなる適合または変形形態も包含することが意図される。上記の記載は例示に過ぎず、これに限定されるものではないことが理解されよう。上述の実施形態の組み合わせ、および他の実施形態が、上記の記載を検証することで当業者に明らかとなるであろう。