シリコン層又はシリコン基板上に形成されており、当該シリコン層又は当該シリコン基板に接している第1絶縁層と、前記第1絶縁層上に形成された配線と、を備え、前記第1絶縁層下の不純物濃度は、2.0×1014cm-3以下である半導体装置。シリコン層又はシリコン基板に形成された素子分離領域と、前記素子分離領域の開口部内に形成された半導体素子と、前記素子分離領域及び前記半導体素子上に形成された第1絶縁層と、前記第1絶縁層上に形成された配線と、を備え、前記半導体素子が形成されていない前記素子分離領域の一部は除去されており、前記第1絶縁層は、当該素子分離領域を除去した領域で、前記シリコン層又は前記シリコン基板に接しており、前記配線は、前記素子分離領域を除去した領域の前記第1絶縁層上に形成されており、前記素子分離領域を除去した領域の前記第1絶縁層下の不純物濃度は、2.0×1014cm-3以下である半導体装置。請求項2に記載の半導体装置において、前記シリコン基板上に形成された下地絶縁層を備え、前記シリコン層は、前記下地絶縁層上に形成されており、前記半導体素子及び前記素子分離領域は、前記シリコン層に形成されており、前記素子分離領域を除去した領域は、前記下地絶縁層も除去されており、前記第1絶縁層は、前記素子分離領域及び前記下地絶縁層を除去した領域で、前記シリコン基板に接している半導体装置。半導体基板上に形成されており、当該半導体基板に接している第1絶縁層と、前記第1絶縁層上に設けられたシリコン層と、前記シリコン層に形成された素子分離領域と、前記素子分離領域の開口部内に形成された半導体素子と、前記素子分離領域及び前記半導体素子上に形成された第2絶縁層と、前記第2絶縁層上に形成され、平面視で前記半導体素子が形成されていない領域に位置する配線と、を備え、前記配線の下方に位置する前記第1絶縁層下の不純物濃度は、2.0×1014cm-3以下である半導体装置。請求項1~4のいずれか一項に記載の半導体装置において、前記第1絶縁層は、CVDChemicalVaporDepositionにより形成されている半導体装置。請求項1~5のいずれか一項に記載の半導体装置において、前記第1絶縁層は、シリコン酸化膜である半導体装置。請求項1~6のいずれか一項に記載の半導体装置において、前記配線には、周波数500MHz以上の信号が印加される半導体装置。シリコン層又はシリコン基板上に、当該シリコン層又は当該シリコン基板に接するように、CVDにより第1絶縁層を成膜する工程と、前記第1絶縁層上に配線を形成する工程と、を備える半導体装置の製造方法。シリコン層又はシリコン基板に、開口部を有する素子分離領域を形成する工程と、前記開口部内に半導体素子を形成する工程と、前記半導体素子が形成されていない前記素子分離領域の一部を除去して、前記シリコン層又は前記シリコン基板の表面を露出させる工程と、前記半導体素子及び前記素子分離領域上、並びに、前記素子分離領域を除去した前記シリコン層又は前記シリコン基板の表面の上に、前記シリコン層又は前記シリコン基板に接するように、CVDにより第1絶縁層を成膜する工程と、前記素子分離領域を除去した領域の前記第1絶縁層上に、配線を形成する工程と、を備える半導体装置の製造方法。半導体基板上に、当該半導体基板に接するように、CVDにより第1絶縁層を形成する工程と、前記第1絶縁層上に、シリコン基板を貼りあわせ、当該シリコン基板の貼り合せ面と逆の面を除去することにより、シリコン層を露出させる工程と、前記シリコン層に、開口部を有する素子分離領域を形成する工程と、前記開口部内に半導体素子を形成する工程と、前記素子分離領域及び前記半導体素子上に、第2絶縁層を形成する工程と、前記第2絶縁層上に形成され、平面視で前記半導体素子が形成されていない領域に配線を形成する工程と、を備える半導体装置の製造方法。しかし、特許文献1のように、シリコン酸化膜界面にイオン注入によりアクセプタをドーピングする方法では、そのドーピング量が最適でないと、高調波歪を低減させることができない。たとえば、アクセプタのドーピング量が少なすぎると、キャリアを補償する量が少なくなってしまう。一方、アクセプタのドーピング量が多すぎると、アクセプタそのものがキャリアとなってしまう。このような基板の界面におけるキャリアは、製造工程のバラつき等により変動するので、安定的に高調波歪を低減させることができないという可能性があった。本発明によれば、シリコン層又はシリコン基板上に形成されており、当該シリコン層又は当該シリコン基板に接している第1絶縁層と、前記第1絶縁層上に形成された配線と、を備え、前記第1絶縁層下の不純物濃度は、2.0×1014cm-3以下である半導体装置が提供される。本発明によれば、シリコン層又はシリコン基板に形成された素子分離領域と、前記素子分離領域の開口部内に形成された半導体素子と、前記素子分離領域及び前記半導体素子上に形成された第1絶縁層と、前記第1絶縁層上に形成された配線と、を備え、前記半導体素子が形成されていない前記素子分離領域の一部は除去されており、前記第1絶縁層は、当該素子分離領域を除去した領域で、前記シリコン層又は前記シリコン基板に接しており、前記配線は、前記素子分離領域を除去した領域の前記第1絶縁層上に形成されており、前記素子分離領域を除去した領域の前記第1絶縁層下の不純物濃度は、2.0×1014cm-3以下である半導体装置が提供される。本発明によれば、半導体基板上に形成されており、当該半導体基板に接している第1絶縁層と、前記第1絶縁層上に設けられたシリコン層と、前記シリコン層に形成された素子分離領域と、前記素子分離領域の開口部内に形成された半導体素子と、前記素子分離領域及び前記半導体素子上に形成された第2絶縁層と、前記第2絶縁層上に形成され、平面視で前記半導体素子が形成されていない領域に位置する配線と、を備え、前記配線の下方に位置する前記第1絶縁層下の不純物濃度は、2.0×1014cm-3以下である半導体装置が提供される。本発明によれば、シリコン層又はシリコン基板上に、当該シリコン層又は当該シリコン基板に接するように、CVDにより第1絶縁層を成膜する工程と、前記第1絶縁層上に配線を形成する工程と、を備える半導体装置の製造方法が提供される。本発明によれば、シリコン層又はシリコン基板に、開口部を有する素子分離領域を形成する工程と、前記開口部内に半導体素子を形成する工程と、前記半導体素子が形成されていない前記素子分離領域の一部を除去して、前記シリコン層又は前記シリコン基板の表面を露出させる工程と、前記半導体素子及び前記素子分離領域上、並びに、前記素子分離領域を除去した前記シリコン層又は前記シリコン基板の表面の上に、前記シリコン層又は前記シリコン基板に接するように、CVDにより第1絶縁層を成膜する工程と、前記素子分離領域を除去した領域の前記第1絶縁層上に、配線を形成する工程と、を備える半導体装置の製造方法が提供される。本発明によれば、半導体基板上に、当該半導体基板に接するように、CVDにより第1絶縁層を形成する工程と、前記第1絶縁層上に、シリコン基板を貼りあわせ、当該シリコン基板の貼り合せ面と逆の面を除去することにより、シリコン層を露出させる工程と、前記シリコン層に、開口部を有する素子分離領域を形成する工程と、前記開口部内に半導体素子を形成する工程と、前記素子分離領域及び前記半導体素子上に、第2絶縁層を形成する工程と、前記第2絶縁層上に形成され、平面視で前記半導体素子が形成されていない領域に配線を形成する工程と、を備える半導体装置の製造方法が提供される。本発明によれば、第1絶縁層は、シリコン層又はシリコン基板上に形成されており、シリコン層又はシリコン基板に接している。これにより、シリコン層又はシリコン基板と、第1絶縁層との界面には、欠陥が生じている。このような構成により、第1絶縁層上に形成された配線に、高周波が印加された際には、シリコン層又はシリコン基板におけるキャリアは、界面の欠陥にトラップされ、自由な移動が妨げられる。したがって、半導体装置に高周波を印加した際の高調波歪を低減することができる。以上のように、シリコン層又はシリコン基板に補償ドープのために不純物を注入する必要がなく、安定的に高調波歪を低減することができる。本発明によれば、シリコン層又はシリコン基板に補償ドープのために不純物を注入する必要がなく、安定的に高調波歪を低減することができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施形態図1は、第1の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、以下のような構成を備えている。第1絶縁層20は、シリコン基板10上に形成されており、当該シリコン基板10に接している。また、配線40は、第1絶縁層20上に形成されている。ここで、第1絶縁層20下の不純物濃度は、2.0×1014cm-3以下である。以下、詳細を説明する。シリコン基板10は、たとえば、高抵抗率であることが好ましい。シリコン基板10の抵抗率が小さい場合では、後述するようなキャリアトラップ層30を形成しても、深い領域にキャリアが残存してしまい、高調波歪の原因となる。したがって、本実施形態で用いるシリコン基板10の抵抗率は、たとえば、50Ωcm以上である。具体的には、シリコン基板10の抵抗率は、1000Ωcmである。図1のように、シリコン基板10上には、第1絶縁層20が形成されている。また、第1絶縁層20は、直接、シリコン基板10に接している。第1絶縁層20は、後述するように、CVDChemicalVaporDepositionにより形成されている。なお、第1絶縁層20は、たとえば、シリコン酸化膜である。ここで、第1絶縁層20は、CVDにより、直接、シリコン基板10上に堆積されているため、シリコン基板10と第1絶縁層20との界面に欠陥が生じている。この界面にできた欠陥は、キャリアをトラップする効果を有している。以降、この欠陥層を、キャリアトラップ層図1の30と表記する。このように、キャリアトラップ層30を不純物の注入によって形成していないため、第1絶縁層20下のシリコン基板10における不純物濃度は、たとえば、2.0×1014cm-3以下である。また、配線40は、第1絶縁層20上に形成されている。以上のような構成の半導体装置において、配線40には、たとえば、周波数500MHz以上の信号が印加される。次に、図2を用いて、第1の実施形態に係る半導体装置の製造方法を説明する。図2は、第1の実施形態に係る半導体装置の製造方法を説明するための断面図である。まず、シリコン基板10上に、当該シリコン基板10に接するように、CVDにより第1絶縁層20を成膜する。次いで、第1絶縁層20上に配線40を形成する。以下、詳細を説明する。まず、シリコン基板10上の自然酸化膜不図示を、フッ酸などにより除去する。自然酸化膜を除去した後は、ただちに、後工程のCVDチャンバに投入される。次いで、図2aのように、CVDにより、自然酸化膜が除去されたシリコン基板10上に、第1絶縁層20を成膜する。これにより、第1絶縁層20を、直接、シリコン基板10に接するように形成する。ここでは、第1絶縁層20として、たとえば、シリコン酸化膜を成膜する。このとき、シリコン原料としては、シランSiH4またはテトラエトキシシランTEOS等のシリコン化合物が用いられる。このシリコン原料と、酸素またはオゾンを、例えば350°Cといった温度で反応させることにより、シリコン酸化膜を形成する。ここで、第1絶縁層20は、CVDにより、直接、シリコン基板10上に堆積されるため、シリコン基板10と第1絶縁層20との界面に欠陥が生じる。これにより、シリコン基板10には、キャリアトラップ層30が形成される。次いで、図2bのように、配線40をパターン形成する。以上のようにして、第1の実施形態の半導体装置を得ることができる。次に、図3を用いて、第1の実施形態の効果について説明する。図3は、第1の実施形態の効果を説明するための図である。図3bのように、以下のような構成の第1の実施形態のサンプルを作製した。まず、第1絶縁層20として、CVDにより、直接、シリコン基板10上にシリコン酸化膜を形成した。次いで、第1絶縁層20上に、配線42、44をストライプ状に三本形成した。そのうち、上下二つの配線をGND配線44とし、中心の配線を、高周波信号が印加されるRF信号線42とした。一方、比較例として、第1絶縁層20を熱酸化膜で形成したサンプルも作製した。なお、比較例のサンプルは、第1絶縁層20が熱酸化膜である点を除いて、第1の実施形態と同様の構成である。図3aは、これら二つのサンプルにおける、2次、3次高調波歪の入力電力依存性を表した図である。横軸は、入力したRF信号電力Pinを示し、縦軸は、2次、3次高調波歪の電力を示している。図3aのように、たとえば、RF信号電力Pinが20dBmにおいて、比較例のサンプルにおける2次高調波歪が-88dBcであるのに対して、第1の実施形態のサンプルにおける2次高調波歪は-106dBcと低い値を示した。また、3次高調波歪においても同様の傾向がみられ、比較例のサンプルよりも、第1の実施形態のサンプルにおける3次高調波歪の方が低い値を示した。比較例のサンプルは、シリコン基板10上に熱酸化膜の第1絶縁層20が形成されている。したがって、比較例のサンプルにおけるシリコン基板10には、キャリアが多く存在している。このため、RF信号を印加した際において、追従できないキャリアが高調波歪を生じさせたと考えられる。一方、第1の実施形態のサンプルは、CVDにより、直接、シリコン基板10上に第1絶縁層20が形成されている。これにより、シリコン基板10と第1絶縁層20との界面には、欠陥が生じ、キャリアトラップ層30が形成されている。このキャリアトラップ層30において、シリコン基板10におけるキャリアは、界面の欠陥にトラップされ、自由な移動が妨げられる。このようにして、RF信号を印加した際の高調波歪を低減することができたと考えられる。以上のように、本実施形態によれば、第1絶縁層20は、シリコン基板10上に形成されており、直接、シリコン基板10に接している。これにより、シリコン基板10と、第1絶縁層20との界面には、欠陥が生じている。このような構成により、第1絶縁層20上に形成された配線40に、高周波が印加された際には、シリコン基板10におけるキャリアは、界面の欠陥にトラップされ、自由な移動が妨げられる。したがって、半導体装置に高周波を印加した際の高調波歪を低減することができる。以上のように、シリコン基板10に補償ドープのために不純物を注入する必要がなく、安定的に高調波歪を低減することができる。以上、第1の実施形態における半導体装置は、抵抗やコンデンサなどのディスクリート部品であってもよい。また、以上、第1の実施形態において、第1絶縁層20が直接シリコン基板10上に形成されている構成を説明したが、第1絶縁層20がSOISiliconOnInsulator基板のシリコン層上に形成されている構成でもよい。第2の実施形態図4は、第2の実施形態に係る半導体装置の構成を示す断面図である。第2の実施形態は、以下の点を除いて、第1の実施形態と同様である。この半導体装置は、以下のような構成を備えている。素子分離領域150は、シリコン基板110に形成されている。また、半導体素子160は、素子分離領域150の開口部不図示内に形成されている。また、第1絶縁層120は、素子分離領域150及び半導体素子160上に形成されている。そのうち、半導体素子160が形成されていない素子分離領域150の一部は除去されている。第1絶縁層120は、その素子分離領域150を除去した領域で、シリコン基板110に接している。また、配線140は、素子分離領域150を除去した領域の第1絶縁層120上に形成されている。このとき、素子分離領域150を除去した領域の第1絶縁層120下の不純物濃度は、2.0×1014cm-3以下である。以下、詳細を説明する。図4のように、シリコン基板110上には、素子分離領域150が形成されている。素子分離領域150は、たとえば、LOCOSLocalOxidationofSiliconである。また、素子分離領域150には、開口部不図示が形成されており、その開口部内に、半導体素子160が形成されている。半導体素子160は、たとえば、FETFieldEffectTransistorである。半導体素子160は、シリコン基板110上に、ゲート電極162、ゲート絶縁膜164を備えている。また、素子分離領域150の開口部内において、ゲート電極162、ゲート絶縁膜164に覆われていない領域に、ソース領域166、ドレイン領域168を備えている。第1絶縁層120は、素子分離領域150及び半導体素子160上に形成されている。そのうち、半導体素子160が形成されていない素子分離領域150の一部は除去されている。第1絶縁層120は、その素子分離領域150を除去した領域で、シリコン基板110に接している。ここで、第1絶縁層120は、第1の実施形態と同様に、CVDにより形成されている。なお、第1絶縁層120は、たとえば、シリコン酸化膜である。このように、第1絶縁層120は、CVDにより、直接、シリコン基板110上に堆積されているため、シリコン基板110には、キャリアトラップ層130が形成されている。また、配線140は、素子分離領域150を除去した領域の第1絶縁層120上に形成されている。また、キャリアトラップ層130を不純物の注入によって形成していないため、素子分離領域150を除去した領域の第1絶縁層120下の不純物濃度は、たとえば、2.0×1014cm-3以下である。以上のような構成の半導体装置において、配線40には、たとえば、周波数500MHz以上の信号が印加される。次に、図5、図6を用いて、第2の実施形態に係る半導体装置の製造方法を説明する。図5、図6は、第2の実施形態に係る半導体装置の製造方法を説明するための断面図である。まず、シリコン基板110に、開口部不図示を有する素子分離領域150を形成する。次いで、素子分離領域150の開口部内に半導体素子160を形成する。次いで、半導体素子160が形成されていない素子分離領域150の一部を除去して、シリコン基板110の表面を露出させる。次いで、半導体素子160及び素子分離領域150上、並びに、素子分離領域150を除去したシリコン基板110の表面の上にシリコン基板110に接するように、CVDにより第1絶縁層120を成膜する。次いで、素子分離領域150を除去した領域の第1絶縁層120上に、配線140を形成する。以下、詳細を説明する。図5aのように、シリコン基板110に素子分離領域150を形成する。素子分離領域150が、たとえば、LOCOSである場合は、以下の工程で形成する。まず、シリコン基板110の全面にシリコン酸化膜を形成した後、素子分離領域150を形成する部分に開口部不図示を有するシリコン窒化膜不図示を形成する。次いで、シリコン窒化膜をマスクとして、熱酸化を行う。これにより、開口部にシリコン酸化膜を成長させることで、素子分離領域150を形成する。次いで、図5bのように、素子分離領域150の開口部内に、半導体素子160を形成する。半導体素子160が、たとえば、FETである場合は、以下の工程で形成する。まず、シリコン基板110上に、ゲート絶縁膜164及びゲート電極162を成膜し、所定の形状にパターニングする。次いで、ゲート絶縁膜164及びゲート電極162をマスクとして、不純物をイオン注入することで、ソース領域166及びドレイン領域168を形成する。次いで、ゲート絶縁膜164及びゲート電極162の側壁に側壁絶縁膜不図示を形成する。次いで、ゲート絶縁膜164、ゲート電極162、及び側壁絶縁膜をマスクとして、不純物をイオン注入することで、エクステンション領域不図示を形成する。以上により、半導体素子160を形成する。次いで、図5cのように、RIEにより、半導体素子160が形成されていない素子分離領域150の一部を除去して、シリコン基板110の表面を露出させる。次いで、図6aのように、半導体素子160及び素子分離領域150上、並びに、素子分離領域150を除去したシリコン基板110の表面の上にシリコン基板110に接するように、CVDにより第1絶縁層120を成膜する。ここで、第1絶縁層120は、CVDにより、直接、シリコン基板110上に堆積されるため、シリコン基板110と第1絶縁層120との界面に欠陥が生じる。これにより、シリコン基板110には、キャリアトラップ層130が形成される。次いで、図6bのように、素子分離領域150を除去した領域の第1絶縁層120上に、配線140をパターン形成する。以上のようにして、第2の実施形態の半導体装置を得ることができる。第2の実施形態によれば、第1絶縁層120は、素子分離領域150を除去した領域で、直接、シリコン基板110に接している。これにより、シリコン基板110上に半導体素子160を形成しても、第1の実施形態と同様にして、キャリアトラップ層130の効果を得ることができる。また、半導体素子160が形成されている領域上には、高周波が印加される配線140が形成されていないため、半導体素子160と配線140間の容量結合による高周波信号の漏洩を防止することができる。第3の実施形態図7は、第3の実施形態に係る半導体装置の構成を示す断面図である。第3の実施形態は、以下の点を除いて、第2の実施形態と同様である。この半導体装置は、第2の実施形態に加え、シリコン基板210上に下地絶縁層270を備えている。さらに、シリコン層280は、下地絶縁層270上に形成されている。また、半導体素子260及び素子分離領域250は、シリコン層280に形成されている。ここで、素子分離領域250を除去した領域は、下地絶縁層270も除去されている。これにより、第1絶縁層220は、素子分離領域250及び下地絶縁層270を除去した領域で、シリコン基板210に接している。以下、詳細を説明する。図7のように、第3の実施形態の半導体装置は、シリコン基板210上に下地絶縁層270BOXBuriedOxide層を備えている。さらに、シリコン層280は、下地絶縁層270上に形成されている。また、シリコン層280には、第2の実施形態と同様に、素子分離領域250、半導体素子260が形成されている。第1絶縁層220は、素子分離領域250及び半導体素子260上に形成されている。そのうち、半導体素子260が形成されていない素子分離領域250の一部は除去されている。ここで、素子分離領域250を除去した領域は、下地絶縁層270も除去されている。第1絶縁層220は、その素子分離領域250及び下地絶縁層270を除去した領域で、シリコン基板210に接している。そのほかの構成は、第2の実施形態と同様である。次に、図8、図9を用いて、第3の実施形態に係る半導体装置の製造方法を説明する。図8、図9は、第3の実施形態に係る半導体装置の製造方法を説明するための断面図である。以下、詳細を説明する。まず、図8aのように、SIMOXSeparationbyImplantedOxygen法により、SOI基板を形成する。まず、シリコン基板210に、高濃度の酸素イオンを注入した後、高温アニールを行って、下地絶縁層270BOX層を形成する。このとき、同時に、結晶性を回復させることにより、シリコン層280を形成する。次いで、図8bのように、第2の実施形態と同様の工程により、素子分離領域250を形成する。次いで、図8cのように、第2の実施形態と同様の工程により、素子分離領域250の開口部内に、ゲート電極262、ゲート絶縁膜264、ソース領域266及びドレイン領域268を含む半導体素子260を形成する。次いで、図9aのように、RIEにより、半導体素子260が形成されていない素子分離領域250の一部を除去する。このとき、同時に、下地絶縁層270も除去して、シリコン基板210の表面を露出させる。次いで、図9bのように、半導体素子260並びに素子分離領域250上、及び素子分離領域250を除去したシリコン基板210の表面の上に接するように、CVDにより第1絶縁層220を成膜する。ここで、第1絶縁層220は、CVDにより、直接、シリコン基板210上に堆積されるため、シリコン基板210と第1絶縁層220との界面に欠陥が生じる。これにより、シリコン基板210には、キャリアトラップ層230が形成される。次いで、素子分離領域250及び下地絶縁層270を除去した領域の第1絶縁層220上に、配線240をパターン形成する。以上のようにして、第3の実施形態の半導体装置を得ることができる。第3の実施形態によれば、第1絶縁層220は、素子分離領域250及び下地絶縁層270を除去した領域で、直接、シリコン基板210に接している。これにより、第2の実施形態と同様にして、キャリアトラップ層230の効果を得ることができる。また、半導体素子260が形成されている領域上には、高周波が印加される配線240がない。さらに、半導体素子260が形成されている領域は、下地絶縁層270、素子分離領域250、及び第1絶縁層220により、遮蔽されているため、半導体素子260内のゲート電極262、ソース領域266、ドレイン領域268の高周波信号の漏洩をより低減することができる。第4の実施形態図10は、第4の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、以下のようなSOI基板を備える。第1絶縁層320は、半導体基板310上に形成されており、当該半導体基板310に接している。また、シリコン層380は、第1絶縁層320上に設けられている。また、素子分離領域400は、シリコン層380に形成されている。半導体素子360は、素子分離領域400の開口部内に形成されている。第2絶縁層410は、素子分離領域400及び半導体素子360上に形成されている。配線340は、平面視で半導体素子360が形成されていない領域に位置し、第2絶縁層410上に形成されている。このとき、配線340の下方に位置する第1絶縁層320下の不純物濃度は、2.0×1014cm-3以下である。以下、詳細を説明する。図10のように、第1絶縁層320は、半導体基板310上に形成されており、当該半導体基板310に接している。半導体基板は、たとえば、シリコン基板である。以降、このシリコン基板を、第1シリコン基板310と表記する。第1絶縁層320は、第1の実施形態と同様に、CVDにより形成されている。なお、第1絶縁層320は、たとえば、シリコン酸化膜である。このように、第1絶縁層320は、CVDにより、直接、第1シリコン基板310上に堆積されているため、第1シリコン基板310には、キャリアトラップ層330が形成されている。また、シリコン層380は、第1絶縁層320上に設けられている。以上のように、この半導体装置は、上記したSOI基板を備えている。SOI基板の形成方法は、詳細を後述する。また、素子分離領域400は、シリコン層380に形成されている。半導体素子360は、素子分離領域400の開口部内に形成されている。第2絶縁層410は、素子分離領域400及び半導体素子360上に形成されている。また、配線340は、第2絶縁層410上に形成されており、平面視で半導体素子360が形成されていない領域に位置している。ここで、キャリアトラップ層330を不純物の注入によって形成していないため、第1絶縁層320下の不純物濃度は、たとえば、2.0×1014cm-3以下である。以上のような構成の半導体装置において、配線340には、たとえば、周波数500MHz以上の信号が印加される。次に、図11、図12を用いて、第4の実施形態に係る半導体装置の製造方法を説明する。図11、図12は、第4の実施形態に係る半導体装置の製造方法を説明するための断面図である。まず、半導体基板310上に、当該半導体基板310に接するように、CVDにより第1絶縁層320を形成する。次いで、第1絶縁層320上に、シリコン基板380を貼りあわせ、当該シリコン基板380の貼り合せ面と逆の面を除去することにより、シリコン層380を露出させる。次いで、シリコン層380に、開口部不図示を有する素子分離領域400を形成する。次いで、開口部内に半導体素子360を形成する。次いで、素子分離領域400及び半導体素子360上に、第2絶縁層410を形成する。次いで、第2絶縁層410上に形成され、平面視で半導体素子360が形成されていない領域に位置する配線340を形成する。以下、詳細を説明する。まず、第1の実施形態と同様にして、第1シリコン基板310上の自然酸化膜不図示を、フッ酸などにより除去する。自然酸化膜を除去した後は、ただちに、後工程のCVDチャンバに投入される。次いで、図11aのように、第1シリコン基板310上に、当該第1シリコン基板310に接するように、CVDにより第1絶縁層320を形成する。ここで、第1絶縁層320は、CVDにより、直接、シリコン基板310上に堆積されるため、シリコン基板310と第1絶縁層320との界面に欠陥が生じる。これにより、シリコン基板310には、キャリアトラップ層330が形成される。次いで、上記した第1シリコン基板310とは別に、熱酸化シリコン層390が形成されたシリコン基板380を準備する。以降、このシリコン基板を、第2シリコン基板380と表記する。次いで、第1シリコン基板310に、第2シリコン基板380を貼り合せる。次いで、この貼り合わせた二つのシリコン基板310、380を高温で加熱処理して接合させる。次いで、図12aのように、第2シリコン基板380を研磨して、シリコン層380を露出させる。これにより、第1シリコン基板310の第1絶縁層320と、第2シリコン基板380の熱酸化シリコン層390とで、BOX層370を形成する。以上のようにして、SOI基板を作製する。次いで、図12bのように、第3の実施形態と同様の方法により、開口部を有する素子分離領域400を形成する。次いで、素子分離領域400の開口部内に、ゲート電極362、ゲート絶縁膜364、ソース領域366及びドレイン領域368を含む半導体素子360を形成する。次いで、素子分離領域400及び半導体素子360上に、第2絶縁層410を形成する。次いで、第2絶縁層410上に形成され、平面視で半導体素子360が形成されていない領域に位置する配線340をパターン形成する。以上のようにして、第4の実施形態の半導体装置を得ることができる。第4の実施形態によれば、第1絶縁層320は、直接、半導体基板第1シリコン基板310に接している。これにより、第1の実施形態と同様にして、キャリアトラップ層330の効果を得ることができる。また、半導体素子360が形成されている領域上には、高周波が印加される配線340がない。さらに、半導体素子360が形成されている領域は、BOX層370、素子分離領域400、及び第2絶縁層410により遮蔽されているため、半導体素子360内のゲート電極362、ソース領域366、ドレイン領域368の高周波信号の漏洩をより低減することができる。以上、第4の実施形態では、SOI基板の作製方法として、貼り合せ後の第2シリコン基板380の裏面を研磨する方法を説明したが、第2シリコン基板380の熱酸化シリコン層390の下に水素イオンを注入し、貼り合せ後の低温熱処理により水素注入層から剥離させる方法でもよい。以上、第1から第4の実施形態では、素子分離領域として、LOCOSを用いた場合を説明したが、STIShallowTrenchIsolationであってもよい。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。