"インダクタおよび前記インダクタと接続されたスイッチング素子を含み、前記スイッチング素子のオンオフに応じて前記インダクタを流れるインダクタ電流を変化させることによって、入力直流電圧を前記スイッチング素子のオン時間およびオフ時間に応じた大きさの出力直流電圧に変換して負荷に供給する変換回路と、前記スイッチング素子がオン状態のときに、前記インダクタ電流を検出するインダクタ電流検出部と、前記変換回路から前記負荷に流れる負荷電流を検出する負荷電流検出部と、前記負荷電流および前記入力直流電圧に基づいて前記インダクタ電流の上限値を決定し、検出した前記インダクタ電流が前記上限値を超えないように前記スイッチング素子のオン時間およびオフ時間の少なくとも一方を変化させる制御回路とを備えたDC/DCコンバータ。前記制御回路は、前記負荷電流と前記入力直流電圧との比に基づいて前記インダクタ電流の前記上限値を決定する、請求項1に記載のDC/DCコンバータ。前記スイッチング素子は、制御信号が入力される制御端子を有し、前記制御信号の論理レベルに応じてオン状態またはオフ状態に切替わり、前記制御回路は、前記負荷電流と前記入力直流電圧との比に基づいて前記上限値に対応する第1のモニタ電圧を生成する第1のモニタ電圧生成部と、前記インダクタ電流に基づいて第2のモニタ電圧を生成する第2のモニタ電圧生成部と、前記第1のモニタ電圧と前記第2のモニタ電圧との大小を比較する第1の比較部と、前記制御信号を生成して、前記スイッチング素子の前記制御端子に出力する制御信号生成部とを含み、前記制御信号生成部は、前記第1のモニタ電圧が前記第2のモニタ電圧を超えているとき、前記スイッチング素子がオフ状態になるように前記制御信号の論理レベルを固定する、請求項2に記載のDC/DCコンバータ。前記第1のモニタ電圧生成部は、前記負荷電流に比例した電流が流れるMOSトランジスタと、前記入力直流電圧に比例した電圧と前記MOSトランジスタのドレインソース間にかかる電圧との差を増幅する差動増幅器とを含み、前記差動増幅器の出力は、前記MOSトランジスタのゲートに入力されるととともに、前記第1のモニタ電圧として前記第1の比較部に入力される、請求項3に記載のDC/DCコンバータ。前記第2のモニタ電圧生成部は、前記インダクタ電流に比例した大きさの電流に所定の大きさの定電流を加算した加算電流を生成し、生成した加算電流に比例した大きさの電圧を前記第2のモニタ電圧として前記第1の比較部に出力する、請求項4に記載のDC/DCコンバータ。前記制御回路は、前記出力直流電圧に比例した電圧と所定の参照電圧との差電圧に比例した大きさの補正電流を生成する演算トランスコンダクタンス増幅器をさらに含み、前記第2のモニタ電圧生成部は、前記インダクタ電流に比例した大きさの電流に、所定の大きさの定電流および前記補正電流を加算した加算電流を生成し、生成した加算電流に比例した大きさの電圧を前記第2のモニタ電圧として前記第1の比較部に出力する、請求項4に記載のDC/DCコンバータ。前記スイッチング素子は、前記制御信号が第1の論理レベルのときオン状態になり、前記制御信号が第2の論理レベルのときオフ状態になり、前記第1のモニタ電圧生成部は、前記入力直流電圧に比例した電流値を有する変換電流を生成する電圧電流変換部と、前記制御信号が前記第2の論理レベルから前記第1の論理レベルに切替わったときに初期化され、この初期化以降、前記変換電流によって充電される第1の充電部と、前記第1の充電部の充電電圧と所定の第1の参照電圧とを比較する第2の比較部と、前記制御信号が前記第2の論理レベルから前記第1の論理レベルに切替わったときに初期化され、この初期化以降、前記第1の充電部の充電電圧が前記第1の参照電圧を超えるまでの間、前記負荷電流に比例した大きさの電流によって充電される第2の充電部と、前記制御信号が前記第1の論理レベルから前記第2の論理レベルに切替わったときに前記第2の充電部の充電電圧を保持し、保持した充電電圧を前記第1のモニタ電圧として前記第2の比較部に出力するサンプルホールド回路とを含む、請求項3に記載のDC/DCコンバータ。前記第2のモニタ電圧生成部は、前記インダクタ電流に比例した大きさの電圧を前記第2のモニタ電圧として前記第1の比較部に出力する、請求項7に記載のDC/DCコンバータ。前記制御回路は、前記出力直流電圧に比例した電圧と所定の第2の参照電圧との差電圧に比例した大きさの補正電流を生成する演算トランスコンダクタンス増幅器をさらに含み、前記第2のモニタ電圧生成部は、前記インダクタ電流に比例した大きさの電流に前記補正電流を加算した加算電流を生成し、生成した加算電流に比例した大きさの電圧を前記第2のモニタ電圧として前記第1の比較部に出力する、請求項7に記載のDC/DCコンバータ。上記の先行技術では、スイッチング周波数、負荷系統の数、または出力電圧の変動に応じてインダクタ電流の上限値を調整することによって、電力変換効率の低下を防止している。しかしながら、これらの先行技術によっても電力変換効率は十分に向上されたとは言い難い。本願の発明者は、従来よりもさらに電力変換効率を向上させることが可能な制御回路の構成を検討し、この発明を完成した。この発明の目的は、フィードフォワード制御方式のDC/DCコンバータにおいて、従来よりも電力変換効率を向上させることである。この発明の実施の一形態によるDC/DCコンバータは、変換回路と、インダクタ電流検出部と、負荷電流検出部と、制御回路とを備える。変換回路は、インダクタおよびこのインダクタと接続されたスイッチング素子を含み、スイッチング素子のオンオフに応じてインダクタを流れるインダクタ電流を変化させることによって、入力直流電圧をスイッチング素子のオン時間およびオフ時間に応じた大きさの出力直流電圧に変換して負荷に供給する。インダクタ電流検出部は、スイッチング素子がオン状態のときに、インダクタ電流を検出する。負荷電流検出部は、変換回路から負荷に流れる負荷電流を検出する。制御回路は、負荷電流および入力直流電圧に基づいてインダクタ電流の上限値を決定し、検出したインダクタ電流がこの上限値を超えないようにスイッチング素子のオン時間およびオフ時間の少なくとも一方を変化させる。上記の実施の形態によれば、負荷電流および入力直流電圧に基づいて決定された上限値を超えないようにインダクタ電流が制御されるので、従来よりも電力変換効率を向上させることができる。以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。<実施の形態1>[システムの全体構成]図1は、この発明のDC/DCコンバータ1が適用されるシステムの全体構成を示すブロック図である。近年、電気シェーバ、電動歯ブラシ、MP3MPEGAudioLayer3プレーヤなど、電池駆動の製品が増加している。そのような携帯機器は、軽く小さいことが要求される。したがって、電池1本で駆動できることが望ましい。図1には、そのような電池駆動のシステムの構成例が示される。図1に示すシステムは、電池9と、電池9で駆動されるモータ201および発光ダイオードLED:LightEmittingDiode202と、マイクロコンピュータチップ半導体装置200とを含む。電池9が乾電池の場合、電池9の公称出力電圧は1.5Vであり、電池9がニッケル水素二次電池の場合、電池9の公称出力電圧は1.2Vである。マイクロコンピュータチップ200には、モータ201やLED202を制御するためのコントローラ206や、不揮発性メモリ204およびアナログ回路203などが搭載されている。不揮発性メモリ204およびアナログ回路203を駆動するためには3V電源が必要であるので、マイクロコンピュータチップ200には、さらに、電池電圧を3Vに昇圧するためのDC/DCコンバータ1が設けられている。DC/DCコンバータ1は、外付けのインダクタ11と、マイクロコンピュータチップ200に内蔵された回路部分1Aとを含む。DC/DCコンバータ1の出力電圧は、LDOLowDropOutレギュレータ205によって安定化されてコントローラ206に供給される。モータ201は、DC/DCコンバータ1の入力ノード15に接続され、LED202は、DC/DCコンバータ1の出力ノード16に接続される。モータ201を駆動した場合、大きな電流が流れるため、電池9の出力電圧が急激に降下する。LED202を駆動した場合、DC-DCコンバータ1の出力負荷電流が大きく増大し、出力電圧が急激に降下する。DC/DCコンバータ1は、このような入出力条件の変化に対して、出力電圧を一定に保持する機構を備えている。[DC/DCコンバータ1の構成]図2は、この発明の実施の形態1によるDC/DCコンバータ1の構成を示す回路図である。DC/DCコンバータ1は、入力ノード15に入力された直流電圧Vinたとえば1V~2Vを昇圧し、昇圧された電圧Voutたとえば3Vを出力ノード16から出力する昇圧コンバータである。図2に示すように、DC/DCコンバータ1は、変換回路昇圧チョッパ10と、制御回路20と、出力ノード16の電圧Voutを抵抗素子21A,21Bで分圧する分圧回路21と、インダクタ11を流れるインダクタ電流ILを検出するインダクタ電流検出部60と、負荷電流Iloadを検出する負荷電流検出部70とを含む。入力ノード15には電池などの直流電源9が接続される。出力ノード16は、パワースイッチとしてのPMOSPositivechannelMetalOxideSemiconductorトランジスタppsを介して負荷負荷電流Iloadに接続される。制御回路20を駆動するための電源電圧は、出力ノード16以下、電源ノードVDDとも称するから供給される。[変換回路10の構成および動作]変換回路10は、インダクタ11と、ダイオード12と、スイッチング素子としてのNMOSNegativechannelMetalOxideSemiconductorトランジスタn_drと、コンデンサ13とを含む。インダクタ11およびダイオード12は、入力ノード15と出力ノード16との間にこの順で直列に接続される。NMOSトランジスタn_drは、インダクタ11およびダイオード12の接続ノード14と、接地ノードGNDとの間に設けられる。NMOSトランジスタn_drのゲートには、制御回路20からクロック信号制御信号とも称するclkが入力される。NMOSトランジスタn_drは、クロック信号clkの論理レベルに応じてオン状態およびオフ状態に切替わる。コンデンサ13は、出力ノード16と接地ノードGNDとの間に接続される。出力電圧Voutを入力電圧Vinより高くするには、インダクタ11の電流を出力ノード16に供給する一方で、出力ノード16からインダクタ11への逆流を防止する必要がある。その整流方式に、ダイオード整流と同期整流の2方式がある。図1にはダイオード整流方式の構成例が示されている。ダイオード12は、接続ノード14から出力ノード16の方向が順方向となるように接続され、これによって電流の逆流が防止される。図3は、図2の変形例として同期整流方式によるDC/DCコンバータ2の構成を示す回路図である。図3のDC/DCコンバータ2では、図1のダイオード12に代えて、同期整流用のPMOSトランジスタp_swが設けられている。同期整流を用いることによって損失をさらに減らすことができる。図2、図3のDC/DCコンバータ1の昇圧動作は次のようになる。クロック信号clkがハイレベルHレベルのとき、NMOSトランジスタn_drはオンとなり、インダクタ11に電流を蓄積する。図2のダイオード整流方式の場合、この蓄積された電流は、次のクロック信号clkがロウレベルLレベルとなるオフ期間にダイオード12を通して出力ノード16に供給される。NMOSトランジスタn_drのオンオフが繰返されることによって、入力直流電圧Vinを昇圧した電圧が負荷に供給される。図3の同期整流方式の場合には、NMOSトランジスタn_drのオフ期間にPMOSトランジスタp_swをオンさせることになる。NMOSトランジスタn_drがオフする前にPMOSトランジスタp_swがオンするオーバラップ期間があると、大きな貫通電流が流れる。そこで、NMOSトランジスタn_drのオン期間とPMOSトランジスタp_swのオン期間が重ならないようノンオーバラップ回路22で制御する。図4は、図2、図3のインダクタ11を流れるインダクタ電流ILの波形図である。図2、図3および図4を参照して、オン時間をTonとし、オフ時間をToffとし、インダクタ11のインダクタンスをLとすれば、NMOSトランジスタn_drがオンの期間にインダクタ11に流れる電流の増加分ΔIonは、ΔIon=VinTon/L...と表わされる。NMOSトランジスタn_drがオフの期間にインダクタ11に流れる電流の減少分ΔIoffは、ΔIoff=Toff/L...と表わされる。ただし、上記の式1、2において、同期素子ダイオード12またはPMOSトランジスタp_swの順方向電圧降下および寄生抵抗による電圧降下を無視した。定常状態では、オン期間に増加したインダクタ電流△Ionはオフ期間の減少分△Ioffと相殺する。すなわち、△Ion=△Ioffとなるので、オン時間とオフ時間の比以下、Ton/Toff比と称するは、Ton/Toff=Vout/Vin-1...の比率で安定する。インダクタ電流ILの平均値Iavは、平均出力電流Ioutを用いて、Iav=Iout...で与えられる。[インダクタ電流ILの上限値ILmaxの決定方法]次に、この発明の特徴であるインダクタ電流ILの上限値ILmaxの決定方法について説明する。図5は、図2、図3の変換回路10の動作をさらに詳しく解析するための等価回路図である。図5を参照して、図2、図3のNMOSトランジスタn_drのオン抵抗をRnとし、寄生抵抗をRnmとする。インダクタ11の寄生抵抗をRiとし、インダクタ11の両端の電位差をVLとする。同期素子ダイオード12またはPMOSトランジスタp_swの寄生抵抗をRdmとし、順方向降下電圧をVdとする。PMOSトランジスタppsのオン抵抗をRpとする。実質的な出力電圧ノード14の電圧をVMとすると、実効的なTon/Toff比effと記載するは、eff=VMVL-1...で定義される。図4に示すように、インダクタ11に流れるインダクタ電流ILは、NMOSトランジスタn_drがオン状態のとき徐々に増加し、オン状態からオフ状態に切替わる瞬間に最大値ILmaxになる。このときのインダクタ11の両端の電位差VLは、VL=Vin-ILmax...で与えられ、出力電圧VMは、VM=VoutVdILmaxで与えられる。電力変換効率ηは、η=/=/eff1...と表わされる。上式6~8から、ILmaxを低く設定すれば電力変換効率ηが向上することがわかる。しかし、ILmaxを低く設定しすぎると負荷電流Iloadを供給できなくなる。ILmaxには最適値があり、その最適値は、ILmax、入力電力Vin、負荷電流Iload、および出力電圧Voutが、ILmaxVin=IloadVout...の関係を満足するときである。この場合、η=1となるので、上式8、9から、ILmaxは、ILmax=Iload=Iload[eff1]=IloadVM/VL...と表わされる。式6および7を式10に代入することによって、近似的に、ILmax=Iload/Vin∝Ioad/Vin...が得られる。式11に示すように、順方向降下電圧Vdおよび出力電圧Voutは固定値と考えてよいので、電力変換効率ηを向上させるためには、ILmaxをIload/Vinに比例するように設定すればよい。したがって、図2、図3の制御回路20,20Aは、Iload/Vinの値に比例するようにインダクタ電流のILの上限値すなわち、ILmaxを決定する。[制御回路20の構成および動作]上述のように、図2の制御回路20は、負荷電流検出部70によって検出された負荷電流Iloadと入力直流電圧Vinとに基づいて、Iload/Vinの値に比例するようにインダクタ電流のILの上限値を決定する。そして、制御回路20は、インダクタ電流検出部60によって検出されたインダクタ電流ILが上記の上限値を超えないように、NMOSトランジスタn_drのオン時間およびオフ時間の少なくとも一方を変化させる。これによって、電力変換効率ηを従来よりも向上させることができる。以下、制御回路20の構成および動作をさらに詳しく説明する。なお、図3の制御回路20Aはノンオーバラップ回路22をさらに含む点を除いて制御回路20と同じであるので、以下では制御回路20を代表として説明する。制御回路20の概略構成まず、図2を参照して、制御回路20の概略的な構成について説明する。制御回路20は、第1および第2のモニタ電圧生成部40,50と、比較器CMP1,CMP2と、パルス発生器制御信号生成部30とを含む。モニタ電圧生成部40は、負荷電流検出部70によって検出された負荷電流Iloadおよび入力直流電圧Vinに基づいて上記の上限値に対応するモニタ電圧Vm1を生成する。モニタ電圧生成部50は、インダクタ電流検出部60によって検出されたインダクタ電流ILに基づいてモニタ電圧Vm2を生成する。比較器CMP1は、分圧回路21の出力電圧Vout2分圧電圧Vout2とも称すると参照電圧Vrefとを比較する。分圧回路21を構成する抵抗素子21A,21Bの抵抗値をそれぞれR1,R2とすると、分圧電圧Vout2は、Vout2=Vout×R1/...で与えられる。比較器CMP1は、分圧電圧Vout2が参照電圧Vrefを超えているときにLレベルとなる信号を出力する。比較器CMP2は、モニタ電圧Vm1とモニタ電圧Vm2とを比較する。比較器CMP2は、モニタ電圧Vm2がモニタ電圧Vm1を超えているときLレベルとなる信号を出力する。パルス発生器30は、NMOSトランジスタn_drのゲートを駆動するためのクロック信号clkを生成する。パルス発生器30は、比較器CMP1,CMP2の少なくとも一方の出力信号がLレベルのとき、クロック信号clkの論理レベルをLレベルに固定することによってNMOSトランジスタn_drをオフ状態にする。以下、上記の各構成要素について詳しく説明する。モニタ電圧生成部40,50の構成および動作図6は、図2の第1、第2のモニタ電圧生成部40,50の具体的構成を示す回路図である。図6を参照して、第1のモニタ電圧生成部40は、PMOSトランジスタ41と、NMOSトランジスタn1と、抵抗素子42A,42Bによって入力直流電圧Vinを分圧する分圧回路42と、差動増幅器AMP1とを含む。PMOSトランジスタ41およびNMOSトランジスタn1はこの順で電源ノードVDDと接地ノードGNDとの間に直列に接続される。PMOSトランジスタ41は、負荷電流検出部70に設けられたPMOSトランジスタとともにカレントミラーを構成する。これにより、PMOSトランジスタ41には、負荷電流Iloadに比例した電流k1Iloadが流れる。差動増幅器AMP1は、分圧回路42によって入力直流電圧Vinが分圧された電圧k2Vink2は分圧比と、NMOSトランジスタn1のドレインソース間にかかる電圧との差電圧を増幅する。差動増幅器AMP1の出力電圧は、NMOSトランジスタn1のゲートに入力されるとともに、モニタ電圧Vm1として比較器CMP2の非反転入力端子に入力される。具体的には図6に示すように、差動増幅器AMP1の非反転入力端子は、分圧回路42を構成する抵抗素子42A,42Bの接続ノードに接続され、差動増幅器AMP1の反転入力端子は、トランジスタ41,n1の接続ノード43に接続される。差動増幅器AMP1の出力端子はNMOSトランジスタn1のゲートに接続されるとともに、比較器CMP2の非反転入力端子に接続される。分圧回路42の分圧比k2は、NMOSトランジスタn1が線型領域非飽和領域またはオーミック領域とも呼ばれるで動作するように設定される。この場合、NMOSトランジスタn1のゲート電圧VGおよび閾値電圧Vthを用いて、NMOSトランジスタn1のオン抵抗Ronn1は、Ron=1/β=Vin/kIload...で与えられる。上式13において、βはトランスコンダクタンスであり、kは、k1/k2に等しい。式13からゲート電圧VGは、VG=kIload/βVinVth...と表わされる。上式14で与えられるゲート電圧VGがモニタ電圧Vm1に相当し、比較器CMP2の非反転入力端子に入力される。第2のモニタ電圧生成部50は、PMOSトランジスタ51と、抵抗素子53抵抗値Rmaxと、定電流源52とを含む。PMOSトランジスタ51および抵抗素子53はこの順で電源ノードVDDと接地ノードGNDとの間に接続される。PMOSトランジスタ51は、インダクタ電流検出部60に設けられたPMOSトランジスタとともにカレントミラーを構成する。これにより、PMOSトランジスタ51には、インダクタ電流ILに比例した電流k3ILが流れるk3は所定の比例定数であり、たとえば、k3=1/1000である。定電流源52は、PMOSトランジスタ51と抵抗素子53との接続ノード54に所定の定電流Icsを注入する。したがって、抵抗素子53には、電流k3ILと定電流Icsとを加算した加算電流が流れるので、接続ノード54の電圧抵抗素子53の両端の電位差Vm2は、この加算電流に比例し、Vm2=Rmax...で表わされる。接続ノード54の電圧は、比較器CMP2の反転入力端子にモニタ電圧Vm2として入力される。比較器CMP2により、式14の電圧VG=Vm1と、式15の電圧Vm2とが比較されるので、IcsRmax=Vth...となるようIcsを設定すれば、インダクタ電流ILの上限値ILmaxについて、ILmax∝Iload/Vin...とすることができる。インダクタ電流検出部60および負荷電流検出部70の構成および動作図7は、図2のインダクタ電流検出部60および負荷電流検出部70の構成を示す回路図である。まず、インダクタ電流検出部60の構成および動作について説明する。インダクタ電流検出部60は、PMOSトランジスタ61,62と、NMOSトランジスタ63,64,nmonとを含む。PMOSトランジスタ61およびNMOSトランジスタ63,nmonは、電源ノードVDDと接地ノードGNDとの間にこの順で直列に接続される。PMOSトランジスタ62およびNMOSトランジスタ64は、電源ノードVDDと接続ノード14との間にこの順で直列に接続される。PMOSトランジスタ61のゲートは、自身のドレインに接続されるとともに、PMOSトランジスタ62のゲートおよびモニタ電圧生成部50を構成するPMOSトランジスタ51のゲートに接続される。これによって、PMOSトランジスタ61,62,51はカレントミラーを構成し、各トランジスタ61,62,51には等しい大きさの電流Ibが流れる。さらに、NMOSトランジスタ63のゲートがNMOSトランジスタ64のゲートおよびドレインに接続される。このとき、NMOSトランジスタ63,64には等しい大きさの電流Ibが流れるので、NMOSトランジスタ63のソース電位は、NMOSトランジスタ64のソース電位接続ノード14の電位に等しくなる。すなわち、NMOSトランジスタn_drのドレイン電圧とNMOSトランジスタnmonのドレイン電圧とが等しくなる。NMOSトランジスタnmonは、インダクタ電流ILをモニタするために設けられ、そのゲートにはNMOSトランジスタn_drと共通のクロック信号clkが入力される。さらに、上述のようにNMOSトランジスタn_drのドレイン電圧とNMOSトランジスタnmonのドレイン電圧とは等しいので、NMOSトランジスタn_drを流れる電流Iaオン状態のときインダクタ電流ILに等しいとNMOSトランジスタnmonを流れる電流Ibとは、各々のゲートサイズW/Lゲート幅Wとゲート長Lとの比に比例した大きさになる。たとえば、モニタ用のNMOSトランジスタnmonのゲートサイズW/LをNMOSトランジスタn_drのゲートサイズW/Lの1/1000に設定すると、Ib=Ia/1000=IL/1000になる。このように、インダクタ電流検出部60では、NMOSトランジスタnmonによってインダクタ電流ILに比例した電流Ib=IL/1000が検出される。検出された電流Ibはカレントミラーによってコピーされることにより、モニタ電圧生成部50を構成するPMOSトランジスタ51のドレイン電流として抵抗素子53を流れる。次に、負荷電流検出部70の構成および動作について説明する。負荷電流検出部70は、PMOSトランジスタpmon,71~73と、NMOSトランジスタ74~76とを含む。PMOSトランジスタpmon,72およびNMOSトランジスタ75は、出力ノード16と接地ノードGNDとの間にこの順で直列に接続される。PMOSトランジスタ71およびNMOSトランジスタ74は、PMOSトランジスタppsの負荷側のノード17と接地ノードGNDとの間にこの順で直列に接続される。PMOSトランジスタ73およびNMOSトランジスタ76は、電源ノードVDDと接地ノードGNDとの間にこの順で直列に接続される。NMOSトランジスタ75のゲートは、自身のドレインに接続されるとともに、NMOSトランジスタ74,76の各ゲートに接続される。これによって、NMOSトランジスタ75,74,76はカレントミラーを構成し、各トランジスタ75,74,76には等しい大きさの電流Icが流れる。さらに、PMOSトランジスタ72のゲートがPMOSトランジスタ71のゲートおよびドレインに接続される。このとき、PMOSトランジスタ71,72には等しい大きさの電流Icが流れるので、PMOSトランジスタ72のソース電位は、PMOSトランジスタ71のソース電位ノード17の電位に等しくなる。すなわち、PMOSトランジスタppsのドレイン電圧は、PMOSトランジスタpmonのドレイン電圧に等しくなる。PMOSトランジスタpmonは、負荷電流Iloadをモニタするために設けられ、そのゲートにはPMOSトランジスタppsと共通の制御電圧Vpgが印加される。さらに、上述のようにPMOSトランジスタppsのドレイン電圧とPMOSトランジスタpmonのドレイン電圧は等しく、PMOSトランジスタpps,pmonのソースは共通の出力ノード16に接続されている。したがって、PMOSトランジスタppsを流れる負荷電流Iloadと、PMOSトランジスタpmonを流れる電流Icとの比は、各々のゲートサイズW/Lゲート幅Wとゲート長Lとの比に比例した大きさになる。たとえば、モニタ用のPMOSトランジスタpmonのゲートサイズW/LをPMOSトランジスタppsのゲートサイズW/Lの1/1000に設定すると、Ic=Iload/1000になる。このように、負荷電流検出部70では、PMOSトランジスタpmonによって負荷電流Iloadに比例した電流Icが検出される。検出された電流Icは、カレントミラーによって、PMOSトランジスタ73のドレイン電流としてコピーされる。ここで、モニタ電圧生成部40を構成するPMOSトランジスタ41のゲートは、PMOSトランジスタ73のゲートおよびドレインに接続されるので、PMOSトランジスタ73,41はカレントミラーを構成する。したがって、PMOSトランジスタpmonによって検出された電流Ic∝Ioadは、最終的にモニタ電圧生成部40を構成するNMOSトランジスタn1のドレイン電流としてコピーされる。パルス発生器30の構成および動作図8は、図2のパルス発生器30の構成の一例を示すブロック図である。図8を参照して、パルス発生器30は、遅延回路31,32と、ワンショットパルス発生器33,34と、RSラッチ回路35,38と、ANDゲート36と、インバータ37,39とを含む。ワンショットパルス発生器33,34の構成例については、図9~図11を参照して後述する。図8において、RSラッチ回路35の反転出力端子QBから出力された信号は、遅延回路31によって遅延された後にワンショットパルス発生器33に入力される。この入力信号がLレベルからHレベルに切替わったとき、ワンショットパルス発生器33から所定時間たとえば10nsHレベルとなるパルスが発生し、発生したワンショットパルスはRSラッチ回路35のセット端子Sに入力されるとともにRSラッチ回路38のリセット端子Rに入力される。RSラッチ回路35の非反転出力端子Qから出力された信号は遅延回路32によって遅延された後、ワンショットパルス発生器34に入力される。この入力信号がLレベルからHレベルに切替わったとき、ワンショットパルス発生器34からパルスが発生し、発生したワンショットパルスはRSラッチ回路35のリセット端子Rに入力される。以上の構成によって、RSラッチ回路35の非反転出力端子Qからは、遅延回路31,32の遅延時間に応じた所定の周期を有するクロック信号clk0が出力される。クロック信号clk0がLレベルになる期間は、遅延回路31の遅延時間NMOSトランジスタn_drのオフ時間に対応するに等しく、クロック信号clk0がHレベルになる期間は、遅延回路32の遅延時間NMOSトランジスタn_drのオン時間に対応するに等しい。比較器CMP2の出力信号はインバータ37を介してRSラッチ回路38のセット端子Sに入力される。ANDゲート36は、比較器CMP1の出力信号、RSラッチ回路38の非反転出力端子Qからインバータ39を介して出力される信号cmp2、およびRSラッチ回路35の非反転出力端子Qから出力されたクロック信号clk0を受ける。比較器CMP1の出力信号と信号cmp2が共にHレベルのとき、RSラッチ回路35の非反転出力端子Qから出力されたクロック信号clk0は、クロック信号clkとしてANDゲート36から出力され、NMOSトランジスタn_drのゲートに入力される。NMOSトランジスタn_drは、クロック信号clkに応じてオンおよびオフを繰返す。比較器CMP1の出力信号もしくは信号cmp2がLレベルになると、ANDゲート36から出力されるクロック信号clkはLレベルに固定される。この結果、NMOSトランジスタn_drはオフ状態になる。図9は、図8に示す構成のパルス発生器30を備えたDC/DCコンバータ1の動作を説明するためのタイミング図である。図9A、Bの波形は、上から順に、図2の比較器CMP1,CMP2の出力信号、クロック信号clk、およびインダクタ電流ILを示す。図9Aでは、図2の比較器CMP1,CMP2の各出力信号がHレベルの場合が示され、図9Bでは、Iload/Vinが上限値に達したために、比較器CMP2の出力信号が一時的にLレベルになる場合が示される。図9Aを参照して、時刻t1でクロック信号clkがHレベルに切替わることによって、図2のNMOSトランジスタn_drがオン状態に切替わる。この結果、時刻t1以降、インダクタ電流ILが徐々に増加する。時刻t1から図8の遅延回路32の遅延時間が経過した時刻t3において、RSラッチ回路35がリセット状態になるのでクロック信号clkがLレベルに切替わる。これによって、NMOSトランジスタn_drがオフ状態になるので、時刻t3以降、インダクタ電流ILが徐々に減少する。時刻t3から図8の遅延回路31の遅延時間が経過した時刻t4において、RSラッチ回路35がセット状態になるのでクロック信号clkがHレベルに切替わる。これによって、NMOSトランジスタn_drがオン状態になるので、時刻t4以降、インダクタ電流ILが徐々に増加する。以下、同様の繰り返しになる。時刻t1から時刻t3までがNMOSトランジスタn_drのオン時間Ton1に相当し、時刻t3から時刻t4までがNMOSトランジスタn_drのオフ時間Toff1に相当する。オン時間Ton1とオフ時間Toff1との和がクロック信号clkの周期Tclkになる。次に、図9Bを参照して、図9Aの場合と同様に、時刻t1でクロック信号clkがHレベルに切替わることによって、NMOSトランジスタn_drがオン状態に切替わる。この結果、時刻t1以降、インダクタ電流ILが徐々に増加する。次の時刻t2で、図8の遅延回路32の遅延時間が経過する時刻t3より前に、Iload/Vinが上限値を超えたことによって、比較器CMP2の出力信号がLレベルに切替わる。これによりRSラッチ回路38がセット状態になり、信号cmp2がLレベルに切替わる。これによって、クロック信号clkがLレベルに切替わるので、NMOSトランジスタn_drがオフ状態になる。この結果、時刻t2以降、インダクタ電流ILが徐々に減少する。次の時刻t3で、図8の遅延回路32の遅延時間が経過することによって、RSラッチ回路35がリセット状態になり、RSラッチ回路の出力信号clk0がLレベルになる。クロック信号clkは時刻t2から既にLレベルになっているので変化がない。次の時刻t4で、図8の遅延回路31の遅延時間が経過することによって、RSラッチ回路35がセット状態になり、この結果、RSラッチ回路35の出力信号clk0がHレベルに切替わる。このとき、比較器CMP2の出力は既にHレベルに戻っており、RSラッチ回路38がリセット状態になる。これによって、信号cmp2がHレベルに切替わり、クロック信号clkがHレベルに切替わる。図9A,Bを比較すると、図9Bのオン時間Ton2時刻t1~t2は、図9Aのオン時間Ton1時刻t1~t3よりも短い。一方、図9Bのオフ時間Toff2時刻t2~t4は、図9Aのオフ時間Toff1時刻t3~t4よりも長い。このように、Iload/Vinが上限値に達した図9Bの場合には、図9Aの場合に比べてオン時間が減少、オフ時間が増加することによってインダクタ電流ILの増加が抑制されるので無駄な電力消費を抑えることができる。クロック信号clkの周期に関しては、図9Bの場合のクロック信号clkの周期は、図9Aの場合のクロック信号clkの周期Tclkに等しい。したがって、図8のパルス発生器30を備えたDC/DCコンバータ1では、Iload/Vinの大きさに応じてデューティ比Ton/TonToffが変化する、フィードフォワード方式のPWM制御が実現している。ワンショットパルス発生器33,34の構成の一例図10は、図8のワンショットパルス発生器33,34の構成の一例を示す回路図である。図10を参照して、ワンショットパルス発生器33,34の各々は、遅延回路81と、インバータ82と、ANDゲート83とを含む。入力ノードIN1からの信号は、ANDゲート83の第1の入力端子に入力されるとともに、遅延回路81およびインバータ82を順に通過してANDゲート83の第2の入力端子に入力される。図11は、図10の遅延回路81の構成の一例を示す回路図である。図11を参照して、遅延回路81は、入力ノードIN2と出力ノードOUT2との間に直列接続されたインバータ84A,84B,84C,84Dと、これらのインバータの各接続ノードと接地ノードGNDとの間に接続されたコンデンサ85A,85B,85Cとを含む。図12は、図10の各部の電圧波形を示したタイミング図である。図12のタイミング図は、上から順に、ワンショットパルス発生器の入力ノードIN1の電圧波形、インバータ82の出力ノードIN_dの電圧波形、およびワンショットパルス発生器の出力ノードOUT1の電圧波形を示している。図12に示すように、入力ノードIN1の電圧の立上がり時刻t1よりも遅延回路81の遅延時間の分遅れた時刻t2に、インバータ82の出力ノードIN_dの電圧が立下がる。入力ノードIN1の電圧の立下がり時刻t3よりも遅延回路81の遅延時間の分遅れた時刻t4に、インバータ82の出力ノードIN_dの電圧が立上がる。この結果、ワンショットパルス発生器の出力ノードOUT1には、時刻t1から時刻t2の間にHレベルとなるパルスが発生する。このように、ワンショットパルス発生器33,34によって発生するパルスのパルス幅は遅延回路81の遅延値により決定できる。[実施の形態1によるDC/DCコンバータ1,2の効果]上記のとおり、実施の形態1によるDC/DCコンバータ1,2によれば、入力直流電圧Vinと負荷電流Iloadの変化に応じてリアルタイムでインダクタ電流の上限値ILmaxを決めることができる。このため、常に最大の電力変換効率でDC/DCコンバータを動作させることができる。以下、比較例のDC/DCコンバータ901と対比することによって、DC/DCコンバータ1,2の効果について補足する。図13は、図2のDC/DCコンバータ1の比較例としてのDC/DCコンバータ901の構成を示す回路図である。図13を参照して、比較例のDC/DCコンバータ901は、変換回路10と、分圧回路21と、制御回路920と、電流センサ930とを含む。変換回路10および分圧回路21の構成は、図2のDC/DCコンバータ1と同じである。制御回路920は、フィードフォワード制御によって、入力電圧VinからTon/Toff比を自動で設定する回路構成となっているが、Ton/Toff比は固定されている。具体的には、ton/toff比は、入力直流電圧Vinが最も低い条件で昇圧が可能となるように最も大きい値に設定される。たとえば、入力範囲が1V~2V、出力電位が3Vのときton/toff比の最も大きい条件は3V/1V-1=2となる。クロック信号clkの周期が1μsのとき、オン時間が0.67μsに設定され、オフ時間が0.33μsに設定される。制御回路920は、出力電圧Voutが上限値Voutを超えたとき、またはインダクタ電流ILが上限値ILmaxを超えたときに、クロック信号clkをLレベルに固定する。具体的な回路構成は図13に示すとおりであり、制御回路920は、分圧回路21と、パルス発生器30と、比較器CMP1,CMP2と、過電流保護回路922とを含む。分圧回路21、パルス発生器30、および比較器CMP1の構成および動作は、図2、図8で説明したとおりである。過電流保護回路922は、電流検出回路923と、PMOSトランジスタ924,925と、抵抗素子926とを含む。電流検出回路923は、電流センサ930を用いてNMOSトランジスタn_drを流れる電流インダクタ電流ILを検出する。電流検出回路923の出力電流Idは、PMOSトランジスタ924,925によって構成されるカレントミラーによってコピーされて抵抗素子926抵抗値Rmxに供給される。比較器CMP2は、参照電圧Vrefと、過電流保護回路922に設けられた抵抗素子926の両端の電位差IdRmxとを比較する。比較器CMP2は、抵抗素子926の電圧が参照電圧Vrefを超えているときLレベルとなる信号を出力することにより、NMOSトランジスタn_drをオフ状態にする。図14は、図13のDC/DCコンバータ901の各部の波形図である。図14のグラフは、上から順にクロック信号clk、DC/DCコンバータの出力電圧Voutおよびインダクタ電流ILを示している。図14を参照して、出力電圧Voutが所望の目標電圧Voutに到達した場合、図1の比較器CMP1の出力によってクロック信号clkが停止するので、DC/DCコンバータの昇圧動作が停止する図14の時刻t1。Ton/Toff比を固定した場合には、Ton/Toff比を最も大きな値に設定する必要があるため、このクロック信号clkが停止する期間図14の時刻t1から時刻t2までが長くなる。一方、実施の形態1によるDC/DCコンバータ1,2の場合には、負荷電流Iloadと入力電圧Vinとの比に応じてTon/Toff比が設定されるので、クロック信号clkの停止期間が短くて済む。インダクタ電流ILが上限値ILmaxを超えた場合も同様である。この場合、スイッチング素子の破壊を防止するため、図1の比較器CMP2の出力によって、クロック信号clkが停止する図14の時刻t3。Ton/Toff比を固定した場合には、Ton期間が長く設定されるため、インダクタ11に必要以上の電流が流れることになる。この結果、比較例の場合のクロック信号clkの停止期間時刻t3から時刻t4までは、実施の形態1のDC/DCコンバータ1,2の場合よりも長くなる。[変形例]図15は、図8のパルス発生器30の変形例としてのパルス発生器30Aの構成を示す回路図である。図15を参照して、パルス発生器30Aは、遅延回路31,32と、ワンショットパルス発生器33,34と、RSラッチ回路35と、ORゲート92と、ANDゲート9193と、インバータ94とを含む。図15において、ANDゲート91は、比較器CMP1の出力信号と比較器CMP2の出力信号との論理積を演算して出力する。RSラッチ回路35の反転出力端子QBから出力された信号は、遅延回路31によって遅延された後にワンショットパルス発生器33に入力される。この入力信号がLレベルからHレベルに切替わったとき、ワンショットパルス発生器33からパルスが発生し、発生したワンショットパルスはANDゲート93の第1の入力端子に入力される。ANDゲート93の第2の入力端子にはANDゲート91の出力信号が入力される。ANDゲート93の出力信号は、RSラッチ回路35のセット端子Sに入力される。RSラッチ回路35の非反転出力端子Qから出力された信号は、クロック信号clkとしてNMOSトランジスタn_drのゲートに入力されるとともに、遅延回路32によって遅延された後にワンショットパルス発生器34に入力される。この入力信号がLレベルからHレベルに切替わったとき、ワンショットパルス発生器34からパルスが発生し、発生したワンショットパルスはORゲート92の第1の入力端子に入力される。ORゲート92の第2の入力端子には、ANDゲート91の出力信号の論理レベルをインバータ94によって反転した信号が入力される。ORゲート92の出力信号は、RSラッチ回路35のリセット端子Rに入力される。上記の構成によれば、比較器CMP1,CMP2の出力信号が共にHレベルのとき、RSラッチ回路35の非反転出力端子Qからは、遅延回路31,32の遅延時間で決まる所定の周期のクロック信号clkが出力される。比較器CMP1もしくはCMP2の出力信号がLレベルになると、RSラッチ回路35がリセット状態になるので、クロック信号clkはLレベルに固定される。この結果、NMOSトランジスタn_drはオフ状態になる。図16は、図15に示す構成のパルス発生器30Aを備えたDC/DCコンバータ1の動作を説明するためのタイミング図である。図16A、Bの波形は、上から順に、図2の比較器CMP1,CMP2の出力信号、クロック信号clk、およびインダクタ電流ILを示す。図16Aでは、図2の比較器CMP1,CMP2の各出力信号がHレベルの場合が示され、図16Bでは、Iload/Vinが上限値に達したために、比較器CMP2の出力信号が一時的にLレベルになる場合が示される。図16Aの場合の各信号の波形は、図9Aの場合と同様であるので説明を繰返さない。時刻t1から時刻t3までのオン時間Ton1は図15の遅延回路32の遅延時間に相当し、時刻t3から時刻t5までのオフ時間Toff1は図15の遅延回路31の遅延時間に相当する。オン時間Ton1とオフ時間Toff1との和がクロック信号clkの周期Tclkになる。次に、図16Bを参照して、図16Aの場合と同様に、時刻t1でクロック信号clkがHレベルに切替わることによって、NMOSトランジスタn_drがオン状態に切替わる。この結果、時刻t1以降、インダクタ電流ILが徐々に増加する。次の時刻t2で、図15の遅延回路32の遅延時間が経過する時刻t3より前に、Iload/Vinが上限値を超えたことによって、比較器CMP2の出力信号がLレベルに切替わる。これによって、ORゲート92の出力がHレベルに切替わるので、RSラッチ回路35がリセット状態になる。この結果、クロック信号clkがLレベルに切替わるので、NMOSトランジスタn_drがオフ状態になる。時刻t2以降、インダクタ電流ILが徐々に減少する。次の時刻t4で、図15の遅延回路31の遅延時間が経過する。このとき、比較器CMP2の出力は既にHレベルに戻っているので、RSラッチ回路35がセット状態になる。この結果、RSラッチ回路35の出力信号clkがHレベルに切替わる。図16A,Bを比較すると、図16Bの場合のオン時間Ton2時刻t1~t2は、図16Aの場合のオン時間Ton1時刻t1~t3よりも短い。一方、図16Bの場合のオフ時間Toff2時刻t2~t4は、図16Aの場合のオフ時間Toff1時刻t3~t5に等しい。クロック信号clkの周期に関しては、図16Bの場合のクロック信号clkの周期Ton2Toff2は、図16Aの場合のクロック信号clkの周期Tclkよりも短い。したがって、図15のパルス発生器30Aを備えたDC/DCコンバータ1では、Iload/Vinの大きさに応じてオン時間が変化する、フィードフォワード方式のPFMPulseFrequencyModulation制御が実現している。なお、図15、図16の場合とは逆に、Iload/Vinの大きさに応じてオフ時間を変化させることによって、インダクタ電流ILが上限値ILmaxを超えないように制御してもよい。<実施の形態2>実施の形態2では、負荷電流Iloadと入力直流電圧Vinとの比Iload/Vinに比例してインダクタ電流の上限値ILmaxを決定する第2の回路例が示される。実施の形態2によるDC/DCコンバータでは、図2および図3の第1のモニタ電圧生成部40に代えて、図17に示すモニタ電圧生成部100が設けられ、図2および図3の第2のモニタ電圧生成部50に代えて、図19に示すモニタ電圧生成部50Aが設けられる。その他の構成は、図2、図3に示したDC/DCコンバータ1,2と同じであるので説明を繰返さない。[モニタ電圧生成部100の構成]図17は、この発明の実施の形態2によるDC/DCコンバータに適用されるモニタ電圧生成部100の構成を示す回路図である。図17を参照して、モニタ電圧生成部100は、電圧電流変換部101と、ワンショットパルス発生器110と、第1の充電部111と、比較部116と、第2の充電部140と、サンプルホールド回路150と、電圧フォロアとして用いられる演算増幅器153とを含む。以下、各構成要素について詳しく説明する。電圧電流変換部101電圧電流変換部101は、入力直流電圧Vinに比例した電流値を有する変換電流I1を生成する。具体的には図17に示すように、電圧電流変換部101は、差動増幅器AMP2と、NMOSトランジスタ102と、抵抗素子103と、PMOSトランジスタ105,106とを含む。PMOSトランジスタ105、NMOSトランジスタ102および抵抗素子103は、電源ノードVDDと接地ノードGNDとの間にこの順で直列に接続される。差動増幅器AMP2の非反転入力端子には入力直流電圧Vinが入力される。差動増幅器AMP2の反転入力端子は、NMOSトランジスタ102と抵抗素子103との接続ノード104に接続される。PMOSトランジスタ106は、電源ノードVDDとノード107との間に設けられる。PMOSトランジスタ106のゲートが、PMOSトランジスタ105のゲートおよびドレインに接続されることによって、PMOSトランジスタ105,106はカレントミラーを構成する。上記の構成によれば、抵抗素子103の抵抗値をR3とすると、変換電流I1は、I1=Vin/R3...と表わされる。ワンショットパルス発生器110ワンショットパルス発生器110は、クロック信号clkがLレベルからHレベルに切替わったとき、所定時間たとえば、10nsHレベルとなるワンショットパルスを発生する。ワンショットパルス発生器110は、たとえば、図10で説明した構成を有する。第1の充電部111第1の充電部111は、クロック信号clkがLレベルからHレベルに切替わったときに初期化され、この初期化以降、変換電流I1によって充電される。具体的には図17に示すように、第1の充電部111は、変換電流I1によって充電されるコンデンサ113と、NMOSトランジスタ112とを含む。コンデンサ113およびNMOSトランジスタ112は、ノード107と接地ノードGNDとの間に互いに並列に接続される。ワンショットパルス発生器110から発生したパルスはNMOSトランジスタ112のゲートに入力される。これによって、クロック信号clkがLレベルからHレベルに切替わったときコンデンサ113の充電電圧は放電初期化される。比較部116比較部116は、第1の充電部111の充電電圧と所定の参照電圧Vrefとを比較し、第1の充電部111の充電電圧が参照電圧Vrefを超えるまでの間、活性状態Lレベルとなる信号を出力する。具体的には図17に示すように、比較部116は、比較器CMP3と、比較器CMP3の出力信号を反転して出力するインバータ117とを含む。比較器CMP3は、参照電圧Vrefとコンデンサ113の充電電圧とを比較し、コンデンサ113の充電電圧が参照電圧Vref以下のときHレベルの信号を出力し、コンデンサ113の充電電圧が参照電圧Vrefを超えたときLレベルの信号を出力する。なお、比較器CMP3に入力される参照電圧Vrefは、簡単のために図2の比較器CMP1に入力される参照電圧Vrefと同じにしているが、異なっていても構わない。比較器CMP3に入力される参照電圧Vrefの大きさに応じて抵抗素子103の抵抗値R3およびコンデンサ113の容量C1の少なくとも一方が調整される。第2の充電部140第2の充電部140は、クロック信号clkがLレベルからHレベルに切替わったときに初期化され、この初期化以降、比較部116の出力信号が活性状態Lレベルの間、すなわち、第1の充電部111の充電電圧が参照電圧Vfefを超えるまでの間、負荷電流Iloadに比例した大きさの電流k1Iloadによって充電される。具体的には図17に示すように、第2の充電部140は、コンデンサ142と、NMOSトランジスタ143と、PMOSトランジスタps1,141とを含む。PMOSトランジスタ141、PMOSトランジスタps1、およびコンデンサ142は、電源ノードVDDと接地ノードGNDとの間にこの順で直列に接続される。PMOSトランジスタ141のゲートは、図7で説明した負荷電流検出部70を構成するPMOSトランジスタ73のゲートおよびドレインに接続される。これによって、PMOSトランジスタ141,73はカレントミラーを構成するので、PMOSトランジスタ141には、負荷電流Iloadに比例した電流k1Iloadが流れるただし、k1は比例定数であり、たとえば、k1=1/1000。PMOSトランジスタps1のゲートには、比較部116の出力信号すなわち、インバータ117の出力信号が与えられる。したがって、PMOSトランジスタps1は、比較部116の出力信号がLレベルの間、すなわち、第1の充電部111の充電電圧が参照電圧Vrefを超えるまでの間、オン状態になる。NMOSトランジスタ143はコンデンサ142と並列に接続され、NMOSトランジスタ143のゲートには、ワンショットパルス発生器110から出力されたパルスが入力される。クロック信号clkがLレベルからHレベルに切替わったとき、ワンショットパルスによってNMOSトランジスタ143が一時的にオン状態になるので、コンデンサ113の充電電圧は放電初期化される。この初期化以降、比較部116の出力信号がLレベルの間、コンデンサ142は、負荷電流Iloadに比例した電流k1Iloadによって充電される。サンプルホールド回路150サンプルホールド回路150は、クロック信号clkがHレベルからLレベルに切替わったときに第2の充電部140すなわち、コンデンサ142の充電電圧を保持し、保持した充電電圧を第1のモニタ電圧Vm1として出力する。サンプルホールド回路150と、図2の比較器CMP2の非反転入力端子との間には、インピーダンス変換のために電圧フォロア演算増幅器153が設けられる。具体的には図17に示すように、サンプルホールド回路150は、PMOSトランジスタ151と、コンデンサ152とを含む。PMOSトランジスタ151の第1の主電極は、PMOSトランジスタps1とコンデンサ142との接続ノード145に接続され、PMOSトランジスタ151の第2の主電極は、電圧フォロアとして用いられる演算増幅器153の非反転入力端子に接続される。コンデンサ152は、PMOSトランジスタ151の第2の主電極と接地ノードGNDとの間に接続される。[モニタ電圧生成部100の動作]図18は、図17のモニタ電圧生成部100の各部の電圧波形を示す図である。図18の波形図は、上から順に、クロック信号clk、ワンショットパルス発生器110の出力信号、コンデンサ113の充電電圧ノード107の電圧V1、PMOSトランジスタps1のゲート電圧VGps1、およびコンデンサ142の充電電圧ノード145の電圧V2を示す。以下、図17、図18を参照して、モニタ電圧生成部100の動作について説明する。時刻t1で、クロック信号clkの立上がりに同期して、ワンショットパルス発生器110からパルスが発生する。このパルスをゲートに受けることによって、時刻t1から時刻t2まで、NMOSトランジスタ112,143がオン状態になり、コンデンサ113,142の充電電圧が初期化される。時刻t2以降、コンデンサ113は変換電流I1=Vin/R3によって充電され、コンデンサ142は負荷電流Iloadに比例した電流k1Iloadで充電される。次の時刻t3で、コンデンサ113の充電電圧V1が参照電圧Vrefに達する。これによって、比較器CMP3の出力がLレベルに切替わるので、PMOSトランジスタps1のゲート電圧VGps1がHレベルに切替わる。この結果、PMOSトランジスタps1がオフ状態になるので、コンデンサ142の充電が停止する。このときのコンデンサ142の充電電圧V2がモニタ電圧Vm1に相当する。コンデンサ113の容量をC1とすると、コンデンサ113の充電時間Δt時刻t2から時刻t3までは、Δt=VrefC1/I1=VrefC1R3/Vin...で表わされる。コンデンサ142の容量をC2とすると、コンデンサ142はこの充電時間Δtの間、電流k1Iloadで充電されるので、モニタ電圧Vm1は、Vm1=Δtk1Iload/C2=∝Iload/Vin...で与えられる。すなわち、モニタ電圧Vm1は、負荷電流Iloadと入力直流電圧Vinとの比Iload/Vinに比例する。次の時刻t4で、クロック信号clkがHレベルからLレベルに立下がる。このタイミングで、サンプルホールド回路150は、コンデンサ142の充電電圧V2すなわち、モニタ電圧Vm1を保持する。インダクタ11の電流ILを制限するのはNMOSトランジスタn_drがオンしている期間なので、クロック信号clkがLレベルの期間に、コンデンサ142の充電電圧V2をモニタ電圧Vm1としてコンデンサ152に保持し、比較器CMP2の非反転入力端子に与える。[モニタ電圧生成部50Aの構成]図19は、この発明の実施の形態2によるDC/DCコンバータに適用されるモニタ電圧生成部50Aの構成を示す回路図である。図19のモニタ電圧生成部50Aは、定電流源52を含まない点で図6のモニタ電圧生成部50と異なる。したがって、抵抗素子53には、インダクタ電流ILに比例した電流k3ILmaxが流れる。接続ノード54の電圧抵抗素子53の両端の電位差Vm2は、Vm2=k3ILRmax...で与えられ、インダクタ電流ILに比例する。この電圧Vm2がモニタ電圧Vm2として比較器CMP2の反転入力端子に入力される。比較器CMP2により、式20のモニタ電圧Vm1と、式21のモニタ電圧Vm2とが比較されるので、インダクタ電流ILの上限値ILmaxについて、ILmax∝Iload/Vin...とすることができる。[実施の形態2によるDC/DCコンバータ効果]上記のとおり、実施の形態2によるDC/DCコンバータによれば、入力直流電圧Vinと負荷電流Iloadの変化に応じてリアルタイムでインダクタ電流の上限値ILmaxを決めることができる。このため、常に最大の電力変換効率でDC/DCコンバータを動作させることができる。特に、実施の形態2の場合には、実施の形態1の場合と異なり、図6で説明したような線型領域非飽和領域で動作させるNMOSトランジスタn1を必要としない。このため、トランジスタの動作領域の設定が不要になるというメリットがある。<実施の形態3>実施の形態1,2では、インダクタ電流ILの上限値ILmaxは、負荷電流Iloadを供給できる必要最低値に設定される。このため、昇圧開始時や一時的に出力電圧Voutが降下した場合には大きな負荷電流Iloadが得られず、出力電圧Voutが設定電圧に到達するまでに時間がかかる。実施の形態3のDC/DCコンバータは、上記の問題を解決することを目的とし、出力電圧Voutの期待値からのずれに応じてインダクタ電流ILの上限値ILamxを増加させ、出力電圧Voutの安定性を向上させる。図20は、この発明の実施の形態3によるDC/DCコンバータに適用されるモニタ電圧生成部50Bの構成を示す回路図である。図2、図3のDC/DCコンバータ1,2において、モニタ電圧生成部50が図20のモニタ電圧生成部50Bに置き換えられる。モニタ電圧生成部50B以外の構成は、実施の形態1の場合と同じである。図20を参照して、モニタ電圧生成部50Bは、演算トランスコンダクタンス増幅器OTA:OperationalTranscondactanceAmplifier120をさらに含む点で、実施の形態1で説明した図6のモニタ電圧生成部50Aと異なる。OTA120の反転入力端子には参照電圧Vrefが入力され、OTA120の非反転入力端子には図2、図3の分圧回路21の出力電圧Vout2が入力される。参照電圧Vrefは、出力電圧Voutの期待値Voutに応じて設定される。分圧回路21の分圧比をα=R1/R1R2とすれば、参照電圧Vrefはα×Voutで与えられる。なお、OTA120に入力される参照電圧は、比較器CMP1に入力される参照電圧と必ずしも同じにする必要はない。OTA120は、参照電圧Vrefと分圧回路21の出力電圧Vout2との電圧差に応じた補正電流Imdを、接続ノード54を介して抵抗素子53に供給する。したがって、抵抗素子53には、インダクタ電流ILに比例した電流k3ILに、定電流Icsおよび補正電流Imdを加算した加算電流が流れる。接続ノード54の電圧抵抗素子53の両端の電位差Vm2は、Vm2=Rmax...で表わされ、この加算電流に比例する。Vref>Vout2の場合、すなわち、出力電圧Voutが期待値Voutよりも低い場合には補正電流Imdは負になるので、OTA120は電流を吸収する。この結果、ILmaxは実効的に増加するので、出力電圧Voutの立上がり速度を早めることができる。Vref<Vout2の場合、すなわち出力電圧Voutが期待値Voutよりも高い場合、補正電流Imdは正になるので、OTA120は電流を出力する。この結果、ILmaxは実効的に減少するので、負荷には必要量に満たない電流しか供給されず、出力電圧Voutは降下する。なお、図20のOTA120は、図19に示した実施の形態2のDC/DCコンバータで用いられるモニタ電圧生成部50Aにも適用することができる。図21の場合と同様に、OTA120の反転入力端子には参照電圧Vrefが入力され、OTA120の非反転入力端子には図2、図3の分圧回路21の出力電圧Vout2が入力される。OTA120の出力端子は、接続ノード54に接続される。したがって、抵抗素子53には、インダクタ電流ILに比例した電流k3ILに、OTA120から出力された補正電流Imdを加算した加算電流が流れる。図21は、図20のOTA120の構成の一例を示す回路図である。図21を参照して、OTA120は、PMOSトランジスタ121~124と、NMOSトランジスタ125~128と、定電流源130とを含む。トランジスタ121,125は、この順で直列に電源ノードVDDおよび接地ノードGND間に接続され、トランジスタ122,128は、この順で直列に電源ノードVDDおよび接地ノードGND間に接続される。トランジスタ123,126は、この順で直列にノード129と接地ノードGNDとの間に接続され、トランジスタ124,127は、この順で直列にノード129と接地ノードGNDとの間に接続される。定電流源130は、電源ノードVDDとノード129との間に接続される。PMOSトランジスタ121のゲートは、そのドレインに接続されるとともに、PMOSトランジスタ122のゲートに接続される。すなわち、PMOSトランジスタ121,122はカレントミラーを構成する。NMOSトランジスタ126のゲートは、そのドレインに接続されるとともに、NMOSトランジスタ125のゲートに接続される。すなわち、NMOSトランジスタ125,126はカレントミラーを構成する。NMOSトランジスタ127のゲートは、そのドレインに接続されるとともに、NMOSトランジスタ128のゲートに接続される。すなわち、NMOSトランジスタ127,128はカレントミラーを構成する。上記構成のOTA120において、PMOSトランジスタ124のゲートがOTA120の非反転入力端子INpとして用いられ、PMOSトランジスタ123のゲートがOTA120の反転入力端子INnとして用いられる。トランジスタ122,128の接続ノード131が、OTA120の出力ノードOUT3として用いられる。したがって、非反転入力端子INpの電圧が反転入力端子INnの電圧よりも増加すれば、その増加量に応じてトランジスタ124,127,128を流れる電流が減少し、トランジスタ123,126,125,121,122を流れる電流が増加する。この結果、出力ノードからOUT3から外部に流出する電流が増加する。逆に、非反転入力端子INpの電圧が反転入力端子INnの電圧よりも減少すれば、その減少量に応じてトランジスタ124,127,128を流れる電流が増加し、トランジスタ123,126,125,121,122を流れる電流が減少する。この結果、外部から出力ノードOUT3に流入する電流が増加する。今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"