"基板の上に形成された酸化シリコン層と、前記酸化シリコン層の上に形成されたInAlAs層と、前記InAlAs層の上に形成されたGaAsSb層と、前記GaAsSb層の上に形成されたInGaAs層と、前記InGaAs層の上に形成されたp型のInAlAs層と、前記p型のInAlAs層の上に形成されたn型のInGaAs層とを備えることを特徴とする半導体積層基板。請求項1記載の半導体積層基板において、前記基板は、シリコンから構成されていることを特徴とする半導体積層基板。InP基板の上にn型のInGaAsを成長してn型のInGaAs層を成長する工程と、前記n型のInGaAs層の上にp型のInAlAsを成長してp型のInAlAs層を成長する工程と、前記p型のInAlAs層の上にInGaAsを成長してInGaAs層を成長する工程と、前記InGaAs層の上にGaAsSbを成長してGaAsSb層を成長する工程と、前記GaAsSb層の上にInAlAsを成長してInAlAs層を成長する工程と、前記InAlAs層の上に酸化シリコンを堆積して酸化シリコン層を形成する工程と、前記酸化シリコン層の上に基板を貼り合わせる工程と、前記基板を貼り合わせた後で、前記InP基板を除去する工程とを備えることを特徴とする半導体積層基板の製造方法。請求項3記載の半導体積層基板の製造方法において、前記基板は、シリコンから構成されていることを特徴とする半導体積層基板の製造方法。しかしながら、上述した製造方法では、まず、基板の全域に形成したnチャネル層となるInGaAs層、またはpチャネル層となるゲルマニウム層を、選択的に除去してnチャネル層またはpチャネル層を形成している。また、この次に、選択成長マスクを形成し、ゲルマニウムを堆積してpチャネル層を形成し、または、InGaAsを堆積してnチャネル層を形成している。このように、複雑な工程が必要となる。また、選択成長マスクを用いた各層の形成では、シリコンに対する格子不整合が大きいInGaAsやゲルマニウム層を堆積するため、高品質の結晶を形成することが容易ではない。このように、上述したような、シリコン基板などの基板の上に、シリコン以外の半導体によるCMOSトランジスタを製造する場合、工程が複雑となり、また、高品質のチャネル層が形成しにくいという問題があった。本発明は、以上のような問題点を解消するためになされたものであり、様々な基板の上にシリコン以外の半導体の高品質なチャネル層によるCMOS構造が、複雑な工程を必要とせずに形成できるようにすることを目的とする。本発明に係る半導体積層基板は、基板の上に形成された酸化シリコン層と、酸化シリコン層の上に形成されたInAlAs層と、InAlAs層の上に形成されたGaAsSb層と、GaAsSb層の上に形成されたInGaAs層と、InGaAs層の上に形成されたp型のInAlAs層と、p型のInAlAs層の上に形成されたn型のInGaAs層とを備える。なお、基板は、シリコンから構成されていればよい。また、本発明に係る半導体積層基板の製造方法は、InP基板の上にn型のInGaAsを成長してn型のInGaAs層を成長する工程と、n型のInGaAs層の上にp型のInAlAsを成長してp型のInAlAs層を成長する工程と、p型のInAlAs層の上にInGaAsを成長してInGaAs層を成長する工程と、InGaAs層の上にGaAsSbを成長してGaAsSb層を成長する工程と、GaAsSb層の上にInAlAsを成長してInAlAs層を成長する工程と、InAlAs層の上に酸化シリコンを堆積して酸化シリコン層を形成する工程と、酸化シリコン層の上に基板を貼り合わせる工程と、基板を貼り合わせた後で、InP基板を除去する工程とを備える。なお、基板は、シリコンから構成されていればよい。以上説明したことにより、本発明によれば、様々な基板の上にシリコン以外の半導体の高品質なチャネル層によるCMOS構造が、複雑な工程を必要とせずに形成できるようになるという優れた効果が得られる。以下、本発明の実施の形態について図を参照して説明する。図1は、本発明の実施の形態における半導体積層基板の構成を模式的に示す断面図である。この半導体積層基板は、シリコン基板101の上に形成された酸化シリコン層102と、酸化シリコン層102の上に形成されたInAlAs層103と、InAlAs層103の上に形成されたGaAsSb層104と、GaAsSb層104の上に形成されたInGaAs層105と、InGaAs層105の上に形成されたp型のInAlAs層106と、p型のInAlAs層106の上に形成されたn型のInGaAs層107とを備える。例えば、酸化シリコン層102は、SiO2から構成され、層厚100nm程度とされていればよい。また、InAlAs層103は、アンドープのIn052Al048Asから構成され、層厚100nm程度とされていればよい。また、GaAsSb層104は、アンドープのGaAs05Sb05から構成され、層厚20nm程度とされていればよい。また、InGaAs層105は、アンドープのIn053Ga047Asから構成され、層厚10nm程度とされていればよい。また、p型のInAlAs層106は、約1×1018cm3のp型不純物がドーピングされたIn052Al048Asから構成され、層厚20nm程度とされてればよい。また、n型のInGaAs層107は、約5×1018cm3のn型不純物がドーピングされたIn053Ga047Asから構成され、層厚100nm程度とされていればよい。次に、本実施の形態における半導体積層基板の製造方法について図2A~図2Cを用いて説明する。図2A~図2Cは、本発明の実施の形態における半導体積層基板の製造方法を説明するための各工程における状態を模式的に示す断面図である。まず、図2Aに示すように、InP基板201の上に、n型のInGaAs、p型のInAlAs、アンドープのInGaAs、アンドープのGaAsSb、アンドープのInAlAsを順次にエピタキシャル成長し、n型のInGaAs層107、p型のInAlAs層106、InGaAs層105、GaAsSb層104、InAlAs層103を積層する。例えば、約5×1018cm3のn型不純物がドーピングされたIn053Ga047Asを100nm成長し、次いで、約1×1018cm3のp型不純物がドーピングされたIn052Al048Asを20nm成長し、次いで、アンドープのIn053Ga047Asを10nm成長し、次いで、アンドープのGaAs05Sb05を20nm成長し、次いで、アンドープのIn052Al048Asを100nm成長すればよい。これらのことにより、InP基板201の上に格子整合して各化合物半導体層がエピタキシャル成長する。これらは、よく知られた分子線エピタキシーMolecularBeamEpitaxy:MBE法もしくは有機金属気相成長MetalOrganicVaporPhaseEpitaxy:MOVPE法などにより結晶成長することで行えばよい。次に、図2Bに示すように、InAlAs層103の上に酸化シリコンを堆積して酸化シリコン層102を形成する。例えば、広く用いられている電子サイクロトロン共鳴ElectronCyclotronResonance:ECRスパッタ法などの薄膜堆積法によりSiO2を堆積することで形成すればよい。次に、図2Cに示すように、酸化シリコン層102にシリコン基板101を貼り合わせる。例えば、真空中でECRプラズマを照射して酸化シリコン層102の表面貼り合わせ面を活性化し、この活性化した酸化シリコン層102にシリコン基板101の表面貼り合わせ面を当接させ、また、所定の加熱処理を加えることで貼り合わせればよい非特許文献3参照。次に、上述したようにシリコン基板101を貼り合わせた後で、InP基板201を除去することで、図1に示したように、本実施の形態における半導体積層基板が得られる。例えば、塩酸系のエッチャントエッチング液を用いた選択化学エッチングによりInP基板201をエッチング除去すればよい非特許文献3参照。塩酸系のエッチャントによれば、InPとInGaAsに対する大きな選択比があり、InGaAsに対してInPの方が選択的にエッチングされる。従って、n型のInGaAs層107は、InP基板201の除去におけるエッチング停止層として機能する。上述した本実施の形態における半導体積層基板を用いることで、例えば、図3に示すようなCMOS構造が形成できる。図3は、本発明の実施の形態における半導体積層基板を用いて作製されたCMOS構造の構成を模式的に示す断面図である。このCMOS構造では、まず、InAlAs層103およびp型のInAlAs層106が、障壁層として機能する。また、GaAsSb層104が、正孔走行層として機能する。また、InGaAs層105が、電子走行層として機能する。このような層構成としている半導体積層基板において、nチャネル領域301とpチャネル領域302とを、素子間分離領域303を挟んで配置することができる。nチャネル領域301では、ゲート領域にパターニングしたn型のInGaAs層107にゲート電極311がショットキー接続している。また、ゲート電極311を挟むように、p型のInAlAs層106,InGaAs層105,GaAsSb層104,およびInAlAs層103の途中までn型不純物を高濃度に導入したn領域312,n領域313が形成されている。これらは、イオン注入法により形成すればよい。また、n領域312,n領域313には、p型のInAlAs層106においてソース電極314,ドレイン電極315がオーミック接続している。これらにより、nチャネルトランジスタが構成されている。また、pチャネル領域302では、n型のInGaAs層107を除去して露出させたp型のInAlAs層106にゲート電極321がショットキー接続している。また、ゲート電極321を挟むように、p型のInAlAs層106,InGaAs層105,GaAsSb層104,およびInAlAs層103の途中までp型不純物を高濃度に導入したp領域322,p領域323が形成されている。これらは、イオン注入法により形成すればよい。また、p領域322,p領域323には、p型のInAlAs層106においてソース電極324,ドレイン電極325がオーミック接続している。これらにより、pチャネルトランジスタが構成されている。上述では、n型のInGaAs層107を選択的に除去することで、nチャネル領域301では、ゲート領域にn型のInGaAs層107を残し、pチャネル領域302では、p型のInAlAs層106を露出させる。このn型のInGaAs層107の選択的な除去パターニングは、ウエットエッチング非特許文献6参照、また、反応性イオンエッチング非特許文献7参照により行えばよい。上述した各トランジスタにおいては、電子走行層となるInGaAs層105を電子が走行する。また、が、電子走行層となるGaAsSb層104を正孔が走行する。次に、本実施の形態における半導体積層基板におけるバンド構造について説明する。図4は、InAlAs層103,GaAsSb層104,InGaAs層105,p型のInAlAs層106におけるバンド構造を示すバンド図である。これらの各化合物半導体層は、InP基板に格子整合してエピタキシャル成長させて形成したものである。図4において、電荷中性準位E0を0eVとして基準としている。図5に示すように、電子は価電子帯端の低いInGaAs層105に蓄積し、正孔は価電子帯端の高いGaAsSb層104に蓄積することがわかる。また、p型のInAlAs層106の伝導体端は、InPに格子整合するInGaAs層105の伝導帯端よりも約0.5eV高く、InGaAs層105は電子の量子井戸として作用する。同様に、InAlAs層103とGaAsSb層104との価電子帯バンド不連続は0.6eVであり、GaAsSb層104は正孔の量子井戸として作用する。これらの閉じ込め効果により高い電子および正孔移動度がもたらされる。以上に説明したように、本発明では、InP基板上に堆積したIII-V族化合物半導体からなるエピタキシャル膜およびSiO2膜を、シリコン基板に貼り合わせることによって、nチャネルとして作用するInGaAs電子走行層と、pチャネルとして作用するGaAsSb正孔走行層を有する半導体積層基板を形成している。このように、本発明によれば、半導体積層基板を1回の貼り合わせ工程で作製できる。また、このように作製した本発明の半導体積層基板を用いることで、同一基板上にnチャネル、pチャネルを有する相補型回路素子が、容易に作製できるようになる。まず、pチャネルとして作用する領域ではn型のInGaAs層を選択的に除去し、nチャネルとして作用する領域では必要に応じてn型のInGaAs層を選択的に除去すればよい。また、nチャネル領域では、高濃度にn型ドープしたn領域にソース電極,ドレイン電極を形成し、pチャネル領域では、高濃度p型ドープをしたp領域にソース電極,ドレイン電極を形成すればよい、また、各領域で、ソースドレインの間にゲート電極を形成することにより、InGaAs層、GaAsSb層が各々nチャネル電子走行層、pチャネル正孔走行層として動作するトランジスタの作製が可能となる。本発明の半導体積層基板によれば、シリコンよりも高い電子および正孔移動度を有するInGaAsおよびGaAsSbを、各々nチャネル、およびpチャネルとして用いることができるため、表面シリコン層、埋め込み絶縁層およびシリコン基部からなるSOI構造で形成されるCMOSトランジスタよりも優れた素子特性のCMOSトランジスタを、シリコン基板の上に簡便な方法で作製しまた提供することができる。なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述した実施の形態では、InAlAs層、InGaAs層、GaAsSb層の組成をInP基板に格子整合するものとして説明したが、各層の混晶組成および層厚は、上述した限りではない。各層は、エピタキシャル成長する際の基板であるInPに対する臨界膜厚を越えない範囲で、トランジスタ動作が可能となるように設計すればよい。各層を臨界膜厚以下とすることによって、格子不整合に伴う結晶欠陥の生成を抑制できるようになる。また、例えば、電子走行層として機能させるInGaAs層では、In組成がGa組成よりも大きいInリッチな組成とすることにより、電子移動度の向上が期待できる。同様に、正孔走行層として機能させるGaAsSb層では、Sb組成がAs組成よりも大きいSbリッチな組成とすることによって、正孔の移動度を向上させることが可能となる。また、n型のInGaAs層のIn組成を下げることによって、ショットキー障壁高さを調整し、nチャネルのトランジスタの閾値を調整することも可能となる。例えば、アンドープのGaAs025Sb075からなる層厚約20nmのGaAsSb層正孔走行層、アンドープのIn07Ga03Asからなる層厚約10nmのInGaAs層電子走行層、n型不純物がドーピングされたIn04Ga06Asからなる層厚10nmのn型のInGaAs層エッチング停止層を用いることが可能である。また、アンドープのInAlAs層、アンドープのGaAsSb層、アンドープのInGaAs層、p型のInAlAs層、n型のInGaAs層の各層の層厚さ、p型のInAlAsおよびn型のInGaAsにおけるドーピング濃度は、トランジスタの閾値設計を勘案して適宜に設定すればよい。また、トランジスタの閾値電圧の設計によっては、nチャネル領域のゲート電極直下のn型のInGaAs層は除去してもかまわない。また、上述では、InP基板上に積層されたエピタキシャル膜およびSiO2膜を、シリコン基板上に貼り合わせた例について説明したが、この基板はシリコンだけに限定されるものではなく、SiO2膜との密着性が良好な材料であれば、いずれの材料を用いてもかまわない。本発明によれば、様々な素子が形成される様々な基板の上に、上述したCMOS構造を形成することが可能である。"