基板と、前記基板の主面上に位置し、第1導電型のドリフト領域を含む第1炭化珪素半導体層とを備えた半導体素子であって、前記基板の前記主面の法線方向から見て、ユニットセル領域と、前記ユニットセル領域と前記半導体素子の端部との間に位置する終端領域とを含み、前記終端領域は、前記第1炭化珪素半導体層に、前記ドリフト領域と接するように配置された第2導電型のリング領域を有し、前記リング領域は、前記第1炭化珪素半導体層の表面に接する高濃度リング領域と、前記高濃度リング領域よりも低い濃度で第2導電型の不純物を含み、底面で前記第1炭化珪素半導体層に接する低濃度リング領域とを含んでおり、前記高濃度リング領域の側面は、前記ドリフト領域と接し、前記半導体基板の前記主面の法線方向から見て、前記高濃度リング領域と前記低濃度リング領域とは同一の輪郭を有している半導体素子。前記高濃度リング領域の平均不純物濃度は、前記低濃度不純物領域の平均不純物濃度の2倍以上である請求項1に記載の半導体素子。前記高濃度リング領域における前記基板の前記主面の法線に沿った厚さは15nm以上であり、前記低濃度リング領域における前記基板の前記主面の法線に沿った厚さは100nm以上である請求項1または2に記載の半導体素子。前記基板の前記主面の法線方向から見て、前記ユニットセル領域と前記終端領域との間に位置するダイオード領域をさらに含み、前記ダイオード領域は、前記第1炭化珪素半導体層に、前記ドリフト領域と接するように配置された第2導電型領域を有し、前記第2導電型領域は、前記第1炭化珪素半導体層の表面に接する高濃度領域と、前記高濃度領域よりも低い濃度で第2導電型の不純物を含み、底面で前記ドリフト領域に接する低濃度領域とを含んでおり、前記半導体基板の前記主面の法線方向から見て、前記高濃度領域と前記低濃度領域とは同一の輪郭を有している請求項1から3のいずれかに記載の半導体素子。前記高濃度領域の平均不純物濃度は、前記低濃度領域の平均不純物濃度の2倍以上である請求項4に記載の半導体素子。前記高濃度領域における前記基板の前記主面の法線に沿った厚さは15nm以上であり、前記低濃度領域における前記基板の前記主面の法線に沿った厚さは100nm以上である請求項4または5に記載の半導体素子。前記リング領域の深さ方向における不純物濃度プロファイルと、前記第2導電型領域の深さ方向における不純物濃度プロファイルとは略等しい請求項4から6のいずれかに記載の半導体素子。前記ユニットセル領域は、複数のユニットセルを含んでおり、各ユニットセルは、前記第1炭化珪素半導体層内において、前記ドリフト領域に隣接して配置された第2導電型のボディ領域と、前記ボディ領域内に位置する第1導電型の不純物領域と、前記第1炭化珪素半導体層の上に配置されたゲート絶縁膜と、前記ゲート絶縁膜の上に配置されたゲート電極と、前記不純物領域と電気的に接続された第1オーミック電極と、前記基板の前記主面と反対側の面に設けられた第2オーミック電極とをさらに備える請求項1から7のいずれかに記載の半導体素子。前記各ユニットセルは、前記第1炭化珪素半導体層上に、前記ボディ領域の少なくとも一部および前記不純物領域の少なくとも一部にそれぞれ接して配置された第1導電型の第2炭化珪素半導体層をさらに備える請求項8に記載の半導体素子。前記ボディ領域は、前記第1炭化珪素半導体層の表面に接する第1ボディ領域と、前記第1ボディ領域よりも低い濃度で第2導電型の不純物を含み、底面で前記第1炭化珪素半導体層に接する第2ボディ領域とを含む請求項8または9に記載の半導体素子。前記ボディ領域の深さ方向における不純物濃度プロファイルと、前記リング領域の深さ方向における不純物濃度プロファイルとは略等しい請求項10に記載の半導体素子。前記基板の前記主面の法線方向から見て、前記第1ボディ領域と前記第2ボディ領域とは同一の輪郭を有している請求項10または11に記載の半導体素子。前記高濃度リング領域および前記低濃度リング領域は、同一の注入マスクを用いて、前記第1炭化珪素半導体層の一部に第2導電型の不純物イオンを注入することによって形成されている請求項1から12のいずれかに記載の半導体素子。前記高濃度領域および前記低濃度領域は、同一の注入マスクを用いて、前記第1炭化珪素半導体層の一部に第2導電型の不純物イオンを注入することによって形成されている請求項4から7のいずれかに記載の半導体素子。前記第1ボディ領域および前記第2ボディ領域は、同一の注入マスクを用いて、前記第1炭化珪素半導体層の一部に第2導電型の不純物イオンを注入することによって形成されている請求項10から12のいずれかに記載の半導体素子。請求項1から請求項12に記載の半導体素子の製造方法であって、前記高濃度リング領域および前記低濃度リング領域を、同一の注入マスクを用いて、前記第1炭化珪素半導体層の一部に第2導電型の不純物イオンを注入することによって形成する工程を包含する半導体素子の製造方法。請求項4から請求項7に記載の半導体素子の製造方法であって、前記高濃度リング領域、前記低濃度リング領域、前記高濃度領域および前記低濃度領域を、同一の注入マスクを用いて、前記第1炭化珪素半導体層の一部に第2導電型の不純物イオンを注入することによって形成する工程を包含する半導体素子の製造方法。請求項10から12のいずれかに記載の半導体素子の製造方法であって、前記高濃度リング領域、前記低濃度リング領域、前記第1ボディ領域および前記第2ボディ領域を、同一の注入マスクを用いて、前記第1炭化珪素半導体層の一部に第2導電型の不純物イオンを注入することによって形成する工程を包含する半導体素子の製造方法。請求項10から12のいずれかに記載の半導体素子の製造方法であって、前記半導体素子は、前記ユニットセル領域と前記終端領域との間に位置するダイオード領域をさらに備え、前記ダイオード領域は、前記第1炭化珪素半導体層に、前記ドリフト領域と接するように配置された第2導電型領域を有し、前記第2導電型領域は、前記第1炭化珪素半導体層の表面に接する高濃度領域と、前記高濃度領域よりも低い濃度で第2導電型の不純物を含み、底面で前記ドリフト領域に接する低濃度領域とを含んでおり、前記半導体素子の製造方法は、前記高濃度リング領域、前記低濃度リング領域、前記第1ボディ領域、前記第2ボディ領域、前記高濃度領域および前記低濃度領域を、同一の注入マスクを用いて、前記第1炭化珪素半導体層の一部に第2導電型の不純物イオンを注入することによって形成する工程を包含する半導体素子の製造方法。請求項10から12のいずれかに記載の半導体素子の製造方法であって、前記半導体素子の前記第1ボディ領域の不純物濃度を変化させながら、前記第2炭化珪素半導体層の不純物濃度および厚さを調整することにより、前記半導体素子の閾値電圧を一定に保ちつつ、前記第1オーミック電極と前記ゲート電極との間の電位が等しいときに、前記第1オーミック電極から前記第2オーミック電極に向かって電流を流すときの、電流が流れ始める電圧の絶対値を制御する工程を包含する半導体素子の製造方法。基板と、前記基板の主面上に位置し、第1導電型のドリフト領域を含む第1炭化珪素半導体層とを備えた半導体素子であって、前記基板の前記主面の法線方向から見て、ユニットセル領域と、前記ユニットセル領域と前記半導体素子の端部との間に位置する終端領域とを含み、前記終端領域は、前記第1炭化珪素半導体層に、前記ドリフト領域と接するように配置された第2導電型のリング領域を有し、前記リング領域は、前記第1炭化珪素半導体層の表面に接する高濃度リング領域と、前記高濃度リング領域よりも低い濃度で第2導電型の不純物を含み、底面で前記第1炭化珪素半導体層に接する低濃度リング領域とを含んでおり、前記高濃度リング領域の側面は、前記ドリフト領域と接し、前記半導体基板の前記主面の法線方向から見て、前記高濃度リング領域と前記低濃度リング領域とは同一の輪郭を有しており、前記ユニットセル領域は、複数のユニットセルを含んでおり、各ユニットセルは、前記第1炭化珪素半導体層内において、前記ドリフト領域に隣接して配置された第2導電型のボディ領域と、前記ボディ領域内に位置する第1導電型の不純物領域と、前記第1炭化珪素半導体層の上に配置されたゲート絶縁膜と、前記ゲート絶縁膜の上に配置されたゲート電極と、前記不純物領域と電気的に接続された第1オーミック電極と、前記基板の前記主面と反対側の面に設けられた第2オーミック電極とを備え、前記第1ボディ領域の不純物濃度を変化させながら、前記第2炭化珪素半導体層の不純物濃度および厚さを調整することにより、前記半導体素子の閾値電圧を一定に保ちつつ、前記第1オーミック電極と前記ゲート電極との間の電位が等しいときに、前記第1オーミック電極から前記第2オーミック電極に向かって電流を流すときの、電流が流れ始める電圧の絶対値を制御することによって設計された半導体素子。半導体のpn接合を利用した終端構造の耐圧は、半導体の不純物濃度や半導体の絶縁破壊電界等から決定される。しかしながら、本発明者が検討したところ、図12cに示す終端構造例えば特許文献1~3によると、所望の耐圧を有するパワー素子が得られない場合がある。また、特許文献4および特許文献5に提案された終端構造について、本発明者が検討したところ、後で詳述するように、チップ面積に占める終端領域の面積の割合が増大するおそれがあることが分かった。本発明は、上記事情に鑑みてなされたものであり、その主な目的は、素子耐圧の低下を抑制でき、かつ小型化が可能な半導体素子を提供することにある。本発明の実施形態の半導体素子は、基板と、前記基板の主面上に位置し、第1導電型のドリフト領域を含む第1炭化珪素半導体層とを備えた半導体素子であって、前記基板の前記主面の法線方向から見て、ユニットセル領域と、前記ユニットセル領域と前記半導体素子の端部との間に位置する終端領域とを含み、前記終端領域は、前記第1炭化珪素半導体層に、前記ドリフト領域と接するように配置された第2導電型のリング領域を有し、前記リング領域は、前記第1炭化珪素半導体層の表面に接する高濃度リング領域と、前記高濃度リング領域よりも低い濃度で第2導電型の不純物を含み、底面で前記第1炭化珪素半導体層に接する低濃度リング領域とを含んでおり、前記高濃度リング領域の側面は、前記ドリフト領域と接し、前記半導体基板の前記主面の法線方向から見て、前記高濃度リング領域と前記低濃度リング領域とは同一の輪郭を有している。本発明の実施形態の半導体素子の製造方法は、上記の半導体素子を製造する方法であって、前記高濃度リング領域および前記低濃度リング領域を、同一の注入マスクを用いて、前記第1炭化珪素半導体層の一部に第2導電型の不純物イオンを注入することによって形成する工程を包含する。本発明の他の実施形態の半導体素子の製造方法は、上記の半導体素子を製造する方法であって、前記高濃度リング領域、前記低濃度リング領域、前記高濃度領域および前記低濃度領域を、同一の注入マスクを用いて、前記第1炭化珪素半導体層の一部に第2導電型の不純物イオンを注入することによって形成する工程を包含する。本発明のさらに他の実施形態の半導体素子の製造方法は、上記の半導体素子を製造する方法であって、前記高濃度リング領域、前記低濃度リング領域、前記第1ボディ領域および前記第2ボディ領域を、同一の注入マスクを用いて、前記第1炭化珪素半導体層の一部に第2導電型の不純物イオンを注入することによって形成する工程を包含する。本発明のさらに他の実施形態の半導体素子の製造方法は、上記の半導体素子を製造する方法であって、前記半導体素子は、前記ユニットセル領域と前記終端領域との間に位置するダイオード領域をさらに備え、前記ダイオード領域は、前記第1炭化珪素半導体層に、前記ドリフト領域と接するように配置された第2導電型領域を有し、前記第2導電型領域は、前記第1炭化珪素半導体層の表面に接する高濃度領域と、前記高濃度領域よりも低い濃度で第2導電型の不純物を含み、底面で前記ドリフト領域に接する低濃度領域とを含んでおり、前記半導体素子の製造方法は、前記高濃度リング領域、前記低濃度リング領域、前記第1ボディ領域、前記第2ボディ領域、前記高濃度領域および前記低濃度領域を、同一の注入マスクを用いて、前記第1炭化珪素半導体層の一部に第2導電型の不純物イオンを注入することによって形成する工程を包含する。本発明のさらに他の半導体素子の製造方法は、上記の半導体素子を製造する方法であって、前記半導体素子の前記第1ボディ領域の不純物濃度を変化させながら、前記第2炭化珪素半導体層の不純物濃度および厚さを調整することにより、前記半導体素子の閾値電圧を一定に保ちつつ、前記第1オーミック電極と前記ゲート電極との間の電位が等しいときに、前記第1オーミック電極から前記第2オーミック電極に向かって電流を流すときの、電流が流れ始める電圧の絶対値を制御する工程を包含する。本発明の他の実施形態の半導体素子は、基板と、前記基板の主面上に位置し、第1導電型のドリフト領域を含む第1炭化珪素半導体層とを備えた半導体素子であって、前記基板の前記主面の法線方向から見て、ユニットセル領域と、前記ユニットセル領域と前記半導体素子の端部との間に位置する終端領域とを含み、前記終端領域は、前記第1炭化珪素半導体層に、前記ドリフト領域と接するように配置された第2導電型のリング領域を有し、前記リング領域は、前記第1炭化珪素半導体層の表面に接する高濃度リング領域と、前記高濃度リング領域よりも低い濃度で第2導電型の不純物を含み、底面で前記第1炭化珪素半導体層に接する低濃度リング領域とを含んでおり、前記高濃度リング領域の側面は、前記ドリフト領域と接し、前記半導体基板の前記主面の法線方向から見て、前記高濃度リング領域と前記低濃度リング領域とは同一の輪郭を有しており、前記ユニットセル領域は、複数のユニットセルを含んでおり、各ユニットセルは、前記第1炭化珪素半導体層内において、前記ドリフト領域に隣接して配置された第2導電型のボディ領域と、前記ボディ領域内に位置する第1導電型の不純物領域と、前記第1炭化珪素半導体層の上に配置されたゲート絶縁膜と、前記ゲート絶縁膜の上に配置されたゲート電極と、前記不純物領域と電気的に接続された第1オーミック電極と、前記基板の前記主面と反対側の面に設けられた第2オーミック電極とを備え、前記第1ボディ領域の不純物濃度を変化させながら、前記第2炭化珪素半導体層の不純物濃度および厚さを調整することにより、前記半導体素子の閾値電圧を一定に保ちつつ、前記第1オーミック電極と前記ゲート電極との間の電位が等しいときに、前記第1オーミック電極から前記第2オーミック電極に向かって電流を流すときの、電流が流れ始める電圧の絶対値を制御することによって設計されている。上述したように、従来の終端構造によると、所望の耐圧が得られない場合がある。以下、再び図12を参照しながら、従来の終端構造の問題点について、本発明者が検討した結果を説明する。本発明者がシミュレーションにて確認したところ、半導体素子1000では、リング領域1030fとドリフト領域1020dとの界面の一部に電界集中が生じることがわかった。具体的には、電界集中は、リング領域1030fの底部における、素子端部側の角部図12cの矢印2000で示す角部に生じる。従って、終端領域1000fにリング領域1030fを配置することにより、半導体素子1000の終端における電界集中を緩和できるものの、リング領域1030fの局所で電界集中が生じる結果、所望の耐圧が得られない可能性がある。一方、例えば特許文献4および特許文献5には、各リングを濃度の異なる2層から構成することが開示されている。これらの特許文献に開示された終端構造によると、各リングが、深さ方向および基板表面に平行な方向に濃度差を有するように設計されている。このため、所望の耐圧を確保するために、複数のリングの間隔を十分に確保する必要があり、パワー素子の終端領域の面積を増大させる可能性がある。そこで、本発明者は、素子耐圧の低下を抑制できる半導体素子の終端構造について鋭意検討を行い、本発明に至った。以下、図面を参照しながら、本発明による半導体素子の実施形態を説明する。図1aは本実施形態の半導体素子100の概略を示す平面図である。図1bは、半導体素子100における終端領域100fを示す断面図である。半導体素子100は、主に炭化珪素SiC半導体から構成されている。半導体素子100は、半導体基板101と、半導体基板101の上に堆積された第1炭化珪素半導体層102とを有している。図1aに示すように、半導体基板101の主面の法線方向から見て、半導体素子100は、素子機能トランジスタの場合はスイッチング、ダイオードの場合は整流性などを有するユニットセル領域100ulと、素子機能の耐圧を補完する構造を有する終端領域100fとを含んでいる。なお、MISFETを構成する場合、ユニットセル領域1000ulには、後述するユニットセルのソース電極およびゲート電極を並列に接続し、半導体素子1000へ電気信号を与えるためのゲートパッドおよび電流を流すためのソースパッドを配置するが、ここでは図示しない。図示する例では、終端領域100fは、ユニットセル領域100ulを包囲するように配置されているが、終端領域100fはユニットセル領域100ulと半導体素子100の端部チップ端との間の少なくとも一部に配置されていれば、当該終端領域100fの近傍における耐圧が補完される。また、例えば、矩形のユニットセル領域100ulの四辺に沿って終端領域100fが配置される場合、ユニットセル領域100ulの角部において各辺の終端領域100fが離間していても、終端領域100fによって形成される空乏層が角部において繋がっていれば、半導体素子100全体の耐圧を好適に確保できる。半導体基板101は、例えばn型の炭化珪素基板不純物濃度:例えば1×1019cm3であってもよい。第1炭化珪素半導体層102は、n型のドリフト領域102dn型不純物濃度:例えば約1×1016cm3、厚さ:例えば10μmを含んでいる。図1bに示すように、終端領域100fにおいて、第1炭化珪素半導体層102には、ドリフト領域102dと、ドリフト領域102d内に互いに間隔を空けて配置された複数のp型のリング領域103fとが設けられている。図示する例では、終端領域100fに4本図1bのリング領域103fが設けられているが、リング領域103fの数は特に限定されない。各リング領域103fは、高濃度リング領域103afと、高濃度リング領域103afよりもp型不純物の濃度が低い低濃度リング領域103bfとを有している。高濃度リング領域103afは、第1炭化珪素半導体層102の表面と接している。また、高濃度リング領域103afの側面はドリフト領域102dと接している。低濃度リング領域103bfは、高濃度リング領域103afよりも深い位置に設けられており、底面で第1炭化珪素半導体層102ここではドリフト領域102dと接している。さらに、半導体基板101の表面の法線方向から見て、高濃度リング領域103afと低濃度リング領域103bfとは同一の輪郭を有している。なお、本実施形態では、上記構造を有するリング領域103fを少なくとも1つ有していればよく、終端領域100f内に異なる構造を有する他のリング領域を有していても構わない。図示する例では、各リング領域103fはリング状に連続した領域であるが、リング状でなくてもよく、例えば、複数の離間した領域がリング状または線状に配列された構造を有していてもよい。その場合、複数の領域の間隔が、それぞれの領域から延びる空乏層同士が繋がる程度に狭く設定されていると、より確実に所望の耐圧を確保できるので好ましい。ここで、リング領域103fの深さ方向におけるイオン注入プロファイルの一例を説明する。本実施形態では、リング領域103fはイオン注入により形成されている。図2は、図1bに示すリング領域103fの深さ方向におけるイオン注入プロファイルを例示する図である。ここでいう深さ方向は、半導体基板101の主面の法線図1bに示すA-B線の方向を指す。なお、不純物濃度ドーパント濃度のプロファイルとイオン注入プロファイルとは厳密には異なる。多くの場合、注入された不純物イオンの濃度に対して不純物濃度の方が低くなる。これは、注入された不純物イオンの活性化率に起因する。活性化率が100であれば、イオン注入プロファイルと不純物濃度プロファイルとはほぼ等しくなる。仮に活性化率がαとすれば、設計された不純物濃度が得られるように、例えばイオン注入時のドーズ量を1/α/100倍すればよい。本実施形態では、注入種として例えばAlを選択する。SiCでは、炭化珪素中でのAlの拡散係数が小さいため、拡散による濃度プロファイルの変化はほとんど無視できる。一方、Bボロンをボディ領域103の不純物として用いる場合は、あらかじめ活性化率や拡散係数を把握した上で、所望の不純物濃度のプロファイルが得られるように、イオン注入のエネルギーと注入量を選択することが好ましい。以下、活性化率が100と仮定し、不純物濃度プロファイルとイオン注入プロファイルとがほぼ同じであるとして説明を行う。すなわち、図2に示すプロファイルが、リング領域103f高濃度リング領域103afおよび低濃度リング領域103bfの深さ方向における不純物濃度プロファイルを示しているとして説明する。高濃度リング領域103afおよび低濃度リング領域103bfは、例えば注入エネルギーの異なる複数回のイオン注入工程により形成されている。各イオン注入工程で注入される不純物イオンのプロファイルはピークおよびテールを有している。ここで、ピークとは、イオン注入の飛程Rpにおける濃度の極大値であり、テールとは、その極大値から深い方向に向かって濃度が下がっていく部分を示す。図2に示すイオン注入プロファイルは、例えば4回のイオン注入工程によって形成されたプロファイルを足し合わせたものである。各イオン注入工程における注入エネルギーおよびドーズ量は例えば以下の通りである。30keV:3.0×1013cm270keV:6.0×1013cm2150keV:1.5×1014cm2350keV:4.0×1013cm2この場合、図2において実線で示すように、第1炭化珪素半導体層102の上面からの深さが境界面境界面の深さ:例えば0.3μmよりも浅い部分が高濃度リング領域103afであり、境界面よりも深い部分が低濃度リング領域103bfである。上述したように活性化率が100であると仮定した場合、高濃度リング領域103afおよび低濃度リング領域103bfの不純物濃度は、それぞれ、最大で約1×1019cm3および約2×1018cm3である。活性化率が100であれば、これらの値が、高濃度リング領域103afおよび低濃度リング領域103bfの最大不純物濃度となる。また、高濃度リング領域103afおよび低濃度リング領域103bfの平均不純物濃度は、それぞれ、例えば約9.7×1018cm3、および例えば約1.5×1018cm3である。高濃度リング領域103afおよび低濃度リング領域103bfの、半導体基板101の主面の法線に沿った厚さ深さはそれぞれ約300nmである。ここで、平均不純物濃度とは、高濃度リング領域103afについては、その不純物濃度が2×1018cm3以上となる領域の平均値と定義する。また、低濃度リング領域103bfについては、その不純物濃度が5×1017cm3以上2×1018cm3未満となる領域の平均値と定義する。本実施形態では、平均不純物濃度を明確化するために、2×1018cm3以上および5×1017cm3以上という定義を設けたが、設計する素子によってはこの値を変更しても良い。このとき、高濃度リング領域103afの平均不純物濃度は、低濃度リング領域103bfの平均不純物濃度の2倍以上、100倍以下であることが望ましい。なお、本実施形態における、2×1018cm3以上および5×1017cm3以上という基準は、高濃度リング領域103afおよび低濃度リング領域103bfの境界付近における不純物濃度Csに基づいている。具体的には、Cs=1×1018cm3と定義し、Cs×2以上およびCs/2以上として、上記平均不純物濃度を算出するための領域を決定している。図2に示す例では、濃度プロファイルは、略平坦な第1領域と、第1領域よりも深い位置にあり、第1領域よりも低い濃度を有する第2領域とを有している。高濃度リング領域103afは第1領域を含み、低濃度リング領域103bfは第2領域を含む。なお、濃度プロファイルは図示する例に限定されない。イオン注入条件や注入工程の回数により、濃度プロファイルの形状は変化し得る。各リング領域103af、103bfの厚さ半導体基板101の主面の法線に沿った厚さは上記の例に特に限定されない。好ましくは、高濃度リング領域103afの厚さは例えば15nm以上であり、低濃度リング領域103bfの厚さは例えば100nm以上である。これにより、リング領域103の底部の角に生じる電界集中をより確実に緩和できる。また、隣接するリング領域103afの間を繋ぐ空乏層をより確実に形成できる。再び図1を参照する。半導体素子100は、ユニットセル領域100ulと終端領域100fとの間に、ダイオード領域115dをさらに備えていてもよい。図1aに示す例では、ダイオード領域115dは、ユニットセル領域100ulを包囲するようにリング状に配置されているが、ダイオード領域115dは、ユニットセル領域100ulと終端領域100fとの間に離散的に配置されていても良い。また、ユニットセル領域100ulの周縁の一部のみに設けられていてもよい。図1bに示すように、本実施形態では、ダイオード領域115dにおいて、第1炭化珪素半導体層102には、高濃度領域103adと低濃度領域103bdとを含む第2導電型領域ここではp型領域103dが配置されている。第2導電型領域103dは、ドリフト領域102dとpn接合ダイオードを形成している。各領域103ad、103bdは、それぞれ、高濃度リング領域103afおよび低濃度リング領域103bfと同様の濃度プロファイルを有している。すなわち、高濃度領域103adは、第1炭化珪素半導体層102の表面に接し、低濃度領域103bdは、高濃度領域103adよりも深い位置に設けられ、高濃度領域103adよりも低い不純物濃度を有している。低濃度領域103bdの底面はドリフト領域102dと接している。また、低濃度領域103bdおよび高濃度領域103adの側面のうち少なくともリング領域103fと対向する部分はドリフト領域102dと接していることが好ましい。図示していないが、第2導電型領域103dは、第1炭化珪素半導体層102の上方に設けられた電極層例えばソース電極層に電気的に接続されている。この点で、同じ導電型のリング領域103fとは異なっている。第2導電型領域103dは、半導体基板101の主面の法線方向から見て、ユニットセル領域100ulの周縁を規定するユニットセル周縁セルと称する。の外側に配置され、周縁セルとはドリフト領域102dによって分離されていてもよい。あるいは、周縁セルにおけるボディ領域103の一部終端領域100f側に位置する部分を、第2導電型領域103dとして用いてもよい。その場合、ボディ領域103のうち第2導電型領域103dとして用いる部分には不純物領域ソース領域104を形成せず、ユニットセルとして機能させる部分にのみ不純物領域104を形成してもよい。半導体基板101の裏面第1炭化珪素半導体層102が形成された主面とは反対側の面には、オーミック電極第2オーミック電極と称する。110が配置されている。第2オーミック電極110は、ユニットセル領域100ulにおいて、例えばドレイン電極として機能する。第2導電型領域103adにゼロボルトの電位を与え、ドレイン電極110に対して正の電圧を印加すると、低濃度領域103bdとドリフト領域102dとの間に形成されるpn接合に対して逆バイアスがかかる。以下に、本実施形態における終端構造による耐圧効果を、従来の構造と比較しながら説明する。終端領域100fに、例えば20本のリング領域103fを1~4μm程度の間隔を開けて配置した構造を実施例とし、この構造の電界強度から耐圧を算出した。なお、各リング領域103fの側面は、半導体基板101の表面に略垂直とした。さらに、各リング領域103fの幅リング領域103fの上面の最大幅を1μm、深さを0.6μmとし、リング領域103fの不純物濃度プロファイルは、図2に示すプロファイルと同様とした。ダイオード領域115dに配置される第2導電型領域103dは、リング領域103fと同じ濃度分布および同じ深さを有するものとした。この実施例では、耐圧は865Vとなった。比較のため、従来の半導体素子1000図12のリング領域1030fによる耐圧を算出した比較例。比較例では、リング領域1030fの濃度は深さ方向に一定とし、その深さは0.6μmとした。リング領域1030fの個数、間隔および幅は、実施例のリング領域103fと同様とした。p型領域1030dは、リング領域1030fと同じ濃度分布および同じ深さを有するものとした。比較例では、リング領域1030fの平均ドーパント濃度が2×1018cm3のとき、耐圧は852Vとなった。同様に、リング領域1030fのドーパント濃度が高くなった場合の耐圧も算出した。例えばドーパント濃度が5×1018cm3、1×1019cm3、2×1019cm3のとき、耐圧は、それぞれ、804V、794V、772Vとなった。この計算結果から、比較例では、ドリフト領域1020dのドーパント濃度及び厚さが一定であれば、リング領域1030fの濃度が高くなるにつれて、ダイオード領域1150dおよび終端領域1000fの耐圧が劣化することがわかった。上記の結果から、比較例では、リング領域1030fの不純物濃度を低く例えば実施例の低濃度リング領域103bfと同じ濃度に設定しても、高く例えば高濃度リング領域103afと同じ濃度に設定しても、実施例のように高い耐圧を得ることはできないことが分かった。従って、実施例によると、比較例と比べて耐圧劣化が抑制されることが確認された。この理由は次のように考えられる。比較例のリング領域1030fの濃度を例えば2×1018cm3に設定すると、リング領域1030fの角部図12で示した矢印2000で電界集中が生じ、これにより、耐圧が決定される。これに対し、実施例では、リング領域103fの上部のドーパント濃度が角部のドーパント濃度よりも高められているので、リング領域103fの角部にかかる電界が、基板面に平行な方向に緩和される。このため、角部に生じる電界集中が緩和され、ダイオード領域115dおよび終端領域100fにおけるpn接合による耐圧の劣化が抑制される。一方、例えば比較例のリング領域1030fの濃度を、より高い濃度、例えば2×1019cm3に設定すると、耐圧は772Vとなり、単にリング領域1030fを高濃度化しても、耐圧劣化を抑制できないことがわかる。むしろ、単なるリング領域1030fの高濃度化は耐圧劣化を促進する。これは、リング領域1030fの角部に、より高い電界がかかるためと考えられる。これに対し、実施例のように、リング領域103fの底部の濃度を上部よりも低く設定することにより、リング領域全体を低濃度に設定する場合および高濃度に設定する場合の何れよりも高い耐圧を実現できる。なお、高濃度リング領域103afは、低濃度リング領域103bfよりも高いドーパント濃度を有していれば、上述したような耐圧劣化を抑制する効果を有する。ただし、高濃度リング領域103afの濃度は、低濃度リング領域103bfの2倍以上であることが好ましい。これにより、より効果的に耐圧劣化を抑制できる。また、本実施形態における高濃度リング領域103afは、図1bに示すように、その側面でドリフト領域102dと直接接している。好ましくは、高濃度リング領域103afの側面全体がドリフト領域102dと接している。この構成により、隣り合うリング領域103fの間隔をより小さくすることが可能となる。リング領域103fの側面の濃度が高いほど、側面から基板と平行な方向に広がる空乏層の厚さが大きくなる。このため、隣接するリング領域103fの間隔を狭くしても空乏層同士を繋げることができ、所望の耐圧をより確実に確保できるからである。素子機能の耐圧を補完する終端領域100fは、MISFETのON状態での電気伝導には基本的に寄与しないため、耐圧を確保するという目的が達せられるのであれば、終端領域100fの面積半導体基板101の主面の法線方向から見た終端領域100fの面積はできるだけ小さいことが望ましい。終端領域100fの面積を小さくすることにより、半導体素子100のチップ面積を小さくでき、半導体素子100のコストをより低く抑えることが可能となる。次いで、上記の終端構造をMISFETに適用した例を具体的に説明する。図3は、本実施形態の半導体素子100の一例を示す図である。図3に示す半導体素子100は縦型のMISFETである。図3aは半導体素子100の上面からみた図であり、図1aと同様であるので詳細は割愛する。半導体素子100のユニットセル領域100ulには、複数のユニットセル100uが二次元に配置されている。図3bは、本実施形態の半導体素子100におけるユニットセル100uの模式的な断面図である。図3cは、半導体素子100における終端領域100fおよびダイオード領域115dの模式的な断面図である。半導体素子100は、第1導電型の半導体基板101と、基板101の主面上に位置する第1炭化珪素半導体層ドリフト層102とを備える。本実施形態では、第1導電型がn型であり第2導電型がp型である。しかし、第1導電型がp型であり第2導電型がn型であってもよい。半導体基板101は、n型の導電性を有し炭化珪素によって構成される。第1炭化珪素半導体層102は、n型のドリフト領域102dを含んでいる。nまたはpの導電型の右肩の又は-は、不純物の相対的な濃度を表している。nはnよりもn型不純物濃度が高いことを意味し、nはnよりもn型不純物濃度が低いことを意味している。まず、図3bを参照しながら、ユニットセル100uの構成を説明する。第1炭化珪素半導体層102内には、ドリフト領域102dに隣接するように第2導電型のボディ領域103が配置されている。この例では、第1炭化珪素半導体層102のうちボディ領域103以外の領域がドリフト領域102dである。ボディ領域103は、第2導電型の第1ボディ領域103aと第2導電型の第2ボディ領域103bとを含む。第1ボディ領域103aは、第1炭化珪素半導体層102の表面に接しており、第2ボディ領域103bは、その下端で第1炭化珪素半導体層102ここではドリフト領域102dに接している。第1ボディ領域103aおよび第2ボディ領域103bは、それぞれ、半導体基板101の主面と垂直な方向に少なくとも15nm、100nmの厚さを有している。図示する例では、ボディ領域103は、第1ボディ領域103aおよび第2ボディ領域103bによって構成されており、少なくとも115nm=15nm100nmの厚さ深さを有している。本実施形態では、第1ボディ領域103aはp型であり、第2ボディ領域103bはp型である。以下において詳細に説明するように、第1ボディ領域103aの平均不純物濃度は、第2ボディ領域103bの平均不純物濃度の2倍以上であることが好ましい。ボディ領域103は、第1導電型の第1炭化珪素半導体層102に第2導電型の不純物を導入することにより形成される。このため、ボディ領域103は、第1導電型の不純物および第2導電型の不純物を含んでおり、第2導電型の不純物濃度の方が第1導電型の不純物濃度より高くなっている領域として規定される。ボディ領域103の底面103uでは、ボディ領域103と接する第1炭化珪素半導体層102の第1導電型の不純物濃度と、第2ボディ領域103bの第2導電型の不純物濃度とが等しくなっている。また、半導体基板101の主面に垂直な方向から見た場合、第1ボディ領域103aの外周輪郭と第2ボディ領域103bの外周とは一致している。ボディ領域103内には、第1導電型の不純物領域104が位置している。より具体的には、第1炭化珪素半導体層102の表面に接するように、第1ボディ領域103a内に不純物領域104が設けられている。不純物領域104はn型である。好ましくは、第1ボディ領域103aには第2導電型のコンタクト領域105が配置されている。コンタクト領域105は、p型であることが好ましい。コンタクト領域105は、少なくとも第1ボディ領域103aに接している。好ましくは第2ボディ領域103bにも接している。不純物領域104上には第1オーミック電極109が設けられている。ここでは、第1オーミック電極109は、不純物領域104およびコンタクト領域105上に配置され、不純物領域104およびコンタクト領域105の両方と電気的に接触している。第1ボディ領域103aの不純物濃度が十分に大きい場合には、コンタクト領域105を設けなくてもよい。この場合、不純物領域104に、第1ボディ領域103aを露出するコンタクトトレンチを設け、トレンチ内に第1オーミック電極109を配置することにより第1ボディ領域103aと第1オーミック電極109とを直接接させてもよい。ドリフト領域102dのうち、ボディ領域103と隣接する領域102j、つまり、隣接する2つのユニットセルの各ボディ領域103間に挟まれる領域102jを、説明を簡便にするためにJFETJunctionField-EffectTransistor領域と呼ぶこととする。この領域は第1炭化珪素半導体層102のドリフト領域102dによって構成されている。JFET領域102jの不純物濃度は、ドリフト領域102dのうちJFET領域102j以外の領域の不純物濃度と同じであってもよい。あるいは、JFET領域102jにおける抵抗低減のために、ドリフト領域102dの他の領域よりも不純物濃度を高くしてもよい。そのようなJFET領域102jは、例えば、ドリフト領域102dの所定の領域に第1導電型の不純物ここではn型をイオン注入等により導入することにより形成できる。ドリフト領域102dのうちJFET領域102j以外の領域のドーパント濃度が例えば5×1015cm3程度のとき、JFET領域102jの濃度は例えば1×1017cm3である。第1炭化珪素半導体層102上には、ボディ領域103および不純物領域104の少なくとも一部にそれぞれ接する第1導電型の第2炭化珪素半導体層106が設けられていてもよい。第2炭化珪素半導体層106は、より好ましくは、不純物領域104およびドリフト領域102dJFET領域102jと電気的に接続されており、かつ、第1ボディ領域103a上に配置されている。本実施形態では、第2炭化珪素半導体層106は、エピタキシャル成長によって形成されている。第2炭化珪素半導体層106は、第1ボディ領域103aに接する領域内にチャネル領域106cを含んでいる。チャネル領域106cの長さチャネル長Lは、図3bに示されている双方向矢印で示される長さLに相当する。すなわち、MISFETのチャネル長は、図面上における、第1ボディ領域103aの上面第2炭化珪素半導体層106と接する表面の水平方向サイズで規定される。第2炭化珪素半導体層106の上にはゲート絶縁膜107が配置されている。ゲート絶縁膜107の上にはゲート電極108が配置されている。ゲート電極108は少なくともチャネル領域106cの上方に位置している。なお、第2炭化珪素半導体層106を形成せずに、第1炭化珪素半導体層102と接するようにゲート絶縁膜107を設けてもよい。この場合、第1ボディ領域103aの表面部分にチャネル反転チャネルが形成される。ゲート電極108を覆うように層間絶縁膜111が配置され、層間絶縁膜111上に上部配線電極112が設けられている。上部配線電極112は層間絶縁膜111に設けられたコンタクトホール111cを介して第1オーミック電極109に接続されている。半導体基板101の裏面には、第2オーミック電極110が配置されている。第2オーミック電極110にはさらに裏面配線電極113が配置されていてもよい。半導体素子100のユニットセル100uは、上部配線電極112側から半導体素子100を見た場合、例えば正方形状を有している。ユニットセル100uは、長方形や、4角形以外の長方形、多角形形状を有していてもよい。図4aは、ユニットセル100uを並列に配置したときの断面構造を示している。また、図4b1に示すように、ユニットセル100uは、例えば、xおよびy方向に2次元に配列されており、y方向の配列は交互に1/2ずつシフトしていてもよいし、図4b2に示したように整列していてもよい。ユニットセル100uが一方向に長い形状を有する場合は、図4cに示すように並列に配置してもよい。このように配置された複数のユニットセル100uによって、半導体素子のユニットセル領域100ulが構成される。ユニットセル領域100ulの周囲には、図3cで示すように、終端領域100fおよびダイオード領域115dが配置されている。これらの領域の基本構成は図1bで示した図と同様であるが、ここではより具体的に示す。ただし同一記号については重複を避けるため詳細を割愛する。ダイオード領域115dには、第2導電型の高濃度領域103adと第2導電型の低濃度領域103bdとを含む第2導電型領域103dが配置されている。また、第2導電型領域103d内には第2導電型のコンタクト領域105が配置されている。コンタクト領域105は、少なくとも高濃度領域103adと電気的に接続している。図示する例では、第2導電型の高濃度領域103adおよび第2導電型の低濃度領域103bdは、それぞれ、第1ボディ領域103aおよび第2ボディ領域103bと、深さ方向において、略同じ不純物濃度プロファイルを有している。第1オーミック電極109は第2導電型領域103dにおける高濃度領域103adおよびコンタクト領域105と接している。先に説明したように、高濃度領域103adのドーパント濃度が十分に高い場合は、コンタクト領域105は必ずしも必要ではない。この場合、高濃度領域103adに、コンタクトトレンチを設け、トレンチ内に第1オーミック電極109を形成することにより高濃度領域103adと第1オーミック電極109とを直接接させてもよい。また、ユニットセル領域100ulで形成されている、第2炭化珪素半導体層106、ゲート絶縁膜107、ゲート電極108が、ダイオード領域115dの一部まで延伸されていてもよい。ただし、第2導電型領域103d内にはソース領域が配置されていないため、チャネルは形成されない。なお、周縁セルのボディ領域103のうち終端領域100f側に位置する部分のみを第2導電型領域103dとして機能させてもよい。その場合には、周縁セルのボディ領域103のうちユニットセル領域100ul側に位置する部分のみにソース領域104を配置する。第2導電型領域103dは、層間絶縁膜111に形成された開口部内で、第1オーミック電極109と接している。第1オーミック電極109は上部配線電極112に接続されている。従って、第2導電型領域103dは、上部配線電極112により、ユニットセル領域100ulと電気的に並列に接続されている。ダイオード領域115dは、ユニットセル領域100ulにおける各ユニットセル100uの構造を利用して形成されることが好ましい。ダイオード領域115dは、例えば、第2炭化珪素半導体層106や不純物領域104などを有しない点以外はユニットセル100uと同様の構成を有していてもよい。すなわち、ユニットセル100uのボディ領域103に相当する領域が第2導電型領域103dとなる。また、例えばトレンチ構造を有するMISFETのように、ユニットセル領域100ulにおける第1炭化珪素半導体層102の表面領域全体にp型層が配置される場合、ユニットセル領域100ulに配置されたp型層が、ダイオード領域115dまで延伸されて第2導電型領域103dを構成してもよい。第2導電型領域103dの各領域103ad、103bdの厚さは特に限定されないが、高濃度領域103adの厚さは例えば15nm以上であり、低濃度領域103bdの厚さは例えば100nm以上であることが好ましい。これにより、第2導電型領域103dの底部の角に生じる電界集中をより確実に緩和できる。リング領域103f高濃度リング領域103afは層間絶縁膜111で覆われている。半導体素子100のチップ端には、pn接合による空乏層がチップ端に達するのを抑制する第1導電型のストッパー領域104f、上部配線112f、および、ストッパー領域104fと上部配線112fとを電気的に接続するコンタクト電極109fが配置されていてもよい。上部配線112fおよびコンタクト電極109fは層間絶縁膜111の開口部に設けられている。上部配線電極112と上部配線112fとは直接接していない。なお、上部配線電極112と上部配線112fとは同じ導電膜を用いて形成されていてもよい。ストッパー領域104fは、ソース領域104と同じ不純物濃度を有するn型領域であってもよい。上部配線112fの全体、および、上部配線電極112の一部を覆うように、パッシベーション膜114が設けられている。パッシベーション膜114はユニットセル領域100ul上のユニットセル100uの少なくとも一部を覆っていても良い。また、ユニットセル領域100ulと同様に、第2オーミック電極110上に裏面配線電極113が配置されていてもよい。次に、図5から図9を参照しながら、本実施形態の半導体素子100の製造方法を詳述する。各図のa1~a3は、それぞれ、ユニットセル領域100ulの工程断面図であり、b1~b3は、それぞれ、終端領域100fの工程断面図であり、a1~a1に示す工程と対応している。まず、半導体基板101を準備する。半導体基板101は、例えば、低抵抗抵抗率0.02Ωcmのn型4H-SiCオフカット基板である。図5a1およびb1に示すように、半導体基板101の上に高抵抗の第1炭化珪素半導体層102をエピタキシャル成長する。第1炭化珪素半導体層102を形成する前に、半導体基板101上に、高不純物濃度のSiCによって構成されるバッファー層を堆積してもよい。本実施の形態では、簡単化のため、バッファー層の図示を省略する。バッファー層の不純物濃度は、例えば、1×1018cm3であり、厚さは1μmである。第1炭化珪素半導体層102は、例えば、n型4H-SiCによって構成され、不純物濃度および膜厚は、例えばそれぞれ1×1016cm3および10μmである。次に、図5a2およびb2に示すように、第1炭化珪素半導体層102の上に、例えばSiO2からなるマスク201を形成する。この後、図5a3およびb3に示すように、第1炭化珪素半導体層102のうちボディ領域、ダイオード領域およびリング領域を形成しようとする部分に、例えばAlイオンを注入する。これにより、ユニットセル領域100ulでは、第1炭化珪素半導体層102の浅い領域に高濃度に形成された第1ボディ注入領域103a’と、第1ボディ注入領域103a’よりも深い領域に、第1ボディ注入領域103a’よりも低濃度に形成された第2ボディ注入領域103b’とを形成する。また、終端領域100fには、後にリング領域103fとなる高濃度リング注入領域103af’および低濃度リング注入領域103bf’と、後に第2導電型領域103dとなる、高濃度注入領域103ad’および低濃度注入領域103bd’とを同時に形成する。従って、先に説明したように、終端領域100fにおける耐圧劣化を抑制可能なリング領域を形成できる。また、そのようなリング領域を形成するためのイオン注入を、ボディ領域を形成するためのイオン注入とを同時に行うことにより、プロセスの簡略化が可能となる。第1ボディ注入領域103a’および第2ボディ注入領域103b’は、注入されたイオンを活性化させることにより、それぞれ、第1ボディ領域103aおよび第2ボディ領域103bとなる。第1炭化珪素半導体層102’のうち、第1ボディ領域103aおよび第2ボディ領域103b以外の領域はドリフト領域102dとなる。このときのボディ領域103の注入プロファイルは、例えば図2に示したプロファイルと同様であってもよい。本実施形態では、マスク201を用いて、高濃度な領域103a’、103ad’、103af’の形成と、低濃度な領域103b’、103bd’、103bf’の形成とを行う。このため、ここでもプロセスの簡略化が図れる。この場合、半導体基板101の主面の法線方向から見て、高濃度な領域の輪郭と、低濃度な領域の輪郭とは、同一マスク201を用いているため略同一となる。従って、隣接するユニットセル間のボディ領域103の間隔を小さく抑えることが可能となる。例えば、ボディ領域103の間隔を所望の値例えば1μmに設定できる。終端構造として、JTE構造のように、領域の異なる注入層を複数設ける場合は、ここに示したような、ユニットセルと終端領域の同時形成や、精度良く形成することは極めて困難である。高濃度な領域と低濃度な領域とを別プロセスで形成する場合、マスクの再配置やマスクの形状変化等をともなうことになり、ボディ領域の間隔後のJFET領域の幅を所望の値に設定できなくなる。例えば、第1ボディ注入領域103a’と第2ボディ注入領域103b’とを異なるマスクを用いて別プロセスで形成すると、基板面に平行な方向に注入ズレを生じる恐れがある。その結果、半導体基板101の主面の法線方向から見て、第1ボディ注入領域103a’と第2ボディ注入領域103b’との輪郭がずれて、JFET領域が狭くなることが懸念される。これは、MISFETのオン抵抗の増加に繋がる。よって、本実施形態では、第1ボディ注入領域103a’と第2ボディ注入領域103b’とを、同一のマスク201を用いて形成することが好ましい。同様に、後にリング領域103fとなる高濃度リング注入領域103af’と低濃度リング注入領域103bf’とを、同一のマスク201を用いて形成すると、隣接するリング領域103fの間隔を小さくできるので、終端領域100fに要する面積を低減でき、チップ面積を抑えることができる。また、後に第2導電型領域103dとなる、高濃度注入領域103ad’および低濃度注入領域103bd’とを同一のマスク201を用いて形成することにより、ダイオード領域115dに要する面積を低減できる。次に、図6a1およびb1に示すように、マスク201を覆うように、マスク202を全面に堆積する。次いで、終端領域、ダイオード領域および後にコンタクト領域を形成する領域を覆うようにレジストをパターニングし、レジストマスク203を形成する。マスク201とマスク202とは、ドライエッチング工程において選択比をとれる材料を用いて形成されることが好ましい。たとえば、マスク201の材料をSiO2、マスク202の材料をポリシリコンとしてもよい。次に、図6a2およびb2に示すように、レジストマスク203をエッチングマスクとして、マスク202に対しドライエッチングを行う。これにより、ユニットセル領域では、いわゆるセルフアラインプロセスにより、マスク201の側面上にマスク202の一部が残り、サイドウォール202’が形成される図6a2。終端領域およびダイオード領域では、マスク202は、レジストマスク203によって覆われており、エッチングされない図6b2。次に、図6a3およびb3に示すように、レジストマスク203を除去した後に、第1炭化珪素半導体層102のうちマスク201、202およびサイドウォール202’のいずれにも覆われていない部分に、例えばNイオンをドーピングし、ソース注入領域104’を形成する。イオン注入で形成する場合、不純物濃度が例えば5×1019cm3程度のn型領域が200~300nm程度の厚さで形成されるように、注入エネルギーやドーズ量などのイオン注入条件を選択する。これにより、第1ボディ注入領域103a’の内部にソース注入領域104’が形成される。このように、本実施形態によると、MISFETのチャネルに相当する部分の幅、すなわち図6a3における、後にゲート長Lを規定する距離L’を精度良く制御できる。距離LまたはL’は、サイドウォール202’の幅によって規定され、例えば0.5μm程度である。チャネル層を有するMISFETにおいて、ゲート長Lを所望の値に設定するためには、図6a2に示したようなセルフアラインプロセスを用いて、第1炭化珪素半導体層102内に精度良くソース注入領域104’およびボディ注入領域103’を形成しておくことが好ましい。ソース注入領域104’およびボディ注入領域103’を、上記のようなセルフアラインプロセスを用いずに形成すると、例えばユニットセル内でも合わせずれが生じ、所定のゲート長Lが得られない可能性がある。場合によっては、ゲート長Lが合わせズレにより小さくなりすぎて、トランジスタのチャネルがショートしてしまう恐れがある。これを避けるためには、上記セルフアラインプロセスを用いることが好ましい。なお、セルフアラインプロセスを用いる代わりに、マスクの合わせズレを考慮した上でゲート長Lを十分に大きく設定してもよい。しかし、ゲート長Lを十分に大きくすると、トランジスタのチャネル抵抗が大きくなり、その結果、オン抵抗が増加してしまう懸念がある。よって、ここでは、ソース領域形成用のマスク201、202の形成にセルフアラインプロセスを適用することが好ましい。次に、図7a1およびb1に示すように、マスク201、202、202’を全て除去した後、第1炭化珪素半導体層102上に新たなマスク204を形成する。マスク204は、終端領域におけるストッパー領域を形成しようとする領域上に開口部を有する。続いて、マスク204を注入マスクとして用いて、第1炭化珪素半導体層102に例えばNイオンを注入することにより、ストッパー注入領域104f’を形成する。この時の注入条件は、例えばソース注入領域104’を形成する際の条件と同様であってもよい。次に、マスク204を除去し、図7a2およびb2に示すように、第1炭化珪素半導体層102上に新たなマスク205を形成する。マスク205は、コンタクト領域を形成しようとする領域上に開口部を有する。マスク205を注入マスクとして用いて、第1炭化珪素半導体層102に、例えばAlイオンを注入することによって、コンタクト注入領域105’を形成する。ここでは、後のボディ領域の内部および後のダイオード領域の内部に、それぞれ、コンタクト注入領域105’が形成される。このときの注入条件は、例えばドーパント濃度が約1×1020cm3、深さが約400nm程度となるように選択され得る。ユニットセル領域では、コンタクト注入領域105’は第1ボディ注入領域103a’内に形成されるが、図示するように、第2ボディ注入領域103b’内に到達することが好ましい。すなわち、コンタクト注入領域105’は、側面の上部で第1ボディ注入領域103a’、側面の下部および底面で第2ボディ注入領域103b’とそれぞれ接することが好ましい。この後、マスク205を除去する。次いて、図7a3およびb3に示すように、必要に応じて、第1炭化珪素半導体層102上に、JFET領域となる領域上に開口部を有するマスク206を形成し、ドリフト領域102dに例えばNイオンを注入することによって、JFET注入領域102j’を形成する。JFET注入領域102j’のドーパント濃度は例えば1×1017cm3程度、注入深さは例えば0.6~1μm程度である。なお、ここまでで述べたイオン注入による注入領域形成工程は、半導体基板101を200°C以上に加熱して行うことが好ましい。これらのイオン注入領域を形成した後、マスク206を除去する。続いて、約1600~1900程度の高温下で活性化アニールを行う。これにより、図8a1およびb1に示すように、注入領域103a’、103b’、103ad’、103bd’、103af’、103bf’、104’、105’、104f’から、それぞれ、第1ボディ領域103a、第2ボディ領域103b、高濃度領域103ad、低濃度領域103bd、高濃度リング領域103af、低濃度リング領域103bf、不純物領域104、コンタクト領域105およびストッパー領域104fが形成される。なお、第1炭化珪素半導体層102の表面注入領域が形成された表面にカーボン膜図示せずを堆積し、その状態で活性化アニールを行うことが好ましい。これにより、活性化アニールに起因する第1炭化珪素半導体層102の表面荒れを抑制できる。活性化アニールの後、表面にカーボン膜を堆積した場合はそのカーボン膜を除去する。カーボン膜は、例えば酸素プラズマにさらして除去され得る。この後、必要に応じて、第1炭化珪素半導体層102の表面をわずかに酸化し、得られた熱酸化膜厚さ:例えば15nm程度を除去することによって、清浄化してもよい。次に、図8a2およびb2に示すように、第1ボディ領域103a、不純物領域104およびコンタクト領域105を含む第1炭化珪素半導体層102の表面全体に、後の第2炭化珪素半導体層チャネル層となる第2炭化珪素半導体層106’をエピタキシャル成長させる。本実施形態では、後の第2炭化珪素半導体層の不純物濃度Ncm3および厚さdnmが、例えば以下の条件を満たすように、第2炭化珪素半導体層106’の厚さおよび不純物濃度を適宜調整する。N=2×1018d=30例えば、後の第2炭化珪素半導体層の厚さdに対して、第2炭化珪素半導体層106’の厚さd’は、dd0とする。ここでd0は、後述する、熱酸化等による第2炭化珪素半導体層の膜減り量を示す。例えば、その膜減り量d0が50nmであれば、第2炭化珪素半導体層106’の厚さd’は80nmである。次いで、図8a3およびb3に示すように、第2炭化珪素半導体層106’の所定部位をドライエッチングで除去し、第2炭化珪素半導体層106を得る。ここでは、第2炭化珪素半導体層106’のうち終端領域およびダイオード領域に位置する部分が除去される。この後、例えば熱酸化によって、第2炭化珪素半導体層106の表面にゲート絶縁膜107を形成する。続いて、ゲート絶縁膜107の所望の領域上に、ゲート電極108を形成する。ゲート絶縁膜107を熱酸化により形成する場合、第2炭化珪素半導体層106の一部がゲート絶縁膜107になってしまうため、熱酸化により消失する厚さを考慮し、ゲート絶縁膜107の形成後の第2炭化珪素半導体層106の厚さが上記厚さdとなるように、第2炭化珪素半導体層106’図8b1の厚さを調整する。例えば、第2炭化珪素半導体層106’の厚さを上記厚さdよりも約50nm程度大きくなるように設定すると、ゲート絶縁膜107の形成前に行う第2炭化珪素半導体層106の清浄化工程と、ゲート絶縁膜107の形成工程とを経た後に得られる第2炭化珪素半導体層106の厚さは、所定の厚さdと同程度になる。ゲート電極108は、例えば、リンを7×1020cm3程度ドーピングした多結晶シリコン膜をゲート絶縁膜107上に堆積し、多結晶シリコン膜をマスク不図示を用いてドライエッチングすることにより形成され得る。多結晶シリコン膜の厚さは、例えば、500nm程度である。ゲート電極108は、第2炭化珪素半導体層106のうちチャネルとなる部分を少なくとも覆うように配置される。ここでは、図6a2で示したセルフアラインプロセスを用いてソース領域104およびボディ領域103を形成し、その上にチャネル層となる第2炭化珪素半導体層106を形成しているため、MISFETのチャネルとなる部分が制御よく形成される。例えば、特許文献1の図1に開示されているように、チャネル層に相当する層の上からソース領域に相当する部分を形成すると、ボディ領域に対するセルフアラインプロセスが適用できないため、チャネルのショートやオン抵抗増加の懸念がある。よって、セルフアラインプロセスで形成したソース領域104およびボディ領域103の上に、第2炭化珪素半導体層106を形成することが好ましい。続いて、図9a1およびb1に示すように、ゲート電極108の表面および第1炭化珪素半導体層102の表面を覆うように、例えばCVD法によって層間絶縁膜111を堆積する。層間絶縁膜111は例えばSiO2を用いて形成される。層間絶縁膜111の厚さは、例えば1μmである。次に、マスク不図示を用いて、ドライエッチングにより、層間絶縁膜111、ゲート絶縁膜107および第2炭化珪素半導体層106に、不純物領域104の表面の一部とコンタクト領域105の表面とを露出するコンタクトホール111A、高濃度領域103adの表面の一部とコンタクト領域105の表面とを露出するコンタクトホール111B、および、ストッパー領域104fの表面の一部を露出するコンタクトホール111Cを形成する。その後、図9a2およびb2に示すように、コンタクトホール111A、111B内に第1オーミック電極109を形成し、コンタクトホール111C内にコンタクト電極109fを形成する。さらに、半導体基板101の主面と反対側の面裏面に第2オーミック電極110を形成する。ここでは、層間絶縁膜111およびコンタクトホール111A、111B、111B内に、例えば厚さが100nm程度のニッケル膜などの金属膜を形成する。次いで、不活性雰囲気中で例えば950°Cの温度で5分間の熱処理を行うことにより、金属膜ここではニッケル膜を炭化珪素表面と反応させる。この後、層間絶縁膜111上のニッケル膜と、コンタクトホール111A、111B、111C内において炭化珪素と反応しなかったニッケルとを除去する。コンタクトホール111A、111B内に金属シリサイドここではニッケルシリサイドで構成される第1オーミック電極109が形成される。同時に、コンタクトホール111C内にニッケルシリサイドで構成されるコンタクト電極109fが形成される。さらに、第2オーミック電極110も、同様に、半導体基板101の裏面全面に例えばニッケル膜を堆積し、熱処理によって半導体基板101の炭化珪素表面と反応させることによって形成され得る。なお、第1オーミック電極形成のための熱処理を実施する前に、半導体基板101の裏面に金属膜を形成し、第1オーミック電極と第2オーミック電極形成のための熱処理を同時におこなってもよい。続いて、層間絶縁膜111上およびコンタクトホール111A、111B、111C内に、例えば厚さが4μm程度の導電膜例えばアルミニウム膜を堆積し、これを所望のパターンにエッチングする。これにより、図9a3およびb3に示すように、層間絶縁膜111上およびコンタクトホール111A、111B内に上部配線電極112を形成し、層間絶縁膜111上およびコンタクトホール111C内におよび上部配線112fを形成する。層間絶縁膜111の露出部分、上部配線電極112および上部配線112fを覆うように、パッシベーション膜114を形成してもよい。図示する例では、パッシベーション膜114は、終端領域100fおよびダイオード領域115d上に設けられている。パッシベーション膜114は例えばSiN膜であり、その厚さは例えば約1.5μmである。図示しないが、チップ端における他の領域に、ゲート電極108と電気的に接続されたゲート配線またはゲートパッドを形成する。さらに、第2オーミック電極110の裏面に、ダイボンド用の裏面配線電極113を形成してもよい。裏面配線電極113は、例えば第2オーミック電極110側からTi膜、Ni膜およびAg膜がこの順で積層された積層膜であってもよい。この場合、Ti膜が第2オーミック電極110と接する。このようにして、図3に示した半導体素子100が得られる。本実施形態の半導体素子100は、終端領域100fに、高濃度リング領域103afと低濃度リング領域103bfとを有するリング領域103fを備えている。このため、略均一の濃度分布を有するリング領域1030fを備えた従来の半導体素子1000図12に比べて、耐圧低下を抑制することができる。また、図5~図9を参照しながら前述した方法によると、高濃度リング領域103afおよび低濃度リング領域103bfを形成する際に、ユニットセル領域における第1ボディ領域103aおよび第2ボディ領域103bと、ダイオード領域における高濃度領域103adおよび低濃度領域103bdとを同時に形成する。これにより、プロセスの簡便化を図ることができる。なお、高濃度リング領域103afおよび低濃度リング領域103bfを、第1ボディ領域103aおよび第2ボディ領域103bと高濃度領域103adおよび低濃度領域103bdとのうち少なくともいずれか一方と同時に形成すれば、プロセスの簡便化の効果が得られる。また、上記方法では、同一マスクを用いて、高濃度な領域と低濃度な領域とを連続的に形成することにより、半導体基板101の主面の法線方向から見て、高濃度な領域と低濃度な領域とを同じ領域内に形成できる。従って、高濃度リング領域103afと低濃度リング領域103bfとを別プロセスで形成した際のパターンの合わせズレを考慮してリング領域103fの間隔を大きく設計しなくてもよいので、終端領域100fの面積を小さくできる。また、第1ボディ領域103aと第2ボディ領域103bとを別プロセスで形成した際のパターンの合わせズレによって、JFET領域隣接するボディ領域の間隔が狭くなるという問題を回避できる。この結果、JFET領域が狭くなることによるMISFETのオン抵抗の増加も抑制できる。<ボディ領域103の構造による効果の検討>さらに、発明者による検討の結果、半導体素子100のように、終端領域100fに高濃度リング領域103afと低濃度リング領域103bfとを形成する際に、同時に、第1ボディ領域103aと第2ボディ領域103bとを形成すると、ユニットセル領域100ulにおける耐圧劣化も抑制できることが明らかとなった。例えば、図12に示した従来の半導体素子1000においては、ボディ領域1030はそのドーパント濃度が深さ方向にほぼ一定に形成されているため、リング領域1030fと同様に、ボディ領域1030の底部の角部3000で電界集中が起こり、所望の耐圧が得られないおそれがある。本発明者による検討結果をより具体的に説明する。従来の半導体素子1000において、ボディ領域1030のドーパント濃度を深さ方向に対してほぼ一定とし、ボディ領域1030の深さを0.6μmとする。また、ドリフト領域1020dの濃度を1×1016cm3とする。ボディ領域1030の平均ドーパント濃度が2×1018cm3のときのユニットセル領域における耐圧は、2×1019cm3のときの耐圧よりも262V大きくなる。この結果から、ボディ領域1030の濃度が高いほど、電界集中が大きくなり、耐圧が劣化することが明らかとなった。これに対し、本実施形態の半導体素子100において、例えば図2に示したリング領域103fの深さ方向の濃度プロファイルを、ボディ領域103に適用すると、従来の半導体素子1000においてボディ領域1030の平均ドーパント濃度を2×1018cm3に設定した場合よりも、耐圧劣化を約16V抑制できることが確認された。<ダイオード領域115dおよび終端領域100fの構造による効果の検討>さらに、本発明者は、第2導電型領域103dおよびリング領域103fとドリフト領域102dとによって構成されるpn接合ダイオードによる素子耐圧劣化抑制効果を具体的に検討したので、以下に説明する。ここでは、実施例として、高濃度領域103adおよび高濃度リング領域103afのドーパント濃度を2×1019cm3、低濃度領域103bdおよび低濃度リング領域103bfのドーパント濃度を約2×1018cm3とし、第2導電型領域103dおよびリング領域103fを有する終端構造の耐圧を求めた。また、比較例として、図12cに示すように、深さ方向における濃度分布が略均一であるp型領域1030dおよびリング領域1030fを有する終端構造の耐圧を求めた。p型領域1030dおよびリング領域1030fのドーパント濃度は約2×1018cm3とした。また、実施例の第2導電型領域103dおよび比較例のp型領域1030dの深さや幅などの外観は同じとした。同様に、実施例および比較例のリング領域103f、1030fの深さ、幅、個数を同じとした。図10は、実施例および比較例の終端構造pn接合ダイオードによる素子耐圧の累積度数分布を示すグラフである。このグラフから、ダイオード領域およびリング領域のドーパント濃度を上部浅い部分で高くすると実施例、ダイオード領域およびリング領域全体が同じドーパント濃度を有する場合比較例よりも、高耐圧な素子を実現できることが明らかとなった。メディアン値で比較すると、比較例の終端構造によって得られる素子耐圧は671Vであるのに対し、実施例の終端構造によると728Vの素子耐圧が得られた。本実施形態における各ユニットセル100uでは、濃度の異なる第1ボディ領域103aと第2ボディ領域103bとを有するボディ領域103を備えることによって、素子耐圧の抑制を実現している。さらに、ボディ領域103の上層と下層とのドーパント濃度を独立して制御することにより、次のような効果も得られる。第1ボディ領域103aのドーパント濃度と、第2炭化珪素半導体層106のドーパント濃度および膜厚、ゲート絶縁膜107の膜厚を適切に選択することにより、トランジスタの閾値電圧Vthを正つまり、ノーマリーオフに維持しながら、第1オーミック電極109の電位を基準とするゲート電極108の電位がゼロ以上であってトランジスタの閾値電圧Vth未満の場合に、第1オーミック電極ソース電極109から第2炭化珪素半導体層106チャネル層を介して第2オーミック電極ドレイン電極110に電流を流すダイオードとして動作させることが可能である。例えば第1ボディ領域103aの平均ドーパント濃度を2×1019cm3、第2炭化珪素半導体層106の不純物濃度および膜厚をそれぞれ2.3×1018cm3および30nm、ゲート絶縁膜107の膜厚を70nmとする。このように設定された半導体素子100では、トランジスタの閾値を正に維持しながら、ダイオードの立ち上がり電圧ダイオードに絶対値で1mA電流を流すのに必要な、第1オーミック電極ソース109-第2オーミック電極ドレイン110間の電圧を例えば0.5V程度にすることができ、ボディ領域103およびドリフト領域102dによって構成されるpnダイオード立ち上がり電圧は2.5V程度とは明らかに異なる電流-電圧特性を有する。このように、半導体素子100をダイオードとして動作させる場合、そのダイオードを便宜上チャネルダイオードと称する。本願明細書では、第1オーミック電極Sの電位を基準とする第2オーミック電極Dの電位をVds、第1オーミック電極Sの電位を基準とするゲート電極Gの電位をVgsとし、第2オーミック電極Dから第1オーミック電極Sへ流れる電流の向きを順方向、第1オーミック電極Sから第2オーミック電極Dへ流れる電流の向きを逆方向と定義する。なお、電位および電圧の単位は、いずれも、ボルトVである。本発明の半導体素子100では、素子耐圧に影響を与える第2ボディ領域103bと、トランジスタの閾値電圧Vthおよびチャネルダイオードの立ち上がり電圧Vf0に影響を与える第1ボディ領域103aとを独立に制御することができる。このためチャネルダイオードを、インバータ回路でトランジスタに逆並列接続させる還流ダイオードとして用いることができ、高い耐圧および信頼性を有する半導体素子を実現できる。素子耐圧を維持したまま、チャネルダイオードの立ち上がり電圧|Vf0|を小さくし好ましくは1V以下、さらに好ましくは0.6V以下、かつトランジスタの閾値電圧Vthを正に維持好ましくは2V以上8V以下するために、第1ボディ領域103aの平均不純物濃度よりも第2ボディ領域103bの平均不純物濃度を小さくしておくことが好ましい。チャネルダイオードの立ち上がり電圧を1V以下に設計すれば、環流ダイオードの候補であるSiCからなるショットキーダイオードの代替が可能となり、チャネルダイオードの立ち上がり電圧を0.6V以下に設計すれば、Siからなるファストリカバリーダイオードの代替が可能となる。つまり、これらの環流ダイオードを使用することなく、半導体素子100のみで、環流ダイオードの機能を併せ持つことができる。低立ち上がり電圧例えば1V以下のチャネルダイオードが機能すると、ボディ領域103およびドリフト領域102dによって構成されるpn接合を有するボディダイオードに電流をほとんど流すことなく、大電流を得ることができる。従来の半導体素子では、pn接合に大電流を流し続けると、SiC中の欠陥が成長して半導体素子のオン抵抗や、ボディダイオードの抵抗が増加するという問題があるが、本実施形態の半導体素子100においては、ボディダイオードにほとんど電流を流さずにダイオード機能を持たせることができるため、結晶欠陥が増加することがなく、高信頼性を維持できる。順方向電流の閾値電圧Vthは2V以上であることが好ましい。パワー回路であるインバータ回路に一般的に使用する半導体素子は、ノーマリーオフVth>0Vであることが好ましい。なぜならば、何らかの要因でゲート制御回路が故障し、ゲート電圧が0Vになってしまっても、ドレイン電流を遮断することができるので、安全だからである。また、MISFETの閾値電圧は高温になると低下する。例えば、SiC-MISFETの場合、100°Cの温度上昇で約1V低下する場合がある。ここで、ノイズでゲートがオンになってしまわないようにノイズマージンを1Vとすれば、室温でのVthは2V1V1V以上に設定することが好ましい。また、閾値電圧が高すぎると、トランジスタをオンする際のゲート電圧もその分大きくなってしまい、ゲート電圧を発生させる電源の制約が多くなるため、実用上、閾値電圧は8V以下に設定されることが好ましい。図11は、ボディ領域103のうち第2炭化珪素半導体層106チャネル層と接する部分のドーパント濃度ここでは、第1ボディ領域103aのドーパント濃度を変化させたときの、トランジスタの閾値電圧Vthおよび、チャネルダイオードの立ち上がり電圧Vf0を示している。第1ボディ領域103aのドーパント濃度を変化させると、閾値電圧Vthも変化するが、ここでは、第2炭化珪素半導体層106のドーパント濃度を適宜変更することにより、閾値電圧Vthが約3Vとなるように設定している。図11からわかるように、閾値電圧Vthを一定とすると、立ち上がり電圧Vf0は、第1ボディ領域103aのドーパント濃度が高くなるほど小さくなる傾向を示している。従って、トランジスタの閾値電圧Vthを維持しながら、チャネルダイオードの立ち上がり電圧Vf0を小さく抑えるためには、第1ボディ領域103aのドーパント濃度はできるだけ大きい方がよいことが分かる。このように、本実施形態によると、素子耐圧と、内蔵ダイオードの立ち上がり電圧やトランジスタの閾値電圧を独立に制御することが可能になる。半導体素子100の設計の際に、第1ボディ領域103aの不純物濃度を変化させながら、第2炭化珪素半導体層106の不純物濃度および厚さを調整することにより、半導体素子100の閾値電圧Vthを一定に保ちつつ、第1オーミック電極109とゲート電極108との間の電位が等しいときに、第1オーミック電極109から第2オーミック電極110に向かって電流を流すときの、電流が流れ始める電圧の絶対値を制御する工程を行い、各領域の不純物濃度や厚さを選択することが好ましい。なお、本発明は上述した実施形態に限定されない。炭化珪素は、4H-SiC以外のポリタイプ6H-SiC、3C-SiC、15R-SiCなどであっても差し支えない。また、上記実施形態では、半導体基板101の主面は、0001面からオフカットした主面であるが、他の面11-20面や1-100面、000-1面およびこれらのオフカット面でも差し支えない。さらに、半導体素子100はヘテロ接合を有していてもよい。例えば、半導体基板101としてSi基板を用い、第1炭化珪素半導体層102として炭化珪素半導体層3C-SiCがSi基板上に形成されていてもよい。