"第1の基板と第2の基板とを電気的に接続する接続部によって、前記第1の基板と前記第2の基板とを電気的に接続する固体撮像装置であって、当該固体撮像装置が有する画素部は、前記第1の基板に含まれ、光電変換素子を具備する画素と、前記画素で発生した信号を前記第2の基板に供給する信号線と、前記第2の基板に含まれ、前記信号線を経由して供給された信号を蓄積する信号蓄積回路と、前記第2の基板に含まれ、前記信号蓄積回路に蓄積された信号を出力する出力回路と、を有し、当該固体撮像装置は、前記信号線の電圧が、所定の電圧以下にならないようにクリップするクリップ回路を、さらに有する、ことを特徴とする固体撮像装置。前記画素は、入射光量に応じた信号電荷を発生させる前記光電変換素子と、前記光電変換素子が発生した前記信号電荷を蓄積する蓄積部と、前記蓄積部に貯められた電荷をリセットするリセット部と、前記蓄積部に前記信号電荷を転送する転送部と、前記蓄積部に蓄積された電荷を増幅し、画素信号として出力する増幅部と、を有し、前記画素信号を前記信号線に出力し、前記第2の基板は、前記画素信号を蓄積する前記信号蓄積回路と、前記信号蓄積回路に蓄積された前記画素信号を出力する出力信号線と、前記信号線を経由して供給された前記画素信号の電圧が、前記所定の電圧以下にならないようにクリップする前記クリップ回路と、を有し、前記接続部を介して、前記第1の基板から前記信号線に出力された前記画素信号を、前記第2の基板に供給する、ことを特徴とする請求項1に記載の固体撮像装置。前記接続部には、電流源負荷が接続されている、ことを特徴とする請求項2に記載の固体撮像装置。前記クリップ回路によってクリップする前記所定の電圧のレベルは、前記リセット部によってリセットされたときの前記蓄積部の電荷に応じて前記増幅部から出力される前記画素信号であるリセット信号が、前記信号線に出力されているリセット期間と、前記転送部によって前記蓄積部に転送された前記信号電荷に応じて前記増幅部から出力される前記画素信号である被写体信号が、前記信号線に出力されている信号期間と、で異なる、ことを特徴とする請求項3に記載の固体撮像装置。前記信号蓄積回路は、前記画素信号を記憶する記憶部と、前記記憶部に記憶された前記画素信号の電圧をリセットする記憶部信号リセット部と、前記記憶部を選択する記憶部信号選択部と、前記記憶部に記憶された前記画素信号の電圧を増幅して出力する記憶部信号増幅部と、一方が前記信号線を経由して供給される前記画素信号の信号線に接続され、もう一方が前記記憶部に接続された結合容量と、を有することを特徴とする請求項4に記載の固体撮像装置。前記第2の基板は、前記被写体信号から前記リセット信号を減算した信号を出力する減算部を、さらに有する、ことを特徴とする請求項5に記載の固体撮像装置。前記リセット期間の間、前記クリップ回路による前記信号線を経由して供給された前記画素信号の電圧のクリップ機能を有効にする、ことを特徴とする請求項4に記載の固体撮像装置。前記所定の電圧は、前記リセット信号の飽和電圧である、ことを特徴とする請求項7に記載の固体撮像装置。前記信号期間の間、前記クリップ回路による前記信号線を経由して供給された前記画素信号の電圧のクリップ機能を有効にする、ことを特徴とする請求項4に記載の固体撮像装置。前記所定の電圧は、前記被写体信号の飽和電圧である、ことを特徴とする請求項9に記載の固体撮像装置。前記クリップ回路は、前記第2の基板内に設けられる、ことを特徴とする請求項1に記載の固体撮像装置。当該固体撮像装置が有する全ての前記画素の前記光電変換素子を同時にリセットする、ことを特徴とする請求項1に記載の固体撮像装置。前記画素は、前記光電変換素子で発生した信号を増幅する増幅回路を、さらに備え、前記信号蓄積回路は、前記増幅回路によって増幅された増幅信号を蓄積する、ことを特徴とする請求項1に記載の固体撮像装置。前記画素は、前記増幅回路から出力された前記増幅信号中のノイズを低減するノイズ低減回路を、さらに備え、前記信号蓄積回路は、前記ノイズ低減回路によってノイズが低減された前記増幅信号を蓄積する、ことを特徴とする請求項13に記載の固体撮像装置。前記増幅回路は、前記光電変換素子で発生した信号をゲートに受け、ソースおよびドレインの一方から前記増幅信号を出力する増幅トランジスタを含む、ことを特徴とする請求項13に記載の固体撮像装置。前記ノイズ低減回路は、前記増幅トランジスタのソースおよびドレインの一方に、直接または間接に接続され、出力された前記増幅信号をクランプするためのクランプ容量と、前記クランプ容量に直接または間接に接続され、クランプされた前記増幅信号をサンプルホールドするサンプルホールドトランジスタと、を含み、前記信号蓄積回路は、前記サンプルホールドトランジスタによってサンプルホールドされた前記増幅信号を蓄積する、ことを特徴とする請求項15に記載の固体撮像装置。前記接続部における前記第1の基板側の接続点、および前記接続部における前記第2の基板側の接続点は、前記光電変換素子の出力端子から前記信号蓄積回路の入力端子までに至る経路上の、いずれかの位置に配置される、ことを特徴とする請求項1に記載の固体撮像装置。前記接続部は、バンプである、ことを特徴とする請求項1に記載の固体撮像装置。前記接続部は、前記第1の基板の表面に形成された第1の電極と、前記第2の基板の表面に形成され、前記第1の電極と貼り合わされた第2の電極とを有する、ことを特徴とする請求項1に記載の固体撮像装置。前記第2の基板は、前記光電変換素子に入射する光が照射される前記第1の基板の表面とは反対側の表面と接続される、ことを特徴とする請求項1に記載の固体撮像装置。前記第1の基板の画素は、前記光電変換素子と、前記光電変換素子で発生した信号を転送する転送回路と、前記光電変換素子で発生した信号を増幅する第1増幅回路と、前記第1増幅回路の入力部をリセットする第1リセット回路と、を有し、前記第2基板の信号蓄積回路は、アナログメモリ回路と、前記アナログメモリ回路の信号を増幅する第2増幅回路と、前記第2増幅回路の入力部をリセットする第2リセット回路と、を有する、ことを特徴とする請求項1に記載の固体撮像装置。第1の基板と第2の基板とを電気的に接続する接続部によって、前記第1の基板と前記第2の基板とを電気的に接続する固体撮像装置の制御方法であって、当該固体撮像装置が有する画素部の前記第1の基板に含まれ、光電変換素子を具備する画素で発生した信号を前記第2の基板に供給する信号線に出力させるステップと、前記第2の基板に含まれる信号蓄積回路に、前記信号線を経由して供給された信号を蓄積させるステップと、前記第2の基板に含まれる出力回路から、前記信号蓄積回路に蓄積された信号を出力させるステップと、を含み、当該固体撮像装置の制御方法は、クリップ回路に、前記信号線の電圧が、所定の電圧以下にならないようにクリップさせるステップを、さらに含む、ことを特徴とする固体撮像装置の制御方法。第1の基板と第2の基板とを電気的に接続する接続部によって、前記第1の基板と前記第2の基板とを電気的に接続する撮像装置であって、当該撮像装置が有する画素部は、前記第1の基板に含まれ、光電変換素子を具備する画素と、前記画素で発生した信号を前記第2の基板に供給する信号線と、前記第2の基板に含まれ、前記信号線を経由して供給された信号を蓄積する信号蓄積回路と、前記第2の基板に含まれ、前記信号蓄積回路に蓄積された信号を出力する出力回路と、を有し、当該撮像装置は、前記信号線の電圧が、所定の電圧以下にならないようにクリップするクリップ回路を、さらに有する、ことを特徴とする撮像装置。第1の基板と第2の基板とを電気的に接続する接続部によって、前記第1の基板と前記第2の基板とを電気的に接続する固体撮像装置であって、当該固体撮像装置が有する画素部は、前記第1の基板に含まれ、光電変換素子を具備する画素と、前記画素に接続される第1の信号線と、一端が、前記第1の信号線に接続されるトランジスタと、前記第2の基板に含まれ、前記第1の信号線に接続される容量と、前記容量に接続される第2の信号線と、を有し、前記トランジスタは、前記第1の信号線の電圧が、所定の電圧以下にならないようにクリップする、ことを特徴とする固体撮像装置。前記第1の信号線は、前記画素で発生した信号を前記第2の基板に供給し、前記容量は、前記第1の信号線を経由して供給された信号を蓄積し、前記第2の信号線は、前記容量に蓄積された信号を出力する、ことを特徴とする請求項24に記載の固体撮像装置。前記画素は、前記光電変換素子で発生した信号をゲートに受け、ソースおよびドレインの一方から増幅信号を出力する増幅トランジスタを含む増幅回路を、さらに備え、前記容量は、前記増幅トランジスタによって増幅された前記増幅信号を蓄積する、ことを特徴とする請求項24に記載の固体撮像装置。前記画素は、前記増幅トランジスタのソースおよびドレインの一方に、直接または間接に接続され、出力された前記増幅信号をクランプするためのクランプ容量と、前記クランプ容量に直接または間接に接続され、クランプされた前記増幅信号をサンプルホールドするサンプルホールドトランジスタと、を含むノイズ低減回路を、さらに備え、前記容量は、前記サンプルホールドトランジスタによってサンプルホールドされた前記増幅信号を蓄積する、ことを特徴とする請求項26に記載の固体撮像装置。前記第1の基板の画素は、前記光電変換素子と、前記光電変換素子で発生した信号がソースおよびドレインの一方に接続され、前記光電変換素子で発生した信号をソースおよびドレインのもう一方に出力する転送トランジスタと、前記転送トランジスタが出力した信号をゲートに受け、ソースおよびドレインの一方から第1の増幅信号を出力する第1増幅トランジスタと、前記第1増幅トランジスタのゲートをリセットする第1リセットトランジスタと、を有し、前記第2基板は、前記容量であるアナログメモリ回路と、前記アナログメモリ回路の信号をゲートに受け、ソースおよびドレインの一方から第2の増幅信号を出力する第2増幅トランジスタと、前記第2増幅トランジスタのゲートをリセットする第2リセットトランジスタと、を有する、ことを特徴とする請求項25に記載の固体撮像装置。前記第1リセットトランジスタによって前記第1増幅トランジスタがリセットされているリセット期間の間、前記トランジスタによって前記第1の信号線の電圧が、第1の電圧以下にならないようにクリップする、ことを特徴とする請求項28に記載の固体撮像装置。前記転送トランジスタのソースおよびドレインのもう一方から前記光電変換素子で発生した信号に出力され、前記第1増幅トランジスタのソースおよびドレインの一方から前記光電変換素子で発生した信号に応じた前記第1の増幅信号が出力されている前記信号期間の間、前記トランジスタによって前記第1の信号線の電圧が、第2の電圧以下にならないようにクリップする、ことを特徴とする請求項28に記載の固体撮像装置。第1の基板と第2の基板とを電気的に接続する接続部によって、前記第1の基板と前記第2の基板とを電気的に接続する固体撮像装置の制御方法であって、当該固体撮像装置が有する画素部の前記第1の基板に含まれ、光電変換素子を具備する画素で発生した信号を、前記画素に接続される第1の信号線に出力させるステップと、前記第2の基板に含まれ、前記第1の信号線に接続される容量に、前記第1の信号線に出力された信号を蓄積させるステップと、前記容量に接続される第2の信号線に蓄積した信号を出力させるステップと、を含み、一端が、前記第1の信号線に接続されるトランジスタによって、前記第1の信号線の電圧が、所定の電圧以下にならないようにクリップさせるステップを、さらに含む、ことを特徴とする固体撮像装置の制御方法。第1の基板と第2の基板とを電気的に接続する接続部によって、前記第1の基板と前記第2の基板とを電気的に接続する撮像装置であって、当該撮像装置が有する画素部は、前記第1の基板に含まれ、光電変換素子を具備する画素と、前記画素に接続される第1の信号線と、一端が、前記第1の信号線に接続されるトランジスタと、前記第2の基板に含まれ、前記第1の信号線に接続される容量と、前記容量に接続される第2の信号線と、を有し、前記トランジスタは、前記第1の信号線の電圧が、所定の電圧以下にならないようにクリップする、ことを特徴とする撮像装置。ところで、MOS型固体撮像装置に高輝度の光が入射すると、以下のような2つの不具合が発生することが知られている。1つは、高輝度の光が入射した画素は、黒色のレベルに相当する画素信号を出力してしまうという不具合である。以下、この現象を、黒沈み現象と呼ぶ。もう1つは、高輝度の光が入射した画素と同じ行に配列された画素から出力される画素信号は、被写体を露光した本来のレベルの画素信号よりも明るいレベルの画素信号を出力してしまうという不具合である。これにより、被写体の映像信号に横筋が現れてしまう。以下、この現象を、横筋現象と呼ぶ。上述のような高輝度光による黒沈み現象や横筋現象は、画素回路チップに対策回路を付加することによって抑圧することができる。しかしながら、特許文献1で開示されたようなチップを接合する方法を採用したMOS型固体撮像装置の場合、画素回路チップと信号処理チップとを接続する箇所、すなわち、バンプの箇所の全てに対策回路を設ける必要がある。このため、画素回路チップの面積の増大を避けることができない。さらに、画素回路チップ内に対策回路を設けることによって、画素回路チップ内における画素の面積占有率が減少してしまう。これにより、画素のダイナミックレンジの減少や、画素の回路ノイズが増大し、被写体の映像信号画像の劣化を引き起こしてしまうという問題がある。本発明は、上記の課題認識に基づいてなされたものであり、複数枚のチップを接続することによって構成される固体撮像装置において、高輝度の光が入射した場合でも、ノイズの少ない良好なグローバル露光方式の画像を取得することができる固体撮像装置、固体撮像装置の制御方法、および撮像装置を提供することを目的としている。上記の課題を解決するため、本発明のある態様に係る固体撮像装置は、第1の基板と第2の基板とを電気的に接続する接続部によって、前記第1の基板と前記第2の基板とを電気的に接続する固体撮像装置であって、当該固体撮像装置が有する画素部は、前記第1の基板に含まれ、光電変換素子を具備する画素と、前記画素で発生した信号を前記第2の基板に供給する信号線と、前記第2の基板に含まれ、前記信号線を経由して供給された信号を蓄積する信号蓄積回路と、前記第2の基板に含まれ、前記信号蓄積回路に蓄積された信号を出力する出力回路と、を有し、当該固体撮像装置は、前記信号線の電圧が、所定の電圧以下にならないようにクリップするクリップ回路を、さらに有する。また、本発明のある態様に係る固体撮像装置の制御方法は、第1の基板と第2の基板とを電気的に接続する接続部によって、前記第1の基板と前記第2の基板とを電気的に接続する固体撮像装置の制御方法であって、当該固体撮像装置が有する画素部の前記第1の基板に含まれ、光電変換素子を具備する画素で発生した信号を前記第2の基板に供給する信号線に出力させるステップと、前記第2の基板に含まれる信号蓄積回路に、前記信号線を経由して供給された信号を蓄積させるステップと、前記第2の基板に含まれる出力回路から、前記信号蓄積回路に蓄積された信号を出力させるステップと、を含み、当該固体撮像装置の制御方法は、クリップ回路に、前記信号線の電圧が、所定の電圧以下にならないようにクリップさせるステップを、さらに含む。また、本発明のある態様に係る撮像装置は、第1の基板と第2の基板とを電気的に接続する接続部によって、前記第1の基板と前記第2の基板とを電気的に接続する撮像装置であって、当該撮像装置が有する画素部は、前記第1の基板に含まれ、光電変換素子を具備する画素と、前記画素で発生した信号を前記第2の基板に供給する信号線と、前記第2の基板に含まれ、前記信号線を経由して供給された信号を蓄積する信号蓄積回路と、前記第2の基板に含まれ、前記信号蓄積回路に蓄積された信号を出力する出力回路と、を有し、当該撮像装置は、前記信号線の電圧が、所定の電圧以下にならないようにクリップするクリップ回路を、さらに有する。また、本発明のある態様に係る固体撮像装置置は、第1の基板と第2の基板とを電気的に接続する接続部によって、前記第1の基板と前記第2の基板とを電気的に接続する固体撮像装置であって、当該固体撮像装置が有する画素部は、前記第1の基板に含まれ、光電変換素子を具備する画素と、前記画素に接続される第1の信号線と、一端が、前記第1の信号線に接続されるトランジスタと、前記第2の基板に含まれ、前記第1の信号線に接続される容量と、前記容量に接続される第2の信号線と、を有し、前記トランジスタは、前記第1の信号線の電圧が、所定の電圧以下にならないようにクリップする。また、本発明のある態様に係る固体撮像装置の制御方法は、第1の基板と第2の基板とを電気的に接続する接続部によって、前記第1の基板と前記第2の基板とを電気的に接続する固体撮像装置の制御方法であって、当該固体撮像装置が有する画素部の前記第1の基板に含まれ、光電変換素子を具備する画素で発生した信号を、前記画素に接続される第1の信号線に出力させるステップと、前記第2の基板に含まれ、前記第1の信号線に接続される容量に、前記第1の信号線に出力された信号を蓄積させるステップと、前記容量に接続される第2の信号線に蓄積した信号を出力させるステップと、を含み、一端が、前記第1の信号線に接続されるトランジスタによって、前記第1の信号線の電圧が、所定の電圧以下にならないようにクリップさせるステップを、さらに含む。また、本発明のある態様に係る撮像装置は、第1の基板と第2の基板とを電気的に接続する接続部によって、前記第1の基板と前記第2の基板とを電気的に接続する撮像装置であって、当該撮像装置が有する画素部は、前記第1の基板に含まれ、光電変換素子を具備する画素と、前記画素に接続される第1の信号線と、一端が、前記第1の信号線に接続されるトランジスタと、前記第2の基板に含まれ、前記第1の信号線に接続される容量と、前記容量に接続される第2の信号線と、を有し、前記トランジスタは、前記第1の信号線の電圧が、所定の電圧以下にならないようにクリップする。以下、本発明の実施形態について、図面を参照して説明する。なお、以下の説明は、例示のために特定の詳細な内容が含まれている。しかし、当業者であれば、以下に説明する詳細な内容に様々な変更を加えた場合であっても、本発明の範囲を超えないことは理解できるであろう。従って、以下に説明する本発明の例示的な実施形態は、権利を請求された発明に対して、一般性を失わせることなく、また、何ら限定をすることもなく、述べられたものである。図1は、本実施形態によるデジタルカメラ例えば、一眼レフデジタルカメラの概略構成を示したブロック図である。ここに示した各構成要素は、ハードウェア的には、コンピュータのCPUやメモリをはじめとする素子で実現することができ、ソフトウェア的にはコンピュータプログラムなどによって実現されるものであるが、ここでは、これらの連携によって実現される機能ブロックとして示している。従って、これらの機能ブロックは、ハードウェア、ソフトウェアの組合せによって、様々な形式で実現できるということは、当業者には理解できるであろう。図1に示したデジタルカメラ1は、レンズユニット部2、イメージセンサ3、発光装置4、メモリ5、記録装置6、表示装置7、画像信号処理回路8、レンズ制御装置9、イメージセンサ制御装置10、発光制御装置11、カメラ制御装置12から構成される。なお図1に示したデジタルカメラ1は、イメージセンサ3を遮光するためのメカニカルシャッタを搭載せず、全画素同時に露光するグローバル露光を行うデジタルカメラである。レンズユニット部2は、レンズ制御装置9によってズーム、フォーカス、絞りなどが駆動制御され、被写体像をイメージセンサ3に結像させる。イメージセンサ3は、イメージセンサ制御装置10によって駆動、制御され、レンズユニット部2を介してイメージセンサ3に入射した被写体光を画像信号に変換するMOS型固体撮像装置である。以下の説明において、イメージセンサという場合には、MOS型固体撮像装置を示すこととする。なお、このイメージセンサ3に関する詳細な説明は、後述する。発光装置4は、発光制御装置11によって駆動、制御され、発光装置4から発せられる光を被写体に当てることにより、被写体から反射する光を調節するストロボやフラッシュなどの装置である。画像信号処理回路8は、イメージセンサ3から出力された画像信号に対して、信号の増幅、画像データへの変換および各種の補正、画像データの圧縮などの処理を行う。なお、画像信号処理回路8は、各処理における画像データの一時記憶手段としてメモリ5を利用する。記録装置6は、半導体メモリなどの着脱可能な記録媒体であり、画像データの記録または読み出しを行う。表示装置7は、イメージセンサ3に結像され、画像信号処理回路8によって処理された画像データ、または記録装置6から読み出された画像データに基づく画像を表示する液晶などの表示装置である。カメラ制御装置12は、デジタルカメラ1の全体の制御を行う制御装置である。また、カメラ制御装置12は、イメージセンサ制御装置10と発光制御装置11とを制御することによって、イメージセンサ3と、発光装置4とを協調制御する。次に、本実施形態のイメージセンサ3について説明する。図2は、本実施形態によるイメージセンサ3の概略構成を示した概観図である。図2において、イメージセンサ3は、画素チップ31、画素信号処理チップ32、チップ接続部33、外部配線接続部34から構成される。画素チップ31は、後述する光電変換部を含む画素が2次元状に配列され、入射した被写体光を電気信号に変換するチップである。画素チップ31は、画素信号処理チップ32から送信された信号によって駆動、制御される。そして、画素チップ31は、変換した電気信号を画素信号処理チップ32に送信する。画素信号処理チップ32は、画素チップ31から送信されてきた電気信号の一時的な記憶や、電気信号に対する簡単な演算などの処理を行うチップである。また、画素信号処理チップ32は、画素チップ31を駆動、制御するための信号を画素チップ31に送信する。チップ接続部33は、画素チップ31と画素信号処理チップ32とを電気的に接続するための接続部である。チップ接続部33は、例えば、蒸着法、めっき法で作製されるバンプなどを用いる。なお、画素チップ31と画素信号処理チップ32との間に存在する空間には、接着剤などの絶縁部材を充填させてもよい。画素チップ31と画素信号処理チップ32とは、チップ接続部33を介して信号の送受信を行う。外部配線接続部34は、イメージセンサ3と他のブロックを電気的に接続するための接続部である。外部配線接続部34を介して、イメージセンサ3の入出力信号を、デジタルカメラ1内の他の構成要素ブロックと送受信する。例えば、イメージセンサ3を保護するためのパッケージ図示せずと、外部配線接続部34とをワイヤで接続し、パッケージの外にイメージセンサ3の入出力信号を送受信する構成などが考えられる。本実施形態のイメージセンサ3では、画素チップ31内の全ての画素を同時に露光するグローバル露光を行い、入射した被写体光を変換した電気信号を画素信号処理チップ32に送信する。そして、画素信号処理チップ32は、画素チップ31から送信されてきた電気信号の一時的な記憶し、外部配線接続部34から順次、イメージセンサ3の外部に出力する。次に、本実施形態の画素チップ31について説明する。図3は、本実施形態のイメージセンサ3内の画素チップ31の概略構成を示した回路図である。図3において、画素チップ31は、画素チップ垂直走査回路311、画素アレイ部312、単位画素313、画素信号線314、画素チップ垂直走査回路信号線315、画素リセット線316、画素転送線317、画素選択線318から構成される。なお、図3に示した画素チップ31では、複数の単位画素313が、10行10列に2次元的に配置された画素アレイ部312の例を示している。この画素チップ31の構成によって、後述する読み出しタイミングでの動作を行う。なお、図3に示した画素チップ31において、各符号の後に表す:括弧内の数字および記号は、画素チップ31内に配置されている単位画素313に対応した行番号と列番号とを表す。そして、:括弧内の最初の数字は行番号、最後の数字は列番号を示す。例えば、2行3列目の単位画素313は、単位画素3132,3と表す。また、行番号または列番号のいずれか一方のみ、すなわち、同一の行番号または列番号を表す場合には、同一の行番号または列番号を数字で表し、同一ではない行番号または列番号を:アスタリスクで表す。例えば、3行目の画素リセット線316は、画素リセット線3163,と表す。また、行番号および列番号の両方を特定しない場合は、各符号の後の:括弧を表記しない。画素チップ垂直走査回路311は、画素アレイ部312内のそれぞれの単位画素313を制御し、各単位画素313の画素信号を画素信号線314に出力させる。画素チップ垂直走査回路311は、制御信号線画素リセット線316、画素転送線317、画素選択線318に、単位画素313を制御するための制御信号を、画素アレイ部312に配置された単位画素313の行毎に出力する。画素アレイ部312内のそれぞれの単位画素313は、リセットされたときのリセット信号、および入射した被写体光の受光量に応じた電気信号を、画素信号として画素信号線314に出力する。画素信号線314および画素チップ垂直走査回路信号線315は、チップ接続部33を介して画素信号処理チップ32に接続される。画素チップ31と画素信号処理チップ32とは、画素信号線314および画素チップ垂直走査回路信号線315によって、画素チップ31の駆動、制御に必要な各種信号、および画素チップ31内のそれぞれの単位画素313が出力する画素信号の送受信を行う。次に、本実施形態の画素信号処理チップ32について説明する。図4は、本実施形態のイメージセンサ3内の画素信号処理チップ32の概略構成を示した回路図である。図4において、画素信号処理チップ32は、画素信号処理チップ垂直走査回路321、画素メモリアレイ部322、単位画素メモリ323、画素メモリ信号線324、画素信号処理チップ垂直信号線325、画素信号処理チップ列処理回路326、画素信号処理チップ水平走査回路327、画素信号処理チップ水平走査回路信号線328、イメージセンサ制御回路329、イメージセンサ制御回路信号線3210、画素メモリリセット線3211、画素メモリ転送線3212、画素メモリ選択線3213、クリップリファレンス線3214、クリップイネーブル線3215から構成される。なお、図4に示した画素信号処理チップ32では、複数の単位画素メモリ323が、10行10列に2次元的に配置された画素メモリアレイ部322の例を示している。この画素信号処理チップ32の構成によって、後述する読み出しタイミングでの動作を行う。なお、図4に示した画素信号処理チップ32において、各符号の後に表す:括弧内の数字および記号は、画素信号処理チップ32内に配置されている単位画素メモリ323に対応した行番号と列番号とを表し、その表し方は、図3に示した画素チップ31と同様である。画素信号処理チップ垂直走査回路321は、画素メモリアレイ部322内のそれぞれの単位画素メモリ323を制御し、各単位画素メモリ323の画素メモリ信号を画素信号処理チップ垂直信号線325に出力させる。画素信号処理チップ垂直走査回路321は、制御信号線画素メモリリセット線3211、画素メモリ転送線3212、画素メモリ選択線3213、クリップリファレンス線3214、クリップイネーブル線3215に、単位画素メモリ323を制御するための制御信号を、画素メモリアレイ部322に配置された単位画素メモリ323の行毎に出力する。画素メモリアレイ部322内のそれぞれの単位画素メモリ323には、画素チップ31に備えた画素アレイ部312内のそれぞれの単位画素313からチップ接続部33を介して画素メモリ信号線324に送信された画素信号が入力される。そして、それぞれの単位画素メモリ323は、入力された画素信号に応じた電気信号を、画素メモリ信号として画素信号処理チップ垂直信号線325に出力する。画素信号処理チップ列処理回路326は、単位画素メモリ323から送信された画素メモリ信号に対する処理を行う。画素信号処理チップ列処理回路326による画素メモリ信号に対する処理では、イメージセンサ制御回路329から入力されたクランプパルスΦCLおよびサンプルホールドパルスΦSHに基づいて、後述する信号の減算差分処理が行われる。さらに、画素信号処理チップ列処理回路326による処理には、信号の増幅、比較などの処理が含まれる。また、画素信号処理チップ列処理回路326は、画素信号処理チップ垂直信号線325に接続される電流源負荷を含んでいる。画素信号処理チップ水平走査回路327は、イメージセンサ制御回路329から入力された水平走査パルスΦHに基づいて、画素信号処理チップ列処理回路326から出力された処理後の信号を順次読み出す。イメージセンサ制御回路329は、画素信号処理チップ垂直走査回路321、画素信号処理チップ列処理回路326、画素信号処理チップ水平走査回路327、および画素チップ31内の画素チップ垂直走査回路311を制御する。画素メモリ信号線324およびイメージセンサ制御回路信号線3210は、チップ接続部33を介して画素チップ31に接続される。画素チップ31と画素信号処理チップ32とは、画素メモリ信号線324およびイメージセンサ制御回路信号線3210によって、画素チップ31の駆動、制御に必要な各種信号、および画素チップ31内のそれぞれの単位画素313が出力する画素信号の送受信を行う。このイメージセンサ制御回路329、画素信号処理チップ垂直走査回路321、画素信号処理チップ列処理回路326、画素信号処理チップ水平走査回路327、および画素チップ垂直走査回路311による制御によって、イメージセンサ3は、入射した被写体光の画像信号を出力する。次に、本実施形態の単位画素313について説明する。図5は、本実施形態のイメージセンサ3に備えた画素チップ31内の単位画素単位画素313の概略構成を示した回路図である。単位画素313は、入射した光を電気信号に変換し、画素信号線314に出力する回路である。単位画素313は、それぞれ、フォトダイオードPD、画素電荷蓄積部FD、画素転送トランジスタPM1、画素リセットトランジスタPM2、画素増幅トランジスタPM3、画素選択トランジスタPM4から構成される。画素電荷蓄積部FDは、画素増幅トランジスタPM3のゲート端子に接続されたノードに付随する容量であり、図5に示した単位画素313の概略構成においては、キャパシタの記号で示す。図5に示した単位画素313の概略構成は、従来のイメージセンサの単位画素と同様の構成である。フォトダイオードPDは、入射した光を光電変換して信号電荷を発生する光電変換部である。画素電荷蓄積部FDは、信号電荷を蓄積する容量である。画素転送トランジスタPM1は、画素チップ垂直走査回路311から入力された画素転送パルスΦPTに基づいて、フォトダイオードPDが発生した信号電荷を、画素増幅トランジスタPM3のゲート端子に接続された画素電荷蓄積部FDに転送する。画素転送トランジスタPM1によって転送された信号電荷は、画素電荷蓄積部FDに蓄積される。画素増幅トランジスタPM3は、画素電荷蓄積部FDに蓄積された信号電荷に応じた電圧を出力する。画素リセットトランジスタPM2は、画素チップ垂直走査回路311から入力される画素リセットパルスΦPRに基づいて、画素電荷蓄積部FDを電源電位VDDPにリセットする。画素選択トランジスタPM4は、画素チップ垂直走査回路311から入力された画素選択パルスΦPSに基づいて、画素増幅トランジスタPM3が出力した電圧を、単位画素313の出力として画素信号線314に出力する。画素信号線314は、チップ接続部33に接続される。次に、本実施形態の単位画素メモリ323について説明する。図6は、本実施形態のイメージセンサ3に備えた画素信号処理チップ32内の単位画素メモリ323の概略構成を示した回路図である。単位画素メモリ323は、画素メモリ信号線324から入力された信号を保持し、画素信号処理チップ垂直信号線325に出力する回路である。単位画素メモリ323は、それぞれ、画素メモリ結合容量CC、画素メモリ電荷蓄積部MC、画素メモリ転送トランジスタMM1、画素メモリリセットトランジスタMM2、画素メモリ増幅トランジスタMM3、画素メモリ選択トランジスタMM4、画素メモリクリップリファレンストランジスタMM5、画素メモリクリップイネーブルトランジスタMM6、画素メモリ電流負荷CSから構成される。画素メモリ電荷蓄積部MCは、画素メモリ増幅トランジスタMM3のゲート端子に接続されたノードに付随する容量であり、図6に示した単位画素メモリ323の概略構成においては、キャパシタの記号で示す。画素メモリ結合容量CCは、一方がチップ接続部33に接続され、もう一方が画素メモリ転送トランジスタMM1のソース端子に接続される結合容量である。画素メモリ電荷蓄積部MCは、信号電荷を蓄積する容量負荷である。画素メモリ転送トランジスタMM1は、画素信号処理チップ垂直走査回路321から入力された画素メモリ転送パルスΦMTに基づいて、画素メモリ結合容量CCの一方に発生した信号電荷を、画素メモリ増幅トランジスタMM3のゲート端子に接続された画素メモリ電荷蓄積部MCに転送する。画素メモリ転送トランジスタMM1によって転送された信号電荷は、画素メモリ電荷蓄積部MCに蓄積される。画素メモリ増幅トランジスタMM3は、画素メモリ電荷蓄積部MCに蓄積された信号電荷に応じた電圧を出力する。画素メモリリセットトランジスタMM2は、画素信号処理チップ垂直走査回路321から入力される画素メモリリセットパルスΦMRに基づいて、画素メモリ電荷蓄積部MCを電源電位VDDMにリセットする。画素メモリ選択トランジスタMM4は、画素信号処理チップ垂直走査回路321から入力された画素メモリ選択パルスΦMSに基づいて、画素メモリ増幅トランジスタMM3が出力した電圧を、単位画素メモリ323の出力として画素信号処理チップ垂直信号線325に出力する。画素メモリクリップリファレンストランジスタMM5は、画素メモリ信号線324に接続され、画素信号処理チップ垂直走査回路321から入力される画素メモリクリップリファレンスパルスΦCRの電位に基づいて、画素メモリ信号線324の電圧を制限する。画素メモリクリップイネーブルトランジスタMM6は、画素メモリクリップリファレンストランジスタMM5に接続され、画素信号処理チップ垂直走査回路321から入力される画素メモリクリップイネーブルパルスΦCEに基づいて、画素メモリ信号線324の電圧を制限する画素メモリクリップリファレンストランジスタMM5の機能の有効または無効を決定する。この画素メモリクリップリファレンストランジスタMM5と画素メモリクリップイネーブルトランジスタMM6とによって、高輝度の光が入射した画素による黒沈み現象および横筋現象を抑圧する。画素メモリ電流負荷CSは、一方が画素メモリ信号線324に接続され、もう一方が画素信号処理チップ32のグラウンドに接続される。画素メモリ電流負荷CSは、チップ接続部33に接続された信号線を一定の電流で駆動する。画素メモリ信号線324は、チップ接続部33に接続される。なお、画素メモリ電流負荷CSは、一方が画素チップ31の画素信号線314に接続され、もう一方が画素チップ31のグラウンドに接続される構成でもよい。本実施形態のイメージセンサ3では、画素チップ31内の全ての単位画素313が同時に露光するグローバル露光を行い、フォトダイオードPDが入射した被写体光に応じて発生した信号電荷に基づいた画素信号を、チップ接続部33を介して画素信号処理チップ32に出力する。そして、画素信号処理チップ32は、画素チップ31から入力された画素信号を一時的に記憶し、差分処理などの処理を行って、順次出力する。なお、図2~図4に示したように、イメージセンサ3は、画素アレイ部312内のそれぞれの単位画素313と、画素メモリアレイ部322内のそれぞれの単位画素メモリ323とのそれぞれが、それぞれのチップ接続部33を介して接続されている。すなわち、1画素毎にチップ接続部を備えた構成である。しかし、イメージセンサ3の構成は、図2~図4に示したイメージセンサ3の構成に限定されるものではなく、予め定めた数の画素毎にチップ接続部を備えた構成とすることもできる。この場合には、画素チップ内の全ての画素が同時にグローバル露光を行った後に、チップ接続部を共有している画素が順次、画素信号を出力することになる。<通常タイミング>次に、本実施形態のイメージセンサ3の駆動タイミングについて説明する。なお、以下に示すタイミングチャートでは、図2~図4に示したイメージセンサ3の構成において、2行分の単位画素313および単位画素メモリ323が連続で処理される場合のタイミングを示している。実際の動作においては、イメージセンサ3の、例えば、画素数や、間引き読み出しにおける間引き率などのパラメータによって、連続で処理される単位画素313および単位画素メモリ323行数や、単位画素313および単位画素メモリ323の行の間引き数などが変化する。また、画素チップ垂直走査回路311および画素信号処理チップ垂直走査回路321から出力される各制御パルス画素リセットパルスΦPR,画素転送パルスΦPT,画素選択パルスΦPS,画素メモリリセットパルスΦMR,画素メモリ転送パルスΦMT,画素メモリ選択パルスΦMS,画素メモリクリップリファレンスパルスΦCR,画素メモリクリップイネーブルパルスΦCEは、駆動方法に応じてタイミングを変更することができる。また、以下に示すタイミングチャートでは、説明を容易にするため、1行目の制御パルスのみを表記している。図2~図4に示した本実施形態のイメージセンサ3の構成では、画素アレイ部312内のそれぞれの単位画素313と、画素メモリアレイ部322内のそれぞれの単位画素メモリ323とのそれぞれが、それぞれのチップ接続部33を介して接続されている。このため、例えば、デジタルカメラ1が全画素同時に露光するグローバル露光を行う場合には、後述する時刻t1から時刻t5までの制御パルスを、画素アレイ部312および画素メモリアレイ部322の全ての行に出力することによって、全行同時に制御することになる。従って、以下の説明においては、全ての行に共通する動作に関しては、各符号の後の:括弧を表記せず、特定の制御パルスや構成要素を表すときのみに:括弧を表記することとする。以下に示すタイミングチャートにおいて、PD電位VPDは、フォトダイオードPDが発生した信号電荷による電位を示す。FD電位VFDは、画素電荷蓄積部FDの電位を示す。画素信号線電位V314は、画素信号線314の電位を示す。なお、各単位画素313の画素信号線314は、チップ接続部33を介して各単位画素メモリ323の画素メモリ信号線324に接続されているため、画素信号線電位V314は、画素メモリ信号線324の電位でもある。画素メモリ電位VMCは、画素メモリ電荷蓄積部MCの電位を示す。電源電位VDDPおよび電源電位VDDMは、それぞれ、画素チップ31および画素信号処理チップ32の電源の電位を示す。FDリセット電位VFDRSは、画素電荷蓄積部FDのリセット電位を示す。FD信号電位VFDSIGは、画素電荷蓄積部FDにおける被写体に依存した信号の電位を示す。画素信号線リセット電位V314RSは、画素信号線314のリセット電位を示す。画素信号線信号電位V314SIGは、画素信号線314における被写体に依存した信号の電位を示す。第1参照電位VREF1および第2参照電位VREF2は、それぞれ、後述する高輝度光による黒沈み現象および横筋現象の抑圧に使用する電位を示す。画素メモリリセット電位VMCRSは、画素メモリ電荷蓄積部MCのリセット電位を示す。画素メモリ信号電位VMCSIGは、画素メモリ電荷蓄積部MCにおける被写体に依存した信号の電位を示す。まず、イメージセンサ3に高輝度光が入射していない場合、すなわち、イメージセンサ3に通常レベルの被写体光が入射した場合の駆動タイミングについて説明する。図7は、本実施形態のイメージセンサ3に高輝度光が入射してない場合の各駆動のタイミングを示したタイミングチャートである。時刻t1において、画素チップ垂直走査回路311は、画素リセットパルスΦPRをHighレベルにすることにより、画素アレイ部312内の単位画素313の画素リセットトランジスタPM2をON状態にする。これにより、画素アレイ部312内の単位画素313の画素電荷蓄積部FDがリセットされ、FD電位VFDが電源電位VDDPの電位になる。また、画素チップ垂直走査回路311は、画素選択パルスΦPSをHighレベルにすることにより、画素アレイ部312内の単位画素313の画素選択トランジスタPM4をON状態にする。これにより、画素信号線電位V314は、FD電位VFDに対応した電源電位VDDPの近傍の電位にリセットされる。また、時刻t1において、画素信号処理チップ垂直走査回路321は、画素メモリクリップリファレンスパルスΦCRを第1参照電位VREF1のレベルにすることにより、画素メモリ信号線324の電圧範囲、すなわち、画素信号線電位V314の電圧範囲を第1参照電位VREF1に対応した電位に制限する。また、画素信号処理チップ垂直走査回路321は、画素メモリクリップイネーブルパルスΦCEをHighレベルにすることにより、画素メモリアレイ部322内の単位画素メモリ323の画素メモリクリップイネーブルトランジスタMM6をON状態にする。これにより、画素メモリクリップリファレンスパルスΦCRのレベルに応じた画素メモリ信号線324の電位、すなわち、画素信号線電位V314のクリップ機能を有効にする。また、時刻t1において、画素信号処理チップ垂直走査回路321は、画素メモリ転送パルスΦMTをHighレベルにすることにより、画素メモリアレイ部322内の単位画素メモリ323の画素メモリ転送トランジスタMM1をON状態にする。これにより、画素アレイ部312内の単位画素313の画素電荷蓄積部FDから、画素メモリアレイ部322内の単位画素メモリ323の画素メモリ電荷蓄積部MCまでの経路を導通させる。また、画素信号処理チップ垂直走査回路321は、画素メモリリセットパルスΦMRをHighレベルにすることにより、画素メモリアレイ部322内の単位画素メモリ323の画素メモリリセットトランジスタMM2をON状態にする。これにより、画素メモリアレイ部322内の単位画素メモリ323の画素メモリ電荷蓄積部MCがリセットされ、画素メモリ電位VMCが電源電位VDDMの電位になる。続いて、時刻t2において、画素チップ垂直走査回路311は、画素リセットパルスΦPRをLowレベルにすることにより、画素アレイ部312内の単位画素313の画素リセットトランジスタPM2をOFF状態にし、FD電位VFDの電源電位VDDPの電位へのリセット動作を終了する。そして、FD電位VFDおよび画素信号線電位V314をリセット電位に安定させる期間図7における時刻t3までの期間を開始する。このリセット電位に安定させる期間中に、FD電位VFDおよび画素信号線電位V314は、単位画素313のリセットノイズ分だけ電位が下がる。そして、FD電位VFDはFDリセット電位VFDRSの電位に、画素信号線電位V314は画素信号線リセット電位V314RSの電位に、それぞれ安定する。なお、FDリセット電位VFDRSおよび画素信号線リセット電位V314RSは、電源電位VDDPよりも、単位画素313で発生するノイズの量程度降下した電位である。続いて、時刻t3において、画素チップ垂直走査回路311は、画素転送パルスΦPTをHighレベルにすることにより、画素アレイ部312内の単位画素313の画素転送トランジスタPM1をON状態にし、フォトダイオードPDが発生した信号電荷を、画素電荷蓄積部FDに転送する。これにより、FD電位VFDは、時刻t3のときのPD電位VPDに対応した電位になる。このとき、画素選択パルスΦPSはHighレベルであるため、画素信号線電位V314も、画素電荷蓄積部FDに転送された信号電荷に対応した電荷分だけ電位が降下する。また、時刻t3において、画素信号処理チップ垂直走査回路321は、画素メモリクリップリファレンスパルスΦCRを第2参照電位VREF2のレベルにすることにより、画素メモリ信号線324の電圧範囲、すなわち、画素信号線電位V314の電圧範囲を第2参照電位VREF2に対応した電位に制限する。また、時刻t3において、画素信号処理チップ垂直走査回路321は、画素メモリリセットパルスΦMRをLowレベルにすることにより、画素メモリアレイ部322内の単位画素メモリ323の画素メモリリセットトランジスタMM2をOFF状態にし、画素メモリ電位VMCの電源電位VDDMへのリセット動作を終了する。これにより、画素メモリ電位VMCは、フォトダイオードPDが発生した信号電荷の画素電荷蓄積部FDへの転送に応じて降下した画素信号線電位V314に対応した電位になる。続いて、時刻t4において、画素チップ垂直走査回路311は、画素転送パルスΦPTをLowレベルにすることにより、画素アレイ部312内の単位画素313の画素転送トランジスタPM1をOFF状態にし、フォトダイオードPDが発生した信号電荷の画素電荷蓄積部FDへの転送動作を終了する。そして、FD電位VFDおよび画素信号線電位V314を信号電位に安定させる期間図7における時刻t5までの期間を開始する。この信号電位に安定させる期間中に、FD電位VFDおよび画素信号線電位V314は、画素転送トランジスタPM1がOFFしたときの影響によって電位が下がる。そして、FD電位VFDはFD信号電位VFDSIGの電位に、画素信号線電位V314は画素信号線信号電位V314SIGの電位に、それぞれ安定する。なお、FD信号電位VFDSIGおよび画素信号線信号電位V314SIGは、各信号の伝達経路による寄生容量などに依存する電位である。なお、このとき、画素選択パルスΦPSおよび画素メモリ転送パルスΦMTはHighレベルであるため、画素アレイ部312内の単位画素313の画素電荷蓄積部FDから、画素メモリアレイ部322内の単位画素メモリ323の画素メモリ電荷蓄積部MCまでの経路は導通している。従って、信号電位に安定させる期間図7における時刻t5までの期間中に、画素メモリ電位VMCも、伝達経路による寄生容量などに依存して降下した画素信号線電位V314に対応した電位に下がる。そして、画素メモリ電位VMCは画素メモリ信号電位VMCSIGの電位に安定する。続いて、時刻t5において、画素チップ垂直走査回路311は、画素選択パルスΦPSをLowレベルにすることにより、画素アレイ部312内の単位画素313の画素選択トランジスタPM4をOFF状態にする。これにより、画素信号線電位V314は、FD電位VFDに依存しない電位になる。また、時刻t5において、画素信号処理チップ垂直走査回路321は、画素メモリ転送パルスΦMTをLowレベルにすることにより、画素メモリアレイ部322内の単位画素メモリ323の画素メモリ転送トランジスタMM1をOFF状態にする。これにより、画素アレイ部312内の単位画素313の画素電荷蓄積部FDから、画素メモリアレイ部322内の単位画素メモリ323の画素メモリ電荷蓄積部MCまでの経路の導通を終了、すなわち、経路を遮断する。また、画素信号処理チップ垂直走査回路321は、画素メモリ選択パルスΦMS1,をHighレベルにすることにより、画素メモリアレイ部322内の1行目の単位画素メモリ323の画素メモリ選択トランジスタMM4をON状態にする。これにより、画素メモリアレイ部322内の1行目の単位画素メモリ323が選択され、選択された1行目の単位画素メモリ323の画素信号処理チップ垂直信号線325に画素メモリ電位VMC、すなわち、画素メモリ信号電位VMCSIGに対応した電圧の画素メモリ信号が出力される。なお、ここでは、画素信号処理チップ垂直信号線325に、画素メモリ信号として画素メモリ信号電位VMCSIGが出力されるものとする。また、時刻t5において、イメージセンサ制御回路329は、クランプパルスΦCLおよびサンプルホールドパルスΦSHをHighレベルにすることにより、画素信号処理チップ列処理回路326に、1行目の単位画素メモリ323から送信された画素メモリ信号電位VMCSIGを保持させる準備を行う。続いて、時刻t6において、イメージセンサ制御回路329は、クランプパルスΦCLをLowレベルにすることにより、画素信号処理チップ列処理回路326に、1行目の単位画素メモリ323から送信された画素メモリ信号電位VMCSIGをクランプ保持させる。また、時刻t6において、画素信号処理チップ垂直走査回路321は、画素メモリクリップイネーブルパルスΦCEをLowレベルにすることにより、画素メモリアレイ部322内の単位画素メモリ323の画素メモリクリップイネーブルトランジスタMM6をOFF状態にし、画素メモリクリップリファレンスパルスΦCRのレベルに応じた画素メモリ信号線324の電位のクリップ機能を無効にする。また、時刻t6において、画素信号処理チップ垂直走査回路321は、画素メモリリセットパルスΦMR1,をHighレベルにすることにより、画素メモリアレイ部322内の1行目の単位画素メモリ323の画素メモリ電荷蓄積部MCをリセットし、画素メモリ電位VMCを電源電位VDDMの電位、すなわち、画素メモリリセット電位VMCRSにする。この画素メモリリセット電位VMCRSが、画素メモリ信号として画素信号処理チップ垂直信号線325に出力される。続いて、時刻t7において、イメージセンサ制御回路329は、サンプルホールドパルスΦSHをLowレベルにすることにより、画素信号処理チップ列処理回路326に、1行目の単位画素メモリ323から送信された画素メモリリセット電位VMCRSをサンプリングさせる。これにより、画素信号処理チップ列処理回路326によって、時刻t6でクランプした画素メモリ信号電位VMCSIGと、時刻t7でサンプリングした画素メモリリセット電位VMCRSとの差分処理が行われ、ノイズが除去された、1行目の単位画素メモリ323の画素メモリ信号を得ることができる。そして、イメージセンサ制御回路329は、時刻t8まで、水平走査パルスΦHのHighレベルとLowレベルとを繰り返して画素信号処理チップ水平走査回路327に入力することによって、画素メモリアレイ部322内の1行目の単位画素メモリ323の各列のノイズ除去後の画素メモリ信号を順次、画素信号処理チップ水平走査回路信号線328から読み出す。また、時刻t7において、画素信号処理チップ垂直走査回路321は、画素メモリリセットパルスΦMR1,をLowレベルにし、画素メモリ電位VMCの画素メモリリセット電位VMCRSへのリセット状態を開放する。また、画素信号処理チップ垂直走査回路321は、画素メモリ選択パルスΦMS1,をLowレベルにすることにより、画素メモリアレイ部322内の1行目の単位画素メモリ323の画素メモリ選択トランジスタMM4をOFF状態にし、1行目の単位画素メモリ323の選択を解除する。これにより、画素信号処理チップ垂直信号線325への画素メモリ信号の出力が停止する。続いて、時刻t8において、画素信号処理チップ垂直走査回路321は、画素メモリ選択パルスΦMS2,をHighレベルにして、画素メモリアレイ部322内の2行目の単位画素メモリ323を選択し、2行目の単位画素メモリ323の画素メモリ信号電位VMCSIGに対応した電圧の画素メモリ信号を、画素信号処理チップ垂直信号線325に出力させる。また、時刻t8において、イメージセンサ制御回路329は、クランプパルスΦCLおよびサンプルホールドパルスΦSHをHighレベルにして、画素信号処理チップ列処理回路326に、2行目の単位画素メモリ323から送信された画素メモリ信号画素メモリ信号電位VMCSIGを保持させる準備を行う。続いて、時刻t9において、イメージセンサ制御回路329は、クランプパルスΦCLをLowレベルにして、画素信号処理チップ列処理回路326に、2行目の単位画素メモリ323から送信された画素メモリ信号電位VMCSIGをクランプ保持させる。また、時刻t9において、画素信号処理チップ垂直走査回路321は、画素メモリリセットパルスΦMR2,をHighレベルにして、画素メモリアレイ部322内の2行目の単位画素メモリ323の画素メモリリセット電位VMCRSに対応した電圧の画素メモリ信号を、画素信号処理チップ垂直信号線325に出力させる。続いて、時刻t10において、イメージセンサ制御回路329は、サンプルホールドパルスΦSHをLowレベルにして、画素信号処理チップ列処理回路326に、2行目の単位画素メモリ323から送信された画素メモリリセット電位VMCRSをサンプリングさせる。これにより、画素信号処理チップ列処理回路326から、ノイズが除去された、2行目の単位画素メモリ323の画素メモリ信号を得ることができる。そして、イメージセンサ制御回路329は、時刻t10以降、HighレベルとLowレベルとを繰り返した水平走査パルスΦHを画素信号処理チップ水平走査回路327に入力し、画素メモリアレイ部322内の2行目の単位画素メモリ323の各列のノイズ除去後の画素メモリ信号を順次、画素信号処理チップ水平走査回路信号線328から読み出す。また、時刻t10において、画素信号処理チップ垂直走査回路321は、画素メモリリセットパルスΦMR2,をLowレベルにして、画素メモリ電位VMCの画素メモリリセット電位VMCRSへのリセット状態を開放すると共に、画素メモリ選択パルスΦMS2,をLowレベルにして、2行目の単位画素メモリ323の選択を解除し、画素信号処理チップ垂直信号線325への画素メモリ信号の出力が停止させる。以降、時刻t5~時刻t8と同様に制御することによって、3行目以降の全ての行の単位画素メモリ323から、ノイズ除去後の画素メモリ信号を画素信号処理チップ水平走査回路信号線328に順次読み出す。このようにして、イメージセンサ3は、入射した被写体光に応じた画素信号に対してノイズ除去の処理を行った画像信号を出力することができる。<黒沈み現象の抑圧タイミング>次に、高輝度光がイメージセンサ3のリセット期間に入射した場合の駆動タイミングについて説明する。図8は、本実施形態のイメージセンサ3のリセット期間に高輝度光が入射した場合の各駆動のタイミングを示したタイミングチャートである。また、図9は、本実施形態のイメージセンサ3のリセット期間に高輝度光が入射した場合の効果を説明する図である。通常、MOS型固体撮像装置では、高輝度光がリセット期間中に入射した場合、黒沈み現象が発生する。本実施形態のイメージセンサ3においては、上述したように、画素メモリクリップリファレンストランジスタMM5と画素メモリクリップイネーブルトランジスタMM6とによって、高輝度の光が入射した画素による黒沈み現象を抑圧する。図8に示したタイミングチャートでは、黒沈み現象が発生する場合の各部の電位を破線で示し、黒沈み現象を抑圧する場合の各部の電位を実線で示している。なお、図8に示した各駆動のタイミングでは、図7に示した各駆動のタイミングと同様にイメージセンサ3を制御する。しかし、イメージセンサ3のリセット期間に高輝度光が入射しているため、それぞれの信号の電位が異なる。従って、図8に示した各駆動のタイミングの説明においては、図7に示した各駆動のタイミングと同様の動作に関しての詳細な説明は省略し、それぞれの信号の電位の変化に着目して説明を行う。なお、図8に示したタイミングチャートにおいて、リセット期間中の高輝度光は、時刻t3までのPD電位VPDのレベルで示されている。また、図8に示したタイミングチャートにおいて、FD飽和電位VFDSATは、画素電荷蓄積部FDが取り得る最低電位を示す。画素信号線飽和電位V314SATは、画素信号線314が取り得る最低電位を示す。画素メモリ信号電位VMCSIG1は、黒沈み現象が起きる場合の画素メモリ電荷蓄積部MCでの電位を示す。画素メモリ信号電位VMCSIG2は、本実施形態のイメージセンサ3の構成によって、黒沈み現象を抑圧した場合の画素メモリ電荷蓄積部MCでの電位を示す。図9aに示した画像201は、高輝度の点光源を撮影し、黒沈み現象が起きた場合の画像を示し、図9bに示した画像202は、高輝度の点光源を撮影し、本実施形態のイメージセンサ3において黒沈み現象を抑圧した場合の画像を示している。また、図9aに示した画像201および図9bに示した画像202において、画像座標203は、黒沈み現象が起きない程度の高輝度光によって撮像されているが、イメージセンサ3の出力は飽和している部位を示している。また、図9aに示した画像201において、画像座標204は、黒沈み現象による不具合が発生する部位を示している。また、図9bに示した画像202において、画像座標205は、本実施形態のイメージセンサ3で黒沈み現象を抑圧した後の画像座標204と同じ部位を示している。はじめに、図8に示したタイミングチャートにおいて破線で示した、黒沈み現象が起こる場合について説明する。なお、本実施形態のイメージセンサ3において、従来のMOS型固体撮像装置と同様に黒沈み現象が起こる場合とは、画素メモリクリップリファレンストランジスタMM5と画素メモリクリップイネーブルトランジスタMM6とを制御しない、すなわち、図8の破線で示したように、画素メモリクリップイネーブルパルスΦCEをLowレベルのままにして、クリップ機能を無効にした場合である。時刻t1において、図7に示した各駆動のタイミングと同様に制御することによって、画素アレイ部312内の単位画素313の画素電荷蓄積部FDがリセットされ、FD電位VFDが電源電位VDDPの電位になり、画素信号線電位V314は、FD電位VFDに対応した電源電位VDDPの近傍の電位にリセットされる。なお、画素信号線電位V314のクリップ機能は無効になっている。また、図7に示した各駆動のタイミングと同様に制御することによって、画素アレイ部312内の単位画素313の画素電荷蓄積部FDから、画素メモリアレイ部322内の単位画素メモリ323の画素メモリ電荷蓄積部MCまでの経路を導通させ、画素メモリアレイ部322内の単位画素メモリ323の画素メモリ電荷蓄積部MCをリセットすることによって、画素メモリ電位VMCが電源電位VDDMの電位になる。続いて、時刻t2において、図7に示した各駆動のタイミングと同様に、画素チップ垂直走査回路311が、画素リセットパルスΦPRをLowレベルにすることにより、FD電位VFDの電源電位VDDPの電位へのリセット動作を終了する。このとき、高輝度光がイメージセンサ3に入射していると、PD電位VPDに示したように、フォトダイオードPDでは大量に電荷が発生し、フォトダイオードPDが発生した電荷が画素電荷蓄積部FDに漏れ込みを起こす現象や、画素電荷蓄積部FDに直接光が入射し、画素電荷蓄積部FDで電荷が大量に発生する現象が起こる。このような現象が起こると、画素リセットパルスΦPRをLowレベルにした後の画素電荷蓄積部FDでは、その電位をリセット電位に保つことができず、図8の時刻t2以降に示したように、FD電位VFDが降下し始める。また、FD電位VFDの降下に伴って、図8の時刻t2以降の破線で示したように、画素信号線電位V314も降下する。そして、時刻t3のときには、FD電位VFDがFD飽和電位VFDSATまで降下してしまう。また、画素信号線電位V314も画素信号線飽和電位V314SATまで降下してしまう。そして、画素メモリクリップイネーブルパルスΦCEをLowレベルにした状態、すなわち、クリップ機能を無効にした状態の時刻t3において、画素チップ垂直走査回路311が、画素転送パルスΦPTをHighレベルにしても、画素信号線電位V314は変化しない。これは、FD電位VFDがFD飽和電位VFDSATよりも低い電位に変化しないためである。また、この時刻t3において、画素信号処理チップ垂直走査回路321が、画素メモリリセットパルスΦMRをLowレベルにし、画素メモリ電位VMCの電源電位VDDMへのリセット動作を終了しても、画素信号線電位V314が変化していないため、画素メモリ電位VMCも変化しない。つまり、画素メモリ電位VMCは、図8の時刻t3以降の破線で示したように、画素メモリリセット電位VMCRSと同様の電位の画素メモリ信号電位VMCSIG1になる。なお、PD電位VPDは、時刻t3において、画素チップ垂直走査回路311が画素転送パルスΦPTをHighレベルにすることによって、フォトダイオードPDが発生した信号電荷が画素電荷蓄積部FDに転送され、一旦、フォトダイオードPDに蓄積された信号電荷が空になる。しかし、高輝度光が入射し続けていると、再度、フォトダイオードPDに大量に電荷が発生するため、図8の時刻t3以降のPD電位VPDのように、電位が変化する。このような状態で、図7に示した各駆動のタイミングと同様に、時刻t4以降の制御を行い、時刻t6での画素メモリ信号電位VMCSIG1のクランプ保持と、時刻t7での画素メモリリセット電位VMCRSのサンプリングとを行っても、画素信号処理チップ列処理回路326による差分処理によって得られるノイズ除去後の画素メモリ信号は、約0である。このため、得られる画像は、図9aに示した画像201のように、高輝度光が照射された画像座標204の部位が黒くなった、黒沈み現象の画像が撮像されてしまう。なお、ノイズ除去後の画素メモリ信号が0である部位は、図9aに示した画像座標204で示されている。次に、図8に示したタイミングチャートにおいて実線で示した、黒沈み現象を抑圧する場合について説明する。なお、本実施形態のイメージセンサ3において、黒沈み現象を抑圧する場合とは、図7に示した各駆動のタイミングと同様に、すなわち、図8の実線で示したように、画素メモリクリップリファレンストランジスタMM5と画素メモリクリップイネーブルトランジスタMM6とを制御して、クリップ機能を有効にした場合である。本実施形態のイメージセンサ3における黒沈み現象の抑圧では、画素メモリクリップイネーブルパルスΦCEを所定の時間Highレベルにし、画素メモリクリップリファレンスパルスΦCRを所定の電圧に制御する。時刻t1において、図7に示した各駆動のタイミングと同様に制御することによって、画素アレイ部312内の単位画素313の画素電荷蓄積部FDがリセットされ、FD電位VFDが電源電位VDDPの電位になり、画素信号線電位V314は、FD電位VFDに対応した電源電位VDDPの近傍の電位にリセットされる。また、画素信号線電位V314のクリップ機能を有効にし、画素信号線電位V314の電圧範囲を第1参照電位VREF1に対応した電位に制限する。また、画素アレイ部312内の単位画素313の画素電荷蓄積部FDから、画素メモリアレイ部322内の単位画素メモリ323の画素メモリ電荷蓄積部MCまでの経路を導通させ、画素メモリアレイ部322内の単位画素メモリ323の画素メモリ電荷蓄積部MCがリセットすることによって、画素メモリ電位VMCが電源電位VDDMの電位になる。続いて、時刻t2において、図7に示した各駆動のタイミングと同様に、画素チップ垂直走査回路311が、画素リセットパルスΦPRをLowレベルにすることにより、FD電位VFDの電源電位VDDPの電位へのリセット動作を終了する。このとき、高輝度光がイメージセンサ3に入射しているため、上述した黒沈み現象が起こる場合と同様に、フォトダイオードPDが発生した電荷の画素電荷蓄積部FDへの漏れ込み現象や、画素電荷蓄積部FDへの直接光の入射による、画素電荷蓄積部FDでの電荷の大量発生の現象が起こる。これにより、画素リセットパルスΦPRをLowレベルにした後の時刻t3のときには、上述した黒沈み現象が起こる場合と同様に、FD電位VFDは、FD飽和電位VFDSATまで降下してしまう。しかし、画素信号線電位V314は、画素メモリクリップリファレンスパルスΦCRおよび画素メモリクリップイネーブルパルスΦCEによって制御された画素メモリクリップリファレンストランジスタMM5および画素メモリクリップイネーブルトランジスタMM6によって、電圧範囲が第1参照電位VREF1に対応した電位に制限されている。このため、画素信号線電位V314は、FD電位VFDの降下に伴って降下せず、図8の時刻t2以降の実線で示したように、第1参照電位VREF1に対応した電位以下には降下しない。従って、時刻t3において、画素チップ垂直走査回路311が、画素転送パルスΦPTをHighレベルにすると、フォトダイオードPDが発生した信号電荷が画素電荷蓄積部FDに転送され、画素信号線電位V314は、第1参照電位VREF1に対応した電位から画素電荷蓄積部FDに転送された信号電荷に対応した電荷分だけ電位が降下する。そして、時刻t4からのFD電位VFDおよび画素信号線電位V314を信号電位に安定させる期間図8における時刻t5までの期間中に、画素信号線電位V314は、画素信号線飽和電位V314SATまで電位が変動する。また、時刻t3において、画素信号処理チップ垂直走査回路321は、画素メモリクリップリファレンスパルスΦCRを第2参照電位VREF2のレベルにして、画素信号線電位V314の電圧範囲を第2参照電位VREF2に対応した電位に制限している。このため、時刻t3において、画素信号処理チップ垂直走査回路321が、画素メモリリセットパルスΦMRをLowレベルにすると、画素メモリ電位VMCは、画素信号線電位V314の電位の変動に伴って、画素メモリ信号電位VMCSIG2に変化する。このような状態で、図7に示した各駆動のタイミングと同様に、時刻t5以降の制御を行い、時刻t6での画素メモリ信号電位VMCSIG2のクランプ保持と、時刻t7での画素メモリリセット電位VMCRSのサンプリングとを行う。これにより、画素信号処理チップ列処理回路326では、時刻t6でクランプした画素メモリ信号電位VMCSIG2と、時刻t7でサンプリングした画素メモリリセット電位VMCRSとの差分処理が行われるため、ノイズ除去後の画素メモリ信号が約0にはならず、フォトダイオードPDの飽和信号量に類似した信号を得ることができる。このため、得られる画像は、図9bに示した画像202のように、高輝度光が照射された画像座標205の部位が黒くならず、画像座標203と同様に、イメージセンサ3の出力が飽和している、すなわち、黒沈み現象が抑圧された画像を撮影することができる。なお、黒沈み現象の抑圧によって飽和信号量に類似した信号となる部位は、図9bに示した画像座標205で示されている。上記に述べたように、本実施形態のイメージセンサ3では、画素メモリクリップリファレンストランジスタMM5と画素メモリクリップイネーブルトランジスタMM6とによって、イメージセンサ3のリセット期間図8における時刻t1~時刻t3までの期間中の画素信号線電位V314の電圧範囲を、第1参照電位VREF1に対応した電位に制限する。これにより、リセット期間に高輝度光が入射した場合でも、黒沈み現象を抑圧することができる。また、本実施形態のイメージセンサ3では、複数枚のチップを接続することによって構成される固体撮像装置において、黒沈み現象を抑圧するための画素メモリクリップリファレンストランジスタMM5と画素メモリクリップイネーブルトランジスタMM6とを画素信号処理チップ32内に備えることにより、画素チップ31内の単位画素313の面積を縮小させることなく、黒沈み現象の抑圧を実現することができる。そして、本実施形態のイメージセンサ3を搭載したデジタルカメラ1では、高輝度光による黒沈み現象が抑圧された、ノイズの少ない良好なグローバル露光方式の画像を取得することができる。<横筋現象の抑圧タイミング>次に、高輝度光がイメージセンサ3の転送期間に入射した場合の駆動タイミングについて説明する。図10は、本実施形態のイメージセンサ3の転送期間に高輝度光が入射した場合の各駆動のタイミングを示したタイミングチャートである。また、図11は、本実施形態のイメージセンサ3の転送期間に高輝度光が入射した場合の効果を説明する図である。また、図12は、本実施形態のイメージセンサ3における高輝度光による横筋現象の抑圧に関連する画素信号処理チップ32内の単位画素メモリ323の概略構成の一例を示した回路図である。通常、MOS型固体撮像装置では、高輝度光が転送期間中に入射した場合、横筋現象が発生する。本実施形態のイメージセンサ3においては、上述したように、画素メモリクリップリファレンストランジスタMM5と画素メモリクリップイネーブルトランジスタMM6とによって、高輝度の光が入射した画素による横筋現象を抑圧する。図10に示したタイミングチャートでは、横筋現象が発生する場合の各部の電位を破線で示し、横筋現象を抑圧する場合の各部の電位を実線で示している。なお、図10に示した各駆動のタイミングでは、図7に示した各駆動のタイミングと同様にイメージセンサ3を制御する。しかし、イメージセンサ3の転送期間に高輝度光が入射しているため、それぞれの信号の電位が異なる。従って、図10に示した各駆動のタイミングの説明においては、図7に示した各駆動のタイミングと同様の動作に関しての詳細な説明は省略し、それぞれの信号の電位の変化に着目して説明を行う。以下の説明においては、単位画素3131,0に、黒沈み現象が起きるまでには至らない高輝度光が入射し、単位画素3131,0と同じ行に配置されている単位画素3131,5には、光がほとんど入射しない状態である場合の一例を説明する。図10に示したタイミングチャートにおいては、図10aに単位画素3131,0に関する駆動タイミングを示し、図10bに単位画素3131,5に関する駆動タイミングを示している。また、図10に示したタイミングチャートにおいて、画素信号線信号電位V314SIG1は、横筋現象が起きる場合の画素信号線314での電位を示す。画素信号線信号電位V314SIG2は、本実施形態のイメージセンサ3の構成によって、横筋現象を抑圧した場合の画素信号線314での電位を示す。画素メモリ信号電位VMCSIG1は、横筋現象が起きる場合の画素メモリ電荷蓄積部MCでの電位を示す。画素メモリ信号電位VMCSIG2は、本実施形態のイメージセンサ3の構成によって、横筋現象を抑圧した場合の画素メモリ電荷蓄積部MCでの電位を示す。図11aに示した画像211は、一定幅のある高輝度光源を撮影し、横筋現象が起きた場合の画像を示し、図11bに示した画像212は、一定幅のある高輝度光源を撮影し、本実施形態のイメージセンサ3において横筋現象を抑圧した場合の画像を示している。また、図11aに示した画像211および図11bに示した画像212において、画像座標213は、高輝度光を撮像したことにより、イメージセンサ3の出力が飽和している部位例えば、単位画素3131,0が配置されている部位を示している。また、図11aに示した画像211において、画像座標214は、横筋現象による不具合が発生する部位例えば、単位画素3131,5が配置されている部位を示している。また、図11bに示した画像212において、画像座標215は、本実施形態のイメージセンサ3で横筋現象を抑圧した後の画像座標214と同じ部位を示している。図12に示した単位画素メモリ323の概略構成の一例は、以下に説明する単位画素3131,0と単位画素3131,5とに関連する単位画素メモリ3231,0と単位画素メモリ3231,5との概略構成であり、図6に示した単位画素メモリ323を2個並べたものである。図12において、配線抵抗RCSは、単位画素メモリ3231,0と単位画素メモリ3231,5とのそれぞれに備えた画素メモリ電流負荷CSに接続された共通のグラウンド配線3216に寄生する抵抗である。なお、図12に示した単位画素メモリ3231,0と単位画素メモリ3231,5とのそれぞれの構成は、図6に示した単位画素メモリ323の構成と同様であるため、詳細な説明は省略する。はじめに、図10に示したタイミングチャートにおいて破線で示した、横筋現象が起こる場合について説明する。なお、本実施形態のイメージセンサ3において、従来のMOS型固体撮像装置と同様に横筋現象が起こる場合とは、画素メモリクリップリファレンストランジスタMM5と画素メモリクリップイネーブルトランジスタMM6とを制御しない、すなわち、図11の破線で示したように、画素メモリクリップイネーブルパルスΦCEをLowレベルのままにして、クリップ機能を無効にした場合である。時刻t1において、図7に示した各駆動のタイミングと同様に制御することによって、画素アレイ部312内の単位画素313の画素電荷蓄積部FDがリセットされ、FD電位VFDが電源電位VDDPの電位になり、画素信号線電位V314は、FD電位VFDに対応した電源電位VDDPの近傍の電位にリセットされる。なお、画素信号線電位V314のクリップ機能は無効になっている。また、図7に示した各駆動のタイミングと同様に制御することによって、画素アレイ部312内の単位画素313の画素電荷蓄積部FDから、画素メモリアレイ部322内の単位画素メモリ323の画素メモリ電荷蓄積部MCまでの経路を導通させ、画素メモリアレイ部322内の単位画素メモリ323の画素メモリ電荷蓄積部MCをリセットすることによって、画素メモリ電位VMCが電源電位VDDMの電位になる。続いて、時刻t2において、図7に示した各駆動のタイミングと同様に、画素チップ垂直走査回路311が、画素リセットパルスΦPRをLowレベルにすることにより、FD電位VFDの電源電位VDDPの電位へのリセット動作を終了する。これにより、FD電位VFDおよび画素信号線電位V314は、FD電位VFDおよび画素信号線電位V314をリセット電位に安定させる期間図10における時刻t3までの期間中に、単位画素313のリセットノイズ分だけ電位が下がり、FD電位VFDはFDリセット電位VFDRSの電位に、画素信号線電位V314は画素信号線リセット電位V314RSの電位に、それぞれ安定する。続いて、時刻t3において、画素チップ垂直走査回路311が、画素転送パルスΦPTをHighレベルにすると、フォトダイオードPDが発生した信号電荷が画素電荷蓄積部FDに転送される。これにより、FD電位VFD1,0およびFD電位VFD1,5は、それぞれ時刻t3のときのPD電位VPD1,0およびPD電位VPD1,5に対応した電位になる。また、画素信号線電位V3141,0および画素信号線電位V3141,5も、それぞれの画素電荷蓄積部FDに転送された信号電荷に対応した電荷分だけ電位が降下する。また、時刻t3において、画素信号処理チップ垂直走査回路321が、画素メモリリセットパルスΦMRをLowレベルにして、画素メモリ電位VMCの電源電位VDDMへのリセット動作を終了する。これにより、画素メモリ電位VMC1,0および画素メモリ電位VMC1,5は、フォトダイオードPDが発生した信号電荷の画素電荷蓄積部FDへの転送に応じて降下した画素信号線電位V3141,0および画素信号線電位V3141,5に対応したそれぞれの電位になる。なお、PD電位VPDは、時刻t3において、画素チップ垂直走査回路311が画素転送パルスΦPTをHighレベルにすることによって、フォトダイオードPDが発生した信号電荷が画素電荷蓄積部FDに転送され、一旦、フォトダイオードPDに蓄積された信号電荷が空になる。しかし、高輝度光が入射し続けている単位画素3131,0のフォトダイオードPDは、大量の電荷が再度発生するため、図10aの時刻t3以降のPD電位VPD1,0のように、電位が変化する。なお、光がほとんど入射しない単位画素3131,5のフォトダイオードPDでは、大量の電荷が発生することはないため、図10bの時刻t3以降のPD電位VPD1,5のように、電位が変化する。そして、時刻t4からのFD電位VFDおよび画素信号線電位V314を信号電位に安定させる期間図10における時刻t5までの期間中に、高輝度光が入射している単位画素3131,0のFD電位VFD1,0は、FD飽和電位VFDSATまで電位が降下する。また、FD電位VFD1,0の降下に伴って、画素信号線電位V3141,0も、図10aの時刻t4以降の破線で示したように、画素信号線飽和電位V314SATまで電位が降下する。また、光がほとんど入射しない単位画素3131,5のFD電位VFD1,5は、FD信号電位VFDSIGの電位で安定し、これに伴って画素信号線電位V3141,5も、一旦、画素信号線信号電位V314SIG2の電位になる。また、画素メモリ電位VMC1,5も、一旦、画素メモリ信号電位VMCSIG2の電位になる。しかし、画素信号線電位V3141,0が画素信号線飽和電位V314SATに降下したことによって、単位画素3131,0に接続された単位画素メモリ3231,0内の画素メモリ電流負荷CS1,0に備えたトランジスタが非飽和領域に突入してしまい、画素メモリ電流負荷CS1,0に流れる電流量が減少してしまう。この画素メモリ電流負荷CS1,0の電流量の減少によって、図12に示した配線抵抗RCSによる電圧降下量が減少してしまう。このため、単位画素3131,0と同じ行に配置されている単位画素3131,5では、単位画素3131,5に接続された単位画素メモリ3231,5内の画素メモリ電流負荷CS1,5が流す電流量が増大してしまう。この画素メモリ電流負荷CS1,5の電流量の増大によって、単位画素3131,5の画素信号線3141,5に流れる電流量も増大してしまう。そして、画素信号線3141,5に流れる電流量の増大によって、単位画素3131,5内の画素増幅トランジスタPM3のゲート-ソース間の電圧が増大し、画素信号線電位V3141,5の電位が降下してしまう。そして、時刻t5のときには、画素信号線電位V3141,5は、図10bの時刻t4以降の破線で示したように、画素信号線信号電位V314SIG1の電位になってしまう。また、画素メモリ電位VMC1,5も、画素信号線電位V3141,5の電位の変動に伴って、図10bの時刻t4以降の破線で示したように、画素メモリ信号電位VMCSIG1の電位になってしてしまう。このような状態で、図7に示した各駆動のタイミングと同様に、時刻t5以降の制御を行い、時刻t6での画素メモリ信号電位VMCSIG1のクランプ保持と、時刻t7での画素メモリリセット電位VMCRSのサンプリングとを行っても、画素信号処理チップ列処理回路326による差分処理では、ノイズ除去後の正しい画素メモリ信号を得ることができない。より具体的には、画素メモリ信号は、ゲート-ソース間の電圧増大分画素メモリ信号電位VMCSIG2-画素メモリ信号電位VMCSIG1だけ増大した画素メモリ信号になってしまう。なお、単位画素3131,0と異なる行に配置されている単位画素313では、上述のような状態にならない。このため、得られる画像は、図11aに示した画像211のように、高輝度光が照射された画像座標213の部位の左右の画像座標214の部位が明るい筋になった、横筋現象の画像が撮像されてしまう。なお、ノイズ除去後のゲート-ソース間の電圧が増大した分だけ増大した画素メモリ信号の部位は、図11aに示した画像座標214で示されている。なお、図10aの時刻t3以降の破線で示したように、画素信号線電位V3141,0が画素信号線飽和電位V314SATまで電位が降下したことにより、画素メモリ電位VMC1,0の電位も降下している。しかし、単位画素3131,0に入射している高輝度光は、黒沈み現象が起きるまでには至らない高輝度光である。このため、高輝度光が照射された画像座標213の部位の画素メモリ信号は、フォトダイオードPDの飽和信号量に類似した信号ではあるが、画像座標213の部位の中には、黒沈み現象は発生しない。次に、図10に示したタイミングチャートにおいて実線で示した、横筋現象を抑圧する場合について説明する。なお、本実施形態のイメージセンサ3において、横筋現象を抑圧する場合とは、図7に示した各駆動のタイミングと同様に、すなわち、図10の実線で示したように、画素メモリクリップリファレンストランジスタMM5と画素メモリクリップイネーブルトランジスタMM6とを制御して、クリップ機能を有効にした場合である。本実施形態のイメージセンサ3における横筋現象の抑圧では、画素メモリクリップイネーブルパルスΦCEを所定の時間Highレベルにし、画素メモリクリップリファレンスパルスΦCRを所定の電圧に制御する。時刻t1において、図7に示した各駆動のタイミングと同様に制御することによって、画素アレイ部312内の単位画素313の画素電荷蓄積部FDがリセットされ、FD電位VFDが電源電位VDDPの電位になり、画素信号線電位V314は、FD電位VFDに対応した電源電位VDDPの近傍の電位にリセットされる。また、画素信号線電位V314のクリップ機能を有効にし、画素信号線電位V314の電圧範囲を第1参照電位VREF1に対応した電位に制限する。また、画素アレイ部312内の単位画素313の画素電荷蓄積部FDから、画素メモリアレイ部322内の単位画素メモリ323の画素メモリ電荷蓄積部MCまでの経路を導通させ、画素メモリアレイ部322内の単位画素メモリ323の画素メモリ電荷蓄積部MCがリセットすることによって、画素メモリ電位VMCが電源電位VDDMの電位になる。続いて、時刻t2において、図7に示した各駆動のタイミングと同様に、画素チップ垂直走査回路311が、画素リセットパルスΦPRをLowレベルにすることにより、FD電位VFDの電源電位VDDPの電位へのリセット動作を終了する。これにより、FD電位VFDおよび画素信号線電位V314は、FD電位VFDおよび画素信号線電位V314をリセット電位に安定させる期間図10における時刻t3までの期間中に、単位画素313のリセットノイズ分だけ電位が下がり、FD電位VFDはFDリセット電位VFDRSの電位に、画素信号線電位V314は画素信号線リセット電位V314RSの電位に、それぞれ安定する。続いて、時刻t3において、画素チップ垂直走査回路311が、画素転送パルスΦPTをHighレベルにすると、フォトダイオードPDが発生した信号電荷が画素電荷蓄積部FDに転送される。これにより、FD電位VFD1,0およびFD電位VFD1,5は、それぞれ時刻t3のときのPD電位VPD1,0およびPD電位VPD1,5に対応した電位になる。また、画素信号線電位V3141,0および画素信号線電位V3141,5も、それぞれの画素電荷蓄積部FDに転送された信号電荷に対応した電荷分だけ電位が降下する。また、時刻t3において、画素信号処理チップ垂直走査回路321が、画素メモリリセットパルスΦMRをLowレベルにして、画素メモリ電位VMCの電源電位VDDMへのリセット動作を終了する。これにより、画素メモリ電位VMC1,0および画素メモリ電位VMC1,5は、フォトダイオードPDが発生した信号電荷の画素電荷蓄積部FDへの転送に応じて降下した画素信号線電位V3141,0および画素信号線電位V3141,5に対応したそれぞれの電位になる。そして、時刻t4からのFD電位VFDおよび画素信号線電位V314を信号電位に安定させる期間図10における時刻t5までの期間中に、高輝度光が入射している単位画素3131,0のFD電位VFD1,0は、FD飽和電位VFDSATまで電位が降下する。しかし、画素信号線電位V3141,0および画素信号線電位V3141,5のそれぞれは、画素メモリクリップリファレンスパルスΦCRおよび画素メモリクリップイネーブルパルスΦCEによって制御された画素メモリクリップリファレンストランジスタMM5および画素メモリクリップイネーブルトランジスタMM6によって、電圧範囲が第2参照電位VREF2に対応した電位に制限されている。このため、画素信号線電位V3141,0は、FD電位VFD1,0の降下に伴って降下せず、図10の時刻t4以降の実線で示したように、第2参照電位VREF2に対応した電位以下には降下しない。これは、第2参照電位VREF2を、単位画素3131,0に接続された単位画素メモリ3231,0内の画素メモリ電流負荷CS1,0に備えたトランジスタが非飽和領域に突入しない電位に設定しておくことによって、画素メモリ電流負荷CS1,0内のトランジスタが非飽和領域に突入することを防止しているためである。これにより、画素メモリ電流負荷CS1,0に流れる電流量は変化せず、図12に示した配線抵抗RCSによる電圧降下量も変化しない。このため、単位画素3131,0と同じ行に配置されている単位画素3131,5でも、単位画素3131,5に接続された単位画素メモリ3231,5内の画素メモリ電流負荷CS1,5が流す電流量が変化せず、単位画素3131,5の画素信号線3141,5に流れる電流量も変化しない。これにより、単位画素3131,5内の画素増幅トランジスタPM3のゲート-ソース間の電圧が増大しない。従って、時刻t5のときには、画素信号線電位V3141,5の電位は、図10bの時刻t4以降の破線で示したように、画素信号線信号電位V314SIG1の電位まで降下せず、画素信号線信号電位V314SIG2の電位になる。同様に、画素メモリ電位VMC1,5も、図10bの時刻t4以降の破線で示したように、画素メモリ信号電位VMCSIG1の電位まで降下せず、画素メモリ信号電位VMCSIG2の電位になる。このような状態で、図7に示した各駆動のタイミングと同様に、時刻t5以降の制御を行い、時刻t6での画素メモリ信号電位VMCSIG2のクランプ保持と、時刻t7での画素メモリリセット電位VMCRSのサンプリングとを行う。これにより、画素信号処理チップ列処理回路326による差分処理では、ノイズ除去後の正しい画素メモリ信号を得ることができる。より具体的には、高輝度光が入射してない場合画素メモリリセット電位VMCRS-画素メモリ信号電位VMCSIG2に類似した画素メモリ信号を得ることができる。このため、得られる画像は、図11bに示した画像212のように、高輝度光が照射された画像座標213の部位の左右の画像座標215の部位が明るい筋になっていない、すなわち、横筋現象が抑圧された画像を撮影することができる。なお、横筋現象の抑圧によって高輝度光が入射してない場合に類似した信号となる部位は、図11bに示した画像座標215で示されている。上記に述べたように、本実施形態のイメージセンサ3では、画素メモリクリップリファレンストランジスタMM5と画素メモリクリップイネーブルトランジスタMM6とによって、イメージセンサ3の転送期間図10における時刻t3~時刻t6までの期間中の画素信号線電位V314の電圧範囲を、第2参照電位VREF2に対応した電位に制限する。これにより、転送期間に高輝度光が入射した場合でも、横筋現象を抑圧することができる。また、本実施形態のイメージセンサ3では、複数枚のチップを接続することによって構成される固体撮像装置において、横筋現象を抑圧するための画素メモリクリップリファレンストランジスタMM5と画素メモリクリップイネーブルトランジスタMM6とを画素信号処理チップ32内に備えることにより、画素チップ31内の単位画素313の面積を縮小させることなく、横筋現象の抑圧を実現することができる。そして、本実施形態のイメージセンサ3を搭載したデジタルカメラ1では、高輝度光による横筋現象が抑圧された、ノイズの少ない良好なグローバル露光方式の画像を取得することができる。上記に述べたように、本発明を実施するための形態によれば、画素メモリ信号線の電圧を制限する画素メモリクリップリファレンストランジスタと、画素メモリクリップリファレンストランジスタの機能の有効または無効を決定する画素メモリクリップイネーブルトランジスタとを、画素信号処理チップに備える。そして、所定期間の画素信号線画素メモリ信号線の電圧範囲を、予め定めた電位に制限する。これにより、固体撮像装置に入力された高輝度光による黒沈み現象および横筋現象を抑圧することができる。また、本発明を実施するための形態によれば、固体撮像装置を複数枚のチップを接続して構成し、画素メモリクリップリファレンストランジスタと画素メモリクリップイネーブルトランジスタとを画素信号処理チップ内に備えることにより、画素チップ内の単位画素の面積を縮小させることなく、高輝度光による黒沈み現象および横筋現象を抑圧することができる固体撮像装置を実現することができる。これにより、本実施形態の固体撮像装置を搭載した撮像装置では、高輝度光による黒沈み現象および横筋現象が抑圧された、ノイズの少ない良好なグローバル露光方式の画像を取得することができる。なお、本発明のある態様に係る固体撮像装置は、本実施形態においては、例えば、イメージセンサ3に対応し、撮像装置は、例えば、デジタルカメラ1に対応する。また、本発明のある態様に係る第1の基板は、本実施形態においては、例えば、画素チップ31に対応し、第2の基板は、例えば、画素信号処理チップ32に対応し、接続部は、例えば、チップ接続部33に対応し、画素部は、例えば、画素アレイ部312と、画素メモリアレイ部322とに対応する。また、本発明のある態様に係る画素は、本実施形態においては、例えば、単位画素313に対応し、信号線は、例えば、画素信号線314と、画素メモリ信号線324とに対応し、信号蓄積回路は、例えば、画素メモリ電荷蓄積部MCに対応し、出力回路は、例えば、画素メモリ増幅トランジスタMM3と、画素メモリ選択トランジスタMM4とに対応し、クリップ回路は、例えば、画素メモリクリップリファレンストランジスタMM5と、画素メモリクリップイネーブルトランジスタMM6とに対応し、出力信号線は、例えば、画素信号処理チップ垂直信号線325に対応する。また、本発明のある態様に係る電流源負荷は、本実施形態においては、例えば、画素メモリ電流負荷CSに対応し、記憶部は、例えば、画素メモリ電荷蓄積部MCに対応し、記憶部信号リセット部は、例えば、画素メモリリセットトランジスタMM2に対応し、記憶部信号選択部は、例えば、画素メモリ選択トランジスタMM4に対応し、記憶部信号増幅部は、例えば、画素メモリ増幅トランジスタMM3に対応し、結合容量は、例えば、画素メモリ結合容量CCに対応する。また、本発明のある態様に係る減算部は、本実施形態においては、例えば、画素信号処理チップ列処理回路326に対応する。また、本発明のある態様に係る転送回路および転送トランジスタは、本実施形態においては、例えば、画素転送トランジスタPM1に対応し、第1増幅回路および第1増幅トランジスタは、例えば、画素増幅トランジスタPM3に対応し、第1リセット回路および第1リセットトランジスタは、例えば、画素リセットトランジスタPM2に対応する。また、本発明のある態様に係るアナログメモリ回路は、本実施形態においては、例えば、画素メモリ結合容量CCと、画素メモリ電荷蓄積部MCと、画素メモリ転送トランジスタMM1とに対応し、第2増幅回路および第2増幅トランジスタは、例えば、画素メモリ増幅トランジスタMM3に対応し、第2リセット回路および第2リセットトランジスタは、例えば、画素メモリリセットトランジスタMM2に対応する。また、本発明のある態様に係る第1の信号線は、本実施形態においては、例えば、画素信号線314と、画素メモリ信号線324とに対応し、トランジスタは、例えば、画素メモリクリップリファレンストランジスタMM5に対応し、容量は、例えば、画素メモリ結合容量CCに対応し、第2の信号線は、例えば、画素信号処理チップ垂直信号線325に対応する。なお、本発明における回路構成および駆動方式の具体的な構成は、本発明を実施するための形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更をすることができる。例えば、画素の構成要素および駆動方法が変わった場合においても、例えば、イメージセンサ3や単位画素313内の構成要素や回路構成に応じて駆動方法を変更することによって対応することができる。また、画素の行方向および列方向の配置は、本発明を実施するための形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において画素を配置する行方向および列方向の数を変更することができる。以上、本発明を実施するための形態をもとに説明したが、各構成要素や各処理プロセスの任意の組み合わせ、本発明の表現をコンピュータプログラムプロダクトなどに変換したものもまた、本発明の態様として有効である。ここで、コンピュータプログラムプロダクトとは、プログラムコードが記録された記録媒体DVD媒体、ハードディスク媒体、メモリ媒体など、プログラムコードが記録されたコンピュータ、プログラムコードが記録されたインターネットシステム例えば、サーバとクライアント端末を含むシステムなど、プログラムコードが記録された記録媒体、装置、機器やシステムをいう。この場合、上述した各構成要素や各処理プロセスは各モジュールで実装され、その実装されたモジュールからなるプログラムコードはコンピュータプログラムプロダクト内に記録される。例えば、本発明のある態様に係るコンピュータプログラムプロダクトは、第1の基板と第2の基板とを電気的に接続する接続部によって、前記第1の基板と前記第2の基板とを電気的に接続する固体撮像装置の処理をコンピュータに実行させるためのプログラムコードが記録されたコンピュータプログラムプロダクトであって、当該固体撮像装置が有する画素部の前記第1の基板に含まれ、光電変換素子を具備する画素で発生した信号を前記第2の基板に供給する信号線に出力させるモジュールと、前記第2の基板に含まれる信号蓄積回路に、前記信号線を経由して供給された信号を蓄積させるモジュールと、前記第2の基板に含まれる出力回路から、前記信号蓄積回路に蓄積された信号を出力させるモジュールと、を含み、クリップ回路に、前記信号線の電圧が、所定の電圧以下にならないようにクリップさせるモジュールを、さらに含むプログラムコードが記録されたコンピュータプログラムプロダクトである。また、例えば、図1に示したデジタルカメラ1の各構成要素による処理を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、当該記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより、デジタルカメラ1に係る上述した種々の処理を行ってもよい。なお、ここでいうコンピュータシステムとは、OSや周辺機器等のハードウェアを含むものであってもよい。また、コンピュータシステムは、WWWシステムを利用している場合であれば、ホームページ提供環境あるいは表示環境も含むものとする。また、コンピュータ読み取り可能な記録媒体とは、フレキシブルディスク、光磁気ディスク、ROM、フラッシュメモリ等の書き込み可能な不揮発性メモリ、CD-ROM等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらにコンピュータ読み取り可能な記録媒体とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ例えばDRAMDynamicRandomAccessMemoryのように、一定時間プログラムを保持しているものも含むものとする。また、上記プログラムは、このプログラムを記憶装置等に格納したコンピュータシステムから、伝送媒体を介して、あるいは、伝送媒体中の伝送波により他のコンピュータシステムに伝送されてもよい。ここで、プログラムを伝送する伝送媒体は、インターネット等のネットワーク通信網や電話回線等の通信回線通信線のように情報を伝送する機能を有する媒体のことをいう。また、上記プログラムは、前述した機能の一部を実現するためのものであっても良い。さらに、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル差分プログラムであっても良い。以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。また、本発明のある態様に係る固体撮像装置は、第1の基板と第2の基板とを電気的に接続する接続手段によって、前記第1の基板と前記第2の基板とを電気的に接続する固体撮像装置であって、当該固体撮像装置が有する画素手段は、前記第1の基板に含まれ、光電変換素子を具備する画素と、前記画素で発生した信号を前記第2の基板に供給する信号線と、前記第2の基板に含まれ、前記信号線を経由して供給された信号を蓄積する信号蓄積手段と、前記第2の基板に含まれ、前記信号蓄積手段に蓄積された信号を出力する出力手段と、を有し、当該固体撮像装置は、前記信号線の電圧が、所定の電圧以下にならないようにクリップするクリップ手段を、さらに有する、ことを特徴とする固体撮像装置であってもよい。また、本発明のある態様に係る撮像装置は、第1の基板と第2の基板とを電気的に接続する接続手段によって、前記第1の基板と前記第2の基板とを電気的に接続する撮像装置であって、当該撮像装置が有する画素手段は、前記第1の基板に含まれ、光電変換素子を具備する画素と、前記画素で発生した信号を前記第2の基板に供給する信号線と、前記第2の基板に含まれ、前記信号線を経由して供給された信号を蓄積する信号蓄積手段と、前記第2の基板に含まれ、前記信号蓄積手段に蓄積された信号を出力する出力手段と、を有し、当該撮像装置は、前記信号線の電圧が、所定の電圧以下にならないようにクリップするクリップ手段を、さらに有する、ことを特徴とする撮像装置であってもよい。また、本発明のある態様に係る固体撮像装置は、第1の基板と第2の基板とを電気的に接続する接続手段によって、前記第1の基板と前記第2の基板とを電気的に接続する固体撮像装置であって、当該固体撮像装置が有する画素手段は、前記第1の基板に含まれ、光電変換素子を具備する画素と、前記画素に接続される第1の信号線と、一端が、前記第1の信号線に接続されるトランジスタと、前記第2の基板に含まれ、前記第1の信号線に接続される容量と、前記容量に接続される第2の信号線と、を有し、前記トランジスタは、前記第1の信号線の電圧が、所定の電圧以下にならないようにクリップする、ことを特徴とする固体撮像装置であってもよい。また、本発明のある態様に係る撮像装置は、第1の基板と第2の基板とを電気的に接続する接続手段によって、前記第1の基板と前記第2の基板とを電気的に接続する撮像装置であって、当該撮像装置が有する画素手段は、前記第1の基板に含まれ、光電変換素子を具備する画素と、前記画素に接続される第1の信号線と、一端が、前記第1の信号線に接続されるトランジスタと、前記第2の基板に含まれ、前記第1の信号線に接続される容量と、前記容量に接続される第2の信号線と、を有し、前記トランジスタは、前記第1の信号線の電圧が、所定の電圧以下にならないようにクリップする、ことを特徴とする撮像装置であってもよい。以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の代替物、変形、等価物による変更を行うこともできる。従って、本発明の範囲は、上記の説明を参照して決められるものではなく、請求項によって決められるべきであり、均等物の全ての範囲も含まれる。また、上述した特徴は、いずれも、好ましいか否かを問わず、他の特徴と組み合わせてもよい。また、請求項において、明示的に断らない限り、各構成要素は1またはそれ以上の数量である。また、請求項において~のための手段のような語句を用いて明示的に記載する場合を除いて、請求項が、ミーンズプラスファンクションの限定を含むものと解してはならない。また、本発明の実施形態に係る固体撮像装置は、2枚の基板が接続部により接続されていてもよいし、3枚以上の基板が接続部で接続されていてもよい。3枚以上の基板が接続部で接続される固体撮像装置の場合、そのうちの2枚が請求項に係る第1の基板と第2の基板に相当する。"