"電源の制御回路であって、前記電源の出力電圧に応じた帰還電圧の電圧値と第1基準値との比較に応答して、前記電源内の第1スイッチ及び第2スイッチを相補的にスイッチングさせる第1制御回路と、前記出力電圧又は前記帰還電圧の電圧値と第2基準値とを比較する第1比較回路と、前記第1スイッチと前記第2スイッチとの接続点に流れる電流の電流値と第3基準値とを比較する第2比較回路と、前記第1比較回路の出力に応答して前記第1スイッチ及び前記第2スイッチに対する相補的なスイッチングを無効にして前記第2スイッチをオフし、前記第2比較回路の出力に応答して前記無効を解除する第2制御回路とを有することを特徴とする制御回路。前記第2比較回路は、前記接続点の電圧値と第4基準値とを比較して、前記電流が前記第3基準値に達したか否かを検出することを特徴とする請求項1に記載の制御回路。前記電流の入力側への逆流を検出し、前記第2スイッチをオフする逆流検出回路と、少なくとも前記無効を解除してから所定期間、前記逆流検出回路の出力を無効にする第3制御回路とを有することを特徴とする請求項1又は2に記載の制御回路。前記所定期間は、前記相補的なスイッチングに対する無効を解除してから前記電流の逆流を検出するまでの期間であることを特徴とする請求項3に記載の制御回路。前記第3制御回路は、前記相補的なスイッチングを無効にしてから、前記無効を解除した後に前記電流の逆流を検出するまで、前記逆流検出回路の出力を無効にする信号を生成する信号生成回路を有することを特徴とする請求項3又は4に記載の制御回路。前記第3制御回路は、前記相補的なスイッチングを無効にしてから、前記無効を解除した後に一定期間経過するまで、前記逆流検出回路の出力を無効にする信号を生成する信号生成回路を有することを特徴とする請求項3に記載の制御回路。前記第1比較回路は、前記出力電圧の電圧値が該出力電圧の目標電圧よりも高い前記第2基準値に達した時に第1検出信号を生成し、前記第2比較回路は、前記電流の電流値が0Aである前記第3基準値に達した時に第2検出信号を生成し、前記第2制御回路は、前記第1検出信号に応答して前記相補的なスイッチングを無効にし、前記第2検出信号に応答して前記無効を解除することを特徴とする請求項1~6のいずれか1つに記載の制御回路。制御回路を有する電源と、前記電源の出力電圧が供給される内部回路と、を有する電子機器であって、前記制御回路は、前記出力電圧に応じた帰還電圧の電圧値と第1基準値との比較に応答して、前記電源内の第1スイッチ及び第2スイッチを相補的にスイッチングさせる第1制御回路と、前記出力電圧又は前記帰還電圧の電圧値と第2基準値とを比較する第1比較回路と、前記第1スイッチと前記第2スイッチとの接続点に流れる電流の電流値と第3基準値とを比較する第2比較回路と、前記第1比較回路の出力に応答して前記第1スイッチ及び前記第2スイッチに対する相補的なスイッチングを無効にして前記第2スイッチをオフし、前記第2比較回路の出力に応答して前記相補的なスイッチングに対する前記無効を解除する第2制御回路とを有することを特徴とする電子機器。電源の出力電圧に応じた帰還電圧の電圧値と第1基準値との比較に応答して、前記電源内の第1スイッチ及び第2スイッチを相補的にスイッチングし、前記出力電圧又は前記帰還電圧の電圧値が前記出力電圧の目標電圧よりも高い第2基準値に達した時に、前記第1スイッチ及び前記第2スイッチに対する相補的なスイッチングを無効にして前記第2スイッチをオフし、前記第1スイッチと前記第2スイッチとの接続点に流れる電流の電流値が第3基準値に達した時に、前記相補的なスイッチングに対する前記無効を解除することを特徴とする電源の制御方法。ここで、上述した技術では、負荷急変時に発生する出力電圧Voaのオーバーシュート量ΔVoaを下記の式で表わすことができる。なお、下記式において、Voaは出力電圧Voaの電圧値、ΔIoは出力電流Ioの変化量、L11はチョークコイルL11のインクタンス値、C11はコンデンサC11の容量値である。このように、上記技術では、オーバーシュート発生後に同期側のトランジスタT12をオンさせることによって、出力端子Poに流れる電流量を徐々に減少させ、出力電圧Voaのオーバーシュート量ΔVoaを低減させている。しかしながら、この場合には、同期側のトランジスタT12のオン時のコイル電流ILの変化量の傾斜がVo/Lで決まるため、上記オーバーシュート量ΔVoaの低減には限界があり、この点において、なお改善の余地を残すものとなっていた。本発明の一観点によれば、電源の出力電圧に応じた帰還電圧の電圧値と第1基準値との比較に応答して、前記電源内の第1スイッチ及び第2スイッチを相補的にスイッチングさせる第1制御回路と、前記出力電圧又は前記帰還電圧の電圧値と第2基準値とを比較する第1比較回路と、前記第1スイッチと前記第2スイッチとの接続点に流れる電流の電流値と第3基準値とを比較する第2比較回路と、前記第1比較回路の出力に応答して前記第1スイッチ及び前記第2スイッチに対する相補的なスイッチングを無効にして前記第2スイッチをオフし、前記第2比較回路の出力に応答して前記無効を解除する第2制御回路とを有する。本発明の一観点によれば、出力電圧のオーバーシュート量を低減させることができるという効果を奏する。第1実施形態以下、第1実施形態を図1~図5に従って説明する。図1に示すように、降圧型DC-DCコンバータ1は、入力電圧Viに基づいてその入力電圧Viよりも低い出力電圧Voを生成するコンバータ部2と、そのコンバータ部2を制御する制御回路3とを有している。まず、コンバータ部2の内部構成例を説明する。入力電圧Viの供給される入力端子Piと、入力電圧Viよりも低い電位の低電位電源線ここでは、グランドとの間には、メイン側のトランジスタT1と同期側のトランジスタT2とが直列に接続されている。なお、メイン側のトランジスタT1及び同期側のトランジスタT2はNチャネルMOSトランジスタである。トランジスタT1は、その第1端子ドレインが入力端子Piに接続されるとともに、第2端子ソースがトランジスタT2の第1端子ドレインに接続されている。このトランジスタT2の第2端子ソースは、グランドに接続されている。また、トランジスタT1の制御端子ゲートには制御回路3から制御信号DHが供給されるのに対し、トランジスタT2の制御端子ゲートには制御回路3から制御信号DLが供給される。これらトランジスタT1,T2は、制御信号DH,DLに応答して略相補的にオンオフする。なお、トランジスタT1は第1スイッチの一例、トランジスタT2は第2スイッチの一例である。両トランジスタT1,T2間のノードLXは、コイルL1の第1端子に接続されている。このコイルL1の第2端子は、出力電圧Voを出力する出力端子Poに接続されている。このように、入力端子Piと出力端子Poとの間には、メイン側のトランジスタT1とコイルL1とが直列に接続されている。また、上記コイルL1の第2端子は平滑用コンデンサコンデンサC1の第1端子に接続されるとともに、そのコンデンサC1の第2端子はグランドに接続されている。この平滑用コンデンサC1は、出力電圧Voを平滑化する平滑回路に含まれる。このようなコンバータ部2では、メイン側のトランジスタT1がオンし同期側のトランジスタT2がオフした場合に、入力電圧Viと出力電圧Voとの電位差に応じたコイル電流ILがコイルL1に流れる。これにより、コイルL1にはエネルギーが蓄積される。また、メイン側のトランジスタT1がオフし同期側のトランジスタT2がオンすると、コイルL1が蓄えたエネルギーを放出するため、そのコイルL1に誘導電流コイル電流ILが流れる。このような動作により、入力電圧Viよりも降圧された出力電圧Voが生成される。そして、その出力電圧Voが出力端子Poに接続される負荷図示略に供給される。なお、負荷には出力電流Ioも供給される。制御回路3は、コンバータ部2から帰還される出力電圧Voに基づいて、制御信号DH,DLのパルス幅を調整する。この制御回路3は、出力電圧Voと第1基準電圧Vr1との比較結果に応答して、トランジスタT1,T2を相補的にオンオフ制御する第1制御回路10と、出力電圧Voと第2基準電圧Vr2とを比較する第1比較回路20と、ノードLXの電圧VLXと第3基準電圧Vr3とを比較する第2比較回路21とを備えている。また、制御回路3は、第1比較回路20の比較結果に応答してトランジスタT1,T2に対する相補的なスイッチングを無効にし、第2比較回路21の比較結果に応答してトランジスタT1,T2に対する相補的なスイッチングの無効を解除する第2制御回路30を備えている。以下に、それぞれの回路の構成例を説明する。第1制御回路10内の比較器11の反転入力端子には、出力電圧Voに基づく帰還電圧VFBが供給される。本実施形態では、比較器11の反転入力端子に、抵抗R1,R2により生成された帰還電圧VFBが供給される。具体的には、抵抗R1の第1端子には、出力端子Poが接続されることにより、出力電圧Voが帰還される。また、抵抗R1の第2端子が抵抗R2の第1端子に接続されるとともに、その抵抗R2の第2端子がグランドに接続されている。そして、これら抵抗R1,R2間の接続点が比較器11の反転入力端子に接続されている。ここで、抵抗R1,R2は、それぞれの抵抗値に応じて、出力電圧Voを分圧した帰還電圧VFBを生成する。この帰還電圧VFBの値は、抵抗R1,R2の抵抗値の比と、出力電圧Voとグランドの電位差とに対応する。このため、抵抗R1,R2は、出力電圧Voに比例した帰還電圧VFBを生成することになる。比較器11の非反転入力端子には、第1基準電源E1にて生成される第1基準電圧Vr1が供給される。ここで、第1基準電圧Vr1は、出力電圧Voの目標電圧に応じて設定される電圧である。比較器11は、帰還電圧VFBと第1基準電圧Vr1との比較結果に応じた出力信号S1を生成する。具体的には、比較器11は、帰還電圧VFBが第1基準電圧Vr1よりも高いときにLレベルの出力信号S1を生成する一方、帰還電圧VFBが第1基準電圧Vr1よりも低いときにHレベルの出力信号S1を生成する。そして、比較器11から出力される出力信号S1は、RS-FF回路12のセット端子Sに供給される。RS-FF回路12は、そのセット端子Sに比較器11の出力端子が接続され、リセット端子Rに発振器13が接続されている。発振器13は、所定周波数のクロック信号CLK例えば、一定周期で生成されるパルス信号を有する信号を生成する。上記RS-FF回路12は、リセット優先のRS-FF回路である。すなわち、RS-FF回路12は、リセット端子Rに供給されるクロック信号CLKがLレベルのときに、セット端子Sに供給される出力信号S1の立ち上がりエッジに応答して、出力端子QからHレベルの制御信号S2を出力して保持する。また、RS-FF回路12は、クロック信号CLKの立ち上がりエッジに応答して、Lレベルの制御信号S2を出力する。そして、RS-FF回路12から出力される制御信号S2が駆動回路14に供給される。駆動回路14は、制御信号S2に基づいて、コンバータ部2のトランジスタT1,T2を相補的にオンオフさせる制御信号DH,SLを生成する。なお、駆動回路14において、両トランジスタT1,T2が同時にオンしないように、制御信号DH,SLにデッドタイムを設定するようにしてもよい。具体的には、駆動回路14は、Hレベルの制御信号S2に応答してHレベルの制御信号DHとLレベルの制御信号SLを出力する。一方、駆動回路14は、Lレベルの制御信号S2に応答してLレベルの制御信号DHとHレベルの制御信号SLを出力する。この駆動回路14から出力される制御信号DHは、メイン側のトランジスタT1のゲートに直接供給される。なお、トランジスタT1は、Hレベルの制御信号DHに応答してオンする一方、Lレベルの制御信号DLに応答してオフする。また、駆動回路14から出力される制御信号SLは、第2制御回路30に供給される。この制御信号SLは、第2制御回路30にて有効化又は無効化され、制御信号DLとして同期側のトランジスタT2のゲートに供給される。なお、トランジスタT2は、Hレベルの制御信号DLに応答してオンする一方、Lレベルの制御信号DLに応答してオフする。上記第1比較回路20は、出力電圧Voのオーバーシュートを検出するための回路である。この第1比較回路20の非反転入力端子には、上記出力端子Poが接続されているため、出力電圧Voが供給される。また、第1比較回路20の反転入力端子には、第2基準電源E2にて生成される第2基準電圧Vr2が供給される。ここで、この第2基準電圧Vr2は、出力電圧Voのオーバーシュートを検出するための基準値であり、出力電圧Voの目標電圧よりも高く設定された電圧である。第1比較回路20は、出力電圧Voと第2基準電圧Vr2との比較結果に応じた出力信号S3を生成する。具体的には、第1比較回路20は、出力電圧Voが第2基準電圧Vr2よりも低いときにLレベルの出力信号S3を生成する一方、出力電圧Voが第2基準電圧Vr2よりも高いときにHレベルの出力信号S3を生成する。そして、第1比較回路20から出力される出力信号S3は、RS-FF回路22のセット端子Sに供給される。上記第2比較回路21は、コイル電流ILが基準値ここでは、0Aに達したか否かを検出するための回路である。第2比較回路21の反転入力端子には、同期側のトランジスタT2のドレイン電圧、つまりノードLXの電圧VLXが供給される。また、第2比較回路21の非反転入力端子には、第3基準電圧Vr3が供給される。ここで、第3基準電圧Vr3は、同期側のトランジスタT2のソース電圧と同じグランドレベル0Vの電圧に設定されている。この第2比較回路21は、ノードLXの電圧VLXと第3基準電圧Vr3との比較結果に応じたレベルの出力信号S4を生成する。具体的には、第2比較回路21は、ノードLXの電圧VLXが第3基準電圧Vr3よりも低いとき、例えばグランドからコイルL1に向かってコイル電流ILが流れるときにHレベルの出力信号S4を生成する。また、第2比較回路21は、電圧VLXが第3基準電圧Vr3よりも高いとき、例えばコイルL1からグランドに向かってコイル電流ILが逆流するときに又は、入力端子PiからコイルL1に向かってコイル電流ILが流れるときに、Lレベルの出力信号S4を生成する。ここで、コイル電流ILが0Aよりも小さくなるとき、すなわちコイル電流ILがコイルL1からグランドに向かって逆流し始めるとき、ノードLXの電圧VLXがグランドレベル0Vよりも高くなる。このため、第2比較回路21は、コイル電流ILが0Aに達したときにLレベルの出力信号S4を生成する。そして、第2比較回路21で生成された出力信号S4は、インバータ回路23と第2制御回路30内のナンド回路31とに供給される。インバータ回路23は、出力信号S4を論理反転した反転信号S5を、RS-FF回路22のリセット端子Rに出力する。RS-FF回路22は、リセット優先のRS-FF回路である。すなわち、RS-FF回路22は、リセット端子Rに供給される反転信号S5がLレベルのときに、セット端子Sに供給される出力信号S3の立ち上がりエッジに応答して、出力端子QからHレベルの出力信号S6を出力する。また、RS-FF回路22は、反転信号S5の立ち上がりエッジに応答して、Lレベルの出力信号S6を出力する。そして、RS-FF回路22から出力される出力信号S6が上記ナンド回路31に供給される。続いて、第2制御回路30の内部構成例を説明する。ナンド回路31は、出力信号S4と出力信号S6とを否定論理積演算した結果を持つ制御信号SG1をアンド回路32に供給する。具体的には、第2比較回路21からHレベルの出力信号S4が出力されているときに、出力電圧Voが第2基準電圧Vr2に達して第1比較回路20からHレベルの出力信号S3が出力され、RS-FF回路22からHレベルの出力信号S6が出力されると、ナンド回路31からLレベルの制御信号SG1が出力される。一方、コイル電流ILが0Aに達して第2比較回路21からLレベルの出力信号S4が出力されると、ナンド回路31からHレベルの制御信号SG1が出力される。アンド回路32は、上記駆動回路14からの制御信号SLと制御信号SG1とを論理積演算した結果を持つ制御信号DLを生成するとともに、その制御信号DLを同期側のトランジスタT2のゲートに供給する。具体的には、アンド回路32は、制御信号SG1がLレベルのときに、制御信号SLの信号レベルに関わらずLレベルの制御信号DLをトランジスタT2に供給する。すなわち、アンド回路32は、制御信号SG1がLレベルのときには常に、同期側のトランジスタT2をオフさせるためのLレベルの制御信号DLを出力する。このように、このときのアンド回路32は、制御信号SLを無効にする回路として機能し、Lレベルの制御信号SG1は、制御信号SLを無効にする信号として機能する。一方、アンド回路32は、制御信号SG1がHレベルのときに、制御信号SLを制御信号DLとしてトランジスタT2に供給する。すなわち、このときのアンド回路32は、制御信号SLを有効にする回路又は制御信号SLの無効化を解除する回路として機能し、Hレベルの制御信号SG1は、制御信号SLを有効にする信号又は制御信号SLの無効化を解除する信号として機能する。なお、降圧型DC-DCコンバータ1は電源の一例、第1基準電圧Vr1は第1基準値の一例、第2基準電圧Vr2は第2基準値の一例、0Aは第3基準値の一例、第3基準電圧Vr3は第4基準値の一例、コイル電流ILは電流の一例、Hレベルの出力信号S3は第1検出信号の一例、Lレベルの出力信号S4は第2検出信号の一例である。次に、降圧型DC-DCコンバータ1の動作を図2~図5に従って説明する。なお、図2~図5において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。まず、電力供給量の多い重負荷時の定常状態における降圧型DC-DCコンバータ1の動作について図2に従って説明する図中の左部分参照。出力電圧Voや入力電圧Viが略一定に維持された定常状態では、図2に示すように、出力電圧Voが第2基準電圧Vr2よりも常に低くなる。このため、第1比較回路20からは常にLレベルの出力信号S3が出力され、RS-FF回路22からも常にLレベルの出力信号S6が出力される。したがって、ナンド回路31から出力される制御信号SG1がHレベルとなるため、アンド回路32は制御信号SLを制御信号DLとして同期側のトランジスタT2に出力する。すなわち、定常状態における第2制御回路30は、制御信号SLを有効にする、つまりトランジスタT1,T2に対する相補的なスイッチングを有効にする回路として機能する。以下、このような重負荷時の定常状態における降圧型DC-DCコンバータ1の動作を詳述する。今、帰還電圧VFBが第1基準電圧Vr1よりも低くなると、比較器11からHレベルの出力信号S1が出力される時刻t1。この出力信号S1の立ち上がりエッジに応答して、RS-FF回路12は、Hレベルの制御信号S2を駆動回路14に出力する。そして、駆動回路14は、そのHレベルの制御信号S2に応答してHレベルの制御信号DH及びLレベルの制御信号SLを出力する。このとき、Lレベルの制御信号SLに応答して、アンド回路32からLレベルの制御信号DLが同期側のトランジスタT2に出力される。すると、Hレベルの制御信号DHに応答してメイン側のトランジスタT1がオンされ、Lレベルの制御信号DLに応答して同期側のトランジスタT2がオフされる。このようにメイン側のトランジスタT1がオンされると、入力端子PiからコイルL1を介して出力端子Poに至る電流経路が形成され、コイルL1に流れるコイル電流ILが徐々に増加してコイルL1にエネルギーが蓄積される。これにより、出力電圧Vo帰還電圧VFBが徐々に上昇する時刻t1~t2。続いて、発振器13からHレベルのクロック信号CLKが一定周期で出力される時刻t2。このクロック信号CLKの立ち上がりエッジに応答して、RS-FF回路12は、Lレベルの制御信号S2を出力する。そして、駆動回路14は、そのLレベルの制御信号S2に応答してLレベルの制御信号DH及びHレベルの制御信号SLを出力する。このとき、Hレベルの制御信号SLに応答して、アンド回路32からHレベルの制御信号DLが同期側のトランジスタT2に出力される。すると、Lレベルの制御信号DHに応答してメイン側のトランジスタT1がオフされ、Hレベルの制御信号DLに応答して同期側のトランジスタT2がオンされる。このように同期側のトランジスタT2がオンされると、グランドから出力端子Poに至る電流経路が形成され、この電流経路に流れるコイル電流ILが減少してコイルL1に蓄積されたエネルギーが出力端子Poに向けて放出される。これにより、出力電圧Vo帰還電圧VFBが徐々に低下する時刻t2~t3。そして、再度、帰還電圧VFBが第1基準電圧Vr1よりも低くなると、比較器11からHレベルの出力信号S1が出力されるため時刻t3、制御回路3からHレベルの制御信号DH及びLレベルの制御信号DLが出力される。これにより、メイン側のトランジスタT1がオンされ、同期側のトランジスタT2がオフされるため、再び出力電圧Voが徐々に上昇する。このようなトランジスタT1,T2の相補的なスイッチング動作によって、出力電圧Voが第1基準電圧Vr1に応じた目標電圧に維持される。次に、出力端子Poに接続される負荷が急変して、その負荷に流れる出力電流Ioが急激に減少した場合の動作について説明する。出力電流Ioが高い状態から0Aに急激に減少すると時刻t4、コイルL1がその時点で保持していたエネルギーが過剰となりコンデンサC1が充電されるため、出力電圧Voが急激に上昇してオーバーシュートし始める。このとき、出力電圧Voが第1基準電圧Vr1に応じた目標電圧よりも極端に高い値となるため、発振器13からHレベルのクロック信号CLKが出力された後はRS-FF回路12のリセット状態が維持される。すると、制御回路3からLレベルの制御信号DH及びHレベルの制御信号DLが出力され、メイン側のトランジスタT1がオフされ、同期側のトランジスタT2がオンされる。このようにトランジスタT2をオンさせることで、図3aに示すように、グランドから出力端子Poに至る電流経路が形成され、この電流経路に流れるコイル電流ILが徐々に減少されるため、出力端子Poに流れる電流量を徐々に減少させることができる。なお、このときのコイル電流ILの変化量の傾斜は、-Vo/L1である。続いて、図2に示すように、急激に上昇した出力電圧Voが第2基準電圧Vr2よりも高くなると時刻t5、第1比較回路20からHレベルの出力信号S3が出力される。ここで、出力電流Ioが高い状態から低い状態に急変しているため、この急変時のコイルL1に流れるコイル電流ILはグランドから出力端子Poに向かって流れる。また、このときの同期側のトランジスタT2はオン状態であるため、第2比較回路21からHレベルの出力信号S4が出力される。このため、上記出力信号S3の立ち上がりエッジに応答してRS-FF回路22がセットされ、そのRS-FF回路22からHレベルの出力信号S6が出力される。このHレベルの出力信号S6に応答して、ナンド回路31からLレベルの制御信号SG1が出力されるため、アンド回路32からは制御信号SLの信号レベルに関わらずLレベル固定の制御信号DLが出力される。すなわち、第2制御回路30は、出力電圧Voが第2基準電圧Vr2に達した時に第1比較回路20から出力されるHレベルの出力信号S3に応答して、制御信号SLを無効、つまりトランジスタT1,T2の相補的なスイッチング動作を無効にし、トランジスタT2をオフさせるためのLレベルの制御信号DLを生成する。これにより、同期側のトランジスタT2がオフされ、両トランジスタT1,T2がオフされることになる。このとき、同期側のトランジスタT2に流れていた電流ILは、図3bに示すように、同期側のトランジスタT2のボディダイオードD1を通して出力端子Poに向かって流れるようになる。このため、このときのノードLXの電圧VLXは、上記ボディダイオードD1の順方向降下電圧をVFとすると、となる。したがって、このときのコイル電流ILの変化量の傾斜は、-VoVF/L1となり、同期側のトランジスタT2をオンさせている期間例えば、時刻t4~t5のコイル電流ILの変化量の傾斜よりも急峻となる。これにより、出力端子Poに流れる電流量を急激に減少させることができるため、負荷急変時からの出力電圧Voのオーバーシュート量ΔVoを低減させることができる。具体的には、コイル電流ILの変化量の傾斜を急峻にすることによって、図4に示すように、オーバーシュートした出力電圧Voaが目標電圧に低下するまで同期側のトランジスタT12をオンし続ける従来回路一点鎖線参照、つまりコイル電流ILaの変化量の傾斜が常に-Voa/L11である従来回路よりも出力電圧Voのオーバーシュート量ΔVoを低減することができる。さらに、式を使って説明すると、本実施形態の降圧型DC-DCコンバータ1で発生する出力電圧Voのオーバーシュート量ΔVoは、おおよそ下記の式で求めることができる。そして、この式3及び上記式1からも明らかなように、同期側のトランジスタT2をオフ状態にすることで、出力電圧Voのオーバーシュート量ΔVoを従来回路よりも低減させることができる。続いて、図2に示すように、コイル電流ILが0Aになると時刻t6、つまりノードLXの電圧VLXが第3基準電圧Vr3を横切ると、第2比較回路21からLレベルの出力信号S4が出力される。すると、インバータ回路23から出力される反転信号S5の立ち上がりエッジに応答して、RS-FF回路22がリセットされ、そのRS-FF回路22からLレベルの出力信号S6が出力される。これにより、ナンド回路31からHレベルの制御信号SG1が出力されるため、アンド回路32からは制御信号SLが制御信号DLとして出力される。すなわち、第2制御回路30は、コイル電流ILが0Aに達した時に第2比較回路21から出力されるLレベルの出力信号S4に応答して、制御信号SLを有効にし、トランジスタT1,T2の相補的なスイッチング動作を再開させる。換言すると、第2制御回路30は、Lレベルの出力信号S4に応答して、トランジスタT1,T2の相補的なスイッチング動作に対する無効を解除する。このとき、帰還電圧VFBが第1基準電圧Vr1まで低下していない場合には、駆動回路14からHレベルの制御信号SLが出力されているため、Hレベルの制御信号DLが同期側のトランジスタT2に供給される。このHレベルの制御信号DLに応答して同期側のトランジスタT2がオンされる。これにより、コイル電流ILをコイルL1からグランドに向かって逆流させてコンデンサC1の過剰なエネルギーを、コイルL1を経由して入力側に放電させることができるため、オーバーシュートした出力電圧Voを迅速に低下させることができる。ここで、比較例として、出力電圧Voが第2基準電圧Vr2よりも高くなったときにトランジスタT1,T2の双方をオフ状態とし、その後、出力電圧Voが目標電圧まで低下したときに、トランジスタT1,T2のスイッチング動作を再開させる場合の動作について説明する。ここで、図5において、比較例のメイン側のトランジスタT1に供給される制御信号をDHbとし、比較例の同期側のトランジスタT2に供給される制御信号をDLbとし、比較例のコイル電流をILbとし、比較例の出力電圧をVobとしている。図5に示すように、Lレベルの制御信号DLb,DHbに応答してトランジスタT1,T2の双方がオフしている場合には、上述したように、コイル電流ILbがトランジスタT2のボディダイオードを通して出力端子Poに向かって流れる。このため、コイル電流ILbが0Aになったときに時刻t6、Lレベルの制御信号DLbに応答してトランジスタT2がオフ状態を維持していると、上記ボディダイオードによりコイル電流ILbを入力側に逆流させることができない。したがって、出力電流Ioが減少している状態では、オーバーシュートした出力電圧Vobを低下させるのに時間がかかり、出力電圧Vobがオーバーシュートしている期間が長くなる。これに対し、本実施形態の制御回路3では、コイル電流ILが0AになったときにトランジスタT1,T2のスイッチング動作PWM動作を再開させることにより、同期側のトランジスタT2をオンさせるようにした。これにより、コイル電流ILの入力側への逆流が許容され、出力電圧Voを迅速に低下させることができ、出力電圧Voがオーバーシュートしている期間を比較例よりも短縮させることができる。図2に示すように、このような動作によって出力電圧Voが低下し時刻t6~t7、帰還電圧VFBが第1基準電圧Vr1よりも低くなると、比較器11からHレベルの出力信号S1が出力される時刻t7。これにより、制御回路3からHレベルの制御信号DH及びLレベルの制御信号DLが出力され、メイン側のトランジスタT1がオンされ、同期側のトランジスタT2がオフされる。その後、発振器13からHレベルのクロック信号CLKが出力されると時刻t8、メイン側のトランジスタT1がオフされ、同期側のトランジスタT2がオンされる。そして、このようなトランジスタT1,T2のスイッチング動作が繰り返され、出力電圧Voが第1基準電圧Vr1に応じた目標電圧に収束され、無負荷時においても上述した重負荷時の定常状態と略同様の動作が実行される。以上説明した本実施形態によれば、以下の効果を奏することができる。1出力電圧Voが第2基準電圧Vr2に達した時に、トランジスタT1,T2の相補的なスイッチングを無効にしてトランジスタT2をオフするようにした。これにより、コイル電流ILの変化量を増大させることができるため、出力電圧Voのオーバーシュート量ΔVoを減少させることができる。2コイル電流ILが0Aに達した時に、トランジスタT1,T2の相補的なスイッチングに対する無効化を解除して通常動作に復帰させるようにした。これにより、トランジスタT2がオンされると、コイル電流ILの逆流が許容されるため、コンデンサC1の過剰なエネルギーを効率的に放電させることができ、オーバーシュートした出力電圧Voを迅速に低下させることができる。したがって、出力電圧Voがオーバーシュートしている期間を短縮することができる。第2実施形態以下、第2実施形態について、図6~図12に従って説明する。この実施形態の降圧型DC-DCコンバータ1aは、定常状態において、コイル電流ILの逆流の検出に応答して同期側のトランジスタT2をオフさせるPFMモード又はパルススキップモードともいうで動作する点が上記第1実施形態と異なっている。以下、第1実施形態との相違点を中心に説明する。先の図1~図5に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。図6に示すように、同期側のトランジスタT2の両端子は逆流検出コンパレータコンパレータ15に接続されている。コンパレータ15の反転入力端子がトランジスタT2のドレインに接続され、コンパレータ15の非反転入力端子がトランジスタT2のソースに接続されている。このコンパレータ15は、トランジスタT2のソースとドレインの電位に基づいて、コイルL1に流れるコイル電流ILを検出し、該検出結果に応じてHレベル又はLレベルの検出信号SDを第3制御回路40内のオア回路41に出力する。具体的には、コンパレータ15は、ノードLXの電圧VLXがグランドレベルよりも低いとき、例えばグランドから出力端子Poに向かってコイル電流ILが流れるときに、トランジスタT2をオンするためのHレベルの検出信号SDを出力する。また、コンパレータ15は、ノードLXの電圧VLXがグランドレベルよりも高いとき、例えばコイルL1からグランドに向かってコイル電流ILが逆流するときに又は、入力端子PiからコイルL1に向かってコイル電流ILが流れるときに、トランジスタT2をオフするためのLレベルの検出信号SDを出力する。なお、コンパレータ15は、図6では示されていないが、制御回路3a内に含まれる。第3制御回路40は、出力電圧Voが第2基準電圧Vr2よりも高くなった後、コイル電流ILが0Aになってから所定期間、コンパレータ15の検出信号SDを無効にする回路である。この第3制御回路40内のタイマ回路42には、第1比較回路20の出力信号S3と第2比較回路21の出力信号S4とが供給される。このタイマ回路42は、第1比較回路20からHレベルの出力信号S3が入力されてから、第2比較回路21の出力信号S4の立ち下がりエッジを2回検出するまでの期間だけHレベルとなる制御信号SG2を生成する。オア回路41は、コンパレータ15からの検出信号SDとタイマ回路42からの制御信号SG2とを論理和演算した結果を持つ制御信号SG3をアンド回路45に出力する。詳述すると、オア回路41は、制御信号SG2がLレベルのときに、検出信号SDを制御信号SG3としてアンド回路45に出力する。一方、オア回路41は、制御信号SG2がHレベルのときに、検出信号SDの信号レベルに関わらずHレベルの制御信号SG3を出力する。すなわち、オア回路41は、第1比較回路20の出力信号S3がHレベルになってから所定期間だけ検出信号SDを無効化する回路として機能し、上記Hレベルの制御信号SG2は、検出信号SDを無効にする信号として機能する。アンド回路45には、第3制御回路40オア回路41からの制御信号SG3と併せて、アンド回路32からの制御信号DLが供給される。アンド回路45は、制御信号SG3と制御信号DLとを論理積演算した結果を持つ制御信号DL1を生成するとともに、その制御信号DL1を同期側のトランジスタT2のゲートに供給する。具体的には、アンド回路45は、制御信号SG3がHレベルのときに、制御信号DLを制御信号DL1としてトランジスタT2に供給する。一方、アンド回路45は、制御信号SG3がLレベルのときに、制御信号DLの信号レベルに関わらずLレベルの制御信号DL1をトランジスタT2に供給する。なお、降圧型DC-DCコンバータ1aは電源の一例、逆流検出コンパレータ15は逆流検出回路の一例、タイマ回路42は信号生成回路の一例である。次に、タイマ回路42の内部構成例を説明する。図7に示すように、第1比較回路20の出力信号S3は、リセット優先のRS-FF回路50のセット端子Sに供給される。このRS-FF回路50の出力端子Qから上記制御信号SG2が出力される。この制御信号SG2は、インバータ回路51を介してD-FF回路52,53のクリア端子CLRに供給される。また、制御信号SG2はアンド回路54にも供給される。直列に接続されたD-FF回路52,53のクロック端子CKには、第2比較回路21の出力信号S4がインバータ回路55を介して供給される。D-FF回路52の入力端子Dには、バイアス電圧VBが供給される。ここで、バイアス電圧VBは、例えば図示しない電源回路により生成された高電位電源電圧、又は入力電圧Viである。また、D-FF回路52の出力信号S10は、次段のD-FF回路53の入力端子Dに供給される。このD-FF回路52は、クロック端子CKに供給される信号の立ち上がりエッジ出力信号S4の立ち下がりエッジに応答して、その時に入力端子Dに供給されている信号バイアス電圧VBをサンプリングし、そのサンプリングした信号を出力信号S10として出力する、つまりバイアス電圧VBレベルHレベルの出力信号S10を出力する。また、D-FF回路52は、クリア端子CLRに供給されるHレベルの信号Lレベルの制御信号SG2に応答して、Lレベルの出力信号S10を出力する。D-FF回路53の出力信号S11は、アンド回路54に供給される。このD-FF回路53は、クロック端子CKに供給される信号の立ち上がりエッジ出力信号S4の立ち下がりエッジに応答して、その時に入力端子Dに供給されている出力信号S10をサンプリングし、そのサンプリングした信号を出力信号S11として出力する。また、D-FF回路53は、クリア端子CLRに供給されるHレベルの信号Lレベルの制御信号SG2に応答して、Lレベルの出力信号S11を出力する。アンド回路54は、出力信号S11と制御信号SG2とを論理積演算した結果を持つ出力信号S12を生成するとともに、その出力信号S12をRS-FF回路50のリセット端子Rに出力する。次に、タイマ回路42の作用を図8に従って説明する。なお、図8において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。出力電圧Voが第2基準電圧Vr2よりも高くなったことに応答して、図8に示すように、第1比較回路20からHレベルの出力信号S3が出力されると時刻t10参照、その出力信号S3の立ち上がりエッジに応答としてRS-FF回路50がセットされ、そのRS-FF回路50からHレベルの制御信号SG2が出力される。続いて、コイル電流ILが0Aとなって、第2比較回路21の出力信号S4が立ち下がると時刻t11参照、D-FF回路52からHレベルバイアス電圧VBレベルの出力信号S10が出力される。なお、上記制御信号SG2がHレベルである期間は、オア回路41図6参照にて逆流検出コンパレータ15の検出信号SDが無効にされるため、コイル電流ILの入力側への逆流が許容されている。やがて、コイル電流ILが0Aよりも一旦高くなり時刻t12、コイル電流ILが再度0Aになって第2比較回路21の出力信号S4がLレベルに立ち下がる時刻t13。すると、D-FF回路53は、上記出力信号S4の2回目の立ち下がりエッジに応答して、D-FF回路52からのHレベルの出力信号S10をサンプリングし、そのサンプリングした信号を出力信号S11としてアンド回路54に出力する。アンド回路54は、Hレベルの出力信号S11とHレベルの制御信号SG2とからHレベルの出力信号S12を生成し、その出力信号S12をRS-FF回路50のリセット端子Rに出力する。この出力信号S12の立ち上がりエッジに応答してRS-FF回路50がリセットされ、そのRS-FF回路50から出力される制御信号SG2がLレベルに立ち下がる。そして、この制御信号SG2の立ち下がりエッジに応答してD-FF回路52,53がクリアされるため、D-FF回路52,53の出力信号S10,S11がLレベルに立ち下がり、アンド回路54の出力信号S12がLレベルに立ち下がる。このようにして、第1比較回路20からのHレベルの出力信号S3が入力されてから、第2比較回路21の出力信号S4の立ち下がりエッジを2回検出するまでの期間だけHレベルとなる制御信号SG2が生成される。次に、降圧型DC-DCコンバータ1aの動作を図9~図12に従って説明する。なお、図12において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。まず、出力電流Ioのピーク値が高くなる重負荷時の定常状態における降圧型DC-DCコンバータ1aの動作を説明する図12の左部分参照。図12に示すように、定常状態では、出力電圧Voが第2基準電圧Vr2よりも常に低くなるため、第1比較回路20からは常にLレベルの出力信号S3が出力され、RS-FF回路22からも常にLレベルの出力信号S6が出力される。これにより、ナンド回路31から出力される制御信号SG1がHレベルとなるため、アンド回路32は制御信号SLを制御信号DLとして同期側のトランジスタT2に出力する。また、上記Lレベルの出力信号S3に応答してタイマ回路42の制御信号SG2が常にLレベルとなるため、オア回路41はコンパレータ15の検出信号SDを制御信号SG3としてアンド回路45に出力する。これらのことから、定常状態における降圧型DC-DCコンバータ1aは、図9に示す回路のように擬似的に変化し、PFMモードで動作する。但し、図12に示すように、重負荷時には、出力電流Ioのピーク値が高くなるため、メイン側のトランジスタT1がオフしている期間にコイル電流ILが徐々に減少しても、そのコイル電流ILは0Aまで減少しない。このため、メイン側のトランジスタT1がオフしている期間では、コンパレータ15から常にHレベルの検出信号SDが出力される。したがって、駆動回路14から出力される制御信号SLが常に制御信号DL1として同期側のトランジスタT2に供給される。換言すると、重負荷時の降圧型DC-DCコンバータ1aの動作は、上記第1実施形態の降圧型DC-DCコンバータ1の重負荷時の動作と略同様となる。次に、負荷が急変して負荷に流れる出力電流Ioが急激に減少した場合の動作について説明する。出力電流Ioが高い状態から0Aに急激に減少すると時刻t20、出力電圧Voが急激に上昇してオーバーシュートし始める。このとき、出力電圧Voが第1基準電圧Vr1に応じた目標電圧よりも極端に高い値となるため、発振器13からHレベルのクロック信号CLKが出力された後はRS-FF回路12のリセット状態が維持される。すると、制御回路3aからLレベルの制御信号DH及びHレベルの制御信号DL1が出力され、メイン側のトランジスタT1がオフされ、同期側のトランジスタT2がオンされる。このようにトランジスタT2をオンさせることで、出力端子Poに流れるコイル電流ILの電流量を徐々に減少させることができる。続いて、急激に上昇した出力電圧Voが第2基準電圧Vr2よりも高くなると時刻t21、第1比較回路20からHレベルの出力信号S3が出力される。この出力信号S3の立ち上がりエッジに応答して、タイマ回路42からHレベルの制御信号SG2が出力されるため、コンパレータ15の検出信号SDに関わらずHレベルの制御信号SG3がアンド回路45に供給される。これにより、検出信号SDが無効化されるため、コイル電流ILの逆流が許容される。換言すると、降圧型DC-DCコンバータ1aは、上記Hレベルの制御信号SG2に応答してPWMモードで動作する。但し、上述のように出力信号S3がHレベルに遷移するとき、第2比較回路21からはHレベルの出力信号S4が出力されているため、上記出力信号S3の立ち上がりエッジに応答してRS-FF回路22からHレベルの出力信号S6が出力される。このHレベルの出力信号S6に応答して、ナンド回路31からLレベルの制御信号SG1が出力されるため、アンド回路32からは制御信号SLの信号レベルに関わらずLレベル固定の制御信号DLが出力される。このため、アンド回路45からは、Lレベル固定の制御信号DLが制御信号DL1として同期側のトランジスタT2に供給される。これらのことから、このときの降圧型DC-DCコンバータ1aは、図10に示す回路のように擬似的に変化し、上記第1実施形態の降圧型DC-DCコンバータ1と同様に動作する。詳述すると、図10に示すように、Lレベルの制御信号SG1によって制御信号SLが無効化、つまりトランジスタT1,T2の相補的なスイッチング動作が無効化され、Lレベル固定の制御信号DL1によってトランジスタT2がオフされる。これにより、トランジスタT1,T2の双方がオフされる。すると、ノードLXの電圧VLXが、となるため、コイル電流ILの変化量の傾斜が-VoVF/L1となる。このように、トランジスタT2をオフ状態にすることによって、トランジスタT2がオン状態の場合よりもコイル電流ILの変化量の傾斜を急峻にできるため、負荷急変時からの出力電圧Voのオーバーシュート量ΔVoを低減させることができる。続いて、コイル電流ILが0Aになると時刻t22、第2比較回路21からLレベルの出力信号S4が出力される。すると、ナンド回路31からHレベルの制御信号SG1が出力されるため、アンド回路32からは制御信号SLが制御信号DLとして出力される。すなわち、第2制御回路30によって制御信号SLの無効化が解除され、トランジスタT1,T2の相補的なスイッチング動作が再開される。このとき、タイマ回路42からはHレベルの制御信号SG2が出力され続けているため、コンパレータ15の検出信号SDの信号レベルに関わらずHレベルの制御信号SG3がアンド回路45に供給される。これにより、コイル電流ILの逆流の検出に応答して同期側のトランジスタT2をオフさせるPFMモードが無効化され、駆動回路14から出力される制御信号SLが制御信号DL1として同期側のトランジスタT2に供給される。換言すると、制御信号SLの無効化が解除されてから、制御信号SG2がHレベルである期間、コイル電流ILの入力側への逆流が許容される。これらのことから、このときの降圧型DC-DCコンバータ1aは、図11に示す回路のように擬似的に変化し、上記第1実施形態の降圧型DC-DCコンバータ1と同様にPWMモードで動作する。詳述すると、制御信号SLの無効化が解除されたとき時刻t22、帰還電圧VFBが第1基準電圧Vr1まで低下していない場合には、駆動回路14からHレベルの制御信号SLが出力されている。このため、Hレベルの制御信号DL1がトランジスタT2に供給され、トランジスタT2がオンされる。これにより、コイル電流ILをコイルL1からグランドに向かって逆流させてコンデンサC1の過剰なエネルギーを、コイルL1を経由して入力側に放電させることができるため、オーバーシュートした出力電圧Voを迅速に低下させることができる。このような動作によって出力電圧Voが低下し、帰還電圧VFBが第1基準電圧Vr1よりも低くなると、制御回路3aからHレベルの制御信号DH及びLレベルの制御信号DL1が出力される時刻t23。これにより、メイン側のトランジスタT1がオンされ、同期側のトランジスタT2がオフされる。その後、発振器13からHレベルのクロック信号CLKが出力されると、メイン側のトランジスタT1がオフされ、同期側のトランジスタT2がオンされる。そして、このようなトランジスタT1,T2のスイッチング動作が繰り返され、コイル電流ILが0Aよりも一旦高くなった後に時刻t24、コイル電流ILが再度0Aに達すると時刻t25、第2比較回路21の出力信号S4がLレベルに立ち下がる。この出力信号S4の立ち下がりエッジに応答して、タイマ回路42から出力される制御信号SG2がLレベルに立ち下がる。すると、コンパレータ15の検出信号SDの無効化が解除されるため、PFMモードでの動作が再開される。すなわち、このときの降圧型DC-DCコンバータ1aは、図9に示す回路のように擬似的に変化して動作する。詳述すると、時刻t26において、Lレベルの制御信号DHに応答してメイン側のトランジスタT1がオフされ、Hレベルの制御信号DLに応答して同期側のトランジスタT2がオンされると、グランドから出力端子Poに至る電流経路が形成される。これにより、この電流経路に流れるコイル電流ILが徐々に減少するとともに、出力電圧Voが徐々に低下する。やがて、コイル電流ILが0Aになると時刻t27、コンパレータ15からLレベルの検出信号SDが出力され、制御信号SLの信号レベルに関わらずLレベルの制御信号DL1がトランジスタT2に供給される。これにより、トランジスタT2がオフされ、コイル電流ILの逆流が防止される。なお、帰還電圧VFBが第1基準電圧Vr1よりも低くなってメイン側のトランジスタT1がオンされるまで、コイル電流ILは0Aに維持される。このように、軽負荷無負荷時のPFMモードでは、コイル電流ILが0Aに維持されコイル電流の変化が不連続となる電流不連続モード。このような動作により、コイルL1に蓄積されたエネルギーの損失が低減され、軽負荷時無負荷時の変換効率の低下が抑制される。以上説明した本実施形態によれば、以下の効果を奏することができる。1出力電圧Voが第2基準電圧Vr2に達した時に、トランジスタT1,T2の相補的なスイッチングを無効にして両トランジスタT1,T2をオフするようにした。これにより、コイル電流ILの変化量を増大させることができるため、出力電圧Voのオーバーシュート量ΔVoを減少させることができる。2コイル電流ILが0Aに達した時に、トランジスタT1,T2の相補的なスイッチングに対する無効化を解除するようにした。さらに、その無効化の解除から所定期間、コイル電流ILの逆流を許容させるようにコンパレータ15の検出信号SDを無効にするようにした。すなわち、上記所定期間において、降圧型DC-DCコンバータ1aをPWMモードで動作させるようにした。これにより、出力電圧Voを迅速に低下させることができるため、出力電圧Voがオーバーシュートしている期間を短縮することができる。3少なくともコイル電流ILが0Aに達した後に再びコイル電流ILの逆流が検出されるまでの期間に、コンパレータ15から出力される検出信号SDを無効にするHレベルの制御信号SG2を生成するようにした。ここで、コイル電流ILが再び逆流するということは、PWMモードでの動作が安定動作になったと考えられる。このため、この時点でPFMモードに移行させても、そのPFMモードで安定して動作させることができる。このように、コイル電流ILが逆流するタイミングを、制御信号SG2のLレベルへの立ち下がりのトリガとすることにより、最適な期間だけHレベルの制御信号SG2を生成することができる。また、コイル電流ILの逆流を検出すれば最適な期間を設定できるため、最適な期間に設定するための合わせこみ等が不要であり、さらに降圧型DC-DCコンバータ1aの制御方式や外付け定数に関わらず最適な期間だけHレベルの制御信号SG2を生成することができる。他の実施形態なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。上記第2実施形態のタイマ回路42の内部構成は、図7に示した回路に限定されない。すなわち、タイマ回路42は、メイン側のトランジスタT1と同期側のトランジスタT2との相補的なスイッチング動作に対する無効が解除されてから所定期間、コンパレータ15の検出信号SDを無効にする信号を生成する回路であれば、その回路構成は特に限定されない。例えば上記第2実施形態のタイマ回路42を、図13に示されるタイマ回路42aに変更してもよい。詳述すると、リセット優先のRS-FF回路60のセット端子Sには、上記第1比較回路20から出力される出力信号S3が供給される。このRS-FF回路60の出力端子Qから上記制御信号SG2が出力され、その制御信号SG2がインバータ回路61に供給される。インバータ回路61は、制御信号SG2を論理反転した反転信号S20を生成し、その反転信号S20をNチャネルMOSトランジスタT60のゲートに供給する。トランジスタT60は、そのソースがグランドに接続され、ドレインがコンデンサC60の第1端子に接続されている。このコンデンサC60の第2端子はグランドに接続されている。トランジスタT60とコンデンサC60との間のノードN1は、抵抗R60の第1端子に接続されている。この抵抗R60の第2端子には、バイアス電圧VBが供給される。また、上記ノードN1は、バッファ回路62の入力端子に接続されている。そして、バッファ回路62の出力信号S21が上記RS-FF回路60のリセット端子Rに供給される。次に、タイマ回路42aの作用を図14に従って説明する。第1比較回路20から出力される出力信号S3の立ち上がりエッジに応答して、RS-FF回路60からHレベルの制御信号SG2が出力される時刻t30。このHレベルの制御信号SG2に応答して、インバータ回路61からLレベルの反転信号S20がトランジスタT60に供給される。すると、トランジスタT60がオフされ、抵抗R60を通じて供給される電流に応じてコンデンサC60に電荷が蓄積され、コンデンサC60の第1端子ノードN1の電圧VN1が徐々に上昇する時刻t30~t31。やがて、ノードN1の電圧がバイアス電圧VBに近づくと、バッファ回路62からHレベルの出力信号S21が出力される時刻t31。この出力信号S21の立ち上がりエッジに応答してRS-FF回路60がリセットされ、そのRS-FF回路60から出力される制御信号SG2がLレベルに立ち下がる。このようにして、第1比較回路20からHレベルの出力信号S3が入力されてから、抵抗R60の抵抗値とコンデンサC60の容量値とに応じた所定期間だけHレベルとなる制御信号SG2が生成される。ここで、上記所定期間は、第1比較回路20からHレベルの出力信号S3が出力されてから、第2比較回路21からLレベルの出力信号S4が出力されるまでの期間よりも長くなるように設定される。また、上記第2実施形態のタイマ回路42を、図15に示されるタイマ回路42bに変更してもよい。詳述すると、リセット優先のRS-FF回路70のセット端子には、上記第1比較回路20から出力される出力信号S3が供給される。このRS-FF回路70の出力端子Qから上記制御信号SG2が出力される。また、第2比較回路21から出力される出力信号S4がインバータ回路71を介してRS-FF回路72のセット端子Sに供給される。このRS-FF回路72の出力信号は、インバータ回路73に供給される。インバータ回路73は、制御信号SG2を論理反転した反転信号S30を生成し、その反転信号S30をNチャネルMOSトランジスタT70のゲートに供給する。トランジスタT70は、そのソースがグランドに接続され、ドレインがコンデンサC70の第1端子に接続されている。このコンデンサC70の第2端子はグランドに接続されている。トランジスタT70とコンデンサC70との間のノードN2は、抵抗R70の第1端子に接続されている。この抵抗R70の第2端子には、バイアス電圧VBが供給される。また、上記ノードN2は、バッファ回路74の入力端子に接続されている。そして、バッファ回路74の出力信号S31が上記RS-FF回路70,72のリセット端子Rに供給される。次に、タイマ回路42bの作用を図16に従って説明する。第1比較回路20から出力される出力信号S3の立ち上がりエッジに応答して、RS-FF回路70からHレベルの制御信号SG2が出力される時刻t32。続いて、第2比較回路21から出力される出力信号S4の立ち下がりエッジに応答して、RS-FF回路72からHレベルの出力信号が出力され、インバータ回路73からLレベルの反転信号S30が出力される時刻t33。すると、トランジスタT70がオフされ、抵抗R70を通じて供給される電流に応じてコンデンサC70に電荷が蓄積され、コンデンサC70の第1端子ノードN2の電圧VN2が徐々に上昇する時刻t33~t34。やがて、ノードN2の電圧VN2がバイアス電圧VBに近づくと、バッファ回路74からHレベルの出力信号S31が出力される時刻t34。この出力信号S31の立ち上がりエッジに応答してRS-FF回路70,72がリセットされ、そのRS-FF回路70から出力される制御信号SG2がLレベルに立ち下がる。このようにして、第1比較回路20からHレベルの出力信号S3が入力されてから、第2比較回路21からLレベルの出力信号S4が入力された後に、抵抗R60の抵抗値とコンデンサC60の容量値とに応じた所定期間だけHレベルとなる制御信号SG2が生成される。また、上記第2実施形態のタイマ回路42を、図17に示されるタイマ回路42cに変更してもよい。詳述すると、リセット優先のRS-FF回路80のセット端子Sには、上記第1比較回路20から出力される出力信号S3が供給される。このRS-FF回路80の出力端子Qから上記制御信号SG2が出力され、その制御信号SG2がアンド回路81の入力端子とカウンタ82のリセット端子に供給される。アンド回路81には、駆動回路14図6参照から出力される制御信号DHが供給される。アンド回路81は、制御信号SG2と制御信号DHとを論理積演算した結果を持つ出力信号S40を生成し、その出力信号S40をカウンタ82に出力する。具体的には、アンド回路81は、Hレベルの制御信号SG2が入力されているときに、制御信号DHを出力信号S40としてカウンタ82に出力する。カウンタ82は、出力信号S40の立ち上がりエッジを検出するたびにカウント値をカウントアップし、そのカウント値が所定値例えば、10に達したときにHレベルの出力信号S41をRS-FF回路80のリセット端子Rに出力する。なお、このカウンタ82は、Lレベルの制御信号SG2に応答して上記カウント値をリセットする。次に、タイマ回路42cの作用を図18に従って説明する。第1比較回路20から出力される出力信号S3の立ち上がりエッジに応答して、RS-FF回路80からHレベルの制御信号SG2が出力される時刻t35。このHレベルの制御信号SG2に応答して、アンド回路81は制御信号DHを出力信号S40としてカウンタ82に出力する。そして、カウンタ82において、出力信号S40制御信号DHの立ち上がりエッジが所定回数ここでは、10回検出されると、そのカウンタ82からHレベルの出力信号S41が出力される時刻t36。この出力信号S41の立ち上がりエッジに応答してRS-FF回路80がリセットされ、そのRS-FF回路80から出力される制御信号SG2がLレベルに立ち下がる。このようにして、第1比較回路20からHレベルの出力信号S3が入力されてから、制御信号DHの立ち上がりエッジが所定回数発生するまでの所定期間だけHレベルとなる制御信号SG2が生成される。また、上記第2実施形態のタイマ回路42を、図19に示されるタイマ回路42dに変更してもよい。詳述すると、リセット優先のRS-FF回路90のセット端子Sには、上記第1比較回路20から出力される出力信号S3が供給される。このRS-FF回路90の出力端子Qから上記制御信号SG2が出力され、その制御信号SG2がアンド回路91の入力端子とカウンタ92のリセット端子に供給される。アンド回路91には、第2比較回路21から出力信号S4がインバータ回路93を介して供給される。アンド回路91は、制御信号SG2とインバータ回路93の出力信号とを論理積演算した結果を持つ出力信号S50を生成し、その出力信号S50をカウンタ92に出力する。具体的には、アンド回路91は、Hレベルの制御信号SG2が入力されているときに、インバータ回路93の出力信号出力信号S4の反転信号を出力信号S50としてカウンタ92に出力する。カウンタ92は、出力信号S50の立ち上がりエッジを検出するたびにカウント値をカウントアップし、そのカウント値が所定値例えば、10に達したときにHレベルの出力信号S51をRS-FF回路90のリセット端子Rに出力する。なお、このカウンタ92は、Lレベルの制御信号SG2に応答して上記カウント値をリセットする。次に、タイマ回路42dの作用を図20に従って説明する。第1比較回路20から出力される出力信号S3の立ち上がりエッジに応答して、RS-FF回路90からHレベルの制御信号SG2が出力される時刻t37。このHレベルの制御信号SG2に応答して、アンド回路91は出力信号S4の反転信号を出力信号S50としてカウンタ92に出力する。そして、カウンタ92において、出力信号S50の立ち上がりエッジ出力信号S4の立ち下がりエッジが所定回数ここでは、10回検出されると、そのカウンタ92からHレベルの出力信号S51が出力される時刻t38。この出力信号S51の立ち上がりエッジに応答してRS-FF回路90がリセットされ、そのRS-FF回路90から出力される制御信号SG2がLレベルに立ち下がる。このようにして、第1比較回路20からHレベルの出力信号S3が入力されてから、出力信号S4の立ち下がりエッジが所定回数発生するまでの所定期間だけHレベルとなる制御信号SG2が生成される。上記第2実施形態及び上記変形例のタイマ回路42,42a~42dでは、第1比較回路20から出力される出力信号S3の立ち上がりエッジに応答してHレベルに立ち上がる制御信号SG2を生成するようにした。これに限らず、例えばHレベルの出力信号S3を検出した後に第2比較回路21から出力される出力信号S4の立ち下がりエッジに応答してHレベルに立ち上がる制御信号SG2を生成するタイマ回路に具体化してもよい。上記各実施形態では、コイル電流ILと比較する第3基準値を0Aに設定するようにしたが、これに限らず、例えば第3基準値を0Aよりも高い電流値に設定するようにしてもよい。このように設定することにより、例えば上記第2実施形態において第3制御回路40を省略しても、上記第2実施形態の1、2と同様の効果を得ることができる。上記各実施形態の第1比較回路20では、出力電圧Voと第2基準電圧Vr2とを比較するようにしたが、例えば帰還電圧VFBの電圧値と、出力電圧Voのオーバーシュートを検出するための第2基準値とを比較するようにしてもよい。上記各実施形態では、所定周期で立ち上がるHレベルのクロック信号CLKに従ってトランジスタT1をオフさせるようにした。これに限らず、例えば比較器11の出力信号S1の立ち上がりタイミングトランジスタT1のオンタイミングから所定時間経過後にトランジスタT1をオフさせるようにしてもよい。この場合、例えば発振器13の代わりに、上記出力信号S1の立ち上がりタイミングから、入力電圧Viや出力電圧Voに依存した時間経過後にHレベルの制御信号をRS-FF回路12のリセット端子Rに出力するタイマ回路を設けるようにしてもよい。あるいは、RS-FF回路12及び発振器13に代えて1ショットフリップフロップ回路を設けるようにしてもよい。上記第2実施形態において、第2比較回路21とコンパレータ15とを共通化するようにしてもよい。例えば第2比較回路21の出力信号S4に代えて、コンパレータ15の検出信号SDをインバータ回路23、ナンド回路31やタイマ回路42に供給するようにしてもよい。上記第2実施形態では、逆流検出回路の一例として逆流検出コンパレータ15を開示したが、コイル電流ILの逆流を検出することのできる回路であれば特に限定されない。例えばコイルL1の後段に電流センス用のセンス抵抗を接続し、そのセンス抵抗の両端の電位差を検出することによりコイル電流ILの逆流を検出するようにしてもよい。また、コイルL1と並列に抵抗とコンデンサとを接続し、DCR等価直流抵抗センスによりコイル電流ILの逆流を検出するようにしてもよい。上記各実施形態では、出力電圧Voを抵抗R1,R2にて分圧した分圧電圧を帰還電圧VFBとしたが、これに限らず、例えば出力電圧Voそのものを帰還電圧VFBとしてもよい。上記各実施形態では、第1スイッチの一例としてNチャネルMOSトランジスタを開示したが、PチャネルMOSトランジスタを用いてもよい。また、第1スイッチとしてバイポーラトランジスタを用いてもよい。あるいは、複数のトランジスタを含むスイッチ回路を用いてもよい。上記各実施形態では、第2スイッチの一例としてNチャネルMOSトランジスタを開示したが、PチャネルMOSトランジスタを用いてもよい。また、第2スイッチとしてバイポーラトランジスタを用いてもよい。あるいは、複数のトランジスタを含むスイッチ回路を用いてもよい。上記各実施形態におけるトランジスタT1,T2を制御回路3,3aに含めるようにしてもよい。また、コンバータ部2を制御回路3,3aに含めるようにしてもよい。上記各実施形態では、ヒステリシス制御方式の一つであるコンパレータ方式、つまり出力電圧Voに発生するリップル電圧波形をフィードバックし、そのリップル電圧波形のボトム値と基準電圧Vr1を比較器11で常に比較しながらスイッチング制御する降圧型DC-DCコンバータに具体化した。これに限らず、例えばその他のヒステリシス制御方式のDC-DCコンバータ、電圧制御方式のDC-DCコンバータや電流制御方式のDC-DCコンバータに具体化してもよい。すなわち、第1制御回路10は、出力電圧Voに応じた電圧と基準値との比較結果に応答して、トランジスタT1,T2を相補的にスイッチングさせることのできる回路構成ではあれば、特に制限されない。上記各実施形態では、降圧型DC-DCコンバータに具体化したが、昇降圧型のDC-DCコンバータに具体化してもよい。この場合には、例えば降圧動作時に負荷急変などによって出力電圧Voにオーバーシュートが発生しても、そのオーバーシュート量ΔVoを低減することができるとともに、オーバーシュートの発生期間を短縮することができる。図21に、上記DC-DCコンバータ1又はDC-DCコンバータ1aを備える電子機器100の一例を示す。電子機器100は、本体部110内部回路と、本体部110に電力を供給する電源部130とを有している。まず、本体部110の内部構成例を説明する。プログラムを実行する中央処理装置CPU111には、そのCPU111で実行されるプログラム又はCPU111が処理するデータを記憶するメモリ112が接続されている。また、CPU111には、インタフェースI/F113を介してキーボード114A及びポインティングデバイス114Bが接続されている。ポインティングデバイス114Bは、例えばマウス、トラックボール、タッチパネルや静電センサを有するフラットデバイス等である。また、CPU111には、インタフェース115を介してディスプレイ116が接続され、インタフェース117を介して通信部118が接続されている。ディスプレイ116は、例えば液晶ディスプレイやエレクトロルミネッセンスパネル等である。通信部118は、例えばローカルエリアネットワークボード等である。また、CPU111には、インタフェース119を介して外部記憶装置120が接続され、インタフェース121を介して着脱可能記録媒体アクセス装置122が接続されている。外部記憶装置120は、例えばハードディスクである。アクセス装置122がアクセスする着脱可能な記録媒体としては、例えばCDCompactDisc、DVDDigitalVersatileDisk、フラッシュメモリカード等が挙げられる。次に、電源部130の内部構成例を説明する。DC-DCコンバータ1又はDC-DCコンバータ1aと交流アダプタ131は、スイッチSWを介して上記本体部110に接続されている。これらDC-DCコンバータ1又はDC-DCコンバータ1a及び交流アダプタ131のいずれか一方から電力が本体部110に供給される。DC-DCコンバータ1又はDC-DCコンバータ1aは、図21の例では、例えば電池132からの入力電圧Viを出力電圧Voに変換し、その出力電圧Voを本体部110に供給する。このような電子機器としては、ノート型のパーソナルコンピュータ、携帯電話等の通信機器、携帯情報端末PDA等の情報処理装置、デジタルカメラやビデオカメラ等の映像機器、テレビジョン装置等の受信機などが挙げられる。"