基板上に複数の発光画素が配列され、該発光画素の各々は、第1の薄膜トランジスタと、第2の薄膜トランジスタと、発光素子とを有する発光表示装置であって、前記第1の薄膜トランジスタ及び前記第2の薄膜トランジスタはそれぞれ、前記基板上に設けられたゲート電極と、該ゲート電極上に設けられたゲート絶縁膜と、該ゲート絶縁膜上に該ゲート電極に対応して設けられ、ソース領域、チャネル領域及びドレイン領域を有する半導体層と、該半導体層のソース領域及びドレイン領域の上面を被覆するように設けられたドープ半導体層と、該ドープ半導体層上に設けられたソース及びドレイン電極とを具備し、前記第1の薄膜トランジスタの半導体層のソース領域及びドレイン領域における厚みは、前記第2の薄膜トランジスタの半導体層のソース領域及びドレイン領域における厚みよりも大きく、前記ドープ半導体層は、前記半導体層のチャネル長さ方向における両端部の側面を被覆するように設けられている、発光表示装置。前記発光表示装置は、さらに、前記基板上に、複数のデータ線と、前記発光画素に電流を供給するための電源線とを備え、前記第2の薄膜トランジスタのゲート電極は、対応するデータ線からデータ電圧が印加され、前記発光素子には、前記電源線から前記第2の薄膜トランジスタを介して、印加された前記データ電圧に応じた電流が供給される、請求項1に記載の発光表示装置。前記発光表示装置は、前記基板上に、複数の走査線を備えており、前記第1の薄膜トランジスタのゲート電極は、対応する走査線と接続されており、前記対応する走査線を介して走査信号が供給され、前記第2の薄膜トランジスタのゲート電極には、前記第1の薄膜トランジスタのソースドレイン電極の一方が接続されており、前記走査信号が供給された前記第1の薄膜トランジスタを介して、前記対応するデータ線からデータ電圧が印加される、請求項2に記載の発光表示装置。前記半導体層は、前記ゲート絶縁膜上に設けられた第1半導体層と、該第1半導体層上に設けられた第2半導体層とからなり、前記第1半導体層は、結晶質の半導体からなり、前記第2半導体層は、非晶質の半導体からなる、請求項1に記載の発光表示装置。前記第1の薄膜トランジスタの第1半導体層のソース領域及びドレイン領域における厚みは、前記第2の薄膜トランジスタの第1半導体層のソース領域及びドレイン領域における厚みと同じであり、前記第1の薄膜トランジスタの第2半導体層の前記ソース領域及びドレイン領域における厚みは、前記第2の薄膜トランジスタの前記ソース領域及びドレイン領域の第2半導体層の厚みよりも大きい、請求項4に記載の発光表示装置。前記第2の薄膜トランジスタの半導体層におけるソース領域及びドレイン領域以外の領域であるチャネル領域の厚みは、前記第1の薄膜トランジスタの半導体層の厚みと等しい、請求項1に記載の発光表示装置。前記第2の薄膜トランジスタの半導体層では、ソース領域及びドレイン領域における厚みより、当該ソース領域及びドレイン領域以外の領域であるチャネル領域における厚みのほうが大きい、請求項1に記載の発光表示装置。前記第2の薄膜トランジスタの半導体層では、前記ソース領域及びドレイン領域の厚みと、前記チャネル領域における厚みとは、不連続的に変化するように形成されている、請求項7に記載の発光表示装置。前記第2の薄膜トランジスタの半導体層のソース領域及びドレイン領域の厚みは、多階調マスクを用いたエッチングによって調整されて形成されている、請求項1に記載の発光表示装置。前記発光素子は、有機エレクトロルミネッセンス素子である、請求項1に記載の発光表示装置。基板上に複数の発光画素が配列され、該発光画素の各々は、第1の薄膜トランジスタと、第2の薄膜トランジスタと、発光素子とを有する発光表示装置の製造方法であって、前記基板上に、前記第1及び第2の薄膜トランジスタのゲート電極を形成する第1の工程と、前記ゲート電極上に前記第1及び第2の薄膜トランジスタのゲート絶縁膜を形成する第2の工程と、前記ゲート絶縁膜上に前記第1及び第2の薄膜トランジスタの半導体層を、該第2の薄膜トランジスタの半導体層のソース領域及びドレイン領域における厚みが、該第1の薄膜トランジスタの半導体層のソース領域及びドレイン領域における厚みよりも小さくなるように形成する第3の工程と、前記半導体層上に前記第1及び第2の薄膜トランジスタのドープ半導体層を形成する第4の工程と、前記ドープ半導体層上に前記第1及び第2の薄膜トランジスタのソースドレイン電極を形成する第5の工程とを含む、発光表示装置の製造方法。前記第3の工程において、多階調マスクを用いたエッチングによって、前記第2の薄膜トランジスタの半導体層の厚みを調整する、請求項11に記載の発光表示装置の製造方法。しかしながら、TFTのチャネル層に非晶質シリコン膜を用いた場合、非晶質シリコン膜のバンドギャップが大きいためオフ電流は低いものの、移動度が低いためにオン電流も低い。反対に、TFTのチャネル層に結晶質シリコン膜を用いた場合では、移動度が高いのでオン電流は大きいものの、結晶質シリコン膜の粒界及び欠陥の存在によりオフ電流も高い。そのため、チャネル層を結晶質シリコン膜からなるチャネル層と非晶質シリコン膜からなるチャネル層との二層構造にしたTFTが提案されている。この提案によれば、チャネル層を結晶質シリコン膜からなるチャネル層と非晶質シリコン膜からなるチャネル層との二層構造とすることで、相互の利点が作用して、単層の非晶質非晶質シリコン膜からなるチャネル層の場合に比較してオン電流も高く、単層の結晶質シリコン膜からなるチャネル層の場合に比較してオフ電流が低いという特性が、理想的には得られるとされている。しかし、TFTのチャネル層の2層のうちの1層下層を結晶質シリコン膜として、TFTの駆動電流移動度をあげると、TFTのオフ電流が高くなる。オフ電流を抑えるためにはもう一層上層の非晶質シリコン膜の膜厚を厚くする必要があるが、これによってTFTの見かけ上の移動度が低下し、駆動能力が低下するという課題がある。また、有機EL表示装置を駆動する際には、スイッチングトランジスタでは特に低いオフ電流が要求され、駆動トランジスタでは有機EL素子を駆動するための電流移動度すなわちオン電流の確保が要求されるものの、これを同一のTFT製造プロセスで実現するのは困難である。そのため、有機EL表示装置において、スイッチングトランジスタと駆動トランジスタとを別プロセスで製造すると製造プロセスが複雑になり、製造コストが増加するという課題もある。本発明は、上記の問題点を鑑みてなされたもので、スイッチングトランジスタではオフ電流を抑制し、駆動トランジスタではオン電流を確保することができる発光表示装置及びその製造方法を提供することを目的とする。上記目的を達成するために、本発明の一形態に係る発光表示装置は、線形領域のTFT特性オン電流を確保するために、サイドコンタクト構造を採用し、スイッチングトランジスタを構成するTFTでは、オフ電流を下げるために、ソースドレイン電極に対応する領域の半導体層チャネル層を厚くする一方で、駆動トランジスタを構成するTFTではオン電流を稼ぐために、ソースドレイン電極に対応する領域の半導体層チャネル層を薄くする。そして、これらの構造を、ハーフトーンマスクを用いて製造する。本発明によれば、スイッチングトランジスタではオフ電流を抑制し、駆動トランジスタではオン電流を確保することができる発光表示装置及びその製造方法を実現できる。さらに、従来と同じプロセス処理数で、スイッチングトランジスタを構成するTFTのオン電流を確保した状態で、オフ電流の低減化を実現し、かつ、駆動トランジスタを構成するTFTのオン電流を確保することができるという効果を奏する。第1の態様の発光表示装置は、基板上に複数の発光画素が配列され、該発光画素の各々は、第1の薄膜トランジスタと、第2の薄膜トランジスタと、発光素子とを有する発光表示装置であって、前記第1の薄膜トランジスタ及び前記第2の薄膜トランジスタはそれぞれ、前記基板上に設けられたゲート電極と、該ゲート電極上に設けられたゲート絶縁膜と、該ゲート絶縁膜上に該ゲート電極に対応して設けられ、ソース領域、チャネル領域及びドレイン領域を有する半導体層と、該半導体層のソース領域及びドレイン領域の上面を被覆するように設けられたドープ半導体層と、該ドープ半導体層上に設けられたソース及びドレイン電極とを具備し、前記第1の薄膜トランジスタの半導体層のソース領域及びドレイン領域における厚みは、前記第2の薄膜トランジスタの半導体層のソース領域及びドレイン領域における厚みよりも大きい。本態様によれば、積層構造は同様のまま、半導体層のサイドコンタクト部分の厚みを変えるだけで、オフ電流を下げる必要のあるTFT例えば、スイッチングトランジスタと、飽和領域において所定以上の電流値を確保する必要のあるTFT例えば、駆動トランジスタとを同一基板上に簡便な構造で形成することができる。第2の態様の発光表示装置は、前記ドープ半導体層は、前記半導体層のチャネル長さ方向における両端部の側面を被覆するように設けられている。第3の態様の発光表示装置は、前記発光表示装置は、さらに、前記基板上に、複数のデータ線と、前記発光画素に電流を供給するための電源線とを備え、前記第2の薄膜トランジスタのゲート電極は、対応するデータ線からデータ電圧が印加され、前記発光素子には、前記電源線から前記第2の薄膜トランジスタを介して、印加された前記データ電圧に応じた電流が供給される。第4の態様の発光表示装置は、前記発光表示装置は、前記基板上に、複数の走査線を備えており、前記第1の薄膜トランジスタのゲート電極は、対応する走査線と接続されており、前記対応する走査線を介して走査信号が供給され、前記第2の薄膜トランジスタのゲート電極には、前記第1の薄膜トランジスタのソースドレイン電極の一方が接続されており、前記走査信号が供給された前記第1の薄膜トランジスタを介して、前記対応するデータ線からデータ電圧が印加される。第5の態様の発光表示装置は、前記半導体層は、前記ゲート絶縁膜上に設けられた第1半導体層と、該第1半導体層上に設けられた第2半導体層とからなり、前記第1半導体層は、結晶質の半導体からなり、前記第2半導体層は、非晶質の半導体からなる。第6の態様の発光表示装置は、前記第1の薄膜トランジスタの第1半導体層のソース領域及びドレイン領域における厚みは、前記第2の薄膜トランジスタの第1半導体層のソース領域及びドレイン領域における厚みと同じであり、前記第1の薄膜トランジスタの第2半導体層の前記ソース領域及びドレイン領域における厚みは、前記第2の薄膜トランジスタの前記ソース領域及びドレイン領域の第2半導体層の厚みよりも大きい。第7の態様の発光表示装置は、前記第2の薄膜トランジスタの半導体層におけるソース領域及びドレイン領域以外の領域であるチャネル領域の厚みは、前記第1の薄膜トランジスタの半導体層の厚みと等しい。第8の態様の発光表示装置は、前記第2の薄膜トランジスタの半導体層では、ソース領域及びドレイン領域における厚みより、当該ソース領域及びドレイン領域以外の領域であるチャネル領域における厚みのほうが大きい。本態様によれば、半導体層のソース領域及びドレイン領域のチャネル領域側の端部の厚みが相対的に厚いので、端部に形成される電界が緩和され、電界集中による破壊を防止することができる。第9の態様の発光表示装置は、前記第2の薄膜トランジスタの半導体層では、前記ソース領域及びドレイン領域の厚みと、前記チャネル領域における厚みとは、不連続的に変化するように形成されている。第10の態様の発光表示装置は、前記第2の薄膜トランジスタの半導体層のソース領域及びドレイン領域の厚みは、多階調マスクを用いたエッチングによって調整されて形成されている。第11の態様の発光表示装置は、前記発光素子は、有機エレクトロルミネッセンス素子である。第12の態様の発光表示装置の製造方法は、基板上に複数の発光画素が配列され、該発光画素の各々は、第1の薄膜トランジスタと、第2の薄膜トランジスタと、発光素子とを有する発光表示装置の製造方法であって、前記基板上に、前記第1及び第2の薄膜トランジスタのゲート電極を形成する第1の工程と、前記ゲート電極上に前記第1及び第2の薄膜トランジスタのゲート絶縁膜を形成する第2の工程と、前記ゲート絶縁膜上に前記第1及び第2の薄膜トランジスタの半導体層を、該第2の薄膜トランジスタの半導体層のソース領域及びドレイン領域における厚みが、該第1の薄膜トランジスタの半導体層のソース領域及びドレイン領域における厚みよりも小さくなるように形成する第3の工程と、前記半導体層上に前記第1及び第2の薄膜トランジスタのドープ半導体層を形成する第4の工程と、前記ドープ半導体層上に前記第1及び第2の薄膜トランジスタのソースドレイン電極を形成する第5の工程とを含む。第13の態様の発光表示装置の製造方法は、前記第3の工程において、多階調マスクを用いたエッチングによって、前記第2の薄膜トランジスタの半導体層の厚みを調整する。実施の形態1図1Aは、本実施の形態における発光表示装置が備えるSwTrの構成を模式的に示す断面図である。図1Bは、本実施の形態における発光表示装置が備えるDrTrの構成を模式的に示す断面図である。スイッチングトランジスタ1図中、SwTrとも記載は、本発明における第1の薄膜トランジスタに相当する。スイッチングトランジスタ1は、図1Aに示すように、逆スタガ型のTFTであり、絶縁基板10不図示と、ゲート電極11aと、ゲート絶縁膜12aと、結晶質シリコン膜14a及び非晶質シリコン膜15aから構成される半導体層と、nシリコン膜17aと、ソースドレイン電極19bとを備える。絶縁基板10は、透明なガラスまたは石英から構成されている基板である。ゲート電極11aは、絶縁基板10上に設けられ、例えばモリブデンMo若しくはMo合金などの金属、チタニウムTi、アルミニウムAl若しくはAl合金などの金属、銅Cu若しくはCu合金などの金属、または、銀Ag、クロムCr、タンタルTa若しくはタングステンW等の金属から構成されている。ゲート絶縁膜12aは、ゲート電極11b上に設けられている。具体的には、ゲート絶縁膜12bは、ゲート電極11aを覆うように形成されており、例えば、酸化シリコンSiOx、窒化シリコンSiNx、または、酸化シリコンSiOxと窒化シリコンSiNxとの積層構造から構成される。また、ゲート絶縁膜12aは、例えば75nm~500nm程度の厚さに形成されている。半導体層は、ゲート絶縁膜12a上に設けられ、結晶質の半導体すなわち結晶質シリコン膜14aと非晶質の半導体すなわち非晶質シリコン膜15bとから構成される。また、この半導体層は、ソースドレイン電極19aに対応する領域にソース領域及びドレイン領域とソース領域及びドレイン領域以外の領域にチャネル領域とを有し、チャネル層として機能する。具体的には、半導体層チャネル層は、ゲート絶縁膜12a上にゲート電極11aに対応して設けられたソース領域、チャネル領域及びドレイン領域を有する結晶質シリコン膜14aに、非晶質シリコン膜15bが積層されている。そして、スイッチングトランジスタ1のチャネル層半導体層のソース領域及びドレイン領域における厚みは、駆動トランジスタ2のチャネル層半導体層のソース領域及びドレイン領域における厚みよりも大きい。結晶質シリコン膜14aは、本発明に係る第1半導体層に相当し、ゲート絶縁膜12a上に形成されている。また、結晶質シリコン膜14aは、ゲート絶縁膜12a上に形成された多結晶のシリコン膜であり、その厚みは、例えば30nmである。この結晶質シリコン膜14aは、ゲート絶縁膜12a上に非晶質シリコン膜13不図示が成膜され、成膜された非晶質シリコン膜13がレーザにより多結晶質化微結晶化も含むされることにより形成される。なお、ここで言う多結晶とは、50nm以上の結晶からなる狭義の意味での多結晶だけでなく、50nm以下の結晶からなる狭義の意味での微結晶を含んだ広義の意味としている。以下、多結晶を広義の意味として記載する。非晶質シリコン膜15aは、本発明に係る第2半導体層に相当し、結晶質シリコン膜14a上に形成された例えばアモルファスシリコン膜である。また、非晶質シリコン膜15aの厚みは、例えば75nmである。nシリコン膜17aは、半導体層非晶質シリコン膜15a及びゲート絶縁膜12aのソース領域及びドレイン領域の上面を被覆するように設けられたドープ半導体層であり、コンタクト層として機能する。具体的には、nシリコン膜17aは、非晶質シリコン膜15a及びゲート絶縁膜12aを覆うように設けられている。また、nシリコン膜17aは、結晶質シリコン膜14a及び非晶質シリコン膜15aの側面を覆うように設けられている。言い換えると、nシリコン膜17aは、チャネル層半導体層すなわち結晶質シリコン膜14a及び非晶質シリコン膜15aのチャネル長さ方向に対向する両側面を被覆するように設けられている。そして、nシリコン膜17aは、このように設けられることで、ソースドレイン電極19aとチャネル層とを電気的に導通させるサイドコンタクトとして機能する。ここで、nシリコン膜17aの厚みは、例えば25nmである。ソースドレイン電極19aは、nシリコン膜17a上に設けられている。ソースドレイン電極19aは、例えばモリブデンMo若しくはMo合金などの金属、チタニウムTi、アルミニウムAl若しくはAl合金などの金属、銅Cu若しくはCu合金などの金属、または、銀Ag、クロムCr、タンタルTa若しくはタングステンW等の金属の材料から構成されている。以上のようにスイッチングトランジスタ1は構成されている。駆動トランジスタ2図中、DrTrとも記載は、本発明における第2の薄膜トランジスタに相当する。駆動トランジスタ2は、図1Bに示すように、逆スタガ型のTFTであり、絶縁基板10不図示と、ゲート電極11bと、ゲート絶縁膜12bと、結晶質シリコン膜14b及び非晶質シリコン膜15bから構成される半導体層と、nシリコン膜17bと、ソースドレイン電極19bとを備える。絶縁基板10は、透明なガラスまたは石英から構成されている基板である。ゲート電極11bは、絶縁基板10上に設けられ、ゲート電極11aと同じ金属から構成されている。つまり、ゲート電極11bは、例えばモリブデンMo若しくはMo合金などの金属、チタニウムTi、アルミニウムAl若しくはAl合金などの金属、銅Cu若しくはCu合金などの金属、または、銀Ag、クロムCr、タンタルTa若しくはタングステンW等の金属から構成されている。ゲート絶縁膜12bは、ゲート電極11b上に設けられている。具体的には、ゲート絶縁膜12bは、ゲート絶縁膜12aと同じ材料から構成されており、ゲート電極11bを覆うように形成されている。つまり、ゲート絶縁膜12bは、酸化シリコンSiOx、窒化シリコンSiNx、または、酸化シリコンSiOxと窒化シリコンSiNxとの積層構造で、ゲート絶縁膜12a同じ材料から構成されている。また、ゲート絶縁膜12bは、例えば75nm~500nm程度の厚さに形成されている。半導体層は、ゲート絶縁膜12b上に設けられ、結晶質シリコン膜14bと非晶質シリコン膜15bとから構成される。また、この半導体層は、ソースドレイン電極19bに対応する領域にソース領域及びドレイン領域を有し、さらにソース領域及びドレイン領域以外の領域にチャネル領域を有し、チャネル層として機能する。具体的には、半導体層チャネル層は、ゲート絶縁膜12b上にゲート電極11bに対応して設けられ、ソース領域、チャネル領域及びドレイン領域を有する結晶質シリコン膜14bに非晶質シリコン膜15bが積層されている。そして、駆動トランジスタ2の半導体層チャネル層のソース領域及びドレイン領域における厚みは、スイッチングトランジスタ1の半導体層チャネル層の厚みよりも薄い小さい。このように半導体層チャネル層のソース領域及びドレイン領域の厚みよりも半導体層チャネル層のチャネル領域中央部の厚みの方が相対的に厚いので、半導体層チャネル層に形成される電界が緩和され、電界集中による破壊を防止することができる。つまり、オフ電流を抑制することができる。結晶質シリコン膜14bは、ゲート絶縁膜12b上に形成されている。また、結晶質シリコン膜14bは、ゲート絶縁膜12b上に形成された多結晶のシリコン膜であり、その厚みは、例えば30nmである。この結晶質シリコン膜14bは、非晶質シリコン膜13不図示が成膜され、成膜された非晶質シリコン膜13がレーザにより多結晶質化微結晶化も含むされることにより形成される。非晶質シリコン膜15bは、結晶質シリコン膜14b上に形成された例えばアモルファスシリコン膜である。非晶質シリコン膜15bの膜厚は、ソース領域及びドレイン領域では例えば30nmであり、チャネル領域では、例えば75nmである。このように、駆動トランジスタ2の半導体層ここでは非晶質シリコン膜15bのソース領域及びドレイン領域の厚みは、それぞれ、チャネル領域側半導体層の中央部からチャネル領域の反対側半導体層の外周部に向けて不連続的に変化する。言い換えると、駆動トランジスタ2の半導体層では、ソース領域及びドレイン領域の厚みと、チャネル領域における厚みとは、不連続的に変化するように形成されている。つまり、非晶質シリコン膜15bの厚みは、ソースドレイン電極19bに対応する領域では、スイッチングトランジスタ1における非晶質シリコン膜15aのソースドレイン電極19aに対応する領域よりも薄く形成され、ゲート電極11bに対応する領域チャネル領域では、スイッチングトランジスタ1における非晶質シリコン膜15aのゲート電極11bに対応する領域では同じとなっている。nシリコン膜17bは、半導体層非晶質シリコン膜15b及びゲート絶縁膜12bのソース領域及びドレイン領域の上面を被覆するように設けられたドープ半導体層であり、コンタクト層として機能する。具体的には、nシリコン膜17bは、非晶質シリコン膜15b及びゲート絶縁膜12bを覆うように設けられている。また、nシリコン膜17bは、結晶質シリコン膜14b及び非晶質シリコン膜15bの側面を覆うように設けられている。言い換えると、nシリコン膜17bは、チャネル層半導体層すなわち結晶質シリコン膜14b及び非晶質シリコン膜15bのチャネル長さ方向における両端部の側面を被覆するように設けられている。そして、nシリコン膜17bは、このように設けられることで、ソースドレイン電極19bとチャネル層とを電気的に導通させるサイドコンタクトとして機能する。ここで、nシリコン膜17bの厚みは、例えば25nmである。ソースドレイン電極19bは、nシリコン膜17b上に設けられ、ソースドレイン電極19aと同じ材料から構成されている。つまり、ソースドレイン電極19bは、例えばモリブデンMo若しくはMo合金などの金属、チタニウムTi、アルミニウムAl若しくはAl合金などの金属、銅Cu若しくはCu合金などの金属、または、銀Ag、クロムCr、タンタルTa若しくはタングステンW等の金属の材料から構成されている。以上のように駆動トランジスタ2は、構成されている。図2は、本発明の実施の形態に係る発光表示装置の等価回路を示す図である。図2に示す発光表示装置は、絶縁基板10上に配列された複数の発光画素を有し、外部から発光表示装置へ入力された輝度信号である映像信号に基づいて画像を表示する。以下、発光表示装置が有する複数の発光画素の各々の回路構成の詳細について説明する。各々の発光画素は、スイッチングトランジスタ1と、駆動トランジスタ2と、データ線3と、走査線4と、高電圧側電源線8と、低電圧側電源線9と、キャパシタンス6と、有機EL素子7とを備える。スイッチングトランジスタ1は、ソースドレイン電極19aの一方の電極がデータ線3に接続され、ソースドレイン電極19aの他方の電極がキャパシタンス6に接続され、ゲート電極11aが走査線4に接続されている。スイッチングトランジスタ1は、走査線4を介して走査信号が供給されることにより、データ線3とキャパシタンス6の導通及び非導通を切り換える。駆動トランジスタ2は、ゲート電極11bが、スイッチングトランジスタ1のソースドレイン電極19aの一方に接続され、スイッチングトランジスタ1を介してデータ線3に接続されている。また、駆動トランジスタ2は、ソースドレイン電極19bの一方ソース電極が有機EL素子7のアノードに接続され、ソースドレイン電極19bの他方ドレイン電極が、高電圧側電源線8に接続されている。駆動トランジスタ2のゲート電極11bには、スイッチングトランジスタ1を介してデータ線3からデータ電圧が印加され、印加されたデータ電圧に応じた電流を有機EL素子7に流すことで有機EL素子7を発光させる。ここで、高電圧側電源線8は、駆動トランジスタ2及び有機EL素子7に大きな電流を供給するための電源線である。また、高電圧側電源線8に供給されている電圧はVddであり、例えば20Vである。データ線3は、有機EL素子7の画素の明暗を決めるデータ電圧電圧値の大小を、有機EL素子7に伝達するために用いられる配線である。走査線4は、有機EL素子7の画素のスイッチON/OFFを決める走査信号を有機EL素子7に伝達するために用いられる配線である。キャパシタンス6は、電圧値電荷を一定時間保持する。有機EL素子7は、本発明における発光素子に相当し、駆動トランジスタ2の駆動電流により発光する。つまり、有機EL素子7は、高電圧側電源線8から駆動トランジスタ2を介して電流駆動電流が供給されることにより発光する。有機EL素子7は、カソードが、低電圧側電源線9に接続され、アノードが、駆動トランジスタ2のソース電極に接続されている。ここで、低電圧側電源線9に供給されている電圧はVssであり、例えば0Vである。次に、以上のように構成される発光表示装置の製造方法について説明する。図3は、本発明の実施の形態に係る発光表示装置の製造工程を示すフローチャートである。図4A~図4Jは、本発明の実施の形態に係る発光表示装置の製造方法を説明するための図である。まず、絶縁基板10上に、スイッチングトランジスタ1及び駆動トランジスタ2のゲート電極を形成するS1。具体的には、絶縁基板10上にスパッタ法により例えば、MoWの金属膜11を堆積し、フォトリソグラフフィ及びエッチングによりスイッチングトランジスタ1領域におけるゲート電極11aと駆動トランジスタ2領域におけるゲート電極11bと、キャパシタンス6における電極11cと、配線部の金属11dを形成する図4A。ここで、配線部の金属11dとは、例えば、データ線3、走査線4、高電圧側電源線8、低電圧側電源線9などを含む配線である。また、製造後にスイッチングトランジスタ1となる領域をスイッチングトランジスタ1領域と記載し、製造後に駆動トランジスタ2となる領域を駆動トランジスタ2領域と記載するものとする。次に、ゲート電極上にスイッチングトランジスタ1及び駆動トランジスタ2のゲート絶縁膜12を形成するS2。そして、ゲート絶縁膜12上にスイッチングトランジスタ1及び駆動トランジスタ2の半導体層を、スイッチングトランジスタ1の半導体層のソース領域及びドレイン領域における厚みが、駆動トランジスタ2の当該厚みよりも大きくなるようにゲート絶縁膜12上に膜厚の異なる半導体層を形成するS3。具体的には、プラズマCVD法により、ゲート電極11a、ゲート電極11b、電極11c及び金属11d上に、すなわち、絶縁基板10とゲート電極11aとゲート電極11bと電極11cと金属11dとを覆うようにゲート絶縁膜12を形成し、形成したゲート絶縁膜12上に非晶質シリコン膜13を連続的に成膜する図4B。ここで、例えばゲート絶縁膜12は、酸化シリコンSiO2と窒化シリコンSiNxとの積層構造からなっている。また、ゲート絶縁膜12は、75~500nm程度の厚さとなるように成膜され、非晶質シリコン膜13は、例えば30nmの厚さとなるよう成膜される。続いて、非晶質シリコン膜13をレーザアニール法により結晶質シリコン膜14にする。より具体的には、形成された非晶質シリコン膜13に対して脱水素処理を実施し、その後、非晶質シリコン膜13をレーザにより、多結晶化微結晶を含むすることにより結晶質シリコン膜14を形成する図4C。続いて、形成した結晶質シリコン膜14上に非晶質シリコン膜15を成膜し、高階調マスクを用いたエッチングにより、チャネル層領域半導体層領域の膜厚を調整する。具体的には、プラズマCVD法により、結晶質シリコン膜14上に非晶質シリコン膜15を成膜し、成膜した非晶質シリコン膜15上にフォトレジスト16を塗布する。ここで、非晶質シリコン膜15は、例えば75nm程度の厚さとなるよう成膜される。そして、SCマスク例えばハーフトーンマスクなどの高階調マスクを用いて、塗布したフォトレジストを露光後図4D、結晶質シリコン膜14及び非晶質シリコン膜15をエッチングする。ここで、エッチングには、ドライエッチングが用いられる。そして、そのエッチングガスとしては、例えばフッ素F、塩素Clを含むガス、もしくはそれらの混合ガスが用いられる。また、SCマスクとは、結晶質シリコン膜14と非晶質シリコン膜15とを同時にパターニングするためのマスクであり、ここではハーフトーンマスクなどの高階調マスクを用いている。このようにして、スイッチングトランジスタ1領域におけるチャネル層となる領域半導体層となる領域と駆動トランジスタ2領域におけるチャネル層となる領域半導体層となる領域を残し、かつ、スイッチングトランジスタ1領域におけるチャネル層となる領域半導体層となる領域と駆動トランジスタ2領域におけるチャネル層となる領域半導体層となる領域とで異なる厚さに形成する図4E。ここで、この工程すなわちゲート絶縁膜12上に膜厚の異なる半導体層を形成する工程について、図面を用いて詳細に説明する。図5A、図5B、図6A及び図6Bは、ゲート絶縁膜12上に膜厚の異なる半導体層を形成する工程を詳細に説明するための図である。図5A及び図6Aは、スイッチングトランジスタ1領域における非晶質シリコン膜15の膜厚を調整する工程を説明するための図であり、図5B及び図6Bは、駆動トランジスタ2領域における非晶質シリコン膜15の膜厚を調整する工程を説明するための図である。図5Aに示すように、スイッチングトランジスタ1領域では、塗布したフォトレジストを高階調マスクで露光して、チャネル層領域全体を同程度の厚みで覆うフォトレジスト16aを残す。それに対して、図5Bに示すように、駆動トランジスタ2領域では、塗布したフォトレジストを高階調マスクで露光して、ハーフトーンマスクとして機能するフォトレジスト16bを残す。具体的には、チャネル層領域の内側の領域ではフォトレジスト16aと同じ厚みとなるよう、かつ、チャネル層領域の外側の領域ではフォトレジスト16aより薄くなるようフォトレジスト16bが残されてハーフトーンマスクとして機能する。次いで、ドライエッチングする。すると、スイッチングトランジスタ1領域では、図6Aに示すように、チャネル層領域の結晶質シリコン膜14a及び非晶質シリコン膜15aが成膜時のままの厚さで残る。つまり、スイッチングトランジスタ1領域において、結晶質シリコン膜14aの厚みは30nmのままであり、非晶質シリコン膜15aの厚みは75nmのままで残る。一方、駆動トランジスタ2領域では、フォトレジスト16bは、チャネル層領域の内側の領域における非晶質シリコン膜15bの厚みとチャネル層領域の外側の領域における非晶質シリコン膜15bの厚みとを異なるようにエッチングするハーフトーンマスクとして機能する。具体的には、図6Bに示すように、結晶質シリコン膜14bが成膜時のままの厚さで残るものの、非晶質シリコン膜15bの厚さは、チャネル層領域の外側の領域と内側の領域とで厚さが異なる。つまり、駆動トランジスタ2領域において、結晶質シリコン膜14bの厚みはスイッチングトランジスタ1領域における結晶質シリコン膜14aの厚みと同じ30nmである。一方、非晶質シリコン膜15bの厚みは、チャネル層領域の外側の領域では30nmであり、チャネル層領域の内側ではスイッチングトランジスタ1領域の非晶質シリコン膜15aの厚みと同じ75nmである。以上のように、ハーフトーンマスクなどの高階調マスクを用いて、スイッチングトランジスタ1領域におけるチャネル層領域具体的には、非晶質シリコン膜15aの厚さと、駆動トランジスタ2領域におけるチャネル層領域具体的には、非晶質シリコン膜15bの厚さとを異なるように形成する。次に、上記半導体層上にスイッチングトランジスタ1及び駆動トランジスタ2のドープ半導体層すなわちコンタクト層を形成するS4。具体的には、まず、フォトレジスト16a及びフォトレジスト16bを剥離し、水系洗浄を行う。続いて、プラズマCVD法により、アモルファスシリコン膜を成膜し、例えばリンP等のV族の元素をドープすることでドープ半導体層すなわちnシリコン膜17を成膜する。ここで、nシリコン膜17は、例えば25nmの厚さで成膜され、コンタクト層として機能する。次に、成膜したnシリコン膜17コンタクト層に、フォトレジスト18を塗布して露光を行う。露光後、エッチング対象の領域のフォトレジスト18を剥離アッシングする図4F。続いて、エッチング対象領域のnシリコン膜17コンタクト層とゲート絶縁膜12とをエッチングする図4G。ここで、エッチングには、ドライエッチングが用いられる。nシリコン膜17コンタクト層をドライエッチングする際には、エッチングガスとして例えば六フッ化硫黄SF6と塩素Clとの混合ガスが用いられる。ゲート絶縁膜12をドライエッチングする際には、ゲート絶縁膜12がSiO2から構成されている場合には、例えば三フッ化炭素CF3と酸素Oとの混合ガスが用いられ、ゲート絶縁膜12がSiNから構成されている場合には、例えば六フッ化硫黄SF6と酸素OとヘリウムHeとの混合ガスが用いられる。そして、エッチング後には、フォトレジスト18が剥離される。次に、上記ドープ半導体層上にスイッチングトランジスタ1及び駆動トランジスタ2のソースドレイン電極を形成するS5。具体的には、成膜したnシリコン膜17上より具体的には、nシリコン膜17上とエッチングされ露出したゲート電極11b、電極11c及び金属11d上とに、スパッタ法により金属19を堆積する。ここで、堆積される金属19は、例えばMoW/Al-0.5wtCu/MoW:80nm/300nm/20nmである。続いて、堆積した金属19に、フォトレジスト20を塗布して露光を行って、エッチング対象領域のフォトレジスト20を剥離アッシングする図4H。続いて、エッチング対象の領域の金属19をエッチングする図4I。ここで、エッチングには、ウエットエッチが用いられ、そのエッチング液には、例えば王水など混酸が用いられる。そして、金属19のエッチングに続いて、エッチング対象領域のnシリコン膜17コンタクト層と、スイッチングトランジスタ1領域における非晶質シリコン膜15aの一部と、駆動トランジスタ2領域における非晶質シリコン膜15bの一部とをドライエッチングする。ここで、ドライエッチングガスとしては、上述と同様n例えば六フッ化硫黄SF6と塩素Clとの混合ガスが用いられる。最後に、フォトレジスト20を剥離することにより、発光表示装置が製造される図4J。以上のように、本実施の形態における発光表示装置では、スイッチングトランジスタ1、駆動トランジスタ2、キャパシタンス6及び配線部を簡便に一括して形成することができる。そして、本実施の形態における発光表示装置では、駆動トランジスタ2の半導体層のソース領域及びドレイン領域の厚みは、多階調マスクハーフトーンマスクを用いたエッチングによって調整できる。すわなち、SCマスクとしてハーフトーンマスクを用いて膜厚の異なる半導体層を有するスイッチングトランジスタ1と駆動トランジスタ2とを形成することができる。それにより、スイッチングトランジスタ1ではオン電流を確保した状態でオフ電流の低減を実現することができ、かつ、駆動トランジスタ2では、十分なオン電流を確保することができる。言い換えると、積層構造は同様のまま、半導体層のサイドコンタクト部分の厚みを変えるだけで、オフ電流を下げる必要のあるTFTスイッチングトランジスタ1と、飽和領域において所定以上の電流値を確保する必要のあるTFT駆動トランジスタ2とを同一基板上に簡便な構造で形成することができる。次に、上述したように形成された発光表示装置において、スイッチングトランジスタ1ではオン電流を確保した状態で、オフ電流の低減を実現し、かつ、駆動トランジスタ2では、オン電流を確保するという効果が得られる原理について説明する。まず、図7及び図8を用いて、スイッチングトランジスタ1と駆動トランジスタ2とに求められるTFT特性について説明する。ここで、図7及び図8は、一般的な薄膜トランジスタのTFT特性を示すグラフである。具体的には、図7は、ドレイン電流Idとゲート電圧Vgとの関係すなわち所定のソース-ドレイン間電圧Vdsでゲート電圧Vgを変化させたときのドレイン電流Idの振る舞いを示している。なお、図7では、縦軸にドレイン電流Idをとり、横軸にゲート電圧VgVをとっている。一方、図8は、ドレイン電流Idとドレイン電圧Vdとの関係すなわち所定のゲート電圧Vgでドレイン電圧Vdを変化させたときのドレイン電流Idの振る舞いを示している。ここで、縦軸にドレイン電流IdAをとり、横軸にドレイン電圧VdVをとっている。スイッチングトランジスタ1は、基本的に、図7及び図8に示す線形領域図中、点線で示す領域で用いられる。ここで、線形領域とは、閾値電圧Vthからのゲート電圧Vgの値Vg-Vthが、ソース-ドレイン間電圧Vdsを超える領域である。すなわち、ドレイン電圧Vdが印加されるゲート電圧Vgに比例する領域であり、Vg-Vth>Vdsとなる領域である。また、スイッチングトランジスタ1は、図2に示すように、キャパシタンス6に書き込まれた電荷を保持するために、オフ領域におけるオフ電流を例えば1pA以下にするなどできるかぎり低くする必要がある。一方、駆動トランジスタ2は、基本的に、図7及び図8に示す飽和領域図中、線で示す領域で用いられる。ここで、飽和領域とは、閾値電圧Vthからのゲート電圧Vgの値Vg-Vthよりも、ソース-ドレイン間電圧Vdsの方が大きい領域である。また、駆動トランジスタ2は、図2に示すように、有機EL素子7に電流を供給するために用いられるため、駆動トランジスタ2は、スイッチングトランジスタ1のようなオフ電流の要求はないものの、有機EL素子7の電流-輝度特性に対応した電流範囲0.5nA~5μAの電流量を供給できなければならない。つまり、駆動トランジスタ2は、飽和領域で、上記電流範囲のオン電流を確保する必要がある。次に、図9A、図9B、図10A及び図10Bを用いて、サイドコンタクトの有無によるTFT特性について説明する。図9Aは、サイドコンタクトを有するTFTを示す図である。図9Bは、図9Aに示すTFTにおける特性を示す図である。また、図10Aは、サイドコンタクトを有さないTFT構造を示す図である。図10Bは、図10Aに示すTFT構造におけるTFT特性を示す図である。図9Aに示すTFTは、逆スタガ型のTFTであり、透明なガラスまたは石英からなる絶縁基板110不図示と、絶縁基板110上に設けられるゲート電極111と、ゲート電極111上に設けられるゲート絶縁膜112と、ゲート絶縁膜112上に形成される結晶質シリコン膜114と、結晶質シリコン膜114上に形成される非晶質シリコン膜115と、結晶質シリコン膜114及び非晶質シリコン膜115の側面を覆うように設けられているnシリコン膜117と、ソースドレイン電極119とを備える。図9Bは、ドレイン電流Idとゲート電圧Vgとの関係を示しており、縦軸にドレイン電流IdAをとり、異なるソース-ドレイン間電圧Vdsにおいてゲート電圧Vgを変化させたときのドレイン電流Idの振る舞いを示している。なお、縦軸にドレイン電流Idをとり、横軸にゲート電圧VgVをとっている。図10Aに示すTFTは、結晶質シリコン膜114とnシリコン膜117とが接していないサイドコンタクトなしの構造を示している。具体的には図9Aに示すTFTと比べて、結晶質シリコン膜114チャネル層の長さが短い点が異なるのみで他は同じであるため説明を省略する。図10Bは、ドレイン電流Idとドレイン電圧Vdとの関係を示しており、異なるゲート電圧Vgでドレイン電圧Vdを変化させたときのドレイン電流Idの振る舞いを示している。ここで、縦軸にドレイン電流IdAをとり、横軸にドレイン電圧VdVをとっている。また、図10Bでは、さらに結晶質シリコン膜114チャネル層の長さを3通りに変化させた場合を示している。図9B及び図10Bに示すように、サイドコンタクトがない図10Aに示すTFTの場合、線形領域の電流値が低下するのがわかる。従って、線形領域では、結晶質シリコン膜114チャネル層からサイドコンタクト部分結晶質シリコン膜114とnシリコン膜117とが接する部分を通って電流が流れていることがわかる。反対に、飽和領域では、電流値の低下が見られないことから、サイドコンタクト部分ではない部分を電流が流れていることがわかる。以上のことから、線形領域のオン特性を確保するために、サイドコンタクトを有するのが好ましい。上述したようにスイッチングトランジスタ1は、線形領域で用いられることが基本であるため、サイドコンタクトを有することが好ましい。そして、上記で説明したように、本実施の形態1におけるスイッチングトランジスタ1及び駆動トランジスタ2は、サイドコンタクトを有している。次に、図10Aのサイドコンタクトを有さないTFTにおいて、非晶質シリコン膜115の膜厚を変化させた場合の電流電圧特性について説明する。図11及び図12は、図10Aに示すTFTが有する非晶質シリコン膜の膜厚を変化させた場合の特性を示す図である。図11は、ドレイン電流Idとドレイン電圧Vdsとの関係を示しており、縦軸にドレイン電流IdAをとり、横軸にドレイン電圧VdsVをとっている。具体的には、非晶質シリコン膜115の膜厚を0nmと30nmとした場合に一定2Vのゲート電圧Vgでドレイン電圧Vdsを変化させたときのドレイン電流Idの振る舞いを示している。図12は、ドレイン電流Idとゲート電圧Vgとの関係を示しており、縦軸にドレイン電流IdAをとっている。具体的には、非晶質シリコン膜115の膜厚を0nm、10nm、20nm及び30nmとして場合において一定のソース-ドレイン間電圧Vdsでゲート電圧Vgを変化させたときのドレイン電流Idの振る舞いを示している。図11に示すように、非晶質シリコン膜115の膜厚が増加すると、飽和領域及び線形領域における電流すなわちオン電流が低下するのがわかる。一方、図12に示すように、非晶質シリコン膜115の膜厚が増加すると、オフ領域の電流すなわちオフ電流が低下するのがわかる。つまり、非晶質シリコン膜115の膜厚が増加することは、オン電流が低下するので駆動トランジスタ2にとってはデメリットである一方、オフ電流が低下することからスイッチングトランジスタ1にとってはメリットである。従って、上記で説明したように、本実施の形態1におけるスイッチングトランジスタ1ではオフ電流を下げるために、非晶質シリコン膜15aにおけるSDソースドレイン領域の非晶質シリコン膜115の膜厚を厚くする一方で、駆動トランジスタ2では、オン電流を稼ぐために、非晶質シリコン膜15aにおけるSD領域の非晶質シリコン膜115の膜厚を厚くするのは有効であるのがわかる。以上のように、本発明の発光表示装置によれば、SCマスクとしてハーフトーンマスクを用いることによりSD領域の非晶質シリコン膜の膜厚が異なる半導体層を有するスイッチングトランジスタ1と駆動トランジスタ2とを実現することができる。また、この発光表示装置は、サイドコンタクトを有するので、特にスイッチングトランジスタ1では線形領域でのオン特性を確保することができる。具体的には、スイッチングトランジスタでは、線形領域のオン電流を確保するためのサイドコンタクト構造を有し、オフ電流を下げるために、非晶質シリコン膜15aの膜厚を厚くとっている。一方、駆動トランジスタ2では、飽和領域のオン電流を確保するために非晶質シリコン膜15bの膜厚を薄くしている。それにより、発光表示装置では、スイッチングトランジスタ1ではオン電流を確保した状態でオフ電流の低減を実現することができ、かつ、駆動トランジスタ2では、十分なオン電流を確保することができる。また、本発明の発光表示装置では、従来と同じプロセス処理数で、スイッチングトランジスタ1のオン電流を確保した状態で、オフ電流の低減化を実現しつつも、駆動トランジスタのオン電流を十分確保することができるという効果も奏する。以上、本発明の発光表示装置及び発光表示装置の製造方法について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。