ビット線又はワード線となる第1配線層を積層する工程と、前記第1配線層の上方に前記第1配線層と電気的に接続するように第1の電極、整流素子、第2の電極、可変抵抗素子、及び第3の電極を順次堆積したメモリセル層を積層する工程と、前記メモリセル層の上方に前記メモリセル層と電気的に接続し、且つ後の研磨工程を減速させるためのストッパ膜を積層する工程と、前記ストッパ膜、前記メモリセル層、及び前記第1配線層をエッチングする工程と、前記ストッパ膜、前記メモリセル層、及び前記第1配線層を層間絶縁膜により埋め込んだ後、前記ストッパ膜に達するまで研磨する工程と、前記ストッパ膜及び前記層間絶縁膜に窒化処理を実行して、前記ストッパ膜及び前記層間絶縁膜の表面にそれぞれ調整膜及びブロック膜を形成する工程と、前記調整膜の上方に前記調整膜と電気的に接続し、且つ、エッチングされた前記第1配線層と交差して各交差部にメモリセルが配置されるように、前記ビット線又は前記ワード線となる第2配線層を形成する工程とを備えることを特徴とする半導体記憶装置の製造方法。前記調整膜及び前記ブロック膜が略同一の厚さで形成されるように前記窒化処理を行うことを特徴とする請求項1に記載の半導体記憶装置の製造方法。平行に配置された複数の第1配線と、前記第1配線と交差するように配置された複数の第2配線と、前記第1配線と前記第2配線との各交差部に配置され、第1の電極、整流素子、第2の電極、可変抵抗素子、及び第3の電極を直列接続してなるメモリセルを含むメモリセルアレイと、第1の絶縁材料により形成され、前記メモリセルアレイを埋め込む層間絶縁膜とを備え、前記メモリセルアレイは、前記第3の電極と前記第1配線との間に、第1の金属材料により形成され、且つ、前記層間絶縁膜と研磨レートが異なるストッパ膜と、前記第1の金属材料の窒化物により形成され、且つ、前記第1配線と接する調整膜とを有し、前記層間絶縁膜と前記第1配線との間に、第1の絶縁材料の窒化物を含むブロック膜を有することを特徴とする半導体記憶装置。前記調整膜及び前記ブロック膜は、略同一の厚さで形成されていることを特徴とする請求項3に記載の半導体記憶装置。前記第3の電極は窒化チタンにより、前記ストッパ膜はタングステンにより、前記調整膜は窒化タングステンにより形成されていることを特徴とする請求項3又は4に記載の半導体記憶装置。本発明が解決しようとする課題は、メモリセルアレイに用いられる配線の抵抗を低減することができる半導体記憶装置及びその製造方法を提供することである。一の実施の形態に係る半導体記憶装置の製造方法は、ビット線又はワード線となる第1配線層を積層する工程と、第1配線層の上方に第1配線層と電気的に接続するように第1の電極、整流素子、第2の電極、可変抵抗素子、及び第3の電極を順次堆積したメモリセル層を積層する工程と、メモリセル層の上方にメモリセル層と電気的に接続し、且つ後の研磨工程を減速させるためのストッパ膜を積層する工程とを備える。また、半導体記憶装置の製造方法は、ストッパ膜、メモリセル層、及び第1配線層をエッチングする工程と、ストッパ膜、メモリセル層、及び第1配線層を層間絶縁膜により埋め込んだ後、ストッパ膜に達するまで研磨する工程と、ストッパ膜及び層間絶縁膜に窒化処理を実行して、ストッパ膜及び層間絶縁膜の表面にそれぞれ調整膜及びブロック膜を形成する工程とを備える。そして、半導体記憶装置の製造方法は、調整膜の上方に調整膜と電気的に接続し、且つ、エッチングされた第1配線層と交差して各交差部にメモリセルが配置されるように、ビット線又はワード線となる第2配線層を形成する工程を備える。次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付して重複する説明を省略する。[全体構成]図1は、本発明の第1の実施の形態に係る不揮発性メモリの構成を示すブロック図である。この不揮発性メモリは、後述するReRAM可変抵抗素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ1を備える。メモリセルアレイ1のビット線BL方向に隣接する位置には、メモリセルアレイ1のビット線BLを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路2が設けられている。また、メモリセルアレイ1のワード線WL方向に隣接する位置には、メモリセルアレイ1のワード線WLを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路3が設けられている。データ入出力バッファ4は、外部のホスト9に入出力I/O線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ4は、受け取った書き込みデータをカラム制御回路2に送り、カラム制御回路2から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ4に供給されたアドレスは、アドレスレジスタ5を介してカラム制御回路2及びロウ制御回路3に送られる。また、ホスト9からデータ入出力バッファ4に供給されたコマンドは、コマンドインターフェース6に送られる。コマンドインターフェース6は、ホスト9からの外部制御信号を受け、データ入出力バッファ4に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン7に転送する。ステートマシン7は、この不揮発性メモリ全体の管理を行うもので、ホスト9からのコマンドをコマンドインターフェース6を介して受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホスト9は、ステートマシン7が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。そして、ステートマシン7によってパルスジェネレータ8が制御される。この制御により、パルスジェネレータ8は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路2及びロウ制御回路3で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ1以外の周辺回路素子は配線層に形成されたメモリアレイ1の直下の半導体基板に形成可能である。これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ1の面積に等しくすることも可能である。[メモリセルアレイ1]図2は、メモリセルアレイ1の一部の斜視図、図3は、図2におけるI-I’線で切断して矢印方向に見たメモリセル1つ分の断面図である。複数本の第1の配線としてワード線WL0~WL2が、半導体基板Sの表面に平行なY方向に配設され、これと交差するように複数本の第2の配線としてビット線BL0~BL2が、半導体基板Sの表面に平行なX方向に配設される。ワード線WL0~WL2とビット線BL0~BL2との各交差部には、両配線に挟まれるようにメモリセルMCが配置される。第1及び第2の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW、WSi、NiSi、CoSi等を用いることができる。このメモリセルアレイ1の詳細な構成については、後述する。[メモリセルMC]図3に示すように、メモリセルMCは、可変抵抗素子VRと整流素子としてのダイオードDIとが半導体基板Sに垂直なZ方向に直列接続された回路である。可変抵抗素子VRとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができる物質が用いられる。可変抵抗素子VR及びダイオードDIの上下には、バリアメタル及び接着層として機能する電極EL1、EL2、EL3が配置される。電極EL1上にはダイオードDIが配置され、ダイオードDI上には電極EL2が配置されている。電極EL2上には可変抵抗素子VRが配置され、可変抵抗素子VR上には電極EL3が配置されている。電極EL1、EL2、EL3の電極材料としては、例えば窒化チタンTiNを用いることができる。また、電極EL1、EL2、EL3の材料を異なる材料とすることもできる。電極EL1、EL3の電極材料として、例えばPt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TaN、LaNiO、Al、PtIrOx、PtRhOx、Rh、TaAlN、W等を用いることもできる。また、電極EL2の電極の材料としては、例えばW、WN、TaN、TaSiN、TaSi2、TiC、TaC、Nb-TiO2等を用いることもできる。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。[ダイオードDI]ダイオードDIとしては、例えばp型層及びn型層を備えるPN接合ダイオードが用いられる。また、ダイオードDIとして、PN接合ダイオードのほかに、ショットキーダイオード、PINダイオード等の各種ダイオード等を用いることもできる。[可変抵抗素子VR]可変抵抗素子VRは、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するものReRAMを用いることができる。図4及び図5は、この可変抵抗素子VRの例を示す図である。図4に示す可変抵抗素子VRは、電極層11、13の間に記録層12を配置してなる。記録層12は、少なくとも2種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも1種類は電子が不完全に満たされたd軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、0.32nm以下とする。具体的には、化学式AxMyXzAとMは互いに異なる元素で表され、例えばスピネル構造AM2O4、イルメナイト構造AMO3、デラフォサイト構造AMO2、LiMoN2構造AMN2、ウルフラマイト構造AMO4、オリビン構造A2MO4、ホランダイト構造AxMO2、ラムスデライト構造AxMO2、及びペロブスカイト構造AMO3等の結晶構造を持つ材料により構成される。メモリセルMCに対するデータの書き込みは、可変抵抗素子VRに所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子VRが高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子VRを高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルMCに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子VRに対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子VRが低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子VRを低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルMCは、例えば高抵抗状態を安定状態リセット状態とし、2値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。図4の例では、AがZn、MがMn、XがOであり、ZnMn2O4を用いている。その他、NiO、TiO2、HfOx、SrZrO3、Pr0.7Ca0.3MnO3等の材料の1つからなる薄膜により、可変抵抗素子VRを構成することも出来る。図4において、記録層12内の小さな白丸は拡散イオンZn、大きな白丸は陰イオンO、小さな黒丸は遷移元素イオンMnをそれぞれ表している。記録層12の初期状態は高抵抗状態であるが、電極層11を固定電位とし、電極層13側に負の電圧を印加すると、記録層12中の拡散イオンの一部が電極層13側に移動し、記録層12内の拡散イオンが陰イオンに対して相対的に減少する。電極層13側に移動した拡散イオンは、電極層13から電子を受け取り、メタルとして析出するため、メタル層14を形成する。記録層12の内部では、陰イオンが過剰となり、結果的に記録層12内の遷移元素イオンの価数を上昇させる。これにより、記録層12はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層12を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。書き込み状態低抵抗状態を消去状態高抵抗状態にリセットするには、例えば記録層12に大電流を充分な時間流してジュール加熱して、記録層12の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。図5の例は、電極層11、13に挟まれた記録層15が第1化合物層15aと第2化合物層15bの2層で形成されている。第1化合物層15aは電極層11側に配置され化学式AxM1yX1zで表記される。第2化合物層15bは電極層13側に配置され第1化合物層15aの陽イオン元素を収容できる空隙サイトを有している。図5の例では、第1化合物層15aにおけるAがMg、M1がMn、X1がOである。第2化合物層15bには、遷移元素イオンとして黒丸で示すTiが含まれている。また、第1化合物層15a内の小さな白丸は拡散イオンMg、大きな白丸は陰イオンO、二重丸は遷移元素イオンMnをそれぞれ表している。なお、第1化合物層15aと第2化合物層15bとは、2層以上の複数層となるように積層されていても良い。この可変抵抗素子VRにおいて、第1化合物層15aが陽極側、第2化合物層15bが陰極側となるように、電極層11、13に電位を与え、記録層15に電位勾配を発生させると、第1化合物層15a内の拡散イオンの一部が結晶中を移動し、陰極側の第2化合物層15b内に進入する。第2化合物層15bの結晶中には、拡散イオンを収容できる空隙サイトがあるため、第1化合物層15a側から移動してきた拡散イオンは、この空隙サイトに収まることになる。このため、第1化合物層15a内の遷移元素イオンの価数が上昇し、第2化合物層15b内の遷移元素イオンの価数が減少する。初期状態において、第1及び第2の化合物層15a、15bが高抵抗状態であるとすれば、第1化合物層15a内の拡散イオンの一部が第2化合物層15b内に移動することにより、第1及び第2化合物の結晶中に伝導キャリアが発生し、両者共に電気伝導性を有することになる。なお、書き込み状態低抵抗状態を消去状態高抵抗状態にリセットするには、先の例と同様に、記録層15に大電流を充分な時間流してジュール加熱して、記録層15の酸化還元反応を促進すれば良い。また、セット時とは逆向きの電場を印加することによってもリセットは可能である。[メモリセルアレイの変形例]また、図6に示すように、上述したメモリセル構造をZ方向に複数積層した三次元構造とすることもできる。図7は、図6のII-II’断面を示す断面図である。図示の例は、セルアレイ層MA0~MA3からなる4層構造のメモリセルアレイで、ワード線WL0jがその上下のメモリセルMC0、MC1で共有され、ビット線BL1iがその上下のメモリセルMC1、MC2で共有され、ワード線WL1jがその上下のメモリセルMC2、MC3で共有されている。また、このような配線/セル/配線/セルの繰り返しではなく、配線/セル/配線/層間絶縁膜/配線/セル/配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。なお、メモリセルアレイ1は、幾つかのメモリセル群のMATに分けられることも可能である。前述したカラム制御回路2及びロウ制御回路3は、MAT毎、セクタ毎、又はセルアレイ層MA毎に設けられていても良いし、これらで共有しても良い。また、面積削減のために複数のビット線BLで共有することも可能である。[メモリセルアレイ及びその周辺回路]図8は、メモリセルアレイ1及びその周辺回路の回路図である。ここでは、説明を簡単にするため、積層構造のうちの1層を例として説明を進める。図8において、メモリセルMCを構成するダイオードDIのアノードはビット線BLに接続され、カソードは可変抵抗素子VRを介してワード線WLに接続されている。各ビット線BLの一端はカラム制御回路2の一部である選択回路2aに接続されている。また、各ワード線WLの一端はロウ制御回路3の一部である選択回路3aに接続されている。選択回路2aは、ビット線BL毎に設けられた、ゲート及びドレインが共通接続された選択PMOSトランジスタQP1及び選択NMOSトランジスタQN1からなる。選択PMOSトランジスタQP1のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すビット線側ドライブセンス線BDSに接続されている。選択NMOSトランジスタQN1のソースは、低電位電源Vssに接続されている。トランジスタQP1、QN1の共通ドレインは、ビット線BLに接続され、共通ゲートには、各ビット線BLを選択するビット線選択信号BSii=0~2が供給されている。また、選択回路3aは、ワード線WL毎に設けられた、ゲート及びドレインが共通接続された選択PMOSトランジスタQP0及び選択NMOSトランジスタQN0からなる。選択PMOSトランジスタQP0のソースは、高電位電源Vccに接続されている。選択NMOSトランジスタQN0のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すワード線側ドライブセンス線WDSに接続されている。トランジスタQP0、QN0の共通ドレインは、ワード線WLに接続され、共通ゲートには、各ワード線WLを選択するワード線選択信号/WSii=0~2が供給されている。[メモリセルアレイ1の構成]次に、図9を参照して、メモリセルアレイ1の構成を詳細に説明する。図9は、実施の形態に係るメモリセルアレイ1の構造を示す断面図である。前述したように、実施の形態に係るメモリセルアレイ1は、ビット線BL及びワード線WLの交差部に、可変抵抗素子VR及びダイオードDIが直列接続されたメモリセルMCを有する。図9に示されるように、半導体基板上に形成されたCMOS回路図示略を覆うように層間絶縁膜21が設けられ、この層間絶縁膜21上にワード線WLが設けられる。ワード線WLと層間絶縁膜21の間には、バリアメタル膜22が設けられている。ワード線WLは、例えばタングステンW膜により形成され、バリアメタル膜22は、例えば窒化タングステンWN膜により形成されている。ワード線WL上には、バリアメタル又は接着層として機能する電極EL1が設けられる。この電極EL1上に整流素子であるダイオードDIが設けられ、ダイオードDI上には電極EL2が設けられる。電極EL2上には可変抵抗素子VRが設けられ、可変抵抗素子VR上には電極EL3が設けられる。ここで、本実施の形態のメモリセルアレイ1では、電極EL3上にストッパ膜23及びこのストッパ膜23の一部が窒化した調整膜26が設けられている。ストッパ膜23は、製造工程中のCMPChemicalMechanicalPolishingをストップするために設けられる。また、調整膜26は電極EL3の有する配向性による影響を軽減するために用いられる。ストッパ膜23に用いられる材料として、例えばタングステンWが挙げられる。この場合、ストッパ膜23はタングステン膜となり、調整膜26は窒化タングステン膜となる。メモリセルアレイ1の構成は、層間絶縁膜25により埋め込まれている。また、この層間絶縁膜25の上面には、調整膜26と略同一の膜厚のブロック膜27が設けられている。ブロック膜27は、層間絶縁膜25から放出されるガスの影響を抑えるために設けられる。層間絶縁膜25としては例えばポリシラザンPSZ膜が用いられ、ブロック膜27としては例えばポリシラザンPSZ膜の窒化膜が用いられる。そして調整膜26及びブロック膜27の上に、ワード線WLと交差するようにビット線BLが設けられる。ビット線BLは、例えばタングステンW膜により形成される。[メモリセルアレイ1の製造方法]次に、図10乃至14を参照してメモリセルアレイ1の製造方法を説明する。図10乃至図14は、実施の形態に係るメモリセルアレイ1の製造方法を示す図である。図10に示すように、半導体基板S上に形成したCMOS回路図示略を覆うように層間絶縁膜21を積層する。次に、後の工程を経て配線層となる窒化タングステン膜及びタングステン膜を、スパッタ法により例えば50nmの厚さで成膜する。窒化タングステン膜は、後の工程を経てバリアメタル膜22となり、タングステン膜は、後の工程を経てワード線WLとなる。窒化タングステン膜を省略してワード線WLのみを設ける構成としてもかまわない。この上にスパッタ法により窒化チタンTiN膜を、例えば5nmの厚さで成膜する。窒化チタン膜は、後の工程を経て電極EL1となる。電極EL1上にLPCVD法を用いてリンPをドーピングした非結晶シリコン層、アンドープ非結晶シリコン層、ボロンBをドーピングした非結晶シリコン層を成膜する。メモリセルアレイ1内での整流素子の向きによっては、リンとボロンのドーピングの順を逆にする場合もある。非結晶シリコン層は、後の工程を経てダイオードDIとなる。その後、非結晶シリコン層の表面に形成された自然酸化膜をウエット処理により除去する。この上にスパッタ法により窒化チタンTiN膜を、例えば5nmの厚さで成膜する。窒化チタン膜は、後の工程を経て電極EL2となる。その後、LPCVD法またはスパッタ法により可変抵抗素子VRを成膜し、後の工程を経て電極EL3となる窒化チタン膜TiNを、スパッタ法を用いて成膜する。電極EL1、EL2、EL3の電極材料としては、TiNのほかにPt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TaN、LaNiO、Al、PtIrOx、PtRhOx、Rh、TaAlN等があげられる。その後、後に行うCMPのストッパ研磨レートが低いためにその材料に対しては研磨工程がほぼ進行しない材料として機能するストッパ膜23を、タングステンを用いて形成する。次に、図11に示すように、ストッパ膜23上にレジスト24を積層した後、リソグラフィ法を用いてパターニングする。その後、図12に示すように、RIE法によりストッパ膜23、可変抵抗素子VR、ダイオードDI、ワード線WLを加工する。そして、図13に示すように、層間絶縁膜25を堆積した後、CMP法により平坦化を行う。このCMP工程は、ストッパ膜23に達するまで行われる。その後、図14に示すように、ストッパ膜23及び層間絶縁膜25の表面に対して窒化処理を行なう。この窒化処理により、層間絶縁膜25として用いたポリシラザンPSZ膜の表面に厚さ3~4nmの窒化膜が形成される。この窒化膜が、層間絶縁膜25から放出されるガスの影響を低減するブロック膜27となる。また、窒化処理により、CMP工程を停止するために用いられていたストッパ膜23の表面も窒化され、窒化タングステン膜WNが形成される。この窒化タングステン膜が、電極EL3に用いられたTiNの配向の影響を軽減する調整膜26となる。この後、スパッタ法によりタングステン膜を、例えば50nmの厚さで成膜する。そのタングステン膜の上にレジストを積層した後、リソグラフィ法を用いてパターニングし、RIE法によりタングステン膜、可変抵抗素子VR、ダイオードDIを加工する。これによりビット線BLをワード線WLと交差するように形成する。そして、層間絶縁膜を堆積した後、CMP法により平坦化を行って、図9に示す実施の形態の半導体記憶装置を形成する。[効果]次に、図15に示す比較例に係るメモリセルアレイ1を参照して、実施の形態に係るメモリセルアレイ1の効果について説明する。図15は、比較例に係るメモリセルアレイ1の構造を示す断面図である。比較例のメモリセルアレイ1も、ビット線BL及びワード線WLの交差部に、可変抵抗素子VR及びダイオードDIが直列接続されたメモリセルMCを有する。比較例のメモリセルアレイ1は、ストッパ膜23及び層間絶縁膜25の表面に窒化処理がされておらず、調整膜26及びブロック膜27を有しない点において、図9に示す実施の形態のメモリセルアレイ1と異なる。図15に示す比較例のメモリセルアレイ1は、ビット線BLの下に窒化タングステンWN膜からなるバリアメタル膜28が設けられている点においても、実施の形態のメモリセルアレイ1と異なる。図15に示されるように、メモリセルアレイ1を三次元的に積層配列する際には、ビット線BL、ワード線WL及びメモリセルMCの間を層間絶縁膜25で埋め込む。この層間絶縁膜25からは、H2OガスやO2ガスが放出され、このガスの影響により、ビット線BLが酸化して高抵抗化することがある。また、可変抵抗素子VRの上の電極EL3は配向を生じることがある。この電極EL3の配向の影響は、ストッパ膜23及びバリアメタル膜28を介してビット線まで到達し、それによりビット線BLが高抵抗化するおそれもある。これに対し、図9に示す実施の形態のメモリセルアレイ1では、層間絶縁膜25の埋め込みを行った後、層間絶縁膜25とストッパ膜23の表面の窒化処理を行う。これにより、層間絶縁膜25として用いたポリシラザンPSZ膜の表面に窒化膜ブロック膜27が形成される。このブロック膜27が層間絶縁膜25からのガスをブロックする為、ビット線BL表面の酸化を抑える事ができ、配線抵抗の上昇を抑えられる。また、CMPのストッパとして用いているストッパ膜23の表面が窒化され窒化タングステンからなる調整膜26が形成される。窒化タングステンは、タングステンに比べてアモルファスに近く、調整膜26は電極EL3の配向の影響を軽減しやすい。そのため、調整膜26の上に形成されるビット線BLにおいて、電極EL3の配向が原因で生じる抵抗の上昇を抑えることができる。実施の形態のメモリセルアレイ1では、図15の比較例に示すようなビット線BLの下のバリアメタル膜28を省略することができ、ビット線BLの加工も容易になる。本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。