銅を含む金属のコアを設ける段階と、前記金属のコア上にパターン化フォトレジスト層を形成する段階と、前記パターン化フォトレジスト層の開口内における前記金属のコア上に第1の銅層を電解めっきする段階と、前記開口内における前記第1の銅層上に金層を電解めっきして、前記第1の銅層が前記金属のコアと前記金層との間に位置付けられるようにする段階と、前記金層上にパラジウム層を電解めっきして、前記金層が前記第1の銅層と前記パラジウム層との間に位置付けられるようにする段階と、前記パラジウム層上に第2の銅層を電解めっきする段階と、前記第2の銅層を電解めっきした後、前記金属のコアと前記第1の銅層とを除去して、コアレス基板を残す段階とを備え、前記金層は、前記第1の銅層に直接接触する第1の面と、前記パラジウム層に直接接触する第2の面とを有し、前記パラジウム層は、前記金層に直接接触する第1の面と、前記第2の銅層に直接接触する第2の面とを有する方法。前記第2の銅層を電解めっきする段階の後、前記金属のコアを除去する段階の前に、前記フォトレジスト層を除去する段階と、前記コアと電解めっきした前記層のそれぞれとに接するように誘電材料を形成する段階と、前記誘電材料に、前記第2の銅層の一部を露出するよう位置付けられるビアを形成する段階と、前記誘電材料の上と、前記ビアにおいて露出した前記第2の銅層の前記一部の上とに金属層を形成する段階と、前記金属層の上に、前記ビアを被覆しないようにパターン化フォトレジスト層を形成する段階と、前記ビアにおける前記金属層の上に第3の銅層を電解めっきする段階と、前記パターン化フォトレジスト層を除去する段階とをさらに備える請求項1に記載の方法。前記コアレス基板にはニッケル層が形成されない請求項1または2に記載の方法。前記コアレス基板の表面は凹部を含み、前記凹部の内部には、外表面仕上げとしての前記金層が位置付けられる請求項1から3のいずれか1項に記載の方法。無鉛半田を含有する半田バンプを前記金層に接触するように位置付け、前記半田を加熱により融解させて、スズ系の前記半田に由来するスズと、前記第2の銅層に由来する銅とを含む金属間化合物を含有する半田結合部を形成する段階をさらに備える請求項1から4のいずれか1項に記載の方法。銅を含む金属のコアを設ける段階と、前記金属のコア上にパターン化フォトレジスト層を形成する段階と、前記パターン化フォトレジスト層の開口内における前記金属のコア上に第1の銅層を電解めっきする段階と、前記開口内における前記第1の銅層上に金層を電解めっきして、前記第1の銅層が前記金属のコアと前記金層との間に位置付けられるようにする段階と、前記金層上に第2の銅層を電解めっきする段階と、前記第2の銅層を電解めっきした後、前記金属のコアおよび前記第1の銅層を除去して、コアレス基板を残す段階とを備え、前記金層は、前記第1の銅層に直接接触する第1の面と、前記第2の銅層に直接接触する第2の面とを有する方法。前記第2の銅層を電解めっきする段階の後、前記金属のコアを除去する段階の前に、前記フォトレジスト層を除去する段階と、前記コアと、電解めっきした前記層のそれぞれとに接するように誘電材料を形成する段階と、前記誘電材料に、前記第2の銅層の一部を露出するよう位置付けられるビアを形成する段階と、前記誘電材料の上と、前記ビアにおいて露出した前記第2の銅層の前記一部の上とに金属層を形成する段階と、前記金属層の上に、前記ビアを被覆しないようにパターン化フォトレジスト層を形成する段階と、前記ビアにおける前記金属層の上に第3の銅層を電解めっきする段階と、前記パターン化フォトレジスト層を除去する段階とをさらに備える請求項6に記載の方法。前記コアレス基板の表面は凹部を含み、前記凹部の内部には、外表面仕上げとしての前記金層が位置付けられる請求項6または7に記載の方法。前記誘電材料は、ABFを含む請求項7に記載の方法。無鉛半田を含有する半田バンプを前記金層に接触するように位置付け、前記半田を加熱により融解させて、スズ系の前記半田に由来するスズと、前記第2の銅層に由来する銅とを含む金属間化合物を含有する半田結合部を形成する段階をさらに備える請求項6から9のいずれか1項に記載の方法。銅層、誘電層、および前記銅層上の表面仕上げを有するコアレス基板を備え、前記銅層は、結晶銅層を有し、前記表面仕上げは、結晶金層を有し、前記結晶金層は、前記銅層の表面を被覆するよう位置付けられるアセンブリ。前記表面仕上げは、結晶パラジウム層をさらに有し、前記結晶パラジウム層は、前記結晶金層と前記結晶銅層との間に位置付けられる請求項11に記載のアセンブリ。前記結晶金層および前記結晶銅層は、それぞれ、電解析出プロセスを使用して形成される請求項11または12に記載のアセンブリ。前記結晶金層、前記結晶パラジウム層、および前記結晶銅層は、それぞれ、電解析出プロセスを使用して形成される請求項12に記載のアセンブリ。前記コアレス基板はその表面に凹部を有し、前記凹部の内部には前記表面仕上げが位置付けられる請求項11または13に記載のアセンブリ。前記コアレス基板はその表面に凹部を有し、前記凹部の内部には前記表面仕上げが位置付けられる請求項12または14に記載のアセンブリ。前記コアレス基板は、ニッケル層を有さない請求項11、13、および15のいずれか1項に記載のアセンブリ。前記コアレス基板は、ニッケル層を有さない請求項12、14、および16のいずれか1項に記載のアセンブリ。上記のように、現在、デバイスと基板との半田結合の形成は、無鉛SAC半田と、ニッケルパラジウム金表面仕上げとを使用して実行する場合がある。表面仕上げを形成する従来法の一つは、ニッケル/パラジウム-無電解金による無電解プロセスによるものである。無電解めっき処理では、電流は供給されない。金属イオンをめっき溶液中の化学物質により還元し、所望の金属を全表面に析出させる。所定の実施形態は、無電解めっきプロセスとは異なる電解めっきプロセスを使用して、所定の層を形成する処理に関する。まず、電解めっきプロセスでは、金属イオンが溶解した溶液に電流を流し、イオンを帯電した金属表面に引き付け、その上に析出させる。次に、無電解析出法で析出させた金属は、通常、非晶構造であるが、電解析出させた金属は、結晶構造である。所定の実施形態で使用する方法では、一時的な基板コアを電源に電気的に結合し、様々な表面仕上げ金属層を順次に電解析出させる。図1a~nは、電解析出した金層およびパラジウム層を含む表面仕上げ層を有するコアレス基板を形成する方法に含まれる動作を示す。図1aに見られるように、一時的な基板コア10を設ける。コア10は、たとえば、銅等の金属から形成してよい。図1bは、コア10を露出させる開口14を有するパターン化レジスト層12の形成を示す。図1cに示すように、第1の銅層16をコア10上に電解めっきする。図1dに示すように、金層18を第1の銅層16の上に電解めっきする。図1eに示すように、図1eに示すように、パラジウム層20を金層18の上に電解めっきする。次に、図1fに示すように、第2銅の層層22をパラジウム層20の上に電解めっきする。製造プロセスのこの時点では、金層18は、銅層16に直接接触する第1の面と、パラジウム層20に直接接触する第2の面とを有する。パラジウム層20は、金層18に直接接触する第1の面と、第2の銅層22に直接接触する第2の面とを有する。次に、図1gに示すように、パターン化レジスト12を除去する。図1hに示すように、誘電層24を、コア10ならびに電解めっき層16、18、20、および22の上に形成する。誘電層24は、たとえばポリマー等の材料によるビルドアップ処理を使用して形成してよい。ふさわしい材料の一例は、味の素ファインテクノ株式会社から入手できる味の素ビルドアップフィルムABFとして知られる高分子エポキシフィルムである。図1iに示すように、誘電層24にビア26を形成して、第2の銅層22を露出させてよい。たとえば、層穿孔layerdrilling等の任意の適切な技術を用いてビアを形成してよい。別の導電性構造に結合される導電性材料でビア26を充填してよい。ビア26に導電性材料を形成する一つの方法は、図1jに示すように、第2の銅層22の露出部および誘電層24等のビア26を規定する表面の上に金属薄膜層28をシード層として形成することである。次に、図1kに示すように、パターン化フォトレジスト層を金属薄膜層28の上に形成して、ビア領域を露出させる開口を規定する。次に、図1lに示すように、ビアに金属を電解析出させて、たとえば銅等の層32を形成する。次に、図1mに示すように、フォトレジスト層30を除去する。次に、図1nに示すように、コア10を除去して、コアレス基板8を形成してよい。第1の銅層16も除去してよく、これにより、表面仕上げ金層18により一部規定される凹部36を有する構造が形成される。凹部を有する表面仕上げ部は、たとえば、コンタクトパッドもしくは半田バンプ等の別の構造を受け入れるスペースとして利用可能である。図1nに示すように、表面仕上げ部は、金層18と、金層18の上のパラジウム層20とを含む。導電層34は、第2の銅層22と、金属薄膜層28と、金属層32とを含む。図2は、別の実施形態に係る、電解めっきされた金から形成され、誘電層124の内部に設けられた表面仕上げ層118を含むコアレス基板108を示す。コアレス基板108は、導電層134も含む。凹部136も存在し、たとえば、別の構造と接続するための受け入れ位置として使用することができる。この実施形態は、基板に電解めっきでパラジウム層を形成しないことを除いて、図1a~nに関して上記したのと同様のプロセスを使用して形成してよい。図3は、所定の実施形態に係る、金層およびパラジウム層を含む表面仕上げ部を有するコアレス基板を形成する処理のフローチャートを示す。ボックス202で、一時的なコアを設ける。一時的なコアは、たとえば、銅等の金属を含んで形成してよい。ボックス204で、一時的なコアの上に電解めっき金層を形成する。一時的なコアを電源に電気的に結合し、電流を供給して電解析出させてよい。ボックス206で、金層の上にパラジウム層を形成する。ボックス208で、パラジウム層の上に銅層を形成する。パラジウム層および銅層は、上記したとおりの電解析出プロセスを使用して形成してよい。図1h~jに関連して上記したように、誘電層を形成し、銅層を露出させる開口を形成した場合、金属薄膜層を誘電層表面および露出した銅層の上に形成して、銅層を電解析出させてよい。ボックス210では、エッチング処理の使用これに限定されない等の任意の適切な方法を使用して、一時的なコアを除去する。ボックス212で、一時的なコアを除去した後の基板に存在する表面仕上げ部に接触および/または隣接するように無鉛半田を設ける。無鉛半田は、半田バンプとして設けてよく、無鉛半田とパラジウム層上に形成された銅層との間にAu層およびPd層が設けられるように各層は配置される。ボックス214で、半田を加熱によりリフローし、基板上の銅と、無鉛半田の反対側の構造との間に半田結合を形成する。図4は、所定の実施形態に係る金層を含むコアレス基板表面仕上げ部を形成する処理のフローチャートを示す。処理は、パラジウム層を形成しないことを除いて、図3に関して上記した処理と同様である。ボックス302で、一時的なコアを設ける。一時的なコアは、たとえば、銅等の金属を含んでよい。ボックス304で、一時的なコアの上に電解めっき金層を形成する。ボックス308で、金層の上に銅層を形成する。金層および銅層は、上記した通りの電解析出プロセスを使用して形成してよい。ボックス310で、エッチング処理の使用これに限定されない等の任意の適切な方法を使用して、一時的なコアを除去する。ボックス312で、無鉛半田を設ける。無鉛半田は、一時的なコアを除去したあとの基板に存在する表面仕上げ部に接触および/または隣接させてよい。無鉛半田は、半田バンプとして設けてよく、無鉛半田と銅層との間にAu層が設けられるように各層は配置される。ボックス314で、半田を加熱によりリフローし、基板上の銅と、無鉛半田の反対側の構造との間に半田結合を形成する。図5aおよびbは、所定の実施形態に係るアセンブリの一部を示す。図5aは、銅層22上に設けられた金層18およびパラジウム層20を含む表面仕上げ部を有するコアレス基板24を示す。この実施形態では、表面仕上げ部の外側面は、金層18であり、表面仕上げ部の内側面は、パラジウム層20である。ボード46上のボンディングパッド44の上に設けられた無鉛半田バンプ42たとえば、SACが、表面仕上げ部の金層18に極隣接し、僅かに接触して位置付けられている。図5bは、半田リフロー処理を実行してコアレス基板24をボード46に結合させる半田結合部を形成した後のアセンブリを示す。半田バンプ42とコアレス基板の導電領域38とを通して電気接続を形成する。導電領域38は、金層18およびパラジウム層20のうちリフロー加熱により反応しなかった部分と、底層の銅層22および銅層22の上に設けられたその他の層とを含む。導電領域38と半田バンプ42との界面40およびその近傍は、リフロー加熱による生成物を含んでおり、当該生成物は、たとえば、銅層28、SAC無鉛半田に含有されるスズ、銀、および銅、ならびに、表面仕上げ部の金層18およびパラジウム層20の多様な組み合わせから形成される多様な合金および金属間化合物を含みうる。金層だけを含む、または、金層およびパラジウム層を含む電解析出表面仕上げ部によって、銅の拡散が効果的に阻止され、金層を介した銅の酸化が最小化されることが分かっている。電解析出層は、結晶質であり、一般的に、無電解析出層よりも実質的に密度が大きい。銅表面の電解析出金層または金層およびパラジウム層によって、銅と無鉛半田SACとの間に高品質な半田結合形成が実現できることもわかっている。これは、少なくとも部分的に、銅と、SAC無鉛半田に含まれるスズと間に、金属間化合物が形成されることによると考えられる。上記の実施形態に記載した表面仕上げ層を有する基板等の本体を備えるアセンブリは、多様な電子コンポーネントにおいて使用することができる。図6は、記載した実施形態の観点を実施しうる電子システム環境の一例を示す。その他の実施形態は、図6に指定した特性の全てを備える必要はなく、図6に指定されない代替的な特性を備えてもよい。図6のシステム401は、少なくとも一つの中央演算処理装置CPU403を備えてよい。CPU403は、マイクロプロセッサとも呼ばれるが、本実施形態ではマザーボードであってよいプリント回路基板407に結合される集積回路パッケージ基板405に搭載されるダイであってよい。CPU403およびボード407に結合されるパッケージ基板405は、上記したもの等の実施形態にしたがって形成してよい電子デバイスアセンブリの一例である。以下に記載するメモリおよびその他のコンポーネントこれらに限定されない等の多様なその他のシステムコンポーネントが、上記の実施形態にしたがって形成される構造を含んでもよい。システム401は、同じくマザーボード407上に配置されるメモリ409および一つ以上のコントローラ411a、411b、411nをさらに備えてよい。マザーボード407は、パッケージ405に含まれる回路とボード407に搭載されるその他のコンポーネントとを通信させる複数の導電配線を有する単層または多層のボードであってよい。または、CPU403、メモリ409、およびコントローラ411a、411b、411nのうち一つ以上を、ドーターカードもしくは拡張カード等のその他のカード上に配置させてよい。CPU403、メモリ409、およびコントローラ411a、411b、411nは、それぞれ対応するソケットに設置してよく、または、プリント回路基板に直接的に接続してもよい。ディスプレイ415を設けてもよい。任意の適切なオペレーティングシステムと多様なアプリケーションとがCPU403上で実行され、メモリ409に記憶される。メモリ409に記憶される内容は、周知のキャッシュ技術にしたがってキャッシュしてよい。メモリ409に記憶されるプログラムおよびデータは、メモリ管理動作の一環として、ストレージ413にスワッピングしてよい。システム401は、メインフレーム、サーバ、パーソナルコンピュータ、ワークステーション、ラップトップ、ハンドヘルドコンピュータ、ハンドヘルドゲーム装置、ハンドヘルド娯楽端末たとえば、MP3エムペグレイヤ3オーディオプレーヤ、PDA携帯情報端末、電話機器無線もしくは有線、ネットアプライアンス、仮想化装置、ストレージコントローラ、ネットワークコントローラ、ルータ等の任意の適切なコンピュータ装置を含んでよいが、これらに限定されない。コントローラ411a、411b、411nは、システムコントローラ、周辺機器コントローラ、メモリコントローラ、ハブコントローラ、I/O入出力バスコントローラ、ビデオコントローラ、ネットワークコントローラ、ストレージコントローラ、通信コントローラ等のうち一つ以上を含んでよい。たとえば、ストレージコントローラは、ストレージプロトコル層にしたがってストレージ413からのデータの読み出しおよびストレージ413へのデータの書き込みを制御することができる。この層のストレージプロトコルは、多くの周知のストレージプロトコルのうちの任意のものであってよい。ストレージ413に書き込まれ、またはストレージ413から読み出されるデータは、周知のキャッシュ技術にしたがってキャッシュしてよい。ネットワークコントローラは、ネットワーク417を介して遠隔装置との間でネットワークパケットを送受信するべく一つ以上のプロトコル層を含むことができる。ネットワーク417は、ローカルエリアネットワークLAN、インターネット、ワイドエリアネットワークWAN、ストレージエリアネットワークSAN等であってよい。無線のネットワークもしくは接続を介してデータを送受信するよう実施形態を構成してよい。所定の実施形態では、ネットワークコントローラおよび多様なプロトコル層は、シールドなしツイストペアケーブル、トークンリングプロトコル、ファイバーチャネルプロトコル等、または、任意のその他の適切なネットワーク通信プロトコル上でイーサネット登録商標プロトコルを採用してよい。本明細書で使用する一つのaおよび一つのan等の文言は、参照した要素が少なくとも一つ存在することを示し、数量を限定するものではない。さらに、本明細書で使用する第1、第2等の文言は、何らかの特定的な順序、数量、もしくは重要度を必ずしも意味するものではなく、一つの要素を別の要素から区別するために使用される。所定の例示的な実施形態を上に記載し、添付の図面に図示したが、これらの実施形態は限定ではなく例示としてだけ示されるのであり、当業者は変更を想到するであろうから、これらの実施形態は、図示および記載した特定の構造および構成に限定されないことは、理解されよう。