炭化珪素基板に設けられた第1導電型のドレイン層と、前記ドレイン層上に形成された前記第1導電型の炭化珪素層と、前記炭化珪素層に形成された複数のトレンチと、前記トレンチに挟まれた領域であって、当該領域の前記炭化珪素層の表面に形成された前記第1導電型のソース層と、前記トレンチの側面に形成された、前記第1導電型と反対の導電型の第2導電型のゲート層と、前記トレンチの底部に形成された、前記第2導電型の半導体層と、前記炭化珪素基板の裏面に形成された第1の電極と、前記ソース層と前記半導体層とに接続された第2の電極と、前記ゲート層に接続された第3の電極と、を備え、前記ゲート層の前記ドリフト層側の端部が、前記トレンチの底面よりも前記炭化珪素基板の表面側に形成されていることを特徴とする炭化珪素半導体装置。請求項1記載の炭化珪素半導体装置において、前記端部と前記トレンチの底面までの距離が0.5μm以上あることを特徴とする炭化珪素半導体装置。請求項1記載の炭化珪素半導体装置において、さらに、前記ゲート層と前記半導体層との間に、前記炭化珪素層よりも高い不純物濃度の前記第1導電型の半導体層を備えることを特徴とする炭化珪素半導体装置。請求項1記載の炭化珪素半導体装置において、前記半導体層は、前記トレンチの底面の底全体に形成されていることを特徴とする炭化珪素半導体装置。請求項1記載の炭化珪素半導体装置において、前記トレンチの底面中央部の前記炭化珪素層と前記第2の電極との間でショットキー接合を成すショットキー接合部があり、前記半導体層は、前記ショットキー接合部を挟んで配置されていることを特徴とする炭化珪素半導体装置。請求項5記載の炭化珪素半導体装置において、前記ショットキー接合を成す金属はチタン、モリブデン、ニッケル、またはこれらのシリコン化合物のいずれかであることを特徴とする炭化珪素半導体装置。請求項1記載の炭化珪素半導体装置において、前記第1導電型はn型で、前記第2導電型はp型であることを特徴とする炭化珪素半導体装置。第1導電型のドレイン層上に形成された前記第1導電型の炭化珪素層を備えた炭化珪素基板であって、前記炭化珪素層の表面に、前記炭化珪素層の不純物濃度よりも高い濃度の前記第1導電型のソース層を形成する工程と、前記炭化珪素層の表面に複数のトレンチを形成する工程と、前記複数のトレンチの夫々の側壁に前記第1導電型と反対の導電型の第2導電型のゲート層を形成する工程と、前記ゲート層を形成した後に、前記複数のトレンチをエッチングすることでさらに深いトレンチを形成する工程と、前記複数の深いトレンチの夫々の底部に前記第2導電型の半導体層を形成する工程と、前記炭化珪素基板の裏面に第1の電極を形成する工程と、前記ソース層及び前記半導体層に接続する第2の電極を形成する工程と、前記ゲート層と接続する第3の電極を形成する工程と、を備えることを特徴とする炭化珪素半導体装置の製造方法。請求項8記載の炭化珪素半導体装置の製造方法において、前記エッチングは0.5μm以上行うことを特徴とする炭化珪素半導体装置の製造方法。請求項8記載の炭化珪素半導体装置の製造方法において、さらに、前記エッチングによって露出した深いトレンチの側壁に、前記炭化珪素層よりも高い不純物濃度の前記第1導電型の半導体層を形成する工程を備えることを特徴とする炭化珪素半導体装置の製造方法。第1導電型のドレイン層上に形成された前記第1導電型の炭化珪素層を備えた炭化珪素基板であって、前記炭化珪素層の表面に、前記炭化珪素層の不純物濃度よりも高い濃度の前記第1導電型のソース層を形成する工程と、前記炭化珪素層の表面に複数のトレンチを形成する工程と、前記複数のトレンチの夫々の側壁に前記第1導電型と反対の導電型の第2導電型のゲート層を形成する工程と、前記ゲート層を形成した後に、前記複数のトレンチをエッチングすることでさらに深いトレンチを形成する工程と、前記複数の深いトレンチの夫々の底部の外周部に前記第2導電型の半導体層を形成する工程と、前記複数の深いトレンチの夫々の前記半導体層に挟まれた領域に、ショットキー接合を形成する工程と、前記炭化珪素基板の裏面に第1の電極を形成する工程と、前記ソース層、前記半導体層および前記ショットキー接合に接続する第2の電極を形成する工程と、前記ゲート層と接続する第3の電極を形成する工程と、を備えることを特徴とする炭化珪素半導体装置の製造方法。請求項11記載の炭化珪素半導体装置の製造方法において、前記エッチングは0.5μm以上行うことを特徴とする炭化珪素半導体装置の製造方法。請求項11記載の炭化珪素半導体装置の製造方法において、さらに、前記エッチングによって露出した深いトレンチの側壁に、前記炭化珪素層よりも高い不純物濃度の前記第1導電型の半導体層を形成する工程を備えることを特徴とする炭化珪素半導体装置の製造方法。特許文献1に示されるノーマリオフ型の接合FETは、ドリフト層中の基板表面にトレンチが形成されており、トレンチの側壁と底がp領域となりゲートを形成している。この構造だと、素子中でゲートドレイン間のpn接合が占める面積の割合が大きく、ゲートドレイン間の容量が大きいという特徴がある。ゲートドレイン間の容量が大きいと下記のような不具合が起こる可能性がある。すなわち、接合FETがスイッチングする際、ドレイン電圧はオン状態の1V付近からオフ状態の300~1000V程度まで急激に変化することになる。電圧の変動が起こると、容量成分には充放電電流が流れる。充放電電流は容量の大きさおよび電圧の時間当たりの変化率に比例するため、ゲートドレイン間の容量が大きいと、スイッチングの際に、ゲートに瞬間的に大きな電流が流れることになる。ゲートに流れる瞬間的な大きな電流はゲートドライバを破壊する可能性があり、逆にゲートドライバを破壊させないためには大きな電流でも流せるゲートドライバを開発する必要があり非常にコストが高くなる。以上のような観点から、ゲートドレイン間の容量は小さく抑える必要がある。しかしながら、トレンチ型のノーマリオフ接合FETのゲートドレイン間容量は、ゲートのp領域とドリフト層のpn接合で決まっており、単純に容量を下げようとするとドリフト層の濃度を下げるしかない。しかしながら、ドリフト層の濃度を下げるとオン抵抗が上がるため、ゲートドレイン間容量の低減とオン抵抗の低減はトレードオフの関係にあるといえる。オン抵抗を上げずにゲートドレイン間容量を低減できる構造として、トレンチ底にゲートと分離してp領域を形成し、そのp領域をソースに短絡させるという構造が提案されている。本構造では、ドリフト層とpn接合をなすゲート領域の面積が従来の半分程度となるため、ゲートドレイン間容量を従来の半分程度にできる。しかしながら、ゲートドレイン間容量は従来の半分では十分でなく、さらに低減させる必要がある。また、本構造ではゲートとソースの耐圧を確保するために、ある程度ゲートとソースに距離をとる必要がある。この場合、トレンチ底の面積が広くなってしまうため、面積あたりの性能が落ちてしまう、すなわち、単位面積当たりの素子の個数が低減してしまうという問題点がある。トレンチ底にゲートと分離してp領域を形成し、そのp領域をソースに短絡させるという構造の一例が特許文献2に例示されている。上記のように、ノーマリオフ型の接合FETでは、耐圧、オン抵抗の性能を下げることなく、ゲートドレイン間の容量を小さくすることはできなかった。また、トレンチ底の面積トレンチの幅を広げることなく、ゲートドレイン間の容量を小さくすることはできなかった。本発明は、トレンチ型接合FETにおいて、ゲートをトレンチの側壁のうち上部のみとし、トレンチ底に形成しソースと短絡させたp領域と基板表面に対して垂直方向に距離をとることを最も主要な特徴とする。具体的に本願の代表的な発明は以下のとおりである。本願発明は、炭化珪素基板に設けられた第1導電型のドレイン層と、ドレイン層上に形成された第1導電型の炭化珪素層と、炭化珪素層に形成された複数のトレンチと、トレンチに挟まれた領域であって、当該領域の炭化珪素層の表面に形成された第1導電型のソース層と、トレンチの側面に形成された、第1導電型と反対の導電型の第2導電型のゲート層と、トレンチの底部に形成された、第2導電型の半導体層と、炭化珪素基板の裏面に形成された第1の電極と、ソース層と半導体層とに接続された第2の電極と、ゲート層に接続された第3の電極と、を備え、ゲート層のドリフト層側の端部が、トレンチの底面よりも炭化珪素基板の表面側に形成されている炭化珪素半導体装置である。また、別の本願発明は、第1導電型のドレイン層上に形成された第1導電型の炭化珪素層を備えた炭化珪素基板であって、炭化珪素層の表面に、炭化珪素層の不純物濃度よりも高い濃度の第1導電型のソース層を形成する工程と、炭化珪素層の表面に複数のトレンチを形成する工程と、複数のトレンチの夫々の側壁に第1導電型と反対の導電型の第2導電型のゲート層を形成する工程と、ゲート層を形成した後に、複数のトレンチをエッチングすることでさらに深いトレンチを形成する工程と、複数の深いトレンチの夫々の底部に第2導電型の半導体層を形成する工程と、炭化珪素基板の裏面に第1の電極を形成する工程と、ソース層及び半導体層に接続する第2の電極を形成する工程と、ゲート層と接続する第3の電極を形成する工程と、を備える炭化珪素半導体装置の製造方法である。また、別の本願発明は、第1導電型のドレイン層上に形成された第1導電型の炭化珪素層を備えた炭化珪素基板であって、炭化珪素層の表面に、炭化珪素層の不純物濃度よりも高い濃度の第1導電型のソース層を形成する工程と、炭化珪素層の表面に複数のトレンチを形成する工程と、複数のトレンチの夫々の側壁に第1導電型と反対の導電型の第2導電型のゲート層を形成する工程と、ゲート層を形成した後に、複数のトレンチをエッチングすることでさらに深いトレンチを形成する工程と、複数の深いトレンチの夫々の底部の外周部に第2導電型の半導体層を形成する工程と、複数の深いトレンチの夫々の半導体層に挟まれた領域に、ショットキー接合を形成する工程と、炭化珪素基板の裏面に第1の電極を形成する工程と、ソース層、半導体層およびショットキー接合に接続する第2の電極を形成する工程と、ゲート層と接続する第3の電極を形成する工程と、を備える炭化珪素半導体装置の製造方法である。本発明では、ゲートp領域の底部に対し、トレンチ底に形成されソースと短絡されたp領域p半導体層の底部が十分深く、トレンチ底p領域から伸びる空乏層によりゲート領域が遮蔽されることにより、ゲートドレイン間の容量が小さくなる。また、ゲート領域とトレンチ底p領域が基板表面に対して垂直方向に距離をとっているため、トレンチの幅セルピッチを大きくすることなくゲートソース間の耐圧を確保することができる。以下、本発明の実施例1を図面を用いて説明する。図1は本発明の実施例1の接合FETの断面構造図を、図2は特許文献1の接合FETの概略断面構造図を比較のため示している。ドレイン領域となるn基板炭化珪素基板1上にnドリフト層炭化珪素層2がエピタキシャル成長により形成され、ドリフト層2の表面にnソース領域3とトレンチ11の側壁上部にpゲート領域4が形成されている。すなわち、pゲート領域4のドリフト層側の端部が、トレンチ11の底面よりも基板表面側に形成されている。トレンチ11の底にはp領域6が形成されており、p領域6はトレンチ側壁下部に形成されたn領域5によりゲート領域4と電気的に分離されている。但し、このn領域5は必ずしも必須ではない。図は電流が流れるアクティブ領域のみを示しているが、アクティブ領域の周りには電界緩和のためのターミネーション領域が形成されている。また、ドレインのコンタクト領域10が裏に、ソースコンタクト領域8とトレンチ底コンタクト領域7が表に、それぞれオーム性接触にて形成されている。ソースコンタクト領域8とトレンチ底コンタクト領域7はソース電極9にて電気的に接続されている。さらに、図示はしていないが表側はアルミニウムの2層配線がほどこされ、表のソースパッドとゲートパッドおよび裏のドレインパッドの3端子構造となっている。一方、図2の接合はトレンチ11の側壁および底部はすべてp領域4で覆われており、ゲート電極に接続されている。このように、構造上、トレンチ11の周辺の構造が大きく異なっている。本発明と公知例の大きな違いは、容量特性にある。図16は接合FETに存在する寄生容量を示した等価回路図である。接合FETには、ゲートG、ソースS、ドレインDの各端子間に寄生容量Cgs、Cgd、Csdがあり、デバイスの特性に大きく影響している。特にスイッチングに重要なゲート、ドレイン間の容量Cgdは、図2の構造においては、トレンチ底p領域6とドリフト層2間のpn接合の容量で決まる。トレンチ底のp領域は高濃度であるためp領域側にはほとんど空乏層が伸びず、pn接合はドリフト層の濃度と厚さでほぼ決まることになる。炭化珪素を用いたパワーデバイスはSiデバイスに比べドリフト層の濃度が高いため、空乏層が伸びにくく、pn接合の容量、つまりゲートドレイン間の容量は大きくなってしまう。一方、本発明の構造においては、ゲート電極に接続されたトレンチ側壁p領域4はソース電極に接続されたトレンチ底p領域6に遮蔽されるためドリフト層に向かって空乏層が伸びにくい。そのため、図2に比べゲート、ドレイン間の容量が非常に小さくすることができる。次に本実施例の動作について説明する。まず、ブロッキング状態では、ゲートに0Vまたは負の電圧を加えた状態でドレインに100V~数kVもの電圧がかかる。このとき、チャネルはゲートから空乏層が全体に広がっており、ソースチャネル間にはエネルギー障壁ができる。これにより、ブロッキング状態を維持することができる。一方、オン状態ではゲートに2.5V程度、ドレインに1-2V程度の電圧を印加する。これにより、ゲートチャネル間の空乏層が狭まりキャリアの経路ができるため、ドレインに印加した電圧よりソースからキャリアが流れる。次に、スイッチングの動作について説明する。スイッチングの際は、ゲート電圧の切り替えにより、オンからオフ、またはオフからオンに切り替わる。このときドレインにかかる電圧が数100Vから1V程度へと急激に変化する。ドレイン電圧の変化によりゲートドレイン間容量およびソースドレイン間容量に充放電が起こり、電流が流れる。このとき充放電電流はドレイン電圧の変化率および各容量に比例する。そのため、各容量に応じた電流がソースおよびゲートに流れることになる。本実施例では、図2に比べゲートドレイン間容量が大幅に低減しているため、ゲートに流れる電流は低く抑えられている。本実施例は耐圧600Vクラスを想定しており、ドリフト層の濃度は2×1016cm-3、厚さは7μm、トレンチの深さは1.8μm、幅は1μmである。ソースの幅はデバイス特性、特に閾値電圧に直接関係するため、0.8-1.0μm程度に幅を持たせている。ゲートおよびトレンチ底p領域はアルミニウムを不純物としたp型であり、ピーク濃度はそれぞれ1018、1019cm-3程度である。ゲート領域およびトレンチ底p領域を分離するトレンチ側壁下部のn領域は、窒素を不純物としており不純物濃度は1017cm-3程度、ゲート領域とトレンチ底p領域の距離は0.8μm程度である。この不純物濃度は、nドリフト層炭化珪素層2よりも高い不純物濃度である。また、この距離は、0.5μm未満になるとゲートに電圧を印加した際にパンチスルーしてしまい、ゲートソース間で電流が流れてしまうため、0.5μm以上が望ましい。本実施例1では余裕を持って0.8μm程度としている。次に、図3を用いて本実施例の作製方法について説明する。まず、n基板炭化珪素基板上にnエピタキシャル層を成長させた基板を用意する。n基板の面方位はSi面でオフ角は4度であるが、面方位はC面でも11-20面でもよく、オフ角は8度でも0度でもnエピタキシャル層が均一に成長すれば問題ない。次に、酸化珪素を堆積しリソグラフィおよびドライエッチングにより酸化珪素を加工し、それをハードマスクとしてイオン注入によりターミネーション領域となるp領域を形成する図示せず。イオン種はアルミニウムで濃度は1×1017cm-3程度である。ターミネーション領域はゲート領域よりも深い必要があるため最大で2MeVの多段注入が必要である。本実施例ではJTEJunctionTerminationExtension構造を採用しているがガードリング構造でもメサ構造でもその他の構造でも構わない。次に、図3aに示すように、ターミネーション領域の形成方法と同じ方法でソースとなるn領域3及びゲートのコンタクト領域となるp領域を形成する。図では全面にn領域を形成しているが、素子の要部断面を図示しているためゲートのコンタクト領域やターミネーション領域は図示していない。イオン種はシート抵抗が小さくなるよう、nは窒素がpはアルミニウムとし、ゲート耐圧確保のためnのイオン注入は500度で行った。次に、図3bに示すように、トレンチ加工のハードマスクとして酸化珪素を堆積しリソグラフィおよびドライエッチングにより酸化珪素21を加工し、それをハードマスクとしてドライエッチングによりトレンチを形成する。このとき、チャネル幅を一定に保つためにトレンチはできるだけ垂直に近い方がよい。また、トレンチ深さは約1.0μmである。次に、図3cに示すように、トレンチ加工のハードマスクをそのまま用いトレンチ側面にゲートとなるp領域半導体層22をイオン注入により形成する。イオン種はアルミニウムで、斜めイオン注入の角度は25度で、エネルギーは最大で100keVの多段注入とした。この場合も、ゲート抵抗を低減するために500度で注入した。ただし、ゲート耐圧が5V程度でよければイオン注入は室温でもよい。また、ここでチャネルの濃度を上げるためにn型不純物を斜め注入しても良い。エネルギーは400keV程度である。なお、トレンチは矩形であり、斜め注入は4方向から行うため図のようにトレンチ底にもイオンは注入される。次に、図3dに示すように、前工程でのハードマスクを用いさらにトレンチをエッチングし掘り込む。このときの掘り込む深さは約0.8μmであり、全工程で注入されたトレンチ底のp領域はすべて除去される。このエッチングの掘り込む深さにより、後のゲートとなるp領域22とトレンチ底p領域6との距離が決まってくる。そのため、この深さは、前述のパンチスルーを回避するため0.5μm以上が望ましい。次に、図3eに示すように、前工程でのハードマスクを用い、トレンチ底にイオン注入することにより、トレンチの底面の底全体にp領域6を形成する。イオン種はアルミニウムで、垂直方向に最大100keVにて注入を行った。このとき、垂直注入でもイオンの跳ね返りなどによりトレンチ側壁下部にもイオンが注入されてしまい、p領域となってしまう。この領域を打ち戻すために、図3fに示すように、n型不純物の斜め注入を行う。イオン種は窒素でエネルギーは50eVとした。このとき、打ち戻したn領域23の濃度はあまり高すぎると電界が集中しやすくなり耐圧が落ちるため、耐圧が落ちないように1017cm-3程度とした。但し、イオンの跳ね返りによるトレンチ側壁下部へのイオン注入の程度が少ない場合には、n型不純物の斜め注入を行う必要はない。しかしながら、この斜め注入を行うことで、p領域22とp領域6との電気的な分離を確実に確保することができる効果があるため斜め注入を行うことが望ましい。また、斜め注入を行う場合には、不純物濃度が高すぎると耐圧低下の問題があるため必要以上に高くするする必要はないが、ドリフト層の不純物濃度よりも高くすることが望ましい。ハードマスク除去後、1650度程度でアルゴン雰囲気中で活性化アニールを行い、犠牲酸化後に層間絶縁膜24を形成する図3g。次に、図3hに示すように、炭化珪素基板の表と裏に、Niを主成分とする合金を形成する。表は、リソグラフィとドライエッチングによりコンタクトホールを空け、Niを堆積させ1000度のシリサイド化アニールによりシリサイドを形成し、最後に未反応メタルを除去する。これによりトレンチ底コンタクト領域7とソースコンタクト領域8が形成される。裏も同様にNiを堆積させ1000度のシリサイド化アニールによりシリサイドを形成する。これにより、ドレインコンタクト領域10が形成される。その後、図3iに示すように、アルミの配線9によりソースコンタクトとトレンチ底のコンタクトを接続する。最後に酸化珪素を層間絶縁膜としたアルミニウム2層配線を形成し、アルミの配線9に接続されたソースパッド、ゲート領域4に接続されたゲートパッドを開口してデバイスを完成させる。本実施例では、p領域の不純物をアルミニウム、n領域の不純物を窒素としたが、p領域はボロンでもよく、n型領域はリンでもよい。図4に本実施例のチップレイアウトを示す。ターミネーション領域に囲まれるようにアクティブ領域があり、アクティブ領域上にソースパッド25が配置されている。また、ソースパッド25の脇にゲートパッド26が配置されている。チップサイズはアクティブで2.0mm2である。アクティブ領域を拡大したレイアウト図を図5に示す。nソース領域3とpゲート引き出し領域9に囲まれるように、トレンチ11がライン状に形成されている。チャネルの面積を大きく取るためにソースが正方形ではなく一方に長くなっているライン型の配置がよい。上側のソース領域3と下側ソース領域3の間にはゲートを引き出すためのp領域13が配置されており、ここでコンタクトをとりゲート配線につなげている。このゲート配線は図4のゲートパッド26に接続されている。ラインの向きはどの方向でも構わないが、基板のオフ角の方向に平行に配置すると、左右からの斜めイオン注入の方向が等価になるため、チャネルの両側のp領域のプロファイルが同等になる。ラインの長さとしては、あまり短すぎるとデバイス面積当たりのチャネル面積が小さくなり電流が小さくなってしまい、あまり長すぎるとゲート抵抗が大きくなりスイッチング速度が遅くなってしまうため、適当な長さを選択する必要がある。本実施例ではライン長は20μmとしている。次に、本発明の効果について本実施例の特性図を用いて説明する。図6は本実施例と図2に示した構造を同時に作製した際の、ゲートドレイン間容量特性を示している。図2の構造に比べ本実施例ではゲートドレイン間容量が約1桁低減しているのがわかる。ゲートドレイン間容量が低減した理由を図7を用いて説明する。図7の破線はゼロバイアス時の空乏層端を示している。チャネルは両側のゲート領域により完全に空乏化され、トレンチ底p領域6からも空乏層が伸びている。この状態からドレイン電圧を印加していくと、図2の構造ではゲート領域からドレイン領域に向かって空乏層が伸びていったが、本実施例ではすぐに隣り合うトレンチ底p領域6から伸びる空乏層がつながり、ドレインから見てゲートが遮蔽される。これにより、ゲートドレイン間の容量が小さくなる。このように、ゲートドレイン間の容量はいかにトレンチ底p領域によりゲートを遮蔽できるかで決まるため、ゲート端からトレンチ底までの距離が遠いほどゲートが遮蔽され容量は小さくなる。図8は、ゲート端からトレンチ底までの距離とゲートドレイン間容量の関係を示したものである。距離が0.5μm未満では十分遮蔽されていないが、0.5から1.5μmの範囲で飽和傾向が見られる。そのため、この距離は0.5μm以上が望ましい。以上の検討から、本実施例では0.8μm程度を採用している。耐圧、オン抵抗に関しては、従来構造と大きな差はみられない。ただし、本発明の構造では、ブロッキング状態において、ドレインからのポテンシャルをトレンチ底p領域でブロックし、チャネルのポテンシャル低下を抑えることができるため、チャネルの条件によっては耐圧が上がることもある。また、図9に示すとおり、ゲートソース間の電流に関しても、ゲート端からトレンチ底までの距離が近いとパンチスルーして電流が流れてしまうため、ゲートソース間電流の観点からもゲート端からトレンチ底までの距離をとることが望ましい。具体的には、0.5未満の距離で急激にゲート電流が流れることから、0.5μm以上の距離を確保することが望ましい。以上より、本発明では、ゲートp領域の底部に対し、トレンチ底に形成されソースと短絡されたp領域p半導体層の底部が十分深く、トレンチ底p領域から伸びる空乏層によりゲート領域が遮蔽されることにより、ゲートドレイン間の容量が小さくなる。また、ゲート領域とトレンチ底p領域が基板表面に対して垂直方向に距離をとっているため、トレンチの幅セルピッチを大きくすることなくゲートソース間の耐圧を確保することができる。次に、本発明の第2の実施例を図11に示すデバイス断面構造図を用いて説明する。ドレイン領域となるn基板炭化珪素基板1上にnドリフト層炭化珪素層2がエピタキシャル成長により形成され、ドリフト層2の表面にnソース領域3とトレンチ11の側壁上部にpゲート領域4が形成されている。すなわち、pゲート領域4のドリフト層側の端部が、トレンチ11の底面よりも基板表面側に形成されている。トレンチ11の底にはp領域6が形成されており、p領域6はトレンチ側壁下部に形成されたn領域5によりゲート領域4と電気的に分離されている。但し、このn領域5は必ずしも必須ではない。トレンチ11底の中央部にはショットキーコンタクト14が形成されており、p領域6は図示されているように、このショットキー接合部を挟んで配置されている。図は電流が流れるアクティブ領域のみを示しているが、アクティブ領域の周りには電界緩和のためのターミネーション領域が形成されている。また、ドレインのコンタクト領域10が裏に、ソースコンタクト領域8が表に、それぞれオーム性接触にて形成されている。ソースコンタクト領域8とショットキーコンタクト領域14はソース電極9にて電気的に接続されている。第2の実施例の作製方法を図11を用いて説明する。nソース領域3を形成するところまでは第1の実施例の図3aと同様である。その後、図11bに示すようにアモルファルシリコンと酸化珪素を積層させ、リソグラフィおよびドライエッチングにより酸化珪素21およびアモルファルシリコン27を加工する。次に、図11cに示すように、それをハードマスクとしてトレンチ11を形成する。このとき、チャネル幅を一定に保つためにトレンチはできるだけ垂直に近い方がよい。また、トレンチ深さは約1.0μmである。次に、図11dに示すように、トレンチ加工のハードマスクをそのまま用いトレンチ側面にゲートとなるp領域22をイオン注入により形成する。イオン種はアルミニウムで、斜めイオン注入の角度は25度で、エネルギーは最大で100keVの多段注入とした。次に、図11eに示すように、前工程でのハードマスクを用いさらにトレンチを掘り込む。このときの掘り込む深さは約0.8μmであり、全工程で注入されたトレンチ底のp領域22はすべて除去される。このエッチングの掘り込む深さにより、後のゲートとなるp領域22とトレンチ底p領域6との距離が決まってくる。そのため、この深さは、実施例1同様のパンチスルーを回避するため0.5μm以上が望ましい。次に、図11fに示すように、n型不純物の斜め注入を行い、n領域23を形成する。イオン種は窒素でエネルギーは50keVとした。必ずしもn型不純物の斜め注入を行う必要はない。しかしながら、この斜め注入を行うことで、p領域22とp領域6との電気的な分離を確実に確保することができる効果があるため斜め注入を行うことが望ましい。また、斜め注入を行う場合には、不純物濃度が高すぎると耐圧低下の問題があるため必要以上に高くするする必要はないが、ドリフト層の不純物濃度よりも高くすることが望ましい。このあとの工程から、トレンチ底の両端部にp領域6を形成するプロセスに入る。まず、図11gに示すように、全体にCVDにより酸化珪素を堆積させた後にドライエッチングで異方性エッチバックを行い、トレンチ側壁にサイドウォール28を形成する。サイドウォール28はのちにフッ酸によりウェットエッチングするため、エッチングレートの高いO3-TEOSなどの膜が望ましい。また、サイドウォール28の幅がトレンチ底p領域6の幅となる。本実施例では、酸化珪素が平面に500nm、サイドウォール28に300nm残る条件で酸化珪素を形成した。次に、シロキサンを前駆体とするCVDにより、SiOC膜を形成する。この膜は、リフローしながら成膜されていくため、平坦性が非常に高く、段差を埋めることができる。次に、図11hに示すように、SiOCをエッチバックすることにより、溝の中のみにSiOC29を残す。次に、フッ酸を用いたウェットエッチにより、サイドウォール28をエッチングする。このとき、SiOCは疎水性を示すためフッ酸ではエッチングされず、サイドウォール28のみが除去される。次に、図11iに示すように、残ったアモルファスシリコン27とSiOC29をハードマスクとして、p型不純物をイオン注入することで、トレンチ底両端部のp領域6を形成する。イオン種はアルミニウムで、エネルギーは80keVとした。その後、酸素アッシャとフッ酸処理によりSiOC29を、フッ硝酸によりアモルファスシリコン27を除去し、1650度アルゴン雰囲気中で活性化アニールを行う。その後、活性化アニールのダメージを除去するために犠牲酸化を行う。本実施例ではトレンチ底部にショットキーコンタクトを形成するため、基板平坦化のため、犠牲酸化は1150度において2回行った。次に、図11jに示すように、層間絶縁膜24をCVDにより形成する。層間絶縁膜24はカバレッジのよいO3-TEOS膜を400nm成膜し、酸素雰囲気中1000度で焼きしめを行った。次に、図11kに示すように、表と裏に、Niを主成分とする合金を形成する。表は、リソグラフィとドライエッチングによりコンタクトホールを空け、Niを堆積させ1000度のシリサイド化アニールによりシリサイドを形成し、最後に未反応メタルを除去する。これによりソースコンタクト領域8が形成される。裏も同様にNiを堆積させ1000度のシリサイド化アニールによりシリサイドを形成する。これにより、ドレインコンタクト領域10が形成される。なお、表のコンタクトホールはnソース領域上のみである。次に、リソグラフィにより、デバイス周辺部やゲートコンタクト領域をレジストで覆い、ドライエッチングにより層間絶縁膜24をエッチバックする。このとき、図11lに示すように、ショットキーコンタクトを形成する領域にドライエッチングのダメージが入らないように、層間絶縁膜24が50nm残るようにした。その後、図11mに示すように、酸素アッシャによりレジストを除去し、フッ酸によるウェットエッチングによりトレンチ底を開口させる。なお、層間絶縁膜24の膜厚がトレンチの底面と側面とで異なるため、このフッ酸処理でトレンチ側面の層間絶縁膜24が残るようにする。次に、図11nに示すように、ショットキー金属およびソース配線として下からチタン、窒化チタン、アルミニウムをスパッタリングにより成膜し、ショットキー界面の形成およびソース配線30の形成を行う。その後の工程は、第1の実施例と同様である。次に、第2の実施例の動作について説明する。耐圧、オン抵抗および容量特性に関しては第1の実施例と同様である。第1の実施例との違いは、トレンチ底にショットキーダイオードを内蔵した点である。図12に本実施例の等価回路を示す。第1の実施例でもトレンチ底にpnダイオードが内蔵されているが、SiCのpn接合の拡散電位は2.8V程度と高いため、ボディダイオードとしては損失が大きいが、本実施例では、ショットキーダイオードのため、拡散電位が1V程度で損失が小さくなる。また、ショットキーダイオードを外付けした場合に比べ、トータルの面積が小さくなるため、コスト的にも大きなメリットがある。なお、本実施例のダイオードはメタルがチタンではなくモリブデンやニッケルでもそれらのシリコン化合物でもよく、ポリシリコンを用いたヘテロ接合ダイオードでもよい。実施例3は本発明の第1の実施例の接合FETを絶縁基板上に実装した例である。図13の鳥瞰図を用いて説明する。窒化アルミニウムの絶縁基板16上に、ソース端子19、ゲート端子20、ドレイン端子15の金属板が配置されており、ドレイン端子15上に接合FET17とダイオード18が半田でボンディングされている。接合FET17のソース電極はソース端子19に、ゲート電極はゲート端子20に、ダイオード18のアノードはソース端子19にそれぞれワイヤーでボンディングされている。このとき、ダイオード18はSiCのショットキーバリアダイオードを用いている。これは、Siのpnダイオードに比べオン電圧が低いだけでなく、ユニポーラ素子であるためにスイッチング損失も小さいためである。本実装例は、Siの技術と同様である。また、本発明の第2の実施例ではショットキーダイオードを内蔵しているため、ダイオード18は不要である。実施例4は本発明の接合FETのゲートドライバ回路の一例である。図14の回路図を用いて説明する。正負の二つの電源を用いている。本発明の接合FETは閾値電圧が1V程度と低いため、スイッチングのスピードアップと誤動作の防止を図るために正負の電源を用いている。ただし、小電流でノイズが小さい場合等においては正の電源ひとつでも問題ない。従来は、スイッチングの際にゲートに大電流が流れてしまっていたため、バイポーラトランジスタを2段にして使用していたが、本発明ではゲート電流が小さく抑えられるため、バイポーラトランジスタ1段でゲートドライバを構成している。実施例5は本発明の接合FETをインバータに適用した際の回路図である。図15の回路図を用いて説明する。従来600V系で使用されているSi-IGBTを本発明の接合FETに置き換えることにより、素子のオン抵抗が低いため導通損失が低減でき、さらにユニポーラ素子であるためスイッチング損失も低減できることから、トータルで損失を約40低減することができた。以上、実施例1~5について説明した。これらの実施例はすべて炭化珪素基板を例に説明したが、窒化ガリウム等のワイドバンドギャップ半導体にはすべて適用可能である。