"少なくとも第1の半導体素子を有する素子形成層と、前記素子形成層上に設けられた第1の配線と、前記第1の配線上に設けられた層間膜と、前記層間膜を介して前記第1の配線と重畳する第2の配線と、を有し、前記第1の配線と、前記層間膜と、前記第2の配線と、は、第2の半導体素子を構成し、前記第1の配線と、前記第2の配線と、は、同電位が供給される配線である半導体装置。少なくとも第1の半導体素子を有する素子形成層と、前記素子形成層上に設けられた第1の配線と、前記第1の配線上に設けられた層間膜と、前記層間膜を介して前記第1の配線と重畳する第2の配線と、を有し、前記第1の配線と、前記層間膜と、前記第2の配線と、は、第2の半導体素子を構成し、前記第1の配線と、前記第2の配線と、は、同相の信号が供給される配線である半導体装置。メモリセルと、前記メモリセルの駆動回路部を含む半導体装置であって、前記メモリセルは、第1のチャネル形成領域、第1のゲート電極、第1のソース電極および第1のドレイン電極を含む第1のトランジスタと、第2のチャネル形成領域、第2のゲート電極、第2のソース電極および第2のドレイン電極を含む第2のトランジスタと、容量素子と、を有し、前記第2のトランジスタは、少なくとも一部が前記第1のトランジスタと重畳して設けられ、前記駆動回路部は、前記第2のソース電極または前記第2のドレイン電極と同じ工程で形成される第1の配線と、層間膜を介して前記第1の配線と重畳し、且つ前記第2のゲート電極と同じ工程で形成される第2の配線と、を含む半導体素子を有し、前記第1の配線と、前記第2の配線と、は同電位が供給される配線である半導体装置。メモリセルと、前記メモリセルの駆動回路部を含む半導体装置であって、前記メモリセルは、第1のチャネル形成領域、第1のゲート電極、第1のソース電極および第1のドレイン電極を含む第1のトランジスタと、第2のチャネル形成領域、第2のゲート電極、第2のソース電極および第2のドレイン電極を含む第2のトランジスタと、容量素子と、を有し、前記第2のトランジスタは、少なくとも一部が前記第1のトランジスタと重畳して設けられ、前記駆動回路部は、前記第2のソース電極または前記第2のドレイン電極と同じ工程で形成される第1の配線と、層間膜を介して前記第1の配線と重畳し、且つ前記第2のゲート電極と同じ工程で形成される第2の配線と、を含む半導体素子を有し、前記第1の配線と、前記第2の配線と、は同相の信号が供給される配線である半導体装置。前記半導体素子は、レベルシフタである請求項3または4に記載の半導体装置。前記層間膜の膜厚は、10nm以上100nm以下である請求項1乃至5に記載の半導体装置。ところで、半導体装置の駆動回路において、複数の信号線を有する回路を形成する場合、駆動回路の面積を縮小させるためには、配線層の数を増加させて各層に信号線を形成することが望ましい。しかしながら、配線層の数を増加させるに当たって単純に配線マスクの枚数を増加させるとコストが増大するので好ましくない。特に、記憶装置等の半導体装置は、メモリセルと、該メモリセルを駆動するための駆動回路とを有し、駆動回路の面積によって半導体装置の大きさが制限される。つまり、メモリセルの面積だけを縮小させても、駆動回路の面積を縮小させることができなければ、半導体装置全体の小型化を達成することはできない。よって、駆動回路の面積を縮小させることは、半導体装置の小型化を図るに当たって重要である。そこで、本発明の一態様は、半導体装置を小型化することを課題の一とする。また、本発明の一態様は、メモリセルを有する半導体装置の駆動回路の面積を縮小することを課題の一とする。開示する発明に係る一態様は、少なくとも第1の半導体素子を有する素子形成層と、素子形成層上に設けられた第1の配線と、第1の配線上に設けられた層間膜と、層間膜を介して第1の配線と重畳する第2の配線と、を有し、第1の配線と、層間膜と、第2の配線と、は、第2の半導体素子を構成し、第1の配線と、第2の配線と、は、同電位が供給される配線である半導体装置である。また、開示する発明に係る他の一態様は、少なくとも第1の半導体素子を有する素子形成層と、素子形成層上に設けられた第1の配線と、第1の配線上に設けられた層間膜と、層間膜を介して第1の配線と重畳する第2の配線と、を有し、第1の配線と、層間膜と、第2の配線と、は、第2の半導体素子を構成し、第1の配線と、第2の配線と、は、同相の信号が供給される配線である半導体装置である。また、開示する発明に係る他の一態様は、メモリセルと、メモリセルの駆動回路部を含む半導体装置であって、メモリセルは、第1のチャネル形成領域、第1のゲート電極、第1のソース電極および第1のドレイン電極を含む第1のトランジスタと、第2のチャネル形成領域、第2のゲート電極、第2のソース電極および第2のドレイン電極を含む第2のトランジスタと、容量素子と、を有し、第2のトランジスタは、少なくとも一部が第1のトランジスタと重畳して設けられ、駆動回路部は、第2のソース電極または第2のドレイン電極と同じ工程で形成される第1の配線と、層間膜を介して第1の配線と重畳し、且つ第2のゲート電極と同じ工程で形成される第2の配線と、を含む半導体素子を有し、第1の配線と、第2の配線と、は同電位が供給される配線である半導体装置である。また、開示する発明に係る他の一態様は、メモリセルと、メモリセルの駆動回路部を含む半導体装置であって、メモリセルは、第1のチャネル形成領域、第1のゲート電極、第1のソース電極および第1のドレイン電極を含む第1のトランジスタと、第2のチャネル形成領域、第2のゲート電極、第2のソース電極および第2のドレイン電極を含む第2のトランジスタと、容量素子と、を有し、第2のトランジスタは、少なくとも一部が第1のトランジスタと重畳して設けられ、駆動回路部は、第2のソース電極または第2のドレイン電極と同じ工程で形成される第1の配線と、層間膜を介して第1の配線と重畳し、且つ第2のゲート電極と同じ工程で形成される第2の配線と、を含む半導体素子を有し、第1の配線と、第2の配線と、は同相の信号が供給される配線である半導体装置である。上記半導体装置において、半導体素子は、レベルシフタとしてもよい。また、層間膜の膜厚は、10nm以上100nm以下とするのが好ましい。また、本明細書等において上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁膜上のゲート電極の表現であれば、ゲート絶縁膜とゲート電極との間に他の構成要素を含むものを除外しない。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合などをも含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。また、本明細書等において、同電位には、略同電位が含まれる。開示する発明の技術的思想は、回路内において、薄膜の絶縁膜を介して積層された導電層第1の配線および第2の配線のそれぞれを配線として機能させ、且つ寄生容量を抑制する点にある。したがって、第1の配線に第1の電位例えばVDDを供給し、第2の配線に第1の電位とは異なる電源線から供給される第2の電位例えばGNDを供給した場合と比較して、寄生容量を十分に百分の一以下に低減できる電位などの略同電位が含まれる。また、例えば、配線抵抗などに起因する電位ずれ程度の差は十分に許容される。同様に、同相の電位には、略同相の電位が含まれる。本発明の一態様を用いることによって、小型化された半導体装置を提供することができる。また、本発明の一態様を用いることによって、駆動回路の面積が縮小された、メモリセルを有する半導体装置を提供することができる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、開示する発明の一態様に係る半導体装置の基本的な構成について、図面を参照して説明する。図1は、本発明の一態様の半導体装置の構成を表した図である。図1Aは半導体装置の断面構造を、図1Bは回路構成を、それぞれ模式的に表した図である。図1Aは、基板300上に、トランジスタ等の半導体素子が形成された層以下、素子形成層301、第1の配線302、第1の層間膜305、第2の配線303、第2の層間膜306、第3の配線304を積層して有する半導体装置の構造を示す。素子形成層301は、トランジスタに限らず、容量素子、抵抗素子などの半導体素子が形成されうる領域である。図1において、第1の層間膜305の膜厚は、第2の層間膜306の膜厚より薄い構造を有する。第1の配線302、第2の配線303および第3の配線304はそれぞれ単層または積層の導電層により形成されている。また、第1の層間膜305および第2の層間膜306はそれぞれ、単層または積層の絶縁層により形成されている。また、図1Bには、回路100の回路構成と配線の配置関係を表した図を示す。回路100は、回路100内を横断して配置される配線303aと、配線303aから分岐した配線302aと、トランジスタ101とを有し、配線303aと配線302aとが重なって配置される領域102を有する。また、配線303aは入力信号が与えられ、配線303aと導通した配線302aを介して、トランジスタ101のゲート電極に接続されている。なお、配線303aは図1Aの第2の配線303を用いて形成され、配線302aは図1Aの第1の配線302を用いて形成される。一般に、図1Aに示すような断面構造を有する半導体装置は次のような課題を有する。第1の配線302と第2の配線303が薄い第1の層間膜305によって隔てられるため、第1の配線302と第2の配線303が重なって配置される領域には大きな寄生容量が形成されてしまう。その結果、第1の配線302と第2の配線303に与えられる信号の遅延時間が大きくなり、回路動作が遅くなる、あるいは、動作しなくなるといった影響がある。この影響を回避するために、第1の配線302と第2の配線303の一方のみを使用する構成も可能であるが、使用できる配線数が一つ減ってしまうために、回路面積が大きくなるという課題がある。これに対し、図1Bに示すような構成とすると、配線303aと配線302aが重なって配置される領域102には大きな寄生容量が形成されてしまうにもかかわらず、信号の遅延時間への影響を抑制することができる。これは、配線303aと配線302aが導通しているため、寄生容量が形成される二端子は実質的に同電位となり、該二端子への充放電がほとんど生じないためである。その結果、薄い層間膜図1Aにおける第1の層間膜305によって隔てられた第1の配線と第2の配線が重なって配置される領域を用いて回路を構成することが可能となり、第1の配線と第2の配線の一方のみを使用する場合と比較して小さな回路面積を実現することができる。その結果、小型の半導体装置を実現することが可能となる。図1Bに示した回路構成と配線の配置関係を用いることで、図1Aに示す第1の層間膜305がどのように薄い膜厚であっても第1の配線302および第2の配線303が重畳する領域を回路の一部として使用することが可能であるため、回路面積の縮小に有効である。一方で、半導体装置において、第1の層間膜305が容量素子の誘電体やトランジスタのゲート絶縁膜として用いられる場合には、第1の層間膜305は、厚さは10nm以上300nm以下、好ましくは10nm以上100nm以下、さらに好ましくは10nm以上30nm以下とすることが好ましい。また、図1Bに示した構成において、配線302aの膜厚が、配線303aの膜厚よりも薄い構成であっても構わない。このような場合には、配線302aのシート抵抗が、配線303aのシート抵抗よりも大きくなり、配線302aが大きな配線抵抗を有してしまうことが懸念される。しかしながら、回路100を横断して配置されるような長い配線には配線303aを用いることにより、配線302aを短い配線にのみ使用することができるため、配線302aが有する配線抵抗を小さくすることができる。その結果、配線抵抗による回路動作への影響を抑えることが可能となる。一方で、半導体装置の製造プロセスにおいては、配線302aの膜厚を薄くすることで、下層に配置される配線302aによって生じる段差が小さくなり、配線303aの断線や配線302aと配線303a間のショートを防ぐことができるため好ましい。一例として、配線302aの膜厚は50nm以上150nm以下とすることが好ましい。このような値とすることで、配線302aの配線抵抗による回路動作への影響を抑えられる範囲で大きなシート抵抗を有し、かつ、製造プロセスにおいて配線302aによって生じる段差の影響を抑えることができる。なお、図1Bでは、回路100内で配線302aとトランジスタ101のゲート電極とが電気的に接続されている場合を代表例として示したが、本実施の形態はこれに限定されない。配線302aは複数のトランジスタのゲート電極に接続されても良い。また、配線302aはトランジスタのゲート電極に接続される場合以外に、トランジスタのソース電極またはドレイン電極と接続されても良いし、容量素子、抵抗素子等の半導体素子と接続されても良い。また、図1Bに示した例とは別の半導体装置として、図2に示す回路構成と配線の配置関係を有する半導体装置について説明する。なお、半導体装置の断面構造は、図1Aに示す断面構造が適用される。図2には、回路200の回路構成と配線の配置関係を表した図を示す。回路200は、配線303bと、配線302bと、トランジスタ201、202とを有し、配線303bと配線302bとが重なって配置される領域203を有する。配線303bには回路200に入力される信号が与えられ、トランジスタ201のゲート電極に電気的に接続されている。また、配線302bには回路200から出力される信号が与えられ、トランジスタ202のソース電極またはドレイン電極の一方と電気的に接続されている。なお、配線303bは図1Aの第2の配線303を用いて形成され、配線302bは図1Aの第1の配線302を用いて形成される。また、配線303bと配線302bとには、同相の信号が与えられる。ここで同相の信号とは、同じ位相を有する信号を表す。デジタル信号であれば、HighハイおよびLowローの期間が互いに一致している信号を表すこととする。なお、デジタル信号における一致の度合いは、信号の立ち上がり時間あるいは立ち下がり時間が少なくとも一部重なっていることが好ましい。立ち上がり時間あるいは立ち下がり時間が重なっている場合は、立ち上がり時間あるいは立ち下がり時間が重なっていない場合と比較して、各配線が有する寄生容量への充放電が抑制されるため、信号の遅延時間が低減される効果がある。上述のように、一般に、図1Aに示すような断面構造を有する半導体装置は次のような課題を有する。第1の配線302と第2の配線303とが薄い第1の層間膜305によって隔てられるため、第1の配線302と第2の配線303が重なって配置される領域には大きな寄生容量が形成されてしまう。その結果、第1の配線302と第2の配線303に与えられる信号の遅延時間が大きくなり、回路動作が遅くなる、あるいは、動作しなくなるといった影響がある。この影響を回避するために、第1の配線302と第2の配線303の一方のみを使用する構成も可能であるが、使用できる配線数が一つ減ってしまうために、回路面積が大きくなるという課題がある。これに対し、図2に示すような構成とすると、配線303bと配線302bが重なって配置される領域203には大きな寄生容量が形成されてしまうにもかかわらず、信号の遅延時間への影響を抑制することができる。これは、配線303bと配線302bには同相の信号が与えられるため、寄生容量が形成される二端子間の電位差は小さく抑えられ、該二端子への充放電が抑制されるためである。その結果、薄い層間膜図1Aにおける第1の層間膜305によって隔てられた配線302bと配線303bが重なって配置される領域203を回路の一部として適用することが可能となり、配線302bと配線303bの一方のみを使用する場合と比較して小さな回路面積を実現することができる。その結果、小型の半導体装置を実現することが可能となる。なお、図1Aに示すように、第1の層間膜305が第2の層間膜306より薄い膜厚を有する構造は、様々な半導体装置が有しうる構造である。例えば、第1の配線302と第2の配線303とが素子形成層301に形成された半導体素子とは別の半導体素子の一部分として用いられるような構成があげられる。具体的には、第1の配線302と第2の配線303が容量素子の電極として用いられる場合が考えられる。容量素子は誘電体の膜厚が薄いほど容量値が大きくなるため、第1の層間膜305は薄いことが好ましい。また、第1の配線302がトランジスタのゲート電極として用いられ、第2の配線303がトランジスタのソース電極またはドレイン電極として用いられる場合、第1の層間膜305はゲート絶縁膜として用いられるため、薄く形成される場合がある。なお、第1の配線302をソース電極またはドレイン電極として用い、第2の配線303をゲート電極として用いてもよい。トランジスタとしては、半導体活性領域に非晶質シリコンを用いたトランジスタや、半導体活性領域に酸化物半導体を用いたトランジスタ等が挙げられる。その他にも、第1の配線302と第2の配線303が抵抗素子や記憶素子の一部分として用いられてもよい。図2に示した回路構成と配線の配置関係を用いることで、図1Aに示す第1の層間膜305がどのように薄い膜厚であっても、第1の配線302および第2の配線303が重畳する領域を回路の一部として使用することが可能であるため、回路面積の縮小に有効である。一方で、半導体装置において、第1の層間膜305が容量素子の誘電体やトランジスタのゲート絶縁膜として用いられる場合には、第1の層間膜305は、厚さは10nm以上300nm以下、好ましくは10nm以上100nm以下、さらに好ましくは10nm以上30nm以下とすることが好ましい。なお、図2では、回路200内で配線303bとトランジスタ201のゲート電極とが電気的に接続され、配線302bとトランジスタ202のソース電極またはドレイン電極の一方とが電気的に接続されている場合を代表例として示したが、本実施の形態はこれに限定されない。配線303bはトランジスタのソース電極またはドレイン電極の一方に接続されても良い。また、配線302bはトランジスタのゲート電極に接続されても良い。また、配線302bおよび配線303bは、複数のトランジスタのゲート電極またはソース電極またはドレイン電極に接続されても良いし、容量手段、抵抗手段、ダイオード等の半導体素子と接続されても良い。なお、本実施の形態では、配線303bは図1Aの第2の配線303を用いて形成され、配線302bは図1Aの第1の配線302を用いて形成される構成としたが、配線302bは図1Aの第2の配線303を用いて形成され、配線303bは図1Aの第1の配線302を用いて形成される構成としても構わない。なお、図2では、配線303bには回路200に入力される信号が与えられる構成としたが、本実施の形態はこれに限定されない。配線303bには回路200の内部信号の一つが与えられても構わない。また、図2では、配線302bには回路200から出力される信号が与えられる構成としたが、本実施の形態はこれに限定されない。配線302bには回路200の内部信号の一つが与えられても構わない。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、実施の形態1で示した回路構成を、半導体装置の駆動回路に適用した例を、図面を用いて説明する。本実施の形態では、半導体装置の一例として、記憶装置に適用する例を示す。<メモリセルの構成と動作>はじめに、記憶装置に含まれるメモリセル502の構成と動作について説明する。メモリセル502の回路図を図3に示す。図3に示すメモリセル502は、第1のトランジスタ1201、第2のトランジスタ1202、および容量素子1203を有する。第2のトランジスタ1202のゲート電極は第2の信号線S2と電気的に接続され、第2のトランジスタ1202のソース電極またはドレイン電極の一方は第1の信号線S1と電気的に接続されている。また、第2のトランジスタ1202のソース電極またはドレイン電極の他方は、第1のトランジスタ1201のゲート電極および容量素子1203の一方の電極と電気的に接続される。第1のトランジスタ1201のソース電極はソース線SLと電気的に接続され、第1のトランジスタ1201のドレイン電極はビット線BLと電気的に接続される。容量素子1203の電極の他方はワード線WLと電気的に接続される。ここで、第2のトランジスタ1202としては、酸化物半導体を用いたトランジスタを適用する。酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、このトランジスタをメモリセルに適用することにより極めて長期にわたり記憶した情報を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、メモリセルを含んで構成された半導体装置の消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。また、第1のトランジスタ1201としては、酸化物半導体以外の半導体材料を用いたトランジスタが適用される。なお、第1のトランジスタに用いる半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。このような半導体材料を用いた第1のトランジスタは、十分な高速動作が可能なため、記憶した情報の読み出しなどを高速に行うことが可能である。メモリセル502の断面を示す模式図を図4に示す。図4に示すように、メモリセル502は、第1のトランジスタ1301と、該第1のトランジスタ1301と少なくとも一部が重畳して設けられた第2のトランジスタ1302と、を含む。第2のトランジスタ1302は、第1のトランジスタ1301の上方に形成され、第1のトランジスタ1301のゲート電極と第2のトランジスタ1302のソース電極またはドレイン電極の一方は電気的に接続される。図4の第1のトランジスタ1301は図3の第1のトランジスタ1201に、図4の第2のトランジスタ1302は図3の第2のトランジスタ1202に対応する。図3に示す半導体装置では、第1のトランジスタ1201のゲート電極の電位保持が可能であると言う特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。はじめに、情報の書き込みおよび保持について説明する。まず、第2の信号線S2の電位を第2のトランジスタ1202がオン状態となる電位にして、第2のトランジスタ1202をオン状態とする。これにより、第1の信号線S1の電位が、第1のトランジスタ1201のゲート電極および容量素子1203に与えられる。すなわち、第1のトランジスタ1201のゲート電極および容量素子1203には所定の電位が与えられる書き込み。ここでは、異なる二つの電位を与える電荷以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHというのいずれかをS1を通じて与えられるものとする。なお、異なる3つおよびそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第2の信号線S2の電位を、第2のトランジスタ1202がオフ状態となる電位にして、第2のトランジスタ1202をオフ状態とすることにより、第1のトランジスタ1201のゲート電極に与えられる電荷が保持される保持。第2のトランジスタ1202のオフ電流はきわめて小さいから、第1のトランジスタ1201のゲート電極の電位は長時間にわたって保持されることになる。次に、情報の読み出しについて説明する。ソース線SLに所定の電位定電位を与えた状態で、ワード線WLに適切な電位読み出し電位を与えると、第1のトランジスタ1201のゲート電極に保持された電荷量に応じて、ビット線BLは異なる電位を取る。一般に、第1のトランジスタ1201をNチャネル型とすると、第1のトランジスタ1201のゲート電極にQHが与えられているときの見かけのしきい値電圧Vth-Hは、第1のトランジスタ1201のゲート電極にQLが与えられている場合の見かけのしきい値電圧Vth-Lより低くなるためである。ここで、見かけのしきい値電圧とは、第1のトランジスタ1201をオン状態とするために必要なワード線WLの電圧をいうものとする。したがって、ワード線WLの電位をVth-HとVth-Lとの間の電位VOとすることにより、第1のトランジスタ1201のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてQHが与えられていた場合には、ワード線WLの電位をVOとするとVOはVth-Hよりも高いため、第1のトランジスタ1201はオン状態となる。一方、書き込みにおいてQLが与えられていた場合には、ワード線WLの電位がVOとするとVOはVth-Lよりも低いため、第1のトランジスタ1201はオフ状態のままである。このため、ビット線BLの電位を判別することで、保持されている情報を読み出すことができる。なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルのワード線WLに対して、ゲート電極の状態に関わらず第1のトランジスタ1201がオン状態もしくはオフ状態となるような電位を与えればよい。具体的には、ゲート電極の状態に関わらず第1のトランジスタ1201をオン状態とするには、ワード線WLにVth-Lより大きな電位を与えればよく、ゲート電極の状態に関わらず第1のトランジスタ1201をオフ状態とするにはワード線WLにVth-Hよりも小さい電位を与えればよい。読み出しの対象ではないメモリセルのワード線WLに、第1のトランジスタ1201がオン状態となるような電位を与えるか、第1のトランジスタ1201がオフ状態となるような電位を与えるかは、メモリセル502の接続関係例えば、メモリセルが直列に接続されているか、並列に接続されているか等に応じて適宜決定することができる。次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様にして行なわれる。つまり、第2の信号線S2の電位を、第2のトランジスタ1202がオン状態となる電位にして、第2のトランジスタ1202をオン状態とする。これにより、第1の信号線S1の配線の電位新たなる情報に係る電位が、第1のトランジスタ1201のゲート電極および容量素子1203に与えられる。その後、第2の信号線S2の電位を、第2のトランジスタ1202がオフ状態となる電位にして、第2のトランジスタ1202をオフ状態とすることにより、第1のトランジスタ1201のゲート電極は、新たな情報に係る電荷が保持された状態となる。このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜トンネル絶縁膜の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。なお、第2のトランジスタ1202のソース電極またはドレイン電極は、第1のトランジスタ1201のゲート電極と電気的に接続されることにより、不揮発性記憶素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、第2のトランジスタ1202のソース電極またはドレイン電極と第1のトランジスタ1201のゲート電極が電気的に接続される部位をノードCと呼ぶ。第2のトランジスタ1202がオフの場合、ノードCは絶縁体中に埋設されたと見ることができ、ノードCには電荷が保持される。酸化物半導体を用いた第2のトランジスタ1202のオフ電流は、シリコン半導体などで形成されるトランジスタの10万分の1以下であるため、第2のトランジスタ1202のリーク電流によるノードCに蓄積される電荷の消失を無視することが可能である。つまり、第2のトランジスタ1202により、電力の供給が無くても情報の保持が可能という、実質的に不揮発な記憶装置を実現することが可能である。例えば、第2のトランジスタ1202の室温25°Cでのオフ電流が10zA1zAゼプトアンペアは1×10-21A以下であり、容量素子1203の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。<半導体装置の構成>図5に半導体装置の回路図の例を示す。図5に示す回路は、上述のメモリセル502と、該メモリセルを駆動する駆動回路の回路図である。図5に示す駆動回路はローデコーダ500、ロードライバ501、メモリセル502を有する。ロードライバ501およびメモリセル502はアレイ状に複数配置される。ロードライバ501はNANDゲート部504、第1のレベルシフタ505、第1のバッファ506、第2のNANDゲート507、第2のレベルシフタ508、第2のバッファ509を有する。NANDゲート部504は第1のNANDゲート503を有する。<駆動回路部の構成と動作>図5に示す駆動回路の動作について説明する。ローデコーダ500により複数あるロードライバ501のうち一つが選択される。ローデコーダ500の出力線は第1のNANDゲート503の入力部の一方および第2のNANDゲート507の入力部の一方と電気的に接続されている。一方、第1のNANDゲート503の入力部の他方は書き込みイネーブル信号線WEと電気的に接続され、また、第2のNANDゲート507の入力部の他方は読み出しイネーブル信号線REと電気的に接続されている。したがって、書き込み動作、すなわちWEがアクティブである場合には第1のNANDゲート503の出力がアクティブになり、読み出し動作、すなわちREがアクティブである場合には第2のNANDゲート507の出力がアクティブになる。第1のNANDゲート503の出力は第1のレベルシフタ505へ入力され、第2のNANDゲート507の出力は第2のレベルシフタ508へ入力される。一方、第1のレベルシフタ505の電源線に書き込み電圧VWが印加され、第2のレベルシフタ508の電源線として読み出し電圧VRが印加されている。したがって、第1のNANDゲート503の出力がアクティブである場合第1のレベルシフタ505によりローデコーダ500の出力が書き込み電圧に増幅され、第2のNANDゲート507の出力がアクティブである場合第2のレベルシフタ508により読み出し電圧に増幅される。第1のレベルシフタ505の出力は第1のバッファ506を通り第2の信号線S2としてメモリセル502に入力され、第2のレベルシフタ508の出力は第2のバッファ509を通りワード線WLとしてメモリセル502に入力される。メモリセル502にはほかにビット線BL、第1の信号線S1が接続される。図3に示すように、メモリセル502は、第1のトランジスタ1201と、第1のトランジスタ1201に重畳して設けられた第2のトランジスタ1202と、を有する。ここで、図4における、第1のトランジスタ1301を含む層1300は、図1Aにおける素子形成層301に対応する。また、本実施の形態において、第2のトランジスタ1202のソース電極またはドレイン電極と同じ工程で作製される駆動回路部の配線が、図1Aにおける第1の配線302に対応し、第2のトランジスタ1202のゲート絶縁膜と同じ工程で作製される層間膜が、図1Aにおける第1の層間膜305に対応し、第2のトランジスタ1202のゲート電極と同じ工程で作製される駆動回路部の配線が、図1Aにおける第2の配線303に対応する。この場合、実施の形態1の構成を適用することで、駆動回路部において、メモリセル502に含まれる第2のトランジスタ1202のソース電極またはドレイン電極と同じ工程で作製される配線と、該トランジスタのゲート電極と同じ工程で作製される配線と、を共に回路の一部として使用することができるため、駆動回路部の面積の縮小を図ることができる。より具体的には、NANDゲート部504、第1のレベルシフタ505、第2のレベルシフタ508に、実施の形態1に記載の回路構成を適用する。このうち、NANDゲート部504には図1Bに示す回路構成が、第1のレベルシフタ505および第2のレベルシフタ508には図2に示す回路構成が、それぞれ適用される。まず、NANDゲート部504への図1Bに示す回路構成の適用について図面を用いて説明を行う。図6は、NANDゲート部504の回路図である。図6に示す回路はN型トランジスタ601、602、P型トランジスタ603、604、信号線605、信号線606を有する。信号線605は、複数のNANDゲート図5のNANDゲート503およびNANDゲート507を駆動する共通の信号線である。信号線606は、信号線605と電気的に接続され、N型トランジスタ601のゲート電極およびP型トランジスタ603のゲート電極と電気的に接続される。図6において、信号線606を図1で示す第1の配線302とし、信号線605を図1で示す第2の配線303とする。より具体的に説明すると、信号線606を、メモリセル502に含まれる第2のトランジスタ1202のソース電極またはドレイン電極と同じ工程で作製し、信号線605を、該トランジスタのゲート電極と同じ工程で作製するものとする。したがって、メモリセル502に含まれる第2のトランジスタ1202のゲート絶縁膜と、信号線606と信号線605との間の層間膜と、が同じ工程で作製されるため、該層間膜の膜厚を薄くすることが可能である。層間膜の膜厚は10nm以上300nm以下、好ましくは10nm以上100nm以下、さらに好ましくは10nm以上30nm以下とすることができる。図6において、信号線606と信号線605とは重なって配置される領域607を有する。信号線605と信号線606が重なって配置される領域607には大きな寄生容量が形成されてしまうにもかかわらず、信号の遅延時間への影響を抑制することができる。これは、信号線605と信号線606とが導通しているため、寄生容量が形成される二端子は実質的に同電位となり、該二端子への充放電がほとんど生じないためである。なお、信号線605を、第2のトランジスタ1202のソース電極またはドレイン電極と同じ工程で作製し、信号線606を、該トランジスタのゲート電極と同じ工程で作製することも可能である。また、ソース電極またはドレイン電極と同じ工程で作製される配線の膜厚を100nm以上150nm以下とし、ゲート電極と同じ工程で作製される配線の膜厚と比較して薄くすることは、下層の配線第1の配線が段差になることによる断線を防ぐことができるため好ましい。図7は、NANDゲート部504の断面の一部を示した図である。図7に示す断面は、信号線700、NANDゲート702、信号線704を含み、NANDゲート702はトランジスタ703a、703bを含む。図7において、トランジスタ703a、703bは、メモリセル502に含まれる第1のトランジスタ1201と同じ工程で作製される。また、図7における信号線704が、図6における信号線606に対応し、図7における信号線700が図6における信号線605に対応する。また、図7において、信号線700と信号線704が重なる領域である領域705が、図6における領域607に対応する。図7において、信号線700は信号線704と電気的に接続され、信号線704はNANDゲート702内のトランジスタ703aのゲート電極およびトランジスタ703bのゲート電極と電気的に接続される。また、図8は、図6および図7に示すNANDゲート部504の上面図の一形態である。図8の破線A-A’は図7で示した断面図のA-A’に対応する。図8に示すNANDゲート802は、図7に示すNANDゲート702に対応し、信号線800は図7に示す信号線700に対応し、信号線804は図7に示す信号線704に対応し、信号線800と信号線804とが重なる領域805は図7に示す領域705に対応する。NANDゲート802の中のトランジスタ803aは図7に示すトランジスタ703aに対応し、トランジスタ803bは図7に示すトランジスタ703bに対応する。NANDゲート702を構成するトランジスタ703aは図6のN型トランジスタ601に、トランジスタ703bは図6のP型トランジスタ603に対応する。信号線700は図4の第2のトランジスタ1302のゲート電極と同一の配線層であり、信号線704は図4の第2のトランジスタ1302のソース電極またはドレイン電極と同一の配線層である。そのため、信号線700の膜厚は200nm以上とするのが好ましく、信号線704の膜厚は100nm以上150nm以下とするのが好ましい。領域705は、層間膜706を介して信号線700と信号線704とが積層して配置される領域である。層間膜706の膜厚は10nm以上300nm以下、好ましくは10nm以上100nm以下、さらに好ましくは10nm以上30nm以下とする。層間膜706は、図4の第2のトランジスタ1302のソース電極またはドレイン電極と、ゲート電極を隔てる膜すなわち、ゲート絶縁膜と同一工程で成膜される膜である。信号線700と信号線704は上述のような薄膜の層間膜706で隔てられているのみであるが、図6に示す回路構成を適用することで、信号線700と信号線704とは同一の信号が入力されるため、両者の層間絶縁膜の膜厚が薄くても互いの信号に影響を与えることがない。したがって、信号線700と信号線704とが重畳した領域705を有していた場合であっても、信号線700および信号線704を配線として機能させることができる。続いて、図5の半導体装置における第1のレベルシフタ505および第2のレベルシフタ508へ、図2に示す回路構成を適用した例について図9を用いて説明を行う。図9は、第1のレベルシフタ505および第2のレベルシフタ508の回路図である。図9に示すレベルシフタは、N型トランジスタ901、902、P型トランジスタ903、904、905、906を有する。図9に示すレベルシフタは、入力信号線と反転信号入力線の電位はハイのときに電源電位、ローのときに接地電位となる。また、出力信号線と反転信号出力線の電位はハイのときに高電位電源VDDH、ローのときに接地電位となる。第1のレベルシフタ505の場合は高電位電源としてVWが、第2のレベルシフタ508の場合は高電位電源としてVRが適用される。図9において、入力信号線910または出力信号線912の一方を、図1Aで示す第1の配線302とし、他方を図1Aで示す第2の配線303とする。より具体的に説明すると、入力信号線910または出力信号線912の一方を、メモリセル502に含まれる第2のトランジスタ1202のソース電極またはドレイン電極と同じ工程で作製し、他方を該トランジスタのゲート電極と同じ工程で作製するものとする。または、図9において、反転信号入力線911または反転信号出力線913の一方を、図1Aで示す第1の配線302とし、他方を図1Aで示す第2の配線303としてもよい。より具体的に説明すると、反転信号入力線911または反転信号出力線913の一方を、メモリセル502に含まれる第2のトランジスタ1202のソース電極またはドレイン電極と同じ工程で作製し、他方を該トランジスタのゲート電極と同じ工程で作製するものとする。これによって、入力信号線910と出力信号線912との間の層間膜、または反転信号入力線911と反転信号出力線913との間の層間膜、あるいはその双方、がメモリセル502に含まれる第2のトランジスタ1202のゲート絶縁膜と同じ工程で作製されるため、該層間膜の膜厚を薄くすることが可能である。層間膜の膜厚は10nm以上300nm以下、好ましくは10nm以上100nm以下、さらに好ましくは10nm以上30nm以下とすることができる。なお、入力信号線910は、入力信号INを入力する配線であり、反転信号入力線911は、入力信号の反転信号INBを入力する配線である。また、出力信号線912は、出力信号OUTを出力する配線であり、反転信号出力線913は、出力信号の反転信号OUTBを出力する配線である。なお、メモリセル502に含まれる第2のトランジスタ1302をトップゲート型のトランジスタとする場合、図1Aに示す第1の配線302を、第2のトランジスタ1302のソース電極またはドレイン電極と同じ工程で作製される配線とし、第2の配線303を第2のトランジスタ1302のゲート電極と同じ工程で作製される配線とするのが好ましい。第2のトランジスタ1302において、ソース電極またはドレイン電極は、ゲート電極よりも薄い膜厚を有するため、第1の配線が段差になることによる第2の配線の断線を防ぐことができるためである。なお、第1の配線第2のトランジスタ1302のソース電極またはドレイン電極の膜厚は、100nm以上150nm以下とするのが好ましい。なお、図9ではハイ信号を電源電位から高電位電源に変換するタイプのレベルシフタを示したが、ロー信号を接地電位から低電位電源に変換するタイプのレベルシフタにも同様に適用が可能である。図10は、図9に示すレベルシフタの断面の一部を示した図である。図10に示す断面は、トランジスタ1000、配線1001、配線1002を含む。図10において、トランジスタ1000は、メモリセル502に含まれる第1のトランジスタ1201と同じ工程で作製される。また、図10に示すレベルシフタは、配線1001と配線1002とが重なる領域である領域1003を有している。配線1001はトランジスタ1000のソース電極またはドレイン電極の一方と電気的に接続される。また、図示しないが、配線1002はトランジスタ1000とは異なるトランジスタのゲート電極と電気的に接続される。図10に示すトランジスタ1000は、図9のインバータ900内のトランジスタに対応し、配線1001は図9の反転信号入力線911に対応し、配線1002は図9の反転信号出力線913に対応する。または、配線1001は、図9の入力信号線910に対応し、配線1002は図9の出力信号線912に対応する。また、図11は、図9および図10に示すレベルシフタの上面図の一形態である。図11の破線B-B’は図10で示した断面図のB-B’に対応する。図11に示すトランジスタ1100は、図10に示すトランジスタ1000に対応し、配線1101は図10に示す配線1001に対応し、配線1102は図10に示す配線1002に対応し、配線1101と配線1102とが重なる領域1103は図10に示す領域1003に対応する。図10において、配線1001は図4の第2のトランジスタ1302のゲート電極と同一の工程で作製される配線であり、配線1002は図4の第2のトランジスタ1302のソース電極またはドレイン電極と同一の工程で作製される配線である。そのため、配線1001の膜厚は200nm以上とするのが好ましく、配線1002の膜厚は100nm以上150nm以下とするのが好ましい。領域1003は、層間膜1006を介して配線1001と配線1002とが積層して配置される領域である。層間膜1006の膜厚は10nm以上300nm以下、好ましくは10nm以上100nm以下、さらに好ましくは10nm以上30nm以下とする。層間膜1006は、図4の第2のトランジスタ1302のソース電極またはドレイン電極と、ゲート電極を隔てる膜すなわち、ゲート絶縁膜と同一工程で成膜される膜である。図2の回路構成を適用したレベルシフタは、配線1001と配線1002は上述のような薄膜の層間膜で隔てられているのみであるが、配線1001と配線1002とは同相の信号が入力されるため、両者の層間の膜厚が薄くても寄生容量による影響を抑えることができる。したがって、領域1003に示すような、配線1001と配線1002とが重畳した領域1003を有していた場合であっても、配線1001と配線1002を、配線として機能させることができる。また、図5の半導体装置における、第1のレベルシフタ505および第2のレベルシフタ508へ、図2に示す回路構成を適用した例は、図9乃至図11に示す構成に限られるものではない。例えば、図12および図13に示すような構成のレベルシフタとしても良い。図12は、第1のレベルシフタ505および第2のレベルシフタ508の回路図であり、図13は、図12に示すレベルシフタの断面の一部を示した図である。図12に示すレベルシフタは、インバータ1400、N型トランジスタ1401、1402、P型トランジスタ1403、1404、1405、1406を有する。インバータ1400はN型トランジスタ1407、P型トランジスタ1408を有する。図12に示すレベルシフタは、入力信号線と反転信号入力線の電位はハイのときに電源電位、ローのときに接地電位となる。また、出力信号線と反転信号出力線の電位はハイのときに高電位電源VDDH、ローのときに接地電位となる。すなわち、第1のレベルシフタ505の場合は高電位電源としてVWが、第2のレベルシフタ508の場合は高電位電源としてVRが適用される。図12において、入力信号線1410または出力信号線1412の一方を、図1Aで示す第1の配線302とし、他方を図1Aで示す第2の配線303とする。より具体的に説明すると、入力信号線1410または出力信号線1412の一方を、メモリセル502に含まれる第2のトランジスタ1202のソース電極またはドレイン電極と同じ工程で作製し、他方を該トランジスタのゲート電極と同じ工程で作製するものとする。または、図12において、反転信号入力線1411または反転信号出力線1413の一方を、図1Aで示す第1の配線302とし、他方を図1Aで示す第2の配線303としてもよい。より具体的に説明すると、反転信号入力線1411または反転信号出力線1413の一方を、メモリセル502に含まれる第2のトランジスタ1202のソース電極またはドレイン電極と同じ工程で作製し、他方を該トランジスタのゲート電極と同じ工程で作製するものとする。これによって、入力信号線1410と出力信号線1412との間の層間膜、または反転信号入力線1411と反転信号出力線1413との間の層間膜、あるいはその双方、がメモリセル502に含まれる第2のトランジスタ1202のゲート絶縁膜と同じ工程で作製されるため、該層間膜の膜厚を薄くすることが可能である。層間膜の膜厚は10nm以上300nm以下、好ましくは10nm以上100nm以下、さらに好ましくは10nm以上30nm以下とすることができる。なお、入力信号線1410は、入力信号INを入力する配線であり、反転信号入力線1411は、入力信号の反転信号INBを入力する配線である。また、出力信号線1412は、出力信号OUTを出力する配線であり、反転信号出力線1413は、出力信号の反転信号OUTBを出力する配線である。なお、メモリセル502に含まれる第2のトランジスタ1302をトップゲート型のトランジスタとする場合、図1に示す第1の配線302を、第2のトランジスタ1302のソース電極またはドレイン電極と同じ工程で作製される配線とし、第2の配線303を第2のトランジスタ1302のゲート電極と同じ工程で作製される配線とするのが好ましい。第2のトランジスタ1302において、ソース電極またはドレイン電極は、ゲート電極よりも薄い膜厚を有するため、第1の配線が段差になることによる第2の配線の断線を防ぐことができるためである。なお、第1の配線第2のトランジスタ1302のソース電極またはドレイン電極の膜厚は、100nm以上150nm以下とするのが好ましい。なお、図12ではハイ信号を電源電位から高電位電源に変換するタイプのレベルシフタを示したが、ロー信号を接地電位から低電位電源に変換するタイプのレベルシフタにも同様に適用が可能である。図13は、図12に示すレベルシフタの断面の一部を示した図である。図13に示す断面は、トランジスタ1500、配線1501、配線1502を含む。図13において、トランジスタ1500は、メモリセル502に含まれる第2のトランジスタ1202と同じ工程で作製される。また、図13に示すレベルシフタは、配線1501と配線1502とが重なる領域である領域1503を有している。配線1501はトランジスタ1500のソース電極またはドレイン電極の一方と電気的に接続される。また、図示しないが、配線1502はトランジスタ1500とは異なるトランジスタのゲート電極と電気的に接続される。図13に示すトランジスタ1500は、図12のインバータ1400内のN型トランジスタ1407に対応し、配線1501は図12の反転信号入力線1411に対応し、配線1502は図12の反転信号出力線1413に対応する。または、配線1501は、図12の入力信号線1410に対応し、配線1502は図12の出力信号線1412に対応する。図13において、配線1501は図4の第2のトランジスタ1302のゲート電極と同一の工程で作製される配線であり、配線1502は図4の第2のトランジスタ1302のソース電極またはドレイン電極と同一の工程で作製される配線である。そのため、配線1501の膜厚は200nm以上とするのが好ましく、配線1502の膜厚は100nm以上150nm以下とするのが好ましい。領域1503は、層間膜1506を介して配線1501と配線1502とが積層して配置される領域である。層間膜1506の膜厚は10nm以上300nm以下、好ましくは10nm以上100nm以下、さらに好ましくは10nm以上30nm以下とする。層間膜1506は、図4の第2のトランジスタ1302のソース電極またはドレイン電極と、ゲート電極を隔てる膜すなわち、ゲート絶縁膜と同一工程で成膜される膜である。図2の回路構成を適用したレベルシフタは、配線1501と配線1502は上述のような薄膜の層間膜で隔てられているのみであるが、配線1501と配線1502とは同相の信号が入力されるため、両者の層間の膜厚が薄くても寄生容量による影響を抑えることができる。したがって、領域1503に示すような、配線1501と配線1502とが重畳した領域1503を有していた場合であっても、配線1501と配線1502を、配線として機能させることができる。次に、図5に示す半導体装置においても用いることができる、バッファを有する回路へ図1Aに示す構成を適用した例について図14を用いて説明を行う。図14は、半導体装置が有する複数の回路に入力する共通の信号線と、該信号線から分岐し回路内の配線として用いる信号線とを有する回路の一態様を示した図である。図14に示す回路1601はバッファ1602、回路1603を有し、バッファ1602の入力電極は信号線1604と電気的に接続される。信号線1600は回路1601を含む複数の回路を駆動する共通の信号線であり、信号線1604と電気的に接続される。信号線1605はバッファ1602の出力端子および回路1603の入力端子と電気的に接続される。図14において、信号線1604を、図1で示す第1の配線302とし、信号線1600を図1で示す第2の配線303とする。より具体的に説明すると、信号線1604を、メモリセル502に含まれる第2のトランジスタ1202のソース電極またはドレイン電極と同じ工程で作製し、信号線1600を該トランジスタのゲート電極と同じ工程で作製するものとする。また、同様に、信号線1605を図1で示す第1の配線302とすることができる。これによって、メモリセル502に含まれる第2のトランジスタ1202のゲート絶縁膜と、信号線1600と信号線1604との間の層間膜および、信号線1600と信号線1605との間の層間膜が同じ工程で作製されるため、これらの層間膜の膜厚を薄くすることが可能である。層間膜の膜厚は10nm以上300nm以下、好ましくは10nm以上100nm以下、さらに好ましくは10nm以上30nm以下とすることができる。なお、メモリセル502に含まれる第2のトランジスタ1202をトップゲート型のトランジスタとする場合、図1に示す第1の配線302を、第2のトランジスタ1302のソース電極またはドレイン電極と同じ工程で作製される配線とし、第2の配線303を第2のトランジスタ1302のゲート電極と同じ工程で作製される配線とするのが好ましい。第2のトランジスタ1302において、ソース電極またはドレイン電極は、ゲート電極よりも薄い膜厚を有するため、第1の配線が段差になることによる第2の配線の断線を防ぐことができるためである。なお、第1の配線第2のトランジスタ1302のソース電極またはドレイン電極の膜厚は、100nm以上150nm以下とするのが好ましい。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について図15乃至図20を参照して説明する。具体的には、記憶装置に搭載可能なメモリセルの構成およびその作製方法について説明する。<半導体装置の断面構成および平面構成>図15は、半導体装置の構成の一例である。図15Aには、半導体装置の断面を、図15Bには、半導体装置の平面を、それぞれ示す。ここで、図15Aは、図15BのA1-A2およびB1-B2における断面に相当する。図15Aおよび図15Bに示す半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有する。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。図15に示す半導体装置は、メモリセルとして用いることができる。なお、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ162に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。図15におけるトランジスタ160は、半導体基板400上の半導体層中に設けられたチャネル形成領域134と、チャネル形成領域134を挟むように設けられた不純物領域132ソース領域およびドレイン領域とも記すと、チャネル形成領域134上に設けられたゲート絶縁膜122aと、ゲート絶縁膜122a上にチャネル形成領域134と重畳するように設けられたゲート電極128aと、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。また、ドレイン電極との記載には、ドレイン領域が含まれうる。また、半導体基板400上の半導体層中に設けられた不純物領域126には、導電層128bが接続されている。ここで、導電層128bは、トランジスタ160のソース電極やドレイン電極としても機能する。また、不純物領域132と不純物領域126との間には、不純物領域130が設けられている。また、トランジスタ160を覆うように絶縁層136、絶縁層138、および絶縁層140が設けられている。なお、高集積化を実現するためには、図15に示すようにトランジスタ160がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲート電極128aの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域132を設けても良い。図15におけるトランジスタ162は、絶縁層140などの上に設けられた酸化物半導体層144と、酸化物半導体層144と電気的に接続されているソース電極またはドレイン電極142a、およびドレイン電極またはソース電極142bと、酸化物半導体層144、ソース電極142aおよびドレイン電極142bを覆うゲート絶縁膜146と、ゲート絶縁膜146上に酸化物半導体層144と重畳するように設けられたゲート電極148aと、を有する。ここで、酸化物半導体層144は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層144では、キャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。例えば、室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができる。なお、図15のトランジスタ162では、微細化に起因して素子間に生じるリーク電流を抑制するために、島状に加工された酸化物半導体層144を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層144の汚染を防止できる。図15における容量素子164は、ドレイン電極142b、ゲート絶縁膜146、および導電層148b、とで構成される。すなわち、ドレイン電極142bは、容量素子164の一方の電極として機能し、導電層148bは、容量素子164の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層144とゲート絶縁膜146とを積層させる場合には、ドレイン電極142bと、導電層148bとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子164を設けない構成とすることもできる。本実施の形態では、トランジスタ162および容量素子164が、トランジスタ160と少なくとも一部が重畳するように設けられている。このような平面レイアウトを採用することにより、高集積化を図ることができる。例えば、最小加工寸法をFとして、メモリセルの占める面積を15F2~25F2とすることが可能である。トランジスタ162および容量素子164の上には、絶縁層150が設けられている。そして、ゲート絶縁膜146および絶縁層150に形成された開口には、配線154が設けられている。配線154は、メモリセルの一と他のメモリセルとを接続する配線である。配線154は、ソース電極142aと、導電層128bとを介して、不純物領域126に接続されている。これにより、トランジスタ160におけるソース領域またはドレイン領域と、トランジスタ162におけるソース電極142aと、をそれぞれ異なる配線に接続する場合と比較して、配線の数を削減することができるため、半導体装置の集積度を向上させることができる。また、導電層128bを設けることにより、不純物領域126とソース電極142aの接続する位置と、ソース電極142aと配線154との接続する位置を、重畳して設けることができる。このような平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。なお、図15に示す半導体装置において、トランジスタ160を含む層が、図1Aにおける素子形成層301に相当する。本実施の形態で示す半導体記憶装置は、図15に図示するメモリセルと、該メモリセルを駆動するための駆動回路部図示せずと、を有している。図1Aにおける第1の配線302は、駆動回路部内においてトランジスタ162のソース電極142aドレイン電極142bと同じ工程で作製される配線同層の配線に相当する。また、図1Aにおける第1の層間膜305は、駆動回路部内においてトランジスタ162のゲート絶縁膜146と同じ工程で作製される絶縁層に相当する。なお、ゲート絶縁膜146をパターン形成せずに、第1の層間膜305として用いることも可能である。また、図1Aにおける第2の配線303は、駆動回路部内においてトランジスタ162のゲート電極148aと同じ工程で作製される配線に相当する。また、図1Aにおける第2の層間膜306は、トランジスタ162の絶縁層150と同じ工程で作製される絶縁層に相当する。なお、絶縁層150をパターン形成せずに、第2の層間膜306として用いることも可能である。また、図1Aにおける第3の配線304は、駆動回路部内においてトランジスタ162の配線154と同じ工程で作製される配線に相当する。<SOI基板の作製方法>次に、上記半導体装置の作製に用いられるSOI基板の作製方法の一例について、図16を参照して説明する。まず、ベース基板として半導体基板400を準備する図16A参照。半導体基板400としては、単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いることができる。また、半導体基板として、太陽電池級シリコンSOG-Si:SolarGradeSilicon基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。なお、半導体基板400に変えて、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。半導体基板400は、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、半導体基板400に対して、塩酸過酸化水素水混合溶液HPM、硫酸過酸化水素水混合溶液SPM、アンモニア過酸化水素水混合溶液APM、希フッ酸DHF等を用いて洗浄を行うのが好ましい。次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板410を用いる図16B参照。なお、ここでは、ボンド基板として単結晶のものを用いるが、ボンド基板の結晶性を単結晶に限る必要はない。単結晶半導体基板410としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第14族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径5インチ125mm、直径6インチ150mm、直径8インチ200mm、直径12インチ300mm、直径16インチ400mmサイズの円形のものが代表的である。なお、単結晶半導体基板410の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板410は、CZチョクラルスキー法やFZフローティングゾーン法を用いて作製することができる。単結晶半導体基板410の表面には酸化膜412を形成する図16C参照。なお、汚染物除去の観点から、酸化膜412の形成前に、塩酸過酸化水素水混合溶液HPM、硫酸過酸化水素水混合溶液SPM、アンモニア過酸化水素水混合溶液APM、希フッ酸DHF、FPMフッ酸、過酸化水素水、純水の混合液等を用いて単結晶半導体基板410の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。酸化膜412は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜412の作製方法としては、熱酸化法、CVD法、スパッタリング法などがある。また、CVD法を用いて酸化膜412を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン略称;TEOS:化学式SiOC2H54等の有機シランを用いて酸化シリコン膜を形成することが好ましい。本実施の形態では、単結晶半導体基板410に熱酸化処理を行うことにより酸化膜412ここでは、SiOx膜を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。例えば、塩素Clが添加された酸化性雰囲気中で単結晶半導体基板410に熱酸化処理を行うことにより、塩素酸化された酸化膜412を形成することができる。この場合、酸化膜412は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属例えば、Fe、Cr、Ni、Mo等を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基板410の汚染を低減させることができる。なお、酸化膜412に含有させるハロゲン原子は塩素原子に限られない。酸化膜412にはフッ素原子を含有させてもよい。単結晶半導体基板410表面をフッ素酸化する方法としては、HF溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、NF3を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。次に、イオンを電界で加速して単結晶半導体基板410に照射し、添加することで、単結晶半導体基板410の所定の深さに結晶構造が損傷した脆化領域414を形成する図16D参照。脆化領域414が形成される領域の深さは、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域414は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板410から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、10nm以上500nm以下、好ましくは50nm以上200nm以下程度となるように平均侵入深さを調節すれば良い。当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板410に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、H3の比率を高くすると良い。具体的には、H、H2、H3の総量に対してH3の割合が50以上より好ましくは80以上となるようにする。H3の割合を高めることで、イオン照射の効率を向上させることができる。なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れを抑えることが可能である。なお、イオンドーピング装置を用いて脆化領域414を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜412を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板410の汚染を防ぐことができる。次に、半導体基板400と、単結晶半導体基板410とを対向させ、酸化膜412を介して密着させる。これにより、半導体基板400と、単結晶半導体基板410とが貼り合わされる図16E参照。なお、単結晶半導体基板410と貼り合わせる半導体基板400の表面に酸化膜または窒化膜を成膜してもよい。貼り合わせの際には、半導体基板400または単結晶半導体基板410の一箇所に、0.001N/cm2以上100N/cm2以下、例えば、1N/cm2以上20N/cm2以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、密着させた部分において半導体基板400と酸化膜412の接合が生じ、当該部分を始点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。なお、単結晶半導体基板410と半導体基板400とを貼り合わせる前には、貼り合わせに係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板410と半導体基板400との界面での接合強度を向上させることができる。表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域414における分離が生じない温度例えば、室温以上400°C未満とする。また、この温度範囲で加熱しながら、半導体基板400と酸化膜412とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、RTA瞬間熱アニール、RapidThermalAnneal装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。次に、熱処理を行うことにより、単結晶半導体基板410を脆化領域において分離して、半導体基板400上に、酸化膜412を介して単結晶半導体層416を形成する図16F参照。なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層416の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理温度は、300°C以上600°C以下とすればよく、400°C以上500°C以下とすると、より効果的である。なお、単結晶半導体基板410を分離した後には、単結晶半導体層416に対して、500°C以上の温度で熱処理を行い、単結晶半導体層416中に残存する水素の濃度を低減させてもよい。次に、単結晶半導体層416の表面にレーザー光を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層418を形成する図16G参照。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。なお、本実施の形態においては、単結晶半導体層416の分離に係る熱処理の直後に、レーザー光の照射処理を行っているが、本発明の一態様はこれに限定して解釈されない。単結晶半導体層416の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層416表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、単結晶半導体層416表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。なお、上記エッチング処理としては、ウェットエッチング、ドライエッチングのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した後、単結晶半導体層416の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層416の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方を用いればよい。以上の工程により、良好な特性の単結晶半導体層418を有するSOI基板を得ることができる図16G参照。<半導体装置の作製方法>次に、上記のSOI基板を用いた半導体装置の作製方法について、図17乃至図20を参照して説明する。<下部のトランジスタの作製方法>はじめに下部のトランジスタ160の作製方法について、図17および図18を参照して説明する。なお、図17および図18は、図16に示す方法で作成したSOI基板の一部であって、図15Aに示す下部のトランジスタに相当する断面工程図である。まず、単結晶半導体層418を島状に加工して、半導体層120を形成する図17A参照。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物元素や、p型の導電性を付与する不純物元素を半導体層に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。次に、半導体層120を覆うように絶縁層122を形成する図17B参照。絶縁層122は、後にゲート絶縁膜となるものである。絶縁層122は、例えば、半導体層120表面の熱処理熱酸化処理や熱窒化処理などによって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層122は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0等を含む単層構造または積層構造とすることが望ましい。また、絶縁層122の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。本実施の形態では、プラズマCVD法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。次に、絶縁層122上にマスク124を形成し、一導電性を付与する不純物元素を半導体層120に添加して、不純物領域126を形成する図17C参照。なお、ここでは、不純物元素を添加した後、マスク124は除去する。次に、絶縁層122上にマスクを形成し、絶縁層122が不純物領域126と重畳する領域の一部を除去することにより、ゲート絶縁膜122aを形成する図17D参照。絶縁層122の除去方法として、ウェットエッチングまたはドライエッチングなどのエッチング処理を用いることができる。次に、ゲート絶縁膜122a上にゲート電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ゲート電極128aおよび導電層128bを形成する図17E参照。ゲート電極128aおよび導電層128bに用いる導電層としては、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。また、導電層の加工は、レジストマスクを用いたエッチングによって行うことができる。次に、ゲート電極128aおよび導電層128bをマスクとして、一導電型を付与する不純物元素を半導体層に添加して、チャネル形成領域134、不純物領域132、および不純物領域130を形成する図18A参照。例えば、n型トランジスタを形成するためには、リンPやヒ素Asなどの不純物元素を添加すればよく、p型トランジスタを形成するためには、硼素BやアルミニウムAlなどの不純物元素を添加すればよい。ここで、添加される不純物元素の濃度は適宜設定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う。ここで、不純物領域の濃度は、不純物領域126、不純物領域132、不純物領域130の順に高くなる。次に、ゲート絶縁膜122a、ゲート電極128a、導電層128bを覆うように、絶縁層136、絶縁層138および絶縁層140を形成する図18B参照。絶縁層136、絶縁層138、絶縁層140は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層136、絶縁層138、絶縁層140に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層136、絶縁層138、絶縁層140には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層136や絶縁層138、絶縁層140は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態では、絶縁層136として酸化窒化シリコン、絶縁層138として窒化酸化シリコン、絶縁層140として酸化シリコンを用いる場合について説明する。なお、ここでは、絶縁層136、絶縁層138および絶縁層140の積層構造としているが、開示する発明の一態様はこれに限定されない。1層または2層としても良いし、4層以上の積層構造としても良い。次に、絶縁層138および絶縁層140にCMP化学的機械研磨処理やエッチング処理を行うことにより、絶縁層138および絶縁層140を平坦化する図18C参照。ここでは、絶縁層138が一部露出されるまで、CMP処理を行う。絶縁層138に窒化酸化シリコンを用い、絶縁層140に酸化シリコンを用いた場合、絶縁層138はエッチングストッパとして機能する。次に、絶縁層138および絶縁層140にCMP処理やエッチング処理を行うことにより、ゲート電極128aおよび導電層128bの上面を露出させる図18D参照。ここでは、ゲート電極128aおよび導電層128bが一部露出されるまで、エッチング処理を行う。当該エッチング処理は、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。ゲート電極128aおよび導電層128bの一部を露出させる工程において、後に形成されるトランジスタ162の特性を向上させるために、絶縁層136、絶縁層138、絶縁層140の表面は可能な限り平坦にしておくことが好ましい。以上の工程により、下部のトランジスタ160を形成することができる図18D参照。なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。<上部のトランジスタの作製方法>次に、上部のトランジスタ162の作製方法について、図19および図20を参照して説明する。まず、ゲート電極128a、導電層128b、絶縁層136、絶縁層138、絶縁層140などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層144を形成する図19A参照。なお、酸化物半導体層を形成する前に、絶縁層136、絶縁層138、絶縁層140の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法をはじめとするPVD法やプラズマCVD法などのCVD法などを用いて形成することができる。用いる酸化物半導体としては、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。また、酸化物半導体として、InMO3ZnOmm>0、且つ、mは整数でないで表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In3SnO5ZnOnn>0、且つ、nは整数で表記される材料を用いてもよい。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子数比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子数比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。例えば、In-Sn-Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物の組成の近傍であるとは、a、b、cが、a―A2b―B2c―C2≦r2を満たすことを言い、rは、例えば、0.05とすればよい。他の酸化物でも同様である。酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現でき、以下の式にて定義される。なお、上記において、S0は、測定面座標x1,y1x1,y2x2,y1x2,y2で表される4点によって囲まれる長方形の領域の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。本実施の形態では、c軸配向し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なるc軸を中心に回転した結晶CAAC:CAxisAlignedCrystalともいう。を含む酸化物について説明する。CAACを含む酸化物とは、広義に、非単結晶であって、そのab面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。CAACは単結晶ではないが、非晶質のみから形成されているものでもない。また、CAACは結晶化した部分結晶部分を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。CAACに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、CAACを構成する個々の結晶部分のc軸は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向に揃っていてもよい。または、CAACを構成する個々の結晶部分のab面の法線は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向を向いていてもよい。CAACは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。このようなCAACの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子または窒素原子の層状配列が認められる結晶を挙げることもできる。CAACに含まれる結晶構造の一例について図24乃至図26を用いて詳細に説明する。なお、特に断りがない限り、図24乃至図26は上方向をc軸方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。図24Aに、1個の6配位のInと、Inに近接の6個の4配位の酸素原子以下4配位のOと、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図24Aの構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図24Aの上半分および下半分にはそれぞれ3個ずつ4配位のOがある。図24Aに示す小グループは電荷が0である。図24Bに、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子以下3配位のOと、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれもab面に存在する。図24Bの上半分および下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、図24Bに示す構造をとりうる。図24Bに示す小グループは電荷が0である。図24Cに、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造を示す。図24Cの上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。または、図24Cの上半分に3個の4配位のOがあり、下半分に1個の4配位のOがあってもよい。図24Cに示す小グループは電荷が0である。図24Dに、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造を示す。図24Dの上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。図24Dに示す小グループは電荷が1となる。図24Eに、2個のZnを含む小グループを示す。図24Eの上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図24Eに示す小グループは電荷が-1となる。ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループユニットセルともいう。と呼ぶ。ここで、これらの小グループ同士が結合する規則について説明する。図24Aに示す6配位のInの上半分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Inを有する。5配位のGaの上半分の1個のOは、下方向に1個の近接Gaを有し、下半分の1個のOは、上方向に1個の近接Gaを有する。4配位のZnの上半分の1個のOは、下方向に1個の近接Znを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Znを有する。このように、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。したがって、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、6配位の金属原子InまたはSnが下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子GaまたはIn、または4配位の金属原子Znのいずれかと結合することになる。これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。図25Aに、In-Sn-Zn-O系の層構造を構成する中グループのモデル図を示す。図25Bに、3つの中グループで構成される大グループを示す。なお、図25Cは、図25Bの層構造をc軸方向から観察した場合の原子配列を示す。図25Aにおいては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、図25Aにおいて、Inの上半分および下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図25Aにおいて、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。図25Aにおいて、In-Sn-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グループが複数結合して大グループを構成する。ここで、3配位のOおよび4配位のOの場合、結合1本当たりの電荷はそれぞれ-0.667、-0.5と考えることができる。例えば、In6配位または5配位、Zn4配位、Sn5配位または6配位の電荷は、それぞれ3、2、4である。従って、Snを含む小グループは電荷が1となる。そのため、Snを含む層構造を形成するためには、電荷1を打ち消す電荷-1が必要となる。電荷-1をとる構造として、図24Eに示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。具体的には、図25Bに示した大グループが繰り返されることで、In-Sn-Zn-O系の結晶In2SnZn3O8を得ることができる。なお、得られるIn-Sn-Zn-O系の層構造は、In2SnZn2O7ZnOmmは0または自然数。とする組成式で表すことができる。また、このほかにも、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物や、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する。、In-Al-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物や、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物や、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物や、In-Ga系酸化物などを用いた場合も同様である。例えば、図26Aに、In-Ga-Zn-O系の層構造を構成する中グループのモデル図を示す。図26Aにおいて、In-Ga-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。この中グループが複数結合して大グループを構成する。図26Bに3つの中グループで構成される大グループを示す。なお、図26Cは、図26Bの層構造をc軸方向から観察した場合の原子配列を示している。ここで、In6配位または5配位、Zn4配位、Ga5配位の電荷は、それぞれ3、2、3であるため、In、ZnおよびGaのいずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。また、In-Ga-Zn-O系の層構造を構成する中グループは、図26Aに示した中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りうる。また、In-Sn-Zn系酸化物は、ITZOと呼ぶことができ、用いるターゲットの組成比は、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、または20:45:35などとなる酸化物ターゲットを用いる。また、酸化物半導体としてIn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2モル数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル数比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=15:1~1.5:1モル数比に換算するとIn2O3:ZnO=15:2~3:4とする。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。また、酸化物半導体層の厚さは、3nm以上30nm以下とするのが望ましい。酸化物半導体層を厚くしすぎると例えば、膜厚を50nm以上、トランジスタがノーマリーオンとなってしまう恐れがあるためである。酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。本実施の形態では、酸化物半導体層を、In-Ga-Zn-O系の酸化物ターゲットを用いたスパッタリング法により形成する。In-Ga-Zn-O系の酸化物ターゲットとしては、例えば、組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の酸化物ターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比の酸化物ターゲットを用いることもできる。酸化物ターゲットの充填率は、90以上100以下、好ましくは95以上99.9以下とする。充填率の高い酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができるためである。成膜の雰囲気は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。例えば、酸化物半導体層は、次のように形成することができる。まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、200°Cを超えて500°C以下、好ましくは300°Cを超えて500°C以下、より好ましくは350°C以上450°C以下となるように加熱する。次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物より好ましくは炭素原子を含む化合物もなどが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。成膜中の基板温度が低温例えば、100°C以下の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。成膜条件の一例として、基板とターゲットの間との距離を60mm、圧力を0.4Pa、直流DC電源を0.5kW、基板温度を400°C、成膜雰囲気を酸素酸素流量比率100雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質パーティクル、ごみともいうが軽減でき、膜厚分布も均一となるため好ましい。なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質パーティクル、ごみともいうを除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。その後、酸化物半導体層144に対して、熱処理第1の熱処理を行ってもよい。熱処理を行うことによって、酸化物半導体層144中に含まれる水素原子を含む物質をさらに除去することができる。熱処理の温度は、不活性ガス雰囲気下、250°C以上700°C以下、好ましくは450°C以上600°C以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層144は大気に触れさせず、水や水素の混入が生じないようにする。ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行ってもよい。次に、酸化物半導体層144などの上に、ソース電極およびドレイン電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ソース電極142a、ドレイン電極142bを形成する図19B参照。導電層は、PVD法や、CVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極142aおよびドレイン電極142bへの加工が容易であるというメリットがある。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3-SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3-ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。導電層のエッチングは、形成されるソース電極142aおよびドレイン電極142bの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。ソース電極142a、ドレイン電極142bの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁膜146の被覆性を向上し、段切れを防止することができる。上部のトランジスタのチャネル長Lは、ソース電極142a、およびドレイン電極142bの下端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、10nm以上1000nm1μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。次に、ソース電極142a、ドレイン電極142bを覆い、かつ、酸化物半導体層144の一部と接するように、ゲート絶縁膜146を形成する図19C参照。ゲート絶縁膜146は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁膜146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0、などを含むように形成するのが好適である。ゲート絶縁膜146は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁膜を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁膜146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁膜146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。また、酸化物半導体層144に接する絶縁層本実施の形態においては、ゲート絶縁膜146は、第13族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には第13族元素を含むものが多く、第13族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。第13族元素を含む絶縁材料とは、絶縁材料に一または複数の第13族元素を含むことを意味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量原子よりアルミニウムの含有量原子が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量原子がアルミニウムの含有量原子以上のものを示す。例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁膜を形成する場合に、ゲート絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁膜の界面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。また、酸化物半導体層144に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。例えば、酸化物半導体層144に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa2OxX=3α、0<α<1とすることができる。また、酸化物半導体層144に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をAl2OXX=3α、0<α<1とすることができる。または、酸化物半導体層144に接する絶縁層として酸化ガリウムアルミニウム酸化アルミニウムガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム酸化アルミニウムガリウムの組成をGaXAl2-XO3α0<X<2、0<α<1とすることができる。酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、脱水、脱水化処理された酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減し、酸化物半導体層をi型化またはi型に限りなく近い酸化物半導体とすることができる。なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁膜146に代えて、酸化物半導体層144の下地膜として形成する絶縁層に適用しても良く、ゲート絶縁膜146および下地絶縁膜の双方に適用しても良い。ゲート絶縁膜146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁膜146が酸素を含む場合、脱水、脱水化処理された酸化物半導体層144に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、ゲート絶縁膜146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行ってもよいし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせてもよい。次に、ゲート電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ゲート電極148aおよび導電層148bを形成する図19D参照。ゲート電極148aおよび導電層148bは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極148aおよび導電層148bは、単層構造としても良いし、積層構造としても良い。次に、ゲート絶縁膜146、ゲート電極148a、および導電層148b上に、絶縁層150を形成する図20A参照。絶縁層150は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層150には、誘電率の低い材料や、誘電率の低い構造多孔性の構造などを用いることが望ましい。絶縁層150の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層150の単層構造としているが、開示する発明の一態様はこれに限定されず、2層以上の積層構造としても良い。次に、ゲート絶縁膜146、絶縁層150に、ソース電極142aにまで達する開口を形成する。その後、絶縁層150上にソース電極142aと接する配線154を形成する図20B参照。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。配線154は、PVD法や、CVD法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。より具体的には、例えば、絶縁層150の開口を含む領域にPVD法によりチタン膜を薄く5nm程度形成し、PVD法によりチタン膜を形成した後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここではソース電極142aとの接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。絶縁層150に形成する開口は、導電層128bと重畳する領域に形成することが望ましい。このような領域に開口を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。ここで、導電層128bを用いずに、不純物領域126とソース電極142aとの接続と、ソース電極142aと配線154との接続とを重畳させる場合について説明する。この場合、不純物領域126上に形成された絶縁層136、絶縁層138および絶縁層140に開口下部のコンタクトと呼ぶを形成し、下部のコンタクトにソース電極142aを形成した後、ゲート絶縁膜146および絶縁層150において、下部のコンタクトと重畳する領域に開口上部のコンタクトと呼ぶを形成し、配線154を形成することになる。下部のコンタクトと重畳する領域に上部のコンタクトを形成する際に、エッチングにより下部のコンタクトに形成されたソース電極142aが断線してしまうおそれがある。これを避けるために、下部のコンタクトと上部のコンタクトが重畳しないように形成することにより、素子面積が増大するという問題がおこる。本実施の形態に示すように、導電層128bを用いることにより、ソース電極142aを断線させることなく、上部のコンタクトの形成が可能となる。これにより、下部のコンタクトと上部のコンタクトを重畳させて設けることができるため、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。次に、配線154を覆うように絶縁層156を形成する図20C参照。以上により、高純度化された酸化物半導体層144を用いたトランジスタ162、および容量素子164が完成する図20C参照。なお、トランジスタ162において、酸化物半導体層144とソース電極142a、ドレイン電極142bとの間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。図15Aのトランジスタ162に酸化物導電層を設けたトランジスタ162A、162Bを図22ABに示す。図22ABのトランジスタ162A、162Bは、酸化物半導体層144とソース電極142a、ドレイン電極142bとの間に、ソース領域及びドレイン領域として機能する酸化物導電層404a、404bが形成されている。図22ABのトランジスタ162A、162Bは作製工程により酸化物導電層404a、404bの形状が異なる例である。図22Aのトランジスタ162Aでは、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層144と酸化物導電膜を形成する。酸化物半導体層及び酸化物導電膜上にソース電極142a、ドレイン電極142bを形成した後、ソース電極142a、ドレイン電極142bをマスクとして、島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層404a、404bを形成する。図22Bのトランジスタ162Bでは、酸化物半導体層144上に酸化物導電膜を形成し、その上に金属導電膜を形成し、酸化物導電膜および金属導電膜を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層404a、404b、ソース電極142a、ドレイン電極142bを形成する。なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件エッチング材の種類、濃度、エッチング時間等を適宜調整する。酸化物導電層404a、404bの成膜方法は、スパッタリング法や真空蒸着法電子ビーム蒸着法などや、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化シリコンとインジウムスズ酸化物の化合物、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。また、上記材料に酸化珪素を含ませてもよい。ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層144とソース電極142a、ドレイン電極142bとの間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ162A、162Bが高速動作をすることができる。また、酸化物半導体層144、酸化物導電層404a、404b、ソース電極142a、ドレイン電極142bの構成とすることによって、トランジスタ162A、162Bの耐圧を向上させることができる。本実施の形態において示すトランジスタ162では、酸化物半導体層144が高純度化されているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度1×1014/cm3程度と比較して、十分に小さい値例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満をとる。そして、オフ電流も十分に小さくなる。例えば、トランジスタ162の室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように高純度化され、真性化された酸化物半導体層144を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。また、本実施の形態において示す半導体装置では、配線を共通化することも可能であり、集積度が十分に高められた半導体装置を実現することができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態4本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図21を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図21Aは、ノート型のパーソナルコンピュータであり、筐体707、筐体708、表示部709、キーボード710などによって構成されている。筐体707と筐体708の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図21Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。図21Cは、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図21Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図21Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。図21Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。図21Fは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。実施の形態5上記実施の形態において、トランジスタ162の半導体層に用いることのできる酸化物半導体層の一形態を、図23を用いて説明する。本実施の形態の酸化物半導体層は、第1の結晶性酸化物半導体層上に第1の結晶性酸化物半導体層よりも厚い第2の結晶性酸化物半導体層を有する積層構造である。絶縁層401上に絶縁層437を形成する。本実施の形態では、絶縁層437として、PCVD法またはスパッタリング法を用いて、50nm以上600nm以下の膜厚の酸化物絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることができる。次に、絶縁層437上に膜厚1nm以上10nm以下の第1の酸化物半導体膜を形成する。第1の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は200°C以上400°C以下とする。本実施の形態では、酸化物半導体用ターゲットIn-Ga-Zn-O系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度250°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚5nmの第1の酸化物半導体膜を成膜する。また、酸化物半導体としてIn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2モル数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル数比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=15:1~1.5:1モル数比に換算するとIn2O3:ZnO=15:2~3:4とする。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。また、In-Sn-Zn系酸化物は、ITZOと呼ぶことができ、用いるターゲットの組成比は、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、または20:45:35などとなる酸化物ターゲットを用いる。次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第1の加熱処理を行う。第1の加熱処理の温度は、400°C以上750°C以下とする。第1の加熱処理によって第1の結晶性酸化物半導体層450aを形成する図23A参照。成膜時における基板温度や第1の加熱処理の温度にもよるが、第1の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、c軸配向した結晶が得られる。第1の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に1層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。第1の加熱処理によって、酸化物絶縁層である絶縁層437中の酸素を第1の結晶性酸化物半導体層450aとの界面またはその近傍界面からプラスマイナス5nmに拡散させて、第1の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁膜として用いられる絶縁層437は、膜中バルク中、第1の結晶性酸化物半導体層450aと絶縁層437の界面、のいずれかには少なくとも化学量論的組成比を超える量の酸素が存在することが好ましい。次いで、第1の結晶性酸化物半導体層450a上に10nmよりも厚い第2の酸化物半導体膜を形成する。第2の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜時における基板温度は200°C以上400°C以下とする。成膜時における基板温度を200°C以上400°C以下とすることにより、第1の結晶性酸化物半導体層の表面上に接して成膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる。本実施の形態では、酸化物半導体用ターゲットIn-Ga-Zn-O系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度400°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚25nmの第2の酸化物半導体膜を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気とし、第2の加熱処理を行う。第2の加熱処理の温度は、400°C以上750°C以下とする。第2の加熱処理によって第2の結晶性酸化物半導体層450bを形成する図23B参照。第2の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第2の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第2の加熱処理によって、第1の結晶性酸化物半導体層450aを核として膜厚方向、即ち底部から内部に結晶成長が進行して第2の結晶性酸化物半導体層450bが形成される。また、絶縁層437の形成から第2の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層437の形成から第2の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など下に制御することが好ましく、例えば、水分については露点-40°C以下、好ましくは露点-50°C以下の乾燥窒素雰囲気とする。次いで、第1の結晶性酸化物半導体層450aと第2の結晶性酸化物半導体層450bからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層453を形成する図23C参照。図では、第1の結晶性酸化物半導体層450aと第2の結晶性酸化物半導体層450bの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。また、上記作製方法により、得られる第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、c軸配向を有していることを特徴の一つとしている。ただし、第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、c軸配向を有した結晶CAxisAlignedCrystal;CAACとも呼ぶを含む酸化物を有する。なお、第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、一部に結晶粒界を有している。用いる酸化物半導体としては、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。また、第1の結晶性酸化物半導体層上に第2の結晶性酸化物半導体層を形成する2層構造に限定されず、第2の結晶性酸化物半導体層の形成後に第3の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、3層以上の積層構造としてもよい。上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層453を、本明細書に開示する半導体装置に適用できるトランジスタ162に、適宜用いることができる。また、酸化物半導体層として本実施の形態の酸化物半導体積層を用いた実施の形態3におけるトランジスタにおいては、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向一方の面から他方の面に流れる方向、具体的に図15Aでは上下方向に流れる構造ではない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタに光照射が行われ、またはBTストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。酸化物半導体層453のような第1の結晶性酸化物半導体層と第2の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態6酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。半導体本来の移動度をμ0、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁粒界等が存在すると仮定すると、以下の式で表現できる。ここで、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、以下の式で表される。ここで、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Idは、以下の式となる。ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vdはドレイン電圧である。上式の両辺をVgで割り、更に両辺の対数を取ると、以下のようになる。数5の右辺はVgの関数である。この式からわかるように、縦軸をlnId/Vg、横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。酸化物半導体としては、インジウムIn、スズSn、亜鉛Znの比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。このようにして求めた欠陥密度等をもとに数2および数3よりμ0=120cm2/Vsが導出される。欠陥のあるIn-Sn-Zn系酸化物で測定される移動度は35cm2/Vs程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ0は120cm2/Vsとなると予想できる。ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からxだけ離れた場所における移動度μ1は、以下の式で表される。ここで、Dはゲート電極方向の電界、B、Gは定数である。BおよびGは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm/s、G=10nm界面散乱が及ぶ深さである。Dが増加するすなわち、ゲート電圧が高くなると数6の第2項が増加するため、移動度μ1は低下することがわかる。半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ2を計算した結果を図27に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。さらに、ゲート電極、ソース電極、ドレイン電極の仕事関数をそれぞれ、5.5電子ボルト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁膜の厚さは100nm、比誘電率は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。図27で示されるように、ゲート電圧1V強で移動度100cm2/Vs以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすることAtomicLayerFlatnessが望ましい。このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図28乃至図30に示す。なお、計算に用いたトランジスタの断面構造を図31に示す。図31に示すトランジスタは酸化物半導体層にnの導電型を呈する半導体領域2103aおよび半導体領域2103cを有する。半導体領域2103aおよび半導体領域2103cの抵抗率は2×10-3Ωcmとする。図31Aに示すトランジスタは、下地絶縁膜2101と、下地絶縁膜2101に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物2102の上に形成される。トランジスタは半導体領域2103a、半導体領域2103cと、それらに挟まれ、チャネル形成領域となる真性の半導体領域2103bと、ゲート電極2105を有する。ゲート電極2105の幅を33nmとする。ゲート電極2105と半導体領域2103bの間には、ゲート絶縁膜2104を有し、また、ゲート電極2105の両側面には側壁絶縁物2106aおよび側壁絶縁物2106b、ゲート電極2105の上部には、ゲート電極2105と他の配線との短絡を防止するための絶縁物2107を有する。側壁絶縁物の幅は5nmとする。また、半導体領域2103aおよび半導体領域2103cに接して、ソース電極2108aおよびドレイン電極2108bを有する。なお、このトランジスタにおけるチャネル幅を40nmとする。図31Bに示すトランジスタは、下地絶縁膜2101と、酸化アルミニウムよりなる埋め込み絶縁物2102の上に形成され、半導体領域2103a、半導体領域2103cと、それらに挟まれた真性の半導体領域2103bと、幅33nmのゲート電極2105とゲート絶縁膜2104と側壁絶縁物2106aおよび側壁絶縁物2106bと絶縁物2107とソース電極2108aおよびドレイン電極2108bを有する点で図31Aに示すトランジスタと同じである。図31Aに示すトランジスタと図31Bに示すトランジスタの相違点は、側壁絶縁物2106aおよび側壁絶縁物2106bの下の半導体領域の導電型である。図31Aに示すトランジスタでは、側壁絶縁物2106aおよび側壁絶縁物2106bの下の半導体領域はnの導電型を呈する半導体領域2103aおよび半導体領域2103cであるが、図31Bに示すトランジスタでは、真性の半導体領域2103bである。すなわち、図31Bに示す半導体層において、半導体領域2103a半導体領域2103cとゲート電極2105がLoffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Loffをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物2106a側壁絶縁物2106bの幅と同じである。その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用した。図28は、図31Aに示される構造のトランジスタのドレイン電流Id、実線および移動度μ、点線のゲート電圧Vg、ゲート電極とソース電極の電位差依存性を示す。ドレイン電流Idは、ドレイン電圧ドレイン電極とソース電極の電位差を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図28Aはゲート絶縁膜の厚さを15nmとしたものであり、図28Bは10nmとしたものであり、図28Cは5nmとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Idオフ電流が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Idオン電流には目立った変化が無い。ゲート電圧1V前後で、ドレイン電流はメモリセル等で必要とされる10μAを超えることが示された。図29は、図31Bに示される構造のトランジスタで、オフセット長Loffを5nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図29Aはゲート絶縁膜の厚さを15nmとしたものであり、図29Bは10nmとしたものであり、図29Cは5nmとしたものである。また、図30は、図31Bに示される構造のトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図30Aはゲート絶縁膜の厚さを15nmとしたものであり、図30Bは10nmとしたものであり、図30Cは5nmとしたものである。いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。なお、移動度μのピークは、図28では80cm2/Vs程度であるが、図29では60cm2/Vs程度、図30では40cm2/Vs程度と、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧1V前後で、ドレイン電流はメモリセル等で必要とされる10μAを超えることが示された。In、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で5atomic以上含まれる元素をいう。In、Sn、Znを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリオフ化させることが可能となる。例えば、図32A~Cは、In、Sn、Znを主成分とし、チャネル長Lが3μm、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁膜を用いたトランジスタの特性である。なお、Vdは10Vとした。図32Aは基板を意図的に加熱せずにスパッタリング法でIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は18.8cm2/Vsecが得られている。一方、基板を意図的に加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図32Bは基板を200°Cに加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は32.2cm2/Vsecが得られている。電界効果移動度は、In、Sn、Znを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図32Cは、In、Sn、Znを主成分とする酸化物半導体膜を200°Cでスパッタリング成膜した後、650°Cで熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm2/Vsecが得られている。基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には100cm2/Vsecを超える電界効果移動度を実現することも可能になると推定される。In、Sn、Znを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。基板を意図的に加熱して成膜すること及び/又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリオフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリオフとなる方向に動き、このような傾向は図32Aと図32Bの対比からも確認することができる。なお、しきい値電圧はIn、Sn及びZnの比率を変えることによっても制御することが可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノーマリオフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。意図的な基板加熱温度若しくは熱処理温度は、150°C以上、好ましくは200°C以上、より好ましくは400°C以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリオフ化を図ることが可能となる。また、意図的に基板を加熱した成膜及び/又は成膜後に熱処理をすることで、ゲートバイアスストレスに対する安定性を高めることができる。例えば、2MV/cm、150°C、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V未満を得ることができる。実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料1と、650°Cの加熱処理を行った試料2のトランジスタに対してBT試験を行った。まず、基板温度を25°Cとし、Vdを10Vとし、トランジスタのVg-Id特性の測定を行った。なお、Vdはドレイン電圧ドレインとソースの電位差を示す。次に、基板温度を150°Cとし、Vdを0.1Vとした。次に、ゲート絶縁膜に印加される電界強度が2MV/cmとなるようにVgに20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdを10Vとし、トランジスタのVg-Id測定を行った。これをプラスBT試験と呼ぶ。同様に、まず基板温度を25°Cとし、Vdを10Vとし、トランジスタのVg-Id特性の測定を行った。次に、基板温度を150°Cとし、Vdを0.1Vとした。次に、ゲート絶縁膜に印加される電界強度が-2MV/cmとなるようにVgに-20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdを10Vとし、トランジスタのVg-Id測定を行った。これをマイナスBT試験と呼ぶ。試料1のプラスBT試験の結果を図33Aに、マイナスBT試験の結果を図33Bに示す。また、試料2のプラスBT試験の結果を図34Aに、マイナスBT試験の結果を図34Bに示す。試料1のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ1.80Vおよび-0.42Vであった。また、試料2のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった。試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。熱処理は酸素雰囲気中で行うことができるが、まず、窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1020/cm3以下のとすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、X線回折XRD:X-RayDiffractionでハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば650°Cの熱処理を行うことで、X線回折により明確な回折ピークを観測することができる。実際に、In-Sn-Zn-O膜のXRD分析を行った。XRD分析には、BrukerAXS社製X線回折装置D8ADVANCEを用い、Out-of-Plane法で測定した。XRD分析を行った試料として、試料Aおよび試料Bを用意した。以下に試料Aおよび試料Bの作製方法を説明する。脱水素化処理済みの石英基板上にIn-Sn-Zn-O膜を100nmの厚さで成膜した。In-Sn-Zn-O膜は、スパッタリング装置を用い、酸素雰囲気で電力を100WDCとして成膜した。ターゲットは、In:Sn:Zn=1:1:1[原子数比]のIn-Sn-Zn-Oターゲットを用いた。なお、成膜時の基板加熱温度は200°Cとした。このようにして作製した試料を試料Aとした。次に、試料Aと同様の方法で作製した試料に対し加熱処理を650°Cの温度で行った。加熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。図35に試料Aおよび試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピークが観測されなかったが、試料Bでは、2θが35deg近傍および37deg~38degに結晶由来のピークが観測された。このように、In、Sn、Znを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリオフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅1μmあたりの電流値を示す。図36に、トランジスタのオフ電流と測定時の基板温度絶対温度の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値1000/Tを横軸としている。具体的には、図36に示すように、基板温度が125°Cの場合には1aA/μm1×10-18A/μm以下、85°Cの場合には100zA/μm1×10-19A/μm以下、室温27°Cの場合には1zA/μm1×10-21A/μm以下にすることができる。好ましくは、125°Cにおいて0.1aA/μm1×10-19A/μm以下に、85°Cにおいて10zA/μm1×10-20A/μm以下に、室温において0.1zA/μm1×10-22A/μm以下にすることができる。もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点-70°C以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。また、酸化物半導体膜成膜後に650°Cの加熱処理を行った試料Bを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lovが0μm、dWが0μmである。なお、Vdは10Vとした。なお、基板温度は-40°C、-25°C、25°C、75°C、125°Cおよび150°Cで行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜に対する一対の電極のはみ出しをdWと呼ぶ。図37に、Id実線および電界効果移動度点線のVg依存性を示す。また、図38Aに基板温度としきい値電圧の関係を、図38Bに基板温度と電界効果移動度の関係を示す。図38Aより、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は-40°C~150°Cで1.09V~-0.23Vであった。また、図38Bより、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は-40°C~150°Cで36cm2/Vs~32cm2/Vsであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。上記のようなIn、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30cm2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Si半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。本実施例では、In-Sn-Zn-O膜を酸化物半導体膜に用いたトランジスタの一例について、図39を用いて説明する。図39は、コプラナー型であるトップゲートトップコンタクト構造のトランジスタの上面図および断面図である。図39Aにトランジスタの上面図を示す。また、図39Bに図39Aの一点鎖線A1-A2に対応する断面A1-A2を示す。図39Bに示すトランジスタは、基板3100と、基板3100上に設けられた下地絶縁膜3102と、下地絶縁膜3102の周辺に設けられた保護絶縁膜3104と、下地絶縁膜3102および保護絶縁膜3104上に設けられた高抵抗領域3106aおよび低抵抗領域3106bを有する酸化物半導体膜3106と、酸化物半導体膜3106上に設けられたゲート絶縁膜3108と、ゲート絶縁膜3108を介して酸化物半導体膜3106と重畳して設けられたゲート電極3110と、ゲート電極3110の側面と接して設けられた側壁絶縁膜3112と、少なくとも低抵抗領域3106bと接して設けられた一対の電極3114と、少なくとも酸化物半導体膜3106、ゲート電極3110および一対の電極3114を覆って設けられた層間絶縁膜3116と、層間絶縁膜3116に設けられた開口部を介して少なくとも一対の電極3114の一方と接続して設けられた配線3118と、を有する。なお、図示しないが、層間絶縁膜3116および配線3118を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜3116の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。本実施例では、上記とは異なるIn-Sn-Zn-O膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。図40は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図40Aはトランジスタの上面図である。また、図40Bは図40Aの一点鎖線B1-B2に対応する断面図である。図40Bに示すトランジスタは、基板3600と、基板3600上に設けられた下地絶縁膜3602と、下地絶縁膜3602上に設けられた酸化物半導体膜3606と、酸化物半導体膜3606と接する一対の電極3614と、酸化物半導体膜3606および一対の電極3614上に設けられたゲート絶縁膜3608と、ゲート絶縁膜3608を介して酸化物半導体膜3606と重畳して設けられたゲート電極3610と、ゲート絶縁膜3608およびゲート電極3610を覆って設けられた層間絶縁膜3616と、層間絶縁膜3616に設けられた開口部を介して一対の電極3614と接続する配線3618と、層間絶縁膜3616および配線3618を覆って設けられた保護膜3620と、を有する。基板3600としてはガラス基板を、下地絶縁膜3602としては酸化シリコン膜を、酸化物半導体膜3606としてはIn-Sn-Zn-O膜を、一対の電極3614としてはタングステン膜を、ゲート絶縁膜3608としては酸化シリコン膜を、ゲート電極3610としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜3616としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線3618としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜3620としてはポリイミド膜を、それぞれ用いた。なお、図40Aに示す構造のトランジスタにおいて、ゲート電極3610と一対の電極3614との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜3606に対する一対の電極3614のはみ出しをdWと呼ぶ。"