"第1導電型の半導体基体と、前記半導体基体上に形成された第1導電型の第1半導体領域と、前記第1半導体領域の表面に形成されている第2導電型の第2半導体領域と、前記第1半導体領域の表面において、前記第2半導体領域と離間されて形成されている第2導電型の第3半導体領域と、前記第1半導体領域の表面において、前記第2半導体領域及び前記第3半導体領域と離間されて形成されている第2導電型の第4半導体領域と、前記第2半導体領域及び前記第3半導体領域に接続する第1電極と、を備える半導体装置。前記第3半導体領域と前記第4半導体領域は、前記第1電極に逆方向電圧が印加されたときに、前記第1半導体領域の前記第3半導体領域の端部から前記第4半導体領域の端部に達する空乏層による電位伝搬によって、電気的に接続される請求項1に記載の半導体装置。アクティブ領域に前記第2半導体領域が形成され、終端領域に前記第3半導体領域及び前記第4半導体領域が形成されている請求項1に記載の半導体装置。前記第1半導体領域上において、前記第3半導体領域上及び前記第4半導体領域上に形成された絶縁層と、前記絶縁層内において、前記第3半導体領域と前記第4半導体領域との一部に跨り、且つ、前記絶縁層を介して前記第1半導体領域上に形成された第2電極と、前記第1電極と前記第2電極とを接続する配線と、を備える請求項1に記載の半導体装置。前記第2半導体領域内において、前記第2半導体領域の表面に形成されている第2導電型の第5半導体領域と、前記第3半導体領域内において、前記第3半導体領域の表面に形成されている第2導電型の第6半導体領域とを備える請求項1に記載の半導体装置。隣り合う前記第2半導体領域の一部に跨るように、第1ゲート絶縁膜を介して前記第1半導体領域上に形成されている第1ゲート電極と、前記第2半導体領域と前記第3半導体領域の一部に跨るように、第2ゲート絶縁膜を介して前記第1半導体領域上に形成されている第2ゲート電極と、を備える請求項1に記載の半導体装置。前記第1半導体領域上、前記第3半導体領域上及び前記第4半導体領域上に形成された第3ゲート絶縁膜と、前記第3半導体領域と前記第4半導体領域との一部に跨り、且つ、第3ゲート絶縁膜を介して前記第1半導体領域上に形成された第3ゲート電極と、前記第1電極と第3ゲート電極とを接続するゲート配線と、を備える請求項6に記載の半導体装置。前記第1半導体領域において、前記第2半導体領域、前記第3半導体領域、及び、前記第4半導体領域に、前記半導体基体の主面に対して平行な方向に周期的に配列された第2導電型のピラー領域を備える請求項6に記載の半導体装置。前記第2半導体領域内において、前記第2半導体領域の表面に第1導電型の第7半導体領域が形成され、前記第7半導体領域の両端に前記第5半導体領域が形成されている請求項6に記載の半導体装置。高耐圧パワーデバイスでは、省電力化低損失及び動作性の観点から逆回復特性、特にリバースリカバリタイムtrr特性の向上が求められている。本技術においては、耐圧性及び電気的特性に優れる半導体装置を提供するものである。本技術の半導体装置は、第1導電型の半導体基体と、半導体基体上に形成された第1導電型の第1半導体領域と、第1半導体領域の表面に形成されている第2導電型の第2半導体領域とを備える。また、第1半導体領域の表面において、第2半導体領域と離間されて形成されている第2導電型の第3半導体領域と、第1半導体領域の表面において、第2半導体領域及び第3半導体領域と離間されて形成されている第2導電型の第4半導体領域とを備える。また、第2半導体領域及び第3半導体領域に接続する第1電極を備える。上記半導体装置によれば、第1半導体領域の表面に、第3半導体領域と第4半導体領域とが離間されて形成されている。また、第2半導体領域及び第3半導体領域に第1電極が接続され、第4半導体領域には電極が接続されていない。このため、第2半導体領域及び第3半導体領域に電圧が印加されて第1半導体領域へのキャリアの流入が起きる際に、第4半導体領域には電圧が印加されず、第4半導体領域から第1半導体領域へのキャリアの流入が起こらない。従って、第1半導体領域内のキャリア量が減少し、リバースリカバリタイムTrr特性が向上する。また、第3半導体領域と第4半導体領域とにより半導体装置の耐圧を確保することができる。本技術によれば、耐圧性及び電気的特性に優れる半導体装置を提供することができる。以下、本技術を実施するための最良の形態の例を説明するが、本技術は以下の例に限定されるものではない。なお、説明は以下の順序で行う。1.半導体装置の説明2.半導体装置の第1実施の形態3.半導体装置の第1実施の形態の変形例4.半導体装置の第2実施形態5.半導体装置の第2実施形態の変形例1~36.半導体装置の動作1.半導体装置の説明[縦型DMOSFETの基本構成]高耐圧パワーデバイスに適用される半導体装置について説明する。図1に、高耐圧パワーデバイスの一例として縦型DMOSFETDoublediffusedMetalOxideSemiconductorFieldEffectTransistorの断面図を示す。図1Aに、縦型DMOSFETの断面図を示す。また、図1Bにスーパージャンクション構造を有する縦型DMOSFETの断面図を示す。図1Aに示す縦型DMOSFETは、アクティブ領域10と終端領域20とを備える。アクティブ領域10は、縦型DMOSFETにおいてトランジスタ等の能動素子や配線が形成される領域である。また、終端領域20はアクティブ領域の外周部に設けられ、素子等が形成されない領域である。また、縦型DMOSFET等に代表される縦型高耐圧パワーデバイスは、縦方向の第1導電型のドリフト領域12の厚さ深さと、不純物濃度で高耐圧を確保する。さらに、アクティブ領域10の外側に形成された終端領域20は、横方向電界をコントロールすることで、耐圧がドリフト領域12の厚さ深さに依存して決定されるための重要な役割を果たす。図1Aに示す縦型DMOSFETは、不純物濃度の高い第1導電型n型の半導体基体からなるドレイン領域11の主面上に、第1導電型n型の半導体領域からなるドリフト領域12が形成されている。ドリフト領域12の表面には、アクティブ領域10内に形成される第2導電型p型の半導体領域からなるボディ領域13と、終端領域20に形成される第2導電型p型の半導体領域からなるボディ領域14とが設けられている。アクティブ領域10のドリフト領域12及びボディ領域13上には、ゲート絶縁膜21及びゲート電極22が設けられている。また、終端領域20のドリフト領域12及びボディ領域14上には、フィールド絶縁層23が設けられている。アクティブ領域10では、ボディ領域13の一部に跨るように、ドリフト領域12上にゲート電極22が形成されている。また、アクティブ領域10において、最も終端領域20側に形成されているゲート電極24は、ボディ領域13及びボディ領域14の一部に跨るようにドリフト領域12上に形成されている。アクティブ領域10のボディ領域13の表面には、ゲート絶縁膜21の端部が重なる位置に第1導電型n型の半導体領域からなるソース領域17が選択的に形成されている。また、ボディ領域13の表面には、ソース領域17に隣接して、ボディ領域13の電位を取りだすための不純物濃度の高い第2導電型p型の半導体領域からなる電位取り出し領域バックゲート15が形成されている。終端領域20のボディ領域14の表面には、最も終端領域20側に形成されているゲート電極24の端部が重なる位置に、ボディ領域14の電位を取りだすための不純物濃度の高い第2導電型p型の半導体領域からなる電位取り出し領域バックゲート16が形成されている。電位取り出し領域16は、ボディ領域14内のアクティブ領域10に近い位置において、フィールド絶縁層23が形成されていない部分に選択的に形成されている。アクティブ領域10及び終端領域20上には、電位取り出し領域15と電位取り出し領域16とに接続する、ソース電極18が形成されている。このため、電位取り出し領域15と電位取り出し領域16とが同電位になる。また、ボディ領域13,14とドリフト領域12とは、互いに接触することでpn接合が形成される。また、素子耐圧とオン抵抗Ronの低減とを両立する半導体装置として、ドリフト領域とピラー領域とが交互に繰返し形成された、いわゆるスーパージャンクション構造と呼ばれる構造が知られている。図1Bに、スーパージャンクション構造を有する縦型DMOSFETの断面構成図を示す。図1Bに示すスーパージャンクション構造では、図1Aに示す縦型DMOSFET構造に加えて、ドレイン領域11の主面に対して略平行な方向に周期的に配列された第2導電型p型のピラー領域25が形成されている。ピラー領域25は、アクティブ領域10においては、ボディ領域13と接続する。また、終端領域20では、ボディ領域14が形成されている範囲では、ボディ領域14と接続してピラー領域25が形成されている。また、終端領域20においてボディ領域14が形成されていない範囲では、ドリフト領域12の表面からピラー領域25が形成されている。ドリフト領域12とピラー領域25とは、互いに隣接してpn接合部を形成し、いわゆるスーパージャンクション構造を構成している。スーパージャンクション構造においても、終端領域20は耐圧確保のための重要な役割を果たす。上述のスーパージャンクション構造では、ピラー領域25とドリフト領域12に含まれる不純物量が同じに設計されている。このため、ドレイン、ソース間に逆バイアスが印加されたとき、ピラー領域25とドリフト領域12が完全空乏化され、電界分布が均一になる。従って、スーパージャンクション構造を用いない場合に比べて、ドリフト領域12の不純物濃度を高くしても高い素子耐圧を確保できる。また、ドリフト領域12の不純物濃度を高くできるため、トランジスタがON状態でのオン抵抗Ronを低くすることが可能となる。即ち、スーパージャンクション構造を有することにより、素子耐圧とRonの両立を実現可能な半導体装置を構成できる。[縦型PNダイオードの基本構成]次に、上述の縦型DMOSFETと同様に、昇圧型コンバータ等に高耐圧パワーデバイスとして適用される縦型PNダイオードの断面図を図2に示す。図2に示す縦型PNダイオードは、アクティブ領域10と終端領域20とを備える。不純物濃度の高い第1導電型n型の半導体基体31の主面上に、第1導電型n型の半導体領域からなるカソード領域32が形成されている。カソード領域32の表面には、アクティブ領域10内に形成される第2導電型p型の半導体領域からなるアノード領域33と、終端領域20に形成される第2導電型p型の半導体領域からなるアノード領域34とが設けられている。アノード領域33の表面には、アノード領域33の電位を取りだすための不純物濃度の高い第2導電型p型の半導体領域からなる電位取り出し領域35が形成されている。また、終端領域20のアノード領域34の表面には、アノード領域34の電位を取りだすための不純物濃度の高い第2導電型p型の半導体領域からなる電位取り出し領域36が形成されている。電位取り出し領域36は、アノード領域34内のアクティブ領域10側に近接して形成されている。電位取り出し領域35及び電位取り出し領域36上には、アノード電極37が形成されている。アノード電極37により接続されることで、電位取り出し領域35と電位取り出し領域36とが同電位になる。終端領域20において、電位取り出し領域36上を除き、カソード領域32及びアノード領域34上には、フィールド絶縁層38が形成されている。また、アクティブ領域10の電位取り出し領域35とアノード電極37との接続部を除いて、カソード領域32及びアノード領域33上には、フィールド絶縁層38が形成されている。[動作]次に、上述の半導体装置の動作について説明する。半導体装置の動作の一例として昇圧型コンバータの出力段回路における、上述の縦型PNダイオードの動作を説明する。図3A~Cは、昇圧コンバータの出力段回路である。図3A~Cに示す昇圧コンバータの出力段回路は、入力側からインダクタ41、縦型DMOSFET42、縦型PNダイオード43、及び、キャパシタ44を備える。また、昇圧コンバータの縦型PNダイオード43に上述の図2に示す縦型PNダイオード、又は、図1に示す縦型DMOSFETが適用可能である。さらに、昇圧コンバータの縦型DMOSFET42に、上述の図1に示す縦型DMOSFETが適用可能である。また、図4は、図3に示す昇圧コンバータの出力段回路における、上述の縦型PNダイオードの電流波形を示す。図3Aに示すように、縦型DMOSFET42がON状態のとき、入力端子からインダクタ41を介して縦型DMOSFET42を通り、グランドへ電流が流れる。次に、図3Bに示すように、縦型DMOSFET42がOFF状態になると、入力端子とグランド間が遮断され、インダクタ41の逆起電力により縦型DMOSFET42のドレイン端子の電位が上がる。このとき、縦型DMOSFET42のドレイン端子と縦型PNダイオード43のアノードが接続されているので、縦型PNダイオード43のアノード、カソード間に順方向電圧が印加される。このため、縦型PNダイオード43を介して電流Ifが流れ、キャパシタ44をチャージする。このときの縦型PNダイオード43における電流Ifの電流波形は、図4に示すaの領域で表される。次に、図3Cに示すように、再び縦型DMOSFET42がON状態になり入力端子からインダクタ41を通って縦型DMOSFET42を介し、グランドへ電流が流れると、縦型DMOSFET42のドレイン端子は急激にグランド電位に下がる。このとき、縦型PNダイオード43のアノード電位もグランド電位に下がるため、アノード、カソード間に急激に逆バイアスが印加された状態になる。このときの電流波形は図4に示すbの領域で表される。図4に示すbの領域の電流波形の通り、縦型PNダイオード43のアノード、カソード間に急激に逆バイアスが印加された状態になると、逆方向の電流が流れる。そして、逆方向最大電流Irpが流れた後、逆方向電流は減少する。逆方向最大電流Irpが流れた後、アノード、カソード間接合に空乏層が拡がった状態に遷移する。そして、アノード、カソード間接合に空乏層が完全に広がり、安定した逆バイアス印加状態となる一連の過渡応答を示す。この安定状態になるまでの時間trrがリバースリカバリタイムである。上述の昇圧コンバータの出力段回路における、上述の図2に示す縦型PNダイオードの電子及びホールの移動の様子を図5に示す。図5Aは、縦型PNダイオードに順バイアスが印加されたときの電子及びホールの移動の様子を示す図である。また、図5Bは、縦型PNダイオードに逆バイアスが印加されたときの電子及びホールの移動を示す図である。上述の図3Bに示すように、縦型PNダイオード43に順バイアスが印加された状態では、アノード電極37側から半導体基体31側に電流Ifが流れる。このとき、縦型PNダイオード43では図5Aに示すように、アノード電極37が接合されたアノード領域33,34からカソード領域32にホール46が流入し、半導体基体31側からカソード領域32に電子47が流入する。次に、上述の図3Cに示すように、縦型PNダイオード43に逆バイアスが印加された状態では、半導体基体31側からアノード電極37側に逆方向電流が流れる。この逆方向電流が流れる現象について、図5Bに示す縦型PNダイオード43を用いて説明する。逆バイアスが印加された状態の縦型PNダイオード43では、カソード領域32へ流入した少数キャリアであるホール46が、多数キャリアである電子47と再結合して消滅する前に、急激に逆バイアスが印加される。このため、再結合せず残っているカソード領域32内の少数キャリアであるホール46が、逆方向電位が印加されたアノード領域33,34の負電位によって引抜かれる。このような現象により、縦型PNダイオード43において、カソード領域32からアノード領域33,34へ電流が流れる。また、上述の図3に示す昇圧型コンバータの出力段回路において、縦型PNダイオードの替わりに、上述の図1に示す縦型DMOSFETを用いることもできる。図6に、縦型DMOSFETを用いた昇圧型コンバータの出力段回路を示す。また、昇圧コンバータの出力段回路における、縦型DMOSFETの電子及びホールの移動の様子を図7に示す。図7Aは、縦型DMOSFETに順バイアスが印加されたときの電子及びホールの移動の様子を示す図である。また、図7Bは、縦型DMOSFETに順バイアスが印加されたときの電子及びホールの移動の様子を示す図である。図6に示す昇圧コンバータの出力段回路は、入力側からインダクタ41、縦型DMOSFET42、縦型DMOSFET45、及び、キャパシタ44を備える。図6に示す昇圧型コンバータの出力段回路の動作は、縦型DMOSFET45が用いられていることを除き、上述の図3に示す昇圧型コンバータの出力段回路と同じである。また、縦型DMOSFET45の電流波形も上述の図4に示す電流波形と同様である。昇圧型コンバータの出力段回路における縦型DMOSFET45における電子及びホールの移動は、ドレイン領域11、電位取り出し領域バックゲート15、16間のいわゆるbodyダイオードを用いる。これは、上述の図5に示す縦型PNダイオードと同様の動作である。つまり、図7Aに示すように、縦型DMOSFET45に順バイアスが印加された状態では、ソース電極18側からドレイン領域11側に電流Ifが流れる。このとき、縦型DMOSFET45では、ソース電極18が接合されたボディ領域13,14からドリフト領域12にホール46が流入し、ドレイン領域11側からドリフト領域12に電子47が流入する。また、図7Bに示すように、縦型DMOSFET45に逆バイアスが印加された状態では、ドレイン領域11側からソース電極18側に逆方向電流が流れる。このとき、縦型DMOSFET45では、ドリフト領域12へ流入した少数キャリアであるホール46が、多数キャリアである電子47と再結合して消滅する前に、急激に逆バイアスが印加される。このため、再結合せず残っているドリフト領域12内の少数キャリアであるホール46が、逆方向電位が印加されたボディ領域13,14の負電位によって引抜かれる。リバースリカバリタイムtrrは、上述の縦型PNダイオード43において、カソード領域32内のホール46が、アノード領域33,34の負電位によって完全に引き抜かれ、カソード領域32が完全空乏化するまでの時間である。また、上述の縦型DMOSFET45において、ドリフト領域12内のホール46がボディ領域13,14の負電位によって完全に引き抜かれ、ドリフト領域12が完全空乏化するまでの時間である。ここで、trrは、図4に示すように、電流Ifが縦型PNダイオード43又は縦型DMOSFET45において逆方向電流となるときから、逆方向最大電流Irpの10以下に低下するまでの時間として定義することができる。上述のダイオードの過渡動作においてtrrが長いと、回路動作が遅くなる他、逆方向電流が流れている時間が長い分消費電流が増え、効率が低下するといった問題がある。また、上述の構造の縦型PNダイオード及び高耐圧の縦型DMOSFETでは、アクティブ領域10の周囲に終端領域20が設けられている。終端領域20を設けることにより、空乏層をアクティブ領域10の外側の終端領域20まで広げることができるため、高耐圧を実現することができる。つまり、耐圧確保の点から終端領域20構造は必要である。特に、終端領域20へボディ領域14、アノード領域34の張り出し量が少ないと空乏層が伸びにくくなり、耐圧が低下する。一方、ダイオードの過渡動作の点からは、縦型DMOSFETのボディ領域14や、縦型PNダイオードのアノード領域34の張り出し量は、少なくすることが好ましい。これは、縦型DMOSFETのボディ領域14や、縦型PNダイオードのアノード領域34の張り出し量が増加すると、ダイオードのPN接合面積が増大する。PN接合面積が増大することにより、順バイアスが印加されたときに注入されるホール46の量が増える。そして、少数キャリアであるホール46は、逆バイアスが印加された時の引き抜き効率が悪いため、ホール46の量が増えると、カソード領域32又はドリフト領域12の完全空乏化が遅れる。従って、trrの短縮、及び、逆方向最大電流Irpの低減を図るためには張り出し量を少なくする必要がある。上述のように、高耐圧パワーデバイスに適用される半導体装置である縦型PNダイオード及び縦型DMOSFETでは、耐圧確保と、リバースリカバリタイムtrrの短縮及び逆方向最大電流Irpの低減との両立が困難であった。本技術は、上記課題に対して、耐圧確保、trrの短縮、及び、Irpの低減が実現可能な半導体装置を提供する。特に、高耐圧パワーデバイスに適用可能な、MOSFET構造及びダイオード構造を提供する。2.半導体装置の第1実施形態[縦型PNダイオード]以下、半導体装置の第1実施形態について説明する。図8に、第1実施形態の半導体装置の一例として、高耐圧パワーデバイスに用いられる縦型PNダイオード構造の半導体装置の断面図を示す。図8に示す縦型PNダイオードは、アクティブ領域10と終端領域20とを備える。アクティブ領域10は、縦型PNダイオードにおいてトランジスタ等の能動素子や配線が形成される領域である。また、終端領域20はアクティブ領域の外周部に設けられ、素子等が形成されない領域である。不純物濃度の高い第1導電型n型の半導体基体51の主面上に、第1導電型n型の半導体領域からなるカソード領域52が形成されている。アクティブ領域10内のカソード領域52の表面には、第2導電型p型の半導体領域からなる第1アノード領域53が形成されている。また、終端領域20のカソード領域52の表面には、第2導電型p型の半導体領域からなる第2アノード領域54、及び、第2導電型p型の半導体領域からなる第3アノード領域55が設けられている。また、第2アノード領域54は、終端領域20においてアクティブ領域10に近接する位置に形成されている。そして、第2アノード領域54よりも外周側にカソード領域52により分離された第3アノード領域55が形成されている。第2アノード領域54と第3アノード領域55との間には、カソード領域52による間隙60が設けられている。間隙60の長さは、第2アノード領域54側から外側に広がる空乏層が届く距離以下とする。つまり、縦型PNダイオードに逆バイアスが印加されたとき、カソード領域52の表面付近において、第2アノード領域54の端部から第3アノード領域55の端部まで空乏層が広がる。そして、この空乏層による電位伝搬によって、第2アノード領域54と第3アノード領域55との間隙60にパンチスルーが形成される。間隙60は、このパンチスルーにより第2アノード領域54と第3アノード領域55とが電気的に接続可能な長さとする。第1アノード領域53の表面には、第1アノード領域53の電位を取りだすための不純物濃度の高い第2導電型p型の半導体領域からなる第1電位取り出し領域56が形成されている。また、終端領域20の第2アノード領域54の表面には、第2アノード領域54の電位を取りだすための不純物濃度の高い第2導電型p型の半導体領域からなる第2電位取り出し領域57が形成されている。第2電位取り出し領域57は、第2アノード領域54内において、アクティブ領域10側に形成されている。第1電位取り出し領域56及び第2電位取り出し領域57上には、アノード電極58が形成されている。第1電位取り出し領域56と第2電位取り出し領域57とに共通の電極が接続されることで、第1電位取り出し領域56と第2電位取り出し領域57とが同電位になる。終端領域20において、第2電位取り出し領域57を除く第2アノード領域54、第3アノード領域55、及び、カソード領域52上には、フィールド絶縁層59が形成されている。同様に、アクティブ領域10の第1電位取り出し領域56とアノード電極58との接続部を除く第1電位取り出し領域56、及び、カソード領域52上には、フィールド絶縁層59が形成されている。図8に示す縦型PNダイオード等に代表される縦型高耐圧パワーデバイスは、縦方向のカソード領域52の厚さ深さと、カソード領域52の不純物濃度で高耐圧を確保する。さらに、アクティブ領域10の外側に形成された終端領域20において、横方向電界をコントロールするためのp型の半導体領域アノード領域が、第2アノード領域54と、第3アノード領域55とに電気的に分離されている。[動作]上述の縦型PNダイオードにおいて間隙60は、第2アノード領域54から外側に広がる空乏層が、第3アノード領域55に届く長さ以下で形成されている。このため、縦型PNダイオードに逆バイアスが印加されたとき、第2アノード領域54と第3アノード領域55との間隙60において、第2アノード領域54の端部側から第3アノード領域55の端部側に達する空乏層が形成される。そして、第2アノード領域54から第3アノード領域55に空乏層が達することにより、この空乏層による電位伝搬によって、間隙60にパンチスルーが形成される。このため、第2アノード領域54と第3アノード領域55とが電気的に接続される。このように、縦型PNダイオードに逆バイアスが印加された場合には、第2アノード領域54と、第3アノード領域55とに電気的な接続が形成される。このため、終端領域20のカソード領域52の表面のp型の半導体領域アノード領域の面積を増大させることができ、半導体装置の耐圧を確保することができる。また、上述の縦型PNダイオードでは、第2アノード領域54と、第3アノード領域55とが電気的に分離され、第2アノード領域54にのみアノード電極58が接続され、第3アノード領域55にアノード電極58が接続されていない。縦型PNダイオードに順バイアスが印加されたとき、第2アノード領域54からの空乏層の拡散が起こらないため、第2アノード領域54と第3アノード領域55とは電気的に分離された状態のままである。つまり、順バイアスの印加時には、PNダイオードの接合面積から第3アノード領域55部分が除かれ、PNダイオードの実効接合面積を縮小することができる。この結果、順バイアス印加時のカソード領域52に注入されるホールの量を低減することができ、逆バイアス印加時のホールを引き抜く時間の短縮が可能となる。従って、カソード領域52の完全空乏化が容易となり、trrの短縮、及び、Irpの低減が可能となる。3.半導体装置の第1実施形態の変形例次に、上述の第1実施形態の縦型PNダイオード構造の半導体装置の変形例について説明する。なお、以下の説明では、上述の第1実施形態と同様の構成には、同じ符号を付して詳細な説明を省略する。[縦型PNダイオードフィールド電極]図9に、第1実施形態の変形例1の縦型PNダイオード構造を示す。図9に示す半導体装置は、アクティブ領域10と終端領域20とを備える。また、半導体基体51の主面上に、カソード領域52が形成されている。アクティブ領域10内のカソード領域52の表面には、第1アノード領域53が形成されている。また、終端領域20のカソード領域52の表面には、第2アノード領域54、及び、第3アノード領域55が設けられている。第1アノード領域53の表面には、第1アノード領域53の電位を取りだすための第1電位取り出し領域56が形成されている。また、第2アノード領域54の表面には、第2アノード領域54の電位を取りだすための第2電位取り出し領域57が形成されている。第1電位取り出し領域56及び第2電位取り出し領域57上には、アノード電極58が形成されている。第2アノード領域54は、終端領域20においてアクティブ領域10に近接する位置に形成されている。そして、第2アノード領域54よりも外周側にカソード領域52により分離された第3アノード領域55が形成されている。第2アノード領域54と第3アノード領域55との間には、カソード領域52による間隙60が設けられている。また、終端領域20において、間隙60のカソード領域52上に、フィールド絶縁層59を介してフィールド電極61が形成されている。フィールド電極61は間隙60上において、第2アノード領域54と第3アノード領域55との一部に跨ぐように形成されている。そして、フィールド電極61と、アノード電極58とがフィールド配線62により接続されている。このため、フィールド電極61をゲート電極、フィールド絶縁層59をゲート絶縁膜とし、間隙60のカソード領域52により分離された第2アノード領域54と第3アノード領域55とをソースドレインとする横型MOSFETが構成される。[動作]上述の第1実施形態の変形例の半導体装置では、アノード電極58と接続されたフィールド電極61が間隙60上に形成されている。これにより、縦型PNダイオードに逆バイアスが印加されたとき、第1電位取り出し領域56と第2電位取り出し領域57とフィールド電極61とが連動する。そして、フィールド電極61に電圧が印加された場合、フィールド電極61と、第2アノード領域54、第3アノード領域55及び間隙60のカソード領域52とからなる横型MOSFETがON状態となる。このとき、フィールド電極61の直下、つまり、第2アノード領域54と第3アノード領域55との間隙60のカソード領域52にチャネル領域が形成される。このチャネル領域により、第2アノード領域54と第3アノード領域55とが電気的に接続される。従って、図9に示す縦型PNダイオードでは、第2アノード領域54と、第3アノード領域55とを電気的に接続させ、終端領域のカソード領域52の表面の終端領域のp型半導体領域アノード領域の面積を増大させることができる。このため、半導体装置の耐圧が向上する。また、上述の縦型PNダイオードでは、順バイアスが印加された場合には、フィールド電極61と、第2アノード領域54、第3アノード領域55及び間隙60のカソード領域52とからなる横型MOSFETがOFF状態となる。このとき、第2アノード領域54と第3アノード領域55との間隙60にはチャネル領域が形成されない。このため、縦型PNダイオードに順バイアスが印加されたとき、第2アノード領域54と第3アノード領域55とは電気的に分離された状態のままである。つまり、順バイアスの印加時には、第3アノード領域55が分離されてPNダイオードの実行接合面積を縮小することができる。この結果、順バイアス印加時のカソード領域52に注入されるホールの量を低減させることができ、trrの短縮、及び、Irpの低減が可能となる。4.半導体装置の第2実施形態[縦型DMOSFET]次に、半導体装置の第2実施形態について説明する。図10に、第2実施形態の半導体装置の一例として、高耐圧パワーデバイスに用いられる縦型DMOSFET構造の半導体装置の断面図を示す。図10に示す縦型DMOSFETは、アクティブ領域10と終端領域20とを備える。アクティブ領域10は、縦型PNダイオードにおいてトランジスタ等の能動素子や配線が形成される領域である。また、終端領域20はアクティブ領域の外周部に設けられ、素子等が形成されない領域である。不純物濃度の高い第1導電型n型の半導体基体からなるドレイン領域71の主面上に、第1導電型n型の半導体領域からなるドリフト領域72が形成されている。アクティブ領域10内のドリフト領域72の表面には、第2導電型p型の半導体領域からなる第1ボディ領域73が形成されている。終端領域20のドリフト領域72の表面には、第2導電型p型の半導体領域からなる第2導電型p型の半導体領域からなる第2ボディ領域74、及び、第2導電型p型の半導体領域からなる第3ボディ領域75が設けられている。また、第2ボディ領域74は、終端領域20においてアクティブ領域10に近接する位置に形成されている。そして、第2ボディ領域74よりも外周側にドリフト領域72により分離された第3ボディ領域75が形成されている。第2ボディ領域74と第3ボディ領域75との間には、ドリフト領域72による間隙60が設けられている。間隙60の長さは、第2ボディ領域74側から外側に広がる空乏層が届く距離以下とする。つまり、縦型DMOSFETに逆バイアスが印加されたとき、第2ボディ領域74の端部から第3ボディ領域75の端部まで、ドリフト領域72の表面付近に空乏層が広がる。空乏層が第2ボディ領域74の端部側から第3ボディ領域75端部側まで達することにより、この空乏層による電位伝搬によって、間隙60にパンチスルーが形成される。そして、形成されたパンチスルーにより、第2ボディ領域74と第3ボディ領域75とが電気的に接続可能な長さで間隙60が構成されている。アクティブ領域10のドリフト領域72及び第1ボディ領域73上には、第1ゲート絶縁膜81、第2ゲート絶縁膜82及びソース電極79が設けられている。また、終端領域20のドリフト領域72、第2ボディ領域74及び第3ボディ領域75上には、フィールド絶縁層83が設けられている。また、アクティブ領域10のドリフト領域72及び第1ボディ領域73上には、第1ゲート絶縁膜81を介して第1ゲート電極84が形成されている。さらに、第2ゲート絶縁膜82を介して第2ゲート電極85が形成されている。第1ゲート電極84は、アクティブ領域10において、第1ボディ領域73の一部に跨る位置で、第1ボディ領域73同士の間のドリフト領域72上に形成されている。また、第2ゲート電極85は、アクティブ領域10において、最も終端領域20に近い位置に形成されている。そして、第1ボディ領域73の一部と、第2ボディ領域74の一部とに跨る位置で、第1ボディ領域73と第2ボディ領域74との間のドリフト領域72上に形成されている。アクティブ領域10の第1ボディ領域73の表面には、ゲート電極84の端部が重なる位置に第1導電型n型の半導体領域からなるソース領域78が選択的に形成されている。また、第1ボディ領域73の表面には、ソース領域78に隣接して、第1ボディ領域73の電位を取りだすための不純物濃度の高い第2導電型p型の半導体領域からなる第1電位取り出し領域バックゲート76が形成されている。終端領域20の第2ボディ領域74の表面には、最も終端領域20側に形成されている第2ゲート電極85の端部が重なる位置に、第2ボディ領域74の電位を取りだすための不純物濃度の高い第2導電型p型の半導体領域からなる第2電位取り出し領域バックゲート77が形成されている。第2電位取り出し領域77は、第2ボディ領域74内のアクティブ領域10に近い位置に選択的に形成されている。また、終端領域20において、第2電位取り出し領域77を除く第2ボディ領域74、第3ボディ領域75、及び、ドリフト領域72上には、フィールド絶縁層83が形成されている。第1ボディ領域73、第2ボディ領域74及び第3ボディ領域75と、ドリフト領域72とは、互いに接触することでpn接合が形成される。第1電位取り出し領域76及び第2電位取り出し領域77上には、ソース電極79が形成されている。第1電位取り出し領域76と第2電位取り出し領域77とに共通の電極が接続されることで、第1電位取り出し領域76と第2電位取り出し領域77とが同電位になる。図10に示す縦型DMOSFET等に代表される縦型高耐圧パワーデバイスは、縦方向のドリフト領域72の厚さ深さと、ドリフト領域72の不純物濃度で高耐圧を確保する。さらに、アクティブ領域10の外側に形成された終端領域20において、横方向電界をコントロールするためのp型の半導体領域ボディ領域が、第1ボディ領域73と、第2ボディ領域74と、第3ボディ領域75とに電気的に分離されている。[動作]上述の縦型DMOSFETでは、第2ボディ領域74から外側に広がる空乏層が第3ボディ領域75に届く長さ以下で、間隙60が形成されている。このため、縦型DMOSFETに逆バイアスが印加されたとき、第2ボディ領域74と第3ボディ領域75との間隙60に、空乏化によるパンチスルーが形成される。このため、第2ボディ領域74と第3ボディ領域75とが電気的に接続される。このように、縦型DMOSFETに逆バイアスが印加された場合には、第2ボディ領域74と第3ボディ領域75との電気的な接続が形成される。このため、終端領域20のドリフト領域72の表面のp型の半導体領域ボディ領域の面積を増大させることができ、半導体装置の耐圧が向上する。また、上述の縦型DMOSFETでは、第2ボディ領域74と第3ボディ領域75とが電気的に分離され、第2ボディ領域74にのみソース電極79を接続されている。縦型DMOSFETに順バイアスが印加された場合には、第2ボディ領域74から空乏層の拡散が起こらないため、第2ボディ領域74と第3ボディ領域75とは電気的に分離された状態である。つまり、順バイアスの印加時には、PNダイオードの接合面積から第3ボディ領域75部分が除かれ、PNダイオードの実効接合面積を縮小することができる。この結果、順バイアス印加時のドリフト領域72に注入されるホールの量を低減することができ、逆バイアス印加時のホールの引き抜く時間の短縮が可能となる。従って、ドリフト領域72の完全空乏化が容易となり、trrの短縮、及び、Irpの低減が可能となる。5.半導体装置の第2実施形態の変形例次に、上述の第2実施形態の縦型DMOSFET構造の半導体装置の変形例について説明する。なお、以下の説明では、上述の第1実施形態及び第2実施形態と同様の構成には、同じ符号を付して詳細な説明を省略する。[変形例1:縦型DMOSFET第3ゲート電極]第2実施形態の変形例1の半導体装置について説明する。図11に、第2実施形態の変形例1の縦型DMOSFET構造の半導体装置を示す。図11に示す縦型DMOSFETは、アクティブ領域10と終端領域20とを備える。また、ドレイン領域71の主面上に、ドリフト領域72が形成されている。アクティブ領域10内のドリフト領域72の表面には、第1ボディ領域73が形成されている。また、終端領域20のドリフト領域72の表面には、第2ボディ領域74、及び、第3ボディ領域75が設けられている。第2ボディ領域74は、終端領域20においてアクティブ領域10に近接する位置に形成され、第2ボディ領域74よりも外周側にドリフト領域72からなる間隙60により、電気的に分離された第3ボディ領域75が形成されている。アクティブ領域10のドリフト領域72及び第1ボディ領域73上には、第1ゲート絶縁膜81、第1ゲート電極84、第2ゲート絶縁膜82、第2ゲート電極85及びソース電極79が設けられている。また、終端領域20のドリフト領域72、第2ボディ領域74及び第3ボディ領域75上には、フィールド絶縁層83が設けられている。また、終端領域20において、間隙60のドリフト領域72上に、フィールド絶縁層83を介して第3ゲート電極86が形成されている。第3ゲート電極86は間隙60上において、第2ボディ領域74及び第3ボディ領域75との一部に跨ぐように形成されている。そして、第3ゲート電極86と、ソース電極79とがゲート配線87により接続されている。このため、フィールド絶縁層83を第3ゲート絶縁膜とし、第3ゲート電極86と、間隙60のドリフト領域72により分離された第2ボディ領域74と第3ボディ領域75をソースドレインとする横型MOSFETが構成される。アクティブ領域10の第1ボディ領域73の表面には、ソース領域78、及び、第1ボディ領域73の電位を取りだすため第1電位取り出し領域バックゲート76が形成されている。また、終端領域20の第2ボディ領域74の表面には、最も終端領域20側に形成されている第2ゲート電極85の端部が重なる位置に、第2ボディ領域74の電位を取りだすための第2電位取り出し領域バックゲート77が形成されている。[動作]上述の第2実施形態の変形例1の半導体装置では、間隙60上にソース電極79と接続された第3ゲート電極86が形成されている。これにより、縦型DMOSFETに逆バイアスが印加されたとき、第1電位取り出し領域76と第2電位取り出し領域77と第3ゲート電極86とが連動する。そして、第3ゲート電極86に電圧が印加された場合、第3ゲート電極86と、第2ボディ領域74、第3ボディ領域75及び間隙60のドリフト領域72とからなる横型MOSFETがON状態となる。このとき、第3ゲート電極86の直下、つまり、第2ボディ領域74と第3ボディ領域75との間隙60のドリフト領域72に、チャネル領域が形成される。このチャネル領域により、第2ボディ領域74と第3ボディ領域75とが電気的に接続される。従って、図11に示す縦型DMOSFETでは、第2ボディ領域74と、第3ボディ領域75とを電気的に接続させて、終端領域のドリフト領域72の表面のp型半導体領域ボディ領域の面積を増大させることができる。このため、半導体装置の耐圧が向上する。また、上述の縦型DMOSFETでは、順バイアスが印加された場合には、第3ゲート電極86と、第2ボディ領域74、第3ボディ領域75及び間隙60のドリフト領域72とからなる横型MOSFETがOFF状態となる。このとき、第2ボディ領域74と第3ボディ領域75との間隙60にはチャネル領域が形成されない。このため、縦型DMOSFETに順バイアスが印加されたとき、第2ボディ領域74と第3ボディ領域75とは電気的に分離された状態である。つまり、順バイアスの印加時には、第3ボディ領域75が分離されてPNダイオードの実行接合面積を縮小することができる。この結果、順バイアス印加時のドリフト領域72に注入されるホールの量を低減させることができ、trrの短縮、及び、逆方向最大電流Irpの低減が可能となる。[変形例2:縦型DMOSFET第3ゲート電極、ピラー]次に、第2実施形態の変形例2の半導体装置について説明する。図12に、第2実施形態の変形例2の縦型DMOSFET構造の半導体装置を示す。図12に示す第2実施形態の変形例2の半導体装置は、ドリフト領域72とピラー領域88とが交互に繰返し形成された、いわゆるスーパージャンクション構造と呼ばれる構造である。また、図12に示すスーパージャンクション構造では、上述の図11に示す第2実施形態の変形例1の縦型DMOSFETの構造に加えて、ドリフト領域72内に、ピラー領域88が形成されている。ピラー領域88は、ドレイン領域71の主面に対して略平行な方向に周期的に配列されて形成されている。アクティブ領域10では、ピラー領域88が第1ボディ領域73と接続されている。終端領域20では、第2ボディ領域74及び第3ボディ領域75が形成されている範囲では、この第2ボディ領域74及び第3ボディ領域75と接続してピラー領域88が形成されている。また、第2ボディ領域74及び第3ボディ領域75が形成されていない範囲では、ドリフト領域72の表面からピラー領域88が形成されている。なお、第2実施形態の変形例2の半導体装置は、ピラー領域88が形成されていることを除き、上述の第2実施形態の変形例1と同様の構成である。また、ピラーが形成されていることを除き、上述の第2実施形態の変形例1と同様に動作する。上述のスーパージャンクション構造とすることにより、第1ボディ領域73、第2ボディ領域74及び第3ボディ領域75に、p型半導体領域からなるピラー領域88が接続し、ドリフト領域72に形成されるp型の半導体領域が拡張される。このため、第2実施形態の変形例2の半導体装置は、上述の第2実施形態の変形例1よりも、素子耐圧の確保とオン抵抗Ronの低減とにおいて優位である。また、上述の第2実施形態の変形例1の半導体装置と同様に、順バイアス印加時には間隙60にチャネル領域が形成されず、第2ボディ領域74と第3ボディ領域75とが電気的に分離された状態となる。このため、trrの短縮、及び、Irpの低減が可能となる。[変形例3:縦型DMOSFETピラー]次に、第2実施形態の変形例3の半導体装置について説明する。図13に、第2実施形態の変形例3の縦型DMOSFET構造の半導体装置を示す。図13に示す第2実施形態の変形例3の半導体装置は、ドリフト領域72とピラー領域88とが交互に繰返し形成された、いわゆるスーパージャンクション構造と呼ばれる構造である。また、図13に示すスーパージャンクション構造では、上述の図10に示す第2実施形態の縦型DMOSFETの構造に加えて、ドリフト領域72内に、ピラー領域88が形成されている。ピラー領域88は、ドレイン領域71の主面に対して略平行な方向に周期的に配列されて形成されている。ピラー領域88は、アクティブ領域10においては、第1ボディ領域73と接続されている。また、終端領域20では、第2ボディ領域74及び第3ボディ領域75が形成されている範囲では、この第2ボディ領域74及び第3ボディ領域75と接続してピラー領域88が形成されている。また、第2ボディ領域74及び第3ボディ領域75が形成されていない範囲では、ドリフト領域72の表面からピラー領域88が形成されている。なお、第2実施形態の変形例3の半導体装置は、ピラー領域88が形成されていることを除き、上述の第2実施形態と同様の構成である。また、ピラーが形成されていることを除き、上述の第2実施形態と同様に動作する。上述のスーパージャンクション構造とすることにより、第1ボディ領域73、第2ボディ領域74及び第3ボディ領域75に、p型半導体領域からなるピラー領域88が接続し、ドリフト領域72に形成されるp型の半導体領域が拡張される。このため、第2実施形態の変形例3の半導体装置は、上述の第2実施形態のよりも、素子耐圧の確保とオン抵抗Ronの低減とにおいて優位である。また、上述の第2実施形態の半導体装置と同様に、順バイアス印加時には間隙60のパンチスルーが形成されず、第2ボディ領域74と第3ボディ領域75とが電気的に分離された状態となる。このため、trrの短縮、及び、Irpの低減が可能となる。6.半導体装置の動作次に、上述の第1実施形態及び第2実施形態の半導体装置の動作の一例として、上述の図3又は図6に示す昇圧型コンバータの出力段回路に適用した場合について説明する。なお、昇圧型コンバータの出力段回路は上述の図3又は図6に示す構成と同様であるため説明を省略する。[動作1:パンチスルー]終端領域20において、空乏化によりパンチスルーが形成される半導体装置の動作について、上述の第2実施形態の半導体装置を例に説明する。昇圧コンバータの出力段回路における第2実施形態の半導体装置の電子及びホールの移動の様子を図14に示す。図14Aは、第2実施形態の半導体装置に順バイアスが印加されたときの電子及びホールの移動の様子を示す図である。また、図14Bは、第2実施形態の半導体装置に逆バイアスが印加されたときの電子及びホールの移動の様子を示す図である。図14Aに示すように、縦型DMOSFETに順バイアスが印加された状態では、ソース電極79側からドレイン領域71側に電流Ifが流れる。このとき、縦型DMOSFETでは、ソース電極79が接合された第1ボディ領域73及び第2ボディ領域74から、ドリフト領域72にホール46が流入する。同時に、ドレイン領域71側からドリフト領域72に電子47が流入する。このとき、終端領域20において、第2ボディ領域74と、第3ボディ領域75とが電気的に分離された状態である。このため、ソース電極79側からドレイン領域71側に電流が流れる場合にも、第3ボディ領域75からドリフト領域72へのホール46の流入がない。従って、順バイアス印加時のドリフト領域72に注入されるホール46の量を低減させることができる。図14Bに示すように、縦型DMOSFETに逆バイアスが印加された状態では、ドレイン領域71側からソース電極79側に逆方向電流が流れる。縦型DMOSFETでは、ドリフト領域72へ流入した少数キャリアであるホール46が、多数キャリアである電子47と再結合して消滅する前に、急激に逆バイアスが印加される。このため、再結合せず残っているドリフト領域72内の少数キャリアであるホール46が、逆方向電位が印加されたソース電極79の負電位によって引抜かれる。上述の通り、順バイアス印加時にドリフト領域72に注入されているホール46の量が少ないため、逆バイアス印加時にドリフト領域72内のホール46の引き抜く時間の短縮が可能となる。従って、ドリフト領域72の完全空乏化が容易となり、trrの短縮、及び、Irpの低減が可能となる。また、縦型DMOSFETの終端領域では、逆バイアスが印加されたとき第2ボディ領域74から、ドリフト領域72に空乏層が拡大する。縦型DMOSFETにおいて第2ボディ領域74と第3ボディ領域75との間の間隙60は、この第2ボディ領域74からドリフト領域72に広がる空乏層の長さ以下で形成されている。このため、縦型DMOSFETに逆バイアスが印加されたとき、間隙60に空乏化によるパンチスルー63が形成され、第2ボディ領域74と第3ボディ領域75とが電気的に接続される。このように、縦型DMOSFETに逆バイアスが印加された場合には、第2ボディ領域74と、第3ボディ領域75との電気的な接続により、終端領域20のドリフト領域72の表面のp型の半導体領域ボディ領域の面積を増大させることができる。このため、半導体装置の耐圧を向上させることができる。なお、逆バイアス印加時に間隙60にパンチスルー63が形成され、終端領域20のp型半導体領域が電気的に接続される構成であれば、上述の第2実施形態の半導体装置と同様に動作する。このため、上述の第1実施形態の半導体装置、及び、第2実施形態の変形例3の半導体装置も、第2実施形態の半導体装置と同様に動作する。[動作2:チャネル領域]終端領域20において、ゲート電極又はフィールド電極直下にチャネル領域が形成される半導体装置の動作について、上述の第2実施形態の変形例1の半導体装置を例に説明する。昇圧コンバータの出力段回路における第2実施形態の変形例1の半導体装置の電子及びホールの移動の様子を図15に示す。図15Aは、第2実施形態の変形例1の半導体装置に順バイアスが印加されたときの電子及びホールの移動の様子を示す図である。また、図15Bは、第2実施形態の変形例1の半導体装置に逆バイアスが印加されたときの電子及びホールの移動の様子を示す図である。図15Aに示すように、縦型DMOSFETに順バイアスが印加された状態では、ソース電極79側からドレイン領域71側に電流Ifが流れる。このとき、第3ゲート電極86と、第2ボディ領域74、第3ボディ領域75及び間隙60のドリフト領域72とからなる横型MOSFETがOFF状態となる。このため、第2ボディ領域74と第3ボディ領域75との間隙60にはチャネル領域が形成されない。従って、縦型DMOSFETに順バイアスが印加されたとき、第2ボディ領域74と第3ボディ領域75とは電気的に分離された状態のままである。この結果、縦型DMOSFETでは、ソース電極79が接合された第1ボディ領域73及び第2ボディ領域74から、ドリフト領域72にホール46が流入する。同時に、ドレイン領域71側からドリフト領域72に電子47が流入する。しかし、終端領域20において、第2ボディ領域74と、第3ボディ領域75とが電気的に分離され状態である。このため、ソース電極79側からドレイン領域71側に電流が流れる場合にも、第3ボディ領域75からドリフト領域72へのホール46の流入がない。従って、順バイアス印加時のドリフト領域72に注入されるホール46の量を低減させることができる。縦型DMOSFETに逆バイアスが印加された状態では、ドレイン領域71側からソース電極79側に逆方向電流が流れる。縦型DMOSFETでは、ドリフト領域72へ流入した少数キャリアであるホール46が、多数キャリアである電子47と再結合して消滅する前に、急激に逆バイアスが印加される。このため、再結合せず残っているドリフト領域72内の少数キャリアであるホール46が、逆方向電位が印加されたソース電極79の負電位によって引抜かれる。上述の通り、順バイアス印加時にドリフト領域72に注入されているホール46の量が少ないため、逆バイアス印加時にドリフト領域72内のホール46の引き抜く時間の短縮が可能となる。従って、ドリフト領域72の完全空乏化が容易となり、trrの短縮、及び、逆方向最大電流Irpの低減が可能となる。また、図15Bに示すように、間隙60上の第3ゲート電極86は、ソース電極79と接続され、第1電位取り出し領域76と第2電位取り出し領域77と連動する。このため、縦型DMOSFETに逆バイアスが印加されたとき、終端領域20において、第3ゲート電極86と、第2ボディ領域74、第3ボディ領域75及び間隙60のドリフト領域72とからなる横型MOSFETがON状態となる。そして、第3ゲート電極86の直下、つまり、第2ボディ領域74と第3ボディ領域75との間隙60のドリフト領域72に、チャネル領域64が形成され、第2ボディ領域74と第3ボディ領域75とが電気的に接続される。このように、縦型DMOSFETに逆バイアスが印加された場合には、第2ボディ領域74と、第3ボディ領域75との電気的な接続により、終端領域20のドリフト領域72の表面のp型の半導体領域ボディ領域の面積を増大させることができる。このため、半導体装置の耐圧を向上させることができる。なお、逆バイアス印加時に間隙60にチャネル領域64が形成され、終端領域20のp型半導体領域が電気的に接続される構成であれば、上述の第2実施形態の変形例1の半導体装置と同様に動作する。このため、上述の第1実施形態の変形例1の半導体装置、及び、第2実施形態の変形例2の半導体装置も、第2実施形態の変形例1の同様に動作する。なお、上述の半導体装置では、第1導電型をn型とし、第2導電型をp型として記載しているが、本技術においてn型とp型の導電型が逆でもよい。なお、本開示は以下のような構成も取ることができる。1第1導電型の半導体基体と、前記半導体基体上に形成された第1導電型の第1半導体領域と、前記第1半導体領域の表面に形成されている第2導電型の第2半導体領域と、前記第1半導体領域の表面において、前記第2半導体領域と離間されて形成されている第2導電型の第3半導体領域と、前記第1半導体領域の表面において、前記第2半導体領域及び前記第3半導体領域と離間されて形成されている第2導電型の第4半導体領域と、前記第2半導体領域及び前記第3半導体領域に接続する第1電極とを備える半導体装置。2前記第3半導体領域と前記第4半導体領域は、前記第1電極に逆方向電圧が印加されたときに、前記第3半導体領域端側から前記第4半導体領域端側に達する空乏層による電位伝搬によって、電気的に接続される1に記載の半導体装置。3アクティブ領域に前記第2半導体領域が形成され、終端領域に前記第3半導体領域及び前記第4半導体領域が形成されている1又は2に記載の半導体装置。4前記第1半導体領域上において、前記第3半導体領域上及び前記第4半導体領域上に形成された絶縁層と、前記絶縁層内において、前記第3半導体領域と前記第4半導体領域との一部に跨り、且つ、前記絶縁層を介して前記第1半導体領域上に形成された第2電極と、前記第1電極と前記第2電極とを接続する配線とを備える1から3のいずれかに記載の半導体装置。5前記第2半導体領域内において、前記第2半導体領域の表面に形成されている第2導電型の第5半導体領域と、前記第3半導体領域内において、前記第3半導体領域の表面に形成されている第2導電型の第6半導体領域とを備える1から4のいずれかに記載の半導体装置。6隣り合う前記第2半導体領域の一部に跨るように、第1ゲート絶縁膜を介して前記第1半導体領域上に形成されている第1ゲート電極と、前記第2半導体領域と前記第3半導体領域の一部に跨るように、第2ゲート絶縁膜を介して前記第1半導体領域上に形成されている第2ゲート電極とを備える1から5のいずれかに記載の半導体装置。7前記第1半導体領域上、前記第3半導体領域上及び前記第4半導体領域上に形成された第3ゲート絶縁膜と、前記第3半導体領域と前記第4半導体領域との一部に跨り、且つ、第3ゲート絶縁膜を介して前記第1半導体領域上に形成された第3ゲート電極と、前記第1電極と第3ゲート電極とを接続するゲート配線と、を備える6に記載の半導体装置。8前記第1半導体領域において、前記第2半導体領域、前記第3半導体領域、及び、前記第4半導体領域に、前記半導体基体の主面に対して平行な方向に周期的に配列された第2導電型のピラー領域を備える6又は7に記載の半導体装置。9前記第2半導体領域内において、前記第2半導体領域の表面に第1導電型の第7半導体領域が形成され、前記第7半導体領域の両端に前記第5半導体領域が形成されている6から8のいずれかに記載の半導体装置。"