半導体から成る基板、前記基板の表層部に形成されたn型領域、前記基板内に、前記n型領域と隣り合うように形成されたp型のベース領域、前記ベース領域内に、前記n型領域から離して形成されたn型のエミッタ/ソース領域、前記基板の上に形成され、前記ベース領域と前記エミッタ/ソース領域との両方に電気的に接続されたエミッタ/ソース電極、前記n型領域と前記エミッタ/ソース領域との間に挟まれた前記ベース領域の部分を覆うように形成されたゲート絶縁膜、前記ゲート絶縁膜の上に形成されたゲート電極、前記n型領域内に、前記ベース領域から離して形成されたn型のドレイン領域、前記n型領域内に、前記ベース領域から離して形成されたp型のコレクタ領域、前記n型領域内に、前記ベース領域、前記ドレイン領域、及び前記コレクタ領域のいずれからも離して形成されたn型のコレクタ接続領域、前記基板の上に形成され、前記ドレイン領域に電気的に接続されたドレイン電極、並びに、前記基板の上に形成され、前記コレクタ領域と前記コレクタ接続領域との両方に電気的に接続されたコレクタ電極、を備え、前記ゲート電極が前記エミッタ/ソース電極と同じ電位に維持された状態で、前記ドレイン電極に対して印加される電圧により、前記ドレイン電極にアバランシェ降伏電流が流れるとき、前記コレクタ電極の電位が前記ドレイン電極の電位よりも低いことを特徴とする半導体装置。前記ゲート電極が前記エミッタ/ソース電極と同じ電位に維持された状態で、前記ドレイン電極に対して印加される電圧により、前記ドレイン電極にアバランシェ降伏電流が流れるとき、前記n型領域内に拡がる空乏層が前記コレクタ接続領域を覆うように、前記コレクタ接続領域は配置されている、請求項1に記載の半導体装置。前記ゲート電極が前記エミッタ/ソース電極よりも所定の電圧以上高い電位に維持されることによって、前記エミッタ/ソース電極と前記ドレイン電極との間に電流が流れている状態において、前記エミッタ/ソース電極と前記ドレイン電極との間の抵抗が所望の値以下に維持されるように、前記ドレイン領域と前記コレクタ接続領域との間の距離が設定されている、請求項1に記載の半導体装置。前記ドレイン領域が、互いに分離された複数の部分から構成され、前記ゲート電極が前記エミッタ/ソース電極よりも所定の電圧以上高い電位に維持されることによって、前記エミッタ/ソース電極と前記ドレイン電極との間に電流が流れている状態において、前記エミッタ/ソース電極と前記ドレイン電極との間の抵抗が所望の値以下に維持されるように、前記ドレイン領域の少なくともいずれかの部分と前記コレクタ接続領域との間の距離が設定されている、請求項1に記載の半導体装置。前記ドレイン領域と前記コレクタ領域とがそれぞれ、互いに分離された複数の部分から構成され、前記コレクタ領域から前記エミッタ/ソース領域へ向かう方向に対して垂直な方向に沿って、前記ドレイン領域の各部分と前記コレクタ領域の各部分とが交互に配置されている、請求項1に記載の半導体装置。前記ドレイン領域と前記コレクタ領域とが前記基板の表層部に配置されている、請求項1に記載の半導体装置。前記基板がp型であり、前記基板の厚み方向において、前記コレクタ接続領域が前記ドレイン領域よりも厚い、請求項6に記載の半導体装置。前記基板がp型であり、前記n型領域が、前記基板と前記ベース領域とに囲まれることによって、リサーフ構造を成している、請求項1に記載の半導体装置。前記コレクタ領域から前記エミッタ/ソース領域へ向かう方向において、前記コレクタ接続領域が製造限界まで薄い、請求項1に記載の半導体装置。コレクタ/ドレイン電極111とエミッタ/ソース電極112との間に正バイアスを印加した状態で、ゲート電極110の電位をエミッタ/ソース電極112の電位と等しく維持する。そのとき、半導体装置100はゲートターンオフ状態になる。すなわち、ドレイン領域103からエミッタ/ソース電極112へは電流がほとんど流れない。コレクタ電圧が比較的低く維持されているとき、半導体装置100はゲートターンオフ状態を良好に維持する。しかし、コレクタ電圧が上昇し続けると、やがて、リサーフ領域102のいずれかの端部でアバランシェ降伏が起こり、ドレイン領域103からエミッタ/ソース電極112へアバランシェ降伏電流が流れ始める。このときのコレクタ電圧をアバランシェ降伏電圧という。更に、コレクタ電圧がアバランシェ降伏電圧以上であるときに、半導体装置100に流すことのできるアバランシェ降伏電流の許容上限量をアバランシェ耐量という。アバランシェ降伏電流の量がアバランシェ耐量を超えると、半導体装置100には破壊の危険性が生じる。アバランシェ降伏電流による半導体装置100の破壊を確実に防ぐには、アバランシェ耐量を十分に大きく設定することが必要である。しかし、それは次の理由で難しい。ドレイン領域203からリサーフ領域202へアバランシェ降伏電流が流れるとき、それらの領域203、202間の抵抗によって電圧降下が生じ、コレクタ領域113を囲むリサーフ領域102の部分120図6には、複数の点で示されているの電位がコレクタ領域113の電位よりも降下する。アバランシェ降伏電流の増加によって、リサーフ領域102のその部分120とコレクタ領域113との間の電位差が約0.6Vに達すると、p型のコレクタ領域113、n型のリサーフ領域102、及びp型の基板101から成る寄生pnpトランジスタがターンオンする。その結果、コレクタ領域113からエミッタ/ソース領域106へ大電流が流れる。更に、その大電流がトリガとなって、上記の寄生pnpトランジスタに、p型のベース領域104とn型のエミッタ/ソース領域106とを加えた寄生サイリスタがターンオンする。その結果、アバランシェ降伏電流が制御不能に増加するので、半導体装置100が破壊される。従って、アバランシェ降伏電流による半導体装置100の破壊を防ぐには、コレクタ領域113を囲むリサーフ領域102の部分120とコレクタ領域113との間の電位差が約0.6Vに達しない程度に、アバランシェ降伏電流の量を小さく維持しなければならない。こうして、アバランシェ耐量を十分に大きくすることは困難である。本発明の目的は、上記の課題を解決することであって、特に、アバランシェ降伏電流が流れている状態において寄生pnpトランジスタのターンオンを抑制することにより、十分なアバランシェ耐量を確保することのできる半導体装置を提供することにある。本発明による半導体装置は、基板、n型領域、p型のベース領域、n型のエミッタ/ソース領域、エミッタ/ソース電極、ゲート絶縁膜、ゲート電極、n型のドレイン領域、p型のコレクタ領域、n型のコレクタ接続領域、ドレイン電極、及びコレクタ電極を備えている。基板は半導体から成る。n型領域はその基板の表層部に形成されている。ベース領域はその基板内に、n型領域と隣り合うように形成されている。エミッタ/ソース領域はそのベース領域内に、n型領域から離して形成されている。エミッタ/ソース電極は、基板の上に形成され、ベース領域とエミッタ/ソース領域との両方に電気的に接続されている。ゲート絶縁膜は、n型領域とエミッタ/ソース領域との間に挟まれたベース領域の部分を覆うように形成されている。ゲート電極はそのゲート絶縁膜の上に形成されている。ドレイン領域は、n型領域内に、ベース領域から離して形成されている。コレクタ領域は、n型領域内に、ベース領域から離して形成されている。コレクタ接続領域は、n型領域内に、ベース領域、ドレイン領域、及びコレクタ領域のいずれからも離して形成されている。ドレイン電極は、基板の上に形成され、ドレイン領域に電気的に接続されている。コレクタ電極は、基板の上に形成され、コレクタ領域とコレクタ接続領域との両方に電気的に接続されている。この半導体装置では、ゲート電極がエミッタ/ソース電極と同じ電位に維持された状態で、ドレイン電極に対して印加される電圧により、ドレイン電極にアバランシェ降伏電流が流れるとき、コレクタ電極の電位がドレイン電極の電位よりも低い。本発明による半導体装置では、ドレイン電極にアバランシェ降伏電流が流れるとき、コレクタ電極の電位がドレイン電極の電位よりも低い。従って、アバランシェ降伏電流が増加しても、コレクタ領域を囲むn型領域の部分の電位がコレクタ領域の電位よりも低くなりにくい。その結果、p型のコレクタ領域、n型領域、及びp型のベース領域とで構成される寄生pnpトランジスタのターンオンが抑制される。こうして、本発明による半導体装置は、十分なアバランシェ耐量を確保することができる。以下、本発明の好適な実施形態について、図面を参照しながら説明する。図1は、本発明の実施形態による半導体装置200の一つの断面図である。図2は、同じ半導体装置200の別の断面図である。図3は、その半導体装置200から、図1、2に示されている絶縁膜207、208、209と電極210、211、212、214、216とを除去したときの基板201の平面図である。図3には、図1に示されている断面の位置が線分I-Iで示され、図2に示されている断面の位置が線分II-IIで示されている。図1、2を参照するに、基板201はp型半導体例えば、不純物濃度1×1014/cm3から成る。基板201の表層部には、リサーフ領域202とベース領域204とが隣接するように形成されている。リサーフ領域202はn型半導体例えば、不純物濃度1×1016/cm3から成り、その深さ、すなわち基板201の厚み方向の厚さが例えば7μmである。ベース領域204はp型半導体例えば、不純物濃度1×1016/cm3から成り、その深さが例えば8μmである。n型のリサーフ領域202は、p型の基板201とベース領域204とに囲まれることによって、リサーフ構造を成している。尚、基板201の表層部にリサーフ構造が形成されるのであれば、図1、2とは異なり、ベース領域204がリサーフ領域202よりも浅くてもよい。ベース領域204の中には、コンタクト領域205とエミッタ/ソース領域206とがリサーフ領域202から離して形成されている。コンタクト領域205はp型半導体例えば、不純物濃度1×1019/cm3から成り、その深さが例えば2μmである。エミッタ/ソース領域206はn型半導体例えば、不純物濃度1×1020/cm3から成り、その深さが例えば0.5μmである。リサーフ領域202の中には、ドレイン領域203とコレクタ領域215とがベース領域204から離して形成されている。ドレイン領域203はn型半導体例えば、不純物濃度1×1020/cm3から成り、その深さが例えば0.5μmである。コレクタ領域215はp型半導体例えば、不純物濃度1×1017/cm3から成り、その深さが例えば1μmである。図3に示されているように、ドレイン領域203とコレクタ領域215とはそれぞれ、複数の部分に分離されている。ドレイン領域203の各部分とコレクタ領域215の各部分とは、コレクタ領域213からエミッタ/ソース領域206へ向かう方向に対して垂直な方向に沿って、交互に配置されている。図1を参照するに、リサーフ領域202の中には更に、コレクタ接続領域213が、ベース領域204、ドレイン領域203、及びコレクタ領域215のいずれからも離して形成されている。コレクタ接続領域213はn型半導体例えば、不純物濃度1×1020/cm3から成り、その深さが例えば0.5μmである。コレクタ接続領域213は特に、ベース領域204とドレイン領域203との間において、ドレイン領域203の少なくともいずれかの部分に近接するように配置されている。図3を参照するに、コレクタ接続領域213は複数の部分に分離され、各部分がドレイン領域203の各部分と対向している。図1、2を更に参照するに、基板201の表面よりも上には、フィールド絶縁膜207、層間絶縁膜208、ゲート絶縁膜209、ゲート電極210、ドレイン電極211、エミッタ/ソース電極212、コレクタ接続電極214、及びコレクタ電極216が形成されている。フィールド絶縁膜207は、ベース領域204とコレクタ接続領域213との間でリサーフ領域202を覆っている。ゲート絶縁膜209は、エミッタ/ソース領域206とリサーフ領域202との間でベース領域204を覆っている。ゲート電極210は、ゲート絶縁膜209の上に形成され、更にフィールド絶縁膜207の上まで張り出している。層間絶縁膜208は、エミッタ/ソース領域206、ゲート電極210、フィールド絶縁膜207、ドレイン領域203、及びコレクタ領域215を覆っている。ドレイン電極211は、ドレイン領域203の上に形成され、ドレイン領域203の各部分間を電気的に接続している。図3には、ドレイン電極211によるドレイン領域203の各部分間の電気的な接続が、破線で模式的に示されている。エミッタ/ソース電極212は、コンタクト領域205とエミッタ/ソース領域206との上に形成され、それらの領域205、206との両方に電気的に接続されている。エミッタ/ソース電極212は更に層間絶縁膜208の上に拡がり、ゲート電極210の上方を超えてフィールド絶縁膜207の上方まで張り出している。コレクタ接続電極214はコレクタ接続領域213の上に形成され、コレクタ電極216はコレクタ領域215の上に形成されている。コレクタ接続電極214とコレクタ電極216とは層間絶縁膜208の上で接続され、コレクタ接続領域213とコレクタ領域215との間を電気的に接続している。図3には、それらの電極214、216によるコレクタ接続領域213とコレクタ領域215との間の電気的な接続が、破線で模式的に示されている。図1-3に示されている半導体装置200では、図5-7に示されている半導体装置100とは異なり、コレクタ電極216がドレイン電極214から分離されている。リサーフ領域202は、基板201とベース領域204とに囲まれてリサーフ構造を成している。一方、ゲート電極210はゲート絶縁膜209の上からフィールド絶縁膜207の上まで張り出し、エミッタ/ソース電極212はゲート電極210の上方を超えてフィールド絶縁膜207の上方まで張り出している。従って、ドレイン電極211とエミッタ/ソース電極212との間に電圧が印加されるとき、リサーフ領域202内に生じる電場は比較的滑らかに変化し、特に電場の集中が生じにくい。その結果、ドレイン電極211とエミッタ/ソース電極212との間の耐圧が高い。[ゲートターンオン状態]ドレイン電極211の電位をエミッタ/ソース電極212の電位よりも高く維持した状態、すなわち両電極211、212間に正バイアスを印加した状態で、ゲート電極210に対して正の電圧を印加する。そのとき、半導体装置200はゲートターンオン状態になる。すなわち、ドレイン領域203からエミッタ/ソース電極212へ電子電流が流れる。一方、ドレイン電極211に対して印加された電圧は、ドレイン領域203からリサーフ領域202を経てコレクタ接続領域213へ伝達され、更にコレクタ接続電極214とコレクタ電極216とを通してコレクタ領域215へ伝達される。ゲートターンオン状態の半導体装置200におけるコレクタ電圧とコレクタ電流との間の関係は、図8に示されているグラフと同様なグラフで表される。ここで、コレクタ電圧とは、エミッタ/ソース電極212の電位に対するコレクタ電極211の電位を意味し、コレクタ電流とは、コレクタ電極211に流れる電流を意味する。図8を参照するに、コレクタ電圧が比較的低い区間MOSでは、コレクタ電圧の上昇に伴い、コレクタ電流は一定値に飽和するように増加する。すなわち、半導体装置200はMOSFETとして動作する。ドレイン領域203からリサーフ領域202へ電子電流が流れるとき、それらの領域203、202間の抵抗によって電圧降下が生じ、コレクタ領域215を囲むリサーフ領域202の部分220図2には、複数の点で示されているの電位がコレクタ領域215の電位よりも降下する。コレクタ電圧が、図8に示されている閾値電圧Vchまで上昇すると、リサーフ領域202のその部分220とコレクタ領域215との間の電位差が約0.6Vに達する。それにより、コレクタ領域215からリサーフ領域202へ正孔が注入されるようになる。その結果、図8に示されているように、コレクタ電圧が閾値電圧Vch以上である区間IGBTでは、コレクタ電流はコレクタ電圧に比例して増加する。すなわち、半導体装置200はIGBTとして動作する。このように、ゲートターンオン状態の半導体装置200は、コレクタ電流が比較的小さいときにはMOSFETとして動作し、コレクタ電流がある程度よりも大きいときにはIGBTとして動作する。従って、スイッチング損失はMOSFETと同様に低く、導通損失はIGBTと同様に低い。[ゲートターンオフ状態]ドレイン電極211とエミッタ/ソース電極212との間に正バイアスを印加した状態で、ゲート電極210の電位をエミッタ/ソース電極212の電位と等しく維持する。そのとき、半導体装置200はゲートターンオフ状態になる。すなわち、ドレイン領域203からエミッタ/ソース電極212へは電流がほとんど流れない。ドレイン電極211に対して印加される電圧以下、ドレイン電圧という。が比較的低く維持されているとき、半導体装置200はゲートターンオフ状態を良好に維持する。しかし、ドレイン電圧が上昇し続けると、やがて、リサーフ領域202のいずれかの端部でアバランシェ降伏が起こり、ドレイン領域203からエミッタ/ソース電極212へアバランシェ降伏電流が流れ始める。このときのドレイン電圧をアバランシェ降伏電圧という。図1-3に示されている半導体装置200では、図5-7に示されている半導体装置100とは異なり、ドレイン電極211の電位がアバランシェ降伏電圧に等しくても、コレクタ接続領域213とコレクタ領域215との電位はアバランシェ降伏電圧よりも低い。それは次の理由による。ゲートターンオフ状態の半導体装置200では、リサーフ領域202の中を空乏層が、ベース領域204との境界、及び基板201との境界からそれぞれ拡がる。ドレイン電圧が高いほど、空乏層は広い。ドレイン電圧の上昇に伴い、空乏層がコレクタ接続領域213を覆う範囲まで拡がったとき、コレクタ接続領域213とドレイン領域203との間には電位差が生じる。すなわち、コレクタ接続領域213の電位がドレイン領域203の電位よりも低くなる。図4は、ゲートターンオフ状態において、リサーフ領域202の全体に空乏層301が拡がっている様子を模式的に示す断面図である。図4では、空乏層301の範囲が複数の点で示されている。ドレイン電圧がアバランシェ降伏電圧に達したときに、空乏層が、図4に示されているように、ドレイン領域203まで拡がっている場合を想定する。その場合、コレクタ接続領域213とドレイン領域203との間の距離ΔLによって、両領域213、203間の電位差が決まる。例えば、その距離ΔLが0.5μmであり、リサーフ領域202の不純物濃度が1×1016/cm3であるとき、コレクタ接続領域213の電位は約1.9V、ドレイン領域203の電位、すなわちアバランシェ降伏電圧よりも低い。コレクタ領域215はコレクタ接続領域213と電気的に接続されているので、コレクタ領域215の電位はアバランシェ降伏電圧よりも約1.9V低い。一方、アバランシェ降伏電流がドレイン領域203からリサーフ領域202へ流れるとき、それらの領域203、202間の抵抗によって電圧降下が生じ、コレクタ領域215を囲むリサーフ領域202の部分220図2参照の電位がドレイン領域203の電位よりも降下する。リサーフ領域202のその部分220の電位がコレクタ領域215の電位よりも約0.6V低くなれば、コレクタ領域215、リサーフ領域202、及び基板201から成る寄生pnpトランジスタがターンオンする。しかし、コレクタ領域215の電位はドレイン領域203の電位よりも約1.9V低いので、寄生pnpトランジスタがターンオンするのは、リサーフ領域202の上記の部分220の電位がドレイン領域203の電位よりも約1.9V約0.6V=約2.5V低いときである。この電位差約2.5Vは、図5-7に示されている半導体装置100における電位差約0.6Vよりも大きい。すなわち、図1-3に示されている半導体装置200は、図5-7に示されている半導体装置100よりも、寄生pnpトランジスタがターンオンするまでに流すことのできるアバランシェ降伏電流の量、すなわちアバランシェ耐量が大きい。以上のとおり、本発明の実施形態による半導体装置200では、従来の半導体装置100とは異なり、ドレイン電圧がアバランシェ降伏電圧に等しいときに、コレクタ領域215の電位がドレイン領域203の電位よりも低い。従って、アバランシェ降伏電流がドレイン領域203からリサーフ領域202へ流れても、コレクタ領域215の電位がその周囲のリサーフ領域202の部分220の電位よりも低くなりにくい。その結果、寄生pnpトランジスタのターンオンが抑制されるので、十分なアバランシェ耐量を確保することができる。《補足》Aドレイン領域203とコレクタ領域215とは、図3に示されているように、コレクタ領域215からエミッタ/ソース領域206へ向かう方向に対して垂直な方向に沿って、交互に配置されている。それにより、その垂直な方向に沿ったコレクタ領域215の各部分の長さを十分に小さくすることができる。従って、ゲートターンオン状態において、図8に示されている閾値電圧Vchを十分に高く設定することが容易に実現できる。それは次の理由による。ゲートターンオン状態において、ドレイン領域203からリサーフ領域202へ電子電流が流れるとき、それらの領域203、202間の抵抗によって電圧降下が生じ、コレクタ領域215を囲むリサーフ領域202の部分220の電位がコレクタ領域215の電位よりも降下する。リサーフ領域202のその部分220とコレクタ領域215との間の電位差が約0.6Vに達すれば、それ以後、半導体装置200はIGBTとしてに動作する。このとき、ドレイン領域203とコレクタ領域215とが並ぶ方向において、コレクタ領域215の各部分の長さが十分に小さければ、逆にドレイン領域203の各部分の長さが大きい。従って、ドレイン領域203とリサーフ領域202との間の抵抗が小さいので、電子電流に伴うそれらの領域203、202間の電圧降下が小さい。その結果、半導体装置200の動作をMOSFETからIGBTへ切り換えるのに必要な電圧降下を生じさせるには、より大きな電子電流をドレイン領域203からリサーフ領域202へ流さなければならない。すなわち、図8に示されている閾値電圧Vchが更に高いレベルに設定される。上記のように閾値電圧Vchを高く設定することにより、図8に示されている、半導体装置200がMOSFETとして動作するコレクタ電圧の区間MOSが拡がる。例えば、コレクタ電圧が1Vよりも高いレベルに達するまで、半導体装置200はMOSFETとして高速スイッチングが可能であるように、設計することができる。このように、ドレイン領域203とコレクタ領域215とを一方向に沿って交互に配置し、その方向に沿った各領域の長さを調節することにより、ゲートターンオン状態の半導体装置200の動作がMOSFETからIGBTへ切り換えられるコレクタ電圧の閾値Vchを自由に設計することができる。また、ドレイン領域203とコレクタ領域215との配列が規則的であることにより、半導体装置200の動作を安定に切り換えることができる。B図3では、隣接するドレイン領域203の部分とコレクタ領域215の部分とが互いに接触している。その他に、ドレイン領域203の各部分とコレクタ領域215の各部分とが分離されていてもよい。すなわち、ドレイン領域203の各部分とコレクタ領域215の各部分とが、リサーフ領域202を間に挟んで、一方向に沿って交互に配置されていてもよい。C図3に示されているように、コレクタ接続領域213の各部分はドレイン領域203の各部分と一対一で対向している。その場合、ゲートターンオン状態におけるコレクタ接続領域213とドレイン領域203との間のインピーダンスを小さく設定することが容易である。それにより、ドレイン電極211とエミッタ/ソース電極212との間のオン抵抗を十分に低くすることができる。尚、コレクタ接続領域213は、図3に示されている配置の他に、ドレイン領域203の少なくともいずれかの部分に対向するように配置されていてもよい。すなわち、コレクタ接続領域213に関する設計の自由度は高い。D図1に示されているように、ドレイン領域203とコレクタ接続領域213とはいずれも、基板201の表層部に形成されている。従って、いずれの領域203、213もイオン注入等で簡単に形成可能である。また、ドレイン電極211及びコレクタ接続電極214を基板201の表面の上に作成することも容易であるので、半導体装置200の製造工程が簡単化される。E図1、3では、コレクタ接続領域213がベース領域204とドレイン領域203との間に配置されている。しかし、ゲートターンオフ状態において、ドレイン電圧がアバランシェ降伏電圧に達したときに、リサーフ領域202内の空乏層が少なくともコレクタ接続領域213を覆うのであれば、コレクタ接続領域213はその他の位置に配置されていてもよい。F図1では、基板201の厚み方向におけるコレクタ接続領域213の厚さが、ドレイン領域203の厚さと同程度である。その他に、コレクタ接続領域213の厚さがドレイン領域203の厚さよりも大きく設定されていてもよい。その場合、ゲートターンオフ状態において、ドレイン電圧の上昇に伴って、空乏層がリサーフ領域202と基板201との間の境界からドレイン領域203へ向かって拡がるとき、その空乏層は、ドレイン領域203よりも先にコレクタ接続領域213まで到達する。それにより、コレクタ接続領域213の電位をドレイン領域203の電位よりも低くすることが、更に確実に実現できる。Gコレクタ領域215からエミッタ/ソース領域206へ向かう方向において、コレクタ接続領域213は製造限界まで薄くてもよい。その理由は次のとおりである。ゲートターンオフ状態において、リサーフ領域202の中にベース領域から拡がる空乏層は、コレクタ接続領域213の中には拡がらない。従って、コレクタ領域215からエミッタ/ソース領域206へ向かう方向におけるコレクタ接続領域213の厚みによって、アバランシェ降伏電圧の値が下がる。それ故、コレクタ接続領域213のその厚みを製造限界まで抑えれば、アバランシェ降伏電圧の降下量を最小限に抑えることができる。H図1、2に示されているリサーフ構造では、n型のリサーフ領域202の周囲が、p型のベース領域204とp型の基板201で覆われている。それにより、ゲートターンオン状態の半導体装置200がMOSFETとして動作する際のオン抵抗、すなわち、ドレイン電極211とエミッタ/ソース電極212との間の抵抗が低い。従って、両電極211、212間に一定の電流を流すのに必要なドレイン電圧を低く設定することができるので、半導体装置200がMOSFETとして動作する際の導通損失を低減することができる。尚、リサーフ領域202の構造は、図1、2に示されているものに限らず、p型の領域204、201によって覆われていないものであってもよい。I本発明の上記の実施形態に基づいて、本発明は以下の観点から特徴づけられても良い。I-1ゲート電極がエミッタ/ソース電極と同じ電位に維持された状態で、ドレイン電極に対して印加される電圧により、ドレイン電極にアバランシェ降伏電流が流れるとき、n型領域内に拡がる空乏層がコレクタ接続領域を覆うように、コレクタ接続電極は配置されている。その場合、その空乏層によって、コレクタ接続領域とドレイン領域との間には電位差が生じ、特にコレクタ接続領域の電位がドレイン領域の電位よりも低くなる。従って、コレクタ領域、n型領域、及び基板から成る寄生pnpトランジスタのターンオンが抑制される。I-2ゲート電極がエミッタ/ソース電極よりも所定の電圧以上高い電位に維持されることによって、エミッタ/ソース電極とドレイン電極との間に電流が流れている状態において、エミッタ/ソース電極とドレイン電極との間の抵抗が所望の値以下に維持されるように、ドレイン領域とコレクタ接続領域との間の距離が設定されていてもよい。それにより、ゲートターンオン状態でのエミッタ/ソース電極とドレイン電極との間の抵抗、すなわちオン抵抗が十分に低く維持される。I-3ドレイン領域が、互いに分離された複数の部分から構成されていてもよい。その場合、ゲート電極がエミッタ/ソース電極よりも所定の電圧以上高い電位に維持されることによって、エミッタ/ソース電極とドレイン電極との間に電流が流れている状態において、エミッタ/ソース電極とドレイン電極との間の抵抗が所望の値以下に維持されるように、ドレイン領域の少なくともいずれかの部分とコレクタ接続領域との間の距離が設定されている。ドレイン領域が複数の部分に分離されていることにより、図8に示されている閾値電圧Vchを十分な高さに設定することが容易に実現できる。その結果、MOSFETのように高速スイッチング動作が可能なコレクタ電圧の範囲図8に示されている区間MOSを十分に拡げることができる。また、コレクタ接続領域は、ドレイン領域の少なくともいずれかの部分から所望の距離に配置されればよいので、半導体装置の設計における高い自由度を確保することができる。I-4ドレイン領域とコレクタ領域とがそれぞれ、互いに分離された複数の部分から構成されていてもよい。更に、コレクタ領域からエミッタ/ソース領域へ向かう方向に対して垂直な方向に沿って、ドレイン領域の各部分とコレクタ領域の各部分とが交互に配置されていてもよい。ドレイン領域とコレクタ領域との配置が規則的であることにより、図8に示されている閾値電圧Vchが一定に維持されるので、ゲートターンオン状態の半導体装置の動作を安定化させることができる。I-5ドレイン領域とコレクタ領域とが基板の表層部に配置されていてもよい。その場合、各領域は、基板の表層部にイオンを注入することによって簡単に形成可能である。また、コレクタ接続領域をコレクタ領域に電気的に接続するための電極等も容易に作成可能である。こうして、半導体装置の製造工程を簡単化することができる。I-6基板がp型であり、基板の厚み方向において、コレクタ接続領域がドレイン領域よりも厚くてもよい。ゲートターンオフ状態の半導体装置では、コレクタ電圧の上昇に伴って、n型領域と基板との間の境界からドレイン領域へ向かって、n型領域の中を空乏層が拡がる。コレクタ接続領域がドレイン領域よりも厚い場合、ドレイン領域の直下から拡がる空乏層が、ドレイン領域よりも先に、コレクタ接続領域に到達する。その結果、コレクタ接続領域の電位をドレイン領域の電位よりも低くすることを、更に確実に実現することができる。I-7基板がp型であり、n型領域が、基板とベース領域とに囲まれることによって、リサーフ構造を成していてもよい。それにより、ゲートターンオン状態の半導体装置では、n型領域内に電場の集中が生じにくいので、オン抵抗が低い。その結果、図8に示されている、コレクタ電圧が閾値電圧Vch以下の区間MOSでは、一定のコレクタ電流に対するコレクタ電圧の値を小さくすることができるので、半導体装置の導通損失を更に低減させることができる。I-8コレクタ領域からエミッタ/ソース領域へ向かう方向において、コレクタ接続領域が製造限界まで薄くてもよい。ゲートターンオフ状態の半導体装置では、n型領域の中にベース領域から空乏層が拡がる。しかし、その空乏層はコレクタ接続領域の中には拡がらないので、コレクタ領域からエミッタ/ソース領域へ向かう方向におけるコレクタ接続領域の厚みによって、アバランシェ降伏電圧の値が下がる。従って、アバランシェ降伏電圧の降下量を最小限に抑えるには、コレクタ接続領域のその厚みを製造限界に抑えればよい。