"第1の方向に配列された第1及び第2のポートと、前記第1及び第2のポート間に配置され、前記第1のポートに関連する第1のデータを伝送する直列接続された複数のサブ回路を含む第1の回路と、前記第1及び第2のポート間に配置され、前記第2のポートに関連する第2のデータを伝送する直列接続された複数のサブ回路を含む第2の回路と、前記第1及び第2のポート間を前記第1の方向と直交する第2の方向に延在するように配置され、前記第1の回路を介して前記第1のデータを前記第1のポートと通信する第1のデータ線と、前記第1及び第2のポート間を前記第2の方向に延在するように配置され、前記第2の回路を介して前記第2のデータを前記第2のポートと通信する第2のデータ線と、前記第1及び第2のポート間を前記第2の方向に延在するように配置され、前記第1の回路に含まれる前記複数のサブ回路のうちの第1のサブ回路及び前記第2の回路に含まれる前記複数のサブ回路のうちの第2のサブ回路を、タイミング信号によって共通に制御する一本の制御線と、を備え、前記第1及び第2のサブ回路が配置される前記第1の方向の中間の座標である第1の座標は、前記第1及び第2のポートを前記第1の方向に2等分する第2の座標とは異なる座標であり、前記第2の方向に延在する前記制御線から前記第1の方向に分岐され前記第1及び第2のサブ回路へそれぞれ供給する第1及び第2の分岐配線の前記第1の方向における距離が互いに等しい、半導体装置。前記制御線は前記第1の座標を通過する、請求項1に記載の半導体装置。前記第1及び第2のサブ回路の前記第1の方向における座標が一致している、請求項1に記載の半導体装置。前記第1の回路に含まれる前記複数のサブ回路は、第3のサブ回路をさらに含み、前記第2の回路に含まれる前記複数のサブ回路は、第4のサブ回路をさらに含み、前記第3及び第4のサブ回路が配置される前記第1の方向の中間の座標である第3の座標は、前記第2の座標とは異なる座標であり、前記第1及び第2のデータ線は、それぞれ前記第3及び第4のサブ回路の領域に配置される、請求項1乃至3のいずれか一項に記載の半導体装置。前記第1のサブ回路及び前記第2のサブ回路は、前記第1の座標を基準として互いに線対称に配置される、請求項1又は2に記載の半導体装置。前記第3のサブ回路及び前記第4のサブ回路は、前記第3の座標を基準として互いに線対称に配置される、請求項4に記載の半導体装置。前記第1の回路に含まれる前記複数のサブ回路のうちの前記第1及び第3のサブ回路を除く残りのサブ回路の少なくとも一部、並びに、前記第2の回路に含まれる前記複数のサブ回路のうちの前記第2及び第4のサブ回路を除く残りのサブ回路の少なくとも一部は、前記第2の座標を基準として互いに線対称に配置される、請求項4に記載の半導体装置。前記第1及び第2のポート並びに前記第1及び第2の回路からなる組が、前記第2の方向に繰り返し配置され、前記制御線は、各組に含まれる前記第1及び第2のサブ回路を共通に制御する、請求項1乃至3及び5のいずれか一項に記載の半導体装置。前記第1及び第2のポート並びに前記第1及び第2の回路からなる組が前記第2の方向に繰り返し配置され、前記制御線は、各組に含まれる前記第1及び第2のサブ回路を共通に制御する、請求項4、6及び7のいずれか一項に記載の半導体装置。前記第1及び第2のデータ線がそれぞれ複数設けられ、前記複数の第1及び第2のデータ線は、それぞれ対応する組に含まれる前記第3及び第4のサブ回路に割り当てられ、各組の前記第3及び第4のサブ回路が配置される前記第3の座標は、互いに異なる座標であり、各組に割り当てられた前記第1及び第2のデータ線は、それぞれ対応する組に含まれる前記第3及び第4のサブ回路の領域に配置される、ことを特徴とする請求項9に記載の半導体装置。前記第1及び第2のポートは記憶データに関連し、前記第1及び第2のデータ線は前記記憶データを記憶するメモリセルアレイと送受信する内部データ線に関連し、前記第1及び第2の回路は前記記憶データの入出力回路に関連する、請求項1乃至10のいずれか一項に記載の半導体装置。前記第1及び第2のサブ回路のそれぞれは、少なくとも前記第1及び第2のポートから前記記憶データが供給されるデータ入力回路及び前記第1及び第2のポートから前記記憶データを出力するデータ出力回路のいずれか一方である、請求項11に記載の半導体装置。前記第1及び第2のポートはアドレスデータ及びコマンドデータのいずれか一方に関連し、前記第1及び第2のデータ線は内部アドレスデータ線及び内部コマンドデータ線のいずれか一方に関連し、前記第1及び第2の回路は入力回路に関連する、請求項1乃至10のいずれか一項に記載の半導体装置。前記第1及び第2のポートは外部と通信するパッドに関連する、請求項1乃至12のいずれか一項に記載の半導体装置。更に、外部と通信する複数のパッド及び第1乃至第3の内部回路を備え、前記複数のパッドは、前記第1の内部回路に接続され、前記第1及び第2のポートは、前記第1及び第2の内部回路を接続し、前記第2の内部回路は、前記第1及び第2の回路を含み、前記第1及び第2のデータ線は、前記第2及び第3の内部回路を接続する、請求項1乃至10のいずれか一項に記載の半導体装置。第1の方向に配列された第1及び第2のポートと、前記第1及び第2のポート間を前記第1の方向と直交する第2の方向に延在するように配置された夫々異なる制御でありそれぞれ一本の第1及び第2の制御線と、前記第1のポートを介して伝送される第1の信号を制御する第1の回路と、前記第2のポートを介して伝送される第2の信号を制御する第2の回路と、を備え、前記第1の回路は、前記第1の信号の伝送タイミングを制御する第1及び第2のタイミング制御回路を含み、前記第2の回路は、前記第2の信号の伝送タイミングを制御する第3及び第4のタイミング制御回路を含み、前記第1及び第3のタイミング制御回路は、前記第1の制御線を介して供給される第1のタイミング信号に同期して動作し、前記第2及び第4のタイミング制御回路は、前記第2の制御線を介して供給される第2のタイミング信号に同期して動作し、前記第1及び第3のタイミング制御回路が配置される前記第1の方向の中間の座標である第1の座標は、前記第2及び第4のタイミング制御回路が配置される前記第1の方向の中間の座標である第2の座標と相違する、ことを特徴とする半導体装置。前記第1の制御線から前記第1及び第3のタイミング制御回路への前記第1の方向における距離が互いに等しく、前記第2の制御線から前記第2及び第4のタイミング制御回路への前記第1の方向における距離が互いに等しい、ことを特徴とする請求項16に記載の半導体装置。前記第1及び第2のポート間を前記第2の方向に延在するように配置された第1及び第2のデータ線をさらに備え、前記第1の回路は、前記第1のデータ線を介して前記第1の信号を入力又は出力する第1のサブ回路をさらに含み、前記第2の回路は、前記第2のデータ線を介して前記第2の信号を入力又は出力する第2のサブ回路をさらに含み、前記第1及び第2のデータ線の前記第1の方向における座標は、それぞれ前記第1及び第2のサブ回路の前記第1の方向における座標に等しい、ことを特徴とする請求項16又は17に記載の半導体装置。第1の方向に配列された第1及び第2のポートと、前記第1のポートへ第1の出力データを出力し、且つ、前記第1のポートから入力される第1の入力データを受信する第1の回路と、前記第2のポートへ第2の出力データを出力し、且つ、前記第2のポートから入力される第2の入力データを受信する第2の回路と、前記第1及び第2のポート間を前記第1の方向と直交する第2の方向に延在するように配置され、前記第1の回路から出力される前記第1の入力データを伝送し、且つ、前記第1の回路に入力する前記第1の出力データを伝送する第1のデータ線と、前記第1及び第2のポート間を前記第2の方向に延在するように配置され、前記第2の回路から出力される前記第2の入力データを伝送し、且つ、前記第2の回路に入力する前記第2の出力データを伝送する第2のデータ線と、を備え、前記第1の回路は、前記第1の入力データを前記第1のデータ線に出力する第1の出力回路と、前記第1のデータ線から供給される前記第1の出力データを受信する第1の入力回路とを含み、前記第2の回路は、前記第2の入力データを前記第2のデータ線に出力する第2の出力回路と、前記第2のデータ線から供給される前記第2の出力データを受信する第2の入力回路とを含み、前記第1のデータ線が配置される前記第1の方向における第1の座標は、前記第1の入力回路及び前記第1の出力回路がそれぞれ配置される前記第1の方向における座標に等しく、前記第2のデータ線が配置される前記第1の方向における第2の座標は、前記第2の入力回路及び前記第2の出力回路がそれぞれ配置される前記第1の方向における座標に等しく、前記第1及び第2の座標を前記第1の方向に2等分する座標は、前記第1及び第2のポートを前記第1の方向に2等分する座標と相違する、ことを特徴とする半導体装置。前記第1及び第2のポート間を前記第2の方向に延在するように配置された第1及び第2の制御線をさらに備え、前記第1の回路は、前記第1の入力データの伝送タイミングを制御する第1の入力タイミング制御回路と、前記第1の出力データの伝送タイミングを制御する第1の出力タイミング制御回路とをさらに含み、前記第2の回路は、前記第2の入力データの伝送タイミングを制御する第2の入力タイミング制御回路と、前記第2の出力データの伝送タイミングを制御する第2の出力タイミング制御回路とをさらに含み、前記第1及び第2の入力タイミング制御回路は、前記第1の制御線を介して供給される入力タイミング信号に同期して動作し、前記第1及び第2の出力タイミング制御回路は、前記第2の制御線を介して供給される出力タイミング信号に同期して動作し、前記第1の制御線から前記第1及び第2の入力タイミング制御回路への前記第1の方向における距離が互いに等しく、前記第2の制御線から前記第1及び第2の出力タイミング制御回路への前記第1の方向における距離が互いに等しい、ことを特徴とする請求項19に記載の半導体装置。前記第1及び第2の入力タイミング制御回路がそれぞれ配置される前記第1の方向における中間の座標は、前記第1及び第2の出力タイミング制御回路がそれぞれ配置される前記第1の方向における中間の座標と相違する、ことを特徴とする請求項20に記載の半導体装置。しかしながら、上記のように同一レイアウトを有するデータ入出力回路を対称配置した場合、複数のデータ入出力回路に共通なタイミング信号は一つでよいにもかかわらず、タイミング信号が供給される対称にレイアウトされる回路の距離が離れる場合がある。その場合、一方のデータパッド列に割り当てられたデータ入出力回路にタイミング信号を供給する配線と、他方のデータパッド列に割り当てられたデータ入出力回路にタイミング信号を供給する配線とを分岐させる必要があり、しかも分岐先の配線長の時定数が一致しなくなる。このため、かかる配線長の差によってデータ入出力回路ごとに動作タイミングに差が生じることがあった。このような動作タイミングの差が大きいと、最も動作の遅いデータ入出力回路を基準として設計する必要があり、高速動作を妨げる原因となる。更に、配線の分岐によりタイミング信号自身の負荷が増大し、高速化が図れない。本発明の第1の側面による半導体装置は、第1の方向に配列された第1及び第2のポートと、前記第1及び第2のポート間に配置され、前記第1のポートに関連する第1のデータを伝送する直列接続された複数のサブ回路を含む第1の回路と、前記第1及び第2のポート間に配置され、前記第2のポートに関連する第2のデータを伝送する直列接続された複数のサブ回路を含む第2の回路と、前記第1及び第2のポート間を前記第1の方向と直交する第2の方向に延在するように配置され、前記第1の回路を介して前記第1のデータを前記第1のポートと通信する第1のデータ線と、前記第1及び第2のポート間を前記第2の方向に延在するように配置され、前記第2の回路を介して前記第2のデータを前記第2のポートと通信する第2のデータ線と、前記第1及び第2のポート間を前記第2の方向に延在するように配置され、前記第1の回路に含まれる前記複数のサブ回路のうちの第1のサブ回路及び前記第2の回路に含まれる前記複数のサブ回路のうちの第2のサブ回路を、タイミング信号によって共通に制御する一本の制御線と、を備え、前記第1及び第2のサブ回路が配置される前記第1の方向の中間の座標である第1の座標は、前記第1及び第2のポートを前記第1の方向に2等分する第2の座標とは異なる座標であり、前記第2の方向に延在する前記制御線から前記第1の方向に分岐され前記第1及び第2のサブ回路へそれぞれ供給する第1及び第2の分岐配線の前記第1の方向における距離が互いに等しい、ことを特徴とする。本発明の第2の側面による半導体装置は、第1の方向に配列された第1及び第2のポートと、前記第1及び第2のポート間を前記第1の方向と直交する第2の方向に延在するように配置された夫々異なる制御でありそれぞれ一本の第1及び第2の制御線と、前記第1のポートを介して伝送される第1の信号を制御する第1の回路と、前記第2のポートを介して伝送される第2の信号を制御する第2の回路と、を備え、前記第1の回路は、前記第1の信号の伝送タイミングを制御する第1及び第2のタイミング制御回路を含み、前記第2の回路は、前記第2の信号の伝送タイミングを制御する第3及び第4のタイミング制御回路を含み、前記第1及び第3のタイミング制御回路は、前記第1の制御線を介して供給される第1のタイミング信号に同期して動作し、前記第2及び第4のタイミング制御回路は、前記第2の制御線を介して供給される第2のタイミング信号に同期して動作し、前記第1及び第3のタイミング制御回路が配置される前記第1の方向の中間の座標である第1の座標は、前記第2及び第4のタイミング制御回路が配置される前記第1の方向の中間の座標である第2の座標と相違する、ことを特徴とする。本発明の第3の側面による半導体装置は、第1の方向に配列された第1及び第2のポートと、前記第1のポートへ第1の出力データを出力し、且つ、前記第1のポートから入力される第1の入力データを受信する第1の回路と、前記第2のポートへ第2の出力データを出力し、且つ、前記第2のポートから入力される第2の入力データを受信する第2の回路と、前記第1及び第2のポート間を前記第1の方向と直交する第2の方向に延在するように配置され、前記第1の回路から出力される前記第1の入力データを伝送し、且つ、前記第1の回路に入力する前記第1の出力データを伝送する第1のデータ線と、前記第1及び第2のポート間を前記第2の方向に延在するように配置され、前記第2の回路から出力される前記第2の入力データを伝送し、且つ、前記第2の回路に入力する前記第2の出力データを伝送する第2のデータ線と、を備え、前記第1の回路は、前記第1の入力データを前記第1のデータ線に出力する第1の出力回路と、前記第1のデータ線から供給される前記第1の出力データを受信する第1の入力回路とを含み、前記第2の回路は、前記第2の入力データを前記第2のデータ線に出力する第2の出力回路と、前記第2のデータ線から供給される前記第2の出力データを受信する第2の入力回路とを含み、前記第1のデータ線が配置される前記第1の方向における第1の座標は、前記第1の入力回路及び前記第1の出力回路がそれぞれ配置される前記第1の方向における座標に等しく、前記第2のデータ線が配置される前記第1の方向における第2の座標は、前記第2の入力回路及び前記第2の出力回路がそれぞれ配置される前記第1の方向における座標に等しく、前記第1及び第2の座標を前記第1の方向に2等分する座標は、前記第1及び第2のポートを前記第1の方向に2等分する座標と相違する、ことを特徴とする。本発明の一つの側面によれば、制御線またはデータ線と、第1及び第2のサブ回路との距離が実質的に等しいことから、第1の回路と第2の回路の動作タイミングまたはデータの伝送を正確に一致させることが可能となる。しかも、第1及び第2のサブ回路が配置される第1の方向における中間の座標は、第1及び第2のポートを第1の方向に2等分する中間の座標と相違していることから、複数の制御線または複数のデータ線を必要とする場合であっても、制御線または複数のデータ線ごとに、対応するサブ回路までの距離を一定とすることが可能となる。本発明の課題を解決する技術思想コンセプトの代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、2列のデータパッドの間に、対応する複数のデータ入出力回路を配置する場合、動作タイミングを正確に一致させる必要のある2つの回路ブロックのレイアウトパターンレイアウトを完全に対称配置とするのではなく、動作タイミングを制御するデータ入出力回路に含まれるサブ回路のレイアウトを、対応する制御線に対して対称配置することを技術思想とする。これにより、複数の制御線が存在する場合であっても、制御線ごとに対応するサブ回路までの距離を一定とすることができる。その結果、これら2つの回路ブロックの動作タイミングを互いに正確に一致させることが可能となる。図1は、本発明の原理を説明するための模式図である。図1に示す例では、Y方向第1の方向に第1及び第2のポートPT1,PT2が配列されており、これらの間に互いに同一の機能を有する第1及び第2の回路C1,C2が配置されている。第1及び第2のポートPT1,PT2は、半導体装置に含まれるチップのパッドであり、ボンディングワイヤ、バンプ、TSVThroughSiliconViaなどを介してチップの外部に接続される。第1の回路C1は、サブ回路SC1,SC3,SC5,SC7を含む複数のサブ回路からなり、これらサブ回路は第1のポートPT1と第1のデータ線DB1aとの間に直列接続されている。同様に、第2の回路C2は、サブ回路SC2,SC4,SC6,SC8を含む複数のサブ回路からなり、これらサブ回路は第2のポートPT2と第2のデータ線DB1bとの間に直列接続されている。図1に示すように、第1及び第2の回路C1,C2は、第1及び第2のポートPT1,PT2をY方向に2等分する中間の座標Y0中間座標Y0を基準とする線対称なレイアウトを有していない。その代わりに、一部のサブ回路が対応する制御線に対して線対称にレイアウトされている。具体的に説明すると、サブ回路SC1,SC2は互いに同じ回路構成を有するサブ回路であり、それぞれ第1及び第2の回路C1,C2の動作タイミングを制御する。その動作タイミングは、いずれも一本の共通な制御線CTL1を介して供給されるタイミング信号に同期する。制御線CTL1はX方向第2の方向に延在して設けられた一本の共通な配線である。そして、サブ回路SC1,SC2が配置されるY方向の中間の座標Y1中間座標Y1は、上述した中間座標Y0に関連するのではなく、制御線CTL1のY座標に関連好ましくは、一致しており、その結果、制御線CTL1からの分岐配線CTL1a,CTL1bの配線長がほぼ一致する。これにより、制御線CTL1を介して供給されるタイミング信号は、サブ回路SC1,SC2の夫々の入力ノードにほぼ同時に供給される。尚、本願においてA及びBの中間の座標を、単に中間座標と呼ぶことがある。同様に、サブ回路SC1,SC2と異なるサブ回路SC5,SC6は互いに同じ回路構成を有するサブ回路であり、それぞれ第1及び第2の回路C1,C2の動作タイミングを制御する。その動作タイミングは、いずれも一本の共通な制御線CTL2を介して供給されるタイミング信号に同期する。制御線CTL2はX方向に延在して設けられた一本の共通な配線である。そして、サブ回路SC5,SC6が配置されるY方向の中間座標Y2は、上述した中間座標Y0に関連するのではなく、制御線CTL2のY座標に関連好ましくは、一致しており、その結果、制御線CTL2からの分岐配線CTL2a,CTL2bの配線長がほぼ一致する。これにより、制御線CTL2を介して供給されるタイミング信号は、サブ回路SC1,SC2の夫々の入力ノードにほぼ同時に供給される。第1の回路C1に含まれるサブ回路SC3は、第1のデータ線DB1aを介してデータを送信又は受信する回路であり、第1のデータ線DB1aと直接データを送受信する回路である。また、第1の回路C1に含まれるサブ回路SC7は、第1のポートPT1を介してデータを送信又は受信する回路であり、第1のポートPT1と直接データを送受信する回路である。したがって、これらサブ回路SC3,SC7は、直列接続された複数のサブ回路のうち、複数のサブ回路の両端に位置するサブ回路であり、上述したサブ回路SC1,SC5はこれらサブ回路SC3,SC7間に接続されることになる。そして、サブ回路SC3が配置されるY座標は、対応する第1のデータ線DB1aのY座標と関連好ましくは、一致していることから、第1のデータ線DB1aをY方向に折り曲げる必要がなく、最短距離でサブ回路SC3及び第1のデータ線DB1aを接続することができ、両者は、対応するデータを、寄生時定数を排除した環境で送受信することができる。さらに、サブ回路SC7は、複数のサブ回路の中で第1のポートPT1に最も近い近傍に配置されていることから、これらを接続する配線W1の配線長を最短とすることが可能となる。同様に、第2の回路C2に含まれるサブ回路SC4は、第2のデータ線DB1bを介してデータを送信又は受信する回路であり、第2のデータ線DB1bと直接データを送受信する回路である。また、第2の回路C2に含まれるサブ回路SC8は、第2のポートPT2を介してデータを送信又は受信する回路であり、第2のポートPT2と直接データを送受信する回路である。したがって、これらサブ回路SC4,SC8は、直列接続された複数のサブ回路のうち、複数のサブ回路の両端に位置するサブ回路であり、上述したサブ回路SC2,SC6はこれらサブ回路SC4,SC8間に接続されることになる。そして、サブ回路SC4が配置されるY座標は、対応する第2のデータ線DB1bのY座標と関連好ましくは、一致していることから、第2のデータ線DB1bをY方向に折り曲げる必要がなく、最短距離でサブ回路SC4及び第2のデータ線DB1bを接続することができ、両者は、対応するデータを、寄生時定数を排除した環境で送受信することができる。さらに、サブ回路SC8は、複数のサブ回路の中で第2のポートPT2に最も近い近傍に配置されていることから、これらを接続する配線W2の配線長を最短とすることが可能となる。そして、第1及び第2の回路C1,C2に含まれる他のサブ回路については、中間座標Y0に関連して残りのエリアにレイアウトされる。その結果、各サブ回路間における配線距離は、第1の回路C1と第2の回路C2とで若干相違する可能性があるが、これによる特性差は、設計段階においてトランジスタの能力や配線の容量成分及び抵抗成分を調整することにより解消することが可能である。尚、他のサブ回路は、前後の回路と通信するが、サブ回路SC1,SC2,SC5,SC6の様に、その他の回路からの動作タイミングの制御を受けない回路である。言い換えれば、他のサブ回路は、第1の回路C1と第2の回路C2で完結する回路である。動作タイミングの制御は、例えば、半導体装置を制御する同期信号に関する信号である。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図2は、本発明の好ましい実施形態による半導体装置10の全体構成を示すブロック図である。本実施形態による半導体装置10はDRAMであり、図2に示すようにメモリセルアレイ11を備えている。メモリセルアレイ11には、互いに交差する複数のワード線WLと複数のビット線BLが設けられており、その交点にメモリセルMCが配置されている。ワード線WLの選択はロウデコーダ12によって行われ、ビット線BLの選択はカラムデコーダ13によって行われる。ビット線BLは、センス回路14内の対応するセンスアンプSAにそれぞれ接続されており、カラムデコーダ13により選択されたビット線BLは、センスアンプSAを介してアンプ回路15に接続される。ロウデコーダ12、カラムデコーダ13、センス回路14及びアンプ回路15の動作は、アクセス制御回路20によって制御される。アクセス制御回路20には、アドレス端子21及びアドレス入力回路23を介して外部からアドレス信号ADDが供給されるとともに、コマンド端子22及びコマンド入力回路24を介して外部からコマンド信号CMDが供給される。アドレス入力回路23は、アドレス端子21に供給されるアドレス信号ADDを受け、これを増幅する役割を果たす。コマンド入力回路24も同様であり、コマンド端子22に供給されるコマンド信号CMDを受け、これを増幅する役割を果たす。アクセス制御回路20は、これらアドレス信号ADD及びコマンド信号CMDを受け、これらに基づいてロウデコーダ12、カラムデコーダ13、センス回路14及びアンプ回路15を制御する。具体的には、コマンド信号CMDが半導体装置10のアクティブ動作を示している場合、アドレス信号ADDはロウデコーダ12に供給される。これに応答して、ロウデコーダ12はアドレス信号ADDが示すワード線WLを選択し、これにより対応するメモリセルMCがそれぞれビット線BLに接続される。その後、アクセス制御回路20は、所定のタイミングでセンス回路14を活性化させる。一方、コマンド信号CMDが半導体装置10のリード動作又はライト動作を示している場合、アドレス信号ADDはカラムデコーダ13に供給される。これに応答して、カラムデコーダ13はアドレス信号ADDが示すビット線BLをアンプ回路15に接続する。これにより、リード動作時においては、センスアンプSAを介してメモリセルアレイ11から読み出されたリードデータDQがアンプ回路15及びデータ入出力回路30を介してデータ端子31から外部に出力される。また、ライト動作時においては、データ端子31及びデータ入出力回路30を介して外部から供給されたライトデータDQが、アンプ回路15及びセンスアンプSAを介してメモリセルMCに書き込まれる。これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図2に示す電源回路40によって生成される。電源回路40は、電源端子41,42を介してそれぞれ供給される外部電位VDD及び接地電位VSSを受け、これらに基づいて内部電圧VPP,VPERI,VARYなどを生成する。内部電位VPPは外部電位VDDを昇圧することによって生成され、内部電位VPERI,VARYは外部電位VDDを降圧することによって生成される。内部電圧VPPは、主にロウデコーダ12において用いられる電圧である。ロウデコーダ12は、アドレス信号ADDに基づき選択したワード線WLをVPPレベルに駆動し、これによりメモリセルMCに含まれるセルトランジスタを導通させる。内部電圧VARYは、主にセンス回路14において用いられる電圧である。センス回路14が活性化すると、ビット線対の一方をVARYレベル、他方をVSSレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧VPERIは、アクセス制御回路20などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧VDDよりも電圧の低い内部電圧VPERIを用いることにより、半導体装置10の低消費電力化が図られている。図3は半導体装置10のレイアウトを示す模式的な平面図であり、aは全体を示す図、bは部分拡大図である。図3aに示すように、本実施形態による半導体装置10ではメモリセルアレイ11が4つに分割され、マトリクス状に配置されている。Y方向に隣接する2つのメモリセルアレイ11間にはアドレス制御領域51又はデータ制御領域52が配置され、X方向に隣接する2つのメモリセルアレイ11間にはアンプ領域53が配置される。アドレス制御領域51又はデータ制御領域52は、いわゆる周辺回路に属する各種回路ブロックが配置される領域である。アドレス制御領域51には主に図2に示したアクセス制御回路20、アドレス端子21、コマンド端子22、アドレス入力回路23、コマンド入力回路24などが配置される。また、データ制御領域52には主に図2に示したデータ入出力回路30、データ端子31などが配置される。さらに、アンプ領域53には主に図2に示したアンプ回路15などが配置される。メモリセルアレイ11が形成された領域上には、I/O配線IOLがX方向に延在して設けられている。図3aにおいては各メモリセルアレイ11に1本のI/O配線IOLが図示されているが、実際には多数のI/O配線IOLがX方向に延在して設けられている。また、アンプ領域53上には、データバスDB2がY方向に延在して設けられている。図3aにおいては1本のデータバスDB2のみが図示されているが、実際には多数のデータバスDB2がY方向に延在して設けられている。さらに、データ制御領域52上には、データバスDB1がX方向に延在して設けられている。図3aにおいては1本のデータバスDB1のみが図示されているが、実際には多数のデータバスDB1がX方向に延在して設けられている。図3bは、図3aに示す領域55の拡大図である。図3bに示すように、I/O配線IOLとデータバスDB2との接続は、アンプ領域53に配置されたデータアンプAMPを介して行われる。また、データバスDB2とデータバスDB1との接続は、クロス領域54に配置されたデコーディングスイッチDSWを介して行われる。データバスDB1はデータ入出力回路30に接続されており、対応するデータ入出力回路30を介してデータ端子31に接続される。図3bにおいてデータ入出力回路30が両矢印で示されているのは、データ入出力回路30が双方向性の回路であることを意味する。かかる構成により、複数のデータ端子31を介して外部からパラレルに入力されるライトデータは、データ入出力回路30、データバスDB1、データバスDB2及びI/O配線IOLを介してメモリセルアレイ11に供給される。また、メモリセルアレイ11から読み出されたリードデータは、I/O配線IOL、データバスDB2、データバスDB1及びデータ入出力回路30を介して、複数のデータ端子31から外部にパラレルに出力される。図4は、データアンプAMPの一例を示す回路図である。図4に示すように、I/O配線IOLは相補の配線IOT,IOBからなる。これに対し、データバスDB2は1ビット当たり1本の配線である。つまり、I/O配線IOLは相補信号を伝送する配線であるのに対し、データバスDB2はシングルエンド信号を伝送する配線である。データバスDB1もシングルエンド信号を伝送する配線である。データアンプAMPは、リード動作時に活性化するリードアンプRAMPと、ライト動作時に活性化するライトアンプWAMPを含む。リードアンプRAMPはリード信号RD1によって活性化される。リードアンプRAMPが活性化されると、相補の配線IOT,IOBの電位差が増幅され、データバスDB2に出力される。また、ライトアンプWAMPはライト信号WR1,/WR1によって活性化される。ライトアンプWAMPが活性化されると、データバスDB2上の信号が相補の配線IOT,IOBに供給される。尚、信号名の先頭に/スラッシュが付されているのは、対応する信号の反転信号又はローアクティブな信号であることを意味する。図4に示すように、リードアンプRAMPにはラッチ回路L1が含まれ、ライトアンプWAMPにはラッチ回路L2が含まれている。したがって、リードアンプRAMPから出力されるリードデータはラッチ回路L1にて保持され、ライトアンプWAMPに入力されるライトデータはラッチ回路L2にて保持される。図5は、デコーディングスイッチDSWの一例を示す回路図である。図5に示すデコーディングスイッチDSWは、リード信号RD2,/RD2によって活性化されるリードスイッチRSWと、ライト信号WD2,/WD2によって活性化されるライトスイッチWSWとを含む。これにより、リードスイッチRSWが活性化すると、データバスDB2上の信号がバッファBUFを介してデータバスDB1に出力される。逆に、ライトスイッチWSWが活性化すると、データバスDB1上の信号がバッファBUFを介してデータバスDB2に出力される。図5に示すように、デコーディングスイッチDSWにはラッチ回路が含まれていない。このため、リードデータ及びライトデータはデコーディングスイッチDSWにおいてはラッチされず、単にスイッチング及びバッファリングされるのみである。図6は、データ入出力回路30の構成を説明するためのブロック図である。図6に示すように、データ入出力回路30には、ライト系回路ブロック100及びリード系回路ブロック200が含まれている。これらライト系回路ブロック100及びリード系回路ブロック200は、対応するデータ端子31とデータバスDB1との間に並列接続されている。ライト系回路ブロック100は、対応するデータ端子31とデータバスDB1との間に直列接続された複数の回路ブロックからなる。具体的には、初段信号増幅回路110、信号遅延制御回路120、ライトデータラッチ回路130、信号遅延制御回路140、ライトデータラッチ回路150及びライトデータ出力バッファ160がこの順に直列接続された構成を有している。本発明においては、これらの回路ブロックをそれぞれサブ回路と呼ぶことがある。これら回路ブロックのうち、ライトデータラッチ回路130からライトデータ出力バッファ160までの部分は、いわゆるライトFIFO回路と呼ばれる回部部分であり、ライトデータの正確なタイミング制御が求められる。具体的には、ライトデータラッチ回路130,150に供給されるタイミング信号A,Bに同期したタイミング制御が行われる。リード系回路ブロック200は、対応するデータバスDB1とデータ端子31との間に直列接続された複数の回路ブロックからなる。具体的には、リードデータラッチ回路210、220、出力イネーブル論理回路230、出力タイミング調整回路240、出力制御回路250及び出力バッファ回路260がこの順に直列接続された構成を有している。本発明においては、これらの回路ブロックについてもそれぞれサブ回路と呼ぶことがある。これら回路ブロックのうち、リードデータラッチ回路210から出力タイミング調整回路240までの部分は、いわゆるリードFIFO回路と呼ばれる回路部分であり、リードデータの正確なタイミング制御が求められる。具体的には、リードデータラッチ回路210,220に供給されるタイミング信号C及び出力タイミング調整回路240に供給されるタイミング信号Dに同期したタイミング制御が行われる。図7は、初段信号増幅回路110の回路図である。図7に示すように、初段信号増幅回路110はトランジスタ111~115からなる差動アンプであり、トランジスタ113のゲート電極にはデータ端子31から供給されるライトデータWDATA0が供給される。トランジスタ114のゲート電極には基準電位REFが供給される。トランジスタ111,112はカレントミラー回路である。初段信号増幅回路110は、トランジスタ115のゲート電極に供給されるアンプ制御信号AMPCNTによって活性化され、ライトデータWDATA0と基準電位REFの電位差に基づいて、ライトデータWDATA1を所定の論理レベルに駆動する。図8は、信号遅延制御回路120の回路図である。図8に示すように、信号遅延制御回路120は、ライトデータWDATA1が供給される2つのNANDゲート回路121,122を備えている。これらNANDゲート回路121,122には、遅延制御信号DLYCNT1,DLYCNT2がそれぞれ供給されており、これによりライトデータWDATA1はNANDゲート回路121,122のいずれか一方を通過する。NANDゲート回路121の出力は後段のNANDゲート回路123に直接供給されるのに対し、NANDゲート回路122の出力は遅延素子124を介してNANDゲート回路123に供給される。遅延素子124は、常時ON状態のトランスファゲートによって構成される。これにより、遅延制御信号DLYCNT1を活性化させればライトデータWDATA2の遅延量は小さくなり、遅延制御信号DLYCNT2を活性化させればライトデータWDATA2の遅延量は大きくなる。図9は、ライトデータラッチ回路130の回路図である。図9に示すように、ライトデータラッチ回路130は、直列接続された2つのラッチ回路132,134を含む。ライトデータラッチ回路130にはトランスファゲート131が設けられており、タイミング信号Aがハイレベルタイミング信号/Aがローレベルになると、ライトデータラッチ回路130に供給されるライトデータWDATA2がトランスファゲート131を介してラッチ回路132にラッチされる。また、ライトデータラッチ回路130にはさらにトランスファゲート133が設けられており、タイミング信号Aがローレベルタイミング信号/Aがハイレベルになると、ラッチ回路132にラッチされたライトデータWDATA2がトランスファゲート133を介してラッチ回路134にラッチされる。ラッチ回路134の出力は、ライトデータWDATA3として用いられる。図10は、信号遅延制御回路140の回路図である。図10に示すように、信号遅延制御回路140は、直列接続された2つのインバータ141,142を含み、インバータ141とインバータ142の間に容量素子143,144が接続されている。容量素子143はNチャンネル型MOSトランジスタのゲート容量を利用した素子であり、容量素子144はPチャンネル型MOSトランジスタのゲート容量を利用した素子である。これにより、信号遅延制御回路140に供給されたライトデータWDATA3が遅延され、ライトデータWDATA4として出力される。信号遅延制御回路140によってライトデータを遅延させているのは、ライトデータラッチ回路130の動作タイミングとライトデータラッチ回路150の動作タイミングが異なるため、そのタイミング差を調整するためである。図11は、ライトデータラッチ回路150の回路図である。図11に示すように、ライトデータラッチ回路150は、トランスファゲート151及びラッチ回路152を含む。トランスファゲート151は、タイミング信号Bがローレベルタイミング信号/Bがハイレベルになると導通し、これによりライトデータWDATA4がトランスファゲート151を介してラッチ回路152にラッチされる。ラッチ回路152の出力は、ライトデータWDATA5として用いられる。図12は、ライトデータ出力バッファ160の回路図である。図12に示すように、ライトデータ出力バッファ160は、ライトデータWDATA5を受けライトデータWDATA6を出力するインバータからなる。本来であれば、当該インバータは図11に示したライトデータラッチ回路150に属する素子であるが、本実施形態においては、ライトデータラッチ回路150が配置される位置と、ライトデータ出力バッファ160が配置される位置が互いに異なる基準によって定められるため、このように両者を別回路として取り扱う。ライトデータWDATA6は、データバスDB1に供給される。以上がライト系回路ブロック100を構成する各回路ブロックの具体的な回路構成である。次に、リード系回路ブロック200を構成する各回路ブロックの具体的な回路構成について説明する。図13は、リードデータラッチ回路210の回路図である。図13に示すように、リードデータラッチ回路210は、トランスファゲート211及びラッチ回路212を含む。トランスファゲート211は、タイミング信号Cがハイレベルタイミング信号/Cがローレベルになると導通し、これによりリードデータRDATA0がトランスファゲート211を介してラッチ回路212にラッチされる。リードデータRDATA0は、データバスDB1から供給される。ラッチ回路212の出力は、リードデータRDATA1として用いられる。図14は、リードデータラッチ回路220の回路図である。図14に示すように、リードデータラッチ回路220は、トランスファゲート221及びラッチ回路222を含む。トランスファゲート221は、タイミング信号Cがローレベルタイミング信号/Cがハイレベルになると導通し、これによりリードデータRDATA1がトランスファゲート221を介してラッチ回路222にラッチされる。ラッチ回路222の出力は、リードデータRDATA2として用いられる。本来であれば、リードデータラッチ回路210,220は一つの回路ブロックを構成するが、本実施形態においては、リードデータラッチ回路210が配置される位置と、リードデータラッチ回路220が配置される位置が互いに異なる基準によって定められるため、このように両者を別回路として取り扱う。図15は、出力イネーブル論理回路230の回路図である。図15に示すように、出力イネーブル論理回路230は、リードデータRDATA2が供給されるORゲート回路231及びANDゲート回路232を備えている。これらゲート回路231,232には、イネーブル信号/OUTEN,OUTENがそれぞれ供給されている。これにより、イネーブル信号/OUTENがローレベル、イネーブル信号OUTENがハイレベルになると、リードデータRDATA2の論理レベルに基づいてリードデータRDATA3H,RDATA3Lが変化する。具体的には、リードデータRDATA2がハイレベルであれば、リードデータRDATA3H,RDATA3Lがいずれもハイレベルとなり、リードデータRDATA2がローレベルであれば、リードデータRDATA3H,RDATA3Lがいずれもローレベルとなる。これに対し、イネーブル信号/OUTENがハイレベル、イネーブル信号OUTENがローレベルになると、リードデータRDATA2の論理レベルに係わらず、リードデータRDATA3Hはハイレベル、リードデータRDATA3Lはローレベルに固定される。リードデータRDATA3H,RDATA3Lは、図6に示すリードデータRDATA3を構成する。図16は、出力タイミング調整回路240の回路図である。図16に示すように、出力タイミング調整回路240は、トランスファゲート241,242及びラッチ回路243,244を含む。トランスファゲート241,242は、タイミング信号Dがハイレベルタイミング信号/Dがローレベルになると導通し、これによりリードデータRDATA3Hがトランスファゲート241を介してラッチ回路243にラッチされ、リードデータRDATA3Lがトランスファゲート242を介してラッチ回路244にラッチされる。ラッチ回路243の出力はリードデータRDATA4Hとして用いられ、ラッチ回路244の出力はリードデータRDATA4Lとして用いられる。リードデータRDATA4H,RDATA4Lは、図6に示すリードデータRDATA4を構成する。図17は、出力制御回路250の回路図である。図17に示すように、出力制御回路250はORゲート回路251,252と、ANDゲート回路253,254を備える。ORゲート回路251,252にはリードデータRDATA4Hが共通に供給されるとともに、インピーダンス制御信号OUTH1,OUTH2がそれぞれ供給される。また、ANDゲート回路253,254にはリードデータRDATA4Lが共通に供給されるとともに、インピーダンス制御信号OUTL1,OUTL2がそれぞれ供給される。インピーダンス制御信号OUTH1,OUTH2は一方又は両方がローレベルとされる信号である。これにより、リードデータRDATA4Hがローレベルになると、対応するリードデータRDATA5-1H、RDATA5-2Hがローレベルに活性化される。一方、インピーダンス制御信号OUTL1,OUTL2は一方又は両方がハイレベルとされる信号である。これにより、リードデータRDATA4Lがハイレベルになると、対応するリードデータRDATA5-1L、RDATA5-2Lがハイレベルに活性化される。リードデータRDATA5-1H,RDATA5-2H,RDATA5-1L,RDATA5-2Lは、図6に示すリードデータRDATA5を構成する。図18は、出力バッファ回路260の回路図である。図18に示すように、出力バッファ回路260は、ドレインがデータ端子31に共通接続されたトランジスタ261~264を備える。トランジスタ261,262はPチャンネル型MOSトランジスタであり、そのゲート電極にはリードデータRDATA5-1H,RDATA5-2Hがそれぞれ供給される。また、トランジスタ263,264はNチャンネル型MOSトランジスタであり、そのゲート電極にはリードデータRDATA5-1L,RDATA5-2Lがそれぞれ供給される。これにより、リードデータRDATA5-1H,RDATA5-2Hの一方又は両方がローレベルになると、リードデータRDATA6はハイレベルに駆動され、逆に、リードデータRDATA5-1L,RDATA5-2Lの一方又は両方がローレベルになると、リードデータRDATA6はローレベルに駆動される。リードデータRDATA6は、データ端子31に供給される。以上がリード系回路ブロック200を構成する各回路ブロックの具体的な回路構成である。次に、メモリセルアレイ11からデータ端子31までの区間に存在するラッチ回路の位置について説明する。図19は、メモリセルアレイ11からデータ端子31までの区間に存在するラッチ回路の位置を説明するための模式図である。図19に示すように、メモリセルアレイ11からデータ端子31までの区間には、ラッチ回路が3つ存在する。図19において1と表記されているのは、データアンプAMPに含まれるラッチ回路である。したがって、リード動作時においてはリードアンプRAMPに含まれるラッチ回路L1がこれに該当し、ライト動作時においてはライトアンプWAMPに含まれるラッチ回路L2がこれに該当する。図19において2及び3と表記されているのは、データ入出力回路30に含まれるラッチ回路である。したがって、リード動作時においては、リードデータラッチ回路210,220が2と表記されたラッチ回路に該当し、出力タイミング調整回路240が3と表記されたラッチ回路に該当する。また、ライト動作時においては、ライトデータラッチ回路150が2と表記されたラッチ回路に該当し、ライトデータラッチ回路130が3と表記されたラッチ回路に該当する。これら3つのラッチ回路により、リードデータ及びライトデータの伝搬経路は4つの区間に分割される。一例としてリードデータの伝搬区間について説明すると、メモリセルアレイ11から図19において1と表記されたラッチ回路L1までの区間が第1の区間であり、1と表記されたラッチ回路L1から2と表記されたリードデータラッチ回路210,220までの区間が第2の区間であり、2と表記されたリードデータラッチ回路210,220から3と表記された出力タイミング調整回路240までの区間が第3の区間であり、3と表記された出力タイミング調整回路240からデータ端子31までの区間が第4の区間である。図20は、リードデータが転送される様子を説明するためのタイミング図である。図20に示すように、タイミングt1においてリードコマンドREADが発行されるとともにカラムアドレスCOLUMNが入力されると、メモリセルアレイ11から所定のリードデータが出力され、リードアンプRAMPに供給される。つまり、リードデータが上述した区間1にて転送される。区間1における転送は、次のタイミングt2に間に合うことが必要である。この区間においては、メモリセルに蓄えられた電荷情報を増幅して転送を行っているため、その転送スピードはメモリセルアレイのサイズや、センスアンプ及びワードドライバなどの動作回路の特性によって調整することができる。タイミングt2になると、リードアンプRAMPに含まれるラッチ回路L1にリードデータがラッチされる。つまり、区間1から区間2への転送が行われる。図20においてはかかる転送をTRNS1と表記している。ラッチ回路L1にラッチされたリードデータは、区間2を構成するデータバスDB2及びDB1を介してデータ入出力回路30に供給される。区間2における転送は、次のタイミングt3に間に合うことが必要であり、図20においてはTRNS2と表記している。区間2の長さは、選択されたメモリセルとデータ制御領域52との位置関係により決まり、他の区間よりも長い。また、区間2を構成する経路上には動作回路がほとんど介在しないため、経路上に介在する回路の特性によって転送スピードを調整することが困難である。このため、区間2における転送スピードは、データバスDB2及びDB1の寄生CR成分によって決まる。寄生CR成分はレイアウトに依存し、メモリセルアレイ11の端部から転送されるデータ経路が最も長い経路となる。これがワースト条件となることから、ワースト条件においてもタイミングt3に間に合うように設計する必要がある。しかしながら、大容量のDRAMにおいては必然的にチップサイズが大きくなることから、データバスDB2及びDB1の長さもその分長くなる。しかも、配線本数の増大によって配線ピッチが縮小されると、寄生CR成分が増大し、転送スピードがさらに低下する。タイミングt3になると、データ入出力回路30に含まれるリードデータラッチ回路210,220にリードデータがラッチされる。つまり、区間2から区間3への転送が行われる。リードデータラッチ回路210,220にラッチされたリードデータは、区間3を構成する出力イネーブル論理回路230を介して出力タイミング調整回路240に供給される。区間3における転送は、次のタイミングt4に間に合うことが必要であり、図20においてはTRNS3と表記している。区間3は距離が短いため、十分なマージンを持って転送することができる。タイミングt4になると、出力タイミング調整回路240にリードデータがラッチされる。つまり、区間3から区間4への転送が行われる。出力タイミング調整回路240にラッチされたリードデータは、区間4を構成する出力制御回路250及び出力バッファ回路260を介してデータ端子31に供給される。区間4における転送は、次のタイミングt5に間に合うことが必要であり、図20においてはTRNS4と表記している。区間4も距離が短いため、十分なマージンを持って転送することができる。このように、区間2における転送は、最も時間がかかりやすく且つ調整が困難である。本実施形態による半導体装置10は、このような区間2における転送スピードを従来に比べて改善されている。以下、その具体的手段について詳細に説明する。図21は、データ制御領域52の一部を拡大して示す平面図である。図21に示すように、本実施形態ではX方向に延在するデータ端子31が2列に配列されている。具体的には、Y方向における座標y10と座標y20に複数のデータ端子31が配列されている。一例として、図21には16個のデータ端子31PAD0~PAD15が図示されている。本発明においては、座標y10に配置されたデータ端子31を第1のポートと呼び、座標y20に配置されたデータ端子31を第2のポートと呼ぶことがある。そして、これら座標y10とy20との領域には、これらデータ端子31にそれぞれ対応するデータ入出力回路30が配置されている。本発明においては、座標y10のデータ端子31に対応するデータ入出力回路30を第1の回路と呼び、座標y20のデータ端子31に対応するデータ入出力回路30を第2の回路と呼ぶことがある。図21において出力系回路OUTと表記しているのは、出力制御回路250及び出力バッファ回路260からなる回路ブロックであり、データ端子31のY方向における直近である座標y11及びy21に配置される。出力系回路OUTをデータ端子31の直近に配置するのは、リードデータの出力波形や出力タイミングが規格で細かく指定されており、且つ、高速動作が要求されることから、対応するデータ端子31までの出力経路を可能な限り短くする必要があるからである。図21において入力系回路INと表記しているのは、初段信号増幅回路110及び信号遅延制御回路120からなる回路ブロックであり、データ端子31からみて出力系回路OUTの次に近い座標y12及びy22に配置される。ライトデータはノイズや配線負荷の影響が大きいためデータ端子31の近傍に配置する必要があるが、出力系回路OUTよりは優先度が下がるため、このようなレイアウトを採用している。図21においてRW-FIFOと表記しているのは、データ入出力回路30を構成する他の回路ブロックである。つまり、ライト系回路ブロック100に含まれるライトデータラッチ回路130、信号遅延制御回路140、ライトデータラッチ回路150及びライトデータ出力バッファ160と、リード系回路ブロック200に含まれるリードデータラッチ回路210,220、出力イネーブル論理回路230及び出力タイミング調整回路240からなる回路ブロックである。これらの回路ブロックRW-FIFOは、データ端子31からみて入力系回路INの次に近い座標y13及びy23に配置される。回路ブロックRW-FIFOは、タイミング信号A~Dによって動作が制御されるため、データ端子31からの距離よりも、タイミング信号A~Dが供給される制御線からの距離が重要となる。図22は、図21に示した領域50を拡大して示す平面図である。図21に示した領域50とは、X座標の等しいY方向に隣接する2つのデータ端子31PAD0,PAD1に対応するデータ入出力回路30が配置される領域である。図22に示すように、本実施形態においては、Y方向に隣接する2つのデータ入出力回路30のレイアウトが互いに相違している。これら2つのデータ入出力回路30は、Y方向における中間座標Y0を対称軸として線対称にレイアウトされておらず、且つ、その中心点Pを回転軸として回転対称にもレイアウトされていない。その代わりに、タイミング信号A~Dを使用する各回路ブロックを、当該タイミング信号が供給される制御線CTLA~CTLDを基準としてレイアウトしている。制御線CTLA~CTLDは、いずれもX方向に延在する配線である。タイミング信号A~Dを使用する回路ブロックとは、図22に示す符号130,150,210,220,240が付された回路ブロックが該当する。タイミング信号A~Dを使用しない回路ブロックについては、残余のエリアに適宜レイアウトされる。タイミング信号A~Dを使用しない回路ブロックとは、図22に示す符号110,120,140,230が付された回路ブロックが該当する。また、データバスDB1に接続される回路ブロックについては、対応するデータバスDB1のY座標と一致するようレイアウトされる。データバスDB1に接続される回路ブロックとは、図22に示す符号160,210が付された回路ブロックが該当する。尚、図22において符号が反転していない回路ブロックは、図21に示すデータ端子PAD0に対応する回路ブロックであり、符号が反転している回路ブロックは、図21に示すデータ端子PAD1に対応する回路ブロックである。以降の図面においても同様である。以下、より具体的に説明する。図23は、Y方向に隣接する2つのデータ入出力回路30に含まれる回路ブロックのうち、ライト動作に用いられる主要な回路ブロックのレイアウトを説明するための平面図である。図23においては、データ入出力回路30に含まれる回路ブロックのうち、初段信号増幅回路110及びライトデータラッチ回路130,150のみを図示している。図23に示すように、Y方向に隣接する2つのデータ入出力回路30においては、初段信号増幅回路110が中心点Pを回転軸として回転対称にレイアウトされている。ここで、中心点Pとは、対応する2つのデータ端子31本例ではPAD0とPAD1のX方向における座標X0と、Y方向における中間座標Y0との交点を指す。これに対し、ライトデータラッチ回路130,150については、Y方向に隣接する2つのデータ入出力回路30において対称にレイアウトされていない。具体的には、ライトデータラッチ回路130については、制御線CTLAのY方向における座標Y1を対称軸として線対称にレイアウトされており、ライトデータラッチ回路150については、制御線CTLBのY方向における座標Y2を対称軸として線対称にレイアウトされている。図6を用いて説明したとおり、ライトデータラッチ回路130は、制御線CTLAを介して供給されるタイミング信号Aに同期して動作する回路であり、ライトデータラッチ回路150は、制御線CTLBを介して供給されるタイミング信号Bに同期して動作する回路である。かかるレイアウトにより、制御線CTLAから一方のライトデータラッチ回路130までのY方向における距離a1と、制御線CTLAから他方のライトデータラッチ回路130までのY方向における距離a2とが一致する。これにより、制御線CTLAを介して供給されるタイミング信号Aは、これら2つのライトデータラッチ回路130に同時に入力されることになる。同様に、制御線CTLBから一方のライトデータラッチ回路150までのY方向における距離b1と、制御線CTLBから他方のライトデータラッチ回路150までのY方向における距離b2とが一致する。これにより、制御線CTLBを介して供給されるタイミング信号Bは、これら2つのライトデータラッチ回路150に同時に入力されることになる。図24は、図23に示す2つのライトデータラッチ回路130をトランジスタレベルで示す平面図である。図24において、座標Y1の上側に表示されているのは、データ端子PAD0に対応するライトデータラッチ回路130であり、座標Y1の下側に表示されているのは、データ端子PAD1に対応するライトデータラッチ回路130である。図24に示すように、これら2つのライトデータラッチ回路130は、座標Y1を対称軸としてトランジスタレベルで線対称にレイアウトされている。これにより、制御線CTLAからY方向に分岐する分岐配線CTLa1,CTLa2の長さが互いに一致し、且つ、最短とすることができる。尚、図24に示すマークFは回路の向きを意味しており、これにより2つのライトデータラッチ回路130が線対称であることが示されている。図25は、Y方向に隣接する2つのデータ入出力回路30におけるライトデータの流れを説明するための模式図である。図25に示すライトデータWDATA1~WDATA4は、図6を用いて説明したライトデータである。図25に示すように、これら2つのデータ入出力回路30は非対称であるため、上側のデータ入出力回路30を流れるライトデータWDATA1~WDATA4の信号経路と、下側のデータ入出力回路30を流れるライトデータWDATA1~WDATA4の信号経路とが完全には対応していない。例えば、ライトデータWDATA2については、上側のデータ入出力回路30においては経路が短いのに対し、下側のデータ入出力回路30においては経路が長い。逆に、ライトデータWDATA3については、上側のデータ入出力回路30においては経路が短いのに対し、下側のデータ入出力回路30においては経路が短い。このような信号経路の差によって、上側のデータ入出力回路30と下側のデータ入出力回路30との間でライトデータの伝搬特性が不一致となる。しかしながら、この問題は、各回路ブロックを構成するトランジスタの能力や、配線の容量成分及び抵抗成分を設計段階において調整することにより解消することが可能である。図26は、Y方向に隣接する2つのデータ入出力回路30に含まれる回路ブロックのうち、リード動作に用いられる主要な回路ブロックのレイアウトを説明するための平面図である。図26においては、データ入出力回路30に含まれる回路ブロックのうち、リードデータラッチ回路210,220、出力タイミング調整回路240、出力制御回路250及び出力バッファ回路260のみを図示している。図26に示すように、Y方向に隣接する2つのデータ入出力回路30においては、出力制御回路250及び出力バッファ回路260が中間座標Y0を対称軸として線対称にレイアウトされている。これに対し、リードデータラッチ回路210,220及び出力タイミング調整回路240については、Y方向に隣接する2つのデータ入出力回路30において対称にレイアウトされていない。具体的には、リードデータラッチ回路210,220については、制御線CTLCのY方向における座標Y3を対称軸として線対称にレイアウトされており、出力タイミング調整回路240については、制御線CTLDのY方向における座標Y0を対称軸として線対称にレイアウトされている。制御線CTLDのY方向における座標Y0は、Y方向に並ぶ2つのデータ端子31の中間座標Y0と一致している。図6を用いて説明したとおり、リードデータラッチ回路210,220は、制御線CTLCを介して供給されるタイミング信号Cに同期して動作する回路であり、出力タイミング調整回路240は、制御線CTLDを介して供給されるタイミング信号Dに同期して動作する回路である。かかるレイアウトにより、制御線CTLCから一方のリードデータラッチ回路210,220までのY方向における距離c1と、制御線CTLCから他方のリードデータラッチ回路210,220までのY方向における距離c2とが一致する。これにより、制御線CTLCを介して供給されるタイミング信号Cは、これら2つのリードデータラッチ回路210,220に同時に入力されることになる。同様に、制御線CTLDから一方の出力タイミング調整回路240までのY方向における距離d1と、制御線CTLDから他方の出力タイミング調整回路240までのY方向における距離d2とが一致する。これにより、制御線CTLDを介して供給されるタイミング信号Dは、これら2つの出力タイミング調整回路240に同時に入力されることになる。図27は、Y方向に隣接する2つのデータ入出力回路30におけるリードデータの流れを説明するための模式図である。図27に示すリードデータRDATA2~RDATA5は、図6を用いて説明したリードデータである。図27に示すように、これら2つのデータ入出力回路30は非対称であるため、上側のデータ入出力回路30を流れるリードデータRDATA2~RDATA5の信号経路と、下側のデータ入出力回路30を流れるリードデータRDATA2~RDATA5の信号経路とが完全には対応していない。例えば、リードデータRDATA2については、上側のデータ入出力回路30においては経路が長いのに対し、下側のデータ入出力回路30においては経路が短い。このような信号経路の差によって、上側のデータ入出力回路30と下側のデータ入出力回路30との間でリードデータの伝搬特性が不一致となる。この問題についても、各回路ブロックを構成するトランジスタの能力や、配線の容量成分及び抵抗成分を設計段階において調整することにより解消することが可能である。図28は、Y方向に隣接する2つのデータ入出力回路30とデータバスDB1との関係を説明するための平面図である。図28においては、簡単のため、データ入出力回路30を構成するいくつかの回路ブロックについては図示を省略している。図28に示すように、データバスDB1は、制御線CTLA~CTLDと平行してX方向に設けられている。特に限定されるものではないが、データバスDB1と制御線CTLA~CTLDは同じ配線層を用いて形成されるため、制御線CTLA~CTLDが配置されるY座標にはデータバスDB1を通すことはできない。図28に示す例では、複数のデータバスDB1のうち、データバスDB1_0が上側のデータ入出力回路30に対応し、データバスDB1_1が下側のデータ入出力回路30に対応している。本発明においては、データバスDB1_0を第1のデータ線と呼び、データバスDB1_1を第2のデータ線と呼ぶことがある。そして、上側のデータ入出力回路30に含まれるライトデータ出力バッファ160及びリードデータラッチ回路210のY座標は、いずれもデータバスDB1_0のY座標を包含しており、同様に、下側のデータ入出力回路30に含まれるライトデータ出力バッファ160及びリードデータラッチ回路210のY座標は、いずれもデータバスDB1_1のY座標を包含している。これにより、データバスDB1をY方向に分岐させることなく、データバスDB1とライトデータ出力バッファ160及びリードデータラッチ回路210とを直接接続することができる。図28に示すライトノードWN0及びリードノードRN0は、データバスDB1_0とこれに対応するライトデータ出力バッファ160及びリードデータラッチ回路210とを接続するスルーホール電極を示している。同様に、ライトノードWN1及びリードノードRN1は、データバスDB1_1とこれに対応するライトデータ出力バッファ160及びリードデータラッチ回路210とを接続するスルーホール電極を示している。尚、図28に示す仮想線32は、上側のデータ入出力回路30と下側のデータ入出力回路30との仮想的な境界線である。これらデータ入出力回路30は、仮想線32を境界として正しく分離されているわけではないが、大まかに見て、仮想線32を境界として分離されていると言える。図29は、Y方向に隣接する2つのデータ入出力回路30とデータバスDB1との関係を説明するための他の平面図である。図29においても、簡単のため、データ入出力回路30を構成するいくつかの回路ブロックについては図示を省略している。図29に示す例では、Y方向に隣接するデータバスDB1又は制御線CTLA~CTLD間に、シールド配線SLDが配置されており、これによって隣接する配線間におけるクロストークが低減されている。このようなシールド配線SLDを設けると、データバスDB1及び制御線CTLA~CTLDを通過させるために必要となる配線領域幅がY方向に広がってしまうが、これに連動してライトデータ出力バッファ160及びリードデータラッチ回路210のY方向における位置をずらすことにより、図28に示した例と同じ効果を得ることが可能となる。尚、図29に示すレイアウトでは、ライトデータ出力バッファ160及びリードデータラッチ回路210のY方向における位置をずらす必要があることから、例えば、上側のデータ入出力回路30に属するライトデータ出力バッファ160が仮想線32を大きく超えて下側に位置している。この例からも分かるとおり、仮想線32はあくまで概念的なものであり、各回路ブロックが仮想線32を境界として正しく分離されているわけではない。図30は、ライトデータ出力バッファ160の位置を説明するための模式的な平面図である。既に説明したように、各データ入出力回路30に含まれるライトデータ出力バッファ160は、対応するデータバスDB1の直下に配置される。このことは、X方向に配列された複数のデータ入出力回路30においては、ライトデータ出力バッファ160のY方向における位置を互いにずらす必要があることを意味する。図30に示す例では、データ端子PAD0~PAD5に対応するライトデータ出力バッファ160のY方向における位置を互いにずらしており、これにより、それぞれ対応するデータバスDB1_0~DB1_5に直接接続されている。図31は、図30に示す領域56の拡大図であり、ライトデータ出力バッファ160とこれに対応するデータバスDB1_4,DB1_5がY方向への分岐配線を経由することなく、スルーホール電極を介して直接接続されていることを示している。このように、本実施形態においては、Y方向に隣接する2つのデータ入出力回路30に対し、各タイミング信号A~Dがそれぞれ同時に入力されることから、各データ入出力回路30における動作マージンが互いに一致する。これは、図19及び図20を用いて説明した区間2から区間3への転送TRNS2が高速化されることを意味する。これにより、チップ面積の大型化によって顕著となる区間2における転送スピードの低下の影響を最小限に抑えることが可能となる。ここで、本実施形態による優位性を理解するために参考例について説明する。図32は、参考例によるデータ制御領域52の一部を拡大して示す平面図であり、上述した図21に対応している。図32に示す参考例では、各データ入出力回路30にマークFが付されており、Y方向に隣接する2つのデータ入出力回路30に付されたマークFの方向が180°相違している。これは、Y方向に隣接する2つのデータ入出力回路30が中間座標Y0を対称軸として線対称にレイアウトされていることを意味する。図33は、図32に示した領域50を拡大して示す平面図であり、上述した図22に対応している。図33に示すように、参考例においては、Y方向に隣接する2つのデータ入出力回路30が線対称にレイアウトされている。対称軸は中間座標Y0である。このため、上側のデータ入出力回路30に含まれる各回路ブロックと、下側のデータ入出力回路30に含まれる対応する回路ブロックとのY方向における中間座標はすべてY0となる。図34は、図33に示す回路ブロックのうち、ライト動作に用いられる主要な回路ブロックのレイアウトを説明するための平面図であり、上述した図23に対応している。図34に示す例では、制御線CTLA,CTLBが中間座標Y0とは異なるY座標に位置している。このため、制御線CTLAから一方のライトデータラッチ回路130までのY方向における距離a1と、制御線CTLAから他方のライトデータラッチ回路130までのY方向における距離a2とが必然的に相違する。図34に示す例では、a1<a2である。これにより、タイミング信号Aがこれら2つのライトデータラッチ回路130に入力されるタイミングは、若干異なることになる。同様に、制御線CTLBから一方のライトデータラッチ回路150までのY方向における距離b1と、制御線CTLBから他方のライトデータラッチ回路150までのY方向における距離b2についても必然的に相違する。図34に示す例では、b1<b2である。これにより、タイミング信号Bがこれら2つのライトデータラッチ回路150に入力されるタイミングも、若干異なることになる。図35は、参考例における2つのライトデータラッチ回路130をトランジスタレベルで示す平面図であり、上述した図24に対応している。図35に示すように、これら2つのライトデータラッチ回路130は、中間座標Y0を対称軸としてトランジスタレベルで線対称にレイアウトされている。ここで、中間座標Y0は制御線CTLAのY座標とは異なる。制御線CTLAからY方向に分岐する分岐配線CTLaには、上側のライトデータラッチ回路130に対応する入力ノードNA0と、下側のライトデータラッチ回路130に対応する入力ノードNA1が設けられ、これら入力ノードからタイミング信号Aが入力される。図35に示すように、制御線CTLAから入力ノードNA0までの距離と入力ノードNA1までの距離は大きく異なる。その結果、回路イメージである図36に示すように、分岐配線CTLaの抵抗成分Rと容量成分Cの影響により、上側のライトデータラッチ回路130に入力されるタイミング信号Aの入力タイミングよりも、下側のライトデータラッチ回路130に入力されるタイミング信号Aの入力タイミングの方が若干遅れる。回路設計においては、タイミングが遅い側に合わせて設計する必要があるため、区間2から区間3への転送TRNS2が遅れることを意味する。図37は、図33に示す回路ブロックのうち、リード動作に用いられる主要な回路ブロックのレイアウトを説明するための平面図であり、上述した図26に対応している。図37に示す例では、制御線CTLCが中間座標Y0とは異なるY座標に位置しており、制御線CTLDが中間座標Y0に位置している。このため、制御線CTLCから一方のリードデータラッチ回路210,220までのY方向における距離c1と、制御線CTLCから他方のリードデータラッチ回路210,220までのY方向における距離c2とが必然的に相違する。図37に示す例では、c1>c2である。これにより、タイミング信号Cがこれら2つのリードデータラッチ回路210,220に入力されるタイミングは、若干異なることになる。これに対し、制御線CTLDについては中間座標Y0に位置していることから、制御線CTLDから一方の出力タイミング調整回路240までのY方向における距離d1と、制御線CTLDから他方の出力タイミング調整回路240までのY方向における距離d2については一致する。このように、Y方向に隣接する2つのデータ入出力回路30を線対称にレイアウトすると、中間座標Y0に配置する制御線CTLDからのタイミング信号Dのみが、2つ回路ブロックに同時に供給される。換言すれば、2つ回路ブロックに同時に供給できるタイミング信号は1つのみに限定され、本実施形態のように複数のタイミング信号A~Dをそれぞれ対応する2つ回路ブロックに同時に供給することはできない。ここで、分岐配線CTLaの抵抗成分Rと容量成分Cによる回路動作への影響について説明する。図38は、タイミング信号CKが用いられる回路ブロックの回路図であり、例えば、図9に示したライトデータラッチ回路130がこれに該当する。図38に示した回路ブロックがライトデータラッチ回路130である場合、タイミング信号CKはタイミング信号Aに相当する。タイミング信号CKBは、タイミング信号CKの反転信号である。図38に示す例では、タイミング信号CK,CKBが供給される配線に抵抗成分R及び容量成分Cが存在している。したがって、当該配線の時定数τはτ=CRで表されることになる。図39は時定数τが小さい場合の動作波形図であり、図40は時定数τが大きい場合の動作波形図である。図39に示すように、時定数τが小さい場合には、タイミング信号CK,CKBの波形の鈍りが少ないため、入力データDinをラッチするタイミングは速くなり、出力データQ,QBの変化も速くなる。これに対し、図40に示すように、時定数τが大きい場合には、タイミング信号CK,CKBの波形の鈍りが大きくなるため、入力データDinをラッチするタイミングが遅くなり、出力データQ,QBの変化も遅くなる。図41は、タイミング信号CK,CKBの波形の鈍りによって入力データDinをラッチするタイミングが変化する理由を説明するためのタイミング図である。図41においてτ1と表記された波形は時定数τが小さい場合の動作波形であり、τ2と表記された波形は時定数τが大きい場合の動作波形である。つまり、τ1<τ2である。図38に示した回路では、入力データの入力タイミングがタイミング信号CK,CKBのクロスポイント間で定義される。このため、時定数がτ1である場合には入力データの有効な入力期間が図41に示すTa1の期間で定義され、時定数がτ2である場合には入力データの有効な入力期間が図41に示すTa2の期間で定義される。期間Ta1と期間Ta2は互いにずれており、両者が重複しない期間においては、いずれかの回路ブロックにおいて入力データDinのラッチができなくなる。具体的には、図41に示す期間Tc1の期間に入力された入力データDinは、時定数がτ2である回路ブロックにおいてはラッチされる一方、時定数がτ1である回路ブロックにおいては正しくラッチされない。同様に、図41に示す期間Tc2の期間に入力された入力データDinは、時定数がτ1である回路ブロックにおいてはラッチされる一方、時定数がτ2である回路ブロックにおいては正しくラッチされない。このことは、並列動作する全ての回路ブロックにおいて正しくラッチ動作を行うためには、図41に示す期間Tbにおいて入力データDinを入力する必要があることを意味する。したがって、タイミング信号CK,CKBの周波数が高い場合や時定数の差が大きい場合には、期間Tbが非常に短くなり、並列動作する複数の回路ブロックの全てにおいて正しくラッチ動作を行うことが困難となる。図42は、タイミング信号CK,CKBの波形の鈍りによって出力データQ,QBを出力するタイミングが変化する理由を説明するためのタイミング図である。図38に示した回路では、出力データQ,QBを出力するタイミングは、タイミング信号CK,CKBのクロスポイントで定義される。このため、時定数がτ1である場合に比べ、時定数がτ2である場合においては、出力データQ,QBの出力タイミングが期間Tdだけ遅れてしまう。次段の回路ブロックは、このような時間差を持った出力データQ,QBを正しく取り込めるよう設計されるが、一般的にはタイミングの最も遅い側に合わせて設計されるため、高速動作の妨げとなる。このような参考例に対し、本実施形態においては、Y方向に隣接する2つのデータ入出力回路30に同一波形を有するタイミング信号A~Dが供給されることから、図39~図42を用いて説明した問題が発生することはない。但し、X方向における位置が異なるデータ入出力回路30に関しては、タイミング信号A~Dの伝搬距離の差によって、タイミング信号A~Dの入力タイミングが若干相違する。図43は、ライトデータラッチ回路130の位置とタイミング信号Aの入力タイミングとの関係を説明するための図であり、aは参考例によるレイアウトを示し、bはライトデータラッチ回路130に入力されるタイミング信号Aの波形を示す。図43aに示すように、データ端子PAD0,PAD1は、タイミング信号Aの供給元から見て最も近く、データ端子PAD14,PAD15は、タイミング信号Aの供給元から見て最も遠い位置にレイアウトされている。データ端子PAD0とデータ端子PAD1のX方向における位置は同じであるが、参考例では、制御線CTLAから対応するライトデータラッチ回路130までの距離が相違する。その結果、図43bに示すように、ライトデータラッチ回路130-0に入力されるタイミング信号a-0の変化タイミングが最も速く、ライトデータラッチ回路130-15に入力されるタイミング信号a-15の変化タイミングが最も遅くなる。ライトデータラッチ回路130に入力されるライトデータWDATA2の入力タイミングは、タイミング信号A,ABのクロスポイント間で定義されることから、全てのライトデータラッチ回路130-0~130-15においてライトデータWDATA2を正しくラッチするためには、ライトデータWDATA2の入力タイミングは期間T0に限定されることになる。ここで、期間T0とは、タイミング信号Aの1/2周期から、タイミング信号a-0とタイミング信号a-14の時間差T3と、タイミング信号a-14とタイミング信号a-15の時間差T2を減じた期間である。尚、図43に示す時間差T1は、タイミング信号a-0とタイミング信号a-1の時間差である。これに対し、本実施形態による半導体装置10では、上記の期間T0が拡大される。図44は、ライトデータラッチ回路130の位置とタイミング信号Aの入力タイミングとの関係を説明するための図であり、aは本実施形態によるレイアウトを示し、bはライトデータラッチ回路130に入力されるタイミング信号Aの波形を示す。図44aに示すように、本実施形態では、X方向における位置が同じである2つのライトデータラッチ回路130は、制御線CTLAからの距離が等しい。その結果、図44bに示すように、ライトデータラッチ回路130-0,130-1に入力されるタイミング信号a-0,a-1の変化タイミングは互いに一致し、ライトデータラッチ回路130-14,130-15に入力されるタイミング信号a-14,a-15の変化タイミングも互いに一致する。したがって、全てのライトデータラッチ回路130-0~130-15においてライトデータWDATA2を正しくラッチするためには、ライトデータWDATA2の入力タイミングは期間T4に限定されることになる。ここで、期間T4とは、タイミング信号Aの1/2周期から、タイミング信号a-0又はa-1とタイミング信号a-14又はa-15の時間差T3を減じた期間である。このように、本実施形態によれば、参考例に比べて時間差T1又はT2に相当する期間だけラッチマージンが増加することになる。図45は、参考例におけるライトデータ出力バッファ160の位置を説明するための模式的な平面図であり、上述した図30に対応している。参考例では、X方向に配列されたデータ入出力回路30のレイアウトが互いに一致しているため、ライトデータ出力バッファ160のY方向における位置も互いに一致している。このため、対応するデータバスDB1とライトデータ出力バッファ160とを接続するためには、Y方向に折り曲げられたデータバスDB1aを経由する必要がある。そして、これらY方向のデータバスDB1aの長さは、データ入出力回路30ごとに相違するため、データバスDB1aの長さが最も長いデータ入出力回路30において転送スピードが最も低下する。このため、タイミング信号A~Dの場合と同様に、最も転送スピードの遅いパスを基本として設計を行う必要があることから、区間2から区間3への転送TRNS2が遅くなる。特に、区間2は長距離であることから、出力バッファ近傍での寄生CR成分の増加は影響が大きい。これに対し、本実施形態による半導体装置10ではこのような問題が生じないことは既に説明したとおりである。次に、本発明の変形例について説明する。図46は、第1の変形例を示す図であり、上述した図22に対応している。図46に示すように、変形例においては、Y方向に隣接する2つのデータ入出力回路30において、タイミング信号A~Dを用いる回路ブロックのY方向における位置が一致している。そして、タイミング信号Aを用いるライトデータラッチ回路130については、2つのデータ入出力回路30においてレイアウトが180°相違しており、且つ、その中間座標Y1が制御線CTLAのY座標と一致するよう配置される。タイミング信号C,Dを用いるリードデータラッチ回路210,220及び出力タイミング調整回路240についても同様である。これに対し、タイミング信号Bを用いるライトデータラッチ回路150については、2つのデータ入出力回路30においてレイアウトが一致している。つまり、一方のデータ入出力回路30に含まれるライトデータラッチ回路150と、他方のデータ入出力回路30に含まれるライトデータラッチ回路150とがシフト配置されている。図46においても、図22と同様にタイミングを一致させることが可能である。例えば、図46の2つのライトデータラッチ回路130は、互いに同じY座標Y1であり、且つ制御線CTLAのY座標Y1と同一である。図47は、図46に示す領域57をトランジスタレベルで示す平面図である。図47に示すように、2つのライトデータラッチ回路150のY座標は互いに一致しており、また、2つの出力タイミング調整回路240のY座標も互いに一致している。ここで、図47においてマークFで示すように、2つのライトデータラッチ回路150はそのレイアウト方向が一致しており、いわゆるシフト配置されている。これに対し、2つの出力タイミング調整回路240はそのレイアウト方向が中間座標Y0を対称軸として180°相違しており、いわゆるミラー配置されている。そして、ライトデータラッチ回路150にタイミング信号Bを供給する制御線CTLBは、ライトデータラッチ回路150のY方向における一端に沿って配置されている。これにより、制御線CTLBからY方向に分岐する分岐配線CTLb1,CTLb2の長さが互いに一致する。尚、ライトデータラッチ回路150については上述の通りシフト配置されていることから、制御線CTLBのY方向における位置は任意であるが、ライトデータラッチ回路150により近い座標に配置することにより、分岐配線CTLb1,CTLb2の長さをより短くすることができる。一方、出力タイミング調整回路240にタイミング信号Dを供給する制御線CTLDは、出力タイミング調整回路240の中間座標Y0に沿って配置されている。これにより、制御線CTLDからY方向に分岐する分岐配線CTLd1,CTLd2の長さが互いに一致する。出力タイミング調整回路240については、上述の通りミラー配置されていることから、制御線CTLDのY方向における位置は、出力タイミング調整回路240の中間座標Y0に制限される。上述した変形例のように、本発明においては、Y方向に隣接する2つのデータ入出力回路30において、タイミング信号A~Dを使用する各回路ブロックを同じY座標に配置することも可能である。図48は、第2の変形例による半導体装置60の模式的なレイアウト図である。図48に示す半導体装置60は、メモリセルアレイ61と複数の端子62を備えるASICApplicationSpecificIntegratedCircuitであり、メモリセルアレイ61から読み出されたデータは、アンプ回路63第3の内部回路、制御回路64第2の内部回路、出力回路65第1の内部回路を経由して複数の端子62パッドから外部へパラレルに出力される。図48において1と表記されているのはアンプ回路63に含まれるラッチ回路L11であり、2と表記されているのは制御回路64に含まれるラッチ回路L12であり、3と表記されているのは出力回路65に含まれるラッチ回路L13である。本例では、制御回路64の回路規模が大きく、複数のラッチ回路L12を一列に配列することが困難である。このため、制御回路64内においては複数のラッチ回路L12が2列に配列されている。図49は、第2の変形例においてデータが転送される様子を説明するためのタイミング図である。図49には、ラッチ回路L11からラッチ回路L12への転送TRNS1と、ラッチ回路L12からラッチ回路L13への転送TRNS2のタイミングが示されている。ここで、ラッチ回路L11からラッチ回路L12への転送TRNS1が最もマージンの少ない動作である場合、制御回路64内のレイアウトに本発明を適用することにより、転送TRNS1のマージンを拡大することができる。つまり、2列に配列された複数のラッチ回路L12に対し、上述した実施形態又は第1の変形例にしたがい、タイミング信号が同時に入力されるようレイアウトを行えばよい。このように、本発明は、データ入出力回路とは異なる回路ブロック上記の例では制御回路64に適用することも可能である。図50a,bは、上記実施形態とは異なるレイアウトを有する半導体装置の平面図である。図50aに示す半導体装置では、メモリセルアレイ11がY方向に2分割され、これらメモリセルアレイ11間にアンプ領域53、アドレス制御領域51及びデータ制御領域52が配置されている。かかるレイアウトにより、I/O配線IOLはY方向に延在し、データバスDB2は主にX方向に延在している。このようなレイアウトであっても、データ制御領域52に設けられる複数のデータ端子31が2列に配列される場合、本発明の適用が可能である。図50bに示す半導体装置では、メモリセルアレイ11がマトリクス状に8分割され、X方向に隣接する2つのメモリセルアレイ11間にアンプ領域53がレイアウトされる。このようなレイアウトであっても、データ制御領域52に設けられる複数のデータ端子31が2列に配列される場合、本発明の適用が可能である。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記実施形態においては、リードデータ及びライトデータを取り扱うデータ入出力回路30に関連して本発明を説明したが、本発明の適用範囲がこれに限定されるものではなく、アドレスデータやコマンドデータが入力される入力回路に本発明を適用することも可能である。この場合、本発明における第1及び第2のポートはアドレス端子又はコマンド端子となり、第1及び第2のデータ線は内部アドレスデータ線や内部コマンドデータ線となる。本願の技術思想は、信号伝送回路を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。本発明の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASIC、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタとして電界効果トランジスタFieldEffectTransistorFETを用いる場合、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETを用いることができる更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。"