少なくとも1つの圧電体を有するアクチュエータを駆動するアクチュエータ駆動回路であって、高電圧側に接続されるN型チャネルの第1のFETと、低電圧側に接続されるN型チャネルの第2のFETとを有するプッシュプル回路を備え、前記圧電体に電圧を印加するドライバ回路を有し、前記ドライバ回路は、該ドライバ回路から出力される出力電圧の変動に応じて、前記第1のFETのゲートに入力する入力電圧を調整するブートストラップ回路を有することを特徴とするアクチュエータ駆動回路。前記ブートストラップ回路は、前記第1のFETのゲートとソースとの間に接続されたコンデンサと、該コンデンサの入力側に接続されたインバータまたはバッファとを有する請求項1に記載のアクチュエータ駆動回路。前記ブートストラップ回路は、前記第1のFETがオンする際は、前記コンデンサが充電されるとともに、前記出力電圧が増大するのに対応して前記入力電圧が増大するよう構成されている請求項2に記載のアクチュエータ駆動回路。前記ブートストラップ回路は、前記第1のFETがオフする際は、前記コンデンサが放電されるとともに、前記出力電圧が減少するのに対応して前記入力電圧が減少するよう構成されている請求項2または3に記載のアクチュエータ駆動回路。前記インバータのグランド端子と、前記コンデンサの前記第1のFETのソース側の端子と、前記第1のFETのソースとが接続されている請求項2ないし4のいずれかに記載のアクチュエータ駆動回路。前記ドライバ回路の入力側に設けられたロジック回路を有する請求項1ないし5のいずれかに記載のアクチュエータ駆動回路。前記ロジック回路は、フリップフロップと、該フリップフロップの出力側に接続されたラッチ回路とを有する請求項6に記載のアクチュエータ駆動回路。前記ロジック回路は、前記ラッチ回路の出力側に接続されたNANDゲートと、該NANDゲートの出力側に接続されたXORゲートとを有する請求項7に記載のアクチュエータ駆動回路。請求項1ないし8のいずれかに記載のアクチュエータ駆動回路と、電源を投入した際、前記ブートストラップ回路を初期化する初期化処理を行うよう初期化手段とを有することを特徴とするアクチュエータ駆動装置。前記初期化手段は、前記ブートストラップ回路に、互いに電圧の大きさが異なるハイレベルの信号と、ローレベルの信号とを順次供給し、該ブートストラップ回路を初期化するよう構成されている請求項9に記載のアクチュエータ駆動装置。前記ブートストラップ回路は、前記第1のFETのゲートとソースとの間に接続されたコンデンサを有し、前記初期化処理により、前記コンデンサを充電または放電するよう構成されている請求項9または10に記載のアクチュエータ駆動装置。請求項1ないし8のいずれかに記載のアクチュエータ駆動回路を有することを特徴とするICチップ。本発明の目的は、プッシュプル回路を構成する一方のFETをオンするときと、他方のFETをオンするときとで、出力特性を同じにすることができ、確実に、アクチュエータを駆動することができ、性能の良いアクチュエータ駆動回路、アクチュエータ駆動装置およびICチップを提供することにある。このような目的は、下記1~12の本発明により達成される。1少なくとも1つの圧電体を有するアクチュエータを駆動するアクチュエータ駆動回路であって、高電圧側に接続されるN型チャネルの第1のFETと、低電圧側に接続されるN型チャネルの第2のFETとを有するプッシュプル回路を備え、前記圧電体に電圧を印加するドライバ回路を有し、前記ドライバ回路は、該ドライバ回路から出力される出力電圧の変動に応じて、前記第1のFETのゲートに入力する入力電圧を調整するブートストラップ回路を有することを特徴とするアクチュエータ駆動回路。2前記ブートストラップ回路は、前記第1のFETのゲートとソースとの間に接続されたコンデンサと、該コンデンサの入力側に接続されたインバータまたはバッファとを有する上記1に記載のアクチュエータ駆動回路。3前記ブートストラップ回路は、前記第1のFETがオンする際は、前記コンデンサが充電されるとともに、前記出力電圧が増大するのに対応して前記入力電圧が増大するよう構成されている上記2に記載のアクチュエータ駆動回路。4前記ブートストラップ回路は、前記第1のFETがオフする際は、前記コンデンサが放電されるとともに、前記出力電圧が減少するのに対応して前記入力電圧が減少するよう構成されている上記2または3に記載のアクチュエータ駆動回路。5前記インバータのグランド端子と、前記コンデンサの前記第1のFETのソース側の端子と、前記第1のFETのソースとが接続されている上記2ないし4のいずれかに記載のアクチュエータ駆動回路。6前記ドライバ回路の入力側に設けられたロジック回路を有する上記1ないし5のいずれかに記載のアクチュエータ駆動回路。7前記ロジック回路は、フリップフロップと、該フリップフロップの出力側に接続されたラッチ回路とを有する上記6に記載のアクチュエータ駆動回路。8前記ロジック回路は、前記ラッチ回路の出力側に接続されたNANDゲートと、該NANDゲートの出力側に接続されたXORゲートとを有する上記7に記載のアクチュエータ駆動回路。9上記1ないし8のいずれかに記載のアクチュエータ駆動回路と、電源を投入した際、前記ブートストラップ回路を初期化する初期化処理を行うよう初期化手段とを有することを特徴とするアクチュエータ駆動装置。10前記初期化手段は、前記ブートストラップ回路に、互いに電圧の大きさが異なるハイレベルの信号と、ローレベルの信号とを順次供給し、該ブートストラップ回路を初期化するよう構成されている上記9に記載のアクチュエータ駆動装置。11前記ブートストラップ回路は、前記第1のFETのゲートとソースとの間に接続されたコンデンサを有し、前記初期化処理により、前記コンデンサを充電または放電するよう構成されている上記9または10に記載のアクチュエータ駆動装置。12上記1ないし8のいずれかに記載のアクチュエータ駆動回路を有することを特徴とするICチップ。本発明によれば、ドライバ回路のプッシュプル回路を構成し、高電圧側に接続される第1のFETおよび低電圧側に接続される第2のFETとして、それぞれ、N型チャネルのFETを用いるので、第1のFETをオンするときと、第2のFETをオンするときとで、出力特性を同じにすることができる。また、第1のFETおよび第2のFETとして、それぞれ、P型チャネルのFETではなく、N型チャネルのFETを用いるので、高性能のアクチュエータ駆動回路を実現することができる。また、1対のN型チャネルのFETを用いてプッシュプル回路を構成すると、高電圧側に接続されるFETのソースと、ドライバ回路の出力端子とが接続された状態となり、そのFETのソース電圧と、ドライバ回路から出力される出力電圧とが等しくなり、これにより、高電圧側に接続されるFETがオンした後、ドライバ回路から出力される出力電圧が増大したとき、そのFETのオン状態を保持することができないが、本発明では、ドライバ回路は、ブートストラップ回路を有しているので、出力電圧の変動に応じて、第1のFETのゲートに入力する入力電圧が調整され、これにより、第1のFETがオンした状態を確実に保持することができる。以下、本発明のアクチュエータ駆動回路、アクチュエータ駆動装置およびICチップを添付図面に示す好適な実施形態に基づいて詳細に説明する。図1は、繊維機械用ユニットの使用状態を示す概略斜視図、図2は、アクチュエータ繊維機械用ユニットの実施形態を示す斜視図、図3は、図2に示すアクチュエータの基端部付近を示す縦断面図、図4は、図2に示すアクチュエータの駆動状態を示す模式図、図5は、本発明のアクチュエータ駆動装置の実施形態を示すブロック図、図6は、図5に示すアクチュエータ駆動装置のICチップを示す底面図、図7は、図5に示すアクチュエータ駆動装置のICチップを示すブロック図、図8は、図5に示すアクチュエータ駆動装置のICチップのドライバ回路の1つのアクチュエータに対応する部分を示す回路図ブロック図も含む、図9は、図5に示すアクチュエータ駆動装置の初期化処理の際の動作を示すタイミングチャート、図10は、図5に示すアクチュエータ駆動装置のICチップとアクチュエータとの他の接続例を示す図である。以下では、説明の都合上、図1~図4中の上側を上または上方、下側を下または下方と言う。また、図2中の右上側を基端、左下側を先端と言い、図3および図4中の右側を基端、左側を先端と言う。なお、アクチュエータ駆動装置を説明する前に、まず、そのアクチュエータ駆動装置により駆動されるアクチュエータや繊維機械用ユニットについて説明する。また、アクチュエータ駆動装置が駆動するアクチュエータの数は、1つでもよく、また、複数でもよいが、本実施形態では、代表的に、8つの場合について説明する。図1に示すように、繊維機械用ユニット1は、繊維機械100に装着して用いられるものである。繊維機械用ユニット1について説明する前に、繊維機械100について説明する。なお、繊維機械100としては、特に限定されないが、例えば、編み機、織機等が挙げられる。本実施形態での繊維機械100は、靴下を編む編み機である。この繊維機械100は、円柱状をなす編成シリンダ101と、編成シリンダ101の外周部に配置された複数本の編成針編み針102と、各編成針102に対応して設置されたボビン103とを備えている。編成シリンダ101は、例えば下部がモータ図示せずに連結され、その軸O回りに図1中の矢印A方向に回転することができる。各編成針102は、それぞれ、編成シリンダ101の外周部に軸Oに沿って移動可能に支持されている。また、各編成針102の下方には、それぞれ、当該編成針102を上方に向かって押し上げる突部104が配置されている。編成針102は、突部104に当接した状態では上方に向かって押し上げられ、突部104から離間した状態では下方で退避することができる。そして、繊維機械用ユニット1は、編成針102と突部104とが当接する状態と、編成針102と突部104とが離間する状態とを切り換えるときに作動するものとなっている図4参照。この繊維機械用ユニット1については後述する。また、各編成針102の上端部には、それぞれ、フック105が設けられている。このフック105にボビン103から供給された糸106を係合させることができる。このような構成の繊維機械100は、編成シリンダ101が回転した状態で、各編成針102の位置を適宜設定する、すなわち、各編成針102を上方に位置させるか下方に位置させるかを適宜設定することができる。そして、上方に位置した編成針102が編成シリンダ101とともに回転すると、当該編成針102に対応するボビン103からの糸106を、軸O回りにループ状に形成することができる。この動作を繰り返すことにより、ループ状の糸106が多段に形成され、よって、全体として筒状のものが製造されることとなり、これが靴下となる。次に、繊維機械用ユニット1について説明する。図2に示すように、繊維機械用ユニット1は、振動板としてのアクチュエータ繊維機械用圧電アクチュエータ素子2と、アクチュエータ2を支持する支持体3と、アクチュエータ2の駆動により変位する操作部材フィンガ4とを備えている。この繊維機械用ユニット1は、アクチュエータ2での圧電効果により当該アクチュエータ2が変形して、それとともに操作部材4が上下方向に変位するよう構成されている図4参照。支持体3は、アクチュエータ2プレートシム材5をその長手方向に沿った異なる3箇所で支持するものである。支持体3は、長尺な板状をなす基板34と、基板34上に設けられ、基端側から順に配置された固定支持部31、中間支持部32および回動支持部33とを有している。固定支持部31は、アクチュエータ2の基端部21が挿入される凹部311を有し、当該基端部21を固定、支持することができる。この基端部21は固定端となる。中間支持部32は、基板34の幅方向に架設された一対の棒状体321を有し、これらの棒状体321でアクチュエータ2の長手方向の中央部22途中を挟持することができる図4参照。回動支持部33は、基板34の幅方向に架設され、基板34に対し回動可能な棒状体軸331を有し、この棒状体331でアクチュエータ2の先端部23を回動可能に支持している。図2に示すように、アクチュエータ2の先端側には、連結部材10を介して、操作部材4が連結されている。この操作部材4は、板片で構成されている。操作部材4は、支持体3で3点支持されたアクチュエータ2が変形した際に、編成針102を編成シリンダ101の軸O側に向かって押圧操作するものである。図4aに示すように、編成針102は、その押圧部107が操作部材4で押圧されることにより、突部104から退避し、当該突部104で押し上げられるのが禁止される。また、図4bに示すように、編成針102は、操作部材4による押圧が解除されると、突部104と当接して、当該突部104で押し上げられる。なお、支持体3および操作部材4の構成材料としては、特に限定されず、例えば、各種金属材料が挙げられ、特に、支持体3の構成材料にはアルミニウムを好適に用いることができ、操作部材4の構成材料にはSKD材ダイス鋼、SKH材ハイスピード鋼を好適に用いることができる。図2、図3に示すように、アクチュエータ2圧電素子は、長尺なプレート5と、プレート5の上面51に固定された第1の圧電体6aと、プレート5の下面52に固定された第2の圧電体6bとを有している。なお、プレート5は、補強材を有していてもよい。第1の圧電体6aと第2の圧電体6bとは、同じ構成であるため、以下、第1の圧電体6aについて代表的に説明する。図3に示すように、第1の圧電体6aは、プレート5の上面51のほとんどの部分を覆っている。この第1の圧電体6aは、シート状の圧電セラミックス61と、圧電セラミックス61の両面にそれぞれ形成された電極膜62および63とを有している。なお、電極膜63の一部は、圧電セラミックス61の電極膜62が形成されている面にも及んでいる。圧電セラミックス61は、セラミックス材料で構成されている。このセラミックス材料としては、例えば、PZTPbZrO3-PbTiO3、または、PZTにPbMg、NbO3やPbNi、NbO3等の鉛系複合ペロブスカイト型化合物を含有する材料が挙げられる。なお、圧電セラミックス61の厚さは、特に限定されないが、例えば、100~400μmが好ましく、200~300μmがより好ましい。電極膜62および63は、それぞれ、導電性を有する金属材料で構成されている。この金属材料としては、例えば、金、銀、銅等が挙げられ、特に、銀を用いるのが好ましい。なお、電極膜62および63のそれぞれの厚さは、特に限定されないが、例えば、0.1~10μmが好ましく、0.5~1.5μmがより好ましい。また、電極膜62および63のそれぞれの形成方法としては、特に限定されないが、例えば、蒸着法、塗布法が挙げられる。また、電極膜62は、半田64を介して導線66と電気的に接続されている。一方、電極膜63は、半田65を介して、導線67と電気的に接続されている。導線66、67は、後述するICチップ300アクチュエータ駆動回路400に接続されている。電極膜62上には、ソルダーレジスト膜11が形成されている。さらに、アクチュエータ2全体が絶縁膜12で覆われている。ソルダーレジスト膜11および絶縁膜12は、それぞれ、絶縁性を有する樹脂材料例えばポリオレフィンで構成されている。そして、繊維機械100は、第1の圧電体6aおよび第2の圧電体6bに対しては、交互に電圧を印加するよう構成されている。例えば、第1の圧電体6aに順バイアス電圧を印加すると、当該第1の圧電体6aは圧電効果により収縮する。このとき、プレート5は図4aに示す湾曲状態となり、操作部材4が上方に向かって変位して編成針102を押圧する。一方、第2の圧電体6bに順バイアス電圧を印加すると、当該第2の圧電体6bは圧電効果により収縮する。このとき、プレート5は図4bに示す湾曲状態となり、操作部材4が下方に向かって変位して編成針102から離間する。このような電圧印加により、プレート5が振動することができ、それに伴って操作部材4を変位させることができる。なお、印加電圧が交流電圧の場合には、その周波数としては、例えば、0.01~100Hzであるのが好ましく、30~50Hzであるのがより好ましい。次に、アクチュエータ駆動装置200について説明する。図5に示すように、アクチュエータ駆動装置200は、8つのアクチュエータ2を駆動するアクチュエータ駆動回路400を有するICチップ300と、8つのアクチュエータ2の作動を制御する制御部501を有する制御装置500とを備えている。制御部501は、例えば、マイクロコンピュータ等で構成することができる。なお、8つのアクチュエータ2の各系統は、同様であるので、以下では、各系統を説明する必要がある場合の除き、代表的に、各系統のうちの1つについて説明する。図6に示すように、ICチップ300は、図示しない基板上に設けられたアクチュエータ駆動回路400と、その基板上に設けられたアクチュエータ駆動回路400を収納するハウジング301と、アクチュエータ駆動回路400に接続された複数のピン302とを有している。図5および図7に示すように、アクチュエータ駆動回路400は、各アクチュエータ2の第1の圧電体6aおよび第2の圧電体6bにそれぞれ電圧を印加するドライバ回路70と、ドライバ回路70の入力側に接続された設けられたロジック回路90とを備えている。ロジック回路90は、8つのD型フリップフロップ以下、フリップフロップと言う92を有するシフトレジスタ91と、シフトレジスタ91の出力側に接続され、8つのラッチ回路94を有するラッチ回路部93と、ラッチ回路部93の出力側に接続された8つのNANDゲートNAND回路95と、各NANDゲート95の出力側に接続された8つのXORゲートXOR回路96とを備えている。シフトレジスタ91の各フリップフロップ92は、順次、Q出力端子と、D入力端子とが接続されている。また、各フリップフロップ92のQ出力端子は、それぞれ、ラッチ回路部93の対応するラッチ回路94に接続されている。また、各ラッチ回路94は、それぞれ、対応するNANDゲート95に接続されている。また、各NANDゲート95は、それぞれ、対応するXORゲート96に接続されている。また、制御装置500の制御部501からロジック回路90には、各信号やデータ、本実施形態では、各アクチュエータ2において第1の圧電体6aと第2の圧電体6bとのいずれを収縮させるかを示すシリアルデータであるデータ入力信号DIN、クロック信号CLK、ラッチイネーブル信号LEバー、ブランキング信号BLバー、ポラリティー信号POLバー等が入力されるよう構成されている。この場合、データ入力信号DINは、シフトレジスタ91の初段のフリップフロップ92の入力端子Dに入力され、クロック信号CLKは、シフトレジスタ91の初段のフリップフロップ92のクロック端子Cに入力されるよう構成されている。また、ラッチイネーブル信号LEバーは、ラッチ回路部93の各ラッチ回路部に入力され、また、ブランキング信号BLバーは、各NANDゲート95の一方の入力端子に入力され、また、ポラリティー信号POLバーは、各XORゲート96の一方の入力端子に入力されるよう構成されている。また、ロジック回路90のシフトレジスタ91の出力端子からは、各データ入力信号DINに基づいて出力される出力信号DOUTを外部に出力することができるように構成されている。これにより、例えば、前記出力信号DOUTを、データ入力信号DINとして、別のICチップ300に入力することができる。ドライバ回路70は、8つの単位ドライバ71を有している。各単位ドライバ71は、それぞれ、対応するアクチュエータ2、すなわち第1の圧電体6aおよび第2の圧電体6bに接続され、その第1の圧電体6aおよび第2の圧電体6bに電圧を印加する。各単位ドライバ71の構成は、同様であるので、以下では、代表的に、その1つの単位ドライバ71について説明する。図8に示すように、単位ドライバ71は、高電圧側高電圧の電源87側に接続されるN型チャネルの第1のFET電界効果トランジスタであるFETN1と、低電圧側低電圧の電源88側に接続されるN型チャネルの第2のFET電界効果トランジスタであるFETN2とを有するプッシュプル回路86を備えている。FETN1とFETN2とは、同じ特性のものを用いることが好ましい。これにより、FETN1をオンするときと、FETN2をオンするときとで、出力特性を同じにすることができる。また、P型チャネルのFETに比べて性能の高いN型チャネルのFETN1およびN型チャネルのFETN2を用いるので、性能の高いプッシュプル回路86を実現することができ、これにより性能の高いアクチュエータ駆動回路400を実現することができる。ここで、本実施形態では、単位ドライバ71プッシュプル回路86の出力端子FETN1のソースおよびFETN2のドレインが、それぞれ、導線67を介して対応するアクチュエータ2の第1の圧電体6aの電極膜63および第2の圧電体6bの電極膜63に接続される。そして、高電圧の電源電圧図示の構成では、200Vが、各プッシュプル回路86のFETN1のドレインに印加されるとともに、導線66を介して各第1の圧電体6aの電極膜62に印加されるようになっている。また、各プッシュプル回路86のFETN2のソースが接地グランドに接続されるとともに、導線66を介して各第2の圧電体6bの電極膜62が接地グランドに接続されるようになっている。また、単位ドライバ71は、高電圧の電源87から供給される電圧を電流に変換する電圧電流変換部81と、プッシュプル回路86等の単位ドライバ71の作動を制御する制御ロジック部85と、N型チャネルのFETN3と、抵抗Rと、ダイオードD1およびD2と、フリップフロップを備えたタイミングジェネレータ82と、コンデンサC1と、インバータ83および84とを有している。タイミングジェネレータ82により、FETN1とFETN2とが同時にオンすることを防止している。なお、インバータ83に替えて、例えば、バッファ等他の論理回路を用いてもよく、同様に、インバータ84に替えて、例えば、バッファ等他の論理回路を用いてもよい。電圧電流変換部81の出力端子に接続されたライン導線111には、入力側から出力側に向って、順次、ダイオードD1のカソード、抵抗Rの一端側が接続されている。また、この電圧電流変換部81からは、タイミングジェネレータ82およびインバータ83に電流電圧が供給される。また、低電圧の電源88の出力端子に接続されたライン導線112には、入力側から出力側に向って、順次、ダイオードD1のアノード、ダイオードD2のアノードが接続されている。この電源88からは、ダイオードD2を介してインバータ84に電圧が供給される。また、一端側が接地されたライン導線113には、入力側から出力側に向って、FETN3のソース、インバータ84のグランド端子が接続されている。そして、FETN3のドレインは、抵抗Rの他端側に接続されている。また、制御ロジック部85の入力側には、XORゲート96が接続されている。この制御ロジック部85は、FETN3およびインバータ84に、それぞれ所定の信号を送出し得るように、その2つの出力端子は、それぞれ、FETN3のゲートとインバータ84とに接続されている。また、インバータ84の出力側は、FETN2のゲートに接続されている。また、抵抗RとFETN3のドレインとの間は、タイミングジェネレータ82の入力側に接続され、また、タイミングジェネレータ82の出力側は、インバータ84の入力側に接続され、また、インバータ83の出力側は、FETN1のゲートに接続されている。また、コンデンサCは、FETN1のゲートとソースとの間に接続されている。また、タイミングジェネレータ82のグランド端子と、インバータ83のグランド端子と、コンデンサCのFETN1のソース側の端子と、FETN1のソースとが接続されている。また、制御装置500の制御部501からドライバ回路70には、各信号やデータ、本実施形態では、ハイインピーダンス信号HiZバー等が入力されるよう構成されている。この場合、ハイインピーダンス信号HiZバーは、単位ドライバ71の制御ロジック部85に入力されるよう構成されている。ハイインピーダンス信号HiZバーの電圧レベルがハイレベルのときは、制御ロジック部85からは、XORゲート96から出力された信号に応じた信号が出力される。一方、ハイインピーダンス信号HiZバーの電圧レベルがローレベルのときは、制御ロジック部85からは、XORゲート96から出力された信号にかかわらず、インバータ83および84をそれぞれハイインピーダンス状態とする信号を出力する。これにより、FETN1およびN2は、それぞれ、オフし、第1の圧電体6aおよび第2の圧電体6bのいずれにも電圧が印加されていない状態となる。ここで、このアクチュエータ駆動回路400では、単位ドライバ71は、電圧等の物理量を検出することなく、その単位ドライバ71から出力される電圧出力電圧FETN1のソース電圧の変動に応じて、FETN1のゲートに入力する電圧入力電圧を自動的に調整するブートストラップ回路80を有している。ブートストラップ回路80は、電圧電流変換部81と、タイミングジェネレータ82と、コンデンサC1と、インバータ83とを有している。このブートストラップ回路80は、FETN1がオンする際は、コンデンサC1が充電されるとともに、単位ドライバ71から出力される電圧が増大するのに対応してFETN1のゲートに入力する電圧が増大し、また、FETN1がオフする際は、コンデンサC1が放電されるとともに、単位ドライバ71から出力される電圧が減少するのに対応してFETN1のゲートに入力する電圧が減少するよう構成されている。なお、単位ドライバ71から出力される電圧が増大するのに対応してFETN1のゲートに入力する電圧が増大するのは、単位ドライバ71から出力される電圧が増大するのに伴って、電圧電流変換部81から電流電圧が供給されるためである。このブートストラップ回路80により、FETN1がオンした後、単位ドライバ71から出力される電圧が増大したとき、そのFETN1がオンした状態を確実に保持することができる。また、このアクチュエータ駆動装置200では、制御装置500の制御部501は、電源を投入した際、ブートストラップ回路80を初期化する初期化処理を行う初期化手段の機能を有している。なお、この制御部501は、初期化処理により、ブートストラップ回路80のみならず、アクチュエータ2も初期化するように構成してもよい。この初期化処理においては、制御部501は、ロジック回路90のシフトレジスタ91に、データ入力信号DINとして、互いに電圧の大きさが異なるハイレベルの信号と、ローレベルの信号とを順次供給し、最終的に、ブートストラップ回路80に、互いに電圧の大きさが異なるハイレベルの信号と、ローレベルの信号とを順次供給する。この場合、初めに、ローレベルの信号を供給し、次に、ハイレベルの信号を供給する。次に、アクチュエータ駆動装置200の動作作用を説明する。低電圧の電源88を投入オンすると、まず、初期化処理を行う。図9に示すように、電源88が投入された直後の状態では、高電圧の電源87は、投入されていないオフしている。また、ハイインピーダンス信号HiZバーは、ローレベルになっており、これにより、前述したように、各単位ドライバ71のインバータ83および84は、それぞれハイインピーダンス状態となり、FETN1およびN2は、それぞれ、オフし、各アクチュエータ2の第1の圧電体6aおよび第2の圧電体6bのいずれにも電圧が印加されていない状態となる。また、ラッチイネーブル信号LEバー、ブランキング信号BLバー、ポラリティー信号POLバーは、それぞれ、ハイレベルになっている。初期化処理においては、まず、制御部501からシフトレジスタ91に、データ入力信号DINが送出される。このデータ入力信号DINは、本実施形態では、初めがローレベルの信号、その後がハイレベルの信号であり、そのローレベルの信号およびハイレベルの信号は、それぞれ、8つ以上のクロック信号CLK分、送出される。シフトレジスタ91に入力された入力信号DIN、すなわちローレベルの信号は、クロック信号CLKの立ち上がりに同期して、そのシフトレジスタ91の初段のフリップフロップ92に入力され、Q出力端子から出力される。そして、次のクロック信号CLKの立ち上がりに同期して、初段のフリップフロップ92のQ出力端子から出力された入力信号DINは、2段目のフリップフロップ92に入力され、Q出力端子から出力される。また、これと同時に、シフトレジスタ91に入力された入力信号DINは、初段のフリップフロップ92に入力され、Q出力端子から出力される。以降、同様にして、シフトレジスタ91の各段のフリップフロップ92が作動し、最終的には、各段のフリップフロップ92のQ出力端子からそれぞれ、ローレベルの信号である出力信号DOUT1~8が出力される。次に、ラッチイネーブル信号LEバーが所定期間ローレベルとなり、そのラッチイネーブル信号LEバーの立下りに同期して、各フリップフロップ92から出力される出力信号DOUT1~8が、それぞれ、対応するラッチ回路94に保持される。次に、制御部501からシフトレジスタ91に、データ入力信号DINの電圧レベルがハイレベルに切り換る。シフトレジスタ91に入力された入力信号DIN、すなわちハイレベルの信号は、クロック信号CLKの立ち上がりに同期して、そのシフトレジスタ91の初段のフリップフロップ92に入力され、Q出力端子から出力される。そして、次のクロック信号CLKの立ち上がりに同期して、初段のフリップフロップ92のQ出力端子から出力された入力信号DINは、2段目のフリップフロップ92に入力され、Q出力端子から出力される。また、これと同時に、シフトレジスタ91に入力された入力信号DINは、初段のフリップフロップ92に入力され、Q出力端子から出力される。以降、同様にして、シフトレジスタ91の各段のフリップフロップ92が作動し、最終的には、各段のフリップフロップ92のQ出力端子からそれぞれ、ハイレベルの信号である出力信号DOUT1~8が出力される。次に、ラッチイネーブル信号LEバーが所定期間ローレベルとなり、そのラッチイネーブル信号LEバーの立下りに同期して、各フリップフロップ92から出力される出力信号DOUT1~8が、それぞれ、対応するラッチ回路94に保持される。ここで、図7に示すように、初めに各ラッチ回路94に保持されたローレベルの信号である出力信号DOUT1~8は、それぞれ、前記ハイレベルの信号である入力信号DINをシフトレジスタ91に入力する動作の最中に、後段の回路、すなわち、対応するNANDゲート95に出力され、初期化処理がなされる。以下、代表的に、出力信号DOUT1による初期化について説明する。まず、NANDゲート95に入力されているブランキング信号BLバーの電圧レベルおよびDOUT1の電圧レベルは、いずれもハイレベルであるので、NANDゲート95からは、ハイレベルの信号が出力される。次に、このハイレベルの信号は、XORゲート96に入力される。XORゲート96に入力されているポラリティー信号POLバーの電圧レベルは、ハイレベルであので、XORゲート96からは、ローレベルの信号が出力される。XORゲート96から出力されたローレベルの信号は、ドライバ回路70の単位ドライバ71に入力され、初期化処理がなされる。すなわち、図8に示すように、まず、ローレベルの信号がXORゲート96から出力され、制御ロジック部85に入力され、制御ロジック部85からローレベルの信号が出力され、そのローレベルの信号がFETN3のゲートおよびインバータ84のそれぞれに入力される。そして、インバータ84でそのローレベルの信号が反転し、ハイレベルの信号になり、FETN2のゲートに入力され、FETN2がオンする。一方、FETN3はオフしているので、ハイレベルの信号がタイミングジェネレータ82に入力され、タイミングジェネレータ82からは、ハイレベルの信号が出力され、インバータ83でそのハイレベルの信号がローレベルの信号になり、FETN1のゲートに入力される。したがって、FETN1はオフのままである。FETN2がオンすると、コンデンサC1のFETN1のソース側の端子の電圧レベルがグランドレベルになる。これにより、ブートストラップ回路80が初期化される。次に、図7に示すように、後に各ラッチ回路94に保持されたハイレベルの信号である出力信号DOUT1~8は、それぞれ、対応するNANDゲート95に出力され、初期化処理がなされる。以下、代表的に、出力信号DOUT1による初期化について説明する。まず、NANDゲート95に入力されているブランキング信号BLバーの電圧レベルは、ハイレベルであり、もう1つの入力信号のレベルは、ハイレベルであるので、NANDゲート95からは、ローレベルの信号が出力される。次に、このローレベルの信号は、XORゲート96に入力される。XORゲート96に入力されているポラリティー信号POLバーの電圧レベルは、ハイレベルであので、XORゲート96からは、ハイレベルの信号が出力される。XORゲート96から出力されたハイレベルの信号は、ドライバ回路70の単位ドライバ71に入力され、初期化処理がなされる。すなわち、図8に示すように、まず、ハイレベルの信号がXORゲート96から出力され、制御ロジック部85に入力され、制御ロジック部85からハイレベルの信号が出力され、そのハイレベルの信号がFETN3のゲートおよびインバータ84のそれぞれに入力される。そして、インバータ84でそのハイレベルの信号が反転し、ローレベルの信号になり、FETN2のゲートに入力され、FETN2がオフする。一方、ハイレベルの信号がFETN3のゲートに入力されることにより、FETN3がオンし、ローレベルの信号がタイミングジェネレータ82に入力される。タイミングジェネレータ82からは、ローレベルの信号が出力され、インバータ83でそのローレベルの信号がハイレベルの信号になり、FETN1のゲートに入力され、FETN1がオンする。この際、タイミングジェネレータ82は、FETN1とFETN2とが同時にオンしている状態が生じないように、ローレベルの信号を出力するタイミングを調整する。また、タイミングジェネレータ82では、そのタイミングジェネレータ82のフリップフロップに、初めにハイレベルの信号が入力され、次にローレベルの信号が入力されるこことで、そのフリップフロップの論理が反転するので、これにより、そのタイミングジェネレータ82等が初期化される。このように、この初期化処理においては、単位ドライバ71に、互いに電圧の大きさが異なるローレベルの信号と、ハイレベルの信号とが、この順序で供給され、ブートストラップ回路80が初期化される。初期化処理が終了すると、高電圧の電源87が投入されオンし、また、ハイインピーダンス信号HiZバーは、ハイレベルに切り換る。これにより、アクチュエータ2の駆動が可能となる。次に、図8に基づいて、アクチュエータ2を駆動する際のアクチュエータ駆動装置200の動作を説明する。なお、単位ドライバ71にハイレベルの信号またはローレベルの信号を出力するまでの動作は、データ入力信号DINが第1の圧電体6aと第2の圧電体6bとのいずれを収縮させるかを示すものである点を除き、前記初期化処理の際に単位ドライバ71にハイレベルの信号またはローレベルの信号を出力するまでの動作と同様であるので、その動作の説明は省略し、以降の動作について説明する。そして、1例として、初めにFETN1がオフ、FETN2がオンで、次にFETN1がオン、FETN2がオフし、次に、FETN1がオフ、FETN2がオンする際の動作を説明する。また、図8に示すように、電源電圧は、高電圧側が200V、低電圧側が5Vとする。また、各単位ドライバ71の動作は、同様であるので、代表的に、1つの単位ドライバ71の動作を説明する。まず、FETN1がオフ、FETN2がオンしている。このため、単位ドライバ71プッシュプル回路86の出力電圧VOUTは、グランドレベルになっている。次に、ハイレベルの信号がXORゲート96から出力され、制御ロジック部85に入力される。制御ロジック部85からハイレベルの信号が出力され、そのハイレベルの信号がFETN3のゲートおよびインバータ84のそれぞれに入力される。そして、低電圧側では、インバータ84でそのハイレベルの信号が反転し、ローレベルの信号になり、FETN2のゲートに入力される。一方、高電圧側では、FETN3がオンし、ローレベルの信号がタイミングジェネレータ82に入力される。タイミングジェネレータ82からは、ローレベルの信号が出力され、インバータ83でそのローレベルの信号がハイレベルの信号になり、FETN1のゲートに入力される。この際、タイミングジェネレータ82は、FETN1とFETN2とが同時にオンしている状態が生じないように、ローレベルの信号を出力するタイミングを調整する。これにより、FETN2は、オフし、コンデンサC1が所定の電圧5V-ダイオードでの電圧降下分まで充電され、FETN1がオンする。FETN2がオフし、FETN1がオンすると、第2の圧電体6bに順バイアス電圧が印加され、第2の圧電体6bの充電が開始され、出力電圧VOUTは、急激に200Vまで増大する。なお、第1の圧電体6aが充電状態にあるときは、その第1の圧電体6aの放電が開始される。また、第2の圧電体6bは放電状態にある。この第2の圧電体6bに順バイアス電圧が印加された状態では、第2の圧電体6bは圧電効果により収縮する。また、インバータ83からはハイレベルの信号が出力されているので、コンデンサC1の充電状態は保持され、さらに、ブートストラップ回路80の作用により、出力電圧VOUTが増大するのに対応してFETN1のゲートに入力される電圧が増大し、そのFETN2のゲートに入力される電圧は、出力電圧コンデンサC1の電圧となる。このため、出力電圧VOUTが増大してもFETN1がオンした状態を保持することができる。なお、出力電圧VOUTが200Vに達するときは、FETN2のゲートに入力される電圧は、204.4V但し、4.4Vは、コンデンサC1の電圧となる。次に、ローレベルの信号がXORゲート96から出力され、制御ロジック部85に入力される。制御ロジック部85からローレベルの信号が出力され、そのローレベルの信号がFETN3のゲートおよびインバータ84のそれぞれに入力される。そして、低電圧側では、インバータ84でそのローレベルの信号が反転し、ハイレベルの信号になり、FETN2のゲートに入力される。一方、高電圧側では、FETN3がオフし、ハイレベルの信号がタイミングジェネレータ82に入力される。タイミングジェネレータ82からは、ハイレベルの信号が出力され、インバータ83でそのハイレベルの信号がローレベルの信号になり、FETN1のゲートに入力される。この際、タイミングジェネレータ82は、FETN1とFETN2とが同時にオンしている状態が生じないように、ハイレベルの信号を出力するタイミングを調整する。これにより、FETN1は、オフし、FETN2がオンする。FETN1がオフし、FETN2がオンすると、第2の圧電体6bの放電が開始され、出力電圧VOUTは、急激にグランドレベルまで減少する。一方、第1の圧電体6aに順バイアス電圧が印加され、第1の圧電体6aの充電が開始される。この際のFETN1のゲートとソースとの間の電圧は、5V-ダイオードでの電圧降下分であるので、前記第2の圧電体6bの充電のときのFETN1のゲートとソースとの間の電圧と同様であり、これにより、第2の圧電体6bの放電時の特性と、第2の圧電体6bの放電時の特性とを同じにすることができる。なお、同様に、第1の圧電体6aの放電時の特性と、第1の圧電体6aの放電時の特性とを同じにすることができる。なお、第1の圧電体6aに順バイアス電圧が印加された状態では、第1の圧電体6aは圧電効果により収縮する。以上説明したように、このアクチュエータ駆動装置200によれば、FETN1とFETN2とが同チャネルのFETであるので、FETN1をオンするときと、FETN2をオンするときとで、出力特性を同じにすることができる。また、FETN1とFETN2とは、それぞれ、P型チャネルのFETではなく、N型チャネルのFETであるので、高性能のアクチュエータ駆動回路400ICチップ300を実現することができる。また、ブートストラップ回路80を有しているので、単位ドライバ71から出力される電圧の変動に応じて、FETN1のゲートに入力する電圧が調整され、これにより、FETN1がオンした状態を確実に保持することができる。以上、本発明のアクチュエータ駆動回路、アクチュエータ駆動装置およびICチップを、図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物が付加されていてもよい。なお、前記実施形態では、第1の圧電体および第2の圧電体に交互に電圧を印加するよう構成されているが、これに限定されず、例えば、第1の圧電体と第2の圧電体とに同時に電圧を印加するよう構成されていてもよい。また、アクチュエータと、アクチュエータ駆動回路のドライバ回路との接続パターンは、前記実施形態には限定されず、例えば、図11に示すように、第1の圧電体6aの電極膜62と、第2の圧電体6bの電極膜62とをそれぞれ接地するように構成してもよい。この場合は、第1の圧電体6aに順バイアス電圧が印加され、第2の圧電体6bに逆バイアス電圧が印加された状態と、第1の圧電体6aに逆バイアス電圧が印加され、第2の圧電体6bに順バイアス電圧が印加された状態とが交互に繰り返される。そして、第1の圧電体6aに順バイアス電圧が印加され、第2の圧電体6bに逆バイアス電圧が印加されると、第1の圧電体6aは圧電効果により収縮し、第2の圧電体6bは圧電効果により伸長する。一方、第1の圧電体6aに逆バイアス電圧が印加されると、第1の圧電体6aは圧電効果により伸長し、第2の圧電体6bに順バイアス電圧が印加されと、第2の圧電体6bは圧電効果により収縮する。また、アクチュエータは、前記実施形態ではプレートの両面にそれぞれ圧電体が固定されたものとなっているが、これに限定されず、例えば、プレートの片面上面または下面に圧電体が固定されたものであってもよい。また、アクチュエータは、前記実施形態では、繊維機械用のものであるが、本発明では、他の用途であってもよい。