"ソース領域、ドレイン領域およびチャネル領域を備えた支持基板上に、ゲート電極と該ゲート電極を覆う中間膜とを備える第1および第2のトランジスタ構造を、少なくとも有し、前記第1のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、該第1のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する応力膜を有し、前記第2のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、前記支持基板に応力を印加する応力膜を有さない半導体集積回路のトランジスタ素子。前記応力膜が、前記第1のトランジスタ構造の前記中間膜上に形成された前記ソース領域に接続する配線と一体成形されている請求項1に記載の半導体集積回路のトランジスタ素子。前記第1および第2のトランジスタ構造の一方がP型トランジスタであり且つ他方がN型トランジスタであるCMOSComplementaryMetalOxideSemiconductor型のゲート構造を有する請求項1または請求項2に記載の半導体集積回路のトランジスタ素子。ソース領域、ドレイン領域およびチャネル領域を備えた支持基板上に、ゲート電極と該ゲート電極を覆う中間膜とを備える第3のトランジスタ構造を更に有し、且つ前記第1、第2および第3のトランジスタ構造は前記中間膜を覆う層間膜を更に備え、前記第1のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、前記中間膜上の前記応力膜第1応力膜に加え、層間膜上にも、前記第1のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する第2応力膜を有し、前記第2のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、層間膜上にも、前記支持基板に応力を印加する応力膜を有さず、前記第3のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、該第3のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する第1応力膜を有し、且つ層間膜上に、前記支持基板に応力を印加する第2応力膜を有さないか、または、中間膜上に、前記支持基板に応力を印加する第1応力膜を有さず、且つ層間膜上に、前記第3のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する第2応力膜を有する請求項1または請求項2に記載の半導体集積回路のトランジスタ素子。前記第1のトランジスタ構造においては、前記第1応力膜が前記第1のトランジスタ構造の前記中間膜上に形成された前記ソース領域に接続する配線と一体成形され、且つ、前記第2応力膜が前記第1のトランジスタ構造の前記層間膜上に形成された前記ソース領域に接続する配線と一体成形され、前記第3のトランジスタ構造においては、前記第1応力膜が前記第3のトランジスタ構造の前記中間膜上に形成された前記ソース領域に接続する配線と一体成形されるか、または、前記第2応力膜が前記第3のトランジスタ構造の前記層間膜上に形成された前記ソース領域に接続する配線と一体成形されている請求項4に記載の半導体集積回路のトランジスタ素子。前記第1、第2および第3のトランジスタ構造が、何れもP型トランジスタであるか、またはN型トランジスタである請求項4または請求項5に記載の半導体集積回路のトランジスタ素子。前記第1のトランジスタ構造がP型トランジスタ、前記第2のトランジスタ構造がN型トランジスタであり、前記第2のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域よりも外側の領域の中間膜上に、前記ゲート電極とチャネル領域とが重なる領域を囲むように、前記支持基板に応力を印加する応力膜を有する請求項1~請求項3の何れか1項に記載の半導体集積回路のトランジスタ素子。前記第2のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域が四辺形であり、該四辺形の4つの辺の1辺が、前記第2のトランジスタ構造の前記ソース領域に接続する配線として形成された応力膜Aと面し、他の1辺が、前記第2のトランジスタ構造の前記ドレイン領域に接続する配線として形成された応力膜Bと面し、他の1辺が、前記第2のトランジスタ構造の前記ゲート電極に接続する配線として形成された応力膜Cと面し、他の1辺が、前記ソース領域、ドレイン領域およびゲート電極の何れにも接続しないダミーの応力膜Dと面する請求項7に記載の半導体集積回路のトランジスタ素子。前記第2のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域が四辺形であり、該四辺形の4つの辺の1辺が、前記第2のトランジスタ構造の前記ソース領域に接続する配線として形成された応力膜Aと面し、他の1辺が、該応力膜Aと一体成形された応力膜A’と面し、他の1辺が、前記第2のトランジスタ構造の前記ドレイン領域に接続する配線として形成された応力膜Bと面し、他の1辺が、前記第2のトランジスタ構造の前記ゲート電極に接続する配線として形成された応力膜Cと面する請求項7に記載の半導体集積回路のトランジスタ素子。前記第2のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域が四辺形であり、前記ゲート電極とチャネル領域とが重なる領域は前記四辺形の1辺にのみ面する4つの応力膜によって囲まれ、前記4つの応力膜は何れも前記ゲート電極とチャネル領域とが重なる領域から離れるほど幅が広くなる形状となるよう、隣接する応力膜との間が前記四辺形の4つの角から伸びるスリットで分割されている請求項7または請求項8に記載の半導体集積回路のトランジスタ素子。複数のトランジスタを有する半導体集積回路では、使用する回路の仕様によって各トランジスタ毎にしきい値電圧を変える場合があり、このしきい値電圧の変化を達成するため従来においては支持基板の不純物濃度を場所によって変化させる必要があった。尚、不純物濃度が場所によって異なる支持基板の作製は、ホトリソレジストによりマスキングを行なった上で支持基板に不純物をインプラする工程を、複数回実施することで行なわれていた。しかし、マスキングおよびインプラの実施を複数回行なう工程は煩雑な工程でもあり、支持基板の不純物濃度を場所によって変化させるような複雑な構成でなく、より簡易な構成であってもトランジスタ毎にしきい値電圧が異なるトランジスタ素子が求められていた。本発明の目的は、簡易な構成であり且つトランジスタ毎にしきい値電圧が異なる半導体集積回路のトランジスタ素子を提供することにある。上記課題は、以下の本発明によって解決される。即ち本願請求項1に係る発明は、ソース領域、ドレイン領域およびチャネル領域を備えた支持基板上に、ゲート電極と該ゲート電極を覆う中間膜とを備える第1および第2のトランジスタ構造を、少なくとも有し、前記第1のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、該第1のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する応力膜を有し、前記第2のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、前記支持基板に応力を印加する応力膜を有さない半導体集積回路のトランジスタ素子である。本発明によれば、簡易な構成であり且つトランジスタ毎にしきい値電圧が異なる半導体集積回路のトランジスタ素子が提供される。以下、本発明の実施形態について詳細に説明する。<第1の実施形態>本発明において第1の実施形態に係る半導体集積回路のトランジスタ素子は、ソース領域、ドレイン領域およびチャネル領域を備えた支持基板上に、ゲート電極と該ゲート電極を覆う中間膜とを備える第1および第2のトランジスタ構造を、少なくとも有し、前記第1のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、該第1のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する応力膜を有し、前記第2のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、前記支持基板に応力を印加する応力膜を有さない。尚、大部分とは、ゲート電極とチャネル領域とが重なる領域の50以上を占めることを表す。この大部分の定義は、後述の第2および第3の実施形態においても同様である。第1のトランジスタ構造においては、ゲート電極とチャネル領域とが重なる領域の中間膜上に応力膜を有しているため、ゲート電極の下部の支持基板に対して応力を加えることができる。このため、ゲート電極とチャネル領域とが重なる領域の中間膜上に応力膜を有していない第2のトランジスタ構造と比べ、しきい値電圧を異ならせることができる。既述の通り、従来ではトランジスタ毎にしきい値電圧を変えようとする場合、支持基板の不純物濃度を場所によって変化させることで達成していたが、第1実施形態に係るトランジスタ素子によれば、応力膜の有無によってしきい値電圧が制御され、簡易な構成でトランジスタ毎にしきい値電圧を異ならせることができる。ここで、第1の実施形態の具体例を図を用いて説明する。図1Aは第1の実施形態に係るトランジスタ素子の概略断面図を、図1Bは該トランジスタ素子の上面平面図を表す。図1A,Bに示すトランジスタ素子は、基準となるしきい値電圧を有する領域NormalVt領域のトランジスタ構造がN型トランジスタであり、該NormalVt領域のトランジスタに比べしきい値電圧を変化させたい領域Vt1領域のトランジスタ構造がP型トランジスタである、CMOSComplementaryMetalOxideSemiconductor型のゲート構造を有するトランジスタ素子を示す。図1A,Bに示すトランジスタ素子は、支持基板としてのSi基板2と、素子分離のためのSTI4と、不純物層6と、絶縁膜としてのゲート酸化膜8と、ゲート電極10と、LDD層12と、サイドウォール14と、N型トランジスタにおけるソース領域16Aおよびドレイン領域16Bと、P型トランジスタにおけるドレイン領域16Cおよびソース領域16Dと、ゲート電極10を覆う中間膜18と、ゲート電極10、ソース領域16A、16Dおよびドレイン領域16B、16Cとの接続となるコンタクト20と、中間膜18上にゲート電極10、ソース領域16A、16Dおよびドレイン領域16B、16Cと接続される配線としてのメタル膜22と、を有する。尚、便宜上図1Bには中間膜18は示していない。図1Bに示す通り、P型トランジスタVt1領域においてソース領域16Dと接続される配線としてのメタル膜22は、ゲート電極10とチャネル領域とが重なる領域の大部分を覆うように形成され、Si基板2に応力を印加する応力膜の役割も担っている。即ち、図1A,Bでは、応力膜が、ソース領域16Dに接続する配線としてのメタル膜22と一体成形されている。図1A,Bに示す通り、基準となるしきい値電圧を有する領域NormalVt領域のトランジスタにおけるゲート電極10とチャネル領域とが重なる領域には、中間膜18上に、メタル膜22が設けられておらず、一方NormalVt領域のトランジスタに比べしきい値電圧を変化させたい領域Vt1領域のトランジスタにおけるゲート電極10とチャネル領域とが重なる領域には、中間膜18上に、ゲート電極10とチャネル領域とが重なる領域の大部分を覆うようにSi基板2に応力を印加するメタル膜22が設けられている。該メタル膜22によりVt1領域のトランジスタにはしきい値電圧に変動が及ぼされ、NormalVt領域のトランジスタと比べしきい値電圧を異ならせることができる。また、応力膜がソース領域16Dに接続する配線としてのメタル膜22と一体成形されていることにより、ソース領域に接続する配線は電源やグランドへの接続箇所が多いため、ノードの電圧変動が少なく、トランジスタの動作に及ぼす影響が軽減できる。尚、第1の実施形態では、応力膜としてメタル膜22を備えた態様を示すが、応力はこれだけに限られず、応力膜としてPoly-Si配線や、シリコン窒化膜等の、支持基板に応力を加えることができる膜で置き換えることも可能である。また、後述の第2および第3の実施形態においても同様である。ここで、図1A,Bに示すトランジスタ素子の製造方法について説明する。まず、Si基板2に対し、図2Aに示すように素子分離としてSTI4を形成し、Si基板2中にN型トランジスタであればP型不純物ボロンなどを、P型トランジスタであればN型不純物リンなどをインプラして、不純物層6を形成する。次に、ゲート絶縁膜となるゲート酸化膜8を形成し、更に図2A,Bに示すようにゲート電極10となるPoly-SiをCVD法により形成する。次に、図3A,Bに示すようにゲート電極10およびゲート酸化膜8をホトリソエッチングにより形状加工を行なった後、インプラによりLDD層12を形成する。その後、LP-TEOSやLP-SiNといったCVD膜を形成し、異方性エッチングによりゲート電極10とソース領域16A,ドレイン領域16Bとの間、またはゲート電極10とドレイン領域16C,ソース領域16Dとの間のスペーサーとなるサイドウォール14を形成する。次に、図1Aに示すようにソース領域16A,16D、ドレイン領域16B,16Cを形成する為に不純物をインプラする。その後ゲート電極10とメタル膜22との間の膜となる中間膜18としてLP-TEOS等のCVD膜を全面に形成する。次いで、ゲート電極10、ソース領域16A,16D、ドレイン領域16B,16Cの電位が取れるよう、ホトリソエッチングによりコンタクトホールを形成し、WCVDにより該コンタクトホールを埋め込み、Wをエッチバックして、コンタクト20Wプラグを形成する。その後、メタル膜22をスパッタにより全面に形成し、図1A,Bに示すようにホトリソエッチングにより、ゲート電極10、ソース領域16A,16D、ドレイン領域16B,16Cに接続するコンタクト20上のメタル膜22が残るように、形状加工を行なう。この際、NormalVt領域のトランジスタにおけるゲート電極10とチャネル領域とが重なる領域にはメタル膜22を残さず、一方Vt1領域のトランジスタにおけるゲート電極10とチャネル領域とが重なる領域には、ソース領域16Dに接続する配線と一体成形された応力膜としてのメタル膜22が残るよう上記形状加工を行うことにより、図1A,Bに示すトランジスタ素子が得られる。図1A,Bに示すトランジスタ素子では、応力膜の有無によってしきい値電圧が制御されるため、NormalVt領域とVt1領域とでトランジスタ毎にしきい値電圧を異ならせることができる。また、従来ではしきい値電圧をトランジスタ毎に変化させるために、支持基板の不純物濃度を場所によって変化させる構成とし、またこの構成を達成するためホトリソレジストによりマスキングを行なった上で支持基板に不純物をインプラする工程を複数回実施する方法によって製造されていた。図1A,Bに示すトランジスタ素子では、ゲート電極10、ソース領域16A,16D、ドレイン領域16B,16Cに接続するコンタクト20上に形成されるメタル膜22のレイアウトを変えるだけで、マスキングおよびインプラの工程を追加することなく、トランジスタ毎にしきい値電圧が異なるトランジスタ素子が得られ、つまりより簡易な方法でトランジスタ毎にしきい値電圧が異なるトランジスタ素子を製造する事ができる。<第2の実施形態>本発明において第2の実施形態に係る半導体集積回路のトランジスタ素子は、前記第1の実施形態において、ソース領域、ドレイン領域およびチャネル領域を備えた支持基板上に、ゲート電極と該ゲート電極を覆う中間膜とを備える第3のトランジスタ構造を更に有し、且つ前記第1、第2および第3のトランジスタ構造は前記中間膜を覆う層間膜を更に備え、前記第1のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、前記中間膜上の前記応力膜第1応力膜に加え、層間膜上にも、前記第1のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する第2応力膜を有し、前記第2のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、層間膜上にも、前記支持基板に応力を印加する応力膜を有さず、前記第3のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、該第3のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する第1応力膜を有し、且つ層間膜上に、前記支持基板に応力を印加する第2応力膜を有さないか、または、中間膜上に、前記支持基板に応力を印加する第1応力膜を有さず、且つ層間膜上に、前記第3のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する第2応力膜を有する。第1のトランジスタ構造においては、ゲート電極とチャネル領域とが重なる領域の中間膜上に第1応力膜を有し、且つ層間膜上に第2応力膜を有しており、ゲート電極の下部の支持基板に対して応力を加えることができる。また、第3のトランジスタ構造においては、ゲート電極とチャネル領域とが重なる領域の中間膜上に第1応力膜を有するかこの場合層間膜上には第2応力膜は有さない、または、層間膜上に第2応力膜を有しているこの場合中間膜上には第1応力膜は有さないため、ゲート電極の下部の支持基板に対して、第1のトランジスタ構造よりも弱い応力を加えることができる。このため、第3のトランジスタ構造では、ゲート電極とチャネル領域とが重なる領域の中間膜上に第1応力膜を有さず、且つ層間膜上に第2応力膜を有していない第2のトランジスタ構造と比べ、しきい値電圧を異ならせることができ、更に第1のトランジスタ構造では、前記第3のトランジスタ構造と比べ、よりしきい値電圧を異ならせることができる。即ち、ゲート電極とチャネル領域とが重なる領域に第1および第2応力膜を有するトランジスタ構造と、第1または第2応力膜を有するトランジスタ構造と、第1および第2応力膜の両方を有さないトランジスタ構造と、で3種類のしきい値電圧を持ったトランジスタ素子が得られる。ここで、第2の実施形態の具体例を図を用いて説明する。図4Aは第2の実施形態に係るトランジスタ素子の概略断面図を、図4Bは該トランジスタ素子の上面平面図を表す。図4A,Bに示すトランジスタ素子は、基準となるしきい値電圧を有する領域NormalVt領域のトランジスタ構造と、該NormalVt領域のトランジスタに比べしきい値電圧を変化させたい領域Vt1領域のトランジスタ構造と、該Vt1領域のトランジスタに比べ更にしきい値電圧を変化させたい領域Vt2領域のトランジスタ構造と、を備えたトランジスタ素子を示す。尚、NormalVt領域、Vt1領域およびVt2領域のトランジスタは、何れもが同じ型即ち何れもP型トランジスタであるかまたはN型トランジスタである例を示す。図4A,Bに示すトランジスタ素子は、支持基板としてのSi基板32と、素子分離のためのSTI34と、不純物層36と、絶縁膜としてのゲート酸化膜38と、ゲート電極40と、LDD層42と、サイドウォール44と、ソース領域46Aおよびドレイン領域46Bと、ゲート電極40を覆う中間膜48Aと、ゲート電極40、ソース領域46Aおよびドレイン領域46Bとの接続となるコンタクト50Aと、中間膜48A上にゲート電極40、ソース領域46Aおよびドレイン領域46Bと接続される配線としての第1メタル膜52Aと、中間膜48Aおよび第1メタル膜52Aを覆う層間膜48Bと、第1メタル膜52Aとの接続となるコンタクト50Bと、層間膜48B上にゲート電極40、ソース領域46Aおよびドレイン領域46Bと接続される配線としての第2メタル膜52Bと、を有する。尚、便宜上図4Bには中間膜48A、層間膜48Bは示していない。図4A,Bに示す通り、Vt1領域においてソース領域46Aと接続される配線としてのメタル膜52Aは、ゲート電極40とチャネル領域とが重なる領域の大部分を覆うように形成され、Si基板32に応力を印加する応力膜の役割も担っている。また、Vt2領域においてソース領域46Aと接続される配線としてのメタル膜52Aは、ゲート電極40とチャネル領域とが重なる領域の大部分を覆うように形成され、Si基板32に応力を印加する応力膜の役割も担っており、且つVt2領域においてソース領域46Aと接続される配線としてのメタル膜52Bも、ゲート電極40とチャネル領域とが重なる領域の大部分を覆うように形成され、Si基板32に応力を印加する応力膜の役割も担っている。即ち、図4A,Bでは、Vt1領域における中間膜48A上の応力膜、Vt2領域における中間膜48A上の応力膜、およびVt2領域における層間膜48B上の応力膜が、何れもソース領域46Aに接続する配線としてのメタル膜52Aまたは52Bと一体成形されている。図4A,Bに示す通り、基準となるしきい値電圧を有する領域NormalVt領域のトランジスタにおけるゲート電極40とチャネル領域とが重なる領域には、中間膜48A上に第1メタル膜52Aが設けられておらず、且つ層間膜48B上に第2メタル膜52Bが設けられていない。また、NormalVt領域のトランジスタに比べしきい値電圧を変化させたい領域Vt1領域のトランジスタにおけるゲート電極40とチャネル領域とが重なる領域には、中間膜48A上に、ゲート電極40とチャネル領域とが重なる領域の大部分を覆うようにSi基板32に応力を印加する第1メタル膜52Aが設けられ、且つ層間膜48B上に第2メタル膜52Bが設けられていない。更に、Vt1領域のトランジスタよりもしきい値電圧をより変化させたい領域Vt2領域のトランジスタにおけるゲート電極40とチャネル領域とが重なる領域には、中間膜48A上に、ゲート電極40とチャネル領域とが重なる領域の大部分を覆うようにSi基板32に応力を印加する第1メタル膜52Aが設けられ、且つ層間膜48B上に、ゲート電極40とチャネル領域とが重なる領域の大部分を覆うようにSi基板32に応力を印加する第2メタル膜52Bが設けられている。該メタル膜52Aおよび52BによりVt1領域のトランジスタにはしきい値電圧に変動が及ぼされ、且つVt2領域のトランジスタにはしきい値電圧に更なる変動が及ぼされ、3つの領域のトランジスタのしきい値電圧を異ならせることができる。また、何れの応力膜もソース領域46Aに接続する配線としてのメタル膜52Aまたは52Bと一体成形されていることにより、ソース領域に接続する配線は電源やグランドへの接続箇所が多いため、ノードの電圧変動が少なく、トランジスタの動作に及ぼす影響が軽減できる。ここで、図4A,Bに示すトランジスタ素子の製造方法について説明する。まず、Si基板32に対し、図5Aに示すように素子分離としてSTI34を形成し、Si基板32中にN型トランジスタであればP型不純物ボロンなどを、P型トランジスタであればN型不純物リンなどをインプラして、不純物層36を形成する。次に、ゲート絶縁膜となるゲート酸化膜38を形成し、更に図5A,Bに示すようにゲート電極40となるPoly-SiをCVD法により形成する。次に、図6A,Bに示すようにゲート電極40およびゲート酸化膜38をホトリソエッチングにより形状加工を行なった後、インプラによりLDD層42を形成する。その後、LP-TEOSやLP-SiNといったCVD膜を形成し、異方性エッチングによりゲート電極40とソース領域46A,ドレイン領域46Bとの間のスペーサーとなるサイドウォール44を形成する。次に、図4Aに示すようにソース領域46A,ドレイン領域46Bを形成する為に不純物をインプラする。その後ゲート電極40と第1メタル膜52Aとの間の膜となる中間膜48AとしてLP-TEOS等のCVD膜を全面に形成する。次いで、ゲート電極40、ソース領域46A、ドレイン領域46Bの電位が取れるよう、ホトリソエッチングによりコンタクトホールを形成し、WCVDにより該コンタクトホールを埋め込み、Wをエッチバックして、コンタクト50AWプラグを形成する。その後、第1メタル膜52Aをスパッタにより全面に形成し、図4A,Bに示すようにホトリソエッチングにより、ゲート電極40、ソース領域46A、ドレイン領域46Bに接続するコンタクト50A上の第1メタル膜52Aが残るように、形状加工を行なう。この際、NormalVt領域のトランジスタにおけるゲート電極40とチャネル領域とが重なる領域には第1メタル膜52Aを残さず、一方Vt1領域およびVt2領域のトランジスタにおけるゲート電極40とチャネル領域とが重なる領域には、ソース領域46Aに接続する配線と一体成形された応力膜としての第1メタル膜52Aが残るよう上記形状加工を行う。次に、図4Aに示すように第1メタル膜52Aおよび中間膜48Aと第2メタル膜52Bとの間の膜となる層間膜48BとしてLP-TEOS等のCVD膜を全面に形成する。次いで、第1メタル膜52Aの電位が取れるよう、ホトリソエッチングによりコンタクトホールを形成し、WCVDにより該コンタクトホールを埋め込み、Wをエッチバックして、コンタクト50BWプラグを形成する。その後、第2メタル膜52Bをスパッタにより全面に形成し、図4A,Bに示すようにホトリソエッチングにより、コンタクト50B上の第2メタル膜52Bが残るように、形状加工を行なう。この際、NormalVt領域およびVt1領域のトランジスタにおけるゲート電極40とチャネル領域とが重なる領域には第2メタル膜52Bを残さず、一方Vt2領域のトランジスタにおけるゲート電極40とチャネル領域とが重なる領域には、ソース領域46Aに接続する配線と一体成形された応力膜としての第2メタル膜52Bが残るよう上記形状加工を行うことにより、図4A,Bに示すトランジスタ素子が得られる。図4A,Bに示すトランジスタ素子では、第1および第2応力膜の有無によってしきい値電圧が3段階に制御されるため、NormalVt領域とVt1領域とVt2領域とでトランジスタ毎にしきい値電圧を3段階で異ならせることができる。また、従来ではしきい値電圧をトランジスタ毎に変化させるために、支持基板の不純物濃度を場所によって変化させる構成とし、またこの構成を達成するためホトリソレジストによりマスキングを行なった上で支持基板に不純物をインプラする工程を複数回実施する方法によって製造されていた。図4A,Bに示すトランジスタ素子では、第1メタル膜52Aおよび第2メタル膜52Bのレイアウトを変えるだけで、マスキングおよびインプラの工程を追加することなく、トランジスタ毎にしきい値電圧が異なるトランジスタ素子が得られ、つまりより簡易な方法でトランジスタ毎にしきい値電圧が3段階で異なるトランジスタ素子を製造する事ができる。<第3の実施形態>本発明において第3の実施形態に係る半導体集積回路のトランジスタ素子は、前記第1の実施形態において、前記第1のトランジスタ構造がP型トランジスタ、前記第2のトランジスタ構造がN型トランジスタであり、前記第2のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域よりも外側の領域の中間膜上に、前記ゲート電極とチャネル領域とが重なる領域を囲むように、前記支持基板に応力を印加する応力膜を有する。従来、トランジスタの駆動能力を向上させるためには、N型トランジスタであれば支持基板に対して引っ張り方向に応力を印加し、一方P型トランジスタであれば支持基板に対して圧縮方向に応力を印加することで実現されていた。但し、N型トランジスタとP型トランジスタとで圧力の方向が異なる為、それぞれで求められる応力が印加されるよう、ホトリソレジストによりマスキングを行なった上で、応力制御の工程を施すことで行なわれていた。このようにN型トランジスタ、P型トランジスタそれぞれで駆動能力を向上させるためには、複数の工程を追加して作り分ける必要があった。これに対し、第3の実施形態に係るトランジスタ素子では、P型トランジスタ第1のトランジスタ構造においては、ゲート電極とチャネル領域とが重なる領域の中間膜上に応力膜を有しているため、ゲート電極の下部の支持基板に対して圧縮方向に応力を加えることができ、該P型トランジスタの駆動能力が向上される。一方、N型トランジスタ第2のトランジスタ構造においては、ゲート電極とチャネル領域とが重なる領域の中間膜上に応力膜を有しておらず、且つゲート電極とチャネル領域とが重なる領域よりも外側の領域の中間膜上に、該ゲート電極とチャネル領域とが重なる領域を囲むように、応力膜を有している。そのため、応力膜の直下に圧縮方向の応力が印加されることにより、結果としてゲート電極の下部の支持基板に対しては、引っ張り方向に応力を印加することができ、該N型トランジスタの駆動能力が向上される。即ち、第3実施形態に係るトランジスタ素子によれば、応力膜を形成する位置によってゲート電極の下部の支持基板に対してかかる応力の向きが制御され、簡易な構成でP型トランジスタおよびN型トランジスタの駆動能力を向上させることができる。ここで、第3の実施形態の具体例を図を用いて説明する。図7Aは第3の実施形態に係るトランジスタ素子の概略断面図を、図7Bは該トランジスタ素子の上面平面図を表す。図7A,Bに示すトランジスタ素子は、支持基板としてのSi基板62と、素子分離のためのSTI64と、不純物層66と、絶縁膜としてのゲート酸化膜68と、ゲート電極70と、LDD層72と、サイドウォール74と、N型トランジスタにおけるソース領域76Aおよびドレイン領域76Bと、P型トランジスタにおけるドレイン領域76Cおよびソース領域76Dと、ゲート電極70を覆う中間膜78と、ゲート電極70、ソース領域76A、76Dおよびドレイン領域76B、76Cとの接続となるコンタクト80と、中間膜78上にゲート電極70、ソース領域76A、76Dおよびドレイン領域76B、76Cと接続される配線としてのメタル膜82と、を有する。尚、便宜上図7Bには中間膜78は示していない。図7Bに示す通り、P型トランジスタにおいてソース領域76Dと接続される配線としてのメタル膜82は、ゲート電極70とチャネル領域とが重なる領域の大部分を覆うように形成され、Si基板62に応力を印加する応力膜の役割も担っている。即ち、図7A,Bでは、応力膜が、ソース領域76Dに接続する配線としてのメタル膜82と一体成形されている。図7A,Bに示す通り、N型トランジスタにおけるゲート電極70とチャネル領域とが重なる領域には、中間膜78上に、メタル膜82が設けられておらず、一方P型トランジスタにおけるゲート電極70とチャネル領域とが重なる領域には、中間膜78上に、メタル膜82が設けられている。また、N型トランジスタについてより詳細に説明すると、図8に示す通り、ゲート電極70とチャネル領域とが重なる領域よりも外側の領域の中間膜上に、該ゲート電極70とチャネル領域とが重なる領域四辺形の形状を囲むように、応力膜82A~Dを有している。前記四辺形の形状のゲート電極70とチャネル領域とが重なる領域の4つの辺の1辺が、ソース領域76Aに接続する配線として形成された応力膜82Aと面し、他の1辺が、ドレイン領域76Bに接続する配線として形成された応力膜82Bと面し、他の1辺が、ゲート電極70に接続する配線として形成された応力膜82Cと面し、他の1辺が、ソース領域76A、ドレイン領域76Bおよびゲート電極70の何れにも接続しないダミーの応力膜82Dと面する態様となっている。尚、ダミーの応力膜82Dが、ソース領域76Aに接続する配線として形成された応力膜82Aと一体成形されている態様も好ましい。また、図9に示す通り、前記四辺形の形状のゲート電極70とチャネル領域とが重なる領域が、その4つの辺の内の1辺にのみ面する4つの応力膜82によって囲まれ、前記4つの応力膜82は何れもゲート電極とチャネル領域とが重なる領域から離れるほど幅が広くなる形状となるよう、隣接する応力膜との間が前記四辺形の4つの角から伸びるスリットで分割されている態様は、より応力を高めることができ好ましい。ここで、図7A,Bに示すトランジスタ素子の製造方法について説明する。尚、該製造方法は、前述の第1の実施形態にかかる図1A,Bに示すトランジスタ素子の製造方法に準じて行なうことができる。まず、Si基板62に対し、素子分離としてSTI64を形成し、Si基板62中にN型トランジスタであればP型不純物ボロンなどを、P型トランジスタであればN型不純物リンなどをインプラして、不純物層66を形成する。次に、ゲート絶縁膜となるゲート酸化膜68を形成し、更にゲート電極70となるPoly-SiをCVD法により形成する。次に、ゲート電極70およびゲート酸化膜68をホトリソエッチングにより形状加工を行なった後、インプラによりLDD層72を形成する。その後、LP-TEOSやLP-SiNといったCVD膜を形成し、異方性エッチングによりゲート電極70とソース領域76A,ドレイン領域76Bとの間、またはゲート電極70とドレイン領域76C,ソース領域76Dとの間のスペーサーとなるサイドウォール74を形成する。次に、N型トランジスタ、P型トランジスタのそれぞれについて、ソース領域76A,76Dおよびドレイン領域76B,76Cを形成する為に不純物をインプラする。その後ゲート電極70とメタル膜82との間の膜となる中間膜78としてLP-TEOS等のCVD膜を全面に形成する。次いで、ゲート電極70、ソース領域76A,76D、ドレイン領域76B,76Cの電位が取れるよう、ホトリソエッチングによりコンタクトホールを形成し、WCVDにより該コンタクトホールを埋め込み、Wをエッチバックして、コンタクト80Wプラグを形成する。その後、メタル膜82をスパッタにより全面に形成し、ホトリソエッチングにより、ゲート電極70、ソース領域76A,76D、ドレイン領域76B,76Cに接続するコンタクト80上のメタル膜82が残るように、形状加工を行なう。この際、P型トランジスタにおいては、ゲート電極70とチャネル領域とが重なる領域にはソース領域76Dに接続する配線と一体成形された応力膜としてのメタル膜82が残るよう上記形状加工を行う。またN型トランジスタにおいては、ゲート電極70とチャネル領域とが重なる領域にはメタル膜82を残さず、且つゲート電極70とチャネル領域とが重なる領域よりも外側の領域の中間膜78上に、該ゲート電極70とチャネル領域とが重なる領域を囲むように、応力膜82を残すよう上記形状加工を行うことにより、図7A,Bに示すトランジスタ素子が得られる。図7A,Bに示すトランジスタ素子では、応力膜を形成する位置を調整することによりN型トランジスタ、P型トランジスタのいずれにおいても駆動能力を向上させることができる。また、従来ではN型およびP型のトランジスタの駆動能力を向上させるために、ホトリソレジストによりマスキングを行なった上で、応力制御の工程を施す方法を行なっていた。図7A,Bに示すトランジスタ素子では、メタル膜82のレイアウトを変えるだけで、マスキングおよび応力制御の工程を追加することなく、N型およびP型のトランジスタの駆動能力が向上したトランジスタ素子が得られ、つまりより簡易な方法でトランジスタの駆動能力を向上させる事ができる。"