ゲート電極とゲート絶縁膜とチャネル層を含む少なくとも1層の半導体膜と互いに離間形成されたソース電極及びドレイン電極とを備えた薄膜トランジスタと、当該薄膜トランジスタの前記ドレイン電極に導電接続された画素電極と、当該画素電極と絶縁膜を介して対向形成された共通電極とを含む画素が複数マトリクス状に形成された薄膜トランジスタアレイ基板であって、1個の前記画素に着目したとき、前記画素電極が複数の分割画素電極に分割されており、かつ、前記ドレイン電極と前記複数の分割画素電極とをそれぞれ導電接続する複数の分岐導電部を有し、平面視上、当該複数の分岐導電部の少なくとも一部の形成領域に、前記共通電極が形成されていない薄膜トランジスタアレイ基板。前記複数の分岐導電部は、前記ドレイン電極、前記ドレイン電極から延設されたドレイン電極延設部、前記画素電極、又は前記画素電極から延設された画素電極延設部によって形成された請求項1に記載の薄膜トランジスタアレイ基板。前記画素電極及び前記共通電極のうち上部電極が、板状電極に複数の開口部が形成されたものであり、平面視上、個々の前記分割画素電極の形成領域内に、前記上部電極の前記複数の開口部が含まれた請求項1又は2に記載の薄膜トランジスタアレイ基板。平面視上、前記複数の分岐導電部は前記共通電極の形成領域内に含まれており、前記複数の分岐導電部の少なくとも一部の形成領域に前記共通電極が開口部を有する請求項1~3のいずれかに記載の薄膜トランジスタアレイ基板。請求項1~4のいずれかに記載の薄膜トランジスタアレイ基板を備えた液晶表示装置。請求項1~4のいずれかに記載のTFTアレイ基板の製造方法であって、前記画素の一部に電気的欠陥が生じたときに、当該電気的欠陥の生成領域を含む前記分割画素電極と前記ドレイン電極とを導電接続する前記分岐導電部の少なくとも一部を除去して、前記電気的欠陥の生成領域を含む前記分割画素電極と前記ドレイン電極との導電接続を遮断する薄膜トランジスタアレイ基板の製造方法。FFSモードの液晶表示装置では、TNモード及びIPSモードと異なり、画素電極及び共通電極として同一基板上に絶縁膜を介して2層の透光性導電膜を積層する必要がある。これら2層の透光性導電膜は薄い絶縁膜を介しているに過ぎず、電極間ショートが生じて画素欠陥が生じる恐れがある。電極間ショートによる画素欠陥を低減するために、電極間に配する絶縁膜を多層構造とすることが考えられるが、製造工程数が増加するため、好ましくない。本発明は上記背景に鑑みてなされたものであり、画素電極と共通電極とが絶縁膜を介して対向した構造を有し、画素の一部に電気的欠陥が生じた場合にも良品化することが可能なTFTアレイ基板を提供することである。本発明の薄膜トランジスタアレイ基板は、ゲート電極とゲート絶縁膜とチャネル層を含む少なくとも1層の半導体膜と互いに離間形成されたソース電極及びドレイン電極とを備えた薄膜トランジスタと、当該薄膜トランジスタの前記ドレイン電極に導電接続された画素電極と、当該画素電極と絶縁膜を介して対向形成された共通電極とを含む画素が複数マトリクス状に形成された薄膜トランジスタアレイ基板であって、1個の前記画素に着目したとき、前記画素電極が複数の分割画素電極に分割されており、かつ、前記ドレイン電極と前記複数の分割画素電極とをそれぞれ導電接続する複数の分岐導電部を有し、平面視上、当該複数の分岐導電部の少なくとも一部の形成領域に、前記共通電極が形成されていないものである。本発明の薄膜トランジスタアレイ基板において、前記複数の分岐導電部は、前記ドレイン電極、前記ドレイン電極から延設されたドレイン電極延設部、前記画素電極、又は前記画素電極から延設された画素電極延設部によって形成され得る。本発明の薄膜トランジスタアレイ基板の製造方法は、前記画素の一部に電気的欠陥が生じたときに、当該電気的欠陥の生成領域を含む前記分割画素電極と前記ドレイン電極とを導電接続する前記分岐導電部の少なくとも一部を除去して、前記電気的欠陥の生成領域を含む前記分割画素電極と前記ドレイン電極との導電接続を遮断するものである。本発明によれば、FFSモード等の画素電極と共通電極とが絶縁膜を介して対向した構造を有し、画素の一部に電気的欠陥が生じた場合にも良品化することが可能なTFTアレイ基板を提供することができる。実施形態1図面を参照して、本発明に係る実施形態1のTFTアレイ基板について説明する。本実施形態のTFTアレイ基板は、アクティブマトリックス型の液晶表示装置に好適に用いられるものである。本実施形態では、フリンジ電界駆動方式fringefieldswitching:FFSモードの透過型液晶表示装置用を例として説明する。図1AはTFTアレイ基板の1つの画素の構成を示す要部平面図である。図1BはTFTアレイ基板の製造方法を示す要部平面図である。これらの図は透視図である。図2は図1AのIIII線断面図である。各図における各構成要素の位置及び縮尺等は便宜上のものであり、実際のものとは適宜異ならせてある他の実施形態についても同様。本実施形態のTFTアレイ基板101は、絶縁性基板11上に、ゲート電極12とゲート絶縁膜13とチャネル層を含む少なくとも1層の半導体膜14と互いに離間形成されたソース電極15及びドレイン電極16とを備えた薄膜トランジスタThinFilmTransistor:TFT10と、TFT10のドレイン電極16に導電接続された画素電極20とを含む画素が複数マトリクス状に形成された基板である。本実施形態においては、1個の画素に1個のTFT10と1個の画素電極20が形成されている。1個の画素に複数のTFT10を設けることもできる。本実施形態において、絶縁性基板11はガラスやプラスチック等からなる透光性基板である。この基板11上に、第1の金属膜によって、ゲート電極12、及びゲート電極12に接続されたゲート配線22が形成されている。上記の第1の金属膜上に、これを覆うように、第1の絶縁膜からなるゲート絶縁膜13が形成されている。本実施形態において、ゲート絶縁膜13上に、チャネル層を含む少なくとも1層の半導体膜14が島状に形成されている。本実施形態においては、平面視上、ゲート電極12の形成領域内に半導体膜14がパターン形成されている。チャネル層を含む少なくとも1層の半導体膜14としては、チャネル層と、ソースドレイン電極とのオーミックコンタクトを確保するためのオーミックコンタクト層との積層構造が好ましい。チャネル層を含む少なくとも1層の半導体膜14としては、チャネル層をなす真性半導体層と、オーミックコンタクト層をなすn型不純物半導体層との積層構造が好ましい。チャネル層を含む少なくとも1層の半導体膜14としては、真性a-Si膜とリン等の不純物がドープされたn型a-Si膜との積層構造が好ましい。ここで、a-Siはアモルファスシリコンを示している。上記の半導体膜14が形成された基板11上に、第2の金属膜によって、ソース電極15、ドレイン電極16、及びソース電極15に接続されたソース配線25が形成されている。半導体膜14においてソース電極15及びドレイン電極16に挟まれた領域は、チャネル領域となっている。上記のソース電極15及びドレイン電極16が形成された基板11上に、ITOIndiumTinOxide等の第1の透光性導電膜によって、ドレイン電極16に接続して画素電極20が形成されている。TFT10及び画素電極20が形成された基板11上の全体に、第2の絶縁膜によりパッシベーション膜30が形成されている。このパッシベーション膜30上に、ITO等の第2の透光性導電膜によって、画素電極20と対向して共通電極40が形成されている。本実施形態において、画素電極20が下部電極であり、共通電極40が上部電極である。TFTアレイ基板101は、画素電極20及び共通電極40の間にフリンジ電界が発生するFFSモードの基板である。上部電極である共通電極40は、板状電極にソース線25の延存方向に対して平行に延びる複数のスリット状の開口部41が形成されたものである。本実施形態において、1個の画素に着目したとき、画素電極20は複数の分割画素電極20Dに分割されている。平面視上、個々の分割画素電極20Dの形成領域内に、上部電極である共通電極40の複数の開口部41が含まれていることが好ましい。図示例では、各画素電極20は3個の分割画素電極20Dに分割されており、各分割画素電極20Dは、共通電極40のスリット状の開口部41の延在方向に延びた矩形状をなし、各分割画素電極20Dの領域内に、共通電極40の2個のスリット状の開口部41が含まれるようにパターン形成されている。ただし、各分割画素電極20Dの形状、共通電極40の開口部41の形状、及び各分割画素電極20Dの領域内に含まれる共通電極40の開口部41の数については、適宜設計変更可能である他の実施形態についても同様。上部電極である共通電極40の平面形状は、板状電極に複数のスリット状の開口部41が形成された態様に限らず、画素電極20との間でフリンジ電界を発生できる形状であればよい。本実施形態では、共通電極40の開口部41は、平面視上、2つの長辺と2つの短辺によって囲まれた閉じた矩形状である。開口部41は、2つの長辺と1つの短辺のみを有し、1つの短辺側が開放した矩形状であってもよい。例えば、上部電極である共通電極40の平面形状は、背景技術の項で挙げた特許文献2の図3及び特許文献3の図3のように櫛歯構造であってもよい。上部電極である共通電極40の平面形状は、ストライプ状電極が折り返し部分で繋がって1本の電極をなした構造等でもよい。本実施形態において、1個の画素に着目したとき、ドレイン電極16の一部又はドレイン電極16から延設されたドレイン電極延設部によって、ドレイン電極16と複数の分割画素電極20Dとをそれぞれ導電接続する複数の分岐導電部16Bが形成されている。本実施形態において、各分岐導電部16Bの端部は、対応する分割画素電極20Dの下に入り込んでおり、対応する分割画素電極20Dと分岐導電部16Bとは平面視上で一部が重畳している。本実施形態において、平面視上、ドレイン電極16の主要部複数の分岐導電部16B以外の部分及び複数の分岐導電部16Bの一部の形成領域には、共通電極40は形成されておらず、複数の分岐導電部16Bの画素電極20側の端部のみが共通電極40と重畳している。図1A中、符号40Eは共通電極40のドレイン電極16側の末端を示している。複数の分岐導電部16Bのパターン、対応する分岐導電部16Bと分割画素電極20Dとの接続パターン、対応する分岐導電部16Bと分割画素電極20Dとの重畳パターン、及び分岐導電部16Bと共通電極40との重畳パターン等については適宜設計変更可能である。分岐導電部16Bは、分割画素電極20Dの一部又は分割画素電極20Dから延設された分割画素電極設部によって形成しても構わない。画素電極20及び共通電極40間に配置されたパッシベーション膜30が、製造工程中に生じた異物等により絶縁性を維持できず、画素電極20と共通電極40とのショートによる画素欠陥が発生する場合がある。複数の分岐導電部16Bは、画素電極20と共通電極40とのショートにより、画素の一部に電気的欠陥が生じたときに、電気的欠陥の生成領域を含む分割画素電極20Dとドレイン電極16との導電接続を遮断するよう少なくとも一部が除去されるものである。本実施形態では、平面視上、複数の分岐導電部16Bの少なくとも一部の形成領域に、共通電極40が形成されていない構造としている。本実施形態では、平面視上、共通電極40が形成されていない領域16Aにおいて、レーザカット等により、分岐導電部16Bの少なくとも一部を容易に除去することが可能である。仮に、平面視上、分岐導電部16Bと共通電極40とが完全に重なっていると、分岐導電部16Bの少なくとも一部をレーザカット等により除去する際に、ドレイン側にある分岐導電部16Bと共通電極40が導電接続されて、かえって画素電極20の全体に短絡不良が拡大する恐れがあるが、本実施形態ではかかる恐れがない。次に、本実施形態のTFTアレイ基板101の製造方法の一例について、説明する。はじめに、ガラス基板や石英基板などの透光性基板により構成された絶縁性基板11上に、ゲート電極12及びゲート配線22となる第1の金属膜をDCマグネトロンを用いたスパッタリング法により成膜する。第1の金属膜としては、Mo、Cr、W、Al、Ta、及びこれらを主成分とする合金等の金属膜が好ましい。その後パターニングを行い、ゲート電極12及びゲート配線22を形成する。ゲート電極12及びゲート配線22の形成後、プラズマCVD法により第1の絶縁膜であるゲート絶縁膜13を形成する。ゲート絶縁膜13としてはシリコン窒化膜が一般的であり、シリコン酸化膜あるいはシリコン酸窒化膜等でもよい。ゲート絶縁膜13形成後、プラズマCVD法によりa-Si膜を形成する。a-Si膜は、チャネルを構成する真性半導体層とソースドレイン電極15、16とのオーミックコンタクトを確保するためにリン等を含んだ不純物半導体層との積層構造とすることが一般的である。その後パターニングを行い、島状のa-Si半導体膜14を得る。半導体膜14形成後、DCマグネトロンを用いたスパッタリング法により、ソース電極15、ドレイン電極16、及びソース配線25となる第2の金属膜を成膜する。第2の金属膜としては、Mo、Cr、W、Al、Ta、及びこれらを主成分とする合金等の金属膜が好ましい。その後パターニングを行い、ソース電極15、ドレイン電極16、及びソース配線25を形成する。この工程において、1個の画素に着目したとき、ドレイン電極16の一部又はドレイン電極16から延設されたドレイン電極延設部によって、ドレイン電極16と後工程で形成する複数の分割画素電極20Dとをそれぞれ導電接続する複数の分岐導電部16Bをパターン形成しておく。その後、ソースドレイン電極15、16とのオーミックコンタクトを得るための不純物半導体層は、マスク工数削減のためソースドレイン電極15、16をマスクにエッチング除去することが一般的である。ソースドレイン電極15、16、及びソース配線25の形成後、画素電極となる第1の透光性導電膜をDCマグネトロンを用いたスパッタリング法で成膜する。第1の透光性導電膜は、ITOあるいはIZOIndiumZincOxide等で構成することができる。その後パターニングを行い、画素電極20を形成する。この工程において、1個の画素に着目したとき、画素電極20が複数の分割画素電極20Dに分割されたパターンで、画素電極20を形成する。本実施形態では、対応する分割画素電極20Dと分岐導電部16Bとは平面視上で一部が重畳するようにしているので、対応する分割画素電極20Dと分岐導電部16Bとの導通が良好に図られる。画素電極20形成後、プラズマCVD法により第2の絶縁膜であるパッシベーション膜30を形成する。パッシベーション膜30はシリコン窒化膜、シリコン酸化膜あるいはシリコン酸窒化膜等の無機絶縁膜により形成することができる。パッシベーション膜30はアクリル系あるいはイミド系の有機絶縁膜を塗布することによっても形成することができる。パッシベーション膜30は無機絶縁膜と有機絶縁膜との積層構造としてもよい。その後、パッシベーション膜30に、第1の金属膜、第2の金属膜、及び第1の透光性導電膜への導通をとるためのコンタクトホールを開孔する図示略。コンタクトホール開孔後、共通電極40となる第2の透光性導電膜を成膜する。第2の透光性導電膜は、ITOやIZO等で構成することができる。その後パターニングを行い、共通電極40を形成する。この工程において、共通電極40は、板状電極に複数のスリット状の開口部41が形成されたものとする。以上のようにして、TFTアレイ基板101が製造される。TFTアレイ基板101の製造に際しては、画素電極20及び共通電極40間に配置されたパッシベーション膜30が、製造工程中に生じた異物等により絶縁性を維持できず、画素電極20と共通電極40とのショートによる画素欠陥EDが発生する場合がある。図1Bに示すように、画素電極20と共通電極40とのショートにより、画素の一部に電気的欠陥EDが生じたときに、この電気的欠陥EDの生成領域を含む分割画素電極20Dとドレイン電極16とを導電接続する分岐導電部16Bの少なくとも一部を除去して、電気的欠陥EDの生成領域を含む分割画素電極20Dとドレイン電極16との導電接続を遮断する。分岐導電部16Bの少なくとも一部の除去は、レーザカット等により実施できる。図2中、領域16Aはレーザカット等による除去可能領域を示している。図1B中、領域16Cはレーザカット等による除去領域の例を示している。本実施形態では、電気的欠陥EDの生成領域を含む分割画素電極20Dとドレイン電極16との導電接続を遮断することで、電気的欠陥EDの生成領域を含む分割画素電極20Dを動作させず、画素全体として正常機能を維持するようにする。本実施形態によれば、1個、あるいは少ない数の電気的欠陥EDによって基板全体が不良となることが抑制され、歩留を向上することができる。本実施形態のTFTアレイ基板101の最表面に配向膜を形成し、このTFTアレイ基板101とカラーフィルタCF及び配向膜を形成した対向基板とを液晶層を挟持させて貼着した液晶セルを得、これに偏光子及び位相差補償素子、及びバックライトBL等を取り付けることで、透過型の液晶表示装置が得られる。以上説明したように、本実施形態によれば、画素電極20と共通電極40とが絶縁膜30を介して対向した構造を有し、画素の一部に電気的欠陥が生じた場合にも良品化することが可能なFFSモード用のTFTアレイ基板101及びその製造方法を提供することができる。実施形態2図面を参照して、本発明に係る実施形態2のTFTアレイ基板について説明する。本実施形態のTFTアレイ基板においても、FFSモードの透過型液晶表示装置用を例として説明する。図3はTFTアレイ基板の構成を示す要部平面図透視図である。実施形態1と同じ要素については同じ参照符号を付して説明を省略する。本実施形態のTFTアレイ基板102の基本構成は実施形態と同様であり、以下の点が異なっている。実施形態1では、平面視上、ドレイン電極16の主要部複数の分岐導電部16B以外の部分及び複数の分岐導電部16Bの一部の形成領域には、共通電極40は形成されておらず、複数の分岐導電部16Bの画素電極20側の端部のみが共通電極40と重畳した構成について説明した。本実施形態では、実施形態1よりも共通電極40の形成面積が広く、平面視上、複数の分岐導電部16Bは共通電極40の形成領域内に含まれており、さらにドレイン電極16の主要部複数の分岐導電部16B以外の部分の大部分についても共通電極40の形成領域内に含まれている。本実施形態では、複数の分岐導電部16Bの少なくとも一部の形成領域に共通電極40が開口部42を有している。かかる構成によって、平面視上、複数の分岐導電部16Bの少なくとも一部の形成領域に、共通電極40が形成されていない構造を実現している。本実施形態では、平面視上、共通電極40の開口部42の開口領域において、レーザカット等により、分岐導電部16Bの少なくとも一部を容易に除去することが可能である。本実施形態においても、画素電極20と共通電極40とのショートにより、画素の一部に電気的欠陥が生じたときに、この電気的欠陥の生成領域を含む分割画素電極20Dとドレイン電極16とを導電接続する分岐導電部16Bの少なくとも一部を除去して、電気的欠陥の生成領域を含む分割画素電極20Dとドレイン電極16との導電接続を遮断することができる。仮に、平面視上、分岐導電部16Bと共通電極40とが完全に重なっていると、分岐導電部16Bの少なくとも一部をレーザカット等により除去する際に、ドレイン側にある分岐導電部16Bと共通電極40が導電接続されて、かえって画素電極20の全体に短絡不良が拡大する恐れがあるが、本実施形態ではかかる恐れがない。本実施形態によっても、画素電極20と共通電極40とが絶縁膜30を介して対向した構造を有し、画素の一部に電気的欠陥が生じた場合にも良品化することが可能なFFSモード用のTFTアレイ基板102及びその製造方法、及びこのTFTアレイ基板102を用いた液晶表示装置を提供することができる。本実施形態においては、実施形態1よりも、画素電極20及び共通電極40の形成面積が大きく、高透過率の液晶表示装置を提供することが可能である。実施形態3図面を参照して、本発明に係る実施形態3のTFTアレイ基板について説明する。本実施形態のTFTアレイ基板においても、FFSモードの透過型液晶表示装置用を例として説明する。図4はTFTアレイ基板の構成を示す要部平面図透視図であり、図5は図4のVV線断面図である。実施形態1と同じ要素については同じ参照符号を付して説明を省略する。本実施形態のTFTアレイ基板103の基本構成は実施形態と同様であり、以下の点が異なっている。実施形態1においては、画素電極20が下部電極であり、共通電極40が上部電極である構成について説明した。本実施形態では、画素電極20が上部電極であり、共通電極40が下部電極であり、ドレイン電極16と画素電極20とがパッシベーション膜30に開孔されたコンタクトホール31を介して導通されている。本実施形態において、上部電極である画素電極20が板状電極に複数のスリット状の開口部21が形成されたものとなっている。本実施形態においても、1個の画素に着目したとき、画素電極20は複数の分割画素電極20Dに分割されている。本実施形態においては、1個の画素に着目したとき、画素電極20の一部又は画素電極20から延設された画素電極延設部によって、ドレイン電極16と複数の分割画素電極20Dとをそれぞれ導電接続する複数の分岐導電部20B、複数の分岐導電部20Bとコンタクトホール31とを接続する接続導電部20Cが形成されている。本実施形態において、平面視上、接続導電部20C及び複数の分岐導電部20Bの一部の形成領域には、共通電極40は形成されておらず、複数の分岐導電部20Bの端部のみが共通電極40と重畳している。かかる構成によって、平面視上、複数の分岐導電部20Bの少なくとも一部の形成領域に、共通電極40が形成されていない構造を実現している。複数の分岐導電部20Bは、画素電極20と共通電極40とのショートにより、画素の一部に電気的欠陥が生じたときに、電気的欠陥の生成領域を含む分割画素電極20Dとドレイン電極16との導電接続を遮断するよう少なくとも一部が除去されるものである。本実施形態では、画素電極20が最上層にありパッシベーション膜30の上層に形成されているので、複数の分岐導電部20Bが最上層にあり、レーザカット等により、分岐導電部20Bの少なくとも一部を容易に除去することが可能である。図5中の領域20Aは、レーザカット等による除去可能領域の例を示している。本実施形態においても、画素電極20と共通電極40とのショートにより、画素の一部に電気的欠陥が生じたときに、この電気的欠陥の生成領域を含む分割画素電極20Dとドレイン電極16とを導電接続する分岐導電部20Bの少なくとも一部を除去して、電気的欠陥の生成領域を含む分割画素電極20Dとドレイン電極16との導電接続を遮断することができる。仮に、平面視上、分岐導電部20Bと共通電極40とが完全に重なっていると、分岐導電部20Bの少なくとも一部をレーザカット等により除去する際に、ドレイン側にある分岐導電部20Bと共通電極40が導電接続されて、かえって画素電極20の全体に短絡不良が拡大する恐れがあるが、本実施形態ではかかる恐れがない。本実施形態によっても、画素電極20と共通電極40とが絶縁膜30を介して対向した構造を有し、画素の一部に電気的欠陥が生じた場合にも良品化することが可能なFFSモード用のTFTアレイ基板103及びその製造方法、及びこのTFTアレイ基板103を用いた液晶表示装置を提供することができる。実施形態4図面を参照して、本発明に係る実施形態4のTFTアレイ基板について説明する。本実施形態のTFTアレイ基板においても、FFSモードの透過型液晶表示装置用を例として説明する。図6はTFTアレイ基板の構成を示す要部平面図透視図である。実施形態3と同じ要素については同じ参照符号を付して説明を省略する。本実施形態は、実施形態2において実施形態3の構成を適用したものである。したがって、本実施形態のTFTアレイ基板104の基本構成は実施形態2、3と同様であり、以下の点が異なっている。本実施形態では、実施形態3と同様、画素電極20が上部電極であり、共通電極40が下部電極であり、ドレイン電極16と画素電極20とがパッシベーション膜30に開孔されたコンタクトホール31を介して導通されている。本実施形態においても、1個の画素に着目したとき、画素電極20は複数の分割画素電極20Dに分割されている。本実施形態においては、1個の画素に着目したとき、画素電極20の一部又は画素電極20から延設された画素電極延設部によって、ドレイン電極16と複数の分割画素電極20Dとをそれぞれ導電接続する複数の分岐導電部20B、複数の分岐導電部20Bとコンタクトホール31とを接続する接続導電部20Cが形成されている。本実施形態では、実施形態2と同様、平面視上、複数の分岐導電部20Bは共通電極40の形成領域内に含まれており、さらに接続導電部20Cについても共通電極40の形成領域内に含まれている。本実施形態では、複数の分岐導電部20Bの少なくとも一部の形成領域に共通電極40が開口部42を有している。かかる構成によって、平面視上、複数の分岐導電部20Bの少なくとも一部の形成領域に、共通電極40が形成されていない構造を実現している。本実施形態では、実施形態3と同様、画素電極20が最上層にありパッシベーション膜30の上層に形成されているので、複数の分岐導電部20Bが最上層にあり、レーザカット等により、分岐導電部20Bの少なくとも一部を容易に除去することが可能である。仮に、平面視上、分岐導電部20Bと共通電極40とが完全に重なっていると、分岐導電部20Bの少なくとも一部をレーザカット等により除去する際に、ドレイン側にある分岐導電部20Bと共通電極40が導電接続されて、かえって画素電極20の全体に短絡不良が拡大する恐れがあるが、本実施形態ではかかる恐れがない。本実施形態においても、画素電極20と共通電極40とのショートにより、画素の一部に電気的欠陥が生じたときに、この電気的欠陥の生成領域を含む分割画素電極20Dとドレイン電極16とを導電接続する分岐導電部20Bの少なくとも一部を除去して、電気的欠陥の生成領域を含む分割画素電極20Dとドレイン電極16との導電接続を遮断することができる。本実施形態によっても、画素電極20と共通電極40とが絶縁膜30を介して対向した構造を有し、画素の一部に電気的欠陥が生じた場合にも良品化することが可能なFFSモード用のTFTアレイ基板104及びその製造方法、及びこのTFTアレイ基板104を用いた液晶表示装置を提供することができる。本実施形態においても、実施形態1よりも、画素電極20及び共通電極40の形成面積が大きく、高透過率の液晶表示装置を提供することが可能である。設計変更本発明は上記実施形態に限らず、本発明の趣旨を逸脱しない範囲内において、設計変更可能である。上記の実施形態では、半導体膜14にアモルファスシリコンa-Si膜を用いる例について説明したが、これに限らず、微結晶あるいは多結晶のシリコン膜、あるいは酸化物及び/又は窒化物を含む化合物半導体膜を用いてもよい。上記の実施形態では、透過型液晶表示装置用のTFTアレイ基板について説明したが、反射型あるいは半透過半反射型の液晶表示装置用のTFTアレイ基板にも適用可能である。