走査信号線駆動回路を一体に形成した表示パネルであって、2次元状に配置された複数の画素回路、および、所定方向に伸延する複数の走査信号線を含む表示領域と、前記画素回路と同じ工程で前記表示領域の1辺に沿って形成され、前記走査信号線を駆動する第1の走査信号線駆動回路と、前記画素回路と同じ工程で前記表示領域の対向する辺に沿って形成され、前記第1の走査信号線駆動回路と共に前記走査信号線を駆動する第2の走査信号線駆動回路とを備え、前記第1および第2の走査信号線駆動回路の間では、短手方向のサイズが異なることを特徴とする、表示パネル。前記第1および第2の走査信号線駆動回路は、前記走査信号線に印加する電位を決定する信号制御部、および、前記信号制御部で決定された電位を前記走査信号線に印加する出力部を含む単位回路を多段接続したシフトレジスタと、前記シフトレジスタに電源電位および制御信号を供給する複数の幹配線とを含むことを特徴とする、請求項1に記載の表示パネル。前記出力部は、前記走査信号線にハイレベル電位を印加するプルアップ用トランジスタと、前記走査信号線にローレベル電位を印加するプルダウン用トランジスタとを含み、前記第1および第2の走査信号線駆動回路の間では、前記プルアップ用トランジスタおよび前記プルダウン用トランジスタのうち、少なくとも一方のサイズが異なることを特徴とする、請求項2に記載の表示パネル。前記出力部は、前記走査信号線に電位を印加するトランジスタの制御端子に設けられたブートストラップ容量を含み、前記第1および第2の走査信号線駆動回路の間では、前記ブートストラップ容量の容量が異なることを特徴とする、請求項2に記載の表示パネル。前記第1および第2の走査信号線駆動回路の間では、前記信号制御部に含まれるトランジスタのサイズが異なることを特徴とする、請求項2に記載の表示パネル。前記第1および第2の走査信号線駆動回路の間では、前記幹配線の幅が異なることを特徴とする、請求項2に記載の表示パネル。前記第1および第2の走査信号線駆動回路の間では、前記幹配線に含まれる電源用幹配線の幅が異なることを特徴とする、請求項6に記載の表示パネル。前記第1および第2の走査信号線駆動回路の間では、前記幹配線に含まれるクロック用幹配線の幅が異なることを特徴とする、請求項6に記載の表示パネル。前記第1および第2の走査信号線駆動回路の間では、前記信号制御部に含まれる配線の幅が異なることを特徴とする、請求項2に記載の表示パネル。前記第1および第2の走査信号線駆動回路の間では、前記信号制御部に含まれる配線の間隔が異なることを特徴とする、請求項2に記載の表示パネル。前記画素回路は、前記走査信号線の伸延方向の位置に応じて異なるサイズを有する構成要素を含み、前記第1および第2の走査信号線駆動回路のうち短手方向のサイズが小さいほうに近い画素回路において、前記構成要素のサイズが最大または最小となることを特徴とする、請求項1に記載の表示パネル。前記画素回路は、書き込み制御トランジスタと、前記書き込み制御トランジスタの制御端子と一方の導通端子との間に設けられた補正用容量とを含み、前記補正用容量のサイズは、前記走査信号線の伸延方向の位置に応じて異なり、前記第1および第2の走査信号線駆動回路のうち短手方向のサイズが小さいほうに近い画素回路において最大となることを特徴とする、請求項11に記載の表示パネル。前記第1の走査信号線駆動回路に含まれる幹配線と前記第2の走査信号線駆動回路に含まれる幹配線とを接続する接続配線をさらに備えた、請求項1に記載の表示パネル。前記表示領域の4辺のうち前記第1および第2の走査信号線駆動回路を形成した辺以外の1辺に沿って、映像信号線駆動回路のためのチップ実装領域を有し、前記接続配線は、前記表示領域の残余の辺に沿って配設されていることを特徴とする、請求項13に記載の表示パネル。上記の従来技術を組み合わせれば、走査信号線駆動回路を表示領域の両側に一体に形成した表示パネルを得ることができる。しかしながら、従来技術を組み合わせた表示パネル以下、従来の一体型表示パネルというには、走査信号線駆動回路を含む半導体チップを実装する表示パネル以下、非一体型表示パネルというとの間に互換性がないという問題がある。図12を参照して、この問題を詳細に説明する。図12では、走査信号線は、横方向に伸延するものとする。非一体型表示パネル80では、走査信号線駆動回路を含む半導体チップ82は、パネルの一方の端図12では左端に実装される。このため、非一体型表示パネル80では、表示領域81の中心P1はパネルの中心線からずれた位置にある。一方、従来の一体型表示パネル90では、表示領域91の両側に同じ構成を有する走査信号線駆動回路92、93が対称に設けられる。このため、従来の一体型表示パネル90では、表示領域91の中心P2はパネルの中心線上にある。このように非一体型表示パネル80と従来の一体型表示パネル90の間では、表示領域の中心位置が異なる。したがって、例えば、非一体型表示パネル80に合わせて筐体などを設計した表示装置では、非一体型表示パネル80に代えて従来の一体型表示パネル90をそのまま使用することができないという問題が発生する。また、走査信号線駆動回路を一体に形成した表示パネルには、配線間リークや断線が発生しやすく、歩留まりが低下するという問題もある。それ故に、本発明は、走査信号線駆動回路を一体に形成した表示パネルであって、非一体型表示パネルと互換性があるものを提供することを目的とする。本発明の第1の局面は、走査信号線駆動回路を一体に形成した表示パネルであって、2次元状に配置された複数の画素回路、および、所定方向に伸延する複数の走査信号線を含む表示領域と、前記画素回路と同じ工程で前記表示領域の1辺に沿って形成され、前記走査信号線を駆動する第1の走査信号線駆動回路と、前記画素回路と同じ工程で前記表示領域の対向する辺に沿って形成され、前記第1の走査信号線駆動回路と共に前記走査信号線を駆動する第2の走査信号線駆動回路とを備え、前記第1および第2の走査信号線駆動回路の間では、短手方向のサイズすなわち、回路の配置領域の前記走査信号線の伸延方向のサイズが異なることを特徴とする。本発明の第2の局面は、本発明の第1の局面において、前記第1および第2の走査信号線駆動回路は、前記走査信号線に印加する電位を決定する信号制御部、および、前記信号制御部で決定された電位を前記走査信号線に印加する出力部を含む単位回路を多段接続したシフトレジスタと、前記シフトレジスタに電源電位および制御信号を供給する複数の幹配線とを含むことを特徴とする。本発明の第3の局面は、本発明の第2の局面において、前記出力部は、前記走査信号線にハイレベル電位を印加するプルアップ用トランジスタと、前記走査信号線にローレベル電位を印加するプルダウン用トランジスタとを含み、前記第1および第2の走査信号線駆動回路の間では、前記プルアップ用トランジスタおよび前記プルダウン用トランジスタのうち、少なくとも一方のサイズが異なることを特徴とする。本発明の第4の局面は、本発明の第2の局面において、前記出力部は、前記走査信号線に電位を印加するトランジスタの制御端子に設けられたブートストラップ容量を含み、前記第1および第2の走査信号線駆動回路の間では、前記ブートストラップ容量の容量が異なることを特徴とする。本発明の第5の局面は、本発明の第2の局面において、前記第1および第2の走査信号線駆動回路の間では、前記信号制御部に含まれるトランジスタのサイズが異なることを特徴とする。本発明の第6の局面は、本発明の第2の局面において、前記第1および第2の走査信号線駆動回路の間では、前記幹配線の幅が異なることを特徴とする。本発明の第7の局面は、本発明の第6の局面において、前記第1および第2の走査信号線駆動回路の間では、前記幹配線に含まれる電源用幹配線の幅が異なることを特徴とする。本発明の第8の局面は、本発明の第6の局面において、前記第1および第2の走査信号線駆動回路の間では、前記幹配線に含まれるクロック用幹配線の幅が異なることを特徴とする。本発明の第9の局面は、本発明の第2の局面において、前記第1および第2の走査信号線駆動回路の間では、前記信号制御部に含まれる配線の幅が異なることを特徴とする。本発明の第10の局面は、本発明の第2の局面において、前記第1および第2の走査信号線駆動回路の間では、前記信号制御部に含まれる配線の間隔が異なることを特徴とする。本発明の第11の局面は、本発明の第1の局面において、前記画素回路は、前記走査信号線の伸延方向の位置に応じて異なるサイズを有する構成要素を含み、前記第1および第2の走査信号線駆動回路のうち短手方向のサイズが小さいほうに近い画素回路において、前記構成要素のサイズが最大または最小となることを特徴とする。本発明の第12の局面は、本発明の第11の局面において、前記画素回路は、書き込み制御トランジスタと、前記書き込み制御トランジスタの制御端子と一方の導通端子との間に設けられた補正用容量とを含み、前記補正用容量のサイズは、前記走査信号線の伸延方向の位置に応じて異なり、前記第1および第2の走査信号線駆動回路のうち短手方向のサイズが小さいほうに近い画素回路において最大となることを特徴とする。本発明の第13の局面は、本発明の第1の局面において、前記第1の走査信号線駆動回路に含まれる幹配線と前記第2の走査信号線駆動回路に含まれる幹配線とを接続する接続配線をさらに備える。本発明の第14の局面は、本発明の第13の局面において、前記表示領域の4辺のうち前記第1および第2の走査信号線駆動回路を形成した辺以外の1辺に沿って、映像信号線駆動回路のためのチップ実装領域を有し、前記接続配線は、前記表示領域の残余の辺に沿って配設されていることを特徴とする。本発明の第1の局面によれば、走査信号線駆動回路を表示領域の両側に、その配置領域が非対称になるように設けることにより、非一体型表示パネル走査信号線駆動回路を含む半導体チップを実装する表示パネルと表示領域の中心を揃え、非一体型表示パネルとの互換性を確保することができる。また、表示領域の中心と表示パネルの中心が一致しない製品を設計する場合、特に走査信号線駆動回路を狭い領域に配置する場合いわゆる、狭額縁の場合には、走査信号線駆動回路を表示領域の両側に、その配置領域が非対称になるように設けることが望ましい。このような場合に、走査信号線駆動回路に含まれる配線の幅や間隔を好適に決定することにより、配線間リークや断線を低減し、表示パネルの歩留まりを改善することができる。本発明の第2の局面によれば、シフトレジスタと幹配線を含む走査信号線駆動回路を表示領域の両側に非対称に設けることにより、非一体型表示パネルと表示領域の中心を揃え、非一体型表示パネルとの互換性を確保することができる。また、走査信号線駆動回路に含まれる配線の幅や間隔を好適に決定することにより、表示パネルの歩留まりを改善することができる。本発明の第3の局面によれば、プルアップ用トランジスタやプルダウン用トランジスタのサイズが異なる走査信号線駆動回路を表示領域の両側に設けることにより、非一体型表示パネルと表示領域の中心を揃え、非一体型表示パネルとの互換性を確保することができる。本発明の第4の局面によれば、ブートストラップ容量の容量が異なる走査信号線駆動回路を表示領域の両側に設けることにより、非一体型表示パネルと表示領域の中心を揃え、非一体型表示パネルとの互換性を確保することができる。本発明の第5の局面によれば、信号制御部に含まれるトランジスタのサイズが異なる走査信号線駆動回路を表示領域の両側に設けることにより、非一体型表示パネルと表示領域の中心を揃え、非一体型表示パネルとの互換性を確保することができる。本発明の第6~第8の局面によれば、幹配線、電源用幹配線、あるいは、クロック用幹配線の幅が異なる走査信号線駆動回路を表示領域の両側に設けることにより、非一体型表示パネルと表示領域の中心を揃え、非一体型表示パネルとの互換性を確保することができる。本発明の第9または第10の局面によれば、短手方向のサイズが異なるように走査信号線駆動回路を設計するときに、信号制御部に含まれる配線の幅あるいは間隔を好適に決定することにより、配線間リークや断線を低減し、表示パネルの歩留まりを改善することができる。本発明の第11の局面によれば、画素回路に含まれる構成要素のサイズを走査信号線の伸延方向の位置に応じて変化させ、短手方向のサイズが小さいほうの走査信号線駆動回路に近い画素回路において最大または最小にすることにより、走査信号線駆動回路を表示領域の両側に非対称に設けた場合でも、走査信号線の伸延方向の位置に応じて好適な補正を行い、画素回路に所望の電圧を書き込み、表示品位の低下を防止することができる。本発明の第12の局面によれば、画素回路に含まれる補正用容量のサイズを走査信号線の伸延方向の位置に応じて変化させ、短手方向のサイズが小さいほうの走査信号線駆動回路に近い画素回路において最大にすることにより、走査信号線駆動回路を表示領域の両側に非対称に設けた場合でも、走査信号線の伸延方向の位置に応じて好適な補正を行い、画素回路に所望の電圧を書き込み、表示品位の低下を防止することがきる。本発明の第13の局面によれば、表示領域の両側に設けられた走査信号線駆動回路に含まれる幹配線を接続配線を用いて接続することにより、走査信号線駆動回路と表示パネルの外部とを接続する配線を削減し、表示パネルに接続する基板の幅を狭くして、基板のコストを低減することができる。本発明の第14の局面によれば、表示領域の残余の辺に沿って接続配線を配設することにより、表示領域に配設される映像信号線と交差しないように接続配線を配設し、映像信号線に付随する負荷を低減して、表示品位の低下を防止することができる。第1の実施形態図1は、本発明の第1の実施形態に係る表示パネルの概略構成を示す平面図である。図1に示す表示パネル10は、表示領域11、第1の走査信号線駆動回路12、第2の走査信号線駆動回路13、および、映像信号線駆動回路のためのチップ実装領域14を備えた液晶パネルである。以下、mおよびnは2以上の整数であるとする。図2は、表示領域11に形成される回路の回路図である。図2に示すように、表示領域11には、m本の走査信号線G1~Gm、n本の映像信号線S1~Sn、および、m×n個の画素回路15が形成される。走査信号線G1~Gmは、互いに平行に配設され、所定方向図2では横方向に伸延する。映像信号線S1~Snは、走査信号線G1~Gmと直交するように、互いに平行に配設される。m×n個の画素回路15は、走査信号線G1~Gmと映像信号線S1~Snの交点近傍に配置される。このように表示領域11は、2次元状に配置された複数の画素回路15と、所定方向に伸延する複数の走査信号線G1~Gmとを含んでいる。第1の走査信号線駆動回路12と第2の走査信号線駆動回路13は、画素回路15と同じ工程で表示パネル10に一体に形成される。図1では、横方向が走査信号線G1~Gmの伸延方向となる。第1の走査信号線駆動回路12は、表示領域11の1辺図1では左辺に沿って形成され、走査信号線G1~Gmの一端図1では左端に接続される。第2の走査信号線駆動回路13は、表示領域11の対向する辺図1では右辺に沿って形成され、走査信号線G1~Gmの他端図1では右端に接続される。走査信号線G1~Gmは、第1の走査信号線駆動回路12と第2の走査信号線駆動回路13によって両端から駆動される。チップ実装領域14は、表示領域11の4辺のうち、第1の走査信号線駆動回路12と第2の走査信号線駆動回路13を形成した辺以外の1辺図1では下辺に沿って設けられる。チップ実装領域14には、映像信号線駆動回路を内蔵した半導体チップ図示せずが実装される。映像信号線S1~Snは、半導体チップに内蔵された映像信号線駆動回路によって駆動される。図3は、第1の走査信号線駆動回路12の構成を示すブロック図である。図3に示すように、第1の走査信号線駆動回路12は、複数の幹配線16と、m個の単位回路20を多段接続したシフトレジスタ17とを含んでいる。図3に示す幹配線16には、ローレベル電源配線VSS、クロック配線CK、CKBが含まれる。ローレベル電源配線VSSはシフトレジスタ17にローレベル電源電位を供給し、クロック配線CK、CKBはシフトレジスタ17にクロック信号を供給する。なお、幹配線16は、ハイレベル電源配線VDDや、3本以上のクロック配線や、フローティング電極の電位を所定レベルにリセットするための信号配線などを含んでいてもよい。図4は、シフトレジスタ17の1段分の構成を示す図である。図4に示すように、単位回路20は、信号制御部21と出力部22を含んでいる。信号制御部21には、前段の単位回路20から出力されたセット信号と、次段の単位回路20から出力されたリセット信号とが入力される。また、信号制御部21には、幹配線16から電源電位や制御信号例えば、クロック信号が供給される。信号制御部21は、これらの入力信号に基づき、走査信号線Giに印加する電位を決定する。信号制御部21は、第1の出力端子Nuと第2の出力端子Ndを有し、走査信号線Giにハイレベル電位を印加するときには第1の出力端子Nuにハイレベル電位を印加し、走査信号線Giにローレベル電位を印加するときには第2の出力端子Ndにハイレベル電位を印加する。出力部22は、プルアップ用トランジスタ23、プルダウン用トランジスタ24、および、ブートストラップ容量25を含んでいる。プルアップ用トランジスタ23のドレイン端子はクロック配線CKまたはハイレベル電源配線VDDに接続され、ソース端子は走査信号線Giに接続され、ゲート端子は信号制御部21の第1の出力端子Nuに接続される。プルダウン用トランジスタ24のソース端子はローレベル電源配線VSSに接続され、ドレイン端子は走査信号線Giに接続され、ゲート端子は信号制御部21の第2の出力端子Ndに接続される。ブートストラップ容量25は、プルアップ用トランジスタ23のゲート端子に設けられる。第1の出力端子Nuにハイレベル電位が印加されると、プルアップ用トランジスタ23はオン状態になり、走査信号線Giにはクロック配線CKまたはハイレベル電源配線VDDからハイレベル電位が印加される。第2の出力端子Ndにハイレベル電位が印加されると、プルダウン用トランジスタ24はオン状態になり、走査信号線Giにはローレベル電源配線VSSからローレベル電位が印加される。このようにプルアップ用トランジスタ23は走査信号線Gjにハイレベル電位を印加し、プルダウン用トランジスタ24は走査信号線Gjにローレベル電位を印加する。走査信号線Gi上の信号は、前段の単位回路20にリセット信号として供給され、次段の単位回路20にセット信号として供給される。プルアップ用トランジスタ23のゲート端子には、ブートストラップ容量25が設けられている。このため、プルアップ用トランジスタ23のソース電位が変化したときに、ブートストラップ容量25を介してプルアップ用トランジスタ23のゲート電位は大きく突き上げられ、プルアップ用トランジスタ23の出力インピーダンスは小さくなる。このようにブートストラップ容量25は、ハイレベル電位の供給を補助する。なお、ブートストラップ容量をプルアップ用トランジスタ23のソース端子に接続する構成に代えて、ブートストラップ容量をクロック配線に接続された配線と接続する構成や、信号制御部21に含まれる端子と接続する構成なども可能である。第2の走査信号線駆動回路13は、第1の走査信号線駆動回路12と同じ構成を有する図3を参照。ただし、第1の走査信号線駆動回路12と第2の走査信号線駆動回路13の間では、内蔵するトランジスタのサイズや配線の幅などが異なり、短手方向図1では横方向のサイズが異なる。より詳細には、表示パネル10は、第1の走査信号線駆動回路12の短手方向のサイズが、第2の走査信号線駆動回路13の短手方向のサイズよりも大きくなるように構成される。このためには、第1の走査信号線駆動回路12に含まれるプルアップ用トランジスタ23のサイズを、第2の走査信号線駆動回路13に含まれるプルアップ用トランジスタ23のサイズよりも大きくしてもよい。あるいは、第1の走査信号線駆動回路12に含まれるプルダウン用トランジスタ24のサイズを、第2の走査信号線駆動回路13に含まれるプルダウン用トランジスタ24のサイズよりも大きくしてもよい。あるいは、第1の走査信号線駆動回路12に含まれるブートストラップ容量25のサイズを、第2の走査信号線駆動回路13に含まれるブートストラップ容量25のサイズよりも大きくしてもよい。あるいは、第1の走査信号線駆動回路12の信号制御部21に含まれるトランジスタのサイズを、第2の走査信号線駆動回路13の信号制御部21に含まれるトランジスタのサイズよりも大きくしてもよい。あるいは、第1の走査信号線駆動回路12に含まれる幹配線16の幅を、第2の走査信号線駆動回路13に含まれる幹配線16の幅よりも太くしてもよい。この場合、第1の走査信号線駆動回路12に含まれる電源用幹配線の幅を、第2の走査信号線駆動回路13に含まれる電源用幹配線の幅よりも太くしてもよく、第1の走査信号線駆動回路12に含まれるクロック用幹配線の幅を、第2の走査信号線駆動回路13に含まれるクロック用幹配線の幅よりも太くしてもよい。これらの方法は、単独で適用してもよく、任意に組み合わせて適用してもよい。これにより、短手方向のサイズが異なる2個の走査信号線駆動回路が得られ、表示パネル10には2個の走査信号線駆動回路が表示領域11の両側に非対称に設けられる。また、短手方向のサイズが異なるように2個の走査信号線駆動回路を設計するときに、第1の走査信号線駆動回路12の信号制御部21に含まれる配線の幅を、第2の走査信号線駆動回路13の信号制御部21に含まれる配線の幅よりも太くしてもよい。あるいは、第1の走査信号線駆動回路12の信号制御部21に含まれる配線の間隔を、第2の走査信号線駆動回路13の信号制御部21に含まれる配線の間隔よりも大きくしてもよい。以下、図5を参照して、本実施形態に係る表示パネル10の効果を説明する。図12を参照して説明したように、従来の一体型表示パネル90では、同じサイズの走査信号線駆動回路92、93を表示領域91の両側に対称に設けるために、表示領域91の中心P2はパネルの中心線上にある。このため、非一体型表示パネル80と従来の一体型表示パネル90の間では、表示領域の中心位置が異なる。したがって、従来の一体型表示パネル90には、非一体型表示パネル80との間に互換性がないという問題がある。これに対して、本実施形態に係る表示パネル10では、図5に示すように、第1の走査信号線駆動回路12と第2の走査信号線駆動回路13は、表示領域11の両側に非対称に設けられる。このため、非一体型表示パネル80と表示領域の中心位置が揃うように、第1の走査信号線駆動回路12と第2の走査信号線駆動回路13を設計することができる。このとき、表示領域11の中心P3は、パネルの中心線からずれた位置にある。したがって、本実施形態に係る表示パネル10によれば、非一体型表示パネル80との間で表示領域の中心位置を一致させて、非一体型表示パネル80との間の互換性を確保することができる。また、短手方向のサイズが異なるように2個の走査信号線駆動回路を設計するときに、信号制御部21に含まれる配線の幅や間隔を好適に決定することにより、配線間リークや断線を低減し、表示パネルの歩留まりを改善することができる。第2の実施形態第2の実施形態では、走査信号線駆動回路を表示領域の両側に非対称に設けた液晶パネルにおいて、フリッカを防止する方法を説明する。まず、図6、図7Aおよび図7Bを参照して、フリッカの発生原理を説明する。図6は、液晶パネルに含まれる画素回路の回路図である。図6に示す画素回路30は、書き込み制御トランジスタ31、および、液晶容量32を含んでいる。書き込み制御トランジスタ31のゲート端子は走査信号線Giに接続され、ソース端子は映像信号線Sjに接続され、ドレイン端子は液晶容量32の一方の電極以下、画素電極33というに接続される。液晶容量32の他方の電極には、共通電位Vcomが印加される。図7Aおよび図7Bは、画素回路30における電位の変化を示す信号波形図である。図7Aおよび図7Bには、走査信号線Gi、映像信号線Sj、および、画素電極33の電位の変化が記載されている。図7Aに示すように、走査信号線Giの電位がハイレベルからローレベルに変化したとき、画素電極33の電位は引き込みによってΔV1だけ低下する。このときの電位の低下量ΔV1は、次式1で与えられる。ΔV1=VGpp×Cgs/Ct...1ただし、式1において、VGppは走査信号線Giの電位の変化量、Cgsは書き込み制御トランジスタ31のゲート-ドレイン間の容量、Ctは書き込み制御トランジスタ31のドレイン端子に付随する容量の合計である。Ctには、液晶容量32やCgsの他に、液晶容量32と並列に設けられた蓄積容量や書き込み制御トランジスタ31のソース-ドレイン間の容量などが含まれる。走査信号線Giが長くなると、走査信号線Gi上の信号に鈍りが発生する。図7Bに示すように、走査信号線Giの電位が緩慢にローレベルに変化した場合、書き込み制御トランジスタ31がオフ状態になるまでの間に、画素電極33には映像信号線Sjの電位が再び書き込まれる。このため、図7Aに示す場合と図7Bに示す場合とでは、書き込み完了時の画素電極33の電位が異なり、最適な共通電位Vcomも異なる。ところが、すべての画素回路30に同じ共通電位Vcomが供給されるので、供給された共通電位Vcomが最適ではない画素回路30ではフリッカが発生する。ここで、第1の実施形態に係る表示パネル10において、第1の走査信号線駆動回路12の短手方向のサイズを第2の走査信号線駆動回路13の短手方向のサイズよりも大きくするために、第1の走査信号線駆動回路12に含まれるトランジスタ例えば、プルアップ用トランジスタ23などのサイズを第2の走査信号線駆動回路13に含まれるトランジスタのサイズよりも大きくした場合を考える。この場合、第1の走査信号線駆動回路12の駆動能力は、第2の走査信号線駆動回路13の駆動能力よりも大きくなる。このため、図8に示すように、走査信号線Giの中点Mよりも第2の走査信号線駆動回路13に近い位置Xにおいて、走査信号線Gi上の信号の鈍りは最大となり、共通電位Vcomの最適値は最大となる。第2の実施形態に係る表示パネルは、第1の実施形態に係る表示パネル10と同じ構成を有する。ただし、第2の実施形態に係る表示パネルでは、画素回路は走査信号線Giの伸延方向の位置に応じて異なるサイズを有する補正用容量を含み、補正用容量のサイズは第2の走査信号線駆動回路13に近い画素回路において最大となる。ここでは、書き込み制御トランジスタのゲート-ドレイン間の容量を補正用容量として使用する場合について説明する。図9は、本実施形態に係る表示パネルに含まれる画素回路の一部を示すレイアウト図である。図9に示すように、ゲート領域42、ソース領域43、ドレイン領域44、および、半導体領域45を配置することにより、書き込み制御トランジスタ41が形成される。ゲート領域42は走査信号線Giと一体に形成され、ソース領域43は映像信号線Sjと一体に形成される。ドレイン領域44は、コンタクトホール46を介して画素電極図示せずに接続される。また、ドレイン領域44と重なる位置に、ゲート領域42と一体に補正用領域47が形成される。補正用領域47とドレイン領域44が重なる部分のサイズは、走査信号線Giの伸延方向の位置に応じて異なり、第2の走査信号線駆動回路13に近い画素回路図8において位置Xにある画素回路において最大となる。以下、本実施形態に係る表示パネルの効果を説明する。補正用領域47とドレイン領域44が重なる部分のサイズが大きいほど、書き込み制御トランジスタ41のゲート-ドレイン間の容量は大きくなり、走査信号線Giの電位が変化したときの画素電極の電位の低下量ΔV1も大きくなる。このために、補正用領域47のサイズが大きいほど、最適な共通電位Vcomは低くなる。また、上述したように、補正用領域47のサイズは、走査信号線Giの伸延方向の位置に応じて異なり、第2の走査信号線駆動回路13に近い画素回路において最大となる。したがって、走査信号線Gi上の信号が鈍るために最適な共通電位Vcomが変化する場合でも、補正用領域47のサイズを好適に変化させて共通電位Vcomの変化分を補償することにより、最適な共通電位Vcomを一定にしたり、あるいは、最適な共通電位Vcomの変化分を小さくすることができる図8を参照。よって、2個の走査信号線駆動回路を表示領域の両側に非対称に設けた場合でも、走査信号線Giの伸延方向の位置に応じて好適な補正を行い、画素回路に所望の電圧を書き込むことができる。これによりフリッカを防止して、表示品位の低下を防止することができる。なお、以上の説明では、書き込み制御トランジスタ41のゲート-ドレイン間の容量を補正用容量として使用する場合について説明した。これに代えて、画素回路に含まれる他の構成要素のサイズを走査信号線Giの伸延方向の位置に応じて変化させ、短手方向のサイズが小さいほうの走査信号線駆動回路に近い画素回路において、当該構成要素のサイズが最大または最小となるようにしてもよい。例えば、画素電極と走査信号線が重なる部分の面積や、走査信号線からの分岐配線とドレイン領域からの分岐配線が重なる部分の面積などを変化させてもよい。この変形例に係る表示パネルでも、同じ効果が得られる。第3の実施形態図10は、本発明の第3の実施形態に係る表示パネルの概略構成を示す平面図である。図10に示す表示パネル50は、第1の実施形態に係る表示パネル10と同様に、表示領域11、第1の走査信号線駆動回路12、第2の走査信号線駆動回路13、および、映像信号線駆動回路用のチップ実装領域14を備えた液晶パネルである。本実施形態の構成要素のうち、第1の実施形態と同一の要素については、同一の参照符号を付して説明を省略する。図10には、表示パネル50に配設される幹配線、映像信号線駆動回路を内蔵した半導体チップ53、および、表示パネル50に接続されるフレキシブルプリント基板54が記載されている。表示パネル50の外部には、DC/DC変換回路や表示制御回路図示せずが設けられる。これらの回路の出力信号は、フレキシブルプリント基板54を介して、第1の走査信号線駆動回路12と第2の走査信号線駆動回路13に供給される。第1の走査信号線駆動回路12と第2の走査信号線駆動回路13は、幹配線を含んでいる。第1の走査信号線駆動回路12に含まれる幹配線と第2の走査信号線駆動回路13に含まれる幹配線とを接続するために、表示パネル50は接続配線51を備えている。表示領域11の4辺のうち、1辺に沿って第1の走査信号線駆動回路12が形成され、他の1辺に沿って第2の走査信号線駆動回路13が形成され、さらに他の1辺に沿ってチップ実装領域14が設けられている。接続配線51は、表示領域11の残余の辺図10では上辺に沿って配設される。また、接続配線51は、表示領域11に配設される映像信号線S1~Snと交差しないように配設される。接続配線51の一端は第1の走査信号線駆動回路12に含まれる幹配線に接続され、接続配線51の他端は第2の走査信号線駆動回路13に含まれる幹配線に接続される。表示パネル50には、フレキシブルプリント基板54上の配線図示せずと第1の走査信号線駆動回路12に含まれる幹配線とを接続する配線52が設けられている。これに対して、フレキシブルプリント基板54上の配線と第2の走査信号線駆動回路13に含まれる幹配線とを接続する配線は設けられていない。表示パネル50の外部から第1の走査信号線駆動回路12には、配線52を経由して電源電位および制御信号が供給される。表示パネル50の外部から第2の走査信号線駆動回路13には、配線52、第1の走査信号線駆動回路12に含まれる幹配線、および、接続配線51を経由して電源電位および制御信号が供給される。以上に示すように、本実施形態に係る表示パネル50は、第1の走査信号線駆動回路12に含まれる幹配線と第2の走査信号線駆動回路13に含まれる幹配線とを接続する接続配線51を備えている。したがって、走査信号線駆動回路と表示パネル50の外部とを接続する配線を削減し、表示パネル50に接続するフレキシブルプリント基板54の幅を狭くして、フレキシブルプリント基板54のコストを低減することができる。また、接続配線51は、表示領域11の4辺のうち、第1の走査信号線駆動回路12、第2の走査信号線駆動回路13、および、チップ実装領域14を設けた辺以外の辺に沿って配設されている。したがって、表示領域11に配設される映像信号線S1~Snと交差しないように接続配線51を配設し、映像信号線S1~Snに付随する負荷を低減して、表示品位の低下を防止することができる。なお、第1~第3の実施形態では、本発明を適用した表示パネルの例として液晶パネルについて説明したが、本発明は液晶パネル以外の表示パネルにも適用できる。