"複数のメモリバンクからなるメモリセルアレイを具備した半導体メモリ装置を動作させるため、高電源電圧を印加する方法において、第1動作モードでは、第1電源電圧を前記メモリセルアレイに第1タイム区間の間前記高電源電圧として印加し、第2動作モードでは、前記第1電源電圧とは異なる他の第2電源電圧を前記第1タイム区間より短い第2タイム区間の間前記複数のメモリバンクの内で少なくとも1つのメモリバンクに印加することを特徴とする方法。前記第1動作モードがノーマル動作モードの場合に前記第2動作モードはセルフリフレッシュ動作モードであることを特徴とする請求項1に記載の方法。前記第1動作モードがオートリフレッシュ動作モードの場合に前記第2動作モードはセルフリフレッシュ動作モードであることを特徴とする請求項1に記載の方法。前記第1電源電圧が外部高電源電圧である場合に前記第2電源電圧は内部高電源電圧であることを特徴とする請求項2に記載の方法。前記第1電源電圧が外部から印加される高電源電圧である場合に前記第2電源電圧は内部電源電圧をパンピングすることによって生成した内部高電源電圧であることを特徴とする請求項2に記載の方法。前記第2タイム区間は前記第1タイム区間をメモリバンクの数に分けるタイム区間に対応することを特徴とする請求項2に記載の方法。複数のメモリバンク、またはバンクグループからなるメモリセルアレイと、動作モード検出信号に応答して互いに異なる種類の第1電源電圧と第2電源電圧とを選択的にスイッチングするスイッチング部と、行われるリフレッシュ動作によって区別される第1動作モード、または第2動作モードを検出して前記動作モード検出信号を生成し、前記第1動作モードでは第1電源電圧が第1タイム区間の間前記メモリセルアレイに印加されるようにし、前記第2動作モードでは前記第2電源電圧が前記第1タイム区間より短い第2タイム区間の間前記複数のメモリバンク、またはバンクグループの内、少なくとも1つのメモリバンク、またはバンクグループに印加されるようにするモード検出及びリフレッシュ制御部を具備することを特徴とする半導体メモリ装置。前記第1動作モードがノーマル動作モードである場合に、前記第2動作モードはセルフリフレッシュ動作モードであることを特徴とする請求項7に記載の半導体メモリ装置。前記第1電源電圧が外部の高電源電圧である場合に、前記第2電源電圧は内部の高電源電圧であることを特徴とする請求項7に記載の半導体メモリ装置。前記第2タイム区間は前記第1タイム区間をメモリバンクの数に分けるタイム区間に対応することを特徴とする請求項7に記載の半導体メモリ装置。本発明は、上述した問題点に鑑みてなされたものであって、その目的は、セルフリフレッシュ動作モードのような特定の動作モードで外部高電圧が印加されない場合にも、内部高電源電圧を利用して希望の動作をうまく行うことのできる半導体メモリ装置を提供することにある。本発明が解決しようとする他の目的は、セルフリフレッシュ動作モードのような特定の動作モードで外部高電源電圧が印加されない場合にもセルフリフレッシュ動作をうまく行うことのできる半導体メモリ装置及びその高電源電圧印加方法を提供することにある。本発明が解決しようとする他の目的は、DRAMを採用したデータ処理装置で外部高電源電圧を供給しない場合にもDRAMのセルフリフレッシュ動作に必要な高電源電圧をパンピング効率の低下無く、供給することができる高電源電圧の印加方法を提供することにある。本発明が解決しようとする他の目的は、DRAMを採用したデータ処理装置のスリープモードパフォーマンスを改善することにある。上記目的を達成するためになされた本発明の実施形態によると、複数のメモリバンクからなるメモリセルアレイを具備した半導体メモリ装置を動作させるために高電源電圧を印加する方法は、第1動作モードでは、第1電源電圧を前記メモリセルアレイに第1タイム区間の間前記高電源電圧として印加し、第2動作モードでは、前記第1電源電圧とは異なる他の第2電源電圧を前記第1タイム区間より短い第2タイム区間の間前記複数のメモリバンクの内で少なくとも1つのメモリバンクに印加することを含む。本発明の実施形態において、前記第1動作モードがノーマル動作モードの場合に前記第2動作モードはセルフリフレッシュ動作モードであり得る。また、前記第1動作モードがオートリフレッシュ動作モードの場合に前記第2動作モードはセルフリフレッシュ動作モードであり得る。本発明の実施形態において、前記第1電源電圧が外部高電源電圧である場合に前記第2電源電圧は内部高電源電圧、または内部電源電圧をパンピングすることによって生成した内部高電源電圧であり得る。本発明の実施形態において、前記第2タイム区間は前記第1タイム区間をメモリバンクの数に分けるタイム区間に対応され得る。上記目的を達成するためになされた本発明の他の実施形態によると、半導体メモリ装置は、複数のメモリバンク、またはバンクグループからなるメモリセルアレイと、動作モード検出信号に応答して互いに異なる種類の第1電源電圧と第2電源電圧とを選択的にスイッチングするスイッチング部と、行われるリフレッシュ動作によって区別される第1動作モード、または第2動作モードを検出して前記動作モード検出信号を生成し、前記第1動作モードでは第1電源電圧が第1タイム区間の間前記メモリセルアレイに印加されるようにし、前記第2動作モードでは前記第2電源電圧が前記第1タイム区間より短い第2タイム区間の間前記複数のメモリバンク、またはバンクグループの内、少なくとも1つのメモリバンク、またはバンクグループに印加されるようにするモード検出及びリフレッシュ制御部を具備する本発明の実施形態において、前記第1動作モードがノーマル動作モードである場合に前記第2動作モードはセルフリフレッシュ動作モードであり、前記第1電源電圧が外部の高電源電圧である場合に前記第2電源電圧は内部高電源電圧であり得る。また、前記第2タイム区間は前記第1タイム区間をメモリバンクの数に分けるタイム区間に対応され得る。本発明の実施形態において、前記モード検出及びリフレッシュ制御部は、印加されるコマンド信号をバッファリングするコマンドバッファと、前記コマンドバッファの出力と印加されるバンクアドレス及びバンク制御信号を受信し、デコーディングして前記動作モード検出信号、第1制御信号及び第2制御信号を出力するコマンドデコーダと、前記第1制御信号に応答してリフレッシュ動作タイムパルスを区別的に生成するリフレッシュタイマと、前記動作モード検出信号に応答して前記第2制御信号をスイッチングし、マルチプレキシング選択信号として出力するスイッチと、前記マルチプレキシング選択信号に応答して前記リフレッシュ動作タイムパルスをバンク別、またはバンクグループ別に各々印加するマルチプレクサと、前記バンク別、またはバンクグループ別に各々対応し、カウンティングされたリフレッシュアドレスを出力するリフレッシュアドレスカウンタとを含むことができる。本発明の実施形態において、前記動作モード検出信号はセルフリフレッシュ動作が行われる場合に活性化することができ、前記セルフリフレッシュ動作で前記リフレッシュタイマの全体リフレッシュタイム区間は、前記第2タイム区間にバンク、またはバンクグループの個数を掛ける時間に設定されたマージンを合せた数値として表わすことができる。本発明のまた他の実施形態によると、複数のメモリバンクグループからなるメモリセルアレイを具備した半導体メモリ装置を含むデータ処理装置を動作させるために高電源電圧を印加する方法は、ノーマル動作モードでは第1電源電圧を前記メモリセルアレイに前記高電源電圧として印加し、セルフリフレッシュ動作モードでは前記第1電源電圧とは異なる第2電源電圧を前記複数のメモリバンクグループの内、少なくとも1つのメモリバンクグループにセルフリフレッシュ区間をメモリバンクグループの数に分けた区間の間印加することを含む。本発明の実施形態において、前記ノーマル動作モードはアクティブ動作モードとオートリフレッシュ動作モードとを含むことができ、前記外部高電源電圧と前記内部高電源電圧はDDR4、またはLPDDR2に使われる高電源電圧であり得る。本発明の実施形態において、前記データ処理装置はパワースリープモードを有する装置であり得る。本発明の実施形態によると、セルフリフレッシュのような特定の動作モードで外部高電源電圧が印加されない場合にも内部高電源電圧を利用して希望する動作をうまく行うことができる。上述のような本発明の目的、他の目的、特徴及び長所は添付された図面に関連した以下の望ましい実施形態を通して容易に理解できる。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化され得る。むしろ、ここで紹介される実施形態は、理解の便宜を提供する意図以外に他の意図が無く、開示の内容がより徹底して完全になるように、そして当業者に本発明の思想が十分に伝えられるようにするためのものである。本明細書で、ある素子、またはラインが対象素子ブロックに連結されると言及された場合に、それは直接的な連結だけでなくある他の素子を通して対象素子ブロックに間接的に連結される意味までも含む。また、各図面で示された同一、または類似の参照符号は同一、または類似の構成要素をできるだけ示している。一部の図面において、素子及びラインの連結関係は、技術的内容の効果的な説明のために現れているだけで、他の素子や回路ブロックをさらに備えることができる。ここに説明され、例示される各実施形態は相補の実施形態も含むことが出来る。まず、図1は、本発明の実施形態による半導体メモリ装置のブロック図である。図を参照すれば、半導体メモリ装置は、外部高電源電圧入力部10、内部高電源電圧発生部20、内部動作電源電圧発生部30、スイッチング部40、メモリセルアレイ60、及びモード検出及びリフレッシュ制御部50を含む。メモリセルアレイ60は複数のメモリバンクからなることができ、1つのメモリバンクは1つのアクセストランジスタと1つのストレージキャパシタとからなるメモリセルを複数個具備できる。また、メモリバンクグループは複数のメモリバンクで構成することができる。メモリセルアレイ60には、ラインL30を通してリフレッシュ動作に必要な高電源電圧Voutが印加され、ラインL20を通してリフレッシュアドレスが印加される。スイッチング部40はラインL10を通して印加される動作モード検出信号PSELFに応答し,相異なる他の種類の第1電源電圧EVPPと第2電源電圧IVPPとを選択的にスイッチングする。外部高電源電圧入力部10は、第1電源電圧EVPPを外部から受信し、出力経路P1の上に提供する。内部高電源電圧発生部20は内部動作電源電圧VDDをセルフブースティングして第2電源電圧IVPPを生成し、出力経路P2の上に提供する。内部動作電源電圧発生部30は入力動作電源電圧を基準電源電圧と比べて安定な内部動作電源電圧VDDを生成する。モード検出及びリフレッシュ制御部50は行われるリフレッシュ動作によって区別される第1動作モード、または第2動作モードを検出して動作モード検出信号PSELFを生成する。また、モード検出及びリフレッシュ制御部50は、第1動作モードでは第1電源電圧EVPPを第1タイム区間の間メモリセルアレイ60に印加させ、第2動作モードでは第2電源電圧IVPPを第1タイム区間より短い第2タイム区間の間複数のメモリバンクの内、少なくとも1つのメモリバンクに印加させる。モード検出及びリフレッシュ制御部50にはコマンド信号C1、バンク制御信号BC及びバンクアドレスBADDが印加される。第1動作モードがノーマル動作モードの場合に、第2動作モードはセルフリフレッシュ動作モードであり、第2タイム区間は第1タイム区間をメモリバンクの数に分けたタイム区間に対応され得る。ノーマル動作モードでは、アクティブ動作とオートリフレッシュ動作とが通常行われる。半導体メモリ装置がセルフリフレッシュ動作モードに進入する場合に、モード検出及びリフレッシュ制御部50は動作モード検出信号PSELFを活性化する。これにより、スイッチング部40のスイッチSWは選択端S2にスイッチングされ、電源供給ラインL30には第2電源電圧IVPPが供給電圧Voutとしてメモリセルアレイ60に印加される。この際に、第2電源電圧IVPPはリフレッシュ負荷ローディングの分散のため、メモリセルアレイ60の全てのバンクには同時的に印加されず、メモリバンク別、またはメモリバンクグループ別に印加される。結局、メモリバンク別、またはメモリバンクグループ別に内部高電源電圧を印加すれば、内部高電源電圧発生部20のチャージパンピング効率が低下しないため、セルフリフレッシュ動作がエラー無しでうまく達成される。図2は図1の内、モード検出及びリフレッシュ制御部の具現形態を示す詳細ブロック図である。図2を参照すれば、前記モード検出及びリフレッシュ制御部50は、コマンドバッファ51、コマンドデコーダ52、リフレッシュタイマ54、スイッチ53、マルチプレクサ55及びリフレッシュアドレスカウンタ部56を含む。コマンドバッファ51は印加されるコマンド信号CLK、CSB、RASB、CASB、WEBをバッファリングして出力する。ここで、CLKは同期を合せるためのクロック信号を示し、CSBはチップを選択するためのチップセレクタ信号を示す。また、RASBはローアドレスストローブ信号を示し、CASBはコラムアドレスストローブ信号を示す。WEBは読み出し書き込み動作に対するフラッグの役割をするライトイネーブル信号を示す。通常、CSB、RASB、CASB及びWEBを組み合わすと、アクティブコマンド信号及びオートリフレッシュコマンド信号が得られる。また、前記オートリフレッシュコマンド信号とクロックであるイネーブル信号との組み合わせによってセルフリフレッシュ動作モードの進入を示す動作モード検出信号PSELFがアクティブにされる。したがって、コマンドデコーダ52はコマンドバッファ51の出力と印加されるバンクアドレスBADD及びバンク制御信号BCとを受信してデコーディングし、動作モード検出信号PSELF、第1制御信号TC、及び第2制御信号MCを出力する。リフレッシュタイマ54は第1制御信号TCに応答してリフレッシュ動作タイムパルスを区別的に生成する。ここで、セルフリフレッシュ動作モードでは、セルフリフレッシュ動作タイムパルスRT2が生成される。セルフリフレッシュ動作タイムパルスRT2のハイ区間は、図3の波形である3C内の区間T10、T11、T12、T13の内で何れか1つに対応され得る。スイッチ53は動作モード検出信号PSELFに応答して第2制御信号MCをスイッチングし、マルチプレクサ選択信号として出力する。マルチプレクサ55はマルチプレクサ選択信号MCに応答してリフレッシュ動作タイムパルスRT2をバンク別、またはバンクグループ別に印加する。メモリセルアレイ60が4個のメモリバンク61、62、63、64に構成された場合に、4個のリフレッシュアドレスカウンタ56a、56b、56c、56dで構成されたリフレッシュアドレスカウンタ部56は、バンク別、またはバンクグループ別にそれぞれ対応して、ラインL21a、L22a、L23a、L24aを通してカウンティングされたリフレッシュアドレスをそれぞれ出力する。図3は図2による動作タイミング図である。図3の波形3Aは、クロックイネーブル信号CKEのタイミングを示し、波形3Bは通常的なセルフリフレッシュ動作区間での外部高電圧印加タイミングを示す、波形3Cは本発明の実施形態によるセルフリフレッシュ動作区間での内部高電圧印加タイミングを示す。図2のラインL34を通して印加されるマルチプレクサ選択信号MCによって、マルチプレクサ55の第1出力端L21bには図3の波形3Cの区間T10に対応するハイパルスが、セルフリフレッシュ動作を実行するための内部高電圧IVPP印加タイミングとして示される。また、マルチプレクサ55の第2出力端L22bには、図3の波形3Cの区間T11に対応するハイパルスが内部高電圧IVPP印加タイミングとして示される。第3出力端L23bには、図3の波形3Cの区間T12に対応するハイパルスが内部高電圧IVPP印加タイミングとして示される。このように、マルチプレクサ55の第4出力端L24bには、図3の波形3Cの区間T13に対応するハイパルスが内部高電圧IVPP印加タイミングとして示される。図3の波形3Bのタイム区間T1のハイパルス区間を第1タイム区間とする場合に本発明の実施形態では、内部高電源電圧IVPPが第1タイム区間より短い第2タイム区間例えば、T10の間複数のメモリバンク61、62、63、64の内、少なくとも1つのメモリバンク例えば、61に印加される。結局、セルフリフレッシュ動作で図2のリフレッシュタイマ54の全体リフレッシュタイム区間は第2タイム区間例えば、T10にバンク、またはバンクグループの個数を掛けた時間に設定されたマージンを合せた値として表わすことができる。例えば、全体リフレッシュタイム区間をtREFIとし、第2タイム区間をtREFUとし、設定されたマージンをREFMARとする場合、tREFI=tREFUバンク、またはtREFI=tREFUバンクグループの個数例えば、4個REFMARとなる。図4は、図1を採用したデータ処理装置の例示的ブロック図である。モバイルデバイスなどと同一のデータ処理装置は、装置の動作のためのクロック信号を生成するクロック生成部200、クロック生成部200とバスラインB1を通して連結され、予め設定されたプログラムによって装置の諸般動作を制御するCPU210、CPU210とバスラインB2を通して連結され、メモリコントロールのためのメモリコントロールハブMCH220、入出力装置I/OのコントロールのためのI/OコントロールハブICH230、バスラインB6を通してI/OコントロールハブICH230に連結されたLANカード250、バスラインB3及びバスラインB4を通してそれぞれ連結された第1DRAM100及び第2DRAM110、バスラインB5を通して連結されたフラッシュメモリ240を含む。図4のようなデータ処理装置がSELLIPEモードに進入した場合に、第1DRAM100や第2DRAM110にはパワーセービングのための動作によって、外部高電源電圧EVPPを印加することは難しい。その場合に、第1DRAM100や第2DRAM110に採用された図1のスイッチング部40はスイッチSWを選択端S2にスイッチングするようにしてセルフリフレッシュ動作が内部高電源電圧IVPPによりうまく行われるようにする。第1DRAM100や第2DRAM110がセルフリフレッシュ動作モードに進入した場合、図1のモード検出及びリフレッシュ制御部50は動作モード検出信号PSELFを活性化する。動作モード検出信号PSELFがアクティブにされると、スイッチング部40のスイッチング動作によって内部高電源電圧IVPPが供給電圧Voutとしてメモリセルアレイ60に印加される。その場合、図2のマルチプレクサ55には図3の波形3Cのようなハイパルスが内部高電圧IVPP印加タイミングとして生成される。結局、内部高電源電圧IVPPはリフレッシュ負荷ローディング分散のため、メモリセルアレイ60の全てのバンクに同時には印加されず、メモリバンク別、またはメモリバンクグループ別に印加される。このように、メモリバンク別、またはメモリバンクグループ別に内部高電源電圧IVPPを印加すると、内部高電源電圧発生部20のチャージパンピング効率の低下を防止することができる。したがって、セルフリフレッシュ動作がエラー無く、うまく達成される。一方、セルフリフレッシュ動作モードからの脱出Exitはセルフリフレッシュ脱出コマンドが印加されてもすぐには行われず、一定のタイムが過ぎた後に行われる。その理由は、セルフリフレッシュ中である同一のローRowに対するセルフリフレッシュ動作を全てのバンク、またはバンクグループで仕上げするためである。結局、波形3Aのようなクロックイネーブル信号CKEがローからハイに遷移された後、一定のタイム間に進行中であった同一ローのすべてのバンク/バンクグループに対するセルフリフレッシュ動作が完了する。ここで、進行中である同一ローのセルフリフレッシュ動作完了のために備えた一定のタイムは10ns以下に設定され得る。上述のように、本発明の実施形態によれば、セルフリフレッシュなどのような特定の動作モードで外部高電源電圧が印加されない場合にも内部高電源電圧を利用して希望の動作をうまく行うことができる。本発明の実施形態では、セルフリフレッシュ動作モードで高電源電圧をバンク別、またはバンクグループ別に印加することを主に説明したが、これに限らず、他の特定動作モードや特定動作電圧の印加が必要な場合にも本発明の実施形態が拡張的に適用され得る。上述の説明は、本発明の実施形態を中心的に、図面によって例を挙げて説明したが、本発明の技術的思想の範囲内で本発明を多様に変形、または変更できることは本発明が属する分野の当業者であれば、明白なことである。例えば、事案が異なる場合に本発明の技術的思想を逸脱せず、モード検出及びリフレッシュ制御部の詳細の回路構成、またはこれと連結する回路ブロックの配置順序及び詳細の構成を多様に変形、または変更することができる。"