"P個の感光画素を含む複数の行による同一画像行の連続的且つ同期化された読み取り、および異なる行により読み取られた信号の画素毎の総和が可能な総和機能を備えた走査画像センサであって、-照度に比例する電荷を生成するP個の画素の各々N行からなるM個のグループの配列、すなわち前記画素がランクjjは1~Pの範囲で変動の列内のP個の電荷転送レジスタとして構成されていて、ランクmm=1~Mのグループの画素の第N行のランクjの画素内で、前記グループのランクjのN個の画素に集められた電荷の累進的蓄積が可能な配列と、-前記画素配列内で、ランクmの行の読み取り回路が行内に配置されていて、前記行のランクjの各読み取り回路が異なる行のランクjの全ての読み取り回路に共通なランクjの各列導体Ccjに接続されていることにより、画素の行の任意のグループの第N行のランクjの画素内に蓄積された電荷に基づいて前記導体上でアナログ電気信号を与える、画素のグループの第N行のP個の画素内で集められた電荷を読み取るP個の読み取り回路READm,jのM行と、-前記画素配列外で、前記行のランクjのデジタル化回路が、ランクjの列導体に存在するアナログ信号をサンプリングするためのサンプラおよび前記アナログ信号のデジタル値を渡すアナログ/デジタル変換器を含んでいる、P個のデジタル化回路ADCm,jのM行と、-前記変換器から得られ、且つ観察された画像行内のランクjの同一画像点の観察に全て対応している複数のアナログ信号のサンプリングに対応するデジタル値を合算可能なデジタル値の総和手段とを含む画像センサ。前記読み取り回路が、同一列内のN個の画素に蓄積された電荷を表す電位を前記列導体に転送可能な電荷電圧変換回路であることを特徴とする、請求項1に記載の画像センサ。前記読み取り回路が、電荷保存ノードND、第N行の画素の電荷を前記保存ノードへ放出する転送トランジスタT1、前記保存ノードの電位を再初期化するトランジスタT2、前記保存ノード内の電荷量を表す電位を生成するフォロワトランジスタT3、およびM行のうち読み取り回路の1行を選択して、前記行の読み取り回路のフォロワトランジスタを各列導体に接続する行選択トランジスタT4を含むことを特徴とする、請求項2に記載の画像センサ。基本読み取り回路の一部を形成するサンプラが、読み取り回路の再初期化トランジスタに印加される再初期化パルスに追随する電圧基準レベルを最初に保存し、次いで前記転送トランジスタに印加された転送パルスに追随する信号レベルを保存する手段を含むことを特徴とする、請求項3に記載の画像センサ。前記総和手段が前記デジタル化回路内に分散されていることを特徴とする、請求項1~4のいずれか1項に記載の画像センサ。各デジタル化回路に存在するアナログ/デジタル変換器が、比較器およびカウンタを含むランプ変換器であって、前記カウンタが、前記比較器の入力に電圧ランプが印加された際に前記比較器がトリップされるまで一定速度でカウントすることを特徴とする、請求項1~5のいずれか1項に記載の画像センサ。行ランクmおよび列ランクjのデジタル化回路のカウンタの出力が、列内で同一ランクjおよび行ランクm1のデジタル化回路のカウンタの初期化入力に接続されているため、前記ランプ終端におけるランクm1の回路の前記カウンタの内容が、N個の画素のグループが受光した光量の追加に、および同一画像点を認識した別のN個の画素のグループに対応するランクmのカウンタの前の内容に対応していることを特徴とする、請求項6に記載の画像センサ。前記読み取り回路の行が、N行のグループの画素の最終行と後続グループの画素の第1行との間で電荷を転送するか、あるいは1グループの画素の最終行から保存ノードに向けて電荷を放出して、前記放出された電荷の読み取りまたはデジタル化を行なう、のいずれかを選択的に許すべく形成された、感光または非感光画素の行に組み込まれていることを特徴とする、請求項1~7のいずれか1項に記載の画像センサ。ランクmの画素のグループの画素の第N行のランクjの画素内に存在する電荷量を検出する手段と共に、前記電荷量が閾値を上回る場合は行ランクmおよび列ランクjの読み取り回路内の前記電荷を読み取り、あるいは前記電荷量が前記閾値を下回る場合は前記電荷を読み取らずにランクm1の画素のグループの画素の第1行へ転送する手段を含むことを特徴とする、請求項8に記載の画像センサ。P個の感光画素を含む複数の行による同一画像行の連続的且つ同期的読み取り、および異なる行により読み取られて同一画像行に対応する信号の画素毎の総和が可能な総和機能を備えた走査画像センサの動作方法であって、前記センサがP個の電荷転送画素の各々N行からなる複数のグループに分けられていて、行の各グループ内で、画素毎の列内での電荷転送によりアナログ的に総和が実行されて同一画像点に対応する電荷が累進的に蓄積され、各グループの最終行の画素の電荷が当該最終行に関連付けられていて各画素に対して電荷電圧変換を実行する読み取り回路により読み取られ、前記変換から生じたアナログ信号が列導体により、各列に対して各アナログ信号に対応するデジタル値を確定させる各デジタル化回路へ送信され、走査中に同一画像行を認識した行の各グループに対応する複数のデジタル値が各列内で加算されることを特徴とする方法。本発明は、蓄積された電荷を他の画素から受け取る画素が、飽和リスクを高め過ぎることなく電荷の追加を許しながら、過剰にノイズを生じることなく電荷積分を行なうため、総和機能を備えた走査画像センサの動作方法を提案するものであり、P個の感光画素を含む複数の行による同一画像行の連続的且つ同期的読み取り、および異なる行により読み取られて同一画像行に対応する信号の画素毎の総和が可能である。本方法では、画素の行を複数のグループに分けることを提案しており、行の各グループ内で、画素毎の列単位の電荷転送によりアナログ的に総和が実行されて同一画像点に対応する電荷が累進的に蓄積され、各グループの最終行の画素の電荷が当該最終行に関連付けられた読み取り回路により読み取られ、読み取り回路は各画素に対して電荷電圧変換を実行し、当該変換から生じたアナログ信号が列導体列導体の数は行毎の画素数に等しいにより、各列に対して各アナログ信号、換言すれば行の各グループに対応するデジタル値を確定させる対応デジタル化回路へ送信され、走査中に同一画像行を認識した行の各グループに対応する複数のデジタル値が各列内で加算される。従って、画素のグループ内の電荷転送および蓄積による低ノイズアナログ総和は、アナログ総和の結果のデジタル総和と組合わされ、これら全ての総和は走査中に観察された同一画像行に関係している。より正確には、本発明は、P個の感光画素を含む複数の行による同一画像行の連続的且つ同期化された読み取り、および異なる行により読み取られた信号の画素毎の総和が可能な総和機能を備えた走査画像センサを提案するものであり、当該センサは、-照度に比例する電荷を生成するP個の画素の各々N行からなるM個のグループの配列、すなわち当該画素がランクjjは1~Pの範囲で変動の列内でP個の電荷転送レジスタとして構成されていて、ランクmm=1~Mのグループの画素の第N行のランクjの画素内で、当該グループのランクjのN個の画素に集められた電荷の累進的蓄積が可能な配列と、-当該画素配列内で、ランクmの行の読み取り回路が行内に配置されていて、当該行のランクjj=1~Pの各読み取り回路が異なる行のランクjの全ての読み取り回路に共通なランクjの各列導体に接続されていることにより、画素の行の任意のグループの第N行のランクjの画素内に蓄積された電荷に基づいて当該導体上でアナログ電気信号を与える、画素のグループの第N行のP個の画素内で集められた電荷を読み取るP個の読み取り回路のM行と、-当該画素配列外で、当該行のランクjのデジタル化回路が、ランクjの列導体に存在するアナログ信号をサンプリングするためのサンプラおよび当該アナログ信号のデジタル値を渡すアナログ/デジタル変換器を含んでいる、P個のデジタル化回路のM行と、-当該変換器から得られ、且つ観察された画像行内のランクjの同一画像点の観察に全て対応している複数のアナログ信号のサンプリングに対応するデジタル値を合算可能なデジタル値の総和手段とを含んでいる。当該構造は、アナログ電荷の総和をN本の連続的行上において低ノイズでアナログ総和の結果のデジタル総和と組合わせるものであり、当該デジタル総和により高速動作が可能になる。N行の画素の各グループの後ろに配置された読み取り回路は、列内のN個の画素に蓄積された電荷を表す電位を列導体に転送可能な電荷電圧変換回路である。これらの読み取り回路は、原理的には、電荷保存ノード、第N行の画素の電荷を保存ノードへ放出する転送トランジスタ、保存ノードの電位を再初期化するトランジスタ、保存ノード内の電荷量を表す電位を生成するフォロワトランジスタ、およびM行のうち読み取り回路の1行を選択して、デジタル化回路内で電位がサンプリングされる時点で当該行の読み取り回路のフォロワトランジスタを各列導体に接続する行選択トランジスタを含んでいる。基本デジタル化回路の一部を形成するすサンプラは好適には、読み取り回路の再初期化トランジスタに印加される再初期化パルスに追随する電圧基準レベルを最初に保存し、次いで転送トランジスタに印加された転送パルスに追随する信号レベルを保存する手段を含み、アナログ/デジタル変換器は次いでこれら2レベル間の差分を変換する。再初期化パルスおよび転送パルスは好適には、M行の全ての読み取り回路に共通であって、これらのパルスの周期性は、画素の行内における電荷の積分に要する時間に対応している。総和手段は好適にはデジタル化回路内で分散されている。従って、ランクmの行のランクjの基本デジタル化回路内に基本総和手段が存在し、ランクmの行のグループの電荷のアナログ総和の変換から得られた現在のデジタル値を、既にランクm-1のデジタル化回路のグループから得られているデジタル値に加算する。各デジタル化回路内に存在するアナログ/デジタル変換器は好適には、比較器およびカウンタを含んでいるランプ変換器であり、カウンタは、比較器の入力に電圧ランプが印加された際に比較器がトリップされるまで一定速度でカウントする。行ランクmおよび列ランクjのデジタル化回路のカウンタの出力は好適には、列内で同一ランクjおよび行ランクm1のデジタル化回路のカウンタの入力に接続されているため、ランプの終端におけるランクm1の回路の前記カウンタの内容が、N個の画素のグループが受光した光量の追加に、および同一画像点を認識した別のN個の画素のグループに対応するランクmのカウンタの前の内容に対応している。読み取り回路の行を、N行からなるグループの画素の最終行と後続グループの画素の第1行との間で電荷を転送するか、あるいは1グループの画素の最終行から保存ノードに向けて電荷を放出して、放出された電荷の読み取りまたはデジタル化を行なう、のいずれかを選択的に許すべく形成された、感光または非感光画素の行に組み込むように構成することが可能である。特定の実施形態において、ランクmの画素のグループの画素の第N行のランクjの画素内に存在する電荷量を検出する手段と共に、電荷量が閾値を上回る場合は行ランクmおよび列ランクjの読み取り回路内の当該電荷を読み取り、あるいは電荷量が当該閾値を下回る場合は当該電荷を読み取らずにランクm1の画素のグループの画素の第1行へ転送する手段を提供する。読み取り回路の行は、感光画素の第N行に沿って積分可能である。N本の連続的な行の同一ランクjの画素に対応するデジタル値を蓄積するランクjのアキュムレータレジスタ内で行のランクjの画素に対応するデジタル値の総和は既に仏国特許第2906080号明細書に提案されている点に注意されたい。この方法では、これらの画素は、電荷転送画素ではなく電荷電圧変換が画素内で実行される能動CMOS画素である。結果的に生じたアナログ電圧はデジタル形式に変換され、走査に同期化された信号積分への信号の加算は、画素から得られた信号のデジタル加算である。これらの変換およびデジタル加算により極めて高レベルのノイズが生じるが、本発明ではより大きい総和の合計数を維持しながらデジタル加算の回数を減らすことにより、ノイズが大幅に減る。本発明の他の特徴および利点は、添付の図面を参照しつつ以下の詳細記述により明らかになろう。図1に、センサの全般的アーキテクチャを示す。図の上部が感光部分である。当該部分は、P個の感光画素の各々N行からなるM個のグループを含んでいる。各グループには1~Mの番号が付けられている。画素の行のグループは添え字1~Mが付けられたTDIすなわちTDI1~TDIMと表記される。2個の連続するグループ各々の間に各デジタル化回路が以下のように配置されている。すなわち、READ1はグループTDI1に関連付けられて後者とグループTDI2の間に配置されている。同様に、READ2はグループTDI2に関連付けられ、グループTDIMの後ろに配置されて後者と関連付けられたREADMまで以下同様である。センサが走査のいずれの方向にも等しく良好に動作することが望ましい場合、回路READ0は適宜グループTDI1の前段に配置されていてもよい。各グループTDImmはM個の中のグループを表記する添え字は、N行P列の配列を含んでいて、慣習的に、画素Pm,i,jはランクiiは1~Nの範囲で変動するの行とランクjjは1~Pの範囲で変動するの列の交点でランクmmは1~Mの範囲で変動するのグループ内に配置されている。画素のグリッドは、列電荷転送モードで動作するグリッドである。換言すれば、持続期間Tの各単位積分時間の後で、時間Tに間に当該行の照射により生成された電荷を含む、ランクiの画素の行に存在する電荷が、直上のランクi1の行に放出される。これは、ランクi-1の直前の行の電荷がランクiの行に放出されて、ランクi1の行に放出されたものを代替するように、全ての行について同時に行なわれる。第1行の場合、放出された電荷は代替されず、従って積分時間の終了後は、時間T内における画素内の光の積分から生じた電荷しか存在しない。ランクiの行の場合、時間T内での積分時間の終了時点で行に存在する電荷は、今経過したばかりのi個の積分時間内にランク1~iの行に沿って積分された電荷の総和である。画像は、画素のi行がi個の期間T内に同一画像行を認識したように、時間Tと同期してセンサに相対的に移動される。同一画像行のN回の観察の蓄積に対応する最終行の電荷は、そこで読み取ることができるように、読み取り回路READMにおける各積分時間の後で放出される。好適な実施形態において、電荷を読み取る次いで破壊するか、または積分を続けるために次のランクm1の行のグループへ転送するかを選択することができることがわかるが、照度が弱い所では後者の転送が有用である。このような電荷転送を可能にする感光画素の構成はよく知られている。これらは画素の各行に対して複数の電極を使用し、これらの電極は画素の行に沿って延在しており、画素の各行に対して同一である2値の間で切り替わる電位が、一方の行から他方への電荷の移動がグループの全ての行について、更には異なるグループの全ての行についても同時に供給される。当該電極は、電位井戸および電位障壁の形成、および一方の井戸から他方への電荷の移動を制御する。これらの電極は図示しておらず、画像の走査と同期化された電荷転送を提供する電極の全ての制御信号または制御フェーズを単に項ΦTDIと表記する。ΦTDIフェーズは、行の全てのグループの画素の全ての行について同一である。いくつかの従来方式の電荷転送画素技術は、2レベルの多結晶シリコンゲートを使用し、その第1のレベルはより効果的な電荷転送を提供するために第2のレベルにより部分的に覆われている。他の、より最近の技術は1レベルの多結晶シリコンしか使用しないが、これらにはMOSまたはCMOSトランジスタ集積回路技術との互換性がより高いという利点があり、本発明によるセンサのアーキテクチャがMOSトランジスタの読み取り回路の利用を必要とするため、これらの技術は好適である。グループTDImに関連付けられた読み取り回路READmは、P個の基本読み取り回路READm,jを配列TDIm内の画素の各列に1個づつ含んでいる。ランクjj=1~j=Pの各基本デジタル化回路は、ランクjの列導体CcjにグループTDImの最終行のランクjの画素内に存在する電荷量を表す電位を転送すべく電荷電圧変換を実行するトランジスタ回路である。従って、従来の電荷転送配列で用いるデジタル化回路とは対照的に、読み取り回路は、配列の最終行から電荷を集めて単一の変換回路の方へ送る水平電荷転送シフトレジスタではない。列ランクjの基本読み取り回路READ1,j第1のグループTDI1に関連付けられたの詳細を図1に示す。これは、グループTDI1のランクNの画素P1,N,jからの電荷が放出される中間保存ノードND、放出を実行する転送トランジスタT1、放出の後で保存ノードから電荷を放電する再初期化トランジスタT2、電荷を電圧に変換するフォロワトランジスタT3、および保存ノードに蓄積された電荷を表す電位が当該導体に転送される際にフォロワトランジスタを列導体Ccjに接続するグループ選択トランジスタT4を含んでいる。保存ノードから電荷を逆方向にグループTDI2から読み取り回路READ1の方へ転送する必要があれば第2の転送トランジスタT5が設けられる。転送トランジスタT1は、信号TRAaにより制御されて、最終行の画素の電荷保存領域を保存ノードNDに、接続する浮遊拡散。再初期化トランジスタは、信号RSTにより制御されて、保存ノードを基準電位にある放電ドレインに接続する。フォロワトランジスタT3のゲートは保存ノードに接続され、ドレインは電力供給電位に接続され、ソースは選択トランジスタT4のドレインに接続されている。選択トランジスタは、読み取り回路READ1,j用の選択信号SEL1により制御されて、フォロワトランジスタT3のソースを列導体Ccjに接続する。選択信号SEL1は、読み取り回路READ1,jの行全体に共通である。第2の転送トランジスタT5が存在する場合、信号TRAbにより導電状態にすることができる。読み取り回路READmは、画素の列方向に、画素の1行の高さに等しいかまたはこの高さの倍数である高さを占めるため、画像行が異なる行のグループを連続的に横断する際に、画像行の走査と積分時間Tの間の同期を維持することが可能になる。以上でセンサの感光部分の記述を終える。図1の下部に、センサのデジタル化およびデジタル総和の部分を示す。この部分は、画素の行のグループの数に等しい、換言すればMに等しいデジタル化回路の数の行を含んでいる。デジタル化回路の行をADC1~ADCMと表記する。各行は、P個の基本読み取り回路ADCm,jを含んでいる。デジタル総和回路はまた、デジタル化回路の出力に基づいて加算を実行すべく設けられている。ランクj=1~j=Pの基本読み取り回路の入力は列導体Ccjである。同一画像点に対応するN個の電荷量の加算から生じた電位が、基本読み取り回路によりランクjの列導体に印加される。異なる画素の行のグループについて連続的に列導体に電位が印加されるが、並列に動作するP個の基本読み取り回路が存在して、各々に各列導体が関連付けられているため、これは画素の全ての列について各々の場合に同時に行なわれる。N行の各グループについて列導体への電位移動の反復間隔が積分時間Tであり、この時間T内で全てのグループを連続的に読み取らなければならない。従って、各時間Tにおいて読み取りシーケンスは、画素の行のM個のグループの各々のランクNの最終行から得られたデータの列導体に連続的に転送すべく、読み取り回路READ1~READMの連続的アドレス指定を含んでいる。読み取り回路選択信号SEL1~SELMは従って、順次追随する。再初期化信号RSTは全センサに共通であっても、あるいは別々であってもよい。転送信号TRAaまたはTRAbは全センサに共通である。デジタル化回路ADC1~ADCMの各行は、読み取り回路READ1~READMの各行に関連付けられている。ランクmのデジタル化回路の行は、列導体がランクmのデジタル化回路からデジタル化すべき電位を受け取った場合にデジタル化する目的で起動される。このため、デジタル化回路ADCmは、ランクmの読み取り回路の選択に用いたのと同一の選択信号SELmにより制御される。図1に、同一ランクの基本読み取り回路READ1,jに関連付けられた、列ランクjおよび行ランク1の基本読み取り回路ADC1,jの可能な例の詳細を示す。これは、2重サンプリングを実行すべく設計されたサンプリング/保持回路およびランプ型アナログ/デジタル変換器を含んでいる。サンプラは2個のコンデンサC1、C2、およびトランジスタスイッチを含んでいて、ランプ変換器は、時計CLKによリセットされた一定速度でカウントするカウンタCPTおよび当該カウンタの停止を制御する比較器CMPを含んでいる。サンプラのコンデンサC1は一端が基準電位に接続され、列導体Ccjに接続可能なスイッチに他端が接続されている。このスイッチは、ランク1の行のP個のサンプラに共通な第1の信号SHR1により制御される。コンデンサC2は一端において、コンデンサC1に用いたのと同一の基準電位から始まる線形ランプ電圧を受け取る。コンデンサC2の他端はスイッチにより列導体Ccjに接続されている。このスイッチは、ランク1の行全体に共通の信号SHR1により制御される。しかし、コンデンサは上述の2個のスイッチにより列導体には直接接続されていない。信号SEL1により制御される選択スイッチにより、関心対象の行、この場合はランク1の行を選択する間だけ、コンデンサに接続可能になる。デジタル化回路の所与の行ADCmのサンプリングは、以下のように2段階で生じる。a読み取り回路の保存ノードNDの再初期化の後で、行が選択され、当該行の信号SHRが確立され、従って当該行に対応する再初期化レベルがコンデンサC1に保存され、同一ランクのデジタル化回路READmに起因して現時点で当該レベルが列導体に存在し、これらの動作はランク1~mの全ての行について繰り返されるb配列全体TRAaについて保存ノードへの大域的電荷転送が行なわれ、当該行が再び選択されSELmが有効、当該行の信号SHSmが確立され、従って当該行に対応する有用信号レベルがコンデンサC2に保存されるが、再び選択される読み取り回路READmに起因して当該レベルは列導体に存在し、これらの動作は次いで全ての行について繰り返される。この段階で、コンデンサは、各行1~mの各基本回路について、再初期化電位レベルおよび有用信号電位レベルを含んでいる。これらのレベルにより帯電されるコンデンサの端子は比較器CMPの入力に接続されている。コンデンサC2に印加された変換ランプRMPは次いで、配列全体に対して起動される。この点で、有用信号電位が基準電位よりも負側に大きいと仮定され、基準電位から生じる電圧ランプが用いられ、基準電位は有用信号の可能な最大レベルを表す。カウンタCPTによるカウントは、ランプの開始が起動されるのと同時に起動される。ランプは比較器の1個の入力で電位を上昇させる。当該入力における電位が他の入力における電位に達したならば、比較器は切替わってカウントを中断する。カウンタの最終的な内容は、有用電位レベルおよび再初期化レベルの差に比例するデジタル値である。これは従って、有相関2重サンプリングによるデジタル化の結果を表している。変換は、センサの全てのデジタル化回路について同時に実行される。時計CLKは、それら全てに共通である。ランプRMPはまた、全ての回路に共通であり得る。変換は、全てのコンデンサC2が有用な値に帯電された時点と、読み取り回路内で新規の再初期化値の読み取りが開始された時点との間の期間Tを以て周期的に実行される。この時点で、デジタル化回路の全てのカウンタがデジタル値を含んでいる。電荷シフトおよび積分動作には、センサの画素の同一列の異なる画素による同一画像の観察に対応する全てのデジタル値の加算が必要である。これらのデジタル値は従って、この総和のためにカウンタから抽出される。一般的な場合、ランクmの読み取り回路による画像点の観察と、ランクm1の読み取り回路との間にN期間の時間シフトが存在するため、同一列内の各種カウンタに保存されたデジタル値は同一画像点と対応していない。従って、個々のカウンタの内容は保存され、次いで同一画像点に対応する内容に加算されなければならない。この保存は、各行についてメモリMEM内で実行される。各期間Tにおいて新規のデータ要素を受け取る必要があるため、カウンタの内容は読み取られた後でゼロにリセットされる。デジタル加算は、同一画像点に対応するデジタルデータを加算するためにどの加算を実行するかを決定するシーケンサSEQの制御下で加算器ADDにより実行される。加算器の出力Sは所望の画像を表す。加算のシーケンシングは比較的複雑で巨大なメモリ容量を必要とするため、異なる実施形態では、読み取りの後でカウンタの内容をゼロにリセットせずに、前のN行を各々含むグループにより同一画像点に対して得られたデジタル値の蓄積を既に表す初期値を各変換の前にカウンタにロードするのが好適である。カウンタは次いで、当該初期値からカウントして、その最終的な内容が当該画像点の補助的蓄積を表す。この内容は、デジタル化回路の次の行へ送信されるが、後者が依然として同一画像点と対応する値を変換すること求められている時点で次のカウンタに初期値をロードするため、N行の画素のシフトに対応するN×T時間の遅延を伴う。この処理は、全てが同一画像点に対応する、全てがM個のデジタル値の蓄積を含むデジタル化回路の最終行のカウンタを用いて同様に続けられ、これらM個のデジタル値自身が、同一画像点を認識したN個の画素により供給された電荷の蓄積である電荷の変換である。図2に、上述の解決策の実施形態を示す。デジタル化回路のランクmの行が、シフト期間Tで垂直方向へのシフトレジスタとして動作するデジタルレジスタのN行によりランクm1の次の行から分離される。ランクmの行カウンタの内容がレジスタの第1の行内へ転送され、次いで各期間において1行のレジスタの内容が次の行に進む。N個の期間の終了時点で、レジスタの最終行の内容が、ランクm1のデジタル化回路の行のカウンタにデジタル初期化値として印加される。変換を行なう間、カウンタはこの値からカウントする。デジタル化回路ADCmの行に続くデジタルレジスタの各々N行からなるグループをSHIFTREGmと表記する。この行のカウンタは、必要とされるデジタル値の蓄積を含んでいるため、行ADCMの後ろにシフトレジスタは存在しない。行ランク2および列ランクjの基本デジタル化回路ADC2,j詳細を示す。これは、図1のものに類似していて、同様に動作するが、カウンタへの初期化入力が存在し、当該入力は前のランクのシフトレジスタSHIFTREG1の第N行の出力を受け取り、カウンタの出力は、後のランクのシフトレジスタSHIFTREG2のレジスタの第1の行に接続される。図1の回路において、図2のものと同様に、双方向走査センサが必要とされる場合、追加的な読み取り回路READ0が必要なことは明らかであり、読取り回路および対応するデジタル化回路の選択の同期化は明らかに再構成されなければならない。すなわち、上述とは反対方向に走査する場合、ランクmのグループのランク1の第1の行が同一行のN回の獲得の蓄積を含んでいて、ランクm-1の読み取り回路が当該蓄積を読み取るが、当該蓄積をデジタル化するのはランクmのデジタル化回路の行である。その結果、デジタル化のためにランク0の補足的な行が提供されない限り、ランクm-1の読取り回路の選択信号SELをランクmのデジタル化回路の選択信号と同期化する必要がある。もう一方の方向では、ランクmの読み取り回路の選択がランクmのデジタル化回路の選択と同期化されていた。上の記述において、読み取り回路READmの行は上述の保存ノードおよび5個のトランジスタだけを含む電気回路の行であると仮定していた。読み取り回路の行は、N行の2個のグループ間での直接転送を許す電荷転送領域の形で行として構成されていてもよい。この場合、転送トランジスタTRAaおよびTRAbを設ける必要がなく、これらは画素間の通常の転送ゲートで代替される。また、読み取り回路の行を感光画素の行として構成することも可能であり、通常は感光電荷の生成用に予約されている表面の一部が、感光表面の残りの部分から電気的に絶縁された保存ノードを収容すべく用いられる。図3に、この解決策を示す。ここでは例えばランクmおよびm1の各々N行からなる2個の連続的なグループ間の通過領域を見ることができる。画素Pm,N-1,jグループmの最後から2番目の行、Pm,N,j最終行、Pm1,1,jおよびPm1,2,j次のグループm1の第1および第2行を有する、ランクjの画素の単一の列を示す。ランクmの読み取り回路の一部を形成する再初期化トランジスタT2、フォロワトランジスタT3、および選択トランジスタT4を第N画素Pm,N,jの隣に示す。これらの画素は転送ゲート12により分離された光子捕捉領域10として記号的に示しているが、実際には画素はより複雑であってよい。第N画素の表面の一部を用いて、電荷保存ノードND基板PにおけるN型拡散であってよいを生成する。当該ノードNDは、図1に関して言及した転送ゲートTRAa、換言すれば第N画素から保存ノードへ電荷を転送するゲートとして機能するゲート14により分離される。当該ノードは、図1に関して説明したように、フォロワトランジスタT3のゲート、および再初期化トランジスタのソースに接続されている。この構成では、第N画素に保存された電荷は、保存ノードの方へ偏向されない限り、自然に次の行のグループの第1の画素の方へ進むことが分かる。ゲート14は、アナログ電荷の蓄積を続けるべく電荷が通過するを許すか、あるいはデジタル化する目的で保存ノードの方へ偏向させるかを選択的に制御可能である。特に、電荷量が少なければい電荷の通過を許し、電荷量が多ければ保存ノードの方へ偏向させるように構成することが可能である。第1の場合、電荷は自身の経路に沿って前進し、次のグループの行の画素からの電荷と共に蓄積されて、アナログ/デジタル変換を受けず、且つデジタル的に加算されずに低ノイズでアナログ的に蓄積され続ける。第2の場合、電荷はデジタル化され、デジタル総和が実行される。また、ゲート14の適当な分極化を用いて画素内に存在する電荷量を調べることも可能である。ゲート14の定常的な分極化を選択して、ある電荷量閾値を超える第N画素の電荷を自然に保存ノードへオーバーフローさせ、次いで電荷放出の存在を調べるために保存ノードの電位を検出し、自然放出があった場合、過剰な電荷があると考えられるため、当該電荷を読み取り、デジタル化して、画素の行の他のグループ用にデジタル化された電荷にデジタル的に加算しなければならない。この場合、第N画素と保存ノードの間の障壁を完全に開くための信号がゲートに印加され、集められた電荷が読み取られる。一方、電荷放出が検出されなかった場合、行の次のグループへのアナログ積分が継続可能であると考えられ、第N画素に含まれる電荷は読み取られず、当該電荷はグループmの第N画素から次のグループの第1の画素の方へ移動する。感光性を有する第N行を読み取り行として用いる解決策が可能なのは、当該画素が、第N-1の画素から第Nの画素へ、および後者から次のグループの行へ向かう電荷の転送を乱すことなく、読み取り回路の電荷保存面およびトランジスタを含む程度に十分大きい場合だけである。第N画素の保存表面10は必ずしも感光性ではない点に注意されたい。当該表面は不透明な層によりマスクされていてよく、この場合、電荷の積分はN-1個の画素だけで生じるが、保存表面は、あたかも電荷転送型の、換言すれば、ランクmの行のグループから次のグループへの電荷の転送を許す感光画素であるかの如く形成される。これら各種の実施形態において、行数Nが場合に応じてあるグループから別のグループに変化するように構成することが可能である。明らかに、図2の実施形態におけるデジタルレジスタの行数は依然として関連付けられた画素の行のグループの行数に合致する。これまでサンプラが各々、再初期化レベルおよび有用信号レベルを各々保存する2個のコンデンサを有しているように記述してきたが、2個のレベルを連続的に保存する単一のコンデンサを備えたサンプラを用いてもよい。全ての画素について変換誤差を平均化すべく、M個のデジタル化回路の全てを用いて同一画像行が連続的に変換されていた点に注意されたい。図2の実施形態において、読み取り回路は、最終行への伝搬を確認すべくカウンタの第1の行に試験シーケンスを送信することにより、画素配列内とは独立に試験することができる。センサは、変換器ランプの勾配を変更することにより、平均的光量に適合させることができる。平均光量を適合させる他の方法は、光量が高い箇所で用いるデジタル変換段階の数を減らして、総和されたデータ単にM’段階M’Mで用いることである。本発明によるセンサは、後面センサー回路のトランジスタが形成された前面の反対側で照らされる厚さが薄い基板に形成することができる。"