"走査線とデータ線との交差に対応して、メモリ回路、画素電極、共通電極及び電気泳動素子を含む画素が形成されている表示部を備え、第1の色又は第2の色を用いて前記表示部に画像を表示可能な電気泳動表示装置であって、第1の制御線、第2の制御線、電位制御部及びスイッチ回路を備え、前記メモリ回路は、前記データ線から供給されたデータを保持し、前記電位制御部は、前記第1の制御線に第1の電位及び第2の電位を供給し、前記第2の制御線に前記第1の電位及び前記第2の電位を供給し、前記スイッチ回路は、前記メモリ回路に保持されたデータに基づき、前記第1の制御線又は前記第2の制御線のいずれかを選択し、当該選択された制御線と前記画素電極とを接続させ、前記表示部全体を前記第1の色又は前記第2の色とする場合には、前記メモリ回路に保持されたデータを書き換えず、前記電位制御部が、前記第1の制御線及び前記第2の制御線のいずれにも前記第1の電位又は前記第2の電位を供給することを特徴とする電気泳動表示装置。請求項1に記載の電気泳動表示装置を備えたことを特徴とする電子機器。電気泳動表示装置に画像を表示させるためには、電気泳動素子を挟持する電極の間に十分な電位差を与えなくてはならないため、メモリ回路の電源電圧は10V以上が必要である。このとき、隣り合う画素で異なった色を表示していると、隣り合う画素の画素電極には異なった電位が入力されている。そのため、隣り合う画素電極の間では大きな電位差が発生するので、電気泳動素子を基板に固定している接着剤などを介して、隣り合う第1の電極の間でリーク電流が流れる。1画素あたりのリーク電流が小さくても、電気泳動表示装置の表示部全体のリーク電流は大きくなり、消費電力の増大につながっていた。なお、このリーク電流の発生については、後述する実施の形態において図10を参照して詳細に説明している。また、リーク電流が発生するということは、画素電極において電気化学的反応が生じる可能性を示す。すなわち、イオン性マイグレーションや腐食の発生により画素電極の信頼性が損なわれる可能性があった。そこで、例えば金、白金などの化学的に安定で腐食に強い材質を画素電極に用いると信頼性を向上させることが可能であるが、製造コストが増大する。本発明は、画素間のリーク電流を抑えることができ、省電力性及び信頼性を向上させた電気泳動表示装置を提供することを目的との一つとし、かかる電気泳動表示装置に好適な駆動方法を提供することを目的の他の一つとする。さらに、アクティブマトリクス型の電気泳動表示装置では、すでに表示している画像元画像から次に表示する画像新画像に表示を切り替える場合、残像が出ないようにするための予備表示動作を実行する。例えば、表示部全体を白表示する動作全白表示や、表示部全体を黒表示する動作全黒表示、あるいは、全白表示と全黒表示とを繰り返し実行する動作、さらには、元画像又は新画像の反転画像を短期間表示させる動作、などを実行する。そして、このような予備表示動作を行った後で、新画像を表示する。上記の予備表示動作を含む画像切替シーケンスは電気泳動表示装置が使用される環境下での高品位な表示高コントラスト、残像フリーを実現するのに不可欠である。しかしながら、かかる画像切替シーケンスでは、画像切替のたびに、全白、全黒、あるいは反転画像のデータを画素に転送する必要があり、電気泳動表示装置の消費電力を増大させる原因となっていた。そこで本発明は、画像切替シーケンスを効率化することができ、消費電力を低減できる構成を具備した電気泳動表示装置、効率的な画像切替シーケンスを備えた駆動方法を提供することを目的の他の一つとする。本発明の電気泳動表示装置は、走査線とデータ線との交差に対応して、メモリ回路、画素電極、共通電極及び電気泳動素子を含む画素が形成されている表示部を備え、第1の色又は第2の色を用いて前記表示部に画像を表示可能な電気泳動表示装置であって、第1の制御線、第2の制御線、電位制御部及びスイッチ回路を備え、前記メモリ回路は、前記データ線から供給されたデータを保持し、前記電位制御部は、前記第1の制御線に第1の電位及び第2の電位を供給し、前記第2の制御線に前記第1の電位及び前記第2の電位を供給し、前記スイッチ回路は、前記メモリ回路に保持されたデータに基づき、前記第1の制御線又は前記第2の制御線のいずれかを選択し、当該選択された制御線と前記画素電極とを接続させ、前記表示部全体を前記第1の色又は前記第2の色とする場合には、前記メモリ回路に保持されたデータを書き換えず、前記電位制御部が、前記第1の制御線及び前記第2の制御線のいずれにも前記第1の電位又は前記第2の電位を供給することを特徴とする。本発明の電気泳動表示装置は、電気泳動粒子を含む電気泳動素子を一対の基板間に挟持してなり、複数の画素からなる表示部を備えた電気泳動表示装置であって、前記表示部に、前記画素ごとに形成された画素電極と、前記電気泳動素子を介して複数の前記画素電極と対向する対向電極と、各々の前記画素と接続された第1及び第2の制御線と、が設けられており、前記画素ごとに、画素スイッチング素子と、前記画素スイッチング素子に接続されたメモリ回路と、前記メモリ回路の出力信号によりスイッチングされて前記画素電極と前記第1又は第2の制御線との接続状態を切り替えるスイッチ回路と、が設けられていることを特徴とする。この構成によれば、メモリ回路に入力される画像データは、画素電極と第1及び第2の制御線とを電気的に接続するスイッチ回路のスイッチングに用いられ、画素電極に対する電位入力は第1又は第2の制御線を介して成される。かかる構成では、画素電極と接続される第1及び第2の制御線がリーク経路となるが、これらの制御線は、画素電極への電位入力を行う期間にのみ回路と接続して信号入力可能な状態とすればよく、その他の期間では電気的に切断されたハイインピーダンス状態とすることができる。そして、第1及び第2の制御線の少なくとも一方がハイインピーダンス状態となっていれば、かかる制御線においてリーク経路は遮断されるため、隣接画素間のリーク電流の発生を抑えることができる。このように、本発明によれば、隣接画素間のリーク電流を抑えることができ、またリーク電流に起因する信頼性の低下も効果的に防止することができる。また、上述したように、本発明ではメモリ回路に入力される画像データとは独立に、第1及び第2の制御線から画素電極に入力される電位を制御することができ、画素の表示状態を制御できる。すなわち本発明では、画像データを画素に転送することなく、全白表示や全黒表示といった予備表示動作を行うことができ、予備表示動作に係る消費電力を節約することができる。走査線及びデータ線を介して前記画素に接続され、前記画素スイッチング素子を介して前記メモリ回路に画像データを供給する画素駆動部と、前記第1及び第2の制御線と前記対向電極とに接続され、前記第1及び第2の制御線を介して前記スイッチ回路に前記画素電極への印加電圧を供給するとともに、前記対向電極に対して、前記第1及び第2の制御線に供給される電位に対応する第1及び第2の電位を繰り返す1周期以上の矩形波を供給する電位制御部と、を有することが好ましい。すなわち、画素に対して表示すべき画像データを供給する画素駆動部と、画像データに基づく表示を行うために画素電極及び対向電極に印加される電圧を供給する電位制御部とを具備していることが好ましい。本発明では、対向電極に対して第1の電位と第2の電位を繰り返す矩形波を供給するようになっており、本明細書においてコモン振り駆動と称する駆動方式を採用する。このコモン振り駆動方法によれば、画素電極と対向電極とに印加する電位をハイレベルHとローレベルLとの2値により制御可能であるため、低電圧化が図れるとともに、回路構成をシンプルにすることができる。また、画素スイッチング素子としてTFTThinFilmTransistorを用いた場合には、低電圧駆動によりTFTの信頼性を確保することができるというメリットがある。前記メモリ回路が互いに異なる信号を出力する第1及び第2の出力端子を有しており、前記スイッチ回路が、前記第1の制御線と前記画素電極との間に接続されるとともに前記第1の出力端子の出力によりスイッチングされる第1のトランスファゲートと、前記第2の制御線と前記画素電極との間に接続されるとともに前記第2の出力端子の出力によりスイッチングされる第2のトランスファゲートと有する構成とすることができる。この構成によれば、トランスファゲートにより画素電極と接続させる第1又は第2の制御線を択一的に選択し、画素電極の電位を制御することができる電気泳動表示装置とすることができる。この場合、メモリ回路は複数の出力端子を有しており、例えばインバータを組み合わせたラッチ回路とすることができる。前記スイッチ回路が、前記第1の制御線と前記画素電極との間に接続された第1のトランジスタと、前記第2の制御線と前記画素電極との間に接続された第2のトランジスタとを有しており、前記第1及び第2のトランジスタのうち一方のトランジスタがP型トランジスタであり、他方のトランジスタがN型トランジスタである構成とすることもできる。このような構成とした場合にも、メモリ回路から出力される信号に基づいて、画素電極と接続される第1又は第2の制御線を択一的に選択することができる。また、かかる構成によれば、スイッチ回路を2個のトランジスタで構成できるため、スイッチ回路の占有面積を狭くすることができ、画素の高精細化にも容易に対応できる構成となる。また、スイッチ回路における寄生容量及び消費電力の低減にも有利な構成となる。前記メモリ回路が互いに異なる信号を出力する第1及び第2の出力端子を有しており、前記スイッチ回路が、前記第1の制御線と前記画素電極との間に接続されるとともに前記第1の出力端子の出力によりスイッチングされるN型トランジスタからなる第1のトランジスタと、前記第2の制御線と前記画素電極との間に接続されるとともに前記第2の出力端子の出力によりスイッチングされるN型トランジスタからなる第2のトランジスタと、を有する構成とすることもできる。このように、スイッチ回路が2個のN型トランジスタからなる構成とした場合にも、メモリ回路から出力される信号に基づいて、画素電極と接続される第1又は第2の制御線を択一的に選択することができ、同様の作用効果を奏する。かかる構成では、メモリ回路の第1及び第2の出力端子からの出力を利用することで、同一チャネル型のトランジスタにより第1及び第2の制御線の選択を行えるようにしている。前記メモリ回路が互いに異なる信号を出力する第1及び第2の出力端子を有しており、前記スイッチ回路が、前記第1の制御線と前記画素電極との間に接続されるとともに前記第1の出力端子の出力によりスイッチングされるP型トランジスタからなる第1のトランジスタと、前記第2の制御線と前記画素電極との間に接続されるとともに前記第2の出力端子の出力によりスイッチングされるP型トランジスタからなる第2のトランジスタと、を有する構成とすることもできる。このように、スイッチ回路が2個のP型トランジスタからなる構成とした場合にも、メモリ回路から出力される信号に基づいて、画素電極と接続される第1又は第2の制御線を択一的に選択することができ、同様の作用効果を奏する。かかる構成においても、メモリ回路の第1及び第2の出力端子からの出力を利用することで、同一チャネル型のトランジスタにより第1及び第2の制御線の選択を行えるようにしている。前記第1及び第2の制御線が、複数の前記画素に共通の配線であることが好ましい。すなわち第1及び第2の制御線がグローバル配線である構成とすることが好ましい。この構成によれば、制御線を制御する回路パターンと前記制御線の配線とを簡略化し、設計及び製造コストを低減することができる。メモリ回路は、ラッチ回路であることが好ましい。ラッチ回路は、2つのインバータをループ接続したSRAMセルと同様の構成により実現できる。この構成によれば、画素スイッチング素子を介して入力される画像データを電位として保持することができ、一定期間ごとのリフレッシュ操作を行わなくてもスイッチ回路の状態を保持することができ、画素電極の電位を保持することができる。また、異なる信号を出力する複数の出力端子を設けることができるため、スイッチ回路の構成に合わせた適切な制御が可能である。前記電位制御部は、第1の動作として、一部の前記画素を前記第1の階調から前記第2の階調に移行させるとき、前記第1の制御線を前記スイッチ回路から電気的に切断し、前記第2の電位が供給された前記第2の制御線のみを前記スイッチ回路と接続することが好ましい。これにより、隣り合った前記画素の前記第1の電極に異なった前記電位が入力されても、前記第1の制御線が電気的に切断されているので、前記第1の電極の間の前記リーク電流を抑制させ、消費電力を少なくする電気泳動表示装置とすることができる。前記電位制御部は、第2の動作として、一部の前記画素を前記第2の階調から前記第1の階調に移行させるとき、前記第2の制御線を前記スイッチ回路から電気的に切断し、前記第1の電位が供給された前記第1の制御線のみを前記スイッチ回路と接続することが好ましい。これにより、隣り合った前記画素の前記第1の電極に異なった前記電位が入力されても、前記第2の制御線が電気的に切断されているので、前記第1の電極の間の前記リーク電流を抑制させ、消費電力を少なくする電気泳動表示装置とすることができる。前記電位制御部は、前記画素の表示状態を保持するとき、前記メモリ回路、前記スイッチ回路、及び前記第2の電極に接続されるすべての配線を、前記メモリ回路、前記スイッチ回路、及び前記第2の電極から電気的に切断することが好ましい。これにより、画像を保持するときの消費電力を少なくする電気泳動表示装置とすることができる。前記電位制御部は、前記第1の制御線を前記スイッチ回路から電気的に切断し、前記第2の電位が供給された前記第2の制御線のみを前記スイッチ回路と接続することで、一部の前記画素を前記第1の階調から前記第2の階調に移行させる前記第1の動作と、前記第2の制御線を前記スイッチ回路から電気的に切断し、前記第1の電位が供給された前記第1の制御線のみを前記スイッチ回路と接続することで、一部の前記画素を前記第2の階調から前記第1の階調に移行させる前記第2の動作とを交互に繰り返すことで、画像の更新を行うことが好ましい。これにより、画像の更新において前記リーク電流を減少させることで、消費電力を少なくする電気泳動表示装置とすることができる。前記第1の動作と前記第2の動作の切替えに同期して、前記第2の電極に異なる電位が入力されることが好ましい。これによって、前記電位制御部から前記第2の電極に入力される前記電位を前記2つの動作に応じて制御する必要がなくなり、回路パターンを簡略化することができ、製造コストを低減した電気泳動表示装置とすることができる。前記第1の動作の期間と前記第2の動作の期間との間に、前記第1の制御線と前記第2の制御線とが前記スイッチ回路から電気的に切断されている期間を設けることが好ましい。これにより、前記第1及び第2の制御線が電気的に切断されているので、前記リーク電流をさらに減少させ、より少ない消費電力で画像を更新する電気泳動表示装置とすることができる。次に、本発明の電気泳動表示装置の駆動方法は、電気泳動粒子を含む電気泳動素子を一対の基板間に挟持してなり、複数の画素からなる表示部を備えており、前記表示部に、前記画素ごとに形成された画素電極と、前記電気泳動素子を介して複数の前記画素電極と対向する対向電極と、各々の前記画素と接続された第1及び第2の制御線と、が設けられており、前記画素ごとに、画素スイッチング素子と、前記画素スイッチング素子に接続されたメモリ回路と、前記メモリ回路の出力信号によりスイッチングされて前記画素電極と前記第1又は第2の制御線との接続状態を切り替えるスイッチ回路と、が設けられた電気泳動表示装置の駆動方法であって、前記画素スイッチング素子を介して前記メモリ回路に画像信号を入力する第1のステップと、前記第1及び第2の制御線にそれぞれ第1及び第2の電位を供給し、前記メモリ回路からの出力に基づき前記スイッチ回路を動作させることで前記第1又は第2の制御線から前記画素電極に対して電位を入力し、さらに前記対向電極に対して前記第1及び第2の電位を繰り返す矩形波を1周期以上入力する第2のステップと、を有することを特徴とする。かかる駆動方法は、メモリ回路に画像データを入力するステップと、メモリ回路に保持した画像データに基づいて表示動作を行うステップとを備える。すなわち、メモリ回路に入力される画像データとは独立に、第1及び第2の制御線から画素電極に入力される電位を制御して、画素の表示状態を制御するようになっている。したがって、メモリ回路に保持されている画像データを更新することなく、全白表示や全黒表示といった予備表示動作を行うことができるので、予備表示動作に係る消費電力を節約することができる。前記第1のステップにおいて、第1の階調を表示する前記画素の前記メモリ回路に第1の画像信号を入力するとともに、第2の階調を表示する前記画素の前記メモリ回路に第2の画像信号を入力し、前記第2のステップにおいて、前記第1の階調を表示する前記画素では、前記第1の画像信号を保持した前記メモリ回路の出力に基づき前記スイッチ回路を動作させることで前記第1の制御線と前記画素電極とを接続状態とし、前記第2の階調を表示する前記画素では、前記第2の画像信号を保持した前記メモリ回路の出力に基づき前記スイッチ回路を動作させることで前記第2の制御線と前記画素電極とを接続状態とすることが好ましい。すなわち、画像データの階調値に応じて画素電極に接続する第1及び第2の制御線を切り替える駆動方法とすることが好ましい。第1及び第2の制御線の電位を階調値に応じた電位とすることで、画像データに基づく表示を行うことができる。前記スイッチ回路が、前記第1の制御線と前記画素電極との間に接続された第1のトランスファゲートと、前記第2の制御線と前記画素電極との間に接続された第2のトランスファゲートとを有しており、前記第2のステップにおいて、前記メモリ回路の第1の出力端子から出力されるローレベル信号と第2の出力端子から出力されるハイレベル信号とにより前記第1のトランスファゲートをオン状態に切り替えることで前記第1の制御線と前記画素電極とを接続状態とし、前記第1の出力端子から供給されるハイレベル信号と前記第2の出力端子から出力されるローレベル信号とにより前記第2のトランスファゲートをオン状態に切り替えることで前記第2の制御線と前記画素電極とを接続状態とする駆動方法とすることもできる。スイッチ回路が第1及び第2のトランスファゲートを備えている場合には、メモリ回路の2系統の出力をそれぞれのトランスファゲートに入力し、これらの2系統の出力によりトランスファゲートをスイッチングすることが好ましい。これにより、第1及び第2の制御線の電圧を降下させることなく画素電極に印加することができる。前記スイッチ回路が、前記第1の制御線と前記画素電極との間に接続されたP型トランジスタからなる第1のトランジスタと、前記第2の制御線と前記画素電極との間に接続されたN型トランジスタからなる第2のトランジスタとを有しており、前記第2のステップにおいて、前記メモリ回路から出力されるローレベル信号により前記第1のトランジスタをオン状態に切り替えることで前記第1の制御線と前記画素電極とを接続状態とし、前記メモリ回路から出力されるハイレベル信号により前記第2のトランジスタをオン状態に切り替えることで前記第2の制御線と前記画素電極とを接続状態とする駆動方法とすることもできる。このようにスイッチ回路がP型とN型のトランジスタを備えている場合には、メモリ回路の1系統の出力でスイッチ回路の動作制御を行うことができる。前記スイッチ回路が、いずれもN型トランジスタからなる第1及び第2のトランジスタを有し、前記第1の制御線が前記第1のトランジスタを介して前記画素電極と接続され、前記第2の制御線が前記第2のトランジスタを介して前記画素電極と接続されており、前記第2のステップにおいて、前記メモリ回路の第1の出力端子から出力されるハイレベル信号により前記第1のトランジスタをオン状態に切り替えることで前記第1の制御線と前記画素電極とを接続状態とし、前記メモリ回路の第2の出力端子から出力されるハイレベル信号により前記第2のトランジスタをオン状態に切り替えることで前記第2の制御線と前記画素電極とを接続状態とする駆動方法とすることもできる。このようにスイッチ回路が2個のN型トランジスタからなる場合には、メモリ回路の2系統の出力を利用することで、同一チャネル型のトランジスタを用いてスイッチ回路を制御することができる。前記スイッチ回路が、いずれもP型トランジスタからなる第1及び第2のトランジスタを有し、前記第1の制御線が前記第1のトランジスタを介して前記画素電極と接続され、前記第2の制御線が前記第2のトランジスタを介して前記画素電極と接続されており、前記第2のステップにおいて、前記メモリ回路の第1の出力端子から出力されるローレベル信号により前記第1のトランジスタをオン状態に切り替えることで前記第1の制御線と前記画素電極とを接続状態とし、前記メモリ回路の第2の出力端子から出力されるローレベル信号により前記第2のトランジスタをオン状態に切り替えることで前記第2の制御線と前記画素電極とを接続状態とする駆動方法とすることもできる。このようにスイッチ回路が2個のP型トランジスタからなる場合にも、メモリ回路の2系統の出力を利用することで、同一チャネル型のトランジスタを用いてスイッチ回路を制御することができる。前記第2のステップにおいて、前記第1及び第2の制御線に同一電位の信号を供給することで、すべての前記画素を同一階調とする駆動方法も採用できる。これにより、メモリ回路に保持されている画像データによらず、全黒表示又は全白表示することができるので、消費電力を抑えつつ画像の消去動作を実行することができる。前記第2のステップにおいて、前記第1の制御線を電気的に切断されたハイインピーダンス状態とするとともに、前記第2の制御線に前記第2の電位を供給することで、前記表示部の少なくとも一部の前記画素を前記第1の階調から前記第2の階調に移行させる第1の表示ステップと、前記第1の制御線に前記第1の電位を供給するとともに前記第2の制御線を電気的に切断されたハイインピーダンス状態とすることで、前記表示部の少なくとも一部の前記画素を前記第2の階調から前記第1の階調に移行させる第2の表示ステップと、を有することが好ましい。画素を第1の階調から第2の階調に移行させる場合の第1の制御線と、第2の階調から第1の階調へ移行させる場合の第2の制御線は、実質的に表示動作に寄与せず、むしろ画素電極間のリーク電流の経路となる。そこでこのように、表示動作に寄与しない制御線を適宜ハイインピーダンス状態としながら表示を行う駆動方法とすれば、リーク経路を遮断してリーク電流をなくすことができ、低消費電力の駆動方法となる。また、リーク電流が生じないことから、画素電極における信頼性低下も生じない駆動方法となる。前記第2のステップにおいて、前記第1及び第2の表示ステップを繰り返すことで表示画像の更新を行うことが好ましい。第1の表示ステップでは例えば黒表示される画素のみが駆動され、第2の表示ステップでは例えば白表示される画素のみが駆動されるため、各表示ステップを画素の表示動作が完了するまで継続すると、表示すべき画像が視認されるまでに時間がかかる。そこで、第1及び第2の表示ステップを交互に繰り返すことで、コントラストは低くなるが表示画像と同じ画像を表示部に現出させることができるので、使用者にストレスを与えることなく画像の更新を行うことができる。前記第1の表示ステップと前記第2の表示ステップとの間に、前記第1及び第2の制御線を電気的に切断されたハイインピーダンス状態とするステップを有することが好ましい。このような駆動方法とすれば、第1及び第2の制御線が画素に同時に接続されることが無くなるので、確実にリーク経路を遮断することができる。前記第2のステップの後に、前記メモリ回路、前記スイッチ回路、及び前記対向電極を、電気的に切断されたハイインピーダンス状態とするステップを有することが好ましい。このような駆動方法とすることで、画素における電流リークを防止し、表示を良好に保持できる電気泳動表示装置とすることができる。また電気泳動素子が電気的に孤立するので、画像を保持するときの消費電力を少なくすることができる。本発明の電気泳動表示装置は、先に記載の本発明の駆動方法を実行する制御部を備えたことを特徴とする。この構成によれば、消費電力を低減し、また信頼性低下を生じさせずに表示動作を実行できる電気泳動表示装置を提供することができる。本発明の電子機器は、先に記載の電気泳動表示装置を備えたことを特徴とする。この構成によれば、消費電力が抑えられ、信頼度に優れた表示装置を具備した電子機器を提供することができる。第1の実施形態以下、図面を用いて本発明における電気泳動表示装置1について説明する。図1は本発明の実施形態に係る電気泳動表示装置1の構成図である。電気泳動表示装置1は表示部3と走査線駆動回路画素駆動部6と、データ線駆動回路画素駆動部7と、共通電源変調回路電位制御部8とコントローラ10とを備えている。表示部3には、画素2が、Y軸方向に沿ってm個、X軸方向に沿ってn個のマトリクス状に形成されている。走査線駆動回路6は、表示部3をX軸方向に沿って延在する複数の走査線4Y1、Y2、...、Ymを介して画素2に接続されている。データ線駆動回路7は、表示部3をY軸方向に沿って延在する複数のデータ線5X1、X2、...、Xnを介して画素2に接続されている。共通電源変調回路8は、第1の制御線11、第2の制御線12、第1の電源線13、第2の電源線14、及び共通電極電源配線15を介して画素2に接続されている。走査線駆動回路6、データ線駆動回路7、及び共通電源変調回路8はコントローラ10により制御される。制御線11、12、電源線13、14、及び共通電極電源配線15は、すべての画素2において共通配線として用いられる。図2は、画素2の回路構成を示す図である。画素2は、駆動用TFTThinFilmTransistor24画素スイッチング素子と、SRAMStaticRandomAccessMemory、メモリ回路25と、スイッチ回路35と、画素電極第1の電極21と、共通電極対向電極、第2の電極22と、電気泳動素子23とで構成される。駆動用TFT24はN-MOSNegativeMetalOxideSemiconductorで構成されている。駆動用TFT24のゲート部には走査線4、ソース側にはデータ線5、ドレイン側にはSRAM25がそれぞれ接続されている。駆動用TFT24は、走査線駆動回路6から走査線4を介して選択信号が入力される期間中、データ線5とSRAM25とを接続させることによって、データ線駆動回路7からデータ線5を介して入力される画像信号をSRAM25に入力させるために用いられる。SRAM25は2つのP-MOSPositiveMetalOxideSemiconductor25p1、25p2、及び2つのN-MOS25n1、25n2によって構成されている。P-MOS25p1、25p2のソース側に第1の電源線13が接続され、N-MOS25n1、25n2のソース側には第2の電源線14が接続されている。したがって、P-MOS25p1及びP-MOS25p2のソース側が、SRAM25の高電位電源端子PHであり、N-MOS25n1及びN-MOSn2のソース側がSRAM25の低電位電源端子PLである。またスイッチ回路35は、第1のトランスファゲート36と第2のトランスファゲート37とを備えている。第1のトランスファゲート36は、P-MOS36pとN-MOS36nとを備えている。第2のトランスファゲート37は、P-MOS37pとN-MOS37nとを備えている。第1のトランスファゲート36のソース側は、第1の制御線11と接続され、第2のトランスファゲート37のソース側は、第2の制御線12と接続されている。トランスファゲート36、37のドレイン側は、画素電極21に接続されている。SRAM25は、駆動用TFT24のドレイン側と接続された入力端子N1と、スイッチ回路35と接続された第1の出力端子N2及び第2の出力端子N3とを備えている。SRAM25のP-MOS25p1のドレイン側及びN-MOS25n1のドレイン側は、SRAM25の入力端子N1として機能する。入力端子N1は、駆動用TFT24のドレイン側と接続されるとともに、SRAM25の第2の出力端子N3P-MOS25p2のゲート部及びN-MOS25n2のゲート部と接続されている。さらに、第2の出力端子N3は、第1のトランスファゲート36のN-MOS36nのゲート部、及び第2のトランスファゲート37のP-MOS37pのゲート部に接続されている。SRAM25のP-MOS25p2のドレイン側及びN-MOS25n2のドレイン側は、SRAM25の第1の出力端子N2として機能する。第1の出力端子N2は、P-MOS25p1のゲート部及びN-MOS25n1のゲート部と接続されるとともに、第1のトランスファゲート36のP-MOS36pのゲート部、及び第2のトランスファゲート37のN-MOS37nのゲート部に接続されている。SRAM25は、駆動用TFT24から送られた画像信号を保持するとともに、スイッチ回路35に画像信号を入力するために用いられる。スイッチ回路35は、SRAM25から入力された画像信号に基づいて、第1及び第2の制御線11、12の何れかを択一的に選択し、画素電極21と接続させるセレクタとして機能する。このとき、第1及び第2のトランスファゲート36、37は、画像信号のレベルに応じて一方のみが動作する。具体的には、画像信号としてSRAM25の入力端子N1にハイレベルHが入力されると、第1の出力端子N2からはローレベルLが出力されるので、第1の出力端子N2に接続されたトランジスタのうち、P-MOS36pが動作し、また第2の出力端子N3入力端子N1と接続されたN-MOS36nが動作してトランスファゲート36が駆動される。したがって、第1の制御線11と画素電極21とが電気的に接続される。一方、画像信号としてSRAM25の入力端子N1にローレベルLが入力されると、第1の出力端子N2からはハイレベルHが出力されるので、第1の出力端子N2に接続されたトランジスタのうち、P-MOS37nが動作し、また第2の出力端子N3入力端子N1と接続されたN-MOS37pが動作してトランスファゲート37が駆動される。したがって、第2の制御線12と画素電極21とが電気的に接続される。そして、動作した方のトランスファゲートを介して、制御線11又は12が画素電極21と導通し、画素電極21に電位が入力される。電気泳動素子23は、画素電極21と共通電極22との電位差によって、画像を表示させるものである。共通電極22は、共通電極電源配線15と接続されている。図3は電気泳動表示装置1における表示部3の部分断面図である。表示部3は画素電極21を備えた素子基板28及び共通電極22を備えた対向基板29により、電気泳動素子23を挟持する構成となっている。電気泳動素子23は、複数のマイクロカプセル40により構成されている。電気泳動素子23は、接着剤30を用いて両基板28、29の間で固定されている。すなわち、電気泳動素子23と両基板28、29との間に接着剤層30が形成されている。なお、素子基板28側の接着剤層30は画素電極21面と接着するために必用なものであるが、対向基板29側の接着剤層30については必須ではない。これは、あらかじめ、対向基板29に対して、共通電極22と複数のマイクロカプセル40と対向基板29側の接着剤層30とを、一貫した製造工程で造り込んだあと、電気泳動シートとして取り扱う場合においては、接着剤層として必用となるのは、素子基板28側の接着剤層30のみとなる場合が想定されるからである。素子基板28は、例えばガラスやプラスティックなどからなる基板である。素子基板28上に画素電極21が形成され、画素電極21はそれぞれの画素2ごとに矩形に形成されている。図示は省略しているが、各画素電極21の間の領域や画素電極21の下面素子基板28側の層には、図1、2で示した走査線4、データ線5、制御線11、12、電源線13、14、共通電極電源配線15、駆動用TFT24、SRAM25、スイッチ回路35などが形成されている。対向基板29は、画像を表示する側となるため、例えば、ガラス等の透光性を有する基板とされる。対向基板29上に形成された共通電極22には、透光性と導電性とを備えた材質が用いられ、例えばMgAgマグネシウム銀、ITOインジウムスズ酸化物、IZOインジウム亜鉛酸化物等が用いられる。なお、電気泳動素子23は、あらかじめ対向基板29側に形成され、接着剤層30までを含めた電気泳動シートとして取り扱われるのが一般的である。また、接着剤層30側には、保護用の剥離紙が貼り付けられている。製造工程においては、別途製造された、画素電極21や前記回路などが形成された素子基板28に対して、剥離紙を剥がした当該電気泳動シートを貼り付けることによって、表示部3を形成している。このため、一般的な構成では、接着剤層30は画素電極21側のみに存在することになる。図4は、マイクロカプセル40の構成図である。マイクロカプセル40は、例えば50μm程度の粒径を有すると共にポリメタクリル酸メチル、ポリメタクリル酸エチル等のアクリル樹脂、ユリア樹脂、アラビアゴム等の透光性を有する高分子樹脂によって形成されている。このマイクロカプセル40は、共通電極22と上述の画素電極21との間に挟持されており、一つの画素内に複数のマイクロカプセル40が縦横に配列された構成になっている。マイクロカプセル40の周囲を埋めるように、当該マイクロカプセル40を固定するバインダ図示は省略が設けられている。マイクロカプセル40の内部には、分散媒41と、電気泳動粒子として複数の白色粒子42、複数の黒色粒子43の帯電粒子が封入されている。分散媒41は、白色粒子42と黒色粒子43とをマイクロカプセル40内に分散させる液体である。分散媒41としては、例えば水、メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブ等のアルコール系溶媒、酢酸エチル、酢酸ブチル等の各種エステル類、アセトン、メチルエチルケトン、メチルイソブチルケトン等のケトン類、ぺンタン、ヘキサン、オクタン等の脂肪族炭化水素、シクロへキサン、メチルシクロへキサン等の脂環式炭化水素、ベンゼン、トルエン、キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼン等の長鎖アルキル基を有するベンゼン類等の芳香族炭化水素、塩化メチレン、クロロホルム、四塩化炭素、1,2-ジクロロエタン等のハロゲン化炭化水素、カルボン酸塩又はその他の種々の油類等の単独又はこれらの混合物に界面活性剤等を配合したものを挙げることができる。白色粒子42は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子高分子あるいはコロイドであり、例えば負に帯電されている。黒色粒子43は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子高分子あるいはコロイドであり、例えば正に帯電されている。このため、白色粒子42及び黒色粒子43は、分散媒41中で画素電極21と共通電極22との間の電位差によって発生する電場中を移動することができる。これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンド等の粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤等を添加することができる。白色粒子42及び黒色粒子43は溶媒中のイオンによって覆われており、これらの粒子の表面にはイオン層44が形成されている。帯電している白色粒子42及び黒色粒子43とイオン層44との間には、電気二重層が形成されている。一般的に、白色粒子42や黒色粒子43などの帯電粒子は、10kHz以上の周波数の電界を印加しても、電界にほとんど反応せず、ほとんど移動しないことが知られている。帯電粒子の周りのイオンは、帯電粒子に比べて粒子径がはるかに小さいので、電界の周波数が10kHz以上の電界を印加すると電界に応じて移動することが知られている。図5はマイクロカプセル40の動作を説明した図である。ここでは、イオン層44が形成されない理想的な場合を例に挙げて説明する。画素電極21と共通電極22との間に、相対的に共通電極22の電圧が高くなるように電圧を印加する。すると、図5aに示すように、正に帯電された黒色粒子43はクーロン力によってマイクロカプセル40内で画素電極21側に引き寄せられる。一方、負に帯電された白色粒子42はクーロン力によってマイクロカプセル40内で共通電極22側に引き寄せられる。この結果、マイクロカプセル40内の表示面側共通電極22側には白色粒子42が集まることになり、表示面にはこの白色粒子42の色白色が表示されることとなる。逆に、画素電極21と共通電極22との間に相対的に画素電極21の電位が高くなるように電圧を印加する。すると、図5bに示すように、負に帯電された白色粒子42がクーロン力によって画素電極21側に引き寄せられる。また、正に帯電された黒色粒子43はクーロン力によって共通電極22側に引き寄せられる。この結果、マイクロカプセル40の表示面側には黒色粒子43が集まることになり、表示面にはこの黒色粒子43の色黒色が表示されることとなる。なお、白色粒子42、黒色粒子43に用いる顔料を、例えば赤色、緑色、青色等の顔料に代えることによって、赤色、緑色、青色等を表示する電気泳動表示装置1とすることができる。[第1の駆動方法]次に、本実施形態に係る電気泳動表示装置1の駆動方法について、図面を用いて説明する。図6は第1の駆動方法に係るタイミングチャートを示す図である。本図では、電源オフ期間ST11、画像信号入力期間ST12、黒色画像表示期間ST13、白色画像表示期間ST14、及び電源オフ期間ST15の順序で動作を行い、画像が表示される様子を示している。これらの動作を表1にまとめる。図6には、SRAM25の高電位電源端子PHの電位第1の電源線13の電位Vddと、第1の制御線11の電位S1と、第2の制御線12の電位S2と、共通電極電源配線15の電位Vcomとが示されている。また、表1及び図6に示す具体的な電圧値5V、15V、0V等は、説明を分かりやすくするために例示したに過ぎず、本発明の技術範囲を限定するものではない。表1及び図6に示す電源オフ期間ST11において、第1の電源線13、第2の電源線14、第1の制御線11、第2の制御線12、共通電極22は、いずれも他の回路から電気的に切断された開放状態ハイインピーダンス状態Hi-Zとなっている。このとき表示部3には、以前に表示された画像が保持されている。次に、画像信号入力期間ST12第1のステップについて説明する。図2のSRAM25に対して、図1の共通電源変調回路8から、第1の電源線13を介しておよそ5Vの電位ハイレベル;H5Vと示す。を入力し、第2の電源線14を介してローレベル第2の電位であるおよそ0Vの電位L0Vと示す。を入力することで、SRAM25を駆動させる。このとき、第1の制御線11、第2の制御線12、及び共通電極電源配線15は、共通電源変調回路8によって電気的に切断されているHi-Z。図1の走査線駆動回路6は、走査線Y1に選択信号を入力する。この選択信号により、走査線Y1に接続された画素2の駆動用TFT24が駆動され、走査線Y1に接続された画素2のSRAM25は、データ線X1、X2、...、Xnにそれぞれ接続される。図1のデータ線駆動回路7は、データ線X1、X2、...、Xnに画像信号を供給することで、走査線Y1に接続された画素2のSRAM25に画像信号を入力する。画像信号が入力されると、走査線駆動回路6は、走査線Y1への選択信号の供給を停止し、走査線Y1に接続された画素2の選択状態を解除する。この動作を走査線Ymに接続された画素2まで順次実行し、すべての画素2のSRAM25に画像信号を入力する。これにより、表示部3を構成する画素2のSRAM25に、画像データに対応する電位が記憶される。次に、黒色画像表示期間ST13第2のステップに移行する。第1の電源線13高電位電源端子PHには、図1の共通電源変調回路8からハイレベル第1の電位であるおよそ15Vの電位H15Vと示す。が供給される。そのため、5VでSRAM25に入力されている画像信号は、より高い電位15Vで保持される。また、第1の制御線11が共通電源変調回路8と電気的に接続され、第1の制御線11にハイレベルの電位H15Vが供給される。これにより、第1のトランスファゲート36のソース側にはハイレベルが入力される。このとき第2の制御線12は電気的に切断されたハイインピーダンス状態である。共通電極22には、共通電極電源配線15を介して、ハイレベルH15Vの期間とローレベルL0Vの期間とを一定周期で繰り返すパルス状の信号が入力される。このとき、画像信号がハイレベルである画素2では、SRAM25の第1の出力端子N2の電位はローレベルであり、第2の出力端子N3入力端子N1の電位はハイレベルである。したがって、第1のトランスファゲート36が駆動されて、画素電極21と第1の制御線11が接続される。これにより、画素電極21には、ハイレベルの電位H15Vが入力される。そして、パルス状の信号が入力されている共通電極22の電位VcomがローレベルL0Vのときに、両電極21、22の間に大きな電位差が発生し、図5bに示したように、電気泳動素子23の黒色粒子43は共通電極22に引き寄せられ、白色粒子42は画素電極21に引き寄せられる。その結果、この画素2には黒色が表示される。これに対して、画像信号がローレベルである画素2では、SRAM25の第1の出力端子N2の電位はハイレベルであり、第2の出力端子N3入力端子N1の電位はローレベルである。したがって、第2のトランスファゲート37が駆動されて、画素電極21と第2の制御線12が接続される。ところが、第2の制御線12は電気的に切断されているので、画素電極21は、前の画像を表示する電位がそのまま保持される。その結果、この画素の電気泳動素子23は動作せず、前の画像をそのまま保持する。次に、白色画像表示期間ST14第2のステップについて説明する。白色画像表示期間ST14に移行すると、図1の共通電源変調回路8は、第2の制御線12にローレベルL0Vを供給する一方、第1の制御線11を電気的に切断するHi-Z。これにより、第2のトランスファゲート37のソース側に、第2の制御線12からローレベルの電位L0Vが入力される。このとき、画像信号がローレベルである画素2では、SRAM25の第1の出力端子N2の電位はハイレベルであり、第2の出力端子N3入力端子N1の電位はローレベルである。したがって、第2のトランスファゲート37が駆動されて、画素電極21と第2の制御線12が接続される。これにより、画素電極21には、ローレベルの電位が入力される。そして、パルス状の信号が入力されている共通電極22の電位VcomがハイレベルH15Vのときに、両電極21、22の間に大きな電位差が発生し、図5aに示したように白色粒子42は共通電極22に引き寄せられ、黒色粒子43は画素電極21に引き寄せられる。その結果、この画素2には白色が表示される。これに対して、画像信号がハイレベルである画素2では、SRAM25の第1の出力端子N2の電位はローレベルであり、第2の出力端子N3入力端子N1の電位はハイレベルである。したがって、第1のトランスファゲート36が駆動されて、画素電極21と第1の制御線11が接続される。ところが、第1の制御線11は電気的に切断されているので、画素電極21の電位が変動することはなく、上述した黒色画像表示期間ST13に表示した黒色画像を保持する。以上に説明した黒色画像表示期間ST13及び白色画像表示期間ST14では、共通電極22に対して、ハイレベルHとローレベルLを所定の周期で繰り返す基準パルスを入力している。このような駆動方法を本願においてはコモン振り駆動と呼ぶ。また、コモン振り駆動の定義としては、画像書き替え期間において、共通電極22にハイレベルとローレベルとを繰り返すパルスが少なくとも1周期以上印加される駆動方法のことである。このコモン振り駆動方法によれば、黒色粒子と白色粒子をより確実に所望の電極に移動させることができるためコントラストを高めることができる。また画素電極と共通電極とに印加する電位をハイレベルHとローレベルLの2値により制御可能であるため、低電圧化が図れるとともに、回路構成をシンプルにすることができる。また、画素電極21のスイッチング素子としてTFTThinFilmTransistorを用いた場合には、低電圧駆動によりTFTの信頼性を確保することができるというメリットがある。なお、コモン振り駆動の周波数及び周期数は、電気泳動素子23の仕様及び特性に応じて適宜定めることが好ましい。以上により、表示部3に新しい画像が表示されると、電源オフ期間ST15に移行する。電源オフ期間ST15に移行すると、図1に示した共通電源変調回路8は、第1の制御線11、第2の制御線12、第1の電源線13高電位電源端子PH、第2の電源線14低電位電源端子PL、及び共通電極共通配線15を電気的に切断する。これにより画素2に接続された各配線がハイインピーダンス状態となる。電源オフ期間ST15を設けることで、電力を消費することなく画像を保持することができる。また、画素電極21の電源である第1の制御線11と第2の制御線12とを電気的に切断することで、画素電極21から配線に至るリーク経路が遮断されるので、リーク電流の低減にも有効である。さらに、画像信号入力期間ST12、黒色画像表示期間ST13、白色画像表示期間ST14、及び電源オフ期間ST15ST11を繰り返すことで、順次画像を更新して表示することができる。なお、白色画像表示期間ST13と黒色画像表示期間ST14との順番を入れ替えても良い。また、第1の制御線11と第2の制御線12とに供給する電位を互いに入れ替えることによって、反転画像を表示することができる。つまり、S1をローレベル、S2をハイレベルとすれば、すべての画素のSRAM25に対して反転画像信号を入力することなく、簡単な操作で表示画像の反転操作を行うことができる。[リーク電流の防止]図7、図8、図9は、図1の表示部3の隣接する画素2を模式的に表したものである。図7には、電源オフ期間ST11、画像信号入力期間ST12、及び電源オフ期間ST15における画素2A、2Bの状態が示されている。図8には、黒色画像表示期間ST13における画素2A、2Bの状態が示されている。図9には、白色画像表示期間ST14における画素2A、2Bの状態が示されている。これらの図において図示左側に示した画素2Aは、駆動用TFT24a、SRAM25a、第1のトランスファゲート36a及び第2のトランスファゲート37aを備えたスイッチ回路35a、及び画素電極21aを備えている。図示右側に示した画素2Bは、駆動用TFT24b、SRAM25b、第1のトランスファゲート36b及び第2のトランスファゲート37bを備えたスイッチ回路35b、及び画素電極21bを備えている。なお、画素2A、2Bに、図2に示した画素2との構成上の差異はなく、添字ABは隣接画素を識別するために便宜的に付したものである。また、各構成要素に付したabの添字は、当該構成要素が画素2A、2Bのいずれに属するのかを明確にするために付したものであり、他意はない。図7、図8、図9では、隣接する画素22A、2Bは異なった色を表示している。例えば、画素2Aは黒を表示しており、画素2Bは白を表示している。このとき、画素電極21aにはハイレベルHの電位が入力されており、画素電極21bにはローレベルLが入力されている。隣接して配置された画素電極21a、21bの間には、大きな電位差による電場が発生しているので、画素電極21a、21bは、接着剤層30を介してリーク電流を流そうとする。しかし、前述した第1の駆動方法では、画像信号入力期間ST12図7、黒色画像表示期間ST13図8、白色画像表示期間ST14図9、電源オフ期間ST15図7において、図1の共通電源変調回路8により、2つの制御線11、12の少なくとも一方は電気的に切断されている。より詳細には、図7に示す状態では第1及び第2の制御線11、12の双方が電気的に切断されている。また、図8に示す状態では第2の制御線12が電気的に切断されており、図9に示す状態では第1の制御線11が電気的に切断されている。このため、画素電極21a、21bの間にはリーク電流が流れない。よって、この駆動方法によれば、画素間のリーク電流を抑えることができる。このようにリーク電流を抑制できる作用について、図10に示す従来回路と比較しつつ以下に説明する。図10は、従来回路を用いた時の回路構成を示す図である。本図では、隣接する2つの画素102A、102Bを模式的に示している。図10左側に示す画素102Aは、駆動用TFT124a、SRAM125a、及び画素電極21aを備えている。図10右側に示す画素102Bは、駆動用TFT124b、SRAM125b、及び画素電極21bを備えている。SRAM125aはP-MOS125ap1、125ap2、N-MOS125an1、125an2により構成されており、SRAM125bはP-MOS125bp1、125bp2、N-MOS125bn1、125bn2により構成されている。すなわち、画素102A、102Bは、図2に示した画素2からスイッチ回路35を省略し、メモリ回路の出力端子と画素電極とを直接接続したものである。隣接する画素102A、102Bは異なった色を表示している。例えば、画素102Aは黒を表示しており、画素102Bは白を表示している。画素電極21aには、第1の電源線13からP-MOS125ap2を介してハイレベルHの電位Vddが入力されており、画素電極21bには、第2の電源線14からN-MOS125bn1を介してローレベルLの電位Vssが入力されている。このとき画素電極21a、21bの間には大きな電位差による電場横方向の電界が発生する。これにより、第1の電源線13から、SRAM125aのP-MOS125ap2、画素電極21a、接着剤層30、画素電極21b、SRAM125bのN-MOS125bn2を経由して、第2の電源線14に至るリーク経路が形成され、画素102A、102B間にリーク電流LCが流れる。そして、リーク電流LCが流れると、装置全体の消費電力が増大する。またリーク電流が腐食電流となって画素電極21a、21bが腐食するおそれがあり、電気泳動表示装置としての信頼性に影響を与える。これに対して、本発明の駆動方法では、黒色画像表示と白色画像表示とを行うとき、図2の制御線11、12の一方を電気的に切断するので、リーク電流が発生しない。より詳細には、本発明の電気泳動表示装置では、図7に示したように、スイッチ回路35a、35bを設けたことにより、画素電極21a、21bは、SRAM25a、25bではなくスイッチ回路35a、35bを介して第1及び第2の制御線11、12から電位を供給されるようになっている。したがって、画素電極21a、21b間の電界により形成されるリーク経路は、図7から図9において、第1の制御線11から、第1のトランスファゲート36a、画素電極21a、接着剤層30、画素電極21b、第2のトランスファゲート37bを経由して、第2の制御線12に至る経路となる。そして、本発明の駆動方法において、図7に示した電源オフ期間ST11等では、第1及び第2の制御線11、12の双方が電気的に切断された状態である。また、図8及び図9に示した黒色画像表示期間ST13及び白色画像表示期間ST14では、第1及び第2の制御線11、12の一方が電気的に切断された状態である。したがって、上述したような第1の制御線11から画素2A、2Bを経由して第2の制御線12に至るリーク経路は常に遮断されており、リーク電流は発生しない。[第2の駆動方法]次に、第2の駆動方法について説明する。第2の駆動方法は、第1の駆動方法をさらに工夫することで、より確実にリーク電流を防止できるようにした駆動方法である。したがって、図11において第1の駆動方法と共通の期間には同一の符号を付し、重複する説明は省略する。図11は第2の駆動方法に係るタイミングチャートを示す図である。本図では、電源オフ期間ST11、画像信号入力期間ST12、黒色画像表示期間ST13、表示画像保持期間ST21、白色画像表示期間ST14、表示画像保持期間ST22及び電源オフ期間ST15の順序で動作が行われることで、画像が表示される様子を示している。これらの動作を表2にまとめる。図11には、SRAM25の高電位電源端子PHの電位第1の電源線13の電位Vddと、第1の制御線11の電位S1と、第2の制御線12の電位S2と、共通電極電源配線15の電位Vcomが示されている。また、表2及び図11に示す具体的な電圧値5V、15V、0V等は、説明を分かりやすくするために示したに過ぎず、本発明の技術範囲を限定するものではない。前述した第1の駆動方法と異なるところは、黒色画像表示期間ST13と、白色画像表示期間ST14との間に、表示画像保持期間ST21が設けられ、白色画像表示期間ST14と電源オフ期間ST15との間に表示画像保持期間ST22が設けられている点である。そして、その他の期間における動作は第1の駆動方法における対応する期間と同様であるから、以下では黒色画像表示期間ST13から表示画像保持期間ST22までの期間について詳細に説明する。黒色画像表示期間ST13では、第1の制御線11の電位S1はハイレベルH15Vとされ、第2の制御線12は電気的に切断されたハイインピーダンス状態とされる。また、共通電極22Vcomには、ハイレベルH15VとローレベルL0Vとを繰り返すパルス状の信号が入力される。これにより、第1の駆動方法と同様に、所定の画像信号ハイレベルが入力された画素2において黒表示が成される。その後、表示画像保持期間ST21に移行する。表示画像保持期間ST21では、図1の共通電源変調回路8によって、第1の制御線11及び第2の制御線12が電気的に切断され、これらの配線はハイインピーダンス状態Hi-Zとなる。このとき、共通電極22にはパルス状の信号が入力され続けている。その後、白色画像表示期間ST14に移行すると、第1の制御線11は電気的に切断されたハイインピーダンス状態を維持するが、第2の制御線12には共通電源変調回路8からローレベルLが供給される。また、共通電極22にはパルス状の信号が入力され続けている。これにより、第1の駆動方法と同様に、所定の画像信号ローレベルが入力された画素2において白表示が成される。その後、さらに表示画像保持期間ST22に移行する。かかる期間においても、先の表示画像保持期間ST21と同様に、第1及び第2の制御線11、12が電気的に切断されたハイインピーダンス状態とされる。なお、本実施形態では表示画像保持期間ST22においても共通電極22にパルス状の信号を入力し続けているが、共通電極22へのパルス入力を停止し、共通電極22をハイインピーダンス状態としてもよい。以上説明したように、本実施形態の駆動方法では、第1の制御線11のみが接続されている黒色画像表示期間ST13と、第2の制御線12のみが接続されている白色画像表示期間ST13との間に、第1及び第2の制御線11,12を両方とも切断してハイインピーダンス状態とする表示画像保持期間ST21、22をそれぞれ設けている。第1及び第2の制御線11、12の切替え時に、瞬間的にでも両方が接続されると、画素間リークの経路が接続されるためリーク電流が発生する。しかし、この駆動方法により画像を表示させれば、第1の制御線11と第2の制御線12とを切替える前に必ず両方の配線を電気的に切断するので、図7から図9に示したように、第1及び第2の制御線11、12の少なくとも一方は必ず電気的に切断された状態となる。したがって、接着剤層30を介したリーク経路が確実に遮断されるのでリーク電流は発生しない。また本実施形態において、表示画像保持期間ST22の後に、電源オフ期間ST15に移行せず、再び黒色画像表示期間ST13と白色画像表示期間ST14とを繰り返してもよい。そしてこの場合において、黒色画像表示期間ST13と白色画像表示期間ST14の期間を短くし、繰り返し回数を増やせば、表示部3における黒表示と白表示とが短期間に繰り返されるので、更新された画像が早期に視認できる状態となる。なお、繰り返される黒色画像表示期間ST13と白色画像表示期間ST14との間のすべての期間には、第1及び第2の制御線11、12をハイインピーダンス状態とする表示画像保持期間を設けることが好ましい。本実施形態では、表示画像保持期間ST22の直後に電源オフ期間ST15に移行しているので、表示画像保持期間ST22は必ずしも設けなくてよい。ただし、黒色画像表示期間ST13とその直後の表示画像保持期間、及び白色画像表示期間ST14とその直後の表示画像保持期間を、それぞれ一連の動作として備える構成とすれば、表示動作の後に必ず第1及び第2の制御線11、12をハイインピーダンス状態とする動作が挿入されるので、確実にリーク電流を防止できる駆動方法とすることができる。[第3の駆動方法]次に、第3の駆動方法について説明する。第3の駆動方法は、すべての画素2に白色、あるいは黒色を表示させる駆動方法である。すなわち、画像を消去する動作に適用できる駆動方法である。図12及び図13は、第3の駆動方法に係るタイミングチャートの一例である。本例では、第1の駆動方法よって画像を表示させた後、画像を消去する様子を示している。図12及び図13には、SRAM25の高電位電源端子PHの電位第1の電源線13の電位Vddと、第1の制御線11の電位S1と、第2の制御線12の電位S2と、共通電極電源配線15の電位Vcomが示されている。また、図12及び図13に示す具体的な電圧値5V、15V、0V等は、説明を分かりやすくするために示したに過ぎず、本発明の技術範囲を限定するものではない。図12では、第1の駆動方法による画像表示期間1と、第3の駆動方法による全黒消去期間3-1とを実行する。全黒消去期間3-1は、全画素への黒色画像表示期間ST31と、電源オフ期間ST32とを含む。図12に示すように、第1の駆動方法による画像表示期間1において画像表示動作が終了すると、すべての配線は電気的に切断されたハイインピーダンス状態となっている電源オフ期間ST15。この画像保持状態から、全黒消去期間3-1のうち、すべての画素2への黒色画像表示期間ST31へ移行する。黒色画像表示期間ST31に移行すると、共通電源変調回路8は、第1の制御線11、及び第2の制御線12の両方にハイレベルH15Vを入力する。このとき、画素2は、それぞれのSRAM25に保持された画像信号によって、第1のトランスファゲート36、又は第2のトランスファゲート37が駆動されている。具体的には、画像信号がハイレベルである画素2では、SRAM25の第1の出力端子N2の電位はローレベルであり、第2の出力端子N3入力端子N1の電位はハイレベルである。したがって、第1のトランスファゲート36がオン状態となっており、画素電極21と第1の制御線11が接続されている。一方、画像信号がローレベルである画素2では、SRAM25の第1の出力端子N2の電位はハイレベルであり、第2の出力端子N3入力端子N1の電位はローレベルである。したがって、第2のトランスファゲート37がオン状態となっており、画素電極21と第2の制御線12とが接続されている。そして、両方の制御線11、12にハイレベルが供給されているので、すべての画素2の画素電極21に対してハイレベルが入力される。また共通電極22には、ハイレベルの期間とローレベルの期間とを繰り返すパルス状の信号が入力されている。その結果、SRAM25で保持されている画像信号の電位ハイレベル/ローレベルに関わらず、すべての画素2で黒色が表示される。その後、電源オフ期間ST32に移行し、すべての画素2が黒表示された状態が保持される。次に、図13に示す駆動方法では、第1の駆動方法による画像表示期間1と、第3の駆動方法による全白消去期間3-2とを実行する。全黒消去期間3-2は、全画素への白色画像表示期間ST33と、電源オフ期間ST32とを含む。図13に示すように、第1の駆動方法による画像表示期間1の後の画像保持状態から、全白消去期間3-2のうち、すべての画素2への白色画像表示期間ST33へ移行する。白色画像表示期間ST33に移行すると、共通電源変調回路8によって、第1の制御線11、第2の制御線12の両方にローレベルL0Vが入力される。また共通電極22には、ハイレベルの期間とローレベルの期間とを繰り返すパルス状の信号が入力され、画素電極21と共通電極22との電位差に基づいて、すべての画素2において白色が表示される。その後、電源オフ期間ST32に移行し、すべての画素2が白表示された状態が保持される。図14は、第3の駆動方法における隣接する2つの画素2A、2Bの状態を示す図である。上述したように、黒色画像表示期間ST31及び白色画像表示期間ST33では、第1及び第2の制御線11、12の双方が電気的に接続される。しかしながら、画素電極21a、21bは、両方にハイレベルが入力されるか、あるいは両方にローレベルが入力される。したがって、画素電極21a、21b間に電位差が生じることはなく、リーク電流は流れない。[第4の駆動方法]次に、図17を参照して第1実施形態に係る第4の駆動方法について説明する。図17は、第4の駆動方法に係るタイミングチャートを示す図である。図17には、SRAM25の高電位電源端子PHの電位第1の電源線13の電位Vddと、第1の制御線11の電位S1と、第2の制御線12の電位S2と、共通電極電源配線15の電位Vcomが示されている。また、図17に示す具体的な電圧値5V、15V、0V等は、説明を分かりやすくするために示したに過ぎず、本発明の技術範囲を限定するものではない。第4の駆動方法は、先に説明した第1の駆動方法における電源オフ期間ST15に代えて、表示画像保持期間4を設けた駆動方法である。したがって、図17において第1の駆動方法と共通の期間については、同一の符号を付して重複する説明は省略する。第1の駆動方法では、表示部3の表示画像を更新した後、すべての配線をハイインピーダンス状態とする電源オフ期間ST15に移行することとしていた。これに対して第4の駆動方法では、インターバル期間ST41と、リフレッシュ期間ST42とが交互に設けられた表示画像保持期間4に移行する。つまり、表示画像を長時間にわたって良好なコントラストに保持できるようにする駆動方法である。図17に示すように、第1の駆動方法による白色画像表示期間ST14が終了した後、インターバル期間ST41に移行すると、第1の制御線11、第2の制御線12、及び共通電極22は、共通電源変調回路8により電気的に切断されたハイインピーダンス状態とされる。その一方で、SRAM25の高電位電源端子PH第1の電源線13はハイインピーダンス状態とされず、15Vから5Vに降圧されてハイレベルが保持される。また、図示は省略しているが、低電位電源端子PL第2の電源線14の電位Vssは、ローレベルL0Vに保持される。すなわち、インターバル期間ST41において、SRAM25は低電圧駆動の電源オン状態を維持しており、画像信号入力期間ST12において入力された画像信号を保持している。なお、高電位電源端子PHの具体的な電圧値15V、5Vは一例であり、これらの電圧値に限定されるものではない。例えば、インターバル期間ST41におけるVddは、SRAM25に画像信号を保持できる範囲でさらに低い電位例えば1Vとすることができる。次に、インターバル期間ST41に移行した後、所定時間の経過後に、リフレッシュ期間ST42に移行する。リフレッシュ期間ST42は、黒色画像表示期間ST43と、白色画像表示期間ST44とを含む。まず、黒色画像表示期間ST43に移行すると、SRAM25の高電位電源端子PHの電位Vddが15Vに引き上げられる。また、第1の制御線11にハイレベルH15Vが入力される。第2の制御線12はハイインピーダンス状態のままである。このとき、ハイレベルの画像信号を保持している画素2では、SRAM25の出力に基づいて第1のトランスファゲート36がオン状態となり、画素電極21と第1の制御線11とが接続される。これにより、画素電極21に第1の制御線11からハイレベルH15Vが入力される。そして、共通電極22にパルス状の信号が入力され、画素電極21と共通電極22との電位差に基づき画素2の黒表示動作が成される。この黒表示動作により、黒表示の画素2において時間の経過に伴い低下しつつあったコントラストを、表示画像更新直後の状態にまで回復することができる。なお、ローレベルの画像信号を保持してる画素2では、第2のトランスファゲート37がオン状態となって第2の制御線12と画素電極21とが接続される。しかし、第2の制御線12はハイインピーダンス状態であり、画素電極21の電位は変動しない。したがってこの画素2では表示は変化しない。次に、白色画像表示期間ST44に移行すると、Vddが15Vに保持されたまま、第1の制御線11がハイインピーダンス状態とされ、第2の制御線12にローレベルL0Vが入力される。これにより、ローレベルの画像信号を保持している画素2において、SRAM25の出力に基づき第2のトランスファゲート37がオン状態となり、画素電極21と第2の制御線12とが接続される。これにより、画素電極21にローレベルが入力される。そして、共通電極22にはパルス状の信号が入力されているから、画素電極21と共通電極22との電位差に基づいて画素2の白表示動作が成される。この白表示動作により、白表示の画素2において経時的に低下しつつあったコントラストを、表示画像更新直後の状態にまで回復することができる。なお、白色画像表示期間ST44では、黒表示の画素2の表示は変化しない。以上のリフレッシュ期間ST42において表示画像のコントラストを回復させた後は、再びインターバル期間ST41に移行する。すなわち、SRAM25の駆動電圧を低下させて最小限の消費電力で画像信号を保持しつつ、他の配線はハイインピーダンス状態としてリークを防止し、表示画像を長時間にわたり保持する。その後は、所定期間のインターバル期間ST41と、リフレッシュ期間ST42とを交互に繰り返せば、良好にコントラストを保持することができる。以上説明したように、第4の駆動方法によれば、インターバル期間ST41とリフレッシュ期間ST42とを設けたことで、長期間にわたりコントラストを低下させることなく表示画像を保持することができる。また、インターバル期間ST41において、SRAM25の電源をオフせずに作動状態を保持しているので、SRAM25に対する再度の画像信号入力を行うことなく、リフレッシュ動作を行わせることができ、画像信号の転送による電力消費を無くすことができる。さらに、インターバル期間ST41では高電位電源端子PHの電位Vddを下げているので、表示画像保持期間4における消費電力の上昇を抑えることができる。なお、インターバル期間ST41の長さは特に限定されないが、時間を長くするとコントラストの低下幅が大きくなり、それに伴ってリフレッシュ期間ST42を長くしなければならなくなる。また、リフレッシュ動作によるコントラスト変化が目立って視認されやすくなる。そこで、コントラストの低下が過度の生じない時点でリフレッシュ動作が成されるよう、インターバル期間ST41の長さを設定するとよい。また、リフレッシュ期間ST42において、黒色画像表示期間ST43と白色画像表示期間ST44の順番は入れ替えてもよい。また、黒色画像表示期間ST43と白色画像表示期間ST44との間に、第1及び第2の制御線11、12を両方ハイインピーダンス状態とする期間を設けてもよい。さらに、リフレッシュ期間ST42として、黒表示と白表示とを同時に行う期間を設けてもよい。この場合には、リフレッシュ期間ST42において、第1の制御線11と第2の制御線12とに同時に電位が入力され、共通電極22にはパルス状の信号が入力される。この駆動方法では、第1及び第2の制御線11、12に同時に電位が入力されるためにリーク電流が発生しやすくなるが、画像のリフレッシュ動作は短時間で終了するため、表示画像の更新時に同様の駆動方法を用いる場合に比べて消費電力への影響は小さくなる。第2の実施形態次に、本発明の第2の実施形態について説明する。本実施形態の電気泳動表示装置は、第1の実施形態では4つのトランジスタで構成されていたスイッチ回路35に代えて、2つのトランジスタ第1、第2のトランジスタで構成されたスイッチ回路を備えたものである。また以下では、第2実施形態の電気泳動表示装置について、構成を変更した複数の例第1~第3構成例について説明する。第1構成例は、第1のトランジスタにP-MOSを用い、第2のトランジスタにN-MOSを用いたスイッチ回路を備えた構成である。第2構成例は、第1及び第2のトランジスタのいずれにもN-MOSを用いたスイッチ回路を備えた構成である。第3構成例は、第1及び第2のトランジスタのいずれにもP-MOSを用いたスイッチ回路を備えた構成である。[第1構成例]図18は、第2実施形態の第1構成例に係る電気泳動表示装置に備えられた画素302の回路構成図である。図18に示す画素302は、図2に示した画素2のスイッチ回路35に代えて、P-MOS第1のトランジスタ336とN-MOS第2のトランジスタ337とからなるスイッチ回路335を備えた構成である。したがって以下では、図2と共通の構成要素には同一の符号を付し、それらの詳細な説明は省略する。画素302において、スイッチ回路335は、SRAM25の出力端子N2と、画素電極21との間に接続されている。P-MOS336のゲート端子とN-MOS337のゲート端子とが互いに接続されるとともにSRAM25の出力端子N2と接続されている。P-MOS336のソース端子は第1の制御線11と接続され、ドレイン端子は画素電極21と接続されている。N-MOS337のソース端子は第2の制御線12と接続され、ドレイン端子は画素電極21と接続されている。上記構成の画素302では、画像信号としてハイレベルHが入力されると、SRAM25の出力端子N2からローレベル電位Vssが出力される。これによりP-MOS336がオン状態となり、第1の制御線11と画素電極21とが接続される。一方、画像信号としてローレベルLが入力されると、SRAM25の出力端子N2からハイレベル電位Vddが出力される。これによりN-MOS337がオン状態となって第2の制御線12と画素電極21とが接続される。したがって、本実施形態に係る画素302は、先の実施形態に係る画素2と同様に、SRAM25に入力された画像信号の電位に基づいてスイッチ回路335を動作させ、第1の制御線11又は第2の制御線12と画素電極21とを接続することで、画素電極21に第1又は第2の制御線11、12の電位S1、S2を入力するようになっている。[駆動方法]次に、第1構成例に係る電気泳動表示装置の駆動方法について、表3及び図19から図29を参照して説明する。本実施形態では、電気泳動表示装置の複数の駆動形態正画像表示、反画像表示、全白表示、全黒表示について説明する。表3は、正画像表示画像データと一致する階調表示、反画像表示画像データを階調反転させた表示、全白表示すべての画素を白表示、全黒表示すべての画素を黒表示の各動作において、画素302に入力される電位を比較して示す表である。なお、表3において、画像信号はデータ線5に入力されるハイレベルH又はローレベルLの電位である。また、表3及び図19から図29において、VHは、第1の制御線11又は第2の制御線12に供給されるハイレベル電位であり、VLは、第1の制御線11又は第2の制御線12に供給されるローレベル電位である。Vthpは、P-MOS336のしきい値電圧であり、VthnはN-MOS337のしきい値電圧である。<正画像表示>図19は、正画像表示におけるタイミングチャートを示す図である。図20及び図21は、正画像表示における隣接する2画素の状態を示す図である。以下では、表示部3を構成する画素302のうち、図20に示す隣接する2つの画素302A、302Bを対象として説明する。画素302Aは黒表示される画素であり、画素302Bは白表示される画素である。なお、図20及び図21に示す構成要素の符号に付したABabの添字は、隣接して配置された2つの画素302A、302Bと、それらの画素に属する構成要素を明確に識別するために付したものであり、図18に示した画素302との構成上の差異はない。図19には、第1の制御線11の電位S1と、第2の制御線12の電位S2と、黒表示される画素302Aにおける画素電極21aの電位Vaと、白表示される画素302Bにおける画素電極21bの電位Vbと、共通電極22の電位Vcomとが示されている。図19に示す正画像表示のシーケンスは、正画像表示期間ST100と、電源オフ期間ST150とを含む。正画像表示期間ST100では、黒色画像表示期間ST101と、白色画像表示期間ST102とを順次実行する。図20には、黒色画像表示期間ST101における画素302A、302Bの状態が示されている。また図21には、白色画像表示期間ST102における画素302A、302Bの状態が示されている。なお、図示は省略しているが、正画像表示期間ST100の前に、画素302への画像信号の入力が行われる。画像信号の入力に際しての動作は、先の第1実施形態において図6を参照して説明した画送信号入力期間ST12と同様であるから、ここでは説明を省略する。そして、以下の各駆動形態の説明では、画素302AのSRAM25aにハイレベルLの画像信号が保持され、画素302BのSRAM25bにはローレベルLの画像信号が保持されているものとして説明する。まず、正画像表示期間ST100のうち黒色画像表示期間ST101では、図19及び図20に示すように、第1の制御線11にハイレベル電位VHが供給され、第2の制御線12は電気的に切断されたハイインピーダンス状態Hi-Zとされる。そして、ハイレベルHの画像信号を保持している画素302Aでは、SRAM25aの出力端子N2からローレベル電位Vssが出力される。これによりP-MOS336aがオン状態となって第1の制御線11と画素電極21aとが電気的に接続され、画素電極21aにハイレベル電位VHが入力される。一方、ローレベルLの画像信号を保持している画素302Bでは、SRAM25bの出力端子N2からハイレベル電位Vddが出力され、N-MOS337bがオン状態となる。しかし第2の制御線12はハイインピーダンス状態であるから、画素電極21bはハイインピーダンス状態のままである。また、共通電極22には、ハイレベルVHの期間とローレベルVLの期間とを所定周期で繰り返すパルス状の信号が入力される。以上により、共通電極22と画素電極21a、21bとの電位差に基づき、画素302Aが黒表示され、画素302Bの表示は変化しない。次に、白色画像表示期間ST102では、図19及び図21に示すように、第1の制御線11が電気的に切断されたハイインピーダンス状態とされ、第2の制御線12にローレベル電位VLが供給される。これにより、P-MOS336aを介して第1の制御線11と接続された画素電極21aがハイインピーダンス状態とされる一方、N-MOS337bを介して第2の制御線12と接続された画素電極21bにローレベル電位VLが入力される。また、共通電極22にはパルス状の信号が入力され続けている。以上により、画素302Aの表示は保持されたまま、画素302Bが白表示される。その後、電源オフ期間ST150に移行すると、少なくとも第1及び第2の制御線11、12が電気的に切断されたハイインピーダンス状態となり、正画像表示期間ST100において書き込まれた画像が保持される。なお、電源オフ期間ST150において、走査線4やデータ線5をハイインピーダンス状態としてもよい。また、第1及び第2の電源線13、14をハイインピーダンス状態としてSRAM25を電源オフ状態とすることもできる。ただし、正画像表示期間ST100の後に、SRAM25に入力された画像信号に基づく動作を行う場合例えば、表示を反転させる動作や表示のリフレッシュ動作などには、SRAM25のみを電源オン状態としておく。これにより、他の動作を行う際に再度の画像信号の転送が不要になる。またこのとき、SRAM25の電源電圧Vddを、記憶した電位を保持できる最低限度の電源電圧とすれば、SRAM25の動作に伴う消費電力を抑えることができる。以上に説明したように、第1構成例に係る電気泳動表示装置は、先の第1実施形態に係る電気泳動表示装置と同様のシーケンスにより画像の表示を行うことができる。また、図20及び図21に示すように、黒色画像表示期間ST101では第2の制御線12がハイインピーダンス状態とされ、白色画像表示期間ST102では第1の制御線11がハイインピーダンス状態とされるため、隣接する画素電極21a、21b間の横方向電界によるリーク経路は常に遮断されており、隣接画素間の電位差によるリーク電流は発生しない。<反画像表示>次に、反画像表示について、表3及び図22から図24を参照して説明する。反画像表示は、表3に示すように、第1及び第2の制御線11、12の電位VH、VLを互いに入れ替える以外は正画像表示と同様の動作で実行することができる。図22は、反画像表示におけるタイミングチャートを示す図である。図23及び図24は、反画像表示における隣接する2画素の状態を示す図であって、正画像表示における図20及び図21に相当する図である。図22には、正画像表示期間ST100と、電源オフ期間ST150と、反画像表示期間ST110と、電源オフ期間ST151とが示されている。つまり、図22には、正画像表示を行った後、その表示を反転させるシーケンスが示されている。反画像表示期間ST110は、黒表示の画素を白表示に反転させる白色反転表示期間ST111と、白表示の画素を黒表示に反転させる黒色反転表示期間ST112とを含む。図23には、白色反転表示期間ST111における画素302A、302Bの状態が示されている。図24には、黒色反転表示期間ST112における画素302A、302Bの状態が示されている。正画像表示期間ST100の後の電源オフ期間ST150では、画素302Aが黒表示され、画素302Bが白表示されている。そして、電源オフ期間ST150から白色反転表示期間ST111に移行すると、第1の制御線11にローレベル電位VLが供給される一方、第2の制御線12は電気的に切断されたハイインピーダンス状態とされる。ハイレベルHの画像信号を保持している画素302Aでは、P-MOS336aがオン状態となって第1の制御線11と画素電極21aとが電気的に接続され、画素電極21aにローレベル電位VLVthpが入力される。ここで、画素電極21aに対して第1の制御線11の電位VLではなく、電位VLVthpが入力されるのは、以下の理由による。P-MOS336aにおいて、そのソース端子の電位第1の制御線11の電位とゲート端子の電位出力端子N2の電位との電位差Vgsが、P-MOS336aのしきい値電圧Vthpよりも大きければ、P-MOS336aはオン状態となる。しかし、電位差Vgsがしきい値電圧Vthpよりも小さくなるとP-MOS336aはオフ状態となってしまうので、ドレイン電位は、P-MOS336aがオン状態を維持できる最低電位VLVthpまでしか低下せず、この電位が画素電極21aのローレベル電位として入力される。そして、共通電極22にハイレベル電位VH-Vthnの期間とローレベル電位VLVthpの期間とを所定周期で繰り返すパルス状の信号が入力される。これにより、正画像表示期間ST100で黒表示されていた画素302Aが白表示に反転される。一方、ローレベルLの画像信号を保持している画素302Bでは、N-MOS337bがオン状態となって第2の制御線12と画素電極21bとが電気的に接続され、画素電極21bはハイインピーダンス状態となり、白表示が保持される。次に、黒色反転表示期間ST112に移行すると、図22及び図24に示すように、第1の制御線11が電的に切断されたハイインピーダンス状態とされ、第2の制御線12にはハイレベル電位VHが供給される。ハイレベルHの画像信号を保持している画素302Aでは、第1の制御線11と画素電極21aとが電気的に接続されて画素電極21aはハイインピーダンス状態となる。一方、ローレベルLの画像信号を保持している画素302Bでは、第2の制御線12と画素電極21bとが電気的に接続され、画素電極21bにハイレベル電位VH-Vthnが入力される。ここで、画素電極21bに第2の制御線12の電位VHではなく電位VH-Vthnが入力されるのは、以下の理由による。N-MOS337bのゲート端子の電位出力端子N2の電位とソース端子の電位第2の制御線12の電位との電位差VgsがN-MOS337bのしきい値電圧Vthnよりも大きい場合はN-MOS337bがオン状態となる。しかし、電位差Vgsがしきい値電圧Vthnよりも小さくなるとN-MOS337bはオフ状態となるので、ドレイン電位は、N-MOS337bがオン状態を維持できる最高電位VH-Vthpまでしか上昇せず、この電位が画素電極21bのハイレベル電位として入力される。そして、共通電極22には、ハイレベルVH-Vthnの期間とローレベルVLVthpの期間とを所定周期で繰り返すパルス状の信号が入力され続けている。これにより、正画像表示期間ST100で白表示されていた画素302Bが図24に示すように黒表示に反転される。その後、電源オフ期間ST151に移行すると、画素302A、302Bに接続されているすべての配線が電気的に切断されたハイインピーダンス状態となり、反画像表示期間ST110において書き込まれた反転画像が保持される。なお、反画像表示期間ST110において、共通電極22に入力されるハイレベル電位とローレベル電位を、それぞれ第1の制御線11の電位VL、第2の制御線11の電位VHと異ならせているのは、白色反転表示期間ST111における画素302Aの画素電極21aの電位VaがVLVthpとなり、黒色反転表示期間ST112における画素302Bの画素電極21bの電位VbがVH-Vthnとなるためである。さらに詳細には、共通電極22に入力するパルスのローレベル電位をVLとすると、画素電極21bがローレベル電位VLVthpである画素302Aにおいて、共通電極22のローレベル電位が画素電極21のローレベル電位よりも低くなる。そうすると、本来白表示動作が成される画素302Aにおいて、黒表示動作と同様の電界が形成される。これにより、白表示動作中の画素において白色粒子が共通電極22から離れる方向に移動し、表示品質が低下する。また、共通電極22に入力するパルスのハイレベル電位をVHとすると、画素電極21aがハイレベル電位VH-Vthnである画素302Aにおいて、共通電極22のハイレベル電位が画素電極21のハイレベル電位よりも高くなる。そうすると、黒表示動作中の画素302Bにおいて黒色粒子が共通電極22から離れる方向に移動し、表示品質が低下する。このような理由から、本発明では、共通電極22に印加するパルスの電位を、画素電極21aのローレベル電位VLVthp、及び画素電極21bのハイレベル電位VH-Vthnに合わせて調整しているのである。なお、P-MOS336a、N-MOS337bにおいて電位差Vgsを十分に確保できれば、上述したようなしきい値電圧分のドレイン電位の変動は生じない。しかしながら、電気泳動素子23に印加する電位差を確保するために正電源のみで各回路の駆動電圧を構成した場合、SRAM25のローレベル電位Vssと第1の制御線11のローレベル電位VLとが同電位例えば0Vになり、SRAM25のハイレベル電位Vddと第2の制御線12のハイレベル電位VHとが同電位例えば15Vになる。そうすると上述したようなドレイン電位の変動が生じるので、本実施形態では、このドレイン電位の変動が表示に不具合を生じさせないよう、共通電極22の電位を調整しているのである。以上説明したように、第1構成例に係る電気泳動表示装置では、第1の制御線11と第2の制御線12の電位を正画像表示のときとは逆にすることで、容易に表示画像を反転させることができる。つまり、表示画像を反転させるために画像データを再度転送する必要が無く、消費電力を抑えつつ多彩な表示を行うことができる。また、図23及び図24に示すように、白色反転表示期間ST111では第2の制御線12がハイインピーダンス状態とされ、黒色反転表示期間ST112では第1の制御線11がハイインピーダンス状態とされるため、隣接する画素電極21a、21b間の横電界によるリーク経路は常に遮断されており、隣接画素間の電位差によるリーク電流は発生しない。<全白表示>次に、全白表示について、表3、図25、図26を参照して説明する。全白表示は、表3に示すように、第1の制御線11と第2の制御線12の双方にローレベル電位VLを供給することにより行う。図25は、全白表示におけるタイミングチャートを示す図であって、先の反画像表示における図22に相当する図である。図25には、正画像表示期間ST100と、電源オフ期間ST150と、全白表示期間ST120と、電源オフ期間ST151とが示されている。つまり、図25には、正画像表示を行った後、全白表示により表示画像を消去するシーケンスが示されている。図26は、全白表示期間ST120における画素302A、302Bの状態が示されている。正画像表示期間ST100の後の電源オフ期間ST150では、画素302Aが黒表示され、画素302Bが白表示されている。そして、電源オフ期間ST150から全白表示期間ST120に移行すると、第1の制御線11と第2の制御線12の双方にローレベル電位VLが供給される。ハイレベルHの画像信号を保持している画素302Aでは、P-MOS336aがオン状態となって第1の制御線11と画素電極21aとが電気的に接続され、画素電極21aにローレベル電位VLVthpが入力される。一方、ローレベルLの画像信号を保持している画素302Bでは、N-MOS337bがオン状態となって第2の制御線12と画素電極21bとが電気的に接続され、画素電極21bにローレベル電位VLが入力される。そして、共通電極22にハイレベル電位VHの期間とローレベル電位VLVthpの期間とを所定周期で繰り返すパルス状の信号が入力される。これにより、共通電極22がハイレベルである期間に、画素電極21と共通電極22との電位差に基づき電気泳動素子23が駆動され、正画像表示期間ST100で黒表示されていた画素302Aが白表示される。また、元が白表示である画素302Bの表示は変化しないので、すべての画素が白表示となる。また、全白表示においても、画素電極21aのローレベル電位がVLVthpであるため、共通電極22に入力するパルスのローレベル電位を、VLVthpに調整している。これにより、表示に不具合が生じるのを防止している。また全白表示においては、図26に示すように、第1及び第2の制御線11、12の両方に同時にローレベル電位が入力されており、隣接する画素電極間にも若干ながら電位差Vthpが生じるが、リーク経路の両端となる第1の制御線11と第2の制御線12とが同電位であるため、リーク電流は発生しない。<全黒表示>次に、全黒表示について、表3、図27、図28を参照して説明する。全黒表示は、表3に示すように、第1の制御線11と第2の制御線12の双方にハイレベル電位VHを供給することにより行う。図27は、全黒表示におけるタイミングチャートを示す図であって、先の反画像表示における図22に相当する図である。図27には、正画像表示期間ST100と、電源オフ期間ST150と、全黒表示期間ST130と、電源オフ期間ST151とが示されている。つまり、図27には、正画像表示を行った後、全黒表示により表示画像を消去するシーケンスが示されている。図28は、全黒表示期間ST130における画素302A、302Bの状態が示されている。正画像表示期間ST100の後の電源オフ期間ST150では、画素302Aが黒表示され、画素302Bが白表示されている。そして、電源オフ期間ST150から全黒表示期間ST130に移行すると、第1の制御線11と第2の制御線12の双方にハイレベル電位VHが供給される。ハイレベルHの画像信号を保持している画素302Aでは、P-MOS336aがオン状態となって第1の制御線11と画素電極21aとが電気的に接続され、画素電極21aにハイレベル電位VHが入力される。一方、ローレベルLの画像信号を保持している画素302Bでは、N-MOS337bがオン状態となって第2の制御線12と画素電極21bとが電気的に接続され、画素電極21bにハイレベル電位VH-Vthnが入力される。そして、共通電極22にハイレベル電位VH-Vthnの期間とローレベル電位VLの期間とを所定周期で繰り返すパルス状の信号が入力される。これにより、共通電極22がローレベルである期間に、画素電極21と共通電極22との電位差に基づき電気泳動素子23が駆動され、正画像表示期間ST100で白表示されていた画素302Bが黒表示される。また、元が黒表示である画素302Aの表示は変化しないので、すべての画素が黒表示となる。また、全黒表示においても、画素電極21bのハイレベル電位がVH-Vthnであるため、共通電極22に入力するパルスのハイレベル電位を、VH-Vthnに調整している。これにより、表示に不具合が生じるのを防止している。また全黒表示においては、図28に示すように、第1及び第2の制御線11、12の両方に同時にハイレベル電位VHが入力されており、隣接する画素電極の間にも若干ながら電位差Vthnが生じるが、リーク経路の両端となる第1の制御線11と第2の制御線12とが同電位であるため、リーク電流は発生しない。以上、詳細に説明したように、第1構成例に係る電気泳動表示装置では、2個のトランジスタのみで構成されたスイッチ回路335を備えていることで、図2に示した第1実施形態に係る画素2と比較して画素回路の構成を簡素化でき、トランジスタ数の削減によって面積を小さくすることができる。したがって、1画素当たりの占有面積を小さくすることができ、画素の高精細化に容易に対応できる電気泳動表示装置を実現することができる。また、トランジスタを少なくすることで、通電時の寄生容量が低減できるので、消費電力を削減することができる。また、トランジスタ数の削減によって生じる可能性がある表示の不具合についても効果的に防止できるようになっている。すなわち、画素電極21に入力される電位の変化に応じて共通電極22に入力するパルスの電位を調整しており、これにより、電気泳動素子に逆向きの電界が作用して表示品質が低下するのを防止することができる。なお、本実施形態では、共通電極22のハイレベル電位をVH-Vthnとし、ローレベル電位をVLVthpとしているが、共通電極22のハイレベル電位はVH-Vthnよりも低い電位としてもよく、ローレベル電位はVLVthpよりも高い電位としてもよい。これは、P-MOS336及びN-MOS337のゲートソース間の電位差VgsがVthp、Vthnに近くなると、ドレイン電位の飽和に時間がかかるため、共通電極22へのパルス入力を開始した時点でドレイン電位が飽和していない状態となることも想定されるからである。この場合、画素電極21のハイレベル電位が上記の電位VH-Vthnよりも低く、ローレベル電位が上記の電位VLVthpよりも高くなる。そこで、表示の不具合が生じるのをより確実に防止するために、共通電極22のハイレベル電位をVH-Vthnより若干低く、ローレベル電位をVLVthpより若干高く設定しておくことが好ましい。[第2構成例]次に第2実施形態の第2構成例について説明する。図29は、第2構成例に係る電気泳動表示装置に備えられた画素402の回路構成図である。図29に示す画素402は、図2に示した画素2のスイッチ回路35に代えて、N-MOS第1のトランジスタ436とN-MOS第2のトランジスタ437とからなるスイッチ回路435を備えた構成である。以下では、図2と共通の構成要素には同一の符号を付し、それらの詳細な説明は省略する。画素402において、スイッチ回路435は、SRAM25と画素電極21との間に接続されている。N-MOS436のゲート端子はSRAM25の第2の出力端子N3と接続され、N-MOS437のゲート端子はSRAM25の第1の出力端子N2と接続されている。N-MOS436のソース端子は第1の制御線11と接続され、ドレイン端子は画素電極21と接続されている。N-MOS437のソース端子は第2の制御線12と接続され、ドレイン端子は画素電極21と接続されている。上記構成の画素402では、画像信号としてハイレベルHが入力されると、SRAM25の第2の出力端子N3から出力されるハイレベル電位VddによりN-MOS436がオン状態となり、第1の制御線11と画素電極21とが接続される。一方、画像信号としてローレベルLが入力されると、SRAM25の第1の出力端子N2から出力されるハイレベル電位VddによりN-MOS437がオン状態となり、第2の制御線12と画素電極21とが接続される。したがって、本実施形態に係る画素402は、先の実施形態に係る画素2と同様に、SRAM25に入力された画像信号の電位に基づいてスイッチ回路435を動作させ、第1の制御線11又は第2の制御線12と画素電極21とを接続することで、画素電極21に第1又は第2の制御線11、12の電位S1、S2を入力するようになっている。[駆動方法]次に、第2構成例に係る電気泳動表示装置の駆動方法について、表4及び図30から図39を参照して説明する。本実施形態についても、複数の駆動形態正画像表示、反画像表示、全白表示、全黒表示について説明するが、先の第1構成例と共通の部分については適宜省略する。表4は、正画像表示、反画像表示、全白表示、全黒表示の各動作において、画素402に入力される電位を比較して示す表であり、第1構成例における表3に対応する表である。ただし、表4に示したVthnはN-MOS436、437のしきい値電圧である。<正画像表示>図30は、正画像表示におけるタイミングチャートを示す図であって、第1構成例に係る図19に対応する図である。図30に示すように、正画像表示のシーケンスは、正画像表示期間ST200と、電源オフ期間ST250とを含む。正画像表示期間ST200では、黒色画像表示期間ST201と、白色画像表示期間ST202とを順次実行する。図31及び図32は、それぞれ第1構成例に係る図20、図21に対応する図である。すなわち、図31は、黒色画像表示期間ST201における画素402A、402Bの状態を示す図であり、図32は、白色画像表示期間ST202における画素402A、402Bの状態を示す図である。以下、画素402AのSRAM25aにハイレベルLの画像信号が保持され、画素402BのSRAM25bにはローレベルLの画像信号が保持されているものとして説明する。黒色画像表示期間ST201では、第1の制御線11にハイレベル電位VHが供給され、第2の制御線12はハイインピーダンス状態とされる。ハイレベルHの画像信号を保持している画素402Aでは、N-MOS436aがオン状態となって第1の制御線11と画素電極21aとが電気的に接続される。これにより、画素電極21aにハイレベル電位VHが入力される。一方、ローレベルLの画像信号を保持している画素402Bでは、N-MOS437bがオン状態となる。しかし第2の制御線12はハイインピーダンス状態であるから、画素電極21bはハイインピーダンス状態のままである。また、共通電極22には、ハイレベル電位VH-Vthnの期間とローレベル電位VLの期間とを所定周期で繰り返すパルス状の信号が入力される。以上により、共通電極22と画素電極21a、21bとの電位差に基づき、画素402Aが黒表示され、画素402Bの表示は変化しない。次に、白色画像表示期間ST202では、第1の制御線11が電気的に切断されたハイインピーダンス状態とされ、第2の制御線12にローレベル電位VLが供給される。これにより、N-MOS436aを介して第1の制御線11と接続された画素電極21aがハイインピーダンス状態とされる一方、N-MOS437bを介して第2の制御線12と接続された画素電極21bにローレベル電位VLが入力される。また、共通電極22にはパルス状の信号が入力され続けている。以上により、画素402Aの表示は保持されたまま、画素402Bが白表示される。その後、電源オフ期間ST250に移行すると、画素402A、402Bに接続されているすべての配線が電気的に切断されたハイインピーダンス状態となり、正画像表示期間ST200において書き込まれた画像が保持される。なお、黒色画像表示期間ST201において画素電極21aに入力される電位がVH-Vthnとなるのは先の第1構成例と同様の理由による。そして、画素電極21aのハイレベル電位がVthnだけ低くなることから、共通電極22に入力するパルスのハイレベル電位をVH-Vthnとし、表示に不具合が生じるのを防止している。以上に説明したように、第2構成例に係る電気泳動表示装置は、先の第1実施形態に係る電気泳動表示装置と同様のシーケンスにより画像の表示を行うことができる。また、図31及び図32に示すように、黒色画像表示期間ST201では第2の制御線12がハイインピーダンス状態とされ、白色画像表示期間ST202では第1の制御線11がハイインピーダンス状態とされるため、隣接する画素電極21a、21b間の横方向電界によるリーク経路は常に遮断されており、隣接画素間の電位差によるリーク電流は発生しない。<反画像表示>図33は、反画像表示におけるタイミングチャートを示す図である。図34は、図33に示す白色反転表示期間ST211における画素402A、402Bの状態を示す図であり、図35は、図33に示す黒色反転表示期間ST212における画素402A、402Bの状態を示す図である。図33には、正画像表示期間ST200と、電源オフ期間ST250と、反画像表示期間ST210と、電源オフ期間ST251とが示されている。反画像表示期間ST200は、白色反転表示期間ST211と、黒色反転表示期間ST212とを有する。第2構成例に係る電気泳動表示装置における反画像表示の動作は、先の第1構成例に係る電気泳動表示装置と同様である。上述した正画像表示期間ST200の後、電源オフ期間ST250に移行した状態で、画素402Aは黒表示、画素402Bは白表示されている。電源オフ期間ST250から白色反転表示期間ST211に移行すると、第1の制御線11にローレベル電位VLが供給され、第2の制御線12はハイインピーダンス状態に保持される。そして、画素402Aでは、第1の制御線11からN-MOS436aを介して画素電極21aにローレベル電位VLが入力される。一方、画素402Bでは、画素電極21bはハイインピーダンス状態のままである。また、共通電極22に、ハイレベル電位VH-Vthnと、ローレベル電位VLとを所定周期で繰り返すパルス状の信号が入力される。これにより、黒表示されていた画素402Aが白表示に反転される。次に、黒色反転表示期間ST212に移行すると、第1の制御線11がハイインピーダンス状態とされ、第2の制御線12にハイレベル電位VHが供給される。そして、画素402Aでは、N-MOS436aを介して第1の制御線11と接続された画素電極21aがハイインピーダンス状態となる。一方、画素402Bでは、N-MOS437bを介して第2の制御線12と接続された画素電極21bにハイレベル電位VHが入力される。共通電極22には、パルス状の信号が入力されているので、白表示されている画素402Bが黒表示に反転される。このとき、画素402Aの表示は変化しない。以上の白色反転表示期間ST211と黒色反転表示期間ST212とにより、正画像表示期間ST200において表示された画像の白黒反転画像が表示される。なお、第2構成例の電気泳動表示装置においても、N-MOS436、437の特性により画素電極21に入力される電位が第1及び第2の制御線11、12の電位と異なってしまう。そこで、共通電極22に入力されるパルスのハイレベル電位を、画素電極21のハイレベル電位に合わせてVH-Vthnに調整し、表示に不具合が生じないようにしている。また、図34及び図35に示すように、白色反転表示期間ST211では第2の制御線12がハイインピーダンス状態とされ、黒色反転表示期間ST212では第1の制御線11がハイインピーダンス状態とされるので、表示動作中には少なくとも一方の制御線が電気的に切断される。したがって常にリーク経路が遮断されるので、隣接画素間におけるリーク電流は発生しない。<全白表示>図36は全白表示におけるタイミングチャートを示す図である。図37は、図36に示す全白表示期間ST220における画素402A、402Bの状態を示す図である。図36には、正画像表示期間ST200と、電源オフ期間ST250と、全白表示期間ST220と、電源オフ期間ST251とが示されている。つまり、図36には、正画像表示を行った後、全白表示により表示画像を消去するシーケンスが示されている。正画像表示期間ST200の後の電源オフ期間ST250では、画素402Aが黒表示され、画素402Bが白表示されている。そして、電源オフ期間ST250から全白表示期間ST220に移行すると、第1の制御線11と第2の制御線12の双方にローレベル電位VLが供給される。画素402Aでは第1の制御線11と画素電極21aとが電気的に接続され、画素電極21aにローレベル電位VLが入力される。一方、画素402Bでは、第2の制御線12と画素電極21bとが電気的に接続され、画素電極21bにローレベル電位VLが入力される。そして、共通電極22にハイレベル電位VHの期間とローレベル電位VLの期間とを所定周期で繰り返すパルス状の信号が入力される。これにより、共通電極22がハイレベル電位VHである期間に、画素電極21と共通電極22との電位差に基づき電気泳動素子23が駆動され、正画像表示期間ST200で黒表示されていた画素402Aが白表示される。また、元が白表示である画素402Bの表示は変化しないので、すべての画素が白表示となる。なお、第2構成例における全白表示では、図37に示すように、画素電極21a、21bが同電位であるため、画素電極間のリーク電流は発生しない。<全黒表示>図38は、全黒表示におけるタイミングチャートを示す図である。図39は、図38に示す全黒表示期間ST230における画素402A、402Bの状態を示す図である。図38には、正画像表示期間ST200と、電源オフ期間ST250と、全黒表示期間ST230と、電源オフ期間ST251とが示されている。つまり、図38には、正画像表示を行った後、全黒表示により表示画像を消去するシーケンスが示されている。正画像表示期間ST200の後の電源オフ期間ST250では、画素402Aが黒表示され、画素402Bが白表示されている。そして、電源オフ期間ST250から全黒表示期間ST230に移行すると、第1の制御線11と第2の制御線12の双方にハイレベル電位VHが供給される。画素402Aでは第1の制御線11と画素電極21aとが電気的に接続され、画素電極21aにハイレベル電位VH-Vthnが入力される。一方、画素402Bでは、第2の制御線12と画素電極21bとが電気的に接続され、画素電極21bにハイレベル電位VH-Vthnが入力される。そして、共通電極22にハイレベル電位VH-Vthnの期間とローレベル電位VLの期間とを所定周期で繰り返すパルス状の信号が入力される。これにより、共通電極22がローレベル電位VLである期間に、画素電極21と共通電極22との電位差に基づき電気泳動素子23が駆動され、正画像表示期間ST200で白表示されていた画素402Bが黒表示される。また、元が黒表示である画素402Aの表示は変化しないので、すべての画素が黒表示となる。なお、第2構成例における全黒表示では、画素電極21a、21bに入力されるハイレベル電位が、第1及び第2の制御線11、12のハイレベル電位VHよりもしきい値電位Vthnだけ低くなるため、共通電極22のハイレベル電位をVH-Vthnとすることで、表示に不具合が生じないようにしている。また、全黒表示では、図39に示すように、画素電極21a、21bが同電位であるため、画素電極間のリーク電流は発生しない。以上詳細に説明したように、第2構成例に係る電気泳動表示装置では、画素402のスイッチ回路435を少ないトランジスタ数で構成しているので、画素402の面積を小さくすることができる。したがって、1画素当たりの占有面積を小さくすることができ、画素の高精細化にも容易に対応できる電気泳動表示装置を実現できる。また、図2に示した画素2に比して、トランジスタを2個少なくすることで、通電時の寄生容量が低減できるので、消費電力を削減することができる。また、表示モードにより画素電極21に入力される電位が変化するのに応じて、共通電極22に入力されるパルスの電位を調整することで、変化する画素電極21の電位を有効に使用して画像表示を行うことで、トランジスタ数を削減したことに起因する表示の不具合を生じないようにすることができる。[第3構成例]次に第2実施形態の第3構成例について説明する。図40は、第3構成例に係る電気泳動表示装置に備えられた画素502の回路構成図である。図40に示す画素502は、図2に示した画素2のスイッチ回路35に代えて、P-MOS第1のトランジスタ536とP-MOS第2のトランジスタ537とからなるスイッチ回路535を備えた構成である。以下では、図2と共通の構成要素には同一の符号を付し、それらの詳細な説明は省略する。画素502において、スイッチ回路535は、SRAM25と画素電極21との間に接続されている。P-MOS536のゲート端子はSRAM25の第1の出力端子N2と接続され、P-MOS537のゲート端子はSRAM25の第2の出力端子N3と接続されている。P-MOS536のソース端子は第1の制御線11と接続され、ドレイン端子は画素電極21と接続されている。P-MOS537のソース端子は第2の制御線12と接続され、ドレイン端子は画素電極21と接続されている。上記構成の画素502では、画像信号としてハイレベルHが入力されると、SRAM25の第1の出力端子N2から出力されるローレベル電位VssによりP-MOS536がオン状態となり、第1の制御線11と画素電極21とが接続される。一方、画像信号としてローレベルLが入力されると、SRAM25の第2の出力端子N3から出力されるローレベル電位VssによりP-MOS537がオン状態となり、第2の制御線12と画素電極21とが接続される。したがって、本実施形態に係る画素502は、先の実施形態に係る画素2と同様に、SRAM25に入力された画像信号の電位に基づいてスイッチ回路535を動作させ、第1の制御線11又は第2の制御線12と画素電極21とを接続することで、画素電極21に第1又は第2の制御線11、12の電位S1、S2を入力するようになっている。[駆動方法]次に、第3構成例に係る電気泳動表示装置の駆動方法について、表5及び図40から図50を参照して説明する。本実施形態についても、複数の駆動形態正画像表示、反画像表示、全白表示、全黒表示について説明するが、先の第1構成例及び第2構成例と共通の部分については適宜省略する。表5は、正画像表示、反画像表示、全白表示、全黒表示の各動作において、画素502に入力される電位を比較して示す表であり、第1構成例における表3に対応する表である。ただし、表5に示したVthpはP-MOS536、537のしきい値電圧である。<正画像表示>図41は、正画像表示におけるタイミングチャートを示す図であって、第1構成例に係る図19に対応する図である。図41に示すように、正画像表示のシーケンスは、正画像表示期間ST300と、電源オフ期間ST350とを含む。正画像表示期間ST300では、黒色画像表示期間ST301と、白色画像表示期間ST302とを順次実行する。図42及び図43は、それぞれ第1構成例に係る図20、図21に対応する図である。すなわち、図42は、黒色画像表示期間ST301における画素502A、502Bの状態を示す図であり、図43は、白色画像表示期間ST302における画素502A、502Bの状態を示す図である。以下、画素502AのSRAM25aにハイレベルLの画像信号が保持され、画素502BのSRAM25bにはローレベルLの画像信号が保持されているものとして説明する。黒色画像表示期間ST301では、第1の制御線11にハイレベル電位VHが供給され、第2の制御線12はハイインピーダンス状態とされる。ハイレベルHの画像信号を保持している画素502Aでは、P-MOS536aがオン状態となって第1の制御線11と画素電極21aとが電気的に接続される。これにより、画素電極21aにハイレベル電位VHが入力される。一方、ローレベルLの画像信号を保持している画素502Bでは、P-MOS537bがオン状態となる。しかし第2の制御線12はハイインピーダンス状態であるから、画素電極21bもハイインピーダンス状態となる。また、共通電極22には、ハイレベル電位VHの期間とローレベル電位VLVthpの期間とを所定周期で繰り返すパルス状の信号が入力される。以上により、共通電極22と画素電極21a、21bとの電位差に基づき、画素502Aが黒表示され、画素502Bの表示は変化しない。次に、白色画像表示期間ST302では、第1の制御線11が電気的に切断されたハイインピーダンス状態とされ、第2の制御線12にローレベル電位VLが供給される。これにより、P-MOS536aを介して第1の制御線11と接続された画素電極21aがハイインピーダンス状態とされる一方、P-MOS537bを介して第2の制御線12と接続された画素電極21bにローレベル電位VLVthpが入力される。また、共通電極22にはパルス状の信号が入力され続けている。以上により、画素402Aの表示は保持されたまま、画素402Bが白表示される。その後、電源オフ期間ST350に移行すると、画素502A、502Bに接続されているすべての配線が電気的に切断されたハイインピーダンス状態となり、正画像表示期間ST300において書き込まれた画像が保持される。なお、黒色画像表示期間ST301において画素電極21bに入力される電位がVLVthpとなるのは先の第1構成例と同様の理由による。そして、画素電極21bのローレベル電位がVthpだけ高くなることから、共通電極22に入力するパルスのローレベル電位をVLVthpとし、表示に不具合が生じるのを防止している。以上に説明したように、第3構成例に係る電気泳動表示装置は、先の第1実施形態に係る電気泳動表示装置と同様のシーケンスにより画像の表示を行うことができる。また、図42及び図43に示すように、黒色画像表示期間ST301では第2の制御線12がハイインピーダンス状態とされ、白色画像表示期間ST302では第1の制御線11がハイインピーダンス状態とされるため、隣接する画素電極21a、21b間の横方向電界によるリーク経路は常に遮断されており、隣接画素間の電位差によるリーク電流は発生しない。<反画像表示>図44は、反画像表示におけるタイミングチャートを示す図である。図45は、図44に示す白色反転表示期間ST311における画素502A、502Bの状態を示す図であり、図46は、図44に示す黒色反転表示期間ST312における画素502A、502Bの状態を示す図である。図44には、正画像表示期間ST300と、電源オフ期間ST350と、反画像表示期間ST310と、電源オフ期間ST351とが示されている。反画像表示期間ST300は、白色反転表示期間ST311と、黒色反転表示期間ST312とを有する。第3構成例に係る電気泳動表示装置における反画像表示の動作は、先の第1構成例に係る電気泳動表示装置と同様である。上述した正画像表示期間ST300の後、電源オフ期間ST350に移行した状態で、画素502Aは黒表示、画素502Bは白表示されている。電源オフ期間ST350から白色反転表示期間ST311に移行すると、第1の制御線11にローレベル電位VLが供給され、第2の制御線12はハイインピーダンス状態に保持される。そして、画素502Aでは、第1の制御線11からP-MOS536aを介して画素電極21aにローレベル電位VLVthpが入力される。一方、画素502Bでは、画素電極21bはハイインピーダンス状態のままである。また、共通電極22に、ハイレベル電位VHと、ローレベル電位VLVthpとを所定周期で繰り返すパルス状の信号が入力される。これにより、黒表示されていた画素502Aが白表示に反転される。次に、黒色反転表示期間ST312に移行すると、第1の制御線11がハイインピーダンス状態とされ、第2の制御線12にハイレベル電位VHが供給される。そして、画素502Aでは、P-MOS536aを介して第1の制御線11と接続された画素電極21aがハイインピーダンス状態となる。一方、画素502Bでは、P-MOS537bを介して第2の制御線12と接続された画素電極21bにハイレベル電位VHが入力される。共通電極22には、パルス状の信号が入力されているので、白表示されている画素502Bが黒表示に反転される。このとき、画素502Aの表示は変化しない。以上の白色反転表示期間ST311と黒色反転表示期間ST312とにより、正画像表示期間ST300において表示された画像の白黒反転画像が表示される。なお、第3構成例の電気泳動表示装置においても、P-MOS536、537の特性により画素電極21に入力される電位が第1及び第2の制御線11、12の電位と異なってしまう。そこで、共通電極22に入力されるパルスの電位は画素電極21の電位に合わせて調整し、表示に不具合が生じないようにしている。また、図45及び図46に示すように、白色反転表示期間ST311では第2の制御線12がハイインピーダンス状態とされ、黒色反転表示期間ST312では第1の制御線11がハイインピーダンス状態とされるので、表示動作中には少なくとも一方の制御線が電気的に切断される。したがって常にリーク経路が遮断されるので、隣接画素間におけるリーク電流は発生しない。<全白表示>図47は全白表示におけるタイミングチャートを示す図である。図48は、図47に示す全白表示期間ST320における画素502A、502Bの状態を示す図である。図47には、正画像表示期間ST300と、電源オフ期間ST350と、全白表示期間ST320と、電源オフ期間ST351とが示されている。つまり、図47には、正画像表示を行った後、全白表示により表示画像を消去するシーケンスが示されている。正画像表示期間ST300の後の電源オフ期間ST350では、画素502Aが黒表示され、画素502Bが白表示されている。そして、電源オフ期間ST350から全白表示期間ST320に移行すると、第1の制御線11と第2の制御線12の双方にローレベル電位VLが供給される。画素502Aでは第1の制御線11と画素電極21aとが電気的に接続され、画素電極21aにローレベル電位VLVthpが入力される。一方、画素502Bでは、第2の制御線12と画素電極21bとが電気的に接続され、画素電極21bにローレベル電位VLVthpが入力される。そして、共通電極22にハイレベル電位VHの期間とローレベル電位VLVthpの期間とを所定周期で繰り返すパルス状の信号が入力される。これにより、共通電極22がハイレベル電位VHである期間に、画素電極21と共通電極22との電位差に基づき電気泳動素子23が駆動され、正画像表示期間ST300で黒表示されていた画素502Aが白表示される。また、元が白表示である画素502Bの表示は変化しないので、すべての画素が白表示となる。なお、第3構成例における全白表示では、画素電極21a、21bに入力されるローレベル電位が、第1及び第2の制御線11、12のローレベル電位VLよりもしきい値電位Vthpだけ高くなるため、共通電極22のローレベル電位をVLVthpとすることで、表示に不具合が生じないようにしている。また、第3構成例における全白表示では、図48に示すように、画素電極21a、21bが同電位であるため、画素電極間のリーク電流は発生しない。<全黒表示>図49は、全黒表示におけるタイミングチャートを示す図である。図50は、図49に示す全黒表示期間ST330における画素502A、502Bの状態を示す図である。図49には、正画像表示期間ST300と、電源オフ期間ST350と、全黒表示期間ST330と、電源オフ期間ST351とが示されている。つまり、図49には、正画像表示を行った後、全黒表示により表示画像を消去するシーケンスが示されている。正画像表示期間ST300の後の電源オフ期間ST350では、画素502Aが黒表示され、画素502Bが白表示されている。そして、電源オフ期間ST350から全黒表示期間ST330に移行すると、第1の制御線11と第2の制御線12の双方にハイレベル電位VHが供給される。画素502Aでは第1の制御線11と画素電極21aとが電気的に接続され、画素電極21aにハイレベル電位VHが入力される。一方、画素502Bでは、第2の制御線12と画素電極21bとが電気的に接続され、画素電極21bにハイレベル電位VHが入力される。そして、共通電極22にハイレベル電位VHの期間とローレベル電位VLの期間とを所定周期で繰り返すパルス状の信号が入力される。これにより、共通電極22がローレベル電位VLである期間に、画素電極21と共通電極22との電位差に基づき電気泳動素子23が駆動され、正画像表示期間ST200で白表示されていた画素502Bが黒表示される。また、元が黒表示である画素502Aの表示は変化しないので、すべての画素が黒表示となる。なお、第3構成例の全黒表示では、図50に示すように、画素電極21a、21bが同電位であるため、画素電極間のリーク電流は発生しない。以上、詳細に説明したように、第3構成例に係る電気泳動表示装置では、2個のトランジスタのみで構成されたスイッチ回路535を備えていることで、図2に示した第1実施形態に係る画素2と比較して画素回路の構成を簡素化でき、トランジスタ数の削減によって面積を小さくすることができる。したがって、1画素当たりの占有面積を小さくすることができ、画素の高精細化に容易に対応できる電気泳動表示装置を実現することができる。また、トランジスタを少なくすることで、通電時の寄生容量が低減できるので、消費電力を削減することができる。また、トランジスタ数の削減によって生じる可能性がある表示の不具合についても効果的に防止できるようになっている。すなわち、画素電極21に入力される電位の変化に応じて共通電極22に入力するパルスの電位を調整しており、これにより、電気泳動素子に逆向きの電界が作用して表示品質が低下するのを防止することができる。[電子機器]図15は、本発明の電気泳動表示装置を備えた電子機器の一例である。上述した電気泳動表示装置は、様々な電子機器に適用されており、以下で上述の電気泳動表示装置を備えた電子機器の例について説明する。まず、本発明の電気泳動表示装置をフレキシブルな電子ペーパに適用した例について説明する。図15はこの電子ペーパの構成を示す斜視図であり、電子ペーパ1000は本発明の電気泳動表示装置1を表示部として備える。電子ペーパ1000は、従来の紙と同様の質感及び柔軟性を有するシートからなる本体1001の表面に本発明の電気泳動表示装置1を備えた構成となっている。図16は、電子ノート1100の構成を示す斜視図であり、電子ノート1100は、図15で示した電子ペーパ1000が複数枚束ねられ、カバー1101に挟まれているものである。カバー1101は、例えば外部の装置から送られる表示データを入力する表示データ入力手段図示は省略を備える。これにより、その表示データに応じて、電子ペーパ1000が束ねられた状態のまま、表示内容を変更したり更新したりできる。また、上述した例に加えて、他の例として、液晶テレビ、ビューファインダ型やモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた機器等が挙げられる。本発明に係る電気泳動表示装置は、こうした電子機器の表示部としても適用することができる。本発明に係る電気泳動表示装置を表示部に備えることで、隣接画素間のリーク電流を抑え、消費電力を低減するとともに信頼性を向上させた電子機器とすることができる。また、第2実施形態に係る電気泳動表示装置を備えるならば、1画素のサイズを小さくできるため、より高精細の表示部を備えた電子機器となる。"