インジウムと、ジルコニウムと、亜鉛とを含む酸化物半導体層と、前記酸化物半導体層と接するゲート絶縁層と、前記ゲート絶縁層を介して前記酸化物半導体層と重なるゲート電極層とを有する半導体装置。インジウムと、ジルコニウムと、亜鉛と、錫とを含む酸化物半導体層と、前記酸化物半導体層と接するゲート絶縁層と、前記ゲート絶縁層を介して前記酸化物半導体層と重なるゲート電極層とを有する半導体装置。請求項1または請求項2において、前記酸化物半導体層の前記ジルコニウムの含有量は、前記インジウムの含有量以下であることを特徴とする半導体装置。請求項1乃至3のいずれか一において、前記酸化物半導体層の前記ジルコニウムの含有量は、前記亜鉛の含有量以下であることを特徴とする半導体装置。請求項1乃至4のいずれか一において、前記酸化物半導体層は、結晶部分を含み、結晶部分のc軸が向く方向は、前記酸化物半導体層の被形成面に垂直な方向、または前記酸化物半導体層の表面に垂直な方向であることを特徴とする半導体装置。本発明の一態様は、トランジスタ、ダイオード等の半導体用途に好適な材料を提供することを課題の一とする。具体的には結晶性の高い酸化物半導体膜を形成する作製方法及びその方法によって得られる材料を提供することを課題の一とする。また、マザーガラスのような大きな基板や、プラスチック基板を用いて、信頼性の高い半導体装置の大量生産を行うことのできる半導体装置及びその作製方法を提供することを課題の一とする。本明細書で開示する本発明の一態様は、組成がA1-XZrXZnYOZただし、AはインジウムIn、アルミニウムAl、マグネシウムMg、ネオジムNd、セリウムCe、ランタンLa、或いはハフニウムHfで、X=0.001以上0.5以下、Yは0.5以上、Zは0.5以上で示される酸化物半導体層と、酸化物半導体層と接するゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層と重なるゲート電極層とを有する半導体装置である。酸化物半導体層の組成に4族元素の一つであるジルコニウムを含ませることで結晶化しやすい材料とすることができる。また、上記ジルコニウムを含ませた酸化物半導体材料は結晶化しやすい材料とすることができるため、マザーガラスのような大きな基板や、プラスチック基板上に結晶性の高い酸化物半導体層を形成することができる。上記ジルコニウムを含ませた酸化物半導体材料を用いた酸化物半導体層の成膜後に加熱処理を行って結晶性をさらに向上させることで結晶性の高い酸化物半導体膜を形成する。具体的には、少なくともインジウムと亜鉛を含む酸化物半導体材料に、4族元素の一つであるジルコニウムを含ませる。少なくともインジウムと亜鉛を含む酸化物半導体材料にジルコニウムを含ませた酸化物半導体材料膜以下、InZrZnOX膜ただしX>0とも呼ぶのエネルギーギャップは、IGZO膜と呼ばれるインジウム、ガリウム、及び亜鉛を含む酸化物半導体材料膜約3.2eVよりも大きくなる。ジルコニウムは4族元素であり、一つの結合手が酸素を捕らえ、酸素を固定しやすい安定な材料である。なお、本明細書において、エネルギーギャップという用語は、バンドギャップや、禁制帯幅と同じ意味で用いている。また、バンドギャップの値は、材料の単膜のエリプソで測定して得られる値を用いる。また、本明細書において、イオン化ポテンシャルの値は、バンドギャップと電子親和力を加算した値である。なお、電子親和力とは真空準位と酸化物半導体の伝導帯とのエネルギー差を表す。また、上記ジルコニウムを含ませた酸化物半導体材料の薄膜を用いる場合、成膜直後において、結晶構造を有する酸化物半導体膜を形成することができる。従って、酸化物半導体膜の成膜後の加熱処理を省略することができるため、量産に適したプロセスと言える。なお、結晶構造を有する酸化物半導体膜は、結晶部分を含み、結晶部分のc軸が向く方向は、酸化物半導体膜の被形成面に垂直な方向、または酸化物半導体膜の表面に垂直な方向であることを特徴の一つとしている。他の本発明の一態様は、インジウムと、ジルコニウムと、亜鉛とを含む酸化物半導体層と、酸化物半導体層と接するゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層と重なるゲート電極層とを有する半導体装置である。上記構成において、酸化物半導体層のジルコニウムの含有量は、インジウムの含有量以下である。また、酸化物半導体層のジルコニウムの含有量は、亜鉛の含有量以下である。具体的には、ジルコニウムを含ませた酸化物半導体材料をスパッタリング法で成膜する場合、好ましくは原子数比がIn:Zr:Zn=1:1:1、4:1:4、3:2:4、2:1:3、5:1:3、または4:2:3で示される酸化物ターゲットを用いる。また、インジウム、亜鉛、及びジルコニウムを含ませた酸化物半導体材料に錫を含ませてもよく、他の本発明の構成の一つは、インジウムと、ジルコニウムと、亜鉛と、錫とを含む酸化物半導体層と、酸化物半導体層と接するゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層と重なるゲート電極層とを有する半導体装置である。トランジスタの酸化物半導体層にジルコニウムを含ませることにより、結晶性を高めることができる。酸化物半導体層の結晶性を高めることにより、さらに電気的特性電界効果移動度やしきい値などの向上したトランジスタを得ることができる。また、そのトランジスタのオフ電流を極めて小さな値とすることができる。また、マザーガラスのような大きな基板を用いて、信頼性の高い半導体装置の大量生産を行うことができる。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。実施の形態1本実施の形態では、半導体装置の一形態を、以下に説明する。絶縁表面上にトランジスタを作製し、そのトランジスタのチャネル形成領域となる酸化物半導体層として、少なくともインジウムと亜鉛を含む酸化物半導体材料に、ジルコニウムを含ませた膜InZrZnOX膜を用いる。トランジスタの構造は、酸化物半導体層上にゲート絶縁層を介してゲート電極層を有するトップゲート構造であってもよいし、ゲート絶縁層を介してゲート電極層上に酸化物半導体層を有するボトムゲート構造であってもよい。なお、トランジスタはチャネル形成領域が1つ形成されるシングルゲート構造に、特に限定されず、例えば、2つ形成されるダブルゲート構造もしくは3つ形成されるトリプルゲート構造であってもよい。また、チャネル形成領域の上下にゲート絶縁層を介して配置された2つのゲート電極層を有する、デュアルゲート型でもよい。InZrZnOX膜は、原子数比がIn:Zr:Zn=1:1:1、4:1:4、3:2:4、2:1:3、5:1:3、または4:2:3で示される酸化物ターゲットを用いてスパッタリング法により形成する。本実施の形態では、原子数比がIn:Zr:Zn=1:1:1のターゲットを用いて成膜したInZrZnOX膜を用いる。実際にガラス基板上に膜厚100nmのInZrZnOX膜を形成したサンプルを作製し、そのサンプルのイオン化ポテンシャルの測定を行い、その結果に基づきエネルギーバンド図を計算した。イオン化ポテンシャルの値は、バンドギャップと電子親和力を加算した値であり、バンドギャップの値は、材料の単膜のエリプソで測定して得られる。図1Aに示し、比較例としてIGZOのエネルギーバンド図を図1Bに示す。また、成膜条件の異なるInZrZnOX膜を形成したサンプルを複数作製し、加熱処理の条件の違うサンプルも用意して、それぞれのエネルギーギャップEgを算出した結果を表1に示す。なお、サンプル1は、基板温度を室温、酸素とアルゴンの混合雰囲気酸素33下でスパッタリング装置により成膜を行ったものである。また、サンプル2は、基板温度を室温、酸素雰囲気酸素100下で成膜を行ったものである。また、サンプル3は、基板温度を200°C、酸素とアルゴンの混合雰囲気酸素33下で成膜を行ったものである。また、サンプル4は、基板温度を200°C、酸素雰囲気酸素100下で成膜を行ったものである。また、サンプル5は、基板温度を300°C、酸素とアルゴンの混合雰囲気酸素33下で成膜を行ったものである。また、サンプル6は、基板温度を300°C、酸素雰囲気酸素100下で成膜を行ったものである。また、サンプル全ての成膜は、DC電源装置を有するスパッタ装置を用い、圧力0.4Pa、電源電力200W、基板とターゲットの間の距離T-S間距離を130mmとした。また、成膜後の加熱処理は、加熱処理なしと、450°Cの加熱処理、650°Cの加熱処理とし、それぞれを比較した。なお、450°Cの加熱は、450°Cまで昇温させてから1時間保持させるまでは窒素雰囲気とし、その後ガスを切り替えて酸素雰囲気とし、1時間保持した後、室温まで降温させた。また、650°Cの加熱は、650°Cまで昇温させてから1時間保持させるまでは窒素雰囲気とし、その後ガスを切り替えて酸素雰囲気とし、1時間保持した後、室温まで降温させた。表1から、InZrZnOX膜のバンドギャップは3.4eV以上3.7eV以下の値であると読み取れる。また、酸素雰囲気酸素100下で成膜を行ったサンプル2、サンプル4、サンプル6に対して、XRDX-Ray-Diffraction解析を行った結果を図2Aに示す。なお、比較例として、原子数比がIn:Ce:Zn=1:1:1のターゲットを用い、InCeZnOX膜だだし、X>0を酸素雰囲気酸素100下で成膜を行ったサンプルをXRD解析した結果を図2Bに示す。InZrZnOX膜は、InCeZnOX膜に比べて結晶性が高く、特に基板温度が室温である場合においても結晶部分があることがXRD解析から確認できる。このことから耐熱温度が100°C程度のプラスチックフィルム上にも結晶性の高いInZrZnOX膜を成膜することができると言える。なお、Zrは4族元素であり、同じ4族元素のTiをZrに代えたInTiZnOX膜は、650°Cの加熱を行っても非晶質構造のままである。従って酸化物半導体に含ませることで酸化物半導体が結晶化しやすくなるZrは予期できない効果、特に室温でも結晶構造を有する膜を得られるという効果があると言える。また、図16、図17、図18、及び図19にInZrZnOX膜を設けたサンプルの断面のTEM写真を示す。図16は、成膜直後のInZrZnOX膜の断面を200万倍で観察した写真であり、図17は650°Cの加熱後のInZrZnOX膜の断面を200万倍で観察した写真である。また、図18は成膜直後のInZrZnOX膜の断面を400万倍で観察した写真であり、図19は650°Cの加熱後のInZrZnOX膜の断面を800万倍で観察した写真である。また、XRD解析及び断面TEM写真から、InZrZnOX膜は、成膜直後の状態でCAACの状態、或いは多結晶の状態であるといえる。InZrZnOX膜は、成膜直後において、結晶構造を有する酸化物半導体膜を形成することができるため、酸化物半導体膜の成膜後に結晶化のための加熱処理を省略することができる。そのため、マザーガラスのような大きな基板やプラスチック基板を用い、量産に適したプロセスとすることができる。プラスチック基板は、基板の厚さを小さくし、ロール状のフィルムとすることで、ロールツゥロール方式でのフィルム上への半導体装置の製造が可能となる。ここで、CAACCAxisAlignedCrystalは、c軸が酸化物半導体膜の被形成面または表面に垂直な方向を向き、かつab面に垂直な方向から見て三角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している結晶と非晶質の混相構造をいう。なお、この混相構造においてCAAC同士は、それぞれa軸およびb軸の向きが異なっていてもよい。CAAC酸化物半導体CAAC-OS:CAxisAlignedCrystalineOxideSemiconductor膜は、完全な単結晶ではなく、完全な非晶質でもない。CAAC-OS膜は、結晶-非晶質混相構造の酸化物半導体膜である。結晶の大きさは数nmから数十nm程度と見積もられるが、透過型電子顕微鏡TEM:TransmissionElectronMicroscopeによる観察では、CAAC-OS膜に含まれる非晶質とCAACとの境界は必ずしも明確ではない。また、CAAC-OS膜には結晶粒界グレインバウンダリーともいう。は確認されない。CAAC-OS膜が結晶粒界を有さないため、結晶粒界に起因する電子移動度の低下が起こりにくい。なお、CAAC-OS膜において、膜中における結晶領域の分布は均一でなくてもよい。例えば、CAAC-OS膜の表面側から結晶成長した場合、CAAC-OS膜の表面の近傍は結晶の占める割合が高くなり、被形成面の近傍は非晶質の占める割合が高くなることがある。CAACにおける結晶部分のc軸は、CAAC-OS膜の被形成面または表面に垂直な方向を向くため、CAAC-OS膜の形状被形成面の断面形状または表面の断面形状によって、c軸が向く方向が異なることがある。なお、CAACにおける結晶部分のc軸が向く方向は、CAAC-OS膜が形成されたときの被形成面または表面に略垂直な方向となる。CAAC-OS膜を用いることで、可視光や紫外光の照射によるトランジスタの電気特性の変動が低減されるため、信頼性の高いトランジスタを得ることができる。また、トランジスタの酸化物半導体層にジルコニウムを含ませて、結晶性を高めることにより、さらに電気的特性電界効果移動度やしきい値などの向上したトランジスタを得ることができる。また、そのトランジスタのオフ電流を極めて小さな値とすることができる。また、組成がA1-XZrXZnYOZただし、AはIn、Al、Mg、Nd、Ce、La、或いはHfで、X=0.001以上0.5以下、Yは0.5以上、Zは0.5以上で示されるターゲットを用いたスパッタリング法により得られる酸化物半導体膜は、含有するジルコニウムによって結晶性が高くなり、プラスチックフィルム上に接してCAAC-OS膜を成膜直後に形成することもできる。また、そのCAAC-OS膜を用いてロールツゥロール方式でトランジスタを作製することもできる。実施の形態2本実施の形態では、半導体装置及び半導体装置の作製方法の一態様を図3乃至図6を用いて説明する。図3A及び図3Bに半導体装置の例としてトランジスタ420の平面図及び断面図を示す。図3Aは、トランジスタ420の平面図であり、図3Bは、図3AのX1-Y1における断面図である。なお、図3Aでは、煩雑になることを避けるため、トランジスタ420の構成要素の一部例えば、絶縁層407を省略して図示している。図3A及び図3Bに示すトランジスタ420は、絶縁表面を有する基板400上に、下地絶縁層436と、ソース電極層405a及びドレイン電極層405bと、チャネル長方向の一方の側面においてソース電極層と接し、チャネル長方向の他方の側面においてドレイン電極層と接する酸化物半導体層403と、酸化物半導体層403、ソース電極層405a及びドレイン電極層405bの上面と接するゲート絶縁層402と、ゲート絶縁層402を介して酸化物半導体層403上に設けられたゲート電極層401と、ゲート電極層401のチャネル長方向の側面の一方と接する側壁層412aと、ゲート電極層401のチャネル長方向の側面の他方と接する側壁層412bと、を含んで構成される。トランジスタ420において、側壁層412aの少なくとも一部は、ゲート絶縁層402を介してソース電極層405a上に設けられている。また、側壁層412bの少なくとも一部は、ゲート絶縁層402を介してドレイン電極層405b上に設けられている。側壁層412a及び側壁層412bは、導電性材料を含んでいる。よって、側壁層412a及び側壁層412bは、ゲート電極層401の一部として機能することが可能であるため、ゲート絶縁層402を介してソース電極層405a又はドレイン電極層405bと重畳する領域を、実質的にLov領域とすることができる。また、図3に示すトランジスタ420は、側壁層412a、側壁層412b及びゲート電極層401上に設けられた絶縁層406及び絶縁層407と、絶縁層407上に設けられた配線層435a及び配線層435bを構成要素に含めてもよい。配線層435aは、絶縁層406、絶縁層407及びゲート絶縁層402に設けられた開口を介して、ソース電極層405aと電気的に接続し、配線層435bは、絶縁層406、絶縁層407及びゲート絶縁層402に設けられた開口を介してドレイン電極層405bと電気的に接続している。また、トランジスタ420において導電性材料を含む側壁層を設けない場合、Lov領域の形成のためには線幅の細い酸化物半導体層と線幅の細いゲート電極層との精密なアライメントが要求され、トランジスタの微細化に伴ってその要求精度はより高くなる。しかしながら、本実施の形態で示すトランジスタ420は、ゲート電極層401のチャネル長方向の側面に、導電性材料を含む側壁層412a及び側壁層412bを有するため、該側壁層412a及び側壁層412bと、ソース電極層405a又はドレイン電極層405bとが重畳する領域も実質的にLov領域として機能することが可能である。したがって、ゲート電極層401を形成する際のアライメントの自由度を向上させることができ、歩留まりよく、オン電流の低下を抑制したトランジスタ420を提供することが可能となる。また、酸化物半導体層403は、実施の形態1に示したInZrZnOX膜であり、基板温度が室温であっても成膜直後に結晶部分を有するCAAC-OS膜である。また、図4A及び図4Bに、図3A及び図3Bに示すトランジスタ420とは異なる構成のトランジスタ422の平面図及び断面図を示す。図4Aは、トランジスタ422の平面図であり、図4Bは、図4AのX2-Y2における断面図である。なお、図4Aでは、煩雑になることを避けるため、トランジスタ422の構成要素の一部例えば、絶縁層407を省略して図示している。図4A及び図4Bに示すトランジスタ422と、図3A及び図3Bに示すトランジスタ420との相違点は、酸化物半導体層403の側面の形状である。図4A及び図4Bに示すトランジスタ422においては、酸化物半導体層403は、ソース電極層405a又はドレイン電極層405bと接する側面において、テーパ形状を有している。酸化物半導体層403の側面をテーパ形状とすることで、ソース電極層405a及びドレイン電極層405bとなる導電膜を被覆性よく形成することができる。以下、図5及び図6を用いて、本実施の形態のトランジスタの作製工程の例について説明する。なお、以下では、トランジスタ422の作製工程を例示する。まず、絶縁表面を有する基板400上に、下地絶縁層436を形成する。絶縁表面を有する基板400に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理工程に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板、プラスチック基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板400として用いてもよい。また、基板400として、プラスチック基板などの可撓性基板を用いて半導体装置を作製してもよい。実施の形態1に示した成膜方法を用いれば、成膜時の基板温度が室温であっても、成膜直後に結晶構造を有する酸化物半導体膜を形成できるため、可撓性基板上に酸化物半導体層403を含むトランジスタ422を直接作製することができ、可撓性を有する半導体装置を実現できる。下地絶縁層436は、酸化シリコン膜、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、又はこれらの混合材料を含む膜から選ばれた、単層又は積層構造とすることができる。但し、下地絶縁層436は、酸化物絶縁膜を含む単層又は積層構造として、該酸化物絶縁膜が後に形成される酸化物半導体層403と接する構造とするのが好ましい。なお、下地絶縁層436は、必ずしも設けなくともよい。下地絶縁層436は化学量論的組成比を超える酸素を含む領域以下、酸素過剰領域とも表記するを有すると、下地絶縁層436に含まれる過剰な酸素によって、後に形成される酸化物半導体層403の酸素欠損を補填することが可能であるため好ましい。下地絶縁層436が積層構造の場合は、少なくとも酸化物半導体層403と接する層において酸素過剰領域を有するのが好ましい。下地絶縁層436に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて下地絶縁層436を成膜すればよい。又は、成膜後の下地絶縁層436に、酸素少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含むを注入して、酸素過剰領域を形成しても良い。酸素の注入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。次いで、下地絶縁層436上に酸化物半導体層413を成膜する図5A参照。酸化物半導体層413の膜厚は、例えば、3nm乃至30nm、好ましくは5nm乃至20nmとする。酸化物半導体層413として、InZrZnOX膜を用い、実施の形態1に示した成膜条件で成膜する。成膜時の基板温度は室温以上450°C以下とする。InZrZnOX膜は、室温以上450°C以下の基板温度であれば、成膜直後においてCAAC-OS膜である。酸化物半導体層413は、InZrZnOX膜を用いるため、成膜直後において結晶性酸化物半導体である。さらに結晶性を高めたい場合、成膜直後に行う熱処理の温度は、250°C以上700°C以下、好ましくは、400°C以上、より好ましくは500°C以上、さらに好ましくは550°C以上とする。なお、当該熱処理は、作製工程における他の熱処理を兼ねることも可能である。酸化物半導体層413の成膜方法は、実施の形態1に示したスパッタリング法を用いる。また、酸化物半導体層413は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置、所謂CPスパッタリング装置ColumnerPlasmaSputteringsystemを用いて成膜してもよい。酸化物半導体層413を形成する際、できる限り酸化物半導体層413に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、水、水酸基又は水素化物などの不純物が除去された高純度の希ガス代表的にはアルゴン、酸素、及び希ガスと酸素との混合ガスを適宜用いる。また、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入して成膜を行うことで、成膜された酸化物半導体層413の水素濃度を低減させることができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素分子、水H2Oなど水素原子を含む化合物より好ましくは炭素原子を含む化合物も等の排気能力が高いため、当該成膜室で成膜した酸化物半導体層413に含まれる不純物の濃度を低減できる。また、基板400を高温に保持した状態で酸化物半導体層413を形成することも、酸化物半導体層413中に含まれうる不純物濃度を低減するのに有効である。基板400を加熱する温度としては、150°C以上450°C以下とすればよい。酸化物半導体層413に用いる酸化物半導体としては、少なくともインジウムIn、亜鉛Zn、及びジルコニウムZrを含む。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとしてスズSnを有することが好ましい。また、酸化物半導体層413を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。酸化物半導体層413の成膜前に、酸化物半導体層413の成膜表面に平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理例えば、化学的機械研磨法、ドライエッチング処理、プラズマ処理を用いることができる。プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、酸化物半導体層413の成膜表面に付着している粉状物質パーティクル、ごみともいうを除去することができる。平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、酸化物半導体層413の成膜表面の凹凸状態に合わせて適宜設定すればよい。また、酸化物半導体層413に、当該酸化物半導体層413に含まれる過剰な水素水や水酸基を含むを除去脱水化又は脱水素化するための熱処理を行うのが好ましい。熱処理の温度は、300°C以上700°C以下、又は基板の歪み点未満とする。熱処理は減圧下又は窒素雰囲気下などで行うことができる。この熱処理によって、n型不純物である水素を酸化物半導体から除去することができる。例えば、脱水化又は脱水素化処理後の酸化物半導体層413に含まれる水素濃度を、5×1019/cm3以下、好ましくは5×1018/cm3以下とすることができる。なお、脱水化又は脱水素化のための熱処理は、酸化物半導体層413の成膜後であればトランジスタ422の作製工程においてどのタイミングで行ってもよい。但し、ゲート絶縁層402又は絶縁層406として酸化アルミニウム膜を用いる場合には、当該酸化アルミニウム膜を形成する前に行うのが好ましい。また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。なお、下地絶縁層436として酸素を含む下地絶縁層436を設ける場合、脱水化又は脱水素化のための熱処理を酸化物半導体層413の島状への加工前に行うと、下地絶縁層436に含まれる酸素が熱処理によって放出されるのを防止することができるため好ましい。熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上好ましくは7N99.99999以上即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。また、熱処理で酸化物半導体層413を加熱した後、加熱温度を維持、又はその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の二窒化酸素ガス、又は超乾燥エアCRDSキャビティリングダウンレーザー分光法方式の露点計を用いて測定した場合の水分量が20ppm露点換算で-55°C以下、好ましくは1ppm以下、より好ましくは10ppb以下の空気を導入してもよい。酸素ガス又は二窒化酸素ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガス又は二窒化酸素ガスの純度を、6N以上好ましくは7N以上即ち、酸素ガス又は二窒化酸素ガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。酸素ガス又は二窒化酸素ガスの作用により、脱水化又は脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層413を高純度化及び電気的にi型真性化することができる。また、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含むを導入して膜中に酸素を供給してもよい。脱水化又は脱水素化処理を行った酸化物半導体層に、酸素を導入して膜中に酸素を供給することによって、酸化物半導体層を高純度化、及び電気的にi型真性化することができる。高純度化し、電気的にi型真性化した酸化物半導体層を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。酸素の導入工程は、酸化物半導体層に酸素導入する場合、酸化物半導体層に直接導入してもよいし、後に形成されるゲート絶縁層402や絶縁層406などの他の膜を通過して酸化物半導体層403へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよいが、露出された酸化物半導体層413へ直接酸素を導入する場合は、上記の方法に加えてプラズマ処理なども用いることができる。酸化物半導体層への酸素の導入は、酸化物半導体層の成膜後であれば、そのタイミングは特に限定されない。また、酸化物半導体層への酸素の導入は複数回行ってもよい。次いで、酸化物半導体層413をフォトリソグラフィ工程により加工して、島状の酸化物半導体層403を形成する。ここで、島状の酸化物半導体層403への加工に用いるマスクは、フォトリソグラフィ法などによって形成されたマスクに、スリミング処理を行って、より微細なパターンを有するマスクとするのが好ましい。スリミング処理としては、例えば、ラジカル状態の酸素酸素ラジカルなどを用いるアッシング処理を適用することができる。ただし、スリミング処理はフォトリソグラフィ法などによって形成されたマスクをより微細なパターンに加工できる処理であれば、アッシング処理に限定する必要はない。また、スリミング処理によって形成されるマスクによってトランジスタのチャネル長Lが決定されることになるため、当該スリミング処理としては制御性の良好な処理を適用することができる。スリミング処理の結果、フォトリソグラフィ法などによって形成されたマスクを、露光装置の解像限界以下、好ましくは1/2以下、より好ましくは1/3以下の線幅まで微細化することが可能である。例えば、線幅は、30nm以上2000nm以下、好ましくは50nm以上350nm以下とすることができる。これにより、トランジスタのさらなる微細化を達成することができる。次いで、島状の酸化物半導体層403上に、ソース電極層及びドレイン電極層これと同じ層で形成される配線を含むとなる導電膜415を成膜する図5B参照。導電膜415は後の加熱処理に耐えられる材料を用いる。例えば、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等を用いることができる。また、Al、Cuなどの金属膜の下側又は上側の一方又は双方にTi、Mo、Wなどの高融点金属膜又はそれらの金属窒化物膜窒化チタン膜、窒化モリブデン膜、窒化タングステン膜を積層させた構成としても良い。又は、導電性の金属酸化物を用いて導電膜415を形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズIn2O3-SnO2、ITOと略記する、酸化インジウム酸化亜鉛In2O3-ZnO又はこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。次に導電膜415に研磨切削、研削処理を行い、酸化物半導体層403が露出するように導電膜415の一部を除去する。該研磨処理によって、酸化物半導体層403と重畳する領域の導電膜415が除去され、該領域に開口を有する導電膜415aが形成される図5C参照。研磨切削、研削方法としては化学的機械研磨ChemicalMechanicalPolishing:CMP処理を好適に用いることができる。本実施の形態では、CMP処理によって酸化物半導体層403と重畳する領域の導電膜415を除去する。なお、CMP処理は、1回のみ行ってもよいし、複数回行ってもよい。複数回に分けてCMP処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、ソース電極層405a、ドレイン電極層405b、酸化物半導体層403の表面の平坦性をより向上させることができる。なお、本実施の形態では、酸化物半導体層403と重畳する領域の導電膜405の除去にCMP処理を用いたが、他の研磨研削、切削処理を用いてもよい。又は、CMP処理等の研磨処理と、エッチングドライエッチング、ウェットエッチング処理や、プラズマ処理などを組み合わせてもよい。例えば、CMP処理後、ドライエッチング処理やプラズマ処理逆スパッタリングなどを行い、処理表面の平坦性向上を図ってもよい。研磨処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、導電膜415の材料、膜厚、及び表面の凹凸状態に合わせて適宜設定すればよい。なお、本実施の形態においては、導電膜415aの上端部は、酸化物半導体層403の上端部と概略一致している。但し、導電膜415a又は、導電膜415aを加工して形成されるソース電極層405a及びドレイン電極層405bの形状は導電膜415を除去する研磨処理の条件によって異なる。例えば、酸化物半導体層403の表面より膜厚方向に後退した形状となる場合がある。次いで、導電膜415aをフォトリソグラフィ工程により加工して、ソース電極層405a及びドレイン電極層405bこれと同じ層で形成される配線を含むを形成する図5D参照。なお、本実施の形態では、導電膜415を成膜し、研磨処理によって酸化物半導体層403と重畳する領域の導電膜415を除去した後に、選択的にエッチング処理してソース電極層405a及びドレイン電極層405bへと加工する方法を示したが、本発明の実施の形態はこれに限られない。成膜後の導電膜415を選択的にエッチング処理して加工したのち、研磨処理によって酸化物半導体層403と重畳する領域の導電膜415を除去することで、ソース電極層405a及びドレイン電極層405bを形成してもよい。但し、研磨処理に先立ってエッチング処理を行う場合には、エッチング処理によって酸化物半導体層403と重畳する領域の導電膜415は除去しないものとする。本実施の形態で示すトランジスタの作製方法では、ソース電極層405a及びドレイン電極層405bの形成する際に、酸化物半導体層403と重畳する領域の導電膜415を除去する工程において、レジストマスクを用いたエッチング処理を用いないため、ソース電極層405a及びドレイン電極層405bのチャネル長方向の幅が微細化されている場合でも精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきを少ない微細な構造を有するトランジスタ420を歩留まりよく作製することができる。また、酸化物半導体層403と重畳する領域の導電膜415を除去することで、酸化物半導体層403と、ソース電極層405a又はドレイン電極層405bとが、酸化物半導体層403のチャネル長方向の側面において接する構成とすることが可能となる。酸化物半導体層403は膜厚が3nm乃至30nm、好ましくは5nm乃至20nmと小さいため、その側面においてソース電極層405a又はドレイン電極層405bと接することで、ソース電極層405a又はドレイン電極層405bとの接触面積を低減することができ、接触界面におけるコンタクト抵抗を増大させることができる。したがって、トランジスタ422のチャネル長Lを短くしても、ソース電極層405aとドレイン電極層405bとの電界を緩和して、しきい値電圧の変動などの短チャネル効果を抑制することができる。次いで、酸化物半導体層403、ソース電極層405a及びドレイン電極層405b上にゲート絶縁層402を形成する。ゲート絶縁層402は、1nm以上20nm以下の膜厚で、スパッタリング法、MBE法、CVD法、パルスレーザ堆積法、ALD法等を適宜用いて形成することができる。また、ゲート絶縁層402は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置、所謂CPスパッタ装置を用いて成膜してもよい。なお、ゲート絶縁層402が厚いほど短チャネル効果が顕著となり、しきい値電圧がマイナス側へシフトしやすい傾向となる。しかしながら、本実施の形態のトランジスタの作製方法においては、ソース電極層405a、ドレイン電極層405b及び酸化物半導体層403の上面が研磨処理によって平坦化されているため、膜厚の薄いゲート絶縁層402を被覆性よく形成することができる。ゲート絶縁層402の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、又は窒化酸化シリコン等を用いることができる。ゲート絶縁層402は、酸化物半導体層403と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁層402は、膜中バルク中に少なくとも化学量論的組成比を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁層402として、酸化シリコン膜を用いる場合には、SiO2αただし、α>0とするのが好ましい。本実施の形態では、ゲート絶縁層402として、SiO2αただし、α>0である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁層402として用いることで、酸化物半導体層403に酸素を供給することができ、特性を良好にすることができる。さらに、ゲート絶縁層402は、作製するトランジスタのサイズやゲート絶縁層402の段差被覆性を考慮して形成することが好ましい。また、ゲート絶縁層402の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSiOxNyx>0、y>0、ハフニウムアルミネートHfAlxOyx>0、y>0、酸化ランタンなどのhigh-k材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層402は、単層構造としても良いし、積層構造としても良い。次いで、ゲート絶縁層402を介して島状の酸化物半導体層403上にゲート電極層401を形成する図6A参照。ゲート電極層401は、プラズマCVD法またはスパッタリング法等により形成することができる。また、ゲート電極層401の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等を用いることができる。また、ゲート電極層401としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層401は、単層構造としてもよいし、積層構造としてもよい。また、ゲート電極層401の材料は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。また、ゲート絶縁層402と接するゲート電極層401の一層として、窒素を含む金属酸化物、具体的には、窒素を含むIGZO膜や、窒素を含むIn-Sn-O膜や、窒素を含むIn-Ga-O膜や、窒素を含むIn-Zn-O膜や、窒素を含むSn-O膜や、窒素を含むIn-O膜や、金属窒化膜InN、SnNなどを用いることができる。これらの膜は5eV電子ボルト、好ましくは5.5eV電子ボルト以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。なお、ゲート電極層401は、ゲート絶縁層402上に設けられた導電膜図示しないを、マスクを用いて加工することによって形成することができる。ここで、加工に用いるマスクは、フォトリソグラフィ法などによって形成されたマスクに、スリミング処理を行って、より微細なパターンを有するマスクとするのが好ましい。次にゲート電極層401及びゲート絶縁層402上に導電性材料を含む膜を成膜し、当該導電性材料を含む膜をエッチングして側壁層412a及び側壁層412bを形成する図6B参照。側壁層412a及び側壁層412bは、導電性を有していればよく、例えばタングステン、又はチタン等の金属膜、又は、リン、ボロン等の不純物元素を含むシリコン膜等を加工して形成することができる。または、ゲート電極層401及びゲート絶縁層402上に多結晶シリコン膜を成膜し、エッチングによってゲート電極層401に接する側壁層を形成した後、該側壁層にリン、ボロン等の不純物元素をドーピングによって導入した後、活性化のための熱処理を行って導電性を有する側壁層412a及び側壁層412bとしてもよい。次いで、ゲート絶縁層402、ゲート電極層401、側壁層412a及び側壁層412b上に絶縁層406及び絶縁層407を形成する。絶縁層406または絶縁層407は、プラズマCVD法、スパッタリング法、または蒸着法等により成膜することができる。絶縁層406または絶縁層407は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または酸化ガリウム膜などの無機絶縁膜などを用いることができる。また、絶縁層406または絶縁層407として、酸化アルミニウム膜、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜、または金属窒化物膜例えば、窒化アルミニウム膜も用いることができる。絶縁層406または絶縁層407として、酸化アルミニウム膜を設けることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果ブロック効果が高く、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体層403への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層403からの放出を防止する保護膜として機能するため好ましく適用することができる。絶縁層407は、スパッタリング法など、絶縁層407に水、水素等の不純物を混入させない方法を適宜用いて形成することが好ましい。酸化物半導体層403の成膜時と同様に、絶縁層406または絶縁層407の成膜室内の残留水分を除去するためには、吸着型の真空ポンプクライオポンプなどを用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁層406または絶縁層407に含まれる不純物の濃度を低減できる。また、絶縁層406または絶縁層407の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。本実施の形態では、絶縁層406として、ゲート電極層401に接する側から酸化アルミニウム膜を形成し、絶縁層407として酸化シリコン膜を用いるものとする。なお、酸化アルミニウム膜を高密度膜密度3.2g/cm3以上、好ましくは3.6g/cm3以上とすることによって、トランジスタ420に安定な電気特性を付与することができる。膜密度はラザフォード後方散乱法RBS:RutherfordBackscatteringSpectrometryや、X線反射率測定法XRR:X-RayReflectionによって測定することができる。なお、絶縁層406として酸化アルミニウム膜を形成する場合、当該酸化アルミニウム膜の形成後に熱処理を行うことが好ましい。酸化アルミニウム膜は、酸化物半導体層への水水素を含むの侵入防止機能及び酸化物半導体層からの酸素の脱離防止機能を有する。よって、酸化物半導体層403及び/またはそれに接する絶縁層が酸素過剰領域を有していると、酸化アルミニウム膜を設けた状態で熱処理を行うことによって、酸化物半導体層の膜中バルク中または、絶縁層と酸化物半導体層の界面において、少なくとも1ヶ所、該膜の化学量論比をこえる酸素が存在する領域酸素過剰領域とも表記するを設けることができる。次いで、絶縁層407、絶縁層406及びゲート絶縁層402に、ソース電極層405a又はドレイン電極層405bに達する開口を形成し、開口に配線層435a及び配線層435bを形成する図6C参照。配線層435a及び配線層435bを用いて他のトランジスタや素子と接続させ、様々な回路を形成することができる。配線層435a及び配線層435bはゲート電極層401、ソース電極層405a、又はドレイン電極層405bと同様の材料及び方法を用いて形成することができ、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等を用いることができる。また、Al、Cuなどの金属膜の下側又は上側の一方または双方にTi、Mo、Wなどの高融点金属膜またはそれらの金属窒化物膜窒化チタン膜、窒化モリブデン膜、窒化タングステン膜を積層させた構成としても良い。また、配線層435a、配線層435bに用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズITO、酸化インジウム酸化亜鉛In2O3-ZnOまたはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。例えば、配線層435a及び配線層435bとして、モリブデン膜の単層、窒化タンタル膜と銅膜との積層、又は窒化タンタル膜とタングステン膜との積層などを用いることができる。以上の工程によって、本実施の形態のトランジスタ422が形成される。なお、島状の酸化物半導体層403のチャネル長方向の長さを、ゲート電極層401のチャネル長方向の長さよりも長くすることで、ゲート電極層401を形成するためにアライメントの自由度をより向上させることができる。この場合、トランジスタのチャネル長を縮小するために、酸化物半導体層403に不純物領域を設けてもよい。例えば、図7A及び図7Bに示すトランジスタ424、及び図8A及び図8Bに示すトランジスタ426は、ゲート電極層401形成後、当該ゲート電極層401をマスクとして酸化物半導体層403へ不純物を導入して、自己整合的に不純物領域403a及び不純物領域403bを形成した例である。トランジスタ424は、トランジスタ420と同様の構成を有し、トランジスタ424に含まれる酸化物半導体層403が、ドーパントを含む一対の不純物領域不純物領域403a及び不純物領域403bと、一対の不純物領域に挟まれたチャネル形成領域403cと、を有する点で、トランジスタ420と相違する。また、図8A及び図8Bに示すトランジスタ426は、トランジスタ422と同様の構成を有し、トランジスタ426に含まれる酸化物半導体層403が、ドーパントを含む一対の不純物領域不純物領域403a及び不純物領域403bと、一対の不純物領域に挟まれたチャネル形成領域403cと、を有する点で、トランジスタ422と相違する。なお、図7Aは、トランジスタ424の平面図であり、図7Bは、図7AのX3-Y3における断面図である。また、図8Aは、トランジスタ426の平面図であり、図8Bは、図8AのX4-Y4における断面図である。ドーパントは、酸化物半導体層403の導電率を変化させる不純物である。ドーパントの導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。チャネル長方向にチャネル形成領域403cを挟んで一対の不純物領域を含む酸化物半導体層を有することにより、トランジスタ424、426はオン特性例えば、オン電流及び電界効果移動度が高く、高速動作、高速応答が可能なトランジスタとすることができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。図9は、半導体装置の構成の一例である。図9Aに、半導体装置の断面図を、図9Bに半導体装置の平面図を、図9Cに半導体装置の回路図をそれぞれ示す。ここで、図9Aは、図9BのC1-C2、及びD1-D2における断面に相当する。図9A及び図9Bに示す半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料、本実施の形態では、本実施の形態1に示すInZrZnOX膜を用いたトランジスタ162を有するものである。トランジスタ162としては、実施の形態2で示すトランジスタ420の構造を適用する例である。ここで、第1の半導体材料と第2の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料シリコンなどとし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態2に示すようなトランジスタをトランジスタ162として用いる他、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。図9Aにおけるトランジスタ160は、半導体材料例えば、シリコンなどを含む基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物領域120と、不純物領域120に接する金属化合物領域124と、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極層110と、を有する。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層との記載には、ソース領域が含まれうる。基板100上にはトランジスタ160を囲むように素子分離絶縁層106が設けられており、トランジスタ160を覆うように絶縁層128、及び絶縁層130が設けられている。なお、トランジスタ160において、ゲート電極層110の側面に側壁絶縁層サイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域120としてもよい。単結晶半導体基板を用いたトランジスタ160は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。本実施の形態では、トランジスタ160を覆うように絶縁膜を2層形成する。但し絶縁膜は、単層としてもよいし、3層以上の積層としてもよい。トランジスタ162および容量素子164の形成前の処理として、トランジスタ160上に形成された絶縁膜にCMP処理を施して、平坦化した絶縁層128、絶縁層130を形成し、同時にゲート電極層110の上面を露出させる。絶縁層128、絶縁層130は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁層128、絶縁層130は、プラズマCVD法又はスパッタリング法等を用いて形成することができる。また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料low-k材料等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁層128、絶縁層130を形成してもよい。なお、本実施の形態において、絶縁膜として窒化シリコン膜、絶縁層130として酸化シリコン膜を用いる。絶縁層130表面において、酸化物半導体層144形成領域に、平坦化処理を行うことが好ましい。本実施の形態では、研磨処理例えばCMP処理により十分に平坦化した好ましくは絶縁層130表面の平均面粗さは0.15nm以下絶縁層130上に酸化物半導体層144を形成する。図9Aに示すトランジスタ162は、チャネル形成領域を有する酸化物半導体層にInZrZnOX膜を用いたトランジスタである。ここで、トランジスタ162に含まれる酸化物半導体層144は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ162を得ることができる。トランジスタ162は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。トランジスタ162はチャネル長方向の側面において電極層142aまたは電極層142bと接する酸化物半導体層144を含む。よって、酸化物半導体層144と、電極層142a又は電極層142bとが接する領域の抵抗を高めることができるため、ソースとドレイン間の電界を緩和することができる。したがって、トランジスタサイズの縮小に伴う短チャネル効果を抑制することができる。また、トランジスタ162は、ゲート電極層148のチャネル長方向の側面に導電性材料を含む側壁層137a、137bを有することで、当該導電性材料を含む側壁層137a、137bがゲート絶縁層146を介して電極層142a又は電極層142bと重畳するため、実質的にLov領域を有するトランジスタとすることができ、トランジスタ162のオン電流の低下を抑制することが可能となる。トランジスタ162上には、絶縁層132、層間絶縁膜135、絶縁層150が単層または積層で設けられている。本実施の形態では、絶縁層132及び絶縁層150として、酸化アルミニウム膜を用いる。酸化アルミニウム膜を高密度膜密度3.2g/cm3以上、好ましくは3.6g/cm3以上とすることによって、トランジスタ162に安定な電気特性を付与することができる。また、ゲート絶縁層146を介して、トランジスタ162の電極層142aと重畳する領域には、導電層153が設けられており、電極層142aと、ゲート絶縁層146と、導電層153とによって、容量素子164が構成される。すなわち、トランジスタ162の電極層142aは、容量素子164の一方の電極として機能し、導電層153は、容量素子164の他方の電極として機能する。なお、容量が不要の場合には、容量素子164を設けない構成とすることもできる。また、容量素子164は、別途、トランジスタ162の上方に設けてもよい。本実施の形態において、導電層153は、トランジスタ162のゲート電極層148と同一の作製工程によって形成することができる。なお、ゲート電極層148の側面に側壁層137a及び側壁層137bを形成する工程において、導電層の側面にも同様に側壁層を設けてもよい。絶縁層150上にはトランジスタ162と、他のトランジスタを接続するための配線156が設けられている。配線156は、絶縁層150、層間絶縁膜135、絶縁層132及び及びゲート絶縁層146などに形成された開口に形成された電極層136を介して電極層142bと電気的に接続される。図9A及び図9Bにおいて、トランジスタ160と、トランジスタ162とは、少なくとも一部が重畳するように設けられており、トランジスタ160のソース領域またはドレイン領域と酸化物半導体層144の一部が重畳するように設けられているのが好ましい。また、トランジスタ162及び容量素子164が、トランジスタ160の少なくとも一部と重畳するように設けられている。例えば、容量素子164の導電層153は、トランジスタ160のゲート電極層110と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。なお、電極層142b及び配線156の電気的接続は、電極層136を設けずに電極層142b及び配線156を直接接触させて行ってもよい。また、間に介する電極層は、複数でもよい。次に、図9A及び図9Bに対応する回路構成の一例を図9Cに示す。図9Cにおいて、第1の配線1stLineとトランジスタ160のソース電極層とは、電気的に接続され、第2の配線2ndLineとトランジスタ160のドレイン電極層とは、電気的に接続されている。また、第3の配線3rdLineとトランジスタ162のソース電極層またはドレイン電極層の一方とは、電気的に接続され、第4の配線4thLineと、トランジスタ162のゲート電極層とは、電気的に接続されている。そして、トランジスタ160のゲート電極層と、トランジスタ162のソース電極層またはドレイン電極層の一方は、容量素子164の電極の他方と電気的に接続され、第5の配線5thLineと、容量素子164の電極の他方は電気的に接続されている。図9Cに示す半導体装置では、トランジスタ160のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位が、トランジスタ160のゲート電極層、および容量素子164に与えられる。すなわち、トランジスタ160のゲート電極層には、所定の電荷が与えられる書き込み。ここでは、異なる二つの電位レベルを与える電荷以下Lowレベル電荷、Highレベル電荷というのいずれかが与えられるものとする。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極層に与えられた電荷が保持される保持。トランジスタ162のオフ電流は極めて小さいため、トランジスタ160のゲート電極層の電荷は長時間にわたって保持される。次に情報の読み出しについて説明する。第1の配線に所定の電位定電位を与えた状態で、第5の配線に適切な電位読み出し電位を与えると、トランジスタ160のゲート電極層に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジスタ160をnチャネル型とすると、トランジスタ160のゲート電極層にHighレベル電荷が与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲート電極層にLowレベル電荷が与えられている場合の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ160をオン状態とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ160のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Highレベル電荷が与えられていた場合には、第5の配線の電位がV0>Vth_Hとなれば、トランジスタ160はオン状態となる。Lowレベル電荷が与えられていた場合には、第5の配線の電位がV0<Vth_Lとなっても、トランジスタ160はオフ状態のままである。このため、第2の配線の電位を見ることで、保持されている情報を読み出すことができる。なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ160がオフ状態となるような電位、つまり、Vth_Hより小さい電位を第5の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ160がオン状態となるような電位、つまり、Vth_Lより大きい電位を第5の配線に与えればよい。本実施の形態に示す半導体装置では、チャネル形成領域を有する酸化物半導体層にInZrZnOX膜を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合ただし、電位は固定されていることが望ましいであっても、長期にわたって記憶内容を保持することが可能である。また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態4本実施の形態においては、実施の形態2に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態3に示した構成と異なる構成について、図10及び図11を用いて説明を行う。図10Aは、半導体装置の回路構成の一例を示し、図10Bは半導体装置の一例を示す概念図である。まず、図10Aに示す半導体装置について説明を行い、続けて図10Bに示す半導体装置について、以下説明を行う。図10Aに示す半導体装置において、ビット線BLとトランジスタ162のソース電極層又はドレイン電極層とは電気的に接続され、ワード線WLとトランジスタ162のゲート電極層とは電気的に接続され、トランジスタ162のソース電極層又はドレイン電極層と容量素子254の第1の端子とは電気的に接続されている。次に、図10Aに示す半導体装置メモリセル250に、情報の書き込みおよび保持を行う場合について説明する。まず、ワード線WLの電位を、トランジスタ162がオン状態となる電位として、トランジスタ162をオン状態とする。これにより、ビット線BLの電位が、容量素子254の第1の端子に与えられる書き込み。その後、ワード線WLの電位を、トランジスタ162がオフ状態となる電位として、トランジスタ162をオフ状態とすることにより、容量素子254の第1の端子の電位が保持される保持。チャネル形成領域を有する酸化物半導体層にInZrZnOX膜を用いたトランジスタ162は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とすることで、容量素子254の第1の端子の電位あるいは、容量素子254に蓄積された電荷を極めて長時間にわたって保持することが可能である。次に、情報の読み出しについて説明する。トランジスタ162がオン状態となると、浮遊状態であるビット線BLと容量素子254とが導通し、ビット線BLと容量素子254の間で電荷が再分配される。その結果、ビット線BLの電位が変化する。ビット線BLの電位の変化量は、容量素子254の第1の端子の電位あるいは容量素子254に蓄積された電荷によって、異なる値をとる。例えば、容量素子254の第1の端子の電位をV、容量素子254の容量をC、ビット線BLが有する容量成分以下、ビット線容量とも呼ぶをCB、電荷が再分配される前のビット線BLの電位をVB0とすると、電荷が再分配された後のビット線BLの電位は、CB×VB0C×V/CBCとなる。従って、メモリセル250の状態として、容量素子254の第1の端子の電位がV1とV0V1>V0の2状態をとるとすると、電位V1を保持している場合のビット線BLの電位=CB×VB0C×V1/CBCは、電位V0を保持している場合のビット線BLの電位=CB×VB0C×V0/CBCよりも高くなることがわかる。そして、ビット線BLの電位を所定の電位と比較することで、情報を読み出すことができる。このように、図10Aに示す半導体装置は、トランジスタ162のオフ電流が極めて小さいという特徴から、容量素子254に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。次に、図10Bに示す半導体装置について、説明を行う。図10Bに示す半導体装置は、上部に記憶回路として図10Aに示したメモリセル250を複数有するメモリセルアレイ251a及び251bを有し、下部に、メモリセルアレイメモリセルアレイ251a及び251bを動作させるために必要な周辺回路253を有する。なお、周辺回路253は、メモリセルアレイ251と電気的に接続されている。図10Bに示した構成とすることにより、周辺回路253をメモリセルアレイ251メモリセルアレイ251a及び251bの直下に設けることができるため半導体装置の小型化を図ることができる。周辺回路253に設けられるトランジスタは、トランジスタ162とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。なお、図10Bに示した半導体装置では、2つのメモリセルアレイ251メモリセルアレイ251aと、メモリセルアレイ251bが積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。3つ以上のメモリセルを積層する構成としても良い。次に、図10Aに示したメモリセル250の具体的な構成について図11を用いて説明を行う。図11は、メモリセル250の構成の一例である。図11Aに、メモリセル250の断面図を、図11Bにメモリセル250の平面図をそれぞれ示す。ここで、図11Aは、図11BのF1-F2、及びG1-G2における断面に相当する。図11A及び図11Bに示すトランジスタ162は、実施の形態2で示した構成と同一の構成とすることができる。ゲート絶縁層146を介して、トランジスタ162の電極層142aと重畳する領域には、導電層262が設けられており、電極層142aと、ゲート絶縁層146と、導電層262とによって、容量素子254が構成される。すなわち、トランジスタ162の電極層142aは、容量素子254の一方の電極として機能し、導電層262は、容量素子254の他方の電極として機能する。トランジスタ162及び容量素子254上には、絶縁層132、層間絶縁膜135及び絶縁層256が単層または積層で設けられている。そして、絶縁層256上にはメモリセル250と、隣接するメモリセル250を接続するための配線260が設けられている。配線260は、絶縁層256、層間絶縁膜135、絶縁層132及びゲート絶縁層146などに形成された開口を介してトランジスタ162の電極層142bと電気的に接続されている。但し、配線260と電極層142bとを直接接続してもよい。なお、配線260は、図10Aの回路図におけるビット線BLに相当する。図11A及び図11Bにおいて、トランジスタ162の電極層142bは、隣接するメモリセルに含まれるトランジスタのソース電極層としても機能することができる。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。図11Aに示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。以上のように、多層に形成された複数のメモリセルは、チャネル形成領域を有する酸化物半導体層にInZrZnOX膜を用いたトランジスタにより形成されている。チャネル形成領域を有する酸化物半導体層にInZrZnOX膜を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。このように、酸化物半導体以外の材料を用いたトランジスタ換言すると、十分な高速動作が可能なトランジスタを用いた周辺回路と、チャネル形成領域を有する酸化物半導体層にInZrZnOX膜を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタを用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態5本実施の形態では、実施の形態3、及び実施の形態4で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図12乃至図15を用いて説明する。携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにSRAMまたはDRAMが使用されている。SRAMまたはDRAMが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、SRAMまたはDRAMを画像データの一時記憶に用いた場合、以下の特徴がある。通常のSRAMは、図12Aに示すように1つのメモリセルがトランジスタ801~806の6個のトランジスタで構成されており、それをXデコーダー807、Yデコーダー808にて駆動している。トランジスタ803とトランジスタ805、トランジスタ804とトランジスタ806はインバータを構成し、高速駆動を可能としている。しかし1つのメモリセルが6トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をFとしたときにSRAMのメモリセル面積は通常100~150F2である。このためSRAMはビットあたりの単価が各種メモリの中で最も高い。それに対して、DRAMはメモリセルが図12Bに示すようにトランジスタ811、保持容量812によって構成され、それをXデコーダー813、Yデコーダー814にて駆動している。1つのセルが1トランジスタ1容量の構成になっており、面積が小さい。DRAMのメモリセル面積は通常10F2以下である。ただし、DRAMは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、10F2前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。図13に携帯機器のブロック図を示す。図13に示す携帯機器はRF回路901、アナログベースバンド回路902、デジタルベースバンド回路903、バッテリー904、電源回路905、アプリケーションプロセッサ906、フラッシュメモリ910、ディスプレイコントローラ911、メモリ回路912、ディスプレイ913、タッチセンサ919、音声回路917、キーボード918などより構成されている。ディスプレイ913は表示部914、ソースドライバ915、ゲートドライバ916によって構成されている。アプリケーションプロセッサ906はCPU907、DSP908、インターフェイスIF909を有している。一般にメモリ回路912はSRAMまたはDRAMで構成されており、この部分に実施の形態3または実施の形態4で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。図14に、ディスプレイのメモリ回路950に先の実施の形態で説明した半導体装置を使用した例を示す。図14に示すメモリ回路950は、メモリ952、メモリ953、スイッチ954、スイッチ955およびメモリコントローラ951により構成されている。また、メモリ回路は、画像データ入力画像データからの信号線、メモリ952、及びメモリ953に記憶されたデータ記憶画像データを読み出し、及び制御を行うディスプレイコントローラ956と、ディスプレイコントローラ956からの信号により表示するディスプレイ957が接続されている。まず、ある画像データがアプリケーションプロセッサ図示しないによって、形成される入力画像データA。入力画像データAは、スイッチ954を介してメモリ952に記憶される。そしてメモリ952に記憶された画像データ記憶画像データAは、スイッチ955、及びディスプレイコントローラ956を介してディスプレイ957に送られ、表示される。入力画像データAに変更が無い場合、記憶画像データAは、通常30~60Hz程度の周期でメモリ952からスイッチ955を介して、ディスプレイコントローラ956から読み出される。次に、例えばユーザーが画面を書き換える操作をしたときすなわち、入力画像データAに変更が有る場合、アプリケーションプロセッサは新たな画像データ入力画像データBを形成する。入力画像データBはスイッチ954を介してメモリ953に記憶される。この間も定期的にメモリ952からスイッチ955を介して記憶画像データAは読み出されている。メモリ953に新たな画像データ記憶画像データBが記憶し終わると、ディスプレイ957の次のフレームより、記憶画像データBは読み出され、スイッチ955、及びディスプレイコントローラ956を介して、ディスプレイ957に記憶画像データBが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ952に記憶されるまで継続される。このようにメモリ952及びメモリ953は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ957の表示をおこなう。なお、メモリ952及びメモリ953はそれぞれ別のメモリには限定されず、1つのメモリを分割して使用してもよい。実施の形態3または実施の形態4で説明した半導体装置をメモリ952及びメモリ953に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。図15に電子書籍のブロック図を示す。図15はバッテリー1001、電源回路1002、マイクロプロセッサ1003、フラッシュメモリ1004、音声回路1005、キーボード1006、メモリ回路1007、タッチパネル1008、ディスプレイ1009、ディスプレイコントローラ1010によって構成される。ここでは、図15のメモリ回路1007に実施の形態3または実施の形態4で説明した半導体装置を使用することができる。メモリ回路1007の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ1004にコピーしても良い。このような場合においても、実施の形態3または実施の形態4で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。以上のように、本実施の形態に示す携帯機器には、実施の形態3または実施の形態4に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。