"以下の工程を含むことを特徴とする半導体装置の製造方法:a第1辺を有する上面と、前記上面に形成されたチップ搭載部と、前記第1辺に沿って配置され、かつ平面視において前記第1辺と前記チップ搭載部との間に配置された複数の第1接続部と、前記第1辺に沿って配置され、かつ平面視において前記第1辺と前記複数の第1接続部との間に配置された複数の第2接続部と、前記第1辺に沿って配置され、かつ平面視において前記第1辺と前記複数の第2接続部との間に配置された複数の第3接続部と、前記上面とは反対側の下面と、を備えた配線基板を準備する工程;b第2辺を有する表面と、前記第2辺に沿って前記表面に形成された複数の電極パッドと、前記表面とは反対側の裏面と、を備えた半導体チップを、前記チップ搭載部に搭載する工程;c前記複数の電極パッドのうちの複数の第1電極パッドと前記複数の第1接続部を、複数の第1ワイヤを介してそれぞれ電気的に接続する工程;d前記c工程の後、前記複数の電極パッドのうちの第2電極パッドと前記複数の第2接続部のうちの一つを、第2ワイヤを介して電気的に接続する工程;e前記d工程の後、前記複数の電極パッドのうちの第3電極パッドと前記複数の第3接続部のうちの一つを、第3ワイヤを介して電気的に接続する工程;ここで、前記複数の第1電極パッドは、外側電極パッドと、内側電極パッドとを有しており、前記第2電極パッドは、平面視において、前記外側電極パッドと前記内側電極パッドの間に配置されており、前記第3電極パッドは、平面視において、前記第2電極パッドと前記内側電極パッドの間に配置されており、前記d工程では、前記第2ワイヤの一部が前記複数の第1ワイヤのそれぞれの上方に位置するように、第2ワイヤを介して電気的に接続し、前記e工程では、前記第3ワイヤの一部が前記第2ワイヤの上方に位置するように、第3ワイヤを介して電気的に接続し、前記複数の電極パッドのそれぞれの平面形状は、第1部分と、平面視において前記第1部分よりも前記第2辺から遠くに位置する第2部分とを有する長方形からなり、前記c工程では、前記複数の第1ワイヤのそれぞれを前記複数の第1接続部のそれぞれの前記第1部分に接続し、前記e工程では、前記第3ワイヤを前記第3接続部の前記第2部分に接続し、前記複数の第1、第2および第3ワイヤは、平面視において、前記半導体チップの前記第2辺の中心部を経由し、かつ前記第2辺と直交する仮想線に対して鋭角をなす角度で、前記複数の電極パッドから延在している。請求項1に記載の半導体装置の製造方法において、前記c乃至e工程は、キャピラリを用いて行われることを特徴とする半導体装置の製造方法。請求項2に記載の半導体装置の製造方法において、前記e工程の後、前記半導体チップ、前記複数の第1ワイヤ、前記第2ワイヤおよび前記第3ワイヤを、樹脂で封止することを特徴とする半導体装置の製造方法。請求項3に記載の半導体装置の製造方法において、前記半導体チップ、前記複数の第1ワイヤ、前記第2ワイヤおよび前記第3ワイヤを前記樹脂で封止した後、複数の外部接続用端子を前記配線基板の前記下面に形成することを特徴とする半導体装置の製造方法。近年、携帯電話、携帯型パーソナルコンピュータ等の電子機器の小型化が進み、これらの電子機器に組み込まれるBGA型半導体装置においても小型化が要求されている。そこで、本発明者は、既存の製造設備が流用でき、フェースダウン構造に比較すると低コストで製造が可能なフェースアップボンディング構造を有するBGA型半導体装置の小型化について検討した結果、以下の問題点を見出した。BGA型半導体装置の小型化を図るためには、配線基板の平面サイズを小さくする必要がある。配線基板の平面サイズを小さくするためには、配線基板の電極パッドの配列ピッチを狭くし、複数の電極パッドからなるパッド列の長さを短くする必要がある。BGA型半導体装置においては、半導体チップの主面にその一辺に沿って配置された複数の電極パッドボンディングパッドと、この複数の電極パッドに対応して配線基板の主面に配置された複数の電極パッド接続部とを複数のボンディングワイヤで電気的に接続している。従来の配線基板においては、複数の電極パッドを1列で配置することが主であったが、この1列パッド配置では、要求される基板サイズやワイヤ長規格を満足できないことから、2列パッド配置、3列パッド配置といった多列パッド配置が現在主流になっている。多列パッド配置は、1列パッド配置と比較して各パッド列の長さが短くなるが、半導体チップに搭載される集積回路の多機能化や高集積化に伴って電極パッド数が増加傾向にあるため、半導体装置の小型化を図るには多列パッド配置においても電極パッドの配列ピッチを狭くし、各パッド列の長さを短くする必要がある。しかしながら、従来の多列パッド配置、例えば2列パッド配置では、半導体チップ側から数えて1列目の電極パッドに繋がる配線電極パッドから引き出される配線が2列目の電極パッド間を通って引き回されているため、2列目の電極パッドの配列ピッチを狭くすることが困難である。また、パッド列の長さが長くなると、半導体チップから離れて配線基板の電極パッドを配置する必要があり、これに伴って半導体チップの電極パッドと配線基板の電極パッドとを電気的に接続するボンディングワイヤの長さが長くなる。また、加工精度の違いから配線基板の電極パッドの配列ピッチは半導体チップの電極パッドの配列ピッチよりも広くなっているため、ボンディングワイヤの長さは、半導体チップの辺の中心からその端に向かって徐々に長くなるが、配線基板のパッド列の長さが長くなると、更にボンディングワイヤの長さが長くなる。このため、トランスファモールディング法に基づいて樹脂封止体を形成する時、ボンディングワイヤの形状が樹脂の流れによって変形するワイヤ流れにより、隣り合うボンディングワイヤ同士が短絡するといった不具合が発生し易くなる。この不具合は、半導体装置の製造歩留まり低下の要因となる。また、配線基板の電極パッドの配列ピッチは半導体チップの電極パッドの配列ピッチよりも広くなっているため、ボンディングワイヤは、半導体チップの一辺の中心を横切ってその一辺と直行する仮想線に対して鋭角をなす角度で半導体チップ側から放射状に延在するが、配線基板のパッド列の長さが長くなると、ボンディングワイヤの前記仮想線に対する角度が広くなる。このため、半導体チップの電極パッドにおいて、隣り合う2つの電極パッドのうちの一方の電極パッドにボンディングワイヤを接続し、その後、他方の電極パッドにボンディングワイヤを接続する時、一方の電極パッドに接続されたボンディングワイヤにキャピラリが干渉するといった不具合が発生し易くなる。この不具合は、半導体装置の製造歩留まり低下の要因となる。本発明の目的は、半導体装置の小型化を図ることが可能な技術を提供することにある。また、本発明の他の目的は、半導体装置の製造歩留まり向上を図ることが可能な技術を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。1半導体装置は、主面に形成され、かつ前記主面の一辺に沿って配置された複数の電極パッドを有する半導体チップと、主面に前記半導体チップが搭載された配線基板と、前記配線基板の前記主面に形成され、かつ前記半導体チップの前記一辺に沿って配置された複数の第1の接続部と、前記配線基板の前記主面に形成され、かつ前記半導体チップの前記一辺から前記複数の第1の接続部よりも離れた位置に前記半導体チップの前記一辺に沿って配置された複数の第2の接続部と、前記配線基板の前記主面に形成され、かつ前記複数の第1の接続部に夫々繋がる複数の第1の配線と、前記配線基板の前記主面に形成され、かつ前記複数の第2の接続部に夫々繋がる複数の第2の配線と、前記複数の電極パッドと、前記複数の第1及び第2の接続部とを夫々接続する複数のボンディングワイヤと、前記半導体チップ、及び前記複数のボンディングワイヤを封止する樹脂封止体とを有し、前記複数の第1の配線は、前記複数の第1の接続部の夫々から前記半導体チップの前記一辺に向かって延在し、前記複数の第2の配線は、前記複数の第2の接続部の夫々から前記半導体チップの前記一辺と反対側に向かって延在している。2前記手段1において、前記複数の第1の配線の一端部は、前記複数の第1の接続部に夫々繋がり、前記複数の第2の配線の一端部は、前記複数の第2の接続部に夫々繋がっている。3前記手段1において、前記第1の接続部の配列ピッチ、及び前記第2の接続部の配列ピッチは、前記電極パッドの配列ピッチの2倍である。4前記手段1において、前記第1及び第2の接続部、並びに前記電極パッドは、平面が方形状で形成され、前記第1の接続部の一辺は、対応する前記電極パッドの一辺と向かい合っており、前記第2の接続部の一辺は、対応する前記電極パッドの一辺と向かい合っている。5前記手段1において、前記第2の接続部は、隣り合う2つの前記第1の接続部の間に配置されている。6前記手段5において、前記第2の接続部は、前記2つの第1の接続部における配列ピッチの中間に配置されている。7前記手段1において、前記配線基板は、表層及び内層の配線層を有する多層配線構造になっている。8前記手段1において、前記配線基板は、表層及び内層の配線層を有する多層配線構造のビルドアップ基板である。9前記手段1において、前記配線基板は、表層及び内層の配線層を有する多層配線構造のセミアディティブ基板である。10半導体装置の製造において、a主面に形成され、かつ前記主面の一辺に沿って第1の電極パッド、第2の電極パッド及び第3の電極パッドがこの順番で繰り返し配置された半導体チップを準備する工程と、b前記半導体チップが搭載されるチップ搭載部と、前記チップ搭載部の外側に前記複数の第1の電極パッドに対応して前記半導体チップの一辺に沿って配置された複数の第1の接続部と、前記半導体チップの一辺から前記複数の第1の接続部よりも離れた位置に前記複数の第2の電極パッドに対応して前記半導体チップの一辺に沿って配置された複数の第2の接続部と、前記半導体チップの一辺から前記複数の第2の接続部よりも離れた位置に前記複数の第3の電極パッドに対応して前記半導体チップの一辺に沿って配置された複数の第3の接続部とを有する配線基板を準備する工程と、c前記複数の第1の接続部が前記半導体チップの一辺に沿う状態で前記配線基板のチップ搭載部に前記半導体チップを搭載する工程と、d前記複数の第1の電極パッドと前記複数の第1の接続部とを複数の第1のボンディングワイヤで夫々電気的に接続する工程と、e前記複数の第2の電極パッドと前記複数の第2の接続部とを前記複数の第1のボンディングワイヤよりもループ高さが高い複数の第2のボンディングワイヤで夫々電気的に接続する工程と、f前記複数の第3の電極パッドと前記複数の第3の接続部とを前記第2のボンディングワイヤよりもループ高さが高い複数の第3のボンディングワイヤで夫々電気的に接続する工程と、g前記半導体チップ、及び前記複数の第1乃至第3のボンディングワイヤを樹脂で封止する工程とを有し、前記複数の第1乃至第3のボンディングワイヤは、前記半導体チップの一辺の中心を横切って前記半導体チップの一辺と直行する仮想線に対して鋭角をなす角度で延在し、前記第3のボンディングワイヤと前記第3の電極パッドとの接続は、前記第1のボンディングワイヤと前記第1の電極パッドとの接続よりも前記半導体チップの一辺から離れた位置で行われ、前記e工程、d工程、及びf工程は、この順番で行われる。11前記手段10において、前記第2のボンディングワイヤと前記第2の電極パッドとの接続は、前記第3のボンディングワイヤと前記第3の電極パッドとの接続よりも前記半導体チップの一辺から近い位置で行われる。12前記手段10において、前記第2のボンディングワイヤと前記第2の電極パッドとの接続は、前記第1のボンディングワイヤと前記第1の電極パッドとの接続よりも前記半導体チップの一辺から離れた位置で行われる。13前記手段10において、前記複数の第1乃至第3の電極パッドは、互いに反対側に位置する2つの長辺が前記半導体チップの一辺から遠ざかる方向に沿って延在する長方形状の平面形状になっている。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。本発明によれば、半導体装置の小型化を図ることができる。本発明によれば、半導体装置の製造歩留まり向上を図ることができる。以下、図面を参照して本発明の実施例を詳細に説明する。なお、発明の実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。[実施例1]本実施例1では、BGA型半導体装置として、機能が異なる集積回路が搭載された複数の半導体チップを配線基板に実装して1つのシステムを構築するSIPSystemInPackage型半導体装置に本発明を適用した例について説明する。図1乃至図16は、本発明の実施例1である半導体装置に係る図であり、図1は、半導体装置の内部構造を示す模式的平面図、図2は、図1におけるボンディングワイヤの一部を省略して示す模式的平面図、図3は、図1のa’-a’線に沿う模式的断面図、図4は、図1のb’-b’線に沿う模式的断面図、図5は、図1の一部部分Aを簡略化して示す模式的平面図、図6は、図5におけるボンディングワイヤを削除して示す模式的平面図、図7は、図5のc’-c’線に沿う模式的断面図、図8は、図5のd’-d’線に沿う模式的断面図、図9は、図1の一部部分Bを簡略化して示す模式的平面図である。図10は、図9のボンディングワイヤを削除して示す模式的平面図、図11は、図9のe’-e’線に沿う模式的断面図、図12は、図9のf’-f’線に沿う模式的断面図、図13は、図9のg’-g’線に沿う模式的断面図、図14乃至図16は、半導体装置の製造において、ワイヤボンディング工程を示す模式的平面図である。図1乃至図4に示すように、本実施例1の半導体装置1は、インターポーザとも呼ばれる配線基板2の主面側に、1つの半導体チップ5、並びに2つの半導体チップ7,8が実装され、配線基板2の主面と反対側の裏面側に、外部接続用端子として例えばボール状の半田バンプ12が複数配置されたパッケージ構造になっている。半導体チップ5、並びに半導体チップ7,8は、厚さ方向と交差する平面形状が方形状になっている。本実施例1では、半導体チップ5は、例えば5.0mm×6.7mmの長方形、半導体チップ7,8は、例えば1.539mm×6.137mmの長方形になっている。半導体チップ5、並びに半導体チップ7,8は、これに限定されないが、例えば、主に、半導体基板と、この半導体基板の主面に形成された複数のトランジスタ素子と、前記半導体基板の主面上において絶縁層、配線層の夫々を複数段積み重ねた多層配線層と、この多層配線層を覆うようにして形成された表面保護膜最終保護膜とを有する構成になっている。絶縁層は、例えば酸化シリコン膜で形成されている。配線層は、例えばアルミニウムAl、アルミニウム合金、銅Cu、又は銅合金等の金属膜で形成されている。表面保護膜は、例えば、酸化シリコン膜又は窒化シリコン膜等の無機絶縁膜及び有機絶縁膜を積み重ねた多層膜で形成されている。半導体チップ5は、互いに反対側に位置する主面素子形成面,回路形成面及び裏面を有し、半導体チップ5の主面側には集積回路として例えばデータプロセッサMPU:MicroProcessingUnitが形成されている。半導体チップ5の主面には、複数の電極パッドボンディングパッド6aからなる第1のパッド群、複数の電極パッドボンディングパッド6bからなる第2のパッド群、複数の電極パッドボンディングパッド6cからなる第3のパッド群、複数の電極パッドボンディングパッド6dからなる第4のパッド群が形成されている。第1のパッド群の複数の電極パッド6aは、半導体チップ5の第1の辺5aに沿って配置されている。第2のパッド群の複数の電極パッド6bは、半導体チップ5の第1の辺5aとは反対側に位置する第2の辺5bに沿って配置されている。第3のパッド群の複数の電極パッド6cは、半導体チップ5の第1の辺5aと交わる第3の辺5cに沿って配置されている。第4のパッド群の複数の電極パッド6dは、半導体チップ5の第3の辺5cとは反対側に位置する第4の辺5dに沿って配置されている。各パッド群の複数の電極パッド6a~6dは、半導体チップ5の多層配線層のうちの最上層の配線層に形成され、これらの電極パッドに対応して半導体チップ5の表面保護膜に形成されたボンディング開口によって露出されている。半導体チップ7及び8は、互いに反対側に位置する主面素子形成面,回路形成面及び裏面を有し、半導体チップ7及び8の各々の主面側には集積回路として例えばシンクロナスディーラムSDRAM:SynchronousDynamicRandomAccessMemoryが形成されている。半導体チップ7及び8の各々の主面には、各々の第1の辺7a,8aに沿って配置された複数の電極パッドボンディングパッド9が形成されている。半導体チップ5は、その裏面が配線基板2の主面と向かい合う状態で配線基板2の主面に接着材を介在して接着固定されている。半導体チップ7は、その裏面が配線基板2の主面と向かい合う状態で配線基板2の主面に接着材を介在して接着固定され、半導体チップ8は、その裏面が半導体チップ7の主面と向かい合う状態で半導体チップ7の主面に接着材を介在して接着固定されている。半導体チップ7及び8は、半導体チップ8の第1の辺8aの外側に半導体チップ7の電極パッド9が平面的に位置するように位置をずらした状態で多段に積層されている。また、半導体チップ7及び8は、各々の第1の辺7a,8aの伸びる方向が半導体チップ5の第1の辺5aの伸びる方向と同じ方向を向き、かつ各々の第1の辺7a,8aと反対側の各々の第2の辺7b,8bが半導体チップ5の第1の辺5a側となるように半導体チップ5から離間して配置されている。配線基板2は、その厚さ方向と交差する平面形状が方形状になっており、本実施例1では例えば9mm×11mmの長方形になっている。ここで、配線基板2の平面において、互いに反対側に位置する2つの短辺のうち、一方を第1の辺2a、他方を第2の辺2bと呼び、互いに反対側に位置する2つの長辺のうち、一方を第3の辺2c、他方を第4の辺2dと呼ぶ。半導体チップ5は、その長辺第1及び第2の辺5a,5bの伸びる方向が配線基板2の短辺2a,2bの伸びる方向と同じ方向を向く状態で配線基板2の主面に配置されている。配線基板2の主面には、複数の電極パッド接続部3a1からなるパッド群、複数の電極パッド接続部3a2からなるパッド群、複数の電極パッド接続部3b1からなるパッド群、複数の電極パッド接続部3b2からなるパッド群、複数の電極パッド接続部3b3からなるパッド群、複数の電極パッド接続部3cからなるパッド群、複数の電極パッド接続部3dからなるパッド群、並びに複数の電極パッド接続部3eからなるパッド群が形成されている。複数の電極パッド3a1は、半導体チップ5と半導体チップ7,8との間において、半導体チップ5の第1の辺5aの外側に半導体チップ5の第1の辺5aに沿って配置されている。複数の電極パッド3a2は、半導体チップ5と半導体チップ7,8との間において、半導体チップ5の第1の辺5aから複数の電極パッド3a1よりも離れた位置に半導体チップ5の第1の辺5aに沿って配置されている。即ち、半導体チップ5と半導体チップ7,8との間には、半導体チップ5の第1の辺5aに沿って複数の電極パッド3a1,3a2が2列で配置されている。複数の電極パッド3b1は、半導体チップ5の第2の辺5bと配線基板2の第2の辺2bとの間において、半導体チップ5の第2の辺5bの外側に半導体チップ5の第2の辺5bに沿って配置されている。複数の電極パッド3b2は、半導体チップ5の第2の辺5bと配線基板2の第2の辺2bとの間において、半導体チップ5の第2の辺5bから複数の電極パッド3b1よりも離れた位置に半導体チップ5の第2の辺5bに沿って配置されている。複数の電極パッド3b3は、半導体チップ5の第2の辺5bと配線基板2の第2の辺2bとの間において、半導体チップ5の第2の辺5bから複数の電極パッド3b2よりも離れた位置に半導体チップ5の第2の辺5bに沿って配置されている。即ち、半導体チップ5の第2の辺5bと配線基板2の第2の辺2bとの間には、半導体チップ5の第2の辺5bに沿って複数の電極パッド3b1,3b2,3b3が3列で配置されている。複数の電極パッド3cは、半導体チップ5の第3の辺5cと配線基板2の第3の辺2cとの間において、半導体チップ5の第3の辺5cの外側に半導体チップ5の第3の辺5cに沿って配置されている。即ち、半導体チップ5の第3の辺5cと配線基板2の第3の辺2cとの間には、半導体チップ5の第3の辺5cに沿って複数の電極パッド3cが1列で配置されている。複数の電極パッド3dは、半導体チップ5の第4の辺5dと配線基板2の第4の辺2dとの間において、半導体チップ5の第4の辺5dの外側に半導体チップ5の第4の辺5dに沿って配置されている。即ち、半導体チップ5の第4の辺5dと配線基板2の第4の辺2dとの間には、半導体チップ5の第4の辺5dに沿って複数の電極パッド3dが1列で配置されている。複数の電極パッド3eは、半導体チップ7,8の第1の辺7a,8aと配線基板2の第1の辺2aとの間において、半導体チップ7,8の第1の辺7a,8aの外側に半導体チップ7,8の第1の辺7a,8aに沿って配置されている。即ち、半導体チップ7,8の第1の辺7a,8aと配線基板2の第1の辺2aとの間には、半導体チップ7,8の第1の辺7a,8aに沿って複数の電極パッド3eが1列で配置されている。半導体チップ5の複数の電極パッド6aは、複数のボンディングワイヤ10a1,10a2によって配線基板2の複数の電極パッド3a1,3a2と夫々電気的に接続されている。半導体チップ5の複数の電極パッド6bは、複数のボンディングワイヤ10b1,10b2,10b3によって配線基板2の複数の電極パッド3b1,3b2,3b3と夫々電気的に接続されている。半導体チップ5の複数の電極パッド6cは、複数のボンディングワイヤ10cによって配線基板2の複数の電極パッド3cと夫々電気的に接続されている。半導体チップ5の複数の電極パッド6dは、複数のボンディングワイヤ10dによって配線基板2の複数の電極パッド3dと夫々電気的に接続されている。半導体チップ7,8の複数の電極パッド9は、複数のボンディングワイヤ10eによって配線基板2の複数の電極パッド3eと夫々電気的に接続されている。ボンディングワイヤとしては、例えば、金Auワイヤが用いられている。また、ボンディングワイヤの接続方法としては、例えば熱圧着に超音波振動を併用したネイルヘッドボンディングボールボンディング法が用いられている。各ボンディングワイヤの接続は、半導体チップ5の電極パッドを一次接続、配線基板2の電極パッドを二次接続とする正ボンディング法で行われている。半導体チップ5、半導体チップ7,8、及び複数のボンディングワイヤ等は、配線基板2の主面上に形成された樹脂封止体11によって樹脂封止されている。樹脂封止体11は、低応力化を図る目的として、例えば、フェノール系硬化剤、シリコーンゴム及び多数のフィラー例えばシリカ等が添加されたエポキシ系の熱硬化性絶縁樹脂で形成されている。樹脂封止体11は、厚さ方向と交差する平面形状が方形状になっており、本実施例1では例えば配線基板2と同一の平面サイズになっている。樹脂封止体11の形成方法としては、例えば大量生産に好適なトランスファモールディング法が用いられている。ここで、BGA型半導体装置の製造においては、スクライブラインによって区画された複数の製品形成領域デバイス形成領域,製品取得領域を有するマルチ配線基板多数個取り配線基板を使用し、各製品形成領域に搭載された半導体チップを各製品形成領域毎に樹脂封止する個別方式のトランスファモールディング法や、複数の製品形成領域を有するマルチ配線基板を使用し、各製品形成領域に搭載された半導体チップを1つの樹脂封止体で一括して樹脂封止する一括方式のトランスファモールディング法が採用されている。本実施例1では、例えば一括方式のトランスファモールディング法を採用している。一括方式のトランスファモールディング法の場合、樹脂封止体を形成した後、マルチ配線基板及び樹脂封止体は、例えばダイシングによって複数の小片に分割される。従って、本実施例1の樹脂封止体11と配線基板2は、外形サイズがほぼ同一になっている。図7に示すように、配線基板2の主面と反対側の裏面には、複数の電極パッド29aが配置されている。この複数の電極パッド29aには、半田バンプ12が夫々固着電気的にかつ機械的に接続されている。配線基板2は、図7に示すように、表層及び内層の配線層を有する多層配線構造になっており、本実施例1では例えば4層配線構造になっている。配線基板2は、これに限定されないが、コア材20と、コア材20の主面に設けられた配線層21と、配線層21を覆うようにしてコア材20の主面上に設けられた絶縁層23と、絶縁層23上に設けられた配線層24と、配線層24を覆うようにして絶縁層23上に設けられた絶縁層25と、コア材20の主面と反対側の裏面に設けられた配線層26と、配線層26を覆うようにしてコア材20の裏面上に設けられた絶縁層28と、絶縁層28上に設けられた配線層29と、配線層29を覆うようにして絶縁層28上に設けられた絶縁層30とを有する構成になっている。コア材20は、例えばガラス繊維にエポキシ樹脂、若しくはポリイミド樹脂を含浸させた高弾性樹脂基板からなる。表層の絶縁層25及び30は、表層の配線層に形成された配線を保護する目的で設けられており、例えば絶縁性の樹脂膜ソルダーレジスト膜で形成されている。配線基板2は、コア材20に絶縁層及び配線層を1層ずつ形成し、層間を接続して配線層を積み上げることによって多層化するビルドアップ工法で形成されている。また、配線基板は、配線層をセミアディティブ工法で形成している。配線基板2の主面に配置された複数の電極パッド3a1,3a2,3b1~3b3,3c,3d,3eは、多層配線層の上から数えて第1層目の配線層24に形成され、配線基板2の裏面に配置された複数の電極パッド29aは、多層配線層の上から数えて第4層目の配線層29に形成されている。図5及び図6に示すように、半導体チップ5の複数の電極パッド6aは、平面形状が長方形で形成され、互いに向かい合う2つの長辺が半導体チップ5の第1の辺5aから遠ざかる方向に沿って延在するように、換言すれば2つの短辺が半導体チップ5の第1の辺5aと向かい合うように配置されている。配線基板2の複数の電極パッド3a1及び3a2は、平面が長方形で形成され、互いに向かい合う2つの長辺が半導体チップの第1の辺5aから遠ざかる方向に沿って延在するように、換言すれば2つの短辺が半導体チップの第1の辺5aと向かい合うように配置されている。ここで、半導体チップ5の電極パッド6aにおいて、ボンディングワイヤ10a1を介して配線基板2の1列目の電極パッド3a1と電気的に接続される電極パッド6aを参照符号aで区別し、ボンディングワイヤ10a2を介して配線基板2の2列目の電極パッド3a2と電気的に接続される電極パッド6bを参照符号bで区別する。また、配線基板2の電極パッドにおいて、半導体チップ5の電極パッド6aaに対応する1列目の電極パッド3a1、半導体チップ5の電極パッド6abに対応する電極パッド3a2を夫々参照符号a、bで区別する。複数の電極パッド3a1及び3a2は、半導体チップ5の第1の辺5aに沿って1つずつ交互に配置した千鳥配列になっている。電極パッド3a1の配列ピッチn1、及び電極パッド3a2の配列ピッチn2は、設計上の値が電極パッド6aの配列ピッチm1の2倍になっている。電極パッド3a1の一辺短辺は、対応する電極パッド6aの一辺短辺と向かい合っており、電極パッド3a2の一辺短辺は、対応する電極パッド6aの一辺短辺と向かい合っている。電極パッド3a2は、隣り合う2つの電極パッド3a1の間に配置され、更に電極パッド3a1の配列ピッチn2の中間に配置されている。即ち、複数の電極パッド3a1及び3a2は、電極パッド3a1と電極パッド3a2との配列ピッチn12が半導体チップ5の電極パッド6aの配列ピッチm1に対して同一設計上の値となる配列で配置されている。本実施例1において、電極パッド6aの配列ピッチm1は例えば55[μm]程度であり、電極パッド3a1の配列ピッチn1及び電極パッド3a2の配列ピッチn2は例えば110[μm]程度であり、電極パッド3a1と電極パッド3a2との配列ピッチn12は例えば55[μm]程度である。なお、電極パッドの配列ピッチに関しては、あくまでも設計値であり、実際の寸法は加工精度のバラツキ等により若干ずれることは言うまでもない。複数の電極パッド6aと複数の電極パッド3a1とを夫々電気的に接続する複数のボンディングワイヤ10a1、複数の電極パッド6aと複数の電極パッド3a2とを夫々電気的に接続する複数のボンディングワイヤ10a2は、ほぼ並行に延在し、更に半導体チップ5の第1の辺5aの中間を横切ってその第1の辺5aと直交する仮想線に対してもほぼ並行に延在している。図7及び図8に示すように、ボンディングワイヤ10a2のループ高さボンディング面からワイヤの最長部までの高さah2は、ボンディングワイヤ10a1のループ高さah1よりも高くなっている。図6乃至図8に示すように、複数の電極パッド3a1には、電極パッド3a1と同一の配線層に形成された複数の配線4aが夫々繋がっている。また、複数の電極パッド3a2においても、電極パッド3a2と同一の配線層に形成された配線4bが夫々繋がっている。複数の配線4aは、各々の一端部が複数の電極パッド3a1と夫々一体的に繋がっており、複数の配線4bにおいても、各々の一端部が複数の電極パッド3a2と夫々一体的に繋がっている。即ち、電極パッド3a1は配線4aの一部で形成され、電極パッド3a2は配線4bの一部で形成されている。複数の配線4aは、複数の電極パッド3a1の夫々から半導体チップ5の第1の辺5aに向かって延在している延びている。一方、複数の配線4bは、複数の電極パッドの夫々から半導体チップ5の第1の辺5aとは反対側に向かって延在している延びている。図9及び図10に示すように、半導体チップ5の複数の電極パッド6bは、平面形状が長方形で形成され、互いに向かい合う2つの長辺が半導体チップ5の第2の辺5bから遠ざかる方向に沿って延在するように、換言すれば2つの短辺が半導体チップ5の第2の辺5bと向かい合うように配置されている。配線基板2の複数の電極パッド3b1~3b3は、平面が長方形で形成され、互いに向かい合う2つの長辺が半導体チップの第1の辺5aから遠ざかる方向に対して若干ずれて延在するように、換言すれば2つの短辺が半導体チップ5の第2の辺5bに対して若干斜めになるように配置されている。3列目の複数の電極パッド3b3、2列目の複数の電極パッド3b2、及び1列目の複数の電極パッド3b1は、半導体チップ5の第2の辺5bの中心を横切って第2の辺5bと直交する仮想線中心線5sから数えて同じ段数順番に位置する電極パッドにおいて、3列目の電極パッド3b3よりも2列目の電極パッド3b2、2列目の電極パッド3b2よりも1列目の電極パッド3b1の方が仮想線5sから離れる状態で配置されている。ここで、半導体チップ5の複数の電極パッド6bにおいて、ボンディングワイヤ10b1を介して配線基板2の1列目の電極パッド3b1と電気的に接続される電極パッド6bを参照符号aで区別し、ボンディングワイヤ10b2を介して配線基板2の2列目の電極パッド3b2と電気的に接続される電極パッド6bを参照符号bで区別し、ボンディングワイヤ10b3を介して配線基板2の3列目の電極パッド3b3と電気的に接続される電極パッド6b参照符号cで区別する。また、配線基板2の電極パッドにおいて、半導体チップ5の電極パッド6baに対応する1列目の電極パッド3b1、半導体チップ5の電極パッド6bbに対応する電極パッド3b2、半導体チップ5の電極パッド6bcに対応する電極パッド5b3を夫々参照符号a、b、cで区別する。複数の電極パッド6bは、半導体チップ5の第2の辺5bに沿って半導体チップ5の第2の辺5bの中心からその端部に向かって電極パッドc、電極パッドb及び電極パッドaがこの順番で繰り返し配置されている。即ち、半導体チップ5の電極パッド6bcと配線基板2の3列目の電極パッド3b3とを接続するボンディングワイヤ10b3、半導体チップ5の電極パッド6bbと配線基板2の2列目の電極パッド3b2とを接続するボンディングワイヤ10b2、及び半導体チップ5の電極パッド6baと配線基板2の1列目の電極パッド3b1とを接続するボンディングワイヤ10b1は、この順番で半導体チップ5の第2の辺5bの中心からその端部に向かって繰り返し配置されている。複数のボンディングワイヤ10b1~10b3は、仮想線5sに対して鋭角をなす角度で半導体チップ5の第2の辺5bの中心を起点にして半導体チップ5側から放射状に延在している。図9並びに図11乃至図13に示すように、ボンディングワイヤ10b3と半導体チップ5の電極パッド6bcとの接続は、ボンディングワイヤ10b1と半導体チップ5の電極パッド6baとの接続よりも半導体チップ5の第2の辺5bから離れた位置で行われている。ボンディングワイヤ10b2と半導体チップ5の電極パッド6bbとの接続は、ボンディングワイヤ10b1と半導体チップ5の電極パッド6baとの接続よりも半導体チップ5の第2の辺5bから離れた位置で行われている。図11乃至図13に示すように、ボンディングワイヤ10b2のループ高さbh2図12参照は、ボンディングワイヤ10b1のループ高さbh1図11参照よりも高くなっている。ボンディングワイヤ10b3のループ高さbh3図13参照は、ボンディングワイヤ10b2のループ高さbh2図12参照よりも高くなっている。次に、半導体装置1の製造について説明する。まず、半導体チップ5、及び2つの半導体チップ7,8を準備すると共に、マルチ配線基板を準備する。次に、マルチ配線基板の各製品形成領域のチップ搭載部に半導体チップ5、半導体チップ7及び8を搭載する。半導体チップの搭載は、各製品形成領域におけるパッド列が半導体チップの辺に沿う状態で行う。次に、各製品形成領域において、半導体チップの複数の電極パッドと半導体チップの周囲に配置された複数の電極パッドとを複数のボンディングワイヤで夫々電気的に接続する。この工程により、マルチ配線基板の各製品形成領域に、半導体チップ5,半導体チップ7及び8が実装される。ここで、実装とは、基板に半導体チップが接着固定され、基板の接続用パッドと半導体チップの接続用パッドとが電気的に接続された状態を言う。本実施例1では、半導体チップ2の接着固定は、接着材によって行われており、マルチ配線基板の電極パッドと半導体チップの電極パッドとの電気的な接続は、ボンディングワイヤによって行われている。次に、一括方式のトランスファモールディング法を使用して、マルチ配線基板の各製品形成領域37に実装された半導体チップを一括して樹脂封止する樹脂封止体を形成する。次に、マルチ配線基板の主面と反対側の裏面に、各製品形成領域に対応して複数の半田バンプ12を形成する。半田バンプ12は、これに限定されないが、例えば、マルチ配線基板の裏面の電極パッド上にフラックス材を塗布し、その後、電極パッド32上に半田ボールを供給し、その後、半田ボールを溶融して電極パッドとの接合を行うことによって形成される。次に、半田バンプ形成工程において使用したフラックスを洗浄にて除去し、その後、マルチ配線基板の各製品形成領域37に対応して樹脂封止体の上面に、例えば品名、社名、品種、製造ロット番号等の識別マークを、インクジェットマーキング法、ダイレクト印刷法、レーザマーキング法等を用いて形成する。次に、マルチ配線基板及び樹脂封止体を各製品形成領域に対応して複数の小片に分割する。この分割は、例えば、ダイシングシートに樹脂封止体を貼り付けた状態で、マルチ配線基板のスクライブラインに沿ってマルチ配線基板及び樹脂封止体をダイシングブレードでダイシングすることによって行われる。この工程により、図1に示す半導体装置1がほぼ完成する。次に、半導体チップ5の主面にその主面の第1の辺5bに沿って配置された複数の電極パッド6bと、この複数の電極パッド6bに対応して配線基板2の主面に3列で配置された複数の電極パッド3b1,3b2,3b3とを複数のボンディングワイヤ10b1,10b2,10b3で夫々電気的に接続するワイヤボンディングについて説明する。まず、図14に示すように、配線基板2に配置された1列目の複数の電極パッド3b1aと、半導体チップ5の複数の電極パッド6bのうち、配線基板2の1列目の複数の電極パッド3b1と対応する複数の電極パッド6baとを複数のボンディングワイヤ10b1で夫々電気的に接続する。この工程において、ボンディングワイヤ10b1と電極パッド6baとの接続は、電極パッドaの2つの短辺のうち、半導体チップ5の第2の辺5bに近い方の短辺に偏った位置接続点k1で行う。また、ボンディングワイヤ10b1は、仮想線5sに対して鋭角を成す角度で延在する。次に、図15に示すように、配線基板2に配置された2列目の複数の電極パッド3b2bと、半導体チップ5の複数の電極パッド6bのうち、配線基板2の2列目の複数の電極パッド3b2と対応する複数の電極パッド6bbとを複数のボンディングワイヤ10b2で夫々電気的に接続する。ボンディングワイヤ10b2と電極パッド6bbとの接続は、電極パッド6bbの2つの短辺のうち、半導体チップ5の第2の辺5bから離れた方の短辺に偏った位置接続点k2で行う。換言すると、ボンディングワイヤ10b1が接続された電極パッド6baの短辺側とは異なる短辺側に偏った位置で、ボンディングワイヤ10b2の接続を行う。また、ボンディングワイヤ10b2は、仮想線5sに対して鋭角を成す角度で延在する。この工程において、電極パッド6bbにおけるボンディングワイヤ10b2の接続位置と隣り合う電極パッド6baにおけるボンディングワイヤ10b1の接続位置接続点k1は、それぞれ異なる短辺に偏った位置で接続をしている。換言すると、それぞれの接続点が千鳥配置の関係でそれぞれのボンディングワイヤと接続されているため、電極パッド6bbにキャピラリが降りた時、ボンディングワイヤ10b1とキャピラリとの距離が電極パッド6bの配列ピッチよりも大きくなる。このため、ボンディングワイヤ10b1とキャピラリとの干渉を抑制することができる。次に、図16に示すように、配線基板2に配置された3列目の複数の電極パッド3b3cと、半導体チップ5の複数の電極パッド6bのうち、配線基板2の3列目の複数の電極パッド3b3と対応する複数の電極パッド6bcとを複数のボンディングワイヤ10b3で夫々電気的に接続する。ボンディングワイヤ10b3と電極パッド6bcとの接続は、電極パッドcの2つの短辺のうち、半導体チップ5の第2の辺5bから離れた方の短辺に偏った位置接続点k2で行う。換言すると、電極パッド6bbにおいてボンディングワイヤ10b2が接続される短辺と同じ側の短辺に偏った位置で行う。また、ボンディングワイヤ10b2は、仮想線5sに対して鋭角を成す角度で延在する。この工程において、電極パッド6bcと隣り合う電極パッド6bbに接続されたボンディングワイヤ10b2は、仮想線5sに対して鋭角をなす角度、即ち電極パッド6bcに対して外側を向いているため、電極パッド6bcにキャピラリが降りた時、ボンディングワイヤ10b2とキャピラリとの距離が電極パッド6bの配列ピッチよりも大きくなる。このため、ボンディングワイヤ10b1とキャピラリとの干渉を抑制することができる。一方、電極パッド6bcと隣り合う電極パッド6baに接続されたボンディングワイヤ10b1は、仮想線5sに対して鋭角をなす角度、即ち電極パッド6bcに対して内側を向いているが、ボンディングワイヤ10b3と電極パッド6bcとの接続は、ボンディングワイヤ10b1と電極パッド3b1との接続位置よりも半導体チップ5の第2の辺5bから離れた位置で行われるため、電極パッド6bcにキャピラリが降りた時、ボンディングワイヤ10b1とキャピラリとの距離が電極パッド6bの配列ピッチよりも大きくなる。このため、ボンディングワイヤ10b1とキャピラリとの干渉を抑制することができる。ここで、本実施例1のように配線基板2の電極パッドが多列の場合、1列目の電極パッド3b1に接続されるボンディングワイヤ10b1と、2列目の電極パッド3b2に接続されるボンディングワイヤ10b2と、3列目の電極パッド3b3に接続されるボンディングワイヤ10b3とでは、夫々のワイヤ長が異なる。このようにワイヤ長が異なるワイヤボンディングでは、ワイヤだれワイヤループが中間でたれ下がる状態や、ワイヤのよれ2点間を接続したワイヤが上方から見て直線ではなく湾曲した状態によって、半導体チップにボンディングワイヤが接触、又は隣接するワイヤ同士が接触するといったワイヤタッチ不良を抑制するため、ボンディングワイヤのループ高さを変える必要がある。本実施例1では、2列目の電極パッド3b2に接続されるボンディングワイヤ10b2のループ高さbh2図12参照は、1列目の電極パッド3b1に接続されるボンディングワイヤ10b1のループ高さbh1図11参照よりも高く、3列目の電極パッド3b3に接続されるボンディングワイヤ10b3のループ高さbh3図13参照は、2列目の電極パッド3b2に接続されるボンディングワイヤ10b2のループ高さbh2図12参照よりも高くなっている。ボンディングワイヤのループ高さを考慮しなければ、半導体チップ5の第2の辺5bの両端からその中央に向かって順次ワイヤボンディングを行うことによって、ボンディングワイヤとキャピラリとの干渉を抑制することができるが、ボンディングワイヤのループ高さを考慮した場合は、半導体チップ5の第2の辺5bの端からその中央に向かってワイヤボンディングを行うと、ループ高さが高いボンディングワイヤ10b3で接続した後に、ループ高さが低いボンディングワイヤ10b1で接続することになるため、ループ高さが高いボンディングワイヤ10b3にその後のワイヤボンディングを行うキャピラリが干渉してしまう。従って、本実施例1のように、1列目の電極パッド3b1のワイヤ接続後に2列目の電極パッド3b2のワイヤ接続、2列目の電極パッド3b2のワイヤ接続後に3列目の電極パッド3b3のワイヤ接続という順番で行う、換言すれば、同じワイヤ長から成るワイヤ接続を全て完了した後、異なるワイヤ長からなるワイヤ接続を行うことが有効である。本実施例1において、図5乃至図8に示すように、半導体チップ5の第1の辺5aに沿って配線基板2の主面に2列で配置された複数の電極パッド3a1,3a2のうち、1列目に配置された複数の電極パッド3a1に繋がる複数の配線4aは、各々の電極パッド3a1から半導体チップ5の第1の辺5aに向かって延在し、2列目に配置された複数の電極パッド3a2に繋がる複数の配線4bは、各々の電極パッド3a2から半導体チップ5の第1の辺5aと反対側に向かって延在している。このような構成にすることにより、電極パッド3a2の配列ピッチを小さくすることができるので、2列目のパッド列の長さを短くすることができる。また、2列目の電極パッド3a2の配列ピッチの縮小に伴い、1列目の電極パッド3b1の配列ピッチも小さくすることができるので、1列目のパッド配列の長さを短くすることができる。これにより、配線基板2の平面サイズを縮小できるため、半導体装置1の小型化を図ることができる。また、1列目の電極パッド3a1及び2列目の電極パッド3a2を半導体チップ5の第1の辺5aに近づけることができるため、ボンディングワイヤの長さを短くすることができる。これにより、トランスファモールディング法に基づいて樹脂封止体を形成する時、ボンディングワイヤの形状が樹脂の流れによって変形するワイヤ流れにより、隣り合うボンディングワイヤ同士が短絡するといった不具合の発生を抑制することができるため、半導体装置1の製造歩留まり向上を図ることができる。また、配線基板2の電極パッドの配列ピッチは半導体チップ5の電極パッドの配列ピッチよりも広くなっているため、ボンディングワイヤは、半導体チップの一辺の中心を横切ってその一辺と直行する仮想線に対して鋭角をなす角度で半導体チップ側から放射状に延在するが、配線基板のパッド列の長さが長くなると、ボンディングワイヤの前記仮想線に対する角度が小さくなるため、半導体チップの電極パッドにおいて、隣り合う2つの電極パッドのうちの一方の電極パッドにボンディングワイヤを接続し、その後、他方の電極パッドにボンディングワイヤを接続する時、一方の電極パッドに接続されたボンディングワイヤにキャピラリが干渉するといった不具合の発生を抑制することができる。この結果、半導体装置の製造歩留まり向上を図ることができる。本実施例1において、図5及び図6に示すように、半導体チップ5の第1の辺5aに沿って配線基板2の主面に2列で配置された複数の電極パッド3a1,3a2のうち、1列目の複数の電極パッド3a1は、対応する複数の電極パッド6aと向かい合って配置され、2列目の複数の電極パッド3a2は、対応する複数の電極パッド6aと向かい合って配置されている。このような構成にすることにより、更に1列目のパッド列の長さ及び2列目のパッド列の長さを短くすることができるので、半導体装置1の小型化、半導体装置1の歩留まり向上を更に図ることができる。本実施例1の配線基板2は、セミアディティブ工法で形成されている。セミアディティブ工法は、サブトラ工法と比較して加工精度が高く、完成した導体パターン配線、電極パッドの上幅と下幅との差がほとんどないため、高密度に配線や電極パッドを形成することできる。従って、更に1列目のパッド列の長さ及び2列目のパッド列の長さを短くすることができるので、半導体装置1の小型化、半導体装置1の歩留まり向上を更に図ることができる。配線基板2の電極パッドには、ボンディングワイヤとのボンダビリティ向上を図るため、メッキ層が形成される。このメッキ層は、低コストでのメッキが可能な電界メッキ法が使用されるが、この場合、電極パッドに給電用配線を接続する必要がある。本実施例1の配線基板2は、表層及び内層の配線層を有する多層配線構造になっている。従って、配線基板2の内層の配線層を使って給電用配線を引き回すことができるため、2列目の電極パッド3a2間に給電用配線を通すことなく、1列目の電極パッド3a1に給電用配線を接続することができる。本実施例1の配線基板2は、ビルドアップ工法で形成されている。ビルドアップ工法は、コア材に絶縁層及び配線層を1層ずつ形成し、層間を接続して配線層を積み上げることによって多層化するため、配線の引き回し自由度が高い。従って、ビルドアップ工法で形成された配線基板を使用することにより、狭ピッチの電極パッドを配置することができる。半導体チップ5の主面にその主面の第1の辺5bに沿って配置された複数の電極パッド6bと、この複数の電極パッド6bに対応して配線基板2の主面に3列で配置された複数の電極パッド3b1,3b2,3b3とを複数のボンディングワイヤ10b1,10b2,10b3で夫々電気的に接続するワイヤボンディングにおいて、2列目の複数の電極パッド3b2は、半導体チップ5の第2の辺5bの中心を横切って第2の辺5bと直交する仮想線中心線5sから数えて3列目の電極パッド3b3と同じ順位順番に位置する電極パッド3b2が仮想線5sから離れる状態で配置する。1列目の複数の電極パッド3b1は、仮想線5sから数えて2列目の電極パッド3b2と同じ順位順番に位置する電極パッド3b1が仮想線5sから離れる状態で配置する。1列目の複数の電極パッド3b1とこれに対応する複数の電極パッド6baとを複数のボンディングワイヤ10b1で夫々電気的に接続する工程、2列目の複数の電極パッド3b2とこれに対応する複数の電極パッド6bbとを複数のボンディングワイヤ10b2で夫々電気的に接続する工程、及び3列目の複数の電極パッド3b3とこれに対応する複数の電極パッド6bcとを複数のボンディングワイヤ10b3で夫々電気的に接続する工程を、この順番で行う。ボンディングワイヤ10b3と3列目の電極パッド3b3との接続、並びにボンディングワイヤ10b2と2列目の電極パッド3b2との接続は、ボンディグワイヤ10b1と1列目の電極パッド3b1との接続よりも半導体チップ5の第2の辺5bから離れた位置で行う。このようにしてワイヤボンディングを行うことにより、キャピラリが電極パッドに降りた時、隣接するボンディングワイヤとキャピラリとの距離が電極パッド6bの配列ピッチよりも大きくなるため、隣接するボンディングワイヤとキャピラリとの干渉を抑制することができる。これにより、半導体装置1の製造歩留まり向上を図ることができる。なお、実施例1では、ボンディングワイヤ10b2と電極パッド6bbとの接続を、ボンディングワイヤ10b1と電極パッド6baとの接続よりも半導体チップ5の第2の辺5bから離れた位置で行う例について説明したが、ボンディングワイヤ10b2と電極パッド6bbとの接続は、ボンディングワイヤ10b1と電極パッド6baとの接続と同じように半導体チップ5の第2の辺5bに近い位置、即ち、ボンディングワイヤ10b3と電極パッド6bcよりも半導体チップ5の第2の辺5bと近い位置に配置しても、同様の効果が得られる。各ボンディングワイヤ10b1,10b2,10b3の接続は、半導体チップ5の第2の辺5bの一端側から他端側に向かって連続的に行っても良いし、半導体チップ5の第2の辺5bの一端側及び他端側からその第2の辺5bの中心に向かって連続的に行っても良いし、半導体チップ5の第2の辺5bの中心からその第2の辺5bの一端側及び他端側に向かって連続的に行っても良い。ただし、半導体チップ5の電極パッド6baと配線基板2の1列目の電極パッド3b1とをボンディングワイヤ10b1で接続する第1のワイヤボンディング工程の後、半導体チップ5の電極パッド6bbと配線基板2の2列目の電極パッド3b2とをボンディングワイヤ10b2で接続する第2のワイヤボンディング工程を実施し、第2のワイヤボンディング工程の後、半導体チップ5の電極パッド6bcと配線基板2の3列目の電極パッド3b3とをボンディングワイヤ10b3で接続する第3のワイヤボンディング工程を実施する。第1のワイヤボンディング工程の後、第3のワイヤボンディング工程を実施すると、第3のワイヤボンディング工程で張られたボンディングワイヤ10b3に第2のワイヤボンディング工程におけるキャピラリが干渉し易くなるため、第1、第2、第3の順番でワイヤボンディング工程を実施することが重要である。[実施例2]図17は、本発明の実施例2である半導体装置の概略構成を示す模式的平面図であり、図18は、図17のボンディングワイヤを省略して示す模式的平面図である。本実施例2は、パッド配列ピッチを小さくする本発明を3列パッド配置に適用した例である。図17及び18に示すように、電極パッド3a1aは対応する電極パッド6aaと向かい合っており、電極パッド3a2bは対応する電極パッド6abと向かい合っており、電極パッド3a3cは対応する電極パッド6acと向かい合っている。電極パッド3a1aの配列ピッチn1、電極パッド3a2bの配列ピッチn2、及び電極パッド3a3cの配列ピッチn3は、設計値で半導体チップ5の電極パッド6aの配列ピッチm1の3倍になっている。電極パッド3a1aと電極パッド3a2bとの配列ピッチn12、並びに電極パッド3a2bと電極パッド3a3cとの配列ピッチn23は、設計値で電極パッド6aの配列ピッチm1と同一になっている。本実施例2においても、前述の実施例1と同様の効果が得られる。また、各列の電極パッドの配列ピッチが大きくなるので、電極パッド間に配線を通しても、各パッド列の長さは長く成らない。[実施例3]図19は、本発明の実施例3である半導体装置の概略構成を示す模式的平面図であり、図20は、図19のボンディングワイヤを省略して示す模式的平面図である。本実施例3は、パッド配列ピッチを小さくする本発明を4列パッド配置に適用した例である。図19及び20に示すように、電極パッド3a1~3a4a~dは夫々対応する電極パッド6aa~dと向かい合っている。電極パッド3a1aの配列ピッチn1、電極パッド3a2bの配列ピッチn2、電極パッド3a3cの配列ピッチn3、電極パッド3a4dの配列ピッチn4は、電極パッド6aの配列ピッチm1の4倍になっている。電極パッド3a1と電極パッド3a2との配列ピッチn12、電極パッド3a2と電極パッド3a3との配列ピッチn23、並びに電極パッド3a3と電極パッド3a4との配列ピッチn34は、設計値が電極パッド6aの配列ピッチm1と同一になっている。本実施例3においても、前述の実施例1と同様の効果が得られる。また、各列の電極パッドの配列ピッチが大きくなるので、電極パッド間に配線を通しても、各パッド列の長さは長く成らない。[実施例4]図21は、本発明の実施例4である半導体装置の概略構成を示す模式的平面図である。本実施例4は、キャピラリ干渉を抑制する本発明を4列パッド配置に適用した例である。本実施例4においても、実施例1と同様の効果が得られる。更には、最初にボンディングワイヤで接続された位置と最後にボンディングワイヤで接続される位置が千鳥配置の関係を満たせば、電極パッドの配置は4列以上であっても良い。以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。"