"トランジスタと、当該トランジスタの一方のゲート電極とソース/ドレイン領域との間に接続された容量とを有し、当該一方のソース/ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行い、前記トランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造になっているブートストラップ回路。前記トランジスタは、ゲート電極と一方のソース/ドレイン領域とのオーバーラップ量と、ゲート電極と他方のソース/ドレイン領域とのオーバーラップ量とが異なる請求項1に記載のブートストラップ回路。前記トランジスタは、前記一方のソース/ドレイン領域が、前記他方のソース/ドレイン領域よりもゲート電極とのオーバーラップ量が小さい請求項2に記載のブートストラップ回路。前記トランジスタは、前記一方のソース/ドレイン領域とゲート電極とのオーバーラップ量が0である請求項3に記載のブートストラップ回路。前記トランジスタのゲート電極には、少なくとも1つのトランジスタの一方のソース/ドレイン領域が接続されており、前記少なくとも1つのトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造になっている請求項1に記載のブートストラップ回路。前記少なくとも1つのトランジスタは、ゲート電極と一方のソース/ドレイン領域とのオーバーラップ量と、ゲート電極と他方のソース/ドレイン領域とのオーバーラップ量とが異なる請求項5に記載のブートストラップ回路。前記少なくとも1つのトランジスタは、前記一方のソース/ドレイン領域が、前記他方のソース/ドレイン領域よりもゲート電極とのオーバーラップ量が小さい請求項6に記載のブートストラップ回路。前記少なくとも1つのトランジスタは、前記一方のソース/ドレイン領域とゲート電極とのオーバーラップ量が0である請求項7に記載のブートストラップ回路。ゲート電極と一方のソース/ドレイン領域との間に容量が接続され、当該一方のソース/ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う第1のトランジスタと、前記第1のトランジスタに対して直列に接続された、前記第1のトランジスタと同じ導電型の第2のトランジスタとを有し、前記第1のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、前記第2のトランジスタのゲート電極に入力される信号を極性反転して出力するインバータ回路。前記第2のトランジスタとゲート電極が共通に接続され、前記第1のトランジスタのゲート電極に一方のソース/ドレイン領域が接続された第3のトランジスタを有し、前記第3のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造になっている請求項9に記載のインバータ回路。前記第3のトランジスタは、ゲート電極と一方のソース/ドレイン領域とのオーバーラップ量と、ゲート電極と他方のソース/ドレイン領域とのオーバーラップ量とが異なる請求項10に記載のインバータ回路。前記第3のトランジスタは、前記一方のソース/ドレイン領域が、前記他方のソース/ドレイン領域よりもゲート電極とのオーバーラップ量が小さい請求項11に記載のインバータ回路。前記第1のトランジスタによるブートストラップ動作に先立って、前記容量が接続されたゲート電極と一方のソース/ドレイン領域との間の電圧を所定の電圧に設定する電圧設定部を有し、前記電圧設定部は、前記第1のトランジスタのゲート電極に一方のソース/ドレイン領域が接続され、当該ゲート電極に対して前記所定の電圧を選択的に与える制御トランジスタを有し、前記制御トランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造になっている請求項9に記載のインバータ回路。前記制御トランジスタは、ゲート電極と一方のソース/ドレイン領域とのオーバーラップ量と、ゲート電極と他方のソース/ドレイン領域とのオーバーラップ量とが異なる請求項13に記載のインバータ回路。前記制御トランジスタは、前記一方のソース/ドレイン領域が、前記他方のソース/ドレイン領域よりもゲート電極とのオーバーラップ量が小さい請求項14に記載のインバータ回路。ゲート電極と一方のソース/ドレイン領域との間に容量が接続され、当該一方のソース/ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う第1のトランジスタと、前記第1のトランジスタに対して直列に接続された、前記第1のトランジスタと同じ導電型の第2のトランジスタとを有し、前記第1のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、前記第2のトランジスタのゲート電極に入力される信号を極性反転して出力するインバータ回路を用いる走査回路。電気光学素子を含む画素が行列状に配置された画素アレイ部と、前記画素アレイ部の各画素を走査する走査回路とを備え、前記走査回路は、ゲート電極と一方のソース/ドレイン領域との間に容量が接続され、当該一方のソース/ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う第1のトランジスタと、前記第1のトランジスタに対して直列に接続された、前記第1のトランジスタと同じ導電型の第2のトランジスタとを有し、前記第1のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、前記第2のトランジスタのゲート電極に入力される信号を極性反転して出力するインバータ回路を用いる表示装置。電気光学素子を含む画素が行列状に配置された画素アレイ部と、前記画素アレイ部の各画素を走査する走査回路とを備え、前記画素は、前記電気光学素子を駆動する駆動トランジスタと、前記駆動トランジスタのゲート電極と一方のソース/ドレイン領域との間に接続された容量とを有し、前記駆動トランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、前記一方のソース/ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う表示装置。電気光学素子を含む画素が行列状に配置された画素アレイ部と、前記画素アレイ部の各画素を走査する走査回路とを備え、前記走査回路は、ゲート電極と一方のソース/ドレイン領域との間に容量が接続され、当該一方のソース/ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う第1のトランジスタと、前記第1のトランジスタに対して直列に接続された、前記第1のトランジスタと同じ導電型の第2のトランジスタとを有し、前記第1のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、前記第2のトランジスタのゲート電極に入力される信号を極性反転して出力するインバータ回路を用いる表示装置を有する電子機器。電気光学素子を含む画素が行列状に配置された画素アレイ部と、前記画素アレイ部の各画素を走査する走査回路とを備え、前記画素は、前記電気光学素子を駆動する駆動トランジスタと、前記駆動トランジスタのゲート電極と一方のソース/ドレイン領域との間に接続された容量とを有し、前記駆動トランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、前記一方のソース/ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う表示装置を有する電子機器。ブートストラップ回路において、トランジスタの一方のソース/ドレイン電極の電位の変動量ΔVsに対するゲート電極の電位の変動量ΔVgの比率=ΔVg/ΔVsがブートストラップゲインGBSTとなる。このブートストラップゲインGBSTは、1100が理想値である。しかし、トランジスタのゲートノード電極には、回路構成によって種々の寄生容量が付く。そして、これら寄生容量が存在することで、ブートストラップゲインGBSTが低下する。本開示は、ブートストラップゲインを上昇させることを可能にしたブートストラップ回路、当該ブートストラップ回路を用いたインバータ回路、当該インバータ回路を用いた走査回路、当該走査回路を用いた表示装置、及び、当該表示装置を有する電子機器を提供することを目的とする。上記目的を達成するために、本開示は、トランジスタと、当該トランジスタのゲート電極と一方のソース/ドレイン領域との間に接続された容量とを有し、当該一方のソース/ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行うブートストラップ回路において、前記トランジスタについて、ゲート電極の中心を通る線に関してソース領域とドレイン領域とを非対称な構造にした構成を採っている。このブートストラップ回路を用いてインバータ回路を構成することができる。また、このインバータ回路を用いて走査回路を構成することができる。また、この走査回路を用いて表示装置を構成することができる。また、この表示装置を、各種の電子機器において、その表示部として用いることができる。ブートストラップ回路において、ブートストラップ動作を行うトランジスタのソース領域とドレイン領域とがゲート電極の中心を通る線に関して非対称な構造になっていることで、ゲート電極とソース領域とのオーバーラップ量と、ゲート電極とドレイン領域とのオーバーラップ量とが異なる。これにより、ゲート電極とソース/ドレイン領域との間に付く寄生容量は、オーバーラップ量が小さい方の容量値が、オーバーラップ量が大きい容量値よりも小さくなる。そして、オーバーラップ量が小さい方のソース/ドレイン領域を、容量が接続されない側のソース/ドレイン領域とすることで、当該ソース/ドレイン領域側の寄生容量はブートストラップゲインを上げる方向に作用するため、ブートストラップゲインが上昇する。本開示によれば、ブートストラップ回路を構成するトランジスタについて、ソース領域とドレイン領域とをゲート電極の中心を通る線に関して非対称な構造にすることで、ブートストラップゲインを上昇させることが可能になる。以下、本開示の技術を実施するための形態以下、実施形態と記述するについて図面を用いて詳細に説明する。なお、説明は以下の順序で行う。1.本開示が適用されるインバータ回路1-1.回路構成1-2.回路動作1-3.寄生容量に起因する不具合2.実施形態の説明2-1.トランジスタ構造2-2.インバータ回路3.本開示が適用される表示装置3-1.システム構成3-2.基本的な回路動作3-3.実施例1画素回路への適用3-4.実施例2走査回路への適用3-5.他の適用例4.電子機器5.本開示の構成<1.本開示が適用されるインバータ回路>[1-1.回路構成]図1は、本開示が適用されるインバータ回路の回路構成の一例を示す回路図である。図1に示すように、本適用例に係るインバータ回路80は、同じ導電型のトランジスタ、即ち、片チャネルのトランジスタを用いた回路構成となっている。インバータ回路80を構成するトランジスタとして、例えば、TFTThinFilmTransistor;薄膜トランジスタを用いることができ、また本例では、Nチャネル型のトランジスタを用いるものとする。従って、以下では、トランジスタの正側電源VDD側のソース/ドレイン電極領域をドレイン電極領域と呼び、負側電源VSS側のソース/ドレイン電極領域をソース電極領域と呼ぶこととする。インバータ回路を片チャネルNチャネルのみ、または、Pチャネルのみのトランジスタを用いて構成すれば、両チャネルのトランジスタを用いて構成する場合に比べて製造コストを低減できる。また、インバータ回路を片チャネルのトランジスタを用いて構成する場合、インバータ回路の回路動作を確実なものにするために、片チャネルのトランジスタと容量素子との組み合わせによる回路構成が採られる。図1において、例えば3つのトランジスタ81,82,83は、各ゲート電極が回路入力端子84に接続され、各ソース電極が負側電源VSSに接続されている。トランジスタ81のドレイン電極は、トランジスタ85のゲート電極に接続されている。トランジスタ85は、ドレイン電極が正側電源VDDに接続され、ソース電極がトランジスタ82のドレイン電極に接続されている。すなわち、トランジスタ85とトランジスタ82とは、正側電源VDD-負側電源VSS間に直列に接続された構成となっている。トランジスタ85のゲート電極とソース電極との間には容量86が接続されている。トランジスタ85は、ゲート-ソース間に接続された容量86と共にブートストラップ回路87を構成している。このブートストラップ回路87は、トランジスタ85のソース電極ソース領域の電位即ち、ソース電位の変動に応じてゲート電極の電位即ち、ゲート電位が変動するブートストラップ動作を行う。ブートストラップ回路87の出力ノードBであるトランジスタ85のソース電極には、トランジスタ88のゲート電極が接続されている。このトランジスタ88は、ドレイン電極が正側電源VDDに接続され、ソース電極がトランジスタ83のドレイン電極に接続されている。すなわち、トランジスタ88とトランジスタ83とは、正側電源VDD-負側電源VSS間に直列に接続された構成となっている。トランジスタ88のゲート電極とソース電極との間には容量89が接続されている。そして、トランジスタ88のソースノードが本インバータ回路80の出力ノードとなり、回路出力端子90に接続されている。ブートストラップ回路87の入力ノードAであるトランジスタ85のゲート電極には、ブートストラップ動作に先立って、トランジスタ85のゲート-ソース間電圧を所定の電圧に設定する電圧設定部91が接続されている。この電圧設定部91は、一定の電圧を出力する固定電源92とトランジスタ85のゲート電極との間に直列に接続されたトランジスタ93,94と、トランジスタ93に対して並列に接続された容量95とから構成されている。上記構成のインバータ回路80は、例えばシフトレジスタを用いて成る走査回路において、シフトレジスタの各シフト段転送段の後段に配されるインバータ回路として用いることができる。走査回路に用いた場合において、図1に示すインバータ回路80は、N段目のシフト段の後段に配されるN段目のインバータ回路である。そして、電圧設定部91のトランジスタ94のゲート電極には、N-1段目のシフト段の出力OUTの反転出力信号XOUTが入力される。一方、トランジスタ93のゲート電極には、所定のタイミングで選択信号SELが入力される。図2は、N段目のインバータ回路80における各部の信号波形を示すタイミング波形図である。図2には、N段目の入力信号IN、N-1段目のシフト段の反転出力信号XOUT、選択信号SEL、N段目の出力信号OUT、ブートストラップ回路87の入力ノードAの電位VA、及び、出力ノードBの電位VBの各波形を示している。[1-2.回路動作]続いて、上記構成のインバータ回路80において、回路入力端子84を介して入力される入力信号INがアクティブ本例では、高レベル状態になったとき、及び、非アクティブ本例では、低レベル状態になったときの回路動作について、図2のタイミング波形図を用いて説明する。ここで、高レベルとは正側電源VDDのレベル電位を言い、低レベルとは負側の電源VSSのレベルを言うものとする。入力信号INがアクティブ状態になったとき時刻t1で入力信号INが低レベルから高レベルに遷移すると、負側電源VSS側の3つのトランジスタ81,82,83が導通状態になる。トランジスタ83が導通状態になることで、回路出力端子90から導出される出力信号OUTが低レベル即ち、VSSレベルとなる。また、トランジスタ81,82が導通状態になることで、入力ノードA及び出力ノードBは、負側の電源電位VSSに固定される。これにより、正側電源VDD側の2つのトランジスタ85,88は共に非導通状態になる。この状態において、時刻t2でN-1段目のシフト段の反転出力信号XOUTが低レベルから高レベルに遷移すると、電圧設定部91のトランジスタ94が導通状態になるため、容量95に保持されている所定の電圧がトランジスタ85のゲート電極に与えられる。尚、電圧設定部91において、容量95には、選択信号SELによるトランジスタ93の駆動の下に固定電源92の電圧が保持されている。従って、トランジスタ85のゲート電極に与えられる所定の電圧は、固定電源92の電圧ということになる。そして、所定の電圧、即ち、固定電源92の電圧がトランジスタ85のゲート電極に与えられることで、当該トランジスタ85が導通状態になるため、正側電源VDDから負側電源VSSに向けて貫通電流が流れる。尚、トランジスタ85のゲート電極に与えられた電圧は、容量86に保持される。入力信号INが非アクティブ状態になったとき次に、時刻t3で入力信号INが高レベルから低レベルに遷移すると、負側電源VSS側の3つのトランジスタ81,82,83が全て非導通状態になる。このとき、容量86には電圧設定部91から与えられた所定の電圧が保持されているため、トランジスタ85が導通状態になる。そして、出力ノードBの電位が上昇することで、トランジスタ88のゲート-ソース間電圧が大きくなるため、初段のトランジスタ85に続いて、出力段のトランジスタ88も導通状態になる。これにより、回路出力端子90から導出される出力信号OUTが高レベル即ち、VDDレベルとなる。また、ブートストラップ回路87を構成する初段のトランジスタ85において、出力ノードBの電位、即ち、ソース電位の上昇変動に応じてゲート電位、即ち、入力ノードAの電位が上昇変動するブートストラップ動作が行われる。このブートストラップ動作により、トランジスタ85のゲート-ソース間電圧が保たれるため、トランジスタ85は導通状態を維持し続ける。[1-3.寄生容量に起因する不具合]ところで、ブートストラップ回路87において、トランジスタ85のソース電位、即ち、出力ノードBの電位VBの変動量上昇量ΔVBに対するゲート電位、即ち、入力ノードAの電位VAの変動量ΔVAの比率=ΔVA/ΔVBがブートストラップゲインGBSTとなる。このブートストラップゲインGBSTは、1100が理想値である。しかし、ブートストラップ回路87の入力ノードAには種々の寄生容量が付く。本インバータ回路80の回路構成の場合、ブートストラップ回路87の入力ノードAに付く寄生容量として、トランジスタ85のゲート-ドレイン間の寄生容量、ゲート-ソース間の寄生容量、トランジスタ81のゲート-ドレイン間の寄生容量、トランジスタ94のゲート-ソース間の寄生容量等が挙げられる。また、これら寄生容量以外にも、容量86が入力ノードAに繋がっている。ここで、図3に示すように、トランジスタ85のゲート-ドレイン間の寄生容量の容量値をCgd85とし、ゲート-ソース間の寄生容量の容量値をCgs85とし、トランジスタ85のゲート-ソース間に接続された容量86の容量値をC1とする。また、入力ノードAに繋がるトランジスタ81のゲート-ドレイン間の寄生容量の容量値をCgd81とし、同じく入力ノードAに繋がるトランジスタ94のゲート-ソース間の寄生容量の容量値をCgs94とする。このとき、ブートストラップ回路87のブートストラップゲインGBSTは、GBST=Cgs85C1/Cgs85C1Cgd85Cgd81Cgs94...1なる式で与えられる。この式1から明らかなように、ブートストラップ回路87の入力ノードAに付く寄生容量の容量値、特に、式1の分母側のみ存在する寄生容量の容量値が大きいと、ブートストラップゲインGBSTが低くなる。そして、ブートストラップゲインGBSTが低いと、入力信号INが非アクティブ状態になったとき、即ち、入力信号INが高レベルから低レベルに遷移したとき、入力ノードAの電位VAの上昇量ΔVAが小さくなってしまう。そして、入力ノードAの電位VAの上昇量ΔVAが小さくなると、出力信号OUTとして長期間に亘ってフル振幅、即ち、VSS-VDDの振幅の信号を導出することができなくなる。以上では、ブートストラップ回路87を用いたインバータ回路80を例に挙げて、ブートストラップ回路87の入力ノードAに付く寄生容量に起因する不具合について説明したが、ブートストラップ回路87単体の場合にも同様のことが言える。<2.実施形態の説明>本開示の実施形態では、トランジスタと、当該トランジスタのゲート電極とソース/ドレイン領域との間に接続された容量とを有するブートストラップ回路において、トランジスタについて、次のような構造とすることを特徴とする。すなわち、ブートストラップ動作を行うトランジスタについて、ゲート電極の中心を通る線に関してソース領域とドレイン領域とを非対称な構造とする。ここで、非対称な構造とは、厳密に非対称な構造である場合の他、実質的に液晶分子非対称な構造である場合をも含む。換言すれば、設計上あるいは製造上生ずる種々のばらつきの存在は許容される。[2-1.トランジスタ構造]図4の平面パターン図、即ち、ソース領域とドレイン領域との関係を示す平面パターン図を用いて、ブートストラップ動作を行うトランジスタの構造についてより具体的に説明する。図4に示すように、ブートストラップ動作を行うトランジスタ例えば、TFT85について、ゲート電極851の中心、より具体的にはチャネル長Lの方向の中心を通る線中心線Oに関してソース領域852とドレイン領域853とを非対称な構造とする。本例の場合、ソース領域852の半分程度の領域がゲート電極851とオーバーラップしているのに対して、ドレイン領域853はゲート電極851と全くオーバーラップしていない。尚、ソース領域852及びドレイン領域853を含む半導体層とゲート電極851との間には絶縁膜854が介在している。一般的に、ソース領域852とドレイン領域853とは同じサイズに形成される。そして、ソース領域852とドレイン領域853との間の中心線Pに関してソース領域852とドレイン領域853とは対称な構造となっている。このような対称構造の通常のトランジスタにあっては、ゲート電極851の中心線Oとソース領域852-ドレイン領域853間の中心線Pとが一致している。そして、ゲート電極851とソース領域852とのオーバーラップ量と、ゲート電極851とドレイン領域853とのオーバーラップ量とはほぼ等しくなる。これに対して、本実施形態に係るトランジスタ構造にあっては、ゲート電極851の中心線Oに関してソース領域852とドレイン領域853とが非対称な構造となっているため、ソース領域852-ドレイン領域853間の中心線Pはゲート電極851の中心線Oに対してずれることになる。このとき、ゲート電極851とドレイン領域853とのオーバーラップ量が、ゲート電極851とソース領域852とのオーバーラップ量に比べて小さくなる方向に中心線Pがずれるようにする。すなわち、ソース領域853とドレイン領域853とがゲート電極851の中心線Oに関して非対称な構造であることで、ゲート電極851とソース領域852とのオーバーラップ量と、ゲート電極851とドレイン領域853とのオーバーラップ量とが異なることになることになる。本例の場合は、ゲート電極851とドレイン領域853とのオーバーラップ量が、ゲート電極851とソース領域852とのオーバーラップ量に比べて小さくなる。これにより、ゲート電極851とソース領域852/ドレイン領域853との間に付く寄生する寄生容量は、オーバーラップ量が小さい方の容量値が、オーバーラップ量が大きい方の容量値よりも小さくなる。具体的には、ゲート電極851とドレイン領域853との間に付く寄生容量の容量値の方が、ゲート電極851とソース領域852との間に付く寄生容量の容量値よりも小さくなる。このときのそれぞれのオーバーラップ量は、中心線Oに対する中心線Pのずれ量Xによって決まる。本例の場合は、ドレイン領域853がゲート電極851と全くオーバーラップしないずれ量Xとなっている。すなわち、ドレイン領域853がゲート電極851と全くオーバーラップしていない、即ち、オーバーラップ量が0であるため、ゲート電極851とドレイン領域853との間には寄生容量が付かない寄生しない、即ち、寄生容量の容量値が0になる。ここで、例えば、先述したインバータ回路80におけるブートストラップ回路87の場合のように、ゲート電極851に対するオーバーラップ量がソース領域852に比べて小さいドレイン領域853を、容量86が接続されない側の領域とする。すると、ドレイン領域853側に付く寄生容量の容量値Cgd85は、先述した式1の分母側の容量値になるため、当該寄生容量は、ブートストラップゲインGBSTを上げる方向に作用する。これにより、ブートストラップ回路87の入力ノードAの電位の上昇量変動量が大きくなるため、長期間に亘ってフル振幅の信号を出力させることができることになる。[2-2.インバータ回路]以下に、先述した片チャネルのトランジスタから成るインバータ回路80に適用する、本開示の実施形態の具体例について説明する。図5は、実施形態の具体例に係るインバータ回路の構成例を示す回路図であり、図1のインバータ回路と同じ回路構成となっている。従って、図中、図1と同等部位には同一符号を付して示し、回路構成の詳細な説明については重複するので、ここでは省略するものとする。本具体例に係るインバータ回路80において、ブートストラップ回路87の入力ノードA、即ち、トランジスタ85のゲート電極には、先述したように、ゲート電極-ソース領域間の寄生容量Cgs85及びゲート電極-ドレイン領域間の寄生容量Cgd85が付いている。これらの寄生容量Cgs85,Cgd85に加えて、トランジスタ85のゲート電極には容量86も接続されている。このインバータ回路80において、トランジスタ85に対して、図4に示すように、ソース領域852とドレイン領域853とがゲート電極851の中心線Oに関して非対称な構造を適用する。より具体的には、ゲート電極851とドレイン領域853とのオーバーラップ量が、ゲート電極851とソース領域852とのオーバーラップ量に比べて小さくなるような非対称構造とする。これにより、ゲート電極851とソース領域852/ドレイン領域853との間の寄生容量は、オーバーラップ量が小さいドレイン領域853側の寄生容量の容量値Cgd85が、オーバーラップ量が大きいソース領域852側の寄生容量の容量値Cgs85よりも小さくなる。図4の例の場合、ゲート電極851に対するドレイン領域853のオーバーラップ量が0であるため、ドレイン領域853側の寄生容量の容量値Cgd85が0となる。従って、先述した式1から明らかなように、ドレイン領域853側の寄生容量の容量値Cgd85を削減できる分だけブートストラップゲインGBSTが上がる。ブートストラップゲインGBSTが上がることにより、ブートストラップ回路87の入力ノードAの電位の上昇量が大きくなるため、長期間に亘ってフル振幅の信号を出力させることができることになる。先述したように、トランジスタ85のゲート電極には、トランジスタ81のドレイン電極領域及びトランジスタ94のソース電極領域が接続されている。これにより、トランジスタ85のゲート電極には、寄生容量Cgs85,Cgd85及び容量86に加えて、トランジスタ81のゲート電極-ドレイン領域との間の寄生容量Cgd81及びトランジスタ94のゲート電極-ソース領域との間の寄生容量Cgs94が付くことになる。そこで、トランジスタ81及びトランジスタ94の少なくとも一方、好ましくは両方に対して、先述した非対称構造、即ち、ソース領域とドレイン領域とがゲート電極の中心線Oに関して非対称な構造図4参照を適用する。具体的には、トランジスタ81については、ゲート電極とドレイン領域とのオーバーラップ量が、ゲート電極とソース領域とのオーバーラップ量に比べて小さくなるような非対称構造にする。また、トランジスタ94については、ゲート電極とソース領域とのオーバーラップ量が、ゲート電極とドレイン領域とのオーバーラップ量に比べて小さくなるような非対称構造にする。このように、トランジスタ81について、ゲート電極とドレイン領域とのオーバーラップ量をソース領域側に比べて小さく、好ましくは0にすることで、トランジスタ81のドレイン領域側の寄生容量の容量値Cgd81が0になる。また、トランジスタ94について、ゲート電極とソース領域とのオーバーラップ量をドレイン領域側に比べて小さく、好ましくは0にすることで、トランジスタ94のソース領域側の寄生容量の容量値Cgd94が0になる。これにより、先述した式1において、分母側の容量値Cgd85に加えて、同じく分母側の容量値Cgd81及び容量値Cgd94が削減されるため、これらの削減分だけブートストラップゲインGBSTが上がる。その結果、ブートストラップ回路87の入力ノードAの電位の上昇量が、容量値Cgd85だけの削減の場合に比べて大きくなるため、より確実に、長期間に亘ってフル振幅の信号を出力させることができることになる。以上説明した実施形態に係るブートストラップ回路87は、表示装置の画素回路において、ブートストラップ動作を行う、電気光学素子を駆動する駆動回路画素回路として用いることができる。また、実施形態に係るブートストラップ回路87を用いた具体例に係るインバータ回路80は、表示装置の走査回路を構成するインバータ回路として用いることができる。以下に、本開示が適用される表示装置について説明する。<3.本開示が適用される表示装置>[3-1.システム構成]図6は、本開示が適用されるアクティブマトリクス型表示装置の基本的な構成の概略を示すシステム構成図である。アクティブマトリクス型表示装置は、電気光学素子に流れる電流を、当該電気光学素子と同じ画素内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタによって制御する表示装置である。絶縁ゲート型電界効果トランジスタとしては、典型的には、TFTThinFilmTransistor;薄膜トランジスタが用いられる。ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機EL素子を、画素画素回路の発光素子として用いるアクティブマトリクス型有機EL表示装置の場合を例に挙げて説明するものとする。図6に示すように、本適用例に係る有機EL表示装置10は、有機EL素子を含む複数の画素20と、当該画素20が行列状に2次元配置されてなる画素アレイ部30と、当該画素アレイ部30の周辺に配置される駆動回路部とを有する構成となっている。駆動回路部は、書込み走査回路40、電源供給走査回路50及び信号出力回路60等からなり、画素アレイ部30の各画素20を駆動する。ここで、有機EL表示装置10がカラー表示対応の場合は、カラー画像を形成する単位となる1つの画素単位画素は複数の副画素サブピクセルから構成され、この副画素の各々が図6の画素20に相当することになる。より具体的には、カラー表示対応の表示装置では、1つの画素は、例えば、赤色Red;R光を発光する副画素、緑色Green;G光を発光する副画素、青色Blue;B光を発光する副画素の3つの副画素から構成される。但し、1つの画素としては、RGBの3原色の副画素の組み合わせに限られるものではなく、3原色の副画素に更に1色あるいは複数色の副画素を加えて1つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色White;W光を発光する副画素を加えて1つの画素を構成したり、色再現範囲を拡大するために補色光を発光する少なくとも1つの副画素を加えて1つの画素を構成したりすることも可能である。画素アレイ部30には、m行n列の画素20の配列に対して、行方向画素行の画素の配列方向に沿って走査線311~31mと電源供給線321~32mとが画素行毎に配線されている。更に、m行n列の画素20の配列に対して、列方向画素列の画素の配列方向に沿って信号線331~33nが画素列毎に配線されている。走査線311~31mは、書込み走査回路40の対応する行の出力端にそれぞれ接続されている。電源供給線321~32mは、電源供給走査回路50の対応する行の出力端にそれぞれ接続されている。信号線331~33nは、信号出力回路60の対応する列の出力端にそれぞれ接続されている。画素アレイ部30は、通常、ガラス基板などの透明絶縁基板上に形成されている。これにより、有機EL表示装置10は、平面型フラット型のパネル構造となっている。画素アレイ部30の各画素20の駆動回路は、アモルファスシリコンTFTまたは低温ポリシリコンTFTを用いて形成することができる。低温ポリシリコンTFTを用いる場合には、図6に示すように、書込み走査回路40、電源供給走査回路50、及び、信号出力回路60についても、画素アレイ部30を形成する表示パネル基板70上に実装することができる。書込み走査回路40は、クロックパルスckに同期してスタートパルスspを順にシフト転送するシフトレジスタ回路等によって構成されている。この書込み走査回路40は、画素アレイ部30の各画素20への映像信号の信号電圧書込みに際して、走査線31311~31mに対して書込み走査信号WSWS1~WSmを順次供給することによって画素アレイ部30の各画素20を行単位で順番に走査線順次走査する。電源供給走査回路50は、クロックパルスckに同期してスタートパルスspを順にシフトするシフトレジスタ回路等によって構成されている。この電源供給走査回路50は、書込み走査回路40による線順次走査に同期して、第1電源電位Vccpと当該第1電源電位Vccpよりも低い第2電源電位Viniとで切り替わることが可能な電源電位DSDS1~DSmを電源供給線32321~32mに供給する。後述するように、電源電位DSのVccp/Viniの切替えにより、画素20の発光/非発光の制御が行なわれる。信号出力回路60は、信号供給源図示せずから供給される輝度情報に応じた映像信号の信号電圧以下、単に信号電圧と記述する場合もあるVsigと基準電圧Vofsとを選択的に出力する。ここで、基準電圧Vofsは、映像信号の信号電圧Vsigの基準となる電位例えば、映像信号の黒レベルに相当する電位であり、後述する閾値補正処理の際に用いられる。信号出力回路60から出力される信号電圧Vsig/基準電圧Vofsは、信号線33331~33nを介して画素アレイ部30の各画素20に対して、書込み走査回路40による走査によって選択された画素行の単位で書き込まれる。すなわち、信号出力回路60は、信号電圧Vsigを行ライン単位で書き込む線順次書込みの駆動形態を採っている。画素回路図7は、画素画素回路20の具体的な回路構成の一例を示す回路図である。画素20の発光部は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である有機EL素子21から成る。図7に示すように、画素20は、有機EL素子21と、有機EL素子21に電流を流すことによって当該有機EL素子21を駆動する駆動回路とによって構成されている。有機EL素子21は、全ての画素20に対して共通に配線所謂、ベタ配線された共通電源供給線34にカソード電極が接続されている。有機EL素子21を駆動する駆動回路は、駆動トランジスタ22、書込みトランジスタ23、保持容量24、及び、補助容量25を有する構成となっている。駆動トランジスタ22及び書込みトランジスタ23としてNチャネル型のTFTを用いることができる。但し、ここで示した、駆動トランジスタ22及び書込みトランジスタ23の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。更に、以下に記述するトランジスタや保持容量、有機EL素子等の結線関係についても、この形態に限られるものではない。駆動トランジスタ22は、一方の電極ソース/ドレイン電極が有機EL素子21のアノード電極に接続され、他方の電極ソース/ドレイン電極が電源供給線32321~32mに接続されている。書込みトランジスタ23は、一方の電極ソース/ドレイン電極が信号線33331~33nに接続され、他方の電極ソース/ドレイン電極が駆動トランジスタ22のゲート電極に接続されている。また、書込みトランジスタ23のゲート電極は、走査線31311~31mに接続されている。駆動トランジスタ22及び書込みトランジスタ23において、一方の電極とは、ソース/ドレイン領域に電気的に接続された金属配線を言い、他方の電極とは、ドレイン/ソース領域に電気的に接続された金属配線を言う。また、一方の電極と他方の電極との電位関係によって一方の電極がソース電極ともなればドレイン電極ともなり、他方の電極がドレイン電極ともなればソース電極ともなる。保持容量24は、一方の電極が駆動トランジスタ22のゲート電極に接続され、他方の電極が駆動トランジスタ22の他方の電極、及び、有機EL素子21のアノード電極に接続されている。補助容量25は、一方の電極が有機EL素子21のアノード電極に、他方の電極が共通電源供給線34にそれぞれ接続されている。この補助容量25は、有機EL素子21の等価容量の容量不足分を補うべく当該等価容量の補助となって、保持容量24に対する映像信号の書込みゲインを高めるために設けられるものである。ここでは、補助容量25の他方の電極を共通電源供給線34に接続するとしているが、他方の電極の接続先としては、共通電源供給線34に限られるものではなく、固定電位のノードであればよい。補助容量25の他方の電極を固定電位のノードに接続することで、有機EL素子21の容量不足分を補い、保持容量24に対する映像信号の書込みゲインを高めるという所期の目的を達成することができる。上記構成の画素20において、書込みトランジスタ23は、書込み走査回路40から走査線31を通してゲート電極に印加されるHighアクティブの書込み走査信号WSに応答して導通状態となる。これにより、書込みトランジスタ23は、信号線33を通して信号出力回路60から供給される、輝度情報に応じた映像信号の信号電圧Vsigまたは基準電圧Vofsをサンプリングして画素20内に書き込む。この書き込まれた信号電圧Vsigまたは基準電圧Vofsは、駆動トランジスタ22のゲート電極に印加されるとともに保持容量24に保持される。駆動トランジスタ22は、電源供給線32321~32mの電源電位DSが第1電源電位Vccpにあるときには、一方の電極がドレイン電極、他方の電極がソース電極となって飽和領域で動作する。これにより、駆動トランジスタ22は、電源供給線32から電流の供給を受けて有機EL素子21を電流駆動にて発光駆動する。より具体的には、駆動トランジスタ22は、飽和領域で動作することにより、保持容量24に保持された信号電圧Vsigの電圧値に応じた電流値の駆動電流を有機EL素子21に供給し、当該有機EL素子21を電流駆動することによって発光させる。駆動トランジスタ22は更に、電源電位DSが第1電源電位Vccpから第2電源電位Viniに切り替わったときには、一方の電極がソース電極、他方の電極がドレイン電極となってスイッチングトランジスタとして動作する。これにより、駆動トランジスタ22は、有機EL素子21への駆動電流の供給を停止し、有機EL素子21を非発光状態にする。すなわち、駆動トランジスタ22は、有機EL素子21の発光/非発光を制御するトランジスタとしての機能をも併せ持っている。この駆動トランジスタ22のスイッチング動作により、有機EL素子21が非発光状態となる期間非発光期間を設け、有機EL素子21の発光期間と非発光期間の割合デューティを制御することができる。このデューティ制御により、1表示フレーム期間に亘って画素が発光することに伴う残像ボケを低減できるために、特に動画の画品位をより優れたものとすることができる。電源供給走査回路50から電源供給線32を通して選択的に供給される第1,第2電源電位Vccp,Viniのうち、第1電源電位Vccpは有機EL素子21を発光駆動する駆動電流を駆動トランジスタ22に供給するための電源電位である。また、第2電源電位Viniは、有機EL素子21に対して逆バイアスを掛けるための電源電位である。この第2電源電位Viniは、基準電圧Vofsよりも低い電位、例えば、駆動トランジスタ22の閾値電圧をVthとするときVofs-Vthよりも低い電位、好ましくは、Vofs-Vthよりも十分に低い電位に設定される。[3-2.基本的な回路動作]続いて、上記構成の有機EL表示装置10の基本的な回路動作について、図8のタイミング波形図を基に図9及び図10の動作説明図を用いて説明する。尚、図9及び図10の動作説明図では、図面の簡略化のために、書込みトランジスタ23をスイッチのシンボルで図示している。図8のタイミング波形図には、走査線31の電位書込み走査信号WS、電源供給線32の電位電源電位DS、信号線33の電位Vsig/Vofs、駆動トランジスタ22のゲート電位Vg及びソース電位Vsのそれぞれの変化を示している。前表示フレームの発光期間図8のタイミング波形図において、時刻t11以前は、前の表示フレームにおける有機EL素子21の発光期間となる。この前表示フレームの発光期間では、電源供給線32の電位DSが第1電源電位以下、高電位と記述するVccpにあり、また、書込みトランジスタ23が非導通状態にある。このとき、駆動トランジスタ22は飽和領域で動作するように設計されている。これにより、図9Aに示すように、駆動トランジスタ22のゲート-ソース間電圧Vgsに応じた駆動電流ドレイン-ソース間電流Idsが、電源供給線32から駆動トランジスタ22を通して有機EL素子21に供給される。従って、有機EL素子21が駆動電流Idsの電流値に応じた輝度で発光する。閾値補正準備期間時刻t11になると、線順次走査の新しい表示フレーム現表示フレームに入る。そして、図9Bに示すように、電源供給線32の電位DSが高電位Vccpから、信号線33の基準電圧Vofsに対してVofs-Vthよりも十分に低い第2電源電位以下、低電位と記述するViniに切り替わる。ここで、有機EL素子21の閾値電圧をVthel、共通電源供給線34の電位カソード電位をVcathとする。このとき、低電位ViniをVini<VthelVcathとすると、駆動トランジスタ22のソース電位Vsが低電位Viniにほぼ等しくなるために、有機EL素子21は逆バイアス状態となって消光する。次に、時刻t12で走査線31の電位WSが低電位側から高電位側に遷移することで、、図9Cに示すように、書込みトランジスタ23が導通状態となる。このとき信号出力回路60から信号線33に対して基準電圧Vofsが供給された状態にあるために、駆動トランジスタ22のゲート電位Vgが基準電圧Vofsになる。また、駆動トランジスタ22のソース電位Vsは、基準電圧Vofsよりも十分に低い電位、即ち、低電位Viniにある。このとき、駆動トランジスタ22のゲート-ソース間電圧VgsはVofs-Viniとなる。ここで、Vofs-Viniが駆動トランジスタ22の閾値電圧Vthよりも大きくないと、後述する閾値補正処理を行うことができないために、Vofs-Vini>Vthなる電位関係に設定する必要がある。このように、駆動トランジスタ22のゲート電位Vgを基準電圧Vofsに固定し、かつ、ソース電位Vsを低電位Viniに固定して確定させて初期化する処理が、後述する閾値補正処理閾値補正動作を行う前の準備閾値補正準備の処理である。従って、基準電圧Vofs及び低電位Viniが、駆動トランジスタ22のゲート電位Vg及びソース電位Vsの各初期化電位となる。閾値補正期間次に、時刻t13で、図9Dに示すように、電源供給線32の電位DSが低電位Viniから高電位Vccpに切り替わると、駆動トランジスタ22のゲート電位Vgが基準電圧Vofsに保たれた状態で閾値補正処理が開始される。すなわち、ゲート電位Vgから駆動トランジスタ22の閾値電圧Vthを減じた電位に向けて駆動トランジスタ22のソース電位Vsが上昇を開始する。ここでは、便宜上、駆動トランジスタ22のゲート電位Vgの初期化電位Vofsを基準とし、当該初期化電位Vofsから駆動トランジスタ22の閾値電圧Vthを減じた電位に向けてソース電位Vsを変化させる処理を閾値補正処理と呼んでいる。この閾値補正処理が進むと、やがて、駆動トランジスタ22のゲート-ソース間電圧Vgsが駆動トランジスタ22の閾値電圧Vthに収束する。この閾値電圧Vthに相当する電圧は保持容量24に保持される。尚、閾値補正処理を行う期間閾値補正期間において、電流が専ら保持容量24側に流れ、有機EL素子21側には流れないようにするために、有機EL素子21がカットオフ状態となるように共通電源供給線34の電位Vcathを設定しておくこととする。次に、時刻t14で、走査線31の電位WSが低電位側に遷移することで、図10Aに示すように、書込みトランジスタ23が非導通状態となる。このとき、駆動トランジスタ22のゲート電極が信号線33から電気的に切り離されることによってフローティング状態になる。しかし、ゲート-ソース間電圧Vgsが駆動トランジスタ22の閾値電圧Vthに等しいために、当該駆動トランジスタ22はカットオフ状態にある。従って、駆動トランジスタ22にドレイン-ソース間電流Idsは流れない。信号書込み移動度補正期間次に、時刻t15で、図10Bに示すように、信号線33の電位が基準電圧Vofsから映像信号の信号電圧Vsigに切り替わる。続いて、時刻t16で、走査線31の電位WSが高電位側に遷移することで、図10Cに示すように、書込みトランジスタ23が導通状態になって映像信号の信号電圧Vsigをサンプリングして画素20内に書き込む。この書込みトランジスタ23による信号電圧Vsigの書込みにより、駆動トランジスタ22のゲート電位Vgが信号電圧Vsigになる。そして、映像信号の信号電圧Vsigによる駆動トランジスタ22の駆動の際に、当該駆動トランジスタ22の閾値電圧Vthが保持容量24に保持された閾値電圧Vthに相当する電圧と相殺される。この閾値キャンセルの原理の詳細については後述する。このとき、有機EL素子21は、カットオフ状態ハイインピーダンス状態にある。従って、映像信号の信号電圧Vsigに応じて電源供給線32から駆動トランジスタ22に流れる電流ドレイン-ソース間電流Idsは、有機EL素子21の等価容量及び補助容量25に流れ込む。これにより、有機EL素子21の等価容量及び補助容量25の充電が開始される。有機EL素子21の等価容量及び補助容量25が充電されることにより、駆動トランジスタ22のソース電位Vsが時間の経過とともに上昇していく。このとき既に、駆動トランジスタ22の閾値電圧Vthの画素毎のばらつきがキャンセルされており、駆動トランジスタ22のドレイン-ソース間電流Idsは当該駆動トランジスタ22の移動度μに依存したものとなる。尚、駆動トランジスタ22の移動度μは、当該駆動トランジスタ22のチャネルを構成する半導体薄膜の移動度である。ここで、映像信号の信号電圧Vsigに対する保持容量24の保持電圧Vgsの比率、即ち、書込みゲインGが1理想値であると仮定する。すると、駆動トランジスタ22のソース電位VsがVofs-VthΔVの電位まで上昇することで、駆動トランジスタ22のゲート‐ソース間電圧VgsはVsig-VofsVth-ΔVとなる。すなわち、駆動トランジスタ22のソース電位Vsの上昇分ΔVは、保持容量24に保持された電圧Vsig-VofsVthから差し引かれるように、換言すれば、保持容量24の充電電荷を放電するように作用する。換言すれば、ソース電位Vsの上昇分ΔVは、保持容量24に対して負帰還がかけられたことになる。従って、ソース電位Vsの上昇分ΔVは負帰還の帰還量となる。このように、駆動トランジスタ22に流れるドレイン-ソース間電流Idsに応じた帰還量ΔVでゲート‐ソース間電圧Vgsに負帰還をかけることで、駆動トランジスタ22のドレイン-ソース間電流Idsの移動度μに対する依存性を打ち消すことができる。この打ち消す処理が、駆動トランジスタ22の移動度μの画素毎のばらつきを補正する移動度補正処理である。より具体的には、駆動トランジスタ22のゲート電極に書き込まれる映像信号の信号振幅Vin=Vsig-Vofsが高い程ドレイン-ソース間電流Idsが大きくなるため、負帰還の帰還量ΔVの絶対値も大きくなる。従って、発光輝度レベルに応じた移動度補正処理が行われる。また、映像信号の信号振幅Vinを一定とした場合、駆動トランジスタ22の移動度μが大きいほど負帰還の帰還量ΔVの絶対値も大きくなるため、画素毎の移動度μのばらつきを取り除くことができる。従って、負帰還の帰還量ΔVは、移動度補正処理の補正量とも言える。移動度補正の原理の詳細については後述する。発光期間次に、時刻t17で、走査線31の電位WSが低電位側に遷移することで、図10Dに示すように、書込みトランジスタ23が非導通状態となる。これにより、駆動トランジスタ22のゲート電極は、信号線33から電気的に切り離されるためにフローティング状態になる。ここで、駆動トランジスタ22のゲート電極がフローティング状態にあるときは、駆動トランジスタ22のゲート-ソース間に保持容量24が接続されていることにより、駆動トランジスタ22のソース電位Vsの変動に連動してゲート電位Vgも変動する。このように、駆動トランジスタ22のゲート電位Vgがソース電位Vsの変動に連動して変動する動作が、換言すれば、保持容量24に保持されたゲート-ソース間電圧Vgsを保ったまま、ゲート電位Vg及びソース電位Vsが上昇する動作がブートストラップ動作である。駆動トランジスタ22のゲート電極がフローティング状態になり、それと同時に、駆動トランジスタ22のドレイン-ソース間電流Idsが有機EL素子21に流れ始めることにより、当該電流Idsに応じて有機EL素子21のアノード電位が上昇する。そして、有機EL素子21のアノード電位がVthelVcathを越えると、有機EL素子21に駆動電流が流れ始めるため有機EL素子21が発光を開始する。また、有機EL素子21のアノード電位の上昇は、即ち、駆動トランジスタ22のソース電位Vsの上昇に他ならない。そして、駆動トランジスタ22のソース電位Vsが上昇すると、保持容量24のブートストラップ動作により、駆動トランジスタ22のゲート電位Vgも連動して上昇する。このとき、ブートストラップゲインが1理想値であると仮定した場合、ゲート電位Vgの上昇量はソース電位Vsの上昇量に等しくなる。故に、発光期間中、駆動トランジスタ22のゲート‐ソース間電圧Vgsは、Vsig-VofsVth-ΔVで一定に保持される。そして、時刻t18で信号線33の電位が映像信号の信号電圧Vsigから基準電圧Vofsに切り替わる。以上説明した一連の回路動作において、閾値補正準備、閾値補正、信号電圧Vsigの書込み信号書込み、及び、移動度補正の各処理動作は、1水平走査期間1Hにおいて実行される。また、信号書込み及び移動度補正の各処理動作は、時刻t16-t17の期間において並行して実行される。分割閾値補正尚、ここでは、閾値補正処理を1回だけ実行する駆動法を採る場合を例に挙げて説明したが、この駆動法は一例に過ぎず、この駆動法に限られるものではない。例えば、閾値補正処理を移動度補正及び信号書込み処理と共に行う1H期間に加えて、当該1H期間に先行する複数の水平走査期間に亘って分割して閾値補正処理を複数回実行する、所謂、分割閾値補正を行う駆動法を採ることも可能である。この分割閾値補正の駆動法によれば、高精細化に伴う多画素化によって1水平走査期間として割り当てられる時間が短くなったとしても、閾値補正期間として複数の水平走査期間に亘って十分な時間を確保することができる。従って、1水平走査期間として割り当てられる時間が短くなっても、閾値補正期間として十分な時間を確保できるため、閾値補正処理を確実に実行できることになる。閾値キャンセルの原理ここで、駆動トランジスタ22の閾値キャンセル即ち、閾値補正の原理について説明する。駆動トランジスタ22は、飽和領域で動作するように設計されているために定電流源として動作する。これにより、有機EL素子21には駆動トランジスタ22から、次式1で与えられる一定のドレイン-ソース間電流駆動電流Idsが供給される。Ids=1/2μW/LCoxVgs-Vth2......2ここで、Wは駆動トランジスタ22のチャネル幅、Lはチャネル長、Coxは単位面積当たりのゲート容量である。図11Aに、駆動トランジスタ22のドレイン-ソース間電流Ids対ゲート-ソース間電圧Vgsの特性を示す。図11Aの特性図に示すように、駆動トランジスタ22の閾値電圧Vthの画素毎のばらつきに対するキャンセル処理補正処理を行わないと、閾値電圧VthがVth1のときに、ゲート-ソース間電圧Vgsに対応するドレイン-ソース間電流IdsがIds1になる。これに対して、閾値電圧VthがVth2Vth2>Vth1のとき、同じゲート-ソース間電圧Vgsに対応するドレイン-ソース間電流IdsがIds2Ids2<Ids1になる。すなわち、駆動トランジスタ22の閾値電圧Vthが変動すると、ゲート-ソース間電圧Vgsが一定であってもドレイン-ソース間電流Idsが変動する。一方、上記構成の画素画素回路20では、先述したように、発光時の駆動トランジスタ22のゲート-ソース間電圧VgsはVsig-VofsVth-ΔVである。従って、これを式2に代入すると、ドレイン-ソース間電流Idsは、次式3で表される。Ids=1/2μW/LCoxVsig-Vofs-ΔV2......2すなわち、駆動トランジスタ22の閾値電圧Vthの項がキャンセルされており、駆動トランジスタ22から有機EL素子21に供給されるドレイン-ソース間電流Idsは、駆動トランジスタ22の閾値電圧Vthに依存しない。その結果、駆動トランジスタ22の製造プロセスのばらつきや経時変化等により、駆動トランジスタ22の閾値電圧Vthが画素毎に変動したとしても、ドレイン-ソース間電流Idsが変動しないために、有機EL素子21の発光輝度を一定に保つことができる。移動度補正の原理次に、駆動トランジスタ22の移動度補正の原理について説明する。図11Bに、駆動トランジスタ22の移動度μが相対的に大きい画素Aと、駆動トランジスタ22の移動度μが相対的に小さい画素Bとを比較した状態で特性カーブを示す。駆動トランジスタ22をポリシリコン薄膜トランジスタなどで構成した場合、画素Aや画素Bのように、画素間で移動度μがばらつくことは避けられない。画素Aと画素Bで移動度μにばらつきがある状態で、駆動トランジスタ22のゲート電極に対して、例えば両画素A,Bに同レベルの信号振幅Vin=Vsig-Vofsを書き込んだ場合を考える。この場合、何ら移動度μの補正を行わないと、移動度μの大きい画素Aに流れるドレイン-ソース間電流Ids1′と移動度μの小さい画素Bに流れるドレイン-ソース間電流Ids2′との間には大きな差が生じてしまう。このように、移動度μの画素毎のばらつきに起因してドレイン-ソース間電流Idsに画素間で大きな差が生じると、画面のユニフォーミティ一様性が損なわれる。ここで、先述した式1のトランジスタ特性式から明らかなように、移動度μが大きいとドレイン-ソース間電流Idsが大きくなる。従って、負帰還における帰還量ΔVは移動度μが大きくなるほど大きくなる。図11Bに示すように、移動度μの大きな画素Aの帰還量ΔV1は、移動度の小さな画素Bの帰還量ΔV2に比べて大きい。そこで、移動度補正処理によって駆動トランジスタ22のドレイン-ソース間電流Idsに応じた帰還量ΔVでゲート-ソース間電圧Vgsに負帰還をかけることにより、移動度μが大きいほど負帰還が大きくかかることになる。その結果、移動度μの画素毎のばらつきを抑制することができる。具体的には、移動度μの大きな画素Aで帰還量ΔV1の補正をかけると、ドレイン-ソース間電流IdsはIds1′からIds1まで大きく下降する。一方、移動度μの小さな画素Bの帰還量ΔV2は小さいために、ドレイン-ソース間電流IdsはIds2′からIds2までの下降となり、それ程大きく下降しない。結果的に、画素Aのドレイン-ソース間電流Ids1と画素Bのドレイン-ソース間電流Ids2とはほぼ等しくなるために、移動度μの画素毎のばらつきが補正される。以上をまとめると、移動度μの異なる画素Aと画素Bがあった場合、移動度μの大きい画素Aの帰還量ΔV1は移動度μの小さい画素Bの帰還量ΔV2に比べて大きくなる。つまり、移動度μが大きい画素ほど帰還量ΔVが大きく、ドレイン-ソース間電流Idsの減少量が大きくなる。従って、駆動トランジスタ22のドレイン-ソース間電流Idsに応じた帰還量ΔVで、ゲート-ソース間電圧Vgsに負帰還をかけることで、移動度μの異なる画素のドレイン-ソース間電流Idsの電流値が均一化される。その結果、移動度μの画素毎のばらつきを補正することができる。すなわち、駆動トランジスタ22に流れる電流ドレイン-ソース間電流Idsに応じた帰還量補正量ΔVで、駆動トランジスタ22のゲート-ソース間電圧Vgsに対して、即ち、保持容量24に対して負帰還をかける処理が移動度補正処理となる。但し、上述したような閾値補正や移動度補正は、本発明において必須の動作ではなく、上述したような各種補正や発光等も、そのような動作やタイミングに限られるものではない。以上に説明した有機EL表示装置10において、有機EL素子21を駆動する駆動回路画素回路に対して、先述した実施形態に係るブートストラップ回路87を適用することができる。また、書込み走査回路40や電源供給走査回路50等の走査回路に対して、先述した実施形態に係るブートストラップ回路87を用いたインバータ回路80を適用することができる。以下に、画素回路への適用例を実施例1として、走査回路への適用例を実施例2として具体的に説明する。[3-3.実施例1]先述した画素回路及び回路動作の説明から明らかなように、画素20において、有機EL素子21を駆動する駆動トランジスタ22は、有機EL素子21の駆動に際してブートストラップ動作を行う。すなわち、駆動トランジスタ22は、ゲート電極とソース電極との間に保持容量24が接続されていることで、ソース電位が上昇する際に、当該ソース電位の上昇に応じてゲート電位が上昇するブートストラップ動作を行う。このブートストラップ動作時のゲイン、即ち、ブートストラップゲインは、駆動トランジスタ22のゲート電極に付く寄生容量の容量値や、ゲート電極に接続された保持容量24の容量値によって決まる。駆動トランジスタ22を含む画素回路の場合、ゲート電極に付く寄生容量としては、駆動トランジスタ22のゲート電極-ドレイン領域間の寄生容量、ゲート電極-ソース電極間の寄生容量、及び、書込みトランジスタ23のゲート電極-ソース/ドレイン領域間の寄生容量が挙げられる。そして、これらの寄生容量のうち、駆動トランジスタ22のゲート電極-ドレイン領域間の寄生容量、及び、書込みトランジスタ23のゲート電極-ソース/ドレイン領域間の寄生容量の各容量値を小さくすることにより、ブートストラップゲインを上げることができる。このことについては、先述した式1から明らかである。そこで、本実施例1では、少なくとも駆動トランジスタ22に対して、図4に示すように、ゲート電極とドレイン領域とのオーバーラップ量が、ゲート電極とソース領域とのオーバーラップ量に比べて小さくなるような非対称構造を適用する。非対称構造を適用し、ゲート電極とドレイン領域とのオーバーラップ量をソース領域側に比べて小さく、好ましくは0にすることで、駆動トランジスタ22のドレイン領域側の寄生容量の容量値を低減する、好ましくは0にする。このように、駆動トランジスタ22のドレイン領域側の寄生容量の容量値を、好ましくは0にすることで、当該容量値を削減できる分だけ、ブートストラップゲインが上がり、理想値、即ち、1100に近づく。これにより、駆動トランジスタ22のゲート-ソース間電圧Vgsについて画素間で閾値電圧Vthの差分を維持したまま発光状態を保つことができるため、画素間での輝度のばらつきを抑えることができる。因みに、画素間での輝度のばらつきは、縦スジや横スジ、輝度ムラ等となって視認される。従って、画素間での輝度のばらつきを抑えることができることで、縦スジや横スジ、輝度ムラ等を抑えることができるため、画面のユニフォーミティの向上を図ることができる。[3-4.実施例2]実施例2では、先述した実施形態に係るブートストラップ回路87を用いたインバータ回路80を、書込み走査回路40及び電源供給走査回路50に適用する、具体的には、書込み走査回路40及び電源供給走査回路50を構成するインバータ回路として用いる。これらの走査回路40,50を含む駆動回路部の作製に当っては、当該駆動回路部を片チャネルのトランジスタを用いて構成すれば、両チャネルのトランジスタを用いて構成する場合に比べて製造コストを低減できる。従って、有機EL表示装置10の低コスト化を図るには、書込み走査回路40や電源供給走査回路50を構成するインバータ回路を、先述したように、片チャネルのトランジスタを用いて構成するのが好ましい。書込み走査回路図12Aは、書込み走査回路40の回路構成の一例を示すブロック図である。本例に係る書込み走査回路40は、図8の書込み走査信号WSを生成するために、2つのシフトレジスタ回路41,42を有する。シフトレジスタ回路41は、閾値Vth補正用の走査パルス図8の前半のパルスに相当を生成する。シフトレジスタ回路42は、移動度μ補正用の走査パルス図8の後半のパルスに相当を生成する。これらシフトレジスタ回路41,42の後段には、論理回路43,44が配され、当該論理回路43,44の後段には共通の論理回路45が配されている。論理回路43は、2つのNAND回路431,434及び3つのインバータ回路432,433,435によって構成されている。NAND回路431は、シフトレジスタ回路41の前段のシフト段転送段SR1の出力を一方の入力とし、インバータ回路432で反転された後段のシフト段SR2の出力を他方の入力とする。NAND回路434は、インバータ回路433で反転されたNAND回路431の出力を一方の入力とし、イネーブル信号wsen1を他方の入力とする。NAND回路434の出力は、後段の共通の論理回路45に供給される。論理回路44は、2つのNAND回路441,444及び3つのインバータ回路442,443,445によって構成されている。NAND回路441は、シフトレジスタ回路42の前段のシフト段SR1の出力を一方の入力とし、インバータ回路442で反転された後段のシフト段SR2の出力を他方の入力とする。NAND回路444は、インバータ回路443で反転されたNAND回路441の出力を一方の入力とし、イネーブル信号wsen2を他方の入力とする。NAND回路444の出力は、後段の共通の論理回路45に供給される。共通の論理回路45は、NOR回路451及びインバータ回路452によって構成されている。NOR回路451は、前段の論理回路43,44の各出力を2入力とする。この共通の論理回路45の出力は、インバータ回路452を介して、図8に示す書込み走査パルス走査線電位WSとして、図6に示す画素アレイ部30の各走査線31311~31mに供給される。尚、論理回路43,44及び共通の論理回路45は、シフトレジスタ回路41,42の各シフト段毎に設けられる。上記構成の書込み走査回路40において、論理回路43のインバータ回路432,433,435、論理回路44のインバータ回路442,443,445、及び、論理回路45のインバータ回路452として、先述した実施形態に係るブートストラップ回路87を用いたインバータ回路80を用いることができる。シフトレジスタ回路41,42がインバータ回路を用いる回路構成の場合には、当該インバータ回路としても用いることができる。尚、図12Aにおいて、インバータ回路432,433,435,442,443,445,452のサイズの違いは、これらのインバータ回路を形成するトランジスタのサイズの違いを表わしている。電源供給走査回路図12Bは、電源供給走査回路50の回路構成の一例を示すブロック図である。本例に係る電源供給走査回路50は、シフトレジスタ回路51及び論理回路52を有する構成となっている。論理回路52は、NAND回路521及び4つのインバータ回路522~525によって構成され、シフトレジスタ回路51の各シフト段毎に設けられる。論理回路52において、NAND回路521は、シフトレジスタ回路51の前段のシフト段SR1の出力を一方の入力とし、インバータ回路522で反転された後段のシフト段SR2の出力を他方の入力とする。NAND回路521の出力は、インバータ回路523,524,525を介して、図8に示す電源電位電源供給線電位DSとして、図6に示す画素アレイ部30の各電源供給線32321~32mに供給される。尚、最終段のインバータ回路525には、正側の電源電位として、電源電位DSの第1電源電位Vccpに対応する電位が供給され、負側の電源電位として、電源電位DSの第2電源電位Viniに対応する電位が供給される。上記構成の電源供給走査回路50において、論理回路52のインバータ回路522~525として、先述した実施形態に係るブートストラップ回路87を用いたインバータ回路80を用いることができる。シフトレジスタ回路51がインバータ回路を用いる回路構成の場合には、当該インバータ回路としても用いることができる。尚、図12Bにおいて、インバータ回路522~525のサイズの違いは、これらのインバータ回路を形成するトランジスタのサイズの違いを表わしている。上述したように、書込み走査回路40及び/又は電源供給走査回路50を構成するインバータ回路として、先述した実施形態に係るブートストラップ回路87を用いたインバータ回路80を用いることで、次のような作用、効果を得ることができる。すなわち、ブートストラップ動作を行うトランジスタについて、ソース領域とドレイン領域とがゲート電極の中心線に関して非対称な構造とすることで、先述したように、ブートストラップゲインが上がるため、長期間に亘ってフル振幅の信号を出力させることができる。このことは、書込み走査回路40にあっては、図8に示す書込み走査信号WS即ち、閾値補正用の走査パルス及び移動度補正用の走査パルスとして、所望のパルス幅のパルス信号を得ることができることを意味する。また、電源供給走査回路50にあっては、図8に示す電源供給線電位DSとして、所望のパルス幅のパルス信号を得ることができることを意味する。そして、書込み走査回路40にあっては、書込み走査信号WSとして、所望のパルス幅のパルス信号を得ることができることで、閾値補正処理及び移動度補正処理を確実に実行できることになる。特に、移動度補正処理の補正時間は移動度補正用の走査パルスのパルス幅によって決まることから、当該走査パルスとして所望のパルス幅のパルス信号を得ることができることで、移動度補正処理をより確実に行うことができる。また、電源供給走査回路50にあっては、電源供給線電位DSとして、所望のパルス幅のパルス信号を得ることができることで、当該電源電位DSの第1電源電位Vccp/第2電源電位Viniの切替えによる画素20の発光/非発光の制御をより確実に行うことができることになる。[3-5.他の適用例]尚、ここでは、画素トランジスタとして、駆動トランジスタ22及び書込みトランジスタ23の2つのトランジスタを有する画素回路を持つ有機EL表示装置を例に挙げたが、本開示は当該有機EL表示装置への適用に限られるものではない。具体的には、駆動トランジスタに対して直列に接続され、有機EL素子の発光/非発光の制御を行うトランジスタを有する画素回路や、駆動トランジスタのゲートに基準電圧Vofsを選択的に与えるトランジスタを有する画素回路等を持つ有機EL表示装置に対して適用可能である。また、本開示は、有機EL表示装置への適用に限られるものではなく、無機EL素子、LED素子、半導体レーザー素子など、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子発光素子を用いた表示装置全般に対して適用可能である。更には、電流駆動型の電気光学素子を用いた表示装置以外にも、液晶表示装置やプラズマ表示装置等、走査回路を用いる構成の表示装置全般に対して適用可能である。<4.電子機器>以上説明した本開示による表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示部表示装置に適用できる。一例として、図13~図17に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなどの表示部に適用することが可能である。先述した実施形態の説明から明らかなように、画素回路に適用した実施例1の場合は、縦スジや横スジ、輝度ムラ等を抑え、画面のユニフォーミティの向上を図ることができ、走査回路に適用した実施例2の場合は、補正処理等をより確実に行うことができる。従って、あらゆる分野の電子機器において、その表示部として本開示による表示装置を用いることで、高品位の表示画像を得ることができる。本開示による表示装置は、封止された構成のモジュール形状のものをも含む。一例として、画素アレイ部に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やFPCフレキシブルプリントサーキット等が設けられていてもよい。以下に、本開示が適用される電子機器の具体例について説明する。図13は、本開示が適用されるテレビジョンセットの外観を示す斜視図である。本適用例に係るテレビジョンセットは、フロントパネル102やフィルターガラス103等から構成される映像表示画面部101を含み、その映像表示画面部101として本開示による表示装置を用いることにより作製される。図14は、本開示が適用されるデジタルカメラの外観を示す斜視図であり、Aは表側から見た斜視図、Bは裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部111、表示部112、メニュースイッチ113、シャッターボタン114等を含み、その表示部112として本開示による表示装置を用いることにより作製される。図15は、本開示が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体121に、文字等を入力するとき操作されるキーボード122、画像を表示する表示部123等を含み、その表示部123として本開示による表示装置を用いることにより作製される。図16は、本開示が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部131、前方を向いた側面に被写体撮影用のレンズ132、撮影時のスタート/ストップスイッチ133、表示部134等を含み、その表示部134として本開示による表示装置を用いることにより作製される。図17は、本開示が適用される携帯端末装置、例えば携帯電話機を示す外観図であり、Aは開いた状態での正面図、Bはその側面図、Cは閉じた状態での正面図、Dは左側面図、Eは右側面図、Fは上面図、Gは下面図である。本適用例に係る携帯電話機は、上側筐体141、下側筐体142、連結部ここではヒンジ部143、ディスプレイ144、サブディスプレイ145、ピクチャーライト146、カメラ147等を含んでいる。そして、ディスプレイ144やサブディスプレイ145として本開示による表示装置を用いることにより、本適用例に係る携帯電話機が作製される。<5.本開示の構成>尚、本開示は以下のような構成を取ることができる。1トランジスタと、当該トランジスタのゲート電極と一方のソース/ドレイン領域との間に接続された容量とを有し、当該一方のソース/ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行い、前記トランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造になっているブートストラップ回路。2前記トランジスタは、ゲート電極と一方のソース/ドレイン領域とのオーバーラップ量と、ゲート電極と他方のソース/ドレイン領域とのオーバーラップ量とが異なる前記1に記載のブートストラップ回路。3前記トランジスタは、前記一方のソース/ドレイン領域が、前記他方のソース/ドレイン領域よりもゲート電極とのオーバーラップ量が小さい前記2に記載のブートストラップ回路。4前記トランジスタは、前記一方のソース/ドレイン領域とゲート電極とのオーバーラップ量が0である前記3に記載のブートストラップ回路。5前記トランジスタのゲート電極には、少なくとも1つのトランジスタの一方のソース/ドレイン領域が接続されており、前記少なくとも1つのトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造になっている前記1から前記4のいずれかに記載のブートストラップ回路。6前記少なくとも1つのトランジスタは、ゲート電極と一方のソース/ドレイン領域とのオーバーラップ量と、ゲート電極と他方のソース/ドレイン領域とのオーバーラップ量とが異なる前記5に記載のブートストラップ回路。7前記少なくとも1つのトランジスタは、前記一方のソース/ドレイン領域が、前記他方のソース/ドレイン領域よりもゲート電極とのオーバーラップ量が小さい前記6に記載のブートストラップ回路。8前記少なくとも1つのトランジスタは、前記一方のソース/ドレイン領域とゲート電極とのオーバーラップ量が0である前記7に記載のブートストラップ回路。9ゲート電極と一方のソース/ドレイン領域との間に容量が接続され、当該一方のソース/ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う第1のトランジスタと、前記第1のトランジスタに対して直列に接続された、前記第1のトランジスタと同じ導電型の第2のトランジスタとを有し、前記第1のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、前記第2のトランジスタのゲート電極に入力される信号を極性反転して出力するインバータ回路。10前記第2のトランジスタとゲート電極が共通に接続され、前記第1のトランジスタのゲート電極に一方のソース/ドレイン領域が接続された第3のトランジスタを有し、前記第3のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造になっている前記9に記載のインバータ回路。11前記第3のトランジスタは、ゲート電極と一方のソース/ドレイン領域とのオーバーラップ量と、ゲート電極と他方のソース/ドレイン領域とのオーバーラップ量とが異なる前記10に記載のインバータ回路。12前記第3のトランジスタは、前記一方のソース/ドレイン領域が、前記他方のソース/ドレイン領域よりもゲート電極とのオーバーラップ量が小さい前記11に記載のインバータ回路。13前記第1のトランジスタによるブートストラップ動作に先立って、前記容量が接続されたゲート電極と一方のソース/ドレイン領域との間の電圧を所定の電圧に設定する電圧設定部を有し、前記電圧設定部は、前記第1のトランジスタのゲート電極に一方のソース/ドレイン領域が接続され、当該ゲート電極に対して前記所定の電圧を選択的に与える制御トランジスタを有し、前記制御トランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造になっている前記9から前記12のいずれかに記載のインバータ回路。14前記制御トランジスタは、ゲート電極と一方のソース/ドレイン領域とのオーバーラップ量と、ゲート電極と他方のソース/ドレイン領域とのオーバーラップ量とが異なる前記13に記載のインバータ回路。15前記制御トランジスタは、前記一方のソース/ドレイン領域が、前記他方のソース/ドレイン領域よりもゲート電極とのオーバーラップ量が小さい前記14に記載のインバータ回路。16ゲート電極と一方のソース/ドレイン領域との間に容量が接続され、当該一方のソース/ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う第1のトランジスタと、前記第1のトランジスタに対して直列に接続された、前記第1のトランジスタと同じ導電型の第2のトランジスタとを有し、前記第1のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、前記第2のトランジスタのゲート電極に入力される信号を極性反転して出力するインバータ回路を用いる走査回路。17電気光学素子を含む画素が行列状に配置された画素アレイ部と、前記画素アレイ部の各画素を走査する走査回路とを備え、前記走査回路は、ゲート電極と一方のソース/ドレイン領域との間に容量が接続され、当該一方のソース/ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う第1のトランジスタと、前記第1のトランジスタに対して直列に接続された、前記第1のトランジスタと同じ導電型の第2のトランジスタとを有し、前記第1のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、前記第2のトランジスタのゲート電極に入力される信号を極性反転して出力するインバータ回路を用いる表示装置。18電気光学素子を含む画素が行列状に配置された画素アレイ部と、前記画素アレイ部の各画素を走査する走査回路とを備え、前記画素は、前記電気光学素子を駆動する駆動トランジスタと、前記駆動トランジスタのゲート電極と一方のソース/ドレイン領域との間に接続された容量とを有し、前記駆動トランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、前記一方のソース/ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う表示装置。19電気光学素子を含む画素が行列状に配置された画素アレイ部と、前記画素アレイ部の各画素を走査する走査回路とを備え、前記走査回路は、ゲート電極と一方のソース/ドレイン領域との間に容量が接続され、当該一方のソース/ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う第1のトランジスタと、前記第1のトランジスタに対して直列に接続された、前記第1のトランジスタと同じ導電型の第2のトランジスタとを有し、前記第1のトランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、前記第2のトランジスタのゲート電極に入力される信号を極性反転して出力するインバータ回路を用いる表示装置を有する電子機器。20電気光学素子を含む画素が行列状に配置された画素アレイ部と、前記画素アレイ部の各画素を走査する走査回路とを備え、前記画素は、前記電気光学素子を駆動する駆動トランジスタと、前記駆動トランジスタのゲート電極と一方のソース/ドレイン領域との間に接続された容量とを有し、前記駆動トランジスタは、ゲート電極の中心を通る線に関してソース領域とドレイン領域とが非対称な構造となっており、前記一方のソース/ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行う表示装置を有する電子機器。"