基板の主面に沿った第1方向及び前記主面に沿った方向で前記第1方向と直交する第2方向にそれぞれ配置された複数のメモリセルと、前記第1方向に延在した複数のワード線と、前記第2方向に延在し、前記第1方向及び前記第2方向と直交する第3方向に前記複数のワード線と離間して設けられた複数のビット線と、前記複数のメモリセルのうち前記第2方向に直列した複数のメモリセルを含む複数のストリングにそれぞれ設けられた複数の選択トランジスタと、前記複数のワード線及び前記複数のビット線とそれぞれ離間し、前記複数の選択トランジスタのソースと同電位に設けられた配線層と、を備え、前記配線層は、前記第3方向にみて前記複数のワード線とそれぞれ重なる複数の第1重複部分と、前記第3方向にみて前記複数のビット線とそれぞれ重なる複数の第2重複部分と、を有し、前記配線層のパターンが繰り返される単位領域において、前記複数の第1重複部分のそれぞれの面積が同じであるか、前記複数の第2重複部分のそれぞれの面積が同じであるか、の少なくともいずれかである半導体記憶装置。前記配線層は、第1パターン部分と、前記第1パターン部分と第1方向に隣り合う第2パターン部分と、を有し、前記第1パターン部分のパターン形状は、前記第2パターン部分のパターン形状と反転している部分を含む請求項1記載の半導体記憶装置。前記配線層は、第1パターン部分と、前記第1パターン部分と前記第1方向に隣り合う第2パターン部分と、を有し、前記第1パターン部分のパターン形状は、前記第2パターン部分のパターン形状と同じであって、前記第2パターン部分のパターン形状に対して前記第2方向にずれている請求項1記載の半導体記憶装置。前記第1パターン部分のパターン形状は、前記第2パターン部分のパターン形状に対して前記第2方向に半ピッチずれている請求項3記載の半導体記憶装置。前記第2方向に複数の前記単位領域が設けられ、前記複数の単位領域において、前記配線層のパターン形状が前記第1方向にずれている請求項1~4のいずれか1つに記載の半導体記憶装置。本発明の実施形態は、動作の安定性を向上できる半導体記憶装置を提供する。実施形態に係る半導体記憶装置は、複数のメモリセルと、複数のワード線と、複数のビット線と、複数の選択トランジスタと、配線層と、を備える。複数のメモリセルは、基板の主面に沿った第1方向及び前記主面に沿った方向で前記第1方向と直交する第2方向にそれぞれ配置される。複数のワード線は、それぞれ前記第1方向に延在して設けられる。複数のビット線は、それぞれ前記第2方向に延在し、前記第1方向及び前記第2方向と直交する第3方向に前記複数のワード線と離間して設けられる。複数の選択トランジスタは、前記複数のメモリセルのうち前記第2方向に直列した複数のメモリセルを含む複数のストリングにそれぞれ設けられる。配線層は、前記複数のワード線及び前記複数のビット線とそれぞれ離間し、前記選択トランジスタのソースと同電位に設けられる。前記配線層は、前記第3方向にみて前記複数のワード線とそれぞれ重なる複数の第1重複部分と、前記第3方向にみて前記複数のビット線とそれぞれ重なる複数の第2重複部分と、を有する。前記配線層のパターンが繰り返される単位領域において、前記複数の第1重複部分のそれぞれの面積が同じであるか、前記複数の第2重複部分のそれぞれの面積が同じであるか、の少なくともいずれかである。以下、本発明の実施形態を図に基づき説明する。なお、図面は模式的または概念的なものであり、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。実施形態図1は、本実施形態に係る半導体記憶装置を例示する模式的平面図である。図1に表したように、実施形態に係る半導体記憶装置1はNAND型フラッシュメモリである。NAND型フラッシュメモリは不揮発性半導体メモリの一種であり、かつ電気的に書き換えが可能なメモリである。半導体記憶装置1においては、例えばシリコンからなる半導体基板10が設けられており、半導体基板10上にはほぼ全領域において多層配線膜20が設けられている。以下、半導体基板10の主面10aに平行な方向のうち相互に直交する2方向第1方向及び第2方向をロウ方向及びカラム方向とする。また、第1方向及び第2方向と直交する方向第3方向を積層方向とする。半導体基板10の主面10a及びその上方にはメモリセルアレイ11が形成されており、メモリセルアレイ11のロウ方向の両側にはロウデコーダ12が形成されている。また、メモリセルアレイ11からみてカラム方向の一方には、スイッチング領域13、ページバッファ14及び周辺回路15がこの順に配置されている。メモリセルアレイ11においては、半導体基板10の上層部分にセルウェル16が形成されている。また、メモリセルアレイ11においては、メモリセル領域21及びシャント領域22がロウ方向に沿って交互に配列されている。メモリセル領域21においては、半導体基板10のセルウェル16の上層部分に、カラム方向に延びる複数本の素子分離絶縁体図示せずが相互に平行に且つ一定の周期で形成されており、セルウェル16における素子分離絶縁体間の部分がアクティブエリア図示せずとなっている。また、多層配線膜20の最下層の配線層には、複数本のビット線図示せずが設けられている。各ビット線は各アクティブエリアの直上域に配置されている。また、シャント領域22においては、多層配線膜20の最下層の配線層には、カラム方向に延びる帯状の導電膜図示せずが設けられており、多層配線膜20における最下層の配線層よりも上層の配線層には電源配線図示せずが設けられており、半導体基板10と導電膜との間にはコンタクトが設けられており、導電膜と電源配線との間にもコンタクトが設けられている。各層のコンタクトは、カラム方向に沿って一列に配列されている。図2は、実施形態に係る半導体記憶装置の構成を例示する回路図である。本実施形態に係る半導体記憶装置であるNAND型フラッシュメモリは複数のブロックBLKを備えており、このブロックBLKの単位でデータの消去が行われる。各ブロックBLKは、ロウ方向及びカラム方向にそれぞれ配置された複数のメモリセルトランジスタMTを備えている。複数のメモリセルトランジスタMTのうち、カラム方向に直列に接続された複数のメモリセルトランジスタMTによってNANDストリング以下、単にストリングと言う。SRが構成される。一つのストリングSRは、例えば、n1個nは、0以上の自然数のメモリセルトランジスタMTを備える。各ブロックBLKにはそれぞれ複数のストリングSRが設けられる。例えば、m1個mは、0以上の自然数のストリングSRが、ロウ方向に沿って順に配置される。各ストリングSRの両端には、それぞれ選択トランジスタST1、ST2が設けられる。各ストリングSRのそれぞれの選択トランジスタST1のドレインは、ビット線BL0~BLmに接続される。各ストリングSRのそれぞれの選択トランジスタST1のゲートは、選択ゲート線SGDに共通接続される。また、各ストリングSRのそれぞれの選択トランジスタST2のソースは、共通ソース線SLに共通接続される。各ストリングSRのそれぞれの選択トランジスタST2のゲートは、選択ゲート線SGSに共通接続される。各ストリングSRにおいて、n1個のメモリセルトランジスタMTは、選択トランジスタST1のソースと選択トランジスタST2のドレインとの間に、それぞれの電流経路が直列接続されるように設けられている。各ストリングSRにおいて、メモリセルトランジスタMTの制御ゲート電極にはワード線WL0~WLnがそれぞれ接続される。最もドレイン側のワード線WL0に接続されたメモリセルトランジスタMTのドレインは選択トランジスタST1のソースに接続される。また、最もソース側のワード線WLnに接続されたメモリセルトランジスタMTのソースは選択トランジスタST2のドレインに接続されている。ワード線WL0~WLnは、ブロックBLK内の複数のストリングSR間で、ロウ方向に沿った複数のメモリセルトランジスタMTの制御ゲート電極に共通に接続されている。すなわち、ブロックBLK内において同一行にあるメモリセルトランジスタMTの制御ゲート電極は、同一のワード線WLに接続される。この同一のワード線WLに接続されるm1個のメモリセルトランジスタMTは1ページとして取り扱われ、このページごとにデータの書き込み及びデータの読み出しが行われる。また、ビット線BL0~BLmは、カラム方向に沿った複数のブロック間で、選択トランジスタST1のドレインに共通に接続されている。すなわち、複数のブロックにおいて同一列にあるストリングSRは、同一のビット線BLに接続される。図3は、ブロックの構成を例示する模式的断面図である。図3では、ブロックBLK内の1つのストリングSRにおけるカラム方向に沿った断面ロウ方向と垂直な面の断面が表されている。半導体基板10の表面にはp形のチャネル領域17が形成されている。チャネル領域17はカラム方向に延びている。チャネル領域17上には、カラム方向に延びるトンネル絶縁膜13aが設けられている。トンネル絶縁膜13aは、例えばシリコン酸化膜である。トンネル絶縁膜13a上には、複数の電荷蓄積層が設けられている。この電荷蓄積層の一例として浮遊ゲートFGを用いて説明する。浮遊ゲートFGは、導電性を付与する不純物として例えばリンが添加された多結晶シリコン膜である。なお、電荷蓄積層は、絶縁性の電荷トラップ膜、例えば、シリコン窒化膜を配置しても良い。複数の浮遊ゲートFGの上には、それぞれ層間絶縁膜21が設けられている。層間絶縁膜21は、トンネル絶縁膜13aよりも比誘電率の高い材料からなる。複数の層間絶縁膜21上には、それぞれ制御ゲートCGが設けられている。制御ゲートCGは、浮遊ゲートFGと同じ材料を用いることができる。これにより、カラム方向に直列した複数のメモリセルトランジスタMTによりストリングSRが構成される。各メモリセルトランジスタMTの制御ゲートCGは、それぞれワード線WLに接続される。ストリングSRの両端には選択トランジスタST1及びST2が接続される。ドレイン側の選択トランジスタST1は、ストリングとn形半導体領域14bとの間に設けられる。ビット線BLは、ビット線コンタクトCBL及びn形半導体領域14bを介して、チャネル領域17に接続される。ソース側の選択トランジスタST2は、ストリングとn形半導体領域14aとの間に設けられる。ソース線SLは、ソース線コンタクトCSL及びn形半導体領域14aを介して、チャネル領域17に接続される。また、メモリセルトランジスタMT間にn形半導体領域を設けることもできる。ソース線SLは、ワード線WLとビット線BLとの間の層中間層に設けられた配線層M0である。ソース線SLの電気抵抗を下げるため、配線層M0は、ソース線コンタクトCSLとの接続位置からワード線WLの上方にまで延在させることができる。ここで、メモリセルに対するデータの書き込み時及び読み出し時においては、ワード線WLに一定の電圧が加わる。同様に、データの書き込み時及び読み出し時においては、ソース線SLである配線層M0に一定が加わる。このため、積層方向にみて、ワード線WLと配線層M0との重なる面積が、各ワード線WLごとに相違すると、各ワード線WLごとに、ワード線WLと配線層M0との間の電界に差が発生し、データの書き込み及び読み出しの特定のばらつきを招く原因になる場合がある。同様に、積層方向にみて、ビット線BLと配線層M0との重なる面積が、各ビット線BLごとに相違しても、特性ばらつきの原因になる場合もある。実施形態に係る半導体記憶装置1では、配線層M0のパターンが繰り返される単位領域において、複数のワード線WLと配線層M0との重なる面積が、複数のワード線WL間においてほぼ同じになっている。また、実施形態に係る半導体記憶装置では、前記単位領域において、複数のビット線BLと配線層M0との重なる面積が、複数のビット線BL間においてほぼ同じになっている。図4a~bは、単位領域について例示する模式的平面図である。図4a及び図4bに表す単位領域UTは、配線層M0の積層方向にみたパターン形状がロウ方向及びカラム方向に繰り返される領域である。例えば、図4aに表した単位領域では、1つのブロックBLKが単位領域UT1になっている。1つのブロックBLKにおいて配線層M0のパターン形状が繰り返される場合には、ブロックBLKが単位領域UT1になる。図4bに表した単位領域では、例えば1つのブロックBLK内に設けられたシャント領域22で区切られる領域が単位領域UT2になっている。メモリセルのパターン形状は、シャント領域22で繰り返しの規則性が崩れる場合がある。この場合にはシャント領域22で区切られる領域が単位領域UT2にすることができる。なお、シャント領域22でパターン形状の繰り返しの規則性が崩れない場合には、図4aに表したように、1つのブロックBLKを単位領域UT1にしてもよい。以下の説明では、単位領域UT1及びUT2を総称して単位領域UTということにする。図5a~bは、重複面積について例示する模式的平面図である。図5aは、ワード線WLと配線層M0との重複面積第1重複面積を表し、図5bは、ビット線BLと配線層M0との重複面積第2重複面積を表している。いずれの図においても、説明を分かりやすくするため、2本のワード線WL及び2本のビット線BLと配線層M0との重複面積について示している。ここで、配線層M0はソース線SLに接続されている、または、ソース線SLの一部である。そのため、配線層M0の電位はソース線SLの電位とほぼ等しい。ここでワード線の上に配線層M0ソース電極を延在させる場合、ワード線の上に一様にソース電極を設けるとエラーの発生率が高まることから、適度な開口を設けることが好ましい。同様に、ビット線の下層、または、上層に一様にソース電極を設けるとエラーの発生率が高まることから、適度な開口を設けることが好ましい。図5aに表したように、配線層M0には開口KK1及び開口KK2が形成されている。配線層M0と、一のワード線WL1及び他のワード線WL2と、が積層方向にみて重複している場合、一のワード線WL1と配線層M0との重複面積DM1は、重複部分OL11及びOL12の合計の面積となる。また、他のワード線WL2と配線層M0との重複面積DM2は、重複部分OL21及びOL22の合計の面積となる。すなわち、1本のワード線WLの延びる方向に沿って配線層M0と重複する部分が複数箇所ある場合には、これらの合計の面積が重複面積になる。実施形態に係る半導体記憶装置1では、単位領域UTにおいて、一のワード線WL1の重複面積DM1は、他のワード線WL2の重複面積DM2と同じになっている。なお、実施形態に係る半導体記憶装置1では、3本以上のワード線WLについても同様であり、複数のワード線WLのそれぞれの重複面積が単位領域UT内において同じになっている。ここで、重複面積が同じとは、設計上同じである場合のほか、製造上の誤差の範囲も含まれる概念である。また、以降の説明においても同様である。図5bに表したように、配線層M0には開口KK3及び開口KK4が形成されている。配線層M0と、一のビット線BL1及び他のビット線BL2と、が積層方向にみて重複している場合、一のビット線BL1と配線層M0との重複面積DM3は、重複部分OL31及びOL32の合計の面積となる。また、他のビット線BL2と配線層M0との重複面積DM4は、重複部分OL41及びOL42の合計の面積となる。すなわち、ビット線BLの延びる方向に沿って配線層M0と重複する部分が複数箇所ある場合には、これらの合計の面積が重複面積になる。実施形態に係る半導体記憶装置1では、単位領域UTにおいて、一のビット線BL1の重複面積DM3は、他のビット線BL2の重複面積DM4と同じになっている。なお、実施形態に係る半導体記憶装置1では、3本以上のビット線BLについても同様であり、複数のビット線BLのそれぞれの重複面積が単位領域UT内において同じになっている。ここで、複数のワード線WLのそれぞれの重複面積や、複数のビット線BLのそれぞれの重複面積を同じにするには、配線層M0のパターン形状を工夫することによって実現される。実施形態に係る半導体記憶装置1の配線層M0のパターンには、第1パターン部分Paと、第2パターン部分Pbと、が含まれる。第2パターン部分Pbは、第1パターン部分Paと連結部分J1またはJ2を介してロウ方向またはカラム方向に隣り合って配置される。例えば、第1パターン部分Paの形状は、第2パターン部分Pbの形状と同じであるが、パターン形状が反転している。ここで、パターン形状が反転しているとは、開口部と配線部のパターンが反転していることを意味する。図5aに表した例では、第1パターン部分Paと第2パターン部分Pbとの間におけるカラム方向に沿った連結部分J1を除き、パターンの形状が、第1パターン部分Paと第2パターン部分Pbとで反転している。また、図5bに表した例では、第1パターン部分Paと第2パターン部分Pbとの間におけるロウ方向に沿った連結部分J2を除き、第1パターン部分Paのパターン形状と第2パターン部分Pbのパターン形状とが互いに反転している。図6a~cは、配線層のパターンの繰り返し例を示す模式図である。図6aに表した例では、単位領域UT内において配線層M0の第1パターン部分Paと、第2パターン部分Pbと、がロウ方向に交互にレイアウトされた例を表している。第1パターン部分Paの数及び第2パターン部分Pbの数が同じであれば、配線層M0に重なる複数のワード線WLのそれぞれの重複面積が同じになる。図6bに表した例では、単位領域UT内において配線層M0の複数の第1パターン部分Paと、複数の第2パターンPbと、が隣接してレイアウトされた例を表している。この例では、3つの第1パターン部分Paを1つのグループ、3つの第2パターンPbを1つのグループとして、これらのグループがロウ方向に隣接して配置されている。各グループの第1パターン部分Pa及び第2パターン部分Pbの数が同じであれば、配線層M0に重なる複数のワード線WLのそれぞれの重複面積は同じになる。図6cに表した例では、単位領域UT内において配線層M0の複数の第1パターン部分Pa1、Pa2、Pa3、...、Pan-1、Panが、カラム方向に規則的にずれている例を表している。なお、第1パターン部分Paがずれた上部分図6cの点線より上の部分には、第1パターン部分Paがずれた下部分を配置することができる。また、第1パターン部分Pa1~Panのカラム方向の大きさは同じであり、第1パターン部分Pa1~Panの上端部分の位置がカラム方向に巡回するようにずれているとも言える。この例では、複数の第1パターン部分Pa1、Pa2、Pa3、...、Pan-1、Panのずれのピッチと、複数のワード線WLのカラム方向のピッチとの関係によって、配線層M0に重なる複数のワード線WLのそれぞれの重複面積が同じになる。なお、図6a~cにおいては、配線層M0のパターンとワード線WLとの関係について例示したが、パターン第1パターン部分Pa、第2パターン部分Pbの繰り返しの方向であるロウ方向をカラム方向に入れ替えることで、配線層M0のパターンとビット線BLとの関係についても同様になる。次に、配線層M0の具体的なパターンについて説明する。図7a~図8は、ワード線との関係における配線層のパターン例を示す模式的平面図である。図7aでは、単位領域UT内において、配線層M0の第1パターン部分Paと第2パターン部分Pbとがロウ方向に隣接して配置されたパターンレイアウト例を表している。第1パターン部分Paには、同じ大きさの開口部haがロウ方向及びカラム方向にそれぞれ等間隔で設けられている。また、第1パターン部分Paにおいて、開口部haのカラム方向の幅W1は、カラム方向に隣り合う2つの開口部haの間隔W2と等しくなっている。第2パターン部分Pbは、第1パターン部分Paと同じパターン形状である。すなわち、第2パターン部分Pbに設けられた開口部hbの形状は、第1パターン部分Paに設けられた開口部haの形状と等しい。また、複数の開口部hbのロウ方向及びカラム方向のピッチは、複数の開口部haのロウ方向及びカラム方向のピッチと等しい。第2パターン部分Pbは、第1パターン部分Paに対してカラム方向に半ピッチずれて配置されている。また、幅W1及び幅W2はワード線WLのカラム方向におけるピッチとほぼ等しい。このような配線層M0に複数のワード線WLが重なる場合、カラム方向のどの位置にワード線WLが配置されても、各ワード線WLと配線層M0との重複面積が同じになる。図7aに表した例では、複数のワード線WLは、それぞれ3つの開口部haまたは3つの開口部hbを横切るように配置される。いずれのワード線WLにおいても、ワード線WLと配線層M0との重複面積は同じになる。また、図7bのようにワード線WLと配線層M0の合わせズレが生じて、ワード線WLが配線層M0の開口部ha、hbの端部にかかる場合であっても、ワード線WLと配線層M0との重複面積は同じになる。図7cでは、単位領域UT内において、配線層M0の第1パターン部分Paと第2パターン部分Pbとがロウ方向に交互に配置されたパターンレイアウト例を表している。第1パターン部分Paには、同じ大きさの開口部haがカラム方向に等間隔で設けられている。また、第1パターン部分Paにおいて、開口部haのカラム方向の幅W1は、カラム方向に隣り合う2つの開口部haの間隔W2と等しくなっている。第2パターン部分Pbは、第1パターン部分Paと同じパターン形状である。すなわち、第2パターン部分Pbに設けられた開口部hbの形状は、第1パターン部分Paに設けられた開口部haの形状と等しい。また、複数の開口部hbのカラム方向のピッチは、複数の開口部haのカラム方向のピッチと等しい。また、幅W1及び幅W2はワード線WLのカラム方向におけるピッチとほぼ等しい。図7cに表した例では、第1パターン部分Paと第2パターン部分Pbとの間に設けられる連結部分J1を除く部分において、第1パターン部分Paの形状と、第2パターン部分Pbの形状とが互いに反転している。すなわち、連結部分J1を除き、第1パターン部分Paの開口部haと非開口部との位置関係が、第2パターン部分Pbの開口部hbと非開口部との位置関係と反転している。これにより、第2パターン部分Pbは、第1パターン部分Paの開口部haと反転する非開口部を含む。このような配線層M0に複数のワード線WLが重なる場合、カラム方向のどの位置にワード線WLが配置されても、各ワード線WLと配線層M0との重複面積が同じになる。図7cに表した例では、複数のワード線WLは、それぞれ2つの開口部haまたは2つの開口部hbを横切るように配置される。いずれのワード線WLにおいても、ワード線WLと配線層M0との重複面積は同じになる。また、ワード線WLと配線層M0の合わせズレが生じて、ワード線WLが配線層M0の開口部ha、hbの端部にかかる場合であっても、ワード線WLと配線層M0との重複面積は同じになる。図8では、単位領域UT内において、同じパターン形状の第1パターン部分Pa1~Pa4が、カラム方向にずれた状態で配置されたレイアウトの例を表している。すなわち、この例では、第1パターン部分Pa1と第1パターン部分Pa3とはカラム方向に半ピッチずれている。また、同じパターン形状の第1パターン部分Pa1と第1パターン部分Pa3との間に位置する第1パターン部分Pa2が、第1パターン部分Pa1に対してカラム方向に半ピッチ未満でずれている。また、第1パターン部分Pa2と第4パターン部分Pa4とはカラム方向に半ピッチずれている。このような配線層M0に複数のワード線WLが重なる場合、第1パターン部分Pa1~Pa4のカラム方向のピッチや、複数のワード線WLのカラム方向のピッチに関わらず、いずれのワード線WLにおいても、ワード線WLと配線層M0との重複面積が同じになる。図8に表したように、第1パターン部分Pa1と、第1パターン部分Pa1のパターン形状に対して反転した第3パターン部分Pa3との組第1組GP1と、第2パターン部分Pa2と、第2パターン部分Pa2のパターン形状に対して反転した第4パターン部分Pa4との組第2組GP2と、がロウ方向に並べられる場合、第1組GP1と第2組GP2とのカラム方向のずれ量には関係なく、複数のワード線WLのそれぞれと配線層M0との重複面積は同じになる。図9~図11は、ビット線との関係における配線層のパターン例を示す模式的平面図である。図9では、単位領域UT内において、配線層M0の第1パターン部分Paと第2パターン部分Pbとがカラム方向に交互に配置されたパターンレイアウト例を表している。ビット線BLはカラム方向に延び、ロウ方向に一定の間隔で配置されている。第1パターン部分Paには、同じ大きさの複数の開口部haがロウ方向に等間隔で設けられている。また、開口部haの間隔は、ビット線BLの間隔よりも狭い。第2パターン部分Pbには、第1パターン部分Paの開口部haと同じ大きさの複数の開口部hbがロウ方向に等間隔で設けられている。また、開口部hbの間隔は、ビット線BLの間隔よりも狭い。開口部haと開口部hbのロウ方向における幅はビット線BLの幅よりも大きい。第2パターン部分Pbは、第1パターン部分Paに対してロウ方向に半ピッチずれてレイアウトされている。図9に表した例では、第1パターン部分Paの開口部haと、第2パターン部分Pbの開口部hbとが、カラム方向にみて重なる部分が存在するように設けられている。したがって、この開口部ha及びhbがカラム方向にみて重なっている部分に合わせて複数のビット線BLをそれぞれ設けることにより、いずれのビット線BLにおいても、ビット線BLと配線層M0との重複面積が同じになる。なお、第2パターン部分Pbが第1パターン部分Paに対してロウ方向に半ピッチずれて配置されているため、複数の開口部haの間にビット線BLが配置された場合でも、第3方向にみて複数の開口部hbと重なるようにビット線BLが配置される。また、複数の開口部hbの間にビット線BLが配置された場合でも、第3方向にみて複数の開口部haと重なるようにビット線BLが配置される。したがって、第2パターン部分Pbと第1パターン部分Paとがロウ方向にずれないで配置されている場合に比べて、各ビット線BLでの配線層M0との重複面積のばらつきを抑制できることになる。仮に、複数の開口部hbの間にビット線BLが配置された場合でも、積層方向にみてビット線BLが複数の開口部haと重なるように配置される。したがって、第2パターン部分Pbと第1パターン部分Paとがロウ方向にずれないで配置されている場合少なくとも1本のビット線BLは開口部hbと重ならないに比べて、各ビット線BLでの配線層M0との重複面積のばらつきを抑制できることになる。図10に表した例では、第1パターン部分Pa1~Pa5がロウ方向に半ピッチ未満でずれてレイアウトされた例を表している。第1パターン部分Pa1~Pa5には、それぞれ複数の開口部haがロウ方向に等間隔ピッチpt1で設けられている。第1パターン部分Pa1と第1パターン部分Pa5はロウ方向に半ピッチずれている。また、同じパターン形状の第1パターン部分Pa1と第1パターン部分Pa5との間に第1パターン部分Pa2~Pa4が配置されている。2番目の第1パターン部分Pa2は、1番目の第1パターン部分Pa1に対して複数の開口部haのピッチpt1の半分未満のピッチpt2でロウ方向にずれている。3番目の第1パターン部分Pa3は、2番目の第1パターン部分Pa2に対してピッチpt2でロウ方向にずれている。同様に、4番目の第1パターン部分Pa4、5番目の第1パターン部分Pa5も順にロウ方向にピッチpt2でずれている。すなわち、ピッチpt2×5=ピッチpt1となる。図10に表した配線層M0のパターンとしては、第1パターン部分Pa1~第1パターン部分Pa5を1つの単位としてこの単位がカラム方向に繰り返されていてもよい。ここで、複数のビット線BLのロウ方向のピッチをピッチpt3とする。このとき、ピッチpt3をピッチpt2の整数倍にするピッチpt3=n×ピッチpt2;nは1以上の整数ことにより、いずれのビット線BLにおいても、ビット線BLと配線層M0との重複面積を同じにすることができる。なお、図10に表した例では、1つの単位領域UTに5つの第1パターン部分Pa1~Pa5が設けられているが、これは一例であり限定されるものではない。図10に示した例は、ワード線WLに対しても適用することができる。図11に表した例では、各ブロックBLK1~BLK4ごとに第1パターン部分Pa1~Pa4がロウ方向に半ピッチ未満でずれてレイアウトされた例を表している。複数のブロックBLK1~BLK4のそれぞれに設けられた配線層M0のパターン形状は同じである。すなわち、第1パターン部分Pa1~Pa4のそれぞれには、複数の開口部haがロウ方向及びカラム方向に所定の間隔で設けられている。ここで、複数の開口部haのロウ方向のピッチはpt5である。第1パターン部分Pa1と第1パターン部分Pa4はロウ方向に半ピッチずれている。また、同じパターン形状の第1パターン部分Pa1と第1パターン部分Pa4との間に第1パターン部分Pa2~Pa3が配置されている。2番目のブロックBLK2に設けられた第1パターン部分Pa2は、1番目のブロックBLK1に設けられた第1パターン部分Pa1に対して複数の開口部haのピッチpt5の半分未満のピッチpt6でロウ方向にずれている。3番目のブロックBLK3に設けられた第1パターン部分Pa3は、2番目のブロックBLK2に設けられた第1パターン部分Pa2に対して複数の開口部haのピッチpt5の半分未満のピッチpt6でロウ方向にずれている。同様に、4番目のブロックBLK4に設けられた第1パターン部分Pa4は、3番目のブロックBLK3に設けられた第1パターン部分Pa3に対して複数の開口部haのピッチpt5の半分未満のピッチpt6でロウ方向にずれている。ここで、複数のビット線BLのロウ方向のピッチをピッチpt7とする。このとき、ピッチpt7をピッチpt6の整数倍にするピッチpt7=n×ピッチpt6;nは1以上の整数ことにより、いずれのビット線BLにおいても、ビット線BLと配線層M0との重複面積を同じにすることができる。なお、図11に表した例では、4つのブロックBLK1~BLK4にそれぞれ第1パターン部分Pa1~Pa4が設けられているが、これは一例であり限定されるものではない。図12~図13bは、ワード線及びビット線との関係における配線層のパターン例を示す模式的平面図である。図12に表した例では、単位領域UT内において、複数の第1パターン部分Paがロウ方向及びカラム方向のそれぞれについて半ピッチずれてレイアウトされた例を表している。1つの第1パターン部分Paは矩形であり、中央に開口部haを備える。図12に表した配線層M0では、複数の第1パターン部分Paをロウ方向及びカラム方向のそれぞれに半ピッチずらした状態でレイアウトしたパターン形状になっている。このようなレイアウトにおいて、カラム方向に並ぶ複数の開口部haのほぼ中心位置に合わせてワード線WLを配置し、ロウ方向に並ぶ複数の開口部haのほぼ中心位置に合わせてビット線BLを配置する。すなわち、積層方向において、ワード線WLとビット線BLは開口部haのほぼ中心位置で交わることになる。これにより、複数のワード線WL間において、ワード線WLと配線層M0との重複面積は同じになる。また、複数のビット線BL間において、ビット線BLと配線層M0との重複面積は同じになる。図13a~bでは、図12に表した第1パターン部分Paの開口部の形状が矩形以外の場合を例示している。図13aに表した開口部ha10の形状は円形である。図13bに表した開口部ha20の形状は楕円形である。開口部の形状は、設計上では矩形であっても、実際に製造した状態では矩形にならない場合もある。矩形以外の開口部であっても、複数の開口部のピッチに合わせてワード線WLやビット線BLを配置すれば、複数のワード線WL間において、ワード線WLと配線層M0との重複面積は同じになる。また、複数のビット線BL間において、ビット線BLと配線層M0との重複面積は同じになる。なお、図13a~bでは、円形及び楕円形の開口部の例を示したが、他の形状例えば、六角形であっても同様に適用可能である。また、図7a~図11に表した配線層M0の開口部であっても、円形、楕円形その他の形状を適用してもよい。図14は、開口部の大きさが異なる例を示す模式的平面図である。図14では、単位領域UT内において、配線層M0の第1パターン部分Paと第2パターン部分Pbとがロウ方向に隣接して配置されたパターンレイアウト例を表している。第1パターン部分Paには、大きさの異なる複数の開口部ha31~ha34が設けられている。第2パターン部分Pbには、大きさの異なる複数の開口部hb41~hb44が設けられている。第2パターン部分Pbの形状は、第1パターン部分Paの形状と同じであるが、パターン形状が反転している。図14に表した例では、第1パターン部分Pa及び第2パターン部分Pbにおけるカラム方向に延びる連結部分J3を除き、パターンの形状が、第1パターン部分Paと第2パターン部分Pbとが互いに反転している。すなわち、連結部分J3を除き、第1パターン部分Paの開口部ha31~ha34と非開口部との位置関係が、第2パターン部分Pbの開口部hb41~hb44と非開口部との位置関係と反転している。具体的には、第1パターン部分Paの開口部ha31と、第2パターン部分Pbの開口部hb41とがカラム方向に互いに半ピッチずれている。開口部ha31及び開口部hb41のカラム方向の幅w31は、カラム方向に隣り合う2つの開口部ha31及び2つの開口部hb41の間隔w32とほぼ等しい。また、第1パターン部分Paの開口部ha32と、第2パターン部分Pbの開口部hb42とがカラム方向に互いに半ピッチずれている。開口部ha32及び開口部hb42のカラム方向の幅w41は、カラム方向に隣り合う2つの開口部ha32及び2つの開口部hb42の間隔w42とほぼ等しい。また、第1パターン部分Paの開口部ha33と、第2パターン部分Pbの開口部hb43とがカラム方向に違いに半ピッチずれている。開口部ha33及び開口部hb43のカラム方向の幅w51は、カラム方向に隣り合う2つの開口部ha33及び2つの開口部hb43の間隔w52とほぼ等しい。また、第1パターン部分Paの開口部ha34と、第2パターン部分Pbの開口部hb44とがカラム方向に半ピッチずれている。開口部ha34及び開口部hb44のカラム方向の幅w61は、カラム方向に隣り合う2つの開口部ha34及び2つの開口部hb44の間隔w62とほぼ等しい。このように、第1パターン部分Paと第2パターン部分Pbのパターン形状を反転させることにより、レイアウト設計の効率が向上する。すなわち第1パターン部分Paを設計すれば、設計ツールにより第1パターンPbを自動生成することが可能だからである。図14に表した配線層M0のように、第1パターン部分Pa及び第2パターン部分Pbの開口部ha31~ha34、hb41~hb44の大きさが異なっていても、配線層M0に複数のワード線WLが重なる場合、各ワード線WL間においてワード線WLと配線層M0との重複面積が同じになる。上記説明した配線層M0のパターン形状を半導体記憶装置1に適用して、複数のワード線WL間においてワード線WLと配線層M0との重複面積を同じにすることで、ワード線WLと配線層M0との間の電界が複数のワード線WL間で均一化される。また、複数のビット線BL間においてビット線BLと配線層M0との重複面積を同じにすることで、ビット線BLと配線層M0との間の電界が複数のビット線BL間で均一化される。これにより、実施形態に係る半導体記憶装置1では、動作の安定性の向上が達成される。なお、上記に実施形態を説明したが、本発明はこれらの例に限定されるものではない。例えば、ワード線WLとの関係で適用した配線層M0のパターン形状をビット線BLとの関係において適用しても、またビット線BLとの関係で適用した配線層M0のパターン形状をワード線WLとの関係において適用してもよい。また、ワード線WLとの関係で適用した配線層M0のパターン形状及びビット線BLとの関係で適用した配線層M0のパターンは、可能な範囲で組み合わせて半導体記憶装置1に適用してもよい。また、前述の実施形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。