"III-V化合物半導体材料を製造する方法であって、a.{001}配向を有する第1半導体材料からなる基板と、基板の上に位置し、これと接触する絶縁層と、絶縁層内に、少なくとも部分的に基板を露出させる凹部領域を用意する工程であって、凹部領域は露出基板において所定の幅を有するようにした工程と、b.凹部領域において露出基板の上に位置し、これと接触するバッファ層を形成する工程であって、バッファ層は、所定の厚さを有し、IV族半導体材料を含むようにした工程と、c.バッファ層の表面を粗面化するために、IV族半導体の粗面化温度より高い温度またはこれと等しい温度で熱処理を印加する工程とを含み、凹部領域の所定の幅およびバッファ層の所定の厚さは、バッファ層が、熱処理の印加後に二重ステップ表面を有する丸み形状をなし、ステップ密度×ステップ高さがバッファ層表面のどこでも0.05以上であるように選択され、d.凹部領域を、バッファ層の二重ステップ表面の上に位置し、これと接触するIII-V化合物半導体材料で少なくとも部分的に充填する工程をさらに含む方法。バッファ層を形成する工程bは、露出基板の上に、IV族半導体材料を含むバッファ層をエピタキシャル成長させることを含む請求項1記載の方法。熱処理の結果として、バッファ層の丸み形状は凹面形状である請求項1または2記載の方法。該方法は、バッファ層を形成する工程bの前に、凹部領域内で露出基板の等方性エッチングを実施することを含み、その結果、露出基板は凹面形状をなし、その上に形成されたバッファ層は凹面形状をなすようにした請求項1または2記載の方法。凹部領域の幅は、500nm未満、より好ましくは200nm未満である請求項1~4のいずれかに記載の方法。等方性エッチング後でバッファ層を形成する前に、追加の熱処理を実施するようにした請求項4~5のいずれかに記載の方法。凹部領域は、二重ダマシンプロファイルを有する請求項1~6のいずれかに記載の方法。第1半導体材料はシリコンであり、絶縁層はシリコン酸化物であり、複数の凹部領域が絶縁層内に設けられ、凹部領域の幾つかはIII-V化合物材料で充填され、他の凹部領域は結晶ゲルマニウムで充填されている請求項1~7のいずれかに記載の方法。凹部領域は、STIパターンで形成される請求項1~8のいずれかに記載の方法。IV族半導体材料は、ゲルマニウムであり、熱処理は、H2およびAs含有雰囲気中で、600°C~800°Cの温度で実施する請求項1~9のいずれかに記載の方法。III-V化合物半導体は、閃亜鉛鉱結晶構造を有する請求項1~10のいずれかに記載の方法。a.{001}配向を有する第1半導体材料からなる基板と、基板の上に位置し、これと接触する絶縁層と、絶縁層内において、基板を少なくとも部分的に露出させる凹部領域とを備え、凹部領域は、露出基板において所定の幅を有するものであり、b.凹部領域内で、露出基板の上に位置し、これと接触するバッファ層を備え、バッファ層は、所定の厚さを有し、IV族半導体材料を含み、二重ステップ表面を備えた丸み形状を有するものであり、ステップ密度×ステップ高さがバッファ層表面のどこでも0.05以上であり、c.凹部領域を少なくとも部分的に充填するIII-V化合物半導体材料を備え、III-V化合物半導体材料は、バッファ層の二重ステップ表面の上に位置し、これと接触するようにした、人工半導体基板。露出基板および丸みバッファ層の両方は、凸面形状を有する請求項12記載の人工基板。バッファ層の丸み形状は、凹面形状である請求項12記載の人工基板。二重ステップ表面のテラス幅は、2~5nmである請求項12、13または14記載の人工基板。凹部領域の所定の幅は、500nm以下、好ましくは200nm未満である請求項12~15のいずれかに記載の人工基板。基板はシリコンで形成され、絶縁層はシリコン酸化物で形成され、複数の凹部領域が絶縁層内に設けられ、凹部領域の幾つかはIII-V化合物材料で充填され、他の凹部領域は結晶ゲルマニウムで充填されている請求項12~16のいずれかに記載の人工基板。IV族半導体材料は、ゲルマニウムである請求項12~17のいずれかに記載の人工基板。凹部領域は、二重ダマシンプロファイルを有する請求項12~18のいずれかに記載の人工基板。III-V化合物半導体は、閃亜鉛鉱結晶構造を有する請求項12~19のいずれかに記載の人工基板。III-V化合物半導体は、InPとInGaAsとを含む請求項12~20のいずれかに記載の人工基板。本発明の目的は、APB無しIII-V化合物半導体を含む人工基板の製造方法を提供することである。本発明の更なる目的は、半導体基板上に成長した逆相境界APB無しIII-V化合物半導体を提供することである。この目的は、第1の独立請求項の方法によって達成される。この更なる目的は、第2の独立請求項の人工半導体基板によって達成される。本発明に係るIII-V化合物半導体材料を製造する方法は、{001}配向を有する第1半導体材料からなる基板と、基板の上に位置し、これと接触する絶縁層と、絶縁層内に、少なくとも部分的に基板を露出させる凹部領域を用意する工程であって、凹部領域は露出基板において所定の幅を有するものであり、凹部領域において露出基板の上に位置し、これと接触するバッファ層を形成する工程であって、バッファ層は、所定の厚さを有し、IV族半導体材料を含むものであり、バッファ層の表面を粗面化するために、IV族半導体の粗面化温度より高い温度またはこれと等しい温度で熱処理を印加する工程とを含み、凹部領域の所定の幅およびバッファ層の所定の厚さは、バッファ層が、熱処理の印加後に二重ステップ表面を有する丸み形状をなし、ステップ密度×ステップ高さがバッファ層表面のどこでも0.05以上であるように選択される。該方法は、凹部領域を、バッファ層の二重ステップ表面の上に位置し、これと接触するIII-V化合物半導体材料で少なくとも部分的に充填する工程をさらに含む。IV族半導体材料の二重ステップ表面の上では、全てのテラスは同じ配向を有しており、このことは、APB無しIII-V化合物半導体を成長させるための開始表面として極めて適したものになる。発明者は、熱処理時のバッファ層内の二重ステップ表面形成は、所定の厚さを有するバッファ層を成長させ、基板を少なくとも部分的に露出する、所定の幅の絶縁層内の凹部領域にIV族半導体材料を含むことによって、局所制御の手法で促進可能であることを見出した。本発明によれば、凹部領域の所定の幅およびバッファ層の所定の厚さは、バッファ層が、熱処理の印加後に、二重ステップ表面を有する丸み形状をなし、ステップ密度×ステップ高さが、バッファ層表面のどの場所でも0.05以上であるように選択される。ステップ密度×ステップ高さが、バッファ層表面のどの場所でも0.05以上である場合、二重ステップ形成はエネルギー的に有利になることが判明した。二重ステップ形成を促進するために、熱処理の温度は、バッファ層材料の粗面化温度より高いか、これと等しいことが必要である。この温度では、ステップ形成の自由エネルギーはゼロになり、換言すると、二重ステップ形成を阻止するエネルギー障壁はゼロである。本発明によれば、バッファ層は、{001}配向を有する半導体材料からなる基板の上に成長する。{001}配向は、等価な面001,100等の群を参照し、それは、例えば、大量シリコン製造で広く使用されているように正確な配向である。本発明の方法では、基板のミスカットまたはオフカットは必要としない。これは、僅かな誤配向を利用して、III-V成長材料内で逆相境界APB領域の形成を防止する先行技術の基板と比べて、極めて重要な利点である。{001}配向を有する半導体材料からなる基板は、CMOS産業において標準的であり、従って、III-V化合物を成長させるための基板として高く要望されている。本発明の実施形態において、基板は、正確な{001}配向を持つシリコンで製作でき、絶縁層はシリコン酸化物とすることができる。好都合には、複数の凹部領域は、典型的にはシリコン酸化物からなる隔離エリアによって分離された、シリコン内の活性エリアを定義するSTIshallowtrenchisolation浅いトレンチ分離パターン内に形成できる。こうして凹部領域は、その側壁がシリコン酸化物内にあるように定義され、一方、その底部はシリコン001基板を露出させる。この手法では、ウエハ基板上の凹部領域の幾つかは、本発明の方法に従ってIII-V化合物材料で充填でき、一方、同じウエハ上にある他の凹部領域は、結晶ゲルマニウムで充填できる。これにより活性エリアを2つの異なる材料で実現でき、こうして例えば、最新のCMOSデバイスのヘテロ集積化を可能にする。本発明を特定の実施形態に関して一定の図面を参照して説明するが、本発明はこれに限定されず、請求項のみによって限定される。説明する図面は、概略的に過ぎず、非限定的である。図面において、幾つかの要素のサイズは、説明目的のために誇張したり、縮尺どおり描写していないことがある。寸法および相対寸法は、本発明の実際の具体化に必ずしも対応していない。さらに、説明および請求項での用語第1第2第3などは、類似の要素を区別するための使用しており、必ずしも連続した順または時間順を記述するためではない。こうした用語は、適切な状況下で交換可能であり、本発明の実施形態は、ここで説明したり図示したものとは別の順番で動作可能である。さらに、説明および請求項での用語上、下、の上に、の下に等は、説明目的で使用しており、必ずしも相対的な位置を記述するためのものでない。こうして用いた用語は、適切な状況下で交換可能であって、ここで説明した実施形態がここで説明または図示した以外の他の向きで動作可能である。請求項で使用される用語備える、含むは、それ以降に列挙された手段に限定されるものと解釈すべきでなく、他の要素またはステップを除外していない。それは、記載した特徴、整数、ステップまたは構成要素の存在を参照したように特定しているものと解釈する必要があるが、1つ又はそれ以上の他の特徴、整数、ステップまたは構成要素、あるいはそのグループの存在または追加を排除していない。そして手段A,Bを備えるデバイスという表現の範囲は、構成要素A,Bだけからなるデバイスに限定すべきでない。本開示および請求項に関して、少なくとも構成要素A,Bはデバイスの一部であることを意味する。格子不整合の問題に取り組む幾つかの方法がある。一般的な方法の1つは、アスペクト比が充分に高い場合、欠陥がトレンチ底部で捕捉されるような高いアスペクト比の構造を使用することである。しかしながら、この方法は、大きな不整合から由来する欠陥を完全に除去するのには不充分である。他の方法は、小さなトレンチの底部から由来する欠陥を抑制することを含む横方向成長の手法を使用することであり、無欠陥のIII-V化合物材料を横方向に成長させて、不整合問題を回避している。しかしながら、この方法は、形成すべきデバイスにとって、トレンチ上部に禁制エリアを設けることになる。このエリア領域は無欠陥ではないからである。さらに、横方向成長の手法は、一般にSi111ウエハにのみ適用される。Si001上でのIII-V化合物の直接成長がかなり困難なためである。III-V化合物材料をSi基板上に集積させる1つの手法が、STI浅いトレンチ分離パターンを持つ構造での選択的エピタキシャル成長である。STIパターンの典型的な例が、明細書の他の場所で詳細に説明している。サブミクロントレンチ内でのアスペクト比捕捉効果ネッキング効果としても知られているに起因して、欠陥の幾つかが捕捉可能であり、消滅させることができる。選択的エピタキシャル成長により、III-VチャネルnMOSデバイスの近傍でGeチャネルpMOSを製造することが可能になり、高性能CMOSデバイスが単一のSi基板上に製造できることになる。さらに、Siチップ上での光電子デバイスの集積化が、専用Siエリア上においてIII-V材料の選択的エピタキシャル成長を必要とするであろう。パターン無しブランケット基板上でエピタキシャル成長したIII-V化合物材料内での逆相境界の形成を回避するため、ミスカット基板ウエハを導入した。ミスカット基板またはオフカット基板は、主軸から数度だけ意図的にミスカットした表面結晶配向を有する基板である。この傾きはミスカット角と称されており、こうしたミスカット基板の表面は微斜結晶面として知られている。微斜結晶面が、低指数方向に対して僅かに誤配向misorientationしたものであり、典型的には、低指数方向のテラスおよび誤配向に適合するステップからなる。ミスカットSiウエハは、大量ウエハ製造にとって標準的でなく、III-V化合物材料の成長に対して追加の問題を提示する。例えば、パターン化したミスカットSiウエハ上でのIII-V化合物材料のエピタキシャル成長の際、パターン方向例えば、トレンチ方向に対して優先的な成長が進展する。この非等方性の挙動は、デバイスの性能にさらに影響を及ぼす不要なマクロステップ欠陥を生成する。微斜面の表面誤配向は、単層SLおよび二重層DLのステップによって調整でき、基本格子構造のままでステップ高さおよびテラス幅が異なるだけの表面を生じさせる。しかしながら、ある種のステップのテラス幅がミスカット基板全体に渡って同じ値を有する。微斜Si100の単一ステップ表面は、2×1および1×2の周期のテラスを持つ2つの副格子構造を有しており、APB無しIII-V化合物材料を成長させるための開始表面としては不適切である。他方、二重層ステップ表面の上において全てのテラスが同じ配向を有することは、APB無しIII-V化合物材料を成長させるための開始表面として極めて適切なものになる。二重層ステップのみを有する微斜面のテラスは、基板全体に渡って同じ幅および高さを有するであろう。2つのタイプの単層ステップSAとSBおよび2つのタイプの二重層ステップDAとDBが存在する。単層ステップから二重層ステップ詳細にはDBへの移行は、あるアニール処理下で可能である。本発明によれば、表面二重Bステップ形成が、局所制御の方法、例えば、正確な{001}配向を有するパターン化基板の凹部領域において、最初にIV族半導体材料、例えば、Geを含むかまたは全体としてこれで形成された薄いバッファ層を成長し、続いて高温処理を行うことによって促進できることが判明した。熱処理を適用すると、凹部領域にある薄いバッファ層は、表面エネルギー最小化の結果、湾曲凹面形状をとる。湾曲した表面は、高密度の表面ステップを有し、局所表面曲率に依存して、単一ステップ、単一二重混合ステップおよび二重ステップが発生する。我々は、ステップ密度とステップ高さの積が、丸み表面のどの地点でも0.05より大きい場合、二重ステップ形成がエネルギー的に優遇されることを見出した。ステップ密度×ステップ高さのこの値は、約3度の表面傾斜/誤配向に対応している。明細書を通じて、この局所傾斜は等価ミスカット角とも称している。ステップ密度は、単位長当たりのステップの数として定義される。熱処理の際、二重ステップは、湾曲した表面全体に渡って形成される。トレンチ中心での二重ステップは、トレンチ壁近傍での二重ステップとは異なるテラス幅を有するようになる。二重ステップのステップ高さは、Si,Geなどのダイヤモンド構造を持つ材料については格子定数の半分a/2と等しい。これはIV族半導体材料の合金についても有効である。特に、二重ステップ表面のステップ高さは、Geでは約0.283nmGeの格子定数は約0.566nmであり、一方、Siでは、0.271nmSiの格子定数は約0.543nm。二重ステップ表面のステップ高さは所定の材料で一定であるとした場合、二重ステップ表面の形成に関する制約は、所定の材料ではステップ密度の制約に言い換えられる。例えば、ゲルマニウムでは、二重ステップ表面を形成するには、約1/5nmまたは0.2nm-1のステップ密度が要求される。換言すると、単一ステップは、熱力学的に不安定であり、トレンチ中心でのテラス幅が5nmより小さいか、これと等しい場合、二重ステップに変換できる。トレンチ幅のより低い値、例えば、2~5nmの値が、III-V化合物材料成長のための開始表面として有益になる。成長するIII-V化合物材料に依存して変更が可能であり、過度な負担なしで当業者によって最適値が決定できる。バッファ層曲率は、バッファ層厚さ及び/又はトレンチ凹部幅を変更することによって制御できる。図1に示すように、所定のバッファ層厚さ、例えば、20nmでは、100nmカーブ1トレンチだけが、トレンチ中心の近傍約5nm未満のxで二重ステップ領域DBに入っている。図1において二重ステップ領域は、水平点線の上方にある範囲であり、少なくとも3度の等価誤配向および0.05以上のステップ密度×ステップ高さの値に対応している。100nm幅のトレンチ内で成長したより厚いバッファ層例えば、50nmではカーブ2、トレンチ中心に極めて接近した距離約3nmのxが既に二重ステップ領域に入っている。図1に示すように、より幅広のトレンチカーブ3と4、w=300nmは、単一ステップ領域内でトレンチ中心の近傍から離れており、これらの幅広トレンチ内でのIII-V成長の際、APB形成にとって高いリスクが存在することを意味する。これらの幅広トレンチ内での二重ステップ形成を促進するためには、より厚い成長層を使用すべきである。一実施形態では、二重ステップ表面を持つバッファ層は、次の工程によって形成される。i露出した基板上に、IV族半導体材料を含むバッファ層をエピタキシャル成長させる。ii熱処理を適用して、バッファ層の二重ステップ表面を形成する。熱処理の温度は、バッファ層を形成するIV族半導体材料の粗面化温度より高いか、これと等しい。例えば、ゲルマニウムの場合、その温度は、600°Cより高く、好ましくは650°Cより高く、より好ましくは700°Cより高い。ゲルマニウムの場合、その上限は約800°Cである。アニール温度を選択する場合、層厚に伴って粗面化温度の一定の変動を考慮する必要がある。粗面化温度は、層厚が減少するにつれて、僅かに増加することがあるからである。表面が粗くなり、即ち、粗面化転移を受けると、その温度でステップが自発的に形成される。この温度で、ここでは粗面化温度と称しており、ステップ形成の自由エネルギーはゼロになる。本発明の一実施形態は、熱処理の印加の際、バッファ層は、表面のどこでもステップ密度×ステップ高さが0.05以上である二重ステップ表面を有する凹面形状をとるように、バッファ層の厚さおよび凹部領域の幅を選択することをさらに含む。表面のどこでもとは、トレンチの中心およびその近傍で、少なくとも0.05のステップ密度×ステップ高さが達成されることを意味する。この最小値は、約3度の局所表面傾斜に対応する。本実施形態は、図2a~cに概略的に示している。ここで使用したように、凹面は、下記の定義に従って使用しており、即ち、凹面形状が、減少する傾斜を有する関数によって表現できる。ここで減少するとは、厳密に減少することではなく、増加しないことを意味し、ゼロ傾斜を許容する。本発明の他の実施形態では、該方法は、バッファ層を形成する前に、凹部領域内で露出した基板の等方性エッチングを実施することを含み、その結果、露出基板は凸面形状をとる。その後、バッファ層も凸面形状を有するように形成成長される。熱処理を印加すると、表面のどこでも0.05以上のステップ密度×ステップ高さを有する二重ステップ表面が形成される。表面のどこでもとは、トレンチの中心およびその近傍で、少なくとも0.05のステップ密度×ステップ高さの値が達成されることを意味する。本実施形態は、図3a~dに概略的に示している。ここで使用したように、凸面は、下記の定義に従って使用しており、即ち、凸面形状が凹面形状の鏡像であり、増加する傾斜を有する関数によって表現できる。上記と同様に、増加するの解釈は、ゼロ傾斜を含む。本発明の実施形態において、等方性エッチングは、ウェットエッチングプロセスによって実施できる。基板がシリコンで形成された実施形態では、基板を等方性エッチングするためにKOHエッチング液が使用でき、これにより凸面形状を形成している。代替として、本発明の他の実施形態において、等方性エッチングは、気相エッチングでもよく、例えば、シリコンの場合、ドライ-ガス気相HCl、あるいは基板を等方性エッチングするのに適した薬品を用いた反応性イオンエッチングでもよい。異なる実施形態において、基板の等方性エッチング後で、バッファ層を形成する前に、追加の熱処理が実施できる。好ましくは、この追加の熱処理は、IV族バッファ層が成長するエピ反応容器内でその場で適用することができ、これにより基板表面に存在する自然酸化物及び/又は汚染物を除去できる。本発明の異なる実施形態では、凹部領域は、二重ダマシンプロファイルを有することができる。二重ダマシンプロファイルは、図4aに概略的に示しており、底部において基板を露出するビアまたは孔と、その上にトレンチ、好ましくは下方のビアより幅広のトレンチとを有する凹部領域のプロファイルとして先行技術で知られている。III-V化合物半導体材料を二重ダマシン凹部プロファイル内で成長させることは、凹部領域ビアの上方の中心および、III-Vベースのデバイスにとって活性エリアとして使用可能な横方向トレンチの両方において、大きな面積の高品質APB無しIII-V化合物半導体材料を形成できるという追加の利点を有する。本発明の異なる実施形態では、第1半導体材料は、IV族半導体材料、例えば、シリコンまたはゲルマニウムまたはこれらの組合せ合金である。本発明の実施形態では、基板は、正確な{001}配向を持つシリコンで形成できる。さらに、本発明の実施形態では、絶縁層は、シリコン酸化物とすることができる。好都合には、凹部領域は、典型的にはシリコン酸化物からなる隔離エリアによって分離された、シリコン内の活性エリアを定義するSTI浅いトレンチ分離パターン内に形成できる。凹部領域は、その側壁がシリコン酸化物内にあるように定義され、一方、その底部はシリコン001基板を露出させる。この手法では、ウエハ基板上の凹部領域の幾つかは、本発明の方法に従ってIII-V化合物材料で充填でき、一方、同じウエハ上にある他の凹部領域は、結晶ゲルマニウムで充填できる。これにより活性エリアを2つの異なる材料で実現でき、こうして例えば、最新のCMOSデバイスのヘテロ集積化を可能にする。本発明のいろいろな実施形態において、バッファ層のIV族半導体材料はゲルマニウムとすることができる。本発明の方法によれば、バッファ層のIV族半導体材料およびIII-V化合物半導体材料の両方は、例えば、LPCVDまたはMOVPEの反応容器、またはMBEチャンバ内でエピタキシャル成長が可能である。バッファ層をエピタキシャル成長させる工程、熱処理を適用して、二重ステップ表面を形成する工程、および凹部領域を少なくても部分的にIII-V化合物半導体材料で充填する工程は、異なるツール上の別個のチャンバ内、または同じプロセスチャンバ/反応容器内で真空破壊なしで、または同じ集団ツール上の異なるチャンバ内で実施可能である。さらに、バッファ層の成長前に、基板を等方性エッチングするために気相エッチングを採用している実施形態では、気相エッチングは、バッファ層がエピタキシャル成長する同じチャンバ/反応容器内で好都合に実施できる。バッファ層がゲルマニウムで形成される本発明の実施形態では、熱処理は、H2およびAs含有雰囲気中で、600°C~800°Cの、粗面化温度より高い温度で実施できる。熱処理は、III-V化合物の成長前に、MOVPE反応容器内のその場で実施できる。As前駆物質例えば、TBAsまたはアルシンAsH3を含む雰囲気中でバッファ層を前処理することは、III-V化合物の成長にとって有益なIV族終端表面を形成する。二重ステップ形成に加えて、H2/As含有雰囲気中での熱処理は、表面上に存在する自然ゲルマニウム酸化物を除去し、III-V化合物材料のエピタキシャル成長のための使用に用意したIV族終端表面を形成する。本発明の実施形態では、凹部領域内で成長したIII-V化合物半導体は、III-ヒ化物、III-リン化物、III-窒化物、III-アンチモン化物またはこれらの組合せなど、任意のIII-V化合物とすることができる。好ましくは、III-V化合物半導体は、閃亜鉛鉱結晶構造を有する。より好ましくは、III-V化合物半導体は、AlAs,AlP,AlSb,BN,BP,GaAs,GaP,GaSb,InAs,InP,InSbまたはこれらの組合せからなるグループから選択される。上述した方法を用いて、人工半導体基板が得られ、該基板は下記の構成を備える。a.{001}配向を有する半導体材料からなる基板と、基板の上に位置し、これと接触する絶縁層と、絶縁層内において、基板を少なくとも部分的に露出させる凹部領域。b.凹部領域内で、露出基板の上に位置し、これと接触するバッファ層。バッファ層は、IV族半導体材料を含み、上部に二重ステップ表面を備えた湾曲形状を有する。c.凹部領域を少なくとも部分的に充填するIII-V化合物半導体材料。III-V化合物半導体材料は、バッファ層の二重ステップ表面の上に位置し、これと接触する。実施形態において、凹部領域内での露出基板および湾曲したバッファ層の両方は、凸面形状を有してもよい。基板は、凹部領域内で凸面形状を局所的に有してもよい。明細書の別の場所で示すように、凸面形状は、凹部領域内の露出基板の等方性エッチングによって形成できる。その後、凸面形状基板の上でバッファ層がエピタキシャル成長し、これもまた凸面形状を有するようになる。湾曲したバッファ層のトレンチ中心の近傍での局所傾斜は、熱処理後にステップ密度×ステップ高さの値が少なくとも0.05である二重ステップ表面を達成するのに充分なように高くすべきである。所定のトレンチ幅では、これは、トレンチ中心での等方性エッチング深さおよびバッファ層の厚さを調整することによって制御できる。凸面形状基板の局所傾斜は、好ましくは、バッファ層の局所傾斜より僅かに大きい。代替の実施形態では、バッファ層は、凹面形状を有してもよい。バッファ層の厚さおよび凹部領域の幅は、熱処理後の適用の際、ステップ密度×ステップ高さが0.05以上である二重ステップ表面が得られるように選択される。本発明の実施形態では、二重ステップ表面のテラス幅は、2~5nmとすることができる。各種実施形態では、凹部領域は、500nm未満、より好ましくは200nm未満の幅を有する。特定の実施形態において、Si001での凹部領域は約200nmの幅を有し、バッファ層はゲルマニウムで形成され、バッファ層の厚さは10~50nmである。幾つかの実施形態によれば、凹部領域は、図4aに示すように、二重ダマシンプロファイルを有する。最初に、二重ダマシンプロファイルは、Si001ウエハ上でのSTI初期パターンからスタートして、標準の二重ダマシンビアファーストまたはトレンチファースト処理技術を用いてパータン形成できる。第2に、図4bに示すように、トレンチ底部で、凸面シリコン凹部がエッチングされる例えば、バイアス制御を持つ塩素系の反応性エッチャント。その後、シリコン基板のドライエッチングによって生じたトレンチ表面損傷は、薄い犠牲酸化層を除去することによって除去できる。二重ダマシンSTIパターン化したウエハは、III-V化合物材料の成長図4cの前に、続いてトレンチ内でのGeバッファ層の選択的エピタキシャル成長が行われる。特定の例では、最初にInP層がGeバッファ層の上部に成長した後、InGaAs層が成長して、001シリコン基板上での無欠陥InGaAsチャネルの構築を完成させる。二重ダマシン構造の利点は、無欠陥横方向成長ゾーンの形成を可能にする点である。本発明の方法に係る二重ステップ表面の局所形成と組み合わせた場合、得られるIII-V化合物の無欠陥エリアは、中心および横方向成長ゾーンの両方を含んで、かなり大きい。特定の実施形態が、薄いGeバッファ層を用いることによって、正確な001配向Si基板上でサブミクロントレンチ内での逆相境界なしInP層の選択的エリア成長を開示する。逆相境界は、本発明の方法に従って、Geバッファ層上の二重ステップの制御された形成によって巧みに回避された。欠陥ネッキング効果と組み合わせた、二重ステップのGeバッファ層に起因した逆相境界の排除は、トレンチ内で無欠陥InP層を生産する。Geバッファ層は、正確な001配向Si上で、サブミクロントレンチ内での選択的エリア成長によって形成される。この特定の実施形態では、200mmSi001基板を使用する。100nmおよび200nmの幅で、0.5μm~100μmのトレンチ長さを持つトレンチ凹部領域が、Si-CMOS製造での従来のSTIパターニング手法で定義される。こうしてSiウエハ表面全体の約10が、InP堆積のためのトレンチ底部で露出した。STI絶縁層SiO2の厚さは約300nmである。標準のウェットクリーニングおよびHF浸漬の後、2つの絶縁エリア間にあるSi活性エリアは、エピタキシャル反応容器内で850°C、10TorrでのHCl気相エッチングによって、約400nmの深さに凹んだ。自然酸化物の除去のために850°Cでその場H2焼成を先行させた。続いて、450°C、大気圧、GeH4前駆物質H2キャリアガス中で1を用いて、薄い約30nmGe層を成長させた。薄いGeバッファ層の堆積後、ウエハを50×50mm2片に劈開し、有機金属気相エピタキシMOVPE反応容器の中に投入した。トリメチルインジウムTMInをIII族元素前駆物質として使用した。V族元素については、ターシャリーブチルアルシンTBAsおよびターシャリーブチルホスフィンTBPを使用した。InPエピタキシャル成長を実施する前に、740°Cで、TBAsおよびH2キャリアガスの存在下で減圧して熱処理エピ前焼成を行い、3つの目標、即ち、Ge自然酸化物の除去、As終端表面の実現および二重ステップ形成の促進を図った。この焼成に続いて、温度を420°Cまで降下させ、約30nmのInPシード層を成長させた。InPシード層の成長後、バルクInP層の成長のために温度を640°Cまで上昇させた。結晶欠陥は、透過型電子顕微鏡法TEMで特徴付けした。原子ステップを生成するために、薄いGeバッファ層を選択した。Ge二重ステップはより安定的であり、Siに必要な温度と比べてかなり低い温度で形成できるからである。原子ステップ生成機構および制御パラメータは、図5に概略的に示している。トレンチ底部で露出したSi基板をオーバーエッチング等方性することによって、凸面が得られる。SiファセットはSi凹みの際に形成してもよいが図5b、これらは本発明の方法は必要とはしていない。ミクロン幅のトレンチ図5bの右側では、001面がトレンチ中心で残留しており、原子ステップの形成を妨害している。次の工程では、薄いGe層がSiファセット面の上で成長する。Geエピタキシャル層は、開始Si表面に続いているが、表面エネルギー最小化の結果として、2つの隣接ファセット間の鋭い交差部をぼかしている。Geバッファ層の上に二重ステップ表面を形成するために、高温処理を使用する。Ge表面粗面化温度より高い約700°Cで、ステップ形成エネルギーがゼロに接近し、表面ステップ形成を促進する。高温アニール適用の結果、Ge表面は、二重ステップを含んだ丸み付け表面に発展する傾向がある。丸みGe表面の上でのステップ密度は、所定の表面プロファイルを想定することによって解析的に概算できる。サブミクロンのトレンチでは、表面プロファイルは、下記の式1によって記述される楕円形表面と考えることができる。ここで、図5cに示すように、wはトレンチ幅、hは、Ge表面から基準Si表面までの最大距離である。表面ステップ密度は、表面の傾斜から取得できる。式2は、表面ステップ密度は、トレンチ幅wおよび、Ge表面と基準Si表面との最大距離hに依存することを示している。一般に、トレンチのエッジでのGe表面ステップ密度は、トレンチ中心よりかなり大きい。微斜Ge001面での二重ステップ形成エネルギー論によれば、トレンチ中心でのGe二重ステップ形成を確保するには、最小ステップ密度が必要であり、これは、トレンチ中心の近傍x≒5nmで積ステップ密度×ステップ高さが0.05である最小値に対応している。ステップ密度のこの値は、3°微斜表面でのステップ密度と等価である。より幅広のトレンチでは、トレンチ中心の近傍で同じステップ密度を生成するには、より大きなhが必要になる。一般に、アニールの際、単一ステップ表面と二重ステップ表面との間の移行が発生する臨界角は、約2°と計算されている。実験データは、同じ角度について、1°および3.5°の上下範囲にそれぞれ位置している。本願では、3°の局所不整合臨界角と等価なステップ密度が、高品質APB無しIII-V化合物材料の成長を達成するための安全限界と考えている。図6は、InP成長後、100nm幅および200nm幅のトレンチのTEM断面像を示す。Si凹みの後、Si{111}および{311}ファセットが観察されている。凹部表面の鋭いエッジは、InPがSiファセット面上で直接成長した場合、間隙を発生させたであろう。薄いGeバッファ層は、鋭いエッジを緩和して、比較的丸い表面が得られている。トレンチ中心の近傍でのステップ密度は、両方のトレンチにおいて0.05よりも著しく高い。Geバッファ層の丸み付け湾曲したGe表面は、幾つかの利点がある。第1に、丸み表面は、最初に高密度の単一原子ステップを生成する。Ge表面粗面化温度より高い温度でアニールを行うと、単一ステップ表面が移動して、二重Bステップに合体する。Geバッファ層での二重Bステップの形成は、その上でAPB無しIII-V化合物材料の成長を可能にする。丸み付けGe表面は、ファセットをぼやかし、続くInP成長は、次の異なる結晶配向の代わりにステップフロー成長モードでGe表面に続いており、その結果、III-V化合物層内で空隙形成が生じない。最後に、丸み付けGe表面は、結晶ファセットがトレンチ中心で合体した場合、空隙形成と関連した結晶境界の形成を回避している。さらに、全ての貫通転位TDがトレンチ底部で閉じ込められる。有益な欠陥ネッキング効果と組み合わせたAPBの巧みな抑制により、トレンチ上部での無欠陥InP層をもたらす。200nmトレンチに沿ったTEM分析を実施して、APBの不存在を大きなエリアで確認した。図7は、図6bに示したのと同じトレンチのTEM断面像を示す。この長いトレンチにおいて、APBは観察されていない。トレンチの長さ全体に沿って二重ステップ付Geバッファ層上で成長した平坦で均一なInP層が得られている。式2に示すように、局所的なGe厚さが変化した場合、対応する原子ステップ密度が変化することになる。トレンチ内で選択成長したGe層は、均一なGe表面プロファイルおよび表面電子ステップ密度をもたらす均一な厚さを有する。表面ステップ密度は、トレンチ幅および、Ge表面とSi基準表面との最大距離の両方によって決定される。後者は、トレンチ中央のエッチング深さおよびバッファ層厚さによって制御できる。これは、バッファ層でのステップ密度および、その上に成長するIII-V化合物材料の品質を制御する方法を提供する。得られた無欠陥の選択エリア成長InP層は、標準的なSi001基板上でのIII-Vチャネルデバイス製造を可能にする。"