"受信データを異なるタイミングでサンプリングする複数のサンプリング回路と、前記複数のサンプリング回路によりサンプリングされたそれぞれのデータを保持する複数のホールド回路と、前記複数のホールド回路からの出力に基づき、前記入力信号の等化及び補間の度合いを決定するためのパラメータを算出するパラメータ算出回路と、前記パラメータ算出回路により算出されたパラメータに基づき、前記複数のホールド回路のそれぞれの出力に対し重み付けを行う重み付け回路と、前記重み付け回路により重み付けが行われた前記ホールド回路の出力データを合成して出力する出力回路と、を備えることを特徴とする受信回路。前記ホールド回路は、前記ホールド回路の入力端子と出力端子との間に接続された可変キャパシタを含み、前記重み付け回路は、前記パラメータ算出回路により算出されたパラメータに基づき、前記可変キャパシタの容量値を変化させることを特徴とする請求項1に記載の受信回路。前記ホールド回路の後段に接続された差動アンプを備え、前記差動アンプの出力端子は、前記可変キャパシタの前段のノードに接続されていることを特徴とする請求項2に記載の受信回路。前記ホールド回路は、一端が前記ホールド回路の入力端子に接続され、他端が第1電源に接続されたキャパシタと、ゲートが前記ホールド回路の入力端子に接続され、ソースまたはドレインの一方が前記ホールド回路の出力端子に接続され、他方が第2電源に接続されたトランジスタとを含み、前記重み付け回路は、前記パラメータ算出回路により算出されたパラメータに基づき、前記第2電源から前記トランジスタに供給される電流量を変化させることを特徴とする請求項1に記載の受信回路。請求項1~4のいずれかに記載の受信回路と、前記受信回路の後段に接続されたアナログデジタル変換回路とを備えることを特徴とする電子装置。従来のスイッチ回路では、データの補間を行うための回路が、データの等化を行うための回路とは別にADCの後段に設けられていたため、回路面積が増大してしまう場合があった。また、デジタル信号処理によるデータの補間及び等化を行う際の量子化ノイズを抑制するために、高分解能で高速動作が可能なADCが要求され、回路面積や消費電力が増大してしまう場合があった。本発明は上記課題に鑑みなされたものであり、高速データ転送が可能な電子装置における受信回路の面積及び消費電力を低減することを目的とする。本受信回路は、受信データを異なるタイミングでサンプリングする複数のサンプリング回路と、前記複数のサンプリング回路によりサンプリングされたそれぞれのデータを保持する複数のホールド回路と、前記複数のホールド回路からの出力に基づき、前記入力信号の等化及び補間の度合いを決定するためのパラメータを算出するパラメータ算出回路と、前記パラメータ算出回路により算出されたパラメータに基づき、前記複数のホールド回路のそれぞれの出力に対し重み付けを行う重み付け回路と、前記重み付け回路により重み付けが行われた前記ホールド回路の出力データを合成して出力する出力回路と、を備える。また、本電子装置は、上記受信回路と、上記受信回路の後段に接続されたアナログデジタル変換回路とを備える。本電子回路によれば、電子装置における受信回路の面積及び消費電力を低減することができる。図1は、実施例1に係る電子装置のブロック図である。演算手段としてのCPUCentralProcessingUnit10が複数配置されている。CPU10の周辺には、HSIOHighSpeedInputOutputで示す高速入出力回路20が複数配置されている。高速入出力回路20は、外部の入出力インターフェース不図示に接続されており、CPU10と入出力インターフェースとの間で高速のデータ転送を実現する役割を果たす。図2は、高速入出力回路20内の受信回路のブロック図である。受信された信号DATAINは、サンプルホールド回路30に入力されている。サンプルホールド回路30は、電圧信号を電流信号に変換するためのgmセル32と、データのサンプリング及び保持ホールドを行うためのサンプルホールド部34を含む。サンプルホールド部34は、入力チャネルの数だけ複数設けられている。サンプルホールド部34は、データのサンプリングに使用されるサンプリングスイッチSWs、回路のリセットに使用されるリセットスイッチSWr、及びこれらのスイッチに接続されたキャパシタバンクCBを含む。サンプルホールド回路30において、入力信号は最初にgmセル32に入力され、電流信号に変換された上でサンプルホールド部34へと出力される。サンプルホールド部34には、CK_Genで示すクロック生成回路40から、各種のクロック信号が入力されている。サンプルホールド回路30の出力データは、それぞれ後段のアナログデジタル変換回路ADC:AnalogdigitalConverter50へと入力される。ADC50の出力データは、後段のデジタル信号処理回路60へと入力される。デジタル信号処理回路60は、ADC50によりデジタル信号に変換された受信信号に基づき、各種の演算処理等を実行する。デジタル信号処理回路60の出力データDATAOUTは、受信回路の出力端子から電子装置の内部回路へと出力されるとともに、等化制御回路70及び位相検出回路72に入力されている。等化制御回路70は、デジタル信号処理回路60の出力データに基づき、受信信号の振幅の理想値からのずれを算出し、これを等化により補正するためのパラメータyを算出する。より詳細には、等化動作はハイパス特性を有するため、パラメータyは、出力データのDCレベルを減少させ、データの帯域に対応するACレベルを適切なところで増幅させるように決定される。位相検出回路72は、デジタル信号処理回路60の出力データに基づき、受信信号のサンプリング位相の理想値からのずれを算出する。位相検出回路72の後段に設けられたフィルタ回路74は、上記のサンプリング位相のずれを補間により補正するためのパラメータxを算出する。より詳細には、補間動作においては、出力されたデータがデジタル回路側が算出していた位相の中心とずれが生じるかどうかが感知され、そのずれを補正するようにパラメータxの値が決定される。等化制御回路70の出力パラメータy及びフィルタ回路74の出力パラメータxは、それぞれエンコーダ76へと入力される。ただし、0<x,y<1である。以上のように、等化制御回路70、位相検出回路72、及びフィルタ回路74は、受信回路への入力信号の等化及び補間の度合いを決定するためのパラメータを算出するパラメータ算出回路であってよい。エンコーダ76は、等化制御回路70及びフィルタ回路74から与えられたデジタルのパラメータをエンコードし、各サンプルホールド部34のキャパシタバンクCBへと供給する。この信号は、各サンプルホールド部34の出力に対し重み付けを行うための信号であってよく、エンコーダ76は上記重み付けを行うための重み付け回路であってよい。図3は、データの等化を説明する図である。図3aは等化前の信号波形を、図3bは等化後の信号波形をそれぞれ示す。図3aに示すように、あるタイミングにおけるADC50の出力のデータはd1、d2、d3、d4となっている。d1及びd4は出力のDCレベルを示し、d2及びd3は出力のACレベルを示す。ここで、d2及びd3を代表するACレベルが低いと、データが1であるか0であるかの判別が難しくなる。そこで、等化のハイパス特性を出せるようにパラメータを調整して、d1及びd4を代表するDCレベルの振幅を小さくし、d2及びd3を代表するACレベルの振幅を増幅させることで、1または0の判別をしやすくする。図3bに示すように、等化後のデータがd1‘、d2’、d3‘、d4’になるように等化のパラメータyが計算され、サンプルホールド回路30へとフィードバックされる。図4は、データの補間を説明する図である。図4a及び図4bは補間前の信号波形を示し、図4aはデータの位相が遅れている状態を、図4bはデータの位相が進んでいる状態をそれぞれ示している。図4cは、データの補間後の信号波形を示す。図4aでは、センターEC:EdgeCenterに対しデータの位相が遅れており、データの判別はd1=0、d2=0、d3=1となり、データが正しく判別されていない。そこで、補間のパラメータを位相が進む方向に調整するため、図4cの信号波形となるように補間のパラメータxが計算され、サンプルホールド回路30へとフィードバックされる。同様に、図4bでは、センターECに対しデータの位相が進んでおり、データの判別はd1=0、d2=1、d3=1となり、データが正しく判別されていない。そこで、補間のパラメータを位相が遅れる方向に調整するため、図4cの信号波形となるように補間のパラメータxが計算され、サンプルホールド回路30へとフィードバックされる。図5は、実施例1に係る受信回路の詳細構成を示す図である。図5aはサンプルホールド回路30の構成を、図5bは可変キャパシタキャパシタバンクCBの詳細な構成を示す。図2と共通の構成については同一の符号を付し、詳細な説明を省略する。gmセル32には、差動プラス信号Vinp及び差動マイナス信号Vinnが入力されている。gmセル32の差動プラス信号Vinp側の出力端子をノードN1、差動マイナス信号Vinn側の出力端子をノードN2とする。ノードN1には、サンプリングスイッチSWs0及びSWS1が並列に接続され、さらにこれらのスイッチに対し、可変キャパシタC0及びC1がそれぞれ直列に接続されている。サンプリングスイッチSWs0SWs1と可変キャパシタC0C1との間のノードと電源電圧Vddとの間には、リセットスイッチSWr0SWr1が接続されている。ノードN2には、サンプリングスイッチSWs2及びSWS3が並列に接続され、さらにサンプリングスイッチSWs2及びSWS3に対し、可変キャパシタC2及びC3がそれぞれ直列に接続されている。サンプリングスイッチSWs2SWs3と可変キャパシタC2C3との間のノードと電源電圧Vddとの間には、リセットスイッチSWr2SWr3が接続されている。サンプリングスイッチSWs0~SWs3は、受信データを異なるタイミングでサンプリングするためのサンプリング回路であってよい。可変キャパシタC0~C3は、サンプリングスイッチSWs0~SWs3によりサンプリングされたそれぞれのデータを保持するホールド回路であってよい。各サンプリングスイッチSWs0~SWs3からは、それぞれタイミングの異なる信号Sn、Sn-1、Sn-2、Sn-3が入力される。Sn及びSn-1は差動プラス信号であり、Sn-3及びSn-2は差動マイナス信号である。可変キャパシタC0~C3には、重み付け回路としてのエンコーダ76から制御信号n0~n3が入力される。制御信号n0~n3は、可変キャパシタC0~C3の容量値を変化させるための信号である。可変キャパシタC0~C3の容量値を変化させることで、C0~C3に蓄積可能な電荷量を変化させ、入力信号Sn~Sn-3への重み付けを行うことができる。図5bに示すように、可変キャパシタC0~C3は、入力端子INと出力端子OUTとの間に並列に接続された容量固定の複数のキャパシタCを含む。また、各キャパシタCには、スイッチSWが直列に接続されている。スイッチSWのオン、オフの切り替えは、制御信号nn0~n3により行われる。制御信号nに対応したスイッチSWがオンになることで、キャパシタCの合成容量可変キャパシタC0~C3の容量が変化する。可変キャパシタC0~C3の出力端子は、共通のノードN3に接続されている。これにより、可変キャパシタC0~C3の出力側の配線は、ホールド回路としてのキャパシタC0~C3の出力データを合計して出力する出力回路であってよい。ノードN3は、ADC50に接続されている。また、ノードN3及びADC50の中間ノードN4とグランドとの間には、ホールドスイッチSWhが接続されている。サンプルホールド回路30に含まれるスイッチのうち、サンプリングスイッチSWs0~SWs3はクロック信号Clk_s[n]~Clk_s[n-3]により駆動される。また、リセットスイッチSWr0~SWr3は、それぞれクロック信号Clk_rにより駆動され、ホールドスイッチSWh0~SWh3は、それぞれクロック信号Clk_hにより駆動される。ここで、データの等化及び補間のアルゴリズムについて説明する。等化処理は、4つの入力信号を2つずつ選択し、それぞれに等化のためのパラメータyまたはy-1かけ合わせたものを合計し、2つの出力データを得るただし、0<y<1。具体的には、出力データu1及びu2は以下のようにして求めることができる。un=y-Sn-31-ySn-1...式1un1=y-Sn-21-ySn...式2ここでun及びun1は差動信号のプラス側である。また、データ電荷の引き算は、作動マイナス信号の足し算によって実現することができる。また、上記の出力データun及びun1に対し、それぞれに補間のためのパラメータxまたはx-1かけ合わせたものを合計し、最終的な出力データを得るただし、0<x<1。具体的には、出力データdnは以下のようにして求めることができる。dn=1-xun-1xun...式3上記の例では、等化及び補間の処理を別々に行っていたが、両者を一度に行うことも可能である。この場合、出力データdnは以下のようにして求めることができる。dn=x1-ySn1-x1-ySn-1-xySn-2-1-xySn-3...式4ここで、n0=x1-y、n1=1-x1-y、n2=xy、n3=1-xyとすると、式4は、dn=n0Snn1Sn-1-n2Sn-2-n3Sn-3...式5と表すことができる。なお、n0n1n2n3=1である。このパラメータn0~n3は、図5におけるn0~n3に対応しており、n0:n1:n2:n3の比によって等化及び補間の比率を決定することができる。図6は、実施例1に係る受信回路の動作を示す図である。サンプリングスイッチへのクロック信号Clk_s[n]~Clk_s[n-3]、リセットスイッチへのクロック信号Clk_r、ホールドスイッチへのクロック信号Clk_hの信号波形を示す。また、ADC50に供給されるクロック信号ADC_sampも併せて示す。サンプルホールド回路30は、リセット、サンプリング、等化補間、ADCラッチの4つの動作モードを備える。最初に、リセットモードにおいては、クロック信号Clk_r及びClk_hがハイレベルとなり、リセットスイッチSWr0~SWr3及びホールドスイッチSWh0~SWh3がオン状態となる。これにより、可変キャパシタC0~C3が所定の値初期値に充電される。ここで、各可変キャパシタの容量をC0~C3、蓄積される電荷をQ0~Q3、リセットスイッチSWrから供給される電圧をVddとすると、各可変キャパシタへの充電量は以下の通りとなる。Q0=VddC0...式6Q1=VddC1...式7Q2=VddC2...式8Q3=VddC3...式9次に、サンプリングモードにおいては、リセットクロック信号Clk_rがローレベルとなり、リセットスイッチSWr0~SWr3がオフ状態となる。また、サンプリングクロックClk_s[n-3]~Clk_s[n]が順番に一定期間だけハイレベルとなり、サンプリングスイッチSWs0~SWs3が一時的にオン状態となる。この間、キャパシタC0~C3からgmセル32への放電が行われ、キャパシタC0~C3の入力端子側のノードVxの電位が低下する。例えば、gmセル32から供給される差動マイナス信号の電圧をVgm、サンプリングスイッチSWs0がオン状態にある時間をt0~t1とすると、以下の式で示される電流の積分により、Vx0pの電位はVgmpに従って低下する。なお、iC0は可変キャパシタC0から流れる電流である。...式10ここで、Vx0pにおけるpは、電位がプラスであることを示す以下の説明においても同じ。pの代わりにnと記載した場合は電位がマイナスであることを示す。図7は、上記の電圧の変化を示す図である。ノードVx0pの電位が時刻t0までVddを維持し、時刻t0~t1の間はVgmnに追従して電位が低下し、時刻t1以降はVx0p’で安定している。可変キャパシタC0の容量値を変更することにより、最終的な電圧Vx0p’の値を任意に変更することができる。サンプリングが完了した時点で各可変キャパシタC0~C3に残る電荷Q0~Q3は、以下の式で示される。Q0=C0Vx0p’=VddC0-C0/Ctot∫Itottdt...式11Q1=C1Vx1p’=VddC1-C1/Ctot∫Itottdt...式12Q2=C2Vx2n’=VddC2-C2/Ctot∫Itottdt...式13Q3=C3Vx3n’=VddC3-C3/Ctot∫Itottdt...式14再び図6に戻り、サンプリングモードに続く等化補間モードでは、リセットクロック信号Clk_rがハイレベルとなり、リセットスイッチSWr0~SWr3がオン状態となる。また、クロック信号Clk_hがローレベルとなり、ホールドスイッチSWhがオフ状態となる。これにより、可変キャパシタC0~C3に蓄積された電荷がノードN3において足し合わされ、等化及び補間が完了したデータdnが出力される。電荷の足し算は以下の式15で表され、出力電圧は以下の式16の通りとなる。Qtot=Q0Q1Q2Q3=VddCtot-Ctot/Ctot∫Itottdt...式15dn=Vdd-Qtot/Ctot=1/Ctot∫Itottdt...式16なお、ここで算出されたデータdnは差動プラス信号である。等化補間モードの後半になると、クロック生成回路40からADC50へ供給されるクロック信号ADC_sampがハイレベルとなり、ADC50が駆動するADCラッチモードとなる。これにより、等化補間が完了したアナログデータが、ADC50によりデジタルデータへと変換される。実施例1に係る受信回路によれば、サンプルホールド回路30における可変キャパシタC0~C3の容量値を、等化及び補間のパラメータに基づいて変更することで、サンプルホールド回路30においてデータの等化及び補間を行うことができる。これにより、等化及び補間のための回路を別途設ける必要がなく、回路面積を低減することができる。また、ADC50の前段において等化及び補間を行うことにより、デジタル信号の量子化ノイズを低減することができるため、ADC50に要求される分解能を抑制することができる。その結果、受信回路の面積及び消費電力を低減することができる。また、上記の受信回路を備えた電子装置によれば、同様に受信回路の面積及び消費電力の低減を図ることができる。実施例1において、補間の計算式3の際に用いられたパラメータxは、デジタル側に出力されたdnのデータのアイパターンの中心位相の情報を持つパラメータpeyecenterphaseによって計算され、x=mod12pになる。具体的には0≦p<0.5の場合、補間のデータdnは1つ前のデータdn-1が使用される。また0.5≦p<1の場合、補間データdnは今の出力データdn-1が使用される。すなわち、dn=Sn-1pSn-2pSn-3pSn-4p0≦p<0.5...式17dn=SnpSn-1pSn-2pSn-3p0.5≦p<1...式18となる。図8は、サンプリングクロックの切り替え回路の構成を示す図である。図8aはサンプリングクロックを切り替える場合の構成を、図8bはサンプルホールド部34の出力を切り替える場合の構成をそれぞれ示す。図8aでは、制御信号P_controlによりサンプリングクロックの切り替えを行っている。補間パラメータpが0≦p<0.5である場合、クロック信号は1つ前の信号であるClk_s[n-1]、Clk_s[n-2]、Clk_s[n-3]、Clk_s[n-4]が採用される。補間パラメータpが0.5≦p<1である場合、クロック信号は現在の信号であるClk_s[n]、Clk_s[n-1]、Clk_s[n-2]、Clk_s[n-3]が採用される。図8bでは、サンプルホールド部34のn番目の出力であるdnと、n-1番目の出力であるdn-1の出力先を、制御信号P-contorolにより制御している。補間パラメータpが0≦p<0.5である場合、dnはn番目のADCであるADCnに接続され、dn-1はn-1番目のADCであるADCn-1に接続される。補間パラメータpが0.5≦p<1である場合、dnはn-1番目のADCであるADCn-1に接続される。以上のように、補間パラメータpの値に基づき、データの演算を必要に応じて1クロック分ずらすことにより、より精度の高い補間処理を行うことができる。実施例2は、等化及び補間の演算を電流により行う例である。図9は、実施例2に係る受信回路の詳細構成を示す図である。図9aはサンプルホールド回路30の構成を、図9bは電流供給回路MOSバンクMB及び電流制御回路80の詳細な構成を示す。実施例2に係るサンプルホールド回路30は、実施例1と異なりgmセル32を含まない。代わりに、入力端子に接続されたノードN1には差動プラス信号Vinpが、ノードN2には差動マイナス信号Vinnがそれぞれ入力されている。ノードN1には、サンプリングスイッチSWs0及びSWS1が並列に接続され、さらにこれらのスイッチに対し、ホールドスイッチSWh0及びSWh1がそれぞれ直列に接続されている。サンプリングスイッチSWs0SWs1とホールドスイッチSWh0SWh1との間のノードとグランドとの間には、リセットスイッチSWr0SWr1が接続されている。サンプリングスイッチSWs0SWs1とホールドスイッチSWh0SWh1との間のノードとグランドとの間には、信号をホールドするためのキャパシタCh0Ch1が接続されている。また、ノードN2には、サンプリングスイッチSWs2及びSWS3が並列に接続され、さらにこれらのスイッチに対し、ホールドスイッチSWh2及びSWh3がそれぞれ直列に接続されている。サンプリングスイッチSWs2SWs3とホールドスイッチSWh2SWh3との間のノードとグランドとの間には、リセットスイッチSWr2SWr3が接続されている。サンプリングスイッチSWs2SWs3とホールドスイッチSWh2SWh3との間のノードとグランドとの間には、信号をホールドするためのキャパシタCh2Ch3が接続されている。ホールドスイッチSWh0~SWh3の出力は、それぞれ電流供給回路に対応してよいMOSバンクMBへと接続されている。MOSバンクMBは、並列に接続されたpMOSトランジスタを含み、各トランジスタのゲート端子にホールドスイッチSWh0~SWh3の出力が入力されている。MOSバンクMBのドレイン側は、電流制御回路80を介して電源線Vddに接続されている。また、ホールドスイッチSWh0~SWh3とMOSバンクMBとの間のノードと電源線Vddとの間には、ホールドスイッチSWhd0~SWhd3が設けられている。各MOSバンクMBの出力は、共通のノードN3において合流し、出力端子dataへと接続されている。電流制御回路80には、重み付け回路としてのエンコーダ76から制御信号n0~n3が入力される。制御信号n0~n3は、電流制御回路80及びMOSバンクMBの供給する電流量を変化させるための信号であり、当該電流量を変化させることで、入力信号Sn-3~Snへの重み付けを行うことができる。図9bに示すように、MOSバンクMB0~MB3は、電源線Vddと出力端子Outとの間に並列に接続された複数のスイッチSWを含む。スイッチSWのオン、オフの切り替えは、制御信号nn0~n3により行われる。制御信号nに対応したスイッチSWがオンになることで、MOSバンクMBに供給される電流量が変化する。図10は、実施例2に係る受信回路の動作を示す図である。最初に、リセットモードにおいては、クロック信号Clk_r及びClk_hdがハイレベルとなり、リセットスイッチSWr0~SWr3及びホールドスイッチSWhd0~SWhd3がオン状態となる。これにより、キャパシタC0~C3が所定の値初期値に充電される。次に、サンプリングモードにおいては、リセットクロック信号Clk_rがローレベルとなり、リセットスイッチSWr0~SWr3がオフ状態となる。また、サンプリングクロックClk_s[n-3]~Clk_s[n]が順番に一定期間だけハイレベルとなり、サンプリングスイッチSWs0~SWs3が一時的にオン状態となる。この間、入力端子からキャパシタC0~C3への充電が行われ、キャパシタC0~C3の入力端子側のノードの電位が上昇する。サンプリングモードに続く等化補間モードでは、クロック信号Clk_hがハイレベルとなり、ホールドスイッチSWh0~SWh3がオン状態となる。また、クロック信号Clk_r及びクロック信号Clk_hdがローレベルとなり、リセットスイッチSWr0~SWr3及びホールドスイッチSWh0~SWh3がオフ状態となる。これにより、各MOSバンクMB0~MB3から供給された電流がノードN3において足し合わされ、等化及び補間が完了したデータdnが出力される。その後、等化補間モードの後半になると、ADC50へ供給されるクロック信号ADC_sampがハイレベルとなり、ADC50が駆動するADCラッチモードとなる。これにより、等化補間が完了した信号データが、ADC50によりデジタルデータへと変換される。実施例2に係る電子回路によれば、実施例1と同じくADC回路の前段において等化及び補間を行うことで、受信回路の面積及び消費電力を低減することができる。実施例3は、等化及び補間の演算を電圧により行う例である。図11は、実施例3に係る受信回路の詳細構成を示す図である。図11aはサンプルホールド回路30の構成を、図11bは可変キャパシタC0~C3の詳細な構成を示す。実施例3に係るサンプルホールド回路30は、実施例1と異なりgmセル32を含まない。代わりに、入力端子に接続されたノードN1には差動プラス信号Vinpが、ノードN2には差動マイナス信号Vinnがそれぞれ入力されている。ノードN1には、サンプリングスイッチSWs0及びSWS1が並列に接続されている。さらにこれらのスイッチに対し、可変キャパシタC0及びホールドスイッチSWhd0、並びに可変キャパシタC1及びホールドスイッチSWhd1がそれぞれ直列に接続されている。可変キャパシタC0C1及びホールドスイッチSWh0SWh1の間のノードとグランドとの間には、リセットスイッチSWr0SWr1が接続されている。サンプリングスイッチSWs0SWs1とホールドスイッチSWh0SWh1との間のノードとグランドとの間には、信号をホールドするためのキャパシタC0C1が接続されている。また、ノードN2には、サンプリングスイッチSWs2及びSWS3が並列に接続されている。さらにこれらのスイッチに対し、可変キャパシタC2及びホールドスイッチSWhd2、並びに可変キャパシタC3及びホールドスイッチSWhd3がそれぞれ直列に接続されている。可変キャパシタC2C3及びホールドスイッチSWh2SWh3の間のノードとグランドとの間には、リセットスイッチSWr2SWr3が接続されている。サンプリングスイッチSWs2SWs3とホールドスイッチSWh2SWh3との間のノードとグランドとの間には、信号をホールドするためのキャパシタC2C3が接続されている。ホールドスイッチSWh0~SWh3の出力は、共通のノードN3において合流し、ノードN3の後段に設けられた差動アンプ82の逆相入力端子に入力されている。差動アンプ82の正相入力端子は接地されている。また、差動アンプ82の出力端子は、可変キャパシタC0~C3とサンプリングスイッチSWs0~SWs3との間のそれぞれのノードに、ホールドスイッチSWh0~SWh3を介して接続されている。可変キャパシタC0~C3の構成は、実施例1と同様である。可変キャパシタC0~C3には、重み付け回路としてのエンコーダ76から制御信号n0~n3が入力される。制御信号n0~n3は、可変キャパシタC0~C3の容量値を変化させるための信号であり、当該容量値を変化させることで、入力信号Sn-3~Snへの重み付けを行うことができる。図12は、実施例3に係る受信回路の動作を示す図である。最初に、リセットモードにおいては、クロック信号Clk_rがハイレベルとなり、リセットスイッチSWr0~SWr3がオン状態となる。これにより、キャパシタC0~C3が所定の値初期値に充電される。次に、サンプリングモードにおいては、リセットクロック信号Clk_rがローレベルとなり、リセットスイッチSWr0~SWr3がオフ状態となる。また、クロック信号Clk_hがハイレベルとなり、ホールドスイッチSWhd0~SWhd3がオフ状態となる。さらに、サンプリングクロックClk_s[n-3]~Clk_s[n]が順番に一定期間だけハイレベルとなり、サンプリングスイッチSWs0~SWs3が一時的にオン状態となる。この間、入力端子からキャパシタC0~C3への充電が行われ、キャパシタC0~C3の入力端子側のノードの電位が上昇する。サンプリングモードに続く等化補間モードでは、クロック信号Clk_hnがハイレベルとなり、ホールドスイッチSWh0~SWh3及びSWhd0~SWhd3がオン状態となる。これにより、可変キャパシタC0~C3の入力端子側の電圧が、オン状態となったホールドスイッチSWh0~SWh3を介して差動アンプ82の出力端子へと供給される。このとき、各キャパシタC0~C3からの出力が共通のノードで合流するため、実施例1と同様に重み付けされた出力電圧を合計して出力することができる。実施例3に係る電子回路によれば、実施例1~2と同じくADC回路の前段において等化及び補間を行うことで、受信回路の面積及び消費電力を低減することができる。実施例4は、サンプルホールド回路を前段と後段に分割した例である。図13は、実施例4に係る受信回路の構成を示す図である。前段部分の等化回路90の構成は、実施例1図5とほぼ同じであるため、同一の符号を付して詳細な説明を省略する。実施例1と異なり、等化回路90は4入力2出力の回路となっている。このため、可変キャパシタC0及びC2の出力端子が共通のノードN3に接続され、C1及びC3の出力端子が共通のノードN4に接続されている。ノードN3は後段のgmセル32bに、ノードN4は後段のgmセル32cにそれぞれ接続されている。また、ノードN3及びgmセル32bの間のノードとグランドとの間には、ホールドスイッチSWhbが設けられおり、ノードN4及びgmセル32cの間のノードとグランドとの間には、ホールドスイッチSWhcが設けられている。gmセル32bの出力端子には可変キャパシタC4が、gmセル32cの出力端子には可変キャパシタC5がそれぞれ接続されている。可変キャパシタC4及びC5の出力端子は、共通のノードN5へと接続されている。ノードN5の電位が最終的なサンプルホールド回路30の出力となる。また、ノードN5とグランドとの間には、ホールドスイッチSWhが接続されている。実施例4に係る受信回路の動作は、実施例1で説明したものと同様である。すなわち、リセットモードにおいて可変キャパシタC0~C3C4~C5を充電し、サンプリングモードにおいて充電された電荷をgmセル32a32b、32cへと放電する。そして、等化補間モードにおいて、各可変キャパシタC0~C3C4~C5に蓄えられた電荷を、重み付けした後に合成し、出力する。ここで、実施例4に係る受信回路では、可変キャパシタC0~C5に入力される制御信号が実施例1と異なる。すなわち、実施例4では、可変キャパシタC0及びC1にy-1を、可変キャパシタC2及びC3にyを、可変キャパシタC4にxを、可変キャパシタC5に1-xをそれぞれ入力する。これにより、受信回路の前段部である等化回路90では、式1及び式2に示した等化処理のみが行われ、受信回路の後段部である補間回路92では、式3に示した補間処理のみが行われる。実施例4に係る電子回路によれば、実施例1~2と同じくADC回路の前段において等化及び補間を行うことで、受信回路の面積及び消費電力を低減することができる。なお、等化補間の演算に電流を用いる場合実施例2や、電圧を用いる場合実施例3においても、実施例4のようにサンプルホールド回路30を前段部と後段部とに分け、等化及び補間を別々に行ってもよい。以上説明した実施例に関連し、以下の付記を開示する。付記1受信データを異なるタイミングでサンプリングする複数のサンプリング回路と、前記複数のサンプリング回路によりサンプリングされたそれぞれのデータを保持する複数のホールド回路と、前記複数のホールド回路からの出力に基づき、前記入力信号の等化及び補間の度合いを決定するためのパラメータを算出するパラメータ算出回路と、前記パラメータ算出回路により算出されたパラメータに基づき、前記複数のホールド回路のそれぞれの出力に対し重み付けを行う重み付け回路と、前記重み付け回路により重み付けが行われた前記ホールド回路の出力データを合成して出力する出力回路と、を備えることを特徴とする受信回路。付記2前記ホールド回路は、前記ホールド回路の入力端子と出力端子との間に接続された可変キャパシタを含み、前記重み付け回路は、前記パラメータ算出回路により算出されたパラメータに基づき、前記可変キャパシタの容量値を変化させることを特徴とする付記1に記載の受信回路。付記3前記ホールド回路の後段に接続された差動アンプを備え、前記差動アンプの出力端子は、前記可変キャパシタの前段のノードに接続されていることを特徴とする付記2に記載の受信回路。付記4前記ホールド回路は、一端が前記ホールド回路の入力端子に接続され、他端が第1電源に接続されたキャパシタと、ゲートが前記ホールド回路の入力端子に接続され、ソースまたはドレインの一方が前記ホールド回路の出力端子に接続され、他方が第2電源に接続されたトランジスタとを含み、前記重み付け回路は、前記パラメータ算出回路により算出されたパラメータに基づき、前記第2電源から前記トランジスタに供給される電流量を変化させることを特徴とする付記1に記載の受信回路。付記5付記1~4のいずれかに記載の受信回路と、前記受信回路の後段に接続されたアナログデジタル変換回路とを備えることを特徴とする電子装置。付記6前記ホールド回路の出力に対する重み付けは、電荷電流電圧のいずれかの方法によるものであることを特徴とする付記1に記載の受信回路。付記7前記複数のサンプリング回路には、差動プラス信号及び差動マイナス信号がそれぞれ入力され、前記差動プラス信号が入力された前記サンプリング回路の出力と、前記差動マイナス信号が入力された前記サンプリング回路の出力と加算することにより、データの減算を可能としたことを特徴とする付記1に記載の受信回路。付記8補間対象となるデータの位置を示す補間パラメータに基づいて、前記サンプリング回路において使用されるサンプリングクロックを少なくともクロック変化させる切り替え手段を備えることを特徴とする付記1に記載の受信回路。以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。"