メモリから出力されるデータストローブ信号のゲーティングを行うゲート回路と、リードレイテンシおよびバースト長の情報にもとづいて、前記ゲーティングの基準波形となる原ゲート信号を生成する原ゲート信号生成回路とを有するメモリインターフェイスのタイミング調整回路であって、前記データストローブ信号が伝送される信号線がハイインピーダンス状態となるのを回避するハイインピーダンス回避手段と、前記ハイインピーダンス回避手段の動作の実行/解除を制御するハイインピーダンス回避制御手段と、位相の制御されたサンプリングクロックにより前記データストローブ信号を所定回数サンプリングするサンプリング手段と、前記ハイインピーダンス回避制御手段が前記ハイインピーダンス回避手段を動作させているときに入力された前記データストローブ信号の前記サンプリング結果より、前記データストローブ信号の最初のエッジを検出し、その検出位相に応じて、前記原ゲート信号の移相量の初期値を設定する初期値設定手段と、前記ハイインピーダンス回避制御手段が前記ハイインピーダンス回避手段を動作させていないときに入力された前記データストローブ信号の前記サンプリング結果より、前記移相量の補正方向を決定する補正手段と、前記初期値設定手段または前記補正手段からの出力にもとづいて前記原ゲート信号の移相量を決定する移相量決定手段と、前記移相量決定手段により指定された移相量に合わせて前記原ゲート信号を遅延させ、前記ゲート回路へ前記ゲーティング用のゲート信号を出力する遅延手段とを備えることを特徴とするメモリインターフェイスのタイミング調整回路。前記サンプリング手段が、前記サンプリングクロックを生成するサンプリングクロック生成部と、前記ゲート信号のゲーティング開始時期から前記サンプリングクロックの出力開始時期までの時間を所定の値に調整するサンプリング開始時期制御部とを有することを特徴とする請求項1に記載のメモリインターフェイスのタイミング調整回路。前記初期値設定手段が、前記サンプリングクロックの位相を順次シフトさせながら前記サンプリング回路で実行された複数回のサンプリング結果を、サンプリング順に格納する第1のサンプリング結果格納レジスタと、前記複数回のサンプリングの実行時は、前記サンプリングクロックの位相の前記順次シフトを制御し、前記複数回のサンプリングの終了後は、前記第1のサンプリング結果格納レジスタに格納されたデータを検索し、前記ハイインピーダンス回避手段により設定されたレベルとは反対のレベルが最初に検出されたレジスタに対応するサンプリング順から前記移相量を決定する初期位相制御部とを有することを特徴とする請求項2に記載のメモリインターフェイスのタイミング調整回路。前記補正手段が、前記位相制御部によりサンプリング位相が前記ゲート開始タイミングの決定の際に検出された前記サンプリング順に対応する位相に固定されているサンプリングクロックを用いて、前記サンプリング回路で複数回サンプリングされた結果を格納する第2のサンプリング結果格納レジスタと、前記第2のサンプリング結果格納レジスタに格納されたデータ相互の極性関係にもとづいて、移相量を増加させるか、減少させるか、保持するかの補正方向を決定する補正制御部とを有することを特徴とする請求項3に記載のメモリインターフェイスのタイミング調整回路。前記移相量決定手段が、前記ハイインピーダンス回避手段が動作しているときは、前記初期値設定手段からの出力にもとづいて、前記サンプリングクロックの位相のシフト量および前記原ゲート信号の移相量を決定し、前記ハイインピーダンス回避手段が動作していないときは、前記原ゲート信号の移相量の補正量を決定することを特徴とする請求項3または4に記載のメモリインターフェイスのタイミング調整回路。前記遅延手段が、前記原ゲート信号に対して、前記サンプリングクロックのサイクル単位での遅延処理を行う第1の遅延部と、前記ハイインピーダンス回避手段が動作しているときは前記サンプリングクロック生成部の出力を選択し、前記ハイインピーダンス回避手段が動作していないときは前記第1の遅延部の出力を選択するセレクタと、前記セレクタの出力に対して、前記サンプリングクロックのサイクルを分割した単位での遅延処理を行う第2の遅延部と、を有することを特徴とする請求項5に記載のメモリインターフェイスのタイミング調整回路。請求項1に記載のメモリインターフェイスのタイミング調整回路を用いたタイミング調整方法であって、電源投入後の初期化時には、前記ハイインピーダンス回避制御手段により前記ハイインピーダンス回避手段を動作させるステップと、リードコマンドの送出により前記メモリから出力された前記データストローブ信号に対して前記サンプリング手段によるサンプリングを行い、前記初期値設定手段により前記原ゲート信号の移相量の初期値を設定するステップと、前記ハイインピーダンス回避制御手段により前記ハイインピーダンス回避手段の動作を解除するステップと、リードコマンドの送出により前記メモリから出力された前記データストローブ信号に対して前記サンプリング手段によるサンプリングを行い、前記補正手段による前記移相量の補正を行うステップと、前記補正手段により補正された移相量に合わせて、前記原ゲート信号を遅延させるステップとを実行し、前記メモリの通常動作時には、前記ハイインピーダンス回避制御手段により前記ハイインピーダンス回避手段の動作を解除するステップと、前記メモリへのリードコマンドの送出ごとに、前記メモリから出力された前記データストローブ信号に対して前記サンプリング手段によるサンプリングを行い、前記補正手段による前記移相量の補正を行うステップとを実行することを特徴とするタイミング調整方法。そこで、本発明が解決しようとする課題は、入力されたデータストローブ信号の位相に応じて、そのゲートタイミングを調整することのできるメモリインターフェイスのタイミング調整回路および方法を提供することにある。実施形態のタイミング調整回路は、ハイインピーダンス回避手段が、前記データストローブ信号が伝送される信号線がハイインピーダンス状態となるのを回避し、ハイインピーダンス回避制御手段が、前記ハイインピーダンス回避手段の動作の実行/解除を制御する。このタイミング調整回路は、サンプリング手段が、位相の制御されたサンプリングクロックにより前記データストローブ信号を所定回数サンプリングし、初期値設定手段が、前記ハイインピーダンス回避手段が動作しているときの前記サンプリング結果より、原ゲート信号の移相量の初期値を設定し、補正手段が、前記ハイインピーダンス回避手段が動作していないときの前記サンプリング結果より、前記移相量の補正方向を決定する。移相量決定手段が、前記初期値設定手段または前記補正手段の出力にもとづいて移相量を決定し、前記移相量決定手段により指定された移相量に合わせて、遅延手段が、前記原ゲート信号を遅延させて、データストローブ信号をゲーティングするためのゲート信号を出力する。以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。実施形態図1は、本発明の実施形態のタイミング調整回路を有するメモリインターフェイスの構成の例を示すブロック図である。本実施形態のタイミング調整回路は、DDRSDRAMから出力されるデータストローブ信号DQSをゲーティングするゲート信号の出力タイミングを、データストローブ信号DQSの出力タイミングに対して最適化する処理を行う。ここでは、この最適化処理をゲートレベリングGateLevelingと称する。図1に示すメモリインターフェイス1000は、DDRSDRAM2000から出力されるデータを受信する機能を有する。メモリインターフェイス1000からDDRSDRAM2000へリードコマンドRDを送出すると、DDRSDRAM2000からメモリインターフェイス1000へ、データ信号RQとデータストローブ信号DQSが出力される。メモリインターフェイス1000から出力されるデータストローブ信号DQSに対してゲーティングを行うが、そのための回路として、原ゲート信号生成回路1100と、ゲート回路1200と、を有する。原ゲート信号生成回路1100は、DDRSDRAM2000のレイテンシに関する情報にもとづいてリードコマンドRD発行からゲーティング開始までのサイクル数を決定し、また、メモリ読み出しのバースト長の指定からゲーティング期間を決定して、原ゲート信号を生成する。ゲート回路1200は、原ゲート信号に対するゲートレベリングが行われた後のゲート信号によりデータストローブ信号DQSをゲーティングする。このようなメモリインターフェイス1000に搭載された本発明の実施形態のタイミング調整回路は、原ゲート信号生成回路1100から出力される原ゲート信号のゲートレベリングを行うゲートレベリング回路1と、データストローブ信号DQSがハイインピーダンス状態になるのを回避するために、データストローブ信号DQSが伝送される信号線をプルダウンさせる機能を有するプルダウン回路2と、プルダウン回路2のプルダウン動作の実行/解除を制御するハイインピーダンス回避制御部3と、を有する。ゲートレベリング回路1は、原ゲート信号生成回路1100から出力される原ゲート信号の位相を、データストローブ信号DQSの出力タイミングに対して最適な位置へ移相する処理を行う。ゲートレベリング回路1は、位相の制御されたサンプリングクロックによりデータストローブ信号DQSを所定回数サンプリングするサンプリング部11と、ハイインピーダンス回避制御部3がプルダウン回路2を動作させているときに入力されたデータストローブ信号DQSのサンプリング結果より、データストローブ信号DQSの最初のエッジを検出し、その検出位相に応じて、原ゲート信号の移相量の初期値を設定する初期値設部12と、ハイインピーダンス回避制御部3がプルダウン回路2を動作させていないときに入力されたデータストローブ信号DQSのサンプリング結果より、原ゲート信号の移相量の補正方向を決定する補正部13と、初期値設定部12または補正部13から出力にもとづいて前記原ゲート信号の移相量を決定する移相量決定部14と、移相量決定部14により指定された移相量に合わせて原ゲート信号を遅延させ、ゲート回路1200へゲーティング用のゲート信号を出力する遅延部15と、を備える。初期値設定部12を動作させるか、補正部13を動作させるかは、初期化/補正切り替え信号により切り替えられる。プルダウン回路2は、接地端子に接続されたプルダウン抵抗Rと、プルダウン抵抗Rとデータストローブ信号DQSの信号線との間に挿入されたスイッチSWを有する。スイッチSWは、ハイインピーダンス回避制御部3によりプルダウン動作の実行が指示されたときにオンする。これにより、データストローブ信号DQSの信号線は、接地電位方向へプルダウンされる。また、ハイインピーダンス回避制御部3によりプルダウン動作の解除が指示されたとき、スイッチSWはオフする。ハイインピーダンス回避制御部3は、初期化/補正切り替え信号が初期化を示すときはプルダウン回路2へプルダウン動作の実行を指示し、初期化/補正切り替え信号が補正を示すときはプルダウン動作の解除を指示する。図2に、リードコマンドRDと、データストローブ信号DQSとの関係を示す。ここでは、バースト長を8として、リードコマンドRDが3回連続して発行された例を示す。バースト長が8の場合、4サイクルごとにリードコマンドRDが発行される。リードコマンドRDが発行されると、データストローブ信号DQSは、ハイインピーダンス状態から、プリアンブルを経て、周期的に変化する信号を出力する。リードコマンドRDの発行からデータストローブ信号DQSの出力までは、DDRSDRAM2000の仕様で規定されたレイテンシを要する。なお、データストローブ信号DQSは、本来、正転信号と反転信号を対とした差動信号であるが、ここでは、その一方のみを示している。ハイインピーダンス状態であるとき、データストローブ信号DQSには、クロストークなどによりノイズが発生することがある。このようなノイズによりデータストローブ信号DQSの最初のエッジの検出を行う初期値設定部12が誤動作することを防止するため、本実施形態ではプルダウン回路2を設けている。このプルダウン回路2を動作させることにより、データストローブ信号DQSがハイインピーダンス状態になることが回避され、データストローブ信号DQSにノイズが発生することを防ぐことができる。なお、プルダウン回路2の代わりに、プルアップ回路を設けるようにしてもよい。図3は、本実施形態のタイミング調整回路を用いた原ゲート信号の移相量調整の処理手順の例を示すフロー図である。電源投入後、メモリインターフェイス1000およびDDRSDRAM2000の初期化が終了したら、DDRSDRAM2000へ、ダミーデータの書き込みを行うステップS01。ダミーデータとは、データストローブ信号DQSを受信する際のデータ信号RQからのクロストークを排除するため、総てのビットを‘0’または‘1’としたデータのことである。次に、初期化/補正切り替え信号を初期化にして、プルダウン回路2のスイッチSWをオンさせ、データストローブ信号DQSの信号線をプルダウンするステップS02。続いて、リードコマンドRDを発行し、ダミーデータの読み出しを行うステップS03。このときDDRSDRAM2000から出力されたデータストローブ信号DQSに対して初期値設定部12の処理を実行しステップS04、最初に検出したデータストローブ信号DQSのエッジの位相に応じて、原ゲート信号の移相量の初期値を決定するステップS05。この初期値設定部12の決定にもとづいて、移相量決定部14は、原ゲート信号の移相量を決定する。ただし、このとき入力されたデータストローブ信号DQSには、プルダウンの影響により、通常よりも立ち上りが緩やかで立ち下りが急峻となるような波形の歪みが生じている。そこで、この波形の歪みによる誤差を除去する必要がある。そのため、初期化/補正切り替え信号を補正に切り替え、プルダウン回路2のスイッチSWをオフさせ、データストローブ信号DQSの信号線のプルダウンを解除するステップS06。続いて、リードコマンドRDを発行し、ダミーデータの読み出しを行うステップS07。このときDDRSDRAM2000から出力されたデータストローブ信号DQSは、プルダウンの影響のない、通常の波形である。そこで、このデータストローブ信号DQSに対して補正部13の処理を実行しステップS08、初期値に対して、移相量を増加させるか、減少させるか、あるいは、そのまま保持するか、という補正方向を決定する。移相量決定部14は、補正部13の決定にもとづいて、補正量を決定する。ステップS09。この補正により、プルダウンの影響による移相量の誤差が除去される。補正部13により補正された値が、移相量の最終的な初期値となる。このステップS09までの一連の処理を初期ゲートレベリングと称する。その後、DDRSDRAM2000は通常の動作を開始するが、動作電圧や周囲温度の変動などにより、出力されるデータストローブ信号DQSの遅延時間が変動し、ゲート信号との位相関係がずれることがある。そこで、本実施形態では、DDRSDRAM2000から通常のデータ読み出しが行われるごとに、補正部13による移相量の補正を行う。この補正処理を動的ゲートレベリングと称する。動的ゲートレベリングのフローでは、DDRSDRAM2000から通常のデータ読み出しステップS10に対して、ステップS08の補正部13の処理と、ステップS09の移相量の補正が、繰り返し実行される。この動的ゲートレベリングにより補正された移相量にもとづく遅延部15の遅延時間の更新は、DDRSDRAM2000のリフレッシュ実行中など、リードコマンドが発行されないタイミングで行う。動的ゲートレベリングを行うことにより、電圧や温度の変動などによるデータストローブ信号DQSの遅延時間の変動に対して、ゲート信号の出力位相を動的に追従させることができる。図4は、ゲートレベリング回路1のさらに具体的な構成の例を示すブロック図である。サンプリング部11は、システムクロックCKにもとづくサンプリングクロックを生成するサンプリングクロック生成部111と、遅延部15から出力されるゲート信号のゲーティング開始時期からサンプリングクロックの出力開始時期までの時間を所定の値に調整するDLLサンプリング開始時期制御部112と、DLL112から出力されるサンプリングクロックによりデータストローブ信号DQSをラッチするフリップフロップであるサンプリング回路113と、を有する。サンプリングクロック生成部111の出力は、初期化/補正切り替え信号が初期化を示すときは遅延部15へ入力され、遅延部15による位相シフトが行われてDLL112へ入力される。この位相シフト動作の詳細については後述する。初期値設定部12は、サンプリングクロックの位相を順次シフトさせながらサンプリング回路113で実行された複数回のサンプリング結果を、サンプリング順に格納するサンプリング結果格納レジスタ121と、サンプリング回路113による複数回のサンプリングの実行時は、サンプリングクロックの位相の順次シフトを制御し、その複数回のサンプリングの終了後は、第1のサンプリング結果格納レジスタ121に格納されたデータを検索し、プルダウンレベル‘0’とは反対のレベル、すなわち‘1’が最初に検出されたレジスタに対応するサンプリング順から移相量を決定する初期位相制御部122と、を有する。なお、プルダウンの代わりに、データストローブ信号DQSをプルアップする場合は、初期位相制御部122は、プルアップレベル‘1’とは反対のレベル、すなわち‘0’が最初に検出されたレジスタに対応するサンプリング順から移相量を決定する。初期値設定部12は、初期化/補正切り替え信号が初期化を示すときに動作する。補正部13は、位相が固定されているサンプリングクロックを用いてサンプリング回路113で実行された複数回のサンプリング結果を格納するサンプリング結果格納レジスタ131と、サンプリング結果格納レジスタ131に格納されたデータ相互の極性関係にもとづいて、遅延部15の遅延量を補正する補正制御部132と、を有する。移相量決定部14は、初期化/補正切り替え信号が初期化を示すときは、初期値設定部12からの出力にもとづいて、サンプリング回路113へ与えるサンプリングクロックの位相のシフト量および原ゲート信号の移相量を決定し、初期化/補正切り替え信号が補正を示すときは、原ゲート信号の移相量の補正量を決定する。遅延部15は、原ゲート信号をサンプリングクロックのサイクル単位で遅延させるサイクルシフト部第1の遅延部151と、初期化/補正切り替え信号が初期化を示すときはサンプリングクロック生成部111の出力を選択し、初期化/補正切り替え信号が補正を示すときはサイクルシフト部151の出力を選択するセレクタ152と、セレクタ152の出力を、サンプリングクロックのサイクルを分割した単位で遅延させるDLL第2の遅延部153と、を有する。セレクタ152の切り替えにより、DLL153は、初期化時のサンプリング実行中は、サンプリングクロック生成部111から出力されるサンプリングクロックを、初期値設定部12の移相量決定部14で設定された位相シフト量だけ遅延させる動作を行う。一方、初期化時のサンプリング終了後および補正時は、DLL153は、原ゲート信号を遅延させる動作を行う。このように、DLL153は、サンプリングクロックの位相シフト動作および原ゲート信号の移相動作の両方に使用される。次に、図4に示したゲートレベリング回路1の動作について、図5~図11を用いて説明する。図5は、初期値設定部12の処理手順の例を示すフロー図である。初期値設定部12の処理の実行にあたっては、初期化/補正切り替え信号を初期化に設定し、ハイインピーダンス回避制御部3によりプルダウン回路2のスイッチSWをオンさせ、データストローブ信号DQSの信号線をプルダウンしておきステップS21、バーストモードでn回連続リードコマンドを発行するステップS22。これにより、データストローブ信号DQSは、図6に示すように、信号が連続して出力され、信号出力時期以外はプルダウンされる。このデータストローブ信号DQSをサンプリングクロックでp回サンプリングする。ここで、サンプリングクロックは、サンプリングクロック生成部111の出力をセレクタ152を介してDLL153へ入力し、DLL153で位相シフトが行われるサンプリングクロックを使用する。なお、サンプリング回数pは、プリアンブルの前後の期間を十分に含むように設定する。このp回のサンプリング結果を、サンプリング順にサンプリング結果格納レジスタ121に格納する。ステップS23。このとき、初期位相制御部122は、サンプリングクロックの位相シフト量を0とする。また、DLL112は、通常は、遅延部15から出力されるゲート信号のゲーティング開始時期からサンプリングクロックの出力が開始されるまでの時間を所定の値に調整する動作を行うが、今は、遅延部15から出力されるサンプリングクロックを上記所定の値の時間だけ遅延させる働きをする。図6に、初期化時の、データストローブ信号DQSとサンプリングクロックとの関係を示す。次に、初期位相制御部122により、サンプリングクロックの位相をΔtシフトさせるステップS24。ここで、Δtは、サンプリングクロックの周期をTとして、Δt=T/q1として算出される位相シフト単位量である。本実施形態では、Δtずつ、q回の位相シフトを行う。すなわち、位相シフト量は、図7に示すように、1×Δt、2×Δt、3、、q×Δtと、Δtの倍数で増加する。そこで、位相シフト倍数がqに達したかどうかをチェックしステップS25、位相シフト倍数がq未満のときはNO、ステップS22~ステップS25の処理を繰り返し実行する。位相シフト倍数がqに達したらYES、サンプリング結果格納レジスタ121に格納されたデータを検索し、最初に‘1’が格納されたレジスタを検出するステップS26。図8に、サンプリング結果格納レジスタ121の構成の例を示す。本実施形態では、サンプリング結果格納レジスタ121は、p×q1個のレジスタで構成されるシフトレジスタとする。それぞれのレジスタには、位相シフト倍数と、サンプリング順番にもとづくアドレスが付与されているものとする。すなわち、位相シフト倍数が0で、サンプリング順番が1のときのアドレス1、0を最初のアドレス、位相シフト倍数がqで、サンプリング順番がpのときのアドレスp、qを最終アドレスとするアドレスが付与されているものとする。したがって、最初に‘1’が格納されたレジスタのアドレスをチェックすれば、そのときの位相シフト倍数とサンプリング順番が、直ちに判明する。例えば、最初に‘1’が格納されたレジスタのアドレスがj、kとすると、位相シフト倍数がkで、サンプリング順番がjであることがわかる。ここで、サンプリングクロックの位相をずらして、1回目のサンプリングでデータストローブ信号DQSの‘1’を取り込むようにすることを考えると、現在のサンプリングクロックの出力開始時期を{j-1サイクルk×Δt}だけシフトさせればよいことがわかる。本実施形態では、サンプリングクロックの出力開始タイミングは、DLL112により、ゲート信号のゲーティング開始時期にリンクされており、ゲート信号のゲーティング開始時期を遅延させれば、その分、サンプリングクロックの出力開始タイミングも遅延する。このとき、DLL112に設定する値を、データストローブ信号DQSのプリアンブル期間よりも小さい値にしておけば、ゲート信号のゲーティング開始時期を、必ずプリアンブル期間中とすることができる。そこで、最初に‘1’が格納されたレジスタのアドレスj、kから、移相量{j-1サイクルk×Δt}を決定しステップS27、移相量データj-1、kを遅延部15へ出力するステップS28。遅延部15は、サイクルシフト部151が原ゲート信号をj-1サイクル遅延させ、DLL153が、サイクルシフト部151の出力を、k×Δt遅延させる。最後に、初期化/補正切り替え信号を補正に設定し、ハイインピーダンス回避制御部3によりプルダウン回路2のスイッチSWをオフさせ、データストローブ信号DQSの信号線のプルダウンを解除するステップS29。図9に、初期ゲートレベリング終了後の、データストローブ信号DQSとゲート信号の関係を示す。最初に‘1’が検出されたレジスタのアドレスj、kから、原ゲート信号を{j-1サイクルk×Δt}移相してゲート信号を出力すると、ゲート信号のゲーティング開始時期は、データストローブ信号DQSのプリアンブル期間となる。また、ゲート信号の移相に伴って、サンプリングクロックも移相する。次に、補正部13の処理について説明する。図10は、補正部13の処理手順の例を示すフロー図である。リードコマンドが発行されるとステップS31、サンプリング部11は、図9に示した移相後のサンプリングクロックでデータストローブ信号DQSのサンプリングをm回行い、その結果をサンプリング結果格納レジスタ131に格納するステップS32。なお、このときのサンプリングクロックは、遅延部15のセレクタ15がサイクルシフト部151の出力を選択しているので、原ゲート信号を遅延させたゲート信号がサンプリングクロックとなる。m回のサンプリングが終了すると、補正制御部132は、結果格納レジスタ131に格納されたm個の値の相互比較を行いステップS33、その値の関係が、総て‘0’であるか、総て‘1’であるか、あるいは、‘0’と‘1’が混在しているか、をチェックするステップS34。補正制御部132は、その結果にもとづいて、移相量を増加させるか、減少させるか、あるいは、現在値を保持するか、という補正方向の決定を行なうステップS35。このとき、本実施形態では、図11aに示すように、サンプリングクロックのエッジがデータストローブ信号DQSのエッジと一致しているときを、ゲート信号の最適な出力タイミングと考える。この場合、サンプリング回路113のフリップフロップはメタステーブル状態であるので、サンプリング回路113に、‘0’と‘1’のいずれが取り込まれるかは確定しない。そこで、補正制御部132は、サンプリング結果格納レジスタ131に格納されたデータに‘0’と‘1’が混在しているときは、ゲート信号の出力タイミングが最適と判定し、現在の移相量を保持することとする。一方、図11bに示すように、サンプリングクロックのエッジがデータストローブ信号DQSのエッジよりも前にあるときは、サンプリング回路113には‘0’が取り込まれる。そこで、補正制御部132は、サンプリング結果格納レジスタ131に格納されたデータが総て‘0’のときは、ゲート信号の出力タイミングが早いと判定し、移相量を増加させることとする。また、図11cに示すように、サンプリングクロックのエッジがデータストローブ信号DQSのエッジよりも後にあるときは、サンプリング回路113には‘1’が取り込まれる。そこで、補正制御部132は、サンプリング結果格納レジスタ131に格納されたデータが総て‘1’のときは、ゲート信号の出力タイミングが遅いと判定し、移相量を減少させることとする。移相量決定部14は、補正制御部132の決定にもとづいて遅延部15の遅延時間を制御し、移相量の更新を行うステップS35。このような本実施形態によれば、データストローブ信号DQSがハイインピーダンス状態になるのを回避しながら初期ゲートレベリングを行うので、クロストークなどにより発生するノイズの影響を受けることなく、ゲート信号のゲーティング開始時期を設定することができる。また、ゲート信号のゲーティング開始時期をデータストローブ信号DQSのプリアンブル期間に設定することができるので、データストローブ信号DQSに対するゲート信号のタイミングマージンを最適にすることができる。また、DDRSDRAMの動作中は、動的ゲートレベリングを行い、ゲート信号のゲーティング開始時期を常に補正するので、動作電圧や周囲温度の変動などによりデータストローブ信号DQSの遅延時間が変動しても、その変動に追随して、ゲート信号のゲーティング開始時期を最適位置に調整することができる。以上説明した実施形態のメモリインターフェイスのタイミング調整回路および方法によれば、入力されたデータストローブ信号の位相に応じて、そのゲートタイミングを調整することができる。また、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。