"フェロイック電圧切り替え型誘電体VSD材料と、前記フェロイックVSD材料中に少なくとも部分的に埋め込まれた一組の導電構造と、を含むフェロイック回路素子において、前記一組の導電構造と前記VSD材料は前記フェロイック回路素子に周波数依存インピーダンスを発揮させる、ことを特徴とするフェロイック回路素子。請求項1に記載のフェロイック回路素子において、前記一組の導電構造はコイルの少なくとも一部を含み、前記フェロイック回路素子は誘導性特性を示す、ことを特徴とするフェロイック回路素子。請求項1に記載のフェロイック回路素子において、前記一組の導電構造は少なくとも2つのプレートを含み、前記フェロイック回路素子は容量性特性を示す、ことを特徴とするフェロイック回路素子。請求項1に記載のフェロイック回路素子において、前記フェロイック回路素子は基板内に少なくとも部分的に配置される、ことを特徴とするフェロイック回路素子。請求項4に記載のフェロイック回路素子において、前記基板はPCBまたは電子部品のパッケージである、ことを特徴とするフェロイック回路素子。請求項1に記載のフェロイック回路素子において、前記フェロイック回路素子はESD事象に対して電子部品を保護する、ことを特徴とするフェロイック回路素子。請求項6に記載のフェロイック回路素子において、前記フェロイック回路と前記電子部品は、携帯電話、電子タブレット、電子リーダー、モバイルコンピュータ、デスクトップコンピュータ、サーバーコンピュータ、テレビ受像機、音楽プレーヤ、パーソナル健康管理装置、発光ダイオードLED、またはLEDを含む装置内に配置される、ことを特徴とするフェロイック回路素子。フェロイック回路素子を含む電子装置において、前記フェロイック回路素子は、フェロイック電圧切り替え型誘電体VSD材料と、前記フェロイックVSD材料中に少なくとも部分的に埋め込まれた一組の導電構造と、を含み、前記一組の導電構造と前記VSD材料は前記フェロイック回路素子に周波数依存インピーダンスを発揮させる、ことを特徴とする電子装置。請求項8に記載の電子装置において、前記一組の導電構造は、誘導コイル、少なくとも2つのコンデンサ極板、または1つの抵抗構造を含む、ことを特徴とする電子装置。請求項8に記載の電子装置において、前記一組の導電構造は能動装置を含む、ことを特徴とする電子装置。請求項8に記載の電子装置において、前記一組の導電構造はコイルの少なくとも一部を含み、前記フェロイック回路素子は誘導性特性を示す、ことを特徴とする電子装置。請求項8に記載の電子装置において、前記電子装置は、携帯電話、電子タブレット、電子リーダー、モバイルコンピュータ、デスクトップコンピュータ、サーバーコンピュータ、テレビ受像機、音楽プレーヤ、パーソナル健康管理装置、発光ダイオードLED、またはLEDを含む装置である、ことを特徴とする電子装置。フェロイック媒体と、前記フェロイック媒体中に少なくとも部分的に埋め込まれた一組の導電構造と、を含むフェロイック回路素子において、前記フェロイック媒体と前記一組の導電構造は基板内に少なくとも部分的に埋め込まれる、ことを特徴とするフェロイック回路素子。請求項13に記載のフェロイック回路素子において、前記一組の導電構造はコイルの少なくとも一部を含み、前記フェロイック回路素子は誘導性特性を示す、ことを特徴とするフェロイック回路素子。請求項13に記載のフェロイック回路素子において、前記一組の導電構造は少なくとも2つのプレートを含み、前記フェロイック回路素子は容量性特性を示す、ことを特徴とするフェロイック回路素子。請求項13に記載のフェロイック回路素子において、前記基板はPCBまたは電子部品のパッケージである、ことを特徴とするフェロイック回路素子。請求項13に記載のフェロイック回路素子において、前記フェロイック回路素子はESD事象に対して電子部品を保護する、ことを特徴とするフェロイック回路素子。請求項17に記載のフェロイック回路素子において、前記フェロイック回路素子と前記電子部品は、携帯電話、電子タブレット、電子リーダー、モバイルコンピュータ、デスクトップコンピュータ、サーバーコンピュータ、テレビ受像機、音楽プレーヤ、映像ディスプレイ、パーソナル健康管理装置、発光ダイオードLED、またはLEDを含む装置内に配置される、ことを特徴とするフェロイック回路素子。本発明の様々な実施形態による装置における過電圧事象に対する保護は装置内に電圧切り替え可能誘電性材料VSDvoltageswitchabledielectric材料またはVSDMvoltageswitchabledielectricmaterialを取り込むことを含んでもよい。当業者は過電圧事象が複数の事象を包含することを認識することになるが、ESD静電放電は本明細書では過電圧事象を一般的に説明するために使用されることがある。通常、VSD材料は、損傷される可能性として不可逆的に損傷される前に高い信号電圧、電流強度、エネルギーまたは電力レベルの存在下で電流を導くまたはそうでなければ動作するための限られた能力を有してもよい。加えて、VSD材料はまた、通常は動作仕様内である電気信号が余りに長い間持続する場合に損傷されるかもしれない例えば、VSD材料はこのような信号を導く間に加熱し最終的に故障するかもしれない。例えば、VSD材料は、100ナノ秒未満続く10kVの電圧レベルを有する入力信号に晒されれば正常に機能することができると考えられるが、信号が数ミリセカンドを越えて印加され続ければ損傷されるかもしれない。VSD材料が損傷される前に高レベルの電圧、電流、電力またはエネルギーに耐える能力は、VSD材料の特定の組成、対応VSD材料構造の特定の特性例えば、より大きな物理的寸法を有するVSD材料構造はより高い電流密度を導くことができると考えられる、対応回路アーキテクチャ、他のESD保護部品の存在、VSD材料が取り込まれる装置の特性などの様々な要因に依存すると考えられる。様々な実施形態では、VSD材料は層または構造として装置内に埋め込まれており、ESD信号の少なくとも一部を装置を介し地面に安全にシャントするまたはそうでなければESD信号の少なくとも一部を所定の点へ導くように構成される。一実施形態では、フィルタなどの保護回路は有用な信号を伝達し過電圧の高周波数成分を阻止するための装置内に組み込まれ、一方、VSD材料はESDが発生したときの電圧の上昇に対応する。フィルタはまた、層、構造またはビアとして装置内に埋め込まれてもよい。本発明の様々な実施形態によるVSD材料は電圧の関数として非線形抵抗を示す材料である。VSD材料は非線形抵抗を示すが、非線形抵抗を示すすべての材料がVSD材料だとは限らない。例えば、その抵抗が温度の関数として変化するが電圧の関数としてはほとんど変化しない材料は本発明の実施形態の目的のためのVSD材料とはみなされないであろう。様々な実施形態では、VSD材料はまた、電流、エネルギー場強度、光または他の電磁放射入力、および/または他の同様なパラメータなどの追加の動作パラメータの関数として非線形抵抗変化を示す。VSD材料により示される電圧の関数としての抵抗の変化としては、高抵抗状態から低抵抗状態までの遷移が挙げられる。この遷移は、固有電圧、固有電圧レベル、切り替え電圧、または切り替え電圧レベルと様々に呼ばれることがある特定電圧値の辺りで発生する。固有電圧は、VSD材料の様々な配合に対し異なるかもしれないが、所与の配合では比較的安定している。特定の配合の固有電圧は、温度、および/または光、赤外線、UV、マイクロ波、および/または同種のものを含む様々な波長における入射電磁エネルギーなどのパラメータの関数であってもよい。所与のVSD材料組成に関しては、固有電圧レベルは単位長当たりの電圧として定義されることがある。この場合、固有電圧レベルに達するおよび、結果的に、VSD材料がほぼ導電性になる前にVSD材料の構造に印加されなければならない実効電圧は、電圧が印加される2点間に配置されるVSD材料の量、体積、深さ、厚さ、幅または長さの関数そして可能性としてまた、相対的形状、ジオメトリ、密度変化、VSD材料構造に関係する他の類似変数の関数であってよい。これらの場合、固有電圧レベルは1ミル当たりのボルトV/ミルまたは1ミリメートル当たりのボルトV/mmの表現で定義されてもよい。逆に、電圧が印加される2点間の既知の距離を有するVSD材料の構造に関しては例えば、VSD材料層の厚さが知られており、電圧が層の厚さ全体にわたって印加される場合、固有電圧は絶対電圧として定義されてもよい例えば、このVSD材料構造の電圧の切り替えが特定値としてボルトで規定されてもよい。したがってVSD材料の固有電圧は、VSD材料が未定義の物理的形状、寸法、または体積を有するVSD材料構造としてまたは既知の寸法特性を有する特定構造として考えられるかどうかに依存して、単位長当たりの電圧値としてまたは特定電圧値として定義されてもよい。単純のために、本特許における説明は様々な実施形態との関連では絶対電圧値の表現で固有電圧を参照するかもしれないが、それぞれの場合、単位長当たりボルトの表現の対応固有電圧は、それぞれのVSD材料構造の寸法特性を考慮することにより適切な変換を介し得ることができる。VSD材料は、それぞれの固有電圧レベルより下の電圧ではほぼ非導電性すなわち、ほぼ絶縁性であるのでほぼ絶縁体として振る舞うと考えられる。これを絶縁状態と呼ぶことがある。固有電圧レベルより下の電圧少なくとも固有電圧レベルより上の電圧と比較してを低電圧と呼ぶことがある。固有電圧レベルより下のこのような動作状態では、本発明の実施形態において提供されるVSD材料はまた、半導体製造工程において基板として機能するのに好適な半導体材料と同様に半導体の属性を有するとみなしてよい。VSD材料は、電圧の大きさが固有電圧レベル未満である場合は正電圧と負電圧の両方に対しほぼ絶縁体として振る舞う。固有電圧レベルより上の電圧では、本発明の様々な実施形態によるVSD材料は、実質的に電気抵抗を有しないことによりまたは比較的低い抵抗を有することによりほぼ導体として振る舞う。これを導電状態と呼ぶことがある。固有電圧レベルより上の電圧を高電圧と呼ぶことがある。VSD材料は、電圧の大きさが固有電圧レベルより高い場合は正電圧と負電圧の両方に対して導電性またはほぼ導電性である。固有電圧は正または負のいずれであってよい。理想モデルでは、本発明の様々な実施形態において提供されるVSD材料の動作は、固有電圧より低い電圧では無限抵抗を、固有電圧より高い電圧では零抵抗を有するとして近似される。しかしながら正常動作条件では、VSD材料は通常、固有電圧より低い電圧では高いが一定の抵抗を、固有電圧より高い電圧では低いが非零抵抗を有する。一例として、特定のVSD材料では、低電圧における抵抗と高電圧における抵抗の比は大きな値に近づく例えば、103、106、109、1012、またはそれ以上の範囲内と予想することができる。理想モデルでは、この比は無限である、またはそうでなければ非常に高いと近似してよい。本発明の様々な実施形態において提供されるVSD材料は、低電圧状態と高電圧状態の両方においてその動作の高い再現性すなわち可逆性を示す。いくつかの実施形態では、VSD材料は、固有電圧レベルより下の電圧においてほぼ絶縁体または誘電体として振る舞うすなわち、ほぼ非導電性であり、非常に高いまたはほぼ無限の電気抵抗を示す。このときVSD材料は、固有電圧レベルより上の電圧で作動される場合はほぼ導電性となり、次に固有電圧より低い電圧ではほぼ絶縁体または誘電体に再びなるように切り替わる。VSD材料は、入力電圧レベルが固有電圧より低い電圧と固有電圧より高い電圧の間を遷移する場合、これらの2つの動作状態の間を不定数回交互に切り替えし続けることができる。これらの2つの動作状態間を遷移する間、VSD材料は一定レベルのヒステリシスを受け、これにより固有電圧レベル、切り替え応答時間、またはVSD材料の他の動作特性をある程度変更することがある。本発明の様々な実施形態において提供されるVSD材料は低電圧状態と高電圧状態においてその動作の一貫性すなわち予測可能な振る舞いを示す。様々な実施形態では、VSD材料は、ほぼ同様なやり方で固有電圧より低い様々な電圧レベルに対応する例えば、VSD材料の出力信号は、固有電圧レベルより下の電圧を有する広範囲の入力信号に対しほぼ予測可能である。低電圧では、VSD材料は限られた信号エンベロープ内に実質的に制限されることが期待できる。例えば、所与の入力信号に応答して、出力信号形状は特定電圧応答帯域内に収まることが期待できる。同様に、様々な実施形態では、VSD材料はほぼ同様なやり方で固有電圧レベルより上の様々な電圧に応答する。例えば、VSD材料の出力信号は、固有電圧レベルより上の電圧を有する広範囲の入力信号に対してほぼ予測可能である。したがってVSD材料は限られた信号エンベロープ帯域内に実質的に制限されることが期待できる例えば、信号振幅、エネルギー、応答時間、位相、および/または帯域幅の意味で。本発明の実施形態によるVSD材料がほぼ絶縁性の場合の低電圧条件とVSD材料がほぼ導電性の場合の高電圧条件間の遷移は、ほぼ予測可能であり、そして限られた信号振幅のエンベロープと限られた切り換え時間の範囲内に実質的に制限されると予測される。理想モデルでは、固有電圧を上回る入力ステップ関数信号に応答してVSD材料がほぼ絶縁体の状態からほぼ導体の状態まで遷移するのにかかる時間は零と近似することができる。すなわち、遷移はほぼ瞬間的であると近似することができる。同様に、理想モデルでは、VSD材料が固有電圧を下回る入力ステップ関数信号に応答してほぼ導体の状態からほぼ非導体の状態まで遷移するのにかかる時間は零と近似することができる。この逆の遷移もまた、ほぼ瞬間的であると近似することができる。しかしながら正常動作条件下では、VSD材料のこれら遷移時間の両方は共に非零である。通常、このような遷移時間は小さく、可能な限り小さいこと例えば、約10-6秒、10-9秒、10-12秒、またはそれ以下の範囲内が好ましい。VSD材料の配合と特性のより詳細に関しては、参照によりその全体を本明細書に援用する2011年1月18日にKosowskyらに発行された米国特許第7,872,251号明細書、表題FormulationsforVoltageSwitchableDielectricMaterialHavingaSteppedVoltageResponseandMethodsforMakingtheSameを参照されたい。ほぼ導電状態では、本発明の様々な実施形態によるVSD材料は、電子部品を保護するために入力電気信号をアースまたはそれぞれの回路または装置内の別の所定の点にシャントする。様々な実施形態では、所定の点はアース、仮想アース、シールド、安全アース等である。本発明の様々な実施形態によるVSD材料により作動されるおよび/または保護することができる電子部品の例としては、a回路素子、回路構造、表面実装電気部品例えば、抵抗、コンデンサ、インダクタ、PCBまたは他の回路基板、電子装置、電子サブシステム、電子装置、b任意の他の電気的、磁気的、マイクロマシン構造MEMS:microelectromechanicalstructureまたは同様な素子、構造、部品、システムおよび/または装置、c電気信号を使用することによりデータを処理または送信し動作する、または電気信号により損傷されるかもしれない任意の他のユニット、d上記特定されたa、bおよび/またはcの任意の組み合わせ、が挙げられる。様々な実施形態におけるVSD材料は、ギャップを少なくとも部分的に埋めるようにまたはそうでなければギャップに跨るようにギャップ内に配置されることにより、層または物理構造として表面上に配置されることにより、または基板内に少なくとも部分的に埋め込まれることにより、導体および/または回路素子間を分離することができ、これにより固有電圧レベルより下の正常電圧においてそれぞれの導体および/または回路素子がほぼ電気的に連通しないようにする。固有電圧レベルより上の電圧では、電流はVSD材料を介しそれぞれの導体および/または回路素子間を通る。本発明の様々な実施形態によるVSD材料はポリマベースであり、充填ポリマを含んでもよい。充填ポリマは、金属、半導体、セラミック等の粒子材料を含んでもよい。本発明の様々な実施形態に従って使用されてよいVSD材料の様々な組成の例は、例えば2011年3月17日公開の米国特許出願公開第2011/0062388-A1号明細書に記載されている。本発明の様々な実施形態によると、VSD材料は1つまたは複数のフェロイック材料を含んでよい。1つまたは複数のフェロイック材料を含むVSD材料はフェロイックVSD材料と称することがある。いくつかの実施形態では、1つまたは複数のこのようなフェロイック材料はフェロイック粒子としてVSD材料ポリマ組成中に導入されてよく、このようなフェロイック粒子は他の構成粒子と共にポリマ組成中に分散されてもよい。例えば、フェロイック粒子を含むVSD材料ポリマ組成は、フェロイック粒子が組成中にほぼ一様に分散するまで長期間例えば、8時間、12時間、またはそれ以上混合されてもよい。VSD材料ポリマ組成内の粒子の分布を参照すると,粒子をほぼ一様に分布させることは、平均してそれぞれの粒子が材料中に一様に分散することを意味するが、ポリマ組成の限られた下位部分でこのような粒子の限定的凝集が一定の統計的確率で起こるということは確かに可能である。しかしながら、全体として、VSD材料の全体量またはこのようなVSD材料の十分に大きな下位部分を考慮すると、それぞれの粒子は混合物中に一様に分散すると考えられ、それぞれのVSD材料の振る舞いをモデル化する際、粒子は一様に分散されるようにモデル化することができる。図2Aに、フェロイック粒子252を含む例示的なVSD材料250を示す。VSD材料250は、結合媒体254例えば、ポリマまたは溶媒中に分散した一組のフェロイック粒子252を含んでよい。図2AのVSD材料250などのフェロイックVSD材料は、エポキシレジン、溶媒、または他の媒体中に分散される1つまたは複数のタイプのフェロイック粒子252またはフェロイック材料254を含んでよい。このようなフェロイックVSD材料250はさらに、カーボンナノチューブ、他の高アスペクト粒子、有機および/または無機粒子と材料、導電性および/または半導体粒子または材料、階段状バンドギャップ粒子、1つまたは複数の表面層により囲まれた1つまたは複数の核を含む粒子、および/またはこのような表面層が改質されてよいおよび/または改質されなくてもよい1つまたは複数の表面層を含む粒子、を含む1つまたは複数の追加のタイプの粒子と材料を含んでよい。本発明の様々な実施形態によるフェロイックVSD材料250を生成するためにVSD材料組成中に導入されてもよいフェロイック粒子252またはフェロイック材料254の例としては、ニッケル、ニオブ、チタン酸バリウム、ビスマスフェライト、灰硼鉱、他のフェライト例えば、Fe2O3、強誘電体ポリマ、テルル化ゲルマニウム、タンタライト鉛スカンジウム、ジルコニウム酸チタン酸鉛、ニオブ酸リチウム、フッ化ビニリデン樹脂、酒石酸ナトリウムカリウム、チタンリン酸カリウム、フェロイック特性を有するまたはそうでなければそれぞれのVSD材料組成と適合する他の材料が挙げられる。一実施形態では、フェロイックVSD材料250は、約9の体積割合でAlfaAesarから入手可能な20-30nmAPS粉の形式の酸化鉄Fe3O4、約13の体積割合でNovametSpecialtyProductsから入手可能な4SP-10ニッケル粉、約6の体積割合でJFEMineralCompany,LTDから入手可能なNFP401Sニッケル粉の3つのタイプのフェロイック粒子252の組み合わせを含む。一実施形態では、フェロイックVSD材料250は、約30の体積割合でAlfaAesarから入手可能な20-30nmAPS粉の形式の酸化鉄Fe3O4のタイプのフェロイック粒子252の組み合わせを含む。一実施形態では、フェロイックVSD材料250は、約20の体積割合でNovametSpecialtyProductsから入手可能な4SP-10ニッケル粉と、約8の体積割合でJFEMineralCompany,LTDから入手可能なNFP401Sニッケル粉の2つのタイプのフェロイック粒子252の組み合わせを含む。一実施形態では、フェロイックVSD材料250は、約7の体積割合でAlfaAesarから入手可能な20-30nmのAPS粉の形式の酸化鉄Fe3O4、約20の体積割合でNovametSpecialtyProductsから入手可能な4SP-10ニッケル粉、および約8の体積割合でJFEMineralCompany,LTDから入手可能なNFP401Sニッケル粉の3つのタイプのフェロイック粒子252の組み合わせを含む。VSD材料250の固有電圧レベルはフェロイック粒子252が当該材料中に分散するときに変化することがある。したがってフェロイックVSD材料250の異なる組成は、実験的に決定されるかまたは可能性として様々なモデリング技術を使用して評価されることができる異なる固有電圧レベルを有することができる。フェロイックVSD材料250は電圧依存特性を有する構造を作製するために使用されてもよい。例えば、ある構造は低電圧においてコンデンサまたはインダクタとして振る舞い、高電圧において抵抗として振る舞うことができる。固有周波数依存インピーダンス応答例えば、コンデンサとインダクタを有する装置に関しては、VSD材料250を取り込むことにより、周波数と電圧の両方の関数であるインピーダンスを有する装置を得ることができる。一実施形態では、VSD材料中に1つまたは複数のフェロイック材料252例えば、強磁性、強誘電、フェリ磁性または強弾性材料を含むことにより、結果のフェロイックVSD材料250は増加された磁気透過率を得る。このような増加された磁気透過率により、それぞれのフェロイックVSD材料250が、周波数依存インピーダンスを示すインダクタ、コンデンサまたは他の電子回路素子内のフェロイック材料の従来の機能を行えるようにしてもよい。したがってフェロイックVSD材料250は、フェロイックVSD材料250の固有閾値電圧を越える電気信号をアースするように導通することにより過電圧保護の役割を果たすこともできるであろうフェロイックインダクタおよびフェロイックコンデンサなどのフェロイック回路素子内のフェロイック材料を置換してもよい。図2Bに、本発明の実施形態による電子部品230を保護するためのVSD材料204を取り込む回路200を示す。回路200は装置であってもよいし、または装置内に組み込まれてもよい。様々な実施形態では、電子部品230は、チップ、抵抗、インダクタ、コンデンサ、ダイオード、トランジスタ、および/または過電圧状態に敏感な同種のものを含む。図2Bに示す回路200のアーキテクチャと動作は、2011年4月28日出願の米国特許出願第13/096,860号明細書、表題EmbeddedProtectionAgainstSpuriousElectricalEventsに詳細に開示されており、参照によりその全体を本明細書に援用する。図2Bの実施形態におけるVSD材料204は導体210に接続される。図2Bに示す導体210は、電子部品230へ信号202を送る電気経路または回路の一部である。ESDパルスなどの潜在的入力過電圧信号202’は信号202に印加され、導体210に結合されるかもしれない。しかしながら回路200は、過電圧信号202’の損傷する可能性がある部分の電子部品230への伝播を制限するためにVSD材料204を使用するように構成される。過電圧信号202’は、比較的高い電圧、比較的高い電流、または電子部品を破損するかもしれない他の特性を示すことがある電気信号である。図2BのVSD材料204は、入力電圧が固有電圧レベルを越えたときにノード208を第2の点206へ電気的に接続するように構成された装置として示される。図2Bは、単一のVSD材料204を含むものとして回路200を示すが、VSD材料204の2つ以上の実施態様を利用し得る例えば、VSD材料の第2の構造が導電リード212とアースまたは第2の点206と同様な他の点との間に配置されてもよいということは当業者らにより容易に認識されるだろう。さらにVSD材料204の様々な実施形態は、基板の層、基板上に配置されたパターン、装置、基板内に埋め込まれた装置、ビア内に埋め込まれた装置、分離材料等として構成されたVSD材料を含む。いくつかの実施形態では、VSD材料204は、PCBまたは別の回路基板などの基板内に埋め込まれたVSD材料の構造である。VSD材料204は、VSD材料の層または基板の表面上に配置されたVSD材料の構造であってよい。VSD材料204は、VSD材料の層として構成されるか、または基板の内部に層として配置されるまたはそうでなければPCBの主水平面と平行なVSD材料の構造として構成されてもよい。VSD材料204はまた、基板の一般面に対して垂直方向または斜め方向に少なくとも部分的に配置されたVSD材料の構造を含んでもよい例えば、VSD材料は、PCBの2つ以上の層と交差する垂直構造として構築されてもよい。電子部品230はESD敏感集積回路例えば、シリコン、III-V材料、II-VI材料等で実施されるを含む様々な電子部品の任意のものであってよい。随意的に、電子部品230はオンチップESD保護素子232を含む。図2Bの電子部品230は導電リード212を介し導体210と電気的に連通している。いくつかのケースでは、電子部品230は表面実装チップ例えば、表面実装装置SMD:SurfaceMountedDevice規格によるである。本発明の実施形態によると、回路200は過電圧信号202’から電子部品230を保護するための回路素子220を含む。様々な実施形態では、回路素子220は、1つまたは複数の抵抗、1つまたは複数のインダクタ、1つまたは複数のコンデンサ、1つまたは複数のダイオード、1つまたは複数のトランジスタ、1つまたは複数のフィルタ例えば、1つまたは複数の低域通過、帯域通過、高域通過フィルタまたはフィルタ段の様々な組み合わせ、任意の他の受動または能動回路素子または電子部品、これらの任意の組み合わせであってもよいし、またはそれらを含んでもよい。回路素子220は、単一の電子部品または電子部品の組み合わせを含んでよく、電子部品230の部分的または全体的ESD保護を提供するように使用されてもよい。本発明の実施形態によると、図2Bに示す回路素子220などのESDおよび他の過電圧事象に対する保護に使用することができる回路素子は、フェロイック材料中に導電構造を少なくとも部分的に埋め込むことにより製作された埋め込み回路素子であり、フェロイック材料は基板中に少なくとも部分的に埋め込まれる。一実施形態では、回路素子は一組の導電構造を含み、導電構造の少なくとも1つのサブセットはフェロイック材料中に少なくとも部分的に埋め込まれ、回路素子はPCB内に少なくとも部分的に埋め込まれる。一実施形態では、回路素子は一組の導電構造を含み、導電構造の少なくとも1つのサブセットはフェロイック材料中に少なくとも部分的に埋め込まれ、回路素子は個別集積回路ICのパッケージ内に少なくとも部分的に埋め込まれる。フェロイック媒体中に少なくとも部分的に埋め込まれた導電構造を含み、本発明の実施形態に従って基板内に少なくとも部分的に埋め込まれた回路素子は、埋め込みフェロイック回路素子と称することがある。本発明の実施形態によるインダクタである埋め込みフェロイック回路素子は埋め込みフェロイックインダクタと称することがある。本発明の実施形態によるコンデンサである埋め込みフェロイック回路素子は埋め込みフェロイックコンデンサと称することがある。本発明の実施形態によると、図2Bに示す回路素子220などのESDと他の過電圧事象に対する保護のために使用されてよい回路素子は、フェロイックVSD材料中に少なくとも部分的に導電構造を埋め込むことにより製作された埋め込みインダクタ素子である。本発明の実施形態によると、導電構造の少なくとも1つのサブセットがフェロイックVSD材料であるまたはフェロイックVSD材料を含む媒体中に少なくとも部分的に埋め込まれた一組の導電構造を含む回路素子は、フェロイックVSDM回路素子またはフェロイックVSD材料回路素子と称されることがある。一実施形態では、フェロイックVSD材料回路素子は基板内に少なくとも部分的に埋め込まれる。本発明の実施形態により基板内に少なくとも部分的に埋め込まれたフェロイックVSD材料回路素子は埋め込みフェロイックVSD材料回路素子と称されることがある。1つの実施態様では、基板はPCBであり、埋め込みフェロイックVSD材料回路素子はPCB内に少なくとも部分的に埋め込まれる。1つの実施態様では、基板は個別集積回路ICをパッケージングしたものであり、埋め込みフェロイックVSD材料回路素子は個別集積回路のパッケージ内に少なくとも部分的に埋め込まれる。本発明の実施形態によるインダクタである埋め込みフェロイックVSD材料回路素子は、埋め込みフェロイックVSD材料インダクタと称されることがある。本発明の実施形態によるコンデンサである埋め込みフェロイック回路素子は埋め込みフェロイックVSD材料コンデンサと称されることがある。埋め込みフェロイックVSD材料回路素子については、図4Bの実施形態に関連して以下にさらに検討される。明確化のため、特に明記しない限り、埋め込みフェロイック回路素子、フェロイックVSD材料回路素子、または埋め込みフェロイックVSD材料回路素子のアーキテクチャを参照するために本特許に使用された場合、用語導電構造は、対応するフェロイック材料またはフェロイックVSD材料中に少なくとも部分的に埋め込まれ、それぞれの回路素子の誘導性、容量性、抵抗性、または他のインピーダンス関連機能を実行するより大きな導電構造を参照するように意図されており、強磁性またはVSDM特定機能を実行するために対応フェロイック材料またはフェロイックVSD材料中に配置された導電性粒子または材料を参照するように意図されていない。同様に、特に明記しない限り、埋め込みフェロイック回路素子、フェロイックVSD材料回路素子、または埋め込みフェロイックVSD材料回路素子のアーキテクチャを参照するために本特許に使用された場合、用語導電構造は、基板内に埋め込まれ基板の表面上に配置されるまたはそうでなければ電子回路の独立したインダクタ、抵抗、コンデンサまたは他の部品を接続するパターン化金属例えば、銅トレースを参照するように意図されていない。例えば、特に明記しない限り、フェロイックVSD材料インダクタまたは埋め込みフェロイックVSD材料インダクタ内の一組の導電構造を参照する場合、それぞれの一組の導電構造は、誘導コイル、誘導コイルの一部、またはそれぞれのフェロイックVSD材料インダクタまたは埋め込みフェロイックVSD材料インダクタの内部のVSD材料全体またはその一部に配置された複数の誘導コイルループであってよいが、特記しない限り、それぞれの一組の導電構造は、カーボンナノチューブまたは金属粒子などのVSD材料中に配置されたナノスケール導電性粒子または材料を指すものではないであろう。一実施形態では、過電圧保護の設計は回路素子220および/または電子部品230と電気的に連通したVSD材料204を含む。いくつかの実施形態では、VSD材料204は、導体210に接続された回路素子220の側例えば、リード、ポート、コネクタ、ピン等と電気的に連通している。VSD材料204は電気的アースまたは他の部品に接続されてもよい。様々な実施形態では、回路素子220は、電圧フィルタ、電流振幅フィルタ、および/または周波数フィルタとして機能する埋め込みフェロイック回路素子、フェロイックVSD材料回路素子、または埋め込みフェロイックVSD材料回路素子であるか、またはそれらを含む。例えば、回路素子220は、高域通過フィルタ、低域通過フィルタまたは帯域通過フィルタとして構成されてもよい。回路素子220は、歪みまたは減衰の無いまたは減衰のほぼ無い第1の電圧または電流例えば、電子部品230の通常動作に関連するを送り、異常事象例えば、過電圧またはESD事象に関連する第2の電圧または電流全体またはその一部を阻止することができる。例えば、回路素子220は、標準周波数または設計周波数で信号202を送信するために低域通過フィルタとして構成されてもよい。高周波数成分を含むESD型過電圧信号202’が発生すると、回路素子220は過電圧信号202’の高周波数成分全体またはその一部を阻止することができる。過電圧信号202’の全体または部分的阻止により、電子部品230が損傷される前に高電圧条件に応答して導電状態に切り替わるのに十分な時間をVSD材料204に与えることができる。回路素子220のインピーダンスは、通常は電子部品230を損傷しないであろう電圧例えば、チップ仕様に依存して40ボルト未満、24ボルト未満、12ボルト未満、5ボルト未満、および/または3ボルト未満の電圧において信号202を通すように選択されてもよい。回路素子220のインピーダンスはさらに、高電圧および/または損傷する可能性のある電圧例えば、100ボルトより高い、1000ボルトより高い、10kVより高いなどにおいて過電圧信号202’を阻止するように選択されてよい。過電圧信号202’が阻止される電圧の選択は、部品230仕様および/または過電圧信号202’の周波数成分に基づいてよい。図1A、1B、1C、1Dに関連して検討した個別フェロイックインダクタ等の個別フェロイック部品と本発明の実施形態による埋め込みフェロイック回路素子との置換は様々な利点を提供する。それらの利点のいくつかとして以下のものが挙げられる。a埋め込みフェロイック回路素子は基板製造中の様々な時点でPCBなどの基板内に予め構築されてもよい。したがって個別フェロイック部品を後で追加する必要性が避けられる。b装置のESD保護の設計をより高いレベル例えば、システムレベルまたはPCBのレベルで行なうことができる。したがって過電圧保護は、複数の部品全体にわたってまたはシステム全体またはサブシステム全体にわたって最適化されることができる。対照的に、個別フェロイック部品を使用することは、特定の部品または部品群が保護されることを越える最適化には至らないことがしばしばである。c個別フェロイック部品を使用するコストは、基板内に予め構築された埋め込みフェロイック回路素子を使用することにより回避または実質的に減少することができる。本発明の様々な実施形態によると、図2BのVSD材料204、回路素子220、部品230は電子装置内に取り込まれる。例えば、VSD材料204の構造によりそして回路素子220により保護される電子部品230は、半導体チップまたは別の集積回路IC例えば、マイクロプロセッサ、制御装置、メモリチップ、RF回路、ベースバンド処理装置等、発光ダイオードLED、MEMSチップまたは構造、または電子装置の内部に配置される任意の他の部品または回路素子であってよい。本発明の実施形態による、ESD事象または他の電気的入力信号に対して保護される部品を含んでよいこのような電子装置の例としては、携帯電話、電子タブレット、電子リーダー、モバイルコンピュータ例えば、ラップトップ、デスクトップコンピュータ、サーバーコンピュータ例えば、サーバー、ブレード、マルチプロセッサスーパーコンピュータ、テレビ受像機、映像ディスプレイ、音楽プレーヤ例えば、ポータブルMP3音楽プレーヤ、パーソナル健康管理装置例えば、脈拍モニタ、心臓モニタ、距離モニタ、温度モニタ、または健康管理におけるアプリケーションを有する任意の他のセンサ素子、発光ダイオードLEDおよびLEDを含む装置、照明モジュール、電気または電気機械信号を使用してデータを処理するまたはそうでなければ格納する任意の他の消費者および/または工業装置が挙げられる。他の例としては、衛星、軍装備品、航空機器、海上装置が挙げられる。過電圧信号202’は、装置内の所定の電気経路を介し到達する例えば、PCB内の導電線を介し電気回路内の信号線上で、または意図しない経路例えば、携帯電話の外部カバーから意図しない導電経路または部分的導電経路に沿って、装置の外からアクセス可能なデータポートから空気を介したアーク放電を介し到達する可能性がある。図2BのVSD材料204はノード208と第2の点206間に配置される。様々な実施形態では、ノード208と第2の点206の1つまたは両方は、基板の内部である例えば、PCBの層内に埋め込まれる、または基板の表面上に例えば、PCBの表面上の導電線上にある、または基板の外例えば、PCBに接続されたコネクタまたはピン上である。一実施形態では、VSD材料204と回路素子220は過電圧事象に対して保護すべき装置に接続するコネクタ内に組み込まれ、電子部品230は装置内に組み込まれる。このようなコネクタの例としては、電源コネクタ、USBコネクタ、イーサーネットケーブルコネクタ、HDMIコネクタ、または直列、並列、または他のタイプのデータ、信号、または電力送信を容易にする任意の他のコネクタが挙げられる。一実施形態では、VSD材料204は過電圧事象に対して保護すべき装置に接続するコネクタ内に組み込まれ、回路素子220と電子部品230は装置内に組み込まれる。このような実施形態では、VSD材料の構造とフェロイック回路素子任意の埋め込みフェロイック回路素子を含むは、装置に接続されるケーブル内に直接組み込まれることができ、ケーブルが接続されるとESDまたは他の過電圧信号保護をそれぞれの装置に提供することができる。このような実施形態は、コネクタの価値を高めるおよび/または装置が受けるESD損傷の確率を低減するために使用することができる。ノード208は、過電圧信号202’などの損傷する可能性のある電気的信号が伝搬するかもしれない経路内に含まれる。図2Bに示すように、回路素子220とVSD材料204はノード208に直接接続される。いくつかの実施形態では、追加の部品がノード208とVSD材料204間および/またはノード208と回路素子220間に配置されてもよい。様々な実施形態では、第2の点206は、アース、仮想アース、シールド、安全アース、パッケージシェル、導電線、部品への直接または間接接続部、任意の他の電気経路に沿った点、またはこれらの任意の組み合わせである。第2の点206はアースに直接接続されるものとして図2Bに示されるが、第2の点206は事実上、任意の所定のネット、電位、または過電圧信号202’全体またはその一部が送られてよいまたは電気信号が受け取られてよい装置内の他の基準または点であってよい。いくつかの実施形態では、VSD材料204は部品230に部分的過電圧保護を提供する。ESDパルスなどの過電圧信号202’が発生すると、VSD材料204はほぼ導電状態に切り替わる。ほぼ導電性になると、VSD材料204は、過電圧信号202’の少なくとも第1の部分を第2の点206へシャントし、これにより過電圧信号202’をノード208において減衰するように構成される。この構成では、全過電圧信号202’よりむしろ過電圧信号202’の減衰された第2の部分が電気部品230に到達するかもしれない。過電圧信号202’の少なくとも一部を第2の点206へ転送し過電圧信号202’の減衰された部分を部品230へ送ることにより、VSD材料204は、過電圧信号202’の転送された部分が部品230に到達するのを防止し、これにより少なくとも部分的過電圧保護を部品230に与える。過電圧信号202’の減衰された部分は、回路素子220を使用することによりさらに減衰することができる。ノード208において減衰された過電圧信号202’の一部は、部品230に到達する前に回路素子220を使用することによりさらに減衰することができ、この場合、部品230はノード208において存在するより小さい過電圧信号202’の一部分を受け取る。いくつかの実施形態では、部品230に送られる過電圧信号202’の減衰された部分は回路素子220の両端で電圧降下する。この電圧降下を制御することにより例えば、図3の実施形態に関連して以下に検討されるように開発された保護装置特性に従って生成された適切な設計仕様により、部品230において受け取る電圧と電流は、損傷しないレベルまたはそうでなければ所定のレベルまで減少することができる。あるいは、一実施形態では、全過電圧信号202’またはほぼ全過電圧信号202’はVSD材料204により第2の点206へ送られる。この場合、ノード208から部品230まで送られる過電圧信号202’の電流または電圧は無いかまたは実質的に無い。一実施形態では、VSD材料204のクランプ電圧すなわち、VSD材料がほぼ導電性になったときにノード208において測定され得る電圧は、部品230が安全に耐えることができるであろう最大電圧より高い。したがってこの実施形態では、回路素子220のインピーダンスは、リード212において受ける電流および/または電圧を部品230がより安全に耐えることができる低減レベルまでさらに減衰するように構成されてよい。通常、本発明の様々な実施形態は、部品230を損傷する可能性があるノード208に存在する過電圧信号202’の様々な成分の信号の特性のいずれかまたはすべを減衰または抑制する伝達関数を有する回路素子220を生成するように実施することができる保護装置特性を提供することができる。本発明の実施形態による回路素子により減衰または抑制されることができる過電圧信号または他の電気信号の信号特性の例としては、電圧、電流、周波数および/または帯域幅例えば、予想周波数スペクトラム、時間値、および/またはパルス波形が挙げられる。回路素子220は、VSD材料204が導電状態に切り替わる間に過電圧信号202’を一時的に阻止するように構成されてよい。いくつかの実施形態では、過電圧信号202’は、急速に上昇する前縁を有するESDパルスなどのパルスを含む。VSD材料204は迅速に切り替わるように構成されるかもしれないが、VSD材料の応答時間は通常、非零時間遅延になりやすい。いくつかのESDパルスの前縁は回路200内のVSD材料204の応答時間より速く上昇することがある。したがってノード208における電圧は電子部品230の損傷閾値を瞬間的に越える可能性がある。回路素子220は、高速立ち上がりパルスを特徴とするかもしれない高周波数成分を阻止するように構成された低域通過フィルタなどの素子を含んでもよい。いくつかの実施形態では、回路素子220は、立ち上りパルスが、VSD材料204の固有電圧未満である電圧レベルであるときに立ち上りパルスを阻止する。すなわち、電子部品230にさらなる保護を与えるために、回路素子220はVSD材料204が切り替わり始める前に過電圧事象を阻止するように構成されてもよい。したがって回路素子220は、VSD材料204が絶縁状態から導電状態に切り替わるのにかかる時間の間の過電圧信号202’の1つまたは複数の特性または成分例えば、過電圧信号202’のパルスの立ち上がり縁部を阻止することができる。様々な実施形態では、VSD材料が入力電気信号の少なくとも一部を迂回させる所定の点はアースであってもよいし、または1つまたは複数の他の電子部品保護されている電子部品と異なるに対する入力部であってもよい。図2Bの実施形態では、VSD材料204が過電圧信号202’の少なくとも一部を迂回させる点は、アースに直接接続されて示される第2の点206である。様々な実施形態では、VSD材料204の構造は基板内に埋め込まれる。ほぼ導電性になると、VSD材料204は基板を介し第2の点206に至る電気経路を提供する。本発明の様々な実施形態によるVSD材料の埋め込み構造は、ESD保護回路の一部として従来技術において使用されてきた従来の個別部品を上回る多くの利点を提供する。ESD保護回路の一部として従来技術において使用されてきた従来の個別ESD部品の例としては、コンデンサ、抵抗、インダクタ、ダイオード、個別部品可能性として、電圧切り替え型誘電性材料により製作された個別部品を含むが、このような個別部品はいかなる場合もいかなる基板内にもまたはPCBなどの装置のいかなる他の部品または部分内にも埋め込まれなかった、および上記の組み合わせが挙げられる。本発明の様々な実施形態に従ってVSD材料204などのVSD材料の構造を基板内に埋め込むことで様々な利点が提供される。それらの利点のいくつかとして、以下のものが挙げられる。a埋め込みVSD材料構造は製造中の様々な時点でPCBなどの基板内に予め構築されてもよい。したがって個別ESD部品を後で追加する必要性を回避することができる。bESD保護の設計をより高いレベルにおいて例えば、システムレベルまたはPCBのレベルにおいて行なうことができる。したがってESD保護は、複数の部品全体にわたってまたはシステム全体またはサブシステム全体にわたって最適化されることができる。対照的に、個別ESD部品を使用することは、特定の部品または部品群が保護されることを越えた最適化にはほとんどまたは全く至らないと考えられる。c個別ESD部品を使用するコストは、基板内に予め構築されたVSD材料の埋め込み構造を使用することにより回避または実質的に低減することができる。本発明の様々な実施形態では、VSD材料204、回路素子220、電子部品230の様々な組み合わせは、単一基板内にまたは互いに電気的に連通した複数の基板内に埋め込まれてもよい。いくつかの実施形態では、VSD材料204および/または回路素子220はプリント回路基板例えば、PCBスタックアップ内の層として作製される内に埋め込まれる。いくつかの実施形態では、回路素子220はビアを含む。随意的に、回路素子220は、適切な特性を有する材料で充填してもよいビア内に実装される。例えば、抵抗性ペースト例えば、銀ペーストにより充填されたビアは所望の抵抗例えば、めっきビアより高い電気抵抗だが所望の電流を導くために十分低い電気抵抗を有することができる。いくつかのケースでは、充填ビア回路素子220および/またはリード212として動作するは、層内に埋め込まれたVSD材料を別の層上に配置されたまたはそうでなければ基板に取り付けられた部品例えば、チップに接続する。フェロイック材料は層として配置されてよい。いくつかのケースでは、フェロイック材料の層はフェロイックVSD材料であってもよく、フェロイックおよび/またはVSD材料特性を活用する構造を作製するために適切な配線を使用してよい。いくつかの実施形態では、装置は、表面実装装置の必要性をなくす、または低減することができる埋め込み層で作製されてもよい。いくつかのケースでは、埋め込みインダクタは表面実装インダクタを置換または、必要サイズを低減することができる。埋め込みコンデンサは表面実装コンデンサを置換または、必要サイズを低減することができる。図3に、本発明の実施形態による電子部品の過電圧保護能力を設計するための例示的方法300を示す。方法300は、埋め込みフェロイック回路素子、フェロイックVSD材料回路素子、および/または埋め込みフェロイックVSD材料回路素子であるかまたはそれらを含む回路素子220などの回路素子を設計する工程を提供する。図3の実施形態の工程310では、フェロイック装置の仕様を受け取る。様々な実施形態では、埋め込みフェロイック装置は、可能性として基板内例えば、PCBまたはICパッケージ内に埋め込まれた回路素子、フェロイックVSD材料回路素子、および/または埋め込みフェロイックVSD材料回路素子を含む。様々な実施形態では、上記仕様は、装置に接続される部品例えば、チップの仕様に加えて、必要なインピーダンス、周波数応答、容量、および/または同様なものを含む。例示的なチップ仕様は、チップおよび/またはパッケージを損傷すると予想できる所望の帯域通過、帯域阻止、インピーダンス、最大電圧、最大電流、最大電力、周波数範囲、周波数応答、および/またはこれらの時間的依存性を含む。工程320では、パッケージ仕様を受け取る。パッケージ仕様は、パッケージ内の1つまたは複数の層例えば、プリプレッグ材のにおいて利用可能な不動産を記載する1つまたは複数のデータを含んでもよいPCB設計仕様を含んでもよい。パッケージ仕様はまた、ESDまたは他の過電圧仕様を含んでよい。ESD仕様は、電圧、電流、周波数、時間的変化、ESDおよび/またはチップが保護され得る他の過電圧事象に関連する他の特性を含んでよい。工程330では、埋め込みフェロイック装置の構造を決定する。いくつかのケースでは、埋め込みフェロイック装置の構造としては、コンデンサ、インダクタ、抵抗、および/または他のESD保護装置を生成するために充填フェロイック材料またはフェロイックVSD材料と組み合わせられてよい導電線および/またはビアが挙げられる。いくつかのケースでは、埋め込みフェロイック装置の構造としては、埋め込みフェロイック回路素子、フェロイックVSD材料回路素子、および/またはプリプレッグ材スタックアップ内の1つまたは複数の層として配置されてよい埋め込みフェロイックVSD材料回路素子が挙げられる。様々な実施形態では、埋め込みフェロイック装置埋め込みフェロイック回路素子、フェロイックVSD材料回路素子、および/または埋め込みフェロイックVSD材料回路素子などは、図2Bの実施形態に示す電子部品230などの、過電圧事象に対して部品を保護する保護装置である。保護装置仕様は、その特性が所望の応答を生じると予想される等価回路を含んでよい。保護装置仕様は多くの抵抗、インダクタ、および/またはコンデンサ等を含んでよい。保護装置仕様は、様々な抵抗、インダクタ、コンデンサ等間の接続性を含んでよい。保護装置仕様は、VSD材料の有りまたは無しを含んでよく、VSD材料の特性例えば、切り替え電圧、クランプ電圧、トリガ電圧等を含んでもよい。図4Aに、埋め込みフェロイック回路素子、フェロイックVSD材料回路素子、または埋め込みフェロイックVSD材料回路素子のアーキテクチャを示す例示的構造またはスタックアップ400の一部を示す。一実施形態では、図4Aに示す例示的構造は図2Bの実施形態に示す回路素子220であってもよい。この例では、構造400は基板402プリント回路基板および/またはその層などおよび/または他のアセンブリを含む。一実施形態では、構造400は基板を含まないが、基板例えば、PCBに取り付けられるまたはそうでなければ基板例えば、PCB、PCBのビア、またはICのパッケージ内に少なくとも部分的に埋め込まれる。図4Aの実施形態における構造400は、フェロイックVSD材料410であってもよいフェロイック材料410を含む。導電面420として示される導電面はフェロイック材料410に接触している。導電面420は、フェロイック材料410中に少なくとも部分的に埋め込まれてもよいし、またはそうでなければフェロイック材料410に接触していてもよい。導電面420はアースに接続されてもよい。様々な実施形態では、導電面420は、導電面例えば、PCBの層または導電面の一部、導電性トレース、導電パターン、導電リード、導電素子、ピン、または電流を導くことができる任意の他の構造、表面、または容積のいずれかを含む。1つまたは複数の導体430として図4Aに示す導電構造は、フェロイック材料410中に部分的にまたは完全に埋め込まれてよい。導体430は第1のギャップ440により分離されてもよい。導体430は第2のギャップ450により導電面420から分離されてもよい。構造400は、追加のPCB部品例えば、プリプレッグ材の追加層を追加し処理することによりPCB内に埋め込まれてもよい。一実施形態では、図4Aに示す構造400は、フェロイックVSD材料例えば、フェロイック材料410中に少なくとも部分的に埋め込まれた導電コイル例えば、導体430を含むフェロイックVSD材料インダクタを示す。この実施形態では、導体430は、コイルの形状例えば、図1Bの実施形態に示すコイルと同様のであってもよく、フェロイック材料410と導電面420図4Aに配置される面のようなの面に平行な面に水平に、および/またはフェロイック材料410と導電面420図4Aに配置される面のようなの面に対して垂直なまたはそうでなければ角度を付けられた面内において垂直に、延伸してもよい。一実施形態では、図4Aに示すフェロイックVSD材料インダクタは、埋め込みフェロイックVSD材料インダクタを生成するために基板内に少なくとも部分的に埋め込まれてもよい。一実施形態では、図4Aに示す構造400はフェロイックVSD材料例えば、フェロイック材料410中に少なくとも部分的に埋め込まれた導電コイル例えば、導体430を含むフェロイックVSD材料インダクタを示し、構造400自体はPCBまたはICパッケージなどの基板内に少なくとも部分的に埋め込まれる。一実施形態では、図4Aに示す構造400はフェロイックVSD材料例えば、フェロイック材料410中に少なくとも部分的に埋め込まれた一組の導電板例えば、導体430を含むフェロイックVSD材料コンデンサを示す。この実施形態では、導体430は、容量電極として機能することができる1つまたは複数の導電板の形状であってもよく、フェロイック材料410と導電面420図4Aに配置される面のようなの面に平行な面に水平に、および/またはフェロイック材料410と導電面420図4Aに配置される面のようなの面に対して垂直なまたはそうでなければ角度を付けられた面内において垂直に、延伸してもよい。いくつかの実施形態では、フェロイックVSD材料コンデンサは、2つ以上の層の導体430と導体430間に散在されたフェロイックVSD材料410とを含む。2つ以上の層内の導体430はほぼ平行であってよく、また実質的に重なってもよい。図4Bに、本発明の実施形態によるフェロイックVSD材料インダクタまたは埋め込みフェロイックVSD材料インダクタ460の構造を示す。図4Cに、本発明の実施形態による図4BのフェロイックVSD材料インダクタまたは埋め込みフェロイックVSD材料インダクタ460の等価回路モデルを示す。インダクタ460は、基板402、フェロイックVSD材料410であってもよいフェロイック材料410、導電層462を含む。導電層462は、第1のパッド470、第2のパッド470’、誘導性トレース472、導電面464を含む。誘導性トレース472は第1のパッド470と第2のパッド470’間に配置されてよく、第1のパッド470と第2のパッド470’間の電気的連通のために構成される。一実施形態では、誘導性トレース472は、VSD材料またはフェロイックVSD材料中に少なくとも部分的に埋め込まれた1つまたは複数の導電構造を有する一組の導電構造である。図4Cの実施形態の導電層462はさらに、導電面464から第1のパッド470、誘導性トレース472、第2のパッド470’を電気的に絶縁するように構成されたスイッチギャップ474を含む。図4Bのスイッチギャップ474は連続的として示されるが、第1のパッド470と導電面464間の第1のスイッチギャップ474は第2のパッド470’と導電面464間の第2のスイッチギャップ474’から切り離して考えてよい。ビア476は第1のコネクタ478と第1のパッド470間で電気的に連通している。同様に、第2のビア476’は第2のコネクタ478’と第2のパッド470’間で電気的に連通している。導電面464、第1のパッド470、誘導性トレース472、スイッチギャップ474、第2のパッド470’は、当業者により理解される標準的技法を使用して作製されてよい。例えば、銅、金、銀、錫、アルミニウムまたはこれらの合金などの導電材料の層が、導電層462を形成するためにフェロイックVSD材料410上にめっきされてもよい。次に、スイッチギャップ474は、導電面464、第1のパッド470、誘導性トレース472、スイッチギャップ474、第2のパッド470’を形成するためエッチングされるまたはそうでなければ導電層462から除去されてもよい。あるいは、これらの特徴はフェロイックVSD材料410上の金属化パターンとして蒸着されてもよい。図4Bの導電面464はアース480に接続される。様々な実施形態では、アース480は、アース、仮想アース、シールド、安全アース、パッケージシェル、導電線、部品への直接または間接接続部、任意の他の電気経路に沿った点、またはこれらの任意の組み合わせである。インダクタ460はさらに埋め込み層466を含む。埋め込み層466は導電層462上に配置されてもよく、導電層462、第1のパッド470、第1のビア476、誘導性トレース472、スイッチギャップ474、第2のパッド470’、および/または第2のビア476’を閉じ込めるように構成されてもよい。埋め込み層466は不透明であってもよいが、埋め込み層466内にあるインダクタ460の様々な構造を示すために透明なものとして示される点線を使用して図示される。埋め込み層466の例としては、プリプレッグ材などのPCB材料が挙げられる。第1のコネクタ478と第2のコネクタ478’は、様々な導電材料を使用して作製され、埋め込み層466の表面において露出されてもよい。導電材料の例としては、銅、金、銀、錫、アルミニウムまたはこれらの合金が挙げられる。一実施形態では、図4Bに示すフェロイックVSD材料インダクタ460は個別部品としてパッケージ化されており、したがってPCBに表面実装されてもよい。一実施形態では、図4Bに示すフェロイックVSD材料インダクタ460は基板例えば、PCBまたは部品パッケージ内に少なくとも部分的に埋め込まれ、この場合、フェロイックVSD材料インダクタ460は埋め込みフェロイックVSD材料インダクタとなる。図1A、1B、1C、1Dに関連して検討した個別フェロイックインダクタ等の個別フェロイック部品と本発明の実施形態によるフェロイックVSD材料回路素子または埋め込みフェロイックVSD材料回路素子との置換は、ESDまたは他の過電圧事象に対する保護を提供するように作動されると、様々な機能的利点を提供する。例えば、図4Bに示すフェロイックVSD材料インダクタ460は、正常動作条件下のインダクタとして動作することができるが、入力電圧がフェロイックVSD材料の固有電圧を越える場合にはESD保護装置として機能することができる。一実施形態では、第1のコネクタ478においてESDパルスなどの過電圧信号202’が発生すると、第1のパッド470と導電面464間の第1のスイッチギャップ474の領域内のフェロイックVSD材料410はほぼ導電状態に切り替わることができる。ほぼ導電性になると、第1のスイッチギャップ474の領域内のフェロイックVSD材料410は、過電圧信号202’の少なくとも一部を導電面464へそして次にアース480へシャントするように構成される。過電圧信号202’の少なくとも一部を第1のコネクタ478からアース480へ転送することにより、第1のスイッチギャップ474の領域内のフェロイックVSD材料410は、過電圧信号202’の少なくとも一部が誘導性トレース472を介し第2のパッド470’へ、そして第2のビア476’を介し第2のコネクタ478’へ伝達されるのを防ぐ。誘導性トレース472に沿って送られた過電圧信号202’の一部は誘導性トレース472のインピーダンスによりさらに減衰されると考えられる。同様に、過電圧信号202’の一部は、第2のパッド470’から導電面464とアース480へ第2のスイッチギャップ474’の両端でシャントされてもよい。一実施形態では、VSD材料410の固有電圧レベルを越える図4Bと図4Cに示す第1のコネクタ478にかかる電圧信号に応答して、フェロイックVSD材料410はほぼ導電性になり、フェロイックVSD材料回路の入力インダクタンスは実質的に低下する。その結果、それぞれの電圧信号はアース例えば、アース480に導かれる、またはそうでなければ電圧信号の全体またはその一部が図4Bと図4Cに示す誘導性トレース472を通って第2のコネクタ478’に至るのが防止され、これにより第2のコネクタ478’に接続された電子部品を保護する。しかしながら一実施形態では、図4Bの誘導性トレース472の下にあってそれを取り囲むおよび/または封入するフェロイックVSD材料410はまた、インダクタの動作特性を発揮し、このため低域通過フィルタとして機能し、したがってより高い周波数を選択的に阻止する。ひいては、ESD信号は高周波数成分を含む傾向があるので、図4Bの実施形態に示すフェロイックVSD材料410は、誘導性トレース472と協働してESD信号の高周波部分を阻止するとともに信号をスイッチギャップ474両端に迂回させ、ESD信号全体またはその一部がフェロイックVSD材料インダクタを通過するのを防止することができる。フェロイックVSD材料インダクタ460内に含まれるフェロイックVSD材料410の切り換え時間は非零であるので、ESD信号の高周波数成分全体またはその一部を阻止する能力は、そうでなければ保護される電子部品に影響を与えるであろうESD信号の伝搬を遅らせるおよび/またはその電力を低減することにより電子部品をさらに保護するのを助ける。一実施形態では、図4Bに示すフェロイックVSD材料インダクタ460などのフェロイックVSD材料インダクタまたは埋め込みフェロイックVSD材料インダクタは、図2Bの実施形態の回路素子220として機能するように配備されてよい。図4Cの実施形態によると、入力に存在するESD信号などの過電圧信号202’は、入力過電圧信号202’の電圧が第1のスイッチギャップ474の領域内のフェロイックVSD材料410の固有電圧を越えると第1のスイッチギャップ474を介しアース480に迂回されることができる。並行して、誘導性トレース472の誘導性応答は過電圧信号202’の高い周波数成分全体またはその一部を遅らせるおよび/または阻止し、第2のコネクタ478’の出力に到達する信号を低減するまたは無くすであろう。第2のコネクタ478’に到達する残りの信号が第2のスイッチギャップ474’内に配置されたフェロイックVSD材料の固有電圧を依然として越えた場合は、残りの信号を第2のスイッチギャップ474’を介しアース480に迂回させることができる。その結果、過電圧信号202’のいずれか一部が図4Cに示す回路の第2のコネクタ478’を通って伝播する限りにおいて、当該信号は振幅と電力という意味で縮小される可能性が高いであろう。したがって、このようなフェロイック回路素子の背後に配置される図2Bの実施形態の電子部品230等の電子部品はESD事象に対して保護されるだろう。スイッチギャップ474、第1のパッド470、誘導性トレース472、および第2のパッド470’のただ1つのインスタンスが図4Bの導電面462内に示されているが、導電面462は、スイッチギャップ474、第1のパッド470、誘導性トレース472、および第2のパッド470の複数インスタンスを含んでよい。誘導性トレース472は、第1のパッド470と第2のパッド470’間の直線として図4Bに示されている。しかしながら、誘導性トレース472は、線分、角度、形状、曲線の様々な組み合わせで構成されてもよい。このような線分、角度、形状、曲線の経路は、第1のパッド470と第2のパッド470’間の空間に限定されない。図4Bと図4Cの特徴472は誘導性トレースとして説明されたが、他の回路素子例えば、容量性、抵抗性、能動的、受動的等が誘導性トレースの代わりまたはそれと組み合わせた特徴472として使用されてもよい。図1A、1B、1C、1Dに関連して検討した個別フェロイックインダクタ等の個別フェロイック部品と本発明の実施形態による埋め込みフェロイックVSD材料回路素子との置換は、以下を含む様々な利点を提供する。a埋め込みフェロイック回路素子は、基板が製作される時にPCB等の基板内に予め構築されてもよく、これにより個別フェロイック部品を後で追加する必要性を回避する。b装置のESD保護の設計をより高いレベルで例えば、システムレベルまたはPCBレベルで行なうことができ、その結果ESD保護は複数部品にわたってまたは全システムまたはサブシステムにわたって最適化されることができる。対照的に、個別フェロイック部品を使用することは、特定の部品または部品群が保護されることを越える最適化には至らないことがしばしばである。c個別フェロイック部品を使用するコストは、基板内に予め構築された埋め込みフェロイック回路素子を使用することにより回避されるかまたは実質的に減少することができる。図5は、いくつかの実施形態による、埋め込みインダクタを含むスタックアップ500を示すブロック線図の透視図である。スタックアップ500は、PCB層等の複数の誘電体層図5に図示せずを含む。導電線510例えば、各層上のは導電性ビア520により隣接層内の導電線510に接続されてもよい。ビア520は、それぞれの導電線510に関連する導電性パッド530に着座してもよい。1つまたは複数のビア540はフェロイックVSD材料により充填されてよく、これによりスタックアップ500が埋め込みインダクタとして動作できるようにしてもよい。いくつかのケースでは、随意的シャントコネクタ550が1つまたは複数の導電線510を充填ビア540に接続してもよい。いくつかの実施形態では、スタックアップ500などの構造は、第1の電圧ではインダクタとして、第2の電圧では抵抗として振る舞うことができる。図6は、いくつかの実施形態によるインダクタ例えば、埋め込みインダクタを示すブロック線図の透視図である。装置600は、電圧切り替え可能誘電性材料410上に配置された誘導性トレース610を形成する導電性ワイヤを含む。この例では、誘導性トレース610の両端は、ビア520に接続されてよいパッド530内で終端する。ビア520は、ビア520が導電層420、VSD材料層410、および/または基板層402の1つまたは複数のものの内に埋め込まれているということを示すために、点線を使用して図示されている。導電層462は、パッド530、誘導性トレース610、導電面464、およびスイッチギャップ620を含む。スイッチギャップ620は、パッド530および/または誘導性トレース610を導電面464から電気的に絶縁するように構成される。本明細書のほかの場所で検討されたように、導電面464、パッド530、誘導性トレース610、およびスイッチギャップ620を含む導電層462は、当業者に知られた標準的技術を使用して作製されてもよい。VSD材料410は誘導性トレース610を介し電流通路と誘導的に結合してもよい。誘導結合は、フェロイックVSD材料インダクタまたは埋め込みフェロイックVSD材料インダクタの構造としての装置600の構成のためのVSD材料410にフェロイック例えば、強磁性材料を添加することにより増加されてもよい。図7に、本発明の様々な実施形態による様々なフェロイックVSD材料組成中に埋め込まれた誘導コイルの形式の一組の導電構造を含む様々な試験回路のインピーダンス対周波数を示すグラフ700を示す。図8に、本発明の様々な実施形態による様々なフェロイックVSD材料組成中に埋め込まれた誘導コイルの形式の一組の導電構造を含む様々な試験回路のインピーダンス対周波数を示すグラフ800を示す。図7と図8のテキスト例に使用された材料は同じであるが、図7は図8のグラフ800に示す試験例で使用された誘導コイルが図7のグラフ700に示す試験例で使用された誘導コイルより長いという点で図8と異なる。図7の試験コイルは約25mmであったが図8の試験コイルは約150mmであった。グラフ700とグラフ800の垂直軸は、Sパラメータの測定に基づき計算されたインピーダンス振幅を表す。Sパラメータの測定は様々な周波数において入力信号を印加しながら試験コイルに対しなされた。水平軸は入力信号の周波数ヘルツを表す。曲線702~710は以下に説明するような様々なフェロイック材料のインピーダンス振幅である。参照符号の無い点線曲線はそれぞれの振幅曲線同じ色のに対応する位相情報を表す。測定されたSパラメータとインピーダンス図との変換は、適用可能な仮定、近似、および他の要因に依存して異なるレベルの精度を提供する従来技術において知られた様々な式を使用して実現されてもよい。グラフ700とグラフ800内の垂直軸上の値は、インピーダンスの尺度、オームに対応する。通常、グラフ800に表された長いコイルのインピーダンスの振幅はグラフ700の短いコイルのインピーダンスの振幅より大きいということを初期検討時に認識するであろう。グラフ800に表された長いコイルはグラフ700に表された短いコイルより、低周波数において所与のインピーダンス応答を示すということがさらに認識されるであろう。様々な実施形態では、曲線704~708は、従来技術の図1Eに示す従来技術の個別ビードインダクタの応答を上回る埋め込みフェロイックVSD材料インダクタの性能の改善を表す。グラフ700とグラフ800の試験下の様々なフェロイック材料としては、チタン酸バリウム、ビスマスフェライト、灰硼鉱、他のフェライト例えば、Fe2O3、強誘電ポリマ、テルル化ゲルマニウム、タンタライト鉛スカンジウム、ジルコニウム酸チタン酸鉛、ニオブ酸リチウム、ポリビニリデンフルオライド、酒石酸ナトリウムカリウム、チタンリン酸カリウム、フェロイック特性を有するまたはそうでなければそれぞれのVSD材料組成と適合する他の材料が挙げられる。グラフ700とグラフ800内の曲線702は、バックグラウンドインダクタンスbackgroundinductanceのないプリプレッグ材、鉄材料、またはVSD材料などの基板上に配置された導電性トレースを表す。曲線702は対照条件を表すと考えてよい。グラフ700とグラフ800内の曲線710は、フェロイックVSD材料を含む一般層内に埋め込まれた誘導コイルを形成するトレースを含む基本試験コイルの例を表す。フェロイックVSD材料の層は、約30の体積割合でAlfaAesarから入手可能な20-30nmAPS粉の形式の酸化鉄Fe3O4のタイプのフェロイック粒子の組み合わせを含む。この基本試験コイルは、曲線704、706、708により表される試験コイルのバックグラウンドを提供する。曲線704、706、708により表される試験コイルを用意するために、以下に説明されるような追加のフェロイックVSD材料が基本試験コイル上に構築される。グラフ700とグラフ800内の曲線708は、約9の体積割合でAlfaAesarから入手可能な20-30nmのAPS粉の形式の酸化鉄Fe3O4、約13の体積割合でNovametSpecialtyProductsから入手可能な4SP-10ニッケル粉、約6の体積割合でJFEMineralCompany,LTDから入手可能なNFP401Sニッケル粉の3つのタイプのフェロイック粒子の組み合わせを含むフェロイックVSD材料中に埋め込まれた試験コイルの例を表す。グラフ700とグラフ800内の曲線704は、約20の体積割合でNovametSpecialtyProductsから入手可能な4SP-10ニッケル粉と、約8の体積割合でJFEMineralCompany,LTDから入手可能なNFP401Sニッケル粉の2つのタイプのフェロイック粒子の組み合わせを含むフェロイックVSD材料中に埋め込まれた試験コイルの例を表す。グラフ700とグラフ800内の曲線706は、約7の体積割合でAlfaAesarから入手可能な20-30nmのAPS粉の形式の酸化鉄Fe3O4、約20の体積割合でNovametSpecialtyProductsから入手可能な4SP-10ニッケル粉、約8の体積割合でJFEMineralCompany,LTDから入手可能なNFP401Sニッケル粉の3つのタイプのフェロイック粒子の組み合わせを含むフェロイックVSD材料中に埋め込まれた試験コイルの例を表す。いくつかの実施形態は、プロセッサとメモリに結合されたコンピュータ可読記憶媒体を含む。コンピュータ可読記憶媒体上に格納された実行命令は、本明細書に記載の様々な方法を行なうためにプロセッサにより実行されてもよい。センサとアクチュエータはプロセッサに結合されてもよく、入力を提供し、様々な方法に関連する命令を受け取る。いくつかの実施形態は、様々なパラメータ例えば、電流、電圧、電力、距離、抵抗、抵抗率、インダクタンス、容量、厚さ、歪、温度、応力、粘度、濃度、深さ、長さ、幅、絶縁性と導電性間の電圧および/または電圧密度の切り替え、トリガ電圧、クランプ電圧、オフ電流経路、誘電率、時間、日付、他特性を感知するセンサを含む。様々な装置が様々なセンサを監視してもよく、システムは自動制御ソレノイド、空気、圧電気等により作動されてよい。いくつかの命令は、入力を提供する結合センサとパラメータを調整するための命令を受け取る結合アクチュエータとを介し様々なパラメータの閉ループ制御を提供する。いくつかの実施形態は材料を含む。様々な実施形態は、電話例えば、携帯電話、USB装置例えば、USB記憶装置、携帯情報端末、ラップトップコンピュータ、ネットブックコンピュータ、タブレットPCコンピュータ等を含む。本特許において使用されるように、一組は、1つ、2つ、または3つ以上のアイテムの任意の集団を意味する。同様に、サブセットは、N個のアイテムの組に関して、N-1個以下のそれぞれのアイテムからなるこのようなアイテムの任意の集団を意味する。本明細書において使用されるように、用語含む、例えば、例示的、およびそれらの変形は、限定用語であるように意図されていなく、むしろ用語限定の無いまたは同様な意味を有する用語に従うように意図されている。本明細書内の定義、すべてのヘッダ、表題と副題は、理解を容易にする目的で説明的かつ例示的であるように意図されているが、特許請求範囲に記載されるような本発明の範囲に関して限定するようには意図されていない。このような各定義は、それぞれのアイテム、技術またはそのように定義された用語と等価またはそうでなければ交換可能であるものとして当業者に知られるまたは知られるようになるであろう追加の等価なアイテム、技術または用語もまた捕捉するように意図されている。文脈上必要な場合以外は、動詞してもよい、することができる、またはすることがあるは、それぞれの行為、工程または実装が実行または実現され得るという可能性を示すが、このような行為、工程または実装が実行または発生されなければならない、またはそれぞれの行為、工程または実装が記載された正確なやり方で実行または実現されなければならないという要件を設定するように意図されていない。上記説明は例示的であって限定的ではない。本特許は本発明の様々な実施形態と実装を詳細に説明したが、本発明は追加の実施形態、実装、さらなる修正、代替構造に対してオープンである。本特許では、本発明を開示された特定の実施形態と実装に限定する意図はなく、反対に、本特許は、特許請求の範囲に入るすべての修正、等価物、代替の実施態様と実装をカバーするように意図されている。したがって本発明の範囲は上記説明を参照して判断されるべきではなく、むしろ、添付特許請求範囲と共にそれらの等価物の全範囲を参照して判断されるべきである。"