"外部から供給される第1データ信号に応じた第1送信信号を生成し出力する第1送信回路と、第1受信信号に基づいて前記第1データ信号を再生する第1受信回路と、前記第1送信回路と前記第1受信回路とを絶縁するとともに、前記第1送信信号を前記第1受信信号として伝達する第1絶縁素子と、前記第1絶縁素子を介した信号伝達に誤動作を生じさせ得る異常を検出する異常検出部と、前記異常検出部により異常が検出された場合には、外部から前記第1送信回路に供給される第1データ信号に関わらず停止信号を出力する制御部と、を備えた半導体集積回路。負荷に流れる電流を制御する出力トランジスタのオンオフを制御するためのゲート制御信号を、前記第1受信回路によって再生された第1データ信号に基づいて出力するゲートドライバをさらに備え、前記制御部は、前記異常検出部によって異常が検出された場合、前記停止信号を出力することにより前記出力トランジスタをオフに制御することを特徴とする請求項1に記載の半導体集積回路。前記異常検出部は、前記第1受信回路によって再生される第1データ信号の論理値変化の間隔が予め定められた間隔より大きくなった場合に前記異常を検出するパルス幅検出回路、を備えた請求項1又は2に記載の半導体集積回路。前記異常検出部は、コモンモードノイズが予め定められた閾値の範囲を超えた場合に前記異常を検出するコモンモードノイズ検出回路、を備えた請求項1~3のいずれか一項記載の半導体集積回路。前記第1絶縁素子は、トランスフォーマによって構成されることを特徴とする請求項1~4のいずれか一項に記載の半導体集積回路。前記第1絶縁素子は、GMR素子型アイソレータによって構成されることを特徴とする請求項1~4のいずれか一項に記載の半導体集積回路。前記第1絶縁素子は、コンデンサによって構成されることを特徴とする請求項1~4のいずれか一項に記載の半導体集積回路。前記第1絶縁素子は、フォトカプラによって構成されることを特徴とする請求項1~4のいずれか一項に記載の半導体集積回路。前記第1絶縁素子は、コイルを含み、前記異常検出部は、磁場の変化に応じて前記コイルに発生する誘導起電力が予め定められた閾値の範囲を超えた場合に前記異常を検出する磁場変化検出回路、を備えた請求項1~4のいずれか一項に記載の半導体集積回路。前記第1絶縁素子は、トランスフォーマによって構成されることを特徴とする請求項9に記載の半導体集積回路。前記第1絶縁素子は、GMR素子型アイソレータによって構成されることを特徴とする請求項9に記載の半導体集積回路。前記第1送信回路は、第1電源によって駆動される第1半導体チップ上に設けられ、前記第1受信回路は、第2電源によって駆動される第2半導体チップ上に設けられ、前記異常検出部及び前記制御部は、前記第1受信回路とともに前記第2半導体チップ上に設けられることを特徴とする請求項1~11のいずれか一項に記載の半導体集積回路。前記第1送信回路は、第1電源によって駆動される第1半導体チップ上に設けられ前記第1受信回路は、第2電源によって駆動される第2半導体チップ上に設けられ、前記異常検出部及び前記制御部は、前記第1送信回路とともに前記第1半導体チップ上に設けられることを特徴とする請求項1~11のいずれか一項に記載の半導体集積回路。前記異常検出部は、前記第1電源から前記第1半導体チップに電源電圧が供給され始めてから予め定められた期間を経過する前である場合に前記異常を検出するパワーオンリセット回路、をさらに備えた請求項13に記載の半導体集積回路。前記異常検出部は、前記第1電源から前記第1半導体チップに供給される電源電圧が予め定められた閾値電圧よりも低い場合に前記異常を検出する低電圧検出回路、をさらに備えた請求項13又は14に記載の半導体集積回路。前記異常検出部は、前記第1電源から前記第1半導体チップに供給される電源電圧のノイズが予め定められた閾値の範囲を超えた場合に前記異常を検出する電源ノイズ検出回路、をさらに備えた請求項13~15のいずれか一項に記載の半導体集積回路。前記異常検出部は、前記第1半導体チップの温度が予め定められた温度より大きくなった場合に前記異常を検出する過熱検出回路、をさらに備えた請求項13~16のいずれか一項に記載の半導体集積回路。前記異常検出部は、前記第1送信回路に供給された第1データ信号と、前記第1受信回路によって再生された第1データ信号と、を比較して、これらが異なる場合に前記異常を検出する比較部、をさらに備えた請求項13~17のいずれか一項に記載の半導体集積回路。前記第1送信回路に供給された第1データ信号と、前記第1受信回路によって再生された第1データ信号と、を比較する比較部、をさらに備え、前記制御部は、前記比較部によって不一致が検出された場合に、外部から前記第1送信回路に再度供給される第1データ信号をそのまま前記第1送信回路に対して出力することを特徴とする請求項13~17のいずれか一項に記載の半導体集積回路。前記第1受信回路とともに前記第2半導体チップ上に設けられ、前記第1受信回路によって再生された第1データ信号に応じた第2送信信号を生成し出力する第2送信回路と、前記第1送信回路とともに前記第1半導体チップ上に設けられ、第2受信信号に基づいて前記第1データ信号を再生する第2受信回路と、前記第2送信回路と前記第2受信回路とを絶縁するとともに、前記第2送信信号を前記第2受信信号として伝達する第2絶縁素子と、をさらに備え、前記比較部は、前記第1送信回路に供給された第1データ信号と、前記第2受信回路によって再生された第1データ信号と、を比較することを特徴とする請求項18又は19に記載の半導体集積回路。前記第1半導体チップは、共通半導体チップの第1領域に対応し、前記第2半導体チップは、前記共通半導体チップのうち前記第1領域と絶縁された第2領域に対応する、請求項12~20のいずれか一項に記載の半導体集積回路。前記異常検出部は、外部から供給される第2データ信号に応じた第3送信信号を生成し出力する第3送信回路と、第3受信信号に基づいて前記第2データ信号を再生する第3受信回路と、前記第3送信回路と前記第3受信回路とを絶縁するとともに、前記第3送信信号を前記第3受信信号として伝達する第3絶縁素子と、を備え、前記第3受信回路によって再生される第2データ信号と、前記第1受信回路によって再生される第1データ信号と、が異なる場合に、前記異常を検出することを特徴とする請求項1~11のいずれか一項に記載の半導体集積回路。前記第1送信回路及び前記第3送信回路は、第1電源によって駆動される第1半導体チップ上に設けられ、前記第1受信回路は、第2電源によって駆動される第2半導体チップ上に設けられ、前記第3受信回路は、第3電源によって駆動される第3半導体チップ上に設けられ、前記制御部は、前記第1受信回路とともに前記第2半導体チップ上に設けられ、前記異常検出部は、前記第3受信回路とともに前記第3半導体チップ上に設けられ、前記第3受信回路によって再生される第2データ信号に応じて第4送信信号を生成し出力する第4送信回路と、前記第1受信回路とともに前記第2半導体チップ上に設けられ、第4受信信号に基づいて前記第2データ信号を再生する第4受信回路と、前記第4送信回路と前記第4受信回路とを絶縁するとともに、前記第4送信信号を前記第4受信信号として伝達する第4絶縁素子と、をさらに備え、前記第4受信回路によって再生される第2データ信号と、前記第1受信回路によって再生される第1データ信号と、が異なる場合に、前記異常を検出することを特徴とする請求項22に記載の半導体集積回路。前記第4絶縁素子は、前記第1絶縁素子とは異なる種類の素子によって構成されることを特徴とする請求項23に記載の半導体集積回路。前記第1半導体チップは、共通半導体チップの第1領域に対応し、前記第2半導体チップは、前記共通半導体チップのうち前記第1領域と絶縁された第2領域に対応し、前記第3半導体チップは、前記共通半導体チップのうち前記第1領域及び前記第2領域と絶縁された第3領域に対応する、請求項23又は24に記載の半導体集積回路。前記制御部は、前記異常検出部により検出されていた異常が検出されなくなることに同期して、前記停止信号を解除することを特徴する請求項1~25のいずれか一項に記載の半導体集積回路。前記制御部は、前記異常検出部により検出されていた異常が検出されなくなった後、外部から前記第1送信回路に供給される第1データ信号の最初の論理値変化に同期して、前記停止信号を解除することを特徴とする請求項1~25のいずれか一項に記載の半導体集積回路。請求項1~27のいずれか一項に記載の半導体集積回路と、前記半導体集積回路に対して少なくとも前記第1データ信号を供給するマイコンと、を備えた駆動装置。前記半導体集積回路は、前記異常検出部によって検出された異常を前記マイコンにフィートバックすることを特徴する請求項28に記載の駆動装置。特許文献1に開示された構成は、IGBTが破壊するのを防止するために当該IGBTに流れる過電流及び当該IGBTの過熱を検出するものであり、絶縁トランスを介した信号伝達に誤動作を生じさせ得る異常を検出するものではない。特許文献2に開示された構成は、スイッチング回路の内部又はスイッチングノイズが影響するスイッチング回路の隣接電気回路において温度信号や電流信号等の情報信号を検出するものであり、絶縁素子を介した信号伝達に誤動作を生じさせ得る異常を検出するものではない。そもそも、特許文献2に開示された構成は、絶縁素子を介して信号伝達を行う構成を有していないため、当然に、絶縁素子を介した信号伝達に誤動作を生じさせ得る異常を検出するものではない。特許文献3に開示された構成は、パワートランジスタに流れる過電流を検出するものであり、絶縁素子を介した信号伝達に誤動作を生じさせ得る異常を検出するものではない。そもそも、特許文献3に開示された構成は、絶縁素子を介して信号伝達を行う構成を有していないため、当然に、絶縁素子を介した信号伝達に誤動作を生じさせ得る異常を検出するものではない。特許文献4に開示された構成は、主半導体素子のコレクタ電圧を検出することにより当該主半導体素子を短絡や過電流から保護するものであり、絶縁素子を介した信号伝達に誤動作を生じさせ得る異常を検出するものではない。そもそも、特許文献4に開示された構成は、絶縁素子を介して信号伝達を行う構成を有していないため、当然に、絶縁素子を介した信号伝達に誤動作を生じさせ得る異常を検出するものではない。特許文献5に開示された構成は、出力バッファを駆動する電源電位及びグランド電位の変化を検出し、当該出力バッファの駆動能力を制御するものであり、絶縁素子を介した信号伝達に誤動作を生じさせ得る異常を検出するものではない。そもそも、特許文献5に開示された構成は、絶縁素子を介して信号伝達を行う構成を有していないため、当然に、絶縁素子を介した信号伝達に誤動作を生じさせ得る異常を検出するものではない。以上のように、関連する技術では、絶縁素子を介した信号伝達に誤動作を生じさせ得る異常を検出することができないという問題があった。そのため、関連する技術では、絶縁素子を介した信号伝達に誤動作が生じた場合、後段の制御対象が誤動作してしまう可能性があった。例をあげると、関連する技術では、絶縁素子を介した信号伝達に誤動作が生じた場合、負荷に流れる電流を制御する出力トランジスタが意図せずにオンしてしまい、負荷が誤動作してしまう可能性があった。本発明にかかる半導体集積回路は、外部から供給される第1データ信号に応じた第1送信信号を生成し出力する第1送信回路と、第1受信信号に基づいて前記第1データ信号を再生する第1受信回路と、前記第1送信回路と前記第1受信回路とを絶縁するとともに、前記第1送信信号を前記第1受信信号として伝達する第1絶縁素子と、前記第1絶縁素子を介した信号伝達に誤動作を生じさせ得る異常を検出する異常検出部と、前記異常検出部により異常が検出された場合には、外部から前記第1送信回路に供給される第1データ信号に関わらず停止信号を出力する制御部と、を備える。上述のような回路構成により、絶縁素子を介した信号伝達に誤動作を生じさせ得る異常を検出して制御対象に停止信号を出力することができるため、制御対象の誤動作を防止することができる。本発明により、絶縁素子を介した信号伝達に誤動作を生じさせ得る異常を検出して制御対象に停止信号をすることにより、当該制御対象の誤動作を防止することが可能な半導体集積回路を提供することができる。以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。実施の形態1図1は、本発明の実施の形態1にかかる半導体集積回路1の構成例を示す図である。本実施の形態にかかる半導体集積回路1は、絶縁素子を介した信号伝達に誤動作を生じさせ得る異常を検出し、異常が検出された場合に制御対象であるパワートランジスタを強制的にオフにする機能を有する。なお、以下では、受信回路によって再生されたデータ信号によりパワートランジスタのオンオフを制御する場合を例に説明するが、受信回路によって再生されるデータ信号の制御対象はこれに限られるものではない。図1に示す半導体集積回路1は、送信回路第1送信回路Tx1と、受信回路第2受信回路Rx1と、絶縁素子第1絶縁素子ISO1と、ゲートドライバGD1と、異常検出部DT1と、制御部CT1と、を備える。また、図1には、受信回路Rx1によって再生される送信データVIN第1データ信号の制御対象として、パワートランジスタ出力トランジスタPTr1が示されている。パワートランジスタPTr1は、電源電圧HVDDの供給される電源電圧端子以下、単に電源電圧端子HVDDと称すと負荷不図示との間に設けられ、ゲート制御端子に供給されるゲート制御信号後述OUTによって導通状態が制御される。パワートランジスタPTr1は、導通状態の場合、負荷に対して負荷駆動信号Vcmを出力する。送信回路Tx1は、半導体チップ第1半導体チップCHP0に形成される。半導体チップCHP0は、第1の電源系に属する第1の電源電源電圧VDD0、接地電圧GND0によって駆動される。絶縁素子ISO1と、受信回路Rx1と、ゲートドライバGD1と、異常検出部DT1と、制御部CT1とは、半導体チップ第2半導体チップCHP1に形成される。半導体チップCHP1は、半導体チップCHP0とは異なる第2の電源系に属する第2の電源電源電圧VDD1、接地電圧GND1によって駆動される。以下では、絶縁素子ISO1が一次側コイルL11と二次側コイルL12とからなるインダクタ型アイソレータ以下、単にトランスフォーマと称すである場合を例に説明するが、これに限られない。絶縁素子ISO1として、容量結合型アイソレータ以下、単にコンデンサと称す、GMR素子型アイソレータ、フォトカプラ等が用いられても良い。これは、後述する絶縁素子ISO1以外の絶縁素子絶縁素子ISO2~ISO4についても同様である。トランスフォーマは、一次側コイルL11を用いて電気信号を磁気に変換し、二次側コイルL12を用いて磁気を電気信号に変換することにより、交流信号を一次側コイルL11から二次側コイルL12に伝達する交流結合素子である。なお、一次側コイルL11と二次側コイルL12との間には、寄生結合容量Ccが形成される。この寄生結合容量Ccは、一次側コイルL11を構成する金属配線と、二次側コイルL12を構成する金属配線と、の間に充填される絶縁体を誘電体膜とするコンデンサである。送信回路Tx1から正振幅のパルス信号が送信信号として出力された場合、二次側コイルL12の一端には正振幅のパルス信号が発生し、二次側コイルL12の他端には負振幅のパルス信号が発生する。一方、送信回路Tx1から負振幅のパルス信号が送信信号として出力された場合、二次側コイルL12の一端には負振幅のパルス信号が発生し、二次側コイルL12の他端には正振幅のパルス信号が発生する。つまり、二次側コイルL12の両端には、互いに振幅方向の異なるパルス信号が発生する。換言すると、二次側コイルL12の両端には、振幅中心電位に対して互いに反転したパルス信号が発生する。それに対し、二次側コイルL12の両端には、同相のコモンモード電圧が重畳される。以下では、二次側コイルL12の両端のうち一端側の振幅状況のみを指して説明する場合がある。図2は、半導体集積回路1の実装状態の一例を示す。なお、図2は、主として送信回路、受信回路及びこれらの間に設けられた絶縁素子ISO1の実装状態を説明するものであるため、制御部CT1及び異常検出部DT1を図示していない。図2に示す実装状態は、半導体パッケージPKG0に半導体チップCHP0及び半導体チップCHP1が搭載される。半導体チップCHP0及び半導体チップCHP1は、それぞれパッドPdを有する。そして、半導体チップCHP0及び半導体チップCHP1のそれぞれのパッドPdは、図示しないボンディングワイヤを介して半導体パッケージPKG0に設けられた複数のリード端子外部端子Tに接続される。図2に示すように、半導体チップCHP0には送信回路Tx1が形成される。半導体チップCHP1には、受信回路Rx1と、一次側コイルL11及び二次側コイルL12と、ゲートドライバGD1と、が形成される。また、半導体チップCHP0には、送信回路Tx1の出力に接続されるパッドが形成され、半導体チップCHP1には、一次側コイルL11の両端にそれぞれ接続されるパッドが形成される。そして、送信回路Tx1は、これらパッドとボンディングワイヤWとを介して、半導体チップCHP1に形成された一次側コイルL11と接続される。なお、図2に示す例では、一次側コイルL11及び二次側コイルL12が、それぞれ1つの半導体チップ内において上下方向に積層される第1の配線層及び第2の配線層に形成されている。続いて、半導体集積回路1の構成例の詳細について図1を用いて説明する。送信回路Tx1は、第1の電源系に属する第1の電源に基づき動作する。一方、受信回路Rx1と、ゲートドライバGD1と、異常検出部DT1と、制御部CT1とは、それぞれ第2の電源系に属する第2の電源に基づき動作する。送信回路Tx1は、送信データVINをパルス信号に変換して送信信号として出力する。絶縁素子ISO1は、送信回路Tx1から出力された送信信号を、受信信号として受信回路Rx1に伝達する。具体的には、送信回路Tx1から出力された送信信号は、一次側コイルL11によって磁気信号に変換される。二次側コイルL12は、一次側コイルL11の磁界変化に応じた電圧レベルの受信信号を生成し、受信回路Rx1に出力する。このようにして、送信回路Tx1から出力された送信信号は、絶縁素子ISO1を介して、受信信号として受信回路Rx1に伝達される。受信回路Rx1は、絶縁素子ISO1からの受信信号に基づいて送信データVINを再生し出力データVOUTとして出力する。異常検出部DT1は、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常を検出し、検出結果ER1を出力する。例えば、異常検出部DT1は、異常を検出した場合にHレベルの検出結果ER1を出力し、異常を検出しない場合にLレベルの検出結果ER1を出力する。異常検出部DT1の詳細については、後述する。制御部CT1は、異常検出部DT1によって異常が検出された場合に、受信回路Rx1から出力される出力データVOUTに関わらず、パワートランジスタPTr1をオフするための停止信号を出力する。換言すると、制御部CT1は、異常検出部DT1によって異常が検出された場合に、外部から送信回路Tx1に供給される送信データVINに関わらず、パワートランジスタPTr1をオフするための停止信号を出力する。例えば、検出結果ER1がHレベルの場合、制御部CT1は、出力データVOUTに関わらず送信データVINに関わらずLレベルの停止信号を出力する。一方、検出結果ER1がLレベルの場合、制御部CT1は、出力データVOUTをそのまま出力する。ゲートドライバGD1は、制御部CT1の出力信号を駆動してゲート制御信号OUTとして出力する。パワートランジスタPTr1では、コレクタに電源電圧VDD1より高い電圧値の電源電圧HVDDが供給され、ゲートにゲートドライバGD1から出力されるゲート制御信号OUTが供給され、エミッタから負荷駆動信号Vcmが出力される。したがって、異常検出部DT1の検出結果ER1がLレベルの場合、即ち、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常が検出されない場合、パワートランジスタPTr1の導通状態は、受信回路Rx1の出力データVOUTに基づいて制御されることとなる。このとき、例えば、パワートランジスタPTr1は、出力データVOUTがHレベルの場合にオンし、出力データVOUTがLレベルの場合にオフする。一方、異常検出部DT1の検出結果ER1がHレベルの場合、即ち、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常が検出された場合、パワートランジスタPTr1は出力データVOUTに関わらず強制的にオフに制御されることとなる。タイミングチャート次に、本実施の形態にかかる半導体集積回路の動作について、図3を用いて説明する。図3は、半導体集積回路1の動作の一例を示すタイミングチャートである。なお、図3に示す信号伝達方式は、絶縁素子ISO1としてトランスフォーマ、コンデンサ、GMR素子型アイソレータ等の交流結合素子が用いられた場合に採用することができる。また、図3に示す信号伝達方式は、絶縁素子ISO1を介した信号伝達に用いられるだけでなく、後述する他の絶縁素子を介した信号伝達にも用いられる。図3の例では、送信回路Tx1は、送信データVINの立ち上がりに同期して正振幅のパルス信号を送信信号として出力し、送信データVINの立ち下がりに同期して負振幅のパルス信号を送信信号として出力する。絶縁素子ISO1は、送信回路Tx1からの送信信号を受信信号として受信回路Rx1に伝達する。受信回路Rx1は、正振幅のパルス信号を受信信号として受信した場合に、出力データVOUTを立ち上げ、負振幅のパルス信号を受信信号として受信した場合に、出力データVOUTを立ち下げる。このようにして、受信回路Rx1は、送信データVINを再生し、出力データVOUTとして出力する。図3に示す信号伝達方式では、受信回路Rx1は、例えば、出力段の回路としてヒステリシスコンパレータを有する。このヒステリシスコンパレータは、受信信号又はそれに相当する信号の電圧レベルが高レベル側の閾値電圧Vthよりも高い場合にHレベルの出力データVOUTを出力し、受信信号又はそれに相当する信号の電圧レベルが低レベル側の閾値電圧Vth-よりも低い場合にLレベルの出力データVOUTを出力する。したがって、このヒステリシスコンパレータは、正振幅のパルス信号を受信信号として受信した場合に、出力データVOUTを立ち上げ、負振幅のパルス信号を受信信号として受信した場合に、出力データVOUTを立ち下げる。図3に示すように、送信データVINは、時刻t1にてLレベルからHレベルに切り替わる。それにより、送信回路Tx1は、正振幅のパルス信号を送信信号として出力する時刻t1。受信回路Rx1は、正振幅のパルス信号を受信信号として受信することにより、出力データVOUTを立ち上げる時刻t1。このとき、絶縁素子ISO1を介した信号伝達により誤動作を生じさせ得る異常は発生していないため、異常検出部DT1は、Lレベルの検出結果ER1を出力している。したがって、制御部CT1は、受信回路Rx1の出力データVOUTをそのまま出力する。出力データVOUTはHレベルであるため、ゲート制御信号OUTもHレベルとなり、パワートランジスタPTr1はオンする。その後、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常が発生したとする。このとき、異常検出部DT1は、その異常が発生している期間中、Hレベルの検出結果ER1を出力する時刻t2~t3。したがって、制御部CT1は、出力データVOUTに関わらず送信データVINに関わらずLレベルの停止信号を出力する。それにより、ゲート制御信号OUTもLレベルとなり、パワートランジスタPTr1は強制的にオフに制御される。異常が無くなると、異常検出部DT1は、検出結果ER1をHレベルからLレベルに切り替える時刻t3。したがって、制御部CT1は、再び受信回路Rx1の出力データVOUTをそのまま出力し始める。つまり、制御部CT1は停止信号を解除する。出力データVOUTはHレベルであるため、ゲート制御信号OUTもHレベルとなり、パワートランジスタPTr1はオンする時刻t3~t4。その後、送信データVINは、時刻t4にてHレベルからLレベルに切り替わる。それにより、送信回路Tx1は、負振幅のパルス信号を送信信号として出力する時刻t4。受信回路Rx1は、負振幅のパルス信号を受信信号として受信することにより、出力データVOUTを立ち下げる時刻t4。このとき、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常は発生していないため、異常検出部DT1は、Lレベルの検出結果ER1を出力している。したがって、制御部CT1は、受信回路Rx1の出力データVOUTをそのまま出力する。出力データVOUTはLレベルであるため、ゲート制御信号OUTもLレベルとなり、パワートランジスタPTr1はオフする。その後、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常が発生したとする。このとき、異常検出部DT1は、その異常が発生している期間中、Hレベルの検出結果ER1を出力する時刻t5~t6。したがって、制御部CT1は、出力データVOUTに関わらず送信データVINに関わらずLレベルの停止信号を出力する。それにより、ゲート制御信号OUTもLレベルとなり、パワートランジスタPTr1は強制的にオフに制御される。即ち、パワートランジスタPTr1はオフを維持する。異常が無くなると、異常検出部DT1は、検出結果ER1をHレベルからLレベルに切り替える時刻t6。したがって、制御部CT1は、再び受信回路Rx1の出力データVOUTをそのまま出力し始める。つまり、制御部CT1は停止信号を解除する。出力データVOUTはLレベルであるため、ゲート制御信号OUTもLレベルとなり、パワートランジスタPTr1はオフを維持する時刻t6。このように、本実施の形態にかかる半導体集積回路1は、半導体チップCHP1側において、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常を検出した場合に、制御対象であるパワートランジスタPTr1を強制的にオフする。それにより、本実施の形態にかかる半導体集積回路1は、パワートランジスタPTr1が意図せずにオンすることを防止することができるため、負荷の誤動作を防止することができる。なお、本記実施の形態では、制御部CT1が受信回路Rx1とは別に設けられた場合を例に説明したが、これに限られない。制御部CT1は、受信回路Rx1の一部として組み込まれても良い。これは、後述する他の制御部と受信回路との関係においても同様である。例えば、制御部CT1は、受信回路Rx1に設けられたヒステリシスコンパレータに組み込まれる。このヒステリシスコンパレータは、検出結果ER1に立ち上がりに同期してLレベルの出力データVOUTを出力するように構成される。この場合、受信回路Rx1は、異常が無くなって検出結果ER1がHレベルからLレベルに切り替わった場合でも、送信データVINが次に論理値変化するまではLレベルの出力データVOUTを出力し続ける図4参照。換言すると、この受信回路Rx1は、異常検出部により検出されていた異常が検出されなくなった後、送信データVINの最初の論理値変化に同期して、停止信号を解除する。異常検出部DT1及び制御部CT1の構成例図5は、異常検出部DT1の具体的な構成例を示す図である。図5に示すように、異常検出部DT1は、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常を検出する検出回路を複数有する。具体的には、異常検出部DT1は、磁場変化検出回路101と、パルス幅検出回路102と、コモンモードノイズ検出回路103と、これらの検出結果の論理和を検出結果ER1として出力する論理和回路104と、を有する。異常検出部DT1は、これら複数の検出回路のうち少なくとも一つの検出回路によって異常が検出された場合に、Hレベルの検出結果ER1を出力し、いずれの検出回路によっても異常が検出されない場合に、Lレベルの検出結果ER1を出力する。図6は、制御部CT1の具体的な構成例及びその周辺回路を示す図である。図6に示すように、制御部CT1は、受信回路Rx1の出力データVOUTと、異常検出部DT1の検出結果ER1の反転値と、の論理積を出力する論理積回路112を有する。例えば、検出結果ER1がLレベルの場合、即ち、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常が検出されない場合、論理積回路112は、出力データVOUTをそのままゲートドライバGD1に出力する。それにより、パワートランジスタPTr1の導通状態は、受信回路Rx1の出力データVOUTに応じて制御されることとなる。一方、検出結果ER1がHレベルの場合、即ち、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常が検出された場合、論理積回路112は、出力データVOUTに関わらず送信データVINに関わらず、Lレベルの停止信号をゲートドライバGD1に出力する。それにより、パワートランジスタPTr1は強制的にオフに制御されることとなる。続いて、異常検出部DT1に設けられた各検出回路の具体的な構成例及び動作について説明する。磁場変化検出回路101磁場変化検出回路101は、磁場の変化が予め定められた閾値の範囲を超えたことを検出する回路である。絶縁素子ISO1として用いられるトランスフォーマには、磁場の変化に応じた誘導起電力が発生する。そのため、磁場の変化が大きくなり誘導起電力が大きくなると、絶縁素子ISO1を介した信号伝達に誤動作が生じる可能性がある。そこで、磁場変化検出回路101は、磁場の変化により誘導起電力が閾値の範囲を超えた場合に、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常が発生したと判定する。図7は、磁場変化検出回路101の構成例を示す図である。また、図8は、磁場変化検出回路101の動作を示すタイミングチャートである。図7に示すように、磁場変化検出回路101は、コイル1011と、コンパレータ1012~1014と、論理和回路1015と、を有する。なお、コイル1011には、磁場の変化に応じた誘導起電力が発生する。それにより、コイル1011の両端には、磁場の変化に応じた電位差が発生する。コンパレータ1012は、コイル1011の両端に生じる電位差に応じた比較結果を出力する。コンパレータ1013は、高レベル側の閾値電圧Vthと、コンパレータ1012の比較結果と、を比較し比較結果を出力する。コンパレータ1014は、低レベル側の閾値電圧Vth-と、コンパレータ1012の比較結果と、を比較し比較結果を出力する。そして、論理和回路1015は、コンパレータ1013の比較結果とコンパレータ1014の比較結果との論理和を、検出結果E1として出力する。磁場の変化によりコイルに生じる誘導起電力が予め定められた閾値Vth-~Vthの範囲内である場合、磁場変化検出回路101は、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常は発生していないと判定し、Lレベルの検出結果E1を出力する。一方、磁場の変化によりコイルに生じる誘導起電力が予め定められた閾値の範囲を超える場合、磁場変化検出回路101は、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常が発生したと判定し、Hレベルの検出結果E1を出力する。なお、磁場変化検出回路101は、磁場の影響を受けやすい絶縁素子ISO1に対して効果的に異常を検出する。具体的には、磁場変化検出回路101は、絶縁素子ISO1としてトランスフォーマやGMR素子型アイソレータが用いられる場合に、効果的に異常を検出する。図9及び図10は、磁場変化検出回路101の配置例を示す図である。図9及び図10に示すように、磁場変化検出回路101のコイルは、絶縁素子ISO1の受ける磁場と同等レベルの磁場の影響を受けるように、絶縁素子ISO1に近接して配置されることが好ましい。なお、図10は、絶縁素子ISO1が半導体チップCHP0側に形成された場合の配置例である。パルス幅検出回路102パルス幅検出回路102は、再生される送信データVIN即ち、出力データVOUTの論理値変化の間隔が予め定められた間隔より大きくなったことを検出する回路である。換言すると、パルス幅検出回路102は、出力データVOUTのパルス幅が予め定められた幅より大きくなったことを検出する回路である。通常、パワートランジスタPTr1を制御する信号はPWM変調されたものであり、そのパルス幅が所定幅より大きくなることはない。つまり、パワートランジスタPTr1は、所定期間より長い期間オンし続けることはない。したがって、仮に、出力データVOUTのパルス幅が所定幅より大きい場合には、絶縁素子ISO1を介した信号伝達に誤動作が生じている可能性がある。そこで、パルス幅検出回路102は、出力データVOUTのパルス幅が所定幅より大きくなった場合に、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常が発生したと判定する。図11Aは、パルス幅検出回路102の構成例を示す図である。また、図11Bは、パルス幅検出回路102の動作を示すタイミングチャートである。図11Aに示すように、パルス幅検出回路102は、絶縁部1021と、パルス検出部1022と、論理和回路1023と、タイマ1024と、を有する。パルス検出部1022は、コンパレータ1025~1027を有する。絶縁部1021は、絶縁素子ISO1と同様の構成をしており、送信回路Tx1から出力された送信信号を受信信号Sig,Sig-としてパルス検出部1022に伝達する。パルス検出部1022において、コンパレータ1025は、絶縁部1021からの受信信号Sig,Sig-の電位差に応じた比較結果を出力する。コンパレータ1026は、高レベル側の閾値電圧Vthと、コンパレータ1025の比較結果と、を比較し比較結果を出力する。コンパレータ1027は、低レベル側の閾値電圧Vth-と、コンパレータ1025の比較結果と、を比較し比較結果を出力する。そして、論理和回路1023は、コンパレータ1026の比較結果とコンパレータ1027の比較結果との論理和をリセット信号RSTとして出力する。そのため、リセット信号RSTは、正振幅及び負振幅のパルス信号が受信信号として伝達される毎に立ち上がる。タイマ1024は、例えば、カウント用のクロック信号CLKに同期してカウント動作を行う。あるいは、タイマ1024は、時定数回路を駆動するための定電流又は定電圧に基づいてカウント動作を行う。そして、タイマ1024は、カウント値が予め定められた閾値に達した場合、Hレベルの検出結果E2を出力し、それ以外では、Lレベルの検出結果E2を出力する。ここで、タイマ1024は、リセット信号RSTの立ち上がりに同期してカウント値を0にリセットする。したがって、リセット信号RSTの立ち上がりの間隔が所定間隔内である場合、即ち、再生される送信データVIN出力データVOUTの論理値変化の間隔が所定間隔内である場合、タイマ1024は、カウント値が閾値に達する前に当該カウント値を0にリセットする。そのため、検出結果E2はLレベルに維持される。一方、リセット信号RSTの立ち上がりの間隔が所定間隔を超える場合、即ち、再生される送信データVIN出力データVOUTの論理値変化の間隔が所定間隔を超える場合、タイマ1024のカウント値が閾値に達してしまうため、検出結果E2はHレベルになる。このように、再生される送信データVIN出力データVOUTの論理値変化の間隔が所定間隔内である場合、パルス幅検出回路102は、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常は発生していないと判定し、Lレベルの検出結果E2を出力する。一方、再生される送信データVIN出力データVOUTの論理値変化の間隔が所定間隔を超える場合、パルス幅検出回路102は、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常が発生したと判定し、Hレベルの検出結果E2を出力する。パルス幅検出回路102の変形例なお、パルス幅検出回路102は、絶縁素子ISO1としてトランスフォーマが用いられる場合に限られず、コンデンサ、GMR素子型アイソレータ、フォトカプラが用いられた場合にも、異常を検出することが可能である。この場合、絶縁素子ISO1の構成に応じて、絶縁部1021の構成も変更される。例えば、絶縁素子ISO1としてコンデンサが用いられる場合、図12に示すように、絶縁部1021は、コンデンサによって構成される絶縁部1028に変更される。パルス幅検出回路の他の構成例図13Aは、パルス幅検出回路102の他の構成例をパルス幅検出回路102aとして示す図である。また、図13Bは、パルス幅検出回路102aの動作を示すタイミングチャートである。図13Aに示すように、パルス幅検出回路102aは、論理値変化検出回路1028と、タイマ1024と、と有する。論理値変化検出回路1028は、遅延バッファ1029と、排他的論理和回路1030と、を有する。論理値変化検出回路1028において、遅延バッファ1029は、受信回路Rx1の出力データVOUTを所定期間Td遅延させて出力する。排他的論理和回路1030は、出力データVOUTと、遅延バッファ1029の出力と、の排他的論理和をリセット信号RSTとして出力する。そのため、排他的論理和回路1030は、出力データVOUTの論理値変化に応じてリセット信号RSTを立ち上げ、所定期間Td経過後にリセット信号RSTを立ち下げる。つまり、論理値変化検出回路1028は、出力データVOUTが論理値変化する毎に、リセット信号RSTを立ち上げる。タイマ1024の動作については、上記したため、その説明を省略する。図13Aに示すパルス幅検出回路102aの場合も、図11Aに示すパルス幅検出回路102と同様の効果を奏することができる。特に、パルス幅検出回路102aは、パルス幅検出回路102と異なり、絶縁部を設ける必要が無いため、回路規模の増大を抑制することができる。また、パルス幅検出回路102aは、パルス幅検出回路102よりも回路構成が容易である。また、パルス幅検出回路102aは、絶縁素子ISO1の種類に関係なく異常検出部として用いられることが可能である。したがって、パルス幅検出回路102aは、フォトカプラのような非パルス型の絶縁素子に対しても、異常検出部として用いられることが可能である。なお、パルス幅検出回路102aは、図13Aに示す構成に限られず、同様の機能を実現できる回路構成に適宜変更可能である。コモンモードノイズ検出回路103コモンモードノイズ検出回路103は、コモンモードノイズが予め定められた閾値の範囲を超えたことを検出する回路である。コモンモードノイズとは、ある半導体チップを駆動する電源と、別の半導体チップを駆動する電源と、の差電圧コモンモード電圧に起因して発生する電源間ノイズのことである。本例では、コモンモードノイズとは、半導体チップCHP0を駆動する第1の電源例えば接地電圧GND0と、半導体チップCHP1を駆動する第2の電源例えば接地電圧GND1と、の差電圧コモンモード電圧に起因して発生する電源間ノイズのことである。コモンモード電圧の変動が大きくなると、絶縁素子ISO1に形成された寄生結合容量Cc等により電源間ノイズが発生し、絶縁素子ISO1を介した信号伝達に誤動作が生じる可能性がある。そこで、コモンモードノイズ検出回路103は、コモンモードノイズが閾値を超えた場合に、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常が発生したと判定する。図14Aは、コモンモードノイズ検出回路103の構成例を示す図である。また、図14Bは、図14Aに示すコモンモードノイズ検出回路103の動作を示すタイミングチャートである。図14Aに示すコモンモードノイズ検出回路103は、絶縁部1031と、加算回路1032と、コンパレータ1033,1034と、論理和回路1035と、を有する。絶縁部1031は、絶縁素子ISO1と同様の構成をしており、送信回路Tx1から出力された送信信号を受信信号Sig,Sig-として加算回路1032に伝達する。加算回路1032は、受信信号Sigの電圧と受信信号Sig-の電圧とを加算して加算結果SigSumを出力する。コンパレータ1033は、高レベル側の閾値電圧Vthと、加算回路1032の加算結果SigSumと、を比較し比較結果を出力する。コンパレータ1034は、低レベル側の閾値電圧Vth-と、加算回路1032の加算結果SigSumと、を比較し比較結果を出力する。論理和回路1035は、コンパレータ1033の比較結果とコンパレータ1034の比較結果との論理和を検出結果E3として出力する。図14Bに示すように、加算回路1032は、受信信号Sigに重畳されたパルス信号と、受信信号Sig-に重畳されたパルス信号と、を相殺除去する一方で、受信信号Sig,Sig-にそれぞれ重畳された同相のコモンモード電圧を加算して出力する。つまり、加算回路1032の加算結果SigSumは、コモンモード電圧成分のみが重畳された信号となる。コンパレータ1033は、加算結果SigSumが閾値電圧Vthより大きい場合、Hレベルの比較結果を出力し、それ以外では、Lレベルの比較結果を出力する。コンパレータ1034は、加算結果SigSumが閾値電圧Vth-より小さい場合、Hレベルの比較結果を出力し、それ以外では、Lレベルの比較結果を出力する。したがって、論理和回路1035は、加算結果SigSumが閾値電圧Vth-~Vthの範囲を超える場合、Hレベルの検出結果E3を出力し、それ以外では、Lレベルの検出結果E3を出力する。このように、コモンモードノイズが所定の閾値の範囲内である場合、コモンモードノイズ検出回路103は、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常は発生していないと判定し、Lレベルの検出結果E3を出力する。一方、コモンモードノイズが所定の閾値の範囲を超える場合、コモンモードノイズ検出回路103は、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常が発生したと判定し、Hレベルの検出結果E3を出力する。コモンモードノイズ検出回路103の変形例なお、コモンモードノイズ検出回路103は、絶縁素子ISO1としてトランスフォーマが用いられる場合に限られず、コンデンサ、GMR素子型アイソレータ、フォトカプラが用いられた場合にも、異常を検出することが可能である。この場合、絶縁素子ISO1の構成に応じて、絶縁部1031の構成も変更される。例えば、絶縁素子ISO1としてコンデンサが用いられる場合、図15に示すように、絶縁部1031は、コンデンサによって構成される絶縁部1036に変更される。コモンモードノイズ検出回路の他の構成例1図16は、コモンモードノイズ検出回路103の他の構成例をコモンモードノイズ検出回路103aとして示す図である。図16に示すコモンモードノイズ検出回路103aは、絶縁素子として用いられるコンデンサ1037と、抵抗素子1038と、抵抗素子1039と、コンパレータ1040と、を有する。コンデンサ1037の一方の電極には、抵抗素子1038を介して、第1の電源である接地電圧GND0が供給される。コンデンサ1037の他方の電極には、抵抗素子1039を介して、第2の電源である接地電圧GND1が供給される。コンパレータ1040は、予め定められた閾値電圧と、コンデンサ1037の他方の電極第2の電源側の電圧と、を比較し比較結果検出結果E3を出力する。具体的には、コンパレータ1040は、コンデンサ1037の他方の電極の電圧が閾値電圧より高い場合に、Hレベルの検出結果E3を出力し、それ以外では、Lレベルの検出結果E3を出力する。接地電圧GND0と接地電圧GND1との差電圧コモンモード電圧が大きく変動すると、絶縁素子ISO1に形成された寄生結合容量Ccによって電源間ノイズが発生するのと同じく、コンデンサ1037によっても電源間ノイズが発生する。それにより、コンデンサ1037の他方の電極の電圧は変動する。図16に示すコモンモードノイズ検出回路103aは、コンデンサ1037によって電源間ノイズコモンモードノイズが発生し、それに応じて、コンデンサ1037の他方の電極第2の電源側の電圧が閾値電圧より高くなった場合に、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常が発生したと判定する。つまり、図16に示すコモンモードノイズ検出回路103aは、コンデンサ1037による電源間ノイズコモンモードノイズが所定の閾値の範囲を超えた場合に、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常が発生したと判定する。このような構成により、コモンモードノイズ検出回路103aは、図14Aに示すコモンモードノイズ検出回路103と同様の効果を奏することができる。図17及び図18は、コモンモードノイズ検出回路103aの配置例を示す図である。図17及び図18に示すように、コモンモードノイズ検出回路103aのコンデンサ1037は、絶縁素子ISO1とできるだけ近い条件でノイズを発生させるために、絶縁素子ISO1に近接して配置されることが好ましい。なお、図18は、絶縁素子ISO1及びコンデンサ1037が何れも半導体チップCHP0側に形成された場合の配置例である。コモンモードノイズ検出回路の他の構成例2図19Aは、コモンモードノイズ検出回路103の他の構成例をコモンモードノイズ検出回路103bとして示す図である。また、図19Bは、コモンモードノイズ検出回路103bの動作を示すタイミングチャートである。図19Aに示すように、コモンモードノイズ検出回路103bは、絶縁部1031と、ローパスフィルタ1041と、コンパレータ1033,1034と、論理和回路1035と、を有する。絶縁部1031は、上記したように、送信回路Tx1から出力された送信信号を受信信号Sig二次側コイルの一端の電圧として伝達する。ローパスフィルタ1041は、受信信号Sigに重畳されたコモンモードノイズ成分を取り出し、信号SigLPFとして出力する。コンパレータ1033は、ローパスフィルタ1041から出力された信号SigLPFが高レベル側の閾値電圧Vthより大きい場合、Hレベルの比較結果を出力し、それ以外では、Lレベルの比較結果を出力する。コンパレータ1034は、ローパスフィルタ1041から出力された信号SigLPFが低レベル側の閾値電圧Vth-より小さい場合、Hレベルの比較結果を出力し、それ以外では、Lレベルの比較結果を出力する。したがって、論理和回路1035は、ローパスフィルタ1041から出力された信号SigLPF、即ち、コモンモードノイズ成分が、閾値電圧Vth-~Vthの範囲を超える場合に、Hレベルの検出結果E3を出力し、それ以外では、Lレベルの検出結果E3を出力する。図19Aに示すコモンモードノイズ検出回路103bの場合も、図14Aに示すコモンモードノイズ検出回路103と同様の効果を奏することができる。異常検出部DTX1の構成例上記説明では、制御部CT1が、異常検出部DT1によって異常が検出された場合にのみ停止信号を出力する場合を例に説明したが、これに限られない。制御部CT1は、異常検出部DT1によって異常が検出された場合のみならず、他の異常が検出された場合にも、停止信号を出力する構成に適宜変更可能である。図20は、半導体集積回路1の変形例、即ち、他の異常を検出する異常検出部DTX1をさらに備えた半導体集積回路1の構成例を示す図である。なお、図20では、異常検出部DT1、異常検出部DTX1及び論理和回路111のみが図示されている。ここでは、主として異常検出部DTX1の構成及び動作について説明する。図20に示す異常検出部DTX1は、パワーオンリセット回路105と、低電圧検出回路106と、電源ノイズ検出回路107と、過電流検出回路108と、過熱検出回路109と、これらの検出結果の論理和を検出結果EX0として出力する論理和回路110と、を有する。異常検出部DTX1は、これら複数の検出回路のうち少なくとも一つの検出回路によって異常が検出された場合に、Hレベルの検出結果EX0を出力し、いずれの検出回路によっても異常が検出されない場合に、Lレベルの検出結果EX0を出力する。なお、異常検出部DT1は、検出結果E0を出力するものとする。そして、論理和回路111は、異常検出部DT1の検出結果E0と、異常検出部DTX1の検出結果EX0と、の論理和を検出結果ER1として出力する。図21は、異常検出部DT1,DTX1、制御部CT1及びその周辺回路の接続関係を示している。続いて、異常検出部DTX1に設けられた各検出回路の具体的な構成例及び動作について説明する。パワーオンリセット回路105パワーオンリセット回路105は、電源投入後から半導体チップCHP1側の電源電圧VDD1が安定するまでの所定期間を検出する回路である。電源投入直後は電源電圧VDD1が安定していないため、回路が正常な動作をしない可能性がある。そこで、パワーオンリセット回路105は、電源投入後から電源電圧VDD1が安定するまでの所定期間中、異常が発生していると判定する。図22は、パワーオンリセット回路105の構成例を示す図である。また、図23は、パワーオンリセット回路105の動作を示すタイミングチャートである。図22に示すように、パワーオンリセット回路105は、抵抗素子1051と、コンデンサ1052と、インバータ1053と、を有する。抵抗素子1051は、電源電圧VDD1の供給される電源電圧端子以下、単に電源電圧端子VDD1と称すと、ノードN1と、の間に設けられる。コンデンサ1052は、ノードN1と、接地電圧GND1の供給される接地電圧端子以下、単に接地電圧端子GND1と称すと、の間に設けられる。インバータ1053は、ノードN1の電圧Vcが閾値電圧Vth以下の場合、Hレベルの検出結果E5を出力し、ノードN1の電圧Vcが閾値電圧Vthを超えた場合、Lレベルの検出結果E5を出力する。図23に示すように、電源投入されて電源電圧VDD1の電圧レベルが上昇すると時刻t1、それに応じて、ノードN1の電圧Vcが徐々に上昇し始める。電源投入後しばらくは、ノードN1の電圧Vcは閾値電圧Vth以下であるため、インバータ1053は、Hレベルの検出結果E5を出力する時刻t1~t2。そして、ノードN1の電圧Vcが閾値電圧Vthより大きくなると、インバータ1053は、Lレベルの検出結果E5を出力する時刻t2。このように、パワーオンリセット回路105は、電源投入後から電源電圧が安定する所定期間を経過するまでは、Hレベルの検出結果E5を出力し、所定期間が経過して電源電圧が安定した後は、Lレベルの検出結果E5を出力する。低電圧検出回路106低電圧検出回路106は、半導体チップCHP1側の電源電圧VDD1の電圧レベルが予め定められた閾値以下に低下したことを検出する回路である。電源電圧VDD1が閾値以下の場合には回路が正常な動作をしない可能性がある。そこで、低電圧検出回路106は、電源電圧VDD1の電圧レベルが閾値以下となった場合に、異常が発生したと判定する。図24は、低電圧検出回路106の構成例を示す図である。図25は、低電圧検出回路106の動作を説明するための図である。図26は、低電圧検出回路106の動作を示すタイミングチャートである。図24に示す低電圧検出回路106は、基準電圧発生回路1061と、コンパレータ1062と、コンパレータ1063と、RSラッチ1064と、を有する。なお、図24では、電源電圧VDD1の安定時の電圧レベルが5Vである場合を例に説明する。基準電圧発生回路1061は、例えば、4Vの第1基準電圧と、4.5Vの第2基準電圧と、を生成する。コンパレータ1062は、電源電圧VDD1と第1基準電圧とを比較して比較結果を出力する。コンパレータ1063は、電源電圧VDD1と第2基準電圧とを比較して比較結果を出力する。RSラッチ1064は、セット端子Sに入力されるコンパレータ1062の比較結果と、リセット端子Rに入力されるコンパレータ1063の比較結果と、に基づき、出力端子Qから検出結果E6を出力する。図26に示すように、電源電圧VDD1の電圧レベルが4.0V以下の場合時刻t0、コンパレータ1062はHレベルの比較結果を出力し、コンパレータ1063はLレベルの比較結果を出力する。それにより、RSラッチ1064はHレベルの検出結果E6を出力する。電源電圧VDD1の電圧レベルが上昇して4.0Vより大きくなると時刻t1、コンパレータ1062は比較結果をLレベルに切り替えるが、コンパレータ1063の比較結果はLレベルのままである。それにより、RSラッチ1064はHレベルの検出結果E6を出力し続ける。電源電圧VDD1の電圧レベルがさらに上昇して4.5Vより大きくなると時刻t2、コンパレータ1063は比較結果をHレベルに切り替える。それにより、RSラッチ1064は検出結果E6をLレベルに切り替えて出力する。逆に、電源電圧VDD1の電圧レベルが低下して4.5V以下4.0V超になると時刻t3、コンパレータ1063は比較結果をLレベルに切り替えるが、コンパレータ1062の比較結果はLレベルのままである。それにより、RSラッチ1064はLレベルの検出結果E6を出力し続ける。電源電圧VDD1の電圧レベルがさらに低下して4V以下になると時刻t4、コンパレータ1062は比較結果をHレベルに切り替える。それにより、RSラッチ1064は検出結果E6をHレベルに切り替えて出力する。つまり、低電圧検出回路106は、電源電圧VDD1の検出にヒステリシス特性を持たせている図25参照。このように、電源電圧VDD1の電圧レベルが予め定められた閾値より大きい場合、低電圧検出回路106は、電源電圧VDD1が安定していると判定し、Lレベルの検出結果E6を出力する。一方、電源電圧VDD1の電圧レベルが閾値以下の場合、低電圧検出回路106は、電源電圧VDD1が安定していないと判定し、Hレベルの検出結果E6を出力する。電源ノイズ検出回路107電源ノイズ検出回路107は、半導体チップCHP1側の電源電圧VDD1のノイズが予め定められた閾値の範囲を超えたことを検出する回路である。電源電圧VDD1のノイズが閾値の範囲を超える場合には、回路が正常な動作をしない可能性がある。そこで、電源ノイズ検出回路107は、電源電圧VDD1のノイズが閾値の範囲を超えた場合に、異常が発生したと判定する。図27は、電源ノイズ検出回路107の構成例を示す図である。また、図28は、電源ノイズ検出回路107の動作を示すタイミングチャートである。図27に示す電源ノイズ検出回路107は、コンデンサ1071と、オペアンプ1072と、抵抗素子1073と、コンパレータ1074と、コンパレータ1075と、論理和回路1076と、を有する。コンデンサ1071は、電源電圧端子VDD1とオペアンプ1072の入力端子との間に設けられる。抵抗素子1073は、オペアンプ1072の出力端子と入力端子との間に設けられる。つまり、コンデンサ1071、オペアンプ1072及び抵抗素子1073により、いわゆる、ハイパスフィルタが構成される。コンパレータ1074は、高レベル側の閾値電圧Vthと、オペアンプ1072の出力電圧と、を比較し比較結果を出力する。コンパレータ1027は、低レベル側の閾値電圧Vth-と、オペアンプ1072の出力電圧と、を比較し比較結果を出力する。論理和回路1076は、コンパレータ1074の比較結果と、コンパレータ1075の比較結果と、の論理和を検出結果E7として出力する。図28に示すように、電源電圧VDD1のノイズが閾値電圧Vth-~Vthの範囲内である場合、電源ノイズ検出回路107は、電源電圧VDD1が安定していると判定し、Lレベルの検出結果E7を出力する。一方、電源電圧VDD1のノイズが閾値電圧Vth-~Vthの範囲を超える場合、電源ノイズ検出回路107は、電源電圧VDD1が安定していないと判定し、Hレベルの検出結果E7を出力する。過電流検出回路108過電流検出回路108は、パワートランジスタPTr1に過電流が流れていることを検出する回路である。パワートランジスタPTr1に流れる電流の電流値が予め定められた閾値より大きい場合、パワートランジスタPTr1が破壊する等のおそれがある。そこで、過電流検出回路108は、パワートランジスタPTr1に流れる電流の電流値が閾値より大きい場合に、異常が発生したと判定し、Hレベルの検出結果E8を出力する。過熱検出回路109過熱検出回路109は、半導体チップCHP1内部又はチップ周辺の温度が予め定められた閾値温度より大きくなったことを検出する回路である。温度が閾値温度より大きい場合、回路が正常な動作をしない可能性がある。そこで、過熱検出回路109は、チップ内部又はチップ外部の温度が予め定められた閾値温度より大きい場合に、異常が発生したと判定し、Hレベルの検出結果E9を出力する。過熱検出回路109は、例えば、温度を測定する対象の近辺に配置されたダイオードの順方向電圧Vfの値に基づき温度を検知する。半導体集積回路1のその他の実装状態の例なお、送信回路Tx1、受信回路Rx1及びこれらの間に設けられた絶縁素子ISO1の実装状態は、図2に示した実装状態に限られるものではない。以下、本実施の形態にかかる半導体集積回路1のその他の実装状態の例について、図29~図40を用いて説明する。なお、図29~図35は、絶縁素子ISO1としてトランスフォーマが用いられた場合の実装状態の例である。図36及び図37は、絶縁素子ISO1としてコンデンサが用いられた場合の実装状態の例である。図38は、絶縁素子ISO1としてGMR素子型アイソレータが用いられた場合の実装状態の例である。図39及び図40は、絶縁素子ISO1としてフォトカプラが用いられた場合の実装状態の例である。なお、図29~図40は、主として送信回路Tx1、受信回路Rx1及びこれらの間に設けられた絶縁素子ISO1の実装状態を説明するものであるため、制御部CT1及び異常検出部DT1を図示していない。図29に示す実装状態では、半導体チップCHP0に送信回路Tx1が形成される。半導体チップCHP1には、受信回路Rx1と、絶縁素子ISO1を構成する一次側コイルL11及び二次側コイルL12と、ゲートドライバGD1と、が形成される。さらに、半導体チップCHP0には、送信回路Tx1の出力に接続される複数のパッドが形成される。また、半導体チップCHP1には、一次側コイルL11の両端にそれぞれ接続されるパッドが形成される。そして、送信回路Tx1は、これらパッドとボンディングワイヤWとを介して、半導体チップCHP1に形成された一次側コイルL11と接続される。また、一次側コイルL11のセンタータップは、別途設けられたパッドとボンディングワイヤWとを介して、半導体チップCHP0側の電源端子例えば、接地電圧端子GND0に接続される。一方、二次側コイルL12のセンタータップは、半導体チップCHP1側の電源端子例えば、接地電圧端子GND1に接続される。なお、図29に示す例では、一次側コイルL11と二次側コイルL12とが、それぞれ1つの半導体チップにおいて上下方向に積層される第1の配線層及び第2の配線層に形成される。また、一次側コイルL11がセンタータップを挟んで2つの巻線により形成され、二次側コイルL12がセンタータップを挟んで2つの巻線により形成される。図30に示す実装状態では、半導体チップCHP0に送信回路Tx1及び絶縁素子ISO1を構成する一次側コイルL11及び二次側コイルL12が形成される。半導体チップCHP1には、受信回路Rx1及びゲートドライバGD1が形成される。さらに、半導体チップCHP0には、二次側コイルL12の両端にそれぞれ接続されるパッドが形成される。また、半導体チップCHP1には、受信回路Rx1の入力と接続されるパッドが形成される。そして、受信回路Rx1は、これらパッドとボンディングワイヤWとを介して、半導体チップCHP0に形成された二次側コイルL12と接続される。なお、図30に示す例では、一次側コイルL11と二次側コイルL12とが、それぞれ1つの半導体チップにおいて上下方向に積層される第1の配線層及び第2の配線層に形成される。図31に示す実装状態では、半導体チップCHP0に送信回路Tx1が形成され、半導体チップCHP1に受信回路Rx1及びゲートドライバGD1が形成され、半導体チップCHP0,CHP1とは異なる半導体チップCHP3に絶縁素子ISO1を構成する一次側コイルL11及び二次側コイルL12が形成される。さらに、半導体チップCHP0には、送信回路Tx1の出力に接続されるパッドが形成される。半導体チップCHP1には、受信回路Rx1の入力に接続されるパッドが形成される。また、半導体チップCHP3には、一次側コイルL11の両端にそれぞれ接続されるパッド及び二次側コイルL12の両端にそれぞれ接続されるパッドが形成される。そして、送信回路Tx1は、これらパッドとボンディングワイヤWを介して、半導体チップCHP3に形成された一次側コイルL11と接続される。また、受信回路Rx1は、これらパッドとボンディングワイヤWを介して、半導体チップCHP3に形成された二次側コイルL12と接続される。なお、図31に示す例では、一次側コイルL11と二次側コイルL12とが、それぞれ1つの半導体チップにおいて上下方向に積層される第1の配線層及び第2の配線層に形成される。図32に示す実装状態では、半導体チップCHP0に送信回路Tx1及び一次側コイルL11が形成され、半導体チップCHP1に受信回路Rx1、ゲートドライバGD1及び二次側コイルL12が形成され、半導体チップCHP0と半導体チップCHP1とが積層される。また、半導体チップCHP0と半導体チップCHP1とは、積層された状態において、一次側コイルL11の中心位置と二次側コイルL12の中心位置とが同一直線状になるように配置される。図33に示す実装状態では、共通の半導体チップCHP4上に送信回路Tx1、受信回路Rx1、絶縁素子ISO1を構成する一次側コイルL11及び二次側コイルL12、ゲートドライバGD1が形成される。図33の例では、一次側コイルL11と二次側コイルL12とが、それぞれ半導体チップCHP4上において上下方向に積層される第1の配線層と第2の配線層に形成される。そして、送信回路Tx1が配置される領域と受信回路Rx1が配置される領域とは、半導体チップCHP4の基板中に形成される絶縁層により互いに絶縁される。図34及び図35は、図33に示す半導体チップCHP4の基板の断面図である。図34に示す例では、送信回路Tx1が形成される領域と受信回路Rx1が形成される領域とが絶縁層により電気的に分断される。そして、一次側コイルL11及び二次側コイルL12は、受信回路Rx1が形成される領域に設けられる。一方、図35に示す例では、送信回路Tx1が形成される領域と受信回路Rx1が形成される領域とが絶縁層により電気的に分断される。そして、一次側コイルL11及び二次側コイルL12は、送信回路Tx1が形成される領域に設けられる。図36は、図2に示す実装状態において絶縁素子ISO1として用いられるトランスフォーマを、コンデンサに置き換えたものである。より具体的には、コイルL11をコンデンサの一方の電極C11に置き換え、コイルL12をコンデンサの他方の電極C12に置き換えたものである。また、図37は、図29に示す実装状態において絶縁素子ISO1として用いられるトランスフォーマを、コンデンサに置き換えたものである。より具体的には、コイルL11をコンデンサの一方の電極C11a,C11bに置き換え、コイルL12をコンデンサの他方の電極C12a,C12bに置き換えたものである。図38は、図2に示す実装状態において絶縁素子ISO1として用いられるトランスフォーマを、GMR素子型アイソレータに置き換えたものである。より具体的には、コイルL11をそのままにして、コイルL12をGMR素子R12に置き換えたものである。図39に示すように絶縁素子ISO1としてフォトカプラが用いられた実装状態では、半導体チップCHP0に発光素子D11が形成され、半導体チップCHP1に受光部Q12、受信回路Rx1及びゲートドライバGD1が形成される。なお、発光素子D11と受光部Q12とによりフォトカプラが構成される。図40は、図39に示す半導体集積回路の断面図である。図40に示すように、発光素子D11が形成された半導体チップCHP0と、受光部Q12が形成された半導体チップCHP1とは、積層されている。ここで、半導体チップCHP0と半導体チップCHP1とは、積層された状態において、発光素子D11と受光部Q12が対向するように配置される。また、発光素子D11と受光部Q12との間には、発光素子D11の光信号が受光部Q12に伝わりやすいように透明樹脂が埋め込まれる。そして、これらを包み込むようにプラスチップモールドが形成され、発光素子D11の光信号が外部に漏れないようにしている。上記説明より、絶縁素子ISO1の種類、絶縁素子ISO1の配置に関しては特に制限が無いことが分かる。上記説明では、絶縁素子ISO1を半導体チップ上に形成するとしたが、絶縁素子ISO1は、外付け部品として設けることも可能である。なお、ここでは、送信回路Tx1、受信回路Rx1及びこれらの間に設けられた絶縁素子ISO1の組の実装状態について説明したが、これに限られない。送信回路Tx1、受信回路Rx1及びこれらの間に設けられた絶縁素子ISO1の組以外の他の送信回路、受信回路及びこれらの間に設けられた絶縁素子の組に対しても、同様の実装状態を実現可能である。実施の形態2本実施の形態では、半導体集積回路1の動作の他の例について、図41を用いて説明する。図41は、図3とは異なる信号伝達方式が採用された半導体集積回路1の動作を示すタイミングチャートである。なお、図41に示す信号伝達方式は、絶縁素子ISO1としてトランスフォーマ、コンデンサ、GMR型アイソレータ等の交流結合素子が用いられた場合に採用することができる。また、図41に示す信号伝達方式は、絶縁素子ISO1を介した信号伝達に用いられるだけでなく、後述する他の絶縁素子を介した信号伝達にも用いられる。図41の例では、送信回路Tx1は、送信データVINの立ち上がりに同期して連続する2つのパルス信号2パルス信号と称すを送信信号として出力する。また、送信回路Tx1は、送信データVINの立ち下がりに同期して1つのパルス信号1パルス信号と称すを送信信号として出力する。絶縁素子ISO1は、送信回路Tx1からの送信信号を受信信号として受信回路Rx1に伝達する。受信回路Rx1は、2パルス信号を受信信号として受信した場合に、出力データVOUTを立ち上げ、1パルス信号を受信信号として受信した場合に、出力データVOUTを立ち下げる。このようにして、受信回路Rx1は、送信データVINを再生し、出力データVOUTとして出力する。図41に示す信号伝達方式が採用される場合、受信回路Rx1は、例えば、Hレベル検出回路と、Lレベル検出回路と、RSラッチと、を有する。Hレベル検出回路は、2パルス信号を受信信号として受信した場合にセット信号を立ち上げる。Lレベル検出回路は、1パルス信号を受信信号として受信した場合にリセット信号を立ち上げる。RSラッチは、Hレベル検出回路からのセット信号と、Lレベル検出回路からのリセット信号と、に基づき出力データVOUTを出力する。即ち、このRSラッチは、2パルス信号を受信信号として受信した場合に、出力データVOUTを立ち上げ、1パルス信号を受信信号として受信した場合に、出力データVOUTを立ち下げる。図41に示すように、送信データVINは、時刻t1にてLレベルからHレベルに切り替わる。それにより、送信回路Tx1は、2パルス信号を送信信号として出力する時刻t1。受信回路Rx1は、2パルス信号を受信信号として受信することにより、出力データVOUTを立ち上げる時刻t2。このとき、絶縁素子ISO1を介した信号伝達により誤動作を生じさせ得る異常は発生していないため、異常検出部DT1は、Lレベルの検出結果ER1を出力している。したがって、制御部CT1は、受信回路Rx1の出力データVOUTをそのまま出力する。出力データVOUTはHレベルであるため、ゲート制御信号OUTもHレベルとなり、パワートランジスタPTr1はオンする。その後、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常が発生したとする。このとき、異常検出部DT1は、その異常が発生している期間中、Hレベルの検出結果ER1を出力する時刻t3~t4。したがって、制御部CT1は、出力データVOUTに関わらず送信データVINに関わらずLレベルの停止信号を出力する。それにより、ゲート制御信号OUTもLレベルとなり、パワートランジスタPTr1は強制的にオフに制御される。異常が無くなると、異常検出部DT1は、検出結果ER1をHレベルからLレベルに切り替える時刻t4。したがって、制御部CT1は、再び受信回路Rx1の出力データVOUTをそのまま出力し始める。つまり、制御部CT1は停止信号を解除する。出力データVOUTはHレベルであるため、ゲート制御信号OUTもHレベルとなり、パワートランジスタPTr1はオンする時刻t4。その後、送信データVINは、時刻t5にてHレベルからLレベルに切り替わる。それにより、送信回路Tx1は、1パルス信号を送信信号として出力する時刻t5。受信回路Rx1は、1パルス信号を受信信号として受信することにより、出力データVOUTを立ち下げる時刻t6。このとき、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常は発生していないため、異常検出部DT1は、Lレベルの検出結果ER1を出力している。したがって、制御部CT1は、受信回路Rx1の出力データVOUTをそのまま出力する。出力データVOUTはLレベルであるため、ゲート制御信号OUTもLレベルとなり、パワートランジスタPTr1はオフする。その後、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常が発生したとする。このとき、異常検出部DT1は、その異常が発生している期間中、Hレベルの検出結果ER1を出力する時刻t7~t8。したがって、制御部CT1は、出力データVOUTに関わらず送信データVINに関わらずLレベルの停止信号を出力する。それにより、ゲート制御信号OUTもLレベルとなり、パワートランジスタPTr1は強制的にオフに制御される。即ち、パワートランジスタPTr1はオフを維持する。異常が無くなると、異常検出部DT1は、検出結果ER1をHレベルからLレベルに切り替える時刻t8。したがって、制御部CT1は、再び受信回路Rx1の出力データVOUTをそのまま出力し始める。つまり、制御部CT1は停止信号を解除する。出力データVOUTはLレベルであるため、ゲート制御信号OUTもLレベルとなり、パワートランジスタPTr1はオフを維持する時刻t8。本実施の形態にかかる信号伝達方式が採用された半導体集積回路1においても、実施の形態1の場合と同等の効果を奏することができる。なお、本記実施の形態では、制御部CT1が受信回路Rx1とは別に設けられた場合を例に説明しているが、これに限られない。制御部CT1は、受信回路Rx1の一部として組み込まれても良い。これは、後述する他の制御部と受信回路との関係においても同様である。例えば、制御部CT1は、受信回路Rx1に論理和回路として組み込まれる。この論理和回路は、Lレベル検出回路からのリセット信号と、異常検出部DT1の検出結果ER1と、の論理和をRSラッチのリセット端子Rに出力する。この場合、受信回路Rx1は、異常が無くなって検出結果ER1がHレベルからLレベルに切り替わった場合でも、送信データVINが次に論理値変化するまではLレベルの出力データVOUTを出力し続ける図42参照。換言すると、この受信回路Rx1は、異常検出部により検出されていた異常が検出されなくなった後、送信データVINの最初の論理値変化に同期して、停止信号を解除する。実施の形態3本実施の形態では、半導体集積回路1の動作の他の例について、図43を用いて説明する。図43は、図3及び図41とは異なる信号伝達方式が採用された半導体集積回路1の動作を示すタイミングチャートである。なお、図43に示す信号伝達方式は、絶縁素子ISO1としてトランスフォーマ、コンデンサ、GMR型アイソレータ等の交流結合素子が用いられた場合に採用することができる。また、図43に示す信号伝達方式は、絶縁素子ISO1を介した信号伝達に用いられるだけでなく、後述する他の絶縁素子を介した信号伝達にも用いられる。図43の例では、送信回路Tx1は、送信データVINがLレベルの場合、パルスを送信信号に重畳せずに出力し、送信データVINがHレベルの場合、連続するパルスを送信信号に重畳して出力する。絶縁素子ISO1は、送信回路Tx1からの送信信号を受信信号として受信回路Rx1に伝達する。受信回路Rx1は、パルスの重畳されている受信信号を受信した場合に、出力データVOUTを立ち上げ、パルスの重畳されていない受信信号を受信した場合に、出力データVOUTを立ち下げる。このようにして、受信回路Rx1は、送信データVINを再生し、出力データVOUTとして出力する。図43に示すように、送信データVINは、時刻t0ではLレベルを示している。そのため、送信回路Tx1は、パルスを送信信号に重畳せずに出力している時刻t0。受信回路Rx1は、パルスの重畳されていない受信信号を受信しているため、Lレベルの出力データVOUTを出力している時刻t0。その後、送信データVINは、時刻t1にてLレベルからHレベルに切り替わる。それにより、送信回路Tx1は、連続するパルスを送信信号に重畳して出力し始める時刻t1。受信回路Rx1は、パルスの重畳されている受信信号を受信することにより、出力データを立ち上げる時刻t1。このとき、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常は発生していないため、異常検出部DT1は、Lレベルの検出結果ER1を出力している。したがって、制御部CT1は、受信回路Rx1の出力データVOUTをそのまま出力する。出力データVOUTはHレベルであるため、ゲート制御信号OUTもHレベルとなり、パワートランジスタPTr1はオンする。その後、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常が発生したとする。このとき、異常検出部DT1は、その異常が発生している期間中、Hレベルの検出結果ER1を出力する時刻t2~t3。したがって、制御部CT1は、出力データVOUTに関わらず送信データVINに関わらずLレベルの停止信号を出力する。それにより、ゲート制御信号OUTもLレベルとなり、パワートランジスタPTr1は強制的にオフに制御される。異常が無くなると、異常検出部DT1は、検出結果ER1をHレベルからLレベルに切り替える時刻t3。したがって、制御部CT1は、再び受信回路Rx1の出力データVOUTをそのまま出力し始める。出力データVOUTはHレベルであるため、ゲート制御信号OUTもHレベルとなり、パワートランジスタPTr1はオンする時刻t3~t4。その後、送信データVINは、時刻t4にてHレベルからLレベルに切り替わる。それにより、送信回路Tx1は、パルスを送信信号に重畳せずに出力し始める時刻t4。受信回路Rx1は、パルスの重畳されていない受信信号を受信することにより、出力データVOUTを立ち下げる時刻t4。このとき、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常は発生していないため、異常検出部DT1は、Lレベルの検出結果ER1を出力している。したがって、制御部CT1は、受信回路Rx1の出力データVOUTをそのまま出力する。出力データVOUTはLレベルであるため、ゲート制御信号OUTもLレベルとなり、パワートランジスタPTr1はオフする。その後、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常が発生したとする。このとき、異常検出部DT1は、その異常が発生している期間中、Hレベルの検出結果ER1を出力する時刻t5~t6。したがって、制御部CT1は、出力データVOUTに関わらず送信データVINに関わらずLレベルの停止信号を出力する。それにより、ゲート制御信号OUTもLレベルとなり、パワートランジスタPTr1は強制的にオフに制御される。即ち、パワートランジスタPTr1はオフを維持する。異常が無くなると、異常検出部DT1は、検出結果ER1をHレベルからLレベルに切り替える時刻t6。それにより、制御部CT1は、再び受信回路Rx1の出力データVOUTをそのまま出力し始める。出力データVOUTはLレベルであるため、ゲート制御信号OUTもHレベルとなり、パワートランジスタPTr1はオフを維持する時刻t6。本実施の形態にかかる信号伝達方式が採用された半導体集積回路1においても、実施の形態1の場合と同等の効果を奏することができる。実施の形態4図44は、本発明の実施の形態2にかかる半導体集積回路2の構成例を示す図である。図44に示す半導体集積回路2は、図1に示す半導体集積回路1と比較して、半導体チップCHP1に形成される異常検出部DT1及び制御部CT1に代えて、半導体チップCHP0に形成される異常検出部DT2及び制御部CT2を備える。つまり、異常検出部と制御部とが送信回路Tx1側のチップ上に設けられる。以下では、主として異常検出部DT2及び制御部CT2の構成及び動作について説明する。異常検出部DT2は、異常検出部DT1と同様の回路構成を有する。そして、異常検出部DT2は、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常を検出し、検出結果ER2を出力する。例えば、異常検出部DT2は、異常を検出した場合にHレベルの検出結果ER2を出力し、異常を検出しない場合にLレベルの検出結果ER2を出力する。異常検出部DT2は、図示していないが、磁場変化検出回路201と、パルス幅検出回路202と、コモンモードノイズ検出回路203と、を有する。制御部CT2は、制御部CT1と同様の回路構成を有する。そして、制御部CT2は、異常検出部DT2によって異常が検出された場合に、外部から供給される送信データVINに関わらず、パワートランジスタPTr1をオフするための停止信号を出力する。例えば、異常検出部DT2の検出結果ER2がLレベルの場合、即ち、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常が検出されない場合、制御部CT2は、外部からの送信データVINをそのまま送信回路Tx1に出力する。それにより、パワートランジスタPTr1の導通状態は、送信データVINに応じて制御されることとなる。一方、異常検出部DT2の検出結果ER2がHレベルの場合、即ち、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常が検出された場合、制御部CT2は、外部からの送信データVINに関わらず、Lレベルの停止信号を送信回路Tx1に出力する。それにより、送信回路Tx1は、Lレベルの停止信号を送信信号に変換して出力する。そして、送信回路Tx1から出力された送信信号は、絶縁素子ISO1を介して、受信信号として受信回路Rx1に伝達される。その結果、パワートランジスタPTr1はオフに制御されることとなる。続いて、異常検出部DT2に設けられた各検出回路の具体的な構成例及び動作について説明する。磁場変化検出回路201磁場変化検出回路201の構成及び動作については、磁場変化検出回路101と同様であるため、その説明を省略する。パルス幅検出回路202パルス幅検出回路202は、他の半導体チップから供給される送信データVINの論理値変化の間隔が予め定められた間隔より大きくなったことを検出する回路である。換言すると、パルス幅検出回路202は、他の半導体チップから供給されるPWM変調された送信データVINのパルス幅が予め定められた幅より大きくなったことを検出する回路である。パルス幅検出回路202のその他の構成及び動作については、パルス幅検出回路102と同様であるため、その説明を省略する。コモンモードノイズ検出回路203コモンモードノイズ検出回路103は、コモンモードノイズが予め定められた閾値の範囲を超えたことを検出する回路である。図16に示すコモンモードノイズ検出回路103aでは、コンデンサ1037の他方の電極第2の電源側側にコンパレータ1040が設けられていた。一方、図45に示すコモンモードノイズ検出回路203では、コンデンサ1037の一方の電極第1の電源側側にコンパレータ1040が設けられる。コモンモードノイズ検出回路203のその他の構成及び動作については、コモンモードノイズ検出回路103aと同様であるため、その説明を省略する。なお、異常検出部DT2は、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常を検出する回路として、上記した3つの検出回路に加え、パワーオンリセット回路205、低電圧検出回路206、電源ノイズ検出回路207及び過熱検出回路209をさらに備えた構成にも適宜変更可能である。なお、パワーオンリセット回路205はパワーオンリセット回路105に対応し、低電圧検出回路206は低電圧検出回路106に対応し、電源ノイズ検出回路207は電源ノイズ検出回路107に対応し、過熱検出回路209は過熱検出回路109に対応する。パワーオンリセット回路205パワーオンリセット回路205は、電源投入後から半導体チップCHP0側の電源電圧VDD0が安定するまでの所定期間を検出する回路である。パワーオンリセット回路205のその他の構成及び動作については、パワーオンリセット回路105と同様であるため、その説明を省略する。低電圧検出回路206低電圧検出回路206は、半導体チップCHP0側の電源電圧VDD0の電圧レベルが予め定められた閾値以下に低下したことを検出する回路である。低電圧検出回路206のその他の構成及び動作については、低電圧検出回路106と同様であるため、その説明を省略する。電源ノイズ検出回路207電源ノイズ検出回路207は、半導体チップCHP0側の電源電圧VDD0のノイズが予め定められた閾値の範囲を超えたことを検出する回路である。電源ノイズ検出回路207のその他の構成及び動作については、電源ノイズ検出回路107と同様であるため、その説明を省略する。過熱検出回路209過熱検出回路209は、半導体チップCHP0内部又はチップ周辺の温度が予め定められた閾値温度より大きくなったことを検出する回路である。過熱検出回路209のその他の構成及び動作については、過熱検出回路109と同様であるため、その説明を省略する。このように、本実施の形態にかかる半導体集積回路2は、半導体チップCHP0側において、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常を検出した場合に、制御対象であるパワートランジスタPTr1をオフに制御する。それにより、本実施の形態にかかる半導体集積回路2は、パワートランジスタPTr1が意図せずにオンすることを防止することができるため、負荷の誤動作を防止することができる。なお、本実施の形態では、異常検出部DT2が検出結果ER2を制御部CT2のみに出力する場合を例に説明したが、これに限られない。異常検出部DT2は、検出結果ER2を外部のマイコンにフィードバックしても良い。それにより、マイコンは、異常検出部DT2によって異常が検出された場合、同じ値の送信データVINを再度出力することもできる。あるいは、マイコンは、異常検出部DT2によって異常が検出された場合、パワートランジスタPTr1をオフにするための停止信号Lレベルの信号を送信データVINとして出力することもできる。また、本実施の形態では、半導体集積回路2が、半導体チップCHP0側に異常検出部DT2及び制御部CT2を備えた場合を例に説明したが、これに限られない。図46に示すように、半導体集積回路2は、半導体チップCHP1側に異常検出部DT1及び制御部CT1をさらに備えた構成に適宜変更可能である。図47は、図46に示す半導体集積回路2の動作を示すタイミングチャートである。図47からも明らかなように、異常検出部DT1,DT2によって異常が検出された場合、送信データVINに関わらず、ゲート制御信号OUTはLレベルに制御されるパワートランジスタPTr1はオフに制御されることがわかる。実施の形態5図48は、本発明の実施の形態5にかかる半導体集積回路3の構成例を示す図である。図48に示す半導体集積回路3は、ゲートドライバGD1から出力されたゲート制御信号OUTの論理値と、当該ゲート制御信号OUTに対応する送信データVINの論理値と、を比較する比較部CMP1を備える。なお、比較部CMP1は、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常を検出する異常検出部、としての機能も有する。つまり、比較部CMP1は、ゲート制御信号OUTの論理値と当該ゲート制御信号OUTに対応する送信データVINの論理値とが異なる場合、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常が発生したと判定する。図48に示す半導体集積回路3は、図44に示す半導体集積回路2と比較して、異常検出部DT2に代えて比較部CMP1を備えるとともに、送信回路第2送信回路Tx2と、受信回路第2受信回路Rx2と、絶縁素子第2絶縁素子ISO2と、をさらに備える。なお、上記したように、比較部CMP1は、異常検出部としての機能も有する。送信回路Tx2は、受信回路Rx1とともに半導体チップCHP1に形成される。受信回路Rx2は、送信回路Tx1とともに半導体チップCHP0に形成される。送信回路Tx2は、ゲートドライバGD1から出力されるゲート制御信号OUTをパルス信号に変換して送信信号として出力する。絶縁素子ISO2は、送信回路Tx2から出力された送信信号を、受信信号として受信回路Rx2に伝達する。受信回路Rx2は、絶縁素子ISO2からの受信信号に基づいてゲート制御信号OUTを再生し出力する。比較部CMP1は、受信回路Rx2によって再生されたゲート制御信号OUTと、当該ゲート制御信号OUTに対応する送信データVINと、を比較する。比較部CMP1は、再生されたゲート制御信号OUTの論理値と、当該ゲート制御信号OUTに対応する送信データVINの論理値と、が同じである場合、Lレベルの比較結果を出力し、異なる場合、Hレベルの比較結果を出力する。制御部CT2は、比較部CMP1によって異常が検出された場合、外部から供給される送信データVINに関わらず、パワートランジスタPTr1オフにするための停止信号を出力する。例えば、比較部CMP1による比較結果がLレベルの場合、即ち、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常が検出されない場合、制御部CT2は、外部からの送信データVINをそのまま送信回路Tx1に出力する。それにより、パワートランジスタPTr1の導通状態は、送信データVINに応じて制御されることとなる。一方、比較部CMP1による比較結果がHレベルの場合、即ち、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常が検出された場合、制御部CT2は、外部からの送信データVINに関わらず、Lレベルの停止信号を送信回路Tx1に出力する。そのため、送信回路Tx1は、Lレベルの停止信号を送信信号に変換して出力する。そして、送信回路Tx1から出力された送信信号は、絶縁素子ISO1を介して、受信信号として受信回路Rx1に伝達される。それにより、パワートランジスタPTr1はオフに制御されることとなる。このように、本実施の形態にかかる半導体集積回路3は、ゲート制御信号OUTと送信データVINとを比較することにより絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常を検出し、制御対象であるパワートランジスタPTr1をオフに制御する。それにより、本実施の形態にかかる半導体集積回路3は、パワートランジスタPTr1が意図せずにオンすることを防止することができるため、負荷の誤動作を防止することができる。本実施の形態では、比較部CMP1が比較結果を制御部CT2のみに出力する場合を例に説明したが、これに限られない。比較部CMP1は、比較結果をマイコン図48において不図示にフィードバックしても良い。それにより、マイコンは、比較部CMP1によって異常が検出された場合、同じ値の送信データVINを再度出力することもできる。あるいは、マイコンは、比較部CMP1によって異常が検出された場合、パワートランジスタPTr1をオフにするための停止信号Lレベルの信号を送信データVINとして出力することもできる。また、本実施の形態では、半導体集積回路3が、半導体チップCHP0側に比較部CMP1及び制御部CT2を備えた場合を例に説明したが、これに限られない。半導体集積回路3は、半導体チップCHP0側に異常検出部DT2をさらに備えた構成に適宜変更可能である。また、半導体集積回路3は、半導体チップCHP1側に異常検出部DT1及び制御部CT1をさらに備えた構成にも適宜変更可能である。なお、比較部CMP1は、異常検出部としての機能を有するものであるから、異常検出部DT2の一部に含まれても良い。実施の形態6本実施の形態では、本発明にかかる半導体集積回路の応用例について説明する。図49に示す半導体集積回路4は、半導体チップCHP0,CHP1における異常を検出し、パワートランジスタPTr1をオフに制御する機能を有するとともに、異常検出部による検出結果をマイコンにフィードバックする機能を有する。図49に示す半導体集積回路4は、異常検出部DT1及び制御部CT1を半導体チップCHP1側に備え、異常検出部DT2及び制御部CT2を半導体チップCHP0側に備える。半導体集積回路4の各機能ブロックの基本構成及び動作は、上記したものと同様であるため、ここでは、主として特徴的な部分について説明する。異常検出部DT1は、ゲート制御信号OUTの電圧レベルを検出するレベル検出回路をさらに有する。なお、異常検出部DT1は、出力段に、論理和回路に代えてエンコーダを有する。そして、異常検出部DT1は、エンコーダから出力された検出結果ER1を制御部CT1に出力するとともに、異常検出部DT2にフィードバックする。異常検出部DT2は、異常を検出する複数の検出回路の一つとして比較部CMP1をさらに有する。ここで、比較部CMP1は、異常検出部DT1からフィードバックされたレベル検出回路の検出結果ゲート制御信号OUTの論理値と、対応する送信データVINの論理値と、を比較して比較結果を出力する。なお、異常検出部DT2は、出力段に、論理和回路に代えてエンコーダを有する。そして、異常検出部DT2は、自己が有する複数の検出回路による検出結果に基づき検出結果ER2を生成し制御部CT2に出力するとともに、検出結果ER2及びフィードバックされた検出結果ER1をマイコン不図示にフィードバックする。例えば、マイコンは、異常検出部DT1又は異常検出部DT2によって異常が検出された場合、同じ値の送信データVINを再度出力することもできる。あるいは、マイコンは、異常検出部DT1又は異常検出部DT2によって異常が検出された場合、パワートランジスタPTr1をオフにするための停止信号Lレベルの信号を送信データVINとして出力することもできる。なお、複数の半導体集積回路4が設けられている場合、図50に示すように、それぞれの異常検出部に設けられたエンコーダをチェーン状に接続し、チェーンの最終段のエンコーダから出力された検出結果ER2をマイコンにフィードバックする構成としても良い。実施の形態7図51は、本発明の実施の形態7にかかる半導体集積回路5の構成例を示す図である。本実施の形態にかかる半導体集積回路5は、制御対象として2つのパワートランジスタPTr1,PTr2の導通状態を制御する。図51に示す半導体集積回路5は、送信回路Tx1と、送信回路第3送信回路Tx3と、送信回路第4送信回路Tx4と、受信回路Rx1と、受信回路第3受信回路Rx3と、受信回路第4受信回路Rx4と、絶縁素子ISO1と、絶縁素子第3絶縁素子ISO3と、絶縁素子第4絶縁素子ISO4と、制御部CT1と、ゲートドライバGD1,GD2と、を備える。なお、本例では、送信回路Tx3,Tx4と、受信回路Rx3,Rx4と、絶縁素子ISO3,ISO4と、により、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常が検出する、一つの異常検出回路を構成する。また、図51には、受信回路Rx1によって再生される送信データVIN1第1データ信号の制御対象として、パワートランジスタPTr1が示されている。また、図51には、受信回路Rx3によって再生される送信データVIN2第2データ信号の制御対象として、パワートランジスタPTr2が示されている。パワートランジスタPTr1及びパワートランジスタは、電源端子HVDDと、接地電圧GNDの供給される接地電圧端子以下、接地電圧端子GNDと称すと、の間に直列に接続される。パワートランジスタPTr1とパワートランジスタPTr2との間のノードの電圧は、負荷駆動信号Vcmとして用いられる。なお、パワートランジスタPTr1,PTr2は、相補的にオンオフする。送信回路Tx1,Tx3は、半導体チップCHP0に形成される。絶縁素子ISO1、絶縁素子ISO4、受信回路Rx1、受信回路Rx4、制御部CT1及びゲートドライバGD1は、半導体チップCHP1に形成される。絶縁素子ISO3、受信回路Rx3、送信回路Tx4及びゲートドライバGD2は、半導体チップ第3半導体チップCHP2に形成される。半導体チップCHP2は、第3の電源系に属する第3の電源電源電圧VDD2、接地電圧GND2によって駆動される。送信回路Tx3、絶縁素子ISO3、受信回路Rx3及びゲートドライバGD2の構成及び動作は、それぞれ、送信回路Tx1、絶縁素子ISO1、受信回路Rx1及びゲートドライバGD1の構成及び動作と同様である。ただし、送信回路Tx1には送信データVIN1が供給され、送信回路Tx3には送信データVIN2が供給される。受信回路Rx1は出力データVOUT1を出力し、受信回路Rx3は出力データVOUT2を出力する。そして、ゲートドライバGD1は、出力データVOUT1を駆動してパワートランジスタPTr1の導通状態を制御し、ゲートドライバGD2は、出力データVOUT2を駆動してパワートランジスタPTr2の導通状態を制御する。送信回路Tx4は、受信回路Rx3の出力データVOUT2をパルス信号に変換して送信信号として出力する。絶縁素子ISO4は、送信回路Tx4から出力された送信信号を、受信信号として受信回路Rx4に伝達する。このように、送信回路Tx4から出力された送信信号は、絶縁素子ISO4を介して、受信信号として受信回路Rx4に伝達される。そして、受信回路Rx4は、当該受信信号に基づいて出力データVOUT2を再生し出力する。制御部CT1は、再生された出力データVOUT2がLレベルの場合、出力データVOUT1をそのまま出力し、再生された出力データVOUT2がHレベルの場合、出力データVOUT1に関わらず送信データVIN1に関わらずLレベルの停止信号を出力する。図51に示す半導体集積回路5の動作について、パワートランジスタPTr1をオフしパワートランジスタPTr2をオンしようとする場合を例に挙げて説明する。この場合、送信回路Tx1にはLレベルの送信データVIN1が供給され、送信回路Tx3にはHレベルの送信データVIN2が供給される。絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常が発生していない場合、絶縁素子ISO1を介した信号伝達に誤動作は生じないため、受信回路Rx1は、Lレベルの出力データVOUT1を出力する。このとき、受信回路Rx3は、Hレベルの出力データVOUT2を出力する。それにより、パワートランジスタPTr1はオフし、パワートランジスタPTr2はオンする。つまり、正常なスイッチング動作が実行される。一方、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常が発生し、実際に絶縁素子ISO1を介した信号に誤動作が生じた場合、受信回路Rx1は、送信データVIN1とは異なるHレベルの出力データVOUT1を出力する。このとき、受信回路Rx3は、Hレベルの出力データVOUT2を出力する。仮に、送信回路Tx4、絶縁素子ISO4、受信回路Rx4及び制御部CT1が設けられていない場合、パワートランジスタPTr1,PTr2は、何れもオンしてしまう。それにより、パワートランジスタPTr1,PTr2に貫通電流が流れて消費電流が増大してしまう。そこで、本実施の形態にかかる半導体集積回路5は、送信回路Tx4、絶縁素子ISO4、受信回路Rx4及び制御部CT1を備えることにより、上記問題を解決する。パワートランジスタPTr1,PTr2は相補的にオンオフするものであるから、出力データVOUT2がHレベルの場合、出力データVOUT1はLレベルを示すべきである。したがって、出力データVOUT2がHレベルのときに出力データVOUT1がHレベルを示した場合には、絶縁素子ISO1を介した信号伝達に誤動作が生じている可能性がある。この場合、制御部CT1は、出力データVOUT1と、再生された出力データVOUT2と、に基づいて、絶縁素子ISO1を介した信号伝達に誤動作を生じ得る異常が発生したと判断し、Lレベルの停止信号を出力する。それにより、パワートランジスタPTr1がオフし、パワートランジスタPTr1,PTr2には貫通電流が流れないため、消費電流の増大は抑制される。このように、本実施の形態にかかる半導体集積回路5は、一方の受信回路Rx1の出力データVOUT1と、他方の受信回路Rx3の出力データVOUT2と、を比較することにより、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常を検出し、制御対象であるパワートランジスタPTr1をオフに制御する。それにより、本実施の形態にかかる半導体集積回路5は、パワートランジスタPTr1が意図せずにオンすることを防止することができる。それにより、パワートランジスタPTr1,PTr2に貫通電流が流れることによる消費電流の増大が抑制される。本実施の形態では、絶縁素子ISO1を介した信号伝達に誤動作を生じさせ得る異常が検出された場合に、制御対象であるパワートランジスタPTr1を強制的にオフに制御する構成について説明したが、これに限られない。絶縁素子ISO3を介した信号伝達に誤動作を生じさせ得る異常が検出された場合に、制御対象であるパワートランジスタPTr2を強制的にオフに制御する構成であっても良い。あるいは、これらを組み合わせた構成であっても良い。また、本実施の形態にかかる半導体集積回路5は、半導体チップCHP1に異常検出部DT1及び制御部CT1をさらに備えた構成であっても良い。本実施の形態にかかる半導体集積回路5は、半導体チップCHP2に異常検出部図1における異常検出部DT1に相当及び制御部図1における制御部CT1に相当をさらに備えた構成であっても良い。本実施の形態にかかる半導体集積回路5は、半導体チップCHP0側に異常検出部DT2及び制御部CT2をさらに備えた構成であっても良い。半導体集積回路5の実装状態の例以下では、本実施の形態にかかる半導体集積回路1の実装状態の例について、図52~図58を用いて説明する。なお、図52~図58は、特に断りが無い限り、絶縁素子としてトランスフォーマが用いられた場合の実装状態の例である。また、以下に説明する実装状態の例では、制御部CT1として論理積回路が用いられている場合がある。図52~図55に示す実装状態の例では、互いに絶縁され電源系の異なる半導体チップCHP0,CHP1,CHP2が一つのパッケージPKG1に搭載されている。図52~図55に示すように、絶縁素子ISO1は、半導体チップCHP1に形成される以外にも、半導体チップCHP0に形成されても良く、半導体チップCHP0,CHP1間にまたがって形成されても良く、或いは、別途搭載された半導体チップCHP3aに形成されても良い。絶縁素子ISO3は、半導体チップCHP2に形成される場合以外にも、半導体チップCHP0に形成されても良く、半導体チップCHP0,CHP2間にまたがって形成されても良く、或いは、別途搭載された半導体チップCHP3aに形成されても良い。同様に、絶縁素子ISO4は、半導体チップCHP1に形成される場合以外にも、半導体チップCHP2に形成されても良く、半導体チップCHP1,CHP2間にまたがって形成されても良く、或いは、別途搭載された半導体チップCHP3bに形成されても良い。なお、図52~図55は、送信回路例えば送信回路Tx1と受信回路例えば受信回路Rx1とが、互いに異なる半導体チップ例えば半導体チップCHP0及びCHP1に形成された場合の例であるが、これに限られない。送信回路と受信回路とは、一つの半導体チップ共通半導体チップに設けられても良い。この場合、送信回路が配置される領域と受信回路が配置される領域とは、半導体チップ内に形成される絶縁層により互いに絶縁される。また、図52~図55は、パワートランジスタPTr1,PTr2がパッケージPKG1の外部に設けられたディスクリート素子である場合の例であるが、これに限られない。図56に示すように、パワートランジスタPTr1,PTr2は、パッケージPKG1の内部に搭載されても良い。また、図52~図55は、ハイサイドのゲートドライバGD1と、ローサイドのゲートドライバGD2と、が一つのパッケージPK1に搭載された場合の例であるが、これに限られない。図57及び図58に示すように、ハイサイドのゲートドライバGD1と、ローサイドのゲートドライバGD2と、が互いに異なるパッケージPKG1,PKG2に搭載されても良い。この場合、パッケージPKG1,PKG2には、パッケージPKG1,PKG2間の通信のために別途外部端子が設けられる。なお、図57の例では、半導体チップCHP0aと半導体チップCHP0bとが共通の電源第1の電源に基づき動作し、半導体チップCHP2aと半導体チップCHP2bとが共通の電源第3の電源に基づき動作する。また、図58の例では、半導体チップCHP0aと半導体チップCHP0bとが共通の電源第1の電源に基づき動作し、半導体チップCHP1aと半導体チップCHP1bとが共通の電源第2の電源に基づき動作する。なお、図58は、絶縁素子ISO3を介した信号伝達に誤動作を生じさせ得る異常を検出した場合に、パワートランジスタPTr2を強制的にオフに制御する構成の実装状態の例である。また、図52~図58は、絶縁素子ISO1,ISO3,ISO4としてトランスフォーマが用いられた場合の例であるが、これに限られない。絶縁素子ISO1,ISO3と、絶縁素子ISO4と、には互いに異なる種類の素子が用いられても良い。例えば、図59に示すように、絶縁素子ISO1,ISO3,ISO4として何れもトランスフォーマが用いられるのに対して、図60に示すように、絶縁素子ISO1,ISO3としてトランスフォーマが用いられ、絶縁素子ISO4としてコンデンサが用いられても良い。また、トランスフォーマを構成するコイルの向き右巻き、左巻き等は、絶縁素子毎に適宜変更可能である。例えば、絶縁素子ISO1が、外部磁場の影響を受けて誤動作することによりHレベルのデータを伝達してしまう傾向にある場合には、同じく、絶縁素子ISO4も、コイルの向きや配置を調整することによりHレベルのデータを伝達する傾向になるようにしておいても良い。それにより、絶縁素子ISO1,ISO4を介した信号伝達に何れも誤動作が生じた場合でも、パワートランジスタPTr1はオフに制御されるため、パワートランジスタPTr1,PTr2に貫通電流が流れることによる消費電流の増大は抑制される。これは、外部磁場の影響による誤動作の場合に限られず、コモンモードノイズの影響による誤動作の場合にも応用可能である。例えば、絶縁素子ISO1が、コモンモードノイズの影響を受けて誤動作することによりHレベルのデータを伝達してしまう傾向にある場合には、同じく、絶縁素子ISO4も、コイルの向きや配置を調整することによりHレベルのデータを伝達してしまう傾向になるようにしておいても良い。それにより、絶縁素子ISO1,ISO4を介した信号伝達に何れも誤動作が生じた場合でも、パワートランジスタPTr1はオフに制御されるため、パワートランジスタPTr1,PTr2に貫通電流が流れることによる消費電流の増大は抑制される。或いは、絶縁素子ISO4は、絶縁素子ISO1よりも高い感度でコモンモードノイズ又は外部磁場の影響を受けるように構成されても良い。それにより、図61に示すように、絶縁素子ISO1を介して伝達されるHレベルのデータよりも早いタイミングで、絶縁素子ISO4を介してHレベルのデータが伝達される。それにより、パワートランジスタPTr1は、出力データVOUT1再生された送信データVINによって意図せずオンに制御される前に、再生された出力データVOUT2によって強制的にオフに制御される。そのため、パワートランジスタPTr1,PTr2に貫通電流が流れることによる消費電流の増大は抑制される。上記実施の形態1~7にかかる半導体集積回路は、例えば、図62に示すような、モータ負荷を駆動するインバータ装置に適用される。図62に示すインバータ装置は、ハイサイド側及びローサイド側にそれぞれ3つのゲートドライバを有し、マイコンから出力されたPWM変調された送信データ例えばUH,ULに基づき、モータに流れる電流例えばIUをアナログ的に制御する図63参照。例えば、異常検出部図62において不図示によって異常が検出された場合、その情報はマイコンにフィードバックされる。マイコンは、検出された異常の情報を周辺機器に向けて送信する。具体例としては、警告ランプを点灯させたり、カーナビの表示画面にその異常の情報を表示させたりする。警告ランプの点灯を確認した利用者は、コンソールを介してマイコンに対し適当な処理を実行するように命令を与えることも可能である。そのほか、本発明にかかる半導体集積回路は、電気自動車、電動二輪車等に搭載されたモータ駆動装置にも適用可能である。エアコン、冷蔵庫等の家電に搭載されたコンプレッサ又はモータの駆動装置にも適用可能である。さらに、電子レンジ、IH調理器等の大電力家電の電力制御装置にも適用可能である。さらに、DC電源やAC電源等の駆動装置にも適用可能である。さらに、照明機器、バックライト及びディスプレイの調光制御装置にも適用可能である。さらに、洗濯機、インバータ蛍光灯、電子レンジ、IH調理器、掃除機、LED照明、無停電電源UPS、太陽光発電システム、コジェネレーション、ポンプ、液晶ディスプレイバックライト制御、PDPにも適用可能である。さらに、産業用インバータ、工作機械、ロボット、エレベータ、風力発電、NAS電池、フォークリフト、ゴルフカート、燃料電池にも適用可能である。なお、本発明は上記実施の形態1~7に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態1~7では、制御対象がパワートランジスタ例えば、図1におけるパワートランジスタPTr1である場合を例に説明したが、これに限られない。制御対象は、IGBT、パワーMOS、GaNFET、SiCFET、又はこれらの何れかとスナバダイオードとが組み合わされたものであっても良い。また、上記実施の形態1~7では、制御部CT1が論理積回路である場合を例に説明したが、これに限られない。制御部CT1は、異常検出部DT1によって異常が検出された場合にパワートランジスタPTr1をオフできるのであれば、その回路構成を適宜変更可能である。これは、制御部CT1と同様の機能を有する他の制御部例えば、制御部CT2においても同様である。また、上記実施の形態1~7では、異常検出部DT1が3つの検出回路磁場変化検出回路101、パルス幅検出回路102、コモンモードノイズ検出回路103を有する場合を例に説明したが、これに限られない。異常検出部DT1は、これら検出回路のうち少なくとも一つの検出回路を有していれば良い。これは、異常検出部DT1と同様の機能を有する他の異常検出部例えば、異常検出部DT2においても同様である。また、上記した、異常検出部DT1に設けられた各検出回路の構成例は、あくまでも一例に過ぎず、同様の機能を有する他の構成に適宜変更可能である。"