基板と、前記基板上にゲート絶縁膜を介して形成されたゲート電極と、前記基板内において前記ゲート電極を挟むように形成された、第1導電型のソース領域及び前記第1導電型とは逆導電型の第2導電型のドレイン領域と、前記基板内において前記ソース領域と前記ドレイン領域との間に形成された、前記第2導電型のチャネル領域とを備え、前記ゲート絶縁膜は、前記ソース領域上に位置し、チャネル幅方向に平行な第1のエッジと、前記チャネル領域上又は前記ソース領域上に位置し、チャネル幅方向に平行な第2のエッジとを有し、第1の膜厚を有する第1の絶縁膜部分と、前記第1の絶縁膜部分に対して前記ドレイン領域側に位置し、前記第1の膜厚よりも厚い第2の膜厚を有する第2の絶縁膜部分と、を有する半導体装置。前記ゲート電極は、前記第2の絶縁膜部分上に形成された第1の電極部分と、前記第1の絶縁膜部分上に形成された第2の電極部分と、を有する請求項1に記載の半導体装置。前記第2の絶縁膜部分のチャネル幅方向に平行なエッジは、前記第1の電極部分のチャネル幅方向に平行な側面に対し、前記第1の電極部分の内側方向に後退しており、前記第2の電極部分の一部は、前記第2の絶縁膜部分の前記エッジが前記第1の電極部分の前記側面に対して後退した部分に入り込んでいる請求項2に記載の半導体装置。前記ゲート電極は、前記第1の絶縁膜部分上と前記第2の絶縁膜部分上に同一のゲート電極材が形成された構造を有する請求項1に記載の半導体装置。さらに、前記ゲート電極下の前記ソース領域内に形成された、前記第2導電型のポケット領域を備える請求項1から4のいずれか1項に記載の半導体装置。トンネルトランジスタの寄生容量を低減することが可能な半導体装置を提供する。本発明の一の態様の半導体装置は、基板と、前記基板上にゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記半導体装置は、前記基板内において前記ゲート電極を挟むように形成された、第1導電型のソース領域及び前記第1導電型とは逆導電型の第2導電型のドレイン領域と、前記基板内において前記ソース領域と前記ドレイン領域との間に形成された、前記第2導電型のチャネル領域とを備える。そして、前記ゲート絶縁膜は、前記ソース領域上に位置し、チャネル幅方向に平行な第1のエッジと、前記チャネル領域上又は前記ソース領域上に位置し、チャネル幅方向に平行な第2のエッジとを有し、第1の膜厚を有する第1の絶縁膜部分を有する。さらに、前記ゲート絶縁膜は、前記第1の絶縁膜部分に対して前記ドレイン領域側に位置し、前記第1の膜厚よりも厚い第2の膜厚を有する第2の絶縁膜部分を有する。本発明の実施形態を、図面に基づいて説明する。第1実施形態図1は、第1実施形態の半導体装置の構成を示す側方断面図である。図1には、半導体装置を構成するトンネルトランジスタが示されている。図1の半導体装置は、このトンネルトランジスタの構成要素として、基板101と、ソース領域121と、ドレイン領域122と、チャネル領域123と、ゲート絶縁膜201と、ゲート電極202と、側壁絶縁膜203等を備えている。基板101は、SOISemiconductorOnInsulator基板であり、半導体基板111と、半導体基板111上に形成された埋め込み絶縁膜112と、埋め込み絶縁膜112上に形成された半導体層113とを含んでいる。本実施形態では、半導体基板111、埋め込み絶縁膜112、半導体層113はそれぞれ、シリコン基板、シリコン酸化膜、P型シリコン層となっている。基板101は、SOI基板とする代わりに、半導体基板としても構わない。図1には、互いに直交するX、Y、Z方向が示されている。X、Y方向は、基板101の主面に平行で、かつ、互いに垂直となっており、Z方向は、基板101の主面に垂直となっている。X方向は、トンネルトランジスタのゲート長方向に相当し、Y方向は、トンネルトランジスタのチャネル幅方向に相当する。ソース領域121とドレイン領域122は、半導体層113内に、ゲート電極202を挟むように形成されている。また、チャネル領域123は、半導体層113内において、ソース領域121とドレイン領域122との間に形成されている。図1では、ソース領域121とチャネル領域123との境界面が、S1で示され、ドレイン領域122とチャネル領域123との境界面が、S2で示されている。さらには、境界面S1、S2の先端部、即ち、境界面S1、S2が基板101の主面にぶつかる箇所が、それぞれP1、P2で示されている。本実施形態では、ソース領域121の導電型は、N型となっており、ドレイン領域122とチャネル領域123の導電型は、P型となっている。よって、ソース領域121とチャネル領域123との境界面S1は、PN接合部PN接合面となっている。そして、本実施形態のトンネルトランジスタは、ゲート電極202に電圧が印加されることで、PN接合部S1にトンネル電流が流れる。図1に示す矢印Aは、ソース領域121内におけるトンネル電流のキャリア電子が、PN接合部S1を介して、チャネル領域123へと流入する様子を模式的に示したものである。なお、具体的には、ソース領域121、ドレイン領域122はそれぞれ、N型領域、P型領域となっている。また、チャネル領域123は、P型領域となっているが、これは、半導体層113がP型半導体層であることに由来する。なお、ソース領域121、ドレイン領域122、チャネル領域123はそれぞれ、P型領域、N型領域、N型領域としても構わない。図1にはさらに、ソース領域121内とドレイン領域122内に形成されたシリサイド層131が示されている。これらのシリサイド層131は、ゲート電極202及び側壁絶縁膜203を挟むように、ソース領域121とドレイン領域122の上面付近に形成されている。次に、トンネルトランジスタを構成するゲート絶縁膜201、ゲート電極202、側壁絶縁膜203について説明する。ゲート絶縁膜201は、基板101上に形成されている。ゲート絶縁膜201は、第1の膜厚T1を有する第1の絶縁膜部分2011と、第1の膜厚T1よりも厚い第2の膜厚T2を有する第2の絶縁膜部分2012と、第1の膜厚T1を有する第3の絶縁膜部分2013とを有している。第1の絶縁膜部分2011は、Y方向に平行で、ソース領域121上に位置するエッジE1と、Y方向に平行で、チャネル領域123上に位置するエッジE2とを有している。よって、第1の絶縁膜部分2011は、ソース領域121とチャネル領域123との境界面S1PN接合部の先端部P1上に位置している。エッジE1、E2はそれぞれ、本開示における第1及び第2のエッジの例である。また、第2の絶縁膜部分2012は、第1の絶縁膜部分2011に隣接しており、第1の絶縁膜部分2011に対してドレイン領域122側に位置している。同様に、第3の絶縁膜部分2013は、第2の絶縁膜部分2012に隣接しており、第2の絶縁膜部分2012に対してドレイン領域122側に位置している。より詳細には、第3の絶縁膜部分2013は、Y方向に平行で、ドレイン領域122上に位置するエッジE3と、Y方向に平行で、同じくドレイン領域122上に位置するエッジE4とを有している。よって、第3の絶縁膜部分2013は、ドレイン領域122とチャネル領域123との境界面S2の先端部P2に対し、ドレイン領域122側に位置している。本実施形態では、第1、第2、第3の絶縁膜部分2011、2012、2013のX方向の幅は、それぞれ約30nm、約50nm、約30nmに設定されている。第1及び第2の絶縁膜部分2011、2012のX方向の合計幅は、50nm以上に設定することが望ましく、本実施形態では、約80nmに設定されている。また、ゲート電極202は、基板101上に、ゲート絶縁膜201を介して形成されている。ゲート電極202は、第2の絶縁膜部分2012上に形成された第1の電極部分2021と、第1の絶縁膜部分2011上に、第1の電極部分2021の側壁膜として形成された第2の電極部分2022とを有している。また、側壁絶縁膜203は、ゲート電極202のY方向に平行な両側壁面に形成されている。図1には、側壁絶縁膜203として、第2の電極部分2022側の側壁面に形成された第1の側壁絶縁膜2031と、第1の電極部分2021側の側壁面に形成された第2の側壁絶縁膜2032が示されている。図1にはさらに、基板101上に、トンネルトランジスタを覆うように形成された層間絶縁膜211が示されている。層間絶縁膜211は例えば、シリコン酸化膜である。図2は、図1のゲート絶縁膜201の構成を詳細に示した拡大側方断面図である。ゲート絶縁膜201は、薄いシリコン酸化膜である第1のゲート絶縁膜221と、high-k絶縁膜である第2のゲート絶縁膜222と、厚いシリコン酸化膜である第3のゲート絶縁膜223とが順に積層された構造を有している。本実施形態では、第2のゲート絶縁膜222は、HfO2ハフニウムオキサイド膜であり、第1のゲート絶縁膜221の膜厚は、例えば1.5nmに設定されている。図2に示すように、第1の絶縁膜部分2011と第3の絶縁膜部分2013は、第1及び第2のゲート絶縁膜221、222で形成されている。一方、第2の絶縁膜部分2012は、第1から第3のゲート絶縁膜221~223で形成されている。これにより、第2の絶縁膜部分2012の膜厚は、第1の絶縁膜部分2011や第3の絶縁膜部分2013の膜厚よりも厚くなっている。なお、第1から第3のゲート絶縁膜221~223を加工してゲート絶縁膜201を形成する方法の詳細については、後述する。第1実施形態の半導体装置の効果次に、図1を再び参照して、第1実施形態の半導体装置の効果について説明する。ゲート電極202の構成部分のうち、第2の電極部分2022は、PN接合部S1の先端部P1上に位置している。一方、第1の電極部分2021は、PN接合部S1の先端部P1よりもチャネル領域123側に位置している。よって、第2の電極部分2022は、全体的に、第1の電極部分2021に比べ、PN接合部S1の近くに位置している。よって、本実施形態におけるトンネル電流の制御には、ゲート電極202の構成部分のうち、第2の電極部分2022が主に関与する。一方、第1の電極部分2021は、トンネル電流の制御にあまり関与せず、その下部のゲート絶縁膜201は、トンネルトランジスタの寄生容量となり、トンネルトランジスタの動作スピードを低下させる原因となる。しかしながら、本実施形態のゲート絶縁膜201は、第1の膜厚T1を有する第1の絶縁膜部分2011と、第1の膜厚T1よりも厚い第2の膜厚T2を有する第2の絶縁膜部分2012等を含んでおり、第1、第2の電極部分2021、2022はそれぞれ、第2、第1の絶縁膜部分2012、2011上に形成されている。即ち、本実施形態では、第1の電極部分2021の下部のゲート絶縁膜201が、第2の電極部分2022の下部のゲート絶縁膜201に比べ、厚膜化されている。これにより、本実施形態では、第1の電極部分2021の下部のゲート絶縁膜201に起因するトンネルトランジスタの寄生容量が低減されており、トンネルトランジスタの動作スピードの向上が実現されている。第1実施形態の半導体装置の製造方法次に、図3~図5を参照し、第1実施形態の半導体装置の製造方法を説明する。図3~図5は、第1実施形態の半導体装置の製造方法を示す側方断面図である。まず、図3に示すように、SOI基板である基板101を用意する。次に、図3に示すように、基板101上に、第1から第3の絶縁膜部分2011~2013の材料となるゲート絶縁膜材料301と、第1の電極部分2021の材料となる第1のゲート電極材302と、ハードマスク材303とを順に形成する。ゲート絶縁膜材料301は、基板101上に、第1のゲート絶縁膜221の材料となる薄いSiO2膜と、第2のゲート絶縁膜222の材料となるHfO2膜と、第3のゲート絶縁膜223の材料となる厚いSiO2膜とを順に形成することで形成される。本実施形態では、薄いSiO2膜、HfO2膜、厚いSiO2膜はそれぞれ、熱酸化、スパッタリング又はALDAtomicLayerDeposition、CVDChemicalVaporDepositionにより形成される。また、薄いSiO2膜の膜厚は、例えば1.5nmに設定される。また、ゲート絶縁膜材料301の膜厚は、上述の第2の膜厚T2に設定される。本実施形態では、HfO2膜又は厚いSiO2膜の堆積後に、600°C以上の温度で基板101のアニールを行う。HfO2膜は、600°C以上の温度のアニールによって結晶化すると、SiO2系の膜を除去するフッ酸系の処理液につけても、エッチングが進まないという性質を持つ。また、本実施形態では、第1のゲート電極材302として、例えば、N型又はP型の不純物が予めドーピングされたSi系材料が使用される。この場合、ハードマスク材303としては、例えば、SiO2膜又はSiN膜が使用される。このようなハードマスク材303は、ソース領域121やドレイン領域122へのイオン注入の際に、Si系材料で形成された第1のゲート電極材302中にイオンが注入されるのを抑制する。これにより、第1のゲート電極材302の空乏化が抑制される。なお、第1のゲート電極材302としては、金属材料を使用してもよく、この場合には、第1のゲート電極材302上にハードマスク材303を堆積しなくても構わない。次に、図3に示すように、ハードマスク材303のパターニングを行う。次に、図3に示すように、ハードマスク材303をマスクとして、第1のゲート電極材302のパターニングを行い、第1の電極部分2021を形成する。次に、フッ酸系の処理液を用いて、ゲート絶縁膜材料301のウェット処理を行う。このウェット処理では、図3に示すように、第1のゲート電極材302でカバーされた厚いSiO2膜はエッチングされないが、第1のゲート電極材302でカバーされていない厚いSiO2膜はエッチングされ、その下のHfO2膜が露出する。これにより、第1のゲート電極材302でカバーされたゲート絶縁膜材料301は、その膜厚が第2の膜厚T2に維持され、第2の絶縁膜部分2012となり、第1のゲート電極材302でカバーされていないゲート絶縁膜材料301は、その膜厚が第1の膜厚T1へと減少する。なお、上記のウェット処理の際に、処理液が、第1のゲート電極材302の下部に潜り込み、第1のゲート電極材302の下部の厚いSiO2膜の一部をエッチングしても構わない。このようなウェット処理については、後述の第2実施形態で説明する。次に、図4に示すように、基板101上に第2のゲート電極材304を堆積し、この第2のゲート電極材304のエッチングを行う。これにより、第1の電極部分2021の一方の側壁面に、側壁膜として、上述の第2の電極部分2022が形成されると共に、第1の電極部分2021の他方の側壁面に、別の側壁膜として、第3の電極部分2023が形成される。さらには、ゲート絶縁膜材料301がエッチングされ、第1、第3の絶縁膜部分2011、2013が形成される。第2のゲート電極材304としては、例えば、N型又はP型の不純物が予めドーピングされたSi系材料、又は金属材料が使用される。なお、第1のゲート電極材302のパターニングから第2のゲート電極材304の堆積までの間に、第1のゲート電極材302の側壁面には、酸化膜が形成されてしまう。しかしながら、この酸化膜は、上記のウェット処理によって除去される。よって、第2のゲート電極材304は、第1のゲート電極材302の側壁面に対し電気的に接続されることとなる。これにより、第1及び第2のゲート電極材302、304は、1つのゲート電極202を構成することとなる。次に、図4に示すように、第3の電極部分2023側の基板101、即ち、ドレイン領域122を形成予定の領域を、レジスト膜311でマスクする。次に、第2の電極部分2022側の基板101内、即ち、ソース領域121を形成予定の領域内に、N型の不純物をイオン注入する。これにより、基板101内にソース領域121が形成される。その後、レジスト膜311が剥離される。なお、図4のイオン注入の際には、ソース領域121の先端部P1が、第2の電極部分2022の下部を越えて、第1の電極部分2021の下部まで延びないよう、例えば、イオン注入における加速度電圧やドーズ量を適宜調整する。これにより、第1の絶縁膜部分2011のエッジE2は、チャネル領域123上に位置することとなる。なお、ソース領域121の先端部P1は、上記のように、第1の電極部分2021の下部まで延びないことが望ましいが、第1の絶縁膜部分2011のエッジE2の下部を大きく超えなければ、第1の電極部分2021の下部まで延びても構わない。次に、図4に示すように、第2の電極部分2022側の基板101、即ち、ソース領域121が形成された領域を、レジスト膜312でマスクする。次に、第3の電極部分2023側の基板101内、即ち、ドレイン領域122を形成予定の領域内に、P型の不純物をイオン注入する。これにより、基板101内にドレイン領域122が形成される。そして、基板101内におけるソース領域121とドレイン領域122との間の領域が、チャネル領域123となる。なお、図4のイオン注入の際には、ドレイン領域122の先端部P2が、第3の絶縁膜部分2013の下部を越えて、第2の絶縁膜部分2012の下部まで延びるよう、例えば、イオン注入における加速度電圧やドーズ量を適宜調整する。これにより、第3の絶縁膜部分2013のエッジE4は、ドレイン領域122上に位置することとなる。なお、ドレイン領域122の先端部P2は、上記のように、第2の絶縁膜部分2012の下部まで延びることが望ましいが、第2の絶縁膜部分2012の下部まで延びなくても構わない。次に、図5に示すように、上記のレジスト膜312をマスクとして、第3の電極部分2023を除去する。その後、レジスト膜312が剥離される。次に、図5に示すように、基板101上に側壁絶縁膜材料305を堆積し、この側壁絶縁膜材料305のエッチングを行う。これにより、ゲート電極202及びハードマスク材303の両側壁面のうち、第2の電極部分2022側の側壁面に、第1の側壁絶縁膜2031が形成され、第1の電極部分2021側の側壁面に、第2の側壁絶縁膜2032が形成される。本実施形態では、側壁絶縁膜材料305として、例えば、SiO2膜又はSiN膜が使用される。次に、図5に示すように、サリサイドプロセスにより、ソース領域121とドレイン領域122の上面付近に、シリサイド層131を形成する。これにより、トンネルトランジスタのソース部、ドレイン部の抵抗を下げることが可能となる。その後、本実施形態では、基板101上に層間絶縁膜を堆積し、この層間絶縁膜の表面をCMPChemicalMechanicalPolishingにより平坦化する。これにより、ハードマスク材303が除去されると共に、第2の電極部分2022や側壁絶縁膜203の上部が削られ、図1に示すトンネルトランジスタが完成する。さらには、既知の方法等により、基板101上にコンタクトプラグ、ビアプラグ、配線層、層間絶縁膜等が形成され、図1の半導体装置が完成する。以上のように、本実施形態では、ゲート絶縁膜201を、第1の膜厚T1を有する第1の絶縁膜部分2011と、第1の膜厚T1よりも厚い第2の膜厚T2を有する第2の絶縁膜部分2012等で構成し、PN接合部S1から離れた部分のゲート絶縁膜201の膜厚を、PN接合部S1に近い部分のゲート絶縁膜201の膜厚よりも厚くする。これにより、本実施形態では、トンネルトランジスタの寄生容量を低減し、トンネルトランジスタの動作スピードを向上させることが可能となる。なお、本実施形態では、X方向に平行な断面において、ゲート絶縁膜201の断面形状は左右対称になっているが図1参照、ゲート絶縁膜201の断面形状は、左右非対称となっていても構わない。例えば、第1の絶縁膜部分2011の幅や膜厚は、第3の絶縁膜部分2013の幅や膜厚と異なっていてもよい。また、ゲート絶縁膜201は、第1及び第2の絶縁膜部分2011、2012のみで構成されていてもよい。以下、第1実施形態の変形例である第2から第4実施形態について説明する。第2から第4実施形態については、第1実施形態との相違点を中心に説明する。第2実施形態図6は、第2実施形態の半導体装置の構成を示す側方断面図である。図6では、第2の絶縁膜部分2012のY方向に平行なエッジEAが、第1の電極部分2021のY方向に平行な側面SAに対し、第1の電極部分2021の内側方向に後退している。そして、第2の電極部分2022の一部は、第2の絶縁膜部分2012のエッジEAが第1の電極部分2021の側面SAに対して後退した部分に入り込んでいる。さらに、図6では、第2の絶縁膜部分2012のY方向に平行なエッジEBが、第1の電極部分2021のY方向に平行な側面SBに対し、第1の電極部分2021の内側方向に後退している。そして、第2の絶縁膜部分2012のエッジEBが第1の電極部分2021の側面SBに対して後退した部分には、図4で説明した第3の電極部分2022の一部が入り込んでいる。エッジEA、EBの後退は、図3のウェット処理の際に、処理液が、第1の電極部分2021の下部に潜り込み、第1の電極部分2021の下部の厚いSiO2膜の一部をエッチングすることに起因する。このエッチングの詳細については、本実施形態の半導体装置の製造方法を説明する際に詳説する。また、図6では、ゲート電極202下のソース領域121内に、ポケット領域124が形成されている。ポケット領域124は、P型領域であり、ソース領域121の上面付近に形成されている。ポケット領域124には、トンネルトランジスタのトンネル効率を向上させ、トンネル電流の電流値を増加させる効果がある。なお、第2実施形態では、ソース領域121内にポケット領域124を形成しなくても構わない。一方、第1実施形態では、第2実施形態と同様に、ソース領域121内にポケット領域124を形成しても構わない。図7は、図6のゲート絶縁膜201の構成を詳細に示した拡大側方断面図である。第2実施形態のゲート絶縁膜201は、第1実施形態と同様に、薄いシリコン酸化膜である第1のゲート絶縁膜221と、high-k絶縁膜である第2のゲート絶縁膜222と、厚いシリコン酸化膜である第3のゲート絶縁膜223とが順に積層された構造を有している。ただし、第2の絶縁膜部分2012のエッジEA、EBが、それぞれ第1の電極部分2021の側面SA、SBに対して後退していることに留意されたい。第2実施形態の半導体装置の効果次に、図6を再び参照して、第2実施形態の半導体装置の効果について説明する。本実施形態では、第1実施形態と同様に、第1の電極部分2021の下部のゲート絶縁膜201が、第2の電極部分2022の下部のゲート絶縁膜201に比べ、厚膜化されている。これにより、本実施形態では、第1実施形態と同様に、第1の電極部分2021の下部のゲート絶縁膜201に起因するトンネルトランジスタの寄生容量が低減されており、トンネルトランジスタの動作スピードの向上が実現されている。また、本実施形態では、ゲート電極202下のソース領域121内に、ポケット領域124が形成されている。これにより、本実施形態では、トンネルトランジスタのトンネル効率が向上し、トンネル電流の電流値の増加がもたらされる。第2実施形態の半導体装置の製造方法次に、図8~図10を参照し、第2実施形態の半導体装置の製造方法を説明する。図8~図10は、第2実施形態の半導体装置の製造方法を示す側方断面図である。まず、図8に示すように、SOI基板である基板101を用意する。次に、図8に示すように、基板101上に、ゲート絶縁膜材料301と、第1のゲート電極材302と、ハードマスク材303とを順に形成する。ゲート絶縁膜材料301は、基板101上に、第1のゲート絶縁膜221の材料となる薄いSiO2膜と、第2のゲート絶縁膜222の材料となるHfO2膜と、第3のゲート絶縁膜223の材料となる厚いSiO2膜とを順に形成することで形成される。本実施形態では、第1実施形態と同様に、HfO2膜又は厚いSiO2膜の堆積後に、600°C以上の温度で基板101のアニールを行う。HfO2膜は、600°C以上の温度のアニールによって結晶化すると、SiO2系の膜を除去するフッ酸系の処理液につけても、エッチングが進まないという性質を持つ。次に、図8に示すように、ハードマスク材303のパターニングを行う。次に、図8に示すように、ハードマスク材303をマスクとして、第1のゲート電極材302のパターニングを行い、第1の電極部分2021を形成する。次に、フッ酸系の処理液を用いて、ゲート絶縁膜材料301のウェット処理を行う。このウェット処理では、図8に示すように、第1のゲート電極材302でカバーされた厚いSiO2膜はエッチングされないが、第1のゲート電極材302でカバーされていない厚いSiO2膜はエッチングされ、その下のHfO2膜が露出する。なお、このウェット処理は、処理液が、第1のゲート電極材302の下部に潜り込み、第1のゲート電極材302の下部の厚いSiO2膜の一部をエッチングするよう実施する。これにより、第2の絶縁膜部分2012のエッジEA、EBが、それぞれ第1の電極部分2021の側面SA、SBに対して後退することとなる。次に、図9に示すように、基板101上に第2のゲート電極材304を堆積し、この第2のゲート電極材304のエッチングを行う。これにより、第1の電極部分2021の一方の側壁面に、側壁膜として、上述の第2の電極部分2022が形成されると共に、第1の電極部分2021の他方の側壁面に、別の側壁膜として、第3の電極部分2023が形成される。さらには、ゲート絶縁膜材料301がエッチングされ、第1、第3の絶縁膜部分2011、2013が形成される。なお、図9の工程では、第2、第3の電極部分2022、2023がそれぞれ、第2の絶縁膜部分2012のエッジEA、EBの後退部分に入り込むこととなる。次に、図9に示すように、第3の電極部分2023側の基板101、即ち、ドレイン領域122を形成予定の領域を、レジスト膜311でマスクする。次に、第2の電極部分2022側の基板101内、即ち、ソース領域121を形成予定の領域内に、P型の不純物をイオン注入し、その後、N型の不純物をイオン注入する。これにより、基板101内にポケット領域124とソース領域121が形成される。なお、ポケット領域124はおおむね、エッジE1の下部から側面SAの下部にわたる領域に形成される。その後、レジスト膜311が剥離される。なお、図9のイオン注入の際には、ソース領域121の先端部P1が、第2の電極部分2022の下部を越えて、第1の電極部分2021の下部まで延びないよう、例えば、イオン注入における加速度電圧やドーズ量を適宜調整する。これにより、第1の絶縁膜部分2011のエッジE2は、チャネル領域123上に位置することとなる。なお、ソース領域121の先端部P1は、上記のように、第1の電極部分2021の下部まで延びないことが望ましいが、第1の絶縁膜部分2011のエッジE2の下部を大きく超えなければ、第1の電極部分2021の下部まで延びても構わない。なお、本実施形態では、第1実施形態に比べ、エッジE1とエッジE2との距離が長く、先端部P1をエッジE2の下部まで延ばすのに高い加速度電圧を要することに留意されたい。次に、図9に示すように、第2の電極部分2022側の基板101、即ち、ソース領域121が形成された領域を、レジスト膜312でマスクする。次に、第3の電極部分2023側の基板101内、即ち、ドレイン領域122を形成予定の領域内に、P型の不純物をイオン注入する。これにより、基板101内にドレイン領域122が形成される。そして、基板101内におけるソース領域121とドレイン領域122との間の領域が、チャネル領域123となる。なお、図9のイオン注入の際には、ドレイン領域122の先端部P2が、第3の絶縁膜部分2013の下部を越えて、第2の絶縁膜部分2012の下部まで延びるよう、例えば、イオン注入における加速度電圧やドーズ量を適宜調整する。これにより、第3の絶縁膜部分2013のエッジE4は、ドレイン領域122上に位置することとなる。なお、ドレイン領域122の先端部P2は、上記のように、第2の絶縁膜部分2012の下部まで延びることが望ましいが、第2の絶縁膜部分2012の下部まで延びなくても構わない。次に、図10に示すように、上記のレジスト膜312をマスクとして、第3の電極部分2023を除去する。この際、第3の電極部分2023のうち、第2の絶縁膜部分2012のエッジEBの後退部分に入り込んだ部分だけは、除去されず、そのまま残存することとなる。その後、レジスト膜312が剥離される。その後、図10以降の工程が、第1実施形態における図5以降の工程と同様に行われる。こうして、図6の半導体装置が完成する。以上のように、本実施形態では、第1実施形態と同様に、ゲート絶縁膜201を、第1の膜厚T1を有する第1の絶縁膜部分2011と、第1の膜厚T1よりも厚い第2の膜厚T2を有する第2の絶縁膜部分2012等で構成し、PN接合部S1から離れた部分のゲート絶縁膜201の膜厚を、PN接合部S1に近い部分のゲート絶縁膜201の膜厚よりも厚くする。これにより、本実施形態では、トンネルトランジスタの寄生容量を低減し、トンネルトランジスタの動作スピードを向上させることが可能となる。また、本実施形態では、ゲート電極202下のソース領域121内に、ポケット領域124を形成する。これにより、本実施形態では、トンネルトランジスタのトンネル効率を向上させ、トンネル電流の電流値を増加させることが可能となる。なお、ソース領域121内にポケット領域124を形成する構造は、後述する第3実施形態や第4実施形態にも適用可能である。第3実施形態図11は、第3実施形態の半導体装置の構成を示す側方断面図である。本実施形態のゲート絶縁膜201は、第1実施形態の第1の絶縁膜部分2011のみを含むような構成を有している。このゲート絶縁膜201は、Y方向に平行で、ソース領域121上に位置するエッジE1と、Y方向に平行で、チャネル領域123上に位置するエッジE2とを有し、第1の膜厚T1を有している。また、本実施形態のゲート電極202は、第1実施形態の第2の電極部分2022のみを含むような構成を有している。また、本実施形態の側壁絶縁膜203は、このゲート電極202のY方向に平行な両側壁面に形成されている。なお、ソース領域121、ドレイン領域122、チャネル領域123の配置は、第1実施形態と同様である。ただし、第2の側壁絶縁膜2032の位置がソース領域121方向に移動したことに伴い、ドレイン領域122側のシリサイド層131のサイズがソース領域121方向に拡大していることに留意されたい。ここで、第1実施形態と第3実施形態の半導体装置の効果を比較する。第1実施形態では、第2の絶縁膜部分2012の膜厚を、第1の絶縁膜部分2011の膜厚よりも厚くすることで、トンネルトランジスタの寄生容量を低減している。一方、第3実施形態では、この第2の絶縁膜部分2012を除去した構造を有しているため、トンネルトランジスタの寄生容量がさらに低減されている。このように、第3実施形態によれば、第1実施形態に比べ、トンネルトランジスタの寄生容量をさらに低減し、トンネルトランジスタの動作スピードをさらに向上させることが可能となる。なお、第1実施形態のゲート電極202のゲート長は、第3実施形態のそれよりも長くなるため、第1実施形態によれば、第3実施形態に比べ、ゲート抵抗を低くすることが可能となる。ただし、第3実施形態においてゲート抵抗が問題となる場合には、ゲート電極202をメタル電極とすることで、ゲート抵抗を下げることが可能である。第3実施形態の半導体装置の製造方法次に、図12~図15を参照し、第3実施形態の半導体装置の製造方法を説明する。図12~図15は、第3実施形態の半導体装置の製造方法を示す側方断面図である。まず、図12~図13の工程を、図3~図4の工程と同様に実施する。ただし、本実施形態では、第1のゲート電極材302は、最終的に全て除去されてしまうため、第1のゲート電極材302として、絶縁材料や、ゲート電極材として適さない導体材料又は半導体材料を使用しても構わない。次に、図14の工程では、図5の工程と同様に、レジスト膜312をマスクとして、第3の電極部分2023を除去する。次に、図14の工程では、レジスト膜312をマスクとして、第1のゲート電極材302とハードマスク材303を、エッチングで除去する。その後、レジスト膜312が剥離される。なお、このエッチングを行うために、第1のゲート電極材304は、第2のゲート電極材302とのエッチング選択比を高くとることが可能な材料とすることが望ましい。次に、図14に示すように、基板101上に側壁絶縁膜材料305を堆積し、この側壁絶縁膜材料305のエッチングを行う。これにより、ゲート電極202の両側壁面のうち、ソース領域121側の側壁面に、第1の側壁絶縁膜2031が形成され、チャネル領域123側の側壁面に、第2の側壁絶縁膜2032が形成される。その後、図15以降の工程が、第1実施形態における図5以降の工程と同様に行われる。こうして、図11の半導体装置が完成する。以上のように、本実施形態では、ゲート絶縁膜201を、Y方向に平行で、ソース領域121上に位置するエッジE1と、Y方向に平行で、チャネル領域123上に位置するエッジE2とを有するよう構成する。これにより、本実施形態では、第1、第2実施形態に比べ、トンネルトランジスタの寄生容量をさらに低減し、トンネルトランジスタの動作スピードをさらに向上させることが可能となる。第4実施形態図16は、第4実施形態の半導体装置の構成を示す側方断面図である。本実施形態のゲート絶縁膜201は、第1の膜厚T1を有する第1の絶縁膜部分2011と、第1の膜厚T1よりも厚い第2の膜厚T2を有する第2の絶縁膜部分2012とを有している。第1の絶縁膜部分2011は、Y方向に平行で、ソース領域121上に位置するエッジE1と、Y方向に平行で、チャネル領域123上に位置するエッジE2とを有している。よって、第1の絶縁膜部分2011は、ソース領域121とチャネル領域123との境界面S1PN接合部の先端部P1上に位置している。また、第2の絶縁膜部分2012は、第1の絶縁膜部分2011に隣接しており、第1の絶縁膜部分2011に対してドレイン領域122側に位置している。図16では、第2の絶縁膜部分2012のY方向に平行な2つのエッジのうち、第1の絶縁膜部分2011から離れた方のエッジが、E5で示されており、このエッジE5は、ドレイン領域122上に位置している。よって、第2の絶縁膜部分2012は、ドレイン領域122とチャネル領域123との境界面S2の先端部P2上に位置している。また、本実施形態のゲート電極202は、第1の絶縁膜部分2011上と第2の絶縁膜部分2012上に同一のゲート電極材が形成された構造を有している。即ち、第1の絶縁膜部分2011上のゲート電極202と、第2の絶縁膜部分2012上のゲート電極202が、同じ堆積膜から形成されている。当該堆積膜の材料としては、例えば、N型又はP型の不純物が予めドーピングされたSi系材料、又は金属材料が使用される。ここで、第1実施形態と第4実施形態の半導体装置の効果を比較する。第1実施形態では、第1の絶縁膜部分2011上のゲート電極202と、第2の絶縁膜部分2012上のゲート電極202が、それぞれ第1、第2のゲート電極材302、304から形成される。一方、第4実施形態では、第1の絶縁膜部分2011上のゲート電極202と、第2の絶縁膜部分2012上のゲート電極202が、同じゲート電極材から形成される。よって、第4実施形態によれば、第1実施形態に比べ、ゲート電極材の使用量を削減できる、半導体装置の製造工程数を少なくことができる、といった利点が得られる。第4実施形態の半導体装置の製造方法次に、図17~図19を参照し、第4実施形態の半導体装置の製造方法を説明する。図17~図19は、第4実施形態の半導体装置の製造方法を示す側方断面図である。まず、図17に示すように、SOI基板である基板101を用意する。次に、図17に示すように、基板101上に、第2の絶縁膜部分2012の材料となる第1のゲート絶縁膜材料401を厚く形成する。本実施形態では、第1のゲート絶縁膜材料401として、例えば、SiO2膜を使用する。次に、図17に示すように、パターニング技術により、第1のゲート絶縁膜材料401の一部を除去する。次に、図17に示すように、基板101上に、第1の絶縁膜部分2011の材料となる第2のゲート絶縁膜材料402を薄く形成する。これにより、基板101上に、薄い絶縁膜と厚い絶縁膜とが形成される。本実施形態では、第2のゲート絶縁膜材料402として、例えば、SiO2膜を使用する。次に、図17に示すように、基板101上に、第1及び第2のゲート絶縁膜材料401、402を介して、ゲート電極202の材料となるゲート電極材403と、ハードマスク材404とを順に形成する。本実施形態では、ゲート電極材403として、例えば、N型又はP型の不純物が予めドーピングされたSi系材料が使用される。この場合、ハードマスク材404としては、例えば、SiO2膜又はSiN膜が使用される。なお、ゲート電極材403としては、金属材料を使用してもよく、この場合には、ゲート電極材403上にハードマスク材404を堆積しなくても構わない。次に、図18に示すように、ハードマスク材404のパターニングを行う。次に、図18に示すように、ハードマスク材404をマスクとして、ゲート電極材403のパターニングを行い、上記の薄い絶縁膜と厚い絶縁膜とにまたがるゲート電極202を形成する。この際、これらの絶縁膜もパターニングされ、第1、第2の絶縁膜部分2011、2012が形成される。次に、図18に示すように、第2の絶縁膜部分2012側の基板101、即ち、ドレイン領域122を形成予定の領域を、レジスト膜411でマスクする。次に、第2の絶縁膜部分2012側の基板101内、即ち、ソース領域121を形成予定の領域内に、N型の不純物をイオン注入する。これにより、基板101内にソース領域121が形成される。その後、レジスト膜411が剥離される。次に、図18に示すように、第1の絶縁膜部分2011側の基板101、即ち、ソース領域121が形成された領域を、レジスト膜412でマスクする。次に、第1の絶縁膜部分2011側の基板101内、即ち、ドレイン領域122を形成予定の領域内に、P型の不純物をイオン注入する。これにより、基板101内にドレイン領域122が形成される。そして、基板101内におけるソース領域121とドレイン領域122との間の領域が、チャネル領域123となる。その後、レジスト膜412が剥離される。次に、図19に示すように、基板101上に側壁絶縁膜材料405を堆積し、この側壁絶縁膜材料405のエッチングを行う。これにより、ゲート電極202及びハードマスク材404の両側壁面のうち、第1の絶縁膜部分2011側の側壁面に、第1の側壁絶縁膜2031が形成され、第2の絶縁膜部分2012側の側壁面に、第2の側壁絶縁膜2032が形成される。本実施形態では、側壁絶縁膜材料405として、例えば、SiO2膜又はSiN膜が使用される。その後、図19以降の工程が、第1実施形態における図5以降の工程と同様に行われる。こうして、図16の半導体装置が完成する。以上のように、本実施形態では、第1実施形態と同様に、ゲート絶縁膜201を、第1の膜厚T1を有する第1の絶縁膜部分2011と、第1の膜厚T1よりも厚い第2の膜厚T2を有する第2の絶縁膜部分2012で構成し、PN接合部S1から離れた部分のゲート絶縁膜201の膜厚を、PN接合部S1に近い部分のゲート絶縁膜201の膜厚よりも厚くする。これにより、本実施形態では、トンネルトランジスタの寄生容量を低減し、トンネルトランジスタの動作スピードを向上させることが可能となる。また、本実施形態では、ゲート電極202は、第1の絶縁膜部分2011上と第2の絶縁膜部分2012上に同一のゲート電極材が形成された構造を有する。これにより、本実施形態では、ゲート電極材の使用量や、半導体装置の製造工程数を低減することが可能となる。以上、本発明の具体的な態様の例を、第1から第4実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。