第1導電型のウェル領域内に該ウェル領域の表面から形成されたトレンチにより、前記ウェル領域の表面層を分割して形成された第1、第2の分割半導体領域を備え、前記トレンチから前記ウェル領域の表面に平行な一方向に前記第1の分割半導体領域および前記トレンチを備え、前記一方向と逆の方向に前記第2の分割半導体領域および前記トレンチを備えた、前記トレンチと前記第1、第2の分割半導体領域の繰り返し領域と、この繰り返し領域において、前記第1の分割半導体領域の表面層に、前記第1の分割半導体領域の両側の前記トレンチの側壁および前記ウェル領域に接し、前記トレンチより浅く形成された第2導電型の第1オフセット領域と、前記第1オフセット領域の表面層に、前記第1の分割半導体領域の両側の前記トレンチの側壁と接し、前記第1オフセット領域に接して形成された第1導電型の第1ソース領域と、前記第1オフセット領域の表面層に、前記第1オフセット領域に接して形成された第2導電型の第1コンタクト領域と、前記第1の分割半導体領域の該第1の分割半導体領域の両側の前記トレンチの側壁に、前記ウェル領域から前記第1ソース領域に渡って第1絶縁膜を介して形成された第1ゲート電極と、前記第1ソース領域および前記第1コンタクト領域に接する第1ソース電極と、前記第2の分割半導体領域の表面層に、前記第2の分割半導体領域の両側の前記トレンチの側壁および前記ウェル領域に接し、前記トレンチより浅く形成された第2導電型の第2オフセット領域と、前記第2オフセット領域の表面層に、前記第2の分割半導体領域の両側の前記トレンチの側壁と接し、前記第2オフセット領域に接して形成された第1導電型の第2ソース領域と、前記第2オフセット領域の表面層に、前記第2オフセット領域に接して形成された第2導電型の第2コンタクト領域と、前記第2の分割半導体領域の該第2の分割半導体領域の両側の前記トレンチの側壁に、前記ウェル領域から前記第2ソース領域に渡って第2絶縁膜を介して形成された第2ゲート電極と、前記第2ソース領域および前記第2コンタクト領域に接する第2ソース電極と、を備え、前記第1ゲート電極は前記第1ゲート電極に制御信号を与えるための第1ゲート配線と、前記第2ゲート電極に接続され前記第2ゲート電極に制御信号を与えるための第2ゲート配線と、を備え、前記第1ゲート電極と前記第2ゲート電極とが電気的に絶縁されており、前記ウェル領域をドレイン、前記第1オフセット領域をチャネル、前記第1ソース領域をソースとする第1MOSFETと、前記ウェル領域をドレイン、前記第2オフセット領域をチャネル、前記第2ソース領域をソースとする第2MOSFETと、が直列接続された双方向素子であり、前記第1ソース電極と前記第2ソース電極との間で電流を流すための素子であることを特徴とする双方向素子。前記ウェル領域は、第2導電型半導体基板の表面層に選択的に形成された領域であることを特徴とする請求項1に記載の双方向素子。前記第1、第2の分割半導体領域を、それぞれ複数個備え、隣接する分割半導体領域の間の前記トレンチ幅が、同じ領域間よりも広いことを特徴とする請求項1または2に記載の双方向素子。前記双方向素子と、該双方向素子を制御する制御用回路とを同一の半導体基板に形成した請求項1~3のいずれかに記載の双方向素子を含む半導体装置。しかし、図32の双方向LDMOSFETは、耐圧は双方向LDMOSFETの一方のMOSFETの耐圧で維持するために、順逆耐圧を維持するためには両方のMOSFETでそれぞれ耐圧が必要で、占有面積が2倍必要になり、ドレイン領域間での占有面積は大きくなる。また、プレーナ構造であるため双方向LDMOSFETを構成するセルの微細化が困難であり、従って、オン電圧を改善することが難しい。この発明の目的は、前記の課題を解決して、双方向素子のセル密度を上げてオン電圧を小さくできる高耐圧の双方向素子および双方向素子を有する半導体装置を提供することにある。前記の目的を達成するために、第1導電型のウェル領域内に該ウェル領域の表面から形成されたトレンチにより、前記ウェル領域の表面層を分割して形成された第1、第2の分割半導体領域を備え、前記トレンチから前記ウェル領域の表面に平行な一方向に前記第1の分割半導体領域および前記トレンチを備え、前記一方向と逆の方向に前記第2の分割半導体領域および前記トレンチを備えた、前記トレンチと前記第1、第2の分割半導体領域の繰り返し領域と、この繰り返し領域において、前記第1の分割半導体領域の表面層に、前記第1の分割半導体領域の両側の前記トレンチの側壁および前記ウェル領域に接し、前記トレンチより浅く形成された第2導電型の第1オフセット領域と、前記第1オフセット領域の表面層に、前記第1の分割半導体領域の両側の前記トレンチの側壁と接し、前記第1オフセット領域に接して形成された第1導電型の第1ソース領域と、前記第1オフセット領域の表面層に、前記第1オフセット領域に接して形成された第2導電型の第1コンタクト領域と、前記第1の分割半導体領域の該第1の分割半導体領域の両側の前記トレンチの側壁に、前記ウェル領域から前記第1ソース領域に渡って第1絶縁膜を介して形成された第1ゲート電極と、前記第1ソース領域および前記第1コンタクト領域に接する第1ソース電極と、前記第2の分割半導体領域の表面層に、前記第2の分割半導体領域の両側の前記トレンチの側壁および前記ウェル領域に接し、前記トレンチより浅く形成された第2導電型の第2オフセット領域と、前記第2オフセット領域の表面層に、前記第2の分割半導体領域の両側の前記トレンチの側壁と接し、前記第2オフセット領域に接して形成された第1導電型の第2ソース領域と、前記第2オフセット領域の表面層に、前記第2オフセット領域に接して形成された第2導電型の第2コンタクト領域と、前記第2の分割半導体領域の該第2の分割半導体領域の両側の前記トレンチの側壁に、前記ウェル領域から前記第2ソース領域に渡って第2絶縁膜を介して形成された第2ゲート電極と、前記第2ソース領域および前記第2コンタクト領域に接する第2ソース電極と、を備え、前記第1ゲート電極は前記第1ゲート電極に制御信号を与えるための第1ゲート配線と、前記第2ゲート電極に接続され前記第2ゲート電極に制御信号を与えるための第2ゲート配線と、を備え、前記第1ゲート電極と前記第2ゲート電極とが電気的に絶縁されており、前記ウェル領域をドレイン、前記第1オフセット領域をチャネル、前記第1ソース領域をソースとする第1MOSFETと、前記ウェル領域をドレイン、前記第2オフセット領域をチャネル、前記第2ソース領域をソースとする第2MOSFETと、が直列接続された双方向素子であり、前記第1ソース電極と前記第2ソース電極との間で電流を流すための素子である構成とする。また、前記ウェル領域は、第2導電型半導体基板の表面層に選択的に形成された領域であるとよい。また、前記第1、第2の分割半導体領域を、それぞれ複数個備え、隣接する分割半導体領域の間の前記トレンチ幅が、同じ領域間よりも広いとよい。また、前記双方向素子と、該双方向素子を制御する制御用回路とを同一の半導体基板に形成するとよい。この発明によれば、半導体基板にトレンチを形成し、このトレンチの側壁にゲート電極を形成し、トレンチ底面下にドレイン領域を形成し、そのドレイン領域上に絶縁膜を形成し、トレンチで囲まれた半導体領域に第1、第2ソース領域を形成を形成することで、双方向素子の高耐圧化と低オン電圧化を図ることができる。また、トレンチで囲まれた半導体領域に第1、第2ソース領域とコンタクト領域を形成し、これらの上に第1、第2ソース電極を形成することで、双方向素子の安全動作領域を広くすることができる。また、半導体基板にトレンチを形成し、このトレンチの側壁にゲート電極を形成し、トレンチ底面下に浮遊したソース領域を形成し、そのソース領域上に絶縁膜を形成し、トレンチで囲まれた半導体領域に第1、第2ドレイン領域を形成することで、双方向素子の高耐圧化と低オン電圧化を図ることができる。以下の説明では第1導電形をn形とし、第2導電形をp形として説明したがこれを逆にしても構わない。図1、この発明の第1実施例の半導体装置の構成図であり、同図aは要部平面図、同図bは同図aのA部拡大図、同図cは同図bのX-X線で切断した要部断面図である。ここでは双方向LMOSFET双方向横型MOSFETを例に挙げて説明する。この双方向LMOSFETの構造はTLPMトレンチラテラルパワーMOSFET構造と類似している。p半導体基板1にnウェル領域2を形成し、このnウェル領域2にトレンチ3を形成し、このトレンチ底面3a下にnドレイン領域4を形成し、nウェル領域2の表面層にpオフセット領域5を形成する。トレンチ3内壁にゲート絶縁膜6を形成し、トレンチ側壁3bにゲート絶縁膜を介してゲート電極7を形成する。トレンチ3に囲まれたpオフセット領域5の表面にトレンチ3と接するように選択的に第1nソース領域9と第2nソース領域10を形成する。この第1nソース領域9と第2nソース領域10はトレンチ3を挟んで交互に形成される。ゲート電極7上とトレンチ3内部を層間絶縁膜8で充填し平坦化する。全面に層間絶縁膜8aを形成した後、この層間絶縁膜にコンタクトホールを開口して、第1nソース領域9上と第2nソース領域10上に第1ソース電極11と第2ソース電極12をそれぞれ形成する。第1ソース電極11同士、第2ソース電極12同士は第1ソース配線13、第2ソース配線14でそれぞれ接続する。またゲート電極7は図示しないゲートパッドとゲート配線を介して接続する。前記したように、nドレイン領域4をトレンチ底部に形成されていることで、電界が緩和され30V程度の高耐圧を確保することができる。また、前記のように、ゲート電極7とnドレイン領域4をトレンチ3底部に形成することで、耐圧がトレンチ3に沿って維持されるようになり、そのため、第1nソース領域9と第2nソース領域10の表面での間隔を狭くでき、セルの微細化ができる。その結果、オン電圧を低下させることができる。尚、前記したようにp半導体基板1を用いることで、この基板1をグランド電位にすることができて、図示しないCMOS回路などをこの基板1に形成することが容易になる。また、前記のトレンチ底部に形成されるn拡張nドレイン領域4は、離れて形成されているが、それぞれのnドレイン領域4が接するように形成しても構わない。また、図2に記載のような構成としても構わない。図2aは、nウェル領域2が図1cにおけるnドレイン領域4を兼ねている構成である。図2abは半導体基板がn型の場合の構成であり、同図bでは、半導体基板1が図1cにおけるnドレイン領域4を兼ねている構成である。同図cでは、同図bにおいてnドレイン領域4をさらに形成したものである。また、図1cでは、ゲート電極7がトレンチ3内に左右に分かれて形成されているが、図2のように1つとなっていても構わない。図3は、図1の双方向LMOSFETの等価回路図である。この双方向LDMOSFET50の動作について説明する。第1ソース端子S1に対して第2ソース端子S2に高電圧を印加し、第2ソース端子S2より高い電圧をゲート端子Gに印加することで、図1の第1、第2nソース領域9、10とnドレイン領域4に挟まれたpオフセット領域5側面にチャネルが形成されて第2ソース端子S2から第1ソース端子S1に電流が流れる。第2ソース端子S2に対して第1ソース端子S1に高電圧を印加し、第1ソース端子S1より高い電圧をゲート端子Gに印加することで、第1、第2nソース領域9、10とnドレイン領域4に挟まれたpオフセット領域5側面にチャネルが形成されて第1ソース端子S1から第2ソース端子S2に電流が流れる。このように、双方向に電流を流すことができる双方向LMOSFETとなる。一方、ゲート端子Gを第1、第2ソース端子S1、S2の内の低電位側の端子の電位にするか、グランド電位にすることで、pオフセット領域5に形成されたチャネルを消滅させて双方向LMOSFETを阻止状態とすることができる。図4は、この発明の第2実施例の半導体装置の構成図であり、同図aは図1bに相当する要部平面図、同図bは同図aのX-X線で切断した要部断面図である。図1との違いは、pオフセット領域5の表面層に第1および第2nソース領域9、10に囲まれたpコンタクト領域15、16を形成し、第1nソース領域9上と第2nソース領域10上とそれぞれのpコンタクト15、16を形成している点である。動作は図3の説明と同じである。前記のように、pコンタクト領域15、16を形成することで、pオフセット領域5の電位が安定し、双方向LMOSFETの安全動作領域が広くなる。その他は第1実施例と同じである。尚、この双方向LMOSFETはpコンタクト領域15、16が形成されることで寄生ダイオードが内蔵され、双方向IGBTとしての動作モードもある。そのため、ゲート電圧ゲート電極7の電圧が高電位側のソース電極の電圧より低い場合でも第1ソース電極11と第2ソース電極12の間に主電流を流すことができる。図5は、この発明の第3実施例の半導体装置の構成図であり、同図aは要部平面図、同図bは同図aのB部拡大図、同図cは同図bのX-X線で切断した要部断面図である。ここでは双方向LMOSFETを例に挙げて説明する。p半導体基板1にnウェル領域2を形成し、このnウェル領域2にトレンチ33を形成し、このトレンチ底面33a下にnソース領域34を形成し、nウェル領域2の表面層にpオフセット領域35を形成する。トレンチ33内壁にゲート絶縁膜36を形成し、トレンチ側壁33bにゲート絶縁膜36を介してゲート電極37を形成する。トレンチ33に囲まれたpオフセット領域35の表面にトレンチ33と接するように第1nドレイン領域39と第2nドレイン領域40を形成する。この第1nドレイン領域39と第2nドレイン領域40はトレンチ33を挟んで交互に形成される。ゲート電極37上とトレンチ33内部を層間絶縁膜38で充填し平坦化する。この層間絶縁膜38にコンタクトホールを開口して、第1nドレイン領域39上と第2nドレイン領域40上に第1ドレイン電極41と第2ドレイン電極42をそれぞれ形成し、またnソース領域34の表面を露出させ、ピックアップ電極45を充填する。このピックアップ電極45はnソース領域が複数に分割されて形成されている場合等電位にする効果があり、また、制御電圧を印加して所定の電位とすることが可能である。例えば、装置のオフ時にグランド電位を印加しD1、D2間に電流が流れないようにすることができる。また、第1ドレイン電極41同士、第2ドレイン電極42同士は第1ドレイン配線43、第2ドレイン配線44でそれぞれ接続する。またゲート電極37は図示しないゲートパッドとゲート配線を介して接続する。nソース領域34をトレンチ底部に形成し、その上に層間絶縁膜38が被覆されていることで、電界が緩和され30V程度の高耐圧を確保することができる。また、前記のように、ゲート電極37とpオフセット領域35をトレンチ内に形成することで、耐圧がトレンチ側壁33bに沿って維持されるようになり、そのため、第1nドレイン領域39と第2nドレイン領域40の表面での間隔を狭くでき、セルの微細化ができる。その結果、オン電圧を低下させることができる。尚、前記したようにp半導体基板1を用いることで、この基板1をグランド電位にすることができて、図示しないCMOS回路などをこの基板1に形成することが容易になる。また、前記のトレンチ底部に形成されるnソース領域34は、離れて形成されているが、それぞれのnドレイン領域34が接するように形成しても構わない。図6は、図5の双方向LMOSFETの等価回路図である。この双方向LMOSFET60の動作について説明する。第1ドレイン端子D1に対して第2ドレイン端子D2に高電圧を印加し、第1ドレイン端子D1より高い電圧をゲート端子Gに印加することで、図5に示す第1、第2nドレイン領域39、40とnソース領域34に挟まれたpオフセット領域35側面にチャネルが形成されて第2ドレイン端子D2から第1ドレイン端子D1に電流が流れる。第2ドレイン端子D2に対して第1ドレイン端子D1に高電圧を印加し、第2ドレイン端子D2より高い電圧をゲート電極Gに印加することで、第1、第2nドレイン領域39、40とnソース領域34に挟まれたpオフセット領域35側面にチャネルが形成されて第1ドレイン端子D1から第2ドレイン端子D2に電流が流れる。このように、双方向のLMOSFETとなる。一方、ゲート端子Gを第1、第2ドレイン端子D1、D2の内低い電位と同じ電位にすることで、pオフセット領域35に形成されたチャネルを消滅させ、双方向LMOSFETを阻止状態とすることができる。図7は、この発明の第4実施例の半導体装置の構成図であり、同図aは図5bに相当する要部平面図、同図bは同図aのX1-X1で切断した要部断面図、同図cは同図aのX2-X2で切断した要部断面図である。ここでは双方向LMOSFETを例に挙げて説明する。図5との違いは、トレンチ底面33a下のnソース領域34の隣にpベースピックアップ領域46を形成し、このnソース領域34とpベースピックアップ領域36に接するようにピックアップ電極45を形成した点である。動作は図5で説明した内容と同じである。このように、pベースピックアップ領域46を形成し、このpベースピックアップ領域46とnソース領域34をピックアップ電極45で短絡することで、pオフセット領域35の電位が安定し、双方向LMOSFETの安全動作領域が広くなる。その他は第3実施例と同じである。図8は、この発明の第5実施例の半導体装置の要部配置図である。ここでは、バッテリー装置に搭載されるパワーICを例として示した。このパワーICは、同一半導体基板91に双方向LMOSFET50と駆動保護回路部51と残量回路部52を形成する。駆動保護回路部51と残量回路部52は電池セル92の電圧と、電池セル92に図示しないチャジャーから流入する充電電流と、電池セ92ルから負荷携帯機器などへ流出する放電電流を抵抗93で検出して、双方向LMOSFET50を正常に制御し、過充電や過放電のような異常時の場合には双方向LMOSFET50をオフする信号を双方向LMOSFET50へ伝送する働きをする。尚、駆動保護回路部51にはチャージポンプ回路53が入っており、双方向LMOSFET50の第1、第2ソース端子S1、S2の電圧より高い電圧をゲート端子Gへ与えることができるようになっている。また、制御端子は電池セル92の電荷残量を外部から指定する端子である。図9は、この発明の第6実施例の半導体装置の製造方法であり、同図aから同図cは工程順に示した要部製造工程断面図である。これは図1の双方向LMOSFETの製造方法である。p半導体基板1上に、nウェル領域2を形成し、続いて、表面濃度1×1017cm3、拡散深さ1μmのpオフセット領域5を形成し、酸化膜をマスクとしてnウェル領域2に幅1.5μmのトレンチ3を形成し、トレンチ3の窓からトレンチ3の底面3aに表面濃度1×1018cm3、拡散深さ1μmのnドレイン領域4をイオン注入と熱処理ドライブで形成する同図a。ここでは、ウェル領域2、pオフセット領域5を形成した後にトレンチ3を形成したが、トレンチ3を形成した後で形成してもよい。つぎに、トレンチ側壁3bのチャネル形成箇所に図示しないしきい値調整用のイオン注入をチルド角45度で行い、表面濃度7×1016cm3、拡散深さ0.3μmの拡散層を形成する。続いて、チャネル形成箇所を清浄化しトレンチ内壁にゲート絶縁膜6例えば、ゲート酸化膜を形成し、このゲート絶縁膜6上にゲート電極7となるドープドポリシリコンを0.3μmの厚さで堆積させ、異方性エッチングによりゲート電極7を形成する同図b。つぎに、pオフセット領域5の表面層に第1、第2nソース領域9、10を形成し、層間絶縁膜8として酸化膜を堆積する。この工程でトレンチ内部は層間絶縁膜8が充填され、エッチバックにより層間絶縁膜8の表面を平坦化する。続いて、第1、第2nソース領域9、10にコンタクト抵抗低減のためのイオン注入を行い、この第1、第2nソース領域9、10上にアルミニウムなどで第1、第2ソース電極11、12を形成する。続いて、図示しない第1ソース配線、第2ソース配線を形成する同図c。図10は、この発明の第7実施例の半導体装置の製造方法であり、同図aから同図cは工程順に示した要部製造工程断面図である。これは図3の双方向LMOSFETの製造方法である。図9と違うのは、図10cで、pコンタクト領域15、16を形成し、第1、第2ソース電極11、12とこのpコンタクト領域15、16が接している点である。図11は、この発明の第8実施例の半導体装置の製造方法であり、同図aから同図cは工程順に示した要部製造工程断面図である。これは図5の双方向LMOSFETの製造方法である。p半導体基板1上に、nウェル領域2を形成し、図示しない酸化膜をマスクとしてnウェル領域2に幅3μmのトレンチ33を形成し、トレンチ33の窓からトレンチの底面33aに表面濃度1×1018cm3、拡散深さ1μmのnソース領域34をイオン注入と熱処理ドライブで形成する。続いて、マスク酸化膜を除去し、表面濃度1×1017cm3、拡散深さ1μmのpオフセット領域35をnドレイン領域34と接するように、トレンチ33で分割された分離半導体領域61に形成する同図a。つぎに、トレンチの側壁33bのチャネル形成箇所に、図示しないしきい値調整用のイオン注入をチルド角45度で行い、表面濃度7×1016cm3、拡散深さ0.3μmの拡散層を形成する。続いて、チャネル形成箇所を清浄化しトレンチ内壁にゲート絶縁膜36を形成し、このゲート絶縁膜36上にゲート電極37となるドープドポリシリコンを0.3μmの厚さで堆積させ、異方性エッチングによりゲート電極37を形成する同図b。つぎに、pオフセット領域35の表面層に第1、第2nドレイン領域39、40を形成し、層間絶縁膜38として酸化膜を堆積する。この工程では幅の広いトレンチ内部は層間絶縁膜38で充填されず、エッチバックによりトレンチ底部の層間絶縁膜38がエッチングで除去されnソース領域34の表面が露出する。続いて、トレンチの底面33に図示しないバリアメタルを形成し、タングステンなどのピックアップ電極45を埋め込み平坦化する。続いて、第1、第2ドレイン領域39、40にコンタクト抵抗低減のためのイオン注入を行い、この第1、第2nドレイン領域39、40上にアルミニウムなどで第1、第2ドレイン電極41、42を形成する。このとき、同時にピックアップ電極45上にもアルミニウム膜を形成する。続いて、図示しない第1ドレイン配線、第2ドレイン配線を形成する同図c。図12は、この発明の第9実施例の半導体装置の製造方法であり、同図a、bは図11aに相当しする要部製造工程断面図、同図c、dは図11cに相当する要部製造工程断面図である。尚、同図a、cは図7aのX1-X1に相当する要部製造工程断面図、同図b、dは図7aのX2-X2に相当する要部製造工程断面図である。これは図7の双方向LMOSFETの製造方法である。図11と違うのは、図12aで、トレンチ底部にpベースピックアップ領域46を形成し、図12cで、ピックアップ電極45とこのpベースピックアップ領域46が接している点である。図13は、この発明の第10実施例の半導体装置の製造方法であり、同図aから同図cは工程順に示した要部製造工程断面図である。これは図1の双方向LMOSFETとCMOSを同一半導体基板に形成した製造方法である。CMOSは図7の駆動保護回路や残量回路を形成するための基本素子である。p半導体基板71上に、nウェル領域72を形成し、図示しない酸化膜をマスクとしてnウェル領域72に幅1.5μmのトレンチ73を形成し、pウェル領域76も形成し、トレンチ73の窓からトレンチの底面73aに表面濃度1×1017cm3、拡散深さ1μmのnドレイン領域74をイオン注入と熱処理ドライブで形成する。続いて、マスク酸化膜を除去し、表面濃度1×1017cm3、拡散深さ1μmのpオフセット領域75を形成する同図a。つぎに、LOCOS工程により表面の素子分離を行い、CMOS部のチャネル形成箇所およびトレンチ側壁73bのチャネル形成箇所に図示しないしきい値調整用のイオン注入をチルド角45度で行い、表面濃度7×1016cm3、拡散深さ0.3μmの拡散層を形成する。続いて、チャネル形成箇所を清浄化し、トレンチ内壁にゲート絶縁膜79を形成し、このゲート絶縁膜79上にゲート電極80となるドープドポリシリコンを0.3μmの厚さで堆積させ、異方性エッチングによりCMOS部とトレンチ内部のゲート電極80を形成する同図b。つぎに、pオフセット領域75の表面層に第1、第2nソース領域81、82を形成し、CMOS部にソース/ドレイン領域83、84を形成し、層間絶縁膜87として酸化膜を堆積する。この工程でトレンチ内部は層間絶縁膜87が充填され、エッチバックにより層間絶縁膜87の表面を平坦化する。続いて、層間絶縁膜87にコンタクトホールを形成し、開口部にコンタクト抵抗低減のためのプラグイオン注入を行い、第1、第2nソース領域81、82上にアルミニウムでなどで第1、第2ソース電極85、86を形成し、CMOS部のソース/ドレイン領域83、84上にソース/ドレイン電極88、89を形成する同図c。前記した本発明の半導体装置とは別の半導体装置であってゲート配線構造まで含めた実施例について説明する。ゲート配線とソース電極は同時に金属膜で形成される。ここでは、コンタクトホールで接続されソース領域の真上に配置されたものをソース電極とし、それ以外の箇所をゲート配線とする。図14から図17は、この発明の第11実施例の半導体装置であって、ゲート配線構造まで含めた要部構成図であり、図14は平面図、図15は図14のX-X線で切断した断面図、図16は図14のY-Y線で切断した断面図、図17は図14のZ-Z線で切断した断面図である。図14は、表面から見た平面図であり、影に隠れた部分は点線で示す。また、層間絶縁膜208aは図示していない。図1と異なる点のみ説明すると、図1では一個の第1nソース領域9と一個の第2nソース領域10が交互に配置されていたが、この実施例では、第1nソース領域209が隣接して複数個形成され、また第2nソース領域210も隣接して複数個形成されている。また、pオフセット領域205がnドレイン領域204と接していない。さらに、各ソース領域には図4と同様にpコンタクト領域215、216が形成されている。図1では図示しなかったゲート配線構造が図示されている。前記の、pオフセット領域205がnドレイン領域204と接しない場合は、接する場合に比べ耐圧を高くすることができ、オン抵抗を下げることができる。しかしながらpオフセットの幅nウェル領域202とソース領域209との間の幅が狭いため製造時に高精度が要求される。図14から図17に示すように、第1nソース領域209と層間絶縁膜208aに形成されたコンタクトホール217を介して接続した第1ソース電極211と、第1ソース電極211と接続する第1ソース配線213とは同時に金属膜で形成される。また、第2nソース領域210と層間絶縁膜208aに形成されたコンタクトホール217を介して接続した第2ソース電極212と、第2ソース電極212と接続する第2ソース配線214とは同時に金属膜で形成される。隣接した第1nソース領域209同士および第2nソース領域210同士の間はゲート絶縁膜206を介して形成されたゲート電極207で埋め込まれている。また第1nソース領域209群と第2nソース領域210群は互いに層間絶縁膜208を挟んで対峙している。トレンチ外周203aを大きくして、この第1nソース領域209群と第2nソース領域210群を交互に多数配置することで電流容量を増加させることができる。ゲート電極207を形成するポリシリコンは、nソース領域209、210が形成されているトレンチ外周203aから岬のように突き出した細長いトレンチ203bを形成し、そのトレンチ203bの内壁に形成されたゲート絶縁膜206を介してポリシリコン配線218が形成され、このポリシリコン配線218はp半導体基板201上に形成されたゲート絶縁膜206上にも形成される。このポリシリコン配線218と金属膜のゲート配線219とが層間絶縁膜208aに開けたコンタクトホール217を介して接続する。このように、前記した本発明の半導体装置では、トレンチ外周203aの側壁全域に形成されるポリシリコンゲート電極207で繋がっているため、ゲート電極207は1個となる。このようにゲート電極が1個の半導体装置を使った適用装置例を前記の図8に示した。図18は、図8の双方向LMOSFETと駆動保護回路部を抜き書きした図であり、同図a~同図cは電池セルが過充電されるときの時間的な経過を示した図である。同図aにおいて、図8の電池セル92に図示しない負荷である携帯機器を接続した状態で充電している場合は、ゲート端子Gにオン信号を与え、左右のnチャネルMOSFETをオン状態として、電池セル92に双方向LMOSFET50を介して右から左方向に充電電流I1が流れる。このとき、電池セル92から負荷へ放電電流I2が供給されている。つまり、電池セル92は充電されなが放電も行っている。同図bにおいて、電池セル92が過充電したとき、ゲート端子Gにオフ信号を与え、左右のnチャネルMOSFETをオフ状態にする。左右のnチャネルMOSFETがオフ状態になると、負荷と電池セル92は回路的に切り離され、電池セル92へ充電電流I1が流れなくなり、過充電は停止する。またそれと同時に電池セル92から負荷へ放電電流I2が供給されなくなる。この過充電期間に図8のバッテリーチャージャーのプラグが抜かれた場合は、負荷へ電流が全く供給されなくなり、負荷は動作不能に陥る。これを避けるために、同図cで示すように、ゲート端子Gに再度オン信号を与え双方向LMOSFET50をオン状態にして、電池セル92から負荷へ放電電流I2を供給する。しかし、電池セル92の電圧が正常電圧になったことを検出してオン信号を駆動保護回路51から出力するために、時間遅れが生じて、その間は電池セル92から負荷へ電流が供給されない状態、つまり、瞬断が生じる。これを解決する方法として、左右のnチャネルMOSFETにそれぞれゲート電極を設けた双方向LMOSFETを用いる方法がある。図19は、2つのゲート電極を有する双方向LMOSFETの等価回路図である。これは前記の図6に相当する図である。図6と異なる点は、ゲート電極が2つあるため、図6のゲート端子Gが第1ゲート端子G1と第2ゲート端子G2の2つの端子になっており、それぞれのnチャネルMOSFET331、332が個別に動作させることができるようにした点と、nチャネルMOSFETの寄生ダイオード333、334を動作に利用している点である。この2つのゲート電極を有する双方向LMOSFET300を用いた動作モードをつぎに説明する。図20は、図18に相当する図であり、同図a~同図cは電池セルが過充電されるときの時間的な経過を示した図である。同図aにおいて、第1、第2ゲート端子G1、G2に駆動保護回路51からオン信号を与え、左右のnチャネルMOSFET331、332がオン状態となり、電池セル92へ充電電流I1が流れる。このとき、電池セル92から負荷へ放電電流I2が供給されている。つまり、電池セル92は充電されなが放電も行っている。同図bにおいて、電池セル92が過充電したとき、第1ゲート端子G1にオフ信号を与え、充電電流I1を停止させる。このとき、第2ゲート端子G2にはオン信号を与えたままにしておく。そうすると、充電電流I1が停止しても、放電電流I2が寄生ダイオード333とnチャネルMOSFET332を通って負荷へ流れるため、前記の瞬断は起こらない。同図cにおいて、電池セル92が正常電圧に戻った時点で、第1ゲート端子G1にオン信号が再び与えられて、左のnチャネルMOSFET331をオン状態とする。この状態で左右のnチャネルMOSFET331、332を介して、放電電流I2が負荷へ供給され、正常動作に戻る。このように、2つのゲート電極を有する双方向LMOSFET300を用いることで、負荷への電流が途切れることなく供給されるようになる。つぎに、2つのゲート電極を有する半導体装置の構成について説明する。図21から図25は、この発明の第12実施例の半導体装置であって、ゲート配線まで含めた要部構成図であり、図21は平面図、図22は図21のA-A線で切断した断面図、図23は図21のB-B線で切断した断面図、図24は図21のC-C線で切断した断面図、図25は図21のD-D線で切断した断面図である。図21は、表面から見た平面図であり、影に隠れた部分は点線で示し、層間絶縁膜308aは図示していない。トレンチ内には柱状のトレンチ残し部分である島341、342が複数個あり、この図ではMOSFETとして動作する島341デバイスセルが6個図の309と310が形成されている島と、ゲート配線を形成する島342が2個ある。島341にはpオフセット領域305とnソース領域309、310およびソース電極311、312が形成される。図14から図17との違いは、ゲート電極が層間絶縁膜308でそれぞれ囲まれた第1ゲート電極307aと第2ゲート電極307bが独立してあり、これらのゲート電極307a、307bは、トレンチ外周303a側壁のポリシリコン307とは切り離されている点と、それぞれのゲート電極307a、307bがポリシリコン配線318を介して金属の第1ゲート配線319と第2ゲート配線320に接続している点である。このように、トレンチ外周303aに形成されたポリシリコン307と、第1ゲート電極307aおよび第2ゲート電極307bは層間絶縁膜308で分離されているため、第1nソース領域309を形成した島341と第2nソース領域310を形成した島341の間隔W1は、ゲート電極を形成するためのポリシリコンで埋まらない広さとする。一方、第1、第2nソース領域309、310を形成する島341同士の間隔Wg1は、ゲート電極を形成するポリシリコンで完全に埋まる広さにする。ゲート電極307a、307bを金属のゲート配線319、320と接続するためのポリシリコン配線318を形成する島342とnソース領域309、310を形成する島341の間隔Wg2もポリシリコンで埋まるようにするためにWg1と同じ間隔にする。具体的な例で説明すると、例えば、ゲート電極を形成するポリシリコンの厚さを0.3μmとした場合はW1は1μm程度とし、Wg1、Wg2は0.5μm程度とする。また、表面を平坦化するためにはW1はソース領域を形成する島341の幅以下とするのが好ましい。このようにして、独立した第1ゲート電極307aと第2ゲート電極307bを形成することで、図20で説明した効果が得られる。図26~図29は、この発明の第13実施例の半導体装置の製造方法を示す図であり、工程順に示した要部工程断面図である。各図においてaは図22に相当する箇所の断面図、bは図23に相当する箇所の断面図、cは図24に相当する箇所の断面図である。図26において、p半導体基板301の表面層に、例えば、表面濃度5×1016cm2、深さ4μm程度nウェル領域302を形成し、表面からnウェル領域302に達するトレンチ303をメッシュ状に深さ2μm程度に形成し、柱状にトレンチ残し部分、所謂島341、342を形成する。この島341、342は、後工程で第1、第2pオフセット領域、第1、第2nソース領域を形成する島341と、第1、第2ゲート電極、第1、第2ゲート配線と接続するポリシリコン配線318を形成する島342となる。島341同士の間隔Wg1と、島341と島342の間隔Wg2は等しく、0.5μm程度とすることで、ポリシリコンのエッチバックポリシリコンのパターニングでもポリシリコンが切り離されず、間隔はポリシリコンで埋まる状態にできる。また、これらの島341、342とトレンチ外周303aの側壁の間隔W1および第1ソース領域309および第2ソース領域310を形成する島341同士の間隔W1を1μm以上とすることで、ポリシリコンのエッチバックで、ポリシリコンを完全に切り離すことができる。図27において、ゲート絶縁膜306を形成し、30Vから50V程度の耐圧を持たせるために、トレンチ底面のnウェル領域302に1×1017cm3以上の高濃度でnドレイン領域304を形成し、このnドレイン領域304と離してpオフセット領域305を形成する接続する場合もある。その後、0.3μm程度の厚さで第1、第2ゲート電極307a、307b、ポリシリコン配線318となるポリシリコンを全面に形成し、島341同士の間、島341と島342の間をポリシリコンで完全に埋めた後、パターニングする。図28において、第1、第2ゲート電極307a、307bをマスクに1×1020cm3以上の高濃度で第1、第2nソース領域309、310を形成し、この第1、第2ソース領域309、310を貫通してpオフセット領域305に達する高濃度のpコンタクト領域316を形成し、表面に層間絶縁膜308aを形成する。図29において、層間絶縁膜308aにコンタクトホール317を形成し、このコンタクトホール317で第1、第2nソース領域309、310、pコンタクト領域315、316と接続する金属の第1、第2ソース電極311、312と、この第1、第2ソース電極311、312と同時に形成された第1、第2ソース配線313、314および第1、第2ゲート電極307a、307bと同時に形成されたポリシリコン配線318と接続する金属の第1、第2ゲート配線319、320を形成する。ゲート電極などのポリシリコンの厚さを0.3μm程度としたとき、W1は1μm以上とし、表面を平坦化するために島の幅以下とするとよい。また、Wg1=Wg2は0.5μm以下とするとよい。