"エミッタが第1の電源端子に接続されコレクタとベースが共通接続された第1の導電型の第1のトランジスタ、およびエミッタが前記第1の電源に接続されベースが前記第1のトランジスタのベースに接続された前記第1の導電型の第2のトランジスタからなる第1のカレントミラー回路と、コレクタとベースが前記第2のトランジスタのコレクタに接続されエミッタが第2の電源端子に接続された第2の導電型の第3のトランジスタ、およびコレクタが前記第1のトランジスタのコレクタに接続され、ベースが前記第3のトランジスタのベースに接続されエミッタが第1の抵抗を介して前記第2の電源端子に接続された第2の導電型の第4のトランジスタからなる第2のカレントミラー回路と、を有する定電流回路において、ベースが前記第2および第3のトランジスタの共通コレクタに接続されコレクタが前記第2の電源端子に接続された前記第1の導電型の第5のトランジスタと、ドレインが前記第1の電源端子に接続されゲートが前記第2の電源端子に接続されソースが前記第5のトランジスタのエミッタに接続されたJFETまたはデプレッションMOSFETからなる前記第2の導電型の第6のトランジスタとからなる起動回路を設けたことを特徴とする定電流回路。請求項1に記載の定電流回路において、前記第5のトランジスタのコレクタと前記第2の電源端子との間に第1のダイオードを挿入接続したことを特徴とする定電流回路。請求項2に記載の定電流回路において、前記第1の抵抗の素子分離用電極を、前記第1のダイオードのアノードに接続したことを特徴とする定電流回路。請求項1,2または3に記載の定電流回路において、前記第1のカレントミラー回路および前記第2のカレントミラー回路を、それぞれウィルソンカレントミラー回路で構成したことを特徴とする定電流回路。図5に示した定電流回路では、式1で示す電流に誤差が含まれる問題と低消費電流を図るには抵抗R11に大抵抗が必要になる問題があり、また図6に示した定電流回路では、式1で示す電流に誤差が含まれる問題は解消できるものの、やはり抵抗R12,R13に大抵抗が必要になる問題がある。本発明の目的は、起動回路を小面積とし、高電源電圧でも低消費電流を実現した定電流回路を提供することである。上記目的を達成するために、請求項1にかかる発明の定電流回路は、エミッタが第1の電源端子に接続されコレクタとベースが共通接続された第1の導電型の第1のトランジスタ、およびエミッタが前記第1の電源に接続されベースが前記第1のトランジスタのベースに接続された前記第1の導電型の第2のトランジスタからなる第1のカレントミラー回路と、コレクタとベースが前記第2のトランジスタのコレクタに接続されエミッタが第2の電源端子に接続された第2の導電型の第3のトランジスタ、およびコレクタが前記第1のトランジスタのコレクタに接続され、ベースが前記第3のトランジスタのベースに接続されエミッタが第1の抵抗を介して前記第2の電源端子に接続された第2の導電型の第4のトランジスタからなる第2のカレントミラー回路と、を有する定電流回路において、ベースが前記第2および第3のトランジスタの共通コレクタに接続されコレクタが前記第2の電源端子に接続された前記第1の導電型の第5のトランジスタと、ドレインが前記第1の電源端子に接続されゲートが前記第2の電源端子に接続されソースが前記第5のトランジスタのエミッタに接続されたJFETまたはデプレッションMOSFETからなる前記第2の導電型の第6のトランジスタとからなる起動回路を設けたことを特徴とする。請求項2にかかる発明は、請求項1に記載の定電流回路において、前記第5のトランジスタのコレクタと前記第2の電源端子との間に第1のダイオードを挿入接続したことを特徴とする。請求項3にかかる発明は、請求項2に記載の定電流回路において、前記第1の抵抗の素子分離用電極を、前記第1のダイオードのアノードに接続したことを特徴とする。請求項4にかかる発明は、請求項1,2または3に記載の定電流回路において、前記第1のカレントミラー回路および前記第2のカレントミラー回路を、それぞれウィルソンカレントミラー回路で構成したことを特徴とする。本発明によれば、大きな値の抵抗を用いる代わりにJFETトランジスタやデプレッションMOSトランジスタを用いるので、小面積を実現でき、また高電源電圧においても消費電流を抑えることができる。<第1の実施例>図1に本発明の第1の実施例の定電流回路を示す。トランジスタQ1~Q4と抵抗R1からなる定電流回路は、従来回路である図5,図6で説明したものと同じである。本実施例では、トランジスタQ2のコレクタとトランジスタQ3のコレクタの共通接続点にベースが接続され、コレクタが接地ライン2に接続されたPNP型のトランジスタQ5と、そのトランジスタQ5にソースが接続されドレインが電源ライン1に接続され、ゲートが接地ライン2に接続されたN型のJFETトランジスタJ1とからなる起動回路を設けた。起動動作状態では、トランジスタJ1→トランジスタQ5のベース→トランジスタQ3を起動電流が流れる。このときトランジスタQ5が導通する。そして、起動後は、トランジスタQ5のベース電位がトランジスタQ3のベースエミッタ間電圧VbeQ3にまで上昇する。トランジスタJ1のドレイン電流IdJ1は、ソース電圧VsJ1とドレイン電圧VdJ1電源ライン1の電圧Vccの差電圧によって決定され、その差電圧がピンチオフ電圧以上になればドレイン電流IdJ1は一定となる。そして、ピンチオフにおいて、ソース電圧VsJ1の変動が少なければ、電源電圧Vccが大きくなったとしても、ドレイン電流IdJ1の変動は大きくならない。また、ピンチオフでないときは、ドレイン電流IdJ1は、ソース電圧VsJ1が高いほど小さくなる。さらに、ソース電圧VsJ1はトランジスタQ3,Q5のベースエミッタ間電圧を用いて、次の式3で表すことができる。定常動作状態においては、ソース電圧VsJ1は式3に従い、2Vbeに固定される。従って、電源電圧Vccが大きくなったとしても、ドレイン電流IdJ1の変動は小さくなる。このように、第1の実施例では、大きな値の抵抗を使用する代わりに、JFETトランジスタJ1を使用するため、従来構成よりも小面積で、電源電圧Vccが高くなっても、消費電流を抑制することができる。<第2の実施例>図2に第2の実施例の定電流回路を示す。図1に示した第1の実施例の定電流回路では、トランジスタQ5のベースを流れる起動電流Istartは、トランジスタQ5の電流増幅率をβQ5とすると、次の式4で表され、この電流は誤差電流となる。そこで、第2の実施例では、図2に示すように、トランジスタQ5のコレクタと接地ライン2との間に、ダイオードD1を挿入している。起動動作状態では、トランジスタQ3のベースエミッタ間電圧VbeQ3が非常に小さいため、トランジスタQ5のベース電圧とエミッタ電圧との差が大きくなり、そのトランジスタQ5が飽和する。つまり、ダイオードD1を挿入したことによって、トランジスタQ5が本来のトランジスタではなく、エミッタベース間の寄生ダイオードとして働き、トランジスタQ3に起動電流を多く流す。一方、定常動作状態では、トランジスタQ5のベース電圧が高くなり、そのベースエミッタ間電圧が所定値となるため、トランジスタQ5は順方向活性領域で動作する。よって、起動動作状態のβQ5<定常動作状態のβQ5となり、式4によって、起動動作状態のIdJ1>定常動作状態のIdJ1となる。したがって、第2の実施例の定電流回路では、第1の実施例の定電流回路と比較し、ドレイン電流IdJ1を小さく設定するようにトランジスタJ1のサイズを設計できるため、定常動作状態において式4で表される起動電流による誤差を低減できる。さらに、トランジスタJ1のドレイン電流IdJ1を小さくできることから、定常動作状態での消費電流も低減できる。このように、第2の実施例では、トランジスタJ1に流れる電流を抑えることができるため、電流誤差と消費電流を低減できる。なお、トランジスタJ1は、N型のデプレッションMOSトランジスタに置き換えても、同様に動作する。<第3の実施例>図3に第3の実施例の定電流回路を示す。p型基板の半導体装置においてp型の拡散抵抗を使用する場合、n型エピタキシャル層にかかる電圧を拡散抵抗にかかる最高電圧以上にする必要がある。しかし、その電圧を拡散抵抗の両端の電圧と比較して極端に大きな電圧にすると、空乏層の広がりによって抵抗値に誤差が生じる。そこで、n型エピタキシャル層に電圧を与える素子分離用電極を、拡散抵抗の両端のうち、電圧の高い方の端子に接続する手法がよく使用される。ここで、図2の第2の実施例の定電流回路において、抵抗R1に拡散抵抗を用い、低電流かつ広い温度範囲で上記のように素子分離用電極をトランジスタQ4のエミッタに接続する場合を考える。常温では問題がないが、高温ではn型エピタキシャル層から基板に対してリーク電流が流れる。図2の回路構成を低電流で使用しない場合には、このリーク電流は無視できる。しかし、低電流で使用する場合、このリーク電流がトランジスタQ4のエミッタから引く電流となるため、式1で設定する電流よりも増加する方向に誤差を生じさせるので、広い温度範囲で使用する場合は、安定した電流を確保できないという問題がある。そこで、図3に示すように、抵抗R1の素子分離用電極をダイオードD1のアノードに接続すれば、抵抗R1の素子分離用電極が定電流回路本体から分離されているノードダイオードD1の順方向電圧だけ高いノードに接続されることになるため、高温における抵抗R1のn型エピタキシャル層のリーク電流が式1で設定する電流に影響を与えることはない。また、ダイオードD1のアノードは起動回路部分にあり、必ずトランジスタQ1→抵抗R1に電流が流れる前に立ち上がるため、抵抗R1のn型エピタキシャル層を常に最高電圧に固定できる。図7は、抵抗R1の素子分離用電極をダイオードD1のアノードに接続した場合Aと、トランジスタQ4のエミッタに接続した場合Bについて、温度が変化したときの基準電流トランジスタQ1,Q4のドレイン電流の変化を比較したシミュレーション結果である。図4に示すように、ダイオードD1のアノードに接続した場合Aの方が、高温において電流が安定していることが分かる。また、電源電圧Vccに依存せず、素子分離用電極を抵抗R1にかかる電圧に近い電圧で固定できるため、広い電源電圧範囲にわたって、安定した抵抗値が得られる。このように、本実施例によれば、電圧が安定しかつ高温におけるリーク電流の影響がないノードダイオードD1のアノードに素子分離用電極を接続しているので、広い電源電圧範囲、広い温度範囲にわたって、安定した基準電流を得ることが可能となる。<第4の実施例>図4に第4の実施例の定電流回路を示す。図4において、PNP型のトランジスタQ1,Q2,Q6はPNP型の側のウィルソンカレントミラー回路を構成し、NPN型のトランジスタQ3,Q4,Q7,Q8、抵抗R1はNPN型の側の不平衡ウィルソンカレントミラー回路を構成する。これにより、電源電圧Vccが高くなった場合のバイポーラトランジスタのアーリー効果が低減される。また、起動回路のダイオードは、定電流回路部のNPN型のカレントミラー回路のトランジスタを2段としたことから、それに合わせてダイオードD1,D2を使用した2段としている。ただし、抵抗R1の素子分離用電極は、ダイオードD1のアノードに接続している。本実施例では、定電流回路の本体部分はウィルソンカレントミラー回路の効果により、アーリー効果が抑えられるため、電源電圧Vccの変動の影響を軽減できる。また、起動回路においてトランジスタQ5のベース電圧は、トランジスタQ3,Q7のベースエミッタ間電圧2Vbeにより決定されるため、1段で構成する場合図1~図3よりも、Vbe分だけ高くなる。それに合わせて、トランジスタQ5のコレクタに2段のダイオードD1,D2を接続することにより、起動動作状態時にトランジスタQ5のベース電圧とエミッタ電圧の差はより大きくなり、より深い飽和領域で動作することで、トランジスタJ1で生成した電流をより多く起動回路に流入させることができるようになる。起動の後は、トランジスタQ5のベース電圧が高くなり、そのベースエミッタ間電圧が所定値となるため、トランジスタQ5は順方向活性領域で動作する。トランジスタR1の素子分離用電極は、ダイオードD1のアノードに接続することで、n型エピタキシャル層を安定した電圧としている。この素子分離用電極は定電流回路の本体部分の電流経路から分離され、定電流器回路の本体部分より先に立ち上がる起動回路のノードに接続されているため、高温における拡散抵抗抵抗R1のn型エピタキシャル層のリーク電流が基準電流に影響を与えることはない。なお、抵抗R1の素子分離用電極をダイオードD2のアノードに接続しても、同様の効果を得ることができる。<その他の実施例>なお、以上の各実施例において、電源ライン1と接地ライン2の電圧関係を反転させ、PNP型のトランジスタをNPN型のトランジスタに置き換えるときは、NPN型のトランジスタをPNP型のトランジスタに置き換える必要がある。また、このときは、N型のJFETトランジスタあるいはN型のMOSFETトランジスタをP型のJFETトランジスタあるいはP型のMOSFETトランジスタに置き換える必要がある。請求項では、上記のNPN型およびN型と、PNP型およびP型の一方を、第1の導電型とし、他方を第2の導電型として記載している。"