"所定の大きさの基準電圧を生成する基準電圧生成回路と、識別対象電圧が印加される被印加線、並びに前記基準電圧生成回路によって生成された基準電圧が印加される第1電圧線及び該基準電圧とは異なる大きさの他の基準電圧が印加される第2電圧線が導通可能となるように該第1電圧線と該第2電圧線との間に挿入されると共に、前記被印加線に印加された識別対象電圧の大きさに応じてスイッチングを行うスイッチング回路を備え、前記被印加線に印加された識別対象電圧の大きさと閾値電圧とを比較することにより該識別対象電圧の大きさを識別する識別回路と、前記被印加線に前記識別対象電圧が印加される時点を含むと共に前記識別回路に対して前記識別対象電圧の大きさを識別させる間、前記第1電圧線と前記第2電圧線との間に流れる電流の大きさが所定の大きさに保たれるように前記スイッチング回路と前記第2電圧線との間の抵抗を制御可能とすることで、前記第1電圧線と前記第2電圧線とに流れる電流量を制御可能な制御手段と、を含む電圧識別装置。前記制御手段は、所定の大きさの基準電流を生成する基準電流生成回路、及び該基準電流生成回路によって生成された基準電流に対応するミラー電流を、前記被印加線に前記識別対象電圧が印加される時点を含むと共に前記識別回路に対して前記識別対象電圧の大きさを識別させる間に前記第1電圧線と前記第2電圧線との間に流すカレントミラー回路を有する請求項1に記載の電圧識別装置。前記基準電圧生成回路は、所定の電源から供給される電源電圧に基づいて前記基準電圧を生成し、前記基準電流生成回路は、前記電源から前記電源電圧が供給され、供給された電源電圧に基づいて前記基準電流を生成する請求項2に記載の電圧識別装置。前記識別回路を、識別結果を示す信号を出力する出力端子を含んで構成し、前記スイッチング回路を、各々第1端子、第2端子及び制御端子を有する導電型の異なる第1スイッチング素子及び第2スイッチング素子を含んで構成し、前記第1スイッチング素子の第1端子を前記第1電圧線に接続し、前記第2スイッチング素子の第1端子を前記第2電圧線に接続し、前記第1スイッチング素子の第2端子と前記第2スイッチング素子の第2端子と前記出力端子とを接続し、前記第1スイッチング素子の制御端子と前記第2スイッチング素子の制御端子と前記被印加線とを接続し、前記カレントミラー回路を、前記第2スイッチング素子の導電型であり、かつ第1端子及び第2端子間に前記ミラー電流が流れるように前記第2スイッチング素子と前記第2電圧線に挿入された第3スイッチング素子とを含めて構成した請求項2又は請求項3に記載の電圧識別装置。前記第1スイッチング素子をPチャネル型電界効果トランジスタとし、前記第2スイッチング素子及び前記第3スイッチング素子の各々をNチャネル型電界効果トランジスタとした請求項4に記載の電圧識別装置。前記カレントミラー回路は、更に、前記ミラー電流を調整可能な可変抵抗器を有する請求項2~請求項5の何れか1項に記載の電圧識別装置。前記被印加線に前記識別対象電圧が印加される時点を含むと共に前記識別回路に対して前記識別対象電圧の大きさを識別させる識別期間を示す識別期間レベルと該識別期間以外の非識別期間を示す非識別期間レベルとに遷移する期間信号を前記識別回路に供給する供給手段を更に含み、前記識別回路は、前記供給手段によって供給された期間信号が前記識別期間レベルの間、前記識別対象電圧の大きさを識別し、前記供給手段によって供給された期間信号が前記非識別期間レベルの間、前記識別対象電圧の大きさを識別しない請求項1~請求項6に記載の電圧識別装置。前記識別回路は、前記供給手段によって供給された期間信号が前記識別期間レベルの間に前記スイッチング回路と前記第2電圧線とを導通可能にする導通状態及び前記供給手段によって供給された期間信号が前記非識別期間レベルの間に前記スイッチング回路と前記第2電圧線とを非導通する非導通状態を切り替える第1切替手段と、前記供給手段によって供給された期間信号が前記識別期間レベルの間に前記識別回路に対して識別結果を出力させる出力許可状態と前記供給手段によって供給された期間信号が前記非識別期間レベルの間に前記識別回路に対して該識別結果を出力させない出力禁止状態とを切り替える第2切替手段と、を有する請求項7に記載の電圧識別装置。前記識別回路は、前記識別回路によって前記識別結果を示す電圧が印加される第3電圧線を更に有し、前記第1切替手段を、前記供給手段によって前記期間信号が供給されるように該供給手段に接続されたゲート端子を備え、かつ該ゲート端子に前記識別期間レベルの前記期間信号が供給されたときにソース端子及びドレイン端子間を導通状態にすることにより前記スイッチング回路と前記第2電圧線とを導通可能にさせ、該ゲート端子に前記非識別期間レベルの前記期間信号が供給されたときにソース端子及びドレイン端子間を非導通状態にすることにより前記スイッチング回路と前記第2電圧線とを非導通させるように該スイッチング回路と該第2電圧線との間に挿入されたNチャネル型電界効果トランジスタとし、前記第2切替手段を、前記供給手段によって前記期間信号が供給されるように該供給手段に接続されたゲート端子を備え、かつ該ゲート端子に前記識別期間レベルの前記期間信号が供給されたときにソース端子及びドレイン端子間を非導通状態にすることにより前記第1電圧線と前記第3電圧線とを非導通させ、該ゲート端子に前記非識別期間レベルの前記期間信号が供給されたときにソース端子及びドレイン端子間を導通状態にすることにより前記第1電圧線と前記第3電圧線とを導通させるように該第1電圧線と該第3電圧線との間に挿入されたPチャネル型電界効果トランジスタとした請求項8に記載の電圧識別装置。前記被印加線に前記識別対象電圧が印加される時点を含むと共に前記識別回路に対して前記識別対象電圧の大きさを識別させる識別期間を示す識別期間レベルと該識別期間以外の非識別期間を示す非識別期間レベルとに遷移する期間信号を前記識別回路に供給する供給手段を更に含み、前記制御手段は、前記識別信号が前記識別期間レベルの間に前記基準電流が生成されるように前記電源と前記基準電流生成回路との間を導通する導通状態及び前記識別信号が前記非識別期間レベルの間に前記基準電流が生成されないように前記電源と前記基準電流生成回路との間を非導通する非導通状態に切り替える第1切替手段を更に有し、前記識別回路は、前記供給手段によって供給された期間信号が前記識別期間レベルの間に前記識別回路に対して識別結果を出力させる出力許可状態と前記供給手段によって供給された期間信号が前記非識別期間レベルの間に前記識別回路に対して該識別結果を出力させない出力禁止状態とを切り替える第2切替手段を有する請求項3~請求項6の何れか1項に記載の電圧識別装置。前記第1電圧線と前記第2電圧線との間に前記ミラー電流を流すために、前記基準電流生成回路と前記カレントミラー回路とに跨って配線されると共に前記基準電流生成回路によって前記基準電流に対応する定電圧が印加される定電圧線を更に含み、前記識別回路は、前記識別回路によって前記識別結果を示す電圧が印加される第3電圧線を更に有し、前記第1切替手段を、前記供給手段によって前記期間信号が供給されるように該供給手段に接続されたゲート端子を備え、かつ該ゲート端子に前記識別期間レベルの前記期間信号が供給されたときにソース端子及びドレイン端子間を非導通状態にすることにより前記基準電流生成回路に対して前記電源電圧を供給可能に前記電源と前記基準電流生成回路とを導通させ、該ゲート端子に前記非識別期間レベルの前記期間信号が供給されたときにソース端子及びドレイン端子間を導通状態にすることにより前記基準電流生成回路に対して前記電源電圧を供給不能に前記電源と前記基準電流生成回路とを非導通させるように前記電源と前記基準電流生成回路との間に挿入されたPチャネル型電界効果トランジスタ、並びに前記供給手段によって前記期間信号が供給されるように該供給手段に反転論理器を介して接続されたゲート端子を備え、かつ該ゲート端子に前記識別期間レベルの前記期間信号の反転信号が供給されたときにソース端子及びドレイン端子間を非導通状態にすることにより前記ミラー電流が前記第1電圧線と前記第2電圧線との間に流れ、該ゲート端子に前記非識別期間レベルの前記非識別期間信号の反転信号が供給されたときにソース端子及びドレイン端子間を導通状態にすることにより前記ミラー電流が前記第1電圧線と前記第2電圧線との間に流れないように、前記定電圧線と前記第2電圧線との間に挿入されたNチャネル型電界効果トランジスタとを含めて構成し、前記第2切替手段を、前記供給手段によって前記期間信号が供給されるように該供給手段に接続されたゲート端子を備え、かつ該ゲート端子に前記識別期間レベルの前記期間信号が供給されたときにソース端子及びドレイン端子間を非導通状態にすることにより前記第1電圧線と前記第3電圧線とを非導通させ、該ゲート端子に前記非識別期間レベルの前記期間信号が供給されたときにソース端子及びドレイン端子間を導通状態にすることにより前記第1電圧線と前記第3電圧線とを導通させるように該第1電圧線と該第3電圧線との間に挿入されたPチャネル型電界効果トランジスタとした請求項10に記載の電圧識別装置。請求項1~請求項11の何れか1項に記載の電圧識別装置を含み、前記識別対象電圧を、時計の指針を動作させるモータに供給される駆動用電流を遮断した際に発生する逆起電圧とした時計制御装置。前記制御手段は、前記モータから前記逆起電圧が発生した際に前記識別対象電圧の大きさの識別が開始させるように前記識別回路を制御可能とする請求項12に記載の時計制御装置。しかしながら、レギュレータ114の出力側にコンデンサ124を付加するという上記対策では、部品点数が増加するためコスト及び実装面積が増大してしまうという問題が生じた。そこで、発明者は、さらに、コンデンサを付加せずにNAND回路100Aで生じた問題を解決する方法として、図9に示す例において、レギュレータ114の出力側に電流負荷を接続し、常時電流を接地線GNDに流すことでレギュレータ114のPMOSトランジスタ118がオン状態からオフ状態に一時的に遷移することを防止する方法を検討した。しかし、この場合、コンデンサの付加に起因する実装面積の増大を回避することはできるものの、消費電流が増大する、という問題点が生じた。なお、これらの問題点は、指針の動作を制御するために逆起電圧の大きさを識別する場合のみならず、貫通電流が流れるスイッチング回路を有する回路例えば、NAND回路、AND回路、OR回路及びNOR回路などを用いて識別対象電圧の大きさを識別するあらゆる装置に対しても当て嵌まることであることは言うまでも無い。本発明は上記問題点を解決するために成されたものであり、回路規模及び消費電流の増大を抑制しながら識別対象電圧の大きさを精度良く識別することができる電圧識別装置及び時計用制御装置を提供することを目的とする。上記目的を達成するために、請求項1に記載の電圧識別装置を、所定の大きさの基準電圧を生成する基準電圧生成回路と、識別対象電圧が印加される被印加線、並びに前記基準電圧生成回路によって生成された基準電圧が印加される第1電圧線及び該基準電圧とは異なる大きさの他の基準電圧が印加される第2電圧線が導通可能となるように該第1電圧線と該第2電圧線との間に挿入されると共に、前記被印加線に印加された識別対象電圧の大きさに応じてスイッチングを行うスイッチング回路を備え、前記被印加線に印加された識別対象電圧の大きさと閾値電圧とを比較することにより該識別対象電圧の大きさを識別する識別回路と、前記被印加線に前記識別対象電圧が印加される時点を含むと共に前記識別回路に対して前記識別対象電圧の大きさを識別させる間、前記第1電圧線と前記第2電圧線との間に流れる電流の大きさが所定の大きさに保たれるように前記スイッチング回路と前記第2電圧線との間の抵抗を制御可能とすることで、前記第1電圧線と前記第2電圧線とに流れる電流量を制御可能な制御手段と、を含めて構成した。また、上記目的を達成するために、請求項12に記載の時計制御装置を、請求項1~請求項11の何れか1項に記載の電圧識別装置を含み、前記識別対象電圧を、時計の指針を動作させるモータに供給される駆動用電流を遮断した際に発生する逆起電圧とした。本発明によれば、回路規模及び消費電流の増大を抑制しながら識別対象電圧の大きさを精度良く識別することができる、という効果が得られる。図1は、本発明に係る電圧識別装置10の要部構成の一例を示すブロック図である。同図に示すように、電圧識別装置10は、基準電圧生成回路12、識別回路14及び制御部16を含んで構成されている。基準電圧生成回路12は、所定の大きさの基準電圧を生成する。識別回路14は、識別対象電圧が印加される被印加線18と、基準電圧生成回路12によって生成された基準電圧が印加される電圧線VSH及び基準電圧とは異なる大きさの他の基準電圧である接地電圧が印加される接地線GNDが導通可能となるように電圧線VSHと接地線GNDとの間に挿入されると共に被印加線18に印加された識別対象電圧の大きさに応じてスイッチングを行うスイッチング回路20と、を備え、被印加線18に印加された識別対象電圧の大きさと閾値とを比較することにより識別対象電圧の大きさを識別する。制御部16は、識別回路14に対して識別対象電圧の大きさを識別させる間、電圧線VSHと接地線GNDとの間に流れる電流の大きさが所定の大きさに保たれるようにスイッチング回路20と接地線GNDとの間の抵抗22の大きさを制御することにより電圧線VSHと接地線GNDとの間に流れる電流の大きさ電流量を制御する。以下、本発明の各実施形態においては、電圧識別装置10を、指針を動かすための動力を生成するモータから発生する逆起電圧の大きさを識別する電圧識別装置という位置付けとし、時計の指針の動作を制御する時計制御装置に適用する場合を例に挙げて説明する。[第1の実施形態]図2は、図1に示す電圧識別装置10の具体的な形態例としての電圧識別装置10Aを含む時計制御装置11に適用した場合の構成の一例を示す構成図である。同図に示すように、時計制御装置11は、電圧識別装置10Aの他に、電源30及びモータ13を含んで構成されている。モータ13は、電源30から駆動用の電圧が印加されるように電源30に接続されている。モータ13の駆動軸図示省略は、時計の指針図示省略の回転軸に駆動力が伝達可能となるようにギア機構などを介して接続されている。従って、指針はモータ13で発生した駆動力を受けて動作する。電圧識別装置10Aは、レギュレータ15、NAND回路14A及び制御部16Aを含んで構成されている。なお、NAND回路14Aは、図1に示す識別回路14として機能する。また、制御部16Aは、電源30を制御することによりモータ13の駆動を制御することで時計の指針の動作を制御するものであって、図1に示す制御部16として機能する。レギュレータ15は、図1に示す基準電圧生成回路12として機能するものであり、電圧線VDDを介して電源30に接続されている。また、レギュレータ15は、電圧線VSHを介してNAND回路14Aに接続されている。NAND回路14Aは、被印加線18を介してモータ13に接続されている。また、NAND回路14Aは制御部16Aに接続されている。また、制御部16Aは、電源30から電源電圧が印加されるように電圧線VDDに接続されている。また、制御部16Aは電源30を制御可能となるように電源30に接続されている。更に、モータ13は電源30から駆動用の電圧が印加されるように電源30に接続されている。レギュレータ15において、一例として図10に示すように、PMOSトランジスタ15Bのソース端子は電圧線VDDに接続され、PMOSトランジスタ15Bのドレイン端子は定電流源15Cの一方の端子、コンデンサ15Dの一方の電極及び電圧線VSHに接続されている。定電流源15Cの他方の端子は接地線GNDに接続されている。オペアンプ15Aの非反転入力端子はPMOSトランジスタ15Bのドレイン端子に接続され、オペアンプ15Aの出力端子はPMOSトランジスタ15Bのゲート端子及びコンデンサ15Dの他方の電極に接続されている。また、オペアンプ15Aの反転入力端子には、所定電圧大きさが一定の電圧が印加されている。更に、オペアンプ15Aは、電圧線VDD及び接地線GNDに接続されており、これによって電源30から電圧線VDDを介して駆動用の電圧が供給される。NAND回路14Aは、一例として図2に示すように、図1に示すスイッチング回路20として機能するCMOS回路32、第2切替手段としてのPMOSトランジスタ19、第1切替手段としてのNMOSトランジスタ23及び逆起電圧の大きさと閾値電圧の大きさとを比較して得た比較結果に相当する信号が出力される出力端子25を含んで構成されている。CMOS回路32は、第1スイッチング素子としてのPMOSトランジスタ17及び第2スイッチング素子としてのNMOSトランジスタ21を含んで構成されている。PMOSトランジスタ17において、ソース端子は電圧線VSHに接続され、ドレイン端子はNMOSトランジスタ21のドレイン端子に接続され、ゲート端子はモータ13の逆起電圧が印加されるように被印加線18を介してモータ13に接続されている。NMOSトランジスタ21において、ソース端子はNMOSトランジスタ23のドレイン端子に接続され、ゲート端子はモータ13の逆起電圧が印加されるように被印加線18を介してモータ13に接続されている。PMOSトランジスタ17のドレイン端子とNMOSトランジスタ21のドレイン端子との接続点は第3電圧線としての配線OUTを介して出力端子25に接続されている。PMOSトランジスタ19において、ソース端子は電圧線VSHに接続され、ドレイン端子は配線OUTに接続されている。時計制御装置11は、システムコントローラ36を含んで構成されている。システムコントローラ36は、所定のプログラムの処理を実行することにより時計制御装置11全体を制御するCPU中央処理装置、時計制御装置11の基本的な作動を制御する制御プログラム及び後述する電圧識別指示処理プログラムが予め記憶された記憶媒体であるROMReadOnlyMemory、各種プログラムの実行時のワークエリア等として用いられる記憶媒体であるRAMRandomAccessMemory及び不揮発性メモリなどを含んで構成された汎用的なコンピュータである。システムコントローラ36は、電源30に接続されている。また、システムコントローラ36は、イネーブル線ENを介してPMOSトランジスタ19のゲート端子及びNMOSトランジスタ23のゲート端子に接続されている。従って、システムコントローラ36は、電源30の制御と、NAND回路14AのPMOSトランジスタ19及びNMOSトランジスタ23のスイッチング動作の制御と、を各々行うことができる。制御部16Aは、カレントミラー回路38及び基準電流生成回路40を含んで構成されている。カレントミラー回路38は、基準電流生成回路40及び第3スイッチング素子としてのNMOSトランジスタ42を含んで構成されている。基準電流生成回路40は、電源30から電圧線VDDを介して印加された電源電圧に基づいて所定の大きさの基準電流i1を生成するものである。基準電流生成回路40は、抵抗器44、NMOSトランジスタ46,48及びPMOSトランジスタ50,52を含んで構成されている。抵抗器44の一端は接地線GNDに接続され、抵抗器44の他端はNMOSトランジスタ46のソース端子に接続されている。NMOSトランジスタ46のドレイン端子はPMOSトランジスタ50のドレイン端子に接続されている。PMOSトランジスタ50のソース端子は電圧線VDDに接続され、PMOSトランジスタ50のゲート端子はPMOSトランジスタ52のゲート端子及び自身のドレイン端子に接続されている。NMOSトランジスタ48のソース端子は接地線GNDに接続され、NMOSトランジスタ48のゲート端子はNMOSトランジスタ46のゲート端子及び自身のドレイン端子に接続されている。PMOSトランジスタ52のドレイン端子はNMOSトランジスタ48のドレイン端子に接続され、PMOSトランジスタ52のソース端子は電圧線VDDに接続されている。カレントミラー回路38は、基準電流i1に対応する定電圧が印加される定電圧線としての配線54を有している。配線54は、基準電流生成回路40とカレントミラー回路38とに跨って配されており、NMOSトランジスタ48のドレイン端子とPMOSトランジスタ52のドレイン端子との接続点αが定電圧線としての配線54を介してNMOSトランジスタ42のゲート端子に接続されている。NMOSトランジスタ42のソース端子は接地線GNDに接続され、NMOSトランジスタ42のドレイン端子はNMOSトランジスタ23のソース端子に接続されている。このように、カレントミラー回路16Aは、NMOSトランジスタ23と接地線GNDとの間に挿入されたNMOSトランジスタ42のゲート端子と基準電流生成回路40の接続点αとがカレントミラー接続されて構成されているので、NMOSトランジスタ42のソース端子及びドレイン端子間に基準電流i1に対応するミラー電流が流れる。なお、同図には、ミラー電流として基準電流i1の大きさと同じ大きさの電流が流れる例が図示されているが、これに限らず、カレントミラー比を変えることによってミラー電流を基準電流i1の大きさとは異なる大きさの電流としても良い。このように構成された電圧識別装置10Aでは、図1に示すスイッチング回路20と接地線GNDとの間の抵抗22、すなわち、図2に示すNMOSトランジスタ42のオン抵抗を制御することにより、電圧線VSHと接地線GNDとの間に流れる電流の大きさ電流量を制御することが可能となり、その結果、電圧線VSHと接地線GNDとの間に基準電流i1に対応するミラー電流が流れることになる。次に、時計制御装置11の作用を説明する。時計の指針を動作させるために、システムコントローラ36の指示に従って電源30から電流がモータ13に供給されるとモータ13は駆動を開始する。指針の動作開始に際して電源30からモータ13への電流の供給が開始されてから所定時間例えば数ms後にシステムコントローラ36の指示に従って電流の供給が停止されるとモータ13の駆動が停止し、これによって指針の動作は停止する。このようにして指針が動作すると、モータ13から逆起電圧が発生する。この逆起電圧の大きさはNAND回路14Aによって識別され例えば、逆起電圧の大きさが閾値を超えたか否かが識別され、識別結果を示す電圧に基づく信号が出力端子25から出力される。これによって指針が動作したか否かの把握が可能となる。しかし、逆起電圧の大きさの識別を行う期間逆起電圧が被印加線18に印加される時点も含めた期間にCMOS回路32に貫通電流が流れると閾値が変動してしまう場合があり、この場合、精度良く逆起電圧の大きさを識別することができない。そこで、本第1の実施形態に係る電圧識別装置10Aでは、逆起電圧の大きさの識別を行う際にNAND回路14Aに対して逆起電圧の大きさの識別の実行を指示する電圧識別指示処理が実行される。図3を参照して、電圧識別指示処理が実行されているときの電圧識別装置10Aの作用を説明する。なお、図3は、電圧線VDDに電源電圧が印加された際にシステムコントローラ36によって実行される電圧識別指示処理プログラムの処理の流れを示すフローチャートである。また、ここでは、錯綜を回避するために、初期状態としてイネーブル線ENにローレベルの電圧ハイレベルに遷移可能な電圧が印加されている状態で電圧識別指示処理が開始される場合について説明する。同図のステップ200では、逆起電圧の大きさの識別を開始する条件である識別開始条件を満足するまで待機する。識別開始条件としては、例えば、モータ13の駆動指示を行ってから逆起電圧が発生する時間として予め定められた時間が経過した、との条件や、逆起電圧が発生するタイミングとして予め定められたタイミングが到来した、との条件が挙げられる。なお、予め定められたタイミングは、所定の時間例えば数msが経過する毎に到来するものとする。上記ステップ200の処理において、識別開始条件を満足すると肯定判定となってステップ202に移行する。ステップ202では、イネーブル線ENに印加される電圧期間信号のレベルを識別期間レベルとしてのローレベルから非識別期間レベルとしてのハイレベルに遷移させた後、ステップ204に移行する。NAND回路14Aでは、ステップ202の処理に応じて、PMOSトランジスタ19がオン状態からオフ状態に遷移し、その一方でNMOSトランジスタ23がオフ状態からオン状態に遷移する。これにより、被印加線18に印加される電圧の大きさに応じて、出力端子25に印加される電圧の大きさ、すなわち、出力端子25から出力される信号の信号レベルが遷移する。ここで、NAND回路14Aにおいて、逆起電圧の大きさを識別する際に逆起電圧の大きさとの比較対象となる閾値被印加線18に印加される電圧の大きさで、NAND回路14Aが反転論理信号を出力する上で必要な電圧の大きさを設定する方法について説明する。なお、ここでは、一例として、電圧線VSHに印加される基準電圧の大きさを1.3Vとして、閾値を1.0Vに設定する場合について説明する。この場合、例えば、NMOSトランジスタ21を、ゲート端子に印加される電圧ゲート電圧が0.5Vで電流を10uA以上流すことができるゲート長及びゲート幅となるように形成する。そのため、NMOSトランジスタ21は、閾値の1.0Vに対して、NMOSトランジスタ23と同様にオン状態となり、NMOSトランジスタ23と同様に閾値の1.0Vに影響されない。NMOSトランジスタ21,23を共にオン抵抗が閾値の1.0Vに対して無視できる程小さく設定することで、NAND回路14Aは一例として図4に示すように定電流源iS1を用いた等価回路で表現することができる。一方、PMOSトランジスタ17については、ゲート端子及びソース端子間の電圧P1Vgsの大きさが0.3Vでソース端子及びドレイン端子間に流れる電流P1idsの大きさが100nAとなるようにPMOSトランジスタ17の寸法を設定する。電圧線VSHに印加される基準電圧の大きさが1.3Vでかつ被印加線18図5に示す例ではINに印加される電圧の大きさが1.0Vであれば、PMOSトランジスタ17のゲート端子及びソース端子間の電圧P1Vgsの大きさは1.3V-1.0V=0.3Vとなる。よって、ソース端子及びドレイン端子間に流れる電流P1idsの大きさがゲート端子及びソース端子間の電圧P1Vgsの大きさと相関があるMOSトランジスタの特性から、PMOSトランジスタ17のソース端子及びドレイン端子間に流すことができる電流P1idsの最大の大きさは100nAとなる。一方、定電流iS1もNMOSトランジスタ21のドレイン端子に印加される電圧の大きさに関係なく、最大で100nAの電流を流すことができるように設定する。図5には、本第1の実施形態に係るPMOSトランジスタ17のゲート端子及びソース端子間の電圧P1Vgsの大きさとPMOSトランジスタ17のソース端子及びドレイン端子間に流すことができる電流P1idsの最大の大きさとの相関を示すグラフが示されている。電圧線VSHに印加されている基準電圧の大きさが1.3Vで、かつ被印加線18に印加された電圧の大きさが1.0Vの場合、一例として同図に示すように、PMOSトランジスタ17のソース端子及びドレイン端子間には最大で100nAの電流を流すことができ、NMOSトランジスタ21のソース端子からNMOSトランジスタ23及びNMOSトランジスタ42を介して接地線GNDに流すことができる電流の最大の大きさと同じになる。よって、電圧線VSHに印加されている基準電圧の大きさが理論的にはPMOSトランジスタ17とNMOSトランジスタ21,23,42とで1/2ずつ分圧され、出力端子25には電圧線VSHに印加されている基準電圧の大きさの1/2の大きさの電圧が印加される。また、被印加線18に印加された電圧の大きさが1.0Vよりも大きくなると、PMOSトランジスタ17のゲート端子及びソース端子間の電圧の大きさが0.3Vよりも小さくなる。よって、PMOSトランジスタ17のソース端子及びドレイン端子間に流すことができる電流P1idsの最大の大きさは一例として同図に示すように100nAよりも小さくなる。これに対し、NMOSトランジスタ21のソース端子からNMOSトランジスタ23及びNMOSトランジスタ42を介して接地線GNDに流すことができる定電流iS1の最大の大きさは100nAのままなのでPMOSトランジスタ17の電流を流す能力がNMOSトランジスタ21,23,42の電流を流す能力に比べて低くなる。そのため、出力端子25には電圧線VSHに印加されている基準電圧の大きさの1/2の大きさよりも小さな電圧が印加される。逆に、被印加線18に印加された電圧の大きさが1.0Vよりも小さくなると、PMOSトランジスタ17のゲート端子及びソース端子間の電圧P1Vgsの大きさが0.3Vよりも大きくなる。よって、PMOSトランジスタ17のソース端子及びドレイン端子間に流すことができる電流P1idsの最大の大きさは一例として同図に示すように100nAよりも大きくなる。これに対し、NMOSトランジスタ21のソース端子からNMOSトランジスタ23及びNMOSトランジスタ42を介して接地線GNDに流すことができる定電流iS1の最大の大きさは100nAのままなのでPMOSトランジスタ17の電流を流す能力がNMOSトランジスタ21,23,42の電流を流す能力に比べて高くなる。そのため、出力端子25には電圧線VSHに印加されている基準電圧の大きさの1/2の大きさよりも大きな電圧が印加される。ステップ204では、逆起電圧の大きさの識別を終了する条件である識別終了条件を満足するまで待機する。識別終了条件としては、例えば、モータ13の駆動指示を行ってから逆起電圧が発生し、発生した逆起電圧の大きさの識別が完了するまでの時間として予め定められた時間が経過した、との条件や、逆起電圧の識別を完了するタイミングとして予め定められたタイミングが到来した、との条件が挙げられる。上記ステップ204の処理において、識別終了条件を満足すると肯定判定となってステップ206に移行する。ステップ206では、イネーブル線ENに印加される電圧をハイレベルからローレベルに遷移させた後、本電圧識別指示処理プログラムを終了する。NAND回路14Aでは、ステップ206の処理に応じて、PMOSトランジスタ19がオフ状態からオン状態に遷移し、その一方でNMOSトランジスタ23がオン状態からオフ状態に遷移する。以上詳細に説明したように、本第1の実施形態に係る電圧識別装置10Aでは、逆起電圧を識別するNAND回路14Aに基準電圧をレギュレータ15で供給し、NAND回路14AのNMOSトランジスタ21と接地線GNDとの間に定電流源iS1を挿入することで、逆起電圧が印加された際のCMOS回路32の貫通電流を一定の大きさに制限しているので、レギュレータ15によって電圧線VSHに印加される基準電圧の大きさが一時的に低下する不具合の発生を抑制することができる。その結果、電源30からレギュレータ15に供給される電源電圧の大きさに依存することなく、NAND回路14Aで用いられる閾値を一定に保つことが可能となる。また、CMOS回路32を構成している素子例えばPMOSトランジスタ17やNMOSトランジスタ21の製造ばらつきに起因して生じる閾値のずれを、定電流源is1を調整することによって容易に調整することができる。また、NAND回路14Aで用いられる閾値を電源電圧の大きさに近い値に設定する際、本発明を適用しない場合に比べてPMOSトランジスタ17の電流を流す能力とNMOSトランジスタ21の電流を流す能力との比を大幅にずらす必要がなくなるので、回路面積の縮小に寄与することができる。また、従来のNAND回路で発生した数10uA程度の貫通電流も接地線GNDに向けて流れる電流を定電流にすることで、数10nA~100nA程度まで低減することができ、消費電流を削減することができる。更に、レギュレータ15の出力側に設けられるコンデンサの容量も数pF程度で済ませることができ、従来であれば1000pF程度必要であったコンデンサも不要になる。そのため、端子数の削減及び外付け部品の削減によるコスト低減及び実装面積の低減に寄与することができる。また、本第1の実施形態に係る電圧識別装置10Aによれば、基準電流生成回路40及びレギュレータ15が電源30を共用しているため、時計制御装置11の小型化に寄与することができる。[第2の実施形態]本第2の実施形態では、上記第1の実施形態に係る時計制御装置11と異なる点について説明する。図6は、本第2の実施形態に係る時計制御装置11Aの構成の一例を示す構成図である。同図に示すように、本第2の実施形態に係る時計制御装置11Aは、上記第1の実施形態に係る時計制御装置11に比べ、電圧識別装置10Aに代えて電圧識別装置10Bを適用した点が異なっている。電圧識別装置10Bは、上記第1の実施形態に係る電圧識別装置10Aに比べ、制御部16Aに代えて制御部16Bを適用した点が異なっている。制御部16Bは、上記第1の実施形態に係る制御部16Aに比べ、カレントミラー回路38に代えてカレントミラー回路38Aを適用した点が異なっている。カレントミラー回路38Aは、上記第1の実施形態に係るカレントミラー回路38に比べ、基準電流生成回路40に代えて基準電流生成回路40Aを適用した点が異なっている。基準電流生成回路40Aは、上記第1の実施形態に係る基準電流生成回路40に比べ、抵抗器44に代えて可変抵抗器44Aを適用した点が異なっている。このように構成された時計制御装置11Aの電圧識別装置10Bでは、可変抵抗器44Aの抵抗値を小さくすると、これに伴ってNMOSトランジスタ48のソース端子及びドレイン端子間を流れる基準電流i1が大きくなり、接続点αとカレントミラー接続されたNMOSトランジスタ42のソース端子及びドレイン端子間を流れるミラー電流も大きくなる。よって、NAND回路14Aで用いられる閾値を小さくすることができる。逆に、可変抵抗器44Aの抵抗値を大きくすると、これに伴ってNMOSトランジスタ48のソース端子及びドレイン端子間を流れる基準電流i1が小さくなり、接続点αとカレントミラー接続されたNMOSトランジスタ42のソース端子及びドレイン端子間を流れるミラー電流も小さくなる。よって、NAND回路14Aで用いられる閾値を大きくすることができる。このように第2の実施形態によれば、カレントミラー回路38Aに基準電流i1を調整可能な可変抵抗器44Aを設けることにより、NAND回路14Aで用いられる閾値を容易に調整することができる。なお、閾値の調整は、例えば、半導体装置のウエハプロセス工程が完了して、プロービング工程最初のテスト工程時に行われる。[第3の実施形態]本第3の実施形態では、上記第2の実施形態に係る時計制御装置11Aと異なる点について説明する。図7は、本第3の実施形態に係る時計制御装置11Bの構成の一例を示す構成図である。同図に示すように、本第3の実施形態に係る時計制御装置11Bは、上記第2の実施形態に係る時計制御装置11Aに比べ、電圧識別装置10Bに代えて電圧識別装置10Cを適用した点が異なっている。電圧識別装置10Cは、上記第2の実施形態に係る電圧識別装置10Bに比べ、NAND回路14Aに代えてNAND回路14Bを適用した点、及び制御部16Bに代えて制御部16Cを適用した点が異なっている。NAND回路14Bは、上記第2の実施形態に係るNAND回路14Aに比べ、NMOSトランジスタ23を除いた点が異なっている。制御部16Cは、上記第2の実施形態に係る制御部16Bに比べ、カレントミラー回路38Aに代えてカレントミラー回路38Bを適用した点が異なっている。カレントミラー回路38Bは、上記第2の実施形態に係るカレントミラー回路38Aに比べ、基準電流生成回路40Aに代えて基準電流生成回路40Bを適用した点が異なっている。基準電流生成回路40Bは、上記第2の実施形態に係る基準電流生成回路40Aに比べ、NMOSトランジスタ60、反転論理器62及びPMOSトランジスタ64を更に備えた点が異なっている。なお、本第3の実施形態では、NMOSトランジスタ60及びPMOSトランジスタ64が第1切替手段として機能する。基準電流生成回路40Bにおいて、NMOSトランジスタ60のドレイン端子は配線54に接続され、NMOSトランジスタ60のソース端子は接地線GNDに接続され、NMOSトランジスタ60のゲート端子は反転論理器62の出力端子に接続されている。反転論理器62の入力端子はイネーブル線ENに接続されている。PMOSトランジスタ64のゲート端子はイネーブル線ENに接続され、PMOSトランジスタ64のソース端子は電圧線VDDに接続され、PMOSトランジスタ64のドレイン端子はPMOSトランジスタ50,52の各ゲート端子に接続されている。このように構成された時計制御装置11Bの電圧識別装置10Cでは、イネーブル線ENに印加される電圧がハイレベルの場合、PMOSトランジスタ64はオフ状態となり、反転論理器62の出力はローレベルとなる。これに応じてNMOSトランジスタ60はオン状態からオフ状態に遷移し、NMOSトランジスタ48のソース端子及びドレイン端子間に基準電流i1が流れる。その一方で、PMOSトランジスタ19もオフ状態となり、NAND回路14Bは逆起電圧の大きさが識別できる状態になる。逆に、イネーブル線ENに印加される電圧がローレベルの場合、PMOSトランジスタ64はオフ状態となり、反転論理器62の出力はハイレベルとなる。これに応じてNMOSトランジスタ60はオフ状態からオン状態に遷移し、NMOSトランジスタ48のソース端子及びドレイン端子間には電流が流れない。その一方で、PMOSトランジスタ19もオン状態となり、出力端子25の電圧はハイレベルに固定される。このように第3の実施形態によれば、基準電流生成回路40Bにおいて基準電流i1を遮断するようにNMOSトランジスタ60、反転論理器62及びPMOSトランジスタ64を設けたので、逆起電圧の大きさを識別しないときの基準電流生成回路40Bにおける消費電流を削減することができる。なお、上記各実施形態では、CMOS回路32を例に挙げて説明したが、これに限らず、CMOS回路32と同様のスイッチングを行うことができるスイッチング回路被印加線18に印加される逆起電圧の電圧レベルの遷移に応じて貫通電流が流れるスイッチング回路であれば如何なるものであってもよい。例えば、PMOSトランジスタ17及びNMOSトランジスタ21の組み合わせで構成されたスイッチング回路に代えて、導電型の異なる一対のバイポーラトランジスタが組み合わされて構成されたスイッチング回路が挙げられる。また、上記各実施形態では、NAND回路14A14Bを用いて逆起電圧の大きさを識別する形態例を挙げて説明したが、これに限らず、AND回路、OR回路及びNOR回路などの論理回路にも本発明を適用することができることは言うまでも無い。また、上記各実施形態では、時計制御装置1111A,11Bを例に挙げて説明したが、これに限らず、例えば貫通電流が生じることによって閾値が変動して識別対象電圧の大きさを精度良く識別することができない回路に対して本発明を適用しても良いことは言うまでも無い。"