チャネル領域と、前記チャネル領域上に設けられたゲート絶縁物と、前記ゲート絶縁物に接して設けられたインジウム、錫あるいは亜鉛の少なくとも一つと窒素とを有するn型半導体を有する、しきい値が1.5ボルト以上であることを特徴とする半導体装置。チャネル領域のドナーおよびアクセプタの濃度Nd[nm-3]ただし、Nd<10-3と酸化シリコン換算のゲート絶縁物の厚さtox[nm]とチャネル長L[nm]の間に、Nd1/2×tox×L<1[nm1/2]という関係があり、前記ゲート絶縁物に接して設けられたインジウム、錫あるいは亜鉛の少なくとも一つと窒素とを有するn型半導体とを有することを特徴とする半導体装置。エクステンション領域とハロー領域を有し、前記エクステンション領域は前記チャネル領域と前記ハロー領域に接することを特徴とする請求項1または2のいずれか一に記載の半導体装置。チャネル領域のドナーおよびアクセプタの濃度Nd[nm-3]と酸化シリコン換算のゲート絶縁物の厚さtox[nm]とチャネル長L[nm]の間に、Nd1/2×tox×L<1[nm1/2]という関係があり、チャネル領域に接するエクステンション領域と、前記エクステンション領域とソースあるいはドレインのいずれか一に接するハロー領域と、前記ゲート絶縁物に接して設けられたインジウム、錫あるいは亜鉛の少なくとも一つと窒素とを有するn型半導体とを有することを特徴とする半導体装置。請求項1乃至4のいずれか一において、前記n型半導体は、その仕事関数が5.0電子ボルト以上であることを特徴とする半導体装置。チャネル長100nm以下のチャネル領域と、チャネル領域に接する不純物濃度が1×1019cm-3以上の第1の導電型の第1不純物領域と、第1不純物領域とチャネル領域に接する不純物濃度が1×1018cm-3以上の第2の導電型の第2不純物領域と、ゲート絶縁物に接して設けられた仕事関数が5.0電子ボルト以上のn型半導体とを有することを特徴とする半導体装置。前記チャネル領域は厚さ50nm以上のSOI層に設けられていることを特徴とする請求項1乃至6のいずれか一に記載の半導体装置。前記SOI層は厚さ50nm以上の埋め込み絶縁物上に設けられていることを特徴とする請求項7に記載の半導体装置。前記n型半導体のキャリア濃度が1×1020cm-3以上であることを特徴とする請求項1乃至8のいずれか一に記載の半導体装置。本発明では、微細化しても短チャネル効果を抑制でき、しきい値のばらつきも小さく、ゲートリーク電流も十分に抑制された新規の半導体装置トランジスタ等を提供することを課題とする。また、本発明では、新規の半導体装置特に、トランジスタを提供することを課題とする。また、新規の半導体装置の駆動方法特に、トランジスタの駆動方法を提供することを課題とする。さらに、新規の半導体装置の作製方法特に、トランジスタの作製方法を提供することを課題とする。また、本発明では、性能の向上したあるいは消費電力が低減できる半導体装置特に、トランジスタを提供することを課題とする。また、性能の向上したあるいは消費電力が低減できる半導体装置の駆動方法特に、トランジスタの駆動方法を提供することを課題とする。さらに、性能の向上したあるいは消費電力が低減できる半導体装置の作製方法特に、トランジスタの作製方法を提供することを課題とする。本発明では以上の課題の少なくとも1つを解決する。以下、本発明の説明をおこなうが、本明細書では、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。したがって、本明細書において、ソースとされている部分をドレインと読み替えることもできる。また、以下において、チャネル領域とは、エクステンション領域間のチャネルが形成される付近の半導体領域のことを指す。したがって、1つのチャネル領域に複数の導電型あるいは濃度の不純物領域を含むこともある。また、チャネル領域が基板の一部である場合もある。また、チャネル長とはエクステンション領域間の距離をいう。本発明の一態様は、チャネル領域と、チャネル領域上に設けられたゲート絶縁物と、ゲート絶縁物に接して設けられたインジウム、錫あるいは亜鉛の少なくとも一つと窒素とを有するn型半導体を有する、しきい値が1.5ボルト以上であることを特徴とする半導体装置である。本発明の一態様は、チャネル領域の不純物ドナーおよびアクセプタの濃度Nd[nm-3]ただし、Nd<1×10-3と酸化シリコン換算のゲート絶縁物の厚さtox[nm]以下、単にゲート絶縁物の厚さ、ともいうとチャネル長L[nm]の間に、Nd1/2×tox×L<1[nm1/2]という関係があり、ゲート絶縁物に接して設けられたインジウム、錫あるいは亜鉛の少なくとも一つと窒素とを有する高仕事関数のn型半導体とを有する半導体装置である。なお、ここでは特に不純物濃度として、nm-3、という単位を用いている。1nm-3は1×1021cm-3である。また、この場合の不純物濃度は、エクステンション領域間の平均的な不純物濃度であり、例えば、図2Aに示されるトランジスタのようにエクステンション領域203aと203bの間にハロー領域205aと205bを有する場合には、そこに含まれている不純物数も考慮される。なお、不純物濃度が1×1015cm-3以下であれば、不純物はn型不純物であってもp型不純物であってもよい。また、チャネル領域の表面20nm以内あるいはエクステンション領域の深さまでの領域の不純物濃度を1×1018cm-3以下のn型としてもよい。例えば、チャネル領域の不純物濃度が1×1015cm-3でチャネル長が50nmでゲート絶縁物の厚さが10nmのトランジスタであれば、上記の関係を満たす。また、チャネル領域の不純物濃度が1×1017cm-3でチャネル長が50nmでゲート絶縁物の厚さが1nmのトランジスタであれば、上記の関係を満たす。本発明の一態様は、不純物ドナーおよびアクセプタの濃度Nd[nm-3]と酸化シリコン換算のゲート絶縁物の厚さtox[nm]とチャネル長L[nm]の間に、Nd1/2×tox×L<1[nm1/2]という関係があり、チャネル領域に接するエクステンション領域と、エクステンション領域とソースあるいはドレインのいずれか一に接するハロー領域と、ゲート絶縁物に接して設けられたインジウム、錫あるいは亜鉛の少なくとも一つと窒素とを有する高仕事関数のn型半導体とを有する半導体装置である。本発明の一態様は、チャネル長100nm以下のチャネル領域と、チャネル領域に接する不純物濃度が1×1019cm-3以上の第1の導電型の第1不純物領域と、チャネル領域と第1不純物領域に接する不純物濃度が1×1018cm-3以上の第2の導電型の第2不純物領域と、ゲート絶縁物に接して設けられた仕事関数が5.0電子ボルト以上のn型半導体とを有する半導体装置である。ここで、インジウム、錫あるいは亜鉛の少なくとも一方と窒素とを有する高仕事関数のn型半導体以下、高仕事関数化合物半導体ともいうに関しては、その仕事関数が5.0電子ボルト以上であることが必要で、5.5電子ボルト以上であることが望ましい。また、高仕事関数化合物半導体は、5原子以上50原子以下の濃度の窒素を有する。また、高仕事関数化合物半導体は、5原子以上66.7原子以下の濃度の亜鉛あるいは、5原子以上50原子以下の濃度のインジウム、5原子以上57.1原子以下の濃度の錫を有することが望ましい。また、高仕事関数化合物半導体では、原子番号が20以下の金属元素の濃度を1以下、好ましくは0.01以下とするとよい。また、高仕事関数化合物半導体は、酸素や他の原子番号21以上の金属元素を有していてもよい。また、高仕事関数化合物半導体は水素を0.01原子乃至10原子含有していてもよい。なお、エクステンション領域は、浅いほどオフ特性が良好となるが、量産性および導電性を考慮すると過剰に浅くすることは好ましくない、エクステンション領域の深さは、ゲート絶縁物の厚さとの兼ね合いでもあるが、5nm乃至20nmとするとよい。なお、高仕事関数化合物半導体の厚さは5nm以上100nm以下とするとよい。また、好ましくは、高仕事関数化合物半導体は、ウルツ鉱型の結晶構造を有する単結晶もしくは多結晶体である。さらに多結晶体である場合も、チャネルを形成する面に対してc軸が概略垂直であることが好ましい。すなわち、高仕事関数化合物半導体を構成する結晶のうち90以上の結晶においてc軸がチャネルを形成する面に対してなす角度が85°乃至90°の範囲にあることが好ましい。なお、高仕事関数化合物半導体はウルツ鉱型以外の六方晶の結晶構造を有してもよい。その場合にはc軸方向からは六角形の格子像を確認できることもある。また、高仕事関数化合物半導体は立方晶の結晶構造を有してもよい。上述の高仕事関数化合物半導体の電子親和力は5.0電子ボルト以上である。そのため、真空準位から4電子ボルト乃至5電子ボルト下の準位典型的には真空準位から4.9電子ボルト下の準位、非特許文献3参照に形成される多くの欠陥準位がドナーとなり、特にドーピング処理を施さずとも、1×1019cm-3以上、好ましくは1×1020cm-3以上の電子濃度を有するn型の半導体となる。高仕事関数化合物半導体の一例として化学式InNとして知られる窒化インジウムがある。窒化インジウムはバンドギャップが0.7電子ボルト以下の半導体であるが、その電子親和力は5.6電子ボルトである。窒化インジウムはウルツ鉱型構造であることが知られている。なお、インジウムの一部をガリウムあるいはアルミニウムで置き換えた窒化インジウムはバンドギャップが大きくなることが知られており、その程度は、置き換える比率や置き換える元素に依存する。同様に、仕事関数も置き換える比率や置き換える元素に応じて低下させることができる。例えば、In0.9Ga0.1Nという組成式で表される物質の電子親和力は約5.4電子ボルトとなる。一般にIn1-aGaaNという組成式で表される物質の電子親和力はおおよそ、5.6-2a[電子ボルト]ただし、a≦0.3となる。他の例として化学式Zn3N2として知られる窒化亜鉛がある。窒化亜鉛についてはその物性値についての詳細は知られていないが、電子親和力は5.5電子ボルト程度であることが明らかとなった。窒化亜鉛は立方晶型構造であることが知られている。このような高仕事関数化合物半導体の作製には、公知のスパッタリング法、真空蒸着法、イオンプレーティング法、MBEmolecularbeamepitaxy法、CVD法MOCVDmetalorganicCVD法やALDatomiclayerdeposition法等を用いればよい。例えば、窒化ガリウムインジウムIn1-aGaaNをMOCVD法で作製するのであれば、原料ガスとして、トリメチルインジウムCH33InとトリメチルガリウムCH33Gaとアンモニアを用い、基板温度は350°C乃至550°Cとすればよい。上記のように、高仕事関数化合物半導体の仕事関数は5.0電子ボルト以上であり、好ましくは5.3電子ボルト以上とできる。これはp型シリコン仕事関数は5.15電子ボルトよりも大きいため、ゲート絶縁物に接して設けると、チャネル領域の電子状態に大きな影響を与える。半導体のpn接合においては、p型領域とn型領域の境界部分に空乏層が形成される。両者の濃度がいずれも1×1019cm-3である場合には空乏層の厚さは10nm以下であり、例えば、n型領域をエクステンション領域、p型領域をチャネル領域として使用する場合には、チャネル長50nmのトランジスタにおいても明確な境界が形成できる。しかしながら、チャネル領域の不純物濃度は低いことが好ましいので、p型領域の不純物濃度を低減させて、1×1017cm-3としたとすると、空乏層がp型領域の奥深くに拡大し、境界から100nmの部分にまで電子が注入され、電子濃度の高い領域が形成されてしまう。このような状態では、チャネル長50nmのトランジスタの両エクステンション領域間を電子が容易に移動できてしまう状態となり、オフ特性が十分でないトランジスタとなる。従来のトランジスタではチャネル領域のp型不純物の濃度を1×1017cm-3、ゲート絶縁物の厚さを1nmとした場合、チャネル長は数百nm必要であった。すなわち、Nd1/2×tox×L>1[nm1/2]であった。あるいは、チャネル長を50nmとするには、p型不純物の濃度を高めて、5×1018cm-3以上とする必要があったが、やはり、Nd1/2×tox×L>1[nm1/2]となる。ゲート絶縁物の厚さを、例えば0.5nmすれば、上記の関係式は1より小さくなる。しかし、トンネル電流を考慮するとゲート絶縁物の物理的な厚さは2nm以上が望ましい。すなわち、現実的に使用可能な、チャネル領域の不純物濃度Nd、ゲート絶縁物の厚さtox、チャネル長Lにおいて、上記の関係式が1より小さいトランジスタを得ることは図2Aに示すような従来の構造のものでは無理である。ことに、ゲートにn型シリコンを用いるとチャネル表面に電子を誘起するので全く改善できない。一方、ゲートにp型シリコンを用いるとチャネル表面に正孔を誘起し、両エクステンション領域間の導通をある程度、制御することも可能となる。しかしながら、p型シリコンにはホウ素が多量に含まれているため、それがゲート絶縁物を透過してチャネル領域に拡散する懸念がある。一方、高仕事関数化合物半導体は上記したような大きな仕事関数を有するがゆえにより、チャネル表面に正孔を誘起する作用がより大きく、より深い領域にまでおよぶ。また、ホウ素その他の拡散性の高い元素特に原子番号20以下の金属元素の濃度を低減できるので、チャネル領域にドナーあるいはアクセプタが拡散することが避けられる。また、本発明の一態様では、ハロー領域間の距離をエクステンション領域間の距離よりも大きくできる。すなわち、ホウ素の注入される領域ハロー領域はチャネル領域の中央部からより離れた構造とできる。そのためチャネル領域のホウ素の濃度をより低減できる。また、高仕事関数化合物半導体が上記のような大きな仕事関数を有するということは、ゲート絶縁物を厚くしても、エクステンション領域間の導通を十分に制御できるということである。典型的には、酸化シリコン換算で2nm以上、好ましくは5nm以上の厚さのゲート絶縁物とすることもできる。このような厚さのゲート絶縁物であれば、ゲートの空乏化を懸念する必要はない。そもそも、そのようなゲートの空乏化は、半導体ゲート中にドナーが点在するために問題となる。すなわち、ゲートに正の電位が与えられたためにイオン化したドナーからゲート絶縁物までの距離の分だけ、実質的なゲート絶縁物の厚さが増加するのである。特許文献3のように、ゲートにp型シリコンを用いれば、ゲートに正の電位が与えられると、正孔がゲート絶縁物との界面に出現するため、実質的なゲート絶縁物の厚さは変わらない。同様に、ドナーがゲート絶縁物との界面に集中していれば、ドナーがイオン化しても、実質的なゲート絶縁物の厚さが変動することはない。この点、高仕事関数化合物半導体においては、特に欠陥準位によるドナーは界面付近に集中して分布している非特許文献3参照。したがって、ゲートに正の電位が与えられても、ほとんど空乏化の影響はない。すなわち、高仕事関数化合物半導体はn型半導体であるにも関らず、p型シリコン以上の効果を得ることができる。非特許文献3によれば欠陥準位は、真空準位から4.9電子ボルトほど下の辺りに集中している。したがって、このような欠陥準位がドナーとなるためには、電子親和力は4.9電子ボルト以上であることが必要条件であり、十分なキャリア濃度を得るためには、電子親和力は5.3電子ボルト以上であることが好ましい。高仕事関数化合物半導体はその条件を満たすものである。なお、ゲート絶縁物を厚くするとオン電流が低下することが懸念される。一般にトランジスタのオン電流はゲート絶縁物の厚さに反比例することが知られている。しかしながら、本発明の一態様では、チャネル領域の不純物濃度を低くすることができるのでゲート絶縁物を厚くしてもオン電流は従来のものとほとんど変わらない。なぜならば、オン電流は移動度にも比例し、本発明の一態様によると、移動度を高く保てるので、ゲート絶縁物が厚くなることによる減少分を打ち消すことができるためである。図2Aに示す従来のトランジスタでは、チャネル長50nmの場合、チャネル領域の不純物濃度は平均して、5×1018cm-3程度となる。すると、電子の移動度は100cm2/Vs程度にまで低下する。一方、本発明の一態様では、チャネル領域の不純物濃度を1×1017cm-3以下とすることができる。このとき、電子の移動度は800cm2/Vs以上である。すなわち、従来のトランジスタの8倍以上である。本発明の一態様では、チャネル領域の不純物濃度をさらに低減して1×1015cm-3以下とすることもでき、このとき、電子の移動度は1400cm2/Vs以上である。すなわち、従来のトランジスタの14倍以上である。そのため、本発明の一態様では、従来のトランジスタの8倍以上、さらには14倍以上の厚さのゲート絶縁物を用いても、オン電流は従来のトランジスタと遜色ない。例えば、本発明の一態様で、チャネル領域の不純物濃度を1×1017cm-3以下とすると、従来のトランジスタの5倍の厚さのゲート絶縁物であっても、従来のトランジスタよりもオン電流が増加する。本発明はゲート絶縁物として、高誘電率材料を用いることを妨げるものではなく、上記の議論は、ゲート絶縁物として、高誘電率材料を用いる場合にも適用できる。酸化シリコンの4倍の誘電率の材料を用いることによって、ゲート絶縁物の物理的な厚さを酸化シリコンの場合の4倍としてもよい。また、本発明は、ゲート絶縁物の物理的な厚さを2nm以下とすることを妨げるものではない。ゲート絶縁物の物理的な厚さは、必要とするオン電流と、ゲート絶縁物を介するリーク電流との兼ね合いで決定すればよく、本発明の半導体装置のゲート絶縁物の物理的な厚さが1nm以下であってもよい。なお、本発明のようにゲート絶縁物に密接して高仕事関数化合物半導体を設ける構造では、オフ状態の際に直下のチャネル領域は空乏化するため、仮にゲート絶縁物が2nm以下であってもチャネル領域とゲートの間は十分に絶縁できる。さらに、上述のとおり、高仕事関数化合物半導体とゲート絶縁物とを接合した場合、高仕事関数化合物半導体のドナーは界面付近に集中して形成されるので、ゲートの空乏化の影響はほとんどなく、ゲート絶縁物の物理的な厚さを2nm以下としてもよい。また、チャネル領域の不純物濃度を適度なn型とするとトランジスタのしきい値を下げることもできる。本発明の一態様のトランジスタのしきい値は、チャネル領域の導電性および不純物濃度に応じて変化し、チャネル領域の導電性がp型から真性、n型となるにしたがって低下する。例えば、チャネル領域が真性シリコンで、高仕事関数電極の仕事関数が5.6電子ボルトの場合には、しきい値は1.5ボルト以上とできる。高いしきい値が必要であれば、この組み合わせを用いることができる。また、チャネル領域に1×1018cm-3以下のp型あるいはn型の不純物をド-ピングすることにより、しきい値を変動させることができる。なお、チャネル領域の不純物濃度を1×1018cm-3以下とすると、しきい値のばらつきが抑制できる。上述のとおり、しきい値のばらつきはチャネル領域の不純物濃度が低いほど抑制できるので、チャネル領域の不純物濃度を1×1017cm-3以下、好ましくは、チャネル領域の不純物濃度を1×1015cm-3以下とするとよい。以上、本発明の効果を述べてきたが、これらの効果を得るために、図2Bや図2Cで要求された過剰に薄いSOI層や過剰に薄い埋め込み絶縁物は必要とされないが、もちろん、本発明とそれらを組み合わせてもよいことは言うまでもない。以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。実施の形態1図1Aに、本実施の形態の半導体装置の例を図示する。ここでは、トランジスタのチャネル方向の断面模式図を示す。トランジスタは単結晶半導体の基板101上に厚さ5nm以上100nm以下の高仕事関数化合物半導体よりなる高仕事関数電極104を設け、基板101との間に適切な厚さのゲート絶縁物109を有する。基板101はp型で、不純物濃度は1×1018cm-3以下、好ましくは、1×1017cm-3以下、より好ましくは、1×1015cm-3以下とする。なお、不純物濃度が1×1015cm-3以下の場合には、基板101としてn型の単結晶半導体を用いてもよい。高仕事関数電極104の幅は、トランジスタのチャネル長を決定する上で重要な要素であるが、100nm以下、好ましくは50nm以下、より好ましくは20nm以下とする。さらに、ゲート絶縁物の厚さは2nm乃至10nmとするとよい。基板101には、ソース102a、ドレイン102bを形成する。また、ソース102aの高仕事関数電極104側、およびドレイン102bの高仕事関数電極104側の表面付近には、それぞれエクステンション領域103aおよび103bを設ける。ソース102a、ドレイン102b、エクステンション領域103aおよび103bはn型でそれらの不純物濃度は従来のトランジスタと同様にすればよい。なお、エクステンション領域103aと103bの間の距離はトランジスタのチャネル長となる。チャネル長はエクステンション領域103aおよび103bの深さの2倍以上あることが好ましい。2倍未満であると、高仕事関数電極104による電子を排除する作用がエクステンション領域103aおよび103bの底部にまでおよばず、オフ状態にこの部分を電子が流れることによりリーク電流が生じるためである。また、ソース102a、ドレイン102bの少なくとも高仕事関数電極104側には、p型のハロー領域105aおよび105bを設ける。図1Aに示すようにソース102a、ドレイン102bは、エクステンション領域103a、103b、ハロー領域105aあるいは105bのいずれかで周囲を囲まれて、基板101およびそれと同じ不純物濃度を有する部分とは接しない構造としてもよい。さらに、ハロー領域105aおよび105bの不純物濃度は従来のトランジスタのハロー領域のものと同様にすればよい。例えば、1×1018cm-3以上1×1020cm-3以下の範囲で、ソース102a、ドレイン102bの不純物濃度と、チャネル長とを考慮して決定すればよい。図1Aに示すトランジスタの中央部を拡大した様子を図1Bに示す。図1Bの線分AB、線分CD、線分EFにおけるエネルギーバンドの状態の例を、それぞれ図4A、図4B、図4Cに示す。なお、ここでは、高仕事関数電極104、ソース102a、ドレイン102bの電位は等しいものとする。また、Efはフェルミ準位、Ecが伝導帯下端、Evは価電子帯上端を意味する。図4Aは高仕事関数電極104から、ゲート絶縁物109を経由して、基板101に向かう部分のエネルギーバンドの様子である。基板101は極めて不純物濃度が低いものとするが、点Bに近い部分では、ハロー領域105aおよび105bの影響を受けてp型となる。一方、ゲート絶縁物109の近傍ではエクステンション領域103a、103bの影響を受けてn型となるべきであるが、一方で、高仕事関数電極104の影響があるため、ほぼ真性となる。もし、高仕事関数電極104の代わりに、ゲート絶縁物109上にn型シリコンが設けられていた場合には、この部分はn型となるため、オフにおいてもこの部分を電子が流れ、リーク電流が大きなトランジスタとなる。ここで注目すべきは、基板101のゲート絶縁物109の近くで、伝導帯下端が極小値図4A中にXで示す部分を示すことである。高仕事関数電極104に正の電位を与えると、伝導帯下端はフェルミ準位に接近し、ソースと同レベルとなるためチャネルが形成され電子が流れる。図4A中のXのような極小点があると、その部分に優先的に電子が集まる。この部分はゲート絶縁物109からやや離れているので、ゲート絶縁物109と基板101との間の界面準位や界面にトラップされた電荷、ゲート絶縁物109自体にトラップされた電荷等の影響を受けることが少なく、それらによる散乱も少ないため高い移動度を得ることができる。なお、極小点Xのエネルギー準位は、その部分のドナーあるいはアクセプタの濃度によって高下し、ドナー濃度が高いと低下し、アクセプタ濃度が高いと上昇する。したがって、ドナー濃度が高いとしきい値は低下し、アクセプタ濃度が高いとしきい値は上昇する。図4Bは、ソース102aからエクステンション領域103a、基板101と同じ不純物濃度を有する領域、エクステンション領域103b、ドレイン102bにかけての部分のエネルギーバンド図である。上述のとおり、中央部は高仕事関数電極104の影響でほぼ真性の状態となるため、ソース102aとドレイン102bの間にエネルギー障壁が形成され、オフ状態ではソース102aとドレイン102b間の導通を遮断する。図4Cは、ソース102aからハロー領域105a、基板101と同じ不純物濃度を有する領域、ハロー領域105b、ドレイン102bにかけての部分のエネルギーバンド図である。ソース102aとハロー領域105aの間、およびドレイン102bとハロー領域105bの間には、pn接合が形成され、高いエネルギー障壁が形成されるためソース102aとドレイン102b間の導通を遮断する。また、この領域の中間部は、基板101と同程度の低い不純物濃度であるが、ハロー領域105aおよび105bの影響を受けてp型を呈する。図1Aに示すトランジスタの作製方法の例について図3を用いて簡単に説明する。なお、多くの工程は公知の半導体技術を用いればよいので詳細はそれらを参照できる。まず、p型高抵抗単結晶シリコンの基板101の100面上にゲート絶縁物109を形成する。ゲート絶縁物109としては、例えば、厚さ.0.5nm乃至2nmの熱酸化によって得られる酸窒化シリコン膜と原子層堆積ALD法によって得られる厚さ1nm乃至5nm酸化ハフニウムシリケート膜の積層膜厚さ2nm乃至10nmを用いればよい。その後、反応性スパッタリング法で酸窒化亜鉛もしくは酸窒化インジウム、酸窒化錫、酸窒化インジウム亜鉛、酸窒化インジウム亜鉛ガリウム組成式はInaGabZncOdNe、0≦a≦1、0≦b≦1、0≦c≦1、0≦d≦1、0≦e≦1等の仕事関数の高い酸窒化物膜以下、高仕事関数酸窒化物膜というを成膜する。例えば、酸窒化亜鉛を成膜するには、酸化亜鉛をターゲットにして、窒素濃度が50以上かつ酸素濃度が5以下の雰囲気という条件を採用すればよい。同様に、酸窒化インジウム、酸窒化錫、酸窒化インジウム亜鉛、酸窒化インジウム亜鉛ガリウムを成膜するには、窒素濃度が50以上かつ酸素濃度が5以下の雰囲気で、それぞれ、酸化インジウム、酸化錫、酸化インジウム亜鉛、酸化インジウム亜鉛ガリウムをターゲットとして用いればよい。また、その際には、基板温度は100°C乃至600°C、好ましくは150°C乃至450°Cとするとよい。また、成膜後、100°C乃至600°C、好ましくは150°C乃至450°Cの非酸化性雰囲気で熱処理してもよい。なお、スパッタリング法以外にも、ALD法やCVD法MOCVD法等を採用してもよい。特に、ゲート絶縁物109の厚さが5nm以下の場合には、基板へのダメージの少ないALD法やCVD法を用いることが好ましい。高仕事関数酸窒化物膜の厚さは5nm乃至100nmとすればよい。厚さ5nm未満では、仕事関数の影響が基板101表面に及ばず、また、厚さが100nmを超えると、高仕事関数酸窒化物膜の抵抗が大きくなり、回路の特性に好ましくない。上述のように、高仕事関数酸窒化物膜では界面近傍の欠陥準位がドナーとなるため、界面から遠い部分ではドナー濃度が低下し、導電性が著しく悪化する。導電性を維持するには、別にドナーをドーピングする必要がある。酸化インジウム亜鉛ガリウムの例として、組成式InGaZnO4で表されるものは、YbFe2O4構造と呼ばれる結晶構造を取ることが知られている非特許文献4参照。しかしながら、例えば、5原子以上の窒素が添加されるとウルツ鉱型構造が安定相となり、それにともなって電子状態も劇的に変化する。また、YbFe2O4構造に比べるとウルツ鉱型構造は結晶化が容易であるため、比較的低温で結晶化する。電子状態に関しては、例えば、バンドギャップはYbFe2O4構造のものが3.2電子ボルト程度であるが、ウルツ鉱型構造のものでは2.2電子ボルト以下となり、また、電子親和力も、前者が4.3電子ボルト程度のものが、後者では5.5電子ボルト以上となる。電子親和力が4.9電子ボルト以上となるため、欠陥準位によりn型の導電性を呈することとなる。なお、水素はドナーとして機能するため、水素を添加することによってもキャリア濃度を高めることもできる。なお、高仕事関数酸窒化物膜は、窒素や亜鉛、錫、インジウム以外に酸素を窒素の2乃至5倍含有していると、ゲート絶縁物との界面でのトラップ準位の発生を抑制する上で好ましい。また、高仕事関数酸窒化物膜は、水素を1原子乃至10原子含有していると、界面の状況が改善され、かつ、キャリアが増加して導電率が向上するため好ましい。高仕事関数酸窒化物膜への水素の添加は成膜時以外に、ドーピング工程の終了後の水素化処理でもおこなえる。なお、酸化インジウム亜鉛ガリウムIn-Ga-Zn-Oの代わりに、二元系金属酸化物である、In-Sn-O、Sn-Zn-O、Al-Zn-O、In-Ga-Oや、三元系金属酸化物であるIn-Sn-Zn-O、In-Al-Zn-O、Sn-Ga-Zn-O、Al-Ga-Zn-O、Sn-Al-Zn-O、In-Hf-Zn-O、In-Ti-Zn-O、In-Zr-Zn-O、In-La-Zn-O、In-Ce-Zn-O、In-Pr-Zn-O、In-Nd-Zn-O、In-Sm-Zn-O、In-Eu-Zn-O、In-Gd-Zn-O、In-Tb-Zn-O、In-Dy-Zn-O、In-Ho-Zn-O、In-Er-Zn-O、In-Tm-Zn-O、In-Yb-Zn-O、In-Lu-Zn-Oや、四元系金属酸化物であるIn-Sn-Ga-Zn-O、In-Hf-Ga-Zn-O、In-Al-Ga-Zn-O、In-Sn-Al-Zn-O、In-Sn-Hf-Zn-O、In-Hf-Al-Zn-Oなどを用いてもよい。ここで、例えば、In-Ga-Zn-Oとは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物という意味である。その後、導電性の高い金属膜や金属化合物膜を適切な厚さだけ形成する。金属膜としてはアルミニウム、チタン、タンタル、タングステン等やそれらを50以上有する合金を用いることができ、金属化合物膜としては、それらの窒化物膜を用いることができる。そして、金属膜や金属化合物膜および高仕事関数酸窒化物膜を必要な形状に加工して、高仕事関数電極104および金属配線110よりなるゲートを形成する。さらに、これらを用いて、自己整合的にエクステンション領域103aおよび103bを形成する図3A参照。次に、高仕事関数電極104および金属配線110よりなるゲートの側面に側壁111aおよび111bを形成し、ホウ素イオン水素化硼素イオン等も含むを用いた斜めイオン注入法により、ハロー領域105aおよび105bを形成する図3B参照。この際、ホウ素イオンはエクステンション領域103aおよび103bの底面付近でもっとも濃度が高くなるように設定するとよい。なお、ホウ素の優れた拡散性特に上記の増速拡散特性を考慮すれば、通常の垂直にイオンを注入する方法を用いても必要とするハロー領域105aおよび105bを形成できる。垂直にイオンを注入すると、チャネル領域の中央部に注入されるホウ素の濃度をより低くできる。また、エクステンション領域103aおよび103bの周囲がハロー領域105aおよび105bで覆われてしまわないようにすることも好ましい。エクステンション領域103aおよび103bの周囲がハロー領域105aおよび105bで覆われてしまう例えば、図2Aで示される状態と、キャリアがソースとドレイン間を通過する際、ハロー領域を通過する必要が生じるためである。また、エクステンション領域103aおよび103bとハロー領域105aおよび105bの関係が上述のとおりであれば、ハロー領域105aおよび105bを形成する際に、イオンがチャネル領域上のゲート絶縁物109を通過することもないので、ゲート絶縁物109にトラップ準位等が形成されることがなく、トランジスタの信頼性を高める上で好ましい。その後、砒素イオン等のn型不純物を注入して、ソース102a、ドレイン102bを形成する図3C参照。この際、先にハロー領域105aおよび105bを形成するために、ソース102a、ドレイン102bが形成される部分に注入されていたホウ素イオンは、このイオン注入によってその部分から追い出され、ハロー領域105aおよび105bのうち、ソース102a、ドレイン102bとの境界に近い部分に高濃度のホウ素イオンが集積する。以上の工程により、トランジスタの主要な構成物が形成される。その後は公知の半導体作製技術を用いて、シリサイド化、多層配線や電極の形成、水素化処理等をおこなえばよい。実施の形態2図1Cに本実施の形態を示す。本実施の形態は絶縁表面上に作製された本発明の一態様のトランジスタである。単結晶半導体の基板101上に厚さ50nm以上の埋め込み絶縁物107と、その上に厚さ50nm以上のSOI層106を有するSOI基板にトランジスタを作製する。SOI層106上に適切な厚さのゲート絶縁物109を形成し、さらに、これに接して、厚さ5nm以上100nm以下の高仕事関数化合物半導体よりなる高仕事関数電極104を設ける。SOI層106には、ソース102a、ドレイン102bを形成する。また、ソース102aの高仕事関数電極104側、およびドレイン102bの高仕事関数電極104側の表面付近には、それぞれエクステンション領域103aおよび103bを設ける。ソース102a、ドレイン102b、エクステンション領域103aおよび103bはn型であり、それらの不純物濃度は従来のトランジスタと同様にすればよい。エクステンション領域103aと103bの間の距離はエクステンション領域103aおよび103bの深さの2倍以上あることが好ましい。エクステンション領域103aおよび103bと埋め込み絶縁物107の間には、p型のハロー領域105aおよび105bを設け、ソース102a、ドレイン102bが、エクステンション領域103a、103b、ハロー領域105aあるいは105bのいずれかで周囲を囲まれる構造とする。なお、ハロー領域105aおよび105bの不純物濃度は従来のトランジスタのハロー領域のものと同様にすればよい。例えば、1×1018cm-3以上1×1020cm-3以下の範囲で、ソース102a、ドレイン102bの不純物濃度と、チャネル長とを考慮して決定すればよい。また、SOI層にはチャネル領域ともなる低濃度不純物領域108を設ける。低濃度不純物領域108はp型で、その不純物濃度は1×1018cm-3以下、好ましくは、1×1017cm-3以下、より好ましくは、1×1015cm-3以下とする。不純物濃度が1×1015cm-3以下の場合には、低濃度不純物領域108はn型でもよい。図1Cに示されるように低濃度不純物領域108はエクステンション領域103a、103b、ハロー領域105aあるいは105bのいずれかで周囲を囲まれ、ソース102aあるいはドレイン102bとは接しない構造である。SOI構造を採用すると、ソース102aとドレイン102b間のパンチスルー電流を低減することができ、オン電流とオフ電流の比率を向上させることができる。実施の形態3図5を用いて本実施の形態を説明する。本実施の形態では、SOI層に形成され、チャネル領域にn型の浅い不純物領域112を有するトランジスタの作製方法について説明する。上記に説明したようにチャネル領域の導電型や不純物濃度を変更することにより、トランジスタのしきい値を変化させることができる。なお、以下の作製工程の詳細に関しては実施の形態1あるいは公知の半導体作製技術を参照すればよい。まず、基板101上に埋め込み絶縁物107、SOI層106を有するSOI基板を用意する。埋め込み絶縁物107、SOI層106の厚さに特に限定はないが、量産性を考慮すると、埋め込み絶縁物107は厚さ50nm以上、SOI層106は厚さ50nm以上であることが好ましい。そして、SOI層106の表面の厚さ5nm乃至20nmの部分に濃度1×1016cm-3乃至1×1018cm-3の砒素をドーピングし、n型の浅い不純物領域112を形成する図5A参照。n型の浅い不純物領域112の深さは、その後に形成するエクステンション領域103aおよび103bより浅いことが好ましい。n型の浅い不純物領域112の濃度は、目的とするしきい値に応じて決定すればよい。その後、ゲート絶縁物109、高仕事関数電極104、金属配線110を形成し、これらを用いてエクステンション領域103aおよび103bを形成する。さらに、側壁111aおよび111bを形成してハロー領域105aおよび105bを形成する図5B参照。さらに、ソース102a、ドレイン102bを形成する図5C参照。以上の工程により、トランジスタの主要な構成物が形成される。その後は公知の半導体作製技術を用いて、シリサイド化、多層配線や電極の形成、水素化処理等をおこなえばよい。本実施の形態では、チャネル領域の表面にn型の浅い不純物領域112が形成される。ゲートがn型のシリコンであれば、このような構造では、いわゆるノーマリーオンの特性となってしまう。しかしながら、本実施の形態ではゲートに高仕事関数電極104を用いるため、n型の浅い不純物領域112は空乏化し、ノーマリーオフとなる。また、オン状態では、図4AにXで示されるような極小点がゲート絶縁物109から離れた場所に生じ、電流は主としてこの部分を流れるため、ゲート絶縁物109と基板101との間の界面準位や界面にトラップされた電荷、ゲート絶縁物109自体にトラップされた電荷等の影響を受けることが少なく、それらによる散乱も少ないため高い移動度を得ることができる。なお、本実施の形態のトランジスタのしきい値は図5Aの工程でドーピングされる砒素の濃度およびドーピングの深さに依存するが、0.3ボルト乃至1.1ボルトとできる。実施の形態4本実施の形態では、本発明の一態様に係る中央処理装置CPUの構成について説明する。本実施の形態で説明するCPUは実施の形態1乃至3で説明したトランジスタを用いた集積回路に作製される。図6に、本実施の形態のCPUの構成を示す。図6に示すCPUは、基板501上に、演算回路ALU502、ALUコントローラ503、インストラクションデコーダ504、割り込みコントローラ505、タイミングコントローラ506、レジスタ507、レジスタコントローラ508、バスインターフェース509、書き換え可能なROM510、ROMインターフェース511を主に有している。ROM510及びROMインターフェース511は、別チップに設けても良い。もちろん、図6に示すCPUは、その構成を簡略化して示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。バスインターフェース509を介してCPUに入力された命令は、インストラクションデコーダ504に入力され、デコードされた後、ALUコントローラ503、割り込みコントローラ505、レジスタコントローラ508、タイミングコントローラ506に入力される。ALUコントローラ503、割り込みコントローラ505、レジスタコントローラ508、タイミングコントローラ506は、デコードされた命令に基づき、各種制御を行なう。具体的にALUコントローラ503は、ALU502の動作を制御するための信号を生成する。また、割り込みコントローラ505は、CPUのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ508は、レジスタ507のアドレスを生成し、CPUの状態に応じてレジスタ507の読み出しや書き込みを行なう。またタイミングコントローラ506は、ALU502、ALUコントローラ503、インストラクションデコーダ504、割り込みコントローラ505、レジスタコントローラ508の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ506は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、クロック信号を上記各種回路に供給する。本実施の形態では、CPUを例に挙げて説明したが、本発明の半導体装置はCPUに限定されず、DSP、カスタムLSI、FPGAFieldProgrammableGateArray等のLSIにも応用可能である。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態5本発明の一態様に係るトランジスタを用いることで、集積度の高い半導体集積回路、信頼性が高い電子機器、消費電力の低い電子機器を提供することが可能である。本発明の一態様に係るトランジスタは、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置代表的にはDVD等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラやデジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイヘッドマウントディスプレイ、ナビゲーションシステム、音響再生装置カーオーディオ、デジタルオーディオプレイヤー等、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機ATM、自動販売機などが挙げられる。これら電子機器の具体例を図7に示す。図7Aは表示装置であり、筐体601、表示部602、支持台603等を有する。本発明の一態様に係るトランジスタは、表示装置の駆動を制御するための集積回路に用いることができる。集積回路に本発明の一態様に係るトランジスタを用いることで、信頼性が高い表示装置、消費電力の低い表示装置を提供することができる。なお、表示装置には、パーソナルコンピュータ用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。図7Bは携帯型ゲーム機であり、筐体611、筐体612、表示部613、表示部614、マイクロホン615、スピーカー616、操作キー617、スタイラス618等を有する。本発明の一態様に係るトランジスタは、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に本発明の一態様に係るトランジスタを用いることで、信頼性が高い携帯型ゲーム機、消費電力の低い携帯型ゲーム機を提供することができる。なお、図7Bに示した携帯型ゲーム機は、2つの表示部613と表示部614とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。図7Cは携帯電話であり、筐体621、表示部622、音声入力部623、音声出力部624、操作キー625、受光部626等を有する。受光部626において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係るトランジスタは、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係るトランジスタを用いることで、信頼性が高い携帯電話、消費電力の低い携帯電話を提供することができる。図7Dは携帯情報端末であり、筐体631、表示部632、操作キー633等を有する。図7Dに示す携帯情報端末は、無線通信用モデムが筐体631に内蔵されていても良い。本発明の一態様に係るトランジスタは、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係るトランジスタを用いることで、信頼性が高い携帯情報端末、消費電力の低い携帯情報端末を提供することができる。本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。