"SiCで形成され所定のオンオフ閾値電圧を有するスイッチングデバイスのゲート側に接続されるゲート駆動回路において、オンオフ動作するスイッチを介して前記スイッチングデバイスをゲート電源と接続し、前記スイッチングデバイスがオフの間に外乱により前記オンオフ閾値電圧を超えないように構成したことを特徴とするゲート駆動回路。前記スイッチングデバイスのドレインゲート間に生じる浮遊容量よりも大きな容量を有するコンデンサを前記スイッチングデバイスのゲートソース間に設けたことを特徴とする請求項1記載のゲート駆動回路。前記ゲート電源の低電位側と前記スイッチングデバイスのソースとの間に、ゲートオフセット電源をマイナスにオフセットを印加するように接続したことを特徴とする請求項1または2記載のゲート駆動回路。前記スイッチングデバイスのゲート側と前記スイッチとの間の回路に対して並列に第2のコンデンサを接続したことを特徴とする請求項1乃至3のいずれか1項記載のゲート駆動回路。前記スイッチングデバイスのゲート側と前記スイッチとの間に第1のゲート抵抗を接続するとともに、当該第1のゲート抵抗と前記スイッチとの間に、第2のゲート抵抗を直列に接続し、さらに当該第2のゲート抵抗と並列に第2のコンデンサを接続したことを特徴とする請求項1乃至4のいずれか1項記載のゲート駆動回路。前記第2のゲート抵抗及び前記第2のコンデンサのそれぞれに対して並列になるようにバイパスダイオードを逆方向に接続したことを特徴とする請求項5記載のゲート駆動回路。前記スイッチングデバイスのゲート側と前記スイッチとの間の回路に対して並列に、ダイオードを順方向に接続したことを特徴とする請求項1乃至6のいずれか1項記載のゲート駆動回路。前記第1のゲート抵抗と並列に、ダイオードを順方向に接続したことを特徴とする請求項5乃至7のいずれか1項記載のゲート駆動回路。前記順方向に接続したダイオードと直列に、第3のゲート抵抗を接続したことを特徴とする請求項8記載のゲート駆動回路。しかしながら、従来技術のゲート駆動回路をSiCを材料としたJFETに適用した場合には、以下の1~3のような問題がある。1JFETに正の電圧を一定値以上印加すると、ゲート電流が増加して回路の消費電力が増大する。2逆に、JFETに印加する正の電圧が不足するとJFETのターンオンが遅くなり、ターンオン損失が増大する。3JFETのオンオフ閾値電圧は、正ではあるがゼロに近い。このため、高速スイッチングにより発生する高い電圧時間変化率により、ゲートドレイン間の浮遊容量を介してゲートソース間の電圧を上昇させ、オフとオンの閾値を容易に超過して誤オン動作してしまう場合がある。本発明の実施形態は、印加可能なゲート電圧の制約条件を満たしながら、高速スイッチングによる低損失特性を満足させるとともに、誤オン動作等の不正動作を阻止することのできるゲート駆動回路を提供することを目的とする。上述の目的を達成するため、本発明の実施形態は、SiCで形成され所定のオンオフ閾値電圧を有するスイッチングデバイスのゲート側に接続されるゲート駆動回路において、オンオフ動作するスイッチを介して前記スイッチングデバイスをゲート電源と接続し、前記スイッチングデバイスがオフの間に外乱により前記オンオフ閾値電圧を超えないように構成したことを特徴とする。作用効果図2に示すとおり、インバータのUVW各相は、2つの直列接続されたJFET1a,1bで構成されるのが一般的である。図2において直列上段に接続されたJFET1aが高速にオフからオンになると、直列下段に接続されたJFET1bの両端には主回路直流電圧Vmainが印加される。このとき、下式1のとおりドレインゲート間の浮遊容量Cf1と、ゲートソース間の浮遊容量Cf2とで分圧された電圧VgsがJFET1bのゲートソース間に印加される。Vgs={Cf1/Cf1Cf2}×Vmain1式1において、Cf2がCf1に比較して十分に大きければ、Vgsは小さな値になり、JFET1bがオフの間に外乱によりオンオフ閾値を超過しないようにすることができる。このため、JFET1bのゲートソース間に大容量のコンデンサ11容量Cgを追加すると、ゲートソース間電圧Vgs’は下式2のとおり小さな値とすることができる。Vgs’={Cf1/Cf1Cf2Cg}×Vmain2よって、JFET1bのオンオフ閾値がゼロに近くても、JFET1bがオフの間に外乱により誤オン動作をしないようにすることができる。従って、本実施形態によれば、印加可能なゲート電圧の制約条件を満たしながら、誤オン動作等のインバータとしての不正動作を阻止することができる。[第2の実施形態]構成図3に示すように、本実施形態のゲート駆動回路20は、SiCで形成された接合型電界効果トランジスタJFET1のゲート側にゲート抵抗Rg13が設けられ、スイッチ5を介してゲート電源Vsg7と接続されている。スイッチ5は、図示しないゲート指令信号に従ってオンオフ動作するONスイッチ5a及びOFFスイッチ5bからなる。本実施形態では、ゲート電源Vsg7の低電位側とJFET1のソースとの間に、ゲートオフセット電源Vsg_ofst21がマイナスにオフセットを印加するように接続されている。作用効果本実施形態では、ゲートオフOFFスイッチ5bがオンでONスイッチ5aがオフ時のゲートソース間電圧は、-Vsg_ofst、ゲートオンONスイッチ5aがオンでOFFスイッチ5bがオフ時のゲートソース間電圧は、Vsg-Vsg_ofstとなる。オンオフ閾値電圧をVthとした時、Vsg-Vsg_ofst-Vthの値と、VthVsg_ofstの値とをほぼ同一とすることにより、オンオフそれぞれの定常状態において閾値との差分電圧を大きくとることが可能になる。これより、ゲート電源の消費電力を必要以上に大きくすることなく、誤動作が発生しないための裕度を最大にすることができる。これより、本実施形態では、誤ったスイッチング動作を阻止するとともに、オンとオフの間の電位差を高くとることにより、オン状態でのゲート電圧をJFET1の正のゲート電圧制約よりも低い電位に制限することができる。[第3の実施形態]構成本実施形態は、前記第1の実施形態と第2の実施形態を組み合わせたものである。すなわち、図4に示すように、本実施形態のゲート駆動回路30は、ゲート電源7の低電位側とJFET1のソースとの間に、ゲートオフセット電源電圧Vsg_ofst21がマイナスにオフセットを印加するように接続されている。また、JFET1のゲートソース間に、JFET1のドレインゲート間に生じる浮遊容量Cf19よりも大きな容量を有するコンデンサCg11が設けられている。作用効果本実施形態では、以下の作用効果を奏する。1コンデンサCg11を設けたことにより、JFET1のオンオフ閾値がゼロに近くても、誤オン動作しないようにすることができる。2ゲートオフセット電源Vsg_ofst21を用いたことにより、オンオフそれぞれの定常状態において閾値との差分電圧を大きくとることが可能になる。これより、ゲート電源の消費電力を必要以上に大きくすることなく、誤動作が発生しないための裕度を最大にすることができる。3コンデンサCg11とゲートオフセット電源Vsg_ofst21を双方用いることにより、それぞれ単独で用いた場合と比較して、コンデンサCg11をより小容量化でき、かつ、ゲートオフセット電源Vsg_ofst21をより低電圧化することができる。これにより、ゲート駆動回路の消費電力をより低減できるとともに、JFET1の誤動作を確実に防止することができる。[第4の実施形態]構成図5に示すように、本実施形態のゲート駆動回路40は、SiCで形成された接合型電界効果トランジスタJFET1のゲート側にゲート抵抗Rg13が設けられ、スイッチ5を介してゲート電源Vsg7と接続されている。符号13は、JFET1のゲートソース間に生じる浮遊容量Cf2である。本実施形態では、ゲート抵抗Rg13とスイッチ5との間に、第2のゲート抵抗Rg231が直列に接続され、この第2のゲート抵抗Rg231と並列に第2のコンデンサCgD33が接続されている。作用効果本実施形態では、ターンオン動作時、OFFスイッチ5bが切れてONスイッチ5aがオンとなる。このため、JFET1には、第2のゲート抵抗Rg231と第2のコンデンサCgD33の並列回路、及びゲート抵抗Rg13を通してゲート電源Vsg7からゲート電流が注入される。第2のコンデンサCgD33はゲート電圧変化に対して微分動作するため、ターンオン動作において、ゲート抵抗Rg13によって決まる高速スイッチングが可能になる。一方、定常動作時では、第2のゲート抵抗Rg231で決まる小電流注入により、ゲート電源容量の低減が可能になる。これにより、JFET1のゲートソース間電圧を安定化させることができる。ターンオフ動作時では、ONスイッチ5aが切れてOFFスイッチ5bがオンとなる。このため、JFET1のゲートとソースは、ゲート抵抗Rg13と、第2のゲート抵抗Rg231及び第2のコンデンサCgD33の並列回路とを通して短絡される。本実施形態では、第2のコンデンサCgD33の存在によって、ゲートソース間の浮遊容量Cf213の電荷の影響を取り除くことができる。このため、ターンオフ動作においては、ゲート抵抗3Rg1によって決まる高速スイッチングが可能になる。[第5の実施形態]構成図6に示すように、本実施形態のゲート駆動回路50は、SiCで形成された接合型電界効果トランジスタJFET1のゲート側にゲート抵抗Rg13が設けられ、スイッチ5を介してゲート電源Vsg7と接続されている。本実施形態は、順方向ダイオードD_on43及び第3のゲート抵抗Rg_on41を直列に接続し、これらをゲート抵抗Rg13と並列に配置してなる。作用効果本実施形態のゲート駆動回路50では、ターンオン動作時、OFFスイッチ5bが切れてONスイッチ5aがオンとなる。このため、JFET1には、ゲート抵抗Rg13と並列に接続される順方向ダイオードD_on43及び第3のゲート抵抗Rg_on41を通して、ゲート電源Vsg7からゲート電流が注入される。第3のゲート抵抗Rg_on41の抵抗値をゲート抵抗Rg13の抵抗値よりも低くなるように設定しておくと、順方向ダイオードD_on43を通して低い抵抗値の第3のゲート抵抗Rg_on41にゲート電流を多く注入できることから、高速のターンオン動作が可能になる。また、ゲート電源Vsg7を必要以上に高く設定する必要がなくなり、ゲート駆動回路の消費電力を小さくすることができる。よって、本実施形態では、印加可能なゲート電圧の制約条件を満たしながら、高速スイッチングによる低損失特性を満足させることができる。[第6の実施形態]構成本実施形態は、前記第4の実施形態と第5の実施形態を組み合わせたものである。すなわち、図7に示すように、本実施形態のゲート駆動回路60は、ゲート抵抗Rg13とスイッチ5との間に、第2のゲート抵抗Rg231が直列に接続され、この第2のゲート抵抗Rg231と並列に第2のコンデンサCgD33が接続されている。本実施形態は、順方向ダイオードD_on43及び第3のゲート抵抗Rg_on41を直列に接続し、これらをゲート抵抗Rg13と並列に配置してなる。作用効果本実施形態では、以下の作用効果を奏する。1第2のコンデンサCgD33の存在によって、ゲートソース間の浮遊容量Cf213の電荷の影響を取り除くことができる。このため、ターンオフ動作においては、ゲート抵抗3Rg1によって決まる高速スイッチングが可能になる。2第3のゲート抵抗Rg_on41の抵抗値をゲート抵抗Rg13の抵抗値よりも低くなるように設定しておくと、ダイオードD_on43を通して低い抵抗値の第3のゲート抵抗Rg_on41にゲート電流を多く注入できる。このため、高速のターンオン動作が可能になる。また、ゲート電源Vsg7を必要以上に高く設定する必要がなくなり、ゲート駆動回路の消費電力を小さくすることができる。3第2のコンデンサCgD33、及び順方向ダイオードD_on43と第3のゲート抵抗Rg_on41との直列回路を併せて設けたので、それぞれ単独で用いた場合と比較して、ターンオンをより高速化できる。このため、ゲート電源Vsg7をより低電圧化することができ、ゲート駆動回路の消費電力を低減することができる。これと同時に、ターンオフ動作についても、ゲート抵抗Rg13によって決まる高速スイッチングが可能になる。[第7の実施形態]構成本実施形態は、前記第6の実施形態に対して、さらに逆方向バイパスダイオードD_by53を付加したものである。すなわち、図8に示すように、本実施形態のゲート駆動回路70は、JFET1のゲート側からスイッチ5までの間に、順に、第1の回路61、第2の回路63を有している。第1の回路61は、順方向ダイオードD_on43及び第3のゲート抵抗Rg_on41を直列に接続し、これらをゲート抵抗Rg13と並列に配置してなる。第2の回路63は、第2のゲート抵抗Rg231と、この第2のゲート抵抗Rg231に対してそれぞれ並列に接続される第2のコンデンサCgD33及び逆方向バイパスダイオードD_by53とからなる。作用効果たとえば、インバータ過電流状態からインバータを保護するために、各相すべてのゲート指令SwRefをオフして、各相すべてのJFET1をオフすることがある。この際、JFET1はアバランシェし、アバランシェ電流がJFET1のドレインからゲートに流れる。この時、第2のゲート抵抗Rg231のみで逆方向バイパスダイオードD_by53がない場合、アバランシェ電流は第2のゲート抵抗Rg231を通って流れる。その結果、第2のゲート抵抗Rg231が損傷してゲート駆動回路が故障する場合がある。本実施形態では、逆方向バイパスダイオードD_by53を設けているので、第2のゲート抵抗Rg231および第2のコンデンサCgD33をバイパスしてアバランシェ電流を流すことができ、ゲート駆動回路をアバランシェ電流から保護することができる。また、本実施形態では、第6の実施形態の構成を全て備えているので、第6の実施形態と同様な作用効果も奏することができる。[第8の実施形態]本実施形態は、前記第3の実施形態と第7の実施形態を組み合わせたものである。すなわち、図9に示すように、本実施形態のゲート駆動回路80は、JFET1のゲート側からスイッチ5までの間に、順に、第1の回路61、第2の回路63を有している。第1の回路61は、順方向ダイオードD_on43及び第3のゲート抵抗Rg_on41を直列に接続し、これらをゲート抵抗Rg13と並列に配置してなる。第2の回路63は、第2のゲート抵抗Rg231と、この第2のゲート抵抗Rg231に対してそれぞれ並列に接続される第2のコンデンサCgD33及び逆方向バイパスダイオードD_by53とからなる。本実施形態では、JFET1のゲートソース間にコンデンサCg11が接続される。また、ゲート電源7Vsgの低電位側とJFET1のソースとの間に、ゲートオフセット電源21電圧Vsg_ofstが接続されている。このゲートオフセット電源21は、ゲート電源7に対してマイナスにオフセットを印加するように接続されている。作用効果本実施形態では、以下の作用効果を奏する。1コンデンサCg11を設けたことにより、JFET1のオンオフ閾値がゼロに近くても、誤オン動作しないようにすることができる。2ゲートオフセット電源Vsg_ofst21を用いたことにより、オンオフそれぞれの定常状態において閾値との差分電圧を大きくとることが可能になる。これより、ゲート電源の消費電力を必要以上に大きくすることなく、誤動作が発生しないための裕度を最大にすることができる。3コンデンサCg11とゲートオフセット電源Vsg_ofst21を双方用いることにより、それぞれ単独で用いた場合と比較して、コンデンサCg11をより小容量化でき、かつ、ゲートオフセット電源Vsg_ofst21をより低電圧化することができる。4逆方向バイパスダイオードD_by53を設けているので、第2のゲート抵抗Rg231および第2のコンデンサCgD33をバイパスしてアバランシェ電流を流すことができ、ゲート駆動回路をアバランシェ電流から保護することができる。5第2のコンデンサCgD33の存在によって、ゲートソース間の浮遊容量Cf213の電荷の影響を取り除くことができる。このため、ターンオフ動作においては、ゲート抵抗3Rg1によって決まる高速スイッチングが可能になる。6第3のゲート抵抗Rg_on41の抵抗値をゲート抵抗Rg13の抵抗値よりも低くなるように設定しておくと、ダイオードD_on43を通して低い抵抗値の第3のゲート抵抗Rg_on41にゲート電流を多く注入できる。このため、高速のターンオン動作が可能になる。また、ゲート電源Vsg7を必要以上に高く設定する必要がなくなり、ゲート駆動回路の消費電力を小さくすることができる。7第2のコンデンサCgD33、及び順方向ダイオードD_on43と第3のゲート抵抗Rg_on41との直列回路を併せて設けたので、それぞれ単独で用いた場合と比較して、ターンオンをより高速化できる。このため、ゲート電源Vsg7をより低電圧化することができ、ゲート駆動回路の消費電力を低減することができる。これと同時に、ターンオフ動作についても、ゲート抵抗Rg13によって決まる高速スイッチングが可能になる。他の実施形態1上記の各実施形態では、スイッチングデバイスとしてJFETを用いた例を説明したが、SITに置き換えても良く、この場合も同様の作用効果を得ることができる。2上記の各実施形態では、ゲート抵抗Rg13を配置した回路を示したが、必要に応じて省略することもできる。3上記の各実施形態では、スイッチ5として、ONスイッチ5a及びOFFスイッチ5bの2個のスイッチからなる例を示したが、同様の機能を果たすものであれば、他の構成のスイッチの使用も可能である。4以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。1...接合型電界効果トランジスタJFETスイッチングデバイス3...ゲート抵抗Rg1第1のゲート抵抗5...スイッチ7...ゲート電源Vsg10...ゲート駆動回路11...コンデンサCg20...ゲート駆動回路21...ゲートオフセット電源Vsg_ofst30...ゲート駆動回路31...第2のゲート抵抗Rg233...第2のコンデンサCgD40...ゲート駆動回路41...第3のゲート抵抗Rg_on43...順方向ダイオードD_on50...ゲート駆動回路53...逆方向バイパスダイオードD_by60...ゲート駆動回路61...第1の回路63...第2の回路70...ゲート駆動回路80...ゲート駆動回路90...ゲート駆動回路以下、本発明の実施形態について、図面を参照して具体的に説明する。[第1の実施形態]構成図1に示すように、本実施形態のゲート駆動回路10は、SiCで形成された接合型電界効果トランジスタJFET1のゲート側にゲート抵抗Rg13が設けられ、スイッチ5を介してゲート電源Vsg7と接続されている。スイッチ5は、図示しないゲート指令信号に従ってオンオフ動作するONスイッチ5a及びOFFスイッチ5bからなる。符号9は、JFET1のドレインゲート間に生じる浮遊容量Cf1であり、符号13は、JFET1のゲートソース間に生じる浮遊容量Cf2である。本実施形態では、JFET1のゲートソース間に、JFET1のドレインゲート間に生じる浮遊容量Cf19よりも大きな容量を有するコンデンサCg11が設けられている。作用効果図2に示すとおり、インバータのUVW各相は、2つの直列接続されたJFET1a,1bで構成されるのが一般的である。図2において直列上段に接続されたJFET1aが高速にオフからオンになると、直列下段に接続されたJFET1bの両端には主回路直流電圧Vmainが印加される。このとき、下式1のとおりドレインゲート間の浮遊容量Cf1と、ゲートソース間の浮遊容量Cf2とで分圧された電圧VgsがJFET1bのゲートソース間に印加される。Vgs={Cf1/Cf1Cf2}×Vmain1式1において、Cf2がCf1に比較して十分に大きければ、Vgsは小さな値になり、JFET1bがオフの間に外乱によりオンオフ閾値を超過しないようにすることができる。このため、JFET1bのゲートソース間に大容量のコンデンサ11容量Cgを追加すると、ゲートソース間電圧Vgs’は下式2のとおり小さな値とすることができる。Vgs’={Cf1/Cf1Cf2Cg}×Vmain2よって、JFET1bのオンオフ閾値がゼロに近くても、JFET1bがオフの間に外乱により誤オン動作をしないようにすることができる。従って、本実施形態によれば、印加可能なゲート電圧の制約条件を満たしながら、誤オン動作等のインバータとしての不正動作を阻止することができる。[第2の実施形態]構成図3に示すように、本実施形態のゲート駆動回路20は、SiCで形成された接合型電界効果トランジスタJFET1のゲート側にゲート抵抗Rg13が設けられ、スイッチ5を介してゲート電源Vsg7と接続されている。スイッチ5は、図示しないゲート指令信号に従ってオンオフ動作するONスイッチ5a及びOFFスイッチ5bからなる。本実施形態では、ゲート電源Vsg7の低電位側とJFET1のソースとの間に、ゲートオフセット電源Vsg_ofst21がマイナスにオフセットを印加するように接続されている。作用効果本実施形態では、ゲートオフOFFスイッチ5bがオンでONスイッチ5aがオフ時のゲートソース間電圧は、-Vsg_ofst、ゲートオンONスイッチ5aがオンでOFFスイッチ5bがオフ時のゲートソース間電圧は、Vsg-Vsg_ofstとなる。オンオフ閾値電圧をVthとした時、Vsg-Vsg_ofst-Vthの値と、VthVsg_ofstの値とをほぼ同一とすることにより、オンオフそれぞれの定常状態において閾値との差分電圧を大きくとることが可能になる。これより、ゲート電源の消費電力を必要以上に大きくすることなく、誤動作が発生しないための裕度を最大にすることができる。これより、本実施形態では、誤ったスイッチング動作を阻止するとともに、オンとオフの間の電位差を高くとることにより、オン状態でのゲート電圧をJFET1の正のゲート電圧制約よりも低い電位に制限することができる。[第3の実施形態]構成本実施形態は、前記第1の実施形態と第2の実施形態を組み合わせたものである。すなわち、図4に示すように、本実施形態のゲート駆動回路30は、ゲート電源7の低電位側とJFET1のソースとの間に、ゲートオフセット電源電圧Vsg_ofst21がマイナスにオフセットを印加するように接続されている。また、JFET1のゲートソース間に、JFET1のドレインゲート間に生じる浮遊容量Cf19よりも大きな容量を有するコンデンサCg11が設けられている。作用効果本実施形態では、以下の作用効果を奏する。1コンデンサCg11を設けたことにより、JFET1のオンオフ閾値がゼロに近くても、誤オン動作しないようにすることができる。2ゲートオフセット電源Vsg_ofst21を用いたことにより、オンオフそれぞれの定常状態において閾値との差分電圧を大きくとることが可能になる。これより、ゲート電源の消費電力を必要以上に大きくすることなく、誤動作が発生しないための裕度を最大にすることができる。3コンデンサCg11とゲートオフセット電源Vsg_ofst21を双方用いることにより、それぞれ単独で用いた場合と比較して、コンデンサCg11をより小容量化でき、かつ、ゲートオフセット電源Vsg_ofst21をより低電圧化することができる。これにより、ゲート駆動回路の消費電力をより低減できるとともに、JFET1の誤動作を確実に防止することができる。[第4の実施形態]構成図5に示すように、本実施形態のゲート駆動回路40は、SiCで形成された接合型電界効果トランジスタJFET1のゲート側にゲート抵抗Rg13が設けられ、スイッチ5を介してゲート電源Vsg7と接続されている。符号13は、JFET1のゲートソース間に生じる浮遊容量Cf2である。本実施形態では、ゲート抵抗Rg13とスイッチ5との間に、第2のゲート抵抗Rg231が直列に接続され、この第2のゲート抵抗Rg231と並列に第2のコンデンサCgD33が接続されている。作用効果本実施形態では、ターンオン動作時、OFFスイッチ5bが切れてONスイッチ5aがオンとなる。このため、JFET1には、第2のゲート抵抗Rg231と第2のコンデンサCgD33の並列回路、及びゲート抵抗Rg13を通してゲート電源Vsg7からゲート電流が注入される。第2のコンデンサCgD33はゲート電圧変化に対して微分動作するため、ターンオン動作において、ゲート抵抗Rg13によって決まる高速スイッチングが可能になる。一方、定常動作時では、第2のゲート抵抗Rg231で決まる小電流注入により、ゲート電源容量の低減が可能になる。これにより、JFET1のゲートソース間電圧を安定化させることができる。ターンオフ動作時では、ONスイッチ5aが切れてOFFスイッチ5bがオンとなる。このため、JFET1のゲートとソースは、ゲート抵抗Rg13と、第2のゲート抵抗Rg231及び第2のコンデンサCgD33の並列回路とを通して短絡される。本実施形態では、第2のコンデンサCgD33の存在によって、ゲートソース間の浮遊容量Cf213の電荷の影響を取り除くことができる。このため、ターンオフ動作においては、ゲート抵抗3Rg1によって決まる高速スイッチングが可能になる。[第5の実施形態]構成図6に示すように、本実施形態のゲート駆動回路50は、SiCで形成された接合型電界効果トランジスタJFET1のゲート側にゲート抵抗Rg13が設けられ、スイッチ5を介してゲート電源Vsg7と接続されている。本実施形態は、順方向ダイオードD_on43及び第3のゲート抵抗Rg_on41を直列に接続し、これらをゲート抵抗Rg13と並列に配置してなる。作用効果本実施形態のゲート駆動回路50では、ターンオン動作時、OFFスイッチ5bが切れてONスイッチ5aがオンとなる。このため、JFET1には、ゲート抵抗Rg13と並列に接続される順方向ダイオードD_on43及び第3のゲート抵抗Rg_on41を通して、ゲート電源Vsg7からゲート電流が注入される。第3のゲート抵抗Rg_on41の抵抗値をゲート抵抗Rg13の抵抗値よりも低くなるように設定しておくと、順方向ダイオードD_on43を通して低い抵抗値の第3のゲート抵抗Rg_on41にゲート電流を多く注入できることから、高速のターンオン動作が可能になる。また、ゲート電源Vsg7を必要以上に高く設定する必要がなくなり、ゲート駆動回路の消費電力を小さくすることができる。よって、本実施形態では、印加可能なゲート電圧の制約条件を満たしながら、高速スイッチングによる低損失特性を満足させることができる。[第6の実施形態]構成本実施形態は、前記第4の実施形態と第5の実施形態を組み合わせたものである。すなわち、図7に示すように、本実施形態のゲート駆動回路60は、ゲート抵抗Rg13とスイッチ5との間に、第2のゲート抵抗Rg231が直列に接続され、この第2のゲート抵抗Rg231と並列に第2のコンデンサCgD33が接続されている。本実施形態は、順方向ダイオードD_on43及び第3のゲート抵抗Rg_on41を直列に接続し、これらをゲート抵抗Rg13と並列に配置してなる。作用効果本実施形態では、以下の作用効果を奏する。1第2のコンデンサCgD33の存在によって、ゲートソース間の浮遊容量Cf213の電荷の影響を取り除くことができる。このため、ターンオフ動作においては、ゲート抵抗3Rg1によって決まる高速スイッチングが可能になる。2第3のゲート抵抗Rg_on41の抵抗値をゲート抵抗Rg13の抵抗値よりも低くなるように設定しておくと、ダイオードD_on43を通して低い抵抗値の第3のゲート抵抗Rg_on41にゲート電流を多く注入できる。このため、高速のターンオン動作が可能になる。また、ゲート電源Vsg7を必要以上に高く設定する必要がなくなり、ゲート駆動回路の消費電力を小さくすることができる。3第2のコンデンサCgD33、及び順方向ダイオードD_on43と第3のゲート抵抗Rg_on41との直列回路を併せて設けたので、それぞれ単独で用いた場合と比較して、ターンオンをより高速化できる。このため、ゲート電源Vsg7をより低電圧化することができ、ゲート駆動回路の消費電力を低減することができる。これと同時に、ターンオフ動作についても、ゲート抵抗Rg13によって決まる高速スイッチングが可能になる。[第7の実施形態]構成本実施形態は、前記第6の実施形態に対して、さらに逆方向バイパスダイオードD_by53を付加したものである。すなわち、図8に示すように、本実施形態のゲート駆動回路70は、JFET1のゲート側からスイッチ5までの間に、順に、第1の回路61、第2の回路63を有している。第1の回路61は、順方向ダイオードD_on43及び第3のゲート抵抗Rg_on41を直列に接続し、これらをゲート抵抗Rg13と並列に配置してなる。第2の回路63は、第2のゲート抵抗Rg231と、この第2のゲート抵抗Rg231に対してそれぞれ並列に接続される第2のコンデンサCgD33及び逆方向バイパスダイオードD_by53とからなる。作用効果たとえば、インバータ過電流状態からインバータを保護するために、各相すべてのゲート指令SwRefをオフして、各相すべてのJFET1をオフすることがある。この際、JFET1はアバランシェし、アバランシェ電流がJFET1のドレインからゲートに流れる。この時、第2のゲート抵抗Rg231のみで逆方向バイパスダイオードD_by53がない場合、アバランシェ電流は第2のゲート抵抗Rg231を通って流れる。その結果、第2のゲート抵抗Rg231が損傷してゲート駆動回路が故障する場合がある。本実施形態では、逆方向バイパスダイオードD_by53を設けているので、第2のゲート抵抗Rg231および第2のコンデンサCgD33をバイパスしてアバランシェ電流を流すことができ、ゲート駆動回路をアバランシェ電流から保護することができる。また、本実施形態では、第6の実施形態の構成を全て備えているので、第6の実施形態と同様な作用効果も奏することができる。[第8の実施形態]本実施形態は、前記第3の実施形態と第7の実施形態を組み合わせたものである。すなわち、図9に示すように、本実施形態のゲート駆動回路80は、JFET1のゲート側からスイッチ5までの間に、順に、第1の回路61、第2の回路63を有している。第1の回路61は、順方向ダイオードD_on43及び第3のゲート抵抗Rg_on41を直列に接続し、これらをゲート抵抗Rg13と並列に配置してなる。第2の回路63は、第2のゲート抵抗Rg231と、この第2のゲート抵抗Rg231に対してそれぞれ並列に接続される第2のコンデンサCgD33及び逆方向バイパスダイオードD_by53とからなる。本実施形態では、JFET1のゲートソース間にコンデンサCg11が接続される。また、ゲート電源7Vsgの低電位側とJFET1のソースとの間に、ゲートオフセット電源21電圧Vsg_ofstが接続されている。このゲートオフセット電源21は、ゲート電源7に対してマイナスにオフセットを印加するように接続されている。作用効果本実施形態では、以下の作用効果を奏する。1コンデンサCg11を設けたことにより、JFET1のオンオフ閾値がゼロに近くても、誤オン動作しないようにすることができる。2ゲートオフセット電源Vsg_ofst21を用いたことにより、オンオフそれぞれの定常状態において閾値との差分電圧を大きくとることが可能になる。これより、ゲート電源の消費電力を必要以上に大きくすることなく、誤動作が発生しないための裕度を最大にすることができる。3コンデンサCg11とゲートオフセット電源Vsg_ofst21を双方用いることにより、それぞれ単独で用いた場合と比較して、コンデンサCg11をより小容量化でき、かつ、ゲートオフセット電源Vsg_ofst21をより低電圧化することができる。4逆方向バイパスダイオードD_by53を設けているので、第2のゲート抵抗Rg231および第2のコンデンサCgD33をバイパスしてアバランシェ電流を流すことができ、ゲート駆動回路をアバランシェ電流から保護することができる。5第2のコンデンサCgD33の存在によって、ゲートソース間の浮遊容量Cf213の電荷の影響を取り除くことができる。このため、ターンオフ動作においては、ゲート抵抗3Rg1によって決まる高速スイッチングが可能になる。6第3のゲート抵抗Rg_on41の抵抗値をゲート抵抗Rg13の抵抗値よりも低くなるように設定しておくと、ダイオードD_on43を通して低い抵抗値の第3のゲート抵抗Rg_on41にゲート電流を多く注入できる。このため、高速のターンオン動作が可能になる。また、ゲート電源Vsg7を必要以上に高く設定する必要がなくなり、ゲート駆動回路の消費電力を小さくすることができる。7第2のコンデンサCgD33、及び順方向ダイオードD_on43と第3のゲート抵抗Rg_on41との直列回路を併せて設けたので、それぞれ単独で用いた場合と比較して、ターンオンをより高速化できる。このため、ゲート電源Vsg7をより低電圧化することができ、ゲート駆動回路の消費電力を低減することができる。これと同時に、ターンオフ動作についても、ゲート抵抗Rg13によって決まる高速スイッチングが可能になる。他の実施形態1上記の各実施形態では、スイッチングデバイスとしてJFETを用いた例を説明したが、SITに置き換えても良く、この場合も同様の作用効果を得ることができる。2上記の各実施形態では、ゲート抵抗Rg13を配置した回路を示したが、必要に応じて省略することもできる。3上記の各実施形態では、スイッチ5として、ONスイッチ5a及びOFFスイッチ5bの2個のスイッチからなる例を示したが、同様の機能を果たすものであれば、他の構成のスイッチの使用も可能である。4以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"