相補型金属酸化物半導体CMOS構造物を作製するための方法であって、半導体基板の上に配置される複数のポリSiゲートを準備する工程であって、各ポリSiゲートは、その上部表面上に配置される誘電体キャップを備える工程、前記半導体基板中にシリサイド化ソース/ドレイン領域を形成する工程、前記半導体基板上に平坦化誘電体スタックを形成する工程、エッチングプロセスを実行して各ポリSiゲートの上部表面を露出させる工程、および各ポリSiゲートを金属シリサイドゲートに変換するサリサイドプロセスを実行する工程を含み、同じポリSiイオン注入条件の場合に、各金属シリサイドゲートは、実質的に同じ高さを有し、同じシリサイド相で構成され、実質的に同じ仕事関数を有する方法。前記複数のポリSiゲートは、ゲート誘電体の上に形成される、請求項1に記載の方法。前記複数のポリSiゲートは、堆積法、リソグラフィー法およびエッチング法によって形成される、請求項1に記載の方法。前記誘電体キャップは窒化物で構成される、請求項1に記載の方法。前記複数のポリSiゲートを準備する工程は、前記ポリSiゲートの各露出側壁上の少なくとも一つのスペーサの形成を含む、請求項1に記載の方法。前記少なくとも一つのスペーサは、第一のスペーサおよび第二のスペーサを含み、前記第一のスペーサは、前記第二のスペーサより狭い厚さを有する、請求項5に記載の方法。シリサイド化ソース/ドレイン領域を形成する工程は、前記半導体基板の上に金属を堆積すること、およびサリサイドプロセスを実行することを含む、請求項1に記載の方法。前記金属は、Ti、Ta、W、Co、Ni、Pt、Pdまたはそれらの合金を含む、請求項7に記載の方法。前記金属は、Co、NiまたはPtである、請求項8に記載の方法。前記サリサイドプロセスは、第一のアニール、選択エッチング工程、およびオプションとして第二のアニールを含む、請求項7に記載の方法。金属堆積の前に、前記半導体基板の上にシリコンの層を形成することをさらに含む、請求項7に記載の方法。平坦化誘電体スタックを形成する前記工程は、堆積および平坦化を含む、請求項1に記載の方法。平坦化誘電体スタックを形成する前記工程は、エッチング停止層を形成すること、中間層誘電体を形成すること、および前記中間層誘電体を平坦化することを含む、請求項1に記載の方法。前記エッチングプロセスは、反応性イオンエッチング工程を含む、請求項1に記載の方法。前記サリサイドプロセスは、各ポリSiゲートの前記少なくとも露出された上部表面の上にブランケットシリサイド金属層を堆積すること、第一のアニールを実行して前記ポリSiゲートの全部または一部を消費させること、未反応シリサイド金属を選択エッチングすること、およびオプションとして第二のアニールを実行することを含む、請求項1に記載の方法。前記シリサイド金属は、Ti、Ta、W、Co、Ni、Pt、Pdまたはそれらの合金を含む、請求項15に記載の方法。前記シリサイド金属は、Co、NiまたはPtである、請求項16に記載の方法。前記第一のアニールは、約350°Cから約550°Cの温度で実行される、請求項15に記載の方法。前記オプションの第二のアニールは、約600°Cから約800°Cの温度で実行される、請求項15に記載の方法。ゲート誘電体の表面の上に配置される複数のシリサイド化金属ゲートを含むCMOS構造物であって、前記シリサイド化金属ゲートのそれぞれは、同じポリSiイオン注入条件の場合には、前記シリサイド化金属ゲートの寸法に関らず、同じシリサイド相で構成され、実質的に同じ高さを有し、実質的に同じ仕事関数を有するCMOS構造物。前記シリサイド化金属ゲートは、Ti、Ta、W、Co、Ni、Pt、Pdおよびそれらの合金からなる群から選ばれる金属を含む、請求項20に記載のCMOS構造物。前記金属は、Co、NiまたはPtである、請求項21に記載のCMOS構造物。各シリサイド化金属ゲートと前記半導体基板との間に配置されるゲート誘電体をさらに含む、請求項20に記載のCMOS構造物。前記ゲート誘電体は、SiO2、SiOxNy、HfO2、ZrO2、Al2O3、TiO2、La2O3、Y2O3、SrTiO3、LaAlO3、ケイ酸塩類、またはそれらの組み合わせを含む、請求項23に記載のCMOS構造物。各シリサイド化金属ゲートに隣接するシリサイド化ソース/ドレイン領域をさらに含む、請求項20に記載のCMOS構造物。各シリサイド化金属ゲートは、CoSi2、PtSiまたはNiSiを含む、請求項20に記載のCMOS構造物。前記シリサイド化金属ゲートのそれぞれの側壁上に少なくとも一つのスペーサが配置される、請求項20に記載のCMOS構造物。前記少なくとも一つのスペーサは、第一の狭いスペーサおよび第二のより広いスペーサを備える、請求項27に記載のCMOS構造物。前記シリサイドゲートは、As、P、B、Sb、Bi、In、Al、Ga、Tlおよびそれらの混合物からなる群から選ばれるドーパントを含み、前記ドーパントは、前記シリサイド化金属ゲートの仕事関数を変化させる、請求項20に記載のCMOS構造物。シリサイド接点を有するCMOS構造物を形成する方法であって、前記方法は、半導体基板の上に配置される複数のポリSiゲートを備える構造物を準備する工程、前記ポリSiゲートおよび前記半導体基板を備える前記構造物の上にシリサイド金属を堆積する工程、各ポリSiゲートの間に凹形のリフロー材料を形成する工程、前記ポリSiゲートのそれぞれの上からシリサイド金属を除去する工程、前記凹形のリフロー材料を除去する工程、および前記構造物をアニールし、これによって、前記ポリSiゲートのそれぞれの間にシリサイド接点領域を形成する工程を含む方法。前記シリサイド金属は、Ti、Ta、W、Co、Ni、Pt、Pdまたはそれらの合金を含む、請求項30に記載の方法。前記金属は、Co、NiまたはPtである、請求項31に記載の方法。前記凹形のリフロー材料は、反射防止コーティングまたはスピンオン誘電体を含む、請求項30に記載の方法。前記凹形のリフロー材料を形成する工程は、堆積およびオプションのエッチングを含む、請求項30に記載の方法。前記シリサイド金属を除去する工程は、ウェットエッチングプロセスを含む、請求項30に記載の方法。前記アニールする工程は、約300°Cから約600°Cの温度で実行される第一のアニールする工程を少なくとも含む、請求項30に記載の方法。約600°Cから約800°Cの温度で実行されるオプションの第二のアニールする工程をさらに含む、請求項36に記載の方法。SiO2およびSi3N4を含むキャッピング二層を堆積し、平坦化することによってシリサイド金属ゲートを形成する工程、オプションのウェットエッチングプロセスを実行してSiO2を除去する工程、選択RIEプロセスを実行して前記ゲートの上のSi3N4を除去する工程、前記ゲート上にシリサイド金属を形成する工程、およびサリサイドプロセスを実行する工程をさらに含む、請求項30に記載の方法。シリサイド接点を有するCMOS構造物を形成する方法であって、半導体基板の上に配置される複数のポリSiゲートを備える構造物を準備する工程、前記ポリSiゲートおよび前記半導体基板を備える前記構造物の上に金属含有層およびキャッピング層を備える二層を形成する工程、前記半導体基板上に平坦化材料を形成する工程、各ポリSiゲートの上で前記金属含有層を露出させる工程、各ポリSiゲートの上から前記金属含有層を除去する工程、前記平坦化材料を平坦化する工程、および前記構造物をアニールし、これによって、前記ポリSiゲートのそれぞれの間にシリサイド接点領域を形成する工程を含む方法。前記金属含有層は、Ti、Ta、W、Co、Ni、Pt、Pdまたはそれらの合金を含む、請求項39に記載の方法。前記金属含有層は、Co、NiまたはPtである、請求項40に記載の方法。前記キャッピング層は、TiN、WまたはTiを含む、請求項39に記載の方法。前記平坦化材料は、フォトレジストまたは低温度酸化物を含む、請求項39に記載の方法。前記露出させる工程は、前記平坦化材料の化学機械研摩および前記キャッピング層のエッチングを含む、請求項39に記載の方法。各ポリSiゲートの上からの前記金属含有シリサイド金属の前記除去工程は、ウェットエッチングプロセスを含む、請求項39に記載の方法。前記アニールする工程は、約300°Cから約600°Cの温度で実行される第一のアニールする工程を少なくとも含む、請求項39に記載の方法。約600°Cから約800°Cの温度で実行されるオプションの第二のアニールする工程をさらに含む、請求項46に記載の方法。SiO2およびSi3N4を含むキャッピング二層を堆積し、平坦化することによってシリサイド金属ゲートを形成する工程、オプションのウェットエッチングプロセスを実行してSiO2を除去する工程、選択RIEプロセスを実行して前記ゲートの上のSi3N4を除去する工程、前記ゲート上にシリサイド金属を形成する工程、およびサリサイドプロセスを実行する工程を含む、請求項39に記載の方法。ゲート誘電体の表面の上に配置される複数のポリSiゲートを含むCMOS構造物であって、前記ポリSiゲートのそれぞれは、前記ポリシリコンゲートと、各ポリSiゲートの間に配置されるシリサイド接点との寸法に関らず、実質的に同じ高さを有するCMOS構造物。前記ポリSiゲートは、As、P、B、Sb、Bi、In、Al、Ga、Tlおよびそれらの混合物からなる群から選ばれるドーパントを含む、請求項49に記載のCMOS構造物。前記シリサイド接点は、NiSi、CoSi2またはPtSiを含む、請求項49に記載のCMOS構造物。前記シリサイド接点は、各ポリSiゲートの側壁上に配置されるスペーサの外部エッジと自己整合される、請求項49に記載のCMOS構造物。上記で述べた欠点を考慮すると、ゲート寸法に関らず実質的に同じ高さを有するシリサイド金属ゲートのポリSiの領域上で形成を可能にする新しい、改善されたCMOSシリサイド金属ゲート集積化方式を提供することが求められている。本発明の第一の実施態様では、形成されるシリサイド金属ゲート相の変化を生じさせるポリSiゲートスタック高さの変化という欠点のないCMOSシリサイド金属ゲート集積化手法が提供される。本発明の集積化手法は、プロセスの複雑さ最小限に保ち、それによって、CMOSトランジスタの製造コストを増加させない。本発明の第一の実施態様では、ポリSiゲートの上の厚い誘電体キャップ約20nm以上、より好ましくは50nm以上の厚さを有するを利用することによって、上記の目的を実現する。層間誘電体の堆積および平坦化の後、反応性イオンエッチングRIEによって、層間誘電体およびポリSiゲートに対して誘電体キャップを選択的に除去する。ポリSiゲートはエッチングされないので、ゲート寸法長さに関わらずウエハ全体で実質的に同じ厚さすなわち、堆積したときの厚さを有する。ポリSiを消費して金属ゲートシリサイドを形成した後、本発明の集積化方式によって提供される最初の一様なポリSiに起因して、ウエハ全体のシリサイド高さおよびシリサイド相は実質的に同じになる。断面画像化を用いて本発明の第一の実施態様の集積化方式によって形成さる金属ゲートシリサイドの高さを決定することができる。従来技術の集積化方式に対する本発明の集積化方式の一つの大きな利点は、シリサイド形成のための金属ポリSiの反応が起こり、ゲート寸法に関わらず同じ量のポリSiを消費し、非一様なまたは不完全な相形成を防ぐという事実である。一例として、従来技術集積化方式では、寸法によって、あるゲートは他のゲートの二倍のポリSiを有することがあり得る。この場合、多めのポリSiが配置されている厚めのゲート上にCoSi2を形成しようとするとCoSi2が形成されるが、少なめのポリSiが配置されている薄めのゲート上にはCoSi相が形成されてしまう。CoSi相は、CoSi2と比較すると5~6倍高い比抵抗を有する。このため、一様でない性能が生じる。全体として、本発明の第一の実施態様は、以下の工程を含む。半導体基板の上に配置される複数のポリSiゲートを準備する工程であって、各ポリSiゲートはその上部表面に配置される誘電体キャップを備える工程、半導体基板中にシリサイド化ソース/ドレイン領域を形成する工程、半導体基板上に平坦化誘電体スタックを形成する工程、エッチングプロセスを実行して各ポリSiゲートの上部表面を露出する工程、および各ポリSiゲートを金属シリサイドゲートに変換するサリサイドプロセスを実行する工程。この実施態様では、同じポリSiイオン注入条件の場合、各金属シリサイドゲートは、実質的に同じ高さを有し、同じシリサイド相で構成され、実質的に同じ仕事関数を有する。本発明の別の様相は、上記に述べた本発明の集積化方式を用いて製造されるCMOS構造物に関する。全体として、本発明のCMO構造物は、以下を含む。ゲート誘電体の表面の上に配置される複数のシリサイド化金属ゲートであって、同じポリSiイオン注入条件の場合、シリサイド金属ゲートのそれぞれは、シリサイド金属ゲートの寸法に関らず、同じシリサイド相で構成され、実質的に同じ高さを有し、実質的に同じ仕事関数を有する。本発明の第二の実施態様は、シリサイド化ソース/ドレイン領域すなわち接点を有するCMOS構造物を形成し、それによって、ポリシリコンゲートの高さは、半導体構造物の全表面にわたって実質的に同じである方法に関する。本発明の第二の実施態様は、以下の工程を含む。半導体基板の上に配置される複数のポリSiゲートを備える構造物を準備する工程、ポリSiゲートおよび半導体基板を備える構造物の上にオプションのキャッピング層とともにシリサイド金属を堆積する工程、各ポリSiゲートの間でリフローさせることによって、凹形の材料を形成する工程、ポリSiゲートのそれぞれの上からシリサイド金属およびオプションのキャッピング層を除去する工程、形成された凹形の材料をリフローによって除去する工程、および構造物をアニールし、これによって、ポリSiゲートのそれぞれの間にシリサイド接点領域を形成する工程。本発明の第三の実施態様は、シリサイド化ソース/ドレイン領域を有するCMOS構造物を形成し、それによって、半導体構造物の全表面にわたってポリシリコンゲートの高さを実質的に同じにする方法に関する。本発明の第三の実施態様は、以下の工程を含む。半導体基板の上に配置される複数のポリSiゲートを備える構造物を準備する工程、ポリSiゲートおよび半導体基板を備える構造物の上に金属含有層およびキャッピング層を含む二層層を形成する工程、半導体基板上に平坦化誘電体を形成する工程、各ポリSiゲートの上の金属含有層を露出させる工程、各ポリSiゲートの上から金属含有層を除去する工程、および構造物をアニールし、これによって、ポリSiゲートのそれぞれの間にシリサイド接点領域を形成する工程。上記で説明した第二の実施態様または第三の実施態様のどちらにおいても、同じポリSi予備ドーピング条件の場合、実質的に同じ高さ、相および仕事関数を有する金属シリサイドゲートを形成することができる。本発明の第二の実施態様および第三の実施態様は、以下を含む本発明の代替CMOS構造物を提供する。ゲート誘電体の表面の上に配置される複数のポリSiゲートであって、ポリSiゲートのそれぞれは、ポリシリコンゲートの寸法に関らず実質的に同じ高さを有する複数のポリSiゲート、および各ポリSiゲートの間に配置されるシリサイド化接点。本発明では、シリサイド接点またはシリサイドソース/ドレイン領域は、各ポリSiまたはシリサイド金属ゲートの垂直側壁上に配置されるスペーサのエッジに自己整合される。次に、本出願の添付図面を参照して、本発明をより詳細に説明する。本発明は、一つの実施態様では、各ゲート寸法に関わらず、同じシリサイド相で構成され、実質的に同じ仕事関数および高さを有するシリサイド金属ゲートを形成することができるCMOSシリサイド金属ゲート集積化プロセスを提供する。添付図面は、実寸に比例して描かれておらず、同じおよび/または対応する要素は、同じ参照番号で指定される。図1~10を参照する。図1~10は、本発明の第一の実施態様のさまざまな段階の間のCMOS構造物の断面図である。図面には二つのポリSiゲートすなわちpFETおよびnFETトランジスタを有するCMOSトランジスタ構造物が存在するように示しているが、本発明は、その数のポリSiゲートに限定されない。代わりに、本集積化プロセスは、任意の数のポリSiゲートの場合に機能する。従って、単一の半導体構造物全体にわたって、複数個のポリSiゲートが存在してよい。図1は、本発明の第一の実施態様で使用される初期構造物を示す。詳しくは、図1に示した初期構造物は、内部に形成されるアイソレーション領域12を有する半導体基板10を備える。初期構造物は、半導体基板10の上ならびに分離領域12の上に配置されるゲート誘電体14を備える。これは、誘電体が高k材料のように堆積される場合に該当するが、誘電体がSiO2またはSiOxNyで一般的であるように成長させられる場合には該当しない。本発明では、各ポリSiゲート16は誘電体キャップ18を有し、これらの両方はゲート誘電体14の選ばれた部分の上に配置される。本明細書中では、各ポリSiゲート16およびその対応する誘電体キャップ18をゲートスタック20と呼ぶ。図1に示した初期構造物の半導体基板10は、Si、Ge、SiGe、SiC、SiGeC、Ga、GaAs、InAs、InPおよびその他のIII族/V族化合物半導体をすべて含むがそれらに限定されない任意の半導体材料を含む。半導体基板10は、Si/SiGe、シリコンオンインシュレータSOIまたはSiGeオンインシュレータSGOIなどの層状半導体を含んでよい。本発明のいくつかの実施態様では、半導体基板10は、Si含有半導体材料で構成されることが好ましい。半導体基板10はドーピングされていてもよく、ドーピングされていなくてもよく、あるいは内部にドーピング領域および非ドーピング領域を含んでもよい。図1で、参照番号11aは第一のドーピングn‐またはp‐領域を指し、参照番号11bは第二のドーピングn‐またはp‐領域を指す。第一のドーピング領域および第二のドーピング領域は同じであってよく、あるいは異なる導電率を有してもよい。これらのドーピング領域は、ウェルとして知られる。半導体基板10中にアイソレーション領域12を形成する。アイソレーション領域12は、図に示したようにトレンチアイソレーション領域であってもよく、あるいは電界酸化物アイソレーション領域であってもよい。トレンチアイソレーション領域は、当業者に公知の通常のトレンチアイソレーションプロセスを利用して形成される。トレンチアイソレーション領域を形成する際には、例えば、リソグラフィー、エッチングおよびトレンチ誘電体によるトレンチの充填を用いてよい。オプションとして、トレンチ充填の前にトレンチ内にライナーを形成してよく、トレンチ充填後に高密度化工程を実行してよい。トレンチ充填に続いて平坦化プロセスを行ってよい。電界酸化物領域は、いわゆるシリコンプロセスの局所酸化を利用して形成してよい。半導体基板10中にアイソレーション領域12を形成した後、半導体基板10を含む構造物の表面全体の上、およびアイソレーション領域12が堆積された誘電体ならアイソレーション領域12の上に、ゲート誘電体14を形成する。ゲート誘電体14は、例えば、酸化、窒化またはオキシ窒化などの熱成長プロセスによって形成してよい。あるいは、ゲート誘電体14は、例えば、化学的気相堆積CVD法、プラズマ支援CVD法、原子層堆積ALD法、蒸発法、反応性スパッタリング法、化学的溶液相堆積法およびその他の同様な堆積プロセスなどの堆積プロセスによって形成してよい。ゲート誘電体14は、上記のプロセスの任意の組み合わせを利用して形成してもよい。ゲート誘電体14は、酸化物、窒化物、オキシ窒化物またはケイ酸塩あるいはそれらの組み合わせを含むが、それらに限定されない絶縁材料で構成される。一つの実施態様では、ゲート誘電体14は、例えば、SiO2、HfO2、ZrO2、Al2O3、TiO2、La2O3、Y2O3、SrTiO3、LaAlO3およびそれらの混合物などの酸化物で構成されることが好ましい。ゲート誘電体14の物理的な厚さは変化してよいが、一般的には、ゲート誘電体14は約0.5から約10nmの厚さを有し、約0.5から約3nmの厚さがより一般的である。ゲート誘電体14を形成した後、例えば、物理的気相堆積法、CVD法または蒸発法などの既知の堆積プロセスを利用して、ゲート誘電体14上に多結晶シリコンすなわちポリSiのブランケット層を形成する。多結晶シリコンのブランケット層は、ドーピングされていてもよく、あるいはドーピングされていなくてもよい。ドーピングされるなら、多結晶シリコンを形成する際にインサイチュドーピング堆積プロセスを使用してよい。あるいは、ドーピングされたポリSi層は、堆積、イオン注入およびアニーリングによって形成してもよい。ポリSi層のドーピングによって、形成されるシリサイドゲートの仕事関数はシフトする。ドーパントイオンを説明する例は、As、P、B、Sb、Bi、In、Al、Ga、Tlまたはそれらの混合物を含む。本発明のこの時点で堆積される多結晶シリコン層の厚さすなわち高さは、使用される析出プロセスによって変化してよい。一般的に、多結晶シリコン層は、約20から約180nmの垂直厚さを有し、約40から約150nmの厚さがより一般的である。多結晶シリコンのブランケット層の堆積後、例えば、物理的気相堆積法または化学的気相堆積法などの堆積プロセスを利用して、多結晶シリコンのブランケット層の上に誘電体キャップ層を形成する。誘電体キャップ層は、酸化物、窒化物、オキシ窒化物またはそれらの任意の組み合わせであってよい。一つの実施態様では、例えばSi3N4などの窒化物が誘電体キャップ層として使用される。誘電体キャップ層の厚さ、すなわち高さは約20から約180nmであり、約30から約140nmの厚さがより一般的である。一つの実施態様では、多結晶シリコンのブランケット層と誘電体キャップ層とは、70から180nmの範囲の全高を有する。さらに別の実施態様では、ブランケット多結晶シリコン層と誘電体キャップ層との高さは約120nmであり、通常、70nmポリSiと50nm誘電体キャップとである。次に、リソグラフィーおよびエッチングによって、ブランケット多結晶シリコン層と誘電キャップ層とをパターン化してパターン化ゲートスタックを提供する。パターン化ゲートスタック20は、同じ寸法すなわち長さを有してもよく、あるいはデバイス性能を改善するために寸法を変えてもよい。図1に示したように、各パターン化ゲートスタック20は、ポリSiゲート16および誘電キャップ18を備える。リソグラフィー工程は、誘電体キャップ層の上面部にフォトレジストを塗布すること、フォトレジストを所望のパターンの放射に露光させることおよび露光させたフォトレジストを通常のレジスト現像液を利用して現像することを含む。次に、一回以上のドライエッチング工程を利用して、フォトレジスト中のパターンを誘電キャップ層および多結晶シリコンのブランケット層に転写する。いくつかの実施態様では、パターンを誘電キャップ層中に転写した後、パターン化フォトレジストを除去してよい。その他の実施態様では、エッチングが完了した後、パターン化フォトレジストを除去する。パターン化ゲートスタック20を形成する際に本発明で用いることができる適当なドライエッチングプロセスは、反応性イオンエッチング、イオンビームエッチング、プラズマエッチングまたはレーザーアブレーションを含むが、それらに限定されない。通常、使用されるドライエッチングプロセスは、下地ゲート誘電体14に対して選択的であり、それによって、通常、このエッチング工程はゲート誘電体を除去しない。しかし、いくつかの実施態様では、このエッチング工程を用いてゲートスタック20で保護されていないゲート誘電体14の部分を除去してよい。次に、各パターン化ゲートスタック20の露出された側壁上に、少なくとも一つのスペーサを形成する。この少なくとも一つのスペーサは、酸化物、窒化物、オキシ窒化物またはそれらの任意の組み合わせ、化合物などの絶縁体で構成される。この少なくとも一つのスペーサは、堆積およびエッチングによって形成される。図2は、ゲートスタック20の各露出側壁上に二つのスペーサが形成される本発明の実施態様を示す。詳しくは、図2は、第一の幅を有する第一のスペーサ22と、第二の幅を有する第二のスペーサ24とを備え、第一の幅は第二の幅より狭い構造物を示す。別の実施態様では、二層スペーサ方式を一層スペーサに換え、この場合一層スペーサは、図2に示した第一の幅と第二の幅との和と実質的に等しい幅を有する広いスペーサである。第一のスペーサと第二のスペーサとを用いるとき、第一のスペーサと第二のスペーサとを異なる絶縁体で構成してよい。例えば、第一のスペーサ22をSiO2で構成し、第二のスペーサ24をSi3N4で構成してよい。スペーサの幅は、ソース/ドレインシリサイド接点続いて形成されるがゲートスタックのエッジの下に浸入しないように十分に広くなければならない。通常、ソース/ドレインシリサイドは、スペーサが底部で測定して約20から約80nmの幅を有するとき、ゲートスタックのエッジの下に浸入しない。スペーサ形成後、基板中にソース/ドレイン拡散領域特に示してはいないを形成する。イオン注入およびアニーリング工程を利用してソース/ドレイン拡散領域を形成する。アニーリング工程は、前段の注入工程によって注入されたドーパントを活性化するために使用される。イオン注入およびアニーリングの条件は、当業者に公知である。次に、もしそれ以前に除去されていなければ、ゲート誘電体14を選択除去する化学エッチングプロセスを利用してゲート誘電体14の露出部分を除去する。このエッチング工程は、半導体基板10の上部表面ならびにアイソレーション領域12の上部表面で停止する。ゲート誘電体14の露出部分を除去する際には任意の化学エッチング剤を用いてよいが、一つの実施態様では、希薄なフッ化水素酸DHFを用いる。次に、サリサイドプロセスを用いて、ソース/ドレインシリサイド接点26を形成する。サリサイドプロセスは、ソース/ドレイン拡散領域を備える基板10の露出表面上に金属を堆積する工程、シリサイドを形成する第一のアニーリング工程、用いられているなら、キャッピング層を含むあらゆる未反応金属の選択エッチング工程、および、必要なら、第二のアニーリング工程を実行することを含む。例えば、図3に、ソース/ドレインシリサイド接点26を備える結果として得られる構造物を示す。半導体基板がシリコンを含まないとき、半導体基板10の露出表面上にシリコンの層図示していないを成長させてよく、ソース/ドレインシリサイド接触を形成する際に用いてよい。ソース/ドレインシリサイド接点を形成する際に用いられる金属は、シリコンと反応して金属シリサイドを形成することができる任意の金属を含む。そのような金属の例は、Ti、Ta、W、Co、Ni、Pt、Pdおよびそれらの合金を含むが、それらに限定されない。一つの実施態様では、Coが好ましい金属である。そのような実施態様では、第二のアニーリング工程が必要である。別の実施態様では、NiまたはPtが好ましい。この実施態様では、通常、第二のアニーリング工程を実行しない。例えば、スパッタリング法、化学的気相堆積法、蒸発法、化学的溶液相堆積法、めっき法および類似法を含む任意の通常の析出プロセスを用いて金属を堆積してよい。通常、第一のアニールは第二のアニーリング工程より低い温度で実行される。通常、連続加熱領域またはさまざまな昇温および保温加熱サイクルを用いて、約300°Cから約600°Cの温度で第一のアニーリング工程を実行する。第一のアニーリング工程は、高抵抗シリサイド相材料を形成してもよく、形成しなくてもよい。より好ましくは、約350°Cから約550°Cの温度で第一のアニーリング工程を実行する。連続加熱領域またはさまざまな昇温および保温サイクルを用いて、約600°Cから約800°Cの温度で第二のアニーリング工程を実行する。より好ましくは、約650°Cから約750°Cの温度で第二のアニーリング工程を実行する。通常、第二のアニールによって、高抵抗シリサイドはより低抵抗のシリサイド相に変換される。気体雰囲気、例えばHe、Ar、N2またはフォーミング気体中でサリサイドアニールを実行する。ソース/ドレインシリサイド接点アニーリング工程は、異なる雰囲気を用いてよく、あるいは同じ雰囲気中でアニーリング工程を実行してよい。例えば、両方のアニーリング工程でHeを用いてよく、あるいは第一のアニーリング工程でHeを用い、第二のアニーリング工程でフォーミング気体を用いてよい。図3に示した構造物を形成した後、第一の誘電体層30および第二の誘電体層32を含む誘電体スタック28を形成し、図4に示す構造物を提供する。第一の誘電体層30はエッチング停止層として使用され、一方、第二の誘電体層32は層間誘電体として使用される。誘電体スタック28の第一の誘電体層および第二の誘電体層は、例えば、酸化物、窒化物およびオキシ窒化物を含む異なる絶縁材料で構成される。本発明によれば、第一の誘電体層30は、誘電体キャップ18の誘電体と同じ誘電体で構成される。本発明の一つの実施態様では、誘電体スタック28の第一の誘電体層30はSi3N4で構成され、一方、第二の誘電体層はSiO2で構成される。図に示したように、誘電体スタック28は、アイソレーション領域12、ゲートスタック20、ならびにソース/ドレインシリサイド接点26を被覆する。第一の誘電体層30および第二の誘電体32は、同じ堆積プロセスまたは異なる堆積プロセスを利用して形成される。誘電体スタック28の層30および32を形成する際に用いることができる適当な堆積プロセスの例は、化学的気相堆積法、原子層堆積法、物理的気相堆積法、化学的溶液相堆積法、蒸発法およびその他の同様な堆積プロセスを含むが、それらに限定されない。誘電体スタック28の厚さは変化してよいが、ゲートスタック20の高さより高い厚さがなければならない。誘電体スタック28の形成後、第二の誘電体層32を平坦化し、平坦化誘電体スタック28’を備える構造物を提供する。例えば、図5にそのような構造物を示す。例えば、化学機械研摩または研削を含む通常の平坦化プロセスによって、平坦化誘電体スタック28’を形成してよい。次に、図6に示すように、反応性イオンエッチバックプロセスを実行し、これによって、第一の誘電体層30および誘電体キャップ18を第二の誘電体層32に対して選択除去する。例えば、第一の誘電体層および誘電体キャップがSi3N4で構成され、第二の誘電体層がSiO2で構成されているとき、酸化物に対して窒化物を選択除去する。この反応性イオンエッチバック工程によって、各ゲートスタック20のポリシリコンゲート16が露出される。例えば、図6に、反応性イオンエッチバック工程を実行した後の構造物を示す。反応性イオンエッチバック工程は、ポリシリコンゲート16をエッチングしない点に注意すること。ポリシリコンゲート16はエッチングされていないので、厚さすなわち高さは、寸法すなわち長さに関わりなく実質的に同じである。次に、第二のサリサイドプロセスを実行し、ポリシリコンゲート16を消費して金属シリサイドゲートを形成する。以下の諸図面は、二段階アニール工程が必要な実施態様の例を示す。いくつかの実施態様では、サリサイドプロセスは、選択エッチング工程後に完了する。従って、そのような実施態様では第一のアニールによって低抵抗相金属シリサイドゲートが形成されるので、第二のアニールは必要ない。第二のサリサイドプロセスの第一の工程は、図6に示す構造物の上にブランケットシリサイド金属34を堆積することを含む。例えば、図7に、得られるブランケットシリサイド金属34を含む構造物を示す。ソース/ドレインシリサイド接触形成で用いられる金属を形成する際に上記で言及した堆積プロセスの一つを用いて、シリサイド金属34を堆積してよい。シリサイド金属34は、Ti、Ta、W、Co、Ni、Pt、Pdまたはそれらの合金で構成させてよい。一つの実施態様では、シリサイド金属34はCoであり、二工程アニーリングプロセスを使用するとCoSi2が生成する。本発明の別の実施態様では、シリサイド金属34はNiまたはPtであり、一段アニーリング工程を使用するとNiSiおよびPtSiが生成する。シリサイド金属厚さは、特定のCMOSデバイスに適切な仕事関数を有するシリサイド相を形成するように選ばれる。例えば、NiSiは4.65eVの仕事関数を有し、最初の多結晶シリコン高さが50nmなら、必要なNiの量は約27nmである。CoSi2は4.45eVの仕事関数を有し、最初の多結晶シリコン高さが50nmなら、必要なCoの量は約14nmである。所定のシリサイド金属厚さは多結晶シリコンを消費するのにちょうど必要な量であるが、消費が完了することを確実にするためには約10過剰の厚さが好ましい。いくつかの実施態様示していないでは、シリサイド金属の上にTiNまたはWなどの酸素拡散障壁を形成する。シリサイド金属34の堆積後、第一のアニールを使用して構造物中に第一のシリサイド相36を形成する。第一のシリサイド相は、金属シリサイドの最も低い比抵抗相を表してもよく、あるいは表さなくてもよい。図8を参照すること。ソース/ドレインシリサイド接触26を形成する際に上記で説明した雰囲気および温度を利用して、第一のアニールを実行する。次に、図9に示すように、選択ウェットエッチング工程を使用してあらゆる未反応シリサイド金属を構造物から除去する。いくつかの金属シリサイドの場合、多結晶シリコンは消費され、第一のシリサイド相36の比抵抗はこの相の最小値に近いので、サリサイドプロセスをこの時点で止めてよい。これは、NiおよびPtの場合である。この実施態様は、図には示していない。他の場合、例えば、シリサイド金属としてCoまたはTiを用いるとき、残存する多結晶シリコンの消費および第二のシリサイド相材料38の形成のために第二の高温アニール上記で説明したようにが必要である。図10を参照すること。この実施態様では、第一のシリサイド相は高比抵抗相シリサイド材料であり、一方、第二のシリサイド相材料38は低比抵抗相シリサイド材料である。上述の本発明の金属シリサイドゲートプロセスの完了後、トランジスタからトランジスタ、およびトランジスタから外部への接続のための多層相互配線構造物を構築するための通常の手法を使用してよい。上記で述べたように、本発明の第一の実施態様のプロセス工程によって、各金属シリサイドゲートが、その寸法に関わらず、同じ相を有し、実質的に同じ高さであるCMOS構造物を作製することができる。前述の集積化プロセス方式を用いて形成されるCMOS構造物の別の特徴は、同じポリSiイオン注入条件による各金属シリサイドゲートが実質的に同じ仕事関数を有することである。図11~15を参照する。図11~15は、本発明の第二の実施態様のさまざまな段階の間のCMOS構造物の断面図である。これらの図面では、二つのポリSiゲートすなわちpFETおよびnFETトランジスタを有するCMOSトランジスタ構造物の存在を示すが、本発明は、その数のポリSiゲートに限定されない。代わりに、本集積化プロセスは、任意の数のポリSiゲートの場合に機能する。従って、単一の半導体構造物全体にわたって、複数個のポリSiゲートが存在してよい。図11は、本発明の第二の実施態様で使用することができる初期構造物を示す。図に示したように、初期構造物は、半導体基板10、半導体基板10の表面上に配置されるパターン化ゲート誘電体14、パターン化ゲート誘電体14の表面部分の上に配置されるパターン化ポリSiゲート16、および各パターン化ポリSiゲート16の露出垂直側壁上に形成されるスペーサ23を備える。図11に示した構造物は、第一の実施態様の場合と同じ材料を含み、同構造物を形成するために、図2に示した構造物を形成する際に用いたものと類似のプロセスフローを用いる。この実施態様では、ドープ化領域およびアイソレーション領域は描かれていない。しかし、半導体基板10中に同領域を含んでよい。この実施態様では、パターン化ポリSiゲート16の各露出垂直側壁上に一層スペーサ23が示されている点に注意すること。一層スペーサが示されているが、二層スペーサ22および24図2に示したようにが使用されるとき、第二の実施態様は機能する。酸化物、窒化物、オキシ窒化物またはそれらの任意の組み合わせで一層スペーサ23を構成してよい。図11に示した初期構造物の形成に続いて、初期構造物のすべての露出表面垂直および水平上にシリサイド金属50を形成し、例えば、図12に示す構造物を提供する。本発明の第二の実施態様で使用されるシリサイド金属50は、Ti、Ta、W、Co、Ni、Pt、Pdまたはそれらの合金を含む。例えば物理的気相堆積法スパッタリング、化学的気相堆積法、原子層堆積法またはめっき法などの共形堆積プロセスを利用してシリサイド金属50を形成する。シリサイド金属50は、堆積される金属の種類および同金属を形成する際に用いられる技法によって変化する厚さを有してよい。しかし、通常、シリサイド金属50は、堆積後、約0.5から約25nmの厚さを有する。半導体基板10がSi含有材料で構成されていない実施態様では、シリサイド金属50の形成の前に、非Si含有基板の露出表面の上にSi含有材料を形成してよい。次に、通常の堆積技法によって、図12に示した構造物の上にリフローすることができる材料以下リフロー材料と称するを形成する。リフロー材料は、反射防止コーティングARCまたはスピンオン誘電体材料を含む。堆積するリフロー材料の厚さは変化してよいが、通常、堆積するリフロー材料は、ポリSiゲート16の高さより低い厚さを有する。詳しくは、堆積直後のリフロー材料は、約20から約180nmの厚さを有する。堆積後、リフロー材料は凹形になり、例えば図13に示す構造物を提供する。図13で、参照番号52が凹形のリフロー材料を示す。エッチング工程を用いてリフロー材料をさらに凹ませてよい。図に示したように、凹形のリフロー材料52は、ポリSiゲート16の高さより低い上部表面を有する。その結果、本発明の第二の実施態様のこの時点で、凹形のリフロー材料52は、ポリSiゲート16の間にだけ配置される。凹形のリフロー材料52の形成後、各ポリSiゲート16の上のシリサイド金属50を除去し、それによって、各ポリSiゲート16の上部表面を露出させる。例えば、図14に、ポリSiゲート16の上からシリサイド金属50を除去した後に結果として形成される構造物を示す。誘電体またはポリSiに対して金属を選択的に除去するエッチングプロセスを利用して、ポリSiゲート16上のシリサイド金属50の除去を実行する。詳しくは、本発明のこの工程では、硫酸/過酸化水素溶液を使用するウェットエッチングプロセスを使用してよい。本発明の第二の実施態様のこの時点で、ARCまたはスピンオン材料を選択除去するストリッピングプロセスを利用して構造物から凹形のリフロー材料52を除去した後、アニーリングプロセスを実行する。アニーリングプロセスは、第一のアニーリング、およびオプションとして、第二のアニールを含んでよい。第一のアニールの後、または第二のオプションのアニールの後、未反応金属は除去される。通常、第一のアニールは第二のアニーリング工程より低い温度で実行される。通常、連続加熱領域またはさまざまな昇温および保温加熱サイクルを用いて、約300°Cから約600°Cの温度で第一のアニーリング工程を実行する。第一のアニーリング工程は、高抵抗シリサイド相材料を形成してもよく、形成しなくてもよい。より好ましくは、約350°Cから約550°Cの温度で第一のアニーリング工程を実行する。連続加熱領域またはさまざまな昇温および保温加熱サイクルを用いて、約600°Cから約800°Cの温度で第二のアニーリング工程を実行する。より好ましくは、約650°Cから約750°Cの温度で第二のアニーリング工程を実行する。通常、第二のアニールによって、高抵抗シリサイドはより低抵抗のシリサイド相に変換される。気体雰囲気、例えばHe、Ar、N2またはフォーミング気体中でシリサイドアニールを実行する。ソース/ドレインシリサイド接点アニーリング工程は、異なる雰囲気を用いてよく、あるいは同じ雰囲気中でアニーリング工程を実行してよい。例えば、両方のアニーリング工程でHeを用いてよく、あるいは第一のアニーリング工程でHeを用い、第二のアニーリング工程でフォーミング気体を用いてよい。金属を選択除去するエッチングプロセスを利用して、未反応金属を除去する。例は、硫酸/過酸化水素溶液を用いるウェットエッチングを含む。図15は、アニーリングおよびシリサイド接触54の形成後、結果として形成される構造物を示す。本発明の方法は、ポリSiゲート16の寸法に関わりなく、各ポリSiゲート16が同じ高さを有する構造物を提供する点に注意すること。本発明の第二の実施態様のこの時点で、ポリSiゲート16を、同じポリSi予備ドーピング条件のとき、実質的に同じ高さ、相および仕事関数を有するシリサイド金属ゲートに変換することができる。本発明の第一の実施態様で言及したサリサイドプロセスを利用して、シリサイド金属ゲートを形成してよい。詳しくは、最初に、ポリSiゲート16および誘電体キャッピング層だけが続いて堆積されるシリサイド金属と接触するように、構造物の上に誘電体キャッピング層例えばSi3N4、SiO2、Si3N4上のSiO2等を提供することによって、シリサイド金属ゲートを形成してよい。本発明のこの工程によって、ソース/ドレイン領域を誘電体層でキャップし、これによって、ゲート形成に用いられるシリサイド金属がソース/ドレイン領域と接触しないようにする。キャッピング層のための可能な手法は、ブランケットSi3N4層を堆積した後、続いて高密度プラズマHDPSiO2層ゲート高さより大きな厚さを堆積することである。化学機械研磨を用いてHDPSiO2停止層をSi3N4層のレベル、あるいは若干Si3N4層内まで平坦化してよい。SiO2がいくらか残ったら、ウェットエッチプロセスを用いてSiO2を除去してよい。選択的RIEプロセスを用いてゲート上のSi3N4を除去し、次に、シリサイド金属を堆積し、上記で説明したサリサイドプロセスに付す。図16~21を参照する。図16~21は、本発明の第三の実施態様のさまざまな段階の間のCMOS構造物の断面図である。これらの図面では、二つのポリSiゲートすなわちpFETおよびnFETトランジスタを有するCMOSトランジスタ構造物の存在を示すが、本発明は、その数のポリSiゲートに限定されない。代わりに、本集積化プロセスは、任意の数のポリSiゲートの場合に機能する。従って、単一の半導体構造物全体にわたって、複数個のポリSiゲートが存在してよい。図16は、本発明の第三の実施態様で使用することができる初期構造物を示す。図に示したように、初期構造物は、内部に形成される第一のドーピング領域11a、第二のドーピング領域11bおよびアイソレーション領域12を有する半導体基板10、半導体基板10の表面上に配置されるパターン化ゲート誘電体14、パターン化ゲート誘電体14の表面部分の上に配置されるパターン化ポリSiゲート16、および各パターン化ポリSiゲート16の露出垂直側壁上に形成されるスペーサ22および24を含む。本発明の第三の実施態様で使用される初期構造物の前述の構成要素は、ポリSiゲート16の上に誘電体キャップ18が存在しない点を除いて、図2に示した構成要素と類似する。図16の構造物は、金属含有層72とキャッピング層74とを含む二層スタック70も備える。図に示したように、最初に金属含有層70を形成し、その後、キャッピング層74を形成する。二層スタック70の金属含有層72は、シリコンと反応して金属シリサイドを生成することができる任意の金属で構成してよい。そのような金属の例は、Ti、Ta、W、Co、Ni、Pt、Pdまたはそれらの合金を含むが、それらに限定されない。これらの金属のスタックを金属含有層70として用いてもよい。これらのさまざまな金属の中で、CoまたはNiが使用されることが好ましい。二層スタック70の金属含有層72は、一般的に、厚さが約0.5から約25nmの層であり、約0.5から約15nmの厚さがより一般的である。例えば、物理的気相堆積法スパッタリング法または蒸発法、化学的気相堆積法、原子層堆積法、化学的溶液相堆積法、めっき法および類似法を含む任意の通常の堆積プロセスを利用して、二層スタック70の金属含有層72を形成する。金属含有層72の上に形成される二層スタック70のキャッピング層74は、シリサイドを形成するために用いられる下地金属中への酸素取り込みを妨げることができる任意の材料を含む。そのようなキャッピング層を説明する例は、TiN、WまたはTiを含む。一般的に、キャッピング層72は約5nmから約50nmの厚さを有し、約10から約25nmの厚さがより一般的である。例えば物理的気相堆積法または化学的気相堆積法などの通常の堆積プロセスを利用して、キャッピング層72を形成する。次に、図16に示した構造物の上に平坦化誘電体75を形成し、図17に示す構造物を提供する。平坦化誘電体75は、平坦化層として機能することができるフォトレジスト、低温酸化物LTOまたはその他の同様な誘電体を含んでよい。平坦化前の平坦化誘電体75の初期厚さは変化してよいが、ポリSiゲート16の高さより高い厚さがなければならない。次に、例えば、例えば、化学機械研磨または研削あるいはその両方を含む通常の平坦化プロセスによって平坦化誘電体75を平坦化し、これによって、図18に示す構造物を提供する。平坦化の間、各ポリSiゲート16より高い位置にある平坦化誘電体75を除去し、これによって、下地の二層スタック70のキャッピング層74を露出させる。本発明のこの実施態様では、ポリSiゲート16の上のキャッピング層74は、CMPエッチング停止層として機能する。次に、露出したキャッピング層74を除去して、下地の金属含有層72を露出させる。選択ウェットエッチングプロセスを利用して、露出したキャッピング層74を除去する。次に、各ポリSiゲート16の上の露出した金属含有層72を除去し、これによって、ポリSiゲート16の上部表面を露出させる。図19を参照すること。金属を選択除去するエッチングプロセスを利用して、露出した金属含有層72を除去する。例は、硫酸/過酸化水素溶液を用いるウェットエッチングを含む。露出した金属含有層72を各ポリSiゲート16の上から選択除去した後、フォトレジストまたは低温酸化物を選択除去するエッチングプロセスを利用して、隣接する平坦化材料75を除去する。例えば、図20に、上記のプロセス工程に従って形成された構造物を示す。次に、シリサイド接点54を形成するアニーリングプロセスを実行する。図21を参照すること。アニーリングプロセスは、第一のアニーリング、およびオプションとして、第二のアニールを含んでよい。第一のアニールの後、または第二のオプションのアニールの後、未反応金属およびキャッピング層を除去してよい。通常、第一のアニールは第二のアニーリング工程より低い温度で実行される。通常、連続加熱領域またはさまざまな昇温および保温加熱サイクルを用いて、約300°Cから約600°Cの温度で第一のアニーリング工程を実行する。第一のアニーリング工程は、高抵抗シリサイド相材料を形成してもよく、形成しなくてもよい。より好ましくは、約350°Cから約550°Cの温度で第一のアニーリング工程を実行する。連続加熱領域またはさまざまな昇温および保温加熱サイクルを用いて、約600°Cから約800°Cの温度で第二のアニーリング工程を実行する。より好ましくは、約650°Cから約750°Cの温度で第二のアニーリング工程を実行する。通常、第二のアニールによって、高抵抗シリサイドはより低抵抗のシリサイド相に変換される。気体雰囲気、例えばHe、Ar、N2またはフォーミング気体中でシリサイドアニールを実行する。ソース/ドレインシリサイド接点アニーリング工程は、異なる雰囲気を用いてよく、あるいは同じ雰囲気中でアニーリング工程を実行してよい。例えば、両方のアニーリング工程でHeを用いてよく、あるいは第一のアニーリング工程でHeを用い、第二のアニーリング工程でフォーミング気体を用いてよい。アニーリングの後、該当する材料を選択除去するエッチングプロセスを利用して、誘電体キャップ74および未反応金属すなわち金属含有層72を除去する。図21は、アニーリングおよびシリサイド接点54の形成後、形成される構造物を示す。本発明の方法は、ポリSiゲート16の寸法に関わりなく、各ポリSiゲート16が同じ高さを有する構造物を提供する点に注意すること。第三の実施態様では、本発明の第二の実施態様において上記で説明したように、シリサイド金属ゲートを形成してよい。上記で言及した本発明のさまざまな実施態様では、シリサイドを形成する際に使用される金属は、金属シリサイドの形成を促進することができる合金添加物を含んでよい。本発明において使用することができる合金添加物の例は、C、Al、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Ge、Zr、Nb、Mo、Ru、Rh、Pd、Ag、In、Sn、Hf、Ta、W、Re、Ir、Ptまたはそれらの混合物を含む。ただし、合金添加物は、シリサイドを形成する際に用いられる金属と同じでないという条件がある。存在するとき、合金添加物は、約0.1から約50原子パーセントの量で存在する。本発明の好ましい実施態様について、本発明を詳しく示し説明してきたが、本発明の技術思想および範囲から逸脱することなく、前述およびその他の形式および詳細の変化を施すことができることは、当業者に理解されるものとする。従って、本発明は、記載され例が示された正確な形式および詳細に限定されるものではなく、付属の請求項の範囲に属するものとする。