複数のワード線及び複数のビット線、並びに、前記ワード線及びビット線によって選択される複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイのメモリセルを消去する消去回路とを備え、前記メモリセルアレイは、複数のブロックに分割され、前記各ブロックは、一部のワード線を特定ワード線として当該特定ワード線によりアクセスされるメモリセルの少なくとも一部又は全部が特定メモリセルに設定され、この特定メモリセルにユーザデータ以外の特定データを記憶し、前記消去回路は、所定の前記ブロックに属するメモリセルの消去動作時に、当該ブロックに属する特定メモリセルに記憶された特定データを参照することを特徴とする半導体記憶装置。前記特定データは、所定の前記ブロックに属するメモリセルの消去動作を含む消去期間における前記消去動作の後に、当該所定のブロックに属する特定メモリセルに書き込まれることを特徴とする請求項1記載の半導体記憶装置。前記特定データは、前記メモリセルの消去動作を含む消去期間における前記消去動作の前に、前記特定メモリセルから読み出されることを特徴とする請求項1又は2記載の半導体記憶装置。前記メモリセルアレイは、前記ユーザデータを記憶するメモリセルを選択するワード線の他に前記ユーザデータの記憶には用いないダミーワード線を有することを特徴とする請求項1~3のいずれか1項記載の半導体記憶装置。前記特定ワード線は、前記ダミーワード線を兼ねることを特徴とする請求項4記載の半導体記憶装置。前記特定メモリセルの一部は、前記特定データのみ記憶し、所定の前記特定ワード線で選択される複数のメモリセルのうちの当該特定ワード線で選択される特定メモリセルに隣接するメモリセルは、データの記憶に用いないダミーセルであり、前記メモリセルアレイは、隣接する2本の前記特定ワード線を有し、これら前記2本の特定ワード線のうち、一方の前記特定ワード線で選択される特定メモリセルと、他方の前記特定ワード線で選択される特定メモリセルとは隣接しておらず、前記メモリセルアレイは、同一の前記特定データを複数の前記特定メモリセルに書き込み、前記消去回路は、前記特定データの参照の際、前記同一の特定データを書き込んだ複数の特定メモリセルが記憶するデータの多数決を取ることを特徴とする請求項1~5のいずれか1項記載の半導体記憶装置。本発明が解決しようとする課題は、消去回数増大に伴う消去動作の信頼性劣化を抑制した半導体記憶装置を提供することを目的とする。実施形態に係る半導体記憶装置は、複数のワード線及び複数のビット線、並びに、前記ワード線及びビット線によって選択される複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイのメモリセルを消去する消去回路とを備え、前記メモリセルアレイは、複数のブロックに分割され、前記各ブロックは、一部のワード線を特定ワード線として当該特定ワード線によりアクセスされるメモリセルの一部又は全部が特定メモリセルに設定され、この特定メモリセルにユーザデータ以外の特定データを記憶し、前記消去回路は、所定の前記ブロックに属するメモリセルの消去動作時に、当該ブロックに属する特定メモリセルに記憶された特定データを参照することを特徴とする。以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。[第1の実施形態]<半導体記憶装置の構成>図1は、第1の実施形態に係る半導体記憶装置であるNAND型フラッシュメモリの構成を示すブロック図である。このNAND型フラッシュメモリは、NANDチップ10及びこのNANDチップ10を制御するコントローラ11を備えて構成されている。NANDチップ10を構成するメモリセルアレイ1は、後に説明するように、複数の浮遊ゲート型メモリセルMCをマトリクス配列して構成される。ロウデコーダ/ワード線ドライバ2a、カラムデコーダ2b、ページバッファ3及び高電圧発生回路8は、データの消去を行う消去回路に含まれる。ロウデコーダ/ワード線ドライバ2aは、メモリセルアレイ1のワード線及び選択ゲート線を駆動する。ページバッファ3は、1ページ分のセンスアンプ回路とデータ保持回路を備えて、メモリセルアレイ1のページ単位のデータ読み出し及び書き込みを行う。ページバッファ3の1ページ分の読み出しデータは、カラムデコーダ2bにより順次カラム選択されて、I/Oバッファ9を介して外部I/O端子に出力される。I/O端子から供給される書き込みデータは、カラムデコーダ2bにより選択されてページバッファ3にロードされる。ページバッファ3には1ページ分の書き込みデータがロードされる。ロウ及びカラムアドレス信号はI/Oバッファ9を介して入力され、それぞれ、ロウデコーダ2a及びカラムデコーダ2bに転送される。ロウアドレスレジスタ5aは、消去動作では、消去ブロックアドレスを保持し、書き込みや読み出し動作ではページアドレスを保持する。カラムアドレスレジスタ5bには、書き込み動作開始前の書き込みデータロードのための先頭カラムアドレスや、読み出し動作のための先頭カラムアドレスが入力される。書き込みイネーブル/WEや読み出しイネーブル/REが、所定の条件でトグルされるまで、カラムアドレスレジスタ5bは入力されたカラムアドレスを保持する。ロジック制御回路6は、チップイネーブル信号/CE、コマンドイネーブル信号CLE、アドレスラッチイネーブル信号ALE、書き込みイネーブル信号/WE、読み出しイネーブル信号/RE等の制御信号に基づいて、コマンドやアドレスの入力、データの入出力を制御する。読み出し動作や書き込み動作はコマンドで実行される。コマンドを受けて、シーケンス制御回路7は、読み出し動作や、書き込み或いは消去のシーケンス制御を行う。高電圧発生回路8は、制御回路7により制御されて、種々の動作に必要な所定の電圧を発生する。コントローラ11は、NANDチップ10の現在の書込状態に適した条件でデータの書き込み及び読み出しの制御を実行する。なお、後述する読み出し制御の一部をNANDチップ10側で行うようにしても良いことは言うまでもない。図2は、セルアレイ1の構成を示す。図2の場合、n個の直列接続されたメモリセルMC0~MCi-1からなるメモリストリングスMSTRとその両端に接続された選択ゲートトランジスタS0、S1によってNANDセルユニット4が構成されている。選択ゲートトランジスタS0のソースは、共通ソース線CELSRCに接続され、選択ゲートトランジスタS1のドレインはビット線BLBL0~BLj-1に接続される。メモリセルMC0~MCi-1の制御ゲートはそれぞれワード線WLWL0~WLi-1に接続され、選択ゲートトランジスタS0、S1のゲートは、選択ゲート線SGS、SGDに接続される。なお、図2に示す通り、必要に応じてメモリストリングスMSTRと選択トランジスタS0、S1との間に、それぞれワード線WLと同等の構造を有するダミーワード線WLDS、WLDDと、メモリセルMCと同等の構造を有するダミーセルDC0、DC1を設けても良い。この場合、選択ゲートトランジスタS0、S1から受けるゲート誘導ドレインリーク電流の影響が緩和されるため、メモリストリングスMSTRの両端のメモリセルMC0、MCn-1のディスターブ耐性をより向上させることができる。一つのワード線WLに沿う複数のメモリセルMCの範囲が、一括したデータ読み出し及びデータ書き込みの単位となるページになる。また、ワード線WL方向に並ぶ複数のNANDセルユニット4の範囲が、データ一括消去の単位となるセルブロックBLKを構成する。図2では、ビット線BL方向にビット線BLを共有する複数のセルブロックBLK0~BLKk-1を配列して、セルアレイ1が構成されている。ワード線WL及び選択ゲート線SGS、SGDは、ロウデコーダ2aにより駆動される。各ビット線BLは、ページバッファ3のセンスアンプ回路SASA0~SAj-1に接続されている。高密度大容量の半導体装置を実現する場合、以上の構成におけるメモリセルMC0~MCi-1を微細化すれば良い。例えば、微細加工技術の一つである側壁転写プロセスを用いた場合、リソグラフィ技術の解像度を超える微細なピッチのラインアンドスペースパターン以下、L/Sパターンと呼ぶによってメモリセルMC0~MCi-1を形成することができる。しかし、メモリセルの微細化が進んだ場合、セル間干渉の影響増大によるデータ破壊が生じやすくなったり、消去回数の増大に伴う信頼性の劣化が顕著になったりする。このような微細化に伴う変化の度合は、メモリセルアレイにおけるブロックの位置によってもバラツキが生じる。更に、メモリセルの書き込み速度は、メモリセルアレイの中央部と端部では異なる傾向にあるため、ブロックの位置によって書き込み方法を変更する必要がある。その点、半導体記憶装置は、例えば、メモリセルアレイのROMヒューズ領域に装置全体に共通な回路動作パラメータを用意しておき、この回路動作パラメータを用いることで装置全体に対する適切な回路動作を実現しているが、これだけでは、ブロックの位置によって異なる特性のバラツキを吸収することが困難である。そこで、本実施形態では、ユーザデータ以外のデータの一例として、装置全体に共通な回路動作パラメータの他、ブロック毎に異なる特定データを用意する。この特定データは、アクセスするブロック毎に最適に回路を動作させるためのデータであり、例えば、アクセスするブロックに応じて回路動作パラメータを調整するものである。この特定データは、後述のように、ブロックを構成する所定のメモリセルに記憶されるものであり、当該ブロックのアクセスに応じて更新されて使用される。例えば、特定データとして書き込み/消去回数を記憶させた場合、ブロック毎に書き込み/消去回数に応じた最適な書き込み/消去動作を実現することができる。このように、ブロックや書き込み/消去回数に応じて、回路動作を制御することで、書き込み/消去回数増大による劣化を抑制したり、ブロック毎の特性のバラツキを吸収したりすることができる。<特定データを記憶するメモリセルの配置>ここでは、本実施形態に係る半導体記憶装置における特定データを記憶するメモリセルの配置について説明する。以下では、特定データを記憶するメモリセルを特定メモリセル、ユーザデータのみを記憶するメモリセルを一般メモリセル、ユーザデータを記憶しないメモリセルをダミーセルと呼ぶ事もある。したがって、特定メモリセルが多ビット記憶可能な場合、この特定メモリセルには、特定データとユーザデータの双方を混在させて記憶することもできる。また、1以上の特定メモリセルが接続されたワード線を特定ワード線、ダミーセルのみが接続されたワード線をダミーワード線、その他のワード線を一般ワード線と呼ぶ事もある。したがって、ワード線で選択されるメモリセルが特定データのみを記憶している場合、このワード線は特定ワード線とダミーワード線を兼ねこともできる。図3は、図2においてi=64とした場合のワード線の機能割り当てを説明する図である。図中では、特定ワード線をBTRDBlockTrimmingROMfuseData、一般ワード線をData、ダミーワード線をDummyで表わしている。なお、ケース1は、本実施形態との比較例であり、ワード線WLDS及びWLDDをそのままダミーワード線として用いる例であり、特定ワード線を備えない例である。ケース2は、ケース1ではダミーワード線として用いられているワード線WLDSを特定ワード線として用いた例である。ケース3は、ドレインゲート側のワード線WL63及びWLDDを特定ワード線として用いる例である。この例では、ワード線WLDS及びWL0~WL62を一般ワード線として用いることで、ケース1と同様、64本の一般ワード線を確保している。ケース11は、ソースゲート側のワード線WLDS及びWL0を特定ワード線として用いる例である。この例では、ワード線WL1~WL63及びWLDDを一般ワード線として用いることで、ケース1と同様、64本の一般ワード線を確保している。上記ケースのうち、ケース3及びケース11は、ケース2に比べて多くの特定データを扱うことができる。ところで、例えば、リソグラフィ技術の解像度による最小加工寸法Fのラインパターンから、2回の側壁転写プロセスによってライン幅1/4Fの配線を4本形成する場合などがある。この場合、プロセス構築上、ワード線を4の倍数の本数とすることが望ましい。そこで、次に、ワード線が4の倍数である68本ある場合のワード線の機能割り当てについて図4を参照しながら説明する。なお、ケース1~ケース3は、本実施形態との比較例であり、特定ワード線を備えない例である。ケース1では、ワード線WL2~WL65を一般ワード線、ワード線WL0、WL1、WL66及びWL67をダミーワード線として用いている。ケース2では、ワード線WL3~WL66を一般ワード線、ワード線WL0~WL3及びWL67をダミーワード線として用いている。ケース3では、ワード線WL1及びWL65~WL67を特定ワード線、ワード線WL0及びWL65~WL67をダミーワード線として用いている。ケース1~ケース3いずれの場合も、68本のワード線のうち64本を一般ワード線として用い、4本をダミーワード線として用いている。これらケース1~ケース3に対し、本実施形態では、以下のようなワード線に対する機能割り当てを行う。ケース11~ケース14は、ケース1の4本のダミーワード線のうち1本を特定ワード線として用いる例である。ケース11、ケース12、ケース13、ケース14は、それぞれワード線WL66、WL1、WL67、WL0を特定ワード線として用いている。ケース21~ケース23は、ケース3の4本のダミーワード線のうち1本を特定ワード線として用いる例である。ケース21、ケース22、ケース23は、それぞれワード線WL66、WL65、WL0を特定ワード線として用いている。ケース24は、ケース3の4本のダミーワード線のうちワード線WL66及びWL67を特定ワード線として用いている。ケース31~ケース33は、ケース2の4本のダミーワード線のうち1本を特定ワード線として用いる例である。ケース31、ケース32、ケース33は、それぞれワード線WL67、WL2、WL1を特定ワード線として用いている。ケース34は、ケース3の4本のダミーワード線のうちワード線WL2及びWL1を特定ワード線として用いている。上記ケースのうちケース24及びケース34は、他のケースに比べて多くの構成データを扱うことができる。また、ケース13、ケース14、ケース21及びケース23の場合、特定ワード線と一般ワード線の間にダミーワード線が設けられているためユーザデータのアクセスによって生じる特定データのディスターブを抑制することができる。中でも、ケース21及びケース33は、特定ワード線の両隣のワード線がダミーワード線になっているため、特定データのディスターブをより抑制できるワード線の機能割り当てと言える。なお、特定ワード線の割り当てについては、図3及び図4に示すケースに限られない。<消去期間中のシーケンス>ここでは、本実施形態に係る半導体記憶装置の消去期間中の動作シーケンスについて説明する。ここで、消去期間とは、特定のブロックに対してデータの消去を行う消去動作と、この消去動作のための周辺回路の準備や後処理とを含む期間をいう。この期間は、典型的には、消去ビジー信号がアクティブの期間と考えられるが、必ずしもこの期間と一致しなくても良い。図5は、消去期間中の動作シーケンスを示す図である。図中斜線で示されたステップS101、S104及びS108は、従来の消去期間中の動作シーケンスに相当するものである。但し、これらステップS101、S104及びS108における動作は、従来の場合と必ずしも一致するものではない。始めに、ステップS101では、コントローラ11を介して外部から消去するプレーン及びブロックのアドレスとコマンドが入力される。このプレーン及びブロックのアドレスは、I/Oバッファ9を介してロウアドレスレジスタ5a、カラムアドレスレジスタ5bに送信される。また、コマンドは、ロジック制御回路6を介してシーケンス制御回路7に送信される。続いて、ステップS102において、消去対象となるブロック以下、消去ブロックと呼ぶの特定メモリセルに記憶された特定データをページバッファ3に読み出す。続いて、ステップS103において、ページバッファ3に保持された特定データをシーケンス制御回路7などの周辺回路のレジスタにセットする。続いて、ステップS104において、周辺回路のレジスタにセットされた特定データを用いて回路動作パラメータを調整した上で、この調整後の回路動作パラメータに応じて周辺回路を動作させ消去ブロックのデータを消去する消去動作。続いて、ステップS105において、ステップS104における消去動作の処理時間やメモリセルへの印加電圧などの情報に基づいて新たな特定データを生成し、この新たな特定データをページバッファ3のセンスアンプ回路SAにロードしておく。続いて、ステップS106において、ページバッファ3のセンスアンプ回路SAにロードしておいた特定データを消去ブロックの特定メモリセルに書き込む。最後に、ステップS107において、周辺回路のレジスタに保持されている特定データを所定のデフォルト値にリセットし、消去期間を終了させるステップS108。以上のように、本実施形態では、ブロック毎に用意された特定データを用いて回路動作パラメータが調整されるため、ブロック毎に最適な消去動作を実現することができる。なお、本実施形態に係る半導体記憶装置の消去期間中の動作は、図5に示す動作シーケンスに限定されるものではない。例えば、ステップS106の特定データの書き込みについては、ステップS103よりも後であれば、いずれのタイミングでも実行可能である。図5に示す本実施形態の消去期間中の動作シーケンスの場合、従来の場合と比べて、特定データの読み出しや書き込みなどのステップが追加されることになる。しかし、これら新たなステップはブロック単位で実行される消去動作に比べて極めて短時間で処理できるため、従来と比べて消去期間はそれほど長くなるものではない。次に、図5に示す動作シーケンスの各ステップにおける動作波形について説明する。なお、以下で説明する動作波形は、図4に示すケース11を想定しており、特定データは、ワード線WL66に接続された1ビット/セルの特定メモリセルに記憶されるものとする。また、各ステップの動作波形は動作方式によって異なってくるためいくつかの代表的な動作方式を想定して説明する。なお、図5中のステップS103は、ステップS104の処理中にバックグラウンドで処理されるか、ステップS102及びS104間で処理されるものであり、メモリセルのノードには現れない動作である。同様に、図5中のステップS105は、ステップS104の処理中にバックグラウンドで処理されるか、ステップS104及びS106間で処理されるものであり、メモリセルのノードには現れない動作である。したがって、これらステップの動作波形の説明は省略する。先ず、ステップS102について説明する。図6は、偶数番目のビット線と奇数番目のビット線とが同時にアクセスされるABLAllBitLine方式を用いた場合のステップS102の動作波形である。時刻tA100~tA101の期間は、ステップS102開始時点の初期状態である。続いて、時刻tA101~tA102の期間において、選択ゲート線SGS及びSGDを電圧Vsg例えば、3.5Vまで昇圧する。また、ワード線WL2~WL66を電圧Vread例えば、6Vまで昇圧する。その結果、ビット線BLと共通ソース線CELSRCが電気的に接続され、メモリセルMCのチャネル電位が初期化される。但し、時刻tA101~tA102の期間は、省略される場合もある。続いて、時刻tA102~tA103の期間において、特定ワード線WL66を例えば電圧VSS0Vまで放電させる。続いて、時刻tA103~tA104の期間において、ビット線BLを電圧Vbl例えば、0.5Vまで充電する。続いて、時刻tA104~tA105の期間において、特定ワード線WL66に特定データの読み出しに必要な電圧Vcg例えば、0.5Vを印加する。その結果、特定メモリセルMC66に記憶された特定データに応じてビット線BLの電圧が変化する。この電圧の変化をページバッファ3のセンスアンプ回路SAで検知することで特定データを判別する。続いて、時刻tA105~tA106の期間において、ビット線BLを例えば電圧VSS0Vまで放電させる。最後に、時刻tA106~tAeの期間において、選択ゲート線SGD、SGS及びワード線WL3~WL66の電圧を放電する。以上が、ABL方式を用いた場合のステップS102となる。本実施形態の場合、時刻tA104~tA105の期間において、特定ワード線WL66の電圧が、一般ワード線WL2~WL65の電圧に比べて低いことに留意されたい。なお、図6の場合、共通ソース線CELSRCを電圧VSS0Vよりも高い電圧で充電する場合もある。また、メモリセルMCが形成されたウエルCPWELLの電圧を電圧VSS0Vよりも高い電圧で充電する場合もある。この場合、概ねビット線BL、選択ゲート線SGS、SGD及びワード線WL2~WL66の電圧もその分だけ高くなる。図7は、偶数番目のビット線と奇数番目のビット線とを交互にアクセスし、アクセスしない方のビット線をシールド線とするビット線シールド方式を用いた場合のステップS102の動作波形である。時刻tA100~tA102の期間については、図24に示す場合と同様であるため説明を省略する。続いて、時刻tA102~tA103の期間において、選択ゲート線SGS及び特定ワード線WL66を例えば電圧VSS0Vまで放電させる。続いて、時刻tA103~tA104において、ビット線BLを電圧Vbl例えば、0.5Vまで充電する。続いて、時刻tA104~tA104 ́の期間において、特定ワード線WL66に特定データの読み出しに必要な所定の電圧Vcg例えば、0.5Vを印加する。続いて、時刻tA104 ́~tA105の期間において、選択ゲート線SGSを電圧Vsg例えば、0.5Vまで充電する。その結果、特定メモリセルMC66に記憶された特定データに応じてビット線BLの電圧が変化する。この電圧の変化をページバッファ3のセンスアンプ回路SAで検知することで特定データを判別する。続く時刻tA105~tAeの期間については、図6に示す場合と同様であるため説明を省略する。以上が、ビット線シールド方式を用いた場合のステップS102となる。本実施形態の場合、時刻tA104 ́~tA105の期間において、特定ワード線WL66の電圧が、一般ワード線WL2~WL65の電圧に比べて低いことに留意されたい。なお、図7に示す場合、共通ソース線CELSRCが電圧VSS0Vよりも高い電圧で充電する場合もある。また、メモリセルMCが形成されたウエルCPWELLの電圧を電圧VSS0Vよりも高い電圧で充電する場合もある。この場合、概ねビット線BL、選択ゲート線SGD、SGS及びワード線WL2~WL66の電圧もその分だけ高くなる。次に、ステップS104について説明する。ステップS104は、消去ベリファイリードステップBV→書き込みステップBP→消去ステップBE→消去ベリファイリードステップBV→書き込みステップBP2→消去ベリファイリードステップBV2→以降、消去ステップBE→消去ベリファイリードステップBV→書き込みステップBP2→消去ベリファイリードステップBV2の繰り返しの各ステップで実現されている。図8は、ABL方式を用いた場合のステップS104の消去ベリファイステップBVの動作波形である。時刻tBV100~tBV101の期間は、消去ベリファイステップBV開始時点の初期状態である。続いて、時刻tBV101~tBV102の期間において、選択ゲート線SDG及びSGSを電圧Vsg例えば、3.5Vまで昇圧する。また、ワード線WL2~WL66を電圧Vread例えば、6Vまで昇圧する。その結果、ビット線BLと共通ソース線CELSRCが電気的に接続され、メモリセルMCのチャネル電位が初期化される。但し、時刻tBV101~tBV102の期間は、省略される場合もある。更に、これと同時に、ビット線BL、共通ソース線CELSRC、メモリセルMCが形成されたウエルCPWELLの電圧を電圧Vsrce例えば、1Vまで充電する。続いて、時刻tBV102~tBV103の期間において、ワード線WL2~WL66を例えば電圧VSS0Vまで放電させる。続いて、時刻tBV103~tBV105の期間において、ビット線BLを電圧Vble=VsrceVbl=1.5Vまで充電する。その後、ビット線BLの電圧が変化する。この電圧の変化をページバッファ3のセンスアンプ回路SAで検知し、その結果、ビット線BLからの放電が検知されれば消去動作が完了したことになる。続いて、時刻tBV105~tBV106の期間において、ビット線BL、共通ソース線CELSRC及びウエルCPWELLを例えば電圧VSS0Vまで放電させる。最後に、時刻tBV106~tBVeの期間において、選択ゲート線SGS及びSGDを例えば電圧VSS0Vまで放電させる。以上が、ABL方式を用いた場合のステップS104の消去ベリファイリードステップBVとなる。本実施形態の場合、時刻tBV103~tBV105の期間において、ワード線WL64及びWL66の電圧が、選択ゲート線SGS及びSGDの電圧に比べて低いことに留意されたい。以上のステップS104の消去ベリファイリードステップBVによって、メモリセルMCの閾値が概ね-1Vよりも高いか低いかを検知することができる。ABL方式を用いた場合のステップS104の消去ベリファイリードステップBVは、動作方式によっては、偶数番目のワード線WLeと奇数番目のワード線WLoについて別々に実行されることもある。具体的には、図9に示すように、時刻tBV100~tBV200の期間において、偶数番目のワード線WLeについての消去ベリファイを実行し、時刻tBV200~tBVeの期間において、奇数番目のワード線WLoについての消去ベリファイを実行する。ここで、図9に示す時刻tBV100~tBV200の期間は、奇数番目のワード線WLoの動作波形を除き、図8に示す時刻tBV100~tBVeの期間と同じである。図9の場合、ワード線WLoは、時刻tBV102~tBV106の期間において電圧Vread例えば、6Vが維持され、時刻tBV106~tBV200の期間において例えば電圧VSS0Vまで放電される。また、図9に示す時刻tBV200~tBVeの期間は、偶数番目のワード線WLeの動作波形を除き、図8に示す時刻tBV100~tBVeの期間と同じである。図9の場合、ワード線WLeは、時刻tBV202~tBV206の期間において電圧Vread例えば、6Vが維持され、時刻tBV206~tBVeの期間において例えば電圧VSS0Vまで放電される。以上が、ABL方式を用いた場合であって、偶数番目のワード線WLeと奇数番目のワード線WLoについて別々に実行される場合のステップS104の消去ベリファイリードステップBVとなる。図10は、ビット線シールド方式を用いた場合のステップS104の消去ベリファイステップBVの動作波形である。時刻tBV100~tBV101の期間は、消去ベリファイステップBV開始時点の初期状態である。続いて、時刻tBV101~tBV102の期間において、選択ゲート線SGSを電圧Vsg例えば、3.5Vまで昇圧する。また、共通ソース線CELSRCを電圧VDD例えば、2.5Vまで充電する。続いて、時刻tBV102~tBV103の期間において、ワード線WL2~WL66を電圧Vcge例えば、0.5Vまで昇圧する。続いて、時刻tBV103~tBV105の期間において、選択ゲート線SGDを電圧Vsg例えば、3.5Vまで昇圧する。その結果、偶数番目のビット線BLeの電圧が変化する。このビット線BLeの電圧Vblが高くなればビット線BLeについてのメモリセルMCeの消去動作が完了したことになる。続いて、時刻tBV105~tBV106の期間において、ビット線BL及び共通ソース線CELSRCを例えば電圧VSS0Vまで放電させる。続いて、時刻tBV106~tBV200において、選択ゲート線SGS、SGD及びワード線WL2~WL66を例えば電圧VSS0Vまで放電させる。続く時刻tBV200~tBVeの期間は、奇数番目のビット線BLoについて時刻tBV100~tBV200の期間と同様の動作を実行する。以上が、ビット線シールド方式を用いた場合のステップS104の消去ベリファイリードステップBVとなる。本実施形態の場合、時刻tBV103~tBV105及びtBV203~tBV205の期間において、ワード線WL64及びWL66の電圧が、選択ゲート線SGS及びSGDの電圧に比べて低いことと、ウエルCPWELLの電圧が0Vであることに留意されたい。以上のステップS104の消去ベリファイリードステップBVによって、メモリセルMCに流れるセル電流にも依るが、メモリセルMCの閾値が概ね-0.5V~-1.5V程度よりも高いか低いかを検知することができる。ビット線シールド方式を用いた場合のステップS104の消去ベリファイステップBVは、動作方式によっては、偶数番目のワード線WLeと奇数番目のワード線WLoについて別々に実行されることもある。具体的には、図11に示すように、時刻tBV100~tBV300の期間において、偶数番目のワード線WLeについての消去ベリファイを実行し、時刻tBV300~tBVeの期間において、奇数番目のワード線WLoについての消去ベリファイを実行する。ここで、図11に示す時刻tBV100~tBV300の期間は、奇数番目のワード線WLoの動作波形を除き、図10に示す時刻tBV100~tBVeの期間と同じである。図11の場合、ワード線WLoは、時刻tBV102~tBV105及びtBV202~tBV205の期間において電圧Vread例えば、6Vまで昇圧される。また、図11に示す時刻tBV300~tBVeの期間は、偶数番目のワード線WLeの動作波形を除き、図10に示す時刻tBV100~tBVeの期間と同じである。図11の場合、ワード線WLeは、時刻tBV302~tBV305及びtBV402~tBV405の期間において電圧Vread例えば、6Vまで昇圧される。以上が、ビット線シールド方式を用いた場合であって、偶数番目のワード線WLeと奇数番目のワード線WLoとについて別々に実行される場合のステップS104の消去ベリファイリードステップBVとなる。ステップS104の消去ベリファイステップBV2は、電圧Vsrce又はVcgeが図8~図11に示す場合よりも高いことを除き、ステップS104の消去ベリファイステップBVと同じである。後述のステップS104の書き込みステップBP2では、消去されたメモリセルMCに対する過消去を防止するため、この消去されたメモリセルMCを少し書き戻す操作をする。そのため、消去ベリファイステップBV2では、そのベリファイリードとして、消去ベリファイの判定閾値電圧Vsrce又はVcgeと同じか又はやや高い閾値電圧でベリファイリードする。そして、判定閾値電圧を越えたメモリセルMCが所定の個数を越えた場合に書き込みステップBP2の書き込み書き戻しベリファイリードを完了させる。次に、ステップS104の書き込みステップBPの前提として、書き込みステップBP2について説明する。図12は、ブロック内の全てのワード線について一斉に書き込みをする場合のステップS104の書き込みステップBP2の動作波形である。時刻tBP100~tBP101の期間は、書き込みステップBP2開始時点の初期状態である。続いて、時刻tBP101~tBP102の期間において、共通ソース線CELSRC、選択ゲート線SGS及びSGDをそれぞれ電圧Vsrc例えば、2V、Vsgs例えば、1.5V、Vsgd例えば、2.5Vまで充電する。続いて、時刻tBP102~tBP103の期間において、ワード線WL2~WL66を電圧Vpass例えば、8Vまで充電する。続いて、時刻tBP103~tBP104の期間において、ワード線WL2~WL66をデータの書き込みに必要な電圧Vspgm例えば、13V程度まで充電する。また、書き込みしないビット線BLを電源電圧VDD例えば、2.5V、書き込みするビット線BLを例えば電圧VSS0Vまで充電する。続いて、時刻tBP104~tBP105の期間において、ワード線WL2~WL66を電圧Vpass例えば、8Vまで放電させる。続いて、時刻tBP105~tBP106の期間において、ビット線BLを例えば電圧VSS0Vまで放電させる。続いて、時刻tBP106~tBP107の期間において、ワード線WL2~WL66を例えば電圧VSS0Vまで放電させる。最後に、時刻tBP107~tBPeの期間において、共通ソース線CELSRC、選択ゲート線SGD及びSGSを例えば電圧VSS0Vまで放電させる。以上が、ブロック内の全てのワード線について一斉に書き込みをする場合のステップS104の書き込みステップBP2となる。本実施形態の場合、全てのワード線WL2~WL66が、時刻tBP103~tBP104の期間において、最も高い電圧例えば、13V程度になっていることに留意されたい。なお、図12に示す場合、時刻tBP100~tBP101の期間において別の充放電が追加される場合もある。また、ウエルCPWELLの電圧は0Vである。ステップS104の書き込みステップBPは、消去ステップBE前に実行されるステップであり、消去状態にあるメモリセルMCに対して書き込みを行い、等がメモリセルMCの閾値を書き込み状態のメモリセルMCと同程度まで高くするための動作である。この書き込みステップBPは、電圧Vspgm例えば、20Vが高い点を除き、ステップS104の書き込みステップBPと同じである。図13は、ステップS104の消去ステップBEの動作波形である。ここで、信号線SGSIN、SGDIN及びCG2~CG66は、それぞれ選択ゲート線SGS、SGD及びワード線WL2~WL66にロウデコーダ2aの転送トランジスタを介して接続されており、それぞれ選択ゲート線SGS、SGD及びワード線WL2~WL66を検知することができる信号線である。時刻tBE100~tBE101は、消去ステップBE開始時点の初期状態である。続いて、時刻tBE101~tBE102の期間において、選択ゲート線SGS、SGDを電源電圧VDD例えば、2.5V程度まで充電する共に、ワード線WL2~WL66を電圧Viso0.5V程度まで初期充電する。その際、選択ゲート線SGS、SGD及びワード線WL2~WL66は、ロウデコーダ2aの転送トランジスタの閾値落ちする電圧まで充電された後、転送トランジスタがカットオフすることによってフローティング状態になる。続いて、時刻tBE102~tBE106の期間において、ウエルCPWELLの電圧を消去に必要な電圧Vera例えば、20Vまで昇圧する。その結果、容量結合によって、図中破線に示すように、フローティング状態の選択ゲート線SGS、SGD及びワード線WL2~WL66が電圧Vera近傍まで昇圧される。また、メモリセルMC内の拡散層接合の順方向バイアスによって、図中破線に示すように、ビット線BL及び共通ソース線CELSRCも電圧Vera近傍まで昇圧される。続いて、時刻tBE106~tBE107の期間において、ウエルCPWELLを0Vまで放電させる。その結果、ビット線BL、共通ソース線CELSRC、選択ゲート線SGS、SGD及びワード線WL2~WL66が、時刻tBE102における電圧の近傍まで降圧される。最後に、時刻tBE107~tBEeの期間において、信号線SGSIN、SGDIN及びCG2~CG66を例えば電圧VSS0Vまで放電させる。その結果、ロウデコーダ2aの転送トランジスタを介して選択ゲート線SGS、SGD及びワード線WL2~WL66も0Vまで放電される。以上が、ステップS104の消去ステップBEとなる。本実施形態の場合、時刻tBE102~tBE106の期間において、ウエルCPWELLの電圧が電圧Vera例えば、15V~20V程度に昇圧されることに留意されたい。次に、ステップS106について説明する。ステップS106は、書き込みベリファイリードステップCV→書き込みステップCP→書き込みベリファイリードステップCV→以降、書き込みステップCP→書き込みベリファイリードステップCVの繰り返しの各ステップで実現されている。なお、ステップS106の最初と最後のステップは、書き込みステップCP及び書き込みベリファイリードステップCVのいずれの場合も有り得る。図14は、ステップS106の書き込みステップCPの動作波形である。時刻tCP100~tCP101は、書き込みステップCP開始時点の初期状態である。続いて、時刻tCP101~tCP102の期間において、共通ソース線CELSRC、選択ゲートSGS及びSGDをそれぞれ電圧Vsrc例えば、2V、Vsgs例えば、1.5V、Vsgd例えば、2.5Vまで充電する。続いて、時刻tCP102~tCP103の期間において、ワード線WL2~WL66を電圧Vpass例えば、8Vまで充電する。続いて、時刻tCP103~tCP104の期間において、特定ワード線WL66を特定データの書き込みに必要な電圧Vpgm例えば、20V程度まで充電する。また、書き込みしないビット線BLを電源電圧VDD例えば、2.5V、書き込みするビット線BLを例えば電圧VSS0Vまで充電する。続いて、時刻tCP104~tCP105の期間において、特定ワード線WL66を電圧Vpass例えば、8Vまで放電させる。続いて、時刻tCP105~tCP106の期間において、ビット線BLを例えば電圧VSS0Vまで放電させる。続いて、時刻tCP106~tCP107の期間において、ワード線WL2~WL66を例えば電圧VSS0Vまで放電させる。最後に、時刻tCP107~tCPeの期間において、共通ソース線CELSRC、選択ゲート線SGS及びSGDを例えば電圧VSS0Vまで放電させる。以上が、ステップS106の書き込みステップCEとなる。本実施形態の場合、時刻tCP103~tCP104において、特定ワード線WL66の電圧が一般ワード線WL2~WL65よりも高い電圧であることに留意されたい。なお、図14に示す場合、時刻tCP100~tCP101の期間において別の充放電が追加される場合もある。また、ウエルCPWELLの電圧は0Vである。図15は、ABL方式を用いた場合のステップS106の書き込みベリファイリードステップCVの動作波形である。時刻tCV100~tCV101の期間は、ステップS106の書き込みベリファイリードステップCV開始時点の初期状態である。続いて、時刻tCV101~tCV102の期間において、選択ゲート線SGS及びSGDを電圧Vsg例えば、3.5Vまで昇圧する。また、ワード線WL2~WL66を電圧Vread例えば、6Vまで昇圧する。その結果、ビット線BLと共通ソース線CELSRCが電気的に接続され、メモリセルMCのチャネル電位が初期化される。但し、時刻tCV101~tCV102の期間は、省略される場合もある。続いて、時刻tCV102~tCV103の期間において、特定ワード線WL66を例えば電圧VSS0Vまで放電させる。続いて、時刻tCV103~tCV104の期間において、ビット線BLを電圧Vbl例えば、0.5Vまで充電する。続いて、時刻tCV104~tCV105の期間において、特定ワード線WL66に特定データの読み出しに必要な電圧Vcgv例えば、0.5Vを印加する。その後、ビット線BLの電圧が変化する。この電圧の変化をページバッファ3のセンスアンプ回路SAで検知し、その結果、ビット線BLからの放電が検知されれば書き込み動作が完了したことになる。続いて、時刻tCV105~tCV106の期間において、ビット線BLを例えば電圧VSS0Vまで放電させる。最後に、時刻tCV106~tCVeの期間において、選択ゲート線SGD、SGS及びワード線WL3~WL66を例えば電圧VSS0Vまで放電させる。以上が、ABL方式を用いた場合のステップS106の書き込みベリファイリードCVとなる。本実施形態の場合、時刻tCV104~tCV105の期間において、特定ワード線WL66の電圧が、一般ワード線WL2~WL65の電圧に比べて低いことに留意されたい。なお、図15の場合、共通ソース線CELSRCを電圧VSS0Vよりも高い電圧で充電する場合もある。また、メモリセルMCが形成されたウエルCPWELLの電圧を電圧VSS0Vよりも高い電圧で充電する場合もある。この場合、概ねビット線BL、選択ゲート線SGS、SGD及びワード線WL2~WL66の電圧もその分だけ高くなる。図16は、ビット線シールド方式を用いた場合のステップS106の書き込みベリファイリードステップCVの動作波形である。時刻tCV100~tCV102の期間については、図15に示す場合と同様であるため説明を省略する。続いて、時刻tCV102~tCV103の期間において、選択ゲート線SGS及び特定ワード線WL66を例えば電圧VSS0Vまで放電させる。続いて、時刻tCV103~tCV104において、ビット線BLを電圧Vbl例えば、0.5Vまで充電する。続いて、時刻tCV104~tCV104 ́の期間において、特定ワード線WL66に特定データの読み出しに必要な電圧Vcgv例えば、0.5Vを印加する。続いて、時刻tCV104 ́~tCV105の期間において、選択ゲート線SGSを電圧Vsg例えば、0.5Vまで充電する。その後、ビット線BLの電圧が変化する。この電圧の変化をページバッファ3のセンスアンプ回路SAで検知し、その結果、ビット線BLからの放電が検知されれば書き込み動作が完了したことになる。続く時刻tCV105~tCVeの期間については、図33に示す場合と同様であるため説明を省略する。以上が、ビット線シールド方式を用いた場合のステップS106の書き込みベリファイリードステップCVとなる。本実施形態の場合、時刻tCV104 ́~tCV105の期間において、特定ワード線WL66の電圧が、一般ワード線WL2~WL65の電圧に比べて低いことに留意されたい。なお、図16に示す場合、共通ソース線CELSRCが電圧VSS0Vよりも高い電圧で充電する場合もある。また、メモリセルMCが形成されたウエルCPWELLの電圧を電圧VSS0Vよりも高い電圧で充電する場合もある。この場合、概ねビット線BL、選択ゲート線SGD、SGS及びワード線WL2~WL66の電圧もその分だけ高くなる。<書き込み期間中のシーケンス>ここでは、本実施形態に係る半導体記憶装置の書き込み期間中の動作シーケンスについて説明する。ここで、書き込み期間とは、特定のブロックの特定のページに対してデータの書き込みを行う書き込み動作と、この書き込み動作のための周辺回路の準備や後処理とを含む期間をいう。この期間は、典型的には、書き込みビジー信号がアクティブの期間と考えられるが、必ずしもこの期間と一致しなくても良い。図17は、書き込み期間中の動作シーケンスを示す図である。図中斜線で示されたステップS201、S204及びS206は、従来の書き込み期間中の動作シーケンスに相当するものである。但し、これらステップS201、S204及びS206における動作は、従来の場合と必ずしも一致するものではない。始めに、ステップS201では、コントローラ11を介して外部から書き込みするプレーン、ブロック及びページのアドレスとコマンドが入力される。このプレーン、ブロック及びページのアドレスは、I/Oバッファ9を介してロウアドレスレジスタ5a、カラムアドレスレジスタ5bに送信される。また、コマンドは、ロジック制御回路6を介してシーケンス制御回路7に送信される。続いて、ステップS202において、書き込み対象となるブロック以下、書き込みブロックと呼ぶが記憶する特定データをページバッファ3に読み出す。続いて、ステップS203において、ページバッファ3に保持された特定データをシーケンス制御回路7などの周辺回路のレジスタにセットする。続いて、ステップS204において、周辺回路のレジスタにセットされた特定データを用いて回路動作パラメータを調整した上で、この調整後の回路動作パラメータに応じて周辺回路を動作させ書き込みブロックのページにデータを書き込む書き込み動作。最後に、ステップS207において、周辺回路のレジスタに保持されている特定データを所定のデフォルト値にリセットし、書き込み期間を終了させるステップS208。以上のように、本実施形態では、ブロック毎に用意された特定データを用いて回路動作パラメータが調整されるため、ブロック毎に適切な書き込み動作を実現することができる。<本実施形態のまとめ>以上、本実施形態によれば、動作回路パラメータとは別に、ブロック毎の特定データを用いて消去動作或いは書き込み動作がなされるため、微細化が進んだ場合であっても信頼性ないしパフォーマンスの悪化が抑制された半導体記憶装置を提供することができる。また、特定データをメモリセルに記憶させるため、記憶可能な特定データを増やすことが容易であるばかりでなく、メモリセルが不揮発性の場合には、不慮の電源遮断に対する特定データ消滅のリスクを低減することができる。[第2の実施形態]第2の実施形態に係る半導体記憶装置の特定データの書き込み及び読み出し方法を説明する。特定データは、ブロックにおけるデータの書き込み動作、消去動作時の周辺回路の動作を適切にするものであり非常に高い信頼性が要求される。したがって、セル間干渉による特定メモリセルの閾値変動を抑制するため、1ビット/セルで特定データを記憶することが望ましい。また、第2の実施形態では、より信頼性を向上させるため、図18に示すように、特定データを取り扱う。図18に示す場合、1ビットの特定データA、B、をそれぞれN個例えば、8個1バイトの特定メモリセルに書き込んでおく。そして、N個の特定メモリセルから特定データを読み出した後、カラムデコーダ2bで多数決を取り、特定データA、B、を確定させる。以上、第2の実施形態によれば、第1の実施形態と同様の効果を有するばかりでなく、複数の特定メモリセルによって特定データを記憶しておくので、セル間干渉等によって一部の特定メモリセルの閾値が変動してしまった場合であっても、正常な特定データを読み出すことが可能である。[第3の実施形態]第3の実施形態は、セル間干渉による特定メモリセルの閾値変動を抑制する半導体記憶装置である。本実施形態では、図19に示すように、特定ワード線WLに接続されたメモリセルのうち偶数番目のビット線BLe及び偶数番目のビット線BLoの一方のビット線図19に示す場合、ビット線BLeで選択されるメモリセルを特定メモリセルとして用い、他方のビット線図19に示す場合、ビット線BLoで選択されるメモリセルは例えば消去状態Erのダミーセルとして用いる。1ビットの特定データA、B、を、第1の実施形態と同様、それぞれN個例えば、8個1バイトの特定メモリセルに書き込む場合、1ビットの特定データの記憶には、特定メモリセルとダミーセルとを合わせて合計2N個のメモリセルを要する。特定データの読み出しについては、第2の実施形態と同様であるため説明を省略する。以上、第3の実施形態によれば、第1及び第2の実施形態と同様の効果を有するばかりでなく、特定メモリセル間のダミーセルが配置されているため、第2の実施形態に比べて、セル間干渉の影響が少なく信頼性の高い特定データの記憶が可能になる。[第4の実施形態]第4の実施形態も、第2の実施形態と同様、セル間干渉による特定メモリセルの閾値変動を抑制する半導体記憶装置である。本実施形態は、図22に示すケース24及びケース34のように、複数の特定ワード線が隣接して配置されている場合に適用することができる。本実施形態では、ワード線方向に特定メモリセル及びダミーセルを交互に配置し、且つ、ビット線方向に特定メモリセルが隣接しないように配置する。図20の場合、2本の特定ワード線WL及びWL ́が配置されており、このうち特定ワード線WLについては、偶数番目のビット線BLeで選択されるメモリセルを特定メモリセルとして用い、奇数番目のビット線BLoで選択されるメモリセルを消去状態Erのダミーセルとして用いている。他方、特定ワード線WL ́については、奇数番目のビット線BLoで選択されるメモリセルを特定メモリセルとして用い、奇数番目のビット線BLeで選択されるメモリセルを消去状態Erのダミーセルとして用いている。特定データの読み出しについては、第2及び第3の実施形態と同様であるため説明を省略する。なお、特定データA、B、をそれぞれN個例えば、8個1バイトの特定メモリセルに書き込む場合、第3の実施形態と同様、1ビットの特定データの記憶には、特定メモリセルとダミーセルとを合わせて合計2N個のメモリセルを要する。以上、第4の実施形態によれば、第1及び第2の実施形態と同様の効果を得られるばかりでなく、ワード線方向及びビット線方向に隣接する特定メモリセル間のセル間干渉効果の増大を抑制しつつ、第3の実施形態よりも多くの特定データを扱うことができる。[側壁転写プロセス]ここでは、上記実施形態の説明でも触れた、本実施形態に係る半導体装置の製造にも用いることができる側壁転写プロセスについて補足する。先ず、ライン幅F/2、スペース幅F/2のL/Sパターンの形成する場合の側壁転写プロセスについて図21~図27を参照しながら説明する。ここで、Fはリソグラフィ技術の解像度による最小加工寸法を示している。始めに、図21に示すように、メモリセルや配線の材料からなる被加工膜110を形成した後、被加工膜110上にSiO2等からなる第1のマスク120及び第2のマスク130を順次積層する。更に、第2のマスク130の上面にスピンコート法などを用いてフォトレジスト140を塗布する。続いて、図22に示すように、フォトレジスト140にライン幅F、スペース幅FのL/Sパターンを露光する。続いて、図23に示すように、リソグラフィ技術を用いてフォトレジスト140のL/Sパターンを第2のマスク130に転写する。これによって、第2のマスク130にライン幅F、スペース幅FのL/Sパターンが形成される。続いて、図24に示すように、RIEReactiveIonEtching法によるスリミング技術を用いて第2のマスク130のラインの両側面をF/4ずつ除去する。これによって、第2のマスク130にライン幅F/2、スペース幅3/2FのL/Sパターンが形成される。続いて、図25に示すように、第2のマスク130のラインを芯材131として、その両側面にSiO2等からなる幅F/2の側壁151を形成する。続いて、図26に示すように、例えばDHF希フッ酸を用いたウェットエッチングによって芯材131を除去する。これによって、ライン幅F/2、スペース幅F/2ののL/Sパターン150が形成される。続いて、図27に示すように、RIE法などの異方性エッチングを用いて第1のマスク120に、ライン幅F/2、スペース幅F/2のL/Sパターンを形成する。その後、この第2のマスク120のL/Sパターンを用いたエッチングを施すことで、被加工膜110を最小加工寸法F/2で加工することができる。次に、ライン幅F/4、スペース幅F/4のL/Sパターンの形成する場合の側壁転写プロセスについて図28~図38を参照しながら説明する。始めに、図28に示すように、メモリセルや配線の材料からなる被加工膜210を形成した後、被加工膜210上にSiO2等からなる第1のマスク220、第2のマスク230及び第3のマスク240を順次積層する。更に、第3のマスク240の上面にスピンコート法などを用いてフォトレジスト250を塗布する。続いて、図29に示すように、フォトレジスト250にライン幅F、スペース幅FのL/Sパターンを露光する。続いて、図30に示すように、リソグラフィ技術を用いてフォトレジスト250のL/Sパターンを第3のマスク240に転写する。これによって、第3のマスク240にライン幅F、スペース幅FのL/Sパターンが形成される。続いて、図31に示すように、RIE法によるスリミング技術を用いて第3のマスク240のラインの両側面をF/4ずつ除去する。これによって、第3のマスク240にライン幅F/2、スペース幅3/2FのL/Sパターンが形成される。続いて、図32に示すように、第3のマスク240のラインを芯材241として、その両側面にSiO2等からなる幅F/2の側壁261を形成する。続いて、図33に示すように、例えばDHFを用いたウェットエッチングによって芯材241を除去する。これによって、ライン幅F/2、スペース幅F/2のL/Sパターン260が形成される。続いて、図34に示すように、RIE法などの異方性エッチングを用いて第2のマスク230に、ライン幅F/2、スペース幅F/2のL/Sパターンを形成する。続いて、図35に示すように、RIE法によるスリミング技術を用いて第2のマスク230のラインの両側面をF/8ずつ除去する。これよって、第2のマスク230にライン幅F/4、スペース幅3/4FのL/Sパターンが形成される。続いて、図36に示すように、第2のマスク230のラインを芯材231として、その両側面にSiO2等からなる幅F/4の側壁271を形成する。続いて、図37に示すように、例えばDHFを用いたウェットエッチングによって芯材231を除去する。これによって、ライン幅F/4、スペース幅F/4のL/Sパターン270が形成される。続いて、図38に示すように、RIE法などの異方性エッチングを用いて第1のマスク220に、ライン幅F/4、スペース幅F/4のL/Sパターンを形成する。その後、この第1のマスク220のL/Sパターンを用いたエッチングを施すことで、被加工膜210を最小加工寸法F/4で加工することができる。以上、図21~図27、図28~図38を用いて説明したように、側壁転写プロセスを繰り返し行うことで、最小加工寸法を1/2ずつに微細化していくことが可能となる。[その他]以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。