第1導電形の第1半導体領域と、前記第1半導体領域の主面上に設けられた第2導電形の第2半導体領域と、前記第2半導体領域の上に設けられた第1導電形の第3半導体領域と、前記第3半導体領域及び前記第2半導体領域を貫通し前記第1半導体領域に至るトレンチの内側に設けられ、前記主面に沿った第1方向に延在する制御電極と、前記第3半導体領域と導通し、前記トレンチの外側に設けられた第1主電極と、前記第1主電極と導通し、前記トレンチの内側で前記制御電極と離間して設けられた内部電極と、前記トレンチの内壁と前記第1主電極とのあいだ、及び前記トレンチの内壁と前記内部電極とのあいだ、に設けられた絶縁領域と、を備え、前記主面に沿った方向で前記第1方向と直交する方向を第2方向、前記主面と直交する方向を第3方向として、前記内部電極は、第1内部電極部と、前記第1内部電極部よりも前記第3の方向に沿った長さが短い第2内部電極部と、を有し、前記第1内部電極部は、前記トレンチの内側の中央部分において、前記制御電極よりも前記トレンチの底面側の第1領域に設けられた部分を有し、前記第2内部電極部は、前記トレンチの内側で、前記第1領域と、前記第1主電極と、のあいだの第2領域に設けられ、前記第2方向に対向する前記トレンチの各内壁と、前記第1内部電極部と、のあいだで、前記第1内部電極部と離間してそれぞれ設けられ、前記第2方向において、前記第1内部電極部と前記トレンチの内壁との間隔が、前記第2内部電極部と前記トレンチの内壁との間隔よりも広いことを特徴とする半導体装置。第1導電形の第1半導体領域と、前記第1半導体領域の主面上に設けられた第2導電形の第2半導体領域と、前記第2半導体領域の上に設けられた第1導電形の第3半導体領域と、前記第3半導体領域及び前記第2半導体領域を貫通し前記第1半導体領域に至るトレンチの内側に設けられ、前記主面に沿った第1方向に延在する制御電極と、前記第3半導体領域と導通し、前記トレンチの外側に設けられた第1主電極と、前記第1主電極と導通し、前記トレンチの内側で前記制御電極と離間して設けられた内部電極と、前記トレンチの内壁と前記第1主電極とのあいだ、及び前記トレンチの内壁と前記内部電極とのあいだ、に設けられた絶縁領域と、を備え、前記内部電極は、前記トレンチの内側で、前記制御電極よりも前記トレンチの底面側の第1領域に設けられる第1内部電極部と、前記トレンチの内側で、前記第1領域と、前記第1主電極と、のあいだの第2領域に設けられる第2内部電極部と、を有し、前記主面に沿った方向で、前記第1方向と直交する第2方向において、前記第1内部電極部と前記トレンチの内壁との間隔が、前記第2内部電極部と前記トレンチの内壁との間隔よりも広いことを特徴とする半導体装置。前記第2内部電極部は、前記第1内部電極部と、前記トレンチの内壁と、のあいだで、前記第1内部電極部と離間して設けられたことを特徴とする請求項2記載の半導体装置。前記第1内部電極部は、前記トレンチの中央部分に配置され、前記第2内部電極部は、前記第2方向に対向する前記トレンチの各内壁と、前記第1内部電極部と、のあいだにそれぞれ設けられたことを特徴とする請求項2または3に記載の半導体装置。前記第1内部電極部は、前記主面と直交する第3方向に沿って第1の長さで設けられ、前記第2内部電極部は、前記第3方向に沿って前記第1の長さよりも短い第2の長さで設けらたことを特徴とする請求項2~4のいずれか1つに記載の半導体装置。第1導電形の第1半導体領域と、前記第1半導体領域の主面上に設けられた第2導電形の第2半導体領域と、前記第2半導体領域の上に設けられた第1導電形の第3半導体領域と、前記第3半導体領域、前記第2半導体領域及び前記第1半導体領域に形成されたトレンチの内側に設けられ、前記主面に沿った第1方向に延在する制御電極と、前記第2半導体領域と導通し、前記トレンチの外側に設けられた第1主電極と、前記トレンチの内側で前記第1主電極と離間して前記第1主電極よりも前記トレンチの底面側に設けられた内部電極と、前記トレンチの内壁と前記制御電極とのあいだ、及び前記トレンチの内壁と前記内部電極とのあいだ、に設けられた絶縁領域と、を備え、前記絶縁領域は、前記トレンチの内側で前記制御電極よりも前記トレンチの底面側の第1領域に含まれる第1絶縁領域と、前記トレンチの内側で、前記第1領域と、前記第1主電極と、のあいだの第2領域に含まれる第2絶縁領域と、を有し、前記第2絶縁領域の誘電率は、前記第1絶縁領域の誘電率よりも高いことを特徴とする半導体装置。第1導電形の第1半導体領域にトレンチを形成する工程と、前記トレンチの内側に絶縁領域を介して第1内部電極部を形成する工程と、前記トレンチの内壁と、前記第1内部電極部と、のあいだの前記絶縁領域内であって、前記第1内部電極部よりも前記トレンチ内の浅い位置に第2内部電極部を形成する工程と、前記トレンチ内の前記第2内部電極部よりも前記トレンチの開口側に、前記第2内部電極部及び前記第1内部電極部と離間して制御電極を形成する工程と、前記トレンチに隣接した前記第1半導体領域の主面側であって、前記制御電極と対向する位置に第2導電形の第2半導体領域を形成し、前記第2半導体領域の一部に、第1導電形の第3半導体領域を形成する工程と、前記トレンチの外側に設けられ、前記第3半導体領域、前記第1内部電極部及び前記第2内部電極部と導通する第1主電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。本発明の実施形態は、低いオン抵抗を維持したまま、耐圧の向上を図ることができる半導体装置及びその製造方法を提供する。実施形態に係る半導体装置は、第1導電形の第1半導体領域と、第1半導体領域の主面上に設けられた第2導電形の第2半導体領域と、第2半導体領域の上に設けられた第1導電形の第3半導体領域と、制御電極と、第1主電極と、内部電極と、絶縁領域と、を備える。制御電極は、第3半導体領域及び第2半導体領域を貫通し第1半導体領域に至るトレンチの内側に設けられる。制御電極は、主面に沿った第1方向に延在する。第1主電極は、第3半導体領域と導通し、トレンチの外側に設けられる。内部電極は、第1主電極と導通し、トレンチの内側で制御電極と離間し設けられ、制御電極よりもトレンチの底面側に設けられた部分を含む。絶縁領域は、トレンチの内壁と第1主電極とのあいだ、及びトレンチの内壁と内部電極とのあいだ、に設けられる。主面に沿った方向で第1方向と直交する方向を第2方向、主面と直交する方向を第3方向として、内部電極は、第1内部電極部と、第1内部電極部よりも第3の方向に沿った長さが短い第2内部電極部と、を有する。第1内部電極部は、トレンチの内側の中央部分において、制御電極よりもトレンチの底面側の第1領域に設けられた部分を有する。第2内部電極部は、トレンチの内側で、第1領域と、第1主電極と、のあいだの第2領域に設けられ、第2方向に対向するトレンチの各内壁と、第1内部電極部と、のあいだで、第1内部電極部と離間してそれぞれ設けられる。第2方向において、第1内部電極部とトレンチの内壁との間隔は、第2内部電極部とトレンチの内壁との間隔よりも広い。また、他の実施形態に係る半導体装置の製造方法は、第1導電形の第1半導体領域にトレンチを形成する工程と、トレンチの内側に絶縁領域を介して第1内部電極部を形成する工程と、トレンチの内壁と、第1内部電極部と、のあいだの絶縁領域内であって、第1内部電極部よりもトレンチ内の浅い位置に第2内部電極部を形成する工程と、トレンチ内の第2内部電極部よりもトレンチの開口側に、第2内部電極部及び第1内部電極部と離間して制御電極を形成する工程と、トレンチに隣接した第1半導体領域の主面側であって、制御電極と対向する位置に第2導電形の第2半導体領域を形成し、第2半導体領域の一部に、第1導電形の第3半導体領域を形成する工程と、トレンチの外側に設けられ、第3半導体領域、第1内部電極部及び第2内部電極部と導通する第1主電極を形成する工程と、を備えている。以下、本発明の実施形態を図に基づき説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。また、以下の説明では、一例として、第1導電形をn形、第2導電形をp形とした具体例を挙げる。第1の実施形態図1は、第1の実施形態に係る半導体装置の構成を例示する模式図である。図2は、第1の実施形態に係る半導体装置の模式的平面図である。先ず、図2に基づき、本実施形態に係る半導体装置110の平面構成を説明する。図2に表したように、半導体装置110は、セル領域A及びセル領域Aを囲む終端領域Bを備える。セル領域Aは、半導体素子として機能する素子部100を含む。素子部100の制御電極50は、セル領域A内で主面に沿って延在している。ここで、制御電極50が延在する方向をY軸方向第1方向とする。また、主面に沿った方向でY方向と直交する方向をX軸方向第2方向とする。また、X軸及びY軸と直交する方向をZ軸方向第3方向ということにする。また、Z軸方向のうち、第1半導体領域10から第2半導体領域20に向かう方向を上上側、その反対方向を下下側ということにする。セル領域A内には、複数本の制御電極50がX軸方向に所定の間隔で形成される。制御電極50は、Y軸方向に延在するトレンチ15内に設けられる。図2に表した例では、1つのトレンチ15内に1つの制御電極50が示されているが、1つのトレンチ15内に複数例えば、2つの制御電極50が設けられていてもよい。終端領域Bには、ガードリング電極201が設けられる。ガードリング電極201は、セル領域Aの周辺を囲むように設けられている。ガードリング電極201は、必要に応じて複数本設けられている。最外周のガードリング電極201の外側には、EQPREquivalentPotentialRing:等価電位リング電極202が設けられている。次に、図1に基づき、実施形態に係る半導体装置110の断面構造を説明する。図1では、図2に例示する制御電極50の部分をX軸方向に切断し、Y軸方向にみた断面を示している。半導体装置110は、第1導電形の第1半導体領域10と、第2導電形の第2半導体領域20と、第1導電形の第3半導体領域30と、制御電極50と、第1主電極60と、内部電極62と、絶縁領域40と、を備える。実施形態に係る半導体装置110は、トレンチゲート型のMOSFETである。第1半導体領域10は、例えばn形ドリフト層である。第1半導体領域10は、例えばn形n形よりも不純物濃度が高いシリコンによる基板11の上に形成される。第2半導体領域20は、第1半導体領域10の主面10a上に設けられる。第2半導体領域20は、例えばp形ベース層である。第3半導体領域30は、第2半導体領域20の上に設けられる。第3半導体領域30は、例えばn形ソース層である。この第1半導体領域10、第2半導体領域20及び第3半導体領域30には、トレンチ15が形成されている。トレンチ15は、Z軸方向に沿って、第3半導体領域30から第1半導体領域10の途中まで設けられる。制御電極50は、例えばゲート電極である。制御電極50は、トレンチ15の内側に設けられ、Y軸方向に沿って延在している。図1に例示した半導体装置110では、1つのトレンチ15の内側に、2本の制御電極50が設けられている。制御電極50は、第2半導体領域20におけるトレンチ15の内壁15aから露出する部分と対向して配置される。制御電極50とトレンチ15の内壁15aとのあいだには絶縁領域40が設けられる。この絶縁領域40がゲート絶縁膜として機能する。第1主電極60は、例えばソース電極である。第1主電極60は、第3半導体領域30と導通し、トレンチ15の外側に設けられる。すなわち、第1主電極60は、トレンチ15の上に設けられ、制御電極50とは絶縁領域40を介して分離されている。内部電極62は、第1主電極60と導通する。すなわち、内部電極62は、第1主電極60と同電位になる。内部電極62は、トレンチ15の内側で制御電極50と離間して設けられる。内部電極62は、トレンチ15内において制御電極50よりもトレンチ15の底面15b側に設けられる部分を有する。内部電極62は、トレンチ15内において、制御電極50との間隔を保った状態で、Y軸方向に延在している。半導体装置110においては、内部電極62は、第1内部電極部621と、第2内部電極部622と、を有する。第1内部電極部621は、トレンチ15の内側で制御電極50よりもトレンチ15の底面15bの側の第1領域A1に設けられる。第2内部電極部622は、トレンチ15の内側で、第1領域A1と、制御電極50と、のあいだの第2領域A2に設けられる。図1に例示した内部電極62では、第1内部電極部621は、Z軸方向において制御電極50の位置から第2内部電極部622の位置よりもトレンチ15の底面15b側まで、第1の長さで形成される。第1内部電極部621は、例えば、トレンチ15内の中央部に配置されている。したがって、第1内部電極部621の底面15b側の一部が第1領域A1に含まれる。第2内部電極部622は、Z軸方向に第1の長さよりも短い第2の長さで形成される。第2内部電極部622は、第2領域A2内において、第1内部電極部621と、トレンチ15の内壁15aと、のあいだに配置されている。トレンチ15内において、第2内部電極部622は、第1内部電極部621と、離間して設けられている。また、図1に例示した半導体装置110では、X軸方向に対向するトレンチ15の各内壁15aと、第1内部電極部621と、のあいだに、それぞれ第2内部電極部622が設けられている。また、半導体装置110では、例えば基板11の下側に、第2主電極70が設けられている。第2主電極70は、例えばドレイン電極である。本実施形態に係る半導体装置110では、Y軸方向において、第1内部電極部621とトレンチ15の内壁15aとの間隔が、第2領域A2とトレンチ15の内壁15aとの間隔よりも広い。これにより、トレンチ15に接する第1半導体領域10n形ドリフト層内の電界のうち、トレンチ15と平行な成分Z軸方向の成分の極大値の数が、3つ以上発生することになる。耐圧は、電界強度のZ軸方向に沿った積分値によって決まる。したがって、このように、上記極大値の数が3つ以上発生すると、上記極大値の数が2つの場合に比べて電界強度の積分値が大きくなり、耐圧を高めることができる。図3は、内部電極とトレンチとの間隔を説明する模式図である。図3では、Y軸方向にみたトレンチの断面を模式的に表している。なお、以下の図3を用いた説明では、第1内部電極部621に対して一方側の第2内部電極部622を例として説明するが、他方側の第2内部電極部622も同様である。図3において、第1領域A1における第1内部電極部621と、トレンチ15の内壁15aと、のX軸方向に沿った間隔を、間隔d1とする。また、第2領域A2における第2内部電極部622と、トレンチ15の内壁15aと、のX軸方向に沿った間隔を、間隔d2とする。また、制御電極50と、トレンチ15の内壁15aと、のX軸方向に沿った間隔を、間隔d3とする。ここで、間隔d3は、ゲート絶縁膜の厚さに相当する。半導体装置110では、間隔d1が、間隔d2よりも広くなっている。また、間隔d2は、間隔d3以上になっている。ここで、隙間d1及びd2は、Z軸方向の位置によって段階的または連続的に変化していてもよい。間隔d1及びd2がZ軸方向の位置によって変化する場合には、それぞれ平均の値を間隔d1及びd2というものとする。半導体装置110では、間隔d1及びd2がZ軸方向の位置によって変化する場合でも、一定となる場合でも、間隔d1は、間隔d2よりも広くなっている。このような内部電極62を設けた半導体装置110において、ソース電極である第1主電極60と、ドレイン電極である第2主電極70と、の間に電圧VdsVds>0ボルトVを印加すると、内部電極62と対向する第1半導体領域10n形ドリフト層内に空乏層が拡がる。空乏層は、第2半導体領域20p形ベース層から、第1半導体領域10の内部電極62と対向する領域までつながる。この結果、トレンチ15に沿った方向Z軸方向に十分長い距離で有限な電界分布が発生する。この電界強度の積分値である電圧が耐圧となる。本実施形態では、内部電極62の間隔d1が間隔d2よりも広くなっていることで、この電界分布のZ軸方向の成分の極大値の数が、3つ以上発生することになる。このように、上記極大値の数が増加することで、電界強度の積分値で決まる耐圧が向上することになる。図4及び図5は、電界分布を例示する模式図である。図4は、本実施形態に係る半導体装置110での電界分布を例示している。図5は、参考例に係る半導体装置190での電界分布を例示している。各図において、aは半導体装置の模式的断面図、bは電圧VdsVds>0Vを印加した際の半導体装置の位置x1における深さ方向Z軸方向に対する電界強度Ecrを示している。ここで、図5に表した参考例に係る半導体装置190では、図4に表した本実施形態の半導体装置110の第2内部電極部622が設けられていない。その他の構成は半導体装置110と同様である。図5に表したように、参考例に係る半導体装置190では、ゲート電極である制御電極50の下側の端部に対応した位置z1と、内部電極62の下側の端部に対応した位置z2とにおいて電界が集中する。したがって、位置z1で電界分布のピークpk1が発生し、位置z2で電界強度のピークpk2が発生する。このように2つのピークpk1及びpk2が発生すると、2つのピークpk1及びpk2のあいだに電界強度の谷間が発生する。半導体装置190における電界強度の積分値をS2とする。一方、図4に表したように、本実施形態に係る半導体装置110では、半導体装置190と同様に、ゲート電極である制御電極50の下側の端部に対応した位置z1と、内部電極62の下側の端部に対応した位置z2とにおいて電界が集中するものの、第2内部電極部622の下側の端部に対応した位置z3でも電界が集中する。半導体装置110では、電界の谷間が発生する位置に第2内部電極部622が設けられているため、この位置z3でも電界強度を高めることができる。したがって、半導体装置110では、位置z1及びz2で2つのピークpk1及びpk2が発生するとともに、これらの間である位置z3でもピークpk3が発生する。この3箇所のピークpk1、pk2及びpk3によって、電界強度の谷間が抑制される。半導体装置110における電界強度の積分値をS1とすると、積分値S1は、半導体装置190における電界強度の積分値S2よりも大きくなる。したがって、半導体装置110では、半導体装置190に比べて耐圧を向上できることになる。発明者の解析によると、半導体装置110では、特に100V以上の耐圧仕様において顕著な効果を得られることが分かった。すなわち、半導体装置190のように、電界分布に2つのピークpk1及びpk2が発生し、ピークpk1及びpk2間に谷間が発生する構造では、第1半導体領域10n形ドリフト層の不純物濃度を最適化するとともに、第1半導体領域10の膜厚を厚くすることによって高耐圧化を図っている。ここで、高耐圧化を図るために第1半導体領域10の膜厚を厚くすると、電界分布での両ピークpk1及びpk2間が離れるとともに、谷間の電界強度が低下し、その積分値S2である耐圧を十分に向上できない。一方、本実施形態の半導体装置110のように、電界分布に3つのピークpk1、pk2及びpk3が発生することで谷間が抑制され、積分値S1を大きくすることができる。これにより、十分な耐圧を得ることが可能になる。本実施形態に係る半導体装置110において、n形ドリフト層である第1半導体領域10の不純物濃度を2.5×1016cm-3にした場合、単位面積当たりのオン抵抗30ミリオームmΩmm2、耐圧115Vを得ることができる。ここで、半導体装置190において、半導体装置110と同じ耐圧115Vを得るため、第1半導体領域10の不純物濃度及び膜厚を最適化した場合、単位面積当たりのオン抵抗は40mΩmm2となる。本実施形態に係る半導体装置110では、n形ドリフト層である第1半導体領域10の不純物濃度を高く設定しても、第1半導体領域10に有効な空乏層を形成することができ、高耐圧かつ低オン抵抗のMOSFETを提供できるようになる。第2の実施形態次に、第2の実施形態の説明を行う。第2の実施形態は、半導体装置110の製造方法である。図6~図8は、半導体装置の製造方法を例示する模式的断面図である。先ず、図6aに表したように、基板11の上に第1半導体領域10を形成する。基板11は、例えばn形シリコンAs濃度:2×1019cm-3である。その後、第1半導体領域10の主面10aに熱酸化膜40aを例えば500ナノメートルnmの厚さで形成する。次に、図6bに表したように、第1半導体領域10の主面10a側にトレンチ15を形成する。すなわち、第1半導体領域10の主面10a側に、レジスト図示せずを形成し、トレンチ15を形成する位置に開口を設ける。そして、レジストをマスクとして、例えばRIEReactiveIonEtchingで第1半導体領域10をエッチングし、トレンチ15を形成する。その後、レジストを剥離する。トレンチ15のX軸方向に沿った幅は、約1マイクロメートルμmである。また、複数のトレンチ15を形成する場合のX軸方向に沿ったピッチは、約2.8μmである。次に、図6cに表したように、第1半導体領域10の主面10a、トレンチ15の内壁15a及び底面15bに熱酸化膜40bによる絶縁領域40を形成する。トレンチ15内の熱酸化膜40bの厚さは、間隔d1になる。次いで、図6dに表したように、熱酸化膜40bによる絶縁領域40を介してトレンチ15内に第1内部電極部621を形成する。第1内部電極部621には、例えばポリシリコンが用いられる。次に、図6eに表したように、熱酸化膜40bの一部をエッチングする。このエッチングによって、第1半導体領域10の主面10aからトレンチ15の内壁15aの途中まで熱酸化膜40bが除去される。第1内部電極部621はエッチングされないため、上側の一部が露出する状態になる。次に、図6fに表したように、第1半導体領域10の主面10a、トレンチ15の内壁15aの露出部分及び第1内部電極部621の露出部分に熱酸化膜40cを形成する。第1内部電極部621の両側には、熱酸化膜40cが形成されなかった凹部17が残される。凹部17内の熱酸化膜40cの厚さは、間隔d2になる。次に、図7aに表したように、凹部17内に導電膜622Aを形成する。導電膜622Aは、後に第2内部電極部622になる材料である。導電膜622Aには、例えばポリシリコンが用いられる。次に、図7bに表したように、導電膜622Aをエッチングして、第2内部電極部622を形成する。第2内部電極部622と、トレンチ15の内壁15aと、のあいだには、先の工程で形成した熱酸化膜40cが介在する。したがって、この熱酸化膜40cの厚さが、間隔d2になる。次に、図7cに表したように、第2内部電極部622の上に酸化膜40dを形成する。この酸化膜40dには、例えばCVDChemicalVaporDepositionによるシリコン酸化膜が用いられる。次に、図7dに表したように、第2内部電極部622の上の酸化膜40dをエッチングする。このエッチングによって、第2内部電極部622上に酸化膜40dの一部が残される。この残った酸化膜40dの膜厚が、第2内部電極部622と、その後に形成する制御電極50と、の間隔になる。この間隔は、約0.2μm以上である。第2内部電極部622と制御電極50との間隔を約0.2μm以上設けることで、第2内部電極部622と制御電極50とのあいだの容量が低減される。次に、図7eに表したように、露出していたトレンチ15の内壁15a及び第1内部電極部621の表面に熱酸化膜40eを形成する。トレンチ15の内壁15aに形成される熱酸化膜40eは、ゲート酸化膜になる。第1内部電極部621の両側には、熱酸化膜40eが形成されなかった凹部18が残される。次に、図7fに表したように、凹部18内に制御電極50を形成する。制御電極50には、例えばポリシリコンが用いられる。次に、図8aに表したように、ベース領域である第2半導体領域20を形成する。すなわち、第1半導体領域10にイオン注入を行い、アニールによって拡散させてp形のベース領域である第2半導体領域20を形成する。次に、図8bに表したように、トレンチ15の上にレジストパターンR1を形成し、このレジストパターンR1をマスクにしてイオン注入を行う。これにより、第2半導体領域20の上にn形のソース領域である第3半導体領域30を形成する。その後、レジストパターンR1を剥離する。次いで、図8cに表したように、層間絶縁膜40fをトレンチ15の上、及び第3半導体領域30の上に形成する。層間絶縁膜40fは、例えばCVDによって0.5μmの厚さで形成する。次に、図8dに表したように、層間絶縁膜40fの上にレジストパターンR2を形成し、このレジストパターンR2をマスクとして層間絶縁膜40fの一部をエッチングする。そして、層間絶縁膜40fがエッチングされることで露出した部分にコンタクト層を形成するためのイオン注入を行う。その後、レジストパターンR2を剥離する。次に、図8eに表したように、先の工程でイオン注入した不純物イオンをアニールによって拡散させる。そして、図8fに表したように、第2半導体領域20及び第3半導体領域30と導通する第1主電極60を形成する。第1主電極60には、例えばアルミニウムが用いられる。また、基板11の裏面に第2主電極70を形成する。電極を形成した後は、シンター処理することで電極と半導体領域とのオーミック接触を得る。これにより、半導体装置110が完成する。このようにして完成した半導体装置110では、トレンチ15内の第1内部電極部621及び第2内部電極部622を容易に形成することが可能になる。また、第1内部電極部621とトレンチ15の内壁b15aとの間隔d1や、第2内部電極部622とトレンチ15の内壁15aとの間隔d2を、正確に設定することが可能になる。第3の実施形態図9は、第3の実施形態に係る半導体装置を説明する模式的断面図である。図9に表したように、第3の実施形態に係る半導体装置120では、内部電極62の第1内部電極部621と第2内部電極部622とが一体的に形成されている。すなわち、半導体装置120では、第2内部電極部622のX軸方向に沿った幅が、第1内部電極部621のX軸方向に沿った幅よりも広く設けられる。つまり、一体的に形成された内部電極62の幅は、制御電極50に近い側で広く、トレンチ15の底面15bに近い側で狭くなっている。これにより、第1内部電極部621とトレンチ15の内壁15aとの間隔d1が、第2内部電極部622とトレンチ15の内壁15aとの間隔d2よりも広くなる。このような半導体装置120でも、半導体装置110と同様な電界分布を得ることができる。すなわち。ソース電極である第1主電極60と、ドレイン電極である第2主電極70と、の間に電圧VdsVds>0ボルトVを印加した際、図4に表したように、電界分布のZ軸方向の成分の極大値の数が3つ発生する。これによって、耐圧の向上を図ることができるようになる。なお、半導体装置120では、内部電極62において、第1内部電極部621の幅及び第2内部電極部622の幅によって、上記の間隔d1及びd2を設定しているが、第1内部電極部621及び第2内部電極部622の幅の少なくともいずれかを、制御電極50の側からトレンチ15の底面15bの側にかけて漸減段階的または連続的に狭くするようにしてもよい。この場合、Z軸方向に沿って変化する間隔の平均を間隔d1及びd2というものとする。これにより、電界分布のピークの数をさらに増加させることができる。また、間隔の設定次第では、電界分布に谷間を発生させずにすむ。これによって、耐圧の更なる向上を図ることができる。第4の実施形態図10は、第4の実施形態に係る半導体装置を説明する模式的断面図である。図10に表したように、第4の実施形態に係る半導体装置130では、内部電極62とトレンチ15の内壁15aとのあいだに設けられた絶縁領域40の誘電率を第1領域A1と第2領域A2とで変化させている。すなわち、トレンチ15内の絶縁領域40は、第1領域A1に含まれる第1絶縁領域401と、第2領域A2に含まれる第2絶縁領域402と、を有する。そして、第2絶縁領域402の誘電率を、第1絶縁領域401の誘電率よりも高くしている。ここで、内部電極62とトレンチ15の内壁15aとの間隔が同じであった場合、これらの間に介在する絶縁領域40の誘電率が高いほど、図4に表した電界強度が強くなる。したがって、誘電率が同じ絶縁領域40を用いた場合、内部電極62における制御電極50側とトレンチ15の底面15bとのあいだで、電界強度が低くなる部分について、電界強度が高くなる部分よりも誘電率を高くする。これにより、電界強度の落ち込みを抑制することが可能になる。第4の実施形態に係る半導体装置130において、第2絶縁領域402の誘電率を、第1絶縁領域401の誘電率よりも高くすることで、半導体装置110と同様な電界分布を得ることができる。すなわち。ソース電極である第1主電極60と、ドレイン電極である第2主電極70と、の間に電圧VdsVds>0ボルトVを印加した際、図4に表したように、電界分布のZ軸方向の成分の極大値の数が3つ発生する。これによって、耐圧の向上を図ることができるようになる。半導体装置130のように、絶縁領域40の場所によって誘電率を変化させるには、図6eに表したように、熱酸化膜40bの一部をエッチングして、トレンチ15内の熱酸化膜40bをトレンチ15の開口部よりも下にする。この残った熱酸化膜40bが第1絶縁領域401になる。その後、残った熱酸化膜40bの上に熱酸化膜40bよりも誘電率の高い材料を積層する。この積層した部分が第2絶縁領域402になる。例えば、第1絶縁領域401の材料としてSiO2を用いた場合、第2絶縁領域402の材料としてSiO2よりも誘電率の高いアルミナ例えば、Al2O3やHfO2等の材料を用いる。なお、絶縁領域40の誘電率としては、制御電極50の側からトレンチ15の底面15bの側に向けて漸減するように設けてもよい。この場合、Z軸方向に沿って変化する誘電率の平均を、第1絶縁領域401の誘電率及び第2絶縁領域402の誘電率というものとする。これにより、電界分布のピークの数をさらに増加させることができる。また、誘電率の設定次第では、電界分布に谷間を発生させずに済む。これによって、耐圧の更なる向上を図ることができる。以上説明したように、実施形態に係る半導体装置及びその製造方法によれば、低いオン抵抗を維持したまま、耐圧の向上を図ることができる。なお、上記に本実施の形態及びその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、前述の各実施の形態および各変形例においては、第1の導電形をn形、第2の導電形をp形として説明したが、本発明は第1の導電形をp形、第2の導電形をn形としても実施可能である。また、実施形態では示していないスーパージャンクション構造を用いたMOSFETであっても適用可能である。さらにまた、前述の各実施の形態および各変形例においては、半導体としてシリコンSiを用いたMOSFETを説明したが、半導体としては、例えばシリコンカーバイトSiC若しくは窒化ガリウムGaN等の化合物半導体、又は、ダイアモンド等のワイドバンドギャップ半導体を用いることもできる。さらにまた、前述の各実施の形態および各変形例においては、MOSFETである例を示したが、これ以外でも、例えば、MOSFETとSBDSchottkyBarrierDiodeとの混載素子、又はIGBTInsulatedGateBipolarTransistorなどの素子でも適用可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。