"外部からの入力信号を受ける外部接続端子と、前記外部接続端子に接続される差動増幅回路とを有し、前記差動増幅回路は、前記外部端子からの入力信号を受ける第1の差動入力部と、基準電圧を受ける第2の差動入力部と前記第1の差動入力部の電流と前記第2の差動入力部の電流を受けるテイル電流源を有し、前記第1の差動入力部側の電流を検出して前記テイル電流源にフィードバックし、前記テイル電流源に流れるテイル電流を制御する半導体集積回路装置。前記第1の差動入力部側の電流を抵抗により電圧に変換して前記テイル電流源にフィードバックする請求項1記載の半導体集積回路装置。前記第1の差動入力部および前記第2の差動入力部をそれぞれ構成する第1および第2のトランジスタと、前記第1および前記第2のトランジスタのテイル電流源用として用いられる第3のトランジスタと、前記第1のトランジスタに流れる電流を検出する電流検出部とを有し、前記第3のトランジスタは、前記電流検出部が検出した電流に基づいて、前記テイル電流源におけるテイル電流の電流量を制御する請求項1記載の半導体集積回路装置。前記電流検出部は、前記第1のトランジスタに流れる電流を電圧に変換する抵抗を有し、前記第3のトランジスタは、前記抵抗が変換した電圧に基づいて前記テイル電流源におけるテイル電流の電流量を制御する請求項3記載の半導体集積回路装置。前記第3のトランジスタと電源電圧が印加される電源線との間に接続され、ゲートに前記差動増幅回路の動作を許可する動作許可信号が入力される第4のトランジスタを有し、前記第4のトランジスタは、前記動作許可信号がアクティブの際にオン状態となり、前記差動増幅回路を動作させる請求項3または4記載の半導体集積回路装置。さらに、前記差動増幅回路から出力された出力信号、および前記出力信号の反転信号がそれぞれ入力され、前記出力信号と前記反転信号との遅延差が略なくなるように調整して前記出力信号及び前記反転信号を出力する遅延時間調整回路を有する請求項1~5のいずれか1項に記載の半導体集積回路装置。差動信号のうちの第1の信号を受ける第1の外部接続端子と、前記差動信号のうちの前記第1の信号の反転信号である第2の信号を受ける第2の外部接続端子と、前記第1の外部接続端子から前記第1の信号を受ける第1の差動入力部及び基準電圧を受ける第2の差動入力部を有し、前記第1の信号と前記基準電圧との差動増幅を行う第1の差動増幅回路と、前記第2の外部接続端子から前記第2の信号を受ける第3の差動入力部及び前記基準電圧を受ける第4の差動入力部を有し、前記第2の信号と前記基準電圧との差動増幅を行う第2の差動増幅回路と、を備える半導体集積回路装置。前記第1の差動増幅回路は、前記第1の差動入力部側の電流を検出して前記第1の差動増幅回路の第1のテイル電流源にフィードバックし、前記第1のテイル電流源におけるテイル電流を制御し、前記第2の差動増幅回路は、前記第3の差動入力部側の電流を検出して前記第2の差動増幅回路の第2のテイル電流源にフィードバックして前記第2のテイル電流を制御する請求項7記載の半導体集積回路装置。前記第1の差動増幅回路は、前記第1の差動入力部側の電流を抵抗により電圧に変換して前記第1のテイル電流源にフィードバックし、前記第2の差動増幅回路は、前記第3の差動入力部に生じる電流を抵抗により電圧に変換して前記第2のテイル電流源にフィードバックする請求項8記載の半導体集積回路装置。前記第1の差動増幅回路は、前記第1の差動入力部および前記第2の差動入力部をそれぞれ構成する第5および第6のトランジスタと、前記第5および前記第6のトランジスタに接続され、前記第1のテイル電流源を構成する第7のトランジスタと、前記第5のトランジスタに流れる電流を検出する第1の電流検出部とを有し、前記第7のトランジスタは、前記第1の電流検出部が検出した電流に基づいて前記第7のトランジスタに流れるテイル電流の電流量を制御し、前記第2の差動増幅回路は、前記第3の差動入力部および前記第4の差動入力部をそれぞれ構成する第8および第9のトランジスタと、前記第8および前記第9のトランジスタに接続され、前記第2のテイル電流源を構成する第10のトランジスタと、前記第10のトランジスタに流れる電流を検出する第2の電流検出部とを有し、前記第10のトランジスタは、前記第2の電流検出部が検出した電流に基づいて前記第10のトランジスタに流れるテイル電流の電流量を制御する請求項7記載の半導体集積回路装置。前記第1の電流検出部は、前記第5のトランジスタに流れる電流を電圧に変換する第1の抵抗を有し、前記第7のトランジスタは、前記第1の抵抗が変換した電圧に基づいて前記第7のトランジスタに流れるテイル電流の電流量を制御し、前記第2の電流検出部は、前記第8のトランジスタに流れる電流を電圧に変換する第2の抵抗を有し、前記第10のトランジスタは、前記第2の抵抗が変換した電圧に基づいて前記第10のトランジスタに流れるテイル電流の電流量を制御する請求項10記載の半導体集積回路装置。前記第1の差動増幅回路は、前記第7のトランジスタと電源電圧が印加される電源線との間に接続され、ゲートに前記入力バッファの動作を許可する動作許可信号が入力された第11のトランジスタを有し、前記第2の差動増幅回路は、前記第10のトランジスタと電源電圧が印加される電源線との間に接続され、ゲートに前記動作許可信号が入力された第12のトランジスタを有し、前記第11のトランジスタは、前記動作許可信号がアクティブの際にオン状態となり、前記第1の差動増幅回路を動作させ、前記第12のトランジスタは、前記動作許可信号がアクティブの際にオン状態となり、前記第2の差動増幅回路を動作させる請求項10または11記載の半導体集積回路装置。さらに、前記第1の差動増幅回路から出力された出力信号、および前記第2の差動増幅回路から出力された反転信号がそれぞれ入力され、前記出力信号と前記反転信号との遅延差が略なくなるように調整して出力する遅延時間調整回路を有する請求項10~12のいずれか1項に記載の半導体集積回路装置。外部からの入力信号を受ける外部接続端子と、前記外部接続端子に接続され、前記外部接続端子からの入力信号を受ける第1の差動入力部と基準電圧を受ける第2の差動入力部を有する差動増幅回路を有し、前記差動増幅回路は、第1および第2の負荷素子と、第1および第2の入力トランジスタとテイルトランジスタとを有し、前記第1の入力トランジスタのゲート端子は前記第1の差動入力部と接続され、前記第2の入力トランジスタのゲート端子は前記第2の差動入力部と接続され、前記第1の入力トランジスタのドレイン端子と前記第1の負荷素子の第1導通端子は電気的に接続され、前記第2の入力トランジスタのドレイン端子と前記第2の負荷素子の第1導通端子は電気的に接続され、第1の抵抗の他方端および第2の抵抗の他方端は第1の電源電圧が供給される第1の電源線に接続され、前記第1および第2の入力トランジスタのソース端子は前記テイルトランジスタを介して第2の電源電圧が供給される第2の電源線に接続され、前記第1抵抗の一方端は前記テイルトランジスタのゲート端子と接続される半導体集積回路装置。前記外部接続端子は、クロック信号の立上りおよび立下りに同期してデータを転送するメモリチップと接続される請求項14記載の半導体集積回路装置。内部メモリ回路を有し、クロック信号の立上りおよび立下りに同期してデータを転送する請求項14記載の半導体集積回路装置。DDR機能を有するSDRAMに対するインタフェース回路では、特許文献1に記載されるように、一方の入力端子にシングルエンドの入力信号を受け、他方の入力端子に基準電圧を受ける差動増幅回路を有した入力バッファ回路が用いられる。この差動増幅回路において、入力信号の電圧が基準電圧より大きい場合入力信号が‘High’レベルと小さい場合入力信号が‘Low’レベルとで差動増幅器の出力信号の特性が異なる。具体的には、差動増幅回路において、入力信号の波形の立上がりからこれに応答して出力信号の波形が変化するまでの応答時間と、入力信号の波形立下りからこれに応答して出力信号の波形が変化するまでの応答時間とに差が生じる。半導体集積回路装置は、データを転送する複数本の信号線でSDRAMと接続される。よって半導体集積回路装置のインタフェース回路にはバス毎に入力バッファ回路が設けられる。半導体集積回路装置内に複数ビットのデータを正確に取り込むためには、複数の入力バッファ回路がほぼ同じタイミングでそれぞれ出力信号を出力することが望ましい。しかし上記の如く差動増幅回路において入力信号の波形の立上りと立下りとで応答時間に差が生じると、複数の入力バッファ回路の間でその出力信号のタイミングがずれてしまい、ピン間スキューが生じる。これがタイミングマージンを低下させる原因となる。よって本発明の目的は、差動増幅回路の出力信号の特性を改善することである。本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すると、外部接続端子からの入力信号を受ける第1の差動入力部と、基準電圧を受ける第2の差動入力部とを有した差動増幅回路は、第1の差動入力部に生じる電流を検出してテイル電流源にフィードバックし、テイル電流を制御するものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、差動増幅回路の出力信号の特性を改善することができる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。実施の形態1図1は、本発明の実施の形態1による半導体集積回路装置1、および半導体集積回路装置2が接続された構成の一例を示すブロック図、図2は、図1における半導体集積回路装置1と半導体集積回路装置2の接続部分の説明図、図3は、図2のI/Oセルにおける構成の一例を示す説明図、図4は、本発明者が検討したI/Oセルに用いられる入力バッファの一例を示す説明図、図5は、図4の差動増幅回路におけるDC特性の一例を示す説明図、図6は、図4の差動増幅回路における入力波形と出力波形との一例を示す説明図、図7は、図3の入力バッファにおける構成の一例を示す回路図、図8は、図7の差動増幅回路におけるDC特性の一例を示す説明図、図9は、図7の差動増幅回路における入力波形、および出力波形のタイミングの一例を示す説明図である。以下、実施の形態を詳細に説明する。本実施の形態1において、マイクロコンピュータなどを含む半導体集積回路装置1には、図1に示すように、半導体集積回路装置2が接続されている。この半導体集積回路装置2は、たとえば、DDR、DDR2、DDR3、LPDDR2などDDR機能を有するSDRAM、あるいはDDR機能を有したフラッシュメモリ、MRAMMagneticRandomAccessMemory,FeRAMFerroelectricRandomAccessMemory等の不揮発性メモリをである。通常、半導体集積回路装置1と半導体集積回路装置2は、別個のパッケージにプリント基板等に実装して接続するが、例えばマルチチップモジュールとして1つのパッケージ内で接続することも可能である。半導体集積回路装置1の4つの辺部には、I/O領域1aがそれぞれ設けられている。半導体集積回路装置1には、I/O領域1aに囲まれるようにコア領域3が形成されている。なお、図1は構成のほかにレイアウト配置も示している。コア領域3は、複数の内部回路、たとえば、CPU4、RAM5、メモリインタフェースコントローラ6、および基準電圧生成回路7図2などを含んで構成される。CPU4は、半導体集積回路装置1における主な制御を司る。RAM5は、揮発性半導体メモリであり、データの一時的な保存に用いられる。また、I/O領域1aには、外部と信号の入出力を行う複数のI/Oセルがそれぞれ設けられて構成される。I/Oセルは、たとえば、長方形状からなり、一方の短辺側が半導体チップの任意の1つの辺と平行となるように直線状に配列されている。複数のI/Oセルにおいては、半導体集積回路装置2が接続される複数のI/Oセルを含むI/Oセル部8を備えている。これらI/Oセル部8は、半導体集積回路装置2とのインタフェース回路であり、該半導体集積回路装置2に設けられたインタフェース回路となる複数のI/Oセルを含むI/Oセル部2aにそれぞれ接続されている。メモリインタフェースコントローラ6は、CPU4などの制御に基づいて、後述するI/Oセル部8の動作制御を行う。基準電圧生成回路7は、I/Oセル部8に供給する基準電圧VREFを生成する回路である。図2は、図1における半導体集積回路装置1と半導体集積回路装置2との接続部分において、半導体集積回路装置2から読み出されたデータが半導体集積回路装置1へ入力される動作を行う場合の説明図である。ここには示していないが、半導体集積回路装置1から出力されたデータを半導体集積回路装置2へ書き込む場合は送受信の関係は逆となる。半導体集積回路装置1には、データ信号DQ0~DQ7が入出力されるI/Oセル81~88、およびデータ転送に用いるクロック信号であるデータストローブ信号DQS、DQSBが入出力されるI/Oセル89が設けられている。同様に、半導体集積回路装置2には、データ信号DQ0~DQ7を入出力されるI/Oセル2a1~2a8、ならびにクロック信号DQS、DQSBが入出力されるI/Oセル2a9が設けられている。これらI/Oセル2a1~2a9には、メモリ内部回路2bが接続されている。I/Oセル81~89には、メモリインタフェースコントローラ6から出力されるインプットイネーブル信号IEが入力されるようにそれぞれ接続されている。インプットイネーブル信号IEは、I/Oセルを構成する入力バッファを動作させる制御信号である。また、I/Oセル81~89には、基準電圧生成回路7が生成した基準電圧VREFが供給されるように接続されている。メモリインタフェースコントローラ6には、フリップフロップ部61~69が設けられている。なお、図2のメモリインタフェースコントローラ6においては、I/Oセル81~89の入力バッファ側に接続された構成例のみを示しており、I/Oセル81~89の出力バッファ側に接続された構成については省略している。フリップフロップ部61~69は、それぞれ2つのフリップフロップFF1,FF2から構成されている。たとえば、I/Oセル81に接続されるフリップフロップ部61の場合、フリップフロップFF1,FF2のデータ端子には、I/Oセル81から出力された内部データ信号DQI0が入力されるようにそれぞれ接続されている。また、フリップフロップFF1のクロック入力端子には、I/Oセル89から出力された内部クロック信号DQSIBが入力されるように接続されており、フリップフロップFF2のクロック入力端子には、I/Oセル89から出力された内部クロック信号DQSIが入力されるように接続されている。内部クロック信号DQSIBは、内部クロック信号DQSIの反転信号である。フリップフロップFF1,FF2の出力端子は、フリップフロップ部の出力端子DQL0に共通接続されて、RAM5などへデータが出力される。以下、フリップフロップ部62~69とI/Oセル82~89の接続構成についても、フリップフロップ部61とI/Oセル81の場合と同様であるので説明は省略する。ここで、図2におけるデータ読み出し時半導体集積回路装置2から半導体集積回路装置1へのデータ転送の動作について説明する。データ読み出し時においては、メモリ内部回路2bから、メモリ内部クロックと同期してデータが出力される。ここで、出力されたデータは、たとえば、DDRデータ転送方式を用いて、半導体集積回路装置1に転送される。この場合、メモリ内部回路2bからI/Oセル2a1~2a8に対してパラレルに複数バスが平行に出力されており、1つのバスあたり1bitのデータを有しているものとする。この2本分のバスを1本にまとめて、2倍の周波数によりデータ転送する。データと合わせてクロック信号も出力されるが、DDRデータ転送方式の場合、差動のクロック信号がI/Oセル2a8から半導体集積回路装置1側に送信される。ここで、この差動クロック信号をクロック信号DQS、DQSBとする。クロック信号DQS、DQSBは、DDRの場合、メモリ内部クロックと同じ周波数である。差動のクロック信号DQS、DQSB、およびデータ信号DQ0~DQ7は、半導体集積回路装置1のI/Oセル81~89を介して該半導体集積回路装置1内に取り込まれる。前述したように、各々のI/Oセル81~89には、基準電圧生成回路7が生成した基準電圧VREFが供給されており、該基準電圧VREFを基準として、入力された信号を内部に取り込む。I/Oセル89から出力された半導体集積回路装置1の内部クロック信号DQSI、DQSIBは、メモリインタフェースコントローラ6のフリップフロップ部61~69における各フリップフロップFF1,FF2に入力される。半導体集積回路装置1の内部入力データ信号DQI0~DQI7においては、フリップフロップ部61~69のフリップフロップFF1,FF2によって内部クロック信号DQSI、DQSIBの信号立上りタイミングあわせてそれぞれデータが取り込まれる。この動作により、クロック信号DQS、DQSBの1/2周期毎にデータを読み込むことが可能となる。図3は、図2のI/Oセル81~89における構成の一例を示す説明図である。I/Oセル81~89は、図示するように、入力バッファ9、および出力バッファ10から構成されている。入力バッファ9の入力部と出力バッファ10の出力部とは、半導体集積回路装置1の外部接続端子であるI/O端子と接続されるパッドPADに共通接続されている。図3aに示すようにデータ信号用のI/Oセル81~88では、入力バッファ9には、基準電圧生成回路7が生成した基準電圧VREF、およびインプットイネーブル信号IEが入力されている。そして、入力バッファ9の出力部、ならびに出力バッファ10の入力部には、メモリインタフェースコントローラ6がそれぞれ接続されている。また、図3bに示すように、クロック信号用のI/Oセル89は、入力バッファ9、および出力バッファ10,10aから構成されており、入力バッファ9には差動クロック信号が入力されている。データ信号用のI/Oセルでは、入力バッファは基準電圧VREFと入力信号の差分を増幅するのに対し、クロック信号用I/Oセルの入力バッファは差動信号間の差分を増幅する点で構成が異なる。図14は、本実施の形態にかかる差動増幅回路の一例を示す回路構成図である。第1の差動入力部であるトランジスタ16のゲートには入力信号が、第2の差動増幅部であるトランジスタ17のゲートには基準電圧が入力され、差動信号入力部を構成する。トランジスタ16のソース端子およびトランジスタ17のソース端子はテイル電流源となるトランジスタ18のドレイン端子が接続され、トランジスタ16の電流およびトランジスタ17からの電流はトランジスタ18を経由して電源電圧VSSQへ流れる。電源電圧VDDQおよび電源電圧VSSQの電圧振幅をもつ入力信号が入力されると、入力信号の電圧に対応して差動増幅回路の動作点電圧が変動して特性が変化する。この特性の変化を緩和するため、トランジスタ18のゲート電圧を入力信号に対応して制御することによりテイル電流を制御することを特徴とする。図4は、本発明者が検討したI/Oセルに用いられる入力バッファ9の一例を示す説明図である。入力バッファ9は、2つの差動増幅回路11,12、およびインバータ13を含んで構成されている。この例では2つの差動増幅回路を用いているが、必要なゲインに応じて、1つあるいは3つ以上で構成することも可能である。作動増幅回路11は図14に示す差動増幅回路を入力バッファに用いるための機能を加えたものである。差動増幅回路11は、負荷素子として用いられる抵抗14,14a,15および入力トランジスタとして用いられるトランジスタ16,17、テイル電流源となるテイルトランジスタとして用いられるトランジスタ18に加え、入力動作制御を行うトランジスタ19から構成されており、差動増幅回路12は、トランジスタ20~24から構成されている。また、インバータ13は、トランジスタ25,26から構成されている。トランジスタ20,21,25は、PチャネルMOSトランジスタからなり、トランジスタ16~19,22~24,26は、NチャネルMOSトランジスタからなる。抵抗14、15の一方の接続部、トランジスタ20の一方の接続部、トランジスタ21の一方の接続部、トランジスタ25の一方の接続部、およびトランジスタ20,21,25のバックゲートには、電源電圧VDDQがそれぞれ接続されている。抵抗14の他方の接続部には、抵抗14aの一方の接続部が接続されている。この抵抗14aの他方の接続部には、トランジスタ16の一方の接続部、およびトランジスタ23のゲートがそれぞれ接続されている。抵抗15の他方の接続部には、トランジスタ17の一方の接続部、およびトランジスタ22のゲートがそれぞれ接続されている。トランジスタ16のゲートは作動増幅回路11の一方の入力端子であり、半導体集積回路装置2から出力される信号が入力されるように接続されており、トランジスタ17のゲートは作動増幅回路11の他方の入力端子であり、基準電圧生成回路7が生成した基準電圧VREFが入力されている。トランジスタ16の他方の接続部、およびトランジスタ17の他方の接続部には、トランジスタ18の一方の接続部が接続されており、該トランジスタ18の他方の接続部には、トランジスタ19の他方の接続部が接続されている。トランジスタ18のゲートには、抵抗14と抵抗14aとの接続部ノードDが接続されており、トランジスタ18の他方の接続部には、トランジスタ19の一方の接続部が接続されている。また、トランジスタ19のゲートには、メモリインタフェースコントローラ6から出力されるインプットイネーブル信号IEが入力されるように接続されている。トランジスタ19の他方の接続部、ならびにトランジスタ16,17,18,19のバックゲートには、基準電位VSSQがそれぞれ接続されている。トランジスタ20の他方の接続部には、トランジスタ22の一方の接続部、トランジスタ25のゲート、およびトランジスタ26のゲートがそれぞれ接続されている。トランジスタ20のゲートには、トランジスタ21のゲート、該トランジスタ21の他方の接続部、ならびにトランジスタ23の一方の接続部がそれぞれ接続されている。トランジスタ22の他方の接続部には、トランジスタ23の他方の接続部、およびトランジスタ24の一方の接続部がそれぞれ接続されている。トランジスタ24のゲートには、インプットイネーブル信号IEが入力されるように接続されている。また、トランジスタ24の他方の接続部、該トランジスタ24のバックゲート、トランジスタ22,23のバックゲートには、基準電位VSSQがそれぞれ接続されている。さらに、トランジスタ25の他方の接続部には、トランジスタ26の一方の接続部が接続されており、この接続部が入力バッファ9の出力部となる。トランジスタ26の他方の接続部、およびバックゲートには、基準電位VSSQがそれぞれ接続されている。図4に示したように、入力バッファ9は、基準電源VREFを用いた差動増幅回路で信号を受ける仕様になっている。1段目の差動増幅回路11は、トランジスタ17のゲートに基準電圧VREFが接続され、他方のトランジスタ16のゲートに信号を入力する構成になっている。この例の場合、1段目の差動増幅回路11ではゲインが確保できない為、2段目の差動増幅回路12は、必要なゲイン確保のために備えられている。該差動増幅回路12は、カレントミラー型となっており、後段のインバータ13に送る信号の振幅が十分にとれるように増幅する。差動増幅回路12によって増幅された信号は、インバータ13によって反転され、入力バッファ9の電源電圧VDDQ―基準電位VSSQの電圧振幅を持つ出力信号として出力される。次に、本実施の形態による入力バッファ9に設けられた差動増幅回路11の動作について説明する。入力バッファ9の差動増幅回路11では、図示するように、テイル電流源となるテイルトランジスタとして用いられているトランジスタ18のゲートに信号を負帰還する構成になっている。まず、トランジスタ19のゲートにインプットイネーブル信号IEが入力されることにより、入力バッファ9が動作可能な状態となる。そして、入力データ信号が’Low’となると、トランジスタ16に流れる電流I1ソース-ドレイン間電流IDSの電流が減少し、抵抗14と抵抗14aとの接続部ノードDの電位が高くなる。この電位は、トランジスタ18にゲートに入力負帰還されるので、該トランジスタ18のゲート電位が高くなることによって、テイル電流量I_TAILが増加する方向に調整される。次に、入力データ信号が‘High’となると、電流I1の電流が多く流れる為、ノードDの電位が下がる。これによって、トランジスタ18のゲート電位負帰還が下がるので、テイル電流量I_TAILを絞る方向に調整される。図5は、差動増幅回路11において、入力電圧を変化させた場合のDC特性の一例を示す説明図である。図5aは、差動増幅回路11に入力される入力データ信号実線で示すと基準電圧VREF点線で示すとの特性を示し、図5bは、抵抗14aとトランジスタ16との接続部図4のノードAの電位実線で示す、抵抗15とトランジスタ17との接続部図4のノードBの電位点線で示す、およびトランジスタ16,17,18の接続部ノードCの電位一点鎖線で示すの特性を示し、図5cは、トランジスタ18を流れるテイル電流I_TAIL実線で示す、トランジスタ16に流れる電流I1点線で示す、ならびにトランジスタ17に流れる電流I2一点鎖線で示すの特性を示している。図5aにおいて、差動増幅回路11に入力される入力データ信号実線は、DC的に0V基準電位VSSQ~電源電圧VDDQまで推移する。これに対し、電源電圧VREF点線は、常に略一定の電圧値に保たれている。この時のノードA~Cの各電圧は、図5bに示す波形となり、電流I1,I2,I_TAILの各電流は、図5cに示す波形となる。前述したように、差動増幅回路11では、入力データ信号が‘Low’の際、電流I1の電流量が減少してノードD図4の電位が高くなり、その結果、トランジスタ18のゲート電位が高くなって電流量が増加する。また、入力データ信号が‘High’となると、電流I1に電流が多く流れるため、ノードDの電位が下がり、その結果、トランジスタ18のゲート電位が下がるので、テイル電流量I_TAILが減少する。これにより、図5に示すように、差動増幅回路11では、入力データ信号が‘Low’入力データ信号が基準電圧VREFよりも低い電圧の場合、入力データ信号が‘High’入力データ信号が基準電圧VREFよりも高い電圧の場合のいずれの場合においても、図5bに示すノードCの電圧および図5cに示すテイル電流I_TAILの変動を小さくすることができる。このように、トランジスタ18を負帰還動作させることによってノードCの電圧およびテイル電流I_TAILの変動が小さくなると、図6に示すように、差動増幅回路11に入力される入力データ信号の波形立ち上りから出力信号の波形の立ち上りまでのディレイT1と、入力データ信号の波形立ち下りから出力信号の波形の立ち下りまでのディレイT2とのディレイ差が小さくなり、フリップフロップに入力される信号スキューの低減効果を得ることができる。比較例として、図7に図3の入力バッファ9における従来回路による構成の一例を示す。入力バッファ100は、図示するように、差動増幅回路101,102、およびインバータ103から構成されている。差動増幅回路101は、抵抗104,105、およびトランジスタ106~108からなり、差動増幅回路102は、トランジスタ109~113からなる。また、インバータ103は、トランジスタ114,115から構成されている。トランジスタ106~108,111~113,115は、NチャネルMOSトランジスタからなり、トランジスタ109,110,114はPチャネルMOSトランジスタからなる。抵抗104,105の一方の接続部、トランジスタ109,110の一方の接続部、トランジスタ114の一方の接続部、およびトランジスタ109,110,114のバックゲートには、電源電圧VDDQがそれぞれ接続されている。抵抗104の他方の接続部には、トランジスタ106の一方の接続部、およびトランジスタ112のゲートがそれぞれ接続されている。抵抗105の他方の接続部には、トランジスタ107の一方の接続部、およびトランジスタ111のゲートがそれぞれ接続されている。トランジスタ106のゲートには、半導体集積回路装置2から出力される信号が入力されるように接続されており、トランジスタ107のゲートには、基準電圧VREFが入力されている。トランジスタ106の他方の接続部、およびトランジスタ107の他方の接続部には、トランジスタ108の一方の接続部が接続されており、該トランジスタ108のゲートには、定電圧が入力されるように接続されている。また、トランジスタ108の他方の接続部、およびトランジスタ106~108のバックゲートには、基準電位VSSQがそれぞれ接続されている。トランジスタ109の他方の接続部には、トランジスタ111の一方の接続部、およびトランジスタ114,115のゲートがそれぞれ接続されている。トランジスタ109のゲートには、トランジスタ110のゲート、トランジスタ110の他方の接続部、ならびにトランジスタ112の一方の接続部がそれぞれ接続されている。トランジスタ111,112の他方の接続部には、トランジスタ113の一方の接続部が接続されており、該トランジスタ113のゲートには、低電圧が入力されるように接続されている。また、トランジスタ113の他方の接続部とバックゲート、およびトランジスタ111,112のバックゲートには、基準電位VSSQがそれぞれ接続されている。トランジスタ114の他方の接続部には、トランジスタ115の一方の接続部が接続されており、この接続部が、この接続部が入力バッファ100の出力部となる。また、トランジスタ115の他方の接続部、およびバックゲートには、基準電位VSSQがそれぞれ接続されている。図7の入力バッファ100による構成の場合、初段の差動増幅回路101には、入力データ信号の波形立ち上り時と波形立ち下り時で動作がアンバランスになるという問題がある。図8は、図7の差動増幅回路101におけるDC特性の一例を示す説明図であり、図9は、差動増幅回路101における入力データ信号と出力信号との波形タイミングの一例を示す説明図である。図8aにおける実線は、入力データ信号を示しており、DC的に基準電位VSSQ~電源電圧VDDQまで推移する。これに対し、点線にて示す基準電圧源VREFは、常に略一定の電圧値に保たれている。この時の各ノードA1~C1の電圧が、図8bに示す電圧波形となり、電流I11,I21,I_TAIL1が図8cに示す電圧波形となる。ここで、ノードA1は、抵抗104とトランジスタ106との接続部であり、ノードB1は、抵抗105とトランジスタ107との接続部であり、ノードC1は、トランジスタ106~108の接続部である。また、電流I11は、トランジスタ106に流れる電流であり、電流I21は、トランジスタ107に流れる電流であり、電流I_TAIL1は、トランジスタ108に流れるテイル電流である。入力データ信号がLo信号の場合、トランジスタ106はOFFしているためにノードAの電位は電源電圧VDDQまで上昇し、反対側のノードBは基準電位VSSQ側に引っ張られる。また、入力データ信号がHi信号になると、入力側のトランジスタ116はON状態になり、たとえば、0.6V以上の電位になったところで入力側のトランジスタ106に流れる電流の方が多くなり、ノードAは基準電位VSSQ側に、ノードBは電源電圧VDDQ側に引っ張られる。しかし、図8cに示すように、基準電圧VREFが略一定であるため、入力データ信号の電位がHi信号になった時には全体的に電流量が多くなり、入力データ信号がLo信号の時は電流量が少なくなる。そのため、ノードCノードCはテイルトランジスタであるトランジスタ108のドレインの電圧およびテイル電流が、入力データ信号の‘High’と‘Low’とで大きく変動してしまう。これにより図9に示すように、入力データ信号の波形立ち上りから出力信号の波形立ち上りまでのディレイT3と、入力データ信号の波形立ち下りから出力信号の波形立ち下りまでのディレイT4との差が大きくなってしまう。ピン毎に入力データ信号が‘High’であるか‘Low’であるかは異なるため、フリップフロップに入力される信号のピン間スキューが大きくなる原因となる。一方、図4に示す差動増幅回路11においては、テイルトランジスタとなるトランジスタ18に負帰還の動作を入れることによってノードCの電圧変動が小さくなり、ディレイT1図6とディレイT2図6との差を小さくすることができるので、スキューが低減され、フリップフロップに入力されるクロック信号とデータ信号のタイミングマージンが改善されることになる。それにより、本実施の形態1によれば、入力バッファに起因する信号スキューを大幅に低減することができ、データの読み出し不良などを低減することができる。また、スキューによるタイミングマージンの低下に伴う半導体集積回路装置1の不良を低減することができるので、該半導体集積回路装置の歩留まりを低減させながら信頼性を向上させることができる。さらに、本実施の形態1では、半導体集積回路装置1に設けられたI/Oセル81~88に設けられた入力バッファについて記載したが、半導体集積回路装置2のI/Oセル2a1~2a8に設けられた入力バッファについても、図3、図4と同様の構成としてもよい。実施の形態1の変形例前記実施の形態1では、入力バッファ9の差動増幅回路11図4において、入力側の電流を抵抗14,14aを用いて検出していたが、この入力側の電流の検出を抵抗以外で行う技術について記載する。図10は、本発明の実施の形態1の変形例による入力バッファの一例を示す説明図である。入力バッファ9は、差動増幅回路11a,12、およびインバータ13から構成されている。差動増幅回路11aは、抵抗14a、ならびにトランジスタ16~19,28,29から構成されている。トランジスタ28,29は、PチャネルMOSトランジスタからなる。トランジスタ28の一方の接続部、トランジスタ29の一方の接続部、およびトランジスタ28,29のバックゲートには、電源電圧VDDQが接続されている。また、トランジスタ28,29のゲートには、バイアス電圧がそれぞれ供給されている。そして、トランジスタ28,29に供給されるバイアス電圧によって、該トランジスタ28,29に流れる電流値を調整する。トランジスタ28の他方の接続部には、抵抗14aの一方の接続部、およびトランジスタ18のゲートがそれぞれ接続されており、トランジスタ29の他方の接続部には、トランジスタ17の一方の接続部が接続されている。その他、差動増幅回路11aにおけるトランジスタ16~19、差動増幅回路12、ならびにインバータ13における接続構成については、前記実施の形態1の図4と同様であるので説明は省略する。このように、図10の差動増幅回路11aでは、抵抗14をPチャネルMOSのトランジスタ28に置き換え、抵抗15をPチャネルMOSのトランジスタ29に置き換えた構成となっている。なお、動作については、前記実施の形態1の図4と同様であるので説明は省略する。それにより、本実施の形態1の変形例においても、入力バッファに起因する信号スキューを大幅に低減することができ、データの読み出し不良などを低減することができる。また、半導体集積回路装置1の不良を低減することができるので、歩留まりを低減、および信頼性の向上を実現することができる。さらに、本実施の形態1の変形例おいても、半導体集積回路装置2のI/Oセル2a1~2a8図2に設けられた入力バッファについても、図10と同様の構成としてもよい。実施の形態2図11は、本発明の実施の形態2による差動信号が入力されるI/Oセルの構成の一例を示した説明図である。実施の形態2の概要本発明の第2の概要は、差動信号の一方が入力される第1の入力バッファ入力バッファ30、および差動信号の他方が入力される第2の入力バッファ入力バッファ31と、差動信号の一方が入力される第1の出力バッファ出力バッファ32、および差動信号の他方が入力される第2の出力バッファ出力バッファ33からなるI/O回路I/Oセル89を有する半導体集積回路装置であって、前記第1の入力バッファは、前記差動信号のうち、第1の信号クロック信号DQSを増幅して出力する第1の差動増幅回路を有し、前記第2の入力バッファは、前記差動信号のうち、第1の信号の反転信号である第2の信号クロック信号DQSBを増幅して出力する第2の差動増幅回路とを有するものである。以下、上記した概要に基づいて、実施の形態を詳細に説明する。本実施の形態2においては、入出力信号が差動入力である場合のI/Oセルについて説明する。入出力信号が差動入力であるI/Oセルとしては、たとえば、半導体集積回路装置2図2から出力されるクロック信号DQS、DQSBが入力される入力されるI/Oセル89図2がある。図11は、I/Oセル89の構成の一例を示すブロック図である。I/Oセル89には、入力信号として差動入力信号が入力され、図示するように、入力バッファ30,31、および出力バッファ32,33から構成されている。入力バッファ30の入力部と出力バッファ32の出力部とは、半導体集積回路装置1の外部接続端子であるI/O端子と接続されるパッドP1に共通接続されている。また、入力バッファ31の入力部と出力バッファ33の出力部とは、半導体集積回路装置1の外部接続端子であるI/O端子と接続されるパッドP2に共通接続されている。入力バッファ30には、パッドP1を介してクロック信号DQSが入力され、入力バッファ31には、パッドP2を介してクロック信号DQSの反転信号であるクロック信号DQSBが入力される。また、入力バッファ30,31はI/Oセル81~88に用いられる入力バッファと同等の接続構成である、ここでは前記実施の形態1の図4における入力バッファ9あるいは図10における入力バッファ9と同様であるので説明は省略する。入力バッファ30においては、トランジスタ16のゲートにクロック信号DQSが入力され、入力バッファ31については、トランジスタ16のゲートにクロック信号DQSBが入力される点だけが図4の入力バッファ9と異なっている。差動信号が入力される一般的な入力バッファの場合には、たとえば、図7において、トランジスタ106のゲートにクロック信号DQSが入力され、トランジスタ107のゲートにクロック信号DQSBが入力される構成となる。一方、I/Oセル89では、I/Oセル81~88の入力バッファ9と同様に、2つの入力バッファ30,31にそれぞれ設けられた差動増幅回路11において、クロック信号DQS、DQSBを基準電圧VREFを基準としてセンスする構成とすることにより、入力バッファ9から出力されるデータ信号とI/Oセル89の入力バッファ30,31から出力されるクロック信号DQS、DQSBとのディレイを最小限に抑えることができる。それにより、本実施の形態3では、差動信号であるクロック信号DQS、DQSBとシングル信号である入力データ信号との間のスキューを低減することができる。なお、差動信号が入力される一般的な入力バッファ差動増幅回路の場合には、たとえば、図7において、トランジスタ106のゲートにクロック信号DQSが入力され、トランジスタ107のゲートにクロック信号DQSBが入力される構成となる。差動信号にはこの一般的な入力バッファを用い、シングルエンド信号には実施の形態1の入力バッファを用いても、実施の形態2ほどではないがスキューは低減できる。また、本実施の形態2においては、半導体集積回路装置1に設けられたI/Oセル89に設けられた入力バッファについて記載したが、半導体集積回路装置2のI/Oセル2a9に設けられた入力バッファについても図4と同様の構成としてもよい。実施の形態3図12は、本発明の実施の形態3によるクロック信号が入力されるI/Oセルの構成の一例を示した説明図、図13は、図12のI/Oセルに設けられた遅延調整回路の動作例を示す説明図である。本実施の形態3において、I/Oセル89は、前記実施の形態2の図11と同様の構成に、遅延調整回路34が追加された構成となっている。遅延調整回路34は、インバータ35~40から構成されている。インバータ35~37、およびインバータ38~40は、それぞれ直列接続されている。インバータ35の入力部には、入力バッファ30の出力部が接続されており、インバータ38の入力部には、入力バッファ31の出力部が接続されている。インバータ37の出力部からは、信号ZBが出力され、インバータ40の出力部からは、信号Zが出力される。遅延調整回路34は、入力バッファ30から出力される信号INと入力バッファ31から出力される信号INBとの遅延時間を調整遅延時間差を少なくする回路である。ここで、遅延調整回路34の動作について説明する。図13は、遅延調整回路34の一例を示す回路図である。ここでは、遅延調整回路34も入力される信号IN,INBにおける差動入力波形の位相がずれていた場合、たとえば、信号INBの波形が信号INに比べて遅く入ってくる場合について説明する。インバータ35~40は、図13に示すように、それぞれPチャネルMOSトランジスタとNチャネルMOSトランジスタとを直列接続した構成からなる。まず、遅延調整回路34に図示するような信号IN,INBが入力されると、これら信号INの信号立下りと信号INBの信号立上り間の遅延であるディレイT3は、インバータ36の入力部図12のノード1、およびインバータ39の入力部図12のノード2に伝わる。このディレイT3の間、信号INBは、‘Low’信号INも‘Low’であり、ノード1は、‘High’ノード2も‘High’になっている。そのため、ディレイT3の期間、インバータ38のPチャネルMOSトランジスタ、およびインバータ36のNチャネルMOSトランジスタはいずれもON状態となり、ノード2からノード3インバータ37の入力部に貫通電流図12の点線に貫通電流の経路を示すが流れる。そして、遅れている信号INBの波形が到着波形立ち上りすると、インバータ38のPチャネルMOSトランジスタがOFFになり、貫通電流が止まる。この貫通電流は、早く到着したノード3の波形の立下るのを防ぐように作用するため、ノード3の波形立下りを遅らせ、遅延が短くなるように調整される。また、信号INの波形立上りと信号INBの波形立下りとの間のディレイT4においても、同様のメカニズムで調整される。ディレイT4の間、インバータ38のNチャネルMOSトランジスタとインバータ36のPチャネルMOSトランジスタとがそれぞれON状態になり、ノード3からノード2に貫通電流が流れる。信号INの位相が遅れる場合も上述と同様に、ノード1とノード4インバータ40の入力部間に貫通電流が流れ、早い方の信号が波形立上り/立下りするのを妨げるように作用し、遅延が調整される。なお、図12のように、クロック信号DQS、DQSBが入力されるI/Oセル89に遅延調整回路34を設ける場合には、スキュー低減のため、差動信号でない入力データ信号が入力されるI/Oセル81~88にも同様に遅延調整回路を設けることが望ましい。その場合には、遅延調整回路34の一方の入力部には、I/Oセル81~88の出力部から出力される信号が入力されるように入力し、該遅延調整回路34の他方の入力部には、I/Oセル81~88の出力部から出力される信号の判定信号が入力されるように接続を行う。それにより、本実施の形態3によれば、前記実施の形態2図11のI/Oセル89に遅延調整回路34を設けたことにより、より大きなスキュー低減効果を得ることができる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。"