"各々の第1の電極が共通に接続され、一方の第2の電極に前記第1の電極に印加される第1の電圧とは異なる第2の電圧が印加され、他方の第2の電極に前記第1の電極に印加される電圧と等しい前記第1の電圧が印加される第1及び第2のキャパシタを備える半導体装置。前記半導体装置は、前記第1及び第2のキャパシタの前記各々の第1の電極に共通に接続されると共に前記第1の電圧が印加される第1の電極と、前記第1及び第2の電圧とは異なる第3の電圧が供給される第2の電極と、を有する第3のキャパシタを更に備えることを特徴とする請求項1に記載の半導体装置。前記半導体装置は、複数のバンクを有するメモリアレイ領域と前記メモリアレイ領域以外の周辺領域を有するものであって、前記第1及び第2のキャパシタは前記周辺領域に設けられていることを特徴とする請求項1又は2に記載の半導体装置。前記一方のキャパシタには、前記第1の電圧と前記第2の電圧の差に応じた電荷が蓄積し、前記第3のキャパシタには、前記第1の電圧と前記第3の電圧の差に応じた電荷が蓄積することを特徴とする請求項2に記載の半導体装置。前記一方のキャパシタ及び前記第3のキャパシタは、補償容量として機能することを特徴とする請求項4に記載の半導体装置。前記第1の電圧が共通に印加される第1及び第2の電極を有する第4のキャパシタを更に備えることを特徴とする請求項2に記載の半導体装置。各々の第1の電極が共通に接続され、一方の第2の電極に前記第1の電極に印加される第1の電圧とは異なる第2の電圧が印加され、他方の第2の電極はフローティングされる第1及び第2のキャパシタを備える半導体装置。第1の電圧が供給される第1の配線と、前記第1の配線上に設けられ、前記第1の配線から前記第1の電圧が共通に供給されるシリンダ型の複数の第1の下部電極と、第2の電圧が供給される第2の配線と、前記第2の配線上に設けられ、前記第2の配線から前記第2の電圧が共通に供給されるシリンダ型の複数の第2の下部電極と、前記複数の第1及び第2の下部電極上に設けられ、前記第2の電圧が供給されるプレート電極と、前記複数の第1の下部電極と前記プレート電極との間に設けられた第1の誘電膜と、前記複数の第2の下部電極と前記プレート電極との間に設けられた第2の誘電膜と、を備え、前記プレート電極は、前記複数の第1の下部電極との間に前記第1の誘電膜を介して第1のキャパシタを形成し、一方、前記複数の第2の下部電極との間には前記第2の誘電膜を介して第2のキャパシタを形成する半導体装置。前記半導体装置は、第3の電圧が供給される第3の配線と、前記第3の配線上に設けられ、前記第3の配線から前記第3の電圧が共通に供給されるシリンダ型の複数の第3の下部電極と、前記複数の第3の下部電極と前記プレート電極との間に設けられた第3の誘電膜と、を備え、前記プレート電極は、前記複数の第3の下部電極との間に前記第3の誘電膜を介して第3のキャパシタを更に形成する請求項8に記載する半導体装置。前記半導体装置は、複数のワード線、複数のビット線及び前記複数のワード線及び複数のビット線の各々の交差部に対応する複数のアクティブキャパシタが設けられるメモリセルアレイ領域と、周辺領域と、を含み、前記周辺領域は、第1及び第3の領域と前記第1及び第3の領域に挟まれた第2の領域を有し、前記第1、第2及び第3のキャパシタは、前記第1、第2及び第3の領域に其々設けられている請求項9に記載する半導体装置。ところで、特許文献1に記載されているキャパシタは、上述のようにメモリセルのキャパシタである。ここで、例えば、メモリセルのキャパシタと同一工程で製造されるキャパシタを補償容量として使う場合、補償容量領域の面積は、容量値によって区々であるが、補償容量領域の面積が小さすぎると、キャパシタを形成した後のエッチングの時に、母体との密着面積が小さいためにキャパシタが剥がれ飛んでしまうという問題が生じる。特に補償容量を周辺領域に設けた場合は、キャパシタと他の部分に高低差があるため上記問題が顕著になる。しかしながら、この問題を避けるために、安易に面積を増大すると容量値が高くなってしまうため、規定の容量値に設定できなくなってしまうという問題が生じる。本発明の半導体装置は、各々の第1の電極が共通に接続され、一方の第2の電極に前記第1の電極に印加される第1の電圧とは異なる第2の電圧が印加され、他方の第2の電極に前記第1の電極に印加される電圧と等しい前記第1の電圧が印加される第1及び第2のキャパシタを備えることを特徴とする。本発明の半導体装置によれば、第2の電極に第1の電極に印加される電圧と等しい電圧が印加されるキャパシタを備えること、つまりダミー容量を形成するキャパシタを設けることによって、規定の容量値のまま補償容量面積を増大できる。以下、図面を参照して、本発明の実施の形態について詳細に説明する。<第1実施形態>図1は、本発明の半導体装置における第1実施形態の概略レイアウト図である。同図に示す通り、第1実施形態にかかる半導体装置1は、メモリアレイ領域MAと、その周辺領域PAで構成されている。メモリアレイ領域MAには、複数のバンクBank11が設けられている。周辺領域PAには、そのうちの補償容量使用領域CCAの複数の補償容量部12第1及び第2補償容量部121,122と、第1及び第2の内部電圧発生回路131,132と、図示しない他の周辺回路とが設けられている。ここで、各補償容量部12は、各々の規定の容量値に応じて面積が異なる。つまり、面積が大きいと容量値も大きく、面積が小さいと容量値も小さい。第1及び第2の内部電圧発生回路131,132は、各補償容量部12、各バンク11及び他の周辺回路等に接続される。図2aは、各バンク11の構成を示す図である。同図に示すように、各バンク11は、複数のメモリセル部111、Xデコーダ112、及びYデコーダ113を含んでいる。また、図2bに示すように、各メモリセル部111には、其々対応するセンスアンプ114及びサブワードドライバ115が設けられている。図3は、図2bに示したメモリセル部111と、その一部を拡大した詳細構成を示す図である。また、図4は、図3の線分A-A’についての断面図である。以下、図3及び図4を参照しつつ、メモリセル111の内部構造の詳細を説明する。図4の断面図にあるように、メモリセル111は、概して、シリコン基板21と、そのシリコン基板21上に設けられた層間絶縁膜22と、複数のキャパシタ23と、その複数のキャパシタ23を共通に覆うプレート24とで少なくとも構成される。ここで、シリコン基板21には、例えばシリコン酸化膜からなる複数の素子分離用絶縁膜210と、素子分離用絶縁膜210によって区画されたシリコン基板21からなる活性領域25と、各素子分離用絶縁膜210間の其々に配設された、例えば窒化チタンとタングステンとの積層体で構成される埋め込みゲート電極211すなわちワード線WLと、が配設されている。また、後述のダミーキャパシタ23dに対応する位置に設けられた埋め込みゲート電極211は、VKK電圧が供給されているダミーワード線WLdを構成している。なお、各埋め込みゲート電極211の上部には、例えば窒化シリコンからなるキャップ絶縁膜212が設けられている。また、図示しないが、埋め込みゲート電極211の間のシリコン基板21活性領域25の表層や、各素子分離用絶縁膜210と各埋め込みゲート電極211との間のシリコン基板21活性領域25の表層には、ソース又はドレインとなる不純物拡散領域が形成されている。一対の埋め込みゲート電極211の間の活性領域上には、例えばドープしたポリシリコンからなるビットコンタクト221が設けられ、その各ビットコンタクト221上には、例えば窒化チタンとタングステンとの積層体で構成されるビット線BLが設けられている。また、各素子分離用絶縁膜210と各各埋め込みゲート電極211との間の活性領域上には、例えばポリシリコンあるいは窒化チタンとタングステンとからなる容量コンタクトプラグ222が、層間絶縁膜22を貫通するように設けられている。各容量コンタクトプラグ222は、配線M1を介して、キャパシタ23に接続されている。かかる構造により、一対の埋め込みゲート電極211ワード線WLと、キャパシタ23と、ソース又はドレイン領域となる不純物拡散領域と、を備え、ビット線BLを共有する2つのセルトランジスタが構成されることとなる。一方、図3の詳細平面図を参照すると分かるように、平面的には、各ワード線WLと各ビット線BLとが交差する部分に対応してキャパシタ23が設けられることとなる。また、キャパシタ23のうち、メモリセル部111の外周に沿って設けられているのが、ダミーキャパシタ23dであり、その他がアクティブキャパシタ23aである。各キャパシタ23は、窒化シリコン231で絶縁されている。また、図3中の、オーバル形状で示されている領域が、活性領域不純物拡散領域25である。また、図4に示すように、プレート24は、ビアVIA26を介して、配線M2から、例えば1/2VARY電圧が供給されている。図5は、アクティブキャパシタ及びダミーキャパシタの拡大図である。同図に示すように、キャパシタ23アクティブキャパシタ23a及びダミーキャパシタ23dはクラウン型をしており、下部電極232と、上部電極233と、その下部電極232及び上部電極233の間に介在する誘電膜234とから構成される。上部電極233上にはポリシリコン235及びプレート24が形成されている。そこで、上部電極233には、前述のようにプレート24から1/2VARY電圧が供給される。一方、アクティブキャパシタ23aの下部電極232の電圧は、書き込みWrite時にビット線から伝送されるデータのレベルに応じて決まり、この下部電極232のレベルに応じて下部電極232と上部電極233の間にメモリ容量が形成される。従って、メモリセル部111に設けられているアクティブキャパシタ23aは、下部電極232の電位レベルに応じて各々が個々のキャパシタとして機能する。次に、図1に示した補償容量部について説明する。図6は、図1に示した第1補償容量部121の拡大図である。また、図7aは、図6に示す線分7A-7A’に沿った断面図であり、図7bは、図6に示す線分7B-7B’に沿った断面図である。図6に示すように、第1補償容量部121のキャパシタ23はアレイ状に設けられており、メモリセル部111のキャパシタ23と同一工程で形成される。つまり、第1補償容量部121のキャパシタ23の構造は、図4と略同一である。但し、図4とは異なり、配線M1より下層には何も形成されない。そこで、図6に示すように、第1補償容量部121に、説明の便宜上、仮想的な第1の領域AR1、第2の領域AR2、及び第3の領域AR3を設定する。第1の領域AR1に設けられたキャパシタ23の下部電極232の各々は、端子AM1に共通に接続されており、端子AM1からVPERI電圧が供給されている。一方、第2の領域AR2に設けられたキャパシタ23の下部電極232の各々は、端子BM1に共通に接続されており、端子BM1からVSS電圧が供給されている。また、第3の領域AR3に設けられたキャパシタ23の下部電極232の各々は、端子CM1に共通に接続されており、端子CM1から1/2VPERI電圧が供給されている。プレート24は、第1~3の領域AR1~AR3の上部電極233上に設けられ、1/2VPERI電圧を第1~3の領域AR1~AR3のキャパシタ23の各上部電極233に共通に供給している。これによって、第1の領域AR1の各々の下部電極232及び上部電極233との間に容量が形成されることになり、つまり、端子Aとプレート24との間に容量CA1が形成される第1補償容量部121の容量の等価回路図を示した図8を参照。第2の領域AR2についても同様容量CA2である。一方、第3の領域AR3は、各々の下部電極232及び上部電極233に同一電圧1/2VPERIが供給されるため容量に電荷が溜まることがない。つまり、第3の領域AR3に設けられた容量CA3はダミー容量であって補償容量としては機能しない。本発明は、このダミー容量を形成するキャパシタ23を補償容量使用領域内に設けることを特徴としており、これによって、規定の容量値を超えることなく補償容量使用領域の面積を増大させ、製造工程時のキャパシタの剥がれを防止することができる。具体的には、補償容量使用領域の面積は、例えば、少なくとも12.9μm×12.9μm以上にするのが好適である。なお、この補償容量は、半導体装置の内部信号の補償容量として使用される。ここで、本実施形態における補償容量は、第1の領域AR1で形成される容量CA1と、第2の領域AR2で形成される容量CA2とが直列接続されたものとして形成されている図8を参照。これは、キャパシタ23の下部電極232及び上部電極233に印加する電圧耐圧が大きくなるとキャパシタが破壊される恐れがあるためである。なお、本実施形態における各端子A~Cに供給される電圧は、これに限るものではなく、例えば端子CM1の電圧をフローティングにしても良い。これによれば、ビアVIA26が不要となり、その領域分だけサイズを小さくできる。また、ダミー容量が設けられる領域は、本実施形態に限るものではなく、例えば補償容量使用領域の端に設けてもよい。次に、図9aは、図1に示した第2補償容量部122の拡大図であり、図9bは、図9aに示す線分9B-9B’に沿った断面図である。図9a及び図9bに示すように、第2補償容量部122のキャパシタ23はアレイ状に設けられており、メモリセル部111のキャパシタ23と同一工程で形成される。つまり、第2補償容量部122のキャパシタ23の構造は、図4と略同一である。但し、図4とは異なり、配線M1より下層には何も形成されない。ここで、第4の領域AR4に設けられたキャパシタ23の下部電極232の各々は、端子DM1に共通に接続されており、端子DM1からVPERI電圧が供給されている。また、第5の領域AR5に設けられたキャパシタ23の下部電極232の各々は、端子EM1に共通に接続されており、端子EM1からVSS電圧が供給されている。プレート24は、第4及び第5の領域AR4及びAR5の上部電極233上に設けられ、1/2VPERI電圧を第4及び第5の領域AR4及びAR5のキャパシタ23の各上部電極233に共通に供給している。これによって、第4の領域AR4の各々の下部電極232及び上部電極233との間に容量が形成されることになり、つまり、端子Dとプレート24との間に容量CA4が形成される第2補償容量部122の容量の等価回路図を示した図10を参照。第5の領域AR5についても同様容量CA5である。第2補償容量部122の容量値は、第1補償容量部121に比べて大きい。従って、このようにダミーキャパシタを形成しなくてもある程度の面積を有するため、ダミーキャパシタを形成する必要がない。<第2実施形態>次に、本発明における第2実施形態を説明する。図11は、本発明の半導体装置の第2実施形態における第1補償容量部121aを説明するための図であり、同図aは、第1補償容量部121aの平面図であり、同図bは、その等価回路図である。なお、半導体装置全体の構成及び機能は、図1~図5を参照して説明した第1実施形態と同様である。第1補償容量部121aのキャパシタ23はアレイ状に設けられており、メモリセル部111のキャパシタ23と同一工程で形成される。つまり、第1補償容量部121aのキャパシタ23の構造は、図4と略同一である。但し、図4とは異なり、配線M1より下層には何も形成されない。そこで、図11aに示すように、第1補償容量部121aに、説明の便宜上、仮想的な第6~第9の領域AR6~AR9を設定する。第6の領域AR6に設けられたキャパシタ23の下部電極232の各々は、端子FM1に共通に接続されており、端子FM1からVPERI電圧が供給されている。一方、第7の領域AR7に設けられたキャパシタ23の下部電極232の各々は、端子GM1に共通に接続されており、端子GM1からVSS電圧が供給されている。また、第8の領域AR8に設けられたキャパシタ23の下部電極232の各々は、端子HM1に共通に接続されており、端子HM1から1/2VPERI電圧が供給されている。更に、第9の領域AR9に設けられたキャパシタ23の下部電極232の各々は、端子IM1に共通に接続されており、端子IM1から1/2VPERI電圧が供給されている。プレート24は、第6~9の領域AR6~AR9の上部電極233上に設けられ、1/2VPERI電圧を第6~9の領域AR6~AR9のキャパシタ23の各上部電極233に共通に供給している。これによって、第6の領域AR6の各々の下部電極232及び上部電極233との間に容量が形成されることになり、つまり、端子Fとプレート24との間に容量CA6が形成される第1補償容量部121aの容量の等価回路図を示した図11bを参照。第7の領域AR7についても同様容量CA7である。一方、第8の領域AR8は、各々の下部電極232及び上部電極233に同一電圧1/2VPERIが供給されるため容量に電荷が溜まることがない。つまり、第8の領域AR8に設けられた容量CA8はダミー容量であって補償容量としては機能しない。同様に、第9の領域AR9に設けられた容量CA9はダミー容量であって補償容量としては機能しない。以上のように、第2実施形態においても、このダミー容量を形成するキャパシタ23を補償容量使用領域内に設けることを特徴としており、これによって、規定の容量値を超えることなく補償容量使用領域の面積を増大させ、製造工程時のキャパシタの剥がれを防止することができる。また、第1実施形態と同様、各端子F~Iに供給される電圧は、これに限るものではなく、例えば端子HM1,IM1の電圧をフローティングにしても良い。また、同様に、ダミー容量が設けられる領域は、例えば補償容量使用領域の端に設けてもよい。次に、図11に示した第2実施形態に係る補償容量部121aにおけるダミー容量を、いわゆる本容量に転用する場合を説明する。図12は、その場合を説明するための図であり、同図aが平面図、同図bが等価回路図である。また、図12aに示すように、第8の領域AR8におけるダミー容量端子Hとしての配線M2の一部又は全部にVPERI電圧を供給し、また、第9の領域AR9におけるダミー容量端子Iとしての配線M2の一部又は全部にVSS電圧を供給することにより、図11の構成でダミー容量であった部分をいわゆる本容量として転用できることとなる。このときの等価回路を図12bに示す。かかる構成により、容量の調整が行えることとなる。なお、以上の本発明の半導体装置の実施形態の説明においては、DRAMの構成を用いて説明しているが、本発明は、DRAMに限るものではなく、DRAM以外の半導体メモリSRAM、PRAM、フラッシュメモリ等やメモリ以外のコントローラであっても構わない。"