"外部から供給される第1のビット及び複数の第2のビットの論理の組み合わせによって定義される複数の外部コマンドを構成する前記複数の第2のビットを検証し、その検証の結果に基づいて検証結果信号を出力する検証回路と、前記検証結果信号及び前記複数の外部コマンドに基づいて、ライトコマンドを含む複数の内部コマンドを生成するコマンドデコーダと、複数のメモリセルをそれぞれ含み、前記複数の内部コマンドに基づいて互いに非排他的にアクセスされる複数のバンクと、前記複数の内部コマンドに対応して前記複数のバンクの活性及び非活性、並びに、前記メモリセルからデータを読み出す動作又は書き込む動作を制御するバンク制御回路と、前記検証結果信号が第1の時点でフェイルを示した場合、少なくとも、前記第1の時点で前記書き込み動作が完了していない前記ライトコマンドに関連して、外部から供給された前記ライトコマンドを基準とするライトレイテンシが示す第1の期間及び前記ライトレイテンシの後のライトリカバリレイテンシが示す第2の期間が経過した後に、フォローアップ信号を生成し前記バンク制御回路へ出力するエラー処理回路と、を備え、前記ライトレイテンシは、前記ライトコマンドが発行されてから、前記ライトコマンドに関連するデータが外部から供給されるまでの期間を示し、前記ライトリカバリレイテンシは、前記メモリセルへ実際にデータを書き込むためのライト実行信号を前記バンク制御回路が発行してから、少なくとも前記メモリセルへのデータの書き込みが終了するまでの期間を示す、半導体装置。前記バンク制御回路は、カラム制御回路、オートプリチャージ回路及びアクティブ制御回路を含み、前記カラム制御回路は、前記ライトコマンドが供給され、前記ライトレイテンシに関連して前記ライト実行信号を生成するライトレイテンシシフタと、前記ライトコマンドの数及び前記ライト実行信号の数を比較して、第1の制御信号を出力する第1の比較回路と、を含み、前記オートプリチャージ回路は、前記ライト実行信号が供給され、前記ライトリカバリレイテンシに関連してライトリカバリ完了信号を生成するライトリカバリシフタと、前記ライト実行信号の数及び前記ライトリカバリ完了信号の数を比較して、第2の制御信号を出力する第2の比較回路と、を含み、前記アクティブ制御回路は、前記複数の内部コマンドに含まれる前記複数のバンクのいずれかを活性化させるアクティブコマンド、及び複数のバンクのいずれかを非活性化させるプリチャージコマンド、並びに前記フォローアップ信号が供給され、それらコマンド及び前記フォローアップ信号に対応して前記複数のバンクの活性及び非活性をそれぞれ制御する複数のバンク選択信号を出力する、請求項1に記載の半導体装置。前記エラー処理回路は、前記ライトレイテンシをカウントするライトレイテンシシフタと前記ライトリカバリレイテンシをカウントするライトリカバリシフタを含む、請求項1又は2に記載の半導体装置。前記エラー処理回路は、前記第2の制御信号及び前記検証結果信号に基づいて、前記フォローアップ信号を生成する第1の論理ゲート回路を含む、請求項2に記載の半導体装置。前記エラー処理回路は、更に、セット端子に前記検証結果信号が供給され、リセット端子に前記フォローアップ信号が供給され、前記検証結果信号が活性化してから前記複数のバンクの非活性化を開始するまでの期間を示す第3の制御信号を出力端子から出力する、SRラッチ回路を含む、請求項1に記載の半導体装置。前記エラー処理回路は、前記第2及び前記第3の制御信号に基づいて、前記フォローアップ信号を生成する第1の論理ゲート回路を含む、請求項5に記載の半導体装置。前記カラム制御回路は、更に、前記コマンドデコーダから前記複数のバンクを指定するバンクアドレス信号が供給され、前記バンクアドレス信号を保持し、前記第1の期間が経過した後に前記バンクアドレス信号を第1のバンクアドレス信号として出力するアドレスFIFO回路を含み、前記オートプリチャージ回路は、更に、前記第1のバンクアドレス信号が供給され、前記第1のバンクアドレス信号を保持し、前記第2の時間が経過した後に前記第1のバンクアドレス信号を第2のバンクアドレス信号として出力するライトリカバリFIFO回路を含み、前記アクティブ制御回路は、更に、前記第2のバンクアドレス信号及び前記フォローアップ信号が供給され、それら信号に対応して前記複数のバンク選択信号を介して前記複数のバンクの非活性化をそれぞれ制御する、請求項2に記載の半導体装置。前記エラー処理回路は、更に、セット端子に前記検証結果信号が供給され、リセット端子に前記フォローアップ信号が供給され、前記検証結果信号が活性化してから前記複数のバンクの非活性化を開始するまでの期間を示す第3の制御信号を出力端子から出力する、SRラッチ回路を含み、前記第1乃至第3の制御信号に基づいて、第4の制御信号を生成し、前記オートプリチャージ制御回路は、前記第4の制御信号及び前記ライト実行信号を論理合成した信号を、前記ライトリカバリシフタへ供給する、請求項7に記載の半導体装置。前記半導体装置は、更に、前記複数の内部コマンドに対応して、前記メモリセルを選択するための複数のアドレス信号を外部から受け、前記検証回路は、前記複数の第2のビット及び前記複数のアドレス信号を検証することによって前記検証結果信号を生成する、請求項1乃至8のいずれか一項に記載の半導体装置。前記検証回路は、更に、一方の論理を示す前記複数の第2のビットの合計が偶数であるか奇数であるかを示すパリティビットを外部から受け、前記パリティビットを参照することによって検証を行う、請求項1乃至8のいずれか一項に記載の半導体装置。パリティエラーが発生した場合、DRAM側でどのような処理を行うべきかが、実使用時における半導体装置の信頼性を高める視点から重要である。例えば、パリティエラーが発生した場合、従前に発行された有効なコマンドをどのように取り扱うか、さらには、従前に発行されたコマンドにおいてオートプリチャージが指定されている場合、オートプリチャージ処理をどのように実行すべきかと言う視点である。パリティエラーが発生した場合に適切な処理を実行可能なDRAMが望まれる。尚、このような要望は、DDR4仕様のDRAMに限らず、外部から供給された制御信号を検証可能な半導体装置全般に対する要望である。本発明の一側面による半導体装置は、外部から供給される第1のビット及び複数の第2のビットの論理の組み合わせによって定義される複数の外部コマンドを構成する前記複数の第2のビットを検証し、その検証の結果に基づいて検証結果信号を出力する検証回路と、前記検証結果信号及び前記複数の外部コマンドに基づいて、ライトコマンドを含む複数の内部コマンドを生成するコマンドデコーダと、複数のメモリセルをそれぞれ含み、前記複数の内部コマンドに基づいて互いに非排他的にアクセスされる複数のバンクと、前記複数の内部コマンドに対応して前記複数のバンクの活性及び非活性、並びに、前記メモリセルからデータを読み出す動作又は書き込む動作を制御するバンク制御回路と、前記検証結果信号が第1の時点でフェイルを示した場合、少なくとも、前記第1の時点で前記書き込み動作が完了していない前記ライトコマンドに関連して、外部から供給された前記ライトコマンドを基準とするライトレイテンシが示す第1の期間及び前記ライトレイテンシの後のライトリカバリレイテンシが示す第2の期間が経過した後に、フォローアップ信号を生成し前記バンク制御回路へ出力するエラー処理回路と、を備え、前記ライトレイテンシは、前記ライトコマンドが発行されてから、前記ライトコマンドに関連するデータが外部から供給されるまでの期間を示し、前記ライトリカバリレイテンシは、前記メモリセルへ実際にデータを書き込むためのライト実行信号を前記バンク制御回路が発行してから、少なくとも前記メモリセルへのデータの書き込みが終了するまでの期間を示す。本発明の他の一側面による半導体装置は、複数のメモリセルを有するメモリセルアレイと、アクセスすべき前記メモリセルのアドレスを示すアドレス信号及びアクセスの種別を示すコマンド信号を外部から受け、前記アドレス信号及び前記コマンド信号に基づいて前記メモリセルアレイにアクセスするアクセス制御回路と、を備え、前記アクセス制御回路は、前記アドレス信号及び前記コマンド信号に基づいて前記メモリセルアレイを活性化させるアクティブ制御回路と、外部から供給される検証信号に基づいて前記アドレス信号及び前記コマンド信号を検証することにより検証結果信号を生成する検証回路と、前記検証結果信号が第1の時点でフェイルを示した場合、前記第1の時点で活性化されている前記メモリセルアレイを所定時間経過後に非活性化させるエラー処理回路と、を含む。本発明による情報処理システムは、複数のメモリセルを有するメモリセルアレイを備えた半導体装置と、前記半導体装置を制御するコントローラと、を備える情報処理システムであって、前記コントローラは、アクセスすべき前記メモリセルのアドレスを示すアドレス信号、アクセスの種別を示すコマンド信号、並びに、前記アドレス信号及び前記コマンド信号に基づき生成された検証信号を前記半導体装置に供給する出力回路を備え、前記半導体装置は、前記アドレス信号及び前記コマンド信号に基づいて前記メモリセルアレイにアクセスするアクセス制御回路を備え、前記アクセス制御回路は、前記アドレス信号及び前記コマンド信号に基づいて前記メモリセルアレイを活性化させるアクティブ制御回路と、前記検証信号に基づいて前記アドレス信号及び前記コマンド信号を検証することにより検証結果信号を生成する検証回路と、前記検証結果信号が第1の時点でフェイルを示した場合、前記第1の時点で活性化されている前記メモリセルアレイを所定時間経過後に非活性化させるエラー処理回路と、を含む。本発明によれば、いわゆるパリティエラーなどの不良が検出された場合であっても、直ちにメモリセルアレイの非活性化が行われるのではなく、所定の時間が経過してからメモリセルアレイの非活性化が行われることから、既に発行されたコマンド不良が検出された時点よりも前に供給されたコマンドを正しく実行した後にメモリセルアレイを非活性化させることができる。これにより、実使用時における半導体装置の信頼性を高めることが可能となる。本発明の課題を解決する技術思想コンセプトの代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、検証信号に基づいてアドレス信号及びコマンドを検証し、その結果、アドレス信号又はコマンド信号がエラーであると判定した場合、既に発行されたライトコマンドに基づいてメモリセルにライトデータが正しく書き込まれ、或いは、既に発行されたリードコマンドに基づいてメモリセルからリードデータが読み出された後、メモリセルへ正しくリストアされてから、状態エラー処理の一つのルーチンとしてメモリセルアレイを非活性化させることを技術思想とする。言い換えれば、エラー発生時にまだ未処理であるコマンドを認識し、そのコマンドの処理が完了すること確認してからエラー処理のルーチンを開始する。これにより、エラーが発生した時点において、既に発行されたライトコマンド又はリードコマンドが実行中つまり、未完了状態であっても、エラー処理として適切なタイミングでプリチャージ動作を行うことが可能となる。図1は、本発明の原理を説明するためのブロック図である。図1には、1個のコントローラ50と1個の半導体装置10からなる情報処理システムが示されている。図1に示す半導体装置10は、DRAMなどの半導体メモリデバイスであり、メモリセルアレイ11を備えている。メモリセルアレイ11には、互いに交差する複数のワード線WLと複数のビット線BLが設けられており、それらの交点にメモリセルMCが配置されている。ワード線WLの選択はロウデコーダ12によって行われ、ビット線BLの選択はカラムデコーダ13によって行われる。ビット線BLは、センス回路14内の対応するセンスアンプSAにそれぞれ接続されており、カラムデコーダ13により選択されたビット線BLは、センスアンプSAを介してアンプ回路15に接続される。ロウデコーダ12、カラムデコーダ13、センス回路14及びアンプ回路15の動作は、アクセス制御回路20によって制御される。アクセス制御回路20には、端子21~24を介してアドレス信号ADD、コマンド信号CMD、チップ選択信号CS及び検証信号PRTYなどが供給される。アクセス制御回路20は、これらの信号に基づいてロウデコーダ12、カラムデコーダ13、センス回路14、アンプ回路15及びデータ入出力回路30を制御する。本発明においては、チップ選択信号CSを構成するビットを第1のビット、コマンド信号CMDを構成する複数のビットを第2のビットと呼ぶことがある。具体的には、コマンド信号CMDがアクティブコマンドである場合、アドレス信号ADDはロウデコーダ12に供給される。これに応答して、ロウデコーダ12はアドレス信号ADDが示すワード線WLを選択し、これにより対応するメモリセルMCがそれぞれビット線BLに接続される。その後、アクセス制御回路20は、所定のタイミングでセンス回路14を活性化させる。一方、コマンド信号CMDがリードコマンド又はライトコマンドである場合、アドレス信号ADDはカラムデコーダ13に供給される。これに応答して、カラムデコーダ13はアドレス信号ADDが示すビット線BLをアンプ回路15に接続する。これにより、リード動作時においては、センスアンプSAを介してメモリセルアレイ11から読み出されたリードデータDQがアンプ回路15及びデータ入出力回路30を介してデータ端子31から外部に出力される。また、ライト動作時においては、データ端子31及びデータ入出力回路30を介して外部から供給されたライトデータDQが、アンプ回路15及びセンスアンプSAを介してメモリセルMCに書き込まれる。図1に示すように、アクセス制御回路20にはアドレスラッチ回路80a、コマンドデコーダ80b、検証回路90及びエラー処理回路120が含まれている。アドレスラッチ回路80aは、アドレス端子21を介して供給されたアドレス信号ADDをラッチする回路である。アドレスラッチ回路80aにラッチされたアドレス信号ADDは、上述の通り、コマンド信号CMDの内容に基づいてロウデコーダ12又はカラムデコーダ13に供給される。コマンドデコーダ80bは、コマンド端子22を介して供給されたコマンド信号CMDをデコードする回路である。特に限定されるものではないが、コマンド信号CMDは、アクティブ信号ACT、ロウアドレスストローブ信号RAS、カラムアドレスストローブ信号CAS、ライトイネーブル信号WEからなる複数ビットの制御信号であり、これら信号の論理レベルの組み合わせによってアクセスの種類が定義される。アクセスの種類としては、アクティブコマンドに基づくロウアクセス、リードコマンドに基づくリードアクセス、ライトアクセスに基づくライトアクセスなどの他、NOPコマンドに基づく現状維持動作が挙げられる。図2は、コマンドデコーダ80bの動作を説明するための真理値表の一例である。図2に示す例では、チップ選択信号CS及びコマンド信号CMDの組み合わせによって生成される内部コマンドには、DESELコマンド、NOPコマンド、アクティブコマンドIACT、プリチャージコマンドIPRE、ライトコマンドIWR1、リードコマンドIRD1、モードレジスタセットコマンドMRSが含まれる。DESELコマンドは、チップ選択信号CSが非活性状態である場合に生成されるコマンドである。DESELコマンドが発行されると、アクセス制御回路20はアクセス動作を一切実行しない。NOPコマンドは、チップ選択信号CSは活性状態であるものの、コマンド信号CMDを構成する各ビットが全てローレベルである場合に生成されるコマンドである。NOPコマンドが発行された場合も、アクセス制御回路20はアクセス動作を一切実行しない。アクティブコマンドIACT、ライトコマンドIWR1、リードコマンドIRD1が発生した場合の動作については上述の通りであり、それぞれロウアクセス、ライトアクセス、リードアクセスが行われる。プリチャージコマンドIPREは、アクティブコマンドIACTによって活性化されたメモリセルアレイ11を非活性化させるためのコマンドである。また、モードレジスタセットコマンドMRSは、後述するモードレジスタの設定値を書き換えるための内部コマンドである。アドレスラッチ回路80a及びコマンドデコーダ80bは、チップ選択端子23を介して供給されたチップ選択信号CSに基づいて活性化される。チップ選択信号CSが非活性状態である場合にはアドレスラッチ回路80a及びコマンドデコーダ80bも非活性化され、この場合、入力されたアドレス信号ADD及びコマンド信号CMDは無効化される。本発明ではチップ選択信号CSが非活性状態された状態も一種のコマンドとして捉え、DESELコマンドと呼ぶことがある。DESELコマンドが発行されると、アクセス制御回路20はアクセス動作を一切実行しないため、NOPコマンドが発行された場合と同じ結果が得られる。検証回路90は、検証端子24を介して供給された検証信号PRTYに基づいて、アドレス信号ADD及びコマンド信号CMDを検証する回路である。検証の方法については特に限定されないが、アドレス信号ADD及びコマンド信号CMDを構成する複数のビットのうち、ハイレベル又はローレベルであるビットの数が偶数であるか奇数であるかを判定し、判定結果を検証信号PRTYと照合する方法を好ましく挙げることが可能である。この場合、検証信号PRTYはいわゆるパリティビットに相当し、1ビットで足りる。エラー処理回路120は、検証回路90による検証の結果がフェイルである場合に、エラー処理を行う回路である。本発明におけるエラー処理には、メモリセルアレイ11を強制的に非活性化させる処理が含まれる。メモリセルアレイ11の非活性化とは、アクティブコマンドIACTによってワード線WLが選択された状態のメモリセルアレイ11をプリチャージ状態、すなわち、全てのワード線WLを非活性状態に戻す処理などが該当する。メモリセルアレイ11が複数のバンクに分割されている場合は、全てのバンクを非活性状態とすることが好ましい。このような処理を行うのは、検証回路90による検証の結果がフェイルである場合に、誤ったコマンドや誤ったアドレスによってメモリセルアレイ11に保持されているデータを破損しないためである。検証回路90による検証の結果がフェイルである場合、エラー処理回路120はメモリセルアレイ11を無条件に非活性化させるのではなく、従前に発行された有効なコマンドが正しく実行されるのを待って非活性化させる。より具体的には、従前に発行されたコマンドがライトコマンドである場合には、メモリセルMCにライトデータが正しく書き込まれる時間を待ってメモリセルアレイ11が非活性化される。また、従前に発行されたコマンドがリードコマンドである場合には、読み出されたリードデータがメモリセルMCにリストアされる時間を待ってメモリセルアレイ11が非活性化される。これは、コントローラ50からライトデータが入力されても、直ちにメモリセルMCに書き込まれるのではなく、アンプ回路15やセンス回路14によってメモリセルMCにライトデータを実際に書き込み終えるまでには所定のライトリカバリ時間が必要だからである。また、DRAMにおけるリード動作は破壊読み出し動作であることから、コントローラ50へリードデータを出力した場合であっても、リードデータをメモリセルMCにリストアするまでには所定のリードリカバリ時間が必要だからである。このような点を考慮し、本発明においては、検証回路90によってフェイル判定された後、ライトリカバリ時間及びリードリカバリ時間を待ってからメモリセルアレイ11を非活性化させている。これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図1に示す電源回路40によって生成される。電源回路40は、電源端子41,42を介してそれぞれ供給される外部電位VDD及び接地電位VSSを受け、これらに基づいて内部電圧VPP,VPERI,VARYなどを生成する。内部電位VPPは外部電位VDDを昇圧することによって生成され、内部電位VPERI,VARYは外部電位VDDを降圧することによって生成される。内部電圧VPPは、主にロウデコーダ12において用いられる電圧である。ロウデコーダ12は、アドレス信号ADDに基づき選択したワード線WLをVPPレベルに駆動し、これによりメモリセルMCに含まれるセルトランジスタを導通させる。内部電圧VARYは、主にセンス回路14において用いられる電圧である。センス回路14が活性化すると、ビット線対の一方をVARYレベル、他方をVSSレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧VPERIは、アクセス制御回路20などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧VDDよりも電圧の低い内部電圧VPERIを用いることにより、半導体装置10の低消費電力化が図られている。一方、コントローラ50は、出力回路60及びデータ処理回路70を備えている。出力回路60は、端子61~64を介してアドレス信号ADD、コマンド信号CMD、チップ選択信号CS及び検証信号PRTYを半導体装置10に供給するための回路である。また、データ処理回路70は、データ端子71を介して入出力されるリードデータDQ及びライトデータDQを処理する回路である。コントローラ50は、半導体装置10にアクセスする際、チップ選択信号CSを活性化させるとともに、アドレス信号ADD及びコマンド信号CMDを供給し、さらに、アドレス信号ADD及びコマンド信号CMDに基づき生成した検証信号PRTYを供給する。検証信号PRTYは、検証信号生成回路60aによって生成される。検証信号PRTYとしてパリティビットを用いる場合、アドレス信号ADD及びコマンド信号CMDを構成する複数のビットのうち、ハイレベルであるビットの数が偶数であれば、検証信号生成回路60aは検証信号PRTYをローレベルとし、奇数であれば検証信号PRTYをハイレベルとする。このことは、アドレス信号ADD、コマンド信号CMD及び検証信号PRTYを構成する複数のビットのうち、ハイレベルであるビットの数は常に偶数になることを意味する。チップ選択信号CS、アドレス信号ADD、コマンド信号CMD及び検証信号PRTYをコントローラ50から半導体装置10に供給するタイミングについては特に限定されず、全て同時であっても構わないし、或いは、チップ選択信号CSのみを先行して発行し、そのご所定時間が経過してからアドレス信号ADD、コマンド信号CMD及び検証信号PRTYを発行しても構わない。そして、コントローラ50から半導体装置10に対してアクセスが行われる度に、半導体装置10に含まれる検証回路90は、アドレス信号ADD及びコマンド信号CMDの検証を行う。検証の結果、アドレス信号ADD及びコマンド信号CMDに不良がなければ、コマンドデコーダ80bによるコマンド信号CMDのデコード動作を許可し、これによりコマンド信号CMDによって選択されたアクセス動作が実行される。これに対し、検証の結果、アドレス信号ADD又はコマンド信号CMDに不良があることが判明した場合、上述の通り、エラー処理回路120によってメモリセルアレイ11が非活性化される。この場合、特に限定されるものではないが、検証回路90はコマンドデコーダ80bを制御し、DESELコマンド又はNOPコマンドが発行された場合と同じ動作をコマンドデコーダ80bに実行させることが好ましい。DESELコマンドが発行された場合とは、チップ選択信号CSが非活性状態である場合を意味する。したがって、DESELコマンドが発行された場合と同じ動作をコマンドデコーダ80bに実行させるためには、外部から供給されたチップ選択信号CSを活性状態から非活性状態に内部で強制的に変換すればよい。また、NOPコマンドが発行された場合とは、チップ選択信号CSは活性状態であるものの、コマンド信号CMDの組み合わせがNOPコマンドを示している場合を意味する。したがって、NOPコマンドが発行された場合と同じ動作をコマンドデコーダ80bに実行させるためには、外部から供給されたコマンド信号CMDの組み合わせをNOPコマンドの組み合わせに内部で強制的に変換すればよい。これにより、例えばアドレス信号ADD及びコマンド信号CMDをコントローラ50から半導体装置10に伝送する途中である1ビットが反転してしまった場合、検証回路90によってエラーが検出され、所定時間が経過した後、メモリセルアレイ11が非活性化される。つまり、エラーが検出される前に発行された有効なコマンドが正しく実行され、且つ、リカバリ時間が経過した後、メモリセルアレイ11が非活性化される。これにより、エラーが検出される前に発行されたコマンドが正しく処理されるとともに、誤ったコマンドや誤ったアドレスによってメモリセルアレイ11に保持されているデータを破損することがなくなる。また、エラーを発生させたコマンドをDESELコマンド又はNOPコマンドに変換すれば、メモリセルアレイ11に対する有効なアクセスは実行されないため、誤ったコマンドが実行されたり、誤ったデータをメモリセルアレイ11に上書きしたりするといった問題が生じない。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図3は、本発明の好ましい第1の実施形態による半導体装置10aを示すブロック図であり、主に図1に示したアクセス制御回路20に属する回路ブロックを詳細に示している。図3に示すように、アクセス制御回路20にはレシーバ111,112が含まれている。レシーバ111は、コントローラ50から供給されるチップ選択信号CSを受けて、内部チップ選択信号ICS1を生成する。また、レシーバ112は、コントローラ50から供給されるアドレス信号ADD、コマンド信号CMD及び検証信号PRTYを受け、内部アドレス信号IADD1、内部コマンド信号ICMD1及び内部検証信号IPRTYを生成する。内部チップ選択信号ICS1、内部アドレス信号IADD1、内部コマンド信号ICMD1及び内部検証信号IPRTYは、いずれも検証回路90に供給される。本実施形態では、検証信号PRTYがパリティビットであり、アドレス信号ADD及びコマンド信号CMDを構成する複数のビットのうち、ハイレベルであるビットが偶数個であるか奇数個であるかを示す。具体的には、アドレス信号ADD及びコマンド信号CMDを構成する複数のビットのうち、ハイレベルであるビットが偶数個であれば検証信号PRTYはローレベルを取り、ハイレベルであるビットが奇数個であれば検証信号PRTYはハイレベルを取る。したがって、アドレス信号ADD及びコマンド信号CMDに検証信号PRTYを含めた複数のビットのうち、ハイレベルであるビットは常に偶数個でなければならない。したがって、これが奇数個であれば、アドレス信号ADD又はコマンド信号CMDに誤りが生じていることを意味する。図4は、検証回路90の機能を説明するための回路図である。図4に示す検証回路90は、アドレス信号ADD及びコマンド信号CMDを構成する複数のビット、並びに、検証信号PRTYを構成するビットを2ビットずつ排他的論理和演算し、得られた結果をさらに排他的論理和演算することによって、最終的に1ビットの演算結果を得る。排他的論理和演算においては、入力された2ビットが一致した場合つまりハイレベルの数が偶数個である場合にはローレベルとなり、入力された2ビットが一致しない場合つまりハイレベルの数が奇数個である場合にはハイレベルとなることから、最終的に得られるビットがローレベルであれば、入力された複数のビットのうち、ハイレベルであるビットが偶数個であることが分かる。これに対し、最終的に得られるビットがハイレベルであれば、入力された複数のビットのうち、ハイレベルであるビットが奇数個であることが分かる。検証回路90によって最終的に得られるビットは、パリティエラー信号PERRであり、ハイレベルであればエラーが発生したことを示す。本発明においては、パリティエラー信号PERRを検証結果信号と呼ぶことがある。パリティエラー信号PERRは、図3に示すパリティレイテンシ回路100、エラー処理回路120及びエラーレジスタ130などに供給される。パリティレイテンシ回路100は、検証回路90によるパリティチェックに要する時間分すなわち、検証期間であるパリティレイテンシ分、内部チップ選択信号ICS1、内部アドレス信号IADD1及び内部コマンド信号ICMD1を保持し、パリティレイテンシが経過した後、保持されたこれらの信号をそれぞれ内部チップ選択信号PCS、内部アドレス信号PADD及び内部コマンド信号PCMDとして出力する回路である。エラー処理回路120は、パリティエラー信号PERRがハイレベルに活性化した場合、エラー処理を行う回路である。エラー処理回路120は、パリティエラー信号PERRがハイレベルに活性化した後、所定時間が経過するとフォローアップ信号FUを活性化させる。フォローアップ信号FUは、バンク制御回路200に含まれるアクティブ制御回路230に供給される。エラー処理回路120の詳細については後述する。また、本実施形態では、パリティエラー信号PERRが活性化するとエラー処理回路120によってアラート信号ALRTが生成され、ドライバ113を介して外部に出力される。外部に出力されたアラート信号ALRTはコントローラ50に供給され、これによりコントローラ50はパリティエラーが発生したことを知ることができる。エラーレジスタ130は、パリティエラー信号PERRがハイレベルに活性化した場合、パリティエラーの対象となったアドレス信号ADD及びコマンド信号CMDを保持する回路である。実際には、パリティレイテンシ回路100による遅延途中の内部アドレス信号PADDm1及び内部コマンド信号PCMDm1がエラーレジスタ130に保持される。エラーレジスタ130に保持された内部アドレス信号PADDm1及び内部コマンド信号PCMDm1は、データ入出力回路30を介して外部に出力される。外部に出力された内部アドレス信号PADDm1及び内部コマンド信号PCMDm1はコントローラ50に供給され、これによりコントローラ50はどのアドレス信号ADD又はコマンド信号CMDがパリティエラーを発生させたか知ることができる。図5は、パリティレイテンシ回路100の回路図である。図5に示すパリティレイテンシ回路100は、レイテンシが5クロックサイクルである場合を示しているが、レイテンシが固定的である必要はなく、モード設定によって可変とすることが好ましい。モード設定は、図3に示すモードレジスタ25に所定のモード信号を設定することにより行う。モードレジスタ25の設定値には、アドレス信号ADD及びコマンド信号CMDのパリティチェックを有効とするか無効とするかの設定値も含まれる。パリティチェックを有効とする動作モードパリティONモードが設定されている場合にはモード信号PENが例えばハイレベルに活性化し、パリティチェックを無効とする動作モードパリティOFFモードが設定されている場合にはモード信号PENが例えばローレベルに非活性化する。パリティレイテンシ回路100に用いられる内部クロック信号ICLKは、コントローラ50から供給される外部クロック信号に基づき生成された信号である。本例では、内部チップ選択信号ICS1を受けて内部チップ選択信号PCSを出力するパスに5段のシフトレジスタが用いられており、これにより、内部チップ選択信号ICS1を受けてから、5クロックサイクル後に内部チップ選択信号PCSが出力される。内部コマンド信号ICMD1及び内部アドレス信号IADD1についても同様であり、5段のシフトレジスタを経由することによって、それぞれ内部コマンド信号PCMD及び内部アドレス信号PADDとして出力される。図5に示すパリティレイテンシ回路100においては、内部チップ選択信号ICS1をカウントするパスのうち、4段目のフリップフロップFF4の出力ノードと、5段目のフリップフロップFF5の出力ノードとの間にANDゲート回路G1が挿入されている。ANDゲート回路G1は、パリティエラー信号PERRがローレベルであれば4段目のフリップフロップFF4から出力される信号PCSm1aをそのまま5段目のフリップフロップFF5に供給する。これに対し、パリティエラー信号PERRがハイレベルである場合、ANDゲート回路G1は、4段目のフリップフロップFF4から出力される信号PCSm1に関わらず、5段目のフリップフロップFF5に供給する信号PCSm1を強制的にローレベルとする。本例では、5段目のフリップフロップFF5に信号PCSm1がラッチされる前に、検証回路90によるパリティチェックが完了する必要がある。これにより、検証回路90によるパリティチェックの結果、パリティエラーが発生していない場合には、5クロックサイクル目に正しく内部チップ選択信号PCSが出力される。これに対し、検証回路90によるパリティチェックの結果、パリティエラーが発生している場合には、5クロックサイクル目に出力される内部チップ選択信号PCSは、強制的にローレベルに非活性化される。つまり、当該コマンドがDESELコマンドに変換される。一方、内部コマンド信号ICMD1及び内部アドレス信号IADD1については、パリティチェックの結果にかかわらず、5クロックサイクル目に内部コマンド信号PCMD及び内部アドレス信号PADDとして出力される。尚、4段目のフリップフロップFF4から出力される信号PCMDm1,PADDm1は、上述したエラーレジスタ130に供給される。これに同期する内部検証信号PPRTYm1についても同様である。パリティレイテンシ回路100から出力される内部チップ選択信号PCSは、図3に示すセレクタ141の一方の入力ノードに供給される。セレクタ141の他方の入力ノードには、パリティレイテンシ回路100を経由していない内部チップ選択信号ICS1が供給される。セレクタ141は、モード信号PENに基づいてこれらのいずれかを内部チップ選択信号ICS2として出力する。具体的には、モード信号PENがハイレベルに活性化している場合パリティONモードに設定されている場合には内部チップ選択信号PCSが選択され、モード信号PENがローレベルに非活性化している場合パリティOFFモードに設定されている場合には内部チップ選択信号ICS1を選択される。選択の結果出力される内部チップ選択信号ICS2は、回路ブロック80の第1の入力ノードに供給される。回路ブロック80は、図1に示したアドレスラッチ回路80aとコマンドデコーダ80bを含む回路ブロックである。回路ブロック80は、内部チップ選択信号ICS2に基づいて活性化される。同様に、パリティレイテンシ回路100から出力される内部コマンド信号PCMD及び内部アドレス信号PADDは、セレクタ142の一方の入力ノードに供給される。セレクタ142の他方の入力ノードには、パリティレイテンシ回路100を経由していない内部コマンド信号ICMD1及び内部アドレス信号IADD1が供給される。セレクタ142は、モード信号PENに基づいてこれらのいずれかを内部コマンド信号ICMD2及び内部アドレス信号IADD2として出力する。具体的には、モード信号PENがハイレベルに活性化している場合パリティONモードに設定されている場合には内部コマンド信号PCMD及び内部アドレス信号PADDが選択され、モード信号PENがローレベルに非活性化している場合パリティOFFモードに設定されている場合には内部コマンド信号ICMD1及び内部アドレス信号IADD1が選択される。選択の結果出力される内部コマンド信号ICMD2及び内部アドレス信号IADD2は、回路ブロック80の第2の入力ノードに供給される。その結果、内部アドレス信号IADD2はアドレスラッチ回路80aにラッチされ、内部コマンド信号ICMD2はコマンドデコーダ80bによってデコードされる。アドレスラッチ回路80aにラッチされた内部アドレス信号IADD2は、内部アドレス信号IADD3として出力される。また、コマンドデコーダ80bによって内部コマンド信号ICMD2がデコードされると、内部コマンド信号ICMD3が生成される。内部アドレス信号IADD3及び内部コマンド信号ICMD3は、バンク制御回路200に供給される。バンク制御回路200については後述する。図6は、主にパリティレイテンシ回路100の動作を説明するためのタイミング図であり、aはパリティOFFモードにおける動作を示し、bはパリティONモードにおける動作を示している。尚、図6に示す波形/ICLKは、内部クロック信号ICLKの反転信号である。パリティOFFモードにおいては、モード信号PENがローレベルに非活性化していることから、セレクタ141は内部チップ選択信号ICS1を選択し、セレクタ142は内部コマンド信号ICMD1及び内部アドレス信号IADD1を選択する。これにより、図6aに示すように、内部チップ選択信号ICS1、内部コマンド信号ICMD1及び内部アドレス信号IADD1は、そのまま内部チップ選択信号ICS2、内部コマンド信号ICMD2及び内部アドレス信号IADD2として回路ブロック80に供給され、内部コマンド信号ICMD2のデコード動作と内部アドレス信号IADD2のラッチ動作が実行される。したがって、パリティレイテンシを待つことなく、内部コマンド信号ICMD3及び内部アドレス信号IADD3が出力され、これらがバンク制御回路200に供給される。一方、パリティONモードにおいては、モード信号PENがハイレベルに活性化していることから、セレクタ141は内部チップ選択信号PCSを選択し、セレクタ142は内部コマンド信号PCMD及び内部アドレス信号PADDを選択する。図6bに示す例では、時刻t11,t12,t13にて内部チップ選択信号ICS1、内部コマンド信号ICMD1及び内部アドレス信号IADD1が発生している。ここで、時刻t11にて発生した内部コマンド信号ICMD1及び内部アドレス信号IADD1は、ハイレベルであるビットがそれぞれ奇数及び偶数である。このため合計で奇数であり、これに対応して内部検証信号IPRTYが正しくハイレベルであることから、検証回路90はパリティエラー信号PERRをローレベルに非活性化させる。パリティエラー信号PERRのレベルが確定するタイミングは、時刻t11から4クロックサイクル目パリティレイテンシ-1であり、時刻t11から5クロックサイクルが経過すると、パリティレイテンシ回路100から内部チップ選択信号PCS、内部コマンド信号PCMD及び内部アドレス信号PADDが出力される。その結果、内部コマンド信号ICMD3及び内部アドレス信号IADD3が出力され、これらがバンク制御回路200に供給される。また、時刻t12にて発生した内部コマンド信号ICMD1及び内部アドレス信号IADD1は、ハイレベルであるビットがいずれも偶数である。このため合計でも偶数であり、これに対応して内部検証信号IPRTYが正しくローレベルであることから、検証回路90はパリティエラー信号PERRをローレベルに非活性化させる。パリティエラー信号PERRのレベルが確定するタイミングは、時刻t12から4クロックサイクル目パリティレイテンシ-1であり、時刻t12から5クロックサイクルが経過すると、パリティレイテンシ回路100から内部チップ選択信号PCS、内部コマンド信号PCMD及び内部アドレス信号PADDが出力される。その結果、内部コマンド信号ICMD3及び内部アドレス信号IADD3が出力され、これらがバンク制御回路200に供給される。これに対し、時刻t13にて発生した内部コマンド信号ICMD1及び内部アドレス信号IADD1は、ハイレベルであるビットがそれぞれ奇数及び偶数である。このため合計で奇数であり、内部検証信号IPRTYがハイレベルとなるはずであるにも関わらず、本例ではローレベルとなっている。このため、検証回路90はパリティエラー信号PERRをハイレベルに活性化させる。パリティエラー信号PERRのレベルが確定するタイミングは、時刻t13から4クロックサイクル目パリティレイテンシ-1である。時刻t13から5クロックサイクルが経過すると、パリティレイテンシ回路100からは内部コマンド信号PCMD及び内部アドレス信号PADDが出力される一方、内部チップ選択信号PCSはローレベルに非活性化された状態となる。つまり、DESELコマンドが発行された状態と同じ状態になる。その結果、アドレスラッチ回路80a及びコマンドデコーダ80bの動作は行われず、したがって、メモリセルアレイ11に対するアクセスも実行されない。このことは、時刻t11に開始されたアクセスA、時刻t12に開始されたアクセスBが実行中であっても、これらアクセスA,Bを停止させたり、変化させたりしないことを意味する。したがって、アクセスA,Bについては正常に実行される。そして、時刻t13にて発生した内部コマンド信号ICMD1及び内部アドレス信号IADD1は、エラーレジスタ130に取り込まれる。また、エラー処理回路120によってアラート信号ALRTが発生する。これにより、コントローラ50はパリティエラーの発生を知ることができるとともに、どのコマンド信号CMD又はアドレス信号ADDがエラーを発生させたのかを知ることも可能となる。さらに、エラー処理回路120は、内部検証信号IPRTYがハイレベルに活性化してから所定時間が経過すると、フォローアップ信号FUを活性化させる。フォローアップ信号FUが活性化すると、後述するバンク選択信号BSELが非活性化し、これによりメモリセルアレイ11に含まれる複数のバンクが全て非活性化される。図7は、バンク制御回路200に入出力される信号を説明するためのブロック図である。図7に示すように、バンク制御回路200は、カラム制御回路210、オートプリチャージ制御回路220及びアクティブ制御回路230を含んでいる。カラム制御回路210は、コマンドデコーダ80bからライトコマンドIWR1及びリードコマンドIRD1が供給されるとともに、アドレスラッチ回路80aからカラムアドレスCA1が供給される。カラム制御回路210は、これらの信号に基づいて、ライト実行信号IWR2、リード実行信号IRD2及びカラムアドレスCA2を生成する。カラム制御回路210の詳細については後述する。オートプリチャージ制御回路220には、カラム制御回路210によって生成されたライト実行信号IWR2、リード実行信号IRD2及びカラムアドレスCA2が供給される。オートプリチャージ制御回路220は、これらの信号に基づいて、オートプリチャージ信号AP0~AP15を生成する。オートプリチャージ信号AP0~AP15は、メモリセルアレイ11を構成するバンクB0~バンクB15後述にそれぞれ対応する信号である。オートプリチャージ制御回路220の詳細については後述する。アクティブ制御回路230は、コマンドデコーダ80bからアクティブコマンドIACT及プリチャージコマンドIPREが供給されるとともに、アドレスラッチ回路80aからロウアドレスRA1を受ける。アクティブ制御回路230には、さらに、エラー処理回路120からフォローアップ信号FUも供給される。アクティブ制御回路230は、これらの信号に基づいて、バンク選択信号BSEL0~BSEL15を生成する。アクティブ制御回路230の詳細については後述する。図8は、エラー処理回路120の主要部を示す回路図である。図8に示すように、エラー処理回路120はライトレイテンシWLをカウントするライトレイテンシシフタ121と、ライトリカバリレイテンシWRをカウントするライトリカバリシフタ122を備えている。ライトレイテンシシフタ121及びライトリカバリシフタ122は直列に接続されており、これにより、パリティエラー信号PERRが活性化した後、ライトレイテンシWLが示す第1の期間及びライトリカバリレイテンシWRが示す第2の期間が経過すると、フォローアップ信号FUが活性化する。ここで、ライトレイテンシWLとは、コントローラ50からライトコマンドが発行された後、最初のライトデータDQが入力されるまでのレイテンシを指す。ライトコマンドの発行タイミングは、本来の発行タイミングよりもアディティブレイテンシAL分だけ先行して発行されることがある。したがって、ライトコマンドの本来の発行タイミングから最初のライトデータDQが入力されるまでのレイテンシをCASライトレイテンシCWLとした場合、ライトレイテンシWL=ALCWLで定義される。また、ライトリカバリレイテンシWRとは、コントローラ50から最初のライトデータDQが入力された後、メモリセルMCにライトデータDQが正しく書き込まれるまでのレイテンシを指す。したがって、ライトデータDQのバースト長をBLとし、コントローラ50から最後のライトデータDQが入力された後、メモリセルMCにライトデータDQが正しく書き込まれるまでのリカバリ時間をWRaとした場合、ライトリカバリレイテンシWR=BLWRaで定義される。図8に示すように、エラー処理回路120にはSRラッチ回路123も含まれている。SRラッチ回路123のセット端子Sにはパリティエラー信号PERRが供給され、リセット端子Rにはフォローアップ信号FUが供給される。これにより、SRラッチ回路123から出力されるパリティエラーシーケンス信号PSMは、パリティエラー信号PERRが活性化した後、フォローアップ信号FUが活性化するまでの期間においてハイレベルとなる。本発明においては、パリティエラーシーケンス信号PSMを第3の制御信号と呼ぶことがある。図9は、カラム制御回路210の回路図である。図9に示すように、カラム制御回路210にはリードレイテンシシフタ211及びライトレイテンシシフタ212が含まれている。リードレイテンシシフタ211は、リードコマンドIRD1を受け、リードレイテンシRLが経過した後に、リード実行信号IRD2を出力する回路である。また、ライトレイテンシシフタ212は、図8に示したライトレイテンシシフタ121と同じ機能を有し、ライトコマンドIWR1を受け、ライトレイテンシWLが経過した後に、ライト実行信号IWR2を出力する。ここで、リードレイテンシRLとは、コントローラ50からリードコマンドが発行された後、最初のリードデータDQが出力されるまでのレイテンシを指す。リードコマンドの発行タイミングは、本来の発行タイミングよりもアディティブレイテンシAL分だけ先行して発行されることがある。したがって、リードコマンドの本来の発行タイミングから最初のリードデータDQが出力されるまでのレイテンシをCASレイテンシCLとした場合、リードレイテンシRL=ALCLで定義される。リードコマンドIRD1及びライトコマンドIWR1は、ORゲート回路213に供給される。ORゲート回路213の出力はインポインタ214に供給され、そのカウント値IPをインクリメントさせる。したがって、インポインタ214のカウント値IPは、リードコマンドIRD1又はライトコマンドIWR1が発生する度にインクリメントされる。同様に、リード実行信号IRD2及びライト実行信号IWR2は、ORゲート回路215に供給される。ORゲート回路215の出力はアウトポインタ216に供給され、そのカウント値OPをインクリメントさせる。したがって、アウトポインタ216のカウント値OPは、リード実行信号IRD2又はライト実行信号IWR2が発生する度にインクリメントされる。インポインタ214のカウント値IP及びアウトポインタ216のカウント値OPは、アドレスFIFO回路217に供給される。アドレスFIFO回路217は、いわゆるポイントシフト型のFIFO回路であり、入力されたカラムアドレスCA1をカウント値IPが示すレジスタにラッチするとともに、カウント値OPが示すレジスタにラッチされたカラムアドレスCA2を出力する。したがって、カウント値IPの値をカウント値OPよりも1だけ進めておけば、リードコマンドIRD1又はライトコマンドIWR1と同期して供給されたカラムアドレスCA1は、リード実行信号IRD2又はライト実行信号IWR2と同期してカラムアドレスCA2として出力されることになる。図9に示すように、カラム制御回路210にはさらにXORゲート回路218が備えられている。XORゲート回路218は、カウント値IPと、カウント値OPを1した値が供給され、これらが不一致であるとカラムシーケンス信号CSMをハイレベルに活性化させる。本発明においては、カラムシーケンス信号CSMを第1の制御信号と呼ぶことがある。また、XORゲート回路218を第1の比較回路と呼ぶことがある。図10は、カラム制御回路210の動作を説明するためのタイミング図であり、一例として、ライトレイテンシWLが9クロックサイクルに設定されている。図10に示す例では、時刻t21にチップ選択信号CSが活性化し、ライトコマンドWRが発行されている。時刻t21以前の状態では、インポインタ214のカウント値IPが00、アウトポインタ216のカウント値OPが11であることから、XORゲート回路218はカラムシーケンス信号CSMをローレベルとしている。これは、リードレイテンシシフタ211及びライトレイテンシシフタ212にコマンドが貯留されていないことを意味する。時刻t21においてライトコマンドWR及びカラムアドレスCAがコントローラ50から入力されると、コマンドデコーダ80bはライトコマンドIWR1をカラム制御回路210に出力し、アドレスラッチ回路80aはカラムアドレスCA1をカラム制御回路210に出力する。また、ライトコマンドIWR1の活性化に応答して、インポインタ214のカウント値IPがインクリメントされ、その値は01となる。これにより、XORゲート回路218はカラムシーケンス信号CSMをハイレベルに活性化させる。これは、リードレイテンシシフタ211又はライトレイテンシシフタ212に1つ以上のコマンドが貯留されていることを意味する。そして、ライトコマンドWRの発行から9クロックサイクルが経過すると時刻t22、ライトレイテンシシフタ212からはライト実行信号IWR2が出力される。これに応答して、アウトポインタ216のカウント値OPがインクリメントされ、その値は00となる。これにより、XORゲート回路218はカラムシーケンス信号CSMをローレベルに非活性化させる。図11は、オートプリチャージ制御回路220の回路図である。図11に示すように、オートプリチャージ制御回路220は、ライト動作用の制御回路220Wと、リード動作用の制御回路220Rを含んでいる。ライト動作用の制御回路220Wは、ライト実行信号IWR2及びオートプリチャージ指定信号CA2A10を受けるANDゲート回路221Wと、ANDゲート回路221Wから出力されるオートプリチャージ信号WRAPを受けるライトリカバリシフタ222Wを備える。オートプリチャージ指定信号CA2A10は、リードコマンド又はライトコマンドの発行時に、所定のアドレス端子A10ピンを介して供給される信号である。リードコマンド又はライトコマンドの発行時にオートプリチャージ指定信号CA2A10をハイレベルに設定すれば、リード動作又はライト動作の終了後に自動的にプリチャージ動作が実行される。ライトリカバリシフタ222Wは、図8に示したライトリカバリシフタ122と同じ機能を有する。つまり、オートプリチャージ信号WRAPを受け、ライトリカバリレイテンシWRが経過した後に、ライトリカバリ完了信号WRWRを出力する。また、オートプリチャージ信号WRAPはインポインタ223Wに供給され、そのカウント値WIPをインクリメントさせる。したがって、インポインタ223Wのカウント値WIPは、オートプリチャージ信号WRAPが発生する度にインクリメントされる。同様に、ライトリカバリ完了信号WRWRはアウトポインタ224Wに供給され、そのカウント値WOPをインクリメントさせる。したがって、アウトポインタ224Wのカウント値WOPは、ライトリカバリ完了信号WRWRが発生する度にインクリメントされる。インポインタ223Wのカウント値WIP及びアウトポインタ224Wのカウント値WOPは、ライトリカバリFIFO回路225Wに供給される。ライトリカバリFIFO回路225Wは、いわゆるポイントシフト型のFIFO回路であり、入力されたバンクアドレスCA2BAをカウント値WIPが示すレジスタにラッチするとともに、カウント値WOPが示すレジスタにラッチされたバンクアドレスBAWRを出力する。したがって、カウント値WIPの値をカウント値WOPよりも1だけ進めておけば、オートプリチャージ信号WRAPと同期して供給されたバンクアドレスCA2BAは、ライトリカバリ完了信号WRWRと同期してバンクアドレスBAWRとして出力されることになる。図11に示すように、ライト動作用の制御回路220WにはさらにXORゲート回路226Wが備えられている。XORゲート回路226Wは、カウント値WIPと、カウント値WOPを1した値が供給され、これらが不一致であるとシーケンス信号WAPSMをハイレベルに活性化させる。また、XORゲート回路226Wを第2の比較回路と呼ぶことがある。また、ライトリカバリFIFO回路225Wから出力されるバンクアドレスBAWRは、デコーダ227Wに供給される。デコーダ227WはバンクアドレスBAWRをデコードすることによって、バンクごとに備えられた16個のANDゲート回路228Wのいずれかを選択する。ANDゲート回路228Wの他方の入力ノードにはライトリカバリ完了信号WRWRが供給されている。ANDゲート回路228Wの出力は、それぞれ対応するORゲート回路229の一方の入力ノードに供給される。リード動作用の制御回路220Rについても、ライト動作用の制御回路220Wと同様の回路構成を有している。具体的に説明すると、リード動作用の制御回路220Rは、リード実行信号IRD2及びオートプリチャージ指定信号CA2A10を受けるANDゲート回路221Rと、ANDゲート回路221Rから出力されるオートプリチャージ信号RDAPを受けるリードリカバリシフタ222Rを備える。リードリカバリシフタ222Rは、リードリカバリレイテンシRRをカウントする回路である。リードリカバリレイテンシRRとは、リードデータDQの出力が開始された後、読み出したリードデータDQをメモリセルMCにリストアするまでに要するレイテンシを指す。したがって、リードデータDQのバースト長をBLとし、最後のリードデータDQが出力された後、メモリセルMCにリードデータDQがリストアされるまでのリカバリ時間をRRaとした場合、リードリカバリレイテンシRR=BLRRaで定義される。したがって、リードリカバリシフタ222Rは、オートプリチャージ信号RDAPが入力された後、リードリカバリレイテンシRRが経過した後に、リードリカバリ完了信号RDRRを出力する。また、オートプリチャージ信号RDAPはインポインタ223Rに供給され、そのカウント値RIPをインクリメントさせる。したがって、インポインタ223Rのカウント値RIPは、オートプリチャージ信号RDAPが発生する度にインクリメントされる。同様に、リードリカバリ完了信号RDRRはアウトポインタ224Rに供給され、そのカウント値ROPをインクリメントさせる。したがって、アウトポインタ224Rのカウント値ROPは、リードリカバリ完了信号RDRRが発生する度にインクリメントされる。インポインタ223Rのカウント値RIP及びアウトポインタ224Rのカウント値ROPは、リードリカバリFIFO回路225Rに供給される。リードリカバリFIFO回路225Rは、いわゆるポイントシフト型のFIFO回路であり、入力されたバンクアドレスCA2BAをカウント値RIPが示すレジスタにラッチするとともに、カウント値ROPが示すレジスタにラッチされたバンクアドレスBARRを出力する。したがって、カウント値RIPの値をカウント値ROPよりも1だけ進めておけば、オートプリチャージ信号RDAPと同期して供給されたバンクアドレスCA2BAは、リードリカバリ完了信号RDRRと同期してバンクアドレスBARRとして出力されることになる。リード動作用の制御回路220Rには、さらにXORゲート回路226Rが備えられている。XORゲート回路226Rは、カウント値RIPと、カウント値ROPを1した値が供給され、これらが不一致であるとシーケンス信号RAPSMをハイレベルに活性化させる。また、リードリカバリFIFO回路225Rから出力されるバンクアドレスBARRは、デコーダ227Rに供給される。デコーダ227RはバンクアドレスBARRをデコードすることによって、バンクごとに備えられた16個のANDゲート回路228Rのいずれかを選択する。ANDゲート回路228Rの他方の入力ノードにはリードリカバリ完了信号RDRRが供給されている。ANDゲート回路228Rの出力は、それぞれ対応するORゲート回路229の他方の入力ノードに供給される。ORゲート回路229はバンクごとに設けられており、それぞれオートプリチャージ信号AP0~AP15を生成する。オートプリチャージ信号AP0~AP15は、後述するアクティブ制御回路230に供給され、オートプリチャージ動作をバンクごとに制御するために用いられる。また、シーケンス信号WAPSM及びシーケンス信号RAPSMは、ORゲート回路G0に供給され、その出力はオートプリチャージシーケンス信号APSMとして出力される。本発明においては、オートプリチャージシーケンス信号APSMを第2の制御信号と呼ぶことがある。図12は、カラム制御回路210の動作を説明するためのタイミング図である。図12に示す例では、時刻t31,t32にライト実行信号IWR2が発生している。このうち、時刻t31に発生したライト実行信号IWR2に対してはオートプリチャージ指定信号CA2A10がローレベルに設定されており、時刻t32に発生したライト実行信号IWR2に対してはオートプリチャージ指定信号CA2A10がハイレベルに設定されている。また、時刻t31以前の状態では、インポインタ223Wのカウント値WIPが00、アウトポインタ224Wのカウント値WOPが11であることから、オートプリチャージシーケンス信号APSMはローレベルである。これは、ライトリカバリシフタ222W及びリードリカバリシフタ222Rにコマンドが貯留されていないことを意味する。図11に示す例では時刻t31にライト実行信号IWR2が発生しているが、このとき、オートプリチャージ指定信号CA2A10がローレベルに設定されていることから、オートプリチャージ信号WRAPは活性化しない。したがって、オートプリチャージ制御回路220においては当該アクセスが無視される。次に、時刻t32にライト実行信号IWR2が発生しており、このとき、オートプリチャージ指定信号CA2A10がハイレベルに設定されている。これにより、オートプリチャージ信号WRAPがハイレベルに活性化し、これがライトリカバリシフタ222Wに入力される。また、オートプリチャージ信号WRAPの活性化に応答して、インポインタ223Wのカウント値WIPがインクリメントされ、その値は01となる。これにより、ORゲート回路G0はオートプリチャージシーケンス信号APSMをハイレベルに活性化させる。これは、ライトリカバリFIFO回路225W又はリードリカバリFIFO回路225Rに1つ以上のコマンドが貯留されていることを意味する。そして、オートプリチャージ信号WRAPの活性化からライトリカバリレイテンシWRが経過すると、ライトリカバリシフタ222Wからはライトリカバリ完了信号WRWRが出力される時刻t33。これに応答して、アウトポインタ224Wのカウント値WOPがインクリメントされ、その値は00となる。これにより、ORゲート回路G0はオートプリチャージシーケンス信号APSMをローレベルに非活性化させる。また、ライトリカバリFIFO回路225Wからは、時刻t32にて供給されたバンクアドレスCA2BAがバンクアドレスBAWRとして出力される。図12に示す例では、時刻t32にて供給されたバンクアドレスCA2BAの値が1であり、したがって、バンク1に対応するオートプリチャージ信号AP1が活性化することになる。以上はライト実行信号IWR2の活性化に基づく動作であるが、リード実行信号IRD2が活性化した場合も同様である。尚、ライトリカバリシフタ222WのレイテンシライトリカバリレイテンシWRや、リードリカバリシフタ222RのレイテンシリードリカバリレイテンシRRの値が固定的である必要はなく、モードレジスタ25の設定値によって可変とすることができる。図13は、モードレジスタ25の設定値とライトリカバリレイテンシWR及びリードリカバリレイテンシRRとの関係を示す表である。図13に示す例では、モードレジスタ25の3ビット[0]~[2]を用いて、ライトリカバリレイテンシWR及びリードリカバリレイテンシRRをそれぞれ8段階に切り替え可能としている。その他のレイテンシAL,CL,CWLやバースト長BLについても、モードレジスタ25の設定値によって可変であることは言うまでもない。図14は、アクティブ制御回路230の回路図である。図14に示すように、アクティブ制御回路230は、ロウアドレスRA1BAをデコードするデコーダ231と、バンクごとに設けられた制御回路232とを備える。デコーダ231は、ロウアドレスRA1に含まれるバンクアドレスをデコードすることによって、バンク選択信号BA0~BA15のいずれかを活性化させる。バンク選択信号BA0~BA15は、それぞれ対応する制御回路232に供給される。制御回路232は、SRラッチ回路233を備えている。SRラッチ回路233のセット端子Sには、NANDゲート回路234の出力が供給される。NANDゲート回路234には、アクティブコマンドIACT及び対応するバンク選択信号BA0~BA15が供給されており、したがって、アクティブコマンドIACTが活性化すると、バンクアドレスによって選択された制御回路232内のSRラッチ回路233がセットされる。SRラッチ回路233がセットされると、対応するバンク選択信号BSEL0~BSEL15がハイレベルに活性化する。一方、SRラッチ回路233のリセット端子Rには、NANDゲート回路235の出力が供給される。NANDゲート回路235には、プリチャージコマンドIPRE及び対応するバンク選択信号BA0~BA15が供給されており、したがって、プリチャージコマンドIPREが活性化すると、バンクアドレスによって選択された制御回路232内のSRラッチ回路233がリセットされる。SRラッチ回路233がリセットされると、対応するバンク選択信号BSEL0~BSEL15がローレベルに活性化する。さらに、SRラッチ回路233のリセット端子Rには、NORゲート回路236の出力も供給される。NORゲート回路236には、フォローアップ信号FU及び対応するオートプリチャージ信号AP0~AP15が供給されている。したがって、オートプリチャージ信号AP0~AP15が活性化すると、対応する制御回路232内のSRラッチ回路233がリセットされる。また、フォローアップ信号FUが活性化すると、オートプリチャージ信号AP0~AP15に関わらず、全ての制御回路232内のSRラッチ回路233がリセットされる。したがって、フォローアップ信号FUが活性化すると、全てのバンク選択信号BSEL0~BSEL15が強制的にローレベルに活性化する。バンク選択信号BSEL0~BSEL15は、図15に示すように、それぞれ対応するバンクB0~B15に供給される。バンクB0~B15は、図1に示したメモリセルアレイ11の分割単位であり、アクセス制御回路20によって互いに非排他的にアクセスすることができる。かかる構成により、アクティブコマンドIACTが発行されると、バンク選択信号BSEL0~BSEL15のいずれかがローレベルからハイレベルに変化し、対応するバンクB0~B15が活性化される。一方、プリチャージコマンドIPREが発行されると、バンク選択信号BSEL0~BSEL15のいずれかがハイレベルからローレベルに変化し、対応するバンクB0~B15が非活性化される。また、ライトコマンドIWR1又はリードコマンドIRD1の発行時にオートプリチャージ指定信号CA2A10をハイレベルに設定しておけば、ライト動作又はリード動作が完了した後、ライトリカバリレイテンシWR又はリードリカバリレイテンシRRの経過を待って、当該バンクに対応するバンク選択信号BSEL0~BSEL15がハイレベルからローレベルに変化する。さらに、コントローラ50から供給されたアドレス信号ADD又はコマンド信号CMDに誤りが生じている場合には、エラー処理回路120の制御により、ライトレイテンシWL及びライトリカバリレイテンシWRの結果を待って、全てのバンク選択信号BSEL0~BSEL15がローレベルに設定される。これにより、全てのバンクB0~B15が非活性化され、プリチャージ状態とされる。図16は、本実施形態による半導体装置10aの動作を説明するためのタイミング図であり、パリティONモードにおける動作を示している。図16に示す例では、時刻t41,t42にて内部チップ選択信号ICS1、内部コマンド信号ICMD1及び内部アドレス信号IADD1が発生している。ここで、時刻t41にて発生した内部コマンド信号ICMD1及び内部アドレス信号IADD1は、ハイレベルであるビットがそれぞれ奇数及び偶数である。このため合計で奇数であり、これに対応して内部検証信号IPRTYが正しくハイレベルであることから、検証回路90はパリティエラー信号PERRをローレベルに非活性化させる。その結果、当該コマンドに基づく処理が正しく実行される。具体的には、時刻t41からパリティレイテンシが経過した後、内部チップ選択信号ICS2が活性化するともに、内部コマンド信号ICMD2及び内部アドレス信号IADD2が出力される。これに応答して、ライトコマンドIWR1が活性化し、内部アドレス信号IADD2によって指定されるバンクに対してライト動作が実行される。実際には、ライトコマンドIWR1が活性化してから、ライトレイテンシWLが経過した後にライトデータDQの入力が開始され、さらに、その後ライトリカバリレイテンシWRが経過すると、メモリセルMCに対するデータの書き込みが完了する。これに対し、時刻t42にて発生した内部コマンド信号ICMD1及び内部アドレス信号IADD1は、ハイレベルであるビットがそれぞれ奇数及び偶数であり、内部検証信号IPRTYがハイレベルとなるはずであるにも関わらず、本例ではローレベルとなっている。このため、検証回路90はパリティエラー信号PERRをハイレベルに活性化させる。既に説明したように、パリティエラー信号PERRがハイレベルになると、内部チップ選択信号ICS2がローレベルに固定されるため、メモリセルアレイ11に対するアクセスは実行されない。その代わりに、パリティエラー信号PERRが活性化した後、ライトレイテンシWL及びライトリカバリレイテンシWRが経過すると、エラー処理回路120によってフォローアップ信号FUが生成される。これに応答して、アクティブ制御回路230に含まれる全てのSRラッチ回路233がリセットされ、全てのバンクB0~B15がプリチャージされる。ここで、フォローアップ信号FUが活性化するタイミングにおいては、従前のコマンドに基づく動作は全て完了していることが保証される。これは、DRAMにおいてカラム系のコマンドリードコマンドRD及びライトコマンドWRが発行されてから、動作完了に必要な最も長い時間リカバリ時間を含むは、ライトレイテンシWLとライトリカバリレイテンシWRの合計時間で定義されるからである。したがって、あるコマンドが発行されてから、ライトレイテンシWLとライトリカバリレイテンシWRの合計時間を待てば、従前のコマンドに基づく動作は必ず完了しているはずであり、このため、その後全てのバンクを非活性化させても、従前のコマンドに基づく動作には何らの影響も与えない。このように、本実施形態においては、パリティエラー信号PERRが活性化した場合、ライトレイテンシWL及びライトリカバリレイテンシWRの経過を待ってフォローアップ信号FUを活性化させていることから、従前に発行されたコマンドに基づく処理を正しく完了した後に、全てのバンクを非活性化させることが可能となる。尚、上記実施形態では、カラム系のコマンドが発行されてから動作完了に必要な最も長い時間が、ライトレイテンシWLとライトリカバリレイテンシWRの合計時間であることを前提としている。したがって、カラム系のコマンドが発行されてから動作完了に必要な最も長い時間がこれとは異なる場合には、それに応じてエラー処理回路120の構成を変えればよい。一例として、カラム系のコマンドが発行されてから動作完了に必要な最も長い時間が、リードレイテンシRLとリードリカバリレイテンシRRの合計時間で定義されるような半導体メモリデバイスであれば、図8に示すライトレイテンシシフタ121及びライトリカバリシフタ122の代わりに、リードレイテンシRLをカウントするリードレイテンシシフタ及びリードリカバリレイテンシRRをカウントするリードリカバリシフタを用いればよい。次に、本発明の第2の実施形態について説明する。図17は、本発明の好ましい第2の実施形態による半導体装置10bを示すブロック図であり、主に図1に示したアクセス制御回路20に属する回路ブロックを詳細に示している。図17に示すように、本実施形態による半導体装置10bは、エラー処理回路120がエラー処理回路120bに置き換えられ、バンク制御回路200がバンク制御回路200bに置き換えられている点において、第1の実施形態による半導体装置10aと相違している。その他の点は、第1の実施形態による半導体装置10aと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。図18は、バンク制御回路200bに入出力される信号を説明するためのブロック図である。図18に示すように、バンク制御回路200bは、カラム制御回路210、オートプリチャージ制御回路220b及びアクティブ制御回路230を含んでいる。カラム制御回路210及びアクティブ制御回路230の回路構成は、既に説明したとおりである。オートプリチャージ制御回路220bには、ライト実行信号IWR2、リード実行信号IRD2、カラムアドレスCA2及びフォローアップスタート信号FUstが供給される。フォローアップスタート信号FUstは、エラー処理回路120bによって生成される信号であり、本発明においては第4の制御信号と呼ぶことがある。オートプリチャージ制御回路220bは、これらの信号に基づいて、オートプリチャージ信号AP0~AP15及びオートプリチャージシーケンス信号APSM信号を生成する。オートプリチャージシーケンス信号APSM信号は、カラムシーケンス信号CSMとともにエラー処理回路120bに供給される。図19は、エラー処理回路120bの主要部を示す回路図である。図19に示すように、エラー処理回路120bには、SRラッチ回路300が含まれている。SRラッチ回路300のセット端子Sにはパリティエラー信号PERRが供給され、リセット端子Rにはフォローアップ信号FUを内部クロック信号ICLKにて同期させた終了信号ENDが供給される。これにより、SRラッチ回路300から出力されるパリティエラーシーケンス信号PSMは、パリティエラー信号PERRが活性化した後、活性化したフォローアップ信号FUがラッチ回路301に取り込まれるまでの期間においてハイレベルとなる。パリティエラーシーケンス信号PSMは、ANDゲート回路311~313に供給される。ANDゲート回路311の入力ノードには、パリティエラーシーケンス信号PSMの他、オートプリチャージシーケンス信号APSMの反転信号と、オートプリチャージシーケンス信号APSMを取り込むラッチ回路302の出力信号が供給される。ANDゲート回路311の出力は、フォローアップ信号FUとして用いられ、アクティブ制御回路230に供給される。かかる構成により、パリティエラーシーケンス信号PSMがハイレベルに活性化した状態で、オートプリチャージシーケンス信号APSMがハイレベルからローレベルに変化すると、1クロックサイクルだけフォローアップ信号FUがハイレベルに活性化することになる。本発明において、ANDゲート回路311を第1の論理ゲート回路と呼ぶことがある。また、ANDゲート回路312の入力ノードには、パリティエラーシーケンス信号PSMの他、パリティエラーシーケンス信号PSMの反転信号を取り込むラッチ回路303の出力信号、カラムシーケンス信号CSMの反転信号、並びに、オートプリチャージシーケンス信号APSMの反転信号が供給される。ANDゲート回路312の出力は、カラムアクセス検出信号NOCOLとして用いられ、ORゲート回路310を介してラッチ回路305に供給される。ラッチ回路305の出力は、フォローアップスタート信号FUstとして用いられ、アクティブ制御回路230に供給される。かかる構成により、カラムシーケンス信号CSM及びオートプリチャージシーケンス信号APSMがいずれもローレベルに非活性化している状態で、パリティエラーシーケンス信号PSMがハイレベルに活性化すると、内部クロック信号ICLKに同期して、1クロックサイクルだけフォローアップスタート信号FUstがハイレベルに活性化することになる。さらに、ANDゲート回路313の入力ノードには、パリティエラーシーケンス信号PSMの他、カラムシーケンス信号CSMの反転信号、カラムシーケンス信号CSMを取り込むラッチ回路304の出力信号、並びに、オートプリチャージシーケンス信号APSMの反転信号が供給される。ANDゲート回路313の出力は、オートプリチャージ検出信号NOAPとして用いられ、ORゲート回路310を介してラッチ回路305に供給される。上述の通り、ラッチ回路305の出力は、フォローアップスタート信号FUstとして用いられる。かかる構成により、オートプリチャージシーケンス信号APSMがローレベルに非活性化しており、且つ、パリティエラーシーケンス信号PSMがハイレベルに活性化している状態で、カラムシーケンス信号CSMがハイレベルからローレベルに変化すると、1クロックサイクルだけフォローアップスタート信号FUstがハイレベルに活性化することになる。図20は、オートプリチャージ制御回路220bの回路図である。図20に示すように、オートプリチャージ制御回路220bは、ORゲート回路G2が追加されている点において、図11に示したオートプリチャージ制御回路220と相違している。その他の点はオートプリチャージ制御回路220と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。ORゲート回路G2の一方の入力ノードにはANDゲート回路221Wの出力が供給され、他方の入力ノードにはフォローアップスタート信号FUstが供給される。ORゲート回路G2の出力は、オートプリチャージ信号WRAPとして用いられる。かかる構成により、フォローアップスタート信号FUstが活性化すると、ライト実行信号IWR2とは無関係に、ライトリカバリシフタ222Wを用いたライトリカバリレイテンシWRのカウント動作が実行されることになる。次に、本実施形態による半導体装置10bの動作について説明する。図21は、パリティエラー発生時にカラム制御回路210が停止している場合の動作を説明するためのタイミング図である。図21に示す例では、時刻t51,t52にて内部チップ選択信号ICS1、内部コマンド信号ICMD1及び内部アドレス信号IADD1が発生している。時刻t51にて発生した内部コマンド信号ICMD1及び内部アドレス信号IADD1は、ハイレベルであるビットがそれぞれ奇数及び偶数である。このため合計で奇数であり、これに対応して内部検証信号IPRTYが正しくハイレベルであることから、検証回路90はパリティエラー信号PERRをローレベルに非活性化させる。その結果、当該コマンドに基づく処理が正しく実行される。具体的には、時刻t51からパリティレイテンシが経過した後、内部チップ選択信号ICS2が活性化するともに、内部コマンド信号ICMD2及び内部アドレス信号IADD2が出力される。これに応答して、ライトコマンドIWR1が活性化し、内部アドレス信号IADD2によって指定されるバンクに対してライト動作が実行される。実際には、ライトコマンドIWR1が活性化してから、ライトレイテンシWLが経過した後にライトデータDQの入力が開始され、さらに、その後ライトリカバリレイテンシWRが経過すると、メモリセルMCに対するデータの書き込みが完了する。図21に示す例では、このようなライト動作が実行されている途中である時刻t52において、再びライトアクセスが要求されている。時刻t52にて発生した内部コマンド信号ICMD1及び内部アドレス信号IADD1は、ハイレベルであるビットがそれぞれ奇数及び偶数であり、内部検証信号IPRTYがハイレベルとなるはずであるにも関わらず、本例ではローレベルとなっている。このため、検証回路90はパリティエラー信号PERRをハイレベルに活性化させる。既に説明したように、パリティエラー信号PERRがハイレベルになると、内部チップ選択信号ICS2がローレベルに固定されるため、メモリセルアレイ11に対するアクセスは実行されない。パリティエラー信号PERRが活性化すると、パリティエラーシーケンス信号PSMがハイレベルに活性化する。本例では、パリティエラーシーケンス信号PSMがハイレベルに活性化するタイミングにおいて、カラムシーケンス信号CSM及びオートプリチャージシーケンス信号APSMがいずれもローレベルに非活性化している。このことは、パリティエラーが発生したタイミングにおいては、カラム制御回路210にコマンドが貯留されておらず、且つ、オートプリチャージ制御回路220bにオートプリチャージ信号が貯留されていないことを意味する。このため、図19に示したANDゲート回路312の出力であるカラムアクセス検出信号NOCOLがハイレベルに活性化し、内部クロック信号ICLKに同期してフォローアップスタート信号FUstがハイレベルに活性化する。フォローアップスタート信号FUstは、図20に示すORゲート回路G2を介してライトリカバリシフタ222Wに供給され、ライトリカバリレイテンシWRのカウント動作が実行される。かかるカウント動作が実行されている期間においては、オートプリチャージシーケンス信号APSMがハイレベルに活性化する。そして、ライトリカバリレイテンシWRが経過すると、オートプリチャージシーケンス信号APSMがローレベルに非活性化する。これに応答して、図19に示したANDゲート回路311からフォローアップ信号FUが出力され、全てのバンクB0~B15がプリチャージされる。その後、内部クロック信号ICLKに同期して終了信号ENDが活性化し、SRラッチ回路300がリセットされる。これにより、パリティエラーシーケンス信号PSMがローレベルに戻る。このように、パリティエラー発生時にカラム制御回路210が停止している場合には、パリティエラーの発生からライトリカバリレイテンシWRの経過を待った後、全てのバンクB0~B15がプリチャージされる。これは、パリティエラー発生時にカラム制御回路210が停止している場合であっても、直前に発行されたライトコマンドによるライトリカバリ動作が実行されている可能性があるからである。図21はこのようなケースを示している。本実施形態では、この点を考慮し、パリティエラー発生時にカラム制御回路210が停止している場合であっても、直ちに全てのバンクB0~B15をプリチャージするのではなく、ライトリカバリレイテンシWRの経過を待ってから全てのバンクB0~B15をプリチャージしている。このため、従前に発行されたコマンドに基づく処理が正しく完了したことが保証された状態で、全てのバンクを非活性化させることが可能となる。図22は、パリティエラー発生時にカラム制御回路210が起動中である場合の動作を説明するためのタイミング図である。図22に示す例では、時刻t61,t62にて内部チップ選択信号ICS1、内部コマンド信号ICMD1及び内部アドレス信号IADD1が発生している。時刻t61にて発生した内部コマンド信号ICMD1及び内部アドレス信号IADD1に基づく動作は、図21に示した時刻t51に対応する動作と同じである。しかしながら、本例では、次のコマンドが投入されるタイミング時刻t62が図21に示した例よりも早いため、パリティエラー信号PERRが活性化した時点においては、まだ時刻t61に対応するコマンドがカラム制御回路210に貯留された状態にある。このため、本例では、パリティエラー信号PERRが活性化した時点においてカラムシーケンス信号CSMがハイレベルに活性化している。したがって、パリティエラーシーケンス信号PSMがハイレベルに活性化しても、フォローアップスタート信号FUstは直ちには活性化しない。その後、コマンドがカラム制御回路210に貯留されたライト実行信号IWR2が出力されると、カラムシーケンス信号CSMはローレベルに変化する。これに応答して、図19に示したANDゲート回路313の出力であるオートプリチャージ検出信号NOAPがハイレベルに活性化し、内部クロック信号ICLKに同期してフォローアップスタート信号FUstがハイレベルに活性化する。フォローアップスタート信号FUstは、図20に示すORゲート回路G2を介してライトリカバリシフタ222Wに供給され、ライトリカバリレイテンシWRのカウント動作が実行される。かかるカウント動作が実行されている期間においては、オートプリチャージシーケンス信号APSMがハイレベルに活性化する。そして、ライトリカバリレイテンシWRが経過すると、オートプリチャージシーケンス信号APSMがローレベルに非活性化する。これに応答して、図19に示したANDゲート回路311からフォローアップ信号FUが出力され、全てのバンクB0~B15がプリチャージされる。その後、内部クロック信号ICLKに同期して終了信号ENDが活性化し、SRラッチ回路300がリセットされる。これにより、パリティエラーシーケンス信号PSMがローレベルに戻る。このように、パリティエラー発生時にカラム制御回路210が動作中である場合には、カラムシーケンス信号CSMがローレベルに変化してから、ライトリカバリレイテンシWRの経過を待った後、全てのバンクB0~B15がプリチャージされる。これにより、直前に発行されたカラム系コマンドが全て実行された後、ライトリカバリレイテンシWRの経過を待ってから全てのバンクB0~B15がプリチャージされるため、従前に発行されたコマンドに基づく処理が正しく完了したことが保証された状態で、全てのバンクを非活性化させることが可能となる。図23は、パリティエラー発生時にオートプリチャージ制御回路220bが起動中である場合の動作を説明するためのタイミング図である。図23に示す例では、時刻t71,t72にて内部チップ選択信号ICS1、内部コマンド信号ICMD1及び内部アドレス信号IADD1が発生している。時刻t71にて発生した内部コマンド信号ICMD1及び内部アドレス信号IADD1に基づく動作は、図21に示した時刻t51に対応する動作と基本的に同じであるが、本例では、時刻t71にて発生したライトコマンドがオートプリチャージを指定している。このため、カラムシーケンス信号CSMがローレベルに変化した後、これに引き続いてオートプリチャージシーケンス信号APSMがハイレベルに活性化する。図23に示す例では、このような一連の動作によってオートプリチャージシーケンス信号APSMがハイレベルに活性化している途中で、パリティエラーが発生している。このため、パリティエラーシーケンス信号PSMがハイレベルに活性化してもフォローアップスタート信号FUstは活性化しない。その後、ライトリカバリシフタ222Wに貯留されたオートプリチャージ信号WRAPが出力されると、オートプリチャージシーケンス信号APSMはローレベルに変化する。これに応答して、図19に示したANDゲート回路311からフォローアップ信号FUが出力され、全てのバンクB0~B15がプリチャージされる。その後、内部クロック信号ICLKに同期して終了信号ENDが活性化し、SRラッチ回路300がリセットされる。これにより、パリティエラーシーケンス信号PSMがローレベルに戻る。このように、パリティエラー発生時にオートプリチャージ制御回路220bが動作中である場合には、オートプリチャージシーケンス信号APSMがローレベルに変化するのを待って、全てのバンクB0~B15がプリチャージされる。これにより、直前に発行されたカラム系コマンドに基づくオートプリチャージ動作が実行された後、全てのバンクB0~B15がプリチャージされる。つまり、従前に発行されたコマンドに基づくオートプリチャージ動作が正しく完了したことが保証された状態で、全てのバンクを非活性化させることが可能となる。以上説明したように、本実施形態によれば、パリティエラーが発生した場合、直前に発行されたコマンドに基づく処理が正しく完了したことに応答して全てのバンクを非活性化させていることから、第1の実施形態のように無条件に一定期間の経過を待つ場合と比べて早期に全てのバンクを非活性化させることが可能となる。しかも、本実施形態において使用するエラー処理回路120bは、回路規模の大きいライトレイテンシシフタ121やライトリカバリシフタ122が不要であることから、チップ上における占有面積を縮小することも可能となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記の各実施形態では、コマンド信号CMD及びアドレス信号ADDの全体の論理を検証しているが、本発明がこれに限定されるものではなく、コマンド信号CMDのみの論理を検証しても構わないし、アドレス信号ADDのみの論理を検証しても構わない。本願のメモリセルは、揮発性、不揮発性、及びそれらの混合でも構わない。また、本願の技術思想は、メモリセルを含む半導体装置に限らず、信号伝送回路を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、論理ゲート等を構成するトランジスタとして電界効果トランジスタFieldEffectTransistorFETを用いる場合、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETを用いることができる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。さらに、本発明による半導体装置及びこれを備える情報処理システムは、以下の特徴を有している。[付記1]複数のメモリセルを有するメモリセルアレイと、アクセスすべき前記メモリセルのアドレスを示すアドレス信号及びアクセスの種別を示すコマンド信号を外部から受け、前記アドレス信号及び前記コマンド信号に基づいて前記メモリセルアレイにアクセスするアクセス制御回路と、を備え、前記アクセス制御回路は、前記アドレス信号及び前記コマンド信号に基づいて前記メモリセルアレイを活性化させるアクティブ制御回路と、外部から供給される検証信号に基づいて前記アドレス信号及び前記コマンド信号を検証することにより検証結果信号を生成する検証回路と、前記検証結果信号が第1の時点でフェイルを示した場合、前記第1の時点で活性化されている前記メモリセルアレイを所定時間経過後に非活性化させるエラー処理回路と、を含む、ことを特徴とする半導体装置。[付記2]前記コマンド信号には、前記メモリセルにライトデータを書き込むライトコマンドが含まれ、前記所定時間は、前記ライトコマンドが発行されてから前記メモリセルに前記ライトデータが書き込まれるまでの時間以上である、ことを特徴とする付記1に記載の半導体装置。[付記3]前記コマンド信号には、前記メモリセルからリードデータを読み出すリードコマンドが含まれ、前記所定時間は、前記リードコマンドが発行されてから、読み出された前記リードデータが前記メモリセルにリストアされるまでの時間以上である、ことを特徴とする付記1又は2に記載の半導体装置。[付記4]前記コマンド信号には、前記メモリセルにライトデータを書き込むライトコマンドが含まれ、前記エラー処理回路は、前記第1の時点以前に供給された前記ライトコマンドに基づいて前記メモリセルに前記ライトデータが書き込まれた後に、活性化されている前記メモリセルアレイを非活性化させる、ことを特徴とする付記1に記載の半導体装置。[付記5]前記コマンド信号には、前記メモリセルからリードデータを読み出すリードコマンドが含まれ、前記エラー処理回路は、前記第1の時点以前に供給された前記リードコマンドに基づいて前記メモリセルから前記リードデータが読み出された後、読み出された前記リードデータが前記メモリセルにリストアされてから、活性化されている前記メモリセルアレイを非活性化させる、ことを特徴とする付記1又は2に記載の半導体装置。[付記6]前記検証結果信号がフェイルを示した場合、当該コマンド信号を無効化する、ことを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。[付記7]複数のメモリセルを有するメモリセルアレイを備えた半導体装置と、前記半導体装置を制御するコントローラと、を備える情報処理システムであって、前記コントローラは、アクセスすべき前記メモリセルのアドレスを示すアドレス信号、アクセスの種別を示すコマンド信号、並びに、前記アドレス信号及び前記コマンド信号に基づき生成された検証信号を前記半導体装置に供給する出力回路を備え、前記半導体装置は、前記アドレス信号及び前記コマンド信号に基づいて前記メモリセルアレイにアクセスするアクセス制御回路を備え、前記アクセス制御回路は、前記アドレス信号及び前記コマンド信号に基づいて前記メモリセルアレイを活性化させるアクティブ制御回路と、前記検証信号に基づいて前記アドレス信号及び前記コマンド信号を検証することにより検証結果信号を生成する検証回路と、前記検証結果信号が第1の時点でフェイルを示した場合、前記第1の時点で活性化されている前記メモリセルアレイを所定時間経過後に非活性化させるエラー処理回路と、を含む、ことを特徴とする情報処理システム。[付記8]前記コマンド信号には、前記メモリセルにライトデータを書き込むライトコマンドが含まれ、前記所定時間は、前記ライトコマンドが発行されてから前記メモリセルに前記ライトデータが書き込まれるまでの時間以上である、ことを特徴とする付記7に記載の情報処理システム。[付記9]前記コマンド信号には、前記メモリセルからリードデータを読み出すリードコマンドが含まれ、前記所定時間は、前記リードコマンドが発行されてから、読み出された前記リードデータが前記メモリセルにリストアされるまでの時間以上である、ことを特徴とする付記7又は8に記載の情報処理システム。[付記10]前記コマンド信号には、前記メモリセルにライトデータを書き込むライトコマンドが含まれ、前記エラー処理回路は、前記第1の時点以前に供給された前記ライトコマンドに基づいて前記メモリセルに前記ライトデータが書き込まれた後に、活性化されている前記メモリセルアレイを非活性化させる、ことを特徴とする付記7に記載の情報処理システム。[付記11]前記コマンド信号には、前記メモリセルからリードデータを読み出すリードコマンドが含まれ、前記エラー処理回路は、前記第1の時点以前に供給された前記リードコマンドに基づいて前記メモリセルから前記リードデータが読み出された後、読み出された前記リードデータが前記メモリセルにリストアされてから、活性化されている前記メモリセルアレイを非活性化させる、ことを特徴とする付記7又は8に記載の情報処理システム。[付記12]前記半導体装置は、前記検証結果信号がフェイルを示した場合、当該コマンド信号を無効化する、ことを特徴とする請求項7乃至11のいずれか一項に記載の情報処理システム。"