半導体ウェハのチップ領域に半導体回路を形成し、前記半導体ウェハのスクライブ領域に、前記半導体回路の特性と対応する特性を備えた測定用半導体回路を形成し、前記測定用半導体回路の特性を測定し、前記測定用半導体回路の測定結果に基づき、前記チップ領域に形成された前記半導体回路を補正する、半導体装置の製造方法。前記半導体ウェハのチップ領域に複数の半導体素子を有する半導体回路を形成し、且つ前記半導体ウェハのスクライブ領域に前記測定用半導体回路を形成した後に、前記測定用半導体回路の特性を測定し、前記測定用半導体回路の測定結果に基づき前記半導体ウェハのチップ領域に形成された前記複数の半導体素子を選択的に配線することで前記半導体回路の特性を補正する、請求項1に記載の半導体装置の製造方法。前記測定用半導体回路は、前記チップ領域に形成された半導体回路の構成の一部を含み、前記測定用半導体回路の特性を測定することで前記チップ領域に形成された半導体回路の特性を推定する、請求項1または2に記載の半導体装置の製造方法。前記チップ領域に形成された半導体回路は複数のトランジスタを備え、前記測定用半導体回路は、前記複数のトランジスタと同一の比率で、且つ前記複数のトランジスタよりもゲート幅が小さい複数のトランジスタを備え、前記測定用半導体回路の特性を測定することで前記チップ領域に形成された半導体回路の特性を推定する、請求項1または2に記載の半導体装置の製造方法。前記測定用半導体回路の測定結果を情報記録部に記録し、前記情報記録部に記録されている前記測定用半導体回路の測定結果に基づき、前記チップ領域に形成された前記半導体回路の特性を補正する、請求項1に記載の半導体装置の製造方法。特許文献1に開示されている技術のように、製造工程において半導体装置の特性を補正する場合は、半導体装置が備える半導体素子の特性を測定する必要がある。この際、半導体素子の特性を測定するための配線やプローブ領域を形成する必要がある。図6は、本発明の課題を説明するための図である。図6は、半導体装置に形成された複数の通常配線半導体素子の測定に用いられる配線以外の配線110と、半導体素子を測定するためのプローブ領域111とを示している。図6に示すように、半導体素子の特性を測定するためのプローブ領域を半導体装置に形成する場合、通常配線110を迂回させてプローブ領域111を確保する必要がある。しかしながら、半導体素子の特性を測定するためのプローブ領域は、測定するためのプローブを接触させる必要があるため、ある程度の面積が必要となる。このため、半導体装置の微細化が進むにつれて、半導体チップに占めるプローブ領域の面積が大きくなり、プローブ領域がチップサイズの縮小化の妨げとなるという問題があった。このように、従来技術では、半導体装置の特性を補正する場合、特性測定のために形成されるプローブ領域等がチップサイズに影響を与えるという問題があった。本発明の一態様にかかる半導体装置の製造方法は、半導体ウェハのチップ領域に半導体回路を形成し、前記半導体ウェハのスクライブ領域に、前記半導体回路の特性と対応する特性を備えた測定用半導体回路を形成し、前記測定用半導体回路の特性を測定し、前記測定用半導体回路の測定結果に基づき、前記チップ領域に形成された前記半導体回路を補正する。本発明の一態様にかかる半導体装置の製造方法では、半導体ウェハのスクライブ領域にプローブ領域等を含む測定用半導体回路を形成しているので、測定用半導体回路がチップサイズに与える影響を低減することができる。よって、チップサイズへの影響を低減しつつ、半導体装置の特性を補正することができる半導体装置の製造方法を提供することができる。本発明により、チップサイズへの影響を低減しつつ、半導体装置の特性を補正することができる半導体装置の製造方法を提供することができる。実施の形態1以下、図面を参照して本発明の実施の形態について説明する。図1は、実施の形態1にかかる半導体装置の製造方法を用いて形成される半導体回路の回路図である。図1aは測定用半導体回路の回路図である。図1bはチップ領域に形成される半導体回路の回路図である。図2は、チップ領域とスクライブ領域を説明するための図である。図2に示すように、半導体ウェハ3にはチップ領域4とスクライブ領域5、6とが形成されている。チップ領域4には半導体回路複数の半導体回路であってもよいが形成される。なお、本明細書では、半導体回路を含む1つの半導体チップチップ領域4に対応するを半導体装置と称す。スクライブ領域5、6は、隣接する各チップ領域4の間に設けられた領域であり、半導体チップを分離する際にダイサーでダイシングする領域である。スクライブ領域5、6は、半導体チップを分離したあとにその一部又は全てが消滅する。本実施の形態にかかる半導体装置の製造方法では、半導体ウェハ3のチップ領域4に、図1bに示す半導体回路2を形成し、スクライブ領域5、6に、測定用半導体回路1を形成する。ここで、測定用半導体回路1は、チップ領域4に形成される半導体回路2の特性と対応する特性を備えている。図1に示す例では、チップ領域4に形成される半導体回路2として差動増幅回路を示している。半導体回路2において、トランジスタPM1およびPM2は閾値αのP型MOSトランジスタ、トランジスタNM1およびNM2は閾値βのN型MOSトランジスタ、トランジスタNM3は閾値γのN型MOSトランジスタである。トランジスタPM1のソースは高位側の電源線VDDに接続され、ゲートおよびドレインはノード7に接続されている。トランジスタPM2のソースは電源線VDDに接続され、ゲートはノード7に接続され、ドレインはノード8に接続されている。トランジスタNM1のドレインはノード7に接続され、ソースはノード9に接続されている。トランジスタNM2のドレインはノード8に接続され、ソースはノード9に接続されている。トランジスタNM3のドレインはノード9に接続され、ソースは低位側の電源線VSSに接続されている。また、半導体回路2は、補正用トランジスタNM11、NM12、NM21、NM22を有する。ここで、補正用トランジスタNM11、NM12、NM21、NM22は、例えばトランジスタNM1、NM2と同じ閾値βを備えるN型MOSトランジスタである。補正用トランジスタNM11、NM12はそれぞれ、トランジスタNM1と並列に接続可能に設けられている。すなわち、補正用トランジスタNM11、NM12はそれぞれ、ドレインがノード7に接続可能に構成され、ソースがノード9に接続可能に構成されている。同様に、補正用トランジスタNM21、NM22はそれぞれ、トランジスタNM2と並列に接続可能に設けられている。すなわち、補正用トランジスタNM21、NM22はそれぞれ、ドレインがノード8に接続可能に構成され、ソースがノード9に接続可能に構成されている。図1aに示す測定用半導体回路1は、チップ領域4に形成される半導体回路2の特性と対応する特性を備えている。つまり、測定用半導体回路1は、チップ領域4に形成された半導体回路2の構成の一部である、トランジスタPM1、PM2、NM1、NM2、NM3を含んでいる。ここで、図1a、bにおいて、同一の特性を備えるトランジスタには同一の符号を付している。また、本実施の形態にかかる半導体装置の製造方法において、トランジスタ、ダイオード、キャパシタ、インダクタ、抵抗素子、配線等の半導体素子を形成する方法は、一般的に用いられているMOS型半導体の製造方法と同様である。スクライブ領域5、6に形成される図1aに示す測定用半導体回路1とチップ領域4に形成される図1bに示す半導体回路2は、複数の製造工程を用いて同時に形成される。図1a、bに示す状態は、スクライブ領域5、6に形成される測定用半導体回路1とチップ領域4に形成される半導体回路2とが同時に形成されている途中の状態を示している。すなわち、図1aに示す測定用半導体回路1は、トランジスタPM1、PM2、NM1、NM2、NM3の形成が完了し、測定用半導体回路1の特性を測定することができる状態を示している。つまり、測定用半導体回路1は、半導体回路2の製造工程の途中の段階で、回路特性の測定が可能な状態となる。また、図1bに示す半導体回路2は、トランジスタPM1、PM2、NM1、NM2、NM3の形成が完了し、更に補正用トランジスタNM11、NM12、NM21、NM22の形成も完了している状態を示している。このとき、補正用トランジスタNM11、NM12をノード7、9に接続するための配線は未完成の状態である。また、補正用トランジスタNM21、NM22をノード8、9に接続するための配線も未完成の状態である。その後、測定用半導体回路1の特性を測定する。測定用半導体回路1の特性を測定することで、チップ領域4に形成された半導体回路2の特性を推定することができる。このとき、測定用半導体回路1を測定するためのプローブ領域や配線もスクライブ領域5、6に形成されるため、プローブ領域等が半導体装置のチップサイズに与える影響を低減することができる。なお、測定用半導体回路1の特性の測定は、典型的には電気特性の測定であるが、電気特性以外にも半導体素子の光学特性等を測定してもよい。そして、測定用半導体回路1の測定結果に基づき、チップ領域4に形成された半導体回路2の特性を補正する。例えば、トランジスタNM1のオン抵抗が設計した値よりも高い場合は、補正用トランジスタNM11をトランジスタNM1と並列に接続する。これにより、ノード7とノード9との間に接続されているトランジスタNM1およびトランジスタNM11の合成オン抵抗を設計した値に補正することができる。このとき、補正用トランジスタNM11のドレインとノード7とを接続する配線、および補正用トランジスタNM11のソースとノード9とを接続する配線は、その後の製造工程で形成される。すなわち、あらかじめ用意された複数の配線パターンレチクルのうち、半導体回路2が所望の性能となる配線パターンレチクルを選択することで、補正用トランジスタ半導体素子を選択的に配線することができる。例えば、作製される半導体装置が6層の配線層を有する場合、低層側の配線層例えば、1~3層の配線工程が完了する時点で測定用半導体回路1の特性が測定できるような状態となるように、測定用半導体回路1を形成する。このとき、補正用トランジスタを接続するための配線は未完成の状態である。そして、測定用半導体回路1の測定結果に基づき、その後の高層側の配線層例えば、4~6層の配線工程において、所定の補正用トランジスタ上記例では、補正用トランジスタNM11を接続するための配線を形成する。なお、補正用トランジスタNM11、NM12、NM21、NM22として、トランジスタNM1、NM2と特性例えば、トランジスタサイズが異なるトランジスタを用いてもよい。また、補正用トランジスタNM11、NM12、NM21、NM22の特性例えば、トランジスタサイズは、各々異なるように構成してもよい。例えば、トランジスタNM11のトランジスタサイズをトランジスタNM12のトランジスタサイズよりも大きくしたとする。このとき、トランジスタNM1のオン抵抗が設計した値よりも若干高い場合は、特性の補正にトランジスタNM12トランジスタサイズ小を用い、トランジスタNM1のオン抵抗が設計した値よりもかなり高い場合は、特性の補正にトランジスタNM11トランジスタサイズ小を用いることができる。また、補正に使用するトランジスタとして複数の補正用トランジスタを組み合わせて使用してもよい。特許文献1に開示されている技術のように、製造工程において半導体装置の特性を補正する場合は、半導体装置が備える半導体素子の特性を測定する必要があった。この際、半導体素子の特性を測定するための配線やプローブ領域を形成する必要があった。しかしながら、半導体素子の特性を測定するためのプローブ領域は、測定するためのプローブを接触させる必要があるため、ある程度の面積が必要となる。このため、半導体装置の微細化が進むにつれて、半導体チップに占めるプローブ領域の面積が大きくなり、プローブ領域がチップサイズの縮小化の妨げとなるという問題があった。このように、従来技術では、半導体装置の特性を補正する場合、特性測定のために形成されるプローブ領域等がチップサイズに影響を与えるという問題があった。これに対して本実施の形態にかかる半導体装置の製造方法では、半導体ウェハ3のスクライブ領域5、6にプローブ領域等を含む測定用半導体回路を形成しているので、測定用半導体回路1がチップサイズに与える影響を低減することができる。よって、チップサイズへの影響を低減しつつ、製造工程において半導体装置の特性を補正することができる半導体装置の製造方法を提供することができる。また、近年、半導体装置の要求性能の複雑化により、トランジスタ、ダイオード、キャパシタ、インダクタ、抵抗素子、配線等の半導体素子を組み合わせた最終的な構成が、半導体回路の特性に大きな影響を与えるようになってきている。すなわち、従来ではトランジスタ、ダイオード、キャパシタ、インダクタ、抵抗素子、配線等の単体の素子を個別に測定することで、半導体回路を補正していた。しかし、半導体回路が複雑化するにつれて、半導体素子を個別に測定しただけでは半導体回路の全体的な特性を把握することができないため、半導体回路を補正することが困難となってきた。よって、最終的な回路構成に近い回路を測定し、この測定結果に基づいて半導体回路を補正する必要があった。本実施の形態にかかる半導体装置の製造方法では、測定用半導体回路として、複数の半導体素子を有する補正対象の半導体回路と同じパターンレイアウトを有する半導体回路を用いている。このため、測定用半導体回路を用いて、複数の半導体素子の製造ばらつきが互いに与える影響や、回路構成そのものが与える影響を測定することができる。このような特性は、半導体素子単体を測定した結果から得ることはできない。よって、この測定結果を用いることで、従来よりも更に高精度に半導体回路を補正することができる。また、本実施の形態にかかる半導体装置の製造方法では、配線工程において所定の配線パターンレチクルを選択することで半導体回路の特性を補正しているので、半導体回路の特性を容易に補正することができる。また、製造ばらつきを抑えることができるので、設計の自由度や製造の歩留りを向上させることができる。実施の形態2次に、本発明の実施の形態2について説明する。図3は、本実施の形態にかかる半導体装置の製造方法を用いて形成される半導体回路の回路図である。図3aは測定用半導体回路11の回路図である。図3bはチップ領域に形成される半導体回路12の回路図である。本実施の形態にかかる半導体装置の製造方法では、測定用半導体回路11の構成とチップ領域に形成される半導体回路12の構成が、実施の形態1の場合と異なる。これ以外は、実施の形態1と同様であるので、重複した説明は省略する。本実施の形態においても、測定用半導体回路11は、チップ領域に形成される半導体回路12の特性と対応する特性を備えている。図3bに示す半導体回路12は、トランジスタPM11、NM11、抵抗素子R11、およびキャパシタC11を有する。トランジスタPM11のソースは電源線VDDに接続され、ドレインはノード13に接続されている。トランジスタNM11のドレインはノード13に接続され、ソースは電源線VSSに接続されている。抵抗素子R11の一端はノード13に接続され、他端はキャパシタC11の一端と接続されている。キャパシタC11の他端は電源線VSSに接続されている。ここで、トランジスタPM11のゲート幅Wgは例えば150μmである。トランジスタNM11のゲート幅Wgは例えば50μmである。また、半導体回路12は、補正用トランジスタPM111、PM112、NM111、NM112を有する。補正用トランジスタPM111、PM112のゲート幅Wgは例えば15μmである。補正用トランジスタNM111、NM112のゲート幅Wgは例えば5μmである。図3aに示す測定用半導体回路11は、チップ領域に形成される半導体回路12の特性と対応する特性を備えている。つまり、測定用半導体回路11は、トランジスタPM12、NM12、抵抗素子R11、キャパシタC11を有する。このとき、測定用半導体回路11では、トランジスタPM12のゲート幅Wgを、半導体回路12のトランジスタPM11のゲート幅Wg=150μmの10分の1である15μmとしている。また、トランジスタNM12のゲート幅Wgを、半導体回路12のトランジスタNM11のゲート幅Wg=50μmの10分の1である5μmとしている。図3aに示す測定用半導体回路11は、図3bに示す半導体回路12と同一ではないが、半導体回路12の特性を反映できる回路である。本実施の形態では、例えば半導体回路12のトランジスタPM11、NM11のゲート幅トランジスタの面積に対応するが大きいため、半導体回路12と同じ回路がスクライブ領域に収まらない場合、半導体回路12の構成を同一としたままトランジスタのゲート幅を小さくすることで、スクライブ領域に測定用半導体回路11を形成することができる。すなわち、半導体回路12のトランジスタPM11Wg=150μmとトランジスタNM11Wg=50μmのゲート幅を比率を維持したまま縮小することで、測定用半導体回路11のトランジスタPM12、NM12の面積を小さくすることができる。換言すると、測定用半導体回路11は、トランジスタPM11、NM11と同一の比率で、且つトランジスタPM11、NM11よりもゲート幅が小さい複数のトランジスタPM12、NM12を備える。これにより、半導体回路12の特性を反映した測定用半導体回路11をスクライブ領域に形成することができる。その後、測定用半導体回路11の特性を測定する。測定用半導体回路11の特性を測定することで、チップ領域に形成された半導体回路12の特性を推定することができる。例えば、トランジスタPM12のゲート幅Wg=15μmは、半導体回路12のトランジスタPM11のゲート幅Wg=150μmの10分の1であるので、トランジスタPM11のオン抵抗はトランジスタPM12の約10分の1となる。同様に、トランジスタNM12のゲート幅Wg=5μmは、半導体回路12のトランジスタNM11のゲート幅Wg=50μmの10分の1であるので、トランジスタNM11のオン抵抗はトランジスタNM12の約10分の1となる。よって、この関係を用いて測定用半導体回路11の測定結果を換算することで、チップ領域に形成された半導体回路12の特性を推定することができる。そして、測定用半導体回路11の測定結果に基づき、チップ領域に形成された半導体回路12の特性を補正する。例えば、トランジスタPM11のオン抵抗が設計した値よりも高い場合は、補正用トランジスタPM111をトランジスタPM11と並列に接続する。これにより、電源線VDDとノード13との間に接続されているトランジスタPM11およびトランジスタPM111の合成オン抵抗を設計した値に補正することができる。なお、補正用トランジスタPM111、PM112、NM111、NM112の配線方法等は実施の形態1で説明した場合と同様であるので重複した説明は省略する。本実施の形態にかかる本発明によっても、チップサイズへの影響を低減しつつ、製造工程において半導体装置の特性を補正することができる半導体装置の製造方法を提供することができる。実施の形態3次に、本発明の実施の形態3について説明する。図4は、本実施の形態にかかる半導体装置の製造方法を用いて形成される測定用半導体回路の回路図である。本実施の形態では、チップ内の同期回路における典型的な論理回路段およびその配線を含む回路を測定用半導体回路としている。これ以外は、実施の形態1と同様であるので、重複した説明は省略する。図4に示すように、本実施の形態では、チップ内の同期回路における典型的な論理回路段およびその配線を含む回路として、INV1~2、AND1~3、NOR1を備える回路を測定用半導体回路に形成している。そして、測定用半導体回路を測定した際に、同期回路を構成するフリップフロップ間のタイミング制約に余裕があるという測定結果が得られた場合は、例えば、駆動能力の小さな回路低能力のバッファや、閾値電圧の高いトランジスタを使用した回路を選択するように、配線パターンを変更する。このように、駆動能力の小さな回路や、閾値電圧の高いトランジスタを使用することで、半導体回路の消費電力を低減することができる。実施の形態4次に、本発明の実施の形態4について説明する。図5は、本実施の形態にかかる半導体装置の製造方法を用いて形成される半導体装置のブロック図である。図5に示す半導体装置20は、周辺回路A21、周辺回路B22、周辺回路C23、および情報記録部24を有する。ここで、各周辺回路21~23は実施の形態1~3で説明した半導体回路を有する。また、各周辺回路21~23と情報記録部24は配線25によって互いに接続されている。本実施の形態では、スクライブ領域上に形成された測定用半導体回路から得られた特性情報を、情報記録部24に記録している。例えば、周辺回路A21を製造する際に、周辺回路A21が備える半導体回路の特性と対応する特性を備えた測定用半導体回路をスクライブ領域に形成する。そして、この測定用半導体回路の特性を測定し、当該測定結果を情報記録部24に記録する。測定用半導体回路の測定結果は、周辺回路A21が備える半導体回路の特性を反映している。よって、周辺回路A21が動作する際に、情報記録部24に格納されている測定用半導体回路の測定結果を周辺回路A21が参照し、周辺回路A21が備える半導体回路の特性に応じた回路補正を実施することで、周辺回路A21の性能のばらつきを抑制することができる。周辺回路B22、周辺回路C23についても同様である。なお、情報記録部24に測定結果を記録する際は、例えば測定用半導体回路を測定した後の配線工程高層側の配線工程において、配線パターンレチクルを選択することで情報記録部24に情報を記録することができる。例えば、実施の形態3で説明した論理回路段を測定用半導体回路として形成し、この測定用半導体回路の測定結果を情報記録部24に記録してもよい。そして、周辺回路を動作させる際に、情報記録部24に格納されている測定結果を周辺回路が読み込み、測定結果が周辺回路を構成するフリップフロップ間のタイミング制約に余裕があるという測定結果である場合、駆動能力の小さな回路や閾値電圧の高いトランジスタを周辺回路が使用するように回路的に補正してもよい。このようにすることで、周辺回路の消費電力を低減することができる。以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。また、上記実施の形態1~4は互いに組み合わせて実施してもよい。