第1信号線と、第2信号線と、前記第1信号線と、前記第2信号線と、のあいだを流れる第1方向の電流、及び前記第1方向とは反対の第2方向の電流の、それぞれの導通を制御するトランジスタと、前記第1信号線と、前記トランジスタの一方端と、のあいだに接続され、第1の平行閾値以上の電流が前記第1方向に流れると磁化の向きが平行になり、第1の反平行閾値以上の電流が前記第2方向に流れると磁化の向きが反平行になる第1磁気トンネル接合素子を有する記憶領域と、前記第2信号線と、前記トランジスタの他方端と、のあいだに接続された導通領域と、を備えたことを特徴とする記憶装置。前記導通領域は、強磁性体を含み、前記第1の平行閾値以上の電流及び第1の反平行閾値以上の電流のいずれが流れても磁化の向きが維持される第2磁気トンネル接合素子を有することを特徴とする請求項1記載の記憶装置。前記第2磁気トンネル接合素子は、前記第1の平行閾値よりも大きな第2の平行閾値以上の電流が前記第2方向に流れると磁化の向きが平行になり、前記第1の反平行閾値よりも大きな第2の反平行閾値以上の電流が前記第1方向に流れると磁化の向きが反平行になることを特徴とする請求項2記載の記憶装置。前記第1磁気トンネル接合素子は、第1下部強磁性体層、第1トンネル障壁層及び第1上部強磁性体層の順に積層された第1積層体を有し、前記第2磁気トンネル接合素子は、第2下部強磁性体層、第2トンネル障壁層及び第2上部強磁性体層の順に積層された第2積層体を有することを特徴とする請求項2または3に記載の記憶装置。前記第1下部強磁性体層と、前記第2下部強磁性体層と、は、同一平面上に同一厚さで設けられ、前記第1トンネル障壁層と、前記第2トンネル障壁層と、は、同一平面上に同一厚さで設けられ、前記第1上部強磁性体層と、前記第2上部強磁性体層と、は、同一平面上に同一厚さで設けられたことを特徴とする請求項4記載の記憶装置。前記第1下部強磁性体層の体積は、前記第2下部強磁性体層の体積よりも小さいことを特徴とする請求項4または5に記載の記憶装置。前記導通領域は、前記第1磁気トンネル接合素子の少なくとも一部の層構造と同じ層構造を有することを特徴とする請求項1記載の記憶装置。前記記憶領域は、前記第1信号線と、前記第1磁気トンネル接合素子と、のあいだに設けられ、前記第1の平行閾値とは異なる第3の平行閾値以上の電流が前記第1方向に流れると磁化の向きが平行になり、前記第1の反平行閾値とは異なる第3の反平行閾値以上の電流が前記第2方向に流れると磁化の向きが反平行になる第3磁気トンネル接合素子を有することを特徴とする請求項1~7のいずれか1つに記載の記憶装置。前記導通領域は、前記第2信号線と、前記第2磁気トンネル接合素子と、のあいだに設けられ、前記第3磁気トンネル接合素子の少なくとも一部の層構造と同じ層構造を有する積層体を有することを特徴とする請求項8記載の記憶装置。複数の前記記憶領域と、複数の前記導通領域と、を備え、前記複数の記憶領域は、行方向及び列方向にそれぞれ同一のピッチで配置され、前記複数の導通領域は、前記行方向及び前記列方向にそれぞれ同一の前記ピッチで配置され、前記複数の記憶領域と、前記複数の導通領域と、は、前記行方向及び前記列方向に互いに半ピッチずれて配置されたことを特徴とする請求項1~9のいずれか1つに記載の記憶装置。前記行方向及び前記列方向のそれぞれに第1ピッチで設けられた複数の前記トランジスタと、前記行方向及び前記列方向のうち一方の方向に延出し、前記第1ピッチの半分の第2ピッチで1本ずつ交互に配置された複数本の前記第1信号線及び複数本の前記第2信号線と、前記行方向及び前記列方向のうち他方の方向に延出し、前記第1ピッチで配置された複数本の制御線と、を備え、前記複数のトランジスタのそれぞれについて前記記憶領域及び前記導通領域が形成されたことを特徴とする請求項10記載の記憶装置。前記第1下部強磁性体層は磁化自由層であり、前記第1上部強磁性体層は磁化固定層であることを特徴とする請求項4または5に記載の記憶装置。半導体基板にトランジスタを形成し、前記トランジスタを絶縁膜で覆う工程と、前記絶縁膜を貫通し前記トランジスタのソース領域またはドレイン領域と導通する第1ビアと、前記絶縁膜を貫通し前記トランジスタのドレイン領域またはソース領域と導通する第2ビアと、を形成する工程と、前記第1ビア及び前記第2ビアの上に下部強磁性体層、トンネル障壁層及び上部強磁性体層を順に積層した積層膜を形成する工程と、前記積層膜をエッチングして、前記第1ビアの上に前記積層膜の一部を残して第1磁気トンネル接合素子を有する記憶領域を形成するとともに、前記第2ビアの上に前記積層膜の他部を残して導通領域を形成する工程と、を備えたことを特徴とする記憶装置の製造方法。前記導通領域には、前記積層膜の前記他部による第2磁気トンネル接合素子が形成されることを特徴とする請求項13記載の記憶装置の製造方法。前記積層膜をエッチングする工程では、前記積層膜の積層方向に見て、前記第1磁気トンネル接合素子の面積を、前記第2磁気トンネル接合素子の面積よりも小さくすることを特徴とする請求項14記載の記憶装置の製造方法。前記半導体基板に複数の前記トランジスタを行方向及び列方向にそれぞれ同一のピッチで形成し、前記複数のトランジスタのそれぞれについて前記第1磁気トンネル接合素子及び前記第2磁気トンネル接合素子を形成することを特徴とする請求項14または15に記載の記憶装置の製造方法。半導体基板にトランジスタを形成し、前記トランジスタを絶縁膜で覆う工程と、前記絶縁膜を貫通し前記トランジスタのソース領域またはドレイン領域と導通する第1ビアと、前記絶縁膜を貫通し前記トランジスタのドレイン領域またはソース領域と導通する第2ビアと、を形成する工程と、前記第1ビア及び前記第2ビアの上に下部強磁性体層を形成する工程と、前記下部強磁性体層の上の、前記第2ビアの上を除く部分にトンネル障壁層を形成し、前記第2ビアの上及び前記トンネル障壁層の上に上部強磁性体層を形成する工程と、前記下部強磁性体層、前記トンネル障壁層及び前記上部強磁性体層による積層膜をエッチングして、前記第1ビアの上に前記積層膜の一部を残した第1磁気トンネル接合素子を有する記憶領域を形成するとともに、前記第2ビアの上に前記下部強磁性体層及び前記上部強磁性体層の一部を残した積層体を有する導通領域を形成する工程と、を備えたことを特徴とする記憶装置の製造方法。前記積層膜の積層方向に見て、前記第1磁気トンネル接合素子の面積を、前記積層体の面積と同じにすることを特徴とする請求項17記載の記憶装置の製造方法。本発明の実施形態は、磁気トンネル接合素子を用いた構造において、製造工程の簡素化を達成することができる記憶装置及びその製造方法を提供する。実施形態に係る記憶装置は、第1信号線と、第2信号線と、トランジスタと、記憶領域と、導通領域と、を備える。トランジスタは、第1信号線と、第2信号線と、のあいだを流れる第1方向の電流、及び第1方向とは反対の第2方向の電流の、それぞれの導通を制御する。記憶領域は、第1信号線と、トランジスタの一方端と、のあいだに接続される。また、記憶領域は、第1の平行閾値以上の電流が第1方向に流れると磁化の向きが平行になり、第1の反平行閾値以上の電流が第2方向に流れると磁化の向きが反平行になる第1磁気トンネル接合素子を有する。導通領域は、第2信号線と、トランジスタの他方端と、のあいだに接続される。また、他の実施形態に係る記憶装置の製造方法は、半導体基板にトランジスタを形成し、前記トランジスタを絶縁膜で覆う工程と、前記絶縁膜を貫通し前記トランジスタのソース領域またはドレイン領域と導通する第1ビアと、前記絶縁膜を貫通し前記トランジスタのドレイン領域またはソース領域と導通する第2ビアと、を形成する工程と、前記第1ビア及び前記第2ビアの上に下部強磁性体層、トンネル障壁層及び上部強磁性体層を順に積層した積層膜を形成する工程と、前記積層膜をエッチングして、前記第1ビアの上に前記積層膜の一部を残して第1磁気トンネル接合素子を有する記憶領域を形成するとともに、前記第2ビアの上に前記積層膜の他部を残して導通領域を形成する工程と、を備える。また、他の実施形態に係る記憶装置の製造方法は、半導体基板にトランジスタを形成し、前記トランジスタを絶縁膜で覆う工程と、前記絶縁膜を貫通し前記トランジスタのソース領域またはドレイン領域と導通する第1ビアと、前記絶縁膜を貫通し前記トランジスタのドレイン領域またはソース領域と導通する第2ビアと、を形成する工程と、前記第1ビア及び前記第2ビアの上に下部強磁性体層を形成する工程と、前記下部強磁性体層の上の、前記第2ビアの上を除く部分にトンネル障壁層を形成し、前記第2ビアの上及び前記トンネル障壁層の上に上部強磁性体層を形成する工程と、前記下部強磁性体層、前記トンネル障壁層及び前記上部強磁性体層による積層膜をエッチングして、前記第1ビアの上に前記積層膜の一部を残した第1磁気トンネル接合素子を有する記憶領域を形成するとともに、前記第2ビアの上に前記下部強磁性体層及び前記上部強磁性体層の一部を残した積層体を有する導通領域を形成する工程と、を備える。以下、本発明の実施形態を図に基づき説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。第1の実施形態図1は、第1の実施形態に係る記憶装置の構成を例示する模式的断面図である。図2は、第1の実施形態に係る記憶装置を例示する模式的平面図である。図3は、図2に示す部分の模式的拡大断面図である。図4は、記憶装置の回路構成を例示する図である。図1aは、図2に示すA-A線断面を示している。図3aは、図2に示すB-B線断面を示している。図3bは、図2に示すC-C断面を示している。図3cは、図2に示すD-D線断面を示している。本実施形態に係る記憶装置110は、第1信号線BL1と、第2信号線BL2と、トランジスタTrと、記憶領域10と、導通領域20と、を備える。第1信号線BL1及び第2信号線BL2は、例えばビット線である。トランジスタTrは、第1信号線BL1と、第2信号線BL2と、のあいだを流れる第1方向の電流、及び第1方向とは反対の第2方向の電流の、それぞれの導通を制御する。トランジスタTrは、例えばMISFETMetalInsulatorSemiconductorFieldeffecttransistorである。実施形態では、第2信号線BL2からトランジスタTrを介して第1信号線BL1に向かう電流の方向d1を第1方向、その反対の方向d2を第2方向ということにする。図2では、記憶装置110の平面レイアウトを模式的に表している。図2に表したように、記憶装置110には、複数本の第1信号線BL1及び複数本の第2信号線BL2が、例えば等間隔で交互に配置されている。ここで、実施形態では、第1信号線BL1及び第2信号線BL2の延出する方向をX軸方向行方向とする。また、X軸方向に直交する方向をY軸方向列方向とする。複数本の第1信号線BL1及び複数本の第2信号線BL2のうち、隣り合う一対の第1信号線BL1及び第2信号線BL2を組として、各組で独立した信号を取り扱う。トランジスタTrは、一対の第1信号線BL1及び第2信号線BL2のあいだに設けられている。この一対の第1信号線BL1及び第2信号線BL2のあいだには、複数のトランジスタTrが並列に配置される。複数のトランジスタTrは、X軸方向及びY軸方向にそれぞれ第1ピッチP1で設けられている。複数本の第1信号線BL1は、トランジスタTr及び複数本の第2信号線BL2は、Y軸方向に第2ピッチP2で交互に配置される。すなわち、複数本の第1信号線BL1及び複数本の第2信号線BL2は、1本ずつ交互にY軸方向に沿って第2ピッチP2で配置される。第2ピッチP2は、第1ピッチP1の半分である。第1信号線BL1及び第2信号線BL2と直交する方向Y軸方向には、複数の制御線WLが配置される。制御線WLは、例えばワード線である。複数本の制御線WLは、X軸方向に第1ピッチP1で配置される。この制御線WLをゲート電極として、第1信号線BL1及び第2信号線BL2と、制御線WLと、の交差位置にトランジスタTrが設けられる。この複数のトランジスタTrのそれぞれについて、記憶領域10及び導通領域20が形成される。複数の記憶領域10及び複数の導通領域20は、それぞれ第1ピッチP1でX軸方向及びY軸方向に配置される。また、複数の記憶領域10と、複数の導通領域20と、は、X軸方向及びY軸方向に互いに半ピッチ第1ピッチP1の半分ずれて配置される。図1aは、このような複数のトランジスタTrのうちの一つを中心とした断面を表している。本実施形態に係る記憶装置110では、この一つのトランジスタTrを中心とした構成を一つの単位とする。そして、第1信号線BL1及び第2信号線BL2の方向と、制御線WLの方向と、に沿って、複数の単位がマトリクス状に配置されている。記憶装置110におけるこの単位の構成は同じであるため、以下の説明では、一つの単位を中心とした説明を行う。図4aの回路図及び図4bのブロック図に表したように、第1信号線BL1と、トランジスタTrの一方端と、のあいだには、記憶領域10が接続されている。また、第2信号線BL2と、トランジスタTrの他方端と、のあいだには、導通領域20が接続されている。ここで、トランジスタTrの一方端は、トランジスタTrのソースまたはドレインである。本実施形態では、トランジスタTrの一方端をソースとする。また、トランジスタTrの他方端は、トランジスタTrのドレインまたはソースである。本実施形態では、トランジスタTrの他方端をドレインとする。すなわち、トランジスタTrのソース側は、記憶領域10を介して第1信号線BL1と接続され、ドレイン側は、導通領域20を介して第2信号線BL2と接続される。これにより、トランジスタTrの制御線WLが選択されると、一対の第1信号線BL1及び第2信号線BL2のあいだにおいて、記憶領域10及び導通領域20が直列に接続されることになる。図1aに表したように、記憶領域10は、第1の平行閾値以上の電流が方向d1に流れると磁化の向きが平行になり、第1の反平行閾値以上の電流が方向d2に流れると磁化の向きが反平行になる第1磁気トンネル接合素子MTJ1を有している。また、導通領域20は、第2磁気トンネル接合素子MTJ2を有している。第2磁気トンネル接合素子MTJ2は、第1の平行閾値以上の電流及び第1反平行閾値以上の電流のいずれが流れても磁化の向きが維持される。なお、第2磁気トンネル接合素子MTJ2は、第1の平行閾値よりも大きな第2の平行閾値以上の電流が第2方向d2に流れると磁化の向きが平行になり、第1の反平行閾値よりも大きな第2の反平行閾値以上の電流が第1方向d1に流れると磁化の向きが反平行になる。ここで、平行閾値及び反平行閾値は、磁気トンネル接合素子の磁化の向きが反転する電流の閾値であり、本実施形態ではこの電流値のことを磁化反転の閾値ともいう。図1bは、第1磁気トンネル接合素子MTJ1の構造を例示する模式的断面図、図1cは、第2磁気トンネル接合素子MTJ2の構造を例示する模式的断面図である。第1磁気トンネル接合素子MTJ1は、第1下部強磁性体層である第1磁化自由層1011、第1トンネル障壁層1021及び第1上部強磁性体層である第1磁化固定層1031の順に積層された第1積層体ST1を有する。ここで、これらの層の積層方向をZ軸方向ということにする。また、Z軸方向において、第1磁化自由層1011から第1磁化固定層1031へ向かう方向を上上側、その反対方向を下下側ともいう。Z軸方向は、X軸方向及びY軸方向と直交する方向である。また、第1磁気トンネル接合素子MTJ1には、第1磁化自由層1011の下側に第1下部層1041が設けられ、第1磁化固定層1031の上側に第1上部導電層1051が設けられている。第1磁化固定層1031は反強磁性層または強磁性層を含み、磁化の方向スピンの方向が反転しにくいように設けられている。一方、第1磁化自由層1011は強磁性層を含み、磁化の方向が反転しやすいように設けられている。第1磁気トンネル接合素子MTJ1では、第1磁化固定層1031の磁化の方向に対する第1磁化自由層1011の磁化の方向が、平行か、反平行か、によって、第1トンネル障壁層1021を通過するトンネル電流の抵抗値に変化が発生する。したがって、第1磁気トンネル接合素子MTJ1では、記憶したい情報に応じて第1磁化自由層1011の磁化の方向を制御し、トンネル電流量によって抵抗値の変化を読み取り、記憶した情報を読み出すことができる。ここで、磁化固定層例えば、第1磁化固定層1031の磁化の方向に対して、磁化自由層例えば、第1磁化自由層1011の磁化の方向が平行になっている状態を、パラレル状態以下、P状態、反平行になっている状態を、アンチパラレル状態以下、AP状態ということにする。第1磁気トンネル接合素子MTJ1では、第1磁化自由層1011と、第1磁化固定層1031と、のあいだに、第1の平行閾値以上の電流、または第1の反平行閾値以上の電流が流れると、第1磁化自由層1011の磁化の方向が反転する。具体的には、第1磁化自由層1011から第1磁化固定層1031に向けて第1の平行閾値以上の電流i1Pが流れると、第1磁化自由層1011の磁化の向きがP状態になる。すなわち、第1磁気トンネル接合素子MTJ1は、方向d1の電流i1PによってP状態になる。一方、第1磁化固定層1031から第1磁化自由層1011に向けて第1の反平行閾値以上の電流i1Aが流れると、第1磁化自由層1011の磁化の向きがAP状態になる。すなわち、第1磁気トンネル接合素子MTJ1は、方向d2の電流i1AによってAP状態になる。ここで、電流i1Aは、電流i1Pよりも大きい。例えば、電流i1Aは、電流i1Pの1.2倍程度である。第2磁気トンネル接合素子MTJ2は、第1磁気トンネル接合素子MTJ1と同様な構造を有する。すなわち、第2下部強磁性体層である第2磁化自由層1012は第1磁化自由層1011と対応し、第2トンネル障壁層1022は第1トンネル障壁層1021と対応し、第2上部強磁性体層である第2磁化固定層1032は第1磁化固定層1031と対応する。また、第2下部層1042は第1下部層1041と対応し、第2上部導電層1052は第1上部導電層1051と対応する。第2磁気トンネル接合素子MTJ2では、第2磁化自由層1012と、第2磁化固定層1032と、のあいだに、第1の平行閾値よりも大きな第2の平行閾値以上の電流、または第1の反平行閾値よりも大きな第2の反平行閾値以上の電流が流れると、第2磁化自由層1012の磁化の方向が反転する。しかし、第2磁気トンネル接合素子MTJ2では、第1磁気トンネル接合素子MTJ1の磁化の向きが反転する電流i1P及びi1Aが流れても、磁化の向きは反転せず、維持される。本実施形態では、第2磁気トンネル接合素子MTJ2の磁化の向きはP状態に維持されている。したがって、第2磁気トンネル接合素子MTJ2は低抵抗状態になっており、導通領域20としての機能を果たすようになる。本実施形態に係る記憶装置110では、上記の電流i1P及びi1Aによって、第1磁気トンネル接合素子MTJ1のA状態及びAP状態を制御し、記憶領域10に情報を記憶する。すなわち、本実施形態に係る記憶装置110では、第1磁気トンネル接合素子MTJ1のA状態及びAP状態によって、2値の情報を記憶することができる。記憶領域10に情報を記録する場合、記憶領域10から情報を読み出す場合、いずれについても第2磁気トンネル接合素子MTJ2はP状態、すなわち低抵抗状態に維持されており、磁気トンネル接合素子の層構造を有していても導通領域20として機能することになる。ここで、本実施形態に係る記憶装置110の各部の配置例について説明する。図1aに表したように、トランジスタTrは、例えばシリコンによる半導体基板50に形成される。半導体基板50には、トランジスタTrのソース領域61及びドレイン領域62が所定の間隔で形成されている。半導体基板50の主面50a上において、ソース領域61及びドレイン領域62のあいだには、ゲート絶縁膜63を介して制御線WLが設けられている。制御線WLをゲート電極として、トランジスタTrのON/OFFが制御される。半導体基板50の主面50a上には、制御線WLを覆う絶縁膜81が設けられている。トランジスタTrのソース領域61の上方には、絶縁膜81を貫通する第1ビア31が設けられる。第1ビア31はソース領域61と導通する。一方、トランジスタTrのドレイン領域62の上方には、絶縁膜81を貫通する第2ビア32が設けられる。第2ビア32はドレイン領域62と導通する。第1ビア31の上には、第1下部金属411が設けられ、その上に第1磁気トンネル接合素子MTJ1が設けられる。また、第2ビア32の上には、第2下部金属412が設けられ、その上に第2磁気トンネル接合素子MTJ2が設けられる。第1磁気トンネル接合素子MTJ1の上には、第1上部金属421が設けられ、その上に第1信号線BL1が設けられる。また、第2磁気トンネル接合素子MTJ2の上には、第2上部金属422が設けられ、その上に第2信号線BL2が設けられる。第1磁気トンネル接合素子MTJ1及び第2磁気トンネル接合素子MTJ2の周辺には、絶縁膜82が設けられる。第1信号線BL1及び第2信号線BL2は、この絶縁膜82の上側に露出する。ここで、第1磁気トンネル接合素子MTJ1及び第2磁気トンネル接合素子MTJ2の磁化反転の閾値を変えるには、第1積層体ST1及び第2積層体ST2を構成する層の材料を変える方法と、第1磁化自由層1011及び第2磁化自由層1012の体積を変える方法と、がある。本実施形態では、一例として、第1磁化自由層1011及び第2磁化自由層1012の体積を変えることにより、磁化反転の閾値を変える。磁化反転の閾値は、第1磁化自由層1011及び第2磁化自由層1012の体積が大きいほど、大きくなる。本実施形態において、第1積層体ST1の第1磁化自由層1011と、第2積層体ST2の第2磁化自由層1012と、は、同一平面上に同一厚さで設けられている。また、両層の材料は同じである。また、第1積層体ST1の第1トンネル障壁層1021と、第2積層体ST2の第2トンネル障壁層1022と、は、同一平面上に同一厚さで設けられている。また、両層の材料は同じである。また、第1積層体ST1の第1磁化固定層1031と、第2積層体ST2の第2磁化固定層1032と、は、同一平面上に同一厚さで設けられている。また、両層の材料は同じである。このため、第1積層体ST1及び第2積層体ST2のZ軸方向にみた外形の面積を変えることで、第1磁化自由層1011及び第2磁化自由層1012の体積が変わり、磁化反転の閾値を変えることができる。図2に表したように、第1磁気トンネル接合素子MTJ1及び第2磁気トンネル接合素子MTJ2のZ軸方向にみた外形、すなわち、第1積層体ST1及び第2積層体ST2のZ軸方向にみた外形は、円形状になっている。本実施形態では、第1磁気トンネル接合素子MTJ1の直径D1よりも、第2磁気トンネル接合素子MTJ2の直径D2を大きくしている。これにより、第1磁化自由層1011の体積よりも、第2磁化自由層1012の体積のほうが大きくなって、第2磁気トンネル接合素子MTJ2に電流i1P及びi1Aが流れても、磁化の向きは反転せず、維持される。一方、P状態における第1磁気トンネル接合素子MTJ1及び第2磁気トンネル接合素子MTJ2の抵抗値は、Z軸方向にみた外形の面積に反比例する。本実施形態では、Z軸方向にみた第2磁気トンネル接合素子MTJ2の面積を、第1磁気トンネル接合素子MTJ1に比べて大きくすることにより、P状態での低抵抗化を実現し、磁気トンネル接合素子であっても導通領域20の役目を果たすことができる。具体的な一例として、第1磁気トンネル接合素子MTJ1の直径D1に対して、第2磁気トンネル接合素子MTJ2の直径D2を約2.0倍にする。これにより、第2磁気トンネル接合素子MTJ2のP状態での抵抗値は、第1磁気トンネル接合素子MTJ1のP状態での抵抗値に比べて約0.5倍になる。先に説明したように、本実施形態に係る記憶装置110では、第1積層体ST1及び第2積層体ST2の層構造が同じになっている。したがって、磁化自由層、トンネル障壁層及び磁化固定層をそれぞれ一様に積層した後、一回のエッチングによって直径D1及びD2の第1積層体ST1及び第2積層体ST2を形成することができる。なお、実施形態おいて、導通領域20については、必ずしも第2磁気トンネル接合素子MTJ2を備える構成でなくてもよい。また、導通領域20については、必ずしも強磁性体を含む構成でなくてもよい。すなわち、導通領域20は、単に導通部材によって構成されていてもよい。図2に表したように、複数の記憶領域10及び複数の導通領域20がX軸方向及びY軸方向に均等なピッチでレイアウトされることで、複数の記憶領域10及び複数の導通領域20を形成する際に露光工程を少なくすることができる。すなわち、不均等なピッチでレイアウトされている場合には、フォトリソグラフィのバランスが整いにくいため、記憶領域10及び導通領域20をそれぞれ別個の露光工程によって形成する必要がある。一方、均等なピッチでレイアウトされていると、フォトリソグラフィのバランスが整い、記憶領域10及び導通領域20を同じ露光工程で形成することができる。これにより、露光工程を少なくすることができる。また、導通領域20として単に導通部材によって構成される場合には、Z軸方向にみた記憶領域10の外形と、導通領域20の外形と、を等しくすることができ、さらにフォトリソグラフィのバランスが整い、精度の高い製品を製造することが可能になる。次に、本実施形態に係る記憶装置110の動作について説明する。図4bに表したように、記憶装置110の周辺回路として、信号発生装置90及びセンスアンプ91が設けられている。信号発生装置90は、第1信号線BL1及び第2信号線BL2のあいだに、書き込み電圧または読み出し電圧が印加される。また、センスアンプ91の一方には、例えば第1信号線BL1の電圧が入力され、他方には、参照電圧refが入力される。このセンスアンプ91による比較結果が、記憶した情報の読み出し値になる。次に、情報の書き込み動作の具体例を説明する。情報の書き込みを行う場合、信号発生装置90は、書き込み電圧として、第1信号線BL1及び第2信号線BL2のあいだに、電流i1P及びi1Aのいずれかを流すための電圧を印加する。情報の書き込みを行うに先立ち、第2磁気トンネル接合素子MTJ2はP状態、すなわち低抵抗状態になっている。図5は、具体的な書き込み動作を説明する模式的断面図である。図5aは、トランジスタTrの制御線WLを選択し、第2信号線BL2から第1信号線BL1に電流i1Pを流した際の動作を例示している。第1磁気トンネル接合素子MTJ1には、第1磁化自由層1011から第1磁化固定層1031に向けて電流i1Pが流れる。電流i1Pは、第1磁気トンネル接合素子MTJ1の磁化反転の閾値第1の平行閾値以上の電流値である。したがって、第1磁気トンネル接合素子MTJ1は、電流i1Pが流れることでP状態になる。一方、第2磁気トンネル接合素子MTJ2には、第2磁化固定層1032から第2磁化自由層1012に向けて電流i1Pが流れる。電流i1Pは、第2磁気トンネル接合素子MTJ2の磁化反転の閾値よりも小さい電流値である。したがって、第2磁気トンネル接合素子MTJ2に電流i1Pが流れても、磁化の反転が行われず、P状態が維持されることになる。本実施形態では、AP状態をビットの1、P状態をビットの0とする。したがって、図5aに例示した動作では、0が記憶されることになる。図5bは、トランジスタTrの制御線WLを選択し、第1信号線BL1から第2信号線BL2に電流i1Aを流した際の動作を例示している。第1磁気トンネル接合素子MTJ1には、第1磁化固定層1031から第1磁化自由層1011に向けて電流i1Aが流れる。電流i1Aは、第1磁気トンネル接合素子MTJ1の磁化反転の閾値第1の反平行閾値以上の電流値である。したがって、第1磁気トンネル接合素子MTJ1は、電流i1Aが流れることでAP状態になる。一方、第2磁気トンネル接合素子MTJ2には、第2磁化自由層1012から第2磁化固定層1032に向けて電流i1Aが流れる。電流i1Aは、第2磁気トンネル接合素子MTJ2の磁化反転の閾値よりも小さい電流値である。したがって、第2磁気トンネル接合素子MTJ2に電流i1Aが流れても、磁化の反転が行われず、P状態が維持されることになる。したがって、図5bに例示した動作では、1が記憶されることになる。上記の書き込み動作のいずれにおいても、第2磁気トンネル接合素子MTJ2はP状態が維持され、低抵抗状態のままである。これにより、いずれの電流i1P及びi1Aを流す書き込み動作を行う場合でも、第2磁気トンネル接合素子MTJ2は導通領域20の電流経路としての役目を果たす。次に、情報の読み出し動作の具体例を説明する。情報の読み出しを行う場合、信号発生装置90は、読み出し電圧として、第1信号線BL1及び第2信号線BL2のあいだに、読み出し電圧を印加する。読み出し電圧は、書き込みの際の電流i1P及びi1Aを流すための電圧よりも小さい。図4bに表したように、第1磁気トンネル接合素子MTJ1では、AP状態及びP状態によって抵抗値が変化する。一方、第2磁気トンネル接合素子MTJ2はP状態、すなわち低抵抗状態に維持されている。したがって、読み出し電圧を印加した際に、第2磁気トンネル接合素子MTJ2は導通領域20の電流経路としての役目を果たす。これにより、第1信号線BL1と、参照電圧refと、の差分が変化して、記憶された情報の判別を行うことができる。ここで、第1磁気トンネル接合素子MTJ1のP状態及びAP状態による抵抗値の一例を示す。第1磁気トンネル接合素子MTJ1がAP状態の場合、抵抗値は例えば7キロオームkΩである。第1磁気トンネル接合素子MTJ1のMR比磁気抵抗変化率を例えば200パーセントとした場合、第1磁気トンネル接合素子MTJ1のP状態0及びAP状態1による合計の抵抗値は次のようになる。0の場合、合計の抵抗値は、10kΩ寄生抵抗になる。1の場合、合計の抵抗値は、24kΩになる。センスアンプ91の出力は、上記の抵抗値に応じて変化する。したがって、センスアンプ91の出力に応じて、記憶した情報を判別することができる。このように、記憶装置110は、第1磁気トンネル接合素子MTJ1のP状態及びAP状態での抵抗値の変化によって情報の記録及び読み出しを行うことができる。また、書き込み動作及び読み出し動作のいずれにおいても、第2磁気トンネル接合素子MTJ2は導通領域20としての役目を果たす。本実施形態では、第1積層体ST1及び第2積層体ST2を同じ層構造にしているため、トランジスタTrと第2信号線BL2とのあいだに別途導通部ビア等を設ける必要がなく、製造工程を簡素化することができる。第2の実施形態次に、第2の実施形態として、記憶装置110の製造方法について説明する。図6~図9は、本実施形態に係る製造方法を説明する模式的断面図である。先ず、図6aに表したように、半導体基板50に例えばCMOSComplementaryMetalOxideSemiconductorプロセスを利用してトランジスタTrを形成する。これにより、半導体基板50の主面50a側には、ソース領域61及びドレイン領域62が形成され、これらのあいだにゲート絶縁膜63を介して制御線WLが形成される。次に、トランジスタTrの上に絶縁膜81を形成し、ソース領域61及びドレイン領域62の上に、絶縁膜81を貫通する第1ビア31及び第2ビア32を形成する。第1ビア31及び第2ビア32を形成するには、先ず、絶縁膜81に貫通孔を形成し、貫通孔の内壁にバリアメタルを形成した後、例えばCVDChemicalVaporDepositionによってタングステンWを埋め込む。その後、CMPChemicalMechanicalPolishingによって、表面の平坦化を施す。次に、図6bに表したように、平坦化した絶縁膜81の上に、下地金属層41を形成する。下地金属層41には、例えばタンタルTaが用いられる。下地金属層41の表面粗さは、例えば0.2ナノメートルnm以下である。次に、図7aに表したように、下地金属層41の上に、磁化自由層101、トンネル障壁層102及び磁化固定層103を順に積層した積層膜SLを形成する。また、積層膜SLの上に、上部導電層材料105を形成する。なお、積層膜SL及び上部導電層材料105は、連続成膜してもよい。磁化自由層101には、例えばCoFeBが用いられる。トンネル障壁層102には、例えばMgOが用いられる。磁化固定層103には、例えばCoFeBが用いられる。また、上部導電層材料105としては、例えば、SiO2、SiN、Ta、TiAlxNy、TaN、TiN、WN、W、Al2O3が適している。上部導電層材料105は、これらの材料のいずれか1つを用いた単層膜にしても、少なくとも2つを用いた積層膜にしてもよい。次に、上部導電層材料105の上にレジストを塗布し、フォトリソグラフィによってレジストパターンR1及びR2を形成する。そして、このレジストパターンR1及びR2をマスクとして、上部導電層材料105をエッチングする。エッチング方法としては、例えば、RIEReactiveIonEtching、IBEIonBeamEtching及びウェットエッチングのうちいずれかを用いる。必要に応じて、これらを組み合わせてエッチングしてもよい。エッチングされずに残った部分は、第1上部導電層1051及び第2上部導電層1052となる。第1上部導電層1051及び第2上部導電層1052は、その後のエッチングにおいてハードマスクとして利用される。したがって、第1上部導電層1051及び第2上部導電層1052のZ軸方向にみた外形は、第1磁気トンネル接合素子MTJ1及び第2磁気トンネル接合素子MTJ2の外形に対応している。この第1上部導電層1051及び第2上部導電層1052の外形によって、第1磁気トンネル接合素子MTJ1及び第2磁気トンネル接合素子MTJ2の大きさを設定することができる。本実施形態では、例えば、第1上部導電層1051及び第2上部導電層1052のZ軸方向にみた外形をそれぞれ円形状にして、第1上部導電層1051の直径に対して、第2上部導電層1052の直径を約2.0倍にする。その後、第1上部導電層1051及び第2上部導電層1052をハードマスク層として利用し、積層膜SLをエッチングする。エッチング方法としては、例えば、RIE、高温RIE例えば、150°C~300°C及びIBEのうちいずれかを用いる。必要に応じて、これらを組み合わせてエッチングしてもよい。このエッチングにより、図7bに表したように、積層膜SLの残った一部である第1積層体ST1及び積層膜SLの残った他部である第2積層体ST2が形成される。すなわち、第1上部導電層1051の下側に、第1磁化自由層1011、第1トンネル障壁層1021及び第1磁化固定層1031による第1積層体ST1が形成され、第2上部導電層1052の下側に、第2磁化自由層1012、第2トンネル障壁層1022及び第2磁化固定層1032による第2積層体ST2が形成される。第1積層体ST1のZ軸方向に見た面積は、第2積層体ST2のZ軸方向に見た面積よりも小さくなる。第1積層体ST1及び第2積層体ST2を形成した後は、これらを保護膜83で覆う。保護膜83としては、例えばSixNy、Al2O3、AlxOy酸素リッチ:x=2未満、y=3、SiO2、SiAlxOy、TiO2、ZrO2のうちいずれか、またはこれらのうち少なくとも2つの組み合わせを用いる。成膜方法としては、例えば、スパッタ法斜め入射堆積を含む、CVD、ALDAtomicLayerDepositionを用いる。本実施形態では、保護膜83の一例として、SiNをスパッタ法斜め入射堆積を含むにより、30nmの膜厚で形成する。次に、図8aに表したように、層間絶縁膜84を堆積させ、第1積層体ST1及び第2積層体ST2のあいだに埋め込む。層間絶縁膜84には、例えば、SiO2、SiOF、SiOCが用いられる。そして、CMPによって層間絶縁膜84を平坦化する。また、平坦化した後、層間絶縁膜84をエッチバックして、第1上部導電層1051及び第2上部導電層1052の上側の一部を露出させる。次に、図8bに表したように、露出した第1上部導電層1051及び第2上部導電層1052の上に、上部金属材料42を堆積させ、第1上部導電層1051及び第2上部導電層1052とコンタクトをとる。上部金属材料42には、例えば、Ti、Ta、TiN、W、TaNが用いられる。次に、フォトリソグラフィ及びエッチングによって、上部金属材料42、層間絶縁膜84及び下地金属層41の一部を除去する。これにより、図9aに表したように、Z軸方向からみて第1積層体ST1及び第2積層体ST2を含む部分以外の上部金属材料42、層間絶縁膜84及び下地金属層41が除去される。その後、保護膜85を堆積させる。保護膜85の材料は、保護膜83と同様である。次に、図9bに表したように、保護膜85の上に絶縁膜82を堆積させ、表面の平坦化を行った後、例えばダマシン法によって銅Cuによる第1信号線BL1及び第2信号線BL2を形成する。これにより、第1信号線BL1と第1ビア31とのあいだに、第1磁気トンネル接合素子MTJ1を有する記憶領域10が形成され、第2信号線BL2と第2ビア32とのあいだに、第2磁気トンネル接合素子MTJ2を有する導通領域20が形成される。このような工程によって、記憶装置110が完成する。上記の製造方法では、図7a~bに表した工程のように、磁化自由層101、トンネル障壁層102及び磁化固定層103をこの順にそれぞれ一様に成膜したのち、エッチングによって異なる大きさの第1積層体ST1及び第2積層体ST2を一括して形成している。したがって、第1積層体ST1を形成した後、別工程で第2ビア32の上に導通部材を形成する場合に比べて大幅に製造工程の簡素化を図ることが可能になる。また、エッチングの際のハードマスクとして利用される第1上部導電層1051及び第2上部導電層1052の大きさによって、簡単かつ正確に第1積層体ST1及び第2積層体ST2の大きさを設定することができ、体積の異なる第1磁化自由層1011及び第2磁化自由層1012を容易に製造することが可能になる。また、記憶装置110においては、図2に表したように、複数の記憶領域10図2では、第1磁気トンネル接合素子MTJ1が示される領域と、複数の導通領域20図2では、第2磁気トンネル接合素子MTJ2が示される領域と、を備えている。複数の記憶領域10は、X軸方向行方向及びY軸方向列方向にそれぞれ同一のピッチ第1ピッチP1で配置される。また、複数の導通領域20は、X軸方向行方向及びY軸方向列方向にそれぞれ同一のピッチ記憶領域10のピッチと同じ第1ピッチP1で配置される。そして、複数の記憶領域10と、複数の導通領域20と、は、X軸方向及びY軸方向に互いに半ピッチずれて配置される。このようなレイアウトによって、記憶領域10及び導通領域20を形成する際に用いるフォトリソグラフィのバランスが整うことになる。したがって、記憶領域10及び導通領域20の互いの大きさが異なっていても、製造ばらつきが抑制され、安定した製品が提供される。第3の実施形態図10は、第3の実施形態に係る記憶装置を例示する模式的断面図である。図10aは、トランジスタTrのうちの一つを中心とした断面を表している。図10bは、第1磁気トンネル接合素子MTJ1の構造を例示する模式的断面図、図10cは、導通領域の構造を例示する模式的断面図である。図10に表したように、本実施形態に係る記憶装置120においては、図1に表した記憶装置110に比べて導通領域21の層構造が相違する。すなわち、記憶装置120の導通領域21は、記憶領域10の第1磁気トンネル接合素子MTJ1の一部の層構造と同じになっている。具体的には、記憶装置120における導通領域21は、第1磁気トンネル接合素子MTJ1の積層体ST1の一部と同じである第2磁化自由層1012及び第2磁化固定層1032を備える。つまり、導通領域21の積層体ST21には、導通領域20の第2積層体ST2に含まれる第2トンネル障壁層1022が設けられていない。このような記憶装置120では、第1磁気トンネル接合素子MTJ1の積層体ST1と同じ層については同じ製造工程で形成することができ、製造工程の簡素化を図ることができる。一方、導通領域21には導通領域20の第2積層体ST2に含まれている第2トンネル障壁層1022が設けられていない。したがって、導通領域20に比べて導通領域21の低抵抗化を達成することができる。なお、図10に表した記憶装置120では、Z軸方向からみて、第1積層体ST1の外形の大きさと、積層体ST21の外形の大きさと、が異なっているが、同じ外形同じ面積であってもよい。つまり、積層体ST21にはトンネル障壁層が設けられていないため、第1積層体ST1と同じ外形であっても十分に低抵抗化されている。これにより、導通領域20として機能を十分に発揮することができる。第4の実施形態次に、第4の実施形態として、記憶装置120の製造方法について説明する。図11~図12は、本実施形態に係る製造方法を説明する模式的断面図である。ここで、図11aに表した半導体基板50へのトランジスタTrの形成、ゲート絶縁膜63を介した制御線WLの形成、絶縁膜81の形成、第1ビア31及び第2ビア32の形成、下地金属層41の形成までは、図6a~bに表した工程と同様である。次に、下地金属層41の上に、磁化自由層101Aを形成する。続いて、磁化自由層101Aの上にレジストを塗布し、フォトリソグラフィによって磁化自由層101Aの上の第2ビア32の上にレジストパターンRを形成する。次に、図11bに表したように、磁化自由層101A及びレジストパターンRの上にトンネル障壁層102Aを形成する。そして、レジストパターンRを除去することで、トンネル障壁層102Aの一部をリフトオフする。これにより、図12aに表したように、第2ビア32の上のトンネル障壁層102Aが除去され、その部分に開口が形成される。次に、図12bに表したように、開口が形成されたトンネル障壁層102Aの上に、磁化固定層103A及び上部導電層材料105Aを順に積層して、積層膜SLを形成する。その後は、図7b~図9bに表した工程と同様に、積層膜SLをエッチングして、第1積層体ST1及び積層体ST21を形成し、記憶領域10及び導通領域21を形成する。このような工程によって、記憶装置120が完成する。上記の製造方法により、積層膜SLの一度のエッチングによって、第1積層体ST1及び積層体ST21を一括して形成することができる。したがって、第1積層体ST1を形成した後、別工程で第2ビア32の上に導通部材を形成する場合に比べて大幅に製造工程の簡素化を図ることが可能になる。第5の実施形態図13は、第5の実施形態に係る記憶装置を例示する模式的断面図である。図14は、記憶領域及び導通領域の層構造を例示する模式的断面図である。図13に表したように、本実施形態に係る記憶装置130は、記憶領域10に、第1磁気トンネル接合素子MTJ1と、第3磁気トンネル接合素子MTJ3と、が設けられ、導通領域20に、第2磁気トンネル接合素子MTJ2と、第4磁気トンネル接合素子MTJ4と、が設けられている。第3磁気トンネル接合素子MTJ3は、第1信号線BL1と、第1磁気トンネル接合素子MTJ1と、のあいだに設けられる。第3磁気トンネル接合素子MTJ3は、第1の平行閾値とは異なる第3の平行閾値以上の電流が第1方向d1に流れると磁化の向きが平行になり、第1の反平行閾値とは異なる第3の反平行閾値以上の電流が第2方向d2に流れると磁化の向きが反平行になる。第3の平行閾値は、第1の平行閾値よりも小さいまたは大きい。第3の反平行閾値は、第1の反平行閾値よりも小さいまたは大きい。本実施形態では、第3の平行閾値が、第1の平行閾値よりも小さく、第3の反平行閾値が、第1の反平行閾値よりも小さい場合を例とする。図14aに表したように、第3磁気トンネル接合素子MTJ3は、第1磁気トンネル接合素子MTJ1の上に積み重ねられている。第3磁気トンネル接合素子MTJ3は、第3磁化自由層1013、第3トンネル障壁層1023及び第3磁化固定層1033の順に積層された第3積層体ST3を有する。また、第3磁化自由層1013の下側に第3下部層1043が設けられ、第3磁化固定層1033の上側に第3上部導電層1053が設けられている。この第3磁気トンネル接合素子MTJ3における第3積層体ST3の積層順と、第1磁気トンネル接合素子MTJ1における第1積層体ST1の積層順と、は互いに同じ順になっている。すなわち、第1積層体ST1は、下から上に向けて、第1磁化自由層1011、第1トンネル障壁層1021及び第1磁化固定層1031の順に積層され、第3積層体ST3も同様な順に積層される。このように、第1積層体ST1及び第3積層体ST3を積み重ねた構造が、第1下部金属411と、第1上部金属421と、のあいだに設けられている。第1積層体ST1のZ軸方向にみた外形の大きさと、第3積層体ST3のZ軸方向にみた外形の大きさと、は等しくなっている。したがって、第1磁気トンネル接合素子MTJ1及び第3磁気トンネル接合素子MTJ3の磁化反転の閾値を変えるには、第1積層体ST1及び第3積層体ST3を構成する層の材料を変える方法と、磁化自由層の厚さを変える方法と、がある。これらの少なくともいずれかの方法によって、本実施形態では、第3磁気トンネル接合素子MTJ3の磁化反転の閾値が、第1磁気トンネル接合素子MTJ1の磁化反転の閾値よりも小さくなるように設定する。このような記憶領域10の構造において、例えば、第1信号線BL1から第2信号線BL2に流れる電流の方向に沿って、第1積層体ST1の積層順と、第3積層体ST3の積層順と、が互いに同じ順になる。したがって、電流の方向方向に対するA状態及びP状態の状態変化は、第1磁気トンネル接合素子MTJ1及び第3磁気トンネル接合素子MTJ2で同じになる。また、この特性に加え、磁化反転の閾値の相違を利用して、第1磁気トンネル接合素子MTJ1及び第3磁気トンネル接合素子MTJ3のP状態及びAP状態を制御する。第4磁気トンネル接合素子MTJ4は、第2信号線BL2と、第2磁気トンネル接合素子MTJ2と、のあいだに設けられる。第4磁気トンネル接合素子MTJ4は、第2の平行閾値とは異なる第4の平行閾値以上の電流が第2方向d2に流れると磁化の向きが平行になり、第2の反平行閾値とは異なる第4の反平行閾値以上の電流が第1方向d1に流れると磁化の向きが反平行になる。第4の平行閾値は、第2の平行閾値よりも小さいまたは大きい。第4の反平行閾値は、第2の反平行閾値よりも小さいまたは大きい。本実施形態では、第4の平行閾値が、第2の平行閾値よりも小さく、第4の反平行閾値が、第2の反平行閾値よりも小さい場合を例とする。図14bに表したように、第4磁気トンネル接合素子MTJ4は、第2磁気トンネル接合素子MTJ2の上に積み重ねられている。第4磁気トンネル接合素子MTJ4は、第4磁化自由層1014、第4トンネル障壁層1024及び第4磁化固定層1034の順に積層された第4積層体ST4を有する。また、第4磁化自由層1014の下側に第4下部層1044が設けられ、第4磁化固定層1034の上側に第4上部導電層1054が設けられている。この第4磁気トンネル接合素子MTJ4における第4積層体ST4の積層順と、第2磁気トンネル接合素子MTJ2における第2積層体ST2の積層順と、は互いに同じ順になっている。すなわち、第2積層体ST2は、下から上に向けて、第2磁化自由層1012、第2トンネル障壁層1022及び第2磁化固定層1032の順に積層され、第4積層体ST4も同様な順に積層される。このように、第2積層体ST2及び第4積層体ST4を積み重ねた構造が、第2下部金属412と、第2上部金属422と、のあいだに設けられている。第2積層体ST2のZ軸方向にみた外形の大きさと、第4積層体ST4のZ軸方向にみた外形の大きさと、は等しくなっている。したがって、第2磁気トンネル接合素子MTJ2及び第4磁気トンネル接合素子MTJ4の磁化反転の閾値を変えるには、第2積層体ST2及び第4積層体ST4を構成する層の材料を変える方法と、磁化自由層の厚さを変える方法と、がある。これらの少なくともいずれかの方法によって、第4磁気トンネル接合素子MTJ4の磁化反転の閾値が、第2磁気トンネル接合素子MTJ2の磁化反転の閾値よりも小さくなるように設定する。このような導通領域20の構造では、第1磁気トンネル接合素子MTJ1の磁化反転の閾値及び第3磁気トンネル接合素子MTJ3の磁化反転の閾値が第2磁気トンネル接合素子MTJ2及び第4磁気トンネル接合素子MTJ4に流れても、第2磁気トンネル接合素子MTJ2及び第4磁気トンネル接合素子MTJ4はいずれも磁化の向きは反転せず、P状態に維持される。したがって、第2磁気トンネル接合素子MTJ2及び第4磁気トンネル接合素子MTJ4は低抵抗状態になっており、導通領域20としての機能を果たすようになる。このように、記憶領域10に、第1磁気トンネル接合素子MTJ1及び第3磁気トンネル接合素子MTJ3を積層し、導通領域20に、第2磁気トンネル接合素子MTJ2及び第4磁気トンネル接合素子MTJ4を積層した構造を用いることで、記憶装置130では、2ビットの情報を記憶する構成を実現できる。なお、図13に表した記憶装置130では、記憶領域10及び導通領域20のいずれについても、磁気トンネル接合素子を積層した構成を適用しているが、記憶領域10及び導通領域20のいずれか一方のみに磁気トンネル接合素子を積層した構造を適用したものであってもよい。また、記憶領域10及び導通領域20のそれぞれにおいて、積層する磁気トンネル接合素子の数は、3つ以上あってもよい。次に、本実施形態に係る記憶装置130の動作について説明する。図15は、記憶装置及びその周辺回路を例示するブロック図である。図16は、具体的な書き込み動作を説明する模式的断面図である。図16では、記憶装置130における第1磁気トンネル接合素子MTJ1~第4磁気トンネル接合素子MTJ4、電流の方向及びA状態並びにAP状態を模式的に示している。図15に表したように、記憶装置130の周辺回路として、信号発生装置90及びセンスアンプ91が設けられている。トランジスタTrと第1信号線BL1とのあいだに設けられた記憶領域10には、トランジスタTr側に第1磁気トンネル接合素子MTJ1が設けられ、第1信号線BL1側に第3磁気トンネル接合素子MTJ3が設けられる。また、トランジスタTrと第2信号線BL2とのあいだに設けられた導通領域20には、トランジスタTr側に第2磁気トンネル接合素子MTJ2が設けられ、第2信号線BL2側に第4磁気トンネル接合素子MTJ4が設けられる。次に、情報の書き込み動作の具体例を説明する。情報の書き込みを行う場合、信号発生装置90は、書き込み電圧として、第1信号線BL1及び第2信号線BL2のあいだに、電流i1A、i1P、i3A及びi3Pのいずれかを流すための電圧を印加する。ここで、電流i3Aは、第3磁気トンネル接合素子MTJ3をAP状態にするための電流である。電流i3Aは、第3の反平行閾値以上、第1の反平行閾値未満の値である。電流i3Pは、第3磁気トンネル接合素子MTJ3をP状態にするための電流である。電流i3Pは、第3の平行閾値以上、第1の平行閾値未満の値である。なお、情報の書き込みを行うに先立ち、第2磁気トンネル接合素子MTJ2及び第4磁気トンネル接合素子MTJ4はP状態、すなわち低抵抗状態になっている。また、電流i1A、i1P、i3A及びi3Pのいずれかを流しても、第2磁気トンネル接合素子MTJ2及び第4磁気トンネル接合素子MTJ4のいずれも磁化の反転は起きず、P状態のまま維持される。図16aは、電流i1Aを流した際の動作を例示している。すなわち、図15に表したトランジスタTrの制御線WLを選択し、第1信号線BL1から第2信号線BL2に電流i1Aを流した際の動作である。第1磁気トンネル接合素子MTJ1及び第3磁気トンネル接合素子MTJ3は、電流i1Aが流れることで、両方ともAP状態になる。第2磁気トンネル接合素子MTJ2及び第4磁気トンネル接合素子MTJ4は電流i1Aが流れてもP状態が維持され、導通領域20として機能する。本実施形態では、AP状態をビットの1、P状態をビットの0とする。また、一例として、2ビットの情報を、第1磁気トンネル接合素子MTJ1、第3磁気トンネル接合素子MTJ3の順に、表すものとする。したがって、図16aに例示した動作では、2ビットにおける11が記憶されることになる。図16bは、図16aに表した状態になった後、電流i3Pを流した際の動作を例示している。すなわち、図15に表したトランジスタTrの制御線WLを選択し、第2信号線BL2から第1信号線BL1に電流i3Pを流した際の動作である。電流i3Pが流れると、第3磁気トンネル接合素子MTJ3のみがP状態になり、他の磁気トンネル接合素子MTJ1、MTJ2及びMTJ4の状態は反転せず、維持される。第2磁気トンネル接合素子MTJ2及び第4磁気トンネル接合素子MTJ4は導通領域20として機能する。したがって、図16bに例示した動作では、2ビットにおける10が記憶されることになる。図16cは、電流i1Pを流した際の動作を例示している。すなわち、図15に表したトランジスタTrの制御線WLを選択し、第2信号線BL2から第1信号線BL1に電流i1Pを流した際の動作である。第1磁気トンネル接合素子MTJ1及び第3磁気トンネル接合素子MTJ3は、電流i1Pが流れることで、両方ともP状態になる。第2磁気トンネル接合素子MTJ2及び第4磁気トンネル接合素子MTJ4は電流i1Pが流れてもP状態が維持され、導通領域20として機能する。したがって、図16cに例示した動作では、2ビットにおける00が記憶されることになる。図16dは、図16cに表した状態になった後、電流i3Aを流した際の動作を例示している。すなわち、図15に表したトランジスタTrの制御線WLを選択し、第1信号線BL1から第2信号線BL2に電流i3Aを流した際の動作である。電流i3Aが流れると、第3磁気トンネル接合素子MTJ3のみがAP状態になり、他の磁気トンネル接合素子MTJ1、MTJ2及びMTJ4の状態は反転せず、維持される。第2磁気トンネル接合素子MTJ2及び第4磁気トンネル接合素子MTJ4は導通領域20として機能する。したがって、図16dに例示した動作では、2ビットにおける01が記憶されることになる。ここで、書き込み動作についてまとめる。00を記憶する場合、電流i1Pを流す。01を記憶する場合、電流i1Pを流したのち、電流i3Aを流す。10を記憶する場合、電流i1Aを流したのち、電流i3Pを流す。11を記憶する場合、電流i1Aを流す。次に、情報の読み出し動作の具体例を説明する。情報の読み出しを行う場合、信号発生装置90は、読み出し電圧として、第1信号線BL1及び第2信号線BL2のあいだに、読み出し電圧を印加する。読み出し電圧は、最も小さい書き込み電圧よりも小さい。記憶装置130では、第1磁気トンネル接合素子MTJ1及び第3磁気トンネル接合素子MTJ3のAP状態及びP状態の組み合わせによって合計の抵抗値が変化する。これにより、第1信号線BL1と、参照電圧refと、の差分が変化して、記憶された情報の判別を行うことができる。ここで、第1磁気トンネル接合素子MTJ1及び第3磁気トンネル接合素子MTJ3のAP状態及びP状態による抵抗値の一例を示す。第1磁気トンネル接合素子MTJ1がAP状態の場合、抵抗値は例えば7キロオームkΩである。また、第3磁気トンネル接合素子MTJ3がAP状態の場合、抵抗値は例えば3kΩである。第1磁気トンネル接合素子MTJ1及び第3磁気トンネル接合素子MTJ3のMR比磁気抵抗変化率を例えば200パーセントとした場合、第1磁気トンネル接合素子MTJ1及び第3磁気トンネル接合素子MTJ3のAP状態及びP状態の組み合わせによる合計の抵抗値は次のようになる。00の場合、合計の抵抗値は、10kΩ寄生抵抗になる。10の場合、合計の抵抗値は、16kΩになる。01の場合、合計の抵抗値は、24kΩになる。11の場合、合計の抵抗値は、30kΩになる。センスアンプ91の出力は、上記の合計の抵抗値に応じて変化する。したがって、センスアンプ91の出力に応じて、記憶した情報を判別することができる。なお、本実施形態では、第1磁気トンネル接合素子MTJ1のAP状態での抵抗値と、第3磁気トンネル接合素子MTJ3のAP状態での抵抗値と、に差が設けられている。このため、10の場合と、01の場合と、で合計の抵抗値に違いが生じ、センスアンプ91の出力によってこれらを判別することが可能になる。このように、半導体記憶装置130は、第1磁気トンネル接合素子MTJ1及び第3磁気トンネル接合素子MTJ3によって多値化に対応することができる。また、書き込み動作及び読み出し動作のいずれにおいても、第2磁気トンネル接合素子MTJ2及び第4磁気トンネル接合素子MTJ4は導通領域20としての役目を果たす。本実施形態では、記憶領域10及び導通領域20を同じ層構造にしているため、トランジスタTrと第2信号線BL2とのあいだに別途導通部ビア等を設ける必要がなく、製造工程を簡素化することができる。以上説明したように、実施形態に係る記憶装置及びその製造方法によれば、磁気トンネル接合素子を用いて多値化に対応した構造を実現するにあたり、層構造及び製造工程の簡素化を達成することができる。なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、第1磁気トンネル接合素子MTJ1及び第3磁気トンネル接合素子MTJ3についてP状態をビット0、AP状態をビット1としたが、反対であってもよい。また、第1磁気トンネル接合素子MTJ1及び第3磁気トンネル接合素子MTJ3についてAP状態での抵抗値は一例であり、これに限定されるものではない。また、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものもや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。