"第1の方向に延在する複数のデータバスが第1のピッチで第2の方向に配列されたメモリセル領域と、前記メモリセル領域の前記第2の方向に延在する辺に沿って配置され、対応する前記複数のデータバスにそれぞれ接続された複数のバッファ回路が設けられたバッファ領域と、を備え、前記バッファ領域上においては、前記第1の方向に延在する前記複数のデータバスが第2のピッチで前記第2の方向に配列され、前記第2のピッチは前記第1のピッチよりも小さいことを特徴とする半導体装置。前記メモリセル領域と前記バッファ領域との間に配置され、前記複数のデータバスのピッチを前記第1のピッチから前記第2のピッチに変換するピッチ変換領域をさらに備えることを特徴とする請求項1に記載の半導体装置。前記複数のバッファ回路は、対応する前記データバスを介して供給されるリードデータをバッファリングするリードバッファ回路と、対応する前記データバスに供給すべきライトデータをバッファリングするライトバッファ回路とをそれぞれ含んでいることを特徴とする請求項1又は2に記載の半導体装置。前記バッファ領域を前記第2の方向に分断するように配置され、内部電圧を生成する内部電圧生成回路を少なくとも含む複数の回路ブロックをさらに備えることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。前記バッファ領域の前記第1の方向における幅と、前記複数の回路ブロックの前記第1の方向における幅とが等しいことを特徴とする請求項4に記載の半導体装置。前記内部電圧が供給される内部電源配線をさらに備え、前記内部電源配線は、前記複数のバッファ回路の上部を通過するよう前記第2の方向に延在することを特徴とする請求項4又は5に記載の半導体装置。前記内部電源配線は、前記複数の回路ブロック上において前記第1の方向にそれぞれ分岐することを特徴とする請求項6に記載の半導体装置。複数の外部端子が前記第2の方向に配列されたパッド領域をさらに備え、前記バッファ領域は前記メモリセル領域と前記パッド領域との間に配置されていることを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。前記バッファ領域は、前記第1の方向に配列された第1及び第2のバッファ回路を含むことを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。前記第1及び第2のバッファ回路は、前記複数のデータバスに含まれる第1及び第2のデータバスにそれぞれ接続され、前記第1のバッファ回路が形成された領域上には、前記第2のデータバスを前記第1の方向に通過させる通過配線領域が設けられており、前記第2のバッファ回路は前記通過配線領域を通過した前記第2のデータバスに接続されている、ことを特徴とする請求項9に記載の半導体装置。前記バッファ領域には、前記第1の方向に延在する第1乃至第3の電源配線が設けられ、前記バッファ回路は、前記第1及び第2の電源配線間に配置された第1の回路部分と、前記第2及び第3の電源配線間に配置された第2の回路部分と、前記第2の電源配線と交差して前記第2の方向に延在し、前記第1の回路部分と前記第2の回路部分とを接続する接続配線とを含むことを特徴とする請求項1乃至10のいずれか一項に記載の半導体装置。前記第1の電源配線と前記第3の電源配線には同電位が供給されることを特徴とする請求項11に記載の半導体装置。しかしながら、バッファ回路の配列ピッチをデータバスの配列ピッチに一致させると、内部電圧生成回路などの他の回路ブロックのレイアウトが大きく制限される。つまり、メモリセル領域には、多数のメモリセルが規則的に配置されるアレイ領域とデコーダなどが配置される非アレイ領域が存在するため、バッファ回路の配列ピッチをデータバスの配列ピッチに一致させると、アレイ領域に隣接する部分は全てバッファ領域として使用されてしまうため、内部電圧生成回路などの回路ブロックは非アレイ領域に隣接して配置するしかなく、当該回路ブロックに割当可能な面積が不足してしまう。これを補うためには、内部電圧生成回路などの回路ブロックの幅を拡大するとともに、形成エリアの形状を変形させる必要があるが、この場合には、バッファ領域と当該回路ブロックとの幅の相違によって無駄な空きスペースが生じ、チップ面積の増大を招くという問題があった。本発明による半導体装置は、第1の方向に延在する複数のデータバスが第1のピッチで第2の方向に配列されたメモリセル領域と、前記メモリセル領域の前記第2の方向に延在する辺に沿って配置され、対応する前記複数のデータバスにそれぞれ接続された複数のバッファ回路が設けられたバッファ領域と、を備え、前記バッファ領域上においては、前記第1の方向に延在する前記複数のデータバスが第2のピッチで前記第2の方向に配列され、前記第2のピッチは前記第1のピッチよりも小さいことを特徴とする。本発明によれば、データバスの配列ピッチをバッファ領域上において縮小していることから、内部電圧生成回路などの回路ブロックに割当可能な面積を十分に確保することが可能となる。これにより、当該回路ブロックの幅拡大や形状の変形が不要となることから、無駄な空きスペースが生じにくく、チップ面積を縮小することが可能となる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施形態による半導体装置10の全体構成を示すブロック図である。本実施形態による半導体装置10はDRAMであり、図1に示すようにメモリセルアレイ11を備えている。メモリセルアレイ11には、互いに交差する複数のワード線WLと複数のビット線BLが設けられており、その交点にメモリセルMCが配置されている。ワード線WLの選択はロウデコーダ12によって行われ、ビット線BLの選択はカラムデコーダ13によって行われる。ビット線BLは、センス回路14内の対応するセンスアンプSAにそれぞれ接続されており、カラムデコーダ13により選択されたビット線BLは、センスアンプSAを介してアンプ回路15に接続される。ロウデコーダ12、カラムデコーダ13、センス回路14及びアンプ回路15の動作は、アクセス制御回路20によって制御される。アクセス制御回路20には、アドレス端子21及びコマンド端子22を介してそれぞれ外部からアドレス信号ADD及びコマンド信号CMDが供給される。アクセス制御回路20は、アドレス信号ADD及びコマンド信号CMDを受け、これらに基づいてロウデコーダ12、カラムデコーダ13、センス回路14及びアンプ回路15を制御する。具体的には、コマンド信号CMDが半導体装置10のアクティブ動作を示している場合には、アドレス信号ADDはロウデコーダ12に供給される。これに応答して、ロウデコーダ12はアドレス信号ADDが示すワード線WLを選択し、これにより対応するメモリセルMCがそれぞれビット線BLに接続される。その後、アクセス制御回路20は、所定のタイミングでセンス回路14を活性化させる。一方、コマンド信号CMDが半導体装置10のリード動作又はライト動作を示している場合には、アドレス信号ADDはカラムデコーダ13に供給される。これに応答して、カラムデコーダ13はアドレス信号ADDが示すビット線BLをアンプ回路15に接続する。これにより、リード動作時においては、センスアンプSAを介してメモリセルアレイ11から読み出されたリードデータDQがアンプ回路15を介してデータ端子23から外部に出力される。また、ライト動作時においては、データ端子23を介して外部から供給されたリードデータDQがアンプ回路15及びセンスアンプSAを介してメモリセルMCに書き込まれる。これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図1に示す電源回路30によって生成される。電源回路30は、電源端子31,32を介してそれぞれ供給される外部電位VDD及び接地電位VSSを受け、これらに基づいて内部電圧VPP,VPERI,VARYなどを生成する。尚、本明細書においてVDD,VPP,VPERI,VARYとは、当該電位のレベルを示すほか、接地電位VSSに対する電位差電圧をも示す。例えば、VDDとは、外部電位VDDの電位レベルそのものを指すほか、接地電位VSSに対する電位差電圧をも示す。VPP,VPERI,VARYについても同様である。本実施形態では、VPP>VDD>VPERI≒VARYである。内部電位VPPは外部電位VDDを昇圧することによって生成され、内部電位VPERI,VARYは外部電位VDDを降圧することによって生成される。内部電圧VPPは、主にロウデコーダ12において用いられる電圧である。ロウデコーダ12は、アドレス信号ADDに基づき選択したワード線WLをVPPレベルに駆動し、これによりメモリセルMCに含まれるセルトランジスタを導通させる。内部電圧VARYは、センス回路14において用いられる電圧である。センス回路14が活性化すると、ビット線対の一方をVARYレベル、他方をVSSレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧VPERIは、アクセス制御回路20などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧VDDよりも電圧の低い内部電圧VPERIを用いることにより、半導体装置10の低消費電力化が図られている。次に、本実施形態による半導体装置10のレイアウトについて説明する。図2は、半導体装置10の主要部のレイアウト図である。図2に示すように、メモリセルアレイ11はメモリセル領域40に配置される。メモリセル領域40はX方向にいくつか分断されており、分断された部分が非アレイ領域40aとして用いられる。非アレイ領域40aには、図1に示したロウデコーダ12の一部やカラムデコーダ13の一部が配置される。メモリセル領域40の上部には、Y方向に延在する複数のデータバスDBがX方向に配列されている。図2に示すパッド領域50は、複数の外部端子がX方向に配列された領域である。したがって、図1に示したアドレス端子21、コマンド端子22、データ端子23及び電源端子31,32は、このパッド領域50に配置される。図2に示す周辺回路領域60は、図1に示したアンプ回路15及び電源回路30が配置された領域である。周辺回路領域60は、メモリセル領域40のX方向に延在する辺40xに沿って、メモリセル領域40とパッド領域50に挟まれるように配置されている。図3は、周辺回路領域60のより詳細なレイアウト図である。図3に示すように、周辺回路領域60にはバッファ領域61及び回路ブロック領域62が含まれている。バッファ領域61と回路ブロック領域62はX方向に交互に配置されている。換言すれば、バッファ領域61がX方向にいくつか分断され、分断された領域が回路ブロック領域62として用いられる。本実施形態においては、バッファ領域61のY方向における幅と、回路ブロック領域62のY方向における幅とが等しく、これにより、周辺回路領域60が全体として整形された形状となっている。バッファ領域61は複数のバッファ回路BCが配置される領域であり、回路ブロック領域は内部電圧生成回路などの回路ブロックが配置される領域である。バッファ領域61に配置される複数のバッファ回路は、それぞれ対応するデータバスDBに接続される。データバスDBはY方向に延在する配線であり、その配列ピッチはメモリセル領域40において相対的に広く、バッファ領域61において相対的に狭くなっている。かかるピッチ変換は、メモリセル領域40とバッファ領域61との間に配置されたピッチ変換領域70において行われる。図3においては、図面の見やすさを考慮してピッチ変換領域70のY方向における幅をある程度広く表記しているが、実際には、データバスDBのX方向における位置をずらすためだけの領域であることから、Y方向における幅は非常に小さくて済む。図4は、ピッチ変換領域70による効果を説明するためのレイアウト図である。図4においては、メモリセル領域40上のデータバスDBの8本分のX方向における幅をW1と表示し、これに対応するバッファ領域61上のX方向における幅をW2と表示している。図4に示すように、データバスDBの配列ピッチはピッチ変換領域70にて変換されているため、幅W1とW2との関係は、W1>W2となる。尚、図4において符号61aで示しているのは、2個分のバッファ回路が配置されるエリアである。このため、符号61aで示すエリアに2本のデータバスDBが割り当てられている。このようなピッチ変換が行われる結果、非アレイ領域40aのX方向における幅をW3とし、回路ブロック領域62のX方向における幅をW4とした場合、W3<W4となる。つまり、バッファ回路の配列ピッチをデータバスDBの配列ピッチに対して縮小した分、回路ブロック領域62のX方向における幅をより広く確保することが可能となる。これにより、図3及び図4に示したとおり、バッファ領域61のY方向における幅と回路ブロック領域62のY方向における幅をほぼ一致させることが可能となり、周辺回路領域60を全体として整形された形状とすることが可能となる。図5は、比較例による周辺回路領域60のレイアウト図である。図5に示す比較例は、メモリセル領域40におけるデータバスDBの延長線上にバッファ回路を配置した場合のレイアウトを示している。つまり、メモリセル領域40上においけるデータバスDBの配列ピッチと、バッファ領域61におけるバッファ回路の配列ピッチとが等しい例である。この場合、バッファ回路1個あたりのX方向における幅は、図3に示す例と比べて広く確保することができるため、バッファ領域61のY方向における幅は狭くなる。また、ピッチ変換領域70も不要であり、その分Y方向におけるスペースが不要となるが、既に説明したとおり、ピッチ変換領域70のY方向における幅は僅かであり、これを削除することによる効果はきわめて軽微である。むしろ、バッファ領域61のX方向における幅が広がった分、回路ブロック領域62のX方向における幅が不足し、その結果、バッファ領域61のY方向における幅と回路ブロック領域62のY方向における幅を一致させることは不可能となる。このため、必要な回路ブロックを回路ブロック領域62に配置するためには、図5に示すように回路ブロック領域62のY方向における幅を拡大する必要が生じる。これにより、周辺回路領域60の形状は不整形となり、無駄な空きスペース63が生じてしまう。このようなスペース63は、チップ面積の増大につながるため好ましくない。これに対し、本実施形態では図3を用いて説明したように、バッファ領域61のY方向における幅と回路ブロック領域62のY方向における幅をほぼ一致させることが可能であるため、無駄な空きスペース63がほとんど生じない。これにより、チップ面積を縮小することが可能となる。図6は、バッファ回路BCの回路図である。図6に示すように、バッファ回路BCは、対応するデータバスDBを介して供給されるリードデータをバッファリングするリードバッファ回路RBと、対応するデータバスDBに供給すべきライトデータをバッファリングするライトバッファ回路WBからなる。リードバッファ回路RBによってバッファリングされたリードデータは、データバスDBaに供給され、データ端子23を介して外部に出力される。また、データ端子23から入力されたライトデータは、データバスDBaを介してライトバッファ回路WBに供給され、ライトバッファ回路WBによってバッファリングされたライトデータがデータバスDBに供給される。リードバッファ回路RBは、内部電圧VPERIとVSSとの間に直列接続されたNチャンネル型のMOSトランジスタ80,81を備えており、これらトランジスタの接続ノードがデータバスDBaに接続されている。トランジスタ80のゲート電極には、データバスDB上のリードデータがリードスイッチ82及びインバータ83,84を介して供給される。また、トランジスタ81のゲート電極には、データバスDB上のリードデータがリードスイッチ82及びインバータ83を介して供給される。リードスイッチ82はNチャンネル型のMOSトランジスタからなり、そのゲート電極にはリードイネーブル信号REが供給される。かかる構成により、リードイネーブル信号REがハイレベルに活性化すると、データバスDB上のリードデータの論理レベルに基づき、トランジスタ80,81のいずれか一方がオンする。具体的には、データバスDB上のリードデータがハイレベルであれば、トランジスタ80がオンするため、データバスDBaにはハイレベルの信号が出力される。逆に、データバスDB上のリードデータがローレベルであれば、トランジスタ81がオンするため、データバスDBaにはローレベルの信号が出力される。このようにしてリードデータのバッファリングが行われる。ライトバッファ回路WBは、内部電圧VPERIとVSSとの間に直列接続されたNチャンネル型のMOSトランジスタ85,86を備えており、これらトランジスタの接続ノードがデータバスDBに接続されている。トランジスタ85のゲート電極には、データバスDBa上のライトデータがライトスイッチ87及びインバータ88,89を介して供給される。また、トランジスタ86のゲート電極には、データバスDBa上のライトデータがライトスイッチ87及びインバータ88を介して供給される。ライトスイッチ87はNチャンネル型のMOSトランジスタからなり、そのゲート電極にはライトイネーブル信号WEが供給される。かかる構成により、ライトイネーブル信号WEがハイレベルに活性化すると、データバスDBa上のライトデータの論理レベルに基づき、トランジスタ85,86のいずれか一方がオンする。具体的には、データバスDBa上のライトデータがハイレベルであれば、トランジスタ85がオンするため、データバスDBにはハイレベルの信号が出力される。逆に、データバスDBa上のライトデータがローレベルであれば、トランジスタ86がオンするため、データバスDBにはローレベルの信号が出力される。このようにしてライトデータのバッファリングが行われる。このように、バッファ回路BCは、リードバッファ回路RB及びライトバッファ回路WBからなる回路であり、1本のデータバスDBごとに1個設けられる。上述の通り、バッファ回路BCは、バッファ領域61にレイアウトされる回路である。図7は、回路ブロック領域62にレイアウトされる回路ブロックの一例を示す回路図である。図7に示す回路ブロックは、内部電圧VPERIを生成する回路であり、外部電位VDDと内部電源配線VLとの間に接続されたPチャンネル型のMOSトランジスタからなるドライバ回路91と、ドライバ回路91を制御するコンパレータ92とを備えている。コンパレータ92の反転入力ノード-は内部電源配線VLに接続され、非反転入力ノードには基準となる内部電圧VPERIが供給される。そして、コンパレータ92の出力はドライバ回路91を構成するトランジスタのゲート電極に供給される。かかる構成により、内部電源配線VLのレベルは内部電圧VPERIに駆動されることになる。図8は、バッファ領域61におけるバッファ回路BCのレイアウトの一例を説明するための模式図である。図8には、8個分のバッファ回路BCのレイアウトが示されている。図8において太線で示すエリアが1個のバッファ回路BCが配置されるエリアであり、したがって、バッファ領域61に4個のバッファ回路BCがY方向に配置された例を示している。各バッファ回路BCのうち、右上がりのハッチングが付されているエリアがリードバッファ回路RBの形成されたエリアであり、左上がりのハッチングが付されているエリアがライトバッファ回路WBの形成されたエリアである。図8に示す例では、メモリセル領域40からY方向に延在するデータバスDBは、ピッチ変換領域70にてそのX方向における配列ピッチがP1からP2に縮小された後、バッファ領域61に接続される。各データバスDBは、対応するバッファ回路BCを構成するリードバッファ回路RB及びライトバッファ回路WBの一方にY方向に延在する配線部分を介して接続され、リードバッファ回路RB及びライトバッファ回路WBの他方にX方向に延在する配線部分を介して接続される。リードバッファ回路RBが形成されるエリア上には2本のデータバスDB又はDBaがY方向に延在し、同様に、ライトバッファ回路WBが形成されるエリア上にも2本のデータバスDB又はDBaがY方向に延在する。バッファ領域61上においてY方向に延在するデータバスDB又はDBaは、それぞれ対応するバッファ回路BCに接続される一方、対応しないバッファ回路BCには接続されない。したがって、Y方向に延在するデータバスDB又はDBaは、対応しないバッファ回路BC上をY方向に通過する必要があり、これを可能とすべく各バッファ回路BCにはデータバスDB又はDBaをY方向に通過させる通過配線領域が設けられている。図9は、図8に示した1個のバッファ回路BCのレイアウトをより詳細に示す平面図である。図9に示す例では、X方向に並べて配置されたリードバッファ回路RB及びライトバッファ回路WBのうち、リードバッファ回路RBが右側に配置され、ライトバッファ回路WBが左側に配置されている。リードバッファ回路RBとライトバッファ回路WBの間には、内部電圧VSSが供給される電源配線がY方向に延在している。また、リードバッファ回路RBの右側には内部電圧VPERIが供給される電源配線がY方向に延在し、ライトバッファ回路WBの左側にも内部電圧VPERIが供給される電源配線がY方向に延在している。これにより、リードバッファ回路RB及びライトバッファ回路WBとも、内部電圧VSSが供給される電源配線と内部電圧VPERIが供給される電源配線との間に配置されることになる。図9において、符号DFで示す要素はトランジスタを構成する拡散層領域であり、符号L0で示す要素はゲート電極、符号L1~L3で示す要素はそれぞれ第1~第3配線層である。このうち、第2配線層L2はY方向に延在する配線に用いられ、第3配線層L3はX方向に延在する配線に用いられる。つまり、Y方向に延在するデータバスDB及びDBaは第2配線層L2が用いられる。また、リードバッファ回路RBとライトバッファ回路WBとを接続する接続配線は第3配線層L3が用いられ、内部電圧VSSが供給される電源配線を交差するように設けられる。このように、図9に示す例では、第3配線層L3を用いてリードバッファ回路RBとライトバッファ回路WBを接続していることから、リードバッファ回路RBとライトバッファ回路WBをX方向に並べて配置しつつ、Y方向に延在するデータバスDB又はDBaのX方向における配列ピッチを縮小することが可能となる。図10は、バッファ領域61におけるバッファ回路BCのレイアウトの他の例を説明するための模式図である。図10において太線で示すエリアが1個のバッファ回路BCが配置されるエリアであり、したがって、本例ではバッファ領域61に8個のバッファ回路BCがY方向に配置されている。各バッファ回路BCのうち、右上がりのハッチングが付されているエリアがリードバッファ回路RBの形成されたエリアであり、左上がりのハッチングが付されているエリアがライトバッファ回路WBの形成されたエリアである。詳細については後述するが、リードバッファ回路RBはX方向に並べて配置された2つのエリアRBa,RBbに分割され、ライトバッファ回路WBもX方向に並べて配置された2つのエリアWBa,WBbに分割されている。図10に示す例においても、メモリセル領域40からY方向に延在するデータバスDBは、ピッチ変換領域70にてそのX方向における配列ピッチがP1からP2に縮小された後、バッファ領域61に接続される。各データバスDBは、対応するバッファ回路BCを構成するリードバッファ回路RB及びライトバッファ回路WBの一方にY方向に延在する配線部分を介して接続され、リードバッファ回路RB及びライトバッファ回路WBの他方にX方向に延在する配線部分を介して接続される。各エリアRBa,RBb,WBa,WBb上には2本のデータバスDB又はDBaがY方向に延在する。図8に示した例と同様、バッファ領域61上においてY方向に延在するデータバスDB又はDBaは、それぞれ対応するバッファ回路BCに接続される一方、対応しないバッファ回路BCには接続されない。したがって、Y方向に延在するデータバスDB又はDBaは、対応しないバッファ回路BC上をY方向に通過する必要があり、これを可能とすべく各バッファ回路BCにはデータバスDB又はDBaをY方向に通過させる通過配線領域が設けられている。図11は、図10に示した1個のバッファ回路BCのレイアウトを拡大して示す平面図である。図11に示す例では、リードバッファ回路RBを構成する2つのエリアRBa,RBbと、ライトバッファ回路WBを構成する2つのエリアWBa,WBbの合計4エリアがX方向にこの順に並べて配置されている。図11に示すY方向に延在する配線は第2配線層L2を用いた配線であり、X方向に延在する配線は第3配線層L3を用いた配線である。つまり、図9に示した例と同様、Y方向に延在するデータバスDB及びDBaは第2配線層L2が用いられ、リードバッファ回路RBとライトバッファ回路WBとを接続する接続配線は第3配線層L3が用いられる。図12は、バッファ回路BCを構成する回路要素と4つのエリアRBa,RBb,WBa,WBbとの関係を説明するための図である。図12に示すように、エリアRBaは、リードバッファ回路RBを構成するリードスイッチ82及びインバータ83が配置されるエリアであり、エリアRBbは、リードバッファ回路RBを構成するトランジスタ80,81及びインバータ84が配置されるエリアである。また、エリアWBaは、ライトバッファ回路WBを構成するトランジスタ85,86及びインバータ89が配置されるエリアであり、エリアWBbは、ライトバッファ回路WBを構成するライトスイッチ87及びインバータ88が配置されるエリアである。このように、本例では、バッファ回路BCを4つのエリアに分けて配置していることから、各バッファ回路BCはX方向における幅が長く、Y方向における幅の短いレイアウトとなる。本例では、1つのバッファ回路BC上に8本のデータバスDB又はDBaがY方向に通過することになるが、上述の通り、各バッファ回路BCはX方向における幅が長いレイアウトを有していることから、データバスDB又はDBaをY方向に通過させる通過配線領域を十分に確保することが可能となる。例えば、図11に示す領域Aが通過配線領域となる。図13は本実施形態による効果を説明するための模式図であり、aは従来のレイアウトを示し、bは本実施形態によるレイアウトを示している。図13aに示すように、従来のレイアウトではメモリセル領域40のX方向における辺に沿ってバッファ回路BCが隙間なく配置されるため、他の回路ブロックを配置することができない。これに対し、図13bに示すように、本実施形態によるレイアウトでは複数例えば4個のバッファ回路BCがY方向に並べて配置されていることから、回路ブロック領域62を介在させることが可能となる。これにより、バッファ領域61のY方向における幅はやや大きくなるが、バッファ領域61と回路ブロック領域62のY方向における幅をほぼ一致させることにより、周辺回路領域60全体としての形状を整形することができ、チップ面積の縮小に寄与する。図14は本実施形態による他の効果を説明するための模式図であり、aは従来のレイアウトを示し、bは本実施形態によるレイアウトを示している。図14aに示すように、従来のレイアウトではメモリセル領域40のX方向における辺に沿ってバッファ回路BCが隙間なく配置されるため、バッファ回路BC上をX方向に通過する内部電源配線VL1~VL4のうち、メモリセル領域40に最も近い内部電源配線VL1については分岐配線VL1yを任意の箇所でY方向に分岐させることができる一方で、他の内部電源配線VL2~VL4については分岐配線VL2y~VL4yを任意の箇所でY方向に分岐させることはできない。これは、バッファ回路BCが配置された領域には他の内部電源配線やデータバスDBがY方向に延在して配線されており、分岐配線VL2y~VL4yをY方向に形成する余地がないからである。したがって、分岐配線VL2y~VL4yの分岐は、非アレイ領域40aにおいてのみ可能となる。このことは、内部電源配線VL2~VL4のレイアウトが制限される結果、内部電源配線VL2~VL4が高抵抗化することを意味する。その様子は、拡大図である図15においてより詳細に示されており、符号Bで示す箇所において分岐配線VL2y~VL4yを接続することはできない。これに対し、図14bに示すように、本実施形態によるレイアウトでは、非アレイ領域40aに対応する部分以外にも回路ブロック領域62を分散配置することができるため、分岐配線VL1y~VL4yを高密度に配置することが可能となる。これにより、内部電源配線VL1~VL4低抵抗化することが可能となる。その様子は、拡大図である図16においてより詳細に示されており、符号Cで示す箇所において分岐配線VL2y~VL4yを接続することが可能となる。図17は本実施形態によるさらに他の効果を説明するための模式図であり、aは従来のレイアウトを示し、bは本実施形態によるレイアウトを示している。図17aに示すように、従来のレイアウトでは回路ブロック領域62と非アレイ領域40aのX方向における位置が一致していることから、回路ブロック領域62にて生成された内部電圧をメモリセルアレイ11に供給するためには、電源回路PWから例えばルートR1を経由する必要があり、電源配線が高抵抗化するという問題がある。これに対し、本実施形態によるレイアウトでは、図17bに示すように任意の位置に回路ブロック領域62を配置することができるため、電源回路PWから例えばルートR2を経由して最短距離で内部電圧を供給することが可能となる。これにより電源配線が低抵抗化することから、安定した内部電圧の供給が可能となる。しかも、電源回路PWを分散して多数配置することができるため、電源回路PWを構成するトランジスタなどの素子サイズを縮小することも可能となる。図18は本実施形態によるさらに他の効果を説明するための模式図であり、aは従来のレイアウトを示し、bは本実施形態によるレイアウトを示している。図18aに示すように、従来のレイアウトでは、メモリセルアレイ11のエリア11a,11bを制御するための制御信号を回路ブロック領域62内の制御回路CTにて生成すると、エリア11aを制御するための信号パスとエリア11bを制御するための信号パスの長さが必然的に相違してしまう。このため、エリア11aに対する制御タイミングとエリア11bに対する制御タイミングとが相違し、制御マージンが減少する。これに対し、本実施形態によるレイアウトでは、図18bに示すように、エリア11aを制御するための信号パスとエリア11bを制御するための信号パスの長さが一致するよう、制御回路CTの位置を選択することができる。このため、エリア11aに対する制御タイミングとエリア11bに対する制御タイミングとを一致させることができ、制御マージンが拡大する。さらに、図19に示すように、本実施形態ではエリア11aを制御するための制御回路CTとエリア11bを制御するための制御回路CTに分けることも可能であり、この場合には、エリア11aとエリア11bとで異なる制御を行うことが可能となる。異なる制御の一例としては、エリア11aを活性化しつつエリア11bに対する電源供給を停止することで消費電流を削減したり、エリア11aに対する制御タイミングとエリア11bに対する制御タイミングとを任意にずらしたりすることが考えられる。図20は本実施形態によるさらに他の効果を説明するための模式図であり、aは従来のレイアウトを示し、bは本実施形態によるレイアウトを示している。図20aに示すように、従来のレイアウトでは、制御信号のバッファリングを回路ブロック領域62内のバッファBにて行う場合、バッファBの数が大きく制限される。これに対し、本実施形態によるレイアウトでは、図20bに示すように、多数のバッファBを分散配置することができるため、伝送スピードを高速化することが可能であるとともに、設計により伝送スピードを細かく調整することが可能となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。"