"ビット線と、電圧供給層と、前記ビット線と前記電圧供給層との間に接続され、印加電圧に応じて抵抗値が変化する記憶素子と、前記ビット線に第1電流を流し、その後、前記第1電流より小さい第2電流を前記ビット線に流し、前記記憶素子を高抵抗状態から低抵抗状態に遷移させる低抵抗化を前記第2電流で制御する駆動制御回路と、を有する抵抗変化型メモリデバイス。前記駆動制御回路は、前記ビット線に接続されて前記第1電流を流す初期電流駆動部と、前記ビット線に対し前記初期電流駆動部と並列に接続されて前記第2電流を制御する素子電流制御部と、を含み、前記初期電流駆動部と前記素子電流制御部を制御し、前記ビット線に流す電流を前記第1電流から前記第2電流に切り替える請求項1に記載の抵抗変化型メモリデバイス。前記初期電流駆動部は、基準電圧の供給線と前記ビット線との間に接続される第1トランジスタを有し、前記素子電流制御部は、前記基準電圧の供給線と前記ビット線との間に接続される第2トランジスタを有する、請求項2に記載の抵抗変化型メモリデバイス。前記第1トランジスタの駆動能力が、前記第2トランジスタの駆動能力より大きい請求項3に記載の抵抗変化型メモリデバイス。前記第1トランジスタは、前記第2トランジスタに入力されて前記素子電流を制御するときの制御パルスの波高値より大きな波高値の電圧で駆動される請求項3に記載の抵抗変化型メモリデバイス。前記駆動制御回路は、前記電圧供給線と同じ電位に前記ビット線を初期設定する第3トランジスタと、前記第3トランジスタと反転駆動されて、前記第1および第2トランジスタを、前記初期設定の間は前記ビット線から切り離し、前記初期設定後に前記ビット線に接続する第4トランジスタと、前記第1,第2,第3および第4トランジスタの導通と非導通を制御する制御回路と、を含む請求項3ないし5の何れか一項に記載の抵抗変化型メモリデバイス。前記第1および第2トランジスタは、基準電圧の供給線と前記第4トランジスタとの間に並列に接続されたN型のトランジスタであり、前記ビット線の初期設定の電圧が、前記基準電圧より高い正電圧であり、前記第3トランジスタがP型のトランジスタであり、前記第4トランジスタが、前記第3トランジスタと同一の信号で制御されるN型のトランジスタである請求項6に記載の抵抗変化型メモリデバイス。前記第1および第2トランジスタは、基準電圧より高い正電圧の供給線と前記第4トランジスタとの間に並列に接続されたP型のトランジスタであり、前記ビット線の初期設定の電圧が、前記基準電圧であり、前記第3トランジスタがN型のトランジスタであり、前記第4トランジスタが、前記第3トランジスタと同一の信号で制御されるP型のトランジスタである請求項6に記載の抵抗変化型メモリデバイス。前記駆動制御回路は、前記ビット線に接続されて前記第1電流または前記第2電流を流す電流制御トランジスタと、前記電流制御トランジスタの制御ノードの電位を制御して、前記電流制御トランジスタが流す電流を、前記第1電流から前記第2電流に切り替える制御回路と、を有する請求項1に記載の抵抗変化型メモリデバイス。ビット線と、電圧供給層との間に接続され、印加電圧に応じて抵抗値が変化する記憶素子を高抵抗状態から低抵抗状態に遷移させる低抵抗化に際し、前記ビット線に第1電流を流し、前記第1電流より小さい第2電流を前記ビット線に流して、前記記憶素子の低抵抗化を制御する抵抗変化型メモリデバイスの動作方法。上記特許文献1に記載された電流制御を行う方式では、例えば、電流制御トランジスタNMOSトランジスタのドレインがビット線に接続され、そのゲート電圧が制御回路によって制御される。この制御では、記憶素子の低抵抗化状態への反転以後、制御回路が電流制御トランジスタを制御し、これによって、アクセストランジスタを飽和領域で動作させ、かつ素子電流が一定となるようにビット線電位が制御される。このため、記憶素子の抵抗値が変化しても、あるいは記憶素子のばらつきが存在しても、セット電流反転以後の素子電流が一定となり、過剰電流が流れないため素子特性の低下が有効に防止または抑止される。しかしながら、上記非特許文献1のように加工性容易性を重視した2線式のメモリは、プレートの電流制御は不可能であるため、ビット線に対し上記電流制御方式の適用が必須となる。また、プレートに代えてメモリセル列ごとに分離されたソース線を有する3線式においても、何らかの理由でビット線に対して電流制御方式を適用する場合がある。この電流制御方式によって、抵抗変化後の抵抗分布のばらつきを抑制することができる。また、この方式は、ワード線制御方式に比べて駆動能力が低くても済むため制御回路の専有面積が小さく、このため低コストという利点がある。より詳細には、記憶素子の低抵抗化動作においては、プレートまたはソース線を一定の電位に固定した状態で、ビット線の電位を当該一定の電位から変化させて、記憶素子に素子電流を流すべく電圧印加を行う。しかしながら、ビット線の電流は記憶素子への過剰な電流印加を防止するため規制されるため、急激なビット線電位変化ができない。そのため、ビット線の配線容量がワード線に比べて小さいことにより本来、高速にできるはずの動作速度を、十分高くできない。本開示技術は、ビット線の電位を変化させて低抵抗化動作を開始し、ビット線の電流制御を行う抵抗変化型メモリデバイスと、その動作方法において、さらに高速性を向上させる技術を開示するものである。本開示技術に関わる抵抗変化型メモリデバイスは、ビット線と、電圧供給層と、記憶素子と、駆動制御回路とを有する。前記記憶素子は、前記ビット線と前記電圧供給層との間に接続され、印加電圧に応じて抵抗値が変化する。前記駆動制御回路は、前記ビット線に第1電流を流し、その後、前記第1電流より小さい第2電流を前記ビット線に流し、前記記憶素子を高抵抗状態から低抵抗状態に遷移させる低抵抗化を前記第2電流で制御する。本開示技術に関わる抵抗変化型メモリデバイスの動作方法は、ビット線と、電圧供給層との間に接続され、印加電圧に応じて抵抗値が変化する記憶素子を高抵抗状態から低抵抗状態に遷移させる低抵抗化に際し、前記ビット線に第1電流を流し、前記第1電流より小さい第2電流を前記ビット線に流して、前記記憶素子の低抵抗化を制御する。上記構成によれば、低抵抗化動作の初期ではビット線を、より大きな第1電流で駆動する。このまま第1電流を流し続けると、上記した記憶素子への過剰な電流印加となる。このため、本技術では、ビット線に流す電流を第1電流から、より小さな第2電流に切り替える。そして、記憶素子に流れる素子電流の制御を、ビット線に流す第2電流によって行う。したがって、例えば、記憶素子にばらつきがあっても所望の電流が流れるようにビット線の電位が制御される。本開示技術が非適用な場合は、電流の切り替えを行うことなくビット線の電流制御を行うため、ある程度抑制された電流値となり、ビット線の電位変化に時間がかかる。これに対し、本技術では、動作初期に第1電流により急速なビット線電位変化を達成し、より小さい第2電流で最終的な電流制御を行う。記憶素子への電流ストレスは、例えば、第1電流と第2電流の各電流値と、それらを流す時間に依存する。しかしながら、電流制御は素子ばらつきを吸収して所望の抵抗値を得るために行うものであり、この目的は最終的な第2電流の制御で十分に達成できる。本技術では、この高い制御性は維持されることに加え、動作初期でビット線電位変化を急速に行うため、トータルな電流印加時間が短縮される。本開示技術によれば、ビット線の電位を変化させて低抵抗化動作を開始し、ビット線の電流制御を行う抵抗変化型メモリデバイスと、その動作方法において、さらに高速性が向上する。本開示技術の実施形態を、導電性イオンの移動により抵抗変化するメモリデバイスを例として、図面を参照して説明する。以下、次の順で説明を行う。1.第1の実施の形態:低抵抗化動作において、その開始を、ビット線電位を下げて、ビット線から電流を抜いて行う例。低抵抗化動作の開始時にビット線に流す電流を、並列な2つのトランジスタで第1電流から第2電流に切り替える構成を開示する。2.第2の実施の形態:第1と同じようにビット線電流を引き抜く場合に、1つのトランジスタで電流の切り替えを行う例。3.第3の実施の形態:低抵抗化動作において、その開始を、ビット線電位を上げて、ビット線へ電流を供給することで行う例。4.第4の実施の形態:アクセストランジスタをP型とする例。<1.第1の実施の形態>[メモリセル構成]図2Aと図2Bに、本実施形態に共通なメモリセルの等価回路図を示す。なお、図2Aは書き込み電流、図2Bは消去電流について、その向きを示すが、メモリセル構成自体は両図で共通する。図1に図解するメモリセルMCは、記憶素子としての1つの可変抵抗素子Reと、1つのアクセストランジスタATとを有する。可変抵抗素子Reの一端がプレートPLに接続され、他端がアクセストランジスタATのソースに接続され、アクセストランジスタATのドレインがビット線BLに、ゲートがワード線WLに、それぞれ接続されている。ここで、プレートPLは電圧供給層の一例である。ここでプレートPLは、メモリセルアレイに共通の1つの板状の導電層でもよい。あるいは、プレートPLは、2次元的メモリセルアレイのセル配置における行および列方向に配置し、メモリアレイを構成する複数のメモリセルを共通に接続する格子状の配線であってもよい。なお、電圧供給層が配線の場合もあり得る。この場合の配線は、メモリセルアレイのセル配置における一つの行または列を構成する複数のメモリセルに共通に接続される配線をいう。本実施形態では、このようにメモリセルがビット線BLと、ワード線WLとの2つの線に接続された2線方式でより好適である。ここでワード線WLは、アクセストランジスタATを制御するが、制御対象はトランジスタに限らずメモリセルを選択する手段であれば他の素子でもよい。図3に、隣接する2つのメモリセルMCに対応する部分のデバイス構造を示す。図3は模式断面図であり、斜線を付していない。また、特に言及しない図3の空白部分は絶縁膜で充填され、あるいは他の構成部分の一部を構成する。図3に図解されているメモリセルMCにおいて、そのアクセストランジスタATが半導体基板100に形成されている。より詳細には、アクセストランジスタATAT1またはAT2のソースSとドレインDとなる2つの不純物領域が半導体基板100に形成され、その間の基板領域上にゲート絶縁膜を介在させてポリシリコン等からなるゲート電極が形成されている。ここでは、ゲート電極が行方向図3の紙面に垂直な方向に配線されたワード線WL1,WL2を構成し、ワード線WL1,WL2の間にドレインDとなる不純物領域が配置されている。また、各ワード線のドレインDと反対の側にソースSとなる不純物領域が配置されている。ドレインDはビット線コンタクトを介して、第1配線層1Mにより形成されたビット線BLに接続されている。なお、図3に現れていないが、ビット線BLは、実際には、列方向図3の横方向に長く配線される。ソースS上に、プラグ105Pとランディングパッド105配線層から形成が繰り返し積み上げられることでプレートコンタクトが形成されている。プレートコンタクトの上に、可変抵抗素子Reが形成されている。可変抵抗素子Reを多層配線構造の何層目に形成するかは任意であるが、ここではおおよそ4~5層目に可変抵抗素子Reが形成されている。可変抵抗素子Reは、例えば、下部電極101と、プレートPLとなる上部電極との間に、絶縁体膜102と導体膜103を持つ膜構成積層体になっている。絶縁体膜102の材料としては、例えば、SiN,SiO2,Gd2O3等が挙げられる。導体膜103の材料としては、例えば、Cu,Ag,Zr、Alから選ばれる1つ以上の金属元素を含有する金属膜、合金膜例えばCuTe合金膜、金属化合物膜等が挙げられる。なお、イオン化しやすい性質を有するならば、Cu,Ag,Zr,Al以外の金属元素を用いてもよい。また、Cu,Ag,Zr,Alの少なくとも一つと組み合わされる元素は、S,Se,Teのうちの少なくとも一つの元素であることが望ましい。導体膜103は、導電性イオンの供給層として形成されている。図3には、1つのプレートPLに接続された2つの可変抵抗素子Reを図示している。ここで、図示した2つの可変抵抗素子Reの記憶層絶縁体膜102、イオン供給層導体膜103、および、プレートPLは、それぞれが同じ層で形成されている。なお、本実施形態においてプレートPLは、ビット線BLより上層の導電層で形成されている。ここでは、ビット線BLが第1層目の配線層1Mで形成され、プレートPLが4~5層目の配線層導電層で形成されている。ただし、ビット線BLとプレートPLが利用する配線層の上限関係は逆でもよいし、それぞれが何層目であるかも任意である。図4は、可変抵抗素子Reの拡大図に、電流の向きおよび印加電圧値の例を添えて示す図である。図4は、一例として、窒化膜SiN膜104の開口部で下部電極101との接触面積が規制された絶縁体膜102がSiO2から形成され、導体膜103がCuTe合金ベースの合金化合物Cu-Tebasedから形成されている場合を示している。図4Aでは、絶縁体膜102側を負極側、導体膜103側を正極側とする電圧を下部電極101と上部電極プレートPLとに印加する。例えば、ビット線BLを0Vで接地し、プレートPLに、例えば3Vを印加する。すると、導体膜103に含まれるCu,Ag,Zr,Alが、イオン化して負極側に引き寄せられる性質を持つようになる。これら金属の導電性イオンが絶縁体膜102に注入される。そのため、絶縁体膜102の絶縁性が低下し、その低下とともに導電性を持つようになる。その結果、図4Aに示す向きの書き込み電流Iwが流れる。この動作を書き込み動作またはセット動作という。これとは逆に図4Bでは、絶縁体膜102側を正極側、導体膜103側を負極側とする電圧を下部電極101と上部電極プレートPLとに印加する。例えば、プレートPLを0Vで接地し、ビット線BLに、例えば1.7Vを印加する。すると、絶縁体膜102に注入されていた導電性イオンが導体膜103に戻され、書き込み前の抵抗値が高い状態にリセットされる。この動作を消去動作またはリセット動作という。リセットでは、図4Bに示す向きの消去電流Ieが流れる。なお、セットは導電性イオンを絶縁体膜に十分注入することを言い、リセットは導電性イオンを絶縁体膜から十分に引き抜くことをいう。これに対し、どの状態セットまたはリセットをデータの書き込み状態とし、消去状態とするかは、任意に定義される。また、別の定義では、可変抵抗素子Reを高抵抗状態HRSから低抵抗状態LRSに遷移させることをセット、その逆をリセットと呼ぶ。以下の説明では、絶縁体膜102の絶縁性が低下して可変抵抗素子Re全体の抵抗値が十分なレベルまで下がった場合低抵抗状態LRSへの遷移をデータの書き込みセットに対応させる。逆に、絶縁体膜102の絶縁性が本来の初期状態に戻され可変抵抗素子Re全体の抵抗値が十分なレベルまで上がった場合高抵抗状態HRSにへの復帰をデータの消去リセットに対応させる。ここで、図2に示す可変抵抗素子Reの回路シンボルの矢印は、通常、セット時ここでは書き込み時の電流と同じ向きとなっている。上述したセットとリセットを繰り返すことにより、可変抵抗素子Reの抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させる2値メモリが実現される。しかも、可変抵抗素子Reは、電圧の印加を止めてもデータは保持されるため不揮発性メモリとして機能する。但し、2値メモリ以外の3値以上の多値メモリに本開示技術を適用しても構わない。なお、セット時に実際には、絶縁体膜102中の金属イオンの量によって、絶縁体膜102の抵抗値が変化していることから、絶縁体膜102を、データが記憶され保持される記憶層とみなすことができる。この可変抵抗素子Reを用いてメモリセルを構成し、メモリセルを多数設けることにより、抵抗変化型メモリのメモリセルアレイを構成することができる。抵抗変化型メモリは、このメモリセルアレイと、その駆動制御回路周辺回路とを有して構成される。[カラム回路構成と動作]次に、カラム回路構成と動作を、図5と図6を用いて説明する。図5に、メモリセルアレイの列カラム方向の回路構成カラム回路構成を示す。図5において、列方向に隣接する2つのメモリセルMC1,MC2を示す。メモリセルMC1,MC2の各々は、図2と同様に、プレートPLに接続された可変抵抗素子Reと、可変抵抗素子Reとビット線BLとの間に接続されたアクセストランジスタATとを有する。メモリセルMC1は、そのワード線WLにワード線駆動パルス同一符号のWLで示すが印加されて選択される。一方、メモリセルMC2のワード線は非選択ワード線UnselWLであり、この場合、接地されている。なお、ビット線BLとプレートPL間に、この他にも多数のメモリセルが接続される。図5では、他のメモリセルは図示を省略しているが、この場合、図示を省略したメモリセルは、メモリセルMC2と同様に、ワード線が接地された非選択状態である。同様な構成の複数のメモリカラム構成が、図5に示す構成を基本単位として行方向に繰り返し配置されて、メモリセルアレイが構成されている。本カラム回路構成は、電圧ドライバ51電圧駆動部と、ビット線の素子電流制御部52と、初期電流駆動部53を有するセットドライバ5駆動制御回路を、複数の共通線対で共有する構造を開示する。そのために、共有された共通線対の何れか1対を選択して、駆動制御回路に接続させる構成が必要となる。より詳細には、ビット線BLの選択トランジスタ61をメモリカラムごとに設けている。この選択トランジスタ61は、同じ駆動制御回路を共有するメモリカラム数だけ設けられている。図5では、選択トランジスタ61を4つ示している。図5に示す選択トランジスタ61は、NMOS構成であるため、そのゲートに正のカラム選択パルスYSWが印加される。一方、非選択の他の選択トランジスタ61は、各ゲートが接地されている。選択トランジスタ61によってビット線BLと接続される共通配線は共通ビット線CBLと呼ばれる。セットドライバ5駆動制御回路は、共通ビット線CBLに接続された回路または素子として、電圧ドライバ51電圧駆動部と、素子電流制御部52と、リセット部53と、初期電流駆動部55を有する。なお、リセット部53のリセットは、前述した消去あるいは高抵抗化動作ではなく、単に、非動作状態いわゆるスタンバイの意味である。以後、リセットという言葉は、スタンバイの意味で用いることがある。電圧ドライバ51は、2つのPMOSトランジスタP1,P2と、2つのNMOSトランジスタN1,N2を有する。PMOSトランジスタP2とNMOSトランジスタN1の共通ドレインが共通ビット線CBLに接続されている。PMOSトランジスタP2のソースと、正のセット電圧Vsetの供給線との間に、PMOSトランジスタP1が接続されている。NMOSトランジスタN1のソースと接地電位の供給線との間に、NMOSトランジスタN2が接続されている。NMOSトランジスタN1のゲートにセットイネーブル信号SetEnが印加され、PMOSトランジスタP2のゲートにセットイネーブルの反転信号/SetEnが印加される。PMOSトランジスタP1とNMOSトランジスタN2の各ゲートに、セットパルスイネーブル信号SetPlsEnが印加される。素子電流制御部52は、共通ビット線CBLと基準電圧例えば接地電位の供給線との間に、2つのNMOSトランジスタN1,N2を介して直列接続された単一のNMOSトランジスタN3を有する。NMOSトランジスタN3のゲートに電流制御のためのセットゲート電圧Vgsetが供給される。本実施形態において特徴的な構成は、この素子電流制御部52を構成するNMOSトランジスタN3と並列に、初期電流駆動部55を構成するNMOSトランジスタN4を設けたことである。NMOSトランジスタN4は、ビット線駆動信号BLDRVで駆動される。ここで、NMOSトランジスタN3が第2トランジスタTRの例に該当し、NMOSトランジスタN4が第1トランジスタTRの例に該当する。この2つのトランジスタを切り替えることによるビット電流の制御性の確保と高速動作への寄与については、後述の動作の中で述べる。リセット部53は、ソースがセット電圧Vsetの供給線に接続され、ドレインが共通ビット線CBLに接続されたPMOSトランジスタP5を有する。PMOSトランジスタP5のゲートは、リセット信号BLRESにより制御される。図6を用いて上記図5の動作を説明する前に、セット動作の基本を、図7を用いて説明する。セット動作低抵抗化動作は、ビット線BLとプレートPLに正のセット電圧Vsetを印加した状態から、ビット線BLの電位BL電位を下げることで開始する。この時、ワード線WLに電源電圧Vddが印加されている。このため、図7Aに示す矢印の向きに素子電流ここでは書き込み電流Iwが流れる。なお、以下、書き込み電流IwをセットSet電流とも言う。図7Bは、ワード線に電源電圧が印加されてチャネルが開いた状態のアクセストランジスタATのドレイン電圧-ドレイン電流特性飽和特性に、可変抵抗素子Reによる負荷直性を重ねた図である。図7Aに示すように、可変抵抗素子ReとアクセストランジスタATの間のノードを記憶ノードSNとする。図7Bの横軸は、接地状態のビット線電位を基準とするSN電圧アクセストランジスタATのドレイン電圧を表す。また、図7Bの縦軸は、Set電流アクセストランジスタATのドレイン電流を表す。セット動作の前では、ワード線WLの印加電圧は、例えば電源電圧Vddであるため、記憶ノードSNとビット線BLは短絡され、SN電位とビット線BLの電位以下、BL電位とはほぼ同電位になっている。また、このときビット線BLがセット電圧Vsetで保持されているため、可変抵抗素子Reに非常に小さい電圧しか印加されず、可変抵抗素子Reは、ほぼストレスフリーの状態である。また、アクセストランジスタATは、そのソースとドレイン間の電圧も非常に小さく、非飽和領域で動作するか、電流を流していない。この状態でセット動作が開始され、ビット線BLの電位が基準電位、例えばGNDに落とされる。セット開始時は、可変抵抗素子Reが高抵抗状態HRSであるため、負荷直性の傾きが小さい。このセット動作の開始からしばらくの間は、動作点の電圧第1の記憶ノード電圧Vsn1は非常に小さい。したがって、可変抵抗素子Reは、Vset-Vsn1の大きな電圧が印加されて電圧ストレスに晒される。ここでBL電位はVset-Iset×Rcellであり、セル抵抗Rcellが非常に大きいため、BL電位は基準電圧VssここではGND=0Vに近い値をとる。よって、可変抵抗素子Reの印加電圧は、セット電圧Vsetに近い大きな電圧である。この大きなストレスがある程度の時間かかると、可変抵抗素子Reが高抵抗状態HRSから低抵抗状態LRSに遷移するLRS反転。LRS反転が起こると、負荷直線の傾きが急激に大きくなり、動作点が飽和領域に入る。動作点の電圧は、小さい第1の記憶ノード電圧Vsn1から、第2の記憶ノード電圧Vsn2に遷移する。LRS反転後は、SN電位が、Set電流Iset反転後の素子電流とLRS時の素子抵抗値RLRSの積で決まる電圧Vsn2=Iset×RLRSとなり、電圧Vset-Vsn2が可変抵抗素子Reに印加された状態となる。ビット線の電流駆動方式では、図7Aに示すように、セットゲート電圧Vgsetが印加されたNMOSトランジスタN3素子電流制御部52が、実効的に、ビット線BLと接地電位との間に介在する図5参照。いま仮に、このNMOSトランジスタN3がない場合を想定すると、ビット線BLは接地電位に、直接接続されて電位固定された状態となる。この場合に、記憶素子可変抵抗素子Reの特性ばらつきがあると、動作点も変動し、その結果、Set電流値もばらついてしまう。これに対し、ビット線の電流駆動方式では、NMOSトランジスタN3が、ビット線に流す電流つまり、書き込み電流IWまたはSet電流を一定とするように、そのドレイン電位ビット線電位を変動させる。このため、素子特性のばらつきがあっても、飽和領域でSet電流が一定となる。LRS反転後は、ビット線BLの電位を元のセット電圧Vsetに戻して、当該セット動作が終了する。以上のセット動作において、電流切り替えでBL電位を下げる例を、図6に示すタイミングチャートを用いて回路動作の面から説明する。なお、この動作説明では図5で用いた回路素子の参照符号を適宜引用する。図6に示す時間t0まではスタンバイ状態であり、このとき図6A~図6E1に示すように、図5で用いられた各種のパルス信号が、それぞれハイHまたはローLの決められた値をとる。具体的には、WL=LでアクセストランジスタATがオフ、YSW=Lで選択トランジスタ61がオフし、ビット線BLは共通ビット線CBLから切り離されている。/BLRES=Lであり、共通ビット線CBLは、オン状態のPMOSトランジスタP5よってセット電圧Vsetに接続されているさらにSetEn=Lであるため、電圧ドライバ51による電圧駆動は非活性となっている。さらに、ビット線駆動信号BLDRVは活性レベルのLであるが、SetEn=LなのでNMOSトランジスタN1がオフし、そのため、初期電流駆動部55を構成するNMOSトランジスタN4は動作しない。このとき図6Fに示すセットゲート電圧Vgsetは、図5では示していない制御回路によってある電圧に設定されている。ただし、SetEn=LなのでNMOSトランジスタN4がオフし、NMOSトランジスタN3によるビット線電流制御は働かない無効である。図6Gおよび図6Hのように、スタンバイ時には、ビット線BLおよび共通ビット線CBL等がSetEn=Lなのでセット電圧Vsetをとり、素子電流は流れていない。時間t0で、図6A~図6Dに示す各種信号が反転する。これによりスタンバイ状態が解除され、カラムスイッチが導通してビット線BLが共通ビット線CBLと接続される。アクセストランジスタATが導通可能となる。また、電圧ドライバ51において、NMOSトランジスタN1とPMOSトランジスタP2がオン可能となる。但し、図6Eに示すようにSetPlsEn=Lが維持されているため、電圧ドライバ51によるプレートの電圧駆動はまだ行われない。さらに、素子電流制御部52においては、NMOSトランジスタN3によりビット線電流制御が可能な有効valid期間になる。以上のように、時間t0における信号反転によって、セット動作の事前準備が整う。セット動作低抵抗化動作は、時間t0に続く時間t1で開始される。このときビット線BLと共通ビット線CBLが接地電位へと電位降下を始め、セット動作が開始される。本実施形態で特徴的なことは、セット動作の開始を、より大きな駆動力をもち大きな第1電流I1を流すNMOSトランジスタN4で駆動し、途中で第1電流I1を、より小さい第2電流I2に切り替えることである。具体的には、時間t1でセットパルスイネーブル信号SetPlsEnが立ち上がると、NMOSトランジスタN1,N2の両方がオンする状態となるため、NMOSトランジスタN4初期電流駆動部55もオンする。それにより、図6に示すように急速に共通ビット線CBLおよびビット線BLの電位が低下する。十分に電位が低下する時間t3にて、流す電流をI1からI2に切り替えるべく、オンするトランジスタがNMOSトランジスタN4からNMOSトランジスタN3に切り替わる。この切り替えは、ビット線駆動信号BLDRVが立ち下がることで行われる。この2段階の電流駆動によって、セット動作の高速化が、以下のように図れる。図6Gには破線により、2段階の電流駆動を行わない、つまり初期電流駆動部55を設けない場合を示す。その場合、電流制御のためにゲートバイアスされて電流を急速に流せないNMOSトランジスタN3のみの駆動となるため、ゆるやかな電位低下しか得られない。これに対し、本実施形態では、2段階のI1→I2の切り替えによって急速な電位低下が得られ、その分、LRS遷移も早まり、結果、セット動作時間の短縮化が図られている。このようなセット動作が開始され手も、図7の負荷曲線で示した通り、メモリセルは高抵抗状態HRSであるためセットドライバ5は線形領域で動作し、BL電位はVset-Iset×RHRS≒VssGNDである。よって、可変抵抗素子ReがVsetに近い大きな電圧ストレスに晒され、しばらくしてLRS反転する。このことは、図7を用いて既に説明した通りである。図6Gにおいて、時間t1からt3までの期間は、LRS反転を起こすまでのストレス印加時間実行的な書き込み時間を表している。このように抵抗変化型メモリ素子、例えば図4の構成のメモリ素子では、ある程度大きな電圧の印加によって金属イオンの移動が起き始め、抵抗状態の遷移が生じる。時間t3でLRS反転が起きると、素子電流制御部52が有するNMOSトランジスタN3のビット線電流制御によって、ビット線電流、すなわち素子電流Set電流が一定となるようにBL電位が制御される。この制御後のBL電位は、図6Gに示すように、接地電位GNDより大きく、セット電圧Vsetより小さい値をとる。この値は、可変抵抗素子Reに特性ばらつきがあってもSet電流Isetが一定となるように、メモリセルごとに適応的に変化する。また、NMOSトランジスタN3に与えるセットゲート電圧VgsetでSet電流Isetを所望の値に制御できる。ここで、可変抵抗素子Reには、図6Gに示すように、Iset×RLRSの電圧が印加される。このとき図4に示すように、Set電流Isetの値によってLRSの抵抗値RLRSを制御できる。この制御は、本開示技術においてはビット線電流制御であり、図5に示すNMOSトランジスタN3に与えられるセットゲート電圧Vgsetを如何なる値とするかによって所望のLRSの抵抗値RLRSが得られる。したがって、多数のメモリセルにおいて狭いLRS抵抗分布の実現が可能であり、また、2ビットより多いビットの多値化メモリの実現が容易となる。その後の時間t4で、セットパルスイネーブル信号SetPlsEnがLに戻される。BL電位がプレートPLの電位Vsetまで持ち上げられ、これによりセット動作低抵抗化動作が終了する。時間t6で、全ての信号を初期論理に戻すと、再びスタンバイ状態になる。[メモリ全体のブロック構成]図8に、抵抗変化型メモリデバイスの全体のブロック構成を例示する。図8は、1T-1R型のメモリセルMCを行列状に多数配置したメモリセルアレイ1と、その周辺回路の要部を示す回路ブロック図である。図解したメモリは、4つのメモリセル列ごとに、1つのセットドライバ5と、当該セットドライバ5が接続された共通線対CBL,CSLとが共有された方式が採用されている。4つのメモリセル列と、1つの共通線対CBL,CSLとの接続制御は、選択トランジスタ61,62を4対有するYSW部60で行われる。この接続制御は、1/4MUX切り替えであり、共通線対CBL,CSLに接続するBL,SL対が4対から1対だけ選択される。YSW部60ごとに4対設けられた選択トランジスタ61,62の選択信号YSW<0>~YSW<3>を発生するYSWドライバ6が設けられている。また、メモリセルアレイ1にN1本設けられたワード線WL<0>~WL<N>の何れかを選択して、例えば電源電圧Vddに駆動するWLドライバ4が設けられている。1/4MUX切り替え方式を採用する本例では、セットドライバ5が、メモリカラム数の1/4の数だけ設けられ、その分、セットドライバ5の配置スペースに余裕があり、効率的な配置となっていることから面積縮小が図られている。各セットドライバ5は、図5に示す回路構成となっており、必要な4種類の信号が、メモリ内のセット制御回路11から与えられる。4種類の信号とは、セットパルスイネーブル信号SetPlsEn、セットイネーブル信号SetEn、ビット線駆動信号BLDRV、リセット信号BLRESであるが、前から2つの反転信号を含めると、合計6種類の信号がセット制御回路11で生成される。セット電圧Vsetとセットゲート電圧Vgsetを発生する電源回路PowerCircuit8が設けられている。ここでセット制御回路11は、メモリデバイスの各ブロック全てを統括制御する不図示の統括制御回路の機能の一部として実現してもよいし、統括制御回路に制御される個別制御回路として配置されてもよい。また、電源回路8は、統括制御回路不図示またはセット制御回路11の制御を受けて、セットゲート電圧Vgsetの値を可変制御する。これにより、所望のLSR抵抗値が得られるようにSet電流が変更可能なメモリが実現されている。<2.第2の実施の形態>図9に、カラム回路構成図を示す。図9の構成を図5と比較すると、初期電流駆動部55N3が省略され、代わりに、制御回路52Aが追加されていることである。制御回路52Aは、素子電流制御部52の一部を構成する。但し、配置としては、図8に示すように電源回路8内に設けられる。この第2の実施形態では、素子電流制御部52のゲートバイアスを、セット電流初期は、より大きい第1電流I1が流れるように制御し、続いて、第1電流I1より小さい第2電流が流れるように、当該ゲートバイアスを切り替える構成を開示する。具体的に、制御回路52Aは、NMOSトランジスタN3のゲートに対し並列に接続されたNMOSトランジスタN6とPMOSトランジスタP6とを有する。NMOSトランジスタのドレインは、セット電圧Vsetの供給線に接続されている。PMOSトランジスタP6は、セットゲート電圧Vgsetの入力端子を有する。セットゲート電圧Vgsetは、図8のセット制御回路11または不図示の統括制御回路で発生し、PMOSトランジスタP6に与えられる。NMOSトランジスタN6とPMOSトランジスタP6は、ビット線駆動信号BLDRVにより差動制御される。以下、この差動制御によるBL電位の引き下げを説明するが、動作波形図は図6と同様で、図6がそのまま適用される。セット動作開始の初期はNMOSトランジスタN6がオン、PMOSトランジスタP6がオフするため、より大きなセット電圧Vsetで、素子電流制御部52を構成するNMOSトランジスタN3がドライブされる。よって、大きな電流駆動力でBL電位の急速な引き下げが行われる。十分な電位低下が得られると、ビット線駆動信号BLDRVの反転によって、NMOSトランジスタN6がターンオフ、PMOSトランジスタP6がターンオンする。これにより、以後、より小さい電圧値のセットゲート電圧Vgsetによってビット線電流制御が行われる。<3.第3の実施の形態>第3の実施形態に関わるカラム回路構成図を図10に、動作波形図タイミングチャートを図11に、それぞれ示す。前記した第1の実施形態では、BL電位を高い電位から低い電位に下げることでセット動作を行った。これに対し、本第2の実施形態では、BL電位を低い電位から高い電位に上げることでセット動作を行う。以上のような変更に伴って、図10に示すように、素子電流制御部52を構成するトランジスタが電源側セット電圧Vset側に配置され、これと並列に初期電流駆動部55を構成するトランジスタも設けられている。これらのトランジスタP3,P4はN型からP型に変更されている。また、制御信号の活性論理も反転している。さらに、プレートPLが接地電位で保持されている。この場合、図11に示す動作波形となる。なお、図11Aと図11Eは図6Aと図6Eの波形から反転している。それ以外で図11が図6と異なるのは、図11Gの電圧波形図である。本例では、BL電位がLからHに上がることでセット動作が開始される。また、最後にスタンバイ状態に戻す動作は電位をLに戻すことによって行う。セット動作初期の2段階の電流制御は、第1の実施形態で述べた通りである。これにより、高い電流制御性を維持したまま高速動作が可能となる。なお、このようなセット動作を、BL電位を上げることで行うことは、第2の実施形態においても同様に適用可能である。また、図8のブロック図は、本実施形態においてそのまま適用可能である。<4.第4の実施の形態>図12に、第4の実施形態に関わるカラム回路構成を示す。図12に示す構成においては、各メモリセルMCのアクセストランジスタATが、第1~第3の実施形態のNMOSトランジスタから、PMOSトランジスタに変更されていることである。これに伴い、ワード線WLの制御信号の活性論理が、図6,図11の各図Aの場合と反転する必要がある。図8のブロック図はそのまま適用される。その他の回路構成と動作波形図は、第1~第3の実施形態と共通する。以上のように、本開示技術は、低抵抗化動作set動作をビット線の電位変化で開始し、低抵抗化動作中は記憶素子Reに流れる素子電流Isetをビット線の側で制御する。そして、set動作の開始初期は、第1電流で高速なBL電位の変化を達成し、より小さい第2電流に切り替えて、この第2電流でビット線電流制御を行う。この制御は、セットドライバ5を少なくとも含む駆動制御回路で実行される。駆動制御回路には、セット制御回路11または統括制御回路、電源回路8等を概念として含んでもよい。駆動制御回路の具体的構成として、ビット線BLに接続されて第1電流I1を流す初期電流駆動部55第1トランジスタN4と、これに並列接続されて第2電流I2を流すとともにビット線電流駆動を行う素子電流制御部52第2トランジスタN3を含むとよい。この場合、第1,第2トランジスタN4,N3を差動で制御し、第1および第2電流の切り替えを行うとよい。第1トランジスタN4の駆動能力が、第2トランジスタN3の駆動能力より大きい。あるいは、第1トランジスタN4は、第2トランジスタN3に入力されて素子電流を制御するときの制御パルスの波高値例えばVgsetより大きな波高値例えばVsetの電圧で駆動される。BL電位を下げることでセット動作を行う構成、BL電位を上げることでセット動作を行う構成のいずれでもよい。あるいは、初期電流駆動部55N4は省略して、素子電流制御部52のNMOSトランジスタN3のゲートを電圧変化さえ、最初は大きい電流駆動力で駆動し、その後、BL電流制御に適した、より小さい駆動力へと切り替える制御も可能である。この制御は、セット制御回路11、あるいは統括制御回路の機能の一部として実現されるとよい。<5.変形例>以上の実施形態は、ビット線とともに記憶素子に電圧を印加する電圧供給部材がプレートPLで主に説明した。但し、この電圧供給部材は、例えばソース線などのようにメモリカラムごとに分離されている3線式の実施例を含む。図8のブロック図は、ソース線SLを分離して設け、個別制御も可能であるし、またプレートのように一括しで電圧駆動することもできる構成となっている。一般に、3線式では、低抵抗化動作の開始時の電圧変化を分離された配線ソース線SLで行えば足りる。しかしながら、このことによって、動作開始と電流制御を同じビット線BLの側で行う本開示技術を、3式においてビット線で電圧制御と電流制御を同時に行うことを排除する理由にならない。よって、本開示技術を3線式に適用することは可能である。本開示技術に関わる抵抗変化型メモリデバイスは、例えば図4に構造を示す、導電性イオンの移動で抵抗値を変化させるタイプが好適である。但し、本開示技術は、絶縁層の酸化、還元を用いたタイプなど、他の抵抗変化型メモリにも広く適用できる。"