多重位相信号を比較して第1スキュー検出信号及び第2スキュー検出信号を生成するように構成されたスキュー検出部と、前記第1スキュー検出信号と前記第2スキュー検出信号とを組み合わせて複数の位相制御信号を生成するように構成された位相制御信号発生部と、前記多重位相信号を前記複数の位相制御信号に相応する遅延時間だけ各々遅延させるように構成された位相調整部とを備える、位相補正回路。前記スキュー検出部が、前記多重位相信号のうちの第1位相信号と、前記第1位相信号と比べて先行する第2位相信号と、前記第1位相信号と比べて遅延する第3位相の信号とを各々比較して、前記第1スキュー検出信号と前記第2スキュー検出信号とを生成するように構成されていることを特徴とする、請求項1に記載の位相補正回路。前記スキュー検出部が、前記第1位相信号を基準に前記第2位相信号をサンプリングして前記第1スキュー検出信号を生成するように構成された第1時間/デジタル変換器と、前記第3位相信号を基準に前記第1位相信号をサンプリングして前記第2スキュー検出信号を生成するように構成された第2時間/デジタル変換器とを備えることを特徴とする、請求項2に記載の位相補正回路。前記第2位相信号を遅延させ、遅延された第2位相信号を前記第1時間/デジタル変換器に提供するように構成された第1遅延器と、前記第1位相信号を遅延させ、遅延された第1位相信号を前記第2時間/デジタル変換器に提供するように構成された第2遅延器とをさらに備えることを特徴とする、請求項3に記載の位相補正回路。前記第1時間/デジタル変換器が、前記第2位相信号を順次遅延させるように構成された複数の遅延器と、前記第1位相信号により前記複数の遅延器の出力をサンプリングするように構成された複数のサンプラーとを備えることを特徴とする、請求項3に記載の位相補正回路。前記第2時間/デジタル変換器が、前記第1位相信号を順次遅延させるように構成された複数の遅延器と、前記第3位相信号により前記複数の遅延器の出力をサンプリングするように構成された複数のサンプラーとを備えることを特徴とする、請求項3に記載の位相補正回路。前記位相制御信号発生部が、前記第1スキュー検出信号と前記第2スキュー検出信号との差の値をエンコーディングして前記複数の位相制御信号を生成するように構成されていることを特徴とする、請求項1に記載の位相補正回路。4位相信号のうちの第1位相信号を基準に順次遅延された第2位相信号をサンプリングして、第3位相信号を基準に順次遅延された第1位相信号をサンプリングして第1スキュー検出信号及び第2スキュー検出信号を生成するように構成されたスキュー検出部と、前記第1スキュー検出信号と前記第2スキュー検出信号とを組み合わせて位相制御信号を生成するように構成された位相制御信号発生部と、前記第1位相信号と第4位相信号とを前記位相制御信号に相応する遅延時間だけ遅延させることによって前記4位相信号の位相差を補正するように構成された位相調整部とを備える、位相補正回路。前記スキュー検出部が、前記第1位相信号を基準に前記第2位相信号をサンプリングして前記第1スキュー検出信号を生成するように構成された第1時間/デジタル変換器と、前記第3位相信号を基準に前記第1位相信号をサンプリングして前記第2スキュー検出信号を生成するように構成された第2時間/デジタル変換器とを備えることを特徴とする、請求項8に記載の位相補正回路。前記第2位相信号を遅延させ、遅延された第2位相信号を前記第1時間/デジタル変換器に提供するように構成された第1遅延器と、前記第1位相信号を遅延させ、遅延された第1位相信号を前記第2時間/デジタル変換器に提供するように構成された第2遅延器とをさらに備えることを特徴とする、請求項9に記載の位相補正回路。前記第1時間/デジタル変換器が、前記第2位相信号を順次遅延させるように構成された複数の遅延器と、前記第1位相信号により前記複数の遅延器の出力をサンプリングするように構成された複数のサンプラーとを備えることを特徴とする、請求項9に記載の位相補正回路。前記第2時間/デジタル変換器が、前記第1位相信号を順次遅延させるように構成された複数の遅延器と、前記第3位相信号により前記複数の遅延器の出力をサンプリングするように構成された複数のサンプラーとを備えることを特徴とする、請求項9に記載の位相補正回路。前記位相調整部が、前記第1位相信号を前記位相制御信号に相応する時間だけ遅延させるように構成された第1位相調整器と、前記第2位相信号をすでに設定された時間だけ遅延させるように構成された第2位相調整器と、前記第3位相信号をすでに設定された時間だけ遅延させるように構成された第3位相調整器と、前記第4位相信号を前記位相制御信号に相応する時間だけ遅延させるように構成された第4位相調整器とを備えることを特徴とする、請求項8に記載の位相補正回路。前記すでに設定された時間を設定するための別の位相制御信号を保存するように構成されたレジスタをさらに備えることを特徴とする、請求項13に記載の位相補正回路。本発明の実施形態は、多重位相信号の位相差を目標値で正確に補正できるようにした位相補正回路を提供する。本発明の実施形態は、多重位相信号を比較して第1スキュー検出信号及び第2スキュー検出信号を生成するように構成されたスキュー検出部と、第1スキュー検出信号と第2スキュー検出信号とを組み合わせて複数の位相制御信号を生成するように構成された位相制御信号発生部と、多重位相信号を複数の位相制御信号に相応する遅延時間だけ各々遅延させることによって多重位相信号の位相を調整するように構成された位相調整部とを含むことを特徴とする。本発明の実施形態は、4位相信号4-Phasesignalのうちの第1位相信号を基準に順次遅延された第2位相信号をサンプリングし、第3位相信号を基準に順次遅延された第1位相信号をサンプリングして第1スキュー検出信号及び第2スキュー検出信号を生成するように構成されたスキュー検出部と、第1スキュー検出信号と第2スキュー検出信号とを組み合わせて位相制御信号を生成するように構成された位相制御信号発生部と、第1位相信号と第4位相信号とを位相制御信号に相応する遅延時間だけ遅延させることによって4位相信号の位相差を補正するように構成された位相調整部とを含むことを他の特徴とする。本発明の実施形態は、多重位相信号の間の位相差を検出し、目標値に合うように補正するので、これを用いて信号処理を遂行する回路のセットアップマージンまたはホールドマージンの減少を最小とすることができる。以下において、図面を参照して本発明の実施形態をより詳細に説明する。本発明の実施形態の説明の前に、本発明の実施形態を実現する原理を説明すると次の通りである。図1から分かるように、外部クロック信号CLK、CLKBのデューティ比が50:50でない場合、4位相クロック信号ICLK、QCLK、ICLKB、QCLKBのうちで互いの間にスキューが存在するクロック信号は、ICLKとQCLK、ICLKBとQCLKBである。ICLKとICLKB、QCLKとQCLKBは、互いに反転した位相を有するだけであり、スキューは存在しない。したがって、4位相クロック信号ICLK、QCLK、ICLKB、QCLKBの位相差が目標値になるためには、ICLKとQCLKとのうちのいずれか一つの位相を調整すればよい。本発明の実施形態では、ICLKとQCLKとのうちのいずれか一つの遅延時間をもう一つとは異なるように調整することによって位相調整を遂行する。そして、ICLKBはICLKと同一の遅延時間を有するようにし、QCLKBはQCLKと同一の遅延時間を有するようにすればよい。したがって、以下の実施形態では、QCLKの遅延時間を調整するように構成された位相補正回路100を例に説明する。図2に示すように、本発明の実施形態にかかる位相補正回路100は、スキュー検出部400と、位相制御信号発生部500と、位相調整部600とを含む。スキュー検出部400は、多重位相信号、すなわち、4位相クロック信号ICLK、QCLK、ICLKB、QCLKBを比較して第1スキュー検出信号Q1<0:N>及び第2スキュー検出信号Q2<0:N>を生成するように構成されている。この時、4位相クロック信号ICLK、QCLK、ICLKB、QCLKBは、位相分周器300が外部クロック信号CLK、CLKBの位相を分離して生成される。スキュー検出部400は、4位相クロック信号ICLK、QCLK、ICLKB、QCLKBのうちのいずれか一つと、それと比べて先行する位相の信号及び遅延された位相の信号とを各々比較して、第1スキュー検出信号Q1<0:N>及び第2スキュー検出信号Q2<0:N>を生成するように構成されている。スキュー検出部400は、第1時間/デジタル変換器410と、第2時間デジタル/変換器420と、第1遅延器DLY1と、第2遅延器DLY2とを含む。第1時間/デジタル変換器410は、クロック信号QCLKを基準に、第1遅延器DLY1を介して遅延されたクロック信号ICLKをサンプリングSamplingして第1スキュー検出信号Q1<0:N>を生成するように構成されている。第2時間/デジタル変換器420は、クロック信号ICLKBを基準に、第2遅延器DLY2を介して遅延されたクロック信号QCLKをサンプリングSamplingして第2スキュー検出信号Q2<0:N>を生成するように構成されている。この時、第1遅延器DLY1及び第2遅延器DLY2は、第1時間/デジタル変換器410及び第2時間/デジタル変換器420のサンプリングの解像度を高めるための構成で、第1遅延器DLY1及び第2遅延器DLY2がなくても、本発明の実施形態は実現可能である。位相制御信号発生部500は、第1スキュー検出信号Q1<0:N>及び第2スキュー検出信号Q2<0:N>を組み合わせて位相制御信号QCODE<0:M>、QBCODE<0:M>、ICODE<0:M>、IBCODE<0:M>を生成するように構成されている。位相制御信号発生部500は、第1スキュー検出信号Q1<0:N>と第2スキュー検出信号Q2<0:N>との差の値をエンコーディングしたコード信号を位相制御信号QCODE<0:M>、QBCODE<0:M>、ICODE<0:M>、IBCODE<0:M>として出力するように構成されている。この時、位相制御信号のうちのQCODE<0:M>は、第1スキュー検出信号Q1<0:N>と第2スキュー検出信号Q2<0:N>との差の値をエンコーディングした信号であり、QBCODE<0:M>は、QCODE<0:M>と同じ値を有する信号であり、ICODE<0:M>は、任意の値ですでに設定された信号であり、IBCODE<0:M>は、ICODE<0:M>と同じ値を有する信号である。位相制御信号発生部500は、IBCODE<0:M>とICODE<0:M>とを保存するためのレジスタを含み得る。もちろん、別の保存回路にIBCODE<0:M>とICODE<0:M>とを保存してもよい。位相調整部600は、4位相クロック信号ICLK、QCLK、ICLKB、QCLKBを位相制御信号QCODE<0:M>、QBCODE<0:M>、ICODE<0:M>、IBCODE<0:M>に相応する遅延時間だけ遅延させ、4位相クロック信号ICLK、QCLK、ICLKB、QCLKBの位相を補正した位相調整信号ICLK_C、QCLK_C、ICLKB_C、QCLKB_Cを出力するように構成されている。位相調整部600は、第1ないし第4位相調整器610~640を含む。図3に示すように、第1時間/デジタル変換器410は、複数の遅延器DLY412と、複数のサンプラー411とを含む。この時、複数のサンプラー411は、フリップフロップにより構成することができる。図4に示すように、第1時間/デジタル変換器410は、複数の遅延器DLY412を利用して順次遅延させたICLKを複数のサンプラー411を用いて、QCLKによりサンプリングして第1スキュー検出信号Q1<0:N>を生成するように構成されている。図示していないが、第2時間/デジタル変換器420は、第1時間/デジタル変換器410と同様に構成され得る。第2時間/デジタル変換器420は、複数の遅延器DLY412を用いて順次遅延させたQCLKを複数のサンプラー411を用いて、ICLKBによりサンプリングして第2スキュー検出信号Q2<0:N>を生成するように構成されている。図5に示すように、第1位相調整器610は、複数のインバータIV1~IV4と、複数のユニットディレイUDとを含む。ユニットディレイUDは、電源端と連結されたキャパシタと、接地端と連結されたキャパシタと、複数のトランジスターとで構成することができる。この時、複数のユニットディレイUDは、バイナリウェイティングbinaryweighting方式で実現される。すなわち、順次に増加または減少する遅延時間を有するように複数のユニットディレイUDを構成し、位相制御信号QCODE<0:M>を用いてそのうち一つを選択できるようにすることにより、遅延時間を増加または減少することができるようにしたものである。もちろん、前述した第1位相調整器610の構成は一例であり、異なる方式で実現することも可能である。以上のように構成された本発明の実施形態の位相補正動作を説明すると次の通りである。図4に示すように、第1時間/デジタル変換器410から出力された第1スキュー検出信号Q1<0:N>、例えば、Q<0>~Q<18>は‘1’になり、Q<19>以後からは‘0’になる。すなわち、QCLKがICLKと比べてどの程度遅延されているのかをデジタル信号形態で表現できる。また、同じ方式で、第2時間/デジタル変換器420から出力された第2スキュー検出信号Q2<0:N>を介して、QCLKがICLKBと比べてどの程度遅延されているのかをデジタル信号形態で表現できる。万一、ICLK、QCLKとICLKBが互いにちょうど90°の位相差を有すると、第1スキュー検出信号Q1<0:N>と第2スキュー検出信号Q2<0:N>とは同じ値を有するようになり、その二つの信号の差の値は‘0’になる。しかし、実際にICLKとQCLKとの位相差が90°ではない場合、第1スキュー検出信号Q1<0:N>と第2スキュー検出信号Q2<0:N>とは互いに異なる値を有するようになり、その二つの信号の差の値は‘0’でない他の値になる。例えば、第1スキュー検出信号Q1<0:N>の値が、第2スキュー検出信号Q2<0:N>と比べて大きい値を有する場合、第2位相調整器620の遅延時間が、第1位相調整器610の遅延時間と比べて短くならなければならない。一方、第1スキュー検出信号Q1<0:N>の値が、第2スキュー検出信号Q2<0:N>と比べて小さい値を有する場合、第2位相調整器620の遅延時間が、第1位相調整器610の遅延時間に比べて長くならなければならない。位相制御信号発生部500は、前述した原理で第1ないし第4位相調整器610~640の遅延時間を調整することができるようにエンコーディングロジックが構成されている。したがって、位相制御信号発生部500は、第1スキュー検出信号Q1<0:N>から第2スキュー検出信号Q2<0:N>を減算した結果をエンコーディングして位相制御信号QCODE<0:M>を生成する。また、位相制御信号発生部500は、QCODE<0:M>と同じ値でQBCODE<0:M>を出力し、すでに設定された値のIBCODE<0:M>とICODE<0:M>とを出力する。位相調整部600は、位相制御信号QCODE<0:M>、QBCODE<0:M>、ICODE<0:M>、IBCODE<0:M>により設定された遅延時間だけ4位相クロック信号ICLK、QCLK、ICLKB、QCLKBを遅延させて位相調整信号ICLK_C、QCLK_C、ICLKB_C、QCLKB_Cを出力する。したがって、図6に示すように、QCLK_CとQCLKB_Cとの位相が補正されてICLK_C、QCLK_C、ICLKB_CとQCLKB_Cとは実質的に互いに90°の位相差を有するようになるのが分かる。この時、実質的に位相調整信号ICLK_C、QCLK_C、ICLKB_C、QCLKB_Cは、4位相クロック信号ICLK、QCLK、ICLKB、QCLKBと比べて遅延された状態である。しかし、図6は、位相補正を説明するために便宜上位相調整信号ICLK_C、QCLK_C、ICLKB_C、QCLKB_Cと4位相クロック信号ICLK、QCLK、ICLKB、QCLKBとを同じタイミングに合せて図示したものである。GDDR5SDRDRAMのようなDRAMは、デューティサイクルを補正するためにDCCDutyCycleCorrectorを有している。GDDR5SDRDRAMで使われる4位相クロック信号のような多重位相信号は、位相スキューが存在するが、そのデューティレートは一定であるので、DCCDutyCycleCorrectorを利用して位相スキューを補正する必要はない。しかし、本発明の実施形態は前述したように、位相スキューの程度を検出して、それに合うように4位相クロック信号の遅延量を調整する方式を使用するので、4位相クロック信号の位相補正が可能である。このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できる。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解されなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表われ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解釈されるべきである。