"シミュレーションの対象が半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の薄膜トランジスタであって、前記半導体膜と絶縁膜とゲート電極とをこの順で積層した構造を有する電界効果型の前記薄膜トランジスタについて、ドレイン電極とソース電極との間の電圧であるドレイン-ソース間電圧が低いときに、前記ドレイン電極と前記ソース電極との間の電流であるドレイン電流を計算するドレイン電流のシミュレーション装置であって、前記半導体膜の電荷密度として、電子密度、ホール密度、ドナー密度、及びバンドギャップ中に指数関数型の状態密度を持つアクセプタ型欠陥とドナー型欠陥の密度を考慮して、一次元ポアソン方程式を解くことにより半導体膜中の深さ方向のポテンシャル分布を計算するポテンシャル分布演算手段と、前記ポテンシャル分布演算手段により算出したポテンシャル分布を用いて前記半導体膜中の深さ方向のキャリア密度分布を算出するキャリア密度分布演算手段と、前記キャリア密度分布演算手段により算出したキャリア密度分布を前記半導体膜の深さ方向の全範囲について積分して前記半導体膜中のキャリア面密度を算出するキャリア面密度演算手段と、前記キャリア面密度演算手段が算出したキャリア面密度に、移動度、電気素量、ドレイン-ソース間電圧、及びチャネル幅とチャネル長との比を乗じてドレイン電流を算出するドレイン電流演算手段と、を含むことを特徴とするドレイン電流のシミュレーション装置。前記半導体膜のフラットバンド条件でのフェルミ準位を、前記フェルミ準位についての方程式である式18から算出するフェルミ準位演算手段と、前記フェルミ準位演算手段により算出したフェルミ準位を、式5、式6、式A9、式B10及び式C9に代入して、前記半導体膜のフラットバンド条件での、それぞれホール密度、電子密度、正に帯電したドナー型欠陥のディープステートDeepstateにおける密度、負に帯電したアクセプタ型欠陥のディープステートDeepstateにおける密度及び負に帯電したアクセプタ型欠陥のテールステートTailstateにおける密度を、電荷担体密度として算出する電荷担体密度演算手段と、を更に備え、前記ポテンシャル分布演算手段は、前記一次元ポアソン方程式である式1を差分化し、前記ゲート電極におけるポテンシャルが前記ゲート電極及び前記ソース電極の間の電圧とフラットバンド電圧との差に等しいことを境界条件として、数値解析することで算出し、前記キャリア分布密度演算手段は、前記キャリア密度分布を、式19から算出し、前記キャリア面密度演算手段は、前記キャリア密度分布を、式20によって算出し、前記式18は、であり、ここで、前記式5、式6、式A9、式B10及び式C9は、であり、前記式1は、であり、ここで、であり、前記式19は、であり、前記式20は、であり、ここで、β=q/kT、γd=q/Edd、γa=q/Ead、であり、kはボルツマン定数、Tは絶対温度、qは電気素量、ρは前記半導体膜の電荷密度、pは前記半導体膜のホール密度、nは前記半導体膜の電子密度、Nddは前記半導体膜の正に帯電したドナー型欠陥のディープステートにおける密度、Nad-は前記半導体膜の負に帯電したアクセプタ型欠陥のディープステートにおける密度、Nat-は前記半導体膜の負に帯電したアクセプタ型欠陥のテールステートにおける密度、p0は前記半導体膜のフラットバンド条件におけるホール密度、n0は前記半導体膜のフラットバンド条件における電子密度、Ndd0は前記半導体膜のフラットバンド条件における正に帯電したドナー型欠陥のディープステートにおける密度、Nad0-は前記半導体膜のフラットバンド条件における負に帯電したアクセプタ型欠陥のディープステートにおける密度、Nat0-は前記半導体膜のフラットバンド条件における負に帯電したアクセプタ型欠陥のテールステートにおける密度、gdd0は前記半導体膜の価電子帯上端でのドナー型欠陥のディープステートにおける状態密度、gad0は前記半導体膜の伝導帯下端でのアクセプタ型欠陥のディープステートにおける状態密度、gat0は前記半導体膜の伝導帯下端でのアクセプタ型欠陥のテールステートにおける状態密度、Evは前記半導体膜の価電子帯上端のエネルギー、Ecは前記半導体膜の伝導帯下端のエネルギー、Efは前記半導体膜のフラットバンド条件でのフェルミ準位、Eddは前記半導体膜のドナー型欠陥のディープステートにおける状態密度分布の傾きの逆数、Eadは前記半導体膜のアクセプタ型欠陥のディープステートにおける状態密度分布の傾きの逆数、Eatは前記半導体膜のアクセプタ型欠陥のテールステートにおける状態密度分布の傾きの逆数、niは前記半導体膜の真性キャリア密度、Eiは前記半導体膜の真性フェルミ準位、εscは前記半導体膜の誘電率、tscは前記半導体膜の膜厚、φはポテンシャル、φxはポテンシャル分布、nxはキャリア密度分布、Nはキャリア面密度、Ndは前記半導体膜の実効的なドナー密度、xは前記半導体膜の厚さ方向の位置、であることを特徴とする請求項1に記載のドレイン電流のシミュレーション装置。所定の範囲における複数の前記ゲート電圧を前記ポテンシャル分布の計算条件として順次に前記ポテンシャル分布演算手段に設定する計算範囲設定手段を更に備え、前記ポテンシャル分布に基づいて算出されたドレイン電流と、当該ポテンシャル分布の計算条件とした前記ゲート電圧とを対応付けたドレイン電流のゲート電圧依存性を計算することを特徴とする請求項2に記載のドレイン電流のシミュレーション装置。シミュレーションの対象が半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の薄膜トランジスタであって、前記半導体膜と絶縁膜とゲート電極とをこの順で積層した構造を有する電界効果型の前記薄膜トランジスタについて、ドレイン電極とソース電極との間の電圧であるドレイン-ソース間電圧が低いときに、前記ドレイン電極と前記ソース電極との間の電流であるドレイン電流を計算するために、コンピュータを、前記半導体膜の電荷密度として、電子密度、ホール密度、ドナー密度、及びバンドギャップ中に指数関数型の状態密度を持つアクセプタ型欠陥とドナー型欠陥の密度を考慮して、一次元ポアソン方程式を解くことにより半導体膜中の深さ方向のポテンシャル分布を計算するポテンシャル分布演算手段、前記ポテンシャル分布演算手段により算出したポテンシャル分布を用いて前記半導体膜中の深さ方向のキャリア密度分布を算出するキャリア密度分布演算手段、前記キャリア密度分布演算手段により算出したキャリア密度分布を前記半導体膜の深さ方向の全範囲について積分して前記半導体膜中のキャリア面密度を算出するキャリア面密度演算手段、前記キャリア面密度演算手段が算出したキャリア面密度に、移動度、電気素量、ドレイン-ソース間電圧、及びチャネル幅とチャネル長との比を乗じてドレイン電流を算出するドレイン電流演算手段、として機能ためのドレイン電流のシミュレーションプログラム。ところが、前記したような二次元デバイスシミュレータを用いた計算では広範囲な条件で高精度にドレイン電流特性が得られる一方で、シミュレーションに長時間を要し、また、シミュレーションを実行させるためにハイスペックなコンピュータが必要である、といった問題がある。また、酸化物半導体を用いたTFTは、半導体膜中にキャリアを捕獲する欠陥を含む、多数キャリアを使う蓄積型のトランジスタである。このため、このようなTFTには、アモルファスシリコンTFTや多結晶シリコンTFTに用いられる、従来からあるシミュレーション方法をそのまま適用することはできない。そこで、本発明は、酸化物半導体TFTのように、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型のTFTに適用可能であり、かつ、高速にドレイン電流のシミュレーションを行うことができるシミュレーション装置及びシミュレーションプログラムを提供することを課題とする。前記した課題を解決するために、請求項1に記載のドレイン電流のシミュレーション装置以下、適宜シミュレーション装置というは、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の薄膜トランジスタであって、半導体膜と絶縁膜とゲート電極とをこの順で積層した構造を有する電界効果型の薄膜トランジスタについて、ドレイン電極とソース電極との間の電圧であるドレイン-ソース間電圧が低いときに、ドレイン電極とソース電極との間の電流であるドレイン電流を計算するドレイン電流のシミュレーション装置であって、ポテンシャル分布演算手段と、キャリア密度分布演算手段と、キャリア面密度演算手段と、ドレイン電流演算手段と、を含んで構成した。かかる構成によれば、シミュレーション装置は、ポテンシャル分布演算手段によって、半導体膜の電荷密度として、電子密度、ホール密度、ドナー密度、及びバンドギャップ中に指数関数型の状態密度を持つアクセプタ型欠陥とドナー型欠陥の密度を考慮して、一次元ポアソン方程式を解くことにより半導体膜中の深さ方向のポテンシャル分布を計算する。これによって、シミュレーション装置は、ポテンシャル分布を高速に算出する。次に、シミュレーション装置は、キャリア密度分布演算手段によって、ポテンシャル分布演算手段により算出したポテンシャル分布を用いて半導体膜中の深さ方向のキャリア密度分布を算出する。次に、シミュレーション装置は、キャリア面密度演算手段によって、キャリア密度分布演算手段により算出したキャリア密度分布を半導体膜の深さ方向の全範囲について積分して半導体膜中のキャリア面密度を算出する。そして、シミュレーション装置は、ドレイン電流演算手段によって、キャリア面密度演算手段が算出したキャリア面密度に、移動度、電気素量、ドレイン-ソース間電圧、及びチャネル幅とチャネル長との比を乗じてドレイン電流を算出する。これによって、シミュレーション装置は、ポテンシャル分布を高速に算出するため、結果的にドレイン電流を高速に算出する。請求項2に記載のシミュレーション装置は、請求項1に記載のシミュレーション装置において、フェルミ準位演算手段と、電荷担体密度演算手段と、を更に備えて構成した。かかる構成によれば、シミュレーション装置は、フェルミ準位演算手段によって、半導体膜のフラットバンド条件でのフェルミ準位を、フェルミ準位についての方程式である式18から算出する。次に、シミュレーション装置は、電荷担体密度演算手段によって、フェルミ準位演算手段により算出したフェルミ準位を、式5、式6、式A9、式B10及び式C9に代入して、半導体膜のフラットバンド条件での、それぞれホール密度、電子密度、正に帯電したドナー型欠陥のディープステートDeepstateにおける密度、負に帯電したアクセプタ型欠陥のディープステートDeepstateにおける密度及び負に帯電したアクセプタ型欠陥のテールステートTailstateにおける密度を、電荷担体密度として算出する。次に、シミュレーション装置は、ポテンシャル分布演算手段によって、一次元ポアソン方程式である式1を差分化し、ゲート電極におけるポテンシャルがゲート電極及びソース電極の間の電圧とフラットバンド電圧との差に等しいことを境界条件として、数値解析することでポテンシャル分布を算出する。また、ポテンシャル分布を算出する際に、電荷担体密度演算手段が算出した半導体膜のフラットバンド条件における電荷担体密度が用いられる。次に、シミュレーション装置は、キャリア密度分布演算手段によって、キャリア密度分布を、式19から算出し、更に、キャリア面密度演算手段によって、キャリア密度分布を、式20によって算出する。そして、シミュレーション装置は、ドレイン電流演算手段によって、ドレイン電流を算出する。ここで、式18は、である。また、式5、式6、式A9、式B10及び式C9は、である。また、式1は、である。ここで、半導体膜の電荷密度ρは式2のように表され、更に、半導体膜のホール密度p、電子密度n、正に帯電したドナー型欠陥のディープステートにおける密度Ndd、負に帯電したアクセプタ型欠陥のディープステートにおける密度Nad-及び負に帯電したアクセプタ型欠陥のテールステートにおける密度Nat-は、それぞれ、式3、式4、式10、式13及び式16のように表すことができる。なお、式10、式13及び式16は、近似式であるため、ポテンシャル算出の高速化に寄与する。また、式19及び式20は、次のように与えられる。以上において、β=q/kT、γd=q/Edd、γa=q/Eadである。また、kはボルツマン定数、Tは絶対温度、qは電気素量である。更に、ρは半導体膜の電荷密度、p0は半導体膜のフラットバンド条件におけるホール密度、n0は半導体膜のフラットバンド条件における電子密度、Ndd0は半導体膜のフラットバンド条件における正に帯電したドナー型欠陥のディープステートにおける密度、Nad0-は半導体膜のフラットバンド条件における負に帯電したアクセプタ型欠陥のディープステートにおける密度、Nat0-は半導体膜のフラットバンド条件における負に帯電したアクセプタ型欠陥のテールステートにおける密度、gdd0は半導体膜の価電子帯上端でのドナー型欠陥のディープステートにおける状態密度、gad0は半導体膜の伝導帯下端でのアクセプタ型欠陥のディープステートにおける状態密度、gat0は半導体膜の伝導帯下端でのアクセプタ型欠陥のテールステートにおける状態密度、Evは半導体膜の価電子帯上端のエネルギー、Ecは半導体膜の伝導帯下端のエネルギー、Efは半導体膜のフラットバンド条件でのフェルミ準位、Eddは半導体膜のドナー型欠陥のディープステートにおける状態密度分布の傾きの逆数、Eadは半導体膜のアクセプタ型欠陥のディープステートにおける状態密度分布の傾きの逆数、Eatは半導体膜のアクセプタ型欠陥のテールステートにおける状態密度分布の傾きの逆数、niは半導体膜の真性キャリア密度、Eiは半導体膜の真性フェルミ準位、εscは半導体膜の誘電率、tscは半導体膜の膜厚、φはポテンシャル、φxはポテンシャル分布、nxはキャリア密度分布、Nはキャリア面密度、Ndは半導体の実効的なドナー密度である。また、xは半導体膜の厚さ方向の位置を示す。請求項3に記載のシミュレーション装置は、請求項2に記載のシミュレーション装置において、計算範囲設定手段を更に備えて構成した。かかる構成によれば、シミュレーション装置は、計算範囲設定手段によって、所定の範囲における複数のゲート電圧をポテンシャル分布の計算条件として順次にポテンシャル分布演算手段に設定する。次に、シミュレーション装置は、ポテンシャル分布演算手段によって、当該ゲート電圧におけるポテンシャル分布を算出する。そして、シミュレーション装置は、前記したドレイン電流演算手段によってドレイン電流を算出する。また、シミュレーション装置は、計算範囲設定手段によって、所定の範囲におけるゲート電圧を逐次変化させ、前記したドレイン電流演算手段によって、順次に設定されたゲート電圧に対応するドレイン電流を算出する。これによって、シミュレーション装置は、ドレイン電流と、その計算の基になったポテンシャル分布の計算条件としたゲート電圧とを対応付けたドレイン電流のゲート電圧依存性を計算する。請求項4に記載のドレイン電流のシミュレーションプログラム以下、適宜シミュレーション装置というは、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の薄膜トランジスタであって、半導体膜と絶縁膜とゲート電極とをこの順で積層した構造を有する電界効果型の薄膜トランジスタについて、ドレイン電極とソース電極との間の電圧であるドレイン-ソース間電圧が低いときに、前記ドレイン電極と前記ソース電極との間の電流であるドレイン電流を計算するために、コンピュータを、ポテンシャル分布演算手段、キャリア密度分布演算手段、キャリア面密度演算手段、ドレイン電流演算手段、として機能させるためのプログラムである。かかる構成によれば、シミュレーションプログラムは、ポテンシャル分布演算手段によって、半導体膜の電荷密度として、電子密度、ホール密度、ドナー密度、及びバンドギャップ中に指数関数型の状態密度を持つアクセプタ型欠陥とドナー型欠陥の密度を考慮して、一次元ポアソン方程式を解くことにより半導体膜中の深さ方向のポテンシャル分布を計算する。これによって、シミュレーションプログラムは、ポテンシャル分布を高速に算出する。次に、シミュレーションプログラムは、キャリア密度分布演算手段によって、ポテンシャル分布演算手段により算出したポテンシャル分布を用いて半導体膜中の深さ方向のキャリア密度分布を算出する。次に、シミュレーションプログラムは、キャリア面密度演算手段によって、キャリア密度分布演算手段により算出したキャリア密度分布を半導体膜の深さ方向の全範囲について積分して半導体膜中のキャリア面密度を算出する。そして、シミュレーションプログラムは、ドレイン電流演算手段によって、キャリア面密度演算手段が算出したキャリア面密度に、移動度、電気素量、ドレイン-ソース間電圧、及びチャネル幅とチャネル長との比を乗じてドレイン電流を算出する。以上より、シミュレーションプログラムは、ポテンシャル分布を高速に算出するため、結果的にドレイン電流を高速に算出する。請求項1又は請求項4に記載の発明によれば、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型のTFTについて、半導体膜の深さ方向についてのポテンシャル分布を算出し、その一次元ポテンシャル分布に基づいてドレイン電流を算出するため、ハイスペックなコンピュータを用いることなく、高速かつ高精度にドレイン電流の基本特性を計算することができる。請求項2に記載の発明によれば、バンドギャップ中に指数関数型の状態密度を持つドナー型欠陥のディープステートにおける密度と、アクセプタ型欠陥のディープステートにおける密度と、アクセプタ型欠陥のテールステートにおける密度とを考慮に含めて一次元ポアソン方程式を数値解析してポテンシャル分布を計算し、その結果を用いてドレイン電流を計算するようにしたため、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型のTFTについて、ドレイン電流の基本特性を高速かつ高精度に計算することができる。請求項3に記載の発明によれば、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型のTFTについて、ドレイン電流のゲート電圧依存特性を計算することができる。以下、本発明の実施形態について、適宜に図面を参照して説明する。ここでは、n型の蓄積型TFTについて説明する。[ドレイン電流の計算方法]まず、ドレイン電流を計算方法について説明する。図1は本発明におけるドレイン電流の計算方法を説明するためのTFTの断面を模式的に示したものである。このTFTは、図面において半導体膜SCの左右方向の両端にそれぞれソース電極Sとドレイン電極Dとが設けられ、図面において半導体膜SCの下方向には、ゲート絶縁膜INを挟んでゲート電極Gが設けられているボトムゲート、トップコンタクト型の電界効果型トランジスタFETである。なお、本実施形態では、ボトムゲート、トップコンタクト型のTFTを例に説明するが、本発明が適用できるTFTは、この構造に限定されるものではない。ここで、tscは半導体膜SCの厚さであり、Lは半導体膜SCのチャネル長であり、tinはゲート絶縁膜INの厚さである。また、座標系は、半導体膜SCの厚さ方向深さ方向ともいうである図面の上下方向をx方向とし、チャネル長方向である図面の左右方向をy方向とする。x方向の座標は、半導体膜SCのゲート絶縁膜INとの界面をx=0とし、上端面はx=tscとする。また、y方向の座標は、半導体膜SCがソース電極Sの右端部と接触する位置をy=0とし、半導体膜SCがドレイン電極Dの左端部と接触する位置をy=Lとする。[ポアソン方程式]ここで、半導体膜SC中のポアソン方程式は、式1のように、一次元の方程式で表すことができる。式1において、φは静電ポテンシャル以下、適宜単にポテンシャルという、xは半導体膜SCの厚さ方向の位置、ρは電荷密度であり、εscは半導体膜SCの誘電率である。ここで、一次元のポアソン方程式を用いることについて説明する。TFTの基本的な特性閾値電圧VthやS値を評価することで、ゲート絶縁膜INと半導体膜SCとの界面や半導体膜SC中に存在する欠陥の量や、固定電荷の量などを推定することができる。従って、基本特性の評価はTFTの開発時に極めて重要である。しかし、チャネル長Lが短いTFTでは、ドレイン電極Dとソース電極Sとの間の電圧であるドレイン電圧Vdsが大きくなると、その影響により、閾値電圧Vthが低下したり、S値が大きくなったりしてしまう現象が生じる。こうした現象が生じると、そこで観測される閾値電圧VthやS値は、ドレイン電圧Vdsの影響を強く受けたものであり、本来のTFTの基本特性を反映した閾値電圧VthやS値とは違うものになってしまう。従って、TFTの基本特性として、ドレイン電圧Vdsの違いによる影響を大きく受けずに、安定して閾値電圧VthやS値を評価するためには、ドレイン電圧Vdsが低い条件で、ドレイン電流特性を評価する必要がある。そして、このTFTの基本特性を評価することは、TFTのデバイスパラメータを定めるために有用である。そこで、本発明は、TFTの基本特性を計算するために、ドレイン電圧Vdsが小さい条件例えば、1V程度から数V程度で、ドレイン電流Idを高速かつ高精度に計算するシミュレーションモデルを用いることとした。ここで、ドレイン電圧Vdsが1V程度と低い場合には、チャネル長方向図1のy方向の変化については、考慮することが不要である。従って、厚さ方向図1のx方向についての一次元ポアソン方程式を用いて良好なシミュレーションモデルを構築することができる。式1についての説明を続ける。式1において、キャリアを捕獲する欠陥を含む半導体膜SCにおける電荷密度ρは、キャリアを捕獲する欠陥の密度を考慮して、式2で与えられる。ここで、qは電気素量、pはホール密度、nは電子密度、Ndは酸素欠損や不純物水素などに由来する実効的なドナー密度、Nddは正に帯電したドナー型欠陥のディープステートDeepstateにおける密度、Nad-は負に帯電したアクセプタ型欠陥のディープステートDeepstateにおける密度、Nat-は負に帯電したアクセプタ型欠陥のテールステートTailstateにおける密度である。また、ドレイン電流特性に対するドナー型欠陥のテールステートTailstateの影響は小さいため、それに関する項はここでは無視している。なお、Nddは正に帯電したドナー型欠陥のディープステートDeepstateにおける密度などは、適宜Nddは正に帯電したドナー型欠陥Deepstateの密度のように記載する。また、ディープステートDeepstate及びテールステートTailstateについての説明は後記する。ここで、ホール密度p及び電子密度nは、それぞれ式3及び式4のように与えられる。ここで、p0及びn0は、それぞれ、フラットバンド条件における半導体膜SCのホール密度及び電子密度であり、βは熱電圧の逆数である。ここで、β=q/kTであり、kはボルツマン定数、Tは絶対温度である。また、フラットバンド条件における半導体膜SCのホール密度p0及び電子密度n0は、それぞれ、式5及び式6のように与えられる。ここで、niは真性キャリア密度、Eiは真性フェルミ準位、Efはフラットバンド条件でのフェルミ準位である。また、本実施形態における計算方法では、酸素欠損や不純物水素などに由来する実効的なドナー密度Ndは、ポテンシャルφに依存せずに、熱処理の温度や熱処理の雰囲気例えば、窒素ガス雰囲気、大気などなどの製造プロセスによって定められる所定値をとるものと近似する。この所定値としては、実験結果に基づいて定められる経験値を固有パラメータとして用いることができる。次に、キャリアを捕獲する欠陥の密度について詳しく説明する。図2はバンドギャップ中のドナー型欠陥Deepstateとアクセプタ型欠陥DeepstateTailstateの状態密度を表わした図である。なお、Deepstateとは、価電子帯上端のエネルギーEvと伝導帯下端のエネルギーEcとの間のエネルギー状態において、中央部のエネルギー状態をいうものである。また、Tailstateとは、前記したエネルギー間で、価電子帯上端のエネルギーEvの近傍又は伝導帯下端のエネルギーEcの近傍のエネルギー状態をいうものである。ここで、ドナー型欠陥Deepstateの状態密度gddは、バンドギャップ中のエネルギーEの関数として、式7のように与えられる。ここで、gdd0は価電子帯上端のエネルギーEvでのドナー型欠陥Deepstateの状態密度である。また、Eddはドナー型欠陥Deepstateの状態密度分布の傾きの逆数で、Edd>kTである。なお、kTは、室温で26meVである。また、正に帯電したドナー型欠陥Deepstateの密度Nddは、式8に示すように、欠陥準位の占有確率をfEとして、式7に1-fEを掛けて、価電子帯上端のエネルギーEvから伝導帯下端のエネルギーEcまで積分することにより求めることができる。なお、欠陥準位の占有確率fEは、式9のように与えられる。ここで、Efeはフェルミ準位である。次に、式8の積分計算は数値的に行う必要があるが、Edd>kTであることを考慮することにより、解析的な近似解が得ることができる。この近似解の導出について説明する。まず、式8に式7及び式9を代入し、積分範囲の上端を伝導帯下端のエネルギーEcから無限大に変えることで、近似式である式A1が得られる。ここで、式A2のように、z、αをおくと、式A1は、式A3のように表すことができ、更に式A4のように近似することができる。ここで、α>1Edd>kTのとき、式A5の関係が成立するから、式A4は、式A6のようになる。ここで、式A6に、式A7に示した関係式を代入することで、式A8が得られる。また、式A9に示すように、式A8において、ポテンシャルφ=0とした場合が、半導体膜SCのフラットバンド条件での正に帯電したドナー型欠陥Deepstateの密度Ndd0である。従って、式A9を用いることにより、式A8は式10のように表すことができる。本実施形態では、式8に示した正に帯電したドナー型欠陥Deepstateの密度Nddの近似式として、式10を用いるものである。また、アクセプタ型欠陥Deepstateの状態密度gadは、式11のように与えられる。ここで、gad0は伝導帯下端のエネルギーEcでのアクセプタ型欠陥Deepstateの状態密度、Eadはアクセプタ型欠陥Deepstateの状態密度分布の傾きの逆数であり、Ead>kTである。また、負に帯電したアクセプタ型欠陥Deepstateの密度Nad-は、式12に示すように、式11に欠陥準位の占有確率fEを掛けて、価電子帯上端のエネルギーEvから伝導帯下端のエネルギーEcまで積分することにより求めることができる。式8に示した積分計算と同様に、式12の積分計算も数値的に行う必要があるが、Ead>kTであることを考慮することにより、解析的な近似解を得ることができる。この近似解の導出について説明する。まず、式12に式9及び式11を代入することで、式B1が得られ、更に、積分範囲の下端を価電子帯上端のエネルギーEvからマイナス無限大に変えることで、近似式である式B2が得られる。ここで、式B3に示すように、z、αをおくと、式B2は、式B4のように表すことができ、更に、積分範囲の上端を無限大に変えることで、近似式である式B5が得られる。なお、式B3のz及びαは、前記した式A2のz及びαとは異なるものである。ここで、α>1Ead>kTのとき、式B6の関係が成立するから、式B5は、式B7のようになる。ここで、式B7に、式B8に示した関係式を代入することで、式B9が得られる。また、式B10に示すように、式B9において、ポテンシャルφ=0とした場合が、半導体膜SCのフラットバンド条件での負に帯電したアクセプタ型欠陥Deepstateの密度Nad0-である。従って、式B10を用いることにより、式B9は式13のように表すことができる。本実施形態では、式12に示した負に帯電したアクセプタ型欠陥Deepstateの密度Nad-の近似式として、式13を用いるものである。また、アクセプタ型欠陥Tailstateの状態密度gatは、式14のように与えられる。ここで、gat0は伝導帯下端でのアクセプタ型欠陥Tailstateの状態密度、Eatはアクセプタ型欠陥Tailstateの状態密度分布の傾きの逆数であり、Eat<kTである。また、負に帯電したアクセプタ型欠陥Tailstateの密度Nat-は、式15に示すように、式14に、式9に示した欠陥準位の占有確率fEを掛けて、価電子帯上端のエネルギーEvから伝導帯下端のエネルギーEcまで積分することにより求めることができる。式8及び式12に示した積分計算と同様に、式15の積分計算も数値的に行う必要があるが、Eat<kTであることを考慮することにより、解析的な近似解を得ることができる。この近似解の導出について説明する。まず、式15に式9及び式14を代入することにより式C1が得られ、更に、積分範囲の下端を価電子帯上端のエネルギーEvからマイナス無限大に変えることで、近似式である式C2が得られる。ここで、アクセプタ型欠陥のTailstateの状態密度は、伝導帯下端のエネルギーEcの近くでのみ高い値をとるので、式C2の積分を行う際は、式9で表わされる占有確率fEを式C3のように近似することができる。従って、式C2は、更に、式C4に示すように近似でき、その結果として式C5が得られる。ここで、式C5に式C6の関係式を代入することで、式C7が得られ、更に、変形すると式C8が得られる。また、式C9に示すように、式C8において、ポテンシャルφ=0とした場合が、半導体膜SCのフラットバンド条件での負に帯電したアクセプタ型欠陥Tailstateの密度Nat0-である。従って、式C9を用いることにより、式C8は式16のように表すことができる。本実施形態では、式15に示した負に帯電したアクセプタ型欠陥Tailstateの密度Nat-の近似式として、式16を用いるものである。[フラットバンド条件でのフェルミ準位の計算]次に、半導体膜SCの電気的中性条件に基づいて、フラットバンド条件でのフェルミ準位Efを計算するプロセスについて説明する。ここで、図3を参照して、フラットバンド条件について説明する。フラットバンド条件とは、図3に示すように、TFTのエネルギーバンド図において、半導体膜SCにおけるエネルギーバンドが曲がらず、フラットになる条件のことである。ゲート電極Gである金属の仕事関数と半導体膜SCの仕事関数とが等しく、かつ、ゲート絶縁膜IN中に電荷が存在しない場合、フラットバンド条件においては、ゲート電極Gである金属のフェルミ準位Efmと、半導体膜SCのフェルミ順位Efsとが等しくなる。また、ゲート電極Gである金属の仕事関数と半導体膜SCの仕事関数との間に差がある場合や、ゲート絶縁膜IN中に電荷がある場合に、これらによって生じる半導体膜SC中のエネルギーバンドの曲がりを補償して、エネルギーバンドをフラットにするのに必要なゲート電圧Vgがフラットバンド電圧Vfbである。フェルミ準位Efを計算するプロセスについて説明を続ける。式2に、式3、式4、式10、式13及び式16を代入して、フラットバンド条件φ=0において、半導体膜SCにおける電気的中性条件であるρ=0とすることで、式17が得られる。そして、式17に、式5、式6、式A9、式B10及び式C9を代入すると、式18が得られる。ここで、価電子帯上端のエネルギーEvでのドナー型欠陥Deepstateの状態密度gdd0、ドナー型欠陥Deepstateの状態密度分布の傾きの逆数Edd、伝導帯下端のエネルギーEcでのアクセプタ型欠陥Deepstateの状態密度gad0、アクセプタ型欠陥Deepstateの状態密度分布の傾きの逆数Ead、伝導帯下端のエネルギーEcでのアクセプタ型欠陥Tailstateの状態密度gat0、アクセプタ型欠陥Tailstateの状態密度分布の傾きの逆数Eat、実効的なドナー密度Nd、真性キャリア密度ni、真性フェルミ準位Ei、価電子帯上端のエネルギーEv及び伝導帯下端のエネルギーEcは、デバイスの設計値であるデバイスパラメータ又は用いる材料に固有の固有パラメータとして与えられる。また、絶対温度Tは、任意の値例えば、300Kを設定することができる。従って、式18において未知数はフェルミ準位Efのみである。そこで、フェルミ準位Efの方程式である式18について、例えば、反復計算を用いた求根アルゴリズムであるニュートン法や二分法などの公知の手法により数値解析することで、フラットバンド条件でのフェルミ準位Efを算出することができる。[フラットバンド条件での電荷担体密度の計算]次に、式18から算出したフェルミ準位Efを、式5、式6、式A9、式B10及び式C9に代入することで、半導体膜SCのフラットバンド条件での電荷担体密度として、ホール密度p0、電子密度n0、正に帯電したドナー型欠陥Deepstateの密度Ndd0、負に帯電したアクセプタ型欠陥Deepstateの密度Nad0-、負に帯電したアクセプタ型欠陥Tailstateの密度Nat0-が得られる。そして、これらの電荷担体密度を用いて、ポテンシャル分布の計算を行う。[ポテンシャル分布の計算]式1に示したポアソン方程式は、差分化することで、例えば、直接法であるガウスの消去法や、反復法であるヤコビ法などの公知の手法を用いた数値解析によって、その解を求めることができる。これによって、x方向深さ方向のポテンシャル分布の算出を行うことができる。ここで、差分化するために、半導体膜SCにおいて、数値解析をする際に、例えば等間隔メッシュを仮定して、そのメッシュ幅をΔxとして、ポテンシャル分布φxを、Δx単位で離散化した数値関数として取り扱うこととする。その結果、数値解析によって、ポテンシャル分布φxは、{φ0,φΔx,φ2Δx,,φtsc}という数値関数数列として算出される。ここで、図4を参照して、ポアソン方程式を解く際の境界条件について説明する。まず、ゲート電極Gにおけるポテンシャルφは、ゲート-ソース間電圧Vgsとフラットバンド電圧Vfbとの差Vgs-Vfbとする。また、ゲート絶縁膜INと半導体膜SCとの界面x=0において、電束密度が連続となるようにする。更にまた、x>tscとなる領域、すなわち半導体膜SCの上面側図1参照に、十分に厚い絶縁膜層があるものと仮定し、x=tscにおいて電界Eがほぼゼロとなるようにする。[キャリア密度分布の計算]半導体膜SC中のキャリア密度分布は、ポアソン方程式を解いて得られるポテンシャル分布から計算することができる。式4において、位置xにおけるポテンシャルをφxとすると、位置xにおけるキャリア密度電子密度nxは、式19で与えられる。[キャリア面密度の計算]キャリア面密度Nは、式20に示すように、キャリア密度nxを、厚さ方向にx=0からx=tscまで積分することにより算出することができる。実際には、ポテンシャル分布は数値計算より得られるので、式20における積分は解析的には行うことができない。従って、半導体膜SCにおいて、数値計算をする際に等間隔メッシュを仮定して、そのメッシュ幅をΔxとすると、キャリアの面密度Nは、式21のようにして算出することができる。[ドレイン電流の計算]チャネル長Lが長く、また、ドレイン-ソース間電圧Vdsが小さいときは、チャネル方向y方向のキャリア密度分布は一定であると近似することができる。従って、ドレイン電流Idは、式20または式21によって算出されるキャリア面密度Nを用いて、式23のように、キャリア面密度Nに、移動度μ、電気素量q、ドレイン-ソース間電圧Vds及びチャネル幅Wとチャネル長Lとの比W/Lを乗じることで算出することができる。以上の計算プロセスにより、ドレイン電流Idを算出することができる。また、このドレイン電流Idを算出の際に設定するゲート電圧Vgの値を、様々に変えて、対応するドレイン電流Idを算出することにより、ドレイン電流Idのゲート電圧依存性ドレイン電流特性を計算することができる。なお、ゲート電圧Vgの値は、ドレイン電流計算プロセスにおいて、ポテンシャル分布φxを計算する際の境界条件を定めるために用いられる。すなわち、ゲート電極Gにおけるポテンシャルφ=Vgs-Vfb=Vg-Vs-Vfbを算出するために用いられる。次に、図5を参照適宜図1参照して、前記した本発明におけるドレイン電流の計算方法を用いて、ドレイン電流のシミュレーションを行うドレイン電流のシミュレーション装置以下、適宜シミュレーション装置というについて説明する。[シミュレーション装置の構成]図5に示すように、本実施形態におけるシミュレーション装置ドレイン電流のシミュレーション装置1は、デバイスパラメータ入力手段10、フェルミ準位演算手段11、電荷担体密度演算手段12、計算範囲設定手段13、ポテンシャル分布演算手段14、キャリア密度分布演算手段15、キャリア面密度演算手段16、ドレイン電流演算手段17、パラメータ記憶手段18、電荷担体密度記憶手段19及びドレイン電流記憶手段20を備えて構成されている。なお、シミュレーション装置1は、専用のハードウェアによって構成することもできるが、パソコンパーソナルコンピュータなどの一般的なコンピュータに、ドレイン電流を計算するための前記した各手段を実現するプログラムドレイン電流のシミュレーションプログラムを実行させることによって実現することができる。本実施形態は、パソコンにドレイン電流のシミュレーションプログラムを実行させてドレイン電流のシミュレーション装置1を実現するものである。以下、各手段について詳細に説明する。デバイスパラメータ入力手段10は、不図示のキーボードなどの入力手段を介して、ドレイン電流Idの計算に必要なデバイスの構成や特性値を示すパラメータであるデバイスパラメータを入力するものである。デバイスパラメータ入力手段10は、入力したデバイスパラメータを、パラメータ記憶手段18に記憶する。入力するデバイスパラメータとしては、半導体膜SCの厚さtsc、ゲート絶縁膜INの厚さtin、チャネル長L、チャネル幅W、価電子帯上端のエネルギーEvでのドナー型欠陥Deepstateの状態密度gdd0、ドナー型欠陥Deepstateの状態密度分布の傾きの逆数Edd、伝導帯下端のエネルギーEcでのアクセプタ型欠陥Deepstateの状態密度gad0、アクセプタ型欠陥Deepstateの状態密度分布の傾きの逆数Ead、伝導帯下端のエネルギーEcでのアクセプタ型欠陥の状態密度Tailstategat0、アクセプタ型欠陥Tailstateの状態密度分布の傾きの逆数Eat、フラットバンド電圧Vfb及び実効的なドナー密度Ndが挙げられる。また、本実施形態では、半導体膜SCについての真性フェルミ準位Ei、真性キャリア密度ni、価電子帯上端のエネルギーEv、伝導帯下端のエネルギーEc、移動度μ、誘電率εsc及びゲート絶縁膜INの誘電率εinは、用いる材料に固有の固有パラメータとして、固定値を予めパラメータ記憶手段18に記憶しておく。更に、計算条件の一つであるソース電圧Vsは、例えば、予め定められた値例えば、0[V]を、パラメータ記憶手段18に記憶しておく。更にまた、ドレイン電流Idの計算に用いられるソース電圧Vdまたはドレイン-ソース間電圧Vdsは、例えば、予め定められた値例えば、1[V]を、パラメータ記憶手段18に記憶しておく。以下、デバイスパラメータ、固有パラメータなどを合わせて、適宜デバイスパラメータ等という。また、デバイスパラメータ入力手段10は、デバイスパラメータを、前記したキーボードのほか、光ディスクや磁気ディスク、フラッシュメモリなどの記憶媒体を介して入力するようにしてもよいし、LANLocalAreaNetworkなどの通信回線を介して入力するようにしてもよい。フェルミ準位演算手段11は、パラメータ記憶手段18に記憶されているデバイスパラメータ等を用いて、半導体膜SCのフラットバンド条件でのフェルミ準位Efを算出し、算出したフェルミ準位Efを電荷担体密度演算手段19に出力するものである。具体的には、フェルミ準位演算手段11は、前記した式18にデバイスパラメータ等を代入し、式18をニュートン法や二分法などにより数値解析することによって、半導体膜SCのフェルミ準位Efを算出する。電荷担体密度演算手段12は、フェルミ準位演算手段11から入力したフェルミ準位Efを用いて、半導体膜SCのフラットバンド条件における正に帯電したドナー型欠陥Deepstateの密度Ndd0、負に帯電したアクセプタ型欠陥Deepstateの密度Nad0-、負に帯電したアクセプタ型欠陥Tailstateの密度Nat0-、ホール密度p0及び電子密度n0を算出し、算出したこれらの電荷担体密度を電荷担体密度記憶手段19に記憶する。具体的には、電荷担体密度演算手段12は、フェルミ準位Efを前記した式5、式6式A9、式B10及び式C9、に代入することで、半導体膜SCのフラットバンド条件における、それぞれ、ホール密度p0、電子密度n0、正に帯電したドナー型欠陥Deepstateの密度Ndd0、負に帯電したアクセプタ型欠陥Deepstateの密度Nad0-及び負に帯電したアクセプタ型欠陥Tailstateの密度Nat0-を算出する。なお、これらの電荷担体密度の算出にデバイスパラメータ等が必要な場合は、電荷担体密度演算手段12は、適宜にパラメータ記憶手段18に記憶されているデバイスパラメータ等を参照する。計算範囲設定手段13は、ポアソン方程式を解いてポテンシャル分布を計算する際の、ゲート電圧Vgの範囲を不図示のキーボードなどを介して入力し、ポテンシャル分布を計算する際に、入力したゲート電圧Vgの範囲における様々なゲート電圧Vgを計算条件として設定するものである。計算範囲設定手段13は、ゲート電圧Vgを計算条件として、ポテンシャル分布演算手段14に設定する。具体的には、計算範囲設定手段13は、ゲート電圧Vgの設定範囲として、ゲート電圧の初期値V0と、ゲート電圧の最大値Vmaxと、ゲート電圧を変化させる間隔ΔVとを入力する。そして、計算範囲設定手段13は、入力した初期値V0と、最大値Vmaxと、間隔ΔVとに基づいて、順次、V0,V0ΔV,V02×ΔV,,Vmaxをゲート電圧Vgとしてポテンシャル分布演算手段14に設定する。ポテンシャル分布演算手段14は、電荷担体密度記憶手段19に記憶されている電荷担体密度及びパラメータ記憶手段18に記憶されているデバイスパラメータ等に基づいて、計算範囲設定手段13により設定されたゲート電圧Vgにおける半導体膜SCの深さ方向のポテンシャル分布φxを算出し、算出したポテンシャル分布φxをキャリア密度分布演算手段15に出力するものである。具体的には、ポテンシャル分布演算手段14は、電荷担体密度として正に帯電したドナー型欠陥Deepstateの密度Ndd0、負に帯電したアクセプタ型欠陥Deepstateの密度Nad0-、負に帯電したアクセプタ型欠陥Tailstateの密度Nat0-、ホール密度p0及び電子密度n0と、必要なデバイスパラメータ等と、計算条件であるゲート電圧Vgとを用いて式1を計算する。このとき式2から式4、式10、式13及び式16も利用する。更に、式1に示したポアソン方程式を差分化し、この差分化したポアソン方程式を、ガウスの消去法やヤコビ法などにより数値解析することによって、ポテンシャル分布φxを算出する。ここで、ポテンシャル分布演算手段14は、ゲート電極Gにおけるポテンシャルφ-tinが、ゲート-ソース間電圧VgsVgs=Vg-Vsとフラットバンド電圧Vfbとの差Vgs-Vfbに等しいことを境界条件として、ポテンシャル分布φxを算出する。キャリア密度分布演算手段15は、式19に、ポテンシャル分布演算手段14から入力したポテンシャル分布φx、電荷担体密度記憶手段19に記憶されている電子密度n0及びパラメータ記憶手段18に記憶されているデバイスパラメータ等を代入して、キャリア密度分布電子密度分布nxを算出する。キャリア密度分布演算手段15は、算出したキャリア密度分布nxを、キャリア面密度演算手段16に出力する。キャリア面密度演算手段16は、キャリア密度分布演算手段15から入力したキャリア面密度nxを、式20に従って、半導体膜SCの深さ方向の全範囲である下端x=0から上端x=tscまで積分することでキャリア面密度Nを算出する。具体的には、キャリア面密度演算手段16は、式21に示したように、メッシュ幅をΔxとして数値積分によりキャリア面密度Nを算出する。キャリア面密度演算手段16は、算出したキャリア面密度Nをドレイン電流演算手段17に出力する。ドレイン電流演算手段17は、キャリア面密度演算手段16から入力したキャリア面密度Nと、パラメータ記憶手段18に記憶されているデバイスパラメータ等を、式23に代入して、ドレイン電流Idを算出する。ドレイン電流演算手段17は、算出したドレイン電流Idを、計算条件であるゲート電圧Vgに対応付けて、ドレイン電流記憶手段20に記憶する。なお、ドレイン電流演算手段17は、ドレイン電流Idを、ゲート電圧Vgに代えて、ゲート-ソース間電圧Vgsに対応付けてドレイン電流記憶手段20に記憶するようにしてもよい。パラメータ記憶手段18は、デバイスパラメータ入力手段10が入力したデバイスパラメータである半導体膜SCの厚さtsc、ゲート絶縁膜INの厚さtin、チャネル長L、チャネル幅W、価電子帯上端のエネルギーEvでのドナー型欠陥Deepstateの状態密度gdd0、ドナー型欠陥Deepstateの状態密度分布の傾きの逆数Edd、伝導帯下端のエネルギーEcでのアクセプタ型欠陥Deepstateの状態密度gad0、アクセプタ型欠陥Deepstateの状態密度分布の傾きの逆数Ead、伝導帯下端のエネルギーEcでのアクセプタ型欠陥Tailstateの状態密度gat0、アクセプタ型欠陥Tailstateの状態密度分布の傾きの逆数Eat、フラットバンド電圧Vfb及び実効的なドナー密度Ndを記憶するものである。また、パラメータ記憶手段18は、他のパラメータである半導体膜SCについての真性フェルミ準位Ei、真性キャリア密度ni、価電子帯上端のエネルギーEv、伝導帯下端のエネルギーEc、移動度μ、誘電率εsc及びゲート絶縁膜INの誘電率εinを、用いる材料に固有の固有パラメータとして、それぞれに対応する固有値を予め記憶することとする。また、パラメータ記憶手段18は、他の計算条件であるソース電圧Vs及び絶対温度Tとして、それぞれ予め定められた値を予め記憶することとする。更にまた、定数であるボルツマン定数k及び電気素量qを予め記憶することとする。パラメータ記憶手段18に記憶されているデバイスパラメータ等は、フェルミ準位演算手段11、電荷担体密度演算手段12、ポテンシャル分布演算手段14、キャリア密度分布演算手段15、キャリア面密度演算手段16及びドレイン電流演算手段17によって、適宜参照される。電荷担体密度記憶手段19は、電荷担体密度演算手段12によって算出された電荷担体密度である、正に帯電したドナー型欠陥Deepstateの密度Ndd0、負に帯電したアクセプタ型欠陥Deepstateの密度Nad0-、負に帯電したアクセプタ型欠陥Tailstateの密度Nat0-、ホール密度p0及び電子密度n0を記憶するものである。これらのデータは、ポテンシャル分布演算手段14、及びキャリア密度分布演算手段15によって参照される。ドレイン電流記憶手段20は、ドレイン電流演算手段17によって算出されたドレイン電流Idを、ドレイン電流Idの計算条件であるゲート電圧Vgに対応付けて記憶するものである。ドレイン電流記憶手段20に記憶されたドレイン電流Idは、例えば、TFTの特性値である閾値電圧Vthやサブスレッショールド係数S値などの計算のために利用される。また、不図示のグラフ描画手段によって、コンピュータに接続された表示手段や印刷手段に出力され、ドレイン電流特性としてグラフ表示することもできる例えば、図7及び図8参照。なお、本実施形態では、デバイスパラメータ入力手段10で入力したデバイスパラメータをパラメータ記憶手段18に一旦記憶して、フェルミ準位演算手段11などの演算手段によって適宜読み出されるようにしたが、デバイスパラメータ入力手段10は、入力したデバイスパラメータを直接に必要とする演算手段に出力するようにしてもよい。また、固有パラメータは、デバイスパラメータとともにデバイスパラメータ入力手段10によって入力するようにしてもよい。更にまた、計算条件の一つであるソース電圧Vsは、デバイスパラメータ入力手段10又は計算範囲設定手段13によって入力するようにしてもよい。また、本実施形態では、電荷担体密度演算手段12で算出した正に帯電したドナー型欠陥Deepstateの密度Ndd0などの電荷担体密度を、電荷担体密度記憶手段19に一旦記憶して、ポテンシャル分布演算手段14などによって適宜読み出されるようにしたが、電荷担体密度演算手段12は、算出したこれらの電荷担体密度を直接にポテンシャル分布演算手段14などに出力するようにしてもよい。[シミュレーション装置の動作]次に、図6を参照適宜図1及び図5参照して、本実施形態におけるドレイン電流のシミュレーション装置1の動作について説明する。まず、シミュレーション装置1は、デバイスパラメータ入力手段10によって、シミュレーション対象となるTFTについてのデバイスパラメータを入力し、パラメータ記憶手段18に記憶するステップS10。次に、シミュレーション装置1は、フェルミ準位演算手段11によって、パラメータ記憶手段18に記憶されているデバイスパラメータ等を用いて、式18により、フラットバンド条件での半導体膜SCのフェルミ準位Efを算出し、算出したフェルミ準位Efを電荷担体密度演算手段12に出力するステップS11。次に、シミュレーション装置1は、電荷担体密度演算手段12によって、フェルミ準位演算手段11により算出されたフェルミ準位Ef及びパラメータ記憶手段18に記憶されているデバイスパラメータ等を用いて、式5、式6式A9、式B10及び式C9により、半導体膜SCのフラットバンド条件における電荷担体密度として、それぞれ、ホール密度p0、電子密度n0、正に帯電したドナー型欠陥Deepstateの密度Ndd0、負に帯電したアクセプタ型欠陥Deepstateの密度Nad0-及び負に帯電したアクセプタ型欠陥Tailstateの密度Nat0-を算出し、算出したこれらの値を電荷担体密度記憶手段19に記憶するステップS12。次に、シミュレーション装置1は、計算範囲設定手段13によって、ポテンシャル分布φxを算出する際の、ゲート電圧Vgの設定範囲を定めるデータとして、ゲート電圧の初期値V0と、ゲート電圧の最大値Vmaxと、ゲート電圧を変化させる間隔ΔVとを、不図示のキーボードなどから入力し、初期値V0をゲート電圧Vgとしてポテンシャル分布演算手段14に設定するステップS13。次に、シミュレーション装置1は、ポテンシャル分布演算手段14によって、電荷担体密度記憶手段19に記憶されている正に帯電したドナー型欠陥Deepstateの密度Ndd0、負に帯電したアクセプタ型欠陥Deepstateの密度Nad0-、負に帯電したアクセプタ型欠陥Tailstateの密度Nat0-、ホール密度p0、電子密度n0、及びパラメータ記憶手段18に記憶されているデバイスパラメータ等を用いて、式1に示したポアソン方程式を差分化して、計算範囲設定手段13により設定されたゲート電圧Vgにおけるポテンシャル分布φxを算出し、算出したポテンシャル分布φxをキャリア密度分布演算手段15に出力するステップS14。次に、シミュレーション装置1は、キャリア密度分布演算手段15によって、ポテンシャル分布演算手段14により算出したポテンシャル分布φx、電荷担体密度記憶手段19に記憶されている電荷担体密度及びパラメータ記憶手段18に記憶されているデバイスパラメータ等を用いて、式19により、キャリア密度分布nxを算出し、算出したキャリア密度分布nxを、キャリア面密度演算手段16に出力するステップS15。次に、シミュレーション装置1は、キャリア面密度演算手段16によって、キャリア密度分布演算手段15により算出したキャリア密度分布nx及びパラメータ記憶手段18に記憶されているデバイスパラメータ等を用いて、式20により、キャリア面密度Nを算出し、算出したキャリア面密度Nをドレイン電流演算手段17に出力するステップS16。次に、シミュレーション装置1は、ドレイン電流演算手段17によって、キャリア面密度演算手段16により算出したキャリア面密度N及びパラメータ記憶手段18に記憶されているデバイスパラメータ等を用いて、式23により、ドレイン電流Idを算出し、算出したドレイン電流Idを、計算条件であるゲート電圧Vgに対応付けて、ドレイン電流記憶手段20に記憶するステップS17。次に、シミュレーション装置1は、計算範囲設定手段13によって、計算条件を、次のドレイン電流Idを算出する際のゲート電圧Vgに変更するために、前回のゲート電圧Vgに、計算の間隔ΔVを加算し、ポテンシャル分布演算手段14に設定するステップS18。ここで、シミュレーション装置1は、計算範囲設定手段13によって、ステップS18で条件変更したゲート電圧Vgが、計算範囲の最大値Vmaxより大きいかどうかを判断しステップS19、大きい場合はステップS19でYes、所定の計算範囲におけるドレイン電流Idの計算が終了したため、シミュレーション装置1は、処理を終了する。一方、ステップS18で条件変更したゲート電圧Vgが、計算範囲の最大値Vmax以下の場合はステップS19でNo、シミュレーション装置1は、ステップS14に戻り、ステップS18で設定したゲート電圧Vgについて、ポテンシャル分布演算手段14によるポテンシャル分布φxの算出を繰り返す。また、得られたドレイン電流特性は、例えば、不図示の表示装置にグラフ表示することができる例えば、図7及び図8参照。そして、ドレイン電流特性が所望の特性であるかを、例えば閾値電圧VthやS値を算出して確認し、所望の特性でなければ、ゲート絶縁膜厚tinや半導体膜厚tscなどのデバイスパラメータを変更し、前記した手順を繰り返してドレイン電流特性を計算し、所望のドレイン電流が得られるようにデバイスパラメータを決め、TFTのデバイス構造を決定することができる。次に、本発明の実施形態に係るドレイン電流のシミュレーション装置の実施例について説明する。図7及び図8に、TFTのドレイン電流のゲート電圧依存性の計算結果実線、□、△及び実測値○を示す。半導体膜はIGZO、ゲート絶縁膜はSiO2とし、半導体膜厚tsc、ゲート絶縁膜厚tinを様々に変えて計算及び実測を行った。ここでチャネル長L=80[μm]であり、チャネル幅W=130[μm]である。また、前記したように、TFTの基本特性を評価するために、ドレイン-ソース間電圧Vdsは、1[V]の条件で測定を行った。なお、図7及び図8に示した計算結果では、ゲート絶縁膜厚tin及び半導体膜厚tsc以外は、全て共通のデバイスパラメータを用いて計算を行った。図7において、縦軸はドレイン電流Idを示し、左側に対数スケールLのグラフ、右側にリニアスケールRのグラフを示している。また、横軸は、ゲート-ソース間電圧Vgsを示している。また、図8において、縦軸はドレイン電流Idを対数スケールで示しており、横軸は、ゲート-ソース間電圧Vgsを示している。図7aは、ゲート絶縁膜厚tin=10[nm]、半導体膜厚tsc=30[nm]のときのドレイン電流特性を示している。図7aに示すように、立ち上りが急峻なサブスレッシュホールド係数S値=92[mV/dec]、すなわちS値が小さいを示しており、計算結果は実測値を良好に再現していることが分かる。また、図7bは、ゲート絶縁膜厚tin=100[nm]、半導体膜厚tsc=30[nm]のときの、ドレイン電流特性を示しており、図7aに示した場合に比べてゲート絶縁膜tinが10倍厚いため、立ち上りが緩やかなサブスレッショールド係数S値=339[mV/dec]、すなわちS値が大きいを示している。こうした緩やかなドレイン電流特性も、図7bに示したように、計算結果は実測値○を精度よく再現していることが分かる。ここで、サブスレッシュホールド係数S値の計算方法について説明する。サブスレッシュホールド係数は、ドレイン電流Idが一桁変化するのに必要なゲート電圧Vgゲート-ソース間電圧Vgsの変化量を示すものである。従って、S値は式24のように表すことができる。本実施例では、計算したすべてのゲート-ソース間電圧Vgsゲート電圧Vgについて、隣接するゲート-ソース間電圧のとの差分と、それぞれのドレイン電流Idの間の差分とから、式24に従ってS値を算出し、その中の最小値を、その構造のTFTにおけるS値とした。また、一般的なデスクトップコンピュータインテル社製のCPUCentralProcessingUnitIntelCore2DuoE8400300GHzを搭載を用いて計算した際に、本発明のシミュレーション方法での計算時間は、図7に示した半導体膜厚tsc=30[nm]のTFTにおいて、半導体膜SC中におけるメッシュのサイズをΔx=0.5[nm]とした場合、250点のゲート電圧Vgについて計算に要した時間は10秒程度であった。通常、市販の二次元デバイスシミュレータ例えば、SILVACO社の二次元デバイスシミュレータATLASを用いた際のドレイン電流特性の計算時間は、数分から数十分であることから、本発明のシミュレーション方法による計算は、十分に高速であり、かつ高精度であることが分かる。以上から、本発明のシミュレーション方法により、半導体膜SC中にキャリアを捕獲する欠陥を含む蓄積型のTFTにおいて、高速かつ高精度なドレイン電流Idの計算が実現されていることが分かる。図8は、TFTのドレイン電流特性の半導体膜厚tscの依存性の計算結果である。図8aは、ゲート絶縁膜厚tin=10[nm]の場合の計算結果であり、半導体膜厚tscを10[nm]、30[nm]及び50[nm]とし、他のパラメータは、図7に示した計算に用いたものと同じものを用いている。同様に、図8bは、ゲート絶縁膜厚tin=100[nm]の場合の計算結果であり、他のパラメータは、図8aに示した計算に用いたものと同じものを用いている。なお、本実施例においては、閾値電圧Vthは、ドレイン電流Id=10-7[A]となるゲート電圧Vgであると定義する。図8に示したように、半導体膜SCの膜厚が薄くなるにつれて、グラフの立ち上りが急峻になるためS値は小さくなり、また閾値電圧Vthも小さくなることが分かる。また、図8bに示したように、ゲート絶縁膜INが厚い方tin=100[nm]が、図8aに示したように、ゲート絶縁膜INが薄い方tin=10[nm]よりも、ドレイン電流特性の半導体膜厚tscの依存性が大きく、ゲート絶縁膜厚tinの違いにより、S値や閾値電圧Vthの半導体膜厚tscの依存性が大きく異なることが分かる。以上に示したように、ゲート絶縁膜厚tinや半導体膜厚tscなどのデバイスパラメータを変更することで、ドレイン電流特性は大きく変わり、それにより、S値や閾値電圧Vthの値が変化する。本発明によるドレイン電流のシミュレーション方法を用いることで、所望のドレイン電流特性が得られるように、膜厚などのデバイスパラメータを決定することができ、これにより、TFTの構造設計が可能となる。"