一導電型の炭化珪素半導体基板表面の他導電型領域と、該他導電型領域表面に選択的に形成される一導電型の領域と、前記他導電型領域と一導電型の領域を貫通するトレンチと、該トレンチにゲート酸化膜を介して形成されるポリシリコンゲート電極を備え、前記トレンチの側壁の他導電型領域がチャネル反転層であり、前記トレンチの側壁に接する前記ゲート酸化膜と前記チャネル反転層表面との間に他導電型シリコン半導体層が形成されるMOSゲート型炭化珪素半導体装置であって、前記他導電型シリコン半導体層が、前記炭化珪素半導体基板表面へのアモルファスシリコン層の形成工程と、形成された前記アモルファスシリコン層をポリシリコンに変換するためのレーザー照射工程とにより形成され、前記レーザー照射工程は、レーザー光を前記アモルファスシリコン層に対して前記MOSゲート型炭化珪素半導体装置のチャネル電流が流れる方向と交差しない方向へスキャンすることを特徴とするMOSゲート型炭化珪素半導体装置の製造方法。請求項1記載のMOSゲート型炭化珪素半導体装置の製造方法であって、さらに前記ゲート酸化膜は他導電型シリコン半導体層の熱酸化により形成されることを特徴とするMOSゲート型炭化珪素半導体装置の製造方法。請求項1記載のMOSゲート型炭化珪素半導体装置の製造方法であって、さらに前記ゲート酸化膜は堆積シリコン酸化膜により形成されることを特徴とするMOSゲート型炭化珪素半導体装置の製造方法。しかしながら、前記特許文献2に記載の発明においては、プレーナーゲート構造であるため、炭化珪素層とシリコン層をそれぞれn型化またはp型化する場合、それぞれ材料が異なれば、不純物元素も異なるので、プロセスが複雑化する問題がある。特許文献3、4に記載の発明においては、炭化珪素結晶とシリコン結晶またはポリシリコンとを組み合わせた高耐圧のスイッチング素子であるが、そもそも炭化珪素結晶の中にp型領域を持たず、オフ状態を維持する機構およびオン状態を実現する機構とも、通常のMOSFETとは異なる。むしろ、ホットエレクトロントランジスタに近い動作原理である。すなわち、オフ状態において導通を妨げるものは、ヘテロ構造に起因するバンド構造の不連続性であり、前記特許文献3に記載の図7bの符号70で示すエネルギー障壁、あるいは前記特許文献4に記載の図2、図3他に示されたエネルギー障壁に頼るものである。これ以外に、導通を妨げるものはない。このような、ヘテロ界面におけるバンドの不連続性に起因するエネルギー障壁を使ってスイッチングする方式は、低容量のLSIやMPUなど高速動作を要求される電算機向けのスイッチング素子には向いているが、高耐圧デバイスには一般に不向きである。また、オン状態においては、前記特許文献3に記載の図7cや前記特許文献4に記載の図6に示されているように、トンネル効果を使って電流を流す仕組みになっている。一般に、トンネル効果を使って大電流を流すと、発熱および、伝導電子あるいは伝導正孔のもつ運動量によってトンネル障壁が破壊され、すなわちヘテロ界面が物理的に破壊されやすいことは良く知られている。なお、前記特許文献4に記載の図9にはp型領域20が見られるが、該領域の役割は、通常のMOSFETにおけるp型well領域の役割とはまったく違う。スイッチング動作の基本になる機構は前述のとおり、エネルギー障壁によるものであり、やはり、このようなスイッチングを電力用半導体で行うのは、破壊しやすいため適当ではなく、技術分野が異なると考えられる。本発明は、以上述べた問題点に鑑みてなされたものであり、本発明の目的は、チャネル移動度を大きくし、チャネル抵抗を低減できるMOSゲート型炭化珪素半導体装置およびその製造方法の提供である。特許請求の範囲の請求項1記載の本発明によれば、前記目的は、一導電型の炭化珪素半導体基板表面の他導電型領域と、該他導電型領域表面に選択的に形成される一導電型の領域と、前記他導電型領域と一導電型の領域を貫通するトレンチと、該トレンチにゲート酸化膜を介して形成されるポリシリコンゲート電極を備え、前記トレンチの側壁の他導電型領域がチャネル反転層であり、前記トレンチの側壁に接する前記ゲート酸化膜と前記チャネル反転層表面との間に他導電型シリコン半導体層が形成されるMOSゲート型炭化珪素半導体装置であって、前記他導電型シリコン半導体層が、前記炭化珪素半導体基板表面へのアモルファスシリコン層の形成工程と、形成された前記アモルファスシリコン層をポリシリコンに変換するためのレーザー照射工程とにより形成され、前記レーザー照射工程は、レーザー光を前記アモルファスシリコン層に対して前記MOSゲート型炭化珪素半導体装置のチャネル電流が流れる方向と交差しない方向へスキャンすることを特徴とするMOSゲート型炭化珪素半導体装置の製造方法とすることにより、達成される。特許請求の範囲の請求項2記載の本発明によれば、さらに前記ゲート酸化膜は他導電型シリコン半導体層の熱酸化により形成される請求項1記載のMOSゲート型炭化珪素半導体装置とすることが好ましい。特許請求の範囲の請求項3記載の本発明によれば、さらに前記ゲート酸化膜は堆積シリコン酸化膜により形成される請求項1記載のMOSゲート型炭化珪素半導体装置とすることが好適である。本発明によれば、チャネル移動度を大きくし、チャネル抵抗を低減できるMOSゲート型炭化珪素半導体装置の製造方法を提供できる。図1~図12は本発明にかかるSiC-MOSFETの製造工程図である。図13、14は本発明にかかる、異なるSiC-MOSFETの製造工程図である。図15はレーザースキャンによるポリシリコン化を示す要部拡大斜視図である。図16は本発明にかかる横型MOSFETの半導体基板の要部断面図である。図17は従来の炭化珪素UMOSFETのセル部分の断面図である。本発明にかかる実施例の説明に先立って、比較のため、まず、従来のトレンチゲート構造を持つ炭化珪素UMOSFETトレンチゲート型MOSFETについて、その製造方法を簡単に説明する。前記炭化珪素UMOSFETのセル部分の断面図を図17に示す。n型低抵抗基板101上にn型ドリフト層102をエピタキシャル成長させ、さらにp型ベース領域104をエピタキシャル成長させる。その後、窒素Nあるいは燐Pなどのイオン注入によりソース領域105を形成する。その後、ReactiveIonEtching法により、トレンチ108を形成し、そのトレンチ108を覆うようにゲート酸化膜110を形成し、そのゲート酸化膜110上にゲート電極111を堆積させて前記トレンチを埋める。このゲート電極111を層間絶縁膜117で覆った後、p型ベース層104とソース領域105にソース電極118が接触できるように層間絶縁膜117をエッチングして窓明けし、ソース電極118を形成する。最後にドレイン電極119をウェハ裏面に形成してnチャネル型炭化珪素UMOSFETが完成する。以上説明したUMOSFETのように、トレンチゲート型のMOSFETとする理由は、チャネル領域がp型ベース層104のトレンチ108の側面110に沿って形成されるため、抵抗はプレーナーゲート型MOSFETよりJFET抵抗成分などが無くなって小さくなるからである。さらに、JFET抵抗が存在しないので、隣り合わせのp型ベース層3間の距離を小さくできセルピッチを小さくしてセル密度を増すことができ、オン抵抗をプレーナーゲート型MOSFETよりも小さくできるので、好ましく採用されるのである。以上述べたことを踏まえると、特に1~2kV程度の耐圧を持つ電力用トランジスタにおいては、相対的にチャネル抵抗が無視できないためチャネル抵抗をセルの微細化により低減できることの意義が大きいことからも、UMOSFETを前記プレーナーゲート型MOSFETよりも、より好ましい実施形態であると考えられるので、本発明では、最良の実施形態としてUMOSFETを採り上げて、以下、具体的に説明する。以下、本発明にかかる、MOSゲート型炭化珪素半導体装置の製造方法について、図1~図12を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。また、以下の説明では、nチャネル型のトレンチゲート型MOSFET以下、UMOSFETと記載するを例にとるが、n型とp型を入れ換えて、pチャネル型MOSFETとして実施することも可能である。また、後述するようにプレーナーゲート型MOSFETにも適用できる。さらに、図1に示すpウエル領域4の形成とnソース領域5の形成と図2に示すトレンチ8の形成とを、必ずしもこの順序で実施する必要はない。これらの工程の順序は任意に入れ換えて実施して構わない。ただし、順序を入れ換える際、少なくともpウエル領域4はトレンチ8に先立って形成しておく方が、プロセス安定性が高い。以下、炭化珪素結晶の晶態が4Hの場合について、説明するが、晶態6Hを使っても構わない。その場合、面方位を示す指数を読み替えるだけでよい。図1に示すように、11-20面を主表面とする低抵抗のn型4H-炭化珪素基板1の表面領域に、ドリフト領域となる不純物濃度1×1016cm-3のn-型炭化珪素エピタキシャル層2をエピタキシャル成膜により10μmの厚さに形成し、続けて同じくエピタキシャル成膜により不純物濃度2×1017cm-3のn型バッファ領域となる炭化珪素エピタキシャル層3を0.4μmの厚さに、pウエルとなる不純物濃度2×1017cm-3のp型炭化珪素エピタキシャル層4を2μmの厚さに、続いてn型ソース領域となる不純物濃度1×1018cm-3のn型炭化珪素エピタキシャル層5を0.5μmの厚さに形成する。前記炭化珪素エピタキシャル層2~5が形成された基板の表面領域を1100°Cにおいて1時間パイロジェニック酸化し、厚さ30~50nmの保護酸化膜6を形成する。なお、上記工程において、前記炭化珪素エピタキシャル層3~5のいずれかまたは全部を、必ずしもエピタキシャル成膜によらず、イオン注入と活性化アニールによって形成してもよい。実施例1では、すべてをエピタキシャル成膜によって形成したものとして、説明を続ける。続いて、保護酸化膜6の表面領域にAlマスク7を厚さ0.5μmとなるようスパッタ成膜し図1、続いてフォトプロセスでAlをパターニングする図示せず。図2の半導体基板の要部断面図に示すように、このAlマスク7を用い、SF6とO2ガスを用いてICPプラズマエッチングを行い、トレンチ8を形成し、その後Alマスク7と保護酸化膜6を除去する。このとき、トレンチ8の側壁は03-38面またはこれと等価な面方位であることが望ましい。続いて、トレンチ8およびn型炭化珪素エピタキシャル層nソース領域5の主表面に単結晶シリコン層9をヘテロエピタキシーによって形成する。このときの半導体基板の要部断面図を図3に示す。トレンチ8の側壁が03-38面またはこれと等価な面方位である場合、ヘテロエピタキシーによって得られる単結晶シリコン層9の表面は100面となり、高チャネル移動度を有するMOSチャネルの形成に好適である。ここで、単結晶シリコン層9の導電型はp型であり、不純物濃度は目標とするゲートしきい値電圧Vthに合わせて、およそ1×1016cm-3~1×1017cm-3の範囲とするのが適当である。また、シリコン層9の膜厚は、後述するゲート酸化膜10を形成した後に、ゲート酸化膜10を介して、ゲートのオン状態におけるチャネル反転層をちょうど確保できる厚みとするのが適切である。厚すぎてもよくないし、薄すぎてもよくない。チャネル反転層の厚みは通常、10nm程度で、厚くても30nmを超えることはない。一方、ゲート酸化膜10の厚みは50~100nmが一般的である。そこで、最も極端な2つの構成例を考える。ゲート酸化膜を熱酸化法で形成後に残るシリコン層9の厚みを反転層と同程度の厚みの10nmとし、ゲート絶縁膜の厚みを50nmで設計した場合、ゲート酸化前のシリコン層9の厚みは約35nmとなる。一方、ゲート酸化膜形成後に残るシリコン層9の厚みを反転層よりも厚めの30nmとし、ゲート絶縁膜の厚みを100nmで設計した場合、ゲート酸化前のシリコン層9の厚みは約80nmとなる。従って、単結晶シリコン層9の厚みは、最低でおよそ35nm、最高で80nmの範囲に入る。次に、単結晶シリコン層9の表面領域を熱酸化し、ゲート酸化膜10を形成する。ゲート酸化膜10の厚みは、上記のように50~100nmとするのが常識的である。このときの半導体基板の要部断面図を図4に示す。続いて、該ゲート酸化膜10の表面領域に、少なくともトレンチ8を埋め込むだけの厚さに、ドープされたポリシリコンゲート電極11をCVDなどによって全面堆積し、該ポリシリコンゲート電極11をおよそnソース領域5の表面と同じ程度の高さまでエッチバックして、トレンチ8以外の主表面上のゲート電極を除去する。エッチバック方法は、プラズマエッチャーやCDEChemicalDryEtchingによるドライエッチング、あるいは、酸化膜10をストッパとするCMPChemicalMechanicalPolishingによってもよい。前記エッチバック後の半導体基板の要部断面図を図5に示す。次に、図6に示すように、ゲート酸化膜10のうち、ポリシリコン11によって被覆されていない領域をエッチングにより除去する。エッチングはフッ酸系のウェットエッチングによってもよいが、現在では異方性ドライエッチングによる方が、プロセス安定性が優れている。これにより、主表面領域では酸化されずに残った単結晶シリコン層9が表面に露出することになる。続いて、p型の単結晶シリコン層9が形成するチャネル領域とソースn領域5とを電気的に接続するに必要な単結晶シリコン層9のn型化部分の形成のため、レジストマスクパターン12を形成する。ここで、後述するイオン打ち込み工程において単結晶シリコン層9の原子配列が破壊されないよう、主表面上のゲート酸化膜10を前述のようにエッチングで除去せずに、スクリーン酸化膜として残しておいてもよい。この場合は、図6に対応する半導体基板の要部断面図は図7のようになる。この実施例1では、図6に示す工程を採用したものとして、説明を続ける。レジストマスク12および、ゲートポリシリコン11をマスクとして、イオン打ち込み13を行う。このイオン打ち込みは、単結晶シリコン層9の一部をn型に変えるためのものであるから、イオン種はAsまたはPリンまたはSbアンチモンなどを使う。ドーズ量はおよそ1×1015cm-2とするのが適当である。イオン打ち込み工程の様子を図8に示す。これにより、nシリコン領域14が形成され、nソース領域5と電気的に接続される。次に、図示しないマスクを使って、イオン打ち込みを行い、図9に示すように、第二p領域15を形成する。このとき、単結晶シリコン層9をp型にするイオン種はBボロンであり、炭化珪素n型ソース領域5およびpウエル領域4を共にp型にするイオン種はAlが一般的である。これら両方のイオンをそれぞれ、およそ1×1015cm-2のドーズ量で打ち込む必要がある。この工程は、シリコンと炭化珪素という異なる半導体材料に、それぞれ異なる不純物イオンを打ち込むので、工程が煩雑で工程数も増えてしまう。この問題を回避するため、図10に示すように前記第二p領域15に相当する領域のトレンチ16を形成して、これをソースコンタクトに使用してもよい。また、図11のように、表面領域の薄い単結晶シリコン層9のうち、第二p領域15の形成領域に相当する領域だけを除去し、n炭化珪素エピタキシャル層n型ソース領域5を露出させ、このn炭化珪素エピタキシャル層n型ソース領域5を突き抜け、pウエル領域4まで達する第二p領域15を形成してもよい。このようにすれば、第二p領域15形成のためのイオン注入はAlのみ実施すれば済む。この実施例1では、前記図10に示すトレンチ型ソースコンタクト方式を採用したものとする。この後の工程はMOSFETの標準的で、周知の製造工程であるから、説明を省略する。最終的な仕上がりのUMOSFETの半導体基板の要部断面図は図12のようになる。単結晶シリコン層9の役割は、オン状態においてn型ソース領域5から電子電流を受け取り、ゲート酸化膜10に沿ってpベース領域4に形成されたnチャネル領域を介して、n型エピタキシャル層3およびn-型エピタキシャル層ドリフト領域2まで、高移動度を保ったまま電子電流を引き渡すことである。この場合、炭化珪素結晶表面における単結晶シリコン9のヘテロエピタキシー技術による形成工程が最も高度な技術を必要とする。炭化珪素結晶では、シリコン結晶の100面に相当する原子配列をもつ結晶面は03-38面と言われており、トレンチ8の側壁は03-38面またはこれと結晶学的に等価な面方位であることが望ましい。炭化珪素基板1の主面が11-20面であれば、トレンチ8の側壁を該03-38面およびこれと等価な面で構成することは可能である。本発明における特徴的な点は、炭化珪素半導体基板面にシリコンのエピタキシャル成長により形成される領域は、高耐圧を担わない領域であることである。その理由は、シリコンに高耐圧を負担させるような構造であれば、本来、炭化珪素が持っている高いアバランシェ耐圧が無意味なものになってしまうからである。本発明においては、シリコンが使われる領域はソース領域からチャネル領域にかけてであり、これらの領域の電位変動は、通常使用時において約15V、サージ電圧が入っても約70V程度にとどまり、接地電位から100V以上乖離することはほとんどない。従って、一部の構造にシリコンを使ったからと言って、デバイス全体の耐圧が失われることにはならないのである。ただし、6H-SiCの01-14面の表面に単結晶シリコン層9をヘテロエピタキシーによって形成する条件は、現在知られている限り可能であるとしても非常に狭いという報告がICSCRM99において中村等によりなされており、必ずしも、前記実施例1に記載のMOSゲート型炭化珪素半導体装置の製造方法が実生産量産においても問題なく、容易に実施できるとは言い難い面もある。つまり、前記SiC表面へ単結晶シリコン層をヘテロエピタキシーによって形成する条件を、実生産において耐えられる程度の条件とするには、さらにいっそうの改善が求められる必要性も無いとは言えない。その場合は、前記単結晶シリコン層9の代わりに以下に説明する実施例2に記載のアモルファスシリコン層9pを形成し、その後ポリシリコン層に変換させる方法を採用することが好ましい。以下、本発明にかかる、MOSゲート型炭化珪素半導体装置の製造方法の異なる実施例について、図13~図15を用いて詳細に説明する。前記実施例1において、最も高度な技術を要する工程は、炭化珪素結晶表面へのヘテロエピタキシーによる単結晶シリコン層9の形成であると述べた。この実施例2では、シリコン層9を単結晶で形成することを回避し、ポリシリコン層で置き換える場合である。実施例2の製造工程を順を追って説明する。前記図2に示す製造工程までは、前記実施例1と同じである。次に、図13に示すように、前記図2に示す製造工程段階の炭化珪素半導体基板の表面領域に対してp型アモルファスシリコン層9pをCVD法により形成する。このp型アモルファスシリコン層9pの不純物濃度および膜厚は、前記実施例1における単結晶シリコン層9の不純物濃度および膜厚に準拠する。次に、p型アモルファスシリコン層9pに対して、エキシマレーザーまたはパルス変調固体レーザーなどのレーザー光20を照射する。図14Aまたは図14Bに示すように、該レーザー光幅広矢印、以下同じ20を矢印方向21にスキャンする。その結果、アモルファスシリコン層9pはポリシリコン層9pに変換される。このとき、チャネル領域すなわちトレンチ8の側壁におけるレーザー光20のスキャン方向は、電流経路の方向と交差しない平行な方向でなければならない。もし、電流経路に垂直または斜めの方向などのように電流経路の方向に交差する方向にスキャンすると、ポリシリコンの粒塊が電流経路と垂直または斜めの方向に縦長に延びてしまい、チャネル移動度が十分出なくなるので、好ましくない。図15abに示すトレンチの要部斜視図に、トレンチ8内に形成されたアモルファスシリコン9pに対するレーザースキャンにより形成されたポリシリコン粒塊の良い例と悪い例を模式的に示す。図15aは、矢印で示す伝導電子経路21aと平行にポリシリコン粒塊が延びているから、移動度が大幅に落ちることなく、良い例である。しかし、図15bは伝導電子経路21aがポリシリコン粒塊の境界を横切らなければならないので、横切る際にキャリア電子が散乱を受け、移動度が落ちるので、悪い例である。レーザー光20を正しく電流経路21aと交差しないように、平行な方向にスキャン20した場合、ポリシリコン9pの粒塊は電流経路21aに沿って縦長に延びるため、この方向に沿った移動度は現行技術で少なくとも100cm2/Vsを安定的に達成しており、近い将来には400cm2/Vsを達成できる見通しである。この後の工程は、前記実施例1における図4から図12までの工程に準拠し、前記実施例1における単結晶シリコン層9をポリシリコン層9pに読み替えればよい。なお、ポリシリコン層9pの表面領域を熱酸化してゲート酸化膜10を形成すると、該ゲート酸化膜10の耐圧および信頼性は当然ながら単結晶シリコン層を熱酸化した酸化膜に劣り、上回ることはない。従って、特にゲート酸化膜10の膜質を問題とする場合は、前記実施例1でも述べたように、ゲート酸化膜10をシリコンの熱酸化ではなく、HTOHighTemperatureOxide膜などによる堆積型の酸化膜で形成することが好ましい。前記実施例2は、炭化珪素MOSFETのうち、ソースおよびチャネル領域に液晶ディスプレイ向けのTFTThinFilmTransistorを貼り付けた構造と考えることができる。該TFTは、前記実施例1の末尾に述べたように、高耐圧を要求されるものではない。前記実施例1および前記実施例2は、縦型炭化珪素UMOSFETを例にとって説明したが、本発明は、横型MOSFETにも適用可能である。この場合、MOSゲート構造はプレーナーゲート構造となるが、本発明の考え方は、ソース領域から、チャネル領域を介して、ドリフト領域に至る部分だけを、シリコン単結晶またはポリシリコンを利用して電流をバイパスさせるものであるから、本来的にトレンチゲート型であるかどうかには関係せず、横型MOSFETにも適用可能である。本発明の考え方を横型MOSFETに適用した場合の半導体基板の要部断面図の一例を図16に示す。縦型UMOSFETと同じ機能を有する領域には、同じ符号をした。この本発明にかかる横型MOSFETは、トレンチMOSゲート構造ではないこととMOSゲート構造とドレイン電極とが同一基板面側に形成されていることを除けば、縦型MOSFETと同じであり、その製造方法もまた、前記実施例1と従来から良く知られた技術とから類推できるので、記載を省略する。