ワードライン及びビットラインが接続されマトリクス状に配置された複数のメモリセルと、ワードラインを駆動する複数のワードライン駆動部と、電源電圧を昇圧して高電圧を生成する高電圧生成部と、前記複数のメモリセルのうちアクセスに関係のある箇所には高電圧が印加され、アクセスに関係のない箇所には電源電圧が印加されるように制御する高電圧制御部と、を備えることを特徴とする半導体記憶装置。消去中及び書き込み中に高電圧でワードラインを駆動する複数のワードライン駆動部と、消去中に高電圧でコントロールラインを駆動するコントロールライン駆動部と、書き込み中に高電圧でビットラインを駆動するビットライン駆動部とを備え、前記高電圧制御部は、前記複数のワードライン駆動部に印加する電圧を制御する第1の高電圧制御部と、前記コントロールライン駆動部及び前記ビットライン駆動部に印加する電圧を制御する第2の高電圧制御部とを備えることを特徴とする請求項1に記載の半導体記憶装置。前記第1の高電圧制御部は、前記複数のワードライン駆動部のうちアクセスに関係のあるワードライン駆動部には消去中及び書き込み中に高電圧が印加されるように制御し、アクセスに関係のないワードライン駆動部には電源電圧が印加されるように制御し、前記第2の高電圧制御部は、前記コントロールライン駆動部には消去中は高電圧が印加されるとともに書き込み中は電源電圧が印加されるように制御し、前記ビットライン駆動部には消去中は電源電圧が印加されるとともに書き込み中は高電圧が印加されるように制御することを特徴とする請求項2に記載の半導体記憶装置。前記ワードライン駆動部の分割数は2又は4であることを特徴とする請求項2又は3に記載の半導体記憶装置。電源電圧を昇圧して高電圧を生成する高電圧生成ステップと、ワードライン及びビットラインが接続されマトリクス状に配置された複数のメモリセルのうちアクセスに関係のある箇所には高電圧が印加され、アクセスに関係のない箇所には電源電圧が印加されるように制御する高電圧制御ステップと、を備えることを特徴とする半導体記憶装置の高電圧制御方法。近年、メモリセルが大容量化するにつれ、チャージポンプの電流供給能力を十分に大きくする必要が生じている。しかしながら、チャージポンプの電流供給能力を十分に大きくするためには、チャージポンプのキャパシタの容量を大きくする必要があり、回路面積が増加するという問題がある。本発明は、前記課題を解決するためになされたものであり、その目的は、チャージポンプ等の高電圧生成部の回路面積を削減することのできる半導体記憶装置及びその高電圧制御方法を提供することである。前記課題を解決するために、本発明の実施形態における半導体記憶装置は、ワードライン及びビットラインが接続されマトリクス状に配置された複数のメモリセルと、ワードラインを駆動する複数のワードライン駆動部と、電源電圧を昇圧して高電圧を生成する高電圧生成部と、前記複数のメモリセルのうちアクセスに関係のある箇所には高電圧が印加され、アクセスに関係のない箇所には電源電圧が印加されるように制御する高電圧制御部とを備えることを特徴とする。また、本発明の実施形態における半導体記憶装置の高電圧制御方法は、電源電圧を昇圧して高電圧を生成する高電圧生成ステップと、ワードライン及びビットラインが接続されマトリクス状に配置された複数のメモリセルのうちアクセスに関係のある箇所には高電圧が印加され、アクセスに関係のない箇所には電源電圧が印加されるように制御する高電圧制御ステップとを備えることを特徴とする。本発明によれば、複数のメモリセルのうちアクセスに関係のある箇所には高電圧が印加され、アクセスに関係のない箇所には電源電圧が印加される。これにより、チャージポンプ等の高電圧生成部の回路面積を削減することのできる半導体記憶装置及びその高電圧制御方法を提供することが可能である。以下、本発明の実施形態について図面を参照して詳細に説明する。図1は、本発明の実施形態におけるEEPROMの構成を示す図である。この図に示すように、EEPROMは、高電圧発生回路10と、複数のメモリセル21と、X方向デコーダ22と、2つのワードラインドライバ23a及び23bと、Y方向デコーダ24と、カラムラッチ25と、ページバッファ26と、高電圧制御部30とを備えている。高電圧発生回路10には、チャージポンプ11等の高電圧生成部が含まれる。高電圧制御部30には、X方向高電圧制御回路31と、Y方向高電圧制御回路32とが含まれる。チャージポンプ11は、書き込み命令が入力されると、電源電圧V1を昇圧して例えば15V~20V程度の高電圧V2を生成する。生成された高電圧V2は、X方向高電圧制御回路31とY方向高電圧制御回路32とに印加される。複数のメモリセル21は、半導体メモリにおいて情報の最小単位である0又は1から成る1ビットのデータを保持するために必要な回路構成である。ワードライン及びビットラインが接続されマトリクス状に配置されている。X方向デコーダ22は、入力された制御データに応じてメモリセル21のX方向のアドレス制御を行う。X方向とはワードラインの方向である。ワードラインドライバ23a及び23bは、X方向デコーダ22のアドレス制御の結果に基づいてワードラインを駆動する。具体的には、消去中及び書き込み中に高電圧V2でワードラインを駆動するようになっている。Y方向デコーダ24は、入力された制御データに応じてメモリセル21のY方向のアドレス制御を行う。Y方向とはビットラインの方向である。カラムラッチ25及びページバッファ26は、Y方向デコーダ24のアドレス制御の結果に基づいてコントロールライン及びビットラインを駆動する。主に、カラムラッチ25は、消去中に高電圧V2でコントロールラインを駆動し、ページバッファ26は、書き込み中に高電圧V2でビットラインを駆動するようになっている。X方向高電圧制御回路31は、ワードラインに印加する電圧を制御する。具体的には、ワードラインドライバ23a及び23bのうちアクセスに関係のあるワードラインドライバには消去中及び書き込み中に高電圧V2が印加されるように制御する。一方、ワードラインドライバ23a及び23bのうちアクセスに関係のないワードラインドライバには電源電圧V1が印加されるように制御する。Y方向高電圧制御回路32は、コントロールライン及びビットラインに印加する電圧を制御する。具体的には、カラムラッチ25には消去中は高電圧が印加されるとともに書き込み中は電源電圧が印加されるように制御する。また、ページバッファ26には消去中は電源電圧が印加されるとともに書き込み中は高電圧が印加されるように制御する。図2は、メモリセル21の構成を示す図である。この図に示すように、m本のワードラインWL1~WLm、コントロールラインCL1~CLm、ソースラインSL1~SLm、並びに、n本のビットラインBL1~BLnが張り巡らされている。これらの制御ラインには、メモリトランジスタMTと選択用トランジスタSTから成る合計m×n個のメモリセルC11~Cmnが接続されている。より詳細に説明すると、ワードラインWL1には、メモリセルC11~C1nをそれぞれ構成する選択用トランジスタSTのゲートが接続されている。ワードラインWL2~WLmについても同様である。コントロールラインCL1には、メモリセルC11~C1nをそれぞれ構成するメモリトランジスタMTのコントロールゲートが接続されている。コントロールラインCL2~CLmについても同様である。ソースラインSL1には、メモリセルC11~C1nをそれぞれ構成するメモリトランジスタMTのソースが接続されている。ソースラインSL2~SLmについても同様である。ビットラインBL1には、メモリセルC11~Cm1をそれぞれ構成する選択用トランジスタSTのドレインが接続されている。ビットラインBL2~BLnについても同様である。また、各メモリセルC11~Cmnにおいて、選択用トランジスタSTのソースとメモリトランジスタMTのドレインは互いに接続されている。次に、メモリセルCmnに1ビットのデータを書き込む際の動作について説明する。まず、データの書き込みに先立ち、所定のワードラインWLm及びコントロールラインCLmには高電圧V2が印加され、ソースラインSLm及びビットラインBLnには接地電圧が印加される。これにより、選択用トランジスタSTのゲートG及びメモリトランジスタMTのコントロールゲートCGには高電圧V2が印加される。また、選択用トランジスタSTのドレインDS及びメモリトランジスタMTのソースには接地電圧が印加される。従って、メモリトランジスタMTのフローティングゲートFGには電子が注入され、フローティングゲートFGは所定量の電子が蓄積された状態となる。このとき、メモリトランジスタMTのスレッショルド電圧はリファレンス電圧よりも高くなり、データ1が書き込まれることになる。このように、既存データを予め消去しておくことにより、メモリセルに対するデータの書換えが可能となる。このような消去動作が完了すると、データの書き込み動作に移行する。例えば、メモリセルCmnにデータ0を書き込む場合は、ワードラインWLmとビットラインBLnに高電圧V2が印加されるとともに、コントロールラインCLmに接地電圧が印加され、さらにソースラインSLmがオープンされる。これにより、選択用トランジスタSTのゲートGとドレインDSには高電圧V2が印加される。また、メモリトランジスタMTのコントロールゲートCGには接地電圧が印加される一方、メモリトランジスタMTのソースがオープンされる。従って、メモリトランジスタMTのフローティングゲートFGから電子が放出され、フローティングゲートFGは電子が欠乏した状態となる。このとき、メモリトランジスタMTのスレッショルド電圧はリファレンス電圧よりも低くなり、データ0が書き込まれることになる。なお、1つのメモリセルに2ビットのデータを記憶する場合は、メモリトランジスタMTのスレッショルド電圧を4つの状態に分布させる。すなわち、選択用トランジスタSTのゲートGとドレインDSに対する高電圧の印加時間や印加電圧値を段階的に制御して、フローティングゲートFGの電子放出量を調整すればよい。図3は、本発明の実施形態におけるX方向高電圧制御回路31の構成を示す図である。この図に示すように、X方向高電圧制御回路31は、高電圧スイッチ回路31A、31Bを備えている。高電圧スイッチ回路31A、31Bと制御信号VPPWLENを用いることで電源電圧V1と高電圧V2を切り替え、出力端子A、Bから出力する。出力端子Aから出力される電圧はワードラインドライバ23aに印加され、出力端子Bから出力される電圧はワードラインドライバ23bに印加される。ワードラインドライバ23aに印加される電圧波形は波形1とし、ワードラインドライバ23bに印加される電圧波形は波形2とする。ここで、ワードラインドライバ23aにアクセスする必要がある場合、ワードラインドライバ23aには、図4の波形1に示すように、消去中及び書き込み中にのみ高電圧V2が印加される。一方、ワードラインドライバ23bには、図4の波形2に示すように、消去中や書き込み中であっても電源電圧V1が印加される。ワードラインドライバ23bはアクセスに関係のない箇所であるため、高電圧V2を印加する必要がないためである。図5は、本発明の実施形態におけるY方向高電圧制御回路32の構成を示す図である。このY方向高電圧制御回路32の構成は、アドレスデコーダからアドレス信号AXH及びAXLの入力がない点を除き、基本的にX方向高電圧制御回路31と同様である。すなわち、高電圧スイッチ回路32A、32Bは、制御信号VPPSLENとVPPBLENに追従して電源電圧V1と高電圧V2を切り替え、出力端子C、Dから出力する。出力端子Cから出力される電圧はカラムラッチ25に印加され、出力端子Dから出力される電圧はページバッファ26に印加される。カラムラッチ25に印加される電圧波形は波形3とし、ページバッファ26bに印加される電圧波形は波形4とする。ここでも、ワードラインドライバ23aにアクセスする必要がある場合について説明するが、もう一方のワードラインドライバ23bにアクセスする必要がある場合でもY方向高電圧制御回路32の動作は同じである。すなわち、カラムラッチ25には、図6の波形3に示すように、消去中は高電圧V2が印加されるとともに書き込み中は電源電圧V1が印加される。カラムラッチ25は、書き込み中に高電圧V2を必要としないためである。一方、ページバッファ26には、図6の波形4に示すように、消去中は電源電圧V1が印加されるとともに書き込み中は高電圧V2が印加される。ページバッファ26は、消去中に高電圧V2を必要としないためである。従来は、図7及び図8に示すように、高電圧V2を必要としていない箇所にも高電圧V2を印加していたため、チャージポンプ11の負荷容量、負荷電流が大きくなり、面積増加につながっていた。それに対して、本実施形態によれば、複数のメモリセル21のうちアクセスに関係のある箇所には高電圧V2が印加され、アクセスに関係のない箇所には電源電圧V1が印加される。これにより、チャージポンプ11の負荷容量、負荷電流が低減されるため、図1の点線部分に示すように、チャージポンプ11の回路面積を大幅に削減することができる。図9は、本発明の実施形態におけるEEPROMの全体の回路構成を示す図であり、図10は、ワードラインドライバの周辺の回路構成を示す図である。従来は、図10aに示すように、1つのワードラインドライバ23で全てのワードラインを駆動していた。本実施形態では、ワードラインドライバを2つに分割して、図10bに示すように、2つのワードラインドライバ23a及び23bで全てのワードラインを駆動するようにしている。ワードラインドライバの分割数は、複数であればよく2つに限定されるものではない。本実施形態では、チャージポンプ11のキャパシタの容量とX方向高電圧制御回路31の回路規模とに基づいてワードラインドライバの分割数を決定するようにしている。図11は、ワードラインドライバの分割数とチャージポンプ容量との関係を示す図である。aは、X方向高電圧制御回路31使用時のチャージポンプ容量を示している。ワードラインドライバの分割数を増やすとチャージポンプ容量を低減させることができるが、配線の数が多くなる。そこで、適切な分割数を採用することが重要である。この図に示すように、チャージポンプ容量は、ワードラインドライバの分割数が増加するに従って低減し、12.5PF程度の値に落ち着く。すなわち、分割数が8以降はチャージポンプ容量がそれほど変化しないため、ワードラインドライバの分割数としては2又は4を採用するのが好ましい。bは、Y方向高電圧制御回路32使用時のチャージポンプ容量を示している。この図に示すように、Y方向高電圧制御回路32がない場合よりもY方向高電圧制御回路32がある場合の方がチャージポンプ容量を低減させることができる。cは、X方向高電圧制御回路31、Y方向高電圧制御回路32使用時のチャージポンプ容量を示している。この図に示すように、X方向高電圧制御回路31、Y方向高電圧制御回路32がない場合よりもX方向高電圧制御回路31、Y方向高電圧制御回路32がある場合の方がチャージポンプ容量を低減させることができる。以上のように、本実施形態におけるEEPROMによれば、複数のメモリセル21のうちアクセスに関係のある箇所には高電圧V2が印加され、アクセスに関係のない箇所には電源電圧V1が印加される。これにより、チャージポンプ11の負荷容量、負荷電流が低減されるため、チャージポンプ11の回路面積を大幅に削減することができる。このようなEEPROMは、メモリセル21が大容量の場合に特に有用である。今後もメモリセル21は大容量化することが予想され、本発明は極めて実用的価値の高い発明と言える。なお、本発明はここでは記載していない様々な実施の形態などを含むことは勿論である。従って、本発明の技術的範囲は前記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。