複数の被試験デバイスに電源を供給する電源供給部を備える半導体試験装置であって、前記被試験デバイスの試験を行う試験部のドライバおよびコンパレータと前記被試験デバイスとの間の伝送経路の伝播遅延を校正するデータをタイミング校正データとして記憶するタイミング校正データ記憶部と、前記被試験デバイスを複数のグループに分割して、当該グループごとに異なる遅延量を前記タイミング校正データに加算する遅延量加算部と、を備えたことを特徴とする半導体試験装置。前記遅延量加算部は、前記被試験デバイスのデータレートを前記グループ数で除算した値ずつ前記グループごとに加算していることを特徴とする請求項1記載の半導体試験装置。前記グループの数は2つであり、当該2つのグループの前記被試験デバイスに入出力される信号の位相差が180度となるような遅延量を加算していることを特徴とする請求項2記載の半導体試験装置。前記グループごとに割り当てる前記遅延量を変更可能にした遅延量割り当て部を備えたことを特徴とする請求項1記載の半導体試験装置。複数の被試験デバイスに電源を供給する電源供給部を備える半導体試験装置のタイミングを調整する半導体試験装置のタイミング調整方法であって、前記被試験デバイスの試験を行う試験部のドライバおよびコンパレータと前記被試験デバイスとの間の伝送経路の伝播遅延を測定して、この伝播遅延を校正するタイミング校正データを得る工程と、前記被試験デバイスを複数のグループに分割して、当該グループごとに異なる遅延量を前記タイミング校正データに加算する工程と、を有することを特徴とする半導体試験装置のタイミング調整方法。ところで、図8に示したように、各DUT3は電源用配線基板6を介して、デバイスパワーサプライ5に接続されており、デバイスパワーサプライ5から電源の供給を受けている。そして、DUT3には駆動回路14が設けられており、この駆動回路14には試験信号を入力するレシーバおよび応答信号を出力するドライバが設けられている。前述したように、DUT3の駆動タイミングつまり、駆動回路14の駆動タイミングを一致させるタイミング校正を行う。このとき、電源用配線基板6の経路上にある共通インピーダンスが存在するため、全てのDUT3が同じタイミングで駆動すると、各DUT3の駆動回路14に電圧が上昇するオーバーシュート、或いは電圧が下降するアンダーシュートが発生する。これが、各DUT3の駆動回路14から出力される波形に影響を及ぼす。図11のaはDUT3の駆動回路14のドライバを駆動したときに出力される信号を示している。同図b~dはDUT3の駆動回路14を駆動したときに出力される応答信号をコンパレータ13-1~13-3で観測したときの波形である。同図eはDUT3の駆動回路14の電源電圧の波形を示している。なお、デバイスパワーサプライ5の出力電圧が1.8ボルト、電源用配線基板6のインピーダンスZ1が0Ω、インダクタL1、L2が5nH、DUT3の駆動周期が1nsecの場合の波形を示している。同図aに示すように、タイミング校正を行っていることで、各DUT3-1~3-3は同じタイミングで駆動回路14を駆動しており、出力される信号の波形は同じ波形となる。従って、DUT3-1~3-3が同時に駆動することから、アンダーシュートおよびオーバーシュートが発生する。これにより、同図eに示すように、DUT3の駆動回路14の電源電圧の波形は不安定になる。本来であれば、デバイスパワーサプライ5が供給する電源電圧は1.8ボルトであるため、DUT3の駆動回路14の電源電圧も1.8ボルトで安定していなければならない。しかし、アンダーシュートおよびオーバーシュートが発生しているため、0.5ボルト近傍から3.0ボルト近傍まで不安定に変化している。このアンダーシュートおよびオーバーシュートが発生している電源電圧に基づいて動作するDUT3-1~3-3が出力する波形も不安定になる。これにより、ピンエレクトロニクスカード2のコンパレータ13-1~13-3で観測するDUT3-1~3-3から出力された信号の波形も本来の波形から電圧の振幅が小さくなっている。同図bはコンパレータ13-1で観測する波形、同図cはコンパレータ13-2で観測する波形、同図dはコンパレータ13-3で観測する波形になる。各コンパレータ13-1~13-3は、本来DUT3の電源電圧つまり、1.8ボルトの半分の0.9ボルトを閾値として、観測する波形のハイレベルまたはローレベルを判定する。このとき、アンダーシュートおよびオーバーシュートを発生しているために、コンパレータ13-1~13-3で観測する波形の電圧が閾値である0.9ボルトに対して大幅に低下している。このため、0.9ボルトを閾値としてハイレベルとローレベルとを判定するときに、誤判定を生じる。これが、DUT3の試験の正確性を損なう結果となる。このように、DUT3を同時に駆動することで生じるアンダーシュートやオーバーシュートにより波形が不安定になる現象は同時スイッチングノイズと呼ばれる。近年では、DUT3の動作速度の高速化および高集積化が顕著になっており、同時スイッチングノイズの影響による誤判定は大きな問題となる。そして、この同時スイッチングノイズの影響が大きくなると、本来良品であるDUT3が不良品と判定されることになり、DUT3の試験デバイステストの歩留まりが低下する問題が生じる。また、同時スイッチングノイズの影響により、DUT3が誤作動を起こすこともある。そこで、本発明は、複数の被試験デバイスに対して電源供給部から電源の供給を行って試験を行うときに、同時スイッチングノイズの影響を抑制することを目的とする。以上の課題を解決するため、本発明の半導体試験装置は、複数の被試験デバイスに電源を供給する電源供給部を備える半導体試験装置であって、前記被試験デバイスの試験を行う試験部のドライバおよびコンパレータと前記被試験デバイスとの間の伝送経路の伝播遅延を校正するデータをタイミング校正データとして記憶するタイミング校正データ記憶部と、前記被試験デバイスを複数のグループに分割して、当該グループごとに異なる遅延量を前記タイミング校正データに加算する遅延量加算部と、を備えたことを特徴とする。複数の被試験デバイスを複数のグループに分割して、各グループの被試験デバイスのタイミング校正データに異なる遅延量を加算することで、各グループの被試験デバイスは異なるタイミングで駆動する。これにより、各グループ間では同時スイッチングノイズの影響を抑制できる。また、前記遅延量加算部は、前記被試験デバイスのデータレートを前記グループ数で除算した値ずつ前記グループごとに加算していることを特徴とする。データレートをグループ数で除算した値ずつ各グループの遅延量として加算していることで、均等な遅延量を与えることができる。これにより、同時スイッチングノイズの影響をより抑制することができる。また、前記グループの数は2つであり、当該2つのグループの前記被試験デバイスに入出力される信号の位相差が180度となるような遅延量を加算していることを特徴とする。グループ数が2つの場合は、被試験デバイスに入出力される信号の位相差が180度となるような遅延量を与えることができる。これにより、各グループの中で同時スイッチングノイズの影響を生じたとしても、2つのグループの同時スイッチングノイズが相互にキャンセルし合うようになるため、同時スイッチングノイズの影響を抑制することができる。また、前記グループごとに割り当てる前記遅延量を変更可能にした遅延量割り当て部を備えたことを特徴とする。被試験デバイスの物理的な空間配置によっては、同時スイッチングノイズの影響も異なるようになる。このために、グループごとに割り当てる遅延量を変更可能にすることで、空間配置に最適な遅延量を与えることができ、同時スイッチングノイズの影響をより抑制することができる。また、複数の被試験デバイスに電源を供給する電源供給部を備える半導体試験装置のタイミングを調整する半導体試験装置のタイミング調整方法であって、前記被試験デバイスの試験を行う試験部のドライバおよびコンパレータと前記被試験デバイスとの間の伝送経路の伝播遅延を測定して、この伝播遅延を校正するタイミング校正データを得る工程と、前記被試験デバイスを複数のグループに分割して、当該グループごとに異なる遅延量を前記タイミング校正データに加算する工程と、を有することを特徴とする。本発明は、各グループの被試験デバイスのタイミング校正データに異なる遅延量を加算することで、各グループの被試験デバイスが同時に駆動することがなくなり、同時スイッチングノイズの影響を抑制することができる。以下、図面を参照して、本発明の実施形態について説明する。図8は本実施形態の半導体試験装置1を示している。この半導体試験装置1の構成は既に説明したが、改めて説明する。半導体試験装置1はピンエレクトロニクスカード2によりDUT3の試験を行うための装置であり、ピンエレクトロニクスカード2とDUT3との間には経路基板4を設けている。ここでは、DUT3は3つを設けており、これに伴いピンエレクトロニクスカード2および経路基板4も3つになっている。各DUT3はデバイスパワーサプライ5に対して電源用配線基板6を介して接続されている。なお、DUT3の個数は複数であれば3つ以外であってもよい。また、ピンエレクトロニクスカード2の個数もDUT3の個数と同じであってもよいし、異なる数であってもよい。ピンエレクトロニクスカード2図中PEはDUT3の試験を行う試験部である。各ピンエレクトロニクスカード2はnnは2以上の整数個のタイミングジェネレータ11図中ではTGとドライバ12とコンパレータ13とを有している。ここでは、各ピンエレクトロニクスカード2のタイミングジェネレータ11とドライバ12とコンパレータ13との個数を全てn個としているが、ドライバ12とコンパレータ13との個数を異ならせるようにしてもよい。タイミングジェネレータ11はドライバ12およびコンパレータ13の駆動タイミングストローブを出力している。ドライバ12はDUT3に対して試験を行う信号試験信号:テスト信号を出力する。コンパレータ13はDUT3から出力される信号応答信号に基づいて、ハイレベルとローレベルとを判定することで、良否判定を行う。DUTDeviceUnderTest3はピンエレクトロニクスカード2により試験される被試験デバイスである。DUT3はn個のドライバ12およびコンパレータ13に対応して、n個の駆動回路14を有している。駆動回路14は正電圧Vccと負電圧Vssとの差分に基づいて動作を行う。駆動回路14にはピンエレクトロニクスカード2から出力された試験信号を入力するレシーバとピンエレクトロニクスカード2に対して応答信号を出力するドライバとを有している。経路基板4はピンエレクトロニクスカード2とDUT3との間を接続している。この経路基板4はベースユニットとプローブカードとを有して構成している図中でBUPC。経路基板4にはn個のドライバ12およびコンパレータ13、そして駆動回路14に対応してn個の伝送経路15が設けられている。各伝送経路15にはそれぞれ固有の伝播遅延Tpdが発生しており、この伝播遅延Tpdのタイミングを考慮したタイミングの補正タイミング校正が行われる。デバイスパワーサプライ5図中ではDPSは各DUT3に所定の電源電圧を供給する電源供給部になる。デバイスパワーサプライ5と各DUT3とは電源用配線基板6を介して接続されている。電源用配線基板6はベースユニットとプローブカードとを有している図中でBUPC。電源用配線基板6の配線はインピーダンスZ1を持ち、インピーダンスZ1による電圧変動を緩和するためのコンデンサC1が実装されている。また、電源用配線基板6のインダクタL1、L2はコンデンサC1の寄生インダクタンスおよび各DUT3の配線経路のインダクタンスの合計を示しており、各DUT3の電源経路の共通インピーダンスを簡易的に示している。図1は本実施形態の半導体試験装置1として、3つのピンエレクトロニクスカード2-1~2-3を有しており、ピンエレクトロニクスカード2-1~2-3はDUT3-1~3-3に接続されているものとする。ピンエレクトロニクスカード2-1~2-3は制御部20に接続されており、制御部20によりコントロールがされている。制御部20はタイミング校正データ記憶部21と設定部22とPEグループリスト記憶部23と遅延量生成部24と遅延量加算部25とタイミング校正データ出力部26とを備えて構成している。タイミング校正データ記憶部21は経路基板4の各伝送経路15の固有の伝播遅延Tpdを校正するためのタイミング校正データを記憶している。各ピンエレクトロニクスカード2-1~2-3とDUT3-1~3-3との間にはそれぞれn個の伝送経路15が設けられており、各伝送経路15には固有の伝播遅延Tpdが存在する。タイミング校正データ記憶部21はこの伝播遅延Tpdの分だけタイミングをずらすことで、伝播遅延Tpdの分を校正する。これがタイミング校正データになる。各伝送経路15の伝播遅延Tpdを得る手法としては、例えばTDRTimeDomainReflectometry測定を適用することができる。TDR測定は、伝送経路15にパルス信号を出力して、反射して戻ってくるまでの時間を計測することにより、伝播遅延Tpdを得ている。伝播遅延TpdはTDR測定以外によっても得ることができる。例えば、予め伝送経路15の固有の設計値等から得ることもできる。設定部22は各伝送経路15のタイミング校正データに与える遅延量を設定する。この遅延量は手動により任意に設定することもできるが、ここではDUT3のデータレートを、複数のDUT3を複数のグループに分割したときのグループ数で除算した値除算値ずつずらした遅延量を設定する。DUT3のデータレートは予め得られる値であり、ここでは例えばデータレートは1nsecとする。グループ数はDUT3の個数と一致させてもよいし、異ならせてもよい。つまり、1つのグループの中に複数のDUT3を設定してもよいし、1つのグループの中に1つのDUT3を設定してもよい。ここでは、3つのDUT3-1~3-3はそれぞれ1つのグループを構成しているものとするつまり、1つのグループの中に1つのDUT3がある。勿論、1つのグループの中に複数のDUT3を設定してもよい。従って、DUT3のデータレート1nsecをグループ数つまり、DUT3の個数である3で除算した330psecが得られる。DUT3のグループごとにこの除算値330psecずつずらした値がDUT3のグループごとの遅延量となる。このDUT3のグループごとの遅延量をDUT遅延量リストとする。ここで、前記の除算値は、タイミング校正データにより校正されるピンエレクトロニクスカード2の分解能に応じて丸めるようにしてもよい。つまり、本来であれば、1nsecをグループ数である3で除算すると、333.33psecになるが、ピンエレクトロニクスカード2の分解能に応じて丸めた値である330psecとしている。PEグループリスト記憶部23はDUT3に対応するピンエレクトロニクスカード2をリスト化PEグループリストとして記憶している。DUT3には少なくとも1つのピンエレクトロニクスカード2が接続されているため、その対応関係を記憶している。ここでは、DUT3-1~3-3に対応するピンエレクトロニクスカード2-1~2-3がPEグループリストとして記憶されている。遅延量生成部24は設定部22からDUT遅延量リストを取得する。このDUT遅延量リストはDUT3のグループごとに設定した遅延量になっており、PEグループリスト記憶部23のPEグループリストを参照して、DUT3のグループごとに設定した遅延量をピンエレクトロニクスカード2ごとに設定する遅延量として生成する。このときのピンエレクトロニクスカード2ごとの遅延量がPE遅延量リストとなる。ここでは、DUT3-1~3-3の3つのグループがあり、それぞれピンエレクトロニクスカード2-1~2-3に対応している。そこで、1つ目のグループであるDUT3-1に対応するピンエレクトロニクスカード2-1には0psecの遅延量を与える。2つ目のグループであるDUT3-2に対応するピンエレクトロニクスカード2-2には330psecの遅延量を与える。3つ目のグループであるDUT3-3に対応するピンエレクトロニクスカード2-3には660psecの遅延量を与える。このように、DUT3のグループごとの遅延量をピンエレクトロニクスカード2ごとの遅延量としたPE遅延量リストが遅延量生成部24により生成される。遅延量加算部25はタイミング校正データ記憶部21から各伝送経路15のタイミング校正データを取得する。各伝送経路15は1つのピンエレクトロニクスカード2に対応している。そこで、遅延量加算部25は各ピンエレクトロニクスカード2のタイミング校正データに対して、PE遅延量リストが示すピンエレクトロニクスカード2ごとの遅延量を加算する。タイミング校正データ出力部26は遅延量加算部25により遅延量が加算されたタイミング校正データを、対応するピンエレクトロニクスカード2のタイミングジェネレータ11に対して出力する。タイミングジェネレータ11はこのタイミング校正データに基づいてタイミング校正を行って、ドライバ12およびコンパレータ13のタイミングストローブを規定する。以上が構成である。次に、図2のフローを参照して動作について説明する。まず、TDR測定により伝送経路15の伝播遅延Tpdを測定するステップS1。伝播遅延Tpdは伝送経路15の固有の電気長であり、各伝送経路15の伝播遅延Tpdを測定する。勿論、伝播遅延Tpdが予め得られているような場合には、TDR測定を行うことを要しない。ここでは、ピンエレクトロニクスカード2-1のタイミングジェネレータ11-11~11-1nとDUT1の各駆動回路14とを接続する伝送経路15の伝播遅延TpdをTpd1-1~1-nとする。また、ピンエレクトロニクスカード2-2のタイミングジェネレータ11-21~11-2nとDUT2の各駆動回路14とを接続する伝送経路15の伝播遅延TpdをTpd2-1~2-nとする。そして、ピンエレクトロニクスカード2-3のタイミングジェネレータ11-31~11-3nとDUT3の各駆動回路14とを接続する伝送経路15の伝播遅延TpdをTpd3-1~3-nとする。これらの伝播遅延Tpdはタイミングジェネレータ11を駆動するときのタイミングを校正するタイミング校正データとして使用され、タイミング校正データ記憶部21はステップS1のTDR測定により得られた伝播遅延Tpd1-1~1-n、2-1~2-n、3-1~3-nを打ち消すようなデータをタイミング校正データとしてタイミング校正データ記憶部21に記憶する。次に、同時に測定する複数のDUT3の個数を設定し、当該複数のDUT3を複数のグループに分割する。ここでは、1グループに1つのDUT3があり、DUT3-1~3-3の3つのグループが形成される。このDUT3のグループを設定すると共に、DUT3のデータレートを設定部22に設定するステップS3。ここでは、DUT3のデータレートは1nsecであり、グループ数は3になる。設定部22はDUT3のデータレートをグループ数で除算する。そして、各グループのDUT3で除算値ずつ遅延量をずらすようにする。従って、DUT3-1は0psec、DUT3-2は330psec、DUT3-3は660psecの遅延量が割り当てられる。これがDUT遅延量リストとして生成されるステップS4。遅延量生成部24は設定部22からDUT遅延量リストを取得する。これにより、DUT3のグループごとの遅延量を認識できる。そして、遅延量生成部24はPEグループリスト記憶部23を参照するステップS5。PEグループリスト記憶部23のPEグループリストはDUT3ごとに対応するピンエレクトロニクスカード2を記憶している。よって、DUT3のグループごとに設定されている遅延量を、ピンエレクトロニクスカード2ごとの遅延量とすることができる。これをPE遅延量リストとして生成するステップS6。ステップS2において、ピンエレクトロニクスカード2ごとにタイミング校正データが得られており、これがタイミング校正データ記憶部21に記憶されている。そこで、遅延量加算部25はタイミング校正データ記憶部21からピンエレクトロニクスカード2ごとのタイミング校正データを読み出して、遅延量生成部24のPE遅延量リストに基づいてピンエレクトロニクスカード2ごとの遅延量を加算するステップS7。ここでは、DUT3-1に対応するピンエレクトロニクスカード2-1に対するタイミング校正データTpd1-1~1-nに対して、0psecの遅延量を加算する。また、DUT3-2に対応するピンエレクトロニクスカード2-2に対するタイミング校正データTpd2-1~2-nに対して、330psecの遅延量を加算する。そして、DUT3-3に対応するピンエレクトロニクスカード2-3に対するタイミング校正データTpd3-1~3-nに対して、660psecの遅延量を加算する。タイミング校正データ出力部26は各ピンエレクトロニクスカード2-1~2-3のタイミングジェネレータ11に対して、遅延量を加算した後のタイミング校正データを出力するステップS8。タイミングジェネレータ11は入力したタイミング校正データに基づいて駆動することで、ドライバ12およびコンパレータ13のタイミングを校正する。このタイミング校正がされたドライバ12およびコンパレータ13を用いて試験信号を生成して、DUT3の試験デバイステストを行うステップS9。図3はタイミング校正データによりドライバ12およびコンパレータ13のタイミングが校正されたときの試験信号および応答信号のタイミングを示している。DUT3-1については、ドライバ12-1の伝送経路15の伝播遅延Tpd1-1のタイミング校正がされており、コンパレータ13-1の伝送経路15の伝播遅延Tpd2-1のタイミング校正がされている。このときのタイミング校正データの遅延量の加算は0psecとなっている。よって、DUT3-1が駆動するタイミング試験信号を入力するタイミング、応答信号を出力するタイミングは基準となる時刻t=0となっている。この時刻t=0となるように、ドライバ12-1は伝播遅延Tpd1-1の分だけ早いタイミングで試験信号を出力し、コンパレータ13-1は伝播遅延Tpd2-1の分だけ遅いタイミングで応答信号を入力する。DUT3-2については、ドライバ12-2の伝送経路15の伝播遅延がTpd1-2になっており、コンパレータ13-2の伝送経路15の伝播遅延がTpd2-2になっている。このとき、ピンエレクトロニクスカード2のタイミング校正データは前記の伝播遅延Tpd2-1および2-2に対して330psecの遅延量が加算されている。よって、ドライバ12-2は伝播遅延Tpd1-2の分だけ早いタイミングに330psecを加算したタイミングで駆動し、コンパレータ13-2は伝播遅延Tpd2-2の分だけ遅いタイミングに330psecを加算したタイミングで駆動する。つまり、DUT3-2が駆動するタイミングは基準となる時刻t=0から330psecだけ遅くなっている。DUT3-3については、ドライバ12-3の伝送経路15の伝播遅延がTpd1-3になっており、コンパレータ13-3の伝送経路15の伝播遅延がTpd2-3になっている。このとき、ピンエレクトロニクスカード2のタイミング校正データは前記の伝播遅延Tpd1-3およびTpd2-3に対して660psecの遅延量が加算されている。よって、ドライバ12-3は伝播遅延Tpd1-3の分だけ早いタイミングに660psecを加算したタイミングで駆動し、コンパレータ13-3は伝播遅延Tpd2-3の分だけ遅いタイミングに660psecを加算したタイミングで駆動する。つまり、DUT3-3が駆動するタイミングは基準となる時刻t=0から660psecだけ遅くなっている。従って、DUT3-1~3-3は同時に駆動することなく、それぞれ駆動タイミングが330psecずつ遅くなっている。前述したように、DUT3-1~3-3はデバイスパワーサプライ5の電源電圧の供給を受けて動作を行う。このときに、DUT3-1~3-3が同時に駆動を行うと、アンダーシュートやオーバーシュートが発生して、電源電圧の波形が不安定になり、その結果コンパレータ13-1~13-3に入力される波形の値が小さくなることは既に述べたとおりである。本実施形態では、DUT3-1~3-3が駆動するタイミングが330psecずつ異なるようにしている。図4aはDUT3-1~3-3の駆動回路14のドライバを駆動したときに出力される信号を示している。また、同図b~dはDUT3-1~3-3の駆動回路14を駆動したときに出力される応答信号をコンパレータ13-1~13-3で観測したときの波形である。同図eはDUT3-1~3-3の駆動回路14の電源電圧の波形を示している。なお、デバイスパワーサプライ5の出力電圧が1.8ボルト、電源用配線基板6のインピーダンスZ1が0Ω、インダクタL1、L2が5nH、DUT3の駆動周期が1nsececの場合の波形を示している。同図aに示すように、DUT3-1~3-3が駆動するタイミングが330psecずつ異なっているため、出力される信号も330psecずつ異なっている。従って、各DUT3-1~3-3の駆動タイミングが同時になることがなくなるため、アンダーシュートやオーバーシュートを発生することなく、同時スイッチングノイズの影響を抑制できる。同図eに示すように、DUT3-1~3-3の電源電圧の波形は、デバイスパワーサプライ5の出力電圧1.8ボルト近傍で安定した波形になっている。このために、同図b~dに示すように、コンパレータ13-1~13-3で観測される波形も0ボルト近傍から2.0ボルト近傍までの振幅が大きな波形となり、デバイスパワーサプライ5の出力電圧である1.8ボルトの半分の0.9ボルトを閾値として、ハイレベルとローベルトとを正確に判定することができる。これにより、複数のDUT3に対してデバイスパワーサプライ5から電源を供給して試験を行うときに、同時スイッチングノイズの影響を抑制して、正確な試験を行うことができる。従って、良品と判定されるべきDUT3が不良品と判定されることがなくなり、デバイステストの歩留まりが向上する。且つ、DUT3-1~3-3が同時に動作することがないため、DUT3-1~3-3自身も誤作動を起こすことがなくなる。ここで、1つのDUT3に対して1または複数のピンエレクトロニクスカード2が接続されているときに、この1つのDUT3に入出力される信号のタイミングつまり、駆動タイミングは同時となるようにしなければならない。1つのDUT3に入出力される信号のタイミングにバラツキを生じると、正確な試験を行うことができないためである。半導体試験装置1は、多くのDUT3の試験を同時に行うことがある。このときに、1つのDUT3に対する信号の入出力タイミングは同時にしなければならない、という制限があることから、通常は全てのDUT3の駆動タイミングを同時に設定する。つまり、伝送経路15の伝播遅延Tpdの分だけ校正したタイミング校正データを用意して、画一的に全てのDUT3の駆動タイミングを同時にしている。特に、試験対象となるDUT3の個数が多数のときに、各DUT3で駆動タイミングを異ならせると、駆動タイミングの設定作業が非常に煩雑になる。つまり、DUT3の駆動タイミングはタイミングジェネレータ11のタイミングを設定する制御部20により制御することは可能であるが、この制御内容を各DUT3のそれぞれで異なるように設定しなければならない。従って、設定作業の容易性の観点から、DUT3の駆動タイミングは同時に設定するようにしている。本実施形態では、複数のDUT3を複数のグループに分割して、各グループのDUT3にそれぞれ異なる遅延量を与えている。ただし、DUT3のグループ数およびDUT3のデータレートを入力するだけで、タイミング校正データに加算する遅延量は遅延量生成部24が自動的に生成し、遅延量加算部25がタイミング校正データに自動的に遅延量を加算する。よって、格別に設定作業を行う必要がなく、同時スイッチングノイズの影響を抑制することができる。従って、半導体試験装置1のハードウェアやソフトウェア等に格別の構成の変更を要することなく、同時スイッチングノイズの影響を抑制することができる。以上において、DUT3は3つの場合を説明し、1つのDUT3が1グループを構成している場合を説明したが、1グループに複数のDUT3が含まれていてもよい。この場合には、グループごとに遅延量を異ならせるようにする。例えば、100個のDUT3が試験対象となっている場合に、10個のDUT3を1グループとして合計10グループを構成し、当該10グループのDUT3の駆動タイミングをそれぞれ異ならせるように遅延量を与えるようにしてもよい。この場合、1つのグループ内のDUT3は同じタイミングで駆動するため、同時スイッチングノイズの問題を生じるが、100個全てのDUT3を同じタイミングで駆動させた場合と比較して、格段に同時スイッチングノイズの影響を抑制することができる。また、設定部22により、DUT3のデータレートをDUT3のグループ数で除算した値を遅延量としているが、この遅延量は任意に設定してもよい。例えば、前述した場合では、0psec、330psec、660psecの遅延量としていたが、0psec、300psec、700psec等のように均等でない遅延量としてもよい。ただし、遅延量はできる限り均等にすることが望ましい。次に、変形例1について説明する。図5に示すように、この変形例1では4つのDUT3-1~3-4にピンエレクトロニクスカード2-1~2-4が接続されている。4つのDUT3-1~3-4のうち、DUT3-1および3-2がグループA、DUT3-3および3-4がグループBとしている。この図に示すように、グループAのDUT3-1および3-2は同じタイミングt=0で動作をするようにしている。一方、グループBのDUT3-3および3-4は同じタイミングで動作をするが、時刻t=0からT1の分だけ遅延量を持たせている。これにより、DUT3-1および3-2とDUT3-3および3-4とは異なるタイミングで駆動する。このとき、グループAとグループBとの遅延量T1は信号の位相差が180度となるような遅延量とする。DUT3-1と3-2とが動作するタイミングは同一であり、DUT3-3と3-4とが動作するタイミングは同一である。よって、DUT3-1と3-2との間、およびDUT3-3と3-4との間では同時スイッチングノイズが生じる。しかし、グループAとグループBとでは信号の位相差が180度となるような遅延量を与えている。信号の位相差が180度になると、グループAとグループBとでそれぞれに生じている同時スイッチングノイズが打ち消しあうようになる。従って、グループAおよびグループBの中でのDUT3のタイミングが同時であることから同時スイッチングノイズを生じたとしても、両者がキャンセルし合うようになる。これにより、正確な試験を行うことができるようになる。次に、変形例2について説明する。図6は変形例2の半導体試験装置1を示している。図1で説明した半導体試験装置1との違いは、遅延量割り当て部31を設けた点である。この遅延量割り当て部31は設定部22と遅延量生成部24との間に設けられている。遅延量割り当て部31は設定部22により得られる遅延量を任意のグループに割り当てる。前述したDUT3のデータレートが1nsecであり、DUT3のグループ数が3つである場合には、遅延量が0psec、330psec、660psecとなる。この場合に、遅延量割り当て部31はDUT3-1~3-3にそれぞれ前記の3つの遅延量を任意に割り当てることができる。図7は図6の構成のフローチャートである。図2のフローチャートのステップS4が図7のフローチャートではステップS10に代わっている。また、図7のフローチャートでは、ステップS10およびステップS6~S9がDUT3の試験を行うデバイステストを構成している。よって、ステップS9では試験信号の生成が行われる。ステップS3では、DUT3のデータレートから同時測定を行うDUT3のグループ数を除算して遅延量を得る。ステップS10ではステップS3の遅延量をDUT3のグループの任意のグループに割り当てる。例えば、前述の場合、DUT3-1のグループに330psec、DUT3-2のグループに0psec、DUT3-3のグループに660psecを割り当てる。複数のDUT3を同時に駆動するときに生じる同時スイッチングノイズの影響は、DUT3の物理的な配置によって影響を受ける。このため、画一的に遅延量をDUT3の各グループに順番に割り当てるよりは、DUT3の物理的な配置によって任意のグループに遅延量を割り当てるようにすることができる。これを行うのが、遅延量割り当て部31であり、遅延量割り当て部31はDUT3のグループごとの遅延量を動的に割り当ててDUT遅延量リストを作成するステップS10。これにより、同時スイッチングノイズの影響をさらに抑制することができるようになる。