半導体基板のドリフト領域上にLocos酸化膜が形成された横型半導体装置の製造方法であって、前記半導体基板の表面のLocos形成領域に、遮蔽部及び開口部が所定の幅及び間隔で設けられたパターンを有するマスクを形成する工程と、前記マスクを用いた熱酸化処理を施して前記Locos形成領域を酸化させ、前記ドリフト領域上に前記Locos酸化膜を形成する工程とを備える、横型半導体装置の製造方法。前記マスクに設けられる前記遮蔽部及び前記開口部の幅及び間隔は、前記横型半導体装置の耐圧に応じて定められることを特徴とする、請求項1に記載の横型半導体装置の製造方法。前記Locos酸化膜を形成する工程において、前記マスクに設けられた前記遮蔽部及び前記開口部の幅及び間隔に基づく熱酸化処理面積に応じた厚みで、前記Locos酸化膜が形成されることを特徴とする、請求項2に記載の横型半導体装置の製造方法。横型半導体装置であって、第1導電型の半導体基板の表層部に形成される第2導電型のボディ層と、前記半導体基板の表層部に形成され、前記ボディ層に接続される第1導電型のドリフト拡散層と、前記ドリフト拡散層の表層部に形成されるLocos酸化膜と、前記ボディ層から前記Locos酸化膜の一部までの表面を覆う位置に形成されるゲート電極とを備え、前記Locos酸化膜は、遮蔽部及び開口部が所定の幅及び間隔で設けられたパターンを有するマスクを用いた熱酸化処理において形成された、表面に凸凹を有する形状であることを特徴とする、横型半導体装置。ここで、CMOSComplementaryMetalOxideSemiconductorトランジスタやLDMOSトランジスタ等の様々な種類の半導体素子をシリコン基板上に複数集積した1チップのモノリシック集積回路において、耐圧が異なる複数のLDMOSトランジスタが集積される場合を考える。この場合のモノリシック集積回路でも、上述したように、集積される複数のLDMOSトランジスタにそれぞれ要求される耐圧に応じて適切な厚みのLocos酸化膜を個々に形成することが望ましい。しかしながら、複数のLDMOSトランジスタが混載して集積されるモノリシック集積回路では、既存のCMOSプロセス技術を利用して製造できるというアドバンテージがあり、このアドバンテージを最大限に活かすとすれば、CMOSトランジスタの素子分離用Locos領域を生成する工程において複数のLDMOSトランジスタが有するLocos酸化膜も同時に形成することになる。つまり、1回の工程において複数のLDMOSトランジスタが有するLocos酸化膜を一度に形成するため、異なる耐圧が個々に要求されていたとしても全てのLDMOSトランジスタに同じ厚みのLocos酸化膜が形成されることになる。この複数のLDMOSトランジスタが混載して集積されるモノリシック集積回路において、複数のLDMOSトランジスタの各々について要求耐圧に適した異なる厚みのLocos酸化膜を形成するためには、少なくとも1回のLocos酸化膜形成工程及びLocos酸化膜除去工程を、従来の製造工程に追加する必要がある。このため、耐圧に応じてLocos酸化膜を最適に制御する手法は、製造時間も製造コストも増大してしまうという問題がある。それ故に、本発明の目的は、既存のCMOS製造工程に対して工程の追加や変更を行うことなく、素子に要求される耐圧に応じて横型半導体装置が有するLocos酸化膜を最適に制御することができる、横型半導体装置及びその製造方法を提供することである。本発明は、半導体基板のドリフト領域上にLocos酸化膜が形成された横型半導体装置及びその製造方法に向けられている。そして、上記目的を達成するために、本発明の横型半導体装置の製造方法は、半導体基板の表面のLocos形成領域に、遮蔽部及び開口部が所定の幅及び間隔で設けられたパターンを有するマスクを形成する工程と、マスクを用いた熱酸化処理を施してLocos形成領域を酸化させ、ドリフト領域上にLocos酸化膜を形成する工程とを備える。具体的には、このマスクに設けられる遮蔽部及び開口部の幅及び間隔は、横型半導体装置の耐圧に応じて定められる。そして、Locos酸化膜を形成する工程において、マスクに設けられた遮蔽部及び開口部の幅及び間隔に基づく熱酸化処理面積に応じた厚みで、Locos酸化膜が形成される。この製造方法によって製造された横型半導体装置は、第1導電型の半導体基板の表層部に形成される第2導電型のボディ層と、半導体基板の表層部に形成され、ボディ層に接続される第1導電型のドリフト拡散層と、ドリフト拡散層の表層部に形成されるLocos酸化膜と、ボディ層からLocos酸化膜の一部までの表面を覆う位置に形成されるゲート電極とを備える。形成されたLocos酸化膜は、遮蔽部及び開口部が所定の幅及び間隔で設けられたパターンを有するマスクを用いた熱酸化処理によって、表面に凸凹を有する形状となる。上記本発明の横型半導体装置及びその製造方法によれば、CMOSトランジスタと共に複数の横型半導体装置が混載して集積されるモノリシック集積回路において、既存のCMOS製造工程に対して工程の追加や変更を行うことなく、素子に要求される耐圧に応じて横型半導体装置が有するLocos酸化膜を最適に制御することができる。以下、本発明が提供する横型半導体装置及びその製造方法を、図面を参照しながら順に説明する。なお、本発明の横型半導体装置として、LDMOSトランジスタ及び横型絶縁ゲートバイポーラトランジスタLIGBT;LateralInsulatedGateBipolarTransistor等が適用可能であるが、以下ではLDMOSトランジスタを一例に説明する。1.本発明の適用対象本発明の技術は、図1に示すように、CMOSトランジスタやLDMOSトランジスタ等の様々な種類の半導体素子をシリコン基板上に複数集積した1チップのモノリシック集積回路に適しており、とりわけ耐圧が異なる複数のLDMOSトランジスタ図1の例では、4つのLDMOSトランジスタが集積される場合に最大の効果を発揮することができる。2.横型半導体装置の構造図2は、本発明の一実施形態に係るLDMOSトランジスタ10の構造例を説明する断面図である。図2に例示した本実施形態に係るLDMOSトランジスタ10は、n型構造であり、半導体基板100と、第1導電型であるn-型活性層101と、第2導電型であるp-型ボディ層104と、n-型ドリフト拡散層107と、Locos酸化膜105と、ゲート酸化膜102と、ゲートポリサイド電極103と、n型ドレイン領域106と、n型ソース領域108と、p型ボディ拡散層109とを備える。なお、p型構造のLDMOSトランジスタを適用する場合には、n-型活性層101上に形成される各層及び各領域の導電型が入れ替わることになる。半導体基板100及びn-型活性層101は、シリコンウェーハで構成される。n-型活性層101は、このシリコンウェーハに不純物例えば、リンPを拡散させることで形成されている。なお、図2の例では、LDMOSトランジスタ10の半導体ウェーハが半導体基板100及びn-型活性層101からなるバルクシリコンウェーハである例を示したが、半導体基板100とn-型活性層101との間に絶縁層であるシリコン酸化膜SiOが埋め込まれたSOISiliconOnInsulatorウェーハを使用してもよい。p-型ボディ層104は、n-型活性層101に不純物例えば、ボロンBを注入することで形成されている。n型ソース領域108は、p-型ボディ層104の一部ゲートポリサイド電極103の近傍の領域に不純物例えば、リンを注入することで形成されている。なお、n型は、n-型よりも不純物濃度が高い領域である。p型ボディ拡散層109は、p-型ボディ層104に不純物例えば、ボロンを注入することで形成されている。このn型ソース領域108及びp型ボディ拡散層109には、ソース端子Sが接続されている。n-型ドリフト拡散層107は、n-型活性層101に不純物例えば、リンを拡散させることで形成されている。n型ドレイン領域106は、Locos酸化膜105に隣接するn-型ドリフト拡散層107の表面領域に不純物例えば、リンを注入することで形成されている。このn型ドレイン領域106は、n型ソース領域108と同様に、n-型よりも不純物濃度が高い領域である。このn型ドレイン領域106には、ドレイン端子Dが接続されている。Locos酸化膜105は、例えば窒化シリコン膜SiNをマスクとした熱酸化処理によって、n-型活性層101つまり、n-型ドリフト拡散層107の表層部から内部にかけて形成されたシリコン酸化膜である。ゲート酸化膜102は、熱酸化処理によって形成される酸化層である。このゲート酸化膜102で覆われたp-型ボディ層104及びn-型ドリフト拡散層107の表層部界面に、チャネル領域が形成される。ゲートポリサイド電極103は、ポリシリコンとシリサイドとを積層構造にしたゲート電極である。シリサイドは、高融点金属又は遷移金属とシリコンとを熱処理で合金化したものであり、例えばタングステンシリサイドWSi又はモリブデンシリサイドMoSiを用いることができる。このゲートポリサイド電極103には、ゲート端子Gが接続されている。3.課題が解決される原理上記構造によるLDMOSトランジスタ10の耐圧は、n-型ドリフト拡散層107上に形成されるLocos酸化膜105の厚さで定まる。よって、LDMOSトランジスタ10に要求される耐圧に応じて、Locos酸化膜105の厚さを制御することが望ましい。そこで、本発明では、CMOSトランジスタとLDMOSトランジスタとが混載して集積されるモノリシック集積回路において、既存のCMOS製造工程に対して工程の追加や変更を行うことなく、LDMOSトランジスタ10に要求される耐圧に応じてLocos酸化膜105の厚みを最適に制御することを行う。上記Locos酸化膜105の厚みの最適制御を実現するために、本願の発明者は、Locos酸化膜105を作成する熱酸化処理の前に形成されるマスクのパターンに着目し、Locos形成領域上におけるマスクパターンの窒化シリコンSiNの膜がある面積と膜がない面積との比率に応じて、n-型ドリフト拡散層107に形成されるLocos酸化膜105の厚みが変化することを見出した。つまり、Locos酸化膜105を作成する熱酸化処理において、酸素とn-型活性層101のシリコンとを反応させるための窒化シリコン膜を設けない開口部と、酸素とn-型活性層101のシリコンとを反応させないための窒化シリコン膜を設ける遮蔽部との割合を調整することにより、熱酸化処理によって形成されるLocos酸化膜105を所望の厚みに形成することが可能なのである。図3Aは、本発明の横型半導体装置の製造方法で用いられるマスク113のマスクパターンの一例を示す断面図である。図4Aは、本発明の横型半導体装置の製造方法で用いられるマスク113のマスクパターンの一例を示す上面図である。図3Aに示すように、本発明のマスク113は、遮蔽部201と開口部202とが所定の間隔S及び幅Lで設けられている。また、図3Aのcは、Locos形成領域に遮蔽部201を一切設けない従来のマスクパターンを示している。図3Aに示した遮蔽部201と開口部202とを有するマスク113では、遮蔽部201の間隔Sすなわち、開口部202の大きさが狭いほど酸素の供給量が減少するため酸素とn-型活性層101のシリコンとの反応が少なくなり、形成されるLocos酸化膜105の厚さが薄くなる。また、このマスク113では、遮蔽部201の幅Lが大きいほど酸素の供給量が増加するため酸素とn-型活性層101のシリコンとの反応が多くなり、形成されるLocos酸化膜105の厚さが厚くなる。図3Bは、図3Aに示したマスク113の遮蔽部201の幅L及び間隔SとLocos酸化膜105の厚さとの関係例を示す図である。なお、この図3Bでは、熱酸化処理における温度、時間、及びガス流量の条件は、一定であるとしている。また、遮蔽部201の間隔Sが限界まで広くなることは、図3Aのcに示す全開口のマスクパターンを意味し、Locos酸化膜105は一定の厚さで飽和することになる。このマスク113上に設けられる遮蔽部201は、マスク113上から見て、例えばスリット形状図4Aのaでレイアウトされてもよいし、格子パターンやスポットパターン等のメッシュ形状図4Aのbやcでレイアウトされてもよい。マスク113の遮蔽部201の間隔S及び幅Lを同じ範囲で変化させる場合、図4Bに示すように、スリット形状レイアウトよりもメッシュ形状レイアウトの方が、Locos酸化膜105の厚さをより薄く形成することができるため、広いレンジ幅でLocos酸化膜105の厚さを調整することが可能であるという効果がある。上述した発明者の知見に基づいて、本発明では下記に示す特徴的な製造方法を用いて、製造工程や製造コストを増加させることなく、1チップ上に耐圧の異なる複数の横型半導体装置を容易に製造することを可能とする。なお、上記説明で一定としていた熱酸化処理における温度、時間、及びガス流量の条件を最適化することによっても、所望のLocos酸化膜105の厚さを得ることは可能である。但し、一般的なモノリシック集積回路においては、既存のCMOS製造プロセスをなるべく変更することなく、その他の素子を同時に1チップ上に形成する製造方法を実現することが望まれる。従って、COMSトランジスタの特性に影響を及ぼすようなLocos酸化時の熱酸化処理における温度、時間、及びガス流量の条件まで、最適化を考慮する必要はないものと考えられる。4.耐圧の異なる複数の横型半導体装置の製造方法本発明の一実施形態に係る横型半導体装置の製造方法を、低耐圧が要求されるLDMOSトランジスタ10aと、高耐圧が要求されるLDMOSトランジスタ10bとを比較しつつ説明する。図5は、低耐圧が要求されるLDMOSトランジスタ10a図5aと、高耐圧が要求されるLDMOSトランジスタ10bとの、構造の違いを説明するための断面図である。図6A及び図6Bは、本発明の一実施形態に係る横型半導体装置の製造方法の一例を説明する図である。まず、単結晶シリコンからなる半導体基板100に第1導電型のn-型活性層101が形成された半導体ウェーハを用意する図6A:工程1。このn-型活性層101は、半導体基板100の上に積層された半導体層に不純物例えば、リンを低濃度で拡散させることで形成される。なお、図6Aの例では、半導体ウェーハにバルクシリコンウェーハを使用する例を説明するが、半導体基板100とn-型活性層101との間に絶縁層であるシリコン酸化膜SiOが挟まれたSOIウェーハを使用してもよい。次に、n-型活性層101の上に酸化膜112が成膜される図6A:工程2。この酸化膜112は、窒化シリコンSiNの応力を緩和することが目的であり、100nm以下の厚みで成膜される。そして、この酸化膜112の上に窒化シリコンからなるマスク113を形成する。このマスク113は、上述した課題が解決される原理に従って、例えば次のような複数のパターンを有して形成される。低耐圧が要求されるLDMOSトランジスタ10aのLocos形成領域上のマスク113には、耐えるべき電圧の低さに応じて遮蔽部201の間隔Sを狭くしたパターン113aが形成される図6A:工程3a。一方、高耐圧が要求されるLDMOSトランジスタ10bのLocos形成領域上のマスク113には、耐えるべき電圧の高さに応じて遮蔽部201の間隔Sを広くしたパターン113bが形成される図6A:工程3b。図6Aの例では、高耐圧が要求されるLDMOSトランジスタ10bのLocos形成領域上に形成されるマスクのパターン113bとして、遮蔽部201が全く存在しない従来のパターンを示している。次に、このマスク113を用いた熱酸化処理が行われる。この処理によって、パターン113aを介して供給される酸素によってLocos形成領域を酸化させて、n-型活性層101の表層部に厚さ115aのLocos酸化膜105aが形成され図6A:工程4a、同時に、パターン113bを介して供給される酸素によってLocos形成領域を酸化させて、n-型活性層101の表層部に厚さ115bのLocos酸化膜105bが形成される図6A:工程4b。次に、n-型活性層101の表層部に、不純物例えば、ボロンをイオン注入することにより第2導電型のp-型ボディ層104が形成され、また不純物例えば、リンをイオン注入することにより第1導電型のn-型ドリフト拡散層107a及び107bがそれぞれ形成される図6B:工程5a及び工程5b。次に、酸化膜112の一部をエッチングで除去してゲート酸化膜102を形成すると共に、ポリシリコン層とタングステンシリサイド層WSiを積層してゲートポリサイド電極103を形成する図6B:工程6。このゲートポリサイド電極103は、p-型ボディ層104の上からLocos酸化膜105a及び105bの上まで延伸して形成される。最後に、p-型ボディ層104の表層部に不純物例えば、ヒ素As及びボロンをそれぞれイオン注入することにより、n型ソース領域108及びp型ボディ拡散層109が形成され、n-型ドリフト拡散層107a及び107bの表層部に不純物例えば、ヒ素をイオン注入することにより、n型ドレイン領域106が形成される図6B:工程7。上記工程1~7によって製造された低耐圧が要求されるLDMOSトランジスタ10aは、耐圧の最適化に加えて、オン動作時の電子の移動経路raが、高耐圧が要求されるLDMOSトランジスタ10bの移動経路rbと比べて短くなるので、低損失化という効果も得られる。また、Locos酸化膜105aの途中まで延伸させてオーバーラップさせたゲートポリサイド電極103によるフィールドプレート効果も加わり、n-型ドリフト拡散層107を高濃度化すれば、更なる低損失化の効果も期待できる。以上のように、本発明の一実施形態に係る横型半導体装置及びその製造方法によれば、耐圧がそれぞれ異なる複数の横型半導体装置LDMOSトランジスタ等が1チップ上に形成されるモノリシック集積回路等を製造する際において、以下の工程を実行することを特徴としている。[1]横型半導体装置毎に、素子に要求される耐圧に応じた固有のパターン113a及び113bを設けたマスク113を形成する。図6Aの工程3a及び工程3b。[2]複数のLDMOSトランジスタ10a及び10bにおける厚みが異なるLocos酸化膜105a及び105bの形成を、同一チップに集積されるCMOSトランジスタの素子分離用Locos酸化膜の形成と、同じ1つの工程で行う。図6Aの工程4a及び工程4b。これらの工程により、従来のCMOS製造工程に新たな工程を追加したり変更したりすることなく、異なる耐圧が要求される複数の横型半導体装置が1チップ上に集積されるモノリシック集積回路を低コストで製造することが可能となる。なお、LDMOSトランジスタ10のLocos酸化膜105の信頼性を確保する観点から、Locos酸化膜105の厚みは、Locos酸化膜105にかかる電界が2MV/cm~5MV/cmとなる範囲内で最小値をとることが望ましい。また、LDMOSトランジスタ10のドレイン-ソース間耐圧としてBVds[V]が要求されている場合、Locos酸化膜105の厚みX[nm]は、BVds/0.5<X<BVds/0.2を満足するように設定することが望ましい。但し、本発明において、形成できるLocos酸化膜105の最大厚さは、CMOSトランジスタ領域に形成される素子分離用Locos領域の厚さ250nm~400nm程度となる。従って、この厚さを超えるLocos酸化膜105を1回の工程で形成することができないため、本発明が適用される対象は実質的に、ドレイン-ソース間耐圧が100V未満=BVds<100のLDMOSトランジスタ10となる。5.横型半導体装置のその他の構造上述したように、本発明では、窒化シリコン膜を設ける遮蔽部201と窒化シリコン膜を設けない開口部202とを調整したパターンを有するマスク113を使用する図3及び図6Aを参照。よって、遮蔽部201と開口部202との割合を適切に調整することにより、Locos酸化膜を作成する熱酸化処理において酸素とn-型活性層101のシリコンとが反応する箇所を高精度に制御すれば、図7に示すように、表面に凸凹を有するLocos酸化膜105cを形成したLDMOSトランジスタ20を製造することも可能である。このような、凸凹形状のLocos酸化膜105cでは、オン動作時の電子の移動経路rcは、表面がフラットであるLocos酸化膜105aにおけるオン動作時の電子の移動経路raと同じであるが図5aを参照、Locos酸化膜105cが凹んでいる部分だけn-型ドリフト拡散層107の面積を広くすることができる、という効果が期待できる。