複数の回路ブロックと、前記複数の回路ブロックのそれぞれに対応して設けられ、対応する回路ブロックと電源端子との接続を制御する複数のスイッチ回路と、前記複数のスイッチ回路のそれぞれに対応して設けられ、対応するスイッチ回路へ回路ブロック選択信号を出力する複数のフリップフロップ回路とを備え、前記複数のフリップフロップ回路は、直列接続されることによりシフトレジスタ回路を構成し、外部信号の入力に基づいて、前記複数のスイッチ回路のうちで2以上のスイッチ回路を選択し、当該2以上のスイッチ回路に対して選択を示す前記回路ブロック選択信号を出力し、前記選択を示す回路ブロック選択信号を入力された前記2以上のスイッチ回路は、当該2以上のスイッチ回路それぞれに対応する回路ブロックと前記電源端子とを接続する半導体集積回路。前記シフトレジスタ回路における初段の前記フリップフロップ回路の入力端子と、前記複数のフリップフロップ回路のクロック端子の全てを共通に接続した端子とには、前記外部信号が入力される請求項1に記載の半導体集積回路。前記複数のスイッチ回路は、外部端子からの入力に基づいて、全ての前記回路ブロックと電源端子との接続を制御する請求項1または2に記載の半導体集積回路。前記複数のスイッチ回路は、前記回路ブロックと電源端子とを接続するためのNチャネルMOSトランジスタを有し、前記NチャネルMOSトランジスタのゲート端子が前記外部端子に接続される請求項3に記載の半導体集積回路。しかしながら、従来の半導体集積回路において、複数の回路ブロックを同時に選択できないため、不良の回路ブロックを特定する場合に、1回路ブロックずつ、順番に特性の測定を行う必要があり、時間がかかる。更に、回路ブロックに信頼性加速試験する場合に、NAND回路及び電源切替スイッチ回路に高電圧を印加する必要があり、制御回路の特性を劣化させやすく、本来の回路ブロックの特性変動を正確に評価することが難しいという課題があった。そこで、本発明は、このような状況に鑑みてなされたものであり、不良の回路ブロックを特定する検査時間を短くすることができ、また、各回路ブロックの信頼性加速試験での特性劣化について精度良く測定できる半導体集積回路を提供することを目的とする。上記目的を達成するために、本発明の一形態に係る半導体集積回路は、複数の回路ブロックと、前記複数の回路ブロックのそれぞれに対応して設けられ、対応する回路ブロックと電源端子との接続を制御する複数のスイッチ回路と、前記複数のスイッチ回路のそれぞれに対応して設けられ、対応するスイッチ回路へ回路ブロック選択信号を出力する複数のフリップフロップ回路とを備え、前記複数のフリップフロップ回路は、直列接続されることによりシフトレジスタ回路を構成し、外部信号の入力に基づいて、前記複数のスイッチ回路のうちで2以上のスイッチ回路を選択し、当該2以上のスイッチ回路に対して選択を示す前記回路ブロック選択信号を出力し、前記選択を示す回路ブロック選択信号を入力された前記2以上のスイッチ回路は、当該2以上のスイッチ回路それぞれに対応する回路ブロックと前記電源端子とを接続する。また、好ましくは、前記シフトレジスタ回路における初段の前記フリップフロップ回路の入力端子と、前記複数のフリップフロップ回路のクロック端子の全てを共通に接続した端子とには、前記外部信号が入力される。これによれば、例えば、搭載している回路ブロック数と同じ数のクロックパルスと、選択したい回路ブロックの情報を盛り込んだData信号とを外部信号として入力することができる。このため、複数の回路ブロックのうち特定の回路ブロックを複数選択することができる。これにより、不良回路ブロックを特定する検査の回数を最小限にすることができ、検査時間を短縮できる。このため、検査にかかるコストを削減することができる。また、好ましくは、前記複数のスイッチ回路は、外部端子からの入力に基づいて、全ての前記回路ブロックと電源端子との接続を制御する。これによれば、同時に全回路ブロックへ高電圧を印加した信頼性劣化による不良ブロックを特定する検査を行うことができる。また、好ましくは、前記複数のスイッチ回路は、前記回路ブロックと電源端子とを接続するためのNチャネルMOSトランジスタを有し、前記NチャネルMOSトランジスタのゲート端子が前記外部端子に接続される。これによれば、信頼性加速試験をする場合に、高電圧がかかるのは、高温バイアスによる信頼性劣化が小さいNチャネルMOSトランジスタのみとなる。このため、回路ブロックの信頼性による変動特性を精度よく評価できるという効果を得ることができる。本発明による半導体集積回路によれば、同時に特定の複数の回路ブロックを選択することができるので、不良回路ブロックを特定する検査を最小限にすることができる。このため、検査時間を短縮することができ、検査コストを削減できる。また、信頼性加速試験をする場合に、高電圧がかかるのは、高温バイアスによる信頼性劣化が小さいNチャネルMOSトランジスタのみであるため、回路ブロックの信頼性による変動特性を精度よく評価できるという効果を得ることができる。以下、半導体集積回路の実施形態について図面を参照して説明する。なお、実施形態において同じ符号を付した構成要素は同様の動作を行うため、再度の説明を省略する場合がある。第1実施形態本発明の第1実施形態について説明する。図1は、選択回路を複数のディレイフリップフロップ回路で構成した場合の第1実施形態の半導体集積回路100の回路図である。図2は、図1の半導体集積回路100に使用されるスイッチ回路Sa1、Sa2、Sanの回路図である。図3は、半導体集積回路に印加する信号波形及び内部回路の選択状態を示すタイムチャートである。半導体集積回路100は、電源の非接地側電圧側に接続される電源端子1と、電源の接地側に接続される電源端子2と、本体集積回路をブロック分けした複数の回路ブロックB1、B2、Bnと、複数の回路ブロックB1、B2、Bnのそれぞれに対応する複数のスイッチ回路Sa1、Sa2、Sanと、複数のスイッチ回路Sa1、Sa2、Sanそれぞれに対応する複数のディレイフリップフロップ回路DFF1、DFF2、DFFnと、クロックパルス信号が入力されるCLK端子6と、複数のスイッチ回路Sa1、Sa2、San及び複数のディレイフリップフロップ回路DFF1、DFF2、DFFnを動作させるためのVcc電源印加用のVcc端子7と、Data信号が入力されるData端子8と、接地されるGND端子15とにより構成される。複数の回路ブロックB1、B2、Bnの全ては、電源端子1に共通に接続される。複数の回路ブロックB1、B2、Bnはまた、複数のスイッチ回路Sa1、Sa2、Sanを介して電源端子2と接続される。つまり、回路ブロックBiは、回路ブロックBiに対応するスイッチ回路Saiを介して電源端子2と接続される。複数のスイッチ回路Sa1、Sa2、Sanは、図2に示すように、それぞれがNチャネルMOSトランジスタ10、PチャネルMOSトランジスタ11、NチャネルMOSトランジスタ12、及びインバータ回路13により構成されている。以下、i番目のスイッチ回路Saiを代表して説明する。スイッチ回路Saiでは、NチャネルMOSトランジスタ10は、そのゲート端子がディレイフリップフロップ回路DFFiのNQ端子と接続され、ゲート端子に電圧が印加されて当該NQ端子の出力NQi以下、回路ブロック選択信号NQiと言うがHになることにより電源端子2と回路ブロックBiとを接続する。また、PチャネルMOSトランジスタ11は、そのゲート端子がインバータ回路13を介してディレイフリップフロップ回路DFFiのNQ端子と接続され、ゲート端子に電圧が印加されるつまり、当該NQ端子の回路ブロック選択信号NQiがHになりインバータ回路13の出力がLになることにより電源端子2と回路ブロックBiとを接続する。また、NチャネルMOSトランジスタ12は、そのゲート端子がディレイフリップフロップ回路DFFiのNQ端子とインバータ回路13を介して接続され、ゲート端子に電圧が印加されるつまり、当該NQ端子の出力QiがLになりインバータ回路13の出力がHになることによりGND端子15と回路ブロックBiとを接続する。上述のように、スイッチ回路Saiは、ディレイフリップフロップ回路DFFiの回路ブロック選択信号NQiに基づいて、NチャネルMOSトランジスタ10、PチャネルMOSトランジスタ11、及びNチャネルMOSトランジスタ12のON/OFFの切替を行う。具体的には、スイッチ回路Saiは、回路ブロック選択信号NQiがHのときに、NチャネルMOSトランジスタ10及びPチャネルMOSトランジスタ11がON、NチャネルMOSトランジスタ12がOFFとなる。これにより、回路ブロックBiは、電源端子2と接続され、GND端子15と切断される。このため、回路ブロックBiは、スイッチ回路Saiにより電源端子2と接続され、電源端子1及び電源端子2による電圧が印加される。一方で、スイッチ回路Saiは、回路ブロック選択信号NQiがLのときに、NチャネルMOSトランジスタ10及びPチャネルMOSトランジスタ11がOFF、NチャネルMOSトランジスタ12がONとなる。これにより、回路ブロックBiは、電源端子2と切断され、GND端子15と接続される。複数のディレイフリップフロップ回路DFF1、DFF2、DFFnは、直列接続されることによりシフトレジスタ回路を構成することにより、選択回路として機能する。なお、ここでいう選択回路とは、外部からの入力本実施形態では、CLK端子6に入力されるクロックパルス信号及びData端子8に入力されるData信号に基づいて、複数のスイッチ回路Sa1、Sa2、Sanのうちで1以上のスイッチ回路を選択する回路である。そして、選択回路によって選択された1以上のスイッチ回路は、当該スイッチ回路に対応する回路ブロックと電源端子2とを接続する。シフトレジスタ回路における初段のディレイフリップフロップ回路DFF1のD端子データ端子は、Data端子8と接続され、Data端子8を介して外部からの入力としてのData信号を受け付ける。複数のディレイフリップフロップ回路DFF1、DFF2、DFFnのC端子クロック端子の全てを共通に接続した端子は、CLK端子6と接続され、CLK端子6を介して外部からの入力としてのクロックパルス信号を受け付ける。上述したように各ディレイフリップフロップ回路DFF1、DFF2、DFFnは直列接続されてシフトレジスタ回路を構成しており、各ディレイフリップフロップ回路DFF1、DFF2、DFFnはクロックパルス信号の入力ごとにD端子に入力された信号をQ端子へ出力する。このため、Q端子より出力される信号は、クロックパルス信号が入力されるごとに一つ右隣のディレイフリップフロップ回路へシフトする。第1実施形態に係る半導体集積回路100では、上述したような構成により、Data信号とクロックパルス信号とを制御することにより、選択回路として機能する複数のディレイフリップフロップ回路DFF1、DFF2、DFFnよって1以上のスイッチ回路を選択し、当該スイッチ回路に対応する回路ブロックと電源端子2とを電気的に接続された状態とする。以下に、同時に複数の回路ブロックを選択する方法について、図3を参照して説明する。図3は、図1における複数の回路ブロックB1、B2、Bnが8つである場合の半導体集積回路に対して印加する信号波形及び内部回路の選択状態を示すタイムチャートを示す図である。図3では、特に回路ブロックB2、B3を選択する場合のクロックパルス信号及びData信号の波形を示す。まず、全てのディレイフリップフロップ回路DFF1~DFF8にリセット信号を入力し、全てのディレイフリップフロップ回路DFF1~DFF8の出力QをLに設定する。次に、全ての回路ブロックB1~B8と同じ数8つのクロックパルス信号をCLK端子6に入力し、回路ブロックB2、B3を選択するData信号をData端子8に入力する。なお、8つのクロックパルス信号の各パルスは、各回路ブロックB1~B8に対応しており、左端から右方向に並ぶ回路ブロックB1、B2B8に対して、右端のパルスから左方向に順に1パルス毎に対応する。つまり、8つのクロックパルス信号における右端のパルスは左端の回路ブロックB1に対応しており、右から2番目のパルスは回路ブロックB2に対応しており、右から3番目のパルスは回路ブロックB3に対応しており、左端のパルスは回路ブロックB8に対応している。Data信号は、クロックパルス信号の各パルスに対してH又はLがセットされることにより、任意の回路ブロックが選択されるように設定される。なお、任意の回路ブロックを選択する場合は、対応するクロックパルス信号に対してLのData信号がセットされる。具体的に回路ブロックB2、B3を選択する場合に、Data信号は、クロックパルス信号の左から6番目及び7番目のパルスに対してLがセットされ、それ以外のパルスに対してはHのData信号がセットされる。そして、このData信号に対してクロックパルス信号が入力されると、全てのディレイフリップフロップ回路DFF1~DFF8のD端子の信号がQ端子に出力されるため、1から5番目のパルスの期間で全てのディレイフリップフロップ回路DFF1~DFF8のD端子への入力はHになり、全てのディレイフリップフロップ回路DFF1~DFF8のQ端子から出力される出力Q1~Q8はLになる。次の6番目のパルスの期間ではData信号がLとなっているため、6番目のパルスが入力されるとディレイフリップフロップ回路DFF1のQ端子の出力Q1はLとなり、NQ端子の出力NQ1回路ブロック選択信号NQ1はHとなる。一方で、6番目のパルスが入力される時、他のディレイフリップフロップ回路DFF2~DFF8のD端子への入力は全てLであるため、NQ端子の出力NQ2~NQ8回路ブロック選択信号NQ1~NQ8はLとなる。同様に7番目のパルスが入力されると、7番目のパルスの期間ではData信号がLであり、7番目のパルスが入力される時に出力Q1がLとなっているため、出力Q1及びディレイフリップフロップ回路DFF2のQ端子の出力Q2の出力Q2がLとなり、回路ブロック選択信号NQ1及びその右隣のディレイフリップフロップ回路DFF2の回路ブロック選択信号NQ2がHとなる。また、7番目のパルスが入力される時、他のディレイフリップフロップ回路DFF3~DFF8のD端子への入力は全てHであるため、ディレイフリップフロップ回路DFF3~DFF8の回路ブロック選択信号NQ3~NQ8はLとなる。そして、最後の8番目のパルスが入力されると、8番目のパルスが入力される時に出力Q1及び出力Q2がLとなっているため、出力Q1がHとなり、出力Q2及び出力Q3がLとなり、回路ブロック選択信号NQ2及び回路ブロック選択信号NQ3がHとなる。また、8番目のパルスの期間ではData信号がHであり、8番目のパルスが入力される時に他のディレイフリップフロップ回路DFF4~DFF8のD端子への入力は全てHであるため、ディレイフリップフロップ回路DFF1、DFF4~DFF8の回路ブロック選択信号NQ1、NQ4~NQ8はLになる。以上の結果、回路ブロック数と同じ数のパルスによるクロックパルス信号をCLK端子6に入力し、回路ブロックB2、B3を選択するData信号を初段のディレイフリップフロップ回路DFF1のD端子に入力することで、回路ブロックB2、B3と電源端子2とが接続され、回路ブロックB2、B3の特性を測定できる。また、例えば、回路ブロック数と同じ数のパルスによるクロックパルス信号をCLK端子6に入力し、クロックパルス信号の全期間に対してData信号をLにして初段のディレイフリップフロップ回路DFF1のD端子に入力することにより、全回路ブロックを選択することができる。このようにして、回路ブロック数と同じ数のパルスによるクロックパルス信号と、任意の回路ブロックを選択するためのData信号とを外部端子CLK端子6及びフリップフロップ回路DFF1のD端子に入力することにより、任意の回路ブロックを選択して、選択した回路ブロックの特性を測定することができる。以上に説明した半導体集積回路100の回路ブロックの1以上を選択する方法を利用することにより、図4に示すように、半導体集積回路100の各回路ブロックの特性を測定している。図4は、第1実施形態に係る半導体集積回路100の各回路ブロックの特性を測定する処理動作検査処理のフローチャートである。なお、図4は、複数の回路ブロックが8つの場合における動作検査処理のフローチャートである。この処理において、まず、全回路ブロックの動作検査を行い、不良品の回路ブロックが含まれるか否かを判定するS11。良品であると判定されると、動作検査処理を終了する。ステップS11において不良品であると判定されると、不良品である回路ブロックを特定するために、以下のステップS12~S28の不良品特定処理を行う。つまり、動作検査処理においては、全回路ブロックが良品であるか否かの判定処理と、不良品特定処理とが行われる。以下、不良品特定処理について説明する。不良品特定処理では、8つの回路ブロックのうちの半分の4つの回路ブロックB1~B4を選択して動作検査を行い、選択された回路ブロックB1~B4に不良品の回路ブロックが含まれるか否かを判定するS12。ステップS12において不良品の回路ブロックが含まれていると判定されると、4つの回路ブロックB1~B4のさらに半分の2つの回路ブロックB1、B2を選択して動作検査を行い、選択された回路ブロックB1、B2に不良品の回路ブロックが含まれるか否かを判定するS13。ステップS13において不良品の回路ブロックが含まれていると判定されると、回路ブロックB1に対して動作検査を行いS14、回路ブロックB2に対して動作検査を行いS15、回路ブロックB3に対して動作検査を行いS16、回路ブロックB4に対して動作検査を行うS17。ここでは、ステップS13において不良品の回路ブロックが含まれていると判定されると、4つの回路ブロックB1~B4の少なくとも1つが不良品であると判断している。そして、ステップS14~S17を行うことにより、4つの回路ブロックB1~B4のうちの不良品を特定する。ステップS13において不良品の回路ブロックが含まれていないつまり、良品の回路ブロックであると判定されると判定されると、回路ブロックB3に対して動作検査を行いS18、その後に回路ブロックB4に対して動作検査を行うS19。ここでは、ステップS13において不良品の回路ブロックが含まれていないと判定されると、4つの回路ブロックB1~B4のうちの残りの半分の2つの回路ブロックB3、B4の少なくともいずれかに不良品の回路ブロックが含まれていると判断している。そして、ステップS18及びステップS19を行うことにより、回路ブロックB3及び回路ブロックB4のうちの不良品を特定する。ステップS12において不良品の回路ブロックが含まれていないと判定されると、8つの回路ブロックB1~B8の残りの4つの回路ブロックB5~B8のうちで、さらに半分の2つの回路ブロックB5、B6を選択して動作検査を行い、不良品の回路ブロックが含まれるか否かを判定するS20。ステップS20において不良品の回路ブロックが含まれていると判定されると、回路ブロックB5に対して動作検査を行いS21、回路ブロックB6に対して動作検査を行いS22、回路ブロックB7に対して動作検査を行いS23、回路ブロックB8に対して動作検査を行うS24。ここでは、ステップS20において不良品の回路ブロックが含まれていると判定されると、4つの回路ブロックB5~B8の少なくとも1つが不良品であると判断している。そして、ステップS21~S24を行うことにより、4つの回路ブロックB5~B8のうちの不良品を特定する。ステップS20において不良品の回路ブロックが含まれていないと判定されると、回路ブロックB7に対して動作検査を行いS25、その後に回路ブロックB8に対して動作検査を行うS26。ここでは、ステップS20において不良品の回路ブロックが含まれていないと判定されると、4つの回路ブロックB5~B8のうちの残りの半分の2つの回路ブロックB7、B8のいずれかに不良品の回路ブロックが含まれていると判断している。そして、ステップS251及びステップS26を行うことにより、回路ブロックB7及び回路ブロックB8のうちの不良品を特定する。ステップS20又はステップS26が終了すると、不良品特定処理を終了し、動作検査処理を終了する。ステップS17又はステップS19が終了すると、8つの回路ブロックB1~B8の残りの4つの回路ブロックB5~B8を選択して動作検査を行い、選択された回路ブロックB5~B8に不良品の回路ブロックが含まれるか否かを判定するS27。ステップS27において不良品の回路ブロックが含まれていると判定されると、4つの回路ブロックB5~B8のさらに半分の2つの回路ブロックB5、B6を選択して動作検査を行い、不良品の回路ブロックが含まれるか否かを判定するS28。一方で、ステップS27において不良品の回路ブロックが含まれていないと判定されると、不良品特定処理を終了し、動作検査処理を終了する。ステップS28において不良品の回路ブロックが含まれていると判定されると、回路ブロックB5に対して動作検査を行いS29、回路ブロックB6に対して動作検査を行いS30、回路ブロックB7に対して動作検査を行いS31、回路ブロックB8に対して動作検査を行うS32。ここでは、ステップS28において不良品の回路ブロックが含まれていると判定されると、4つの回路ブロックB5~B8の少なくとも1つが不良品であると判断している。そして、ステップS29~S32を行うことにより、4つの回路ブロックB5~B8のうちの不良品を特定する。ステップS28において不良品の回路ブロックが含まれていないと判定されると、回路ブロックB7に対して動作検査を行いS33、その後に回路ブロックB8に対して動作検査を行うS34。ここでは、ステップS28において不良品の回路ブロックが含まれていないと判定されると、4つの回路ブロックB5~B8のうちの残りの半分の2つの回路ブロックB7、B8のいずれかに不良品の回路ブロックが含まれていると判断している。そして、ステップS33及びステップS34を行うことにより、回路ブロックB7及び回路ブロックB8のいずれが不良品であることを特定する。ステップS32又はステップS34が終了すると、不良品特定処理を終了し、動作検査処理を終了する。以上、第1実施形態によれば、全ての回路ブロックB1、B2、Bnと同じ数nのクロックパルス信号をCLK端子6に入力し、任意の回路ブロックを選択するData信号をData端子8に入力することにより特定の複数の回路ブロックの選択が可能となる。そして、上述のように8つの回路ブロックB1~B8を有する半導体集積回路100で構成された回路ブロックについて不良の回路ブロックを特定する場合に、特定の複数の回路ブロックを選択することを利用することにより、従来の半導体集積回路よりも検査回数を削減することができ検査時間を短縮できる。具体的には、従来の半導体集積回路では、8つの回路ブロックB1~B8を1ブロックごとに検査を行うため常に8回の検査が必要であったが、図4に示すように、2分割法を行うことにより複数の回路ブロックを選択しつつ8つの回路ブロックの検査を行うことにより、不良品特定処理において4~12回の検査とすることができる。しかも、不良品が発生する発生率は低いことを鑑みると、全ての回路ブロックに不良品が生じない場合には検査を1回の検査のみで終了できるため検査時間の短縮に非常に有効である。このため、1回路ブロック検査時間を1secとした場合に、従来の回路と比較して最高で4sec、半分の検査時間を短縮することができる。このため、従来よりも検査に係るコストを削減することができる。第2実施形態第2実施形態について説明する。図5は図1と同様に、選択回路を複数のディレイフリップフロップ回路で構成した場合の第2実施形態の半導体集積回路200の回路図である。図6は、図5の半導体集積回路200に使用されるスイッチ回路Sb1、Sb2、Sbnの回路図である。図7は、半導体集積回路200に印加する信号波形及び内部回路の選択状態を示すタイムチャートである。半導体集積回路200は、図1の第1実施形態の半導体集積回路100に対して、外部端子としてのQC端子9をさらに備える。QC端子9は、全てのスイッチ回路Sb1、Sb2、Sbnに対して並列に接続されている。スイッチ回路Sb1、Sb2、Sbnは、QC端子9に電圧が印加されると、それぞれが対応する回路ブロックと電源端子2とを接続するという点で第1実施形態に係るスイッチ回路Sb1、Sb2、Sbnと異なる。つまり、スイッチ回路Sb1、Sb2、Sbnは、QC端子9からの入力に基づいて、全ての回路ブロックB1、B2、Bnと電源端子2との接続を制御する。具体的に、スイッチ回路Sb1、Sb2、Sbnは、図6に示すように、高温電圧印加での信頼性劣化が小さいNチャネルMOSトランジスタのみで構成され、NチャネルMOSトランジスタ10、NチャネルMOSトランジスタ12、NチャネルMOSトランジスタ14、及び抵抗16により構成されている。以下、i番目のスイッチ回路Sbiを代表して説明する。スイッチ回路Sbiでは、NチャネルMOSトランジスタ10は、そのゲート端子がディレイフリップフロップ回路DFFiのNQ端子と接続され、ゲート端子に電圧が印加されて当該NQ端子の出力NQi以下、回路ブロック選択信号NQiと言うがHになることにより電源端子2と回路ブロックBiとを接続する。また、NチャネルMOSトランジスタ12は、そのゲート端子がディレイフリップフロップ回路DFFiのQ端子と接続され、ゲート端子に電圧が印加されるつまり、当該Q端子の出力QiがHになることによりGND端子15と回路ブロックBiとを接続する。さらに、NチャネルMOSトランジスタ14は、そのゲート端子がQC端子9に接続され、ゲート端子に電圧が印加されるつまり、QC端子9に電圧が印加されることにより電源端子2と回路ブロックBiとを接続する。つまり、第2実施形態に係るスイッチ回路Sbiは、回路ブロックBiと電源端子2とを接続するためのNチャネルMOSトランジスタ14を有し、NチャネルMOSトランジスタのゲート端子が外部端子であるQC端子9に接続される。上述のように、スイッチ回路Sbiは、ディレイフリップフロップ回路DFFiの回路ブロック選択信号NQiに基づいて、NチャネルMOSトランジスタ10及びNチャネルMOSトランジスタ12のON/OFFの切替を行う。具体的には、スイッチ回路Sbiは、回路ブロック選択信号NQiがHのときに、NチャネルMOSトランジスタ10がONとなり、このとき出力QiがLであるため、NチャネルMOSトランジスタ12がOFFとなる。つまり、ディレイフリップフロップ回路DFFiの回路ブロック選択信号NQiがHまたはLと切り替わることによって、第2実施形態に係るスイッチ回路Sbiは第1実施形態に係るスイッチ回路Sbiと同様に、回路ブロックBiの接続先を電源端子2とGND端子15とに切り替えている。このため、各回路ブロックB1、B2、Bnを選択する方法は、第1実施形態の回路と同じである。そして、第2実施形態に係るスイッチ回路Sbiは、第1実施形態と異なりNチャネルMOSトランジスタ14を有しているため、QC端子9によりNチャネルMOSトランジスタ14のゲート端子に対して電圧が印加されると、回路ブロックBiと電源端子2とを接続する。複数のスイッチ回路Sb1、Sb2、Sbnは全て、QC端子9と共通に接続されているため、QC端子9により電圧が印加されると、全ての回路ブロックB1、B2、Bnと電源端子2とが接続されることになる。これにより、ディレイフリップフロップ回路DFF1、DFF2、DFFnを動作させずに全ての回路ブロックB1、B2、Bnと電源端子2との接続を行うことができる。また、ディレイフリップフロップ回路DFF1、DFF2、DFFnを動作させずに全ての回路ブロックB1、B2、Bnと電源端子2との接続を行うため、この時のQ端子の状態は不定となる。この時に、スイッチ回路SbiのNチャネルMOSトランジスタ12は、そのゲート端子が抵抗16を介してGND端子15と接続されているため低電位Lとなり、GND端子15と回路ブロックBiとの接続を遮断する。なお、各回路ブロックB1、B2、Bnの特性を測定する動作検査処理を行う場合に、QC端子9にはGND電位が印加される。全ての回路ブロックB1、B2、Bnへ電圧を印加する場合に、QC端子9には電源端子2と同じ電圧を印加する。以上に説明した半導体集積回路200のQC端子9に電圧を印加することによる全ての回路ブロックB1、B2、Bnと電源端子2とを接続する方法を利用することにより、図8に示すように、半導体集積回路200に対して信頼性加速試験を行うことができる。図8は、半導体集積回路200の各回路ブロックに対して行う信頼性加速試験の処理のフローチャートである。信頼性加速試験において、まず、Vcc端子7にVcc電圧=3.3Vを印加し、QC端子9にGND電位を印加するS41。次に、第1実施形態で説明した回路ブロックの選択方法を利用することにより、回路ブロックの初期特性を測定する処理S43、S44を、各回路ブロックB1、B2、Bnに対して繰り返し行うループ1:S42~S45。まず、CLK端子6にクロックパルス信号を入力し、Data端子8にData信号を入力することにより任意の回路ブロックを選択するS43。そして、選択された回路ブロックの初期特性を測定するS44。例えば、回路ブロックB3を選択する場合には、図7に示すように、QC端子9への入力を全ての期間においてLとして、NチャネルMOSトランジスタ14をOFFにした状態で、クロックパルス信号の6番目のパルスのみに合わせてLを設定したData信号を入力する。これにより、クロックパルス信号の8番目のパルスが入力された時に、スイッチ回路S3により回路ブロックB3と電源端子2とが接続されることになる。なお、ステップS42とステップS43とは回路ブロックB1、B2、Bnの全てに対して順番に1つずつが選択された上で行われる。次に、高温状態かつ高電圧印加状態で長時間保持するに当たり、高温状態にして、Vcc端子7にGND電位を印加するS46。そして、電源端子1、電源端子2、及びQC端子9にストレス電圧Vsを印加するS47。この結果、全ての回路ブロックB1、B2、Bnにストレス電圧Vsが印加される。このとき、スイッチ回路Sb1、Sb2、SbnのNチャネルMOSトランジスタ14にも高電圧が印加されるが、ディレイフリップフロップ回路DFF1、DFF2、DFFnには電圧が印加されない。再度、Vcc端子7にVcc電圧=3.3Vを印加し、QC端子9にGNDを設定するS48。そして、再び、回路ブロックの高温状態かつ高電圧印加後の特性を測定する処理S50、S51を、各回路ブロックB1、B2、Bnに対して繰り返し行うループ2:S49~S52。この状態で、CLK端子6にクロックパルス信号を入力し、Data端子8にData信号を入力することにより任意の回路ブロックを選択するS50。そして、選択された回路ブロックの高温状態かつ高電圧印加後の特性を測定するS51。なお、ステップS47とステップS48とは回路ブロックB1、B2、Bnの全てに対して順番に1つずつが選択された上で行われる。以上、第2実施形態によれば、高温状態かつ高電圧印加による信頼性加速試験をする場合に、複数のディレイフリップフロップ回路DFF1、DFF2、DFFnにはストレス電圧Vsが印加されず、全てのスイッチ回路Sb1、Sb2、Sbnは高温状態かつ高電圧印加による特性劣化が小さいNチャネルMOSトランジスタのみで構成されている。このため、複数の回路ブロックB1、B2、Bnの高温状態かつ高電圧印加による特性変動を正確に測定することができる。また、QC端子9に電源端子2と同じ電圧を印加することにより、全てのディレイフリップフロップ回路DFF1、DFF2、DFFnを動作させることなく、全ての回路ブロックB1、B2、Bnに電源端子2の電圧を印加することができる。以上、本発明に係る半導体集積回路について、実施形態に基づいて説明したが、本発明は、この実施形態に限定されるものではない。つまり、今回開示された実施形態は全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内で全ての変更が含まれることが意図される。例えば、上記実施形態では、測定対象を回路ブロックとしているが、単体トランジスタとしても構わない。上記実施形態では、半導体集積回路100、200は、TEGTestElementGroupを対象としているが、TEG以外にも製品の中に搭載することにより、不良Chipについて不良回路ブロックの特定、及び信頼性による劣化特性の評価が可能となり、不良の原因究明の解析を容易にできる。上記実施形態では、選択回路として複数のディレイフリップフロップ回路DFF1、DFF2、DFFnを直列接続することにより構成したシフトレジスタ回路を採用しているが、選択回路はディレイフリップフロップ回路DFFにより構成することに限るものではなく、他のフリップフロップ回路を複数接続することにより構成してもよい。例えば、複数のJKフリップフロップ回路を直列に接続してシフトレジスタ回路を選択回路として採用してもよい。