"第1の配線と、前記第1の配線と交差する第2の配線と、前記第1の配線と前記第2の配線の間に接続されたメモリセルとを有し、前記メモリセルは、金属酸化物を含む可変抵抗素子と、ポリシリコン層及び前記ポリシリコン層と前記金属酸化物との間に形成されたSiGe層を有する電極と、バイポーラ型の整流素子とを直列接続したメモリセルを備え、前記SiGe層のGeの濃度は、前記ポリシリコン層のGeの濃度と比較して2倍以上であり、前記SiGe層には、Geが5~40含まれ、前記SiGe層の膜厚は、2~4nmであることを特徴とする不揮発性半導体記憶装置。金属酸化物を含む可変抵抗素子と、ポリシリコン層及び前記ポリシリコン層と前記金属酸化物との間に形成されたSiGe層を有する電極と、バイポーラ型の整流素子とを直列接続したメモリセルを備えたことを特徴とする不揮発性半導体記憶装置。第1の配線と、前記第1の配線と交差する第2の配線とを有し、前記メモリセルは、前記第1の配線と前記第2の配線の間に接続されていることを特徴とする請求項2記載の不揮発性半導体記憶装置。前記SiGe層のGeの濃度は、前記ポリシリコン層のGeの濃度と比較して2倍以上である事を特徴とする請求項2又は3記載の不揮発性半導体記憶装置。前記SiGe層には、Geが5~40含まれていることを特徴とする請求項2~4のうちいずれか1項記載の不揮発性半導体記憶装置。前記SiGe層の膜厚は、2~4nmであることを特徴とする請求項2~5のうちのいずれか1項記載の不揮発性半導体記憶装置。本発明の実施形態は、動作電力の低減を目的とする。実施形態に係る不揮発性半導体記憶装置は、金属酸化物を有する可変抵抗素子と、ポリシリコン層及びポリシリコン層と金属酸化物との間に形成されたSiGe層を有する電極と、バイポーラ型の整流素子とを直列接続したメモリセルを備える。[第1の実施の形態][全体構成]図1は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。この不揮発性半導体記憶装置は、後述する可変抵抗素子VRと電流整流素子Diを具備するメモリセルMCをマトリクス状に配置したメモリセルアレイ1を備える。メモリセルアレイ1のビット線BLには、メモリセルアレイ1のビット線BLを制御し、メモリセルMCのデータ消去、メモリセルMCへのデータ書き込み、及びメモリセルMCからのデータ読み出しを可能にするカラム制御回路2が電気的に接続されている。また、メモリセルアレイ1のワード線WLには、メモリセルアレイ1のワード線WLを選択し、メモリセルのデータ消去、メモリセルMCへのデータ書き込み、及びメモリセルMCからのデータ読み出しを可能にするロウ制御回路3が電気的に接続されている。[メモリセルアレイ]図2は、メモリセルアレイ1の一部の斜視図、図3は、図2におけるI-I’線で切断して矢印方向に見たメモリセルMC1列分の断面図、図4は、メモリセルMC1つ分の断面図である。メモリセルアレイ1は、クロスポイント型のメモリセルアレイで、複数本のワード線WLが平行に配設され、これと交差して複数本のビット線BLが平行に配設される。ワード線WLとビット線BLとの各交差部に両配線に挟まれるように後述のメモリセルMCが配置される。このようなメモリセルアレイMA0~MA3が、隣接するワード線WL及びビット線BLを共有して多層に形成される。なお、ワード線WL及びビット線BLは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばタングステンW、チタンTi、窒化タングステンWN、窒化チタンTiN、タングステンシリサイドWSi、ニッケルシリサイドNiSi、コバルトシリサイドCoSi等を用いることができる。[メモリセル]メモリセルMCは、図4に示すように、ビット線BLとワード線WLの間に直列接続された上部電極TE、可変抵抗素子VR、下部電極BE、バリアメタルBM1、電流整流素子Di及びバリアメタルBM2を備える。本実施形態において上部電極TE及びバリアメタルBM1,BM2は、TiN層から形成されている。このTiN層は、スパッタ等の方法によって形成可能であり、バリアメタル層、接着層として機能する。なお、上部電極TE及びバリアメタルBM1,BM2は、Ti等、他の金属によって形成することも可能である。可変抵抗素子VRは、抵抗変化膜として5nm程度のHfOx層が形成されている。HfOx層とTiNから形成された上部電極TEとの界面には、8Å程度のTiOx層が形成されている。このうちHfOx層はALDAtomicLayerDeposition等の方法によって形成することが可能である。尚、HfOx層の膜厚は5nm程度に限定されるものではなく、2~10nm程度の範囲で適宜変更可能である。又、本実施形態では抵抗変化膜としてHfOxを用いたが、例えば、クロムCr、タングステンW、バナジウムV、ニオブNb、タンタルTa、チタンTi、ジルコニウムZr、ハフニウムHf、スカンジウムSc、イットリウムY、トリウムTr、マンガンMn、鉄Fe、ルテニウムRu、オスミウムOs、コバルトCo、ニッケルNi、銅Cu、亜鉛Zn、カドミウムCd、アルミニウムAl、ガリウムGa、インジウムIn、錫Sn、鉛Pb、ビスマスBi、あるいは、ランタンLaからルテチウムLuまでのいわゆる希土類元素などの酸化物などとすることもできる。また、下部電極BEは、n型のポリシリコン層及びこのポリシリコン層とHfOx層との界面に形成されたSiGe層から形成されている。下部電極BEは、厚すぎるとアスペクト比が高くなってメモリセルMCの加工が困難となり、更に抵抗が高くなってしまうが、薄すぎるとCVDで成膜した際に縞状に成長し、更に不純物が抜けてしまうため、2層合わせて5nm~30nm程度に形成することが考えられる。又、下部電極BEのうち上面の2~4nm、好ましくは2nm程度をSiGe層が占めている。SiGe層は2nm程度の膜厚で充分結晶化の種となり、厚くすると異常成長のリスクが高まってしまうため、上記範囲内が適切であると考えられる。SiGe層におけるGeの添加量は多い方が結晶性は良くなるが、異常成長するリスクが高くなる。又、Ge濃度を高くすると、Geの酸化物は水溶性であるため、セル加工時のウェット処理等によるサイドエッチング量が多くなり、形状不具合が発生する恐れがある。従って、SiGe層におけるGeの添加量は5~40程度とすると良い。ポリシリコン層にはGeが含まれていても良いし、含まれていなくても良い。ただし、ポリシリコン層のGe濃度が高いと異常成長するリスクが高くなり、又、ポリシリコン層の膜厚は上層よりも厚いので、ウェット処理等によるサイドエッチングの影響が大きい。従って、ポリシリコン層にGeが含まれている場合には、SiGe層よりもGeの濃度を低く、少なくとも1/2以下の量にすると良い。ポリシリコン層及びSiGe層は、SiH4ガスを用いた減圧CVD等によって形成することが可能である。又、本実施形態においては、ポリシリコン層の上にSiGe層を成長させた後に650°C相当のアニールを行い、Siの結晶化およびドーパントの活性化を行っている。GeはSiの結晶化を促進する機能を有している為、上記アニール工程によってポリシリコン層、SiGe層共に結晶性が良くなり、抵抗率が下がる。又、電流整流素子Diは上層からNIP層となっている。尚、本実施形態においては電流整流素子Diとしてダイオードを用いているが、トランジスタ等、その他のオーミック素子を使用することも可能である。[メモリセルの動作]本実施形態に係る不揮発性半導体記憶装置は、いわゆるバイポーラ型である。従って、メモリセルMCに対するデータの書き込みは、選択されたメモリセルMCに電流整流素子Diの逆方向の降伏電圧に相当する電圧を所定時間印加することにより行う。これにより、選択されたメモリセルMCの可変抵抗素子VRが高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子VRを高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルMCに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子VRに対し、所定の電圧を電流整流素子Diの順方向に所定時間印加することにより行う。これにより、可変抵抗素子VRが低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子VRを低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。例えば、2値データの記憶であれば、選択メモリセルMCに対し、リセット動作、セット動作を行うことで、選択メモリセルMCの可変抵抗素子VRの抵抗状態を高抵抗状態、低抵抗状態に変化させることにより行う。又、本実施形態に係る可変抵抗素子VRは、使用に際してフォーミングを行う必要がある。フォーミングもセット動作、リセット動作と同様に、所定電圧を所定時間印加し続けることによって行う。図2のように三次元的に積層配列されたメモリセルアレイ1においては、互いに交差するビット線BL及びワード線WLにつながる周辺回路において、ビット線BL及びワード線WLが異なる機能を特化して具備するようにし、重複する機能を省略した方が、周辺回路の面積を小さくできる。これにより、同じメモリ容量であっても、面積の小さいメモリ装置が実現できるため、望ましい。このため、ビット線BL及びワード線WLの交差部に位置するメモリセルMC中の電流整流素子Diにおいては、ビット線BLがワード線WLの上部に位置する場合と、ビット線BLがワード線WLの下部に位置する場合とで、電流整流方向が異なり、例えば、選択されたメモリセルMCにおいては、リセット時には、常にワード線WLからビット線BLに向かって電流が流れ、セット時には、常にビット線BLからワード線WLに向かって電流が流れるように、電流整流素子Diが電流整流特性を有することが望ましい。この場合、上下のメモリセルMCは、各層の順番が上下逆の構成となる。[可変抵抗素子の動作モデル]次に、バイポーラ型のReRAMの動作モデルについて説明する。図5及び図6は、比較例に係る不揮発性半導体記憶装置の動作を説明する為の、メモリセルMCの一部の概略図であり、図5はリセット状態、図6はセット状態の可変抵抗素子VRの状態を示すものである。本実施形態にかかる下部電極BEはポリシリコン層とSiGe層との2層構造を有しているが、比較例では下部電極BEがポリシリコン層のみから形成されている。バイポーラ型のReRAMの動作原理は現在ではまだ明らかになっていないが、以下の様なモデルが想定されている。即ち、可変抵抗素子VRにフォーミングを行うと、図5及び図6に示す通り、可変抵抗素子VR中に上部電極TE及び下部電極BEを電気的に接続するフィラメントVRfが形成される。フィラメントVRfと下部電極BEとの界面はスイッチング界面SWとなり、セット動作及びリセット動作に際して機能する。即ち、フォーミング直後の可変抵抗素子VRは低抵抗状態セット状態であるが、リセット動作を行うことによって高抵抗状態リセット状態に変化する。リセット動作は上部電極TE-下部電極BE間に、下部電極BEを高電位にして電圧を印加することによって行われる。図5に示す様に、下部電極BEに高電位が印加されると、HfOx中の酸素イオンが下部電極BE側に引き寄せられ、スイッチング界面SWにSiOxが形成される。このように、抵抗変化膜と下部電極BEの界面に絶縁体であるSiOxが形成されることによって可変抵抗素子VRが高抵抗状態リセット状態となる。又、セット動作は、リセット動作とは逆に上部電極TE-下部電極BE間に、上部電極TEを高電位にして電圧を印加することによって行われる。図6に示す様に、上部電極TEに高電位が印加されると、SiOx中の酸素がHfOx層側に引き寄せられ、スイッチング界面SWに形成されたSiOxが還元されることによって低抵抗状態セット状態となる。[セット電圧]以下、上記動作モデルに基づいて、比較例のセット電圧が高くなってしまう理由と本実施形態に係る不揮発性半導体記憶装置のセット電圧が低減可能である理由について説明する。Siで形成された下部電極BEは、減圧CVD等で形成されたSi及びドーパントを例えば650°Cで結晶化アニールすることにより形成されるが、30nm以下の膜厚では、結晶化するための核が存在する確率が低いため、結晶化不足となって、抵抗値が高くなる。このため、下部電極BE部分の電圧降下が大きくなり、抵抗変化素子VRに加わる電圧が低くなってしまうことが、セット電圧が高くなってしまう第1の理由となる。また、比較例においては、可変抵抗素子VRと下部電極BEとの界面がSiによって形成されており、リセット動作によってスイッチング界面SWにSiOxを形成し、セット動作によってスイッチング界面SWのSiOxから酸素を引き抜くようにしている。しかし、SiOxが安定しているため、SiOxから酸素を引き抜くのが困難であり、このことがセット電圧の増加につながる第2の理由である。第1の理由については、Siの下部電極BEにGeを添加することによって解消し得る。SiにGeを添加すると、結晶性が向上するため、抵抗値はGeの添加量と共に減少する。しかしながら、SiにGeを添加しすぎると、一部の結晶グレインが異常成長してしまい、SiGe層表面のラフネスを局所的に悪化させてしまうという問題がある。図7は、Geを添加量を0~30に変化させた場合の、SiGe膜上面の画像である。図7より、Geの添加量が20以上になるとSiGe上面に結晶グレインが異常成長することが認められる。この様にSiGeの結晶グレインが異常成長している上に可変抵抗素子VR等を形成してデバイスを製造すると、パターン形成不良や、膜厚の違いによる素子特性のばらつき等、リソグラフィー工程へ悪影響を及ぼす。この様なSiGe結晶グレインの異常成長は、Geの添加量が多いほど、又、膜厚が厚いほど生じやすい。以上の点を考慮し、本実施形態では、下部電極BEを、ポリシリコン層とSiGe層の2層構造としている。ポリシリコン層は、単独では膜厚が数十nmでも均一な膜が形成され、SiGe層は、非常に薄い膜例えば2nmであるため、結晶グレインが異常成長することがなく、均一な結晶性の良い膜として形成可能である。そして、ポリシリコン層の上層にSiGe層を形成し、その後結晶化アニールを行うことによって、異常成長を抑えつつ、ポリシリコン層の結晶化も促進されて、ポリシリコン層とSiGe層とを含む下部電極BE全体の抵抗値を下げることが可能となる。この様な低抵抗な電極を用いた場合、書き換え動作に際しての下部電極BEにおける電圧降下も抑制され、セット電圧の低減とリセット電圧増加の抑制とが可能となる。また、第2の理由については、以下のように改善される。即ち、本実施形態においては、可変抵抗素子VRと下部電極BEとの界面にSiGe層が存在しているので、リセット動作によってSiOxの他にGeO2及びGeOも形成される。ここで、HfO2,SiO2、GeO2及びGeOについての1000Kにおけるギプスの標準生成エネルギーは、それぞれ-895kj/mol、-726.9kJ/mol、-397.1kJ/mol及び-105.7kJ/molであり、GeO2及びGeOがSiO2、HfO2と比較して不安定な物質であることが分かる。これは、SiO2を還元するよりもGeO2及びGeOを還元することが容易である、即ち、低いエネルギーしか必要としない事を意味している。この様に、本実施形態においては可変抵抗素子VRと下部電極BEとの間にSiGeを設けることによって、セット電圧を低減させることができる。下部電極としてSiGeを用いると、セット電圧が減少する一方でリセット電圧は増加する。しかしながら、リセット動作においてはメモリセルMCに対して順方向に電圧を印加する為、電流整流素子Diにおける電圧降下が比較的小さい。従って、比較例に対するセット電圧の減少分と比較してリセット電圧の上昇分は小さく、不揮発性半導体記憶装置全体の動作電力は減少する。又、本実施形態においては、リセット動作に際してスイッチング界面SWにGeO2、GeOが形成されると考えられるが、上述の通り、GeO2及びGeOはSiO2と比較してギプスの標準生成エネルギーが小さく、不安定な物質である。従って、セット状態のメモリセルMC内においてリセット動作が行われていないのにも拘らずリセット状態となってしまう可能性が低減され、データリテンションデータ保持特性も改善する。更に、本実施形態に係る不揮発性半導体装置においては、従来例と比較してセット電圧及びリセット電圧のバラつきが低減する。この理由については現在では判明していないが、酸化還元反応の容易化及び結晶性の向上によるものと考えられている。本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"