"第1突起電極を有する半導体素子と、第2突起電極を有する電子素子と、前記半導体素子と前記電子素子の間に設けられた基板と、を含み、前記基板は、第1貫通孔を有し、前記第1突起電極と前記第2突起電極とは、前記第1貫通孔内で接続されている、ことを特徴とする半導体装置。前記第1貫通孔の側壁が絶縁性であることを特徴とする請求項1に記載の半導体装置。前記半導体素子は、第2貫通孔を有し、前記基板は、前記第2貫通孔に挿入された第3突起電極を有している、ことを特徴とする請求項1又は2に記載の半導体装置。前記電子素子は、凹部を有し、前記基板は、前記凹部に挿入された第4突起電極を有している、ことを特徴とする請求項1乃至3のいずれかに記載の半導体装置。前記第1突起電極は、第1ポスト部を有し、前記第2突起電極は、第2ポスト部を有し、前記第1貫通孔内に、前記第1ポスト部と前記第2ポスト部の先端同士を接続する接続部を有することを特徴とする請求項1乃至4のいずれかに記載の半導体装置。第1突起電極を有する電子素子の上方に、第1貫通孔を有する基板を、前記第1突起電極が前記第1貫通孔に挿入されるように配置する工程と、前記基板の上方に、第2突起電極を有する半導体素子を、前記第2突起電極が前記第1貫通孔に挿入されるように配置する工程と、前記第1貫通孔内で、前記第1突起電極と前記第2突起電極とを接続する工程と、を含むことを特徴とする半導体装置の製造方法。前記半導体素子は、第2貫通孔を有し、前記基板は、第3突起電極を有し、前記基板の上方に前記半導体素子を配置する工程は、前記第2突起電極を前記第1貫通孔に挿入すると共に、前記第3突起電極を前記第2貫通孔に挿入する工程を含むことを特徴とする請求項6に記載の半導体装置の製造方法。前記電子素子は、凹部を有し、前記基板は、第4突起電極を有し、前記電子素子の上方に前記基板を配置する工程は、前記第1突起電極を前記第1貫通孔に挿入すると共に、前記第4突起電極を前記凹部に挿入する工程を含むことを特徴とする請求項6又は7に記載の半導体装置の製造方法。前記第1突起電極は、第1ポスト部を有し、前記第2突起電極は、第2ポスト部を有し、前記第1突起電極と前記第2突起電極とを接続する工程は、前記第1貫通孔内で、前記第1ポスト部と前記第2ポスト部の先端同士を接続部で接続する工程を含むことを特徴とする請求項6乃至8のいずれかに記載の半導体装置の製造方法。半導体装置と、前記半導体装置が搭載された回路基板と、を備え、前記半導体装置は、第1突起電極を有する半導体素子と、第2突起電極を有する電子素子と、前記半導体素子と前記電子素子の間に設けられた基板と、を含み、前記基板は、貫通孔を有し、前記第1突起電極と前記第2突起電極とは、前記貫通孔内で接続されている、ことを特徴とする電子装置。半導体素子の突起電極と、その半導体素子を接続する回路基板或いは半導体素子といった電子素子の突起電極とを互いに接続するフリップチップ接続においては、突起電極同士を接続する際に位置ずれが発生し、未接続や短絡等の接続不良を招く場合があった。例えば、半導体素子とそれを接続する電子素子の間で、一方の突起電極が他方の突起電極の側方にずれてしまうような位置ずれや、平面方向に回転するような位置ずれが発生し、接続不良が引き起こされる場合があった。本発明の一観点によれば、第1突起電極を有する半導体素子と、第2突起電極を有する電子素子と、前記半導体素子と前記電子素子の間に設けられた基板とを含み、前記基板が第1貫通孔を有し、前記第1突起電極と前記第2突起電極とが前記第1貫通孔内で接続されている半導体装置が提供される。突起電極同士の位置ずれが抑制され、位置ずれによる接続不良の発生が抑制された、接続信頼性の高い半導体装置が実現可能になる。図1は半導体装置の構成例を示す図である。尚、図1には、半導体装置の要部断面を模式的に図示している。図1に示す半導体装置1は、半導体素子2、電子素子3、及び基板4を含む。半導体素子2は、例えば、半導体チップであり、少なくとも一方の面に突起電極2aを有している。電子素子3は、例えば、半導体素子半導体チップ又は回路基板であり、少なくとも一方の面に突起電極3aを有している。基板4には、板状の部材、例えば、半導体素子、回路基板、樹脂基板又はセラミック基板が用いられる。このような基板4の所定部位には、突起電極2a,3aが挿入可能なサイズを有する貫通孔4aが設けられている。半導体素子2の突起電極2aと、電子素子3の突起電極3aとは、基板4に設けられた貫通孔4a内において、はんだ等の接続部5によって互いに接続されている。このように半導体装置1では、対向する突起電極2a,3a同士が基板4の貫通孔4a内で接続されるため、突起電極2a,3aの、互いの側方への位置ずれが抑制されている。更に、対向する突起電極2a,3aが貫通孔4a内で接続されるため、これら突起電極2a,3aに隣接して別の電極が設けられていた場合でも、当該別の電極と、これら突起電極2a,3aとの短絡が抑制されるようになる。上記半導体装置1では、半導体素子2と電子素子3の間の位置ずれ及び短絡の発生が抑制されるため、それらの接続信頼性が高められるようになる。以下、半導体装置について、より詳細に説明する。まず、第1の実施の形態について説明する。ここでは、2つの半導体素子に設けた突起電極同士を接続する、いわゆるチップオンチップ構造の半導体装置を例に、図面を参照して詳細に説明する。図2は第1の実施の形態に係る半導体装置の一例の説明図である。尚、図2A,Bは突起電極同士を接続する前の状態の一例を示す要部断面模式図、図2Cは突起電極同士を接続した後の状態の一例を示す要部断面模式図である。図2Cに示す半導体装置10は、対向する突起電極21,31同士が接続される2つの半導体素子20,30と、それらの間に設けられる半導体素子40を含む。半導体素子20は、図2Aに示すように、その一方の面の所定位置に設けられた、少なくとも1つの突起電極21ここでは一例として3つの突起電極21を図示を有している。図2Aに示すように、もう一方の半導体素子30の突起電極31と接続される前の突起電極21は、半導体素子20の表面から延びる、銅Cu等を用いたポスト部21aと、そのポスト部21aの先端に設けられたはんだ部21bとを有している。はんだ部21bは、製法上、熱処理が施され、半球状になっている。半導体素子30も同様に、図2Aに示すように、その一方の面に設けられた、少なくとも1つの突起電極31ここでは一例として3つの突起電極31を図示を有している。図2Aに示すように、もう一方の半導体素子20の突起電極21と接続する前の突起電極31は、半導体素子30の表面から延びる、Cu等を用いたポスト部31aと、そのポスト部31aの先端に設けられたはんだ部31bとを有している。はんだ部31bは、製法上、熱処理が施され、半球状になっている。半導体素子30の突起電極31は、半導体素子20の突起電極21と対応する位置に設けられている。半導体素子20,30の突起電極21,31は、いわゆるポスト電極ピラー電極である。ここで、突起電極及びその付近の構成例を図3に示す。尚、図3には、一例として、図2Aに示した半導体素子20のX部の構成例を模式的に示している。半導体素子20は、シリコンSi基板等の半導体基板61の表層部に、トランジスタ等の素子が形成された素子領域62を有する。半導体基板61上には、素子領域62に形成されている素子に電気的に接続された導電部63a配線、ビア、及び導電部63aを覆う絶縁部63bを含む、配線層63が設けられている。ここでは一例として、第1配線層64、第2配線層65、第3配線層66、第4配線層67が積層された配線層63を示している。配線層63上には、絶縁部63c内の導電部63dを介して設けられたアルミニウムAl等の電極68、及び電極68を部分的に覆う、1層又は複数層からなる保護膜69が設けられている。この保護膜69から表出する電極68に接続されるように、ポスト部21a及びはんだ部21bを含む突起電極21が設けられている。尚、この図3には、図2AのX部の構造を例示したが、半導体素子20の、突起電極21を含んだ他の部分の構造も、これと同様の構造とすることができる。また、半導体素子30の、突起電極31を含んだ部分の構造も、これと同様の構造とすることができる。上記のような半導体素子20,30の間に設けられる半導体素子40は、図2Aに示すように、突起電極21,31と対応する位置に、貫通孔41ここでは一例として3つの貫通孔41を図示を有している。更に、半導体素子40には、半導体素子30と対向される面に、はんだ等の複数のバンプ42が設けられている。ここでは一例として、半球状のバンプ42を例示している。半導体素子40は、必ずしも半導体装置10内の回路の一部として機能するものであることを要しない。半導体素子40が、そのような回路の一部として機能するものではない場合、即ちダミー素子である場合、半導体素子40のバンプ42は、電気接続のための端子として図2の例では下側の半導体素子30との接続端子としては用いられない。図2Cに示すような半導体装置10を形成する場合には、まず、図2Aに示すような、上側に設けられる半導体素子20、下側に設けられる半導体素子30、及び中間に設けられる半導体素子40が用意される。そして、図2Bに示すように、下側の半導体素子30の突起電極31と、中間の半導体素子40の貫通孔41との位置合わせが行われる。半導体素子40は、そのバンプ42の配設面が、半導体素子30の突起電極31の配設面と対向するように配置され、位置合わせが行われる。位置合わせ後、半導体素子40が、その貫通孔41に突起電極31が挿入されるように、半導体素子30の上方に搭載される。半導体素子40は、このように半導体素子30の上方に搭載されたときに、突起電極31のポスト部31aの先端部及びはんだ部31bが、貫通孔41内に収容され、貫通孔41から突出しないように、バンプ42を含めた厚みが設定される。或いは、ポスト部31aの先端部及びはんだ部31bが、貫通孔41内に収容され、貫通孔41から突出しないように、ポスト部31a及びはんだ部31bの高さが設定される。半導体素子40のバンプ42は、その全てが半導体素子30の表面に当接していてもよく、或いは、1つ又は2つ以上が半導体素子30の表面から離間していてもよい。ここではいずれのバンプ42も半導体素子30の表面に当接している場合を例示している。半導体素子40にバンプ42が設けられていることで、半導体素子40は、半導体素子30と接触する場合、バンプ42の位置で点接触するようになる。各突起電極31をその根元まで、バンプ42を有しない半導体素子40に設けた貫通孔41に挿入する場合に比べ、各突起電極31をそのはんだ部31bを含む先端部が貫通孔41内に収容されるように、貫通孔41に挿入し易くなる。例えば、半導体素子30,40の平坦度が異なっていたり、貫通孔41の一部に他と形状が僅かに異なるものがあったりしても、各突起電極31をそのはんだ部31bを含む先端部が貫通孔41内に収容されるように、貫通孔41に挿入させ易くなる。半導体素子40を半導体素子30の上方に搭載した後は、図2Bに示すように、突起電極31及び貫通孔41と、半導体素子20の突起電極21との位置合わせが行われる。半導体素子20は、その突起電極21の配設面が、突起電極31及び貫通孔41の配設面と対向するように配置され、位置合わせが行われる。位置合わせ後、半導体素子20が、その突起電極21が貫通孔41に挿入されるように、半導体素子30,40の上方に搭載される。半導体素子40は、その貫通孔41から突起電極31が突出しないように設けられ、そのような貫通孔41内に残る上部のスペースに、突起電極21が挿入される。半導体素子40は、突起電極21のポスト部21aの先端部及びはんだ部21bが、貫通孔41内の当該スペースに収容されるように、バンプ42を含めた厚みが設定される。或いは、ポスト部21aの先端部及びはんだ部21bが、貫通孔41内に収容されるように、ポスト部21a及びはんだ部21bの高さが設定される。これにより、突起電極21,31の、はんだ部21b,31bを含む先端部が共に、貫通孔41内に収容された状態が得られる。このような状態からリフローを行い、はんだ部21b,31bを溶融させて一体化することで、はんだ部21b,31bが一体化された接続部50、及びポスト部21a,31aを介して、半導体素子20,30が接続される。このとき、ポスト部21a,31aの先端部、及び接続部50は、半導体素子20,30の間に設けられた半導体素子40の貫通孔41内にある。このような方法を用いて半導体装置10を形成する場合、半導体素子20の突起電極21を、半導体素子30の突起電極31が突出しないように設けられた、半導体素子40の貫通孔41に挿入する。そのため、突起電極21,31を貫通孔41内で対向させることができ、リフローまでに突起電極21,31が互いの側方にずれてしまうのを抑制することができる。更に、リフローまでに半導体素子20,30が回転方向θ方向にずれてしまうのを抑えることができる。図4~図6は中間の半導体素子を用いない場合の説明図である。尚、図4及び図6は、接続する半導体素子の要部断面模式図であり、図5は、接続する半導体素子の要部平面模式図である。上記のような貫通孔41を有する半導体素子40を用いない場合には、まず、図4Aに示すように、半導体素子20の突起電極21と、半導体素子30の突起電極31との位置合わせが行われる。そして、対向する突起電極21,31のはんだ部21b,31bを接触させ、リフローが行われる。しかし、突起電極21,31は、例えば、その先端のはんだ部21b,31bが半球状になっている。そのため、突起電極21,31同士が凸面同士で接触し、リフローしてはんだを溶融させるまでに、半導体素子20の重みや振動等によって、半導体素子20,30間に、図4Bに示すような側方への位置ずれが生じる場合がある。また、側方への位置ずれに限らず、半導体素子20,30の間で、図5に示すようなθ方向への位置ずれが生じる場合もある半導体素子30を点線で図示。尚、このような側方やθ方向への位置ずれは、図6Aに示すように半導体素子20,30の双方に、いわゆるマイクロバンプ等の高さの低い突起電極23,33を設けた場合にも同様に起こり得る。また、半導体素子20,30のいずれか一方、例えば図6Bに示すように半導体素子30の方に、高さの低い突起電極33を設けた場合にも同様に起こり得る。半導体素子20,30間の位置ずれは、それらの突起電極21,31のはんだ部21b,31bが半球状でない場合であっても、上記のような振動等によって同様に起こり得る。これに対し、上記の半導体装置10では、貫通孔41を有する半導体素子40を用いており、その形成時には、貫通孔41に互いの突起電極21,31が挿入されるようにし、それらを貫通孔41内で接続する。そのため、リフロー前の突起電極21,31の側方への位置ずれ、半導体素子20,30のθ方向への位置ずれを、効果的に抑制することができる。更に、突起電極21,31は、貫通孔41内で接続される。そのため、ある位置のポスト部21a,31a及び接続部50と、その位置に隣接する位置の別のポスト部21a,31a及び接続部50との間で、リフロー後に短絡が生じるのを抑えることができる。また、半導体装置10では、突起電極21,31として、ポスト電極を用いる。そのため、接続部50と半導体素子20,30の表面との間は、それぞれ突起電極21,31に相当する距離だけ離れるようになる。その結果、リフロー時や、得られた半導体装置10の動作時に、接続部50に生じるせん断応力を低減することができる。以上、半導体装置10の構成及びその形成方法の一例について説明した。尚、半導体装置10に用いられる半導体素子20,30,40の構成は、上記の例に限定されるものではない。例えば、半導体素子20,30のサイズ、半導体素子20,30に設ける突起電極21,31の数や配置は、上記の例には限定されない。半導体素子40のサイズ、貫通孔41の数や配置、バンプ42の数や配置も、上記の例には限定されない。また、ここでは図示を省略するが、半導体素子20,30の表面には、突起電極21,31に接続された再配線が形成されていてもよい。半導体装置10に用いる半導体素子40について更に述べる。図7は第1の実施の形態に係る半導体装置の一例を示す図である。尚、図7には、第1の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。半導体素子40の貫通孔41は、半導体素子20,30の突起電極21,31が挿入されるためには、突起電極21,31の径と同じかそれよりも大きな径で形成される。貫通孔41の径が、突起電極21,31の径よりも大きい場合には、貫通孔41の側壁内壁と、ポスト部21a,31aや接続部50との間に、隙間が設けられ得る。このような隙間により、ポスト部21a,31aや接続部50を、貫通孔41の側壁に接触させないようにすることもできる。但し、仮に貫通孔41の側壁に導電性を有する領域が存在し、そのような領域にポスト部21a,31aや接続部50が接触したときには、半導体装置10の動作に不具合が生じる可能性がある。このような観点から、半導体素子40の貫通孔41は、その側壁を絶縁性としておくことができる。例えば、図7に示すように、半導体素子40の貫通孔41の側壁を、絶縁膜43で被覆しておく。これにより、半導体素子40と、ポスト部21a,31aや接続部50との電気的な接触を、効果的に抑制することができる。尚、図7には、貫通孔41の側壁と、半導体素子40の表裏面の一部に、絶縁膜43を形成している場合を例示したが、絶縁膜43は、少なくとも貫通孔41の側壁を被覆するように設けていればよい。また、半導体素子40の表面又は裏面に、全体的に表面又は裏面に接続端子例えばバンプ42等の導電部が設けられる場合には、そのような部分を除く領域に、絶縁膜43を形成してもよい。また、半導体装置10の半導体素子20,30の間には、アンダーフィル等の樹脂を設けるようにしてもよい。図8は第1の実施の形態に係る半導体装置の一例を示す図である。尚、図8には、第1の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。半導体素子40の貫通孔41ここでは側壁を絶縁膜43で被覆した貫通孔41内で接続された半導体素子20,30の間には、図8に示すように、樹脂70を設けてもよい。樹脂70には、エポキシ樹脂等、アンダーフィルとして用いられる材料を用いることができる。樹脂70は、例えば、突起電極21,31の接続後に貫通孔41内に残る隙間を含む、半導体素子20,30間のスペースに、充填される。樹脂70を設けることで、半導体装置10の、熱的応力、物理的応力に対する接続信頼性の、一層の向上が図られるようになる。また、上記のような半導体装置10は、回路基板に搭載することができる。図9及び図10は第1の実施の形態に係る半導体装置を回路基板に搭載した装置電子装置の構成例を示す図である。尚、図9及び図10にはそれぞれ、第1の実施の形態に係る電子装置の一例の要部断面を模式的に図示している。図9に示す電子装置100は、回路基板搭載基板101と、その回路基板101にワイヤボンディングされた半導体装置10を含む。この電子装置100では、半導体素子40を挟んで半導体素子20に接続された半導体素子30と、回路基板101とが、金Au等のワイヤ102を用いて電気的に接続されている。半導体素子30は、例えば、その突起電極31や内部回路と接続されている配線34を備えており、その配線34にワイヤ102の一端が接続される。ここで、半導体素子40は、例えばダミー素子とすることができ、その場合、バンプ42は、半導体素子30との接続端子としては機能しない。半導体素子40は、半導体装置10内の回路の一部として機能する半導体素子アクティブ素子であってもよく、その場合には、バンプ42が半導体素子30との接続端子として機能し得る。半導体素子40にアクティブ素子を用いる場合は、その半導体素子40が有する機能、バンプ42の配置等に応じ、半導体素子30に所定パターンの配線34が形成される。尚、図9には、半導体素子40の貫通孔41の側壁が絶縁膜43で被覆されている場合を例示している。また、図9に示す半導体素子20,30間のスペースには、アンダーフィル等の樹脂が設けられてもよい。また、図9に示す回路基板101上の半導体装置10及びワイヤ102半導体素子20,30間のスペースに樹脂を設けていない場合にはそのスペースを含んでもよいを、封止樹脂等の樹脂を用いて封止してもよい。図10に示す電子装置110は、回路基板搭載基板111と、その回路基板111にはんだボール112を用いて接続された半導体装置10を含む。半導体素子30は、例えば、シリコン貫通ビアThroughSiliconVia,TSV等の貫通電極35を備えており、そのような貫通電極35がはんだボール112を介して回路基板111に電気的に接続される。上記図9の電子装置100について述べたのと同様、この図10の電子装置110についても、半導体素子40には、ダミー素子のほか、アクティブ素子を用いることができる。半導体素子40にアクティブ素子を用いる場合、バンプ42は、半導体素子30との接続端子として機能し得る。半導体素子30には、半導体素子40の形態に応じた所定パターン、例えば図10に示すようなバンプ42と貫通電極35とを接続する配線36が形成される。尚、図10においても、半導体素子40の貫通孔41の側壁が絶縁膜43で被覆されている場合を例示している。また、図10に示す半導体素子20,30間のスペース、或いは半導体素子30と回路基板111の間のスペースには、アンダーフィル等の樹脂が設けられてもよい。また、図10に示す回路基板111上の半導体装置10半導体素子20,30間のスペース、及び半導体素子30と回路基板111の間のスペースに樹脂を設けていない場合にはそれらのスペースを含んでもよいを、樹脂を用いて封止してもよい。次に、第2の実施の形態について説明する。以上の説明では、半導体素子20,30を接続する構造において、それらの間に半導体素子40を設ける場合を例にした。このような半導体素子40は、半導体素子と、回路基板等の電子素子とを接続する構造においても、同様に適用することができる。図11は第2の実施の形態に係る半導体装置の一例を示す図である。尚、図11Aは突起電極同士を接続する前の状態の一例を示す要部断面模式図、図11Bは突起電極同士を接続した後の状態の一例を示す要部断面模式図である。図11に示す半導体装置140は、半導体素子20、回路基板搭載基板150、及び半導体素子20と回路基板150の間に設けられた半導体素子40を含む。回路基板150には、その内部及び表面に所定パターンの導電部が設けられた、樹脂基板、セラミック基板、半導体基板等を用いることができる。回路基板150には、図11Aに示すように、半導体素子20の突起電極21或いは半導体素子40の貫通孔41と対応する位置に、突起電極21と接続される突起電極151が設けられる。突起電極21と接続する前の突起電極151は、ポスト部151aと、その先端に設けられた半球状のはんだ部151bを含んでいる。このような回路基板150の上に、図11Aに示すように、突起電極151が貫通孔41に挿入されるようにして半導体素子40が搭載され、その貫通孔41に、半導体素子20の突起電極21が挿入される。突起電極21,151が貫通孔41に挿入された状態でリフローを行うことで、図11Bに示すような、接続部はんだ部21b,151bが一体化された部分160によって双方のポスト部21a,151aが接続された構造が得られる。突起電極21,151が貫通孔41内で接続されるため、突起電極21,151の位置ずれを抑制することができ、また、隣接する突起電極21,151間の短絡を抑制することができる。半導体装置140の半導体素子40には、ダミー素子のほか、アクティブ素子を用いることができる。図11には、半導体素子40にアクティブ素子を用いている場合を例示しており、バンプ42が、回路基板150に設けられた電極152との接続端子として用いられている。尚、図11には、半導体素子40の貫通孔41の側壁が絶縁膜43で被覆されている場合を例示している。また、図11に示す半導体素子20と回路基板150の間のスペースには、アンダーフィル等の樹脂が設けられてもよい。次に、第3の実施の形態について説明する。以上の説明では、貫通孔41を有する半導体素子40ダミー素子、アクティブ素子のような基板を用いる場合を例にしたが、同様の貫通孔を有する別の基板を用いることもできる。図12及び図13は第3の実施の形態に係る半導体装置の一例を示す図である。尚、図12及び図13にはそれぞれ、第3の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。図12に示す半導体装置170は、半導体素子20,30間に、貫通孔181を有する、樹脂基板やセラミック基板等の基板180が設けられた構造を有する。また、図13に示す半導体装置190は、半導体素子20と回路基板150の間に、基板180が設けられた構造を有する。図12及び図13には、基板180の、半導体素子30及び回路基板150との対向面に、バンプ182を設けている場合を例示しているが、このようなバンプ182を設けない構成とすることも可能である。基板180には、単体の樹脂基板やセラミック基板を用いることができるほか、その内部や表面に所定パターンの導電部が設けられた樹脂基板やセラミック基板、即ち回路基板を用いることもできる。尚、基板180の形態により、貫通孔181を形成しただけではその側壁に導電部が露出してしまうような場合には、当該側壁を上記のような絶縁膜43で被覆すればよい。このような基板180を用いた場合にも、上記同様、図12の半導体装置170では突起電極21,31が、図13の半導体装置190では突起電極21,151が、貫通孔181内で接続される。それにより、上記のような位置ずれや短絡を抑制することができる。尚、図12に示す半導体素子20,30の間のスペース、図13に示す半導体素子20と回路基板150の間のスペースには、アンダーフィル等の樹脂が設けられてもよい。図14は第3の実施の形態に係る半導体装置の一構成例を示す図である。尚、図14には、第3の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。図14に示す半導体装置170Aは、半導体素子20A,30A間に、貫通孔181Aを有する、樹脂基板180Aが設けられた構造を有する。突起電極21A,31Aは、貫通孔181A内で接続されている。半導体装置170Aにおいて、半導体素子20Aは、例えばメモリ素子メモリチップであり、半導体素子30Aは、例えばロジック素子ロジックチップである。樹脂基板180Aは、その内部や表面に所定パターンの導電部が設けられており、回路基板として機能する。図14には、そのような導電部のうち、樹脂基板180Aの表面の所定位置に設けられた配線183Aを図示している。配線183Aには、はんだボール184Aが接続されている。樹脂基板180Aの、半導体素子30Aとの対向面には、バンプ182Aが設けられている。バンプ182Aは、樹脂基板180Aの内部の導電部や、表面の配線183Aに接続されている。一方、半導体素子30Aの、樹脂基板180Aとの対向面には、内部の素子や突起電極31Aに接続された配線37Aが設けられている。配線37Aには、樹脂基板180Aのバンプ182Aが接続されている。半導体素子20A,30Aの間、即ち、半導体素子20Aと樹脂基板180Aの間、半導体素子30Aと樹脂基板180Aの間、及び貫通孔181A内には、樹脂70Aが充填されている。このような半導体装置170Aを、そのはんだボール184Aを介して回路基板に接続することで、半導体装置170Aを含む電子装置を得ることができる。図14に示すような半導体装置170Aは、例えば、次の図15及び図16に示すような方法を用いて形成することができる。図15及び図16は第3の実施の形態に係る半導体装置の形成方法の一例を示す図である。尚、図15及び図16には、各形成工程の要部断面を模式的に図示している。まず、半導体素子20A,30A、及び樹脂基板180Aが用意される。そして、図15Aに示すように、樹脂基板180Aの貫通孔181Aと、半導体素子30Aの突起電極31Aの位置合わせを行う。位置合わせ後、図15Bに示すように、半導体素子30Aを、その突起電極31Aが貫通孔181Aに挿入されるように、樹脂基板180Aの上に搭載する。このとき、樹脂基板180Aのバンプ182Aと、半導体素子30Aの配線37Aとを接続する。次いで、図15Cに示すように、半導体素子30Aを搭載した樹脂基板180Aを上下反転させる。そして、その貫通孔181Aの位置に、半導体素子20Aの突起電極21Aの位置を合わせる。位置合わせ後、半導体素子20Aを、図15Dに示すように、突起電極31Aが挿入されている貫通孔181Aに突起電極21Aが挿入されるように、樹脂基板180Aの上に搭載する。更に、リフローを行うことで、貫通孔181A内において、突起電極21A,31Aを接続する。即ち、貫通孔181A内でポスト部21Aa,31Aa同士が、はんだ部21Ab,31Abが一体化した接続部50Aで接続された、図16Aのような構造を得る。このようにして半導体素子20A,30Aを、間に樹脂基板180Aを挟んで接続した後は、図16Bに示すように、半導体素子20Aと樹脂基板180Aの間、半導体素子30Aと樹脂基板180Aの間に、樹脂70Aを充填する。この樹脂70Aの充填の際には、貫通孔181A内に残る隙間にも、樹脂70Aが充填される。樹脂70Aの充填後は、図16Cに示すように、樹脂基板180Aの配線183Aに、はんだボール184Aを接続する。これにより、図14に示すような半導体装置170Aが得られる。半導体装置170Aを回路基板に搭載して電子装置を形成する場合には、半導体装置170Aを、そのはんだボール184Aを用いて当該回路基板に接続すればよい。次に、第4の実施の形態について説明する。以上の説明では、2つの半導体素子の突起電極同士を、それら2つの半導体素子間に設けた、貫通孔を有する基板の、その貫通孔内で接続する場合を例にした。このように貫通孔内で突起電極同士を接続する構造は、3つ以上の半導体素子の場合にも、実現することができる。図17は第4の実施の形態に係る半導体装置の一例の説明図である。尚、図17Aは半導体素子接続前の状態の一例を示す要部断面模式図、図17Bは半導体素子接続後の状態の一例を示す要部断面模式図である。図17Bに示すように、半導体装置200は、積層して接続された4つの半導体素子210,220,230,240を含む。1層目の半導体素子210は、図17Aに示すように、その上面に設けられた突起電極211及び凹部212を有している。突起電極211は、ポスト部211a、及びその先端に設けられた半球状のはんだ部211bを有している。凹部212には、その底面に電極212aが設けられている。2層目の半導体素子220は、図17Aに示すように、その上下面にそれぞれ設けられた突起電極221、上面に設けられた凹部222、及び上下面間を貫通する貫通孔223を有している。突起電極221は、ポスト部221a、及びその先端に設けられた半球状のはんだ部221bを有している。凹部222には、その底面に電極222aが設けられている。3層目の半導体素子230は、図17Aに示すように、その下面に設けられた突起電極231、上面に設けられた凹部232、及び上下面間を貫通する貫通孔233を有している。突起電極231は、ポスト部231a、及びその先端に設けられた半球状のはんだ部231bを有している。凹部232には、その底面に電極232aが設けられている。4層目の半導体素子240は、図17Aに示すように、その下面に設けられた突起電極241を有している。突起電極241は、ポスト部241a、及びその先端に設けられた半球状のはんだ部241bを有している。これらの半導体素子210,220,230,240を積層して接続する際には、例えば、2層目の半導体素子220が、その貫通孔223に1層目の半導体素子210の突起電極211が挿入されるように、半導体素子210の上に搭載される。このとき、半導体素子220の下面の突起電極221は、半導体素子210の凹部212に挿入される。半導体素子210,220は、このように搭載されたときに、突起電極211が貫通孔223から突出しないように、予め形成されている。次いで、3層目の半導体素子230が、その貫通孔233に2層目の半導体素子220の上面にある突起電極221が挿入されるように、半導体素子220の上に搭載される。このとき、半導体素子230の突起電極231のうち、一部は突起電極211が挿入されている半導体素子220の貫通孔223に挿入され、一部は半導体素子220の凹部222に挿入される。半導体素子220,230は、このように搭載されたときに、突起電極221が貫通孔233から突出しないように、予め形成されている。次いで、4層目の半導体素子240が、3層目の半導体素子230の上に搭載される。このとき、半導体素子240の突起電極241のうち、一部は突起電極221が挿入されている半導体素子230の貫通孔233に挿入され、一部は半導体素子230の凹部232に挿入される。このようにして半導体素子210,220,230,240を積層した後、リフローを行う。これにより、図17Bに示すように、突起電極211,231が貫通孔223内で接続され、突起電極221,241が貫通孔233内で接続される。即ち、ポスト部211a,231aが、はんだ部211b,231bが一体化した接続部251で接続され、ポスト部221a,241aが、はんだ部221b,241bが一体化した接続部252で接続される。更に、このリフロー時に、図17Bに示すように、突起電極221が凹部212の電極212aに、突起電極231が凹部222の電極222aに、突起電極241が凹部232の電極232aに、それぞれ接続される。このようにして、図17Bに示すような、半導体素子210,220,230,240が積層され、接続された半導体装置200が得られる。尚、半導体素子220,230の貫通孔223,233の側壁は、絶縁膜で被覆されていてもよい。各半導体素子210,220,230,240の間のスペースには、アンダーフィル等の樹脂が設けられてもよい。ここでは4つの半導体素子210,220,230,240を積層して接続した半導体装置200を例示したが、このような例に従い、5つ以上の半導体素子を積層して接続した半導体装置を得ることも可能である。このように異なる半導体素子同士を、貫通孔内或いは凹部内で接続するため、上記のような位置ずれや短絡を抑制することができ、接続信頼性の高い半導体装置200を得ることができる。更に、突起電極を貫通孔内及び凹部内に挿入してから接続するため、位置ずれを抑制することができると共に、3つ以上の半導体素子を、1回のリフローで同時に接続することができる。即ち、上記のような貫通孔及び凹部を用いない場合には、例えば、半導体素子を積層していくたびに、リフローを行って接続していくことを要し、そのたびごとに、半導体素子間の位置ずれが生じ得る。上記のように貫通孔及び凹部を利用することにより、位置ずれを抑制した半導体装置を、一括リフローにより効率的に形成することができる。尚、ここでは半導体素子を積層する場合を例にして説明したが、積層する素子の中に、回路基板のような電子素子が含まれていてもよい。例えば、上記4つの半導体素子210,220,230,240のうち、半導体素子210,220,230のいずれかが回路基板に置き換えられたような電子装置であっても、上記同様の効果を得ることが可能である。図18は第4の実施の形態に係る半導体装置の一構成例を示す図である。尚、図18には、第4の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。図18に示す半導体装置300は、4つの半導体素子310,320,330,340が積層され、接続された構造を有している。1層目と2層目の半導体素子310,320は、トランジスタ等の素子や配線層が形成されている領域回路領域310a,320aの面が対向するように配置されている。3層目と4層目の半導体素子330,340は、回路領域330a,340aの面が対向するように配置されている。1層目の半導体素子310は、回路領域310aの面側に設けられた、突起電極311、凹部312及び電極312aを有している。突起電極311には、再配線314一部は電極312aに接続が接続されている。2層目の半導体素子320は、回路領域320a及びその反対の面側にそれぞれ設けられた突起電極321と、回路領域320aの反対の面側に設けられた凹部322及び電極322aを有している。突起電極321には、再配線324一部は電極322aに接続が接続されている。更に、半導体素子320は、貫通孔323を有している。3層目の半導体素子330は、回路領域330aと反対の面側に設けられた突起電極331と、回路領域330aの面側に設けられた凹部332及び電極332aを有している。突起電極331及び電極332aには、再配線334が接続されている。更に、半導体素子330は、貫通孔333を有している。4層目の半導体素子340は、回路領域340aの面側に設けられた突起電極341を有している。突起電極341には、再配線344が接続されている。1層目と3層目の半導体素子310,330の間で対向する突起電極311,331は、2層目の半導体素子320の貫通孔323に挿入され、その貫通孔323内で接続されている。即ち、貫通孔323内で、接続部351により、ポスト部311a,331aが接続されている。2層目と4層目の半導体素子320,340の間で対向する突起電極321,341は、3層目の半導体素子330の貫通孔333に挿入され、その貫通孔333内で接続されている。即ち、貫通孔333内で、接続部352により、ポスト部321a,341aが接続されている。2層目の半導体素子320の、回路領域320aの面側の突起電極321は、1層目の半導体素子310の凹部312に挿入され、電極312aに接続されている。即ち、ポスト部321aと電極312aが、はんだ部321bを介して接続されている。3層目の半導体素子330の一部の突起電極331は、2層目の半導体素子320の凹部322に挿入され、電極322aに接続されている。即ち、ポスト部331aと電極322aが、はんだ部331bを介して接続されている。4層目の半導体素子340の一部の突起電極341は、3層目の半導体素子330の凹部332に挿入され、電極332aに接続されている。即ち、ポスト部341aと電極332aが、はんだ部341bを介して接続されている。4つの半導体素子310,320,330,340の接続は、1回のリフローで同時に行うことができる。このような構成を有する半導体装置300における、信号伝播経路の一例を、図18に点線の矢印で示す。半導体装置300では、上記のように接続された4つの半導体素子310,320,330,340が協働し、所定の処理機能を実現する。貫通孔323,333及び凹部312,322,332を利用することにより、半導体素子310,320,330,340の位置ずれや短絡が抑制された半導体装置300を得ることができる。また、そのような半導体装置300を、1回のリフローで効率的に、形成することができる。続いて、上記のような貫通孔、或いは貫通孔と凹部の両方を有する、半導体素子の形成方法の一例について、説明する。まず、貫通孔を有する半導体素子の一例の形成方法を、図19~図21を参照して順に説明する。尚、図19~図21には、各形成工程の要部断面を模式的に図示している。図19は貫通孔を有する半導体素子の一例の第1形成工程を説明する図である。ここでは、図19Aに示すように、ポスト部401aと、その先端に設けたはんだ部401bとを含む突起電極401の形成まで行った半導体素子400の、裏面側突起電極401側と反対側に、接着剤500を用いてサポート基板501を貼り付ける。ここで、半導体素子400は、アクティブ素子であり、その回路領域トランジスタ等の素子や配線層が形成されている領域の面側に突起電極401が形成されている。次いで、図19Bに示すように、半導体素子400の表面側突起電極401側にレジスト502を形成する。そして、図19Cに示すように、そのレジスト502に、フォトリソグラフィ技術を用いて、貫通孔を形成する領域に開口部502aを形成する。図20は貫通孔を有する半導体素子の一例の第2形成工程を説明する図である。レジスト502に開口部502aを形成した後は、図20Aに示すように、そのレジスト502をマスクにして、ドライエッチングにより、半導体素子400に孔403aを形成する。その後、図20Bに示すように、レジスト502を剥離し、図20Cに示すように、今度は半導体素子400の表面側突起電極401側に、接着剤503を用いてサポート基板504を貼り付ける。図21は貫通孔を有する半導体素子の一例の第3形成工程を説明する図である。サポート基板504を貼り付けた後は、図21Aに示すように、バックグラインドを行い、半導体素子400を所定の厚みとなるように薄型化する。このとき、先に表面側から形成していた孔403aが表出するようになり、半導体素子400に貫通孔403が形成される。バックグラインド後は、図21Bに示すように、SiO2等の絶縁膜404を形成する。絶縁膜404は、例えば、熱酸化法、CVDChemicalVaporDeposition法を用いて形成することができる。絶縁膜404の形成後、接着剤503及びサポート基板504を剥離することで、図21Cに示すような半導体素子400aを得ることができる。半導体素子400aの貫通孔403には、他の電子素子が備える突起電極が挿入される。尚、ここでは、半導体素子400a400をアクティブ素子としたが、ダミー素子であっても同様に行うことができる。また、ここでは、ポスト部401aを含む突起電極401を有する半導体素子400aの形成方法を例示したが、このようなポスト電極を有さない半導体素子に貫通孔を形成する場合も、これと同様に行うことができる。例えば、上記第1,第2の実施の形態で述べたような、接続する2つの半導体素子間に設ける基板である半導体素子40ダミー素子、アクティブ素子も、この図19~図21に示したような方法の例に従って形成することが可能である。次に、貫通孔を有する半導体素子の別例の形成方法を、図22~図27を参照して順に説明する。尚、図22~図27には、各形成工程の要部断面を模式的に図示している。図22は貫通孔を有する半導体素子の別例の第1形成工程を説明する図である。図22A,Bに示すように、ポスト部601aと、その先端に設けたはんだ部601bとを含む突起電極601の形成まで行った半導体素子600の、表面側突起電極401側に、接着剤700を用いてサポート基板701を貼り付ける。ここで、半導体素子600は、アクティブ素子であり、その回路領域の面側に突起電極601が形成されており、所定の厚みに薄型化されている。サポート基板701を貼り付けた後は、図22Cに示すように、半導体素子600の裏面側突起電極601側と反対側にレジスト702を形成する。図23は貫通孔を有する半導体素子の別例の第2形成工程を説明する図である。レジスト702の形成後は、図23Aに示すように、そのレジスト702に、フォトリソグラフィ技術を用いて、貫通孔を形成する領域に開口部702aを形成する。開口部702aを形成した後は、図23Bに示すように、レジスト702をマスクにしたドライエッチングにより、半導体素子600に貫通孔603を形成する。貫通孔603の形成後、図23Cに示すように、レジスト702を剥離する。図24は貫通孔を有する半導体素子の別例の第3形成工程を説明する図である。レジスト702の剥離後は、熱酸化法、CVD法等を用いて、図24Aに示すように、SiO2等の絶縁膜604を形成する。絶縁膜604の形成後は、図24Bに示すように、シード層605を形成し、図24Cに示すように、レジスト703を形成する。図25は貫通孔を有する半導体素子の別例の第4形成工程を説明する図である。レジスト703の形成後は、図25Aに示すように、再配線を形成する領域に開口部703aを形成する。そして、図25Bに示すように、開口部703aのシード層605上に、めっき法を用いて、再配線606を形成する。再配線606の形成後、図25Cに示すように、レジスト703を剥離する。図26は貫通孔を有する半導体素子の別例の第5形成工程を説明する図である。レジスト703の剥離後は、図26Aに示すように、改めてレジスト704を形成し、図26Bに示すように、突起電極を形成する領域に開口部704aを形成する。そして、図26Cに示すように、開口部704aの再配線606上に、めっき法を用いて、ポスト部607aを形成し、更に、そのポスト部607a上にはんだ部607bを形成して、突起電極607を形成する。突起電極607の高さは、レジスト704の厚み、めっき時の条件めっき時間、電流密度等等を制御することにより、調整することができる。図27は貫通孔を有する半導体素子の別例の第6形成工程を説明する図である。突起電極607の形成後は、図27Aに示すように、レジスト704を剥離する。そして、図27Bに示すように、レジスト704の剥離後に表出するシード層605を、エッチングにより除去する。エッチング後、リフローを行ってはんだ部607bを成形し、接着剤700及びサポート基板701を剥離することで、図27Cに示すような半導体素子600aを得ることができる。半導体素子600aの貫通孔603には、他の電子素子が備える突起電極が挿入される。尚、ここでは、半導体素子600a600をアクティブ素子としたが、ダミー素子であっても同様に行うことができる。また、ここでは、表裏面に突起電極601,607を有する半導体素子600aの形成方法を例示したが、裏面の突起電極607のみを有する半導体素子も、この図22~図27に示したような方法の例に従って形成することが可能である。即ち、突起電極601を有さない半導体素子600を用いて、図22~図27に示したような方法を実施すればよい。次に、貫通孔及び凹部を有する半導体素子の一例の形成方法について説明する。尚、貫通孔を形成する工程までは、上記図22及び図23について述べたのと同様に行うことができる。ここでは、それ以降の工程の一例について、図28~図32を参照して順に説明する。尚、図28~図32には、各形成工程の要部断面を模式的に図示している。図28は貫通孔及び凹部を有する半導体素子の一例の第1形成工程を説明する図である。上記図22及び図23のようにして、貫通孔603を形成し、レジスト702の剥離まで行った後は、図28Aに示すように、改めてレジスト705を形成し、図28Bに示すように、凹部を形成する領域に開口部705aを形成する。開口部705aを形成した後は、図28Cに示すように、レジスト705をマスクにしたドライエッチングにより、半導体素子600に凹部608を形成する。図29は貫通孔及び凹部を有する半導体素子の一例の第2形成工程を説明する図である。凹部608の形成後は、図29Aに示すように、レジスト705を剥離し、熱酸化法、CVD法等を用いて、図29Bに示すように、絶縁膜604を形成する。絶縁膜604の形成後は、図29Cに示すように、シード層605を形成する。図30は貫通孔及び凹部を有する半導体素子の一例の第3形成工程を説明する図である。シード層605の形成後は、図30Aに示すように、レジスト703を形成し、図30Bに示すように、再配線を形成する領域と凹部608に開口部703aを形成する。そして、図30Cに示すように、開口部703aのシード層605上に、めっき法を用いて、再配線606、及び凹部608内の電極609を形成する。その後、レジスト703は剥離する。図31は貫通孔及び凹部を有する半導体素子の一例の第4形成工程を説明する図である。再配線606及び電極609の形成後は、図31Aに示すように、改めてレジスト704を形成し、図31Bに示すように、突起電極を形成する領域に開口部704aを形成する。そして、図31Cに示すように、開口部704aの再配線606上に、めっき法を用いて、ポスト部607aを形成し、更に、そのポスト部607a上にはんだ部607bを形成して、突起電極607を形成する。図32は貫通孔及び凹部を有する半導体素子の一例の第5形成工程を説明する図である。突起電極607の形成後は、図32Aに示すように、レジスト704を剥離する。そして、図32Bに示すように、レジスト704の剥離後に表出するシード層605を、エッチングにより除去する。エッチング後、リフローを行ってはんだ部607bを成形し、接着剤700及びサポート基板701を剥離することで、図32Cに示すような半導体素子600bを得ることができる。半導体素子600bの貫通孔603及び凹部608には、他の電子素子が備える突起電極が挿入される。尚、半導体素子600b600は、アクティブ素子であっても、ダミー素子であってもよい。また、ここでは、表裏面に突起電極601,607を有する半導体素子600bの形成方法を例示したが、裏面の突起電極607のみを有する半導体素子も、この図28~図32に示したような方法の例に従って形成することが可能である。以上、複数の電子素子を積層して接続する半導体装置に関して説明した。半導体装置は、上記形態に限らず、適宜その形態を変更することも可能である。図33は第1変形例の説明図である。尚、図33には、半導体素子、電子素子及び基板の要部断面を模式的に図示している。図33に示すように、対向する半導体素子810と電子素子半導体素子、回路基板等820の、突起電極811,821同士を接続する場合、必ずしもそれら突起電極811,821の双方にはんだ部811b,821bが設けられていることを要しない。例えば、図33Aに示すように、半導体素子810の突起電極811にのみ、ポスト部811a上にはんだ部811bを設け、電子素子820の突起電極821は、ポスト部821aのみを有する構成とすることができる。また、図33Bに示すように、電子素子820の突起電極821にのみ、ポスト部821a上にはんだ部821bを設け、半導体素子810の突起電極811は、ポスト部811aのみを有する構成とすることもできる。図33に示すような構成であっても、突起電極811,821同士を、基板半導体素子、樹脂基板、セラミック基板等830の貫通孔831内で、接続することが可能である。図34は第2変形例の説明図である。尚、図34には、半導体素子、電子素子及び基板の要部断面を模式的に図示している。図34に示すように、半導体素子810と電子素子820の間に設ける基板830には、その両面にバンプ832を設けてもよい。例えば、突起電極811,821同士を貫通孔831内で接続させたときに、上面のバンプ832が半導体素子810に接触し、下面のバンプ832が電子素子820に接触するような構成とすることができる。基板830をアクティブ素子とするような場合には、そのような上下両面のバンプ832を半導体素子810及び電子素子820との接続端子として用いることができる。図35は第3変形例の説明図である。尚、図35は、基板の要部平面模式図である。基板830の貫通孔831とバンプ832の配置換言すれば、半導体素子810及び電子素子820の突起電極811,821と、基板830のバンプ832の配置は、例えば、図35に示すような配置とすることが可能である。例えば、図35Aのように、貫通孔831とバンプ832を交互に配列させることができる。また、図35Bのように、中央部のバンプ832を囲むように、外周部に貫通孔831を配列させることもできる。いずれの場合であっても、半導体素子810と電子素子820の接続時の位置ずれや短絡を効果的に抑制することが可能である。尚、貫通孔831は、基板830に全体的に配置されていなくても、基板830内に複数2つ以上設けられていれば、位置ずれ等に対する一定の効果を得ることが可能である。図36は第4変形例の説明図である。尚、図36には、半導体素子、電子素子及び基板の要部断面を模式的に図示している。基板830に設けられる貫通孔831は、円筒状に限らない。例えば、図36Aのように、半導体素子810側の開口径が大きいテーパ状の貫通孔831Aとしたり、図36Bのように電子素子820側の開口径が大きいテーパ状の貫通孔831Bとしたりすることもできる。また、図36Cのように、半導体素子810側の開口と、電子素子820側の開口の間に、それらの開口よりも小さい径の部分を含む、くびれ状の貫通孔831Cとすることもできる。尚、このように円筒状、テーパ状、くびれ状等とすることができる、基板830の貫通孔831の径は、その最細部で、突起電極811,821の径の等倍以上、2倍未満となるように設定することが好ましい。これにより、貫通孔831に突起電極811,821を挿入し、位置ずれ等を効果的に抑制することが可能になる。図37は第5変形例の説明図である。尚、図37には、半導体素子、電子素子及び基板の要部断面を模式的に図示している。半導体素子810及び電子素子820の突起電極811,821は、ポスト電極に限らない。例えば、図37A,Bのように、半導体素子810の突起電極としてAu等のスタッドバンプ811Aを用い、そのスタッドバンプ811Aと、電子素子820のポスト電極である突起電極821とを、はんだ部821bを介して貫通孔831内で接続するようにしてもよい。尚、半導体素子810にはポスト電極の突起電極811を用い、電子素子820の突起電極としてスタッドバンプを用いることも可能である。また、半導体素子810及び電子素子820の双方にスタッドバンプを用いることも可能である。以上説明した実施の形態に関し、更に以下の実施例を開示する。<実施例1>直径30μm、ピッチ50μm、高さ35μmのCuポスト部の先端に、約10μmのスズ銀SnAgはんだが形成された突起電極を有する、平面サイズ3.5mm×7mmの半導体素子ここでは第1の半導体素子というを準備する。更に、この第1の半導体素子の突起電極と同じサイズ及び構造で同じ配置パターンの突起電極を有する、平面サイズ15mm×15mmの、Siを用いた搭載基板ここではSi搭載基板というを準備する。また、貫通孔を有する半導体素子ここでは第2の半導体素子というとして、アクティブ層を設けないSi基板を用いる。第2の半導体素子は、次のように形成する。まず、Si基板の表面に、ドライエッチングで、第1の半導体素子と同じパターンで、開口径35μmの孔を形成する。その後、Si基板の裏面研削により、Si基板の厚さを50μmまで薄型化する。このとき、先に表面から形成した孔が表出し、貫通孔が形成される。その後、Si基板の裏面研削面及び貫通孔内に、低温CVD法又は熱酸化法により、絶縁膜を形成する。これにより、第2の半導体素子を得る。この第2の半導体素子に接続端子を形成する場合には、予めSi基板表面に回路パターン及びバンプ等を形成しておき、それから上記のように貫通孔、絶縁膜の形成を行うようにすればよい。Si搭載基板に第1の半導体素子を実装する際には、まず、Si搭載基板上に、貫通孔を形成した第2の半導体素子を、その貫通孔と、Si搭載基板の突起電極との位置を合わせて、フリップチップボンダで搭載する。次いで、第1の半導体素子の突起電極と、第2の半導体素子の貫通孔との位置合わせを行い、第1の半導体素子をフリップチップボンダで搭載する。その後、窒素雰囲気のリフロー炉で240°Cまで加熱し、Si搭載基板と第1の半導体素子を接続する。比較のため、貫通孔を形成した第2の半導体素子を用いず、Si搭載基板に第1の半導体素子を搭載し、リフロー炉で加熱を行い、それらの接続を行う。このようにして、Si搭載基板と第1の半導体素子を、第2の半導体素子を用いて接続したサンプルと、第2の半導体素子を用いずに接続したサンプルを、それぞれ10個ずつ作製し、電気的導通を測定した。その結果、第2の半導体素子を用いたサンプルは、導通不良がなく、10個のサンプルのいずれも、Si搭載基板と第1の半導体素子とを接続することが可能であった。一方、第2の半導体素子を用いなかったサンプルは、10個のサンプルのうち、2つで導通不良が発生した。この結果より、Si搭載基板と第1の半導体素子を接続する際に第2の半導体素子を用いることの優位性が確認された。<実施例2>上記第1の半導体素子の突起電極と同じサイズ及び構造で同じ配置パターンの突起電極を有する、平面サイズ35mm×35mmの、樹脂を用いた搭載基板ここでは樹脂製搭載基板というを準備する。このような樹脂製搭載基板に、上記第2の半導体素子を用いて、上記第1の半導体素子を実装する。その際は、まず、樹脂製搭載基板上に、貫通孔を形成した第2の半導体素子を、その貫通孔と、樹脂製搭載基板の突起電極との位置を合わせて、フリップチップボンダで搭載する。次いで、第1の半導体素子の突起電極と、第2の半導体素子の貫通孔との位置合わせを行い、第1の半導体素子をフリップチップボンダで搭載する。その後、窒素雰囲気のリフロー炉で240°Cまで加熱し、樹脂製搭載基板と第1の半導体素子を接続する。比較のため、貫通孔を形成した第2の半導体素子を用いず、Si搭載基板に第1の半導体素子を搭載し、リフロー炉で加熱を行い、それらの接続を行う。このようにして、樹脂製搭載基板と第1の半導体素子を、第2の半導体素子を用いて接続したサンプルと、第2の半導体素子を用いずに接続したサンプルを、それぞれ10個ずつ作製し、電気的導通を測定した。その結果、第2の半導体素子を用いたサンプルは、導通不良がなく、10個のサンプルのいずれも、Si搭載基板と第1の半導体素子とを接続することが可能であった。一方、第2の半導体素子を用いなかったサンプルは、10個のサンプルのうち、2つで導通不良が発生した。この結果より、樹脂製搭載基板と第1の半導体素子を接続する際に第2の半導体素子を用いることの優位性が確認された。以上説明したように、2つの電子素子半導体素子、回路基板等の間に、貫通孔を設けた基板半導体素子、樹脂基板、セラミック基板等を介在させ、その貫通孔内で、2つの電子素子の突起電極を接続する。これにより、搭載時の位置ずれを抑制でき、電子素子間の接続信頼性を向上させることが可能となる。また、3つ以上の電子素子を積層して接続する場合においても、中間に介在させる電子素子基板の貫通孔がガイドの役割を果たし、電子素子を積層する際の荷重、振動等による、下に積層されている電子素子の位置ずれが抑制される。そのため、3つ以上の電子素子を積層しておき、それらを一括リフローで接続することが可能となり、生産性の向上にも寄与する。以上説明した実施の形態に関し、更に以下の付記を開示する。付記1第1突起電極を有する第1半導体素子と、第2突起電極を有する電子素子と、前記第1半導体素子と前記電子素子の間に設けられた基板と、を含み、前記基板は、第1貫通孔を有し、前記第1突起電極と前記第2突起電極とは、前記第1貫通孔内で接続されている、ことを特徴とする半導体装置。付記2前記第1貫通孔の側壁が絶縁性であることを特徴とする付記1に記載の半導体装置。付記3前記第1半導体素子は、第2貫通孔を有し、前記基板は、前記第2貫通孔に挿入された第3突起電極を有している、ことを特徴とする付記1又は2に記載の半導体装置。付記4前記電子素子は、凹部を有し、前記基板は、前記凹部に挿入された第4突起電極を有している、ことを特徴とする付記1乃至3のいずれかに記載の半導体装置。付記5前記第1突起電極は、第1ポスト部を有し、前記第2突起電極は、第2ポスト部を有し、前記第1貫通孔内に、前記第1ポスト部と前記第2ポスト部の先端同士を接続する接続部を有することを特徴とする付記1乃至4のいずれかに記載の半導体装置。付記6前記電子素子は、第2半導体素子であることを特徴とする付記1乃至5のいずれかに記載の半導体装置。付記7前記電子素子は、回路基板であることを特徴とする付記1乃至5のいずれかに記載の半導体装置。付記8前記基板は、第3半導体素子であることを特徴とする付記1乃至7のいずれかに記載の半導体装置。付記9前記基板は、回路基板、樹脂基板又はセラミック基板であることを特徴とする付記1乃至7のいずれかに記載の半導体装置。付記10前記第1半導体素子と前記電子素子の間、及び前記第1貫通孔内が、絶縁性部材で充填されていることを特徴とする付記1乃至9のいずれかに記載の半導体装置。付記11前記第1突起電極及び前記第2突起電極の径は、前記第1貫通孔の径よりも小さいことを特徴とする付記1乃至10のいずれかに記載の半導体装置。付記12前記第1突起電極及び前記第2突起電極の少なくとも一方は、スタッドバンプであることを特徴とする付記1乃至11のいずれかに記載の半導体装置。付記13前記基板は、導電部を有し、前記導電部が、前記第1半導体素子及び前記電子素子の少なくとも一方と電気的に接続されていることを特徴とする付記1乃至12のいずれかに記載の半導体装置。付記14第1突起電極を有する電子素子の上方に、第1貫通孔を有する基板を、前記第1突起電極が前記第1貫通孔に挿入されるように配置する工程と、前記基板の上方に、第2突起電極を有する半導体素子を、前記第2突起電極が前記第1貫通孔に挿入されるように配置する工程と、前記第1貫通孔内で、前記第1突起電極と前記第2突起電極とを接続する工程と、を含むことを特徴とする半導体装置の製造方法。付記15前記半導体素子は、第2貫通孔を有し、前記基板は、第3突起電極を有し、前記基板の上方に前記半導体素子を配置する工程は、前記第2突起電極を前記第1貫通孔に挿入すると共に、前記第3突起電極を前記第2貫通孔に挿入する工程を含むことを特徴とする付記14に記載の半導体装置の製造方法。付記16前記電子素子は、凹部を有し、前記基板は、第4突起電極を有し、前記電子素子の上方に前記基板を配置する工程は、前記第1突起電極を前記第1貫通孔に挿入すると共に、前記第4突起電極を前記凹部に挿入する工程を含むことを特徴とする付記14又は15に記載の半導体装置の製造方法。付記17前記第1突起電極は、第1ポスト部を有し、前記第2突起電極は、第2ポスト部を有し、前記第1突起電極と前記第2突起電極とを接続する工程は、前記第1貫通孔内で、前記第1ポスト部と前記第2ポスト部の先端同士を接続部で接続する工程を含むことを特徴とする付記14乃至16のいずれかに記載の半導体装置の製造方法。付記18半導体装置と、前記半導体装置が搭載された回路基板と、を備え、前記半導体装置は、第1突起電極を有する半導体素子と、第2突起電極を有する電子素子と、前記半導体素子と前記電子素子の間に設けられた基板と、を含み、前記基板は、貫通孔を有し、前記第1突起電極と前記第2突起電極とは、前記貫通孔内で接続されている、ことを特徴とする電子装置。"