"第1の方向に延在するように半導体基板に設けられ、底面及び対向する第1及び第2の側面を有するゲート電極用溝と、ゲート絶縁膜を介して、前記ゲート電極用溝の下部を埋め込むように配置されたゲート電極と、前記ゲート電極用溝を埋め込むように配置され、前記ゲート電極の上面を覆う埋め込み絶縁膜と、前記第1の側面に配置された前記ゲート絶縁膜の上部を覆うように、前記半導体基板に設けられた第1の不純物拡散領域と、少なくとも前記第2の側面に配置された前記ゲート絶縁膜を覆うように、前記半導体基板に設けられた第2の不純物拡散領域と、を有することを特徴とする半導体装置。前記第2の側面が対向するように、前記ゲート電極用溝を2つ設け、前記第2の不純物拡散領域を、前記半導体基板のうち、2つの前記ゲート電極用溝の間に配置された部分全体に設けたことを特徴とする請求項1記載の半導体装置。前記第2の不純物拡散領域は、前記ゲート電極用溝の底面よりも下方に突出することを特徴とすることを特徴とする請求項2記載の半導体装置。前記第2の不純物拡散領域は、前記半導体基板に内設され、2つの前記ゲート電極用溝の底面に配置された前記ゲート絶縁膜を覆う第1の領域と、前記半導体基板のうち、2つの前記ゲート電極用溝の間に配置された部分全体に設けられ、前記第1の領域と一体とされた第2の領域と、有することを特徴とする請求項2記載の半導体装置。前記第1の方向と交差する第2の方向に延在するように前記半導体基板に内設され、複数の素子形成領域を有した活性領域を区画する第1の素子分離領域と、前記第1の方向に延在するように前記半導体基板に内設され、前記活性領域を複数の前記素子形成領域に区画する第2の素子分離領域と、を有することを特徴とする請求項1ないし4のうち、いずれか1項記載の半導体装置。前記第1の領域を層状に設け、前記第1及び第2の素子分離領域を、前記第1の領域よりも深い位置まで設け、前記第1及び第2の素子分離領域により、層状に設けられた前記第1の領域を複数の領域に分割することを特徴とする請求項5記載の半導体装置。前記第2の素子分離領域の深さを、2つの前記ゲート電極用溝の深さと略等しくし、前記半導体基板と同じ導電型の不純物を前記半導体基板よりも高濃度に含んでおり、前記第2の素子分離領域の底部を囲むように前記半導基板に設けられ、かつ前記第1の領域と接触する第3の不純物拡散領域を設けたことを特徴とする請求項5記載の半導体装置。前記第1の素子分離領域は、前記半導体基板に形成され、前記第2の方向に延在する第1の素子分離用溝、及び該第1の素子分離用溝を埋め込む第1の素子分離用絶縁膜よりなることを特徴とする請求項5ないし7のうち、いずれか1項記載の半導体装置。前記第2の素子分離領域は、前記半導体基板に形成され、前記第1の方向に延在する第2の素子分離用溝、及び該第2の素子分離用溝を埋め込む第2の素子分離用絶縁膜よりなることを特徴とする請求項5ないし8のうち、いずれか1項記載の半導体装置。前記第2の不純物拡散領域と電気的に接続され、かつ前記ゲート電極と交差する方向に延在するビット線を設けたことを特徴とする請求項1ないし9のうち、いずれか1項記載の半導体装置。前記埋め込み絶縁膜上に設けられた層間絶縁膜と、前記第1の不純物拡散領域の上面と接触するように、前記埋め込み絶縁膜及び前記層間絶膜に内設されたコンタクトプラグと、前記層間絶縁膜上に設けられ、前記コンタクトプラグの上面と接触する容量コンタクトパッドと、前記容量コンタクトパッド上に設けられたキャパシタと、を有することを特徴とする請求項1ないし10のうち、いずれか1項記載の半導体装置。半導体基板と、前記半導体基板よりなり、第2の方向に延在する活性領域と、前記活性領域を横切って第1の方向に延在し、前記活性領域を区画する複数の素子分離用溝と、隣接する2つの前記素子分離用溝の間に配置され、前記第2の方向に対して隣接する第1及び第2のトランジスタと、前記第1及び第2のトランジスタに共有され、ビット線に接続される1つの第2の不純物拡散領域と、前記第2の不純物拡散領域を挟むように、前記第2の不純物拡散領域の両側に位置する2つのゲート電極用溝と、各々の前記ゲート電極用溝の内面を覆うゲート絶縁膜と、各々の前記ゲート電極用溝の下部を埋め込む各々のゲート電極と、各々の前記ゲート電極用溝に対向する各々の前記素子分離用溝との間の前記半導体基板の上面に設けられ、キャパシタに接続される2つの第1の不純物拡散領域と、を備え、前記ゲート電極用溝は、前記素子分離用溝に対向する第1の側面、前記第2の不純物拡散領域に接する第2の側面と、及び底面を有し、前記第1の不純物拡散領域は、前記第1の側面と前記素子分離用溝に挟まれた前記半導体基板の上面を含み、かつ前記ゲート電極の上面よりも高い位置に底面を有し、前記第2の不純物拡散領域は、少なくとも前記第2の側面に挟まれた前記半導体基板の上面から前記ゲート電極用溝の底面に至る部分全体に設けられ、前記半導体基板のうち、前記第2の側面に接する部分は、前記第1及び第2のトランジスタのチャネル領域とならないことを特徴とする半導体装置。前記半導体基板のうち、前記第1の不純物拡散領域の底面より下方に位置し、かつ前記第1の側面と接する部分と、前記半導体基板のうち、前記ゲート電極用溝の底面と接する部分と、が前記第1及び第2のトランジスタのチャネル領域となることを特徴とする請求項12記載の半導体装置。前記第2の不純物拡散領域は、前記第2の側面に挟まれた前記半導体基板の上面から前記ゲート電極用溝の底面に至る部分全体に設けられた第1の領域と、前記ゲート電極用溝の底面に接し、前記ゲート電極用溝の底面を含む水平面に沿って、前記半導体基板の内部に層状に設けられた第2の領域と、を有し、前記第2の領域は、前記第1の領域と接して一体化されており、前記半導体基板のうち、前記第2の側面に接する部分、及び前記半導体基板のうち、前記ゲート電極用溝の底面に接する部分は、前記チャネル領域とならないことを特徴とする請求項12記載の半導体装置。前記第2の領域は、該第2の領域よりも深い位置まで設けられる複数の前記素子分離用溝により、区画された前記活性領域に対応して複数の領域に分割されることを特徴とする請求項14記載の半導体装置。前記素子分離用溝の深さを、前記ゲート電極用溝の深さと略等しくし、前記素子分離用溝の底部を囲むように前記半導基板に設けられ、前記第2の領域と接触し、かつ前記半導体基板と同じ導電型の不純物を前記半導体基板よりも高濃度に含む第3の不純物拡散領域を設けたことを特徴とする請求項14記載の半導体装置。半導体基板に、底面及び対向する第1及び第2の側面を有し、かつ第1の方向に延在するゲート電極用溝を形成する工程と、ゲート絶縁膜を介して、前記ゲート電極用溝の下部を埋め込むようにゲート電極を形成する工程と、前記ゲート電極の上面を覆うと共に、前記ゲート電極用溝を埋め込むように埋め込み絶縁膜を形成する工程と、前記第1の側面に配置された前記ゲート絶縁膜の上部を覆うように、前記半導体基板に第1の不純物拡散領域を形成する工程と、少なくとも前記第2の側面に配置された前記ゲート絶縁膜を覆うように、前記半導体基板に第2の不純物拡散領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。前記ゲート電極用溝を形成する前に、前記半導体基板に、前記第1の方向と交差する第2の方向に延在する第1の素子分離用溝を形成する工程、及び該第1の素子分離用溝を第1の素子分離用絶縁膜で埋め込む工程により、複数の素子形成領域を有した活性領域を区画する第1の素子分離領域を形成し、前記半導体基板に、前記第1の方向に延在する第2の素子分離用溝を形成する工程、及び該第2の素子分離用溝を第2の素子分離用絶縁膜で埋め込む工程により、複数の前記素子形成領域を区画する第2の素子分離領域を形成し、前記第2の素子分離領域間に、前記ゲート電極用溝を形成し、前記半導体基板のうち、2つの前記ゲート電極用溝の間に配置された部分全体に、前記半導体基板とは異なる導電型の不純物を選択的にイオン注入することで、前記第2の不純物拡散領域を形成することを特徴とする請求項17記載の半導体装置の製造方法。前記第2の不純物拡散領域は、前記ゲート電極用溝の底面よりも下方に突出するように形成することを特徴とする請求項18記載の半導体装置の製造方法。前記ゲート電極用溝を形成する前に、前記半導体基板に、前記第1の方向と交差する第2の方向に延在し、前記ゲート電極用溝と略同じ深さとされ、かつ第1の素子分離用溝の一部となる溝を形成する工程、該溝の深さを深くすることで、前記第1の素子分離用溝を形成する工程、及び前記第1の素子分離用溝を埋め込む第1の素子分離用絶縁膜を形成する工程により、複数の素子形成領域を有した活性領域を区画する第1の素子分離領域を形成し、前記半導体基板に、前記第1の方向に延在する第2の素子分離用溝を形成する工程、及び該第2の素子分離用溝を第2の素子分離用絶縁膜で埋め込む工程により、複数の前記素子形成領域を区画する第2の素子分離領域を形成し、前記第1の素子分離用絶縁膜を形成する前に、前記溝の底面に対して、前記半導体基板とは異なる導電型の不純物を選択的にイオン注入することで層状の第1の領域を形成する工程、及び前記半導体基板のうち、2つの前記ゲート電極用溝の間に配置された部分全体に、前記半導体基板とは異なる導電型の不純物を選択的にイオン注入することで、層状の前記第1の領域と接触する第2の領域を形成する工程により、前記第2の不純物拡散領域を形成し、2つの該ゲート電極用溝の底面が前記第1の領域に覆われるように、2つの前記ゲート電極用溝を形成することを特徴とする請求項17記載の半導体装置の製造方法。前記ゲート電極用溝を形成する前に、前記半導体基板に、前記第1の方向と交差する第2の方向に延在する第1の素子分離用溝を形成する工程、及び該第1の素子分離用溝を第1の素子分離用絶縁膜で埋め込む工程により、複数の素子形成領域を有した活性領域を区画する第1の素子分離領域を形成し、前記半導体基板に、前記第1の方向に延在する第2の素子分離用溝を形成する工程、及び該第2の素子分離用溝を第2の素子分離用絶縁膜で埋め込む工程により、複数の前記素子形成領域を区画する第2の素子分離領域を形成し、前記第1の素子分離領域を形成する前に、前記半導体基板の主面全体に前記半導体基板とは異なる導電型の不純物をイオン注入することで、前記半導体基板の内部に、前記第2の不純物拡散領域の一部となる層状の第1の領域を形成する工程、及び前記半導体基板のうち、2つの前記ゲート電極用溝の間に配置された部分全体に、前記半導体基板とは異なる導電型の不純物を選択的にイオン注入することで、層状の前記第1の領域と接触する第2の領域を形成する工程により、前記第2の不純物拡散領域を形成し、2つの該ゲート電極用溝の底面が前記第1の領域に覆われるように、2つの前記ゲート電極用溝を形成することを特徴とする請求項17記載の半導体装置の製造方法。前記ゲート電極用溝を形成する前に、前記半導体基板に、前記第1の方向と交差する第2の方向に延在する第1の素子分離用溝を形成する工程、及び該第1の素子分離用溝を第1の素子分離用絶縁膜で埋め込む工程により、複数の素子形成領域を有した活性領域を区画する第1の素子分離領域を形成し、前記半導体基板に、前記第1の方向に延在し、かつ前記ゲート電極用溝と略同じ深さとされた第2の素子分離用溝を形成する工程、及び前記第2の素子分離用溝を第2の素子分離用絶縁膜で埋め込む工程により、複数の前記素子形成領域を区画する第2の素子分離領域を形成し、前記第2の素子分離用絶縁膜を形成する前に、前記第2の素子分離用溝の底面に、前記半導体基板と同じ導電型の不純物を前記半導体基板よりも高い濃度でイオン注入することで前記第2の素子分離用溝の底部を囲む第3の不純物拡散領域を形成する工程を有し、前記ゲート電極を形成する前に、前記ゲート電極用溝の底面に対して、前記半導体基板とは異なる導電型の不純物を選択的にイオン注入することで層状の第1の領域を形成する工程、及び前記半導体基板のうち、2つの前記ゲート電極用溝の間に配置された部分全体に、前記半導体基板とは異なる導電型の不純物を選択的にイオン注入することで、層状の前記第1の領域と接触する第2の領域を形成する工程により、前記第2の不純物拡散領域を形成することを特徴とする請求項17記載の半導体装置の製造方法。前記半導体基板のうち、2つの前記ゲート電極用溝の間に配置された部分に形成された前記第2の不純物拡散領域の上方に、前記ゲート電極と交差する方向に延在し、かつ前記第2の不純物拡散領域と電気的に接続されたビット線を形成する工程を含むことを特徴とする請求項17ないし22のうち、いずれか1項記載の半導体装置の製造方法。前記埋め込み絶縁膜上に層間絶縁膜を形成する工程と、前記埋め込み絶縁膜及び前記層間絶膜に、前記第2の不純物拡散領域の上面と接触するコンタクトプラグを形成する工程と、前記層間絶縁膜上に設けられ、前記コンタクトプラグの上面と接触する容量コンタクトパッドを形成する工程と、前記容量コンタクトパッド上にキャパシタを形成する工程と、を有することを特徴とする請求項17ないし23のうち、いずれか1項記載の半導体装置の製造方法。上記特許文献1,2に記載されたトレンチゲート型トランジスタを有するDRAMでは、上記トランジスタのチャネル領域がトレンチの両側面及び底面の3面に形成される構成となっている。発明者は、上記構成のトランジスタの微細化をさらに進めると、トランジスタのオン電流が充分確保できず、DRAMの正常動作が困難となる知見を得た。これは、上述のように、トランジスタのチャネル領域がトレンチを構成する3面に形成されるためにチャネル抵抗が高くなることに起因している。また、トレンチゲートの配設ピッチが狭くなると、あるトランジスタを動作させた際、その動作状態が該トランジスタに隣接する他のトランジスタに干渉してしまい、独立してトランジスタを動作させることができないという問題も明らかとなった。この問題も隣接するトレンチゲートの間にチャネル領域が形成されることが悪影響を及ぼしていると推察される。さらに、トレンチゲート型トランジスタでは、ゲート電極が半導体基板の表面よりも上方に突き出して形成されるため、突き出したゲート電極自体が、後の工程で形成されるべきビット配線やキャパシタの形成を著しく困難にし、DRAMの製造自体が困難になるという問題も発生する。したがって、トレンチを利用するトランジスタを備えたDRAMであっても、トランジスタのオン電流を充分確保すると共に隣接トランジスタの動作干渉を回避し、製造の困難性を解消する半導体装置、とその製造方法が望まれる。本発明の一観点によれば、第1の方向に延在するように半導体基板に設けられ、底面及び対向する第1及び第2の側面を有するゲート電極用溝と、ゲート絶縁膜を介して、前記ゲート電極用溝の下部を埋め込むように配置されたゲート電極と、前記ゲート電極用溝を埋め込むように配置され、前記ゲート電極の上面を覆う埋め込み絶縁膜と、前記第1の側面に配置された前記ゲート絶縁膜の上部を覆うように、前記半導体基板に設けられた第1の不純物拡散領域と、少なくとも前記第2の側面に配置された前記ゲート絶縁膜を覆うように、前記半導体基板に設けられた第2の不純物拡散領域と、を有することを特徴とする半導体装置が提供される。本発明の半導体装置によれば、半導体基板に、第1の側面に配置されたゲート絶縁膜の上部を覆う第1の不純物拡散領域と、少なくとも第2の側面に配置されたゲート絶縁膜を覆う第2の不純物拡散領域と、を設けることにより、ゲート電極用溝の底面及び第1の側面の下部の2面にのみチャネル領域が形成されるため、ゲート電極用溝の底面及び対向する側面の3面にチャネル領域が形成される従来の半導体装置と比較して、チャネル抵抗を低くすることが可能となる。これにより、トランジスタのオン電流を充分確保することができる。また、ゲート電極用溝の第2の側面側に、ゲート電極用溝を設け、該ゲート電極用溝に他のトランジスタを隣接して配置することで、ゲート電極用溝間にチャネル領域が形成されることがない。これにより、ゲート電極用溝の配設ピッチを狭くした場合において、あるトランジスタを動作させた際、その動作状態が該トランジスタに隣接する他のトランジスタに干渉することがなくなるため、独立して各トランジスタを動作させることができる。また、ゲート絶縁膜を介して、ゲート電極用溝の下部を埋め込むように配置されたゲート電極と、ゲート電極用溝を埋め込むように配置され、ゲート電極の上面を覆う埋め込み絶縁膜と、を設けることにより、ゲート電極が半導体基板の表面よりも上方に突出することがなくなる。これにより、例えば、半導体装置としてDRAMを用いた場合、後の工程で形成されるビット線やキャパシタの形成を容易に行なうことが可能となるので、半導体装置を容易に製造できる。ところで、発明者は、DRAMDynamicRandomAccessMemoryのメモリセルを微細化していくと、一つの活性領域内に設けられて隣接する2つのセルの間隔が縮小される結果、一方のセルがデータ0を蓄積し、他方のセルがデータ1を蓄積している場合であって、かつデータ0のセルへのアクセスが連続して行われた場合において、データ1のセルの蓄積データが破壊するという隣接セル間のディスターブ不良以下、単にディスターブ不良というが発生することを新たに知見した。このディスターブ不良は、半導体装置の信頼性を損ねる原因となる問題がある。図42は、従来のDRAMのレイアウトの一例を示す平面図であり、図43は、図42に示すDRAMのZ-Z線方向の断面図である。次に、図42及び図43を参照して、前述のディスターブ不良について、発明者が得た知見を説明する。図42を参照するに、半導体基板301の表面には、規則的に配列された複数の活性領域302が設けられている。個々の活性領域302は、半導体基板301の表面に形成された溝を絶縁膜で埋設する素子分離領域303に囲まれている。活性領域302と交差するY方向には、Y方向に延在する複数のワード線WLが配置されている。図43を参照するに、ワード線WL1,WL2は、半導体基板301の表面に複数の活性領域302及び素子分離領域303に跨って設けられる溝内に、ゲート絶縁膜305を介して埋め込んで形成されている。ワード線WL1,WL2の上面には、キャップ絶縁膜306が溝に埋め込まれて形成されている。一つの活性領域302には、ワード線WL1及びワード線WL2よりなる二つのワード線が交差して設けられている。二つのワード線WL1及びWL2は、各々対応する二つのトランジスタTr1,Tr2のゲート電極を構成している。トランジスタTr1は、ワード線WL1からなるゲート電極の他、ドレイン拡散層307及びソース拡散層308で構成されている。また、トランジスタTr2は、ワード線WL2からなるゲート電極の他、ドレイン拡散層312及びソース拡散層308で構成されている。ソース拡散層308は、トランジスタTr1,Tr2に共通し、ビット線コンタクト311においてビット線BLに接続されている。一方、各々のドレイン拡散層307,312は、層間絶縁膜309に形成された容量コンタクトプラグ310を介して、下部電極313,314ストレージノードにそれぞれ接続されている。下部電極313,314は、図示しない容量絶縁膜及び上部電極と共にそれぞれ容量素子316,317を構成している。ワード線が埋め込まれた溝の底面及び対向する2つの側面に対応する半導体基板301の表面がトランジスタTr1,Tr2のチャネルとなる。例えば、ワード線WL1をオン状態としてトランジスタTr1のチャネルを形成し、ビット線319にLowLレベルの電位を与えれば、下部電極313はLの状態となり、その後、ワード線WL1をオフ状態とすることにより、下部電極313にはLデータ0の情報が蓄積される。また、例えば、ワード線WL2をオン状態としてトランジスタTr2のチャネルを形成し、ビット線319にHighHレベルの電位を与えれば、下部電極314はH状態となり、その後、ワード線WL2をオフ状態とすることにより下部電極314にはHデータ1の情報が蓄積される。このような動作状態に基き、下部電極313にLを蓄積させ、下部電極314にHを蓄積させた状態を形成する。この状態でL側の下部電極313に対応するワード線WL1のオンオフを繰り返す同じワード線WL1を用いる他の活性領域のセル動作に相当する。その結果、トランジスタTr1のチャネルに誘起された電子e-が隣接するドレイン拡散層312に到達し、下部電極314に蓄積されているH情報を破壊してL状態に変化させてしまう。すなわちデータ1がデータ0に変化するモードの不良が発生する。この不良は、ワード線WL1のオンオフ回数に依存し、例えば、オンオフ回数を1万回繰り返すと複数のセルの内、1個のセルが破壊され、10万回では10個のセルが破壊される頻度で発生する。隣接セルは、本来各々独立して情報を保持しなければならないが、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良が発生すると半導体装置DRAMの正常動作が阻害され信頼性を損ねる問題となる。このディスターブ不良は、セルサイズが大きい場合、すなわち図42に示すように最小加工寸法Fで規定されるワード線WL1とワード線WL2との間隔Lが70nmの時には問題とならなかった。しかし、メモリセルが縮小され、ワード線WL1とワード線WL2との間隔が50nmより小さくなると、顕在化してきた。さらに小さくなると、より大きな問題となる。以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。第1の実施の形態図1は、本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略平面図であり、図2は、図1に示すメモリセルアレイのA-A線方向の断面図である。図1及び図2では、第1の実施の形態の半導体装置10の一例としてDRAMDynamicRandomAccessMemoryを挙げる。また、図1では、DRAMのメモリセルアレイのレイアウトの一例を図示する。図1において、X方向は、ビット線34の延在方向を示しており、Y方向は、X方向に対して交差するゲート電極22、及び第2の素子分離領域17の延在方向第1の方向を示している。また、図1では、説明の便宜上、メモリセルアレイ11の構成要素のうち、半導体基板13、第1の素子分離領域14、活性領域16、第2の素子分離領域17、ゲート電極用溝18、ゲート電極22、ビット線34、容量コンタクトプラグ42、容量コンタクトパッド44、及び複数の素子形成領域Rのみを図示し、これら以外のメモリセルアレイ11の構成要素の図示を省略する。また、図2では、実際には、図1に示すX方向に延在するビット線34を模式的に図示する。また、図2において、図1に示す半導体装置10と同一構成部分には同一符号を付す。第1の実施の形態の半導体装置10は、図1及び図2に示すメモリセルアレイ11が形成されるメモリセル領域と、メモリセル領域の周囲に配置された図示していない周辺回路領域周辺回路が形成される領域と、を有する。図1及び図2を参照するに、第1の実施の形態の半導体装置10に設けられたメモリセルアレイ11は、半導体基板13と、第1の素子分離領域14と、複数の素子形成領域Rを有した活性領域16と、第2の素子分離領域17と、ゲート電極用溝18と、第1及び第2のトランジスタ19-1,19-2と、ゲート絶縁膜21と、埋め込み型ゲート電極であるゲート電極22と、埋め込み絶縁膜24と、マスク絶縁膜26と、第1の不純物拡散領域28と、第2の不純物拡散領域29と、開口部32と、ビット線コンタクトプラグ33と、ビット線34と、キャップ絶縁膜36と、サイドウォール膜37と、層間絶縁膜38と、コンタクト孔41と、容量コンタクトプラグ42と、容量コンタクトパッド44と、シリコン窒化膜46と、キャパシタ48と、を有する。図1及び図2を参照するに、半導体基板13は、板状とされた基板である。半導体基板13としては、例えば、p型の単結晶シリコン基板を用いることができる。この場合、半導体基板13のp型不純物濃度は、例えば、1E16atmos/cm2とすることができる。図1を参照するに、第1の素子分離領域14は、第1の素子分離用溝51と、第1の素子分離用絶縁膜52とを有する。第1の素子分離用溝51は、図1に示すX方向に対して所定角度傾斜した方向第2の方向に延在するように、半導体基板13に形成されている。第1の素子分離用溝51は、図1に示すY方向に対して所定の間隔で複数形成されている。第1の素子分離用溝51の深さは、例えば、250nmとすることができる。第1の素子分離用絶縁膜52は、第1の素子分離用溝51を埋め込むように配置されている。図示してはいないが、第1の素子分離用絶縁膜52の上面は、半導体基板13の主面13aに対して面一とされている。第1の素子分離用絶縁膜52としては、例えば、シリコン酸化膜SiO2膜を用いることができる。上記構成とされた第1の素子分離領域14は、第2の方向に対して帯状に延在する活性領域16を区画している。図1及び図2を参照するに、第2の素子分離領域17は、第2の素子分離用溝54と、第2の素子分離用絶縁膜55とを有する。第2の素子分離用溝54は、図1に示すY方向第1の方向に延在するように、半導体基板13に形成されている。これにより、第2の素子分離用溝54は、第1の素子分離領域14の一部を切断している。第2の素子分離用溝54は、隣り合うように配置された2つのゲート電極22を挟み込むように形成されている。各々のゲート電極22は、メモリセルのワード線を構成するものである。すなわち、本実施形態のメモリセルは、Y方向に延在する1本の第2の素子分離領域17と2本のゲート電極22ワード線とが対となって、X方向に繰り返し配置される構成となっている。第2の素子分離用溝54の深さは、例えば、250nmとすることができる。第2の素子分離用絶縁膜55は、第2の素子分離用溝54と、マスク絶縁膜26に形成された開口部26Aとを埋め込むように配置されている。第2の素子分離用絶縁膜55の上面55aは、マスク絶縁膜26の上面26aに対して面一とされている。第2の素子分離用絶縁膜55としては、例えば、シリコン酸化膜SiO2膜を用いることができる。上記構成とされた第2の素子分離領域17は、第2の方向に対して複数の素子形成領域Rを区画している。このように、半導体基板13に形成された第1の素子分離用溝51に第1の素子分離用絶縁膜52を埋め込むことで構成された第1の素子分離領域14と、半導体基板13に形成された第2の素子分離用溝54に第2の素子分離用絶縁膜55を埋め込むことで構成された第2の素子分離領域17と、を設けて、活性領域16を複数の素子形成領域Rに区画することにより、第2の素子分離用溝54内に、ゲート絶縁膜21を介して、負の電位が付与されるダミーゲート電極図示せずを設けて複数の素子形成領域Rを区画した場合と比較して、ダミーゲート電極の電位が第1及び第2のトランジスタ19-1,19-2に悪影響を及ぼすことがなくなるため、第1及び第2のトランジスタ19-1,19-2を容易にOnオンさせることができると共に、メモリセルアレイ11のデータの保持特性を向上させることができる。図1及び図2を参照するに、ゲート電極用溝18は、2つの第2の素子分離領域17間に位置する半導体基板13に、Y方向に延在するように2つ設けられている。ゲート電極用溝18は、底面18c及び対向する第1及び第2の側面18a,18bよりなる内面により区画されている。2つのゲート電極用溝18は、第2の側面18bが対向するように配置されている。ゲート電極用溝18は、その深さが第1及び第2の素子分離用溝5154の深さ第1及び第2の素子分離領域14,17の深さよりも浅くなるように構成されている。第1及び第2の素子分離用溝51,54の深さが250nmの場合、ゲート電極用溝18の深さは、例えば、150nmとすることができる。図2を参照するに、第1及び第2のトランジスタ19-1,19-2は、トレンチゲート型トランジスタであり、ゲート絶縁膜21と、ゲート電極22と、埋め込み絶縁膜24と、第1の不純物拡散領域28と、第2の不純物拡散領域29と、を有する。図2に示すように、第1及び第2のトランジスタ19-1,19-2は、隣接して配置されている。第2の不純物拡散領域29は、第1及び第2のトランジスタ19-1,19-2の共通の不純物拡散領域図2に示す構造の場合、ドレイン領域として機能する。すなわち、第1のトランジスタ19-1を構成するゲート電極用溝18の第2の側面18b、及び第2のトランジスタ19-2を構成するゲート電極用溝18の第2の側面18bは、第2の不純物拡散領域29を介して対向する構成となっている。図2を参照するに、ゲート絶縁膜21は、各々のゲート電極用溝18の第1及び第2の側面18a,18b、及びゲート電極用溝18の底面18cを覆うように設けられている。ゲート絶縁膜21としては、例えば、単層のシリコン酸化膜SiO2膜、シリコン酸化膜を窒化した膜SiON膜、積層されたシリコン酸化膜SiO2膜、シリコン酸化膜SiO2膜上にシリコン窒化膜SiN膜を積層させた積層膜等を用いることができる。ゲート絶縁膜21として単層のシリコン酸化膜SiO2膜を用いる場合、ゲート絶縁膜21の厚さは、例えば、6nmとすることができる。図2を参照するに、ゲート電極22は、ゲート絶縁膜21を介して、ゲート電極用溝18の下部を埋め込むように配置されている。これにより、ゲート電極22の上面22aは、半導体基板13の主面13aよりも低い位置に配置されている。ゲート電極22は、例えば、窒化チタン膜と、タングステン膜とを順次積層した積層構造とすることができる。図2を参照するに、埋め込み絶縁膜24は、ゲート電極22の上面22aを覆うように、ゲート絶縁膜21が形成されたゲート電極用溝18を埋め込むように配置されている。また、埋め込み絶縁膜24の上部は、半導体基板13の主面13aよりも突出しており、この突出した部分の上面24aは、マスク絶縁膜26の上面26aに対して面一とされている。埋め込み絶縁膜24としては、シリコン酸化膜SiO2膜を用いることができる。図2を参照するに、マスク絶縁膜26は、第1の不純物拡散領域28の上面28aに設けられている。マスク絶縁膜26は、第2の素子分離用溝54上に形成された溝状の開口部26Aを有する。マスク絶縁膜26は、異方性エッチングにより、半導体基板13に第2の素子分離用溝54を形成する際のエッチングマスクとして機能する。マスク絶縁膜26としては、シリコン窒化膜を用いる。この場合、マスク絶縁膜26の厚さは、例えば、50nmとすることができる。図2を参照するに、第1の不純物拡散領域28は、ゲート電極用溝18の第1の側面18aに形成されたゲート絶縁膜21の上部21Aを覆うように、第1の側面18a側に位置する半導体基板13に設けられている。すなわち、第1のトランジスタ19-1を構成するゲート電極用溝18の第1の側面18a、及び第2のトランジスタ19-2を構成するゲート電極用溝18の第1の側面18aは、半導体基板13を介して第2の素子分離溝54の側面に各々対向する構成となっている。したがって、第1の不純物拡散領域28は、第1の側面18aと第2の素子分離溝54に挟まれた半導体基板13の上面13aを含み、且つ、第1の側面18aに形成されたゲート絶縁膜21の上部21Aを覆うように設けられている。第1の不純物拡散領域28の底面28bは、ゲート電極用溝18内に埋め込まれたゲート電極22の上面22aよりも高い位置半導体基板13の上面13a側の位置に配置されている。第1の不純物拡散領域28の底面28bを含む水平線と埋め込みゲート電極22の上面22aを含む水平線との距離は、10nm以内であることが望ましい。第1の不純物拡散領域28は、第1及び第2のトランジスタ19-1,19-2を構成する各ゲート電極22に対してそれぞれ設けられている。第1の不純物拡散領域28は、第1及び第2のトランジスタ19-1,19-2のソース/ドレイン領域図2に示す構造の場合は、ソース領域として機能する不純物拡散領域である。半導体基板13がp型シリコン基板の場合、第1の不純物拡散領域28は、半導体基板13にn型不純物をイオン注入することで形成する。図2を参照するに、第2の不純物拡散領域29は、半導体基板13のうち、2つのゲート電極用溝18間に配置された部分全体に設けられている。これにより、第2の不純物拡散領域29は、2つのゲート電極用溝18の第2の側面18bに設けられたゲート絶縁膜21の全てを覆うように配置されている。また、第2の不純物拡散領域29の底部は、2つのゲート電極用溝18の底面18cよりも下方に突出している。このように、半導体基板13のうち、2つのゲート電極用溝18間に配置された部分全体に設けられ、底部が2つのゲート電極用溝18の底面18cよりも下方に突出する第2の不純物拡散領域29を設けることにより、第1のトランジスタ19-1と電気的に接続された下部電極57にLを蓄積させ、第1のトランジスタ19-1と電気的に接続された下部電極57にHを蓄積させた状態を形成し、この状態で第1のトランジスタ19-1に対応するゲート電極22ワード線のオンオフを繰り返した際、第1のトランジスタ19-1のチャネルに誘起された電子e-図示せずがn型不純物により構成された第2の不純物拡散領域29の底部にトラップされるため、第1のトランジスタ19-1のチャネルに誘起された電子e-が第2のトランジスタ19-2を構成する第2の不純物拡散領域28ドレイン領域に到達することを抑制可能となる。これにより、第1のトランジスタ19-1のチャネルに誘起された電子e-が、第2のトランジスタ19-2と電気的に接続された下部電極57に蓄積されているH情報を破壊してL状態に変化させることがなくなるため、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良の発生を抑制できる。また、隣り合うように配置された2つのゲート電極22間の間隔が50nm以下とされたDRAMにおいても、上記ディスターブ不良の発生を抑制できる。第2の不純物拡散領域29は、第1及び第2のトランジスタ19-1,19-2に対して共通のソース/ドレイン領域図2に示す構造の場合は、ドレイン領域として機能する不純物拡散領域である。半導体基板13がp型シリコン基板の場合、第2の不純物拡散領域29は、半導体基板13にn型不純物をイオン注入することで形成する。このように、第1の側面18aと第2の素子分離用溝54で挟まれた半導体基板13の上面13aを含み、かつ第1の側面18aに配置されたゲート絶縁膜21の上部21Aを覆う第1の不純物拡散領域28と、半導体基板13のうち、2つのゲート電極用溝18間に位置する部分全体に配置され、2つのゲート電極用溝18の第2の側面18bに配置されたゲート絶縁膜21の全てを覆う第2の不純物拡散領域29と、を設けることにより、第1及び第2のトランジスタ19-1,19-2を動作させた際、第1の側面18aに配置されたゲート絶縁膜21の下部と接触する半導体基板13、及びゲート電極用溝18の底面18cを構成する半導体基板13のみにチャネル領域を形成して、第2の側面18bに接する半導体基板13、すなわち、第1及び第2のトランジスタ19-1,19-2間にはチャネル領域を設けない構成とすることができる。つまり、ゲート電極用溝18を構成する3面の内、1つの側面第1の側面18aと底面底面18cとの2面のみをチャネル領域とし、他の1つの側面第2の側面18bはチャネル領域としない構成とすることができる。したがって、第1及び第2のトランジスタ19-1,19-2がオン状態になった時、オン電流が流れるチャネル領域を従来のトランジスタよりも少なくすることが可能となる。これにより、微細化されたメモリセルにおいても、チャネル抵抗を減少させてオン電流を増加させることが可能となる。また、第1及び第2のトランジスタ19-1,19-2の一方が動作した際に、他方のトランジスタが誤動作する悪影響を抑制することが可能となる。よって、半導体装置10を微細化して、ゲート電極22を狭ピッチで配置した場合でも、第1及び第2のトランジスタ19-1,19-2を独立して、安定して動作させることができる。図2を参照するに、開口部32は、2つのゲート電極用溝18から突出した埋め込み絶縁膜24の間に形成されている。開口部32は、第2の不純物拡散領域29の上面29aを露出するように形成されている。図2を参照するに、ビット線コンタクトプラグ33は、開口部32を埋め込むように設けられており、ビット線34と一体に構成されている。ビット線コンタクトプラグ33の下端は、第2の不純物拡散領域29の上面29aと接触している。ビット線34がポリシリコン膜、窒化チタンTiN膜、及びタングステンW膜を順次積層した積層膜により構成されている場合、ビット線コンタクトプラグ33は、ポリシリコン膜により構成することができる。図2を参照するに、ビット線34は、埋め込み絶縁膜24の上面24aに設けられており、ビット線コンタクトプラグ33と一体に構成されている。これにより、ビット線34は、ビット線コンタクトプラグ33を介して、第2の不純物拡散領域29と電気的に接続されている。ビット線34の材料としては、ポリシリコン膜、窒化チタン膜、及びタングステン膜を順次積層した積層膜や、ポリシリコン膜、或いは窒化チタン膜等を用いることができる。図2を参照するに、キャップ絶縁膜36は、ビット線34の上面を覆うように設けられている。キャップ絶縁膜36は、ビット線34の上面を保護すると共に、異方性エッチング具体的には、ドライエッチングによりビット線34となる母材をパターニングする際のエッチングマスクとして機能する。キャップ絶縁膜36としては、シリコン窒化膜SiN膜と、シリコン酸化膜SiO2膜とを順次積層させた積層膜を用いることができる。図2を参照するに、サイドウォール膜37は、ビット線34の側面を覆うように設けられている。サイドウォール膜37は、ビット線34の側壁を保護する機能を有する。サイドウォール膜37としては、シリコン窒化膜SiN膜と、シリコン酸化膜SiO2膜とを順次積層させた積層膜を用いることができる。図2を参照するに、層間絶縁膜38は、マスク絶縁膜26の上面26a、及び第2の素子分離用絶縁膜55の上面55aに設けられている。層間絶縁膜38の上面38aは、キャップ絶縁膜36の上面36aに対して面一とされている。層間絶縁膜38としては、例えば、CVD法により形成されたシリコン酸化膜SiO2膜、或いは、SOG法により形成された塗布系の絶縁膜シリコン酸化膜SiO2膜を用いることができる。図2を参照するに、コンタクト孔41は、第1の不純物拡散領域28の上面28aの一部を露出するように、埋め込み絶縁膜24、マスク絶縁膜26、及び層間絶縁膜38に形成されている。図2を参照するに、容量コンタクトプラグ42は、コンタクト孔41を埋め込むように設けられている。容量コンタクトプラグ42の下端は、第1の不純物拡散領域28の上面28aの一部と接触している。これにより、容量コンタクトプラグ42は、第1の不純物拡散領域28と電気的に接続されている。容量コンタクトプラグ42の上面42aは、層間絶縁膜38の上面38aに対して面一とされている。容量コンタクトプラグ42は、例えば、窒化チタン膜と、タングステン膜とを順次積層した積層構造とすることができる。図2を参照するに、容量コンタクトパッド44は、その一部が容量コンタクトプラグ42の上面42aと接続されるように、層間絶縁膜38の上面38aに設けられている。容量コンタクトパッド44上には、キャパシタ48を構成する下部電極57が接続されている。これにより、容量コンタクトパッド44は、容量コンタクトプラグ42と下部電極57とを電気的に接続している。図1を参照するに、容量コンタクトパッド44は、円形状とされており、Y方向において、容量コンタクトプラグ42に対して互い違いの位置に配列されている。これらの容量コンタクトパッド44は、X方向において、隣り合うビット線34間に配置されている。つまり、容量コンタクトパッド44は、Y方向に沿って1つおきにゲート電極22上に容量コンタクトパッド44の中心部を配置するか、Y方向に沿って1つおきにゲート電極22の側面上方に容量コンタクトパッド44の中心部を配置するかの、いずれかの位置を繰り返すように互い違いに配置されている。言い換えると、容量コンタクトパッド44は、Y方向に千鳥状に配置されている。図2を参照するに、シリコン窒化膜46は、容量コンタクトパッド44の外周部を囲むように、層間絶縁膜38の上面38aに設けられている。キャパシタ48は、容量コンタクトパッド44に対してそれぞれ1つ設けられている。1つのキャパシタ48は、1つの下部電極57と、複数の下部電極57に対して共通の容量絶縁膜58と、複数の下部電極57に対して共通の電極である上部電極59と、を有する。下部電極57は、容量コンタクトパッド44上に設けられており、容量コンタクトパッド44と接続されている。下部電極57は、王冠形状とされている。容量絶縁膜58は、シリコン窒化膜46から露出された複数の下部電極57の表面、及びシリコン窒化膜46の上面を覆うように設けられている。上部電極59は、容量絶縁膜58の表面を覆うように設けられている。上部電極59は、容量絶縁膜58が形成された下部電極57の内部、及び複数の下部電極57間を埋め込むように配置されている。上部電極59の上面59aは、複数の下部電極57の上端よりも上方に配置されている。上記構成とされたキャパシタ48は、容量コンタクトパッド44を介して、第1の不純物拡散領域28と電気的に接続されている。なお、上部電極59の上面59aを覆う層間絶縁膜図示せず、該層間絶縁膜に内設されたコンタクトプラグ図示せず、及び該コンタクトプラグと接続された配線図示せず等を設けてもよい。第1の実施の形態における1視点の半導体装置10は、以下の構成を有する。半導体基板13よりなり、第2の方向に延在する活性領域16と、活性領域16を横切り第1の方向に延在する複数の第2の素子分離用溝54と、隣接する2つの第2の素子分離用溝54の間に設けられ、かつ第2の方向に対して隣接して配置された第1及び第2のトランジスタ19-1,19-2と、第1及び第2のトランジスタ19-1,19-2に共有され、ビット線34に接続される1つの第2の不純物拡散領域29と、第2の不純物拡散領域29を挟み、第2の不純物拡散領域29の両側に設けられた2つのゲート電極用溝18と、2つのゲート電極用溝18の内面を覆うゲート絶縁膜21と、各ゲート電極用溝18の下部を埋め込むゲート電極22と、各々のゲート電極用溝18に対向する各々の第2素子分離用溝54との間の半導体基板13の上面13aに設けられキャパシタ48と接続される2つの第1の不純物拡散領域28と、を備え、ゲート電極用溝18は、第2の素子分離用溝54に対向する第1の側面18a、第2の不純物拡散領域29を挟んで対向する第2の側面18b、及び底面18cを有し、第1の不純物拡散領域28は、第1の側面18aと第2の素子分離用溝54に挟まれた半導体基板13の上面13aを含み、かつゲート電極22の上面22aよりも高い位置に底面28bを有して設けられ、第2の不純物拡散領域29は、第2の側面18bに挟まれた半導体基板13の上面13aからゲート電極用溝18の底面18cに至る部分全体に設けられる構成を有し、第2の側面18bに接する部分の半導体基板13は、第1及び第2のトランジスタ19-1,19-2のチャネル領域とはならない。また、半導体基板13のうち、第1の不純物拡散領域28の底面28bより下方に位置し、かつ第1の側面18aと接する部分と、半導体基板13のうち、ゲート電極用溝18の底面18cと接する部分と、が第1及び第2のトランジスタ19-1,19-2のチャネル領域となる。第1の実施の形態の半導体装置によれば、第1の側面18aと第2の素子分離用溝54に挟まれた半導体基板13の上面13aを含み、かつゲート電極22の上面22aよりも高い位置に底面28bを有して設けられた第1の不純物拡散領域28と、第2の側面18bに挟まれた半導体基板13の上面13aからゲート電極用溝18の底面18cに至る部分全体に設けられた第2の不純物拡散領域29と、を有することにより、ゲート電極用溝18の底面18c及び第1の側面18aの2面にのみチャネル領域が形成されるため、ゲート電極用溝の3面対向する2つの側面及び底面にチャネル領域を形成した従来の半導体装置と比較して、チャネル抵抗を低くすることが可能となる。これにより、第1及び第2のトランジスタ19-1,19-2のオン電流を充分確保することができる。また、第2の不純物拡散領域29を挟むように、第2の不純物拡散領域29の両側に2つのゲート電極用溝18を設けると共に、第2の側面18bに挟まれた半導体基板13の上面13aからゲート電極用溝18の底面18cに至る部分全体に第2の不純物拡散領域29を設けることにより、2つのゲート電極用溝18間にチャネル領域が形成されることがない。これにより、ゲート電極用溝18の配設ピッチを狭くした場合において、第1及び第2のトランジスタ19-1,19-2のうち、一方のトランジスタを動作させた際、その動作状態が該トランジスタに隣接する他方のトランジスタに干渉することがなくなるため、独立して第1及び第2のトランジスタ19-1,19-2を動作させることができる。また、ゲート絶縁膜を介して、ゲート電極用溝18の下部を埋め込むように配置されたゲート電極22と、ゲート電極用溝18を埋め込むように配置され、ゲート電極22の上面22aを覆う埋め込み絶縁膜24と、を設けることにより、ゲート電極22が半導体基板13の表面13aよりも上方に突出することがなくなる。これにより、本実施の形態のように、半導体装置10としてDRAMを用いた場合、ゲート電極22を形成する工程よりも後の工程で形成されるビット線34やキャパシタ48の形成を容易に行なうことが可能となるので、半導体装置10を容易に製造できる。また、半導体基板13のうち、2つのゲート電極用溝18間に配置された部分全体に設けられ、底部が2つのゲート電極用溝18の底面18cよりも下方に突出する第2の不純物拡散領域29を設けることにより、第1のトランジスタ19-1と電気的に接続された下部電極57にLを蓄積させ、第1のトランジスタ19-1と電気的に接続された下部電極57にHを蓄積させた状態を形成し、この状態で第1のトランジスタ19-1に対応するゲート電極22ワード線のオンオフを繰り返した際、第1のトランジスタ19-1のチャネルに誘起された電子e-図示せずがn型不純物により構成された第2の不純物拡散領域29の底部にトラップされるため、第1のトランジスタ19-1のチャネルに誘起された電子e-が第2のトランジスタ19-2を構成する第2の不純物拡散領域28ドレイン領域に到達することを抑制可能となる。これにより、第1のトランジスタ19-1のチャネルに誘起された電子e-が、第2のトランジスタ19-2と電気的に接続された下部電極57に蓄積されているH情報を破壊してL状態に変化させることがなくなるため、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良の発生を抑制できる。また、隣り合うように配置された2つのゲート電極22間の間隔が50nm以下とされたDRAMにおいても、上記ディスターブ不良の発生を抑制できる。図3A~図3C、図4A~図4C、図5A~図5C、図6A~図6C、図7A~図7C、図8A~図8C、図9A~図9C、図10A~図10C、図11A~図11C、図12A~図12C、図13、図14、及び図15は、本発明の第1の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図である。図3Aは、メモリセルアレイが形成される領域の平面図であり、図3Bは、図3Aに示す構造体のA-A線方向の断面図であり、図3Cは、図3Aに示す構造体のB-B線方向の断面図である。図4Aは、メモリセルアレイが形成される領域の平面図であり、図4Bは、図4Aに示す構造体のA-A線方向の断面図であり、図4Cは、図4Aに示す構造体のB-B線方向の断面図である。図5Aは、メモリセルアレイが形成される領域の平面図であり、図5Bは、図5Aに示す構造体のA-A線方向の断面図であり、図5Cは、図5Aに示す構造体のB-B線方向の断面図である。図6Aは、メモリセルアレイが形成される領域の平面図であり、図6Bは、図6Aに示す構造体のA-A線方向の断面図であり、図6Cは、図6Aに示す構造体のB-B線方向の断面図である。図7Aは、メモリセルアレイが形成される領域の平面図であり、図7Bは、図7Aに示す構造体のA-A線方向の断面図であり、図7Cは、図7Aに示す構造体のB-B線方向の断面図である。図8Aは、メモリセルアレイが形成される領域の平面図であり、図8Bは、図8Aに示す構造体のA-A線方向の断面図であり、図8Cは、図8Aに示す構造体のB-B線方向の断面図である。図9Aは、メモリセルアレイが形成される領域の平面図であり、図9Bは、図9Aに示す構造体のA-A線方向の断面図であり、図9Cは、図9Aに示す構造体のB-B線方向の断面図である。図10Aは、メモリセルアレイが形成される領域の平面図であり、図10Bは、図10Aに示す構造体のA-A線方向の断面図であり、図10Cは、図10Aに示す構造体のB-B線方向の断面図である。図11Aは、メモリセルアレイが形成される領域の平面図であり、図11Bは、図11Aに示す構造体のA-A線方向の断面図であり、図11Cは、図11Aに示す構造体のB-B線方向の断面図である。図12Aは、メモリセルアレイが形成される領域の平面図であり、図12Bは、図12Aに示す構造体のA-A線方向の断面図であり、図12Cは、図12Aに示す構造体のB-B線方向の断面図である。また、図3A、図4A、図5A、図6A、図7A、図8A、図9A、図10A、図11A、及び図12Aに示すA-A線は、図1に示すA-A線に対応している。また、図13~図15は、断面図であり、図2に示す半導体装置10の切断面に対応している。図3A~図3C、図4A~図4C、図5A~図5C、図6A~図6C、図7A~図7C、図8A~図8C、図9A~図9C、図10A~図10C、図11A~図11C、図12A~図12C、図13、図14、及び図15を参照して、第1の実施の形態に係る半導体装置10具体的には、メモリセルアレイ11の製造方法について説明する。始めに、図3A~図3Cに示す工程では、半導体基板13の主面13aに、パッド酸化膜65を形成する。次いで、パッド酸化膜65上に、溝状の開口部66aを有したシリコン窒化膜66を形成する。図3Aに示すように、開口部66aは、X方向に所定角度傾斜した方向第2の方向に対して帯状に延在し、かつY方向に所定の間隔で複数形成する。このとき、開口部66aは、第1の素子分離用溝51の形成領域に対応するパッド酸化膜65の上面を露出するように形成する。開口部66aは、シリコン窒化膜66上にパターニングされたホトレジスト図示せずを形成し、該ホトレジストをマスクとする異方性エッチングによりシリコン窒化膜66をエッチングすることで形成する。該ホトレジストは、開口部66aを形成後に除去する。次いで、開口部66aを有したシリコン窒化膜66をマスクとする異方性エッチング具体的には、ドライエッチングにより、半導体基板13をエッチングすることで、第2の方向に延在する第1の素子分離用溝51を形成する。第1の素子分離用溝51の幅W1は、例えば、43nmとすることができる。また、第1の素子分離用溝51の深さD1半導体基板13の主面13aを基準としたときの深さは、例えば、250nmとすることができる。次いで、図4A~図4Cに示す工程では、第1の素子分離用溝51を埋め込む第1の素子分離用絶縁膜52を形成する。具体的には、HDPHighDensityPlasma法により形成されたシリコン酸化膜SiO2膜、或いはSOGSpinonGrass法により形成された塗布系のシリコン酸化膜SiO2膜により、第1の素子分離用溝51を埋め込む。その後、CMPChemicalMechanicalPolishing法により、シリコン窒化膜66の上面よりも上方に成膜されたシリコン酸化膜SiO2膜を除去することで、第1の素子分離用溝51にシリコン酸化膜SiO2膜よりなる第1の素子分離用絶縁膜52を形成する。これにより、第1の素子分離用溝51及び第1の素子分離用絶縁膜52よりなり、かつ第2の方向に延在する帯状の活性領域16を区画する第1の素子分離領域14が形成される。次いで、図5A~図5Cに示す工程では、図4A~図4Cに示すシリコン窒化膜66を除去し、その後、パッド酸化膜65を除去する。具体的には、熱燐酸によりシリコン窒化膜66を除去し、その後、HFフッ化水素系のエッチング液により、パッド酸化膜65を除去する。これにより、帯状の活性領域16が露出される。次いで、第1の素子分離用絶縁膜52のうち、半導体基板13の主面13aから突出した部分を除去することで、第1の素子分離用絶縁膜52の上面52aを半導体基板13の主面13aに対して面一にする。半導体基板13の主面13aから突出した第1の素子分離用絶縁膜52の除去は、例えば、ウエットエッチングにより行う。次いで、図6A~図6Cに示す工程では、図5A~図5Cに示す半導体基板13の主面13a及び第1の素子分離用絶縁膜52の上面52aに、溝状の開口部26Aを有したマスク絶縁膜26を形成する。具体的には、マスク絶縁膜26は、半導体基板13の主面13a及び第1の素子分離用絶縁膜52の上面52aを覆うシリコン窒化膜マスク絶縁膜26の母材を成膜し、次いで、シリコン窒化膜上にパターニングされたホトレジスト図示せずを形成し、該ホトレジストをマスクとする異方性エッチングにより開口部26Aを加工することで形成する。このとき、開口部26Aは、Y方向第1の方向に延在し、かつX方向に対して所定の間隔で複数形成する図6A参照。また、開口部26Aは、第2の素子分離用溝54の形成領域に対応する半導体基板13の主面13aを露出するように形成する。また、ホトレジスト図示せずは、開口部26Aを形成後に除去する。次いで、開口部26Aを有したマスク絶縁膜26をマスクとする異方性エッチング具体的には、ドライエッチングにより、半導体基板13をエッチングすることで、第1の方向に延在する第2の素子分離用溝54を形成する。第2の素子分離用溝54の深さD2半導体基板13の主面13aを基準としたときの深さは、例えば、250nmとすることができる。次いで、第2の素子分離用溝54を埋め込む第2の素子分離用絶縁膜55を形成する。具体的には、HDP法により形成されたシリコン酸化膜SiO2膜、或いはSOG法により形成された塗布系のシリコン酸化膜SiO2膜により、第2の素子分離用溝54を埋め込む。次いで、CMP法により、マスク絶縁膜26の上面26aよりも上方に成膜された絶縁膜を除去することで、第2の素子分離用溝54に、シリコン酸化膜SiO2膜よりなり、かつマスク絶縁膜26の上面26aに対して面一とされた上面55aを有する第2の素子分離用絶縁膜55を形成する。これにより、第2の素子分離用溝54及び第2の素子分離用絶縁膜55よりなり、かつ図5A~図5Cに示す帯状の活性領域16を複数の素子形成領域Rに区画する第2の素子分離領域17を形成する。このように、半導体基板13に形成された第1の素子分離用溝51、及び第1の素子分離用溝51を埋め込む第1の素子分離用絶縁膜52よりなり、帯状の活性領域16を区画する第1の素子分離領域14を形成後、半導体基板13に形成された第2の素子分離用溝54、及び第2の素子分離用溝54を埋め込む第2の素子分離用絶縁膜55よりなり、複数の素子形成領域Rを区画する第2の素子分離領域17を形成することにより、第2の素子分離用溝54内に、ゲート絶縁膜21を介して、負の電位が付与されるダミーゲート電極図示せずを設けて複数の素子形成領域Rを区画した場合と比較して、ダミーゲート電極の電位が第1及び第2のトランジスタ19-1,19-2図2参照に悪影響を及ぼすことがなくなるため、第1及び第2のトランジスタ19-1,19-2を容易にOnオンさせることができると共に、メモリセルアレイ11のデータの保持特性を向上させることができる。次いで、図7A~図7Cに示す工程では、2つの第2の素子分離領域17間に位置するマスク絶縁膜26に、Y方向に延在する2つの溝状の開口部26Bを形成する。このとき、開口部26Bは、ゲート電極用溝18の形成領域に対応する半導体基板13の主面13aを露出するように形成する。開口部26Bは、マスク絶縁膜26上にパターニングされたホトレジスト図示せずを形成し、該ホトレジストをマスクとする異方性エッチング具体的には、ドライエッチングによりマスク絶縁膜26をエッチングすることで形成する。該ホトレジストは、開口部26Bを形成後に除去する。次いで、開口部26Bを有したマスク絶縁膜26をマスクとする異方性エッチング具体的には、ドライエッチングにより、半導体基板13をエッチングすることで、底面18c及び対向する第1及び第2の側面18a,18bを有した2つのゲート電極用溝18を形成する。このとき、2つのゲート電極用溝18は、半導体基板13具体的には、第2の不純物拡散領域29が形成される部分の半導体基板13を介して、第2の側面18bが対向するように形成する。また、ゲート電極用溝18の深さD3半導体基板13の主面13aを基準としたときの深さは、第1及び第2の素子分離用溝51,54の深さD1,D2よりも浅くなるように形成する。第1及び第2の素子分離用溝51,54の深さD1,D2が250nmの場合、ゲート電極用溝18の深さD3は、例えば、150nmとすることができる。次いで、図8A~図8Cに示す工程では、各々のゲート電極用溝18の第1及び第2の側面18a,18b、及びゲート電極用溝18の底面18cを覆うゲート絶縁膜21を形成する。ゲート絶縁膜21としては、例えば、単層のシリコン酸化膜SiO2膜、シリコン酸化膜を窒化した膜SiON膜、積層されたシリコン酸化膜SiO2膜、シリコン酸化膜SiO2膜上にシリコン窒化膜SiN膜を積層させた積層膜等を用いることができる。ゲート絶縁膜21として単層のシリコン酸化膜SiO2膜を用いる場合、ゲート絶縁膜21は、熱酸化法により形成することができる。この場合、ゲート絶縁膜21の厚さは、例えば、6nmとすることができる。次いで、上面22aが半導体基板13の主面13aよりも低くなるように、ゲート絶縁膜21を介して、各々のゲート電極用溝18の下部を埋め込むゲート電極22を形成する。具体的には、例えば、CVD法により、ゲート電極用溝18を埋め込むように、窒化チタン膜と、タングステン膜とを順次積層させ、次いで、ゲート電極用溝18の下部に窒化チタン膜及びタングステン膜が残存するように、ドライエッチングにより、窒化チタン膜及びタングステン膜を全面エッチバックすることで、窒化チタン膜及びタングステン膜よりなるゲート電極22を形成する。各々のゲート電極22は、メモリセルのワード線を構成する。次いで、ゲート電極22の上面22aを覆うと共に、ゲート電極用溝18及び溝状の開口部26Bを埋め込む、埋め込み絶縁膜24を形成する。具体的には、HDP法により形成された絶縁膜例えば、シリコン酸化膜SiO2膜、或いはSOG法により形成された塗布系の絶縁膜例えば、シリコン酸化膜SiO2膜により、ゲート電極用溝18の上部及び開口部26Bを埋め込む。次いで、CMP法により、マスク絶縁膜26の上面26aよりも上方に成膜された絶縁膜を除去する。これにより、ゲート電極用溝18及び開口部26Bを埋め込む絶縁膜例えば、シリコン酸化膜SiO2膜よりなり、かつマスク絶縁膜26の上面26aに対して面一とされた上面24aを有した埋め込み絶縁膜24を形成する。次いで、図9A~図9Cに示す工程では、図8A~図8Cに示す構造体の上面全体に、n型不純物半導体基板13であるp型シリコン基板とは異なる導電型の不純物であるリンPを、エネルギーが100KeV、ドーズ量が1E14atmos/cm2の条件でイオン注入することで、ゲート電極用溝18と第1の素子分離領域17との間に位置する半導体基板13に第1の不純物拡散領域28を形成すると共に、2つのゲート電極用溝18間に位置する半導体基板13に第2の不純物拡散領域29の一部となる不純物拡散領域71を形成する。これにより、ゲート電極用溝18の第1の側面18a側に位置する半導体基板13に、第1の側面18aに形成されたゲート絶縁膜21の上部21Aを覆うように、第1の不純物拡散領域28が形成される。このとき、第1不純物拡散領域28は、第1の側面18aと第2の素子分離用溝54に挟まれた半導体基板13の上面13aを含み、かつ埋め込みゲート電極22の上面22aよりも高い位置に底面28bを有するように形成する。なお、この段階でのマスク絶縁膜26の厚さは、例えば、50nmとすることができる。次いで、図10A~図10Cに示す工程では、埋め込み酸化膜24の上面24a、マスク絶縁膜26の上面26a、及び第2の素子分離用絶縁膜55の上面55aに、埋め込み絶縁膜24間に位置するマスク絶縁膜26の上面26aを露出する溝状の開口部73aを有したホトレジスト73を形成する。次いで、ホトレジスト73をマスクとするエッチングウエットエッチング、或いはドライエッチングにより、開口部73aから露出されたマスク絶縁膜26を除去する。これにより、不純物拡散領域71の上面71aが露出されると共に、不純物拡散領域71の上面71aに対して面一とされた第1の素子分離用絶縁膜52の上面52aの一部が露出される。次いで、図11A~図11Cに示す工程では、ホトレジスト73から露出された不純物拡散領域71言い換えれば、不純物拡散領域71が形成された半導体基板13に、n型不純物半導体基板13であるp型シリコン基板とは異なる導電型の不純物であるリンPを、エネルギーが100KeV、ドーズ量が1E14atmos/cm2の条件で選択的にイオン注入することで、2つのゲート電極用溝18間に位置する半導体基板13全体に第2の不純物拡散領域29を形成する。これにより、半導体基板13のうち、2つのゲート電極用溝18間に配置された部分全体に、2つのゲート電極用溝18の第2の側面18bに形成されたゲート絶縁膜21の全てを覆う第2の不純物拡散領域29が形成されると共に、ゲート絶縁膜21、ゲート電極22、埋め込み絶縁膜24、第1の不純物拡散領域28、及び第2の不純物拡散領域29を備えた第1及び第2のトランジスタ19-1,19-2が形成される。このように、第1の側面18aに配置されたゲート絶縁膜21の上部21Aを覆う第1の不純物拡散領域28を形成すると共に、半導体基板13のうち、2つのゲート電極用溝18間に位置する部分全体に、2つのゲート電極用溝18の第2の側面18bに配置されたゲート絶縁膜21の全てを覆う第2の不純物拡散領域29を形成することにより、図2に示す第1及び第2のトランジスタ19-1,19-2を動作させた際、第1の側面18aに配置されたゲート絶縁膜21の下部と接触する半導体基板13、及びゲート電極用溝18の底面18cを構成する半導体基板13のみにチャネル領域を形成して、第1及び第2のトランジスタ19-1,19-2間にチャネル領域を形成しないことが可能となる。つまり、第1及び第2のトランジスタ19-1,19-2がオン状態になった時、オン電流が流れるチャネル領域を従来のトランジスタよりも少なくすることが可能となる。これにより、微細化されたメモリセルにおいても、チャネル抵抗を減少させてオン電流を増加させることができる。また、第1及び第2のトランジスタ19-1,19-2の一方が動作した際に、他方のトランジスタが誤動作する悪影響を抑制することが可能となる。よって、半導体装置10を微細化して、ゲート電極22を狭ピッチで配置した場合でも、第1及び第2のトランジスタ19-1,19-2を独立して、安定して動作させることができる。また、図11A~図11Cに示す工程では、第2の不純物拡散領域29の底部が2つのゲート電極用溝18の底面18cよりも下方に突出するように形成する。このように、2つのゲート電極用溝18の底面18cよりも下方に第2の不純物拡散領域29の底部を突出させることにより、第1のトランジスタ19-1と電気的に接続された下部電極57にLを蓄積させ、第1のトランジスタ19-1と電気的に接続された下部電極57にHを蓄積させた状態を形成し、この状態で第1のトランジスタ19-1に対応するゲート電極22ワード線のオンオフを繰り返した際、第1のトランジスタ19-1のチャネルに誘起された電子e-図示せずがn型不純物により構成された第2の不純物拡散領域29の底部にトラップされるため、第1のトランジスタ19-1のチャネルに誘起された電子e-が第2のトランジスタ19-2を構成する第2の不純物拡散領域28ドレイン領域に到達することを抑制可能となる。これにより、第1のトランジスタ19-1のチャネルに誘起された電子e-が、第2のトランジスタ19-2と電気的に接続された下部電極57に蓄積されているH情報を破壊してL状態に変化させることがなくなるため、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良の発生を抑制できる。また、隣り合うように配置された2つのゲート電極22間の間隔が50nm以下とされたDRAMにおいても、上記ディスターブ不良の発生を抑制できる。次いで、図12A~図12Cに示す工程では、図11A及び図11Bに示すホトレジスト73を除去する。次いで、図13に示す工程では、開口部32を埋め込むビット線コンタクトプラグ33、及びビット線コンタクトプラグ33上に配置され、X方向に延在するビット線34図1参照を一括形成する。具体的には、埋め込み絶縁膜24の上面24aに、開口部32を埋め込むように、図示していないポリシリコン膜、窒化チタン膜、及びタングステン膜を順次成膜このとき、ポリシリコン膜が開口部32を埋め込むように成膜する。次いで、図示していないタングステン膜上に、キャップ絶縁膜36の母材となる図示していないシリコン窒化膜SiN膜を成膜する。その後、ホトリソグラフィ技術により、シリコン窒化膜SiN膜上に、ビット線34の形成領域を覆うホトレジスト図示せずを形成する。次いで、該ホトレジストをマスクとする異方性エッチング具体的には、ドライエッチングにより、シリコン窒化膜SiN膜、タングステン膜、窒化チタン膜、及びポリシリコン膜をパターニングすることで、シリコン窒化膜SiN膜よりなるキャップ絶縁膜36と、ポリシリコン膜よりなり、第2の不純物拡散領域29の上面29aと接触するビット線コンタクトプラグ33と、ビット線コンタクトプラグ33上に配置され、ポリシリコン膜、窒化チタン膜、及びタングステン膜よりなるビット線34と、を一括形成する。次いで、ビット線34の側面、及びキャップ絶縁膜36を覆うように、図示していないシリコン窒化膜SiN膜及びシリコン酸化膜SiO2膜を順次成膜し、その後、シリコン酸化膜SiO2膜及びシリコン窒化膜SiN膜を全面エッチバックすることにより、キャップ絶縁膜36の側面及びビット線34の側面を覆うサイドウォール膜37を形成する。このように、シリコン窒化膜SiN膜と、シリコン酸化膜SiO2膜とを順次積層させることでサイドウォール膜37を形成することにより、層間絶縁膜38としてSOG法により形成された塗布系の絶縁膜具体的には、シリコン酸化膜SiO2膜を成膜した際、シリコン酸化膜塗布系の絶縁膜の濡れ性が改善されるため、シリコン酸化膜塗布系の絶縁膜中へのボイドの発生を抑制できる。次いで、埋め込み絶縁膜24の上面24a、マスク絶縁膜26の上面26a、及び第2の素子分離用絶縁膜55の上面55aに、サイドウォール膜37を覆うと共に、キャップ絶縁膜36の上面36aに対して面一とされた上面38aを有した層間絶縁膜38を形成する。これにより、キャップ絶縁膜36の上面36aが、層間絶縁膜38から露出される。具体的には、埋め込み絶縁膜24の上面24a、マスク絶縁膜26の上面26a、及び第2の素子分離用絶縁膜55の上面55aに、サイドウォール膜37を覆うように、SOG法により塗布系の絶縁膜シリコン酸化膜SiO2膜を塗布し、次いで、熱処理を行なうことで、シリコン酸化膜塗布系の絶縁膜の膜質を緻密にする。また、上記SOG法によりシリコン酸化膜塗布系の絶縁膜を形成する際には、ポリシラザンを含有した塗布液を用いる。また、上記熱処理は、水蒸気雰囲気中で行なうとよい。次いで、CMP法により、キャップ絶縁膜36の上面36aが露出するまで、熱処理されたシリコン酸化膜塗布系の絶縁膜の研磨を行なう。これにより、キャップ絶縁膜36の上面36aに対して面一とされた上面38aを有した層間絶縁膜38が形成される。なお、図13に示す構造体には図示していないが、上記シリコン酸化膜塗布系の絶縁膜の研磨後に、CVD法により、キャップ絶縁膜36の上面36a及び層間絶縁膜38の上面38aを覆うシリコン酸化膜SiO2膜を形成してもよい。次いで、図14に示す工程では、SACSelfAlignedContact法により、層間絶縁膜38、マスク絶縁膜26、埋め込み絶縁膜24、及びゲート絶縁膜21を異方性エッチング具体的には、ドライエッチングすることで、第1の不純物拡散領域28の上面28aの一部を露出するコンタクト孔41を形成する。この際のドライエッチングは、シリコン酸化膜SiO2膜を選択的にエッチングするステップと、シリコン窒化膜SiN膜を選択的にエッチングするステップとに分けて行なう。次いで、コンタクト孔41内に、上面42aが層間絶縁膜38の上面38aに対して面一とされ、かつ下端が第1の不純物拡散領域28の上面28aと接触する容量コンタクトプラグ42を形成する。具体的には、コンタクト孔41を埋め込むように、CVD法により、窒化チタン膜図示せずと、タングステン膜図示せずとを順次積層させ、次いで、CMP法を用いた研磨により、層間絶縁膜38の上面38aに形成された不要な窒化チタン膜及びタングステン膜を除去することで、コンタクト孔41内に、窒化チタン膜及びタングステン膜よりなる容量コンタクトプラグ42を形成する。次いで、層間絶縁膜38の上面38aに、容量コンタクトプラグ42の上面42aの一部と接触する容量コンタクトパッド44を形成する。具体的には、キャップ絶縁膜36の上面36a、容量コンタクトプラグ42の上面42a、及び層間絶縁膜38の上面38aを覆うように、容量コンタクトパッド44の母材となる金属膜図示せずを成膜する。次いで、ホトリソグラフィ技術により、該金属膜の上面のうち、容量コンタクトパッド44の形成領域に対応する面を覆うホトレジスト図示せずを形成し、次いで、該ホトレジストをマスクとするドライエッチングにより、ホトレジストから露出された不要な金属膜を除去することで、該金属膜よりなる容量コンタクトパッド44を形成する。容量コンタクトパッド44を形成後、ホトレジスト図示せずを除去する。次いで、キャップ絶縁膜36の上面36a、容量コンタクトプラグ42の上面42a、及び層間絶縁膜38の上面38aに、容量コンタクトパッド44を覆うシリコン窒化膜46を形成する。次いで、図15に示す工程では、シリコン窒化膜46上に、図示していない厚さの厚いシリコン酸化膜SiO2膜を成膜する。該シリコン酸化膜SiO2膜の厚さは、例えば、厚さ1500nmとすることができる。次いで、ホトリソグラフィ技術により、シリコン酸化膜SiO2膜上にパターニングされたホトレジスト図示せずを形成し、次いで、該ホトレジストをマスクとするドライエッチングにより、容量コンタクトパッド44上に形成されたシリコン酸化膜図示せず及びシリコン窒化膜46をエッチングすることで、容量コンタクトパッド44を露出するシリンダーホール図示せずを形成する。その後、ホトレジスト図示せずを除去する。次いで、シリンダーホール図示せずの内面、及び容量コンタクトパッド44の上面に、導電膜例えば、窒化チタン膜を成膜することで、該導電膜よりなり、かつ王冠形状とされた下部電極57を形成する。次いで、ウエットエッチングにより、シリコン酸化膜図示せずを除去することで、シリコン窒化膜46の上面を露出させる。次いで、シリコン窒化膜46の上面、及び下部電極57を覆う容量絶縁膜58を形成する。次いで、容量絶縁膜58の表面を覆うように、上部電極59を形成する。このとき、上部電極59は、上部電極59の上面59aの位置が容量絶縁膜58よりも上方に配置されるように形成する。これにより、各容量コンタクトパッド44上に、下部電極57、容量絶縁膜58、及び上部電極59よりなるキャパシタ48が形成される。これにより、第1の実施の形態の半導体装置10が製造される。なお、実際には、上部電極59の上面59aに、図示していない層間絶縁膜、ビア、及び配線等を形成する。第1の実施の形態の半導体装置の製造方法によれば、第1の側面18aに配置されたゲート絶縁膜21の上部21Aを覆う第1の不純物拡散領域28を形成すると共に、半導体基板13のうち、2つのゲート電極用溝18間に位置する部分全体に、2つのゲート電極用溝18の第2の側面18bに配置されたゲート絶縁膜21の全てを覆う第2の不純物拡散領域29を形成することにより、図2に示す第1及び第2のトランジスタ19-1,19-2を動作させた際、第1の側面18aに配置されたゲート絶縁膜21の下部と接触する半導体基板13、及びゲート電極用溝18の底面18cを構成する半導体基板13のみにチャネル領域を形成して、第1及び第2のトランジスタ19-1,19-2間にチャネル領域を形成しないことが可能となる。つまり、第1及び第2のトランジスタ19-1,19-2がオン状態になった時、オン電流が流れるチャネル領域を従来のトランジスタよりも少なくすることが可能となる。これにより、微細化されたメモリセルにおいても、チャネル抵抗を減少させてオン電流を増加させることができる。また、第1及び第2のトランジスタ19-1,19-2の一方が動作した際に、他方のトランジスタが誤動作する悪影響を抑制することが可能となる。これにより、半導体装置10を微細化して、ゲート電極22を狭ピッチで配置した場合でも、第1及び第2のトランジスタ19-1,19-2を独立して、安定して動作させることができる。また、ゲート絶縁膜を介して、各々のゲート電極用溝18の下部を埋め込むようにゲート電極22を形成し、その後、各々のゲート電極用溝18を埋め込むように、ゲート電極22の上面22aを覆う埋め込み絶縁膜24を形成することにより、ゲート電極22が半導体基板13の表面13aよりも上方に突出することがなくなる。これにより、本実施の形態のように、半導体装置10としてDRAMを製造する場合、ゲート電極22を形成する工程よりも後の工程で形成されるビット線34やキャパシタ48を容易に形成することが可能となるので、半導体装置10を容易に製造できる。なお、第1の実施の形態では、埋め込み絶縁膜24としてシリコン酸化膜SiO2膜を用いると共に、マスク絶縁膜26としてシリコン窒化膜SiN膜を用いた場合を例に挙げて説明したが、埋め込み絶縁膜24としてシリコン窒化膜SiN膜を用いると共に、マスク絶縁膜26としてシリコン酸化膜SiO2膜を用いてもよい。これにより、図14に示す工程において、コンタクト孔41を形成する際、埋め込み絶縁膜24となるシリコン窒化膜SiN膜がエッチングストッパーとして機能するため、コンタクト孔41がゲート電極22の上面22aを露出することがなくなるので、コンタクト孔41に形成される容量コンタクトプラグ42を介して、容量コンタクトパッド44とゲート電極22とが導通することを防止できる。また、2つのゲート電極用溝18の底面18cよりも下方に第2の不純物拡散領域29の底部を突出させて形成することにより、第1のトランジスタ19-1と電気的に接続された下部電極57にLを蓄積させ、第1のトランジスタ19-1と電気的に接続された下部電極57にHを蓄積させた状態を形成し、この状態で第1のトランジスタ19-1に対応するゲート電極22ワード線のオンオフを繰り返した際、第1のトランジスタ19-1のチャネルに誘起された電子e-図示せずがn型不純物により構成された第2の不純物拡散領域29の底部にトラップされるため、第1のトランジスタ19-1のチャネルに誘起された電子e-が第2のトランジスタ19-2を構成する第2の不純物拡散領域28ドレイン領域に到達することを抑制可能となる。これにより、第1のトランジスタ19-1のチャネルに誘起された電子e-が、第2のトランジスタ19-2と電気的に接続された下部電極57に蓄積されているH情報を破壊してL状態に変化させることがなくなるため、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良の発生を抑制できる。また、隣り合うように配置された2つのゲート電極22間の間隔が50nm以下とされたDRAMにおいても、上記ディスターブ不良の発生を抑制できる。第2の実施の形態図16は、本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの断面図であり、図1に示すA-A線方向の断面に対応している。図16では、第2の実施の半導体装置80の一例としてDRAMを挙げる。また、図16では、実際には、図1に示すX方向に延在するビット線34を模式的に図示する。さらに、図16において、図2に示す第1の実施の形態の半導体装置10と同一構成部分には同一符号を付し、その説明を省略する。図16を参照するに、第2の実施の形態の半導体装置80は、第1の実施の形態の半導体装置10に設けられたメモリセルアレイ11の替わりに、メモリセルアレイ81を備えた以外は、半導体装置10と同様に構成される。メモリセルアレイ81は、第1の実施の形態で説明したメモリセルアレイ11に設けられた第2の不純物拡散領域29の替わりに、第2の不純物拡散領域83を設けた以外は、メモリセルアレイ11と同様に構成される。つまり、第2の実施の形態の半導体装置80に設けられた第1及び第2のトランジスタ19-1,19-2は、第1の実施の形態で説明した第2の不純物拡散領域29の替わりに、第2の不純物拡散領域83を備えた構成とされている。第2の不純物拡散領域83は、半導体基板13であるp型シリコン基板とは異なる導電型のn型不純物を半導体基板13にイオン注入することで形成された領域であり、ソース/ドレイン領域図16に示す構造の場合、ドレイン領域として機能する。第2の不純物拡散領域83は、第1及び第2のトランジスタ19-1,19-2に対して共通のn型不純物拡散領域であり、第1の領域85と、第2の領域86とを有する。第1の領域85は、ゲート電極用溝18の底面18cに配置されたゲート絶縁膜21を覆い、底面18cを含む水平面に沿って、半導体基板13の内部に層状に形成されている。第1の領域85は、第1の領域85よりも深い位置まで形成された第1及び第2の素子分離領域14,17により複数の領域に分割されている。第2の領域86は、半導体基板13のうち、2つのゲート電極用溝18に挟まれた部分全体に形成されており、第1の実施の形態で説明した第2の不純物拡散領域29と同じ構成である。第2の領域86は、その下方に配置された第1の領域85に到達しており、第1の領域85と一体に構成されている。第2の領域86の上面86aは、半導体基板13の上面13aと一致しており、ビット線コンタクトプラグ33の下端と接触している。これにより、第2の領域86は、ビット線コンタクトプラグ33を介して、ビット線34と電気的に接続されている。つまり、第2の不純物拡散領域83は、2つのゲート電極用溝18の第2の側面18b及び底面18cに形成されたゲート絶縁膜21を覆うように設けられている。したがって、ゲート電極用溝18の第2の側面18bに接する部分の半導体基板13のみならず、ゲート電極用溝18の底面18cに接する部分の半導体基板13も第1及び第2のトランジスタ19-1,19-2のチャネル領域にはならない構成となる。なお、第2の実施の形態では、第2の不純物拡散領域83としてn型不純物拡散領域を用いた場合を例に挙げて説明する。第2の実施の形態の半導体装置によれば、半導体基板13に、2つのゲート電極用溝18の第2の側面18b及び底面18cに形成されたゲート絶縁膜21を覆うように、第2の不純物拡散領域83を設けることにより、第1及び第2のトランジスタ19-1,19-2を動作させた際、第1の側面18aに配置されたゲート絶縁膜21の下部と接触する半導体基板13のみにチャネル領域を形成することが可能となる。すなわち、ゲート電極用溝18の3面具体的には、対向する第1及び第2の側面18a,18b、及び底面18cのうち、1つの面第1の側面18aのみをチャネル領域とし、他の2面第2の側面18b及び底面18cをチャネル領域としない構成にすることができる。これにより、第1及び第2のトランジスタ19-1,19-2がオン状態になった時、オン電流が流れるチャネル領域を従来のトランジスタよりも少なくすることが可能となるので、微細化されたメモリセルにおいても、チャネル抵抗を減少させてオン電流を増加させることができる。また、第1及び第2のトランジスタ19-1,19-2の一方が動作した際に、他方のトランジスタが誤動作する悪影響を抑制することが可能となる。これにより、半導体装置10を微細化して、ゲート電極22を狭ピッチで配置した場合でも、第1及び第2のトランジスタ19-1,19-2を独立して、安定して動作させることができる。また、ゲート電極用溝18の底面18cに配置されたゲート絶縁膜21を覆い、底面18cを含む水平面に沿って半導体基板13の内部に層状に設けられ、かつ第1及び第2の素子分離領域14,17により複数の領域に分割された第1の領域85と、半導体基板13のうち、2つのゲート電極用溝18に挟まれた部分全体に設けられ、下方に配置された第1の領域85に到達し、第1の領域85と一体に構成された第2の領域86と、により第2の不純物拡散領域83を構成することにより、第1のトランジスタ19-1と電気的に接続された下部電極57にLを蓄積させ、第1のトランジスタ19-1と電気的に接続された下部電極57にHを蓄積させた状態を形成し、この状態で第1のトランジスタ19-1に対応するゲート電極22ワード線のオンオフを繰り返した際、第1のトランジスタ19-1のチャネルに誘起された電子e-図示せずがn型不純物により構成された、第1の領域85にトラップされるため、第1のトランジスタ19-1のチャネルに誘起された電子e-が第2のトランジスタ19-2を構成する第2の不純物拡散領域28ドレイン領域に到達することを防止可能となる。これにより、第1のトランジスタ19-1のチャネルに誘起された電子e-が、第2のトランジスタ19-2と電気的に接続された下部電極57に蓄積されているH情報を破壊してL状態に変化させることがなくなるため、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良の発生を防止できる。また、隣り合うように配置された2つのゲート電極22間の間隔が50nm以下とされたDRAMにおいても、上記ディスターブ不良の発生を防止できる。図17A~図17C、図18A~図18C、図19A~図19C、図20A~図20C、図21A~図21C、図22A~図22C、図23A~図23C、図24A~図24C、図25A~図25C、図26A~図26C、図27A~図27C、図28A~図28C、及び図29は、本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルの製造工程を示す図である。図17Aは、メモリセルアレイが形成される領域の平面図であり、図17Bは、図17Aに示す構造体のA-A線方向の断面図であり、図17Cは、図17Aに示す構造体のB-B線方向の断面図である。図18Aは、メモリセルアレイが形成される領域の平面図であり、図18Bは、図18Aに示す構造体のA-A線方向の断面図であり、図18Cは、図18Aに示す構造体のB-B線方向の断面図である。図19Aは、メモリセルアレイが形成される領域の平面図であり、図19Bは、図19Aに示す構造体のA-A線方向の断面図であり、図19Cは、図19Aに示す構造体のB-B線方向の断面図である。図20Aは、メモリセルアレイが形成される領域の平面図であり、図20Bは、図20Aに示す構造体のA-A線方向の断面図であり、図20Cは、図20Aに示す構造体のB-B線方向の断面図である。図21Aは、メモリセルアレイが形成される領域の平面図であり、図21Bは、図21Aに示す構造体のA-A線方向の断面図であり、図21Cは、図21Aに示す構造体のB-B線方向の断面図である。図22Aは、メモリセルアレイが形成される領域の平面図であり、図22Bは、図22Aに示す構造体のA-A線方向の断面図であり、図22Cは、図22Aに示す構造体のB-B線方向の断面図である。図23Aは、メモリセルアレイが形成される領域の平面図であり、図23Bは、図23Aに示す構造体のA-A線方向の断面図であり、図23Cは、図23Aに示す構造体のB-B線方向の断面図である。図24Aは、メモリセルアレイが形成される領域の平面図であり、図24Bは、図24Aに示す構造体のA-A線方向の断面図であり、図24Cは、図24Aに示す構造体のB-B線方向の断面図である。図25Aは、メモリセルアレイが形成される領域の平面図であり、図25Bは、図25Aに示す構造体のA-A線方向の断面図であり、図25Cは、図25Aに示す構造体のB-B線方向の断面図である。図26Aは、メモリセルアレイが形成される領域の平面図であり、図26Bは、図26Aに示す構造体のA-A線方向の断面図であり、図26Cは、図26Aに示す構造体のB-B線方向の断面図である。図27Aは、メモリセルアレイが形成される領域の平面図であり、図27Bは、図27Aに示す構造体のA-A線方向の断面図であり、図27Cは、図27Aに示す構造体のB-B線方向の断面図である。図28Aは、メモリセルアレイが形成される領域の平面図であり、図28Bは、図28Aに示す構造体のA-A線方向の断面図であり、図28Cは、図28Aに示す構造体のB-B線方向の断面図である。また、図29に示す第2の実施の形態の半導体装置80は、図16に示す第2の実施の形態の半導体装置80の切断面に対応している。さらに、図17A、図18A、図19A、図20A、図21A、図22A、図23A、図24A、図25A、図26A、図27A、及び図28Aに示すA-A線は、先に説明した図16に示す第2の実施の形態の半導体装置80の切断面に対応している。図17A~図17C、図18A~図18C、図19A~図19C、図20A~図20C、図21A~図21C、図22A~図22C、図23A~図23C、図24A~図24C、図25A~図25C、図26A~図26C、図27A~図27C、図28A~図28C、及び図29を参照して、第2の実施の形態に係る半導体装置80具体的には、メモリセルアレイ81の製造方法について説明する。始めに、図17A~図17Cに示す工程では、第1の実施の形態で説明した図3A~図3Cに示す工程と同様な手法により、パッド酸化膜65、溝状の開口部66aを有したシリコン窒化膜66、及び溝91を順次形成する図3A~図3C参照。このとき、開口部66aは、溝91の形成領域に対応するパッド酸化膜65を露出するように形成する。また、溝91は、第1の素子分離用溝51図1参照の一部となる溝である。溝91は、図16に示すゲート電極用溝18と略同じ深さとされている。ゲート電極用溝18の深さが150nmの場合、溝91の深さD4半導体基板13の主面13aを基準としたときの深さは、例えば、150nmとすることができる。また、溝91の幅W2は、例えば、43nmとすることができる。次いで、図18A~図18Cに示す工程では、溝91の底面91aに対して半導体基板13とは異なる導電型の不純物を選択的にイオン注入することで、半導体基板13の内部に層状の不純物拡散領域である第1の領域85を形成する。具体的には、開口部66aを有したシリコン窒化膜66をマスクとして、エネルギーが10KeV、ドーズ量が1E14atmos/cm2の条件で、n型不純物半導体基板13であるp型シリコン基板とは異なる導電型の不純物であるリンPを溝91の底面91aに対して選択的にイオン注入することで、深さD5半導体基板13の主面13aを基準としたときの第1の領域85の中心位置の深さが150nmの位置に、厚さM1が60nmの第1の領域85を形成する。次いで、図19A~図19Cに示す工程では、開口部66aを有したシリコン窒化膜66をマスクとする異方性エッチング具体的には、ドライエッチングにより、図18A~図18Cに示す溝91の下方に位置する半導体基板13をエッチングすることで、第1の素子分離用溝51を複数形成する。これにより、複数の第1の素子分離用溝51は、その底面51cが第1の領域85の下方に配置され、層状とされた第1の領域85を貫通する。第1の素子分離用溝51の深さD1半導体基板13の主面13aを基準としたときの深さは、例えば、250nmとすることができる。次いで、図20A~図20Cに示す工程では、第1の実施の形態で説明した図4A~図4Cに示す工程と同様な手法により、第1の素子分離用溝51を埋め込む第1の素子分離用絶縁膜52を形成する図4A~図4C参照。これにより、第1の素子分離用溝51及び第1の素子分離用絶縁膜52よりなり、第1の領域85よりも深さの深い複数の第1の素子分離領域14が形成されると共に、第1の素子分離領域14により、第2の方向に延在する帯状の活性領域16が区画される。次いで、図21A~図21Cに示す工程では、第1の実施の形態で説明した図5A~図5Cに示す工程と同様な手法により、シリコン窒化膜66及びパッド酸化膜65を順次除去し、その後、半導体基板13の主面13aから突出した第1の素子分離用絶縁膜52を除去することで、第1の素子分離用絶縁膜52の上面52aを半導体基板13の主面13aに対して面一にする図5A~図5C参照。次いで、図22A~図22Cに示す工程では、第1の実施の形態で説明した図6A~図6Cに示す工程と同様な手法により、溝状の開口部26Aを有したマスク絶縁膜26と、第1の領域85よりも深さの深い第2の素子分離用溝54と、上面55aがシリコン窒化膜26の上面26aに対して面一とされ、第2の素子分離用溝54を埋め込む第2の素子分離用絶縁膜55と、を順次形成する図6A~図6C参照。これにより、第2の素子分離用溝54及び第2の素子分離用絶縁膜55よりなり、図21A~図21Cに示す帯状の活性領域16を複数の素子形成領域Rに区画し、かつ第1の領域85を貫通する第2の素子分離領域17が形成される。第2の素子分離用溝54の深さD2半導体基板13の主面13aを基準としたときの深さは、例えば、250nmとすることができる。このように、半導体基板13に形成された第1の素子分離用溝51、及び第1の素子分離用溝51を埋め込む第1の素子分離用絶縁膜52よりなり、帯状の活性領域16を区画する第1の素子分離領域14を形成後、半導体基板13に形成された第2の素子分離用溝54、及び第2の素子分離用溝54を埋め込む第2の素子分離用絶縁膜55よりなり、複数の素子形成領域Rを区画する第2の素子分離領域17を形成することにより、第2の素子分離用溝54内に、ゲート絶縁膜21を介して、負の電位が付与されるダミーゲート電極図示せずを設けて複数の素子形成領域Rを区画した場合と比較して、ダミーゲート電極の電位が第1及び第2のトランジスタ19-1,19-2図16参照に悪影響を及ぼすことがなくなるため、第1及び第2のトランジスタ19-1,19-2を容易にOnオンさせることができると共に、メモリセルアレイ81のデータの保持特性を向上させることができる。次いで、図23A~図23Cに示す工程では、第1の実施の形態で説明した図7A~図7Cに示す工程と同様な手法により、マスク絶縁膜26に溝状の開口部26Bを形成し、次いで、第2の側面18bが対向するように2つのゲート電極用溝18を形成する図7A~図7C参照。このとき、2つのゲート電極用溝18は、その底面18cが第1の領域85に到達する第1の領域85を露出するように形成する。これにより、2つのゲート電極用溝18の底面18cが第1の領域85により覆われる。2つのゲート電極用溝18の深さD3半導体基板13の主面13aを基準としたときの深さは、第1及び第2の素子分離用溝51,54の深さD1,D2よりも浅い。第1及び第2の素子分離用溝51,54の深さD1,D2が250nmの場合、ゲート電極用溝18の深さD3は、例えば、150nmとすることができる。次いで、図24A~図24Cに示す工程では、第1の実施の形態で説明した図8A~図8Cに示す工程と同様な手法により、ゲート絶縁膜21と、ゲート電極22と、マスク絶縁膜26の上面26aに対して面一とされた上面24aを有した埋め込み絶縁膜24と、を順次形成する図8A~図8C参照。これにより、ゲート電極用溝18の底面18cに形成されたゲート絶縁膜21は、第1の領域85により覆われるため、図16に示す第1及び第2のトランジスタ19-1,19-2が動作した際、ゲート電極用溝18の底面18cを構成する半導体基板13は、チャネルとしては機能しない。次いで、図25A~図25Cに示す工程では、第1の実施の形態で説明した図9A~図9Cに示す工程と同様な手法により、図24A~図24Cに示す構造体の上面全体に、n型不純物半導体基板13であるp型シリコン基板とは異なる導電型の不純物であるリンPを、エネルギーが100KeV、ドーズ量が1E14atmos/cm2の条件でイオン注入する。これにより、ゲート電極用溝18と第1の素子分離領域17との間に位置する半導体基板13の主面13a側に第1の不純物拡散領域28を形成すると共に、2つのゲート電極用溝18間に位置する半導体基板13に第2の不純物拡散領域83の一部となる不純物拡散領域71を形成する図9A~図9C参照。このとき、第1の不純物拡散領域28及び不純物拡散領域71は、第1の領域85と接触しないように形成する。また、この段階でのマスク絶縁膜26の厚さは、例えば、50nmとすることができる。次いで、図26A~図26Cに示す工程では、第1の実施の形態で説明した図10A~図10Cに示す工程と同様な手法により、溝状の開口部73aを有したホトレジスト73と、不純物拡散領域71の上面71aを露出する開口部32と、を順次形成する図10A~図10C参照。次いで、図27A~図27Cに示す工程では、ホトレジスト73から露出され、かつ不純物拡散領域71が形成された半導体基板13言い換えれば、2つのゲート電極用溝18間に位置する半導体基板13に、n型不純物半導体基板13であるp型シリコン基板とは異なる導電型の不純物であるリンPを、エネルギーが100KeV、ドーズ量が1E14atmos/cm2の条件で選択的にイオン注入する。これにより、2つのゲート電極用溝18間に位置する半導体基板13全体に、第1の領域85と接触し、かつ2つのゲート電極用溝18の第2の側面18bに配置されたゲート絶縁膜21を覆う第2の領域86第2の不純物拡散領域83の一部となる領域を形成する。これにより、第1及び第2の領域85,86よりなり、2つのゲート電極用溝18の第2の側面18b及び底面18cに配置されたゲート絶縁膜21を覆う第2の不純物拡散領域83が形成されると共に、ゲート絶縁膜21、ゲート電極22、埋め込み絶縁膜24、第1の不純物拡散領域28、及び第2の不純物拡散領域83を備えた第1及び第2のトランジスタ19-1,19-2が形成される。このように、半導体基板13に、2つのゲート電極用溝18の第2の側面18b及び底面18cに配置されたゲート絶縁膜21を覆うように、第2の不純物拡散領域83を形成することにより、ゲート電極用溝18の3面具体的には、対向する第1及び第2の側面18a,18b、及び底面18cのうち、1つの面第1の側面18aのみをチャネル領域とすることが可能となる。これにより、第1及び第2のトランジスタ19-1,19-2図16参照がオン状態になった時、オン電流が流れるチャネル領域を従来のトランジスタよりも少なくすることが可能となるので、微細化されたメモリセルにおいても、チャネル抵抗を減少させてオン電流を増加させることができる。また、第1及び第2のトランジスタ19-1,19-2の一方が動作した際に、他方のトランジスタが誤動作する悪影響を抑制することが可能となるので、半導体装置80を微細化して、ゲート電極22を狭ピッチで配置した場合でも、第1及び第2のトランジスタ19-1,19-2を独立して、安定して動作させることができる。次いで、図28A~図28Cに示す工程では、図27A及び図27Bに示すホトレジスト73を除去する。次いで、図29に示す工程では、第1の実施の形態で説明した図13に示す工程と同様な手法により、開口部32を埋め込み、かつ第2の領域86の上面85aと接触するコンタクトプラグ3、ビット線34、及びキャップ絶縁膜36を一括形成し、次いで、サイドウォール膜37と、層間絶縁膜38とを順次形成する図13参照。また、サイドウォール膜37は、シリコン窒化膜SiN膜と、シリコン酸化膜SiO2膜とを順次積層させて形成するとよい。これにより、層間絶縁膜38としてSOG法により形成された塗布系の絶縁膜具体的には、シリコン酸化膜SiO2膜を成膜した際、シリコン酸化膜塗布系の絶縁膜の濡れ性が改善されるため、シリコン酸化膜塗布系の絶縁膜中へのボイドの発生を抑制できる。次いで、第1の実施の形態で説明した図14に示す工程と同様な手法により、コンタクト孔41と、第1の不純物拡散領域28の上面28aと接触する容量コンタクトプラグ42と、容量コンタクトパッド44と、シリコン窒化膜46と、下部電極57、容量絶縁膜58、及び上部電極59よりなるキャパシタ48と、を順次形成する。その後、上部電極59の上面59aに、図示していない層間絶縁膜、ビア、配線等を形成することで、第2の実施の形態の半導体装置80が製造される。第2の実施の形態の半導体装置の製造方法によれば、第1の素子分離用溝51の一部となる溝91の底面91aに対して、半導体基板13p型シリコン基板とは異なる導電型のn型不純物を選択的にイオン注入することで層状の第1の領域85を形成し、その後、半導体基板13のうち、2つのゲート電極用溝18の間に配置された部分全体に、n型不純物を選択的にイオン注入することで、層状の第1の領域85と接触する第2の領域86を形成することで、第1及び第2の領域85,86よりなり、かつ2つのゲート電極用溝18の第2の側面18b及び底面18cに形成されたゲート絶縁膜21を覆う第2の不純物拡散領域83を形成することにより、第1及び第2のトランジスタ19-1,19-2を動作させた際、第1の側面18aに配置されたゲート絶縁膜21の下部と接触する半導体基板13のみにチャネル領域を形成することが可能となる。これにより、第1及び第2のトランジスタ19-1,19-2図16参照がオン状態になった時、オン電流が流れるチャネル領域を従来のトランジスタよりも少なくすることが可能となるので、微細化されたメモリセルにおいても、チャネル抵抗を減少させてオン電流を増加させることができる。また、第1及び第2のトランジスタ19-1,19-2の一方が動作した際に、他方のトランジスタが誤動作する悪影響を抑制することが可能となるので、半導体装置80を微細化して、ゲート電極22を狭ピッチで配置した場合でも、第1及び第2のトランジスタ19-1,19-2を独立して、安定して動作させることができる。また、ゲート電極用溝18の底面18cに配置されたゲート絶縁膜21を覆い、底面18cを含む水平面に沿って半導体基板13の内部に層状に設けられ、かつ第1及び第2の素子分離領域14,17により複数の領域に分割された第1の領域85を形成し、その後、半導体基板13のうち、2つのゲート電極用溝18に挟まれた部分全体に、下方に配置された第1の領域85に到達する第2の領域86を形成することで、第1及び第2の領域85,86よりなる第2の不純物拡散領域83を形成することにより、第1のトランジスタ19-1と電気的に接続された下部電極57にLを蓄積させ、第1のトランジスタ19-1と電気的に接続された下部電極57にHを蓄積させた状態を形成し、この状態で第1のトランジスタ19-1に対応するゲート電極22ワード線のオンオフを繰り返した際、第1のトランジスタ19-1のチャネルに誘起された電子e-図示せずがn型不純物により構成された第1の領域85にトラップされるため、第1のトランジスタ19-1のチャネルに誘起された電子e-が第2のトランジスタ19-2を構成する第2の不純物拡散領域28ドレイン領域に到達することを防止可能となる。これにより、第1のトランジスタ19-1のチャネルに誘起された電子e-が、第2のトランジスタ19-2と電気的に接続された下部電極57に蓄積されているH情報を破壊してL状態に変化させることがなくなるため、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良の発生を防止できる。また、隣り合うように配置された2つのゲート電極22間の間隔が50nm以下とされたDRAMにおいても、上記ディスターブ不良の発生を防止できる。図30A~図30Cは、本発明の第2の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程の変形例を示す図である。図30Aは、メモリセルアレイが形成される領域の平面図であり、図30Bは、図30Aに示す構造体のA-A線方向の断面図であり、図30Cは、図30Aに示す構造体のB-B線方向の断面図である。また、図30Aに示すA-A線は、先に説明した図16に示す第2の実施の形態の半導体装置80の切断面に対応している。次に、主に、図30A~図30Cを参照して、第2の実施の形態に係る半導体装置80に設けられたメモリセルアレイ81の製造方法の変形例について説明する。始めに、図30A~図30Cに示す工程では、半導体基板13の主面13a全体に、半導体基板13とは異なる導電型の不純物を選択的にイオン注入することで、半導体基板13の内部に層状の不純物拡散領域である第1の領域85を形成する。具体的には、半導体基板13の主面13a全体に、エネルギーが120KeV、ドーズ量が1E14atmos/cm2の条件で、n型不純物半導体基板13であるp型シリコン基板とは異なる導電型の不純物であるリンPをイオン注入することで、深さD5半導体基板13の主面13aを基準としたときの第1の領域101の中心位置の深さが150nmの位置に、厚さM1が60nmの第1の領域101を形成する。次いで、第1の実施の形態で説明した図3A~図3Cに示す工程と同様な処理を行なうことで、第2の実施の形態で説明した図19A~図19Cに示す構造体を形成する。その後、第2の実施の形態で説明した図20A~図20Cに示す工程から図29に示す工程の処理をまでも処理を順次行うことで、図16に示す第2の実施の形態の半導体装置80が製造される。このように、第2の不純物拡散領域96の一部となる第1の領域85を、最初に形成してもよく、上記半導体装置80の変形例の製造方法は、第2の実施の形態の半導体装置80の製造方法と同様な効果を得ることができる。第3の実施の形態図31は、本発明の第3の実施の形態に係る半導体装置に設けられたメモリセルアレイの断面図であり、図1に示すA-A線方向の断面に対応している。図31では、第3の実施の半導体装置90の一例としてDRAMを挙げる。また、図31では、実際には、図1に示すX方向に延在するビット線34を模式的に図示する。また、図31において、図16に示す第2の実施の形態の半導体装置80と同一構成部分には同一符号を付す。図31を参照するに、第3の実施の形態の半導体装置90は、第2の実施の形態の半導体装置80に設けられたメモリセルアレイ81の替わりに、メモリセルアレイ91を備えた以外は、半導体装置80と同様に構成される。メモリセル91は、第2の実施の形態で説明したメモリセルアレイ81に設けられた第2の素子分離領域17及び第2の不純物拡散領域83の替わりに、第2の素子分離領域93及び第2の不純物拡散領域96を設け、さらに、第3の不純物拡散領域95を設けた以外は、メモリセルアレイ81と同様に構成される。第2の素子分離領域93は、ゲート電極用溝18の深さと略等しい深さとされた第2の素子分離用溝98に第2の素子分離用絶縁膜55を埋め込むことで構成されている。第2の素子分離領域93を構成する第2の素子分離用絶縁膜55の上面55aは、マスク絶縁膜26の上面26aに対して面一とされている。ゲート電極用溝18の深さが150nmの場合、第2の素子分離用溝98の深さは、例えば、150nmとすることができる。第3の不純物拡散領域95は、半導体基板13p型シリコン基板と同じ導電型のp型不純物を、半導体基板13に対して高濃度にイオン注入することで形成される領域である。つまり、第3の不純物拡散領域95のp型不純物濃度は、半導体基板13のp型不純物濃度よりも高い。半導体基板13のp型不純物濃度が1E16atmos/cm2の場合、第3の不純物拡散領域95のp型不純物濃度は、例えば、1E19atmos/cm2とすることができる。第3の不純物拡散領域95は、第2の素子分離領域93の底部93Aを囲むように配置されており、隣接する第2の不純物拡散領域96具体的には、第1の領域101と接触している。第3の不純物拡散領域95は、第2の不純物拡散領域96を構成する後述する第1の領域101が、第2の素子分離領域93と接触することを防止するための不純物拡散領域である。第2の不純物拡散領域96は、第2の実施の形態で説明した第2の不純物拡散領域83に設けられた層状の第1の領域85の替わりに、層状の第1の領域101を設けた以外は第2の不純物拡散領域83と同様に構成される。第1の領域101は、第3の不純物拡散領域95と同じ深さに形成されており、第2の領域86と一体に構成されている。第1の領域101を含む第2の不純物拡散領域96としては、n型不純物拡散領域を用いることができる。第1の領域101は、2つのゲート電極用溝18の底面18cに形成されたゲート絶縁膜21を覆っている。第1の領域101は、第2の実施の形態で説明した層状の第2の領域86を、第3の不純物拡散領域95により素子形成領域毎に分割することで形成された領域である。第1の領域101は、第2の素子分離領域93と接触しないように、第3の不純物拡散領域95と接触している。これにより、第1の領域101と第2の素子分離領域93との間には、第3の不純物拡散領域95が形成されている。第3の実施の形態の半導体装置によれば、第2の素子分離領域93の深さを、2つのゲート電極用溝18の深さと略等しくし、半導体基板p型シリコン基板と同じ導電型のp型不純物を半導体基板よりも高濃度に含んでおり、第2の素子分離領域93の底部93Aを囲むように半導基板13に設けられ、かつ第1の領域101と接触する第3の不純物拡散領域95を設けることにより、第2の素子分離領域93の底部93Aと第1の領域101との間に、ゲート電極22と第2の素子分離領域93との間に位置する半導体基板13に蓄積された余分な電荷を逃がすための経路第3の不純物拡散領域95の下方に位置する半導体基板13に電荷を逃がすための経路を形成することが可能となるので、第1及び第2のトランジスタ19-1,19-2を独立して、安定して動作させることができる。また、2つのゲート電極用溝18の底面18cに形成されたゲート絶縁膜21を覆い、かつ第3の不純物拡散領域95により素子形成領域毎に分割された第1の領域101と、半導体基板13のうち、2つのゲート電極用溝18に挟まれた部分全体に設けられ、下方に配置された第1の領域101に到達し、かつ第1の領域101と一体に構成された第2の領域86と、よりなる第2の不純物拡散領域96を設けることにより、第1のトランジスタ19-1と電気的に接続された下部電極57にLを蓄積させ、第1のトランジスタ19-1と電気的に接続された下部電極57にHを蓄積させた状態を形成し、この状態で第1のトランジスタ19-1に対応するゲート電極22ワード線のオンオフを繰り返した際、第1のトランジスタ19-1のチャネルに誘起された電子e-図示せずがn型不純物により構成された第1の領域101にトラップされるため、第1のトランジスタ19-1のチャネルに誘起された電子e-が第2のトランジスタ19-2を構成する第2の不純物拡散領域28ドレイン領域に到達することを抑制可能となる。これにより、第1のトランジスタ19-1のチャネルに誘起された電子e-が、第2のトランジスタ19-2と電気的に接続された下部電極57に蓄積されているH情報を破壊してL状態に変化させることがなくなるため、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良の発生を抑制できる。また、隣り合うように配置された2つのゲート電極22間の間隔が50nm以下とされたDRAMにおいても、上記ディスターブ不良の発生を抑制できる。なお、第3の実施の形態の半導体装置90は、第2の実施の形態の半導体装置80と同様な効果を得ることができる。図32A~図32C、図33A~図33C、図34A~図34C、図35A~図35C、図36A~図36C、図37A~図37C、図38A~図38C、図39A~図39C、及び図40は、本発明の第3の実施の形態に係る半導体装置に設けられたメモリセルの製造工程を示す図である。図32Aは、メモリセルアレイが形成される領域の平面図であり、図32Bは、図32Aに示す構造体のA-A線方向の断面図であり、図32Cは、図32Aに示す構造体のB-B線方向の断面図である。図33Aは、メモリセルアレイが形成される領域の平面図であり、図33Bは、図33Aに示す構造体のA-A線方向の断面図であり、図33Cは、図33Aに示す構造体のB-B線方向の断面図である。図34Aは、メモリセルアレイが形成される領域の平面図であり、図34Bは、図34Aに示す構造体のA-A線方向の断面図であり、図34Cは、図34Aに示す構造体のB-B線方向の断面図である。図35Aは、メモリセルアレイが形成される領域の平面図であり、図35Bは、図35Aに示す構造体のA-A線方向の断面図であり、図35Cは、図35Aに示す構造体のB-B線方向の断面図である。図36Aは、メモリセルアレイが形成される領域の平面図であり、図36Bは、図36Aに示す構造体のA-A線方向の断面図であり、図36Cは、図36Aに示す構造体のB-B線方向の断面図である。図37Aは、メモリセルアレイが形成される領域の平面図であり、図37Bは、図37Aに示す構造体のA-A線方向の断面図であり、図37Cは、図37Aに示す構造体のB-B線方向の断面図である。図38Aは、メモリセルアレイが形成される領域の平面図であり、図38Bは、図38Aに示す構造体のA-A線方向の断面図であり、図38Cは、図38Aに示す構造体のB-B線方向の断面図である。図39Aは、メモリセルアレイが形成される領域の平面図であり、図39Bは、図39Aに示す構造体のA-A線方向の断面図であり、図39Cは、図39Aに示す構造体のB-B線方向の断面図である。また、図40は、図31に示す第3の実施の形態の半導体装置90の切断面に対応している。さらに、図32A、図33A、図34A、図35A、図36A、図37A、図38A、及び図39Aに示すA-A線断面は、先に説明した図31に示す第3の実施の形態の半導体装置90の切断面に対応している。図32A~図32C、図33A~図33C、図34A~図34C、図35A~図35C、図36A~図36C、図37A~図37C、図38A~図38C、図39A~図39C、及び図40を参照して、本発明の第3の実施の形態に係る半導体装置90具体的には、メモリセル91の製造方法について説明する。始めに、図32A~図32Cに示す工程では、第1の実施の形態で説明した図3A~図3Cに示す工程から図5A~図5Cに示す工程までの処理を行なうことで、図5A~図5Cに示す構造体を形成する。次いで、半導体基板13の主面13aに、第1の実施の形態の図6A~図6Cに示す工程と同様な手法により、開口部26Aを有したマスク絶縁膜26と、第2の素子分離用溝98半導体基板13をエッチングすることで形成とを順次形成する。第2の素子分離用溝98の深さD6半導体基板13の主面13aを基準とした深さは、例えば、150nmとすることができる。次いで、図33A~図33Cに示す工程では、第2の素子分離用溝98の底面98aに、半導体基板13と同じ導電型の不純物を半導体基板13よりも高い濃度でイオン注入することで、第2の素子分離用溝98の底部98Aを囲む第3の不純物拡散領域95を形成する。具体的には、第2の素子分離用溝98の底面98aに、p型不純物半導体基板13と同じ導電型の不純物であるボロンBをイオン注入することで、第2の素子分離用溝98の底部98Aを囲むように、半導体基板13のp型不純物よりも高濃度のp型不純物拡散領域である第3の不純物拡散領域95を形成する。半導体基板13のp型不純物濃度が1E16atmos/cm2の場合、第3の不純物拡散領域95のp型不純物濃度は、例えば、1E19atmos/cm2とすることができる。次いで、図34A~図34Cに示す工程では、第1の実施の形態の図6A~図6Cで説明した方法と同様な手法により、第2の素子分離用溝98を埋め込み、かつ上面55aがマスク絶縁膜26の上面26aに対して面一とされた第2の素子分離用絶縁膜55を形成する図6A~図6C参照。これにより、第2の素子分離用溝98及び第2の素子分離用絶縁膜55よりなり、図33Aに示す帯状の活性領域16を複数の素子形成領域Rに区画する第2の素子分離領域93が形成される。次いで、図35A~図35Cに示す工程では、第1の実施の形態の図7A~図7Cで説明した方法と同様な手法により、マスク絶縁膜26に溝状の開口部26Bと、第1の側面18aが対向する2つのゲート電極用溝18とを順次形成する。このとき、ゲート電極用溝18の深さD3半導体基板13の主面13aを基準としたときの深さを、第2の素子分離用溝98の深さと略等しくする。第2の素子分離用溝98の深さが150nmの場合、ゲート電極用溝18の深さD3は、例えば、150nmとすることができる。次いで、図36A~図36Cに示す工程では、ゲート電極用溝18の底面18cに、半導体基板13p型シリコン基板とは異なる導電型のn型不純物をイオン注入することで、第3の不純物拡散領域95と同じ深さに、第2の不純物拡散領域96の一部となる第1の領域101を形成する。具体的には、ゲート電極用溝18の底面18cに、n型不純物半導体基板13であるp型シリコン基板とは異なる導電型の不純物であるリンPを、エネルギーが100KeV、ドーズ量が1E14atmos/cm2の条件で選択的にイオン注入することで、第3の不純物拡散領域95と同じ深さに、第1の領域101を形成する。このとき、第1の領域101は、第2の素子分離領域93に向かう方向横方向に広がろうとするが、第2の素子分離領域93の底部93Aには、高濃度のp型不純物拡散領域である第3の不純物拡散領域95が形成されているため、第1の領域101が第2の素子分離領域93に到達することはない。そのため、図36Bに示すように、第2の素子分離領域93の底部93Aと第1の領域101との間には、第3の不純物拡散領域95が存在し、該第3の不純物拡散領域95は、電荷が移動可能な通路として機能する。次いで、図37A~図37Cに示す工程では、第1の実施の形態の図8A~図8Cで説明した方法と同様な手法により、ゲート絶縁膜21と、ゲート電極22と、埋め込み絶縁膜24と、を順次形成する図8A~図8C参照。このとき、ゲート電極用溝18の底面18cに形成されたゲート絶縁膜21が第1の領域101により覆われるため、ゲート電極用溝18の底面18cを構成する半導体基板13はチャネルとして機能しない。次いで、図38A~図38Cに示す工程では、第1の実施の形態の図9A~図9Cで説明した方法と同様な手法により、図37A~図37Cに示す構造体の上面全体に、n型不純物であるリンPを、エネルギーが100KeV、ドーズ量が1E14/cm2の条件でイオン注入することで、第1の不純物拡散領域28、及び第2の領域86の一部となる不純物拡散領域71を同時に形成する図9A~図9C参照。次いで、図39A~図39Cに示す工程では、第1の実施の形態の図10A~図10C、図11A~図11C、及び図12A~図12Cに示す工程と同様な手法により、半導体基板13のうち、2つのゲート電極用溝18間に位置する部分全体に、2つのゲート電極用溝18の第2の側面18bに形成されたゲート絶縁膜21を覆うと共に、第1の領域101と接触する第1の領域85を形成する。これにより、第1の領域85及び第1の領域101よりなる第2の不純物拡散領域96が形成される。次いで、図40に示す工程では、第1の実施の形態で説明した図13~図15に示す工程と同様な処理を行なうことで、第3の実施の形態の半導体装置90が製造される。第3の実施の形態の半導体装置の製造方法によれば、第2の素子分離用絶縁膜55を形成する前に、第2の素子分離用溝98の底面98aに、半導体基板13と同じ導電型のp型不純物を半導体基板13よりも高い濃度でイオン注入することで第2の素子分離用溝93の底部93Aを囲む第3の不純物拡散領域95を形成し、その後、ゲート電極用溝18の底面18cに対して、半導体基板13とは異なる導電型のn型不純物を選択的にイオン注入することで層状の第1の領域101第2の不純物拡散領域96の一部を形成することにより、第2の素子分離領域93の底部93Aと第1の領域101との間に、ゲート電極22と第2の素子分離領域93との間に位置する半導体基板13に蓄積された余分な電荷を逃がすための経路第3の不純物拡散領域95の下方に位置する半導体基板13に電荷を逃がすための経路を形成することが可能となるので、第1及び第2のトランジスタ19-1,19-2を独立して、安定して動作させることができる。また、2つのゲート電極用溝18の底面18cに形成されたゲート絶縁膜21を覆い、かつ第3の不純物拡散領域95により素子形成領域毎に分割された第1の領域101を形成し、その後、半導体基板13のうち、2つのゲート電極用溝18に挟まれた部分全体に、下方に配置された第1の領域101に到達する第2の領域86を形成することで、第1の領域101及び第2の領域86よりなる第2の不純物拡散領域96を形成することにより、第1のトランジスタ19-1と電気的に接続された下部電極57にLを蓄積させ、第1のトランジスタ19-1と電気的に接続された下部電極57にHを蓄積させた状態を形成し、この状態で第1のトランジスタ19-1に対応するゲート電極22ワード線のオンオフを繰り返した際、第1のトランジスタ19-1のチャネルに誘起された電子e-図示せずがn型不純物により構成された第1の領域101にトラップされるため、第1のトランジスタ19-1のチャネルに誘起された電子e-が第2のトランジスタ19-2を構成する第2の不純物拡散領域28ドレイン領域に到達することを抑制可能となる。これにより、第1のトランジスタ19-1のチャネルに誘起された電子e-が、第2のトランジスタ19-2と電気的に接続された下部電極57に蓄積されているH情報を破壊してL状態に変化させることがなくなるため、隣接する一方のセルの動作状態により他の一方のセルの蓄積状態が変化するディスターブ不良の発生を抑制できる。また、隣り合うように配置された2つのゲート電極22間の間隔が50nm以下とされたDRAMにおいても、上記ディスターブ不良の発生を抑制できる。なお、第3の実施の形態の半導体装置90の製造方法は、第2の実施の形態の半導体装置80と同様な効果を得ることができる。以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。図41は、本発明の第1~第3の実施の形態に係る半導体装置に適用可能なメモリセルアレイのレイアウトの他の例を示す平面図である。図41において、図1に示す構造体と同一構成部分には、同一符号を付す。上記説明した第1~第3の実施の形態の半導体装置10,80,90は、図41に示すような活性領域16及びビット線34がジグザグ形状とされたレイアウトにも適用可能である。"