"Si基板上のウエルに素子分離領域を設けることによって、第1のpMISFET領域,第2のpMISFET領域,及びnMISFET領域を形成する工程と、前記第2のpMISFET領域及びnMISFET領域を覆う第1のマスクを形成する工程と、前記第1のマスクを用いて、前記第1のpMISFET領域を選択的にエッチングすることにより該領域のSiチャネルを挟む関係でリセスを形成した後、該リセス内に前記第1のpMISFET領域のSiチャネルに対して第1の圧縮歪みを与える第1のSiGe層を埋め込み形成する工程と、前記第1のマスクを除去した後に、前記第1のpMISFET領域及びnMISFET領域を覆う第2のマスクを形成する工程と、前記第2のマスクを用いて、前記第2のpMISFET領域を選択的にエッチングすることにより該領域のSiチャネルを挟む関係でリセスを形成した後、該リセス内に前記第1のSiGe層とはGe濃度又は膜厚が異なり、前記第2のpMISFET領域のSiチャネルに対して前記第1の圧縮歪みとは大きさの異なる第2の圧縮歪みを与える第2のSiGe層を埋め込み形成する工程と、を含むことを特徴とする半導体装置の製造方法。前記第1及び第2のSiGe層を形成する各々の工程として、前記pMISFET領域を選択的にエッチングする深さを、前記第1のpMISFET領域と前記第2のpMISFET領域で異なる深さに設定したことを特徴とする請求項1記載の半導体装置の製造方法。発明が解決しようとする課題は、1つのチップ内において、高駆動性が求められるpMISFET及び高信頼性が求められるpMISFETの両方を形成することのできる半導体装置の製造方法を提供することにある。本発明の一態様に係わる半導体装置の製造方法は、Si基板上のウエルに素子分離領域を設けることによって、第1のpMISFET領域,第2のpMISFET領域,及びnMISFET領域を形成する工程と、前記第2のpMISFET領域及びnMISFET領域を覆う第1のマスクを形成する工程と、前記第1のマスクを用いて、前記第1のpMISFET領域を選択的にエッチングすることにより該領域のSiチャネルを挟む関係でリセスを形成した後、該リセス内に前記第1のpMISFET領域のSiチャネルに対して第1の圧縮歪みを与える第1のSiGe層を埋め込み形成する工程と、前記第1のマスクを除去した後に、前記第1のpMISFET領域及びnMISFET領域を覆う第2のマスクを形成する工程と、前記第2のマスクを用いて、前記第2のpMISFET領域を選択的にエッチングすることにより該領域のSiチャネルを挟む関係でリセスを形成した後、該リセス内に前記第1のSiGe層とはGe濃度又は膜厚が異なり、前記第2のpMISFET領域のSiチャネルに対して前記第1の圧縮歪みとは大きさの異なる第2の圧縮歪みを与える第2のSiGe層を埋め込み形成する工程と、を含むことを特徴とする。本発明の実施形態によれば、1つのチップ内において、高駆動性が求められるpMISFET及び高信頼性が求められるpMISFETの両方を形成することができる。その結果、CMOSトランジスタの品質を向上させることができる。以下、本発明の詳細を図示の実施形態によって説明する。なお、以下の内容は、本発明の実施形態であって、本発明は以下の内容に限られるものではない。第1の実施形態図1は、本発明の第1の実施形態に係わる半導体装置の概略構成を示す断面図である。Si基板100の表面部ウエルに素子分離絶縁膜110が形成され、この素子分離絶縁膜110で囲まれた第1のpMISFET領域121、第2のpMISFET領域122及びnMISFET領域123が形成されている。pMISFET領域121,122には、ゲート絶縁膜130を介してゲート電極301,302がそれぞれ形成され、更にゲート電極301,302をマスクにソース/ドレイン領域を形成することによりpチャネルMISトランジスタがそれぞれ形成されている。nMISFET領域123には、ゲート絶縁膜130を介してゲート電極303が形成され、更にゲート電極303をマスクにソース/ドレイン領域を形成することにより、nMISトランジスタが形成されている。第1のpMISFET領域121では、Siチャネルを挟むソース/ドレイン領域に第1のSiGeB膜321が形成されている。このSiGeB膜321は、Siチャネルに圧縮歪みを与えるSiGe層にp型不純物としてのBをドープしたものであり、これによりpMISトランジスタの移動度が向上するようになっている。第2のpMISFET領域122にも同様に、Siチャネルを挟むソース/ドレイン領域に第2のSiGeB膜322が形成されている。このSiGeB膜322もSiGeB膜321と同様に、Siチャネルに圧縮歪みを与えることとなり、これによりpMISトランジスタの移動度が向上するようになっている。第1のpMISFET領域121に形成される第1のSiGeB膜321と第2のpMISFET領域122に形成される第2のSiGeB膜322とは、Ge濃度が異なる。従って、第1及び第2のpMISFET領域121,122の各Siチャネルが受ける応力は異なるものとなる。具体的には、第1のpMISFET領域121のSiチャネルが受ける圧縮応力は、第2のpMISFET領域122のSiチャネルが受ける圧縮応力より大きい。このため、第1のpMISFET領域121のSiチャネルに対する歪み量は、第2のpMISFET領域122のSiチャネルに対する歪み量に比べて大きくなる。従って、第1のpMISFET領域121は高い駆動性を要する素子の形成に適し、第2のpMISFET領域122は高い信頼性を要する素子の形成に適している。次に、図2~図4を参照して本実施形態の半導体装置の製造方法について説明する。まず、図2aに示すように、表面部のウエルに素子分離絶縁膜110が形成されたSi基板100を準備する。この素子分離絶縁膜110によって、第1のpMISFET領域121、第2のpMISFET領域122及びnMISFET領域123が形成されている。続いて、低圧化学気相成長LPCVD法を用いて、ゲート絶縁膜130を全面に形成する。ゲート絶縁膜130の材料は、例えば、シリコン酸化膜SiO2、シリコン酸窒化膜SiON、高誘電率ゲート絶縁膜Hi-kであり、厚さは2nmである。続いて、LPCVD法を用いて、ポリシリコン膜140を全面に形成する。ポリシリコン膜140の厚さは100nmである。続いて、リソグラフィ技術を用いて、nMISFET領域123を覆うレジストパターン210を形成する。その後、イオン注入技術を用いて、第1のpMISFET領域121及び第2のpMISFET領域122のポリシリコン膜140にボロンBを注入する。このBの注入により、図2bに示すように、pMISFET領域121,122上にpポリシリコン膜141が形成される。続いて、ウェットエッチングを用いてレジストパターン210を除去する。次いで、図2cに示すように、リソグラフィ技術を用いて、第1のpMISFET領域121及び第2のpMISFET領域122を覆うレジストパターン220を形成する。続いて、このレジストパターン220をマスクに用いて、ポリシリコン膜140にリンPを注入する。このPの注入により、図2dに示すように、nMISFET領域123上にnポリシリコン膜142が形成される。続いて、ウェットエッチングを用いてレジストパターン220を除去する。次いで、図3eに示すように、LPCVD法を用いて、ハードマスク160を全面に形成する。ハードマスク160は、例えばTEOS及びシリコンナイトライドSiNを含む複合膜であり、TEOSの厚さは40nm、SiNの厚さは60nmである。続いて、リソグラフィ技術を用いて、レジストからなる第1のゲート電極パターン231、第2のゲート電極パター232及び第3のゲート電極パターン233をハードマスク160上に形成する。次いで、図3fに示すように、反応性イオンエッチングRIEを用いて、第1のゲート電極301、第2のゲート電極302及び第3のゲート電極303を形成する。続いて、ウェットエッチングを用いて、第1のゲート電極パターン231、第2のゲート電極パターン232及び第3のゲート電極パターン233を除去する。次いで、図3gに示すように、LPCVD法を用いて側壁膜となる薄膜170を形成する。この薄膜170の材料は、例えばTEOSであって、厚さは40nmである。薄膜170として、TEOSの代わりにSiNを用いることも可能である。続いて、リソグラフィ技術を用いて、第2のpMISFET領域122及びnMISFET領域123を覆うレジストパターン240を形成する。次いで、図3hに示すように、RIEを用いて薄膜170をエッチングすることにより、第1のpMISFET領域121では薄膜170をゲート電極301の側壁のみに残す。即ち、第1のpMISFET領域121のゲート側部に側壁膜171を形成する。続いて、ウェットエッチングを用いて、第1のpMISFET領域121にSiチャネルを挟んだリセス181を形成する。リセス181の深さは、例えば60nmである。次いで、図4iに示すように、LPCVD法を用いて、リセス181に第1のSiGeB膜321を成長形成する。この第1のSiGeB膜321の厚さは60nmで、Ge濃度は20である。SiGeB膜321中のBはp型不純物として機能するものであり、B以外の不純物をドープしても良い。次いで、図4jに示すように、ウェットエッチングを用いて薄膜170及び側壁膜171を除去した後に、LPCVD法を用いて側壁膜となる薄膜190を形成する。この薄膜190の材料は、例えばTEOSであって、厚さは40nmである。続いて、リソグラフィによって、第1のpMISFET領域121及びnMISFET領域123を覆うレジストパターン250を形成する。次いで、図4kに示すように、RIEを用いて薄膜190をエッチングすることにより、ゲート電極302の側壁のみに薄膜190を残す。即ち、第2のpMISFET領域122のゲート側部に側壁膜191を形成する。続いて、ウェットエッチングを用いて、第2のpMISFET領域122にSiチャネルを挟んだリセス182を形成する。リセス182の深さは、例えば60nmである。なお、リセス181とリセス182の深さは異なっていても良い。次いで、図4lに示すように、LPCVD法を用いて、リセス182に第2のSiGeB膜322を成長形成する。第2のSiGeB膜322の厚さは60nmで、Ge濃度は15である。即ち、第2のSiGeB膜322は第1のSiGeB膜321に比してGe濃度が低いものとなっている。これ以降は、ウェットエッチングを用いて薄膜190及び側壁膜191を除去することにより、前記図1に示す構造の半導体装置が得られることになる。このように本実施形態によれば、第1のpMISFET領域121に形成される第1のSiGeB膜321と第2のpFET領域122に形成される第2のSiGeB膜322とのGe濃度を異ならせ、第1のpMISFET領域121に対する歪み量を第2のpMISFET領域122に対する歪み量に比べて大きくしている。従って、第1のpMISFET領域121のトランジスタは高い駆動性を有し、第2のpMISFET領域122のトランジスタは高い信頼性を有する。即ち、高い駆動性を有するpMISFET及び高い信頼性を有するpMISFETを1つのチップ内に形成することができる。このため、CMOSトランジスタの品質を向上させることができる。なお、Siチャネルの歪み量は、これを挟むSiGeB膜のGe濃度に依存するが、SiGeB膜の厚さにも関係する。SiGeB膜の厚さが厚いほど歪みは大きくなる。従って、図5に示すように第1のpMISFET領域121と第2のpMISFET領域122でリセス181,182の深さを変え、第1のSiGeB膜321を第2のSiGeB膜322よりも厚く形成することにより、第1のpMISFET領域121に対するSiチャネル歪みをより大きくすることができる。このような構成であっても、第1のpMISFET領域121に対する歪み量を第2のpMISFET領域122に対する歪み量に比べて大きくすることができ、第1の実施形態と同様の効果が得られる。第2の実施形態図6は、本発明の第2の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。本実施形態が先に説明した第1の実施形態と異なる点は、各々のpMISFET領域における素子分離絶縁膜の面積である。即ち、図7abに示すように、第1のpMISFET領域121と第2のpMISFET領域122では素子分離絶縁膜110の面積が異なっている。第1のpMISFET領域121で素子分離絶縁膜110の面積が大きくなっており、その結果として、第1のpMISFET領域121は第2のpMISFET領域122よりも面積が小さくなっている。ここで、MISFET領域と素子分離領域を含む1セル領域内で、該セル領域の全体面積に対して基板Siが露出している面積の割合をSi開口率と定義する。SiGeの成長に際しては、Si開口率によってGe濃度が変化する。図8は、Si開口率と成長されるSiGe層の中のGe濃度との関係を示す特性図である。Si開口率が小さいほどGe濃度が高くなっているのが分かる。これは、1mm×1mmの領域で計算したものであり、Si開口率は、Si開口率=Si開口領域面積/Si開口領域SiO2領域面積と定義した。また、不純物としてBをドープした場合も同様の結果が得られた。なお、図6では第1のpMISFET領域121と第2のpMISFET領域122とが近接配置されているが、実際のデバイスではこれらは十分に離れて配置されているため、前記図8に示すような関係が成り立つことになる。このように、第1のpMISFET領域121のSi開口率を第2のpMISFET領域122のそれよりも小さくすることによって、第1のpMISFET領域121に形成されるSiGe層321のGe濃度を高くして、第1のpMISFET領域121におけるSiチャネルの歪み量を大きくすることができる。そしてこの場合、第1及び第2のpMISFET領域121,122で別々にSiGe層を成長する必要はなく、同時にSiGe層を成長することができるので、プロセスの簡略化をはかることができる。なお、Si開口率を変える方法としては、pMISFET領域の面積を変えるだけではなく、次のような方法が考えられる。図9は、ゲート電極の大きさを変えることによりSi開口率を変えたものである。図9aは第1のpMISFET領域121、図9bは第2のpMISFET領域122を示している。第1のpMISFET領域121においてゲート電極301のゲート長を第2のpMISFET領域122におけるそれよりも長くすることにより、第1のpMISFET領域121におけるSi開口率を第2のpMISFET領域122のそれよりも小さくすることができる。図10は、pMISFET形成領域のゲート長方向の長さXとゲート幅方向の長さWを変えたものである。図10aは第1のpMISFET領域121、図10bは第2のpMISFET領域122を示している。第1のpMISFET領域121においてW×Xを第2のpMISFET領域122におけるそれよりも小さくすることにより、第1のpMISFET領域121におけるSi開口率を第2のpMISFET領域122のそれよりも小さくすることができる。図11は、pMISFET形成領域の面積やゲート長を変えることなく、Si開口率を変える方法である。図11aは第1のpMISFET領域121、図11bは第2のpMISFET領域122を示している。一般に、MISFET領域の周囲には回路に寄与しない領域510素子分離絶縁膜と同じSiO2等の絶縁膜が存在する。第1のpMISFET領域121においてはそのままであるが、第2のpMISFET領域122においては、回路に寄与しない領域510の一部511をエッチングすることにより下地の基板Siを露出させる。これにより、第1のpMISFET領域121を含む1セル領域におけるSi開口率を第2のpMISFET領域122を含む1セル領域のそれよりも小さくすることができる。なお、Si開口率はMISFET形成領域又は1セル領域で検討したが、実際のデバイスでは、高速性が要求される素子と高信頼性が要求される素子とは別の領域に、それぞれ複数個配置されることが多い。従って、素子群が配置される領域全体に対してSiが露出する割合をSi開口率と定義し、高速性が要求される素子群が配置される領域全体と、高信頼性が要求される素子群が配置される領域全体とでSi開口率を変えるようにしても良い。次に、本実施形態の半導体装置の製造方法について、図12を参照して説明する。この例は、前記図7に示すように、pMISFET領域の面積を変えて2つのpMISFET領域121,122においてSi開口率を変えるようにした方法である。まず、先の第1の実施形態と同様に、Si基板100に素子分離絶縁膜110を形成し、第1のpMISFET領域121,第2のpMISFET領域122,及びnMISFET領域123のそれぞれにゲート絶縁膜130を介してゲート電極301,302,303を形成する。ここまでの工程は、前記図2a~図3fと同様である。但し、pMISFET領域121,122で素子分離絶縁膜110の大きさ異なっている。即ち、前記図7abに示すように、第1のpMISFET領域121の方が第2のpMISFET領域122よりも面積が小さくなっている。これにより、第1のpMISFET領域121は、第2のpMISFET領域122よりもSi開口率が小さくなっている。本実施形態では、前記図3fに示す工程に続いて、図12aに示すように、LPCVD法を用いて側壁膜となる薄膜170を形成した後、リソグラフィ技術を用いて、nMISFET領域105を覆うレジストパターン260を形成する。次いで、図12bに示すように、RIEを用いて薄膜170をエッチングすることにより、薄膜170をゲート電極301,302の側壁のみに残す。即ち、第1のpMISFET領域121のゲート側部に第1の側壁膜171を形成し、第2のpMISFET領域122のゲート側部に第2の側壁膜172を形成する。次いで、図12cに示すように、ウェットエッチングを用いて、第1のpMISFET領域121にリセス581を形成し、同時に第2のpMISFET領域122にリセス583を形成する。ここで、リセス581,582の深さは共に60nmである。なお、リセス181とリセス182の深さは異なっていても良い。次いで、図12dに示すように、LPCVD法を用いて、リセス581に第1のSiGeB膜321を、リセス582に第2のSiGeB膜322を成長形成する。ここで、第1のPMISFET領域121は第2のpMISFET領域122よりSi開口率が小さいので、第1のSiGeB膜321は第2のSiGeB膜322に比べて、Ge濃度及びB濃度が大きくなる。次いで、ウェットエッチングを用いて、第1の側壁膜171及び第2の側壁膜172及び薄膜170を除去することにより、前記図6に示す構造が得られる。このように本実施形態によれば、2つのpMISFET領域121,122におけるSi開口率の違いを利用することによって、第1のpMISFET領域121におけるSiGeB膜321のGe濃度を第2のpMISFET領域122におけるそれよりも高くすることができる。従って、同一チップ内の第1のpMISFET領域121に対する歪み量を第2のpMISFET領域122に対する歪み量に比べて大きくすることができ、第1の実施形態と同様の効果が得られる。さらに、第1のpMISFET領域121と第2のpMISFET領域122を別々にマスクする必要がないため、マスクプロセスが少なくなり、プロセスの簡略化をはかることができる利点もある。変形例なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、SiGe層の一例としてSiGeB膜を用いたが、SiGeB膜の代わりにSiGeC膜を用いても良い。つまり、SiGe層は勿論のこと、SiGeに不純物をドープしたものを用いることができる。また、実施形態ではSiGeにおけるGe濃度を変えることにより、第1及び第2のpMISFET領域でSiチャネルが受ける歪み量を変えるようにしたが、SiGe層の厚さを変えることによっても歪み量を変えることができる。具体的には、SiGe層の厚さが大きくなるほど歪みを大きくすることができる。従って、第1及のpMISFET領域でSiのエッチング深さを大きく、第2のpMISFET領域でSiのエッチング深さを浅くしておくことにより、第1のpMISFET領域に高駆動性のトランジスタを、第2のpMISFET領域に高信頼性のトランジスタを形成することができる。また、実施形態ではpMISFET領域に関して説明したが、本発明はnMISFET領域に対してSiチャネルを挟んでCドープSiを形成した場合にも,Cの濃度を変えることにより同様の効果を得ることが可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。"