往路入力端子に一端が接続された第1往路システムバスと、前記往路入力端子に一端が接続された第2往路システムバスと、前記第2往路システムバスに設置された往路データ保持手段と、前記第1往路システムバスの他端と前記第2往路システムバスの他端とのいずれか一方を往路出力端子に接続する往路切り替え手段と、復路入力端子に一端が接続された第1復路システムバスと、前記復路入力端子に一端が接続された第2復路システムバスと、前記第2復路システムバスに設置された復路データ保持手段と、前記第1復路システムバスの他端と前記第2復路システムバスの他端とのいずれか一方を復路出力端子に接続する復路切り替え手段と、を有するバス回路と、前記第1往路システムバスの他端が前記往路出力端子に接続し且つ前記第1復路システムバスの他端が前記復路出力端子に接続した第1接続状態と、前記第2往路システムバスの他端が前記往路出力端子に接続し且つ前記第2復路システムバスの他端が前記復路出力端子に接続した第2接続状態と、のいずれか一方の設定状態が記憶された記憶手段と、前記設定状態に基づいて、前記往路切り替え手段および前記復路切り替え手段を前記第1接続状態或いは前記第2接続状態となるように制御する制御手段と、を備えることを特徴とする半導体装置。第2往路入力端子に一端が接続された第3往路システムバスと、前記第2往路入力端子に一端が接続された第4往路システムバスと、前記第4往路システムバスに設置された第2往路データ保持手段と、前記第3往路システムバスの他端と前記第4往路システムバスの他端とのいずれか一方を第2往路出力端子に接続する第2往路切り替え手段と、第2復路入力端子に一端が接続された第3復路システムバスと、前記第2復路入力端子に一端が接続された第4復路システムバスと、前記第4復路システムバスに設置された第2復路データ保持手段と、前記第3復路システムバスの他端と前記第4復路システムバスの他端とのいずれか一方を第2復路出力端子に接続する第2復路切り替え手段と、を有する第2バス回路をさらに備え、前記記憶手段は、前記第3往路システムバスの他端が前記第2往路出力端子に接続し且つ前記第3復路システムバスの他端が前記第2復路出力端子に接続した第3接続状態と、前記第4往路システムバスの他端が前記第2往路出力端子に接続し且つ前記第4復路システムバスの他端が前記第2復路出力端子に接続した第4接続状態と、のいずれか一方の第2設定状態をさらに記憶し、前記制御手段は、前記第2設定状態に基づいて、前記第2往路切り替え手段および前記第2復路切り替え手段を前記第3接続状態或いは前記第4接続状態となるように制御することを特徴とする請求項1に記載の半導体装置。前記第2往路システムバスに前記往路データ保持手段の出力が入力される往路データ第2保持手段と、前記第2復路システムバスに前記復路データ保持手段の出力が入力される復路データ第2保持手段と、をさらに備えることを特徴とする請求項1に記載の半導体装置。前記第2往路システムバスに前記往路データ保持手段からのアドレス信号のアドレスをインクリメントするアドレスインクリメント手段をさらに備えることを特徴とする請求項1に記載の半導体装置。前記第2往路システムバスに前記往路データ第2保持手段からのアドレス信号のアドレスをインクリメントするアドレスインクリメント手段をさらに備えることを特徴とする請求項3に記載の半導体装置。前記往路出力端子は前記第2往路入力端子に接続され、前記復路入力端子は前記第2復路出力端子に接続されていることを特徴とする請求項2に記載の半導体装置。前記往路入力端子および前記復路出力端子それぞれに接続されたマスターと、前記往路出力端子および前記復路入力端子それぞれに接続されたスレーブと、をさらに備えることを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。前記第2往路入力端子および前記第2復路出力端子それぞれに接続された第2マスターと、前記第2往路出力端子および前記第2復路入力端子それぞれに接続された第2スレーブと、をさらに備えることを特徴とする請求項2に記載の半導体装置。前記往路入力端子および前記復路出力端子それぞれに接続されたマスターと、前記第2往路出力端子および前記第2復路入力端子それぞれに接続されたスレーブと、をさらに備えることを特徴とする請求項6に記載の半導体装置。前記マスターおよび前記スレーブは、前記記憶手段、前記制御手段、NANDコントローラ、DRAMコントローラ、およびSATAコントローラのいずれか2つであることを特徴とする請求項7または9に記載の半導体装置。しかしながら、タイミングパス遅延の修正のためにシステムバスのハードウェア設計の変更を行うと、システムバスのハードウェア設計とインプリメンテーションの間でイタレーションが発生してしまい、タイミングパス遅延を所定のタイミング範囲内に収束させるまでに時間およびコストが増大するという問題があった。本発明の一つの実施形態は、タイミングクロージャを容易にする半導体装置を提供することを目的とする。本発明の一つの実施形態の半導体装置は、往路入力端子に一端が接続された第1往路システムバスと、前記往路入力端子に一端が接続された第2往路システムバスと、前記第2往路システムバスに設置された往路データ保持手段と、前記第1往路システムバスの他端と前記第2往路システムバスの他端とのいずれか一方を往路出力端子に接続する往路切り替え手段と、復路入力端子に一端が接続された第1復路システムバスと、前記復路入力端子に一端が接続された第2復路システムバスと、前記第2復路システムバスに設置された復路データ保持手段と、前記第1復路システムバスの他端と前記第2復路システムバスの他端とのいずれか一方を復路出力端子に接続する復路切り替え手段と、を有するバス回路を備える。実施形態の半導体装置は、前記第1往路システムバスの他端が前記往路出力端子に接続し且つ前記第1復路システムバスの他端が前記復路出力端子に接続した第1接続状態と、前記第2往路システムバスの他端が前記往路出力端子に接続し且つ前記第2復路システムバスの他端が前記復路出力端子に接続した第2接続状態と、のいずれか一方の設定状態が記憶された記憶手段と、前記設定状態に基づいて、前記往路切り替え手段および前記復路切り替え手段を前記第1接続状態或いは前記第2接続状態となるように制御する制御手段と、を備える。以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。第1の実施形態図1は、第1の実施形態にかかる半導体装置100の構成を示す図である。半導体装置100は、システムバスブリッジ回路1、CPU7、およびROM8を備えている。さらに、システムバスブリッジ回路1の往路入力端子11cおよび復路出力端子12dにはマスター5が接続されており、システムバスブリッジ回路1の往路出力端子11dおよび復路入力端子12cにはスレーブ6が接続されている。即ち、マスター5とスレーブ6はシステムバスブリッジ回路1を介して、1対1に接続されている。マスター5、スレーブ6、およびシステムバスブリッジ回路1は同一のクロック信号で同期しており、マスター5とスレーブ6はシステムバスブリッジ回路1を介して所定のサイクル動作周波数での信号の送受信を実行する。往路入力端子11c、往路出力端子11d、復路入力端子12c、および復路出力端子12dには、システムバスを介してデータ信号、アドレス信号、リクエスト信号などの制御信号等が同時並列的に流れる。システムバスブリッジ回路1の往路入力端子11cには、システムバス11aの一端とシステムバス11bの一端が接続されている。システムバス11bの途中にはフリップフロップレジスタなどから構成されたデータ保持回路31が備えられている。システムバス11aの他端とシステムバス11bの他端はそれぞれシステムバス切り替え機能回路21に接続されている。システムバス切り替え機能回路21はシステムバス切り替え用レジスタ制御回路4により制御され、システムバス11aの他端を往路出力端子11dに接続した第1接続状態とシステムバス11bの他端を往路出力端子11dに接続した第2接続状態との間を切り替える。システムバスブリッジ回路1の復路入力端子12cには、システムバス12aの一端とシステムバス12bの一端が接続されている。システムバス12bの途中にはフリップフロップレジスタなどから構成されたデータ保持回路32が備えられている。システムバス12aの他端とシステムバス12bの他端はそれぞれシステムバス切り替え機能回路22に接続されている。システムバス切り替え機能回路22はシステムバス切り替え用レジスタ制御回路4により制御され、システムバス12aの他端を復路出力端子12dに接続した第1接続状態とシステムバス12bの他端を復路出力端子12dに接続した第2接続状態との間を切り替える。従って、例えば、システムバス11aおよびシステムバス11bはアドレス信号線やリクエスト信号線などの制御信号線およびデータ信号線であり、システムバス12aおよびシステムバス12bはレスポンス信号線などの制御信号線およびデータ信号線である。記憶手段であるROM8には、上記した第1接続状態と第2接続状態のいずれか一方の接続状態が設定状態としてあらかじめ記憶されている。CPU7は、ROM8の設定状態に基づいて、システムバス切り替え用レジスタ制御回路4を介してシステムバス切り替え機能回路21および22を切り替える。即ち、システムバス11aの他端を往路出力端子11dに接続し且つシステムバス12aの他端を復路出力端子12dに接続した第1接続状態と、システムバス11bの他端を往路出力端子11dに接続し且つシステムバス12bの他端を復路出力端子12dに接続した第2接続状態との間を切り替える。図1のシステムバスブリッジ回路1を含む半導体装置100においては、システムバス11aおよび12aのタイミングパス遅延配線遅延とセル遅延の合計値が所定のタイミング範囲内であった場合は、システムバス11aおよび12aを用いた経路を選択し、所定のタイミング範囲内より長い場合は、システムバス11bおよび12bを用いたデータ保持回路31および32を介した経路を選択する。これにより、タイミングパス遅延を所定のタイミング範囲内に収束させるタイミングクロージャが可能となる。従来のSoCSystemonChip設計フローは、図2に示すように、ハードウェア設計ステップS11、物理合成ステップS12、そしてタイミング解析ステップS13に進む。タイミング解析ステップS13においては、図4に示すように、サイクル1でマスターから出力されたデータD1が、サイクル2の立ち上がりエッジの時点を含んだ許容時間幅にスレーブに入力されるか否か図5が解析される。許容時間幅はエッジ前のセットアップタイムとエッジ後のホールドタイムとを合わせた時間幅であり、図4は、サイクル2の立ち上がりエッジを含む許容時間幅にスレーブにデータD1が入力された場合ステップS13:OKを示し、図5は、タイミングパス遅延により許容時間幅にスレーブにデータD1が到着しなかった場合ステップS13:NGを示す。データが1サイクル以内に到着した場合ステップS13:OKは終了であるが、許容時間幅にスレーブにデータD1が到着しなかった場合ステップS13:NGは、従来ハードウェア設計ステップS11に戻って設計を修正する必要があり、時間とコストがかかっていた。本実施形態においては、システムバスブリッジ回路1を使用することにより、SoC設計フローを図3に示したように簡素化短縮化が可能となる。即ち、ハードウェア設計ステップS21、物理合成ステップS22と進み、タイミング解析ステップS23においては、システムバス11aの他端を往路出力端子11dに接続し且つシステムバス12aの他端を復路出力端子12dに接続した第1接続状態でタイミング解析を実行する。その結果、図4に示すように、サイクル1でマスター5から出力されたデータD1が、サイクル2の立ち上がりエッジの時点を含んだ許容時間幅にスレーブ6に入力された場合ステップS23:OKは、第1接続状態のままとする。しかし、タイミングパス遅延によりサイクル2の立ち上がりエッジの時点を含んだ許容時間幅にスレーブ6にデータD1が到着しなかった場合ステップS23:NGは、システムバスを切り替えてステップS24、システムバス11bの他端を往路出力端子11dに接続し且つシステムバス12bの他端を復路出力端子12dに接続した第2接続状態にする。その結果、図6に示すように、サイクル1でマスター5から出力されたデータD1は、サイクル2の立ち上がりエッジの時点を含んだ許容時間幅にデータ保持回路31に入力され、サイクル2でデータ保持回路31から出力される。サイクル2でデータ保持回路31から出力されたデータD1は、サイクル3の立ち上がりエッジの時点を含んだ許容時間幅にスレーブ6に到着し、クロック同期する構成要素間における1サイクルでのデータ転送が可能となる。タイミング解析ステップS23の結果に基づいて、最適なシステムバスの接続状態上記した、第1接続状態または第2接続状態がシステムバス切り替え用レジスタ制御回路4の設定を記述したファームウェアとしてROM8に書き込まれている。従って、ステップS24のシステムバスの切り替えは、具体的には図7に示すようなシーケンスとなる。まず、書き込まれたファームウェアは、ROM8からシステムバス切り替え用レジスタ制御回路4の設定としてCPU7により読み出されるステップS31。CPU7は、読み出した設定をシステムバス切り替え用レジスタ制御回路4に設定するステップS32。これによりシステムバス切り替え用レジスタ制御回路4は、システムバス切り替え機能回路21および22を切り替えてシステムバスを切り替える。本実施形態にかかるシステムバスブリッジ回路1は、例えば、図15に示すSSDSolidStateDriveにおいて使用することができる。図15は、SSDの構成例を示すブロック図である。図示するように、SSD2は、パーソナルコンピュータなどのホスト装置にSATAインタフェースなどの通信規格で接続され、ホスト装置の外部メモリとして機能する。SSD2は、ホスト装置から書き込み要求されたデータを記憶する不揮発性メモリであるNANDフラッシュメモリ3と、ホスト装置とNANDフラッシュメモリ3との間のデータ転送を制御する転送コントローラとしてのSSDコントローラ80と、SSDコントローラ80によりデータ転送のためのバッファ領域として使用される揮発性メモリであるDRAM74と、を備えている。なお、DRAM74は必須ではなく、SSDコントローラ80内部に設けたSRAM図示せずなどの揮発性メモリをバッファ領域として使用してもよい。SSDコントローラ80は、システムバス70を備えており、システムバス70には、SSDコントローラ80全体を制御するCPU7、NANDフラッシュメモリ3に記憶された各管理プログラムファームウエアをブートするブート用プログラムなどが格納されたROM8、DRAM74に対するリード/ライト制御を実行するDRAMコントローラ71、SATAインタフェースを介してホスト装置との間でデータを送受信するSATAコントローラSATAインタフェースコントローラ72、ECCエラー訂正回路73、およびNANDフラッシュメモリ3を制御するNANDコントローラ75が接続されている。図15のシステムバス70に接続されたこれらの構成要素のいずれの2つでも、図1のマスター5およびスレーブ6として選択可能である。例えば、図15のCPU7が図1のマスター5、図15のNANDコントローラ75が図1のスレーブ6となっていて、その間の図15のシステムバス70として図1のシステムバスブリッジ回路1が機能する。図15に示したシステムバス70は抽象化されたものであり、実際はシステムバス70に接続された2つの構成要素間は図1のシステムバスブリッジ回路1などによりマスター5およびスレーブ6が1対1になるように物理的に接続されている。マスター5およびスレーブ6としてどのような構成要素の組を選択したとしても、図1のCPU7およびROM8が実行するシステムバスの切り替えのシーケンスは、図15のCPU7およびROM8が実行する。従って、図1に示した半導体装置100の構成は、図8に示すように複数のシステムバスブリッジ回路0、1...Nを介して、複数のマスター50、51...5Nおよび複数のスレーブ60、61...6Nを備えた、複数のマスター-スレーブの組からなる半導体装置101に拡張することができる。以上説明したように、本実施形態においてはマスターとスレーブをデータ信号、制御信号等を送受信するために構成されたシステムバスで接続したシステムにおいて、マスターとスレーブ間のシステムバスのタイミングパス遅延が所定のサイクルよりも長い場合、データ保持回路を介した経路に切り替えることで、所定サイクル内のタイミングパス遅延となるシステムバスブリッジ回路を用いる。これにより、システムバスのハードウェア設計反復を低減し、タイミングクロージャのTATTurnAroundTimeの短縮が可能となる。第2の実施形態タイミングパス遅延が、動作周波数の1サイクルより大きく2サイクル以下の場合は、第1の実施形態で説明したようにシステムバス上にデータ保持回路が1つあればよいが、タイミングパス遅延が2サイクルより大きくなると対応できなくなる。その場合は、第1の実施形態の図1で示したシステムバスブリッジ回路1を直列に複数接続し、図9に示すようにシステムバスブリッジ回路1-1および1-2を備えるようにすればよい。図9に示した構成においては、マスター5-スレーブ6間のタイミングパス遅延が動作周波数の1サイクルより大きく2サイクル以下の場合は、システムバスブリッジ回路1-1あるいは1-2のいずれか一方でデータ保持回路を備えたシステムバスの往路及び復路を選択すればよい。タイミングパス遅延が動作周波数の2サイクルより大きく3サイクル以下の場合は、システムバスブリッジ回路1-1および1-2の両方でデータ保持回路を備えたシステムバスの往路及び復路を選択する。タイミングパス遅延が動作周波数の3サイクルより大きくなる場合は、システムバスブリッジ回路の直列段数をさらに増やせばよい。複数直列したシステムバスブリッジ回路を介したマスター51-スレーブ61の組を含んだ複数のマスター-スレーブの組からなる構成の一例を図10に示す。また、2サイクルより大きいタイミングパス遅延に対しては、図11に示すように、1つのシステムバスブリッジ回路が備える往路のシステムバス11bの途中に二つのデータ保持回路31-1、31-2を直列して配置し、復路のシステムバス12bの途中にも二つのデータ保持回路32-1、32-2を直列して配置した構成にしてシステムバスの切り替えが可能な構成にしてもよい。第3の実施形態マスター-スレーブ間のデータ転送については、1つのデータ送信毎に送達確認ACKを受け取るシングル転送の場合と連続したアドレスのデータを連続転送するバースト転送の場合がある。第1の実施形態で示したシステムバスブリッジ回路1においてバースト転送をそのまま実行すると、スループットの低下を招く。これを抑制するため本実施形態においては、図12の半導体装置200に示すように、システムバスブリッジ回路1のデータ保持回路31のスレーブ6側のシステムバス11b上にアドレス先読み機能を備えたアドレスインクリメント回路9をさらに設ける。システムバスブリッジ回路1は、上述したように1つ以上のデータ保持回路を直列に接続することでパイプライン化されている。アドレスインクリメント回路9には、データ保持回路の直列段数をパイプライン段数信号として入力することでパイプライン化に対応させる。図12の半導体装置200の動作の一例を、図13に示す信号のタイミングチャートを用いて説明する。ここではタイミングパス遅延の存在により、システムバス11bおよびシステムバス12bが選択されているとする。マスター5からシステムバスブリッジ回路1へは、往路入力端子11cに図13のマスターOutputのリクエスト信号、アドレス信号、バーストorシングル信号が送信される。リクエスト信号としてはリードリクエスト読み出し要求を示すR_REQが送られ、アドレス信号としては読み出しアドレスが送られる。バーストorシングル信号ではデータ転送形式がバースト転送かシングル転送かが示されるが、この例ではこの読み出し要求がバースト読み出しであることを示すBSTが送られる。システムバスブリッジ回路1からマスター5へは、復路出力端子12dに図13のバスブリッジからマスターへのOutputのレスポンス信号およびデータ信号が送信される。この例では、マスターOutputのアドレス信号のA0がサイクル1で送られたものの、次のサイクル2ではバスブリッジからマスターへのOutputのデータ信号にはアドレスA0に対応するデータD0は送信されておらず、レスポンス信号にはNRNoResponseが送られている。システムバスブリッジ回路1からスレーブ6へは、往路出力端子11dに図13のバスブリッジからスレーブへのOutputのリクエスト信号、アドレス信号、バーストorシングル信号が送信される。これらの信号は、データ保持回路31の出力がアドレスインクリメント回路9を経た出力である。データ保持回路31を経ているので1サイクルタイミングが遅れてサイクル2以降、マスターOutputのリクエスト信号およびバーストorシングル信号と全く同じ信号系列がリクエスト信号およびバーストorシングル信号から送信される。しかし、アドレス信号は、サイクル2でA0を送信した次のサイクル以降はアドレスインクリメント回路9によるアドレス先読み機能によりアドレスがインクリメントされ、A1A2A3と自動的にアドレス先読み指示がスレーブ6へ送信される。これに応じて、スレーブ6はシステムバスブリッジ回路1へ復路入力端子12cから図13のスレーブOutputのレスポンス信号およびデータ信号を送信する。具体的には、レスポンス信号はサイクル3からRResponseを送り続け、同時にデータ信号はサイクル3からD0D1D2D3と求められたデータを連続送信する。スレーブOutputのレスポンス信号、データ信号は、データ保持回路32を経て1サイクル後のサイクル4からバスブリッジからマスターへのOutputのレスポンス信号およびデータ信号としてそのままマスター5に返信される。アドレスインクリメント回路9は、この例で示したバースト転送のときのみアドレスインクリメントを実行するようにしてもよいし、バースト転送、シングル転送を問わず自動的にアドレスインクリメントを実行するようにしてもよい。以上説明したように、半導体装置200のシステムバスブリッジ回路1によりタイミングパス遅延のタイミングクロージャを実行した上でバースト転送における投機的なアドレス先読みも可能となる。また、図12に示した半導体装置200の構成は、図14に示すように複数のシステムバスブリッジ回路0、1...Nを介して、複数のマスター50、51...5Nおよび複数のスレーブ60、61...6Nを備えた、複数のマスター-スレーブの組からなる半導体装置201に拡張することができる。さらに、図14のシステムバスブリッジ回路Nは2つのデータ保持回路31N-1および31N-2を備えているので、アドレスインクリメント回路9Nのアドレスインクリメントは図12のアドレスインクリメント回路9の倍の2アドレス分とすればよい。なお、第2及び第3の実施形態において説明した、マスター5-スレーブ6の組、および複数のマスター50、51...5Nおよび複数のスレーブ60、61...6Nからなる複数のマスター-スレーブの組としては、例えば図15のシステムバス70に接続された構成要素のいずれの2つを選択してもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。