"第1のトランジスタと、第2のトランジスタと、容量素子と、を含む複数のメモリセルを有し、前記第1のトランジスタは、第1のチャネル形成領域と、前記第1のチャネル形成領域上に設けられた第1のゲート絶縁層と、前記第1のチャネル形成領域と重畳して、前記第1のゲート絶縁層上に設けられた第1のゲート電極と、前記第1のチャネル形成領域と電気的に接続する第1のソース電極及び第1のドレイン電極と、を含み、前記第2のトランジスタは、第2のチャネル形成領域と、前記第2のチャネル形成領域と接するオフセット領域と、を有する酸化物半導体層と、前記酸化物半導体層と電気的に接続する第2のソース電極及び第2のドレイン電極と、前記第2のチャネル形成領域と重畳して設けられた第2のゲート電極と、前記酸化物半導体層と、前記第2のゲート電極と、の間に設けられた第2のゲート絶縁層と、を含み、前記第1のゲート電極と、前記第2のソース電極と、前記容量素子の一方の電極と、は、電気的に接続される半導体装置。第1のトランジスタと、第2のトランジスタと、容量素子と、を含む複数のメモリセルを有し、前記第1のトランジスタは、第1のチャネル形成領域と、前記第1のチャネル形成領域上に設けられた第1のゲート絶縁層と、前記第1のチャネル形成領域と重畳して、前記第1のゲート絶縁層上に設けられた第1のゲート電極と、前記第1のチャネル形成領域と電気的に接続する第1のソース電極及び第1のドレイン電極と、を含み、前記第2のトランジスタは、第2のソース電極及び第2のドレイン電極と、前記第2のソース電極及び前記第2のドレイン電極上に設けられ、第2のチャネル形成領域と、前記第2のチャネル形成領域と接するオフセット領域と、を有する酸化物半導体層と、前記酸化物半導体層上に設けられた第2のゲート絶縁層と、前記第2のチャネル形成領域と重畳して、前記第2のゲート絶縁層上に設けられた第2のゲート電極と、を含み、前記第1のゲート電極と、前記第2のソース電極と、前記容量素子の一方の電極と、は電気的に接続され、前記第1のトランジスタと、前記第2のトランジスタと、は少なくとも一部が重畳して設けられる半導体装置。第1のトランジスタと、第2のトランジスタと、容量素子と、を含む複数のメモリセルを有し、前記第1のトランジスタは、第1のチャネル形成領域と、前記第1のチャネル形成領域上に設けられた第1のゲート絶縁層と、前記第1のチャネル形成領域と重畳して、前記第1のゲート絶縁層上に設けられた第1のゲート電極と、前記第1のチャネル形成領域と電気的に接続する第1のソース電極及び第1のドレイン電極と、を含み、前記第2のトランジスタは、第2のチャネル形成領域と、前記第2のチャネル形成領域と接するオフセット領域を有する酸化物半導体層と、前記酸化物半導体層上に設けられた第2のソース電極及び第2のドレイン電極と、前記第2のソース電極、前記第2のドレイン電極、及び前記酸化物半導体層を覆う第2のゲート絶縁層と、前記第2のチャネル形成領域と重畳して、前記第2のゲート絶縁層上に設けられた第2のゲート電極と、を含み、前記第1のゲート電極と、前記第2のソース電極と、前記容量素子の一方の電極と、は電気的に接続され、前記第1のトランジスタと、前記第2のトランジスタと、は少なくとも一部が重畳して設けられる半導体装置。前記第1のチャネル形成領域は、シリコンを含んで構成される請求項1乃至3のいずれか一に記載の半導体装置。前記第2のトランジスタとして、マルチゲート構造のトランジスタを用いる請求項1乃至4のいずれか一に記載の半導体装置。上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。開示する発明では、高純度化された酸化物半導体を用いて半導体装置を構成する。高純度化された酸化物半導体を用いて構成したトランジスタは、リーク電流が極めて小さいため、長期間にわたって情報を保持することが可能である。本発明の一態様の半導体装置は、第1のトランジスタと、第2のトランジスタと、容量素子と、を含む複数のメモリセルを有し、第1のトランジスタは、第1のチャネル形成領域と、第1のチャネル形成領域上に設けられた第1のゲート絶縁層と、第1のチャネル形成領域と重畳して、第1のゲート絶縁層上に設けられた第1のゲート電極と、第1のチャネル形成領域と電気的に接続する第1のソース電極及び第1のドレイン電極と、を含み、第2のトランジスタは、第2のチャネル形成領域と、第2のチャネル形成領域と接するオフセット領域と、を有する酸化物半導体層と、酸化物半導体層と電気的に接続する第2のソース電極及び第2のドレイン電極と、第2のチャネル形成領域と重畳して設けられた第2のゲート電極と、酸化物半導体層と、第2のゲート電極と、の間に設けられた第2のゲート絶縁層と、を含み、第1のゲート電極と、第2のソース電極と、容量素子の一方の電極と、は、電気的に接続される半導体装置である。また、本発明の一態様の半導体装置は、第1のトランジスタと、第2のトランジスタと、容量素子と、を含む複数のメモリセルを有し、第1のトランジスタは、第1のチャネル形成領域と、第1のチャネル形成領域上に設けられた第1のゲート絶縁層と、第1のチャネル形成領域と重畳して、第1のゲート絶縁層上に設けられた第1のゲート電極と、第1のチャネル形成領域と電気的に接続する第1のソース電極及び第1のドレイン電極と、を含み、第2のトランジスタは、第2のソース電極及び第2のドレイン電極と、第2のソース電極及び第2のドレイン電極上に設けられ、第2のチャネル形成領域と、第2のチャネル形成領域と接するオフセット領域と、を有する酸化物半導体層と、酸化物半導体層上に設けられた第2のゲート絶縁層と、第2のチャネル形成領域と重畳して、第2のゲート絶縁層上に設けられた第2のゲート電極と、を含み、第1のゲート電極と、第2のソース電極と、容量素子の一方の電極と、は電気的に接続され、第1のトランジスタと、第2のトランジスタと、は少なくとも一部が重畳して設けられる半導体装置である。また、本発明の一態様の半導体装置は、第1のトランジスタと、第2のトランジスタと、容量素子と、を含む複数のメモリセルを有し、第1のトランジスタは、第1のチャネル形成領域と、第1のチャネル形成領域上に設けられた第1のゲート絶縁層と、第1のチャネル形成領域と重畳して、第1のゲート絶縁層上に設けられた第1のゲート電極と、第1のチャネル形成領域と電気的に接続する第1のソース電極及び第1のドレイン電極と、を含み、第2のトランジスタは、第2のチャネル形成領域と、第2のチャネル形成領域と接するオフセット領域を有する酸化物半導体層と、酸化物半導体層上に設けられた第2のソース電極及び第2のドレイン電極と、第2のソース電極、第2のドレイン電極、及び酸化物半導体層を覆う第2のゲート絶縁層と、第2のチャネル形成領域と重畳して、第2のゲート絶縁層上に設けられた第2のゲート電極と、を含み、第1のゲート電極と、第2のソース電極と、容量素子の一方の電極と、は電気的に接続され、第1のトランジスタと、第2のトランジスタと、は少なくとも一部が重畳して設けられる半導体装置である。また、上述の半導体装置において、第1のチャネル形成領域は、シリコンを含んで構成されるのが好ましい。また、上述の半導体装置において、第2のトランジスタとして、マルチゲート構造のトランジスタを用いても良い。なお、本明細書等において、オフセット領域とは、半導体層において、ゲート電極と重なる領域チャネル形成領域と、ソース電極又はドレイン電極と重なる領域と、の間の領域を示す。すなわち、オフセット領域とは、半導体層において、ソース電極、ドレイン電極、およびゲート電極のいずれとも重畳しない領域ということもできる。該オフセット領域は抵抗領域として機能するため、半導体層にオフセット領域を設けることで、トランジスタのオフ電流を低減することができる。また、本明細書等において上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。なお、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。酸化物半導体を用いたトランジスタはオフ電流が小さく、さらに、酸化物半導体層にオフセット領域を設けることで、さらにオフ電流を小さくすることが可能である。したがって、このトランジスタを用いることにより極めて長期にわたり記憶内容を保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。また、本発明の一態様に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、浮遊ゲートへの電子の注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、本発明の一態様に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタをオン状態かオフ状態にすることによって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。また、酸化物半導体以外の材料を用いたトランジスタであって、十分な高速動作が可能なトランジスタを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用いたトランジスタ十分な高速動作が可能なトランジスタと、酸化物半導体を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する実施の形態及び実施例において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、本発明の一態様に係る半導体装置の構成およびその作製方法について、図1乃至図6を参照して説明する。半導体装置の断面構成および平面構成図1は、半導体装置の構成の一例である。図1Aには、半導体装置の断面を、図1Bには、半導体装置の平面を、それぞれ示す。ここで、図1Aは、図1BのA1-A2およびB1-B2における断面に相当する。図1Aおよび図1Bに示す半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有するものである。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、インジウムリン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ162に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。図1におけるトランジスタ160は、半導体材料例えば、シリコンなどを含む基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物領域120と、不純物領域120に接する金属化合物領域124と、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極110と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。トランジスタ160の金属化合物領域124の一部には、電極126が接続されている。ここで、電極126は、トランジスタ160のソース電極やドレイン電極として機能する。また、基板100上にはトランジスタ160を囲むように素子分離絶縁層106が設けられており、金属化合物領域124上に絶縁層128が設けられている。なお、高集積化を実現するためには、図1に示すようにトランジスタ160がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲート電極110の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域120を設けても良い。図1におけるトランジスタ162は、絶縁層128上に設けられたソース電極またはドレイン電極142a、およびドレイン電極またはソース電極142bと、ソース電極142aおよびドレイン電極142bと電気的に接続されている酸化物半導体層144と、ソース電極142a、ドレイン電極142bおよび酸化物半導体層144を覆うゲート絶縁層146と、ゲート絶縁層146上に酸化物半導体層144の一部と重畳するように設けられたゲート電極148aと、を有する。酸化物半導体層144は、ゲート電極148aと重畳するチャネル形成領域と、該チャネル形成領域と接するオフセット領域と、を有する。酸化物半導体層144において、オフセット領域とは、ソース電極142a、ドレイン電極142b及びゲート電極148aのいずれとも重畳しない領域である。ここで、酸化物半導体層144は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層144では、ドナーやアクセプタに由来するキャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができる。図1における容量素子164は、ソース電極142a、酸化物半導体層144、ゲート絶縁層146、および電極148b、で構成される。すなわち、ソース電極142aは、容量素子164の一方の電極として機能し、電極148bは、容量素子164の他方の電極として機能することになる。図1の容量素子164では、酸化物半導体層144、およびゲート絶縁層146を積層させることにより、ソース電極142aと、電極148bとの間の絶縁性を十分に確保することができる。なお、酸化物半導体層144を有しない構成の容量素子164を採用しても良い。本実施の形態では、トランジスタ160と、トランジスタ162とが、少なくとも一部が重畳するように設けられている。また、容量素子164が、トランジスタ160と重畳するように設けられている。例えば、容量素子164の電極148bは、トランジスタ160のゲート電極110と少なくとも一部が重畳して設けられている。このような、平面レイアウトを採用することにより、高集積化が可能である。なお、トランジスタ162および容量素子164において、ソース電極142a、およびドレイン電極142bの端部は、テーパー形状であることが好ましい。ソース電極142a、ドレイン電極142bの端部をテーパー形状とすることにより、酸化物半導体層144の被覆性が向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、30°以上60°以下とする。なお、テーパー角とは、テーパー形状を有する層例えば、ソース電極142aを、その断面基板の表面と直交する面に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。トランジスタ162および容量素子164の上には絶縁層151が設けられており、絶縁層151上には絶縁層152が設けられている。そして、ゲート絶縁層146、絶縁層151、絶縁層152などに形成された開口には、電極154が設けられ、絶縁層152上には、電極154と接続する配線156が形成される。配線156は、メモリセルの一と他のメモリセルとを電気的に接続する。なお、図1では電極126および電極154を用いて、金属化合物領域124、ドレイン電極142b、および配線156を接続しているが、開示する発明はこれに限定されない。例えば、ドレイン電極142bを直接、金属化合物領域124に接触させても良い。または、配線156を直接、ドレイン電極142bに接触させても良い。なお、図1において、金属化合物領域124とドレイン電極142bを接続する電極126と、ドレイン電極142bと配線156を接続する電極154とは重畳して配置されている。つまり、トランジスタ160のソース電極やドレイン電極として機能する電極126と、トランジスタ162のドレイン電極142bと、が接する領域は、トランジスタ162のドレイン電極142bと、電極154が接する領域と重なっている。このようなレイアウトを採用することで、高集積化を図ることができる。半導体装置の作製方法次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ160の作製方法について図2および図3を参照して説明し、その後、上部のトランジスタ162および容量素子164の作製方法について図4および図5を参照して説明する。下部のトランジスタの作製方法まず、半導体材料を含む基板100を用意する図2A参照。半導体材料を含む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般にSOI基板は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。つまり、SOI基板が有する半導体層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。なお、半導体材料を含む基板100として、特に、シリコンなどの単結晶半導体基板を用いると、半導体装置の読み出し動作を高速化することができるため好適である。基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成する図2A参照。保護層102としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。基板100に含まれる半導体材料がシリコンの場合、n型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われていない領域露出している領域の、基板100の一部を除去する。これにより他の半導体領域と分離された半導体領域104が形成される図2B参照。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次に、半導体領域104を覆うように絶縁層を形成し、半導体領域104に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する図2C参照。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、CMP化学的機械的研磨などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁層106の形成後には、上記保護層102を除去する。ここで、CMP処理とは、被加工物の表面化学的機械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー研磨剤を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、被加工物の表面を、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。なお、素子分離絶縁層106の形成方法として、絶縁層を選択的に除去する方法の他、酸素を打ち込むことにより絶縁性の領域を形成する方法などを用いることもできる。次に、半導体領域104の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域104表面の熱処理熱酸化処理や熱窒化処理などによって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層108、ゲート電極110を形成する図2C参照。次に、半導体領域104にリンPやヒ素Asなどを添加して、チャネル形成領域116および不純物領域120を形成する図2D参照。なお、ここではn型トランジスタを形成するためにリンやヒ素を添加しているが、p型トランジスタを形成する場合には、硼素BやアルミニウムAlなどの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。なお、ゲート電極110の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。次に、ゲート電極110、不純物領域120等を覆うように金属層122を形成する図3A参照。当該金属層122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層122は、半導体領域104を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。次に、熱処理を施して、上記金属層122と半導体領域104を構成する半導体材料とを反応させる。これにより、不純物領域120に接する金属化合物領域124が形成される図3A参照。なお、ゲート電極110として多結晶シリコンなどを用いる場合には、ゲート電極110の金属層122と接触する部分にも、金属化合物領域が形成されることになる。上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域124を形成した後には、金属層122は除去する。次に、金属化合物領域124の一部と接する領域に、電極126を形成する図3B参照。電極126は、例えば、導電材料を含む層を形成した後に、当該層を選択的にエッチングすることで形成される。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。次に、上述の工程により形成された各構成を覆うように、絶縁層128を形成する図3C参照。絶縁層128は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層128に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層128には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層128は、ポリイミド、アクリル樹脂等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層128の単層構造としているが、開示する発明の一態様はこれに限定されない。2層以上の積層構造としても良い。なお、電極126は、絶縁層128を形成した後に、絶縁層128に金属化合物領域124にまで達する開口を形成し、当該開口を埋め込むように形成することも可能である。この場合、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここでは金属化合物領域124との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。以上により、半導体材料を含む基板100を用いたトランジスタ160が形成される図3C参照。このようなトランジスタ160は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。その後、トランジスタ162および容量素子164の形成前の処理として、絶縁層128にCMP処理を施して、ゲート電極110および電極126の上面を露出させる図3D参照。ゲート電極110および電極126の上面を露出させる処理としては、CMP処理の他にエッチング処理などを適用することも可能であるが、トランジスタ162の特性を向上させるために、絶縁層128の表面は可能な限り平坦にしておくことが望ましい。なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。上部のトランジスタの作製方法次に、ゲート電極110、電極126、絶縁層128などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極142aおよびドレイン電極142bを形成する図4A参照。導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極142a、およびドレイン電極142bへの加工が容易であるというメリットがある。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ化合物ITOと略記する場合がある、酸化インジウム酸化亜鉛化合物、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。導電層のエッチングは、形成されるソース電極142a、およびドレイン電極142bの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。ソース電極142aおよびドレイン電極142bの端部をテーパー形状となるようにエッチングすることにより、後に形成される酸化物半導体層144およびゲート絶縁層146の被覆性を向上し、段切れを防止することができる。上部のトランジスタのチャネル長Lは、ゲート電極148aのチャネル長方向キャリアが流れる方向の幅によって決定される。また、オフセット領域のチャネル長方向の幅オフセット幅は、ソース電極142aおよびドレイン電極142bの下端部の間隔と、ゲート電極148aのチャネル長方向の幅と、によって決定される。なお、ソース電極142aおよびドレイン電極142bの下端部の間隔が25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、微細化することが可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。なお、絶縁層128の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、PVD法やCVD法などを用いて形成することができる。次に、ソース電極142aおよびドレイン電極142bを覆うように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層144を形成する図4B参照。酸化物半導体層は、少なくともIn、Ga、Sn及びZnから選ばれた一種以上の元素を含有する。例えば、四元系金属酸化物であるIn-Sn-Ga-Zn-O系や、三元系金属酸化物であるIn-Ga-Zn-O系、In-Sn-Zn-O系、In-Al-Zn-O系、Sn-Ga-Zn-O系、Al-Ga-Zn-O系、Sn-Al-Zn-O系や、二元系金属酸化物であるIn-Zn-O系、In-Ga-O系、Sn-Zn-O系、Al-Zn-O系、Zn-Mg-O系、Sn-Mg-O系、In-Mg-O系や、In-O系、Sn-O系、Zn-O系などを用いて形成することができる。また、上記酸化物半導体にInとGaとSnとZn以外の元素、例えばSiO2を含ませてもよい。中でも、In-Ga-Zn-O系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。In-Ga-Zn-O系の酸化物半導体材料の代表例としては、InGaO3ZnOmm>0で表記されるものがある。また、Gaに代えてMの表記を用い、InMO3ZnOmm>0のように表記される酸化物半導体材料がある。ここで、Mは、ガリウムGa、アルミニウムAl、鉄Fe、ニッケルNi、マンガンMn、コバルトCoなどから選ばれた一の金属元素または複数の金属元素を示す。例えば、Mとしては、Ga、GaおよびAl、GaおよびFe、GaおよびNi、GaおよびMn、GaおよびCoなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。また、酸化物半導体層としてIn-Zn-O系の材料を用いる場合、該酸化物半導体層をスパッタ法で作製するためのターゲットとしては、原子数比で、In:Zn=50:1~1:2モル数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル数比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=15:1~1.5:1モル数比に換算するとIn2O3:ZnO=15:2~3:4とする。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。本実施の形態では、非晶質構造の酸化物半導体層を、In-Ga-Zn-O系のターゲットを用いるスパッタ法により形成することとする。ターゲット中の金属酸化物の相対密度は80以上、好ましくは95以上、さらに好ましくは99.9以上である。相対密度の高いターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。酸化物半導体層の形成雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または、希ガス代表的にはアルゴンと酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度1ppm以下望ましくは濃度10ppb以下にまで除去された高純度ガス雰囲気を用いるのが好適である。酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が100°C以上550°C未満、好ましくは200°C以上400°C以下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度は、室温25°C±10°Cとしてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。酸化物半導体層の形成条件としては、例えば、被処理物とターゲットとの間との距離が170mm、圧力が0.4Pa、直流DC電力が0.5kW、雰囲気が酸素酸素100雰囲気、またはアルゴンアルゴン100雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流DC電源を用いると、ごみ成膜時に形成される粉状の物質などを低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層の厚さは、1nm以上50nm以下、好ましくは1nm以上30nm以下、より好ましくは1nm以上10nm以下とする。このような厚さの酸化物半導体層を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面例えば絶縁層128の表面の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタは、スパッタターゲットにイオンを衝突させる方法を指すが、逆に、被処理物の処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。その後、酸化物半導体層に対して、熱処理第1の熱処理を行うことが望ましい。この第1の熱処理によって酸化物半導体層中の、水素水や水酸基を有する化合物を含むを除去することができる。第1の熱処理の温度は、例えば、300°C以上550°C未満、または400°C以上500°C以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。なお、不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。ところで、上述の熱処理第1の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。次に、酸化物半導体層144に接するゲート絶縁層146を形成し、その後、ゲート絶縁層146上において酸化物半導体層144の一部と重畳する領域にゲート電極148aを、また、ソース電極142aと重畳する領域に電極148bを形成する図4C参照。ゲート絶縁層146は、CVD法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケート、窒素が添加されたハフニウムアルミネート、酸化ガリウムなどを含むように形成するのが好適である。ゲート絶縁層146は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート、窒素が添加されたハフニウムシリケート、窒素が添加されたハフニウムアルミネート、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、脱水化または脱水素化処理後の酸化物半導体層144に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。上述のように、第1の熱処理及び第2の熱処理を適用することで、酸化物半導体層144を、その主成分以外の不純物が極力含まれないように高純度化することができる。ゲート電極148aおよび電極148bは、ゲート絶縁層146上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極148aおよび電極148bとなる導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極142aおよびドレイン電極142bの場合と同様であり、これらの記載を参酌することができる。なお、ゲート電極148aのチャネル長方向の幅は、酸化物半導体層144において、ソース電極142aとチャネル形成領域の間と、ドレイン電極142bとチャネル形成領域との間と、の少なくとも一に、オフセット領域が形成されるように、適宜設定するものとする。なお、ソース電極側のオフセット領域LOFF_Sのオフセット幅と、ドレイン電極側のオフセット領域LOFF_Dのオフセット幅と、は必ずしも一致するものではないが、トランジスタ162と、別のトランジスタ162との間においてLOFF_Sのオフセット幅とLOFF_Dのオフセット幅との合計の値は一定となる。LOFF_SまたはLOFF_Dのオフセット幅は、少なくとも0nmよりも大きい必要があり、2μm以下であるのが好ましい。オフセット領域は、ゲート電極の電界の影響を受けない、または受けにくい抵抗領域として機能するため、トランジスタ162のオフ電流をさらに低減する上で効果的である。なお、オフセット領域は、少なくともソース電極142a側に設けられていることが好ましい。ソース電極142a側にオフセット領域を設けることで、ソース電極142aとトランジスタ160のゲート電極110が電気的に接続される部位フローティングゲート部と、トランジスタ162のゲート電極148aとの間の寄生容量を低減することができる。その結果、書き込みまたは読み出し動作時にトランジスタ162のゲート電極148aがフローティングゲート部の電位に及ぼす影響が減り、安定した動作が可能な半導体装置とすることができる。容量素子用の電極となる電極148bは、トランジスタ160のゲート電極110の少なくとも一部が重畳するように形成するのが好ましい。このような構成を適用することで、回路面積を十分に縮小することができるためである。次に、ゲート絶縁層146、ゲート電極148aおよび電極148b上に、絶縁層151および絶縁層152を形成する図5A参照。絶縁層151および絶縁層152は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ガリウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層151や絶縁層152には、誘電率の低い材料や、誘電率の低い構造多孔性の構造などを用いることが望ましい。絶縁層151や絶縁層152の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層151と絶縁層152の積層構造としているが、本発明の一態様はこれに限定されない。トランジスタ162および容量素子164上の絶縁層は、1層としても良いし、3層以上の積層構造としても良い。また、絶縁層を設けない構成とすることも可能である。なお、上記絶縁層152は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層152を形成することで、半導体装置を微細化した場合などにおいても、絶縁層152上に、電極や配線などを好適に形成することができるためである。なお、絶縁層152の平坦化は、CMP処理などの方法を用いて行うことができる。次に、ゲート絶縁層146、絶縁層151、絶縁層152に、ドレイン電極142bにまで達する開口153を形成する図5B参照。当該開口153の形成は、マスクなどを用いた選択的なエッチングにより行われる。ここで、上記の開口153は、電極126と重畳する領域に形成することが望ましい。このような領域に開口153を形成することで、電極のコンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。その後、上記開口153に電極154を形成し、絶縁層152上に電極154に接する配線156を形成する図5C参照。電極154は、例えば、開口153を含む領域にPVD法やCVD法などを用いて導電層を形成した後、エッチング処理やCMP処理といった方法を用いて、上記導電層の一部を除去することにより形成することができる。より具体的には、例えば、開口153を含む領域にPVD法によりチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口153に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここではドレイン電極142bとの接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。なお、上記導電層の一部を除去して電極154を形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口153を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口153に埋め込むようにタングステン膜を形成する場合には、その後のCMP処理によって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、電極154を含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。配線156は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極142aまたはドレイン電極142bなどと同様である。以上により、高純度化された酸化物半導体層144を用いたトランジスタ162、および容量素子164が完成する図5C参照。本実施の形態において示すトランジスタ162では、酸化物半導体層144が高純度化されているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度1×1014/cm3程度と比較して、十分に小さい値例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満をとる。そして、これにより、オフ電流が十分に小さくなる。このように高純度化され、真性化された酸化物半導体層144を用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。さらに、酸化物半導体は、エネルギーギャップが3.0eV~3.5eVと大きく熱励起キャリアが極めて少ないこともあり、酸化物半導体を用いたトランジスタ162は、高温環境下でも特性の劣化を起こさず、且つオフ電流を極めて低く保つことが可能である。特に、トランジスタ162の酸化物半導体層144においてオフセット領域を設けることは、トランジスタ162のオフ電流をさらに低減する上で効果的である。変形例次に、本実施の形態の半導体装置の他の構成について、図6を参照して説明する。半導体装置の断面構成および平面構成図6Aには、半導体装置の断面を、図6Bには、半導体装置の平面を、それぞれ示す。ここで、図6Aは、図6BのC1-C2およびD1-D2における断面に相当する。図6Aおよび図6Bに示される半導体装置は、図1で示した半導体装置と同様に、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ262を有するものである。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の材料とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料例えば、単結晶シリコンを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。図6における半導体装置と、図1における半導体装置とは、トランジスタ262が、酸化物半導体層244上に、第1のゲート電極148cと、第1のゲート電極148cと等電位が印加される第2のゲート電極148dと、を有するマルチゲート構造のトランジスタである点において相違する。図6において、トランジスタ262は、絶縁層128上に設けられたソース電極またはドレイン電極142a、およびドレイン電極またはソース電極142bと、ソース電極142aとドレイン電極142bとの間に設けられた電極142cと、ソース電極142a、電極142cおよびドレイン電極142bと電気的に接続されている酸化物半導体層244と、ソース電極142a、電極142c、ドレイン電極142bおよび酸化物半導体層244を覆うゲート絶縁層146と、ゲート絶縁層146上に酸化物半導体層244の一部と重畳するように設けられた第1のゲート電極148cおよび第2のゲート電極148dと、を有する。なお、電極142cは、必ずしも設けなくとも良い。酸化物半導体層244は、第1のゲート電極148cと重畳する第1のチャネル形成領域と、第2のゲート電極148dと重畳する第2のチャネル形成領域と、第1のチャネル形成領域または第2のチャネル形成領域とそれぞれ接するオフセット領域と、を有する。酸化物半導体層244において、オフセット領域とは、ソース電極142a、電極142c、ドレイン電極142b、第1のゲート電極148cおよび第2のゲート電極148dのいずれとも重畳しない領域である。図6に示すように、トランジスタ262の酸化物半導体層244においてオフセット領域を設けることで、オフセット領域が抵抗領域として機能し、トランジスタ262のオフ電流をより低減することができる。また、トランジスタ262をマルチゲート構造のトランジスタとすることで、トランジスタ262のオフ電流をさらに低減することができる。なお、トランジスタ262における電極142cは、ソース電極142aおよびドレイン電極142bと同様の工程で作製することができる。また、トランジスタ262における酸化物半導体層244は、トランジスタ162における酸化物半導体層144と同様の工程で作製することができる。また、トランジスタ262における第1のゲート電極148cおよび第2のゲート電極148dは、電極148bと同様の工程で作製することができる。トランジスタ262の作製工程の詳細は、トランジスタ162の作製工程を参酌することが可能である。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成およびその作製方法について、図7乃至図9を参照して説明する。半導体装置の断面構成および平面構成図7は、本実施の形態にかかる半導体装置の構成の一例である。図7Aには、半導体装置の断面を、図7Bには、半導体装置の平面を、それぞれ示す。ここで、図7Aは、図7BのE1-E2およびF1-F2における断面に相当する。図7Aおよび図7Bに示される半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ362を有するものである。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の材料とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料例えば、単結晶シリコンを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な材料をトランジスタ362に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。図7におけるトランジスタ160は、図1におけるトランジスタ160と同様である。すなわち、図7におけるトランジスタ160は、半導体材料例えば、シリコンなどを含む基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物領域120と、不純物領域120に接する金属化合物領域124と、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極110と、を有する。詳細については、実施の形態1を参酌できる。また、図7における容量素子164は、図1における容量素子164と同様である。すなわち、図7における容量素子164は、ソース電極142a、酸化物半導体層144、ゲート絶縁層146、電極148b、で構成される。ソース電極142aは、容量素子164の一方の電極として機能し、電極148bは、容量素子164の他方の電極として機能することになる。その他の詳細については、実施の形態1を参酌できる。図7におけるトランジスタ362と、図1におけるトランジスタ162との相違の一は、ソース電極142aおよびドレイン電極142bと、酸化物半導体層144と、の積層順である。すなわち、図7におけるトランジスタ362は、酸化物半導体層144と、酸化物半導体層144上に設けられたソース電極142aおよびドレイン電極142bと、ソース電極142a、ドレイン電極142bおよび酸化物半導体層144を覆うゲート絶縁層146と、酸化物半導体層144の一部を重畳してゲート絶縁層146上に設けられたゲート電極148aと、を有する。酸化物半導体層144は、ゲート電極148aと重畳するチャネル形成領域と、該チャネル形成領域と接するオフセット領域と、を有する。酸化物半導体層144において、オフセット領域とは、ソース電極142a、ドレイン電極142b及びゲート電極148aのいずれとも重畳しない領域である。なお、酸化物半導体層144は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。図1に示す半導体装置と同様に、図7に示す半導体装置は、トランジスタ362および容量素子164の上には絶縁層151が設けられており、絶縁層151上には絶縁層152が設けられている。そして、ゲート絶縁層146、絶縁層151、絶縁層152などに形成された開口には、電極154が設けられ、絶縁層152上には、電極154と接続する配線156が形成される。配線156は、メモリセルの一と他のメモリセルとを電気的に接続する。なお、図7では電極126および電極154を用いて、金属化合物領域124、ドレイン電極142b、および配線156を接続しているが、開示する発明はこれに限定されない。なお、図7において、金属化合物領域124とドレイン電極142bを接続する電極126と、ドレイン電極142bと配線156を接続する電極154とは重畳して配置されている。つまり、トランジスタ160のソース電極やドレイン電極として機能する電極126と、トランジスタ362のドレイン電極142bと、が接する領域は、トランジスタ362のドレイン電極142bと、電極154が接する領域と重なっている。このようなレイアウトを採用することで、高集積化を図ることができる。半導体装置の作製方法次に、上記半導体装置の作製方法の一例について説明する。なお、本実施の形態で示す半導体装置において下部のトランジスタ160は、実施の形態1と同様の工程で作製することが可能であり実施の形態1を参酌することができる。以下では、上部のトランジスタ362および容量素子164の作製方法について図8および図9を参照して説明する。上部のトランジスタの作製方法ゲート電極110、電極126、絶縁層128などの上に酸化物半導体層を形成し、該酸化物半導体層を選択的にエッチングして、酸化物半導体層144を形成する図8A参照。なお、酸化物半導体層144の材料および成膜条件等は、先の実施の形態1で示した材料および成膜条件を適用することができる。成膜した酸化物半導体層に対して、熱処理第1の熱処理を行うことが望ましい。この第1の熱処理によって酸化物半導体層中の、水素水や水酸基を有する化合物を含むを除去することができる。第1の熱処理の温度は、例えば、300°C以上550°C未満、または400°C以上500°C以下とする。酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次いで、酸化物半導体層144上に、導電層を形成し、該導電層を選択的にエッチングしてソース電極142aおよびドレイン電極142bを形成する図8B参照。ソース電極142aおよびドレイン電極142bを形成するための導電層の材料および成膜条件等は、実施の形態1を参酌することができる。導電層のエッチングは、形成されるソース電極142a、およびドレイン電極142bの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。ソース電極142aおよびドレイン電極142bの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層146の被覆性を向上し、段切れを防止することができる。次に、ソース電極142a、ドレイン電極142bおよび酸化物半導体層144を覆うゲート絶縁層146を形成し、その後、ゲート絶縁層146上において酸化物半導体層144の一部と重畳する領域にゲート電極148aを、また、ソース電極142aと重畳する領域に電極148bを形成する図8C参照。ゲート絶縁層146の材料および成膜条件等は、実施の形態1を参酌することができる。また、ゲート電極148aおよび電極148bを形成するための導電層の材料および成膜条件等は、実施の形態1を参酌することができる。ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、脱水化または脱水素化処理後の酸化物半導体層144に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。上述のように、第1の熱処理及び第2の熱処理を適用することで、酸化物半導体層144を、その主成分以外の不純物が極力含まれないように高純度化することができる。なお、ゲート電極148aのチャネル長方向の幅は、酸化物半導体層144において、ソース電極142aとチャネル形成領域の間と、ドレイン電極142bとチャネル形成領域との間と、の少なくとも一に、オフセット領域が形成されるように、適宜設定するものとする。なお、ソース電極側のオフセット領域LOFF_Sのオフセット幅と、ドレイン電極側のオフセット領域LOFF_Dのオフセット幅と、は必ずしも一致するものではないが、トランジスタ362と、別のトランジスタ362との間においてLOFF_Sのオフセット幅とLOFF_Dのオフセット幅との合計の値は一定となる。LOFF_SまたはLOFF_Dのオフセット幅は、少なくとも0nmよりも大きい必要があり、2μm以下であるのが好ましい。オフセット領域は、ゲート電極の電界の影響を受けない、または受けにくい抵抗領域として機能するため、トランジスタ362のオフ電流をさらに低減する上で効果的である。なお、オフセット領域は、少なくともソース電極142a側に設けられていることが好ましい。ソース電極142a側にオフセット領域を設けることで、ソース電極142aとトランジスタ160のゲート電極110が電気的に接続される部位フローティングゲート部と、トランジスタ362のゲート電極148aとの間の寄生容量を低減することができる。その結果、書き込みまたは読み出し動作時にトランジスタ362のゲート電極148aがフローティングゲート部の電位に及ぼす影響が減り、安定した動作が可能な半導体装置とすることができる。容量素子用の電極となる電極148bは、トランジスタ160のゲート電極110の少なくとも一部が重畳するように形成するのが好ましい。このような構成を適用することで、回路面積を十分に縮小することができるためである。次に、実施の形態1で、図5Aを用いて示した工程と同様に、ゲート絶縁層146、ゲート電極148aおよび電極148b上に、絶縁層151および絶縁層152を形成する図9A参照。次に、ゲート絶縁層146、絶縁層151、絶縁層152に、ドレイン電極142bにまで達する開口153を形成する図9B参照。当該開口153の形成は、マスクなどを用いた選択的なエッチングにより行われる。ここで、上記の開口153は、電極126と重畳する領域に形成することが望ましい。このような領域に開口153を形成することで、電極のコンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。その後、実施の形態1で、図5Cを用いて示した工程と同様に、上記開口153に電極154を形成し、絶縁層152上に電極154に接する配線156を形成する図9C参照。以上により、高純度化された酸化物半導体層144を用いたトランジスタ362、および容量素子164が完成する図9C参照。本実施の形態において示すトランジスタ362では、酸化物半導体層144が高純度化されているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度1×1014/cm3程度と比較して、十分に小さい値例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満をとる。そして、これにより、オフ電流が十分に小さくなる。このように高純度化され、真性化された酸化物半導体層144を用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。さらに、酸化物半導体は、エネルギーギャップが3.0eV~3.5eVと大きく熱励起キャリアが極めて少ないこともあり、酸化物半導体を用いたトランジスタ362は、高温環境下でも特性の劣化を起こさず、且つオフ電流を極めて低く保つことが可能である。特に、トランジスタ362の酸化物半導体層144においてオフセット領域を設けることは、トランジスタ362のオフ電流をさらに低減する上で効果的である。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作について、図10を参照して説明する。また、図10に示す回路図においては、図1に示す半導体装置の符号を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。図10A-1に示す半導体装置において、第1の配線1stLineとトランジスタ160のソース電極とは、電気的に接続され、第2の配線2ndLineとトランジスタ160のドレイン電極とは、電気的に接続されている。また、第3の配線3rdLineとトランジスタ162のソース電極またはドレイン電極の他方とは、電気的に接続され、第4の配線4thLineと、トランジスタ162のゲート電極とは、電気的に接続されている。そして、トランジスタ160のゲート電極と、トランジスタ162のソース電極またはドレイン電極の一方は、容量素子164の電極の一方と電気的に接続され、第5の配線5thLineと、容量素子164の電極の他方は電気的に接続されている。ここで、トランジスタ162には、例えば、上述の酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有しており、且つ、トランジスタ162の酸化物半導体層にはオフセット領域が設けられているため、さらにオフ電流を低減させることができる。このため、トランジスタ162をオフ状態とすることで、トランジスタ160のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子164を有することにより、トランジスタ160のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。なお、トランジスタ162に代えて、上述のトランジスタ262またはトランジスタ362を適用可能であることはいうまでもない。なお、トランジスタ160については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。また、図10Bに示すように、容量素子164を設けない構成とすることも可能である。図10A-1に示す半導体装置では、トランジスタ160のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。はじめに、情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位が、トランジスタ160のゲート電極、および容量素子164の一方の電極に与えられる。すなわち、トランジスタ160のゲート電極には、所定の電荷が与えられる書き込み。ここでは、異なる二つの電位を与える電荷以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHというのいずれかが第3の配線を通じて与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極に与えられた電荷が保持される保持。トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート電極の電荷は長時間にわたって保持される。次に、情報の読み出しについて説明する。第1の配線に所定の電位定電位を与えた状態で、第5の配線に適切な電位読み出し電位を与えると、トランジスタ160のゲート電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジスタ160をnチャネル型とすると、トランジスタ160のゲート電極にQHが与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲート電極にQLが与えられている場合の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値とは、トランジスタ160をオン状態とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ160のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、QHが与えられていた場合には、第5の配線の電位がV0>Vth_Hとなれば、トランジスタ160はオン状態となる。QLが与えられていた場合には、第5の配線の電位がV0<Vth_Lとなっても、トランジスタ160はオフ状態のままである。このため、第2の配線の電位を見ることで、保持されている情報を読み出すことができる。なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第5の配線に対して、トランジスタ160のゲート電極の状態にかかわらずトランジスタ160がオフ状態となるような電位、つまり、Vth_Hより小さい電位を与えればよい。または、ゲート電極の状態にかかわらずトランジスタ160がオン状態となるような電位、つまり、Vth_Lより大きい電位を第5の配線に与えればよい。次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位新たな情報に係る電位が、トランジスタ160のゲート電極および容量素子164に与えられる。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極は、新たな情報に係る電荷が与えられた状態となる。このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。なお、トランジスタ162のソース電極またはドレイン電極の一方は、トランジスタ160のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ162のソース電極またはドレイン電極の一方とトランジスタ160のゲート電極が電気的に接続される部位をフローティングゲート部FGと呼ぶ場合がある。トランジスタ162がオフの場合、当該フローティングゲート部FGは絶縁体中に埋設されたと見ることができ、フローティングゲート部FGには電荷が保持される。酸化物半導体を用いたトランジスタ162のオフ電流は、シリコン半導体などで形成されるトランジスタの10万分の1以下であるため、トランジスタ162のリークによる、フローティングゲート部FGに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ162により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。例えば、トランジスタ162の室温25°Cでのオフ電流が10zA1zAゼプトアンペアは1×10-21A以下であり、容量素子164の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜トンネル絶縁膜の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。図10A-1に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図10A-2のように考えることが可能である。つまり、図10A-2では、トランジスタ160および容量素子164が、それぞれ、抵抗および容量を含んで構成されると考えられる。R1およびC1は、それぞれ、容量素子164の抵抗値および容量値であり、抵抗値R1は、容量素子164を構成する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれ、トランジスタ160の抵抗値および容量値であり、抵抗値R2はトランジスタ160がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量の容量値に相当する。トランジスタ162がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値実効抵抗とも呼ぶをROSとすると、トランジスタ162のゲートリークが十分に小さい条件において、R1およびR2が、R1≧ROS、R2≧ROSを満たす場合には、電荷の保持期間情報の保持期間ということもできるは、主としてトランジスタ162のオフ電流によって決定されることになる。逆に、当該条件を満たさない場合には、トランジスタ162のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ162のオフ電流以外のリーク電流例えば、トランジスタ160のソース電極とゲート電極の間において生じるリーク電流等が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。一方で、C1とC2は、C1≧C2の関係を満たすことが望ましい。C1を大きくすることで、第5の配線によってフローティングゲート部FGの電位を制御する際に、第5の配線の電位を効率よくフローティングゲート部FGに与えることができるようになり、第5の配線に与える電位間例えば、読み出しの電位と、非読み出しの電位の電位差を低く抑えることができるためである。上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、R1およびR2は、トランジスタ160のゲート絶縁層や容量素子164の絶縁層によって決まる。C1およびC2についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。本実施の形態で示す半導体装置においては、フローティングゲート部FGが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のフローティングゲート部FGは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。また、高電界が不要であり、大型の周辺回路昇圧回路などが不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差の最大値は、2値1ビットの情報を書き込む場合、一つのメモリセルにおいて、5V以下、好ましくは3V以下とすることができる。容量素子164を構成する絶縁層の比誘電率εr1と、トランジスタ160を構成する絶縁層の比誘電率εr2とを異ならせる場合には、容量素子164を構成する絶縁層の面積S1と、トランジスタ160においてゲート容量を構成する絶縁層面積S2とが、2S2≧S1望ましくはS2≧S1を満たしつつ、C1≧C2を実現することが容易である。すなわち、容量素子164を構成する絶縁層の面積を小さくしつつ、C1≧C2を実現することが容易である。具体的には、例えば、容量素子164を構成する絶縁層においては、酸化ハフニウムなどのhigh-k材料でなる膜、または酸化ハフニウムなどのhigh-k材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεr1を10以上、好ましくは15以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εr2=3~4とすることができる。このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に3段階以上の情報を書き込む構成とすることで、2段階の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷QL、高電位を与える電荷QHに加え、他の電位を与える電荷Qを第1のトランジスタのゲート電極に与えることで、多値化を実現することができる。この場合、F2値セル面積の最小加工寸法比が十分に小さくならない回路構成を採用しても十分な記憶容量を確保することができる。なお、上記説明は、電子を多数キャリアとするn型トランジスタnチャネル型トランジスタを用いる場合についてのものであるが、n型トランジスタに代えて、正孔を多数キャリアとするp型トランジスタを用いることができるのはいうまでもない。以上のように、本実施の形態に係る半導体装置は高集積化に向いているが、開示する発明の一態様に係る配線の共通化、コンタクト領域の縮小などにより、さらに集積度を高めた半導体装置を提供することが可能である。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態4本実施の形態では、先の実施の形態において説明した半導体装置の応用例の一について説明する。具体的には、先の実施の形態において説明した半導体装置をマトリクス状に配列した半導体装置の一例について説明する。図11にm×nビットの記憶容量を有する半導体装置の回路図の一例を示す。なお、図11において、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に、_1、_2、_m、_n等を付すことで区別している。本発明の一態様に係る半導体装置は、m本mは2以上の整数の信号線Sと、m本のワード線WLと、n本nは2以上の整数のビット線BLと、k本kはn未満の自然数のソース線SLと、メモリセル1100が縦m個行×横n個列のマトリクス状に配置されたメモリセルアレイと、第1の駆動回路1111、第2の駆動回路1112、第3の駆動回路1113、第4の駆動回路1114といった周辺回路によって構成されている。ここで、メモリセル1100としては、先の実施の形態において説明した構成図10A-1に示す構成が適用される。各メモリセル1100は、第1のトランジスタ、第2のトランジスタ、容量素子をそれぞれ有している。各メモリセル1100において、第1のトランジスタのゲート電極と、第2のトランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続され、ソース線SLと、第1のトランジスタのソース電極ソース領域とは、電気的に接続されている。さらに、ビット線BLと、第2のトランジスタのソース電極またはドレイン電極の一方と、第1のトランジスタのドレイン電極とは電気的に接続され、ワード線WLと、容量素子の電極の他方と、は電気的に接続され、信号線Sと、第2のトランジスタのゲート電極とは電気的に接続されている。つまり、ソース線SLが、図10A-1に示す構成における第1の配線1stLineに、ビット線BLが第2の配線2ndLine及び第3の配線3rdLineに、信号線Sが第4の配線4thLineに、ワード線WLが第5の配線5thLineに相当する。また、図11に示すメモリセルアレイにおいて、ビット線BL、ソース線SL、ワード線WL、及び信号線Sはマトリクスを構成する。ビット線BLの一には、同じ列に配置されたm個のメモリセル1100が接続されている。また、ワード線WLの一、及び、信号線Sの一には、それぞれ同じ行に配置されたn個のメモリセル1100が接続されている。また、ソース線SLの本数は、ビット線BLの本数よりも少ないため、ソース線SLの一は、互いに異なる列のビット線BLに接続されたメモリセル1100を少なくとも含む複数のメモリセル1100と接続する必要がある。すなわち、ソース線SLの一には、j個jはm1以上m×n以下の整数のメモリセル1100が接続されている。なお、ソース線SLは、複数のビット線BLに対して一本の割合で配置されているすなわち、n/kが整数であるのが好ましく、この場合、各ソース線SLに接続されるメモリセル1100の数が等しいとすれば、ソース線SLの一には、m×n/k個のメモリセル1100が接続される。図11に示すメモリセルアレイのように、メモリセル1100の一と他のメモリセル1100とを接続するソース線SLの一を、互いに異なる列のビット線BLに接続されたメモリセル1100を少なくとも含む複数のメモリセル1100と接続する構成として、ソース線SLの本数をビット線BLの本数より少なくすることで、ソース線の数を十分に少なくすることができるため、半導体装置の集積度を向上させることができる。ビット線BLは、第1の駆動回路1111と電気的に接続されており、ソース線SLは、第2の駆動回路1112と電気的に接続されており、信号線Sは第3の駆動回路1113と電気的に接続されており、ワード線WLは、第4の駆動回路1114と電気的に接続されている。なお、ここでは、第1の駆動回路1111、第2の駆動回路1112、第3の駆動回路1113、第4の駆動回路1114は、それぞれ独立に設けているが、開示する発明はこれに限定されない。いずれか一、または複数の機能を有する駆動回路を用いても良い。次に、書き込み動作および読み出し動作について説明する。図12は、図11に示す半導体装置の書き込み動作および読出し動作のタイミングチャートの一例である。なお、ここでは、簡単のため、2行×2列のメモリセルアレイで構成される半導体装置の動作について説明するが、開示する発明はこれに限定されない。第1行目のメモリセル11001,1、およびメモリセル11001,2への書き込みを行う場合と、第1行目のメモリセル11001,1、およびメモリセル11001,2からの読み出しを行う場合について説明する。なお、以下では、メモリセル1,1へ書き込むデータを1とし、メモリセル1,2へ書き込むデータを0とする場合について説明する。はじめに、書き込みについて説明する。まず、第1行目の信号線S_1に電位V1を与え、1行目の第2のトランジスタをオン状態とする。また、第2行目の信号線S_2に電位0Vを与え、2行目の第2のトランジスタをオフ状態とする。また、第1列目のビット線BL_1に電位V2を与え、2列目のビット線BL_2には電位0Vを与える。その結果、メモリセル1,1のフローティングゲート部FGには電位V2が、メモリセル1,2のフローティングゲート部FGには電位0Vが与えられる。ここでは、電位V2は第1のトランジスタのしきい値より高い電位とする。そして、第1行目の信号線S_1の電位を0Vとして、1行目の第2のトランジスタをオフ状態とすることで、書き込みを終了する。なお、電位V2は、電位V1と同程度または電位V1以下とするのが好ましい。なお、書き込み動作の間、第1行目のワード線WL_1及び第2行目のワード線WL_2は電位0Vとしておく。また、書き込み終了時には、第1列目のビット線BL_1の電位を変化させる前に第1行目の信号線S_1を電位0Vとする。書き込み後において、メモリセルのしきい値は、データ0の場合にはVw0、データ1の場合にはVw1となる。ここで、メモリセルのしきい値とは、第1のトランジスタのソース電極とドレイン電極の間の抵抗状態が変化するときの、ワード線WLに接続される端子の電圧をいうものとする。なお、ここでは、Vw0>0>Vw1とする。次に、読み出しについて説明する。ここで、ビット線BLには、図13に示す読み出し回路が電気的に接続されているとする。まず、第1行目のワード線WL_1に電位0Vを与え、第2行目のワード線WL_2には電位VLを与える。電位VLはしきい値Vw1より低い電位とする。WL_1を電位0Vとすると、第1行目において、データ0が保持されているメモリセルの第1のトランジスタはオフ状態、データ1が保持されているメモリセルの第1のトランジスタはオン状態となる。ワード線WL_2を電位VLとすると、第2行目において、データ0、1のいずれが保持されているメモリセルであっても、第1のトランジスタはオフ状態となる。その結果、ビット線BL_1-ソース線SL間は、メモリセル1,1の第1のトランジスタがオン状態であるため低抵抗状態となり、ビット線BL_2-ソース線SL間は、メモリセル1,2の第1のトランジスタがオフ状態であるため、高抵抗状態となる。ビット線BL_1、ビット線BL_2に接続される読み出し回路は、ビット線の抵抗状態の違いから、データを読み出すことができる。なお、読み出し動作の間、信号線S_1には電位0Vを、信号線S_2には電位VLを与え、第2のトランジスタを全てオフ状態としておく。第1行目のフローティングゲート部FGの電位は0VまたはV2であるから、信号線S_1を電位0Vとすることで第2のトランジスタを全てオフ状態とすることができる。一方、2行目のフローティングゲート部FGの電位は、ワード線WL_2に電位VLが与えられると、書き込み直後の電位より低い電位となってしまう。これにより、第2のトランジスタがオン状態となることを防止するために、信号線S_2をワード線WL_2と同じ低電位電位VLとする。つまり、読み出しを行わない行では、信号線Sとワード線WLとを同じ電位電位VLとする。以上により、第2のトランジスタを全てオフ状態とすることができる。読み出し回路として、図13に示す回路を用いる場合の出力電位について説明する。図13に示す読出し回路では、ビット線BLは、リードイネーブル信号RE信号によって制御されるスイッチを介して、クロックドインバータ、および、電位V1を与えられた配線にダイオード接続されたトランジスタに接続される。また、ソース線SLには定電位例えば0Vを与えておく。ビット線BL_1-ソース線SL間は低抵抗であるため、クロックドインバータには低電位が入力され、出力D_1はHighとなる。ビット線BL_2-ソース線SL間は高抵抗であるため、クロックドインバータには高電位が入力され、出力D_2はLowとなる。動作電位は、例えば、V1=2V、V2=1.5V、VH=2V、VL=-2Vとすることができる。次に、上述の書き込み動作とは異なる書き込み動作について説明する。書き込むデータは上述の書き込み動作と同じとする。図14は、当該書き込み動作および読出し動作のタイミングチャートの一例である。図12に示すタイミングチャートを用いた書き込み1行目の書き込みでは、書き込み時のワード線WL_2の電位を電位0Vとしているため、例えばメモリセル2,1またはメモリセル2,2に書き込まれているデータがデータ1である場合には、ビット線BL_1とビット線BL_2間に定常電流が流れることになる。第1行目の書き込み時には、第2行目のメモリセルが有する第1のトランジスタがオン状態となり、ビット線BL_1とビット線BL_2が、ソース線を介して低抵抗で接続されるためである。図14に示す書き込み動作は、このような定常電流の発生を防止する方法である。まず、第1行目の信号線S_1に電位V1を与え、1行目の第2のトランジスタをオン状態とする。また、第2行目の信号線S_2に電位0Vを与え、2行目の第2のトランジスタをオフ状態とする。また、第1列目のビット線BL_1に電位V2を与え、2列目のビット線BL_2には電位0Vを与える。その結果、メモリセル1,1のフローティングゲート部FGには電位V2が、メモリセル1,2のフローティングゲート部FGには電位0Vが与えられる。ここでは、電位V2は第1のトランジスタのしきい値より高い電位とする。そして、第1行目の信号線S_1の電位を0Vとして、1行目の第2のトランジスタをオフ状態とすることで、書き込みを終了する。なお、書き込み動作の間、第1行目のワード線WL_1の電位は電位0Vに、第2行目のワード線WL_2の電位は電位VLとしておく。第2行目のワード線WL_2を電位VLとすることで、第2行目において、データ0、1のいずれが保持されているメモリセルであっても、第1のトランジスタはオフ状態となる。また、書き込み動作の間、ソース線SLには電位V2を与える。書き込みデータが全て0の場合には、ソース線には電位0Vを与えても構わない。また、書き込み終了時には、第1列目のビット線BL_1の電位を変化させる前に第1行目の信号線S_1を電位0Vとする。書き込み後において、メモリセルのしきい値は、データ0の場合にはVw0、データ1の場合にはVw1となる。ここでは、Vw0>0>Vw1とする。当該書き込み動作において、書き込みを行わない行この場合には第2行目のメモリセルの第1のトランジスタはオフ状態であるから、ビット線とソース線の間の定常電流が問題になるのは、書き込みを行う行のメモリセルのみである。書き込みを行う行のメモリセルにデータ0を書き込む場合には、該メモリセルが有する第1のトランジスタはオフ状態となるため、定常電流の問題は生じない。一方で、書き込みを行う行のメモリセルにデータ1を書き込む場合には、該メモリセルが有する第1のトランジスタはオン状態となるため、ソース線SLとビット線BLこの場合にはビット線BL_1との間に電位差が存在する場合には、定常電流が発生する。そこで、ソース線SLの電位を、ビット線BL_1の電位V2と同じとすることで、ビット線とソース線の間の定常電流を防止できる。以上のように、当該書き込み動作によって、書き込み時の定常電流の発生を防止できることがわかる。つまり、当該書き込み動作では、書き込み動作時の消費電力を十分に抑制することができる。なお、読み出し動作については、上述の読み出し動作と同様である。図11に示す半導体装置に、オフ電流が極めて小さい酸化物半導体を含む半導体装置を用いることにより、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。また、図11に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。そのため、図11に示す半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタをオン状態かオフ状態にすることによって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。さらに、図11に示す半導体装置では、メモリセル一個あたりの配線数を削減することができる。これにより、メモリセルの占有面積を低減し、半導体装置の単位面積あたりの記憶容量を増大することができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態5本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図15を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図15Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図15Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。図15Cは、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図15Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図15Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。図15Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。図15Fは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。本実施例では、オフセット領域を有するトランジスタと、オフセット領域を有しない、すなわち、半導体層の全ての領域がソース電極、ドレイン電極またはゲート電極と重畳するトランジスタと、におけるオフ電流の比較を示す。はじめに、本実施例におけるオフ電流の値の算出例について以下に説明する。本実施例においては、特性評価用回路によるリーク電流測定を用いてオフ電流の値を測定した。図16は、特性評価用回路の構成を示す回路図である。図16に示す特性評価用回路は、複数の測定系801を備える。複数の測定系801は、互いに並列に接続される。ここでは、一例として8個の測定系801が並列に接続される構成とする。測定系801は、トランジスタ811と、トランジスタ812と、容量素子813と、トランジスタ814と、トランジスタ815と、を含む。トランジスタ811のソース及びドレインの一方には、電圧V1が入力され、トランジスタ811のゲートには、電圧Vext_aが入力される。トランジスタ811は、電荷注入用のトランジスタである。トランジスタ812のソース及びドレインの一方は、トランジスタ811のソース及びドレインの他方に接続され、トランジスタ812のソース及びドレインの他方には、電圧V2が入力され、トランジスタ812のゲートには、電圧Vext_bが入力される。トランジスタ812は、リーク電流評価用のトランジスタである。なお、ここでのリーク電流とは、トランジスタのオフ電流を含むリーク電流である。容量素子813の第1の電極は、トランジスタ811のソース及びドレインの他方に接続され、容量素子813の第2の電極には、電圧V2が入力される。ここでは、電圧V2として0Vが入力される。トランジスタ814のソース及びドレインの一方には、電圧V3が入力され、トランジスタ814のゲートは、トランジスタ811のソース及びドレインの他方に接続される。なお、トランジスタ814のゲートと、トランジスタ811のソース及びドレインの他方、トランジスタ812のソース及びドレインの一方、並びに容量素子813の第1の電極との接続箇所をノードAともいう。トランジスタ815のソース及びドレインの一方は、トランジスタ814のソース及びドレインの他方に接続され、トランジスタ815のソース及びドレインの他方には、電圧V4が入力され、トランジスタ815のゲートには、電圧Vext_cが入力される。なお、ここでは、電圧Vext_cとして0.5Vが入力される。さらに、測定系801は、トランジスタ814のソース及びドレインの他方と、トランジスタ815のソース及びドレインの一方との接続箇所の電圧を出力電圧Voutとして出力する。本実施例では、トランジスタ811の一例として、酸化物半導体層を含み、チャネル長L=10μm、チャネル幅W=10μmのトランジスタを用いる。また、トランジスタ814及びトランジスタ815の一例として、酸化物半導体層を含み、チャネル長L=3μm、チャネル幅W=100μmのトランジスタを用いる。また、トランジスタ812の一例として、酸化物半導体層を含み、酸化物半導体層の上部にソース電極及びドレイン電極が接するボトムゲート構造のトランジスタを用いる。さらにトランジスタ812として構造A及び構造Bの2種類の構造のトランジスタを用い、チャネル幅Wの異なる4条件の測定を行った表1参照。なお、表1における構造Aのトランジスタは、図20Aに示すように、ゲート電極600と、ゲート電極600上にゲート絶縁層602を介して設けられた酸化物半導体層604と、酸化物半導体層604上に設けられたソース電極605aおよびドレイン電極605bと、を有するボトムゲート型のトランジスタである。構造Aのトランジスタは、酸化物半導体層においてオフセット領域LOFF_S及びLOFF_Dを有する本発明の一態様に係るトランジスタであり、オフセット幅は、LOFF_S及びLOFF_Dともに1μmとした。また、表1における構造Bのトランジスタは、図20Bに示すように、ゲート電極600と、ゲート電極600上にゲート絶縁層602を介して設けられた酸化物半導体層604と、酸化物半導体層604上に設けられたソース電極605aおよびドレイン電極605bと、を有するボトムゲート型のトランジスタであり、比較のために、酸化物半導体層604の全ての領域がソース電極605a、ドレイン電極605bまたはゲート電極600と重畳している。また、構造Bのトランジスタは、酸化物半導体層604において、ソース電極605a及びゲート電極600が重畳する領域LOV_Sと、ドレイン電極605b及びゲート電極600が重畳する領域LOV_Dと、を有する。構造Bのトランジスタにおいて、LOV_S及びLOV_Dの幅は、ともに2μmとした。図16に示すように、電荷注入用のトランジスタ811と、リーク電流評価用のトランジスタ812とを別々に設けることにより、電荷注入の際に、リーク電流評価用のトランジスタ812を常にオフ状態に保つことができる。電荷注入用のトランジスタ811を設けない場合には、電荷注入の際に、リーク電流評価用トランジスタ812を一度オン状態にする必要があるが、オン状態からオフ状態の定常状態に到るまでに時間を要するような素子では、測定に時間を要してしまう。また、電荷注入用のトランジスタ811と、リーク電流評価用のトランジスタ812とを別々に設けることにより、それぞれのトランジスタを適切なサイズとすることができる。また、リーク電流評価用トランジスタ812のチャネル幅Wを、電荷注入用のトランジスタ811のチャネル幅Wよりも大きくすることにより、リーク電流評価用トランジスタ812以外の特性評価用回路のリーク電流成分を相対的に小さくすることができる。その結果、リーク電流評価用トランジスタ812のリーク電流を高い精度で測定することができる。同時に、電荷注入の際に、リーク電流評価用トランジスタ812を一度オン状態とする必要がないため、リーク電流評価用トランジスタ812のチャネル形成領域の電荷の一部がノードAに流れ込むことによるノードAの電圧変動の影響もない。一方、電荷注入用トランジスタ811のチャネル幅Wを、リーク電流評価用トランジスタ812のチャネル幅Wよりも小さくすることにより、電荷注入用トランジスタ811のリーク電流を相対的に小さくすることができる。また、電荷注入時のスイッチングの際に、電荷注入用トランジスタ811のチャネル形成領域の電荷の一部がノードAに流れ込むことによるノードAの電圧変動の影響も小さい。また、図16に示すように、複数の測定系を並列接続させた構造にすることにより、より正確に特性評価用回路のリーク電流を算出することができる。次に、図16に示す特性評価用回路を用いた、本実施例のトランジスタのオフ電流の値の算出方法について説明する。まず、図16に示す特性評価用回路のリーク電流測定方法について、図17を用いて説明する。図17は、図16に示す特性評価用回路を用いたリーク電流測定方法を説明するためのタイミングチャートである。図16に示す特性評価用回路を用いたリーク電流測定方法は、書き込み期間及び保持期間に分けられる。それぞれの期間における動作について、以下に説明する。まず、書き込み期間において、電圧Vext_bとして、トランジスタ812がオフ状態となるような電圧VL-3Vを入力する。また、電圧V1として、書き込み電圧Vwを入力した後、電圧Vext_aとして、一定期間トランジスタ811がオン状態となるような電圧VH5Vを入力する。これによって、ノードAに電荷が蓄積され、ノードAの電圧は、書き込み電圧Vwと同等の値になる。その後、電圧Vext_aとして、トランジスタ811がオフ状態となるような電圧VLを入力する。その後、電圧V1として、電圧VSS0Vを入力する。その後、保持期間において、出力電圧Voutを測定する。Voutの測定から、ノードAの電位を求めることができる。そしてノードAの電圧の変化量から、ノードAが保持する電荷量の変化を求めることができ、トランジスタ812のリーク電流を算出することができる。以上により、ノードAの電荷の蓄積とノードAの電圧の変化量の測定とを行うことができる。一般に、ノードAの電圧VAは、出力電圧Voutの関数として式1のように表される。また、ノードAの電荷QAは、ノードAの電圧VA、ノードAに接続される容量CA、定数constを用いて、式2のように表される。ここで、ノードAに接続される容量CAは、容量素子813の容量と容量素子813以外の容量成分の和である。ノードAの電流IAは、ノードAに流れ込む電荷またはノードAから流れ出る電荷の時間微分であるから、ノードAの電流IAは、式3のように表される。なお、ここでは、一例として、Δtを約54000secとする。このように、ノードAに接続される容量CAと、出力電圧Voutから、リーク電流であるノードAの電流IAを求めることができるため、特性評価用回路のリーク電流を求めることができる。次に、上記特性評価用回路を用いた測定方法による出力電圧の測定結果及び該測定結果より算出した特性評価用回路のリーク電流の値を示す。測定では、ノードAの電荷の蓄積及びノードAの電圧の変化量の測定蓄積及び測定動作ともいうを繰り返し行った。まず、第1の蓄積及び測定動作を15回繰り返し行った。第1の蓄積及び測定動作では、書き込み期間に書き込み電圧Vwとして5Vの電圧を入力し、保持期間に1時間の保持を行った。次に、第2の蓄積及び測定動作を2回繰り返し行った。第2の蓄積及び測定動作では、書き込み期間に書き込み電圧Vwとして3.5Vの電圧を入力し、保持期間に50時間の保持を行った。次に、第3の蓄積及び測定動作を1回行った。第3の蓄積及び測定動作では、書き込み期間に書き込み電圧Vwとして4.5Vの電圧を入力し、保持期間に10時間の保持を行った。蓄積及び測定動作を繰り返し行うことにより、測定した電流値が、定常状態における値であることを確認した。このようにすることで、ノードAを流れる電流IAのうち、過渡電流測定開始後から時間経過とともに減少していく電流成分を除くことができる。その結果、より高い精度でリーク電流を測定することができる。図18に、室温25°Cおよび85°Cにおける上記測定の結果から見積もられた条件1乃至条件4のノードAの電圧とリーク電流の関係を示す。図18に示すように、室温及び85°Cのいずれの環境下においても、オフセット領域を有する構造Aのトランジスタは、オフセット領域を有しない構造Bのトランジスタよりもリーク電流が低減されていることがわかる。また、構造Aのトランジスタは、85°Cの環境下においても、リーク電流は、1zA/μm以下であった。以上のように、チャネル形成層としての機能を有し、高純度化された酸化物半導体層を含むトランジスタを用いた特性評価用回路において、リーク電流の値が十分に低いため、オフセット領域を有するトランジスタのオフ電流が十分に小さいことがわかる。また、該トランジスタのオフ電流は、温度が上昇した場合であっても十分に低いことがわかる。このようなトランジスタを半導体装置に適用することにより、信頼性の高い半導体装置を作製することができる。なお、本実施例においては、ボトムゲート型のトランジスタを用いてオフセット領域の有無によるトランジスタのリーク電流を検討したが、オフセット領域はトップゲート構造のトランジスタへ適用した場合も同様に効果的であり、トップゲート構造のトランジスタのオフ電流をも低減可能であることを付記する。本実施例では、オフセット領域を有するトップゲート型のトランジスタの計算によって得られたオフ電流値を示す。本実施例の計算に使用したトランジスタの構造は、実施の形態2でトランジスタ362として示した構造と同様であり、酸化物半導体層と、酸化物半導体層上に設けられたソース電極およびドレイン電極と、酸化物半導体層、ソース電極およびドレイン電極を覆うゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層と重畳するゲート電極と、を有する。本実施例の計算においては、酸化物半導体層を真性半導体と仮定し、その膜厚を30nm、バンドギャップEgを3.15eV、電子親和力χを4.3eV、誘電率を15、電子移動度を10cm2/Vsとした。また、ゲート絶縁層として酸化シリコンを用いるものとし、その誘電率を4.1とした。また、ソース電極およびドレイン電極として、窒化チタンを用いるものとし、その仕事関数を3.9eVとした。また、ゲート電極として、タングステンを用いるものとし、その仕事関数を4.9eVとした。計算には、シノプシス社製デバイスシミュレータSentaurusDeviceを使用した。再結合モデルには、SRH再結合モデルと、Auger再結合モデルを使用した。本実施例においては、ゲート絶縁層の膜厚、及びチャネル長Lを変えた4条件の計算を行った。計算に用いた条件を以下の表2に示す。また、各条件において、LOFF_S及びLOFF_Dのオフセット幅は同一の値とし、そのオフセット幅は、0.1μmから2μmの範囲で条件ぶりを行った。さらに、比較のためオフセット幅が0nmであり、且つ、LOV_S及びLOV_Dがともに2μmである、同様の構造のトランジスタについての計算を行った。図19Aに、ゲート絶縁層の膜厚が100nmの場合の、計算により見積もられたオフセット幅と単位チャネル幅1μmあたりのオフ電流の関係を示す。また、図19Bに、ゲート絶縁層の膜厚が10nmの場合の、計算により見積もられたオフセット幅と単位チャネル幅1μmあたりのオフ電流の関係を示す。図19においては、ドレイン電圧Vdsが3V、ゲート電圧Vgsが-5Vの場合のオフ電流の値を計算した。図19ABより、オフセット領域を有するトランジスタは、オフセット幅が0nmのトランジスタよりもリーク電流が低減されていることがわかる。また、オフセット領域を有するトランジスタは、85°Cの環境下においても、オフ電流の値が十分小さいことが確認できた。また、図19ABより、オフセット領域を有することで、トランジスタのチャネル長Lに依存することなく、オフ電流の値を低減可能であることが示された。オフセット幅は、少なくとも0nmよりも大きい必要があり、0.5μm以上2μm以下であるのがより好ましいと言える。以上示したように、高純度化された酸化物半導体層を含むトランジスタを用い、且つオフセット領域を有するトランジスタは、オフ電流が十分に小さいことがわかる。また、該トランジスタのオフ電流は、温度が上昇した場合であっても十分に低いことがわかる。このようなトランジスタを半導体装置に適用することにより、信頼性の高い半導体装置を作製することができる。"