"1つのパッケージに少なくとも3個の半導体チップを内蔵する半導体装置であって、第1半導体チップと第2半導体チップとを電気的に接続する第1配線と、前記第1半導体チップと第3半導体チップとを電気的に接続する第2配線と、樹脂を材料として構成され、前記第1半導体チップ、前記第2半導体チップ、および前記第3半導体チップを封止する第1樹脂層と、樹脂を材料として構成され、前記第1樹脂層の上方に設けられた第2樹脂層と、樹脂を材料として構成され、前記第2樹脂層の上方に設けられた第3樹脂層とを備え、前記第1配線は、前記第1半導体チップに接続された一端から、前記第3樹脂層内を通過することなく前記第1樹脂層内と前記第2樹脂層内を通過して、前記第2半導体チップに接続された他端に到達するように形成され、前記第2配線は、前記第1半導体チップに接続された一端から、前記第1樹脂層内と前記第2樹脂層内と前記第3樹脂層内を通過して、前記第3半導体チップに接続された他端に到達するように形成されることを特徴とする半導体装置。前記第2樹脂層は、前記第3樹脂層よりも樹脂硬度が高い材料で構成されることを特徴とする請求項1に記載の半導体装置。前記第1配線の数は、前記第2配線の数よりも多いことを特徴とする請求項1または請求項2に記載の半導体装置。1つのパッケージに少なくとも3個の半導体チップを内蔵する半導体装置であって、第1半導体チップと第2半導体チップとを電気的に接続する第1配線と、前記第1半導体チップと第3半導体チップとを電気的に接続する第2配線と、当該半導体装置の外部から、予め設定された第1切断信号、および予め設定された第2切断信号を入力する信号入力手段と、前記第1配線の一端から他端に至る経路上に設けられて、前記信号入力手段に前記第1切断信号が入力すると前記第1配線を断線させる第1断線手段と、前記第2配線の一端から他端に至る経路上に設けられて、前記信号入力手段に前記第2切断信号が入力すると、前記第2配線を断線させる第2断線手段とを備えることを特徴とする半導体装置。ところで、複数の半導体チップを搭載したパッケージで不具合が発生した場合には、不具合の原因となっている半導体チップを特定する必要がある。しかし、上記のSIPおよびMCMでは、パッケージ内の配線により複数の半導体チップ間が電気的に接続されているために、パッケージ内の各半導体チップについて、他の全ての半導体チップと電気的に絶縁された状態で解析を行うことができない。このため、不具合の原因となる半導体チップの特定が困難になる。一方、不具合が発生したパッケージから各半導体チップを切り出して解析を行うという方法が考えられるが、切り出された半導体チップが破壊されてしまうおそれがある。本発明は、こうした問題に鑑みなされたものであり、半導体チップをパッケージから切り出すことなく、パッケージ内の半導体チップ毎に、電気的に絶縁された状態で解析を行うことを可能とする技術を提供することを目的とする。上記目的を達成するためになされた請求項1に記載の半導体装置は、1つのパッケージに少なくとも3個の半導体チップを内蔵する半導体装置であって、第1半導体チップと第2半導体チップとを電気的に接続する第1配線と、第1半導体チップと第3半導体チップとを電気的に接続する第2配線と、樹脂を材料として構成され、第1半導体チップ、第2半導体チップ、および第3半導体チップを封止する第1樹脂層と、樹脂を材料として構成され、第1樹脂層の上方に設けられた第2樹脂層と、樹脂を材料として構成され、第2樹脂層の上方に設けられた第3樹脂層とを備え、第1配線は、第1半導体チップに接続された一端から、第3樹脂層内を通過することなく第1樹脂層内と第2樹脂層内を通過して、第2半導体チップに接続された他端に到達するように形成され、第2配線は、第1半導体チップに接続された一端から、第1樹脂層内と第2樹脂層内と第3樹脂層内を通過して、第3半導体チップに接続された他端に到達するように形成される。このように構成された半導体装置では、第1,2,3半導体チップを封止する第1樹脂層が、第1,2,3樹脂層のうちで最も下層に配置されている。そして、第1樹脂層の上方に設けられた第2樹脂層内には、第1,2配線が存在する一方、第1,2,3半導体チップが存在しない。さらに、第2樹脂層の上方に設けられた第3樹脂層内には、第2配線が存在する一方、第1配線および第1,2,3半導体チップが存在しない。したがって、第1,2,3樹脂層が積層されている状態から第3樹脂層を剥離すると、第2配線が切断される一方、第1,2,3半導体チップおよび第1配線は、第3樹脂層の剥離の影響を受けることなく、第1,2樹脂層内に内蔵されたままの状態となる。これにより、第3半導体チップについて、半導体装置から切り出されることなく、第1,2半導体チップと電気的に絶縁された状態で解析を行うことができる。さらに、第1,2樹脂層が積層されている状態から第2樹脂層を剥離すると、第1配線が切断される一方、第1,2,3半導体チップは、第2樹脂層の剥離の影響を受けることなく、第1樹脂層内に内蔵されたままの状態となる。これにより、第1半導体チップについて、半導体装置から切り出されることなく、第2,3半導体チップと電気的に絶縁された状態で解析を行うことができる。また、第2半導体チップについて、半導体装置から切り出されることなく、第1,3半導体チップと電気的に絶縁された状態で解析を行うことができる。また請求項1に記載の半導体装置では、請求項2に記載のように、第2樹脂層は、第3樹脂層よりも樹脂硬度が高い材料で構成されるようにするとよい。例えば、第3樹脂層を非結晶性、第2樹脂層を結晶性の材料で構成するとよい。これにより、第2樹脂層より第3樹脂層の方を、半導体装置から剥離し易くすることができる。このため、第3樹脂層を剥離する際に、第2樹脂層も剥離してしまうという状況の発生を抑制することができる。ところで、第1,2,3樹脂層内を通過する配線を形成するほうが、第1,2樹脂層内を通過する配線を形成するよりも、層数が増える分、技術的に困難であり、配線が通過する層数が増えるほど、半導体装置の製造において歩留まりが低下する。そこで、請求項1または請求項2に記載の半導体装置では、請求項3に記載のように、第1配線の数が、第2配線の数よりも多いようにしてもよい。すなわち、第1配線および第2配線のうち、配線数が少ないほうが、上方の樹脂層に設けられる。これにより、第1,2,3樹脂層内を通過する配線の数は、第3樹脂層内を通過することなく第1,2樹脂層内を通過する配線の数よりも少なくなり、半導体装置の製造における歩留まり低下を抑制することができる。また、請求項4に記載の半導体装置は、1つのパッケージに少なくとも3個の半導体チップを内蔵する半導体装置であって、第1半導体チップと第2半導体チップとを電気的に接続する第1配線と、第1半導体チップと第3半導体チップとを電気的に接続する第2配線を備える。また信号入力手段が、当該半導体装置の外部から、予め設定された第1切断信号、および予め設定された第2切断信号を入力する。そして、第1配線の一端から他端に至る経路上に設けられた第1断線手段が、信号入力手段に第1切断信号が入力すると第1配線を断線させるとともに、第2配線の一端から他端に至る経路上に設けられた第2断線手段が、信号入力手段に第2切断信号が入力すると、第2配線を断線させる。このように構成された半導体装置では、まず、当該半導体装置の外部から信号入力手段を介して第2切断信号を入力すると、第2配線が断線する。これにより、第3半導体チップについて、半導体装置から切り出されることなく、第1,2半導体チップと電気的に絶縁された状態で解析を行うことができる。その後、当該半導体装置の外部から信号入力手段を介して第1切断信号を入力すると、第1配線が断線する。これにより、第1半導体チップについて、半導体装置から切り出されることなく、第2,3半導体チップと電気的に絶縁された状態で解析を行うことができる。また、第2半導体チップについて、半導体装置から切り出されることなく、第1,3半導体チップと電気的に絶縁された状態で解析を行うことができる。なお、第1,2断線手段として、例えば、トランジスタで構成されたスイッチ、フラッシュメモリ素子、eフューズ等を用いることができる。第1実施形態以下に本発明の第1実施形態について図面とともに説明する。図1は本発明が適用された第1実施形態の半導体装置1の構成を示す断面図である。半導体装置1は、図1に示すように、半導体装置1の動作を制御するCPUとして機能する半導体チップ2以下、CPUチップ2ともいうと、各種データを記憶するメモリとして機能する半導体チップ3以下、メモリチップ3ともいうと、半導体装置1内に電源を供給する機能を有する半導体チップ4以下、電源チップ4ともいうを備える。さらに半導体装置1は、半導体チップ2,3,4間を電気的に接続する配線10と、半導体チップ2,3,4と配線10を封止する封止樹脂20と、半導体装置1を外部と電気的に接続するための半田ボール30を備える。これらのうち封止樹脂20は、半導体チップ2,3,4を内蔵する樹脂層21上に、樹脂層22と樹脂層23が順次積層されて構成されている。また封止樹脂20は、樹脂層21、樹脂層22、樹脂層23の順に樹脂硬度が低くなるように構成されている。また半田ボール30は、樹脂層21において樹脂層22が積層されていない側の面上に複数設けられている。また配線10は、CPUチップ2とメモリチップ3とを接続するCPU-メモリ間配線11と、CPUチップ2と電源チップ4とを接続するCPU-電源間配線12とから構成される。そしてCPU-メモリ間配線11は、CPUチップ2から樹脂層22に向かって延びて樹脂層22に至るCPU側配線51と、メモリチップ3から樹脂層22に向かって延びて樹脂層22に至るメモリ側配線52と、樹脂層22内に配置されてCPU側配線51とメモリ側配線52との間を接続する樹脂層内配線53とから構成される。すなわち、CPUチップ2とメモリチップ3とは、樹脂層22で電気的に接続される。またCPU-電源間配線12は、CPUチップ2から樹脂層22,23に向かって延びて樹脂層23に至るCPU側配線61と、電源チップ4から樹脂層22,23に向かって延びて樹脂層23に至る電源側配線62と、樹脂層23内に配置されてCPU側配線61と電源側配線62との間を接続する樹脂層内配線63とから構成される。すなわち、CPUチップ2と電源チップ4とは、樹脂層23で電気的に接続される。なお、CPU-メモリ間配線11およびCPU-電源間配線12はそれぞれ複数設けられており図1では、配線11,12それぞれ1本のみ示す、CPU-メモリ間配線11の配線数のほうが、CPU-電源間配線12の配線数よりも多い。次に、第1実施形態における半導体装置1の解析手順を説明する。図2は、第1実施形態における半導体装置1の解析手順を示すフローチャートである。図2に示すように、まず、半導体装置1全体で動作テストを実施しS10、動作テストで異常が発見されなかった場合にはS20:NO、半導体装置1の解析を終了する。一方、動作テストで異常が発見された場合にはS20:YES、樹脂層23を剥離するS30。例えば、樹脂層22と樹脂層23との層間をダイヤモンドカッターなどで切断したり、樹脂層23が軟化する温度条件下で樹脂層23を除去したりすることによって、樹脂層23を剥離することができる。これにより、CPU-電源間配線12が切断される。そして、CPUチップ2との電気的接続が切断された状態の電源チップ4の動作テストを実施するS40とともに、互いに電気的接続された状態のCPUチップ2とメモリチップ3の動作テストを実施するS50。その後、樹脂層22を剥離するS60。例えば、樹脂層21と樹脂層22との層間をダイヤモンドカッターなどで切断したり、樹脂層22が軟化する温度条件下で樹脂層22を除去したりすることによって、樹脂層22を剥離することができる。これにより、CPU-メモリ間配線11が切断される。そして、メモリチップ3との電気的接続が切断された状態のCPUチップ2の動作テストを実施するS70とともに、CPUチップ2との電気的接続が切断された状態のメモリチップ3の動作テストを実施してS80、半導体装置1の解析を終了する。このように構成された半導体装置1では、CPUチップ2とメモリチップ3とを電気的に接続するCPU-メモリ間配線11と、CPUチップ2と電源チップ4とを電気的に接続するCPU-電源間配線12と、樹脂を材料として構成され、CPUチップ2、メモリチップ3、および電源チップ4を封止する樹脂層21と、樹脂を材料として構成され、樹脂層21の上方に設けられた樹脂層22と、樹脂を材料として構成され、樹脂層22の上方に設けられた樹脂層23とを備え、CPU-メモリ間配線11は、CPUチップ2に接続された一端から、樹脂層23内を通過することなく樹脂層21内と樹脂層22内を通過して、メモリチップ3に接続された他端に到達するように形成され、CPU-電源間配線12は、CPUチップ2に接続された一端から、樹脂層21内と樹脂層22内と樹脂層23内を通過して、電源チップ4に接続された他端に到達するように形成される。すなわち半導体装置1では、チップ2,3,4を封止する樹脂層21が、樹脂層21,22,23のうちで最も下層に配置されている。そして、樹脂層21の上方に設けられた樹脂層22内には、配線11,12が存在する一方、チップ2,3,4が存在しない。さらに、樹脂層22の上方に設けられた樹脂層23内には、配線12が存在する一方、配線11およびチップ2,3,4が存在しない。したがって、樹脂層21,22,23が積層されている状態から樹脂層23を剥離すると、CPU-電源間配線12が切断される一方、チップ2,3,4およびCPU-メモリ間配線11は、樹脂層23の剥離の影響を受けることなく、樹脂層21,22内に内蔵されたままの状態となる。これにより、電源チップ4について、半導体装置1から切り出されることなく、CPUチップ2およびメモリチップ3と電気的に絶縁された状態で解析を行うことができる。さらに、樹脂層21,22が積層されている状態から樹脂層22を剥離すると、CPU-メモリ間配線11が切断される一方、チップ2,3,4は、樹脂層22の剥離の影響を受けることなく、樹脂層21内に内蔵されたままの状態となる。これにより、CPUチップ2について、半導体装置1から切り出されることなく、メモリチップ3および電源チップ4と電気的に絶縁された状態で解析を行うことができる。また、メモリチップ3について、半導体装置1から切り出されることなく、CPUチップ2および電源チップ4と電気的に絶縁された状態で解析を行うことができる。また樹脂層22は、樹脂層23よりも樹脂硬度が高い材料で構成される。これにより、樹脂層22より樹脂層23の方を、半導体装置1から剥離し易くすることができる。このため、樹脂層23を剥離する際に、樹脂層22も剥離してしまうという状況の発生を抑制することができる。また、CPU-メモリ間配線11の配線数のほうが、CPU-電源間配線12の配線数よりも多い。すなわち、CPU-メモリ間配線11およびCPU-電源間配線12のうち、配線数が少ないほうが、上方の樹脂層に設けられる。これにより、樹脂層21,22,23内を通過する配線の数は、樹脂層23内を通過することなく樹脂層21,22内を通過する配線の数よりも少なくなり、半導体装置1の製造における歩留まり低下を抑制することができる。樹脂層21,22,23内を通過する配線を形成するほうが、樹脂層21,22内を通過する配線を形成するよりも、層数が増える分、技術的に困難であり、配線が通過する層数が増えるほど、半導体装置1の製造において歩留まりが低下するからである。以上説明した実施形態において、CPUチップ2は本発明における第1半導体チップ、メモリチップ3は本発明における第2半導体チップ、電源チップ4は本発明における第3半導体チップ、CPU-メモリ間配線11は本発明における第1配線、CPU-電源間配線12は本発明における第2配線、樹脂層21は本発明における第1樹脂層、樹脂層22は本発明における第2樹脂層、樹脂層23は本発明における第3樹脂層である。第2実施形態以下に本発明の第2実施形態について図面とともに説明する。図3aは本発明が適用された第2実施形態の半導体装置1の構成を示す断面図、図3bは、シリコンインタポーザ58,68の構成を示す回路図である。第2実施形態の半導体装置1は、図3aに示すように、半導体装置1の動作を制御するCPUとして機能する半導体チップ2以下、CPUチップ2ともいうと、各種データを記憶するメモリとして機能する半導体チップ3以下、メモリチップ3ともいうと、半導体装置1内に電源を供給する機能を有する半導体チップ4以下、電源チップ4ともいうを備える。さらに半導体装置1は、半導体チップ2,3,4間を電気的に接続する配線10と、半導体チップ2,3,4と配線10を封止する封止樹脂20と、半導体装置1を外部と電気的に接続するための半田ボール30とを備える。これらのうち封止樹脂20は、半導体チップ2,3,4を内蔵する樹脂層21上に、樹脂層22と樹脂層23が順次積層されて構成されている。また半田ボール30は、樹脂層21において樹脂層22が積層されていない側の面上に複数設けられている。また配線10は、CPUチップ2とメモリチップ3とを接続するCPU-メモリ間配線11と、CPUチップ2と電源チップ4とを接続するCPU-電源間配線12とから構成される。そしてCPU-メモリ間配線11は、CPUチップ2から樹脂層22に向かって延びて樹脂層22に至るCPU側配線56と、メモリチップ3から樹脂層22に向かって延びて樹脂層22に至るメモリ側配線57と、CPU側配線56とメモリ側配線57との間を接続するシリコンインタポーザ58とから構成される。またCPU-電源間配線12は、CPUチップ2から樹脂層22,23に向かって延びて樹脂層23に至るCPU側配線66と、電源チップ4から樹脂層22,23に向かって延びて樹脂層23に至る電源側配線67と、CPU側配線66と電源側配線67との間を接続するシリコンインタポーザ68とから構成される。シリコンインタポーザ58は、樹脂層21と樹脂層22との間に配置され、図3bに示すように、CPU側配線56と接続される端子電極となるCPU側パッド71と、メモリ側配線57と接続される端子電極となるメモリ側パッド72と、CPU側パッド71とメモリ側パッド72との間の電流経路上に設けられるスイッチ73とを搭載している。スイッチ73は、Nチャネル型MOSFET以下、N型トランジスタTnというとPチャネル型MOSFET以下、P型トランジスタTpというとを並列接続して構成されるCMOSスイッチである。そして、スイッチ73のオンオフを制御するためのスイッチ制御信号が、P型トランジスタTpのゲートに入力するとともに、インバータ素子INVを介してN型トランジスタTnのゲートに入力する。なお半導体装置1は、複数の半田ボール30のうちスイッチ制御信号を入力するために予め設けられたスイッチ制御用半田ボール31とシリコンインタポーザ58とを接続する信号入力用配線16を備えている図3aを参照。このため、スイッチ制御用半田ボール31からスイッチ制御信号を入力することにより、スイッチ73のオンオフを制御することができる。具体的には、スイッチ制御信号をローレベルにすると、P型トランジスタTpとN型トランジスタTnがオン状態すなわち、スイッチ73がオン状態となり、CPU側パッド71とメモリ側パッド72との間の電流経路が接続される。一方、スイッチ制御信号をハイレベルにすると、両トランジスタTp,Tnがオフ状態すなわち、スイッチ73がオフ状態となり、CPU側パッド71とメモリ側パッド72との間の電流経路が切断される。またシリコンインタポーザ68は、樹脂層22と樹脂層23との間に配置され、CPU側配線66と接続される端子電極となるCPU側パッド81と、電源側配線67と接続される端子電極となる電源側パッド82と、CPU側パッド81と電源側パッド82との間の電流経路上に設けられるスイッチ83とを搭載している。スイッチ83は、N型トランジスタTnとP型トランジスタTpとを並列接続して構成されるCMOSスイッチである。そして、スイッチ83のオンオフを制御するためのスイッチ制御信号が、P型トランジスタTpのゲートに入力するとともに、インバータ素子INVを介してN型トランジスタTnのゲートに入力する。なお半導体装置1は、複数の半田ボール30のうちスイッチ制御信号を入力するために予め設けられたスイッチ制御用半田ボール32とシリコンインタポーザ68とを接続する信号入力用配線17を備えている図3aを参照。このため、スイッチ制御用半田ボール32からスイッチ制御信号を入力することにより、スイッチ73と同様にしてスイッチ83のオンオフを制御することができる。次に、第2実施形態における半導体装置1の解析手順を説明する。図4は、第2実施形態における半導体装置1の解析手順を示すフローチャートである。図4に示すように、まず、半導体装置1全体で動作テストを実施しS210、動作テストで異常が発見されなかった場合にはS220:NO、半導体装置1の解析を終了する。一方、動作テストで異常が発見された場合にはS220:YES、CPUチップ2と電源チップ4との間の電気的接続を切断するS230。具体的には、スイッチ制御用半田ボール32からハイレベルのスイッチ制御信号を入力して、シリコンインタポーザ68内のスイッチ83をオフ状態にする。そして、CPUチップ2との電気的接続が切断された状態の電源チップ4の動作テストを実施するS240とともに、互いに電気的接続された状態のCPUチップ2とメモリチップ3の動作テストを実施するS250。その後、CPUチップ2とメモリチップ3との間の電気的接続を切断するS260。具体的には、スイッチ制御用半田ボール31からハイレベルのスイッチ制御信号を入力して、シリコンインタポーザ58内のスイッチ73をオフ状態にする。そして、メモリチップ3との電気的接続が切断された状態のCPUチップ2の動作テストを実施するS270とともに、CPUチップ2との電気的接続が切断された状態のメモリチップ3の動作テストを実施してS280、半導体装置1の解析を終了する。このように構成された半導体装置1では、CPUチップ2とメモリチップ3とを電気的に接続するCPU-メモリ間配線11と、CPUチップ2と電源チップ4とを電気的に接続するCPU-電源間配線12とを備える。また、スイッチ制御用半田ボール31,32を介して、半導体装置1の外部からハイレベルのスイッチ制御信号を入力する。そして、スイッチ制御用半田ボール31からハイレベルのスイッチ制御信号が入力すると、シリコンインタポーザ58内のスイッチ73がオフ状態になり、CPU-メモリ間配線11を断線させるとともに、スイッチ制御用半田ボール32からハイレベルのスイッチ制御信号が入力すると、シリコンインタポーザ68内のスイッチ83がオフ状態になり、CPU-電源間配線12を断線させる。したがって、まず、半導体装置1の外部からスイッチ制御用半田ボール32を介してハイレベルのスイッチ制御信号を入力すると、CPU-電源間配線12が断線する。これにより、電源チップ4について、半導体装置1から切り出されることなく、CPUチップ2およびメモリチップ3と電気的に絶縁された状態で解析を行うことができる。その後、半導体装置1の外部からスイッチ制御用半田ボール31を介してハイレベルのスイッチ制御信号を入力すると、CPU-メモリ間配線11が断線する。これにより、CPUチップ2について、半導体装置1から切り出されることなく、メモリチップ3および電源チップ4と電気的に絶縁された状態で解析を行うことができる。また、メモリチップ3について、半導体装置1から切り出されることなく、CPUチップ2および電源チップ4と電気的に絶縁された状態で解析を行うことができる。以上説明した実施形態において、スイッチ制御用半田ボール31,32および信号入力用配線16,17は本発明における信号入力手段、スイッチ73は本発明における第1断線手段、スイッチ83は本発明における第2断線手段、スイッチ制御用半田ボール31から入力するハイレベルのスイッチ制御信号は本発明における第1切断信号、スイッチ制御用半田ボール32から入力するハイレベルのスイッチ制御信号は本発明における第2切断信号である。第3実施形態以下に本発明の第3実施形態について図面とともに説明する。なお第3実施形態では、第2実施形態と異なる部分のみを説明する。第3実施形態における半導体装置1は、シリコンインタポーザ58,68の構成が変更された点以外は第2実施形態と同じである。図5aは、第3実施形態におけるシリコンインタポーザ58,68の構成を示す回路図である。図5aに示すように、スイッチ73,83が、CMOSスイッチの代わりにフラッシュメモリ素子FMで構成される点以外は第2実施形態と同じである。このため、第2実施形態のスイッチ制御信号の代わりに、フラッシュ制御信号を用いて、スイッチ73,83のオンオフを制御する。フラッシュ制御信号は、フラッシュメモリ素子FMのコントロールゲートCGに入力するゲート信号と、フラッシュメモリ素子FMのドレインDに入力するドレイン信号と、フラッシュメモリ素子FMのソースSに入力するソース信号とから構成される。すなわち、スイッチ73,83をオフ状態にするには、フローティングゲートに電子が注入されるように、ゲート信号、ドレイン信号、およびソース信号の電圧を設定して、フラッシュメモリ素子FMの閾値Vthを高くする。以下、フラッシュメモリ素子FMの閾値Vthを高くなるように設定されたフラッシュ制御信号を切断指示フラッシュ制御信号という。一方、スイッチ73,83をオン状態にするには、フローティングゲートから電子が抜き取られるように、ゲート信号、ドレイン信号、およびソース信号の電圧を設定して、フラッシュメモリ素子FMの閾値Vthを低くする。次に、第3実施形態における半導体装置1の解析手順を説明する。第3実施形態における解析手順は、S230,S260においてスイッチ73,83をオフ状態にする具体的方法が異なる点以外は第2実施形態と同じである。すなわちS230では、スイッチ制御用半田ボール32から切断指示フラッシュ制御信号を入力して、シリコンインタポーザ68内のスイッチ83をオフ状態にする。またS260では、スイッチ制御用半田ボール31から切断指示フラッシュ制御信号を入力して、シリコンインタポーザ58内のスイッチ73をオフ状態にする。このように構成された半導体装置1では、CPUチップ2とメモリチップ3とを電気的に接続するCPU-メモリ間配線11と、CPUチップ2と電源チップ4とを電気的に接続するCPU-電源間配線12とを備える。また、スイッチ制御用半田ボール31,32を介して、半導体装置1の外部から切断指示フラッシュ制御信号を入力する。そして、スイッチ制御用半田ボール31から切断指示フラッシュ制御信号が入力すると、シリコンインタポーザ58内のスイッチ73がオフ状態になり、CPU-メモリ間配線11を断線させるとともに、スイッチ制御用半田ボール32から切断指示フラッシュ制御信号が入力すると、シリコンインタポーザ68内のスイッチ83がオフ状態になり、CPU-電源間配線12を断線させる。したがって、まず、半導体装置1の外部からスイッチ制御用半田ボール32を介して切断指示フラッシュ制御信号を入力すると、CPU-電源間配線12が断線する。これにより、電源チップ4について、半導体装置1から切り出されることなく、CPUチップ2およびメモリチップ3と電気的に絶縁された状態で解析を行うことができる。その後、半導体装置1の外部からスイッチ制御用半田ボール31を介して切断指示フラッシュ制御信号を入力すると、CPU-メモリ間配線11が断線する。これにより、CPUチップ2について、半導体装置1から切り出されることなく、メモリチップ3および電源チップ4と電気的に絶縁された状態で解析を行うことができる。また、メモリチップ3について、半導体装置1から切り出されることなく、CPUチップ2および電源チップ4と電気的に絶縁された状態で解析を行うことができる。以上説明した実施形態において、スイッチ制御用半田ボール31から入力する切断指示フラッシュ制御信号は本発明における第1切断信号、スイッチ制御用半田ボール32から入力する切断指示フラッシュ制御信号は本発明における第2切断信号である。第4実施形態以下に本発明の第4実施形態について図面とともに説明する。なお第4実施形態では、第2実施形態と異なる部分のみを説明する。第4実施形態における半導体装置1は、シリコンインタポーザ58,68の構成が変更された点以外は第2実施形態と同じである。図5bは、第4実施形態におけるシリコンインタポーザ58,68の構成を示す回路図である。図5bに示すように、スイッチ73,83が、CMOSスイッチの代わりにeフューズEFで構成される点以外は第2実施形態と同じである。eフューズEFは、自身に許容値以上の電流が流れた場合に断線するように構成されている。このため、第2実施形態のスイッチ制御信号の代わりに、フューズ制御信号を用いる。すなわち、スイッチ73,83をオフ状態にするには、フューズ制御信号をローレベルからハイレベルにしてeフューズEFを断線させる。次に、第4実施形態における半導体装置1の解析手順を説明する。第3実施形態における解析手順は、S230,S260においてスイッチ73,83をオフ状態にする具体的方法が異なる点以外は第2実施形態と同じである。すなわちS230では、スイッチ制御用半田ボール32からハイレベルのフューズ制御信号を入力して、シリコンインタポーザ68内のスイッチ83をオフ状態にする。またS260では、スイッチ制御用半田ボール31からハイレベルのフューズ制御信号を入力して、シリコンインタポーザ58内のスイッチ73をオフ状態にする。このように構成された半導体装置1では、CPUチップ2とメモリチップ3とを電気的に接続するCPU-メモリ間配線11と、CPUチップ2と電源チップ4とを電気的に接続するCPU-電源間配線12とを備える。また、スイッチ制御用半田ボール31,32を介して、半導体装置1の外部からハイレベルのフューズ制御信号を入力する。そして、スイッチ制御用半田ボール31からハイレベルのフューズ制御信号が入力すると、シリコンインタポーザ58内のスイッチ73がオフ状態になり、CPU-メモリ間配線11を断線させるとともに、スイッチ制御用半田ボール32からハイレベルのフューズ制御信号が入力すると、シリコンインタポーザ68内のスイッチ83がオフ状態になり、CPU-電源間配線12を断線させる。したがって、まず、半導体装置1の外部からスイッチ制御用半田ボール32を介してハイレベルのフューズ制御信号を入力すると、CPU-電源間配線12が断線する。これにより、電源チップ4について、半導体装置1から切り出されることなく、CPUチップ2およびメモリチップ3と電気的に絶縁された状態で解析を行うことができる。その後、半導体装置1の外部からスイッチ制御用半田ボール31を介してハイレベルのフューズ制御信号を入力すると、CPU-メモリ間配線11が断線する。これにより、CPUチップ2について、半導体装置1から切り出されることなく、メモリチップ3および電源チップ4と電気的に絶縁された状態で解析を行うことができる。また、メモリチップ3について、半導体装置1から切り出されることなく、CPUチップ2および電源チップ4と電気的に絶縁された状態で解析を行うことができる。以上説明した実施形態において、スイッチ制御用半田ボール31から入力するハイレベルのフューズ制御信号は本発明における第1切断信号、スイッチ制御用半田ボール32から入力するハイレベルのフューズ制御信号は本発明における第2切断信号である。以上、本発明の一実施例について説明したが、本発明は上記実施例に限定されるものではなく、本発明の技術的範囲に属する限り種々の形態を採ることができる。例えば上記第2,3,4実施形態においては、スイッチ制御用半田ボール31,32および信号入力用配線16,17を用いて、スイッチ73,83がオフ状態にする信号を入力するものを示した。しかし、樹脂層21と樹脂層22との間に、半導体装置1の外部からシリコンインタポーザ58内のスイッチ73に至る配線を形成して、この配線を用いて信号を入力するようにしてもよいし、同様に、樹脂層22と樹脂層23との間に、半導体装置1の外部からシリコンインタポーザ68内のスイッチ83に至る配線を形成して、この配線を用いて信号を入力するようにしてもよい。また上記第2,3,4実施形態においては、スイッチ73,83として、CMOSスイッチ、フラッシュメモリ素子、およびeフューズを用いたものを示したが、これに限定されるものではなく、信号入力によって配線を切断することができるものであればよい。"