"メモリにおけるCMOSデコーディング回路500であって、アドレスデコーディング論理回路502,504が制御信号を生成し、第1の交差結合されたトランジスタ対518,520が、前記アドレスデコーディング論理回路に結合され、第1及び第2の選択信号を生成し、前記制御信号に応答して前記第1及び第2の選択信号を第1の昇圧電圧と基準電位との間で切り換えると共に、第2の交差結合されたトランジスタ対522,524が、前記アドレスデコーディング論理回路に結合され、第3及び第4の選択信号を生成し、前記制御信号に応答して前記第3及び第4の選択信号を第2の昇圧電圧と前記基準電位との間で切り換えることを特徴とするCMOSデコーディング回路。メモリにおけるCMOSデコーディング回路500であって、nビット単位のワード線デコーディングアドレスを受け取り、相補出力を提供するn入力の論理ゲート502と、前記論理ゲート502の前記相補出力に結合された第1側のデコーディング回路であって、第1のソースノード、第1のゲートノード、第1のドレインノード及び第1のバルクノードを有する第1のPMOSトランジスタ518であって、前記第1のソースノードが第1の昇圧電圧を受け取るようになっている、前記第1のPMOSトランジスタと、第2のソースノード、第2のゲートノード、第2のドレインノード及び第2のバルクノードを有する第2のPMOSトランジスタ520であって、前記第2のソースノードが前記第1の昇圧電圧を受け取り、前記第2のドレインノードが前記第1のゲートノードに結合され、前記第1のドレインノードが前記第2のゲートノードに結合されている、前記第2のPMOSトランジスタと、入力ノード及び出力ノードを有する第1のインバータ506であって、前記入力ノードが、前記論理ゲートの前記相補出力に結合され、かつ第1の負荷トランジスタを介して前記第1のドレインノードに結合されており、前記出力ノードが第2の負荷トランジスタを介して前記第2のドレインノードに結合されている、前記第1のインバータと、を含む前記第1側のデコーディング回路と、前記論理ゲートの前記相補出力に結合された第2側のデコーディング回路であって、第3のソースノード、第3のゲートノード、第3のドレインノード及び第3のバルクノードを有する第3のPMOSトランジスタ522であって、前記第3のソースノードが第2の昇圧電圧を受け取るようになっている、前記第3のPMOSトランジスタと、第4のソースノード、第4のゲートノード、第4のドレインノード及び第4のバルクノードを有する第4のPMOSトランジスタ524であって、前記第4のソースノードが前記第2の昇圧電圧を受け取り、前記第4のドレインノードが前記第3のゲートノードに結合され、前記第3のドレインノードが前記第4のゲートノードに結合されている、前記第4のPMOSトランジスタと、入力ノード及び出力ノードを有する第2のインバータ508であって、前記入力ノードが、前記論理ゲートの前記相補出力に結合され、かつ第3の負荷トランジスタを介して前記第3のドレインノードに結合されており、前記出力ノードが第4の負荷トランジスタを介して前記第4のドレインノードに結合されている、前記第2のインバータと、を含む前記第2側のデコーディング回路と、を具備するCMOSデコーディング回路。前記論理ゲートは、NANDゲート502を含む、請求項2に記載の回路。前記論理ゲートは、インバータ504とカスケード接続されたNANDゲート502を含む、請求項2に記載の回路。設計課題の一つは、メモリ装置の記憶素子又はコアセルへのアクセスに関するものである。1.8V供給システム等の低電源電圧システムにおいて得られる電圧の変動幅は、一般的にフラッシュメモリセルの読み出し又はプログラミングを行うには不十分である。従って、必要な電圧変動を与えるために電圧昇圧回路が開発されている。コアセルにアクセスするために、ワード線電圧は例えば4.0Vに昇圧される。これにより、コアセルトランジスタは十分にターンオンし、当該コアセルには、センス回路によってセルの状態を迅速に検知するのに十分な電流が流れる。1.8V供給システム等の低電源電圧システムには、一般に高い昇圧電圧が必要とされる。特定のワード線に対しワード線電圧を昇圧するために、当該ワード線が選択され、そのワード線に昇圧電圧が供給される。ワード線駆動回路は、選択されたワード線を昇圧電圧まで昇圧するのに用いられる。ワード線駆動回路は、選択されたコアセルの行すなわちXアドレスの最終的なデコーディングも行う。典型的には、各ワード線に付随してワード線駆動回路が設けられる。装置のレイアウト及びプロセス技術の進歩と共に、メモリアレイ内のコアセルは、より細かいピッチでレイアウトされる。ワード線同士が近接して配置されるので、ワード線駆動回路のサイズが制限される。最近では、特定のワード線駆動回路及びそれに付随する選択ワード線を識別するためのデコーディング方式が用いられている。ワード線駆動回路にアクセスし、昇圧電圧を選択ワード線に供給するためのデコーディング方式がより複雑化することによって、設計上の課題が呈示されている。多くの構成においてワード線を駆動するために、昇圧回路及びその付属回路は、昇圧ノード及び被駆動ノードにおける相当の負荷容量、不完全な動作性能、そしてワード線選択回数が最適化されていないといった問題に直面している。フラッシュメモリにおいて、コアセルアレイの微細ピッチに適合するように配置される一方で、性能を向上させ、昇圧ノード及び被駆動ノードにおける容量性負荷を低減し、ワード線選択回数を減らすようにした、より効率的なデコーディングアーキテクチャを実現出来れば望ましいであろう。図面を参照すると、図1は、現時点で好適な一実施形態に係るメモリ100のブロック図である。図示の実施形態において、メモリ100は、デジタルデータを記憶する相補型金属酸化物半導体CMOS集積回路として形成されたフラッシュメモリとして構成されている。しかし、メモリ100は他の適当な形態を採ってもよく、実際に、本明細書で説明する原理は、ワード線選択及びデコーディングが用いられる他の適当な回路に適用されてもよい。メモリ100は、コアセルアレイ102と、デコーダ104と、昇圧回路106と、アドレスバッファ回路108とを含む。コアセルアレイ102は、それぞれデータを記憶するように構成された複数のメモリセルを含む。幾つかの適用例において、各メモリセルは単一ビットのデータを記憶するようにしてもよいし、また別の幾つかの適用例において、各メモリセルは複数ビットのデータを記憶するようにしてもよい。コアセルアレイ102のメモリセルは、バイト単位又はワード単位でアドレス指定が可能であり、アドレスバッファ回路108において対応するアドレスによりアクセスされる。現時点で好適な実施形態において、メモリセルは、16ビットのデータワードとしてアクセスされ、各アドレスは固有のデータワードに対応する。他の実施形態において、各メモリセルは、デコーダ104によってデコードされる固有のアドレスを有している。デコーダ104は、典型的には、行方向すなわちxアドレスデコーディング論理回路112と、ビット線方向すなわちyアドレスデコーディング論理回路114とを含む。デコーダ104のxアドレスデコーディング論理回路112は、アドレスバッファ回路108から供給されるアドレス信号ADDに応答して、コアセルアレイ102の各行とそれぞれ関連付けられている複数のワード線110のうちの1つのワード線110aを活性化する。ワード線110aの活性化に応答して、当該ワード線110aと関連付けられたメモリセルが作動し、電流を減少させ始める。メモリセルを適当に作動させるために、ワード線110aの電位を例えば3.0V~4.0Vの十分な電位差だけ変化させなければならない。yアドレスデコーディング論理回路114又はデコーダ104の類似の論理回路は、コアセルアレイ102のビット線116を、例えば、センス用又は出力用インタフェース回路図1には図示せずに結合する。好ましくは、コアセルアレイ102の各ビット線116は、コアセルアレイ102におけるコアセルの1つ又は複数の列に関連している。好適な実施形態において、yアドレスデコーディング論理回路114は、アドレスADDに応答して、コアセルアレイ102の複数のビット線116の中から選択したビット線116aをデコードする。センス用又は出力用インタフェース回路は、コアセルアレイ102の選択したメモリセル内の電流をセンスして、選択したメモリセルに記憶されているデータの1つ又は複数のビットの2進状態を決定する。データワードとしてセンスされたメモリセルデータは、メモリ100の外部端子として用いられるメモリ100の出力端図示せずに生成される。図1には示していないが、コアセルアレイ102の個々のメモリセル上で必要に応じてプログラミング、読み出し、検証、消去などの他の動作を行うために他の回路が設けられている。メモリ100は、図1においてVccと明示された電源電圧に応答して動作する。Vccとグランドの電位差が電源電圧であり、例えば、0.8V~3.3Vの範囲内にある。電源電圧Vccの適合性は、メモリ100を製造するための技術を含む様々な要因に依存する。一般に、最新のCMOSプロセスでは、電源電圧は公称1.8Vである。絶対値において、この電圧は、pチャネルトランジスタのターンオン電圧すなわちしきい電圧Vtp:0.9Vよりも高く、またNチャネルトランジスタのターンオン電圧すなわちしきい電圧Vtn:1.0Vよりも高い。図2を参照すると、図1のメモリ100に係る例示的なワード線デコーディングアーキテクチャ200が示されている。アーキテクチャ200は、コアセルアレイブロック又はセクタARRAY0202、ARRAY1204、ARRAY2206、ARRAY3208と、ローカル駆動回路ブロックSUBXDEC0210、SUBXDEC1212、SUBXDEC2214、SUBXDEC3216と、横方向デコーディング回路ブロックGXDEC218と、駆動回路ブロックGVPX220と、縦方向デコーディング回路ブロックVXDEC0222、VXDEC1224、VXDEC2226、VXDEC3228と、昇圧回路106とを含む。図1のコアセルアレイ102は、好適には、コアセルアレイブロックARRAY0202、ARRAY1204、ARRAY2206、ARRAY3208を含む。図1のデコーディング回路104は、好適には、SUBXDEC0210、SUBXDEC1212、SUBXDEC2214、SUBXDEC3216、GXDEC218、GVPX220、VXDEC0222、VXDEC1224、VXDEC2226、及びVXDEC3228を含む。横方向デコーディング回路ブロックGXDEC218は、好適には、ワード線アドレス信号ADDWLを受け取る。このワード線アドレス信号ADDWLは、好適には、ワード線の選択及びデコーディングに適用可能な一連のビットからなるアドレス信号ADDを含む。駆動回路ブロックGVPX220は、好適には、図1及び図2の昇圧回路106からの昇圧電圧信号VBOOSTを受け取る。横方向デコーディング回路ブロックGXDEC218は2つのグループの信号を生成し、第1のグループの信号はSUBXDEC0210及びSUBXDEC1212で受け取られ、第2のグループの信号はSUBXDEC2214及びSUBXDEC3216で受け取られる。例示的なワード線デコーディングアーキテクチャ200は、多数の設計に適用させるために拡張可能となっている。例えば、一般にK個のコアセルアレイブロックARRAY0、ARRAY1、......、ARRAYK-1が存在する。図2においては、K=4個のコアセルアレイブロックARRAY0202、ARRAY1204、ARRAY2206、ARRAY3208が図示されている。例示的なコアセルアレイブロックARRAYkは、ローカル駆動回路ブロックSUBXDECk及び縦方向デコーディング回路ブロックVXDECkと関連する。例示的なコアセルアレイブロックARRAYkは、MN本のワード線を含む。各ワード線は、コアセルアレイブロックARRAYkのメモリセルに結合される。MN本のワード線における各ワード線は、ローカル駆動回路に結合される。例示的なローカル駆動回路ブロックSUBXDECkはMN個のローカル駆動回路を含み、各ローカル駆動回路は、コアセルアレイブロックARRAYkにおけるMN本のワード線のうちの対応するワード線に結合される。引き続き例示すると、横方向デコーディング回路ブロックGXDECは、第1側のデコーディング回路と第2側のデコーディング回路とを含む。第1側のデコーディング回路は、K/2個のコアセルアレイブロックSUBXDEC0......SUBXDECK/2-1によって受け取られる第1のグループの信号、例えば選択信号を生成する。第2側のデコーディング回路は、K/2個のコアセルアレイブロックSUBXDECK/2......SUBXDECK-1によって受け取られる第2のグループの信号、例えば選択信号を生成する。この例では、Kは偶数で、かつ4以上とする。例示的な横方向デコーディング回路ブロックGXDECは、それぞれが第1側と第2側とを有するM個の横方向デコーディング回路を含む。M個の横方向デコーディング回路の1つの一方の側は、例示的なローカル駆動回路ブロックSUBXDECkにおける1MN個のローカル駆動回路を活性化する。例示的な縦方向デコーディング回路ブロックVXDECkは、N個の縦方向デコーディング回路を含む。Nの縦方向デコーディング回路の1つは、例示的なローカル駆動回路ブロックSUBXDECkにおける1NM個のローカル駆動回路に、駆動回路ブロックGVPX220からの昇圧電圧を供給する。好適には、MN個のローカル駆動回路のうちの1つのローカル駆動回路は、M個の横方向デコーディング回路の1つの一方の側によって活性化されると共に、N個の縦方向デコーディング回路の1つによって昇圧電圧を供給される。次いで、ローカル駆動回路が選択され、そのローカル駆動回路に結合されたワード線が選択され、当該ローカル駆動回路によって駆動される。限定的ではないが数値例として、図2に示す現時点で好適な実施形態では、K=4個の縦方向デコーディング回路ブロックVXDEC0222、VXDEC1224、VXDEC2226、及びVXDEC3228であって、各ブロックがN=8個の縦方向デコーディング回路を含むものと、1個の横方向デコーディング回路ブロックGXDEC218であって、M=64個の2つの側に分けられた横方向デコーディング回路を含むものと、K=4個のローカル駆動回路ブロックSUBXDEC0210、SUBXDEC1212、SUBXDEC2214、及びSUBXDEC3216であって、各ローカル駆動回路ブロックがMN=648=512個のローカル駆動回路を含むものと、K=4個のコアセルアレイブロックARRAY0202、ARRAY1204、ARRAY2206、及びARRAY3208であって、各アレイブロックがMN=648=512本のワード線を含むものと、が設けられている。図2のワード線デコーディングアーキテクチャ200の回路レベルでの説明を行うために、各回路や個々の信号を参照するために用いられる変数について概略説明する。一般に、横方向デコーディング回路ブロックGXDEC218は、M個の2つの側に分けられた横方向デコーディング回路を含む。M個の2つの側に分けられた横方向デコーディング回路のいずれか1つをGXDECmとする。ここに、mは0~M-1である。一般に、VXDECkと示される例示的な縦方向デコーディング回路ブロックを有し、かつN個の縦方向デコーディング回路を含むK個の縦方向デコーディング回路ブロックが存在する。N個の縦方向デコーディング回路の1つをVXDECknとする。ここに、nは0~N-1である。一般に、SUBXDECkと示される例示的なローカル駆動回路ブロックを有し、かつMN個のローカル駆動回路を含むK個のローカル駆動回路ブロックが存在する。MN個のローカル駆動回路の1つをSUBXDECkmnとする。ここに、kは0~k-1である。一般に、ARRAYkと示される例示的なコアセルアレイブロックを有し、かつMN個のワード線を含むK個のコアセルアレイブロックが存在する。MN個のワード線のうちの1本をWLkmnとする。一般に、駆動回路ブロックGVPX220は、第1の昇圧電圧をaで示される第1又はA側230に出力し、第2の昇圧電圧をbで示される第2又はB側232に出力する。A側230及びB側232のいずれか1つをtとし、tをaからb又は1から2としてもよいことはもちろんである。例えば、例示的なコアセルアレイブロックの一方の側にのみ例示的なローカル駆動回路ブロックの1つを配置するよりも、むしろローカル駆動回路ブロックの両側にコアセルアレイを配置した現時点で好適な実施形態など、他の構成及び実施形態も可能である。ここで図3を参照すると、図2の駆動回路ブロックGVPX220を例示的に組み込んだ回路図が示されている。図3の例示的な駆動回路ブロックGVPX220は、Nチャネル金属酸化物半導体電界効果トランジスタMOSFET、すなわちNMOSトランジスタと、pチャネルMOSFET、すなわちPMOSトランジスタとから構成されている。駆動回路ブロックGVPX220を構成するためにMOSFETトランジスタが使用されているが、他の適当なアクティブ素子を使用してもよい。駆動回路ブロックGVPX220は第1側の回路342を含み、この第1側の回路は、NMOSトランジスタ302、306、314、316と、PMOSトランジスタ304、308、310、312と、インバータ336とを含む。GVPX220はさらに第2側の回路344を含み、この第2側の回路は、NMOSトランジスタ318、324、328、332と、PMOSトランジスタ320、322、326、330と、インバータ334とを含む。駆動回路ブロックGVPX220は、好適には、昇圧電圧VBOOSTと電源電圧VCCとの間で一連の出力を切り換える。第1側の回路342に結合された第1の選択ノード338は、第1側すなわちA側図2のワード線デコーディングアーキテクチャ200の第1側すなわちA側230を参照の選択信号SELaを受け取る。第2側の回路344に結合された第2の選択ノード340は、第2側すなわちB側アーキテクチャ200の第2側すなわちB側232を参照の選択信号SELbを受け取る。好適には、電圧信号gVpxgaは駆動回路ブロックGVPX220によって生成され、図2のアーキテクチャ200においてGXDEC218と、第1側230のローカル駆動回路ブロック、例えばSUBXDEC0210及びSUBXDEC1212とに供給される。好適には、電圧信号Vpxgaは駆動回路ブロックGVPX220によって生成され、図2のアーキテクチャ200における第1側230の縦方向デコーディング回路、例えばVXDEC0222及びVXDEC1224とに供給される。同様に、電圧信号gVpxgbは駆動回路ブロックGVPX220によって生成され、図2のアーキテクチャ200においてGXDEC218と、第2側232のローカル駆動回路ブロック、例えばSUBXDEC2214及びSUBXDEC3216とに供給される。好適には、電圧信号Vpxgbは駆動回路ブロックGVPX220によって生成され、図2のアーキテクチャ200における第2側232の縦方向デコーディング回路ブロック、例えばVXDEC2226及びVXDEC3228とに供給される。電源電圧VCCは、NMOSトランジスタ314、316、318、324のゲートノードに印加される。NMOSトランジスタ314、316、318、324はターンオンし、第1及び第2側の選択信号SELa、SELbの変化に応答して、PMOSトランジスタ310、312、320、322のドレインノードを適当なレベルにするのに十分な電流を供給する。アーキテクチャ200の第1側230が選択されない場合、第1側の選択信号SELaのレベルはローであり、PMOSトランジスタ310のゲートノードのレベルもローである。そのため、PMOSトランジスタ310は、インバータ336の出力が昇圧電圧VBOOSTの電位となり、かつNMOSトランジスタ302、306のゲートノードがVBOOST電位となるように動作する。これによってNMOSトランジスタ302、306は動作し、電圧信号gVpxga、Vpxgaは電源電圧VCCの電位となる。同様にアーキテクチャ200の第2側232が選択されない場合、第2側選択信号SELbのレベルはローであり、PMOSトランジスタ322のゲートノードのレベルもローである。そのため、PMOSトランジスタ322は、インバータ334の出力が昇圧電圧VBOOSTの電位となり、かつNMOSトランジスタ328、332のゲートノードがVBOOST電位となるように動作する。これによってNMOSトランジスタ328、332は動作し、電圧信号gVpxgb、Vpxgbは電源電圧VCCの電位となる。アーキテクチャ200の片側でワード線の1本がデコードされる場合、その片側が選択される。これは、メモリのXデコーダ回路が適当な入力アドレスを検出し、選択されたワード線をデコードした場合に実現する。アーキテクチャ200の第1側230が選択された場合、第1側の選択信号SELaのレベルはハイになり、インバータ336の出力レベルはローになり、PMOSトランジスタ310のドレインノードのレベルはローになる。これによってPMOSトランジスタ304、308のゲートノードのレベルはローになり、PMOSトランジスタ304、308が動作し、電圧信号gVpxga、Vpxgaは昇圧電圧VBOOSTのレベルになる。同様にアーキテクチャ200の第2側232が選択された場合、第2選択信号SELbのレベルはハイになり、インバータ334の出力レベルはローになり、PMOSトランジスタ322のドレインノードのレベルはローになる。これによって、PMOSトランジスタ326、330のゲートノードのレベルはローになり、PMOSトランジスタ326、330が動作し、電圧信号gVpxgb、Vpxgbは昇圧電圧VBOOSTのレベルになる。ここで図4を参照すると、図2のアーキテクチャに係るデコーディング回路ブロックVXDEC0222、VXDEC1224、VXDEC2226、VXDEC3228のいずれかの縦方向デコーディング回路VXDECkn400の例示的な実施形態の回路構成が示されている。例示的な縦方向デコーディング回路VXDECkn400は、NMOSトランジスタ402、404、406、410と、PMOSトランジスタ408とを含む。例示的な縦方向デコーディング回路VXDECkn400を構成するためにPMOS及びNMOSトランジスタを使用しているが、他の適当なアクティブ素子を使用してもよい。回路VXDECkn400は信号Vwknを生成する。ここに、kは0~K-1、nは0~N-1である。例示の実施形態において、nは8、kは4である。回路VXDECkn400は、例示的なローカル駆動回路ブロックVXDECknのM個のローカル駆動回路に信号Vwknを供給する。例示の実施形態において、Mは64である。縦方向デコーディング回路200によって供給されるM個のローカル駆動回路のうちいずれか1つは、SUBXDECkmnとして示されている信号Vwknである。縦方向デコーディング回路400は、昇圧電圧をメモリの選択された縦方向のみに供給する。縦方向デコーディング回路400は、選択信号Vselkをそのドレインで受け取るNチャネルトランジスタ402を含む。縦方向デコーディング回路400によって供給されるサブXデコーダ又はワード線駆動回路のうちの1つが読み出し又は書き込みアクセスのために選択される場合、この信号はアクティブローとなる。信号Vselkの状態は、メモリの行すなわちXデコーディング回路によって制御される。トランジスタ402のゲートは、行すなわちXアドレスのデコーディングが行われるときにアクティブとなる制御信号Vxnを受け取る。トランジスタ402のソースは、トランジスタ408、412を含むインバータ412の入力に結合されている。トランジスタ408は、電圧Vpxgt電位の昇圧ノードに結合されたソースノード及びバルクノードを有するpチャネルトランジスタである。トランジスタ410は、ソースがグランドに接続されたNチャネルトランジスタである。インバータ412の出力によって信号Vwknが供給される。Nチャネルトランジスタ404及びpチャネルトランジスタ406もインバータ412の入力に結合されている。Nチャネルトランジスタ404は、電源Vccに結合されたドレイン及びゲートを有する。pチャネルトランジスタ406は、電圧Vpxgt電位の昇圧ノードに結合されたソース及びゲートを有する。Nチャネルトランジスタ404は、プルアップトランジスタとして動作し、インバータ412の入力をバイアスし、出力Vwknを非選択とする。アクティブローの選択信号Vselkが除去又はインアクティブハイレベルに駆動された後、トランジスタ404は、インバータ412の入力ノードをハイレベルにひき上げる。電圧Vwknでの出力信号がインアクティブローの場合、電圧Vwknは、pチャネルトランジスタ406をターンオンさせる。出力電圧Vwknのレベルがハイになると、電圧Vwknはトランジスタ406をターンオフさせる。好適な実施形態において、1つの縦方向デコーディング回路400は、8本のワード線毎に、1つのグローバルXデコーディング回路図5と共にレイアウトされる。そのため、8本のワード線ピッチに相当するスペースをレイアウト設計に用いることができる。各サブXデコーディング図6のワード線ピッチ上でのレイアウトは、十分小さいため可能である。このように、Xデコーダ全体のレイアウトを微細ピッチのワード線をもって達成することができる。ここで図5を参照すると、図2のアーキテクチャに係る横方向デコーディング回路ブロックGXDEC218の横方向デコーディング回路500の例示的な実施形態の回路図が示されている。例示的な横方向デコーディング回路500は、NANDゲート502と、インバータ504、506、508と、NMOSトランジスタ510、512、514、516と、PMOSトランジスタ518、520、522、524とを含む。例示的な横方向デコーディング回路500を構成するためにPMOS及びNMOSトランジスタを使用しているが、他の適当なアクティブ素子を使用してもよい。図5に示されるように、好適には、横方向デコーディング回路500は、NANDゲート502の入力端でマルチビットワード線信号ADDWLを受け取る。好適には、ワード線アドレス信号ADDWLは、ワード線選択及びデコーディングに適用可能な選択されたグループの複数ビットのアドレス信号ADDを含む。一実施形態において、ワード線アドレス信号は4ビットを含む。NANDゲート502の出力はインバータ504を駆動する。インバータ504の出力は、Nチャネルトランジスタ512、514のソースと、インバータ506、508の入力とに結合されている。Nチャネルトランジスタ512は、Vccに結合されたゲートと、pチャネルトランジスタ524のドレイン及びpチャネルトランジスタ522のゲートに結合されたドレインとを更に有する。pチャネルトランジスタ522は、昇圧電圧gVpxgaに結合されたソース及びウェルを有する。同様にpチャネルトランジスタ522は、昇圧電圧gVpxgaに結合されたソース及びウェルと、トランジスタ524のドレインに結合されたゲートとを有する。トランジスタ522のドレインは、Nチャネルトランジスタ510のドレインに結合され、Nチャネルトランジスタ510は、Vccに結合されたゲートと、インバータ508の出力であるアクティブローのノードNGwmに結合されたソースとを有する。Nチャネルトランジスタ514は、Vccに結合されたゲートと、pチャネルトランジスタ518のドレイン及びpチャネルトランジスタ520のゲートに結合されたドレインとを更に有する。pチャネルトランジスタ518は、昇圧電圧gVpxgaに結合されたソース及びウェルを有する。同様にpチャネルトランジスタ520は、gVpxgaに結合されたソース及びウェルと、トランジスタ518のドレインに結合されたゲートとを有する。トランジスタ520のドレインは、Nチャネルトランジスタ516のドレインに結合され、Nチャネルトランジスタ516は、Vccに結合されたゲートと、インバータ506の出力であるアクティブハイのノードNGwmに結合されたソースとを有する。上記の実施形態において、特定のローカルワード線mknが選択された場合、当該ローカルワード線に関連して選択されたグローバルワード線は、アクティブローになる。他の非選択のグローバルワード線は、ハイレベルになる。昇圧回路106図1が電圧を昇圧し始めると、非選択の63本のグローバルワード線は、回路Gvpx図3からの電圧Vpxgを介して昇圧される。選択されたワード線は、昇圧回路からの電圧Vpxkによって昇圧される。回路の物理的なレイアウトにおいて、アクティブローGwnであるグローバルワード線は、サブXデコーダ回路の全てに亘り、pチャネルトランジスタ及びNチャネルトランジスタに結合される。これによる効果として、昇圧回路106の出力に相当な容量性負荷が付加され、電圧の昇圧及びローカルワード線の動作が遅くなる。本実施形態によれば、グローバルワード線を分割することによって昇圧電圧ノード上の負荷全体が低減され、メモリ回路の性能が改善される。図5において、第1のグローバルワード線gwmaは、サブXデコーダの1つのグループを駆動し、第2のグローバルワードラインgwmbは、第2のグループのサブXデコーダを駆動する。これらのグループは、NANDゲート502での入力アドレスに応答して同時にデコードされる。NANDゲート502への入力レベルが全てハイの場合、NANDゲート502の出力レベルはローになり、インバータ504の出力レベルはローになる。これによってインバータ506、508の出力レベルはローになり、トランジスタ510、516はターンオンする。トランジスタ512、514はオフとなり、この状態で、トランジスタ510及び516の各々のドレインにおけるアクティブロー出力であるgwma及びgwmbは、ローレベルになる。トランジスタ512及び514の各々のドレインにおけるアクティブハイ出力であるgwma及びgwmbは、昇圧電圧gVpxgbの電位になる。同様に、少なくとも1つのNANDゲート502への入力レベルがローの場合、NANDゲート501の出力レベルはハイになり、インバータ504の出力レベルはローになる。この状態で、トランジスタ512、514はオンになり、トランジスタ510、516はオフになる。結果として、トランジスタ510のドレインでのアクティブローの出力gwmaと、トランジスタ516のドレインでのアクティブローの出力gwmbは、昇圧電圧gVpxgbの電位となる。トランジスタ510のドレインでのアクティブハイの出力gwmaと、トランジスタ516のドレインでのgwmbはロー電圧レベルとなる。ワード線デコーダに供給される昇圧電圧を分離することによって、ライン負荷容量を以前の値の約1/2に低減することができる。更に、容量が小さいので駆動トランジスタのサイズを縮小することができ、必要な駆動電流も減少する。従って、pチャネルトランジスタ518、520、522、524を縮小することができ、回路領域全体が縮小される。好適には、アクティブハイのグローバルワード線gwma及びアクティブローのグローバルワード線gwmb上で昇圧電圧を供給するために、同じ昇圧回路がグローバルXデコーディング回路の各々の列に用いられる。ここで図6を参照すると、図2のアーキテクチャに係るサブXデコーダすなわちローカル駆動回路ブロックSUBXDEC0210、SUBXDEC1212、SUBXDEC2214、及びSUBXDEC3216のいずれかのローカル駆動回路600の例示的な実施形態の回路構成が示されている。例示的なローカル駆動回路600は、NMOSトランジスタ602、606と、PMOSトランジスタ604とを含む。例示的なローカル駆動回路600を構成するためにPMOS及びNMOSトランジスタが使用されているが、他の適当なアクティブ素子を使用してもよい。Nチャネルトランジスタ602は、昇圧電圧Vwknに結合されたドレイン、ローカルワード線610に結合されたソース、及びアクティブハイのグローバルワード線gwmtに結合されたゲートを有する。pチャネルトランジスタ604は、ローカルワード線610に結合されたドレイン、アクティブローのグローバルワード線gwmt612に結合されたゲート、及び昇圧電圧gVpxgtに連結されたソース及びウェルを有する。Nチャネルトランジスタ606は、ローカルワード線610に結合されたドレイン、ノード614でのアクティブローの信号NGwmに結合されたゲート、及びグランドに接続されたソースを有する。上述した実施形態では、アクティブローのグローバルワード線gwmは、Nチャネルプルダウントランジスタ及びpチャネルプルアップトランジスタを駆動した。特定のサブXデコーダ600が選択されない場合、Nチャネルプルダウントランジスタは単にターンオンすればよい。すなわち、ゲートを昇圧電圧まで昇圧させる必要はない。一実施形態において、トランジスタ606は、図5のNANDゲート502からの論理出力によってノード614で駆動されるゲートを有する。重要なのは、特定の駆動回路ではなく、むしろ8個のサブXデコーダの各々のNチャネルトランジスタ606によって、アクティブローのグローバルワード線NGwm上の負荷要因となるゲート容量を除去することによって改善がもたらされることである。図示の実施形態において、NANDゲート502からの出力信号がNチャネルトランジスタ606を駆動するために用いられることは好都合である。それは、NANDゲート502は適当な信号レベルを有しており、かつトランジスタ606に物理的に近接しているからである。NANDゲート502は電源Vccによって駆動され、留意すべき点は、それがチャネルトランジスタ606を駆動するのに十分であるということである。昇圧電圧は必要とされない。他の実施形態においては、Nチャネルトランジスタ606のゲートは、図6に示されるようにアクティブローのグローバルワード線NGwmによって駆動される。このワード線上の電圧は、横方向デコーディング回路500図5によって昇圧電圧まで昇圧される。同様にNチャネルトランジスタ602のゲートは、アクティブハイのグローバルワード線gwmt上で昇圧電圧まで昇圧される。また、図示の実施形態において、pチャネルトランジスタ604は、そのゲートにおいて、アクティブローのグローバルワード線gwmb上の昇圧電圧まで昇圧される。トランジスタを流れる電流はゲートソース間電圧に比例するため、昇圧電圧をゲートに印加することにより、各トランジスタはより安定してターンオンする。トランジスタが同じ物理的サイズに対してより多くの電流を供給しているので、当該ワード線に関係する容量をより急速に充放電することが可能となる。あるいは、トランジスタのサイズは縮小可能でありながら、同じ電流を供給するためのレイアウト設計のサイズを最小化することができる。pチャネルトランジスタ604のゲート容量によって、更なる性能向上がもたらされる。上述した実施形態において、回路600が選択された場合に、昇圧電圧約4.0Vが、pチャネルトランジスタ604のゲート及びウェルにおいてアクティブローのグローバルワード線gwmtに印加された。この回路が選択されない場合、アクティブローのグローバルワード線gwmtによって駆動される他の7個のサブXデコーディング回路600と同様に、トランジスタ604のウェルは、昇圧されていない電圧約3.0Vに保持された。この従来の設計では、昇圧回路出力に余剰の容量が付加される。非選択のpチャネルトランジスタ604は、これらの条件下でアキュムレータとして動作するであろう。このアキュムレータモードにおいて、当該トランジスタのゲート容量は、空乏モードよりはるかに大きくなる。この余剰の容量を除去するために、図6において、昇圧電圧gVpxgtがトランジスタ604のウェルにも印加される。この回路設計では、昇圧電圧をグローバルXデコーディング回路及びそれに関連するサブXデコーディング回路に用いることができるため、昇圧回路の簡略化及びサイズの縮小化を図ることができるという利点がある。図6におけるpチャネルトランジスタ604の基板バイアス効果を利用することで、更なる性能向上が可能である。基板バイアス効果とは、トランジスタのバルク、ウェル、又は基板ノードに印加されるバイアス電圧の変化に応じたトランジスタのしきい電圧の変化をいう。図7は、図5のGVPX回路の他の実施形態を示しており、図7では、図5の回路の右半分に幾つかの回路を追加したものが示されている。図7には、トランジスタ702、704、706、708が回路に付加されている。pチャネルトランジスタ702は、pチャネルトランジスタ518のゲート及びNチャネルトランジスタ516のドレインに結合されたゲートを有する。ワード線の適当なデコーディングに応答して選択信号がNANDゲート502によって生成されたとき、この昇圧ノード714は昇圧電圧gVpxgbの電位まで昇圧される。pチャネルトランジスタ702は、昇圧電圧gVpxgbに結合されたソースと、出力710に結合されたドレインとを有する。Nチャネルトランジスタ704は、トランジスタ710と同一のノード714に結合されたゲートと、昇圧電圧gVpxgbに結合されたドレインと、出力710に結合されたソースとを有する。トランジスタ706及び708は同様に配置されている。pチャネルトランジスタ706は、ノード714に結合されたゲートと、出力712に結合されたドレインと、昇圧電圧gVpxgbに結合されたソースとを有する。Nチャネルトランジスタ708は、ノード714に結合されたゲートと、昇圧電圧gVpxgbに結合されたドレインと、出力712に結合されたソースとを有する。トランジスタ702、704は、昇圧電圧gVpxgtを、図4の縦方向Xデコーディング回路400に印加する。トランジスタ706、708は、昇圧電圧gVpxgtを、横方向デコーディング回路ブロックGXDEC218及び図6のサブXデコーダ600に印加する。これらの回路において、pチャネルトランジスタ604図6のソースにおけるVwknが、トランジスタ604のウェルにおけるgVpxgtよりも速く昇圧電圧の電位まで昇圧されたときに、基板バイアス効果のために、pチャネルトランジスタのしきい電圧Vtはより低くなり、pチャネルトランジスタはより安定してターンオンする。図7において、トランジスタ702はトランジスタ706よりも安定しており例えば、チャネル幅のチャネル長に対する比率であるアスペクト比が大きい、縦方向Xデコーディング回路用gVpxgtが、グローバルXデコーディング回路218及びサブXデコーディング回路600用のgVpxgtよりも速く昇圧される場合、図6のトランジスタ604のソース電圧Vwknは、基板電圧gVpxgtよりも高くなり、所望の結果が得られる。トランジスタ702、706の幾何学的構造は、性能を最大限に改善できるように適宜調整される。一実施形態において、図1の構成要素は全て単一の集積回路チップ上に含まれる。但し、例示的なフラッシュメモリチップ用のアドレス入力及び制御入力は、メモリ密度とインターフェース実装に依存する。開示された実施形態が、異なるメモリ密度と付属の代替アドレス入力及び制御入力を伴ったインターフェース実装にも適用し得ることは理解されるであろう。横方向及び縦方向のデコーディング回路例えば、回路ブロック218、222、224、226、228に関して用いられた横方向及び縦方向という用語が、ワード線デコーディング及び選択について言及していることは理解されるべきである。特に、横方向及び縦方向のデコーディング回路は、特定のローカル駆動回路ブロックにおける特定のローカル駆動回路、例えば、図2におけるSUBXDEC0210、SUBXDEC1212、SUBXDEC2214、又はSUBXDEC3216の特定のローカル駆動回路を識別するために用いられる。用語横方向及び縦方向は参照用語であり、絶対位置又は相対位置に関係なくデコーディング回路の種類を区別するのに用いられる。すなわち、例として、本明細書に記載されている縦方向デコーディング回路は、コアセルアレイの列をデコードするよう意図されたものでなく、ワード線すなわちコアセルアレイの行をデコードするよう意図されたものである。例えば、横方向及び縦方向のデコーディング回路は、それ自体、本明細書に記載の実施形態に合ったいかなる方法で配置されてもよいし、またレイアウトされてもよいし、或いは実装されてもよい。例えば、横方向デコーディング回路又は縦方向デコーディング回路は、必要に応じて仮想x-y平面内で配置されてもよい。本明細書で用いられているように、アドレスという用語は、1つ又は複数のメモリセル又はその記憶場所に固有に対応する任意の識別子を指すように広義に意図されている。本明細書に記載された現時点で好適な実施形態では、VVVVが提供されている。しかしながら、実施形態の態様を、BBB以外の動作に関して適用してもよい。本明細書で用いられているように、ロー、論理的にロー、アサートされていない、アクティブでない、及び非アクティブという用語及び語句は、一般に2進数のゼロ0を表していると理解されるデジタル信号の論理的に低い値を指すように広義に意図されている。本明細書で用いられているように、ハイ、論理的にハイ、アサートされた、及びアクティブという用語及び語句は、一般に2進数の1を表していると理解されるデジタル信号の論理的に高い値を指すように広義に意図されている。本明細書で用いられているように、Bに結合されたAという語句は、Bに直接接続されたA、又は1つ以上の中間構成要素を介してBに間接的に接続されたAを意味するように定義されている。本明細書で用いられているように、ユーザという用語は、メモリにアクセスしようとしているプロセッサ又は他の構成要素もしくはエンティティを指すように意図されている。また、本明細書で用いられているように、信号という用語がアナログ信号又はデジタル信号を広義に指し、両方のタイプの信号を包含することも理解されるべきである。以上の記載から、現時点で好適な実施形態はVVVVを提供し、メモリはZZZZZZを含むことがわかる。本発明の特定の実施形態を以上に示しかつ説明し、また以下において示しかつ説明するが、適宜変形を加えてもよい。例えば、適当な応用例において個々のトランジスタ、pチャネル及びNチャネルの向きを逆にしてもよい。図示した回路を構成するトランジスタのマイクロメートル又はミクロンで測定したチャネル長に対するチャネル幅の比率を特定する適当なトランジスタのサイズは、図面から省略されていることに留意されるべきである。回路を実現するのに用いられる特定の集積回路製造プロセスの設計要件、性能及び制限、並びに特定の実施形態の性能要件に応じて適当な比率を選択してもよいことは理解されるであろう。さらに、本明細書に記載された発明の概念をメモリ装置以外の回路に適用してもよい。本明細書に記載された方法の各ステップが、記載された動作に合った順序で実行され得ることは理解されるべきである。以上の詳細な説明は、本発明がとり得る幾つかの形態のうち一部だけについて説明した。従って、以上の詳細な説明は、限定的ではなく例示的なものとして見なされることを意図しており、また、特許請求の範囲に記載された事項は、本発明の趣旨及び範囲を規定するように意図された全ての等価物を含むことを理解されるべきである。従って、特許請求の範囲では、本発明の真の趣旨及び範囲に含まれる全ての変形や修正を含むように意図されている。"