入力端に接続された、第一の逆並列積層シリコン制御整流子SCRのアノードと、グランドに接続された、第二の逆並列積層SCRのアノードと、共に接続された、前記第一および第二の逆並列積層SCRのカソードと、を包含する対称双方向性逆並列積層SCR、を含むデバイスであって、前記対称双方向性逆並列SCRの各々は、前記カソードに向け電流を流すダイオードのペアを含み、前記ダイオードは、電圧が印加されると逆バイアスされ、第一対称双方向性逆並列SCRからエレメントを効果的に失活させ、同時に第二対称双方向性逆並列SCRの前記ダイオードは前記逆バイアスされたダイオードと同じ方向に電流を流す、前記デバイス。前記対称双方向性逆並列SCRの各々は、保護対象の回路と同じチップ中に組み込まれる、請求項1に記載のデバイス。前記対称双方向性逆並列SCRの各々は、PNPおよびNPNバイポーラ接合と、並列のダイオードとを含む、請求項1に記載のデバイス。前記対称双方向性逆並列SCRの各々は、順方向バイアスモードでどちらかの方向に動作する、請求項1に記載のデバイス。前記対称双方向性逆並列SCRの各々は、任意の電圧レベルに対する多重積層構造体を含む、請求項1に記載のデバイス。前記対称双方向性逆並列SCRの各々は、ダイオードD1およびD2と並列に、それぞれ抵抗素子R1およびR2を含み、各ダイオードは、電圧の印加の前は、前記カソードに向けた順方向を有する、請求項1に記載のデバイス。前記ダイオードD1とD2とは、それぞれ、PウエルダイオードとNウエルダイオードとである、請求項6に記載のデバイス。前記第一対称双方向性逆並列SCR中の前記ダイオードD1およびD2は負電圧の印加によって逆バイアスされ、前記第二対称双方向性逆並列SCR中の前記ダイオードD1およびD2は正電圧の印加によって逆バイアスされることになる、請求項6に記載のデバイス。前記対称双方向性逆並列SCRの前記第一中の前記ダイオードD3およびD4は、負電圧の印加によって、2つの抵抗素子R1とR2との間の有効ダイオードDeff1となり、前記対称双方向性逆並列SCRの前記第一の前記アノードに向け電流を流し、これは前記対称双方向性逆並列SCRの前記第二中の前記ダイオードD1およびD2と同じ方向であり、前記対称双方向性逆並列SCRの前記第二中の前記ダイオードD3およびD4は、正電圧の印加によって、2つの抵抗素子R1とR2との間の有効ダイオードDeff1となり、前記対称双方向性逆並列SCRの前記第二の前記アノードに向け電流を流し、これは前記対称双方向性逆並列SCRの前記第一中の前記ダイオードD1およびD2と同じ方向である、請求項6に記載のデバイス。Nウエル中に形成されたN領域およびP領域、並びに前記Nウエルに隣接するPウエル中に形成されたN領域およびP領域、を包含するシリコン制御整流子と、前記Pウエル中に形成された前記P領域の一部に隣接して配置された、前記Nウエル中に形成された前記N領域の一部を包含するダイオードと、を含む構造体。前記PウエルおよびNウエル中に形成された前記N領域およびP領域は、基板中の埋め込み絶縁体層に延びている、請求項10に記載の構造体。前記PウエルおよびNウエルは、前記基板中の前記埋め込み絶縁体層に延びている、請求項11に記載の構造体。前記PウエルおよびNウエル中に形成された前記N領域およびP領域は、それぞれ、前記Pウエルおよび前記Nウエルの部分によって隔てられている、請求項12に記載の構造体。前記PウエルおよびNウエル中に形成された前記N領域およびP領域は、埋め込み絶縁体層上の基板の上部層中に部分的に伸びている、請求項10に記載の構造体。前記PウエルおよびNウエル中に形成された前記N領域およびP領域は、シャロートレンチアイソレーション構造体によって隔てられている、請求項14に記載の構造体。前記PウエルとNウエルとはアイソレーション構造体によって境界されている、請求項15に記載の構造体。前記NウエルとPウエルとは相隣接している、請求項10に記載の構造体。前記NウエルとPウエルとは、類似の幅を有する、請求項10に記載の構造体。請求項10に記載の2つの逆並列積層構造体は、双方向性のESD保護を提供する、請求項10に記載の構造体。第一部分中に、シリコンオンインシュレータSOI基板の上部層中に、リソグラフィ、エッチング、および堆積プロセスを用いてトレンチアイソレーション構造体を形成するステップと、前記上部層中に、前記トレンチアイソレーション構造体によって境界された、相隣接するNウエルおよびPウエルを形成するステップと、前記NウエルおよびPウエルの各々の中に、ドーパントを用いてN領域およびP領域を形成し、同時にブロックによって前記NウエルおよびPウエルの部分を遮断するステップと、を含み、前記第一部分に隣接する第二部分中に、前記第一部分の前記トレンチアイソレーション構造体と同じCMOS処理ステップを用いて、前記トレンチアイソレーション構造体を形成するステップと、前記第一部分中の前記NウエルおよびPウエルと同じCMOS処理ステップを用いて、前記トレンチアイソレーション構造体によって境界された前記相隣接するNウエルおよびPウエルを前記上部層中に形成するステップと、前記第一部分の前記N領域およびP領域と同じCMOS処理ステップを用いて、前記Nウエル中に単一のN領域、および前記Pウエル中に単一のP領域を形成するステップであって、前記NウエルおよびPウエルの部分が、前記単一のN領域と前記単一のP領域とを隔てている、前記形成するステップと、をさらに含む、方法。前記NウエルおよびPウエルの各々の中の前記N領域とP領域とは、前記上部層中に形成されたシャロ―アイソレーション構造体によって分離される、請求項20に記載の方法。マシン可読ストレージ媒体中に有形に具現された、集積回路を設計、製造、または試験するための設計構造体であって、前記設計構造体は、Nウエル中に形成されたN領域およびP領域、並びに前記Nウエルに隣接するPウエル中に形成されたN領域およびP領域、を包含するシリコン制御整流子と、前記Pウエル中に形成された前記P領域の一部に隣接して配置された、前記Nウエル中に形成された前記N領域の一部を包含するダイオードと、を含む設計構造体。前記設計構造体はネットリストを含む、請求項22に記載の設計構造体。前記設計構造体は、集積回路のレイアウトデータの交換に使われるデータフォーマットとして、ストレージ媒体に在置される、請求項22に記載の設計構造体。前記設計構造体は、プログラム可能ゲートアレイ中に在置される、請求項22に記載の設計構造体。また一方、外部電圧の極性が内部拡散電位と反対であれば、再び再結合が進み、p-n接合を通る相当量の電流をもたらし得るすなわち、接合部で相当な数の電子と正孔とが再結合する。ピーク逆電圧を超える非常に大きな逆バイアスでは、逆降伏と呼ばれるプロセスが発生する。これは、通常ならデバイスを恒久的に損傷するような、大きな電流の増加すなわち、多数の電子と正孔とがpn接合部に生成され流出するをもたらす。従って、当該技術分野では、前述の欠陥および短所を克服することが求められている。本発明の第一態様において、デバイスは、対称双方向性逆並列積層シリコン制御整流素子SCRを含む。第一の逆並列積層SCRのアノードは入力端に接続される。第二の逆並列積層SCRのアノードはグランドに接続される。第一および第二の逆並列積層SCRのカソードは共に繋がれる。これら対称双方向性逆並列SCRの各々は、カソードに向け電流を流すダイオードのペアを含み、該ダイオードは、電圧が印加されると逆バイアスされ、一つの対称双方向性逆並列SCRからエレメントを効果的に失活させ、同時に他方の対称双方向性逆並列SCRのダイオードは逆バイアスされたダイオードと同じ方向に電流を流す。本発明の別の態様において、構造体はシリコン制御整流素子SCRを含む。このSCRは、Nウエル中に形成されたN領域およびP領域と、Nウエルに隣接するPウエル中に形成されたN領域およびP領域と、を含む。ダイオードは、Pウエル中に形成されたP領域の一部に隣接して配置された、Nウエル中に形成されたN領域の一部を含む。本発明のさらに別の態様において、方法は、第一部分中に、シリコンオンインシュレータSOI:silicononinsulatorsubstrate基板の上部層中に、リソグラフィ、エッチング、および堆積プロセスを用いてトレンチアイソレーション構造体を形成するステップと、上部層中に、トレンチアイソレーション構造体によって境界された、相隣接するNウエルおよびPウエルを形成するステップと、NウエルおよびPウエルの各々の中に、ドーパントを用いてN領域およびP領域を形成し、同時にブロックによってNウエルの部分とPウエルの部分とを遮断するステップと、を含む。本方法は、第一部分に隣接する第二部分中に、第一部分のトレンチアイソレーション構造体と同じCMOS処理ステップを用いて、トレンチアイソレーション構造体を形成するステップと、第一部分中のNウエルおよびPウエルにおけるのと同じCMOS処理ステップを用いて、トレンチアイソレーション構造体によって境界された相隣接するNウエルおよびPウエルを、上部層中に形成するステップと、第一部分のN領域およびP領域と同じCMOS処理ステップを用いて、Nウエル中に単一のN領域、およびPウエル中に単一のP領域を形成するステップであって、NウエルおよびPウエルの部分が単一のN領域と単一のP領域とを隔てている、該形成するステップと、をさらに含む。本発明の別の態様において、マシン可読ストレージ媒体中に有形に具現された、集積回路を設計、製造、または試験するための設計構造体が提供される。この設計構造体は、本発明の構造体を含む。さらなる実施形態において、マシン可読データストレージ媒体上に符号化されたハードウェア記述言語HDL:hardwaredescriptionlanguage設計構造体は、コンピュータ支援設計システムで処理されたとき、本発明の構造体を包含するESD保護デバイスのマシン実行可能表現体を生成するエレメントを含む。まださらなる実施形態では、ESD保護デバイスの機能設計モデルを生成するための、コンピュータ支援設計システムにおける方法が提供される。本方法は、ESD保護デバイスの構造的エレメントの機能表現体を生成するステップを含む。言及される複数の図面を、本発明の例示的な実施形態の非限定的な例として参照しながら、以下に続く詳細な説明において本発明を記述する。本発明は、半導体構造体および製造の方法に関し、さらに具体的には、高電圧PINのESD保護用双方向性逆並列積層SCR、製造の方法、および設計構造体に関する。さらに具体的な実施形態において、本発明のデバイスは、各々がPNPおよびNPNバイポーラ接合並びに並列ダイオードを有する、双方向性逆並列積層SCRである。従来式の逆並列積層ダイオードは非常に高い制限電圧を有し、これはESD保護には有利ではない。作動において例えば、正または負電圧を印加されると、一つのSCR中のこれらダイオードは逆バイアスされ、回路からエレメントダイオードを効果的に除去し、同時に他方のSCR中のダイオードは順方向バイアスを維持する。このように、電圧の印加により順方向バイアスESD保護パスが生成され、これが優れたESD保護を提供する。また、有利には、双方向性逆並列積層SCRは、低い降伏電圧および低いRonを保持し、これにより優れたESD保護を提供する。また、高電圧PINのESD保護用双方向性逆並列積層SCRは、プロセス感受性がない。すなわち、パフォーマンスは、デバイスごとの処理条件の変動に影響されない。図1aは、本発明の諸態様による、高電圧PINのESD保護用双方向性逆並列積層SCRのある回路図を示す。図1の回路5は、逆並列の形に配置された、SCR10およびSCR20を含む。諸実施形態において、SCR10およびSCR20は対称になっており、各々が、例えば、NPNおよびPNP接合並びに並列ダイオードを有する。SCR10およびSCR20は、高い順方向SCRトリガ電圧および低いPウエル/Nウエルダイオードオン抵抗を有する。SCR10およびSCR20は、順方向バイアスモードにおいてどちらかの方向に動作する。SCR10およびSCR20は任意の電圧レベルに対する多重積層構造体とすることができ、保護対象の回路を含む同一のチップまたは集積回路に組み込むことが可能である。さらに具体的には、SCR10はそのアノード10aを入力端30に接続され、SCR20はそのアノード20aによってグランド40に接続される。SCR10およびSCR20は、それらそれぞれのカソード10b、20bによって共に繋がれている。SCR10およびSCR20の各々は、それぞれ、ダイオードD1およびD2と並列配置された抵抗素子R1およびR2を含み、各ダイオードは、それぞれのSCR10、20のカソード10b、20bに向いた順方向を有する。諸実施形態において、ダイオードD1およびD2は、例えば、それぞれ、PウエルダイオードおよびNウエルダイオードとすることができる。さらなるダイオードD3およびD4は、それぞれ、ダイオードD1とD2との間と、および抵抗素子R1とR2との間とに設けられる。ダイオードD3およびD4は、Pウエル/Nウエル接合ダイオードとすることができる。諸実施形態において、これらダイオードの配置は、PNPまたはNPNバイポーラトランジスタを生成し得る。図1bおよび図1cを参照しながらさらに詳しく説明するように、SCR10中のダイオードD1およびD2は、負電圧を印加されると逆バイアスされることになる。また、SCR20中のダイオードD1およびD2は、正電圧を印加されると逆バイアスされることになる。これが、そのSCRから回路エレメントを効果的に失活させる。さらに具体的には、図1bに示すように、負電圧の印加によって、SCR10中のダイオードD3およびD4は、2つの抵抗素子R1とR2との間の有効ダイオードDeff1となる。有効ダイオードDeff1はSCR10のアノード10aに向けて例えば、入力端30に向けて電流を流す。これは、電流が、SCR20中のバイポーラトランジスタを通る方向と同じである。順方向バイアスされたダイオード有効ダイオードDeff1は約0.7Vで電流を導通する。このように、負電圧を印加すると、SCR10は逆バイアスされて電流を導通せず、Deff1は電流を導通させることになり、しかして効果的ESD保護デバイスが提供される。同様に、図1cに示されるように、正電圧を印加すると、SCR20中のダイオードD3およびD4は、2つの抵抗素子R1とR2との間の有効ダイオードDeff2となる。有効ダイオードDeff2は、SCR20のアノード10aに向けて例えば、GND40に向けて電流を流す。これは、SCR10中のバイポーラトランジスタと同じ方向である。順方向バイアスされたダイオード有効ダイオードDeff2は、約0.7Vで電流を導通する。このように、正電圧を印加すると、SCR20は逆バイアスされて電流を導通せず、Deff2は電流を導通させることになり、しかして効果的ESD保護デバイスが提供される。図2は、本発明のある態様による高電圧PINのESD保護用双方向性逆並列積層SCRを使うある応用を示す。諸実施形態において、本発明のESD保護デバイスは、高い入力信号/-30Vを必要とする、低静電容量のRFスイッチ中に有利に実装し、信号に影響を与えず8kVのESD保護目標レベルを達成することができる。さらに具体的には、図2は、図1aの回路を用いた携帯電話への応用を示す。携帯電話100は、アンテナ110に接続されたRFスイッチ105を含む。電力増幅素子115は、出力端およびESD保護デバイス5に接続されている。ESD保護デバイス5は、RFスイッチ105への入力端に設けられ、諸実施形態において、RFスイッチ105を含む同じチップまたは集積回路に組み込むことが可能である。このように、本発明のESD保護デバイス5はRFスイッチに対しESD保護を提供することができる。当業者は、本発明のESD保護デバイス5は、例えば、他のデバイスに組み込みもしくは他のデバイス保護しまたはその両方を行い、あるいはこれを直接スイッチに組み込むこともできることをよく理解すべきである。低増幅素子入力端LNA:lowamplifierinput120がRFスイッチ105に接続されている。図3aは、本発明のある態様による、高電圧PINのESD保護用双方向性逆並列積層SCRの上面図を示す。図3bおよび図3cは、図3aの高電圧PINのESD保護用双方向性逆並列積層SCRおよび各処理ステップの断面図を示す。双方向性逆並列積層SCR5は、対称になったSCR10およびSCR20を含む。SCR10とSCR20とは同一対称なので、ここでは、SCR10だけの説明を提供することにするが、当業者は、これらの説明が、SCR10およびSCR20の双方に対し等しく適用可能なのを容易に理解するであろう。SCR10は、NおよびPウエルブロック230で覆われているを取り囲むシャロートレンチアイソレーション構造体200を含み、これらウエルは類似の幅とすることができる。さらに具体的には、断面A-A例、ダイオード部において、Nドープ領域205は、Nウエルブロック230で覆われていると例えば、相隣接して直接接触して隣接している。Nウエルは、Pウエルこれもブロック230に覆われていると直接接触して隣接している。Pウエルは、P領域220と直接接触して隣接している。P領域220は、シャロートレンチアイソレーション構造体200と直接接触して隣接している。断面B-B例、SCR部において、Nドープ領域205は、Nウエルブロック210で覆われていると直接接触して隣接している。Nウエルは、P領域220aと直接接触して隣接している。P領域220aは、Nウエルブロック230で覆われていると直接接触して隣接しており、該Nウエルは、Pウエルこれもブロック230に覆われていると直接接触して隣接している。Pウエルは、N領域205aと直接接触して隣接している。N領域205aは、Pウエルブロック210で覆われていると直接接触して隣接している。Pウエルブロック210で覆われているは、P領域220と直接接触して隣接している。P領域220は、シャロートレンチアイソレーション構造体200と直接接触して隣接している。図3bは、図3aの双方向性逆並列積層SCRのA-A沿いの断面図を示す。図3cは、図3aの双方向性逆並列積層SCRのB-B沿いの断面図を示す。ここで、本発明のSCRを形成するための作製プロセスに関して図3cを説明するが、本説明は図3bに示された構造体に対しても同様に適用可能である。図3bおよび図3cの構造体は、同じCMOS作製プロセスを使って同時に作製することができる。図3cを参照すると、本構造体は、例として、従来式のウエハ150と、例えば埋め込み酸化物などの絶縁体層160と、参照番号170で総称される上部層とを含む絶縁体上基板substrateoninsulatorから始まる。上部層170は、例えばシリコンなどの基板層とすることができる。諸実施形態において、シャロートレンチアイソレーション構造体200は、従来式のリソグラフィおよびエッチングプロセスを使って、上部層170中に作製される。例えば、基板170上にフォトレジストを施し、露光して、基板170の一部を露出するパターンホールを形成することができる。次いで、例えば、反応性イオンエッチングなどの従来式エッチング処理を使って、基板170中にトレンチのパターンがエッチングされる。フォトレジストは剥離することができ、例えば酸化物などの絶縁体材料がトレンチのパターンの中に堆積される。その後で、例えば化学的機械的研磨などの平坦化処理を行うことができる。従来式のドーピング処理を用いて基板170中にNウエル235およびPウエル240が形成される。諸実施形態において、既知の濃度およびドーズを用い、Nウエル235はリンのドーピングによって形成することができ、Pウエル240はヒ素またはホウ素のドーピングによって形成することができる。然る後、従来式のドーパントを使って、基板170中にN領域205、205aおよびP領域220a、220が形成され、同時に、ブロック210と230とをそれぞれ用いてNウエル235とPウエル240とが遮断される。N領域205、205aおよびP領域220a、220は、例えば、N領域に対してはリン、P領域に対してはヒ素またはホウ素などの従来式のドーパントを、既知の濃度およびドーズで使って形成することができる。諸実施形態において、N領域205、205aおよびP領域220a、220は、NウエルおよびPウエルと同様に絶縁体層160まで延びている。図4は、本発明のある態様による、図3a~図3cの高電圧PINのESD保護用双方向性逆並列積層SCRの上面図を配線レベルと共に示す。また、図4は入力端からグランドへの電流の流れも示している。図4において、金属配線層260と、N領域205、205a、P領域220a、220、Nウエル235、およびPウエル240との間には、コンタクト250が繋がれている。コンタクト250は、配線層260と下層のP/NウエルおよびN/P領域を提供する誘電体層270内に設けられた、例えばタングステンとすることができる。諸実施形態において、配線層260は、例えば銅にすることができる。図5aは、本発明のある態様による、高電圧PINのESD保護用双方向性逆並列積層SCRの上面図を示す。図5bおよび図5cは、図5aの高電圧PINのESD保護用双方向性逆並列積層SCRおよび各処理ステップの断面図を示す。双方向性逆並列積層SCR5は、対称に配置されたSCR10およびSCR20を含む。前述の説明と同様に、SCR10とSCR20とは同一対称なので、ここでは、SCR10だけの説明を提供することにするが、当業者は、これらの説明が、SCR10およびSCR20の双方に対し等しく適用可能なのを容易に理解するであろう。SCR10は、Nドープ領域およびPドープ領域を取り囲むトレンチアイソレーション構造体500を含む。さらに具体的には、断面A-A例、ダイオード部において、トレンチアイソレーション構造体500は、N領域505と直接接触して隣接している。Nウエル中に形成されたN領域505は、シャロートレンチアイソレーション構造体502によってPウエル中に形成されたP領域510から隔てられている。諸実施形態において、PウエルとNウエルとには類似の幅を持たせることができる。断面B-B例、SCR部において、トレンチアイソレーション構造体500はN領域505と直接接触して隣接している。Nウエル中に形成されたN領域505は、シャロートレンチアイソレーション構造体502によってPウエル中に形成されたP領域510aから隔てられている。P領域510aは、シャロートレンチアイソレーション構造体502によってNウエル中に形成されたN領域505aから隔てられている。Nウエル中に形成されたN領域505aは、シャロートレンチアイソレーション構造体502によってPウエル中に形成されたP領域510から隔てられている。図5bは、図5aの双方向性逆並列積層SCRのA-A沿いの断面図を示す。図5cは、図5aの双方向性逆並列積層SCRのB-B沿いの断面図を示す。ここで、本発明のSCR10を組み立てるための作製プロセスに関して図5cについて説明するが、これは図5bに示された構造体に対しても同様に適用可能である。図5bおよび図5cの構造体は、同一のCMOS作製プロセスを使って同時に作製することができる。図5cを参照すると、本構造体は、例として、従来式のウエハ150と、例えば埋め込み酸化物などの絶縁体層160とを含む絶縁体上基板から始まる。参照番号170で一般的に表記される上部層170は、例えばシリコンなどの上部基板である。諸実施形態において、トレンチアイソレーション構造体500およびシャロートレンチアイソレーション構造体502は、従来式のリソグラフィおよびエッチングプロセスを使って作製される。諸実施形態において、トレンチアイソレーション構造体500およびシャロートレンチアイソレーション構造体502は、異なる作製プロセスで作製され、望ましくは、トレンチアイソレーション構造体500が先に作製される。トレンチアイソレーション構造体500およびシャロートレンチアイソレーション構造体502の双方に対し、基板170上にフォトレジストを施し、露光して、基板170の一部を露出するパターンホールを形成することができる。次いで、例えば、反応性イオンエッチングなどの従来式エッチング処理を使って、基板170中にトレンチのパターンがエッチングされる。フォトレジストは剥離することができ、次いで、例えば酸化物などの絶縁体材料をトレンチのパターンの中に堆積することができる。その後に、例えば化学的機械的研磨などの平坦化処理を行うことができる。その後で、従来式のドーピング処理を用いて基板中にNウエル235およびPウエル240が形成される。諸実施形態において、既知の濃度およびドーズを用い、Nウエル235はリンのドーピングによって形成することができ、Pウエル240はヒ素またはホウ素のドーピングによって形成することができる。諸実施形態において、Nウエル235およびPウエル240は、トレンチアイソレーション500によって分離される。然る後、従来式のドーパントを使って、基板170中にN領域505、505aおよびP領域510、510aが形成され、同時に、Nウエル235とPウエル240とはブロックによって遮断される。N領域505、505aおよびP領域510a、510は、例えば、N領域に対してはリン、P領域に対してはヒ素またはホウ素などの従来式のドーパントを、既知の濃度およびドーズで使って形成することができる。諸実施形態において、N領域505、505aとP領域510a、510とは、絶縁体層160までは延びず、シャロートレンチアイソレーション502によって隔てられており、一方、Nウエル235およびPウエル240は、絶縁体層160まで延びている。図6は、本発明のある態様による、図5a~図5cの高電圧PINのESD保護用双方向性逆並列積層SCRの上面図を配線レベルと共に示す。また、図6は入力端からグランドへの電流の流れも示す。図6において、金属配線層260と、N領域505、505aおよびP領域510a、510との間にはコンタクト250が繋がれている。コンタクト250は、配線層260と下層のP/NウエルおよびN/P領域との間に絶縁を提供する誘電体層270内に設けられた、例えばタングステンとすることができる。諸実施形態において、配線層260は例えば銅にすることができる。図7は、本発明のある態様による、降伏トリガ性SCRのESD試験結果のグラフを示す。具体的には、図7は、SCRの保持電圧が約4ボルトのときの電流と電圧との対比グラフを示す。これは、本発明のSCRが、例えばRFスイッチなどのデバイスに対し効果的なESD保護を提供できることを示している。図8は、半導体の設計、製造、もしくは試験またはこれらの組み合わせに用いられる設計プロセスのフロー図である。図8は、例えば、半導体ICロジックの設計、シミュレーション、試験、レイアウト、および製造などで使われる典型的な設計フロー900のブロック図を示す。設計フロー900は、設計構造体またはデバイスを処理加工して、上記で説明し図1a~図6に示した設計構造体もしくはデバイスまたはその両方と、論理的に、または別途機能的に等価な表現体を生成するためのプロセス、マシン、もしくはメカニズムまたはこれらの組み合わせを含む。設計フロー900によって処理もしくは生成またはその両方が行われた設計構造体は、マシン可読の伝送またはストレージ媒体に符号化し、データ処理システム上で実行または別途処理されたとき、論理的に、構造的に、機械的に、または別途機能的に等価なハードウェアコンポーネント、回路、デバイス、またはシステムの表現体を生成する、データもしくは命令またはその両方を該媒体に含めることができる。マシンには、以下に限らないが、回路、コンポーネント、デバイス、またはシステムの設計、製造、またはシミュレーションなどのIC設計プロセスで使用される任意のマシンが含まれる。例えば、マシンには、リソグラフィマシン、マスクを生成するためのマシンもしくは装置またはその両方例、電子ビームライタ、設計構造体をシミュレートするためのコンピュータまたは装置、製造または試験プロセスで使われる任意の装置、または、これら設計構造体と機能的に等価な表現体を任意の媒体中にプログラミングするための任意のマシン例えば、プログラム可能ゲートアレイをプログラミングするためのマシンを含めることができる。設計フロー900は、設計される表現体の種類に応じて変わり得る。例えば、特定用途向けICASIC:applicationspecificICを製作するための設計フロー900は、標準コンポーネントを設計するための設計フロー900、または、設計を、例えば、AlteraRInc.またはXilinxRInc.が提供しているプログラム可能ゲートアレイPGA:programmablegatearrayもしくはフィールドプログラム可能ゲートアレイFPGA:fieldprogrammablegatearrayなどのプログラム可能アレイ中にインスタンス化するための設計フロー900とは異なり得る。図8は、望ましくは設計プロセス910によって処理されるインプット設計構造体920を含む、複数のかかる設計構造体を示す。設計構造体920は、ハードウエアデバイスと論理的に等価な機能の表現体を産生するために設計プロセス910によって生成、処理された、論理シミュレーション設計構造体であり得る。設計構造体920には、上記に併せまたは上記に換えて、設計プロセス910によって処理されたとき、ハードウエアデバイスの物理的構造体の機能的表現体を生成するデータもしくはプログラム命令またはその両方を含めることもできる。機能的設計特性もしくは構造的設計特性またはその両方のいずれを表現しているとしても、設計構造体920は、コア開発者/設計者によって実装されているなどの電子コンピュータ支援設計ECAD:electroniccomputer-aideddesignを用いて生成することができる。設計構造体920が、マシン可読のデータ伝送体、ゲートアレイ、またはストレージ媒体に符号化されている場合、設計プロセス910内の一つ以上のハードウェアモジュールもしくはソフトウェアモジュールまたはその両方によってこれにアクセス、処理し、図1a~図6に示されたような電子部品、回路、電子モジュールもしくはロジックモジュール、装置、デバイス、またはシステムをシミュレートまたは別途機能的に表現することが可能である。しかして、設計構造体920には、人間もしくはマシンまたはその両方に可読のソースコード、コンパイル済み構造体、および、設計またはシミュレーションデータ処理システムによって処理されたとき、ハードウェアロジック設計の回路または他のレベルを機能的にシミュレートまたは別途に表現するコンピュータ実行可能コード構造体、を包含するファイルまたは他のデータ構造体を含めることができる。かかるデータ構造体には、ハードウェア記述言語HDL:hardware-descriptionlanguage設計エンティティ、またはVerilogRおよびVHDLなどのより低レベルのHDL設計言語に適合するかもしくは互換性のあるまたはその両方の他のデータ構造体、もしくはCまたはCなどのより高レベルの設計言語、またはこれら両方を含めることもできる。設計プロセス910は、望ましくは、図1a~図6に示されたコンポーネント、回路、デバイス、またはロジック構造体の機能的等価物の設計/シミュレーションを、合成、変換または別途処理して、設計構造体920などの設計構造体を包含し得るネットリスト980を生成するためのハードウェアモジュールもしくはソフトウェアモジュールまたはその両方を使用し組み込んでいる。ネットリスト980には、例えば、集積回路設計中の各種エレメントおよび回路への接続を表し、配線、ディスクリート部品、ロジックゲート、制御回路、I/Oデバイス、モデルなどのリストを表現する、コンパイル済みまたは別途処理されたデータ構造体を含めることができる。ネットリスト980は、デバイスに対する設計仕様およびパラメータに応じ、ネットリスト980が一回以上再合成される反復処理を用いて合成することが可能である。本明細書で説明した他の設計構造体の種類と同様に、ネットリスト980は、マシン可読データストレージ媒体に記録、またはプログラム可能ゲートアレイ中にプログラムすることができる。この媒体は、磁気または光ディスクドライブ、プログラム可能ゲートアレイ、コンパクトフラッシュまたは他のフラッシュメモリなどの不揮発性ストレージ媒体とすることができる。上記に加えまたは上記に換えて、該媒体を、システムまたはキャッシュメモリ、バッファスペース、あるいは、インターネットまたは他のネットワーキングに適した手段を介しデータパケットを伝送し中間的に格納できる、電気的または光学的に伝導性のデバイスおよび材料とすることもできる。設計プロセス910には、ネットリスト980を含めたさまざまなインプットデータ構造体の種類を処理するためのハードウェアモジュールおよびソフトウェアモジュールを含めることができる。かかるデータ構造体の種類をライブラリエレメント930内に在置し、これには、所与の製造技術例えば、各種技術ノード、32nm、45nm、90nmなどに対して、モデル、レイアウト、および記号表現を含めて共通に使われるエレメント、回路、およびデバイスのセットを含めることができる。このデータ構造体の種類には、設計仕様書940、特性データ950、検証データ960、設計ルール970、並びに、インプット試験パターン、アウトプット試験結果および他の試験情報を包含可能な試験データファイル985をさらに含めることができる。設計プロセス910には、例えば、応力解析、熱解析、機械的反応シミュレーション、キャスティング、モールディングおよび金型プレス成型などの作業に対する工程シミュレーションをさらに含めることができる。機械的設計の当業者は、本発明の趣旨および範囲から逸脱することなく、設計プロセス910で使用が可能な機械的設計ツールおよびアプリケーションの範囲をよく理解できていよう。設計プロセス910には、タイミング解析、検証、設計ルール確認、配置配線作業など、標準的回路設計プロセスを遂行するためのモジュールを含めることもできる。設計プロセス910は、HDLコンパイラおよびシミュレーションモデル構築ツールなどの論理的および物理的設計ツールを使用し組み込み、設計構造体920を、適用可能な任意の追加の機械的設計またはデータと併せ、示されたサポーティングデータ構造体の一部または全部と一緒に処理して、第二設計構造体990を生成する。設計構造体990は、例えば、IGES、DXF、パラソリッドXT、JT、DRG、または、かかる機械的設計構造体を格納またはレンダリングするための任意の他の適切なフォーマット中に格納された情報など機械的デバイスおよび構造体のデータの交換のために使われるデータフォーマットで、ストレージ媒体またはプログラム可能ゲートアレイに在置される。設計構造体920と同様に、設計構造体990は、望ましくは、伝送媒体またはデータ記憶媒体に在置され、ECADシステムに処理されたとき、図1a~図6に示された本発明の実施形態の一つ以上と論理的にまたは別途機能的に等価な形態を生成する、一つ以上のファイル、データ構造体、あるいは他のコンピュータ符号化データまたは命令を含む。一つの実施形態において、設計構造体990には、図1a~図6に示されたデバイスを機能的にシミュレートする、コンパイル済みの実行可能HDLシミュレーションモデルを含めることができる。また、設計構造体990は、集積回路のレイアウトデータの交換に使われるデータフォーマット、もしくは例えば、GDSIIGDS2、GL1、OASIS、マップファイル、またはかかる設計データ構造体を格納するのに適した任意の他のフォーマットに格納された情報などの記号データフォーマット、またはこれらの両方を用いることもできる。設計構造体990には、例えば、記号データ、マップファイル、試験データファイル、設計コンテントファイル、製造データ、レイアウトパラメータ、配線、金属のレベル、ビア、形状、製造ラインをたどるためのデータ、および、製造者または他の設計者/開発者が、上記で説明され図1a~図6に示されたデバイスまたは構造体を生成するために必要とする任意の他のデータを含めることができる。次いで、設計構造体990は段階995に進むことができ、そこでは例えば、設計構造体990はテープアウトに進み、製造にリリースされたり、マスクハウスにリリースされたり、別の設計ハウスに送付されたり、顧客に納品されたりする。前述した方法は、集積回路チップを作製するために用いられる。得られた集積回路チップは、生ウエハの形ですなわち、複数の未パッケージチップを有する単一のウエハで、ベアダイとして、またはパッケージされた形で流通させることができる。後者の場合、チップは、マザーボードまたは他のより高レベルのキャリアに取り付けるためのリードを備えたプラスチックキャリアなどのシングルチップパッケージ、あるいは片側または両側表面相互接続あるいは埋め込み相互接続を有するセラミックキャリアなどのマルチチップパッケージに搭載される。いずれの場合も、チップはその後aマザーボードなどの中間製品またはb最終製品いずれかの一部として、他のチップ、ディスクリート回路エレメント、もしくは他の信号処理デバイス、またはこれらの組み合わせとともに組み込まれる。最終製品は、玩具および他のローエンドアプリケーションから、ディスプレイ、キーボードまたは他の入力デバイスおよび中央処理装置を有する高度なコンピュータ製品までに亘る、集積回路チップを含む任意の製品であり得る。本明細書で使用する用語は、単に特定の実施形態を説明する目的のためのものであり、本発明を限定することは意図されていない。本明細書で用いられる、単数形あるa、an、および該theは、文脈上明確に別途に示されていなければ、複数形も同じように含むことが意図されている。さらに、当然のことながら、本明細書で用いられる含むcompriseもしくは含んでいるcomprisingまたはその両方は、述べられた機能、完全体、ステップ、オペレーション、エレメント、もしくはコンポーネント、またはこれらの組み合わせの存在を特定するが、一つ以上の他の機能、完全体、ステップ、オペレーション、エレメント、コンポーネント、もしくはこれらの群、または上記の組み合わせの存在を排除するものではない。請求項中の全てのミーンズプラスファンクションまたはステッププラスファンクションの、対応する構造体、材料、動作および等価物は、具体的に請求された他の請求要素と組み合わせてその機能を遂行するための、一切の構造体、材料または動作を包含することが意図されている。本発明の記述は、例示および説明の目的で提示されたもので、網羅的であることも、本発明を開示した形態に限定することも意図されていない。当業者には、本発明の範囲および趣旨から逸脱しない多くの修改および変形が明白であろう。本実施形態は、本発明の原理および実際的な応用を最善に説明し、他の当業者が、意図する特定の用途に適したさまざまな修改を加えたさまざまな実施形態のため、本発明を理解できるように選択し説明されたものである。従って、本発明を諸実施形態に関連させて説明してきたが、当業者は、本発明を、添付の特許請求の範囲の趣旨および範囲内で修改を加えて実施できることを認識していよう。