"N個の隣接行のP個のピクセルを備える電荷転送イメージセンサであって、2つの連続行に属する同一ランクの前記隣接ピクセルが、それぞれ、少なくとも1個のフォトダイオードPH1i,PH2iおよび前記フォトダイオードに隣接する1個の蓄積ゲートG1i,G2iの交互配置により構成され、前記ゲートが第1の型の導電性の活性層領域12を覆い、前記フォトダイオードが前記活性層内において第2の型の導電性の個別領域14により形成されており、この領域が、それ自体、前記活性層の基準電位に接続されている前記第1の型の個別表面領域16により覆われている電荷転送イメージセンサにおいて、前記ゲートが本体および電荷の転送の方向の下流側ではなく上流側に前記本体から前記上流側に伸びる一連の狭いフィンガ20を含み、前記フィンガの前記上流側の終端部が前記ゲートの上流に位置するフォトダイオードに隣接し、前記狭いフィンガが前記活性層の基準電位に接続されている前記第1の型の導電性のドープ絶縁領域18により相互に隔てられており、この領域のドーピングが前記表面領域より濃くなっており、これらの絶縁領域が前記ゲートの本体と前記フォトダイオードとの間に配置されることを特徴とする、電荷転送イメージセンサ。前記絶縁層18が前記フォトダイオードの前記表面領域16より深いことを特徴とする、請求項1に記載のイメージセンサ。前記フィンガが前記ゲートの本体を発端として完全に相互に隔てられることを特徴とする、請求項1または2に記載のイメージセンサ。前記フィンガの前記上流側の終端部が、前記フォトダイオードを形成する前記ドープ領域および前記絶縁領域18の注入のためのアラインメントマスクとして使用される狭い帯のゲートの部分22により相互に接続されることを特徴とする、請求項1または2に記載のイメージセンサ。前記絶縁領域が前記2つのフィンガにより、前記ゲートの本体の一部分により、および前記狭い帯のゲートの部分により画定されることを特徴とする、請求項4に記載のイメージセンサ。前記フィンガを隔てる前記第1の型の導電性の前記絶縁領域が、前記ピクセルマトリクスと同じ集積回路上に形成されるトランジスタのソース領域およびドレイン領域と同一の濃度および同一の深さで注入される領域であることを特徴とする、請求項1~5のいずれかに記載のイメージセンサ。積分時間の間にランクiのピクセルの光により生成された電荷をこの期間の開始時に先行ランクのピクセルから受け取った電荷に加える方法により、種々の行の同一ランクのピクセル中にイメージドットにより生成される電荷を合計して数行のピクセルにより同一イメージラインを連続的に観測することを目的とする電荷積分式走査センサであることを特徴とする、請求項1~6のいずれかに記載のイメージセンサ。一連の電荷蓄積ノードおよび電荷電圧変換回路を含み、各変換回路は、フォロワトランジスタおよびリセットトランジスタを含む数個のトランジスタを含むことを特徴とする、請求項1~7のいずれかに記載のイメージセンサ。前記変換回路が、最初に前記電荷蓄積ノードの電位のリセット時のリセットレベルを抽出し、次に前記マトリクスの最後の行から前記電荷蓄積ノードへの電荷の転送後に有効信号レベルを抽出する相関二重サンプリング回路に関連づけられることを特徴とする、請求項8記載のイメージセンサ。本発明の目的は、2つのみの制御段階を使用すること、およびCMOS技術回路に適合する技術、とりわけ、蓄積ゲートまたは電荷転送ゲートのために、在来のCCD技術の場合のように二重レベルの相互オーバーラッピングゲートではなく、単一レベルの多結晶シリコンゲートのみを利用する技術を使用することにより、電荷転送構造の原理に従って動作するセンサを製造する単純な解決方法を提供することである。本発明に従って、P個のピクセルのN個の隣接行を含む電荷転送イメージセンサを提供する。このセンサでは、2つの連続行に属する同一ランクの隣接ピクセルが、それぞれ、少なくとも1個のフォトダイオードおよびこのフォトダイオードに隣接する1個の蓄積ゲートの交互配置により構成され、これらのゲートが第1の型実際にはpの導電性の活性層領域を覆い、これらのフォトダイオードが活性層内において第2の型nの導電性の個別領域により形成されており、また、この個別領域は、それ自体、活性層の基準電位に接続されている第1の型pの個別表面領域により覆われている。さらに、このイメージセンサは、ゲートが本体および電荷の転送の方向の下流側ではなく上流側に本体から上流側に伸びる一連の狭いフィンガ20を含み、これらのフィンガの上流側の終端部はゲートの上流に位置するフォトダイオードに隣接しており、これらの狭いフィンガが活性層の基準電位に接続されている第1の型の導電性のドープ絶縁領域により相互に隔てられており、この領域のドーピングは表面領域より濃いものであり好ましくはより深いものとする、また、フィンガの終端部以外において本体がフォトダイオードに隣接しないように、これらの絶縁領域がゲートの本体とフォトダイオードとの間に配置されることを特徴としている。これらのフィンガがゲートの本体と同一電位にあるという事実に関わらず、これらのフィンガの下の電位がゲートの本体の下よりも局部的に低くなるように、これらのフィンガは、これらのフィンガの下の活性層の電位がこれらのフィンガの両側のドープ絶縁領域の存在から影響を受けるために十分に狭い。より低い電位は、これらのフィンガの下の活性層内に本体の下の電位に関するポテンシャル障壁が生成されるということを意味すると考えられる。より低い電位によりポテンシャル障壁が生成されるというこの考えは、蓄積電荷が電子であるという事実を指す。実際に、簡略化のためにかつ、それが一般的に実際のケースであるから、以下を仮定する。すなわち、活性層がp型であること、光生成されてゲートの下に蓄積される電荷が電子であって、正孔でないこと、したがってより低い電位がより高い電位に関する電子のためのポテンシャル障壁を構成すること。この明細書の以下の部分において、センサはp型の活性層で形成されること、フォトダイオードはn型の個別領域に電子を蓄積すること、および狭いフィンガを隔てるドープ領域および表面領域はp型であることを考慮する。フィンガが上流側のみに配置されるこのゲート構成により、ピクセルのゲートの下に蓄積される電荷は、上流に位置するフォトダイオードの方向にも、絶縁領域の存在のためにこのゲートのフィンガ間にも、これらの領域によりフィンガの下に誘起される電位のためにこれらのフィンガの下にも流れることができない。それは、フィンガを含まないゲートの側を経由して蓄積ゲートの下流のフォトダイオードの方向にのみ流れることができる。この側では、ゲートは、下流フォトダイオードの表面領域pに直接隣接している。反対に、ゲートは、フォトダイオードに直接隣接する終端部を有するフィンガを経由して直近上流に位置するフォトダイオードから到来する電荷を受け取ることができる上記で示したポテンシャル障壁が過度に高くない限り。第1の実施形態では、これらのフィンガは、ゲートの本体を発端として完全に相互に分離される。第2の実施形態では、これらのフィンガの上流側の終端部は、フォトダイオードを形成するドープ領域およびこれらのフィンガを分離する絶縁領域の注入のためのアラインメントマスクとして使用される狭い帯状のゲートの部分により相互に結合される。この場合、絶縁領域のほとんどすべては、2つの隣接するフィンガの外側縁により、ゲートの本体の一部分により、および狭い帯状のゲートの部分により画定される。絶縁領域は、好ましくは、ピクセル自身のマトリクスと同一集積回路上に形成できるトランジスタのソース領域およびドレイン領域と同時に注入される領域である。したがって、絶縁領域は、これらのソース領域およびドレイン領域と同一の不純物濃度および同一注入深度を有している。その結果として、製造方法が単純化される。本イメージセンサは、好ましくは、電荷積分式マルチリニア走査センサであるが、それは、NxP点のイメージを与えるマトリクスセンサでもよい。後者の場合、電荷は、各積分期間の後にNxP個のピクセルから迅速に抜き取られなければならない。また、センサの光は、この転送中、中断されることが好ましい。本発明のその他の特徴および長所は、添付図面を参照して提示される以下の詳細説明の読了により明らかとなるであろう。図面の内容は次のとおりである。図1において、電荷転送イメージセンサの一般的構造を見ることができる。このセンサは、光を感ずるP個のピクセルのN行からなるマトリクスMTから構成されている。行のランクiおよび列のjのピクセルPi,jの光から生ずる電荷をそのピクセルにおいて積分時間Tにわたり積分する。次にこの電荷を行のランクi1および列の同一ランクjの次行のピクセルに転送する。列方向図における垂直方向の隣接ピクセルは、電荷転送を行う垂直シフトレジスタとして構成されている。このセンサは、NxP個のイメージドットの連続イメージを与えるマトリクスセンサ、またはN行のピクセルにより観測蓄積されたP個のドットによるリニアイメージを与えるマルチリニアセンサでよい。これらの2つの場合において、列のピクセルは垂直シフトレジスタとして機能するが、一方で先行ピクセルから到来する電荷および他方で積分時間Tにわたり光生成された電荷が各ピクセルに蓄積されるのは第2の場合のみである。このセンサが積分T中に生成されるNxP個のピクセルのイメージを与えるように設計されたマトリクスセンサである場合、NxP個のピクセルの電荷は時間Tの後に転送される。この転送は、ピクセルからピクセルへN回、それから水平読み取りレジスタRLへまたは一時記憶マトリクス示されていないへ、または再度それぞれ列のピクセルに割り当てられている電荷/電圧変換回路へ行われる。読み取りレジスタRLは、P個のセルを有する水平電荷転送レジスタでよい。それぞれの新しい行について、読み取りレジスタRLは、電荷をP個のセルから読み取り回路CLに差し向ける。CLは、これらの電荷を電圧に変換する。このセンサが電荷積分式リニア走査センサである場合、NxP個のピクセルに含まれる電荷は各積分時間Tの後に読み取られず、1列のN個のピクセルにより読み取られた電荷がセンサの直前のイメージの走査に同期してN個の連続積分時間にわたり蓄積される。N個の行のピクセルのそれぞれは、センサに関するイメージの走査中に次々に同一イメージラインを見る。ランクiの行内に積分された電荷それは、観測されたイメージラインに対応するがこの行のピクセルにおいて、先行する積分時間中に同一イメージラインを見たi-1個の先行行によりこれまでに読み取られた電荷に加えられる。N個の積分時間の終了時に、最後の行のピクセルは、同じイメージラインを見たすべての行により収集された電荷の合計を含んでいる。この行は、各時刻Tの終了時にレジスタRLおよび読み取り回路CLにより読み取られる。図2の断面図は、ピクセルがゲートおよびフォトダイオードの単純な交互配置により構成される形態におけるマトリクスの1列のピクセルの一般的構造を示している。この構造は原理構造であり、これに基づいてこれから本発明についてより完全に説明する。これらのピクセルは、半導体基板10内に形成される。この基板の上部は、軽度にドーピングされた活性エピタキシャル半導体層12である。この例の場合、基板は、高度にドープされたp型であり、活性エピタキシャル層はp-型である。エピタキシャル層がn型である場合、フォトダイオードおよびゲートに適用される電位の記号とともに導電性のすべての型を反転する必要がある。基板は、原則として、エピタキシャル層と同じ導電性型であるが、反対の型も可能である。列は、フォトダイオードおよび電荷蓄積ゲートの規則的交互配置から構成される。フォトダイオードおよび隣接蓄積ゲートの集まりがハーフピクセルまたは完全ピクセルのいずれを構成するかは、取り決めによることができる。最初の取り決めの場合には、ピクセルは、2個のフォトダイオードおよび2個の蓄積ゲートからなり、マトリクスのすべてのピクセルは1個のピクセルから相手ピクセルへ同一位相で制御される。第2の取り決めの場合には、ピクセルは、単一のフォトダイオードおよび単一の蓄積ゲートからなるが、同一列の2個の隣接ピクセルは系統的に逆位相で制御される。以下の説明においては、第1の取り決めを採用する。したがってフォトダイオードおよび隣接ゲートはハーフピクセルを構成し、センサのすべてのピクセルは同一の制御信号を受け取ると考える。2つの隣接するピクセルPi,jおよびPi1,jが示されている。したがって各ピクセルは、2つのフォトダイオードPH1,PH2およびこれらのフォトダイオードと交互に配置される2つの電荷蓄積ゲートG1,G2から構成される。図2においてこれらのフォトダイオードおよびゲートは、ピクセルPi,jおよびPi1,jについて、それぞれ、添え字iおよびi1が付与されている。これらのゲートは、多結晶シリコンから作られており、エピタキシャル層12から薄い絶縁層13酸化ケイ素または窒化物により絶縁されている。これらのフォトダイオードは、以下から構成されるスタックから形成されている:p型のエピタキシャル層12すべてのピクセルのすべてのフォトダイオードのための共通活性層、2つの転送ゲート間のエピタキシャル層中に拡散されたn型の個別領域14、およびp型の個別表面領域16-これは、エピタキシャル層より濃くドープされており、個別領域14を覆っている。光により生成された電子は、n領域とpエピタキシャル層間の接合点に形成されるポテンシャル井戸に蓄積することができる。ピクセルPj,jの2番目のフォトダイオードPH2i,jの直後に左から右への電荷転送の方向に次のピクセルPi1,jの最初の蓄積ゲートG1i1,jが続いており、同様な方法により、ピクセルPi,jの最初の転送ゲートG1iの直前に先行ピクセルPi-1,jの2番目のフォトダイオードが配置されている。ゲートとフォトダイオードの交互配置によるこのような単純な方法で形成されている一連のピクセルを動作させるためには、以下を実現するためにフォトダイオードPH1とPH2の電位およびゲートG1とG2の電位を個別に制御することが可能でなければならない:-ピクセル内に、ゲートの下またはフォトダイオードの下に、新しく生成された電荷およびこれまでに蓄積された電荷を受け入れるポテンシャル井戸を形成すること-ポテンシャル井戸が含んでいる電荷の次のピクセルへの転送を引き起こすように、積分期間の終了時にポテンシャル井戸の底を上げること-転送が1つの方向にのみ生ずるにように、転送時に井戸の一方の側にのみポテンシャル障壁を形成すること。ゲートの下の電位を制御することおよびゲートG1とG2に逆相の交互電位高電位および低電位を印加することは容易である。しかし、特に電荷積分中にp型の表面領域16の電位が活性層12の基準電位に留まらなければならないので、フォトダイオードの電位を変えることは困難である。この困難の結果として、図2の構造では、転送の方向を光生成電荷に課することは困難である。この理由から、本発明は、転送中にp型の表面領域16の電位に働きかける必要なく、かつ、ピクセルにおける追加電極および追加制御段階を必要とせずに、転送の方向性を保証する特定の構成を有するピクセルを提供する。この構成を図3ピクセルPi,jの上面図、図4図3における直線IV-IV沿いの断面図および図5図3における直線V-V沿いの断面図に示す。このピクセルは、再び、図2に示したものと同一の条件下における蓄積ゲートおよびフォトダイオードの交互配置から構成される。ピクセルあたり少なくとも1個の蓄積ゲートおよび1個のフォトダイオードを設け、前述したものと同じ取り決めを適用する。すなわち、ピクセルは、それぞれ、フォトダイオードに隣接する蓄積ゲートを有する2個のハーフピクセルから構成されるものとする。上面図から分かるように、本発明によるピクセルのゲートは、非対称である。電荷転送方向下流に面する側は、上流に面する側と異なっている。図3において上流方向は左に位置し、下流方向は右に位置している。上流側において、各ゲートG1i,G2iは、ゲートの主矩形表面すなわち本体から始まって上流に伸びる一連の狭いフィンガ20を含んでいる。下流側において、ゲートは、狭いフィンガを含んでいない。図4の断面は、フィンガの存在しない場所の断面であり、図5の断面は、フィンガの存在する場所の断面である。これらのフォトダイオードは、活性層12および基板10の電位にあるp型の表面領域16により覆われているN型のドープ領域14により画定される。これらのフォトダイオードは、このゲートのフィンガ20の終端部のフォトダイオードの下流に位置するゲートに隣接している。しかし、これらのフォトダイオードは、ゲートの主表面には隣接していない。狭いフィンガの終端部から離れているこれらのフォトダイオードはゲートに隣接しておらず、かつ、これらはp型のドープ絶縁領域18この領域は、これらのフォトダイオードを覆っている表面領域16より濃くドープされているによりゲートから隔てられている。青の感度を改善するために望ましいように表面領域16の深さが極めて限られている場合、領域18は領域16より深いことが好ましい。ゲートの下流側において、フォトダイオードは、ゲートの主表面に隣接している。フォトダイオードに関するゲートのこの配置は、同一ピクセルに属する隣接ゲートおよびフォトダイオードと2つの隣接ピクセルに属する隣接ゲートおよびフォトダイオードの両方に適用される。ドープ絶縁領域18は、後者の両側のフィンガの直近に位置している。この領域は、活性層12の深さにおける基準電位、換言すれば基板が活性層と同じ型である場合ピクセルのマトリクスの全体の基準電位である基板10の電位にある。領域18から基板の電位へのこの接続は、ここで完全に自然に生ずる。領域18は、基板pとそれ自体接触している活性層pの中に拡散されたp領域であるからである。実際に、本センサがピクセルのマトリクス外部のPMOSトランジスタによる回路を含んでいる場合、絶縁領域p18は、これらのトランジスタのp型のソース領域およびドレイン領域と同時に形成することができる。これらの領域は、したがって同一の深さおよび同一の濃度しかし両方とも表面領域のそれらより大きいを有している。しかし、領域18の深さおよび濃度をトランジスタのソース領域およびドレイン領域について行われた選択から独立に調整することが好ましい場合には、個別の注入も行うことができる。これらの領域18も、その他のp領域、とりわけ異なる列に属するピクセルを相互に横方向に絶縁するために使用される領域図3において示したようにと同時に形成することができる。フィンガ20の下の活性エピタキシャル層12の上側部分の電位がフィンガの両側の領域18の存在により影響を受けるために、フォトダイオードから蓄積ゲートへの電荷の転送に垂直な方向における狭いフィンガ20の幅は十分に狭く、また、領域18のドーピングは十分に濃い。換言すると、ゲートの主要部分の下において、活性層における電位はもちろんゲートに印加された電位により影響されるが、しかしフィンガの下では、フィンガの両側に位置する領域18の存在のために、およびフィンガの狭さのために、フィンガがゲートの本体と同一電位にあるにも関わらず、事情は異なる。図4において、領域18は表示されているが、フィンガ20は見えない。この断面がフィンガを通過していないからである。図5では、フィンガは見えるが、領域18は見えない。断面の線に沿うフォトダイオードとゲートとの間に領域18が存在しないからである。図6は、蓄積および電荷転送が行われる深さ、換言すると活性層の頂面のわずかに下における活性層内の電位の図を示している。この図は、図5と同じ断面、換言するとフィンガの存在する平面を描いている。電荷転送は、基板の基準電位にあるp領域18がフォトダイオードからゲートまたはその反対の電荷の転送を妨げる高いポテンシャル障壁を形成するという事実のために、フィンガの下でのみ行われる。このセンサは、2つの段階のみで動作する。すべてのゲートG1は同時に接続され、低電位それは原則として基準電位0および高電位それは原則としてピクセルのマトリクスの電力供給電位Vddを交互に受け取る。Vddは5ボルトとすることができる。すべてのゲートG2は、この低電位およびこの高電位を交互に、しかしゲートG1と逆位相で受け取るように共に接続される。電位の2つの追跡が図6に示されている。1つは第1の段階に対応しているゲートG1は低電位にあり、ゲートG2は高電位にある。他方は第2の段階に対応しているゲートG1は高電位にあり、ゲートG2は低電位にある。これらの2つの段階のそれぞれの継続時間は、1行のピクセルによるイメージラインの観測に対応する積分時間Tの半分である。通常の取り決めに従って、ポテンシャル井戸および電子のポテンシャル障壁の形成を確保するように、電位の増大は下方に向けられる。継続時間Tの第1段階において、VddにあるゲートG2の下に誘起される電位は、隣接フォトダイオードの電位より高く、かつ、ゲートG1の下に誘起される電圧より高い。先行積分期間の終了時に蓄積ゲートG1iの下に蓄積されていた電荷が新しい積分期間の開始時に、ゲートG1iが0vになるのでフォトダイオードPH1iを経由し、かつ、ゲートG2iのフィンガ経由で蓄積ゲートG2iの下に転送される。この電荷は、絶縁領域18を通過しない。ゲートG1iのフィンガ20の両側の領域18の近傍であることによるこれらのフィンガの下の電位のわずかな低下により、ゲートG1iの上流にポテンシャル障壁BP1iが形成される。この障壁BP1iは、この段階の開始時においてゲートG1iの下に位置する電荷の左方への移動を妨げる。最初の段階の開始時に、右方へ、すなわちゲートG1からゲートG2への電荷の全面的転送が行われる。次に、フォトダイオードPH1iにおいて光により生成された電荷と、しかしフォトダイオードPH2iにおいて生成された電荷も、ゲートG2iに対する電位Vddの印加により2つのフォトダイオード間に形成されたポテンシャル井戸により、蓄積ゲートG2iの下に転送される。ゲートG2iの上流に位置するフォトダイオードPH1iにより生成された電荷は、前者の狭いフィンガ経由で転送される。ゲートG2iのフィンガの下で局部的に誘起されるポテンシャル障壁は、このフォトダイオードにおける電位より下に下がらないように設計されているからである。後者の電位は、表面部分16が基準電位0に保たれるならば、このフォトダイオードにおけるドーピングプロファイルにより規定される。第2段階においては、ゲートG2が0に達する前に、G1がVddに達する。ゲートG1の下に誘起される電位は、フォトダイオードの電位より、また、ゲートG2の下に誘起される電位より低くなる。第1段階の終了時における蓄積ゲートG2iの下の電荷は、新しい積分期間の開始時に、中間電位にあるフォトダイオードPH2iを通過し、かつ、このゲートG1i1のフィンガ経由で次のピクセルの蓄積ゲートG1i1の下に転送される。ゲートG2iのフィンガの両側の領域18の近傍であることによるこれらのフィンガ20の下の電位のわずかな低下により、ゲートG2iの上流にポテンシャル障壁BP2iが形成される。この障壁は、この段階の開始時においてゲートG2iの下に位置する電荷の左方への移動を妨げる。右方へ、すなわちゲートG2からゲートG1への電荷の全面的転送がここでも再び行われる。次に、フォトダイオードPH1iにおいて光により生成された電荷が蓄積ゲートG1iの下に転送される。第2段階中に他のフォトダイオードPH2iにおいて生成された電荷は、次のピクセルの第1ゲートに後者のフィンガ経由で転送される。したがって、電荷の右方への単一方向転送と先行ピクセルに蓄積された電荷と現在のピクセルにおいて生成された電荷の合計の両方が行われる。行われたシミュレーションにより、ポテンシャル障壁BP1i,BP2iの高さが狭いフィンガ20の幅により大幅に変化することが示された。一般的に、それは、フィンガの幅の変化0.7マイクロメートルから0.3マイクロメートルに対して0.5ボルトから2.5ボルトまで変化するが、これらの幅は容易に達成できる。これらの値は、指標的である。それは、エッチング技術および使用される注入のレベルに依存するからである。しかしポテンシャル障壁の高さは、積分期間中にフォトダイオードから下流に位置するゲートへの電荷の転送を妨げないようにするために、高すぎてはならない。これは、ゲートが電位Vddにあるときにゲートの本体の下に位置する領域とフィンガの下に位置する領域との間に形成される障壁も存在し、この障壁がフォトダイオードの基準電位レベルを超えてはならないからである。0.4マイクロメートル以下のフィンガの幅が適切である。図7に上面図として示す1つの変形実施形態では、ゲートの上流側のフィンガの終端部は、フォトダイオードのドープ領域および絶縁領域18の注入のためのアラインメントマスクとして使用される多結晶シリコン22の狭い帯状のゲートの部分22により相互に接続されている。領域18は、次に2つのフィンガにより、ゲートの本体の一部分により、および狭い帯状のゲートの一部分により画定される。これによりこれらのフォトダイオードの表面領域はより適切に制御されるが、このことはピクセルのマトリクスのレスポンスの一様性の改善のために重要である。狭い帯の部分22の幅は、活性層の電位に対する領域18の影響がこの帯の下にも及ぶように、フィンガの幅より狭いことが好ましい。フィンガの終端部の形状は、図8に示すように、狭い帯がフィンガに出会う点において、くぼみを含むことができる。その目的は、フィンガの下における望ましくない電位ポケットの生成の危険を回避することである。このようなポケットが生成されると、転送中の電荷がその中に捉えられたままとなる恐れがある。転送方向のフィンガの長さは、その幅とほぼ等しくすることができる。2つの蓄積ゲート間にフォトダイオードを有するピクセルの構造は、青を吸収するゲートによりフォトダイオードがマスクされないので、青の波長における良好なレスポンスの実現を可能にすることが分かる。このセンサは背面経由で照射される薄型センサとすることができ、したがってフォトダイオードの表面領域の注入深さは青の感度を低減することなく増加することができる。この場合、絶縁領域18に対する注入の深さは、表面領域16の深さより必ずしも大きくない。さらに、赤のイメージを取り入れるように設計されたセンサでは、このセンサが薄型でない場合においても、表面領域16は、絶縁領域18と同じ深さにすることができる。この場合、その深さは、そのセンサの感度に大きな影響を及ぼさないからである。上記において、電荷が列の終端において電荷の水平転送を行う読み取りレジスタ図1におけるレジスタRLに転送されることを考察した。このレジスタは、一連の電荷蓄積ノードおよび電荷電圧変換回路マトリクスの各列に対応づけられる1個の電荷蓄積ノードおよび1個の変換回路により置き換えることもできる。この変換回路は、CMOS技術センサの能動ピクセルのトランジスタに類似する数個のトランジスタを含んでいるが、それらの中にはフォロワトランジスタおよびリセットトランジスタが存在する。この場合、変換回路は、最初に電荷蓄積ノードの電位のリセット時のリセット電位レベルを抽出し、次にマトリクスの最後の行から電荷蓄積ノードへの電荷の転送後に有効信号レベルを抽出する相関二重サンプリング回路に関連させることが好ましい。2つのサンプルの相違をアナログデジタル変換器により変換する。ピクセルの各列に基本変換器を設けるか、または包括変換器により列のそれぞれについて順次変換を行うことができる。"