メモリと、前記メモリ内の不良セルを置き換えるための補充メモリと、プログラムメモリに記憶されたプログラムを読み出して当該プログラムに沿って動作するプロセッサと、前記プロセッサからの制御により前記メモリへのデータの読み書きを行うメモリ制御部と、前記メモリに対するテストパターンを自動生成してテストを行うメモリテスト部と、を備えた半導体集積回路において、前記プロセッサが、前記メモリテスト部が前記メモリに対してテストを行った結果を取得し、そして、前記メモリの不良セルの有無判定および当該不良セルの位置の特定を行うことを特徴とする半導体集積回路。前記メモリ制御部が、前記プロセッサが特定した前記不良セルの位置に基づいて、前記補充メモリへの切り替えを行うことを特徴とする請求項1に記載の半導体集積回路。前記プロセッサが、特定した前記不良セルの位置に基づいて、前記補充メモリへの切り替えを行うことを特徴とする請求項1に記載の半導体集積回路。前記プロセッサが特定した前記メモリの前記不良セルの位置の情報が格納される不揮発記憶回路と、前記不揮発性記憶回路に格納された前記不良セルの位置に基づいて、前記補充メモリへの切り替えを行う切替手段と、を備えていることを特徴とする請求項1に記載の半導体集積回路。前記メモリが、前記プロセッサ内部に設けられていることを特徴とする請求項1乃至4のうちいずれか一項に記載の半導体集積回路。特許文献1や2に記載された半導体集積回路では、MBISTのテストパターンの生成から不良メモリの有無や不良セルの位置を特定する結果判定までを行う専用回路が必要であり、その分回路規模が増加してしまう。特に、SIMDSingleInstructionstreamMultipleDatastreamプロセッサなどのプロセッサを含む半導体集積回路は、演算データを読み書きするために多くのメモリを必要とする場合があり、MBISTを用いることで効率良くテストすることができる。しかし、プロセッサは、それ自体の回路規模が大きくなり易く、通常動作では使用されないMBISTなどのテスト回路はできる限り回路規模を抑えることが求められている。本発明はかかる問題を解決することを目的としている。すなわち、本発明は、プロセッサとメモリを備えた半導体集積回路の前記メモリをテストする際に、テスト回路による回路規模の増大を最小限にすることができる半導体集積回路を提供することを目的としている。上記課題を解決するためになされた請求項1に記載された発明は、メモリと、前記メモリ内の不良セルを置き換えるための補充メモリと、プログラムメモリに記憶されたプログラムを読み出して当該プログラムに沿って動作するプロセッサと、前記プロセッサからの制御により前記メモリへのデータの読み書きを行うメモリ制御部と、前記メモリに対するテストパターンを自動生成してテストを行うメモリテスト部と、を備えた半導体集積回路において、前記プロセッサが、前記メモリテスト部が前記メモリに対してテストを行った結果を取得し、そして、前記メモリの不良セルの有無判定および当該不良セルの位置の特定並びに前記補充メモリへの切り替えを行うことを特徴とする半導体集積回路である。本発明によれば、プロセッサが、メモリテスト部がメモリに対してテストを行った結果を取得し、メモリの不良セルの有無判定および当該不良セルの位置の特定並びに補充メモリへの切り替えを行うので、MBISTなどのテスト結果判定のための専用回路が不要となり、回路規模の増加を抑えることができる。第1実施形態以下、本発明の第1の実施形態を、図1および図2を参照して説明する。図1は、本発明の第1の実施形態にかかる半導体集積回路のブロック図である。図2は、図1に示された半導体集積回路のメモリテスト時の動作を示すフローチャートである。図1に示した半導体集積回路1は、SIMDプロセッサ2と、メモリコントローラ回路3と、RAM4と、リペア用RAM5と、MBISTリペアコントロール回路6と、を備えている。SIMDプロセッサ2は、図示しないが複数のプロセッサエレメントPEと、複数のPEを制御するためのグローバルプロセッサGPと、を備えたSIMD型のマイクロプロセッサであり、GP内のプログラムメモリに格納されたプログラムに沿って動作する。メモリ制御部としてのメモリコントローラ回路3は、SIMDプロセッサ2からの制御によって、後述するRAM4への読み書きを行う。RAM4は、SIMDプロセッサ2で処理をするデータや、SIMDプロセッサ2で処理が行われたデータ等が記憶されるメモリであり、本実施形態では3つ設けられている。リペア用RAM5は、RAM4内に不良セルが検出された際に使用される補充メモリであり、複数のRAM4それぞれに対応して設けられている。MBISTリペアコントロール回路6は、RAM4をMBISTによりテストするための回路であり、SIMDプロセッサの指示によりRAM4に対してテストパターンを自動生成してRAM4に書き込む。また、MBISTリペアコントロール回路6は、RAM4に対して書き込むテストパターンを期待値としてSIMDプロセッサ2へも出力する。マルチプレクサ7は、MBISTリペアコントロール回路6によりRAM4をテストする際には、MBISTリペアコントロール回路6が接続され、それ以外は、メモリコントローラ回路3が接続されるように切り替えられる。マルチプレクサ7の切り替えは、例えば半導体集積回路1の外部端子として設けられたテスト端子やSIMDプロセッサ2などにより行われる。次に、上述した構成の半導体集積回路1のRAM4のテスト時の動作について図2のフローチャートを参照して説明する。まず、SIMDプロセッサ2が、MBISTリペアコントロール回路6にテスト開始信号を出力するステップS1。なお、このテスト開始を示す信号は、SIMDプロセッサ2に限らず、テスト端子から直接MBISTリペアコントロール回路6やSIMDプロセッサ2に与えられるようにしてもよい。次に、MBISTリペアコントロール回路6が、RAM4に対してテストパターンとしてアドレスとテストデータを生成して出力するとともにSIMDプロセッサ2に対して同じテストパターンを期待値として出力するステップS2。次に、SIMDプロセッサ2がメモリコントローラ回路3に対してRAM4からテストデータを読み出させて、SIMDプロセッサ2に出力させるステップS3。つまり、SIMDプロセッサ2がテスト結果を取得している。次に、SIMDプロセッサ2で期待値とRAM4から読み出されたデータとの照合を行って不良RAMの有無や不良RAM内の不良アドレス情報、即ち、不良セルの位置を特定し、それらの情報をメモリコントローラ回路3に出力するステップS4。つまり、テスト結果の解析を行っている。メモリコントローラ回路3では図示しない内部レジスタ等に不良アドレス情報を保持する。そして、メモリテスト後の通常動作時において、SIMDプロセッサ2がRAM4にアクセスする際に内部に保持した不良RAMの不良アドレスにアクセスする場合は、メモリコントローラ回路3が保持している不良アドレス情報に基づいてリペア用RAM5にアドレスを置き換えてアクセスするステップS5。即ち、メモリ制御部が、プロセッサが特定した不良セルの位置に基づいて、補充メモリへ切り替えを行っている。つまり、SIMDプロセッサ2のGP内のプログラムメモリには、上述した動作を行うことが規定されているプログラムが記憶されている。SIMDプロセッサ2は、通常動作で行うべきプログラムに加えて上記メモリテストのプログラムも格納されているために、MBISTの結果判定回路として機能することができる。なお、不良アドレスの置き換え動作はメモリコントローラ回路3に限らずSIMDプロセッサ2が行ってもよい。その場合は、SIMDプロセッサ2には、不良アドレス置き換え動作のプログラムも格納されている。本実施形態によれば、SIMDプロセッサ2が、MBISTリペアコントロール回路6によりテストされたRAM4の不良の有無と、不良アドレス不良セルの位置情報を解析し、メモリコントローラ回路3内部に保持して、通常動作時には、不良メモリの不良アドレスへのアクセス時にはメモリコントローラ回路3がリペア用RAM5へのアクセスするように制御するので、MBISTなどのテスト結果判定のための専用回路が不要となり、回路規模の増加を抑えることができる。第2実施形態次に、本発明の第2の実施形態を図3を参照して説明する。なお、前述した第1の実施形態と同一部分には、同一符号を付して説明を省略する。図3は、本発明の第2の実施形態にかかる半導体集積回路のブロック図である。本実施形態は、第1の実施形態に加えて不揮発性メモリ8と、切り替え回路9と、が追加されている。不揮発性メモリ8は、SIMDプロセッサ2において解析された不良RAM内の不良アドレス情報を記憶するための不揮発性記憶回路、即ち、電源が切られても記憶した情報が消去されない記憶素子である。切り替え回路9は、メモリコントローラ回路3から出力されたアドレスと、不揮発性メモリ8に記憶されている不良アドレスとを比較して不良アドレスと一致した場合はリペア用RAM5に置き換える。本実施形態においては、SIMDプロセッサ2で解析された結果を不揮発性メモリ8に記憶し、切替手段としての切り替え回路9は、RAM4の不良アドレスにある不良セルをリペア用RAM5のセルに置き換える補充メモリへの切り替えを行う。つまり、RAM4内で、メモリコントローラ回路3が指定したアドレスと、不揮発性メモリ8に記憶されている不良アドレスと、を比較し、一致した場合は、リペア用RAM5にアクセスするように制御している。本実施形態によれば、SIMDプロセッサ2が特定したRAM4の不良セルの位置の情報が、不揮発性メモリ8に記憶されているので、電源投入時に毎回テストすることなく1回メモリテストするだけで、不良セルをリペア用RAM5に置き換えて使用することができる。なお、上述した実施形態は、SIMDプロセッサ2外部のメモリに対して行っていたが、SIMDプロセッサ2内に設けられているメモリ、例えば、SIMDプロセッサに設けられているPEプロセッサエレメント内のRAM等にも同様に適用可能である。その場合はPEのRAMなど従来はリペア等が行われなかったメモリについてもリペアが可能となる。また、上述した実施形態ではプロセッサとしてSIMD型マイクロプロセッサで説明したが、それに限らず、プログラムに沿って動作するプロセッサであれば適用可能である。また、本発明は上記実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。