"バースト発振信号を発生するバースト発振回路と、前記バースト発振回路による発振を強制的に開始させる発振開始トリガ信号を生成する発振開始トリガ生成回路と、を有することを特徴とするパルス発生器。さらに、前記バースト発振回路の発振状態を制御するバースト制御信号を生成するバースト制御信号生成回路を有する、ことを特徴とする請求項1に記載のパルス発生器。前記バースト発振回路は、発振を行う交差接続された差動の第1および第2トランジスタと、前記バースト制御信号により前記バースト発振回路の発振状態を制御するスイッチ素子と、を有する差動増幅回路である、ことを特徴とする請求項2に記載のパルス発生器。前記発振開始トリガ信号は、前記第1および第2トランジスタの制御端子へ入力される、ことを特徴とする請求項3に記載のパルス発生器。前記バースト発振回路は、前記バースト制御信号が第1レベルのときに発振停止状態となり、且つ、前記バースト制御信号が前記第1レベルとは異なる第2レベルのときに発振可能状態となる、ことを特徴とする請求項2乃至請求項4のいずれか1項に記載のパルス発生器。前記発振開始トリガ生成回路は、前記バースト制御信号が前記第1レベルから前記第2レベルへ変化するタイミングに従って、順番に極性が反転する前記発振開始トリガ信号を生成する、ことを特徴とする請求項5に記載のパルス発生器。請求項2乃至請求項6のいずれか1項に記載のパルス発生器と、データを処理して前記バースト制御信号生成回路へ入力するベースバンド回路と、を有することを特徴とする半導体集積回路。上述したように、UWB通信やUWBレーダーに適用するパルス発生器として、バースト発振回路をバースト制御信号に合わせてON/OFF制御するものが利用されている。すなわち、バースト発振回路差動増幅回路の差動端子間にトランジスタスイッチを設け、バースト制御信号が高レベルHのときはスイッチをOFF発振状態し、低レベルLのときはスイッチをON発振停止するパルス発生器が提案されている。しかしながら、上述したパルス発生器では、トランジスタスイッチをONからOFFへ切り換えてから実際に発振が開始するまで、すなわち、発振が立ち上がるまでの時間に遅れが生じることになる。この発振が立ち上がるまでの時間の遅れは、数十GHz例えば、60GHz~90GHz程度のパルス信号キャリアを使用するUWB通信やUWBレーダーにおいては、大きな問題になっている。開示の技術の一実施形態によれば、バースト発振信号を発生するバースト発振回路と、前記バースト発振回路による発振を強制的に開始させる発振開始トリガ信号を生成する発振開始トリガ生成回路と、を有することを特徴とするパルス発生器が提供される。開示のパルス発生器および半導体集積回路は、発振が立ち上がるまでの時間を短縮することができるという効果を奏する。まず、パルス発生器の実施例を詳述する前に、超広帯域UWB通信方式の例、並びに、パルス発生器およびその問題点を図1~図4を参照して説明する。図1は、超広帯域通信方式の一例を説明するための図であり、短パルスを信号源として用いるものを示す。図1において、参照符号101はベースバンド回路、102はパルス発生器、そして、103はバンドパスフィルタを示す。図1に示されるように、短パルスを信号源として用いるUWB通信方式において、ベースバンド回路101は、例えば、データDATA1101...から生成した変調前のベースバンド信号を処理してパルス発生器102へ出力する。パルス発生器102は、例えば、データ1101...に対応した時間幅τの短パルスを発生し、さらに、バンドパスフィルタ103により帯域制限された後、データ1101...に対応した信号高周波パルス信号が出力される。このような短パルスを信号源として用いるUWB通信方式は、高価なバンドパスフィルタ103が必要になるため、パルス発生器が高価格になる。図2は、超広帯域通信方式の他の例を説明するための図であり、ある一定時間だけ発振するバースト発振回路を用いるものを示す。図2において、参照符号201はベースバンド回路、202はバースト制御信号生成回路、そして、203はバースト発振回路を示す。図2に示されるように、バースト発振回路を用いるUWB通信方式において、ベースバンド回路201は、例えば、データDATA1101...から生成した変調前のベースバンド信号を処理してバースト制御信号生成回路202へ出力する。バースト制御信号生成回路202は、例えば、データ1101...に対応したバースト制御信号BCSを生成してバースト発振回路203へ出力する。バースト発振回路203は、バースト制御信号BCSに従って制御され、例えば、BCSがHのときに発振を行い発振ON、また、BCSがLのときに発振を停止する発振OFF。図3は、図2に示す超広帯域通信方式を実現するパルス発生器の一例を示す回路図であり、バースト制御信号生成回路202およびバースト発振回路203を示す。図3に示されるように、バースト制御信号生成回路202は、データDATAおよびクロックCLKを受け取る増幅器221および負荷222を含み、例えば、前述した図2に示すようなバースト制御信号BCSを生成する。バースト発振回路203は、nチャネル型MOSnMOSトランジスタ231,232、pチャネル型MOSpMOSトランジスタ233、負荷素子234,235、および、キャパシタ236~239を有する差動増幅回路として構成されている。ここで、nMOSトランジスタ231および232は、キャシタ236および237を介してそれぞれのゲートおよびドレインが交差接続されるようになっている。また、バースト発振信号出力信号Soutは、トランジスタ231のドレインからキャパシタ238を介して出力される。なお、pMOSトランジスタ233は、差動増幅回路203の差動端子間トランジスタ231および232のドレイン間に設けられ、ゲートへ入力されるバースト制御信号BCSに応じて発振の制御を行うスイッチ素子として機能する。すなわち、バースト制御信号BCSが高レベルHのときはトランジスタ233がOFFして差動増幅回路203は発振状態になり、低レベルLのときはトランジスタ233がONして発振停止になる。図4は、図3のパルス発生器における振幅成長を説明するための図であり、図4aは図3のパルス発生器差動増幅回路203の機能を示し、また、図4bは差動増幅回路203の出力信号バースト発振信号Soutを示す。図4aに示されるように、図3の差動増幅回路バースト発振回路203は、キャパシタ236,237を介してゲートおよびドレインが交差接続された差動対トランジスタ231,232により、ループ利得Gの正帰還回路になっている。そのため、図4bに示されるように、バースト発振信号Soutは、発振が開始すると、ループ利得Gにより繰り返し数Nに従って振幅が増大する。ここで、図4bにおいて、参照符号T1は、バースト制御信号BCSがLからHへ変化してバースト発振回路203が発振可能な状態になったタイミングを示す。また、参照符号T2は、例えば、熱擾乱ランダムがトリガになって発振が開始するタイミングを示し、さらに、T3は、発振した出力信号バースト発振信号Soutが必要とする所望の振幅になったタイミングを示す。なお、図4bにおける立ち上がり時間は、発振が開始するタイミングT2から所望の振幅になるタイミングT3までの時間を示す。ところで、図4bに示されるように、図3のバースト発振回路203は、バースト制御信号BCSがLからHへ変化するタイミングT1から直ちに発振するのではなく、熱擾乱等がトリガになって発振が開始するタイミングT2からである。すなわち、図3に示すパルス発生器は、熱などによる雑音が種になって発振が開始T2し、ある一定の立ち上がり時間を経て、所望の振幅の定常発振状態に成長するT3。この定常発振状態までの時間は、発振回路203のループ利得Gが大きいほど短くすることができるが、例えば、ミリ波帯などの超高周波においてはトランジスタの利得が小さく、発振回路のループ利得を高めることが難しい。その結果、発振が立ち上がるまでの時間を短縮することが困難になっている。以下、パルス発生器および半導体集積回路の実施例を、添付図面を参照して詳述する。図5は、本実施例の半導体集積回路を説明するための図であり、図5aは、本実施例の半導体集積回路のブロック図を示し、また、図5bは、図5aの半導体集積回路におけるパルス発生器の各信号のタイミング図を示す。図5aに示されるように、本実施例の半導体集積回路は、ベースバンド回路1,バースト制御信号生成回路2,バースト発振回路3および発振開始トリガ生成回路4を有する。ここで、これらベースバンド回路1,バースト制御信号生成回路2,バースト発振回路3および発振開始トリガ生成回路4を1つの半導体チップ上に形成して半導体集積回路として構成することができる。なお、後に詳述するように、本実施例のパルス発生器は、バースト制御信号生成回路2,バースト発振回路3および発振開始トリガ生成回路4を含む。ベースバンド回路1、バースト制御信号生成回路2およびバースト発振回路3は、実質的に、図2および図3を参照して説明したものを適用することができる。発振開始トリガ生成回路4は、発振開始トリガ信号OSTを生成してバースト発振回路3へ出力する。図5bに示されるように、バースト制御信号BCSが低レベルLから高レベルHへ変化すると、バースト発振回路3は発振可能な状態になる。ここで、発振開始トリガ生成回路4は、バースト制御信号BCSがLからHへの変化を受けて、LからHへ立ち上がる発振開始トリガ信号OSTをバースト発振回路3へ出力する。すなわち、本実施例のバースト発振回路3は、バースト制御信号BCSがHになって発振可能な状態において、例えば、熱擾乱がトリガになって発振を開始するのではなく、発振開始トリガ信号OSTによって強制的に発振を開始するようになっている。これにより、バースト制御信号BCSによりバースト発振回路3が発振可能状態になった後、実際に発振を開始してバースト発振信号Soutを出力するまでの時間を大幅に短縮することができる。これにより、例えば、UWB通信の伝送レートを向上させることが可能になる。図6は、パルス発生器の第1実施例の要部を示す回路図であり、バースト発振回路3および発振開始トリガ生成回路4を示す。図6に示されるように、バースト発振回路3は、前述した図3のバースト発振回路203と同様の構成とされ、nMOSトランジスタ31,32、pMOSトランジスタ33、負荷素子34,35、および、キャパシタ36~39を有する。nMOSトランジスタ31および32は、キャシタ36および37を介してそれぞれのゲートおよびドレインが交差接続され、トランジスタ31のドレインからキャパシタ38を介してバースト発振信号出力信号Soutが出力されるようになっている。ここで、pMOSトランジスタ33は、バースト発振回路差動増幅回路3の差動端子間に設けられ、ゲートへ入力されるバースト制御信号BCSに応じて発振の制御を行うスイッチ素子として機能する。すなわち、バースト制御信号BCSが高レベルHのときはトランジスタ33がOFFしてバースト発振回路3は発振状態発振可能状態になり、低レベルLのときはトランジスタ33がONして発振停止になる。発振開始トリガ生成回路4は、キャパシタ41,42および差動増幅器43を有し、差動の信号発振開始トリガ信号OST,/OSTを、キャパシタ41,42を介して差動対トランジスタ31,32のゲート差動入力端子へ出力する。なお、信号/OSTは、信号OSTの反転論理の信号を示す。発振開始トリガ信号OST/OSTは、前述した図5aに示されるように、例えば、トランジスタ33のゲートへ入力するバースト制御信号BCSがLからHへ変化した直後にLからHへ変化する。この差動対トランジスタ31,32の制御端子ゲートへ入力する発振開始トリガ信号OST,/OSTの変化により、バースト発振回路3に対して発振に必要な励振を行わせ、強制的に発振を開始させる。ここで、差動増幅器43の出力と差動対トランジスタ31,32のゲート間にキャパシタ41,42が挿入されているのは、発振開始トリガ信号OST,/OSTは単なるバースト発振回路3の発振を開始させるためのもので、直流信号成分が不要なためである。なお、バースト発振回路3は、バースト制御信号BCSをLとしてトランジスタ33をONし、バースト発振回路差動増幅回路3の差動端子間を短絡することで、その発振が停止される。このように、本第1実施例のパルス発生器によれば、バースト発振回路は、バースト制御信号で発振可能状態になった直後の発振開始トリガ信号により、短時間でバースト発振信号を出力することができる。その結果、例えば、UWB通信の伝送レートを向上させることが可能になる。図7は、パルス発生器の第2実施例を示す回路図であり、バースト制御信号生成回路2,バースト発振回路3および発振開始トリガ生成回路4を示す。図7と上述した図6との比較から明らかなように、本第2実施例のパルス発生器において、発振開始トリガ生成回路4は、キャパシタ41,42および4段の差動増幅器431~434を有する。バースト制御信号生成回路2は、3段の差動増幅器21~23およびCMOS増幅器24を有する。バースト制御信号生成回路2において、初段の差動増幅器21は、例えば、ベースバンド回路1からの伝送信号TSを受け取り、差動の出力信号を2段目の差動増幅器22、および、発振開始トリガ生成回路4へ出力する。バースト制御信号生成回路2において、初段の差動増幅器21の出力信号は、2段目および3段目の差動増幅器22,23を介してCMOS増幅器24へ入力され、このCMOS増幅器24からのバースト制御信号BCSが出力される。なお、バースト制御信号BCSは、バースト発振回路3におけるトランジスタ33のゲートへ入力され、バースト発振回路3の発振状態が制御される。なお、本第2実施例におけるバースト発振回路3は、上述した図6に示す第1実施例のバースト発振回路に対して、さらに、サンプルホールド回路301,302が追加され、このサンプルホールド回路301,302を介して出力信号Qが出力される。バースト制御信号生成回路2における初段の差動増幅器21の出力信号は、発振開始トリガ生成回路4における4段の差動増幅器431~434により増幅され、急峻な立ち上がりエッジを有する発振開始トリガ信号OST,/OSTとして出力される。この発振開始トリガ信号OST,/OSTは、キャパシタ41,42を介して差動対トランジスタ31,32のゲートへ入力される。ここで、発振開始トリガ生成回路4における差動増幅器が4段なのは、差動増幅器21の出力信号が、2段の差動増幅器22,23およびCMOS増幅器24で遅延されてトランジスタ33のスイッチングを制御するタイミングを考慮したためである。すなわち、トランジスタ33は、3段の増幅回路22~24による遅延を含むバースト制御信号BCSにより制御されるため、それよりも僅かに遅延した発振開始トリガ信号OST,/OSTを生成するために、4段の増幅器431~434が設けられている。このように、本第2実施例のパルス発生器によれば、バースト発振回路は、バースト制御信号を遅延した発振開始トリガ信号により、発振可能状態になった直後にバースト発振信号出力信号Qを出力することができる。その結果、例えば、UWB通信の伝送レートを向上させることが可能になる。図8は、パルス発生器の第3実施例を示す回路図であり、図9は、図8に示すパルス発生器の動作を説明するための図である。ここで、図8は、図7の第2実施例と同様に、バースト制御信号生成回路2,バースト発振回路3および発振開始トリガ生成回路4を示す。図8と上述した図7との比較から明らかなように、本第3実施例のパルス発生器において、発振開始トリガ生成回路4は、図7の第2実施例のものに対して、さらに、T型フリップフロップTFF44を有する。すなわち、バースト制御信号生成回路2における初段の差動増幅器21の出力信号は、発振開始トリガ生成回路4において、TFF44を介して4段の差動増幅器431~434へ入力されるようになっている。図9に示されるように、発振開始トリガ生成回路4は、TFF44を設けることにより、差動増幅器21の出力信号バースト制御信号BCSがLからHへ変化するタイミングに従って順番に極性が反転する発振開始トリガ信号OSTを出力する。すなわち、発振開始トリガ信号OST,/OSTの極性を出力信号Qバースト発振信号Sout毎に反転することにより、その出力信号Qの位相を交互に反転することができる。これは、出力信号Qの位相が同相のままだと、発振周波数のスペクトル強度が強くなり過ぎるが、位相を交互に反転することにより、発振周波数の信号強度を抑圧することができる。このように、本第3実施例のパルス発生器によれば、出力信号Qの位相を交互に反転して発振周波数の信号強度を抑圧することで平均電力を低減し、出力信号Qによる他の機器に対するノイズを低減することが可能になる。なお、本第3実施例のパルス発生器においても、上述した第2実施例と同様に、バースト発振回路は、バースト制御信号を遅延した発振開始トリガ信号により、発振可能状態になった直後に出力信号Qを出力することができる。その結果、例えば、UWB通信の伝送レートを向上させることが可能になる。図10は、本実施例のパルス発生器による発振の立ち上がりを説明するための図であり、図10aは発振トリガ信号を与えた場合の立ち上がり波形を示し、図10bは発振トリガ信号を与えない場合の立ち上がり波形を示す。すなわち、図10aは、例えば、図6に示すパルス発生器において、発振開始トリガ生成回路4の出力信号発振開始トリガ信号OST,/OSTを出力ONしたときの波形を示し、図10bは、停止OFFしたときの波形を示す。なお、発振周波数は、38GHzを使用している。図10aと図10bの比較から明らかなように、バースト制御信号BCSをHへ立ち上げてから出力信号Qが所望の振幅になるまでの期間Pa,Pbは、発振開始トリガ信号をONした方が遥かに短いことが分かる。すなわち、図10bに示す発振開始トリガ信号をOFFした場合の期間Pbが550ns程度なのに対して、図10aに示す発振開始トリガ信号をONした場合の期間Paは350ns程度で、約200ns程度短縮するのが可能なことが分かる。なお、この発振が立ち上がるまでの時間短縮の効果は、使用する周波数や回路構成等により変化するが、発振開始トリガ信号をバースト発振回路に与えて強制的に発振を開始させることにより、発振が立ち上がるまでの時間を十分に短縮することができる。この発振が立ち上がるまでの時間短縮の効果は、例えば、UWB通信のような短パルスを信号源として用いる方式において大きなものとなり、伝送レートを大幅に向上させることを可能とする。上述した各実施例において、バースト制御信号生成回路2,バースト発振回路3および発振開始トリガ生成回路4を含むパルス発生器は、図6~図8に示したものに限定されるものではなく、適宜変更することができるのはもちろんである。例えば、図6~図8において、バースト発振回路3は差動増幅回路として説明されているが、熱擾乱ではなく、発振開始トリガ信号によって強制的に発振を開始するものではれば、差動の回路に限定されるものではない。さらに、図5aに示されるように、図6~図8に示す第1~第3実施例のパルス発生器を、ベースバンド回路1等と共に、1つの半導体チップ上に形成した半導体集積回路とすることも可能である。以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。付記1バースト発振信号を発生するバースト発振回路と、前記バースト発振回路による発振を強制的に開始させる発振開始トリガ信号を生成する発振開始トリガ生成回路と、を有することを特徴とするパルス発生器。付記2さらに、前記バースト発振回路の発振状態を制御するバースト制御信号を生成するバースト制御信号生成回路を有する、ことを特徴とする付記1に記載のパルス発生器。付記3前記発振開始トリガ生成回路は、前記バースト制御信号に従って前記発振開始トリガ信号を生成する、ことを特徴とする付記2に記載のパルス発生器。付記4前記バースト発振回路は、発振を行う交差接続された差動の第1および第2トランジスタと、前記バースト制御信号により前記バースト発振回路の発振状態を制御するスイッチ素子と、を有する差動増幅回路である、ことを特徴とする付記2または付記3に記載のパルス発生器。付記5前記スイッチ素子は、前記差動増幅回路の差動端子間に設けられ、前記差動増幅回路は、前記バースト制御信号により前記スイッチ素子がオフすると発振可能状態となる、ことを特徴とする付記4に記載のパルス発生器。付記6前記発振開始トリガ信号は、前記第1および第2トランジスタの制御端子へ入力される、ことを特徴とする付記4または付記5に記載のパルス発生器。付記7前記バースト発振回路は、前記バースト制御信号が第1レベルのときに発振停止状態となり、且つ、前記バースト制御信号が前記第1レベルとは異なる第2レベルのときに発振可能状態となる、ことを特徴とする付記2乃至付記6のいずれか1項に記載のパルス発生器。付記8前記発振開始トリガ生成回路は、前記バースト制御信号が前記第1レベルから前記第2レベルへ変化するタイミングに従って、順番に極性が反転する前記発振開始トリガ信号を生成する、ことを特徴とする付記7に記載のパルス発生器。付記9前記発振開始トリガ信号は、前記第1トランジスタの制御端子に正の信号を入力すると共に、前記第2トランジスタの制御端子に負の信号を入力する第1極性信号と、前記第1トランジスタの制御端子に負の信号を入力すると共に、前記第2トランジスタの制御端子に正の信号を入力する第2極性信号と、を含み、前記発振開始トリガ生成回路は、前記第1極性信号と前記第2極性信号を交互に生成して、位相が交互に反転された前記バースト発振信号を出力する、ことを特徴とする付記8に記載のパルス発生器。付記10付記2乃至付記9のいずれか1項に記載のパルス発生器と、データを処理して前記バースト制御信号生成回路へ入力するベースバンド回路と、を有することを特徴とする半導体集積回路。付記11前記パルス発生器および前記ベースバンド回路は、同一の半導体チップ上に形成される、ことを特徴とする付記10に記載の半導体集積回路。"