"無瞬断切替装置であって、複数の入力ポートと複数の出力ポートを持ち、該入力ポートから入力された信号をクロスコネクトして任意の出力ポートに出力するクロスコネクト手段と、前記クロスコネクト手段の前段に接続され、光ファイバを伝送されてきた信号を受信し、光電気変換を行う受信手段Aと、受信した信号を受けてフレーム処理や多重化されている信号の分離を行うフレーマ分離手段と、分離された信号Aを複数に分岐する分岐手段Aと、分岐された該信号Aを必要に応じて前記クロスコネクト手段で扱う信号形式に変換する複数の変換手段Aと、を有する受信側のネットワーク側インタフェース手段と、前記クロスコネクト手段の後段に接続され、必要に応じて、該クロスコネクト手段から入力された信号を該クロスコネクト手段で扱う信号形式から当該インタフェース手段内で扱う信号Bに変換する複数の変換手段Bと、複数の信号Bを受けて多重すると共に、フレーム処理を行って光ファイバを伝送する信号として出力するフレーマ多重手段と、該フレーマ多重手段からの信号を受けて電気光変換を行い、該信号を伝送路に送出する送信手段と、を有する送信側のネットワーク側インタフェース手段と、前記クロスコネクト手段の前段に接続され、クライアント機器からの信号を受信し、光電気変換を行うクライアント受信手段と、電気変換されたクライアント信号をフレーム処理して、当該インタフェースで扱う信号Cとして出力するマッピング手段と、該信号Cを複数に分岐する分岐手段Cと、必要に応じて、該信号Cを前記クロスコネクト手段で扱う形式に変換する複数の変換手段Cと、を有する受信側のクライアント側インタフェース手段と、前記クロスコネクト手段の後段に接続され、必要に応じて該クロスコネクト手段から入力された信号を前記クロスコネクト手段で扱う信号形式から当該インタフェース手段で扱う信号Dに変換する複数の変換手段Dと、該信号Dからクライアント信号をデマッピングするデマッピング手段と、該デマッピング手段からの信号を受けて電気光変換などを行って信号を前記クライアント機器に送出するクライアント送信手段と、を有する送信側のクライアント側インタフェース手段と、を有し、前記クロスコネクト手段の前段に接続される前記受信側のネットワーク側インタフェース手段または前記受信側のクライアント側インタフェース手段、または、該クロスコネクト手段の後段に接続される前記送信側のネットワーク側インタフェース手段または前記送信側のクライアント側インタフェース手段のいずれかに、複数の信号の同一性を確認した後に、遅延差を検出して遅延制御情報を生成して送出し、更に任意の信号を選択して出力する選択手段と、前記選択手段からの前記遅延制御情報に従って遅延調整を行う遅延調整手段と、を備えることを特徴とする無瞬断切替装置。前記送信側のネットワーク側インタフェース手段に、入力された複数の信号Bの遅延差を検出して遅延制御情報Bを生成して送出し、さらに任意の信号を選択して出力する選択手段Bと、前記選択手段Bの前段に設けられ、前記選択手段Bからの前記遅延制御情報Bに従って遅延調整する遅延調整手段Bと、を有し、前記送信側のクライアント側インタフェース手段は、入力された複数の信号Dの遅延差を検出して遅延制御情報Dを生成して送出し、さらに任意の信号を選択して出力する選択手段Dと、前記選択手段Dの前段に設けられ、前記選択手段Dからの前記遅延制御情報Dに従って遅延調整する遅延調整手段Dと、を有することを特徴とする、請求項1記載の無瞬断切替装置。前記クロスコネクト手段と前記送信側のネットワーク側インタフェース手段の前記選択手段Bに接続され、該選択手段Bから入力された前記遅延制御情報Bに従って前記クロスコネクト手段のパス切替に応じて複数の経路間の信号の遅延差調整を行う第1の拡張メモリと、前記クロスコネクト手段と前記送信側のクライアント側インタフェース手段の前記選択手段Dに接続され、該選択手段Dから入力された前記遅延制御情報Dに従って前記クロスコネクト手段のパス切替に応じて複数の経路間の信号の遅延差調整を行う第2の拡張メモリと、を更に有することを特徴とする、請求項2記載の無瞬断切替装置。前記クロスコネクト手段の後段に接続され、前記送信側のネットワーク側インタフェース手段の前記選択手段Bから入力された前記遅延制御情報B、または、前記送信側のクライアント側インタフェース手段の前記選択手段Dから入力された前記遅延制御情報Dに従って該クロスコネクト手段のパス切替に応じて複数の経路間の信号の遅延差調整を行う最大の遅延調整時間が異なる複数の第3の拡張メモリと、前記第3の拡張メモリと前記送信側のネットワーク側インタフェース手段、または前記送信側のクライアント側インタフェース手段の間に設けられ、経路長差に応じて最も適した前記第3の拡張メモリを選択して、該送信側のネットワーク側インタフェース手段の前記選択手段Bに接続する第1のスイッチ手段と、を有することを特徴とする、請求項2記載の無瞬断切替装置。前記クロスコネクト手段に接続され、前記送信側のネットワーク側インタフェース手段、または、前記送信側のクライアント側インタフェース手段から入力される遅延制御情報に従って該クロスコネクト手段のパス切替に応じて複数の経路間の信号の遅延差調整を行う最大の遅延調整時間が異なる複数の第4の拡張メモリを更に有し、前記送信側のネットワーク側インタフェース手段に、入力された複数の信号Bの遅延差を検出して遅延制御情報Bを生成して前記第4の拡張メモリに送出し、さらに任意の信号を選択して出力する選択手段Bと、前記選択手段Bの前段に設けられ、前記選択手段Bからの前記遅延制御情報Bに従って遅延調整を行う遅延調整手段Bと、前記送信側のクライアント側インタフェース手段に、入力された複数の信号Dの遅延差を検出して遅延制御情報Dを生成して前記第4の拡張メモリに送出し、さらに任意の信号を選択して出力する選択手段Dと、前記選択手段Dの前段に設けられ、前記選択手段Dからの前記遅延制御情報Dに従って遅延調整を行う遅延調整手段Dと、を有することを特徴とする、請求項1記載の無瞬断切替装置。前記送信側のネットワーク側インタフェース手段に、入力された複数の信号Bの遅延差を検出して遅延制御情報Bを生成して前記受信側のネットワーク側インタフェース手段に送出し、さらに任意の信号を選択して出力する選択手段Bを有し、前記送信側のクライアント側インタフェース手段に、複数の信号Dの遅延差を検出して遅延制御情報Dを生成して前記受信側のネットワーク側インタフェース手段に送出し、さらに任意の信号を選択して出力する選択手段Dを有し、前記受信側のネットワーク側インタフェース手段は、前記送信側のネットワーク側インタフェース手段の前記選択手段Bからの前記遅延制御情報B、または、前記送信側のクライアント側インタフェース手段の前記選択手段Dからの前記遅延制御情報Dに基づいて遅延を調整する遅延調整手段Aを有することを特徴とする、請求項1記載の無瞬断切替装置。前記受信側のネットワーク側インタフェース手段は、前記フレーマ分離手段と前記遅延調整手段Aとの間に、該フレーマ分離手段から入力された信号の一方を外部に出力し、もう一方を前記遅延調整手段Aに出力する分岐手段Aを更に有し、前記クロスコネクト手段に接続され、前記送信側のネットワーク側インタフェース手段、または、前記送信側のクライアント側インタフェース手段から入力された遅延制御情報に応じて、前記分岐手段Aから入力された信号の遅延差調整を行う第5の拡張メモリを更に有することを特徴とする、請求項6記載の無瞬断切替装置。前記受信側のネットワーク側インタフェース手段は、前記フレーマ分離手段と前記遅延調整手段Aとの間に、該フレーマ分離手段から入力された信号の一方を外部に出力し、もう一方を前記遅延調整手段Aに出力する分岐手段Aを更に有し、前記受信側のネットワーク側インタフェース手段と前記クロスコネクト手段の前段に接続され、前記送信側のネットワーク側インタフェース手段の選択手段Bから入力された遅延制御情報Bまたは前記送信側のクライアント側インタフェース手段の選択手段Dから入力された遅延制御情報Dに応じて、前記分岐手段Aから入力された信号の遅延差調整を行う最大の遅延調整時間が異なる複数の第6の拡張メモリと、前記複数の第6の拡張メモリと前記受信側のネットワーク側インタフェース手段の前記分岐手段との間に設けられ、経路長差に応じて最も適した前記第6の拡張メモリを選択して、該分岐手段と接続する第2のスイッチ手段を更に有することを特徴とする、請求項6記載の無瞬断切替装置。前記クロスコネクト手段に接続され、前記送信側のネットワーク側インタフェース手段、または、前記送信側のクライアント側インタフェース手段から入力される遅延制御情報に従って該クロスコネクト手段のパス切替に応じて複数の経路間の信号の遅延差調整を行う最大の遅延調整時間が異なる複数の第7の拡張メモリを更に有し、前記受信側のネットワーク側インタフェース手段は、前記送信側のネットワーク側インタフェース手段、または、前記送信側のクライアント側インタフェース手段から入力された遅延制御情報に基づいて、前記分岐手段Aで分岐された一方の信号の遅延を調整する手段を有し、前記送信側のネットワーク側インタフェース手段、または、前記送信側のクライアント側インタフェース手段は、前記クロスコネクト手段から入力された複数の信号の遅延差を検出して遅延制御情報を生成して、前記受信側のネットワーク側インタフェース手段、もしくは、前記第7の拡張メモリ、もしくは、その両方に送出し、さらに任意の信号を選択して出力する選択手段を有することを特徴とする、請求項1記載の無瞬断切替装置。パスの伝送路を無瞬断で切り替える無瞬断切替方法であって、複数の入力ポートと複数の出力ポートを持ち、該入力ポートから入力された信号をクロスコネクトして任意の出力ポートに出力するクロスコネクト手段と、前記クロスコネクト手段の前段に接続される受信側のネットワーク側インタフェース手段と、前記クロスコネクト手段の後段に接続される送信側のネットワーク側インタフェース手段と、前記クロスコネクト手段の前段に接続される受信側のクライアント側インタフェース手段と、前記クロスコネクト手段の後段に接続される送信側のクライアント側インタフェース手段と、を有するシステムにおいて、前記受信側のネットワーク側インタフェース手段において、信号を複数に分岐する、または、前記受信側のクライアント側インタフェース手段において、信号を複数に分岐する、または、前記送信側のネットワークインタフェース手段及び前記送信側のクライアント側インタフェース手段において、入力された複数の信号の同一性を確認し、複数の信号の遅延差を検出して遅延制御情報を送出し、任意の入力信号を選択して出力する、または、前記受信側のネットワークインタフェース手段、または、前記送信側のネットワークインタフェース手段、または、前記送信側のクライアントインタフェース手段において、遅延制御情報に基づいて、信号の遅延を調整するのいずれかを行うことを特徴とする無瞬断切替方法。パスの伝送路を無瞬断で切り替える無瞬断切替方法であって、複数の入力ポートと複数の出力ポートを持ち、該入力ポートから入力された信号をクロスコネクトして任意の出力ポートに出力するクロスコネクト手段と、前記クロスコネクト手段の前段に接続される受信側のネットワーク側インタフェース手段と、前記クロスコネクト手段の後段に接続される送信側のネットワーク側インタフェース手段と、前記クロスコネクト手段の前段に接続される受信側のクライアント側インタフェース手段と、前記クロスコネクト手段の後段に接続される送信側のクライアント側インタフェース手段と、を有するシステムにおいて、前記受信側または前記送信側のネットワーク側インタフェースからの遅延制御信号に基づいて、前記クロスコネクト手段で選択された信号の遅延を調整することを特徴とする無瞬断切替方法。第1伝送路から受信した信号を伝送する現用系伝送システムと、第2伝送路から受信した前記信号を伝送する予備系伝送システムと、前記現用系伝送システムと前記予備系伝送システムとの信号の遅延差を検出し、前記検出した遅延差に基づき前記現用系伝送システムと前記予備系伝送システムとにおける遅延を調整する遅延調整部と、を有する無瞬断切替装置であって、前記現用系伝送システムと前記予備系伝送システムとはそれぞれ、前記受信した信号から抽出される通信データを蓄積するメモリを有し、無瞬断切替を実行するため、前記遅延調整部は、所定の通信品質が維持可能な周波数偏差の範囲で前記現用系伝送システムのメモリの読み出しクロック周波数を連続的に変化させることによって、前記現用系伝送システムと前記予備系伝送システムとの遅延量を等しくすることを特徴とする無瞬断切替装置。前記遅延調整部は、前記メモリの書き込みクロック周波数を前記受信した信号に同期したクロック周波数とし、前記遅延量に応じて前記メモリの読み出しクロック周波数を前記書き込みクロック周波数に対して増減させることを特徴とする、請求項12記載の無瞬断切替装置。前記現用系伝送システムと前記予備系伝送システムとのメモリは、FIFOメモリであることを特徴とする、請求項12又は13記載の無瞬断切替装置。前記現用系伝送システムにはさらに、前記受信した信号から抽出される通信データを蓄積する増設メモリが設けられ、無瞬断切替を実行するため、前記遅延調整部は、所定の通信品質が維持可能な周波数偏差の範囲で前記現用系伝送システムのメモリの読み出しクロック周波数を連続的に変化させることによって前記現用系伝送システムの遅延量を制御し、前記制御後、前記現用系伝送システムは、前記増設メモリへの前記通信データの書き込み及び読み出しをする信号経路に無瞬断切替を実行し、前記切替後、前記現用系伝送システムは、前記予備系伝送システムへの無瞬断切替を実行することを特徴とする、請求項12乃至14何れか一項記載の無瞬断切替装置。前記増設メモリは、前記予備系伝送システムのメモリに相当する記憶容量を有する、請求項12乃至15何れか一項記載の無瞬断切替装置。前記現用系伝送システムと前記予備系伝送システムに着脱可能に接続されるスイッチ回路と、前記スイッチ回路から出力される信号を選択的に出力する選択回路と、をさらに有することを特徴とする、請求項12乃至16何れか一項記載の無瞬断切替装置。前記予備系伝送システムを前記スイッチ回路から抜去することによって、前記現用系伝送システムによる片系運用を実現することを特徴とする、請求項17記載の無瞬断切替装置。第3伝送路から受信した前記信号を伝送する代替用伝送システムがさらに設けられることに応答して、前記現用系伝送システムから前記代替用伝送システムに無瞬断切替し、前記切替後、前記予備系伝送システムを前記代替用伝送システムの予備系システムとして運用することを特徴とする、請求項15乃至18何れか一項記載の無瞬断切替装置。前記現用系伝送システムと前記予備系伝送システムとから出力される信号を無瞬断に切り替る切替回路と、前記切替回路から出力される信号から抽出される通信データを蓄積する後段メモリとをさらに有し、前記後段メモリの書き込みクロック周波数は、前記現用系伝送システムのメモリの読み出しクロック周波数と等しくなるよう制御されることを特徴とする、請求項12記載の無瞬断切替装置。前記現用系伝送システムと前記切替回路とを接続する第1バスのバス幅と、前記切替回路と前記後段メモリとを接続する第2バスのバス幅とを制御することによって、前記後段メモリの書き込みクロック周波数は、前記現用系伝送システムのメモリの読み出しクロック周波数と等しくなるよう制御されることを特徴とする、請求項20記載の無瞬断切替装置。パスの再配置を行う際に元のパスに無瞬断切替が適用されていた場合、無瞬断切替系を構成する現用系と予備系の伝送遅延を同時に制御して、再配置先パスの遅延と一致させることを特徴とする、請求項12記載の無瞬断切替装置。複数の伝送路を伝送されてきた信号のうち一つを選択して出力する無瞬断切替装置であって、現用系のデータを一時的に蓄積するメモリAと、予備系のデータを一時的に蓄積するメモリBと、再配置先のデータを一時的に蓄積するメモリCと、前記現用系のデータを一時的に蓄積するメモリAの読み出しクロックを調整するクロック制御手段Aと、前記予備系のデータを一時的に蓄積するメモリBの読み出しクロックを調整するクロック制御手段Bと、前記再配置先のデータを一時的に蓄積するメモリCの読み出しクロックを調整するクロック制御手段Cと、を備え、前記現用系のデータおよび予備系のデータの遅延を前記再配置先のデータの遅延と等しくなるよう前記現用系のデータを一時的に蓄積するメモリの読み出しクロックと予備系のデータを一時的に蓄積するメモリの読み出しクロックを同時に調整する、ことを特徴とする請求項12記載の無瞬断切替装置。前記クロック制御手段ABCは、前記現用系のデータと同期したクロックを基準として発振する現用系用発振器と、前記予備系のデータと同期したクロックを基準として発振する予備系発振器と、前記再配置先のデータと同期したクロックを基準として発振する再配置先用発振器と、前記各発振器の内一つを選択する現用系用スイッチと、前記各発振器の内一つを選択する予備系用スイッチと、前記各発振器の内一つを選択する再配置先用スイッチと、前記現用系用スイッチの出力を平滑化する現用系用発振器と、前記予備系用スイッチの出力を平滑化する予備系用発振器と、前記再配置先用スイッチの出力を平滑化する再配置先用発振器と、を備えたことを特徴とする請求項12記載の無瞬断切替装置。従来のデジタルクロスコネクト装置の基本構成を図4に示す。ネットワーク側インタフェース受信、ネットワーク側インタフェース送信、クライアント側インタフェース受信、クライアント側インタフェース送信、クロスコネクト部からなる。このようなデジタルクロスコネクト装置では、1パスOTNの場合はODUパスの伝送経路を無瞬断で切り替えるパス無瞬断移設2パスの種別を無瞬断で変更するパス種別無瞬断変更2重化されていないシングルパス←→2重化されていて無瞬断での切替が可能な無瞬断切替パス3当初想定していない区間での無瞬断切替パスの生成などを実現できない。2について説明すると、これまでの技術では運用中のパス2重化されていないものをサービスに影響を与えることなく2重化された無瞬断切替可能なパスに変更することができなかった。これは従来技術による2重化された無瞬断切替可能なパスの生成は、運用開始前に2経路の遅延差を調整したうえで無瞬断切替可能な状態にした後に運用を開始するためである。このような運用方法になっているのは、運用中のパスに対してサービスに影響を与えることなく遅延調整を行うことができないためである。上記の3の無瞬断切替パスの生成についてはこれまでにも多くの検討がなされているが従来技術の例を図5に示す。また、技術文献としては、例えば、川瀬他、SDH網における無瞬断フレーム切替方式の検討、volJ78BIno12199512参照、それは運用開始時にある固定の地点間においてある最大の経路長差遅延時間差を想定して無瞬断を設定するものであり、任意の地点間において任意の経路長差遅延時間差に対応できるものではなかった。なお、無瞬断切替技術について簡単に説明すると、無瞬断切替技術とは送信側で信号を分岐して複数の経路において同一の信号を伝送して受信側で複数の経路の遅延差を調整しセレクタによって1ビットの欠落もなく切り替えることにより、故障切替や計画切替を行なうことで信号を断絶することなく経路を切り替える技術である。デジタルクロスコネクト装置を用いて任意の地点間の任意の経路においてパス無瞬断移設やパス種別無瞬断変更や無瞬断切替パス生成が実現できるとユーザに影響を与えずに信号の伝送経路を変更したり、パスの無瞬断移設を繰り返すことで多重されている信号の無瞬断の組み換えやパスの無瞬断再配置を可能にしたり、サービスを断絶させることなくユーザの要求に応じてパス種別の変更サービスの信頼性の変更が可能となる。図6に無瞬断切替パス生成、パス種別無瞬断切替、パス無瞬断移設の概念図を示す。また図7に多重信号の無瞬断組み換え、パス無瞬断再配置の概念図を示す。上述した従来技術特許文献1による方法では、あらかじめ現用系と予備系の確保が必要で、ハードウェアも大容量のメモリを実装するなど特別なもので高価であると共に、特許文献1で開示されているパスの最適化を目的としたパス切替に適用することは困難であった。本発明は、上記の点に鑑みなされたもので、任意の地点ODUパスの端および途中を含む間において任意の経路長差遅延時間差に対応できるパス無瞬断移設、パス種別無瞬断変更、無瞬断切替パス生成が可能な無瞬断切替装置及びパス無瞬断切替方法を提供することを目的とする。また、本発明の目的は、サービスを中断せずに予備系のない片系運用から無瞬断切替可能な冗長系へのアップグレードが可能な装置を提供することである。本発明による無瞬断切り替え装置は、無瞬断サービスを提供開始時に必要なハードウェアを追加するためアップグレード前は簡素な構成での運用が可能である。また、本発明の他の目的は、サービスを中断せずに無瞬断から片系運用へのダウングレードを可能にする無瞬断切替装置、あるいは無瞬断の冗長系を保ったままで、サービスを中断せずに、移設が可能な無瞬断切替装置を提供することである。上記の課題を解決するため、本発明の一態様は、クロスコネクト装置の前段のネットワーク側インタフェース受信、クライアント側インタフェース受信、及び、クロスコネクト装置の後段のネットワーク側インタフェース送信、クライアント側インタフェース送信を有するシステムにおいて、ネットワーク側インタフェース受信において信号を複数に分岐する;クライアント側インタフェース受信において信号を複数に分岐する;ネットワーク側インタフェース送信及びクライアント側インタフェース送信において、入力された複数の信号の同一性を確認し、複数の信号の遅延差を検出して遅延制御情報を送出し、さらに任意の入力信号を選択して出力する;ネットワーク側インタフェース受信もしくはネットワーク側インタフェース送信もしくはクライアント側インタフェース送信において選択された遅延制御情報に基づいて信号の遅延を調整する;ネットワーク側インタフェース受信に直接またはスイッチまたはクロスコネクトを介して接続可能な、拡張メモリにおいて遅延調整情報に基づいて遅延を調整する;ネットワーク側インタフェース送信に直接またはスイッチまたはクロスコネクトを介して接続可能な拡張メモリにおいて遅延調整情報に基づいて遅延を調整する;のいずれかを行うことにより、パス無瞬断移設、パス種別無瞬断変更、無瞬断切替パス生成を可能にする。また、本発明の一態様は、第1伝送路から受信した信号を伝送する現用系伝送システムと、第2伝送路から受信した前記信号を伝送する予備系伝送システムと、前記現用系伝送システムと前記予備系伝送システムとの信号の遅延差を検出し、前記検出した遅延差に基づき前記現用系伝送システムと前記予備系伝送システムとにおける遅延を調整する遅延調整部とを有する無瞬断切替装置であって、前記現用系伝送システムと前記予備系伝送システムとはそれぞれ、前記受信した信号から抽出される通信データを蓄積するメモリを有し、無瞬断切替を実行するため、前記遅延調整部は、所定の通信品質が維持可能な周波数偏差の範囲で前記現用系伝送システムのメモリの読み出しクロック周波数を連続的に変化させることによって、前記現用系伝送システムと前記予備系伝送システムとの遅延量を等しくする。また、本発明の一態様は、パスの再配置を行う際に、元のパスに無瞬断切替が適用されていた場合、無瞬断切替系を構成する現用系と予備系の伝送遅延を同時に制御して再配置先パスの遅延を一致させる。上記のように、本発明によれば、デジタルクロスコネクト装置のネットワーク側インタフェース受信側及びクライアント側インタフェース受信側に分岐手段を設け、ネットワーク側インタフェース送信側及びクライアント側インタフェース送信側に選択手段を設け、さらに、ネットワーク側インタフェース送信側またはネットワーク側インタフェース受信側またはクライアント側インタフェース送信側に遅延調整手段を設けることにより、任意の経路長の差遅延時間差を調整することで、パスを無瞬断で移設、パス種別無瞬断変更、無瞬断切替パス生成が可能となる。本発明によると、サービスを中断せずに予備系のない片系運用から無瞬断切替可能な冗長系へのアップグレードが可能な無瞬断切替装置、無瞬断から片系運用へのダウングレードを可能にする無瞬断切替装置、及び無瞬断の冗長系を保ったままでサービスを中断せずに移設が可能な無瞬断切替装置を提供することができる。以下図面と共に、本発明の実施の形態を説明する。[第1の実施の形態]図8は、本発明の第1の実施の形態におけるデジタルクロスコネクト装置の構成を示す。同図に示すデジタルクロスコネクト装置は、クロスコネクト部10ネットワーク側インタフェース受信20ネットワーク側インタフェース送信40クライアント側インタフェース受信30クライアント側インタフェース送信50から構成される。同図では各インタフェースはひとつずつしか示していないが同一のものが複数あってもよいし、ないものがあってもよい。クロスコネクト部10は、複数の入力ポートと複数の出力ポートを持ち、入力ポートから入力された信号をクロスコネクトして任意の出力ポートに出力することができる。なお、任意の出力ポートではなく特定の出力ポートにだけ出力する制約のあるクロスコネクトでも良い。ネットワーク側インタフェース受信20には、受信部21:伝送されてきた信号を受信し光電気変換などをする:フレーマ分離部22:受信部21からのOTU信号を受けてフレーム処理や多重されているODU信号の分離を行なう:分岐部23:フレーマ分離部22で分離されたODU信号を複数に分岐する:変換部24:必要に応じてODU信号をクロスコネクト部10で扱う信号形式に変換する:が備わっている。ネットワーク側インタフェース送信40には、変換部41:必要に応じてクロスコネクト部10で扱う信号形式からODU信号に変換する。遅延調整部42:選択部43からの遅延制御情報に従って遅延調整を行なう:選択部43:遅延調整部42から入力された複数のODU信号の同一性の確認し、そして複数のODU信号の遅延差を検出して遅延制御情報を生成して送出し、さらに任意の入力ODU信号を選択して出力する切替時には1ビットの欠落もなく切り替えることが可能:フレーマ多重部44:選択部43からの複数のODU信号を受けて多重するとともにフレーム処理を行なってOTU信号として出力する:送信部45:フレーマ多重部からのOTU信号を受けて電気光変換などを行なって信号を伝送路に送出する:が備わっている。クライアント側インタフェース受信30には、クライアント受信部31:クライアント機器からの信号を受信し光電気変換などをする:マッピング部32:電気変換されたクライアント信号をフレーム処理してODU信号として出力する:分岐部33:ODU信号を複数に分岐する:変換部34:必要に応じてODU信号をクロスコネクト部10で扱う信号形式に変換する:が備わっている。クライアント側インタフェース送信50には、変換部51:必要に応じてクロスコネクト部10で扱う信号形式からODU信号に変換する:遅延調整部52:選択部53からの遅延制御情報に従って遅延調整を行なう:選択部53:複数のODU信号の同一性の確認し,そして複数のODU信号の遅延差を検出して遅延制御情報を生成して送出し、さらに任意の入力ODU信号を選択して出力する切替時には1ビットの欠落もなく切り替えることが可能:デマッピング部54:ODU信号からクライアント信号をデマッピングする:クライアント送信部55:デマッピング部54からの信号を受けて電気光変換などを行なって信号をクライアント機器に送出する:が備わっている。クロスコネクト部10は入力ポートから入力された信号を任意の出力ポートに切り替えて出力することができる。クロスコネクトを実現するには同期スイッチや非同期スイッチ、パケットスイッチなどを使用することができる。使用するスイッチの種類に応じて各インタフェースでは必要に応じて変換部を用いて信号形式を変換する。またネットワーク側インタフェース受信20やクライアント側インタフェース受信30では分岐部23,33と変換部24,34の順番が逆になっていてもよい。またネットワーク側インタフェース送信40やクライアント側インタフェース送信50では変換部41,51と選択部43,53の順番が逆になっていてもよい。遅延調整部42,52の構成例としては図9aに示すものが考えられる。インタフェースIF部1,FIFO部2,クロック調整部3からなる。インタフェースIF部1において入力信号のクロックが再生される。信号はFIFO部2に入力され、再生されたクロックはFIFOの書き込みクロックとして用いられるとともにクロック調整部3に入力される。クロック調整部3は外部からの遅延制御情報に基づいてクロックの周波数を変化させる。例えば図9bに示すようにクロック周波数を意図的にある時間の範囲において1ppm低下させると、FIFOの読み出しクロックが書き込みクロックよりも遅いので遅延時間が増加する。また図9cに示すようにクロック周波数を意図的にある時間の範囲において1ppm増加させると、FIFOの読み出しクロックが書き込みクロックよりも早いので遅延時間が減少する。クロック周波数の変化は、周波数を連続的に、もしくは、クライアント信号に影響を与えない範囲で離散的に変化させる。またクロックの周波数は勧告G709で規定されるODUのクロック偏差内に収まるようにする。またクロックを意図的に変化させることでFIFOのオーバーフローやアンダーフローが起きないようにする。意図的なクロック周波数の変化量はクライアント信号に影響を与えない範囲で任意の値を取ることができる。変化量を大きくするとより早く所望の遅延時間に設定することができる。選択部43,53における信号の同一性の確認、及び遅延時間の検出については以下のような方法が考えられる。同一性の確認についてはODUkオーバーヘッドの特定のフィールド、例えばTTITrailTraceIdentifierの内容など、を用いて確認することが可能である。遅延時間の検出についてはオーバーヘッド領域のMFASMultiFrameAlignmentSignal,フレームに0~255までの値を順次付与しているものを用いることができる。フレームに付与している値の最大値の半分未満の遅延差であれば、その遅延差を検出できるMFASの場合であれば遅延差が128フレームに相当する時間以内であればそのずれを認識することができる。遅延差がそれ以上の場合には、オーバーヘッドの別の領域などを用いて、MFASと同様に例えば各フレームに番号を0~65535まで付与することでより大きな遅延差にも対応できる。このような構成要素からなるデジタルクロスコネクト装置が各拠点に設置されてネットワークが構成される。図10に2つの拠点A-B間に無瞬断切替パスが運用されている様子を示す。左右の2つの点線枠内がそれぞれの拠点A,Bを表し、経路aと経路bで2つの拠点が結ばれている。図8で示したネットワーク側インタフェース受信20,ネットワーク側インタフェース送信40,クライアント側インタフェース受信30,クライアント側インタフェース送信50,クロスコネクト部10を、図10では、それぞれNW側IFRX20,NW側IFTX40,Client側IFRX30,Client側IFTX50,XC部10としている。また、複数の波長を1本の光ファイバに多重して伝送する波長多重伝送用の波長分離部をWDMDEMUX60、波長多重部をWDMMUX70として示している。WDMDEMUX60、WDMMUX70はなくても良い。また図には示していないが光信号が通過する部分には光スイッチ光クロスコネクト,光ADMなどがあっても良い。左側の拠点Aにおいて、クライアント機器からのクライアント信号はClient側IFRX30でODU信号に収容された後に2つに分岐されてXC部10に入力される。XC部10はネットワークの設定に従い2つの信号を異なるNW側IFTX40に入力する。各NW側IFTX40からの信号は経路aと経路bを伝送されて右側の拠点まで伝送される。右側の拠点Bにおいて、2つの信号はそれぞれNW側IFRX20で受信された後、XC部10に入力されて一つのClient側IFTX50に入力される。ここでClient側IFTXにおいてClient側IFTX50内の選択部53が2つの信号の同一性を確認すると共に遅延差を検出し、遅延制御情報を同じくClient側IFTX50内の2つの遅延調整部52に送り、遅延調整部52が遅延制御情報に基づき遅延を調整することで2つの信号間の遅延差をなくするように調整する。Client側IFTX50内の選択部53では2つの信号の遅延差がなくなると故障切替や計画切替を無瞬断で実施可能な状態となる。図10ではODUパスのエンドエンドクライアント信号をODUに収容した拠点からクライアント信号をODUから取り出す拠点の間で無瞬断切替パスが動作している様子を示したが、図11はODUパスの途中のある区間を2重化して無瞬断切替を可能にしている様子を示す。左側の拠点AのNW側IFRX20が2重化の始点となっており、右側の拠点BのNW側IFTX40が2重化の終点となっている。右の拠点BにおいてNW側IFTX40内において遅延制御情報に基づいて2つの遅延調整部を制御して当該区間の無瞬断切替を可能にする。[第2の実施の形態]本実施の形態では、遅延調整部がクロスコネクト部10の前段にある場合を示す。図12は、本発明の第2の実施の形態におけるデジタルクロスコネクト装置の構成を示す。同図において、第1の実施の形態の図8と同一構成部分には同一符号を付し、その説明を省略する。第1の実施の形態の図8に示す構成との違いは、遅延調整部がクロスコネクト部10よりも前に位置することである。ネットワーク側インタフェース受信20内に遅延調整部26があり、ネットワーク側インタフェース送信40内の選択部43もしくはクライアント側インタフェース送信50内の選択部53からの遅延制御情報に基づいて遅延が調整される。なお、選択部43,53の動作は、第1の実施の形態と同様である。選択部43、53からの遅延制御情報を2つのNW側IFRX201,202に送り、NW側IFRX20内の遅延調整部26が遅延制御情報に基づき遅延を調整することで2つの信号間の遅延差をなくするように調整する。その結果、2つの信号の遅延差がなくなるので故障切替や計画切替を無瞬断で実施可能な状態となる。[第3の実施の形態]本実施の形態では、遅延調整を行う拡張メモリをクロスコネクト部10の後段に設けた例を示す。図13は、本発明の第3の実施の形態におけるデジタルクロスコネクト装置の構成を示す。同図において、第1の実施の形態の図8と同一構成部分には同一符号を付し、その説明を省略する。本実施の形態のデジタルクロスコネクト装置は、第1の実施の形態と基本構成は同一であるが、拡張メモリ80を設置できるところが異なる。ネットワーク側インタフェース送信40及びクライアント側インタフェース送信50の選択部43,53の入力を増やして拡張メモリ80A,80Bと接続できるようになっている。図13の例では、拡張メモリ80Aはネットワーク側インタフェース送信40に接続され、選択部43から入力される遅延制御情報に基づいて遅延差調整を行う。拡張メモリ80Bはクライアント側インタフェース送信50に接続され、選択部53から入力される遅延制御情報に基づいて遅延差調整を行う。拡張メモリ80には拡張遅延調整部82が含まれており、さまざまな遅延時間に対応した拡張遅延調整部を用意することで、当初想定していない複数の経路間の遅延差調整を可能とする。拡張メモリ80は運用中に増設することができ、また拡張メモリを無瞬断で現用系にすることが可能である。例えば、クライアント側インタフェース送信50の運用中に、当該クライアント側インタフェース送信50に拡張メモリ80Bを接続する。クロスコネクト部10を切り替えて拡張メモリ80Bにも同一の信号を導通するようにした後に、選択部53がクライアント側インタフェース送信50内の遅延調整部52と拡張メモリ80B内の拡張遅延調整部82Bの遅延を調整して遅延差をなくすことで拡張メモリ80B経由の信号を無瞬断で現用系にすることができる。図14に本構成例を用いた場合に無瞬断切替パスを運用している様子を示す。左側の拠点AのClient側IFRX30が無瞬断切替パスの始点になっており、右側の拠点BのClient側IFTX50が無瞬断切替パスの終点になっている。左側の拠点Aにおいてクライアント機器からのクライアント信号はClient側IFRX30でODU信号に収容された後に2つに分岐されてXC部10に入力される。XC部10はネットワークの設定に従い、2つの信号を異なるNW側IFTX401,402に入力する。各NW側IFTX401,402からの信号は経路aと経路bを伝送されて右側の拠点Bまで伝送される。なお、ここでは経路aは経路bよりも短いものとする。右側の拠点Bにおいて2つの信号はそれぞれNW側IFRX201、202で受信された後、XC部10に入力されて一つのClient側IFTX50に入力される。ここでClient側IFTX50においてClient側IFTX50内の選択部53が2つの信号の同一性を確認すると共に遅延差を検出する。その際、選択部53は当該選択部のあるClient側IFTX50内の遅延調整部52の遅延調整量が経路aと経路bの遅延差を補償できる場合には当該Client側IFTX50内の遅延調整部52を用い、経路aと経路bの遅延差を補償できるほどの量がないことを認識すると拡張メモリ80を利用するようにする図14の点線は拡張メモリ80を利用している場合を図示している。以降、拡張メモリ80を使用する場合を説明する。クロスコネクト部10は拡張メモリ80へも同一の信号を入力し、拡張メモリ80内の拡張遅延調整部82が選択部53からの遅延調整情報に基づいて遅延を調整することで経路aと経路bの遅延差をゼロにする。Client側IFTX50内の選択部53では2つの信号の遅延差がないので故障切替や計画切替を無瞬断で実施可能な状態となる。図14ではODUパスのエンドエンドで無瞬断切替パスが動作している様子を示したが、図15はODUパスの途中のある区間を2重化して無瞬断切替を可能にしている様子を示す。左側の拠点AのNW側IFRX20が2重化の始点となっており、右側の拠点BのNW側IFTX40が2重化の終点となっている。右の拠点Bの経路a側で拡張メモリ80を用いている。NW側IFTX40からの遅延制御情報に基づいて当該NW側IFTX40内の遅延調整部42と拡張メモリ80内の拡張遅延調整部82が2つの経路a,bの遅延をそれぞれ制御して当該区間の無瞬断切替を可能にする。[第4の実施の形態]本実施の形態では、遅延調整を行う拡張メモリをクロスコネクト部10の前段に設けた例を示す。図16は、本発明の第4の実施の形態におけるデジタルクロスコネクト装置の構成を示す。同図において、第1の実施の形態の図8と同一構成部分には同一符号を付し、その説明を省略する。図16に示す構成は、拡張メモリ80をネットワーク側インタフェース受信20に接続できるようにした構成である。フレーマ分離部22と遅延調整部26の間に分岐部23を設けて、分岐した信号の一方を外部に出力して拡張メモリ80と接続できるようにする。ネットワーク側インタフェース受信201,202の遅延調整部26は、クライアント側インタフェース送信50の選択部53から入力された遅延制御情報に応じて、分岐部23から入力される信号の遅延調整を行う。ネットワーク側インタフェース受信201の遅延調整部26は、ネットワーク側インタフェース受信201で受信した信号とネットワーク側インタフェース受信202で受信した信号の遅延差を補償できる場合には遅延調整部26を用いて遅延制御を行い、遅延差を補償できるほどの量がない場合は拡張メモリ80を利用する。これにより、拡張メモリ80はネットワーク側インタフェース受信201の分岐部23から入力された信号の遅延調整を行う。図17は図14と似ているが相違点は拡張メモリ80がNW側IFRX20に接続されている点で、右側の拠点BのClient側IFTX50から送出される遅延制御情報が同一拠点のNW側IFRX20の遅延調整部26と拡張メモリ80に入力され、拡張メモリ80の拡張遅延調整部82にて、分岐部23から入力された信号との遅延が調整されて当該区間の無瞬断切替を可能にする。図18の構成はODUパスの途中のある区間を2重化して無瞬断切替を可能にしている様子を示す。以降の第5、第6、第7の実施の形態におけるデジタルクロスコネクト装置はいずれも拡張メモリを使用する構成であるが、任意のインタフェースと拡張メモリを接続できるようにしている点に特徴がある。[第5の実施の形態]本実施の形態では、遅延調整を行う拡張メモリをクロスコネクト部10の後段に設け、さらに、拡張メモリを選択するためのスイッチ部を設けた例を示す。図19は、本発明の第5の実施の形態におけるデジタルクロスコネクト装置の構成を示す。同図において、第1の実施の形態の図8と同一構成部分には同一符号を付し、その説明を省略する。図19に示す構成は、第3の実施の形態の図13の構成と似ているが、相違点は拡張メモリとネットワーク側インタフェース送信40の選択部43の間にスイッチ部90があり、インタフェースが任意の拡張メモリを使用できる点である。その時々に応じて適切な拡張メモリ80,400を用いることができる。例えば、メモリ容量の異なるすなわち最大の遅延調整時間が異なる複数の拡張メモリ80,400を搭載しておき、スイッチ部90を切り替えることにより、経路長差に応じて最も適した拡張メモリを選択し、選択部43から出力される遅延制御情報を入力することができる。また、拡張メモリを使用しなくなった場合には、スイッチ部90によりインタフェースとの接続を切断して、他のインタフェースが当該拡張メモリを使用することができるようになる。図には示していないがクライアント側インタフェース送信50も拡張メモリと接続できる。なお、図19には、ネットワーク側インタフェース送信40の選択部43がスイッチ部90に接続される例を示したが、クライアント側インタフェース送信50の選択部53がスイッチ部90に接続されるようにしてもよい。[第6の実施の形態]本実施の形態では、遅延調整を行う拡張メモリをクロスコネクト部10の前段に設け、さらに、スイッチ部を設けた例を示す。図20は、本発明の第6の実施の形態におけるデジタルクロスコネクト装置の構成を示す。同図において、第1の実施の形態の図8の構成と同一構成部分には同一符号を付し、その説明を省略する。図20に示すデジタルクロスコネクト装置は、第4の実施の形態の図16の構成と似ているが、相違点は拡張メモリ80,300とネットワーク側インタフェース受信20の分岐部23の間に第5の実施の形態と同様の機能を有するスイッチ部90があり、ネットワーク側インタフェース受信201が任意の拡張メモリを使用できる点である。ネットワーク側インタフェース受信202の遅延調整部26では、ネットワーク側インタフェース送信40の選択部43から入力される遅延制御情報に応じて分岐部23からのODU信号の遅延調整を行う。ネットワーク側インタフェース受信201の遅延調整部26においても遅延差を補償できない場合には、スイッチ部90により接続されている拡張メモリ80または300を用いる。これにより、拡張メモリ80または300は、ネットワーク側インタフェース受信201の分岐部23から出力されたODU信号の遅延調整を行う。なお、図20では、ネットワーク側インタフェース送信40がクロスコネクト部10に接続されている例を示しているが、クライアント側インタフェース送信50が接続されていてもよい。[第7の実施の形態]本実施の形態では、遅延調整部をクロスコネクト部10の後段に設け、さらに、遅延調整を行う拡張メモリをクロスコネクト部10に接続した例を示す。図21は、本発明の第7の実施の形態におけるデジタルクロスコネクト装置の構成を示す。同図において、第1の実施の形態の図8の構成と同一構成部分には同一符号を付し、その説明を省略する。第5、第6の実施の形態では、新たにスイッチ部90を設けることで拡張メモリとインタフェースの接続関係に柔軟性を与えていたが、本実施の形態ではクロスコネクト部10を拡張メモリ80A,80Bとインタフェースの接続関係の切替に用いるものである。クロスコネクト部10の設定を変えて、必要に応じて信号を拡張メモリに導通させることにより拡張メモリ80A,80Bの利用を可能にする。なお、図21では、ネットワーク側インタフェース送信40がクロスコネクト部10と拡張メモリ80に接続されている例を示しているが、クライアント側インタフェース送信50が接続されてもよい。図22に本構成例を用いた場合に無瞬断切替パスを運用している様子を示す。左側の拠点AのClient側IFRX30が無瞬断切替パスの始点になっており、右側の拠点BのClient側IFTX50が無瞬断切替パスの終点になっている。左側の拠点Aにおいてクライアント機器からのクライアント信号はClient側IFRX30でODU信号に収容された後に2つに分岐されてXC部10に入力される。左側の拠点AのXC部10は、ネットワークの設定に従い2つの信号を異なるNW側IFTX401、402に入力する。各NW側IFTX40からの信号は経路aと経路bを伝送されて右側の拠点Bまで伝送される。なお、ここでは経路aは経路bよりも短いものとする。右側の拠点Bにおいて2つの信号はそれぞれNW側IFRX201、202で受信された後、XC部10に入力されて一つのClient側IFTX50に入力される。ここでClient側IFTX50においてClient側IFTX50内の選択部53が2つの信号の同一性を確認するとともに遅延差を検出する。その際、選択部53は当該選択部のあるClient側IFTX50内の遅延調整部52の遅延調整量が経路aと経路bの遅延差を補償できる場合には当該Client側IFTX50内の遅延調整部52を用い、経路aと経路bの遅延差を補償できるほどの量がないことを認識すると、拡張メモリ80に遅延制御情報を出力する図の点線は拡張メモリを利用している場合を図示している。以降、拡張メモリ80を使用する場合を説明する。XC部10は拡張メモリ80へも同一の信号を入力し、拡張メモリ80内の拡張遅延調整部82が選択部53からの遅延調整情報に基づいて遅延を調整することで経路aと経路bの遅延差をゼロにする。Client側IFTX50内の選択部53では2つの信号の遅延差がなくなるので故障切替や計画切替を無瞬断で実施可能な状態となる。図22ではODUパスのエンドエンドで無瞬断切替パスが動作している様子を示したが、図23はODUパスの途中のある区間を2重化して無瞬断切替を可能にしている様子を示す。左側の拠点AのNW側IFRX20が2重化の始点となっており、右側の拠点BのNW側IFTX40が2重化の終点となっている。右の拠点Bの経路a側のXC部10で拡張メモリ80を用いている。NW側IFTX40からの遅延制御情報に基づいて当該NW側IFTX40内の遅延調整部42と拡張メモリ80A内の拡張遅延調整部82Aが2つの経路の遅延をそれぞれ制御して当該区間の無瞬断切替を可能にする。[第8の実施の形態]本実施の形態では、遅延調整部をクロスコネクト部10の前段に設け、さらに、遅延調整を行う拡張メモリをクロスコネクト部10に接続した例を示す。図24は、本発明の第8の実施の形態におけるデジタルクロスコネクト装置の構成を示す。同図において、第1の実施の形態の図8の構成と同一構成部分には同一符号を付し、その説明を省略する。図24に示すデジタルクロスコネクト装置の構成は、第7の実施の形態の図21と似ているが、相違点は遅延調整部26がネットワーク側インタフェース受信20に含まれている点であり、遅延調整部26は、ネットワーク側インタフェース送信40の選択部43から出力された遅延制御情報に基づいて遅延を調整して分岐部23に出力する。その他の動作については第7の実施の形態と同様である。なお、図24では、ネットワーク側インタフェース送信40がクロスコネクト部10に接続されている例を示しているが、クライアント側インタフェース送信50が接続されていてもよい。[第9の実施の形態]図25~図28を用いて、第7の実施の形態で示したデジタルクロスコネクト装置の具体的な動作のフローを説明する。以下では、ODUパスの無瞬断移設のプロセスについて説明する。図25のステップ1に示すように2つの拠点間左側と右側の点線枠内がそれぞれの拠点を示すで運用中のODUパスを無瞬断で別の経路に移設する例を示す。ステップ1では、左側の拠点Aにおいてクライアント機器からのクライアント信号はClient側IFRX30でODU信号に収容された後に2つに分岐された一方の信号だけがXC部10によって1つのNW側IFTX401に接続されている。NW側IFTX401からの信号は経路aを伝送されて右側の拠点Bまで伝送される。右側の拠点Bにおいて伝送信号をNW側IFRX201で受信した後、XC部10を介してClient側IFTX50に入力される。図中では点線で信号の流れを示す。このODUパスを経路bに移設するためにステップ2では、左側Aのクロスコネクト部10の設定を変更して、Client側IFRX30の2つの出力信号のうちクロスコネクトで接続していなかった信号を第二のNW側IFTX402に接続するようにする。第二のNW側IFTX402からの信号は経路bを伝送されて右側の拠点Bまで伝送される。右側の拠点Bにおいては伝送信号が第二のNW側IFRX202で受信された後、XC部10を介して第一の経路aの信号と同一のClient側IFTX50に入力される図中の太点線。これでClient側IFTX50は2つの経路a,bで伝送されてきた信号を受信することとなる。Client側IFTX50は2つの信号の同一性を確認すると共に、両者の遅延差を検出する。この例では経路bが経路aよりも長く経路a側に拡張メモリが必要という判断をした場合を示す。ステップ3では、経路aの信号を右側の拠点Bにおいて拡張メモリ80を介するように無瞬断で切り替える。右側の拠点Bの第一のNW側IFRX201がXC部10に出力している2つの信号のうち使用していない方の信号をXC部10を介して拡張メモリ80に接続する点線h。拡張メモリ80の出力は再びXC部10に接続され、XC部10は信号をClient側IFTX50に入力するようにする。これでClient側IFTX50は、NW側IF201からの信号、拡張メモリ80を介した信号、NW側IF202の3つの信号を受信していることになる。Client側IFTX50は第一のNW側IFRX201からの2つの信号の同一性を確認した後に、遅延時間差を検出して遅延制御情報を生成する。遅延制御情報は当該Client側IFTX50内の遅延調整部52と拡張メモリ80内の拡張遅延調整部82に入力されて、両者の遅延を同一にする。ステップ4では、ステップ3で第一のNW側IFRX201からの2つの信号の遅延が同一になったのでClient側IFTX50において1ビットも欠落することなく点線eの信号から点線hの信号に切り替えることが可能になる。次に、ステップ5では、経路aと経路bの2つの信号の遅延を調整する。右側の拠点BのClient側IFTX50内の選択部は、経路aと経路bからの2つの信号の同一性を確認した後に両者の遅延を測定することで遅延差を検知する。本実施の形態では経路aの方が経路bよりも短いので経路aの遅延時間を拡張メモリ80に搭載されている拡張遅延調整部82の遅延時間を増加させることで両者の遅延差を0にする。これで点線hと点線fの信号間の遅延差がなくなったので無瞬断切替が可能な状態となった。以上が2重化されていないODUパスunprotectedODUから2重化されていて無瞬断切替が可能なODUパスhitlessprotectedODUへのパス種別変更が完了することとなる。パス無瞬断移設の場合は次のステップに続く。図28にステップ6を示す。ステップ5の状態で現用系を経路bの信号に無瞬断で切り替えて、経路aの信号を廃止すると経路aから経路bへのパス無瞬断移設が完了する。もし、運用中のパスに拡張メモリを使用している場合は遅延を減少させて無瞬断切替し、拡張メモリを開放することが可能である。[第10の実施の形態]本実施の形態では、第7の実施の形態の構成を用いた場合の具体的な動作のフローの他の例を示す。図29~図31を用いて無瞬断切替可能なODUパスhitlessprotectedODUの移設のフローを説明する。ステップ11に示すように左側の拠点Aと右側の拠点Bが3つの経路経路a,b,cで結ばれている状況を考える。左側の拠点Aにおいてクライアント機器からのクライアント信号はClient側IFRX30でODU信号に収容された後に2つに分岐された信号の一方が経路aで伝送され、もう一方が経路bで伝送されている。右側の拠点Bでは受信された信号がXC部10を介してClient側IFTX50に入力される。図29中では点線hと点線fで信号の流れを示す。両者は遅延が調整されていて無瞬断切替が可能な状態で運用されている。経路aが現用系であると仮定する。この状態で経路aと経路bの無瞬断切替可能なODUパスを経路bと経路cで無瞬断切替可能なODUパスへ移設することを考える。ステップ12に示すように、まず現用系を経路aから経路bに無瞬断で切り替えて、経路bを現用系にする点線f。その後、左側と右側の拠点A,BのXC部10の設定を変更して経路cにも同一の信号を導通させる点線e。右側の拠点BのClient側IFTX50は2つの信号点線fと点線eを受信し、当該Client側IFTX50内の選択部53が2つの信号の同一性と遅延差を検出する。経路cが経路bよりも短いことを検知し、拡張メモリが必要であると判断するこの実施の形態の場合。右側の拠点BのNW側IFRX20のXC部10への2つの信号のうち使用していない方の信号を拡張メモリ80に接続するようにXC部10を設定する点線h。そして右側の拠点B内で点線eと点線hの遅延時間差を調整して遅延差を0にし、無瞬断切替が可能な状態にする。ステップ13に示すように点線hの経路に無瞬断で切り替える。次に経路bの信号点線fと経路cの信号点線hの遅延時間差をClient側IFTX50が検知し、両者の遅延差を0にすることで経路bと経路cの信号を無瞬断切替が可能な状態にする。以上で無瞬断切替が可能なパスの移設が完了する。さらに経路bを経路d図示せずなど別の経路に移設することで両系とも移設することもできる。[第11の実施の形態]以上の実施の形態に示したパスの移設を繰り返すことでトラフィックの再配置が可能となる。図32に示すように同一経路の別波長や異経路の波長に信号を無瞬断で移設することができるので,サービスを中断することなく波長の使用具合,占有具合を自由自在に変更することが可能である.[第12の実施の形態]図33および図34にクロスコネクト部と各インタフェース部の接続数をこれまでの実施の形態と変えた例を示す.図33は3重化に対応している。図34は3重化へ対応するとともに、拡張メモリを接続できる構成である。なお、以上の実施の形態では扱う信号がOTNの場合を示したがそれ以外の場合でも適用できる。[第13の実施の形態]図35~図36を参照して、本発明の第13実施の形態による無瞬断切替装置を説明する。本実施の形態では、第1伝送路を使った現用系伝送システムと第2伝送路を使った予備系伝送システムとの間で無瞬断システムを構成する。本システムでは、無瞬断切替サービスを開始する前は現用系のみの片系運用が行われ、第2伝送路をあらかじめ用意する必要はなく、無瞬断切替サービスを開始する直前に第2伝送路を確保する。本システムによると、サービスを中断することなく両系の遅延差を調整することができる。図35は、本発明の第13の実施の形態による無瞬断切替装置の構成を示す。図35に示されるように、無瞬断切替装置100は、現用系として第1伝送路からの信号を受信すると同時にクロック信号を生成するIF回路102aと、受信後の信号にフレーム処理を行うフレーム終端回路104aと、位相調整を行うためフレーム処理後の信号を格納するFIFOFirst-InFirstOutメモリ106aと、クロック制御回路108aとを有し、予備系として第2伝送路からの信号を受信すると同時にクロック信号を生成するIF回路102bと、受信後の信号にフレーム処理を行うフレーム終端回路104bと、位相調整を行うため終端処理後の信号を格納するFIFOメモリ106bと、クロック制御回路108bとを有する。無瞬断切替装置100はさらに、フレーム終端回路104a,104bで検出したフレーム位相情報を受信して比較することにより両系の遅延差を測定し、測定結果から算出した遅延制御量を遅延制御情報としてクロック制御回路に伝達する位相差検出回路110と、位相制御後の両系の信号からどちらか一方を選択し、クライアント下流側へ送出する切替回路112と、誤り検出結果やオペレータからの切替指示に基づき切替回路112に対して切替指示を行う切替制御回路114とを有する。第1及び第2伝送路を介して伝送された信号は、IF回路102a,102bでそれぞれ受信された後、フレーム終端回路104a,104bによりフレーム検出される。受信信号のフレーム位相差はそれぞれの伝送路の遅延差を反映しており、位相差検出回路110は、検出したフレーム位相を比較して2つの伝送路の遅延差を測定し、どちらの系の位相をどれだけ遅延させるか判定する。具体的には、位相差検出回路110は、フレーム終端回路104aにおいて検出された第1伝送路を介して伝送された信号のフレーム位相と、フレーム終端回路104bにおいて検出された第2伝送路を介して伝送された信号のフレーム位相とを比較し、何れのフレーム位相が遅延しているかについてと、さらに2つの伝送路の遅延差とを求める。判定した結果に基づき、位相差検出回路110は、遅延を制御する方の系のクロック制御回路108a,108bに対して、典型的には、相対的に遅延が小さい系のクロック制御回路108a,108bに対して、遅延差に対応する制御量を示す遅延制御情報を与える。また、クロック制御回路108a,108bは、IF回路102a,102bで受信信号から生成したクロック信号を受信し、このクロック信号に基づきFIFOメモリ106a,106bに対する書き込み及び読み出しクロックを生成する。FIFOメモリ106a,106bでは、信号データが書き込みクロックでFIFOメモリ106a,106bへ書き込まれ、読み出しクロックでFIFOメモリ106a,106bから読み出される。相対的に遅延が小さい遅延を調整する遅らせる系が予備系であると位相差検出回路110が判断した場合、予備系を介し伝送したデータはクライアント側に送られていないので、位相跳躍や通信の途絶を考慮する必要がない。FIFOメモリ106bに伝送路クロックでデータを書き込んでいき、遅延調整量相当までデータがFIFOメモリ106bに蓄積されるまで、読み出しクロックは停止しておく。所定のデータ量を蓄積後読み出しクロックを開始することで、データの位相を遅らせる調整を行うことができる。他方、相対的に遅延が小さい遅延を調整する系が現用系であると位相差検出回路110が判断した場合、現用系を介した通信中のデータがクライアントに送られているので、位相跳躍やデータの途絶、符号誤りの発生などは許されず、クライアントに影響を及ぼさない状態で、すなわち、クライアントに提供する通信を所定の通信品質以上に維持可能な周波数偏差の範囲で、現用系の位相を調整する必要がある。より詳細には、この場合、遅延を調整しない予備系では書き込み、読み出しクロックは伝送路クロックに同期したクロックが使用される。遅延を調整する現用系では、書き込みクロックは伝送路クロックに同期したクロックとされるが、読み出しクロックはクロック周波数を書き込みクロック周波数からの偏差がクライアントに影響がでない範囲で周波数を連続的に低くした後に、逆に周波数を連続的に高くしていくことにより、書き込みクロックに同期した周波数に戻す。また、本実施の形態の構成は、図36の変形例に示すように、FIFOメモリ106a,106bとフレーム終端回路104a,104bの接続順序が入れ替わってもよく、この場合も同様の効果を奏する。前述の図9に示されるように、上述した遅延調整を実現する遅延調整部は、IF回路と、FIFOメモリと、クロック調整部とから構成される。図9のIF回路とFIFOメモリは、上記のIF回路102a,102bとFIFOメモリ106a,106bであってもよい。また、図9のクロック調整部は、上記のクロック制御回路108a,108bに含まれてもよいし、又はこれとは独立に設けられてもよい。IF回路は、信号を受信すると、クロック信号を生成してクロック調整部に提供する。クロック調整部は、受信したクロック信号とクロック制御信号とに基づき、IF回路からFIFOメモリに提供されるデータ信号の書き込みクロック周波数と、FIFOメモリから提供されるデータ信号の読み出しクロック周波数とを制御する。遅延時間を調整することを示すクロック制御信号を受信すると、クロック調整部は、IF回路から受信したクロックに基づき、FIFOメモリへのデータ信号の書き込みクロック周波数及び/又はFIFOメモリからのデータ信号の読み出しクロック周波数を調整する。例えば、クロック調整部は、IF回路から受信したクロックに対して書き込みクロック周波数及び/又は読み出しクロック周波数を/-Xppmだけ調整する例えば、/-1ppmなど。図9bに示されるように、遅延を増加させる場合、クロック調整部は、FIFOメモリからの読み出しクロック周波数を、調整されるべき遅延時間に応じた期間だけ書き込みクロック周波数より-1ppmだけ低下させ、遅延時間をΔD秒だけ増加させることができる。他方、遅延を減少させる場合図9c、クロック調整部は、FIFOメモリからの読み出しクロック周波数を、調整されるべき遅延時間に応じた期間だけ書き込みクロック周波数より1ppmだけ上昇させ、遅延時間をΔDだけ減少させることができる。なお、この読み出しクロック周波数の調整は、クライアントに提供されるデータ信号を断絶させないなど、所定の通信品質を維持可能な範囲内で行われる必要がある。このように、書き込みクロック周波数より読み出しクロック周波数を低くすることによりFIFOメモリに蓄積されるデータが増え、データの読み出しが周波数偏差分だけ遅れるため、データ遅延が増加することになる。なお、上記偏差は、両系の位相が揃ったと同時に元の周波数に戻るよう制御されねばならない。上述した処理により、FIFOメモリの読み出しクロック周波数を書き込みクロックより遅くする制御により両系の遅延差をそろえることができる。両系の位相が揃った後は、切替制御回路114により切替回路112を現用系から予備系へ切り替えることにより無瞬断で切替が可能になる。切替を行うトリガは現用系での符号誤りの発生や支障移転による計画的なものなどが想定される。ここで、伝送する信号は、SDHSynchronousDigitalHierarchyやOTNOpticalTransportNetworkなどの広域転送が可能なフレームフォーマットを想定し、クライアント側に送られる信号は、例えばイーサネット登録商標信号、SDH信号、OTN信号などを想定している。伝送装置で動作が保証される周波数偏差はフレームフォーマットによって異なり、SDHは±4.6ppm、OTNは±20ppm、イーサーネット登録商標は±100ppmである。このように、許容される周波数偏差の値は、クライアント側に接続される装置の種類によって異なる。また本実施の形態では、両系の遅延差を比較する単位としてフレームを使うことで説明したが、両系の信号の遅延差がフレーム長の1/2を超えるとどちらの系の遅延が大きいか識別が困難になる。このため、複数のフレームを連結して、あたかも長い1つのフレームとして扱うマルチフレームを使ってもよく、特に数十km以上の大きな伝送遅延差が想定される場合は、マルチフレームの使用が有効である。[第14の実施の形態]次に、図37を参照して、本発明の第14の実施の形態による無瞬断切替装置を説明する。第14の実施の形態は、片系のみの運用から無瞬断切替をサポートする両系へのアップグレードを行うものである。すなわち、初期運用状態では片系運用のみで、無瞬断切替をサポートしていない。図37は、本発明の第14の実施の形態による無瞬断切替装置の構成を示す図である。図37に示されるように、片系運用パッケージ200aは、IF回路202aと、2つの分岐回路203a1,203a2と、フレーム終端回路204aと、FIFOメモリ206aと、クロック制御回路208aと、切替回路212と、切替制御回路214とから構成される。IF回路202aで受信されたデータは分岐回路203a1で2分岐され、一方はアップグレードパッケージ200aへのIF接続口へ接続され、もう一方はフレーム終端回路204aへ送られる。またIF回路202aでは、受信データから同期したクロック信号が生成され、分岐回路203a2で分岐された後、一方はクロック制御回路208aへ、もう一方はアップグレードパッケージ200aへのIF接続口へ接続される。フレーム終端回路204aは、誤り検出訂正や警報処理、フレーム位相からの遅延検出等のフレーム終端処理を行う。検出したフレーム位相は、アップグレードパッケージ200aへのIF接続口へ接続され、誤り検出情報やその他の警報は切替制御回路214へ送られる。終端処理後データは、FIFOメモリ206aで固定遅延を与えられた後、切替回路212を経てクライアント側へ送出される。この当初の状態から現用系を無瞬断切替対応可能な構成にするために、まずアップグレードパッケージ200aが追加される。アップグレードパッケージ200aは、フレーム終端回路204aと、位相差検出回路210aと、FIFOメモリ206aと、クロック制御回路208aとから構成される。典型的には、FIFOメモリ206aは、片系運用パッケージ200aのFIFOメモリ206aより相対的に大きな容量を有する。アップグレードパッケージ200aは、片系運用パッケージ200aの分岐回路203a1のIF接続口から出力されるデータ信号と、分岐回路203a2から出力されるクロック信号とを取り込み、データ信号についてフレーム終端回路204aにより終端処理が行われる。アップグレードパッケージ200aのフレーム終端回路204aにおいて検出されたフレーム位相と片系運用パッケージ200aのフレーム終端回路204aにおいて検出されたフレーム位相との遅延差が、位相差検出回路210aにおいて計測される。計測された遅延差に基づき、片系運用パッケージ200aのデータ遅延量が調整される。具体的には、FIFOメモリ206aの書き込み及び読み出しクロックについて、書き込みクロックは伝送路クロックに同期した周波数で書き込むが、読み出しクロックはクライアントに影響が出ない周波数偏差の範囲で、すなわち、クライアントに提供する通信を所定の通信品質以上に維持可能な周波数偏差の範囲で、連続的に周波数を低下させた後、2つの信号の遅延差が実質的に等しくなるよう連続的に周波数を上げていき、元の周波数に戻す。この遅延調整は、図9を参照して説明した遅延調整部などを用いて実行可能である。両者の信号の遅延量が同じになった時点で、切替回路212により片系運用パッケージ200aのみの信号経路から、片系運用パッケージ200aからアップグレードパッケージ200aを経て再び片系運用パッケージ200aに戻る信号経路に無瞬断で切替られる。この信号経路切替により、現用系においてより大きい容量のFIFOメモリ206aが使えるようになる。次に、第2経路で伝送される信号を受信する予備系パッケージ200bが追加される。予備系パッケージ200bは、IF回路202bと、フレーム終端回路204bと、FIFOメモリ206bと、クロック制御回路208bと、位相差検出回路210bとから構成される。予備系パッケージ200bのフレーム終端回路204bは、IF回路202bから受信した予備経路の信号のフレーム終端を行うと同時に、フレーム位相を検出する。予備系パッケージ200b内の位相差検出回路210bにおいて、フレーム終端回路204bにおいて検出されたフレーム位相と、アップグレードパッケージ200a内のフレーム終端回路204aで検出されたフレーム位相との遅延差が計測される。計測された遅延差に基づき、予備系パッケージ200bもしくはアップグレードパッケージ200aの遅延量が調整される。予備系側を遅らせる場合、予備系を介し伝送したデータはクライアント側に送られていないので、位相跳躍や通信の途絶を考慮する必要がない。このため、予備系パッケージ200bのFIFOメモリ206bに、IF回路202bで生成した伝送信号に同期したクロックでデータを書き込んでいき、遅延調整量相当までデータがFIFOメモリ206bに蓄積されるまで読み出しクロックは停止しておく。データ蓄積後、伝送信号に同期したクロックを使って読み出しを開始することでデータの位相調整を行うことができる。他方、現用系側を遅らせる場合、アップグレードパッケージ200a内のFIFOメモリ206aの書き込みクロック及び読み出しクロックを制御するクロック制御回路208aにおいて、書き込みクロックはIF回路202aで生成した伝送信号に同期したクロックを使い、読み出しクロックは周波数をクライアントに影響が出ない周波数偏差の範囲で、すなわち、クライアントに提供する通信を所定の通信品質以上に維持可能な周波数偏差の範囲で、連続的に周波数を低下させた後、2つの信号の遅延差が実質的に等しくなるよう連続的に周波数を上げていき、元の周波数に戻す。この遅延調整は、図9を参照して説明した遅延調整部などを用いて実行可能である。これにより両者の信号の遅延量を同じにすることができ、現用系と予備系との間の無瞬断切替の準備が完了する。以上の操作により、当初は無瞬断切替でなかった片系運用のシステムに新たにパッケージを追加することで、無瞬断切替可能な装置へアップグレードを行うことができる。あとは現用系で符号誤りや警報を検出したり、オペレータからの指示をトリガとして切替制御回路214から切替回路212の選択を切り替えることによって無瞬断切替を実行する。片系運用パッケージ200aにアップグレードパッケージ200aを追加して信号経路を切替る際の位相調整量は、装置内のパッケージ間遅延程度であるから高々数メートル程度である。このため、片系運用パッケージ200aに搭載されるFIFOメモリ206aは、例えば、伝送速度が40Gビットとすると、1mあたり約130ビット程度を格納できる小さな容量のものでよい。一方アップグレードパッケージ200aや予備系パッケージ200bに搭載するFIFOメモリ206a,206bは、伝送路の遅延差を吸収するためのものであるから、例えば伝送速度40Gビットで80kmとすると、10,560,000ビット相当となるため、比較的大容量のものが必要になる。無瞬断切替が必要でないときは、このような小容量のFIFOメモリ206aの片系運用パッケージ200aで運用し、無瞬断が必要になった時点で搭載メモリ容量の大きいアップグレードパッケージ200aを追加すればよい。これにより、片系運用から無瞬断へのアップグレードが安価な構成から容易に可能であると共に、経済性も優れる無瞬断切替装置を提供することができる。第15の実施の形態次に、図38~42を参照して、本発明の第15の実施の形態による無瞬断切替装置を説明する。第15の実施の形態は、第14の実施の形態と同じく片系のみの運用から無瞬断切替をサポートする両系へのアップグレードを行うことが可能であるが、予備系に切替え後そのまま片系運用にした場合に現用系で使っていたパッケージの再利用を可能にしている。図38~42は、本発明の第15の実施の形態による無瞬断切替装置の構成及び処理を示す。図38に示されるように、第14の実施の形態との違いは、片系運用パッケージ300aにあった切替回路312と切替制御回路314とが独立した切替パッケージ320として構成される点と、片系運用パッケージ300a、アップグレードパッケージ300a、予備系パッケージ300bと切替パッケージ320との間にスイッチ316が追加された点とである。なお、以下の説明では、第14の実施の形態の構成要素と同様の機能を有する構成要素の説明は、適宜省略する。図39に示されるように、当初のシステムは、冗長系を構成せず、無瞬断もサポートしない。すなわち、システムは、初期運用時は片系運用パッケージ300aと、スイッチ316と、切替パッケージ320とから構成される。スイッチ316は、片系運用パッケージ300aと、アップグレードパッケージ300aと、予備系パッケージ300bとに着脱可能に接続され、これらのパッケージから出力される信号を受信し、切替パッケージ320に出力する。各パッケージと切替パッケージ320との間にスイッチ316を設けることによって、切替回路を独立した構成とすることが可能となる。なお、FIFOメモリ306aは、FIFOメモリ306aやFIFOメモリ306bに対して相対的に小さな容量のものであってもよいが、フレーム終端処理誤り検出などが完了するまでのデータを蓄積可能な容量は必要とされる。例えば、FIFOメモリ306aは、固定遅延のものであってもよい。なお図中半透明で図示されているパッケージは実装されていないことを表し、半透明の信号線は信号が導通していないことを表す。またパッケージ中の一部のブロックが半透明になっている場合はそのブロックが動作を停止していることを表している。無瞬断システムにアップグレードする際には、図40に示されるように、まずアップグレードパッケージ300aが追加される。第14の実施の形態と同様のFIFOメモリ306aとクロック周波数の制御を利用した遅延調整手順により、片系運用パッケージ300a→スイッチ316→切替パッケージ320の信号経路から、図41に示されるような片系運用パッケージ300a→アップグレードパッケージ300a→スイッチ316→切替パッケージ320の信号経路に変更される。経路変更によりアップグレードパッケージ300aに搭載された大容量のFIFOメモリ306aの使用が可能になる。次に、図42に示されるように、予備系パッケージ300bを追加し、予備系パッケージ300b内の位相差検出回路310bを使って、現用系と予備系の伝送路遅延差に起因する位相差を検出する。予備系を遅延させて位相をそろえる場合には予備系パッケージ300bのFIFOメモリ306bの読み出しクロックを一定の時間停止することで遅延を調整する。他方、現用系を遅延させる場合にはアップグレードパッケージ300aのFIFOメモリ306aの読み出しクロック周波数をクライアントに影響がでない周波数偏差の範囲で、すなわち、クライアントに提供する通信を所定の通信品質以上に維持可能な周波数偏差の範囲で、連続的に周波数を低下させた後、2つの信号の遅延差が実質的に等しくなるよう連続的に周波数を上げていき、元の周波数に戻すことによって遅延を調整する。以上の操作により、もともと無瞬断切替でなかった片系運用のシステムに新たにパッケージを追加することで無瞬断切替可能な装置へアップグレードを行うことができる。あとは現用系で符号誤りや警報を検出したり、オペレータからの指示をトリガとして切替制御回路314から切替回路312の選択を切り替えることによって無瞬断切替を実行する。本実施の形態では、系の切替を行う機能を切替パッケージ320として独立させたことによって、無瞬断の系から再び片系運用に戻す際に、例えば第2伝送路側を残したいときは、予備系パッケージ300bに無瞬断で切替えた後に、片系運用パッケージ300aとアップグレードパッケージ300aをスイッチ316から抜去することが可能である。抜去したパッケージは別のシステムに再利用可能であり、経済的にシステムを運用することが可能となる。また本システムで使用するスイッチ316は、各パッケージ間のインタフェースを合わせれば光スイッチでも電気スイッチでもどちらでもよい。なお、図示された実施の形態では、スイッチ回路316と切替パッケージ320とを独立した構成として設けているが、スイッチ回路316と切替パッケージ320とは統合されてもよい。[第16の実施の形態]次に、図43を参照して、本発明の第16の実施の形態による無瞬断切替装置を説明する。本実施の形態では、無瞬断で運用していたシステムが、通信を途絶することなく片系運用にダウングレードされる。支障移転などで一時的に予備系に切り替えていたシステムを現用系に切り戻す場合やあるいは信頼性重視のサービスから経済性重視に置き換えて無瞬断のサービスを解約するなどの場面が想定される。現用が第2伝送路の場合、まず無瞬断切替により第1伝送路に切り替える。以下現用が第1伝送路の場合と同じになる。この時点で予備パッケージ400bはスイッチ416から抜去可能である。次に、無瞬断をサポートしない片系運用パッケージ400aのみの運用にするため、装置内無瞬断切替を実行し、アップグレードパッケージ400aを経由していた信号を片系運用パッケージ400aのみの経由となるよう切り替える。しかしながら、アップグレードパッケージ400aは伝送路長の遅延差を吸収する大きなFIFOメモリ406aを実装しているので、初期パッケージ400aの小さなFIFOメモリ406aで吸収することは難しいという問題がある。まず、アップグレードパッケージ400aのFIFOメモリ406aに対する書き込みクロックは、伝送路と同期したクロックとされる。読み出しクロックは、下流側において所定の通信品質を維持できる範囲で、例えば、符号誤りが発生しないように読み出しクロック周波数を伝送装置で動作が保証されている周波数偏差を超えない範囲で、連続的に周波数を上昇させ、FIFOメモリ406aのデータ蓄積量をFIFOメモリ406aが収容可能なデータ量まで減少させた後、2つの信号の遅延差が実質的に等しくなるよう連続的に周波数を低下させていき、元の周波数に戻すことによって遅延を調整する。遅延が揃った状態で切替回路412を片系運用パッケージ400aからの入力を選択するよう切り替えることによって、信号の瞬断を発生させることなく信号経路を切替えることが可能となる。切替完了後、アップグレードパッケージ400aをスイッチ416から抜去し、片系運用パッケージ400aのみ残すことができる。抜去したパッケージは再利用可能であり、経済性に優れるシステムが構築できる。第17の実施の形態次に、図44~47を参照して、本発明の第17の実施の形態による無瞬断切替装置を説明する。本実施の形態では、無瞬断運用している系において、新たな経路を追加して無瞬断サービスを継続しながら経路を移設する。システムは、図44に示されるように、当初は第1伝送路が現用系で第2伝送路が予備系で運用されている。この状態から、図45に示されるように、第3経路が追加され、その後に現用系が、図46~48に示されるように、第1経路から第3経路へ移転される。まず、図44に示される片系運用パッケージ500aと、アップグレードパッケージ500aと予備系パッケージ500bとから構成される当初のシステムに対して、図45に示されるように、第3経路に第2予備系パッケージ500cを追加する。第2予備系パッケージ500cの位相差検出回路510cでは、現用系である第1伝送路と第3伝送路との間の遅延差の測定を行う。第3伝送路の遅延が第1伝送路の遅延より大きく、第1伝送路の遅延を増加させる必要がある場合、以下の制御を行う。すなわち、第1伝送路系のFIFOメモリの読み出しクロック周波数を、下流側において所定の通信品質を維持できる範囲で、例えば、符号誤りが発生しないように伝送装置で動作が保証されている周波数偏差を超えない範囲で、連続的に周波数を低下させた後、第1伝送路の信号と第3伝送路の信号の遅延差が実質的に等しくなるよう連続的に周波数を上げていき、元の周波数に戻すことによって、サービスを継続しながら遅延を調整する。他方、第3伝送の遅延が第1伝送路の遅延より小さい場合は、第3伝送路の遅延を増加させる。第3伝送路のFIFOメモリ506cの読み出しクロックを一定時間停止してFIFOメモリ506cにデータを蓄積していく。第1伝送路の遅延と揃ったら読み出しクロックを開始することで位相を調整する。第1伝送路と第3伝送路の遅延が揃ったら、図46に示されるように、第1伝送路から第3伝送路へ無瞬断切替を実行する。実行後、第3伝送路と第2伝送路との間で遅延差を測定し、同様の手段でFIFOメモリの読み出しクロックを制御することで遅延を調整し、図47に示されるように、第2伝送路と第3伝送路間で新たな無瞬断システムを構築する。その後、必要に応じて、図48に示されるように、片系運用パッケージ500aとアップグレードパッケージ500aがスイッチ516から抜去されてもよい。第18の実施の形態次に、図49~55を参照して、本発明の第18の実施の形態による無瞬断切替装置を説明する。本実施の形態は、第3伝送路の系のパッケージ構成が第2片系運用パッケージ600cと第2アップグレードパッケージ600cを有している点で、第17の実施の形態と異なる。まず、図49に示されるように、当初は、第1伝送路と第2伝送路とにより無瞬断切替システムが構成されている。次に、図50に示されるように、第3伝送路の系に第2片系運用パッケージ600cが追加される。第1伝送路を第3伝送路との遅延差を第2片系運用パッケージ600cの位相差検出回路610cにより計測する。第2片系運用パッケージ600cに搭載されたFIFOメモリ606cのメモリ容量で遅延調整に十分必要と判断された場合、そのままで位相調整が実行される。第1伝送路の遅延を増加させる場合、アップグレードパッケージ600aのFIFOメモリ606aの読み出しクロックを、下流側において所定の通信品質を維持できる範囲で、例えば、符号誤りが発生しないように伝送装置で動作を保証されている周波数偏差を超えない範囲で連続的に周波数を低下させた後、2つの信号の遅延差が実質的に等しくなるよう連続的に周波数を上げていき、元の周波数に戻すことによって、遅延を調整する。他方、第3伝送路の遅延を増加させる場合、第2片系運用パッケージ600cのFIFOメモリ606cの読み出しクロックを一定時間停止してメモリにデータを蓄積していき、両系の位相が揃った時点から読み出しクロックを開始する。第1伝送路と第3伝送路の遅延が揃ったら、図51に示されるように、無瞬断切替を実行し、第3伝送路が新たな現用系となる。その後、必要に応じて、図52に示されるように、第1伝送路の系のパッケージをスイッチ614から除去し、第3伝送路と第2伝送路との間で新たな無瞬断システムを構成する。他方、第2片系運用パッケージ600cに搭載されたFIFOメモリ606cのメモリ容量では遅延調整に不十分と判断された場合、図53に示されるように、さらに第2アップグレードパッケージ600cを増設する。この増設によって、第3伝送路の系の信号を第2片系運用パッケージ600cから第2アップグレードパッケージ600cを経由してスイッチ614に入力されるよう切り替える。切替後、第1伝送路と第3伝送路との間の位相調整を行って、図54に示されるように、無瞬断切替を実行する。実行後、必要に応じて、図55に示されるように、旧現用系のパッケージをスイッチ614から抜去し、第3伝送路と第2伝送路との間で新たな無瞬断切替システムを構築する。第19の実施の形態次に、図56~59を参照して、本発明の第19の実施の形態による無瞬断切替装置を説明する。図56は、本発明の第19の実施の形態による無瞬断切替装置の構成を示す。図56に示されるように、無瞬断切替装置700は、現用系として第1伝送路からの信号を受信すると同時にクロック信号を生成するライン側IFInterface回路702alと、受信後の信号にフレーム処理を行う第1終端回路704aと、位相調整を行うためフレーム処理後の信号を格納する第1メモリ706a1及び第2メモリ706a2と、第1メモリ706a1及び第2メモリ706a2のデータ蓄積量を調整するための第1クロック制御回路708a1及び第2クロック制御回路708a2とを有し、予備系として第2伝送路からの信号を受信すると同時にクロック信号を生成するライン側IF回路702blと、受信後の信号にフレーム処理を行う第2終端回路704bと、位相調整を行うため終端処理後の信号を格納する第3メモリ706bと、第3メモリ706bのデータ蓄積量を調整するための第3クロック制御回路708bとを有する。無瞬断切替装置700はさらに、第1終端回路704a及び第2終端回路704bで検出したフレーム位相情報を受信して比較することにより両系の遅延差を測定し、測定結果から算出した遅延制御量を遅延制御情報として第1クロック制御回路708a1、第2クロック制御回路708a2及び第3クロック制御回路708bに伝達する位相差検出回路710と、現用系と予備系のクロック信号のうちいずれかを選択して第1クロック制御回路708a1、切替回路712、第2クロック制御回路708a2、第2メモリ706a2の読み出しクロック、クライアント側IF回路702ac及び第3クロック制御回路708bに出力するクロック切替回路716と、位相制御後の両系の信号からどちらか一方を選択し、クライアント下流側へ送出する切替回路712と、誤り検出結果やオペレータからの切替指示に基づき切替回路712及びクロック切替回路716に対して切替指示を行う切替制御回路714とを有する。第1及び第2伝送路を介して伝送された信号は、ライン側IF回路702al,702blでそれぞれ受信された後、第1終端回路704a及び第2終端回路704bによりフレーム検出される。受信信号のフレーム位相差はそれぞれの伝送路の遅延差を反映しており、位相差検出回路710は、検出したフレーム位相を比較して2つの伝送路の遅延差を測定し、どちらの系の位相をどれだけ遅延させるか判定する。具体的には、位相差検出回路710は、第1終端回路704aにおいて検出された第1伝送路を介して伝送された信号のフレーム位相と、第2終端回路704bにおいて検出された第2伝送路を介して伝送された信号のフレーム位相とを比較し、どちらのフレーム位相がどれだけ遅延しているかを求める。判定した結果に基づき、位相差検出回路710は、第1クロック制御回路708a1及び第3クロック制御回路708bのうち遅延を制御する方の系のクロック制御回路708a1又は708bに対して遅延制御情報を与える。また、クロック制御回路708a1,708bは、ライン側IF回路702a,702bで受信信号から生成したクロック信号を受信し、このクロック信号に基づき第1メモリ706a1、第2メモリ706a2、第3メモリ706bに対する読み出しクロックを生成する。各メモリ706a1,706a2,706bでは、信号データが書き込みクロックでメモリへ書き込まれ、読み出しクロックでメモリから読み出される。予備系の遅延を増加させる場合、予備系を介し伝送したデータはクライアント側に送られていないので、位相跳躍や通信の途絶を考慮する必要がない。第3メモリ706bに伝送路クロックでデータを書き込んでいき、遅延調整量相当までデータが第3メモリ706bに蓄積されるまで、読み出しクロックは停止しておく。所定のデータ量を蓄積後読み出しクロックを開始することで、予備系データの位相を遅らせる調整を行うことができる。また一方で予備系の遅延を減少させる場合は、第3メモリ706bに伝送路クロックでデータを書き込んでいくと同時に、第3メモリ706bから伝送路クロック周波数より周波数を上昇させたクロックで読み出すことによって、第3メモリ706bに蓄積されたデータ量が減少し、予備系データの位相を進ませる調整を行うことができる。他方、現用系の遅延を調整する場合、現用系を介した通信中のデータがクライアントに送られているので、位相跳躍やデータの途絶、符号誤りの発生などは許されず、クライアントに影響を及ぼさない状態で、現用系の位相を調整する必要がある。より詳細には、現用系信号の遅延を増やす場合には、第1クロック制御回路708a1と第2クロック制御回路708a2を使って第1メモリ706a1の読み出しクロックと第2メモリ706a2の書込みクロックの周波数を伝送路クロックより低下させる。これによって、図57に示すように、第1メモリ706a1のデータ蓄積量が増え、その分第2メモリ706a2のデータ蓄積量が減るので、第1メモリ706a1と第2メモリ706a2との間にある切替回路712の入力部においては現用系の遅延が増加したかの様に調整することができる。また一方で現用系信号の遅延を減少させる場合には、第1クロック制御回路708a1と第2クロック制御回路708a2とを使って第1メモリ706a1の読み出しクロックと第2メモリ706a2の書込みクロックの周波数を伝送路クロックより上昇させることによって、第1メモリ706a1のデータ蓄積量が減り、その分第2メモリ706a2のデータ蓄積量が増えるので、図58に示すように、第1メモリ706a1と第2メモリ706a2との間にある切替回路712の入力部においては現用系の遅延が減少したかの様に調整することができる。メモリスリップの発生を避けるために、いずれの調整においても第1クロック制御回路708a1と第2クロック制御回路708a2の出力クロック周波数は常に等しく制御されなければならない。この遅延調整は第1メモリ706a1と第2メモリ706a2との間で発生する事象であり、第1メモリ706a1の読み出しクロックと第2メモリ706a2の書込みクロックを伝送信号と同期したクロック周波数からオフセットを与えることによって、第1メモリ706a1と第2メモリ706a2との間で蓄積したデータ量が相補的に変化することを利用したものである。第1メモリ706a1と第2メモリ706a2のデータ蓄積量の和は一定であり、クライアント側から見ると定常的に同じクロック周波数で信号が到着するので、現用系の遅延調整時でも周波数の偏差や遅延の変動などを関知されることはない。以上の遅延制御によって現用系と予備系の遅延差を調整することができ、無瞬断切替実行可能な状態とすることができる。切替に際しては切替制御回路714からの指示により切替回路712において選択する信号を現用系信号から予備系信号へ切り替えると同時に、クロック切替回路716において選択するクロック信号を現用系クロックから予備系クロックへ切り替える。クロック切替回路716は予備系への切替が行われる前は現用系のクロックを選択しており、クロック切替回路716の出力を第3メモリ706bの読み出しクロックに使用することで予備系の信号を現用系信号のクロックに同期させる。無瞬断切替が実行されて切替回路712が予備系へ切り替わると同時にクロック切替回路716も予備系のクロックを選択するように切り替わり、第3メモリ706bの読み出しクロックと、切替回路714、第2メモリ706a2に供給されるクロックとが予備系信号に同期したクロックに切り替わるためクライアント側へ出力される信号は予備系のクロックに同期した信号となる。この時、第1メモリ706a1の読み出しクロックも予備系クロックが使用されるため、現用系信号が予備系信号のクロックに同期する。次に、予備系から現用系に切り戻す場合の遅延調整について説明する。現用系の遅延調整は、第1クロック制御回路708a1を使って第1メモリ706a1の読み出しクロックを制御することによって行う。予備系の遅延調整は、インサービスの信号が第3メモリ706bと第2メモリ706a2とに蓄積されるので、第3クロック制御回路708bと第2クロック制御回路708a2とを使って、第3メモリ706bの読み出しクロックと第2メモリ706a2の書込みクロックとを制御することによって行う。この時メモリスリップの発生を避けるために、第3クロック制御回路708bと第2クロック制御回路708a2の出力クロック周波数は常に等しく制御されなければならない。なお、第1メモリ706a1の書込みクロック、第2メモリ706a2の読み出しクロック及び第3メモリ706bの書込みクロックは、いかなる場合においても伝送信号の周波数と同期したクロックである。本実施の形態では、予備系のみならず現用系の遅延もサービス提供状態で遅延を調整することができるので、当初片系のみで運用しておいて後から予備系伝送路を確保して無瞬断システムにアップグレードする際など柔軟に遅延制御の設定ができる。また無瞬断システムとしてサービスを提供している状態で、予備系を現在設定しているルートとは長さが異なる別のルートに変更する際にも柔軟な遅延制御の設定ができ、サービス運用性を向上することができる。本装置において伝送する信号は、SDHやOTNなどの広域転送が可能なフレームフォーマットを想定し、クライアント側に送られる信号は、例えば、イーサネット信号、SDH信号、OTN信号などを想定している。また本実施の形態では、両系の遅延差を比較する単位としてフレームを使うことにより説明したが、両系の信号の遅延差がフレーム長の1/2を超えるとどちらの系の遅延が大きいか識別が困難になる。従って、複数のフレームを連結してあたかも長い1つのフレームとして扱うマルチフレームを使ってもよく、特に数十km以上の大きな伝送遅延差が想定される場合はマルチフレームの使用が有効である。また、本実施の形態の構成は、図59の変形例に示すように、第1メモリ706a1及び第1終端回路704aと、第3メモリ706b及び第2終端回路704bとの順序が入れ替わってもよく、この場合も同様の効果を奏する。なお、本実施の形態が第13~18の実施の形態と組み合わせ可能であることは明らかであろう。すなわち、本実施の形態のようにクライアント側に送る信号のクロックを一定に維持するため、切替回路の後段にメモリを配置する構成は他の実施の形態にも容易に適用可能である。第20の実施の形態次に、図60~63を参照して、本発明の第20の実施の形態による無瞬断切替装置を説明する。図60は、本発明の第20の実施の形態による無瞬断切替装置の構成を示す。第20の実施の形態は、第1~3クロック制御回路がなく、さらに第1メモリと切替回路との間に、第3メモリと切替回路との間に及び切替回路と第2メモリとの間にバス幅制御回路が配置されるという点で第19の実施の形態と相違する。従って、以下の説明では、重複する記載は省略される。第20の実施の形態による無瞬断切替装置800において、信号のデータ速度を10Gbpsとし、16並列で転送しているとすると、1並列あたり652Mbps=10Gbps/16のビットレートとなる。1クロック625MHz毎に各バスから1ビットずつ転送していることになる。ここでバス幅を2倍N=2にすると並列数は32となり、1クロック625MHz毎に32並列のバスから1ビットずつ転送すると、データ速度は20Gbpsとなり、バス幅を2倍にしたことによってデータ転送レートを2倍にすることができる。図61に示すように、バス幅制御回路818によってデータバス幅をビットレートのN倍正の整数に変えることによりデータの転送レートをN倍速くし、第1メモリ806a1のデータ蓄積量が減り、その分第2メモリ806a1のデータ蓄積量が増えるので、第1メモリ806a1と第2メモリ806a2との間にある切替回路812の入力部においては現用系の遅延が減少したかの様に調整することができる。ただしメモリスリップを防ぐため第1メモリ806a1と切替回路812との間、切替回路812と第2メモリ806a2との間のバス幅は同時に等しく変化させる必要がある。逆に遅延を増加させる場合は、図62に示すように、N=0とし、第1メモリ802a1からデータを転送しないようにすると、第1メモリ806a1へのデータの書き込みおよび第2メモリ806a2からのデータの読み出しはデータ転送速度で続けられるので、第1メモリ806a1のデータ蓄積量が増え、第2メモリ806a2のデータ蓄積量が減るのため、切替回路812の入力部においては現用系の遅延が増加したかのように調整することができる。遅延調整完了と同時にN=1とすれば、第1メモリ806a1及び第2メモリ806a2の蓄積量は変化しないので、現用系と予備系の遅延が一致した状態を維持することができ、伝送符号の誤りや故障、オペレータからの指示などをトリガとして無瞬断切替を実行することが可能になる。また現用系から予備系へ切替後、再び現用系へ無瞬断で切り戻す際に予備系の遅延を調整する必要がある場合には、第3メモリ806bと切替回路812との間と、切替回路812と第2メモリ806a2との間で同様のバス幅調整を実装することによって遅延を調整することができる。図63は、第20の実施の形態による無瞬断切替装置の他の構成を示す。図示された構成では、現用系の遅延調整を行う場合は、第1メモリ806a1と第1終端回路804aとの間、第1終端回路804aと切替回路812との間及び切替回路812と第2メモリ806a2と間のバス幅を同時に等しく変化させて実行する。予備系の遅延調整を行う場合は、第3メモリ806bと第2終端回路804bとの間、及び第2終端回路804bと切替回路812との間のバス幅調整を同時に等しく変化させて実行する。また予備系への無瞬断切替実行後、再び現用系に無瞬断で切り戻す際、予備系の遅延を調整する場合には、第3メモリ806bと第2終端回路804bとの間、第2終端回路804bと切替回路812との間、及び切替回路812と第2メモリ806a2との間のバス幅を同時に等しく変化させて実行する。なお、本実施の形態が第13~19の実施の形態と組み合わせ可能であることは明らかであろう。すなわち、本実施の形態のように、第19の実施の形態におけるクロック制御回路の代わりにバス幅制御回路を用いて、バス幅を制御することによりデータ転送レートを調整することによって遅延を調整する構成は、他の実施の形態にも容易に適用可能である。第21の実施の形態本発明に係る実施の形態について図64を用いて説明する。図64は、本発明の第21の実施の形態における無瞬断切替装置の構成図である。現用系および予備系、再配置系用にそれぞれ個別のCDR1010、FIFOメモリ1020、フレーム検出部1030、1個の位相差検出部1050、1個の選択部1040、クロック生成部1100を有する。クロック生成部1100は、SWN1N123、PLLN1N123、CLKクロック制御部NN123、SWN2N123、PLLN2N123、SW4、PLL4を有する。CDR1010Nは受信した各系の信号からクロック信号を再生し、信号を識別再生する。各CDR1010Nからの出力信号は一時的にFIFOメモリ1020Nに蓄積される。その後で信号はフレーム検出部1030Nへ入力される。ここでは信号のフレーム部が解析され、フレーム位置もしくはマルチフレーム位置を表す識別信号が検出される。検出したフレーム位置情報は位相差検出部1050へ送られる。位相差検出部1050は現用系、予備系および再配置系のフレーム位置情報を受信し、相互を比較することで各系の相対的遅延関係を算出する。算出結果に基づいてクロック生成部1100のCLK制御部に制御信号を送り、CLK制御部は制御信号に基づいてPLLN1の出力周波数を制御する。またSWN1N123はクロック生成部として各系のクロックを受信しそのうちの一つを選択し、PLLN1N123は各SWN1で選択したクロックを基準に同期したクロックを生成し、CLK制御NN123は各PLLN1の出力周波数を制御し、SWN2N123は各PLLN1の出力を受信しそのうちの一つを選択し、PLLN2N123は各SWN2で選択したクロックを基準に同期したクロックを生成し、SW4はPLLN1の出力を受信しそのうちの一つを選択し、PLL4はSW4で選択したクロックを基準に同期したクロックを生成する機能を有する。最初に現用系のみで運用されているパスに予備系を追加する過程を説明する。当初現用系のみでは、クロック生成部1100のSW11、SW12、SW4は現用系を選択している。また予備系のSW21は予備系をSW22は予備系を選択している。予備系を追加するために、まず予備系へ信号が入力される。CDR2がデータとクロックの出力を開始し、データはFIFOメモリ1020bに蓄積され、クロックはクロック生成部1100のSW21からPLL21、SW22、PLL22を経てFIFOメモリ1020bの読み出しクロックとして供給される。フレーム検出部1030bにてデータのフレーム同期が確立すると、フレーム位置情報が位相差検出部1050へ送られるので、現用系と予備系の遅延差が算出される。算出結果に基づいて現用系と予備系の遅延差が等しくなるよう制御が行われるが、主に4通りの制御が想定される。それは、1.現用系の遅延を大きくする;2.現用系の遅延を小さくする;3.予備系の遅延を大きくする;4.予備系の遅延を小さくする;の4通りである。1もしくは2の場合は現用系のPLL11の出力クロック周波数を入力クロック周波数よりも小さくする遅延を大きくするか、大きくすることをすればよい。3もしくは4の場合は、予備系のPLL21の出力周波数を入力クロック周波数よりも小さくする遅延を大きくするか、大きくする遅延を小さくすることをすればよい。この周波数制御は位相差検出部1050からの指示によってクロック生成部1100のCLK制御部1または2で行われる。周波数制御は両系の遅延が丁度揃った時に元の周波数に戻る様に制御される。両系の遅延が揃ったら、予備系のSW22を現用系を選択するよう切替を行うこの時の切替による瞬断はPLL22により平滑化される。切替によりFIFOメモリ1およびFIFOメモリ2の読出しクロックは同一になるので、現用系と予備系の経路長の違いによって伝送遅延がずれたり、両系間のジッタ誤差による遅延差変動などはFIFOメモリ1020で吸収され、FIFOメモリ1020以降は外乱や変動にかかわらずぴったり一致する。これで現用系と予備系の無瞬断切替システムが完成する図65。万が一現用系に障害が発生したら、選択部1040がフレーム検出部1030bを選択するよう切り替わりSW22が予備系を選択するよう切り替わりこの時の切替による瞬断はPLL22により平滑化される、データの損失なく現用系から予備系へ切り替えることが可能である。次に現用系と予備系間の遅延が調整済みで無瞬断切替可能な状態で、現用系を別の経路に再配置する過程を説明する。再配置先のパスに現用系と同一のデータが送信される。そのデータはCDR1010cで受信され、CDR1010cからはデータとクロックの出力が開始され、データはFIFOメモリ1020cに、クロックはクロック生成部1100のSW31へ送られる。SW31は再配置先系のクロックを選択し、SW32も再配置先のクロックを選択する。SW32で選択したクロックはPLL32を経てFIFOメモリ1020cの読み出しクロックとして使われる。これによりフレーム検出部1030にデータが供給される。フレーム検出部1030cにてデータのフレーム同期が確立すると、フレーム位置情報が位相差検出部へ送られるので、現用系および予備系と再配置先系の遅延差が算出される。算出結果に基づいて現用系および予備系と再配置先系の遅延差が等しくなるよう制御が行われるが、主に4通りの制御が想定される。それは、1.現用系の遅延を大きくする;2.現用系の遅延を小さくする;3.再配置先の遅延を大きくする;4.再配置先の遅延を小さくする;の4通りである。予備系のSW22は現用系のクロックを選択しているので、現用系の遅延を変化させるためにPLL11を制御すると、予備系も同期して遅延が変化する。1もしくは2の場合は現用系のPLL11の出力クロック周波数を入力クロック周波数よりも小さくする遅延を大きくするか、大きくすることをすればよい。3もしくは4の場合は、再配置先系のPLL31の出力周波数を入力クロック周波数よりも小さくする遅延を大きくするか、大きくする遅延を小さくすることをすればよい。この周波数制御は位相差検出部1050からの指示によってCLK制御部1または3で行われる。周波数制御は現用系と再配置先系の遅延が丁度揃った時に元の周波数に戻る様に制御される。両系の遅延が揃ったら、現用系から再配置先へパスを無瞬断切替を行う。具体的には選択部がフレーム検出部1030cを選択、クロック生成部1100のSW4が再配置先系を選択し、予備系のSW22が再配置先系を選択する。これにより現用系から再配置先系へのパス切替を実行し、現用系に従属同期していた予備系が再配置先の新たな現用系に従属同期することになる。また無瞬断切替完了後元の現用系は解放され、パス最適化のために別のパス設定に使われる。またこの状態で再配置先新たな現用系に障害が起きた場合、予備系に無瞬断で切替られる。具体的には選択部1040が予備系FIFOメモリ1020bを選択し、SW22が新たな現用系を選択するよう切り替わる。切替による瞬断はPLL22により平滑化される。第22の実施の形態本発明に係る第22の実施の形態を図66を用いて説明する。図66中のaにおいて使用可能な波長がλ1~λ8まで順にならんでおり、このうちλ1、λ2、λ6、λ7、λ9が使用中で、λ3、λ4、λ5、λ8が未使用になっている。またλ6とλ9がそれぞれ無瞬断パスの現用系と予備系になっている。この状態で100Gbpsのパス設定要求が発生した場合、1波長あたり25Gbpsの連続した4波長が必要になるが、図66aでは最大でもλ3~λ5の3波長しか空いていない。そこでλ6をλ8へ再配置し、新たに空いたλ5を加えたλ3~6の4波長を確保する。λ6は無瞬断パスの現用系でλ9の予備系とは遅延が等しくなるよう調整されているが、再配置先のλ8との遅延とは調整されていない。そこでλ6の現用系とλ9の予備系の遅延を同時に調整し、λ8の遅延と等しくさせる。λ6およびλ8、λ9の遅延が揃った時点で現用系のλ6のパスを再配置先のλ8へ無瞬断切替を実行する図66の。これによりλ8が新たな現用系となり、λ9の予備系との間で無瞬断切替の系を維持する。切替完了後λ6のパスを削除し、λ3、λ4、λ5とλ6の4波長を使って100Gbpsのパス25Gbps×4波長を設定する図66の。無瞬断切替の系を構成していたλ6およびλ9の遅延を同時に調整し、再配置先であるλ9の遅延と一致させる制御を実行することにより、無瞬断切替のサービスを中断することなく波長パスの再配置を行うことができる。第23の実施の形態上記の第22の実施の形態は、波長パスの無瞬断再配置に関するものであるが、本実施の形態ではタイムスロット内のパス容量再配置に関する。図67はタイムスロット内のパス再配置を説明するための図である。3つのOTU3OpticalTransportUnit3がありその中に10Gや25Gのパスが設定されている。10Gの新規パス設定要求が発生し、パスの既設定状況を参照すると10G容量の空きがない。そこでネットワークのコスト設計を行い、OTU3その1の25GパスをOTU3その2に再配置する決定をする図67a。OTU3その1の25G現用系パスとOTU3その3の25G予備系パスの遅延を同時に制御し、再配置先であるOTU3その2の25G再配置先の遅延と合わせる。遅延調整完了後、OTU3その1の25G無瞬断現用系パスをOTU3その2の25G再配置先パスに無瞬断で切替て再配置を行う図67b。再配置完了後、OTU3その1の25Gパスを削除し、空いた10G容量を使って新規の10Gパスを設定する。なお、本発明は、上記の実施の形態に限定されることなく、特許請求の範囲内において種々変更応用が可能である。"