第1の電源線と第2の電源線との間にそれぞれ接続された第1乃至第3のスイッチと、前記第2の電源線と第3の電源線との間に接続された第1の回路と、が配置された回路領域と、前記第1乃至第3のスイッチを制御する制御回路と、前記第1の電源線および前記第3の電源線から電源が供給され、前記第1の回路よりも最低動作電圧が高い第2の回路と、を備え、前記第2のスイッチは前記第1のスイッチよりもオン抵抗が低く、前記第2のスイッチは前記回路領域のうち前記第2の回路と最も離れた頂点の近傍に配置されている、半導体集積回路。第1の電源線と第2の電源線との間にそれぞれ接続された第1乃至第3のスイッチと、前記第2の電源線と第3の電源線との間に接続された第1の回路と、が配置された回路領域と、前記第1乃至第3のスイッチを制御する制御回路と、前記第1の電源線および前記第3の電源線から電源が供給され、前記第1の回路よりも最低動作電圧が高い第2の回路と、を備え、前記第2のスイッチは前記第1のスイッチよりもオン抵抗が低く、前記第2の回路が3つ以上配置されている場合、前記第2のスイッチは前記回路領域のうち前記複数の第2の回路を通る円の中心点の近傍に配置されている、半導体集積回路。第1の電源線と第2の電源線との間にそれぞれ接続された第1乃至第3のスイッチと、前記第2の電源線と第3の電源線との間に接続された第1の回路と、が配置された回路領域と、前記第1乃至第3のスイッチを制御する制御回路と、前記第1の電源線および前記第3の電源線から電源が供給され、前記第1の回路よりも最低動作電圧が高い第2の回路と、を備え、前記第2のスイッチは前記第1のスイッチよりもオン抵抗が低く、前記第2の回路が3つ以上配置されている場合、前記第2のスイッチは前記回路領域のうち前記複数の第2の回路の重心の近傍に配置されている、半導体集積回路。第1の電源線と第2の電源線との間にそれぞれ接続された第1乃至第3のスイッチと、前記第2の電源線と第3の電源線との間に接続された第1の回路と、が配置された回路領域と、前記第1乃至第3のスイッチを制御する制御回路と、前記第1の電源線および前記第3の電源線から電源が供給され、前記第1の回路よりも最低動作電圧が高い第2の回路と、を備え、前記第2のスイッチは前記第1のスイッチよりもオン抵抗が低く、前記第2の回路が2つ配置されている場合、前記第2のスイッチは前記第2の回路同士を結ぶ線分の垂直二等分線と前記回路領域を構成する辺との交点のうち前記第2の回路と離れている方の交点の近傍に配置されている、半導体集積回路。第1の電源線と第2の電源線との間にそれぞれ接続された第1乃至第3のスイッチと、前記第2の電源線と第3の電源線との間に接続された第1の回路と、が配置された回路領域と、前記第1乃至第3のスイッチを制御する制御回路と、前記第1の電源線および前記第3の電源線から電源が供給され、前記第1の回路よりも最低動作電圧が高い2つの第2の回路と、を備え、前記第2のスイッチは前記第1のスイッチよりもオン抵抗が低く、前記回路領域には前記第2のスイッチが2つ配置されており、前記第2のスイッチの一方は、前記回路領域を前記第2の回路同士を結ぶ線分の垂直二等分線で分割した領域のうち前記第2の回路の一方と離れている方の領域に配置され、前記第2のスイッチの他方は、前記回路領域を前記第2の回路同士を結ぶ線分の垂直二等分線で分割した領域のうち前記第2の回路の他方と離れている方の領域に配置され、前記回路領域には更に、前記第2のスイッチのいずれかを選択する選択回路が配置され、前記選択回路は、前記第2のスイッチのうち動作中の第2の回路から離れている方の第2のスイッチを選択する、半導体集積回路。前記第1の電源線と前記第2の電源線との間にそれぞれ接続された第1乃至第3のスイッチはP型のMOSトランジスタで構成され、前記第2の電源線は前記第3の電源線よりも高電位の電源を供給する、請求項1乃至5のいずれか一項に記載の半導体集積回路。前記第1の電源線と前記第2の電源線との間にそれぞれ接続された第1乃至第3のスイッチはN型のMOSトランジスタで構成され、前記第3の電源線は前記第2の電源線よりも高電位の電源を供給する、請求項1乃至5のいずれか一項に記載の半導体集積回路。前記第2の回路はSRAMである、請求項1乃至7のいずれか一項に記載の半導体集積回路。前記回路領域には、前記第1の電源線と前記第2の電源線との間にそれぞれ接続された、トランジスタサイズが同一の複数のトランジスタが配置されており、動作させる前記複数のトランジスタの個数を調整することで、前記第1乃至第3のスイッチのオン抵抗を調整する、請求項1乃至8のいずれか一項に記載の半導体集積回路。前記制御回路は、起動時において前記第1のスイッチ、前記第2のスイッチ、前記第3のスイッチの順にオン状態となるように前記第1乃至第3のスイッチを制御する、請求項1乃至9のいずれか一項に記載の半導体集積回路。前記第3のスイッチは前記第2のスイッチよりもオン抵抗が低い、請求項1乃至10のいずれか一項に記載の半導体集積回路。図13は、本発明の課題を説明するための図である。図13に示す半導体集積回路は、電源線VDDと仮想電源線VSDとの間に接続されたスイッチSW101~SW108と、仮想電源線VSDと電源線VSSとの間に接続された回路モジュールAと、電源線VDDと電源線VSSとの間に接続された回路モジュールBとを有する。ここで、電源線VDDは高位側の電源線であり、電源線VSSは低位側の電源線である。半導体集積回路が備える回路モジュールAに電源を供給する場合、電源線VDDと仮想電源線VSDとを一度に接続すると例えば、スイッチSW101~SW108を同時にオン状態にすると、電源線VDDから回路モジュールAに回路モジュールAの寄生容量を充電するための突発的な電流突入電流が流れる。これにより、電源線VDDの電位が低下するため以下、IRドロップともいう、電源線VDDと電源線VSSとの間に接続されている動作状態の回路モジュールBの誤動作を引き起こすという問題があった。そこで、図14のタイミングチャートに示すように、スイッチSW101~SW108をオン状態にするタイミングを時間的にずらすことで、電源線VDDから回路モジュールAに流れる突入電流のピークを抑えることができる。つまり、図14に示すように、タイミングT51でスイッチSW101をオン状態にし、タイミングT52でスイッチSW102をオン状態にし、タイミングT53でスイッチSW103をオン状態にし、タイミングT54でスイッチSW104をオン状態にし、タイミングT55でスイッチSW105をオン状態にし、タイミングT56でスイッチSW106をオン状態にし、タイミングT57でスイッチSW107をオン状態にし、タイミングT58でスイッチSW108をオン状態にすることで、電源線VDDから回路モジュールAに流れる突入電流を時間的に分散させることができ、突入電流のピークを抑えることができる。よって、電源線VDDの電圧を、回路モジュールBの最低動作電圧以下とならないようにすることができる。しかしながら、図13に示した半導体集積回路では、8段のスイッチSW101~SW108を時間的に分散させてオン状態とするため、回路モジュールAを停止状態から動作状態とするまでに時間がかかるという問題があった。一方、電源線VDDと仮想電源線VSDとの間に接続されるスイッチの数を減らすと、回路モジュールAを停止状態から動作状態とするまでに要する時間を短くすることができる。しかし、この場合は電源線VDDから回路モジュールAに流れる突入電流が増大することで電源線VDDの電位が低下する。このため、電源線VDDと電源線VSSとの間に接続されている動作状態の回路モジュールBの誤動作を引き起こすという問題があった。本発明の一態様にかかる半導体集積回路は、第1の電源線と第2の電源線との間にそれぞれ接続された第1乃至第3のスイッチと、前記第2の電源線と第3の電源線との間に接続された第1の回路と、が配置された回路領域と、前記第1乃至第3のスイッチを制御する制御回路と、前記第1の電源線および前記第3の電源線から電源が供給され、前記第1の回路よりも最低動作電圧が高い第2の回路と、を備える。前記第2のスイッチは前記第1のスイッチよりもオン抵抗が低く、前記第2のスイッチは前記回路領域のうち前記第2の回路と最も離れた頂点の近傍に配置されている。本発明の一態様にかかる半導体集積回路では、第2のスイッチが、回路領域のうち第2の回路と最も離れた頂点の近傍に配置されている。このため、第2のスイッチをオン状態とすることで生じた第1の電源線の電圧変動が、第2の回路近傍の第1の電源線に伝わるまでに、第1の電源線の配線抵抗や第1の電源線の周囲のデカップリング容量によって減衰する。よって、第2の回路に供給される電圧を最低動作電圧よりも高い状態に維持することができる。また、第1の電源線と第2の電源線との間に第1乃至第3のスイッチを設けているので、時間的に分散させてオン状態とするスイッチの数を少なくすることができ、第1の回路が停止状態から動作状態となるまでに必要とされる時間を短縮することができる。本発明により、突入電流が周辺の回路へ及ぼす影響を低減しつつ、停止状態にある回路を短時間に動作状態とすることが可能な半導体集積回路を提供することができる。実施の形態1以下、図面を参照して本発明の実施の形態について説明する。図1は、本発明の実施の形態1にかかる半導体集積回路を説明するための図である。本実施の形態にかかる半導体集積回路1は、回路領域PD0、回路領域PD1、回路領域PD2、回路領域PD3、および回路領域PD4を有する。回路領域PD0は、常に電源が供給される領域である。回路領域PD0には、制御回路25が設けられている。本実施の形態にかかる半導体集積回路では、回路領域PD1~PD4以外の領域を回路領域PD0としている。回路領域PD1~PD4は、回路領域PD1~PD4を使用しないタイミングにおいて、それぞれの回路領域の電源をオフ状態にすることができる領域である。回路領域PD0~PD4には、半導体集積回路1の外部に設けられた電源IC不図示などから電源線VDD、VSSを介して電源が供給される。ここで、VDDは高位側の電源線であり、電源線VSSは低位側の電源線である。電源線VSSは典型的には接地線GNDである。また、回路領域PD1~PD4には、仮想電源線VSDが設けられている。例えば、電源線VDD、VSS、VSDはそれぞれ半導体集積回路1においてメッシュ状に配線されている。回路領域PD1には、電源線VDDと仮想電源線VSDとの間、または仮想電源線VSDと電源線VSSとの間にそれぞれ、初段スイッチ第1のスイッチ211、中段スイッチ第2のスイッチ221、および複数の終段スイッチ第3のスイッチ231が設けられている。初段スイッチ211は、制御回路25から供給される制御信号10に応じてオン状態とオフ状態とを切り替える。中段スイッチ221は、制御回路25から供給される制御信号11に応じてオン状態とオフ状態とを切り替える。終段スイッチ231は、制御回路25から供給される制御信号12に応じてオン状態とオフ状態とを切り替える。図1に示す半導体集積回路では、終段スイッチ231が複数設けられており、複数の終段スイッチ231に制御信号12が同時に供給されるように構成されている。ここで、中段スイッチ221は、初段スイッチ211よりもオン抵抗が低いトランジスタトランジスタサイズが大きいトランジスタで構成されている。また、終段スイッチ231は、中段スイッチ221よりもオン抵抗が低いトランジスタで構成されている。図1に示す例の場合、終段スイッチ231のオン抵抗とは、制御信号12が供給される終段スイッチを全て並列に接続した際のオン抵抗である。なお、図1では終段スイッチ231を複数設けた場合を例示したが、終段スイッチは一つのスイッチで構成してもよい。図2は、本実施の形態にかかる半導体集積回路1の回路領域PD1の詳細を説明するための回路図である。図2に示すように、回路領域PD1には電源線VDDと仮想電源線VSDとの間に、初段スイッチPMOS1、中段スイッチPMOS2、および終段スイッチPMOS3がそれぞれ設けられている。各スイッチにはPMOSトランジスタが用いられている。初段スイッチPMOS1のゲートには制御信号10が、中段スイッチPMOS2のゲートには制御信号11が、終段スイッチPMOS3のゲートには制御信号12がそれぞれ供給される。また、仮想電源線VSDと電源線VSSとの間には回路モジュール第1の回路35が接続されている。初段スイッチPMOS1は、制御回路25から供給される制御信号10がロウレベル活性状態の場合に電源線VDDと仮想電源線VSDとを接続し、制御信号10がハイレベルの場合に電源線VDDと仮想電源線VSDとの接続を遮断する。中段スイッチPMOS2は、制御回路25から供給される制御信号11がロウレベルの場合に電源線VDDと仮想電源線VSDとを接続し、制御信号11がハイレベルの場合に電源線VDDと仮想電源線VSDとの接続を遮断する。終段スイッチPMOS3は、制御回路25から供給される制御信号12がロウレベルの場合に電源線VDDと仮想電源線VSDとを接続し、制御信号12がハイレベルの場合に電源線VDDと仮想電源線VSDとの接続を遮断する。中段スイッチPMOS2は、初段スイッチPMOS1よりもオン抵抗が低いトランジスタトランジスタサイズが大きいトランジスタで構成する。また、終段スイッチPMOS3は、中段スイッチPMOS2よりもオン抵抗が低いトランジスタで構成する。例えば、初段スイッチPMOS1のオン抵抗は、初段スイッチPMOS1に流れる突入電流が100mAよりも小さくなるようなオン抵抗とする。また、終段スイッチPMOS3のオン抵抗は、通常動作における消費電流を流すことができるように十分低いオン抵抗とする。なお、図2では、終段スイッチPMOS3を一つのトランジスタで構成した場合を示した。しかし、終段スイッチは複数のトランジスタを電源線VDDと仮想電源線VSDとの間に複数並列に接続し、これらのトランジスタに制御信号12が同時に供給されるように構成してもよい。また、各スイッチのオン抵抗は、電源線VDDと仮想電源線VSDとの間にトランジスタサイズが同一の複数のトランジスタを配置し、動作させるトランジスタの個数を調整することで調整してもよい。例えば、同時に動作させるトランジスタの数を少なくすることでオン抵抗の高いスイッチを構成することができる。逆に、同時に動作させるトランジスタの数を多くすることでオン抵抗の低いスイッチを構成することができる。図3は、本実施の形態にかかる半導体集積回路1の回路領域PD1の詳細を説明するための他の回路図である。図3に示す例では、各スイッチにNMOSトランジスタを用いている。電源線VDDと仮想電源線VSDとの間には回路モジュール第1の回路45が接続されている。また、仮想電源線VSDと電源線VSSとの間には、初段スイッチNMOS1、中段スイッチNMOS2、および終段スイッチNMOS3がそれぞれ設けられている。初段スイッチNMOS1のゲートには制御信号10が、中段スイッチNMOS2のゲートには制御信号11が、終段スイッチNMOS3のゲートには制御信号12がそれぞれ供給される。初段スイッチNMOS1は、制御回路25から供給される制御信号10がハイレベル活性状態の場合に仮想電源線VSDと電源線VSSとを接続し、制御信号10がロウレベルの場合に仮想電源線VSDと電源線VSSとの接続を遮断する。中段スイッチNMOS2は、制御回路25から供給される制御信号11がハイレベルの場合に仮想電源線VSDと電源線VSSとを接続し、制御信号11がロウレベルの場合に仮想電源線VSDと電源線VSSとの接続を遮断する。終段スイッチNMOS3は、制御回路25から供給される制御信号12がハイレベルの場合に仮想電源線VSDと電源線VSSとを接続し、制御信号12がロウレベルの場合に仮想電源線VSDと電源線VSSとの接続を遮断する。この場合も、中段スイッチNMOS2は、初段スイッチNMOS1よりもオン抵抗が低いトランジスタトランジスタサイズが大きいトランジスタで構成する。また、終段スイッチNMOS3は、中段スイッチNMOS2よりもオン抵抗が低いトランジスタで構成する。例えば、初段スイッチNMOS1のオン抵抗は、初段スイッチNMOS1を流れる突入電流が100mAよりも小さくなるようなオン抵抗とする。また、終段スイッチNMOS3のオン抵抗は、通常動作における消費電流を流すことができるように十分低いオン抵抗とする。なお、図3では、終段スイッチNMOS3を一つのトランジスタで構成した場合を示した。しかし、終段スイッチは複数のトランジスタを仮想電源線VSDと電源線VSSとの間に複数並列に接続し、これらのトランジスタに制御信号12が同時に供給されるように構成してもよい。また、各スイッチのオン抵抗は、仮想電源線VSDと電源線VSSとの間にトランジスタサイズが同一の複数のトランジスタを配置し、動作させるトランジスタの個数を調整することで調整してもよい。例えば、同時に動作させるトランジスタの数を少なくすることでオン抵抗の高いスイッチを構成することができる。逆に、同時に動作させるトランジスタの数を多くすることでオン抵抗の低いスイッチを構成することができる。また、図1に示す本実施の形態にかかる半導体集積回路1が備える回路領域PD2には、初段スイッチ212、中段スイッチ222、および複数の終段スイッチ232が設けられている。回路領域PD3には、初段スイッチ213、中段スイッチ223、および複数の終段スイッチ233が設けられている。回路領域PD4には、初段スイッチ214、中段スイッチ224、および複数の終段スイッチ234が設けられている。ここで、回路領域PD2、PD3、PD4の構成は、図2、図3で説明した回路領域PD1の構成と同様であるので重複した説明は省略する。また、回路領域PD2には回路モジュール例えば、図2に示した回路モジュール35よりも最低動作電圧が高い回路第2の回路26が設けられている。ここで、回路26は、例えばCPUの命令を格納可能な命令実行用のSRAMである。なお、回路26は回路モジュール例えば、図2に示した回路モジュール35よりも最低動作電圧が高い回路であればSRAMに限定されることはない。以下では、例として回路26をSRAM26として説明する。また、ここでいうSRAM26とは、アドレスデコーダやメモリコントローラなどのような周辺回路も含んだSRAMマクロを意味している。これは、SRAMの動作を考えるとセンスアンプやワード線の電位の振幅レベルも注意しなければならず、周辺回路も含めて電位降下から守る必要があるからである。また、本実施の形態にかかる半導体集積回路では、回路領域PD1に設けられた中段スイッチ221は、回路領域PD1のうちSRAM26と最も離れた頂点の近傍に配置されている。同様に、回路領域PD3に設けられた中段スイッチ223は、回路領域PD3のうちSRAM26と最も離れた頂点の近傍に配置されている。なお、図1に示した例では回路領域PD4はSRAM26から十分に離れているため、回路領域PD4に設けられた中段スイッチ224を回路領域PD4の任意の場所に設けることができる。また、本明細書では、回路26と他の要素の距離を、回路26のブロックに仮想的な中心点を設け、その中心点と他の要素の距離と定義することが好ましい。例えば回路26と最も離れた辺の頂点との距離の場合には、回路26における上記仮想的な中心点と当該頂点とを結ぶ線分の長さを距離とする。制御回路25はシーケンサを有する。シーケンサは、PD1を起動する際に、初段スイッチ211、中段スイッチ221、終段スイッチ231の順に各スイッチがオン状態となるように、制御信号10、11、12を各スイッチのゲート端子に出力する。ここで、制御回路25に示すPD1の0は、PD1の初段スイッチ211を制御する制御信号10を出力する端子、1はPD1の中段スイッチ221を制御する制御信号11を出力する端子、2はPD1の終段スイッチ231を制御する制御信号12を出力する端子である。なお、回路領域PD2~PD4についても同様である。次に、本実施の形態にかかる半導体集積回路の動作について、図4に示すタイミングチャートを用いて説明する。なお、以下では各回路領域PD1~PD4の電源線VDDと仮想電源線VSDとの間にPMOSトランジスタが設けられている構成図2参照について説明するが、各回路領域PD1~PD4の仮想電源線VSDと電源線VSSとの間にNMOSトランジスタを設けた構成図3参照の動作についても同様である。また、以下では、回路領域PD2~PD4が既にオン状態となっており回路領域PD2のSRAM26もオン状態となっている、この状態において回路領域PD1がオン状態となる場合の動作について説明する。t1のタイミングにおいて、制御信号10がハイレベルからロウレベル活性状態に遷移すると、回路領域PD1の初段スイッチPMOSトランジスタ211がオン状態となる。これにより、初段スイッチ211を介して電源線VDDと仮想電源線VSDとが接続されて、回路領域PD1が備える回路モジュール35の寄生容量が充電される。このとき、電源線VDDから回路モジュール35へ初段スイッチ211を介して突入電流IVDDが流れる。また、この突入電流IVDDが流れることで、中段スイッチ221近傍の電源線VDDの電位が低下するつまり、IRドロップが生じる。しかし、突入電流IVDDが100mAよりも小さくなるように初段スイッチ211のオン抵抗を調整しているので、中段スイッチ221近傍の電源線VDDのIRドロップは100mVよりも小さく抑えられている。なお、ここでは説明のために電源線VDDの抵抗を1オームとしている。中段スイッチ221近傍の電源線VDDの電位およびSRAM26近傍の電源線VDDの電位は、IRドロップにより一時的に降下した後、外部電源ICなどからの電荷供給を受けることで元の電位まで回復する。このとき、回路領域PD1の仮想電源線VSDの電位は、初段スイッチ211のオン抵抗と、回路モジュール35を構成するトランジスタのオフリーク電流との分圧比により決定される中間電位までしか上昇しない。次に、t2のタイミングにおいて、制御信号11がハイレベルからロウレベル活性状態に遷移すると、回路領域PD1の中段スイッチPMOSトランジスタ221がオン状態となる。これにより、中段スイッチ221を介して電源線VDDと仮想電源線VSDとが接続されて、回路領域PD1が備える回路モジュール35の寄生容量が充電され、また回路モジュール35にオフリーク電流も流れる。このとき、電源線VDDから回路モジュール35へ中段スイッチ221を介して再び突入電流IVDDが流れる。また、この突入電流IVDDが流れることで、中段スイッチ221近傍の電源線VDDの電位が低下するつまり、IRドロップが生じる。ここで、中段スイッチ221は初段スイッチ211よりもオン抵抗が低い。また、仮想電源線VSDの電圧が回路モジュール35に印加されるので回路モジュール35にオフリーク電流が流れる。このため、中段スイッチ221を介して回路モジュール35に流れる突入電流IVDDのピーク値は例えば300mAよりも大きくなる。このとき、中段スイッチ221近傍の電源線VDDのIRドロップは、この突入電流の影響をそのまま受けるため、300mVよりも大きな値となる。電源線VDDのIRドロップが300mVよりも大きい場合、中段スイッチ221近傍の電源線VDDの電圧はSRAM26の最低動作電圧よりも低くなる。しかしながら、本実施の形態にかかる半導体集積回路では、図1に示すように、回路領域PD1の中段スイッチ221をSRAM26から離れた位置に配置している。つまり、回路領域PD1に設けられた中段スイッチ221を、回路領域PD1のうちSRAM26と最も離れた頂点の近傍に配置している。このため、中段スイッチ221近傍の電源線VDDから伝わる電圧降下は、SRAM26近傍の電源線VDDに伝わるまでに、電源線VDDの配線抵抗や電源線VDDの周囲のデカップリング容量によって減衰する。よって、SRAM26近傍の電源線VDDにおけるIRドロップを100mVよりも小さく抑えることができ、SRAM26近傍の電源線VDDの電位をSRAM26の最低動作電圧よりも高くすることができる。中段スイッチ221近傍の電源線VDDの電位およびSRAM26近傍の電源線VDDの電位は、IRドロップにより一時的に降下した後、外部電源ICなどからの電荷供給を受けることで元の電位まで回復する。このとき、回路領域PD1の仮想電源線VSDの電位は、電源線VDDの電位とほぼ等しくなるまで充電される。そして、t3のタイミングにおいて、制御信号12がハイレベルからロウレベル活性状態に遷移すると、回路領域PD1の終段スイッチPMOSトランジスタ231がオン状態となる。これにより、終段スイッチ231を介して電源線VDDと仮想電源線VSDとが接続される。このとき、回路モジュール35の寄生容量は既に充電されているので、回路モジュール35には極めて小さい突入電流IVDDのみが流れる。オン抵抗が低い終段スイッチ231がオン状態となることで、回路モジュール35には十分な電流が供給される。一般的に、複数のスイッチを段階的にオン状態とすることで電源が供給される半導体集積回路では、突入電流のピーク値は初段スイッチのオン抵抗で決定される。このとき、回路モジュールでのオフリーク電流を考慮しなければ、初段スイッチをオン状態とした後に十分長い時間が経過すると回路モジュールが充電されるので、仮想電源線VSDの電位は電源線VDDの電位と等しくなる。よって、これ以降、中段スイッチや終段スイッチをオン状態にしたとしても突入電流は発生しない。しかしながら、実際は回路モジュールのオフリーク電流は無視することができないほど大きいので、初段スイッチのオン抵抗と回路モジュールの抵抗とで分割された中間電位までしか仮想電源線VSDの電位は上昇しない。特に、オフリーク電流は、常温条件下においては例えば10mAオーダーであるが、製造ばらつきにより回路モジュールを構成するトランジスタのスレッショルド電圧が低くなり、かつ、高温条件下80度程度になれば例えば1Aオーダーとなる。よって、仮想電源線VSDの電位を電源線VDDの電位まで引き上げるためには、電源線VDDと仮想電源線VSDとの間に複数のスイッチを設けて、これらのスイッチを段階的にオン状態として、仮想電源線VSDに供給される電流量を増やす必要がある。このとき、初段スイッチをオン状態とすることで流れる回路モジュールを充電するための電流よりも、中段スイッチをオン状態とすることで流れるオフリーク電流を原因とする突入電流の方が大きい。よって、中段スイッチをオン状態とすることで流れる突入電流を抑えることが重要となる。また、オフリーク成分は定常的に流れるものであり、外部電源ICなどのオフセットとして扱われるため、通常動作時のIRドロップは充放電電流を原因としている。一方、突入電流を考えた場合、オフリーク電流をふくめた差電流が生じるため、IRドロップ値は必然的に大きくなる。この突入電流に起因するIRドロップは、回路動作とは非同期に発生する。このため、ダイナミック回路のプリチャージ動作を妨げる場合があり、回路が遅延するのみならず、保持データが破壊される場合もある。ダイナミック回路の代表例としてはSRAMがある。SRAMの場合、データを保持できる電圧を考慮すると、300mV程度のIRドロップを許容することができる。しかし、この場合はデータを保持するだけで、SRAMを動作させることはできない。つまり、読み出し書き込み動作をするには、100mV程度のIRドロップしか許容することができない。このSRAMの最低動作電圧にあわせて、高温リーク電流を考慮した突入電流の制御を実施した場合、図13、図14に示すように非常に多くのスイッチを設け、スイッチを段階的にオン状態とする制御が必要となる。すなわち、図13に示した半導体集積回路では、8段のスイッチSW101~SW108を時間的に分散させてオン状態とするため、回路モジュールAを停止状態から動作状態とするまでに時間がかかるという問題があった。一方、電源線VDDと仮想電源線VSDとの間に接続されるスイッチの数を減らすと、回路モジュールAを停止状態から動作状態とするまでに要する時間を短くすることができる。しかし、この場合は電源線VDDから回路モジュールAに流れる突入電流が増大することで電源線VDDの電位が低下する。このため、電源線VDDと電源線VSSとの間に接続されている動作状態の回路モジュールBの誤動作を引き起こすという問題があった。そこで、本実施の形態にかかる半導体集積回路では、図1に示すように、回路領域PD1の中段スイッチ221をSRAM26から離れた位置に配置している。つまり、回路領域PD1に設けられた中段スイッチ221を、回路領域PD1のうちSRAM26と最も離れた頂点の近傍に配置している。このため、中段スイッチ221近傍の電源線VDDから伝わる電圧降下は、SRAM26近傍の電源線VDDに伝わるまでに、電源線VDDの配線抵抗や電源線VDDの周囲のデカップリング容量によって減衰する。よって、SRAM26近傍の電源線VDDにおけるIRドロップを小さくすることができるので、SRAM26近傍の電源線VDDの電圧をSRAM26の最低動作電圧よりも高い状態に維持することができる。また、本実施の形態にかかる半導体集積回路では、電源線VDDと仮想電源線VSDとの間、または仮想電源線VSDと電源線VSSとの間に3段のスイッチ、つまり初段スイッチ211、中段スイッチ221、および終段スイッチ231を設けている。よって、時間的に分散させてオン状態とするスイッチの数を少なくすることができ、回路モジュール35を停止状態から動作状態とするまでに必要とされる時間を短縮することができる。なお、特許文献2に開示されている技術では、回路領域をオン状態とすることで発生する突入電流を排出するための経路を別に設けることで、動作状態にある回路の誤動作を防止している。しかしながら、特許文献2に開示されている技術では、突入電流を排出するための経路を別に設けるために、突入電流を排出するための配線特許文献2に記載のVNSや当該配線と接続される電極パッド仮想グランド用パッドを新たに設ける必要がある。ここで、十分なESD耐圧を得るためには仮想グランド用パッドと実グランド用パッドおよび仮想グランド用パッドと実電源用パッドとの間にもESD保護素子が必要となるため、チップサイズが増大する。これに対して本実施の形態にかかる半導体集積回路では、新たに配線や電極パッドを設ける必要がないため、チップサイズが増大することはない。図5は半導体集積回路の比較例を示す図である。図5に示す半導体集積回路101の回路領域PD101は、図1に示した半導体集積回路1の回路領域PD1と対応している。図5に示す半導体集積回路101では、回路領域PD101が有する初段スイッチ121、中段スイッチ122、終段スイッチ123の配置が、図1に示した半導体集積回路1の初段スイッチ211、中段スイッチ221、終段スイッチ231の配置と異なる。すなわち、図5に示した半導体集積回路101では、中段スイッチ122が回路領域PD101のうちSRAM26に近い場所に配置されている。これ以外は図1に示した半導体集積回路1と同様である。図6は、図5に示す半導体集積回路101の動作を示すタイミングチャートである。t1のタイミングにおいて、制御信号10がハイレベルからロウレベル活性状態に遷移すると、回路領域PD101の初段スイッチPMOSトランジスタ121がオン状態となる。これにより、初段スイッチ121を介して電源線VDDと仮想電源線VSDとが接続されて、回路領域PD101が備える回路モジュールの寄生容量が充電される。このとき、電源線VDDから回路モジュールへ初段スイッチ121を介して突入電流IVDDが流れる。また、この突入電流IVDDが流れることで、中段スイッチ122近傍の電源線VDDの電位が低下するつまり、IRドロップが生じる。次に、t2のタイミングにおいて、制御信号11がハイレベルからロウレベル活性状態に遷移すると、回路領域PD101の中段スイッチPMOSトランジスタ122がオン状態となる。これにより、中段スイッチ122を介して電源線VDDと仮想電源線VSDとが接続されて、回路領域PD101が備える回路モジュールの寄生容量が充電され、また当該回路モジュールにオフリーク電流も流れる。このとき、電源線VDDから回路モジュールへ中段スイッチ122を介して再び突入電流IVDDが流れる。また、この突入電流IVDDが流れることで、中段スイッチ122近傍の電源線VDDの電位が低下するつまり、IRドロップが生じる。このとき、図5に示した半導体集積回路101では、中段スイッチ122が回路領域PD101のうちSRAM26に近い場所に配置されているため、SRAM26近傍の電源線VDDの電位がSRAMの最低動作電圧よりも低くなる。つまり、図5に示した半導体集積回路101では、SRAM26と中段スイッチ122の距離が近いため、中段スイッチ122近傍の電源線VDDから伝わる電圧降下が電源線VDDの配線抵抗や電源線VDDの周囲のデカップリング容量によって減衰することなく、SRAM26近傍の電源線VDDに伝わる。このため、SRAM26近傍の電源線VDDの電位がSRAMの最低動作電圧よりも低くなるため、SRAM26が誤動作するおそれがある。図7は、本発明の効果を説明するための図である。図7では、回路領域PD1の中段スイッチ224を中心として、同心円状にIRドロップの大きさを示している。つまり、円51の範囲内は300mVのIRドロップが生じる領域、円52の範囲内は200mVのIRドロップが生じる領域、円53の範囲内は100mVのIRドロップが生じる領域である。本実施の形態にかかる半導体集積回路1では、SRAM26が円53100mVのIRドロップが生じる領域の範囲外となるように中段スイッチ224を配置しているので、中段スイッチ224がオン状態となることで生じるIRドロップにより、SRAM26が誤動作することを防ぐことができる。なお、図7ではIRドロップの大きさを同心円状の等電位線で簡易的に示したが、IRドロップの大きさは電源線VDD、VSD、VSSの配線状態に依存するため、IRドロップの等電位線は実際には図7に示した場合よりも複雑な形状となる。以上で説明したように、本発明により、突入電流が周辺の回路へ及ぼす影響を低減しつつ、停止状態にある回路を短時間に動作状態とすることが可能な半導体集積回路を提供することができる。実施の形態2次に、本発明の実施の形態2について説明する。図8~図10は、本実施の形態にかかる半導体集積回路を説明するための図である。図8~図10に示す本実施の形態にかかる半導体集積回路では、SRAMの配置と中段スイッチの配置が、実施の形態1に示した半導体集積回路と異なる。これ以外は実施の形態1で説明した半導体集積回路と同様であるので、重複した説明は省略する。なお、図8~図10では、図の簡略化のために各回路領域、複数のSRAM、および中段スイッチの配置のみを示し、制御回路、初段スイッチ、および終段スイッチ等を省略している。図8は、本実施の形態にかかる半導体集積回路2を示す図である。図8に示す半導体集積回路2は、回路領域PD10~PD14を有する。回路領域PD11にはSRAM61が配置され、回路領域PD14にはSRAM62が配置されている。このように、2つのSRAM61、62が配置されている半導体集積回路では、回路領域PD13に中段スイッチ66を配置する際に、次のように配置する。すなわち、2つのSRAM61、62が有する仮想的な中心点同士を結ぶ線分63の垂直二等分線64と回路領域PD13を構成する辺との交点のうちSRAM61、62と離れている方の交点65の近傍に中段スイッチ66を配置する。このように中段スイッチ66を配置することで、中段スイッチ66とSRAM61、62との距離を離すことができる。よって、中段スイッチ66がオン状態となる際にSRAM61、62が受けるIRドロップの影響を小さくすることができる。ここで、例えば、線分63の始点と終点はSRAM61、62の中心点とすることができる。図9は、本実施の形態にかかる半導体集積回路3を示す図である。図9に示す半導体集積回路3は、回路領域PD20~PD24を有する。回路領域PD21にはSRAM71が配置され、回路領域PD24にはSRAM72、73が配置されている。このように、3つのSRAM71~73が配置されている半導体集積回路では、回路領域PD23に中段スイッチ77を配置する際に、3つのSRAM71~73を通る円75の中心点76の近傍に配置する。このように中段スイッチ77を配置することで、中段スイッチ77とSRAM71~73との距離を離すことができる。よって、中段スイッチ77がオン状態となる際にSRAM71~73が受けるIRドロップの影響を小さくすることができる。図10は、本実施の形態にかかる半導体集積回路4を示す図である。図10に示す半導体集積回路4は、回路領域PD30~PD34を有する。回路領域PD31にはSRAM81が配置され、回路領域PD32にはSRAM82が配置され、回路領域PD34にはSRAM83、84が配置されている。このように、4つのSRAM81~84が配置されている半導体集積回路では、回路領域PD33に中段スイッチ87を配置する際に、4つのSRAM81~84を通る円85の中心点86の近傍に配置する。このように中段スイッチ87を配置することで、中段スイッチ87とSRAM81~84との距離を離すことができる。よって、中段スイッチ87がオン状態となる際にSRAM81~84が受けるIRドロップの影響を小さくすることができる。なお、5つ以上のSRAMが配置されている場合も同様に、SRAMを通る円の中心点の近傍に中段スイッチを配置することができる。また、3つ以上のSRAMが配置されている場合、各SRAMの重心の近傍に中段スイッチを配置してもよい。また、図8~図10に示した例では、幾何学的に中段スイッチの配置を示したが、中段スイッチをオン状態とすることで発生するIRドロップの影響は、電源線VDD、VSD、VSSの配線状態に影響される。よって、上記の近傍に配置するとは、電源線VDD、VSD、VSSの配線状態の影響を考慮して中段スイッチの位置を決定することを意味する。具体的には、例えば図8に示した半導体集積回路2において、中段スイッチ66が配置される位置をSRAM61寄りにすることでSRAM62が受けるIRドロップの影響を低減でき、且つ中段スイッチ66が配置される位置をSRAM61寄りにしてもSRAM61が受けるIRドロップが大きく変化しない場合は、中段スイッチ66をSRAM61寄りに配置してもよい。上記例は一例であり、本実施の形態にかかる半導体集積回路では、SRAMの幾何学的な配置と、電源線VDD、VSD、VSSの配線状態とを考慮し、中段スイッチがオン状態となった際にSRAMに与えるIRドロップの影響を低減することができる位置に中段スイッチを配置することができる。以上で説明したように、本発明により、突入電流が周辺の回路へ及ぼす影響を低減しつつ、停止状態にある回路を短時間に動作状態とすることが可能な半導体集積回路を提供することができる。実施の形態3次に、本発明の実施の形態3について説明する。図11は、本発明の実施の形態3にかかる半導体集積回路を説明するための図である。本実施の形態にかかる半導体集積回路5は、回路領域PD40、回路領域PD41、回路領域PD42、回路領域PD43、および回路領域PD44を有する。回路領域PD40は、常に電源が供給される領域である。回路領域PD40には、制御回路95が設けられている。本実施の形態にかかる半導体集積回路5では、回路領域PD41~PD44以外の領域を回路領域PD40としている。回路領域PD41~PD44は、回路領域PD41~PD44を使用しないタイミングにおいて、それぞれの回路領域の電源をオフ状態にすることができる領域である。回路領域PD40~PD44には、半導体集積回路5の外部に設けられた電源IC不図示などから電源線VDD、VSSを介して電源が供給される。ここで、電源線VDDは高位側の電源線であり、電源線VSSは低位側の電源線である。電源線VSSは典型的には接地線GNDである。また、回路領域PD41~PD44には、仮想電源線VSDが設けられている。例えば、電源線VDD、VSS、VSDはそれぞれ半導体集積回路5においてメッシュ状に配線されている。回路領域PD43には、電源線VDDと仮想電源線VSDとの間、または仮想電源線VSDと電源線VSSとの間にそれぞれ、初段スイッチ215、中段スイッチ22a、22b、複数の終段スイッチ235、および選択回路91が設けられている。初段スイッチ215は、制御回路95から供給される制御信号97に応じてオン状態とオフ状態とを切り替える。選択回路91は、選択信号96に応じて制御回路95から供給される制御信号98を、中段スイッチ22aまたは22bに出力する。具体的には、選択回路91は、選択信号96の選択ビットが0である場合、制御回路95から供給される制御信号98を中段スイッチ22bに供給し、選択信号96の選択ビットが1である場合、制御回路95から供給される制御信号98を中段スイッチ22aに供給する。中段スイッチ22aは、制御回路95から供給される制御信号98に応じてオン状態とオフ状態とを切り替える。中段スイッチ22bは、制御回路95から供給される制御信号98に応じてオン状態とオフ状態とを切り替える。終段スイッチ235は、制御回路95から供給される制御信号99に応じてオン状態とオフ状態とを切り替える。図11に示す半導体集積回路では、終段スイッチ235が複数設けられており、複数の終段スイッチ235に制御信号99が同時に供給されるように構成されている。ここで、中段スイッチ22a、22bはそれぞれ、初段スイッチ215よりもオン抵抗が低いトランジスタトランジスタサイズが大きいトランジスタで構成されている。また、終段スイッチ235は、中段スイッチ22a、22bよりもオン抵抗が低いトランジスタで構成されている。図11に示す例の場合、終段スイッチ235のオン抵抗とは、制御信号99が供給される終段スイッチを全て並列に接続した際のオン抵抗である。なお、図11では終段スイッチ235を複数設けた場合を例示したが、終段スイッチは一つのスイッチで構成してもよい。また、初段スイッチ215、中段スイッチ22a、22b、終段スイッチ235には、例えば図2に示したようにPMOSトランジスタを用いてもよく、図3に示したようにNMOSトランジスタを用いてもよい。以下では、初段スイッチ215、中段スイッチ22a、22b、複数の終段スイッチ235にPMOSトランジスタを用いた場合について説明する。また、半導体集積回路5が備える回路領域PD41には、初段スイッチ211、中段スイッチ221、および複数の終段スイッチ231が設けられている。回路領域PD42には、初段スイッチ212、中段スイッチ222、および複数の終段スイッチ232が設けられている。回路領域PD44には、初段スイッチ214、中段スイッチ224、および複数の終段スイッチ234が設けられている。また、回路領域PD41にはSRAM92が設けられており、回路領域PD44にはSRAM93が設けられている。本実施の形態にかかる半導体集積回路5では、中段スイッチ22aは、回路領域PD43をSRAM92とSRAM93とを結ぶ線分の垂直二等分線で分割した領域のうち、SRAM93と離れている方の領域に配置されている。同様に、中段スイッチ22bは、回路領域PD43をSRAM92とSRAM93とを結ぶ線分の垂直二等分線で分割した領域のうち、SRAM92と離れている方の領域に配置されている。また、例えば、中段スイッチ22aは、回路領域PD43のうちSRAM93と最も離れた頂点の近傍に配置されていてもよいなお、図11では、SRAM93と最も離れた頂点の近傍ではない位置に中段スイッチ22aが配置されている場合を例示している。また、中段スイッチ22bは、回路領域PD43のうちSRAM92と最も離れた頂点の近傍に配置されていてもよい図11では、SRAM92と最も離れた頂点の近傍に中段スイッチ22bが配置されている場合を例示している。制御回路95はシーケンサを有する。シーケンサは、PD43を起動する際に、初段スイッチ215、中段スイッチ22aまたは22b、終段スイッチ235の順に各スイッチがオン状態となるように、制御信号97、98、99を各スイッチのゲート端子に出力する。ここで、制御回路95に示すPD43の0は、PD43の初段スイッチ215を制御する制御信号97を出力する端子、1はPD43の中段スイッチ22aまたは22bを制御する制御信号98を出力する端子、2はPD43の終段スイッチ235を制御する制御信号99を出力する端子、Sは選択回路91を制御する選択信号96を出力する端子である。なお、0、1、2の表記については回路領域PD41、PD42、PD44についても同様である。次に、本実施の形態にかかる半導体集積回路の動作について、図12に示すタイミングチャートを用いて説明する。なお、以下では各回路領域PD41~PD44の電源線VDDと仮想電源線VSDとの間にPMOSトランジスタが設けられている構成図2参照について説明するが、各回路領域PD41~PD44の仮想電源線VSDと電源線VSSとの間にNMOSトランジスタを設けた構成図3参照の動作についても同様である。また、以下では、回路領域PD41、PD43、PD44のそれぞれに電源が供給されている場合と電源が遮断されている場合との組み合わせで構成される各動作モードについて説明する。ここで、各回路領域に電源が供給されている場合を1、電源が遮断されている場合を0として、動作モードを表記する。例えば、図12に示すタイミングチャートのt10~t11では、回路領域PD41がオン状態、回路領域PD43がオフ状態、回路領域PD44がオフ状態であり、この時の動作モードをPD41、PD43、PD44=100と記載する。また、PD43の制御信号97、98、99が0の時に各スイッチがオフ状態となり、1の時に各スイッチがオン状態となるものとする。例えば、図12に示すタイミングチャートのt10~t11では、制御信号97が0初段スイッチ215がオフ状態、制御信号98が0中段スイッチ22aまたは22bがオフ状態、制御信号99が0終段スイッチ235がオフ状態であり、このときのPD43の制御信号を000と記載する。初期状態では動作モードが100であるので、回路領域PD41のみに電源が供給されている。その後、t11のタイミングにおいて、動作モードが110、つまり回路領域PD41、PD43に電源が供給され、回路領域PD44に電源が供給されない動作モードに設定されると、PD43の制御信号が100となり、制御信号97が活性状態となる。これにより、回路領域PD43の初段スイッチ215がオン状態となり、初段スイッチ215を介して電源線VDDと仮想電源線VSDとが接続されて、回路領域PD43が備える回路モジュールの寄生容量が充電される。このとき、電源線VDDから回路モジュールへ初段スイッチ215を介して突入電流が流れる。この突入電流が流れることで、回路領域PD41のSRAM92近傍の電源線VDD、VSDの電位が低下するつまり、IRドロップが生じる。また、回路領域PD44のSRAM93近傍の電源線VDDの電位も低下する。このとき、回路領域PD44の電源が遮断されているので、SRAM93近傍の電源線VSDの電位は低レベルのままとまる。回路領域PD41のSRAM92近傍の電源線VDD、VSDの電位および回路領域PD44のSRAM93近傍の電源線VDDの電位は、IRドロップにより一時的に降下した後、外部電源ICなどからの電荷供給を受けることで元の電位まで回復する。次に、t12のタイミングにおいて、PD43の制御信号が110となり、制御信号97、98が活性状態となる。このとき、選択回路91を制御する選択信号96は0であるので、中段スイッチ22bに制御信号98が供給される。活性状態の制御信号98が供給されると、中段スイッチ22bがオン状態となり、中段スイッチ22bを介して電源線VDDと仮想電源線VSDとが接続されて、回路領域PD43が備える回路モジュールの寄生容量が充電され、また回路モジュールにオフリーク電流も流れる。このとき、電源線VDDから回路モジュールへ中段スイッチ22bを介して再び突入電流が流れる。しかし、この場合に選択された中段スイッチ22bは、動作中のSRAM92から離れているほうの中段スイッチ22bであるため、回路領域PD41のSRAM92近傍の電源線VDD、VSDの電位は、SRAMの最低動作電圧よりも低くはならない。一方、回路領域PD44のSRAM93近傍の電源線VDDは、選択された中段スイッチ22bと距離が近いためSRAMの最低動作電圧よりも低い値となる。しかし、この場合、SRAM93は停止状態であるので、SRAM93はIRドロップの影響を受けない。t13のタイミングにおいて、PD43の制御信号が111となり、制御信号97、98、99が活性状態となる。これにより、回路領域PD43の終段スイッチ235がオン状態となり、終段スイッチ235を介して電源線VDDと仮想電源線VSDとが接続される。このとき、PD43の回路モジュールの寄生容量は既に充電されているので、回路モジュールには極めて小さい突入電流のみが流れる。オン抵抗が小さい終段スイッチ235がオン状態となることで、PD43の回路モジュールには十分な電流が供給される。t14のタイミングにおいて動作モードが111、つまり回路領域PD41、PD43、PD44に電源が供給される動作モードに設定されると、回路領域PD44に電源が供給されて回路領域PD44の電源線VSDの電位が上昇する。t15のタイミングにおいて動作モードが101、つまり回路領域PD41、PD44に電源が供給され、回路領域PD43に電源が供給されない動作モードに設定されると、回路領域PD43への電源の供給が遮断されて回路領域PD43の電源線VSDの電位が低下する。このとき、回路領域PD43の選択回路91を制御する選択信号96が0から1となる。t16のタイミングにおいて動作モードが001、つまり回路領域PD44に電源が供給され、回路領域PD41、PD43に電源が供給されない動作モードに設定されると、回路領域PD41への電源の供給が遮断されて回路領域PD41の電源線VSDの電位が低下する。t17のタイミングにおいて、動作モードが011、つまり回路領域PD43、PD44に電源が供給され、回路領域PD41に電源が供給されない動作モードに設定されると、PD43の制御信号が100となり、制御信号97が活性状態となる。これにより、回路領域PD43の初段スイッチ215がオン状態となり、初段スイッチ215を介して電源線VDDと仮想電源線VSDとが接続されて、回路領域PD43が備える回路モジュールの寄生容量が充電される。このとき、電源線VDDから回路モジュールへ初段スイッチ215を介して突入電流が流れる。この突入電流が流れることで、回路領域PD44のSRAM93近傍の電源線VDD、VSDの電位が低下するつまり、IRドロップが生じる。また、回路領域PD41のSRAM92近傍の電源線VDDの電位も低下する。このとき、回路領域PD41の電源が遮断されているので、SRAM92近傍の電源線VSDの電位は低レベルのままとまる。回路領域PD44のSRAM93近傍の電源線VDD、VSDの電位および回路領域PD41のSRAM92近傍の電源線VDDの電位は、IRドロップにより一時的に降下した後、外部電源ICなどからの電荷供給を受けることで元の電位まで回復する。次に、t18のタイミングにおいて、PD43の制御信号が110となり、制御信号97、98が活性状態となる。このとき、選択回路91を制御する選択信号96は1であるので、中段スイッチ22aに制御信号98が供給される。活性状態の制御信号98が供給されると、中段スイッチ22aがオン状態となり、中段スイッチ22aを介して電源線VDDと仮想電源線VSDとが接続されて、回路領域PD43が備える回路モジュールの寄生容量が充電され、また回路モジュールにオフリーク電流も流れる。このとき、電源線VDDから回路モジュールへ中段スイッチ22aを介して再び突入電流が流れる。しかし、この場合に選択された中段スイッチ22aは、動作中のSRAM93から離れているほうの中段スイッチ22aであるため、回路領域PD44のSRAM93近傍の電源線VDD、VSDの電位は、SRAMの最低動作電圧よりも低くはならない。一方、回路領域PD41のSRAM92近傍の電源線VDDは、選択された中段スイッチ22aと距離が近いためSRAMの最低動作電圧よりも低い値となる。しかし、この場合、SRAM92は停止状態であるので、SRAM92はIRドロップの影響を受けない。t19のタイミングにおいて、PD43の制御信号が111となり、制御信号97、98、99が活性状態となる。これにより、回路領域PD43の終段スイッチ235がオン状態となり、終段スイッチ235を介して電源線VDDと仮想電源線VSDとが接続される。このとき、回路モジュールの寄生容量は既に充電されているので、回路モジュールには極めて小さい突入電流のみが流れる。オン抵抗が小さい終段スイッチ235がオン状態となることで、回路モジュールには十分な電流が供給される。以上で説明したように、本実施の形態にかかる半導体集積回路では、複数の中段スイッチを配置し、この中段スイッチのうち、動作しているSRAMから離れている方の中段スイッチを選択回路91を用いて選択することで、中段スイッチがオン状態となったときにSRAMに与えるIRドロップの影響を低減することができる。よって、本発明により、突入電流が周辺の回路へ及ぼす影響を低減しつつ、停止状態にある回路を短時間に動作状態とすることが可能な半導体集積回路を提供することができる。なお、本実施の形態では、2つの中段スイッチ22a、22bと、2つのSRAM92、93が配置されている場合について説明したが、配置する中段スイッチの数は少なくとも2つ以上であればよく、また配置するSRAMの数も少なくとも2つ以上であればよい。また、本発明は、微細化プロセスが90nm世代以降の半導体集積回路に適用されることが好ましい。例えばこの世代では、電源電圧が例として1.0Vであり、電圧降下に対するマージンが少なくなっているため、この電圧降下に対するケアが必要となるからである。以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。