"遊技動作を統括的に制御する主制御部と、交流電圧を受けて複数種類の直流電圧を生成する電源部とを有する遊技機であって、前記主制御部は、CPUが設けられ、前記電源部は、前記主制御部に設けられている前記CPUの作動に利用される主電源を生成すると共に、前記主制御部に供給される前記主電源が遮断されても前記主制御部に設けられているRAMの記憶内容を維持するためのバックアップ電源を生成し、前記電源部にて生成された主電源及びバックアップ電源は、前記主制御部に供給され、その供給された主電源又はその供給された主電源を異なる電圧に変換させることで生成された主変換電源及びその供給されたバックアップ電源は前記CPUに供給され、前記CPUに供給される主電源の電源ライン又は前記CPUに供給される主変換電源の電源ラインと前記CPUに供給されるバックアップ電源の電源ラインとの間にダイオードが接続されてなることを特徴とする遊技機。前記ダイオードを、前記CPUに供給される主電源の電源ライン又は前記CPUに供給される主変換電源の電源ラインと前記CPUに供給されるバックアップ電源の電源ラインとの間に接続するにあたって、前記ダイオードのアノード側を前記主電源の電源ライン又は前記主変換電源の電源ライン側に接続し、カソード側を前記バックアップ電源の電源ライン側に接続してなることを特徴とする請求項1に記載の遊技機。前記ダイオードは、下記数式1を満たすように前記CPUに供給される主電源の電源ライン又は前記CPUに供給される主変換電源の電源ラインと前記CPUに供給されるバックアップ電源の電源ラインとの間に接続されてなることを特徴とする請求項1又は2に記載の遊技機。数1L1>L2数式1において、L1は、前記電源部より供給されたバックアップ電源の入力端子から前記バックアップ電源の電源ラインに接続されているダイオードの接続点までの距離を示し、L2は、そのダイオードの接続点から前記バックアップ電源が入力されているCPUの入力端子までの距離を示すものである。前記主制御部は、スルーホールが形成された主制御基板で、前記主制御基板上に前記ダイオードを配設するにあたって、前記ダイオードに設けられている一対の脚部を前記基板のスルーホール内に夫々挿入して配設させてなることを特徴とする請求項1~3のいずれか1項に記載の遊技機。前記主制御基板上には、さらに水晶発振器が配設されてなり、その水晶発振器を前記主制御基板上に配設するにあたって、前記ダイオードの配設位置と離隔して配設させてなることを特徴とする請求項4に記載の遊技機。前記主制御基板上には、少なくとも前記CPUに供給される主電源の電源ライン又は前記CPUに供給される主変換電源の電源ライン及び前記CPUに供給されるバックアップ電源の電源ラインと前記水晶発振器のクロックラインが配設されてなり、前記電源ラインとクロックラインを前記基板上に配設するにあたって、その電源ラインとクロックラインの少なくとも一部が並行にならないように配設されてなることを特徴とする請求項5に記載の遊技機。前記主制御基板上には、少なくとも前記CPUに供給される主電源の電源ライン又は前記CPUに供給される主変換電源の電源ライン及び前記CPUに供給されるバックアップ電源の電源ラインが配設されてなり、前記電源ラインの周囲にはグランドパターンが形成されてなることを特徴とする請求項4~6のいずれか1項に記載の遊技機。ところで、上記のような遊技機には以下のような問題があった。すなわち、上記CPUには、通常動作時に使用される電源5Vとバックアップ電源5Vが別々に供給され、通常動作時に使用される電源5Vとバックアップ電源5Vの電流値や配線長なども異なる。それゆえ、両電源の電圧が大きくばらつくことがあり、それがためにCPUの誤動作を誘発するという問題があった。そこで本発明は、上記問題点に鑑み、CPUの誤動作を低減させることができる遊技機を提供することを目的としている。上記本発明の目的は、以下の手段によって達成される。なお、括弧内は、後述する実施形態の参照符号を付したものであるが、本発明はこれに限定されるものではない。請求項1の発明によれば、遊技動作を統括的に制御する主制御部主制御基板60と、交流電圧AC24Vを受けて複数種類の直流電圧を生成する電源部電源基板50とを有する遊技機1であって、前記主制御部主制御基板60は、CPU主制御CPU600が設けられ、前記電源部電源基板50は、前記主制御部主制御基板60に設けられている前記CPU主制御CPU600の作動に利用される主電源DC12V,VCC5Vを生成すると共に、前記主制御部主制御基板60に供給される前記主電源DC12V,VCC5Vが遮断されても前記主制御部主制御基板60に設けられているRAM主制御RAM602の記憶内容を維持するためのバックアップ電源VBBを生成し、前記電源部電源基板50にて生成された主電源DC12V,VCC5V及びバックアップ電源VBBは、前記主制御部主制御基板60に供給され、その供給された主電源VCC5V又はその供給された主電源DC12Vを異なる電圧に変換させることで生成された主変換電源VCC5V及びその供給されたバックアップ電源VBBは前記CPU主制御CPU600に供給され、前記CPU主制御CPU600に供給される主電源VCC5Vの電源ライン又は前記CPU主制御CPU600に供給される主変換電源VCC5Vの電源ラインと前記CPU主制御CPU600に供給されるバックアップ電源VBBの電源ラインとの間にダイオードD30が接続されてなることを特徴としている。そして、請求項2の発明によれば、上記請求項1に記載の遊技機において、前記ダイオードD30を、前記CPU主制御CPU600に供給される主電源VCC5Vの電源ライン又は前記CPU主制御CPU600に供給される主変換電源VCC5Vの電源ラインと前記CPU主制御CPU600に供給されるバックアップ電源VBBの電源ラインとの間に接続するにあたって、前記ダイオードD30のアノード側を前記主電源VCC5Vの電源ライン又は前記主変換電源VCC5Vの電源ライン側に接続し、カソード側を前記バックアップ電源VBBの電源ライン側に接続してなることを特徴としている。この発明によれば、バックアップ電源VBBDC5Vの電流が主電源VCC5Vの電源ライン又は前記主変換電源VCC5Vの電源ラインに逆流することがないため、CPU主制御CPU600の通常動作に影響を及ぼす事態を防止することができる。さらに、請求項3の発明によれば、上記請求項1又は2に記載の遊技機において、前記ダイオードD30は、下記数式1を満たすように前記CPU主制御CPU600に供給される主電源VCC5Vの電源ライン又は前記CPU主制御CPU600に供給される主変換電源VCC5Vの電源ラインと前記CPU主制御CPU600に供給されるバックアップ電源VBBの電源ラインとの間に接続されてなることを特徴としている。数1L1>L2数式1において、L1は、前記電源部電源基板50より供給されたバックアップ電源VBBの入力端子から前記バックアップ電源VBBの電源ラインに接続されているダイオードD30の接続点Pまでの距離を示し、L2は、そのダイオードD30の接続点Pから前記バックアップ電源VBBが入力されているCPU主制御CPU600の入力端子までの距離を示すものである。この発明によれば、より両電圧のばらつきを低減させることができる。一方、請求項4の発明によれば、上記請求項1~3のいずれか1項に記載の遊技機において、前記主制御部主制御基板60は、スルーホール60dが形成された主制御基板60で、前記主制御基板60上に前記ダイオードD30を配設するにあたって、前記ダイオードD30に設けられている一対の脚部D30aを前記基板60のスルーホール60d内に夫々挿入して配設させてなることを特徴としている。この発明のように、ダイオードD30を基板60上に配設すれば、インピーダンスが低減されるため、主電源VCC5V,主変換電源VCC5V,バックアップ電源VBBの電圧降下を低減させることができる。また、請求項5の発明によれば、上記請求項4に記載の遊技機において、前記主制御基板60上には、さらに水晶発振器613が配設されてなり、その水晶発振器613を前記主制御基板60上に配設するにあたって、前記ダイオードD30の配設位置と離隔して配設させてなることを特徴としている。この発明のように、水晶発振器613とダイオードD30を離隔した位置に配設させれば、主電源VCC5V,主変換電源VCC5V,バックアップ電源VBBへのノイズの混入を低減させることができる。なお、離隔距離としては15mm程度が好ましい。さらに、請求項6の発明によれば、上記請求項5に記載の遊技機において、前記主制御基板60上には、少なくとも前記CPU主制御CPU600に供給される主電源VCC5Vの電源ライン又は前記CPU主制御CPU600に供給される主変換電源VCC5Vの電源ライン及び前記CPU主制御CPU600に供給されるバックアップ電源VBBの電源ラインと前記水晶発振器613のクロックラインが配設されてなり、前記電源ラインとクロックラインを前記基板60上に配設するにあたって、その電源ラインとクロックラインの少なくとも一部が並行にならないように配設されてなることを特徴としている。この発明によれば、クロックラインから発生するノイズが当該電源ラインに混入してしまう事態を低減させることができる。そして、請求項7の発明によれば、上記請求項4~6のいずれか1項に記載の遊技機において、前記主制御基板60上には、少なくとも前記CPU主制御CPU600に供給される主電源VCC5Vの電源ライン又は前記CPU主制御CPU600に供給される主変換電源VCC5Vの電源ライン及び前記CPU主制御CPU600に供給されるバックアップ電源VBBの電源ラインが配設されてなり、前記電源ラインの周囲にはグランドパターンが形成されてなることを特徴としている。この発明によれば、電源ラインにノイズが混入する事態を低減させることができる。本発明によれば、CPUの誤動作を低減させることができる。以下、本発明に係る遊技機の一実施形態を、パチンコ遊技機を例にして、図1~図11を参照して具体的に説明する。まず、図1及び図2を参照して本実施形態に係るパチンコ遊技機の外観構成を説明する。図1に示すように、パチンコ遊技機1は、木製の外枠2の前面に矩形状の前面枠3を開閉可能に取り付け、その前面枠3の裏面に取り付けられている遊技盤収納フレーム図示せず内に遊技盤4が装着された構成からなる。遊技盤4は、図2に示す遊技領域40を前面に臨ませた状態で装着され、図1に示すようにこの遊技領域40の前側に透明ガラスを支持したガラス扉枠5が設けられている。なお、上記遊技領域40は、遊技盤4の面上に配設された球誘導レール6図2参照で囲まれた領域からなるものである。一方、パチンコ遊技機1は、図1に示すように、ガラス扉枠5の下側に前面操作パネル7が配設され、その前面操作パネル7には上受け皿ユニット8が設けられ、この上受け皿ユニット8には、排出された遊技球を貯留する上受け皿9が一体形成されている。また、この前面操作パネル7には、球貸しボタン11及びプリペイドカード排出ボタン12カード返却ボタン12が設けられている。そして、上受け皿9の上皿表面部分には、内蔵ランプ図示せず点灯時に押下することにより演出効果を変化させることができる押しボタン式の演出ボタン装置13が設けられている。また、この上受け皿9には、当該上受け皿9に貯留された遊技球を下方に抜くための球抜きボタン14が設けられている。また一方、図1に示すように、前面操作パネル7の右端部側には、発射ユニットを作動させるための発射ハンドル15が設けられ、前面枠3の上部両側面側には、BGMBackgroundmusicあるいは効果音を発するスピーカ16が設けられている。そして、上記前面枠3の周枠には、LEDランプ等の電飾ランプが配設されている。他方、上記遊技盤4の遊技領域40には、図2に示すように、略中央部にLCDLiquidCrystalDisplay等からなる液晶表示装置41が配設されている。この液晶表示装置41は、表示エリアを左、中、右の3つのエリアに分割し、独立して数字やキャラクタあるいは図柄装飾図柄の変動表示が可能なものである。一方、液晶表示装置41の真下には、特別図柄始動口42が配設され、その内部には入賞球を検知する特別図柄始動口スイッチ図3参照が設けられている。そして、この特別図柄始動口42の右側には、大入賞口43が配設され、その内部には入賞球を検知する大入賞口スイッチ図3参照が設けられている。また一方、上記液晶表示装置41の右上部にはゲートからなる普通図柄始動口44が配設され、その内部には、遊技球の通過を検知する普通図柄始動口スイッチ図3参照が設けられている。また、上記大入賞口43の右側及び上記特別図柄始動口42の左側には、一般入賞口45が夫々配設され図示では、右側に1つ、左側に3つ、その内部には、夫々、遊技球の通過を検知する一般入賞口スイッチ図3参照が設けられている。また、上記遊技盤4の遊技領域40の右下周縁部には、7セグメントを3桁に並べて構成される特別図柄表示装置46と、2個のLEDからなる普通図柄表示装置47が設けられている。そしてさらに、上記遊技盤4の遊技領域40には、図示はしないが複数の遊技釘が配設され、遊技球の落下方向変換部材としての風車48が配設されている。次に、上記のような外観構成からなるパチンコ遊技機1内に設けられる遊技の進行状況に応じて電子制御を行う制御装置を、図3を用いて説明する。この制御装置は、図3に示すように、遊技店に設置された図示しない変圧トランスから供給される外部電源である交流電圧AC24Vを受けて複数種類の直流電圧を生成する電源基板50と、遊技動作全般の制御を司る主制御基板60と、その主制御基板60からの制御コマンドに基づいて遊技球を払出す払出制御基板70と、その主制御基板60からの制御コマンドを受けて演出処理を行う演出制御基板80とで主に構成されている。なお、演出制御基板80は、上記主制御基板60からの制御コマンドを演出I/F基板90を介して受信している。電源基板50は、図3に示すように、電圧生成部500と、電圧監視部510と、システムリセット生成部520とを含んで構成されている。この電圧生成部500は、遊技店に設置された図示しない変圧トランスから供給される外部電源である交流電圧AC24Vを受けて複数種類の直流電圧を生成するものである。そして、その生成された直流電圧のうちDC12Vとバックアップ電源VBBが払出制御基板70に供給され、DC12V,DC32V及びバックアップ電源VBBが主制御基板60に供給される。そしてさらに、DC5V,DC12V,DC15V及びDC32Vが演出I/F基板90に供給される。なお、払出制御基板70には、上記外部電源AC24Vが電源基板50を介して供給されている。一方、電圧監視部510は、上記交流電圧AC24V及び直流電圧DC12Vの電圧を監視するもので、これら電圧が遮断されたり、停電が発生したりして電圧異常を検知した場合に電圧異常信号ALARM図5参照を払出制御基板70及び主制御基板60に出力するものである。なお、電圧異常信号ALARMは、電圧異常時にはLレベルの信号を出力し、正常時にはHレベルの信号を出力する。また一方、システムリセット生成部520は、リセット信号を生成するもので、その生成したリセット信号を、払出制御基板70,主制御基板60及び演出I/F基板90に出力する。他方、主制御基板60は、遊技盤中継基板100を介して遊技盤4の各遊技部品に接続されており、これにより、遊技盤4上の各始動口42,44及び各入賞口43,45の内部に設けられているスイッチ信号を受信する一方、大入賞口43などのソレノイド類を駆動するソレノイド類駆動信号を遊技盤中継基板100に送信している。また、主制御基板60は、上記各入賞口43,45からのスイッチ信号を受信した場合、遊技者に幾らの遊技球を払い出すかを決定し、その決定した情報を払出制御コマンドPAYCMD図6参照として送信する。そしてその一方で、払出制御基板70からは、遊技球の払出動作を示す賞球計数信号や払出動作の異常に係るステイタス信号STAYSIGNAL図6参照を受信している。なお、ステイタス信号STAYSIGNALには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれている。さらに、主制御基板60は、上記各始動口42,44からのスイッチ信号を受信すると、遊技者に有利な特別遊技状態を発生させるかいわゆる当たり、あるいは、遊技者に有利な特別遊技状態を発生させないかいわゆるハズレの抽選を行い、その抽選結果である当否情報に応じて特別図柄の変動パターンや停止図柄あるいは普通図柄の表示内容を決定し、その決定した情報を特別図柄表示装置46又は普通図柄表示装置47に送信する。これにより、特別図柄表示装置46又は普通図柄表示装置47に抽選結果が表示されることとなる。そしてさらに、主制御基板60は、その決定した情報を含む演出制御コマンドDICMD図6参照を生成し、演出I/F基板90に送信する。なお、主制御基板60は、電源基板50から供給された直流電圧DC32Vを遊技盤中継基板100に供給している。一方、払出制御基板70は、上記主制御基板60からの払出制御コマンドPAYCMD図8参照を受信し、その受信した払出制御コマンドPAYCMD図8参照に基づいて払出モータ信号MOTSIGNAL図8参照を生成し、その生成した払出モータ信号MOTSIGNALにて払出モータMを制御して遊技者に遊技球を払出す。そしてさらに、払出制御基板70は、遊技球の払出動作を示す賞球計数信号や払出動作の異常に係るステイタス信号STAYSIGNAL図8参照を送信し、遊技者の操作に応答して遊技球を発射させる発射制御基板110の作動を開始又は停止させる発射制御信号FISIGNAL図8参照を送信する。なお、払出制御基板70は、電源基板50から供給された交流電圧AC24Vを発射制御基板110に供給している。また、演出制御基板80は、ROM,RAM,CPUを含む1チップマイクロコンピュータ図示せずが搭載されており、演出I/F基板90を介して上記主制御基板60から送信された演出制御コマンドDICMD図6参照に基づいて、上記前面枠3の周枠に配設されているLEDランプ等の電飾ランプを駆動制御して光による演出を実現させるための信号を演出I/F基板90を介して電飾ランプ基板120に送信する処理を行う。そしてさらに、演出制御基板80は、上記演出制御コマンドDICMD図6参照に基づいて、スピーカ16を駆動制御して音による演出を実現するための信号を演出I/F基板90を介してスピーカ16に送信する処理を行う。また、演出制御基板80は、上記演出制御コマンドDICMD図6参照に基づいて、液晶制御基板130を制御して液晶表示装置41による画像演出を実現させるための信号を演出I/F基板90を介して液晶制御基板130に送信する処理を行う。なお、液晶制御基板130には演出内容に沿った画像を表示するための種々の画像データが記憶されており、さらに、演出出力全般の制御を担うVDPVideoDisplayProcessorが搭載されている。なお、図示はしていないが、演出I/F基板90に供給されている各直流電圧は、各基板80,120,130夫々に供給されている。ここで、本発明の特徴部分である電源基板50、主制御基板60、払出制御基板70について図4~図8を用いてより詳しく説明する。まず、図4及び図5を用いて電源基板50を説明する。<電源基板50>図4及び図5は、電源基板50の回路構成を示す回路図であり、図4は、主に電圧生成部500を示し、図5は主に電圧監視部510及びシステムリセット生成部520を示している。電圧生成部500は、図4に示すように、交流電圧AC24Vを、ヒューズFU1を介して払出制御基板70に出力すると共に、ダイオードD1~D4による全波整流回路と、平滑コンデンサC1~C2とによって交流電圧AC24Vから直流電圧DC32Vを生成し、その生成した直流電圧DC32Vを、ヒューズFU2を介して主制御基板60及び演出I/F基板90に出力している。また、電圧生成部500は、ダイオードD1,D2,D5,D6による全波整流回路と、平滑コンデンサC3~C5と、DC-DCコンバータ500aとによって交流電圧AC24Vから後述する主制御CPU600図6参照及び払出制御CPU700図8参照の作動に利用される主電源である直流電圧DC12Vを生成し、その生成した直流電圧DC12V主電源を払出制御基板70,主制御基板60及び演出I/F基板90に出力する一方で、ダイオードD1,D2,D5,D6による全波整流回路と、平滑コンデンサC3~C5と、基準電圧生成部500bにて、電圧監視部510にて使用する基準電圧Vref5Vを生成している。なお、基準電圧生成部500bは、何らかの要因で交流電圧AC24Vの供給が遮断されたとしても、一定の電圧を供給し続けることが可能なものである。またさらに、電圧生成部500は、ダイオードD1,D2,D7,D8による全波整流回路と、平滑コンデンサC6~C7と、DC-DCコンバータ500cとによって交流電圧AC24Vから直流電圧DC15Vを生成し、演出I/F基板90に出力する一方で、ダイオードD1,D2,D7,D8による全波整流回路と、平滑コンデンサC6~C7と、DC-DCコンバータ500dとによって交流電圧AC24Vから直流電圧DC5Vを生成し、演出I/F基板90に出力している。そしてさらに、その生成された直流電圧DC5VにダイオードD9及び蓄電コンデンサC8,C9の並列回路が接続されてバックアップ電源VBBDC5Vとして、払出制御基板70及び主制御基板60に出力している。これにより、何らかの異常で交流電圧AC24Vが供給されなくなり直流電圧DC5Vが生成されなかったとしても、蓄電コンデンサC8,C9に蓄電された電圧が放電されることにより、所定時間、バックアップ電源VBBDC5Vを払出制御基板70及び主制御基板60に供給することができる。一方、図4に示すように、電源基板50は、電圧保護部501を有しており、この電圧保護部501は、過大な交流電圧例えば、AC100Vを受けるとグランドラインを遮断するものである。具体的には、電圧保護部501は、交流電圧AC24Vから所定レベルの直流電圧を生成する整流部501aと、交流電源ラインLN1,LN2の過電圧時にON動作する交流監視部501bと、交流監視部501bのON動作に対応してOFF動作するスイッチ回路501cとを有して構成されている。整流部501aは、交流電源ラインLN2から交流電圧を受けるダイオードD10と、電流制限抵抗R1と、コンデンサC10及びツェナーダイオードZD1の並列回路が直列に接続されて構成されている。これにより、正常時には、コンデンサC10の両端電圧は、ツェナーダイオードZD1により一定化されることとなる。また、交流監視部501bは、交流電源ラインLN1,LN2に接続された2つのダイオードD11,D12と、そのダイオードD11,D12の接続点に接続されたツェナーダイオードZD2と、バイアス抵抗R2,R3及びコンデンサC11の並列回路と、バイアス抵抗R3の両端電圧が上昇するとON動作するトランジスタQ1と、トランジスタQ1の電流制限抵抗R4とで構成されている。そして、スイッチ回路501cは、大電流容量に対応したMOSトランジスタQ2と、コンデンサC10に並列接続されたバイアス抵抗R5とで構成されている。なお、トランジスタQ2は、コンデンサC10の両端電圧が所定レベルである限り、ON状態であって、遊技機の全回路のグランドラインとフレームグランドFGとを接続状態にしている。しかして、上記のように構成される電圧保護部501のツェナーダイオードZD2は、通常、OFF状態であるが、交流電源ラインLN1,LN2に過大な交流電圧例えばAC100Vが加わると降伏状態となる。そして、この降伏状態により、バイアス抵抗R3の両端電圧が上昇し、トランジスタQ1がON動作することとなりコンデンサC10の両端電圧が降下することとなる。これにより、MOSトランジスタQ2がON状態からOFF状態に遷移し、回路グランドとフレームグランドFGとが非接続となって、遊技機1の全ての電源電圧が遮断状態となる。他方、図5には電圧監視部510が示されており、この電圧監視部510は、コンパレータA1~A3を有している。このコンパレータA1は、プラス端子に入力電圧Vin1が供給され、マイナス端子に入力電圧Vin2が供給され、入力端子間にコンデンサCsが接続されている。そして、この入力電圧Vin1には、電圧VsとコンパレータA2の出力電圧Vo2のうち低電圧のものが供給され、入力電圧Vin2には、上記電圧生成部500にて生成された基準電圧Vref5Vが抵抗R10,R11により分圧されて供給されている。また、電圧Vsは、交流電源ラインLN1,LN2に接続された2つのダイオードD20,D21と、このダイオードD20,D21の接続点に、抵抗R12,コンデンサC20,抵抗R13及びツェナーダイオードZD10の並列回路が接続されることにより生成されている。そして、このような入力電圧が供給されたコンパレータA1からは、出力電圧Vo1が出力されている。一方、コンパレータA2は、プラス端子に上記電圧生成部500にて生成された直流電圧DC12V主電源が供給され、マイナス端子に上記入力電圧Vin2が供給されている。そして、このような入力電圧が供給されたコンパレータA2からは、出力電圧Vo2が出力され、この出力電圧Vo2は、ダイオードD22を介して上記コンパレータA1のプラス端子側にフィードバックされている。このように、ダイオードD22をコンパレータA2の出力端子に設けることにより、所定電圧5V以上の電圧が上記コンパレータA1のプラス端子側にフィードバックされないようにすることができる。また一方、コンパレータA3は、プラス端子に上記入力電圧Vin2が供給され、マイナス端子に上記出力電圧Vo1が供給されている。そして、このような入力電圧が供給されたコンパレータA3からは、出力電圧Vo3が出力され、この出力電圧Vo3は、プルアップ抵抗R14を介してトランジスタQ10のベース側に供給されている。そして、この出力電圧Vo3には、コンデンサC21及び抵抗R15からなる並列回路が接続されている。このように、コンデンサC21及び抵抗R15からなる並列回路が接続されることで、この並列回路がローパスフィルタの役割を果たすこととなり、ノイズ等によりトランジスタQ10が誤動作するのを防止することができる。このように構成される電圧監視部510の動作を説明すると、以下のようになる。すなわち、安定的に交流電圧AC24Vが供給されていた場合通常時、コンパレータA2のプラス端子に、上記電圧生成部500にて交流電圧AC24Vから生成された直流電圧DC12V主電源が供給され、マイナス端子に上記電圧生成部500にて生成された基準電圧Vref5Vの分圧約2.5Vが入力電圧Vin2として供給される。そのため、マイナス端子に供給される電圧よりプラス端子に供給される電圧が高くなるため、コンパレータA2からはHレベルの出力電圧Vo2約5Vが出力される。そして、コンパレータA2のプラス端子には、交流電圧AC24Vから生成された電圧Vs約32Vと出力電圧Vo2約5Vのうち低い電圧である出力電圧Vo2約5Vが入力電圧Vin1として供給され、マイナス端子には、約2.5Vの入力電圧Vin2が供給される。そのため、マイナス端子に供給される電圧よりプラス端子に供給される電圧が高くなるため、コンパレータA1からはHレベルの出力電圧Vo1約5Vが出力される。そして、そのHレベルの出力電圧Vo1約5Vがプルアップ抵抗R16を介して電圧異常信号ALARMとして、主制御基板60及び払出制御基板70に出力されることとなる。また、コンパレータA3のプラス端子には、約2.5Vの入力電圧Vin2が供給され、マイナス端子には、Hレベルの出力電圧Vo1約5Vが供給される。そのため、マイナス端子に供給される電圧がプラス端子に供給される電圧より高くなるため、コンパレータA3からはLレベルの出力電圧Vo3が出力される。これにより、トランジスタQ10がOFF状態となるため、フィードバックされる出力電圧Vo2が0Vとなることはない。一方、何らかの理由で交流電圧AC24Vの供給が遮断された場合異常時、上記電圧Vsは徐々に低下し、所定期間後には上記出力電圧Vo2より低い電圧となるため、その電圧Vsが入力電圧Vin1としてコンパレータA1のプラス端子に供給されることとなる。そして、コンパレータA1のマイナス端子には、約2.5Vの入力電圧Vin2が供給される。そのため、マイナス端子に供給される電圧がプラス端子に供給される電圧より高くなるため、コンパレータA1からはLレベルの出力電圧Vo1が出力され、そのLレベルの出力電圧Vo1がプルアップ抵抗R16を介して電圧異常信号ALARMとして、主制御基板60及び払出制御基板70に出力されることとなる。なお、基準電圧Vref5Vは、上述したように、交流電圧AC24Vの供給が遮断されたとしても、基準電圧生成部500bにより一定電圧5Vが供給されることとなる。また、コンパレータA2のプラス端子には、交流電圧AC24Vが安定的に供給されていれば直流電圧DC12V主電源が供給されるが、何らかの理由で交流電圧AC24Vの供給が遮断された場合、上記電圧生成部500にて直流電圧DC12V主電源が生成されなくなるため、いずれ0Vととなり、その0Vの電圧が供給されることとなる。そして、コンパレータA2のマイナス端子には、約2.5Vの入力電圧Vin2が供給される。そのため、マイナス端子に供給される電圧がプラス端子に供給される電圧より高くなるため、コンパレータA2からはLレベルの出力電圧Vo2が出力され、コンパレータA1のプラス端子にフィードバックされることとなる。またさらに、コンパレータA3のプラス端子には、約2.5Vの入力電圧Vin2が供給され、マイナス端子には、Lレベルの出力電圧Vo1が入力される。そのため、マイナス端子に供給される電圧はプラス端子に供給される電圧より低くなるため、コンパレータA3からはHレベルの出力電圧Vo35Vが出力される。これにより、トランジスタQ10がON状態となるため、フィードバックされる出力電圧Vo2が0Vとなる。それゆえ、コンパレータA1のプラス端子に確実に0Vを供給することができるため、電圧異常信号ALARMを確実にLレベルの信号にすることができる。他方、交流電圧AC24Vが安定的に供給されていたとしても、何らかの理由で直流電圧DC12V主電源が電断された場合異常時、コンパレータA2のプラス端子には、0Vの電圧が供給され、マイナス端子には、約2.5Vの入力電圧Vin2が供給される。そのため、マイナス端子に供給される電圧がプラス端子に供給される電圧より高くなるため、コンパレータA2からはLレベルの出力電圧Vo2が出力される。これにより、コンパレータA1のプラス端子には、上記電圧Vsより低い電圧となる出力電圧Vo2が入力電圧Vin1としてコンパレータA1のプラス端子に供給されることとなる。また、コンパレータA1のプラス端子には、約2.5Vの入力電圧Vin2が供給される。そのため、マイナス端子に供給される電圧がプラス端子に供給される電圧より高くなるため、コンパレータA1からはLレベルの出力電圧Vo1が出力される。そして、そのLレベルの出力電圧Vo1がプルアップ抵抗R16を介して電圧異常信号ALARMとして、主制御基板60及び払出制御基板70に出力されることとなる。また、コンパレータA3のプラス端子には、約2.5Vの入力電圧Vin2が供給され、マイナス端子には、Lレベルの出力電圧Vo1が供給される。そのため、マイナス端子に供給される電圧はプラス端子に供給される電圧より低くなるため、コンパレータA3からはHレベルの出力電圧Vo35Vが出力される。これにより、トランジスタQ10がON状態となるため、フィードバックされる出力電圧Vo2が0Vとなる。それゆえ、コンパレータA1のプラス端子に確実に0Vを供給することができるため、電圧異常信号ALARMを確実にLレベルの信号にすることができる。しかして、上記説明したように、電圧監視部510は、通常時、コンパレータA1の出力から電圧異常信号ALARMとしてHレベルの信号を出力しているが、異常時交流電圧AC24V及び/又は直流電圧DC12V主電源が電断した場合、コンパレータA1の出力から電圧異常信号ALARMとしてLレベルの信号を出力している。一方、図5には、さらに、システムリセット生成部520が示されており、このシステムリセット生成部520は、コンパレータA4を有している。このコンパレータA4は、プラス端子に入力電圧Vin3が供給され、マイナス端子に上記入力電圧Vin2が供給されている。そして、この入力電圧Vin3は、上記出力電圧Vo1にダイオードD23と抵抗R18の直列回路が接続され、その抵抗R18の両端に、ダイオードD24が並列接続され、その抵抗R18と抵抗R17と蓄電コンデンサC22とで形成される閉回路が接続されることによって生成されている。そして、このような入力電圧が供給されたコンパレータA4からは、出力電圧Vo4が出力され、この出力電圧Vo4がシステムリセット信号SYSRSTとして、主制御基板60,払出制御基板70及び演出I/F基板90に出力されることとなる。なお、この出力電圧Vo4には、コンパレータA3の出力電圧Vo3がダイオードD24を介して接続され、さらに、基準電圧Vref5Vが接続されている。このように構成されるシステムリセット生成部520の動作を説明すると、以下のようになる。すなわち、通常時安定的に交流電圧AC24及び直流電圧DC12V主電源が供給されている状態、上述の電圧監視部510のコンパレータA1からはHレベルの出力電圧Vo15Vが出力され、約5Vの入力電圧Vin3がコンパレータA4のプラス端子に供給される。そして、コンパレータA4のマイナス端子には、約2.5Vの入力電圧Vin2が供給される。そのため、マイナス端子に供給される電圧はプラス端子に供給される電圧より低くなるため、コンパレータA4からはHレベルの出力電圧Vo45Vが出力される。これにより、Hレベルの信号がシステムリセット信号SYSRSTとして出力される。一方、異常時交流電圧AC24及び/又は直流電圧DC12V主電源が電断した状態、上述の電圧監視部510のコンパレータA1からはLレベルの出力電圧Vo1が出力され、そのLレベルの電圧が入力電圧Vin3としてコンパレータA4のプラス端子に供給される。そして、コンパレータA4のマイナス端子には、約2.5Vの入力電圧Vin2が供給される。そのため、マイナス端子に供給される電圧はプラス端子に供給される電圧より高くなるため、コンパレータA4からはLレベルの出力電圧Vo4が出力される。これにより、Lレベルの信号がシステムリセット信号SYSRSTとして出力される。しかして、上記説明したように、システムリセット生成部520は、通常時、コンパレータA4の出力からシステムリセット信号SYSRSTとしてHレベルの信号を出力しているが、異常時交流電圧AC24V及び/又は直流電圧DC12V主電源が電断した場合、コンパレータA4の出力からシステムリセット信号SYSRSTとしてLレベルの信号を出力している。なお、このシステムリセット信号SYSRSTがHレベルからLレベルに遷移するタイミングは、蓄電コンデンサC22がコンパレータA4のプラス端子に接続されているため、上記電圧異常信号ALARMがHレベルからLレベルに遷移するタイミングより遅れて遷移することとなる。すなわち、上述の電圧監視部510のコンパレータA1からLレベルの出力電圧Vo1が出力された際、蓄電コンデンサC22に蓄電された電圧が放電されるため、入力電圧Vin3の電圧が徐々にLレベルの電圧に低下することとなる。そのため、システムリセット信号SYSRSTがHレベルからLレベルに遷移するタイミングは、上記電圧異常信号ALARMがHレベルからLレベルに遷移するタイミングより遅れて遷移することとなる。このように、上記電圧異常信号ALARMがHレベルからLレベルに遷移するタイミングより、上記システムリセット信号SYSRSTがHレベルからLレベルに遷移するタイミングを遅らせているのは、後述する主制御RAM602図6参照及び払出制御RAM702図8参照に記憶されているデータのバックアップ処理を行うための期間を設けるためである。また一方、図5には、係員が操作するスイッチSWが設けられており、このスイッチSWのON/OFF状態に対応した値がRAMクリア信号RAMCLRとして主制御基板60及び払出制御基板70に出力されている。なお、このRAMクリア信号RAMCLRは、後述する主制御RAM602図6参照及び払出制御RAM702図8参照の全領域を初期設定するか否かを決定する信号である。ところで、本実施形態においては、このスイッチSWを電源基板50に設ける例を示したが、主制御基板60及び/又は払出制御基板70に設けても良い。<主制御基板60>次に、図6及び図7を用いて主制御基板60を説明する。図6は、主制御基板60の回路構成を示す回路図であり、図6に示すように主制御基板60には、主制御CPU600と、一連の遊技制御手順を記述した制御プログラム等を格納した主制御ROM601と、作業領域やバッファメモリ等として機能する主制御RAM602とで構成された1チップマイクロコンピュータを搭載している。そして、上記電源基板50にて生成された直流電圧DC12V主電源がノイズを除去するノイズフィルタ610を介してレギュレータ611により直流電圧DC12V主電源から主変換電源である直流電圧VCC5Vに変換主変換電源され、その変換された直流電圧VCC5V主変換電源が上記主制御CPU600に内蔵されているVDD端子に供給されるようになっている。また、上記電源基板50にて生成されたバックアップ電源VBBDC5Vはノイズを除去するノイズフィルタ612及び抵抗R20を介して上記主制御CPU600に内蔵されているVBB端子に供給されるようになっている。そしてまた、上記直流電圧DC12V主電源から変換された直流電圧VCC5V主変換電源の電源ラインとバックアップ電源VBBDC5Vの電源ラインとの間にはダイオードD30が接続されている。このように、上記直流電圧DC12V主電源から変換された直流電圧VCC5V主変換電源の電源ラインとバックアップ電源VBBDC5Vの電源ラインとの間にダイオードD30を接続するのは、次の理由によるものである。すなわち、図6に示すように、直流電圧VCC5V主変換電源とバックアップ電源VBBDC5Vは別々に供給されているため、配線長が異なる。そしてさらには、通常時安定的に交流電圧AC24及び直流電圧DC12V主電源が供給されている状態の主制御CPU600における直流電圧VCC5V主変換電源の消費電流は、最大で140mA、バックアップ電源VBBDC5Vの消費電流は最大で3mAであり、異常時交流電圧AC24及び/又は直流電圧DC12V主電源が電断した状態の主制御CPU600における直流電圧VCC5V主変換電源の消費電流は、0mA、バックアップ電源VBBDC5Vの消費電流は最大で20μAであるため、電流値が異なる。それゆえ、配線長が異なり、電流値が異なるため、両電圧が大きくばらつくことがある。そのため、直流電圧VCC5V主変換電源の電源ラインとバックアップ電源VBBDC5Vの電源ラインとの間にダイオードD30を接続すれば、直流電圧VCC5V主変換電源が変動すると共にバックアップ電源VBBDC5Vも変動することとなり、それゆえ、両電圧が大きくばらつくことがなくなる。そのため、直流電圧VCC5V主変換電源の電源ラインとバックアップ電源VBBDC5Vの電源ラインとの間にダイオードD30が接続されているのである。また、ダイオードD30は、図6に示すように、アノード端子が直流電圧VCC5V主変換電源の電源ラインに接続され、カソード端子がバックアップ電源VBBDC5Vの電源ラインに接続されている。このように接続すれば、バックアップ電源VBBDC5Vの電流が直流電圧VCC5V主変換電源に逆流することがないため、主制御CPU600の通常動作に影響を及ぼす事態を防止することができる。さらに、ダイオードD30は、図6に示すように、L1>L2を満たすように直流電圧VCC5V主変換電源の電源ラインとバックアップ電源VBBDC5Vの電源ラインとの間に接続されている。L1は、電源基板50から供給されたバックアップ電源VBBDC5Vの入力端子からそのバックアップ電源VBBDC5Vの電源ラインに接続されているダイオードD30の接続点Pまでの距離を示し、L2は、その接続点Pから上記主制御CPU600に内蔵されているVBB端子までの距離を示したものである。このように、L1>L2を満たすように直流電圧VCC5V主変換電源の電源ラインとバックアップ電源VBBDC5Vの電源ラインとの間にダイオードD30を接続すれば、より両電圧のばらつきを低減させることができる。またさらに、ダイオードD30は図7に示すように主制御基板60上に配設されている。すなわち、図7に示すように、主制御基板60は、樹脂等からなる絶縁層60aと、その絶縁層60aの上面に形成された部品面60bと、その絶縁層60aの下面に形成された半田面60cとで構成されている。そして、主制御基板60には、複数のスルーホール60dが形成され、そのスルーホール60dの内壁面には、銅等のメッキ60eが夫々施されている。このように形成された主制御基板60の部品面60bにはバックアップ電源VBBDC5Vの電源ラインが配線され、主制御基板60の半田面60cには直流電圧VCC5V主変換電源の電源ラインが配線されている。そして、そのように配線されたバックアップ電源VBBDC5Vの電源ラインと直流電圧VCC5V主変換電源の電源ラインとの間にダイオードD30を接続するにあたって、上記スルーホール60dに上記ダイオードD30の一対の脚部D30a,D30aを夫々挿入し、その脚部D30a,D30aを半田面60cに半田61付けすることによって、バックアップ電源VBBDC5Vの電源ラインと直流電圧VCC5V主変換電源の電源ラインとの間にダイオードD30を接続している。このように、ダイオードD30をバックアップ電源VBBDC5Vの電源ラインと直流電圧VCC5V主変換電源の電源ラインとの間に接続すれば、インピーダンスが低減されるため、上記両電圧の電圧降下を低減させることができる。一方、図6に示すように、上記電源基板50より出力されたシステムリセット信号SYSRSTには、プルアップ抵抗R21と、抵抗R22及びコンデンサC30のRC回路と、2つのシュミットトリガST1,ST2と、プルアップ抵抗R23とが接続されて上記主制御CPU600に内蔵されているSYSRST端子に接続されている。そして、上記電源基板50より出力された電圧異常信号ALARMには、プルアップ抵抗R24と、抵抗R25及びコンデンサC31のRC回路と、シュミットトリガST3とが接続されて上記主制御CPU600に内蔵されているALARM端子に接続されている。なお、この電圧異常信号ALARMが、HレベルからLレベルに遷移すると、後述するように主制御RAM602内に記憶されているデータのバックアップ処理が行われる。そして、その主制御RAM602内に記憶されているデータのバックアップ処理を行う際、主制御RAM602内の記憶内容を維持しなければならないが、その記憶内容を維持するための電源としてバックアップ電源VBBDC5Vが供給されている。また、上記電源基板50より出力されたRAMクリア信号RAMCLRには、プルアップ抵抗R26と、抵抗R27及びコンデンサC32のRC回路と、シュミットトリガST4とが接続されて上記主制御CPU600に内蔵されているRAMCLR端子に接続されている。一方、上記主制御CPU600にはCLK端子が内蔵されており、そのCLK端子にはクロックを発生させる水晶発振器613が接続されている。そしてこの水晶発振器613は、図6に示すように、上記ダイオードD30と離隔した位置に主制御基板60上に配設されている。このように、水晶発振器613とダイオードD30を離隔した位置に配設させれば、バックアップ電源VBBDC5V、直流電圧VCC5V主変換電源へのノイズの混入を低減させることができる。なお、離隔距離としては15mm程度が好ましい。なおまた、ノイズを発生させやすいものとして、図示しないデータバスやアドレスバスが存在するが、そのようなノイズ源となるデータバスやアドレスバスからも離隔した方が好ましい。さらに、図示はしないが、主制御基板60上に配設されるバックアップ電源VBBDC5V及び直流電圧VCC5V主変換電源の電源ラインと水晶発振器613のクロックラインは、当該クロックラインから発生するノイズが当該電源ラインに混入してしまう事態を低減させるため、電源ラインとクロックラインの少なくとも一部が並行にならないように配設させた方が好ましい。また、当該電源ラインの周囲にはノイズの混入を低減させるため、グランドパターンを形成した方が好ましい。一方、主制御基板60は、図6に示すように、遊技盤中継基板100図3参照からの各入賞口43,45及び各始動口42,44図2参照のスイッチ信号を受信する。このスイッチ信号は直流電圧DC12V主電源のプルアップ抵抗R28を介してスイッチ監視部614に入力され、その入力を受けたスイッチ監視部614は、そのスイッチ信号を直流電圧DC12V主電源から直流電圧DC5Vに変換すると共にスイッチ信号の断線の有無を確認した上で、直流電圧VCC5V主変換電源のプルアップ抵抗R29を介して主制御CPU600に当該スイッチ信号を入力している。また一方、主制御CPU600は、そのスイッチ信号を受けて大入賞口43などのソレノイド類を駆動するソレノイド類駆動信号を遊技盤中継基板100に送信し、上記各入賞口43,45からのスイッチ信号を受信した場合、遊技者に幾らの遊技球を払い出すかを決定し、その決定した情報を払出制御コマンドPAYCMDとして払出制御基板70に送信する。さらに、主制御CPU600は、上記各始動口42,44からのスイッチ信号を受信すると、遊技者に有利な特別遊技状態を発生させるかいわゆる当たり、あるいは、遊技者に有利な特別遊技状態を発生させないかいわゆるハズレの抽選を行い、その抽選結果である当否情報に応じて特別図柄の変動パターンや停止図柄あるいは普通図柄の表示内容を決定し、その抽選結果を特別図柄表示装置46又は普通図柄表示装置47に送信する。そしてさらに、主制御CPU600は、その決定した情報を含む演出制御コマンドDICMDを生成し、演出I/F基板90に送信する。なお一方、主制御CPU600は、払出制御基板70より遊技球の払出動作を示す賞球計数信号や払出動作の異常に係るステイタス信号STAYSIGNALを受信している。他方、図6に示すように、上記電源基板50にて生成された直流電圧DC32Vが主制御基板60に供給されており、その直流電圧DC32Vは、コンデンサC33及び抵抗R30からなる並列回路を介して遊技盤中継基板100に出力されている。なお、この出力された電圧は、大入賞口43などのソレノイド類を駆動させる際の電圧として使用される。<払出制御基板70>次に、図8を用いて払出制御基板70を説明する。図8は、払出制御基板70の回路構成を示す回路図であり、主制御基板60の回路構成と重複するところが存在するため、主制御基板60の回路構成と同一構成については、同一の符号を付し、説明は省略することとする。図8に示すように、払出制御基板70には、払出制御CPU700と、制御プログラム等が格納されている払出制御ROM701と、作業領域やバッファメモリ等として機能する払出制御RAM702とで構成された1チップマイクロコンピュータを搭載している。この払出制御CPU700には、上述した主制御CPU600と同じように、上記電源基板50にて生成された直流電圧DC12V主電源から変換された直流電圧VCC5V主変換電源,バックアップ電源VBBDC5Vが供給され、電源基板50より出力されたシステムリセット信号SYSRST,電圧異常信号ALARM,RAMクリア信号RAMCLRが接続されている。そしてさらに、払出制御CPU700には、上述した主制御CPU600と同じように、クロックを発生させる水晶発振器613が接続されており、なお、払出制御基板70にも、図7で示した主制御基板60と同じようにダイオードD30が配設されている。また、払出制御CPU700は、主制御基板60から送信された払出制御コマンドPAYCMDを受信し、その払出制御コマンドPAYCMDに基づいて払出モータ信号MOTSIGNALを生成し、その生成した払出モータ信号MOTSIGNALを払出モータMに送信する。これにより、払出モータMが作動し遊技者に遊技球を払出すこととなる。そしてさらに、払出制御CPU700は、遊技球の払出動作を示す賞球計数信号や払出動作の異常に係るステイタス信号STAYSIGNALを主制御基板60に送信し、遊技者の操作に応答して遊技球を発射させる発射制御基板110の作動を開始又は停止させる発射制御信号FISIGNALを発射制御基板110に送信する。他方、図8に示すように、払出制御基板70は、電源基板50から供給されたAC24Vをそのまま発射制御基板110に供給している。次に、上記説明したバックアップ処理の内容をより詳細に説明するため、図9~図11を用いて主制御基板60の主制御ROM601内に格納されているプログラムの概要を説明する。なお、払出制御基板70の払出制御ROM701内に格納されているプログラムの動作内容も基本構成においては共通しているため、主制御基板60の主制御ROM601内に格納されているプログラムの概要のみを説明することとする。まず、図9を参照しつつ、システムリセット処理プログラムメイン処理について説明する。主制御CPU600は、最初に自らを割込み禁止状態に設定すると共にステップS1、主制御CPU600内のレジスタ値等の初期設定を行うステップS2。続いて、主制御CPU600は、RAMクリア信号RAMCLR信号を取得し、図示しない内部レジスタ内に格納するステップS3。そして次に、主制御CPU600は、電圧異常信号ALARMを2回取得し、その2回取得した電圧異常信号ALARMのレベルが一致するか否かを確認した上で図示しない内部レジスタ内に格納しステップS4、その電圧異常信号ALARMのレベルを確認する。そして電圧異常信号ALARMのレベルがLレベルであればステップS5:YES、ステップS4の処理に戻り、電圧異常信号ALARMのレベルがHレベルであればステップS5:NO、ステップS6の処理に進む。すなわち、主制御CPU600は、電圧異常信号ALARMが正常レベルすなわちHレベルに変化するまで同一の処理を繰り返すステップS5~S6。これは、電断時に、図11に示すステップS312の処理を終えた後でも、直流電圧VCC5V主変換電源が降下しきらない場合もあることを考慮したものである。すなわち、図11の電圧監視処理を終えて、無限ループ処理を繰返しているタイミングで、図示しないウォッチドッグタイマ機能が発揮されて主制御CPU600がリセットされることがあっても、ステップS6以降の処理に進まないようにしているものである。もし、ステップS6以降の処理に進んでしまうと、主制御RAM602のデータチェックサム演算の基礎データや、ステップS302で更新されるバックアップフラグBFLが書き換えられ、しかもそのデータが電断後も保存されることとなり、後述するバックアップ処理ステップS306~S309が無駄になるためである。次いで、主制御CPU600は、主制御RAM602へのデータ書込みを許可しステップS6、演出I/F基板90に液晶表示装置41に待機画面を表示させるような処理コマンドを送信するステップS7。そして、主制御CPU600は、払出制御基板70から電源投入信号図示せずが送信されたか否かを確認し、送信されていればステップS8:YES次の処理ステップS9に進み、送信されていなければステップS8:NOステップS8の処理を繰り返す。次いで、主制御CPU600は、ステップS3の処理にて取得したRAMクリア信号RAMCLRのレベルを確認し、RAMクリア信号RAMCLRがON状態であった場合ステップS9:ON、主制御RAM602内の全領域を全てクリアする処理を行うステップS14。一方、RAMクリア信号RAMCLRがOFF状態であった場合ステップS9:OFF、主制御CPU600は、バックアップフラグBFLの内容を判定するステップS10。なお、このバックアップフラグBFLとは、後述する図11の電圧監視処理の動作が実行されたか否かを示すデータである。このバックアップフラグBFLがOFF状態ステップS10:OFFであれば、後述する図11の電圧監視処理の動作が実行されていないこととなり、主制御CPU600は、主制御RAM602内の全領域を全てクリアする処理を行うステップS14。一方、バックアップフラグBFLがON状態ステップS10:ONであれば、後述する図11の電圧監視処理の動作が実行されていることとなるため、主制御CPU600は、チェックサム値を算出するためのチェックサム演算を行うステップS11。なお、チェックサム演算とは、主制御RAM602の作業領域を対象とする8ビット加算演算である。そして、主制御CPU600は、上記チェックサム値が算出されたら、この演算結果を主制御RAM602内のSUM番地の記憶値と比較する処理を行うステップS12。なお、このSUM番地には、電圧降下時に実行される電圧監視処理図11参照において、同じように処理されたチェックサム演算によるチェックサム値が記憶されているステップS309。そして、記憶された演算結果は、主制御RAM602内に記憶されている他のデータと共に、バックアップ電源VBBDC5Vによって維持されている。このSUM番地の記憶値と上記ステップS11の処理にて算出されたチェックサム値が不一致ステップS12:NOであれば、主制御CPU600は、主制御RAM602内の全領域を全てクリアする処理を行うステップS14。そして一致ステップS12:YESしていれば、主制御CPU600は、主制御RAM602内に記憶されているデータに基づいて電断時の遊技動作に復帰させる処理を行うステップS13。次いで、主制御CPU600は、ステップS13及びステップS14の処理後、その内部に設けられている一定周期のパルス出力を作成する機能や時間計測の機能等を有するCTCCounterTimerCircuitの設定を行う。すなわち、主制御CPU600は、4ms毎に定期的にタイマ割込みがかかるように上記CTCの時間定数レジスタを設定するステップS15。そして次いで、主制御CPU600は、自身への割込みを禁止状態にセットした状態ステップS16で、各種の乱数カウンタにいて更新処理を行った後ステップS17、割込み許可状態に戻してステップS18、ステップS16に戻る処理を行う。続いて、図10を参照して、上述したメイン処理を中断させて、4ms毎に開始されるタイマ割込みプログラムについて説明する。このタイマ割込みが生じると、主制御CPU600内のレジスタを保存することなく、直ちに電圧監視処理が実行されるステップS30。これは、タイマ割込み処理が起動されるタイミングが、上記ステップS16の直後に固定されているためである。なお、電圧監視処理は、電源基板50から出力されている電圧異常信号ALARMのレベルを判定するものであるが、具体的な処理内容については後述することとする。次いで、主制御CPU600は、上記電圧監視処理ステップS30が終了すると、各遊技動作の時間を管理しているタイマのタイマ減算処理を行うステップS31。ここで減算されたタイマは、大入賞口43図2参照の開放時間やその他の遊技演出時間を管理するために使用されるものである。そして次いで、主制御CPU600には、各入賞口43,45及び各始動口42,44図2参照のスイッチを含む各種スイッチ類のON/OFF信号が入力され、作業領域にON/OFF信号レベルや、その立ち上がり状態が記憶されるステップS32。その後、主制御CPU600は、エラー管理処理を行うステップS33。なお、エラー管理処理は、遊技球の補給が停止したり、あるいは、遊技球が詰まったりなど、機器内部に異常が生じていないかの判定を含むものである。次いで、主制御CPU600は、各入賞口43,45及び各始動口42,44図2参照の検知信号に基づく管理処理を行った後ステップS34、普通図柄処理を行うステップS35。普通図柄処理とは、電動チューリップ等、普通電動役物を作動させるか否かの判定処理を行うものである。次いで、主制御CPU600は、特別図柄処理を行うステップS36。特別図柄処理とは、大入賞口43図2参照など特別電動役物を作動させるか否かの判定処理を行うものである。このような特別図柄処理ステップS36の後、主制御基板60で管理するLEDについて点灯動作させる処理を行いステップS37、大入賞口43図2参照等の開閉動作を実現するソレノイドの駆動処理を実行するステップS38。そしてその後、主制御CPU600は、割込み許可状態に戻してタイマ割込みを終えるステップS39。これにより、割込み処理ルーチンからメイン処理図9参照に戻ることとなる。続いて、図11を参照して、電圧監視処理図10のステップS30参照について説明する。電圧監視処理は、先ず、電源基板50から出力された電圧異常信号ALARMを2回取得し、その2回取得した電圧異常信号ALARMのレベルが一致するか否かを確認した上で図示しない内部レジスタ内に格納しステップS300、その電圧異常信号ALARMのレベルを確認する。そして電圧異常信号ALARMのレベルがHレベルであればステップS301:NO、ステップS302の処理に進み、電圧異常信号ALARMのレベルがLレベルであればステップS301:YES、ステップS303の処理に進む。主制御CPU600は、電圧異常信号ALARMのレベルがHレベルであればステップS301:NO、バックアップフラグBFLをOFF状態ステップS302にし、電圧異常確認カウンタをゼロにクリアして処理を終えるステップS304。一方、主制御CPU600は、電圧異常信号ALARMのレベルがHレベルであればステップS301:NO、電圧異常確認カウンタをインクリメント1しステップS303、電圧異常確認カウンタのカウント値が2以上か否かの確認を行うステップS305。そして、電圧異常確認カウンタのカウント値が2より小さければステップS305:NO処理を終了し、電圧異常確認カウンタのカウント値が2以上であればステップS305:YES電圧異常確認カウンタをゼロにクリアする処理を行うことでバックアップ処理を開始するステップS306。次いで、主制御CPU600は、バックアップフラグBFLをON状態に設定しステップS307、演出I/F基板90に電源が遮断したことを報知する電断コマンドを送信するステップS308。そして、主制御CPU600は、図9に示すメイン処理のステップS11と同一の演算を、同一の作業領域に対して行い、その演算結果を記憶する処理を行うことでバックアップ処理を終了するステップS309。そしてその後、主制御CPU600は、主制御RAM602へのデータ書込みを禁止状態に設定するステップS310と共に、全ての出力ポートの出力データをクリアするステップS311。そして、主制御CPU600は、CTCに対する設定処理によってタイマ割込みを禁止すると共に、無限ループ処理を繰り返し直流電圧が降下するのを待つ処理を行うステップS312。以上説明した本実施形態によれば、主制御基板60に搭載されている主制御CPU600、払出制御基板70に搭載されている払出制御CPU700の誤動作を低減させることができる。なお、本実施形態においては、電源基板50にて、主電源である電流電圧DC12Vを生成し、その主電源である電流電圧DC12Vを主制御基板60,払出制御基板70にて主変換電源である直流電圧VCC5Vに夫々変換し、その変換した直流電圧VCC5Vを主制御CPU600、払出制御CPU700に供給する例を示したが、電源基板50にて、主電源として直流電圧VCC5Vを生成し、その電源基板50で生成した主電源である直流電圧VCC5Vを主制御CPU600、払出制御CPU700に供給しても良い。なおまた、本実施形態においては、払出制御基板70にバックアップ電源VBBを供給し、払出制御RAM702内のデータをバックアップする例を示したが、主制御基板60のみにバックアップ電源VBBを供給し、払出制御基板70にバックアップ電源VBBを供給しないような構成にしても良い。"