半導体基板と、前記半導体基板の表面に形成された第1導電形の第1の半導体領域と、前記第1の半導体領域の表面に形成された第2導電形のソース層と、前記半導体基板の表面に形成された第2導電形のドレイン層と、前記半導体基板の表面における前記ソース層と前記ドレイン層との間に形成され、前記ドレイン層に接した第2導電形の第2の半導体領域と、前記第2の半導体領域に上面側から形成されたトレンチ内に、前記半導体基板との間に空隙を形成して設けられた絶縁部材と、前記半導体基板における前記ソース層と前記絶縁部材との間の部分上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を備えたことを特徴とする半導体装置。上面にトレンチが形成された半導体基板と、前記トレンチ内に設けられた絶縁部材と、を備え、前記半導体基板と前記絶縁部材との間には、空隙が形成されていることを特徴とする半導体装置。前記空隙は、前記トレンチの底面と側面とがなす角部を含む部分に形成されていることを特徴とする請求項1または2に記載の半導体装置。前記トレンチの底面の中央部は、前記絶縁部材に接していることを特徴とする請求項1~3のいずれか1つに記載の半導体装置。半導体基板の上面にトレンチを形成する工程と、前記トレンチの内面上に、第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に、第2の絶縁膜を形成する工程と、前記第2の絶縁膜のエッチング速度よりも前記第1の絶縁膜のエッチング速度の方が高くなるような条件でエッチングを施すことにより、前記第1の絶縁膜における前記第2の絶縁膜の下方に位置する部分の一部を残し、残部を除去する工程と、前記残部が除去されたあとの空間の少なくとも一部を空隙として残すように、第3の絶縁膜を堆積させる工程と、を備えたことを特徴とする半導体装置の製造方法。半導体基板の上面にトレンチを形成する工程と、前記トレンチの側面上に、絶縁材料からなる側壁を形成する工程と、前記半導体基板に対して等方性エッチングを施すことにより、前記半導体基板における前記側壁の直下域に位置する部分を除去する工程と、前記側壁の直下域に位置する部分が除去されたあとの空間の少なくとも一部を空隙として残すように、前記トレンチ内に絶縁膜を堆積させる工程と、を備えたことを特徴とする半導体装置の製造方法。横方向拡散型電界効果トランジスタを含む半導体装置の製造方法であることを特徴とする請求項5または6に記載の半導体装置の製造方法。本発明の目的は、信頼性が高い半導体装置及びその製造方法を提供することである。実施形態に係る半導体装置は、半導体基板と、前記半導体基板の表面に形成された第1導電形の第1の半導体領域と、前記第1の半導体領域の表面に形成された第2導電形のソース層と、前記半導体基板の表面に形成された第2導電形のドレイン層と、前記半導体基板の表面における前記ソース層と前記ドレイン層との間に形成され、前記ドレイン層に接した第2導電形の第2の半導体領域と、前記第2の半導体領域に上面側から形成されたトレンチ内に、前記半導体基板との間に空隙を形成して設けられた絶縁部材と、前記半導体基板における前記ソース層と前記絶縁部材との間の部分上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を備える。実施形態に係る半導体装置は、上面にトレンチが形成された半導体基板と、前記トレンチ内に設けられた絶縁部材と、を備える。そして、前記半導体基板と前記絶縁部材との間には、空隙が形成されている。実施形態に係る半導体装置の製造方法は、半導体基板の上面にトレンチを形成する工程と、前記トレンチの内面上に、第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に、第2の絶縁膜を形成する工程と、前記第2の絶縁膜のエッチング速度よりも前記第1の絶縁膜のエッチング速度の方が高くなるような条件でエッチングを施すことにより、前記第1の絶縁膜における前記第2の絶縁膜の下方に位置する部分の一部を残し、残部を除去する工程と、前記残部が除去されたあとの空間の少なくとも一部を空隙として残すように、第3の絶縁膜を堆積させる工程と、を備える。実施形態に係る半導体装置の製造方法は、半導体基板の上面にトレンチを形成する工程と、前記トレンチの側面上に、絶縁材料からなる側壁を形成する工程と、前記半導体基板に対して等方性エッチングを施すことにより、前記半導体基板における前記側壁の直下域に位置する部分を除去する工程と、前記側壁の直下域に位置する部分が除去されたあとの空間の少なくとも一部を空隙として残すように、前記トレンチ内に絶縁膜を堆積させる工程と、を備える。以下、図面を参照しつつ、本発明の実施形態について説明する。先ず、第1の実施形態について説明する。図1は、本実施形態に係る半導体装置を例示する断面図である。図1に示すように、本実施形態に係る半導体装置1は、LDMOS横方向拡散型電界効果トランジスタ30が形成された装置である。図1に示すように、本実施形態に係る半導体装置1においては、シリコン基板10が設けられている。シリコン基板10においては、導電形がp形のp形部分11上に、導電形がn形のn形エピタキシャル層12が設けられている。n形エピタキシャル層12の上層部分の一部には、p形ボディ層13が形成されており、p形ボディ層13の上層部分の一部には、n形ソース層14が形成されている。n形ソース層14は、シリコン基板11の上面に露出しており、上方から見て、p形ボディ層13の内部に位置している。また、n形エピタキシャル層12の上層部分であって、p形ボディ層13から離隔した領域には、n形ドレイン層15が形成されている。p形部分11、n形エピタキシャル層12、p形ボディ層13、n形ソース層14及びn形ドレイン層15は、シリコン基板10の一部である。n形エピタキシャル層12の上面におけるp形ボディ層13とn形ドレイン層15との間には、トレンチ20が形成されている。トレンチ20の断面形状は、例えば、上辺が下辺よりも長い逆台形状である。また、トレンチ20はn形ソース層14及びn形ドレイン層15よりも深く形成されている。n形エピタキシャル層12におけるトレンチ20に面した部分には、n形リサーフ層16が形成されている。すなわち、トレンチ20の底面20a及び側面20bは、n形リサーフ層16によって構成されている。n形リサーフ層16の実効的な不純物濃度は、n形エピタキシャル層12の実効的な不純物濃度よりも高く、n形ソース層14及びn形ドレイン層15の実効的な不純物濃度よりも低い。なお、実効的な不純物濃度とは、母材である半導体材料の導電に寄与する不純物の濃度をいい、アクセプタとなる不純物とドナーとなる不純物の双方を含む場合は、両者の相殺分を除いた濃度をいう。n形リサーフ層16のn形ソース層14側の端部は、p形ボディ層13から離隔しており、n形リサーフ層16とp形ボディ層13との間にはn形エピタキシャル層12が介在している。一方、n形リサーフ層16のn形ドレイン層15側の端部は、n形ドレイン層15に接している。トレンチ20内には、絶縁部材21が設けられている。絶縁部材21は例えばシリコン酸化物等の絶縁材料によって形成されている。そして、n形リサーフ層16と絶縁部材21との間には、空隙22が形成されている。空隙22は、トレンチ20の底面20aと側面20bとがなす角部20cを含む部分に形成されており、底面20aの周辺部及び側面20bの下部に沿って形成されている。これにより、トレンチ20の角部20cと、絶縁部材21の側面と下面とがなす角部21aとは、空隙22を介して離隔している。換言すると、トレンチ20は絶縁部材21によって完全には埋め込まれておらず、角部20cを含む部分に空隙22を残している。一方、絶縁部材21の側面の最上部及び底部の中央部は、n形リサーフ層16に接している。また、シリコン基板10上には、ゲート絶縁膜25、ゲート電極26、ソースコンタクト27及びドレインコンタクト28が設けられている。ゲート絶縁膜25は、例えば、シリコン酸化物等の絶縁材料からなり、n形ソース層14と絶縁部材21との間の領域の直上域に配置されている。ゲート電極26は、例えば、不純物が導入されたポリシリコン等の導電材料からなり、ゲート絶縁膜25を覆うように、ゲート絶縁膜25の直上域及び絶縁部材21におけるnソース層14側の部分の直上域に配置されている。ソースコンタクト27及びドレインコンタクト28は、例えば、金属等の導電材料によって形成されている。ソースコンタクト27の下端は、p形ボディ層13及びn形ソース層14に接しており、ドレインコンタクト28の下端は、n形ドレイン層15に接している。n形エピタキシャル層12、p形ボディ層13、n形ソース層14、n形ドレイン層15、n形リサーフ層16、絶縁部材21、ゲート絶縁膜25及びゲート電極26により、nチャネル形のLDMOS30が形成されている。LDMOS30においては、p形ボディ層13におけるn形ソース層14とn形リサーフ層16との間に配置された部分が、チャネル領域として機能する。そして、LDMOS30においては、n形ソース層14とn形ドレイン層15との間の電流経路に介在するようにトレンチ20が形成されており、トレンチ20内に絶縁部材21が設けられていることにより、ソース-ドレイン間の耐圧を確保することができる。また、トレンチ20内に空隙22を残して絶縁部材21が埋め込まれた構造体は、半導体装置1におけるLDMOS30以外の部分にも設けられており、例えば、素子分離絶縁膜STIとして機能している。次に、本実施形態の動作について説明する。本実施形態においては、ゲート電極26にLDMOS30の閾値電圧よりも高い電位が印加されると、p形ボディ層13におけるゲート電極26の直下に位置する部分に反転層が形成される。これにより、LDMOS30がオン状態となり、n形ドレイン層15から、n形リサーフ層16及びp形ボディ層13に形成された反転層を介して、n形ソース層14に電流が流れる。このとき、絶縁部材21とn形リサーフ層16との間には空隙22が形成されており、絶縁部材21の角部21aは電流経路から離隔しているため、角部21aに電界が集中することがない。このため、HCIHotCarrierInjection:ホットキャリア注入により、絶縁部材21の角部21aにキャリア、例えばホール又は電子がトラップされてしまうことがない。次に、本実施形態の効果について説明する。上述の如く、本実施形態においては、絶縁部材21とn形リサーフ層16との間に空隙22が形成されているため、絶縁部材21の角部21aに電界が集中して、キャリアがトラップされることがない。これにより、キャリアのトラップに起因して、LDMOS30の特性が劣化してしまうことがない。従って、本実施形態によれば、LDMOS30の特性が安定した信頼性が高い半導体装置を実現することができる。なお、本実施形態においては、トレンチ20の底面20aの周辺部及び側面20bの下部に沿って空隙22を形成する例を示したが、本発明はこれに限定されない。シリコン基板10と絶縁部材21との間の少なくとも一部に空隙22が形成されていれば、キャリアのトラップを抑制する効果が得られる。但し、絶縁部材21においては、角部21aに特に電界が集中しやすいため、角部21aを空隙22によってシリコン基板10から離隔すれば、キャリアの注入を抑制する効果が特に大きい。次に、比較例について説明する。図2は、本比較例に係る半導体装置を例示する断面図である。図2に示すように、本比較例に係る半導体装置101は、前述の第1の実施形態に係る半導体装置1図1参照と比較して、トレンチ20内の全体に絶縁部材21が埋め込まれており、空隙22図1参照が形成されていない点が異なっている。本比較例においては、絶縁部材21の角部21aがn形リサーフ層16に接している。このため、LDMOS30がオン状態となり、n形ソース層14とn形ドレイン層15との間に電流が流れるときに、絶縁部材21の角部21aに電界が集中してしまい、この角部21aにキャリア、例えばホールがトラップされてしまう。これにより、LDMOS30の特性が劣化してしまう。従って、本比較例に係る半導体装置101は、信頼性が低い。次に、第2の実施形態について説明する。本実施形態は、前述の第1の実施形態に係る半導体装置の製造方法の実施形態である。すなわち、本実施形態は、LDMOS横方向拡散型電界効果トランジスタを含む半導体装置の製造方法の実施形態であり、特に、LDMOSの形成方法の一部である。図3~図7は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。先ず、図3に示すように、p形のシリコン基板上にn形シリコンをエピタキシャル成長させて、n形エピタキシャル層12を形成する。これにより、p形部分11上にn形エピタキシャル層12が形成されたシリコン基板10が作製される。次に、シリコン基板10上にマスク材41を形成する。マスク材41には開口部41aを形成する。次に、マスク材41をマスクとして、シリコン基板10に対してエッチングを施す。これにより、n形エピタキシャル層12の上層部分における開口部41aの直下域に、トレンチ20が形成される。このとき、トレンチ20の断面形状は、例えば逆台形状となる。次に、シリコン基板10上の全面に、例えば、ボロンを添加したシリコン酸化物BSG:boronsilicateglassを堆積させて、絶縁膜42を形成する。絶縁膜42は、トレンチ20の内面上にも形成される。次に、絶縁膜42上の全面に、例えば、不純物を添加していないシリコン酸化物NSG:nondopedsilicateglassを堆積させて、絶縁膜43を形成する。絶縁膜43は、トレンチ21の内面上にも形成される。絶縁膜42は絶縁膜43よりも薄く形成し、絶縁膜42のボロン濃度は絶縁膜43のボロン濃度よりも高くする。なお、本実施形態においては、絶縁膜42をBSGにより形成し、絶縁膜43をNSGにより形成する例を示したが、他の材料によって絶縁膜42及び43を形成してもよい。但し、絶縁膜42と絶縁膜43との間でエッチング選択比をとれることが必要である。次に、トレンチ20の内部における絶縁膜43上に、レジスト膜44を形成する。このとき、絶縁膜42、絶縁膜43及びレジスト膜44の合計膜厚が、トレンチ20の深さを超えないようにする。すなわち、レジスト膜44の上面を、シリコン基板10の上面よりも下方に位置させる。次に、図4に示すように、レジスト膜44をマスクとして、絶縁膜43及び絶縁膜42に対して、リセスプロセス手法を用いたエッチングを施す。これにより、絶縁膜43及び絶縁膜42におけるレジスト膜44の上面よりも上方に形成された部分が除去される。除去される部分には、トレンチ20の外部に形成された部分も含まれる。その後、レジスト膜44を除去する。次に、図5に示すように、薬液を用いたウェットエッチングを施す。このウェットエッチングの条件は、絶縁膜43のエッチング速度よりも絶縁膜42のエッチング速度の方が高くなるような条件とする。そして、絶縁膜42の一部が残るように、エッチングを停止させる。これにより、絶縁膜42のうち、トレンチ20の底部の中央部に位置する部分が残留し、それ以外の部分が除去される。絶縁膜42の残留部分は、絶縁膜43を支持し、絶縁膜43がリフトオフされることを防止する支柱となる。また、トレンチ20内における絶縁膜42が除去された後には、空間45が形成される。次に、図6に示すように、全面に例えばBSG等の絶縁材料を堆積させて、絶縁膜46を形成する。絶縁膜46によって、トレンチ20の内部が埋め込まれる。この堆積は、例えばCVDchemicalvapordeposition:化学気相成長法又はPVDphysicalvapordeposition:物理気相成長法等のカバレッジが低い方法で行い、空間45の少なくとも一部が空隙22として残るようにする。なお、絶縁膜46は、BSG以外の絶縁材料により形成してもよい。次に、図7に示すように、平坦化処理を施して、絶縁膜46におけるシリコン基板10の上面上に形成された部分及びマスク材41を研削して除去する。これにより、トレンチ20内に、絶縁膜42、絶縁膜43及び絶縁膜46からなる絶縁部材21が形成される。なお、上述の如く、トレンチ20の底面20aの周辺部及び側面20bの下部と絶縁部材21との間には空隙22が形成され、トレンチ20の角部20cと絶縁部材21の角部21aとは空隙22によって離隔される。図1に示すp形ボディ層13、n形ソース層14、n形ドレイン層15及びn形リサーフ層16は、トレンチ20の形成前か、トレンチ20の形成後であって絶縁部材21の形成前か、又は、絶縁部材21の形成後に形成する。そして、図1に示すように、絶縁部材21の形成後に、ゲート絶縁膜25、ゲート電極26、ソースコンタクト27及びドレインコンタクト28を形成する。これにより、LDMOS30が作製され、半導体装置1が製造される。本実施形態によれば、図3に示す工程において、エッチング選択比がとれる2枚の絶縁膜42及び43を順次形成し、図5に示す工程において、絶縁膜43に対して絶縁膜42を選択的に除去することにより、絶縁膜43の下方に空間45を形成し、図6に示す工程において、空間45を埋めきらないようなカバレッジが低い条件で絶縁膜46を堆積させることにより、シリコン基板10と絶縁部材21との間に空隙22を形成することができる。これにより、前述の第1の実施形態に係る半導体装置1を製造することができる。次に、第3の実施形態について説明する。本実施形態も、前述の第1の実施形態に係る半導体装置の製造方法の実施形態である。すなわち、本実施形態は、LDMOSを含む半導体装置の製造方法の実施形態であり、特に、LDMOSの形成方法の一部である。図8~図13は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。先ず、図8に示すように、p形部分11上にn形エピタキシャル層12が形成されたシリコン基板10を用意する。次に、シリコン基板10上に、開口部41aが形成されたマスク材41を形成する。次に、マスク材41をマスクとして、シリコン基板10に対してエッチングを施す。これにより、n形エピタキシャル層12の上層部分における開口部41aの直下域に、トレンチ20が形成される。次に、シリコン基板10上の全面に、例えばシリコン酸化物等の絶縁材料を堆積させて、絶縁膜51を形成する。絶縁膜51はトレンチ20の内面上にも形成される。次に、図9に示すように、異方性エッチングを施すことにより、絶縁膜51をエッチバックする。これにより、絶縁膜51をトレンチ20の底面20a上及びマスク材41の上面上から除去し、トレンチ20の側面20b上のみに残留させる。この結果、トレンチ20の側面20b上に、例えばシリコン酸化物からなる側壁52が形成される。次に、図10に示すように、側壁52をマスクとして、シリコン基板10に対してエッチングを施す。これにより、n形エピタキシャル層12におけるトレンチ20の底面20aにおける側壁52によって覆われていない領域に、凹部53が形成される。次に、図11に示すように、シリコン基板10に対してCDEchemicaldryetching:化学乾式エッチング等の等方性エッチングを施す。これにより、凹部53図10参照を介して、n形エピタキシャル層12における側壁52の直下域に位置する部分が除去されて、空間54が形成される。次に、図12に示すように、シリコン基板10上の全面に、例えばシリコン酸化物等の絶縁材料を堆積させることにより、絶縁膜55を形成する。絶縁膜55によって、トレンチ20の内部が側壁52ごと埋め込まれる。但し、この堆積は、空間54の少なくとも一部を空隙22として残せる程度に、カバレッジが低い条件で行う。次に、図13に示すように、平坦化処理を施すことにより、絶縁膜55におけるシリコン基板10の上面上に堆積された部分及びマスク材41を研削して除去する。これにより、トレンチ20内に、側壁52及び絶縁膜55からなる絶縁部材21が形成される。なお、上述の如く、トレンチ20の底面20aの周辺部及び側面20bの下部と絶縁部材21との間には、空隙22が形成されている。図1に示すp形ボディ層13、n形ソース層14、n形ドレイン層15及びn形リサーフ層16については、前述の第1の実施形態と同様に、トレンチ20の形成前か、トレンチ20の形成後且つ絶縁部材21の形成前か、又は、絶縁部材21の形成後に形成する。そして、図1に示すように、絶縁部材21の形成後に、ゲート絶縁膜25、ゲート電極26、ソースコンタクト27及びドレインコンタクト28を形成する。これにより、LDMOS30が作製され、半導体装置1が製造される。本実施形態によれば、図9に示す工程において、トレンチ20の側面20b上に側壁52を形成し、図10に示す工程において、側壁52をマスクとしてトレンチ20の底面20aを更に掘り込んで凹部53を形成し、図11に示す工程において、等方性エッチングを行い、凹部53を介して空間54を形成し、図12に示す工程において、空間54を埋めきらないようなカバレッジが低い条件で絶縁材料を堆積させて絶縁膜55を形成することにより、シリコン基板10と絶縁部材21との間に空隙22を形成することができる。このように、本実施形態によっても、前述の第1の実施形態に係る半導体装置1を製造することができる。なお、本実施形態においては、絶縁膜51及び55をシリコン酸化物によって形成する例を示したが、本発明はこれに限定されない。以上説明した実施形態によれば、信頼性が高い半導体装置及びその製造方法を実現することができる。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。