絶縁基板上にゲート電極層を形成する工程、該基板及び該ゲート電極層上に第1の絶縁膜を形成する工程、第1の絶縁膜上に酸化物半導体層を形成する工程、該酸化物半導体層上に、第2の絶縁膜をその一部に開口を持つように形成する工程、前記第2の絶縁膜上に前記開口を介して前記酸化物半導体層と電気的に接続するようにソースドレイン電極を形成する工程を含み、前記酸化物半導体層は、ソースドレイン電極が形成される領域から画素領域にわたって形成され、前記第2の絶縁膜を形成する工程の前に、該酸化物半導体の画素領域に相当する部分を低抵抗処理して第1の画素電極を形成する工程をさらに含むアクティブマトリックス型表示素子の製造方法。前記酸化物半導体の部分を低抵抗化させる工程は、真空、不活性ガス中、あるいは還元性ガス雰囲気中においてアニールを行う工程、及び不活性ガスまたは還元性ガスを含む雰囲気中におけるプラズマ処理後、水素を含む膜で被覆してアニールを行う工程のいずれかであることを特徴とする請求項2に記載の方法。前記第1の画素電極上に第3の絶縁膜を形成する工程、及び前記第3の絶縁膜上に第2の画素電極を形成する工程をさらに具備することを特徴とする請求項1または2に記載の方法。前記酸化物半導体層は、酸化インジウムガリウム亜鉛からなる請求項1ないし3のいずれか1項に記載の方法。絶縁基板と、該基板上に形成されたゲート電極層と、該基板及び該ゲート電極層上に形成された第1の絶縁膜と、該第1の絶縁膜上に形成された酸化物半導体層と、及び該酸化物半導体層上に一部に開口を持つように形成された第2の絶縁膜と、該開口を介して該酸化物半導体層と電気的に接続されたソースドレイン電極とを含み、前記酸化物半導体はソースドレイン電極が形成される領域から画素領域にわたって設けられ、該酸化物半導体の画素領域に相当する部分を低抵抗処理して第1の画素電極として使用することを特徴とするアクティブマトリックス型表示素子。前記第1の画素電極上に形成された第3の絶縁膜、及び該第3の絶縁膜上に形成された第2の画素電極をさらに具備することを特徴とする請求項5に記載のアクティブマトリックス型表示素子。前記酸化物半導体層は、酸化インジウムガリウム亜鉛からなる請求項5または6に記載のアクティブマトリックス型表示素子。前記酸化物半導体の部分の低抵抗化処理は、真空、不活性ガス中、あるいは還元性ガス雰囲気中においてアニールを行う工程、及び不活性ガスまたは還元性ガスを含む雰囲気中におけるプラズマ処理後、水素を含む膜で被覆してアニールを行う工程のいずれかにより行われることを特徴とする請求項5ないし7のいずれか1項に記載のアクティブマトリックス型表示素子。実施形態によれば、より少ない工程数で効率良くアクティブマトリクス型表示素子を作成することを目的とする。実施形態によれば、絶縁基板上にゲート電極層を形成する工程、該基板及び該ゲート電極層上に第1の絶縁膜を形成する工程、第1の絶縁膜上に酸化物半導体層を形成する工程、該酸化物半導体層上に、第2の絶縁膜をその一部に開口を持つように形成する工程、前記第2の絶縁膜上に前記開口を介して前記酸化物半導体層と電気的に接続するようにソースドレイン電極を形成する工程を含み、前記酸化物半導体層は、ソースドレイン電極が形成される領域から画素領域にわたって形成され、前記第2の絶縁膜を形成する工程の前に、該酸化物半導体の画素領域に相当する部分を低抵抗処理して第1の画素電極を形成する工程をさらに含むアクティブマトリックス型表示素子の製造方法が提供される。実施形態は、スイッチング素子として薄膜トランジスタを備えたアクティブマトリックス型表示素子を製造する方法を提供するもので、絶縁基板上にゲート電極層を形成する工程、基板及びゲート電極層上に第1の絶縁膜を形成する工程、第1の絶縁膜上に酸化物半導体層を形成する工程、酸化物半導体層の一部を低抵抗化する工程、酸化物半導体層上に第2の絶縁膜をその一部に開口を持つように形成する工程、及び第2の絶縁膜上に、開口を介して酸化物半導体層と電気的に接続するようにソースドレイン電極を形成する工程を含む。使用される酸化物半導体層は、ソースドレイン電極が形成される領域から画素領域にわたって形成される。酸化物半導体層を部分的に低抵抗化する工程では、ソースドレイン電極が形成される領域の酸化物半導体層は低抵抗化せず薄膜トランジスタの能動層として機能させ、該酸化物半導体の画素領域に相当する部分の酸化物半導体層は低抵抗化して第1の画素電極として機能させる。また、他の実施形態は、スイッチング素子として薄膜トランジスタを備えたアクティブマトリックス型表示素子を提供するもので、絶縁基板と、基板上に形成されたゲート電極層と、基板及びゲート電極層上に形成された第1の絶縁膜と、第1の絶縁膜上に形成され、部分的に低抵抗化された酸化物半導体層と、及び酸化物半導体層上に一部に開口を持つように形成された第2の絶縁膜と、開口を介して酸化物半導体層と電気的に接続されたソースドレイン電極とを含む。ここで、酸化物半導体は、ソースドレイン電極が形成される領域から画素領域にわたって設けられる。酸化物半導体層は、ソースドレイン電極が形成される領域の酸化物半導体層は低抵抗化されず、薄膜トランジスタの能動層として機能し、画素領域に相当する部分の酸化物半導体層は低抵抗化されて第1の画素電極として機能できる。以下、実施の形態について、図面を参照して説明する。図1は、第1の実施形態にかかるアクティブマトリックス型表示素子の製造工程の一例を表す図を示す。図2は、第1の実施形態にかかるアクティブマトリックス型表示素子の構成を説明するための図を示す。図1及び図2に示す例はTNモードである。図1aに示すように、初めに、ガラス基板や樹脂基板などの光透過性を有する絶縁基板10上にスパッタ法によりメタル膜を成膜しパターニングしてゲート電極11及び補助容量線13を形成する。ゲート電極11は、例えば、銅Cu、アルミニウムAl、チタンTi、モリブデンMo、タングステンWのいずれかまたはこれらのうちの少なくとも1つを含む合金によって形成されている。図示しないゲート配線及び補助容量線13は、ゲート電極11と同一層に配置された導電層であり、ゲート電極11と同一材料によって形成可能である。次に、図1bに示すように、ゲート絶縁膜14としてプラズマCVD法で例えばSiO膜を形成する。ゲート絶縁膜14として、例えば、シリコン酸化物SiOx、シリコン窒化物SiNx、シリコン酸窒化物SiONのいずれかの材料を用いることができる。続いて、図1bに示すように、ゲート絶縁膜14上にArとO2の混合ガスを用いて、例えばIGZOInZnGaO等の酸化物半導体層15を形成する。IGZO膜は、スパッタガス組成によりシート抵抗を変化させることができる。例えばスパッタガス組成中の酸素分圧を変化させることにより、低電界領域でのシート抵抗が変化する。ここでは、酸素分圧を高くしてシート抵抗が高抵抗となる条件で成膜を行うことができる。次に、IGZO膜をパターニングする。この際、図1e及び図2に示すように、IGZO膜は、TFTを形成する領域101、画素領域102、及び補助容量Csを形成する領域103を連続するパターンとする。続いて、層間絶縁膜18を形成する。例えば、プラズマCVD法によりSiH4:NO2=1:50の混合ガスでSiO膜を形成し、パターニングして、図1cに示すように、層間絶縁膜18のうちゲート電極11の直上の領域の一部を開口させる。次いで、酸化物半導体層15の低抵抗化処理を行う。低抵抗化処理は基板を350°Cに加熱し、SiH4ガスを160Paで30秒流した。さらに、図1dに示すように、その上にメタル膜を形成し、パターニングして、開口を介して酸化物半導体層15と電気的に接続するようにソースドレイン電極16を形成し、薄膜トランジスタ回路基板1が完成する。その後、さらに信号線を形成することができる。ソースドレイン電極は、例えば、銅Cu、アルミニウムAl、チタンTi、モリブデンMo、タングステンWのいずれかまたはこれらのうちの少なくとも1つを含む合金などによって形成されている。なお、図1dは、図2のA-A断面に相当する。図3は、第2の実施形態にかかるアクティブマトリックス型表示素子の製造工程の一例を表す図を示す。図4は、第2の実施形態にかかるアクティブマトリックス型表示素子の構成を説明するための図を示す。この例は、FFSモードと呼ばれる、画素電極を2層に積層し上側の画素電極をスリット上に加工し、上下の画素電極間に電界をかけるモードである。図3aに示すように、初めに、ガラス基板や樹脂基板などの光透過性を有する絶縁基板10上にスパッタ法によりメタル膜を成膜しパターニングしてゲート電極11を形成する。ゲート電極11は、例えば、銅Cu、アルミニウムAl、チタンTi、モリブデンMo、タングステンWのいずれかまたはこれらのうちの少なくとも1つを含む合金によって形成されている。次に、図3bに示すように、ゲート絶縁膜14としてプラズマCVD法で例えばSiO膜を形成する。ゲート絶縁膜14として、例えば、シリコン酸化物SiOx、シリコン窒化物SiNx、シリコン酸窒化物SiONのいずれかの材料を用いることができる。続いて、図3bに示すように、ゲート絶縁膜14上にArとO2の混合ガスを用いて、例えばIGZOInZnGaO等の酸化物半導体層15を形成する。ここでは、酸素分圧を高くしてシート抵抗が高抵抗となる条件で成膜を行う。次に、IGZO膜をパターニングする。この際、図3d及び図4に示すように、IGZO膜は、TFTを形成する領域101、画素領域102、及び補助容量Csを形成する領域103を連続するパターンとする。続いて、層間絶縁膜18を形成する。例えば、プラズマCVD法によりSiH4:NO2=1:50の混合ガスでSiO膜を形成し、パターニングして、層間絶縁膜18のうちゲート電極11の直上の領域の一部を開口させる。さらに、図3dに示すように、その上にメタル膜を形成し、パターニングして、酸化物半導体層15と電気的に接続するようにソースドレイン電極16を形成する。ソースドレイン電極は、例えば、銅Cu、アルミニウムAl、チタンTi、モリブデンMo、タングステンWのいずれかまたはこれらのうちの少なくとも1つを含む合金などによって形成されている。次に、層間絶縁膜18、酸化物半導体層15、及びソースドレイン電極16を覆うように、絶縁膜21として、例えばSiH4とNH3の混合ガスを用いたプラズマCVD法でSiN膜を形成する。次に、この絶縁膜21をパターニングし、外部引き出し部を開口する図示せず。最後に、第2の画素電極として、ITO31を形成する。第2の実施形態では、第1の実施形態と異なり、還元性ガスでの低抵抗化処理はおこなっていない。しかしながら、SiN膜中には多量の水素が含まれており、これが成膜後のチャンバー滞在中にアニールされることによりSiN膜と接している酸化物半導体層15の部分が低抵抗化して、第1の画素電極が形成される。FFSモードにおいては、液晶に横方向の電界を印加して用いられるため、信号線やゲート線からの漏れ電解が問題となる。このため、第2の画素電極は隣接する画素と連続し信号線およびゲート線を隠すように設けられる。その後、信号線を形成することができる。尚、低抵抗化された酸化物半導体層は、比較的高い酸素分圧で成膜した酸化物半導体は電界がかからない場合には高抵抗となる。これを還元性雰囲気などで処理すると半導体のVfbがマイナス側にシフトし、電界がかからない場合には低抵抗となる。この状態で画素電極として使用することが可能である。元々IGZO等の酸化物半導体は可視光に透明であるため、低抵抗化処理の際に電極部を露出させれば容易電極膜が形成できる。また、図1に示すように、低抵抗化処理する部分の下部に、あらかじめゲート電極と同一の層で補助容量線14のパターンを形成しておくことにより、この部分を補助容量として使用することが可能である。図3に示すFFSモードにおいては第一の画素電極と第二の画素電極の間で補助容量が形成されるため、ゲート電極の層を用いることなく補助容量を形成することが可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。