"パッケージ基板に電気的に接続されるキャパシタ内蔵インターポーザモジュールであって、第1の電極と第2の電極とを備え、モールド被覆固定されている半導体集積回路素子を有し、弁金属材料と、前記弁金属材料の一部の表面に形成された陽極酸化皮膜と、前記陽極酸化皮膜の上に形成された陰極と、前記陰極に電気的に接触する導電性材料と、前記導電性材料に電気的に接続する下部電極パッドとを有し、前記弁金属材料が前記第1の電極と電気的に接続され、前記陰極が前記導電性材料を介して前記第2の電極と電気的に接続され、前記弁金属材料と前記陰極との間に前記陽極酸化皮膜を挟んで構成されるキャパシタを少なくとも1組有し、前記パッケージ基板は前記下部電極パッドと電気的に接続されることを特徴とするキャパシタ内蔵インターポーザモジュール。前記陰極が導電性高分子材料を含むことを特徴とする請求項1に記載のキャパシタ内蔵インターポーザモジュール。前記導電性材料として、銀ペースト、カーボンペースト、或いは、銀ペーストとカーボンペーストの積層ペーストのいずれかからなるペースト材料を用いることを特徴とする請求項1または請求項2に記載のキャパシタ内蔵インターポーザモジュール。前記導電性材料として、異方導電性フィルムを用いることを特徴とする請求項1または請求項2に記載のキャパシタ内蔵インターポーザモジュール。しかしながら、上述の特許文献1乃至特許文献5による提案では、半導体集積回路素子とキャパシタの接続距離は短くなるものの、このようなインターポーザ型キャパシタを作製するには、支持基板にスルービアを形成しなければならず、導体とセラミックスを同時焼成するプロセスによるものや、シリコンに貫通孔を形成し、ビア間の絶縁化処理を施した後に、導体を充填しスルービアを形成する必要があるが、これらは、製造上、困難な技術を含み、低コスト化を図ることが極めて困難であるという問題がある。一方、特許文献6乃至特許文献8によって提案されているキャパシタ形成技術では、薄膜キャパシタの電極材料として、酸化しにくいPt或いはAuなどの貴金属材料を使用することが一般的であり、また、高誘電率材料を成膜するためのスパッタリング装置などの真空設備の導入や、歩留向上のためのパーティクル除去対策など、製造上、低コスト化を見込むことができないことが問題であった。さらに、上述の特許文献9乃至特許文献11による提案では、キャパシタ構造および使用材料が煩雑であり、製造工程の複雑化が懸念され、低コストに製造することが困難であるという問題がある。また、従来技術によりキャパシタを内蔵したインターポーザを作製した場合、パッケージ基板にキャパシタ内蔵インターポーザをフリップチップ実装した後に、検査により良品を選別し、さらに、半導体集積回路素子をフリップチップ実装することで、良品を選別することになるため、はんだ階層は2回になり、それぞれの接続信頼性の低下が懸念されるという問題がある。したがって、本発明は、接続信頼性を高めるとともに、内蔵するキャパシタを大容量化し、さらに、低コスト化することを目的とする。開示される一観点からは、パッケージ基板に電気的に接続されるキャパシタ内蔵インターポーザモジュールであって、第1の電極と第2の電極とを備え、モールド被覆固定されている半導体集積回路素子を有し、弁金属材料と、前記弁金属材料の一部の表面に形成された陽極酸化皮膜と、前記陽極酸化皮膜の上に形成された陰極と、前記陰極に電気的に接触する導電性材料と、前記導電性材料に電気的に接続する下部電極パッドとを有し、前記弁金属材料が前記第1の電極と電気的に接続され、前記陰極が前記導電性材料を介して前記第2の電極と電気的に接続され、前記弁金属材料と前記陰極との間に前記陽極酸化皮膜を挟んで構成されるキャパシタを少なくとも1組有し、前記パッケージ基板は前記下部電極パッドと電気的に接続されることを特徴とするキャパシタ内蔵インターポーザモジュールが提供される。本発明によれば、半導体集積回路素子の直下にキャパシタを実装し、両者の距離を最短することができるため、キャパシタの低インダクタンス化を達成することができるとともに、従来の貫通ビア付の基板を用いたインターポーザ単独の製造ではないため、従来よりも低コストで、半導体集積回路素子の高周波領域GHz帯での安定動作を実現することができる。ここで、図1を参照して、本発明の実施の形態のキャパシタ内蔵インターポーザモジュールを説明する。図1は、本発明の実施の形態のキャパシタ内蔵インターポーザモジュールの構成説明図であり、まず、厚さが、例えば、0.1~0.15mm程度のアルミニウムなどの弁金属の板あるいは箔上に陽極化成による酸化皮膜を形成する。例えば、アルミニウム箔を使用する場合、このアルミニウム箔に対して、アジピン酸アンモニウムや五ホウ酸アンモニウムなどの水溶液中で陽極化成処理を行なう。また、アルミニウムの陽極化成処理の前に、アルミ面に対してエッチング処理を行ない多孔質構造にしても良く、これにより、陽極酸化皮膜の実効表面積が増大しキャパシタ容量を増大することができる。次いで、陽極酸化皮膜の表面にポリピロールやポリエチレンジオキシチオフェンなどの導電性高分子材料を成膜して陰極としたのち、半導体集積回路素子の電極位置に対応させてドリル加工やパンチング加工、或いは、レーザ加工により、表面を陽極酸化したアルミ箔に孔を開けて下部電極及び上部電極とを交互に露出させる。これは、電極端子間で発生する相互インダクタンスをキャンセルすることを利用して、低インダクタンス化を実現するためであるが、当然、半導体集積回路素子側の電極配置に対応してキャパシタ電極を配置しなくてはならない。なお、キャパシタの陽極は、母体金属この場合、アルミニウムである。次いで、支持台座となるシリコン基板上に、Ti膜等を介してNi等からなる下部パッド電極を形成したのち、下部パッド電極と電気的に接続するように銀ペースト等のペースト材料をスクリーン印刷等で塗布するか、或いは、異方導電性フィルムAFCを貼り付けてキャパシタの下部電極及び貫通ビア電極の端子部を形成する。なお、シリコン基板は半導体集積回路素子と同じ熱膨張係数であり、且つ、研削に薄層化やフッ酸HFによるエッチング除去が容易であるので支持台座として好適である。次いで、ペースト材料或いは異方導電性フィルム自体の接着性を利用して下部電極とキャパシタの陰極とを接着したのち、ベンゾシクロブテン樹脂、ポリイミド樹脂、エポキシ樹脂、ビスマレイミド樹脂、マレイド樹脂、シアネート樹脂、ポリフェニレンエーテル樹脂、ポリフェニレンオキサイド樹脂、フッ素含有樹脂、液晶ポリマ、ポリエーテルイミド樹脂、或いは、ポリエーテルエーテルケトン樹脂のいずれかからなる保護膜で覆う。次いで、この保護膜に、貫通ビア電極の端子部、下部電極、及び、陽極に対するビアホールを形成し、例えば、セミアディティブ法を用いてCu/Crスパッタ薄膜成膜後にCuメッキ、このビアホールをCu等の電解メッキ膜で埋め込んでキャパシタに対する接続ビア配線を形成する。次いで、再び、保護膜を設けたのち、この保護膜に貫通ビア電極の端子部及び下部電極の接続ビア配線に対するビアホールを形成し、例えば、セミアディティブ法を用いてCu/Crスパッタ薄膜成膜後にCuメッキ、このビアホールをCu等の電解メッキ膜で埋め込んで半導体集積回路素子に対する上部パッド電極用の接続ビア配線を形成する。次いで、この接続ビア配線に対する上部パッド電極を形成したのちに、半田バンプを用いて半導体集積回路素子をフリップチップ接続する。次いで、フリップチップ接続したものをアンダーフィル樹脂及びモールド樹脂で被覆固定したのちに、必要に応じて低背化および放熱対策として半導体集積回路素子の背面を薄層化処理し、次いで、支持台座として使用していたシリコンを研削及び化学エッチングにより除去することで、大容量キャパシタを内蔵したインターポーザモジュールが完成する。次いで、キャパシタ内蔵インターポーザモジュールの下部パッド電極に半田バンプを形成したのち、パッケージ基板へフリップチップ接続することで、大容量のキャパシタを半導体集積回路素子の直下へ配置したパーケージが完成する。ここで、図2乃至図8を参照して、本発明の実施例1のキャパシタ内蔵インターポーザモジュールの製造方法を説明する。まず、図2に示すように、厚さが0.05mm~0.2mm、例えば、0.1mmのアルミニウム箔11の表面を電解エッチング処理によって多孔質構造としたのち、フッ硝酸および蒸留水で洗浄し、次いで、例えば、純水1000ccに対してアジピン酸アンモニウムを150g溶解させた水溶液中で陽極化成を行ない、アルミニウム箔11の表面にアルミ酸化皮膜12を形成する。なお、陽極化成時の条件は、アルミニウム箔11の一方の面を保護膜で被覆した状態で、例えば、液温度は85°C、化成電圧は100Vとし、電流は0.3A、電圧印加時間は20分である。この時、多孔質化されたアルミニウム箔11の表面に厚さが、例えば、10~200nm、例えば、50nmのアルミ酸化皮膜12が形成され、このアルミ酸化皮膜12がキャパシタを構成する誘電体膜となり、また、酸化されずに残った部分が陽極13となる。次いで、アルミ酸化皮膜12の表面に、ポリエチレンジオキシチオフェンとスチレンスルホン酸を含む溶液を塗布し乾燥させる工程を例えば、3回繰り返して、膜厚を例えば20μmとして導電性高分子膜からなる陰極14を形成する。この時、導電性高分子材料が孔の中に含浸してアルミ酸化皮膜12の表面と密着した陰極14となる。次いで、陰極14を設けたアルミニウム箔11にレーザ加工を施すことによって、半導体集積回路素子に設けたパッドに対応する位置に後述する貫通ビア電極及び下部電極を露出させるための孔15を形成する。次いで、図3に示すように、シリコン基板21上に厚さが、例えば、0.3μmのTi膜22をスパッタ成膜したのち、感光性ポリイミド樹脂ワニスをスピンコート法によって、例えば、2500rpmで30秒間回転塗布することによって、厚さが、例えば、6μmの厚さに形成し、例えば、120°Cのプリベークの後に、露光現像工程をへて、例えば、350°Cの本ベークを行なうことによって、厚さが、例えば、3μmのポリイミド樹脂膜23を形成する。なお、露光現像工程において、半導体集積回路素子の電極に対応する位置に開口を形成する。次いで、Ti膜22をメッキシード層として、電解メッキ法によって、Niを3μmの厚さに成膜して下部電極パッド24を形成する。次いで、下部電極パッド24に対応する位置に、銀ペーストを印刷法で所定のパターンに塗布してキャパシタの下部電極25と貫通ビア電極26とする。次いで、図2において説明したアルミニウム箔11の陰極14側を下部電極25と貫通ビア電極26上に位置合わせして載置したのち、例えば、大気中で200°Cの温度で30分間の熱処理を行うことによって、銀ペーストを硬化させてアルミニウム箔11の接着を行う。次いで、図4に示すように、感光性エポキシワニスをスピンコート法によって、例えば、2000rpmで30秒間回転塗布することによって、厚さが、例えば、10μmの厚さに形成し、例えば、60°Cのプリベークの後に、露光現像工程をへて、例えば、200°Cの本ベークを行なうことによって、厚さが、例えば、5μmのエポキシ樹脂膜からなる保護膜27を形成する。なお、露光現像工程において、キャパシタの陽極13、下部電極25、及び、貫通ビア電極26に対するビアホール28が形成される。次いで、セミアディティブ法を用いて、例えば、Cr膜及びCu膜を順次スパッタ成膜してメッキシード層図示は省略を形成したのち、レジストによりメッキフレーム図示は省略を形成し、次いで、Cuを電解メッキすることによってビアホール28を埋め込んだのち、メッキフレームを除去するとともに、メッキシード層の露出部を除去することによって、キャパシタの陽極13、下部電極25、及び、貫通ビア電極26に対する接続ビア29~31を形成する。この時、キャパシタの陽極13に対する接続ビア30と貫通ビア電極26に対する接続ビア31とが導通するようにメッキフレームを形成する。次いで、図5に示すように、再び、感光性エポキシワニスをスピンコート法によって、例えば、2000rpmで30秒間回転塗布することによって、厚さが、例えば、10μmの厚さに形成し、例えば、60°Cのプリベークの後に、露光現像工程をへて、例えば、200°Cの本ベークを行なうことによって、厚さが、例えば、5μmのエポキシ樹脂膜からなる保護膜32を形成する。なお、露光現像工程において、接続ビア29,31に対するビアホール33が形成される。次いで、再び、上記と同様のセミアディティブ法によって、接続ビア29,31に対する接続ビア34,35を形成する。次いで、図6に示すように、メッキシード層となるTi膜及びCu膜いずれも図示を省略を順次スパッタ成膜したのち、メッキフレーム図示は省略を用いてNi膜を電解メッキし、メッキフレームを除去するとともに、メッキシード層の露出部を除去することによって、UBM層36を形成し、次いで、半田バンプ37を介してLSIチップ41,42をフリップチップ実装する。次いで、アンダーフィル樹脂43を充填した後に、エポキシ樹脂を塗布してモールド樹脂44としてLSIチップ41,42を被覆固定する。次いで、図7に示すように、LSIチップ41,42を低背化するために研削して、LSIチップ41,42の厚さを例えば、100μmにしたのち、支持台座として使用していたシリコン基板21を研削し、HFを使用してエッチングすることで、シリコン基板21及びTi膜22を完全除去し、ポリイミド樹脂23と下部電極パッド24を露出させる。次いで、Niからなる下部電極パッド24の表面に設けたUBM層38の表面に半田バンプ39を形成したのち、ダイシングにより各LSIチップ41,42に対応するモジュールに個片化することによって、キャパシタ内蔵インターポーザモジュール51,52の基本構造が完成する。図8は、上述のようにして製造したキャパシタ内蔵インターポーザモジュール51,52をパッケージ基板53に実装した場合の概略的構成図であり、LSIチップ41,42の直下にキャパシタを実装し、両者の距離を最短することができるため、低コストで、LSI素子のGHz帯域での安定動作が可能なパッケージを実現される。この実施例1においては、従来、各種産業で利用されてきた陽極酸化技術を用いて誘電体皮膜を形成した平面状電解キャパシタを内蔵しており、半導体集積回路素子直下に大容量キャパシタを配置した半導体モジュールとして取り扱うことができるため、半導体パッケージの実装において、半導体集積回路素子、デカップリングキャパシタ、インターポーザなどを単独に実装する場合と比較して、接続信頼性を向上できる。また、キャパシタを形成するために、スパッタリング装置、ドライエッチング装置などの大型真空設備を用いないことから、従来と同構造をもつ薄膜キャパシタに比べて低コストに製造することができる。次に、図9及び図10を参照して本発明の実施例2のキャパシタ内蔵インターポーザモジュールの製造工程を説明するが、キャパシタの製造工程及び接続導体が異なる以外は上記の実施例1と全く同様であるので、図示は簡単にするとともに、説明に必要な符号等は上記の実施例1における符号を援用する。まず、図9に示すように、厚さが0.05mm~0.2mm、例えば、0.15mmのアルミニウム箔61の表面を電解エッチング処理によって多孔質構造としたのち、フッ硝酸および蒸留水で洗浄し、次いで、例えば、純水1000ccに対してアジピン酸アンモニウムを150g溶解させた水溶液中で陽極化成を行ない、アルミニウム箔61の表面にアルミ酸化皮膜62を形成する。なお、陽極化成時の条件は、アルミニウム箔61の一方の面を保護膜で被覆した状態で、例えば、液温度は85°C、化成電圧は100Vとし、電流は0.3A、電圧印加時間は20分である。この時、多孔質化されたアルミニウム箔61の表面に厚さが、例えば、10~200nm、例えば、35nmのアルミ酸化皮膜62が形成され、このアルミ酸化皮膜62がキャパシタを構成する誘電体膜となり、また、酸化されずに残った部分が陽極63となる。次いで、アルミ酸化皮膜12の表面に、ポリピロールを含む溶液を塗布し乾燥させる工程を例えば、5回繰り返して、膜厚を例えば50μmとして導電性高分子膜からなる陰極64を形成する。この時、導電性高分子材料が孔の中に含浸してアルミ酸化皮膜62の表面と密着した陰極64となる。次いで、陰極64を設けたアルミニウム箔61にドリル加工を施すことによって、半導体集積回路素子に設けたパッドに対応する位置に貫通ビア電極及び下部電極を露出させるための孔65を形成する。次いで、図10に示すように、実施例1と同様に、シリコン基板21上に厚さが、例えば、0.3μmのTi膜22をスパッタ成膜したのち、感光性ポリイミド樹脂ワニスをスピンコート法によって、例えば、2500rpmで30秒間回転塗布することによって、厚さが、例えば、6μmの厚さに形成し、例えば、120°Cのプリベークの後に、露光現像工程をへて、例えば、350°Cの本ベークを行なうことによって、厚さが、例えば、3μmのポリイミド樹脂膜23を形成する。なお、露光現像工程において、半導体集積回路装置の電極に対応する位置に開口を形成する。次いで、Ti膜22をメッキシード層として、電解メッキ法によって、Niを3μmの厚さに成膜して下部電極パッド24を形成する。次いで、下部電極パッド24に対応する位置に、異方導電性フィルム66を貼り付けキャパシタの下部電極と貫通ビア電極とする。次いで、図9において説明したアルミニウム箔61の陰極64側を異方導電性フィルム66からなる下部電極と貫通ビア電極上に位置合わせして載置したのち、例えば、1MPa/cm2の圧力で加圧しながら170°Cの温度で20秒間の熱処理を行うことによって、アルミニウム箔61を接着させる。以降は、上記の実施例1と全く同様な工程を経てキャパシタ内蔵インターポーザモジュールを完成させる。また、本発明の実施例2においては、導電性材料として、異方導電性フィルムを用いているので、実施例1の銀ペーストのようにボイドが発生することがないので、接続信頼性が向上する。次に、図11を参照して本発明の実施例3のキャパシタ内蔵インターポーザモジュールの製造工程を説明するが、キャパシタの製造工程が異なる以外は上記の実施例1と全く同様であるので、キャパシタの製造工程のみを説明する。まず、図11に示すように、厚さが0.05mm~0.3mm、例えば、0.15mmのニオブ箔71をパンチング加工することによって、半導体集積回路素子に設けたパッドに対応する位置に貫通ビア電極及び下部電極を露出させるための孔72を形成する。次いで、レーザ加工したニオブ箔71を酸および蒸留水で洗浄したのちに、リン酸溶液中で陽極化成を行ない、ニオブ酸化皮膜73を形成する。なお、陽極化成時の条件は、ニオブ箔71の一方の面を保護膜で被覆した状態で、例えば、液温度は90°C、化成電圧は150Vとし、電流は0.6A、電圧印加時間は10分であり、厚さが10~200nm、例えば、50nmのニオブ酸化皮膜73が形成される。次いで、ニオブ酸化皮膜73の表面にポリエチレンジオキシチオフェンとスチレンスルホン酸を含む溶液を塗布し乾燥させる工程を例えば、3回繰り返して、膜厚を例えば20μmとして導電性高分子膜からなる陰極75を形成する。なお、酸化されずに残った金属ニオブが陽極74となる。以降は、上記の実施例1と全く同様な工程を経てキャパシタ内蔵インターポーザモジュールを完成させる。この場合に、酸化ニオブの比誘電率は約42であり、アルミナの比誘電率の約8に比べて大きく、キャパシタの大容量化が可能になる。以上、本発明の各実施例を説明したが、本発明は各実施例に示した構成、条件、数値に限られるものではなく、各種の変更が可能であり、例えば、上記の各実施例においては、陽極をAl或いはNbとしているが、Al或いはNbに限られるものではなく、陽極酸化が可能な金属、即ち、弁金属であれば良く、例えば、Ta、Ti、Hf、Zr、W、Bi、Sb等及びそれらの合金類を用いても良いものである。また、上記の実施例1及び実施例2においては、Alを陽極酸化する前に電解エッチングにより多孔質化しているが、多孔質化工程は必須ではない。また、上記の実施例1においては、導電性材料として銀ペーストを用いているが、銀ペーストに限られるものではなく、カーボンペースト等の他の導電性ペーストを用いても良いものであり、さらに、単層ではなく、例えば、銀ペーストとカーボンペーストとを積層化しても良く、それによって、低抵抗化が可能になる。また、上記の各実施例においては、キャパシタを構成する保護膜として、感光性ポリイミド樹脂を用いているが、感光性ポリイミド樹脂に限られるものではなく、ベンゾシクロブテン樹脂、エポキシ樹脂、ビスマレイミド樹脂、マレイド樹脂、シアネート樹脂、ポリフェニレンエーテル樹脂、ポリフェニレンオキサイド樹脂、フッ素含有樹脂、液晶ポリマ、ポリエーテルイミド樹脂、或いは、ポリエーテルエーテルケトン樹脂等を用いても良いものである。また、上記の実施例1においては、半導体集積回路素子と接続する外部接続用導体、即ち、UBM層としてNi/Cu/Tiを用いているが、Ni/Cu/Tiに限られるものではなく、Ag、Ti、Cu、Cr、Ni、Au、或いは、Snを単独で或いは適宜積層させて用いても良いものである。また、上記の実施例1においては、低背化及び放熱性向上のために、半導体集積回路素子の背面を研削して薄層化しているが、この薄層化の工程は必須ではない。また、上記の各実施例においては、インターポーザにキャパシタのみを設けているので2層構造で、即ち、2回のセミアディティブ工程でインターポーザを構成しているが、インダクタンス素子等を組み込む場合には、3層構造等の多層構造を採用するものである。"