"主表面を有する半導体基板と、前記主表面上の素子領域内に設けられた電極と、前記主表面上に設けられ、一端が前記電極に接続された金属配線と、前記主表面上の素子領域外に設けられ、前記金属配線とは離間した電極パッドと、前記金属配線の一端と前記電極を内包し開口部を有する空隙が前記主表面の一部との間に形成されるように前記主表面上に設けられた空隙形成膜と、前記開口部を閉塞し、前記電極パッドを覆うことなく、前記金属配線の他端を覆う硬化された樹脂と、前記空隙の内面に設けられ、液状状態の前記樹脂の接触角を前記半導体基板及び前記空隙形成膜よりも大きくする物性を有する撥液膜と、硬化された前記樹脂に設けられた開口を介して前記金属配線と前記電極パッドを接続する金属膜とを備え、前記金属配線の他端は前記樹脂から出ていないことを特徴とする半導体装置。前記金属膜は前記開口部の直上を完全に覆うことを特徴とする請求項1に記載の半導体装置。前記金属膜はエアブリッジ金属配線であることを特徴とする請求項1又は2に記載の半導体装置。主表面を有する半導体基板と、前記主表面上の素子領域内に設けられた電極と、前記主表面上に設けられ、一端が前記電極に接続された金属配線と、前記主表面上の素子領域外に設けられ、前記金属配線とは離間した電極パッドと、前記金属配線の一端と前記電極を内包し開口部を有する空隙が前記主表面の一部との間に形成されるように前記主表面上に設けられた空隙形成膜と、前記開口部を閉塞し、前記電極パッドを覆うことなく、前記金属配線の他端を覆う硬化された樹脂と、前記空隙の内面に設けられ、液状状態の前記樹脂の接触角を前記半導体基板及び前記空隙形成膜よりも大きくする物性を有する撥液膜と、前記半導体基板内部に設けられ前記金属配線と前記電極パッドを接続する導電層とを備え、前記金属配線の他端は前記樹脂から出ていないことを特徴とする半導体装置。前記導電層は、不純物が添加された半導体層であることを特徴とする請求項4に記載の半導体装置。前記導電層は、前記半導体基板内部に埋め込まれた金属層であることを特徴とする請求項4に記載の半導体装置。互いに対向する主表面と裏面を有する半導体基板と、前記主表面上の素子領域内に設けられ、互いに離間した第1及び第2の電極と、前記第1の電極を内包し開口部を有する空隙が前記主表面の一部との間に形成されるように前記主表面上に設けられ、前記第2の電極に接合された空隙形成金属膜と、前記開口部を閉塞する硬化された樹脂と、前記空隙の内面に設けられ、液状状態の前記樹脂の接触角を前記半導体基板及び前記空隙形成金属膜よりも大きくする物性を有する撥液膜と、前記空隙形成金属膜と接合され、前記空隙形成金属膜及び前記樹脂を覆い、前記素子領域の外周にある外周領域において前記半導体基板と接合された第1の金属膜と、前記半導体基板の前記裏面に設けられ、前記半導体基板を貫通するバイアホールを介して前記第1の電極に接続された第2の金属膜とを備えることを特徴とする半導体装置。前記主表面の前記外周領域に設けられ、前記半導体基板とオーミック接合したオーミック金属層を更に備え、前記第1の金属膜は前記オーミック金属層を介して前記半導体基板と接合されていることを特徴とする請求項7に記載の半導体装置。前記素子領域と前記外周領域の間の領域でも、前記第1の金属膜が前記半導体基板と接合されていることを特徴とする請求項7又は8に記載の半導体装置。前記主表面上において前記第1の金属膜よりも外側に設けられ、前記半導体基板を貫通するバイアホールを介して前記第2の金属膜に接続された第3の金属膜を更に備えることを特徴とする請求項7~9の何れか1項に記載の半導体装置。前記裏面に設けられ、前記半導体基板を貫通するバイアホールを介して前記空隙形成金属膜に接続された第3の金属膜を更に備えることを特徴とする請求項7~9の何れか1項に記載の半導体装置。半導体基板の主表面上の素子領域内に電極を形成する工程と、前記主表面上に前記電極に一端が接続された金属配線を形成する工程と、前記主表面上の素子領域外に、前記金属配線とは離間した電極パッドを形成する工程と、前記金属配線の一端と前記電極を内包し開口部を有する空隙が前記主表面の一部との間に形成されるように前記主表面上に空隙形成膜を形成する工程と、液状状態の樹脂により、前記開口部を閉塞し、前記金属配線の他端を覆い、前記樹脂を硬化させる工程と、前記樹脂を形成する前に、液状状態の前記樹脂の接触角を前記半導体基板及び前記空隙形成膜よりも大きくする物性を有する撥液膜を前記空隙の内面に形成する工程と、硬化された前記樹脂に開口を形成する工程と、前記開口を介して前記金属配線の他端と前記電極パッドを接続する金属膜を形成する工程とを備え、前記金属配線の他端は前記樹脂から出ていないことを特徴とする半導体装置の製造方法。特許文献1には、空隙内の電極を空隙外部の電極パッドに接続する方法について詳細に記載されていない。金属配線により両者を接続させる場合、金属配線の一端が電極に接続され、金属配線の他端が樹脂から出て電極パッドに接続されることになる。しかし、製造過程において樹脂を熱硬化させた際に、金属配線と樹脂の界面に隙間が生じやすい。従って、耐湿性が劣化するという問題があった。本発明は、上述のような課題を解決するためになされたもので、その目的は高周波特性の悪化を防ぎ、耐湿性を向上させることができる半導体装置及びその製造方法を得るものである。本発明に係る半導体装置は、主表面を有する半導体基板と、前記主表面上の素子領域内に設けられた電極と、前記主表面上に設けられ、一端が前記電極に接続された金属配線と、前記主表面上の素子領域外に設けられ、前記金属配線とは離間した電極パッドと、前記金属配線の一端と前記電極を内包し開口部を有する空隙が前記主表面の一部との間に形成されるように前記主表面上に設けられた空隙形成膜と、前記開口部を閉塞し、前記電極パッドを覆うことなく、前記金属配線の他端を覆う硬化された樹脂と、前記空隙の内面に設けられ、液状状態の前記樹脂の接触角を前記半導体基板及び前記空隙形成膜よりも大きくする物性を有する撥液膜と、硬化された前記樹脂に設けられた開口を介して前記金属配線と前記電極パッドを接続する金属膜とを備え、前記金属配線の他端は前記樹脂から出ていないことを特徴とする。本発明により、高周波特性の悪化を防ぎ、耐湿性を向上させることができる。本発明の実施の形態に係る半導体装置及びその製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。実施の形態1.図1は、本発明の実施の形態1に係る半導体装置を示す上面図である。図2は、図1のI-Iに沿った断面図である。図3は、図1のII-IIに沿った断面図である。図4は、図2のII-IIの高さでの上面図である。半導体基板1の主表面上の素子領域内に、ドレイン電極2とソース電極3が互いに離間して設けられ、両者の間にゲート電極4が設けられている。ドレイン電極2及びソース電極3はオーミック金属層であり、ゲート電極4はショットキー電極である。一端がドレイン電極2に接続されたドレイン配線5が主表面上に設けられている。ソース電極3上にもソース配線6が設けられている。これらによりトランジスタが構成される。これらの表面はSiN膜7により保護されている。SiN膜7が不要な箇所、例えばソース電極3上のソース配線6上においてSiN膜7にコンタクトホールが形成されている。メッキ給電層8及びAuメッキ層9が主表面上に設けられ、ソース配線6を介してソース電極3に接合されている。メッキ給電層8及びAuメッキ層9と主表面の一部との間に空隙10が形成されている。空隙10は、ドレイン配線5の一端、ゲート電極4及びドレイン電極2を内包し、開口部11を有する。主表面上の素子領域外にドレイン電極パッド12及びゲート電極パッド13が設けられている。ドレイン電極パッド12はドレイン配線5とは離間している。硬化されたポリイミド膜14が開口部11を閉塞し、ドレイン電極パッド12及びゲート電極パッド13を覆うことなく、ドレイン配線5の他端を覆っている。ドレイン配線5の他端はポリイミド膜14から出ていない。空隙10の内面に撥液膜15が設けられている。この撥液膜15は、液状状態のポリイミド膜14の接触角を半導体基板1、メッキ給電層8及びAuメッキ層9よりも大きくする物性を有する。硬化イミド化されたポリイミド膜14に設けられた開口16を介してメッキ給電層17及びAuメッキ層18により、ドレイン配線5の他端とドレイン電極パッド12が接続されている。なお、図示は省略するが、ゲート電極4に接続されたゲート配線とゲート電極パッド13も同様に接続されている。続いて、本実施の形態に係る半導体装置の製造方法を説明する。図5から図14は、本発明の実施の形態1に係る半導体装置の製造工程を示す断面図である。まず、図5に示すように、半導体基板1の主表面上の素子領域内にゲート電極4、ドレイン電極2及びソース電極3を形成する。一端がドレイン電極2に接続されたドレイン配線5を主表面上に形成する。これらの表面に、絶縁保護膜としてSiN膜7をプラズマCVDにより形成し、SiN膜7にコンタクトホールを形成する。次に、図6に示すように、フォトレジスト膜19を全面に塗布し、転写工程によってソース電極3上のソース配線6上においてフォトレジスト膜19を開口する。次に、図7に示すように、例えばスパッタ法によって、Ti/Auからなるメッキ給電層8を全面に形成する。次に、図8に示すように、フォトレジスト膜20を全面に塗布し、転写工程によって開口する。その後、フォトレジスト膜20の開口部のメッキ給電層8上に電界メッキによってAuメッキ層9を形成する。この際に、主表面上の素子領域外にドレイン電極パッド12及びゲート電極パッド13を形成する。次に、図9及び図10に示すように、フォトレジスト膜20を除去し、フォトレジスト膜20を除去した領域のメッキ給電層8を例えばイオンミリングによって除去する。その後、フォトレジスト膜19を除去する。これにより、メッキ給電層8及びAuメッキ層9と主表面の一部との間に空隙10が形成される。次に、図11及び図12に示すように、等方的な成膜方法により撥液膜15を全面に形成する。ここで等方的な成膜方法とは、成膜される面の方位や位置によらず、おおよそ等しい厚みで被成膜物が堆積される成膜方法である。これにより、空隙10の内面にも十分な厚みの撥液膜15を形成することができる。その後、例えばRIE装置を用いた異方性エッチングにより、空隙10の内面以外に形成された不要な撥液膜15を除去する。次に、図13に示すように、例えばスプレーコータ又はスピンコータを用いて、液状状態の感光性のポリイミド膜14を全面に塗布する。これにより、空隙10の開口部11を閉塞し、開口部11を閉塞し、ドレイン配線5の他端を覆う。その後、ポリイミド膜14を硬化させる。この際に、空隙10は、撥液膜15の効果によりポリイミド膜14で埋め込まれることなく、維持される。次に、転写工程により、ドレイン配線5の他端上において、硬化されたポリイミド膜14に開口16を形成する。次に、図1及び図2に示すように、メッキ給電層8及びAuメッキ層9と同様の方法により、メッキ給電層17及びAuメッキ層18を形成しパターニングする。これにより、開口16を介してドレイン配線5の他端とドレイン電極パッド12を接続するメッキ給電層17及びAuメッキ層18を形成する。続いて、本実施の形態の効果を説明する。本実施の形態では、メッキ給電層8及びAuメッキ層9と主表面の一部との間に空隙10が形成されている。この空隙10が、素子領域のドレイン配線5の一端、ドレイン電極2及びゲート電極4を内包する。従って、半導体基板1とゲート電極4及びドレイン電極2との間に高誘電率の絶縁膜が存在しないため、高周波特性の悪化を防ぐことができる。本実施の形態の他の効果を比較例と比較して説明する。図14は比較例に係る半導体装置を示す断面図である。比較例では、ドレイン配線5の他端とドレイン電極パッド12を接続するために、ドレイン配線5の他端がポリイミド膜14から出ている。このため、製造過程においてポリイミド膜14を熱硬化させた際に、ドレイン配線5とポリイミド膜14の界面に隙間が生じる。この隙間は空隙10への水分浸入経路になるため、耐湿性が劣化する。一方、本実施の形態では、硬化されたポリイミド膜14に設けられた開口16を介してメッキ給電層17及びAuメッキ層18によりドレイン配線5の他端とドレイン電極パッド12が接続されている。従って、ドレイン配線5の他端をポリイミド膜14から出さないようにできる。これにより、空隙10への水分浸入経路になりうる隙間の発生を抑制できるため、耐湿性を向上させることができる。図15は、本発明の実施の形態1に係る半導体装置の変形例1を示す断面図である。メッキ給電層17及びAuメッキ層18が開口部11の直上を完全に覆っている。これにより、更に耐湿性を向上させることができる。図16は、本発明の実施の形態1に係る半導体装置の変形例2を示す断面図である。上記の実施の形態ではメッキ給電層17及びAuメッキ層18はエアブリッジ金属配線であるが、図16に示すようにメッキ給電層17及びAuメッキ層18がエアブリッジ金属配線でなくてもよい。なお、ポリイミド膜14の形状次第で段切れの問題が無ければ、メッキ給電層17及びAuメッキ層18を蒸着金属配線で代用してもよい。なお、ポリイミド膜14上にSiN膜などの絶縁保護膜を形成してもよい。これにより、メッキ給電層17及びAuメッキ層18が絶縁保護膜を介してポリイミド膜14上に形成され、密着性が増すため、更に耐湿性を向上させることができる。実施の形態2.図17は、本発明の実施の形態2に係る半導体装置を示す断面図である。本実施の形態では、半導体基板1内部に設けられたエピ抵抗層21により、ドレイン配線5とドレイン電極パッド12が接続されている。なお、エピ抵抗層21に限らず、注入抵抗層など、不純物が添加された半導体層であればよい。ポリイミド膜14の外周はエピ抵抗層21の直上で交差する。エピ抵抗層21とドレイン配線5のオーミックコンタクトを得るためにオーミック金属22が設けられている。なお、図示は省略するが、ゲート電極4に接続されたゲート配線とゲート電極パッド13も同様に接続されている。本実施の形態では、ドレイン配線5の他端がポリイミド膜14から出ておらず、エピ抵抗層21によりドレイン配線5とドレイン電極パッド12が接続されている。これにより、空隙10への水分浸入経路になりうる隙間の発生を抑制することができるため、耐湿性を向上させることができる。また、実施の形態1と同様に、空隙10が形成されているため、高周波特性の悪化を防ぐこともできる。実施の形態3.図18は、本発明の実施の形態3に係る半導体装置を示す断面図である。本実施の形態では、半導体基板1内部に埋め込まれた金属層23により、ドレイン配線5とドレイン電極パッド12が接続されている。なお、図示は省略するが、ゲート電極4に接続されたゲート配線とゲート電極パッド13も同様に接続されている。その他の構成は実施の形態2と同様であり、実施の形態2と同様の効果を得ることができる。実施の形態4.図19は、本発明の実施の形態4に係る半導体装置を示す上面図である。図20は、本発明の実施の形態4に係る半導体装置を示す下面図である。図21は、図19のI-Iに沿った断面図である。図22は、図21のII-IIの高さでの上面図である。実施の形態1と異なる部分のみ説明する。ドレイン配線5の他端はポリイミド膜14から出てドレイン電極パッド12に接続されている。なお、図示は省略するが、ゲート電極4に接続されたゲート配線とゲート電極パッド13も同様に接続されている。これらの構成を感光性のポリイミド膜24が覆っている。ポリイミド膜14,24には、メッキ給電層8及びAuメッキ層9上に開口が形成されている。この開口を介してメッキ給電層25及びAuメッキ層26が、Auメッキ層9に接合されている。メッキ給電層25及びAuメッキ層26は、素子領域のメッキ給電層8、Auメッキ層9、及びポリイミド膜14を完全に覆い、素子領域の外周にある外周領域において半導体基板1と接合されている。半導体基板1の裏面にAuメッキ層27,28が設けられている。このAuメッキ層27は、半導体基板1を貫通するバイアホール29及びドレイン配線5を介してドレイン電極2に接続されている。同様に、Auメッキ28はバイアホール30等を介してゲート電極4に接続されている。ここで、バイアホール29,30とAuメッキ層27,28の形成方法を説明する。まず、メッキ給電層25及びAuメッキ層26を形成した後に、半導体基板1を裏面側から薄板化する。次に、フォトレジストをマスクとして半導体基板1の裏面をドライエッチングしてメッキ給電層25を露出させることで、バイアホール29,30を形成する。次に、全面にAuメッキ層を形成し、転写工程の後に不要な領域のAuメッキ層を例えばAuエッチング液ヨウ素及びヨウ化カリウムの混合水溶液を用いて除去することで、Auメッキ層27,28を形成する。続いて、本実施の形態の効果を説明する。本実施の形態では、メッキ給電層8及びAuメッキ層9と主表面の一部との間に空隙10が形成されている。この空隙10が、素子領域のドレイン配線5の一端、ゲート電極4及びドレイン電極2を内包する。従って、半導体基板1とゲート電極4及びドレイン電極2との間に高誘電率の絶縁膜が存在しないため、高周波特性の悪化を防ぐことができる。また、本実施の形態では、メッキ給電層25及びAuメッキ層26により素子領域が完全に覆われている。このため、外周領域においてメッキ給電層25と半導体基板1との界面が剥離しない限りは、素子領域への水分浸入経路は存在しない。さらに、メッキ給電層25及びAuメッキ層26は水分による腐食に対して非常に強い金属材料である。従って、耐湿性を向上させることができる。また、メッキ給電層25及びAuメッキ層26を形成した後の製造工程において、メッキ給電層25及びAuメッキ層26により完全に覆われた素子領域や電極パッドの損傷を防ぐこともできる。なお、本実施の形態に係る半導体装置をパッケージに実装する場合、Auメッキ層26が設けられた主表面側がダイボンド面となり、基板裏面のAuメッキ層27,28にそれぞれワイヤボンドを行う。また、本実施の形態は、トランジスタなどの能動素子だけでなく、MIMキャパシタやマイクロストリップ線路などの受動素子を半導体基板1の主表面上に一体化させたいわゆるMMICMonolithicMicrowaveIntegratedCircuit:モノリシックマイクロ波集積回路にも適用することができる。この場合、メッキ給電層25及びAuメッキ層26は、トランジスタだけでなく、受動素子も完全に覆うことになる。これにより、受動素子の材料が腐食しやすい場合でも、受動素子の劣化腐食を防止することができる。また、半導体基板1の裏面側にも受動素子が形成されていてもよい。実施の形態5.図23は、本発明の実施の形態5に係る半導体装置を示す断面図である。主表面の外周領域に、半導体基板1とオーミック接合したオーミック金属層31が設けられている。メッキ給電層25及びAuメッキ層26はオーミック金属層31を介して半導体基板1と接合されている。その他の構成は実施の形態4と同様である。オーミック金属層31の形成時に、熱処理によって半導体基板1と共晶部が形成される。従って、オーミック金属層31と半導体基板1との界面における密着強度は、メッキ給電層8と半導体基板1との界面における密着強度よりも強くなる。これにより、空隙10への水分浸入経路になりうるメッキ給電層25と半導体基板1との間での剥離を抑制することができため、耐湿性を向上させることができる。実施の形態6.図24は、本発明の実施の形態6に係る半導体装置を示す上面図である。図25は、図24のI-Iに沿った断面図である。図26は、図25のII-IIの高さでの上面図である。素子領域と外周領域の間の領域でも、メッキ給電層25及びAuメッキ層26が半導体基板1と接合されている。これにより、メッキ給電層25と半導体基板1との付着力が弱い場合でも、製造工程等で掛かる外力等によって両者の界面で剥離が発生するのを防ぐことができる。なお、本実施の形態の構成を実施の形態5に適用することもできる。実施の形態7.図27は、本発明の実施の形態7に係る半導体装置を示す上面図である。図28は、本発明の実施の形態7に係る半導体装置を示す下面図である。図29は、図27のI-Iに沿った断面図である。図30は、図29のII-IIの高さでの上面図である。Auメッキ層32,33が、主表面上においてAuメッキ層26よりも外側に設けられている。このAuメッキ層32は、半導体基板1を貫通するバイアホール34を介してAuメッキ層27に接続されている。なお、図示は省略するが、Auメッキ層28とAuメッキ層33も同様に接続されている。その他の構成は実施の形態4と同様である。このように半導体基板1の主表面にゲート、ソース、及びドレイン用の外部端子が設けられているため、いわゆるフリップチップ実装に対応することができる。従って、パッケージの小型化薄層化が可能である。なお、本実施の形態の構成を実施の形態5,6に適用することもできる。実施の形態8.図31は、本発明の実施の形態8に係る半導体装置の内部を示す上面図である。図32は、本発明の実施の形態8に係る半導体装置を示す下面図である。Auメッキ層35が半導体基板1の裏面に設けられている。このAuメッキ層35は、半導体基板1を貫通するバイアホール36を介してメッキ給電層8及びAuメッキ層9に接続されている。その他の構成は実施の形態4と同様である。このように半導体基板1の裏面にゲート、ソース、及びドレイン用の外部端子が設けられているため、いわゆる表面実装に対応することができる。また、実施の形態7よりも半導体装置の外形寸法を縮小化できるため、実施の形態7よりも更にパッケージの小型化薄層化が可能である。なお、本実施の形態の構成を実施の形態5,6に適用することもできる。なお、上記の実施の形態では、半導体基板1の主表面上の素子領域内に電界効果トランジスタを設けた場合について説明したが、素子領域内にベース電極、エミッタ電極、及びコレクタ電極を有するバイポーラトランジスタを設けてもよい。"