互いに並列に接続された複数の出力トランジスタを備える半導体装置であって、前記出力トランジスタごとに設けられ、前記出力トランジスタの導通遮断の制御端子に導通または遮断を指示する第1の制御信号を供給することにより前記出力トランジスタを駆動する駆動回路と、前記出力トランジスタを導通させる前記第1の制御信号に含める前記出力トランジスタのコンダクタンスの情報を有するデータを記憶するメモリと、前記メモリに前記データを入力するための、1つ以上の第1の外部入力端子と、各前記駆動回路に前記出力トランジスタを1つずつ入れ替わり導通させる第2の制御信号を入力するための、1つ以上の第2の外部入力端子とを備え、各前記駆動回路は、前記メモリに記憶されている駆動対象の前記出力トランジスタについての前記データを読み出して、前記コンダクタンスの情報を含む前記第1の制御信号を生成することを特徴とする半導体装置。互いに並列に接続された複数の出力トランジスタを備える半導体装置であって、前記出力トランジスタごとに設けられ、前記出力トランジスタの導通遮断の制御端子に導通または遮断を指示する第1の制御信号を供給することにより前記出力トランジスタを駆動する駆動回路と、前記出力トランジスタごとに設けられ、前記出力トランジスタの出力電流値を検出する電流モニタと、各前記電流モニタの前記出力電流値の検出結果を互いに比較し、各前記出力トランジスタ間で前記出力電流値が予め定めた均一度から外れている場合は、前記出力電流値がより均一に近づくように、各前記駆動回路に、駆動対象の前記出力トランジスタを導通させる前記第1の制御信号に含める前記出力トランジスタのコンダクタンスの情報を指示する第2の制御信号を、前記出力トランジスタごとに生成して供給する制御回路とを備え、各前記駆動回路は、前記制御回路から供給される前記第2の制御信号に従った前記コンダクタンスの情報を含むように、前記第1の制御信号を生成することを特徴とする半導体装置。前記出力トランジスタはMOSトランジスタであり、前記第1の制御信号は前記MOSトランジスタのゲート電圧であり、前記コンダクタンスの情報は前記ゲート電圧の大きさであることを特徴する請求項1または2に記載の半導体装置。前記複数の前記出力トランジスタは、前記出力トランジスタごとに設けられたボンディングパッドと、前記複数の前記出力トランジスタに共通の出力端子との間でワイヤボンディングされていることにより、互いに並列に接続されていることを特徴とする請求項1から3までのいずれか1項に記載の半導体装置。請求項1に記載の半導体装置を駆動する半導体装置の駆動方法であって、前記第1の外部入力端子から前記データが入力されると、前記データを前記メモリに記憶させる第1のステップと、前記第1のステップの後に前記第2の外部入力端子から前記第2の制御信号が入力されると、各前記駆動回路に、駆動対象の前記出力トランジスタについて前記メモリに記憶された前記データを読み出させて、前記コンダクタンスの情報を含むとともに前記出力トランジスタを1つずつ入れ替わり導通させるように前記第1の制御信号を生成させる第2のステップとを有し、前記第2のステップの後に、前記第1の外部入力端子を介して前記データが入力される限り、前記第1のステップと前記第2のステップとを繰り返すことを特徴とする半導体装置の駆動方法。前記第2のステップの後に前記第1のステップが実行される場合に、前記第2のステップの後に実行される前記第1のステップにおける、前記第1の外部入力端子から入力される前記データは、直前の前記第2のステップにおける各前記出力トランジスタの導通時に、前記複数の前記出力トランジスタの並列接続回路を構成する複数の電流経路のうち、導通した前記出力トランジスタを含む前記電流経路の抵抗値を測定して得られた結果から、複数の各前記電流経路の抵抗値が各前記電流経路間でより均一に近づくような前記コンダクタンスの情報を有するように変更された前記データであることを特徴とする請求項5に記載の半導体装置の駆動方法。図6に示したような複数の出力トランジスタが並列接続された構成においては、各電流経路が電流を均一に分担するのが望ましい。しかしながら、各電流経路の抵抗値を予め均一になるように設計したとしても、製造上の抵抗値のばらつきがあるために、実際の抵抗値を電流経路どうしで同等にすることは困難である。また、各電流経路の抵抗値を設計するにしても、ボンディングワイヤの抵抗、電極となるバスの抵抗、および、トランジスタ素子の抵抗のいずれも、単純なモデル化が難しいため、電流経路の抵抗値を正確に見積もることができない。例えば、ボンディング抵抗は、ボンディングにより作られる合金層の接合部分の抵抗値は簡単に推定することができない。バスの抵抗は、ボンディング箇所からの電流の流れ方によって抵抗値が異なるため、簡単に推定することができない。また、トランジスタ素子の一部分のみを分離して抵抗値を推定することは容易ではない。このように、複数の出力トランジスタが並列接続された構成を備える従来の半導体装置には、出力トランジスタを含む各電流経路間で分担電流を高精度に均一に揃えることが困難であるという問題があった。本発明は、上記課題を解決するものであり、複数の出力トランジスタが並列接続された構成を備え、出力トランジスタを含む各電流経路間で分担電流を高精度に均一に揃えることができる半導体装置、および当該半導体装置の駆動方法を提供することを目的とする。本発明の第1の局面は、互いに並列に接続された複数の出力トランジスタを備える半導体装置であって、前記出力トランジスタごとに設けられ、前記出力トランジスタの導通遮断の制御端子に導通または遮断を指示する第1の制御信号を供給することにより前記出力トランジスタを駆動する駆動回路と、前記出力トランジスタを導通させる前記第1の制御信号に含める前記出力トランジスタのコンダクタンスの情報を有するデータを記憶するメモリと、前記メモリに前記データを入力するための、1つ以上の第1の外部入力端子と、各前記駆動回路に前記出力トランジスタを1つずつ入れ替わり導通させる第2の制御信号を入力するための、1つ以上の第2の外部入力端子とを備え、各前記駆動回路は、前記メモリに記憶されている駆動対象の前記出力トランジスタについての前記データを読み出して、前記コンダクタンスの情報を含む前記第1の制御信号を生成する。本発明の第2の局面は、互いに並列に接続された複数の出力トランジスタを備える半導体装置であって、前記出力トランジスタごとに設けられ、前記出力トランジスタの導通遮断の制御端子に導通または遮断を指示する第1の制御信号を供給することにより前記出力トランジスタを駆動する駆動回路と、前記出力トランジスタごとに設けられ、前記出力トランジスタの出力電流値を検出する電流モニタと、各前記電流モニタの前記出力電流値の検出結果を互いに比較し、各前記出力トランジスタ間で前記出力電流値が予め定めた均一度から外れている場合は、前記出力電流値がより均一に近づくように、各前記駆動回路に、駆動対象の前記出力トランジスタを導通させる前記第1の制御信号に含める前記出力トランジスタのコンダクタンスの情報を指示する第2の制御信号を、前記出力トランジスタごとに生成して供給する制御回路とを備え、各前記駆動回路は、前記制御回路から供給される前記第2の制御信号に従った前記コンダクタンスの情報を含むように、前記第1の制御信号を生成する。本発明の第3の局面は、上記第1の局面または上記第2の局面において、前記出力トランジスタはMOSトランジスタであり、前記第1の制御信号は前記MOSトランジスタのゲート電圧であり、前記コンダクタンスの情報は前記ゲート電圧の大きさである。本発明の第4の局面は、上記第1の局面から上記第3の局面までのいずれか1つにおいて、前記複数の前記出力トランジスタは、前記出力トランジスタごとに設けられたボンディングパッドと、前記複数の前記出力トランジスタに共通の出力端子との間でワイヤボンディングされていることにより、互いに並列に接続されている。本発明の第5の局面は、上記第1の局面の半導体装置を駆動する半導体装置の駆動方法であって、前記第1の外部入力端子から前記データが入力されると、前記データを前記メモリに記憶させる第1のステップと、前記第1のステップの後に前記第2の外部入力端子から前記第2の制御信号が入力されると、各前記駆動回路に、駆動対象の前記出力トランジスタについて前記メモリに記憶された前記データを読み出させて、前記コンダクタンスの情報を含むとともに前記出力トランジスタを1つずつ入れ替わり導通させるように前記第1の制御信号を生成させる第2のステップとを有し、前記第2のステップの後に、前記第1の外部入力端子を介して前記データが入力される限り、前記第1のステップと前記第2のステップとを繰り返す。本発明の第6の局面は、上記第5の局面において、前記第2のステップの後に前記第1のステップが実行される場合に、前記第2のステップの後に実行される前記第1のステップにおける、前記第1の外部入力端子から入力される前記データは、直前の前記第2のステップにおける各前記出力トランジスタの導通時に、前記複数の前記出力トランジスタの並列接続回路を構成する複数の電流経路のうち、導通した前記出力トランジスタを含む前記電流経路の抵抗値を測定して得られた結果から、複数の各前記電流経路の抵抗値が各前記電流経路間でより均一に近づくような前記コンダクタンスの情報を有するように変更された前記データである。上記第1の局面によれば、メモリに、各出力トランジスタの第1の制御信号に含めるコンダクタンスの情報を有するデータを記憶させておくことにより、駆動回路は、メモリに記憶されたデータに基づいたコンダクタンスの情報を含む第1の制御信号を生成する。従って、データの情報に含める当該コンダクタンスを調整しておくことにより、各出力トランジスタを含む異なる電流経路間で抵抗値を均一に揃えることができる。抵抗値が均一に揃うと、各電流経路の電流分担が高精度に均一になり、電流の集中を安定に緩和して半導体素子を破壊やストレスから保護することができる。以上により、複数の出力トランジスタが並列接続された構成を備え、出力トランジスタを含む各電流経路間で分担電流を高精度に均一に揃えることができる半導体装置を提供することができる。上記第2の局面によれば、各出力トランジスタが通常動作を行っている最中に、電流モニタによる各出力トランジスタの出力電流値の検出結果に基づいて、コンダクタンスの情報を含む第1の制御信号を調整することにより、出力トランジスタ間で出力電流値を均一に揃えることができる。出力トランジスタを含む各電流経路の電流分担が均一になるため、電流の集中を安定に回避して半導体素子を破壊から保護することができる。以上により、複数の出力トランジスタが並列接続された構成を備え、出力トランジスタを含む各電流経路間で分担電流を高精度に均一に揃えることができる半導体装置を提供することができる。上記第3の局面によれば、MOSトランジスタはゲート電圧の大きさを調整するだけでコンダクタンスを調整することができるため、各出力トランジスタを含む異なる電流経路の抵抗値を容易に均一に揃えることができる。上記第4の局面によれば、出力トランジスタの抵抗値に、ボンディングワイヤの抵抗値およびボンディングパッドの接触抵抗等が加わった電流経路の抵抗値のばらつきに対して、電流経路間で容易に抵抗値を均一に揃えることができる。上記第5の局面によれば、第1のステップでメモリにデータが記憶されると、第2のステップで駆動回路が出力トランジスタを入れ替わり導通させるので、導通した出力トランジスタを含む電流経路の抵抗値を測定することができる。これにより、電流経路間で抵抗値の比較を行うことができる。上記第6の局面によれば、電流経路間で抵抗値を比較した結果に基づき、抵抗値が均一に揃うようにメモリのデータを更新することにより、電流経路間で抵抗値を容易に均一に揃えることができる。第1の実施形態本発明の実施形態について図1ないし図4を用いて説明すれば以下の通りである。図1に、本実施形態に係る半導体装置1の構成を示す。半導体装置1は例えばICモジュールの形態をなしており、ICチップ1a、パッケージ1b、ボンディングワイヤW11W12W21W22、および端子LT1LT2LT3LT4を備えている。さらに、ICチップ1aは、第1出力トランジスタ出力トランジスタQ1、第2出力トランジスタ出力トランジスタQ2、駆動回路D1D2、メモリM、および、ボンディングパッドP11P12P21P22を備えている。半導体装置1は、図6に示した、1つの出力トランジスタQを有する1つの電流経路に電流Iを流す半導体装置100’において問題となる電流集中を緩和し、かつ、出力電流を複数の電流経路に均等に分担させる構成を備えている。第1出力トランジスタQ1および第2出力トランジスタQ2はそれぞれNチャネル型のMOSトランジスタからなり、端子LT1と端子LT2との間に互いに並列に接続されている。第1出力トランジスタQ1のドレインはボンディングパッドP11に接続されている。第1出力トランジスタQ1のソースはボンディングパッドP12に接続されている。第2出力トランジスタQ2のドレインはボンディングパッドP21に接続されている。第2出力トランジスタQ2のソースはボンディングパッドP22に接続されている。ボンディングパッドP11と端子LT1とはボンディングワイヤW11によってワイヤボンディングされている。ボンディングパッドP12と端子LT2とはボンディングワイヤW12によってワイヤボンディングされている。ボンディングパッドP21と端子LT1とはボンディングワイヤW21によってワイヤボンディングされている。ボンディングパッドP22と端子LT2とはボンディングワイヤW22によってワイヤボンディングされている。半導体装置1では、第1出力トランジスタQ1がある複数のセルの並列接続からなり、第2出力トランジスタQ2がまたある複数のセルの並列接続からなる。第1出力トランジスタQ1を構成するセルの各ドレインは互いに接続されてボンディングパッドP11に接続されており、第1出力トランジスタQ1を構成するセルの各ソースが互いに接続されてボンディングパッドP12に接続されている。第2出力トランジスタQ2を構成するセルの各ドレインは互いに接続されてボンディングパッドP21に接続されており、第2出力トランジスタQ2を構成するセルの各ソースが互いに接続されてボンディングパッドP22に接続されている。このように、半導体装置1では、セルが複数のグループに分割され、並列接続された複数のセルからなる1つのグループが1つの出力トランジスタを構成する。分割するグループの数は、半導体装置1の全出力電流の大きさに応じて決定され、出力電流が大きいほど多い。各出力トランジスタの素子サイズは、グループへの分割数に反比例させるのが望ましい。例えば、分割数が2であれば、素子サイズを分割前の2分の1とする。本実施形態では、各電流経路の電流分担を均等にしたいため、各素子サイズは同じに設計される。この素子サイズが決定されることで、1グループを構成するセルの並列数も決定される。なお、各出力トランジスタが1つのセルで構成されていてもよい。そして、グループごとに設けられたボンディングパッドがグループごとに設けられたボンディングワイヤを介して各グループに共通の出力端子である端子LT1LT2に接続されることで、複数の出力トランジスタが並列接続された構成となっている。グループ間で素子分離が施されていると、電流経路どうしの干渉を抑制することができる。駆動回路D1は第1出力トランジスタQ1を駆動し、駆動回路D2は第2出力トランジスタQ2を駆動する。駆動回路D1の出力は第1出力トランジスタQ1のゲート導通遮断の制御端子に接続されている。駆動回路D2の出力は第2出力トランジスタQ2のゲート導通遮断の制御端子に接続されている。駆動回路D1の出力によって、第1出力トランジスタQ1のゲートに導通または遮断を指示するゲート電圧Vg1第1の制御信号が供給される。駆動回路D2の出力によって、第2出力トランジスタQ2のゲートに導通または遮断を指示するゲート電圧Vg2第1の制御信号が供給される。第1出力トランジスタQ1および第2出力トランジスタQ2は、それぞれに対応する駆動回路によって同時にON状態またはOFF状態にされる。これにより、第1出力トランジスタQ1と第2出力トランジスタQ2とは、半導体装置1の出力電流を分担する。第1出力トランジスタQ1には電流I1が流れ、第2出力トランジスタQ2には電流I2が流れる。電流I1I2は、例えば端子LT1と端子LT2との間に接続された誘導性負荷Lに供給される。誘導性負荷Lは電源Eと端子LT1との間に接続されている。端子LT2は接地されている。このように、半導体装置1は、誘導性負荷Lの電流を制御する。ここで、メモリMには、第1出力トランジスタQ1および第2出力トランジスタQ2のそれぞれに印加するゲート電圧の情報が記憶されている。これらのゲート電圧は、後述するように、第1出力トランジスタQ1を含む電流経路の抵抗値と、第2出力トランジスタQ2を含む電流経路の抵抗値とが互いに等しくなるように書き替えられていく。第1出力トランジスタQ1を含む電流経路と第2出力トランジスタQ2を含む電流経路とは、並列接続回路を構成する端子LT1-端子LT2間の電流経路である。第1出力トランジスタQ1を含む電流経路は、電流I1が流れる電流経路であり、端子LT1から、ボンディングワイヤW11→ボンディングパッドP11→第1出力トランジスタQ1→ボンディングパッドP12→ボンディングワイヤW12を経て端子LT2に至る電流経路である。第2出力トランジスタQ2を含む電流経路は、電流I2が流れる電流経路であり、端子LT1から、ボンディングワイヤW21→ボンディングパッドP21→第2出力トランジスタQ2→ボンディングパッドP22→ボンディングワイヤW22を経て端子LT2に至る電流経路である。図2に示すように、MOSトランジスタのドレインソース間電圧Vdsとドレイン電流Idとの関係は、MOSトランジスタのチャネルにピンチオフが生ずる点を結んだ曲線Pよりも低Vds側に線形領域Tを有している。線形領域Tではドレインソース間電圧Vdsとドレイン電流Idとがほぼ比例し、ドレインソース間が一定の抵抗値すなわち一定のコンダクタンスを有するとみなせる。このコンダクタンスは印加されるゲートソース間電圧Vgs図1ではゲート電圧に等しいが大きいほど大きい。このように、ゲート電圧の大きさは導通時のコンダクタンスの情報を含んでいる。図2の線形領域Tの特性を利用すると、第1出力トランジスタQ1を含む電流経路の抵抗値と、第2出力トランジスタQ2を含む電流経路の抵抗値とを、第1出力トランジスタQ1および第2出力トランジスタQ2に印加する各ゲート電圧Vg1Vg2を調整することによって容易に均一に揃えることができる。そこで、本実施形態では、図3に示すように半導体装置1に抵抗測定装置Xを接続して、半導体装置1を誘導性負荷Lの駆動に用いる前に、第1出力トランジスタQ1および第2出力トランジスタQ2の導通時の各コンダクタンスを調整する。抵抗測定装置Xは、各ゲートに印加するゲート電圧Vg1Vg2の大きさの情報を有するデータDvgを、端子第1の外部入力端子LT3からメモリMに記憶させる。当該ゲート電圧の大きさの情報は前記コンダクタンスの情報に相当しており、第1出力トランジスタQ1と第2出力トランジスタQ2とのそれぞれに対して設定可能であるが、コンダクタンスの初期値としては両者に共通の値でもよい。また、抵抗測定装置Xは、第1出力トランジスタQ1および第2出力トランジスタQ2のそれぞれのON/OFFシーケンスの情報を有する制御信号第2の制御信号sを、端子第2の外部入力端子LT4から駆動回路D1D2に供給する。当該ON/OFFシーケンスは、第1出力トランジスタQ1と第2出力トランジスタQ2とを1つずつ入れ替わり導通状態とするシーケンスである。各出力トランジスタの導通回数は1回以上の任意でよい。なお、抵抗測定装置Xに接続される端子LT3LT4のそれぞれは、信号の送受信形態に応じて1つ以上の任意の個数だけ設けられればよい。抵抗測定装置Xは、プローブPB1を端子LT1に、プローブPB2を端子LT2にそれぞれ接続された状態で、プローブPB1-プローブPB2間に接続された電流経路の抵抗値を測定する。このとき、端子LT1LT2に他の負荷が接続されないようにする。そして、異なる電流経路の抵抗測定結果どうしを比較し、電流経路間で抵抗値が予め定めた均一度に収まるように、次にメモリMに記憶させるデータDvgを調整する。均一度は、例えば、抵抗値どうしの差、各抵抗値の平均値との差、あるいは抵抗値の分散が、抵抗値の大きさあるいは抵抗値の平均値に占める割合等で定義すればよい。あるいは、各抵抗値が予め定めた範囲内に収まっているか否かに基づいて均一度を判定してもよい。抵抗測定装置Xが接続された状態における半導体装置1の動作を、図4のフローチャートを用いて説明する。ステップS401では、駆動回路D1D2のそれぞれは、制御信号sの指示に従い、メモリMから駆動対象の出力トランジスタに印加すべきゲート電圧の情報を読み込んで、各出力トランジスタを入れ替わり導通させる。駆動回路D1はメモリMからデータDvg1を読み込んで、データDvg1が有するコンダクタンスの情報を基に、ゲート電圧Vg1を生成する。駆動回路D2はメモリMからデータDvg2を読み込んで、データDvg2が有するコンダクタンスの情報を基に、ゲート電圧Vg2を生成する。駆動回路D1D2は、例えば、負荷の駆動時には内部の制御回路により発振回路が生成するゲートパルスの発振周期やデューティが調整される構成を有している。駆動回路D1D2に抵抗測定装置Xから制御信号sが供給された場合には、駆動回路D1D2は、内部の制御回路の制御に優先して抵抗測定装置Xから指示されたON/OFFシーケンスで動作を行う。割り込んだ動作の優先を指示する回路としては、例えば、セット信号に優先するリセット信号などの入力を持つフリップフロップ等の順序回路といった周知の回路を用いて実現可能である。データDvg1Dvg2の情報によるゲート電圧Vg1Vg2の大きさの制御は、例えば、ゲート電圧Vg1Vg2を生成するためのる電源電圧をレギュレータにより調整することにより行うことができる。抵抗測定装置Xは、第1出力トランジスタQ1を含む電流経路および第2出力トランジスタQ2を含む電流経路の各抵抗値を測定する。ステップS402では、抵抗測定装置Xが、第1出力トランジスタQ1を含む電流経路および第2出力トランジスタQ2を含む電流経路の各抵抗値を比較する。各抵抗値が予め定めた均一度に収まっていれば、各抵抗値は互いに等しいとみなしてステップS404に進む。各抵抗値が予め定めた均一度から外れていればステップS403に進む。ステップS403では、電流経路間で抵抗値がより均一に近づくようにゲート電圧の大きさを調整し、調整内容を含むように変更したデータDvgをメモリMに記憶させてメモリMを更新する。メモリMを更新するとステップS401に戻り、駆動回路D1D2のそれぞれが、再び制御信号sによって入れ替わり導通するように動作する。こうして、ステップS402において、電流経路間で抵抗値が予め定めた均一度に収まるまで、ステップ403からステップS401へ戻る処理を繰り返す。すなわち、制御信号sが生成された後に端子LT3を介してデータDvgがメモリMに入力される限り、さらなる制御信号sが生成され、各電流経路の抵抗値が測定される。ステップS402において、電流経路間で抵抗値が予め定めた均一度に収まれば、ステップS404において、それ以上のゲート電圧の更新は行わずにメモリMに記憶されているデータDvgを以って確定したゲート電圧とする。駆動回路D1D2は、それ以降は、制御信号sの供給がない限り、駆動回路D1D2内の制御回路の制御に従い、メモリMから読み出したデータDvg1Dvg2が有するゲート電圧Vg1Vg2の大きさの情報に基づいてゲート電圧Vg1Vg2を生成する。このようにMOSトランジスタのゲート電圧Vg1Vg2を調整することにより、電流経路間で抵抗値を均一に揃えることができると、特に、出力トランジスタの抵抗値に、ボンディングワイヤの抵抗値およびボンディングパッドの接触抵抗等が加わった、変動要因の多い電流経路の抵抗値のばらつきに対して、抵抗値の調整が非常に容易になるという長所がある。また、本実施形態ではゲート電圧がゲートソース間電圧に等しいとしたが、これに限ることはない。ゲート電圧はゲートソース間電圧とは大きさが異なっていても、互いに基準電位が異なっているだけであって1対1に対応しているのが通常であるので、一般のゲート電圧に対して本実施形態のコンダクタンスの調整を適用することが可能である。以上のように、本実施形態によれば、各出力トランジスタのゲートに印加されるゲート電圧が、電流経路間で抵抗値が均一になるように予め調整されてメモリに記憶されたデータに基づいて生成される。これにより、複数の出力トランジスタが並列接続された構成を備え、各出力トランジスタに対応した電流経路の抵抗値を容易に揃えることができる。各電流経路の抵抗値が揃うので、各電流経路の電流分担が高精度に均一になり、電流の集中を安定に緩和して半導体素子を破壊やストレスから保護することができる。また、半導体装置の製造上の特性のばらつきがサンプルごとに発生したとしても、上記のゲート電圧の調整を行うことにより、サンプルごとにばらつきを補正することができる。さらに、上記のゲート電圧の調整を行うことにより、電流経路間で分担電流を均一とするために、各系の抵抗値をシミュレーションによって詳細に設定する必要がない。第2の実施形態本発明の他の実施形態について、図5に基づいて説明すれば以下の通りである。図5に、本実施形態に係る半導体装置10の構成を示す。半導体装置10は例えばICモジュールの形態をなしており、ICチップ10a、パッケージ10b、ボンディングワイヤW11W12W21W22、および端子LT1LT2を備えている。さらに、ICチップ10aは、第1出力トランジスタ出力トランジスタQ1、第2出力トランジスタ出力トランジスタQ2、駆動回路D10D20、電流モニタM1M2、異常判定回路制御回路H、および、ボンディングパッドP11P12P21P22を備えている。半導体装置10は、図6に示した、1つの出力トランジスタQを有する1つの電流経路に電流Iを流す半導体装置100’において問題となる電流集中を緩和し、かつ、出力電流を複数の電流経路に均等に分担させる構成を備えている。第1出力トランジスタQ1および第2出力トランジスタQ2はそれぞれNチャネル型のMOSトランジスタからなり、端子LT1と端子LT2との間に互いに並列に接続されている。第1出力トランジスタQ1のドレインはボンディングパッドP11に接続されている。第1出力トランジスタQ1のソースはボンディングパッドP12に接続されている。第2出力トランジスタQ2のドレインはボンディングパッドP21に接続されている。第2出力トランジスタQ2のソースはボンディングパッドP22に接続されている。ボンディングパッドP11と端子LT1とはボンディングワイヤW11によってワイヤボンディングされている。ボンディングパッドP12と端子LT2とはボンディングワイヤW12によってワイヤボンディングされている。ボンディングパッドP21と端子LT1とはボンディングワイヤW21によってワイヤボンディングされている。ボンディングパッドP22と端子LT2とはボンディングワイヤW22によってワイヤボンディングされている。このように、半導体装置10では、セルが複数のグループに分割され、並列接続された複数のセルからなる1つのグループが1つの出力トランジスタを構成する。分割するグループの数は、半導体装置10の全出力電流の大きさに応じて決定され、出力電流が大きいほど多い。各出力トランジスタの素子サイズは、グループへの分割数に反比例させるのが望ましい。例えば、分割数が2であれば、素子サイズを分割前の2分の1とする。本実施形態では、各電流経路の電流分担を均等にしたいため、各素子サイズは同じに設計される。この素子サイズが決定されることで、1グループを構成するセルの並列数も決定される。なお、各出力トランジスタが1つのセルで構成されていてもよい。そして、グループごとに設けられたボンディングパッドがグループごとに設けられたボンディングワイヤを介して各グループに共通の出力端子である端子LT1LT2に接続されることで、複数の出力トランジスタが並列接続された構成となっている。グループ間で素子分離が施されていると、電流経路どうしの干渉を抑制することができる。駆動回路D10は第1出力トランジスタQ1を駆動し、駆動回路D20は第2出力トランジスタQ2を駆動する。駆動回路D10の出力は第1出力トランジスタQ1のゲート導通遮断の制御端子に接続されている。駆動回路D20の出力は第2出力トランジスタQ2のゲート導通遮断の制御端子に接続されている。駆動回路D10の出力によって、第1出力トランジスタQ1のゲートに導通または遮断を指示するゲート電圧Vg1第1の制御信号が供給される。駆動回路D20の出力によって、第2出力トランジスタQ2のゲートに導通または遮断を指示するゲート電圧Vg2第1の制御信号が供給される。第1出力トランジスタQ1および第2出力トランジスタQ2は、それぞれに対応する駆動回路によって同時にON状態またはOFF状態にされる。これにより、第1出力トランジスタQ1と第2出力トランジスタQ2とは、半導体装置10の出力電流を分担する。第1出力トランジスタQ1には電流I1が流れ、第2出力トランジスタQ2には電流I2が流れる。電流I1I2は、例えば端子LT1と端子LT2との間に接続された誘導性負荷Lに供給される。誘導性負荷Lは電源Eと端子LT1との間に接続されている。端子LT2は接地されている。このように、半導体装置10は、誘導性負荷Lの電流を制御する。電流モニタM1は、第1出力トランジスタQ1のドレイン-ソース間電圧を取り込み、第1出力トランジスタQ1の出力電流である電流I1の値を検出して検出結果i1を出力する。電流モニタM2は、第2出力トランジスタQ2のドレイン-ソース間電圧を取り込み、第2出力トランジスタQ2の出力電流である電流I2の値を検出して検出結果i2を出力する。また、電流モニタM1による電流I1の値の検出と、電流モニタM2による電流I2の値の検出とは、電流I1および電流I2の両方が同時に流れている状態で行うことができる。異常判定回路Hは、電流モニタM1から出力された検出結果i1と、電流モニタM2から出力された検出結果i2とを比較する。異常判定回路Hは、電流経路間で各電流値が予め定めた均一度に収まっていれば、各電流値は互いに等しいとみなして駆動回路D10D20にこれまで通りの駆動を行うよう、制御信号s1s2で指示する。制御信号s1は駆動回路D10に指示を与える信号であり、制御信号s2は駆動回路D20に指示を与える信号である。異常判定回路Hは、各電流値が予め定めた均一度から外れていれば異常であると判定し、電流経路間で電流がより均一に近づくようにゲート電圧Vg1Vg2の大きさ、すなわち第1出力トランジスタQ1および第2出力トランジスタQ2の導通時のコンダクタンスを調整するよう、駆動回路D10D20に制御信号s1s2で指示する。制御信号s1s2によるゲート電圧Vg1Vg2の大きさの制御は、例えば、ゲート電圧Vg1Vg2を生成するためのる電源電圧をレギュレータにより調整することにより行うことができる。第1出力トランジスタQ1および第2出力トランジスタQ2の導通時のコンダクタンスとゲート電圧Vg1Vg2の大きさとの関係は第1の実施形態と同様である。均一度は、例えば、電流値どうしの差、各電流値の平均値との差、あるいは電流値の分散が、電流値の大きさあるいは電流値の平均値に占める割合等で定義すればよい。あるいは、各電流値が予め定めた範囲内に収まっているか否かに基づいて均一度を判定してもよい。異常判定回路Hは、例えば、検出結果i1と検出結果i2とについての異常を判定するための、2つの値の比較を行う場合の比較回路、2つの値の差を計算する場合の減算回路、平均値を計算する回路、分散を求める場合の自乗平均を計算する回路や、異常判定後に制御信号s1s2を生成するための、ゲート電圧Vg1Vg2の大きさを所定のステップ幅で増減する回路や、ゲート電圧Vg1Vg2の大きさをメモリに格納されたルックアップテーブルから選択して読み出す回路等といった、周知の回路で構成することができる。また、異常判定回路Hを、プロセッサ、メモリ等のコンピュータ構成とソフトウェアとの組合せにより実現しても構わない。また、同チップ上で隣接して配置されたトランジスタはペア性が良く、互いに同じサイズであれば当該トランジスタは互いに同じ抵抗値となる。従って、第1出力トランジスタQ1と第2出力トランジスタQ2とが互いに同じサイズであることにより、両出力トランジスタは互いに同じ抵抗値となるので、両出力トランジスタのドレイン-ソース間電圧は各出力トランジスタに流れる電流に比例する。そこで、電流モニタM1および電流モニタM2をそれぞれ、取り込んだドレイン-ソース間電圧を検出結果i1i2として出力する構成とするとともに、異常判定回路Hに、検出結果i1と検出結果i2とを互いに比較させることで、電流I1の大きさと電流I2の大きさとを間接的に比較させることができる。以上のように、本実施形態によれば、電流モニタM1M2および異常判定回路Hにより、電流I1I2を常時監視する。第1出力トランジスタQ1および第2出力トランジスタQ2が通常動作を行っている最中に、異常判定回路Hが電流モニタM1M2による電流検出結果に基づいてゲート電圧Vg1Vg2を調整することにより、電流I1と電流I2とを均一に揃えることができる。各電流経路の電流分担が高精度に均一になるため、電流の集中を安定に緩和して半導体素子を破壊やストレスから保護することができる。また、半導体装置の製造上の特性のばらつきがサンプルごとに発生したとしても、上記のゲート電圧の調整を行うことにより、サンプルごとにばらつきを補正することができる。さらに、上記のゲート電圧の調整を行うことにより、電流経路間で分担電流を均一とするために、各系の抵抗値をシミュレーションによって詳細に設定する必要がない。さらに、電流モニタM1M2および異常判定回路Hにより、電流の均一化について常時フィードバック制御を行うので、素子および装置の、劣化や温度変動に対するロバスト性を向上させることができる。また、半導体装置10は、第1出力トランジスタQ1と第2出力トランジスタQ2、駆動回路D10と駆動回路D20、といったように同一回路の冗長系を組み込んだシステムであって、これらを互いに常時監視することにより、高い信頼性で故障判定を行うことが可能となり、機能安全性を向上させることができる。以上、各実施形態について述べた。なお、互いに並列に接続される出力トランジスタは任意の複数個だけ設けられていてよい。上記例の出力トランジスタはPチャネル型のMOSトランジスタであってもよいし、MOSトランジスタとしてはDMOS、LDMOS等、任意の構成が採用可能である。また、出力トランジスタはIGBTやバイポーラトランジスタでもよい。IGBTを使用する場合には、ゲート電圧を調整することで出力トランジスタのコンダクタンスを調整することができる。バイポーラトランジスタを使用する場合には、ベース電流を調整することで出力トランジスタのコンダクタンスを調整することができる。また、パワー素子ではないトランジスタを出力トランジスタとして使用しても構わない。上述した半導体装置によって駆動される負荷は、誘導性負荷に限らず、抵抗負荷、容量性負荷や、上記各負荷の任意の組合せからなっていてもよい。