デバイス形成層が形成された半導体素子の一面側と前記半導体素子の他面側とを接続するよう構成された半導体装置であって、前記デバイス形成層が形成された前記半導体素子の一面側に第1絶縁層を介して形成された電極パッドと、前記半導体素子の一面側にレジストを被覆した状態でエッチングにより、前記電極パッドの開口より内側に位置し、前記半導体素子を貫通するように形成された貫通孔と、前記貫通孔の内周に沿うように筒状に形成され、当該筒状の端部が前記貫通孔から前記半導体素子の一面側の前記電極パッドの開口の内側に突出するように前記半導体素子の他面側から形成された第2絶縁層と、前記貫通孔の延在方向に沿うように前記第2絶縁層の筒状の内部に充填され、端部が前記電極パッドの内周を貫通して前記第2絶縁層の筒状の端部より露出するように形成された貫通電極と、前記第2絶縁層の筒状の端部外周とその外側に形成された前記電極パッドの開口内周との間に形成された凹部と、前記凹部に充填されると共に、前記凹部に露出する前記電極パッドの表面及び前記第2絶縁層の筒状の端部より露出する前記貫通電極の端部を覆うように形成され、前記貫通電極の端部と前記電極パッドとを接続する導電層と、を備えたことを特徴とする半導体装置。前記デバイス形成層は、光を受光または発光する光機能素子であることを特徴とする請求項1に記載の半導体装置。しかしながら、上記特許文献1、2に記載された製造方法では、貫通孔の内周面形状がテーパ状上面側開口が大径で下面側開口が小径となるに形成されるため、デバイス形成層18が形成された半導体素子14の上面側に大きく開口する貫通孔を形成することになり、その分デバイス形成層18から離れた位置に貫通孔を加工しなければならず、半導体装置の小型化を図ることが妨げられるという問題がある。また、アスペクト比の高い微細な貫通孔を形成することが要望されている場合には、レーザ加工に代えてドライエッチングを用いる方法も考えられるが、ドライエッチングの際のプラズマによってデバイス形成層18が損傷するといった問題が生じる。そこで、本発明は装置の小型化を図ると共に、デバイス形成層を保護した状態で貫通孔及び貫通電極を形成する半導体装置を提供することを目的とする。上記課題を解決するため、本発明は以下のような手段を有する。1本発明は、デバイス形成層が形成された半導体素子の一面側と前記半導体素子の他面側とを接続するよう構成された半導体装置であって、前記デバイス形成層が形成された前記半導体素子の一面側に第1絶縁層を介して形成された電極パッドと、前記半導体素子の一面側にレジストを被覆した状態でエッチングにより、前記電極パッドの開口より内側に位置し、前記半導体素子を貫通するように形成された貫通孔と、前記貫通孔の内周に沿うように筒状に形成され、当該筒状の端部が前記貫通孔から前記半導体素子の一面側の前記電極パッドの開口の内側に突出するように前記半導体素子の他面側から形成された第2絶縁層と、前記貫通孔の延在方向に沿うように前記第2絶縁層の筒状の内部に充填され、端部が前記電極パッドの内周を貫通して前記第2絶縁層の筒状の端部より露出するように形成された貫通電極と、前記第2絶縁層の筒状の端部外周とその外側に形成された前記電極パッドの開口内周との間に形成された凹部と、前記凹部に充填されると共に、前記凹部に露出する前記電極パッドの表面及び前記第2絶縁層の筒状の端部より露出する前記貫通電極の端部を覆うように形成され、前記貫通電極の端部と前記電極パッドとを接続する導電層と、を備えたことを特徴とする。2本発明は、前記デバイス形成層が、光を受光または発光する光機能素子であることを特徴とする。本発明によれば、半導体素子の他面側から形成された第2絶縁層の筒状の端部外周とその外側に形成された電極パッドの開口内周との間に凹部を形成し、凹部に露出する電極パッドの表面及び第2絶縁層の筒状の端部より露出する貫通電極の端部を導電層による覆うように形成したため、貫通孔を加工する際に凹部を形成するためのレジスト層により電極パッドの外側に形成されたデバイス形成層がダメージを受けないようにできる。これにより、デバイス形成層の近傍に微細な貫通孔を形成して小型化を実現できると共に、デバイス形成層が搭載されている一側から貫通孔を形成することが可能であるので、貫通孔を加工する際のアライメントが容易に行なえる。また、デバイス形成層がイメージセンサを含む光機能素子からなる場合は、半導体素子の上面側に光機能素子からなるデバイス形成層を形成した状態で貫通電極を形成することが可能になり、半導体素子の下面側の再配線を介したフリップチップ接続で配線基板に取り付けることが可能になり、光機能素子からなるデバイス形成層の受光または発光の妨げにならないように構成することが可能になる。以下、図面を参照して本発明を実施するための形態について説明する。図2は本発明による半導体装置の一実施例を示す縦断面図である。尚、図2において、前述した図1と同一部分には同一符号を付す。図2に示されるように、半導体装置50は、半導体素子14光機能素子からなるデバイス形成層18、電極パッド20、パッシベーション層26、絶縁膜60第1絶縁層を含むに電極パッド20と再配線パターン52とを導通する貫通電極56を形成した構成である。また、デバイス形成層18としては、例えば、光を受光する受光素子、あるいは光を発光する発光素子、あるいは光を検知して画像信号を出力するイメージセンサなどが挙げられる。デバイス形成層18の周囲には、デバイス形成層18と電気的に接続された複数のAl電極パッド20が設けられ、半導体素子14の下面には、再配線パターン52が設けられている。Al電極パッド20と再配線パターン52との間には、半導体素子14を貫通する貫通孔54がドライエッチングにより設けられ、貫通孔54の内部には、Cuめっきにより貫通電極56が形成されている。さらに、半導体素子14の下面に設けられた再配線パターン52は、はんだバンプ58を介して配線基板12上の配線パターン24に接続される。このように、半導体装置50は、貫通電極56を介してAl電極パッド20と再配線パターン52とを接続し、半導体素子14の再配線パターン52とパッケージ基板12上の配線パターン24とをはんだバンプ58を介してフリップチップで接続する構成となっているため、従来のようにワイヤボンディング図1を参照を用いた構成のものよりも大幅な小型化を実現することができる。しかも、半導体装置50は、デバイス形成層18を半導体素子14の上面に配置できるので、デバイス形成層18の受光または発光を妨げないように構成されている。半導体装置50の製造方法としては、例えば、以下のような製造方法a~cがある。a第1の製造方法では、複数の半導体素子14が形成されるSiウエハ上に各半導体素子14を構成する複数のデバイス形成層18、電極パッド20、パッシベーション層26、絶縁膜60を形成した後、貫通電極56を形成し、その後再配線工程及びはんだバンプ形成工程を行ない、最後にダイシング工程により各半導体装置50を切り出す。b第2の製造方法では、複数の半導体素子14が形成されるSiウエハ上に各半導体素子14を構成する複数のデバイス形成層18、電極パッド20、パッシベーション層26、絶縁膜60を形成した後、ダイシング工程により各半導体素子14を切り出し、その後各半導体素子14毎に貫通電極56を形成し、最後に再配線工程及びはんだバンプ形成工程を行う。c第3の製造方法では、Siウエハからダイシングにより半導体素子14を構成する各Si小片を切り出し、このSi小片上にデバイス形成層18、電極パッド20、パッシベーション層26、絶縁膜60を形成して半導体素子14を得た後、各半導体素子14毎に貫通電極56を形成し、最後に再配線及びはんだバンプ形成工程を行う。本実施例では、上記aの製造方法を用いた場合を例に挙げて以下説明する。この製造方法では、多数の半導体素子14を有するシリコン基板に対して貫通電極56を一括して形成することができるので、量産性をより高めることができる。ここで、上記半導体装置50の貫通電極56の製造工程について詳細に説明する。貫通電極56の製造工程は、大きく分けて開口形成工程、絶縁層形成工程、貫通電極形成工程、電極パッドと貫通電極の導通確保工程、再配線及びレジスト除去工程からなる。尚、以下に示す図3~図7では、説明の便宜上、デバイス形成層18に接続されたAl電極パッド20及び貫通電極56周辺を拡大して示してあり、デバイス形成層18については図示を省略している。開口形成工程図3A~図3Fは本発明による半導体装置の製造方法の開口形成工程その1~6を説明するための図である。図3Aに示す工程において、半導体素子14を形成するための平板状のシリコン材料シリコン基板を用意する。そして、シリコン基板図3~図7では、便宜上、半導体素子14として示すの上面表面に絶縁膜SiO260を形成し、絶縁膜60の上面にデバイス形成層18を形成する。さらに、デバイス形成層18の周辺にはAl電極パッド20を蒸着などの薄膜形成方法により形成する。また、絶縁膜60の表面及びAl電極パッド20の上面中央部を除く周縁部表面にSiNやポリイミド等のパッシベーション26を形成する。図3Bに示す工程において、パッシベーション26の表面にフォトレジストを塗布して第1レジスト層62を形成する。そして、フォトレジストがポジ形レジストの場合には、Al電極パッド20の上面中央部に光を照射してAl電極パッド20の上面中央部に塗布されたフォトレジストを可溶させてAl電極パッド20の上面中央部に対向する開口64を形成する。また、フォトレジストがネガ形レジストの場合には、Al電極パッド20の上面中央部を除く周辺部分に光を照射してAl電極パッド20の上面中央部に塗布されたフォトレジストを可溶して開口64を形成する。尚、この工程では、半導体素子14の上面側から光を照射して第1レジスト層62に開口64を形成させるため、半導体素子14の下面裏面でのアライメントが不要になっている。図3Cに示す工程において、Al電極パッド20の中心部分にドライエッチングにより開口64を設ける。リアクティブイオンエッチングなどのドライエッチングでは、プラズマ中の正イオンが第1レジスト層62で覆われていないAl電極パッド20の上面中央部に突入してエッチングを行なうため、Al電極パッド20の中央部が上方から垂下方向に削除される。これにより、Al電極パッド20は、中心部に開口64を有する中空形状となる。また、開口64をドライエッチングする際は、デバイス形成層18が第1レジスト層62で覆われているので、デバイス形成層18が損傷するおそれがない。図3Dに示す工程において、第1レジスト層62の表面及び開口64の内周面にフォトレジストを塗布しパターニングして第2レジスト層66を形成する。第2レジスト層66は、開口64の内周面を保護することを目的としている。そのため、第2レジスト層66の厚さは、第1レジスト層62よりも薄くても良い。また、ドライエッチングにより半導体素子14に貫通孔54を形成する際、開口64の内周面がプラズマによるダメージを受けないのであれば、第2レジスト層66を省略することも可能である。図3Eに示す工程において、Al電極パッド20の下側に形成された絶縁膜60の開口64に対向する部分を上方からドライエッチングにより削除する。その際、Al電極パッド20の内周面は、第2レジスト層66によりプラズマから保護されると共に、デバイス形成層18は第1レジスト層62により保護される。図3Fに示す工程において、半導体素子14に対して開口64に連通する部分を上方からドライエッチングにより削除して貫通孔54を半導体素子14の下面側まで貫通させる。その際、Al電極パッド20の内周面は、第2レジスト層66によりプラズマから保護されると共に、デバイス形成層18は第1レジスト層62により保護される。このように、デバイス形成層18が形成された半導体素子14の上方からドライエッチングにより貫通孔54を設けることができるので、アスペクト比の高い微細な貫通孔54を形成できると共に、第1レジスト層62及び第2レジスト層66によりデバイス形成層18及びAl電極パッド20の内周面がプラズマによって損傷することも防止できる。しかも、開口64及び貫通孔54を上面側から加工することができるので、裏面側からのアライメントが不要になり、開口形成工程が容易に行なえる。絶縁層形成工程図4A~図4Cは本発明による半導体装置の製造方法の絶縁層形成工程その1~3を説明するための図である。図4Aに示す工程において、第2レジスト層66の上面に樹脂からなる保護フィルム70を貼着する。この保護フィルム70は、デバイス形成層18を保護すると共に、貫通孔54に連通された開口64を上面側から閉塞する。図4Bに示す工程において、CVDchemicalvaperdepositionなどの薄膜形成方法により半導体素子14の下面側からSiO2やSiN等の絶縁層72第2絶縁層を形成する。絶縁層72は、半導体素子14の下面側及び貫通孔54の内周面及び開口64の内周面にも被覆形成される。また、開口64の上面側は、保護フィルム70によって閉塞されているので、開口64に接する保護フィルム70の下面にも絶縁層72が形成される。図4Cに示す工程において、保護フィルム70を剥離させる。この保護フィルム70は、下面に開口64を閉塞する部分の絶縁層72が付着したまま剥がされることで、貫通孔54及び開口64の内周面を覆う円筒状の絶縁層72が上面側から下面側へ貫通した状態となる。前述した貫通孔54及び開口64をドライエッチングしてから絶縁層72を形成するまでの工程では、ドライ工程であるので、貫通孔54及び開口64の内周面は清浄な状態に維持されている。そのため、貫通孔54及び開口64の洗浄工程を省略することができる。貫通電極形成工程図5A~図5Cは本発明による半導体装置の製造方法の貫通電極形成工程その1~3を説明するための図である。図5Aに示す工程において、絶縁層72の下面に導電材を貼着し、給電層80を形成する。従って、貫通孔54の下面側はこの給電層80により閉塞される。図5Bに示す工程において、めっきにより貫通電極56を貫通孔54内に形成する。例えば、貫通孔54に対向する給電層80の表面に電解めっきにより金属CuAuなどを析出させ、成長させることで貫通孔54及び開口64に貫通電極56を形成する。また、貫通電極56の上端部は、開口64より上方に突出した状態となる。図5Cに示す工程において、CMPchemicalmechanicalpolishingにより上面側を研磨して平坦化する。これにより、第2レジスト層66及び貫通電極56の上端部が研磨により削除される。従って、CMPにより平坦化された後もデバイス形成層18は、第1レジスト層62により保護されたままである。このように、給電層80をベースとして貫通孔54及び開口64の内周面を覆う円筒状の絶縁層72の内部に貫通電極56を充填することができる。この際、貫通電極56の上端部が平坦化されれば、第2レジスト層66が残存しても良い。電極パッドと貫通電極の導通確保工程図6A~図6Dは本発明による半導体装置の製造方法のパッドと貫通電極の導通確保工程その1~4を説明するための図である。図6Aに示す工程において、平坦化された上面にフォトレジストを塗布して第3レジスト層82を形成する。そして、第3レジスト層82のうちAl電極パッド20の上方を覆う部分を削除して開口84を形成する。この第3レジスト層82は、前述した第1レジスト層62及び第2レジスト層66よりも厚く塗布されている。図6Bに示す工程において、上面側からアッシングを行い貫通電極56の上端部周辺に残存する第1レジスト層62及び第2レジスト層66を除去する。これにより、Al電極パッド20の内周及び絶縁層72に覆われた貫通電極56の上端部が露出した状態となり、第3レジスト層82よりも低い位置に貫通電極56の上部が突出する凹部86が露出する。また、スパッタにより第3レジスト層82の表面部分が除去されてしまう。しかしながら、第3レジスト層82が厚く塗布されているため、アッシングにより貫通電極56の上端部周辺に残存する第1レジスト層62及び第2レジスト層66を除去する際も第3レジスト層82がデバイス形成層18を保護している。図6Cに示す工程において、スパッタなどの薄膜形成法を用いて上面側から金属層導電部材88を形成する。金属層88は、銅等の導電材からなる薄膜であり、アッシングにより第3レジスト層82よりも低い位置で凹形状とされた凹部86の内部にも積層される。そのため、電極パッド20の内周及び貫通電極56の上部は、金属層88を介して導通される。図6Dに示す工程において、電極パッド20と貫通電極56との間を導通する部分を除いて、第3レジスト層82に積層された金属層86をエッチングまたはCMP等により除去して平坦化する。この工程で金属層88の余分な部分を除去して平坦化された後もデバイス形成層18は、第1レジスト層62により保護されたままである。従って、金属層88は、絶縁層72の外部に形成された電極パッド20と絶縁層72の内部に形成された貫通電極56の端部とを接続する導電層として機能する。また、金属層88は、上面側に突出する円筒形状の絶縁層72の外周と電極パッド20の段差、パッシベーション26の段差によって結合面積が大きくなり、剥離しにくい状態に設けられている。再配線及びレジスト除去工程図7A~図7Cは本発明による半導体装置の製造方法の再配線及びレジスト除去工程その1~3を説明するための図である。図7Aに示す工程において、半導体素子14の下面側裏面側に形成された給電層80をエッチングにより除去して絶縁層72を露出させる。図7Bに示す工程において、半導体素子14の下面側裏面側に銅等のスパッタ法で金属層を形成し、エッチングすることで再配線パターン52を形成する。また、必要に応じて半導体素子14の上面側表面側に再配線パターンを形成しても良い。図7Cに示す工程において、半導体素子14の上面側表面側に残っている第1レジスト層62及び第3レジスト層82を除去する。このように、デバイス形成層18を保護する第1レジスト層62は、最初に形成され、最後の工程で除去されるため、上記開口形成工程、絶縁層形成工程、貫通電極形成工程、電極パッドと貫通電極の導通確保工程、再配線及びレジスト除去工程の各工程が終了するまでデバイス形成層18が損傷することを防止できる。この後、上記デバイス形成層18、Al電極パッド20、パッシベーション26、貫通電極56、再配線パターン52が形成されたシリコン基板からダイシング工程により、所定寸法の半導体装置50を切り出す。また、図7Cに示す工程において、再配線パターン52にはんだバンプ58を設けた後にシリコン基板からダイシング工程により、所定寸法の半導体装置50を切り出すようにしても良い。