"半導体基板と、前記半導体基板の上方に形成され、下部電極、強誘電体膜及び上部電極を有するキャパシタとを有し、前記強誘電体膜と前記上部電極との間に、前記強誘電体膜と同じ構造を有し導電性が付与された強誘電体材料を含む導電性酸化物膜を備えることを特徴とする半導体装置。前記導電性酸化物膜が、ペロブスカイト又はビスマス層状結晶構造を有することを特徴とする請求項1に記載の半導体装置。前記導電性酸化物膜には、導電性を付与する導電材料として、イリジウム及びルテニウムの少なくとも一方が含まれていることを特徴とする請求項1又は2に記載の半導体装置。前記導電性酸化物膜中の導電材料の含有率が、1mol以上、4mol以下であることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。半導体基板の上方に下部電極膜を形成する工程と、強誘電体材料により前記下部電極膜の上に誘電体膜を形成する工程と、前記誘電体膜を結晶化処理する工程と、導電材料を添加して導電性を付与した強誘電体材料により前記誘電体膜の上に導電性酸化物膜を形成する工程とを有することを特徴とする半導体装置の製造方法。前記導電性酸化物膜を形成する強誘電体材料が、PZT、PLZT、CSPLZT、BST、BLT及びBFOのいずれかであることを特徴とする請求項5に記載の半導体装置の製造方法。前記導電材料が、イリジウム及びルテニウムの少なくとも一方であることを特徴とする請求項5又は6に記載の半導体装置の製造方法。前記導電性酸化物膜を形成する強誘電体材料中の前記導電材料の含有率が、1mol以上、4mol以下であることを特徴とする請求項5乃至7のいずれか1項に記載の半導体装置の製造方法。前記誘電体膜を形成する強誘電体材料と前記導電性酸化物膜を形成する強誘電体材料とが同じであることを特徴とする請求項5乃至8のいずれか1項に記載の半導体装置の製造方法。前記導電性酸化物膜は、前記誘電体膜の上にアモルファス誘電体膜を形成し、前記アモルファス誘電体膜上に前記導電材料を含む酸化膜を形成し、該酸化膜から前記アモルファス誘電体膜に前記導電材料を拡散させて形成することを特徴とする請求項5に記載の半導体装置の製造方法。ところで、半導体装置のより一層の微細化及び低消費電力化が要求されている。FeRAMでは、これらの要求を実現するために、強誘電体膜を薄膜化することが必要となる。以上から、所望の特性を維持しつつ強誘電体膜のより一層の薄膜化が可能な半導体装置及びその製造方法を提供することを目的とする。開示の技術の一観点によれば、半導体基板と、前記半導体基板の上方に形成され、下部電極、強誘電体膜及び上部電極を有するキャパシタとを有し、前記強誘電体膜と前記上部電極との間に、前記強誘電体膜と同じ構造を有し導電性が付与された強誘電体材料を含む導電性酸化物膜を備える半導体装置が提供される。また、開示の技術の他の一観点によれば、半導体基板の上方に下部電極膜を形成する工程と、強誘電体材料により前記下部電極膜の上に誘電体膜を形成する工程と、前記誘電体膜を結晶化処理する工程と、導電材料を添加して導電性を付与した強誘電体材料により前記誘電体膜の上に導電性酸化物膜を形成する工程とを有する半導体装置の製造方法が提供される。上記観点によれば、誘電体膜と上部電極膜との間に常誘電体層が発生することが抑制され、所望の特性を維持しつつ強誘電体膜のより一層の薄膜化が可能になる。以下、実施形態について説明する前に、実施形態の理解を容易にするための予備的事項について説明する。図1aは強誘電体キャパシタの一例を表した断面図、図1bは同じくその強誘電体キャパシタの各層の構造を模式的に表した図である。この図1a,bに表した強誘電体キャパシタ210は、下部電極膜211と、誘電体膜212と、第1の上部電極膜213と、第2の上部電極膜214とを下からこの順番で積層した構造を有している。下部電極膜211はPt白金により形成され、誘電体膜212はPZTにより形成され、第1の上部電極膜213はIrOx酸化イリジウム:但し、0<xにより形成され、第2の上部電極膜214はIrO2酸化イリジウムにより形成されている。図1bのように、誘電体膜212は柱状の結晶構造を有し、下部電極膜211及び上部電極膜213,214も結晶化した構造を有する。電極膜213,214は誘電体膜212の上にスパッタ法等により形成するが、このとき誘電体膜212がダメージを受けて強誘電体特性が劣化する。また、電極膜211,213,214及び誘電体膜212をパターニングする際にも、誘電体膜212はダメージを受ける。このため、通常、電極膜213,214を形成するための成膜工程やパターニング工程の後に、酸素雰囲気中で熱処理アニールを実施して誘電体膜212のダメージを回復している。しかし、熱処理時に電極膜213,214中のIrイリジウムと誘電体膜212中のPb鉛とが相互拡散し、誘電体膜212と電極膜213との界面に常誘電体層DeadLayer218が形成される。この常誘電体層218の分だけ誘電体膜212に印加される電圧が低くなるため、強誘電体キャパシタ210の動作電圧が高くなる。一般的に、強誘電体キャパシタの特性は、分極反転電荷量SwitchingChargeQswと印加電圧Vとの関係以下、Qtv特性というにより評価する。しかし、Qtv特性は、キャパシタのリーク電流に影響される。リーク電流の影響を除いて真のキャパシタ特性を評価するためには、数学モデルを用いてQtv特性からキャパシタの飽和電荷量Qt及び抗電界又は、抗電圧を求めることが必要となる。飽和電荷量Qtは単に分極反転電荷量Qswの大小を表すのではなく、分極反転に寄与する真の電荷量を表す。このため、飽和電荷量Qtは、低電圧で駆動する強誘電体キャパシタの材料開発において重要なパラメータとなる。図2は、横軸に印加電圧をとり、縦軸に分極反転電荷量Qswをとって、誘電体膜212の膜厚が100nm、120nm、130nm及び150nmのときの分極反転電荷量Qswと印加電圧Vとの関係を例示した図である。また、図3は誘電体膜212の膜厚と飽和電荷量Qtとの関係を例示した図であり、図4は誘電体膜212の膜厚とV50との関係を例示した図である。なお、V50は、誘電体膜12中のドメインのうちの50が印加電界により電界の方向に分極して再配列する電圧である。V50の値は抗電圧Vcに関係し、V50の値が小さいほど低い電圧で動作するということができる。図2,図4からわかるように、図1a,bの強誘電体キャパシタ210では、誘電体膜212の膜厚を薄くすると、分極反転電荷量Qswと印加電圧Vとの関係を示す曲線Qtv特性の立ち上がりは速くなり、V50も低くなる。但し、膜厚の減少に対するV50の低下の程度は小さい。また、図3からわかるように、誘電体膜212の膜厚が薄くなると、飽和電荷量Qtが低くなる。これは、半導体装置の高集積化及び低駆動電圧化の要求にともなって誘電体膜212の膜厚を薄くすると、強誘電体キャパシタ210の特性が変化することを意味している。この構造の強誘電体キャパシタ210では、誘電体膜212の膜厚は130nm以上必要であり、それよりも薄いと飽和電荷量Qtが低くなりすぎて所望の特性を得ることが困難になる。図5aは強誘電体キャパシタの他の例を表した断面図、図5bは同じくその強誘電体キャパシタの各層の構造を模式的に表した図である。この図5a,bに表した強誘電体キャパシタ220は、下部電極膜221と、第1の誘電体膜222と、第2の誘電体膜223と、第1の上部電極膜224と、第2の上部電極膜225とを下からこの順番で積層した構造を有している。下部電極膜221はPtにより形成され、第1の誘電体膜222及び第2の誘電体膜223はPZTにより形成され、第1の上部電極膜224はIrOxにより形成され、第2の上部電極膜225はIrO2により形成されている。なお、図5b中の符号228は、誘電体膜222,223と電極膜224,225との間でのIrとPbとの相互拡散により発生した常誘電体層を表している。図6は横軸に印加電圧をとり、縦軸に分極反転電荷量Qswをとって、分極反転電荷量Qswと印加電圧Vとの関係を例示した図である。また、図7は誘電体膜の膜厚誘電体膜221と誘電体膜222との合計膜厚と飽和電荷量Qtとの関係を例示した図であり、図8は誘電体膜の膜厚誘電体膜221と誘電体膜222との合計膜厚とV50との関係を例示した図である。図6,図8からわかるように、図5a,bの強誘電体キャパシタ220では、誘電体膜の膜厚を薄くすると、分極反転電荷量Qswと印加電圧Vとの関係を示す曲線Qtv特性の立ち上がりは速くなり、V50も低くなる。また、図7からわかるように、図5に表した構造の強誘電体キャパシタ200では、誘電体膜の膜厚第1の誘電体膜221第2の誘電体膜222の合計膜厚が薄くなると、飽和電荷量Qtが低くなってしまう。この図5a,bの強誘電体キャパシタ220は、図1a,bの強誘電体キャパシタ210よりもリーク電流が少なく、常誘電体層228の層厚も薄くなる。しかし、この強誘電体キャパシタ220でも、誘電体膜の膜厚第1の誘電体膜221第2の誘電体膜222の合計膜厚は100nm以上必要であり、それよりも薄いと飽和電荷量Qtが低くなりすぎて所望の特性を得ることが困難になる。以下、実施形態について説明する。第1の実施形態図9は、第1の実施形態に係る半導体装置の構造を表した断面図である。本実施形態では、プレーナ型FeRAMを例として説明する。半導体基板シリコン基板10の所定領域には素子分離膜12が形成されている。また、素子分離膜12により区画された素子形成領域にはウェル14が形成されている。メモリセル形成領域の各ウェル14にはそれぞれ一対のソース/ドレイン22が相互に離隔して形成されている。そして、それらのソース/ドレイン22間の領域上には、ゲート絶縁膜16を介してゲート電極18が形成されている。これらのソース/ドレイン22及びゲート電極18を含んでメモリセルのトランジスタ26が構成されている。なお、ゲート電極18の上にはシリサイド膜24aが形成されており、ソース/ドレイン22の表面にはシリサイド膜24bが形成されている。また、ゲート電極18の両側にはサイドウォール20が形成されている。トランジスタ26は絶縁膜28に覆われており、絶縁膜28の上には層間絶縁膜30が形成されている。層間絶縁膜30及び絶縁膜28内には導電プラグ36が埋め込まれている。この導電プラグ36は、層間絶縁膜30の上面からシリサイド膜24bに到達するコンタクトホール32内にWタングステン等の高融点金属を充填したものである。コンタクトホール32の壁面は密着層34で覆われており、この密着層34により導電プラグ36とシリサイド膜24bとの間の密着性が確保されている。層間絶縁膜20の上には層間絶縁膜42が形成されている。本実施形態において、層間絶縁膜42はSiN膜38とSiO2膜40とを積層した構造を有する。層間絶縁膜42の所定領域上には、密着層43を介して強誘電体キャパシタ62が形成されている。この強誘電体キャパシタ62は、下部電極48と、誘電体膜50と、上部電極60とを下からこの順番で積層した構造を有する。誘電体膜50は、強誘電体特性を有する酸化物により形成されている。強誘電体特性を有する酸化物には、PZT、PLZT及びCSPLZT等のペロブスカイト構造を有する酸化物や、BST、BLT及びBFO等のビスマス層状結晶構造を有する酸化物がある。これらの酸化物は、化学式ABOx但し、A,Bは金属元素、0<xで表される。下部電極48は導電膜44と貴金属膜46とを積層した構造を有し、上部電極60は導電性酸化物膜52と導電膜56と導電膜58とを下からこの順番で積層した構造を有する。このうち、導電性酸化物膜52は、強誘電体材料にIrイリジウム又はRuルテニウム等の金属元素導電材料を添加して導電性を付与した材料により形成されている。強誘電体キャパシタ62は保護膜64に覆われており、層間絶縁膜42及び保護膜64の上には保護膜66が形成されている。これらの保護膜64,66により、強誘電体キャパシタ62の特性劣化の原因となる水素及び水分の侵入を防止している。保護膜66の上には層間絶縁膜68が形成されており、層間絶縁膜68の上には保護膜70が形成されている。また、保護膜70の上には層間絶縁膜72が形成されており、層間絶縁膜72の上には所定のパターンで配線90が形成されている。本実施形態では、配線90が、TiN膜82と、AlCu合金膜84と、Ti膜86と、TiN膜88とを積層した構造を有しているものとする。強誘電体キャパシタ62の下部電極48は導電プラグ80aを介して所定の配線90に電気的に接続され、上部電極60は導電プラグ80bを介して別の配線90に電気的に接続されている。また、トランジスタ26のソース/ドレイン22は、シリサイド膜24b、導電プラグ36及び導電プラグ80cを介して更に別の配線90に電気的に接続されている。導電プラグ80a,80b,80cは、層間絶縁膜72、保護膜70及び層間絶縁膜68に設けられたコンタクトホール74a,74b,76内にWタングステン等の高融点金属を埋め込んで形成されている。コンタクトホール74a,74b,76の壁面と高融点金属との間には密着層78が形成されている。本実施形態の半導体装置では、上述したように誘電体膜50の上に導電性酸化物膜52を有し、この導電性酸化物膜52は強誘電体材料にIr又はRu等の金属元素を添加して導電性を付与した材料により形成されている。これにより、後述するように、誘電体膜50と上部電極60との間の相互拡散に起因する常誘電体層の発生が抑制され、低電圧動作が可能になるとともに、誘電体膜50の厚さを薄くしても良好な強誘電体特性が得られる。以下、第1の実施形態に係る半導体装置の製造方法について説明する。図10~図18は、第1の実施形態に係る半導体装置の製造方法を工程順に表した断面図である。最初に、図10aの構造を得るまでの工程を説明する。まず、半導体基板シリコン基板10を用意し、この半導体基板10に素子分離膜12を、公知のSTIShallowTrenchIsolation法又はLOCOSLocalOxidationofSilicon法等により形成する。素子分離膜12で囲まれた領域が、トランジスタ等の素子を形成する素子形成領域となる。その後、例えばイオン注入法により半導体基板10の素子形成領域に不純物を導入して、ウェル14を形成する。n型トランジスタ形成領域にはBホウ素等のp型不純物を導入してpウェルを形成し、p型トランジスタ形成領域にはPリン等のn型不純物を導入してnウェルを形成する。次に、ウェル14の表面を熱酸化させてゲート絶縁膜16を形成する。ゲート絶縁膜16の厚さは、例えば6nm~7nmとする。その後、例えばCVDChemicalVaporDeposition法により、半導体基板10の上側全面にポリシリコン膜を例えば180nmの厚さに形成する。そして、このポリシリコン膜をフォトリソグラフィ法及びエッチング法を用いてパターニングして、ゲート電極18を形成する。なお、強誘電体キャパシタ62に接続されてメモリセルを構成するトランジスタ26のゲート電極18は、ワード線となる。次に、ゲート電極18をマスクとし、イオン注入法等によりウェル14に不純物を浅く且つ低濃度に導入して、エクステンションとなる低濃度不純物領域を形成する。この場合、n型トランジスタ形成領域にはPリン又はAsヒ素等のn型不純物を導入し、p型トランジスタ形成領域にはBホウ素等のp型不純物を導入する。次に、ゲート電極18の両側にサイドウォール20を形成する。このサイドウォール20は、例えばCVD法により半導体基板10の上側全面にSiO2酸化シリコン又はSiN窒化シリコン等の絶縁膜を300nm程度の厚さに形成した後、その絶縁膜を異方性エッチングすることにより形成することができる。その後、ゲート電極18及びサイドウォール20をマスクとしてウェル14に不純物を高濃度にイオン注入し、高濃度不純物領域を形成する。この場合、n型トランジスタ形成領域のウェルにはPリン又はAsヒ素等のn型不純物を導入し、p型トランジスタ形成領域のウェルにはBホウ素等のp型不純物を導入する。このようにして、低濃度不純物領域エクステンションと高濃度不純物領域とを有するソース/ドレイン22が形成される。次に、半導体基板10の上側全面に、例えばスパッタリング法によりCoコバルト等の高融点金属からなる高融点金属膜を形成した後、所定の温度で熱処理を実施する。この熱処理により、ゲート電極16及びソース/ドレイン22と高融点金属膜との界面でシリコンと高融点金属とが反応して、シリサイドが形成される。その後、ウェットエッチング等により、未反応の高融点金属を除去する。このようにして、ゲート電極16の表面にシリサイド膜24aが形成され、ソース/ドレイン22の表面にシリサイド膜24bが形成される。次に、図10bの構造を得るまでの工程を説明する。上述の工程でシリサイド膜24a,24bを形成した後、例えばプラズマCVD法により半導体基板10の上側全面にSiON酸窒化シリコンを約200nmの厚さに堆積させて、絶縁膜28を形成する。その後、例えばTEOSTetraEthoxySilaneガスを用いたプラズマCVD法により絶縁膜28の上にSiO2を約1μmの厚さに堆積させて、層間絶縁膜30を形成する。次いで、例えばCMPChemicalMechanicalPolishing法により層間絶縁膜30を研磨して表面を平坦化する。このCMP後、半導体基板10ウェル14の上面から層間絶縁膜30の上面までの高さは、例えば785nm程度となる。次に、図10cの構造を得るまでの工程を説明する。上述の工程で層間絶縁膜30を形成した後、フォトリソグラフィ工程及びエッチング工程を実施して、層間絶縁膜30の上面からシリサイド膜24bに到達するコンタクトホール32を形成する。このコンタクトホール32の直径は例えば0.25μmとする。次に、図11aの構造を得るまでの工程を説明する。上述の工程でコンタクトホール32を形成した後、例えばスパッタリング法により半導体基板10の上側全面にTiチタン膜を30nmの厚さに形成し、更にその上にTiN窒化チタン膜を20nmの厚さに形成して、Ti膜及びTiN膜の積層構造を有する密着層34を得る。コンタクトホール32の内面は、この密着層34により覆われる。次に、例えばCVD法により、半導体基板10の上側全面にWタングステン等の導電材料を堆積させて、コンタクトホール32内を導電材料で埋め込む。その後、例えばCMP法により、層間絶縁膜30が露出するまで層間絶縁膜30上の導電材料及び密着層34を除去する。コンタクトホール32内に残った導電材料は、導電プラグ36となる。次に、図11bの構造を得るまでの工程を説明する。上述の工程で導電プラブ36を形成した後、例えばプラズマCVD法により、半導体基板10の上側全面にSiN膜38を約100nmの厚さに形成する。その後、例えばプラズマTEOSCVD法により、SiN膜38の上にSiO2膜40を約130nmの厚さに形成する。これらのSiN膜38とSiO2膜40とにより層間絶縁膜42が形成される。この層間絶縁膜42は導電プラグ36の酸化を防止するためのものである。層間絶縁膜42は、SiN又はAl2O3酸化アルミニウム等の絶縁材料により形成してもよい。次に、例えば窒素雰囲気中にて650°Cの温度で30分間熱処理して、層間絶縁膜42中に含まれるガスを層間絶縁膜42中から放出させる。その後、例えばスパッタリング法により層間絶縁膜42の上にAl2O3膜を20nmの厚さに形成して、密着層43とする。この密着層43は、次に形成する導電膜44の密着性を確保するためのものである。次に、図11cの構造を得るまでの工程を説明する。上述の工程で密着層43を形成した後、例えばスパッタリング法により、密着層43の上に導電膜44を50nm~150nmの厚さに形成する。ここでは、導電膜44としてPt白金膜を形成するものとする。Pt膜形成時の成膜条件は、例えば基板温度を350°C、成膜室内に導入するガスとしてはArガスを用い、成膜室内の圧力を1Pa、供給電力を0.3kWとする。なお、導電膜44として、Ir膜、Ru膜、RuO2膜、SrRuO3膜、又はそれらの積層膜等を使用してもよい。次に、例えばスパッタリング法により、導電膜44の上に非晶質アモルファスの貴金属酸化膜45を形成する。この貴金属酸化膜45に含まれる貴金属元素は、導電膜44に含まれる貴金属元素と同じであることが好ましい。ここでは、貴金属酸化膜45として、PtOx酸化プラチナ膜を形成するものとする。この場合、PtOx膜は後述の熱処理工程において還元されてPt膜となる。なお、貴金属酸化膜45は、IrOx、SrRuO3又はLaSrCoO3により形成してもよい。貴金属酸化膜45の膜厚が0.1nmよりも薄い場合は、後述の熱処理工程で貴金属酸化膜45から放出される酸素の量が少なく、貴金属酸化膜45上に形成する誘電体膜50の酸素欠損を十分に補償することができない。一方、貴金属酸化膜45の膜厚が3nmよりも厚い場合は、導電膜44の結晶性を貴金属酸化45を介して誘電体膜50に伝達することが難しくなる。このため、貴金属酸化膜45の厚さは、0.1nm~3nmとすることが好ましい。次に、図12aの構造を得るまでの工程を説明する。上述の工程で貴金属酸化膜45を形成した後、例えば高周波スパッタリング法により、貴金属酸化膜45の上に強誘電体材料からなる誘電体膜50を形成する。本実施形態では、誘電体膜50として、Ca、Sr及びLaが添加されたPZT膜、すなわちCSPLZT膜を使用するものとする。誘電体膜50の膜厚は、例えば30nm~150nm、好ましくは50nm~120nmとする。本実施形態では、誘電体膜50の膜厚を70nmとする。誘電体膜50の成膜時の温度は30°C~100°Cとすることが好ましい。誘電体膜50の成膜温度が30°Cよりも低い場合は、誘電体膜50の膜厚の面内ばらつきが大きく且つ結晶性が不均一となってしまう。一方、誘電体膜50の成膜温度が100°Cよりも高い場合は、誘電体膜50内に101配向及び100配向が多くなり、111配向が少なくなって、強誘電体キャパシタ62の特性が劣化する。本実施形態では、誘電体膜50の成膜温度を50°Cとする。なお、誘電体膜50はスパッタリング法以外の方法、例えばMOCVDMetalOrganicChemicalVaporDeposition法、ゾルゲル法、MODMetalOrganicDecomposition法、CSDChemicalSolutionDeposition法、CVD法、又はエピタキシャル成長法等により形成してもよい。また、誘電体膜50は、PZTPbZr,TiO3以外の強誘電体材料、例えばPLZTPb,LaZr,TiO3、BSTBaxSr1xTiO3、BLTBi,La4Ti3O12、又はBFOBiFeO3等により形成してもよい。次に、図12bの構造を得るまでの工程を説明する。上述の工程で誘電体膜50を形成した後、高速熱処理RapidThermalAnnealing:以下、RTAというを実施して、誘電体膜50を結晶化する。具体的には、不活性ガス例えばArとO2酸素とを含む混合ガスの雰囲気中で、半導体基板10を550°C~650°Cの温度で約90秒間保持する。誘電体膜50の結晶性を向上させるために、O2ガス流量は20sccm~70sccmとすることが好ましい。本実施形態では、貴金属酸化膜45上に誘電体膜50を形成し、この誘電体膜50を熱処理により結晶化するため、導電膜44の結晶性が十分でない場合であっても、良好な結晶性を有する誘電体膜50が得られる。また、この熱処理により非晶質の貴金属酸化膜PtOx膜45が還元されて、貴金属膜Pt膜46となる。更に、この熱処理の際には貴金属酸化膜45中から酸素が放出される。この貴金属酸化膜45から放出される酸素により誘電体膜50の酸素欠損が補償され、結晶性及び強誘電体特性が良好な誘電体膜50が得られる。次に、図12cの構造を得るまでの工程を説明する。上述の熱処理工程で誘電体膜50を結晶化した後、例えばスパッタリング法により、誘電体膜50の上に非晶質の導電性酸化物膜52を形成する。具体的には、Ir又はRu等の導電材料を添加した強誘電体材料のターゲット、すなわちPbZr,Ti,IrO3又はPBZr、TiRuO3等を用いて、高周波スパッタリング法により導電性酸化物膜52を形成する。このとき、例えば成膜温度は室温~50°Cとし、成膜室内にはArガスを14sccm~20sccmの流量で供給し、成膜室内の圧力は1Paとする。ターゲットとなる強誘電体材料には、例えばPZT、PLZT、CSPLZT、BST、BLT又はBFO等を使用することができる。なお、導電性酸化物膜52は、MOCVD法、ゾルゲル法、MOD法、CSD法、CVD法、又はエピタキシャル成長法等の方法により形成してもよい。導電性酸化物膜52中の導電材料含有率が0.8molよりも少ない場合は、導電性酸化物膜52に十分な導電性を付与することができず、1.0mol以上とすると導電性酸化物膜52の抵抗が急激に低減する。このため、導電性酸化物膜52の導電材料含有率は1.0mol以上とすることが好ましく、2mol以上とすることがより一層好ましい。一方、導電性酸化物膜52の導電材料含有率が4.0molを超えると、導電性酸化物膜52から誘電体膜50への導電材料の拡散量が多くなり、常誘電体層の生成を抑制する効果を十分に得ることができなくなる。このため、導電性酸化物膜52の導電材料含有率は1.0mol~4.0molとすることが好ましい。本実施形態では、導電性酸化物膜52は、Ir含有率が2molのPZT以下、PZTIrともいうにより形成されているものとする。また、導電性酸化物膜52の膜厚が薄すぎると強誘電体キャパシタの特性を改善する効果が十分でなく、厚すぎると上部電極60の電気抵抗が大きくなるとともに加工性エッチングが難しくなる。このため、導電性酸化物膜52の厚さは0.1nm~50nmとすることが好ましく、5.0nm~40nmとすることがより一層好ましい。次に、図13aの構造を得るまでの工程を説明する。上述の工程で導電性酸化物膜52を形成した後、導電性酸化物膜52の上に例えばIrOx酸化イリジウムからなる導電膜56を、20nm~50nmの厚さに形成する。この導電膜56は、例えば反応性スパッタリング装置を使用し、Irをターゲットとして形成することができる。導電膜56を成膜するときの条件は、例えば基板温度を150°C~350°Cとし、スパッタリング装置の成膜室内にはArとO2とを含む混合ガスを導入する。この場合、例えばO2ガスの流量は60sccmとし、成膜室内の圧力は2.0Pa、供給電力は1kW程度とする。このような条件で比較的高温で導電膜56を形成した場合は、成膜した時点で導電膜56が結晶化されている。次に、導電膜56を形成した半導体基板10に対し、例えば酸素を含む雰囲気中で熱処理RTAを行う。この熱処理により誘電体膜50の結晶性が更に向上するとともに、導電性酸化物膜52が誘電体膜50の結晶性を引き継いで結晶化する。このとき、導電性酸化物膜52中のIr含有率は1.0mol~4.0molと少なく、且つIrの大部分は強誘電体の結晶中に取り込まれる。このため、導電性酸化物膜52から誘電体膜50に拡散するIrの量は極めて少ない。次に、例えばスパッタリング法により、導電膜56の上に導電膜58としてIrOx但し、0<x≦2膜を70nm~200nmの厚さに形成する。この場合、導電膜58を形成するIrOx膜の酸素組成比は、導電膜56を形成するIrOx膜の酸素組成比よりも大きくすることが好ましい。これにより、誘電体膜50への水素の拡散を防止する効果が大きくなり、導電膜58が水素バリア膜としても十分に機能するようになる。導電膜58をスパッタリング法により形成するときには、例えばスパッタリング装置の成膜室内にArガスを100sccm、O2ガスを100sccmの流量で供給する。そして、成膜室内の圧力を0.8Pa、供給電力を1.0kWとし、成膜時間を59秒間程度とする。このような条件で導電膜58を成膜すると、導電膜58の厚さは約150nmとなる。次に、洗浄処理を実施して半導体基板10の裏面に付着した誘電体膜を除去した後、例えばスパッタリング法により、導電膜58の上に保護膜92としてTiN膜を約34nmの厚さに形成する。この保護膜92は、還元性物質をバリアする機能を有するとともに、後述の導電膜56及び導電膜58をパターニングする際のハードマスクとして機能する。保護膜92を形成するときには、例えばTiターゲットを使用し、基板温度を150°Cとし、成膜室内に導入するガスとしてArとN2窒素との混合ガスを使用する。Arガスの流量は例えば50sccmとし、N2ガスの流量は例えば90sccmとする。なお、本実施形態では保護膜92としてTiN膜を使用しているが、保護膜92としてTaN膜、TiON膜、TiOx膜、TaOx膜、TaON膜、TiAlOx膜、TaAlOx膜、TiAlON膜、TaAlON膜、TiSiON膜、TaSiON膜、TiSiOx膜、TaSiOx膜、AlOx膜、又はZrOx膜等を使用してもよい。次に、図13bの構造を得るまでの工程を説明する。上述の工程で保護膜92を形成した後、例えばスピンコート法により、保護膜92の上にフォトレジスト膜94を形成する。そして、露光工程及び現像工程を実施して、フォトレジスト膜94を所定の形状にパターニングする。その後、フォトレジスト膜94をマスクとして、保護膜92、導電膜58及び導電膜56を順次エッチングする。次に、図14aの構造を得るまでの工程を説明する。上述の工程で保護膜92、導電膜58及び導電膜56をエッチングした後、フォトレジスト膜94を剥離する。その後、例えばドライエッチングにより保護膜92を除去する。次に、酸素を含む雰囲気中で半導体基板10を熱処理する。この熱処理は、前工程までの間に誘電体膜50に加えられたダメージを回復するためのものである。熱処理時の温度は、例えば600°C~700°Cとする。本実施形態では、650°Cの温度で40分間熱処理を実施するものとする。次に、半導体基板10の上側全面にフォトレジストを塗布した後、露光工程及び現像工程を実施して、導電膜58及び導電膜56を含む所定の領域上部電極形成領域を覆うフォトレジスト膜96を形成する。その後、フォトレジスト膜96をマスクとして、導電性酸化物膜52及び誘電体膜50をエッチングする。このようにして誘電体膜50が所定の形状にパターニングされるとともに、導電性酸化物膜52と導電膜56と導電膜58とにより上部電極60が形成される。次に、図14bの構造を得るまでの工程を説明する。上述の工程で誘電体膜50のパターニング及び上部電極60の形成が終了した後、フォトレジスト膜96を剥離する。その後、例えば酸素雰囲気中で300°C~650°Cの温度で30分~120分間熱処理して、誘電体膜50のダメージを回復する。次に、例えばスパッタリング法又はCVD法により、半導体基板10の上側全面に保護膜64を形成する。この保護膜64は、強誘電体キャパシタ62への水素及び水分の侵入を防止するためのものである。保護膜64は、例えばAlOx酸化アルミニウム等の絶縁材料により形成し、その厚さは例えば20nm~50nmとする。なお、保護膜64は、TiOx酸化チタン、TaOx酸化タンタル、ZrOx酸化ジルコニウム、TaN窒化タンタル、AlN窒化アルミニウム又はAlON酸窒化アルミニウム等により形成してもよい。AlOxにより保護膜64を形成する場合は、例えば反応性RFスパッタリング装置とAlOxターゲットとを使用する。そして、例えばスパッタリング装置の成膜室内にはArガスを導入し、成膜室内の圧力は約1.0Pa、成膜時の温度は室温、供給電力は2.0kW、成膜時間は40秒~100秒間とする。保護膜64を形成した後、例えば400°C~600°Cの温度で30分~120分間熱処理を行う。次に、図15aの構造を得るまでの工程を説明する。前述の工程で保護膜64を形成した後、保護膜64の上全面にフォトレジスト膜98を形成し、露光工程及び現像工程を実施して、フォトレジスト膜98を所定の形状下部電極形状にパターニングする。次に、このフォトレジスト膜98をマスクとして、保護膜64、貴金属膜46、導電膜44及び密着層43を順次エッチングする。エッチング後に残存する導電膜44及び貴金属膜46が下部電極48となり、強誘電体キャパシタ62が形成される。次に、図15bの構造を得るまでの工程を説明する。上述の工程で保護膜64、貴金属膜46、導電膜44及び密着層43をエッチングした後、フォトレジスト膜98を剥離する。その後、例えば酸素又は酸素と不活性ガスとを含有する雰囲気中で半導体基板10を200°C~400°Cの温度で30分~120分間熱処理して、水分及び不純物を除去する。次に、例えばスパッタリング法又はCVD法により、半導体基板10の上側全面にAlOx等の絶縁材料を堆積させて保護膜66を形成し、この保護膜66により強誘電体キャパシタ62を覆う。保護膜66をスパッタリング法により形成する場合は、膜厚を10nm~30nmとすることが好ましく、例えば20nmとすればよい。また、保護膜66をCVD法により形成する場合は、膜厚を1nm~3nmとすることが好ましく、例えば2nmとすればよい。AlOxにより保護膜66を形成する場合は、例えば反応性RFスパッタリング装置を使用する。そして、スパッタリング装置の成膜室内にはArガスを導入し、成膜室内の圧力は約1.0Pa、成膜時の温度は室温、供給電力は2.0kW、成膜時間は約40秒間とする。これにより、AlOxからなる緻密性が高い保護膜66が得られる。なお、保護膜66は、TiOx、TaOx、ZrOx、TaN、AlN又はAlON等により形成してもよい。次に、例えば酸素を含む雰囲気中で半導体基板10を500°C~700°Cの温度で30分~120分間熱処理する。この熱処理は、スパッタリングにより損傷した誘電体膜50のダメージを回復させ、強誘電体キャパシタ62の電気的特性を向上させるためのものである。次に、図16aの構造を得るまでの工程を説明する。上述の工程で保護膜66に対し熱処理を行った後、例えばプラズマTEOSCVD法により、保護膜66の上に層間絶縁膜68を形成する。この層間絶縁膜68は例えばSiO2により形成し、その厚さは例えば1.4μmとする。次に、例えばCMP法により層間絶縁膜68の表面を研磨して平坦化する。その後、例えばN2Oガス又はN2ガスを用いて発生させたプラズマ雰囲気中で350°Cの温度で2分間熱処理を実施する。この熱処理は、層間絶縁膜68中の水分を除去するとともに層間絶縁膜68の膜質を変化させるものであり、熱処理後は層間絶縁膜68中に水分が進入しにくくなる。次に、図16bの構造を得るまでの工程を説明する。上述の工程で層間絶縁膜68を形成した後、例えばスパッタリング法又はCVD法により層間絶縁膜68の上に厚さが20nm~50nmの保護膜70を形成する。この保護膜70は、例えばAlOx等の絶縁材料により形成する。次に、例えばプラズマTEOSCVD法により、保護膜70の上に厚さが300nm程度のSiO2等の絶縁材料からなる層間絶縁膜72を形成する。次に、図17aの構造を得るまでの工程を説明する。上述の工程で層間絶縁膜72を形成した後、フォトリソグラフィ法及びエッチング法を使用して、層間絶縁膜72の上面から下部電極48に到達するコンタクトホール74aと、層間絶縁膜72の上面から上部電極60に到達するコンタクトホール76bとを形成する。その後、例えば酸素雰囲気中で400°C~600°Cの温度で30分~120分間熱処理を実施する。この熱処理は、誘電体膜50に酸素を供給し、強誘電体キャパシタ62の電気的特性を向上させるためのものである。次に、図17bの構造を得るまでの工程を説明する。上述の工程で熱処理を実施した後、フォトリソグラフィ法及びエッチング法を使用して、層間絶縁膜72の上面から導電プラグ36に達するコンタクトホール76を形成する。次に、図18aの構造を得るまでの工程を説明する。上述の工程でコンタクトホール76を形成した後、例えばスパッタリング法により半導体基板10の上側全面に密着層78を形成して、コンタクトホール74a,74b,76の内面を密着層78で覆う。密着層78は、例えばTiNにより形成し、その厚さは例えば50nm~150nmとする。密着層78としてTiN膜を形成する場合は、ターゲットとしてTiを用いる。また、成膜室内の雰囲気はArガスとN2ガスとの混合雰囲気とする。Arガスの流量は例えば50sccmとし、N2ガスの流量は例えば90sccmとする。更に、成膜温度は、例えば150°Cとする。次に、例えばCVD法により、半導体基板10の上側全面にWタングステン等の導電材料を堆積させて、コンタクトホール74a,74b,76内に導電材料を埋め込む。その後、例えばCMP法により、層間絶縁膜72の表面が露出するまで層間絶縁膜72上の導電材料及び密着層78を研磨して除去する。このようにして、下部電極48に電気的に接続する導電プラグ80aと、上部電極60に電気的に接続する導電プラグ80bと、導電プラグ36を介してトランジスタ26に電気的に接続する導電プラグ80cとが形成される。次に、図18bの構造を得るまでの工程を説明する。上述の工程で導電プラグ80a,80b,80cを形成した後、半導体基板10をプラズマ洗浄する。プラズマ洗浄に用いるガスは、例えばArガスとする。これにより、導電プラグ80a~80cの表面に存在する自然酸化膜等が除去される。次に、例えばスパッタリング法により、半導体基板10の上側全面に、TiN膜82、AlCu合金膜84、Ti膜86及びTiN膜88を順次形成する。この場合、例えばTiN膜82の厚さは50nmとし、AlCu合金膜84の厚さは550nmとし、Ti膜86の厚さは5nmとし、TiN膜88の厚さは50nmとする。次に、フォトリソグラフィ工程及びエッチング工程を実施して、TiN膜82、AlCu合金膜84、Ti膜86及びTiN膜88パターニングし、これらのTiN膜82、AlCu合金膜84、Ti膜86及びTiN膜88を積層した構造を有する配線90を形成する。なお、配線90の材料及び層構造は、適宜変更してもよい。次いで、必要に応じて、更に層間絶縁膜、導体プラグ、及び配線等を形成し、多層配線構造とする。このようにして、本実施形態に係る半導体装置が完成する。なお、本実施形態ではIrを添加した強誘電体材料をスパッタリングして導電性酸化物膜52を形成する場合について説明した。しかし、非結晶性アモルファスの誘電体膜を形成した後、この誘電体膜にIr又はRu等の金属元素を導入して導電性酸化物膜52を形成してもよい。例えば、結晶化された誘電体膜50の上に、この誘電体膜50と同一組成のアモルファス誘電体膜を10nm~30nmの厚さに形成する。その後、アモルファス誘電体膜の上に、IrOx膜導電膜56を形成する。そして、熱処理RTAを実施して、IrOx膜中のIrをアモルファス誘電体膜中に拡散させて、導電性酸化物膜52とする。この方法では、IrOx膜の成膜温度が強誘電体キャパシタの特性に大きな影響を与える。成膜温度が200°C以上の場合は、成膜と同時にIrOx膜が結晶化されるとともに、アモルファス誘電体膜中にIrが拡散する。そして、アモルファス誘電体膜を結晶化する際には、アモルファス誘電体膜中に拡散したIrが結晶内に取り込まれて、誘電体膜50と同じ結晶構造をもつ導電性酸化物膜52が形成される。この場合、IrOx膜導電膜56は既に結晶化されているため、アモルファス誘電体膜中のPbはIrOx膜に拡散しにくく、IrOx膜導電体膜56と導電性酸化物膜52との間には常誘電体層は発生しない。一方、IrOx膜の成膜温度が200°C未満の場合、成膜時にはIrOx膜からアモルファス誘電体膜へのIrの拡散は殆ど生じない。そして、アモルファス誘電体膜を結晶化する際にIrOx膜導電膜56とアモルファス誘電体膜との間でIrとPbとの相互拡散が発生し、IrOx膜導電膜56と誘電体膜アモルファス誘電体膜が結晶化してできた膜との界面に常誘電体層が発生する。このため、上述の方法で導電性酸化物膜52を形成する場合は、IrOx膜導電膜56の成膜温度を200°C以上とすることが好ましい。図19aは上述の方法により半導体基板10上に形成した強誘電体キャパシタ62の断面図、図19bは同じくその層構造を模式的に表した図である。図19aのように、本実施形態に係る半導体装置の強誘電体キャパシタ62は、貴金属膜46下部電極と、誘電体膜50と、上部電極60とを有している。また、上部電極60は、導電性酸化物膜52、導電膜56及び導電膜58の積層構造を有する。図19bのように貴金属膜46を形成するPtは柱状の結晶構造を有し、誘電体膜50を形成するPZTペロブスカイト結晶は貴金属膜46の結晶の上に成長する。そして、導電性酸化物膜52を形成するPZTも、誘電体膜50の結晶性を引き継いで成長し、柱状のペロブスカイト構造となる。導電性酸化物膜52中に添加されたIrは結晶中に取り込まれており、粒界には殆ど存在しない。また、導電性酸化物膜52のIr含有率は1mol~4mol程度と少ない。そのため、熱処理を実施しても導電性酸化物膜52から誘電体膜50へ拡散するIrの量は極めて少なく、上部電極60と誘電体膜50との界面には常誘電体層DeadLayerが発生しない。又は、常誘電体層が発生しても、その層厚は極めて薄くなる。なお、誘電体膜50中のPbと導電性酸化物膜52中のPbとは相互に拡散すると考えられるが、Pb同士の相互拡散では常誘電体層は形成されない。以下、二次イオン質量分析SIMS装置を用いて誘電体膜と上部電極との界面近傍のIrの濃度分布を測定した結果について、説明する。まず、実施例として、図19の構造のキャパシタを製造した。すなわち、Pt膜貴金属膜46の上にPZT膜誘電体膜50を130nmの厚さに形成し、結晶化処理熱処理を施した。その後、PZT膜の上にアモルファスのPZT膜を20nmの厚さに形成し、その上にIrO2膜導電膜56を形成した。このIrO2膜の成膜時の温度は300°Cとし、IrO2膜の成膜と同時にアモルファスPZT膜中にIrを拡散させた。次いで、ArとO2とを混合した雰囲気中で725°Cの温度で熱処理を行い、アモルファスPZTを結晶化させて導電性酸化物膜52PZTIr膜とした。一方、比較例1として図1の構造のキャパシタを形成し、比較例2として図5の構造のキャパシタを形成した。Pt膜下部電極膜211,221、PZT膜誘電体膜212,222,223及びIrO2膜電極膜213,224の形成方法は上述の実施例と基本的に同じである。比較例1のPZT膜の厚さは150nmであり、比較例2の第1のPZT膜の厚さは130nm、第2のPZT膜の厚さは20nmである。図20aは、横軸に深さをとり、縦軸に濃度をとって、実施例の強誘電体キャパシタのIr濃度分布を調べた結果を例示した図である。また、図20bは、横軸に深さをとり、縦軸に濃度をとって、比較例1,2の強誘電体キャパシタのIr濃度分布を調べた結果を例示した図である。なお、実施例ではPZTIr膜とPZT膜との界面が上部電極と誘電体膜との界面となり、比較例1,2ではIrO2膜とPZT膜との界面が上部電極と誘電体膜との界面となる。図20a,bから、実施例の強誘電体キャパシタでは、比較例1,2の強誘電体キャパシタに比べて、上部電極と誘電体膜との界面近傍のIr濃度が1桁以上低いことがわかる。図21は、横軸にPZT中のIr含有率をとり、縦軸に抵抗率をとって、Ir含有率と抵抗率との関係を調べた結果を例示した図である。PZT中のIr含有率が0.6mol以下の場合は抵抗率が極めて大きく、PZTは絶縁性を示す。PZT中のIr含有率が0.8molの場合は抵抗率の測定は可能であるものの、抵抗率が大きすぎて電極として使用することはできない。Ir含有率が1.0mol以上の場合は、抵抗率が極めて小さくなり、電極として使用することが可能になる。また、Ir含有率が2.0mol以上になると、良好な導電性を示すようになる。この図21から、導電性酸化物膜52のIr含有率は1mol以上、より好ましくは2mol以上とすればよいことがわかる。図22は、横軸に印加電圧をとり、縦軸に分極反転電荷量Qswをとって、誘電体膜PZT膜の膜厚が90nm、100nm及び120nmのときの各実施例の強誘電体キャパシタの分極反転電荷量Qswと印加電圧Vとの関係Qtv特性を例示した図である。但し、これらの強誘電体キャパシタの導電性酸化物膜PZTIr膜の厚さはいずれも20nmである。また、図23は、それらの強誘電体キャパシタの飽和電荷量Qtを例示した図であり、図24はそれらの強誘電体キャパシタのV50を例示した図である。なお、図22~図24には、比較例として図1の構造を有する強誘電体キャパシタのQtv特性、飽和電荷量Qt及びV50を併せて示している。この比較例の強誘電体キャパシタの誘電体膜PZT膜の膜厚は100nmである。図22からわかるように、実施例の強誘電体キャパシタでは誘電体膜PZT膜の膜厚を変化させても分極反転電荷量Qswと印加電圧Vとの関係を示す曲線Qtv特性は殆ど変化しない。また、図23からわかるように、実施例の強誘電体キャパシタでは、誘電体膜PZTの膜厚に拘わらず飽和電荷量Qtの値がほぼ一定である。更に、図24からわかるように、実施例の強誘電体キャパシタでは、誘電体膜PZT膜の厚さが薄くなるほどV50の値が小さくなる。これらのことから、実施例の強誘電体キャパシタは、比較例の強誘電体キャパシタに比べて、誘電体膜と上部電極との界面が大幅に改善されていることがわかる。また、実施例の強誘電体キャパシタでは、誘電体膜の膜厚を薄くしてもQtv特性が殆ど変化しない。これにより、実施例の強誘電体キャパシタは、誘電体膜の膜厚を薄くしても所望の特性を得ることができることがわかる。更に、実施例の強誘電体キャパシタでは、強誘電体膜を薄膜化するのにともなってV50の値が小さくなる。これにより、実施例の強誘電体キャパシタは、誘電体膜の膜厚を薄くすることにより低い電圧で動作させることができることがわかる。図25は、横軸に印加電圧をとり、縦軸に分極反転電荷量Qswをとって、導電性酸化物膜PZTIr膜の膜厚が10nm、15nm及び20nmのときの実施例の強誘電体キャパシタの分極反転電荷量Qswと印加電圧Vとの関係Qtv特性を例示した図である。但し、それらの強誘電体キャパシタの誘電体膜PZT膜の膜厚はいずれも90nmである。また、図26は、それらの強誘電体キャパシタの飽和電荷量Qtを例示した図であり、図27はそれらの強誘電体キャパシタのV50を例示した図である。なお、図25~図27では、比較例として図1の構造を有する強誘電体キャパシタのQtv特性、飽和電荷量Qt及びV50を併せて示している。比較例の強誘電体キャパシタの誘電体膜PZT膜の膜厚は90nmである。図25からわかるように、実施例の強誘電体キャパシタでは、導電性酸化物膜PZTIr膜の膜厚を変化させても、分極反転電荷量Qtvと印加電圧Vとの関係を示す曲線Qtv特性は殆ど変化しない。また、図26,図27からわかるように、実施例の強誘電体キャパシタでは、導電性酸化物膜PZTIr膜の膜厚に拘わらず、飽和電荷量Qt及びV50の値がほぼ一定である。これらのことから、実施例の強誘電体キャパシタでは、導電性酸化物膜の膜厚は強誘電体キャパシタの特性に大きな影響を与えていないことがわかる。図28は横軸に印加電圧をとり、縦軸に分極反転電荷量Qswをとって、誘電体膜PZT膜の膜厚を60nmから100nmまで変化させて実施例の各強誘電体キャパシタの分極反転電荷量Qswと印加電圧Vとの関係Qtv特性を例示した図である。但し、これらの強誘電体キャパシタの導電性酸化物膜PZTIr膜の厚さはいずれも15nmである。また、図29は、それらの強誘電体キャパシタの飽和電荷量Qtを例示した図であり、図30はそれらの強誘電体キャパシタのV50を例示した図である。これらの図28~図30から、実施例の強誘電体キャパシタでは、誘電体膜PZT膜の膜厚を60nmまで薄くしても、分極反転電荷量Qsw、及び飽和電荷量Qtは殆ど変化しないことがわかる。また、実施例の強誘電体キャパシタでは、誘電体膜PZT膜の薄膜化にともなってV50の値が小さくなる。実施例の各強誘電体キャパシタでは、誘電体膜50の上にペロブスカイト構造の導電性酸化物膜52を形成している。これにより、上部電極50と誘電体膜50との間の界面が大幅に改善され、上部電極50と誘電体膜50との間に常誘電体層が殆ど発生しない。従って、誘電体膜50の膜厚を薄くしても大きな飽和電荷量Qtを得ることができ、強誘電体キャパシタの低電圧動作が可能になる。図31は、横軸にストレスサイクルをとり、縦軸に分極反転電荷量Qswをとって、実施例の強誘電体キャパシタに対し90°Cの雰囲気中でデータの書き込み及び消去を繰り返し行うストレス試験を実施した結果を例示した図である。但し、実施例の誘電体キャパシタの誘電体膜PZT膜の膜厚は90nm、導電性酸化物膜PZTIr膜の膜厚は15nmである。また、ストレス試験中は強誘電体キャパシタに供給する電圧を5Vとし、分極反転電荷量Qswを測定するときには強誘電体キャパシタに供給する電圧を1.8Vとしている。また、比較例3として図1の構造を有する強誘電体キャパシタ、比較例4,5として図2の構造を有する強誘電体キャパシタを製造し、それらの強誘電体キャパシタに対してもストレス試験を実施した。比較例3の強誘電体キャパシタの誘電体膜PZT膜の厚さは120nmであり、比較例4の強誘電体キャパシタの誘電体膜の膜厚は120nm90nm30nmであり、比較例5の強誘電体キャパシタの膜厚は140nm130nm10nmである。また、図32は、実施例及び比較例1~3の強誘電体キャパシタの疲労損失FatigueLossを例示した図である。疲労損失は、図31のサイクル試験において、強誘電体キャパシタの分極反転電荷量Qswの初期値をQsw1とし、1010サイクル経過後の強誘電体キャパシタの分極反転電荷量をQsw2としたときに、100×Qsw1-Qsw2/Qsw1により算出される。この疲労損失の値が小さいほど劣化しにくいということができる。この図31,図32からわかるように、実施例の強誘電体キャパシタは、比較例3,4の強誘電体キャパシタに比べて耐疲労特性が良好である。実施例の強誘電体キャパシタは、誘電体膜PZT膜の膜厚が90nmと薄いのにもかかわらず、誘電体膜の膜厚が140nmの比較例5の強誘電体キャパシタとほぼ同等の耐疲労特性を有する。第2の実施形態図33は、第2の実施形態に係る半導体装置及びその製造方法を説明する図である。本実施形態は、スタック型FeRAMを例として説明する。まず、第1の実施形態と同様に、半導体基板シリコン基板10に、素子分離膜12及びウェル14を形成し、トランジスタ26のソース/ドレイン22、ゲート絶縁膜16、ゲート電極18を形成する。また、ゲート電極18の側方にサイドウォール20を形成し、ゲート電極18の上にシリサイド膜24aを形成し、ソース/ドレイン22の表面にシリサイド膜24bを形成する。なお、本実施形態では、第1の実施形態と異なり、1つのウェル14に2つのトランジスタ26を形成する。次に、半導体基板10の上側全面に絶縁膜28及び層間絶縁膜30を順次形成した後、層間絶縁膜30の上面からシリサイド膜24bに到達するコンタクトホール32を形成する。その後、密着層34を形成し、コンタクトホール32内にWタングステン等の高融点金属を埋めて導電プラグ36を形成する。次に、プラズマCVD法により、半導体基板10の上側全面にSiNO膜100を例えば130nmの厚さに形成し、更にその上にSiO2膜102を300nmの厚さに形成して、2層構造の層間絶縁膜104とする。その後、層間絶縁膜104の上面から導電プラグ36に到達するコンタクトホール106を形成した後、コンタクトホール106の壁面を密着層108で覆う。密着層108は、例えば厚さが30nmのTi膜と厚さが20nmのTiN膜との2層構造とする。そして、コンタクトホール106内にWタングステン等の高融点金属を埋め込んで、導電プラグ110とする。次に、例えばスパッタリング法により、半導体基板10の上側全面にTi膜を100nm~300nmの厚さに形成する。その後、半導体基板10を、窒素雰囲気中で例えば650°Cの温度で60秒間熱処理RTAする。この熱処理により、Ti膜がTiN膜となる。このTiN膜を、下地膜114とする。次に、CMP法により、下地膜114の表面を研磨して、膜厚を50nm~100nmとする。その後、下地膜114の表面をプラズマ処理する。すなわち、例えばNH3ガスを用いて発生させたプラズマ雰囲気に下地膜114の表面を暴露する。次に、下地膜114の上に、例えばスパッタリング法によりTi膜を20nmの厚さに形成する。本実施形態では、プラズマ処理された下地膜114の上にTi膜を形成するため、膜質が良好なTi膜が得られる。次に、窒素雰囲気中で例えば650°Cの温度で60秒間熱処理RTAを行い、Ti膜を111配向のTiN膜に変化させて、密着層116とする。次に、密着層116の上に、例えば反応性スパッタリング法によりTiAlN膜を100nm程度の厚さに形成し、酸素バリア膜酸素拡散防止膜118とする。この酸素バリア膜118は、導体プラグ110の上面の酸化を防止するためのものである。次に、酸素バリア層118の上に、例えばスパッタリング法によりIr等の貴金属からなる貴金属膜導電膜44aを100nm程度の厚さに形成する。その後、例えばアルゴン雰囲気中で650°Cの温度で60秒間熱処理RTAを行う。この熱処理は、貴金属膜44a中に貴金属の結晶粒を均一のサイズに成長させるためのものである。次に、例えばスパッタリング法により貴金属膜44aの上にIrOx酸化イリジウムを25nmの厚さに堆積させて、非晶質アモルファスの貴金属酸化膜を形成する。この貴金属酸化膜は、後工程において還元されて貴金属膜46aとなるものである。次に、貴金属酸化膜の上に、例えばMOCVD法により、PZT等の強誘電体材料からなる誘電体膜50aを形成する。誘電体膜50aの厚さは30nm~150nmとすることが好ましく、50nm~120nmとすることがより一層好ましい。次に、例えばスパッタリング法により、誘電体膜50aの上に導電性酸化物膜52を形成する。この導電性酸化物膜52は、第1の実施形態と同様に、例えばIr又はRu等の導電材料を添加した強誘電体材料のターゲットを用いた高周波スパッタリング法により形成することができる。次に、酸素を含む雰囲気中で半導体基板10を熱処理RTAする。この熱処理は、誘電体膜の結晶性をさらに向上させ、非晶質の導電性酸化物膜52を誘電体膜50aの上に引き続き結晶化させるために行う。この熱処理において、導電性酸化物膜52の結晶は誘電体膜50aの結晶粒から成長する。また、この導電性酸化物膜52により誘電体膜50aと導電膜56との間の金属元素の相互拡散が抑制される。次に、例えばスパッタリング法により、導電性酸化物膜52の上に導電膜56を20nm~50nmの厚さに形成する。その後、スパッタリング法等により、導電膜56の上に導電膜58を75nm~200nmの厚さに形成する。これらの導電膜56,58は例えばIrOxにより形成する。次に、導電膜58の上に、例えばスパッタリング法によりIr膜を50nm程度の厚さに形成して、水素バリア膜120とする。なお、水素バリア膜120は導電性を有し且つ水素を通しにくい性質を有するものであればよく、例えばSrRuO3等により形成してもよい。次に、例えばスパッタリング法により、水素バリア膜120の上にTiN膜を形成して第1の保護膜図示せずとする。なお、第1の保護膜は、TiAlN膜、Ta膜,AlN膜、TaN膜、又はそれらを積層した膜により形成してもよい。次に、例えばプラズマTEOSCVD法により、第1の保護膜の上に第2の保護膜図示せずを形成する。その後、第2の保護膜の上にフォトレジスト膜を形成し、露光工程及び現像工程を実施して、所定の領域のみにフォトレジスト膜を残す。そして、このフォトレジスト膜をマスクとして第2の保護膜をエッチングする。その後、フォトレジスト膜を除去した後、第2の保護膜をマスクとして第1の保護膜をエッチングする。このようにして、第1の保護膜及び第2の保護膜の2層構造を有するハードマスクが得られる。次に、例えばプラズマエッチングにより、ハードマスクに覆われていない部分の水素バリア膜120、導電膜58、導電膜56、導電性酸化物膜52、誘電体膜50a、貴金属膜46c及び導電膜44aを順次エッチングする。エッチングガスとしては、例えばHBrガス、O2ガス、Arガス及びC4F8ガスを混合した混合ガスを使用する。エッチング後に残存する導電膜44aと貴金属膜46cとが下部電極48aとなる。また、導電性酸化物膜52と導電膜56と導電膜58と水素バリア膜120とが上部電極60aとなる。更に、下部電極48aと誘電体膜50aと上部電極60aとにより、強誘電体キャパシタ62aが形成される。次に、ドライエッチング又はウェットエッチングにより第2の保護膜を除去する。その後、例えばドライエッチングにより、酸化バリア膜118、密着層116及び下地膜114をエッチングする。このとき、第1の保護膜もエッチング除去される。このエッチングには、例えばダウンフロー型プラズマエッチング装置を使用し、チャンバ内にはCF4ガス5とO2ガス95とを供給する。また、プラズマエッチング装置の上部電極には例えば周波数が2.45GHzで1400Wの高周波電力を供給し、基板温度は200°Cとする。次に、半導体基板10の上側全面に、例えばスパッタリング法により酸化アルミニウムを堆積させて、保護膜122を形成する。この保護膜122は水素や水分により誘電体膜50aが還元されるのを防止するためのものである。次に、酸素を含有する雰囲気中で500°C~700°Cの温度で30分~120分間熱処理する。この熱処理は、スパッタリングにより損傷した誘電体膜50aのダメージを回復させて強誘電体キャパシタ62aの電気的特性を向上させるためのものである。次に、保護膜122の上に酸化アルミニウム膜124を形成し、その後酸素又はオゾンを含む雰囲気中で熱処理する。そして、例えばプラズマTEOSCVD法により、半導体基板10の上側全面にシリコン酸化膜を1.5μm程度の厚さに形成して、層間絶縁膜68とする。その後、CMP法により層間絶縁膜68の表面を平坦化した後、例えばN2Oガス又はN2ガスを用いて発生させたプラズマ雰囲気中で350°Cの温度で熱処理を行う。次に、例えばスパッタリング法又はCVD法により、層間絶縁膜68の上に保護膜70を形成する。この保護膜70は例えば酸化アルミニウムにより形成し、その厚さは例えば20nm~100nmとする。次に、例えばプラズマTEOSCVD法により、保護膜70の上に厚さが800nm~1μmのシリコン酸化膜を形成し、層間絶縁膜72とする。その後、CMP法により層間絶縁膜72の表面を研磨して平坦化する。次に、フォトリソグラフィ法及びエッチング法を使用して、層間絶縁膜72の上面から導体プラグ36に到達するコンタクトホール126aと、層間絶縁膜72の上面から上部電極60aに到達するコンタクトホール126bとを形成する。そして、コンタクトホール126a,126bの壁面をTiN等の密着層128で覆った後、コンタクトホール126a,126b内にWタングステン等の高融点金属を充填して、導電プラグ130a,130bを形成する。次に、例えばスパッタリング法により膜厚が50nmのTiN膜82、膜厚が550nmのAlCu合金膜84、膜厚が5nmのTi膜86及び膜厚が50nmのTiN膜88を順次形成する。その後、フォトリソグラフィ工程及びエッチング工程を実施してTiN膜82、AlCu合金膜84、Ti膜86及びTiN膜88をパターニングし、配線90を形成する。このようにして、本実施形態に係る半導体装置が完成する。本実施形態においても、第1の実施形態と同様に、誘電体膜50aの上に、金属元素を添加して導電性を付与した誘電体材料により導電性酸化物膜52を形成している。これにより、上部電極60aと誘電体膜50aとの界面に常誘電体層が発生することが抑制される。その結果、誘電体膜50aの膜厚を薄くしても所望の特性を得ることができるとともに、従来に比べてより一層の低電圧動作が可能になる。その他の実施形態上述の第1及び第2の実施形態では、密着層78,128としてTiN膜を用いる場合を例に説明したが、密着層78,128はTiN膜に限定されるものではない。例えば、密着層78,128として、TaN膜、CrN膜、HfN膜、ZrN膜、TiAlN膜、TaAlN膜、TiSiN膜、TaSiN膜、CrAlN膜、HfAlN膜、ZrAlN膜、TiON膜、TaON膜、CrON膜、HfON膜等を用いてもよい。また、密着層78,128として、ZrON膜、TiAlON膜、TaAlON膜、CrAlON膜、HfAlON膜、ZrAlON膜、TiSiON膜、TaSiON膜、Ir膜、Ru膜、IrOx膜、RuOx膜等を用いてもよい。更に、Ti膜とTiN膜とを順次積層することにより形成された積層膜を密着層78,128として用いてもよい。更にまた、Ti膜とTaN膜とを順次積層することにより形成された積層膜を密着層78,128として用いてもよい。更にまた、Ta膜とTiN膜とを順次積層することにより形成された積層膜を密着層78,128として用いてもよい。更にまた、Ta膜とTaN膜とを順次積層することにより形成された積層膜を密着層78,128として用いてもよい。上述の第1及び第2の実施形態では、導電膜56として酸化イリジウム膜を用いる場合を例に説明したが、導電膜56は酸化イリジウム膜に限定されるものではない。例えば、Ru、Rh、Re、Os又はPdの酸化物である導電性酸化物膜を導電膜56の材料として用いてもよい。また、SrRuO3等の導電性酸化物膜を導電膜56の材料として用いてもよい。更に、これらの積層膜を導電膜56として用いてもよい。更にまた、これら導電性酸化物膜と貴金属膜との積層膜を導電膜56として用いてもよい。上述の第1及び第2の実施形態では、導電膜58として酸化イリジウム膜を用いる場合を例に説明したが、導電膜58は酸化イリジウム膜に限定されるものではない。例えば、Ru、Rh、Re、Os又はPdの酸化物である導電性酸化物膜を導電膜58の材料として用いてもよい。また、SrRuO3等の導電性酸化物膜を導電膜58の材料として用いてもよい。更に、これらの積層膜を導電膜58として用いてもよい。更にまた、これら導電性酸化物膜と貴金属膜との積層膜を導電膜58として用いてもよい。以上の実施形態に関し、更に以下の付記を開示する。付記1半導体基板と、前記半導体基板の上方に形成され、下部電極、強誘電体膜及び上部電極を有するキャパシタとを有し、前記強誘電体膜と前記上部電極との間に、前記強誘電体膜と同じ構造を有し導電性が付与された強誘電体材料を含む導電性酸化物膜を備えることを特徴とする半導体装置。付記2前記導電性酸化物膜が、ペロブスカイト又はビスマス層状結晶構造を有することを特徴とする付記1に記載の半導体装置。付記3前記導電性酸化物膜には、導電性を付与する導電材料として、イリジウム及びルテニウムの少なくとも一方が含まれていることを特徴とする付記1又は2に記載の半導体装置。付記4前記導電性酸化物膜中の導電材料の含有率が、1mol以上、4mol以下であることを特徴とする付記1乃至3のいずれか1項に記載の半導体装置。付記5前記導電性酸化物膜の膜厚が、0.1nm以上、50nm以下であることを特徴とする付記1乃至4のいずれか1項に記載の半導体装置。付記6更に、前記導電性酸化物膜の上に導電性酸化物により形成された導電膜を備えることを特徴とする付記1乃至5のいずれか1項に記載の半導体装置。付記7前記誘電体膜が、前記導電性酸化物膜と同一の強誘電体材料により形成されていることを特徴とする付記1乃至6のいずれか1項に記載の半導体装置。付記8半導体基板の上方に下部電極膜を形成する工程と、強誘電体材料により前記下部電極膜の上に誘電体膜を形成する工程と、前記誘電体膜を結晶化処理する工程と、導電材料を添加して導電性を付与した強誘電体材料により前記誘電体膜の上に導電性酸化物膜を形成する工程とを有することを特徴とする半導体装置の製造方法。付記9前記導電性酸化物膜を形成する強誘電体材料が、PZT、PLZT、CSPLZT、BST、BLT及びBFOのいずれかであることを特徴とする付記8に記載の半導体装置の製造方法。付記10前記導電材料が、イリジウム及びルテニウムの少なくとも一方であることを特徴とする付記8又は9に記載の半導体装置の製造方法。付記11前記導電性酸化物膜を形成する強誘電体材料中の前記導電材料の含有率が、1mol以上、4mol以下であることを特徴とする付記8乃至10のいずれか1項に記載の半導体装置の製造方法。付記12前記誘電体膜を形成する強誘電体材料と前記導電性酸化物膜を形成する強誘電体材料とが同じであることを特徴とする付記8乃至11のいずれか1項に記載の半導体装置の製造方法。付記13前記導電性酸化物膜の膜厚が、0.1nm以上、50nm以下であることを特徴とする付記8乃至12のいずれか1項に記載の半導体装置の製造方法。付記14更に、前記導電性酸化物膜の上に導電性酸化物により第1の導電膜を形成する工程と、前記第1の導電膜の上に導電性酸化物により第2の導電膜を形成する工程とを有することを特徴とする付記8に記載の半導体装置の製造方法。付記15前記第1の導電膜を形成する工程と前記第2の導電膜を形成する工程との間に、前記導電性酸化物膜を結晶化する工程を有することを特徴とする付記14に記載の半導体装置の製造方法。付記16前記第1の導電膜を形成する導電性酸化物の酸化割合は、前記第2の導電膜を形成する導電性酸化物の酸化割合よりも低いことを特徴とする付記14に記載の半導体装置の製造方法。付記17前記第1の導電膜はイリジウム酸化膜であることを特徴とする付記14に記載の半導体装置の製造方法。付記18前記導電性酸化物膜は、前記誘電体膜の上にアモルファス誘電体膜を形成し、前記アモルファス誘電体膜上に前記導電材料を含む酸化膜を形成し、該酸化膜から前記アモルファス誘電体膜に前記導電材料を拡散させて形成することを特徴とする付記8に記載の半導体装置の製造方法。付記19前記導電材料を含む酸化膜の成膜時の温度を200°C以上とすることを特徴とする付記18に記載の半導体装置の製造方法。付記20前記第2の導電膜の上に、Ar雰囲気中で貴金属をスパッタリングして導電性貴金属膜を形成する工程を有することを特徴とする付記14に記載の半導体装置の製造方法。"