"基板と、前記基板の上方に形成された電子走行層と、前記電子走行層の上方に形成された電子供給層と、前記電子供給層の上方に形成されたソース電極、ドレイン電極及びゲート電極とを含み、前記電子走行層は、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有することを特徴とする化合物半導体装置。前記基板に前記段差が形成されており、前記電子走行層は、前記基板の前記段差を反映して前記段差を有する形状に形成されていることを特徴とする請求項1に記載の化合物半導体装置。前記段差は、前記基板には形成されず、前記電子走行層に形成されていることを特徴とする請求項1に記載の化合物半導体装置。基板の上方に電子走行層を形成する工程と、前記電子走行層の上方に電子供給層を形成する工程と、前記電子供給層の上方にソース電極、ドレイン電極及びゲート電極を形成する工程とを含み、前記電子走行層を、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有する形状に形成することを特徴とする化合物半導体装置の製造方法。前記基板に前記段差を形成し、前記電子走行層を、前記基板の前記段差を反映して前記段差を有する形状に形成することを特徴とする請求項4に記載の化合物半導体装置の製造方法。前記電子走行層に前記段差を形成することを特徴とする請求項4に記載の化合物半導体装置の製造方法。従来のHEMTでは、ゲート電極に電圧を印加した際に、電子供給層の上面側からのみゲート電界が伸長し、チャネルにおける2DEGのポテンシャル制御は、電子供給層の上面の一方向からのみ行われる。この場合、相互コンダクタンスを向上するには、直接的にはデバイスサイズを縮小することが考えられる。超微細加工技術の発達により、数十ナノメートル程度のゲート長を持つトランジスタの報告が多いが、単純な微細化を行うのみでは、短チャネル効果という別の問題に直面することが知られている。同じく電子供給層の上面側からのみチャネルの空乏化が進むことに起因し、デバイス奥側の半導体層の空乏化が進み難く、残留キャリアが存在する場合にはバッファリーク電流を断ち切り難い。即ち、トランジスタのオン/オフ比が大きく取れないこととなり、これは電子供給層の上面にのみゲート電極を有する従来のHEMTでは不可避の問題である。上記の問題に対して、例えばナノワイヤを用いた例のように、ゲート電極がチャネルを覆うような3次元トランジスタも提案されている非特許文献1を参照。しかしながらこの場合、ゲート電極の実効的チャネル幅が著しく減少し、この技術を用いた高出力トランジスタの実現は非現実的である。本発明は、上記の課題に鑑みてなされたものであり、ゲート電極によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力を実現する化合物半導体装置及びその製造方法を提供することを目的とする。化合物半導体装置の一態様は、基板と、前記基板の上方に形成された電子走行層と、前記電子走行層の上方に形成された電子供給層と、前記電子供給層の上方に形成されたソース電極、ドレイン電極及びゲート電極とを含み、前記電子走行層は、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有する。化合物半導体装置の製造方法の一態様は、基板の上方に電子走行層を形成する工程と、前記電子走行層の上方に電子供給層を形成する工程と、前記電子供給層の上方にソース電極、ドレイン電極及びゲート電極を形成する工程とを含み、前記電子走行層を、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有する形状に形成する。上記した諸態様によれば、ゲート電極によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力の化合物半導体装置が実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、化合物半導体装置の構成について、その製造方法と共に説明する。なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。第1の実施形態本実施形態では、化合物半導体装置としてショットキー型のAlGaN/GaNHEMTを開示する。図1~図3は、第1の実施形態によるショットキー型のAlGaN/GaNHEMTの製造方法を工程順に示す概略断面図である。図4は、第1の実施形態によるショットキー型のAlGaN/GaNHEMTにおいて、化合物半導体層上にソース電極及びドレイン電極が形成された状態を示す概略平面図である。図5は、化合物半導体層上にゲート電極が形成された状態を示す模式図であって、aが概略平面図、bがaの破線III-IIIに沿った概略断面図である。ここで、図1及び図2が図4の破線I-Iに沿った断面に、図3が図4の破線II-IIに沿った断面にそれぞれ相当する。先ず、図1aに示すように、Si基板1上にレジストパターン10aを形成する。詳細には、成長用基板として例えばSi基板1を用意する。Si基板1の代わりに、サファイア、SiC、GaAs等、他の基板を用いても良い。また、基板の導電性は、半絶縁性、導電性を問わない。Si基板1上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、Si基板1上の所定部位にレジストパターン10aが形成される。続いて、図1bに示すように、Si基板1に第1の段差1aを形成する。詳細には、レジストパターン10aをマスクとして、Si基板1の表面をドライエッチング又はウェットエッチングする。これにより、Si基板1に第1の段差1aが形成される。第1の段差1aは、上面の幅が200nm~1μm程度、上面の幅と側面の高さとの比が2以下とされ、側面の上面との傾斜角が略垂直とされる。ここでは例えば、上面の幅が1μm程度で側面の高さが500nm程度上記の比は2程度とされる。レジストパターン10aは、アッシング処理又は薬液を用いたウェット処理により除去される。続いて、図1cに示すように、第1の段差1aを覆うレジストパターン10bを形成する。詳細には、Si基板1上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、Si基板1上で第1の段差1aを覆うレジストパターン10bが形成される。続いて、図1dに示すように、Si基板1に第2の段差1bを形成する。詳細には、レジストパターン10bをマスクとして、Si基板1の表面をドライエッチング又はウェットエッチングする。これにより、Si基板1に、第1の段差1aと隣接する第2の段差1bが形成される。第2の段差1bは、上面の幅が200nm~1μm程度、上面の幅と側面の高さとの比が2以下とされ、側面の傾斜角が略垂直とされる。ここでは例えば、第1の段差1aと同様に、上面の幅が1μm程度で側面の高さが500nm程度上記の比は2程度とされる。レジストパターン10bは、アッシング処理又は薬液を用いたウェット処理により除去される。続いて、図2aに示すように、第1の段差1a及び第2の段差1bを覆うレジストパターン10cを形成する。詳細には、Si基板1上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、Si基板1上で第1の段差1a及び第2の段差1bを覆うレジストパターン10cが形成される。続いて、図2bに示すように、Si基板1に第3の段差1cを形成する。詳細には、レジストパターン10cをマスクとして、Si基板1の表面をドライエッチング又はウェットエッチングする。これにより、Si基板1に、第2の段差1bと隣接する第3の段差1cが形成される。第3の段差1cは、上面の幅が200nm~1μm程度、上面の幅と側面の高さとの比が2以下とされ、側面の傾斜角が略垂直とされる。ここでは例えば、第1の段差1a及び第2の段差1bと同様に、上面の幅が1μm程度で側面の高さが500nm程度上記の比は2程度とされる。レジストパターン10cは、アッシング処理又は薬液を用いたウェット処理により除去される。以上により、Si基板1の表面に、第1の段差1a、第2の段差1b、及び第3の段差1cからなる階段状構造1Aが形成される。本実施形態では、階段状構造1Aを3段構成とするが、4段以上の構成としても良い。なお、Si基板1の表面において、隣り合う階段状構造1Aの連接部位に、第3の段差1cの形成により溝状部分1dが形成される。本実施形態では、記載の便宜上、溝状部分1dの底面についても、各段差と同様に上面として扱う。当該底面の幅は、第1の段差1a、第2の段差1b、及び第3の段差1cの上面と同様に、例えば1μm程度とする。続いて、図2cに示すように、Si基板1上に化合物半導体層2を形成する。化合物半導体層2は、バッファ層2a、電子走行層2b、及び電子供給層2cを有して構成される。AlGaN/GaNHEMTでは、電子走行層2bの電子供給層2cとの界面近傍に2次元電子ガス2DEGが生成される。詳細には、Si基板1上に、例えば有機金属気相成長MOVPE:MetalOrganicVaporPhaseEpitaxy法により、以下の各化合物半導体を成長する。MOVPE法の代わりに、分子線エピタキシーMBE:MolecularBeamEpitaxy法等を用いても良い。Si基板1上に、AlN、iインテンショナリアンドープ-GaN、及びn-AlGaNを順次成長し、バッファ層2a、電子走行層2b、及び電子供給層2cを積層形成する。例えば、バッファ層2aは膜厚0.1μm程度、電子走行層2bは膜厚1μm程度、電子供給層2cは膜厚25nm程度でAl比率0.2~0.3程度に形成する。本実施形態では、バッファ層2aは、Si基板1の表面形状を反映した形状、即ち表面に階段状構造1Aと同様の階段状構造2aAを有して積層される。階段状構造2aAは、Si基板1の第1の段差1a、第2の段差1b、及び第3の段差1cに倣って、第1の段差2aa、第2の段差2ab、及び第3の段差2acからなる。電子走行層2bも同様に、バッファ層2aの表面形状を反映した形状、即ち表面に階段状構造2aAと同様の階段状構造2bAを有して積層される。階段状構造2bAは、バッファ層2aの第1の段差2aa、第2の段差2ab、及び第3の段差2acに倣って、第1の段差2ba、第2の段差2bb、及び第3の段差2bcからなる。電子供給層2cも同様に、電子走行層2bの表面形状を反映した形状に形成される。但し、電子供給層2cは電子走行層2bに比べて薄いため、電子供給層2cは階段状構造2bAの各側面には殆ど形成されない。本実施形態では、電子供給層2cが階段状構造2bAの各上面のみに形成される場合を例示する。この場合、電子供給層2cは、階段状構造2bAの各上面を覆う各層の集合体として形成される。以下、上面が電子供給層2cの各層で覆われた第1の段差2ba、第2の段差2bb、及び第3の段差2bcを第1の段差2ca、第2の段差2cb、及び第3の段差2ccと、このように電子供給層2cを有する階段状構造2bAを階段状構造2cAと言う。AlN、GaN、及びAlGaNの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Al源であるトリメチルアルミニウムガス、Ga源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、100ccm~10LM程度とする。また、成長圧力は50Torr~300Torr程度、成長温度は1000°C~1200°C程度とする。ここで、成長圧力を80Torr以下、成長温度を1000°C程度に設定することにより、各階段状構造2aA,2cAの各段差2aa~2ac,2ca~2ccにおいて、側面の上面との傾斜角が略垂直となる、11-20のファセット面が現れる。AlGaNをn型として成長する際には、n型不純物として例えばSiを含む例えばSiH4ガスを所定の流量で原料ガスに添加し、AlGaNにSiをドーピングする。Siのドーピング濃度は、例えば1×1018/cm3程度~1×1020/cm3程度、例えば5×1018/cm3程度とする。続いて、図3aに示すように、素子分離構造3を形成する。詳細には、化合物半導体層2の素子分離領域に例えばアルゴンArを注入する。これにより、化合物半導体層2及びSi基板1の表層部分に素子分離構造3が形成される。素子分離構造3により、化合物半導体層2上で活性領域が画定される。なお、素子分離は、上記の注入法の代わりに、例えばSTIShallowTrenchIsolation法を用いて行っても良い。続いて、図3bに示すように、ソース電極4及びドレイン電極5を形成する。詳細には、化合物半導体層2の表面におけるソース電極及びドレイン電極の形成予定位置を開口するレジストマスクを形成する。電極材料には、例えばTa/Alを用いる。レジストマスクを用いて、Ta/Alを例えば蒸着法により堆積する。Taの厚みは例えば30nm程度、Alの厚みは例えば300nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したTa/Alを除去する。その後、Si基板1を、例えば窒素雰囲気中において例えば600°C程度で熱処理し、残存したTa/Alを電子供給層2cとオーミックコンタクトさせる。以上により、化合物半導体層2上にソース電極4及びドレイン電極5が形成される。ソース電極4及びドレイン電極5を形成することにより、図4に示すように、ソース電極4とドレイン電極5とを結ぶ方向と交差する方向ここでは略直交する方向に、電子供給層2cの階段状構造2cAの第1の段差2ca、第2の段差2cb、及び第3の段差2ccが並ぶ。続いて、図3cに示すように、ゲート電極6を形成する。詳細には、化合物半導体層2の表面におけるゲート電極の形成予定位置を開口するレジストマスクを形成する。電極材料には、例えばNi/Auを用いる。レジストマスクを用いて、Ni/Auを例えば蒸着法により堆積する。Niの厚みは例えば10nm程度、Auの厚みは例えば300nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したTa/Alを除去する。以上により、化合物半導体層2上にゲート電極6が形成される。ゲート電極6は、電子供給層2cの階段状構造2cA上第1の段差2ca上、第2の段差2cb上、及び第3の段差2cc上を這うように、図5に示すように、ソース電極4とドレイン電極5とを結ぶ方向と交差する方向ここでは略直交する方向に延在する。なお、ゲート電極は櫛歯状フィンガー状に複数形成され、各ゲート電極の一端がゲートバスラインと接続された形に形成される。図5では、1本のゲート電極6のみを例示する。しかる後、保護膜の形成、ソース電極4及びドレイン電極5、ゲート電極6のコンタクト形成等の諸工程を経て、ショットキー型のAlGaN/GaNHEMTが形成される。本実施形態によるAlGaN/GaNHEMTの奏する諸効果について、対比例との比較に基づいて説明する。階段状構造を有しない表面平坦な化合物半導体層を備えたショットキー型のAlGaN/GaNHEMTを、本実施形態の対比例とした。図6は、本実施形態によるAlGaN/GaNHEMTにおけるゲート電圧とドレイン電流との関係を、対比例との比較に基づいて示す特性図である。図7は、本実施形態によるAlGaN/GaNHEMTにおいて、チャネル制御の様子を示す概略断面図である。本実施形態では、図7に示すように、ゲート電極2は、電子供給層2cの階段状構造2cA上を這うように形成される。そのため、化合物半導体層2では、第1の段差2ca、第2の段差2cb、及び第3の段差2ccの各上面上のみならず、各側面上にも、ゲート電極6が存する。ゲート電極6に電圧を印加すると、ゲート電極6の電界はチャネルを包むように作用する。この場合、ゲート電極6の第1の段差2ca、第2の段差2cb、及び第3の段差2ccの各上面に存する部分のみならず、各側面に存する部分をも用いて、チャネルにおける2DEGの電子密度を制御することが可能となる。当該各側面からチャネルまでの距離は比較的長いが、チャネルを構成する電子走行層2bはアンドープのi-GaNで構成されるため、空乏層が奥深くまで伸び易く、側面からもチャネルのポテンシャル制御性に寄与する。これにより、ゲート電圧の変化に対するドレイン電流の変化量が増大し、ゲート電極6によるチャネルのポテンシャル制御性が、対比例に比べて大幅に向上する図6の矢印A。また本実施形態では、当該各側面からデバイス奥側の空乏化が効率的に進むため、対比例に比べてバッファリーク電流の大幅な抑制、即ちトランジスタのオン/オフ比の改善が期待される図6の矢印B。更に、ワイヤ状のチャネルを用いることなく、実効的なゲート幅を減少させることがないため、高出力動作を保持しつつ上記の効果を発現することが可能である。更に、ゲート電圧が0Vであるときでも、当該各側面からの空乏化がチャネルのポテンシャルを持ち上げるため、トランジスタの閾値が対比例に比べて正側に移動するいわゆるノーマリオフ効果もある図6の矢印C。更に、チャネルにおける中央部位の集中的な加熱を防止して、チャネルの熱分布を均一化することも可能となる。本実施形態によるAlGaN/GaNHEMTの化合物半導体層2の階段状構造の各数値と上記の諸効果との関係について、シミュレーション実験を行った結果を説明する。シミュレーション実験は、図8に示すデバイスモデルを用いて行った。デバイスモデルでは、GaN及びその上面上のAlGaNからなる一段の段差を覆うようにゲート電極が形成されている。段差の高さエッチング深さをD、段差の上面幅テラス幅をW、段差の側面の傾斜角をθとする。段差のアスペクト比をW/Dとする。段差の側面からの空乏化について調べた。図9は、チャネルの基板表面からの距離nmとチャネルのポテンシャルeVとの関係を示す特性図である。高さD=200nm、幅W=200nm、傾斜角θ=90°、ゲート電圧Vg=-2V、ショットキー障壁高さ=1.4eVに設定した。図示のように、段差の側面からの大きな空乏化チャネルのポテンシャルが持ち上げられている様子が確認された。チャネルのポテンシャル制御に対する段差の幅Wの依存性について調べた。図10は、ゲート電圧Vとドレイン電圧任意単位との関係を示す特性図である。高さD=500nm、傾斜角θ=90°、幅W=200nm~2000nm、∞通常のHEMTに設定した。図示のように、幅Wが小さいほど、チャネルのポテンシャル制御性が向上することが確認された。具体的には、幅Wが200nm~1000nmの範囲内であれば、十分なポテンシャル制御性が得られるものと評価できる。チャネルのポテンシャル制御に対する段差の高さDの依存性について調べた。図11は、ゲート電圧Vとドレイン電圧任意単位との関係を示す特性図である。幅W=200nm、傾斜角θ=90°、高さD=50nm~2000nmに設定した。図示のように、高さDが大きいほど、チャネルのポテンシャル制御性が向上することが確認された。具体的に、幅Wを200nmに固定した場合では、アスペクト比W/Dが4200/50以下、好ましくは2200/100以下であれば、十分なポテンシャル制御性が得られるものと評価できる。チャネルのポテンシャル制御に対する段差の高さDの依存性について、段差の幅Wを大きく設定して調べた。図12は、ゲート電圧Vとドレイン電圧任意単位との関係を示す特性図である。幅W=2000nm、傾斜角θ=90°、高さD=0通常のHEMT、200nm~2000nmに設定した。図示のように、高さDを大きくしても、高さD=0の場合とさほど差異は見られず、幅Wを大きくこの場合では2000nm設定した場合には、高さDを大きく設定してもチャネルのポテンシャル制御性はさほど向上しないものと評価できる。段差のアスペクト比W/Dを0.5に設定した場合における、チャネルのポテンシャル制御に対する段差の幅Wの依存性について調べた。図13は、ゲート電圧Vとドレイン電圧任意単位との関係を示す特性図である。幅W=200nm~2000nm、高さD=400nm~4000nmでアスペクト比W/Dを0.5に固定し、傾斜角θ=90°に設定した。図示のように、幅Wを大きく設定すると、アスペクト比W/Dを小さく設定してもチャネルのポテンシャル制御性はさほど向上しないものと評価できる。段差のアスペクト比W/Dを1に設定した場合における、チャネルのポテンシャル制御に対する段差の幅Wの依存性について調べた。図14は、ゲート電圧Vとドレイン電圧任意単位との関係を示す特性図である。幅W=200nm~2000nm、高さD=400nm~4000nmでアスペクト比W/Dを1に固定し、傾斜角θ=90°に設定した。図示のように、幅Wを大きく設定すると、アスペクト比W/Dを小さく設定してもチャネルのポテンシャル制御性はさほど向上しないものと評価できる。以上説明したように、本実施形態によれば、ゲート電極6によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のAlGaN/GaNHEMTが実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。-変形例-以下、第1の実施形態の諸変形例について説明する。なお、第1の実施形態と同様の構成部材等については同符号を付して詳しい説明を省略する。変形例1変形例1では、化合物半導体装置としてMIS型のAlGaN/GaNHEMTを開示する。図15は、第1の実施形態の変形例1におけるMIS型のAlGaN/GaNHEMTの製造方法における主要工程を示す概略断面図である。本例では先ず、第1の実施形態における図1a~図3bの諸工程を順次実行する。続いて、図15aに示すように、ゲート絶縁膜11を形成する。詳細には、例えば原子層堆積法ALD法により絶縁膜として例えばAl2O3を、例えば40nm程度の厚みに堆積する。これにより、ゲート絶縁膜11が形成される。ゲート絶縁膜11は、電子供給層2cの階段状構造2cAを覆うように、自身も第1の段差2ca、第2の段差2cb、及び第3の段差2ccに倣った表面形状に形成されることになる。続いて、図15bに示すように、ゲート電極6を形成する。詳細には、ゲート絶縁膜11上におけるゲート電極の形成予定位置を開口するレジストマスクを形成する。電極材料には、例えばNi/Auを用いる。レジストマスクを用いて、Ni/Auを例えば蒸着法により堆積する。Niの厚みは例えば10nm程度、Auの厚みは例えば300nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したTa/Alを除去する。以上により、化合物半導体層2上にゲート絶縁膜11を介してゲート電極6が形成される。ゲート電極6は、ゲート絶縁膜11を介して、電子供給層2cの階段状構造2cA上第1の段差2ca上、第2の段差2cb上、及び第3の段差2cc上を這うように、ソース電極4とドレイン電極5とを結ぶ方向と交差する方向ここでは略直交する方向に延在する。しかる後、保護膜の形成、ソース電極4及びドレイン電極5、ゲート電極6のコンタクト形成等の諸工程を経て、MIS型のAlGaN/GaNHEMTが形成される。本例では、第1の実施形態と同様に、ゲート電極6によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のAlGaN/GaNHEMTが実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。変形例2変形例2では、第1の実施形態と同様に、化合物半導体装置としてショットキー型のAlGaN/GaNHEMTを開示するが、階段状構造の側面の傾斜角が異なる点で第1の実施形態と相違する。図16及び図17は、第1の実施形態の変形例2におけるショットキー型のAlGaN/GaNHEMTの製造方法における主要工程を示す概略断面図である。図18は、第1の実施形態における図5bに対応した概略断面図である。本例では先ず、図16aに示すように、Si基板12上にレジストパターン13aを形成する。詳細には、Si基板12上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、Si基板1上の所定部位にレジストパターン13aが形成される。続いて、図16bに示すように、Si基板12に第1の段差12aを形成する。詳細には、レジストパターン13aをマスクとして、Si基板12の表面をウェットエッチングする。これにより、Si基板12に第1の段差12aが形成される。第1の段差12aは、上面の幅が200nm~1μm程度、上面の幅と側面の高さとの比が2以下、ここでは例えば、上面の幅が1μm程度で側面の高さが500nm程度上記の比は2程度とされる。本例では、Si基板12の111のファセット面を利用し、Si基板12の表面をウェットエッチングすることにより、第1の段差12aにおける側面の上面との傾斜角を58.4°以上で90°に満たない所定角度とする。レジストパターン13aは、アッシング処理又は薬液を用いたウェット処理により除去される。続いて、図16cに示すように、第1の段差12aを覆うレジストパターン13bを形成する。詳細には、Si基板12上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、Si基板1上で第1の段差12aを覆うレジストパターン13bが形成される。続いて、図16dに示すように、Si基板12に第2の段差12bを形成する。詳細には、レジストパターン13bをマスクとして、Si基板12の表面をウェットエッチングする。これにより、Si基板12に、第1の段差12aと隣接する第2の段差12bが形成される。第2の段差12bは、上面の幅が200nm~1μm程度、上面の幅と側面の高さとの比が2以下、ここでは例えば、第1の段差1aと同様に、上面の幅が1μm程度で側面の高さが500nm程度上記の比は2程度とされる。本例では、Si基板12の111のファセット面を利用し、Si基板12の表面をウェットエッチングすることにより、第2の段差12bにおける側面の上面との傾斜角を58.4°以上で90°に満たない所定角度とする。レジストパターン13bは、アッシング処理又は薬液を用いたウェット処理により除去される。続いて、図17aに示すように、第1の段差12a及び第2の段差12bを覆うレジストパターン13cを形成する。詳細には、Si基板12上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、Si基板12上で第1の段差12a及び第2の段差12bを覆うレジストパターン13cが形成される。続いて、図17bに示すように、Si基板12に第3の段差12cを形成する。詳細には、レジストパターン13cをマスクとして、Si基板12の表面をウェットエッチングする。これにより、Si基板12に、第2の段差12bと隣接する第3の段差12cが形成される。第3の段差12cは、上面の幅が200nm~1μm程度、上面の幅と側面の高さとの比が2以下、ここでは例えば、第1の段差1a及び第2の段差1bと同様に、上面の幅が1μm程度で側面の高さが500nm程度上記の比は2程度とされる。本例では、Si基板12の111のファセット面を利用し、Si基板12の表面をウェットエッチングすることにより、第3の段差12cにおける側面の上面との傾斜角を58.4°以上で90°に満たない所定角度とする。レジストパターン13cは、アッシング処理又は薬液を用いたウェット処理により除去される。以上により、Si基板12の表面に、第1の段差12a、第2の段差12b、及び第3の段差12cからなる階段状構造12Aが形成される。本実施形態では、階段状構造12Aを3段構成とするが、4段以上の構成としても良い。なお、Si基板12の表面において、隣り合う階段状構造12Aの連接部位に、第3の段差12cの形成により溝状部分12dが形成される。続いて、図17cに示すように、Si基板12上に化合物半導体層14を形成する。化合物半導体層14は、バッファ層14a、電子走行層14b、及び電子供給層14cを有して構成される。AlGaN/GaNHEMTでは、電子走行層14bの電子供給層14cとの界面近傍に2DEGが生成される。詳細には、Si基板12上に、例えばMOVPE法により、以下の各化合物半導体を成長する。MOVPE法の代わりに、MBE法等を用いても良い。Si基板12上に、AlN、i-GaN、及びn-AlGaNを順次成長し、バッファ層14a、電子走行層14b、及び電子供給層14cを積層形成する。バッファ層2aは膜厚0.1μm程度、電子走行層2bは膜厚1μm程度、電子供給層2cは膜厚20nm程度で例えばAl比率0.2~0.3程度に形成する。本例では、バッファ層14aは、Si基板12の表面形状を反映した形状、即ち表面に階段状構造12Aと同様の階段状構造14aAを有して積層される。階段状構造14aAは、Si基板12の第1の段差12a、第2の段差12b、及び第3の段差12cに倣って、第1の段差14aa、第2の段差14ab、及び第3の段差14acからなる。例えば階段状構造12Aを、第1の段差12a、第2の段差12b、及び第3の段差12cの並ぶ方向が例えば<11-20>方向となるように形成した場合、バッファ層14aの11-22のファセット面を利用する。このとき、第1の段差14aa、第2の段差14ab、及び第3の段差14acの各々において、側面の上面との傾斜角が58.4°となる。電子走行層14bも同様に、バッファ層14aの表面形状を反映した形状、即ち表面に階段状構造14aAと同様の階段状構造14bAを有して積層される。階段状構造14bAは、バッファ層14aの第1の段差14aa、第2の段差14ab、及び第3の段差14acに倣って、第1の段差14ba、第2の段差14bb、及び第3の段差14bcからなる。ここでは、電子走行層14bの11-22のファセット面を利用し、第1の段差14ba、第2の段差14bb、及び第3の段差14bcの各々において、側面の上面との傾斜角が58.4°とされる。電子供給層14cも同様に、電子走行層14bの表面形状を反映した形状に形成される。電子供給層14cは電子走行層14bに比べて薄いが、本例では階段状構造14bAの側面の傾斜角が90°より小さい58.4°であるため、電子供給層14cは階段状構造14bAの各側面にも形成される。本実施形態では、電子供給層14cが階段状構造14bAの全面を覆うように形成される場合を例示する。以下、上面が電子供給層14cで覆われた第1の段差14ba、第2の段差14bb、及び第3の段差14bcを第1の段差14ca、第2の段差14cb、及び第3の段差14ccと、これらからなる階段状構造を階段状構造14cAと言う。ここでは、電子供給層14cの11-22のファセット面を利用し、第1の段差14ca、第2の段差14cb、及び第3の段差14ccの各々において、側面の上面との傾斜角が58.4°とされる。AlN、GaN、及びAlGaNの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Al源であるトリメチルアルミニウムガス、Ga源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、100ccm~10LM程度とする。本例では、成長圧力を40mbar~500mbar程度、成長温度を1000°C程度に設定する。これにより、各階段状構造14aA,14bA,14cAの各段差14aa~14ac,14ba~14bc,14ca~14ccにおいて、側面の上面との傾斜角が58.4°となる、11-22のファセット面が現れる。AlGaNをn型として成長する際には、n型不純物として例えばSiを含む例えばSiH4ガスを所定の流量で原料ガスに添加し、AlGaNにSiをドーピングする。Siのドーピング濃度は、例えば1×1018/cm3程度~1×1020/cm3程度、例えば5×1018/cm3程度とする。続いて、第1の実施形態における図3b,cと同様の工程を順次実行し、図18に示す構成を得る。しかる後、保護膜の形成、ソース電極4及びドレイン電極5、ゲート電極6のコンタクト形成等の諸工程を経て、ショットキー型のAlGaN/GaNHEMTが形成される。本例では、第1の実施形態と同様に、ゲート電極6によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のAlGaN/GaNHEMTが実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。変形例3変形例3では、第1の実施形態と同様に、化合物半導体装置としてショットキー型のAlGaN/GaNHEMTを開示するが、階段状構造が若干異なる点で第1の実施形態と相違する。図19は、第1の実施形態の変形例3におけるショットキー型のAlGaN/GaNHEMTの製造方法における主要工程を示す概略断面図である。本例では先ず、第1の実施形態における図1a~図2cの諸工程を順次実行する。化合物半導体層2では、Si基板1の表面における最下層部位である溝状部分1dに対応して、バッファ層2aには溝状部分2adが、電子走行層2bには溝状部分2bdがそれぞれ形成されている。溝状部分2bdの底面上には、電子供給層2cの一層が形成されている。溝状部分2bdは、その構造上、階段状構造2cAを構成する各段差と異なり、上面底面のみ有し、側面を有しない。そのため、化合物半導体層2の表面にゲート電極が形成されると、階段状構造2cAの各段差では上面及び側面からチャネルの空乏化に寄与するが、溝状部分2bdでは空乏化への寄与は上面底面のみである。この場合、階段状構造2cAの各段差と溝状部分2bdとで閾値電圧付近のチャネルのポテンシャル制御性に僅かな差異が生じることになる。そこで本例では、チャネルの溝状部分2bdの下方に相当する部分を消失させ、均一なチャネルのポテンシャル制御を可能とする。具体的には、図19aに示すように、溝状部分2bdの下方に不純物、例えば炭素C又は鉄Fe等をドーピングし、不純物領域7を形成する。例えば、Cをドーピングする場合には、ドーズ量1×1013/cm2程度、加速エネルギー100keV程度の条件で実行する。Feをドーピングする場合には、ドーズ量1×1013/cm2程度、加速エネルギー100keV程度の条件で実行する。このドーピングにより、溝状部分2bdの下方の2DEGが消失し、均一なチャネルのポテンシャル制御が可能となり、閾値電圧近傍における電流制御性が向上する。続いて、第1の実施形態における図3a~cと同様の工程を順次実行し、図19bに示す構成を得る。しかる後、保護膜の形成、ソース電極4及びドレイン電極5、ゲート電極6のコンタクト形成等の諸工程を経て、ショットキー型のAlGaN/GaNHEMTが形成される。本例では、ゲート電極6によるチャネルのポテンシャル制御性を改善して大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のAlGaN/GaNHEMTが実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。変形例4変形例4では、第1の実施形態と同様に、化合物半導体装置としてショットキー型のAlGaN/GaNHEMTを開示するが、階段状構造が若干異なる点で第1の実施形態と相違する。図20は、第1の実施形態の変形例4におけるショットキー型のAlGaN/GaNHEMTの製造方法における主要工程を示す概略断面図である。本例では先ず、第1の実施形態における図1a~図1dの諸工程を順次実行する。続いて、図20aに示すように、第1の段差1a及び第2の段差1bを覆うレジストパターン15を形成する。詳細には、Si基板1上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、Si基板1上で第1の段差1a及び第2の段差1bを覆うレジストパターン15が形成される。このとき、隣り合うレジストパターン15が、その離間距離が、第1の段差1a及び第2の段差1bの各上面の幅よりも小さい所定値となるように形成される。続いて、図20bに示すように、Si基板1に第3の段差16を形成する。詳細には、レジストパターン15をマスクとして、Si基板1の表面をドライエッチング又はウェットエッチングする。これにより、Si基板1に、第2の段差1bと隣接する第3の段差16が形成される。第3の段差16は、上面の幅が200nm~1μm程度、上面の幅と側面の高さとの比が2以下とされ、側面の傾斜角が略垂直とされる。ここでは例えば、第1の段差1a及び第2の段差1bと同様に、上面の幅が1μm程度で側面の高さが500nm程度上記の比は2程度とされる。レジストパターン15は、アッシング処理又は薬液を用いたウェット処理により除去される。以上により、Si基板1の表面に、第1の段差1a、第2の段差1b、及び第3の段差16からなる階段状構造18が形成される。本例では、階段状構造18を3段構成とするが、4段以上の構成としても良い。ここで、Si基板1の表面において、隣り合う階段状構造18の連接部位に、第3の段差16の形成により溝状部分17が形成される。本例では、溝状部分17の底面の幅は、第1の段差1a、第2の段差1b、及び第3の段差16の上面の幅よりも小さく例えば50程度以下、例えば500nm程度以下とされる。続いて、第1の実施形態における図2c~図3cと同様の工程を順次実行し、図20cに示す構成を得る。しかる後、保護膜の形成、ソース電極4及びドレイン電極5、ゲート電極6のコンタクト形成等の諸工程を経て、ショットキー型のAlGaN/GaNHEMTが形成される。変形例3で説明したように、溝状部分17は、その構造上、階段状構造2cAを構成する各段差と異なり、上面底面のみ有し、側面を有しない。そのため、化合物半導体層2の表面にゲート電極が形成されると、階段状構造2cAの各段差では上面及び側面からチャネルの空乏化に寄与するが、溝状部分2bdでは空乏化への寄与は上面底面のみである。本例では、溝状部分17の底面の幅を、第1の段差1a、第2の段差1b、及び第3の段差16の上面の幅よりも狭くして、溝状部分17に対応する溝状部分2bdを狭く形成する。これにより、溝状部分2bdのチャネルの空乏化への寄与が、階段状構造2cAの各段差におけるチャネルの空乏化への寄与と同等となる。この構成により、均一なチャネルのポテンシャル制御が可能となり、閾値電圧近傍における電流制御性が向上する。なお、第1の段差1aでは、その上面に加えて、両側の側面が共にチャネルの空乏化に寄与する。従って、第1の段差1aは、第2の段差1bよりも空乏化への寄与度が大きいが、当該寄与度が大きいのであれば、その分チャネルのポテンシャル制御が向上することになり、問題はない。但し、均一なチャネルのポテンシャル制御を重視する観点から、第1の段差1aの上面の幅を第2の段差1bよりも広く形成するようにしても良い。本例では、ゲート電極6によるチャネルのポテンシャル制御性を改善して大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のAlGaN/GaNHEMTが実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。第2の実施形態本実施形態では、第1の実施形態と同様に、化合物半導体装置としてショットキー型のAlGaN/GaNHEMTを開示するが、化合物半導体層のみに階段状構造が形成されている点で第1の実施形態と相違する。図21~図24は、第2の実施形態によるショットキー型のAlGaN/GaNHEMTの製造方法を工程順に示す概略断面図である。先ず、図21aに示すように、Si基板20上にバッファ層21a及びGaN層22を順次形成する。成長用基板として例えばSi基板20を用意する。Si基板20の代わりに、サファイア、SiC、GaAs等、他の基板を用いても良い。また、基板の導電性は、半絶縁性、導電性を問わない。Si基板1上に、例えばMOVPE法により、AlN、i-GaNを順次成長する。これにより、バッファ層21a及びGaN層22が形成される。例えば、バッファ層21aは膜厚0.1μm程度、GaN層22は膜厚6μm程度に形成される。MOVPE法の代わりに、MBE法等を用いても良い。続いて、図21b~図23bに示すように、GaN層22を加工して電子走行層21bを形成する。先ず、図21bに示すように、GaN層22上にレジストパターン23aを形成する。詳細には、GaN層22上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、GaN層22上の所定部位にレジストパターン23aが形成される。次に、図21cに示すように、GaN層22に第1の段差21baを形成する。詳細には、レジストパターン23aをマスクとして、GaN層22の表面をドライエッチング又はウェットエッチングする。これにより、GaN層22に第1の段差21baが形成される。第1の段差21baは、上面の幅が200nm~1μm程度、上面の幅と側面の高さとの比が2以下とされ、側面の上面との傾斜角が略垂直とされる。ここでは例えば、上面の幅が1μm程度で側面の高さが500nm程度上記の比は2程度とされる。レジストパターン23aは、アッシング処理又は薬液を用いたウェット処理により除去される。次に、図22aに示すように、第1の段差21baを覆うレジストパターン23bを形成する。詳細には、GaN層22上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、GaN層22上で第1の段差21baを覆うレジストパターン23bが形成される。次に、図22bに示すように、GaN層22に第2の段差21bbを形成する。詳細には、レジストパターン23bをマスクとして、GaN層22の表面をドライエッチング又はウェットエッチングする。これにより、GaN層22に、第1の段差21baと隣接する第2の段差21bbが形成される。第2の段差21bbは、上面の幅が200nm~1μm程度、上面の幅と側面の高さとの比が2以下とされ、側面の傾斜角が略垂直とされる。ここでは例えば、第1の段差21baと同様に、上面の幅が1μm程度で側面の高さが500nm程度上記の比は2程度とされる。レジストパターン23bは、アッシング処理又は薬液を用いたウェット処理により除去される。次に、図22cに示すように、第1の段差21ba及び第2の段差21bbを覆うレジストパターン23cを形成する。詳細には、GaN層22上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、GaN層22上で第1の段差21ba及び第2の段差21bbを覆うレジストパターン23cが形成される。次に、図23aに示すように、GaN層22に第3の段差21bcを形成する。詳細には、レジストパターン23cをマスクとして、GaN層22の表面をドライエッチング又はウェットエッチングする。これにより、GaN層22に、第2の段差21bbと隣接する第3の段差21bcが形成される。第3の段差21bcは、上面の幅が200nm~1μm程度、上面の幅と側面の高さとの比が2以下とされ、側面の傾斜角が略垂直とされる。ここでは例えば、第1の段差21ba及び第2の段差21bbと同様に、上面の幅が1μm程度で側面の高さが500nm程度上記の比は2程度とされる。レジストパターン23cは、アッシング処理又は薬液を用いたウェット処理により除去される。以上により、図23bに示すように、GaN層22の表面に、第1の段差21ba、第2の段差21bb、及び第3の段差21bcからなる階段状構造21bAが形成される。GaN層22の表面に階段状構造21bAが形成されて電子走行層21bとなる。本実施形態では、階段状構造21bAを3段構成とするが、4段以上の構成としても良い。なお、電子走行層21bの表面において、隣り合う階段状構造21Aの連接部位に、第3の段差21bcの形成により溝状部分21bdが形成される。溝状部分21bdの底面の幅は、第1の段差21ba、第2の段差21bb、及び第3の段差21bcの上面と同様に、例えば1μm程度とする。続いて、図24aに示すように、電子供給層21cを形成する。詳細には、電子走行層21b上に、例えばMOVPE法により、n-AlGaNを成長する。n-AlGaNは、例えば膜厚25nm程度でAl比率0.2~0.3程度に成長する。これにより、電子供給層21cが形成される。MOVPE法の代わりに、MBE法等を用いても良い。電子供給層21cは、電子走行層21bの表面形状を反映した形状に形成される。但し、電子供給層21cは電子走行層21bに比べて薄いため、電子供給層21cは階段状構造21bAの各側面には殆ど形成されない。本実施形態では、電子供給層21cが階段状構造21bAの各上面のみに形成される場合を例示する。この場合、電子供給層21cは、階段状構造21bAの各上面を覆う各層の集合体として形成される。続いて、第1の実施形態における図3a~図3cと同様の工程を順次実行し、図24bに示す構成を得る。しかる後、保護膜の形成、ソース電極4及びドレイン電極5、ゲート電極6のコンタクト形成等の諸工程を経て、ショットキー型のAlGaN/GaNHEMTが形成される。以上説明したように、本実施形態によれば、ゲート電極6によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のAlGaN/GaNHEMTが実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。変形例以下、第2の実施形態の変形例について説明する。なお、第2の実施形態と同様の構成部材等については同符号を付して詳しい説明を省略する。図25~図28は、第2の実施形態の変形例におけるショットキー型のAlGaN/GaNHEMTの製造方法における主要工程を示す概略断面図である。先ず、図25aに示すように、Si基板20上にバッファ層21a及びGaN層33を順次形成する。Si基板20上に、例えばMOVPE法により、AlN、i-GaNを順次成長する。これにより、バッファ層21a及びGaN層33が形成される。例えば、バッファ層21aは膜厚0.1μm程度に形成される。GaN層33は、後に階段状構造を形成することを見込んでその分だけ薄く、例えば膜厚4.5μm程度に形成される。MOVPE法の代わりに、MBE法等を用いても良い。続いて、図25b~図27bに示すように、GaN層33上に階段状構造31Aを形成する。先ず、図25bに示すように、GaN層33上に成長用マスク30aを形成する。詳細には、GaN層31上にマスク材料、例えばシリコン酸化物をCVD法等により体積し、シリコン酸化物をリソグラフィー及びドライエッチングにより加工する。以上により、GaN層22の表面でGaNの形成予定部位を露出する開口30aaを有する成長用マスク30aが形成される。次に、図25cに示すように、第3の段差31cを形成する。詳細には、例えばMOVPE法により、GaN層33上にi-GaNを成長する。このとき、成長用マスク30aにより、開口30aa内のみにi-GaNが成長し、第3の段差31cが形成される。第3の段差31cは、例えば500nm程度の厚みに形成される。次に、図26aに示すように、第3の段差31c及び成長用マスク30a上に成長用マスク30bを形成する。詳細には、第3の段差31c及び成長用マスク30a上にマスク材料、例えばシリコン酸化物をCVD法等により体積し、シリコン酸化物をリソグラフィー及びドライエッチングにより加工する。以上により、第3の段差31cの表面でGaNの形成予定部位を露出する開口30baを有する成長用マスク30bが形成される。次に、図26bに示すように、第2の段差31bを形成する。詳細には、例えばMOVPE法により、第3の段差31c上にi-GaNを成長する。このとき、成長用マスク30bにより、開口30ba内のみにi-GaNが成長し、第2の段差31bが形成される。第2の段差31bは、例えば500nm程度の厚みに形成される。第2の段差31bの形成により、第3の段差31cの露出する上面の幅が例えば1μm程度となる。次に、図26cに示すように、第2の段差31b及び成長用マスク30b上に成長用マスク30cを形成する。詳細には、第2の段差31b及び成長用マスク30b上にマスク材料、例えばシリコン酸化物をCVD法等により体積し、シリコン酸化物をリソグラフィー及びドライエッチングにより加工する。以上により、第2の段差31bの表面でGaNの形成予定部位を露出する開口30caを有する成長用マスク30cが形成される。次に、図27aに示すように、第1の段差31aを形成する。詳細には、例えばMOVPE法により、第2の段差31b上にi-GaNを成長する。このとき、成長用マスク30cにより、開口30ca内のみにi-GaNが成長し、第1の段差31aが形成される。第1の段差31aは、例えば厚みが500nm程度で上面の幅が1μm程度に形成される。第1の段差31aの形成により、第2の段差31bの露出する上面の幅が例えば1μm程度となる。次に、図27bに示すように、成長用マスク30a,30b,30cを除去する。詳細には、例えば薬液としてフッ化水素酸を用い、ウェット処理により成長用マスク30a,30b,30cのみを除去する。以上により、GaN層33の表面に、第1の段差31a、第2の段差31b、及び第3の段差31cからなる階段状構造31Aが形成される。GaN層33の表面に階段状構造31Aが形成されて電子走行層31となる。本例では、エッチングを行うことなく、表面に階段状構造31Aを有する電子走行層31を形成する。GaNは比較的硬質な材料であり、一般的に正確なエッチングが困難であるが、本例のようにMOVPE法を用いることにより、階段状構造31Aを所期の状態に正確に形成することができる。また本例では、階段状構造31Aを3段構成とするが、4段以上の構成としても良い。電子走行層31の表面において、隣り合う階段状構造31Aの連接部位に、第3の段差31cの形成により溝状部分31dが形成される。溝状部分31dの底面の幅は、第1の段差31a、第2の段差31b、及び第3の段差31cの上面と同様に、例えば1μm程度とする。続いて、図28aに示すように、電子供給層32を形成する。詳細には、電子走行層31上に、例えばMOVPE法により、n-AlGaNを成長する。n-AlGaNは、例えば膜厚25nm程度でAl比率0.2~0.3程度に成長する。これにより、電子供給層32が形成される。MOVPE法の代わりに、MBE法等を用いても良い。電子供給層32は、電子走行層31の表面形状を反映した形状に形成される。但し、電子供給層32は電子走行層31に比べて薄いため、電子供給層32は階段状構造31Aの各側面には殆ど形成されない。本実施形態では、電子供給層32が階段状構造31Aの各上面のみに形成される場合を例示する。この場合、電子供給層32は、階段状構造31Aの各上面を覆う各層の集合体として形成される。続いて、第1の実施形態における図3a~図3cと同様の工程を順次実行し、図28bに示す構成を得る。しかる後、保護膜の形成、ソース電極4及びドレイン電極5、ゲート電極6のコンタクト形成等の諸工程を経て、ショットキー型のAlGaN/GaNHEMTが形成される。以上説明したように、本例によれば、ゲート電極6によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のAlGaN/GaNHEMTが実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。なお、第2の実施形態及び変形例についても、第1の実施形態の変形例1のように、MIS型のAlGaN/GaNHEMTとしても良い。また、第2の実施形態について、第1の実施形態の変形例3のように、電子走行層21bの溝状部分21bdの下方に不純物を導入しても良い。第2の実施形態及び変形例についても同様である。また、第2の実施形態について、第1の実施形態の変形例4のように、電子走行層21bdの溝状部分の底面の幅を、第1の段差21ba、第2の段差21bb、及び第3の段差21bcの上面の幅よりも狭く形成しても良い。第2の実施形態及び変形例についても同様である。第3の実施形態本実施形態では、第1及び第2の実施形態、諸変形例から選ばれた1種のAlGaN/GaNHEMTを備えた電源装置を開示する。図29は、第3の実施形態による電源装置の概略構成を示す結線図である。本実施形態による電源装置は、高圧の一次側回路41及び低圧の二次側回路42と、一次側回路41と二次側回路42との間に配設されるトランス43とを備えて構成される。一次側回路41は、交流電源44と、いわゆるブリッジ整流回路45と、複数ここでは4つのスイッチング素子46a,46b,46c,46dとを備えて構成される。また、ブリッジ整流回路45は、スイッチング素子46eを有している。二次側回路42は、複数ここでは3つのスイッチング素子47a,47b,47cを備えて構成される。本実施形態では、一次側回路41のスイッチング素子46a,46b,46c,46d,46eが、第1及び第2の実施形態、諸変形例から選ばれた1種のAlGaN/GaNHEMTとされている。一方、二次側回路42のスイッチング素子47a,47b,47cは、シリコンを用いた通常のMISFETとされている。本実施形態では、ゲート電極によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のAlGaN/GaNHEMTを高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。第4の実施形態本実施形態では、第1及び第2の実施形態、諸変形例から選ばれた1種のAlGaN/GaNHEMTを備えた高周波増幅器を開示する。図30は、第4の実施形態による高周波増幅器の概略構成を示す結線図である。本実施形態による高周波増幅器は、ディジタルプレディストーション回路51と、ミキサー52a,52bと、パワーアンプ53とを備えて構成される。ディジタルプレディストーション回路51は、入力信号の非線形歪みを補償するものである。ミキサー52aは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ53は、交流信号とミキシングされた入力信号を増幅するものであり、第1及び第2の実施形態、諸変形例から選ばれた1種のAlGaN/GaNHEMTを有している。なお図30では、例えばスイッチの切り替えにより、出力側の信号をミキサー52bで交流信号とミキシングしてディジタルプレディストーション回路51に送出できる構成とされている。本実施形態では、ゲート電極によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のAlGaN/GaNHEMTを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。他の実施形態第1~第4の実施形態では、化合物半導体装置としてAlGaN/GaNHEMTを例示した。化合物半導体装置としては、AlGaN/GaNHEMT以外にも、以下のようなHEMTに適用できる。その他のHEMT例1本例では、化合物半導体装置として、InAlN/GaNHEMTを開示する。InAlNとGaNは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第1~第4の実施形態では、電子走行層がi-GaN、電子供給層がn-InAlNで形成される。また、この場合のピエゾ分極がほとんど発生しないため、2次元電子ガスは主にInAlNの自発分極により発生する。本例によれば、上述したAlGaN/GaNHEMTと同様に、ゲート電極によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のInAlN/GaNHEMTが実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。その他のHEMT例2本例では、化合物半導体装置として、InAlGaN/GaNHEMTを開示する。GaNとInAlGaNは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、上記した第1~第4の実施形態では、電子走行層がi-GaN、電子供給層がn-InAlGaNで形成される。本例によれば、ゲート電極によるチャネルのポテンシャル制御性を大幅に向上させ、信頼性の高い所期の高耐圧及び高出力のInAlGaN/GaNHEMTが実現する。また、残留キャリアの空乏化を効率的に促進させてバッファリーク電流が抑制され、閾値電圧を正側へ移動する効果を得ることができる。更に、チャネルにおける中央部位の集中的な加熱を防止して熱分布を均一化することも可能となる。以下、化合物半導体装置及びその製造方法の諸態様を付記としてまとめて記載する。付記1基板と、前記基板の上方に形成された電子走行層と、前記電子走行層の上方に形成された電子供給層と、前記電子供給層の上方に形成されたソース電極、ドレイン電極及びゲート電極とを含み、前記電子走行層は、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有することを特徴とする化合物半導体装置。付記2前記基板に前記段差が形成されており、前記電子走行層は、前記基板の前記段差を反映して前記段差を有する形状に形成されていることを特徴とする付記1に記載の化合物半導体装置。付記3前記段差は、前記基板には形成されず、前記電子走行層に形成されていることを特徴とする付記1に記載の化合物半導体装置。付記4前記電子供給層は、前記電子走行層の前記段差の上面の上方のみに形成されていることを特徴とする付記1~3のいずれか1項に記載の化合物半導体装置。付記5前記段差は、側面の傾斜角が45°以上90°以下であることを特徴とする付記1~4のいずれか1項に記載の化合物半導体装置。付記6前記段差は、上面の幅が1μm以下であることを特徴とする付記1~5のいずれか1項に記載の化合物半導体装置。付記7前記段差は、上面の幅と側面の高さとの比が2以下であることを特徴とする付記1~6のいずれか1項に記載の化合物半導体装置。付記8最下の前記段差は、他の前記段差よりも、上面の幅が狭く形成されていることを特徴とする付記1~7のいずれか1項に記載の化合物半導体装置。付記9前記電子走行層は、最下の前記段差の部分に不純物が導入されていることを特徴とする付記1~7のいずれか1項に記載の化合物半導体装置。付記10基板の上方に電子走行層を形成する工程と、前記電子走行層の上方に電子供給層を形成する工程と、前記電子供給層の上方にソース電極、ドレイン電極及びゲート電極を形成する工程とを含み、前記電子走行層を、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有する形状に形成することを特徴とする化合物半導体装置の製造方法。付記11前記基板に前記段差を形成し、前記電子走行層を、前記基板の前記段差を反映して前記段差を有する形状に形成することを特徴とする付記10に記載の化合物半導体装置の製造方法。付記12前記電子走行層に前記段差を形成することを特徴とする付記10に記載の化合物半導体装置の製造方法。付記13前記電子供給層を、前記電子走行層の前記段差の上面の上方のみに形成することを特徴とする付記10~12のいずれか1項に記載の化合物半導体装置の製造方法。付記14前記段差は、側面の傾斜角が45°以上90°以下であることを特徴とする付記10~13のいずれか1項に記載の化合物半導体装置の製造方法。付記15前記段差は、上面の幅が1μm以下であることを特徴とする付記10~14のいずれか1項に記載の化合物半導体装置の製造方法。付記16前記段差は、上面の幅と側面の高さとの比が2以下であることを特徴とする付記10~15のいずれか1項に記載の化合物半導体装置の製造方法。付記17最下の前記段差は、他の前記段差よりも、上面の幅が狭く形成されることを特徴とする付記10~16のいずれか1項に記載の化合物半導体装置の製造方法。付記18前記電子走行層は、最下の前記段差の部分に不純物が導入されることを特徴とする付記10~16のいずれか1項に記載の化合物半導体装置の製造方法。付記19変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、前記高圧回路はトランジスタを有しており、前記トランジスタは、基板と、前記基板の上方に形成された電子走行層と、前記電子走行層の上方に形成された電子供給層と、前記電子供給層の上方に形成されたソース電極、ドレイン電極及びゲート電極とを含み、前記電子走行層は、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有することを特徴とする電源回路。付記20入力した高周波電圧を増幅して出力する高周波増幅器であって、トランジスタを有しており、前記トランジスタは、基板と、前記基板の上方に形成された電子走行層と、前記電子走行層の上方に形成された電子供給層と、前記電子供給層の上方に形成されたソース電極、ドレイン電極及びゲート電極とを含み、前記電子走行層は、平面視で前記ソース電極と前記ドレイン電極とを結ぶ方向と交差する方向に並ぶ複数の段差を有することを特徴とする高周波増幅器。"