"互いに積層されたインターフェイスチップ及びコアチップと、それぞれ前記インターフェイスチップに形成された回路と前記コアチップに形成された回路とを接続する複数の貫通電極と、それぞれ前記複数の貫通電極のうちの少なくとも1つを含み、前記インターフェイスチップ内に第1のノードを有する複数の電流パスと、互いに異なる複数の電圧値からなる比較電圧を生成する比較電圧生成部と、前記複数の電流パスそれぞれの前記第1のノードの電圧と、前記比較電圧の前記複数の電圧値それぞれとを比較し、比較の結果を示す比較結果信号を前記電流パスごとに出力する比較部と、前記比較結果信号に基づいて、前記複数の電流パスのそれぞれが高抵抗化しているか否かを示す結果信号を生成する結果信号生成部とを備えることを特徴とする半導体装置。前記比較電圧は、クロック信号に応じて段階的に降下する電圧であり、前記比較結果信号は、前記比較電圧が降下を開始した後、前記比較電圧が、対応する前記第1のノードの電圧を下回ったことに応じて活性化する信号であり、前記結果信号生成部は、前記出力電圧が降下を開始してから、前記比較結果信号が活性化されたときまでの経過クロック数に基づいて、前記複数の電流パスのそれぞれが高抵抗化しているか否かを判定することを特徴とする請求項1に記載の半導体装置。前記複数の電流パスの前記貫通電極を除く部分の配線抵抗と実質的に同一の配線抵抗を有し、かつ前記インターフェイスチップ内に第1のノードを有するレプリカ電流パスをさらに備え、前記比較部は、前記比較電圧が降下を開始した後、前記レプリカ電流パスの前記第1のノードの電圧が前記比較電圧を下回ったことに応じて活性化するレプリカ比較結果信号を出力し、前記結果信号生成部は、前記クロック信号をカウントするカウンタを有し、該カウンタのカウント値を前記経過クロック数として用いることにより、前記複数の電流パスのそれぞれが高抵抗化しているか否かを判定し、前記結果信号生成部は、前記比較電圧が降下を開始した後、前記レプリカ比較結果信号が活性化するまでの間、前記カウンタのカウント動作を抑止するカウント抑止部を有することを特徴とする請求項2に記載の半導体装置。前記電流パスごとに、対応する前記比較結果信号が活性化したときの前記カウンタのカウント値を記憶する寄生抵抗値記憶部をさらに備えることを特徴とする請求項3に記載の半導体装置。前記比較部は、前記電流パスごとのコンパレータを有し、前記各コンパレータは、対応する前記第1のノードの電圧が供給される第1の入力端子と、前記比較電圧が供給される第2の入力端子と、前記第1の入力端子と前記第2の入力端子の電位差に応じた電圧を出力する出力端子とを含み、前記比較部は、前記各コンパレータの前記出力端子に現れる電圧に基づいて、前記電流パスごとの前記比較結果信号を生成することを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。前記各コンパレータそれぞれの前記第1の入力端子と、対応する前記第1のノードとの間に挿入された第1のキャパシタと、前記各コンパレータそれぞれの前記第2の入力端子と、前記比較電圧生成部との間に挿入された第2のキャパシタとを備えることを特徴とする請求項5に記載の半導体装置。前記各コンパレータはそれぞれ、制御電極が前記第1の入力端子を構成する第1の入力トランジスタ、及び、制御電極が前記第2の入力端子を構成する第2の入力トランジスタを含む差動増幅部を含み、前記各コンパレータはさらに、前記第1の入力トランジスタの前記制御電極と前記第1の入力トランジスタの前記一方の被制御電極とを第1のスイッチを介して接続する第1の配線と、前記第2の入力トランジスタの前記制御電極と前記第2の入力トランジスタの一方の被制御電極とを第2のスイッチを介して接続する第2の配線とを有することを特徴とする請求項6に記載の半導体装置。前記複数の電流パスはそれぞれ、第1の電源電位が供給される第1の電源配線に前記コアチップ内で接続されるとともに、第2の電源電位が供給される第2の電源配線に前記インターフェイスチップ内で接続されることを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。前記複数の電流パスはそれぞれ、前記第1のノードと前記第2の電源配線の間に挿入されたトランジスタを含むことを特徴とする請求項8に記載の半導体装置。互いに積層されたインターフェイスチップ及びコアチップと、それぞれ前記インターフェイスチップに形成された回路と前記コアチップに形成された回路とを接続する複数の貫通電極と、それぞれ前記複数の貫通電極のうちの少なくとも1つを含み、前記インターフェイスチップ内に第1のノードを有する複数の電流パスと、前記複数の電流パスの前記貫通電極を除く部分の配線抵抗と実質的に同一の配線抵抗を有し、かつ前記インターフェイスチップ内に第1のノードを有するレプリカ電流パスと、クロック信号に応じて段階的に変化する比較電圧を生成する比較電圧生成部と、前記比較電圧が変化を開始した後、前記比較電圧が前記第1のノードの電圧に対して所定の関係となったことに応じて活性化する比較結果信号を、前記レプリカ電流パスを含む前記電流パスごとに出力する比較部と、前記比較電圧が変化を開始し、かつ前記レプリカ電流パスに対応する前記比較結果信号が活性化した後の経過クロック数に基づいて、前記複数の電流パスのそれぞれが高抵抗化しているか否かを判定し、判定の結果を示す結果信号を生成する結果信号生成部とを備えることを特徴とする半導体装置。前記比較電圧は、クロック信号に応じて段階的に降下する電圧であり、前記比較部は、前記比較電圧が降下を開始した後、前記比較電圧が前記第1のノードの電圧を下回ったことに応じて活性化する比較結果信号を、前記レプリカ電流パスを含む前記電流パスごとに出力することを特徴とする請求項10に記載の半導体装置。前記比較部は、前記レプリカ電流パスを含む前記電流パスごとのコンパレータを有し、前記各コンパレータは、対応する前記第1のノードの電圧が供給される第1の入力端子と、前記比較電圧が供給される第2の入力端子と、前記第1の入力端子と前記第2の入力端子の電位差に基づく電圧を出力する出力端子とを含み、前記比較部は、前記各コンパレータの前記出力端子に現れる電圧に基づいて、前記レプリカ電流パスを含む前記電流パスごとの前記比較結果信号を生成することを特徴とする請求項10又は11に記載の半導体装置。前記各コンパレータそれぞれの前記第1の入力端子と、対応する前記第1のノードとの間に挿入された第1のキャパシタと、前記各コンパレータそれぞれの前記第2の入力端子と、前記比較電圧生成部との間に挿入された第2のキャパシタとを備えることを特徴とする請求項12に記載の半導体装置。前記各コンパレータはそれぞれ、制御電極が前記第1の入力端子を構成する第1の入力トランジスタ、及び、制御電極が前記第2の入力端子を構成する第2の入力トランジスタを含む差動増幅部を含み、前記各コンパレータはさらに、前記第1の入力トランジスタの前記制御電極と前記第1の入力トランジスタの前記一方の被制御電極とを第1のスイッチを介して接続する第1の配線と、前記第2の入力トランジスタの前記制御電極と前記第2の入力トランジスタの一方の被制御電極とを第2のスイッチを介して接続する第2の配線とを有することを特徴とする請求項13に記載の半導体装置。前記複数の電流パスはそれぞれ、第1の電源電位が供給される第1の電源配線に前記コアチップ内で接続されるとともに、第2の電源電位が供給される第2の電源配線に前記インターフェイスチップ内で接続されることを特徴とする請求項10乃至14のいずれか一項に記載の半導体装置。前記複数の電流パスはそれぞれ、前記第1のノードと前記第2の電源配線の間に挿入されたトランジスタを含むことを特徴とする請求項15に記載の半導体装置。互いに積層されたインターフェイスチップ及びコアチップと、それぞれ前記インターフェイスチップに形成された回路と前記コアチップに形成された回路とを接続する複数の貫通電極と、それぞれ前記複数の貫通電極のうちの少なくとも1つを含み、前記インターフェイスチップ内に第1のノードを有する複数の電流パスとを備える半導体装置の試験方法であって、クロック信号に応じて段階的に変化する比較電圧を生成しながら、該比較電圧と、前記複数の電流パスそれぞれの前記第1のノードの電圧とを比較するステップと、前記比較電圧が変化を開始したときから、前記比較電圧が、対応する前記第1のノードの電圧に対して所定の関係となったときまでの経過クロック数に基づいて、前記複数の電流パスのそれぞれが高抵抗化しているか否かを判定するステップとを備えることを特徴とする半導体装置の試験方法。前記比較電圧は、クロック信号に応じて段階的に降下する電圧であり、前記判定するステップは、前記比較電圧が降下を開始したときから、前記比較電圧が、対応する前記第1のノードの電圧を下回ったときまでの経過クロック数に基づいて、前記複数の電流パスのそれぞれが高抵抗化しているか否かを判定することを特徴とする請求項17に記載の半導体装置の試験方法。前記半導体装置は、前記複数の電流パスの前記貫通電極を除く部分の配線抵抗と実質的に同一の配線抵抗を有し、かつ前記インターフェイスチップ内に第1のノードを有するレプリカ電流パスをさらに備え、前記経過クロック数は、前記レプリカ電流パスの前記第1のノードの電圧が前記比較電圧を上回ったときからカウントされることを特徴とする請求項18に記載の半導体装置の試験方法。前記半導体装置は、前記電流パスごとのコンパレータをさらに備え、前記各コンパレータは、対応する前記第1のノードの電圧が供給される第1の入力端子と、前記比較電圧が供給される第2の入力端子とを含み、前記半導体装置は、前記各コンパレータの前記第1の入力端子に設けられた第1のキャパシタと、前記各コンパレータの前記第2の入力端子に設けられた第2のキャパシタとをさらに備え、前記半導体装置の試験方法は、前記複数の電流パスそれぞれの前記第1のノードの電圧を第1の電源電位に設定するとともに、前記比較電圧を前記第1の電源電位より低い電圧に設定することにより、前記第1の電源電位と前記第1の電圧との差に相当する電荷を前記第1及び第2のキャパシタに蓄積するステップをさらに備え、前記比較するステップは、前記蓄積するステップの後に行われることを特徴とする請求項17乃至19のいずれか一項に記載の半導体装置の試験方法。上記特許文献1に開示される構成によれば、外部端子に現れる電流は、内部端子を含む電流パスの寄生抵抗値によって変化する。したがって、測定結果としての電流値から、寄生抵抗値が大きくなってしまった電流パスを知ることが可能である。しかしながら、上記特許文献1に開示される技術は、インターフェイスチップを用いるタイプの半導体装置には適用できない。インターフェイスチップを用いるタイプの半導体装置では、被測定対象である貫通電極を含む電流パスが必ずしも外部端子に接続されず、そのような電流パスについては、外部端子を通じた-1Vの電圧の印加や、外部端子に現れる電流の測定といった手法が使えないからである。なお、外部端子に接続されない電流パスについての外部信号の入出力は、インターフェイスチップ内に設けられる論理回路等による信号処理を介して行われる。一方、本発明の発明者はこれまでに、インターフェイスチップを用いるタイプの半導体装置に好適な、電流パスの寄生抵抗値の測定法四端子測定法を開発している。この測定法では、インターフェイスチップ内に、定電流回路と電圧センスアンプとを設ける。定電流回路の出力端子は測定対象の電流パスのコアチップ側端部に接続され、測定対象の電流パスに定電流を流す。電圧センスアンプは、測定対象の電流パスのコアチップ側端部と、測定対象の電流パスのインターフェイスチップ側端部との間の電位差をセンス可能に構成される。以上の構成により、電圧センスアンプのセンス結果から、測定対象の電流パスの寄生抵抗値を知ることが可能になる。しかしながら、上記四端子測定法には、高精度な測定を行える一方で、回路規模の観点から、多数の電流パスの測定をパラレルに行うことは難しいという難がある。そのため、試験対象の電流パスの数が多いほど、不良品の選別に要する時間が長くなってしまう。また、近年は電源電圧の低電圧化が進展しているが、電源電圧が低いと電圧センスアンプの動作範囲が狭くなる。このため、電圧センスアンプの利得を小さくせざるを得ず、その結果、低抵抗である場合の寄生抵抗値の測定が難しくなっている。本発明による半導体装置は、互いに積層されたインターフェイスチップ及びコアチップと、それぞれ前記インターフェイスチップに形成された回路と前記コアチップに形成された回路とを接続する複数の貫通電極と、それぞれ前記複数の貫通電極のうちの少なくとも1つを含み、前記インターフェイスチップ内に第1のノードを有する複数の電流パスと、互いに異なる複数の電圧値からなる比較電圧を生成する比較電圧生成部と、前記複数の電流パスそれぞれの前記第1のノードの電圧と、前記比較電圧の前記複数の電圧値それぞれとを比較し、比較の結果を示す比較結果信号を前記電流パスごとに出力する比較部と、前記比較結果信号に基づいて、前記複数の電流パスのそれぞれが高抵抗化しているか否かを示す結果信号を生成する結果信号生成部とを備えることを特徴とする。本発明の他の一側面による半導体装置は、互いに積層されたインターフェイスチップ及びコアチップと、それぞれ前記インターフェイスチップに形成された回路と前記コアチップに形成された回路とを接続する複数の貫通電極と、それぞれ前記複数の貫通電極のうちの少なくとも1つを含み、前記インターフェイスチップ内に第1のノードを有する複数の電流パスと、前記複数の電流パスの前記貫通電極を除く部分の配線抵抗と実質的に同一の配線抵抗を有し、かつ前記インターフェイスチップ内に第1のノードを有するレプリカ電流パスと、クロック信号に応じて段階的に降下する比較電圧を生成する比較電圧生成部と、前記比較電圧が降下を開始した後、前記比較電圧が前記第1のノードの電圧を下回ったことに応じて活性化する比較結果信号を、前記レプリカ電流パスを含む前記電流パスごとに出力する比較部と、前記比較電圧が降下を開始し、かつ前記レプリカ電流パスに対応する前記比較結果信号が活性化した後の経過クロック数に基づいて、前記複数の電流パスのそれぞれが高抵抗化しているか否かを判定し、判定の結果を示す結果信号を生成する結果信号生成部とを備えることを特徴とする。本発明による半導体装置の試験方法は、互いに積層されたインターフェイスチップ及びコアチップと、それぞれ前記インターフェイスチップに形成された回路と前記コアチップに形成された回路とを接続する複数の貫通電極と、それぞれ前記複数の貫通電極のうちの少なくとも1つを含み、前記インターフェイスチップ内に第1のノードを有する複数の電流パスとを備える半導体装置の試験方法であって、クロック信号に応じて段階的に降下する比較電圧を生成しながら、該比較電圧と、前記複数の電流パスそれぞれの前記第1のノードの電圧とを比較するステップと、前記比較電圧が降下を開始したときから、前記比較電圧が、対応する前記第1のノードの電圧を下回ったときまでの経過クロック数に基づいて、前記複数の電流パスのそれぞれが高抵抗化しているか否かを判定するステップとを備えることを特徴とする。本発明によれば、第1のノードの電圧と比較電圧とを比較するという手法を用いて電流パスの寄生抵抗値を測定するので、背景技術に比べて小さな回路規模で、複数の電流パスの寄生抵抗値をパラレルに測定できる。したがって、背景技術に比べて多数の電流パスの測定をパラレルに行うことが可能になるので、不良品の選別に要する時間を短縮することが可能になる。また、本発明では電圧の比較によって寄生抵抗値を測定することから、電源電圧に影響されずに電流パスの寄生抵抗値を測定することが可能になっている。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施の形態による半導体装置10の構造を説明するための模式的な断面図である。図1に示すように、本実施の形態による半導体装置10は、互いに同一の機能、構造を持ち、互いに同一の製造マスクで製作された8枚のコアチップCC0~CC7と、コアチップとは異なる製造マスクで製作された1枚のインターフェイスチップIF及び1枚のインターポーザIPとが積層された構造を有している。コアチップCC0~CC7及びインターフェイスチップIFはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ThroughSiliconViaTSVによって上下に隣接するチップと電気的に接続されている。一方、インターポーザIPは樹脂からなる回路基板であり、その裏面IPbには複数の外部端子半田ボールSBが形成されている。コアチップCC0~CC7は、外部端子を介して外部とのインターフェイスを行ういわゆるフロントエンド部と複数の記憶セルとそれら記憶セルへアクセスするいわゆるバックエンド部の両者を含む周知で一般的なそれ自身が単体チップでも動作し、メモリコントローラと直接通信できる通常のメモリチップである1GbのDDR3DoubleDataRate3型SDRAMSynchronousDynamicRandomAccessMemoryに含まれる回路ブロックのうち、外部とのインターフェイスを行ういわゆるフロントエンド部フロントエンド機能が削除された半導体チップである。言い換えれば、原則として、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル/シリアル変換を行うパラレルシリアル変換回路データラッチ回路や、データの入出力タイミングを制御するDLLDelayLockedLoop回路などが挙げられる。バックエンド部に含まれる回路ブロックとしては、情報を記憶するメモリセルアレイなどが挙げられる。フロントエンド部が削除されていることから、コアチップの集積度は、一般的な単体チップの記憶集積度よりも高くなっている。インターフェイスチップIFは、フロントエンド部のみが集積された半導体チップである。よって、インターフェイスチップの動作周波数は、コアチップの動作周波数よりも高い。コアチップCC0~CC7にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において、そのコアチップがウェハ状態で実施されるテスト動作時を除きコアチップCC0~CC7を単体で動作させることはできない。コアチップCC0~CC7を動作させるためには、インターフェイスチップIFが必要である。インターフェイスチップIFは、外部と第1の動作周波数で通信するフロントエンド機能を有し、コアチップCC0~CC7はそれぞれ、インターフェイスチップIFとのみ通信し、且つ第1の動作周波数よりも低い第2の動作周波数で通信するバックエンド機能を有する。コアチップCC0~CC7のそれぞれからインターフェイスチップIFへパラレルに供給される一つのI/ODQ当たりのリードデータのビット数は、インターフェイスチップIFから各コアチップへ与える一回のリードコマンドに関連している。ここでいうリードデータのビット数は、周知のプリフェッチデータ数に対応する。インターフェイスチップIFは、8枚のコアチップCC0~CC7に対する共通のフロントエンド部8枚のコアチップCC0~CC7と通信する信号の処理回路、外部から/外部への信号の処理回路として機能する。したがって、外部からのアクセスは全てインターフェイスチップIFを介して行われ、データの入出力もインターフェイスチップIFを介して行われる。本実施の形態では、インターポーザIPとコアチップCC0~CC7との間にインターフェイスチップIFが配置されているが、インターフェイスチップIFの位置については特に限定されず、コアチップCC0~CC7よりも上部に配置しても構わないし、インターポーザIPの裏面IPbに配置しても構わない。インターフェイスチップIFをコアチップCC0~CC7の上部にフェースダウンで又はインターポーザIPの裏面IPbにフェースアップで配置する場合には、インターフェイスチップIFに貫通電極TSVを設ける必要はない。また、インターフェイスチップIFは、2つのインターポーザIPに挟まれるように配置しても良い。インターポーザIPは、半導体装置10の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザIPの上面IPaに形成された電極91をスルーホール電極92によって裏面IPbに引き出し、裏面IPbに設けられた再配線層93によって、外部端子SBのピッチを拡大している。図1には、2個の外部端子SBのみを図示しているが、実際には多数の外部端子が設けられている。外部端子SBのレイアウトは、規格により定められたDDR3型のSDRAMにおけるそれと同じである。したがって、外部のコントローラからは1個のDDR3型のSDRAMとして取り扱うことができる。図1に示すように、最上部のコアチップCC0の上面はNCFNonConductiveFilm94及びリードフレーム95によって覆われている。また、コアチップCC0~CC7及びインターフェイスチップIFの各チップ間のギャップはアンダーフィル96で充填され、その周囲は封止樹脂97によって覆われている。これにより、各チップが物理的に保護される。コアチップCC0~CC7に設けられた貫通電極TSVの大部分は、積層方向から見た平面視で、すなわち図1に示す矢印Aから見た場合に、同じ位置に設けられた他層の貫通電極TSVと短絡されている。つまり、図2aに示すように、平面視で同じ位置に設けられた上下の貫通電極TSV1が短絡され、これら貫通電極TSV1によって1本の電流パス内部信号線が構成されている。各コアチップCC0~CC7に設けられたこれらの貫通電極TSV1は、当該コアチップ内の内部回路4にそれぞれ接続されている。したがって、インターフェイスチップIFから図2aに示す貫通電極TSV1に供給される入力信号コマンド信号、アドレス信号などは、コアチップCC0~CC7の内部回路4に共通に入力される。また、コアチップCC0~CC7から貫通電極TSV1に供給される出力信号データなどは、ワイヤードオアされてインターフェイスチップIFに入力される。これに対し、一部の貫通電極TSVについては、図2bに示すように、平面視で同じ位置に設けられた他層の貫通電極TSV2と直接接続されるのではなく、当該コアチップCC0~CC7に設けられた内部回路5を介して接続されている。つまり、各コアチップCC0~CC7に設けられたこれら内部回路5が貫通電極TSV2を介してカスケード接続されており、貫通電極TSV2によって構成される電流パス内部信号線は、途中に内部回路5を含むものとなっている。この種の貫通電極TSV2は、各コアチップCC0~CC7に設けられた内部回路5に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。さらに他の一部の貫通電極TSV群については、図2cに示すように、平面視で異なる位置に設けられた他層の貫通電極TSVと短絡されている。この種の貫通電極TSV3に対しては、平面視で所定の位置Pに設けられた貫通電極TSV3aに各コアチップCC0~CC7の内部回路6が接続されている。貫通電極TSV3によって構成される各電流パス内部信号線は、それぞれいずれか1つのコアチップのみの内部回路6と接続されている。これにより、各コアチップに設けられた内部回路6に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。このように、コアチップCC0~CC7に設けられた貫通電極TSVには、図2a~cに示す3タイプ貫通電極TSV1~貫通電極TSV3が存在する。上述の通り、大部分の貫通電極TSVは図2aに示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図2aに示すタイプの貫通電極TSV1を介して、インターフェイスチップIFからコアチップCC0~CC7に供給される。また、リードデータ及びライトデータについても、図2aに示すタイプの貫通電極TSV1を介してインターフェイスチップIFに入出力される。これに対し、図2b,cに示すタイプの貫通電極TSV2,貫通電極TSV3は、互いに同一の構造を有するコアチップCC0~CC7に対して、個別の情報を与えるために用いられる。図3は、図2aに示すタイプの貫通電極TSV1の構造を示す断面図である。図3に示すように、貫通電極TSV1はシリコン基板80及びその表面の層間絶縁膜81を貫通して設けられている。貫通電極TSV1の周囲には絶縁リング82が設けられており、これによって、貫通電極TSV1とトランジスタ領域との絶縁が確保される。図3に示す例では絶縁リング82が二重に設けられており、これによって貫通電極TSV1とシリコン基板80との間の静電容量が低減されている。シリコン基板80の裏面側における貫通電極TSV1の端部83は、裏面バンプ84で覆われている。裏面バンプ84は、下層のコアチップに設けられた表面バンプ85と接する電極である。表面バンプ85は、各配線層L0~L3に設けられたパッドP0~P3及びパッド間を接続する複数のスルーホール電極TH1~TH3を介して、貫通電極TSV1の端部86に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ85と裏面バンプ84は、短絡された状態となる。なお、図示しない内部回路との接続は、配線層L0~L3に設けられたパッドP0~P3から引き出される内部配線図示せずを介して行われる。図4は、半導体装置10の回路構成を示すブロック図である。図4に示すように、インターポーザIPに設けられた外部端子には、クロック端子11a,11b、クロックイネーブル端子11c、コマンド端子12a~12e、アドレス端子13、データ入出力端子14、データストローブ端子15a,15b、キャリブレーション端子16、及び電源端子17a,17bが含まれている。これら外部端子は、全てインターフェイスチップIFに接続されており、電源端子17a,17bを除きコアチップCC0~CC7には直接接続されない。まず、これら外部端子とフロントエンド機能であるインターフェイスチップIFとの接続関係、並びに、インターフェイスチップIFの回路構成について説明する。クロック端子11a,11bはそれぞれ外部クロック信号CK,/CKが供給される端子であり、クロックイネーブル端子11cはクロックイネーブル信号CKEが入力される端子である。供給された外部クロック信号CK,/CK及びクロックイネーブル信号CKEは、インターフェイスチップIFに設けられたクロック発生回路21に供給される。本明細書において信号名の先頭に/が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号CK,/CKは互いに相補の信号である。クロック発生回路21は内部クロック信号ICLKを生成する回路であり、生成された内部クロック信号ICLKは、インターフェイスチップIF内の各種回路ブロックに供給される他、貫通電極TSVを介してコアチップCC0~CC7にも共通に供給される。また、インターフェイスチップIFにはDLL回路22が含まれており、DLL回路22によって入出力用クロック信号LCLKが生成される。入出力用クロック信号LCLKは、インターフェイスチップIFに含まれる入出力バッファ回路23に供給される。インターフェイスチップIFにDLL機能を設けるのは、半導体装置10が外部と通信するに当たり、外部との同期がマッチングされた信号LCLKでフロントエンドを制御する必要があるからである。故に、バックエンドであるコアチップCC0~CC7には、DLL機能は不要である。コマンド端子12a~12eは、それぞれロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、チップセレクト信号/CS、及びオンダイターミネーション信号ODTが供給される端子である。これらのコマンド信号は、インターフェイスチップIFに設けられたコマンド入力バッファ31に供給される。コマンド入力バッファ31に供給されたこれらコマンド信号は、コマンドデコーダ32に供給される。コマンドデコーダ32は、内部クロックICLKに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドICMDを生成する回路である。生成された内部コマンドICMDは、インターフェイスチップIF内の各種回路ブロックに供給される他、貫通電極TSVを介してコアチップCC0~CC7にも共通に供給される。アドレス端子13は、アドレス信号A0~A15,BA0~BA2が供給される端子であり、供給されたアドレス信号A0~A15,BA0~BA2は、インターフェイスチップIFに設けられたアドレス入力バッファ41に供給される。アドレス入力バッファ41の出力は、貫通電極TSVを介してコアチップCC0~CC7に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号A0~A15はインターフェイスチップIFに設けられたモードレジスタ42に供給される。また、アドレス信号BA0~BA2バンクアドレスについては、インターフェイスチップIFに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Bがデータラッチ回路25に供給される。これは、ライトデータのバンク選択がインターフェイスチップIF内で行われるためである。データ入出力端子14は、リードデータ又はライトデータDQ0~DQ15の入出力を行うための端子である。また、データストローブ端子15a,15bは、ストローブ信号DQS,/DQSの入出力を行うための端子である。これらデータ入出力端子14及びデータストローブ端子15a,15bは、インターフェイスチップIFに設けられた入出力バッファ回路23に接続されている。入出力バッファ回路23には、入力バッファIB及び出力バッファOBが含まれており、DLL回路22より供給される入出力用クロック信号LCLKに同期して、リードデータ又はライトデータDQ0~DQ15及びストローブ信号DQS,/DQSの入出力を行う。また、入出力バッファ回路23は、コマンドデコーダ32から内部オンダイターミネーション信号IODTが供給されると、出力バッファOBを終端抵抗として機能させる。さらに、入出力バッファ回路23には、キャリブレーション回路24からインピーダンスコードDRZQが供給されており、これによって出力バッファOBのインピーダンスが指定される。入出力バッファ回路23は、周知のFIFO回路を含む。キャリブレーション回路24には、出力バッファOBと同じ回路構成を有するレプリカバッファRBが含まれており、コマンドデコーダ32よりキャリブレーション信号ZQが供給されると、キャリブレーション端子16に接続された外部抵抗図示せずの抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファRBのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードDRZQが入出力バッファ回路23に供給される。これにより、出力バッファOBのインピーダンスが所望の値に調整される。入出力バッファ回路23は、データラッチ回路25に接続されている。データラッチ回路25は、周知なDDR機能を実現するレイテンシ制御によって動作するFIFO機能を実現するFIFO回路不図示とマルチプレクサMUX不図示とを含み、コアチップCC0~CC7から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路25と入出力バッファ回路23との間はシリアル接続であり、データラッチ回路25とコアチップCC0~CC7との間はパラレル接続である。本実施の形態では、コアチップCC0~CC7がDDR3型のSDRAMのバックエンド部であり、プリフェッチ数が8ビットである。また、データラッチ回路25とコアチップCC0~CC7はバンクごとに接続されており、各コアチップCC0~CC7に含まれるバンク数は8バンクである。したがって、データラッチ回路25とコアチップCC0~CC7との接続は1DQ当たり64ビット8ビット×8バンクとなる。このように、データラッチ回路25とコアチップCC0~CC7との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のSDRAMそれは、フロントエンドとバックエンドが1つのチップで構成されるでは、チップ外部との間でのデータの入出力がシリアルに行われるつまり、データ入出力端子は1DQ当たり1個であるのに対し、コアチップCC0~CC7では、インターフェイスチップIFとの間でのデータの入出力がパラレルに行われる。この点は、通常のSDRAMとコアチップCC0~CC7との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なる貫通電極TSVを用いて入出力することは必須でなく、コアチップCC0~CC7側にて部分的なパラレル/シリアル変換を行うことによって、1DQ当たり必要な貫通電極TSVの数を削減しても構わない。例えば、1DQ当たり64ビットのデータを全て異なる貫通電極TSVを用いて入出力するのではなく、コアチップCC0~CC7側にて2ビットのパラレル/シリアル変換を行うことによって、1DQ当たり必要な貫通電極TSVの数を半分32個に削減しても構わない。さらに、データラッチ回路25には、インターフェイスチップ単位で試験を行える機能が付加されている。インターフェイスチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェイスチップの動作試験を行うことができなくなってしまう。これは、インターフェイスチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置10を試験することができないことを示し、半導体装置10を試験することによって、インターフェイスチップを試験することを意味する。インターフェイスチップに回復できない欠陥がある場合、半導体装置10全体の損失を招くことになる。この点を考慮して、本実施の形態では、データラッチ回路25には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。電源端子17a,17bは、それぞれ電源電位VDD,VSSが供給される端子であり、インターフェイスチップIFに設けられたパワーオン検出回路43に接続されるとともに、貫通電極TSVを介してコアチップCC0~CC7にも接続されている。パワーオン検出回路43は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェイスチップIFに設けられた層アドレスコントロール回路45を活性化させる。層アドレスコントロール回路45は、本実施の形態による半導体装置10のI/O構成に応じて層アドレスを変更するための回路である。上述の通り、本実施の形態による半導体装置10は16個のデータ入出力端子14を備えており、これにより最大でI/O数を16ビットDQ0~DQ15に設定することができるが、I/O数がこれに固定されるわけではなく、8ビットDQ0~DQ7又は4ビットDQ0~DQ3に設定することも可能である。これらI/O数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路45は、I/O数に応じたアドレス割り付けの変更を制御する回路であり、貫通電極TSVを介して各コアチップCC0~CC7に共通に接続されている。また、インターフェイスチップIFには層アドレス設定回路44も設けられている。層アドレス設定回路44は、貫通電極TSVを介してコアチップCC0~CC7に接続されている。層アドレス設定回路44は、図2bに示すタイプの貫通電極TSV2を用いて、コアチップCC0~CC7の層アドレス発生回路46にカスケード接続されており、テスト時においてコアチップCC0~CC7に設定された層アドレスを読み出す役割を果たす。さらに、インターフェイスチップIFには不良チップ情報保持回路33が設けられている。不良チップ情報保持回路33は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路33は、貫通電極TSVを介してコアチップCC0~CC7に接続されている。不良チップ情報保持回路33は、図2cに示すタイプの貫通電極TSV3を用いて、シフトされながらコアチップCC0~CC7に接続されている。また、インターフェイスチップIFにはプロセスモニタ回路72及びTSV救済回路73も設けられている。プロセスモニタ回路72は、各コアチップのデバイス特性を測定してコード化する回路である。このコードによって、各コアチップのタイミング調整をする。具体的には、インターフェイスチップIFとコアチップに段数可変のインバータのチェーン回路を設けて、その遅延時間を等しくなるように段数調整を行い、その段数の違いをコード化する。TSV救済回路73については後述する。以上が外部端子とインターフェイスチップIFとの接続関係、並びに、インターフェイスチップIFの回路構成の概要である。次に、コアチップCC0~CC7の回路構成について説明する。図4に示すように、バックエンド機能であるコアチップCC0~CC7に含まれるメモリセルアレイ50は、いずれも8バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、各バンクは、互いに排他制御で独立に動作し得る。半導体装置10外部からは、各バンクに独立にアクセスできる。例えば、バンク1のメモリセルアレイ50とバンク2のメモリセルアレイ50は、異なるコマンドにより、それぞれ対応するワード線WL、ビット線BL等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係を有している。例えば、バンク1をアクティブワード線とビット線をアクティブに維持しつつ、さらにバンク2をアクティブに制御することができる。ただし、半導体装置の外部端子例えば、複数の制御電極、複数のI/O端子は、共有している。メモリセルアレイ50内においては、複数のワード線WLと複数のビット線BLが交差しており、その交点にはメモリセルMCが配置されている図4においては、1本のワード線WL、1本のビット線BL及び1個のメモリセルMCのみを示している。ワード線WLの選択はロウデコーダ51によって行われる。また、ビット線BLはセンス回路53内の対応するセンスアンプSAに接続されている。センスアンプSAの選択はカラムデコーダ52によって行われる。ロウデコーダ51は、ロウ制御回路61より供給されるロウアドレスによって制御される。ロウ制御回路61には、貫通電極TSVを介してインターフェイスチップIFより供給されるロウアドレスを受けるアドレスバッファ61aが含まれており、アドレスバッファ61aによってバッファリングされたロウアドレスがロウデコーダ51に供給される。貫通電極TSVを介して供給されるアドレス信号は、入力バッファB1を介して、ロウ制御回路61などに供給される。また、ロウ制御回路61にはリフレッシュカウンタ61bも含まれており、コントロールロジック回路63からリフレッシュ信号が発行された場合には、リフレッシュカウンタ61bが示すロウアドレスがロウデコーダ51に供給される。カラムデコーダ52は、カラム制御回路62より供給されるカラムアドレスによって制御される。カラム制御回路62には、貫通電極TSVを介してインターフェイスチップIFより供給されるカラムアドレスを受けるアドレスバッファ62aが含まれており、アドレスバッファ62aによってバッファリングされたカラムアドレスがカラムデコーダ52に供給される。また、カラム制御回路62にはバースト長をカウントするバーストカウンタ62bも含まれている。カラムデコーダ52によって選択されたセンスアンプSAは、さらに、図示しないいくつかのアンプサブアンプやデータアンプなどを介して、データコントロール回路54に接続される。これにより、リード動作時においては、一つのI/ODQあたり8ビット=プリフェッチ数のリードデータがデータコントロール回路54から出力され、ライト動作時においては、8ビットのライトデータがデータコントロール回路54に入力される。データコントロール回路54とインターフェイスチップIFとの間は貫通電極TSVを介してパラレルに接続される。コントロールロジック回路63は、貫通電極TSVを介してインターフェイスチップIFから供給される内部コマンドICMDを受け、これに基づいてロウ制御回路61及びカラム制御回路62の動作を制御する回路である。コントロールロジック回路63には、層アドレス比較回路チップ情報比較回路47が接続されている。層アドレス比較回路47は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、貫通電極TSVを介してインターフェイスチップIFより供給されるアドレス信号の一部SELチップ選択情報と、層アドレス発生回路46に設定された層アドレスLIDチップ識別情報とを比較することにより行われる。層アドレス発生回路46には、初期化時において各コアチップCC0~CC7に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体装置10が初期化されると、各コアチップCC0~CC7の層アドレス発生回路46に初期値として最小値0,0,0が設定される。コアチップCC0~CC7の層アドレス発生回路46は、図2bに示すタイプの貫通電極TSVを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップCC0の層アドレス発生回路46に設定された層アドレス0,0,0が貫通電極TSVを介して2番目のコアチップCC1の層アドレス発生回路46に送られ、インクリメントされることにより異なる層アドレス0,0,1が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路46は、これをインクリメントする。最下層のコアチップCC7の層アドレス発生回路46には、層アドレスとして最大値1,1,1が設定されることになる。これにより、各コアチップCC0~CC7には固有の層アドレスが設定される。層アドレス発生回路46には、貫通電極TSVを介してインターフェイスチップIFの不良チップ情報保持回路33から不良チップ信号DEFが供給される。不良チップ信号DEFは、図2cに示すタイプの貫通電極TSV3を用いて各コアチップCC0~CC7に供給されるため、各コアチップCC0~CC7に個別の不良チップ信号DEFを供給することができる。不良チップ信号DEFは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路46はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号DEFはコントロールロジック回路63にも供給されており、不良チップ信号DEFが活性化している場合にはコントロールロジック回路63の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェイスチップIFからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。また、コントロールロジック回路63の出力は、モードレジスタ64にも供給されている。これにより、コントロールロジック回路63の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ64の設定値が上書きされる。これにより、コアチップCC0~CC7の動作モードが設定される。さらに、コアチップCC0~CC7には、内部電圧発生回路70が設けられている。内部電圧発生回路には電源電位VDD,VSSが供給されており、内部電圧発生回路70はこれを受けて各種内部電圧を生成する。内部電圧発生回路70により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧VPERI≒VDD、メモリセルアレイ50のアレイ電圧として用いる内部電圧VARY<VDD、ワード線WLの活性化電位である内部電圧VPP>VDDなどが含まれる。また、コアチップCC0~CC7には、パワーオン検出回路71も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。コアチップCC0~CC7に含まれる上記の周辺回路は、貫通電極TSVを介してインターフェイスチップIFから供給される内部クロック信号ICLKに同期して動作する。貫通電極TSVを介して供給される内部クロック信号ICLKは、入力バッファB2を介して各種周辺回路に供給される。以上がコアチップCC0~CC7の基本的な回路構成である。コアチップCC0~CC7には外部とのインターフェイスを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェイスチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置10を試験することができないことを示し、半導体装置10を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置10全体の損失を招くことになる。この点を考慮して、本実施の形態では、コアチップCC0~CC7にはいくつかのテストパッドTPとテスト用のコマンドデコーダ65のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドTPからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェイスチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。テストパッドTPの種類は、インターポーザIPに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドTP1、アドレス信号が入力されるテストパッドTP2、コマンド信号が入力されるテストパッドTP3、テストデータの入出力を行うためのテストパッドTP4、データストローブ信号の入出力を行うためのテストパッドTP5、電源電位を供給するためのテストパッドTP6などが含まれている。テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップCC0~CC7にはテスト用のコマンドデコーダ65も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップCC0~CC7にはテスト用の入出力回路55も設けられている。以上が本実施の形態による半導体装置10の全体構成である。このように、本実施の形態による半導体装置10は、1GBのコアチップが8枚積層された構成を有していることから、合計で8GBのメモリ容量となる。また、チップ選択信号/CSが入力される端子チップ選択端子は1つであることから、コントローラからはメモリ容量が8GBである単一のDRAMとして認識される。以下、不良電流パス寄生抵抗値が大きくなってしまった電流パスを検出するための試験回路の具体的な構成について説明する。以下の説明では、図2aに示すタイプの貫通電極TSV1によって構成される電流パスを取り上げて説明するが、本発明は他のタイプの貫通電極TSVによって構成される電流パスにも適用可能である。図5aは、本発明の第1の実施の形態による半導体装置10の試験回路構成を示す回路図である。なお、同図に示す試験回路を構成する回路要素の多くは、上述したTSV救済回路73に含まれる。また、図5bは、図5aに示した各信号のタイムチャートを示す図である。図5aに示すように、半導体装置10は、電流パス1010,1011、比較電圧生成部102、比較部103、及び結果信号生成部104を備えている。このうち電流パス1010,1011は、それぞれ少なくとも1本の貫通電極TSVを含み、本実施の形態での試験対象である。以下では、電流パス101Xなどのように構成要素の添え字にXを用いる場合があるが、この添え字Xは、本実施の形態では0及び1を代表している。なお、図5aでは簡略化した記載を採用しているが、本実施の形態による各電流パス101Xは実際には、それぞれ複数の貫通電極TSV1を含んでいる。つまり、貫通電極TSV1を含む電流パスは、図2aに示したように、コアチップCC0~CC7のそれぞれに設けられた合計8個の貫通電極TSV1によって形成される。したがって、本実施の形態による各電流パス101Xは、それぞれ8個の貫通電極TSV1を含んで構成される。各電流パス101Xはそれぞれ、最上層のコアチップCC0インターフェイスチップIFから最も遠いコアチップ。図1を参照。内で、電源電位VDD第1の電源電圧が供給される第1の電源配線に接続される。また、インターフェイスチップIF内で、接地電位第2の電源電圧が供給される第2の電源配線に接続される。各電流パス101Xと第1及び第2の電源配線それぞれとの間は、チップ表面に形成された配線によって接続される。また、各電流パス101Xは、その他にも、チップ表面に形成された配線によって構成される部分を含んでいてよい。これらの配線はいわゆる配線抵抗を有するが、各電流パス101Xは、この配線抵抗が電流パス間で互いに実質的に同一とみなせるように設計されることが好ましい。なお、本明細書において実質的に同一とは、電流パスの良品と不良品の寄生抵抗値の差に比べて十分に無視できる程度の違いしかないことを意味する。また、各電流パス101Xはそれぞれ、図5aに示すように、インターフェイスチップIF内のノードn1第1のノードと第2の電源配線との間に抵抗Rを有して構成される。抵抗Rの抵抗値は、電流パス間で互いに実質的に同一とみなせるように設計される。抵抗Rを設けたことにより、ノードn1の電圧TSVCXは、次の式1に示すように、電源電圧VDDを、抵抗RXRWと抵抗Rとで分圧した電圧となる。ただし、RXは電流パス101Xのうち貫通電極TSV部分の抵抗値であり、RWは、第1の電源配線からノードn1に至るまでの部分貫通電極TSV部分を除く。の配線抵抗である。したがって、電流パス101Xの寄生抵抗値はRXRWとなる。なお、ここでは、R及びRWは電流パス間で同一であるとしている。また、ノードn1から第2の電源配線に至るまでの部分の配線抵抗は無視している。式1から理解されるように、電圧TSVCXは、対応する電流パス101Xの寄生抵抗値RXRWが大きいほど小さくなるという性質を有する。各電圧TSVCXはそれぞれ、図5aに示すように、比較部103に供給される。詳しくは後述するが、比較部103及び結果信号生成部104は、こうして供給される電圧TSVCXの上記性質対応する電流パス101Xの寄生抵抗値RXRWが大きいほど小さくなるという性質を利用して、不良電流パスを検出する。比較電圧生成部102は、互いに異なる複数の電圧値からなる比較電圧DACOUTを生成する回路である。より具体的な比較電圧DACOUTは、図5bに示したように、電源電位VDDから、クロック信号ICLKに応じて段階的に降下する電圧である。これは、比較電圧生成部102が、クロック信号ICLKに応じて段階的にその出力電圧を降下させることによって実現される。なお、図5bでは、比較電圧DACOUTが降下を開始してからの経過クロック数9までを、クロック信号ICLKに重ねて記している。比較部103は、電圧TSVCXと比較電圧DACOUTとを比較し、比較の結果を示す比較結果信号CMPXを電流パス101Xごとに出力する回路である。具体的には、比較電圧DACOUTの降下が開始されたことを契機として電圧TSVCXと比較電圧DACOUTの比較を開始し、比較電圧DACOUTが電圧TSVCXを下回ったときに、電流パス101Xに対応する比較結果信号CMPXを活性化する。図5bの例を参照しながら説明すると、比較電圧DACOUTは、降下を開始してからの経過クロック数が5となったときに、まず電圧TSVC0を下回っている。したがって、比較部103は、経過クロック数が5となったタイミングで、電流パス1010に対応する比較結果信号CMP0を活性化する。さらに、比較電圧DACOUTは、降下を開始してからの経過クロック数が9となったときに、電圧TSVC1も下回っている。したがって、比較部103は、経過クロック数が9となったタイミングで、電流パス1011に対応する比較結果信号CMP1を活性化する。なお、比較結果信号CMPXは、図5bに示すようなワンショットパルス信号とすることが好適である。結果信号生成部104は、比較部103から出力される比較結果信号CMPXに応じて、各電流パス101Xが高抵抗化しているか否かを示す結果信号RESLTXを生成する回路である。高抵抗化しているか否かの判定は、比較結果信号CMPXが活性化したときの経過クロック数本実施の形態では、比較電圧DACOUTが降下を開始したときからの経過クロック数。以下、活性化時経過クロック数という。に基づいて行われる。結果信号生成部104は、活性化時経過クロック数が所定値以上となっている電流パス101Xについて、高抵抗化していると判定する。判定基準として活性化時経過クロック数を用いるのは、上述したように、電圧TSVCXが、電流パス101Xの寄生抵抗値が大きいほど小さくなるという性質を有していることによるものである。この性質によれば、活性化時経過クロック数が大きいほど寄生抵抗値大きいことになるので、上記のようにすることで、電流パス101Xの高抵抗化を判定することが可能になる。結果信号生成部104は、初期状態では各結果信号RESLTXを非活性状態に維持している。そして、個々の電流パス101Xについて、高抵抗化していると判定できた時点で結果信号RESLTXを活性化し、別途リセットされるまで活性状態を維持する。これにより、試験終了後に結果信号RESLTXを参照することで、各電流パス101Xが不良電流パスであるか否かを知ることが可能になる。実際の処理では、図4に示したTSV救済回路73が、試験終了後に結果信号RESLTXが活性化されている電流パスについて、予備の電流パスへの置換を行うことになる。図5bを再度参照すると、この例では、判定基準となる活性化時経過クロック数の閾値を6としている。したがって、結果信号生成部104は、電流パス1010活性化時経過クロック数=5は高抵抗化していないと判定し、電流パス1011活性化時経過クロック数=9は高抵抗化していると判定する。図示した結果信号RESLTXには、この判定結果が反映されている。以上説明したように、本実施の形態による半導体装置10によれば、ノードn1の電圧と比較電圧DACOUTとを比較するという手法を用いて電流パス101Xの寄生抵抗値を測定するので、背景技術に比べて小さな回路規模で、複数の電流パス101Xの寄生抵抗値をパラレルに測定できる。したがって、背景技術に比べて多数の電流パス101Xの測定をパラレルに行うことが可能になるので、不良品の選別に要する時間を短縮することが可能になる。また、電圧の比較によって寄生抵抗値を測定していることから、電源電圧VDDに影響されずに、電流パス101Xの寄生抵抗値を測定することが可能になっている。図6は、本発明の第2の実施の形態による半導体装置10の試験回路構成を示す回路図である。なお、同図に示す試験回路を構成する回路要素の多くも、上述したTSV救済回路73に含まれる。また、図7は、図6に示した各信号のタイムチャートを示す図である。図6に示すように、半導体装置10は、電流パス1010~101n、レプリカ電流パス101R、比較電圧生成部102、比較部103、結果信号生成部104、及び基準電流源105を備えている。このうち電流パス1010~101nは、それぞれ少なくとも1本の貫通電極TSVを含み、本実施の形態での試験対象である。本実施の形態でも、電流パス101Xなどのように構成要素の添え字にXを用いる場合があるが、この添え字Xは、本実施の形態では0~nを代表している。上記各構成のうち、比較電圧生成部102、比較部103、結果信号生成部104の基本的な機能は、第1の実施の形態で説明したものと同様である。すなわち、比較電圧生成部102は、クロック信号ICLKに応じて段階的に降下する比較電圧DACOUTを生成する回路である。また、比較部103は、電圧TSVCXと比較電圧DACOUTとを比較し、その結果を示す比較結果信号CMPXを出力する回路である。結果信号生成部104は、比較部103から出力される比較結果信号CMPXに応じて、各電流パス101Xが高抵抗化しているか否かを示す結果信号RESLTXを生成する回路である。一方、第1の実施の形態との主な違いは、次のとおりである。すなわち、本実施の形態による比較部103は、電圧TSVCRについても比較電圧DACOUTと比較し、その結果を示す比較結果信号CMPRを出力する機能も有する。また、本実施の形態による結果信号生成部104は、第1の実施の形態で説明した活性化時経過クロック数のカウントを一時的に抑止する機能を有している。本実施の形態では、これらの違いを含め、各回路についてのより詳細な説明を与える。さて、各電流パス101Xは、基本的には、第1の実施の形態と同様の構成を有している。すなわち、各電流パス101Xは、最上層のコアチップCC0インターフェイスチップIFから最も遠いコアチップ。図1を参照。内で、電源電位VDD第1の電源電圧が供給される第1の電源配線に接続される。また、インターフェイスチップIF内で、接地電位第2の電源電圧が供給される第2の電源配線に接続される。さらに、第1の実施の形態でも説明したように、各電流パス101Xは、チップ表面に形成された配線によって構成される部分を含んで構成される。図6では、コアチップ内の配線抵抗111と、インターフェイスチップIF内の配線抵抗112とを明示している。同図に示すように、各電流パス101Xはそれぞれ、コアチップ内に配線抵抗RwcX、インターフェイスチップIF内に配線抵抗RwiXを有する。各電流パス101Xは、これらの配線抵抗が電流パス間で互いに実質的に同一とみなせるように設計されることが好ましい。各電流パス101Xはそれぞれ、図6に示すように、最上層のコアチップCC0内の端部と第1の電源配線との間に、Pチャンネル型MOSトランジスタ113Xを有して構成される。各トランジスタ113Xの制御電極には、半導体装置10の外部から、試験中に非活性となるテスト信号TESTENBが供給される。したがって、各トランジスタ113Xは試験中オン状態に維持され、各電流パス101Xに電源電位VDDが供給される。また、各電流パス101Xはそれぞれ、図6に示すように、インターフェイスチップIF内のノードn1第1のノードと第2の電源配線との間に、Nチャンネル型MOSトランジスタ114Xを有して構成される。このトランジスタ114Xのオン抵抗は、第1の実施の形態で示した抵抗R図5aとしての役割を担っている。詳しくは後述するが、各トランジスタ114Xは、上述した比較信号DACOUTが降下している間、オン状態となるように構成される。したがって、この間のノードn1の電圧TSVCXは、第1の実施の形態と同様、上述した式1で表される。ただし、この場合の抵抗Rはトランジスタ114Xのオン抵抗であり、RWは、配線抵抗RwcX、配線抵抗RwiX、及びトランジスタ113Xのオン抵抗の合成抵抗である。ここでも、R及びRWは電流パス間で同一であるとし、ノードn1から第2の電源配線に至るまでの部分の配線抵抗は無視している。本実施の形態では、各ノードn1は、それぞれキャパシタ117X第1のキャパシタを介して比較部103に接続される。したがって、各電圧TSVCXは、このキャパシタ117Xを介して、比較部103に供給される。キャパシタ117Xは、電流パス101Xの寄生抵抗値が小さい場合電圧TSVCXが電源電位VDDに近い値を有する場合であっても、電圧TSVCXと比較電圧DACOUTとの比較を好適に行えるようにするために設けられているものである。詳しくは、比較部103の説明と併せて説明する。レプリカ電流パス101Rは、インターフェイスチップIF内に設けられる電流パスであり、各電流パス101Xの貫通電極TSV以外の部分のレプリカとなっている。つまり、レプリカ電流パス101Rは、オン抵抗の抵抗値がトランジスタ113Xと実質的に同一であるPチャンネル型MOSトランジスタ113Rと、配線抵抗RwcXと実質的に同一の抵抗値を有する抵抗RwcRと、配線抵抗RwiXと実質的に同一の抵抗値を有する抵抗RwiRと、オン抵抗の抵抗値がトランジスタ114Xと実質的に同一であるNチャンネル型MOSトランジスタ114Rとが、インターフェイスチップIF内においてこの順で、第1の電源配線と第2の電源配線との間に直列に接続された構成を有している。なお、以下の説明では、電流パス101Yなどのように構成要素の添え字にYを用いる場合があるが、この添え字Yは0~n及びRを代表している。レプリカ電流パス101Rのノードn1抵抗RwiRとトランジスタ114Rの接続点の電圧TSVCRは、式1でRX=0とした値となる。つまり、電圧TSVCRの電圧値は、貫通電極部分の抵抗を0とした場合の各電圧TSVCXの電圧値に等しくなる。レプリカ電流パス101Rのノードn1も、電流パス101Xのノードn1と同じように、キャパシタ117R第1のキャパシタを介して比較部103に接続される。したがって、電圧TSVCRは、キャパシタ117Rを介して比較部103に供給される。キャパシタ117Rを設ける目的は、キャパシタ117Xを設ける目的と同じである。比較電圧生成部102は、図6に示すように、ボルテージフォロア102a、分圧回路102b、カウンタ102c、及びデコーダ102dを有して構成される。ボルテージフォロア102aの出力電圧は、比較電圧生成部102の出力電圧である比較電圧DACOUTとなる。分圧回路102bは、同図に示すように、電源電位VDDと接地電位との間に設けられた複数の分圧点と、これらの分圧点それぞれに対応するスイッチとを含んで構成される。これらのスイッチは、いずれか1つがオンとなるよう、デコーダ102dによって制御される。ボルテージフォロア102aには、オンとなっているスイッチに対応する分圧が供給される。したがって、比較電圧DACOUTの電圧値は、オンとなっているスイッチに対応する分圧に等しい値となる。なお、分圧回路102bの各スイッチのオンオフ状態は、外部から入力するコマンドによっても制御可能に構成される。分圧回路102bの分圧点は、できるだけ多く設定することが好ましい。つまり、できるだけ細かく、電源電位VDDを分圧することが好ましい。分圧点を多くすることで寄生抵抗値測定の分解能を向上できるので、高精度な測定を行うことが可能になる。カウンタ102cにはクロック信号ICLKが供給される。図示していないが、カウンタ102cは、外部から供給されるコマンドに応じてクロック信号ICLKのカウントを開始するように構成される。カウンタ102cのカウント値は、デコーダ102dに供給される。デコーダ102dは、カウンタ102cのカウント値に応じて分圧回路102bのスイッチを制御し、分圧回路102bの出力電圧を段階的に下げる。デコーダ102dの出力電圧がこのように降下することで、比較電圧DACOUTも段階的に降下する。比較部103は、図6に示すように、各電流パス101Yのそれぞれに対応して、コンパレータ115Y及びワンショットパルス生成回路116Yを有している。コンパレータ115Yは、2つの入力端子第1及び第2の入力端子を有する。一方の入力端子は、対応するキャパシタ117Yを介して、対応する電流パス101Yのノードn1に接続される。したがって、コンパレータ115Yの一方の入力端子に供給される電圧をCSY、キャパシタ117Yに蓄積される電荷によって発生する電位差をV117Yとすると、CSY=TSVCYV117Yとなる。コンパレータ115Yの他方の入力端子は、キャパシタ118Y第2のキャパシタを介して、比較電圧生成部102の出力端子に接続される。したがって、コンパレータ115Yの他方の入力端子には、キャパシタ118Yを介して、比較電圧DACOUTが供給される。コンパレータ115Yの他方の入力端子に供給される電圧をCRY、キャパシタ118Yに蓄積される電荷によって発生する電位差をV118Yとすると、CRY=DACOUTV118Yとなる。コンパレータ115Yの出力電圧は、電圧CSYが電圧CRYより大きい場合と、電圧CSYが電圧CRYより小さい場合とで異なる値となる。一例では、電圧CSYが電圧CRYより大きい場合、コンパレータ115Yの出力電圧は電源電位VDDに等しくなり、電圧CSYが電圧CRYより小さい場合、コンパレータ115Yの出力電圧は接地電位に等しくなる。コンパレータ115Yの出力電圧は、対応するワンショットパルス生成部116Yに供給される。ここで、コンパレータ115Yの構成について、より詳しく説明する。図8は、コンパレータ115Yの内部回路構成を示す図である。同図に示すように、コンパレータ115Yは、Pチャンネル型MOSトランジスタ130,131によって構成されるカレントミラー部と、Nチャンネル型MOSトランジスタ132~134によって構成される差動増幅部と、Pチャンネル型MOSトランジスタ135~137及びNチャンネル型MOSトランジスタ138~140によって構成される出力部とを有して構成される。トランジスタ130,131の制御電極は、互いに短絡される。また、トランジスタ131では制御電極と一方の被制御電極とが短絡されており、これによってトランジスタ131はダイオード接続されている。トランジスタ131の一方の被制御電極は、トランジスタ133の一方の被制御電極にも接続される。また、トランジスタ130の一方の被制御電極は、トランジスタ132の一方の被制御電極に接続される。トランジスタ130,131それぞれの他方の被制御電極は、電源電位VDDが供給される第1の電源配線に接続される。トランジスタ132第1の入力トランジスタの制御電極はコンパレータ115Yの一方の入力端子を構成しており、したがって電圧CSYが供給される。同様に、トランジスタ133第2の入力トランジスタの制御電極はコンパレータ115Yの他方の入力端子を構成しており、したがって電圧CRYが供給される。トランジスタ132,133それぞれの他方の被制御電極は、トランジスタ134を介して、接地電位が供給される第2の電源配線に接続される。トランジスタ134の制御電極には、定電流源とダイオード接続されたトランジスタとによって構成される定電圧源150から、定電圧CMPBIASが供給される。この定電圧CMPBIASによって、トランジスタ134は飽和状態に維持されている。トランジスタ135,138は、この順で第1の電源配線と第2の電源配線の間に直列接続される。トランジスタ135の制御電極は、トランジスタ130の一方の被制御電極に接続される。また、トランジスタ138の制御電極には、定電圧源150から定電圧CMPBIASが供給される。これにより、トランジスタ138も飽和状態に維持されている。トランジスタ136,139,140は、この順で第1の電源配線と第2の電源配線の間に直列接続される。トランジスタ136,140それぞれの制御電極は、トランジスタ135とトランジスタ138の接続点に接続される。また、トランジスタ137は、第1の電源配線と、トランジスタ136とトランジスタ139の接続点に接続される。トランジスタ136とトランジスタ139の接続点は、コンパレータ115Yの出力端子を構成する。図8に示すように、コンパレータ115Yには初期化信号INITが供給される。初期化信号INITは、外部から入力されるコマンドに応じて半導体装置10の内部で生成される信号である。トランジスタ137,139の制御電極には、この初期化信号INITの反転信号が供給される。したがって、トランジスタ137は、初期化信号INITが活性化されているときにオン導通となり、初期化信号INITが非活性とされているときにオフ非導通となる。一方、トランジスタ139は、初期化信号INITが活性化されているときにオフ非導通となり、初期化信号INITが非活性とされているときにオン導通となる。コンパレータ115Yはさらに、トランスファーゲート143第1のスイッチを介してトランジスタ132の制御電極とトランジスタ132の一方の被制御電極とを接続する第1の配線141と、トランスファーゲート144第2のスイッチを介してトランジスタ133の制御電極とトランジスタ133の一方の被制御電極とを接続する第2の配線142とを有している。トランスファーゲート143,144はそれぞれ、並列接続されたNチャンネル型MOSトランジスタとPチャンネル型MOSトランジスタとによって構成され、それぞれのNチャンネル型MOSトランジスタの制御電極には初期化信号INITが、それぞれのPチャンネル型MOSトランジスタの制御電極には初期化信号INITの反転信号が、供給される。したがって、トランスファーゲート143,144は、初期化信号INITが活性化されているときにオン導通となり、初期化信号INITが非活性とされているときにオフ非導通となる。コンパレータ115Yが以上の構成を有していることにより、出力端子に現れる電圧OUTは、まず初期化信号INITが活性化されている場合、トランジスタ137が導通し、トランジスタ139が非導通となるため、電圧CSY,CRYによらず電源電位VDDに等しくなる。この場合、トランスファーゲート143,144は、上述したようにオン導通となる。したがって、トランジスタ132,133は強制的にバランスされた状態となり、電圧TSVCY及び比較電圧DACOUTによらず、電圧CSYと電圧CRYとが等しくなる。電圧TSVCY及び比較電圧DACOUTとが異なる場合には、キャパシタ117Y,118Yに蓄積される電荷によって、電圧の違いが補填される。本実施の形態では、比較電圧DACOUTが降下を始める直前の段階で初期化信号INITを活性化し、さらに、意図的に電圧TSVCYを電源電位VDDとし、一方で比較電圧DACOUTを電源電位VDDより少し低い値VDD-αとすることで、キャパシタ117Y,118Yに電位差α分の電荷を蓄積するようにしている。こうすることで、初期化信号INITを非活性化した後、電圧CRYが電圧CSYに対してα分だけ嵩上げされるようになるので、電流パス101Yの寄生抵抗値が小さい場合電圧TSVCYが電源電位VDDに近い値を有する場合であっても、電圧TSVCYと比較電圧DACOUTとの比較を行えるようになる。この点についての詳細は、後ほど図7を参照しながら、再度より詳しく説明する。初期化信号INITが非活性とされている場合には、コンパレータ115Yの出力端子に現れる電圧OUTは、電圧CSY,CRYの差に応じた電圧となる。具体的には、電圧CSYが電圧CRYより大きい場合には接地電位に、電圧CSYが電圧CRYより小さい場合には電源電位VDDに、それぞれ等しくなる。図6に戻る。ワンショットパルス生成回路116Yは、コンパレータ115Yの出力電圧を受け、比較結果信号CMPYを生成する回路である。具体的には、コンパレータ115Yの出力電圧が電源電位VDDから接地電位に変化したタイミングで、ごく短い一定期間にわたって出力電圧を活性化することで、比較結果信号CMPYを生成する。したがって、比較結果信号CMPYはワンショットパルス信号となる。次に、結果信号生成部104は、図6に示すように、各電流パス101Xに対応するフリップフロップ119Xと、フリップフロップ104a、アンド回路104b、カウンタ104c、及び判定部104dとを有して構成される。本実施の形態による結果信号生成部104は、上述したように、第1の実施の形態で説明した活性化時経過クロック数のカウントを一時的に抑止する機能を有している。以下、詳しく説明する。フリップフロップ104aには、ワンショットパルス生成回路116Rから比較結果信号CMPRレプリカ比較結果信号が供給される。フリップフロップ104aの出力電圧は初期状態では非活性状態に固定されており、比較結果信号CMPRが活性化したことに応じて活性状態に変化し、以降、活性状態が維持される。フリップフロップ104aの出力電圧は、アンド回路104bの一方の入力端子に供給される。アンド回路104bは、フリップフロップ104aの出力電圧とクロック信号ICLKの積信号を生成する回路である。したがって、アンド回路104bの出力電圧は、比較結果信号CMPRが活性化する前にはロウに固定される一方、比較結果信号CMPRが活性化した後にはクロック信号ICLKに等しい電圧信号となる。カウンタ104cは、アンド回路104bの出力信号をカウントする回路である。アンド回路104bの出力信号がクロック信号ICLKに等しい電圧信号になるのは、上述したように比較結果信号CMPRが活性化した後であることから、カウンタ104cのカウント値CNTは、比較結果信号CMPRが活性化した後の経過クロック数に等しい値となる。カウンタ104cのカウント値CNTは、第1の実施の形態で説明した活性化時経過クロック数に相当する。第1の実施の形態での活性化時経過クロック数は、比較電圧DACOUTが降下を開始したときからの経過クロック数であった。これに対し、本実施の形態での活性化時経過クロック数=カウント値CNTは、比較結果信号CMPRが活性化した後電圧CRRが電圧CSRを下回った後の経過クロック数となっている。つまり、本実施の形態では、フリップフロップ104a及びアンド回路104bが、比較電圧DACOUTが降下を開始した後、比較結果信号CMPRが活性化するまでの間、カウンタ104cのカウント動作を抑止するカウント抑止部として機能している。判定部104dは、カウンタ104cのカウント値CNTが所定値を超えた場合に活性化されるフラグ信号FLGを生成し、各フリップフロップ119Xに供給する回路である。この所定値は、図示しない記憶部に記憶されており、判定部104dは、カウンタ104cのカウント値CNTと、この記憶部に記憶される所定値とを比較することにより、フラグ信号FLGを生成する。出力信号FLGの活性状態は、試験終了まで維持される。フリップフロップ119Xは、対応するワンショットパルス生成回路116Xから供給される比較結果信号CMPXと、判定部104dから供給されるフラグ信号FLGとに基づいて、結果信号RESLTXを生成する回路である。具体的に説明すると、フリップフロップ119Xは、フラグ信号FLGが活性状態となっている場合にのみ、対応する比較結果信号CMPXが活性化したことに応じて、対応する結果信号RESLTXを活性状態に変化させる。一方、フラグ信号FLGが非活性状態となっている場合には、対応する比較結果信号CMPXが活性化したとしても、対応する結果信号RESLTXを非活性状態に維持する。これにより、第1の実施の形態と同様、活性化時経過クロック数=カウント値CNTが所定値以上となっている電流パス101Xについて、結果信号RESLTXを活性状態に変化させることが実現される。結果信号RESLTXの活性状態は、別途リセットされるまでの間、維持される。したがって、第1の実施の形態と同じように、試験終了後に結果信号RESLTXを参照することで、各電流パス101Xが不良電流パスであるか否かを知ることが可能になっている。次に、基準電流源105は、図6に示すように、分圧回路105a、定電流回路105b、カレントミラー回路105c、ダイオード接続されたNチャンネル型MOSトランジスタ105d、トランスファーゲート105e、及びNチャンネル型MOSトランジスタ105fを有している。分圧回路105a、定電流回路105b、カレントミラー回路105c、及びトランジスタ105dは、トランジスタ105dの制御電極ノードn2の電圧が一定値となるよう動作する定電圧回路として機能する。ノードn2は、トランスファーゲート105eを介して、基準電流源104の出力端子と接続されている。基準電流源104は、この出力端子から基準電圧VBLASを出力する。トランスファーゲート105eは並列に接続されたNチャンネル型MOSトランジスタ及びPチャンネル型MOSトランジスタからなり、Nチャンネル型MOSトランジスタの制御電極には上述した初期化信号INITの反転信号が、Pチャンネル型MOSトランジスタの制御電極には初期化信号INITが、それぞれ供給される。また、トランジスタ105fは、基準電流源104の出力端子と接地電位が供給される第1の電源配線の間に接続され、その制御電極には初期化信号INITが供給される。したがって、初期化信号INITが活性化されている場合、トランスファーゲート105eがオフ、トランジスタ105fがオンとなることから、基準電圧VBLASは接地電位に固定される。一方、初期化信号INITが非活性となっている場合、トランスファーゲート105eがオン、トランジスタ105fがオフとなることから、基準電圧VBLASはノードn2の電位に固定される。基準電圧VBLASは、各トランジスタ114Yそれぞれの制御電極に共通に供給される。各トランジスタ114Yはそれぞれ、基準電圧VBLASが接地電位に等しい場合にオフとなり、基準電圧VBLASがノードn2の電位に等しい場合にオンとなるよう構成される。したがって、各トランジスタ114Yはそれぞれ、初期化信号INITが活性化されている場合にオフ、初期化信号INITが非活性とされている場合にオンとなる。これにより、上述したように、比較電圧DACOUTが降下を始める直前の段階で意図的に電圧TSVCYを電源電位VDDとすることが実現される。以下、図7を参照しながら、本実施の形態による半導体装置10における各電流パス101Xの試験の流れについて、詳しく説明する。試験を開始する際には、まず初めに、外部から分圧回路102bの各スイッチを制御することにより、比較電圧DACOUTを電源電位VDDより少し低い値VDD-αとしておく。これは、後ほど、キャパシタ117Y,118Yに電位差α分の電荷を蓄積するための処置である。次に、外部から所定のコマンドを供給することにより、テスト信号TESTENBを接地状態とする。これにより、各トランジスタ113Yがオンとなり、各電流パス101Yはそれぞれ第1の電源配線と接続される。次に、外部から所定のコマンドを供給することにより、初期化信号INITを活性状態とする。これにより、基準電圧VBLASが接地電位となるので、各トランジスタ114Yがすべてオフとなり、各電流パス101Yそれぞれのノードn1が第2の電源配線から切り離される。したがって、各電位TSVCYは、いずれも電源電位VDDに等しくなる。このとき、初期化信号INITが活性化していることから、コンパレータ115の内部Yでは、図8に示したトランスファーゲート143,144がともにオン導通となっている。したがって、この時点での電位TSVCYと比較電圧DACOUTとの電位差α分の電荷が、キャパシタ117Y,118Yに蓄積される。こうして蓄積された電荷は、初期化信号INITが後に非活性化された後、再度活性化されるまでの間維持される。したがって、その間、電圧CRYが電圧CSXに対して電圧α分だけ嵩上げされることになる。これにより、電流パス101Yの寄生抵抗値が小さい場合電圧TSVCYが電源電位VDDに近い値を有する場合であっても、電圧TSVCYと比較電圧DACOUTとの比較を行えるようになる。次に、外部から所定のコマンドを供給することにより、初期化信号INITを非活性状態に戻す。これにより、基準電圧VBLASがノードn2の電位に等しくなり、各トランジスタ114Yがすべてオンとなるとともに、コンパレータ115Yから電圧CSX,CRXの差に応じた電圧が出力されるようになる。次に、外部から所定のコマンドを供給することにより、カウンタ102c図6にカウント動作を開始させる。これにより、図7に示すように、比較電圧DACOUTが降下を開始する。その結果、まず最初に電圧CSRが電圧CRRを上回り、それに応じて比較結果信号CMPRが活性化する。そして、これに応じてカウンタ104cがカウント動作を開始し、カウント値が所定値図7では5としている。に達したところで、判定部104dがフラグ信号FLGを活性化する。一方、これらと並行し、比較電圧DACOUTの降下に伴って電圧CSXが電圧CRXを上回るようになる。図7の例では、電圧CS0,CS1,CSnの順に対応する電圧CRXを下回っている。なお、電圧CS2~CSn-1については省略している。電圧CSXが電圧CRXを下回ると、図7にも示すように、対応する比較結果信号CMPXが活性化する。図7の例では、電圧CS0,CS1,CSnが対応する電圧CRXを上回るタイミングは、カウンタ104cのカウント値で、それぞれ2,4,6のときとなっている。したがって、電圧CS0,CS1はフラグ信号FLGが活性化する前に電圧CRXを上回り、電圧CSnはフラグ信号FLGが活性化した後に電圧CRXを上回っていることになるので、結果信号生成部104は、電圧CS0,CS1に対応する結果信号RESLT0,RESLT1を非活性のまま維持する一方、電圧CSnに対応する結果信号RESLTnを活性化する。こうして、各電流パス101Xが高抵抗化しているか否かを示す結果信号RESLTXが生成される。以上説明したように、本実施の形態による半導体装置10によっても、ノードn1の電圧と比較電圧DACOUTとを比較するという手法を用いて電流パス101Xの寄生抵抗値を測定するので、背景技術に比べて小さな回路規模で、複数の電流パス101Xの寄生抵抗値をパラレルに測定できる。したがって、背景技術に比べて多数の電流パス101Xの測定をパラレルに行うことが可能になるので、不良品の選別に要する時間を短縮することが可能になる。また、電圧の比較によって寄生抵抗値を測定していることから、電源電圧VDDに影響されずに、電流パス101Xの寄生抵抗値を測定することが可能になっている。さらに、本実施の形態では、各コンパレータ115Yの2つの入力端子それぞれにキャパシタを設け、降下を開始する直前に比較電圧DACOUTを一旦電源電位VDDより少し下げる一方、各ノードn1の電位を電源電位VDDとしていることから、電流パス101Yの寄生抵抗値が小さい場合電圧TSVCYが電源電位VDDに近い値を有する場合であっても、電圧TSVCYと比較電圧DACOUTとの比較を行えるようになる。また、本実施の形態では、レプリカ電流パス101Rを用い、さらに比較結果信号CMPRが活性化するまでカウンタ104cのカウント動作を抑止しているので、電流パス101Xの配線抵抗分トランジスタ113X,114Xのオン抵抗を含む。や、コンパレータ115Xのディレイによる誤差を排除し、純粋に貫通電極TSV部分での寄生抵抗値に基づいて、不良電流パスの選別を行うことが可能になっている。図9は、本発明の第3の実施の形態による半導体装置10の試験回路構成を示す回路図である。なお、同図に示す試験回路を構成する回路要素の多くも、上述したTSV救済回路73に含まれる。また、図9では、第2の実施の形態による半導体装置10と同一の要素には同一の符号を付している。図9と図6とを比較すると理解されるように、本実施の形態による半導体装置10は、寄生抵抗値記憶部107が追加されている点で第2の実施の形態と異なる。それ以外の点では第2の実施の形態と同様であるので、詳細な説明は省略する。図9に示すように、寄生抵抗値記憶部107は、電流パス101Xごとのラッチ回路120Xによって構成される。各ラッチ回路101Xには、対応するワンショットパルス生成回路116Xから比較結果信号CMPXが供給されるとともに、カウンタ104cからカウント値CNTが供給される。各ラッチ回路120Xは、供給される比較結果信号CMPXワンショットパルス信号が活性化されたときのカウント値CNTを記憶するよう構成される。こうして記憶されるカウント値CNTは、対応する電流パス101Xの貫通電極TSV部分の寄生抵抗値を反映した値となるので、各ラッチ回路120Xに記憶されるデータを外部に読み出すことで、各電流パス101Xの貫通電極TSV部分の寄生抵抗値を具体的に知ることが可能になる。以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記各実施の形態では、比較電圧DACOUTがクロック信号ICLKに応じて段階的に降下する電圧であるとして説明したが、段階的に上昇する電圧であってもよい。この場合、比較部103は、比較電圧DACOUTの上昇が開始されたことを契機として電圧TSVCXと比較電圧DACOUTの比較を開始し、比較電圧DACOUTが電圧TSVCXを上回ったときに、電流パス101Xに対応する比較結果信号CMPXを活性化することになる。より一般的に言えば、比較電圧DACOUTはクロック信号ICLKに応じて段階的に変化する電圧であればよく、比較部103は、比較電圧DACOUTの変化が開始されたことを契機として電圧TSVCXと比較電圧DACOUTの比較を開始し、比較電圧DACOUTが電圧TSVCXに対して所定の関係となったときに、電流パス101Xに対応する比較結果信号CMPXを活性化すればよい。また、上記各実施の形態においては、コアチップとしてDDR3型のSDRAMを用いているが、本発明はこれに限定されるものではない。コアチップをDDR3型以外のDRAMによって構成しても構わないし、DRAM以外の半導体メモリSRAMスタティックランダムアクセスメモリ、PRAMフェースチェンジランダムアクセスメモリ、MRAMマグネティックランダムアクセスメモリ、フラッシュメモリなどで構成してもよい。さらに、コアチップは、半導体メモリ以外の機能を有する半導体チップであっても良い。また、全てのコアチップが積層されていることも必須でなく、一部又は全部のコアチップが平面的に配置されていても構わない。さらに、コアチップ数についても8個に限定されるものではない。また、本発明による複数のコアチップは、互いに同一の機能を有していてもよいし、異なる機能を有していてもよい。例えば、すべてのコアチップが同一機能のDSPチップであることとしてもよいし、DRAMチップ,SRAMチップ,不揮発性メモリチップ,DSPチップを積層して、本発明による複数のコアチップとしてもよい。また、本発明による複数のコアチップは、同一マスクによって製造されてもよいし、互いに異なるマスクによって製造されてもよい。なお、同一マスクによって製造される場合であっても、同一ウェハ内における面内分布、ウェハの相違、ロットの相違などに起因して、製造後の特性が異なる可能性はある。また、本発明は、貫通電極TSVを使用した構造のCOCチップオンチップであれば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardCircuit等の半導体製品全般に、適用できる。また本発明を適用したデバイスは、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージ等の半導体装置にも適用できる。また、トランジスタは、電界効果トランジスタFieldEffectTransistorFETであってもバイポーラ型トランジスタであってもよく、これらが混在していてもよい。FETである場合について、上記各実施の形態ではMOSMetalOxideSemiconductorであるとしたが、MISMetalInsulatorSemiconductor、TFTThinFilmTransistor等の他の種類のFETであってもよい。また、表面にトランジスタが形成される半導体基板は、Pチャンネル型のシリコン基板であっても、Nチャンネル型のシリコン基板であってもよく、これら以外の半導体基板であっても良い。また、上記各実施の形態に示した各種試験回路比較電圧生成部102、比較部103、基準電流源105などの回路形式は、本明細書で開示した回路形式に限られるものではない。同様に、貫通電極TSVの構造も、本明細書で開示したものに限られるものではない。"