負荷回路と、直流電源に挿抜可能な一対の端子と、前記負荷回路の電源端子間に接続される第1キャパシタと、前記一対の端子を介して前記直流電源から前記第1キャパシタ又は前記負荷回路に流入する突入電流を抑制する突入電流抑制回路と、前記一対の端子間に接続され、前記一対の端子間での電圧変動を緩衝する緩衝回路と、前記緩衝回路に並列な線路において前記突入電流抑制回路及び前記第1キャパシタと直列に接続される第2キャパシタと、前記第2キャパシタと並列に接続されるスイッチと、前記一対の端子を前記直流電源に接続する活線挿入時から所定時間経過後に前記スイッチをオンにする第1制御部とを含む、情報処理ユニット。前記第1制御部は、前記一対の端子間の電圧が所定電圧まで上昇したことを検出すると、電圧上昇を検出したことを表す検出信号を出力する電圧検出部と、前記電圧検出部の検出信号を前記所定時間遅延させて出力する遅延部とを有し、前記スイッチは、前記遅延部から出力される検出信号によってオンにされる、請求項1記載の情報処理ユニット。前記突入電流抑制回路は、前記緩衝回路に並列な線路において、前記第1キャパシタ及び前記第2キャパシタと直列に接続される第1電界効果トランジスタと、前記第1電界効果トランジスタのオン/オフを制御する第2制御部とを有し、前記第2制御部は、前記遅延部から前記検出信号が入力されると、前記第1電界効果トランジスタを緩やかにオンにする、請求項2記載の情報処理ユニット。前記スイッチは、第2電界効果トランジスタであり、前記第2キャパシタは、前記第2電界効果トランジスタの電流入力端子と電流出力端子との間の寄生容量である、請求項1乃至3のいずれか一項記載の情報処理ユニット。請求項1乃至4のいずれか一項記載の情報処理ユニットの前記一対の端子が接続される端子を複数対有するシャーシと、複数の前記情報処理ユニットとを含む、情報処理装置。上述のようなブレードサーバ20には、負荷回路22に供給する電力を安定させるために、負荷回路22に並列にキャパシタを接続することが考えられる。キャパシタは、端子21A、21Bの間に、負荷回路22とは並列に接続される。しかし、ブレードサーバ20をシャーシ10に接続すると、キャパシタ及び負荷回路22に突入電流が流れる。このような突入電流を抑制するために、ブレードサーバ20には、キャパシタと端子21A又は端子21Bとの間に、キャパシタ及び負荷回路22への突入電流の流入を抑制する突入電流抑制回路を設けることが考えられる。突入電流抑制回路は、例えば、FETFieldEffectTransistor:電界効果トランジスタを含む回路によって実現される。突入電流抑制回路のFETは、ブレードサーバ20をシャーシ10に接続するときに緩やかにオンにされることにより、キャパシタ及び負荷回路22への突入電流の流入を抑制している。ところで、突入電流抑制回路のFETには、寄生容量がある。また、シャーシ10の配線13には内部抵抗と寄生インダクタンスがある。このため、キャパシタ及び突入電流抑制回路を含むブレードサーバ20をシャーシ10に接続活線挿入すると、シャーシ10の配線13の寄生インダクタンスと、キャパシタ及びFETの寄生容量とのLC回路により、電圧変動共振が生じる場合がある。電圧変動共振では、シャーシ10からブレードサーバ20に入力される入力電圧の倍の値まで電圧が変動する場合がある。このような電圧変動共振は、配線13を通じて、シャーシ10に既に接続されている他のブレードサーバ20に伝搬し、他のブレードサーバ20の誤動作又は損傷の原因になる場合があった。また、このような電圧変動共振を見込んで倍以上の耐圧を有する負荷回路22又はその周辺の素子を用いることも考えられるが、近年の装置の小型化による素子等の微細化により、耐圧は低下する傾向にあり、電圧変動に対するマージンは限界に近づきつつある。耐圧を上げることによって電圧変動に対する十分なマージンを確保するにはコストの増大が避けられない状況であった。また、このような活線挿入時の電圧変動共振を抑制するために、シャーシ10の配線13の抵抗成分の増大、又は、ブレードサーバ20への抵抗器の追加等を行うことが考えられた。しかし、これらの解決策は、電力損失の増大、電圧降下等の問題があり、有効的な解決策ではなかった。また、ブレードサーバ20の内部に設けた抵抗器の両端を短絡するスイッチを設け、抵抗器が不要なときにはFET等のスイッチをオンにして抵抗器をバイパスすることも考えられていた。しかし、スイッチの浮遊容量によって抵抗器がバイパスされ、スイッチがオフであっても抵抗器による抵抗値増大の効果を得にくい場合があり、有効的な解決策ではなかった。また、上述のような電圧変動共振を抑制するためには、ブレードサーバ20の端子21A、21Bの間に、キャパシタと抵抗器の直列回路で実現されるダンピング回路を挿入するという対策がある。ダンピング回路は、負荷回路22に並列に接続されるキャパシタと突入電流抑制回路のFETの寄生容量との合成インピーダンスよりも低いインピーダンスを有することにより、電圧変動共振による電力を抵抗器で消費し、電圧変動共振を緩衝するものである。しかしながら、シャーシ10が小型化されて配線13の配線長が短くなると、配線13の寄生インダクタンスが小さくなって共振周波数が高くなる。このため、負荷回路22に並列に接続されるキャパシタと突入電流抑制回路のFETの寄生容量との合成インピーダンスよりもダンピング回路のインピーダンスが大きくなる場合がある。また、配線13の寄生インダクタンスは、配線13の材料、太さ、又は長さ等によって大きく左右される。このため、ダンピング回路のインピーダンスの設定は、負荷回路22に並列に接続されるキャパシタと突入電流抑制回路のFETの寄生容量との合成インピーダンスとの関係において容易ではない。このような場合には、ダンピング回路を用いても、ブレードサーバ20をシャーシ10に接続活線挿入する際に、電圧変動共振を抑制できない場合があるという問題があった。そこで、活線挿入時の電圧変動共振を抑制できる情報処理ユニット、及び、情報処理装置を提供することを目的とする。本発明の実施の形態の情報処理ユニットは、負荷回路と、直流電源に挿抜可能な一対の端子と、前記負荷回路の電源端子間に接続される第1キャパシタと、前記一対の端子を介して前記直流電源から前記第1キャパシタに流入する突入電流を抑制する突入電流抑制回路と、前記一対の端子間に接続され、前記一対の端子間での電圧変動を緩衝する緩衝回路と、前記緩衝回路に並列な線路において前記突入電流抑制回路及び前記第1キャパシタと直列に接続される第2キャパシタと、前記第2キャパシタと並列に接続されるスイッチと、前記一対の端子を前記直流電源に接続する活線挿入時から所定時間経過後に前記スイッチをオンにする第1制御部とを含む。活線挿入時の電圧変動共振を抑制できる情報処理ユニット、及び、情報処理装置を提供することができる。以下、本発明の情報処理ユニット、及び、情報処理装置を適用した実施の形態について説明する。図2は、実施の形態のサーバ100を示す斜視図である。サーバ100は、シャーシ110と、NNは2以上の自然数個のブレードサーバ120-1~120-2、、120-N以下、120-1~120-Nと称すとを含む。シャーシchassis110は、N個のブレードサーバ120-1~120-Nを収容するためのN個の孔部を含む筐体であり、ブレードサーバ120-1~120-Nに直流電力を供給するための直流電源と、N対の端子を含む。図2には、シャーシ110のN個の孔部に、それぞれ、ブレードサーバ120-1~120-Nが収容された状態を示す。ブレードサーバ120-1~120-Nは、それぞれ、シャーシ110のN個の孔部に嵌着された状態で、シャーシ110の端子を介して直流電力の供給を受ける。ブレードサーバ120-1~120-Nは、シャーシ110に対して挿抜自在であり、サーバ100の用途等に応じて、ブレードサーバ120-1~120-Nの増設又は取り外しが可能である。ブレードサーバ120-1~120-Nは、シャーシ110に挿入された状態で、シャーシ110内の直流電源から電力が供給される。なお、ブレードサーバ120-1~120-Nは、それぞれ、情報処理ユニットの一例であり、サーバ100は、複数の情報処理ユニットを含む情報処理装置の一例である。次に、図3を用いて、サーバ100の回路構成について説明する。図3は、実施の形態のサーバ100の回路構成を示す図である。図4は、実施の形態のサーバ100のブレードサーバ120-1~120-Nに含まれる負荷回路の内部構成を示すブロック図である。シャーシ110は、直流電源111、N対の端子112A-1~112A-N、112B-1~112B-N、及び配線113を含む。直流電源111は、交流電源から整流回路で直流変換されることによって得られる直流電力を供給する電源、又は、バッテリ等の直流電力を供給する直流電源のいずれであってもよい。直流電源111の出力電圧は、例えば、ブレードサーバ120-1~120-Nの定格電圧に設定されている。端子112A-1~112A-N、112B-1~112B-Nは、それぞれ、図2に示すシャーシ110のN個の孔部内に一対ずつ配設される。端子112A-1~112A-Nは、配線113を介して直流電源111の正極性端子に接続され、端子112B-1~112B-Nは、配線113を介して直流電源111の負極性端子に接続されている。ブレードサーバ120-1~120-Nをシャーシ110のN個の孔部にそれぞれ嵌着すると、端子121A-1~121A-N、121B-1~121B-Nは、それぞれ、シャーシ110の端子112A-1~112A-N、112B-1~112B-Nに接続される。配線113は、端子112A-1~112A-Nを直流電源111の正極性端子に接続するとともに、端子112B-1~112B-Nを直流電源111の負極性端子に接続している。配線113は寄生インダクタンスと内部抵抗を有する。図3には、理解し易さの観点から、配線113の寄生インダクタンスを表す寄生インダクタ113Aと、配線113の内部抵抗を表す抵抗器113Bを示す。寄生インダクタ113Aと抵抗器113Bの合成インピーダンスは、配線113のインピーダンスを表す。ブレードサーバ120-1~120-Nは、それぞれ、一対の端子121A-1~121A-N、121B-1~121B-Nと、負荷回路122-1~122-Nを含む。負荷回路122-1~122-Nは、それぞれ、一対の電源端子122A-1~122A-N、122B-1~122B-Nを有する。また、ブレードサーバ120-1~120-Nは、さらに、それぞれ、キャパシタ123-1~123-N、突入電流抑制回路124-1~124-N、及びダンピング回路125-1~125-Nを含む。また、ブレードサーバ120-1~120-Nは、さらに、それぞれ、電圧検出回路126-1~126-N、遅延回路127-1~127-N、及びFETFieldEffectTransistor:電界効果トランジスタ128-1~128-Nを含む。実施の形態では、以上のように、ブレードサーバ120-1~120-Nの構成が同一である場合について説明する。以下では、ブレードサーバ120-1~120-Nを区別しない場合には、単にブレードサーバ120と称す。この場合には、ブレードサーバ120が端子121A、121B、負荷回路122、キャパシタ123、突入電流抑制回路124、ダンピング回路125、電圧検出回路126、遅延回路127、及びFET128を含むものとして説明する。また、この場合には、シャーシ110の端子112A-1、112B-1~112A-N、112B-Nについても区別を行わずに端子112A、112Bと称し、負荷回路122-1~122-Nの電源端子122A-1~122A-N、122B-1~122B-Nについても電源端子122A、122Bと称す。また、図3には、説明の便宜上、ブレードサーバ120-1、120-2、、120-Nを示すが、ブレードサーバ120の数Nは2以上であればよい。ここで、ブレードサーバ120の内部構成について説明する。実施の形態のブレードサーバ120は、活線挿入時における端子121A、121B間の電圧変動共振を抑制するものである。活線挿入とは、シャーシ110に既に他のブレードサーバ120例えば、ブレードサーバ120-2が接続されている状態において、他のブレードサーバ120の電源を入れた状態で、ブレードサーバ120例えば、ブレードサーバ120-1をシャーシ110に接続することをいう。ブレードサーバ120は、端子121A、121B、負荷回路122、キャパシタ123、突入電流抑制回路124、ダンピング回路125、電圧検出回路126、遅延回路127、及びFET128を含む。端子121A、121Bは、シャーシ110の端子112A、112Bに挿抜可能な一対の端子であり、ブレードサーバ120が直流電力の供給を受けるための端子である。端子121A、121Bは、それぞれ、負荷回路122の電源端子122A、122Bに接続されている。なお、端子121A、121B間の電圧をブレードサーバ120の入力電圧Vinと称す。負荷回路122は、図4に示すように、CPUCentralProcessingUnit:中央演算処理装置51、キャッシュ52、メモリコントローラ53、主記憶装置54、及び補助記憶装置55を含む。CPU51、キャッシュ52、メモリコントローラ53、主記憶装置54、及び補助記憶装置55は、例えば、専用のシステムバス56で接続されている。なお、負荷回路122は、複数のCPU51を含んでもよい。キャッシュ52は、CPU51が演算処理を行う際に必要なデータを一時的に格納するメモリであり、例えば、SRAMStaticRandomAccessMemoryで実現される。メモリコントローラ53は、CPU51の指令に基づき、メモリコントローラ53と主記憶装置54との間でデータの読み書きを行う際の制御を行う制御装置である。なお、CPU51、キャッシュ52、及びメモリコントローラ53は、例えば、LSILargeScaleIntegration:大規模集積回路で実現される。主記憶装置54は、例えば、DRAMDynamicRandomAccessMemory:ダイナミックランダムアクセスメモリ、又は、ROMReadOnlyMemory:読み出し専用メモリであり、補助記憶装置55は、例えば、ハードディスクである。また、負荷回路122は、外部装置との通信を行うためのデータ入出力ポート等を含んでいてもよい。なお、負荷回路122は、ブレードサーバ120の演算処理を行う部分であればよく、図4に示す構成に限られるものではない。キャパシタ123は、負荷回路122の電源端子122A、122Bの間に接続されている第1キャパシタの一例である。キャパシタ123は、端子121A、121Bから負荷回路122に供給される直流電力を安定させるために設けられている。突入電流抑制回路124は、キャパシタ123の一方の端子図3中における上側の端子と、端子121Aとの間に接続されている。突入電流抑制回路124は、ブレードサーバ120の端子121A、121Bをシャーシ110の端子112A、112Bに接続活線挿入した際に、キャパシタ123及び負荷回路122に突入電流が流入することを抑制するために設けられている。突入電流抑制回路124は、P型のMOSFETMetalOxideSemiconductorFieldEffectTransistor130以下、FET130と称すと、ゲート制御部131を含む。FET130は、寄生容量を含むため、ここでは、説明の便宜上、FET130の寄生容量をキャパシタの記号を用いて符号130Aで示し、寄生容量130A以外のトランジスタの部分以下、トランジスタ部と称すを符号130Bで示す。なお、FET130は、ダンピング回路125に並列な線路において、キャパシタ123及び寄生容量128Aと直列に接続される第1電界効果トランジスタの一例であり、ゲート制御部131は、FET130のオン/オフを制御する第2制御部の一例である。なお、ここでいうダンピング回路125に並列な線路とは、図3においてダンピング回路125よりも右側にあり、FET128及びキャパシタ123を含むコの字型の線路である。FET130のトランジスタ部130Bは、ソースがFET128のドレインに接続され、ドレインが負荷回路122の電源端子122Aに接続され、ゲートがゲート制御部131の出力端子に接続されている。ゲート制御部131は、入力端子が遅延回路127の出力端子に接続され、出力端子がFET130のトランジスタ部130Bのゲートに接続されている。ゲート制御部131は、ブレードサーバ120をシャーシ110に接続する活線挿入から遅延回路127による遅延時間が経過した後に、FET130が緩やかにオンし始めるように、FET130のゲート電圧を制御する。ゲート制御部131の具体的な回路構成については後述する。ダンピング回路125は、キャパシタ141と抵抗器142を含む。キャパシタ141と抵抗器142は、端子121A、121Bの間で直列に接続されている。なお、例えば、キャパシタ141として、等価直列抵抗成分の大きい電解コンデンサ又はタンタルコンデンサ等を用いる場合は、ダンピング回路125は抵抗器142を含まなくてもよい。ダンピング回路125は、ブレードサーバ120をシャーシ110に接続する活線挿入時に、配線113の寄生インダクタ113A、キャパシタ123、及びFET130の寄生容量130Aで電圧変動共振が生じた場合に、電圧変動共振を緩衝させる緩衝回路の一例である。端子121A、121Bの間に共振による電圧変動が生じると、電圧の変動成分は、キャパシタ141と抵抗器142が直列接続されたダンピング回路125に流入し、抵抗器142で消費される。これにより、端子121A、121B間の電圧変動共振が緩衝される。電圧検出回路126は、ダンピング回路125の出力側図3中、ダンピング回路125の右側において、端子121A、121B間の入力電圧Vinを検出する電圧検出部の一例である。電圧検出回路126の出力端子は、遅延回路127の入力端子に接続されている。なお、電圧検出回路126は、ダンピング回路125の入力側図3中、ダンピング回路125の左側において、端子121A、121B間の入力電圧Vinを検出してもよい。電圧検出回路126は、入力電圧Vinが所定の電圧に達したことを検出すると、電圧上昇を検出したことを表す検出信号を出力する。検出信号は遅延回路127に入力される。なお、電圧検出回路126の詳細な構成については後述する。遅延回路127は、入力端子が電圧検出回路126の出力端子に接続されており、出力端子がFET128のゲートと、突入電流抑制回路124のゲート制御部131の入力端子に接続されている。遅延回路127は、電圧検出回路126が出力する検出信号を所定時間遅延させて出力する遅延部の一例である。遅延回路127で遅延された検出信号は、FET128のゲートと、突入電流抑制回路124のゲート制御部131の入力端子に入力される。遅延回路127の詳細な構成及び所定時間については後述する。なお、電圧検出回路126及び遅延回路127は、第1制御部の一例である。電圧検出回路126は、第1制御部に含まれる電圧検出部の一例であり、遅延回路127は、第1制御部に含まれる遅延部の一例である。FET128は、ソースドレイン間に寄生容量を有する。ここでは、説明の便宜上、FET128を寄生容量128Aと、トランジスタ部128Bとに分けて説明を行う。寄生容量128Aは、FET128のソースドレイン間の寄生容量であり、ダンピング回路125に並列な線路において、突入電流抑制回路124及びキャパシタ123と直列に接続される第2キャパシタの一例である。ここでいうダンピング回路125に並列な線路とは、図3においてダンピング回路125よりも右側にあり、突入電流抑制回路124及びキャパシタ123を含むコの字型の線路である。寄生容量128Aは、より具体的には、ダンピング回路125の一方の端子図3中の上側の端子とFET130のソースとの間に接続されることにより、ダンピング回路125に並列な線路において突入電流抑制回路124及びキャパシタ123と直列に接続されている。寄生容量128Aは、FET128のソースドレイン間の寄生容量をキャパシタの記号を用いて表したものである。すなわち、実施の形態では、寄生容量128Aは、FET128に含まれる寄生容量をキャパシタとして表したものである。トランジスタ部128Bは、第2キャパシタの一例としての寄生容量128Aと並列に接続されるスイッチの一例であるとともに、第2電界効果トランジスタの一例である。ここでは、第2キャパシタの一例としての寄生容量128AがFET128の寄生容量である形態について説明するが、寄生容量128Aを含むFET128の代わりに、キャパシタとスイッチを並列に接続したものを用いてもよい。この場合、例えば、スイッチとしてトランジスタを用い、トランジスタのコレクタエミッタ間に、キャパシタを接続するとともに、トランジスタのベースを遅延回路127の出力端子に接続すればよい。なお、ここでは、突入電流抑制回路124がキャパシタ123の一方の端子図3中における上側の端子と端子121Aとの間に接続されている形態について説明した。しかしながら、突入電流抑制回路124は、キャパシタ123の他方の端子図3中における下側の端子と、端子121Bとの間に接続されていてもよい。また、以上では、FET128がダンピング回路125の一方の端子図3中の上側の端子とFET130のソースとの間に接続される形態について説明した。しかしながら、FET128は、ダンピング回路125の他方の端子図3中の下側の端子とキャパシタ123との間に接続されていてもよい。この場合に、突入電流抑制回路124は、ダンピング回路125の一方の端子図3中の上側の端子とキャパシタ123の一方の端子図3中の上側の端子との間に挿入されてもよく、また、FET128とキャパシタ123の他方の端子図3中の下側の端子との間に接続されてもよい。また、図3において、FET128と突入電流抑制回路124の位置を入れ替えてもよい。同様に、突入電流抑制回路124とFET128をこの順でダンピング回路125の他方の端子図3中の下側の端子と、キャパシタ123の他方の端子図3中の下側の端子との間に配設してもよい。いずれの場合であっても、FET128は、ダンピング回路125に並列な線路において、突入電流抑制回路124及びキャパシタ123と直列に接続されることになる。次に、図5を用いて、ブレードサーバ120のより詳細な回路構成について説明する。図5は、実施の形態のブレードサーバの詳細な回路構成を示す図である。図5には、ブレードサーバ120の電圧検出回路126、遅延回路127、及びゲート制御部131の詳細な回路構成を示す。電圧検出回路126は、抵抗器150、151、152、ツェナーダイオード153、及びコンパレータ154を含む。抵抗器150及び151は、入力電圧Vinを分圧する分圧抵抗であり、抵抗器150の一方の端子図5中の上側の端子は端子121Aに接続され、抵抗器151の他方の端子図5中の下側の端子は端子121Bに接続されている。抵抗器150の他方の端子図5中の下側の端子と、抵抗器151の一方の端子図5中の上側の端子とを接続する中点は、コンパレータ154の非反転入力端子に接続されている。抵抗器152及びツェナーダイオード153は、抵抗器150及び151と並列に接続されている。抵抗器152は、一方の端子図5中の上側の端子が端子121Aに接続され、他方の端子図5中の下側の端子はツェナーダイオード153の出力端子に接続されている。ツェナーダイオード153は、入力端子が端子121Bに接続され、出力端子が抵抗器152の他方の端子図5中の下側の端子に接続されている。すなわち、ツェナーダイオード153は、端子121Bの側から抵抗器152の他方の端子図5中の下側の端子の方向の整流方向を有する。抵抗器152の他方の端子とツェナーダイオード153の出力端子との接続点は、コンパレータ154の反転入力端子に接続されている。ツェナーダイオード153は、コンパレータ154における比較用の基準電圧を生成している。コンパレータ154は、非反転入力端子が抵抗器150及び151の中点に接続され、反転入力端子が抵抗器152の他方の端子図5中の下側の端子とツェナーダイオード153の出力端子との接続点に接続されている。コンパレータ154の出力端子は、遅延回路127に接続されている。抵抗器150及び151で入力電圧Vinが分圧されて非反転入力端子に入力される電圧値が、ツェナーダイオード153から反転入力端子に入力される基準電圧を上回ると、コンパレータ154の出力はLレベルからHレベルに反転する。コンパレータ154から出力されるHレベルの信号は、入力電圧Vinが所定電圧まで上昇したことを表す検出信号であり、電圧検出回路126の出力信号である。遅延回路127は、抵抗器155、キャパシタ156、コンパレータ157、抵抗器158、159、トランジスタ160、及び抵抗器161、162を含む。抵抗器155は、キャパシタ156と直列に接続されている。抵抗器155及びキャパシタ156は、電圧検出回路126の抵抗器150及び151と、抵抗器152及びツェナーダイオード153と並列に接続されている。抵抗器155及びキャパシタ156の接続点は、電圧検出回路126のコンパレータ154の出力端子に接続されるとともに、コンパレータ157の非反転入力端子に接続されている。キャパシタ156は、抵抗器155と直列に接続されている。キャパシタ156は、一端図5中の上側の端子が抵抗器155に接続されるとともに、他端図5中の下側の端子が端子121Bに接続されている。キャパシタ156は、電圧検出回路126のコンパレータ154から遅延回路127に入力されるHレベルの信号を所定時間遅延させる遅延時間を設定する。コンパレータ157は、非反転入力端子が抵抗器155とキャパシタ156との接続点に接続されており、反転入力端子が電圧検出回路126の抵抗器152とツェナーダイオード153との接続点に接続されている。コンパレータ157の反転入力端子には、電圧検出回路126のツェナーダイオード153から基準電圧が入力される。また、コンパレータ157の出力端子は、抵抗器159の他方の端子図5中の下側の端子と、突入電流抑制回路124に接続されている。抵抗器158及び159は、直列に接続されている。抵抗器158の一方の端子図5中の上側の端子は、端子121Aと、トランジスタ160のエミッタとに接続されている。また、抵抗器158の他方の端子図5中の下側の端子は、抵抗器159の一方の端子図5中の上側の端子と、トランジスタ160のベースに接続されている。すなわち、抵抗器158は、トランジスタ160のベースエミッタ間に接続されている。抵抗器159は、一方の端子図5中の上側の端子が抵抗器158の他方の端子と、トランジスタ160のベースとに接続され、他方の端子図5中の下側の端子がコンパレータ157の出力端子に接続されている。トランジスタ160は、pnp型のトランジスタであり、ベースが抵抗器158及び159の中点に接続され、エミッタが端子121Aと、抵抗器158の一方の端子図5中の上側の端子とに接続され、ベースが抵抗器161及び162の中点に接続されている。抵抗器161、162は直列に接続されている。抵抗器161の一方の端子図5中の上側の端子は、端子121Aと、トランジスタ160のエミッタとに接続されている。抵抗器161の他方の端子図5中の下側の端子は、抵抗器162の一方の端子図5中の上側の端子と、トランジスタ160のコレクタと、FET128のゲートとに接続されている。すなわち、抵抗器161は、トランジスタ160のエミッタコレクタ間に接続されている。抵抗器162の一方の端子図5中の上側の端子は、抵抗器161の他方の端子図5中の下側の端子と、トランジスタ160のコレクタと、FET128のゲートとに接続されている。抵抗器162の他方の端子図5中の下側の端子は、端子121Bに接続されている。すなわち、抵抗器161及び162の中点は、FET128のゲートに接続されている。電圧検出回路126のコンパレータ154からHレベルの信号が遅延回路127に入力されると、キャパシタ156が充電され、両端間の電圧が徐々に上昇する。キャパシタ156の両端間の電圧が基準電圧を超えると、コンパレータ157の出力はLレベルからHレベルに反転する。ここで、このようにキャパシタ156の充電を開始してから、キャパシタ156の両端間の電圧が基準電圧を超えるまでに掛かる時間は、電圧検出回路126から遅延回路127に入力されるHレベルの信号を遅延させる遅延時間に設定されている。遅延時間の設定は、例えば、コンパレータ154から出力されるHレベルの信号の信号レベル電圧と、キャパシタ156の容量との関係に基づいて設定すればよい。コンパレータ157の出力信号がHレベルになると、pnp型のトランジスタ160はオフになる。トランジスタ160がオンの状態では、FET128のゲートソース間が短絡されているため、FET128はオフである。トランジスタ160がオフになると、FET128のゲートソース間には抵抗器161による電圧が掛かるため、FET128はオンになる。すなわち、FET128は、端子121A、121Bがシャーシ110の端子112A、112Bに接続活線挿入された後に、所定の遅延時間が経過した後にオンになる。突入電流抑制回路124は、FET130と、ゲート制御部131を含む。ゲート制御部131は、抵抗器163、164、トランジスタ165、抵抗器166、167、及びキャパシタ168を含む。抵抗器163及び164は直列に接続されている。抵抗器163の一方の端子図5中の上側の端子は、端子121A、トランジスタ165のエミッタ、抵抗器166の一方の端子図5中の上側の端子、及びキャパシタ168の一端図5中の上側の端子に接続されている。抵抗器163の他方の端子図5中の下側の端子は、抵抗器164の一方の端子図5中の上側の端子と、トランジスタ165のベースとに接続されている。すなわち、抵抗器163は、トランジスタ165のエミッタベース間に接続されている。抵抗器164の一方の端子図5中の上側の端子は、抵抗器164の他方の端子図5中の下側の端子と、トランジスタ165のベースとに接続されている。抵抗器164の他方の端子図5中の下側の端子は、遅延回路127のコンパレータ157の出力端子に接続されている。トランジスタ165は、pnp型のトランジスタであり、ベースが抵抗器164を介して遅延回路127のコンパレータ157の出力端子に接続され、エミッタがFET128のドレインに接続され、コレクタが抵抗器166及び167の中点に接続されている。抵抗器166、167は直列に接続されている。抵抗器166は、一方の端子図5中の上側の端子がFET128のドレインと、トランジスタ165のエミッタとに接続に接続されている。抵抗器166の他方の端子図5中の下側の端子は、トランジスタ165のコレクタ、抵抗器167の一方の端子図5中の上側の端子、キャパシタ168の他端図5中の下側の端子、及びFET130のゲートに接続されている。抵抗器166は、トランジスタ165のエミッタコレクタ間に接続されている。抵抗器167の一方の端子図5中の上側の端子は、トランジスタ165のコレクタ、抵抗器166の他方の端子図5中の下側の端子、キャパシタ168の他端図5中の下側の端子、及びFET130のゲートに接続されている。抵抗器167の他方の端子図5中の下側の端子は、端子121Bに接続されている。抵抗器166及び167の中点は、FET130のゲートに接続されている。キャパシタ168は、抵抗器166と並列に接続されている。すなわち、キャパシタ168の一端図5中の上側の端子は、抵抗器166の一方の端子図5中の上側の端子とトランジスタ165のエミッタに接続されている。また、キャパシタ168の他端図5中の下側の端子は、トランジスタ165のコレクタと、抵抗器166及び167の中点とに接続されている。キャパシタ168は、遅延回路127のコンパレータ157からHレベルの信号がトランジスタ165のベースに入力されてトランジスタ165がオフにされた後に、FET130のゲート電圧を徐々に上昇させるために設けられている。これにより、FET130は緩やかにオンになり、この結果、キャパシタ123及び負荷回路122への突入電流の流入が抑制される。遅延回路127のコンパレータ157の出力がLレベルからHレベルに反転すると、トランジスタ165がオフになり、キャパシタ168が徐々に充電される。トランジスタ165がオンの状態では、FET130のゲートソース間はトランジスタ165によって短絡されているため、FET130はオフである。トランジスタ165がオフにされ、キャパシタ168が充電されることによってFET130のゲートソース間に電圧が徐々に掛かると、FET130は徐々に緩やかにオンになる。これにより、キャパシタ123及び負荷回路122への突入電流の流入が抑制される。次に、図6を用いて、実施の形態のブレードサーバ120の活線挿入時の動作について説明する。図6は、実施の形態のブレードサーバ120の活線挿入時における各部位の電圧の時間変化を示す特性図である。図6aは抵抗器151の両端間の電圧の時間変化を表し、bはコンパレータ154の出力電圧の時間変化を表し、cはキャパシタ156の両端間電圧の時間変化を表し、dはコンパレータ157の出力電圧の時間変化を表す。図6eはFET128のソースドレイン間の電圧の時間変化を表し、fは抵抗器167の両端間の電圧の時間変化を表し、gはFET130のソースドレイン間の電圧の時間変化を表し、hはキャパシタ123の両端間の電圧の時間変化を表す。時刻t=0においてブレードサーバ120の端子121A、121Bがシャーシ110の端子112A、112Bに接続活線挿入されると、端子121A、121B間の電圧が上昇し、抵抗器150及び151によって分圧される電圧値が上昇する。これにより、図6aに示すように抵抗器151の両端間電圧が、時刻t=0で上昇し始めた後に、時刻t1でツェナーダイオード153による基準電圧を上回ると、図6bに示すように、コンパレータ154の出力信号がLレベルからHレベルに反転する。コンパレータ154の出力信号がHレベルになると、キャパシタ156の充電が始まる。このため、図6cに示すように、キャパシタ156の両端間電圧は、時刻t1から徐々に上昇し始める。図6cに示すように、時刻t2において、キャパシタ156の両端間電圧がツェナーダイオード153による基準電圧を上回ると、図6dに示すように、コンパレータ157の出力信号がLレベルからHレベルに反転する。すなわち、コンパレータ154のHレベルの出力信号は、キャパシタ156によってt2-t1時間だけ遅延されてコンパレータ157から出力されることになる。すなわち、遅延回路127における遅延時間は、t2-t1である。コンパレータ157の出力信号がHレベルになると、トランジスタ160がオフになり、FET128がオンになる。このため、図6eに示すように、FET128のソースドレイン間の電圧はVds1から0Vまで低下する。また、コンパレータ157の出力信号がHレベルになると、トランジスタ165がオフになる。このため、FET130のゲートソース間に接続されているキャパシタ168が徐々に充電され始め、これにより、図6fに示すように、時刻t2から抵抗器167の両端間電圧がVαから徐々に低下し始める。キャパシタ168が徐々に充電され始めると、FET130のソースに対するゲートの電圧が徐々に低下し始めるため、FET130は徐々に緩やかにオンになる。このため、図6gに示すように、FET130のソースドレイン間電圧は、時刻t2においてVds2から徐々に低下し始める。この結果、図6hに示すように、キャパシタ123の両端間電圧は、時刻t2から徐々に上昇し始め、FET130が完全にオンになる時刻t3あたりで、電圧Vβに到達する。以上、実施の形態のブレードサーバ120は、活線挿入時にFET128及びFET130がオフにされるため、遅延回路127よりも右側では、FET128の寄生容量128A、FET130の寄生容量130A、及びキャパシタ123の合成インピーダンスが大きい状態になっている。FET128を設けることにより、FET128を含まない場合のFET130の寄生容量130Aとキャパシタ123との合成インピーダンスよりも、寄生容量130A及びキャパシタ123にFET128の寄生容量128Aを加えた合成インピーダンスの方が大きくなる。実施の形態のブレードサーバ120では、活線挿入時における遅延回路127よりも右側の回路の合成インピーダンスが、ダンピング回路125のインピーダンスよりも大きくなるようにFET128Aの寄生容量128Aを設定する。すなわち、ダンピング回路125のインピーダンスを寄生容量128A、130A、及びキャパシタ123の合成インピーダンスよりも低く設定している。このため、活線挿入時に、寄生インダクタ113Aと、寄生容量128A、130A、及びキャパシタ123とによって端子121A、121B間に電圧変動共振が生じても、ダンピング回路125で電圧変動共振を緩衝することができる。これは、寄生容量128A、130A、及びキャパシタ123の合成インピーダンスよりもダンピング回路125のインピーダンスを低く設定することにより、電圧変動共振によって生じる電流がダンピング回路125に流れやすい状況になり、抵抗器142で消費されるからである。また、活線挿入時から遅延回路127による所定時間t2が経過すると、FET128をオンにするとともに、突入電流抑制回路124のFET130を緩やかにオンにする。これにより、活線挿入時から所定時間t2が経過すると、緩やかにオンにされるFET130によってキャパシタ123及び負荷回路122への突入電流の流入が抑制され、キャパシタ123は緩やかに充電される。このため、活線挿入時の電圧変動共振を抑制するとともに、その後におけるキャパシタ123及び負荷回路122への突入電流の流入を抑制できる。従って、活線挿入時にシャーシ110に既に接続されている他のブレードサーバ120の負荷回路122の誤動作又は損傷等を抑制できるとともに、活線挿入後にブレードサーバ120において安定的な動作を確保することができる。次に、図7を用いて、実施の形態のブレードサーバ120のダンピング回路125のインピーダンスと、寄生容量128A、130A、及びキャパシタ123の合成インピーダンスの周波数特性について説明する。図7は、実施の形態のブレードサーバ120のダンピング回路125のインピーダンスと、寄生容量128A、130A、及びキャパシタ123の合成インピーダンスの周波数特性のシミュレーション結果を示す図である。このシミュレーション結果は、回路シミュレータSPICEによって得たものである。なお、図7には、比較用に、FET128を含まないブレードサーバにおける寄生容量130Aとキャパシタ123の合成インピーダンスの周波数特性を示す。図7には、実線で寄生容量128A、130A、及びキャパシタ123の合成インピーダンスの周波数特性を示し、破線で比較用の寄生容量130Aとキャパシタ123の合成インピーダンスの周波数特性を示し、一点鎖線でダンピング回路125のインピーダンスを示す。なお、図7は、横軸を周波数MHz、縦軸をインピーダンスΩとし、横軸のみを対数表示とする片対数グラフでインピーダンスの周波数特性を示す。シミュレーションでは、周波数の範囲を1MHzから100MHzに設定し、インピーダンスの範囲を0Ωから20Ωに設定した。図7に示すシミュレーション結果は、シャーシ110の配線113の寄生インダクタ113Aのインダクタンスを100nH、内部抵抗を表す抵抗器113Bの抵抗値を10mΩに設定した条件で行った。寄生容量128A、130A、及びキャパシタ123の合成インピーダンスの周波数特性は、寄生容量128Aのキャパシタンスを500pF、寄生容量130Aのキャパシタンスを5000pF、キャパシタ123のキャパシタンスを100μFに設定して得た。破線で示す比較用の合成インピーダンスの周波数特性は、寄生容量130Aのキャパシタンスを5000pF、キャパシタ123のキャパシタンスを100μFに設定して得た。すなわち、比較用の合成インピーダンスの周波数特性は、実施の形態のブレードサーバ120からFET128及び寄生容量128Aを取り除いたブレードサーバで得た周波数特性である。また、ダンピング回路125のインピーダンスの周波数特性は、キャパシタ141のキャパシタンスを1μF、抵抗器142の抵抗値を10Ωに設定して得た。図7に示すように、実線で示す寄生容量128A、130A、及びキャパシタ123の合成インピーダンスの周波数特性は、約15MHzで約20Ωであり、周波数の上昇とともに減少して、約100MHzで約0Ωであった。また、比較用にFET128を取り除いたブレードサーバの合成インピーダンスの周波数特性は、約5MHzで約20Ωであり、周波数の上昇とともに減少して約32MHzで0Ωになり、その後周波数の上昇とともに再び増大して約100MHzで約3.5Ωであった。実線と破線のインピーダンスの周波数特性を比較することにより、FET128を挿入して寄生容量128Aを加えることにより、合成インピーダンスが飛躍的に増大することが分かった。また、ダンピング回路125のインピーダンスは、略一定であり、約10Ωであった。図7より、寄生容量128A、130A、及びキャパシタ123の合成インピーダンスは、約32MHzまでの広範囲にわたってダンピング回路125のインピーダンスよりも大きいことが分かる。一方、比較用の寄生容量130Aとキャパシタ123の合成インピーダンスは、ダンピング回路125のインピーダンスよりも大きい範囲が、約3.2MHzまでに限られている。例えば、シャーシ110の小型化によって配線113の線路長が短くなると、寄生インダクタ113Aのインダクタンスの値が小さくなることにより、寄生インダクタ113Aとブレードサーバ120内のキャパシタ成分とによって生じる共振の周波数は上昇する。シャーシ110の小型化は、今後益々進む傾向にあるため、寄生インダクタ113Aのインダクタンスの値は小さくなり、共振周波数は上昇する傾向にある。ダンピング回路125のインピーダンスが、遅延回路127より右側の回路の合成インピーダンスよりも大きいと、活線挿入したブレードサーバ120の端子121A、121B間の電圧変動共振をダンピング回路125で緩衝しきれなくなる。これは、共振による電力が寄生容量128A、130A、及びキャパシタ123に流入して共振が生じてしまうためである。このような場合、シャーシ110に既に接続されている他のブレードサーバ120に電圧変動が伝搬し、他のブレードサーバ120の負荷回路122等の誤動作又は損傷等に繋がる場合がある。図7に破線で示すように、比較用の寄生容量130Aとキャパシタ123の合成インピーダンスは、共振周波数が約3.2MHzに達すると、活線挿入時に電圧変動共振が生じ、電圧変動共振は共振周波数が高くなるほど大きくなる。これに対して、実施の形態のブレードサーバ120では、寄生容量128A、130A、及びキャパシタ123の合成インピーダンスは、図7に実線で示すように、約32MHzまでダンピング回路125のインピーダンスよりも大きい。従って、実施の形態のブレードサーバ120では、ブレードサーバ120を活線挿入しても、共振周波数が約32MHzより低ければ、端子121A、121B間に電圧変動共振が生じることはない。これは、比較用にFET128を取り除いたブレードサーバよりも、周波数において10倍のマージンがあることになる。従って、実施の形態のブレードサーバ120によれば、シャーシ110の小型化配線113の短縮化が進んでも、活線挿入時に電圧変動共振の発生を抑制することができる。また、上述の周波数における10倍のマージンは、FET128の寄生容量128Aのキャパシタンスを、FET130の寄生容量130Aのキャパシタンスの1/10に設定したことによって実現されている。キャパシタ123のキャパシタンスよりも寄生容量130Aのキャパシタンスの方が圧倒的に小さく、また、寄生容量130Aのキャパシタンスよりも寄生容量128Aのキャパシタンスの方が小さい。このため、遅延回路127よりも右側の回路の合成インピーダンスは、寄生容量130Aよりもキャパシタンスの小さい寄生容量128Aのキャパシタンスによって決まる。従って、寄生容量128Aのキャパシタンスを、寄生容量130Aのキャパシタンスの1/10に設定すれば、合成容量が1/10になり、周波数におけるマージンを10倍にすることができる。以上より、シャーシ110の小型化による配線113の短縮化に合わせて、FET128のサイズを設定すれば、活線挿入時における電圧変動共振を抑制したブレードサーバ120と、ブレードサーバ120を含むサーバ100を提供することができる。なお、寄生容量128Aのキャパシタンスは、寄生容量130Aのキャパシタンスよりも小さいことが望ましいが、必ずしも寄生容量130Aのキャパシタンスより小さくなくてもよい。寄生容量128Aを加えることにより、寄生容量128A、130A、及びキャパシタ123の合成インピーダンスが、寄生容量128Aとキャパシタ123の合成インピーダンスよりも大きくなればよい。このため、端子121A、121B間の電圧変動共振を抑制できるのであれば、寄生容量128Aのキャパシタンスは、寄生容量130Aのキャパシタンスよりも大きくてもよい。なお、最後に、図8を用いて、比較用にFET128を取り除いたブレードサーバをシャーシ110に活線挿入した場合の端子121A、121B間の電圧変動共振について説明する。図8は、比較用のブレードサーバにおける電圧変動共振を示す特性図である。図8に示す特性は、寄生インダクタ113Aのインダクタンスを100nH、内部抵抗を表す抵抗器113Bの抵抗値を10mΩ、寄生容量130Aのキャパシタンスを5000pF、キャパシタ123のキャパシタンスを100μFに設定して得た。なお、端子121A、121B間にシャーシ110の端子112A、112Bから供給される直流電圧は、比較用のブレードサーバの定格電圧である5.0Vである。図8に示すように、時刻t10でシャーシ110に比較用のブレードサーバを活線挿入すると、電圧変動が生じ、最大で7.0Vまで上昇した。その後、共振が続き、時刻t11で収束した。時刻t10から時刻t11までの間の時間は、0.55μ秒であった。このような電圧変動共振が生じると、ブレードサーバの定格電圧を大きく上回ってしまい、負荷回路122の誤動作又は損傷等が生じる場合がある。これに対して、実施の形態のブレードサーバ120は、FET128の寄生容量128Aにより、活線挿入時に遅延回路127よりも右側の回路の合成インピーダンスをダンピング回路125のインピーダンスよりも大きくできる。このため、実施の形態のブレードサーバ120によれば、活線挿入時の電圧変動共振の発生を効果的に抑制することができる。また、活線挿入時の電圧変動共振を抑制した後には、突入電流抑制回路124のFET130を緩やかにオンにするため、キャパシタ123及び負荷回路122への突入電流の流入を抑制できる。従って、実施の形態のブレードサーバ120によれば、活線挿入時にシャーシ110に既に接続されている他のブレードサーバ120の負荷回路122の誤動作又は損傷等を抑制できるとともに、活線挿入後における安定的な動作を確保することができる。なお、図8に示すように、電圧変動共振は約0.5μ秒程度で収束しているので、遅延回路127による遅延時間は、例えば、0.5μ秒程度に設定すればよい。また、従来は、ダンピング回路のインピーダンスの設定が容易ではない場合があった。これに対して、実施の形態のブレードサーバ120では、寄生容量128Aを有するFET128の追加により、寄生容量130A及びキャパシタ123の合成インピーダンスが増大するため、ダンピング回路125のインピーダンスの設定は従来よりも容易になる。また、従来は、電圧変動共振に耐えるために耐圧性能の高い素子を用いることが行われていたが、実施の形態のブレードサーバ120によれば、FET128の追加によって活線挿入時の電圧変動共振を抑制できるとともに、キャパシタ123への突入電流の流入を抑制できる。このため、従来のように耐圧性能の高い素子を用いる必要はなく、低コスト化を図ることができる。また、実施の形態のブレードサーバ120は、従来のように耐圧性能の高い素子を用いる必要がないため、微細化の進んだ集積回路を負荷回路122に用いることができ、ブレードサーバ120及びサーバ100の高性能化を図ることができる。また、従来は、活線挿入時の電圧変動共振を抑制するために、配線の抵抗成分の増大、ブレードサーバへの抵抗器の追加、抵抗器の両端を短絡するスイッチの追加等が行われることがあった。これに対して、実施の形態のブレードサーバ120では、抵抗成分の増大、抵抗器の追加、抵抗器の両端を短絡するスイッチの追加等を必要としない。このため、電力損失の増大、電圧降下等の問題は生じず、効率的に電圧変動共振を抑制することができる。なお、以上では、ブレードサーバ120-1~120-Nの構成が同一である形態について説明したが、ブレードサーバ120-1~120-Nの構成は異なっていてもよい。例えば、負荷回路122-1~122-Nの処理速度又はメモリの容量は異なっていてもよい。また、ダンピング回路125-1~125-Nのキャパシタ141のキャパシタンスと抵抗器142の抵抗値は、ブレードサーバ120-1~120-Nによって異なっていてもよい。また、FET128-1~128-Nの寄生容量128Aのキャパシタンスは、ブレードサーバ120-1~120-Nによって異なっていてもよい。例えば、FET128-1~128-Nのサイズを変えることによって寄生容量128Aのキャパシタンスが異なるようにしてもよい。また、以上では、FET128-1~128-NとしてPMOSFETを用いる形態について説明したが、ゲートへの印加電圧を変更することにより、NMOSFETを用いてもよい。また、以上では、トランジスタ160及び165としてpnp型のトランジスタを用いる形態について説明したが、ベースへの印加電圧を変更することにより、npn型のトランジスタを用いてもよい。以上、本発明の例示的な実施の形態の情報処理ユニット、及び、情報処理装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。以上の実施の形態に関し、さらに以下の付記を開示する。付記1負荷回路と、直流電源に挿抜可能な一対の端子と、前記負荷回路の電源端子間に接続される第1キャパシタと、前記一対の端子を介して前記直流電源から前記第1キャパシタに流入する突入電流を抑制する突入電流抑制回路と、前記一対の端子間に接続され、前記一対の端子間での電圧変動を緩衝する緩衝回路と、前記緩衝回路に並列な線路において前記突入電流抑制回路及び前記第1キャパシタと直列に接続される第2キャパシタと、前記第2キャパシタと並列に接続されるスイッチと、前記一対の端子を前記直流電源に接続する活線挿入時から所定時間経過後に前記スイッチをオンにする第1制御部とを含む、情報処理ユニット。付記2前記第1制御部は、前記一対の端子間の電圧が所定電圧まで上昇したことを検出すると、電圧上昇を検出したことを表す検出信号を出力する電圧検出部と、前記電圧検出部の検出信号を前記所定時間遅延させて出力する遅延部とを有し、前記スイッチは、前記遅延部から出力される検出信号によってオンにされる、付記1記載の情報処理ユニット。付記3前記突入電流抑制回路は、前記第1キャパシタと前記第2キャパシタとの間に接続される第1電界効果トランジスタと、前記第1電界効果トランジスタのオン/オフを制御する第2制御部とを有し、前記第2制御部は、前記遅延部から前記検出信号が入力されると、前記第1電界効果トランジスタを緩やかにオンにする、付記2記載の情報処理ユニット。付記4前記スイッチは、第2電界効果トランジスタであり、前記第2キャパシタは、前記第2電界効果トランジスタの電流入力端子と電流出力端子との間の寄生容量である、付記1乃至3のいずれか一項記載の情報処理ユニット。付記5付記1乃至4のいずれか一項記載の情報処理ユニットの前記一対の端子が接続される端子を複数対有するシャーシと、複数の前記情報処理ユニットとを含む、情報処理装置。