"半導体基板の表面に形成された半導体記憶装置であって、複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数行に対応して設けられた複数のディジット線と、それぞれ前記複数列に対応して設けられた複数のビット線と、それぞれ前記複数のディジット線に対応して設けられた複数の補助配線とを含むメモリアレイを備え、各ディジット線の一方端は対応の補助配線に接続され、各メモリセルは、その第1の電極が対応のビット線に接続され、抵抗値のレベル変化によってデータ信号を記憶する磁気抵抗素子と、それらのドレインがともに前記磁気抵抗素子の第2の電極に接続され、それらのソースがそれぞれ基準電圧のラインおよび対応の補助配線に接続され、それらのゲートがともに対応のワード線に接続された第1および第2のアクセストランジスタとを有し、さらに、前記複数のメモリセルのうちの選択されたメモリセルにデータ信号を書込む書込回路を備え、前記書込回路は、前記複数のディジット線のうちの選択されたディジット線の他方端と前記選択されたディジット線に対応する補助配線との間に所定の電圧を印加して磁化電流を流し、前記選択されたディジット線に対応する各メモリセルの前記磁気抵抗素子を半選択状態にするディジット線ドライバと、前記複数のビット線のうちの選択されたビット線に前記データ信号に応じた方向の書込電流を流すビット線ドライバとを含む、半導体記憶装置。しかし、特許文献1では、その図6に示されるように、シリコン基板の表面にドライバトランジスタおよびアクセストランジスタのどちらにも使えない空き領域が発生し、ドライバトランジスタおよびアクセストランジスタのサイズを十分に大きくすることができないと言う問題があった。ドライバトランジスタのサイズが小さいと、磁化電流が不足して歩留が低下してしまう。また、アクセストランジスタのサイズが小さいと、読出動作時において磁気抵抗素子に直列接続される寄生抵抗値が増加し、アクセス時間が長くなって読出性能の劣化やマージン不足を引き起こす。それゆえに、この発明の主たる目的は、半導体基板の表面の空き領域が少ない半導体記憶装置を提供することである。この発明に係る半導体記憶装置は、半導体基板の表面に形成された半導体記憶装置であって、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数行に対応して設けられた複数のディジット線と、それぞれ複数列に対応して設けられた複数のビット線と、それぞれ複数のディジット線に対応して設けられた複数の補助配線とを含むメモリアレイを備えたものである。各ディジット線の一方端は対応の補助配線に接続される。各メモリセルは、その第1の電極が対応のビット線に接続され、抵抗値のレベル変化によってデータ信号を記憶する磁気抵抗素子と、それらのドレインがともに磁気抵抗素子の第2の電極に接続され、それらのソースがそれぞれ基準電圧のラインおよび対応の補助配線に接続され、それらのゲートがともに対応のワード線に接続された第1および第2のアクセストランジスタとを有する。この半導体記憶装置は、さらに、複数のメモリセルのうちの選択されたメモリセルにデータ信号を書込む書込回路を備える。この書込回路は、複数のディジット線のうちの選択されたディジット線の他方端と選択されたディジット線に対応する補助配線との間に所定の電圧を印加して磁化電流を流し、選択されたディジット線に対応する各メモリセルの磁気抵抗素子を半選択状態にするディジット線ドライバと、複数のビット線のうちの選択されたビット線にデータ信号に応じた方向の書込電流を流すビット線ドライバとを含む。この発明に係る半導体記憶装置では、各メモリセルが第1および第2のアクセストランジスタを含み、第1のアクセストランジスタのソースが基準電圧のラインに接続され、第2のアクセストランジスタのソースが対応の補助配線に接続される。したがって、第2のアクセストランジスタのソースとディジット線ドライバに含まれるドライバトランジスタのソースとを共通化することができ、ドライバトランジスタおよびアクセストランジスタのどちらにも使えない空き領域を減らすことができる。よって、ドライバトランジスタおよびアクセストランジスタのサイズを大きくすることができ、歩留および読出性能の向上を図ることができる。[実施の形態1]本発明の実施の形態1によるMRAMは、図1に示すように、メモリアレイ1、行デコーダ2、列デコーダ3、書込回路4、および読出回路5を備える。メモリアレイ1は、2つのメモリブロックMB1,MB2を含む。メモリブロックMB1,MB2の各々は、複数行複数列に配置され、各々が磁気的にデータ信号を記憶する複数のメモリセルを含む。行デコーダ2は、行アドレス信号に従って、メモリブロックMB1,MB2のうちのいずれかのメモリブロックMBと、そのメモリブロックMBの複数行のうちのいずれかの行を選択する。列デコーダ3は、列アドレス信号に従って、メモリブロックMB1,MB2のうちの行デコーダ2によって選択されたメモリブロックMBの複数列のうちのいずれかの列を選択する。書込回路4は、書込動作時に、デコーダ2,3によって選択されたメモリブロックMBのメモリセルにデータ信号を書込む。読出回路5は、読出動作時に、デコーダ2,3によって選択されたメモリブロックMBのメモリセルからデータ信号を読み出す。図2は、図1に示したMRAMの要部を示すブロック図である。図2において、メモリブロックMB1,MB2の各々は、複数行複数列に配置され、各々が磁気的にデータ信号を記憶する複数のメモリセルMCと、それぞれ複数行に対応して設けられた複数のワード線WLと、それぞれ複数行に対応して設けられた複数のディジット線DLと、それぞれ複数列に対応して設けられた複数のビット線BLとを含む。各メモリセルMCは、図3に示すように、抵抗値のレベル変化によってデータ信号を記憶する磁気抵抗素子18と、アクセストランジスタNチャネルMOSトランジスタ19a,19bとを含む。アクセストランジスタ19a,19bのゲートは対応のワード線WLに接続され、それらのソースはそれぞれソース線SLおよび補助配線ALに接続され、それらのドレインはともに磁気抵抗素子18を介して対応のビット線BLに接続される。ソース線SLは接地電圧VSSを受ける。補助配線ALは、読出動作時は接地電圧VSSを受け、書込動作時は選択的に接地電圧VSSを受ける。補助配線ALについては、後で詳細に説明する。図2に戻って、メモリブロックMB1に対応してDLドライバ10、BLドライバ11,12、およびWLドライバ13が設けられ、メモリブロックMB2に対応してDLドライバ14、BLドライバ15,16、およびWLドライバ17が設けられる。DLドライバ10,14およびBLドライバ11,12,15,16は図1の書込回路4に含まれ、WLドライバ13,17は図1の読出回路5に含まれる。DLドライバ10は、書込動作時に、行デコーダ2によって対応のメモリブロックMB1が選択されたことに応じて活性化され、行デコーダ2によって選択された行のディジット線DLに磁化電流を流して、そのディジット線DLに対応する各メモリセルMCの磁気抵抗素子18を半選択状態にする。DLドライバ14は、書込動作時に、行デコーダ2によって対応のメモリブロックMB2が選択されたことに応じて活性化され、行デコーダ2によって選択された行のディジット線DLに磁化電流を流して、そのディジット線DLに対応する各メモリセルMCの磁気抵抗素子18を半選択状態にする。BLドライバ11,12は、書込動作時に、行デコーダ2によって対応のメモリブロックMB1が選択されたことに応じて活性化され、列デコーダ3によって選択されたビット線BLに書込データ信号の論理に応じた方向の電流を流して、半選択状態にされた複数の磁気抵抗素子18のうちのそのビット線BLに対応する磁気抵抗素子18にデータ信号を書込む。BLドライバ15,16は、書込動作時に、行デコーダ2によって対応のメモリブロックMB2が選択されたことに応じて活性化され、列デコーダ3によって選択されたビット線BLに書込データ信号の論理に応じた方向の電流を流して、半選択状態にされた複数の磁気抵抗素子18のうちのそのビット線BLに対応する磁気抵抗素子18にデータ信号を書込む。WLドライバ13,17は、読出動作時に、行デコーダ2によって選択されたメモリブロックMBの選択されたワード線WLを選択レベルのHレベルにし、そのワード線WLに対応する各メモリセルMCのアクセストランジスタ19a,19bを導通させる。読出回路5は、列デコーダ3によって選択されたビット線BLから接地電圧VSSのラインに流れる電流を検出し、その検出結果に基づいて選択されたメモリセルMCの磁気抵抗素子18の記憶データを読み出す。図3および図4は、メモリブロックMB1,MB2およびDLドライバ10,14の構成およびレイアウトを示す図である。図3および図4において、メモリブロックMB1,MB2の各々は、4行4列のメモリセルMCを含む。実際には、メモリブロックMB1,MB2の各々は多数のメモリセルMCを含むが、図面の簡単化を図るため、4行4列のメモリセルMCが示されている。各行に対応してワード線WL、ディジット線DL、ソース線SL、補助配線AL、およびゲート線GLが設けられ、各列に対応してビット線BLが設けられる。各ワード線WLは、複数のリング部を含む。複数のリング部は、それぞれ対応の行の複数のメモリセルMCに対応して配置される。ワード線WLの各リング部は、対応のメモリセルMCの2つのアクセストランジスタ19a,19bの共通のゲートを構成している。各ディジット線DLは、対応の行の複数の磁気抵抗素子18に沿うように配置されている。メモリブロックMB1の各ディジット線DLの一方端はノードN1に接続され、その他方端はメモリブロックMB2の対応の行の補助配線ALに接続されている。メモリブロックMB2の各ディジット線DLの一方端はノードN2に接続され、その他方端はメモリブロックMB1の対応の行の補助配線ALに接続されている。また、各ソース線SLは、対応のメモリセル行の一方側図中の右側に配置され、対応の各メモリセルMCのアクセストランジスタ19aのソースに接続されている。また、ソース線SLは、図中の左端のメモリセル行の他方側図中の左側にも配置される。各ソース線SLは、接地電圧VSSを受ける。また、各補助配線ALは、対応のメモリセル行の他方側図中の左側に配置され、対応の各メモリセルMCのアクセストランジスタ19bのソースに接続されている。すなわち、各メモリセルMCのアクセストランジスタ19a,19bのゲートは対応のワード線WLに接続され、それらのドレインはともに磁気抵抗素子18を介してビット線BLに接続され、それらのソースはそれぞれ対応のソース線SLおよび補助配線ALに接続される。DLドライバ10は、PチャネルMOSトランジスタP1、NチャネルMOSトランジスタQ1、各行に対応して設けられたドライバトランジスタNチャネルMOSトランジスタ20、およびメモリブロックMB2の各メモリセルMCに対応して設けられたドライバトランジスタNチャネルMOSトランジスタ21を含む。PチャネルMOSトランジスタP1は、電源電圧VDD1のラインとノードN1との間に接続され、そのゲートは信号DLE1nを受ける。NチャネルMOSトランジスタQ1は、ノードN1と接地電圧VSSのラインとの間に接続され、そのゲートは信号DLE1を受ける。ドライバトランジスタ20は、メモリブロックMB1,MB2間のメモリブロックMB1側の領域A1に配置される。ドライバトランジスタ20のドレインはメモリブロックMB1の対応のディジット線DLの他方端に接続され、そのソースは接地電圧VSSを受け、そのゲートはメモリブロックMB2の対応のゲート線GLに接続される。ドライバトランジスタ21は、メモリブロックMB2内の対応のメモリセルMCの他方側図中の左側に配置され、補助配線ALとソース線SLの間に接続され、そのゲートは対応のゲート線GLに接続される。なお、隣接する2本のソース線SL同士を複数箇所で接続することにより、ソース線SLの抵抗値を小さくすることができる。この場合、ソース線SLと直交し、かつソース線SLと異なる配線層で形成された配線でソース線SL同士を接続することが好ましい。信号DLE1n,DLE1がともにLレベルにされると、PチャネルMOSトランジスタP1が導通するとともにNチャネルMOSトランジスタQ1が非導通になり、ノードN1に電源電圧VDD1が与えられる。また、メモリブロックMB2の複数のゲート線GLのうちのいずれかのゲート線GLが選択レベルのHレベルにされると、そのゲート線GLに対応するドライバトランジスタ20,21が導通する。これにより、電源電圧VDD1のラインから、そのゲート線GLに対応するメモリブロックMB1のディジット線DLおよびドライバトランジスタ20,21を介して接地電圧VSSのラインに磁化電流が流れる。DLドライバ14は、PチャネルMOSトランジスタP2、NチャネルMOSトランジスタQ2、各行に対応して設けられたドライバトランジスタNチャネルMOSトランジスタ22、およびメモリブロックMB1の各メモリセルMCに対応して設けられたドライバトランジスタNチャネルMOSトランジスタ23を含む。PチャネルMOSトランジスタP2は、電源電圧VDD1のラインとノードN2との間に接続され、そのゲートは信号DLE2nを受ける。NチャネルMOSトランジスタQ2は、ノードN2と接地電圧VSSのラインとの間に接続され、そのゲートは信号DLE2を受ける。ドライバトランジスタ22は、メモリブロックMB1,MB2間のメモリブロックMB2側の領域A2に配置される。ドライバトランジスタ22のドレインはメモリブロックMB2の対応のディジット線DLの他方端に接続され、そのソースは接地電圧VSSを受け、そのゲートはメモリブロックMB1の対応のゲート線GLに接続される。ドライバトランジスタ23は、メモリブロックMB1内の対応のメモリセルMCの他方側図中の左側に配置され、補助配線ALとソース線SLの間に接続され、そのゲートは対応のゲート線GLに接続される。信号DLE2n,DLE2がともにLレベルにされると、PチャネルMOSトランジスタP2が導通するとともにNチャネルMOSトランジスタQ2が非導通になり、ノードN2に電源電圧VDD1が与えられる。また、メモリブロックMB1の複数のゲート線GLのうちのいずれかのゲート線GLが選択レベルのHレベルにされると、そのゲート線GLに対応するドライバトランジスタ22,23が導通する。これにより、電源電圧VDD1のラインから、そのゲート線GLに対応するメモリブロックMB2のディジット線DLおよびドライバトランジスタ22,23を介して接地電圧VSSのラインに磁化電流が流れる。図5は、BLドライバ11,12の構成を示す回路図である。図5において、BLドライバ11は、各ビット線BLに対応して設けられたインバータ25を備える。インバータ25は、PチャネルMOSトランジスタ26およびNチャネルMOSトランジスタ27を含む。PチャネルMOSトランジスタ26は、電源電圧VDD2のラインと対応のビット線BLの一方端との間に接続され、そのゲートは信号φ1を受ける。NチャネルMOSトランジスタ27は、対応のビット線BLの一方端と接地電圧VSSのラインとの間に接続され、そのゲートは信号φ1を受ける。BLドライバ12は、各ビット線BLに対応して設けられたインバータ28を備える。インバータ28は、PチャネルMOSトランジスタ29およびNチャネルMOSトランジスタ30を含む。PチャネルMOSトランジスタ29は、電源電圧VDD2のラインと対応のビット線BLの他方端との間に接続され、そのゲートは信号φ2を受ける。NチャネルMOSトランジスタ30は、対応のビット線BLの他方端と接地電圧VSSのラインとの間に接続され、そのゲートは信号φ2を受ける。スタンバイ時は、信号φ1,φ2はともにHレベルにされている。これにより、トランジスタ26,29が非導通になり、トランジスタ27,30が導通し、各ビット線BLはLレベルに保持される。書込動作時において書込データ信号がHレベルの場合は、たとえば、選択された列の信号φ1がLレベルに立ち下げられる。これにより、その列のトランジスタ26が導通するとともにトランジスタ27が非導通になり、電源電圧VDD2のラインからトランジスタ26、ビット線BL、およびNチャネルMOSトランジスタ30を介して接地電圧VSSのラインに書込電流が流れる。書込データ信号がLレベルの場合は、たとえば、選択された列の信号φ2がLレベルに立ち下げられる。これにより、その列のトランジスタ29が導通するとともにトランジスタ30が非導通になり、電源電圧VDD2のラインからトランジスタ29、ビット線BL、およびNチャネルMOSトランジスタ27を介して接地電圧VSSのラインに書込電流が流れる。BLドライバ15,16は、それぞれBLドライバ11,12と同じ構成である。次に、図1~図5に示したMRAMの動作について説明する。読出動作時およびスタンバイ動作時においては、図3および図4の信号DLE1n,DLE1,DLE2n,DLE2がともにHレベルにされる。これにより、PチャネルMOSトランジスタP1,P2が非導通にされるとともに、NチャネルMOSトランジスタQ1,Q2が導通し、全てのディジット線DLと全ての補助配線ALは接地電圧VSSとなる。また、ソース線SLは、常に接地電圧VSSである。したがって、各メモリセルMCのアクセストランジスタ19a,19bのソースは、接地電圧VSSにされる。また、全てのゲート線GLはLレベルにされ、ドライバトランジスタ20~23は非導通にされる。読出動作時においては、メモリブロックMB1,MB2のうちの選択された1つのメモリブロックMBに属する複数のワード線WLのうちの選択された1本のワード線WLが選択レベルのHレベルに立ち上げられる。これにより、選択されたワード線WLに対応する各メモリセルMCのアクセストランジスタ19a,19bが導通する。また、選択されたメモリブロックMBに属する複数のビット線BLのうちの選択された1本のビット線BLに所定の電圧が印加されて、選択されたメモリセルMCの磁気抵抗素子18に流れる電流値が検出される。その電流値と参照電流値との高低が比較され、その比較結果に基いて、メモリセルMCの記憶データの論理が判別される。たとえば、メモリセルMCに流れる電流値が参照電流値よりも高い場合は、メモリセルMCの記憶データはHレベル1であると判別される。逆に、メモリセルMCに流れる電流値が参照電流値よりも低い場合は、メモリセルMCの記憶データはLレベル0であると判別される。書込動作時において、メモリブロックMB1,MB2のうちの選択されたメモリブロックたとえば、MB1に属する複数のメモリセルMCのうちの選択されたメモリセルMCたとえば、図3の左端の一番上のメモリセルMCにデータ信号を書き込む場合は、そのメモリセルMCに対応するディジット線DLこの場合、図3の左端のディジット線DLに磁化電流を流す。そのディジット線DLに磁化電流を流すため、選択されていない方のメモリブロックこの場合、MB2の対応の行のゲート線GLこの場合、図4の左端のゲート線GLを活性化レベルのHレベルにする。これにより、図3の左端のドライバトランジスタ20と、図4の左端の各ドライバトランジスタ21が導通し、図4の左端の補助配線ALが接地電圧VSSのラインに接続される。この状態で、図3の信号DLE1n,DLE1をともにLレベルにすると、PチャネルMOSトランジスタP1が導通するとともにNチャネルMOSトランジスタQ1が非導通になる。これにより、電源電圧VDD1のラインからPチャネルMOSトランジスタP1、ノードN1、図3の左端のディジット線DL、ドライバトランジスタ20,21を介して接地電圧VSSのラインに磁化電流が流れる。次に、選択されたメモリセルMCに対応するビット線BLこの場合、図3の上端のビット線BLに、書込データ信号の論理に応じた方向の書込電流を流すことにより、選択されたメモリセルMCにデータ信号を書き込むことができる。図6aは、メモリブロックMB1のうちの4つのメモリセルMCと4つのNチャネルMOSトランジスタ23のレイアウトを示す図であり、図6bは図6aのVIB-VIB線断面図である。図6abにおいて、シリコン基板31の表面に2本のゲート線GLと2本のワード線WLが平行に形成される。2本のゲート線GLと2本のワード線WLは、1本ずつ交互に配置される。ゲート線GLおよびワード線WLは、ともにY方向に延在している。各ワード線WLは、梯子状に形成されており、各々がY方向に延在する2本の配線部WLa,WLbと、各々がX方向に延在する複数の配線部WLcとを含む。各配線部WLcは、隣接する2つのメモリセル列の間に配置され、2本の配線部WLa,WLb間に接続されている。隣接する2本の配線部WLcと、その両側の2本の配線部WLa,WLbによってワード線WLのリング部が形成される。ゲート線GLおよびワード線WLの各々とシリコン基板31の表面との間には、ゲート酸化膜図示せずが形成されている。2本のゲート線GLおよび2本のワード線WLをマスクとして、シリコン基板31の表面に不純物拡散領域が形成される。隣接する2つの配線部WLcと、その両側の2本の配線部WLa,WLbによって囲まれた矩形領域は、アクセストランジスタ19a,19bの共通のドレインDとなる。ワード線WLの配線部WLaとゲート線GLとの間の領域は、アクセストランジスタ19aのソースSと、ドライバトランジスタ23のソースSとを兼ねた領域となり、対応のソース線SLを介して接地電圧VSSのラインに接続される。ワード線WLの配線部WLbとゲート線GLとの間の領域は、アクセストランジスタ19bのソースSと、ドライバトランジスタ23のドレインDとを兼ねた領域となり、対応の補助配線ALを介してメモリブロックMB2のディジット線DLに接続される。各ゲート線GLの上方に、Y方向に延在するディジット線DLが形成される。各メモリセルMCのアクセストランジスタ19a,19bのドレインDの上方から左側のディジット線DLの上方に架けて四角形の電極ELが形成される。アクセストランジスタ19a,19bのドレインDと、その上方の電極ELとは、コンタクトホールCHによって接続される。電極ELとディジット線DLが上下に重なる各領域において、電極EL上に磁気抵抗素子18が形成される。磁気抵抗素子18は、ディジット線DLに磁化電流を流したときに磁気抵抗素子18の磁化困難軸方向に磁界が発生するように形成される。X方向に配列された各2つの磁気抵抗素子18の上に、X方向に延在するビット線BLが形成される。選択されたディジット線DLに磁化電流を流すと、その上方の磁気抵抗素子18が半選択状態にされる。選択されたビット線BLに書込電流を流すと、その下の半選択状態にされた磁気抵抗素子18にデータ信号が書き込まれる。選択されたワード線WLをHレベルにするとアクセストランジスタ19a,19bが導通し、読出電圧が印加されたビット線BLから磁気抵抗素子18、電極EL、コンタクトホールCH、およびトランジスタ19a,19bを介してソース線SLに磁気抵抗素子18の抵抗値に応じた値の電流が流れる。この実施の形態1では、ドライバトランジスタ21,23のソースSまたはドレインDがアクセストランジスタ19a,19bのソースSと共通化されている。また、読出動作においては、一方のアクセストランジスタ19aのソースSは接地電圧VSSを常時受け、他方のアクセストランジスタ19bのソースSはディジット線DLなどを介して接地電圧VSSを受ける。そのため、アクセストランジスタ19a,19bのゲートの全てがトランジスタとして動作する。また、図6aにおいて、1メモリセルMCに対応するドライバトランジスタ23は、ゲート幅WDRのトランジスタとして機能している。したがって、メモリブロックMB内において無駄な空き領域をほとんど無くすことができる。よって、ドライバトランジスタ20~23およびアクセストランジスタ19a,19bのサイズを大きくすることができ、歩留および読出性能の向上を図ることができる。なお、この実施の形態1では、DLドライバ10をトランジスタ20と複数のトランジスタ21で構成したが、複数のトランジスタ21のみで十分な磁化電流を流すことができる場合はトランジスタ20を無くしてもよい。同様に、トランジスタ22を無くしてDLドライバ14を複数のトランジスタ23のみで構成してもよい。この場合は、トランジスタ20,22を配置する領域A1,A2が不要になるので、さらにレイアウト面積を小さくすることができる。[実施の形態2]図7および図8は、この発明の実施の形態2によるMRAMのメモリブロックMB1,MB2およびDLドライバ10,14の構成およびレイアウトを示す図であって、図3および図4と対比される図である。図7および図8において、メモリブロックMB1は上下に2つのサブブロックSB1U,SB1Dに分割され、メモリブロックMB2は上下に2つのサブブロックSB2U,SB2Dに分割されている。サブブロックSB1U,SB1D,SB2U,SB2Dの各々は、4行2列のメモリセルMCを含む。各メモリセルMCは、磁気抵抗素子18と、2つのアクセストランジスタ19a,19bを含む。実際には、サブブロックSB1U,SB1D,SB2U,SB2Dの各々は多数のメモリセルMCを含むが、図面の簡単化を図るため、4行2列のメモリセルMCが示されている。メモリブロックMB1,MB2の各々において、各行に対応してディジット線DLが設けられ、各列に対応してビット線BLが設けられ、各ディジット線DLは、対応の行の複数の磁気抵抗素子18に沿うように配置される。3本のソース線SLは、4つのメモリセル行の両側と中央に配置される。また、メモリブロックMB1においては、さらに、2本の補助配線ALUと、2本の補助配線ALDが設けられる。2本の補助配線ALUは、メモリブロックMB1の1番目のメモリセル行と2番目のメモリセル行の間と、3番目のメモリセル行と4番目のメモリセル行の間とにそれぞれ配置される。2本の補助配線ALDは、サブブロックSB1Dの1番目のメモリセル行と2番目のメモリセル行の間と、3番目のメモリセル行と4番目のメモリセル行の間とにそれぞれ配置される。また、メモリブロックMB2においては、さらに、2本の補助配線ALUと、2本の補助配線ALDが設けられる。2本の補助配線ALDは、メモリブロックMB2の1番目のメモリセル行と2番目のメモリセル行の間と、3番目のメモリセル行と4番目のメモリセル行の間とにそれぞれ配置される。2本の補助配線ALUは、サブブロックSB1Dの1番目のメモリセル行と2番目のメモリセル行の間と、3番目のメモリセル行と4番目のメモリセル行の間とにそれぞれ配置される。メモリブロックMB1の奇数番のディジット線DLの一方端はノードN1に接続され、その他方端はメモリブロックMB2の対応の行に隣接する補助配線ALUに接続されている。メモリブロックMB1の偶数番のディジット線DLの一方端はノードN1に接続され、その他方端はメモリブロックMB2の対応の行に隣接する補助配線ALDに接続されている。メモリブロックMB2の奇数番のディジット線DLの一方端はノードN2に接続され、その他方端はメモリブロックMB1の対応の行に隣接する補助配線ALUに接続されている。メモリブロックMB2の偶数番のディジット線DLの一方端はノードN2に接続され、その他方端はメモリブロックMB1の対応の行に隣接する補助配線ALDに接続されている。また、サブブロックSB1U,SB2Uの各々において、各行に対応してワード線WLUが設けられる。サブブロックSB1D,SB2Dの各々において、各行に対応してワード線WLDが設けられる。各ワード線WLWLUまたはWLDは、複数のリング部を含む。複数のリング部は、それぞれ対応の行の複数のメモリセルMCに対応して配置される。ワード線WLの各リング部は、対応のメモリセルMCの2つのアクセストランジスタ19a,19bの共通のゲートを構成している。また、左端のソース線SLは、隣接する各メモリセルMCのアクセストランジスタ19bのソースに接続されている。中央のソース線SLは、隣接する各メモリセルMCのアクセストランジスタ19a,19bのソースに接続されている。右端のソース線SLは、隣接する各メモリセルMCのアクセストランジスタ19aのソースに接続されている。各ソース線SLは、接地電圧VSSを受ける。また、サブブロックSB1U,SB2Uの各々において、各補助配線ALUは、隣接する各メモリセルMCのアクセストランジスタ19a,19bのソースに接続されている。サブブロックSB1D,SB2Dの各々において、各補助配線ALDは、隣接する各メモリセルMCのアクセストランジスタ19a,19bのソースに接続されている。すなわち、各メモリセルMCのアクセストランジスタ19a,19bのゲートは対応のワード線WLに接続され、それらのドレインはともに磁気抵抗素子18を介して対応のビット線BLに接続され、それらのソースは隣接するソース線SLまたは補助配線ALに接続される。DLドライバ10は、PチャネルMOSトランジスタP1、NチャネルMOSトランジスタQ1、各補助配線ALUに対応して設けられたドライバトランジスタNチャネルMOSトランジスタ20U、各補助配線ALDに対応して設けられたドライバトランジスタNチャネルMOSトランジスタ20D、およびメモリブロックMB2のアクセストランジスタ19a,19bを含む。すなわち、メモリブロックMB2のアクセストランジスタ19a,19bは、DLドライバ10のドライバトランジスタを兼ねている。PチャネルMOSトランジスタP1は、電源電圧VDD1のラインとノードN1との間に接続され、そのゲートは信号DLE1nを受ける。NチャネルMOSトランジスタQ1は、ノードN1と接地電圧VSSのラインとの間に接続され、そのゲートは信号DLE1を受ける。ドライバトランジスタ20U,20Dは、メモリブロックMB1,MB2間のメモリブロックMB2側の領域A2に配置される。ドライバトランジスタ20UのドレインはメモリブロックMB2の対応の補助配線ALUに接続され、そのソースは接地電圧VSSを受ける。ドライバトランジスタ20DのドレインはメモリブロックMB2の対応の補助配線ALDに接続され、そのソースは接地電圧VSSを受ける。信号DLE1n,DLE1がともにLレベルにされると、PチャネルMOSトランジスタP1が導通するとともにNチャネルMOSトランジスタQ1が非導通になり、ノードN1に電源電圧VDD1が与えられる。また、メモリブロックMB1の選択されたディジット線DLに対応する補助配線ALALUまたはALDに接続されたドライバトランジスタ2020Uまたは20Dが導通状態にされる。さらに、その補助配線ALに接続され、かつ選択されたディジット線DLに対応するメモリセル行のワード線WLWLUまたはWLDが選択レベルのHレベルにされて、そのワード線WLに対応する各メモリセルMCのアクセストランジスタ19a,19bが導通状態し、その補助配線ALがアクセストランジスタ19a,19bを介してソース線SLに接続される。これにより、電源電圧VDD1のラインからメモリブロックMB1の選択されたディジット線DLおよびトランジスタ2020Uまたは20D,19a,19bを介して接地電圧VSSのラインに磁化電流が流れる。DLドライバ14は、PチャネルMOSトランジスタP2、NチャネルMOSトランジスタQ2、各補助配線ALUに対応して設けられたドライバトランジスタNチャネルMOSトランジスタ22U、各補助配線ALDに対応して設けられたドライバトランジスタNチャネルMOSトランジスタ22D、およびメモリブロックMB1のアクセストランジスタ19a,19bを含む。すなわち、メモリブロックMB1のアクセストランジスタ19a,19bは、DLドライバ14のドライバトランジスタを兼ねている。PチャネルMOSトランジスタP2は、電源電圧VDD1のラインとノードN2との間に接続され、そのゲートは信号DLE2nを受ける。NチャネルMOSトランジスタQ2は、ノードN2と接地電圧VSSのラインとの間に接続され、そのゲートは信号DLE2を受ける。ドライバトランジスタ22U,22Dは、メモリブロックMB1,MB2間のメモリブロックMB1側の領域A1に配置される。ドライバトランジスタ22UのドレインはメモリブロックMB1の対応の補助配線ALUに接続され、そのソースは接地電圧VSSを受ける。ドライバトランジスタ22DのドレインはメモリブロックMB1の対応の補助配線ALDに接続され、そのソースは接地電圧VSSを受ける。信号DLE2n,DLE2がともにLレベルにされると、PチャネルMOSトランジスタP2が導通するとともにNチャネルMOSトランジスタQ2が非導通になり、ノードN2に電源電圧VDD1が与えられる。また、メモリブロックMB2の選択されたディジット線DLに対応する補助配線ALALUまたはALDに接続されたドライバトランジスタ2222Uまたは22Dが導通状態にされる。さらに、その補助配線ALに隣接し、かつ選択されたディジット線DLに対応するメモリセル行のワード線WLWLUまたはWLDが選択レベルのHレベルにされて、そのワード線WLに対応する各メモリセルMCのアクセストランジスタ19a,19bが導通状態し、その補助配線ALがアクセストランジスタ19a,19bを介してソース線SLに接続される。これにより、電源電圧VDD1のラインからメモリブロックMB1の選択されたディジット線DLおよびトランジスタ2222Uまたは22D,19a,19bを介して接地電圧VSSのラインに磁化電流が流れる。次に、このMRAMの動作について説明する。読出動作時およびスタンバイ動作時においては、図7および図8の信号DLE1n,DLE1,DLE2n,DLE2がともにHレベルにされる。これにより、PチャネルMOSトランジスタP1,P2が非導通にされるとともに、NチャネルMOSトランジスタQ1,Q2が導通し、全てのディジット線DLと全ての補助配線ALは接地電圧VSSとなる。また、ソース線SLは、常に接地電圧VSSである。したがって、各メモリセルMCのアクセストランジスタ19a,19bのソースは、接地電圧VSSにされる。読出動作時においては、サブブロックSB1U,SB1D,SB2U,SB2Dのうちの選択された1つのサブブロックSBに属する複数のワード線WLのうちの選択された1本のワード線WLが選択レベルのHレベルに立ち上げられる。これにより、選択されたワード線WLに対応する各メモリセルMCのアクセストランジスタ19a,19bが導通する。また、選択されたサブブロックSBに属する複数のビット線BLのうちの選択された1本のビット線BLに所定の電圧が印加されて、選択されたメモリセルMCの磁気抵抗素子18に流れる電流値が検出される。その電流値と参照電流値との高低が比較され、その比較結果に基いて、メモリセルMCの記憶データの論理が判別される。たとえば、メモリセルMCに流れる電流値が参照電流値よりも高い場合は、メモリセルMCの記憶データはHレベル1であると判別される。逆に、メモリセルMCに流れる電流値が参照電流値よりも低い場合は、メモリセルMCの記憶データはLレベル0であると判別される。書込動作時において、サブブロックSB1U,SB1D,SB2U,SB2Dのうちの選択されたサブブロックに属する複数のメモリセルMCのうちの選択されたメモリセルMCたとえば、図7の左端の一番上のメモリセルMCにデータ信号を書き込む場合は、そのメモリセルMCに対応するディジット線DLこの場合、図7の左端のディジット線DLに磁化電流を流す。この場合、そのディジット線DLに対応するドライバトランジスタ20Uを導通させるとともに、そのディジット線DLに対応するワード線WLU選択されていない方のメモリブロックMB2のサブブロックSB2Uの左端のワード線WLUを選択レベルのHレベルにし、そのワード線WLUに接続された各メモリセルMCのアクセストランジスタ19a,19bを導通させる。このとき、サブブロックSB2Uの左端のワード線WLUに加え、その右側のワード線WLUもHレベルにして、電流駆動力を増大させてもよい。これにより、図8の左端の補助配線ALUが接地電圧VSSのラインに接続される。この状態で、図3の信号DLE1n,DLE1をともにLレベルにすると、PチャネルMOSトランジスタP1が導通するとともにNチャネルMOSトランジスタQ1が非導通になる。これにより、電源電圧VDD1のラインからPチャネルMOSトランジスタP1、ノードN1、図7の左端のディジット線DL、図8の左端の補助配線ALUを介して接地電圧VSSのラインに磁化電流が流れる。次に、選択されたメモリセルMCに対応するビット線BLこの場合、図7の上端のビット線BLに、書込データ信号の論理に応じた方向の書込電流を流すことにより、選択されたメモリセルMCにデータ信号を書き込むことができる。図9aは、サブブロックSB1Uのうちの4つのメモリセルMCのレイアウトを示す図であり、図9bは図9aのIXB-IXB線断面図である。図9abにおいて、シリコン基板31の表面に2本のワード線WLUが平行に形成される。各ワード線WLUは、Y方向に延在している。各ワード線WLUは、梯子状に形成されており、各々がY方向に延在する2本の配線部WLa,WLbと、各々がX方向に延在する複数の配線部WLcとを含む。各配線部WLcは、隣接する2つのメモリセル列の間に配置され、2本の配線部WLa,WLb間に接続されている。隣接する2本の配線部WLcと、その両側の2本の配線部WLa,WLbによってワード線WLUのリング部が形成される。ワード線WLUとシリコン基板31の表面との間には、ゲート酸化膜図示せずが形成されている。2本のワード線WLUをマスクとして、シリコン基板31の表面に不純物拡散領域が形成される。各ワード線WLUにおいて、隣接する2つの配線部WLcと、その両側の2本の配線部WLa,WLbによって囲まれた矩形領域は、1つのメモリセルMCのアクセストランジスタ19a,19bの共通のドレインDとなる。隣接する2本のワード線WLUのうちの一方のワード線WLUの配線部WLaと他方のワード線WLUの配線部WLbとの間の領域は、隣接する2つのメモリセルMCのうちの一方のメモリセルMCのアクセストランジスタ19aのソースSと、他方のメモリセルMCのアクセストランジスタ19bのソースSとを兼ねた領域となり、対応のソース線SLを介して接地電圧VSSのラインに接続される。左端のワード線WLUの左側の領域は、アクセストランジスタ19bのソースSとなり、対応の補助配線ALUを介してメモリブロックMB2のディジット線DLに接続される。右端のワード線WLUの右側の領域は、アクセストランジスタ19aのソースSとなり、対応の補助配線図示せずを介してメモリブロックMB2のディジット線DLに接続される。各隣接する2本のワード線WLの間の領域の上方に、Y方向に延在するディジット線DLが形成される。各アクセストランジスタ19a,19bのドレインDの上方から左側のディジット線DLの上方に架けて四角形の電極ELが形成される。各アクセストランジスタ19a,19bのドレインDと、その上方の電極ELとは、コンタクトホールCHによって接続される。電極ELとディジット線DLが上下に重なる各領域において、電極EL上に磁気抵抗素子18が形成される。磁気抵抗素子18は、ディジット線DLに磁化電流を流したときに磁気抵抗素子18の磁化困難軸方向に磁界が発生するように形成される。X方向に配列された各2つの磁気抵抗素子18の上に、X方向に延在するビット線BLが形成される。選択されたディジット線DLに磁化電流を流すと、その上方の磁気抵抗素子18が半選択状態にされる。選択されたビット線BLに書込電流を流すと、その下の半選択状態にされた磁気抵抗素子18にデータ信号が書き込まれる。選択されたワード線WLをHレベルにするとアクセストランジスタ19a,19bが導通し、読出電圧が印加されたビット線BLから磁気抵抗素子18、電極EL、コンタクトホールCH、およびトランジスタ19a,19bを介してソース線SLに磁気抵抗素子18の抵抗値に応じた値の電流が流れる。この実施の形態2では、実施の形態1と同じ効果が得られる他、メモリセルMCのアクセストランジスタ19a,19bがDLドライバ10,14のドライバトランジスタを兼ねるのでレイアウト面積の低減化を図ることができる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"