導電性材料を用いた第1の電極と、前記第1の電極に接続され、炭素Cが前記第1の電極との第1の界面部に面密度がピークになるように含有された、導電型がp型の第1の炭化珪素SiC半導体部と、前記第1の電極に接続され、導電型がn型の第2のSiC半導体部と、を備えたことを特徴とする半導体装置。前記導電型がn型の第2のSiC半導体部が、窒素N、燐P、及び砒素Asのうちの少なくとも1種類の元素が、前記第1の電極との第2の界面部に面密度がピークになるように含有されたものであることを特徴とする請求項1に記載の半導体装置。前記第1の界面部の炭素は1モノレイヤー以下であることを特徴とする請求項1に記載の半導体装置。前記第1の界面部の炭素は1モノレイヤー以下であり、かつ、前記第2の界面部の窒素、燐、砒素のうち少なくとも一つの元素は1モノレイヤー以下であることを特徴とする請求項2に記載の半導体装置。前記第1の界面部の炭素濃度は、1.2×1014/cm2以上、1.8×1015/cm2以下であることを特徴とする請求項1記載の半導体装置。前記第2の界面部の窒素、燐、砒素のうち少なくとも一つの元素の濃度が、1.2×1014/cm2以上、1.8×1015/cm2以下であることを特徴とする請求項2記載の半導体装置。SiC半導体基板表面にSiO2/SiC構造を作成する工程1と、前記工程1の後にCをSiO2/SiC界面近傍に導入する工程2と、前記工程2の後にSiO2の一部を除去して導電性材料を製膜する工程3と、前記工程3の後に前記工程2に於いて導入したCを拡散させる工程4、とを少なくとも備えたことを特徴とする半導体装置の製造方法。本実施の形態は、SiC半導体基板上に形成されたn型半導体領域とp型半導体領域を形成した半導体装置において、n型半導体領域とp型半導体領域の両領域にまたがって、単一の金属電極用いて同時コンタクトを形成することを目的としている。この実施の形態の半導体装置は、導電性材料を用いた第1の電極と、前記第1の電極に接続され、炭素Cが前記第1の電極との第1の界面部に面密度がピークになるように含有された、導電型がp型の第1の炭化珪素SiC半導体部と、前記第1の電極に接続され、導電型がn型の第2のSiC半導体部と、を備えたことを特徴とするものである。以下、本実施形態を完成するに至った経緯、原理等について説明する。前述のように今後、SiC半導体素子の微細化が進むと、SiC単一素子内のn型SiC領域とp型SiC領域の両方に、単一の金属にて、同時にオーミックなコンタクトを取る必要がある。n型SiC領域では、オン抵抗が大きくなってしまい、p型SiC領域では、実効的に抵抗とキャパシタが形成されることになるので、スイッチング速度に問題が生じている。更に、合わせ精度の制約やプロセスの簡略化の点から、同時、かつ低抵抗のコンタクト形成が必須になってくる。つまり、単一電極にて、n型SiC領域とp型SiC領域の両方に、低抵抗のコンタクトを取る技術が必須である。現在は、大きなn型領域へのコンタクトに関しては、高温プロセスでの界面反応層を用いることで、良好な値が得られている。しかし、p型領域へのコンタクトに関しては、大きな領域ですら、全く十分な値とは言えない。それは、SiCという材料の材料特性に由来するものである。つまり、この材料が大きなバンドギャップを有しているからである。n型領域へのコンタクトが出来る電極であれば、p型領域との障壁がバンドギャップ程度の大きさになるため、ワイドギャップ半導体の持つ本質的な問題である。p型領域へのコンタクト抵抗が大きいと、素子駆動時のRC時定数が大きくなるため、動作スピードが遅くなってしまう。また、p型領域に大量の電流が流れる素子例えば後述の実施例3で示す、IGBTInsulatedGateBipolarTransistorの場合は、大きな損失が発生してしまう。特にn型SiC領域とp型SiC領域が隣接した構造に於いて、同一の電位に保つ必要がある構造では、深刻な問題となる。後述の実施例1から実施例4で示す素子が、n型SiC領域とp型SiC領域が隣接した構造の例である。これらの素子では、構造上npnバイポーラートランジスタが埋め込まれているが、このトランジスタの動作を制御するために、n領域からp領域へのキャリア注入が起こらないようにしている。高濃度イオン打ち込みp作製、及び、n作製、犠牲酸化膜形成、高温電極形成の各プロセスに於いて、SiC基板には、C欠陥が大量に発生する。発明者らが行った電子状態計算手法である第一原理計算によると、Siの欠陥の生成には、放出するSiがSiバルクになるとした時を基準にすると、7~8eVのエネルギーが必要である。SiC基板表面近傍でも、およそ5eVのエネルギーが必要である。それに対し、C欠陥の生成は、放出するCがCバルクになるとした時を基準にすると、およそ4eVのエネルギーで出現する。更に、SiC基板表面では、0.75~2eVという低いエネルギーで出現してしまう。上記のプロセスに於いて、C欠陥が大量に発生するのは、そもそも、SiC基板表面やSiO2との界面、金属との界面に於いて、C欠陥が出来易いからである。ここで、第一原理計算は、局所密度近似による密度汎関数法に基づき、Siはノルム保存擬ポテンシャル、CなどSi以外の物質は、バンダービルトらによって開発された、ウルトラソフト擬ポテンシャルを用いて行った。図1に示すように、C欠陥が出来ると、ギャップ中状態の出現や伝導帯エッジのバンド構造の変化が発生し、局所的な抵抗変化領域が出来ることになる。つまり、C欠陥は、電流の面内不均一をもたらすこととなる。デバイス特性の向上には、面内抵抗バルク及び接触が均一なセルを作ることが必須である。現状のまま放置すると、局所的な破壊が発生して、寿命が不十分なデバイスとなってしまう。実現するには、何らかの方法で、界面近傍C欠陥の低減が必須となる。そこでSiC基板中でのC欠陥の電子状態について考察するために、4H構造SiCと、3C構造SiC中でのC欠陥の電子状態を第一原理計算により求めた。図1は、4H構造SiC中でのC欠陥の状態密度を説明するための図である。基板中にC欠陥が出来ると、C欠陥の周囲にある4つのSiがそれぞれ一つのダングリングボンドを持つことになる。Siのダングリングボンドは、SiCのバンドギャップの中間付近に状態を持っているので、C欠陥の周囲にある4つのSiが持つダングリングボンドが相互作用をすると、結合状態、反結合状態に分裂した状態をギャップ中に作る。ところが、SiCは構造によって、伝導帯、価電子帯のエネルギー位置が変わってくる。それ故に、Siが持つダングリングボンドの相互作用によって発生する、結合状態、反結合状態の、ギャップ中での位置関係は、SiCの構造に依存することになる。図1に示すように、4H構造では、伝導帯直下に反結合状態が発生している。この状態には、電子がトラップするので、移動度を低下させる源となる。本実施の形態は、このような問題点に鑑みて成されたものであり、一つの電極にて、n型SiC領域とp型SiC領域の両方に、低抵抗のコンタクトを取る技術を提供し、それを用いたSiC半導体装置を提供することにある。更に、金属/SiC界面を通る電流の面内分布を均一化して、デバイスセル間の電流分布をなくし、デバイスとしての信頼性を向上させることを目的としている。この第一原理計算により、4H構造SiC基板のSi面、C面ともに、Si面が最表面になることが分かった。Si面では、Siが単一のダングリングボンドを持った状態であり、これは良く知られた構造である。下層のCが抜けるには、一層下でも2eV以上、内部では4eV以上のエネルギーが必要となる。C面では、従来は、Cが単一のダングリングボンドを持った状態が安定であると考えられていた。しかし、最表面のCは簡単に抜け落ちてしまい、最表面は、下層のSiであることが、今回初めて分かった。同様に11-20面A面でも、最表面のCは抜け落ちていることが分かった。最表面のSiに、Cを吸着させた場合の電子状態を求めたところ、価電子帯の頂上に吸着したCのダングリングボンド由来の局在状態を作り込むことが出来ることが分かった。これは、C面、Si面、A面のいずれでも言えることであった。このC吸着によりp型低接触コンタクトが可能であることが判明した。基板表面近傍での欠陥発生機構を解明するために、SiC基板表面での欠陥の生成エネルギーを第一原理計算により求めた。SiC基板C面の最表面のC欠陥生成に必要なエネルギーは0.75eV、SiC基板Si面の最表面のSi欠陥生成に必要なエネルギーは4.6eVであった。水素終端のとれた、SiC基板の最表面の元素は、ダングリングボンドを有しているので、高いエネルギー状態にあり、簡単に離脱して、欠陥を発生させることが分かる。次に、SiC基板中での欠陥の生成エネルギーを第一原理計算により求めた。C欠陥生成に必要なエネルギーは4.0eV、Si欠陥生成に必要なエネルギーは7.5eVであり、SiC基板では、C欠陥が最もでき易いことが分かった。金属/SiC基板界面近傍、及びSiO2絶縁膜/SiC基板界面近傍では、内部元素C、及びSiと表面で出来た欠陥とが入れ替わりながら拡散していくことになる。このようにして、金属/SiC基板界面近傍、及びSiO2絶縁膜/SiC基板界面近傍のSiC基板中には、多くの欠陥が発生することが分かった。上記C欠陥、及び、Si欠陥の生成エネルギーから分かるように、イオン打ち込みにより、ドーパントなどを導入すると、C欠陥が大量に生じる。いずれにしても、通常のMOSFET作製プロセスを通るだけで、少なくともC欠陥は1017/cm3以上出来るとされている。多くの場合、1018/cm3以上出来ると考えて良い。このようにして、金属/SiC基板界面近傍、及びSiO2絶縁膜/SiC基板界面近傍には、多くの界面C欠陥が発生し、4H型SiC基板MOSFETでは電極を通過する電流に変動をもたらすことがわかった。エピSiC基板では、1013/cm3オーダーのC欠陥しかないが、ドーパントなどのイオンを打ち込むと急激に増えることがわかっている。低ドーズであっても、1×1017/cm3に達する。つまり、高ドーズにすると、簡単に1018/cm3に達することになる。また、実際の4H構造基板MOSFETでは、1×1018/cm3以上の界面状態が報告されることが多い。基板内C欠陥は、電子を最大4つ出し入れする能力があるので、C欠陥量にして、2.5×1017/cm3以上に相当する。例えば、8.9×1016/cm3面密度2×1011/cm2換算以上、8.9×1019/cm3面密度2×1013/cm2換算以下程度に分布している。これは、C欠陥量にして、2.2×1016/cm3以上、2.3×1019/cm3以下に相当する。但し、最大値としては、上記の8.9×1019/cm3以下と考えておくべきである。これは、SiO2の製膜にも依存している。SiO2の製膜、SiO2剥離、電極金属製膜Ni、Ti、Alなどによっても、同様にC欠陥が生成されてしまう。以上から、C欠陥量は、2.2×1016/cm3以上、8.9×1019/cm3以下である。より良いプロセスでは、2.2×1016/cm3以上、2.2×1019/cm3以下に抑制できる。以上の検討の結果、SiC半導体基板上の形成された導電型がp型の第1の炭化珪素SiC半導体部と、導電型がn型の第2のSiC半導体部とを備えたSiC半導体素子上に、導電性材料を用いた第1の電極を接続させた半導体装置において、前記第1の電極とこれに接続する前記導電型がp型の第1のSiC半導体部との界面部において、炭素Cの面密度がピークになるようにすることによって、n型SiC前記第2のSiC半導体部、及びp型SiC前記第1のSiC半導体部、と金属との低抵抗コンタクトが取れるようになることがわかった。しかも、同一電極にて、n型SiC、かつ、p型SiC、と金属との低抵抗コンタクトが可能となる。また、p型SiCとの接触では、界面におけるピン止めを用いるため、金属依存性は極めて小さく、従来から使われているn型向けの電極Niが典型的を用いれば良いことも判明した。更に、金属/SiC界面を通る電流の面内分布が均一化するので、デバイスセル間の電流分布がなくなり、デバイスとしての信頼性が向上する。つまり、局所的に大電流が流れ、破壊するモードが無くなることがわかった。すなわち、この実施の形態の半導体装置は、導電性材料を用いた第1の電極と、前記第1の電極に接続され、炭素Cが前記第1の電極との第1の界面部に面密度がピークになるように含有された、導電型がp型の第1の炭化珪素SiC半導体部と、前記第1の電極に接続され、導電型がn型の第2のSiC半導体部と、を備えたことを特徴とするものである。上記実施の形態における半導体装置は、前記導電型がn型の第2のSiC半導体部が、窒素N、燐P、及び砒素Asのうちの少なくとも1種類の元素が、前記第1の電極との第2の界面部に面密度がピークになるように含有されたものであることが好ましい。上記実施の形態における半導体装置は、前記第1の界面部の炭素は1モノレイヤー以下であり、かつ、前記第2の界面部の窒素、燐、砒素のうち少なくとも一つの元素は1モノレイヤー以下であることが好ましい。ここで、モノレイヤーの意味は、面に垂直方向に一原子のみがある構造である。たとえば、4H-SiCのSi面上の、最表面のSiの一部の真上に、一つのCが吸着した構造が挙げられる。また最表面のSiの一部を窒素が置換した構造なども例として挙げられる。また、界面の原子の面密度について、4H-SiCの最表面の元素の面密度は2.4×1015/cm2程度である。この最表面元素のうち5以上Cがパイルアップしていれば、効果が見られる。また、50で上記のモノレイヤーとなる。更に75まで行くことが可能である。つまり、1.2×1014/cm2以上、1.8×1015/cm2以下にて効果が見られる。更に好ましくは、1.2×1014/cm2以上、1.2×1015/cm2以下である。上記実施の形態における半導体装置においては、前記第1の界面部の炭素濃度は、1.2×1014/cm2以上、1.8×1015/cm2以下とすることが好ましい。上記実施の形態における半導体装置においては、前記第2の界面部の窒素、燐、砒素のうち少なくとも一つの元素の濃度が、1.2×1014/cm2以上、1.8×1015/cm2以下であることが好ましい。さらに他の実施の形態である半導体装置の製造方法は、SiO2/SiC構造を作成する工程1と、前記工程1の後にC炭素をSiO2/SiC界面近傍に導入する工程2と、前記工程2の後にSiO2の一部を除去して導電性材料を製膜する工程3と、前記工程3の後に前記工程2に於いて導入したCを拡散させる工程4、とを有することを特徴とするものである。[実施例1]上記実施の形態をDiMOSFETに適用した実施例1について、以下、図面を用いて説明する。図2では、一例として、DiMOSFETDoubleImplantedMetalOxideSemiconductorFieldEffectTransistorの構造断面を示している。図2において、高濃度n型n炭化珪素SiC:シリコンカーバイド半導体基板200の表面上に、低濃度n型n-SiC半導体層202が形成され、配置される。n-SiC半導体層202は、nSiC半導体基板200よりも不純物濃度が低濃度に形成されている。n-SiC半導体層202は、耐圧保持層となる。nSiC半導体基板200は、n型の炭化珪素SiC半導体部の一例である。そして、nSiC半導体基板200の裏面には、導電性材料の電極262が接続され、配置される。電極262はドレイン電極となる。電極262は第3の電極の一例或いは第2の電極の一例となる。その際、nSiC半導体基板200は、窒素N、燐P、及び砒素Asのうちの少なくとも1種類の元素が電極262との界面部に面密度がピークになるように含有されている。電極262は、nSiC半導体基板200の裏面にオーミック接続される。そして、n-SiC半導体層202の表面上の一部に、互いに間隔を隔て所定の膜厚の複数の低濃度p型p-SiC半導体領域210がn-SiC半導体層202の表面から内部途中の深さまで選択的に形成され、配置される。p-SiC半導体領域210は第3の半導体部の一例となる。1つの半導体素子には、2つのp型p-SiC半導体領域210がn-SiC半導体層202の領域を挟むように配置される。各p-SiC半導体領域210の表面上の一部に、それぞれp-SiC半導体領域210の表面から内部途中の深さまで所定の膜厚の高濃度n型nSiC半導体領域230が選択的に形成され、配置される。そして、各p-SiC半導体領域210の表面上の一部に、n型nSiC半導体領域230に隣接してp型pSiC半導体領域220が配置される。このように、複数のp型p-SiC半導体領域210は、n-SiC半導体層202上の少なくとも一部に選択的に形成され、n型nSiC半導体領域230とp型pSiC半導体領域220とに接続して配置される。図1の例では、各p-SiC半導体領域210の表面上の一部に、隣接したn型nSiC半導体領域230とp型pSiC半導体領域220とがそれぞれ1つずつ配置される例を示している。そして、1つの半導体素子を形成する際に、2つのp型pSiC半導体領域220が、2つのn型nSiC半導体領域230を挟むように配置される。言い換えれば、1つの半導体素子では、p型pSiC半導体領域220が、n型nSiC半導体領域230の外側に配置される。また、各p-SiC半導体領域210には、それぞれn型nSiC半導体領域230よりも内側にn-SiC半導体層202と電気的に導通するチャネル領域が形成される。2つのn型nSiC半導体領域230表面の一部に跨るように、絶縁膜250が形成される。絶縁膜250は、例えばSiO2酸化膜が用いられる。絶縁膜250は、両側のn型nSiC半導体領域230の表面と、n型nSiC半導体領域230及びp型pSiC半導体領域220が形成されていない各p-SiC半導体領域210の表面と、2つのp-SiC半導体領域210間のチャネル間領域となるn-SiC半導体層202の表面とに接して形成される。絶縁膜250上には、電極260が形成される。絶縁膜250は、ゲート絶縁膜の一例である。よって、電極260は、両側のn型nSiC半導体領域230と、n型nSiC半導体領域230及びp型pSiC半導体領域220が形成されていない各p-SiC半導体領域210の部分領域と、2つのp-SiC半導体領域210間のチャネル間領域となるn-SiC半導体層202とに跨るように絶縁膜250を介して形成される。電極260はゲート電極となる。電極260は、第2の電極の一例となる。また、n型nSiC半導体領域230表面の他の一部とp型pSiC半導体領域220表面上には、電極240が形成される。電極240はソース電極となる。電極240は第1の電極の他の一例となる。ここで、p型pSiC半導体領域220は、炭素Cが電極240との界面部に面密度がピークになるように含有されている。電極240は、p型pSiC半導体領域220にオーミック接続される。かかるp型pSiC半導体領域220は、MOSでは基板コンタクト領域となる。p型pSiC半導体領域220は、第1のSiC半導体部の一例となる。Pコンタクト炭素を界面に導入することが出来ると、価電子帯の頂上近傍に局在状態を作り込むことが可能となる。これを実現するには、1界面付近に余分な炭素を導入し、かつ、2金属を接続した後にCを拡散させること、により実現可能である。金属を接続した後では、金属側から、界面局在状態へ電子が移動可能となり、移動により系全体が安定化できるためである。この安定化エネルギーが界面への炭素パイルアップの原動力である。ここで、金属が接続されていないと、電子の移動が出来ないので、炭素が、表面へ集合することが出来ない。つまり、単に炭素が余分にあればよいわけではなく、余分な炭素があり、かつ、金属と接続しており、かつ、その後に炭素の拡散アニールが必要である。炭素の拡散のためのアニールは、上記の電子移動による安定化エネルギーがあるので、700°C以下程度の低温にて可能となる。以上から、低温プロセスにて、低接触抵抗のpSiC/電極の界面が形成出来る。一方、n型nSiC半導体領域230は、窒素N、燐P、及び砒素Asのうちの少なくとも1種類の元素が電極240との界面部に面密度がピークになるように含有されている。電極240は、n型nSiC半導体領域230にオーミック接続される。かかるn型nSiC半導体領域230は、MOSではソース領域となる。n型nSiC半導体領域230は、SiC半導体部或いは第2のSiC半導体部の一例となる。Nコンタクト窒素、燐、砒素のうちの少なくとも一種類の元素を界面に導入することが出来ると、界面状態を終端することが出来る。これらの元素は、n型nSiC半導体領域230中に十分に導入され、高温にて活性化されている。その後、n型nSiC半導体領域230に、炭素をイオン注入すると、一部の窒素、燐、砒素などのn型ドーパントが格子間に飛び出し、再度拡散することができる状態になる。この状態のn型nSiC半導体領域230上に、電極240を作製し、その後に700°C以下程度の低温アニールすると、界面近傍に窒素、燐、砒素が拡散して、密度が高まる。高温活性化アニールは、電極作製前に行なわれる。その場合は、ドーパントは殆ど拡散しない。しかし、電極を作製した後であれば、基板中の電子の移動が可能となり、界面近傍へのドーパントの集中が可能となる。これは、界面近傍のドーパントと電極との電子のやり取りが可能となったからである。その結果、界面近傍に、より高濃度のn型の状態が出来ることになる。この時、電極の実効仕事関数が伝導帯底方向に移動する。界面でのドーパントの高濃度化、界面ダイポールの形成が同時に起こっている。更に、界面のダングリングボンドが窒素、燐、砒素にて終端出来る。従来は、電極作製前にアニールして、ドーパントは格子点にあったので、界面にまで拡散することは無かった。しかし、今回は、界面近傍に窒素、燐、砒素が大量に拡散しているので、界面終端が可能となっている。これにより、界面のダングリングボンドを確実に無くすことが出来る。この時、界面のダングリングボンドへのピン止めが解除される。以上から、低温プロセスにて、低接触抵抗のnSiC/電極の界面が形成出来る。本実施の形態では、p型pSiC半導体領域220、及び、n型nSiC半導体領域230に、炭素をイオン打ち込みにより導入している。これにより、従来多量にあった炭素欠陥を埋めることが出来る。炭素欠陥は、ギャップ中に局在状態を形成するので、接触抵抗に大きな面内分布をもたらしている。本実施の形態の方法により、面内分布の問題が解決できる。以上のように、n型SiCおよびp型SiCそれぞれ用の界面添加元素を、電極との界面部に面密度がピークになるように含有させることで、n型およびp型、それぞれ共に低抵抗化することができる。さらに、n型nSiC半導体領域230及びp型pSiC半導体領域220上に同時に1種類の金属による電極形成ができる。第1の実施形態では、n型nSiC半導体領域230とソース電極となる電極240との接合部の低抵抗化と、p型pSiC半導体領域220とソース電極となる電極240との接合部の低抵抗化と、nSiC半導体基板200の裏面とドレイン電極となる電極262との接合部の低抵抗化と、をすべて実現できる。但し、これに限るものではなく、n型nSiC半導体領域230とソース電極となる電極240との接合部の低抵抗化と、p型pSiC半導体領域220とソース電極となる電極240との接合部の低抵抗化と、nSiC半導体基板200の裏面とドレイン電極となる電極262との接合部の低抵抗化とのうち、1つだけ、或いはいずれか2つを実現する構成にしてもよい。今後、パターンの微細化が進むと、SiC単一素子内のn型SiC領域とp型SiC領域の両方に同じ金属でコンタクトを取る必要が生じてくる。n型SiC領域とp型SiC領域の両方に同じ金属でコンタクトを取るとなると、合わせ精度の制約やプロセスの簡略化の点から、同時、かつ低抵抗のコンタクト形成が望ましい。言い換えれば、一つの電極にて、n型SiC領域とp型SiC領域の両方に、低抵抗のコンタクトを取る技術が望ましい。そして、かかる低抵抗化を実現できないと、n型SiC領域では、オン抵抗が大きくなってしまう。一方、p型SiC領域では、実効的に抵抗とキャパシタが形成されることになるので、スイッチング速度に問題が生じてしまう。p型SiC領域へのコンタクト抵抗が大きいと、素子駆動時のRC時定数が大きくなるため、動作スピードが遅くなってしまう。これらの問題に対して、第1の実施形態によれば、n型SiC領域とp型SiC領域の両方に同じ金属でコンタクトがとれる。さらに、同時、かつ低抵抗のコンタクト形成ができる。よって、n型SiC領域では、オン抵抗を小さくできる。一方、p型SiC領域では、スイッチング速度を高速化できる。上記のように、本実施の形態の技術を用いた場合、コンタクト形成温度は、700°C程度にて可能である。その結果、SiC/絶縁膜界面を荒らさずにプロセスを流すことが可能となる。この低温プロセス化も、特性改善に大きく寄与する。製造方法本実施例1における半導体装置の製造方法の要部工程を示すフローチャートを図3に示す。図3において、実施例1における半導体装置の製造方法は、n-SiC膜形成工程S100と、p-化用のイオン注入工程S102と、n化用のイオン注入工程S104と、p化用のイオン注入工程S106と、活性化高温アニール工程S108と、絶縁膜形成工程S110と、炭素イオン注入工程S112と、電極ソース電極形成工程S114と、界面形成のための低温アニール工程S116と、電極ゲート電極形成工程S118と、裏面Cイオン注入工程S120、電極ドレイン電極形成工程S122と、アニール工程S124という一連の工程を実施する。実施例1における半導体装置の製造方法のフローチャートに対応して実施される工程を表す工程断面図を図4、図5に示す。図4、図5では、図3のn-SiC膜形成工程S100からイオン注入工程S106までを示している。それ以降の工程は後述する。図4aにおいて、n-SiC膜形成工程S100として、nSiC半導体基板200の表面上に、n-SiC半導体層202が形成される。nSiC半導体基板200として、例えば固体単結晶SiC基板が用いられる。nSiC半導体基板200内の不純物濃度ドーピング濃度は、1×1016原子/cm3以上、1×1020原子/cm3未満が好適である。ここでは、例えば、6×1017原子/cm3で形成されたものを用いる。以後の実施例でも、特に断らない限り、p型、n型にかかわらず、基板濃度として6×1017原子/cm3の基板を用いている。nSiC半導体基板200として、0001面の六方晶系SiC基板4H-SiC基板が好適である。そして、n-SiC半導体層202は、エピタキシャル気相成長法によりnSiC半導体基板200の表面上にn-SiC膜がエピタキシャル成長することにより形成される。エピタキシャル層を形成する際、原料ガスとして例えばSiH4ガスおよびC3H8ガスを用いることができる。また、不純物ドーパントとしては、窒素N、燐P或いは砒素Asを用いるとよい。n-SiC半導体層202は、耐圧保持層となる。n-SiC半導体層202は、膜厚として、例えば、0.5μm以上20μm以下が好適である。ここでは、例えば、10μmに形成される。また、n-SiC半導体層202の不純物濃度ドーピング濃度は、8×1014原子/cm3以上、3×1017原子/cm3未満が好適である。ここでは、例えば、5×1015原子/cm3で形成されたものを用いる。以後の実施例でも、特に断らない限り、n-SiCの濃度として5×1015原子/cm3を用いている。図4bにおいて、p-化用のイオン注入工程S102として、フォトリソグラフィおよびエッチングを用いて形成した酸化膜をマスクとして用いて、導電型がp型の不純物を選択的にn-SiC半導体層202に注入することにより、p-SiC半導体領域210を形成する。p-SiC半導体領域210における導電性不純物の濃度は、例えば、1×1016/cm3とすることが出来る。以後の実施例でも、特に断らない限り、p-SiCの濃度として1×1016原子/cm3を用いている。p型の不純物となるAlイオンの注入の条件としては、例えば、1×1015/cm2、80KeVとすることができる。ここでは、例えば300°Cに基板を加熱した。p-SiC半導体領域210における導電性不純物の濃度は、1×1013/cm3以上、5×1017/cm3以下が好適である。より好ましくは1×1015/cm3以上5×1016/cm3以下がよい。図5aにおいて、n化用のイオン注入工程S104として、p-SiC半導体領域210表面の一部に、選択的にn型の導電性不純物を注入することにより、nSiC半導体領域230を形成する。図5bにおいて、p化用のイオン注入工程S106として、p-SiC半導体領域210表面の他の一部に、nSiC半導体領域230と隣接するように選択的にp型の導電性不純物を注入することにより、pSiC半導体領域220を形成する。nSiC半導体領域230の形成に用いた酸化膜のマスク222を除去した後、再度新たなパターンを有する酸化膜のマスク232を、フォトリソグラフィおよびエッチングを用いて形成する。そして、新たなマスク232の開口部を通して、p型の導電性不純物を注入することにより、pSiC半導体領域220を形成する。pSiC半導体領域220における導電性不純物の濃度は、例えば、5×1016/cm2とすることが出来る。p型の不純物となるAlイオンの注入の条件としては、例えば、1×1015/cm2、40KeVとすることができる。ここでは、300°Cに基板を加熱した。pSiC半導体領域220における導電性不純物の濃度は、1×1014/cm2以上1×1018/cm2以下が好適である。より好ましくは5×1015/cm2以上5×1017/cm2以下がよい。高温アニール工程S108として、上述した注入工程の後、活性化アニール処理を行なう。この活性化アニール処理としては、たとえばアルゴンArガスを雰囲気ガスとして用いて、加熱温度1600°C、加熱時間30分といった条件を用いることができる。このようにして、図5bに示す構造を得る。この時、SiC内部に導入されたドーパントの活性化は実現できるが、殆ど拡散はしない。第1の実施形態における半導体装置の製造方法のフローチャートに対応して実施される工程を表す工程断面図を図6から図7に示す。図3に示すフローチャートの絶縁膜形成工程S110から電極ゲート電極形成工程S118までを示している。それ以降の工程は後述する。図6において、絶縁膜形成工程S110として、n-SiC半導体層202、p-SiC半導体領域210、pSiC半導体領域220、及びnSiC半導体領域230の全体に覆うように酸化膜250を形成する。酸化膜250の形成方法として、例えばドライ酸化熱酸化を行っても良い。例えば、1200°C、加熱時間30分という条件のドライ酸化により、緻密な酸化膜を作成できる。あるいは、CVDなどによりSiO2膜を製膜してもよい。次に、図7において、基板全面に炭素イオンを注入する。pSiC半導体領域220、及びnSiC半導体領域230の絶縁膜250との界面近傍に炭素イオンを注入することが目的である。炭素イオンの注入の条件としては、例えば、1×1013/cm2、80KeVとすることができる。この段階での、炭素の濃度は、1×1013/cm3以上、5×1017/cm3以下が好適である。より好ましくは1×1015/cm3以上5×1016/cm3以下がよい。次に、図8aにおいて、まず、酸化膜250上にフォトリソグラフィ法を用いてパターンを有するレジスト膜を形成する。当該レジスト膜をマスクとして用いて、pSiC半導体領域220表面およびnSiC半導体領域230表面の一部に位置する酸化膜250の部分をエッチングにより除去する。これにより、両側のnSiC半導体領域230間を跨ぐ酸化膜250が形成できる。続いて、電極ソース電極形成工程S114として、かかるレジスト膜と酸化膜250が除去されて形成された開口部によって露出されたpSiC半導体領域220表面およびnSiC半導体領域230表面の一部に、金属などの導電体膜を形成する。かかる導電体膜が電極240となる。その後、レジスト膜を除去することにより、当該レジスト膜上に位置していた導電体膜を除去リフトオフする。また、酸化膜250の幅をエッチバック等で狭くすれば酸化膜250と電極240とが接触しないように隙間を形成できる。ここで、電極240となる導電体としては、例えば、ニッケルNi、或いは窒化チタンTiNが好適である。従来であれば、この電極は、種類や作成プロセスが大幅に限定されていた。しかし、次の熱処理により、実効仕事関数が、n領域では、4.2eV程度にピン止めされ、p領域では、7.2eV程度にピン止めされるため、安定な導体であれば、特に制限がつかないことが分かる。よって、例えば、その他の金属、或いは金属以外にも加工性に優れる、n型ポリシリコン、n型ポリSiCなどでも良い。低温アニール工程S116として、ソース電極を作成した後に、例えば400°Cの熱処理を行う。例えば、アルゴンArガス中で加熱時間5分とする。かかる熱処理により、電極240とnSiC半導体領域230の界面に窒素を、電極240とpSiC半導体領域220の界面に炭素を、それぞれ集合させるパイルアップすることができる。これは、電極との電子のやりとりにより、界面にパイルアップすることで、窒素、及び炭素の状態が安定になるからである。ゲート酸化膜となる酸化膜250形成後に、従来のような高温例えば、1600°Cや950°Cのアニールを行ってしまうと酸化膜250とチャネル領域との界面の劣化が生じてしまうが、本実施形態では、400°Cと大幅に加熱温度を低温化できるので、かかる劣化を抑制できる。このアニール温度は、700°C以下でないと界面劣化が見られる。図8bにおいて、電極ゲート電極形成工程S118として、ゲート絶縁膜としての酸化膜250上にゲート電極となる電極260を形成する。例えば、n型ポリシリコンなどで良い。また、ソース電極もn型ポリシリコンとして、ソース電極、ゲート電極とも、さらにNi膜を形成して熱処理をおこなうことで、NiSiのサリサイド膜を電極としてもよい。第1の実施形態における半導体装置の製造方法のフローチャートに対応して実施される工程を経た断面図を図9に示す。図8以降に、裏面炭素イオン注入工程S120、電極ドレイン電極形成工程S122、低温アニール工程S124を経た断面図が示されている。裏面と電極ドレインとの界面形成については、炭素イオン注入工程S120を、電極ドレイン電極形成工程S122前入れれば良い。この時、アニール工程S124の低温化700°C程度も実現出来る。あるいは、裏面と電極ドレインとの界面形成のための炭素イオン注入工程S120を、上記の炭素イオン注入S112と同時に行っても良い。この時、二つのアニール工程S116及びS124を同時に行うことが出来るように、電極形成S114、S120、S122を連続して行い、その後、低温アニールを一回行うことになる。電極ドレイン電極形成工程S122として、nSiC半導体基板200の裏面上にドレイン電極となる電極262を形成する。その前に、ゲート絶縁膜形成S110にて形成した酸化膜は除去している。ここで、裏面電極に関して、従来の電極構成、例えば、Ni電極などを使うと、800°Cを越える、高温過程が必要になる。そこで、第1の実施形態では、炭素イオンを打ち込み、電極形成後に低温アニールすることで、界面へのピン止め材となる窒素をパイルアップする方法を、裏面コンタクトについても用いる。低温アニール工程S124として、400°Cの熱処理を行う。例えば、アルゴンArガス中で加熱時間5分とする。かかる熱処理により、電極262とnSiC半導体基板200の界面に窒素を集合させるパイルアップすることができる。この時、界面付近には、薄くNiSiができるが、SiCとの界面に窒素がパイルアップして、実効仕事関数が4.2eVとなり、オーミック接続ができる。図10aのグラフでは、第1の実施形態におけるpSiCと電極との界面に於ける、炭素の面密度分布の一例を示している。縦軸が炭素の面密度、横軸が位置を示している。炭素イオン注入がない場合には、pSiCに於いて、炭素の面密度は大きな変化が見えない。その様子は点線にて示した。しかし、炭素イオン注入を行ない、金属を接続し、アニールを行うと、界面に於いてピークが現れることが分かる。その様子は実線にて示した。SiCの金属との界面部、ここでは、pSiCの表面から10Å内に、炭素のピークが表れていることがわかる。このピークは、ジャスト界面と考えられる。図10bのグラフでは、第1の実施形態におけるnSiCと電極との界面に於ける、窒素或いは、燐、砒素などのn型ドーパントの面密度分布の一例を示している。縦軸が窒素の面密度、横軸が位置を示している。炭素イオン注入がない場合には、pSiCに於いて、窒素の面密度は、設計に従った分布をしている。その例は点線にて示した。しかし、炭素イオン注入を行ない、金属を接続し、アニールを行うと、界面に於いて窒素密度にピークが現れることが分かる。更に、界面近傍の金属直下に於いて、内側から表面側に向けて窒素が移動して、界面直下の窒素密度が高まることが分かった。その様子は実線にて示した。nSiCの金属との界面部、ここでは、SiCの表面から10Å内に、窒素のピークが表れていることがわかる。ここで、nSiC半導体基板200として、例えば000-1面など、他の面を主表面とする4H-SiC基板を用いてもよい。つまり、本実施例のソース電極とn領域への窒素或いは燐、砒素、ソース電極とp領域への炭素のパイルアップによるオーミック接続は、その基板方位に関係なく有効と示されていたからである。11-20面などでも同様である。以上に詳述したように、実施例1では、ソース電極/n領域界面への窒素、燐、砒素の低温でのパイルアップ、ソース電極/p領域界面への炭素の低温でのパイルアップによりオーミック接続が得られた。その結果、1ソース電極/n領域界面のオン抵抗が従来よりも桁違いに小さくできることが分かった。接触抵抗として、1×10-5Ωcm2以下が目標であるが、1×10-7Ωcm2が実現出来ている。2ソース電極/p領域界面の接触抵抗が従来よりも桁違いに小さく出来ることが分かった。接触抵抗として、1×10-3Ωcm2以下が目標であるが、こちらも、1×10-6Ωcm2が実現出来ている。3従来構成であれば、ソース電極とn領域、p領域との高温での界面反応層を形成することで、接触を取っていた。ゲート絶縁膜を作成した後に、高温熱工程を通ると、SiO2/SiC基板界面のダングリングボンドが大量に発生するため、移動度が極端に低下することが知られている。しかし、本実施形態では、低温での添加物質のパイルアップを目的とした低温アニールのみを行っている。その結果、チャネル移動度が従来高温熱工程通過後、ピーク値20cm2/Vsの一桁程度大きい値本実施形態のプロセス通過後、ピーク値200cm2/Vsを出すことが分かった。この移動度の向上は、オン抵抗に直接的な影響を与えるので、デバイス特性向上に極めて有効である。4電極を、TiN電極、ポリシリコン電極、W電極と変えたが、大きな違いは見られなかった。しかし、炭素イオン注入を行なわなかった場合には、電極依存性が極めて強く出ている。以上のように実施例1によれば、p型SiC領域と金属との低抵抗コンタクト、n型SiC領域と金属との低抵抗コンタクトが、低温にて実現出来る。また、1つの電極で同時にp型SiC領域とn型SiC領域とに接続することも出来る。つまり、隣り合ったp型SiC領域とn型SiC領域に、ソース電極をオーミック接続にできる。かつ、裏面n型SiC領域に、ドレイン電極をオーミック接続にできる。本実施例1によれば、炭素イオン注入をしたことで、SiC/電極界面近傍に出来た炭素欠陥の多くが、炭素により埋められている。先に示したように、本特許のプロセスを適用しないと、C欠陥量は、2.2×1016/cm3以上が形成されている。しかし、本特許のプロセスを導入すると、C欠陥量は、1.0×1013/cm3以下であり、3桁以上の低下がみられる。その結果として、接触抵抗の面内分布が無視できるようになる。本縦型MOSFETをユニットとして、並列に並べたデバイスでは、ユニット間で抵抗にばらつきがあると、デバイスの一部に電流が流れ破壊する恐れもある。本特許の方法によれば、その点も大きく改善している。本実施例で求められた界面炭素、界面窒素を精密に測定すると、およそモノレイヤー程度の分布となっている。面密度は、界面炭素、界面窒素は、それぞれ、およそ1.0×1015/cm2、0.8×1015/cm2である。[実施例2]前記実施例1では、n-SiC半導体層202にp型ドーパントを選択的に注入して、複数のp型SiC領域とp型SiC領域間のn型SiC領域を形成したが、これに限るものではない。すなわち、以下、前記実施の形態をDiMOSFETエピChに適用した実施例2について、図面を用いて説明する。図11では、実施例2における半導体装置の構成を示している。図11では、図2と同様、DiMOSFETの構造断面を示している。図11では、n-SiC半導体層202上に、互いに間隔を隔て所定の膜厚の複数の低濃度p型p-SiC半導体領域212が形成され、p-SiC半導体領域212間に高濃度n型nSiC半導体領域214が形成された点以外は、図2と同様である。また、以下、特に説明する内容以外は、第1の実施形態と同様である。図12に実施例2における半導体装置の製造方法の要部工程を示すフローチャートを示している。第1の実施形態のp-化用のイオン注入工程S102の代わりに、n-SiC膜形成工程S100とn化用のイオン注入工程S104との間に、p-SiC膜212形成工程S101とnSiC膜214形成のためのn化用のイオン注入工程S103を追加した点以外は図3と同様である。図13に実施例2における半導体装置の製造方法のフローチャートに対応して実施される工程を表す。図13では、p-SiC膜形成工程S101から最終の低温アニール工程S124までを示している。図13aにおいて、p-SiC膜形成工程S101として、n-SiC半導体層202上に、p-SiC半導体層212をエピタキシャル成長させる。例えば、0.6μmの膜厚で形成する。その際、nSiC半導体基板200側の0.4μmの不純物濃度は、例えば、4×1017/cm3とし、表面側の0.2μmの不純物濃度は、例えば、1×1016/cm3とすると好適である。p型の不純物は、Alを用いば良い。図13bにおいて、n化用のイオン注入工程S103として、p-SiC半導体層212に選択的にNをイオン注入し、nSiC半導体領域214を形成する。具体的には、まず、イオン注入マスクを形成する。たとえばポリシリコン膜を成長させ、所定のレジストマスクプロセスを経た後、ポリシリコン膜のパターニングを行う。その際ポリシリコンのエッチング条件を異方性の強い条件たとえばリアクティブイオンエッチングで形成する。エッチングが異方的であるためマスクは矩形にパターニングされる。このイオン注入マスクを用いて窒素をイオン注入し、pエピ層をn型に転換させ、下地のn-SiC半導体層202につなげる。これにより、nSiC半導体領域214とならなかったp-SiC半導体層212の残りが、図2におけるp-SiC半導体領域210となる。以降の工程は、実施例1と同様である。これにより、図13cに示すように、実施例1と同等の半導体装置を形成できる。実施例2では、MOSチャネル領域をイオン注入する必要がないためイオン注入起因のMOS界面劣化が防げることが利点である。[実施例3]上述した各実施例では、DiMOSFETについて説明した。しかし、適用可能な半導体装置は、これに限るものではない。実施例3では、一例として、IGBTInsulatedGateBipolarTransistorに適用した場合について説明する。図14に実施例3における半導体装置の構成を示す。図14では、一例として、IGBTの構造断面を示している。図14において、n型nSiC半導体基板200の代わりに、p型pSiC半導体基板201を用いた点、およびn-SiC半導体層202の代わりに、n型半導体層206として、nSiC半導体層203とn-SiC半導体層204の積層構造にした点、以外は図2と同様である。言い換えれば、高濃度p型pSiC半導体基板201の表面上に、高濃度n型nSiC半導体層203が形成され、配置される。そして、n型nSiC半導体層203上に低濃度n型n-SiC半導体層204が形成され、配置される。n型半導体層206は、耐圧保持層となる。pSiC半導体基板201は、第1のp型のSiC半導体部の一例である。そして、pSiC半導体基板201の裏面には、導電性材料の電極262が接続され、配置される。電極262はコレクタ電極となる。電極262は第3の電極の一例となる。その際、pSiC半導体基板201は、炭素が電極262との界面部に面密度がピークになるように含有されている。電極262は、pSiC半導体基板201の裏面にオーミック接続される。また、電極240は、第3の実施形態ではエミッタ電極となる。電極240がn型nSiC半導体領域230及びp型pSiC半導体領域220とオーミック接続される点は上述したとおりである。以上のように、n型SiCおよびp型SiCそれぞれ用のピン止め材を電極との界面部に面密度がピークになるように含有させることで、n型およびp型、それぞれ共に低抵抗化することができる。さらに、n型nSiC半導体領域230及びp型pSiC半導体領域220上に同時に1種類の金属による電極形成ができる。実施例3では、n型nSiC半導体領域230とエミッタ電極となる電極240との接合部の低抵抗化と、p型pSiC半導体領域220とエミッタ電極となる電極240との接合部の低抵抗化と、pSiC半導体基板201の裏面とコレクタ電極となる電極262との接合部の低抵抗化と、をすべて実現できる。但し、これに限るものではなく、n型nSiC半導体領域230とエミッタ電極となる電極240との接合部の低抵抗化と、p型pSiC半導体領域220とエミッタ電極となる電極240との接合部の低抵抗化と、pSiC半導体基板201の裏面とコレクタ電極となる電極262との接合部の低抵抗化とのうち、1つだけ、或いはいずれか2つを実現する構成にしてもよい。図15に実施例3における半導体装置の製造方法の要部工程を示す。図15において、n-SiC膜形成工程S100の前に、nSiC膜形成工程S130が追加された点と、電極ソース電極形成工程S114の代わりに、電極エミッタ電極形成工程S115が追加された点と、電極ドレイン電極形成工程S122の代わりに電極コレクタ電極形成工程S123が追加された点、以外は図3と同様である。nSiC膜形成工程S130として、pSiC半導体基板201の表面上に、nSiC半導体層203が形成される。nSiC半導体層203はコレクタ層となる。nSiC半導体層203はエピタキシャル成長することにより形成される。不純物ドーパントとしては、Nを用いればよい。そして、n-SiC膜形成工程S100として、nSiC半導体層203上に、n-SiC半導体層205が形成される。n-SiC半導体層205は、n-SiC半導体層202と同様、エピタキシャル成長することにより形成される。n-SiC半導体層202は、膜厚として、例えば、0.5μm以上20μm以下が好適である。ここでは、例えば、10μmに形成される。以降、絶縁膜形成工程S110まで、第1の実施形態と同様である。また、次の電極エミッタ電極形成工程S115は、ソース電極をエミッタ電極と読み替えた点以外は電極ソース電極形成工程S114の内容と同様である。以降、電極ゲート電極形成工程S118まで、第1の実施形態と同様である。電極コレクタ電極形成工程S123として、pSiC半導体基板201の裏面上にコレクタ電極となる電極262を形成する。ここでは、裏面炭素イオン注入、電極形成、アニールによって形成する点は、第1の実施形態と同様だが、界面では、炭素のパイルアップが形成される。つまり、最終構造としては、窒素がパイルアップしていたn型基板によるMOSFETとは異なったものとなる。低温アニール工程S124として、400°Cの熱処理を行う。例えば、アルゴンArガス中で加熱時間5分とする。かかる熱処理により、電極262とpSiC半導体基板201の界面に炭素を集合させるパイルアップすることができる。この時、界面付近には、薄くNiSiができるが、SiCとの界面に炭素がパイルアップして、オーミック接続ができる。以上のように実施例3では、高性能のIGBTを得ることができた。バイポーラ動作になるため、伝導度変調が起こり、オン抵抗が小さくなる。その結果、上述したDiMOSFETに比べて、通電能力を大幅に高めることができる。この時、電子電流のみならず、正孔電流も流れるので、エミッタ電極とp領域との接触抵抗を低くすることは、非常に重要である。第3の実施形態により、十分に低い接触抵抗を得ることができるので、今後の微細加工を伴った、IGBT素子作成において、第3の実施形態の技術は極めて効果的である。[実施例4]前記実施例3では、n-SiC半導体層203にp型ドーパントを選択的に注入して、複数のp型SiC領域とp型SiC領域間のn型SiC領域を形成したが、これに限るものではない。この実施例4は、IGBTにおいて、実施例2における構成を適用させた場合に相当するものである。図16に実施例4における半導体装置の構成を示す。図16では、図14と同様、IGBTの構造断面を示している。図16では、n-SiC半導体層203上に、互いに間隔を隔て所定の膜厚の複数の低濃度p型p-SiC半導体領域212が形成され、p-SiC半導体領域212間に高濃度n型nSiC半導体領域214が形成された点以外は、図14と同様である。また、以下、特に説明する内容以外は、第3の実施形態と同様である。図17に実施例4における半導体装置の製造方法の要部工程を示すフローチャートを示している。実施例1のp-化用のイオン注入工程S102の代わりに、n-SiC膜形成工程S100とn化用のイオン注入工程S104との間に、p-SiC膜212形成工程S101とnSiC膜214形成のためのn化用のイオン注入工程S103を追加した点以外は図15と同様である。以降の工程は、実施例3と同様である。これにより、図16に示すように、実施例3と同等の半導体装置を形成できる。実施例4では、MOSチャネル領域をイオン注入する必要がないためイオン注入起因のMOS界面劣化が防げることが利点である。以上、本発明のいくつかの実施の形態及び実施例を説明したが、これらの実施の形態等は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施の形態等は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。