"各画素の画素信号を出力するAD変換部の数を選択する選択部と、前記選択部を制御し、要求に応じた数の前記AD変換部を選択させる制御部とを備える撮像素子。画素アレイのカラム毎に複数の前記AD変換部をさらに備え、前記選択部は、前記画素信号の出力先を、当該カラムに対応する前記複数のAD変換部の中から選択する請求項1に記載の撮像素子。前記制御部は、当該カラムの各画素を前記複数のAD変換部に接続させるように前記選択部を制御する請求項2に記載の撮像素子。前記制御部は、当該カラムの各画素を複数系統に分け、各画素を、系統毎に互いに異なる前記AD変換部に接続させるように前記選択部を制御する請求項2に記載の撮像素子。前記制御部は、各画素から画素信号が前記系統毎に互いに異なるレートで読み出されるように制御する請求項4に記載の撮像素子。前記制御部は、前記AD変換部を制御し、各AD変換部の設定を、系統毎に互いに異なる設定値にする請求項4に記載の撮像素子。前記制御部は、前記AD変換部のアナログゲイン設定を、系統毎に互いに異なる値に設定する請求項6に記載の撮像素子。前記制御部は、前記AD変換部の分解能設定を、系統毎に互いに異なる値に設定する請求項6に記載の撮像素子。前記制御部は、前記AD変換部のサンプリングタイミングを、系統毎に互いに異なる値に設定する請求項6に記載の撮像素子。前記制御部は、互いに異なるタイミングでサンプリングされて処理された、各系統のAD変換部の出力を、加算平均して出力するように、前記AD変換部を制御する請求項9に記載の撮像素子。前記制御部は、一部の前記AD変換部を停止させ、当該カラムの各画素を残りの前記AD変換部に接続させるように前記選択部を制御する請求項2に記載の撮像素子。前記制御部は、さらに、停止した前記AD変換部に対応する定電流回路を停止させる請求項11に記載の撮像素子。複数のチップが積層された積層構造を有する請求項1に記載の撮像素子。前記画素信号が読み出される画素アレイが形成される画素チップと、周辺回路、前記制御部、前記選択部、および前記AD変換部が形成される周辺回路チップとを備える請求項13に記載の撮像素子。前記周辺回路チップの配線層が、前記画素チップの配線層よりも多層化される請求項14に記載の撮像素子。受付部が、要求を受け付け、制御部が、各画素の画素信号を出力するAD変換部の数を、受け付けられた前記要求に応じたモードで選択させる制御方法。各画素において入射光を光電変換する画素アレイと、前記画素アレイの各画素の画素信号を出力するAD変換部の数を選択する選択部と、前記選択部を制御し、要求に応じた数の前記AD変換部を選択させる制御部とを備える撮像装置。しかしながら、特許文献1に記載の方法の場合、高速な読み出しが可能であるのみであり、例えばダイナミックレンジの拡張やノイズの低減等、高機能性への展開を図ることは困難であった。また、特許文献2に記載の方法の場合、ADCが複数設けられてはいるものの、その構成は分解能の向上のみに利用されており、例えばノイズの低減や、低消費電力化等を実現することは困難であった。さらに、特許文献3や特許文献4に記載の方法の場合、処理時間が増大しており、高速な読み出しを行うことが困難であった。近年、情報処理技術の向上により、画像処理や撮像装置もより多機能化および高機能化の一途を辿っている。これに伴い、撮像素子から出力される画像データに要求される出力形式も、より多様化している。しかしなら、従来の方法では、上述したように、多様なデータ出力形式に対応することが困難であった。本開示は、このような状況に鑑みてなされたものであり、より多様な用途に利用することができるように、より多様なデータ出力を実現することを目的とする。本開示の一側面は、各画素の画素信号を出力するAD変換部の数を選択する選択部と、前記選択部を制御し、要求に応じた数の前記AD変換部を選択させる制御部とを備える撮像素子である。画素アレイのカラム毎に複数の前記AD変換部をさらに備え、前記選択部は、前記画素信号の出力先を、当該カラムに対応する前記複数のAD変換部の中から選択することができる。前記制御部は、当該カラムの各画素を前記複数のAD変換部に接続させるように前記選択部を制御することができる。前記制御部は、当該カラムの各画素を複数系統に分け、各画素を、系統毎に互いに異なる前記AD変換部に接続させるように前記選択部を制御することができる。前記制御部は、各画素から画素信号が前記系統毎に互いに異なるレートで読み出されるように制御することができる。前記制御部は、前記AD変換部を制御し、各AD変換部の設定を、系統毎に互いに異なる設定値にすることができる。前記制御部は、前記AD変換部のアナログゲイン設定を、系統毎に互いに異なる値に設定することができる。前記制御部は、前記AD変換部の分解能設定を、系統毎に互いに異なる値に設定することができる。前記制御部は、前記AD変換部のサンプリングタイミングを、系統毎に互いに異なる値に設定することができる。前記制御部は、互いに異なるタイミングでサンプリングされて処理された、各系統のAD変換部の出力を、加算平均して出力するように、前記AD変換部を制御することができる。前記制御部は、一部の前記AD変換部を停止させ、当該カラムの各画素を残りの前記AD変換部に接続させるように前記選択部を制御することができる。前記制御部は、さらに、停止した前記AD変換部に対応する定電流回路を停止させることができる。複数のチップが積層された積層構造を有するようにすることができる。前記画素信号が読み出される画素アレイが形成される画素チップと、周辺回路、前記制御部、前記選択部、および前記AD変換部が形成される周辺回路チップとを備えることができる。前記周辺回路チップの配線層が、前記画素チップの配線層よりも多層化されるようにすることができる。本開示の他の側面は、受付部が、要求を受け付け、制御部が、各画素の画素信号を出力するAD変換部の数を、受け付けられた前記要求に応じたモードで選択させる制御方法である。本開示のさらに他の側面は、各画素において入射光を光電変換する画素アレイと、前記画素アレイの各画素の画素信号を出力するAD変換部の数を選択する選択部と、前記選択部を制御し、要求に応じた数の前記AD変換部を選択させる制御部とを備える撮像装置である。本開示の一側面においては、要求に応じて、各画素の画素信号を出力するAD変換部の数が選択される。本開示の他の側面においては、要求が受け付けられ、各画素の画素信号を出力するAD変換部の数が、受け付けられた要求に応じたモードで選択される。本開示のさらに他の側面においては、各画素において入射光が光電変換され、要求に応じて、各画素の画素信号を出力するAD変換部の数が選択される。本開示によれば、被写体を撮像することができる。特に、より多様なデータ出力を実現することができる。以下、本技術を実施するための形態以下実施の形態とするについて説明する。なお、説明は以下の順序で行う。1.第1の実施の形態イメージセンサ2.第2の実施の形態撮像装置3.第3の実施の形態コンピュータ<1.第1の実施の形態>[イメージセンサ]図1は、本技術を適用したイメージセンサの一部の構成例を示すブロック図である。図1に示されるイメージセンサ100は、例えば、CMOSComplementaryMetalOxideSemiconductorイメージセンサやCCDChargeCoupledDeviceイメージセンサ等の、被写体を撮像し、撮像画像のデジタルデータを得る撮像素子である。図1に示されるように、イメージセンサ100は、制御部101、画素アレイ部111、選択部112、AD変換部ADCAnalogDigitalConverter113、および定電流回路部114を有する。制御部101は、イメージセンサ100の各部を制御し、画像データ画素信号の読み出し等に関する処理を実行させる。画素アレイ部111は、フォトダイオード等の光電変換素子を有する画素構成が行列アレイ状に配置される画素領域である。画素アレイ部111は、制御部101に制御されて、各画素で被写体の光を受光し、その入射光を光電変換して電荷を蓄積し、所定のタイミングにおいて、各画素に蓄積された電荷を画素信号として出力する。画素121および画素122は、その画素アレイ部111に配置される画素群の中の、上下に隣接する2画素を示している。画素121および画素122は、互いに同じカラム列の連続する行の画素である。図1の例の場合、画素121および画素122に示されるように、各画素の回路には、光電変換素子並びに4つのトランジスタが用いられている。なお、各画素の回路の構成は、任意であり、図1に示される例以外であってもよい。一般的な画素アレイには、カラム列毎に、画素信号の出力線が設けられる。画素アレイ部111の場合、1カラム列毎に、2本2系統の出力線が設けられる。1カラムの画素の回路は、1行おきに、この2本の出力線に交互に接続される。例えば、上から奇数番目の行の画素の回路が一方の出力線に接続され、偶数番目の行の画素の回路が他方の出力線に接続される。図1の例の場合、画素121の回路は、第1の出力線VSL1に接続され、画素122の回路は、第2の出力線VSL2に接続される。なお、図1においては、説明の便宜上、1カラム分の出力線のみ示されているが、実際には、各カラムに対して、同様に2本ずつ出力線が設けられる。各出力線には、そのカラムの画素の回路が1行おきに接続される。選択部112は、画素アレイ部111の各出力線をADC113の入力に接続するスイッチを有し、制御部101に制御されて、画素アレイ部111とADC113との接続を制御する。つまり、画素アレイ部111から読み出された画素信号は、この選択部112を介してADC113に供給される。選択部112は、スイッチ131、スイッチ132、およびスイッチ133を有する。スイッチ131選択SWは、互いに同じカラムに対応する2本の出力線の接続を制御する。例えば、スイッチ131がオンON状態になると、第1の出力線VSL1と第2の出力線VSL2が接続され、オフOFF状態になると切断される。詳細については後述するが、イメージセンサ100においては、各出力線に対してADCが1つずつ設けられているカラムADC。したがって、スイッチ132およびスイッチ133がともにオン状態であるとすると、スイッチ131がオン状態になれば、同カラムの2本の出力線が接続されるので、1画素の回路が2つのADCに接続されることになる。逆に、スイッチ131がオフ状態になると、同カラムの2本の出力線が切断されて、1画素の回路が1つのADCに接続されることになる。つまり、スイッチ131は、1つの画素の信号の出力先とするADCカラムADCの数を選択する。詳細については後述するが、このようにスイッチ131が画素信号の出力先とするADCの数を制御することにより、イメージセンサ100は、そのADCの数に応じてより多様な画素信号を出力することができる。つまり、イメージセンサ100は、より多様なデータ出力を実現することができる。スイッチ132は、画素121に対応する第1の出力線VSL1と、その出力線に対応するADCとの接続を制御する。スイッチ132がオンON状態になると、第1の出力線が、対応するADCの比較器の一方の入力に接続される。また、オフOFF状態になるとそれらが切断される。スイッチ133は、画素122に対応する第2の出力線VSL2と、その出力線に対応するADCとの接続を制御する。スイッチ133がオンON状態になると、第2の出力線が、対応するADCの比較器の一方の入力に接続される。また、オフOFF状態になるとそれらが切断される。選択部112は、制御部101の制御に従って、このようなスイッチ131乃至スイッチ133の状態を切り替えることにより、1つの画素の信号の出力先とするADCカラムADCの数を制御することができる。なお、スイッチ132やスイッチ133いずれか一方若しくは両方を省略し、各出力線と、その出力線に対応するADCとを常時接続するようにしてもよい。ただし、これらのスイッチによって、これらの接続切断を制御することができるようにすることにより、1つの画素の信号の出力先とするADCカラムADCの数の選択の幅が拡がる。つまり、これらのスイッチを設けることにより、イメージセンサ100は、より多様な画素信号を出力することができる。なお、図1においては、1カラム分の出力線に対する構成のみ示されているが、実際には、選択部112は、カラム毎に、図1に示されるのと同様の構成スイッチ131乃至スイッチ133を有している。つまり、選択部112は、各カラムについて、制御部101の制御に従って、上述したのと同様の接続制御を行う。ADC113は、画素アレイ部111から各出力線を介して供給される画素信号を、それぞれAD変換し、デジタルデータとして出力する。ADC113は、画素アレイ部111からの出力線毎のADCカラムADCを有する。つまり、ADC113は、複数のカラムADCを有する。1出力線に対応するカラムADCは、比較器、DA変換器DAC、およびカウンタを有するシングルスロープ型のADCである。比較器は、そのDAC出力と画素信号の信号値とを比較する。カウンタは、画素信号とDAC出力が等しくなるまで、カウント値デジタル値をインクリメントする。比較器は、DAC出力が信号値に達すると、カウンタを停止する。その後カウンタ1,2によってデジタル化された信号をDATA1およびDATA2よりイメージセンサ100の外部に出力する。カウンタは、次のAD変換のためデータ出力後、カウント値を初期値例えば0に戻す。ADC113は、各カラムに対して2系統のカラムADCを有する。例えば、第1の出力線VSL1に対して、比較器141COMP1、DAC142DAC1、およびカウンタ143カウンタ1が設けられ、第2の出力線VSL2に対して、比較器151COMP2、DAC152DAC2、およびカウンタ153カウンタ2が設けられている。図示は省略しているが、ADC113は、他のカラムの出力線に対しても同様の構成を有する。ただし、これらの構成の内、DACは、共通化することができる。DACの共通化は、系統毎に行われる。つまり、各カラムの互いに同じ系統のDACが共通化される。図1の例の場合、各カラムの第1の出力線VSL1に対応するDACがDAC142として共通化され、各カラムの第2の出力線VSL2に対応するDACがDAC152として共通化されている。なお、比較器とカウンタは、各出力線の系統毎に設けられる。定電流回路部114は、各出力線に接続される定電流回路であり、制御部101により制御されて駆動する。定電流回路部114の回路は、例えば、MOSMetalOxideSemiconductorトランジスタ等により構成される。この回路構成は任意であるが、図1においては、説明の便宜上、第1の出力線VSL1に対して、MOSトランジスタ161LOAD1が設けられ、第2の出力線VSL2に対して、MOSトランジスタ162LOAD2が設けられている。制御部101は、例えばユーザ等の外部から要求を受け付けて読み出しモードを選択し、選択部112を制御して、出力線に対する接続を制御する。また、制御部101は、選択した読み出しモードに応じて、カラムADCの駆動を制御したりする。さらに、制御部101は、カラムADC以外にも、必要に応じて、定電流回路部114の駆動を制御したり、例えば、読み出しのレートやタイミング等、画素アレイ部111の駆動を制御したりする。つまり、制御部101は、選択部112の制御だけでなく、選択部112以外の各部も、より多様なモードで動作させることができる。したがって、イメージセンサ100は、より多様な画素信号を出力することができる。[イメージセンサの他の例]なお、図1に示される各部の数は、不足しない限り任意である。例えば、各カラムに対して、出力線が3系統以上設けられるようにしてもよい。例えば、図2Aに示されるように、画素アレイ部111の各カラムに対して、出力線が4系統設けられるようにしてもよい。図2Aにおいて、画素アレイ部111の画素1乃至画素6は、画素アレイ部111に構成される画素アレイの中の、互いに同じカラムの連続する6つの画素の回路を示している。各画素の回路構成は、任意であるが、例えば、図2Bに示されるような、4つのトランジスタを用いたものであってもよい。図2Aに示されるように、1カラムに対して4系統の出力線が設けられ、各画素の回路は、4行ずつそれぞれの系統の出力線に接続される。換言するに、各画素の回路は、4行おきに同じ系統の出力線に接続される。図2Aにおいては、画素1と画素5は、第1の出力線VSL1に接続され、画素2と画素6は、第2の出力線VSL2に接続され、画素3は、第3の出力線VSL3に接続され、画素4は、第4の出力線VSL4に接続されている。また、図1の場合と同様に、各系統の出力線に対応してカラムADCが設けられている。ADC113-1乃至ADC113-4は、それぞれ、1系統のシングルスロープ型のカラムADCを示しており、比較器、DAC、およびカウンタを有する。つまり、ADC113-1AD1およびADC113-3AD3、ADC113-2AD2およびADC113-4AD4の各組が、それぞれ、図1のADC113に対応する。より具体的には、ADC113-1およびADC113-2は、それぞれ、図1の比較器141、DAC142、およびカウンタ143に対応する。また、ADC113-3およびADC113-4は、それぞれ、図1の比較器151、DAC152、およびカウンタ153を有する。ただし、DACについては、例えばADC113-1、ADC113-2、ADC113-3、およびADC113-4でそれぞれ共有化しても良い。図2Aの例の場合、2系統ずつ選択部112選択部112-1および選択部112-2が設けられている。選択部112-1は、各カラムの4出力線の内、第1の出力線VSL1および第3の出力線VSL3を、ADC113-1若しくはADC113-3に接続するか否かを制御することにより、1つの画素の信号の出力先とするADCカラムADCの数を選択する。選択部112-1は、図1の場合と同様に、スイッチ131-1選択SW1、スイッチ132-1ADSW1、およびスイッチ133-1ADSW3を有する。スイッチ131-1は、第1の出力線と第3の出力線との接続を制御する。スイッチ131-1がオンON状態になると、第1の出力線と第3の出力線とが接続され、オフOFF状態になると切断される。スイッチ132-1は、第1の出力線とADC113-1との接続を制御する。スイッチ133-1は、第3の出力線とADC113-3との接続を制御する。選択部112-2は、各カラムの4出力線の内、第2の出力線VSL2および第4の出力線VSL4を、ADC113-2若しくはADC113-4に接続するか否かを制御することにより、これらの出力線が出力される1つの画素の信号の出力先とするADCカラムADCの数を選択する。選択部112-2は、図1の場合と同様に、スイッチ131-2選択SW2、スイッチ132-2ADSW2、およびスイッチ133-2ADSW4を有する。スイッチ131-2は、第2の出力線と第4の出力線との接続を制御する。スイッチ131-2がオンON状態になると、第2の出力線と第4の出力線とが接続され、オフOFF状態になると切断される。スイッチ132-2は、第2の出力線とADC113-2との接続を制御する。スイッチ133-2は、第4の出力線とADC113-4との接続を制御する。また、図2Aの例の場合、2系統ずつ定電流回路部114定電流回路部114-1および定電流回路部114-2が設けられている。定電流回路部114-1は、第1の出力線および第3の出力線に接続される定電流回路であり、制御部101により制御されて駆動する。定電流回路部114-1の回路構成は任意であるが、図2Aにおいては、説明の便宜上、第1の出力線に対して、MOSトランジスタ161-1LOAD1が設けられ、第3の出力線に対して、MOSトランジスタ162-1LOAD3が設けられている。定電流回路部114-2は、第2の出力線および第4の出力線に接続される定電流回路であり、制御部101により制御されて駆動する。定電流回路部114-2の回路構成は任意であるが、図2Aにおいては、説明の便宜上、第2の出力線に対して、MOSトランジスタ161-2LOAD2が設けられ、第4の出力線に対して、MOSトランジスタ162-2LOAD4が設けられている。なお、図2Aにおいては、1カラムに対する構成のみ示されているが、実際には、各カラムに対して、同様の4系統の出力線、2つの選択部112、4つのカラムADC、並びに、2つの定電流回路部114が設けられ、同様の制御が行われる。なお、以上においては、1つの選択部112が、2系統ずつ出力線とカラムADCの接続を制御するように説明したが、これに限らず、1つの選択部112が3系統以上の接続制御を行うようにしてもよい。また、図2Aの例のように、選択部112を複数設ける場合、各選択部112が制御する系統の数は、互いに同一であってもよいし、互いに異なっていてもよい。[読み出しモード制御]制御部101は、選択した読み出しモードに応じて、選択部112の各スイッチの開閉を、例えば図3に示される表のように制御する。モード1MODE1は、例えば、出力データのダイナミックレンジを拡張したり、ノイズを低減したりする高機能な読み出しを実現するモードである。このモード1の場合、制御部101は、選択部112-1および選択部112-2の全てのスイッチスイッチ131-1乃至スイッチ133-1、並びに、スイッチ131-2乃至スイッチ133-2をオンONにする。これにより、各画素の信号値が複数のカラムADCに供給されるようになる。つまり、このモード1の場合、各画素信号を複数のADCにより信号処理することができるので、イメージセンサ100は、後述するような様々な高機能化を実現することができる。モード2MODE2は、高速な読み出しを実現するモードである。このモード2の場合、制御部101は、各選択部112のスイッチ131スイッチ131-1およびスイッチ131-2をオフOFFにし、その他のスイッチスイッチ132-1およびスイッチ133-1、並びに、スイッチ132-2およびスイッチ133-2をオンONにする。これにより、各系統の出力線が互いに異なるカラムADCに接続される。つまり、このモード2の場合、画素信号を4行ずつ並列に読み出すことができるので、イメージセンサ100は、高速な読み出しを実現することができる。モード3MODE3は、低消費電力を実現するモードである。このモード3の場合、制御部101は、各選択部112のスイッチ133スイッチ133-1およびスイッチ133-2をオフOFFにし、その他のスイッチスイッチ131-1およびスイッチ132-1、並びに、スイッチ131-2およびスイッチ132-2をオンONにする。つまり、各選択部112に対応する2つのカラムADCの内、一方のカラムADCの利用が停止される。すなわち、2行の画素信号は、共通のカラムADCで処理される。これにより、動作させるカラムADCの数が低減されるので、低消費電力の読み出しが可能になる。なお、この場合、2行ずつ読み出しが可能になる。なお、このモード3において、制御部101が、定電流回路部114定電流回路部114-1および定電流回路部114-2を制御し、カラムADCを停止させた系統の負荷MOSトランジスタを停止させるようにしてもよい。図3の例の場合、スイッチ133-1およびスイッチ133-2がオフされるので、MOSトランジスタ162-1LOAD3およびMOSトランジスタ162-2LOAD2が停止される。このようにすることにより、さらに低消費電力化の実現が可能になる。[読み出しの高機能化]次に、読み出しの高機能化について説明する。読み出しの高機能化の方法は、任意であり、様々なものが考えられる。例えば、複数フレームレートでの読み出し、高ダイナミックレンジ化、および低ノイズ化等が考えられる。以下において、各方法について説明する。[複数情報の読み出し]モード2MODE2の場合、各系統の出力線は、互いに異なるカラムADCに接続される。つまり、各出力線から出力される画素信号は、互いに独立に信号処理される。したがって、各系統の出力線に対応する画素は、シャッタ動作や読み出し動作等を互いに独立に設定することができる。すなわち、このモード2の場合、複数の読み出しモードの併用を実現することができる。例えば、各カラムの各系統の画素の読み出しのレートを互いに独立に設定することができる。例えば、図2Aの例において、4系統の内の2系統の出力線に対応する画素を第1のレート例えば、30fpsで読み出し、他の2系統の出力線に対応する画素を、第1のレートと異なる第2のレート例えば、240fpsで読み出すようにしてもよい。例えば、デジタルスチルカメラ等の撮像装置において、静止画撮像前に被写体の画像動画を筺体に設けられたモニタに表示するプレビューモードがある。一般的な動作として、このプレビューモードにおいて、ユーザが撮像画像のレイアウトを確認し、レリーズボタンを押下する等して静止画撮像を指示すると、オートフォーカス機能により焦点位置が調整された後、静止画が撮像され、記録される。このような処理において、プレビューモードで表示される動画像は、確認用であるので、フレームレートは、処理の負荷を低減させるために、例えば30fpsのような比較的低いレートが望ましい。これに対して、オートフォーカス処理を実行する際には、ユーザの指示から静止画撮像が行われるまでの応答性を向上させるために、より高速に焦点位置を決定するのが望ましいので、フレームレートは、例えば240fpsのようなより高いレートが望ましい。そこで、一般的には、低レートでプレビューモードを行い、ユーザに撮像を指示されると、フレームレートを高レートに切り替えてオートフォーカスが実行される。しかしながら、この場合、フレームレートを切り替える際に、不要な待機時間が生じる恐れがある。そこで、イメージセンサ100は、モード2において、複数のフレームレートで同時に画像を読み出すようにすることにより、ユーザの指示から静止画撮像が行われるまでの応答性を、より向上させることができる。図4Aにその読み出しイメージ図を示す。制御部101は、画素アレイ部111を制御し、画素1および画素2の画素信号を30fpsで読み出しRead12、画素3および画素4の画素信号を240fpsで読み出すRead34。モード2の場合、画素1乃至画素4は、互いに異なるカラムADCに接続される。ADC113-1乃至ADC113-4は、それぞれ、供給される画素信号を、それぞれのレートで処理すればよい。つまり、イメージセンサ100は、複数のレートのデータ出力を実現することができる。より具体的には、図4Bに示されるように、低レートでの読み出しは、画素信号の読み出し回数が低減されることにより、実現される。図4Bの例の場合、低レート30fpsで読み出される画素信号は、高レート240fpsで読み出される画素信号の読み出し8回に対して1回読み出され、残りの7回は、読み出しが省略される。したがって、制御部101は、ADC113を制御して、その読み出しが省略されている間、対応する系統のカラムADCADC113-1およびADC113-2を停止させることができる。これにより、制御部101は、より低消費電力な読み出しを実現することができる。なお、このような複数レートでの読み出しの場合、レート毎に画素を分ける必要がある。つまり、同一の画素の画素信号を複数レートで読み出すことはできないので、画素毎に、読み出しレートを設定する必要がある。すなわち、複数レートで読み出す場合、各レートの画像の解像度は、単一レートで読み出す場合よりも低減する。例えば、上述したようなプレビューモードやオートフォーカスに用いられる画像の解像度が、静止画像の解像度よりも低減することになる。ただし、一般的には、プレビューモードやオートフォーカスに高解像度の画像は要求されないので、特に問題は生じない。[マルチサンプリング]また、モード1の互いに独立した複数系統出力を利用して、出力データのノイズを低減させるようにしてもよい。その場合、制御部101は、ADC113の各カラムADCを制御し、図5に示される実線201と点線202のように、P相、D相のサンプリングタイミングを複数に分け、各出力の加算平均を求めるようにしてもよい。例えば、制御部101は、各カラムADCを制御し、各系統のカラムADCのDAC波形を図5に示されるようにずらす。各系統のカラムADCは互いに独立に動作するので、このような制御は容易に実現することができる。このようにすることにより、サンプリング回数が2倍に増えるので、両サンプリングにより得られた信号の加算平均を出力することにより、SN比を改善することができる。すなわち、制御部101は、出力データのノイズを低減させることができる。また、互いに独立した複数のカラムADCを用いるので、制御部101は、このようなノイズ低減を、単一のADCによって行う場合よりも、より高速な変換処理において実現することができる。[ワイドダイナミックレンジ機能]また、モード1の互いに独立した複数系統出力を利用して、出力データのダイナミックレンジを拡張させるようにしてもよい。例えば、制御部101は、各カラムADCを制御し、各系統のゲインを互いに独立に設定する。このようにすることにより、制御部101は、出力データのダイナミックレンジを拡張させることができる。また、互いに独立した複数のカラムADCを用いるので、制御部101は、このような出力データのワイドダイナミックレンジ化を、単一のADCによって行う場合よりも、より高速な変換処理において実現することができる。以上のように、制御部101は、各部を制御することにより、より多様な方法で、出力データの高機能化を実現することができる。すなわち、イメージセンサ100は、より多様なデータ出力を実現することができる。なお、モード1の互いに独立した複数系統出力を利用して、制御部101は、各系統のカラムADCの分解能ビット数を互いに独立に設定するようにしてもよい。また、上述した高機能化処理を複数同時に行うようにしてもよい。さらに、上述した以外の高機能化を行うようにしてもよい。[制御処理の流れ]図6のフローチャートを参照して、制御部101により実行される制御処理の流れの例を説明する。制御処理を開始すると制御部101は、ステップS101において、外部からの要求を受け付ける。ステップS102において、制御部101は、受け付けた要求に応じたモードを判定する。ステップS103において、制御部101は、選択部112を制御して、1画素の回路の画素信号の出力先とするADCの数を設定する。例えば、制御部101は、図3に示される表のように、モードに応じて、制御部112の各スイッチのオンオフ制御を行う。ステップS104において、制御部101は、ADC113を制御して、各カラムADCの設定を制御する。ステップS105において、制御部101は、画素アレイ部111、選択部112、ADC113、および定電流回路部114を制御して、各部の駆動をモードや高機能化等の処理に応じて制御する。画素信号の読み出しが終了すると、制御部101は、制御処理を終了する。このように処理を行うことにより、制御部101は、より多様な用途に利用することができるように、より多様なデータ出力を実現することができる。[積層化]なお、上述したように、各カラムに対して複数のADCを設けると、例えば、図7Aに示される構成では、チップサイズが増大し、コストが増大してしまう恐れがある。そこで、図7Bに示されるように、チップの積層化をするようにしてもよい。図7Bの場合、イメージセンサ100は、画素アレイ部111が主に形成される画素チップ100-1と、出力回路、周辺回路、およびADC113等が形成される周辺回路チップ100-2、およびパッドPADとの複数チップにより構成される。画素チップ100-1の画素アレイ部111の出力線とドライブ線が貫通ビアVIAを介して周辺回路チップ100-2の回路と接続されている。このような構成とすることにより、チップサイズを小さくすることができ、コストを削減させることができる。また、配線層のスペースに余裕ができるので、配線の引き回しも容易になる。さらに、複数チップ化することにより、各チップをそれぞれ最適化することができる。例えば、画素チップにおいては、配線層による光学的な反射による量子効率の低下を防ぐためにより少ない配線層で低背化を実現し、周辺回路チップにおいては、配線間カップリング対策など最適化を可能にするために配線層の多層化を実現することができる。例えば、周辺回路チップの配線層を、画素チップの配線層よりも多層化することもできる。なお、裏面照射型のイメージセンサの場合、配線層による光学的な反射は生じないが、不要な配線層数の増大を抑制することにより、配線工程数の増大等を抑制し、コストの削減を実現することができる。また、画素チップエリアと同等なチップ面積があるため、トータルの積層チップの面積を増加させることなく周辺回路領域に複数のADCの搭載が可能になる。なお、本技術を適用した撮像素子撮像装置は、上述した構成に限らず、他の構成であってもよい。<2.第2の実施の形態>[撮像装置]図8は、本技術を適用した撮像装置の主な構成例を示す図である。図8に示される撮像装置300は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。図8に示されるように撮像装置300は、レンズ部311、CMOSセンサ312、操作部314、制御部315、画像処理部316、表示部317、コーデック処理部318、および記録部319を有する。レンズ部311は、レンズや絞り等の光学系素子よりなる。レンズ部311は、制御部315に制御されて、被写体までの焦点を調整し、焦点が合った位置からの光を集光し、CMOSセンサ312に供給する。CMOSセンサ312は、被写体を撮像するイメージセンサであり、制御部315に制御されて、入射光を光電変換し、各画素の画素値をAD変換することにより、被写体の撮像画像のデータ撮像画像を得る。CMOSセンサ312は、制御部315に制御されて、その撮像により得られた撮像画像データを画像処理部316に供給する。操作部314は、例えば、ジョグダイヤル商標、キー、ボタン、またはタッチパネル等により構成され、ユーザによる操作入力を受け、その操作入力に対応する信号を制御部315に供給する。制御部315は、操作部314により入力されたユーザの操作入力に対応する信号に基づいて、レンズ部311、CMOSセンサ312、画像処理部316、表示部317、コーデック処理部318、および記録部319の駆動を制御し、各部に撮像に関する処理を行わせる。画像処理部316は、CMOSセンサ312から供給された画像信号に対して、例えば、黒レベル補正や、混色補正、欠陥補正、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。この画像処理の内容は任意であり、上述した以外の処理が行われてもよい。画像処理部316は、画像処理を施した画像信号を表示部317およびコーデック処理部318に供給する。表示部317は、例えば、液晶ディスプレイ等として構成され、画像処理部316からの画像信号に基づいて、被写体の画像を表示する。コーデック処理部318は、画像処理部316からの画像信号に対して、所定の方式の符号化処理を施し、符号化処理の結果得られた画像データを記録部319に供給する。記録部319は、コーデック処理部318からの画像データを記録する。記録部319に記録された画像データは、必要に応じて画像処理部316に読み出されることで、表示部317に供給され、対応する画像が表示される。撮像装置300のCMOSセンサ312は、図1や図2を参照して上述したイメージセンサ100と同様の構成を有する。つまり、CMOSセンサ312は、1つの画素の信号の出力先とするADCカラムADCの数を選択する選択部スイッチを有する。つまり、CMOSセンサ312は、このADCの数に応じて、より多様な画素信号を出力することができる。したがって撮像装置300は、その多様な画素信号を用いて、より多様な処理を実現することができる。なお、本技術を適用した撮像素子や画像処理部を備える撮像装置は、上述した構成に限らず、他の構成であってもよい。<3.第3の実施の形態>[コンピュータ]上述した一連の処理は、ハードウエアにより実行することもできるし、ソフトウエアにより実行することもできる。一連の処理をソフトウエアにより実行する場合には、そのソフトウエアを構成するプログラムが、コンピュータにインストールされる。ここで、コンピュータには、例えば、図8の制御部315のような、専用のハードウエアに組み込まれているコンピュータや、各種のプログラムをインストールすることで、各種の機能を実行することが可能な汎用のコンピュータなどが含まれる。図9において、コンピュータ400のCPUCentralProcessingUnit301は、ROMReadOnlyMemory302に記憶されているプログラム、または記憶部413からRAMRandomAccessMemory403にロードされたプログラムに従って各種の処理を実行する。RAM403にはまた、CPU401が各種の処理を実行する上において必要なデータなども適宜記憶される。CPU401、ROM402、およびRAM403は、バス404を介して相互に接続されている。このバス404にはまた、入出力インタフェース410も接続されている。入出力インタフェース410には、キーボード、マウスなどよりなる入力部411、CRTCathodeRayTubeやLCDLiquidCrystalDisplayなどよりなるディスプレイ、並びにスピーカなどよりなる出力部412、ハードディスクなどより構成される記憶部413、モデムなどより構成される通信部414が接続されている。通信部414は、インターネットを含むネットワークを介しての通信処理を行う。入出力インタフェース410にはまた、必要に応じてドライブ415が接続され、磁気ディスク、光ディスク、光磁気ディスク、或いは半導体メモリなどのリムーバブルメディア521が適宜装着され、それらから読み出されたコンピュータプログラムが、必要に応じて記憶部413にインストールされる。上述した一連の処理をソフトウエアにより実行させる場合には、そのソフトウエアを構成するプログラムが、ネットワークや記録媒体からインストールされる。この記録媒体は、例えば、図9に示されるように、装置本体とは別に、ユーザにプログラムを配信するために配布される、プログラムが記録されている磁気ディスクフレキシブルディスクを含む、光ディスクCDROMCompactDiscReadOnlyMemoryDVDDigitalVersatileDiscを含む、光磁気ディスクMDMiniDiscを含む、若しくは半導体メモリなどよりなるリムーバブルメディア421により構成されるだけでなく、装置本体に予め組み込まれた状態でユーザに配信される、プログラムが記録されているROM402や、記憶部413に含まれるハードディスクなどで構成される。なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。また、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。また、本明細書において、システムとは、複数のデバイス装置により構成される装置全体を表すものである。また、以上において、1つの装置または処理部として説明した構成を分割し、複数の装置または処理部として構成するようにしてもよい。逆に、以上において複数の装置または処理部として説明した構成をまとめて1つの装置または処理部として構成されるようにしてもよい。また、各装置または各処理部の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置または処理部の構成の一部を他の装置または他の処理部の構成に含めるようにしてもよい。つまり、本技術は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。なお、本技術は以下のような構成も取ることができる。1各画素の画素信号を出力するAD変換部の数を選択する選択部と、前記選択部を制御し、要求に応じた数の前記AD変換部を選択させる制御部とを備える撮像素子。2画素アレイのカラム毎に複数の前記AD変換部をさらに備え、前記選択部は、前記画素信号の出力先を、当該カラムに対応する前記複数のAD変換部の中から選択する前記1に記載の撮像素子。3前記制御部は、当該カラムの各画素を前記複数のAD変換部に接続させるように前記選択部を制御する前記2に記載の撮像素子。4前記制御部は、当該カラムの各画素を複数系統に分け、各画素を、系統毎に互いに異なる前記AD変換部に接続させるように前記選択部を制御する前記2に記載の撮像素子。5前記制御部は、各画素から画素信号が前記系統毎に互いに異なるレートで読み出されるように制御する前記4に記載の撮像素子。6前記制御部は、前記AD変換部を制御し、各AD変換部の設定を、系統毎に互いに異なる設定値にする前記4または5に記載の撮像素子。7前記制御部は、前記AD変換部のアナログゲイン設定を、系統毎に互いに異なる値に設定する前記6に記載の撮像素子。8前記制御部は、前記AD変換部の分解能設定を、系統毎に互いに異なる値に設定する前記6または7に記載の撮像素子。9前記制御部は、前記AD変換部のサンプリングタイミングを、系統毎に互いに異なる値に設定する前記6乃至8のいずれかに記載の撮像素子。10前記制御部は、互いに異なるタイミングでサンプリングされて処理された、各系統のAD変換部の出力を、加算平均して出力するように、前記AD変換部を制御する前記9に記載の撮像素子。11前記制御部は、一部の前記AD変換部を停止させ、当該カラムの各画素を残りの前記AD変換部に接続させるように前記選択部を制御する前記2乃至10のいずれかに記載の撮像素子。12前記制御部は、さらに、停止した前記AD変換部に対応する定電流回路を停止させる前記11に記載の撮像素子。13複数のチップが積層された積層構造を有する前記1乃至12のいずれかに記載の撮像素子。14前記画素信号が読み出される画素アレイが形成される画素チップと、周辺回路、前記制御部、前記選択部、および前記AD変換部が形成される周辺回路チップとを備える前記13に記載の撮像素子。15前記周辺回路チップの配線層が、前記画素チップの配線層よりも多層化される前記14に記載の撮像素子。16受付部が、要求を受け付け、制御部が、各画素の画素信号を出力するAD変換部の数を、受け付けられた前記要求に応じたモードで選択させる制御方法。17各画素において入射光を光電変換する画素アレイと、前記画素アレイの各画素の画素信号を出力するAD変換部の数を選択する選択部と、前記選択部を制御し、要求に応じた数の前記AD変換部を選択させる制御部とを備える撮像装置。"