"メモリセル群と前記メモリセル群へのデータリフレッシュ処理を実行する手段を備えた揮発性メモリ装置と、演算装置と、前記演算装置と前記揮発性メモリ装置との間の所定幅のデータ単位で行われるデータの書き込み処理及びデータ読み出し処理を制御するデータ制御回路と、データ反転制御回路とを備え、前記データ反転制御回路は、前記演算装置からの前記揮発性メモリ装置へのデータ書き込み時において、書き込みデータにおける前記所定幅の書込データ単位ごとに、前記書込データ単位における値1の数が過半数かどうかを判定し、前記過半数である場合は、当該書込データ単位における値1/0を反転処理して前記揮発性メモリ装置への書き込みデータとする第1データ処理手段と、前記揮発性メモリ装置から前記演算装置へのデータ読み出し時において、読み出しデータにおける前記所定幅の読出データ単位ごとに、前記読出データ単位における反転処理の状態を判定して前記メモリセル群に記憶されている当該データ単位が反転状態の場合は、当該読出データ単位における値1/0を反転処理して復元し、前記演算装置への読み出しデータとする第2データ処理手段と、を備えてなり、前記構成により、前記揮発性メモリ装置のメモリセル群に記憶されるデータにおけるデータリフレッシュ動作の対象となる値1が記憶されるメモリセルの数を少なくすることを特徴とするコンピュータシステム。メモリセル群と前記メモリセル群へのデータリフレッシュ処理を実行する手段を備えた揮発性メモリ装置と、演算装置と、前記演算装置と前記揮発性メモリ装置との間のデータの書き込み処理及びデータ読み出し処理を所定幅のデータ単位で行うデータ制御回路と、データ反転制御回路とを備え、前記データ反転制御回路は、第1データ処理手段と、第2データ処理手段と、を備え、前記第1データ処理手段は、前記演算装置からの前記揮発性メモリ装置へのデータ書き込み時において、書き込みデータにおける前記所定幅の書込データ単位ごとに、前記書込データ単位における値1の数を検出する処理と、前記書込データ単位における過半数が値1であるかどうかを判定し、過半数である場合は、反転フラグに値1を設定し、否の場合は、当該反転フラグに値0を設定する処理と、前記反転フラグが値1の場合は、当該書込データ単位における値1/0を反転処理し、当該反転フラグとセットで前記揮発性メモリ装置への書き込みデータとする処理と、を実行するように構成されてなり、前記第2データ処理手段は、前記揮発性メモリ装置からの前記演算装置へのデータ読み出し時において、読み出しデータにおける前記所定幅の読出データ単位ごとに、前記読出データ単位に対応する前記反転フラグの値を判定し、前記反転フラグの値1の場合は、前記メモリ群に記憶されている当該読出データ単位における値1/0を反転処理して復元し、前記演算装置への読み出しデータとする処理、を実行するように構成されてなり、前記構成により、前記揮発性メモリ装置のメモリセル群に記憶されるデータにおけるデータリフレッシュ動作の対象となる値1が記憶されるメモリセルの数を少なくすることを特徴とするコンピュータシステム。前記第1データ処理手段は、前記書込データ単位において値1を下位側にシフトする処理を行い、前記所定幅のビット数をRとするとき、前記シフト処理後のデータ配列において、m=[R/21]で演算されるビットの値が1のとき、前記反転フラグに値1を設定する処理を実行することを特徴とする請求項2記載のコンピュータシステム。前記所定幅は、前記リフレッシュ動作の単位である行単位であることを特徴とする請求項1乃至3のいずれか記載のコンピュータシステム。前記データ反転制御回路は、前記データ制御回路に設けられていることを特徴とする請求項1乃至4のいずれか記載のコンピュータシステム。前記データ反転制御回路は、前記揮発性メモリ装置に設けられてなることを特徴とする請求項1乃至5のいずれか記載のコンピュータシステム。コンピュータシステムに装着して使用され、前記コンピュータシステムの演算装置との間のデータの書き込み処理及び読み出し処理が所定幅のデータ単位ごとに行われる揮発性メモリ装置であって、メモリセル群と、前記メモリセル群に対するデータリフレッシュを実行する手段と、前記演算装置と前記メモリセル群との間のデータ書き込み処理および前記メモリセル群からのデータ読み出し処理を制御するデータ反転制御回路とを備え、前記データ反転制御回路は、前記演算装置から揮発性メモリ装置へのデータ書き込み時において、前記メモリ群への書き込みデータにおける前記所定幅の書込データ単位ごとに、前記書込データ単位における値1の数が過半数かどうかを判定し、前記過半数である場合は、当該書込データ単位における値1/0を反転処理して前記メモリ群への書き込みデータとする第1データ処理手段と、前記揮発性メモリ装置から前記演算装置へのデータ読み出し時において、前記メモリ群からの読み出しデータにおける前記所定幅の読出データ単位ごとに、前記読出データ単位における前記反転処理の状態を判別し、前記メモリ群に記憶されている当該データ単位が反転状態の場合は、当該読出データ単位における値1/0を反転処理して復元して前記演算装置への読み出しデータとする第2データ処理手段と、を備えてなり、前記構成により、前記メモリセル群に記憶されるデータにおけるデータリフレッシュ動作の対象となる値1が記憶されるメモリセルの数を少なくすることを特徴とする揮発性メモリ装置。コンピュータシステムに装着して使用され、前記コンピュータシステムの演算装置との間のデータの書き込み処理及び読み出し処理が所定幅のデータ単位ごとに行われる揮発性メモリ装置であって、メモリセル群と、前記メモリセル群に対するデータリフレッシュを実行する手段と、前記メモリセル群に対するデータ書き込み処理および前記メモリセル群からのデータ読み出し処理を制御するデータ反転制御回路とを備え、前記データ反転制御回路は、第1データ処理手段と、第2データ処理手段と、を備え、前記第1データ処理手段は、前記演算装置からのデータ書き込み時において、前記メモリ部群への書き込みデータにおける前記所定幅の書込データ単位ごとに、前記書込データ単位における値1の数を検出する処理と、前記値1の数及び前記特定ビットの情報を用いて、前記書込データ単位における過半数が値1であるかどうかを判定し、過半数である場合は、反転フラグに値1を設定し、否の場合は、当該反転フラグに値0を設定する処理と、前記反転フラグが値1の場合は、当該書込データ単位における値1/0を反転処理し、当該反転フラグとセットで前記メモリ群への書き込みデータとする処理と、を実行するように構成されてなり、前記第2データ処理手段は、前記メモリ群からの前記演算装置へのデータ読み出し時において、読み出しデータにおける前記所定幅の読出データ単位ごとに、前記読出データ単位に対応する前記反転フラグの値を判定し、前記反転フラグのが値1の場合は、前記メモリ群に記憶されている当該読出データ単位における値1/0を反転処理して復元し、前記演算装置への読み出しデータとする処理、を実行するように構成されてなり、上記構成により、前記メモリセル群に記憶されるデータにおけるデータリフレッシュ動作の対象となる値1が記憶されるメモリセルの数を少なくすることを特徴とする揮発性メモリ装置。前記第1データ処理手段は、前記書込データ単位において値1を下位側にシフトする処理を行い、前記所定幅のビット数をRとするとき、前記シフト処理後のデータ配列において、m=[R/21]で演算されるビットの値が1のとき、前記反転フラグに値1を設定する処理を実行することを特徴とする請求項8記載の揮発性メモリ装置。前記所定幅は、前記データリフレッシュ動作の単位である行単位であることを特徴とする請求項7乃至9のいずれか記載の揮発性メモリ装置。本願発明者の検討したところによると、一般的なDRAMが備えるリフレッシュ回路において、上記リフレッシュを行うときには、メモリセルに蓄えられた電荷を読出し、基準値以上であるなら電荷を補充するがメモリセルに1が記憶されている場合はリフレッシュにより電荷が補充される方式、これにより電力を消費してしまう。即ち、情報1が記憶されているメモリセルが多いほど、消費電力が多くなる。特に、例えば携帯パソコンや携帯電話機など電池バッテリを電源とする電子機器では低消費電力化が必要で、リフレッシュ処理に要する消費電力の低減も重要である。以上を鑑み、本発明の主な目的は、DRAMなどの揮発性メモリ装置に係わり、リフレッシュ時に必要な消費電力の低減を実現できる技術を提供することである。上記目的を達成するため、本発明のうち代表的な形態は、DRAMなどの揮発性メモリ装置及びそれを含むコンピュータシステムであって、以下に示す構成を有することを特徴とする。本システムでは、揮発性メモリ装置のメモリセル群に対して書き込みデータの値1または0を記憶させる際に、データ反転によって全体的に値1が少なくなるように制御する。特に、リフレッシュ動作の単位に対応した所定幅例えば行単位の書き込みデータ毎にデータの値を判定し、過半数が1の場合は当該所定幅のデータ単位でデータ値1または0を反転処理し、当該書き込みデータ毎に含まれる1の数が半数以下になるようにする。これにより、データ反転によって全体的に値1が少なくなるように制御し、リフレッシュ時の電荷補充の対象となるメモリセル数を減らすことで消費電力を低減する。本システムでは、データ書き込み時に、書込データ単位における値1の数が過半数であるかどうかを判定し、値1の数が過半数であると認識した場合は、当該書込データ単位における値1/0を反転する処理を実行する手段を有する。また、揮発性メモリ装置からのデータ読み出し時に、メモリ群に記憶されている読み出し対象となる読出データ単位における反転状態を認識し、反転状態の場合は当該読出データ単位における値1/0を反転して復元し、制御演算部へデータを転送する。また、上記書込データ単位及び読出データ単位に対して、上記値1の数が過半数であるかどうか及び上記反転状態かどうかを表すフラグを設定し、読み出し時に当該フラグで読み出し対象となるデータ単位が反転状態で記憶されているかどうかを判定することができる。本発明によるコンピュータシステムは、例えば、メモリセル群とデータリフレッシュ処理手段を備えた揮発性メモリ装置と、演算装置と、前記揮発性メモリ装置と前記演算装置との間の所定幅のデータ単位で行われるデータの書き込み処理及び読み出し処理を制御するデータ制御回路と、データ反転制御回路を備え、前記データ反転制御回路は、前記演算装置からの前記揮発性メモリ装置へのデータ書き込み時において、書き込みデータにおける所定幅の書込データ単位ごとに、前記書込データ単位における値1の数が過半数かどうかを判定し、前記過半数が値1である場合は、当該書込データ単位における値1/0を反転処理し、前記揮発性メモリ装置への書き込みデータとするデータ処理手段と、前記揮発性メモリ装置から前記演算装置へのデータ読み出し時において、読み出しデータにおける所定幅の読出データ単位ごとに、前記読出データ単位における反転処理の状態を判定し、前記メモリ群に記憶されている当該データ単位が反転状態の場合は、当該読出データ単位における値1/0を反転処理して復元し、前記演算装置への読み出しデータとするデータ処理手段と、を有する。上記構成により、前記揮発性メモリ装置のメモリセル群に記憶されるデータ全体におけるリフレッシュ動作の対象となる値1が記憶されるメモリセルの数を少なくする。本発明の一態様によれば前記データ反転制御回路は前記データ制御回路に設けることができる。また本発明の他の一態様によれば、前記データ反転制御回路は前記揮発性メモリ装置に設けることができる。本発明による揮発性メモリ装置は、コンピュータシステムに装着して使用され、前記コンピュータシステムの演算装置との間のデータの書き込み処理及びデータ読み出し処理が所定幅のデータ単位ごとに行われるものであり、メモリセル群と、前記メモリセル群に対するデータリフレッシュを実行する手段と、前記メモリセル群に対するデータ書き込み処理および前記メモリセル群からのデータ読み出し処理を制御するデータ反転制御回路とを備え、前記データ反転制御回路は、前記演算装置から揮発性メモリ装置へのデータ書き込み時において、前記メモリ群への書き込みデータにおける前記所定幅の書込データ単位ごとに、前記書込データ単位における値1の数が過半数かどうかを判定し、前記過半数である場合は当該書込データ単位における値1/0を反転処理して前記メモリ群への書き込みデータとする第1データ処理手段と、揮発性メモリ装置から前記演算装置へのデータ読み出し時において、前記メモリ群からの読み出しデータにおける前記所定幅の読出データ単位ごとに、前記読出データ単位における前記反転処理の状態を判別して前記メモリ群に記憶されている当該データ単位が反転状態の場合は、当該読出データ単位における値1/0を反転処理して復元し、前記演算装置への読み出しデータとする第2データ処理手段と、を備えてなり、前記構成により、前記メモリセル群に記憶されるデータにおけるデータリフレッシュ動作の対象となる値1が記憶されるメモリセルの数を少なくすることを特徴とする。本発明のうち代表的な形態によれば、DRAMなどの揮発性半導体記憶装置に係わり、データリフレッシュ時に必要な消費電力の低減を実現できる。これにより、例えば携帯パソコンや携帯電話機など電池駆動の電子機器の、使用時間を長くすることや、発熱の低減などが実現できる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、データ/情報の値1をON、0をOFFとも称する。コンピュータシステム1例えばパーソナルコンピュータは、図11の一般的な概念構成図に示すように、図示しないCPUコアを含むコンピュータ全体の動作を制御する制御装置、演算装置を含むCPU4、スロットコネクタに装着された1乃至複数の揮発性メモリ装置DRAM2で構成される主記憶装置、出力回路6、入力回路7、通信回路8等が、印刷配線基板マザーボード2上に搭載され相互に機能的にバスを介して接続されて構成される。主記憶装置となるDRAM3はDCLDigitalControlLogic5を介して演算装置に接続されており、制御装置の制御下でメモリ装置3へのデータ書き込み処理及びメモリ装置からのデータ読み出し処理が実行される構成になっている。DRAM3のそれぞれは複数のDRAMチップがメモリボード上に組み込まれておりメモリボードの一枚あるいは複数枚がマザーボードのスロットに装着される構成とされている。図11の例では、制御装置、演算装置およびDCLはCPU4として半導体基板上に一体に形成されたLSIで構成されている。なお、CPUCentralProcessingUnitの用語は大型コンピュータの処理装置を含む広義の用語であるが、制御装置及び演算装置が半導体基板上に一体に形成されたLSI構成のCPUはMPUあるいはMicroProcessorともいわれる。図10は、DRAM2に関する構成例を示す。DRAM2のメモリ部22として、メモリセルアレイMemoryCellArray207メモリバンクを構成すると、行デコーダRowDecoder204と、列デコーダColumnDecoder206と、センスアンプSenseAmp205とを有する。行デコーダ204には、行アドレスバッファRowAddressBuffer及びリフレッシュカウンタRefreshCounter201が接続され、列デコーダ206には、列アドレスバッファColumnAddressBuffer202が接続されている。また列アドレスバッファ202とDCL5との間には制御論理ControlLogic203が接続されている。メモリ部22は、行と列からなるメモリセルアレイ207メモリバンクを含む。210はメモリセルアレイ207の行行単位の例を示す。例えばDRAM2へのデータ書き込み時には、CPU4の演算装置からDCL5へ書き込みの指示及びデータDQ0DQ15信号、及び対応するアドレスA0A11信号などが与えられる。そして矢印の流れに従って、メモリセルアレイ207のメモリセル群に対してデータ値1/0が書き込まれる。また例えばセンスアンプ205にはリフレッシュ回路21が内蔵されている。このリフレッシュ回路21により、メモリセルアレイ207の列単位210でその複数の各メモリセル容量に対してリフレッシュ動作値1のメモリセルに対して電荷を補充するプリチャージ動作が自動的に実行される機構となっている。なお、メモリセルの電荷による電圧が所定閾値レベルV/2以上の場合は値1、所定閾値レベルV/2未満の場合は値0である。リフレッシュプリチャージ動作の際には、メモリセルの電圧が所定閾値レベルV/2以上である値1のメモリセルが自動的に検出され、当該メモリセルの電荷量が所定電圧レベルVになるように補充する動作が行われる。この電圧Vは時間経過によって次第に下がり所定閾値レベルV/2を下回るとデータ値が0に変わってしまう。よって、その時間経過よりも前にリフレッシュプリチャージする必要がある。メモリ部22における値1のメモリセルが多いほど、リフレッシュに要する消費電力が大きくなる。図9は、演算装置とDRAM2の間のデータの流れを模擬的に示す図である。本発明者は、まず図9で図示される構成のコンピュータシステムについて検討した。図9のコンピュータシステム1はDRAMメモリセル群で構成されるメモリ部22とDRAMメモリセルが保持する電荷の低下を補うリフレッシュ回路21を含むDRAM2揮発性メモリ装置がDCLを介してCPU4の演算装置に接続された構成である。リフレッシュ回路21は、与えられた書き込みデータに応じてメモリ部22のメモリセル群に対するリフレッシュ動作を自動的に実行する回路である。本構成例に示すように、DRAM2の内部に自動的なリフレッシュ機構を備えることが一般的である。CPU4は、DRAM2に対するデータの読み書き等の情報処理の制御を行う制御回路が半導体基板上に作りこまれたLSIであり、演算装置に接続されるDCLDataControlLogic:データ制御論理5を含む構成である。CPU4は、DRAM2へデータを書き込むための書き込みデータの作成及び書き込み指示の発行や、DRAM2からデータを読み出すための読み出し指示の発行及び読み出しデータの取得などの処理を行う。DCL5は、CPU4からの制御に従って、DRAM2との間で所定の方式で命令や信号を授受する。例えば、A0A11はアドレスを示す。BA0BA1はバンクアドレスを示す。DQ0DQ15は、データを示す。CKはクロックを示す。CKEはクロックイネーブルを示す。CEはチップイネーブルを示す。RASはRow行アドレスセレクトを示す。CASはColum列アドレスセレクトを示す。WEはWriteイネーブルを示す。<実施の形態1>図1~図6を用いて、本発明の実施の形態1のコンピュータシステムについて説明する。実施の形態1では、図1に図示されるように、DRAM2とCPU4の演算装置との間のデータ書き込み及びデータ読み出しを制御するデータ制御回路DCL5内に、本発明による機能リフレッシュ消費電力低減のためのデータ反転制御機能を実現するデータ反転制御回路100を追加搭載した構成である。また本データ反転制御回路100の構成では、データ書き込み時の機構と、それに対応するデータ読み出し時の機構とを備えている。本機能100により、DRAM2メモリ部22に書き込むデータにおける値1の数が少なくなるようにデータ反転制御することにより、リフレッシュに要する消費電力を低減する。[システム構成]図1に構成例が図示される実施の形態1のコンピュータシステム1は、図9のコンピュータシステム1に対して主に異なる箇所として、DCL5の内部にデータ反転制御回路100を備えた構成である。DCL5とDRAM2との間では図9と同様に信号が授受される。図1のaはデータ書き込み時、bはデータ読み出し時の流れ概略を示す。図2は、図1のデータ反転制御回路100の詳細を示している。データ反転制御回路100は、反転フラグ設定回路101、書き込み時データ反転処理回路105、読み出し時データ反転処理回路データ出力装置106、などを備える構成である。反転フラグ設定回路101は、ON数検出回路102、特定ビット抽出回路103、フラグ値設定部104、などを備える構成である。これら各部の処理詳細は後述の図4~図6で示される。反転フラグ設定回路101は、データ書き込み時に、書き込みデータ図2のaに対して反転フラグFとするを設定する処理を行う装置である。図2のaは、演算装置からDCL5への書き込みデータ入力データを示し、1つ以上の行単位データこの行とはDRAM2メモリセルアレイ側の行210に対応するを含む。ON数検出回路102は、書込データにおける1ONの数nとするを検出する装置である。ON数nは、所定幅行単位の書込データにおける値1ONの数である。本実施の形態では、所定幅行単位の書込データの1ONをLSB最下位ビット側へシフトさせるアルゴリズムを含む処理図5により、当該1ONの数nを検出する。図2のbは、ON数検出回路102により検出されるON数nの情報を示す。特定ビット抽出回路103は、所定幅行単位の書込データの特定ビットmとするを抽出する。特定ビットmとは、所定幅行単位の書込データにおける所定の過半数の位置半数に1を加算した数のビットである。所定幅行単位のビット数をRとすると、m=[R/21]のビットである。図2のcは、特定ビット抽出回路103により抽出される特定ビットmの情報を示す。この特定ビットmは、本実施の形態では、上記アルゴリズムを含む図5に図示されるシフト処理後のデータ配列における特定ビットにおける値が、所定幅行単位の書込データにおけるON数nが過半数か否かを示すビットにもなっている。フラグ値設定部104は、上記ON数nと特定ビットmの情報を用いて、所定幅行単位の書込データごとにフラグFの値を設定する。本実施の形態では、上記アルゴリズムを含む処理図5に対応して、図5に図示されるシフト処理後のデータ配列における特定ビットmの値をそのまま反転フラグFの値に設定することができる。図2のdは、フラグ値設定回路104により設定されるフラグF値、及び当該フラグF値に対応付けられる所定幅行単位の書込データを示す。反転フラグ設定回路101の動作によって、所定幅行単位の書込データごとに、その過半数が値1のときには、対応する反転フラグFにそのことを表す値1が設定される。そして、書き込み時データ反転処理回路105では、この反転フラグFが1のときには、対応する所定幅行単位の書込データにおけるデータ1/0を反転させる。図2のeは、DCL5からDRAM2への書き込みデータ反転書込データであり、書き込み時データ反転処理回路105による反転処理済み状態の所定幅行単位の書込データとそれに対応するフラグF値とのセットを1つ以上含むデータである。これにより、当該反転書込データ図2のeの書き込みによって、DRAM2のメモリセル群に保持される値1の数が減ることになる。即ちこれによりDRAM2のメモリセル群に対するリフレッシュ時に対象となるメモリセルの数が減り、リフレッシュプリチャージの電荷の充填量が減ることになる。従って、本DRAMシステム1ではリフレッシュ動作の消費電力の低減が実現される。DRAM2からのデータ読み出し時には、読み出し時データ反転処理回路106を用いて、上記データ書き込み時の制御とは逆の制御が行われる。CPU4からの読み出し指示に従い、DCL5データ反転制御回路100は、DRAM2メモリセルアレイ207から対象データを読み出す。図2のfは、DRAM2からDCL5への読み出しデータ反転読出データであり、反転処理済み状態の所定幅行単位の読出データとそれに対応するフラグF値とのセットを1つ以上含むデータである。この読み出しデータ図2のfは、書き込み時の制御による反転状態のデータを含んでいるため、読み出し時データ反転処理回路106において、反転状態のデータを再反転により復元する処理を行う。読み出し時データ反転処理回路106は、読み出しデータ図2のfに含まれている所定幅行単位の読出データごとに、対応する反転フラグFの値1/0を参照し、このF値が1の場合は、対応する所定幅行単位の読出データが反転状態であることを表しているため、当該読出データの値1/0を更に反転することで元書き込み前の状態に戻す。F値が0の場合は元の状態のままなのでそのまま出力すればよい。この動作により、書き込み時のデータ図2のaと同一のデータ図2のgをCPU4へ出力することができる。上記の所定幅とは、本実施の形態では、リフレッシュ動作の単位である行単位図3の210に対応する所定データビット幅数となる。なおリフレッシュの機構方式に応じてこの単位が行単位とは異なる場合、上記の所定幅は、行単位に限らず、対応する所定データビット幅の単位に変更した形態とすることができる。図3は、図1のDRAM2の詳細を示している。図3のDRAM2は、図10の構成に対して主に異なる箇所として、メモリ部22メモリセルアレイ207において、行単位210のデータごとのフラグF値を格納するための領域フラグ領域211を有する構成である。他の要素については図10と概略同様である。例えば、リフレッシュ回路21は、DCL5側から与えられる書き込みデータ反転書込データ:図2のeに応じて、メモリ部22メモリセルアレイ207のメモリセル群に対するリフレッシュ動作を行単位210で自動的に実行する。メモリセルアレイ207の複数の行に対しては例えば順次でリフレッシュ動作が行われ、1つの行に対してはそれに含まれる複数のメモリセルに対して同時にリフレッシュ1ON状態のメモリセルに対する電荷の補充が行われる。[処理]図4は、データ反転制御回路100の処理フローを示すS101等は処理ステップを表す。図5は、ON数検出回路102及び特定ビット抽出回路103に関する処理アルゴリズム例を示す。図6は、図5に対応したデータ処理例を示し、aは反転フラグFの設定、bは反転書込データ図2のeの作成を示す。図4で、S101では、データのアクセスの有無を判断し、アクセス有りの場合Yは、S102では、当該アクセスが、DRAM2メモリセルへのデータ書き込みWriteの指示か、あるいは、DRAM2メモリセルからのデータ読み出しReadの指示かを判断する。Writeの場合YはS103へ進み、Readの場合NはS111へ進む。S103では、書き込みデータ図2のaをCPU4の演算回路から入力し、反転フラグ設定回路101の処理を行う。S104では、まず、ON数検出回路102の処理を行う。即ち、所定幅行単位の書込データにおける値1ON及びその数nを検出する。S105では、特定ビット抽出回路103の処理を行う。即ち、当該所定幅行単位の書込データのビット数をRとしたとき、m=[R/21]ビットを特定ビットとして抽出する。S106では、反転フラグ設定回路101は、S104とS105の結果n,mを用いて、当該所定幅行単位の書込データのうち検出したON数nが過半数か否かを判定する。本実施の形態ではn≧mを判定する。上記判定で過半数である場合YはS107へ、半数以下である場合NはS108へ進む。そして、フラグ値設定部104により、S107では、当該書込データ行単位に対応するフラグF値に1を設定し、S108では、当該書込データ行単位に対応するフラグF値に0を設定する。設定したフラグF値の情報を対応する書込データと共に出力する図2のd。書き込みデータ図2のaにおける行単位データごとに上記同様の処理が行われる。S109では、上記反転フラグ設定回路101の出力データ図2のdを用いて、書き込み時データ反転処理回路105による処理を行う。即ち、行単位の書込データごとに反転フラグF値を参照し、F=1が設定されている場合は、当該書込データの値1/0を反転する処理を行い、F=0の場合は反転しない。この結果行単位の書込データ反転フラグFのセットを1つ以上含むデータを出力し、S110では、DCL5からDRAM2メモリセルへ反転書込データ図2のeとして書き込み処理する。DRAM2側では、当該反転フラグFを含んだデータ図2のeが、メモリ部22メモリセルアレイ207へ格納される。反転フラグFは図3のフラグ領域211へ格納されることになる。以上で書き込み時の処理を終え最初へ戻る。S111では、CPU4からの読み出し指示に従って、DCL4は、DRAM2から対象データ図2のfを読み出し処理する。この結果行単位の読出データ反転フラグFのセットを1つ以上含むデータを入力し、S112では、読み出し時データ反転処理回路106による処理を行う。即ち、行単位の読出データごとに反転フラグFの値を参照し、F=1が設定されている場合は、当該読出データの値1/0を反転する処理を行い、F=0の場合は反転しない。この結果反転フラグFは含まないの読み出しデータ図2のgをCPU4へ出力する。以上で読み出し時の処理を終え最初へ戻る。図5は、本実施の形態における図4のS104~S106の処理に関する効率的な処理アルゴリズム例を示している。対応する処理例を図6に示している。図5で、ON数検出回路102は、S201では、書き込みデータ図2のaを行単位データごとに入力する。S202では、行単位データごとに、0ビットから対象ビットとして以下の処理を開始する。S203では、対象ビットが最大ビットかどうかを判断し、最大ビットの場合YはS207へ進み、最大ビットではない場合Nは、S204で、対象ビットの値=1かどうかを判断し、1ではない場合0の場合Nは、S205で、対象ビットを最大ビット側へシフトする。S206では、対象ビットを1ビットMSB最上位ビット側に変更し、S203へ戻る。S207では、以上の処理後のデータをもとに、書き込みデータの1ONの数nを出力する。図6aは、601で示す例えば6ビットデータ列の書込データ110110に対して、図5の処理を施した場合である。これにより、602で示すシフト後データ001111では、各値1が最下位ビット側右側に寄せられている。このデータ601は、書込データ601のON数nを表している。即ちn=4の場合である。また、シフト後データ602における特定ビットm=[R/21]ビットが抽出される。本例では、m=6/21=4ビット目となる。本例はn=4かつm=4の場合である。この特定ビットmの値は、書込データ601の1ONの数nが過半数かどうかを示すビットとなっている。本例では、m=4ビット目の値が1であり、過半数4以上であることを表している。そして、上記抽出した特定ビットmの値がそのまま反転フラグF603の値に設定される。図6bで、604は、601の書込データ110110を書き込み時データ反転処理回路105で反転処理した場合の反転書込データ001001を示している。この反転書込データ604に、1ビットの反転フラグF603の値1が追加される。結果、604の反転書込データ001001では、値0が過半数4個、値1が半数以下2個となる。そのため、当該データに対してリフレッシュ動作がされる際には、対象となるメモリセル数が例えば2個F値1を加えると3個に抑えられ、反転前4個に比べて消費電力が少なくなる。より長いサイズの書き込みデータの場合には更に効果が顕著となる。<実施の形態2>次に、図7~図8を用いて、本発明の実施の形態2のDRAMシステムについて説明する。以下実施の形態1とは異なる箇所のみ説明する。実施の形態2では、図7aに示すように、コンピュータシステム1において、DRAM2側内部に、本発明による機能リフレッシュ消費電力低減のためのデータ反転制御機能を実現するデータ反転制御回路100を追加搭載した構成である。また本データ反転制御回路100の構成では、データ書き込み時の機構と、それに対応するデータ読み出し時の機構とを備えている。本機能100により、実施の形態1と同様に、DRAM2メモリ部22に書き込むデータにおける値1の数が少なくなるようにデータ反転制御することにより、リフレッシュに要する消費電力を低減する。変形例として、DCL5をCPU4内に形成し、データ反転制御回路100をDRAM2側内部に搭載してもよい。図8は、DRAM2内部にデータ反転制御回路100を含む構成例を示す。データ反転制御回路100の構成は、実施の形態1と同様であり、a~gのデータ/情報も前述同様である。DRAM2は、CPU4側から図9と同様の制御信号アドレスや書き込み読み出し制御信号などを受け取る。データ反転制御回路100は、例えば制御論理203によって書き込みWriteを認識すると、実施の形態1と同様に、反転フラグ設定回路101により書き込みデータに対して反転フラグFを設定し、反転フラグが1の場合は、書き込み時データ反転処理回路105により書込データの値を反転させ、メモリ部22への書き込みデータとする。読み出しRead時は、メモリ部22メモリセルアレイ207からの読み出しデータ反転フラグF付きから、読み出し時データ反転処理回路106により、反転フラグFが値1の場合は、当該読出データを反転して復元し、CPU4へ出力する。以上説明したように、実施の形態1及び実施の形態2におけるDRAM2のリフレッシュ時に必要な消費電力の低減を実現できる。これにより、例えば、携帯パーソナルコンピュータ、携帯電話機など電池駆動の情報処理装置に搭載される揮発性DRAMの場合などにおいても、使用時間を長くすることや、発熱の低減などが実現できる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。"