"スイッチング動作を制御するためのゲートを備えた第1のスイッチ手段および第2のスイッチ手段とが直列接続されてなるアームがN個Nは2以上の整数並列接続された回路と、前記アーム毎に設けられ、同期整流方式を採用したパルス幅変調に基づいて、前記第1および第2のスイッチ手段におけるオフからオンへのスイッチング動作ならびにオンからオフへのスイッチング動作を制御するN個のゲート駆動回路と、を備えるインバータであって、前記第1および第2のスイッチ手段の各スイッチ手段は、オンの場合には順方向および逆方向の双方向に導通し、オフの場合には順方向に導通しないチャネル領域と、前記逆方向のみに導通するユニポーラ型のダイオード領域と、を有し、前記ゲート駆動回路は、前記第1のスイッチ手段の前記オンへのスイッチング動作のための信号が前記ゲート駆動回路から出力されるタイミングと、前記第2のスイッチ手段の前記オフへのスイッチング動作のための信号が前記ゲート駆動回路から出力されるタイミングとを一致させ、かつ、前記第1のスイッチ手段の前記オフへのスイッチング動作のための信号が前記ゲート駆動回路から出力されるタイミングと、前記第2のスイッチ手段の前記オンへのスイッチング動作のための信号が前記ゲート駆動回路から出力されるタイミングとを一致させる、インバータ。前記ゲート駆動回路は、一の入力信号に基づき、前記第1のスイッチ手段を駆動するための第1の駆動信号と、前記第2のスイッチ手段を駆動するとともに前記第1の駆動信号に対して波形が反転している第2の駆動信号とを生成する、請求項1に記載のインバータ。前記ゲート駆動回路はパルストランスにより構成され、前記パルストランスは、前記入力信号が印加される一次コイルと、前記第1の駆動信号を前記第1のスイッチ手段に印加する第1の二次コイルと、前記第2の駆動信号を前記第2のスイッチ手段に印加する第2の二次コイルと、を備える、請求項2に記載のインバータ。前記ゲート駆動回路が前記各スイッチ手段の前記ゲートに含まれる容量に充電することにより、当該スイッチ手段は前記オンへのスイッチング動作を行い、前記ゲート駆動回路が前記各スイッチ手段の前記ゲートに含まれる容量から放電させることにより、当該スイッチ手段は前記オフへのスイッチング動作を行い、前記充電が行われる回路内にある第1の抵抗を、前記放電が行われる回路内にある第2の抵抗よりも大きくすることにより、前記各スイッチ手段における前記オフへのスイッチング動作を前記オンへのスイッチング動作より速くする、請求項1に記載のインバータ。前記ゲート駆動回路が前記各スイッチ手段の前記ゲートに含まれる容量に充電することにより、当該スイッチ手段は前記オンへのスイッチング動作を行い、前記ゲート駆動回路が前記各スイッチ手段の前記ゲートに含まれる容量から放電させることにより、当該スイッチ手段は前記オフへのスイッチング動作を行い、前記充電が行われる回路内および前記放電が行われる回路内には、それぞれダイオードが含まれ、前記充電が行われる回路内に、さらに、前記ダイオードに直列に接続された抵抗が含まれることにより、前記各スイッチ手段における前記オフへのスイッチング動作を前記オンへのスイッチング動作より速くする、請求項1に記載のインバータ。前記ダイオード領域は、前記各スイッチ手段を構成する半導体素子が備える半導体層、及び当該半導体層に接して配置されたショットキー電極を備える、請求項1に記載のインバータ。前記各スイッチ手段は、金属-絶縁体-半導体電界効果トランジスタである、請求項1に記載のインバータ。前記金属-絶縁体-半導体電界効果トランジスタは、さらに、ソース、およびドレインを備え、前記チャネル領域と前記ダイオード領域とが同一の領域であり、前記金属-絶縁体-半導体電界効果トランジスタの閾値電圧をVthとし、前記ソースの電位を基準とする前記ゲートの電位をVgsとし、前記ソースの電位を基準とする前記ドレインの電位をVdsとし、Vgs≧Vth、かつ、Vds≧0である場合は、前記チャネル領域を介して前記ドレインから前記ソースへ向かって電流が流れ、Vgs≧Vth、かつ、Vds<0である場合は、前記チャネル領域を介して前記ソースから前記ドレインへ向かって電流が流れ、Vgs<Vth、かつ、Vds≧0である場合は、前記ソースと前記ドレインは導通せず、0≦Vgs<Vth、かつ、Vdsが所定の電圧よりも低い場合は、前記チャネル領域を介して前記ソースから前記ドレインへ向かって電流が流れる、請求項7に記載のインバータ。前記前記金属-絶縁体-半導体電界効果トランジスタは、さらに、ボディダイオードを備え、0≦Vgs<Vthである場合に、前記チャネル領域を介して前記ソースから前記ドレインへ向かって電流が流れる前記金属-絶縁体-半導体電界効果トランジスタの立ち上がり電圧の絶対値は、前記ボディダイオードの立ち上がり電圧の絶対値よりも小さい、請求項8に記載のインバータ。前記金属-絶縁体-半導体電界効果トランジスタは、金属-酸化物-半導体電界効果トランジスタである、請求項7に記載のインバータ。前記金属-絶縁体-半導体電界効果トランジスタは、第1導電型の半導体基板と、前記半導体基板の主面上に配置された第1導電型のドリフト層と、前記ドリフト層上に配置された第2導電型のボディ領域と、前記ボディ領域と接する位置に配置された第1導電型のソース領域と、前記ドリフト層の少なくとも一部、前記ボディ領域、および前記ソース領域の少なくとも一部にそれぞれ接するように配置された第1導電型のチャネル層と、前記チャネル層上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置された前記ゲートと、前記ソース領域上に配置されたソースと、前記半導体基板の主面側とは反対側の裏面に設けられたドレインと、を備える、請求項7に記載のインバータ。前記各スイッチ手段は、ワイドバンドギャップ半導体により構成されている、請求項1に記載のインバータ。前記各スイッチ手段は、定格電圧値が100V以上、または、定格電流値が10A以上である、請求項1に記載のインバータ。前記パルス幅変調において、キャリア信号と正弦波形の制御指令信号との比較結果であるパルス幅変調信号に基づき、前記各スイッチ手段のスイッチング動作を制御する、請求項1に記載のインバータ。図27は、負荷駆動システム900が備えるインバータ901動作時のタイミングチャートを示す図であり、図26におけるW相アーム904wを構成するスイッチ手段H9,L9の動作のみを抽出して示したものである。図27aはW相アーム904wの出力電流波形を、図27bは、aにおける丸で囲った部分の拡大図を示している。同期整流方式を採用した場合、図27aに示す正の半周期丸で囲った部分はこの期間に含まれるでは、ハイサイドスイッチ手段H9が主スイッチ手段として機能し、ローサイドスイッチ手段L9が整流用スイッチ手段として機能する。一方、負の半周期では、ローサイドスイッチ手段L9が主スイッチ手段として機能し、ハイサイドスイッチ手段H9が整流用スイッチ手段として機能する。以下、本明細書では、特記しない限り、正の半周期の場面について説明することとする。図27cはゲート駆動信号SgH9の電圧波形を、図27dはゲート駆動信号SgL9の電圧波形をそれぞれ示している。ゲート駆動信号SgH9,SgL9におけるハイレベルの期間では対応するスイッチ手段はオンであり、ローレベルの期間ではオフとなっている。従来、スイッチ手段H9,L9の両方ともがオンとなってしまうことによる短絡電流が流れることを防止するため、図27c,dに示すように、ゲート駆動信号SgH9,SgL9にはデッドタイムDT1,DT2が設けられている。このため、ゲート駆動回路GDは、外部から入力されたパルス幅変調PulseWidthModulation信号以下、PWM信号と記載する。を受け、それらの信号に基づきデッドタイムDT1,DT2を設けたゲート駆動信号SgH9,SgL9を生成するための構成を備えなければならない。その結果、ゲート駆動回路の構成が複雑化してしまうという問題が生じる。本発明は上記の問題点を鑑みてなされたもので、ハイサイドスイッチ手段とローサイドスイッチ手段間に短絡電流が流れることを防止しつつ、ゲート駆動回路の構成を簡略化することが可能なインバータを提供することを目的とする。上記目的を達成するため、本明細書に開示されるインバータは、スイッチング動作を制御するためのゲートを備えた第1のスイッチ手段および第2のスイッチ手段とが直列接続されてなるアームがN個Nは2以上の整数並列接続された回路と、前記アーム毎に設けられ、同期整流方式を採用したパルス幅変調に基づいて、前記第1および第2のスイッチ手段におけるオフからオンへのスイッチング動作ならびにオンからオフへのスイッチング動作を制御するN個のゲート駆動回路と、を備えるインバータであって、前記第1および第2のスイッチ手段の各スイッチ手段は、オンの場合には順方向および逆方向の双方向に導通し、オフの場合には順方向に導通しないチャネル領域と、前記逆方向のみに導通するユニポーラ型のダイオード領域と、を有し、前記ゲート駆動回路は、前記第1のスイッチ手段の前記オンへのスイッチング動作のための信号が前記ゲート駆動回路から出力されるタイミングと、前記第2のスイッチ手段の前記オフへのスイッチング動作のための信号が前記ゲート駆動回路から出力されるタイミングとを一致させ、かつ、前記第1のスイッチ手段の前記オフへのスイッチング動作のための信号が前記ゲート駆動回路から出力されるタイミングと、前記第2のスイッチ手段の前記オンへのスイッチング動作のための信号が前記ゲート駆動回路から出力されるタイミングとを一致させる。本明細書に開示されるインバータの構成によれば、スイッチ手段が順方向および逆方向の双方向に導通するチャネル領域を有するので、これらのスイッチ手段を用いることで同期整流方式を実現することができる。一方、スイッチ手段は逆方向のみに導通するダイオード領域も備えているため、スイッチ手段を還流ダイオードとして機能させることができる。そして、ユニポーラ型のダイオード領域は、バイポーラ型のダイオード領域と比較してスイッチ速度が速く、順方向の電圧降下も低いため、スイッチング損失を低減することが可能となる。また、上述したように、直列接続されたスイッチ手段の双方がオンとなることで短絡電流が流れてしまうことが一般的に知られている。しかしながら、鋭意検討の結果、その双方がオンとなっている期間が所定期間内であれば短絡電流が流れないことを本願発明者は見出した。この短絡電流が流れない所定期間が生まれる原因は、直流電源とインバータとの間の配線が寄生インダクタンス等を有することによる。そこで、本明細書に開示されるインバータが備えるゲート駆動回路は、第1のスイッチ手段と第2のスイッチ手段との間で、スイッチング動作のための信号がゲート駆動回路から出力されるタイミングを一致させるように制御することとした。その結果、デッドタイムを設けたゲート駆動信号を生成するための構成が不要なゲート駆動回路を実現することができる。ここで、スイッチング動作のための信号がゲート駆動回路から出力されるタイミングを一致させるとは、ゲート駆動回路が各スイッチ手段に対する指令として出力する信号波形上は、第1のスイッチ手段がスイッチング動作を行うタイミングと、第2のスイッチ手段がスイッチング動作を行うタイミングが一致していることを言う。しかしながら、上記スイッチ手段に対する指令の信号波形上では第1および第2のスイッチ手段のスイッチング動作を行うタイミングが一致していたとしても、実際に第1および第2のスイッチ手段が行うスイッチング動作のタイミングは不一致となる場合がある。これは、ゲート駆動回路から各スイッチ手段までの上記の指令伝達の遅延にバラツキがあることや、各スイッチ手段自体の閾値のバラツキがあること等、種々の原因によって生じる。ここでは、実際に第1のスイッチ手段と第2のスイッチ手段が行うスイッチング動作のタイミングが一致している場合だけでなく、実際に第1のスイッチ手段と第2のスイッチ手段が行うスイッチング動作のタイミングはずれているが、両方のスイッチ手段がオンとなっている期間が上記所定期間内に含まれるようにずれている場合も含まれる。さらに、ゲート駆動信号にデッドタイムを設けない構成にしたとしても、実際のスイッチ手段の駆動においては、上述した原因により、第1および第2のスイッチ手段の両方ともがオフとなる期間が存在してしまう場合がある。仮に、バイポーラ型ダイオードを用いた場合、双方のスイッチ手段がオフとなる期間が生じた場合には、いわゆる少数キャリア蓄積効果によるリカバリ電流が流れる。このリカバリ電流が流れる期間では、双方のスイッチ手段がオンとなる、すなわち、リカバリ電流が流れている期間は双方のスイッチ手段がオンとなる期間に相当する。したがって、リカバリ電流が流れる期間が上記所定期間を超えた場合には、双方のスイッチ手段がオンとなる期間が所定期間を超えたことを意味し、スイッチ手段間に短絡電流が流れてしまうことになる。しかしながら、本発明においてはダイオード領域をユニポーラ型としているので、双方のスイッチ手段がオフとなる期間が生じたとしても、少数キャリア蓄積効果によるリカバリ電流が流れる期間がほとんどない。したがって、リカバリ電流が流れている期間が所定期間を超えることにより短絡電流が流れることを防止することができる。以上説明したように、ハイサイドスイッチ手段とローサイドスイッチ手段間に短絡電流が流れることを防止しつつ、ゲート駆動回路の構成を簡略化することが可能なインバータを提供することが可能となる。以下、本発明の実施形態について、図面を参照しながら説明する。[第1の実施形態]全体構成図1は、第1の実施形態に係るインバータを備える負荷駆動システム100の全体構成を示す図である。本実施形態では、三相交流モータを負荷とする構成を説明する。負荷駆動システム100は、直流電源DC,インバータ101,平滑コンデンサ102,三相交流モータ103,コントローラ105を備える。直流電源DCは、例えば、電源系統を整流して得られる直流電源、または、バッテリタイプ代表的には、ニッケル水素またはリチウムイオン等の二次電池の直流電源である。インバータ101は、直流電源DCから供給される直流電力を、位相が各々120°2π/3ラジアンずれたU相,V相,W相の三相交流電力に変換し、その三相交流電力を三相交流モータ103に供給する。インバータ101は、U相アーム104u,V相アーム104v,W相アーム104wが並列接続されてなる三相ブリッジ回路と、ゲート駆動回路GD1を備える。各相アーム104u,104v,104wの構成は共通しているので、ここではW相アーム104wのみを取り出して説明する。W相アーム104wは、直列接続されたハイサイドスイッチ手段H1とローサイドスイッチ手段L1からなる。スイッチ手段H1,L1は同期整流を実現するため、オンの場合に順方向と逆方向の双方向に導通するチャネル領域を有するパワー半導体素子で構成されている。スイッチ手段H1,L1は、逆方向のみに導通するユニポーラ型のダイオード領域を備えており、このダイオード領域を還流ダイオードDH1,DL1として機能させている。本実施形態におけるダイオード領域はユニポーラ型であるため、バイポーラ型のダイオード領域と比較して順方向のスイッチ速度が速く、また順方向の電圧降下が低い。したがって、従来よりもスイッチ速度を高速化させたり、ダイオード領域の導通損失を低減されることで電力変換効率を向上させることが可能となる。さらに、インバータのように高周波を扱う装置においては、電力変換効率の良さは特に重要な要素である。また、順方向の電圧降下の低さは電力変換効率を上げるだけでなく、還流ダイオードとして動作した場合の発熱の抑制にも貢献している。その他、アーム104u,104v,104wの構成は、図26における904u,904v,904wと同様であるので説明を省略する。ゲート駆動回路GD1は、パルス幅変調に基づいて逆バイアスが印加されたスイッチ手段を用いる同期整流を行うように、スイッチ手段H1,L1のスイッチング動作を制御する。ゲート駆動回路GD1の回路構成の概略を図2に示す。ゲート駆動回路GD1は、入力されたPWM信号Pwに基づき、ハイサイドスイッチ手段H1のゲート端子に対する指令信号であるゲート駆動信号SgH1を生成する。一方、ローサイドスイッチ手段L1に対しては、PWM信号Pwの波形を反転させることによりゲート駆動信号SgL1を生成する。すなわち、ゲート駆動回路GD1は、1つの入力信号ここではPWM信号Pwに基づき、ゲート駆動信号SgH1,SgL1の2つの駆動信号を生成する。そして、これらのゲート駆動信号SgH1,SgL1がスイッチ手段H1,L1のゲート端子に出力されることにより、各スイッチ手段動作のタイミングが制御される。なお、特に図1中に符号を付していないが、U相,V相のゲート駆動回路は、W相と同様の動作をU相,V相に対して行う。平滑コンデンサ102は、負荷駆動システム100内の電圧変動を抑制するために設けられている。三相交流モータ103は、三相交流電力の供給を受ける三相巻線から構成される。コントローラ105は、ゲート駆動回路への指令信号を生成する。W相を例に挙げて具体的に説明すると、コントローラ105は、キャリア信号と正弦波形の制御指令信号とを比較し、その比較結果であるPWM信号Pwを指令信号としてゲート駆動回路GD1へ出力する。このようにして生成したPWM信号Pwを用いているため、ゼロ電流スイッチングではなく、スイッチ手段に流れる電流が0[A]ではない有限の電流値である場合において、スイッチ素子のON/OFFが行われる。さらに、インバータ101から出力される交流電流の周波数は、キャリア信号の周波数とは異なることとなる。ここで、ゼロ電流スイッチングとは、スイッチ手段に流れる電流が0[A]になってから、スイッチ手段のON/OFFを行うスイッチング方式のことである。U相およびV相のゲート駆動回路に対しては、PuおよびPvをそれぞれ出力する。スイッチ手段の構成図3は、本実施形態に係るインバータ101が備えるスイッチ手段H1,L1の構成を模式的に示す断面図である。図3に示すように、半導体素子1000は、n基板110の表面側にn-ドリフト層111が積層された構造を有している。n基板110には、SiC等に代表されるワイドバンドギャップ半導体基板が用いられている。n-ドリフト層111上にはp型ボディ領域117が形成され、p型ボディ領域117の領域内にnソース領域115が形成されている。p型ボディ領域117およびnソース領域115上には、ソース電極113が形成されている。n-ドリフト層111,p型ボディ領域117,nソース領域115の上には、SiO2等のシリコン酸化膜、シリコン酸窒化膜、アルミナAl2O3等、HfO等のハフニウム酸化物、Ti,Zr,Nb,Ta等の遷移金属酸化物等により構成されるゲート絶縁膜116を介してゲート電極112が形成されている。また、n-ドリフト層111の表面側においては、Ni,Ti,Mo等の金属により構成されるショットキー電極119が設けられている。一方、n基板110の裏面側にはドレイン電極114が形成されている。なお、図3中のn型領域に示したnの上ツキのおよび-はn型不純物濃度の濃淡を示しており、n-<n<nの順にn型不純物濃度が高くなっていることを示す。以上説明したように、半導体素子1000は、n基板110,n-ドリフト層111,p型ボディ領域117,nソース領域115,ソース電極113,ゲート絶縁膜116,ゲート電極112,ドレイン電極114とで金属-絶縁体-半導体電界効果トランジスタMISFET構造を形成しており、このMISFET構造を有する領域を、MISFET領域142と称する。このMISFET領域142は、文字通りMISFETとして機能する領域である。以下、ソース電極113の電位を基準とするドレイン電極114の電位をVds[V]、MISFETの閾値をVth[V]、ソース電極113の電位を基準とするゲート電極112の電位をVgs[V]と定義し、説明を続ける。Vds≧0の状態順バイアスの状態において、Vgs≧Vthとなった場合MISFETがオンの場合は、p型ボディ領域117とゲート絶縁膜116との界面が導通することにより、JFETJunctionFieldeffecttransistor領域121を介してドレイン電極114からソース電極113に向かって電流が流れる。以下、本実施形態において、MISFETがオンの場合に導通する、p型ボディ領域117とゲート絶縁膜116との界面に相当する領域をチャネル領域と称する。また、n-ドリフト層111の表面側部分のうち、p型ボディ領域117に挟まれた領域がJFET領域121である。ここで、ドレイン電極114からソース電極113に向かう方向は、図3の実線で示す矢印の方向に対応しており、以下、この方向を順方向と記載する。一方、Vds<0の状態逆バイアスの状態において、Vgs≧Vthとなった場合MISFETがオンの場合は、チャネル領域が導通することにより、JFET領域121を介してソース電極113からドレイン電極114に向かって電流が流れる。ここで、ソース電極113からドレイン電極114に向かう方向は、図3の実線で示す矢印とは逆の方向に対応しており、以下、この方向を逆方向と記載する。すなわち、MISFETがオンの場合は、チャネル領域が順方向にも逆方向にも導通する。Vgs<Vthの場合MISFETがオフの場合、順方向にも逆方向にも導通しない。すなわち、本実施形態においては、MISFETがオフの場合は、チャネル領域は順方向にも逆方向にも導通しない。また、半導体素子1000は、MISFET領域とは別に、n基板110,n-ドリフト層111,ドレイン電極114,ショットキー電極119により構成されるダイオード領域143を有する。ダイオード領域143においては、n-ドリフト層111とショットキー電極119により構成されるショットキーバリアダイオード以下、SBDと記載する。120が形成されている。n-ドリフト層111は、本発明における半導体層に相当する。ダイオード領域143は、ユニポーラ型のダイオード特性を発揮する領域である。ドレイン電極114に対してショットキー電極119に正の電圧が印加された状態順バイアスの状態では、図3の点線で示す経路のように、ショットキー電極119からドレイン電極114に向かって電流が流れる。逆に、ドレイン電極114に対してショットキー電極119に負の電圧が印加された状態ダイオードの逆バイアスの状態では、ショットキー電極119とドレイン電極114間は導通しない。ここで、インバータにおいては、ソース電極113とショットキー電極119とを接続して使用され、MISFET領域142とダイオード領域143とが逆並列の関係となる。そのため、MISFET領域142にとって順バイアスはダイオード領域143にとっての逆バイアスに対応し、MISFET領域142にとって逆バイアスはダイオード領域143にとっての順バイアスに対応する。上記のように、ドレイン電極114からソース電極113に向かう方向を順方向と定義しているので、ダイオード領域143にとって順バイアスのときMISFET領域142にとって逆バイアスのとき、ダイオード領域143には逆方向の電流が流れる。また、ダイオード領域143にとって逆バイアスのときMISFET領域142にとって順バイアスのとき、ダイオード領域143には電流は流れない。ダイオード領域143における、図3の点線で示す経路上に存在する半導体はn型のみである。したがって、このダイオード領域143はユニポーラ型である。本実施形態においては、このダイオード領域143に形成されたSBD120を還流ダイオードDH1,DL1図1として用いている。このように、還流ダイオードとして用いるSBDを、スイッチ手段を構成する半導体素子内に内蔵しているので、半導体素子とは別に還流ダイオードを設ける必要がない。したがって、スイッチ手段を小型化したり、製造コストを削減することが可能である。また、部品数を減らすことができるので、配線が有する寄生容量や寄生インダクタンス等による意図しない発振や、ノイズを抑制することが可能であるという効果も奏される。また、半導体素子1000を構成するn基板110は、ワイドバンドギャップ半導体の基板である。したがって、従来のSi半導体からなるスイッチ手段を用いた場合と比較して、スイッチング動作が速い、オン抵抗が小さいためスイッチング損失を低減できる、高温下でも安定したスイッチング動作を行うことができるといった利点を有する。それに加え、半導体素子1000はMISFET構造を有しているため、スイッチング速度が速い。次に、図3に示す半導体素子1000に流れる電流の向きを、図1に示す電流IH1,IL1,ID1の流れる向きと対応させて説明する。図3において実線で示す方向のように、チャネル領域を順方向に流れる電流は、図1にIH1で示す経路に流れる電流に相当する。この電流IH1は、ハイサイドスイッチ手段H1が主スイッチ手段として機能している場合に相当する。図3において実線で示す方向とは逆方向のように、チャネル領域を逆方向に流れる電流は、図1にIL1で示す経路に流れる電流に相当する。この電流IL1は、ローサイドスイッチ手段L1が整流用スイッチ手段として機能している場合に相当する。図3において点線で示すように逆方向に流れる電流は、図1にID1で示す経路に流れる電流に相当する。この電流ID1は、ローサイドスイッチ手段L1が整流用スイッチ手段として機能している場合に相当する。スイッチング動作図4は、本実施形態に係るインバータ101動作時のタイミングチャートを示す図であり、図1におけるW相アーム104wを構成するスイッチ手段H1,L1の動作のみを抽出して示したものである。図4a~iを参照しながら、本実施形態に係るインバータが行う動作について説明する。図4aはW相アーム104wの出力電流波形を、図4bは、aにおける点線で囲った部分の拡大図を示している。この点線で囲った部分においては、ハイサイドスイッチ手段H1が主スイッチ手段として機能し、ローサイドスイッチ手段L1が整流用スイッチ手段として機能している。なお、図4aの丸で囲った部分では、ゼロ電流またはゼロ電圧ではなく、有限の電流または電圧が流れている状態でスイッチング動作が行われている。図4cは、コントローラ105から出力されるPWM信号Pwの電圧波形を示している。図4dは、ゲート駆動回路GD1から出力されるゲート駆動信号SgH1の電圧波形を示しており、図4eは、ゲート駆動信号SgL1の電圧波形を示している。図4fは、ハイサイドスイッチ手段H1のチャネル領域に流れる電流IH1図1の波形を示しており、図4gは、ローサイドスイッチ手段L1全体に流れる電流の波形を示している。図4hは、ローサイドスイッチ手段L1に流れる電流のうち、チャネル領域を流れる電流IL1図3の実線の経路の波形を示しており、図4iは、還流ダイオードDL1SBD120を流れる電流ID1図3の点線の経路の波形を示している。すなわち、図4hと図4iの波形の足し合わせが図4gに示す波形に相当する。図4fでは順方向電流を上方向への遷移で示し、図4g,h,iでは順方向電流を下方向への遷移で示している。本実施形態に係るスイッチング動作の特徴は、図4d,eに示すゲート駆動信号においてデッドタイムを設けていない点である。したがって、上述したように、図4d,eに示すゲート駆動信号にデッドタイムを設ける必要がなくなったので、PWM信号Pwを、遅延動作等を行わずにそのままゲート駆動信号SgH1,SgL1として用いることができる。ゲート駆動信号にデッドタイムが不要となることにより、コントローラ105から出力されたPWM信号Pwを、デッドタイムを設けたゲート駆動信号SgH1,SgL1に変換するための構成をゲート駆動回路GD1から削除することができ、図2にその回路構成を示したように、ゲート駆動回路の構成を簡略化することが可能となる。また、従来、W相アーム104wは、ハイサイドスイッチ手段を制御するゲート駆動回路と、ローサイドスイッチ手段を制御するゲート駆動回路の2基のゲート駆動回路を備える必要があった。しかしながら、本実施形態の構成によれば、W相アーム104wに対し1つのゲート駆動回路を備えていれば、スイッチ手段に対する制御を行うことができ、その結果、インバータの実装体積の縮小を図ることが可能となる。また、図4d,eに示すゲート駆動信号においてデッドタイムを設けていない結果、スイッチ手段H1,L1が両方ともがオフとなる期間が存在しなくなった場合には、図4iに示すように、還流ダイオードDL1には電流が流れない。ゲート駆動信号に設けられるデッドタイムは、本来、直列接続されたハイサイドスイッチ手段H1とローサイドスイッチ手段L1とが同時にオン状態となることにより短絡電流が流れることを防止するために、ゲート駆動信号に設けられるものである。しかしながら、鋭意検討の結果、この双方のスイッチ手段がオン状態となっている期間が所定期間内であれば、両スイッチ手段間で短絡電流が流れないことを本願発明者は見出した。所定期間内であれば短絡電流が流れないことの検証先ず、スイッチ手段が、電源と接続されている状態について考察する。電源とスイッチ手段との間は、例えば、ブスバーと呼ばれる金属板あるいは金属線により接続されている場合や、プリント基板に形成された金属線路により接続されている場合がある。また、スイッチ手段とアースとの間も、電源の場合と同じように接続されている。上記ブスバーは、電力線路として、小さい値ではあるもののインダクタンス成分を有しており、この意図しないインダクタンス成分を寄生インダクタンスと呼んでいる。この寄生インダクタンスは、通常、100[nH]以下の小さい値に保つことは難しい。ここで、100[nH]の値の寄生インダクタンスを有する電力線路を介して、電源とスイッチ手段が接続されている場合を考える。この状態でハイサイドスイッチ手段とローサイドスイッチ手段の両方をオンにした場合、オフからオンへの遷移時間が0[sec]であるような理想のスイッチ手段を用いたとしても、短絡電流が流れない。これは、寄生インダクタンスLにかかる電源電圧Vと、寄生インダクタンスLに流れる電流Iに対しては、V=L×dI/dtの関係式が成り立つからである。この関係式を変形すると、dI/dt=V/Lとなり、電源電圧を100[V]、寄生インダクタンスLを100[nH]であるとすると、dI/dt=109[A/sec]となる。この電流の変化dI/dtによれば、短絡電流は時間経過とともに増大し、両方のスイッチ手段がオンとなってから1[ns]経過後に、スイッチ手段に1[A]の短絡電流が流れることが分かる。通常、インバータでは、スイッチ手段に10[A]程度以上の電流が流されているため、この程度のスイッチ手段に電流が流れても、スイッチ手段やブスバーの破壊は起こらない。上記の知見によると、10[A]程度の電流が流れるには、10[ns]程度の時間を要することが分かる。したがって、両方のスイッチ手段がオンとなっている期間が上記の10[ns]程度の期間であれば、スイッチ手段には短絡電流が流れず、安定動作を行うことが可能であることを示している。また、上記寄生インダクタンスLが10[nH]になった場合は、両方のスイッチ手段がオンとなってから10[ns]経過後に、スイッチ手段に100[A]の電流が流れることになるが、この場合も短い間のパルス電流としては許容できる範囲である。しかしながら、寄生インダクタンスLを100[nH]であるとした場合に、両方のスイッチ手段がオンとなる期間が100[ns]以上続くと、スイッチ手段に流れる電流は100[A]以上となり、安全動作が難しくなる。以上の検証により、両方のスイッチ手段がオンとなる期間があったとしても、その期間が10~100[ns]程度であれば、短絡電流が流れず、安全動作を行うことが可能であることが示された。PWM信号とゲート駆動信号の波形が一致しない場合以上説明したように、本実施形態においては、各スイッチ手段のスイッチング動作のための信号がゲート駆動回路から出力されるタイミングを一致させることにより、ゲート駆動信号にデッドタイムを設けないこととしている。ここで、各スイッチ手段のスイッチング動作のための信号がゲート駆動回路から出力されるタイミングを一致させるとは、ゲート駆動回路が各スイッチ手段に対する指令として出力する信号波形上は、ハイサイドスイッチ手段H1がスイッチング動作を行うタイミングと、ローサイドスイッチ手段L1がスイッチング動作を行うタイミングが一致していることを言う。しかしながら、ゲート駆動回路とスイッチ手段とを接続する配線には寄生容量や寄生インダクタンス等が含まれ、これらを原因とした遅延が発生する。したがって、各スイッチ手段のスイッチング動作のための信号がゲート駆動回路から出力されるタイミングを一致させるには、ゲート駆動信号が指定するタイミングと実際に各スイッチ手段が行うスイッチング動作のタイミングが一致している場合だけでなく、ゲート駆動信号が指定するタイミングと実際に各スイッチ手段が行うスイッチング動作のタイミングが一致していない場合もあり得る。この詳細について、図5を用いて説明する。図5は、ゲート駆動信号SgH1,SgL1の電圧波形と、スイッチ手段H1,L1の状態とを対応させて示したタイミングチャートである。図5aは、ゲート駆動信号SgH1,SgL1の電圧波形を示している。一方、図5b~eは、スイッチ手段H1,L1がオン状態もしくはオフ状態のどちらの状態であるかを示しており、上側の波形がハイサイドスイッチ手段H1の状態を、下側の波形がローサイドスイッチ手段L1の状態をそれぞれ示している。図5bは、ゲート駆動信号SgH1,SgL1が指定するタイミングと実際に各スイッチ手段が行うスイッチング動作のタイミングが一致している場合を示している。この図5bに示す場合が図4に図示したタイミングチャートと対応する。図5c~eは、ゲート駆動信号SgH1,SgL1が指定するタイミングと実際に各スイッチ手段が行うスイッチング動作のタイミングが一致していない場合を示している。図5cでは、ハイサイドスイッチ手段H1とローサイドスイッチ手段L1の両方ともがオフとなる期間が存在するように動作している。また、図5dでは、ハイサイドスイッチ手段H1に対し、ローサイドスイッチ手段L1のスイッチング動作が全体的に遅延している。最後に、図5eでは、ハイサイドスイッチ手段H1とローサイドスイッチ手段L1の両方ともがオンとなる期間が存在している。図5d,eの場合、スイッチ手段の両方ともがオン状態であるA期間,B期間の長さが10~100[ns]であれば、上記の実験で示した通り、短絡電流は流れない。図5c,dの場合、スイッチ手段の両方ともがオフ状態となるC期間,D期間,E期間が存在する。ここで、特許文献1に記載のスイッチ手段を用い、かつ、上記のC期間,D期間,E期間のようにスイッチ手段H1,L1双方がオフとなる期間ができてしまった場合、スイッチ手段H1,L1間で短絡電流が流れるおそれがあるという問題がある。このことについて、図6,7を参照しながら説明する。図6は、比較例としての特許文献1に係るスイッチ手段の構成を模式的に示す断面図である。スイッチ手段を構成する半導体素子9000は、図3に記載の半導体素子1000におけるMISFET領域の構造と同様であり、SiC等のワイドバンドギャップ半導体で構成されたMISFETを基本構造としている。半導体素子9000は、n基板SiC基板910の表面側にn-ドリフト層911が積層され、その上方にp型ボディ領域917,nソース領域915が順次形成されてなる。p型ボディ領域917およびnソース領域915上には、ソース電極913が形成されている。n-ドリフト層911,p型ボディ領域917,nソース領域915上には、ゲート絶縁膜916を介してゲート電極912が形成されている。一方、n基板910の裏面側にはドレイン電極914が形成されている。半導体素子9000に順方向の電流が流れる場合は、実線で示す経路のように、p型ボディ領域917とゲート絶縁膜916との界面に相当する領域であるチャネル領域を介してJFET領域921を電流が流れる。また、この経路で流れる電流は、スイッチ手段が主スイッチ手段として機能している場合に流れる電流に相当する。一方、スイッチ手段に逆バイアスを印加し同期整流を行っている場合は、実線で示す経路とは逆方向に電流が流れる。n-ドリフト層911とp型ボディ領域917との界面には、PN接合により寄生のボディダイオード925寄生ダイオードと称されることもある。が形成されている。ボディダイオード925はMISFETに構造上形成される寄生要素である。半導体素子9000がダイオードとして機能する場合、すなわち、逆方向に電流が流れる場合は、点線で示す経路に沿ってボディダイオード925に電流が流れる。特許文献1では、このボディダイオード925が還流ダイオードとして用いられている。このような構成によれば、半導体素子9000とは別途にダイオードを接続してそれを還流ダイオードとして用いる場合と比較して、スイッチ手段の小型化を図ることが可能である。しかしながら、PN接合のボディダイオードを還流ダイオードとして用いると、リカバリ電流が流れることによる短絡電流が流れるおそれがあるという問題がある。この詳細について、図7のタイミングチャートを参照しながら説明する。図7は比較例に係るハイサイドスイッチ手段,ローサイドスイッチ手段の両方がオフとなる期間が存在する場合のタイミングチャートを示す図である。図7では、図5cに示した場合に対応するタイミングチャートである。図7aは三相ブリッジを構成するいずれかの相のアームの出力電流波形を、図7bは、aにおける点線で囲った部分の拡大図を示している。図7cは、ハイサイドスイッチ手段に出力されるゲート駆動信号の電圧波形を示しており、図7dは、ローサイドスイッチ手段に出力されるゲート駆動信号の電圧波形を示している。図7e,fは、それぞれ、ハイサイドスイッチ手段,ローサイドスイッチ手段がオン状態もしくはオフ状態のどちらの状態であるかを示している。図7gは、ハイサイドスイッチ手段に流れる電流の波形を示しており、図7hは、ローサイドスイッチ手段に流れる電流の波形を示している。図7iは、ローサイドスイッチ手段に流れる電流のうち、チャネル領域を流れる電流の波形を示しており、図7jは、ボディダイオード925を流れる電流図6の点線の経路の波形を示している。すなわち、図7iと図7jの波形の足し合わせが図7hに示す波形に相当する。図7gでは順方向電流を上方向への遷移で示し、図7h,i,jでは順方向電流を下方向への遷移で示している。デッドタイムDT1,DT2の期間において、双方のスイッチ手段がオフとなる期間のみ、還流ダイオードに逆方向の電流が流れることとなる。ここで、還流ダイオードとして用いられているボディダイオード925はPNダイオード、すなわち、バイポーラ素子である。そのため、いわゆる少数キャリア蓄積効果によるリカバリ電流Aが流れる。具体的に説明すると、デッドタイムDT2で還流ダイオードに逆方向の電流が流れている状態還流ダイオードにとって順バイアスの状態から、時刻1に示すハイサイドスイッチ手段がオンの状態に遷移すると、還流ダイオードは順バイアスから逆バイアスに切り替わる。このとき、還流ダイオードはバイポーラ素子であるため、順バイアスの状態で還流ダイオードに逆方向電流が流れている状態から、ダイオードの逆バイアスの順方向電流が流れないオフ状態へ切り替わるための期間が必要となる。このオフ状態へ切り替わるための期間は、n領域に存在する少数キャリア正孔が消滅する期間に相当し、この間、逆方向電流であるリカバリ電流Aが流れる。なお、リカバリ電流が流れる期間リカバリ時間は、Si半導体のPN接合型ダイオードでは数百[ns]以上程度である。このリカバリ電流が流れる期間は、図7ghに示すように、ハイサイドスイッチ手段とローサイドスイッチ手段の両方が導通している状態オンの状態である。すなわち、リカバリ電流が流れている期間は双方のスイッチ手段がオンとなる期間に相当する。したがって、リカバリ電流が流れる期間が上記の10~100[ns]の期間を超えた場合には、双方のスイッチ手段がオンとなる期間が10~100[ns]の期間を超えたことを意味し、スイッチ手段間で短絡電流が流れてしまうことになる。さらに、特許文献1に係るスイッチ手段を用いた場合の問題点は、上記で説明した短絡電流の問題以外にも挙げられる。先ず、リカバリ電流は、スイッチング損失やノイズ増大、過電流による素子破壊等の問題の原因となることが分かっている。リカバリ電流は、還流ダイオードに逆方向に流れていた電流量が多いほど増大するため、インバータに用いられるスイッチ手段のような大電力を扱うパワー半導体素子の場合、この問題はより顕著なものとなる。また、MISFETが有するボディダイオードを還流ダイオードとして用いた場合には、MISFETの結晶劣化が進行することが報告されており特許文献3、非特許文献1、その結果、MISFETの安定な動作が保障されない点である。そして、SiC固有の課題として、PN接合に順方向電流を流し続けることでSiCの結晶欠陥が増大し、それに伴いスイッチング損失が増大するという問題がある非特許文献2。さらに、SiCはワイドバンドギャップ半導体であるので、ボディダイオードの室温における立ち上がり電圧が約2.7Vと比較的高く、その結果、損失が大きくなるという問題も抱えている。一方、本実施形態に係るスイッチ手段を用いている場合には、スイッチ手段双方がオフ状態となる期間ができてしまったとしても、特許文献1の場合に発生するような短絡電流の問題が生じない。このことについて、図8を参照しながら説明する。図8は本実施形態に係るスイッチ手段H1,L1の両方がオフとなる期間が存在する場合のタイミングチャートを示す図である。図8においても、図7と同様、図5cに示した場合に対応するタイミングチャートを示している。また、図8a~jに示す波形は、図7a~jに示す波形と対応している。本実施形態では、図3に示したように還流ダイオードとしてSBDが用いられている。SBDはユニポーラ型のダイオードであるため、MISFET自身が有するボディダイオードのようなバイポーラ型のダイオードとは異なり、少数キャリアの流入がない。したがって、図8jにおける時刻1に示すように、少数キャリア蓄積効果によるリカバリ電流が流れる期間がほとんどない。したがって、リカバリ電流が流れている期間が上記10~100[ns]の期間を超えることにより短絡電流が流れることを防止することができる。さらに、リカバリ電流がほとんど流れないようになったことで、これを原因とするスイッチング損失が低減されるため、スイッチング周波数を上げることが可能になる。その結果、受動部品であるキャパシタのキャパシタンスの値および受動部品であるリアクトルのインダクタンスの値を小さくすることができるため、キャパシタおよびリアクトルの小型化、ならびに、コストの低減に貢献できる。また、ノイズが低減すると、ノイズフィルタ等のノイズ低減部品を削減することができ、コストの低減が図られる。また、本実施形態では、MISFETが有するボディダイオードに電流を流さないので、MISFETの結晶劣化が進行したり、ダイオードの立ち上がり電圧が高いことにより損失が大きくなる等の問題が招来しない。[第2の実施形態]以下、第2の実施形態について、第1の実施形態と異なる部分を中心に説明する。なお。本実施形態に係るタイミングチャートは図4と同様であるので説明を省略する。全体構成図9は、第2の実施形態に係るインバータを備える負荷駆動システム200の全体構成を示す図である。第1の実施形態に係る負荷駆動システム100との相違点はインバータ201の構成、特に、スイッチ手段H2,L2の構成である。なお、負荷駆動システム100と同様の構成には図1と同じ符号を付し、説明を省略する。インバータ201は、第1の実施形態におけるインバータ101と同様にU相アーム204u,V相アーム204v,W相アーム204wからなり、W相アーム204wはハイサイドスイッチ手段H2とローサイドスイッチ手段L2が直列接続されてなる。ゲート駆動回路GD2は、コントローラ105から出力されたPWM信号Pwに基づき、ハイサイドスイッチ手段H2,L2に対するゲート駆動信号SgH1,SgL1を生成する。スイッチ手段H2,L2には、それぞれ還流ダイオードDH2,DL2が接続されているが、本実施形態に係るスイッチ手段H2、L2の構成は、第1の実施形態に係るスイッチ手段H1,L1と構成が異なる。以下、その相違点について、図10,図11を参照しながら説明する。スイッチ手段の構成図10は、本実施形態に係るインバータ201が備えるスイッチ手段H2,L2の構成を模式的に示す断面図である。一方、図11はスイッチ手段H2,L2の動作を説明するための模式断面図であり、図10に示す構成から動作を説明するための必要な部分のみを取り出した断面図である。スイッチ手段H2,L2を構成する半導体素子2000は、第1の実施形態と同様に金属-絶縁体-半導体電界効果トランジスタMISFET構造を有するワイドバンドギャップ半導体で構成されている。図10,11に示すように、半導体素子2000は、n基板210の表面側にn-ドリフト層211が積層された構造を有している。n基板210には、SiC等に代表されるワイドバンドギャップ半導体基板が用いられている。n-ドリフト層211内にはp型ボディ領域217が形成され、p型ボディ領域217の領域内にnソース領域215が成されている。p型ボディ領域217の領域内には、さらにp型コンタクト領域218が形成されている。nソース領域215およびp型コンタクト領域218上には、ソース電極213が形成されている。ソース電極213は、nソース領域215およびp型コンタクト領域218の両方と電気的に接続されている。また、n-ドリフト層211の表面側部分のうち、p型ボディ領域217に挟まれた領域をJFET領域221とする。n-ドリフト層211上には、エピタキシャル成長によって形成されたn型のSiC半導体層であるチャネル層222が形成されている。チャネル層222は、p型ボディ領域217およびnソース領域215の少なくとも一部に接するように形成されている。チャネル層222上には、ゲート絶縁膜216を介してゲート電極212が形成されている。複数のゲート電極212の間には層間絶縁膜227が形成されており、その上方にはソース配線226が積層されている。一方、n基板210の裏面側にはドレイン電極214が形成され、ドレイン電極214の裏面側にはダイボンド用の裏面電極228図10が形成されている。図11に示すように、半導体素子2000は、n基板210,n-ドリフト層211,p型ボディ領域217,nソース領域215,p型コンタクト領域218,ソース電極213,チャネル層222,ゲート絶縁膜216,ゲート電極212,ドレイン電極214とで金属-絶縁体-半導体電界効果トランジスタMISFET構造を形成しており、このMISFET構造を有する領域を、MISFET領域242と称する。図11において、チャネル層222におけるp型ボディ領域217の上方に位置する領域223は、MISFETがオンの場合に、ソース電極213とドレイン電極214との間が導通する際のチャネルとして機能する領域である。以下、この領域223をチャネル領域223と称することとする。なお、チャネル領域223の長さは、図面上における、p型ボディ領域217におけるチャネル層222と接する界面の水平方向サイズで規定される。第1の実施形態では、MISFET領域142とは独立にダイオード領域143を形成し、そのダイオード領域143を還流ダイオードとして機能させていた。一方、本実施形態では、半導体素子2000内に独立のダイオード領域を形成するのではなく、MISFET領域242がダイオード領域を兼用している。この詳細について、次項で説明する。半導体素子2000の動作図11を参照しながら、半導体素子2000の動作について説明する。以下、ソース電極213の電位を基準とするドレイン電極214の電位をVds[V]、MISFETの閾値をVth[V]、ソース電極213の電位を基準とするゲート電極212の電位をVgs[V]と定義し、説明する。Vds≧0の状態順バイアスの状態において、Vgs≧Vthとなった場合MISFETがオンの場合は、チャネル領域223が導通することにより、JFET領域221を介して順方向の電流が流れる。なお、n-ドリフト層211の表面側部分のうち、p型ボディ領域217に挟まれた領域がJFET領域221である。ここでの順方向は、図11の実線で示す経路224とは逆方向である。一方、Vds<0の状態逆バイアスの状態において、Vgs≧Vthとなった場合MISFETがオンの場合は、チャネル領域223が導通することにより、JFET領域221を介して、逆方向の電流が流れる。ここでの逆方向は、図11の実線で示す経路224の方向である。すなわち、MISFETがオンの場合は、チャネル領域223が順方向にも逆方向にも導通する。なお、この動作は、第1の実施形態に係る半導体素子1000におけるMISFET領域142と同様の動作である。しかしながら、Vgs<Vthの場合MISFETがオフの場合の動作が、半導体素子1000におけるMISFET領域142とは異なる。ここで、図12を用いて本実施形態に係る半導体素子2000の順方向、逆方向特性について説明する。図12aは、半導体素子2000におけるチャネル領域223の周辺部分を示す断面図であり、図12b,cは、aに示すA-A’断面の順方向,逆方向それぞれの電流が流れる場合におけるコンダクションバンドエネルギー分布を示すグラフを示す図である。先ず、図12bを参照しながら半導体素子2000の順方向特性Vds≧0の場合について説明する。Vds=20[V]かつVgs=0[V]のとき、すなわち、bに示すグラフのうち最も上側の曲線の場合、チャネル領域223のコンダクションバンドエネルギーが、ソース上領域およびJFET上領域のコンダクションバンドエネルギーよりも高いため、キャリアが流れない。そして、Vds=20[V]の状態でVgsを0Vから上昇させるようにゲート電圧を印加すると、チャネル領域223のコンダクションバンドエネルギーが下がり、ソース上領域とチャネル領域223との間の障壁がなくなる。これにより、ソース領域215からチャネル領域223を介してJFET領域221側ドレイン電極214側へキャリア電子が流れ込む。次に、図12cを参照しながら半導体素子2000の逆方向特性Vds<0の場合について説明する。Vgs=0[V]かつVds=0[V]のとき、すなわち、cに示すグラフのうち最も下側の曲線の場合、チャネル領域223のコンダクションバンドエネルギーが、ソース上領域およびJFET上領域のコンダクションバンドエネルギーよりも高いため、キャリアが流れない。そして、Vgs=0[V]の状態でVdsを0Vから低下させると、JFET上領域のコンダクションバンドエネルギーが上がっていき、チャネル領域223との障壁が低くなる。これにより、JFET領域221側ドレイン電極側からチャネル領域223を介してソース領域215へキャリア電子が流れ込む。よって、逆方向電流はボディダイオード225を流れるよりも前に、チャネル層222内のチャネル領域223、すなわちチャネルダイオードに流れ始めることとなる。チャネルダイオードに電流が流れ出すVdsの絶対値をVf0と定義する。第1の実施形態におけるMISFET領域142では、Vgs<Vthの場合MISFETがオフの場合には、チャネル領域は順方向にも逆方向にも導通しないこととしていた。一方、本実施形態におけるMISFET領域242では、0≦Vgs<Vthの場合MISFETがオフの場合であっても、Vds<-Vf0逆バイアスの状態の条件を満たせば、チャネル領域223が導通することにより、JFET領域221を介して、逆方向の電流、すなわち、図11の実線で示す経路224の方向に電流が流れる。したがって、0≦Vgs<Vth、かつ、Vds<-Vf0の条件を満たすとき、MISFET領域242はダイオード領域として機能させることができる。本実施形態では、MISFET領域242が備えるダイオード領域としての機能を還流ダイオードとして用いている。以下、0≦Vgs<Vth、かつ、Vds<-Vf0の条件を満たす場合に逆方向の電流が流れる特性をチャネルダイオードと称する。また、チャネルダイオードの立ち上がり電圧は、MISFET領域242が備えるボディダイオード225の立ち上がり電圧である2.7Vよりも小さく設定している。MISFETがオンである場合にチャネル領域223を介して逆方向電流が流れる経路と、チャネルダイオードがオンである場合に、チャネル領域223を介して逆方向電流が流れる経路は同一であり、これらの場合の経路は、図11に実線で示す経路224である。また、参考として、MISFET領域242が備えるボディダイオード225に逆方向電流が流れる場合の経路を図11に点線で示しているが、この点線で示す経路と実線で示す経路224とは明らかに異なる。なお、0≦Vgs<Vth、かつ、Vds≧0の場合、一般的なMISFETと同様に、ソース電極213とドレイン電極214間は、順方向にも逆方向にも導通せず、MISFETはオフ状態となる。半導体素子2000の電流-電圧特性次に、図13を参照しながら、半導体素子2000の電流-電圧特性I-V特性について説明する。図13aは、本願発明者が試作した半導体素子2000の室温におけるI-V特性を示している。試作した半導体素子2000は、MISFETの一種であるSiCを用いたDMOSFETDoubleImplantedMOSFETであり、図10に示した構造と同じ構造を有している。図13の各グラフは、Vdsを横軸にとり、順方向に流れる電流の値を縦軸にとったグラフである。電流が逆方向に流れる場合、縦軸の値は負の値を有しているものとする。順方向Vds>0VのI-V特性は、Vgs=0,5,10,15,20[V]において測定した。逆方向Vds≦0VのI-V特性は、Vgs=0Vにおいて測定した。図13aからわかるように、半導体素子2000では、逆方向電流の立ち上がり電圧Vf0の絶対値は1V付近であり、SiCのPN拡散電位である2.7Vよりも小さい値である。ここで、PN拡散電位はボディダイオードの立ち上がり電圧に相当する。よって、Vf0の絶対値がボディダイオードの立ち上がり電圧よりも低いことから、逆方向に流れる電流が、ボディダイオードでなくMISFETのチャネル領域チャネルダイオードを介して流れることがわかる。したがって、チャネルダイオードを用いることにより導通損失を低減できる。また、ボディダイオードの立ち上がり電圧は半導体材料のバンドギャップの大きさに依存するため、炭化珪素半導体のようなワイドバンドギャップ半導体では、ボディダイオードの立ち上がり電圧が特に高くなる。その結果、チャネルダイオードを介して逆方向電流を流すことによる導通損失の低減は、より意味のあるものとなる。図13bは、比較例として、Siを用いたMOSFETの室温におけるI-V特性を示している。比較例の場合、逆方向電流の立ち上がり電圧の絶対値は0.6Vである。このときの逆方向電流はボディダイオードを流れており、逆方向電流の立ち上がり電圧はボディダイオードの立ち上がり電圧に相当する。比較例の場合、SiはSiCに比べ絶縁破壊電界が低いので、SiCと同じ耐圧を有するためには、少なくともn-ドリフト層の膜厚を大きくし、n-ドリフト層の不純物濃度を小さくする必要がある。しかしながら、n-ドリフト層をこのような構成とすると、Si-MISFETは同じ耐圧を持つSiC-MISFETに比べ導通損失が高くなるという問題が生じる。さらに、Siはバンドギャップが1.1eVと低いので、150°C程度でPN接合のリーク電流が増大する。したがってSi-MISFETを用いる場合は動作温度が限定されることとなる。以上説明したように、本実施形態の半導体素子2000においては、スイッチ手段がダイオードとして機能する際の逆方向電流はチャネル領域を通って流れる。すなわち、このチャネルダイオードを流れる電流の経路は、寄生のボディダイオードを流れる場合の経路とは全く異なる。この構成によれば、チャネルダイオードの立ち上がり電圧をボディダイオードの立ち上がり電圧よりも低くすることが可能となり、導通損失を低減できる。また、第1の実施形態に係る半導体素子1000とは異なり、ダイオード領域としての機能をMISFET領域が兼用しているので、MISFET領域とは別にダイオード領域を形成する必要がない。よって、スイッチ手段の更なる小型化を図ることが可能となる。さらに、本実施形態においては還流ダイオードとして機能する際の逆方向電流がチャネル領域を通るため、逆方向電流が流れる経路の長さは第1実施形態と比較して短い。そのため、本実施形態の方がより還流ダイオードの立ち上がり速度が速く、ゲート駆動信号に対してスイッチ手段の実際の動作遅延が少なくなる。上記のチャネルダイオードは、第1の実施形態に係るSBDと同じくユニポーラ動作であるため、バイポーラ型のダイオードと比較して順方向の電圧降下が低い。したがって、バイポーラ型のダイオードを用いた場合と比較して、電力変換効率の向上、ならびに、還流ダイオードの発熱抑制効果が期待できる。それに加え、半導体素子2000では、チャネルエピ層を介して逆方向電流を流すので、PN接合に電流を流すことによる結晶欠陥増加の問題を回避することができる。半導体素子2000の製造方法次に、図10、および、図14から図17を参照しながら、半導体素子2000の製造方法について説明する。図14aに示すように、n基板SiC基板210を準備する。n基板210は、例えば、低抵抗のn型4H-SiCオフカット基板等を用いることができる。次に、図14bに示すように、n基板210の上に高抵抗のn-ドリフト層211をエピタキシャル成長により形成する。n-ドリフト層211は、例えば、n型4H-SiC等を用いることができる。そして、図14cに示すように、n-ドリフト層211の上に、例えばSiO2からなるマスク230を形成し、例えばアルミニウムAlイオンまたはホウ素Bイオン231を注入する。図14cに示すイオン注入後、マスク230を除去し、例えば1700°C程度の高温において不活性雰囲気中で活性化アニールを行うと、図15aに示すようにp型ボディ領域217が形成される。次に、図15bに示すように、不図示のマスクを設け、p型ボディ領域217に、例えば窒素イオンを注入することによりnソース領域215形成する。続いて、例えば、AlまたはBイオンを注入することによりp型コンタクト領域218を形成する。そして、マスクを除去して活性化アニールを行う。ここで、活性化アニールは、例えば、不活性雰囲気中で1700~1800°C程度で30分程度実行する。なお、図15aにおいて活性化アニールを実施したが、図15aの工程では活性化アニールを実施せず、図15bで活性化アニールを行うことにより、図15aにおける活性化アニールをまとめて行うこともできる。次に、図15cに示すように、p型ボディ領域217,nソース領域215およびp型コンタクト領域218を含むn-ドリフト層211の表面全体に、炭化珪素を用いてエピタキシャル層232をエピタキシャル成長させる。なお、エピタキシャル層232は、不純物濃度が厚さ方向に変化する構造を有していてもよい。次いで、図16aに示すように、エピタキシャル層232の所定部位をドライエッチングし、チャネル層222を形成する。この後、チャネル層222の表面を熱酸化することにより、ゲート絶縁膜216を形成する。その後、図16bに示すように、ゲート絶縁膜216の表面に、リンPイオンをドーピングした多結晶シリコン膜233を堆積する。多結晶シリコン膜233の厚さは、例えば、500[nm]程度である。次に、図16cに示すように、マスク不図示を用いて、多結晶シリコン膜233をドライエッチングすることにより、所望の領域にゲート電極212を形成する。続いて、図17aに示すように、ゲート電極212の表面およびn-ドリフト層211の表面を覆うように、例えば、SiO2層234をCVD法によって堆積する。SiO2層234の厚さは、例えば、1.5[μm]である。次に、図17bに示すように、マスク不図示を用いたドライエッチングにより、層間絶縁膜227が形成され、同時に、ビアホール235が形成される。その後、図17cに示すように、例えば、厚さ50[nm]程度のニッケル膜を、層間絶縁膜227上に形成し、次いで、エッチングによって、ビアホール235の内部およびその周辺の一部を残して、ニッケル膜を除去する。エッチング後、不活性雰囲気内で、例えば950°C、5分間の熱処理によって、ニッケルを炭化珪素表面と反応させることによって、ニッケルシリサイドで構成されるソース電極213を形成する。そして、n基板210の裏面にも、例えば、ニッケルを全面に堆積させ、同様に熱処理によって炭化珪素と反応させてドレイン電極214を形成する。続いて、層間絶縁膜227およびビアホール235の上に、厚さ4μm程度のアルミニウムを堆積し、所望のパターンにエッチングすることによりソース配線226が得られる。最後に、半導体チップ端にゲート電極と接触するゲート配線を形成するとともに、ドレイン電極214の裏面に、ダイボンド用の裏面電極228として、例えば、Ti/Ni/Agを堆積する。このようにして、図10に示した半導体素子2000が得られる。[第2の実施形態の変形例]図18は、第2の実施形態の変形例に係る半導体素子2000Aの構成を模式的に示す断面図である。第2の実施形態に係る半導体素子2000は、いわゆる縦型プレーナMISFET構造であった。一方、図18に示した半導体素子2000Aは、縦型トレンチMISFET構造を有している。スイッチ手段を構成する半導体素子が縦型トレンチMISFET構造であっても、上記と同等の効果を得ることができる。なお、図18において、図10に示す構造と同一の構成には同符号を付している。半導体素子2000Aの製造方法次に、図18から図22を参照しながら、半導体素子2000Aの製造方法について説明する。先ず、図19aに示すように、n基板210を準備する。n基板210としては、例えば、低抵抗のn型4H-SiCオフカット基板を用いることができる。次に、図19bに示すように、n基板210の上に高抵抗のn-ドリフト層211をエピタキシャル成長により形成する。n-ドリフト層211は、例えば、n型4H-SiC等を用いることができる。次に、図19cに示すように、n-ドリフト層211の表面の上に、例えば、厚さ0.5μm~1μm程度のp型ボディ領域217をエピタキシャル成長により形成する。続いて、図20aに示すように、p型ボディ領域217の表面に、例えば窒素イオンを注入することにより、あるいは、エピタキシャル成長により、高濃度のn半導体層237を形成する。次いで、例えばアルミニウムAlイオンまたはホウ素Bイオンを注入することにより、n半導体層237の表面から、p型ボディ領域217に到達するように、p型コンタクト領域218を形成し、活性化アニールを行う。次に、図20bに示すように、マスク不図示を用いて、炭化珪素をドライエッチングすることによって、所望の領域にトレンチ236とともにnソース領域215を形成する。トレンチ236は、nソース領域215およびp型ボディ領域217を貫通し、n-ドリフト層211に到達する凹部である。続いて、図20cに示すように、トレンチ236の側面を含む領域上に、炭化珪素を用いてエピタキシャル層232をエピタキシャル成長させる。なお、エピタキシャル層232は、不純物濃度が厚さ方向に変化する構造を有していてもよい。次いで、図21aに示すように、エピタキシャル層232をドライエッチングすることにより、チャネル層222が形成される。この後、チャネル層222の表面を熱酸化することにより、ゲート絶縁膜216を形成する。続いて、図21bに示すように、ゲート絶縁膜216の表面に、例えばリンPをドーピングした厚さ500[nm]程度の多結晶シリコン膜233を堆積し、次いで、所望のパターンにドライエッチングすることによって、ゲート電極212を形成する。次に、図22aに示すように、ゲート電極212の表面に、例えば、厚さ1.5μm程度のSiO2層を堆積する。次いで、マスク不図示を用いたドライエッチングにより、層間絶縁膜227が形成され、同時に、ビアホール235が形成される。その後、図22bに示すように、例えば、厚さ50[nm]程度のニッケル膜を、層間絶縁膜227上に形成し、次いで、エッチングによって、ビアホール235の内部およびその周辺の一部を残して、ニッケル膜を除去する。エッチング後、不活性雰囲気内で、例えば950°C、5分間の熱処理によって、ニッケルを炭化珪素表面と反応させることによって、ニッケルシリサイドで構成されるソース電極213を形成する。なお、n基板210の裏面にも、例えばニッケルを全面に堆積させ、同様に熱処理によって炭化珪素と反応させることにより、ドレイン電極214を形成する。続いて、層間絶縁膜227およびビアホール235の上に、例えば、厚さ4μm程度のアルミニウムを堆積し、所望のパターンにエッチングすると、図18に示したように、ソース配線226が得られる。最後に、半導体チップ端にゲート電極と接触するゲート配線を形成するとともに、ドレイン電極214の裏面に、ダイボンド用の裏面電極228として、例えば、Ti/Ni/Agを堆積する。このようにして、図18に示した半導体素子2000Aが得られる。[第3の実施形態]本実施形態では、スイッチ手段間に短絡電流がより流れにくい構成としたゲート駆動回路について説明する。図23aは本実施形態に係るゲート駆動回路の回路構成を示す図であり、図23bはスイッチング動作を行っているときのスイッチ手段の端子間電圧変動を示す図である。なお、図23a中の構成には図1に図示に基づいた符号を付している。以下、ハイサイド側についてのみ説明するが、ローサイド側においても同様に説明できる。先ず、図23a,bを参照しながら、スイッチ手段が行うスイッチング動作について、各スイッチ手段のゲート電極とソース電極間に存在するゲート容量以下、単に各スイッチ手段のゲート容量と記載する。の充放電に着目して説明する。図23bに示すように、区間Xでは、直流電源DCから供給される電力が各スイッチ手段のゲート容量に充電され、スイッチ手段の端子間電圧は漸増する。そして、端子間電圧が点線で示す閾値を超えたところで、スイッチ手段はオフからオンへのスイッチング動作を行う。その後もスイッチ手段の端子間電圧は上昇を続けるが、各スイッチ手段のゲート容量の充電が完了すると端子間電圧の上昇は止まる。一方、区間Yでは、各スイッチ手段のゲート容量に充電された電力が放電され、スイッチ手段の端子間電圧は漸減する。そして、端子間電圧が点線で示す閾値以下になったところで、スイッチ手段はオンからオフへのスイッチング動作を行う。その後もスイッチ手段の端子間電圧は下降を続けるが、各スイッチ手段のゲート容量の放電が完了すると端子間電圧の下降は止まる。図23aに示すように、区間Xにおいて直流電源DCからの電力が供給される経路上には、抵抗R1が含まれる。また、区間Yにおいて各スイッチ手段のゲート容量からの放電が行われる経路上には、抵抗R2が含まれる。したがって、抵抗R1,R2の抵抗値を変えることによって、区間Xおよび区間Yの長さを変えることができる。したがって、オフからオンへの遷移時間をオンからオフへの遷移時間よりも長くすることで、スイッチ手段間に短絡電流が流れることを防止することができる。すなわち、抵抗R1の抵抗値をR2の抵抗値よりも大きくすることによって、スイッチ手段間に短絡電流がより流れにくい構成とすることができる。なお、図23に示すゲート駆動回路の構成は、第1および第2の実施形態の両方ともに適用可能であることは言うまでもない。図24は、本実施形態の構成を適用した場合に係る、スイッチ手段がスイッチング動作を行っているときの、スイッチ手段の端子間電圧変動とそのときのスイッチ手段の状態を対応させて示す図である。図24aはハイサイドスイッチ手段、bはローサイドスイッチ手段をそれぞれ示している。図24a,bの時刻1に示すように、aにおける端子間電圧の立ち上がり始めの時刻と、bにおける端子間電圧の立ち下がり始めの時刻は一致している。また、時刻2においては、aにおける端子間電圧の立ち下がり始めの時刻と、bにおける端子間電圧の立ち上がり始めの時刻は一致している。このように、立ち上がり始めの時刻と立ち下がり始め時刻が一致している場合は、ゲート駆動信号にデッドタイムが設けられていないこととする。また、本実施形態の構成を適用した場合には、ハイサイドスイッチ手段とローサイドスイッチ手段の両方のスイッチ手段がオフとなる期間F,Gが生じることとなる。しかしながら、第1および第2の実施形態に係る半導体素子を備えるスイッチ手段を用いた場合には、上記で説明したようにリカバリ電流がほとんど発生しないので、特許文献1に係る半導体素子を用いた場合に発生するような問題は招来しない。[第4の実施形態]ゲート駆動信号にデッドタイムを設けない構成とした結果、ゲート駆動回路の構成を簡略化することが可能となったことは既に述べたとおりである。本実施形態では、具体的に、構成を簡略化したゲート駆動回路を例示する。図25は、本実施形態に係るゲート駆動回路の回路構成を示す図である。なお、図25中の構成には図1に図示に基づいた符号を付している。以下、ハイサイド側についてのみ説明するが、ローサイド側においても同様に説明できる。図25aに示すゲート駆動回路GD1は、パルストランス240,パルス電流発生器241を備える。パルストランス240は、パルス電流発生器241から出力されたパルス電流が印加される一次コイルLP1,ゲート駆動信号SgH1をハイサイドスイッチ手段H1のゲート電極に印加する第1の二次コイルLH1,ゲート駆動信号SgL1をローサイドスイッチ手段L1のゲート電極に印加する第2の二次コイルLL1からなる。パルス電流発生器241からパルストランス240の一次コイルLP1にパルス電流を流すことにより、二次コイルLH1,LL1を介してハイサイド,ローサイドのスイッチ手段にゲート駆動信号SgH1,SgL1が供給される。また、第2の二次コイルLL1の巻回方向を、第1の二次コイルLH1の巻回方向とは逆にすることで、ゲート駆動信号SgH1に対して波形が反転しているゲート駆動信号SgL1を生成できる。図25bは、構成を簡略化しつつ、スイッチ手段間に短絡電流がより流れにくい構成としたゲート駆動回路を示す図である。図25bに示すように、直流電源DCからの電力が、各スイッチ手段のゲート容量に充電される経路上には、抵抗R3が含まれる。一方、各スイッチ手段のゲート容量からの放電が行われる経路上には、抵抗が含まれない。このような回路構成にすることによって、オフからオンへの遷移時間をオンからオフへの遷移時間よりも長くでき、その結果、スイッチ手段間に短絡電流が流れることを防止することができる。本実施形態に係るゲート駆動回路によれば、スイッチング動作のタイミングチャートなどを細かく設定する必要も無く、制御を簡略化できる。また、各相アームに対し1つのゲート駆動回路を備えていれば、スイッチ手段に対する制御を行うことができ、その結果、インバータの実装体積の縮小を図ることが可能となる。なお、図25の各図に示すゲート駆動回路の構成は、第1および第2の実施形態の両方ともに適用可能であることは言うまでもない。また、このような構成にした場合であっても、正常にインバータが動作することを実験により確認している。以上、第1~第4の実施形態について説明したが、本発明はこれらの実施形態に限られない。例えば、以下のような変形例等が考えられる。[変形例]1第1の実施形態に記載のSBDは、n-ドリフト層に対してショットキー電極を形成しさえすれば、必要な特性が得られる。このため、SBDを形成する位置としては様々な位置が可能である。例えば、n-ドリフト層に対して加工を施し、その位置にSBDを形成することも可能である。また、必ずしも1つのMISFET領域に対して、1つのSBDが形成されている必要はなく、複数個のMISFET領域に対して、1つのSBDが形成されていることとしてもよい。2第1の実施形態に記載のSBDを還流ダイオードとして用いた場合は、ショットキー電極に用いる金属を適当に選べば、順方向の電圧降下をより低下させることができ、導通損失をより抑制することができる。3上記実施形態では、MISFETとは別に還流ダイオードを設けないこととしたが、チャネルダイオードの電流容量よりも要求される負荷電流が大きい場合には、還流ダイオード素子を別途設けることとしてもよい。この場合、負荷電流は、チャネルダイオードと別途に設けた還流ダイオード素子の両方を流れるため、還流ダイオード素子の電流容量は、従来の還流ダイオード素子の電流容量よりも小さくすることができる。このようにすると、還流ダイオードのチップ面積の縮小ならびにコストの低減が可能になる。4本発明を実施するためのスイッチ手段の構成は、上記実施形態に係るものに限定されない。5図10,11に示す半導体素子2000では、チャネル層222がn-ドリフト層211の上面に形成する例を説明した。本発明はこの例に限定されず、チャネル層222の上面がnソース領域215,p型コンタクト領域218の上面と同一面上に存在する、すなわち、チャネル層222がn-ドリフト層211内に存在することとしてもよい。このような半導体素子は、例えば、p型ボディ領域217を形成した後にチャネル層222を形成する工程,nソース領域215,p型コンタクト領域218を形成する工程を順次実行することで製造できる。6第1の実施形態では、第2の実施形態に係る半導体素子2000が備えるようなチャネル層が形成されていない半導体素子1000の構造を説明した。本発明はこれに限定されず、第1の実施形態に係る半導体素子1000がチャネル層をする構造であるとしてもよい。この場合、チャネル層におけるp型ボディ領域117の上方に位置する領域がチャネル領域として機能する。7本明細書においては、多数キャリアを電子、少数キャリアを正孔、特許請求の範囲に記載の第1導電型をn型、第2導電型をp型として説明したが、これと逆極性の場合、すなわち、多数キャリアを正孔、少数キャリアを電子、特許請求の範囲に記載の第1導電型をp型、第2導電型をn型とした場合であっても同様の原理で説明できる。8本明細書において、コントローラは、例えば、MCUMicroControllerUnit、マイクロコンピュータ等により実現される。また、ゲート駆動回路は、例えば、集積回路IntegratedCircuit:ICにより実現される。9各図は、本発明が理解できる程度に配置関係を概略的に示してあるに過ぎず、従って、本発明は図示例に限定されるものではない。また、図を分かり易くするために、一部省略した部分がある。10上記の実施形態および変形例は単なる好適例に過ぎず、何らこれに限定されない。また、これらの実施形態および変形例に挙げた構成を適宜好適に組み合わせることも可能である。"