入射した光量に応じた画素信号を出力する画素が、二次元の行列状に複数配置された画素部と、前記画素部の1列毎または複数列毎に配置され、対応する列の前記画素から出力された画素信号の大きさに応じた遅延時間でパルス信号を走行させる遅延素子が円環状に複数段連結された複数のパルス走行回路と、前記複数のパルス走行回路内の前記遅延素子毎に配置され、対応する1つの前記遅延素子から出力された遅延出力信号が入力され、入力された入力信号を反転した第1の反転信号を出力する第1の反転回路と、前記第1の反転回路から出力された前記第1の反転信号を反転した第2の反転信号を出力する第2の反転回路とを具備した複数のラッチ回路と、前記ラッチ回路に入力された前記遅延出力信号または該ラッチ回路内の前記第2の反転信号のいずれか1つの信号を、前記入力信号として前記第1の反転回路に入力させるラッチ動作信号と、前記ラッチ回路内の前記第1の反転回路による前記入力信号の反転動作を禁止させる反転禁止信号とによって、前記パルス信号が前記パルス走行回路内を走行しているパルス走行期間中の前記ラッチ回路による反転動作と、前記パルス走行期間が終了した後のラッチ期間中の前記ラッチ回路による反転動作とを制御するラッチ制御回路と、を備え、前記ラッチ制御回路は、前記パルス走行期間に、前記反転禁止信号によって前記第1の反転回路による前記遅延出力信号の反転動作を禁止し、前記パルス走行期間が終了する前の予め定めたラッチタイミングのときに、前記反転禁止信号によって前記第1の反転回路による前記遅延出力信号の反転動作を許可し、前記ラッチ期間に、前記ラッチ動作信号によって前記第1の反転回路に前記第2の反転信号の反転動作を行わせる、ことを特徴とする撮像装置。前記ラッチ回路は、さらに、前記遅延出力信号と前記反転禁止信号とが入力され、該入力された反転禁止信号に応じて、該入力された遅延出力信号を反転した信号または固定値の信号を第3の反転信号として出力する第3の反転回路、を具備し、前記第3の反転信号を、対応する1つの前記遅延素子から出力された前記遅延出力信号とする、ことを特徴とする請求項1に記載の撮像装置。前記第3の反転回路は、NAND否定論理積回路またはNOR否定論理和回路であり、前記第1の反転回路および第2の反転回路は、NOT論理否定回路である、ことを特徴とする請求項2に記載の撮像装置。前記第1の反転回路は、さらに、前記反転禁止信号が入力され、該入力された反転禁止信号に応じて、前記入力信号を反転した信号または固定値の信号を前記第1の反転信号として出力する、ことを特徴とする請求項1に記載の撮像装置。前記第1の反転回路は、NAND否定論理積回路またはNOR否定論理和回路であり、前記第2の反転回路は、NOT論理否定回路である、ことを特徴とする請求項4に記載の撮像装置。しかしながら、上述のような従来のA/D変換回路100を、カラムADイメージセンサに用いるには、以下のような問題がある。すなわち、上述したA/D変換回路100を用いたカラムADイメージセンサ60では、単位画素11がアレイ状に配置された画素アレイ50の各列に、A/D変換回路100がそれぞれ1つずつ配置されている。このため、パルス信号StartPがパルス走行回路10内を走行しているアナログデジタル変換の動作期間中図13に示したパルス走行期間中は、それぞれのA/D変換回路100内で、パルス走行回路10内の各接続点およびカウンタ16の各出力端子に接続された多数のラッチ回路20が、一斉に動作することになる。すなわち、多数のラッチ回路20内のインバータ回路INV1およびインバータ回路INV2が、パルス信号StartPのパルス走行回路10内の走行に応じて、一斉に反転動作を行っている。このため、例えば、画素アレイ50の各列に配置されたA/D変換回路100に入力されるアナログ入力信号Vinの電圧が高いことにより、パルス信号StartPがパルス走行回路10内を速く走行する場合には、パルス走行回路10で消費される電流とラッチエンコーダ12およびラッチ18内のラッチ回路20で消費される電流の総和が大きくなる。これにより、A/D変換回路100に供給される電源およびGNDの電圧が不安定になり、A/D変換回路100によるアナログデジタル変換に誤差が生じ、アナログデジタル変換の精度が低下してしまう。その結果、カラムADイメージセンサ60を搭載した撮像システムによって最終的に得られる画像の画質が劣化低下してしまうという問題がある。本発明は、上記の課題認識に基づいてなされたものであり、A/D変換回路によるアナログデジタル変換動作に伴う消費電力を低減し、かつ、高い精度のアナログデジタル変換結果を得ることができる撮像装置を提供することを目的としている。上記の課題を解決するため、本発明の撮像装置は、入射した光量に応じた画素信号を出力する画素が、二次元の行列状に複数配置された画素部と、前記画素部の1列毎または複数列毎に配置され、対応する列の前記画素から出力された画素信号の大きさに応じた遅延時間でパルス信号を走行させる遅延素子が円環状に複数段連結された複数のパルス走行回路と、前記複数のパルス走行回路内の前記遅延素子毎に配置され、対応する1つの前記遅延素子から出力された遅延出力信号が入力され、入力された入力信号を反転した第1の反転信号を出力する第1の反転回路と、前記第1の反転回路から出力された前記第1の反転信号を反転した第2の反転信号を出力する第2の反転回路とを具備した複数のラッチ回路と、前記ラッチ回路に入力された前記遅延出力信号または該ラッチ回路内の前記第2の反転信号のいずれか1つの信号を、前記入力信号として前記第1の反転回路に入力させるラッチ動作信号と、前記ラッチ回路内の前記第1の反転回路による前記入力信号の反転動作を禁止させる反転禁止信号とによって、前記パルス信号が前記パルス走行回路内を走行しているパルス走行期間中の前記ラッチ回路による反転動作と、前記パルス走行期間が終了した後のラッチ期間中の前記ラッチ回路による反転動作とを制御するラッチ制御回路と、を備え、前記ラッチ制御回路は、前記パルス走行期間に、前記反転禁止信号によって前記第1の反転回路による前記遅延出力信号の反転動作を禁止し、前記パルス走行期間が終了する前の予め定めたラッチタイミングのときに、前記反転禁止信号によって前記第1の反転回路による前記遅延出力信号の反転動作を許可し、前記ラッチ期間に、前記ラッチ動作信号によって前記第1の反転回路に前記第2の反転信号の反転動作を行わせる、ことを特徴とする。また、本発明の前記ラッチ回路は、さらに、前記遅延出力信号と前記反転禁止信号とが入力され、該入力された反転禁止信号に応じて、該入力された遅延出力信号を反転した信号または固定値の信号を第3の反転信号として出力する第3の反転回路、を具備し、前記第3の反転信号を、対応する1つの前記遅延素子から出力された前記遅延出力信号とする、ことを特徴とする。また、本発明の前記第3の反転回路は、NAND否定論理積回路またはNOR否定論理和回路であり、前記第1の反転回路および第2の反転回路は、NOT論理否定回路である、ことを特徴とする。また、本発明の前記第1の反転回路は、さらに、前記反転禁止信号が入力され、該入力された反転禁止信号に応じて、前記入力信号を反転した信号または固定値の信号を前記第1の反転信号として出力する、ことを特徴とする。また、本発明の前記第1の反転回路は、NAND否定論理積回路またはNOR否定論理和回路であり、前記第2の反転回路は、NOT論理否定回路である、ことを特徴とする。本発明によれば、A/D変換回路によるアナログデジタル変換動作に伴う消費電力を低減し、かつ、高い精度のアナログデジタル変換結果を得ることができる撮像装置を提供することができるという効果が得られる。<第1の実施形態>以下、本発明の実施形態について、図面を参照して説明する。図1は、本第1の実施形態による撮像装置の概略構成を示したブロック図である。図1において、撮像装置1は、画素アレイ50と、複数のA/D変換回路101と、駆動制御回路201と、電源回路300とから構成される。図1に示した撮像装置1は、図14に示したカラムADイメージセンサ60内のA/D変換回路100に代わって、A/D変換回路101を画素アレイ50の列カラム毎に配置したカラムADイメージセンサである。また、撮像装置1は、内部に備えるA/D変換回路101の変更に伴って、図14に示したカラムADイメージセンサ60内の駆動制御回路200に代わり、駆動制御回路201を備えている。以下の説明においては、図14に示したカラムADイメージセンサ60と同じ構成要素には、同一の符号を付与して説明する。画素アレイ50は、光電変換素子を含む複数の単位画素11が行方向および列方向の二次元のアレイ状に配置されている。単位画素11は、駆動制御回路201から入力された画素駆動信号に応じて、受光した光信号情報をアナログ信号に変換し、変換したアナログ信号を画素アレイ50の行毎に、画素アレイ50の各列の垂直信号線に出力する。単位画素11は、駆動制御回路201から入力された行駆動信号によって、画素アレイ50の各行毎に駆動される。A/D変換回路101は、画素アレイ50の各列の垂直信号線に接続され、画素アレイ50内の各単位画素11から垂直信号線に出力されたアナログ信号を、駆動制御回路201の制御によってアナログデジタル変換したデジタルデータを出力する。それぞれのA/D変換回路101には、画素アレイ50の各列から出力されたアナログ信号の電圧が、アナログデジタル変換の対象となるアナログ入力信号Vinの電圧として入力される。A/D変換回路101は、画素アレイ50から入力されたアナログ信号の電圧の大きさに応じてアナログデジタル変換したデジタルデータDTを、画素アレイ50の列毎に出力する。また、A/D変換回路101から出力されたデジタルデータDTは、データ出力線801から順次、撮像装置1の外部に出力される。なお、A/D変換回路101に関する詳細な説明は、後述する。駆動制御回路201は、撮像装置1内の各構成要素を駆動するための駆動制御信号を出力する。駆動制御回路201は、A/D変換回路101がアナログデジタル変換するときにA/D変換回路101内のパルス走行回路にパルス信号StartPを出力するパルス走行制御回路31と、A/D変換回路101内のラッチおよびラッチエンコーダにラッチ駆動信号を出力するラッチ制御回路32とを備えている。なお、パルス走行制御回路31とラッチ制御回路32との動作に関する詳細な説明は、後述する。電源回路300は、撮像装置1内の各構成要素に電力を供給する。次に、本第1の実施形態の撮像装置1に備えたA/D変換回路101について説明する。図2は、本第1の実施形態の撮像装置1に備えたA/D変換回路101の概略構成を示したブロック図である。図2において、A/D変換回路101は、パルス走行回路10と、カウンタ16と、ラッチ18と、ラッチエンコーダ12とから構成される。なお、図2に示したA/D変換回路101は、図10に示した従来のA/D変換回路100と同様の構成である。ただし、A/D変換回路101は、A/D変換回路100と異なり、図2に示したような、A/D変換回路101の外部に配置された駆動制御回路201に備えたパルス走行制御回路31とラッチ制御回路32とから出力される駆動信号パルス信号StartP、ラッチ禁止信号CLK-CNT、ラッチ動作信号CLK-LATによって制御される。以下の説明においては、図10に示したA/D変換回路100と同じA/D変換回路101内の構成要素については、同一の符号を付与し、それぞれの構成要素における同様の動作や構成についての詳細な説明は省略する。パルス走行回路10は、図10に示したA/D変換回路100内のパルス走行回路10と同様に、NAND型遅延素子DU-1と、n-1個のバッファ型遅延素子DU-2~DU-nとがリング状に連結されている。そして、パルス走行回路10内の遅延素子DU-1~DU-nには、アナログデジタル変換の対象となるアナログ入力信号電圧Vinが、電源電圧として供給されている。パルス走行回路10には、パルス走行制御回路31から入力されたパルス信号StartPが入力される。パルス走行回路10に入力されたパルス信号StartPは、リング状に構成された遅延素子DU-1~DU-n以下、遅延素子DU-1~DU-nの内、いずれか1つを示すときには、遅延素子DUというに供給されたアナログ入力信号Vinの電圧の大きさに応じた遅延時間をもってパルス走行回路10内を走行周回する。従って、パルス信号StartPが所定時間内に通過する遅延素子DUの段数は、図10に示したパルス走行回路10と同様に、電源側に供給されたアナログ入力信号Vinの電圧の大きさによって決まる。ラッチ18は、ラッチ制御回路32から入力されたラッチ禁止信号CLK-CNTおよびラッチ動作信号CLK-LATに応じて、カウンタ16が出力した、パルス信号StartPがパルス走行回路10内を周回した周回数を保持ラッチする。そして、ラッチ18は、保持した周回数のデータを、デジタルデータaとして出力する。ラッチエンコーダ12は、図10に示したA/D変換回路100内のラッチエンコーダ12と同様に、パルス走行回路10内の遅延素子DU-1~DU-nの各接続点1~nに接続される。そして、ラッチエンコーダ12は、ラッチ制御回路32から入力されたラッチ禁止信号CLK-CNTおよびラッチ動作信号CLK-LATに応じて、各接続点1~nに出力されている遅延素子DU-1~DU-nのそれぞれの出力信号、すなわち、パルス信号StartPが走行したパルス走行回路10内の走行位置を保持ラッチする。そして、ラッチエンコーダ12は、保持した走行位置のデータをエンコードした後、デジタルデータbとして出力する。A/D変換回路101は、ラッチ18から出力されたデジタルデータaを、A/D変換回路101がアナログデジタル変換したデジタルデータDTの上位ビットとし、ラッチエンコーダ12から出力されたデジタルデータbを、A/D変換回路101がアナログデジタル変換したデジタルデータDTの下位ビットとして出力する。次に、図2に示したA/D変換回路101に備えたラッチエンコーダ12およびラッチ18内に配置されるラッチ回路の構成について説明する。図3は、本第1の実施形態の撮像装置1に備えたA/D変換回路101内におけるラッチ回路の接続を示した概略のブロック図である。なお、図3においては、A/D変換回路101の構成の一部の接続ラッチエンコーダ12内のラッチ回路20とパルス走行回路10との接続のみを示している。上述したように、A/D変換回路101は、図10に示した従来のA/D変換回路100と同様の構成である。従って、図3に示したA/D変換回路101におけるラッチエンコーダ12内のラッチ回路20とパルス走行回路10との接続は、図12に示した従来のA/D変換回路100におけるラッチエンコーダ12内のラッチ回路20とパルス走行回路10との接続と同じである。ただし、パルス走行回路10は、パルス走行制御回路31から入力されたパルス信号StartPが周回する。また、ラッチエンコーダ12は、ラッチ制御回路32から入力されたラッチ禁止信号CLK-CNTおよびラッチ動作信号CLK-LATによって制御される。ラッチエンコーダ12内には、図12に示したラッチエンコーダ12と同様に、パルス走行回路10内の遅延素子DUの数に応じた複数のラッチ回路20が、各遅延素子DUの接続点1~nに接続されるように配置されている。また、図3には示していないが、ラッチ18内にも、同様に、カウンタ16の桁数に応じた複数のラッチ回路20が配置されている。以下の説明においては、パルス走行回路10とラッチエンコーダ12との接続に注目して説明を行う。ラッチ回路20の構成は、図12に示したラッチ回路20と同様である。すなわち、ラッチ回路20は、スイッチSW1と、インバータ回路INV1およびINV2と、スイッチSW2とから構成される。そして、インバータ回路INV1の入力端子には、パルス走行回路10内の遅延素子DUの出力端子がスイッチSW1を介して接続され、出力端子は、エンコーダの入力端子に接続される。また、インバータ回路INV2の入力端子には、インバータ回路INV1の出力端子が接続され、出力端子は、スイッチSW2を介してインバータ回路INV1の入力端子に接続される。スイッチSW1は、ラッチ制御回路32から入力されるラッチ禁止信号CLK-CNTによって、入力端子と出力端子との接続が制御される。そして、スイッチSW1は、例えば、ラッチ禁止信号CLK-CNTがHレベルのときに接続ON状態になり、Lレベルのときに切断OFF状態になる。これにより、スイッチSW1は、遅延素子DUの出力端子とインバータ回路INV1の入力端子との接続を制御する。また、スイッチSW2は、ラッチ制御回路32から入力されたラッチ動作信号CLK-LATによって、入力端子と出力端子との接続が制御される。そして、スイッチSW2は、例えば、ラッチ動作信号CLK-LATがHレベルのときに接続ON状態になり、Lレベルのときに切断OFF状態になる。これにより、スイッチSW2は、インバータ回路INV1の出力端子とインバータ回路INV1の入力端子との接続を制御する。次に、A/D変換回路101によるアナログデジタル変換の動作における駆動方法について説明する。図4は、本第1の実施形態の撮像装置1に備えたA/D変換回路101によるアナログデジタル変換動作における駆動タイミングを示したタイミングチャートである。図4には、パルス走行制御回路31から入力されるパルス信号StartPと、ラッチ制御回路32から入力されるラッチ禁止信号CLK-CNTおよびラッチ動作信号CLK-LATとを示している。なお、以下の説明においては、図3に示したスイッチSW1およびスイッチSW2のそれぞれは、ラッチ制御回路32から入力される駆動制御信号ラッチ禁止信号CLK-CNTおよびラッチ動作信号CLK-LATがHレベルで接続ON状態になり、Lレベルで切断OFF状態になるものとして説明する。また、A/D変換回路101が、1つのデジタルデータDTを出力する場合のアナログデジタル変換動作のタイミングについて説明する。まず、パルス走行制御回路31は、ラッチ禁止信号CLK-CNTがLレベル、ラッチ動作信号CLK-LATがHレベルの状態のときに、パルス信号StartPをHレベルにする。これにより、パルス信号StartPは、A/D変換回路101の入力端子に入力されたアナログデジタル変換の対象となるアナログ入力信号Vinの電圧の大きさに応じた伝播遅延時間で、パルス走行回路10内を走行する。このときには、ラッチ禁止信号CLK-CNTがLレベルであるため、スイッチSW1はOFF切断状態である。このため、パルス走行回路10内の各接続点1~nに出力されている遅延素子DU-1~DU-nのそれぞれの出力信号は、ラッチエンコーダ12内の各ラッチ回路20のインバータ回路INV1に接続されていない状態である。また、ラッチ動作信号CLK-LATがHレベルであるため、スイッチSW2はON接続状態である。このため、ラッチエンコーダ12内の各ラッチ回路20のインバータ回路INV1とインバータ回路INV2とが環状に接続され、インバータ回路INV1とインバータ回路INV2との出力端子は、それぞれ、HレベルまたはLレベルのいずれかに固定される。すなわち、ラッチ回路20内のインバータ回路INV1およびインバータ回路INV2は、パルス信号StartPのパルス走行回路10内の走行に応じた反転動作を行わず、停止している。これにより、ラッチエンコーダ12およびラッチ18内のラッチ回路20で消費される電流は小さくなる。その後、ラッチ制御回路32は、アナログデジタル変換が終了するタイミングより前のタイミングtのときに、ラッチ禁止信号CLK-CNTをHレベル、ラッチ動作信号CLK-LATをLレベルにする。これにより、スイッチSW1がON接続状態、スイッチSW2がOFF切断状態になり、ラッチ回路20内のインバータ回路INV1およびインバータ回路INV2は、パルス信号StartPのパルス走行回路10内の走行位置および周回数をラッチするための反転動作を行う状態になる。続いて、ラッチ制御回路32は、アナログデジタル変換が終了するタイミングで、ラッチ禁止信号CLK-CNTをLレベル、ラッチ動作信号CLK-LATをHレベルにする。これにより、スイッチSW1がOFF切断状態、スイッチSW2がON接続状態になり、ラッチ回路20内のインバータ回路INV1およびインバータ回路INV2は、パルス信号StartPのパルス走行回路10内の走行位置および周回数をラッチする。より具体的には、ラッチ18内の各ラッチ回路20は、カウンタ16が計測したパルス信号StartPの周回数をラッチし、ラッチした周回数をデジタルデータaとして出力する。また、ラッチエンコーダ12内の各ラッチ回路20は、パルス走行回路10内の各接続点の信号、すなわち、パルス信号StartPがパルス走行回路10内を走行した走行位置をラッチし、ラッチした走行位置をエンコードした後、デジタルデータbとして出力する。なお、パルス走行制御回路31は、ラッチ18およびラッチエンコーダ12がそれぞれ、パルス信号StartPの走行位置および周回数をラッチした後、パルス信号StartPをLレベルにする。これにより、パルス信号StartPのパルス走行回路10内の走行が停止する。このようなタイミングで、A/D変換回路101は、入力端子に入力されたアナログ入力信号Vinの電圧の大きさに応じてアナログデジタル変換した、1つのデジタルデータDTを出力する。以降、同様に、パルス走行制御回路31がパルス信号StartPを制御し、ラッチ制御回路32がラッチ禁止信号CLK-CNTおよびラッチ動作信号CLK-LATを制御する。このように、A/D変換回路101では、ラッチ18およびラッチエンコーダ12が、サンプリング周期であるラッチ禁止信号CLK-CNTおよびラッチ動作信号CLK-LATの周期毎に、パルス信号StartPがパルス走行回路10内の遅延素子DUを通過した通過段数および周回数をラッチ保持する。そして、A/D変換回路101は、ラッチ18およびラッチエンコーダ12に保持したそれぞれの結果に基づいた、アナログ入力信号Vinの電圧の大きさに応じたデジタルデータDTを、ラッチ禁止信号CLK-CNTおよびラッチ動作信号CLK-LATの周期に応じて周期的に出力する。上記に述べたとおり、本第1の実施形態の撮像装置1では、A/D変換回路101の構成およびA/D変換回路101の駆動方法によって、パルス走行期間中のタイミングtまでは、ラッチ禁止信号CLK-CNTをLレベルにする。これにより、ラッチ回路20内のインバータ回路INV1およびインバータ回路INV2が反転動作を行わないようにすることができる。すなわち、ラッチ回路20内のインバータ回路INV1およびインバータ回路INV2によるラッチ動作を停止させることができる。このことにより、A/D変換回路101のパルス走行期間中の電流が低減され、A/D変換回路101に供給される電源およびGNDの電圧が安定し、A/D変換回路101によるアナログデジタル変換に誤差が生じなくなる。その結果、画質の劣化低下のない画像を得ることができる撮像装置を実現することができる。そして、撮像装置1を搭載した撮像システムでは、高画質の画像を最終的に得ることができる。なお、図4に示したタイミングtのタイミングは、パルス走行期間中の任意のタイミングに設定することができるが、A/D変換回路101のパルス走行期間中の電流の消費を低減させるためには、ラッチ禁止信号CLK-CNTをHレベルにしてからラッチ回路20内のインバータ回路INV1およびインバータ回路INV2を駆動するために十分な期間を確保した上で、なるべくパルス走行期間が終了するタイミングに近いタイミングにすることが望ましい。<第2の実施形態>次に、本第2の実施形態の撮像装置について説明する。なお、本第2の実施形態の撮像装置と、図1に示した第1の実施形態の撮像装置1との異なる点は、A/D変換回路の構成およびA/D変換回路の駆動方法のみである。以下の説明においては、本第2の実施形態の撮像装置を撮像装置2といい、撮像装置2に備えるA/D変換回路をA/D変換回路102という。また、本第2の実施形態の撮像装置2では、図1に示した第1の実施形態の撮像装置1内のA/D変換回路101がA/D変換回路102に代わったことにより、駆動制御回路201内のラッチ制御回路32が、A/D変換回路102に対応した駆動信号を出力する構成に代わっている。以下の説明においては、図1に示した第1の実施形態の撮像装置1のA/D変換回路101に代えて、A/D変換回路102を搭載したものとして、本第2の実施形態の撮像装置2の概略構成を示したブロック図を省略し、A/D変換回路102以外の各構成要素に関する詳細な説明も省略する。また、本第2の実施形態の撮像装置2に備えたA/D変換回路102の概略構成は、図2に示したA/D変換回路101の概略構成と同様であるため、A/D変換回路102の概略構成を示したブロック図も省略し、それぞれの詳細な説明も省略する。次に、A/D変換回路102に備えたラッチエンコーダ12およびラッチ18内に配置されるラッチ回路の構成について説明する。図5は、本第2の実施形態の撮像装置2に備えたA/D変換回路102内におけるラッチ回路の接続を示した概略のブロック図である。なお、図5においては、図3に示したA/D変換回路101と同様に、A/D変換回路102の構成の一部の接続ラッチエンコーダ12内のラッチ回路21とパルス走行回路10との接続のみを示している。A/D変換回路102は、図3に示したA/D変換回路101と異なり、図5に示したように、A/D変換回路102の外部に配置された駆動制御回路201に備えたパルス走行制御回路31とラッチ制御回路32とから出力される駆動信号パルス信号StartP、ラッチ禁止信号CLK-CNT、ラッチ動作信号CLK-LAT1、およびラッチ動作信号CLK-LAT2によって制御される。なお、図5においては、図3に示したA/D変換回路101と同じA/D変換回路102内の構成要素については、同一の符号を付与している。パルス走行回路10は、図3に示したA/D変換回路101内のパルス走行回路10と同様に、NAND型遅延素子DU-1と、n-1個のバッファ型遅延素子DU-2~DU-nとがリング状に連結されている。そして、パルス走行回路10内の遅延素子DU-1~DU-nには、アナログデジタル変換の対象となるアナログ入力信号電圧Vinが、電源電圧として供給されている。そして、パルス走行回路10では、パルス走行制御回路31から入力されたパルス信号StartPが、供給されたアナログ入力信号Vinの電圧の大きさに応じた遅延時間をもって走行周回する。ラッチエンコーダ12は、図3に示したA/D変換回路101内のラッチエンコーダ12と同様に、パルス走行回路10内の遅延素子DU-1~DU-nの各接続点1~nに接続される。そして、ラッチエンコーダ12は、ラッチ制御回路32から入力されたラッチ禁止信号CLK-CNT、ラッチ動作信号CLK-LAT1、およびラッチ動作信号CLK-LAT2に応じて、各接続点1~nに出力されている遅延素子DU-1~DU-nのそれぞれの出力信号、すなわち、パルス信号StartPが走行したパルス走行回路10内の走行位置を保持ラッチする。そして、ラッチエンコーダ12は、保持した走行位置のデータをエンコードした後、デジタルデータbとして出力する。なお、図示していないが、ラッチ18は、ラッチ制御回路32から入力されたラッチ禁止信号CLK-CNT、ラッチ動作信号CLK-LAT1、およびラッチ動作信号CLK-LAT2に応じて、カウンタ16が出力した、パルス信号StartPがパルス走行回路10内を周回した周回数を保持ラッチする。そして、ラッチ18は、保持した周回数のデータを、デジタルデータaとして出力する。そして、A/D変換回路102は、図3に示したA/D変換回路101と同様に、ラッチ18から出力されたデジタルデータaを上位ビットとし、ラッチエンコーダ12から出力されたデジタルデータbを下位ビットとしたデジタルデータDTを、A/D変換回路102がアナログデジタル変換したデジタルデータDTとして出力する。ラッチエンコーダ12内には、図3に示したA/D変換回路101に備えたラッチ回路20の代わりに、パルス走行回路10内の遅延素子DUの数に応じた複数のラッチ回路21が、各遅延素子DUの接続点1~nに接続されるように配置されている。また、図5には示していないが、ラッチ18内にも、同様に、カウンタ16の桁数に応じた複数のラッチ回路21が配置されている。以下の説明においては、パルス走行回路10とラッチエンコーダ12との接続に注目して説明を行う。ラッチ回路21は、図3に示したラッチ回路20の前段に遅延素子DUの出力信号の入力を禁止する回路、すなわち、ラッチ回路21のラッチ動作を停止させる回路を備えた構成である。より具体的には、ラッチ回路21は、NAND回路NANDと、スイッチSW1と、インバータ回路INV1およびINV2と、スイッチSW2とから構成される。なお、ラッチ回路21においては、NAND回路NANDが、ラッチ動作を停止させる回路である。NAND回路NANDの一方の入力端子にパルス走行回路10内の遅延素子DUの出力信号が入力され、他方の入力端子にラッチ制御回路32から出力されたラッチ禁止信号CLK-CNTが入力される。また、インバータ回路INV1の入力端子には、NAND回路NANDの出力端子がスイッチSW1を介して接続され、出力端子は、エンコーダの入力端子に接続される。また、インバータ回路INV2の入力端子には、インバータ回路INV1の出力端子が接続され、出力端子は、スイッチSW2を介してインバータ回路INV1の入力端子に接続される。NAND回路NANDは、ラッチ制御回路32から入力されるラッチ禁止信号CLK-CNTに応じて、出力端子に出力する信号を制御する。より具体的には、NAND回路NANDは、ラッチ禁止信号CLK-CNTがHレベルのときに遅延素子DUの出力信号の反転信号を出力端子に出力し、LレベルのときにHレベルの信号、すなわち、一定レベルの出力信号を出力端子に出力する。これにより、NAND回路NANDは、インバータ回路INV1の入力端子にスイッチSW1を介して入力される遅延素子DUの出力信号を制御する。なお、NAND回路NANDが一定レベルの出力信号を出力端子に出力している間、インバータ回路INV1とインバータ回路INV2とによるラッチ回路21のラッチ動作が停止する。スイッチSW1は、ラッチ制御回路32から入力されるラッチ動作信号CLK-LAT1によって、入力端子と出力端子との接続が制御される。そして、スイッチSW1は、例えば、ラッチ動作信号CLK-LAT1がHレベルのときに接続ON状態になり、Lレベルのときに切断OFF状態になる。これにより、スイッチSW1は、NAND回路NANDの出力端子とインバータ回路INV1の入力端子との接続を制御する。また、スイッチSW2は、ラッチ制御回路32から入力されたラッチ動作信号CLK-LAT2によって、入力端子と出力端子との接続が制御される。そして、スイッチSW2は、例えば、ラッチ動作信号CLK-LAT2がHレベルのときに接続ON状態になり、Lレベルのときに切断OFF状態になる。これにより、スイッチSW2は、インバータ回路INV1の出力端子とインバータ回路INV1の入力端子との接続を制御する。次に、A/D変換回路102によるアナログデジタル変換の動作における駆動方法について説明する。図6は、本第2の実施形態の撮像装置2に備えたA/D変換回路102によるアナログデジタル変換動作における駆動タイミングを示したタイミングチャートである。図6には、パルス走行制御回路31から入力されるパルス信号StartPと、ラッチ制御回路32から入力されるラッチ禁止信号CLK-CNT、ラッチ動作信号CLK-LAT1、およびラッチ動作信号CLK-LAT2とを示している。なお、以下の説明においては、図5に示したスイッチSW1およびスイッチSW2のそれぞれは、ラッチ制御回路32から入力される駆動制御信号ラッチ動作信号CLK-LAT1およびラッチ動作信号CLK-LAT2がHレベルで接続ON状態になり、Lレベルで切断OFF状態になるものとして説明する。また、A/D変換回路102が、1つのデジタルデータDTを出力する場合のアナログデジタル変換動作のタイミングについて説明する。まず、パルス走行制御回路31は、ラッチ禁止信号CLK-CNTがLレベル、ラッチ動作信号CLK-LAT1がHレベル、ラッチ動作信号CLK-LAT2がLレベルの状態のときに、パルス信号StartPをHレベルにする。これにより、パルス信号StartPは、A/D変換回路102の入力端子に入力されたアナログデジタル変換の対象となるアナログ入力信号Vinの電圧の大きさに応じた伝播遅延時間で、パルス走行回路10内を走行する。このときには、ラッチ禁止信号CLK-CNTがLレベルであるため、NAND回路NANDの出力信号は、Hレベルに固定される。すなわち、パルス走行回路10内の各接続点1~nに出力されている遅延素子DU-1~DU-nのそれぞれの出力信号は、ラッチエンコーダ12内の各ラッチ回路21のインバータ回路INV1に入力されない状態である。また、ラッチ動作信号CLK-LAT1がHレベルであるため、スイッチSW1はON接続状態である。このため、ラッチエンコーダ12内の各ラッチ回路21のインバータ回路INV1の出力信号はLレベルに、インバータ回路INV2の出力信号はHレベルにそれぞれ固定され、ラッチ回路21内のインバータ回路INV1およびインバータ回路INV2は、パルス信号StartPのパルス走行回路10内の走行に応じた反転動作を行わない。すなわち、ラッチ回路21は、インバータ回路INV1とインバータ回路INV2とによるラッチ動作を停止している状態になる。これにより、ラッチエンコーダ12およびラッチ18内のラッチ回路21で消費される電流は小さくなる。その後、ラッチ制御回路32は、アナログデジタル変換が終了するタイミングより前のタイミングtのときに、ラッチ禁止信号CLK-CNTをHレベルにする。これにより、NAND回路NANDは、遅延素子DUの出力信号の反転信号を出力端子に出力する。これにより、ラッチ回路21内のインバータ回路INV1およびインバータ回路INV2は、パルス信号StartPのパルス走行回路10内の走行位置および周回数をラッチするための反転動作を行う状態になる。続いて、ラッチ制御回路32は、アナログデジタル変換が終了するタイミングで、ラッチ動作信号CLK-LAT1をLレベル、ラッチ動作信号CLK-LAT2をHレベルにする。これにより、スイッチSW1がOFF切断状態、スイッチSW2がON接続状態になり、ラッチ回路21内のインバータ回路INV1およびインバータ回路INV2は、パルス信号StartPのパルス走行回路10内の走行位置および周回数をラッチする。より具体的には、ラッチ18内の各ラッチ回路21は、カウンタ16が計測したパルス信号StartPの周回数をラッチし、ラッチした周回数をデジタルデータaとして出力する。また、ラッチエンコーダ12内の各ラッチ回路21は、パルス走行回路10内の各接続点の信号、すなわち、パルス信号StartPがパルス走行回路10内を走行した走行位置をラッチし、ラッチした走行位置をエンコードした後、デジタルデータbとして出力する。なお、パルス走行制御回路31は、ラッチ18およびラッチエンコーダ12がそれぞれ、パルス信号StartPの走行位置および周回数をラッチした後、パルス信号StartPをLレベルにする。これにより、パルス信号StartPのパルス走行回路10内の走行が停止する。このようなタイミングで、A/D変換回路102は、入力端子に入力されたアナログ入力信号Vinの電圧の大きさに応じてアナログデジタル変換した、1つのデジタルデータDTを出力する。以降、同様に、パルス走行制御回路31がパルス信号StartPを制御し、ラッチ制御回路32がラッチ禁止信号CLK-CNT、ラッチ動作信号CLK-LAT1、およびラッチ動作信号CLK-LAT2を制御する。このように、A/D変換回路102では、ラッチ18およびラッチエンコーダ12が、サンプリング周期であるラッチ禁止信号CLK-CNT、ラッチ動作信号CLK-LAT1、およびラッチ動作信号CLK-LAT2の周期毎に、パルス信号StartPがパルス走行回路10内の遅延素子DUを通過した通過段数および周回数をラッチ保持する。そして、A/D変換回路102は、ラッチ18およびラッチエンコーダ12に保持したそれぞれの結果に基づいた、アナログ入力信号Vinの電圧の大きさに応じたデジタルデータDTを、ラッチ禁止信号CLK-CNT、ラッチ動作信号CLK-LAT1、およびラッチ動作信号CLK-LAT2の周期に応じて周期的に出力する。上記に述べたとおり、本第2の実施形態の撮像装置2では、A/D変換回路102の構成およびA/D変換回路102の駆動方法によって、パルス走行期間中のタイミングtまでは、ラッチ禁止信号CLK-CNTをLレベルにする。これにより、ラッチ回路21内のNAND回路NAND、インバータ回路INV1、およびインバータ回路INV2が反転動作を行わないようにすることができる。すなわち、ラッチ回路21内のNAND回路NAND、インバータ回路INV1、およびインバータ回路INV2の出力端子は、それぞれ、HレベルまたはLレベルのいずれかに固定され、ラッチ回路21のラッチ動作を停止させることができる。このことにより、図3に示したA/D変換回路101と同様に、A/D変換回路102のパルス走行期間中の電流が低減され、A/D変換回路102に供給される電源およびGNDの電圧が安定し、A/D変換回路102によるアナログデジタル変換に誤差が生じなくなる。その結果、第1の実施形態の撮像装置1と同様に、画質の劣化低下のない画像を得ることができる撮像装置を実現することができる。そして、撮像装置2を搭載した撮像システムでも、図1に示した撮像装置1を搭載した撮像システムと同様に、高画質の画像を最終的に得ることができる。また、本第2の実施形態の撮像装置2では、A/D変換回路102内のラッチ回路21の構成によって、タイミングtの前後におけるパルス走行回路10の各接続点から見た駆動負荷、すなわち、各遅延素子DUの出力端子の駆動負荷の変動を一定にすることができる。つまり、ラッチ回路21によるラッチ動作が停止している状態からラッチ動作を行う状態に変化するときの駆動負荷の変動を一定にすることができる。より具体的には、図3に示したA/D変換回路101では、タイミングtの前後でスイッチSW1がOFF切断状態からON接続状態に変化する。これにより、各遅延素子DUの出力端子の駆動負荷は、タイミングtの前後で、OFF状態のスイッチSW1の駆動負荷から、ON状態のスイッチSW1とインバータ回路INV1の入力端子との合成負荷に変化する。これに対して、A/D変換回路102では、タイミングtの前後で、NAND回路NANDが固定レベルHレベルの信号を出力する状態から遅延素子DUの出力信号の反転信号を出力する状態に変化するのみである。すなわち、各遅延素子DUの出力端子の駆動負荷は、NAND回路NANDが出力する信号に係わらず、NAND回路NANDの一方の入力端子各遅延素子DUの出力信号が入力される入力端子の駆動負荷のみであり、タイミングtの前後で変化しない。つまり、ラッチ回路21が、ラッチ動作が停止している状態からラッチ動作を行う状態になっても、各遅延素子DUの出力端子の駆動負荷は変わらない。これにより、A/D変換回路102では、各遅延素子DUの出力端子の駆動負荷の変動によるパルス走行回路10内のパルス信号StartPの伝播遅延時間の誤差を抑えることができ、より誤差の少ないアナログデジタル変換動作を行うことができる。また、A/D変換回路102の駆動方法では、より容易な駆動方法によって、A/D変換回路102のパルス走行期間中の電流を低減させることができる。より具体的には、図6に示した駆動タイミングを見てわかるように、ラッチ動作信号CLK-LAT1およびラッチ動作信号CLK-LAT2の駆動タイミングは、図13に示したラッチ駆動信号CLK-SW1およびラッチ駆動信号CLK-SW2と同様である。従って、A/D変換回路102の駆動方法では、図4に示したA/D変換回路101の駆動方法よりも容易な駆動方法で、A/D変換回路102のパルス走行期間中の電流を低減させることができる。なお、図6に示したタイミングtのタイミングは、図4に示したA/D変換回路101における駆動タイミングと同様に、ラッチ禁止信号CLK-CNTをHレベルにしてからラッチ回路21内のインバータ回路INV1およびインバータ回路INV2を駆動するために十分な期間を確保した上で、なるべくパルス走行期間が終了するタイミングに近いタイミングにすることが望ましい。なお、A/D変換回路102の構成は、図5に示したA/D変換回路102の構成に限定されるものではない。以下に、A/D変換回路のパルス走行期間中の電流を低減させる別の構成の一例について説明する。<第3の実施形態>本第3の実施形態の撮像装置と、第2の実施形態の撮像装置2との異なる点は、A/D変換回路の構成のみである。以下の説明においては、本第3の実施形態の撮像装置を撮像装置3といい、撮像装置3に備えるA/D変換回路をA/D変換回路103という。図5に示したA/D変換回路102と、本第3の実施形態の撮像装置3に備えるA/D変換回路103とは、A/D変換回路103内のラッチ回路の構成のみが異なる。なお、A/D変換回路103の駆動方法は、図6に示したA/D変換回路102の駆動方法と同様である。以下の説明においては、図1に示した第1の実施形態の撮像装置1のA/D変換回路101に代えて、A/D変換回路103を搭載したものとして、本第3の実施形態の撮像装置3の概略構成を示したブロック図を省略し、A/D変換回路103以外の各構成要素に関する詳細な説明も省略する。また、本第3の実施形態の撮像装置3に備えたA/D変換回路103の概略構成は、図2に示したA/D変換回路101の概略構成と同様であるため、A/D変換回路103の概略構成を示したブロック図も省略し、それぞれの詳細な説明も省略する。次に、A/D変換回路103に備えたラッチエンコーダ12およびラッチ18内に配置されるラッチ回路の構成について説明する。図7は、本第3の実施形態の撮像装置3に備えたA/D変換回路103内におけるラッチ回路の接続を示した概略のブロック図である。なお、図7においては、図3に示したA/D変換回路101および図5に示したA/D変換回路102と同様に、A/D変換回路103の構成の一部の接続ラッチエンコーダ12内のラッチ回路21とパルス走行回路10との接続のみを示している。A/D変換回路103は、図5に示したA/D変換回路102と同様に、A/D変換回路103の外部に配置された駆動制御回路201に備えたパルス走行制御回路31とラッチ制御回路32とから出力される駆動信号パルス信号StartP、ラッチ禁止信号CLK-CNT、ラッチ動作信号CLK-LAT1、およびラッチ動作信号CLK-LAT2によって制御される。ただし、A/D変換回路103は、図7を見てわかるように、図5に示したA/D変換回路102内のラッチ回路21に代わり、ラッチ回路22を備えている。パルス走行回路10は、図3に示したA/D変換回路101および図5に示したA/D変換回路102内のパルス走行回路10と同様に、アナログデジタル変換の対象となるアナログ入力信号電圧Vinが、電源電圧として供給されたNAND型遅延素子DU-1と、n-1個のバッファ型遅延素子DU-2~DU-nとがリング状に連結されている。なお、パルス走行回路10の動作は、図3に示したA/D変換回路101および図5に示したA/D変換回路102内のパルス走行回路10と同様であるため、詳細な説明は省略する。ラッチエンコーダ12は、図3に示したA/D変換回路101および図5に示したA/D変換回路102内のラッチエンコーダ12と同様に、パルス走行回路10内の遅延素子DU-1~DU-nの各接続点1~nに接続される。そして、ラッチエンコーダ12は、ラッチ制御回路32から入力されたラッチ禁止信号CLK-CNT、ラッチ動作信号CLK-LAT1、およびラッチ動作信号CLK-LAT2に応じて、各接続点1~nに出力されている遅延素子DU-1~DU-nのそれぞれの出力信号を、パルス信号StartPが走行したパルス走行回路10内の走行位置として保持ラッチする。そして、ラッチエンコーダ12は、保持した走行位置のデータをエンコードした後、デジタルデータbとして出力する。なお、図示していないが、ラッチ18は、ラッチ制御回路32から入力されたラッチ禁止信号CLK-CNT、ラッチ動作信号CLK-LAT1、およびラッチ動作信号CLK-LAT2に応じて、カウンタ16が出力した、パルス信号StartPがパルス走行回路10内を周回した周回数を保持ラッチする。そして、ラッチ18は、保持した周回数のデータを、デジタルデータaとして出力する。そして、A/D変換回路103は、図3に示したA/D変換回路101および図5に示したA/D変換回路102と同様に、ラッチ18から出力されたデジタルデータaを上位ビットとし、ラッチエンコーダ12から出力されたデジタルデータbを下位ビットとしたデジタルデータDTを、A/D変換回路103がアナログデジタル変換したデジタルデータDTとして出力する。上述したように、ラッチエンコーダ12内には、図5に示したA/D変換回路102に備えたラッチ回路21の代わりに、パルス走行回路10内の遅延素子DUの数に応じた複数のラッチ回路22が、各遅延素子DUの接続点1~nに接続されるように配置されている。また、図7には示していないが、ラッチ18内にも、同様に、カウンタ16の桁数に応じた複数のラッチ回路22が配置されている。以下の説明においては、パルス走行回路10とラッチエンコーダ12との接続に注目して説明を行う。ラッチ回路22の構成は、図3に示したラッチ回路20のインバータ回路INV1がNAND回路NANDに代わった構成である。より具体的には、ラッチ回路22は、スイッチSW1と、NAND回路NANDと、インバータ回路INV2と、スイッチSW2とから構成される。なお、ラッチ回路22においては、NAND回路NANDが、遅延素子DUの出力信号の入力を禁止する回路、すなわち、ラッチ回路22のラッチ動作を停止させる回路である。NAND回路NANDの一方の入力端子にパルス走行回路10内の遅延素子DUの出力信号がスイッチSW1を介して入力され、他方の入力端子にラッチ制御回路32から出力されたラッチ禁止信号CLK-CNTが入力される。また、NAND回路NANDの出力端子は、エンコーダの入力端子に接続される。また、インバータ回路INV2の入力端子には、NAND回路NANDの出力端子が接続され、出力端子は、スイッチSW2を介してNAND回路NANDの一方の入力端子に接続される。NAND回路NANDは、ラッチ制御回路32から入力されるラッチ禁止信号CLK-CNTに応じて、出力端子に出力する信号を制御する。より具体的には、NAND回路NANDは、ラッチ禁止信号CLK-CNTがHレベルのときに遅延素子DUの出力信号の反転信号を出力端子に出力し、LレベルのときにHレベルの信号、すなわち、一定レベルの出力信号を出力端子に出力する。これにより、NAND回路NANDは、図5に示したラッチ回路21と同様に、遅延素子DUの出力信号の入力を禁止すると共に、インバータ回路INV2の入力端子およびエンコーダの入力端子に出力する信号遅延素子DUの出力信号の反転信号を制御する。なお、NAND回路NANDが一定レベルの出力信号を出力端子に出力している間、NAND回路NANDとインバータ回路INV2とによるラッチ回路22のラッチ動作が停止する。スイッチSW1は、ラッチ制御回路32から入力されるラッチ動作信号CLK-LAT1によって、入力端子と出力端子との接続が制御される。そして、スイッチSW1は、例えば、ラッチ動作信号CLK-LAT1がHレベルのときに接続ON状態になり、Lレベルのときに切断OFF状態になる。これにより、スイッチSW1は、遅延素子DUの出力端子とNAND回路NANDの一方の入力端子との接続を制御する。また、スイッチSW2は、ラッチ制御回路32から入力されたラッチ動作信号CLK-LAT2によって、入力端子と出力端子との接続が制御される。そして、スイッチSW2は、例えば、ラッチ動作信号CLK-LAT2がHレベルのときに接続ON状態になり、Lレベルのときに切断OFF状態になる。これにより、スイッチSW2は、NAND回路NANDの出力端子とNAND回路NANDの一方の入力端子との接続を制御する。このような構成によって、A/D変換回路103では、図5に示したA/D変換回路102と同様に、ラッチエンコーダ12およびラッチ18内のラッチ回路22で消費される電流を小さくすることができる。なお、A/D変換回路103の駆動方法は、図6に示したA/D変換回路102の駆動方法と同様であり、ラッチ回路22内の各構成要素の動作もA/D変換回路102内のラッチ回路21内の各構成要素の動作とほぼ同様であるため、詳細な説明は省略する。上記に述べたとおり、本第3の実施形態の撮像装置3では、A/D変換回路103の構成およびA/D変換回路103の駆動方法によって、パルス走行期間中のタイミングtまでは、第2の実施形態の撮像装置2と同様に、ラッチ回路22内のNAND回路NANDおよびインバータ回路INV2の出力端子を、それぞれ、HレベルまたはLレベルのいずれかに固定する。これにより、ラッチ回路22内のNAND回路NANDおよびインバータ回路INV2が反転動作を行わず、ラッチ回路22のラッチ動作を停止させることができる。このことにより、図5に示したA/D変換回路102と同様に、A/D変換回路103のパルス走行期間中の電流が低減され、A/D変換回路103に供給される電源およびGNDの電圧が安定し、A/D変換回路103によるアナログデジタル変換に誤差が生じなくなる。その結果、第1の実施形態の撮像装置1および第2の実施形態の撮像装置2と同様に、画質の劣化低下のない画像を得ることができる撮像装置を実現することができる。そして、撮像装置3を搭載した撮像システムでも、図1に示した撮像装置1を搭載した撮像システムと同様に、高画質の画像を最終的に得ることができる。また、本第3の実施形態の撮像装置3では、A/D変換回路103内のラッチ回路22の構成によって、第2の実施形態の撮像装置2に備えたA/D変換回路102と同様に、タイミングtの前後におけるパルス走行回路10の各接続点から見た駆動負荷の変動を一定にすることができる。すなわち、ラッチ回路22によるラッチ動作が停止している状態からラッチ動作を行う状態に変化するときの駆動負荷の変動を一定にすることができる。これにより、A/D変換回路103でも、各遅延素子DUの出力端子の駆動負荷の変動によるパルス走行回路10内のパルス信号StartPの伝播遅延時間の誤差を抑えることができ、より誤差の少ないアナログデジタル変換動作を行うことができる。なお、A/D変換回路103における、タイミングtの前後の各遅延素子DUの出力端子の駆動負荷は、ON状態のスイッチSW1とNAND回路NANDの一方の入力端子各遅延素子DUの出力信号がスイッチSW1を介して入力される入力端子との合成負荷である。このため、第2の実施形態のA/D変換回路102よりも各遅延素子DUの出力端子の駆動負荷が大ききなることが予想される。しかし、タイミングtの前後のNAND回路NANDの動作では、固定レベルHレベルの信号を出力する状態から、スイッチSW1を介して入力された遅延素子DUの出力信号の反転信号を出力する状態に変化するのみであり、タイミングtの前後で一定の駆動負荷であることに違いはない。従って、A/D変換回路103でも、図5に示したA/D変換回路102と同様に、ラッチ回路22によるラッチ動作が停止している状態からラッチ動作を行う状態に変化するときの、各遅延素子DUの出力端子の駆動負荷の変動によるパルス走行回路10内のパルス信号StartPの伝播遅延時間の誤差を抑えることができることには違いはない。さらに、A/D変換回路103内のラッチ回路22では、図5に示したA/D変換回路102内のラッチ回路21に比べて回路規模を削減することができる。より具体的には、図7を見てわかるように、ラッチ回路22では、図5に示したラッチ回路21よりもインバータ回路が1つ少ない構成である。従って、ラッチ回路22では、インバータ回路が1つ分の回路規模を削減することができる。これにより、例えば、撮像装置3内の画素アレイ50の列の間隔が狭くなった場合でも、A/D変換回路103を列カラム毎に配置することが容易になる。その結果、画像の解像度を高め、さらに高画質の画像を得ることができる撮像装置を実現することができる。なお、A/D変換回路103内のラッチ回路22の構成および図5に示したA/D変換回路102内のラッチ回路21の構成では、遅延素子DUの出力信号の入力を禁止する回路、ずなわち、ラッチ動作を停止させる回路としてNAND回路NANDを用いた場合について説明した。しかし、ラッチ動作を停止させる回路は、ラッチ回路22およびラッチ回路21の構成に限定されるものではない。例えば、ラッチ動作を停止させる回路としてNOR否定論理和回路を用いることもできる。以下に、ラッチ動作を停止させる回路としてNOR回路を用いた構成の一例について説明する。<第4の実施形態>本第4の実施形態の撮像装置と、第3の実施形態の撮像装置3との異なる点は、A/D変換回路の構成のみである。以下の説明においては、本第4の実施形態の撮像装置を撮像装置4といい、撮像装置4に備えるA/D変換回路をA/D変換回路104という。図7に示したA/D変換回路103と、本第4の実施形態の撮像装置4に備えるA/D変換回路104とは、A/D変換回路104内のラッチ回路の構成のみが異なる。以下の説明においては、図1に示した第1の実施形態の撮像装置1のA/D変換回路101に代えて、A/D変換回路104を搭載したものとして、本第4の実施形態の撮像装置4の概略構成を示したブロック図を省略し、A/D変換回路104以外の各構成要素に関する詳細な説明も省略する。また、本第4の実施形態の撮像装置4に備えたA/D変換回路104の概略構成は、図2に示したA/D変換回路101の概略構成と同様であるため、A/D変換回路104の概略構成を示したブロック図も省略し、それぞれの詳細な説明も省略する。次に、A/D変換回路104に備えたラッチエンコーダ12およびラッチ18内に配置されるラッチ回路の構成について説明する。図8は、本第4の実施形態の撮像装置4に備えたA/D変換回路104内におけるラッチ回路の接続を示した概略のブロック図である。なお、図8においては、図3に示したA/D変換回路101、図5に示したA/D変換回路102、および図7に示したA/D変換回路103と同様に、A/D変換回路104の構成の一部の接続ラッチエンコーダ12内のラッチ回路23とパルス走行回路10との接続のみを示している。A/D変換回路104は、図5に示したA/D変換回路102および図7に示したA/D変換回路103と同様に、A/D変換回路104の外部に配置された駆動制御回路201に備えたパルス走行制御回路31とラッチ制御回路32とから出力される駆動信号パルス信号StartP、ラッチ禁止信号CLK-CNT、ラッチ動作信号CLK-LAT1、およびラッチ動作信号CLK-LAT2によって制御される。ただし、A/D変換回路104は、図8を見てわかるように、図7に示したA/D変換回路103内のラッチ回路22に代わり、ラッチ回路23を備えている。パルス走行回路10は、図3に示したA/D変換回路101、図5に示したA/D変換回路102、および図7に示したA/D変換回路103内のパルス走行回路10と同様であるため、詳細な説明は省略する。ラッチエンコーダ12は、図3に示したA/D変換回路101、図5に示したA/D変換回路102、および図7に示したA/D変換回路103内のラッチエンコーダ12と同様に、パルス走行回路10内の遅延素子DU-1~DU-nの各接続点1~nに接続される。そして、ラッチエンコーダ12は、ラッチ制御回路32から入力されたラッチ禁止信号CLK-CNT、ラッチ動作信号CLK-LAT1、およびラッチ動作信号CLK-LAT2に応じて、各接続点1~nに出力されている遅延素子DU-1~DU-nのそれぞれの出力信号を、パルス信号StartPが走行したパルス走行回路10内の走行位置として保持ラッチする。そして、ラッチエンコーダ12は、保持した走行位置のデータをエンコードした後、デジタルデータbとして出力する。なお、図示していないが、ラッチ18は、ラッチ制御回路32から入力されたラッチ禁止信号CLK-CNT、ラッチ動作信号CLK-LAT1、およびラッチ動作信号CLK-LAT2に応じて、カウンタ16が出力した、パルス信号StartPがパルス走行回路10内を周回した周回数を保持ラッチする。そして、ラッチ18は、保持した周回数のデータを、デジタルデータaとして出力する。そして、A/D変換回路104は、図3に示したA/D変換回路101、図5に示したA/D変換回路102、および図7に示したA/D変換回路103と同様に、ラッチ18から出力されたデジタルデータaを上位ビットとし、ラッチエンコーダ12から出力されたデジタルデータbを下位ビットとしたデジタルデータDTを、A/D変換回路104がアナログデジタル変換したデジタルデータDTとして出力する。上述したように、ラッチエンコーダ12内には、図7に示したA/D変換回路103に備えたラッチ回路22の代わりに、パルス走行回路10内の遅延素子DUの数に応じた複数のラッチ回路23が、各遅延素子DUの接続点1~nに接続されるように配置されている。また、図8には示していないが、ラッチ18内にも、同様に、カウンタ16の桁数に応じた複数のラッチ回路23が配置されている。以下の説明においては、パルス走行回路10とラッチエンコーダ12との接続に注目して説明を行う。ラッチ回路23の構成は、図7に示したラッチ回路22内のNAND回路NANDがNOR回路NORに代わった構成である。より具体的には、ラッチ回路23は、スイッチSW1と、NOR回路NORと、インバータ回路INV2と、スイッチSW2とから構成される。なお、ラッチ回路23においては、NOR回路NORが、遅延素子DUの出力信号の入力を禁止する回路、すなわち、ラッチ回路23のラッチ動作を停止させる回路である。NOR回路NORの一方の入力端子にパルス走行回路10内の遅延素子DUの出力信号がスイッチSW1を介して入力され、他方の入力端子にラッチ制御回路32から出力されたラッチ禁止信号CLK-CNTが入力される。また、NOR回路NORの出力端子は、エンコーダの入力端子に接続される。また、インバータ回路INV2の入力端子には、NOR回路NORの出力端子が接続され、出力端子は、スイッチSW2を介してNOR回路NORの一方の入力端子に接続される。NOR回路NORは、ラッチ制御回路32から入力されるラッチ禁止信号CLK-CNTに応じて、出力端子に出力する信号を制御する。より具体的には、NOR回路NORは、ラッチ禁止信号CLK-CNTがLレベルのときに遅延素子DUの出力信号の反転信号を出力端子に出力し、HレベルのときにLレベルの信号、すなわち、一定レベルの出力信号を出力端子に出力する。これにより、NOR回路NORは、図7に示したラッチ回路22と同様に、遅延素子DUの出力信号の入力を禁止すると共に、インバータ回路INV2の入力端子およびエンコーダの入力端子に出力する信号遅延素子DUの出力信号の反転信号を制御する。なお、NOR回路NORが一定レベルの出力信号を出力端子に出力している間、NOR回路NORとインバータ回路INV2とによるラッチ回路23のラッチ動作が停止する。スイッチSW1は、ラッチ制御回路32から入力されるラッチ動作信号CLK-LAT1によって、入力端子と出力端子との接続が制御される。そして、スイッチSW1は、例えば、ラッチ動作信号CLK-LAT1がHレベルのときに接続ON状態になり、Lレベルのときに切断OFF状態になる。これにより、スイッチSW1は、遅延素子DUの出力端子とNOR回路NORの一方の入力端子との接続を制御する。また、スイッチSW2は、ラッチ制御回路32から入力されたラッチ動作信号CLK-LAT2によって、入力端子と出力端子との接続が制御される。そして、スイッチSW2は、例えば、ラッチ動作信号CLK-LAT2がHレベルのときに接続ON状態になり、Lレベルのときに切断OFF状態になる。これにより、スイッチSW2は、NOR回路NORの出力端子とNOR回路NORの一方の入力端子との接続を制御する。このような構成によって、A/D変換回路104では、図7に示したA/D変換回路103と同様に、ラッチエンコーダ12およびラッチ18内のラッチ回路23で消費される電流を小さくすることができる。なお、A/D変換回路104の駆動方法は、図6に示したA/D変換回路102の駆動方法と同様であるが、ラッチ動作を停止させる回路が、NAND回路NANDからNOR回路NORに代わったことにより、ラッチ禁止信号CLK-CNTの極性が逆になっている。ここで、A/D変換回路104によるアナログデジタル変換の動作における駆動方法について説明する。図9は、本第4の実施形態の撮像装置4に備えたA/D変換回路104によるアナログデジタル変換動作における駆動タイミングを示したタイミングチャートである。図9には、パルス走行制御回路31から入力されるパルス信号StartPと、ラッチ制御回路32から入力されるラッチ禁止信号CLK-CNT、ラッチ動作信号CLK-LAT1、およびラッチ動作信号CLK-LAT2とを示している。なお、以下の説明においては、図8に示したスイッチSW1およびスイッチSW2のそれぞれは、ラッチ制御回路32から入力される駆動制御信号ラッチ動作信号CLK-LAT1およびラッチ動作信号CLK-LAT2がHレベルで接続ON状態になり、Lレベルで切断OFF状態になるものとして説明する。また、A/D変換回路104が、1つのデジタルデータDTを出力する場合のアナログデジタル変換動作のタイミングについて説明する。まず、パルス走行制御回路31は、ラッチ禁止信号CLK-CNTがHレベル、ラッチ動作信号CLK-LAT1がHレベル、ラッチ動作信号CLK-LAT2がLレベルの状態のときに、パルス信号StartPをHレベルにする。これにより、パルス信号StartPは、A/D変換回路104の入力端子に入力されたアナログデジタル変換の対象となるアナログ入力信号Vinの電圧の大きさに応じた伝播遅延時間で、パルス走行回路10内を走行する。このときには、ラッチ禁止信号CLK-CNTがHレベルであるため、NOR回路NORの出力信号はLレベルに固定され、パルス走行回路10内の各接続点1~nに出力されている遅延素子DU-1~DU-nのそれぞれの出力信号は、ラッチエンコーダ12内の各ラッチ回路23のインバータ回路INV1に入力されない状態である。また、ラッチ動作信号CLK-LAT1がHレベルであるため、スイッチSW1はON接続状態である。このため、ラッチエンコーダ12内の各ラッチ回路23のインバータ回路INV2の出力信号はHレベルに固定され、ラッチ回路23内のNOR回路NORおよびインバータ回路INV2は、パルス信号StartPのパルス走行回路10内の走行に応じた反転動作を行わない。すなわち、ラッチ回路23は、NOR回路NORとインバータ回路INV2とによるラッチ動作を停止している状態になる。これにより、ラッチエンコーダ12およびラッチ18内のラッチ回路23で消費される電流は小さくなる。その後、ラッチ制御回路32は、アナログデジタル変換が終了するタイミングより前のタイミングtのときに、ラッチ禁止信号CLK-CNTをLレベルにする。これにより、NOR回路NORは、遅延素子DUの出力信号の反転信号を出力端子に出力する。これにより、ラッチ回路23内のインバータ回路INV2は、NOR回路NORと共に、パルス信号StartPのパルス走行回路10内の走行位置および周回数をラッチするための反転動作を行う状態になる。続いて、ラッチ制御回路32は、アナログデジタル変換が終了するタイミングで、ラッチ動作信号CLK-LAT1をLレベル、ラッチ動作信号CLK-LAT2をHレベルにする。これにより、スイッチSW1がOFF切断状態、スイッチSW2がON接続状態になり、ラッチ回路23内のNOR回路NORおよびインバータ回路INV2は、パルス信号StartPのパルス走行回路10内の走行位置および周回数をラッチする。より具体的には、ラッチ18内の各ラッチ回路23は、カウンタ16が計測したパルス信号StartPの周回数をラッチし、ラッチした周回数をデジタルデータaとして出力する。また、ラッチエンコーダ12内の各ラッチ回路23は、パルス走行回路10内の各接続点の信号、すなわち、パルス信号StartPがパルス走行回路10内を走行した走行位置をラッチし、ラッチした走行位置をエンコードした後、デジタルデータbとして出力する。なお、パルス走行制御回路31は、ラッチ18およびラッチエンコーダ12がそれぞれ、パルス信号StartPの走行位置および周回数をラッチした後、パルス信号StartPをLレベルにする。これにより、パルス信号StartPのパルス走行回路10内の走行が停止する。このようなタイミングで、A/D変換回路104は、入力端子に入力されたアナログ入力信号Vinの電圧の大きさに応じてアナログデジタル変換した、1つのデジタルデータDTを出力する。以降、同様に、パルス走行制御回路31がパルス信号StartPを制御し、ラッチ制御回路32がラッチ禁止信号CLK-CNT、ラッチ動作信号CLK-LAT1、およびラッチ動作信号CLK-LAT2を制御する。このように、A/D変換回路104では、ラッチ18およびラッチエンコーダ12が、サンプリング周期であるラッチ禁止信号CLK-CNT、ラッチ動作信号CLK-LAT1、およびラッチ動作信号CLK-LAT2の周期毎に、パルス信号StartPがパルス走行回路10内の遅延素子DUを通過した通過段数および周回数をラッチ保持する。そして、A/D変換回路104は、ラッチ18およびラッチエンコーダ12に保持したそれぞれの結果に基づいた、アナログ入力信号Vinの電圧の大きさに応じたデジタルデータDTを、ラッチ禁止信号CLK-CNT、ラッチ動作信号CLK-LAT1、およびラッチ動作信号CLK-LAT2の周期に応じて周期的に出力する。上記に述べたとおり、本第4の実施形態の撮像装置4でも、A/D変換回路104の構成およびA/D変換回路104の駆動方法によって、パルス走行期間中のタイミングtまでは、第3の実施形態の撮像装置3と同様に、ラッチ回路22内のNOR回路NORおよびインバータ回路INV2の出力端子を、それぞれ、HレベルまたはLレベルのいずれかに固定する。これにより、ラッチ回路23内のNOR回路NORおよびインバータ回路INV2が反転動作を行わず、ラッチ回路23のラッチ動作を停止させることができる。このことにより、第3の実施形態の撮像装置3と同様の効果を得ることができる。なお、上述したように、図5に示したA/D変換回路102の構成においても、ラッチ回路21内のNAND回路NANDに代えて、NOR回路NORを用いることができる。この場合には、第2の実施形態の撮像装置2と同様の効果を得ることができる。上記に述べたとおり、本発明を実施するための最良の形態によれば、撮像装置に備えたA/D変換回路の構成およびA/D変換回路の駆動方法によって、A/D変換回路のアナログデジタル変換動作におけるパルス走行期間中にA/D変換回路内のラッチ回路のラッチ動作を停止させることによって、ラッチ回路に入力される遅延素子DUの出力信号の入力を禁止することができる。これにより、A/D変換回路内のパルス走行回路を周回するパルス信号StartPの走行に伴って不安定になるA/D変換回路に供給される電源およびGNDの電圧を安定させ、A/D変換回路によるアナログデジタル変換の誤差を生じなくすることができる。このことにより、画質の劣化低下のない画像を得ることができ、高画質の画像を得ることができる撮像システムを構築することができる撮像装置を実現することができる。なお、本実施形態においては、画素アレイの各列カラムにA/D変換回路を配置した撮像装置について説明したが、撮像装置内のA/D変換回路の配置は、本発明を実施するための形態に限定されるものではない。例えば、画素アレイの複数の列カラムに対して1つのA/D変換回路を配置した構成にすることもできる。以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。