"互いに積層された複数の半導体チップを含む半導体装置であって、該複数の半導体チップはそれぞれが、基板と、該基板の表側とその裏側の対向する位置にそれぞれ形成された1対の第1のテスト端子及び複数対の第2のテスト端子と、一端が該第1のテスト端子に接続され、他端が該第2のテスト端子のうちの1つに接続され、該基板の外周縁に沿って延伸された配線と、を備え、該1対の第1のテスト端子同士が貫通電極で接続され、該複数対の第2のテスト端子は、該表側及び該裏側において対向する位置にある端子とは異なる位置にある端子同士が互いに貫通電極で接続されており、そして該積層された複数の半導体チップの該第1のテスト端子は互いに共通に接続され、該積層された複数の半導体チップのうち、隣接する半導体チップの隣接面にある該複数の第2のテスト端子が、半導体チップの隣接面にある該第2のテスト端子のうちの1つに接続されることを特徴とする、半導体装置。前記表側と裏側の第2のテスト端子は、列状又は環状に配置されていることを特徴とする、請求項1に記載の半導体装置。前記表側に形成された第2の各テスト端子は、前記裏側の対向する位置に形成された前記第2のテスト端子から1つ又は2以上隣の第2のテスト端子にそれぞれ規則的に接続されていることを特徴とする、請求項1又は2に記載の半導体装置。前記積層された複数の半導体チップは、いずれも前記基板の表側と裏側にそれぞれ形成された第2のテスト端子同士の前記貫通電極による接続構成が同じである、請求項1~3のいずれか一に記載の半導体装置。前記半導体チップは組立て用の1以上のサポートバンプを含み、該サポートバンプを前記第1のテスト端子及び第2のテスト端子のうちの少なくとも1つとして用いることを特徴とする、請求項1~4のいずれか一に記載の半導体装置。前記組立て用サポートバンプに接続するパッドをさらに設けたことを特徴とする、請求項5に記載の半導体装置。前記半導体チップはセレクタと第3のテスト端子をさらに含み、該セレクタは前記第2のテスト端子同士を接続する複数の前記貫通電極とそれぞれ接続されているとともに、該貫通電極のいずれかを選択して該貫通電極からの信号を該第3のテスト端子に出力することを特徴とする、請求項1~6のいずれか一に記載の半導体装置。基板上にクラックチェック用の配線を備えた半導体チップであって、該半導体チップは、該基板の表側とその裏側の対向する位置にそれぞれ形成された1対の第1のテスト端子及び複数対の第2のテスト端子を備え、該クラックチェック用の配線は、該基板の外周縁に沿って延伸されており、その一端が該第1のテスト端子に接続され、他端が該第2のテスト端子のうちの1つに接続され、該1対の第1のテスト端子同士が貫通電極で接続され、該複数対の第2のテスト端子は、該表側及び該裏側において対向する位置にある端子とは異なる位置にある端子同士が互いに貫通電極で接続されている、ことを特徴とする半導体チップ。前記表側と裏側の第2のテスト端子は、列状又は環状に配置されていることを特徴とする、請求項8に記載の半導体チップ。特許文献1及び2に記載のクラック検出方法では、複数の半導体チップを互いに積層した積層型半導体装置のそれぞれの半導体チップのクラックの検出については、何ら考慮されていない。特許文献2に記載されている半導体チップを複数積層した場合、積層後の積層型半導体装置では、クラック検出用のパッドが共通に接続される。このため、積層型半導体装置のいずれかのチップにクラックが生じていることは確認できたとしても、クラックが生じている半導体チップを特定することはできないという問題があった。例えば、特許文献1に記載の構造を積層型半導体装置に用いた場合、図9Bに示すクラックチェック用導電体70を形成した半導体チップを積層しても、図9Aに示す最も外側slice0の半導体チップのクラックチェックをすることはできても、内側slice1~3の半導体チップのクラックチェックをすることができなかった。第1の視点において、本発明に係る半導体装置は、互いに積層された複数の半導体チップを含む半導体装置であって、該複数の半導体チップはそれぞれが、基板と、該基板の表側とその裏側の対向する位置にそれぞれ形成された1対の第1のテスト端子及び複数対の第2のテスト端子と、一端が該第1のテスト端子に接続され、他端が該第2のテスト端子のうちの1つに接続され、該基板の外周縁に沿って延伸された配線と、を備える。また該1対の第1のテスト端子同士が貫通電極で接続され、該複数対の第2のテスト端子は、該表側及び該裏側において対向する位置にある端子とは異なる位置にある端子同士が互いに貫通電極で接続されている。そして該積層された複数の半導体チップの該第1のテスト端子は互いに共通に接続され、該積層された複数の半導体チップのうち、隣接する半導体チップの隣接面にある該複数の第2のテスト端子が、半導体チップの隣接面にある該第2のテスト端子のうちの1つに接続される。第2の視点において、本発明に係る半導体チップは、基板上にクラックチェック用の配線を備えた半導体チップであって、該半導体チップは、該基板の表側とその裏側の対向する位置にそれぞれ形成された1対の第1のテスト端子及び複数対の第2のテスト端子を備えている。また該クラックチェック用の配線は、該基板の外周縁に沿って延伸されており、その一端が該第1のテスト端子に接続され、他端が該第2のテスト端子のうちの1つに接続されている。さらに該1対の第1のテスト端子同士が貫通電極で接続され、該複数対の第2のテスト端子は、該表側及び該裏側において対向する位置にある端子とは異なる位置にある端子同士が互いに貫通電極で接続されている。上記の構成の半導体チップを積層した上記構成の積層型半導体装置は、積層後でもそれぞれの半導体チップごとにクラックの発生有無を検出することが可能となる。第1及び第2の視点において、前記表側と裏側の第2のテスト端子は、列状又は環状に配置されていることが好ましい。また、第1の視点において、前記表側に形成された第2の各テスト端子は、前記裏側の対向する位置に形成された前記第2のテスト端子から1つ又は2以上隣の第2のテスト端子にそれぞれ規則的に接続されていることが好ましい。なお、本発明において規則的にという意味は、すべてのテスト端子を同じ個数ずつ同じ方向にずらして接続するという意味である。また、前記積層された複数の半導体チップは、いずれも前記基板の表側と裏側にそれぞれ形成された第2のテスト端子同士の前記貫通電極による接続構成が同じであることが好ましい。また、前記半導体チップは組立て用の1以上のサポートバンプを含み、該サポートバンプを前記第1のテスト端子及び第2のテスト端子のうちの少なくとも1つとして用いることが好ましい。また、組立て用サポートバンプに接続するパッドをさらに設けることが好ましい。前記半導体チップはセレクタと第3のテスト端子をさらに含み、該セレクタは前記第2のテスト端子同士を接続する複数の前記貫通電極とそれぞれ接続されているとともに、該貫通電極のいずれかを選択して該貫通電極からの信号を該第3のテスト端子に出力することが好ましい。実施例1本発明は、各半導体チップの両面に形成した複数のテスト端子を、1組は対向するテスト端子同士を接続し、他のテスト端子組は対向するテスト端子同士ではなく、規則的にずらして接続することにその特徴がある。そして、特に同じテスト端子の接続構造を有する複数の半導体チップを複数積層することが好ましい。このように構成することで、積層したあとでもそれぞれの半導体チップごとにクラックの発生の有無を検知することができる。以下にその具体的な実施例を、図面を参照して説明する。例えば、図10に示すようなメモリシステム構造関連技術を想定する。これはメモリデバイス21~24、メモリコントローラ30、インターポーザ40を積層した構造である。これらはTSVthroughsiliconvia、貫通電極を介して互いに接続されている。このメモリデバイス21~24の積層構造に本発明を適用する場合の実施例について説明する。図1は、図10に示すように半導体チップを4層積層した半導体装置において、本発明の実施例1のクラックテスト構造を有する半導体チップを適用した半導体装置25の断面図及び平面図である。図1Bは図1Aの矢印方向から見た平面図であり、図1Aは図1BのA-A’断面図である。本実施例では、まず始めにメモリデバイス半導体チップ21~24のチップ積層体を形成し、このチップ積層体をメモリコントローラ図示せず、インターポーザ図示せずに積層して積層型半導体装置を製造する。ただし、本発明は、メモリデバイスの積層体のみではなく、メモリデバイス以外のその他のデバイスロジック等を含むチップ積層体にも適用できる。図2は、図1に示す実施例1の回路ブロック図である。内部回路15には、メモリセルを備えるメモリセルアレイ11、リードライト制御回路12等が含まれる。リードライト制御回路12は、メモリセルアレイ11に対するデータの書き込み動作及びメモリセルアレイ11からのデータの読み出し動作を制御する回路である。内部回路15に含まれる各回路は、複数の信号用端子20a,b,c,dのうちの対応するものに接続される。信号用端子20a,b,c,dはそれぞれ対応する貫通電極TSVに接続されており、内部回路15に含まれる各回路は、貫通電極TSVを介してメモリコントローラと信号のやり取りを行う。信号用端子20a~20dには、クロック端子、コマンド端子、アドレス端子、及び、データ端子が含まれる。クロック端子は、外部から供給されるクロック信号clkを受け取り、コマンド端子は、外部から供給されるコマンド信号cmdを受け取り、アドレス端子は、外部から供給されるアドレス信号addを受け取る。また、データ端子は、リード動作時にはリードライト制御回路12から供給されるデータdataを受け取り外部に出力し、ライト動作時には外部から供給されるデータdataを受け取りリードライト制御回路12に供給する。リードライト制御回路12は、クロック信号clk、コマンド信号cmd、アドレス信号addに応じてメモリセルアレイ11のリード動作及びライト動作を制御する。図2では、表側第1のテスト端子621hと表側第2のテスト端子622h-625hとが半導体チップ21の外周上に配置されるように記載したが、これは、単に半導体チップ21の電気的接続を明確に示すためである。好ましくは、表側テスト端子621hと表側テスト端子622h-625hとは、クラックチェック用の配線61が外周縁に沿って配置される部分が多くなるように、図1Bのように配置される。図1Bに示すように、内部回路15を含む半導体チップメモリデバイス21の表側には、半導体チップの外周縁に沿って半導体チップ上に形成されたクラックチェック用の配線61が配設されている。例えば、半導体チップにクラックが発生して配線61が断線した場合には、配線61の配線抵抗が著しく大きくなる。配線61のこの抵抗値の増加は、テスト端子62を介して測定することができる。この配線61の一端はテスト端子621h第1のテスト端子に接続され、他端はテスト端子625h第2のテスト端子のうちの1つに接続している。なお、この接続関係は、半導体チップ21~24のいずれにおいても同一である。つまり、半導体チップ21~24を、配線61と複数の表側テスト端子との接続を互いに異ならせた複数のメモリチップとして製造する必要はない。図1Bに示すように、半導体チップ21は、クラックテスト用の表側テスト端子62h621h~625hが5つ、図の左からこの順に形成されている。そして反対側の面裏側にも、表側テスト端子62h621h~625hに対応して、即ち基板を挟んで対向する位置にクラックテスト用の5つの裏側テスト端子62t621t~625t図示せずが形成されている。これらのうち、表側テスト端子621h、裏側テスト端子621tを第1のテスト端子対で接続される端子ともいい、表側テスト端子622h~625hと裏側テスト端子622t~625tを第2の端子対となる位置に形成されているが、対で接続されるわけではない端子ともいう。第1のテスト端子対である表側テスト端子621hと裏側テスト端子621tとは、テスト用貫通電極TSVT1を用いて電気的に接続されている。一方、第2のテスト端子の1つである表側テスト端子622hは、自身と対向して設けられた裏側テスト端子622tではなく、裏側テスト端子625tと貫通電極TSVT2を介して接続される。また、表側テスト端子623hは裏側テスト端子622tと、表側テスト端子624hは裏側テスト端子623tと、表側テスト端子625hは裏側テスト端子624tと、それぞれ対応する貫通電極TSVT3~5を介して接続される。即ち、各表側テスト端子は、1つ隣の端子に対応する裏側の端子と接続される。これは、後述するように、メモリデバイス21~24を積層したときに、それぞれのメモリデバイスの貫通電極TSVT2~5が螺旋状に上方向つまり次段に進むと水平位置も変わるように接続されるようにするためである。図3は、図1の積層型半導体装置の詳細な断面図であり、図3Aは1つの半導体チップ21~24で共通の断面図、図3Bは、図3Aの半導体チップ21~24を4つ積層した半導体装置の断面図である。なお、便宜上図3Aと上下方向が逆になっている。つまり、半導体チップがフェイスダウンで積層されている例を示しているが、本発明は、半導体チップをフェイスアップで積層したものにも適用できる。半導体チップの基板10は、半導体基板と多層配線構造を含むデバイス層とを備える。配線61は、実際には、メモリチップの平面の外周縁図1B参照に沿って配線しているため、断面図には現れないが、電気的な接続を示すために、図3Bには破線で表示している。半導体チップ21~24の表側テスト端子621hは、次段下側のチップの裏側テスト端子621tを介して共通に接続される。図面最下の半導体チップ21の表側テスト端子は、次段のチップがないためオープンとなっている。半導体チップ21~24の表側テスト端子622hは、貫通電極TSVT2~5を介して、端子を1つずつずらして接続されている。具体的には、例として、図面最上の半導体チップ24の表側テスト端子625hは、半導体チップ23の裏側テスト端子625t、半導体チップ23の表側テスト端子622h、半導体チップ22の裏側テスト端子622t、半導体チップ22の表側テスト端子623h、半導体チップ21の裏側テスト端子623tを介して、半導体チップ21の表側テスト端子624hに電気的に接続される。同様に、半導体チップ23の表側テスト端子625hは半導体チップ21の表側テスト端子623hと、半導体チップ22の表側テスト端子625hは半導体チップ21の表側テスト端子622hとそれぞれ電気的に接続される。配線61の電気的な接続関係に着目して上記構造を見ると、半導体チップ21~24の配線61の一端表側テスト端子621hに接続されている側の端は、半導体チップ21の表側テスト端子621hに共通に接続されている。一方、他端表側テスト端子625hに接続されている側の端は、半導体チップ21の表側テスト端子622h-625hのうちの対応する1つに接続されている。具体的には、半導体チップ21の配線61の他端は半導体チップ21の表側テスト端子625hに、半導体チップ22の配線61の他端は半導体チップ21の表側テスト端子622hに、半導体チップ23の配線61の他端は半導体チップ21の表側テスト端子623hに、半導体チップ24の配線61の他端は半導体チップ21の表側テスト端子624hに、それぞれ電気的に接続されている。上記構成とすることにより、半導体チップ21の表側テスト端子621hと、半導体チップ21の表側テスト端子622h-625hのいずれか1つのテスト端子との間の抵抗値を測定することで、積層後の状態でも半導体チップ21-24毎のクラックの有無の検査、つまり、積層後の状態でいずれかの半導体チップのメモリチップにクラックが生じていた場合、どのチップにクラックが生じているかの特定、を行うことができる。図4は、図1に示す半導体装置において、各層の半導体チップのクラックチェックの方法を図示したものである。図4Aは半導体チップ21のクラックチェックを、図4Bは半導体チップ24のクラックチェックを示す。半導体チップ21のクラックチェックをする場合は、テスト端子621と625の間の抵抗を測定すればよく、半導体チップ24のクラックチェックをする場合は、テスト端子621と624の間の抵抗を測定すればよい。このようにして、積層後においても、各半導体チップのクラックチェックを個別に行うことができる。本実施例では、表側テスト端子グループ621h~625h及びそれと対向する位置にある裏側テスト端子グループ621t~625tはそれぞれ直線的に、即ち列状に配置されているので、表側テスト端子622hは反対面裏側には隣の位置にテスト端子がないので反対面の他端にある裏側テスト端子625tと接続されている。しかし例えばこれらのテスト端子を環状に配置することも可能である図示せず。その場合、両面のテスト端子はすべてそれぞれ1つずつずらして反対面のテスト端子に接続することができる。そのような半導体チップを積層すると、各半導体チップの貫通電極TSVT2~5が全体としてスパイラル状に配線が接続されることになる。また、本実施例では、1つ隣の反対面のテスト端子と規則的に接続したが、2つあるいはそれ以上隣のテスト端子とそれぞれ規則的に接続しても同じく本発明の効果を奏する場合がある。しかし構造が複雑化する等のデメリットがあるので、最も簡易な1つ隣の対向テスト端子に接続することが好ましい。図5は、本発明に係る半導体装置の変形実施例である。図5に示すように、組み立て用のサポート用のバンプ45を設けている半導体装置がある。この組立て用サポートバンプ45をクラックチェック用の第1の端子として割り当てる。センターのバンプはBallアサインが規定されており、テストで用いることが困難な場合が多い。それに対し、サポートBallは電気特性は保証する必要がないため、テスト用としてクラックチェックに使用できる利点がある。図6は、図5に示す実施例のさらなる変形例である。図6に示すように、組立て用サポートバンプ45の間にパッド46を設け、バンプと接続することで、パッド46からもテスト実施できるようにする。サポートバンプ45にコンタクトが困難な場合、及びサポートバンプ45へのコンタクトで組立てへの影響がある場合、テスト時にサポートバンプ45へコンタクトができない。そのような場合、パッド46へコンタクトすることでクラックチェックが可能となる。実施例2図7は、本発明の実施例2に係る半導体装置の断面図である。各々の半導体チップメモリデバイス21~24にセレクタ55と、チップ内を貫通電極で接続された第3のテスト端子626h、t表、裏を搭載し、搭載されたセレクタ55は、自身が搭載された半導体チップのモードレジスタ47からの出力信号に応じて、複数の入力信号のいずれを出力するかを切り替える。即ち、セレクタ55の出力は、モードレジスタセットコマンドでモードレジスタ47の設定を変更することで行うことが可能である。図8は、実施例2に係る半導体装置の回路ブロック図である。信号用端子20a-dには、クロック端子、コマンド端子、アドレス端子、及び、データ端子が含まれる。クロック端子は、外部から供給されるクロック信号clkを受け取り、コマンド端子は、外部から供給されるコマンド信号cmdを受け取り、アドレス端子は、外部から供給されるアドレス信号addを受け取る。また、データ端子は、リード動作時にはリードライト制御回路12から供給されるデータdataを受け取り外部に出力し、ライト動作時には外部から供給されるデータdataを受け取りリードライト制御回路12に供給する。リードライト制御回路12は、クロック信号clk、コマンド信号cmd、アドレス信号addに応じてメモリセルアレイ11のリード動作及びライト動作を制御する。図8では、表側第1のテスト端子621hと表側第2のテスト端子622h-625hとが半導体チップ21の外周上に配置されるように記載したが、これは、単に半導体チップ21の電気的接続を明確に示すためである。好ましくは、表側第1のテスト端子621hと表側第2のテスト端子622h-625hとは、クラックチェック用の配線61が外周縁に沿って配置される部分が多くなるように、図1Bのように配置される。テスト出力制御回路47は、例えば、モードレジスタであり、コマンド信号cmd、アドレス信号addに応じてセレクタ55の出力を切り替えるテスト出力制御信号を生成し、セレクタ55に供給する。セレクタ55は、テスト出力制御信号に応じて、表側第2のテスト端子622h-625hのいずれか1つと表側第3のテスト端子626hとを電気的に接続する。メモリデバイス21~24とメモリコントローラとを積層したメモリシステムにおいて、図7の621hは、グランド端子として使用し、図7の第3のテスト端子である626hを通常動作時に使用する端子のうちの1つにセレクタ55を介して接続する構成とすることができる。このように構成すると、メモリシステムとして、外部端子SBを増加させることなく、各々のチップのクラックを検出できるようになる。即ち、626hと621hとの間のリーク電流で各々のチップのクラックを検出することができる。以上、本発明を上記実施形態に即して説明したが、本発明の全開示請求の範囲及び図面を含むの枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。"