入射した光量に応じた画素信号を出力する画素が、二次元の行列状に複数配置された画素部と、前記画素部の1列毎または複数列毎に配置され、対応する列の前記画素から出力された前記画素信号が入力され、入力された画素信号の大きさに応じたnnは1以上の自然数ビットのデジタル信号を出力するmmは1より大きい自然数個のデジタル信号出力回路と、前記デジタル信号出力回路のそれぞれに対応して配置され、対応する前記デジタル信号出力回路から出力されたnビットの前記デジタル信号の各ビットの信号をそれぞれ保持するn個のラッチユニットを具備したm個のラッチ回路と、前記ラッチ回路に具備した前記ラッチユニットのそれぞれに対応して配置され、対応する前記ラッチユニットが保持したデジタル信号を、隣接する前記ラッチ回路内の対応する前記ラッチユニットに転送するm-1個のスイッチと、を備えることを特徴とする撮像装置。前記デジタル信号出力回路は、入力されたパルス信号を所定の時間だけ遅延させて伝播する複数の遅延ユニットを具備し、入力された前記画素信号の大きさに応じた遅延時間で、所定のサンプリング期間に前記パルス信号が前記遅延ユニットを伝播した数に基づいた信号を、前記デジタル信号として出力する、ことを特徴とする請求項1に記載の撮像装置。前記デジタル信号出力回路は、複数の前記遅延ユニットが円環状に接続されて遅延回路が構成され、前記パルス信号が前記遅延ユニットを周回した周回数を計測するカウンタ回路を、さらに具備し、前記遅延回路を構成するそれぞれの前記遅延ユニットの出力と、前記カウンタ回路が計測した周回数とを、前記デジタル信号として出力する、ことを特徴とする請求項2に記載の撮像装置。前記デジタル信号出力回路は、前記遅延回路を構成するそれぞれの前記遅延ユニットの出力と、前記カウンタ回路が計測した周回数とに基づいて、前記デジタル信号を生成するデジタル信号生成回路を、さらに具備する、ことを特徴とする請求項3に記載の撮像装置。前記デジタル信号出力回路は、入力された前記画素信号の電圧と、前記画素信号の最小の電圧から最大の電圧まで変化する参照ランプ信号の電圧との大小関係を比較し、該大小関係を表す信号を出力する比較回路と、前記参照ランプ信号が入力されてから、前記大小関係を表す信号が反転するまでの間、基準クロック信号の数を計測するカウンタ回路と、を具備し、前記カウンタ回路が計測した基準クロック信号の数を、前記デジタル信号として出力する、ことを特徴とする請求項1に記載の撮像装置。前記デジタル信号出力回路は、入力された前記画素信号を、前記デジタル信号に変換して出力するAD変換回路である、ことを特徴とする請求項3から請求項5のいずれか1の項に記載の撮像装置。前記ラッチ回路に具備した前記ラッチユニットのそれぞれは、1つのフィードバックループによって、前記デジタル信号を、ビット毎に保持する、ことを特徴とする請求項1に記載の撮像装置。しかしながら、上述のようなイメージセンサにおいて、ラッチ回路211から信号転送線311を介してデジタル信号信号情報を出力する方法には、以下のような問題がある。すなわち、信号転送線311の各々には1からm列までのラッチ回路211内のラッチユニットが接続されるため、配線長が長く、寄生抵抗が大きい。また、各々の信号転送線311に接続されている複数のスイッチは、それぞれ寄生容量となる。このため、ラッチ回路211内の各ラッチユニットbit1~bitnからみた駆動負荷は大きく、信号転送線311を所望の速度で駆動するには、駆動能力を確保するために、回路規模を大きくする必要がある。しかし、イメージセンサにおいては、各列の配置面積が狭小であるため、回路規模を大きくすることは困難であるという問題がある。本発明は、上記の課題認識に基づいてなされたものであり、冗長にラッチ回路の回路規模を増大させることなく駆動負荷を軽減し、内部の信号情報を確実に転送することができる回路構成を備えた撮像装置を提供することを目的としている。上記の課題を解決するため、本発明の撮像装置は、入射した光量に応じた画素信号を出力する画素が、二次元の行列状に複数配置された画素部と、前記画素部の1列毎または複数列毎に配置され、対応する列の前記画素から出力された前記画素信号が入力され、入力された画素信号の大きさに応じたnnは1以上の自然数ビットのデジタル信号を出力するmmは1より大きい自然数個のデジタル信号出力回路と、前記デジタル信号出力回路のそれぞれに対応して配置され、対応する前記デジタル信号出力回路から出力されたnビットの前記デジタル信号の各ビットの信号をそれぞれ保持するn個のラッチユニットを具備したm個のラッチ回路と、前記ラッチ回路に具備した前記ラッチユニットのそれぞれに対応して配置され、対応する前記ラッチユニットが保持したデジタル信号を、隣接する前記ラッチ回路内の対応する前記ラッチユニットに転送するm-1個のスイッチと、を備えることを特徴とする。また、本発明の撮像装置の前記デジタル信号出力回路は、入力されたパルス信号を所定の時間だけ遅延させて伝播する複数の遅延ユニットを具備し、入力された前記画素信号の大きさに応じた遅延時間で、所定のサンプリング期間に前記パルス信号が前記遅延ユニットを伝播した数に基づいた信号を、前記デジタル信号として出力する、ことを特徴とする。また、本発明の撮像装置の前記デジタル信号出力回路は、複数の前記遅延ユニットが円環状に接続されて遅延回路が構成され、前記パルス信号が前記遅延ユニットを周回した周回数を計測するカウンタ回路を、さらに具備し、前記遅延回路を構成するそれぞれの前記遅延ユニットの出力と、前記カウンタ回路が計測した周回数とを、前記デジタル信号として出力する、ことを特徴とする。また、本発明の撮像装置の前記デジタル信号出力回路は、前記遅延回路を構成するそれぞれの前記遅延ユニットの出力と、前記カウンタ回路が計測した周回数とに基づいて、前記デジタル信号を生成するデジタル信号生成回路を、さらに具備する、ことを特徴とする。また、本発明の撮像装置の前記デジタル信号出力回路は、入力された前記画素信号の電圧と、前記画素信号の最小の電圧から最大の電圧まで変化する参照ランプ信号の電圧との大小関係を比較し、該大小関係を表す信号を出力する比較回路と、前記参照ランプ信号が入力されてから、前記大小関係を表す信号が反転するまでの間、基準クロック信号の数を計測するカウンタ回路と、を具備し、前記カウンタ回路が計測した基準クロック信号の数を、前記デジタル信号として出力する、ことを特徴とする。また、本発明の撮像装置の前記デジタル信号出力回路は、入力された前記画素信号を、前記デジタル信号に変換して出力するAD変換回路である、ことを特徴とする。また、本発明の撮像装置の前記ラッチ回路に具備した前記ラッチユニットのそれぞれは、1つのフィードバックループによって、前記デジタル信号を、ビット毎に保持する、ことを特徴とする。本発明によれば、冗長にラッチ回路の回路規模を増大させることなく駆動負荷を軽減し、内部の信号情報を確実に転送することができる回路構成を備えた撮像装置を提供することができるという効果が得られる。<第1の実施形態>以下、本発明の実施形態について、図面を参照して説明する。図1は、本第1の実施形態によるイメージセンサの概略構成を示したブロック図である。図1において、イメージセンサ1は、画素アレイ102と、複数の垂直信号線103と、複数のCDS回路401と、複数のAD変換回路101と、複数のラッチ回路201と、複数の水平信号線301と、垂直走査回路601と、タイミングジェネレータ701とから構成される。タイミングジェネレータ701は、イメージセンサ1の駆動モードに応じて、CDS回路401、AD変換回路101、ラッチ回路201、および垂直走査回路601のそれぞれを駆動するための駆動制御信号を出力する。垂直走査回路601は、タイミングジェネレータ701から入力された駆動制御信号に応じて、画素アレイ102に配置された単位画素11を行単位で駆動するための画素駆動信号を出力する。なお、垂直走査回路601が出力する画素駆動信号には、単位画素11を行毎に駆動する行選択信号が含まれている。画素アレイ102は、光電変換素子を含む複数の単位画素11が、行方向および列方向の二次元のアレイ状に配置されている。単位画素11は、垂直走査回路601から入力された画素駆動信号に応じて、受光した光信号情報をアナログ信号に変換し、変換したアナログ信号を画素アレイ102の行毎に、画素アレイ102の各列の垂直信号線103に出力する。単位画素11は、垂直走査回路601のそれぞれの行選択信号線に行毎に接続され、垂直走査回路601から出力される行選択信号によって、画素アレイ102の各行毎に駆動される。なお、以下の説明においては、単位画素11がm列まで配置されているものとする。CDS回路401は、各列の垂直信号線103にそれぞれ接続され、タイミングジェネレータ701からの駆動制御信号に応じて、各単位画素11をリセットしたときのリセットレベルの信号と、光入射時の光レベルの信号との差分処理を行う。そして、差分処理後の信号を、画素アナログ信号VinとしてAD変換回路101に出力する。AD変換回路101は、各列のCDS回路401に対応してそれぞれ配置され、タイミングジェネレータ701からの駆動制御信号に応じて、CDS回路401から入力された画素アナログ信号Vinを、nビットbitのデジタル信号に変換して、対応するラッチ回路201に出力する。なお、AD変換回路101に関する詳細な説明は、後述する。ラッチ回路201は、各列のAD変換回路101に対応してそれぞれ配置され、AD変換回路101から出力されたnビットbitのデジタル信号を転送する信号転送回路である。ラッチ回路201は、AD変換回路101のAD変換動作の終了と同時にnビットbitのデジタル信号をビット毎に、内部のメモリ機能であるラッチユニットに保持ラッチする。そして、ラッチ回路201に保持したnビットbitのデジタル信号を、タイミングジェネレータ701からの駆動制御信号に応じて、イメージセンサ1の出力信号として外部に出力するnビットbitの水平信号線301に出力する。なお、ラッチ回路201に関する詳細な説明は、後述する。次に、イメージセンサ1によるnビットbitのデジタル信号の出力動作を説明するため、図2を参照して本第1の実施形態のイメージセンサ1のより詳細な構成について説明する。図2は、本第1の実施形態のイメージセンサ1におけるデジタル信号の転送に係る構成要素の接続の一例を示した回路接続図である。図2では、図1に示したイメージセンサ1の内、画素アレイ102の1列目からm列目までのAD変換回路101、ラッチ回路201、水平信号線301の回路構成、およびタイミングジェネレータ701との接続を示している。AD変換回路101は、パルス走行回路10と、カウンタ16と、エンコーダ999から構成されている。AD変換回路101には、CDS回路401から出力された画素アナログ信号Vinが、アナログデジタル変換の対象の電圧として入力される。AD変換回路101は、CDS回路401から入力された画素アナログ信号Vinの電圧の大きさに応じてアナログデジタル変換したnビットbitのデジタル信号を、ラッチ回路201に出力する。パルス走行回路10は、一方の入力端子にタイミングジェネレータ701から出力されるパルス信号StartPが入力され、他方の入力端子にパルス走行回路10の最終段のバッファ型パルス遅延回路DUの出力が入力された、起動用のNAND型パルス遅延回路NANDと、複数のバッファ型パルス遅延回路DUとがリング状に連結された構成である。NAND型パルス遅延回路NANDおよび複数のバッファ型パルス遅延回路DUには、CDS回路401から入力された画素アナログ信号Vinが、それぞれの電源として供給される。そして、パルス走行回路10は、NAND型パルス遅延回路NANDの一方の入力端子に入力されたパルス信号StartPの信号を、電源画素アナログ信号Vinの電圧値に応じた遅延時間で周回させる。なお、以下の説明において、NAND型パルス遅延回路NANDおよび複数のバッファ型パルス遅延回路DUのそれぞれを区別しない場合には、単にパルス遅延回路という。カウンタ16は、パルス走行回路10の最終段のパルス遅延回路バッファ型パルス遅延回路DUの出力に基づいて、パルス走行回路10内を走行するパルス信号StartPの周回数を計測する。エンコーダ999は、パルス走行回路10内のパルス遅延回路NAND型パルス遅延回路NANDおよび複数のバッファ型パルス遅延回路DUの出力、およびカウンタ16の出力を取得保持する。なお、ここで取得したパルス遅延回路の出力は、パルス信号StartPがパルス走行回路10内を走行しているときの、パルス走行回路10内での走行位置である。そして、エンコーダ999は、取得したパルス走行回路10内のパルス遅延回路の出力結果走行位置をエンコードした後、エンコードした結果を下位ビットとし、取得したカウンタ16の出力結果周回数を上位ビットとした、nビットbitのデジタル信号を出力する。このnビットbitのデジタル信号が、AD変換回路101が画素アナログ信号Vinをアナログデジタル変換した結果の信号である。ラッチ回路201は、AD変換回路101が出力するnビットbitのデジタル信号の各ビットの信号を保持ラッチするラッチユニットbit1~bitnを備えている。ラッチ回路201内のラッチユニットbit1~bitnのそれぞれは、AD変換回路101内のエンコーダ999とスイッチSWLatを介して接続され、タイミングジェネレータ701から出力されるクロック信号Latchの入力タイミングで、エンコーダ999が出力するnビットbitのデジタル信号の各ビットの信号を保持する。なお、図2に示したラッチユニットbitの符号に続く:括弧内に示した数字は、対応するデジタル信号のビットbitを表す。例えば、デジタル信号の2ビット目に対応するラッチユニットbitは、ラッチユニットbit2と表す。また、以下の説明において、ラッチユニットbit1~bitnのそれぞれを区別しない場合には、単にラッチユニットbitという。また、各列のAD変換回路101にそれぞれ対応するラッチ回路201内のラッチユニットbitは、隣接する列のラッチ回路201のラッチユニットbit同士で、スイッチSW11~SW1m-1を介して接続されている。また、1列目のラッチ回路201は、スイッチSWOUTを介して水平信号線301と接続されており、タイミングジェネレータ701から出力されるクロック信号Doutによって、水平信号線301への出力が制御される。図2に示した各スイッチスイッチSWLat、スイッチSW11~SW1m-1、およびスイッチSWOUTは、それぞれ接続された信号線の接続または切断の切り替えを行う信号線接続用のスイッチであり、タイミングジェネレータ701から出力される駆動制御信号に応じて、ON接続またはOFF切断が切り替えられる。タイミングジェネレータ701は、図2に示した各構成要素によるAD変換動作およびデータ転送動作に係わる全ての駆動を制御する、例えば、パルス信号StartP、クロック信号Latch、クロック信号Doutなどの、駆動制御信号を出力する。次に、図2および図3を参照してAD変換回路101のAD変換動作ついて説明する。図3は、本第1の実施形態のイメージセンサ1に備えたAD変換回路101の動作を示したタイミングチャートである。まず、CDS回路401からAD変換の対象となる画素アナログ信号Vinが、パルス走行回路10の電源として供給されている状態で、パルス信号StartPがHレベルになると、AD変換回路101がAD変換を開始する。パルス走行期間では、パルス信号StartPのHレベルのパルスが、画素アナログ信号Vinの電圧値に応じた遅延時間で、パルス走行回路10内を周回する。その後、パルス走行期間が終了すると、エンコーダ999は、エンコード期間において、カウンタ16で計測したパルス信号StartPの周回数と、パルス走行回路10内のパルス信号StartPの走行位置とを取得する。その後、エンコーダ999は、取得したパルス信号StartPの走行位置と周回数とに基づいたnビットbitのデジタル信号を出力する。その後、AD変換期間の終了するタイミングで、クロック信号LatchをLレベルにして、スイッチSWLatをOFFし、同時にラッチ回路201は、AD変換回路101が出力したnビットbitのデジタル信号の各ビットの信号を、ラッチユニットbit1~bitnにそれぞれ保持する。その後、ラッチ回路201は、タイミングジェネレータ701から出力されるクロック信号Doutに応じて、保持したnビットbitのデジタル信号を、イメージセンサ1の出力信号として、水平信号線301を介して外部に出力する。ここで、AD変換回路に入力されるアナログデジタル変換の対象の入力電圧と、AD変換回路内を走行するパルス信号の伝搬遅延時間の関係、すなわち、AD変換回路に入力されるアナログ信号とAD変換回路から出力されるデジタル信号との関係について説明する。図4は、本第1の実施形態のイメージセンサ1に備えたAD変換回路101における入力電圧と内部を走行するパルス信号の伝搬遅延時間の関係を示した図である。図4は、AD変換回路101の入力電圧である画素アナログ信号Vinの大きさと、パルス走行回路10内を走行するパルス信号StartPの伝播遅延時間との関係を示している。図4に示しように、AD変換回路101においては、画素アナログ信号Vinの電圧値が低い場合、パルス走行回路10内におけるパルス信号StartPの伝播遅延時間Tdは大きくなる。また、画素アナログ信号Vinが高い場合、パルス走行回路10内におけるパルス信号StartPの伝播遅延時間Tdは小さくなる。すなわち、画素アナログ信号Vinの大きさに応じて、AD変換回路101内を走行するパルス信号StartPの周回数や、パルス走行回路10の各パルス遅延回路の出力が変わり、AD変換回路101からは、パルス信号StartPの伝播遅延時間Tdに応じたデジタル信号が出力される。<第1のラッチユニット>次に、ラッチユニットbitの構成について説明する。図5は、本第1の実施形態のイメージセンサ1に備えた第1のラッチユニットの詳細な構成の一例を示した回路接続図である。図5では、イメージセンサ1の各列に配置された1列目~m列目までのラッチ回路201の構成において、AD変換回路101から出力される1ビット分図5では、1ビット目:bit1のデジタル信号を保持するラッチユニットbitの構成と、各列のラッチユニットbitの接続を示している。なお、以下の説明においては、図5に示した1列目~m列目までのラッチ回路201の1ビット分のラッチユニットbitをまとめた構成、すなわち、m個のラッチ回路201をまとめた構成以下、第1のラッチ回路構成というで説明する。図5に示した第1のラッチ回路構成は、各列に対応したm個のスイッチSWLatと、各列に対応したm個の第1のラッチユニットbit1と、スイッチSW11~SW1m-1と、スイッチSWOUTとから構成される。nビットbitのデジタル信号の他のビットに対応した第1のラッチ回路構成も、それぞれ同様の回路構成である。まず、第1のラッチユニットbitの構成について説明する。第1のラッチユニットbitは、複数の反転回路NOT1~NOT4と、複数のスイッチSW2~SW3およびスイッチxSW3とから構成される。反転回路NOT1は、入力端子にスイッチSW2の出力側の一端が接続され、出力端子は反転回路NOT2の入力端子とスイッチSW3の入力側の一端に接続されている。また、反転回路NOT2は、入力端子に反転回路NOT1の出力端子が接続され、出力端子はスイッチSW2の入力側の一端に接続されている。また、反転回路NOT3は、入力端子にスイッチSW3およびスイッチxSW3の出力側の一端が接続され、出力端子は反転回路NOT4の入力端子に接続されている。また、反転回路NOT4は、入力端子に反転回路NOT3の出力端子が接続され、出力端子はスイッチxSW3の入力側の一端に接続されている。続いて、各列の第1のラッチユニットbitの接続について説明する。1列目~m列目に使用されるそれぞれの第1のラッチユニットbitは、反転回路NOT1の入力端子に、さらに、スイッチSWLatの出力側の一端が接続され、スイッチSWLatを介してAD変換回路101から出力されたデジタル信号の対応するビットの信号が入力されるよう構成されている。また、2列目~m列目に使用されるそれぞれの第1のラッチユニットbitは、反転回路NOT3の出力端子にスイッチSW11~SW1m-1の入力側の一端に接続されている。また、1列目~m-1列目に使用されるそれぞれの第1のラッチユニットbitは、反転回路NOT1の入力端子に、さらに、スイッチSW11~SW1m-1の出力側の一端が接続され、1列目~m列目の第1のラッチユニットbitが全て直列例えば、数珠つなぎに接続されている。また、1列目に使用される第1のラッチユニットbitは、反転回路NOT3の出力端子にスイッチSWOUTの入力側の一端が接続され、スイッチSWOUTを介して水平信号線301と接続されている。このように、図5に示した第1のラッチ回路構成では、1列目~m列目の第1のラッチユニットbitが、列の番号順にそれぞれ接続され、1列目の第1のラッチユニットbitに保持したデジタル信号が、スイッチSWOUTおよび水平信号線301を介して外部に出力されるよう構成されている。次に、図5および図6を参照して第1のラッチ回路構成におけるデジタル信号の転送動作について説明する。図6は、本第1のラッチユニットにおいてデジタル信号を転送する際の駆動タイミングを示したタイミングチャートである。図6に示したタイミングチャートにおいては、AD変換回路101が出力したnビットbitのデジタル信号の内1ビット分1ビット目:bit1のデジタル信号を、イメージセンサ1の出力信号として、水平信号線301を介して外部に出力する際の駆動タイミングを示している。第1のラッチ回路構成におけるデジタル信号の転送制御においては、図示しないタイミングジェネレータ701から入力される駆動制御信号によって、各スイッチスイッチSWLat、スイッチSWOUT、スイッチSW1~SW3、およびスイッチxSW3のON接続またはOFF切断が制御される。以下の説明においては、図5に示した第1のラッチ回路構成の各スイッチが、タイミングジェネレータ701からの駆動制御信号がHレベルで、接続ONの状態となり、Lレベルで、切断OFFの状態となるものとして説明する。そして、デジタル信号の転送動作を各スイッチの状態ONまたはOFFに基づいて説明し、タイミングジェネレータ701から入力される駆動制御信号のレベルを、併記して説明する。第1のラッチ回路構成においては、AD変換回路101におけるAD変換期間が、ラッチ回路201のデータラッチ動作期間である。このとき、第1のラッチ回路構成では、スイッチSWOUTおよびスイッチSW11~SW1m-1がOFFクロック信号Doutおよびクロック信号SW11~SW1m-1がLレベルである。また、各列の第1のラッチユニットbit内の各スイッチは、スイッチSW2がOFFクロック信号SW2がLレベル、スイッチSW3がOFFクロック信号SW3がLレベル、スイッチxSW3がONクロック信号xSW3がHレベルである。この状態で、AD変換回路101によるAD変換動作の終了図3に示したAD変換期間の終了までに、スイッチSWLatをONクロック信号LatchをHレベルとして、デジタル信号のデータラッチ動作を行う。このデータラッチ動作により、各列のAD変換回路101から出力されたそれぞれのデジタル信号が、各列の第1のラッチユニットbit1の反転回路NOT1の入力端子に入力されるタイミングt1。その後、スイッチSWLatをOFFクロック信号LatchをLレベルとし、データラッチ動作を終了する。また、同時に、スイッチSW2をONクロック信号SW2をHレベルとする。これにより、反転回路NOT1と反転回路NOT2とによって、各列の第1のラッチユニットbit1内にそれぞれフィードバックループが構成され、各列のAD変換回路101から出力されたそれぞれのデジタル信号が、反転回路NOT1と反転回路NOT2とのフィードバックループに保持されるタイミングt2。そして、データ転送動作期間において、まず、第1の転送動作として、スイッチSW3をONクロック信号SW3をHレベル、スイッチxSW3をOFFクロック信号xSW3をLレベルとする。これにより、反転回路NOT1の出力が、反転回路NOT3に入力されるタイミングt3。その後、スイッチSW3をOFFクロック信号SW3をLレベル、スイッチxSW3をONクロック信号xSW3をHレベルする。これにより、反転回路NOT3と反転回路NOT4とによって、各列の第1のラッチユニットbit1内にそれぞれフィードバックループが構成され、反転回路NOT1と反転回路NOT1とのフィードバックループによって保持していたデジタル信号が、反転回路NOT3と反転回路NOT4とのフィードバックループに保持されるタイミングt4。さらに、第2の転送動作として、スイッチSWOUTおよびスイッチSW11~SW1m-1をONクロック信号Doutおよびクロック信号SW11~SW1m-1をHレベル、スイッチSW2をOFFクロック信号SW2をLレベルとする。これにより、反転回路NOT3の出力が、接続されている隣の列の第1のラッチユニットbit1の反転回路NOT1に入力転送される。また、1列目の第1のラッチユニットbit1の反転回路NOT3の出力は、スイッチSWOUTを介して、水平信号線301に出力されるタイミングt5。その後、スイッチSWOUTおよびスイッチSW11~SW1m-1をOFFクロック信号Doutおよびクロック信号SW11~SW1m-1をLレベル、スイッチSW2をONクロック信号SW2をHレベルとする。これにより、各列の第1のラッチユニットbit1内の反転回路NOT1と反転回路NOT2によるフィードバックループによって、転送されたデジタル信号が保持されるタイミングt6。この第2の転送動作によって、例えば、2列目の第1のラッチユニットbit1が保持していたデジタル信号が、1列目の第1のラッチユニットbit1に転送移動され、3列目の第1のラッチユニットbit1が保持していたデジタル信号が、2列目の第1のラッチユニットbit1に転送移動される。また、m列目の第1のラッチユニットbit1が保持していたデジタル信号が、m-1列目の第1のラッチユニットbit1に転送移動される。そして、1列目の第1のラッチユニットbit1が保持していたデジタル信号は、スイッチSWOUTを介して、水平信号線301から外部に出力される。以降、データ転送動作期間において、上述した第1の転送動作および第2の転送動作タイミングt3~t6の動作を、m列目の第1のラッチユニットbit1が保持したデジタル信号が、1列目の第1のラッチユニットbit1に転送移動され、スイッチSWOUTを介して、水平信号線301から外部に出力されるまで繰り返し行う。このようにして、各列の第1のラッチユニットbitが保持していたデジタル信号が、順次、隣接する列の第1のラッチユニットbitに転送シフトされながら、スイッチSWOUTを介して、水平信号線301から外部に出力される。なお、AD変換回路101から出力される他のビットのデジタル信号も、同様の構成および制御によって、水平信号線301から外部に出力される。上記に述べたとおり、第1のラッチ回路構成によれば、AD変換回路101から出力されたデジタル信号信号情報を、確実に転送することができる。また、第1のラッチ回路構成においては、各列の第1のラッチユニットbitがデジタル信号を転送する際に接続されている回路は、隣接する列の第1のラッチユニットbitのみであるため、第1のラッチユニットbit間の配線長を短くすることができ、各第1のラッチユニットbit間の信号線の寄生抵抗を小さくすることができる。また、第1のラッチユニットbit間に接続されているスイッチは、スイッチSWLatと、スイッチSWOUTまたはスイッチSW1のみであるため、各第1のラッチユニットbit間の信号線の寄生容量を小さくすることができる。このため、第1のラッチ回路構成においてデジタル信号を転送する際の駆動負荷は、従来のラッチ回路に比べて、大幅に小さくなる。その結果、第1のラッチ回路構成では、デジタル信号の転送を確実かつ高速に行うことができると共に、それぞれの第1のラッチユニットbitを、従来のラッチ回路に比較して小さな回路規模で構成することができる。そして、第1のラッチユニットbitを小さな回路規模で構成することができるということは、例えば、イメージセンサ1のように、画素アレイ102の列カラムのような狭小な場所に、第1のラッチユニットbitを配置する場合に有効となる。<第2のラッチユニット>次に、ラッチユニットbitの別の構成について説明する。図7は、本第1の実施形態のイメージセンサ1に備えた第2のラッチユニットの詳細な構成の一例を示した回路接続図である。図7でも、図5に示した第1のラッチ回路構成と同様に、イメージセンサ1の各列に配置された1列目~m列目までのラッチ回路201の構成において、AD変換回路101から出力される1ビット分図7では、1ビット目:bit1のデジタル信号を保持するラッチユニットbitの構成と、各列のラッチユニットbitの接続を示している。なお、以下の説明においては、図7に示した1列目~m列目までのラッチ回路201の1ビット分のラッチユニットbitをまとめた構成、すなわち、m個のラッチ回路201をまとめた構成以下、第2のラッチ回路構成というで説明する。図7に示した第2のラッチ回路構成は、各列に対応したm個のスイッチSWLatと、各列に対応したm個の第2のラッチユニットbit1と、スイッチSW11~SW1m-1と、スイッチSWOUTとから構成される。nビットbitのデジタル信号の他のビットに対応した第2のラッチ回路構成も、それぞれ同様の回路構成である。なお、第2のラッチ回路構成は、図5に示した第1のラッチ回路構成内の第1のラッチユニットbit1に代わって、第2のラッチユニットbit1を備えた構成である。まず、第2のラッチユニットbitの構成について説明する。第2のラッチユニットbitは、2つの反転回路NOT1および反転回路NOT2と、スイッチSW2とから構成される。反転回路NOT1は、入力端子にスイッチSW2の出力側の一端が接続され、出力端子は反転回路NOT2の入力端子に接続されている。また、反転回路NOT2は、入力端子に反転回路NOT1の出力端子が接続され、出力端子はスイッチSW2の入力側の一端に接続されている。続いて、各列の第2のラッチユニットbitの接続について説明する。1列目~m列目に使用されるそれぞれの第2のラッチユニットbitは、反転回路NOT1の入力端子に、さらに、スイッチSWLatの出力側の一端が接続され、スイッチSWLatを介してAD変換回路101から出力されたデジタル信号の対応するビットの信号が入力されるよう構成されている。また、2列目~m列目に使用されるそれぞれの第2のラッチユニットbitは、反転回路NOT1の出力端子にスイッチSW11~SW1m-1の入力側の一端に接続されている。また、1列目~m-1列目に使用されるそれぞれの第2のラッチユニットbitは、反転回路NOT1の入力端子に、さらに、スイッチSW11~SW1m-1の出力側の一端が接続され、1列目~m列目の第2のラッチユニットbitが全て直列例えば、数珠つなぎに接続されている。また、1列目に使用される第2のラッチユニットbitは、反転回路NOT1の出力端子にスイッチSWOUTの入力側の一端が接続され、スイッチSWOUTを介して水平信号線301と接続されている。このように、図7に示した第2のラッチ回路構成では、1列目~m列目の第2のラッチユニットbitが、列の番号順にそれぞれ接続され、1列目の第2のラッチユニットbitに保持したデジタル信号が、スイッチSWOUTおよび水平信号線301を介して外部に出力されるよう構成されている。なお、図5に示した第1のラッチ回路構成では、第1のラッチユニットbit内の同じスイッチは、タイミングジェネレータ701によって、全ての列で同時に制御されていたが、第2のラッチ回路構成では、1列目~m列目に使用されるそれぞれの第2のラッチユニットbit内のスイッチSW2は、それぞれ異なるタイミングで制御される。従って、図7に示した第2のラッチユニットbitでは、スイッチSW2の符号に続く:括弧内に、対応する列の番号を表す数字を付与して示している。例えば、2列目に使用される第2のラッチユニットbit内のスイッチSW2は、スイッチSW22と示している。次に、図7および図8を参照して第2のラッチ回路構成におけるデジタル信号の転送動作について説明する。図8は、本第2のラッチユニットにおいてデジタル信号を転送する際の駆動タイミングを示したタイミングチャートである。図8に示したタイミングチャートにおいては、AD変換回路101が出力したnビットbitのデジタル信号の内1ビット分1ビット目:bit1のデジタル信号を、イメージセンサ1の出力信号として、水平信号線301を介して外部に出力する際の駆動タイミングを示している。第2のラッチ回路構成におけるデジタル信号の転送制御においては、図示しないタイミングジェネレータ701から入力される駆動制御信号によって、各スイッチスイッチSWLat、スイッチSWOUT、およびスイッチSW21~SWmのON接続またはOFF切断が制御される。以下の説明においては、図7に示した第2のラッチ回路構成の各スイッチが、タイミングジェネレータ701からの駆動制御信号がHレベルで、接続ONの状態となり、Lレベルで、切断OFFの状態となるものとして説明する。そして、デジタル信号の転送動作を各スイッチの状態ONまたはOFFに基づいて説明し、タイミングジェネレータ701から入力される駆動制御信号のレベルを、併記して説明する。第2のラッチ回路構成においては、AD変換回路101におけるAD変換期間が、ラッチ回路201のデータラッチ動作期間である。このとき、第2のラッチ回路構成は、スイッチSWOUTおよびスイッチSW11~SW1m-1がOFFクロック信号Doutおよびクロック信号SW11~SW1m-1がLレベルである。また、各列の第2のラッチユニットbit内のスイッチSW21~SW2mがOFFクロック信号SW21~SW2mがLレベルである。この状態で、AD変換回路101によるAD変換動作の終了図3に示したAD変換期間の終了までに、スイッチSWLatをONクロック信号LatchをHレベルとして、デジタル信号のデータラッチ動作を行う。このデータラッチ動作により、各列のAD変換回路101から出力されたそれぞれのデジタル信号が、各列の第2のラッチユニットbit1の反転回路NOT1の入力端子に入力されるタイミングt1。その後、スイッチSWLatをOFFクロック信号LatchをLレベルとし、データラッチ動作を終了する。また、同時に、スイッチSW21~SW2mをONクロック信号SW21~SW2mをHレベルとする。これにより、反転回路NOT1と反転回路NOT2とによって、各列の第2のラッチユニットbit1内にそれぞれフィードバックループが構成され、各列のAD変換回路101から出力されたそれぞれのデジタル信号が、反転回路NOT1と反転回路NOT2とのフィードバックループに保持されるタイミングt2。そして、データ転送動作期間において、まず、1列目のデジタル信号の出力動作として、スイッチSWOUTをONクロック信号DoutをHレベルとする。これにより、1列目の第2のラッチユニットbit1の反転回路NOT1の出力が、スイッチSWOUTを介して、水平信号線301に出力されるタイミングt3。その後、スイッチSWOUTをOFFクロック信号DoutをLレベルとした後、スイッチSW21をOFFクロック信号SW21をLレベルとして、1列目の第2のラッチユニットbit1内の反転回路NOT1と反転回路NOT2とによる、フィードバックループを解除し、保持していたデジタル信号を破棄するタイミングt4。続いて、2列目のデジタル信号の出力動作として、スイッチSW11をONクロック信号SW11をHレベルとする。これにより、2列目の第2のラッチユニットbit1の反転回路NOT1の出力が、接続されている1列目の第2のラッチユニットbit1の反転回路NOT1に入力転送されるタイミングt5。その後、スイッチSW11をOFFクロック信号SW11をLレベルとした後、スイッチSW21をONクロック信号SW21をHレベルとする。これにより、1列目の第2のラッチユニットbit1内の反転回路NOT1と反転回路NOT2によるフィードバックループによって、転送された2列目のデジタル信号が保持される。また、同時に、スイッチSW22をOFFクロック信号SW22をLレベルとして、2列目の第2のラッチユニットbit1内の反転回路NOT1と反転回路NOT2とによる、フィードバックループを解除し、保持していたデジタル信号を破棄するタイミングt6。その後、スイッチSWOUTをONクロック信号DoutをHレベルとする。これにより、1列目の第2のラッチユニットbit1の反転回路NOT1の出力、すなわち、転送された2列目のデジタル信号が、スイッチSWOUTを介して、水平信号線301に出力されるタイミングt7。その後、スイッチSWOUTをOFFクロック信号DoutをLレベルとした後、スイッチSW21をOFFクロック信号SW21をLレベルとして、1列目の第2のラッチユニットbit1内の反転回路NOT1と反転回路NOT2とによる、フィードバックループを解除し、保持していた2列目のデジタル信号を破棄するタイミングt8。以降、データ転送動作期間において、上述した2列目のデジタル信号の出力動作と同様に、3列目のデジタル信号の出力動作~m列目のデジタル信号の出力動作を順次行い、m列目の第2のラッチユニットbit1が保持したデジタル信号が、1列目の第2のラッチユニットbit1に転送移動され、スイッチSWOUTを介して、水平信号線301から外部に出力されるまで繰り返し行う。このようにして、各列の第2のラッチユニットbitが保持していたデジタル信号を1列ずつ順番に、前の列の第2のラッチユニットbitに転送しながら、スイッチSWOUTを介して、水平信号線301から外部に出力する。なお、AD変換回路101から出力される他のビットのデジタル信号も、同様の構成および制御によって、水平信号線301から外部に出力される。上記に述べたとおり、第2のラッチ回路構成によれば、AD変換回路101から出力されたデジタル信号信号情報を、1列ずつ確実に転送することができる。また、第2のラッチ回路構成においては、各列の第2のラッチユニットbitを、それぞれ2つの反転回路NOT1および反転回路NOT2と、スイッチSW2とで構成することができる。これにより、第2のラッチ回路構成では、図5に示した第1のラッチ回路構成の第1のラッチユニットbitよりも、さらに小さな回路規模で第2のラッチユニットbitを構成することができる。また、第2のラッチ回路構成においても、図5に示した第1のラッチ回路構成と同様に、各列の第2のラッチユニットbitがデジタル信号を転送する際に接続されている回路は、隣接する列の第2のラッチユニットbitのみであるため、第2のラッチユニットbit間の配線長を短く、信号線の寄生抵抗および寄生容量を小さくすることができる。さらに、第2のラッチユニットbitでは、図5に示した第1のラッチユニットbitよりもスイッチの数が少ないため、寄生容量をさらに小さくすることができる。このため、第2のラッチ回路構成においてデジタル信号を転送する際の駆動負荷は、図5に示した第1のラッチ回路構成よりさらに小さくなる。その結果、第2のラッチ回路構成では、デジタル信号の転送を確実に行うことができると共に、第2のラッチユニットbitを狭小な場所に配置する場合、図5に示した第1のラッチ回路構成よりも、さらに有効となる。次に、図7および図9を参照して第2のラッチ回路構成におけるデジタル信号の別の転送動作について説明する。図9は、本第2のラッチユニットにおいてデジタル信号を転送する際の別の駆動タイミング第2の転送制御を示したタイミングチャートである。図9に示したタイミングチャートにおいては、図8に示したタイミングチャートと同様に、AD変換回路101が出力したnビットbitのデジタル信号の内1ビット分1ビット目:bit1のデジタル信号を、イメージセンサ1の出力信号として、水平信号線301を介して外部に出力する際の駆動タイミングを示している。図9に示した第2のラッチ回路構成におけるデジタル信号の第2の転送制御においても、図示しないタイミングジェネレータ701から入力される駆動制御信号によって、各スイッチスイッチSWLat、スイッチSWOUT、スイッチSW2のON接続またはOFF切断が制御される。以下の説明においては、図7に示した第2のラッチ回路構成の各スイッチが、タイミングジェネレータ701からの駆動制御信号がHレベルで、接続ONの状態となり、Lレベルで、切断OFFの状態となるものとして説明する。そして、デジタル信号の転送動作を各スイッチの状態ONまたはOFFに基づいて説明し、タイミングジェネレータ701から入力される駆動制御信号のレベルを、併記して説明する。第2のラッチ回路構成においては、AD変換回路101におけるAD変換期間が、ラッチ回路201のデータラッチ動作期間である。このとき、第2のラッチ回路構成は、スイッチSWOUTおよびスイッチSW11~SW1m-1がOFFクロック信号Doutおよびクロック信号SW11~SW1m-1がLレベル、スイッチSW21~SW2mがOFFクロック信号SW21~SW2mがLレベルである。この状態で、AD変換回路101によるAD変換動作の終了図3に示したAD変換期間の終了までに、スイッチSWLatをONクロック信号LatchをHレベルとして、デジタル信号のデータラッチ動作を行う。このデータラッチ動作により、各列のAD変換回路101から出力されたそれぞれのデジタル信号が、各列の第2のラッチユニットbit1の反転回路NOT1の入力端子に入力されるタイミングt1。その後、スイッチSWLatをOFFクロック信号LatchをLレベルとし、データラッチ動作を終了する。また、同時に、スイッチSW21~SW2mをONクロック信号SW21~SW2mをHレベルとする。これにより、反転回路NOT1と反転回路NOT2とによって、各列の第2のラッチユニットbit1内にそれぞれフィードバックループが構成され、各列のAD変換回路101から出力されたそれぞれのデジタル信号が、反転回路NOT1と反転回路NOT2とのフィードバックループに保持されるタイミングt2。そして、データ転送動作期間において、まず、1列目のデジタル信号の出力動作として、スイッチSWOUTをONクロック信号DoutをHレベルとする。これにより、1列目の第2のラッチユニットbit1の反転回路NOT1の出力が、スイッチSWOUTを介して、水平信号線301に出力されるタイミングt3。その後、スイッチSW21をOFFクロック信号SW21をLレベルとして、1列目の第2のラッチユニットbit1内の反転回路NOT1と反転回路NOT2とによる、フィードバックループを解除し、保持していたデジタル信号を破棄するタイミングt4。続いて、2列目のデジタル信号の出力動作として、スイッチSW11をONクロック信号SW11をHレベルとする。このとき、スイッチSWOUTはONのままである。これにより、2列目の第2のラッチユニットbit1の反転回路NOT1の出力が、接続されている1列目の第2のラッチユニットbit1の反転回路NOT1を伝搬し、スイッチSWOUTを介して、水平信号線301に出力されるタイミングt5。その後、スイッチSW22をOFFクロック信号SW22をLレベルとして、2列目の第2のラッチユニットbit1内の反転回路NOT1と反転回路NOT2とによる、フィードバックループを解除し、保持していたデジタル信号を破棄するタイミングt6。以降、データ転送動作期間において、上述した2列目のデジタル信号の出力動作と同様に、3列目のデジタル信号の出力動作~m-1列目のデジタル信号の出力動作を順次行い、m-1列目の第2のラッチユニットbit1が保持したデジタル信号が、m-2列目~1列目の第2のラッチユニットbit1を順に伝搬して、スイッチSWOUTを介して、水平信号線301から外部に出力されるまで繰り返し行う。最後に、m列目のデジタル信号の出力動作を開始する。このとき、スイッチSWOUTおよびスイッチSW11~SW1m-2は、全てONのままである。また、スイッチSW21~SW2m-1は、全てOFFである。そして、m列目のデジタル信号の出力動作では、この状態で、スイッチSW1m-1をONクロック信号SW1m-1をHレベルとする。これにより、m列目の第2のラッチユニットbit1の反転回路NOT1の出力が、接続されているm-1列目~1列目の第2のラッチユニットbit1の反転回路NOT1を順に伝搬し、スイッチSWOUTを介して、水平信号線301に出力されるタイミングt7。その後、スイッチSW2mをOFFクロック信号SW2mをLレベルとして、m列目の第2のラッチユニットbit1内の反転回路NOT1と反転回路NOT2とによる、フィードバックループを解除し、保持していたデジタル信号を破棄するタイミングt8。このようにして、各列の第2のラッチユニットbitが保持していたデジタル信号が1列ずつ、前の列の第2のラッチユニットbitの反転回路NOT1を順に伝搬通過させて、スイッチSWOUTを介して、水平信号線301から外部に出力する。なお、AD変換回路101から出力される他のビットのデジタル信号も、同様の構成および制御によって、水平信号線301から外部に出力される。上記に述べたとおり、第2のラッチ回路構成の第2の転送制御でも、AD変換回路101から出力されたデジタル信号信号情報を、1列ずつ確実に転送することができる。また、第2のラッチ回路構成の第2の転送制御では、各列の第2のラッチユニットbitの反転回路NOT1を、配線のバッファと同様の役割で使用することによって、図8に示した第2のラッチ回路構成の転送制御よりも、デジタル信号の転送を高速に行うことができる。上記に述べたとおり、本第1の実施形態におけるイメージセンサ1によれば、ラッチ回路201を小さな回路規模で構成することができ、ラッチ回路201がデジタル信号を転送する際の駆動負荷を小さくすることができる。また、ラッチ回路201は、AD変換回路101から出力されたデジタル信号信号情報を、確実に転送することができる。<第2の実施形態>次に、本第2の実施形態のイメージセンサについて説明する。図10は、本第2の実施形態によるイメージセンサの概略構成を示したブロック図である。図10において、イメージセンサ2は、画素アレイ102と、複数の垂直信号線103と、複数のCDS回路401と、複数のAD変換回路102と、複数のラッチ回路201と、複数の水平信号線301と、垂直走査回路601と、タイミングジェネレータ701と、エンコーダ999とから構成される。本第2の実施形態のイメージセンサ2は、図1に示した第1の実施形態のイメージセンサ1のAD変換回路101に代わってAD変換回路102が備えられ、さらに、AD変換回路101のそれぞれに備えていたエンコーダ999が、全ての列のAD変換回路102で共有する1つみ備えられていることのみが異なる。また、本第2の実施形態のイメージセンサ2におけるラッチ回路201は、AD変換回路101に代わってAD変換回路102から出力されるデジタル信号が入力される以外は、図1に示した第1の実施形態のイメージセンサ2と同様である。従って、図1に示した第1の実施形態のイメージセンサ1と同様の構成要素には、同一の符号を付与し、詳細な説明は省略する。AD変換回路102は、各列のCDS回路401に対応してそれぞれ配置され、タイミングジェネレータ701からの駆動制御信号に応じて、CDS回路401から入力された画素アナログ信号Vinに応じたデジタル信号パルス周回数およびパルス走行位置を、対応するラッチ回路201に出力する。なお、AD変換回路102に関する詳細な説明は、後述する。ラッチ回路201は、各列のAD変換回路102に対応してそれぞれ配置され、AD変換回路102から出力されたデジタル信号を、エンコーダ999に転送する信号転送回路である。ラッチ回路201は、AD変換回路102におけるパルス走行期間図3参照の終了と同時に、AD変換回路102から出力される画素アナログ信号Vinの電圧値に応じた、nビットbitのデジタル信号をビット毎に、内部のメモリ機能であるラッチユニットに保持ラッチする。そして、ラッチ回路201に保持したnビットbitのデジタル信号を、タイミングジェネレータ701からの駆動制御信号に応じて、エンコーダ999に出力する。次に、イメージセンサ2によるデジタル信号の出力動作を説明するため、図11を参照して本第2の実施形態のイメージセンサ2のより詳細な構成について説明する。図11は、本第2の実施形態のイメージセンサ2におけるデジタル信号の転送に係る構成要素の接続の一例を示した回路接続図である。図11では、図10に示したイメージセンサ2の内、画素アレイ102の1列目からm列目までのAD変換回路102、ラッチ回路201、エンコーダ999、水平信号線301の回路構成、およびタイミングジェネレータ701との接続を示している。AD変換回路102は、パルス走行回路10と、カウンタ16とから構成されている。AD変換回路102には、CDS回路401から出力された画素アナログ信号Vinが、アナログデジタル変換の対象の電圧として入力される。AD変換回路102は、CDS回路401から入力された画素アナログ信号Vinの電圧の大きさに応じたnビットbitのデジタル信号を、ラッチ回路201に出力する。なお、AD変換回路102内のパルス走行回路10およびカウンタ16は、図2に示したAD変換回路101内のパルス走行回路10およびカウンタ16と同様の構成である。従って、同一の符号を付与し、詳細な説明は省略する。ラッチ回路201は、第1の実施形態で示したラッチ回路201と同様の構成である。ラッチ回路201は、タイミングジェネレータ701から出力されるクロック信号Latchの入力タイミングで、AD変換回路102内のパルス走行回路10が出力するパルス信号StartPの走行位置、およびカウンタ16が出力するパルス信号StartPの周回数のデジタル信号を、nビットbitのデジタル信号として、ビット毎にラッチユニットbit1~bitnに保持する。なお、図11に示したラッチユニットbitの符号に続く:括弧内に示した数字は、対応するデジタル信号のビットbitを表す。また、各列のAD変換回路102にそれぞれ対応するラッチ回路201内のラッチユニットbitは、第1の実施形態で示したラッチ回路201と同様に、隣接する列のラッチ回路201のラッチユニットbit同士で、スイッチSW11~SW1m-1を介して接続されている。また、1列目のラッチ回路201は、スイッチSWOUTを介してエンコーダ999と接続されており、タイミングジェネレータ701から出力されるクロック信号Doutによって、保持したデジタル信号のエンコーダ999への出力が制御される。エンコーダ999は、各列に配置されたAD変換回路102およびラッチ回路201に共通に配置され、ラッチ回路201から出力される、パルス信号StartPの走行位置、および周回数のデジタル信号をエンコードした結果を、イメージセンサ2の出力信号として、水平信号線301を介して外部に出力する。なお、エンコーダ999によるエンコードの処理は、第1の実施形態に示したAD変換回路101内に備えたエンコーダ999と同様である。すなわち、ラッチ回路201から出力された走行位置をエンコードした結果を下位ビットとし、ラッチ回路201から出力された周回数を上位ビットとした、nビットbitのデジタル信号を出力する。本第2の実施形態におけるイメージセンサ2では、AD変換回路102と、ラッチ回路201と、エンコーダ999とを合わせた構成が、第1の実施形態におけるイメージセンサ1に備えたAD変換回路101に相当する。図11に示した各スイッチスイッチSWLat、スイッチSW11~SW1m-1、およびスイッチSWOUTは、図2に示した第1の実施形態のイメージセンサ1と同様に、それぞれ接続された信号線の接続または切断の切り替えを行う信号線接続用のスイッチであり、タイミングジェネレータ701から出力される駆動制御信号に応じて、ON接続またはOFF切断が切り替えられる。タイミングジェネレータ701は、図11に示した各構成要素によるAD変換動作およびデータ転送動作に係わる全ての駆動を制御する、例えば、パルス信号StartP、クロック信号Latch、クロック信号Doutなどの、駆動制御信号を出力する。イメージセンサ2におけるAD変換動作は、第1の実施形態におけるイメージセンサ1において、図3および図4を参照して説明したAD変換動作と同様である。ただし、イメージセンサ2においては、上記の構成の違いにより、タイミングジェネレータ701が、ラッチ回路201に出力するクロック信号Latchの出力タイミングが異なる。しかし、イメージセンサ2におけるクロック信号Latchの出力タイミングは、図3に示したAD変換回路101のAD変換動作において、パルス走行期間が終了するタイミングでクロック信号Latchを出力することのみが異なるのみである。従って、イメージセンサ2におけるAD変換動作については、詳細な説明は省略する。また、イメージセンサ2に備えるラッチ回路201は、第1の実施形態におけるイメージセンサ1に備えたラッチ回路201の構成と同様である。そして、ラッチ回路201が保持しているデジタル信号をエンコーダ999に出力するためのクロック信号Doutやクロック信号SW1などの駆動制御信号の制御は、第1の実施形態のイメージセンサ1におけるラッチ回路201の制御と同様に考えることができる。従って、本第2の実施形態のイメージセンサ2における、ラッチ回路201を制御するための駆動制御信号の出力タイミング、ラッチ回路201の転送動作についても、詳細な説明は省略する。上記に述べたとおり、本第2の実施形態におけるイメージセンサ2でも、第1の実施形態のイメージセンサ1と同様に、ラッチ回路201を小さな回路規模で構成することができ、ラッチ回路201がデジタル信号を転送する際の駆動負荷を小さくすることができる。また、ラッチ回路201は、AD変換回路102から出力されたデジタル信号を、確実に転送することができる。そして、同様に、画素アレイ102の列カラムのような、狭小な場所にもラッチ回路201を配置する場合に有効である。なお、本第2の実施形態のイメージセンサ2では、ラッチ回路201が、パルス信号StartPの走行位置、および周回数のデジタル信号を保持する場合について説明したが、この構成に限定されるものではない。例えば、エンコーダ999が、パルス信号StartPの走行位置をエンコードして下位ビットのデジタル信号とし、パルス信号StartPの周回数はそのまま上位ビットのデジタル信号として出力する場合には、ラッチ回路201が保持した走行位置のみをエンコーダ999に出力し、エンコーダ999が下位ビットのデジタル信号を出力するタイミングに合わせて、保持した周回数を上位ビットのデジタル信号として出力する構成とすることもできる。<第3の実施形態>次に、本第3の実施形態のイメージセンサについて説明する。図12は、本第3の実施形態によるイメージセンサの概略構成を示したブロック図である。図12において、イメージセンサ3は、画素アレイ102と、複数の垂直信号線103と、複数のCDS回路401と、複数のAD変換回路103と、複数のラッチ回路201と、複数の水平信号線301と、垂直走査回路601と、タイミングジェネレータ701と、参照ランプ信号生成回路801と、基準クロック信号生成回路811とから構成される。本第3の実施形態のイメージセンサ3は、図1に示した第1の実施形態のイメージセンサ1のAD変換回路101に代わってAD変換回路103が備えられ、さらに、参照ランプ信号生成回路801と、基準クロック信号生成回路811とが備えられていることが異なる。また、上記の構成の違いにより、タイミングジェネレータ701は、さらに、参照ランプ信号生成回路801および基準クロック信号生成回路811のそれぞれを駆動するための駆動制御信号を出力する。また、本第3の実施形態のイメージセンサ3におけるラッチ回路201は、AD変換回路101に代わってAD変換回路103から出力されるデジタル信号が入力される以外は、図1に示した第1の実施形態のイメージセンサ1と同様である。従って、図1に示した第1の実施形態のイメージセンサ2と同様の構成要素には、同一の符号を付与し、詳細な説明は省略する。参照ランプ信号生成回路801は、画素アナログ信号Vinと比較を行うための参照ランプ信号RAMPを、AD変換回路103に出力する。基準クロック信号生成回路811は、AD変換動作の開始から終了までの期間を計測するための基準クロック信号CLKを、AD変換回路103に出力する。AD変換回路103は、各列のCDS回路401に対応してそれぞれ配置され、参照ランプ信号生成回路801から入力された参照ランプ信号RAMP、および基準クロック信号生成回路811から入力された基準クロック信号CLKに基づいて、CDS回路401から入力された画素アナログ信号Vinの電圧の大きさに応じてアナログデジタル変換したnビットbitのデジタル信号を、ラッチ回路201に出力する。なお、AD変換回路103に関する詳細な説明は、後述する。次に、イメージセンサ3によるデジタル信号の出力動作を説明するため、図13を参照して本第3の実施形態のイメージセンサ3のより詳細な構成について説明する。図13は、本第3の実施形態のイメージセンサ3におけるデジタル信号の転送に係る構成要素の概略の接続例を示した回路接続図である。図13では、図12に示したイメージセンサ3の内、画素アレイ102の1つの列1列目に接続されたAD変換回路103、ラッチ回路201、水平信号線301の回路構成および接続を示している。AD変換回路103は、比較器17と、カウンタ18とから構成されている。比較器17は、一方の入力端子端子にCDS回路401から出力された画素アナログ信号Vinがアナログデジタル変換の対象の電圧として入力され、他方の入力端子-端子に参照ランプ信号生成回路801から出力された参照ランプ信号RAMPが入力される。そして、比較器17は、入力端子端子と入力端子-端子とに入力された電圧の大小関係が切り替わると同時に、反転信号Aを出力する。カウンタ18は、基準クロック信号生成回路811から入力された基準クロック信号CLKに基づいて、比較器17から出力された反転信号Aが切り替わるタイミングを検出する。カウンタ18は、AD変換動作が開始されると同時に、基準クロック信号CLKのクロック数の計測を開始し、比較器17の反転信号Aが切り替わるタイミングで、基準クロック信号CLKのクロック数の計測を終了する。このカウンタ18が計測した基準クロック信号CLKのクロック数の計測結果が、AD変換回路103が画素アナログ信号Vinをアナログデジタル変換したnビットbitのデジタル信号である。すなわち、AD変換回路103は、エンコーダを備えず、カウンタ18の計測結果をデジタル信号として出力する構成のAD変換回路である。なお、AD変換回路103の構成は、この構成に限定されるものではない。例えば、エンコーダを備え、カウンタ18の計測結果をエンコードした結果をアナログデジタル変換した結果として出力する構成とすることもできる。ラッチ回路201は、第1の実施形態で示したラッチ回路201と同様の構成である。ラッチ回路201は、カウンタ18の各桁nビットbitの出力信号にそれぞれ対応し、タイミングジェネレータ701から出力されるクロック信号Latchの入力タイミングで、AD変換回路103内のカウンタ18の出力信号、すなわち、nビットbitのデジタル信号を、ビット毎にラッチユニットbit1~bitnに保持する。なお、図13に示したラッチユニットbitの符号に続く:括弧内に示した数字は、対応するカウンタ18の出力信号のビットbitを表す。また、各列のAD変換回路103にそれぞれ対応するラッチ回路201内のラッチユニットbitは、第1の実施形態で示したラッチ回路201と同様に、隣接する列のラッチ回路201のラッチユニットbit同士で接続されている。そして、図13に示した1列目のラッチ回路201は、タイミングジェネレータ701から出力されるクロック信号Doutに応じて、スイッチSWOUTを介して保持したnビットbitのデジタル信号を水平信号線301に出力する。本第3の実施形態におけるイメージセンサ3では、AD変換回路103と、ラッチ回路201とを合わせた構成が、第1の実施形態におけるイメージセンサ1に備えたAD変換回路101、または第2の実施形態におけるイメージセンサ2に備えたAD変換回路101に相当する。次に、図13および図14を参照してAD変換回路103のAD変換動作ついて説明する。図14は、本第3の実施形態のイメージセンサ3に備えたAD変換回路103の動作を示したタイミングチャートである。まず、CDS回路401からAD変換の対象となる画素アナログ信号Vinが、比較器17の入力端子端子に入力された状態で、AD変換動作が開始されると同時に、参照ランプ信号生成回路801から、画素アナログ信号Vinの最小の電圧であるVinMINから最大の電圧であるVinMAXまで変化する参照ランプ信号RAMPが、比較器17の入力端子-端子に入力される。また、同時に、カウンタ18に、基準クロック信号生成回路811から、基準クロック信号CLKが入力される。そして、カウンタ18は、基準クロック信号CLKの計測を開始する。その後、参照ランプ信号RAMPの電圧が上昇し、画素アナログ信号Vinの電圧との大小関係が反転した時点で、比較器17から出力されている反転信号Aが、反転する。カウンタ18は、反転信号Aの反転するタイミングで、基準クロック信号CLKのクロック数の計測を停止する。その後、AD変換期間の終了した後に、クロック信号LatchをLレベルにして、スイッチSWLatをOFFし、同時にラッチ回路201は、AD変換回路103が出力したnビットbitのデジタル信号の各ビットの信号を、ラッチユニットbit1~bitnにそれぞれ保持する。その後、ラッチ回路201は、タイミングジェネレータ701から出力されるクロック信号Doutに応じて、保持したnビットbitのデジタル信号を、イメージセンサ1の出力信号として、水平信号線301を介して外部に出力する。なお、イメージセンサ3に備えるラッチ回路201は、第1の実施形態におけるイメージセンサ1に備えたラッチ回路201、または第2の実施形態におけるイメージセンサ2に備えたラッチ回路201の構成と同様である。そして、ラッチ回路201が保持しているデジタル信号を水平信号線301に出力するためのクロック信号Doutやクロック信号SW1などの駆動制御信号の制御は、第1の実施形態のイメージセンサ1におけるラッチ回路201の制御と同様に考えることができる。従って、本第3の実施形態のイメージセンサ3における、ラッチ回路201を制御するための駆動制御信号の出力タイミング、ラッチ回路201の転送動作については、詳細な説明は省略する。上記に述べたとおり、本第3の実施形態におけるイメージセンサ3でも、第1の実施形態のイメージセンサ1および第2の実施形態のイメージセンサ2と同様に、ラッチ回路201を小さな回路規模で構成することができ、ラッチ回路201がデジタル信号を転送する際の駆動負荷を小さくすることができる。また、ラッチ回路201は、AD変換回路103から出力されたデジタル信号を、確実に転送することができる。そして、同様に、画素アレイ102の列カラムのような、狭小な場所にもラッチ回路201を配置する場合に有効である。上記に述べたとおり、本発明を実施するための形態によれば、AD変換回路から出力されたデジタル信号を劣化させずに、確実に転送することができるラッチ回路および転送制御を実現することができる。また、本発明を実施するための形態によれば、ラッチ回路およびメモリ回路の回路規模を小さくすることができるため、確実かつ高速に信号転送を行うことができる。これにより、狭小な領域であってもラッチ回路を配置することができ。なお、本実施形態においては、ラッチ回路を画素アレイの列カラム毎にAD変換回路を配置したイメージセンサに適用した場合について説明したが、ラッチ回路を配置する場所は、本発明を実施するための形態に限定されるものではなく、例えば、イメージセンサ以外の場合においても適用することができる。特に、適用箇所が狭小な領域である場合であれば、第1のラッチユニットbitまたは第2のラッチユニットbitで構成されたラッチ回路の効果は有効である。以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。