"レイアウト設計装置が、半導体集積回路のレイアウト設計を階層別に行う階層レイアウト設計における上位階層において、前記上位階層の下の階層で配置配線が行われる所定の機能を備えた階層ブロックが配置される領域であって、空きユニットセル配置領域と前記階層ブロック用のユニットセル配置領域とを含む階層ブロック配置領域を、チップ領域に設定し、前記チップ領域における前記階層ブロック配置領域を包囲する周辺領域のユニットセル配置領域、および、前記階層ブロック配置領域内の前記空きユニットセル配置領域を用いて、配置配線を行う、ことを特徴とするレイアウト設計方法。前記レイアウト設計装置が、前記上位階層の下の階層において、前記チップ領域に配置された前記階層ブロック配置領域内の前記空きユニットセル配置領域を、配置禁止領域に設定して、前記階層ブロックの配置配線を行う、ことを特徴とする請求項1記載のレイアウト設計方法。前記階層ブロック配置領域は、複数の空きユニットセル配置領域を含み、前記複数の空きユニットセル配置領域は、前記階層ブロック配置領域内において格子状に設定されている、ことを特徴とする請求項1または2記載のレイアウト設計方法。前記階層ブロック配置領域は、複数の空きユニットセル配置領域を含み、前記複数の空きユニットセル配置領域は、前記階層ブロック配置領域の一端から対向する他端まで、一定間隔を空けて設定されている、ことを特徴とする請求項1~3のいずれか1項に記載のレイアウト設計方法。コンピュータに、半導体集積回路のレイアウト設計を階層別に行う階層レイアウト設計における上位階層において、前記上位階層の下の階層で配置配線が行われる所定の機能を備えた階層ブロックが配置される領域であって、空きユニットセル配置領域と前記階層ブロック用のユニットセル配置領域とを含む階層ブロック配置領域を、チップ領域に設定し、前記チップ領域における前記階層ブロック配置領域を包囲する周辺領域のユニットセル配置領域、および、前記階層ブロック配置領域内の前記空きユニットセル配置領域を用いて、配置配線を行う、処理を実行させることを特徴とするレイアウト設計プログラム。しかしながら、階層レイアウト設計では、上述したように、上位階層における配置配線は、階層ブロック配置領域を避けて行われるため、階層ブロックの規模が大きい場合には、配線を大きく迂回させる必要がある。配線を大きく迂回させると、配線距離が長くなり、また、これに伴い配線に設けられるバッファ素子等の回路素子の数が多くなる。これにより、配線、および、バッファ素子等の回路素子に用いられるユニットセルによって占有されるチップ領域の面積が増大し、チップサイズが大きくなってしまう可能性がある。発明の一観点によれば、以下のようなレイアウト設計方法が提供される。このレイアウト設計方法は、レイアウト設計装置が、半導体集積回路のレイアウト設計を階層別に行う階層レイアウト設計における上位階層において、上位階層の下の階層で配置配線が行われる所定の機能を備えた階層ブロックが配置される領域であって、空きユニットセル配置領域と階層ブロック用のユニットセル配置領域とを含む階層ブロック配置領域を、チップ領域に設定し、チップ領域における階層ブロック配置領域を包囲する周辺領域のユニットセル配置領域、および、階層ブロック配置領域内の空きユニットセル配置領域を用いて、配置配線を行う。開示のレイアウト設計方法、および、レイアウト設計プログラムによれば、チップサイズを縮小することが可能となる。以下、実施の形態を図面を参照して説明する。[第1の実施の形態]第1の実施の形態は、階層レイアウト設計に関するものである。階層レイアウト設計では、半導体集積回路を機能毎に複数のブロックに分けて設計を行う。この複数のブロックは、それぞれ、階層ブロックと称される。また、階層レイアウト設計では、設計が階層別に行われる。上位階層では、階層ブロックが配置される階層ブロック配置領域を、チップ領域に設定した状態で、配置配線が行われる。階層ブロックの配置配線は、上位階層の下の階層で行われる。なお、上位階層のうち最も上位の階層を、最上位階層トップ階層と称する。第1の実施の形態は、上位階層におけるレイアウト設計方法に関するものである。図1は、第1の実施の形態に係るレイアウト設計手順の一例を示す図である。まず、図1Aに示すように、階層ブロックが配置される階層ブロック配置領域2を、チップ領域1に設定する。階層ブロック配置領域2には、空きユニットセル配置領域3と階層ブロック用のユニットセル配置領域4とが含まれている。なお、チップ領域1における階層ブロック配置領域2を包囲する領域は、周辺領域5とされる。周辺領域5には、複数のユニットセル配置領域が設定されている。次に、図1Bに示すように、周辺領域5のユニットセル配置領域、および、階層ブロック配置領域2内の空きユニットセル配置領域3を用いて、配置配線を行う。ここで、階層ブロック用のユニットセル配置領域4は、配置禁止領域に設定されている。なお、図1Bでは、上位階層において配置されたユニットセル6、および、上位階層において引かれた配線7が図示されている。このように、第1の実施の形態によれば、上位階層においてチップ領域1に設定された階層ブロック配置領域2が空きユニットセル配置領域3を含み、この空きユニットセル配置領域3を用いて上位階層における配置配線が行われる。この構成によれば、配線に設けられるバッファ素子等の回路素子に用いられるユニットセルを、空きユニットセル配置領域3に配置させることが可能となる。これにより、配線を階層ブロック配置領域2上に通すことができ、配線距離を短くすることができる。このため、配線、および、バッファ素子等の回路素子に用いられるユニットセルが占有するチップ領域1の面積を小さくすることができ、チップサイズを縮小することが可能となる。また、配線距離を短くできることで、配線遅延の影響が低減されるため、タイミング収束を容易にすることが可能となる。また、配線距離を短くでき、バッファ素子等の回路素子に用いられるユニットセルを少なくできることで、半導体集積回路の消費電力を低減することも可能となる。[第2の実施の形態]次に、第1の実施の形態のレイアウト設計方法をより具体的にした実施の形態を、第2の実施の形態として説明する。第2の実施の形態のレイアウト設計は、レイアウト設計装置によって行われる。図2は、第2の実施の形態に係るレイアウト設計装置のハードウェアの一例を示す図である。レイアウト設計装置10は、CPU11によって装置全体が制御されている。CPU11には、バス18を介してRAMRandomAccessMemory12と複数の周辺機器が接続されている。RAM12は、レイアウト設計装置10の主記憶装置として使用される。RAM12には、CPU11に実行させるOSOperatingSystemのプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、RAM12には、CPU11による処理に必要な各種データが格納される。バス18に接続されている周辺機器としては、ハードディスクドライブHDDHardDiskDrive13、グラフィック処理装置14、入力インタフェース15、光学ドライブ装置16、および通信インタフェース17がある。HDD13は、内蔵したディスクに対して、磁気的にデータの書き込みおよび読み出しを行う。HDD13は、レイアウト設計装置10の二次記憶装置として使用される。HDD13には、OSのプログラム、アプリケーションプログラム、および各種データが格納される。なお、二次記憶装置としては、フラッシュメモリなどの半導体記憶装置を使用することもできる。グラフィック処理装置14には、モニタ14aが接続されている。グラフィック処理装置14は、CPU11からの命令に従って、画像をモニタ14aの画面に表示させる。モニタ14aとしては、CRTCathodeRayTubeを用いた表示装置や液晶表示装置などがある。入力インタフェース15には、キーボード15aとマウス15bとが接続されている。入力インタフェース15は、キーボード15aやマウス15bから送られてくる信号をCPU11に送信する。なお、マウス15bは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル、タブレット、タッチパッド、トラックボールなどがある。光学ドライブ装置16は、レーザ光などを利用して、光ディスク16aに記録されたデータの読み取りを行う。光ディスク16aは、光の反射によって読み取り可能なようにデータが記録された可搬型の記録媒体である。光ディスク16aには、DVDDigitalVersatileDisc、DVD-RAM、CD-ROMCompactDiscReadOnlyMemory、CD-RRecordable/RWReWritableなどがある。通信インタフェース17は、ネットワーク19に接続されている。通信インタフェース17は、ネットワーク19を介して、他のコンピュータまたは通信機器との間でデータの送受信を行う。以上のようなハードウェアによって、第2の実施の形態の処理機能を実現することができる。次に、第2の実施の形態のレイアウト設計の手順について説明する。図3は、第2の実施の形態に係るレイアウト設計手順の一例を示すフローチャートである。[ステップS10]レイアウト設計装置10が、上位階層における配置配線を行う。[ステップS20]レイアウト設計装置10が、階層ブロックの配置配線を行う。[ステップS30]レイアウト設計装置10が、階層ブロックに対して、タイミング解析や物理検証等の検証を行う。[ステップS40]レイアウト設計装置10が、上位階層に対して、タイミング解析や物理検証等の検証を行う。なお、ステップS40は、ステップS30と並行して行われる。[ステップS50]レイアウト設計装置10が、階層ブロックと上位階層とを合成した状態で、最終検証を行って処理を終了する。なお、上記のステップS10~S50は、それぞれ、異なるレイアウト設計装置によって行うこととしてもよい。すなわち、レイアウト設計装置10の処理機能を、複数のレイアウト設計装置によって実現するようにしてもよい。次に、上記ステップS10に示される上位階層における配線配置の詳細について説明する。まず、上位階層において設計される回路の概要について説明する。図4は、第2の実施の形態に係る上位階層において設計される回路の一例を示すブロック図である。チップ領域21には、階層ブロック配置領域22が設定されている。この状態で、フリップフロップFF:FlipFlop回路23,24の配置配線が行われ、さらに、フリップフロップ回路23とフリップフロップ回路24との間を接続する配線25が引かれる。配線25には、一定間隔毎にバッファ素子26が設けられる。ここで、配線25は、階層ブロック配置領域22上を通って引かれる。また、バッファ素子26は、階層ブロック配置領域22内にも配置される。なお、配線25には、バッファ素子26の他に、抵抗素子やキャパシタ素子等の他の回路素子が設けられる場合もある。次に、上位階層における配線配置の手順について図5~図8を用いて説明する。図5は、第2の実施の形態に係る上位階層における配線配置の手順の一例を示すフローチャートである。図6~図8は、第2の実施の形態に係るチップレイアウトの一例を示す図である。以下、図5のフローチャートに沿って、図6~図8を参照しながら説明を行う。[ステップS11]図6に示すように、レイアウト設計装置10が、チップ領域21に階層ブロック配置領域22を設定する。このステップは、例えば、チップのフロアプランと称される。階層ブロック配置領域22は、X方向の辺と、X方向と交差するY方向の辺とで囲まれた矩形を備える。階層ブロック配置領域22には、複数の空きユニットセル配置領域と、階層ブロック用の複数のユニットセル配置領域とが含まれている。空きユニットセル配置領域は、X方向およびY方向において、一定間隔毎に配置されている。すなわち、空きユニットセル配置領域は、階層ブロック配置領域22内において格子状に設定される。また、空きユニットセル配置領域は、階層ブロック配置領域22の一端から対向する他端まで、一定間隔を空けて設定されている。図6に示す例では、空きユニットセル配置領域は、間に1つの階層ブロック用のユニットセル配置領域を挟んで設定されている。階層ブロック配置領域22における空きユニットセル配置領域の割合は、例えば、25程度である。この割合は、例えば、設計する半導体集積回路の規模等に応じて適宜設定することができる。なお、図6に示す例では、チップ領域21に設定される階層ブロック配置領域は1つであるが、他の複数の階層ブロック配置領域を設定してもよい。また、チップ領域21における階層ブロック配置領域22を包囲する領域は、周辺領域21aとされる。周辺領域21aには、複数のユニットセル配置領域が設定されている。[ステップS12]図7に示すように、レイアウト設計装置10が、階層ブロック配置領域22内の階層ブロック用のユニットセル配置領域を、配置禁止領域に設定する。すなわち、階層ブロック配置領域22内の空きユニットセル配置領域と、周辺領域21aのユニットセル配置領域とが、配置許可領域とされる。[ステップS13]図8に示すように、レイアウト設計装置10が、周辺領域21aのユニットセル配置領域、および、階層ブロック配置領域22内の空きユニットセル配置領域を用いて、上位階層におけるユニットセルの配置を行う。ここで、ユニットセルの配置は固定される。[ステップS14]図8に示すように、レイアウト設計装置10が、上位階層における配線を行って処理を終了する。これにより、上位階層において配置されたユニットセル間が結線される。ここで、配線の配置は固定される。以上のようにして、上位階層における配置配線が行われる。次に、図3のステップS20に示される階層ブロックの配線配置の詳細な手順について図9~図12を用いて説明する。図9は、第2の実施の形態に係る階層ブロックの配線配置の手順の一例を示すフローチャートである。図10~図12は、第2の実施の形態に係るチップレイアウトの一例を示す図である。以下、図9のフローチャートに沿って、図10~図12を参照しながら説明を行う。[ステップS21]図10に示すように、レイアウト設計装置10が、上記ステップS12で設定された、階層ブロック用のユニットセル配置領域に対する配置禁止領域の設定を解除する。[ステップS22]図10に示すように、レイアウト設計装置10が、階層ブロック配置領域22内の空きユニットセル配置領域を、配置禁止領域に設定する。すなわち、階層ブロック配置領域22内の階層ブロック用のユニットセル配置領域が配置許可領域とされる。[ステップS23]図11に示すように、レイアウト設計装置10が、階層ブロック配置領域22内の階層ブロック用のユニットセル配置領域を用いて、階層ブロックのユニットセルの配置を行う。ここで、上記ステップS13において上位階層において階層ブロック配置領域22内に配置されたユニットセルは、階層ブロックのユニットセルとして同じ位置に再配置される。[ステップS24]図11に示すように、レイアウト設計装置10が、階層ブロック配置領域22内において階層ブロックの配線を行う。ここで、上記ステップS14において上位階層において階層ブロック配置領域22内に引かれた配線は、階層ブロックの配線として同じ位置に再配置される。[ステップS25]図12に示すように、レイアウト設計装置10が、空きユニットセル配置領域に対する配置禁止領域の設定を解除する。すなわち、階層ブロック配置領域22内の空きユニットセル配置領域、および、階層ブロック用のユニットセル配置領域が配置許可領域とされる。[ステップS26]レイアウト設計装置10が、階層ブロック配置領域22内に配置されたユニットセルおよび配線の最適化を行って処理を終了する。以上のようにして、階層ブロックの配置配線が行われる。なお、以上の手順に基づいて設計され、生成された半導体集積回路では、半導体基板上に、階層ブロックにより実現される機能モジュールが配置された機能モジュール配置領域と、機能モジュール配置領域上を横切る配線と、この配線に設けられたバッファ素子等の回路素子とが配置される。そして、機能モジュール配置領域には、使用されていないユニットセル配置領域、および、バッファ素子等の回路素子用のユニットセルが配置されるユニットセル配置領域が、格子状に配置される。そして、機能モジュール配置領域のうち、その他のユニットセル配置領域に、機能モジュールの機能を実現するためのユニットセルが配置される。以上、説明してきたように、第2の実施の形態によれば、上位階層においてチップ領域21に設定された階層ブロック配置領域22が空きユニットセル配置領域を含み、この空きユニットセル配置領域を用いて上位階層における配置配線が行われる。この構成によれば、配線に設けられるバッファ素子等の回路素子に用いられるユニットセルを、空きユニットセル配置領域に配置させることが可能となる。これにより、配線を階層ブロック配置領域22上に通すことができ、配線距離を短くすることができる。このため、配線、および、バッファ素子等の回路素子に用いられるユニットセルが占有するチップ領域21の面積を小さくすることができ、チップサイズを縮小することが可能となる。また、配線距離を短くできることで、配線遅延の影響が低減されるため、タイミング収束を容易にすることが可能となる。また、配線距離を短くでき、バッファ素子等の回路素子に用いられるユニットセルを少なくできることで、半導体集積回路の消費電力を低減することも可能となる。なお、ここで、配線を階層ブロック配置領域22を迂回するように配置した場合について、図4に示した例を用いて説明する。図13は、上位階層において設計される回路の参考例を示すブロック図である。フリップフロップ回路23とフリップフロップ回路24とを接続する配線25を、階層ブロック配置領域22を迂回するように配置した場合、図13に示すように、配線25の配線距離が長くなり、バッファ素子26の数も増大する。これに対して、第2の実施の形態では、図4に示すように、配線25を、階層ブロック配置領域22上を通して引くことができるため、配線距離を短くでき、さらに、バッファ素子26の数を少なくすることができる。さらに、第2の実施の形態によれば、チップ領域21に設定された階層ブロック配置領域22内の空きユニットセル配置領域を、配置禁止領域に設定して、階層ブロックの配置配線を行う。すなわち、階層ブロックの配置配線において、階層ブロック配置領域22内の空きユニットセル配置領域は使用されない。このため、上位階層に設計変更があり、ユニットセルが配置される空きユニットセル配置領域の位置が変更したとしても、階層ブロックのユニットセルの配置位置上位階層において配置されたユニットセルを再配置したものは除くは変更する必要がない。これにより、階層ブロックの設計を容易にすることが可能となる。さらに、第2の実施の形態によれば、空きユニットセル配置領域は、階層ブロック配置領域22内において格子状に設定されている。このため、上位階層において配置されるユニットセルを、階層ブロック配置領域22内において分散させることが可能となる。これにより、階層ブロックの配線が一部に密集することを抑制でき、配線が複雑化することを抑制できる。これにより、例えば、配線層の数を抑制したり、配線間容量に起因する信号ノイズの影響を抑制することができる。さらに、第2の実施の形態によれば、空きユニットセル配置領域は、階層ブロック配置領域22の一端から対向する他端まで、一定間隔を空けて設定されている。この構成によれば、上位階層において、バッファ素子等の回路素子用のユニットセルを階層ブロック配置領域22を横切るようにして一定間隔で配置することが可能となる。これにより、上位階層において引かれる階層ブロック配置領域22を横切る配線に、一定間隔でバッファ素子等の回路素子を設けることができる。このため、階層ブロック配置領域22の規模が大きい場合であっても、上位階層において階層ブロック配置領域22を横切るように配線を引くことが可能となる。なお、上記の処理機能は、コンピュータによって実現することができる。その場合、レイアウト設計装置10が有すべき機能の処理内容を記述したプログラムが提供される。そのプログラムをコンピュータで実行することにより、上記処理機能がコンピュータ上で実現される。処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、磁気記憶装置、光ディスク、光磁気記録媒体、半導体メモリなどがある。磁気記憶装置には、ハードディスク装置HDD、フレキシブルディスクFD、磁気テープなどがある。光ディスクには、DVD、DVD-RAM、CD-ROM/RWなどがある。光磁気記録媒体には、MOMagnetoOpticaldiskなどがある。プログラムを流通させる場合には、例えば、そのプログラムが記録されたDVD、CD-ROMなどの可搬型記録媒体が販売される。また、プログラムをサーバコンピュータの記憶装置に格納しておき、ネットワークを介して、サーバコンピュータから他のコンピュータにそのプログラムを転送することもできる。プログラムを実行するコンピュータは、例えば、可搬型記録媒体に記録されたプログラムもしくはサーバコンピュータから転送されたプログラムを、自己の記憶装置に格納する。そして、コンピュータは、自己の記憶装置からプログラムを読み取り、プログラムに従った処理を実行する。なお、コンピュータは、可搬型記録媒体から直接プログラムを読み取り、そのプログラムに従った処理を実行することもできる。また、コンピュータは、ネットワークを介して接続されたサーバコンピュータからプログラムが転送されるごとに、逐次、受け取ったプログラムに従った処理を実行することもできる。また、上記の処理機能の少なくとも一部を、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、PLDProgrammableLogicDeviceなどの電子回路で実現することもできる。以上説明した第1および第2の実施の形態を含む実施の形態に関し、さらに以下の付記を開示する。付記1レイアウト設計装置が、半導体集積回路のレイアウト設計を階層別に行う階層レイアウト設計における上位階層において、前記上位階層の下の階層で配置配線が行われる所定の機能を備えた階層ブロックが配置される領域であって、空きユニットセル配置領域と前記階層ブロック用のユニットセル配置領域とを含む階層ブロック配置領域を、チップ領域に設定し、前記チップ領域における前記階層ブロック配置領域を包囲する周辺領域のユニットセル配置領域、および、前記階層ブロック配置領域内の前記空きユニットセル配置領域を用いて、配置配線を行う、ことを特徴とするレイアウト設計方法。付記2前記レイアウト設計装置が、前記上位階層の下の階層において、前記チップ領域に設定された前記階層ブロック配置領域内の前記空きユニットセル配置領域を、配置禁止領域に設定して、前記階層ブロックの配置配線を行う、ことを特徴とする付記1記載のレイアウト設計方法。付記3前記階層ブロック配置領域は、複数の空きユニットセル配置領域を含み、前記複数の空きユニットセル配置領域は、前記階層ブロック配置領域内において格子状に設定されている、ことを特徴とする付記1または2記載のレイアウト設計方法。付記4前記階層ブロック配置領域は、複数の空きユニットセル配置領域を含み、前記複数の空きユニットセル配置領域は、前記階層ブロック配置領域の一端から対向する他端まで、一定間隔を空けて設定されている、ことを特徴とする付記1~3のいずれか1つに記載のレイアウト設計方法。付記5レイアウト設計装置が、前記空きユニットセル配置領域に対する配置禁止領域の設定を解除して、配置配線が行われた階層ブロック内の最適化を行う、ことを特徴とする付記2記載のレイアウト設計方法。付記6コンピュータに、半導体集積回路のレイアウト設計を階層別に行う階層レイアウト設計における上位階層において、前記上位階層の下の階層で配置配線が行われる所定の機能を備えた階層ブロックが配置される領域であって、空きユニットセル配置領域と前記階層ブロック用のユニットセル配置領域とを含む階層ブロック配置領域を、チップ領域に設定し、前記チップ領域における前記階層ブロック配置領域を包囲する周辺領域のユニットセル配置領域、および、前記階層ブロック配置領域内の前記空きユニットセル配置領域を用いて、配置配線を行う、処理を実行させることを特徴とするレイアウト設計プログラム。付記7半導体基板上に、所定の機能を備えた機能モジュールが配置された機能モジュール配置領域と、前記機能モジュール配置領域上を横切る配線と、前記配線に設けられた回路素子とが配置され、前記機能モジュール配置領域には、使用されていないユニットセル配置領域、および、前記回路素子用のユニットセルが配置されるユニットセル配置領域が、格子状に設定されていること、を特徴とする半導体集積回路。"