"基板上に画素部を有し、前記画素部を構成する画素は、スイッチング用TFT、電流制御用TFT、EL素子及び保持容量を有し、前記電流制御用TFTは、ゲート電極と、ゲート絶縁膜と、第1の領域に設けられソース領域及びドレイン領域を含む半導体膜と、を有し、前記電流制御用TFTは、前記ソース領域が電流供給線に電気的に接続され、前記ドレイン領域が前記EL素子の画素電極に電気的に接続され、前記ゲート電極が前記スイッチング用TFTのソース領域又はドレイン領域に電気的に接続され、前記保持容量は、第2の領域に設けられた半導体膜と前記ゲート電極と前記電流供給線とが重なる領域に設けられていることを特徴とするEL表示装置。基板上に画素部を有し、前記画素部を構成する画素は、スイッチング用TFT、電流制御用TFT、EL素子及び保持容量を有し、前記電流制御用TFTは、ゲート電極と、ゲート絶縁膜と、第1の領域に設けられソース領域及びドレイン領域を含む半導体膜と、を有し、前記電流制御用TFTは、前記ソース領域が電流供給線に電気的に接続され、前記ドレイン領域が前記EL素子の画素電極に電気的に接続され、前記ゲート電極が前記スイッチング用TFTのソース領域又はドレイン領域に電気的に接続され、前記保持容量は、第2の領域に設けられた半導体膜と前記ゲート電極と前記電流供給線とが重なる領域及び前記電流制御用TFTと前記電流供給線とが重なる領域に設けられていることを特徴とするEL表示装置。請求項1又は請求項2において、前記第2の領域に設けられた前記半導体膜と前記電流供給線とは電気的に接続していることを特徴とするEL表示装置。請求項1乃至請求項3のいずれか一に記載のEL表示装置を含む電気器具。画素部を有し、前記画素部を構成する画素は、スイッチング用TFT、電流制御用TFT及び保持容量を有し、前記電流制御用TFTは、ゲート電極と、ゲート絶縁膜と、第1の領域に設けられソース領域及びドレイン領域を含む半導体膜と、を有し、前記電流制御用TFTは、前記ソース領域が電流供給線に電気的に接続され、前記ゲート電極が前記スイッチング用TFTのソース領域又はドレイン領域に電気的に接続され、前記保持容量は、第2の領域に設けられた半導体膜と前記ゲート電極と前記電流供給線とが重なる領域に設けられていることを特徴とするEL表示装置用の半導体素子基板。画素部を有し、前記画素部を構成する画素は、スイッチング用TFT、電流制御用TFT及び保持容量を有し、前記電流制御用TFTは、ゲート電極と、ゲート絶縁膜と、第1の領域に設けられソース領域及びドレイン領域を含む半導体膜と、を有し、前記電流制御用TFTは、前記ソース領域が電流供給線に電気的に接続され、前記ゲート電極が前記スイッチング用TFTのソース領域又はドレイン領域に電気的に接続され、前記保持容量は、第2の領域に設けられた半導体膜と前記ゲート電極と前記電流供給線とが重なる領域及び前記電流制御用TFTと前記電流供給線とが重なる領域に設けられていることを特徴とするEL表示装置用の半導体素子基板。請求項5又は請求項6において、前記第2の領域に設けられた前記半導体膜と前記電流供給線とは電気的に接続していることを特徴とするEL表示装置用の半導体素子基板。本発明は上記問題点を鑑みてなされたものであり、鮮明な多階調カラー表示の可能なアクティブマトリクス型EL表示装置を提供することを課題とする。そして、そのようなアクティブマトリクス型EL表示装置を表示部として具備する高性能な電気器具を提供することを課題とする。本出願人は、TFT特性のバラツキの影響を受けにくい画素構造とするためには、電流制御によってEL素子の発光量を制御する従来のアナログ駆動の階調方式よりも、電流制御用TFTを単に電流供給用のスイッチング素子として用いたデジタル駆動の階調方式の方が良いと考えた。そこで、アクティブマトリクス型EL表示装置においてデジタル駆動で、時間分割方式の階調表示以下、時分割階調というを行うことを考えた。さらに、ソース駆動回路にビデオ信号を入力する際、ビデオ線を分割して、一度に複数のデータを入力することで、パネル表示の高速化を実現した。なお、ここでいうビデオ信号は、本明細書中のソース駆動回路に入力されるデータ信号のことである。図5に時分割階調表示を行う際の書込期間と表示期間の駆動タイミング全体を示す。ここでは6ビットデジタル駆動方式により64階調表示を行う場合について説明する。なお、書込期間とは、1フレームを構成する全ての画素に信号が書き込まれるのに要する時間であり、表示期間とは、書込に対して画素表示が行われる期間を示している。書込期間ではEL駆動電源を切り全画素消灯、画素内のEL素子に電圧がかからない状態にする。また、表示期間ではEL駆動電源を入れ、画素内のEL素子に電圧がかかる状態にしてある。このとき画素が点灯するデータ信号が入力されると画素は点灯する。表示領域の画像が完全に表示される期間を1フレームと呼ぶ。通常のELディスプレイでは発振周波数は60Hzであり、図5aに示すように1秒間には、60フレーム存在することになる。例えば4番目の1フレームにおいて6ビットデジタル階調64階調表示を行う場合、1フレームを16分割して書込期間と表示期間の比率を6:10に決めると図5bに示すように書込期間≒6.24msecに6回の書込ができる。なお、この6回の書込を書き込む順に書込1から書込6とする。また、書込期間書込1から書込6に対応する表示期間をそれぞれ表示1から表示6とする。また、表示期間については、表示1:表示2:表示3:表示4:表示5:表示6=1:1/2:1/4:1/8:1/16:1/32となるように設定する。図5cは、1フレーム中で6回の書込書込1から書込6を行う際、各表示期間が、それぞれの書込に対して上記の比になる様子を示したものである。ここで、図5cの下部に示されている数値は、書込期間と表示期間の長さの関係を示すものである。具体的には、書込1における表示期間表示1は、書込期間を63としたときに320に値することを示している。さらに、各書込期間が63であるのに対して、表示2は表示期間が160、表示3は表示期間が80、表示4は表示期間が40、表示5は表示期間が20、表示6は表示期間が10にそれぞれ値することを示している。1書込期間書込と1表示期間表示をあわせて1フィールドという。つまり、図5cには、書込期間が全て一定で表示期間の異なる6つのフィールドが存在することになる。ここで1フレームを完成させるために、はじめに表示される1つ目のフィールドをフィールド1F1と呼び、以下表示される順に2つ目のフィールドから6つ目のフィールドまでをフィールド2F2~フィールド6F6と呼ぶ。但し、フィールド1からフィールド6を出現させる順序はどのようにしても良い。この表示期間の組み合わせで64階調のうち所望の階調表示を行うことができる。また、実際のタイミングは、図5dに示すように表示期間の異なる6つのフィールドを分散させた組み合わせにする。図5dにおいては、表示1の期間、所定の画素を点灯させるとすると次に、書込5に入り、全画素にデータ信号を入力したら表示5に入る。つぎに書込4で全画素にデータ信号を入力したら表示4に入る。このようにして、書込2、書込3、書込6においても同様にそれぞれのフィールドで表示所定の画素を点灯させる。図5eは、図5dに示された6つのフィールドのフィールド5においてゲート回路から入力されるデータ信号によってあるゲート線が選択されるというデータが書き込まれる期間書込5と、選択されたゲート線にソース線からの信号が入力されて画素が表示される表示期間表示5を示したものである。図5は、VGA640×480のパネル表示をもとにしているため、ゲート配線は480本であり、さらに何本かのダミーを含むゲート線全てを選択する期間が、図5eの書込期間である。書込期間においてソース線から入力される信号をドットデータという。1ゲート選択期間にソース駆動回路から入力されるドットデータは、図5fに示す期間でサンプリングされる。これは、図5eに示す書込期間に選択されるゲートのデータが書き込まれると同時にソース線から入力された信号が書き込まれていることを示している。なお、データが一度にサンプリングされる期間は、40nsec.である。なお、ソース駆動回路から入力されるドットデータは、図5fに示すように16個ずつ40nsec.ごとに同時に入力される。さらに、1ゲート選択期間に選択されるドットデータは、全てのデータサンプリングがなされるまで、図6に示すソース駆動回路内のラッチ16001にそれぞれ保持され、全てのサンプリングが終了した後にラッチ線6003からラッチデータが入力されて、全てのデータが一斉にラッチ26002に移動する。なお、シフトレジスタ6004は、クロック線6005からのクロックパルスによりビデオ線6006から入力されるビデオ信号を選択している。図5f中にサンプリング期間の他に設けられているラインデータラッチ期間とは、ラッチ16001からラッチ26002にデータを移動させる際にラッチ信号が入力され、データが移動する期間のことをいう。本発明におけるアクティブマトリクス型EL表示装置の画素構造を図7に示す。図7において、701はスイッチング素子として機能するTFT以下、スイッチング用TFTまたは、画素スイッチTFTという、702はEL素子703に供給する電流を制御するための素子電流制御素子として機能するTFT以下、電流制御用TFTまたはEL駆動TFTという、704はコンデンサ保持容量または、補助容量というである。スイッチング用TFT701はゲート線705及びソース線データ線706に接続されている。また、電流制御用TFT702のドレインはEL素子703に、ソースは電流供給線または、EL駆動電源線という707に接続されている。ゲート線705が選択されるとスイッチング用TFT701のゲートが開き、ソース線706のデータ信号がコンデンサ704に蓄積され、電流制御用TFT702のゲートが開く。そして、スイッチング用TFT701のゲートが閉じた後、コンデンサ704に蓄積された電荷によって電流制御用TFT702のゲートは開いたままとなり、その間、EL素子703が発光する。このEL素子703の発光量は流れる電流量で変化する。つまり、デジタル駆動の階調表示において、ソース線706から入力されるデータ信号によって電流制御用TFT702のゲートが開または閉になり、EL駆動電源が入ると電流が流れ、EL素子が発光するのである。画素の電流制御用TFTの機能は、表示期間に当該画素を点灯表示させるか消灯非表示させるかを制御することである。表示期間と書込期間の切り替えは、右のパネル外の電源がFPC端子を通して行う。また、パネル外に取り付けられた電源図7の72の709は、書込期間と表示期間を切り替えるためのスイッチ機能を果たしている。書込期間では、この電源を切った状態電圧を加えない状態で、各画素にデータ信号を入力していく。そして、全ての画素にデータが入力されて書込期間が終了したら、電源図7の72の709を入れ、一斉に表示を行う。この期間が表示期間となる。EL素子が発光し画素を点灯させる期間は6つのフィールドのうち表示1~表示6までのいずれかの期間である。6つのフィールドが出現したら1フレームを終えたことになる。このとき、表示期間の積算によってその画素の階調が制御される。例えば、表示1と表示2を選択した場合には全灯を100としたうちの76の輝度が表現でき、表示3と表示5を選択した場合には16の輝度が表現できる。なお、以上は64階調の場合について説明したが、他の階調表示を行うことも可能である。仮にNビットNは2以上の整数の階調2n階調の表示を行う場合には、図8に示すように、まず1フレームをNビットの階調に対応させてN枚のフィールドF1、F2、F3...F、Fと表すに分割する。階調が多くなるにつれて1フレームの分割数も増え、駆動回路を高い周波数で駆動しなければならない。さらに、これらN枚の各フィールドは書込期間Ta及び表示期間Tsに分離される。そして、N枚の各フィールドの表示期間但し、F1、F2、F3...F、Fに対応する表示期間を各々Ts1、Ts2、Ts3...Ts、Tsと表すをTs1:Ts2:Ts3:...:Ts:Ts=20:21:22:...:2:2となるように処理する。この状態で、任意の1フィールドでは順次画素が選択され厳密には各画素のスイッチング用TFTが選択され、電流制御用TFTのゲート電極に所定のゲート電圧データ信号に対応するが加わる。このとき、電流制御用TFTが導通状態になるようなデータ信号が入力された画素のEL素子は、書込期間終了後、電源が入力されるとそのフィールドに割り当てられた表示期間だけ画素が点灯する。この動作をN枚のフィールド全てにおいて繰り返し、その表示期間の積算によって1フレームにおける各画素の階調が制御される。従って、任意の1画素に注目すると、その画素が各フィールドでどれだけの期間点灯したかどれだけの表示期間を経由したかによって、その1画素の階調が制御される。以上のように、アクティブマトリクス型EL表示装置にデジタル駆動の時分割階調方式を用いる点が本発明の最大の特徴である。この時分割階調駆動を用いることでアナログ駆動の階調表示において問題であったTFT特性の影響を受けずに階調表示を行うことが可能となる。本発明を実施することで、TFTの特性バラツキに影響されない鮮明な多階調カラー表示が可能なアクティブマトリクス型EL表示装置を得ることができる。具体的には、アクティブマトリクス型EL表示装置において従来のアナログ階調表示からデジタル信号による時分割階調表示を行うことで、電流制御用TFTの特性バラツキによる階調不良をなくし、色再現性の良い高精細な画像を得ることができる。また、基板上に形成されるTFT自体も各回路又は素子が必要とする性能に併せて最適な構造のTFTを配置することで、信頼性の高いアクティブマトリクス型EL表示装置を実現している。そして、そのようなアクティブマトリクス型EL表示装置を表示ディスプレイとして具備することで、画像品質が良く、信頼性の高い高性能な電気器具を生産することが可能となる。図1は、本実施例のアクティブマトリクス型EL表示装置の概略ブロック図である。図1のアクティブマトリクス型EL表示装置は、基板上に形成されたTFTによって画素部101、画素部の周辺に配置されたソース駆動回路102、ゲート駆動回路103が形成される。また、113は時分割階調データ信号発生回路SPC;SerialtoParallelConversionCircuitである。ソース駆動回路102は、シフトレジスタ102a、ラッチ1102b、ラッチ2102cを有している。その他、バッファ図示せずを有している。なお、本実施例のアクティブマトリクス型EL表示装置においては、ソース駆動回路を1つだけ設けているが、画素部の上下を挟むように2つのソース駆動回路を設けても良い。また、103はゲート駆動回路であり、シフトレジスタ、バッファ等いずれも図示せずを有している。画素部101は、640×480横×縦の画素を有している。各画素にはスイッチング用TFTおよび電流制御用TFTが配置されている。スイッチング用TFT105はゲート線106及びソース線データ線107に接続されている。また、電流制御用TFT108のドレインはEL素子109に、ソースは電流供給線110に接続されている。ゲート線106が選択されるとスイッチング用TFT105のゲートが開き、ソース線107のデータ信号がコンデンサ112に蓄積され、電流制御用TFT108のゲートが開く。つまり、ソース線107から入力されるデータ信号により電流制御用TFT108に電流が流れ、EL素子が発光する。ここで、本実施例のアクティブマトリクス型EL表示装置の動作および信号の流れを説明する。まず、ソース駆動回路102の動作を説明する。ソース駆動回路102は、基本的にシフトレジスタ102a、ラッチ1102b、ラッチ2102cを含む。シフトレジスタ102aにクロック信号CKおよびスタートパルスSPが入力される。シフトレジスタ102aは、これらのクロック信号CKおよびスタートパルスSPに基づきタイミング信号を順に発生させ、バッファ図示せずを通して後段の回路へタイミング信号を順次供給する。シフトレジスタ102aからのタイミング信号は、バッファ等によって緩衝増幅される。タイミング信号が供給されるソース線には、多くの回路あるいは素子が接続されているために負荷容量寄生容量が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの鈍りを防ぐために、このバッファが設けられる。バッファによって緩衝増幅されたタイミング信号デジタルデータ信号DigitalDataSignalsは、ラッチ1102bに供給される。ラッチ1102bは、6ビットデジタル信号6bitdigitalsignalを処理するラッチを有する。ラッチ1102bは、前記タイミング信号が入力されると、時分割階調データ信号発生回路113から供給される6ビットデジタルデータ信号を順次取り込み、保持する。ラッチ1102bの全てのステージにデジタルデータ信号の書込が一通り終了するまでの時間を書込期間という。すなわち、ラッチ1102bの中で一番左側のステージのラッチにデジタルデータ信号が書き込まれる時点から、一番右側のステージのラッチにデジタルデータ信号の書込が終了する時点までが書込期間である。また、上記書込期間をライン期間と呼ぶこともある。書込期間終了後、シフトレジスタ102aの動作タイミングに合わせて、ラッチ2102cにラッチシグナルLatchSignalが供給される。この瞬間、ラッチ1102bに書き込まれ保持されているデジタルデータ信号は、ラッチ2102cに一斉に送出され、ラッチ2102cに保持される。デジタル信号をラッチ2102cに送出し終えたラッチ1102bには、シフトレジスタ102aからのタイミング信号に基づき、再び時分割階調データ信号発生回路113から供給されるデジタル信号の書込が順次行われる。また、ラッチ2102cにはラッチ信号LatchSignalsが入力される。ゲート駆動回路103においては、シフトレジスタ図示せずからのタイミング信号がバッファ図示せずに供給され、対応するゲート線走査線に供給される。113は時分割階調データ信号発生回路SPC;SerialtoParallelConversionCircuitである。時分割階調データ信号発生回路113は、外部から入力されるデジタル信号の周波数を1/mに落とすための回路である。外部から入力されるデジタル信号を分割することにより、駆動回路の動作に必要な信号の周波数も1/mに落とすことができる。本発明では画素部に入力されるデータ信号がデジタル信号であり、また液晶表示装置と異なり電圧階調表示ではないので、0または1の情報を有するデジタルデータ信号がそのまま画素部へと入力される。画素部101にはマトリクス状に複数の画素104が配列される。画素104の拡大図を図1Bに示す。図1Bにおいて、105はスイッチング用TFTであり、ゲート信号を入力するゲート線106とビデオ信号を入力するソース配線107に接続されている。また、108は電流制御用TFTであり、そのゲートはスイッチング用TFT105のドレインに接続される。そして、電流制御用TFT108のドレインはEL素子109に接続され、ソースは電流供給線110に接続される。EL素子109は電流制御用TFT108に接続された陽極画素電極と、EL層を挟んで陽極に対向して設けられた陰極対向電極とからなり、陰極は所定の電源111に接続されている。なお、スイッチング用TFT105は、nチャネル型TFTでもpチャネル型TFTでもよい。また、電流制御用TFT108においては、電流制御用TFT108が、nチャネル型TFTである場合には、電流制御用TFT108のドレイン部はEL素子109の陰極に接続され、電流制御用TFT108が、pチャネル型TFTである場合には、電流制御用TFT108のドレイン部はEL素子109の陽極に接続される構造をとる。また、スイッチング用TFT105が非選択状態オフ状態にある時、電流制御用TFT108のゲート電圧を保持するためにコンデンサ112が設けられる。このコンデンサ112はスイッチング用TFT105のドレインと電流供給線110とに接続されている。以上のような画素部に入力されるデジタルデータ信号は、時分割階調データ信号発生回路113にて形成される。この回路ではデジタル信号からなるビデオ信号画像情報を含む信号を、時分割階調を行うためのデジタルデータ信号に変換すると共に、時分割階調表示を行うために必要なタイミングパルス等を発生させる回路である。典型的には、時分割階調データ信号発生回路113には、1フレームをNビットNは2以上の整数の階調に対応した複数のフィールドに分割する手段と、それら複数のフィールドにおいて書込期間及び表示期間を選択する手段と、その表示期間をTs1:Ts2:Ts3:...:Ts:Ts=20:21:22:...:2:2となるように設定する手段とが含まれる。時分割階調データ信号発生回路113は、本発明のEL表示装置の外部に設けても良いし、一体形成しても良い。EL表示装置の外部に設けられる場合、そこで形成されたデジタルデータ信号が本発明のEL表示装置に入力される構成となる。次に、本発明のアクティブマトリクス型EL表示装置について、断面構造の概略を図2に示す。図2において、11は基板、12は下地となる絶縁膜以下、下地膜というである。基板11としては透光性基板、代表的にはガラス基板、石英基板、ガラスセラミックス基板、又は結晶化ガラス基板を用いることができる。但し、作製プロセス中の最高処理温度に耐えるものでなくてはならない。また、下地膜12は特に可動イオンを含む基板や導電性を有する基板を用いる場合に有効であるが、石英基板には設けなくても構わない。下地膜12としては、珪素シリコンを含む絶縁膜を用いれば良い。なお、本明細書において珪素を含む絶縁膜とは、具体的には酸化珪素膜、窒化珪素膜若しくは窒化酸化珪素膜SiOxNy:x、yは任意の整数、で示されるなど珪素に対して酸素若しくは窒素を所定の割合で含ませた絶縁膜を指す。201はスイッチング用TFTであり、nチャネル型TFTで形成されているが、スイッチング用TFTは、pチャネル型としてもよい。また、202は電流制御用TFTであり、図2は、電流制御用TFT202がpチャネル型TFTで形成された場合を示している。つまり、この場合は、電流制御用TFTのドレイン電極は、EL素子の陽極に接続される。しかし、電流制御用TFTがnチャネル型TFTで形成された場合には、電流制御用TFTはEL素子の陰極に接続される。nチャネル型TFTの電界効果移動度はpチャネル型TFTの電界効果移動度よりも大きいため、動作速度が早く大電流を流しやすい。また、同じ電流量を流すにもTFTサイズはnチャネル型TFTの方が小さくできる。ただし、本発明において、スイッチング用TFTと電流制御用TFTをnチャネル型TFTに限定する必要はなく、両方又はどちらか片方にpチャネル型TFTを用いることも可能である。スイッチング用TFT201は、ソース領域13、ドレイン領域14、LDD領域15a~15d、分離領域16及びチャネル形成領域17a、17bを含む活性層、ゲート絶縁膜18、ゲート電極19a、19b、第1層間絶縁膜20、ソース配線21並びにドレイン線22を有して形成される。なお、ゲート絶縁膜18又は第1層間絶縁膜20は基板上の全TFTに共通であっても良いし、回路又は素子に応じて異ならせても良い。また、図2に示すスイッチング用TFT201はゲート電極19a、19bが電気的に接続されており、いわゆるダブルゲート構造となっている。勿論、ダブルゲート構造だけでなく、トリプルゲート構造などいわゆるマルチゲート構造直列に接続された二つ以上のチャネル形成領域を有する活性層を含む構造であっても良い。マルチゲート構造はオフ電流を低減する上で極めて有効であり、スイッチング用TFTのオフ電流を十分に低くすれば、それだけ図1Bに示すコンデンサ112に必要な容量を小さくすることができる。即ち、コンデンサ112の専有面積を小さくすることができるので、マルチゲート構造とすることはEL素子109の有効発光面積を広げる上でも有効である。さらに、スイッチング用TFT201においては、LDD領域15a~15dは、ゲート絶縁膜18を介してゲート電極17a、17bと重ならないように設ける。このような構造はオフ電流を低減する上で非常に効果的である。また、LDD領域15a~15dの長さ幅は0.5~3.5μm、代表的には2.0~2.5μmとすれば良い。なお、チャネル形成領域とLDD領域との間にオフセット領域チャネル形成領域と同一組成の半導体層からなり、ゲート電圧が印加されない領域を設けることはオフ電流を下げる上でさらに好ましい。また、二つ以上のゲート電極を有するマルチゲート構造の場合、チャネル形成領域の間に設けられた分離領域16ソース領域又はドレイン領域と同一の濃度で同一の不純物元素が添加された領域がオフ電流の低減に効果的である。次に、電流制御用TFT202は、ソース領域26、ドレイン領域27、チャネル形成領域29、ゲート絶縁膜18、ゲート電極30、第1層間絶縁膜20、ソース配線31並びにドレイン線32を有して形成される。なお、ゲート電極30はシングルゲート構造となっているが、マルチゲート構造であっても良い。図1Bに示すように、スイッチング用TFTのドレインは電流制御用TFTのゲートに接続されている。具体的には電流制御用TFT202のゲート電極30はスイッチング用TFT201のドレイン領域14とドレイン配線接続配線とも言える22を介して電気的に接続されている。また、ソース配線31は図1Bの電流供給線110に接続される。また、流しうる電流量を多くするという観点から見れば、電流制御用TFT202の活性層特にチャネル形成領域の膜厚を厚くする好ましくは50~100nm、さらに好ましくは60~80nmことも有効である。逆に、スイッチング用TFT201の場合はオフ電流を小さくするという観点から見れば、活性層特にチャネル形成領域の膜厚を薄くする好ましくは20~50nm、さらに好ましくは25~40nmことも有効である。以上は画素内に設けられたTFTの構造について説明したが、このとき同時に駆動回路も形成される。図2には駆動回路を形成する基本単位となるCMOS回路が図示されている。図2においては極力動作速度を落とさないようにしつつホットキャリア注入を低減させる構造を有するTFTをCMOS回路のnチャネル型TFT204として用いる。なお、ここでいう駆動回路としては、図1に示したソース駆動回路102、ゲート信号駆動回路103を指す。勿論、他の論理回路レベルシフタ、A/Dコンバータ、信号分割回路等を形成することも可能である。nチャネル型204の活性層は、ソース領域35、ドレイン領域36、LDD領域37及びチャネル形成領域38を含み、LDD領域37はゲート絶縁膜18を介してゲート電極39と重なっている。本明細書中では、このLDD領域37をLov領域ともいう。ドレイン領域側のみにLDD領域を形成しているのは、動作速度を落とさないための配慮である。また、このnチャネル型TFT204はオフ電流値をあまり気にする必要はなく、それよりも動作速度を重視した方が良い。従って、LDD領域37は完全にゲート電極に重ねてしまい、極力抵抗成分を少なくすることが望ましい。即ち、いわゆるオフセットはなくした方がよい。また、CMOS回路のpチャネル型TFT205は、ホットキャリア注入による劣化が殆ど気にならないので、特にLDD領域を設けなくても良い。従って活性層はソース領域40、ドレイン領域41及びチャネル形成領域42を含み、その上にはゲート絶縁膜18とゲート電極43が設けられる。勿論、nチャネル型TFT204と同様にLDD領域を設け、ホットキャリア対策を講じることも可能である。また、nチャネル型TFT204及びpチャネル型TFT205はそれぞれ第1層間絶縁膜20に覆われ、ソース配線44、45が形成される。また、ドレイン配線46によって両者は電気的に接続される。次に、47は第1パッシベーション膜であり、膜厚は10nm~1μm好ましくは200~500nmとすれば良い。材料としては、珪素を含む絶縁膜特に窒化酸化珪素膜又は窒化珪素膜が好ましいを用いることができる。このパッシベーション膜47は形成されたTFTをアルカリ金属や水分から保護する役割をもつ。最終的にTFTの上方に設けられるEL層にはナトリウム等のアルカリ金属が含まれている。即ち、第1パッシベーション膜47はこれらのアルカリ金属可動イオンをTFT側に侵入させない保護層としても働く。しかし、このパッシベーション膜は必ずしも設けなければならないものではなく、必要に応じて設けるようにすればよい。また、48は第2層間絶縁膜であり、TFTによってできる段差の平坦化を行う平坦化膜としての機能を有する。第2層間絶縁膜48としては、有機樹脂膜が好ましく、ポリイミド、ポリアミド、アクリル、BCBベンゾシクロブテン等を用いると良い。これらの有機樹脂膜は良好な平坦面を形成しやすく、比誘電率が低いという利点を有する。EL層は凹凸に非常に敏感であるため、TFTによる段差は第2層間絶縁膜で殆ど吸収してしまうことが望ましい。また、ゲート配線やデータ配線とEL素子の陰極との間に形成される寄生容量を低減する上で、比誘電率の低い材料を厚く設けておくことが望ましい。従って、膜厚は0.5~5μm好ましくは1.5~2.5μmが好ましい。また、49は透明導電膜からなる画素電極EL素子の陽極であり、第2層間絶縁膜48及び第1パッシベーション膜47にコンタクトホール開孔を開けた後、形成された開孔部において電流制御用TFT202のドレイン配線32に接続されるように形成される。なお、図2のように画素電極49とドレイン領域27とが直接接続されないようにしておくと、EL層のアルカリ金属が画素電極を経由して活性層へ侵入することを防ぐことができる。画素電極49の上には酸化珪素膜、窒化酸化珪素膜または有機樹脂膜からなる第3層間絶縁膜50が0.3~1μmの厚さに設けられる。この第3層間絶縁膜50は画素電極49の上にエッチングにより開口部が設けられ、その開口部の縁はテーパー形状となるようにエッチングする。テーパーの角度は10~60°好ましくは30~50°とすると良い。第3層間絶縁膜50の上にはEL層51が設けられる。EL層51は単層又は積層構造で用いられるが、積層構造で用いた方が発光効率は良い。一般的には画素電極上に正孔注入層/正孔輸送層/発光層/電子輸送層の順に形成されるが、正孔輸送層/発光層/電子輸送層、または正孔注入層/正孔輸送層/発光層/電子輸送層/電子注入層のような構造でも良い。本発明では公知のいずれの構造を用いても良いし、EL層に対して蛍光性色素等をドーピングしても良い。有機EL材料としては、公知の材料を用いることができるが、例えば、以下の米国特許又は公開公報に開示された材料を用いることができる。米国特許第4,356,429号、米国特許第4,539,507号、米国特許第4,720,432号、米国特許第4,769,292号、米国特許第4,885,211号、米国特許第4,950,950号、米国特許第5,059,861号、米国特許第5,047,687号、米国特許第5,073,446号、米国特許第5,059,862号、米国特許第5,061,617号、米国特許第5,151,629号、米国特許第5,294,869号、米国特許第5,294,870号、特開平10-189525号公報、特開平8-241048号公報、特開平8-78159号公報。なお、EL表示装置には大きく分けて四つのカラー化表示方式があり、R赤G緑B青に対応した三種類のEL素子を形成する方式、白色発光のEL素子とカラーフィルターを組み合わせた方式、青色又は青緑発光のEL素子と蛍光体蛍光性の色変換層:CCMとを組み合わせた方式、陰極対向電極に透明電極を使用してRGBに対応したEL素子を重ねる方式、がある。図2の構造はRGBに対応した三種類のEL素子を形成する方式を用いた場合の例である。なお、図2には一つの画素しか図示していないが、同一構造の画素が赤、緑又は青のそれぞれの色に対応して形成され、これによりカラー表示を行うことができる。本発明は発光方式に関わらず実施することが可能であり、上記四つの全ての方式を本発明に用いることができる。しかし、蛍光体はELに比べて応答速度が遅く残光が問題となりうるので、蛍光体を用いない方式が望ましい。また、発光輝度を落とす要因となるカラーフィルターもなるべく使わない方が望ましいと言える。EL層51の上にはEL素子の陰極52が設けられる。陰極52としては、仕事関数の小さいマグネシウムMg、リチウムLi若しくはカルシウムCaを含む材料を用いる。好ましくはMgAgMgとAgをMg:Ag=10:1で混合した材料からなる電極を用いれば良い。他にもMgAgAl電極、LiAl電極、また、LiFAl電極が挙げられる。陰極52はEL層51を形成した後、大気解放しないで連続的に形成することが望ましい。陰極52とEL層51との界面状態はEL素子の発光効率に大きく影響するからである。なお、本明細書中では、画素電極陽極、EL層及び陰極で形成される発光素子をEL素子と呼ぶ。EL層51と陰極52からなる積層体は、各画素で個別に形成する必要があるが、EL層51は水分に極めて弱いため、通常のフォトリソグラフィ技術を用いることができない。従って、メタルマスク等の物理的なマスク材を用い、真空蒸着法、スパッタ法、プラズマCVD法等の気相法で選択的に形成することが好ましい。なお、EL層を選択的に形成する方法として、インクジェット法やスクリーン印刷法等を用いることも可能であるが、これらは現状では陰極の連続形成ができないので、上述の方法の方が好ましいと言える。また、53は保護電極であり、陰極52を外部の水分等から保護すると同時に、各画素の陰極52を接続するための電極である。保護電極53としては、アルミニウムAl、銅Cu若しくは銀Agを含む低抵抗な材料を用いることが好ましい。この保護電極53にはEL層の発熱を緩和する放熱効果も期待できる。また、上記EL層51、陰極52を形成した後、大気解放しないで連続的に保護電極53まで形成することも有効である。また、54は第2パッシベーション膜であり、膜厚は10nm~1μm好ましくは200~500nmとすれば良い。第2パッシベーション膜54を設ける目的は、EL層51を水分から保護する目的が主であるが、放熱効果をもたせることも有効である。但し、上述のようにEL層は熱に弱いのからなるべく低温好ましくは室温から120°Cまでの温度範囲で成膜するのが望ましい。従って、プラズマCVD法、スパッタ法、真空蒸着法、イオンプレーティング法又は溶液塗布法スピンコーティング法が望ましい成膜方法と言える。しかし、この第2パッシベーション膜54は、必ずしも設けなければならないものではなく、必要に応じて設けるようにすればよい。本発明の主旨は、アクティブマトリクス型EL表示装置において、アナログ駆動の階調表示をデジタル駆動の時分割階調表示にすることで、これまでアナログ駆動の階調において問題となっていたTFTのバラつきの問題を改善したというものである。従って、図2のEL表示装置の構造に限定されるものではなく、図2の構造は本発明を実施する上での好ましい形態の一つに過ぎない。上記ポリシリコン膜を用いたTFTは、高い動作速度を示すが故にホットキャリア注入などの劣化も起こりやすい。そのため、図2のように、画素内において機能に応じて構造の異なるTFTオフ電流の十分に低いスイッチング用TFTと、ホットキャリア注入に強い電流制御用TFTを形成することは、高い信頼性を有し、且つ、良好な画像表示が可能な動作性能の高いEL表示装置を作製する上で非常に有効である。本発明の実施例について図9~図16および表1~4を用いて説明する。ここでは、本発明を実施する上で用いる画素部とその周辺に設けられる駆動回路構成およびその仕様サイズおよび電圧値等、さらに入力される信号について説明する。図9は、上面陰極成膜側からみたパネル全体の平面図である。ここで、表示は下面に向かってなされる。図9において901は画素部であり、902はソース駆動回路、903はゲート駆動回路、904はフレキシブルプリントサーキット以下FPC入力部である。なお、本実施例において用いたFPC入力部904は、300μmピッチで50本の端子を有する。本実施例において図9のFPC入力部904は、図10に示すFPC入力部の保護回路を有する。ただし、ビデオ信号入力端子図9中のFPC入力部904の上部に付けられている番号1~50のうちの5~20、27~42には、抵抗R1はない。なお、FPC入力端子部の保護回路を有するのは、図9中のFPC入力部904の上部に付けられている番号1~50のうちの1、2、21、22、43、44、49、50を除く部分である。さらに、本実施例において用いたFPC入力端子の仕様を表1に示す。なお、表1に示されている端子No.は、図9中のFPC入力部904の上部に付けられている番号1~50と対応している。次に、図9のゲート駆動回路903の詳細な回路図を図11に示す。ゲート駆動回路における正電源電圧は10Vであり、負電源電圧は0V、ゲート駆動回路に入力される動作クロックの周波数は、232kHzである。また、このゲート駆動回路は、走査方向の切り替え機能を有する。図11における記号g_chsw_aは、走査方向切り替えスイッチ、g_sftr_b、g_sftr_c、g_sftr_dは、シフトレジスタの一部であり、g_nand_eは、NAND回路、g_buff_fは、バッファを示す。本実施例では、図11中の破線で囲まれている部分、つまりg_chsw_a、g_sftr_b、g_sftr_c、g_sftr_dから構成される部分をシフトレジスタ11001という。本実施例のゲート駆動回路を構成するシフトレジスタ、NAND回路、バッファに含まれるTFTのサイズを表2に示す。シフトレジスタ、NAND回路、バッファには、p型のTFTおよびn型のTFTが用いられているので、それぞれについて示した。表2中のサイズは、図10に示されている記号にそれぞれ対応している。また、表中においてL[μm]は、TFTのチャネル長を示し、W[μm]は、TFTのチャネル幅を示す。なお、n型TFTのチャネル長には、Lov領域が含まれている。次に、図9のソース駆動回路902の詳細な回路図を図12に示す。ソース駆動回路における正電源電圧は9Vであり、負電源電圧は0Vで、ソース駆動回路に入力される動作クロックの周波数は、12.5MHzであり、走査方向の切り替え機能を有する。図12におけるs_chsw_aは、走査方向切り替えスイッチ、g_sftr_b、g_sftr_c、g_sftr_dは、シフトレジスタの一部、s_nand_eは、NAND回路、s_buf_f、s_buf_g、s_buf_h、s_buf_iは、いずれもバッファである。また、s_lat1_j、s_lat1_k、s_lat1_m、s_lat1_nは、いずれも1段目のラッチ以下ラッチ1というを示し、s_lat2_p、s_lat2_r、s_lat2_sは、いずれも2段目のラッチ以下ラッチ2というを示す。本実施例では、図12中の破線で囲まれている部分、つまりs_chsw_a、s_sftr_b、s_sftr_c、s_sftr_dから構成される部分をシフトレジスタ12001という。次に本実施例のソース駆動回路を構成するシフトレジスタ、NAND回路、バッファに含まれるTFTのサイズを表3に示す。シフトレジスタ、NAND回路、バッファには、p型のTFTおよびn型のTFTが用いられているので、それぞれについて示した。表3中のサイズは、図12に示されている記号にそれぞれ対応している。また、表中においてL[μm]は、TFTのチャネル長を示し、W[μm]は、TFTのチャネル幅を示す。なお、n型TFTのチャネル長には、Lov領域が含まれている。ここで、ゲート駆動回路から入力された信号のタイミングチャートを図13、図14に示す。図13はゲート線の選択が下方向走査の場合であり、図14は、上方向走査の場合である。なお、これは、1フィールドを単位として示している。図13、図14には、FPCから入力される信号とゲート駆動回路から入力される信号を示す。FPC入力信号において、EL_CATHは、ELを駆動させる直流電源、G_UPは、ゲート駆動回路の走査方向を切り替える信号、G_CKは、ゲート駆動回路に入力されるクロック信号、G_CKbはゲート駆動回路に入力されるクロック反転信号、G_SPは、ゲート駆動回路に入力されるスタートパルス信号をそれぞれ示している。また、ゲート駆動回路から入力される信号においては、G_OSR_001等は、シフトレジスタから出力される信号であり、G_LINE_001等は、ゲート線に入力される信号を示す。図13、図14中で示されている記号は、図11で示されている記号に対応している。つぎに、ソース駆動回路から書き込まれた信号のタイミングチャートを図15、図16に示す。これらは、いずれも水平方向走査であり、図15は右方向走査によりm行の画素に書込をする場合であり、図16は、左方向走査によりm行の画素に書込をする場合である。図15、図16には、FPCからの入力信号とゲート駆動回路およびソース駆動回路から入力される信号を示している。FPC入力信号において、S_LATは、ソース駆動回路に入力されるラッチ信号、S_LATbは、ソース駆動回路に入力されるラッチ反転信号、S_LEFTは、ソース駆動回路の走査方向を切り替える信号、S_CKは、ソース駆動回路に入力されるクロック信号、S_CKbは、ソース駆動回路に入力されるクロック反転信号、S_SPは、ソース駆動回路に入力されるスタートパルス信号、VD_01等は、16本のビデオ線の01番目からソース駆動回路に入力されるビデオ信号をそれぞれ示している。また、ソース駆動回路から入力される信号において、S_OSR_01等は、シフトレジスタからソース線に出力された信号であり、S_OL1_001等は、001番目のソース線につながるラッチ1の出力信号を示す。S_SMP_01等は、01番目のソース線につながるサンプリング回路の出力信号を示す。G_LINE_mは、m番目のゲート線に入力される信号を示す。図15、図16中で示されている記号は、図12で示されている記号に対応している。本実施例におけるパネル内の各画素は、図771のような構造をとる。ここで、EL駆動TFT702はp型L=5μm,W=2μmであり、画素スイッチTFT601は、N型L=2.5TLoff=0.5×2×3を除く,W=1μmである。また、補助容量704の面積は、S~0.05×0.11mm2である。本実施例における表示パネルの仕様を表4に示す。本実施例におけるパネルサイズは、50mm×50mmであり、画面サイズは、14.4mm×10.8mm対角0.7インチである。画素サイズは、12.5μm×12.5μm、画素配列は、ストライプ状になっており、開口率は、約38である。また、1画面あたりの画素数は、d2640d2×d2480d2で計算され、307200d4496画素である。ただし、dは、ダミーを意味する。本実施例におけるパネル仕様は、640×480のVGAであり、単色表示である。また、64階調6ビットで、デューティー比は、62.5である。本実施例におけるソース駆動回路の一部を図26に示す。図中の2601は、シフトレジスタ、2602は、ラッチ1である。さらに、本発明を実施することにより得られたEL表示装置の静止画表示の写真図を図27に示す。実施例1では、表示期間にパネル外に設けられたEL素子に電圧を加えるための電源図7の709のスイッチを切り、書込期間に電源のスイッチを入れるとしているが、この方法を用いると書込期間終了後、表示期間に入ると同時に電源のスイッチが入るというシステムになる。その場合、表示期間に入ると同時に急激な電流の増加が生じるため、パネル全体の負荷に対して電荷を充電する可変電圧源の能力を超えてしまうことがある。これによりパネル全体に必要な電圧を加えることができなくなり、十分なパネル表示ができなくなる。本実施例は、電源図7の709のスイッチを常に入れておくことで書込期間と表示期間の急激な電流の増加を防ぐことができる。しかし、この方法を用いると書込期間中も表示がなされることになり、図4cにおける書込4、書込5、書込6などの書込期間よりも表示期間が短い場合には、実質的に表示4、表示5、表示6を実施することは不可能になる。つまり、本実施例を実施する場合には1画素数を少なくして書込期間を短くする、2駆動回路に含まれるTFTの能力を上げて動作速度を上げる、3駆動回路をパネル外に付ける構造にして動作速度を上げるといった点を考慮する必要がある。本発明の実施例について図17~図20を用いて説明する。ここでは、画素部とその周辺に設けられる駆動回路部のTFTを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路に関しては基本単位であるCMOS回路を図示することとする。まず、図17Aに示すように、下地膜図示せずを表面に設けた基板501を用意する。本実施例では結晶化ガラス上に下地膜として100nm厚の窒化酸化珪素膜を200nm厚の窒化酸化珪素膜とを積層して用いる。この時、結晶化ガラス基板に接する方の窒素濃度を10~25wtとしておくと良い。勿論、下地膜を設けずに石英基板上に直接素子を形成しても良い。次に基板501の上に45nmの厚さのアモルファスシリコン膜502を公知の成膜法で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む半導体膜微結晶半導体膜を含むであれば良い。さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜でも良い。ここから図17Cまでの工程は本出願人による特開平10-247735号公報を完全に引用することができる。同公報ではNi等の元素を触媒として用いた半導体膜の結晶化方法に関する技術を開示している。まず、開口部503a、503bを有する保護膜504を形成する。本実施例では150nm厚の酸化珪素膜を用いる。そして、保護膜504の上にスピンコート法によりニッケルNiを含有する層Ni含有層505を形成する。このNi含有層の形成に関しては、前記公報を参考にすれば良い。次に、図17Bに示すように、不活性雰囲気中で570°C14時間の加熱処理を加え、アモルファスシリコン膜502を結晶化する。この際、Niが接した領域以下、Ni添加領域という506a、506bを起点として、基板と概略平行に結晶化が進行し、棒状結晶が集まって並んだ結晶構造からなるポリシリコン膜507が形成される。この時点において、電子線回折写真には図12Aに示したような{110}配向に対応する回折斑点が観測されることが判っている。次に、図17Cに示すように、保護膜505をそのままマスクとして15族に属する元素好ましくはリンをNi添加領域506a、506bに添加する。こうして高濃度にリンが添加された領域以下、リン添加領域という508a、508bが形成される。次に、図17Cに示すように、不活性雰囲気中で600°C12時間の加熱処理を加える。この熱処理によりポリシリコン膜507中に存在するNiは移動し、最終的には殆ど全て矢印が示すようにリン添加領域508a、508bに捕獲されてしまう。これはリンによる金属元素本実施例ではNiのゲッタリング効果による現象であると考えられる。この工程によりポリシリコン膜509中に残るNiの濃度はSIMS質量二次イオン分析による測定値で少なくとも2×1017atomscm3にまで低減される。Niは半導体にとってライフタイムキラーであるが、この程度まで低減されるとTFT特性には何ら悪影響を与えることはない。また、この濃度は殆ど現状のSIMS分析の測定限界であるので、実際にはさらに低い濃度2×1017atomscm3以下であると考えられる。こうして触媒を用いた結晶化され、且つ、その触媒がTFTの動作に支障を与えないレベルにまで低減されたポリシリコン膜509が得られる。その後、このポリシリコン膜509のみを用いた活性層510~513をパターニング工程により形成する。なお、この時、後のパターニングにおいてマスク合わせを行うためのマーカーを、上記ポリシリコン膜を用いて形成すると良い。図17D次に、図17Eに示すように、50nm厚の窒化酸化シリコン膜をプラズマCVD法により形成し、その上で酸化雰囲気中で950°C1時間の加熱処理を加え、熱酸化工程を行う。なお、酸化雰囲気は酸素雰囲気でも良いし、ハロゲン元素を添加した酸素雰囲気でも良い。この熱酸化工程では活性層と上記窒化酸化シリコン膜との界面で酸化が進行し、約15nm厚のポリシリコン膜が酸化されて約30nm厚の酸化シリコン膜が形成される。即ち、30nm厚の酸化シリコン膜と50nm厚の窒化酸化シリコン膜が積層されてなる80nm厚のゲート絶縁膜514が形成される。また、活性層510~513の膜厚はこの熱酸化工程によって30nmとなる。次に、図18Aに示すように、レジストマスク515a、515bを形成し、ゲート絶縁膜514を介してp型を付与する不純物元素以下、p型不純物元素というを添加する。p型不純物元素としては、代表的には13族に属する元素、典型的にはボロンまたはガリウムを用いることができる。この工程チャネルドープ工程というはTFTのしきい値電圧を制御するための工程である。なお、本実施例ではジボランB2H6を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。この工程により1×1015~1×1018atomscm3代表的には5×1016~5×1017atomscm3の濃度でボロンを含む不純物領域516~518が形成される。次に、図18Bに示すように、レジストマスク519a、519bを形成し、ゲート絶縁膜514を介してn型を付与する不純物元素以下、n型不純物元素というを添加する。なお、n型不純物元素としては、代表的には15族に属する元素、典型的にはリン又は砒素を用いることができる。なお、本実施例ではホスフィンPH3を質量分離しないでプラズマ励起したプラズマドーピング法を用い、リンを1×1018atomscm3の濃度で添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。この工程により形成されるn型不純物領域520には、n型不純物元素が2×1016~5×1019atomscm3代表的には5×1017~5×1018atomscm3の濃度で含まれるようにドーズ量を調節する。次に、図18Cに示すように、添加されたn型不純物元素及びp型不純物元素の活性化工程を行う。活性化手段を限定する必要はないが、ゲート絶縁膜514が設けられているので電熱炉を用いたファーネスアニール処理が好ましい。また、図18Aの工程でチャネル形成領域となる部分の活性層/ゲート絶縁膜界面にダメージを与えてしまっている可能性があるため、なるべく高い温度で加熱処理を行うことが望ましい。本実施例の場合には耐熱性の高い結晶化ガラスを用いているので、活性化工程を800°C1時間のファーネスアニール処理により行う。なお、処理雰囲気を酸化性雰囲気にして熱酸化を行っても良いし、不活性雰囲気で加熱処理を行っても良い。この工程によりn型不純物領域520の端部、即ち、n型不純物領域520の周囲に存在するn型不純物元素を添加していない領域図18Aの工程で形成されたp型不純物領域との境界部接合部が明確になる。このことは、後にTFTが完成した時点において、LDD領域とチャネル形成領域とが非常に良好な接合部を形成しうることを意味する。次に、200~400nm厚の導電膜を形成し、パターニングしてゲート電極521~524を形成する。なお、ゲート電極は単層の導電膜で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。ゲート電極の材料としては公知の導電膜を用いることができる。具体的には、タンタルTa、チタンTi、モリブデンMo、タングステンW、クロムCr、アルミニウムAl、銅Cu、銀Agまたは、導電性を有するシリコンSiから選ばれた元素からなる膜、または前記元素の窒化物からなる膜代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜、または前記元素を組み合わせた合金膜代表的にはMo-W合金、Mo-Ta合金、または前記元素のシリサイド膜代表的にはタングステンシリサイド膜、チタンシリサイド膜を用いることができる。勿論、単層で用いても積層して用いても良い。本実施例では、50nm厚の窒化タングステンWN膜と、350nm厚のタングステンW膜とからなる積層膜を用いる。これはスパッタ法で形成すれば良い。また、スパッタガスとしてXe、Ne等の不活性ガスを添加すると応力による膜はがれを防止することができる。またこの時、ゲート電極522はn型不純物領域520の一部とゲート絶縁膜514を介して重なるように形成する。この重なった部分が後にゲート電極と重なったLDD領域となる。なお、ゲート電極523a、523bは断面では二つに見えるが、実際は電気的に接続されている。次に、図19Aに示すように、ゲート電極521~524をマスクとして自己整合的にn型不純物元素本実施例ではリンを添加する。こうして形成される不純物領域525~532にはn型不純物領域520の濃度でリンが添加されるように調節する。具体的には、1×1016~5×1018atomscm3典型的には3×1017~3×1018atomscm3の濃度が好ましい。次に、図19Bに示すように、ゲート電極等を覆う形でレジストマスク533a~533dを形成し、n型不純物元素本実施例ではリンを添加して高濃度にリンを含む不純物領域534~538を形成する。ここでもホスフィンPH3を用いたイオンドープ法で行い、この領域のリンの濃度は1×1020~1×1021atomscm3代表的には2×1020~5×1021atomscm3となるように調節する。この工程によってnチャネル型TFTのソース領域若しくはドレイン領域が形成されるが、スイッチング用TFTは、図19Aの工程で形成したn型不純物領域528~530の一部を残す。この残された領域が、図2におけるスイッチング用TFTのLDD領域15a~15dに対応する。次に、図19Cに示すように、レジストマスク533a~533dを除去し、新たにレジストマスク539を形成する。そして、p型不純物元素本実施例ではボロンを添加し、高濃度にボロンを含む不純物領域540~543を形成する。ここではジボランB2H6を用いたイオンドープ法により3×1020~3×1021atomscm3代表的には5×1020~1×1021atomscm3ノ濃度となるようにボロンを添加する。なお、不純物領域540~543には既に1×1020~1×1021atomscm3の濃度でリンが添加されているが、ここで添加されるボロンはその少なくとも3倍以上の濃度で添加される。そのため、予め形成されていたn型の不純物領域は完全にp型に反転し、p型の不純物領域として機能する。次に、図19Dに示すように、レジストマスク539を除去した後、第1層間絶縁膜544を形成する。第1層間絶縁膜544としては、珪素を含む絶縁膜を単層で用いるか、その中で組み合わせた積層膜を用いれば良い。また、膜厚は400nm~1.5μmとすれば良い。本実施例では、200nm厚の窒化酸化珪素膜の上に800nm厚の酸化珪素膜を積層した構造とする。その後、それぞれの濃度で添加されたn型またはp型不純物元素を活性化する。活性化手段としては、ファーネスアニール法が好ましい。本実施例では電熱炉において窒素雰囲気中、550°C、4時間の熱処理を行う。さらに、3~100の水素を含む雰囲気中で、300~450°Cで1~12時間の熱処理を行い水素化処理を行う。この工程は熱的に励起された水素により半導体膜の不対結合手を水素終端する工程である。水素化の他の手段として、プラズマ水素化プラズマにより励起された水素を用いるを行っても良い。なお、水素化処理は第1層間絶縁膜544を形成する間に入れても良い。即ち、200nm厚の窒化酸化珪素膜を形成した後で上記のように水素化処理を行い、その後で残り800nm厚の酸化珪素膜を形成しても構わない。次に、図20Aに示すように、第1層間絶縁膜544及びゲートに対してコンタクトホールを形成し、ソース配線545~548と、ドレイン配線549~551を形成する。なお、本実施例ではこの電極を、Ti膜を100nm、Tiを含むアルミニウム膜を300nm、Ti膜150nmをスパッタ法で連続形成した3層構造の積層膜とする。勿論、他の導電膜でも良い。次に、50~500nm代表的には200~300nmの厚さで第1パッシベーション膜552を形成する。本実施例では第1パッシベーション膜552として300nm厚の窒化酸化シリコン膜を用いる。これは窒化シリコン膜で代用しても良い。この時、窒化酸化シリコン膜の形成に先立ってH2、NH3等水素を含むガスを用いてプラズマ処理を行うことは有効である。この前処理により励起された水素が第1層間絶縁膜544に供給され、熱処理を行うことで、第1パッシベーション膜552の膜質が改善される。それと同時に、第1層間絶縁膜544に添加された水素が下層側に拡散するため、効果的に活性層を水素化することができる。次に、図20Bに示すように、有機樹脂からなる第2層間絶縁膜553を形成する。有機樹脂としてはポリイミド、アクリル、BCBベンゾシクロブテン等を使用することができる。特に、第2層間絶縁膜553はTFTが形成する段差を平坦化する必要があるので、平坦性に優れたアクリル膜が好ましい。本実施例では2.5μmの厚さでアクリル膜を形成する。次に、第2層間絶縁膜553、第1パッシベーション膜552にドレイン配線551に達するコンタクトホールを形成し、画素電極陽極554を形成する。本実施例では酸化インジウムスズITO膜を110nmの厚さに形成し、パターニングを行って画素電極とする。また、酸化インジウムに2~20の酸化亜鉛ZnOを混合した透明導電膜を用いても良い。この画素電極がEL素子の陽極となる。次に、珪素を含む絶縁膜本実施例では酸化珪素膜を500nmの厚さに形成し、画素電極554に対応する位置に開口部を形成して第3層間絶縁膜555を形成する。開口部を形成する際、ウェットエッチング法を用いることで容易にテーパー形状の側壁とすることができる。開口部の側壁が十分になだらかでないと段差に起因するEL層の劣化が顕著な問題となってしまう。次に、EL層556及び陰極MgAg電極557を、真空蒸着法を用いて大気解放しないで連続形成する。なお、EL層556の膜厚は800~200nm典型的には100~120nm、陰極557の厚さは180~300nm典型的には200~250nmとすれば良い。この工程では、赤色に対応する画素、緑色に対応する画素及び青色に対応する画素に対して順次EL層及び陰極を形成する。但し、EL層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にEL層及び陰極を形成するのが好ましい。即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のEL層及び陰極を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のEL層及び陰極を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のEL層及び陰極を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。また、全画素にEL層及び陰極を形成するまで真空を破らずに処理することが好ましい。なお、EL層556としては公知の材料を用いることができる。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層及び電子注入層からなる4層構造をEL層とすれば良い。また、本実施例ではEL素子の陰極としてMgAg電極を用いた例を示すが、Ybといった公知の他の材料を用いても良い。また、保護電極558としてはアルミニウムを主成分とする導電膜を用いれば良い。保護電極558はEL層及び陰極を形成した時とは異なるマスクを用いて真空蒸着法で形成すれば良い。また、EL層及び陰極を形成した後で大気解放しないで連続的に形成することが好ましい。最後に、窒化珪素膜からなる第2パッシベーション膜559を300nmの厚さに形成する。実際には保護電極558がEL層を水分等から保護する役割を果たすが、さらに第2パッシベーション膜559を形成しておくことで、EL素子の信頼性をさらに高めることができる。こうして図20Cに示すような構造のアクティブマトリクス型EL表示装置が完成する。なお、実際には、図20Cまで完成したら、さらに外気に曝されないように気密性の高い保護フィルムラミネートフィルム、紫外線硬化樹脂フィルム等やセラミックス製シーリングカンなどのハウジング材でパッケージング封入することが好ましい。その際、ハウジング材の内部を不活性雰囲気にしたり、内部に吸湿性材料例えば酸化バリウムを配置することでEL層の信頼性寿命が向上する。また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクターフレキシブルプリントサーキット:FPCを取り付けて製品として完成する。このような出荷できる状態にまでしたEL表示装置を本明細書中ではELモジュールという。ここで本実施例のアクティブマトリクス型EL表示装置の構成を図21の斜視図を用いて説明する。本実施例のアクティブマトリクス型EL表示装置は、ガラス基板601上に形成された、画素部602と、ゲート側駆動回路603と、ソース側駆動回路604で構成される。画素部のスイッチング用TFT605はnチャネル型TFTであり、ゲート側駆動回路603に接続されたゲート配線606、ソース側駆動回路604に接続されたソース配線607の交点に配置されている。また、スイッチング用TFT605のドレインは電流制御用TFT608のゲートに接続されている。さらに、電流制御用TFT608のソース側は電流供給線609に接続される。本実施例のような構造では、電流供給線609には接地電位アース電位が与えられている。また、電流制御用TFT608のドレインにはEL素子610が接続されている。また、このEL素子610の陰極には所定の電圧本実施例では10~12Vが加えられる。そして、外部入出力端子となるFPC611には駆動回路まで信号を伝達するための入出力配線接続配線612、613、及び電流供給線609に接続された入出力配線614が設けられている。さらに、ハウジング材をも含めた本実施例のELモジュールについて図22A、Bを用いて説明する。なお、必要に応じて図21で用いた符号を引用することにする。基板1200上には画素部1201、ソース駆動回路1202、ゲート駆動回路1203が形成されている。それぞれの駆動回路からの各種配線は、入出力配線612~614を経てFPC611に至り外部機器へと接続される。このとき少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてハウジング材1204を設ける。なお、ハウジング材1204はEL素子の外寸よりも内寸が大きい凹部を有する形状又はシート形状であり、接着剤1205によって、基板1200と共同して密閉空間を形成するようにして基板1200に固着される。このとき、EL素子は完全に前記密閉空間に封入された状態となり、外気から完全に遮断される。なお、ハウジング材1204は複数設けても構わない。また、ハウジング材1204の材質はガラス、ポリマー等の絶縁性物質が好ましい。例えば、非晶質ガラス硼硅酸塩ガラス、石英等、結晶化ガラス、セラミックスガラス、有機系樹脂アクリル系樹脂、スチレン系樹脂、ポリカーボネート系樹脂、エポキシ系樹脂等、シリコーン系樹脂が挙げられる。また、セラミックスを用いても良い。また、接着剤1205が絶縁性物質であるならステンレス合金等の金属材料を用いることも可能である。また、接着剤1205の材質は、エポキシ系樹脂、アクリレート系樹脂等の接着剤を用いることが可能である。さらに、熱硬化性樹脂や光硬化性樹脂を接着剤として用いることもできる。但し、可能な限り酸素、水分を透過しない材質であることが必要である。さらに、ハウジング材と基板1200との間の空隙1206は不活性ガスアルゴン、ヘリウム、窒素等を充填しておくことが望ましい。また、ガスに限らず不活性液体パーフルオロアルカンに代表されるの液状フッ素化炭素等を用いることも可能である。不活性液体に関しては特開平8-78519号で用いられているような材料で良い。また、空隙1206に乾燥剤を設けておくことも有効である。乾燥剤としては特開平9-148066号公報に記載されているような材料を用いることができる。典型的には酸化バリウムを用いれば良い。また、図22Bに示すように、画素部には個々に孤立したEL素子を有する複数の画素が設けられ、それらは全て保護電極1207を共通電極として有している。本実施例では、EL層、陰極MgAg電極及び保護電極を大気解放しないで連続形成することが好ましいとしたが、EL層と陰極とを同じマスク材を用いて形成し、保護電極だけ別のマスク材で形成すれば図22Bの構造を実現することができる。このとき、EL層と陰極は画素部のみ設ければよく、駆動回路の上に設ける必要はない。勿論、駆動回路上に設けられていても問題とはならないが、EL層にアルカリ金属が含まれていることを考慮すると設けない方が好ましい。なお、保護電極1207は1208で示される領域において、画素電極と同一材料からなる接続配線1209を介して入出力配線1210に接続される。入出力配線1210は保護電極1207に所定の電圧本実施例では接地電位、具体的には0Vを与えるための電流供給線であり、導電性ペースト材料1211を介してFPC611に接続される。ここで領域1208におけるコンタクト構造を実現するための作製工程について図23を用いて説明する。まず、本実施例の工程に従って図20Aの状態を得る。このとき、基板端部図22Bにおいて1208で示される領域において第1層間絶縁膜544及びゲート絶縁膜514を除去し、その上に入出力配線1210を形成する。勿論、図20Aのソース配線及びドレイン配線と同時に形成される。図23A次に、図20Bにおいて第2層間絶縁膜553及び第1パッシベーション膜552をエッチングする際に、1301で示される領域を除去し、且つ開孔部1302を形成する。そして、開孔部1302を覆うようにして接続配線1209を形成する。勿論、この接続配線1209は図20Bにおいて画素電極554と同時に形成される。図23Bこの状態で画素部ではEL素子の形成工程第3層間絶縁膜、EL層及び陰極の形成工程が行われる。この際、図13に示される領域ではマスク等を用いて第3層間絶縁膜やEL素子が形成されないようにする。そして、陰極557を形成した後、別のマスクを用いて保護電極558を形成する。これにより保護電極558と入出力配線1210とが接続配線1209を介して電気的に接続される。さらに、第2パッシベーション膜559を設けて図23Cの状態を得る。以上の工程により図22Bの1208で示される領域のコンタクト構造が実現される。そして、入出力配線1210はハウジング材1204と基板1200との間を隙間但し接着剤1205で充填されている。即ち、接着剤1205は入出力配線の段差を十分に平坦化しうる厚さが必要である。を通ってFPC611に接続される。なお、ここでは入出力配線1210について説明したが、他の出力配線612~614も同様にしてハウジング材1204の下を通ってFPC611に接続される。本実施例では、実施例3によって作製されたアクティブマトリクス型EL表示装置の画素構造の一例を説明する。説明には図24を用いる。なお、図24において図1又は図2と対応する部分には適宜、図1又は図2の符号を引用する。また、図24Aは、第2配線ソース線及び電流供給線成膜前までの画素構造を示し、図24BにはEL層形成前までを示す。図24において、201はスイッチング用TFTであり、ソース領域13、ドレイン領域14、ゲート電極106を含む。また、202は電流制御用TFTであり、ソース領域26、ドレイン領域27、ゲート電極30を含む。また、電流制御用TFT202と画素電極49はドレイン配線32を介して電気的に接続される。このとき、スイッチング用TFT201のドレイン配線22はコンタクト部1601にて電流制御用TFT202のゲート電極30に電気的に接続される。また、そのゲート電極30は電流供給線110と重なる部分において保持容量A112aを形成する。このとき電流供給線110をゲート電極30の形状に合わせて重ねることで画素の開口率を減らさずに保持容量A112aのキャパシタンスを大きくさせることができる。また、電流供給線110とコンタクト部80で電気的に接続された半導体膜81は、ゲート電極30と重なって保持容量B112bを形成している。このとき誘電体はゲート絶縁膜と同一の層の絶縁膜である。図24の画素構造では、保持容量A112a及び保持容量B112bが並列に接続されて一つの保持容量112として機能する。なお、本実施例において電流制御用TFT202のソース領域26と半導体膜81とは、電流供給線110と別々のコンタクト部で電気的に接続されている。この点について説明する。保持容量B112bの下側の電極となる半導体膜81にはリンがドープされているのに対して電流制御用TFT202の活性層はpチャネル型TFTであるためボロンがドープされている。つまりリンがドープされている半導体領域とボロンがドープされている半導体領域が隣接しており、p-n接合が形成されているため整流作用が生じることが考えられる。このことを考慮して、電流制御用TFT202のソース領域26と半導体膜81とをそれぞれ別々に電流供給線110と電気的に接続させている。なお、本実施例において図24に示した画素構造は本発明を何ら限定するものではなく、好ましい一例に過ぎない。スイッチング用TFT、電流制御用TFT又は保持容量をどのような位置に形成するかは実施者が適宜設計すれば良い。本実施例は、実施例1~3のいずれの構成とも自由に組み合わせて実施することが可能である。本実施例の構造は、特に画像表示領域の面積が大きくなった場合において有効である。その理由を以下に説明する。本発明のEL表示装置は1フレームを複数のフィールドに分割して駆動するため、画素部を駆動する駆動回路にかかる負担は大きい。これを低減するには画素部が有する負荷配線抵抗、寄生容量またはTFTの書き込み容量などを可能な限り低減することが好ましい。TFTの書き込みにおいてデータ配線やゲート配線に付加される寄生容量は大部分がそれら配線の上に形成されたEL素子の陰極または保護電極との間で形成されるが、この点については第2層間絶縁膜として比誘電率の低い有機樹脂膜を1.5~2.5μmという厚さで形成するので寄生容量は殆ど無視できる。このことより本発明を画素部の面積の大きいEL表示装置に実施する上で最も障害となるのはデータ配線やゲート配線の配線抵抗となる。勿論、ソース駆動回路を複数に分割して並列処理をさせたり、画素部を挟んでソース駆動回路やゲート駆動回路を設けて双方向から信号を送り、実質的に駆動回路の動作周波数を落とすようなことも可能である。但し、その場合は駆動回路の専有面積が大きくなるなど別の問題が生じてしまう。従って、本実施例のような構造によってゲート配線の配線抵抗を極力低減することは、本発明を実施する上で非常に有効である。なお、本実施例において図24に示した画素構造は本発明を何ら限定するものではなく、好ましい一例に過ぎない。また、本実施例は、実施例1~3のいずれの構成とも自由に組み合わせて実施することが可能である。本実施例では、図2と異なる構造の画素部を形成する場合について図25を用いて説明する。なお、図25に示す第2層間絶縁膜48で覆われた電流制御用TFT206は図2と異なる構造になっている。また、図25に示したEL表示装置は、電流制御用TFT206において、ドレイン領域27とチャネル形成領域29との間にLDD領域28が設けられ、且つ、LDD領域28がゲート絶縁膜18を挟んでゲート電極30に重なっている領域と重なっていない領域とを有する構造になっている。なお、本実施例では、スイッチング用TFTは、Pチャネル型TFTであってもnチャネル型TFTであっても良いが、電流制御用TFTは、nチャネル型TFTで形成されるのが好ましい。電流制御用TFT206は、EL素子203を発光させるために比較的多くの電流を流すため、ホットキャリア注入による劣化対策を講じておくことが望ましい。また、黒色を表示する際は、電流制御用TFT206をオフ状態にしておくが、その際、オフ電流が高いときれいな黒色表示ができなくなり、コントラストの低下等を招く。従って、オフ電流も抑える必要がある。ホットキャリア注入による劣化に関しては、ゲート電極に対してLDD領域が重なった構造が非常に効果的であることが知られている。しかしながら、LDD領域全体を重ねてしまうとオフ電流が増加してしまうため、本出願人は上記構造に加えてゲート電極に重ならないLDD領域を直列に設けるという新規な構造によって、ホットキャリア対策とオフ電流対策とを同時に解決している。この時、ゲート電極に重なったLDD領域の長さは0.1~3μm好ましくは0.3~1.5μmにすれば良い。また、ゲート電極に重ならないLDD領域の長さは1.0~3.5μm好ましくは1.5~2.0μmにすれば良い。長すぎると十分な電流を流せなくなり、短すぎるとオフ電流を低減する効果が弱くなる。なお、ゲート電極に重ならないLDD領域を省略し、ゲート電極に重なったLDD領域のみとすることも可能である。また、上記構造においてゲート電極とLDD領域とが重なった領域では寄生容量が形成されるため、ソース領域26とチャネル形成領域29との間には設けない方が好ましい。電流制御用TFTはキャリアここでは電子の流れる方向が常に同一であるので、ドレイン領域側のみにLDD領域を設けておけば十分である。一方で、ドレイン側に設けられたゲート電極とLDD領域とが重なった領域では寄生容量を積極的に利用して図1の保持容量112と同等の機能を持たせることができる。その場合、保持容量112と併用するか、もしくは保持容量112の代わりとして保持容量112を省略することも可能である。保持容量112が省略できれば開口率を大幅に向上させることができる。本実施例の場合、第2層間絶縁膜48及び第1パッシベーション膜47に対してコンタクトホールを形成したら、陰極となる画素電極61を形成する。本実施例では画素電極61として、200nm厚のアルミニウム合金膜1wtのチタンを含有したアルミニウム膜を設ける。なお、画素電極の材料としては金属材料であれば如何なる材料でも良いが、反射率の高い材料であることが好ましい。そして、その上に酸化珪素膜からなる第3層間絶縁膜62を300nmの厚さに形成し、次にEL層63として下から電子輸送層20nm、発光層40nm、正孔輸送層30nmを形成する。但し、EL層63は画素電極61よりも若干大きいパターンとなるように形成しておく必要がある。こうすることで画素電極61が後に形成する陽極65と短絡するのを防ぐことができる。なお、ここで用いるEL層を形成するEL材料としては、電子輸送層にBCPやAlq3といった材料を用いることができる。また、発光層には、CBPとIrppy3や、アルミキノリラト錯体Alq3、ベンゾキノリノラトベリリウム錯体BeBqを用いることもできる。さらには、アルミキノリラト錯体Alq3にクマリン6やキナクリドンといった材料をドーパントとして用いたものを発光材料として用いることもできる。さらには、Eu錯体EuDCM3Phenの他にアルミキノリラト錯体Alq3にDCM-1をドーパントとして用いたもの等を発光材料として用いてもよいし、ジスチリル誘導体であるDPVBiの他に、アゾメチン化合物を配位子に持つ亜鉛錯体及びDPVBiにペリレンをドーピングしたものを発光材料に用いることができる。次に、正孔輸送層として、スターバーストアミンと呼ばれる芳香族アミンのMTDATAやα-NPD、またTPACやPDA及びTPDといった化合物や、ポリビニルカルバゾールPVKやTPDを高分子の主鎖や側鎖に組み込んだ種々の高分子化合物を用いることができる。なお、画素電極61とEL層63はマルチチャンバー方式クラスターツール方式ともいうの真空蒸着機を用いて大気解放しないで連続的に形成するのが、好ましいが、本実施例では、第3層間絶縁膜62の形成工程が入るので、画素電極61及び第3層間絶縁膜62をパターニングして形成した後、画素電極61上の酸化膜を充分に除去し、メタルマスクを用いて赤色発光のEL層を形成する。そして、このメタルマスクを精密に制御しながらずらして順次緑色発光のEL層、青色発光のEL層を形成する。なお、RGBに対応する画素がストライプ状に並んでいる時は上記のような方法で第2マスクをずらすだけで良いが、いわゆるデルタ配置と呼ばれる画素構造を実現するには、緑色発光のEL層形成用のメタルマスク、青色発光のEL層形成用のメタルマスクを別途用いても構わない。こうしてEL層63まで形成したら、その上に透明導電膜本実施例ではITO膜に10wtの酸化亜鉛を含有させた薄膜からなる陽極65を110nmの厚さに形成する。こうしてEL素子206が形成され、窒化珪素膜からなる第2パッシベーション膜66を形成すれば図25に示すような構造の画素が完成する。なお、この場合、図2とは陰極及び陽極の位置が逆になる。本実施例の構造とした場合、各画素で生成された赤色、緑色又は青色の光はTFTが形成された基板の反対側すなわち断面図で見たときの上面側に放射される。そのため、画素内のほぼ全域、即ちTFTが形成された領域をも有効な発光領域として用いることができる。その結果、画素の有効発光面積が大幅に向上し、画像の明るさやコントラスト比明暗の比が向上する。なお、本実施例の構成は、実施例1~4のいずれの構成とも自由に組み合わせることが可能である。実施例1の図2に示した構造において、活性層と基板11との間に設けられる下地膜12として、放熱効果の高い材料を用いることは有効である。特に電流制御用TFTは長時間に渡って比較的多くの電流を流すことになるため発熱しやすく、自己発熱による劣化が問題となりうる。そのような場合に、本実施例のように下地膜が放熱効果を有することでTFTの熱劣化を抑制することができる。放熱効果をもつ透光性材料としては、Bホウ素、C炭素、N窒素から選ばれた少なくとも一つの元素と、Alアルミニウム、Si珪素、Pリンから選ばれた少なくとも一つの元素とを含む絶縁膜が挙げられる。例えば、窒化アルミニウムAlxNyに代表されるアルミニウムの窒化物、炭化珪素SixCyに代表される珪素の炭化物、窒化珪素SixNyに代表される珪素の窒化物、窒化ホウ素BxNyに代表されるホウ素の窒化物、リン化ホウ素BxPyに代表されるホウ素のリン化物を用いることが可能である。また、酸化アルミニウムAlxOyに代表されるアルミニウムの酸化物は透光性に優れ、熱伝導率が20Wm1K1であり、好ましい材料の一つと言える。なお、上記透光性材料において、x、yは任意の整数である。また、上記化合物に他の元素を組み合わせることもできる。例えば、酸化アルミニウムに窒素を添加して、AlNxOyで示される窒化酸化アルミニウムを用いることも可能である。この材料にも放熱効果だけでなく、水分やアルカリ金属等の侵入を防ぐ効果がある。なお、上記窒化酸化アルミニウムにおいて、x、yは任意の整数である。また、特開昭62-90260号公報に記載された材料を用いることができる。即ち、Si、Al、N、O、Mを含む絶縁膜但し、Mは希土類元素の少なくとも一種、好ましくはCeセリウム,Ybイッテルビウム,Smサマリウム,Erエルビウム,Yイットリウム、Laランタン、Gdガドリニウム、Dyジスプロシウム、Ndネオジウムから選ばれた少なくとも一つの元素を用いることもできる。これらの材料にも放熱効果だけでなく、水分やアルカリ金属等の侵入を防ぐ効果がある。また、少なくともダイヤモンド薄膜又はアモルファスカーボン膜特にダイヤモンドに特性の近いもの、ダイヤモンドライクカーボン等と呼ばれる。を含む炭素膜を用いることもできる。これらは非常に熱伝導率が高く、放熱層として極めて有効である。但し、膜厚が厚くなると褐色を帯びて透過率が低下するため、なるべく薄い膜厚好ましくは5~100nmで用いることが好ましい。また、上記放熱効果をもつ材料からなる薄膜を単体で用いることもできるが、これらの薄膜と、珪素を含む絶縁膜とを積層して用いても良い。なお、本実施例の構成は、実施例1~5のいずれの構成とも自由に組み合わせて実施することが可能である。実施例3ではEL層として有機EL材料を用いることが好ましいとしたが、本発明は無機EL材料を用いても実施できる。但し、現在の無機EL材料は非常に駆動電圧が高いため、そのような駆動電圧に耐えうる耐圧特性を有するTFTを用いなければならない。または、将来的にさらに駆動電圧の低い無機EL材料が開発されれば、本発明に適用することは可能である。また、本実施例の構成は、実施例1~6のいずれの構成とも自由に組み合わせることが可能である。本発明を実施する上で用いたEL素子の素子構造の一例を図28に示す。図28Aは、低分子EL材料を用いた場合であり、基板上にITO電極図28Aでは、ITOと示すを作成した後、陽極のバッファ層に銅フタロシアニンCuPcを用い、正孔輸送層にa-NPD、発光層にAlqを用いている。成膜方法は蒸着であり、基板上のITO電極上に順次積層させた。なお、蒸着時の真空度は2×106Torr以下である。図28Bには、高分子PolymerEL材料を用いた場合の素子構造を示す。基板上にITO電極を作成し、Polymer層をスピンコートし、さらに蒸着により陰極Metalを形成した。蒸着時の真空度は4×106Torr以下である。本実施例では、発光層を各画素共通とし、モノカラーのパネルを制作した。さらに、陰極蒸着の際にはメタルマスクを用い、必要な部分にのみ金属を成膜した。また、その後に作成した素子は、樹脂を用いて封止を行った。また、本実施例の構成は、実施例1~7のいずれの構成とも自由に組み合わせることが可能である。実施例8で説明したEL素子の特性を図29に示す。これは、EL素子に一定の電圧を加えたときの電流密度と輝度を測定したものである。結果は、低分子EL素子及び高分子EL素子ともに10mAcm2で数百カンデラとなり、ELディスプレイとして用いるのに十分な効率を示している。本発明の自発光装置およびその駆動方法を応用したELディスプレイは、自発光型であるため液晶ディスプレイに比べて明るい場所での視認性に優れ、しかも視野角が広い。従って、様々な電気器具の表示部として用いることが出来る。例えば、TV放送等を大画面で鑑賞するには対角30インチ以上典型的には40インチ以上のELディスプレイの表示部において本発明の自発光装置およびその駆動方法を用いると良い。なお、ELディスプレイには、パソコン用表示装置、TV放送受信用表示装置、広告表示用表示装置等の全ての情報表示用表示装置が含まれる。また、その他にも様々な電気器具の表示部に本発明の自発光装置およびその駆動方法を用いることが出来る。その様な本発明の電気器具としては、ビデオカメラ、デジタルカメラ、ゴーグル型表示装置ヘッドマウントディスプレイ、ナビゲーションシステム、音響再生装置カーオーディオ、オーディオコンポ等、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等、記録媒体を備えた画像再生装置具体的にはデジタルビデオディスクDVD等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置などが挙げられる。特に、斜め方向から見ることの多い携帯情報端末は視野角の広さが重要視されるため、ELディスプレイを用いることが望ましい。それら電気器具の具体例を図30および図31に示す。図30AはELディスプレイであり、筐体3301、支持台3302、表示部3303等を含む。本発明の自発光装置およびその駆動方法は表示部3303にて用いることが出来る。ELディスプレイは自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることが出来る。図30Bはビデオカメラであり、本体3311、表示部3312、音声入力部3313、操作スイッチ3314、バッテリー3315、受像部3316等を含む。本発明の自発光装置およびその駆動方法は表示部3312にて用いることが出来る。図30CはヘッドマウントELディスプレイの一部右片側であり、本体3321、信号ケーブル3322、頭部固定バンド3323、投影部3324、光学系3325、表示部3326等を含む。本発明の自発光装置およびその駆動方法は表示部3326にて用いることが出来る。図30Dは記録媒体を備えた画像再生装置具体的にはDVD再生装置であり、本体3331、記録媒体DVD等3332、操作スイッチ3333、表示部a3334、表示部b3335等を含む。表示部a3334は主として画像情報を表示し、表示部b3335は主として文字情報を表示するが、本発明の自発光装置およびその駆動方法はこれら表示部a3334、表示部b3335にて用いることが出来る。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。図30Eはゴーグル型表示装置ヘッドマウントディスプレイであり、本体3341、表示部3342、アーム部3343を含む。本発明の自発光装置およびその駆動方法は表示部3342にて用いることが出来る。図30Fはパーソナルコンピュータであり、本体3351、筐体3352、表示部3353、キーボード3354等を含む。本発明の自発光装置およびその駆動方法は表示部3353にて用いることが出来る。なお、将来的にEL材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型あるいはリア型のプロジェクターに用いることも可能となる。また、上記電気器具はインターネットやCATVケーブルテレビなどの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。EL材料の応答速度は非常に高いため、ELディスプレイは動画表示に好ましい。また、ELディスプレイは発光している部分が電力を消費するため、省消費電力化のためには発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部にELディスプレイを用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。図31Aは携帯電話であり、本体3401、音声出力部3402、音声入力部3403、表示部3404、操作スイッチ3405、アンテナ3406を含む。本発明の自発光装置およびその駆動方法は表示部3404にて用いることが出来る。なお、表示部3404は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることが出来る。図31Bは音響再生装置、具体的にはカーオーディオであり、本体3411、表示部3412、操作スイッチ3413、3414を含む。本発明の自発光装置およびその駆動方法は表示部3412にて用いることが出来る。また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。なお、表示部3414は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型の音響再生装置において特に有効である。図31Cはデジタルカメラであり、本体3501、表示部A3502、接眼部3503、操作スイッチ3504、表示部B3505、バッテリー3506を含む。本発明の自発光装置は、表示部A3502、表示部B3505にて用いることが出来る。また、表示部B3505を、主に操作用パネルとして用いる場合、黒色の背景に白色の文字を表示することで消費電力を抑えることが出来る。また、本実施例にて示した携帯型電気器具においては、消費電力を低減するための方法としては、外部の明るさを感知するセンサ部を設け、暗い場所で使用する際には、表示部の輝度を落とすなどの機能を付加するなどといった方法が挙げられる。また、将来的にEL材料の発光輝度が高くなれば、フロント型若しくはリア型のプロジェクターに用いることも可能となる。以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。また、本実施例の電気器具は実施例1~8のどのような組み合わせからなる構成を用いても実現することができる。本実施例では、本発明の自発光装置を用いて、デジタル駆動の時分割階調によりパネル表示を行った際の消費電力について測定した結果を示す。なお、ここでの測定に用いた表示パネルは、実施例1の表4で示したものと同じ仕様であり、1フレーム期間における書込期間及び表示期間の具体的な時間配分については、表5に示す。また、本実施例で用いた自発光装置に含まれるEL素子としては、ITO陽極上にCuPc正孔注入層20nm、MTDATA正孔輸送層20nm、α-NPD正孔輸送層10nm、Alq3発光層50nm及びYb陰極400nmを積層することにより形成されるEL素子とITO陽極上にCuPc正孔注入層20nm、α-NPD正孔輸送層40nm、Irppy3CBP発光層20nm、BCP電子輸送層10nm、Alq3電子輸送層40nm及びYb陰極400nmを積層することにより形成されるEL素子を用いた。なお、正孔と電子の再結合により生じた励起エネルギーを発光に利用するELelectroluminescenceにおいて、一重項励起エネルギーを発光に利用するAlq3といった発光材料をここでは、シングレット化合物とよび、三重項励起エネルギーを発光に利用するIrppy3といった化合物をトリプレット化合物とよぶことにする。そして、シングレット化合物とトリプレット化合物を有するEL素子の駆動電圧に対する輝度及び消費電力を表6に示す。なお、同じ輝度具体的には60cdm2で比較した場合には、トリプレット化合物は、シングレット化合物の半分以下の消費電力を示す。次に、本実施例で示したトリプレット化合物を有するEL素子の電圧に対する応答時間について、測定を行った。測定は、任意の電源により、DC直流電流を印加して、これをON、OFFにより切り替える。なお、ONは、選択期間であり、電圧を印加する期間のことをいう。また、OFFは、非選択期間であり、電圧は0Vである。又、これらの期間は、いずれも250μsである。なお、具体的には、顕微鏡に光電子増倍管Photomultiplierを設置し、光電子増倍管の出力をオシロスコープで読みとった値で、評価を行った。また、本測定においては、OFFからONへの切り替えを立ち上がり、ONからOFFへの切り替えを立ち下がりと定義する。そして、電源の電圧がOFFからONに切り替わった瞬間から、それに追従する光学応答が100の発光輝度に対して90まで増加した発光輝度を示すのに要する時間を立ち上がりの応答時間とした。また、電源の電圧がONからOFFに切り替わった瞬間から、それに追従する光学応答が、それまでの100の発光輝度に対して10まで減少した発光輝度を示すのに要する時間を立ち下がりの応答時間とした。この測定により得られた結果を図32に示す。なお、図32に示す電圧の範囲における応答速度は非常に速いため、通常のデジタル駆動においても問題なく使用できる。さらに、このEL素子を用いて64階調の階調表示を行ったときの各階調ごとの発光強度について測定したところ、図33に示す結果が得られた。各階調ごとに異なる発光強度が得られることから充分な階調表示が行われていることが分かる。本実施例では、EL素子が有するEL層において、EL層の積層構造を形成する正孔注入層として低分子化合物を用いた場合と高分子化合物を用いた場合の発光特性について測定した結果を図34、35に示す。なお、ここで用いたEL層としては、ITOの上にα-NPD正孔輸送層40nm、Irppy3CBP発光層20nm、BCP電子輸送層10nm、Alq3電子輸送層40nm及びYb陰極400nmを積層することにより形成されたものをEL層Aとし、EL層AのITOとα-NPD正孔輸送層40nmとの間にCuPc正孔注入層20nmを形成させたものをEL層Bとし、さらに、EL層AのITOとα-NPD正孔輸送層40nmとの間にPEDOT正孔注入層20nmを形成させたものをEL層Cとする。図34には、各EL層で印加電圧ごとに測定された電流密度を比較した結果を示す。さらに、図35には、各EL層で印加電圧ごとに得られる輝度を比較した結果を示す。これにより、高分子化合物であるPEDOTを正孔注入層に用いたEL層Cにおいて、最も高い電流密度が得られ、さらに輝度においても優れた初期特性が得られることが分かる。"