複数の半導体チップと、電源端子とを備え、前記半導体チップは、チップアドレスが入力されるチップアドレス端子群、n個nは2以上の自然数の前記半導体チップをグループとして検知するチップ検知端子群を有し、前記電源端子は、前記チップアドレス端子と、前記チップ検知端子群とに接続されることを特徴とする半導体記憶装置。前記n個の半導体チップを有するとき、前記チップ検知端子群は、下記の式を満たすm個mは自然数のチップ検知端子を備えることを特徴とする請求項1記載の半導体記憶装置。n<2m前記半導体チップに、前記チップ検知端子から入力されるデータと前記半導体チップのグループとが対応付けされた管理テーブルと、前記管理テーブルに基づいて、複数の前記半導体チップを制御する制御部と、をさらに有し、前記制御部は、前記チップ検知端子から入力されるデータ及び前記管理テーブルに基づいて、n個の前記半導体チップをグループとして制御することを特徴とする請求項1又は請求項2記載の半導体記憶装置。前記電源端子と前記チップアドレス端子を電気的に接続する第1ワイヤを形成するワイヤボンディング工程と、前記第1ワイヤを介して、複数の半導体チップをテストするテスト工程と、前記テスト工程ののちに、前記電源端子と前記チップ検知端子群を電気的に接続する第2ワイヤを形成するワイヤボンディング工程とを備えることを特徴とする半導体記憶装置の製造方法。実施形態は、製造効率を向上可能な半導体記憶装置を提供する。本実施形態の半導体記憶装置によれば、複数の半導体チップと、電源端子とを備え、前記半導体チップは、チップアドレスが入力されるチップアドレス端子群、n個nは2以上の自然数の前記半導体チップをグループとして検知するチップ検知端子群を有し、前記電源端子は、前記チップアドレス端子と、前記チップ検知端子群に接続されることを特徴とする。第1の実施形態次に、第1の実施形態について図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。[半導体記憶装置の構成]第1の実施形態に係る半導体記憶装置について、図1の模式図を用いて説明する。なお、図1は、半導体チップ100が4個設けられており、チップアドレス端子群101及びチップ検知端子103がそれぞれ2個設けられた例を用いて説明する。半導体チップ100、チップアドレス端子群101、及びチップ検知端子103の個数はこれに限定されることない。図1に示すように、本実施形態の半導体記憶装置は、複数の半導体チップ100a~100dと、複数の金属端子110を有するパッケージ120とを有する。半導体チップ100a~100dそれぞれの表面には、チップアドレス端子群101a、101b、チップイネーブル信号端子102、チップ検知端子103a、103bを有する。チップアドレス端子群101a、101bは、複数の金属端子110のうち、電源端子図1のVCC端子と電気的にボンディングワイヤを介して接続する。具体的には、半導体チップ100a~100dそれぞれの制御回路は、チップアドレス端子群101a、101bから入力されるデータに基づいて、半導体チップ100a~100dそれぞれのアドレスを検知する。チップアドレス端子101aは、下位データが入力される端子である。図1に示すように、半導体チップ100b、100dのチップアドレス端子101aは、電源端子にボンディングワイヤを介して接続する。チップアドレス端子101bは、上位データが入力される端子である。図1に示すように、半導体チップ100c、100dのチップアドレス端子101aは、電源端子にボンディングワイヤを介して接続する。例えば、図1の複数の半導体チップ100a~100dを1つのグループとして動作するとき、電源端子からVCCを入力する。その結果、半導体チップ100aのチップアドレス端子群101a、101bは、00データ下位データ上位データは、OPENである。OPENを0データとし、VCCを1データとする。OPENとは、チップアドレス端子群がいずれの端子110とも接続されていないことを示すを受ける。半導体チップ100bのチップアドレス端子群101a、101bは、01データ下位データはVCCであり、上位データはOPENであるを受ける。半導体チップ100cのチップアドレス端子群101a、101bは、10データ下位データはOPENであり、上位データはVCCであるを受ける。半導体チップ100dのチップアドレス端子群101a、101bは、11データ下位データはVCCであり、上位データはVCCであるを受ける。その結果、各半導体チップ100a~100dに入力されるデータに基づいて、半導体チップ100aは1番目の半導体チップデータ00;10進法で示すと0であり、半導体チップ100bは2番目の半導体チップデータ01;10進法で示すと1であり、半導体チップ100cは3番目の半導体チップデータ10;10進法で示すと2であり、半導体チップ100dは4番目の半導体チップデータ11;10進法で示すと3であることを検知する。チップイネーブル信号端子102は、各半導体チップ100a~100dをイネーブルする信号を受ける機能を有する。各半導体チップ100a~100dのチップイネーブル信号端子102は、複数の金属端子110のうち、イネーブル端子図1の/CE端子と電気的にボンディングワイヤを介して接続する。チップ検知端子群103a、103bは、複数の金属端子110のうち、電源端子図1のVCC端子と電気的にボンディングワイヤを介して接続する。チップ検知端子群103a、103bは、複数の半導体チップ100a~100dのうち、いずれの半導体チップ100a~100dが1つのグループとして動作するかを検知する機能を有する。各半導体チップ100a~100dのチップ検知端子群103a、103bは、全て電源端子に接続する。このチップ検知端子群103a、103bに入力されたデータに基づいて、半導体チップ100a~100d内の制御回路は、例えば4個の半導体チップ100a~100dが1つのグループとして動作するものと扱う。チップ検知端子群103の個数について、一般化すると、n個の半導体チップ100を有するとき、チップ検知端子群103は、下記の式1を満たすm個mは自然数のチップ検知端子があればよい。n<2m...1次に、本実施形態の半導体チップ100a~100dそれぞれの構成について、図2、図3のブロック図、図4のグラフを用いて説明する。1.全体構成図2に示すように本実施形態に係る半導体記憶装置は、メモリセルアレイ1、ロウデータ2、ドライバ回路3、電圧発生回路4、データ入出力回路5、制御部6、ソース線ドライバ回路7、センスアンプ8を有する。1-1.メモリセルアレイ1の構成例についてメモリセルアレイ1は、複数の不揮発性のメモリセルMTを含んだブロックBLK0乃至BLKsを備えるsは自然数。ブロックBLK0乃至BLKsの各々は、不揮発性のメモリセルMTが直列接続された複数のNANDストリング10を備えている。NANDストリング10の各々は、例えば64個のメモリセルMTと、選択トランジスタST1、ST2とを含んでいる。メモリセルMTは、2値以上のデータを保持可能とする。このメモリセルMTの構造は、p型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート電荷導電層と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだFG構造である。なお、メモリセルMTの構造は、MONOS型であっても良い。MONOS型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層例えば絶縁膜と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜以下、ブロック層と呼ぶと、更にブロック層上に形成された制御ゲートとを有した構造である。メモリセルMTの制御ゲートはワード線WLに電気的に接続され、ドレインはビット線BLに電気的に接続され、ソースはソース線SLに電気的に接続されている。またメモリセルMTは、nチャネルMOSトランジスタである。なお、メモリセルMTの個数は64個に限られず、128個や256個、512個等であってもよく、その数は限定されるものではない。またメモリセルMTは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタST1、ST2間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルMTの一端側のドレイン領域は選択トランジスタST1のソース領域に接続され、他端側のソース領域は選択トランジスタST2のドレイン領域に接続されている。同一行にあるメモリセルMTの制御ゲートはワード線WL0~WL63のいずれかに共通接続され、同一行にあるメモリセルMTの選択トランジスタST1、ST2のゲート電極は、それぞれセレクトゲート線SGD1、SGS1に共通接続されている。なお説明の簡単化のため、以下ではワード線WL0~WL63を区別しない場合には、単にワード線WLと呼ぶことがある。また、メモリセルアレイ1において同一列にある選択トランジスタST1のドレインは、いずれかのビット線BL1~BLn1に共通接続される。以下、ビット線BL1~BLn1についても、これらを区別しない場合には一括してビット線BLと呼ぶn:自然数。選択トランジスタST2のソースはソース線SLに共通接続される。また、同一のワード線WLに接続された複数のメモリセルMTには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルMTはブロックBLK単位で一括してデータが消去される。図3に示すように、メモリセルアレイ1は、通常データを保持できる通常データ領域11と、管理データを保持できる管理領域12とを有する。管理領域12は、管理データとして、例えばFATファイルシステムで用いられるものと同じ、パーティションテーブル、ブートセクタ、FAT1、FAT2、ルートディレクトリエントリ、サブディレクトリエントリを含む。また、管理領域12は、図4aに示すような、管理テーブルを有する。以下、具体的に説明する。図4aに示すように管理テーブルは、半導体チップ100a~100dの構成を示すフラグ図4のチップの認識の欄に該当し、1チップ構成、2チップ構成、4チップ構成、8チップ構成等と、チップアドレス端子群101a、101bに入力されるデータと、チップ検知端子群103a、103bに入力されるデータとを対応付けたテーブルである。具体的には、チップ検知端子群103a、103b入力されるデータが00であるとき、チップアドレス端子群101a、101bに入力される信号が遮断され、認識されない。このとき、各半導体チップ100a~100dはそれぞれ1つの半導体チップ100a~100dとして動作する1チップ構成。チップ検知端子群103a、103b入力されるデータが01であるとき、チップアドレス端子群101aに入力される信号が半導体チップ100a~100d内部に取り込まれる。他方で、チップアドレス端子群101bに入力される信号は遮断されて、認識されない。このとき、半導体チップ100a~100dのうち、2つの半導体チップごとに1つのグループとして動作する2チップ構成。チップ検知端子群103a、103b入力されるデータが11であるとき、チップアドレス端子群101a、101bに入力される信号が半導体チップ100a~100d内部に取り込まれる。このとき、半導体チップ100a~100dの4つの半導体チップが1つのグループとして動作する4チップ構成。また、図4bに示すように、半導体記憶装置に、選択する半導体チップのアドレスが入力されると、対応する半導体チップが選択される。1-2.メモリセルMTの閾値分布について図5を用いて上記メモリセルMTの閾値分布について説明する。図5は、横軸に閾値分布電圧をとり、縦軸にメモリセルMTの数を示したグラフである。図示するように、各々のメモリセルMTは、例えば2値2levelsのデータ1ビットデータを保持できる。すなわち、メモリセルMTは、閾値電圧Vthの低い順に1、及び0の2種のデータを保持できる。メモリセルMTにおける1データの閾値電圧Vth0は、Vth0<V01である。0データの閾値電圧Vth1は、V01<Vth1である。このようにメモリセルMTは、閾値に応じて0データ、及び1データの1ビットデータを保持可能とされている。メモリセルMTは、消去状態において、1データ例えば負電圧に設定され、データを書き込み、電荷蓄積層に電荷を注入することによって正の閾値電圧に設定される。1-3.ロウデコーダ2について図2に戻ってロウデコーダ2について説明する。ロウデコーダ2は、ブロックデコーダ20、及び転送トランジスタNチャネルMOSトランジスタ21乃至23を備える。ブロックデコーダ20は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部6から与えられたブロックアドレスをデコードし、その結果に基づいてブロックBLKを選択する。このブロックデコーダ20は、ブロックBLKごとに設けられる。図3に示すように、ブロックデコーダ20それぞれは、ラッチ回路を有する。このラッチ回路は、ブロックデコーダ20それぞれに対応するブロックBLKが不良ブロックであるか否かを示すデータを保持する。ブロックデコーダ20からブロック選択信号が転送トランジスタ21乃至23に転送される。これにより、転送トランジスタ21乃至23はオン状態となる。これにより、ブロックデコーダ20から与えられるブロック選択信号に基づいて、ロウデコーダ2はセレクトゲート線SGD1、SGS1、及びワード線WL0~WL63に対し、ドライバ回路3から与えられた電圧をそれぞれ転送する。また、ロウデコーダ2は、制御部6から与えられたロウアドレスをデコードして、その結果に基づいて、選択されたブロック内の複数のワード線WLのうち所望のワード線WLを選択する。1-4.ドライバ回路3についてドライバ回路3は、セレクトゲート線SGD1、SGS1毎に設けられたセレクトゲート線ドライバ31、32、及びワード線WL毎に設けられたワード線ドライバ33を備える。本実施形態では、ワード線ドライバ33、セレクトゲート線ドライバ31、32は、ブロックBLK0乃至ブロックBLKsに設けられる。セレクトゲート線ドライバ31は、データの書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線SGD1を介して、例えば信号sgdを選択トランジスタST1のゲートに転送する。なお、信号sgdは、その信号がLレベルであった場合、0Vとされ、Hレベルであった場合電圧VDD例えば、1.8Vする。また、セレクトゲート線ドライバ31と同様にセレクトゲート線ドライバ32は、選択ブロックBLKのセレクトゲート線SGS1を介し、データの書き込み時、読み出し時、データのベリファイ時に、セレクトゲート線SGS1を介して、例えば信号sgsを選択トランジスタST2のゲートに転送する。なお、信号sgsは、その信号がLレベルであった場合0Vとされ、Hレベルであった場合電圧VDDとする。1-4.電圧発生回路4について電圧発生回路4は、外部から与えられる電圧を昇圧または降圧することにより、データのプログラム、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、ドライバ回路3に供給する。1-5.データ入出力回路5についてデータ入出力回路5は、図示せぬI/O端子を介して外部のホストから供給されたアドレスロウアドレス、カラムアドレス、ブロックアドレス;ロウアドレスとカラムアドレスを合わせてページアドレスとも呼ぶ及びコマンドを制御部6に出力する。また、データ入出力回路5は、書き込みデータを、データ線Dlineを介してセンスアンプ8に出力する。また、メモリセルアレイ1から読み出されたデータをホストに出力する際、データ入出力回路5は、制御部6の制御に基づき、センスアンプ8によって増幅されたデータを、データ線Dlineを介して受け取った後、I/O端子を介してホストに出力する。1-6.制御部6について制御部6は、NAND型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路5を介して、ホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部6はアドレス、及び動作シーケンスに基づき、ブロック選択信号、カラム選択信号、及びロウ選択信号を生成する。制御部6は、前述したブロック選択信号、ロウ選択信号をロウデコーダ2に出力する。また、制御部6はカラム選択信号をカラムデコーダ図示略に出力する。カラム選択信号とは、センスアンプ8のカラム方向を選択する信号である。また、制御部6には、半導体記憶装置に接続されたメモリコントローラから供給された制御信号が与えられる。制御部6は供給された制御信号により、I/O端子を介してホストからデータ入出力回路5に供給された信号がアドレスであるのか、データであるのかを区別する。1-7.センスアンプ8についてセンスアンプ8は、データの読み出し時にメモリセルMTからビット線BLに読み出されたデータをセンスして増幅する。具体的には、ビット線BLを所定の電圧にプリチャージした後、ロウデコーダ2により選択されたNANDストリング10によってビット線BLを放電させ、そのビット線BLの放電状態をセンスする。つまり、センスアンプ8でビット線BLの電圧を増幅してメモリセルMTの有するデータをセンスする。また、データの書き込み時には、対応するビット線BLに書き込みデータを転送する。1-8.カラムデコーダついてカラムデコーダ図示略は、制御部6から与えられたカラムアドレスをデコードして、カラム選択信号をセンスアンプ8に出力する。このカラム選択信号に基づいて、センスアンプ8内の所望のラッチ回路を選択する。1-9.アドレスバッファについてアドレスバッファ図示略は、制御部6に入力されたアドレスを保持する機能を有する。なお、本実施形態の半導体記憶装置では、アドレスバッファは制御部6を介してアドレスが供給されるが、これに限定されず、データ入出力回路5から直接アドレスが供給されるようにしてもよい。[半導体記憶装置の製造方法]次に、本実施形態の半導体記憶装置の製造方法について、図6を用いて説明する。図6aは、例えばダイソートテストを実行する前の半導体記憶装置の模式図である。図6bは、例えばダイソートテストを実行した後に、半導体記憶装置内のチップ検知端子と電源端子を、ボンディングワイヤを介して接続した模式図を示す。1ダイソートテストを実行する前について半導体記憶装置の電源端子は、チップアドレス端子群101a、101bとボンディングワイヤを介して接続する。具体的には、図6aに示すように、半導体チップ100b、100dのチップアドレス端子101aは、電源端子にボンディングワイヤを介して接続する。同様に、半導体チップ100c、100dのチップアドレス端子101aは、電源端子にボンディングワイヤを介して接続する。このとき、チップ検知端子群103a、103bは、パッケージ120のいずれの端子とも接続されていない。このため、ダイソートテストを実行する前では、チップ検知端子群103a、103bはOPENであり、各半導体チップ100a~100dの内部では1チップ構成として動作する。その結果、複数の半導体チップ100a~100dに対して、一括してダイソートテストを実行できる。2ダイソートテストを実行した後についてダイソートテストを実行した後には、半導体記憶装置の電源端子は、チップ検知端子群103a、103bとボンディングワイヤを介して接続する。具体的には、図6bに示すように、半導体チップ100a~100dのチップ検知端子群103a、103bは、電源端子にボンディングワイヤを介して接続する。ダイソートテストを実行するのちに、チップ検知端子群103a、103bを電源端子と電気的に接続することで、チップ検知端子群103a、103bにVCCが入力される。その結果、各半導体チップ100a~100dを4つで1つのグループとして動作する4チップ構成。したがって、本実施形態の半導体記憶装置では、ダイソートテストを実行した後に、管理領域に保持された管理テーブルを書き換える必要がなく、ボンディングワイヤでチップ検知端子群103a、103bと電源端子を接続すればよい。全ての半導体チップ内の管理テーブルを書き換えるよりも、ボンディングワイヤで接続し、管理テーブルを書き換えない方が、製造コストが削減できる。[第1実施形態の効果]実施形態は、製造効率を向上可能な半導体記憶装置を提供する。本実施形態の半導体記憶装置では、ダイソートテストを実行した後に、管理領域に保持された管理テーブルを書き換える必要がなく、ボンディングワイヤでチップ検知端子群103a、103bと電源端子を接続すればよい。全ての半導体チップ内の管理テーブルを書き換える比較例と比べて、本実施形態の半導体記憶装置は、ボンディングワイヤでチップ検知端子と電源端子を接続し、管理テーブルを書き換えない方が、製造コストが削減できる。変形例1第1実施形態では、半導体記憶装置内に4個の半導体チップ100a~100dを有する場合を説明したが、2個の半導体チップ100a、100bのみ有する場合であってもよい。個数に限定はない。図6に半導体記憶装置内に2つの半導体チップ100a、100bを有する場合を示す。チップアドレス端子101aとチップ検知端子103aは、いずれも電源端子を接続する。その他のチップアドレス端子101b及びチップ検知端子103bは、パッケージ120の端子には接続しない。この点で、第1実施形態と相違する。この変形例1の場合であっても、第1実施形態と同様の効果を奏する。なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。