"GaN系エピタキシャル基板の電子走行層上に、ゲート電極を挟んで所定の間隔を隔てて配置されたソース電極及びドレイン電極を備えている電界効果トランジスタであって、前記ゲート電極及び前記ソース電極は前記ドレイン電極を囲み、前記ソース電極の上部に、前記ゲート電極の上方を通過して前記ドレイン電極側に庇状に突き出したフィールドプレートが形成され、前記GaN系エピタキシャル基板の表面層と前記フィールドプレートとの間に、誘電体膜が形成され、前記誘電体膜は、前記フィールドプレートの直下領域において当該フィールドプレートの終端面と面一状態となるように切れ込み且つ当該切れ込みの下端から前記ドレイン電極に接続するように当該ドレイン電極に向かって延びていることを特徴とする電界効果トランジスタ。前記誘電体膜の切れ込みの深さは、前記フィールドプレート直下の誘電体膜の膜厚の1/4より大きく且つ3/4より小さい範囲に設定されていることを特徴とする請求項1に記載の電界効果トランジスタ。前記誘電体膜の切れ込みは、前記ソース電極に対する印加電圧を接地電位として前記ゲート電極に所定のゲート電圧を印加すると共に前記ドレイン電極に所定のドレイン電圧を印加したときの、前記フィールドプレートの終端との境界をなす上端部での電界強度と下端部での電界強度とが等しくなるように、その深さ寸法が設定されていることを特徴とする請求項1又は請求項2に記載の電界効果トランジスタ。しかしながら、特許文献1~3にて提案されているFETの何れの構造であっても、高電圧下ではフィールドプレート終端に電界が集中し、FETが所期の動作をなさなくなってしまう。したがって、高耐圧スイッチング素子等の高耐圧半導体装置として利用できない。具体的には、特許文献1及び2に記載の技術では、誘電体膜がフィールドプレート直下に存在するのみで、誘電体膜の沿面距離がフィールドプレート長と同じであり、そのためにフィールドプレート終端に高い電界が集中する。他方、特許文献3に記載の技術では、誘電体膜をフィールドプレート直下のみならずドレイン電極にオーバーラップするようにドレイン電極側に向かって延ばすことによって、誘電体膜の全長をフィールドプレート長よりも長くしているものの、誘電体膜とフィールドプレートの終端との境界に角部が生じているために、この角部に高い電界が集中する。本発明は、上記技術的課題に鑑みなされたもので、フィールドプレート終端での高い電界の集中を緩和し、もって高耐圧半導体装置として利用可能な電界効果トランジスタの提供を目的とする。本発明に係る電界効果トランジスタは、GaN系エピタキシャル基板の電子走行層上に、ゲート電極を挟んで所定の間隔を隔てて配置されたソース電極及びドレイン電極を備えている電界効果トランジスタであって、ゲート電極及びソース電極はドレイン電極を囲み、ソース電極の上部に、ゲート電極の上方を通過してドレイン電極側に庇状に突き出したフィールドプレートが形成され、GaN系エピタキシャル基板の表面層とフィールドプレートとの間に、誘電体膜が形成され、誘電体膜は、フィールドプレートの直下領域において当該フィールドプレートの終端面と面一状態となるように切れ込み且つ当該切れ込みの下端からドレイン電極に接続するように当該ドレイン電極に向かって延びている。上記電界効果トランジスタにおいて、誘電体膜の切れ込みは、ソース電極に対する印加電圧を接地電位としてゲート電極に所定のゲート電圧を印加すると共にドレイン電極に所定のドレイン電圧を印加したときの、フィールドプレートの終端との境界をなす上端部での電界強度と下端部での電界強度とが等しくなるように、その深さ寸法が設定されている。このように上記誘電体膜の切れ込みの深さを設定するのは、以下の理由による。上記切れ込み深さが上記の深さよりも浅い場合には、当該切れ込みの上端部での電界強度が下端部での電界強度を上回り、電界効果トランジスタがブレークダウンし、同様に、上記切れ込み深さが上記の深さよりも深い場合には、当該切れ込みの下端部での電界強度が上端部での電界強度を上回り、電界効果トランジスタがブレークダウンするからである。最適な誘電体膜の切れ込みの深さ寸法は、誘電体膜の誘電率、フィールドプレート直下の誘電体膜の膜厚、フィールドプレートの長さ、及びフィールドプレートの厚さ寸法等の関係によって決定すべきであるが、例えば、誘電体膜の切れ込みの深さ寸法をt1とし、フィールドプレート直下の誘電体膜の膜厚をt0とすると、深さ寸法t1は、膜厚t0の1/4より大きく且つ膜厚t0の3/4より小さい範囲に設定されることが好ましい。本発明では、誘電体膜がフィールドプレートの直下領域において当該フィールドプレートの終端面と面一状態となるように切れ込み且つその下端からドレイン電極に接続するように当該ドレイン電極に向かって延びているので、誘電体膜の全長がフィールドプレート長よりも長くなり且つ誘電体膜とフィールドプレート終端との境界に角部が形成されない。そのため、フィールドプレート終端での高い電界の集中を緩和できる。その結果、電界効果トランジスタを高耐圧半導体装置として利用可能となる。以下、本発明の実施の形態を添付図面に基づき詳細に説明する。なお、以下の説明及び本明細書に添付の図面では、同一の機能部品については同一符号を付している。それらの名称及び機能も同一である。したがって、それらについての詳細な説明は繰返さない。<第1の実施の形態>図1は本発明に関連する発明の第1の実施の形態に係る電界効果トランジスタ30の構成を簡略化して示す図である。図1を参照して、本実施の形態に係る電界効果トランジスタFET30は、高耐圧スイッチング素子等の高耐圧半導体装置に適用されるものであって、GaN系エピタキシャル基板32、ソース電極34、ドレイン電極36及びゲート電極38を含む。GaN系エピタキシャル基板32は、サファイア基板等の半導体基板上にGaNからなるバッファ層、アンドープGaNからなる電子走行層、及び電子走行層に比べて薄いアンドープAlGaNからなる電子供給層を順次積層した、ヘテロ接合構造を有している。これらのバッファ層、電子走行層及び電子供給層は、分子線エピタキシMolecularBeamEpitaxy:MBE成長法等のエピタキシャル成長法によって上記半導体基板上に形成されている。本実施の形態においては、バッファ層の膜厚は20nm、電子走行層の膜厚は2nm、電子供給層の膜厚25nmに設定されている。このGaN系エピタキシャル基板32では、そのエピタキシャル層構造の一部を電子走行層が露出するまでエッチング除去することにより、図示しない素子間分離メサが形成されている。ソース電極34及びドレイン電極36は、GaN系エピタキシャル基板32の電子走行層上に所定の間隔を開けてオーミック接触している。ゲート電極38は、ソース電極34とドレイン電極36との間においてGaN系半導体基板32の電子走行層にショットキー接合している。このゲート電極38は、その上部にソース電極34及びドレイン電極36の両側に庇状に突き出したフィールドプレート40を有している。フィールドプレート40のソース電極34側の第1の庇部42は、その終端がゲート電極38とソース電極34との中間位置よりもゲート電極38寄りに位置している。これに対し、フィールドプレート40のドレイン電極36側の第2の庇部44は、その終端がゲート電極38とドレイン電極36との中間位置よりもドレイン電極36側に位置している。すなわち、第2の庇部44の突出長さは、第1の庇部42の突出長さより遥かに大きく設定されている。フィールドプレート40の第1及び第2の庇部42,44とGaN系エピタキシャル基板32の電子走行層との間には、誘電体膜46が形成されている。この誘電体膜46は、TaOxからなる。本実施の形態においては、TaOxとしてTa2O5が採用されている。ソース電極34側においては、誘電体膜46は、フィールドプレート40の第1の庇部42の直下領域において当該第1の庇部42の終端面と面一状態となるように第1の切れ込み48が形成され且つ当該第1の切れ込み48の下端からソース電極34にオーバーラップするように当該ソース電極34に向かって平坦状に延びている。これに対し、ドレイン電極36側においては、誘電体膜46は、フィールドプレート40の第2の庇部44の直下領域において当該第2の庇部44の終端面と面一状態となるように第2の切れ込み50が形成され且つ当該第2の切れ込み50の下端からドレイン電極36にオーバーラップするように当該ドレイン電極36に向かって平坦状に延びている。特に、誘電体膜46の第2の切れ込み50は、ソース電極34に対する印加電圧を接地電位としてゲート電極38に所定のゲート電圧VGを印加すると共にドレイン電極36に所定のドレイン電圧VDを印加したときの、フィールドプレート40の第2の庇部44の終端との境界をなす上端部52での電界強度E1と下端部54での電界強度E2とが等しくなるように、その深さ寸法が設定されている。このように、上記誘電体膜46の第2の切れ込み50の深さを設定するのは、上記第2の切れ込み50の深さが上記の深さよりも浅い場合には、当該第2の切れ込み50の上端部52での電界強度E1が下端部54での電界強度E2を上回り、FET30がブレークダウンし、同様に、上記第2の切れ込み50の深さが上記の深さよりも深い場合には、当該第2の切れ込み50の下端部54での電界強度E2が上端部52での電界強度E1を上回り、FET30がブレークダウンするからである。最適な誘電体膜46の第2の切れ込み50の深さ寸法は、誘電体膜46の誘電率、フィールドプレート40の第2の庇部44の直下の誘電体膜46の膜厚、フィールドプレート40の第2の庇部50の長さ、及びフィールドプレート40の厚さ寸法等の関係によって決定すべきであるが、本実施の形態においては、誘電体膜46の第2の切れ込み50の深さ寸法をt1とし、フィールドプレート40の第2の庇部44の直下の誘電体膜46の膜厚をt0とすると、深さ寸法t1は、膜厚t0の1/4より大きく且つ膜厚t0の3/4より小さい範囲とされている。なお、本実施の形態においては、誘電体膜46の第1の切れ込み48の深さ寸法は、第2の切れ込み50の深さと同様に設定されている。図2及び図3は電界効果トランジスタの製造方法を工程順に示す図である。なお、図2においては、MBE法により、半導体基板上に上記のバッファ層、電子走行層及び電子供給層が順次積層してなるエピタキシャル層構造を得、その後、エピタキシャル層構造の一部を電子走行層が露出するまでエッチング除去して上記の素子間分離メサを形成する、プロセス前工程については省略している。まず、図2Aに示すように、リフトオフによるソース電極34及びドレイン電極36のオーミック接触工程を行なう。具体的には、まず、GaN系エピタキシャル基板32上にレジストを用いてパターン形成を行ない、次にGaN系エピタキシャル基板32の電子走行層上に、チタン、アルミニウム及びモリブデン-金合金等の金属からなる金属膜を蒸着させる。そして、レジストパターンをレジスト剥離液により除去すると同時に、レジストパターン上に形成された金属膜も剥離除去することにより、レジストパターンのスペース部のGaN系エピタキシャル基板32上に金属膜のパターンを得て、GaN系エピタキシャル基板32の電子走行層上にソース電極34及びドレイン電極36を形成し、所定の温度本実施の形態では650°Cでアニールを行なうことでオーミック接触を取る。次に、図2Bに示すように、誘電体膜形成工程を行なう。具体的には、スパッタリング法又はCVDChemicalVaporDepostion法等により、Ta2O5からなる誘電体膜46例えば、膜厚:350nmを全面に形成する。続いて、ゲート開口工程を行なう。具体的には、図2Cに示すように、ゲート形成領域以外の領域にレジスト60を塗布してマスクし、ドライエッチング又はRIEReactiveIonEtchingを行なう。その結果、図2Dに示すように、ゲート形成領域の誘電体膜46がエッチング除去され、GaN系エピタキシャル基板32の電子走行層が露出する開口62が形成される。この時点で、レジスト60は、用済みであるので除去する。このレジスト60の除去方法としては、O2プラズマ中で灰化する方法及び剥離液を用いる方法等が採用可能である。以下のレジストの除去についても、同様の方法で除去される。ゲートを形成するための開口62が形成されると、図3Aに示すように、真空蒸着法及びスパッタリング等の金属膜形成技術により、当該開口62を埋めるように、全面にニッケル及び金等の金属を順次積層しゲート金属膜70を形成する。その後、ゲート電極形成工程を行なう。具体的には、図3Bに示すように、フィールドプレート形成領域上にレジスト72を塗布してマスクし、エッチング時間を調整してドライエッチングを行なう。その結果、図3Cに示すように、レジスト塗布領域以外の領域のゲート金属膜70及び誘電体膜46の一部がエッチング除去され、フィールドプレート40を有するゲート電極38がGaN系エピタキシャル基板32の電子走行層上にショットキー接合される。この時点でレジスト72は、用済みであるので除去する。上記一連の工程を経て、図3Dに示すように、本実施の形態に係るFET30が作製される。上記構成において、ソース電極34に対する印加電圧を接地電位としてゲート電極38に所定のゲート電圧VGを印加すると共にドレイン電極36に所定のドレイン電圧VDを印加し、それによってFET30が動作される。このとき、ゲート-ドレイン間に高い逆方向電圧がかかった場合、ゲート電極38のドレイン電極36側端部にかかる電界がゲート電極38のフィールドプレート40の働きにより緩和されることにより、ゲート耐圧が向上する。特に、大信号動作時には、誘電体膜46がゲート電極38のフィールドプレート40の直下領域において当該フィールドプレート40の終端面と面一状態となるように切れ込み50が形成されその下端からドレイン電極36にオーバーラップするように当該ドレイン電極36に向かって延びているので、誘電体膜46の全長がフィールドプレート長よりも長くなり且つ誘電体膜46とフィールドプレート40の終端との境界に角部が形成されない。そのため、フィールドプレート40の終端での高い電界の集中を緩和できる。その結果、電界効果トランジスタを高耐圧半導体装置として利用可能となる。<第2の実施の形態>図4は本発明に関連する発明の第2の実施の形態に係る電界効果トランジスタ30の構成を簡略化して示す図である。図4を参照して、本実施の形態に係る電界効果トランジスタFET30の特徴は、ソース電極34とフィールドプレート40の第1の庇部42の終端面との間、及びドレイン電極36とフィールドプレート40の第2の庇部44の終端面との間に、それぞれ、リセス80が形成されている点にあり、その他の構成は第1の実施の形態と同様である。図5及び図6は電界効果トランジスタ30の製造方法を工程順に示す図である。なお、図6においては上記のプロセス前工程を省略して示している。図5A~図6Bまでのソース電極34及びドレイン電極36のオーミック接触工程からフィールドプレート40を有するゲート電極38の形成工程に至るまでは、第1の実施の形態と同様であるので、それらの製造工程についての説明は省略する。フィールドプレート構造を有するゲート電極38の形成が終了すると、図6Cに示すように、リセス形成領域以外の領域にレジスト90を塗布してマスクし、ドライエッチングを行なう。その結果、図6Dに示すように、レジスト90が塗布されていないリセス形成領域の誘電体膜46の一部が除去され、ソース電極34及びフィールドプレート40の第1の庇部48の終端面間、並びにドレイン電極36及びフィールドプレート40の第2の庇部50の終端面間にリセス80が形成される。この時点でレジスト90は、用済みであるので除去する。このような工程を経て、図4に示す本実施の形態に係るFET30が作成される。上記構成において、ドレイン電極36とフィールドプレート40の終端面との間にリセス80が形成されているので、電界集中がドレイン電極36側にシフトし、それによってゲート電極38のドレイン電極36側端部の電界集中を効果的に分散緩和することができる。なお、その他の作用効果は第1の実施の形態と同様である。<第3の実施の形態>図7は本発明に関連する発明の第3の実施の形態に係る電界効果トランジスタ30の構成を簡略化して示す断面図である。図7を参照して、本実施の形態に係る電界効果トランジスタFET30の特徴は、誘電体膜46が互いに誘電率の異なる第1及び第2の誘電膜100,102からなる2層構造を有している点にあり、その他の構成は第1の実施の形態と同様である。上層の第1の誘電体膜100の誘電率は、下層の第2の誘電体膜102の誘電率よりも高く設定されている。具体的には、第1の誘電体膜100はTaOxからなり、第2の誘電体膜102はSiNxからなる。本実施の形態においては、第1の誘電体膜100としてTa2O5が採用されており、第2の誘電体膜102としてはSiNが採用されている。図8~図10は電界効果トランジスタ30の製造方法を工程順に示す図である。なお、図8においては上記のプロセス前工程を省略して示している。まず、図8Aに示すように、リフトオフにより、GaN系エピタキシャル基板32の電子走行層上にソース電極34及びドレイン電極36形成しこれらの電極34,36のオーミック接触を取る。次に、図8Bに示すように、スパッタリング又はCVD法等により、ソース電極34及びドレイン電極36との間のGaN系エピタキシャル基板32の電子走行層上にSiN膜からなる第2の誘電体膜102例えば、膜厚:50nmを形成する。さらに、図8Cに示すように、スパッタリング又はCVD法等により、全面にTa2O5からなる第1の誘電体膜100例えば、膜厚:150nmを全面に形成する。続いて、図9Aに示すように、ゲート形成領域以外の領域にレジスト110を塗布してマスクし、ドライエッチング又はRIEを行なう。その結果、図9Bに示すように、ゲート形成領域の第1の誘電体膜100及び第2の誘電体膜102がエッチング除去され、GaN系エピタキシャル基板32の電子走行層が露出する開口112が形成される。この時点で、レジスト110は、用済みであるので除去する。ゲートを形成するための開口112が形成されると、図9Cに示すように、真空蒸着法及びスパッタリング等の金属膜形成技術により、当該開口112を埋めるように、全面にニッケル及び金等の金属を順次積層しゲート金属膜114を形成する。その後、図10Aに示すように、フィールドプレート形成領域上にレジスト120を塗布して、エッチング時間を調整してドライエッチングを行なう。その結果、図10Bに示すように、レジスト塗布領域以外の領域のゲート金属膜114及び第1の誘電体膜100の一部がエッチング除去され、フィールドプレート40を有するゲート電極38がGaN系エピタキシャル基板32の電子走行層上にショットキー接合される。この時点でレジスト120は、用済みであるので除去する。上記一連の工程を経て、図7に示した本実施の形態に係るFET30が作製される。上記構成において、誘電体膜46を2層構造とし、上層の第1の誘電体膜100の誘電率を下層の第2の誘電体膜102の誘電率よりも高く設定しているので、コラプス及びゲート耐圧のバランスが改善されると共に、製造プロセス上のばらつきにより表面状態が変動したときであっても、電界効果トランジスタの良好な性能を安定して実現することができる。なお、その他の作用効果は第1の実施の形態と同様である。<第4の実施の形態>図11は本発明に関連する発明の第4の実施の形態に係る電界効果トランジスタ30の構成を簡略化して示す図である。図11を参照して、本実施の形態に係る電界効果トランジスタFET30の特徴は、ソース電極34とフィールドプレート40の第1の庇部48の終端面との間、及びドレイン電極36とフィールドプレート40の第2の庇部50の終端面との間に、それぞれ、リセス130が形成されている点にあり、その他の構成は第3の実施の形態と同様である。図12~14は電界効果トランジスタ30の製造方法を工程順に示す図である。なお、図12においては上記のプロセス前工程を省略して示している。図12A~図14Aまでのソース電極34及びドレイン電極36のオーミック接触工程からフィールドプレート40を有するゲート電極38の形成工程に至るまでは、第3の実施の形態と同様であるので、それらの製造工程についての説明は省略する。フィールドプレート構造を有するゲート電極38の形成が終了すると、図14Bに示すように、リセス形成領域以外の領域にレジスト140を塗布してマスクし、ドライエッチングを行なう。その結果、図14Cに示すように、レジスト140が塗布されていないリセス形成領域の第1の誘電体膜100が除去され、ソース電極34及びフィールドプレート40の第1の庇部48の終端面間、並びにドレイン電極36及びフィールドプレート40の第2の庇部50の終端面間にリセス130が形成される。このとき、第2の誘電体膜102は、エッチングストッパとして機能する。なお、レジス140は、用済みであるので除去する。このような工程を経て、図11に示す本実施の形態に係るFET30が作成される。上記構成において、ドレイン電極36とフィールドプレート40の終端面との間にリセス130が形成されているので、電界集中がドレイン電極36側にシフトし、それによってゲート電極38のドレイン電極36側端部の電界集中を効果的に分散緩和することができる。なお、その他の作用効果は第3の実施の形態と同様である。<第5の実施の形態>図15は本発明に関連する発明の第5の実施の形態に係る電界効果トランジスタ30の構成を簡略化して示す断面図である。図15を参照して、本実施の形態に係る電界効果トランジスタFET30の特徴は、第2の誘電体膜102をゲート電極38とGaN系エピタキシャル基板32の電子走行層との間に介在させることによってMIS型とした点にあり、その他の構成は第3の実施の形態と同様である。図16~18は電界効果トランジスタ30の製造方法を工程順に示す図である。なお、図16においてはプロセス前工程を省略して示している。まず、図16Aに示すように、リフトオフにより、GaN系エピタキシャル基板32の電子走行層上にソース電極34及びドレイン電極36形成しこれらの電極34,36のオーミック接触を取る。次に、図16Bに示すように、スパッタリング又はCVD法等により、ソース電極34及びドレイン電極36との間のGaN系エピタキシャル基板32の電子走行層上にSiN膜からなる第2の誘電体膜102を形成し、さらに、図16Cに示すように、スパッタリング又はCVD法等により、全面にTa2O5からなる第1の誘電体膜100を形成する。続いて、図17Aに示すように、ゲート形成領域以外の領域にレジスト150を塗布してマスクし、ドライエッチング又はRIEを行なう。その結果、図17Bに示すように、ゲート形成領域の第1の誘電体膜100がエッチング除去され、ゲート形成領域に第2の誘電幕102が露出する開口152が形成される。このとき、第2の誘電体膜102はエッチングストッパとして機能する。レジスト150は、用済みであるので除去する。ゲートを形成するための開口152が形成されると、図17Cに示すように、真空蒸着法及びスパッタリング等の金属膜形成技術により、当該開口152を埋めるように、全面にニッケル及び金等の金属を順次積層しゲート金属膜154を形成する。その後、図18Aに示すように、フィールドプレート形成領域上にレジスト160を塗布してマスクし、エッチング時間を調整してドライエッチングを行なう。その結果、図18Bに示すように、レジスト塗布領域以外の領域のゲート金属膜154及び第1の誘電体膜100の一部がエッチング除去され、フィールドプレート40を有するゲート電極38がGaN系エピタキシャル基板32の電子走行層上にショットキー接合される。この時点でレジスト160は、用済みであるので除去する。上記一連の工程を経て、図15に示した本実施の形態に係るFET30が作製される。上記構成において、第2の誘電体膜102をゲート電極38とGaN系エピタキシャル基板32の電子走行層との間に介在させてMIS型としているので、電力を扱うパワートランジスタとしても、そのスイッチング速度が速くなり、破壊耐量も大きくなる等の利点がある。その他の作用効果は第3の実施の形態と同様である。<本発明の実施の形態>図19は本発明の実施の形態に係る電界効果トランジスタ30の平面図、図20は図19のX-X線に沿う断面図である。図19及び図20を参照して、本実施の形態に係る電界効果トランジスタFET30は、円形形状をなすドレイン電極36と、ドレイン電極36に対して径方向外方に所定の間隔を隔てて配置され、当該ドレイン電極36と同心の環状形状をなすゲート電極38と、ゲート電極38に対して径方向外方に配置され、ドレイン電極36と同心の環状形状をなすソース電極34とを含む。なお、ゲート電極38の径寸法は、ソース電極34の径寸法よりも小に設定されている。ソース電極34の上部には、ゲート電極38の上方を通過してドレイン電極36側に庇状に突き出したフィールドプレート170が形成されている。それゆえ、このゲート電極38は、ソース電極38よりも径方向外方に引出された導体パターン172を介してゲート取出し電極174に接続されている。ソース電極34及びドレイン電極36がオーミック接触するGaN系エピタキシャル基板32の電子走行層とフィールドプレート170との間には、TaOxからなる誘電体膜46が形成されている。本実施の形態においては、TaOxとしてTa2O5が採用されている。誘電体膜46は、フィールドプレート170の直下領域において当該フィールドプレート170の終端面と面一状態となるように切れ込み176が形成され且つ当該切れ込み176の下端からドレイン電極36にオーバーラップするように当該ドレイン電極36に向かって平坦状に延びている。誘電体膜46の切れ込み176は、ソース電極34に対する印加電圧を接地電位としてゲート電極38に所定のゲート電圧VGを印加すると共にドレイン電極36に所定のドレイン電圧VDを印加したときの、フィールドプレート170の終端との境界をなす上端部178での電界強度E1と下端部180での電界強度E2とが等しくなるように、その深さ寸法が設定されている。このように、上記誘電体膜46の切れ込み176の深さを設定するのは、上記切れ込み176の深さが上記の深さよりも浅い場合には、当該切れ込み176の上端部178での電界強度E1が下端部180での電界強度E2を上回り、FET30がブレークダウンし、同様に、上記切れ込み176の深さが上記の深さよりも深い場合には、当該切れ込み176の下端部180での電界強度E2が上端部178での電界強度E1を上回り、FET30がブレークダウンするからである。最適な誘電体膜46の切れ込み176の深さ寸法は、誘電体膜46の誘電率、フィールドプレート170の直下の誘電体膜46の膜厚、フィールドプレート170の長さ、及びフィールドプレート170の厚さ寸法等の関係によって決定すべきであるが、本実施の形態においては、誘電体膜46の切れ込み176の深さ寸法をt1とし、フィールドプレート170の直下の誘電体膜46の膜厚をt0とすると、深さ寸法t1は、膜厚t0の1/4より大きく且つ膜厚t0の3/4より小さい範囲とされている。図21及び図22は電界効果トランジスタ30の製造方法を工程順に示す図である。なお、図21においては、上記のプロセス前工程を省略して示している。まず、図21Aに示すように、リフトオフによりGaN系エピタキシャル基板32の電子走行層上にソース電極34及びドレイン電極36を形成しこれらの電極34,36のオーミック接触を取った後、ゲート電極38をGaN系エピタキシャル基板32の電子走行層上に形成する。次に、図21Bに示すように、スパッタリング法又はCVD法等により、Ta2O5からなる誘電体膜46例えば、膜厚:350nmを形成する。続いて、図21Cに示すように、真空蒸着法及びスパッタリング等の金属膜形成技術により、全面にニッケル及び金等の金属を順次積層しフィールドプレート金属膜190を形成する。その後、図22Aに示すように、フィールドプレート形成領域にレジスト200を塗布してマスクし、エッチング時間を調整してドライエッチング又はRIEを行なう。その結果、図22Bに示すように、レジスト200が塗布されていない領域のフィールドプレート金属膜190及び誘電体膜46の一部がエッチング除去され、フィールドプレート170を有するソース電極34が形成される。この時点で、レジスト200は、用済みであるので除去する。上記一連の工程を経て、図19及び図20に示すような本実施の形態に係るFET30が作製される。ところで、本実施の形態に係るFET30は、図23及び図24に示す製造方法によっても作製可能である。まず、図23Aに示すように、リフトオフによりGaN系エピタキシャル基板32の電子走行層上にドレイン電極36を形成しこの電極36のオーミック接触を取った後、ゲート電極38をGaN系エピタキシャル基板32の電子走行層上に形成する。次に、図23Bに示すように、スパッタリング法又はCVD法等により、全面にTa2O5からなる誘電体膜46例えば、膜厚:350nmを形成する。そして、図23Cに示すように、ソース形成領域以外の領域にレジスト210を塗布してマスクし、ドライエッチング又はRIEによりGaN系エピタキシャル基板32の電子走行層が露出するようにソース形成領域の誘電体膜46をエッチング除去する。この時点で、レジスト210は、用済みであるので除去する。続いて、図24Aに示すように、真空蒸着法及びスパッタリング等の金属膜形成技術により、全面にニッケル及び金等の金属を順次積層しゲート金属膜212を形成する。その後、図24Bに示すように、フィールドプレート形成領域にレジスト214を塗布してマスクし、エッチング時間を調整してドライエッチング又はRIEを行なう。その結果、図24Cに示すように、レジスト214が塗布されていない領域のゲート金属膜212及び誘電体膜46の一部がエッチング除去され、フィールドプレート170を有するソース電極34が形成される。この時点で、レジスト214は、用済みであるので除去する。上記構成において、ソース電極34に対する印加電圧を接地電位としてゲート電極38に所定のゲート電圧VGを印加すると共にドレイン電極36に所定のドレイン電圧VDを印加することによって、FET30が動作される。このとき、ゲート-ドレイン間に高い逆方向電圧がかかった場合、ゲート電極38のドレイン電極36側端部にかかる電界がソース電極34のフィールドプレート170の働きにより緩和されることにより、ゲート耐圧が向上する。特に、大信号動作時には、誘電体膜46がソース電極34のフィールドプレート1700の直下領域において当該フィールドプレート170の終端面と面一状態となるように切れ込み50が形成されその下端からドレイン電極36にオーバーラップするように当該ドレイン電極36に向かって延びているので、誘電体膜46の全長がフィールドプレート長よりも長くなり且つ誘電体膜46とフィールドプレート170の終端との境界に角部が形成されない。そのため、フィールドプレート170の終端での高い電界の集中を緩和できる。その結果、電界効果トランジスタを高耐圧半導体装置として利用可能となる。なお、本発明は上記実施の形態に限定されるものではない。本発明の実施の形態においては、誘電体膜がTaOxからなる1層構造を有する例について記載した。しかし、本発明はそのような構成には限定されない。誘電体膜をSiNx、SiO2又はHfOxからなる1層構造としてもよい。また、第3~第5の実施の形態においては、誘電体膜として、上層が第1の誘電体膜がTaOxからなり、下層の第2の誘電体膜がSiNxからなる2層構造を有する例について記載した。しかし、そのような構成には限定されない。上層の第1の誘電体膜をSiNx、SiO2又はHfOxからなる構成としてもよい。さらに、第5及び本発明の実施の形態において、ソース電極のフィールドプレートの終端とドレイン電極との間にリセスを形成しても構わない。この場合、電界集中がドレイン電極側にシフトし、それによってゲート電極のドレイン電極側端部の電界集中を効果的に分散緩和することが可能となる。さらに、リセスの形状に関し、凹形に限らず、側壁を階段状にエッチングした多段リセスとすることもできる。その他、本明細書に添付の特許請求の範囲内での種々の設計変更及び修正を加え得ることは勿論である。すなわち、本明細書で開示した実施の形態は単に例示であって、本発明が上述した実施の形態のみに限定されるわけではない。本発明の範囲は、本明細書の記載内容を参酌した上で、別紙の特許請求の範囲における請求項によって示され、そこに記載された文言と均等の意味及び範囲内での全ての変更を含む。"