半導体基板と、前記半導体基板の上にそれぞれ設けられた第1及び第2の半導体素子と、を備えた半導体装置であって、前記第1の半導体素子は、前記半導体基板の上に設けられた第1導電形の第1半導体層と、前記第1半導体層の上に設けられた第1導電形の第2半導体層と、前記第1半導体層の上に設けられ、前記第2半導体層に隣接する第1導電形の第3半導体層と、前記第2半導体層の表面および前記第3半導体層の表面から、それぞれの内部にかけて設けられた第1絶縁層と、前記第2半導体層の表面に選択的に設けられた第2導電形の第1ベース領域と、前記第1ベース領域の表面に選択的に設けられた第1導電形の第1ソース領域と、前記第1絶縁層の表面から内部にかけて設けられ、前記第1ベース領域に前記第1絶縁層を介して隣接する第1ゲート電極と、前記第1ベース領域の下の前記第2半導体層内に設けられ、前記第1半導体層の表面から前記第1ベース領域の側に延在する第1導電形の第1ドリフト層と、前記第1ソース領域に対向し、前記第1絶縁層を挟んで前記第3半導体層の表面に設けられた第1導電形の第1ドレイン領域と、前記第1ソース電極に電気的に接続された第1ソース電極と、前記第1ドレイン領域に電気的に接続された第1ドレイン電極と、を有し、前記第2の半導体素子は、前記半導体基板の上に設けられた第1導電形の第4半導体層と、前記第4半導体層の上に設けられた第1導電形の第5半導体層と、前記第4半導体層の上に設けられ、前記第5半導体層に隣接する第1導電形の第6半導体層と、前記第5半導体層の表面および前記第6半導体層の表面から、それぞれの内部にかけて設けられた第2絶縁層と、前記第5半導体層の表面に選択的に設けられた第2導電形の第2ベース領域と、前記第2ベース領域の表面に選択的に設けられた第1導電形の第2ソース領域と、前記第2絶縁層の表面から内部にかけて設けられ、前記第2ベース領域に前記第2絶縁層を介して隣接する第2ゲート電極と、前記第2ベース領域の下の前記第5半導体層内に設けられ、前記第4半導体層の表面から前記第2ベース領域の側に延在する第1導電形の第2ドリフト層と、前記第2ソース領域に対向し、前記第2絶縁層を挟んで前記第6半導体層の表面に設けられた第1導電形の第2ドレイン領域と、前記第2ソース電極に電気的に接続された第2ソース電極と、前記第2ドレイン領域に電気的に接続された第2ドレイン電極と、を有し、前記第1ドリフト層に含まれる第1導電形の不純物元素の濃度は、前記第1半導体層に含まれる第1導電形の不純物元素の濃度よりも低く、前記第1ドリフト層に含まれる第1導電形の不純物元素の濃度は、前記第2半導体層に含まれる第1導電形の不純物元素の濃度よりも高く、前記第2ドリフト層に含まれる第1導電形の不純物元素の濃度は、前記第4半導体層に含まれる第1導電形の不純物元素の濃度よりも低く、前記第2ドリフト層に含まれる第1導電形の不純物元素の濃度は、前記第6半導体層に含まれる第1導電形の不純物元素の濃度よりも高く、前記第1ドリフト層の厚さと、前記第2ドリフト層の厚さと、は、異なる半導体装置。半導体基板と、前記半導体基板の上に設けられた第1の半導体素子と、を備えた半導体装置であって、前記第1の半導体素子は、前記半導体基板の上に設けられた第1導電形の第1半導体層と、前記第1半導体層の上に設けられた第1導電形の第2半導体層と、前記第1半導体層の上に設けられ、前記第2半導体層に隣接する第1導電形の第3半導体層と、前記第2半導体層の表面および前記第3半導体層の表面から、それぞれの内部にかけて設けられた第1絶縁層と、前記第2半導体層の表面に選択的に設けられた第2導電形の第1ベース領域と、前記第1ベース領域の表面に選択的に設けられた第1導電形の第1ソース領域と、前記第1絶縁層の表面から内部にかけて設けられ、前記第1ベース領域に前記第1絶縁層を介して隣接する第1ゲート電極と、前記第1ベース領域の下の前記第2半導体層内に設けられ、前記第1半導体層の表面から前記第1ベース領域の側に延在する第1導電形の第1ドリフト層と、前記第1ソース領域に対向し、前記第1絶縁層を挟んで前記第3半導体層の表面に設けられた第1導電形の第1ドレイン領域と、前記第1ソース電極に電気的に接続された第1ソース電極と、前記第1ドレイン領域に電気的に接続された第1ドレイン電極と、を有し、前記第1ドリフト層に含まれる第1導電形の不純物元素の濃度は、前記第1半導体層に含まれる第1導電形の不純物元素の濃度よりも低く、前記第1ドリフト層に含まれる第1導電形の不純物元素の濃度は、前記第2半導体層に含まれる第1導電形の不純物元素の濃度よりも高い半導体装置。前記半導体基板の上に設けられた第2の半導体素子をさらに備え、前記第2の半導体素子は、前記半導体基板の上に設けられた第1導電形の第4半導体層と、前記第4半導体層の上に設けられた第1導電形の第5半導体層と、前記第4半導体層の上に設けられ、前記第5半導体層に隣接する第1導電形の第6半導体層と、前記第5半導体層の表面および前記第6半導体層の表面から、それぞれの内部にかけて設けられた第2絶縁層と、前記第5半導体層の表面に選択的に設けられた第2導電形の第2ベース領域と、前記第2ベース領域の表面に選択的に設けられた第1導電形の第2ソース領域と、前記第2絶縁層の表面から内部にかけて設けられ、前記第2ベース領域に前記第2絶縁層を介して隣接する第2ゲート電極と、前記第2ベース領域の下の第5半導体層内に設けられ、前記第4半導体層の表面から前記第2ベース領域の側に延在する第1導電形の第2ドリフト層と、前記第2ソース領域に対向し、前記第2絶縁層を挟んで前記第6半導体層の表面に設けられた第1導電形の第2ドレイン領域と、前記第2ソース電極に電気的に接続された第2ソース電極と、前記第2ドレイン領域に電気的に接続された第2ドレイン電極と、を有し、前記第2ドリフト層に含まれる第1導電形の不純物元素の濃度は、前記第4半導体層に含まれる第1導電形の不純物元素の濃度よりも低く、前記第2ドリフト層に含まれる第1導電形の不純物元素の濃度は、前記第6半導体層に含まれる第1導電形の不純物元素の濃度よりも高い請求項2に記載の半導体装置。前記第1ドリフト層の厚さと、前記第2ドリフト層の厚さと、は、異なる請求項3記載の半導体装置。前記第1ドリフト層に含まれる第1導電形の不純物元素の濃度と、前記第2ドリフト層に含まれる第1導電形の不純物元素の濃度と、は、異なる請求項3記載の半導体装置。前記第1ドリフト層に含まれる第1導電形の不純物元素濃度プロファイルのピーク値は、前記第1半導体層に含まれる第1導電形の不純物元素の濃度よりも低く、前記第1ドリフト層に含まれる第1導電形の不純物元素濃度プロファイルのピーク値は、前記第2半導体層に含まれる第1導電形の不純物元素の濃度よりも高い請求項2~5のいずれか1つに記載の半導体装置。前記第1ゲート電極と前記第2半導体層とによって挟まれた前記第1絶縁層の厚さおよび前記第1ゲート電極と前記第3半導体層とによって挟まれた前記第1絶縁層の厚さは、前記第1ゲート電極と前記第1ベース領域とによって挟まれた前記第1絶縁層の厚さよりも厚い請求項2~6のいずれか1つに記載の半導体装置。前記第1ドリフト層は、前記第1絶縁層に接していないか、もしくは、前記第1絶縁層の一部に接している請求項2~7のいずれか1つに記載の半導体装置。前記第1の半導体素子から前記第1ドリフト層を除いた構成と、前記第2の半導体素子から前記第2ドリフト層を除いた構成と、は、同じである請求項3~8のいずれか1つに記載の半導体装置。前記第1ベース領域から前記第3半導体層までの距離と、前記第2ベース領域から前記第6半導体層までの距離と、は、同じである請求項3~9のいずれか1つに記載の半導体装置。本発明が解決しようとする課題は、高耐圧の半導体素子を備えても素子面積の増大を抑制することのできる半導体装置を提供することである。実施形態の半導体装置は、半導体基板と、前記半導体基板の上に設けられた第1の半導体素子と、を備える。前記第1の半導体素子は、前記半導体基板の上に設けられた第1導電形の第1半導体層と、前記第1半導体層の上に設けられた第1導電形の第2半導体層と、前記第1半導体層の上に設けられ、前記第2半導体層に隣接する第1導電形の第3半導体層と、前記第2半導体層の表面および前記第3半導体層の表面から、それぞれの内部にかけて設けられた第1絶縁層と、前記第2半導体層の表面に選択的に設けられた第2導電形の第1ベース領域と、前記第1ベース領域の表面に選択的に設けられた第1導電形の第1ソース領域と、前記第1絶縁層の表面から内部にかけて設けられ、前記第1ベース領域に前記第1絶縁層を介して隣接する第1ゲート電極と、前記第1ベース領域の下の前記第2半導体層内に設けられ、前記第1半導体層の表面から前記第1ベース領域の側に延在する第1導電形の第1ドリフト層と、前記第1ソース領域に対向し、前記第1絶縁層を挟んで前記第3半導体層の表面に設けられた第1導電形の第1ドレイン領域と、前記第1ソース電極に電気的に接続された第1ソース電極と、前記第1ドレイン領域に電気的に接続された第1ドレイン電極と、を有する。前記第1ドリフト層に含まれる第1導電形の不純物元素の濃度は、前記第1半導体層に含まれる第1導電形の不純物元素の濃度よりも低い。前記第1ドリフト層に含まれる第1導電形の不純物元素の濃度は、前記第2半導体層に含まれる第1導電形の不純物元素の濃度よりも高い。以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。図1は、実施形態に係る半導体装置の平面模式図である。図2は、実施形態に係る半導体装置の断面模式図である。図2aには、図1のA-B線に沿った位置での断面が示され、図2bには、図1のC-D線に沿った位置での断面が示されている。図1に示すように、半導体装置1は、半導体素子第1の半導体素子100Aと、半導体素子第2の半導体素子100Bと、を備える。半導体素子100Aおよび半導体素子100Bのそれぞれは、セル単位矩形状の破線で囲まれた部分で構成されている。半導体装置1において、半導体素子100Aは、図の縦横に周期的に配列され、半導体素子100Bは、図の縦横に周期的に配列されている。半導体素子100Aと半導体素子100Bとは、それぞれ耐圧が異なる。すなわち、半導体装置1は、耐圧が異なる2種の半導体素子を備えている。例えば、半導体素子100Bの耐圧は、半導体素子100Aの耐圧よりも高い。半導体素子100Aが配置された領域を低耐圧素子領域100L、半導体素子100Bが配置された領域を高耐圧素子領域100Hとする。まず、半導体素子100Aの断面構造について説明する。図2aに示す半導体素子100Aは、横型のDMOS電界効果トランジスタであり、トレンチゲート構造を有する。半導体素子100Aにおいては、p形の半導体基板10の上に、n形の第1半導体層12Aが設けられている。第1半導体層12Aの上には、n-形の第2半導体層14Aが設けられている。第1半導体層12Aの上には、第2半導体層14Aに隣接するn形の第3半導体層16Aが設けられている。第2半導体層14Aの表面および第3半導体層16Aの表面から、それぞれの内部にかけて第1絶縁層20Aが設けられている。また、半導体素子100Aにおいては、第2半導体層14Aの表面に、p形の第1ベース領域30Aが選択的に設けられている。第1ベース領域30Aの表面には、n形の第1ソース領域32Aが選択的に設けられている。第1絶縁層20Aの表面から内部にかけては、第1ゲート電極40Aが設けられている。第1ゲート電極40Aは、第1ベース領域30Aに第1絶縁層20Aを介して隣接している。第1ゲート電極40Aと第1ベース領域30Aとに挟まれた第1絶縁層20Aは、ゲート絶縁膜として機能する。第1ゲート電極40Aと第2半導体層14Aとによって挟まれた第1絶縁層20Aの厚さおよび第1ゲート電極40Aと第3半導体層16Aとによって挟まれた第1絶縁層20Aの厚さは、第1ゲート電極40Aと第1ベース領域30Aとによって挟まれた第1絶縁層20Aの厚さよりも厚い。これにより、第1ゲート電極40Aと、後述する第1ドレイン領域34Aと、の間に強い電界が印加されても、第1絶縁層20Aの存在によって半導体素子100Aは高い耐性を有する。また、半導体素子100Aにおいては、第1ベース領域30Aの下の第2半導体層14a内に、n形の第1ドリフト層18Aが設けられている。第1ドリフト層18Aは、第1半導体層12Aの表面から第1ベース領域30Aの側に延在している。第3半導体層16Aの表面には、n形の第1ドレイン領域34Aが設けられている。第1ドレイン領域34Aは、第1絶縁層20Aを挟んで第1ソース領域32Aに対向している。また、第1ベース領域30Aの表面には、第1ソース領域32Aに隣接するように、第1バックゲート領域36Aが設けられている。バックゲート領域36Aは、キャリア抜き領域として機能する。第1バックゲート領域36Aの上、第1ソース領域32Aの上、第1絶縁層20Aの上、第1ゲート電極40Aの上、および第1ドレイン領域34Aの上には、第1層間絶縁膜50Aが設けられている。また、半導体素子100Aにおいては、第1ソース領域32Aおよび第1バックゲート領域36Aには、第1ソースコンタクト51Aを介して、第1ソース電極52Aが電気的に接続されている。第1ドレイン領域34Aには、第1ドレインコンタクト53Aを介して第1ドレイン電極54Aが電気的に接続されている。第1ドリフト層18Aに含まれるn形の不純物元素の濃度は、第1半導体層12Aに含まれるn形の不純物元素の濃度よりも低い。第1ドリフト層18Aに含まれるn形の不純物元素の濃度は、第2半導体層14Aに含まれるn形の不純物元素の濃度よりも高い。例えば、図2aの右側には、ライン90Aに沿った位置におけるn形の不純物元素濃度プロファイルが示されている。不純物元素濃度プロファイルの縦軸は深さであり、横軸は不純物濃度である。例えば、第2半導体層14Aの不純物元素の濃度は、深さ方向Z軸方向でほぼ一定になっている。第1ドリフト層18Aにおいては、第1半導体層12Aに向かうほど、一旦は不純物元素の濃度が高くなる。さらに、第1半導体層12A側に向かうと、不純物元素の濃度が逆に低くなる。すなわち、第1ドリフト層18Aの不純物元素濃度プロファイルは、ピークPを有する。第1半導体層12Aの不純物元素の濃度は、第2半導体層14Aおよび第1ドリフト層18Aの不純物元素の濃度よりも高くなっている。すなわち、第1ドリフト層18Aに含まれるn形の不純物元素濃度プロファイルのピーク値は、第1半導体層12Aに含まれるn形の不純物元素の濃度よりも低い。第1ドリフト層18Aに含まれるn形の不純物元素濃度プロファイルのピーク値は、第2半導体層14Aに含まれるn形の不純物元素の濃度よりも高い。第1ドリフト層18Aの不純物元素濃度プロファイルのピークPは、1つである必要はない。ピークPは、複数あってもよい。この場合においても、複数のピークPのいずれかのピーク値は、第1半導体層12Aに含まれるn形の不純物元素の濃度よりも低く、第2半導体層14Aに含まれるn形の不純物元素の濃度よりも高い。半導体素子100Bの断面構造について説明する。図2bに示す半導体素子100Bは、横型のDMOS電界効果トランジスタであり、トレンチゲート構造を有する。半導体素子100Bにおいては、半導体基板10の上に、n形の第4半導体層12Bが設けられている。第4半導体層12Bの上には、n-形の第5半導体層14Bが設けられている。第4半導体層12Bの上には、第5半導体層14Bに隣接するn形の第6半導体層16Bが設けられている。第5半導体層14Bの表面および第6半導体層16Bの表面から、それぞれの内部にかけて第2絶縁層20Bが設けられている。また、半導体素子100Bにおいては、第5半導体層14Bの表面に、p形の第2ベース領域30Bが選択的に設けられている。第2ベース領域30Bの表面には、n形の第2ソース領域32Bが選択的に設けられている。第2絶縁層20Bの表面から内部にかけては、第2ゲート電極40Bが設けられている。第2ゲート電極40Bは、第2ベース領域30Bに第2絶縁層20Bを介して隣接している。第2ゲート電極40Bと第2ベース領域30Bとに挟まれた第2絶縁層20Bは、ゲート絶縁膜として機能する。第2ゲート電極40Bと第5半導体層14Bとによって挟まれた第2絶縁層20Bの厚さおよび第2ゲート電極40Bと第6半導体層16Bとによって挟まれた第2絶縁層20Bの厚さは、第2ゲート電極40Bと第2ベース領域30Bとによって挟まれた第2絶縁層20Bの厚さよりも厚い。また、半導体素子100Bにおいては、第2ベース領域30Bの下に、n形の第2ドリフト層18Bが設けられている。第2ドリフト層18Bは、第4半導体層12Bの表面から第2ベース領域30Bの側に延在している。第6半導体層16Bの表面には、n形の第2ドレイン領域34Bが設けられている。第2ドレイン領域34Bは、第2絶縁層20Bを挟んで第2ソース領域32Bに対向している。また、第2ベース領域30Bの表面には、第2ソース領域32Bに隣接するように、第2バックゲート領域36Bが設けられている。第2バックゲート領域36Bは、キャリア抜き領域として機能する。第2バックゲート領域36Bの上、第2ソース領域32Bの上、第2絶縁層20Bの上、第2ゲート電極40Bの上、および第2ドレイン領域34Bの上には、第2層間絶縁膜50Bが設けられている。また、半導体素子100Bにおいては、第2ソース領域32Bおよび第2バックゲート領域36Bには、第2ソースコンタクト51Bを介して、第2ソース電極52Bが電気的に接続されている。第2ドレイン領域34Bには、第2ドレインコンタクト53Bを介して第2ドレイン電極54Bが電気的に接続されている。第2ドリフト層18Bに含まれるn形の不純物元素の濃度は、第4半導体層12Bに含まれるn形の不純物元素の濃度よりも低い。第2ドリフト層18Bに含まれるn形の不純物元素の濃度は、第5半導体層14Bに含まれるn形の不純物元素の濃度よりも高い。例えば、図2bの右側には、ライン90Bに沿った位置におけるn形の不純物元素濃度プロファイルが示されている。不純物元素濃度プロファイルの縦軸は深さであり、横軸は不純物濃度である。例えば、第5半導体層14Bの不純物元素の濃度は、深さ方向でほぼ一定になっている。第2ドリフト層18Bにおいては、第4半導体層12Bに向かうほど、一旦は不純物元素の濃度が高くなる。さらに、第4半導体層12B側に向かうと、不純物元素の濃度が逆に低くなる。すなわち、第2ドリフト層18Bの不純物元素濃度プロファイルは、ピークPを有する。第4半導体層12Bの不純物元素の濃度は、第5半導体層14Bおよび第2ドリフト層18Bの不純物元素の濃度よりも高くなっている。すなわち、第2ドリフト層18Bに含まれるn形の不純物元素濃度プロファイルのピーク値は、第4半導体層12Bに含まれるn形の不純物元素の濃度よりも低い。第2ドリフト層18Bに含まれるn形の不純物元素濃度プロファイルのピーク値は、第5半導体層14Bに含まれるn形の不純物元素の濃度よりも高い。第2ドリフト層18Bの不純物元素濃度プロファイルのピークPは、1つである必要はない。ピークPは、複数あってもよい。この場合においても、複数のピークPのいずれかのピーク値は、第4半導体層12Bに含まれるn形の不純物元素の濃度よりも低く、第5半導体層14Bに含まれるn形の不純物元素の濃度よりも高い。半導体装置1においては、第1ドリフト層18Aの厚さと、第2ドリフト層18Bの厚さとが異なっている。あるいは、第1ドリフト層18Aに含まれるn形の不純物元素の濃度と、第2ドリフト層18Bに含まれるn形の不純物元素の濃度とが異なっている。また、半導体素子100Aから第1ドリフト層18Aを除いた構成と、半導体素子100Bから第2ドリフト層18Bを除いた構成と、は同じである。また、半導体装置1においては、半導体素子100Aの素子サイズと、半導体素子100Bの素子サイズと、は同じである。例えば、第1ベース領域30Aから第3半導体層16Aまでの距離と、第2ベース領域30Bから第6半導体層16Bまでの距離と、は同じである。第1ドリフト層18Aと第2ドリフト層18Bとは、例えば、イオン注入によって形成される。第1ドリフト層18Aと第2ドリフト層18Bとのそれぞれのイオン注入条件加速度、ドーズ量等を変えることにより、それぞれの厚さ、不純物濃度を変えることができる。第1絶縁層20Aを除いた半導体素子100Aの主成分は、例えば、ケイ素Siである。第1絶縁層20Aの材質は、例えば、酸化ケイ素SiO2である。第2絶縁層20Bを除いた半導体素子100Bの主成分は、例えば、ケイ素Siである。第2絶縁層20Bの材質は、例えば、酸化ケイ素SiO2である。実施形態では、n形、n-形、n形をまとめて、第1導電形とし、p形、p形をまとめて、第2導電形として表記する場合がある。n形は、n形よりもn形不純物の濃度が高いことを意味し、n-形は、n形よりもn形不純物の濃度が低いことを意味する。また、p形は、p形よりもp形不純物の濃度が高いことを意味する。第1導電形の不純物元素としては、リンP、ヒ素As等が挙げられる。第2導電形の不純物元素としては、ホウ素B等が挙げられる。不純物濃度が高くなるほど、一般的に半導体層の比抵抗は低くなる。また、第1半導体層12Aおよび第4半導体層12Bは、n形埋め込み層と呼称してもよい。第2半導体層14Aおよび第5半導体層14Bは、エピタキシャル層と呼称してもよい。第3半導体層16Aおよび第6半導体層16Bは、ドレインディープn層と呼称してもよい。第1ベース領域30Aおよび第2ベース領域30Bは、チャネル拡散層と呼称してもよい。第2半導体層14Aおよび第5半導体層14Bの厚さは、例えば、5μmである。第1絶縁層20Aおよび第2絶縁層20Bの厚さは、例えば、1.2μmである。このように、半導体装置1は、同じ半導体基板10の上に、半導体素子100Aと、半導体素子100Bと、を備える。次に、半導体装置1の作用について説明する。図3は、実施形態に係る半導体装置の作用を説明するための断面模式図である。図3aには、半導体素子100Aが示され、図3bには、半導体素子100Bが示されている。例えば、半導体素子100Aにおいて、第1ソース領域32Aと第1ゲート電極40Aの電位差を閾値より低い電圧にし、第1ソース領域32Aに対し、第1ドレイン領域34Aに正の電圧逆バイアス電圧を印加する。すると、第2半導体層14Aと第1ベース領域30Aとの接合部分pn接合界面から第2半導体層14A側および第1ベース領域30A側に空乏層が延びる。図中では、空乏層が延びる様子を矢印dで表している。この場合、第2半導体層14Aと第1ベース領域30Aとからキャリアが払われて、半導体素子100Aはオフ状態になる。オフ状態では、第1ソース領域32Aと第1ドレイン領域34Aとの間には電流が流れない。一方、第1ソース領域32Aに対し、第1ドレイン領域34Aに正の電圧を印加し、第1ソース領域32Aと第1ゲート電極40Aの電位差を閾値より高い電圧にすると、第1絶縁層20Aに接近している第1ベース領域30Aに反転層が形成されて、第1ベース領域30Aにチャネルが形成される。この場合、半導体素子100Aはオン状態になる。ここで、電流はなるべく抵抗率の低い半導体層内を流れようとする。すなわち、電流は、第1ソース領域32A/チャネル領域/第2半導体層14A/第1ドリフト層18A/第1半導体層12A/第3半導体層16A/第1ドレイン領域34Aという経路を経る。つまり、第1ソース領域32Aと第1ドレイン領域34Aとの間に電流が流れる。例えば、図中には、電子電流の流れが破線矢印eで示されている。電子電流は、第1ソース領域32Aから下方に向かい、第1半導体層12Aに達する。続いて、電子電流は、第1半導体層12A内において、第1半導体層12Aの主面に対して略平行に進む。その後、電子電流は、第1半導体層12Aから上方に向かい、第1ドレイン領域34Aに到達する。半導体素子100Bも半導体素子100Aと同様の作用をする。但し、第2ドリフト層18Bの不純物濃度と、第1ドリフト層18Aの不純物濃度と、が同じであると仮定したとき、オフ時においては、第2ドリフト層18Bの厚さが第1ドリフト層18Aの厚さよりも薄い分、半導体素子100Bの方が半導体素子100Aよりも空乏層dが延び易くなる。また、第2ドリフト層18Bの厚さが第1ドリフト層18Aの厚さよりも薄い分、半導体素子100Bの方が半導体素子100Aよりもオン抵抗が高くなる。すなわち、半導体素子100Bの方が半導体素子100Aよりも耐圧が高くなり、オン抵抗が高くなる。実施形態に係る半導体素子では、ドリフト層の厚さのみを変えることによって耐圧とオン抵抗とを調整することができる。換言すれば、半導体装置1においては、同じ素子サイズであり、耐圧とオン抵抗が異なる半導体素子半導体素子100Aと半導体素子100Bを同じ半導体基板10の上に混載することができる。すなわち、低耐圧の半導体素子100Aとともに高耐圧の半導体素子100Bを同じ半導体基板10の上に混載しても、半導体装置1のサイズの増大を抑制できる。図4は、ドリフト層の厚さおよびドリフト層内の不純物濃度と、耐圧と、の関係を説明する図である。図4aには、ドリフト層内の不純物濃度が同じであると仮定したとき、ドリフト層の厚さと耐圧との関係が示されている。上述したように、ドリフト層の厚さが厚くなるに従い、耐圧が下がる傾向にある。また、図4bには、ドリフト層の厚さが同じであると仮定したとき、ドリフト層内の不純物濃度と耐圧との関係が示されている。ドリフト層の厚さが同じであっても、ドリフト層内に含まれる不純物濃度を変えることにより、半導体素子の耐圧を変えることができる。例えば、第1ドリフト層18Aの厚さと、第2ドリフト層18Bの厚さと、を同じ厚さにして、第2ドリフト層18B内に含まれる不純物濃度を第1ドリフト層18A内に含まれる不純物濃度より低くする。これにより、半導体素子100B内では、半導体素子100A内に比べてアバランシェ降伏によるブレークダウンが起こり難くなる。その結果、半導体素子100Bの耐圧は、半導体素子100Aの耐圧に比べて高くなる。なお、耐圧とオン抵抗とは相反するので、半導体素子の耐圧が増加すれば、半導体素子のオン抵抗は高くなる。また、第1ドリフト層18Aおよび第2ドリフト層18Bは、それぞれ個別のフォトリソグラフィプロセスとイオン注入とによって形成される。これに対し、図5は、参考例に係る半導体装置の作用を説明するための断面模式図である。図5aに示すように、参考例に係る半導体素子500においては、半導体基板10の上に、n形の半導体層120が設けられている。半導体層120の上には、n-形の半導体層140が設けられている。半導体層140の表面から内部にかけては、ドリフト層180が設けられている。ドリフト層180の表面から内部にかけては、絶縁層200が設けられている。また、半導体素子500においては、半導体層140の表面に、p形のベース領域300が選択的に設けられている。ベース領域300の表面には、n形のソース領域320が選択的に設けられている。絶縁層200の表面から内部にかけては、ゲート電極400が設けられている。ゲート電極400は、ベース領域300に絶縁層200を介して隣接している。ゲート電極400とベース領域300とに挟まれた絶縁層200は、ゲート絶縁膜として機能する。また、半導体素子500においては、半導体層140の表面には、n形のドレイン領域340が設けられている。ドレイン領域340は、絶縁層200を挟んでソース領域320に対向している。また、ベース領域300の表面には、ソース領域320に隣接するように、バックゲート領域360が設けられている。半導体素子500においては、ドリフト層180が半導体層120の表面からベース領域300側に延在されていない。ドリフト層180は、絶縁層200の底面と側面を覆うように形成されている。半導体素子500において、ソース領域320とゲート電極400の電位差を閾値より低い電圧にし、ソース領域320に対し、ドレイン領域340に正の電圧を印加する。すると、ドリフト層180とベース領域300との接合部分pn接合界面からドリフト層180側およびベース領域300側に空乏層が延びる。また、半導体層140とベース領域300との接合部分pn接合界面から半導体層140側およびベース領域300側に空乏層が延びる。この場合、ドリフト層180とベース領域300とからキャリアが払われて、半導体素子500はオフ状態になる。すなわち、ソース領域320とドレイン領域340との間には電流が流れない。一方、ソース領域320に対し、ドレイン領域340に正の電圧を印加し、ソース領域320とゲート電極400の電位差を閾値より高い電圧すると、絶縁層200に接近しているベース領域300に反転層が形成されて、ベース領域300にチャネルが形成される。この場合、半導体素子500はオン状態になる。ここで、電流はなるべく抵抗率の低い半導体層内を流れようとする。すなわち、電流は、ソース領域320/チャネル領域/ドリフト層180/ドレイン領域340という経路を経る。つまり、ソース領域320とドレイン領域340との間に電流が流れる。例えば、図中には、電子電流の流れが矢印eで示されている。電子電流は、ソース領域32Aから下方に向かい、ドリフト層180に達する。続いて、電子電流は、ドリフト層180内を進み、その後、ドリフト層180から上方に向かい、ドレイン領域340に到達する。しかし、半導体素子500では、上述した第1ドリフト層18Aまたは、第2ドリフト層18Bが設けられていない。従って、半導体素子500の耐圧を増加させるには、図5bに示すように、ドリフト層180の長さドリフト長を長くしなければならない。すなわち、参考例では、低耐圧の半導体素子とともに高耐圧の半導体素子を同じ半導体基板10の上に混載すると、半導体装置のサイズが増大するという不具合が生じる。図6は、実施形態の変形例に係る半導体装置の断面模式図である。半導体素子100Aについては、第1ドリフト層18Aを第1絶縁層20Aの一部に接触させてもよい。このような形態であれば、さらに耐圧が低く、オン抵抗が低い半導体素子を半導体基板10の上に設けることができる。なお、実施形態では、トレンチ型のゲート電極を例示したが、トレンチ型のゲート電極に代えて、プレーナ型のゲート電極としてもよい。ゲート電極をプレーナ型としても、オン時には、電子電流が第1ソース領域32A/チャネル領域/第2半導体層14A/第1ドリフト層18A/第1半導体層12A/第3半導体層16A/第1ドレイン領域34Aという経路を経て流れる。このような形態も実施形態に含まれる。以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。