"直列接続される抵抗変化素子及び積層構造を備えるメモリセルと、前記抵抗変化素子を第1の抵抗値からそれよりも低い第2の抵抗値に変化させる第1の動作を制御する制御回路と、前記第1の動作において前記メモリセルに印加する第1の電圧パルスを生成する電圧パルス生成回路とを具備し、前記積層構造は、2つの導電層とこれらの間の絶縁層とを備え、前記第1の電圧パルスの振幅は、前記積層構造がキャパシタとして機能する第1の電圧領域内にあり、前記第1の電圧パルスは、Ron×C<Tlead<Roff×CRon×C<Ttrail但し、Tleadは、前記第1の電圧パルスの立ち上がり時間secであり、Ttrailは、前記第1の電圧パルスの立ち下り時間secであり、Roffは、前記第1の抵抗値Ωであり、Ronは、前記第2の抵抗値Ωであり、Cは、前記キャパシタの容量Fであるを満たすことを特徴とする抵抗変化メモリ。前記第1の電圧パルスは、さらに、Tlead≦Roff×C×03を満たすことを特徴とする請求項1に記載の抵抗変化メモリ。前記第1の電圧パルスは、さらに、Tlead≧Ron×C×10、及び、Ttrail≧Ron×C×10を満たすことを特徴とする請求項1又は2に記載の抵抗変化メモリ。前記第1の電圧パルスは、連続する10以下の複数の電圧パルスの集合であり、かつ、Tperiod≧Twidth×5但し、Tperiodは、前記複数の電圧パルスの周期であり、Twidthは、前記複数の電圧パルスのパルス幅であるを満たすことを特徴とする請求項1乃至3のいずれか1項に記載の抵抗変化メモリ。前記第1の電圧パルスは、さらに、Twidth≦Roff×C×03を満たすことを特徴とする請求項1乃至4のいずれか1項に記載の抵抗変化メモリ。前記絶縁層は、Al酸化物、Hf酸化物、Ti酸化物及びLa酸化物の少なくとも1つを含むことを特徴とする請求項1乃至5のいずれか1項に記載の抵抗変化メモリ。前記抵抗変化素子は、Al酸化物、Hf酸化物、Ti酸化物及びLa酸化物の少なくとも1つを含むことを特徴とする請求項1乃至6のいずれか1項に記載の抵抗変化メモリ。前記絶縁層と前記抵抗変化素子は、同一の金属元素及び酸素元素を含み、前記絶縁層内の酸素濃度は、前記抵抗変化素子内の酸素濃度よりも高いことを特徴とする請求項1乃至7のいずれか1項に記載の抵抗変化メモリ。前記制御回路は、前記抵抗変化素子を前記第2の抵抗値から前記第1の抵抗値に変化させる第2の動作を制御し、前記電圧パルス生成回路は、前記第2の動作において前記メモリセルに印加する第2の電圧パルスを生成し、前記第2の電圧パルスの極性は、前記第1の電圧パルスの極性と同じであり、前記第2の電圧パルスの振幅は、前記第1の電圧領域内にあり、かつ、前記第1の電圧パルスの振幅よりも小さいことを特徴とする請求項1乃至8のいずれか1項に記載の抵抗変化メモリ。前記制御回路は、前記抵抗変化素子の抵抗値を読み出す第3の動作を制御し、前記電圧パルス生成回路は、前記第3の動作において前記メモリセルに印加する第3の電圧パルスを生成し、前記第3の電圧パルスの極性は、前記第1の電圧パルスの極性と同じであり、前記第3の電圧パルスの振幅は、前記第1の電圧領域内にあり、かつ、前記第1及び第2の電圧パルスの振幅よりも小さいことを特徴とする請求項9に記載の抵抗変化メモリ。前記制御回路は、前記抵抗変化素子の抵抗値を読み出す第3の動作を制御し、前記電圧パルス生成回路は、前記第3の動作において前記メモリセルに印加する第3の電圧パルスを生成し、前記第3の電圧パルスの極性は、前記第1の電圧パルスの極性と異なり、前記第3の電圧パルスの振幅は、前記積層構造が整流素子として機能する第2の電圧領域内にあることを特徴とする請求項9に記載の抵抗変化メモリ。前記制御回路は、前記抵抗変化素子を前記第2の抵抗値から前記第1の抵抗値に変化させる第2の動作を制御し、前記電圧パルス生成回路は、前記第2の動作において前記メモリセルに印加する第2の電圧パルスを生成し、前記第2の電圧パルスの極性は、前記第1の電圧パルスの極性と異なり、前記第2の電圧パルスの振幅は、前記第1の電圧領域内にあることを特徴とする請求項1乃至8のいずれか1項に記載の抵抗変化メモリ。前記制御回路は、前記抵抗変化素子の抵抗値を読み出す第3の動作を制御し、前記電圧パルス生成回路は、前記第3の動作において前記メモリセルに印加する第3の電圧パルスを生成し、前記第3の電圧パルスの極性は、前記第1の電圧パルスの極性と同じであり、前記第3の電圧パルスの振幅は、前記第1の電圧領域内にあり、かつ、前記第1の電圧パルスの振幅よりも小さいことを特徴とする請求項12に記載の抵抗変化メモリ。前記制御回路は、前記抵抗変化素子の抵抗値を読み出す第3の動作を制御し、前記電圧パルス生成回路は、前記第3の動作において前記メモリセルに印加する第3の電圧パルスを生成し、前記第3の電圧パルスの極性は、前記第2の電圧パルスの極性と同じであり、前記第3の電圧パルスの振幅は、前記第1の電圧領域内にあり、かつ、前記第2の電圧パルスの振幅よりも小さいことを特徴とする請求項12に記載の抵抗変化メモリ。前記制御回路は、前記抵抗変化素子を前記第2の抵抗値から前記第1の抵抗値に変化させる第2の動作を制御し、前記電圧パルス生成回路は、前記第2の動作において前記メモリセルに印加する第2の電圧パルスを生成し、前記第2の電圧パルスの極性は、前記第1の電圧パルスの極性と異なり、前記第2の電圧パルスの振幅は、前記積層構造が整流素子として機能する第2の電圧領域内にあることを特徴とする請求項1乃至8のいずれか1項に記載の抵抗変化メモリ。前記制御回路は、前記抵抗変化素子の抵抗値を読み出す第3の動作を制御し、前記電圧パルス生成回路は、前記第3の動作において前記メモリセルに印加する第3の電圧パルスを生成し、前記第3の電圧パルスの極性は、前記第1の電圧パルスの極性と異なり、前記第3の電圧パルスの振幅は、前記第2の電圧領域内にあり、かつ、前記第2の電圧パルスの振幅よりも小さいことを特徴とする請求項15に記載の抵抗変化メモリ。実施形態は、抵抗変化素子を高抵抗状態から低抵抗状態に変化させる動作において、抵抗変化素子に流れる電流を制限する新たな技術について提案する。実施形態によれば、抵抗変化メモリは、直列接続される抵抗変化素子及び積層構造を備えるメモリセルと、前記抵抗変化素子を第1の抵抗値からそれよりも低い第2の抵抗値に変化させる第1の動作を制御する制御回路と、前記第1の動作において前記メモリセルに印加する第1の電圧パルスを生成する電圧パルス生成回路とを備える。前記積層構造は、2つの導電層とこれらの間の絶縁層とを備え、前記第1の電圧パルスの振幅は、前記積層構造がキャパシタとして機能する第1の電圧領域内にあり、前記第1の電圧パルスは、Ron×C<Tlead<Roff×C、Ron×C<Ttrailを満たす。但し、Tleadは、前記第1の電圧パルスの立ち上がり時間secであり、Ttrailは、前記第1の電圧パルスの立ち下り時間secであり、Roffは、前記第1の抵抗値Ωであり、Ronは、前記第2の抵抗値Ωであり、Cは、前記キャパシタの容量Fである。以下、図面を参照しながら実施形態を説明する。まず、実施形態を説明するに当たり、抵抗変化素子の抵抗値を変化させる動作について以下のように定義する。この定義は、以下の説明を分かり易くするために採用するものであり、実施形態がこれに限定されるという主旨ではない。抵抗変化素子の抵抗値は、2通り低抵抗状態/高抵抗状態に変化させる。即ち、1つの抵抗変化素子は、2値1ビットを記憶するものとする。当然、抵抗変化素子の抵抗値を3通り以上に変化させて多値化を図ることも可能であるが、ここでは、説明の簡略化のため、以上のように定義する。抵抗変化素子の初期状態は、高抵抗状態であるものとする。これについても、一例であって、抵抗変化素子の初期状態を低抵抗状態としても構わない。以下の実施形態では、抵抗変化素子の抵抗値を高抵抗状態から低抵抗状態に変化させる動作をセット動作と定義する。多値化された抵抗変化素子の場合、低抵抗状態は、2通り以上例えば、4値のときは3通りの状態を備える。セット動作は、例えば、抵抗変化素子に電圧パルスを印加することにより行う。また、抵抗変化素子の抵抗値を低抵抗状態から高抵抗状態に変化させる動作をリセット動作と定義する。リセット動作は、例えば、抵抗変化素子にリセット電圧を印加若しくはリセット電流を流すことにより行う。また、抵抗変化素子の抵抗値に関して、高抵抗状態をオフ状態と称し、低抵抗状態をオン状態と称することにする。図1は、実施形態の抵抗変化メモリを示している。図2は、メモリセルアレイの例を示している。メモリセルアレイ11は、クロスポイント型であり、第1の方向に延びる上部ビット線UBL1,UBL2と第2の方向に延びる下部ビット線LBL1,LBL2との交差部にメモリセルMCが配置される。本例では、説明を簡単化するため、4つのメモリセル2つのロウと2つのカラムMCを示すが、実際は、これよりも多くのメモリセルが存在する。第1のデコーダ/ドライバ12は、メモリセルアレイ11の第1の方向の一端に配置される。また、第2のデコーダ/ドライバ13は、メモリセルアレイ11の第2の方向の一端に配置される。ドライバDとしてのFETは、上部ビット線UBL1,UBL2の第1の方向の一端に接続され、かつ、下部ビット線LBL1,LBL2の第2の方向の一端に接続される。これらのFETのオン/オフは、デコーダからのデコード信号RA1,RA2,CA1,CA2により制御される。カラム/ロウアドレス信号は、アドレスバッファ14を経由して、第1及び第2のデコーダ/ドライバ12,13に入力される。第1のデコーダ/ドライバ12は、ロウアドレス信号に基づいてデコード信号RA1,RA2を生成し、例えば、メモリセルアレイ11の複数のロウのうちの1つを選択する。また、第2のデコーダ/ドライバ13は、カラムアドレス信号に基づいてデコード信号CA1,CA2を生成し、例えば、メモリセルアレイ11の複数のカラムのうちの1つを選択する。制御回路22は、セット動作、リセット動作及び読み出し動作を制御する。電圧パルス生成回路21は、例えば、セット動作において第1の電圧パルスを生成し、リセット動作において第2の電圧パルスを生成し、読み出し動作において第3の電圧パルスを生成する。電圧パルス生成回路21は、セット動作、リセット動作及び読み出し動作において、第1乃至第3の電圧パルスの振幅、幅、周期、立ち上がり時間、立ち下がり時間などを決めるための波形整形回路を含んでいる。図3は、セット動作時のメモリセルアレイの等価回路を示している。セット動作時において、例えば、電圧パルスは、上部ビット線UBL1側からメモリセルMCに与えられる。この時、デコード信号RA1,CA1は、共に、Hであり、ドライバFETDは、オンである。電流制限トランジスタTRcは、抵抗変化素子の抵抗値を高抵抗状態から低抵抗状態に変化させる動作本例では、セット動作において、抵抗変化素子に流れる最大電流を制限する電流制限機能を有する。セット動作時において、制御信号φは、Hとなる。ここで、PCは、下部ビット線LBL1に生じる寄生容量である。コンベンショナルな技術では、この寄生容量PCのため、抵抗変化素子の抵抗値が高抵抗状態から低抵抗状態に変化してから電流制限トランジスタTRcによる電流制限機能が効き始めるまでにRC遅延タイムラグが発生する。そこで、実施形態では、寄生容量PCによらず、抵抗変化素子の抵抗値が高抵抗状態から低抵抗状態に変化すると、直ちに、抵抗変化素子に流れる電流を制限することができる新たな技術について提案する。実施形態では、後述するように、このような電流制限機能を、メモリセルMCの構造と、セット動作時にメモリセルMCに与える電圧パルスの波形振幅、幅、周期、立ち上がり時間、立ち下がり時間などとにより実現する。従って、実施形態によれば、抵抗変化素子の低抵抗状態の抵抗値の制御性ばらつきの防止が向上すると共に、電流制限トランジスタTRcを省略することが可能になるため、周辺回路のサイズの縮小にも貢献できる。但し、電流制限トランジスタTRcを省略せずに、実施形態による電流制限機能と電流制限トランジスタTRcによる電流制限機能とを併せて使用してもよい。まず、実施形態の抵抗変化メモリの第1の条件であるメモリセル構造を説明する。図4は、メモリセル構造の例を示している。第1の例では、積層構造Cは、下部ビット線LBL1上に配置される。積層構造Cは、第1の導電層例えば、金属層M1と、第1の導電層M1上の絶縁層Iと、絶縁層I上の第2の導電層例えば、金属層M2とを備える。積層構造Cは、第1及び第2の導電層M1,M2間に印加される電圧が第1の電圧領域内にあるときは、電流を殆ど流さないキャパシタとして機能する。また、積層構造Cは、第1及び第2の導電層M1,M2間に印加される電圧が第2の電圧領域内にあるときは、整流素子例えば、MIMダイオード、PINダイオードなどの閾値電圧以上の領域と同様に機能する。抵抗変化素子RWは、積層構造C上に配置される。抵抗変化素子RWは、電圧パルスや電流により抵抗値が変化する抵抗変化材料を備える。ここで、ReRAMResistiveRandomAccessMemoryでは、抵抗変化素子RWは、金属酸化物、例えば、Al酸化物、Hf酸化物、Ti酸化物、La酸化物、又は、それらの混合物を備える。この時、積層構造C内の絶縁層Iも、例えば、Al酸化物、Hf酸化物、Ti酸化物、La酸化物、又は、それらの混合物を備えるのが望ましい。なぜなら、絶縁層Iと抵抗変化素子RWとを同一の金属元素及び酸素元素から構成すれば、ウェハプロセスが簡略化され、製造コストが低減されるからである。また、これらの金属酸化物は、酸素濃度に応じて、抵抗変化材料として、又は、絶縁材料として機能するからである。例えば、これら金属酸化物の酸素濃度が一定値よりも低いときは、それらは抵抗変化材料として機能し、これら金属酸化物の酸素濃度が一定値よりも高いときは、それらは絶縁材料として機能する。積層構造C内の絶縁層Iと抵抗変化素子RWとが同一の金属元素及び酸素元素を備える例について、図5に示す。同図において、酸素元素Oの組成比は、抵抗変化素子RWよりも絶縁層Iのほうが大きい。第3の導電層例えば、金属層M3は、抵抗変化素子RW上に配置される。上部ビット線UBL1は、第3の導電層M3上に配置される。第2の例では、第1の導電層例えば、金属層M1は、下部ビット線LBL1上に配置される。抵抗変化素子RWは、第1の導電層M1上に配置される。積層構造Cは、抵抗変化素子RW上に配置される。上部ビット線UBL1は、積層構造C上に配置される。積層構造Cは、第2の導電層例えば、金属層M2と、第2の導電層M2上の絶縁層Iと、絶縁層I上の第3の導電層例えば、金属層M3とを備える。積層構造Cの機能、並びに、絶縁層I及び抵抗変化素子RWを構成する材料については、上述の第1の例と同じであるため、ここでの説明は省略する。尚、第1及び第2の例において、第1、第2及び第3の導電層M1,M2,M3は、同一の材料を備えるのが望ましいが、互いに異なる材料を備えていてもよい。次に、実施形態の抵抗変化メモリの第2の条件であるセット動作時にメモリセルに与える第1の電圧パルスの波形を説明する。第1の電圧パルスは、1つの電圧パルスでもよいし、また、連続する複数の電圧パルスの集合でもよい。以下の説明では、第1の電圧パルスは、図6に示すように、後者の連続する複数の電圧パルスの集合であるものとする。また、第1の電圧パルスの振幅、幅、周期、立ち上がり時間及び立ち下がり時間について、図6に示すように定義する。同図において、Vampは、振幅であり、Twidthは、パルス幅、Tperiodは、パルス周期、Tleadは、立ち上がり時間、Ttrailは、立ち下り時間である。Twidthは、Tleadの中点からTtrailの中点までとし、Tperiodは、Tleadの中点から次のTleadの中点までとする。第1の電圧パルスの振幅は、図4の積層構造Cがキャパシタとして機能する第1の電圧領域内にある第1の電圧領域については図11及び図12を参照。また、第1の電圧パルスは、A.抵抗変化素子RWが高抵抗状態オフ状態のときに、抵抗変化素子RWを高抵抗状態から低抵抗状態に変化させるのに十分な大きさのセット電圧が、抵抗変化素子RWに印加されること、B.抵抗変化素子RWが低抵抗状態オン状態のときに、抵抗変化素子RWに流れる電流抵抗変化素子RWに印加される電圧が引き起こす低抵抗状態の抵抗値の変化が十分に小さいこと、を条件に決定される。[条件A]図4の抵抗変化素子RW及び積層構造キャパシタCから構成される直列回路メモリセルMCには、定常的に電流が流れない抵抗変化素子RWには電圧が印加されないが、過渡的な応答を利用すれば、オフ状態の抵抗変化素子RWに十分に大きなセット電圧を印加することができる。そのために、第1の電圧パルスは、Tlead<Roff×C...1を満たす。但し、Tleadは、第1の電圧パルスの立ち上がり時間secであり、Roffは、抵抗変化素子RWのオフ状態の抵抗値第1の抵抗値Ωであり、Cは、積層構造キャパシタCの容量Fである。[条件B]図4の抵抗変化素子RW及び積層構造キャパシタCから構成される直列回路メモリセルMCの過渡的な応答を利用すれば、オン状態の抵抗変化素子RWに印加される電圧を小さくし、それに流れる電流を十分に小さくすることができる。そのために、第1の電圧パルスは、Ron×C<Tlead...2Ron×C<Ttrail...3を満たす。但し、Tleadは、第1の電圧パルスの立ち上がり時間secであり、Ttrailは、第1の電圧パルスの立ち下り時間secであり、Ronは、抵抗変化素子RWのオン状態の抵抗値第2の抵抗値Ωであり、Cは、積層構造キャパシタCの容量Fである。上述の第1の条件メモリセル構造及び第2の条件第1の電圧パルスの波形を満たしたときの効果を説明する。図7は、セット動作の前後において、抵抗変化素子及び積層構造キャパシタに分配される電圧を示している。同図において、Vは、抵抗変化素子RWに分配される電圧であり、Vは、積層構造キャパシタに分配される電圧であり、Vは、抵抗変化素子RWに分配される電圧Vと積層構造キャパシタに分配される電圧Vとの合計である。セット動作前抵抗変化素子RWがオフ状態のときは、第1の電圧パルスの振幅電圧の殆どが抵抗変化素子RWに分配される。これに対し、セット動作後抵抗変化素子RWがオン状態のときは、第1の電圧パルスの振幅電圧の殆どが積層構造キャパシタCに分配される。但し、第1の電圧パルスは、図6に示す波形を有し、TleadTtrail3nsとし、Twidth10nsとし、Tperiod100nsとする。また、第1の電圧パルスが印加されるメモリセルとしては、図4に示す構造を用い、かつ、抵抗変化素子RWのオン状態の抵抗値Ronは、10MΩとし、抵抗変化素子RWのオフ状態の抵抗値Roffは、10GΩとする。また、積層構造内の絶縁層の厚さは、5nmとし、積層構造内の絶縁層の比誘電率は、15とする。図7の結果から明らかなように、抵抗変化素子RWがオフ状態のときは、第1の電圧パルスの振幅電圧の90以上が抵抗変化素子RWに分配される。これに対し、抵抗変化素子RWがオン状態のときは、第1の電圧パルスの振幅電圧の10以下が抵抗変化素子RWに分配される。従って、抵抗変化素子RWが高抵抗状態から低抵抗状態になると、瞬時に、抵抗変化素子RWに分配される電圧が低下するため、抵抗変化素子RWに流れる電流を、コンベンショナルな技術で発生するタイムラグなしに、直ちに制限することができる。[条件Aについての第1の変形例]抵抗変化素子RWがオフ状態のときにそれに印加される最大電圧は、Tleadが短いほど大きくなる。従って、第1の電圧パルスは、さらに、Tlead≦Roff×C×03...4を満たしているのが望ましい。なぜなら、式4を満たしていれば、図8に示すように、第1の電圧パルスの振幅の80以上の電圧が抵抗変化素子RWに分配されるため、第1の電圧パルスの振幅が大きくなり過ぎることを防止できるからである。同図によれば、TleadRoff×C×1のとき、第1の電圧パルスの振幅の約60が抵抗変化素子RWに分配される。これでも抵抗変化素子RWを高抵抗状態から低抵抗状態に変化させることができるが、セット電圧が一定であると仮定すると、TleadRoff×C×1のときは、TleadRoff×C×03のときよりも、第1の電圧パルスの振幅を大きくしなければならない。従って、メモリチップ抵抗変化メモリ内の昇圧回路により高電圧を生成することを考慮すると、式4に示す条件により、第1の電圧パルスの振幅の80以上の電圧を抵抗変化素子RWに分配することは、設計上、非常に有効である。[条件Aについての第2の変形例]抵抗変化素子RWがオフ状態のときにそれに十分な大きさのセット電圧が印加されると共に、積層構造C内の絶縁層Iに不要な電圧ストレスを与えないための条件を説明する。第1の変形例で説明したように、抵抗変化素子RWがオフ状態のときにそれに印加される最大電圧は、Tleadが短いほど大きくなる。従って、抵抗変化素子RWを高抵抗状態から低抵抗状態へ変化させる目的に限っては、Twidthに制限はない。しかし、TwidthがRoff×Cで記述される時定数よりも十分長い場合、積層構造C内の絶縁層Iに印加される電圧は、時間の経過に従って増加していく。このため、積層構造C内の絶縁層Iに不要な電圧ストレスが印加されることになり、その結果、絶縁層Iが劣化し、キャパシタとしての積層構造Cの機能が低下する。従って、第1の電圧パルスは、さらに、Twidth≦Roff×C×03...5を満たしているのが望ましい。尚、Tlead<Twidth及びTtrail<Twidthとしたときは、第2の変形例の条件が満たされると、同時に、第1の変形例の条件も満たされる。[条件Bについての変形例]セット動作中においては、条件Bに示すように、セットオフ状態からオン状態への変化が完了したとき、オン状態の抵抗変化素子RWに印加される電圧を十分に小さくし、それに流れる電流を十分に小さくすることが必要である。但し、第1の電圧パルスが、条件B、即ち、式2及び3を満たしていても、Tlead及びTtrailが短くなるに従い、オン状態の抵抗変化素子RWに印加される電圧は大きくなる。そこで、抵抗変化素子RWのオン状態の抵抗値の制御性をさらに向上させるための条件について説明する。図9は、Tlead及びTtrailをパラメータに、オン状態の抵抗変化素子RWに印加される電圧がどのように変化するかを示している。この例では、TleadとTtrailは、等しいと仮定する。また、第1の電圧パルスの立ち上がり時Tleadに抵抗変化素子RWに印加される電圧をプラスの場合、第1の電圧パルスの立ち下がり時Ttrailに抵抗変化素子RWに印加される電圧をマイナスである。即ち、第1の電圧パルスの立ち上がり時Tleadに流れる電流の向きと第1の電圧パルスの立ち下がり時Ttrailに流れる電流の向きとは、逆となる。さらに、第1の電圧パルスのパルス幅Twidthは、第1の電圧パルスの立ち下がり時Ttrailに抵抗変化素子RWに印加される電圧がTwidthに因らない程度に十分に長いと仮定する。第1の電圧パルスの立ち上がり時Tleadに抵抗変化素子RWに印加される電圧は、第1の電圧パルスのパルス幅Twidthに因らない。同図によれば、Tlead及びTtrailがRon×C×10又はそれよりも長いとき、オン状態の抵抗変化素子RWに印加される電圧は、第1の電圧パルスの振幅の01以下となることが分かる。従って、第1の電圧パルスは、さらに、Tlead≧Ron×C×10...6Ttrail≧Ron×C×10...7を満たしているのが望ましい。[その他の条件]第1の電圧パルスが連続する複数の電圧パルスの集合であるとき、抵抗変化素子RWに印加される最大電圧が一定値を下回らないための条件抵抗変化素子RWに印加される最大電圧の変化を抑制するための条件を説明する。図10は、複数の電圧パルスを連続して与えるときの積層構造キャパシタCに印加される電圧の変化を示している。本例では、電圧パルス数は、10と仮定する。抵抗変化素子RWに印加される電圧Vは、VVV...8で表される。同図から明らかなように、複数の電圧パルスをメモリセルに連続して与えるとき、積層構造キャパシタCに印加される電圧は、次第に増加していく。これは、抵抗変化素子RWに印加される最大電圧が次第に低下していくことを意味する。ところで、抵抗変化素子RWに印加される最大電圧がセット動作に必要な一定値を下回らないためには、VVは、015以下であることが望ましい。一方、10個の電圧パルスを印加した後に、VVが015以下である例は、同図から明らかなように、TperiodTwidth×5と、TperiodTwidth×10の2つのケースである。従って、第1の電圧パルスが10以下の複数の電圧パルスの集合であるとき、Tperiod≧Twidth×5...9を満たしているのが望ましい。式9を満たすことにより、セット動作において、抵抗変化素子RWに印加される最大電圧の変化を抑制できるため、抵抗変化素子RWに印加される最大電圧が一定値を下回ってしまうという事態を回避できる。次に、リセット動作及び読み出し動作について説明する。リセット動作及び読み出し動作は、セット動作と同様に積層構造Cをキャパシタとして用いたときの過渡応答を利用する第1の動作、又は、積層構造Cを電流を流す素子として用いたときの定常状態を利用する第2の動作により行うことができる。[第1の動作]リセット動作リセット動作は、セット動作と同様に、過渡応答を利用する。この場合、オン状態の抵抗変化素子RWに十分な電圧を印加するためには、セット時と同じ理由により、第2の電圧パルスは、Tlead≦Ron×C×03...10Ttrail≦Ron×C×03...11であることが必要である。また、セット時と同じ理由により、Twidth≦Ron×C×03...12Tperiod≧Twidth×5...13であることが望ましい。読み出し動作第3の電圧パルスを印加して、読み出し動作も、セット動作と同様に、過渡応答を利用する。この場合、オン状態及びオフ状態の抵抗変化素子RWに共に十分な電圧を印加するためには、セット時と同じ理由により、第3の電圧パルスは、Tlead≦Ron×C×03...14Ttrail≦Ron×C×03...15であることが必要である。また、セット時と同じ理由により、Twidth≦Ron×C×03...16Tperiod≧Twidth×5...17であることが望ましい。図11に、セット電圧Vset、リセット電圧Vreset及び読み出し電圧Vreadとの関係を、いくつかの例について示す。図11aは、セット電圧の極性と、リセット電圧の極性が同じユニポーラ型の抵抗変化素子を用いた場合の例である。同じユニポーラ型抵抗変化素子を使用する場合には以下に注意する必要がある。リセット動作により抵抗変化素子RWをオン状態からオフ状態にすると、与えるパルスの立ち上がり時間Tleadが、メモリセルの時定数に対して相対的に小さくなるメモリセルの時定数がRon×C→Roff×Cに変化する。このとき抵抗変化素子RWに分配される電圧が条件によっては大きくなる。この電圧がセット電圧を超えると、一旦オフ状態になった抵抗変化素子が再度セットされ、動作が不安定になる。この問題を回避するためには、オフ状態になった際に抵抗変化素子RWに分配される電圧がセット電圧Vsetよりも十分に小さいことが必要であり、それにはリセット電圧がセット電圧よりも小さくなければならない。一方、本実施例では、セット動作の場合、抵抗変化素子がオン状態になった瞬間に、抵抗変化素子にかかる電圧が抑制される。そのため、セット電圧がリセット電圧よりも大きくても、セット動作時に一旦オン状態になった抵抗変化素子が再度リセットされることはない。なお、図11aでは、読み出し電圧Vreadの振幅は、セット電圧Vset及びリセット電圧Vresetの振幅よりも小さくすることが必要である。即ち、読み出し時における誤書き込みや誤消去を防ぐために、読み出し電圧の絶対値Vreadは、セット電圧の絶対値Vset及びリセット電圧の絶対値Vresetよりも十分に小さい。また、図11aでは、読み出し電圧Vreadの極性がセット電圧Vset及びリセット電圧Vresetの極性と同じ場合について示したが、読み出し電圧Vreadの極性は、セット電圧Vset及びリセット電圧Vresetの極性と異なっていてもよい。この場合、読み出し電圧Vreadの振幅は、特に制限されない。図11bは、セット電圧の極性と、リセット電圧の極性が逆であるバイポーラ型の抵抗変化素子を用いた場合の例である。この場合、リセットとセットでは動作する電圧の極性が異なるため、ユニポーラ型のようにリセット時の再セットによる動作不安定化の問題は生じない。その為、セット電圧の絶対値Vsetとリセット電圧の絶対値Vresetの大小関係が特に制限されることはない。また、図11bでは、読み出し電圧Vreadの極性がセット電圧Vsetの極性と同じ場合について示したが、読み出し電圧Vreadの極性はリセット電圧Vresetの極性と同じであってもよい。前者の場合は読み出し電圧の絶対値Vreadはセット電圧の絶対値Vsetよりも小さく、後者の場合は読み出し電圧の絶対値Vreadはリセット電圧の絶対値Vresetよりも小さいことが必要となる。[第2の動作]リセット動作リセット動作で定常状態を利用する場合について説明する。リセット動作では、積層構造Cが電流を流すようになる電圧領域を用いて、オン状態の抵抗変化素子RWにリセット動作に必要な第2の電圧パルスを印加する。定常状態で抵抗変化素子RWに電圧を印加するためには、キャパシタの絶縁層Iは、抵抗変化素子RWをリセットさせる際に必要な電流Iresetを流す必要があり、図12a及びbに示すようなMIMダイオードの特性を利用する必要がある。一方で、本例は、セット時に過渡応答を利用することが特徴であることから、Vsetは、絶縁層Iが容量として機能する第1の電圧領域の範囲内になければならない。そのため、図12aに示すように、VsetVsetである必要がある本実施例では、リセット動作時に抵抗変化素子がOFF状態になってもVsetを超える電圧が抵抗変化素子には印加されているため、ユニポーラ型の場合には再度セットが起こり、抵抗変化素子RWを高抵抗状態に保つことが困難となるからである。読み出し動作第3の電圧パルスを印加して読み出し動作で定常状態を利用する場合について説明する。ここでは、キャパシタの絶縁層Iは、読み出しに必要な電圧が抵抗変化素子に印加された場合に抵抗変化素子RWに流れる電流Ireadを流す必要があり、図13a及びbに示すようなMIMダイオードの特性を利用して、読み出し電圧Vreadは、第2の電圧領域の範囲内になければならない。一方で、本例は、セット時に過渡応答を利用することが特徴であることから、Vsetは、絶縁層Iが容量として機能する第1の電圧領域の範囲内になければならない。ここで、前述した理由により、読み出し時の誤書き込みを回避するためには、読み出し電圧とセット電圧の極性が同じであってはならない。読み出し電圧とセット電圧の極性が同じである場合には、本実施例においては必然的に読み出し電圧の絶対値Vreadはセット電圧の絶対値Vsetより大きくなり、読み出し時の誤書き込みが回避できない為である。図13aは、ユニポーラ型の抵抗変化素子を用いた場合の例である。読み出し電圧Vreadの極性は、セット電圧Vset及びリセット電圧Vresetの極性とは異なり、読み出し電圧Vreadは、第2の電圧領域の範囲内にある。図13bは、バイポーラ型の抵抗変化素子を用いた場合の例である。先述のように、読み出し時に定常状態を利用する場合、読み出し電圧Vreadとセット電圧Vsetの極性が同じであってはならない。即ち、バイポーラ型の場合は、読み出し電圧Vreadの極性とリセット電圧Vresetの極性とが同じになる。ここで、図13bでは、読み出し及びリセットに定常状態を利用し、読み出し電圧Vreadとリセット電圧Vresetが共に第2の電圧領域にある。この場合、読み出し電圧の絶対値Vread|は、リセット電圧の絶対値Vresetよりも小さくする。また、この場合、読み出しについて過渡応答を利用し、読み出し電圧Vreadを第1の電圧領域内にしても構わない。読み出し電圧Vreadをリセット電圧Vresetの極性と同じとした場合は、読み出し電圧Vreadの振幅をリセット電圧Vresetの振幅よりも小さくすることが必要である。読み出し電圧Vreadをセット電圧Vsetの極性と同じとした場合は、読み出し電圧Vreadの振幅をセット電圧Vsetの振幅よりも小さくすることが必要である。4.むすび以上、実施形態によれば、抵抗変化素子を高抵抗状態から低抵抗状態に変化させる動作において、抵抗変化素子に流れる電流を制限する新たな技術により、低抵抗状態の抵抗値のばらつきを防止することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"