クロック信号を受信して複数個の分周クロック信号を生成し、前記複数個の分周クロック信号から伝送制御信号を生成する伝送制御信号生成部と、前記伝送制御信号に同期してヒューズ信号を伝送するヒューズ信号伝送部と、前記クロック信号を受信して前記複数個の分周クロック信号を生成し、前記複数個の分周クロック信号から受信制御信号を生成する受信制御信号生成部と、前記受信制御信号に同期して前記ヒューズ信号を受信するヒューズ信号受信部を備えることを特徴とする半導体装置。前記伝送制御信号生成部は、前記クロック信号を分周して前記複数個の分周クロック信号を生成するクロック分周部と、前記複数個の分周クロック信号をデコーディングして順次的にイネーブルされる前記伝送制御信号を生成する第1のクロックデコーディング部を備えることを特徴とする請求項1に記載の半導体装置。前記ヒューズ信号伝送部は、前記伝送制御信号が順次的にイネーブルされるたびに並列に入力される前記ヒューズ信号を受信して直列に出力される前記ヒューズ信号を生成することを特徴とする請求項2に記載の半導体装置。前記受信制御信号生成部は、前記クロック信号を分周して前記複数個の分周クロック信号を生成するクロック分周部と、前記複数個の分周クロック信号をデコーディングして順次的にイネーブルされる前記受信制御信号を生成する第2のクロックデコーディング部を備えることを特徴とする請求項3に記載の半導体装置。前記ヒューズ信号受信部は、前記受信制御信号が順次的にイネーブルされるたびに直列に入力される前記ヒューズ信号を受信して並列に出力されるヒューズ出力信号を生成することを特徴とする請求項3に記載の半導体装置。前記ヒューズ出力信号をデコーディングしてTSV選択信号を生成するTSV選択部をさらに備えることを特徴とする請求項5に記載の半導体装置。クロック信号を分周して複数個の分周クロック信号を生成するクロック分周部と、前記分周クロック信号に応答してヒューズ信号を伝送する信号伝送部と、マスターチップに配置されて、前記複数個の分周クロック信号に応答して前記ヒューズ信号を受信してTSV選択信号を生成するマスターチップ信号受信部と、スレーブチップに配置されて、前記複数個の分周クロック信号に応答して前記ヒューズ信号を受信して前記TSV選択信号を生成するスレーブチップ信号受信部を備えることを特徴とする半導体装置。前記信号伝送部は、前記複数個の分周クロック信号から伝送制御信号を生成する伝送制御信号生成部と、前記伝送制御信号に同期して前記ヒューズ信号からヒューズ伝送信号を生成するヒューズ信号伝送部を備えることを特徴とする請求項7に記載の半導体装置。前記伝送制御信号生成部は、前記複数個の分周クロック信号をデコーディングして順次的にイネーブルされる前記伝送制御信号を生成することを特徴とする請求項8に記載の半導体装置。前記ヒューズ信号伝送部は、前記伝送制御信号がイネーブルされるたびに並列に入力される前記ヒューズ信号を受信して直列に出力される前記ヒューズ伝送信号を生成することを特徴とする請求項9に記載の半導体装置。前記マスターチップ信号受信部は、前記複数個の分周クロック信号から受信制御信号を生成する受信制御信号生成部と、前記受信制御信号に同期して前記ヒューズ伝送信号からヒューズ出力信号を生成するヒューズ信号受信部と、前記ヒューズ出力信号をデコーディングして前記TSV選択信号を生成するTSV選択部を備えることを特徴とする請求項8に記載の半導体装置。前記受信制御信号は、前記伝送制御信号と実質的に位相が同じであることを特徴とする請求項11に記載の半導体装置。前記受信制御信号生成部は、前記複数個の分周クロック信号をデコーディングして順次的にイネーブルされる前記受信制御信号を生成するクロックデコーディング部を含むことを特徴とする請求項11に記載の半導体装置。前記ヒューズ信号受信部は、前記受信制御信号がイネーブルされるたびに直列に入力される前記ヒューズ伝送信号を受信して並列に出力される前記ヒューズ出力信号を生成することを特徴とする請求項11に記載の半導体装置。前記スレーブチップ信号受信部は前記複数個の分周クロックから受信制御信号を生成する受信制御信号生成部と、前記受信制御信号に同期して前記ヒューズ伝送信号を受信してヒューズ出力信号を生成するヒューズ信号受信部と、前記ヒューズ出力信号をデコーディングして前記TSV選択信号を生成するTSV選択部を備えることを特徴とする請求項8に記載の半導体装置。前記受信制御信号は前記伝送制御信号と実質的に位相が同じであることを特徴とする請求項15に記載の半導体装置。前記受信制御信号生成部は、前記複数個の分周クロック信号をデコーディングして順次的にイネーブルされる前記受信制御信号を生成することを特徴とする請求項15に記載の半導体装置。前記ヒューズ信号受信部は前記受信制御信号がイネーブルされるたびに直列に入力される前記ヒューズ伝送信号を受信して並列に出力される前記ヒューズ出力信号を生成することを特徴とする請求項15に記載の半導体装置。前記TSV選択信号に応答して前記マスターチップから前記スレーブチップに伝送される信号の経路を設定するリペア回路を備えることを特徴とする請求項7に記載の半導体装置。前記リペア回路は、第1信号を伝送する第1TSV及び第2TSVと、前記TSV選択信号に応答して前記第1信号を前記第1TSV又は前記第2TSVのいずれかに出力するトランシーバーと、前記TSV選択信号に応答して前記第1TSV及び第2TSVのいずれかを介して前記第1信号を受信するレシーバーを備えることを特徴とする請求項19に記載の半導体装置。本発明は前記のような問題点を解決するためになされたものであり、単一半導体装置を構成する複数個のチップでヒューズ信号を伝送できる半導体装置に関することである。本発明の実施形態による半導体装置はクロック信号を受信して複数個の分周クロック信号を生成し、前記複数個の分周クロック信号から伝送制御信号を生成する伝送制御信号生成部と、前記伝送制御信号に同期してヒューズ信号を伝送するヒューズ信号伝送部と、前記クロック信号を受信して前記複数個の分周クロック信号を生成し、前記複数個の分周クロック信号から受信制御信号を生成する受信制御信号生成部と、前記受信制御信号に同期して前記ヒューズ信号を受信するヒューズ信号受信部を備える。本発明の他の実施形態による半導体装置はクロック信号を分周して複数個の分周クロック信号を生成するクロック分周部と、前記分周クロック信号に応答してヒューズ信号を伝送するヒューズ信号伝送部と、マスターチップに配置されて、前記複数個の分周クロック信号に応答して前記ヒューズ信号を受信してTSV選択信号を生成するマスターチップ信号受信部と、スレーブチップに配置されて、前記複数個の分周クロック信号に応答して前記ヒューズ信号を受信して前記TSV選択信号を生成するスレーブチップ信号受信部を備える。本発明によると、複数回のチップが各々ヒューズ回路を備える必要がないので、チップの面積を確保するのに有利であるという効果がある。また、各々のチップからヒューズ信号の伝送制御信号と実質的に位相が同一な受信制御信号に応答して前記ヒューズ信号を受信するので、正確なヒューズ信号の伝送が行われる効果がある。図1は本発明の実施形態による半導体装置の構成を概略的に表す図である。図1で、前記半導体装置1はマスターチップmaster、第1スレーブチップslave1及び第2スレーブチップslave2を含むことと図示されているが、積層されるチップの個数を限定するものではない。前記マスターチップ及びスレーブチップは互いに積層されてパッケージングされ、単一半導体装置において、前記複数のチップはスルーシリコンビアThroughSiliconViaTSVを通して互いに電気的に連結される。図1で、前記マスターチップはクロック分周部10及び信号伝送部20を含む。前記クロック分周部10はクロック信号CLKを受信し、前記クロック信号CLKを分周して複数個の分周クロック信号CLKT<0:k>を生成する。前記信号伝送部20は伝送制御信号CLKP<0:11>、CLKF<0:2>に応答してヒューズ信号を伝送する。前記ヒューズ信号は、複数個のヒューズセットを含むヒューズ回路11でヒューズのカッティングの可否によって生成されたヒューズ信号FUSE<0:n>として、半導体装置で使われることができるあらゆる情報信号を含むことができる。本発明の実施形態では、前記ヒューズ信号は特に不良TSVの存在及び不良が発生したTSVに対応した情報を持っていることと例示される。ただし、本発明の実施形態によって伝送される信号は前記ヒューズ信号FUSE<0:n>のみに限定されるのではなく、半導体装置の内部にて通信される信号を全て含むことができる。前記信号伝送部20は前記ヒューズ信号FUSE<0:n>を前記伝送制御信号CLKP<0:11>、CLKF<0:2>に同期させて出力する。前記信号伝送部20は、伝送制御信号の生成部21及びヒューズ信号の伝送部22を含む。前記伝送制御信号の生成部21は分周クロック信号CLKT<0:k>に応答して前記伝送制御信号CLKP<0:11>、CLKF<0:2>を生成する。前記ヒューズ信号の伝送部22は、前記ヒューズ信号FUSE<0:n>を受信し、前記ヒューズ信号FUSE<0:n>を前記伝送制御信号CLKP<0:11>、CLKF<0:2>に同期させて前記ヒューズ伝送信号FSTSV<0:2>として出力する。前記出力されたヒューズ伝送信号FSTSV<0:2>は第1TSVTSV1を通さないでまたは前記第1TSVを通して一つまたはその以上の前記マスターチップ、前記第1スレーブチップ及び第2スレーブチップに伝送されることができる。前記マスターチップ、第1スレーブチップ及び第2スレーブチップは、各々信号受信部30、40、50を含む。前記信号受信部30、40、50は前記信号伝送部20から伝送された前記ヒューズ伝送信号を受信するように構成される。前記信号受信部30、40、50は受信制御信号CLKP’<0:11>、CLKF’<0:2>に応答して前記ヒューズ伝送信号を受信する。すなわち、前記信号受信部30、40、50は前記受信制御信号CLKP’<0:11>、CLKF’<0:2>に同期して前記ヒューズ伝送信号FSTSV<0:2>を受信する。前記信号受信部30、40、50は、受信された前記ヒューズ伝送信号FSTSV<0:2>によってヒューズ出力信号FSOUT<0:n>を生成する。前記信号受信部30、40、50は、各々受信制御信号の生成部31、41、51及びヒューズ信号の受信部32、42、52を含む。前記受信制御信号の生成部31、41、51は前記分周クロック信号CLKT<0:k>に応答して前記受信制御信号CLKP’<0:11>を生成する。本発明の実施形態で、前記受信制御信号CLKP’<0:11>は前記伝送制御信号CLKP<0:11>と実質的に同じ位相を有する信号である。したがって、前記受信制御信号の生成部31、41、51は前記伝送制御信号の生成部21と同じ構成を有するように構成されることが望ましい。前記ヒューズ信号の受信部32、42、52は前記受信制御信号CLKP’<0:11>に応答して前記ヒューズ伝送信号FSTSV<0:2>を受信してヒューズ出力信号FSOUT<0:n>を生成する。すなわち、前記ヒューズ信号の受信部32、42、52は前記受信制御信号CLKP’<0:11>、CLKF’<0:2>に同期して前記ヒューズ伝送信号FSTSV<0:2>から前記ヒューズ出力信号FSOUT<0:n>を生成するように構成される。先に説明した通り、前記伝送制御信号の生成部21から生成された前記伝送制御信号CLKP<0:11>、CLKF<0:2>は前記受信制御信号の生成部31、41、51から生成された前記受信制御信号CLKP’<0:11>、CLKF’<0:2>と同じ位相を有するので、前記信号伝送部20で前記ヒューズ伝送信号FSTSV<0:2>が伝送されるタイミングに合せて前記マスターチップ、第1スレーブチップ及び第2スレーブチップが前記ヒューズ伝送信号FSTSV<0:2>を受信することができる。換言すれば、前記信号伝送部20が前記伝送制御信号CLKP<0:11>、CLKF<0:2>に同期して前記ヒューズ伝送信号FSTSV<0:2>を出力すると前記信号受信部30、40、50は前記受信制御信号CLKP’<0:11>に同期して前記ヒューズ伝送信号FSTSV<0:2>を受信して前記ヒューズ出力信号FSOUT<0:n>を生成できる。したがって、前記ヒューズ回路11の前記ヒューズ信号は前記信号受信部30、40、50に伝送されることができる。前記ヒューズ伝送信号FSTSV<0:2>は、前記第1TSVTSV1を通して前記第1スレーブチップ及び第2スレーブチップに伝送されることができる。また、前記ヒューズ伝送信号FSTSV<0:2>は前記第1TSVを通さないで信号ラインを通して前記マスターチップの信号受信部30に伝送されることができる。また、前記半導体装置1は前記分周クロック信号CLKT<0:k>を伝送する第2TSVTSV2をさらに含む。前記第2TSVは、前記マスターチップ、前記第1スレーブチップ及び第2スレーブチップを貫通して連結し、前記分周クロック信号CLKT<0:k>を前記それぞれのチップに伝送できる。前記第2TSVは前記分周クロック信号CLKT<0:k>の個数によって複数個のTSVを含むことができる。一方、前記クロック分周部10は、前記第1スレーブチップないし第2スレーブチップが備えることもできる。この場合、前記クロック信号CLKは前記第1スレーブチップ及び第2スレーブチップに伝送されて、前記第1スレーブチップ及び第2スレーブチップ各々に備わったクロック分周部を通して前記複数個の分周クロック信号CLKT<0:k>が生成されることができる。他の実施形態にしたがう場合、クロック信号を伝送するTSVの個数を減少させることができる。図1で、前記半導体装置1は前記第1TSV及び前記第2TSVを通して伝送される前記ヒューズ伝送信号FSTSV<0:2>及び前記分周クロック信号CLKT<0:k>を各々バッファーリングするリピーターRPTをさらに含むことができる。図1で、前記半導体装置1のマスターチップ、第1スレーブチップ及び第2スレーブチップは、各々前記ヒューズ出力信号FSOUT<0:n>を受信してTSV選択信号TSVSEL<0:m>を生成するTSV選択部33、43、53をさらに含むことができる。前記TSV選択部33、43、53は前記ヒューズ出力信号FSOUT<0:n>をデコーディングしてTSV選択信号TSVSEL<0:m>を生成する。先に説明した通り、本発明の実施形態の前記ヒューズ信号はTSVの不良情報を持っていることと例示された。したがって、前記TSV選択部33、43、53は不良TSVを正常なTSVに変えるリペア動作のために使われることができる。図2は図1のクロック分周部10の実施形態の構成を概略的に表す図である。図2で、前記クロック分周部10は複数個の分周部及び複数個の遅延ドライバーを含む。前記複数個の分周部は各々直列に連結され、前記クロック信号CLKから複数個の遅延クロック信号CLKD<0:k>を生成する。前記分周部は入力されるクロック信号CLK及び遅延クロック信号CLKD<0:k-1>の周期を、限定するのではないが、例えば2倍分周して前記遅延クロック信号CLKD<0:k>を生成する。前記分周部は、リセット信号RSTをさらに受信し、前記リセット信号RSTが入力されると初期化できる。前記分周部は例えば、T-フリップフロップで構成されることができる。前記複数個の遅延ドライバーは前記複数個の遅延クロック信号CLKD<0:k>を各々受信して前記複数個の分周クロック信号CLKT<0:k>を生成する。前記遅延ドライバーはバッファーから構成されることができて、遅延量及び駆動力を調節して前記遅延クロック信号CLKD<0:k>のエッジを整列する機能を備える。したがって、前記クロック分周部は前記遅延ドライバーを具備することによって、エッジが整列になった前記複数個の分周クロック信号CLKT<0:k>を生成できる。また、前記クロック分周部10から生成された分周クロック信号CLKT<0:k>は前記クロック信号CLKより周期が長い。したがって、前記クロック分周部10は前記伝送制御信号の生成部21及び受信制御信号の生成部31、41、51が各々前記伝送制御信号CLKP<0:11>、CLKF<0:2>及び受信制御信号CLKP’<0:11>を生成するタイミングマージンを確保することができるようにする。図3は図1の伝送制御信号の生成部21の実施形態の構成及び動作を概略的に表す図である。図3で、前記伝送制御信号の生成部21は前記複数個の分周クロック信号CLKT<0:k>をデコーディングして順次的にイネーブルされる前記伝送制御信号CLKP<0:11>、CLKF<0:2>を生成するクロックデコーディング部を含む。図3のように、前記クロックデコーディング部は第1デコーディング部301及び第2デコーディング部302を含む。前記第1デコーディング部301は一部分の前記分周クロック信号CLKT<0:l-1>を受信する。前記第1デコーディング部301は前記一部分の分周クロック信号CLKT<0:l-1>をデコーディングして前記伝送制御信号CLKP<0:11>を生成する。前記第2デコーディング部302は残りの前記分周クロック信号CLK<l:k>を受信する。前記第2デコーディング部302は前記残りの分周クロック信号CLK<l:k>をデコーディングして前記伝送制御信号CLKF<0:2>を生成する。図3を参照して、前記クロックデコーディング部の動作を説明すると次の通りである。以下では、前記伝送制御信号CLKP<0:11>、CLKF<0:2>が15個生成される場合を例示した。特に、図3には5個の伝送制御信号CLKP<0:3>、CLKF<0>が生成される動作を図示した。前記第1ないし第4分周クロック信号CLKT<0:3>は、図3のように各々2倍の周期差を有する。第1時点aで前記第1ないし第4分周クロック信号CLKT<0:3>は全てハイレべルであり、前記第1ないし第4分周クロック信号CLKT<0:3>がデコーディングされて前記伝送制御信号CLKP<0>がイネーブルされる。第2時点bで前記第1分周クロック信号CLKT<0>はローレベルであり、前記第2ないし第4分周クロック信号CLKT<1:3>はハイレべルであり、前記第1ないし第4分周クロック信号CLKT<0:3>がデコーディングされて伝送制御信号CLKP<1>がイネーブルされる。第3時点cで前記第2分周クロック信号CLKT<1>はローレベルであり、前記第1、第3及び第4分周クロック信号CLKT<0、2:3>はハイレベルであり、前記第1ないし第4分周クロック信号CLKT<0:3>がデコーディングされて前記伝送制御信号CLKP<2>がイネーブルされる。第4時点dで前記第1及び第2分周クロック信号CLKT<0:1>はローレべルであり、前記第3及び第4分周クロック信号CLKT<2:3>はハイレベルであり、前記第1ないし第4分周クロック信号CLKT<0:3>がデコーディングされて前記伝送制御信号CLKP<3>がイネーブルされる。したがって、前記分周クロック信号CLKT<0:3>のデコーディング結果によって順次的にイネーブルされる前記伝送制御信号CLKP<0:3>が前記第1デコーディング部301によって生成されることができる。また、第2デコーディング部302は前記伝送制御信号CLKP<0:3>が順次的にイネーブルされる間継続的にイネーブルされる前記伝送制御信号CLKF<0>を生成する。このように、残りの伝送制御信号CLKP<4:11>、CLKF<1:2>も前記第1デコーディング部301及び第2デコーディング部302によって生成されることができる。前記クロック信号をデコーディングする方式は技術分野で知らされた多様な方式で行なわれることができることである。一方、先に説明した通り、前記マスターチップ、第1スレーブチップ及び第2スレーブチップにパッチされる前記受信制御信号の生成部31、41、51は各々図3に図示された前記伝送制御信号の生成部21と同じ構成を有することができる。本発明の実施形態から、前記受信制御信号の生成部31、41、51は前記伝送制御信号CLKP<0:11>に対応する前記受信制御信号CLKP’<0:11>を生成すると充分なので、前記受信制御信号の生成部31、41、51は前記第2デコーディング部302を備えず前記第1デコーディング部301を備えるように構成すればよい。したがって、前記受信制御信号の生成部31、41、51は前記伝送制御信号CLKP<0:11>と実質的に位相が同じ前記受信制御信号CLKP’<0:11>を生成できる。図4は図1のヒューズ信号の伝送部22の実施形態の構成を表す図である。図4で、前記ヒューズ信号の伝送部22は第1ないし第3伝送部410、420、430を備える。前記第1ないし第3伝送部410、420、430は各々前記伝送制御信号CLKP<0:11>、CLKT<0:2>を共通的に受信する。前記第1伝送部410は前記ヒューズ信号FUSE<0:n>の中の一部FUSE<0、3、6、、n-2>を受信し、前記第2伝送部420は前記ヒューズ信号FUSE<0:n>の中の他の一部FUSE<1、4、7、、n-1>を受信し、前記第3伝送部430は前記ヒューズ信号FUSE<0:n>の中の残りの一部FUSE<2、5、8、、n>を受信するように構成される。すなわち、前記第1ないし第3伝送部410、420、430が受信する前記ヒューズ信号FUSE<0:n>は互いに重ならない。したがって、前記ヒューズ信号の伝送部22は一つの伝送制御信号CLKP<0:11>、CLKT<0:2>に応答して複数個のヒューズ信号FUSE<0:n>を一度に伝送できる。すなわち、前記伝送制御信号CLKP<0>がイネーブルされると前記第1伝送部410は前記ヒューズ信号FUSE<0>から前記ヒューズ伝送信号FSTSV<0>を生成して出力し、前記第2伝送部420は前記ヒューズ信号FUSE<1>から前記ヒューズ伝送信号FSTSV<1>を生成して出力し、前記第3伝送部430は前記ヒューズ信号FUSE<2>から前記ヒューズ伝送信号FSTSV<2>を生成して出力する。前記伝送制御信号CLKP<1>がイネーブルされると前記第1伝送部410は前記ヒューズ信号FUSE<3>から前記ヒューズ伝送信号FSTSV<0>を生成して出力し、前記第2伝送部420は前記ヒューズ信号FUSE<4>から前記ヒューズ伝送信号FSTSV<1>を生成して出力し、前記第3伝送部430は前記ヒューズ信号FUSE<5>から前記ヒューズ伝送信号FSTSV<2>を生成して出力する。したがって、前記ヒューズ信号の伝送部22は並列に入力される前記ヒューズ信号FUSE<0:n>を前記ヒューズ伝送信号FSTSV<0:2>として直列に出力し、前記ヒューズ信号の伝送部22は前記第1ないし第3伝送部410、420、430を含んで前記15個の伝送制御信号CLKP<0:11>、CLKF<0:2>に応答して36個のヒューズ信号を伝送できる。ただし、ヒューズ信号の個数はこれに限定されるものではなく、当業者ならば伝送部の個数及び伝送制御信号の個数によって伝送できるヒューズ信号の個数を調節できる。図5は図4の第1伝送部の410の実施形態の構成を概略的に表すブロック図である。前記第1伝送部410は第1ないし第3プリドライバー511~513及び出力ドライバー520を含む。前記第1ないし第3プリドライバー511~513は各々割り当てられた前記ヒューズ信号FUSE<0、3、6、9>、FUSE<12、15、18、21>、FUSE<24、27、30、33>ヒューズ信号FUSE<0:n>が総数36個である場合を例示する及び前記伝送制御信号CLKP<0:3>、CLKP<4:7>、CLKP<8:11>を受信する。前記第1ないし第3プリドライバー511~513は、各々割り当てられた前記伝送制御信号CLKP<0:3>、CLK<4:7>、CLK<8:11>に応答して割り当てられたヒューズ信号FUSE<0、3、6、9>、FUSE<12、15、18、21>、FUSE<24、27、30、33>から第1ないし第3駆動ヒューズ信号PRE_OUT<0:2>を生成して出力する。前記第1ないし第3駆動ヒューズ信号PRE_OUT<0:2>は全て前記出力ドライバー520を通して出力される。したがって、前記第2デコーディング部402によって生成された伝送制御信号CLKF<0:2>は、前記第1ないし第3プリドライバー511~513から生成された前記第1ないし第3伝送駆動ヒューズ信号PRE_OUT<0:2>が衝突する問題を解決することができる。前記出力ドライバー520は、第1ないし第3駆動ヒューズ信号PRE_OUT<0:2>を受信し、前記伝送制御信号CLKF<0:2>に応答して前記ヒューズ伝送信号FSTSV<0>を生成する。前記出力ドライバー520は、第1伝送制御信号CLKF<0>に応答して前記第1駆動ヒューズ信号PRE_OUT<0>から前記ヒューズ伝送信号FSTSV<0>を生成し、前記伝送制御信号CLKF<1>に応答して前記第2駆動ヒューズ信号PRE_OUT<1>から前記ヒューズ伝送信号を生成し、前記伝送制御信号CLKF<2>に応答して前記第3駆動ヒューズ信号PRE_OUT<2>から前記ヒューズ伝送信号FSTSV<0>を生成する。図6は図5の第1プリドライバー511の実施形態の構成を表す図である。前記第1プリドライバー511は、第1ないし第4の三状態インバータTIV1~TIV4及び駆動ノードN1を備える。前記第1の三状態インバータTIV1は、前記伝送制御信号及びその反転信号CLKP<0>、CLKPB<0>の制御を受けて前記ヒューズ信号FUSE<0>を反転して前記駆動ノードN1へ出力したり、前記駆動ノードN1へ出力されるのを遮断する。前記第2の三状態インバータTIV2は、前記伝送制御信号及びその反転信号CLKP<1>、CLKPB<1>の制御を受けて前記ヒューズ信号FUSE<3>を反転して前記駆動ノードN1へ出力したり、前記駆動ノードN1へ出力されるのを遮断する。同じように、前記第3及び第4の三状態インバータTIV3、TIV4は、各々前記伝送制御信号及びその反転信号CLKP<2:3>、CLKPB<2:3>の制御を受けて前記ヒューズ信号FUSE<6、9>を反転して前記駆動ノードN1へ出力したり、前記駆動ノードN1へ出力されるのを遮断する。したがって、前記第1プリドライバー511は、前記伝送制御信号CLKP<0>がイネーブルされると前記ヒューズ信号FUSE<0>を反転駆動して前記第1駆動ヒューズ信号PRE_OUT<0>を生成する。同じように、それぞれの伝送制御信号CLKP<1:3>がイネーブルされる時に前記ヒューズ信号FUSE<3、6、9>を反転駆動して前記第1駆動ヒューズ信号PRE_OUT<0>を生成する。前記第2プリドライバー512及び第3プリドライバー513は前記第1プリドライバー511と同一に構成されることができるので、別途の説明は省略する。図7は図5の出力ドライバー520の実施形態の構成を表す図である。図7で、前記出力ドライバー520は第5ないし第7の三状態インバータTIV5~TIV7、ラッチ部LAT、第1インバータIV1及び第2インバータIV2、第1NMOSトランジスターN1を含む。前記第5の三状態インバータTIV5は、前記伝送制御信号及びその反転信号CLKF<0>、CLKFB<0>により制御されて前記第1プリドライバー511から出力された前記第1駆動ヒューズ信号PRE_OUT<0>を伝送及び遮断する。前記第6の三状態インバータTIV6は、前記伝送制御信号及びその反転信号CLKF<1>、CLKFB<1>により制御されて前記第2プリドライバー512から出力された前記第2駆動ヒューズ信号PRE_OUT<1>を伝送及び遮断する。前記第7の三状態インバータTIV7は、前記伝送制御信号及びその反転信号CLKF<2>、CLKFB<2>により制御されて前記第3プリドライバー513から出力された前記第3駆動ヒューズ信号PRE_OUT<2>を伝送及び遮断する。前記第5ないし第7の三状態インバータTIV5~TIV7の出力端は、第2ノードN2と共通に連結される。前記ラッチ部LATは、前記第2ノードN2の電圧レベルをラッチして、前記第2ノードN2の電圧が反転された信号を出力する。したがって、前記出力ドライバー520は、前記伝送制御信号CLKF<0>がイネーブルされた間は前記第1駆動ヒューズ信号PRE_OUT<0>を前記ヒューズ伝送信号FSTSV<0>として生成し、前記伝送制御信号CLKF<1>がイネーブルされた間は前記第2駆動ヒューズ信号PRE_OUT<1>を前記ヒューズ伝送信号FSTSV<0>として生成し、前記伝送制御信号CLKF<2>がイネーブルされた間は前記第3駆動ヒューズ信号PRE_OUT<2>を前記ヒューズ伝送信号FSTSV<0>として生成する。したがって、前記第1ないし第3駆動ヒューズ信号PRE_OUT<0:2>は、前記出力ドライバー520を通して互いに衝突なしで順次的に出力されることができる。前記第1インバータIV1は、前記ラッチ部LATの出力を反転して前記ヒューズ伝送信号FSTSV<0>を生成する。前記第2インバータIV2は前記リセット信号RSTを受信し、前記第1NMOSトランジスターN1は前記第2インバータIV2の出力を受信して前記第2ノードN2を接地電圧レベルにする。したがって、前記出力ドライバー520は、前記リセット信号RSTに応答して初期化することができる。先に説明した通り、前記第2伝送部420及び第3伝送部430は、図5ないし図7を通して記述された前記第1伝送部410と同じ構成を有する。したがって、前記伝送制御信号CLKF<0:2>がイネーブルされる間は前記第1ないし第3伝送部410~430から前記ヒューズ伝送信号FSTSV<0:2>が生成される。図8は、図1で第1スレーブチップに配置される信号受信部40のヒューズ信号の受信部42の実施形態の構成を概略的に表す図である。図8で、前記ヒューズ信号の受信部42は第1ないし第3ANDゲート811、812、813及び第1ないし第3SRラッチ部SR1~SR3を含む。前記第1ANDゲート811は、前記受信制御信号CLKP’<0>及び前記ヒューズ伝送信号FSTSV<0>を受信する。前記第1SRラッチ部SR1は、前記第1ANDゲート811の出力がハイレべルでイネーブルされると、ヒューズ出力信号FSOUT<0>をハイレべルでイネーブルさせ、リセット信号RSTに応答して前記ヒューズ出力信号FSOUT<0>をローレベルでディスエーブルさせる。前記第2ANDゲート812は、前記受信制御信号CLKP’<0>及び前記ヒューズ伝送信号FSTSV<1>を受信する。前記第2SRラッチ部SR2は、前記第2ANDゲート812の出力がハイレべルでイネーブルされるとヒューズ出力信号FSOUT<1>をハイレべルでイネーブルさせ、リセット信号RSTに応答して前記ヒューズ出力信号FSOUT<1>をローレベルでディスエーブルさせる。前記第3ANDゲート813は、前記受信制御信号CLKP’<0>及び前記ヒューズ伝送信号FSTSV<2>を受信する。前記第3SRラッチ部SR3は、前記第3ANDゲート813の出力がハイレべルでイネーブルされるとヒューズ出力信号FSOUT<2>をハイレべルでイネーブルさせ、リセット信号RSTに応答して前記ヒューズ出力信号FSOUT<2>をローレベルでディスエーブルさせる。前記ヒューズ信号の受信部42は、前記受信制御信号CLKP’<0:11>の個数と同じ個数備えることができる。したがって、前記ヒューズ信号の受信部42は直列に入力されるヒューズ伝送信号FSTSV<0:2>から並列に出力されるヒューズ出力信号FSOUT<0:n>を生成することができる。前記ヒューズ信号の受信部42は、前記受信制御信号CLKP’<0:11>のイネーブル時点で同期されて前記信号伝送部20から伝送された前記ヒューズ伝送信号FSTSV<0:2>を受信して、前記受信された前記ヒューズ伝送信号FSTSV<0:2>から前記ヒューズ出力信号FSOUT<0:n>を生成することができる。結果的に、前記信号伝送部20は前記伝送制御信号CLKP<0:11>に同期して先に例示された36個のヒューズ信号を伝送し、前記信号受信部40は前記伝送制御信号CLKP<0:11>と実質的に位相が同じ前記受信制御信号CLKP’<0:11>に同期して36個のヒューズ信号を受信することができる。したがって、前記マスターチップから伝送されるヒューズ信号は前記マスターチップ、第1スレーブチップ及び第2スレーブチップへ同時に正確に伝えられることができる。図9は本発明の実施形態による半導体装置の動作を表すタイミング図である。図1ないし図9を参照して本発明の実施形態による半導体装置の動作を説明すれば次の通りである。前記伝送制御信号の生成部21は前記分周クロック信号CLKT<0:k>を受信して前記伝送制御信号CLKP<0:11>、CLKF<0:2>を生成する。前記マスターチップの前記受信制御信号の生成部31も前記分周クロック信号CLKT<0:k>を受信して前記伝送制御信号CLKP<0:11>と実質的に同じ位相を有する前記受信制御信号CLKP’<0:11>を生成する。前記第1スレーブチップ及び第2スレーブチップの前記受信制御信号の生成部41、51は、前記第2TSVを通して伝送された前記分周クロック信号CLKT<0:k>を受信して前記受信制御信号CLKP’<0:11>を生成する。前記ヒューズ信号の伝送部22は、前記伝送制御信号CLKP<0:11>、CLKF<0:2>によってヒューズ回路11のヒューズ情報を有する前記ヒューズ信号FUSE<0:n>から前記ヒューズ伝送信号FSTSV<0:2>を生成して前記第1TSVを通して伝送する。図9では、前記伝送制御信号CLKP<0:11>が順次的にイネーブルされる間持続的にイネーブルされる前記伝送制御信号CLKF<0:2>に応答して前記第1ないし第3伝送部410、420、430から生成された前記ヒューズ伝送信号FSTSV<0:2>が出力されることが示される。前記ヒューズ伝送信号FSTSV<0>はヒューズ信号FUSE<0、3、6、9>のヒューズ情報を順次的に出力し、前記ヒューズ伝送信号FSTSV<1>はヒューズ信号FUSE<1、4、7、10>のヒューズ情報を順次的に出力して、前記ヒューズ伝送信号FSTSV<2>はヒューズ信号FUSE<2、5、8、11>のヒューズ情報を順次的に出力する。前記ヒューズ信号の受信部32、42、52は前記受信制御信号CLKP’<0:11>に同期して前記ヒューズ伝送信号FSTSV<0:2>を受信してヒューズ出力信号FSOUT<0:n>を生成することができる。図10は本発明の実施形態による半導体装置1により伝送されたヒューズ情報が使われることができるリペア回路60の実施形態の構成を表す図である。前記TSV選択部33、43、53は、前記信号受信部30、40、50によって生成された前記ヒューズ出力信号FSOUT<0:n>をデコーディングしてTSV選択信号TSVSEL<0:m>を生成することは先に説明したとおりである。図10は、例示のために一つのマスターチップと一つのスレーブチップが4個のTSVを通して電気的に連結された場合を図示する。前記第1TSVは、第1信号SIG<0>を前記マスターチップから前記スレーブチップへ伝送する。前記第2ないし第4TSVは、各々第2ないし第4信号SIG<1:3>を前記マスターチップから前記スレーブチップへ伝送する。前記第1ないし第4TSVTSV11~TSV14は各々複数個のトランシーバーTX1~TX4及びレシーバーRX1~RX3と連結される。すなわち、前記トランシーバーTX1~TX4は、割り当てられたTSV及び隣接するTSVを通して伝送されなければならない信号を共に受信し、TSV選択信号TSVSEL<0:3>によって前記信号が伝送されるTSVを選択することができる。同じように、前記レシーバーRX1~RX3は、割り当てられたTSV及び隣接するTSVと連結され、前記TSV選択信号TSVSEL<0:2>によって前記割り当てられたTSV及び前記隣接するTSVのいずれか一つから伝送される信号を受信することができる。したがって、前記TSV選択信号TSVSEL<0:m>によって前記信号らが伝送されるTSVを選択することができる。前記第1、第3及び第4TSVTSV11、TSV13、TSV14が正常であり、第2TSVTSV12は不良であると仮定すれば、信号の正確な伝送のために前記第2信号SIG<1>は前記第2TSVTSV12を通して伝送されていけないし、正常なTSVを通して伝送されなければならない。すなわち、リペア過程が必要である。この時、図1の前記ヒューズ回路11にこのようなリペア情報がヒューズ情報として出力されて、前記信号受信部30、40、50は前記ヒューズ情報を受信して前記TSV選択信号TSVSEL<0:m>を生成する。前記マスターチップで生成されたTSV選択信号TSVSEL<0:m>は、図10の前記トランシーバーTX1~TX4で入力されることができ、前記スレーブチップで生成されたTSV選択信号TSVSEL<0:m>は図10の前記レシーバーRX1~RX3で入力されることができる。前記トランシーバーTX1は前記TSV選択信号TSVSEL<0>に応答して前記第1信号SIG<0>を第1TSVTSV11を通して伝送し、前記レシーバーRX1は前記TSV選択信号TSVSEL<0>に応答して前記第1TSVTSV11を通して前記第1信号SIG<0>を受信することができる。前記トランシーバーTX2、TX3は各々前記TSV選択信号TSVSEL<1:2>に応答して前記第2信号SIG<1>が第2TSVTSV12ではなく前記第3TSVTSV13を通して伝送されるようにし、前記レシーバーRX2は前記TSV選択信号TSVSEL<1>に応答して前記第3TSVTSV13を通して前記第2信号SIG<1>を受信することができる。同じように、前記トランシーバーTX3、TX4は前記第3信号SIG<2>を前記第4TSVTSV14を通して伝送し、前記レシーバーRX3は前記第4TSVTSV14を通して前記第3信号SIG<3>を受信することができる。したがって、前記TSV選択信号TSVSEL<0:m>は前記リペア回路60へ入力されて不良が発生したTSVで伝送される信号の伝送経路を正常なTSVで迂回させて円滑で正常な信号の伝送を可能にする。本発明が属する技術分野の当業者は、本発明がその技術的思想や必須な特徴を変更しなくて他の具体的な形態で実施できる。したがって、以上で記述した実施形態はあらゆる面で例示的なことであり限定的なことでないこととして理解しなければならない。本発明の範囲は前記詳細な説明よりは後述する特許請求範囲によって表されるし、特許請求範囲の意味及び範囲そしてその等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれることと解釈されなければならない。