下地層の上に、不純物元素を含む半導体層を形成する工程と、前記半導体層の主面に対して垂直な方向からみて、前記不純物元素を含むストライプ状の不純物含有領域と、前記不純物含有領域よりも不純物濃度が低いストライプ状の被エッチング領域と、が前記不純物含有領域が延在する方向に対して略垂直に交互に配列されたパターンを前記半導体層に形成する工程と、前記不純物含有領域および前記被エッチング領域のそれぞれの表面から内部にかけて、前記交互に配列された方向に、ストライプ状の複数の第1絶縁層を形成する工程と、前記半導体層の上および前記第1絶縁層の上に第1絶縁膜を介して、複数の電極層を含む積層体を形成する工程と、前記交互に配列された方向に延在し前記積層体の表面から前記複数の第1絶縁層のそれぞれに達する第1スリットを形成するとともに、前記第1スリットに対し略平行に並び、前記積層体、前記第1絶縁膜、および前記被エッチング領域を貫通する第2スリットを形成する工程と、前記第1スリット内に第2絶縁層を形成するとともに、前記第2スリット内に第3絶縁層を形成する工程と、前記積層体に、前記被エッチング領域に達し前記第2絶縁層を挟む一対のホールを形成する工程と、前記被エッチング領域を前記一対のホールを通じて除去し、前記半導体層に、前記一対のホールのそれぞれの下端とつながった空間部を形成する工程と、前記一対のホールのそれぞれの側壁に、メモリ膜を形成し、前記空間部の内壁に第4絶縁層を形成する工程と、前記一対のホールのそれぞれの前記側壁と前記空間部の前記内壁とに形成された前記メモリ膜の表面に、チャネルボディ層を形成する工程と、を備えた不揮発性半導体記憶装置の製造方法。前記第1スリットが前記第1絶縁層に達する前の前記第1絶縁層の厚さは、前記第1絶縁膜の厚さよりも厚い請求項1記載の不揮発性半導体記憶装置の製造方法。前記第1スリットと、前記第2スリットと、を同時に形成する請求項1または2に記載の不揮発性半導体記憶装置の製造方法。前記積層体は、前記複数の電極層と、前記複数の電極層のそれぞれの間に被エッチング層を有し、前記一対のホールを形成した後、前記被エッチング領域および前記被エッチング層を前記一対のホールを通じて除去する請求項1~3のいずれか1つに記載の不揮発性半導体記憶装置の製造方法。前記被エッチング領域および前記被エッチング層を前記一対のホールを通じて除去した後、前記メモリ膜および前記第4絶縁層のほかに、前記複数の電極層のそれぞれの間に、第2絶縁膜を形成し、前記メモリ膜の内側および前記第4絶縁層の内側に、前記チャネルボディ層を形成する請求項4記載の不揮発性半導体記憶装置の製造方法。不純物元素を含む半導体層と、前記半導体層の表面に設けられ、第1絶縁層が表面に設けられた第4絶縁層と、前記第4絶縁層の上に、それぞれ交互に積層された複数の電極層と複数の第2絶縁膜とを有する第1積層体と、前記第1積層体を前記第1積層体の積層方向に貫通し前記第4絶縁層に達する一対の第1ホールのそれぞれの側壁に設けられたメモリ膜と、前記一対の第1ホール内のそれぞれの前記メモリ膜の内側に設けられた第1チャネルボディ層と、前記第1積層体の上に設けられた第2積層体であって、層間絶縁膜と、前記層間絶縁膜の上に設けられた選択ゲートと、を有する第2積層体と、前記一対の第1ホールのそれぞれ上端と連通し、前記第2積層体を前記第2積層体の積層方向に貫通して形成された第2ホールの側壁に設けられたゲート絶縁膜と、前記第2ホール内における前記ゲート絶縁膜の内側に設けられ、前記第1チャネルボディ層とつながった第2チャネルボディ層と、前記第4絶縁層内に設けられ、前記一対の第1ホール内のそれぞれに設けられた前記第1チャネルボディ層の下端どうしにつながった第3チャネルボディ層と、前記一対の第1ホールの間に挟まれ、前記第1積層体の表面から前記第1積層体を貫通し前記第1絶縁層に達する第2絶縁層と、前記一対の第1ホールの間に挟まれた前記第1積層体以外の部分の前記第1積層体に設けられ、前記部分の前記第1積層体の表面から前記第4絶縁層を貫通し前記半導体層に達する第3絶縁層と、を備えた不揮発性半導体記憶装置。前記第1絶縁層は、前記第4絶縁層の中央部分に設けられている請求項6記載の不揮発性半導体記憶装置。本発明が解決しようとする課題は、加工精度をより向上させた不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供することである。実施形態の不揮発性半導体記憶装置の製造方法は、下地層の上に、不純物元素を含むストライプ状の不純物含有領域と、前記不純物含有領域よりも不純物濃度が低いストライプ状の被エッチング領域と、を有する半導体層であって、前記半導体層の主面に対して垂直な方向からみて、前記不純物含有領域と、前記被エッチング領域と、が交互に配列された前記半導体層を形成する。さらに、前記不純物含有領域および前記被エッチング領域のそれぞれの表面から内部にかけて、前記交互に配列された方向に、ストライプ状の複数の第1絶縁層を形成する。さらに、前記半導体層の上および前記第1絶縁層の上に第1絶縁膜を介して、複数の電極層を含む積層体を形成する。さらに、前記交互に配列された方向に延在し前記積層体の表面から前記複数の第1絶縁層のそれぞれに達する第1スリットを形成するとともに、前記第1スリットに対し略平行に並び、前記積層体、前記第1絶縁膜、および前記被エッチング領域を貫通する第2スリットを形成する。さらに、前記第1スリット内に第2絶縁層を形成するとともに、前記第2スリット内に第3絶縁層を形成する。さらに、前記積層体に、前記被エッチング領域に達し前記第2絶縁層を挟む一対のホールを形成する。さらに、前記被エッチング領域を前記一対のホールを通じて除去し、前記半導体層に、前記一対のホールのそれぞれの下端とつながった空間部を形成する。さらに、前記一対のホールのそれぞれの側壁に、メモリ膜を形成し、前記空間部の内壁に第4絶縁層を形成する。さらに、前記一対のホールのそれぞれの前記側壁と前記空間部の前記内壁とに形成された前記メモリ膜の表面に、チャネルボディ層を形成する。以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。第1実施形態まず、実施形態の不揮発性半導体記憶装置の製造方法を説明する前に、この製造方法で形成される不揮発性半導体記憶装置の概要について斜視模式図を用いて説明する。図1は、第1実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの斜視模式図である。図1においては、図を見易くするために、メモリホールMHの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。この絶縁部分については、同メモリセルアレイの断面模式図である図7bを用いて説明する。図2は、図1におけるメモリセルが設けられた部分の拡大断面図である。図1において、説明の便宜上、XYZ直交座標系を導入する。この座標系においては、基板10の主面に対して平行な方向であって相互に直交する2方向をX方向およびY方向とし、これらX方向およびY方向の双方に対して直交する方向をZ方向とする。不揮発性半導体記憶装置1においては、基板10上には図示しない絶縁層を介してバックゲートBGが設けられている。基板10と、この絶縁層を含めて下地層と称する。基板10内には、トランジスタ等の能動素子、抵抗、容量などの受動素子を設けてもよい。バックゲートBGは、例えば、不純物元素が添加され導電性を有するシリコンSi層である。なお、図7bにおいては、半導体層ホウ素添加シリコン層11が、バックゲートBGに対応する。バックゲートBG上には、複数の絶縁膜30B図2参照と、複数の電極層WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sが、それぞれ交互に積層されている。電極層WL1Dと電極層WL1Sは、同じ階層に設けられ、下から1層目の電極層を表す。電極層WL2Dと電極層WL2Sは、同じ階層に設けられ、下から2層目の電極層を表す。電極層WL3Dと電極層WL3Sは、同じ階層に設けられ、下から3層目の電極層を表す。電極層WL4Dと電極層WL4Sは、同じ階層に設けられ、下から4層目の電極層を表す。電極層WL1Dと電極層WL1Sとは、Y方向に分断されている。電極層WL2Dと電極層WL2Sとは、Y方向に分断されている。電極層WL3Dと電極層WL3Sとは、Y方向に分断されている。電極層WL4Dと電極層WL4Sとは、Y方向に分断されている。電極層WL1Dと電極層WL1Sとの間、電極層WL2Dと電極層WL2Sとの間、電極層WL3Dと電極層WL3Sとの間、および電極層WL4Dと電極層WL4Sとの間、隣り合う電極層WL1Sの間、隣り合う電極層WL2Sの間、隣り合う電極層WL3Sの間、隣り合う電極層WL4Sの間には、図7に示す絶縁層62、63が設けられている。電極層WL1D、WL2D、WL3D、WL4Dは、バックゲートBGとドレイン側選択ゲートSGDとの間に設けられている。電極層WL1S、WL2S、WL3S、WL4Sは、バックゲートBGとソース側選択ゲートSGSとの間に設けられている。電極層WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sの層数は任意であり、図1に例示する4層に限らない。また、以下の説明において、各電極層WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sを、単に電極層WLと表すこともある。電極層WLは、例えば、不純物が添加され導電性を有するシリコン層である。絶縁膜30Bは、例えば、後述するONO構造を有する。電極層WL4D上には、図示しない絶縁層を介して、ドレイン側選択ゲートSGDが設けられている。ドレイン側選択ゲートSGDは、例えば、不純物が添加され導電性を有するシリコン層である。電極層WL4S上には、図示しない絶縁層を介して、ソース側選択ゲートSGSが設けられている。ソース側選択ゲートSGSは、例えば、不純物が添加され導電性を有するシリコン層である。ドレイン側選択ゲートSGDとソース側選択ゲートSGSとは、Y方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートSGDとソース側選択ゲートSGSとを区別することなく単に選択ゲートSGと表すこともある。ソース側選択ゲートSGS上には、図示しない絶縁層を介して、ソース線SLが設けられている。ソース線SLは、金属層、または不純物が添加され導電性を有するシリコン層である。ドレイン側選択ゲートSGDおよびソース線SL上には、図示しない絶縁層を介して、複数本のビット線BLが設けられている。各ビット線BLはY方向に延在している。バックゲートBGおよびこのバックゲートBG上の積層体には、U字状のメモリホールMHが複数形成されている。例えば、電極層WL1D~WL4Dおよびドレイン側選択ゲートSGDには、それらを貫通しZ方向に延びるホールが形成されている。電極層WL1S~WL4Sおよびソース側選択ゲートSGSには、それらを貫通しZ方向に延びるホールが形成されている。それらZ方向に延びる一対のホールは、バックゲートBG内に形成された凹部空間部を介してつながり、U字状のメモリホールMHを構成する。メモリホールMHの内部には、U字状にチャネルボディ層20が設けられている。チャネルボディ層20は、例えば、シリコン層である。チャネルボディ層20と、メモリホールMHの内壁との間にはメモリ膜30が設けられている。チャネルボディ層20とドレイン側選択ゲートSGDとの間には、ゲート絶縁膜35が設けられている。チャネルボディ層20とソース側選択ゲートSGSとの間には、ゲート絶縁膜36が設けられている。なお、メモリホールMH内のすべてをチャネルボディ層20で埋める構造に限らず、メモリホールMHの中心軸側に空洞部が残るようにチャネルボディ層20を形成し、その内側の空洞部に絶縁物を埋め込んだ構造であってもよい。メモリ膜30は、例えば、一対のシリコン酸化膜でシリコン窒化膜を挟んだONOOxideNitrideOxide構造を有する。図2に示すように、各電極層WLとチャネルボディ層20との間には、電極層WL側から順に絶縁膜31、電荷蓄積膜32および絶縁膜33が設けられている。絶縁膜31は電極層WLに接し、絶縁膜33はチャネルボディ層20に接し、絶縁膜31と絶縁膜33との間に電荷蓄積膜32が設けられている。なお、絶縁膜30Bは、ONO構造を有する層が2層になった層である。例えば、絶縁膜30Bは、絶縁膜31、33によって電荷蓄積膜32を挟んだ層が2層になった構造を有する。チャネルボディ層20は、メモリセルを構成するトランジスタにおけるチャネルとして機能し、電極層WLはコントロールゲートとして機能し、電荷蓄積膜32はチャネルボディ層20から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ層20と各電極層WLとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルMCが形成されている。第1実施形態の不揮発性半導体記憶装置1は、データの消去書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。メモリセルMCは、例えば、チャージトラップ構造のメモリセルである。電荷蓄積膜32は、電荷電子を閉じこめるトラップを多数有し、例えば、シリコン窒化膜である。第2の絶縁膜33は、例えば、シリコン酸化膜であり、電荷蓄積膜32にチャネルボディ層20から電荷が注入される際、または電荷蓄積膜32に蓄積された電荷がチャネルボディ層20へ拡散する際に電位障壁となる。絶縁膜31は、例えば、シリコン酸化膜であり、電荷蓄積膜32に蓄積された電荷が、電極層WLへ拡散するのを防止する。ドレイン側選択ゲートSGD、チャネルボディ層20およびそれらの間のゲート絶縁膜35は、ドレイン側選択トランジスタSTDを構成する。ドレイン側選択トランジスタSTDの上方のチャネルボディ層20は、ビット線BLと接続されている。ソース側選択ゲートSGS、チャネルボディ層20およびそれらの間のゲート絶縁膜36は、ソース側選択トランジスタSTSを構成する。ソース側選択トランジスタSTSの上方のチャネルボディ層20は、ソース線SLと接続されている。バックゲートBG、このバックゲートBG内に設けられたチャネルボディ層20およびメモリ膜30は、バックゲートトランジスタBGTを構成する。ドレイン側選択トランジスタSTDとバックゲートトランジスタBGTとの間には、各電極層WL4D~WL1DをコントロールゲートとするメモリセルMCが複数設けられている。同様に、バックゲートトランジスタBGTとソース側選択トランジスタSTSの間にも、各電極層WL1S~WL4SをコントロールゲートとするメモリセルMCが複数設けられている。それら複数のメモリセルMC、ドレイン側選択トランジスタSTD、バックゲートトランジスタBGTおよびソース側選択トランジスタSTSは、チャネルボディ層20を通じて直列接続され、U字状の1つのメモリストリングMSを構成する。1つのメモリストリングMSは、複数の電極層WLを含む積層体の積層方向に延びる一対の柱状部CLと、バックゲートBGに埋め込まれ、一対の柱状部CLをつなぐ連結部JPとを有する。このメモリストリングMSがX方向およびY方向に複数配列されていることにより、複数のメモリセルがX方向、Y方向およびZ方向に3次元的に設けられている。複数のメモリストリングMSは、基板10におけるメモリセルアレイ領域に設けられている。基板10におけるメモリセルアレイ領域の例えば、周辺には、メモリセルアレイを制御する周辺回路が設けられている。次に、不揮発性半導体記憶装置1の具体的な製造過程と、不揮発性半導体記憶装置1のより具体的な形態について説明する。図3~図4は、第1実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための模式図である。各図の右は、上面模式図であり、各図の左は、上面模式図のX-Y位置における断面模式図である。まず、図3aに示すように、下地層12の上に、不純物元素を含む半導体層11Aを形成する。この半導体層11Aは、例えば、ホウ素添加シリコン層である。このホウ素添加シリコン層は、後述するように、バックゲートBGになる。下地層12は、例えば、メモリセルを制御する周辺回路部のトランジスタや配線、層間絶縁膜等を有する。続いて、半導体層11Aの上に、フォトリソグラフィプロセスによって、ラインアンドスペース型のレジストパターン80を形成する。レジストパターン80は、ライン部80Lとスペース部80Sとを有する。ライン部80Lとスペース部80Sとは、X方向に交互に配列されている。ライン部80Lとスペース部80Sとは、Y方向にストライプ状に延在している。続いて、スペース部80Sから表出された半導体層11Aに、ドライエッチングを施す。この後、レジストパターン80を除去する。このドライエッチングによって、図3bに示すごとく、半導体層11AにメモリホールMHの下端を連結する連結部JPの位置に対応した溝13が形成される。溝13は、Y方向に延在している。続いて、この溝13に、無添加シリコン犠牲膜15を形成する。この状態を、図4aに示す。無添加シリコン犠牲膜15は、例えば、ノンドープのシリコン膜である。無添加シリコン犠牲膜15の余剰部分については、エッチバックにより取り除き、隣り合う無添加シリコン犠牲膜15の間の半導体層11Aの表面を表出させる。半導体層11Aの主面に対して垂直な方向からみると、不純物元素を含むストライプ状の不純物含有領域と、不純物含有領域よりも不純物濃度が低いストライプ状の被エッチング領域と、を有する半導体層11が形成されている。不純物含有領域とは、隣り合う無添加シリコン犠牲膜15によって挟まれた半導体層11であり、被エッチング領域とは、無添加シリコン犠牲膜15である。半導体層11の主面に対して垂直な方向からみると、半導体層11には、不純物含有領域と、被エッチング領域と、がX方向第1方向に交互に配列されたパターンが形成されている。次に、図4bに示すように、半導体層11および無添加シリコン犠牲膜15のそれぞれの表面から内部にかけて、フォトリソグラフィプロセスによって、X方向に延在された複数の溝17を形成する。溝17は、連結部JPが形成される部分の略中心に位置している。次に、図4cに示すように、溝17にストッパ層として機能する絶縁層50第1絶縁層を形成する。絶縁層50の材質は、例えば、シリコン酸化物SiO2である。絶縁層50の余剰部分については、エッチバックによって除去し、半導体層11の表面、無添加シリコン犠牲膜15の表面、絶縁層50の表面を略面一にする。この段階において、不純物含有領域および被エッチング領域のそれぞれの表面から内部にかけて、X方向に、ストライプ状の複数の絶縁層50が形成される。図5~図7は、第1実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。図5~図7には、図3もしくは、図4のX-Y位置に対応させた断面が示されている。図5~図7では、下地層12が省略されている。次に、図5aに示すように、半導体層11の上および絶縁層50の上に絶縁膜51第1絶縁膜を介して、複数の電極層WLを含む積層体53を形成する。絶縁膜51は、酸化シリコン膜である。積層体53は、複数の電極層WLのそれぞれの間に、被エッチング層52を有する。積層体53は、電極層WLと被エッチング層52とが多段積層された積層体である。電極層WLは、例えば、ホウ素添加シリコン層である。電極層WLは、ゲート電極として充分な導電性を有する。被エッチング層52は、無添加シリコン層である。続いて、積層体53の上に、シリコン酸化膜からなるマスクパターン81を形成する。次に、図5bに示すように、ドライエッチングによって、マスクパターン81から表出された積層体53を除去して、スリット60第1スリットとともにスリット61第2スリットを形成する。ここで、ともにとは、スリット60とスリット61とを同時に形成するほか、スリット60とスリット61とを同時でなくそれぞれ個別に形成する場合も含む。スリット60は、X方向に延在する。スリット60は、積層体53の表面から複数の絶縁層50のそれぞれに達する。スリット61は、スリット60に対し略平行に並んでいる。スリット61は、積層体53、絶縁膜51、および無添加シリコン犠牲膜15被エッチング領域を貫通する。積層体53は、スリット60とスリット61とによってY方向に分断される。さらに、無添加シリコン犠牲膜15は、スリット61によってY方向に分断される。スリット60が絶縁層50に達する前の絶縁層50の厚さは、絶縁膜51の厚さよりも厚い。スリット60とスリット61とを同時に形成する際には、絶縁層50がエッチングストップ層として効果的に機能する。エッチングによってスリット60とスリット61とを同時に形成すると、スリット61によって無添加シリコン犠牲膜15は分断されて所定の領域ごとに画定されるが、画定された無添加シリコン犠牲膜15がスリット60によって分断されることはない。これは、エッチングを進行させて、スリット60とスリット61とを同時に形成すると、スリット61の下端は半導体層11に到達するが、スリット60の下端は、絶縁層50によって絶縁層50内に止められるからである。次に、図5cに示すように、スリット60内に絶縁層62第2絶縁層を形成するとともに、スリット61内に絶縁層63第3絶縁層を形成する。絶縁層62、63の材質は、例えば、窒化シリコンSi3N4である。この後、絶縁層62、63の余剰部分をエッバックによって取り除き、最上層の電極層WLを表出させる。次に、図6aに示すように、酸化シリコンからなる層間絶縁膜65を、積層体53の上、絶縁層62の上、および絶縁層63の上に形成する。続いて、層間絶縁膜65の上に、選択ゲートSGを形成する。選択ゲートSGの材質は、ホウ素添加シリコンである。さらに、選択ゲートSGの上には、選択ゲートSGを保護するための酸化膜を形成する図示しない。次に、図6bに示すように、フォトリソグラフィとドライエッチングによって、積層体53に、無添加シリコン犠牲膜15被エッチング領域に達し、さらに、絶縁層62を挟む一対のホール70を形成する。一対のホール70の内部では、複数の電極層WLのそれぞれの間に設けられた被エッチング層52が露出する。次に、図6cに示すように、無添加シリコン犠牲膜15被エッチング領域と、複数の電極層WLのそれぞれの間に設けられた被エッチング層52を一対のホール70を通じて除去する。例えば、アルカリ系薬液処理をホール70内に導入することにより、無添加シリコン犠牲膜15および被エッチング層52を一対のホール70を通じて除去する。アルカリ系薬液としては、KOH水酸化カリウム溶液が用いられる。半導体層11には、一対のホール70のそれぞれの下端とつながった空間部凹部71が形成される。また、複数の電極層WLのそれぞれの表面が露出する。次に、図7aに示すように、一対のホール70のそれぞれの側壁に、電荷蓄積膜32を含むメモリ膜30を形成する。さらに、複数の電極層WLのそれぞれの上下の表面に、絶縁膜30B第2絶縁膜を形成する。また、空間部71の内壁に、電荷蓄積膜32を含む絶縁層30C第4絶縁層を形成する。メモリ膜30、絶縁膜30B、および絶縁層30Cは、例えば、原子層堆積法ALD法によって形成される。メモリ膜30の形態は、図2によって図示した通りである。続いて、メモリ膜30の表面および絶縁層30Cの表面に、チャネルボディ層20を形成する。チャネルボディ層20は、例えば、無添加シリコン層である。なお、チャネルボディ層20を、ホール70内および空間部71内に完全に形成するほか、チャネルボディ層20を筒状にする形態も第1実施形態に含まれる。また、必要に応じて、メモリ膜30の余剰部分、チャネルボディ層20の余剰部分を、エッチバックによって除去する。次に、図7bに示すように、フォトリソグラフィとドライエッチングによって、選択ゲートSGを分離し、ドレイン側選択ゲートSGDと、ソース側選択ゲートSGSと、を形成する。この後、その他の部材コンタクト電極、配線等を形成して、不揮発性半導体記憶装置1が形成される。図7bに示すごとく、不揮発性半導体記憶装置1は、不純物元素を含む半導体層11を備える。半導体層11は、図1で例示したバックゲートBGに対応している。不揮発性半導体記憶装置1は、半導体層11の表面に設けられ、絶縁層50第1絶縁層が表面に設けられた絶縁層30C第4絶縁層を備える。不揮発性半導体記憶装置1は、絶縁層30Cの上に、それぞれ交互に積層された複数の電極層WLと複数の絶縁膜30B第2絶縁膜とを有する積層体90第1積層体を備える。複数の電極層WLとは、電極層WL1D、電極層WL2D、電極層WL3D、電極層WL4D、電極層WL1S、電極層WL2S、電極層WL3S、電極層WL4Sである。不揮発性半導体記憶装置1は、積層体90を積層体90の積層方向に貫通して形成された一対のホール70第1ホールのそれぞれの側壁に設けられた電荷蓄積膜32を備える。一対のホール70は、絶縁層30Cに達している。不揮発性半導体記憶装置1は、一対のホール70内のそれぞれの電荷蓄積膜32の内側に設けられたチャネルボディ層20A第1チャネルボディ層を備える。不揮発性半導体記憶装置1は、積層体90の上に設けられた積層体91第2積層体を備える。積層体91は、層間絶縁膜65と、層間絶縁膜65の上に設けられた選択ゲートSGと、を有する。選択ゲートSGとは、ドレイン側選択ゲートSGDおよびソース側選択ゲートSGSである。不揮発性半導体記憶装置1は、一対のホール70のそれぞれ上端と連通し、積層体91を積層体91の積層方向に貫通して形成されたホール75第2ホールの側壁に設けられたゲート絶縁膜を備える。このゲート絶縁膜とは、ドレイン側選択ゲートSGDのゲート絶縁膜35、およびソース側選択ゲートSGSのゲート絶縁膜36である。不揮発性半導体記憶装置1は、ホール75内におけるゲート絶縁膜の内側に設けられ、チャネルボディ層20Aとつながったチャネルボディ層20B第2チャネルボディ層を備える。不揮発性半導体記憶装置1は、一対のホール70内に設けられたチャネルボディ層20Aのそれぞれの下端どうしにつながれたチャネルボディ層20C第3チャネルボディ層を備える。チャネルボディ層20Cは、絶縁層30C内に設けられている。絶縁層30Cは、バックゲートBGのバックゲート絶縁膜として機能する。不揮発性半導体記憶装置1は、一対のホール70の間に挟まれ、積層体90の表面から積層体90を貫通し絶縁層50に達する絶縁層62第2絶縁層を備える。不揮発性半導体記憶装置1は、一対のホール70と、この一対のホール70とは別の一対のホール70との間に設けられ、積層体90の表面から絶縁層30Cを貫通し半導体層11に達する絶縁層63第3絶縁層を備える。絶縁層63は、一対のホール70の間に挟まれた積層体53以外の部分の積層体53に設けられている。絶縁層50は、絶縁層30Cの中央部分に設けられている。チャネルボディ層20A、20B、20Cは、それぞれが連通して、一体的なチャネルボディ層20となっている。次に、参考例に係る不揮発性半導体記憶装置の製造過程について説明する。参考例に係る製造過程では、上述したラインアンドスペースのレジストパターン80を使用しない。図8は、参考例に係る不揮発性半導体記憶装置の製造過程を説明するための模式図である。各図の右は、上面模式図であり、各図の左は、上面模式図のX-Y位置における断面模式図である。図8aに示すように、下地層12の上に、半導体層11Aを形成する。続いて、半導体層11Aの上に、フォトリソグラフィプロセスによって、レジストパターン800を形成する。ラインアンドスペース型ではなく、X方向とY方向に、長方形のスペース800sが周期的に設けられている。続いて、スペース部800Sから表出された半導体層11Aにドライエッチングを施す。この後、レジストパターン800を除去する。このドライエッチングによって、図8bに示すごとく、半導体層11AにメモリホールMHの下端を連結する連結部JPの位置に対応した溝130が形成される。溝130は、X方向とY方向とに周期的に形成されている。次に、図8cに示すように、溝130に、無添加シリコン犠牲膜150を形成する。半導体層11Aの主面に対して垂直な方向からみると、不純物元素を含む不純物含有領域半導体層11Aと、不純物含有領域よりも不純物濃度が低い被エッチング領域無添加シリコン犠牲膜150と、を有する半導体層110が形成されている。この段階で、無添加シリコン犠牲膜150は、半導体層11AによってX方向とY方向とに分断される。すなわち、各無添加シリコン犠牲膜150は、既に孤立パターンになっている。図9および図10は、参考例に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。図9および図10には、図3もしくは、図4のX-Y位置に対応させた断面が示されている。図9および図10では、下地層12が省略されている。次に、図9aに示すように、半導体層110の上に絶縁膜51を介して、複数の電極層WLを含む積層体53を形成する。積層体53は、複数の電極層WLのそれぞれの間に、被エッチング層52を有する。続いて、積層体53の上に、シリコン酸化膜からなるマスクパターン810を形成する。次に、図9bに示すように、ドライエッチングによって、マスクパターン810から表出された積層体53を除去して、スリット60を形成する。スリット60は、X方向に延在する。スリット60は、積層体53の表面から複数の無添加シリコン犠牲膜150のそれぞれに達する。積層体53は、スリット60によってY方向に分断される。スリット60は、無添加シリコン犠牲膜150の略中心に形成される。次に、図9cに示すように、スリット60内に絶縁層62を形成する。この後、絶縁層62の余剰部分をエッバックによって取り除き、最上層の電極層WLを表出させる。参考例では、すでに無添加シリコン犠牲膜150が所定の領域ごとに画定されているので、第1実施形態で形成したスリット61もしくは、絶縁層63を形成しない。次に、図10aに示すように、層間絶縁膜65を積層体53の上および絶縁層62の上に形成する。続いて、層間絶縁膜65の上に、選択ゲートSGを形成する。さらに、選択ゲートSGの上には、選択ゲートSGを保護するための酸化膜を形成する図示しない。次に、図10bに示すように、フォトリソグラフィとドライエッチングによって、積層体53に、無添加シリコン犠牲膜150に達し、さらに、絶縁層62を挟む一対のホール70を形成する。一対のホール70の内部では、複数の電極層WLのそれぞれの間に設けられた被エッチング層52が露出する。次に、図10cに示すように、無添加シリコン犠牲膜150と、複数の電極層WLのそれぞれの間に設けられた被エッチング層52をアルカリ系薬液を用いて一対のホール70を通じて除去する。半導体層110には、一対のホール70のそれぞれの下端とつながった空間部71が形成される。また、複数の電極層WLのそれぞれの表面は露出する。この後は、図7を用いて説明したように、一対のホール70のそれぞれの側壁に、電荷蓄積膜32を含むメモリ膜30を形成する。さらに、複数の電極層WLのそれぞれの表面に、絶縁膜30Bを形成する。また、空間部71の内壁に、電荷蓄積膜32を含む絶縁層30Cを形成する。続いて、メモリ膜30の表面および絶縁層30Cの表面に、チャネルボディ層20を形成する。さらに、ドレイン側選択ゲートSGDと、ソース側選択ゲートSGSと、を形成する。この後、その他の部材コンタクト電極、配線等を形成して、参考例に係る不揮発性半導体記憶装置が形成される。参考例に係る不揮発性半導体記憶装置の製造過程では、半導体層11Aの上に形成するレジストパターン800がラインアンドスペース型ではない。レジストパターン800には、X方向とY方向に、長方形のスペース800sが周期的に設けられている。しかし、X方向とY方向とに、長方形のスペース800sを周期的に高精度に形成することは、フォトリソグラフィプロセスでは難しい。不揮発性半導体記憶装置の微細化が進むと、X方向とY方向とに、長方形のスペース800sを周期的に設けることは益々困難になる。従って、参考例に係る不揮発性半導体記憶装置の製造方法では、フォトリソグラフィプロセスのプロセスマージンを充分に確保することができない。また、無添加シリコン犠牲膜150の略中心にスリット60を形成する際には、絶縁層50に比べて厚さが薄い絶縁膜51が実質的なストッパ層になる。しかし、絶縁膜51の厚さが薄と、絶縁膜51がストッパ層として機能せず、スリット60が意図せず無添加シリコン犠牲膜150の下面にまで突き抜ける可能性がある。すなわち、参考例に係る不揮発性半導体記憶装置の製造方法では、エッチングプロセスにおいても充分なプロセスマージンを確保することができない。これに対し、第1実施形態に係る不揮発性半導体記憶装置の製造過程では、半導体層11Aの上に形成するレジストパターン80は、ラインアンドスペース型である。レジストパターン80においては、一方向にライン部80Lとスペース部80Sと交互に配列されている。この種のレジストパターンは、レジストパターン800に比べて、精度よく形成することができる。従って、第1実施形態に係る不揮発性半導体記憶装置の製造方法によれば、フォトリソグラフィプロセスについて充分なプロセスマージンを確保できる。第1実施形態に係る不揮発性半導体記憶装置の製造過程では、ラインアンドスペース型のレジストパターン80を用いるために、積層体53を形成する前に、無添加シリコン犠牲膜15を所定の領域ごとに画定することができない。しかし、積層体53を形成した後に、スリット61によって、無添加シリコン犠牲膜15を所定の領域ごとに画定するので、無添加シリコン犠牲膜15の孤立パターンを形成することに関し、何らの不具合も生じない。また、第1実施形態に係る不揮発性半導体記憶装置の製造過程では、スリット60およびスリット61を形成する際に、絶縁層50がスリット60のストッパ層として機能する。従って、プロセス中に、スリット60が意図せず無添加シリコン犠牲膜15にまで到達することもない。すなわち、第1実施形態に係る不揮発性半導体記憶装置の製造方法では、エッチングプロセスにおいても充分なプロセスマージンを確保できる。また、第1実施形態に係る不揮発性半導体記憶装置の製造過程では、一対のホール70と、空間部71と、を形成した後図6c参照、スリット61内に形成した絶縁層63が支柱として機能する。従って、スリット60とスリット61とによって、積層体53が高アスペクト比のピラーとなったとしても、プロセス進行中に絶縁層63によって各ピラーの機械的強度が確保される。第2実施形態第1実施形態では、無添加シリコン犠牲膜15と、複数の電極層WLのそれぞれの間に設けられた被エッチング層52を一対のホール70を通じて除去する、いわゆるリプレイス技術によって、プロセスを進行させたが、第2実施形態では、リプレイス技術に依らないでプロセスを進行させる。図11は、第2実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。図11には、図3もしくは、図4のX-Y位置に対応させた断面が示されている。図11では、下地層12が省略されている。第2実施形態では、積層体53に代わり、積層体55を絶縁膜51の上に形成する。積層体55は、複数の電極層WLのそれぞれの間に、被エッチング層52ではなく、絶縁層67を有する。絶縁層67は、例えば、シリコン酸化物を含むTEOStetraethoxysilane層である。積層体55は、電極層WLと絶縁層67とが多段積層された積層体である。このような積層体55を用いて、スリット60、61を形成した後、図11aに示すように、スリット60内に絶縁層62を形成するとともに、スリット61内に絶縁層63を形成する。積層体55の上には、層間絶縁膜65を形成し、層間絶縁膜65の上に、選択ゲートSGを形成する。さらに、選択ゲートSGの上には、選択ゲートSGを保護するための酸化膜を形成する図示しない。次に、図11bに示すように、フォトリソグラフィとドライエッチングによって、積層体55に、無添加シリコン犠牲膜15に達し、さらに、絶縁層62を挟む一対のホール70を形成する。一対のホール70の内部では、複数の電極層WLのそれぞれの間に設けられた絶縁層67が露出する。次に、図11cに示すように、無添加シリコン犠牲膜15被エッチング領域を通じて除去する。例えば、アルカリ系薬液処理をホール70内に導入することにより、無添加シリコン犠牲膜15を一対のホール70を通じて除去する。半導体層11には、一対のホール70のそれぞれの下端とつながった空間部凹部71が形成される。この後、図7に示すように、一対のホール70のそれぞれの側壁に、電荷蓄積膜32を含むメモリ膜30を形成する。また、空間部71の内壁に、電荷蓄積膜32を含む絶縁層30Cを形成する。続いて、メモリ膜30の表面および絶縁層30Cの表面に、チャネルボディ層20を形成する。次に、選択ゲートSGを分離し、ドレイン側選択ゲートSGDと、ソース側選択ゲートSGSと、を形成する。この後、その他の部材コンタクト電極、配線等を形成する。このような製造過程によっても、不揮発性半導体記憶装置1が形成される。第2実施形態においても、第1実施形態と同様の効果を得る。以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。