"第1ビット数分の第1キャパシタを有し、前記第1キャパシタで保持するデジタル信号をアナログ変換して得る残差信号を出力する第1DA変換部と、第2ビット数分の第2キャパシタを有し、前記第2キャパシタで保持するデジタル信号をアナログ変換して得る残差信号を出力する第2DA変換部と、前記第1DA変換部が出力する残差信号を増幅して前記第2DA変換部に転送する増幅部と、前記増幅部の出力側に接続され、前記第1DA変換部が出力する残差信号と所定の基準レベルとの第1比較結果と、前記第2DA変換部が出力する残差信号と前記所定の基準レベルとの第2比較結果とを表す二値信号を出力する比較部と、前記第1比較結果を表す二値信号を前記第1DA変換部に入力するとともに、前記第2比較結果を表す二値信号を前記第2DA変換部に入力する逐次制御部とを含み、前記第2DA変換部の前記第2キャパシタは、前記増幅部のキャパシタと共用である、ADコンバータ。前記第1DA変換部の前記第1キャパシタと、前記第2DA変換部の前記第2キャパシタは、それぞれ、バイナリウェイト方式で配列されている、請求項1記載のADコンバータ。前記増幅部が前記残差信号を増幅するモードにおいて、前記第1DA変換部及び前記増幅部は、スイッチトキャパシタ型の増幅器を構築し、前記スイッチトキャパシタ型の増幅器の増幅率は、前記第1キャパシタと前記増幅部のキャパシタとの容量比で決定される、請求項1又は2記載のADコンバータ。入力端子が前記比較部の入力端子と前記増幅部の出力端子とに接続されるとともに、出力端子が前記第2キャパシタに接続され、前記増幅部のキャパシタと帰還用のキャパシタを共用する第2増幅部をさらに含む、請求項1乃至3のいずれか一項記載のADコンバータ。前記第1ビット数は、前記第2ビット数よりも多い、請求項1乃至4のいずれか一項記載のADコンバータ。前記第2キャパシタは、前記増幅部の負帰還用のキャパシタである、請求項1乃至5のいずれか一項記載のADコンバータ。請求項1乃至6のいずれか一項記載のADコンバータと、前記ADコンバータによってデジタル変換されたデジタル信号を処理する処理部とを含む、電子装置。従来のADコンバータにおいて、第1のAD変換部の比較部にオフセット電圧がある場合は、第1デジタル信号の変換精度には第1のAD変換部の比較部のオフセット電圧による影響が生じる。また、第1のAD変換部の比較部に加えて増幅部にもオフセット電圧がある場合は、第2デジタル信号の変換精度には、第1のAD変換部の比較部のオフセット電圧と、増幅部のオフセット電圧とによる影響が生じる。このため、第1デジタル信号と第2デジタル信号の変換精度に差が生じ、ADコンバータの変換精度が低下するという問題があった。そこで、変換精度の高いADコンバータ、及び、電子装置を提供することを目的とする。本発明の実施の形態のADコンバータは、第1ビット数分の第1キャパシタを有し、前記第1キャパシタで保持するデジタル信号をアナログ変換して得る残差信号を出力する第1DA変換部と、第2ビット数分の第2キャパシタを有し、前記第2キャパシタで保持するデジタル信号をアナログ変換して得る残差信号を出力する第2DA変換部と、前記第1DA変換部が出力する残差信号を増幅して前記第2DA変換部に転送する増幅部と、前記増幅部の出力側に接続され、前記第1DA変換部が出力する残差信号と所定の基準レベルとの第1比較結果と、前記第2DA変換部が出力する残差信号と前記所定の基準レベルとの第2比較結果とを表す二値信号を出力する比較部と、前記第1比較結果を表す二値信号を前記第1DA変換部に入力するとともに、前記第2比較結果を表す二値信号を前記第2DA変換部に入力する逐次制御部とを含み、前記第2DA変換部の前記第2キャパシタは、前記増幅部のキャパシタと共用である。変換精度の高いADコンバータ、及び、電子装置を提供することができる。以下、本発明のADコンバータ、及び、電子装置を適用した実施の形態について説明する。実施の形態のADコンバータについて説明する前に、まず、図1乃至図7を用いて、比較例のADコンバータの問題点について説明する。<比較例>図1は、比較例のADコンバータを示すブロック図である。比較例のADコンバータ1は、容量DACDigitaltoAnalogConverter10、サブADCAnalogtoDigitalConverter20、SARSuccessiveApproximationResister:逐次比較型制御部30、スイッチφH、増幅部40、容量DAC50、サブADC60、及びSAR制御部70を含む。比較例のADコンバータ1は、パイプライン型のADコンバータである。容量DAC10、サブADC20、及びSAR制御部30は、ADコンバータ1の上位変換段の一例であり、容量DAC50、サブADC60、及びSAR制御部70は、ADコンバータ1の下位変換段の一例である。容量DAC10は、第1ビット数分の第1キャパシタを有する。容量DAC10は、入力電圧をサンプリングして第1キャパシタで保持する。容量DAC10は、第1キャパシタで保持するデジタル信号をアナログ変換して得る残差信号を出力する。サブADC20は、容量DAC10から出力される残差信号を所定の基準レベルここでは0と比較し、比較結果を表す二値信号デジタル信号をSAR制御部30に入力する。サブADC20が出力するデジタル信号は、容量DAC10に含まれる各ビットの変換値を表す。SAR制御部30は、内部にレジスタを有し、サブADC20から入力されるデジタル信号をレジスタで保持するとともに、容量DAC10に入力する。ADコンバータ1は、容量DAC10の上位ビットから1ビットずつ順番に変換値を決定しながら残差をゼロに漸近させ、サブADC20で変換値を決定し、決定した変換値をSAR制御部30で1ビットずつ保持し、次のビットの変換値を決めるために、確定した変換値を容量DAC10に入力する。このような動作が第1ビット数分繰り返し行われることにより、第1ビット数分の変換値が決定する。例えば、第1ビット数が3ビットであれば、上述の変換値を決定するための動作が3回繰り返され、3ビットの変換値が決定する。スイッチφHは、容量DAC10と増幅部40との間に挿入されており、容量DAC10の残差信号を増幅部40で増幅して容量DAC50に転送する際にオンにされる。スイッチφHのオン/オフの制御については、図2を用いて後述する。増幅部40は、上位変換段で決定された第1ビット数分の変換値によって確定する容量DAC10の残差信号を増幅して、下位変換段の容量DAC50に入力する。容量DAC50は、第2ビット数分の第2キャパシタを有する。容量DAC50は、増幅部40によって増幅された残差信号をサンプリングして第2キャパシタで保持する。容量DAC50は、第2キャパシタで保持するデジタル信号をアナログ変換して得る残差信号を出力する。サブADC60は、容量DAC50から出力される残差信号を所定の基準レベルここでは0と比較し、比較結果を表す二値信号デジタル信号をSAR制御部70に入力する。サブADC60が出力するデジタル信号は、容量DAC50に含まれる各ビットの変換値を表す。SAR制御部70は、内部にレジスタを有し、サブADC60から入力されるデジタル信号をレジスタで保持するとともに、容量DAC50に入力する。ADコンバータ1は、容量DAC50の上位ビットから1ビットずつ順番に変換値を決定しながら残差をゼロに漸近させ、サブADC60で変換値を決定し、決定した変換値をSAR制御部70で1ビットずつ保持し、次のビットの変換値を決めるために、確定した変換値を容量DAC50に入力する。このような動作が第2ビット数分繰り返し行われることにより、第2ビット数分の変換値が決定する。例えば、第2ビット数が2ビットであれば、上述の変換値を決定するための動作が2回繰り返され、2ビットの変換値が決定する。以上のような動作を行うことにより、比較例のADコンバータ1は、入力信号を上位3ビットの変換値と、下位2ビットの変換値とを合わせた5ビットのデジタル値に変換する。次に、図2乃至図7を用いて、比較例のADコンバータ1の構成及び動作について詳細に説明する。図2乃至図7では、容量DAC10の第1ビット数は3ビットであり、容量DAC50の第2ビット数は2ビットであるものとして説明を行う。図2は、図1に示す比較例のADコンバータ1の回路構成を示す図である。図2に示すADコンバータ1は、容量DAC10、サブADC20、SAR制御部30、増幅部40、容量DAC50、サブADC60、及びSAR制御部70に加えて、後述する各スイッチ等のオン/オフの切替制御等を行う制御部80を含む。また、図2に示すADコンバータ1では、サブADC20は、判定結果としてデジタル信号DU2、DU1、DU0をSAR制御部30に出力する。SAR制御部30は、サブADC20から入力されるデジタル信号DU2、DU1、DU0を内部のレジスタに保持するとともに、デジタル信号DU2、DU1、DU0のレベル1又は0に応じて、それぞれ、スイッチφU2、φU1、及びφU0にリファレンス電圧VR又は-VRを入力する。同様に、サブADC60は、判定結果としてデジタル信号DL1、DL0をSAR制御部70に出力する。SAR制御部70は、サブADC60から入力されるデジタル信号DL1、DL0を内部のレジスタに保持するとともに、デジタル信号DL1の信号レベル1又は0に応じて、スイッチφL1にリファレンス電圧VR又は-VRを入力する。ここで、リファレンス電圧VR、-VRは、ADコンバータ1がAD変換に用いるフルスケールレンジの上限VRと下限-VRを表す電圧値である。ADコンバータ1は、フルスケールレンジに収まるアナログ入力電圧VINを5ビットのデジタル信号に変換する。容量DAC10は、3ビットの容量DACであり、8つのキャパシタC1を有する。8つのキャパシタC1は、容量DAC10の出力部10Aに対して互いに並列に接続されており、すべて同一の静電容量を有する。8つのキャパシタC1は、バイナリウェイト方式で重み付けされており、4つのキャパシタC14C1、2つのキャパシタC12C1、1つのキャパシタC1、1つのキャパシタC1の合計4つのグループに分けられている。図2では、回路構成を見やすくするために、最上位ビットの4つのキャパシタC1を4C1と表記して一つのキャパシタの記号で表し、その1ビット下位の2つのキャパシタC1を2C1と表記して一つのキャパシタの記号で表す。最上位ビットのキャパシタ4C1は、一端図2中の左側の端子に3つのスイッチφS、φJU2、及びφU2が接続されている。3つのスイッチφS、φJU2、及びφU2は、キャパシタ4C1の一端に互いに並列に接続されている。また、キャパシタ4C1の他端図2中の右側の端子は、出力部10Aに接続されている。一端がキャパシタ4C1に接続されるスイッチφSにはアナログ入力電圧VINが入力され、スイッチφJU2にはリファレンス電圧VRが入力される。スイッチφU2にはリファレンス電圧VR又は-VRのうちのいずれか一方が入力される。スイッチφU2に入力される電圧は、サブADC20の判定結果であるデジタル信号DU2の値に応じて決定する。デジタル信号DU2が0である場合は、SAR制御部30は、スイッチφU2にリファレンス電圧VRを入力し、デジタル信号DU2が1である場合は、SAR制御部30は、スイッチφU2にリファレンス電圧-VRを入力する。なお、キャパシタ4C1として表す4つの互いに並列に接続されたキャパシタC1の各々に対して、3つのスイッチφS、φJU2、及びφU2が接続される。最上位ビットから2ビット目に位置するキャパシタ2C1には、一端図2中の左側の端子に4つのスイッチφS、φJU1A、φJU1B、及びφU1が接続されている。4つのスイッチφS、φJU1A、φJU1B、及びφU1は、キャパシタ2C1の一端に互いに並列に接続されている。また、キャパシタ2C1の他端図2中の右側の端子は、出力部10Aに接続されている。一端がキャパシタ2C1に接続されるスイッチφSにはアナログ入力電圧VINが入力され、スイッチφJU1Aにはリファレンス電圧-VRが入力され、スイッチφJU1Bにはリファレンス電圧VRが入力される。スイッチφU1にはリファレンス電圧VR又は-VRのうちのいずれか一方が入力される。スイッチφU1に入力される電圧は、サブADC20の判定結果であるデジタル信号DU1の値に応じて決定する。デジタル信号DU1が0である場合は、SAR制御部30は、スイッチφU1にリファレンス電圧VRを入力し、デジタル信号DU1が1である場合は、SAR制御部30は、スイッチφU1にリファレンス電圧-VRを入力する。なお、キャパシタ2C1として表す2つの互いに並列に接続されたキャパシタC1の各々に対して、4つのスイッチφS、φJU1A、φJU1B、及びφU1が接続される。最下位ビット最上位ビットから3ビット目に位置するキャパシタC1には、一端図2中の左側の端子に4つのスイッチφS、φJU0A、φJU0B、及びφU0が接続されている。4つのスイッチφS、φJU0A、φJU0B、及びφU0は、キャパシタC1の一端に互いに並列に接続されている。また、キャパシタC1の他端図2中の右側の端子は、出力部10Aに接続されている。一端がキャパシタC1に接続されるスイッチφSにはアナログ入力電圧VINが入力され、スイッチφJU0Aにはリファレンス電圧-VRが入力され、スイッチφJU0Bにはリファレンス電圧VRが入力される。スイッチφU0にはリファレンス電圧VR又は-VRのうちのいずれか一方が入力される。スイッチφU0に入力される電圧は、サブADC20の判定結果であるデジタル信号DU0の値に応じて決定する。デジタル信号DU0が0である場合は、SAR制御部30は、スイッチφU0にリファレンス電圧VRを入力し、デジタル信号DU0が1である場合は、SAR制御部30は、スイッチφU0にリファレンス電圧-VRを入力する。図2に符号10Bで示すキャパシタC1は、最下位ビットに位置するキャパシタC1と同様に、1つのキャパシタC1である。この符号10Bで示すキャパシタC1には、一端図2中の左側の端子に2つのスイッチφS及びφJUが接続されている。2つのスイッチφS及びφJUは、キャパシタC1の一端に互いに並列に接続されている。また、キャパシタC1の他端図2中の右側の端子は、出力部10Aに接続されている。一端が符号10Bで示すキャパシタC1に接続されるスイッチφSにはアナログ入力電圧VINが入力され、スイッチφJUにはリファレンス電圧-VRが入力される。ここで、上述したように、8つのキャパシタC1は、3ビットのバイナリウェイト方式で配列されている。符号10Bで示すキャパシタC1は、8つのキャパシタC1から、最上位の4つのキャパシタ4C1、最上位から2ビット目の2つのキャパシタ2C1、及び最下位の1つのキャパシタC1の合計7つのキャパシタC1を除いて1つ余るキャパシタC1である。この符号10Bで示すキャパシタC1は、3ビットのデジタル信号DU2、DU1、DU0を得る際に、容量DAC10内で電荷のバランスを取るために配列されている。なお、8つのキャパシタ4C1、2C1、C1、C1と、出力部10Aとの間には、8つのキャパシタ4C1、2C1、C1、C1の他端図2中の右側の端子を接地するためのスイッチφSが分岐して設けられている。以上のような容量DAC10は、デジタル信号DU2、DU1、DU0の値によって決まる3ビットのデジタルコードをアナログ変換して得る最終的な残差を表す残差信号を出力する。容量DAC10の最終的な残差を表す残差信号は、デジタル信号DU2、DU1、DU0の値が決まると、容量DAC10の出力部10Aの電圧Vaとして出力される。サブADC20は、容量DAC10から出力される残差信号の電圧容量DAC10の出力部10Aの電圧Vaを所定の基準レベル0Vと比較し、比較結果を表すデジタル信号DU2、DU1、DU0を出力する。サブADC20は、非反転入力端子が容量DAC10の出力部10Aと増幅部40の入力部40Aとに接続され、反転入力端子が接地されている。サブADC20の出力端子はSAR制御部30に接続されている。サブADC20は、制御部80が容量DAC10内の各スイッチを切り替える際に、容量DAC10の出力部10Aの電圧Vaを基準レベル0Vと比較することにより、比較結果としてのデジタル信号DU2、DU1、DU0を出力する。デジタル信号DU2、DU1、DU0は、容量DAC10に含まれる各ビットの変換値を表す。ここでは、一例として、出力部10Aの電圧Vaが基準レベル0Vより低い場合には、サブADC20はデジタル信号DU2、DU1、DU0の値を0に設定することとする。一方、出力部10Aの電圧Vaが基準レベル0V以上である場合には、サブADC20はデジタル信号DU2、DU1、DU0の値を1に設定することとする。なお、サブADC20がデジタル信号DU2、DU1、DU0を出力する際のADコンバータ1の動作の詳細については、図3を用いて後述する。SAR制御部30は、内部にレジスタを有し、サブADC20から入力されるデジタル信号DU2、DU1、DU0をレジスタで保持するとともに、デジタル信号DU2、DU1、DU0の信号レベルに応じて、容量DAC10内のスイッチφU2、φU1、φU0に入力する電圧値を設定する。なお、SAR制御部30がスイッチφU2、φU1、φU0に入力する電圧値を設定する際の動作の詳細については、図3を用いて後述する。増幅部40は、入力部40Aが容量DAC10の出力部10Aに接続され、出力部40Bが容量DAC50の入力部50Aに接続されている。増幅部40は、スイッチφH、増幅回路41、及び2つのスイッチφRを有する。スイッチφHは、入力部40Aと増幅回路41の入力端子との間に挿入されている。増幅回路41は、オペアンプ42と、互いに並列に接続される4つのキャパシタC2を有する。ここでは、回路構成を見やすくするために、4つのキャパシタC2を4C2と表記して一つのキャパシタの記号で表す。増幅部40に含まれるスイッチφHと、キャパシタ4C2の左側の端子とは、オペアンプ42の反転入力端子に接続されている。オペアンプ42の非反転入力端子は、接地されている。キャパシタ4C2は、オペアンプ42の反転入力端子と出力端子の間に並列に接続されている。また、キャパシタ4C2の両端には、キャパシタ4C2をリセットさせる際にオンにされる2つのスイッチφRの一端が接続されている。2つのスイッチφRの他端は設置されている。ADコンバータ1において、残差信号を増幅して容量DAC10から容量DAC50に転送する際の増幅率は、容量DAC10に含まれるキャパシタC1の静電容量と、増幅部40に含まれるキャパシタC2の静電容量の比によって決定される。例えば、キャパシタC2の静電容量は、容量DAC10に含まれるキャパシタC1の静電容量の1/4に設定される。容量DAC50は、2ビットの容量DACであり、4つのキャパシタC3を有する。4つのキャパシタC3は、容量DAC50の出力部50Bに対して互いに並列に接続されており、すべて同一の静電容量を有する。4つのキャパシタC3は、バイナリウェイト方式で重み付けされており、2つのキャパシタC32C3、1つのキャパシタC3、1つのキャパシタC3の合計3つのグループに分けられている。図2では、回路構成を見やすくするために、最上位ビットの2つのキャパシタC3を2C3と表記して一つのキャパシタの記号で表す。最上位ビットのキャパシタ2C3は、一端図2中の左側の端子に3つのスイッチφH、φJL1、及びφL1が接続されている。3つのスイッチφH、φJL1、及びφL1は、キャパシタ2C3の一端に互いに並列に接続されている。また、キャパシタ2C3の他端図2中の右側の端子は、出力部50Bに接続されている。一端がキャパシタ2C3に接続されるスイッチφHの他端には、入力部50Aを介して、増幅部40の出力部40Bが接続されており、増幅部40を介して、増幅された容量DAC10の残差信号が入力される。スイッチφJL1には、リファレンス電圧VRが入力される。スイッチφL1には、リファレンス電圧VR又は-VRのうちのいずれか一方が入力される。スイッチφL1に入力される電圧は、サブADC60の判定結果であるデジタル信号DL1の値に応じて決定する。デジタル信号DL1が0である場合は、SAR制御部30は、スイッチφL1にリファレンス電圧VRを入力し、デジタル信号DL1が1である場合は、SAR制御部30は、スイッチφL1にリファレンス電圧-VRを入力する。なお、キャパシタ2C3として表す2つの互いに並列に接続されたキャパシタC3の各々に対して、3つのスイッチφH、φJL1、及びφL1が接続される。最下位ビット最上位ビットから2ビット目に位置するキャパシタC3には、一端図2中の左側の端子に3つのスイッチφH、φJL0A、及びφJL0Bが接続されている。3つのスイッチφH、φJL0A、及びφJL0Bは、キャパシタC3の一端に互いに並列に接続されている。また、キャパシタC3の他端図2中の右側の端子は、出力部50Bに接続されている。一端が最下位ビットのキャパシタC3に接続されるスイッチφHには、入力部50Aを介して、増幅部40の出力部40Bが接続されており、増幅部40を介して、増幅された容量DAC10の残差信号が入力される。スイッチφJL0Aには、リファレンス電圧-VRが入力され、スイッチφJL0Bにはリファレンス電圧VRが入力される。図2に符号50Cで示すキャパシタC3は、最下位ビットに位置するキャパシタC3と同様に、1つのキャパシタC3である。この符号50Cで示すキャパシタC3には、一端図2中の左側の端子に2つのスイッチφH及びφJLが接続されている。2つのスイッチφH及びφJLは、キャパシタC3の一端に互いに並列に接続されている。また、キャパシタC3の他端図2中の右側の端子は、出力部50Bに接続されている。一端が符号50Cで示すキャパシタC3に接続されるスイッチφHには、入力部50Aを介して、増幅部40の出力部40Bが接続されており、増幅部40を介して、増幅された容量DAC10の残差信号が入力される。スイッチφJLには、リファレンス電圧-VRが入力される。ここで、上述したように、4つのキャパシタC3は、2ビットのバイナリウェイト方式で配列されている。符号50Cで示すキャパシタC3は、4つのキャパシタC3から、最上位の2つのキャパシタ2C3、及び最下位の1つのキャパシタC3の合計3つのキャパシタC3を除いて1つ余るキャパシタC3である。この符号50Cで示すキャパシタC3は、2ビットのデジタル信号DL1、DL0を得る際に、容量DAC50内で電荷のバランスを取るために配列されている。なお、4つのキャパシタ2C3、C3、C3と、出力部50Bとの間には、4つのキャパシタ2C3、C3、C3の他端図2中の右側の端子を接地するためのスイッチφHが分岐して設けられている。以上のような容量DAC50は、デジタル信号DL1、DL0の値によって決まる2ビットのデジタルコードをアナログ変換して得る最終的な残差を表す残差信号を出力する。容量DAC50の最終的な残差を表す残差信号は、デジタル信号DL1、DL0の値が決まると、容量DAC50の出力部50Bの電圧Vdとして出力される。サブADC60は、非反転入力端子が容量DAC50の出力部50Bに接続され、反転入力端子が接地されている。サブADC60の出力端子はSAR制御部70に接続されている。サブADC60は、容量DAC50から出力される残差信号の電圧容量DAC50の出力部50Bの電圧Vdを所定の基準レベル0Vと比較し、比較結果を表すデジタル信号DL1、DL0を出力する。サブADC60は、制御部80が容量DAC50内の各スイッチを切り替える際に、容量DAC50の出力部50Bの電圧Vdを基準レベル0Vと比較することにより、比較結果としてのデジタル信号DL1、DU0を出力する。デジタル信号DL1、DL0は、容量DAC50に含まれる各ビットの変換値を表す。ここでは、一例として、出力部50Bの電圧Vdが基準レベル0Vより低い場合には、サブADC60はデジタル信号DL1、DL0の値を0に設定することとする。一方、出力部50Bの電圧Vdが基準レベル0V以上である場合には、サブADC60はデジタル信号DL1、DL0の値を1に設定することとする。なお、サブADC60がデジタル信号DL1、DL0を出力する際のADコンバータ1の動作の詳細については、図3を用いて後述する。SAR制御部70は、内部にレジスタを有し、サブADC60から入力されるデジタル信号DL1、DL0をレジスタで保持するとともに、デジタル信号DL1、DL0の信号レベルに応じて、容量DAC50内のスイッチφL1に入力する電圧値を設定する。なお、SAR制御部70がスイッチφL1に入力する電圧値を設定する際の動作の詳細については、図3を用いて後述する。制御部80は、システムクロックCKが入力され、所定のタイミングでスイッチφS、φJU2、φU2、φJU1A、φJU1B、φU1、φJU0A、φJU0B、φU0、φJU、φR、φH、φJL1、φL1、φJL0A、φJL0B、φJLのオン/オフを切り替える。制御部80による各スイッチのオン/オフの切り替えについては、図3のタイミングチャートを用いて後述する。次に、図3乃至図7を用いて、比較例のADコンバータ1の動作について説明する。図3は、比較例のADコンバータ1の動作を示すタイミングチャートである。図4乃至図6は、それぞれ、比較例のADコンバータ1の3つのモードphase1、phase2、phase3における各スイッチのオン/オフの状態と、信号の流れとを示す図である。図4乃至図6に示す回路構成は、図2に示す回路構成と同一である。図4乃至図6では、ADコンバータ1において、信号の流れがある部分を黒線で示し、信号の流れがない部分を破線で示す。図3は、スイッチφS、φJU2、φU2、φJU1A、φJU1B、φU1、φJU0A、φJU0B、φU0、φJU、φH、φR、φJL1、φL1、φJL0A、φJL0B、φJLのオン/オフとタイミングと、デジタル信号DU2、DU1、DU0、DL1、DL0の切り替わりのタイミングとを示す。図3において、縦軸は、各スイッチのオン/オフを切り替えるために制御部80が出力する制御信号のレベルHレベルを表す。図3において、各スイッチは、信号レベルがHレベルでオンになり、信号レベルがLレベルでオフになる。図面の見やすさのために、図3の縦軸にはHレベルとLレベルの表記を省略するが、各スイッチを駆動するための各制御信号の信号レベルが高くなっている部分はHレベルを表し、各制御信号の信号レベルが低くなっている部分はLレベルを表す。また、図3において、横軸は時間を表す。ここでは、ADコンバータ1の動作を3つのモードphase1、phase2、phase3に分けて説明する。図3に示す最初のphase1時刻0~t1では、スイッチφSがオンにされることにより、容量DAC10の8つのキャパシタC1の左側の端子がすべてVINに接続されるとともに、右側の端子が接地される。このphase1では、図4に示すように、8つのキャパシタC1の左側の端子がすべてVINに接続されるとともに、右側の端子が接地される。これにより、アナログ入力電圧VINがN世代のデータとして8つのキャパシタC1にサンプリングされるSample。なお、Nは2以上の任意の整数である。このPhase1が終了する時点では、8つのキャパシタC1の各々の左側の端子の電圧はVINになり、右側の端子は接地しているため、0Vになる。すなわち、Va=0である。また、phase1では、図3に示すようにスイッチφRはオンにされるため、図4に示すように、増幅部40のキャパシタ4C2は両端が接地されることによって電荷が放出され、リセットされる。ここで、増幅部40のキャパシタ4C2に一世代前の電荷が残存していると、容量DAC10で最終的に得られる残差を表す残差信号の信号レベルVaが、残差信号の信号レベルを正しく表さなくなる。このため、増幅部40で増幅を行う前に、増幅部40のキャパシタ4C2をリセットしている。なお、図3に示す時刻0~t1の間のphase1の期間d、eでは、スイッチφJL1、φL1、φJL0A、φJL0B、及びφJLのオン/オフが切り替えられることにより、下位変換段の容量DAC50は、一世代前の残差信号に基づくAD変換を行っている。下位変換段の容量DAC50におけるAD変換については、phase3の次のphase1において説明する。次に、時刻t1からphase2に入る。ここでは、phase2を3つの期間a、b、cに分けて説明する。phase2の期間at1~t2では、スイッチφSはオフになるとともに、スイッチφJU2、φJU1A、φJU0A、φJUがオンになる。このときのADコンバータ1は、図5に示すように動作しており、8つのキャパシタの右側の端子は、サブADC20に接続されている。また、最上位ビットのキャパシタ4C1の左側の端子には、スイッチφJU2を介してリファレンス電圧VRが入力される。最上位ビットから2ビット目のキャパシタ2C1の左側の端子には、スイッチφJU1Aを介してリファレンス電圧-VRが入力される。最下位ビットのキャパシタC1の左側の端子には、スイッチφJU1Bを介してリファレンス電圧-VRが入力される。また、符号10Bで示すキャパシタC1の左側の端子には、スイッチφJUを介して、リファレンス電圧-VRが入力される。以上により、phase2の期間aでは、電荷保存則より、出力部10Aの電圧Va=-VINとなる。これにより、サブADC20は、出力部10Aの電圧Va=-VINを基準レベル0Vと比較した比較結果を表すデジタル信号DU2を出力する。このため、図3に示す期間aでは、デジタル信号DU2がN-1世代のデータから、N世代のデータに切り替わる。なお、ここでは、一例として、期間aで確定したデジタル信号DU2の値は0であることとする。次に、期間bでは、スイッチφJU2、φJU1Aがオフにされ、スイッチφU2、φJU1Bがオンにされる。なお、スイッチφJU0A、φJUはともにオンの状態が保持される。このときのADコンバータ1では、最上位ビットのキャパシタ4C1には、期間aで確定したデジタル信号DU2の値0又は1に応じた電圧値VR又は-VRがスイッチφU2を介して入力される。また、最上位ビットから2ビット目のキャパシタ2C1には、スイッチφJU1Bを介してリファレンス電圧VRが入力され、最下位ビットのキャパシタC1には、スイッチφJU0Aを介してリファレンス電圧-VRが入力される。最下位ビットのキャパシタC1には、スイッチφJU0Aを介して、リファレンス電圧-VRが入力される。符号10Bで示すキャパシタC1には、スイッチφJUを介してリファレンス電圧-VRが入力される。以上により、phase2の期間bでは、電荷保存則により、出力部10Aの電圧Va=-VINVR/2となる。これにより、サブADC20は、出力部10Aの電圧Va=-VINVR/2を基準レベル0Vと比較した比較結果を表すデジタル信号DU1を出力する。このため、図3に示す期間bでは、デジタル信号DU1がN-1世代のデータから、N世代のデータに切り替わる。なお、ここでは、一例として、期間aで確定したデジタル信号DU2の値は0であり、期間bで確定したデジタル信号DU1の値は1であることとする。また、ここでは、期間aで確定したデジタル信号DU2の値が0である場合について説明しているが、デジタル信号DU2の値が1である場合は、最上位ビットのキャパシタ4C1にはリファレンス電圧-VRが入力されることになるため、出力部10Aの電圧Vaは、電荷保存の法則により値が異なる。次に、期間cでは、スイッチφJU1B、JU0Aがオフにされ、スイッチφU1,φJU0Bがオンにされる。なお、スイッチφU2、φJUはともにオンの状態が保持される。このときのADコンバータ1では、最上位ビットのキャパシタ4C1には、期間aで確定したデジタル信号DU2の値0又は1に応じた電圧値VR又は-VRがスイッチφU2を介して入力される。また、最上位ビットから2ビット目のキャパシタ2C1には、期間bで確定したデジタル信号DU1の値0又は1に応じた電圧値VR又は-VRがスイッチφU1を介して入力される。最下位ビットのキャパシタC1には、スイッチφJU0Bを介して、リファレンス電圧VRが入力される。符号10Bで示すキャパシタC1には、スイッチφJUを介してリファレンス電圧-VRが入力される。以上により、phase2の期間cでは、電荷保存則により、出力部10Aの電圧Vaは、Va=-VINVR/4となる。これにより、サブADC20は、出力部10Aの電圧Va=-VINVR/4を基準レベル0Vと比較した比較結果を表すデジタル信号DU0を出力する。このため、図3に示す期間cでは、デジタル信号DU0がN-1世代のデータから、N世代のデータに切り替わる。なお、ここでは、期間aで確定したデジタル信号DU2の値が0であり、期間bで確定したデジタル信号DU1の値が1である場合について説明しているが、デジタル信号DU2又はDU1の値が異なる値を取る場合は、出力部10Aの電圧Vaは、電荷保存の法則により値が異なることになる。以上により、ADコンバータ1において、デジタル信号DU2、DU1、DU0を得る。容量DAC10で最終的に得られる残差を表す残差信号は、容量DAC10で最終的に得られる電圧Vaで表され、VRから-VRの間を3ビットで表せるVR/4を下回っているため、容量DAC10でこれ以上変換することはできない。このため、次に説明するphase3において、容量DAC10で最終的に得られる残差を表す残差信号は容量DAC50に転送される。次に、phase3では、図3に示すように、スイッチφJU01B、φRがオフにされるとともに、スイッチφU0、φHがオンにされる。なお、スイッチφU2、φU1、φJUはオンの状態が保持される。ここで、一例として、期間aで確定したデジタル信号DU2の値は0であり、期間bで確定したデジタル信号DU1の値は1であり、期間cで確定したデジタル信号DU0の値は0であることとする。このとき、図6に示すように、ADコンバータ1では、最上位ビットのキャパシタ4C1にはスイッチφU2を介してリファレンス電圧VRが入力され、最上位ビットから2ビット目のキャパシタ2C1にはスイッチφU1を介してリファレンス電圧-VRが入力される。また、最下位ビットのキャパシタC1にはスイッチφU0を介してリファレンス電圧VRが入力され、符号10Bで示すキャパシタC1にはスイッチφUを介してリファレンス電圧-VRが入力される。この状態において、出力部10Aの電圧Vaは、容量DAC10の最終的な残差を表す残差信号となる。この残差信号は、増幅部40のスイッチφHを介して増幅回路41を経由して増幅され、下位変換段の容量DAC50の最上位ビットのキャパシタ2C3、2ビット目のキャパシタC3、及び符号50Cで表されるキャパシタC1に転送される。すなわち、このとき、上位変換段の容量DAC10で最終的に得られた残差を表す残差信号は、下位変換段の容量DAC50の最上位ビットのキャパシタ2C3、2ビット目最下位ビットのキャパシタC3、及び符号50Cで表されるキャパシタC1にサンプリングされる。次に、phase3の次のphase1に入ると、スイッチφSがオンにされるとともに、phase1のうちの期間dにおいて、スイッチφJL1、φJL0A、φJLがオンにされる。スイッチφSがオンになることにより、すでに説明した通り、上位変換段の容量DAC10では、8つのすべてのキャパシタにより、アナログ入力電圧VINのサンプリングが行われる。また、下位変換段の容量DAC50においては、期間dにおいて、スイッチφJL1がオンにされることにより、最上位ビットのキャパシタ2C3にはスイッチφJL1を介してリファレンス電圧VRが入力される。また、スイッチφJL0A、φJLがオンにされることにより、最下位ビットのキャパシタC3にはスイッチφJL0Aを介してリファレンス電圧-VRが入力され、符号50Cで示すキャパシタC3にはスイッチφJLを介してリファレンス電圧-VRが入力される。以上により、サブADC60は、phase1の期間dにおいて電荷保存則によって得られる出力部50Bの電圧Vdを基準レベル0Vと比較した比較結果を表すデジタル信号DL1を出力する。このため、図3に示すphase3の後のphase1の期間dでは、デジタル信号DL1がN-1世代のデータから、N世代のデータに切り替わる。次に、phase1の期間dから期間eに切り替わると、スイッチφL1、φJL0Bがオンにされ、スイッチφJL1、φJL0Aがオフにされる。なお、スイッチφLはオンの状態が保持される。このとき、下位変換段の容量DAC50においては、最上位ビットのキャパシタ2C3には、スイッチφL1を介して、期間dで確定したデジタル信号DL1によって定まる電圧VR又は-VRが入力される。また、最下位ビットのキャパシタC3にはスイッチφJL0Bを介してリファレンス電圧VRが入力され、符号50Cで示すキャパシタC3にはスイッチφJLを介してリファレンス電圧-VRが入力される。以上により、サブADC60は、phase1の期間eにおいて電荷保存則によって得られる出力部50Bの電圧Vdを基準レベル0Vと比較した比較結果を表すデジタル信号DL0を出力する。このため、図3に示すphase3の後のphase1の期間eでは、デジタル信号DL0がN-1世代のデータから、N世代のデータに切り替わる。以上のように、上位変換段の残差信号は下位変換段に増幅されて転送され、下位変換段において、2ビットのデジタル信号DL1、DL0に変換される。このように上位変換段と下位変換段とが独立にAD変換を行うパイプライン動作の結果、上位変換段で得られる3ビットのデジタル信号と、下位変換段で得られる2ビットのデジタル信号とを合わせた5ビットのデジタル信号DU2、DU1、DU0、DL1、DL0が得られる。以上により、アナログ信号である入力電圧VINは、5ビットのデジタル信号DU2、DU1、DU0、DL1、DL0にAD変換される。ここで、図7を用いて、容量DAC10における逐次比較動作について説明する。図7は、比較例のADコンバータ1の上位変換段での逐次比較動作における電圧Vaの遷移と、基準レベルとの関係を表すタイミングチャートである。図7に示す電圧Vaは、上位変換段の容量DAC10の出力部10Aの電圧Vaであり、基準レベルは、サブADC20の比較基準となる基準レベル0Vである。図7の縦軸には、上限がリファレンス電圧VR、下限がリファレンス電圧-VRで表されるADコンバータ1のフルスケールレンジを示す。ここでは、容量DAC10は3ビットであるため、縦軸のフルスケールレンジを8分割して示す。ADコンバータ1は、バイナリウェイト方式で配列された8つのキャパシタC1を用いて、上述のphase1、2のように各スイッチのオン/オフを制御部80で切り替えながら、出力部10Aの電圧VaをサブADC20の基準レベル0Vに漸近させる。phase1では、出力部10AはスイッチφSによって接地されているため図4参照、電圧Va=0Vである。一方で、VIN=0.375VRVとする。また、phase2の期間aでは、出力部10Aの電圧Va=-VINであるため、Va=-0.375VRVとなる。-0.375VRVは、基準レベル0Vより低いため、サブADC20は、デジタル信号DU2の値を0とする。phase2の期間bでは、出力部10Aの電圧Va=-VINVR/2であるため、Va=0.125VRVとなる。0.125VRVは、基準レベル0V以上であるため、サブADC20は、デジタル信号DU1の値を1とする。phase2の期間cでは、出力部10Aの電圧Va=-VINVR/4であるため、Va=-0.125VRVとなる。-0.125VRVは、基準レベル0Vより低いため、サブADC20は、デジタル信号DU0の値を0とする。以上のように、ADコンバータ1では、上位変換段のAD変換において期間a~cでの逐次比較を行うことにより、容量DAC10の出力部10Bの電圧Vaを基準レベル0Vに漸近させる。期間cで得られる出力部10Bの電圧Vaは、3ビットで判定可能な最小の電圧であるVR/4を下回っているため、期間cで得られる電圧Vaの値-0.125VRは、容量DAC10で得られる最終的な残差を表す。この最終的な残差は、量子化誤差である。この結果、上位変換段では、3ビットの容量DAC10及びサブADC20を用いて、アナログ入力電圧VINをAD変換し、上位3ビットのデジタル信号DU2、DU1、DU0が得られる。また、phase2の期間a~cで確定するデジタル信号DU2、DU1、DU0によって最終的に与えられる残差信号は、-0.125VRであり、この残差信号は、増幅部40で増幅され、下位変換段の容量DAC50によってサンプリングされる。下位変換段では、2ビットの容量DAC50から最終的に出力される残差信号がサブADC60によってAD変換され、下位2ビットのデジタル信号DL1、DL0が得られる。以上により、上位変換段における上位3ビットのデジタル信号DU2、DU1、DU0と、下位変換段における下位2ビットのデジタル信号DL1、DL0とを合わせた5ビットのデジタル信号DU2、DU1、DU0、DL1、DL0が最終的に得られる。ところで、上述のような比較例のADコンバータにおいて、上位変換段のサブADC20にオフセット電圧がある場合は、サブADC20で得られるデジタル信号DU2、DU1、DU0の変換精度にはADC20のオフセット電圧による影響が生じる。また、サブADC20に加えて増幅部40の増幅回路41にもオフセット電圧がある場合は、サブADC60におけるデジタル信号DL1、DL0の変換精度には、サブADC20のオフセット電圧と、増幅部40のオフセット電圧とによる影響が生じる。このため、デジタル信号DU2、DU1、DU0の変換精度と、デジタル信号DL1、DL0の変換精度とに差が生じ、ADコンバータ1の変換精度が低下するという問題があった。このような変換精度の差は、上位変換段におけるAD変換と、下位変換段におけるAD変換との信号経路の違い特に、増幅部40を経るか経ないかによって生じていた。このように、サブADC20又は増幅部40にオフセット電圧がある場合、ADコンバータ1の変換精度が低下することにより、例えば、図8に示すような問題が生じる場合があった。図8は、比較例のADコンバータ1の分解能を3ビットとし、アナログ入力電圧VINに対して得られる8段階のコードとの例示的な関係を示す図である。図8Aは、サブADC20及び増幅部40の両方にオフセット電圧がない場合のコードの一例を示す。図8Bは、サブADC20にオフセット電圧があり、増幅部40にオフセット電圧がない場合のコードの一例を示す。図8Cは、サブADC20及び増幅部40の両方にオフセット電圧がある場合のコードの一例を示す。なお、図8A~Cでは、横軸に示すアナログ入力電圧VINをフルスケールで規格化した値で表す。図8Aに示すように、サブADC20及び増幅部40の両方にオフセット電圧がない場合は、アナログ入力電圧VINの増大に伴って、横軸方向に等間隔で均一なコードが得られている。これに対して、図8Bに示すように、サブADC20にオフセット電圧があり、増幅部40にオフセット電圧がない場合は、コードが横軸方向において不均一になっている。図8Bに示す例では、コードの値が1、3、5の区間が正常な場合図8A参照より長く、コードの値が2、4、6の区間が正常な場合より短くなっている。また、図8Cに示すように、サブADC20及び増幅部40の両方にオフセット電圧がある場合は、コードが横軸方向において不均一になることに加えて、コード欠けが生じている。図8Cに示す例では、コードの値が2、4、6の区間が抜けてしまいコード欠け、コードの値が0の区間が正常な場合図8A参照より短くなり、コードの値が1、3、5、7の区間が正常な場合よりも長くなっている。このように、サブADC20にオフセット電圧があり、増幅部40にオフセット電圧がない場合図8B参照と、サブADC20及び増幅部40の両方にオフセット電圧がある場合図8C参照とでは、横軸方向に等間隔で均一なコードが得られないという問題がある。このように、サブADC20及び増幅部40の両方にオフセット電圧がある場合には、デジタル信号DU2、DU1、DU0の変換精度と、デジタル信号DL1、DL0の変換精度とに差が生じ、ADコンバータ1の変換精度が低下するという問題があった。また、サブADC60にもオフセット電圧がある場合には、デジタル信号DU2、DU1、DU0の変換精度と、デジタル信号DL1、DL0の変換精度との差に、サブADC20とサブADC60のオフセット電圧の差による変換精度の差が加わることになる。このように、サブADC60のオフセット電圧によって、ADコンバータ1の変換精度が低下するという問題もあった。なお、これは、サブADC20とサブADC60のいずれか一方にのみオフセット電圧がある場合においても同様であった。このため、以下で説明する実施の形態では、上述の問題点を解決したADコンバータ、及び、電子装置を提供することを目的とする。以下、実施の形態1、2のADコンバータ、及び、電子装置について説明する。<実施の形態1>図9は、実施の形態1のADコンバータ100を含む携帯電話端末機500を示す図であり、Aは斜視透視図、Bは携帯電話端末機500に含まれる基板504を示す図である。図9Aに示すように、携帯電話端末機500の筐体501の外面には、表示部502及び操作部503が設けられており、筐体501の内部には、破線で示す基板504が収納されている。ここで、携帯電話端末機500は電子装置の一例であり、基板504は、回路基板の一例である。筐体501は、樹脂製又は金属製の筐体であり、表示部502及び操作部503を設置するための開口部を有する。表示部502は、例えば、文字、数字、画像等を表示できる液晶パネルであればよい。また、操作部503は、テンキーに加え、携帯電話端末機500の機能を選択するための種々の選択キーを含む。なお、携帯電話端末機500は、近接通信装置赤外線通信装置、電子マネー用の通信装置等又はカメラ等の付属装置を含んでもよい。また、図9Bに示す基板504は、例えばFR4ガラス布基材エポキシ樹脂基板であり、表面504Aには銅箔をパターニングすることにより配線部505が形成されている。配線部505は、電子機器の駆動に必要な各種信号の伝送経路となるものである。配線部505は、例えば、レジストを用いたエッチング処理によってパターニングされている。なお、図9Bには、基板504の表面に形成される配線部505を示すが、基板504は複数の配線部を有する積層基板であり、内層に電源用の配線部を含む。基板504には、携帯電話端末機500で通話等の通信を行うために必要なアンテナ511、RF通信部512、ADコンバータ100、ベースバンド処理部513、及びCPUCentralProcessingUnitチップ514が実装されている。アンテナ511、RF通信部512、ADコンバータ100、ベースバンド処理部513、及びCPUチップ514は、例えば、半田ボールによって配線部505に接続されることにより、基板504に実装されている。アンテナ511で受信された通話用の信号は、RF通信部512でフィルタ処理等が行われた後に、ADコンバータ100でデジタル信号に変換される。ADコンバータ100から出力されるデジタル信号は、ベースバンド処理部513でベースバンド処理が行われた後に、CPUチップ514を介して、図示しないスピーカから音声として出力される。基板504として用いるFR4は、一般に、複数の絶縁層を積層し、各絶縁層の間層間、積層構造の最上面、及び積層構造の最下面にパターニングされた銅箔を有する。また、基板504は、配線部505を形成でき、回路を搭載することのできる誘電体製の基板であれば、FR4以外の基板であってもよい。また、配線部505は、電力損失が小さく、導電率が高い金属であれば銅Cu以外の金属例えば、アルミニウムAl等であってもよい。なお、図9には、電子装置の一例として携帯電話端末機500を示したが、電子装置は、携帯電話端末機500に限定されず、例えば、スマートフォンの端末機、地上デジタルテレビ放送用のチューナー等の通信を行う装置であってもよい。また、電子装置は、PCPersonalComputer又はサーバ等であってもよい。次に、図10を用いて、実施の形態1のADコンバータ100について説明する。図10は、実施の形態1のADコンバータ100の回路構成を示す図である。以下で実施の形態1のADコンバータ100について説明するにあたり、比較例のADコンバータ1図2参照と同様の構成要素には同一の符号を付し、その説明を省略する。ADコンバータ100は、容量DACDigitaltoAnalogConverter10、スイッチφT1、サブADCAnalogtoDigitalConverter120、SARSuccessiveApproximationResister:逐次比較型制御部130、増幅部140、容量DAC150、及び制御部180を含む。ADコンバータ100は、パイプライン型のADコンバータであり、例えば、LSILargeScaleIntegratedcircuit:大規模集積回路によって実現される。実施の形態1のADコンバータ100では、容量DAC150は増幅部140に含まれており、容量DAC150のキャパシタ2C2、C2、C2は、増幅部140のキャパシタ2C2、C2、C2と共通化されている。すなわち、増幅部140と容量DAC150は、キャパシタ2C2、C2、C2を共用している。実施の形態1のADコンバータ100では、容量DAC10及びサブADC120が上位変換段の一例であり、容量DAC150及びサブADC120が下位変換段の一例である。また、容量DAC10は第1DA変換部の一例であり、容量DAC150は第2DA変換部の一例である。また、サブADC120は比較部の一例であり、SAR制御部130は逐次制御部の一例である。容量DAC10は、比較例のADコンバータ1の容量DAC10と同様である。実施の形態1では、容量DAC10の出力部10Aは、スイッチφT1を介して、増幅部140の入力部140Aに接続されている。スイッチφT1は、容量DAC10の出力部10Aと、増幅部140の入力部140Aとの間に挿入されている。スイッチφT1は、容量DAC10の出力部10Aの電圧VaをサブADC120でAD変換するときと、容量DAC10で最終的に得られる残差を表す残差信号を増幅部140及び容量DAC150に含まれるキャパシタ2C2、C2、C2に転送するときにオンにされる。スイッチφT1のオン/オフの切り替えは、制御部180によって行われる。容量DAC10は、デジタル信号DU2、DU1、DU0の値によって決まる3ビットのデジタルコードをアナログ変換して得る最終的な残差を表す残差信号を出力する。容量DAC10の最終的な残差を表す残差信号は、デジタル信号DU2、DU1、DU0の値が決まると、容量DAC10の出力部10Aの電圧Vaとして出力される。サブADC120は、増幅部140のオペアンプ42の出力側に接続されている。実施の形態1のADコンバータ100は、サブADC120を1つだけ含む。この点において、上位変換段と下位変換段に1つずつサブADC20、60図2参照を含む比較例のADコンバータ1とは異なる。サブADC120は、反転入力端子がオペアンプ42の出力端子に接続され、非反転入力端子が接地されている。サブADC120の出力端子はSAR制御部130に接続されている。サブADC120は、容量DAC10の出力部10Aの電圧VaをAD変換して3ビットのデジタル信号DU2、DU1、DU0を出力するとともに、容量DAC150の入出力部150Aの電圧VbをAD変換して2ビットのデジタル信号DL1、DL0を出力する。SAR制御部130は、サブADC120の出力側に接続されており、実施の形態1のADコンバータ100は、SAR制御部130を1つだけ含む。この点において、上位変換段と下位変換段に1つずつSAR制御部30、70図2参照を含む比較例のADコンバータ1とは異なる。SAR制御部130は、サブADC120から出力される3ビットのデジタル信号DU2、DU1、DU0と、2ビットのデジタル信号DL1、DL0を内部のレジスタに保持する。また、SAR制御部130は、3ビットのデジタル信号DU2、DU1、DU0に基づき、容量DAC10のスイッチφU2、φU1、φU0に入力するリファレンス電圧をVR又は-VRに設定する。同様に、SAR制御部130は、2ビットのデジタル信号DL1に基づき、容量DAC150のスイッチφL1に入力するリファレンス電圧をVR又は-VRに設定する。ここで、リファレンス電圧VR、-VRは、ADコンバータ100がAD変換に用いるフルスケールレンジの上限VRと下限-VRを表す電圧値である。ADコンバータ100は、フルスケールレンジに収まるアナログ入力電圧VINを5ビットのデジタル信号DU2、DU1、DU0、DL1、DL0に変換する。リファレンス電圧VR、-VRは、例えば、携帯電話端末機500図9参照のバッテリから基板504の電源用の配線部を介して供給される電圧がDC/DCDirectCurrentDirectCurrentコンバータ等で変換されて、ADコンバータ100に供給される。アナログ入力電圧VINは、RF通信部512からADコンバータ100に入力される電圧であり、実施の形態1では、携帯電話端末機500図9参照のRF通信部512から出力されるアナログ信号である。ADコンバータ100から出力されるデジタル信号DU2、DU1、DU0、DL1、DL0は、音声等を表すデジタル信号であり、ベースバンド処理部513図9参照に入力される。増幅器140は、三角記号で示されるオペアンプ42、符号140Cで示されるスイッチφR、及び容量DAC150を含む。オペアンプ42は、比較例のADコンバータ1のオペアンプ42図2参照と同様であり、反転入力端子には、スイッチφT1を介して容量DAC10の出力部10Aが接続されている。また、非反転入力端子は接地されている。増幅部140のキャパシタ2C2、C2、C2は、上述のように、容量DAC150のキャパシタ2C2、C2、C2と共用である。具体的には、キャパシタ2C2、C2、C2は、増幅部140のオペアンプ42に負帰還接続されている。実施の形態1では、増幅部140の負帰還接続されたキャパシタ2C2、C2、C2をそのまま容量DAC150のキャパシタ2C2、C2、C2として利用する。容量DAC10の最終的な残差を表す残差信号は、増幅するために増幅部140のキャパシタ2C2、C2、C2にサンプリングされる。実施の形態1のADコンバータ100では、増幅部140のキャパシタ2C2、C2、C2で残差信号をサンプリングした後に、特定のスイッチを切り替えることにより、キャパシタ2C2、C2、C2に蓄積された電荷をそのまま容量DAC150のキャパシタ2C2、C2、C2に蓄積された電荷として取り扱う。キャパシタ2C2、C2、C2の静電容量は、比較例のADコンバータ1の増幅部40のキャパシタ2C2、C2、C2の静電容量と等しい。これは、比較例のADコンバータ1と等しい増幅率を得るためである。例えば、キャパシタC2の静電容量は、容量DAC10に含まれるキャパシタC1の静電容量の1/4に設定される。増幅部140の出力部140Bは、サブADC120の入力端子に接続されている。ここで、オペアンプ42の開ループゲインAampは、ADコンバータ100の増幅部140が残差信号を増幅するときの増幅率ゲインAよりも高く設定する理由について説明する。オペアンプ42の開ループゲインをAampとする。ADコンバータ100の増幅部140が残差信号を増幅するときの増幅率ゲインAは、開ループゲインAamp、容量DAC10の8つのキャパシタC1の静電容量C1、増幅部140に含まれる4つのキャパシタC2の静電容量C2を用いると、次の式1で表すことができる。A=2C1/{C22C1C2/Aamp}1従って、ADコンバータ100の変換精度を向上させるためには、開ループゲインAampを大きくすることにより、式1をA=2C1/C2に近づけることが有効的である。このため、実施の形態1のADコンバータ100では、オペアンプ42の開ループゲインAampをADコンバータ100の増幅部140が残差信号を増幅するときの増幅率ゲインAよりも高く設定する。容量DAC150は、増幅部140の内部に含まれており、増幅部140と共有するキャパシタ2C2、C2、C2を含む。容量DAC150は、2ビットの容量DACであり、4つのキャパシタC2を有する。4つのキャパシタC2は、容量DAC150の入出力部150Aに対して互いに並列に接続されており、すべて同一の静電容量を有する。図10では、回路構成を見やすくするために、最上位ビットの2つのキャパシタC2を2C2と表記して一つのキャパシタの記号で表す。4つのキャパシタ2C2、C2、C2は、増幅部140のキャパシタ2C2、C2、C2と共用である。キャパシタ2C2、C2、C2は、増幅部140のオペアンプ42に負帰還接続されるとともに、バイナリウェイト方式で重み付けされており、2つのキャパシタC22C2、1つのキャパシタC2、1つのキャパシタC2の合計3つのグループに分けられている。実施の形態1では、増幅部140の負帰還接続されたキャパシタ2C2、C2、C2をそのまま容量DAC150のキャパシタ2C2、C2、C2として利用する。容量DAC10の最終的な残差を表す残差信号は、増幅するために増幅部140のキャパシタ2C2、C2、C2にサンプリングされる。実施の形態1のADコンバータ100では、増幅部140のキャパシタ2C2、C2、C2で残差信号をサンプリングした後に、特定のスイッチを切り替えることにより、キャパシタ2C2、C2、C2に蓄積された電荷をそのまま容量DAC150のキャパシタ2C2、C2、C2に蓄積された電荷として取り扱う。すなわち、このとき、特定のスイッチを切り替えることにより、残差信号は容量DAC150に転送されたことになる。容量DAC150は、比較例の容量DAC50のキャパシタC3をキャパシタC2に置き換え、4つのキャパシタ2C2、C2、C2に、それぞれ、スイッチφRを付け加えた構成を有する。スイッチφRは、比較例のスイッチφR図2参照と同様に、容量DAC10の最終的な残差を表す残差信号を下位変換段に転送する前に、増幅部140の4つのキャパシタC2をリセットする際にオンにされるスイッチである。容量DAC150のキャパシタ2C2、C2、C2は、比較例の容量DAC50図2参照とは左右の接続関係が逆になっている。最上位ビットのキャパシタ2C2は、一端図10中の右側の端子に4つのスイッチφH、φJL1、φL1、及びφRが接続されている。4つのスイッチφH、φJL1、φL1、及びφRは、キャパシタ2C2の一端に互いに並列に接続されている。また、キャパシタ2C2の他端図10中の左側の端子は、入出力部150Aと、符号140Cで示されるスイッチφRに接続されている。キャパシタ2C2に接続されたスイッチφHの右側の端子には、端子150Bを介して、増幅部140のオペアンプ42の出力端子が接続されている。スイッチφHがオンになると、キャパシタ2C2は、オペアンプ42に負帰還接続された状態になる。スイッチφJL1には、リファレンス電圧VRが入力される。スイッチφL1には、リファレンス電圧VR又は-VRのうちのいずれか一方が入力される。スイッチφL1に入力される電圧は、サブADC120の判定結果であるデジタル信号DL1の値に応じて決定する。デジタル信号DL1が0である場合は、SAR制御部130は、スイッチφL1にリファレンス電圧VRを入力し、デジタル信号DL1が1である場合は、SAR制御部130は、スイッチφL1にリファレンス電圧-VRを入力する。なお、キャパシタ2C2として表す2つの互いに並列に接続されたキャパシタC2の各々に対して、4つのスイッチφH、φJL1、φL1、及びφRが接続される。最下位ビット最上位ビットから2ビット目に位置するキャパシタC2には、一端図10中の右側の端子に4つのスイッチφH、φJL0A、φJL0B、及びφRが接続されている。4つのスイッチφH、φJL0A、φJL0B、及びφRは、キャパシタC2の一端に互いに並列に接続されている。また、キャパシタC2の他端図10中の左側の端子は、入出力部150Aと、符号140Cで示されるスイッチφRに接続されている。最下位ビット最上位ビットから2ビット目のキャパシタC2に接続されたスイッチφHの右側の端子には、端子150Bを介して、増幅部140のオペアンプ42の出力端子が接続されている。スイッチφHがオンになると、最下位ビット最上位ビットから2ビット目に位置するキャパシタC2は、オペアンプ42に負帰還接続された状態になる。スイッチφJL0Aには、リファレンス電圧-VRが入力され、スイッチφJL0Bにはリファレンス電圧VRが入力される。また、スイッチφRは、接地されている。図10に符号150Cで示すキャパシタC2は、最下位ビットに位置するキャパシタC2と同様に、1つのキャパシタC2である。この符号150Cで示すキャパシタC2には、一端図10中の右側の端子に3つのスイッチφH、φJL、及びφRが接続されている。3つのスイッチφH、φJL、及びφRは、符号150Cで示されるキャパシタC2の一端に互いに並列に接続されている。また、符号150Cで示されるキャパシタC2の他端図10中の左側の端子は、入出力部150Aと、符号140Cで示されるスイッチφRに接続されている。符号150Cで示すキャパシタC2に接続されるスイッチφHの右側の端子には、端子150Bを介して、増幅部140のオペアンプ42の出力端子が接続されている。スイッチφHがオンになると、符号150Cで示すキャパシタC2は、オペアンプ42に負帰還接続された状態になる。スイッチφJLには、リファレンス電圧-VRが入力され、スイッチφRは接地されている。ここで、上述したように、4つのキャパシタC2は、2ビットのバイナリウェイト方式で配列されている。符号150Cで示すキャパシタC2は、4つのキャパシタC2から、最上位の2つのキャパシタ2C2、及び最下位の1つのキャパシタC2の合計3つのキャパシタC2を除いて1つ余るキャパシタC2である。この符号150Cで示すキャパシタC2は、2ビットのデジタル信号DL1、DL0を得る際に、容量DAC150内で電荷のバランスを取るために配列されている。4つのキャパシタ2C2、C2、C2の左側の端子と、入出力部150Aとの間には、スイッチφT2が挿入されている。以上のような容量DAC150は、デジタル信号DL1、DL0の値によって決まる2ビットのデジタルコードをアナログ変換して得る最終的な残差を表す残差信号を出力する。容量DAC150の最終的な残差を表す残差信号は、デジタル信号DL1、DL0の値が決まると、入出力部150Aの電圧Vbとして出力される。なお、図10に示す各スイッチは、例えば、トランジスタで実現される。次に、図11乃至図15を用いて、実施の形態1のADコンバータ100の動作について説明する。図11は、実施の形態1のADコンバータ100の動作を示すタイミングチャートである。図12乃至図14は、それぞれ、実施の形態1のADコンバータ100の3つのモードphase1、phase2、phase3における各スイッチのオン/オフの状態と、信号の流れとを示す図である。図12乃至図14に示す回路構成は、図10に示す回路構成と同一である。図12乃至図14では、ADコンバータ100において、信号の流れがある部分を黒線で示し、信号の流れがない部分を破線で示す。図11は、スイッチφS、φJU2、φU2、φJU1A、φJU1B、φU1、φJU0A、φJU0B、φU0、φJU、φH、φT1、φT2、φR、φJL1、φL1、φJL0A、φJL0B、φJLのオン/オフとタイミングと、デジタル信号DU2、DU1、DU0、DL1、DL0の切り替わりのタイミングとを示す。図11に示すタイミングチャートは、比較例のADコンバータ1のタイミングチャート図3参照にスイッチφT1、φT2の動作を加えるとともに、スイッチφRの動作を実施の形態1のADコンバータ100に合わせて変更したものである。図11において、縦軸は、各スイッチのオン/オフを切り替えるために制御部180が出力する制御信号のレベルHレベルを表す。図11において、各スイッチは、信号レベルがHレベルでオンになり、信号レベルがLレベルでオフになる。図面の見やすさのために、図11の縦軸にはHレベルとLレベルの表記を省略するが、各スイッチを駆動するための各制御信号の信号レベルが高くなっている部分はHレベルを表し、各制御信号の信号レベルが低くなっている部分はLレベルを表す。また、図11において、横軸は時間を表す。ここでは、ADコンバータ100の動作を3つのモードphase1、phase2、phase3に分けて説明する。図11に示す最初のphase1時刻0~t1では、スイッチφSがオンにされることにより、容量DAC10の8つのキャパシタC1の左側の端子がすべてVINに接続されるとともに、右側の端子が接地される。このphase1では、図12に示すように、8つのキャパシタC1の左側の端子がすべてVINに接続されるとともに、右側の端子が接地される。これにより、アナログ入力電圧VINがN世代のデータとして8つのキャパシタC1にサンプリングされる。なお、Nは2以上の任意の整数である。このPhase1が終了する時点では、8つのキャパシタC1の各々の左側の端子の電圧はVINになり、右側の端子は接地しているため、0Vになる。すなわち、Va=0である。また、phase1では、図11に示すように、スイッチφT1がオフにされるとともにスイッチφT2がオンにされることにより、容量DAC150のキャパシタ2C2、C2、C2がオペアンプ42を介してサブADC120に接続される。また、このとき、図11に示すphase1の期間d、eでは、スイッチφJL1、φL1、φJL0A、φJL0B、及びφJLのオン/オフが切り替えられることにより、下位変換段の容量DAC150は、一世代前のN-1世代の残差信号に基づくAD変換を行っている。下位変換段の容量DAC150におけるAD変換については、phase3の次のphase1において説明する。次に、時刻t1からphase2に入る。ここでは、phase2を3つの期間a、b、cに分けて説明する。phase2の期間at1~t2では、スイッチφS、φT2はオフになるとともに、スイッチφJU2、φJU1A、φJU0A、φJU、φT1、φRがオンになる。このときのADコンバータ100は、図13に示すように動作しており、8つのキャパシタC1の右側の端子は、出力部10A、スイッチφT1、及びオペアンプ42を介して、サブADC120に接続されている。また、最上位ビットのキャパシタ4C1の左側の端子には、スイッチφJU2を介してリファレンス電圧VRが入力される。最上位ビットから2ビット目のキャパシタ2C1の左側の端子には、スイッチφJU1Aを介してリファレンス電圧-VRが入力される。最下位ビットのキャパシタC1の左側の端子には、スイッチφJU1Bを介してリファレンス電圧-VRが入力される。また、符号10Bで示すキャパシタC1の左側の端子には、スイッチφJUを介して、リファレンス電圧-VRが入力される。以上により、phase2の期間aでは、電荷保存則より、出力部10Aの電圧Va=-VINとなる。これにより、サブADC120は、出力部10Aの電圧Va=-VINを基準レベル0Vと比較した比較結果を表すデジタル信号DU2を出力する。このため、図11に示す期間aでは、デジタル信号DU2がN-1世代のデータから、N世代のデータに切り替わる。なお、ここでは、一例として、期間aで確定したデジタル信号DU2の値は0であることとする。また、phase2では、図11に示すようにスイッチφRがオンにされるため、図13に示すように、増幅部140の4つのキャパシタ2C2、C2、C2は両端が接地されることによって電荷が放出され、リセットされる。増幅部140の4つのキャパシタ2C2、C2、C2に一世代前の電荷が残存していると、後に残差信号を増幅するときに、増幅後の信号レベルが誤差を含むことになる。このため、容量DAC10で最終的に得られる残差信号を増幅する前に、増幅部140の4つのキャパシタ2C2、C2、C2をリセットしている。次に、期間bでは、スイッチφJU2、φJU1Aがオフにされ、スイッチφU2、φJU1Bがオンにされる。なお、スイッチφJU0A、φJU、及びφRはオンの状態が保持される。このときのADコンバータ100では、最上位ビットのキャパシタ4C1には、期間aで確定したデジタル信号DU2の値0又は1に応じた電圧値VR又は-VRがスイッチφU2を介して入力される。また、最上位ビットから2ビット目のキャパシタ2C1には、スイッチφJU1Bを介してリファレンス電圧VRが入力され、最下位ビットのキャパシタC1には、スイッチφJU0Aを介してリファレンス電圧-VRが入力される。最下位ビットのキャパシタC1には、スイッチφJU0Aを介して、リファレンス電圧-VRが入力される。符号10Bで示すキャパシタC1には、スイッチφJUを介してリファレンス電圧-VRが入力される。以上により、phase2の期間bでは、電荷保存則により、出力部10Aの電圧Va=-VINVR/2となる。これにより、サブADC120は、出力部10Aの電圧Va=-VINVR/2を基準レベル0Vと比較した比較結果を表すデジタル信号DU1を出力する。このため、図11に示す期間bでは、デジタル信号DU1がN-1世代のデータから、N世代のデータに切り替わる。なお、ここでは、一例として、期間aで確定したデジタル信号DU2の値は0であり、期間bで確定したデジタル信号DU1の値は1であることとする。また、ここでは、期間aで確定したデジタル信号DU2の値が0である場合について説明しているが、デジタル信号DU2の値が1である場合は、最上位ビットのキャパシタ4C1にはリファレンス電圧-VRが入力されることになるため、出力部10Aの電圧Vaは、電荷保存の法則により値が異なる。次に、期間cでは、スイッチφJU1B、JU0Aがオフにされ、スイッチφU1,φJU0Bがオンにされる。なお、スイッチφU2、φJU、及びφRはオンの状態が保持される。このときのADコンバータ100では、最上位ビットのキャパシタ4C1には、期間aで確定したデジタル信号DU2の値0又は1に応じた電圧値VR又は-VRがスイッチφU2を介して入力される。また、最上位ビットから2ビット目のキャパシタ2C1には、期間bで確定したデジタル信号DU1の値0又は1に応じた電圧値VR又は-VRがスイッチφU1を介して入力される。最下位ビットのキャパシタC1には、スイッチφJU0Bを介して、リファレンス電圧VRが入力される。符号10Bで示すキャパシタC1には、スイッチφJUを介してリファレンス電圧-VRが入力される。以上により、phase2の期間cでは、電荷保存則により、出力部10Aの電圧Vaは、Va=-VINVR/4となる。これにより、サブADC120は、出力部10Aの電圧Va=-VINVR/4を基準レベル0Vと比較した比較結果を表すデジタル信号DU0を出力する。このため、図11に示す期間cでは、デジタル信号DU0がN-1世代のデータから、N世代のデータに切り替わる。なお、ここでは、期間aで確定したデジタル信号DU2の値が0であり、期間bで確定したデジタル信号DU1の値が1である場合について説明しているが、デジタル信号DU2又はDU1の値が異なる値を取る場合は、出力部10Aの電圧Vaは、電荷保存の法則により値が異なることになる。以上により、ADコンバータ100において、デジタル信号DU2、DU1、DU0を得る。容量DAC10で最終的に得られる残差を表す残差信号は、最終的に得られる電圧Vaで表され、VRから-VRの間を3ビットで表せるVR/4を下回っているため、容量DAC10でこれ以上変換することはできない。このため、次に説明するphase3において、増幅部140で増幅される。実施の形態1では、増幅部140の負帰還用のキャパシタ2C2、C2、C2は、容量DAC150と共用されている。このため、次に説明するphase3の動作により、残差信号の増幅と、増幅された残差信号の容量DAC150のキャパシタ2C2、C2、C2へのサンプリングが同時に行われる。次に、phase3では、図11に示すように、スイッチφJU01B、φRがオフにされるとともに、スイッチφU0、φH、φT2がオンにされる。なお、スイッチφU2、φU1、φJU、φT1はオンの状態が保持される。ここで、一例として、期間aで確定したデジタル信号DU2の値は0であり、期間bで確定したデジタル信号DU1の値は1であり、期間cで確定したデジタル信号DU0の値は0であることとする。このとき、図14に示すように、ADコンバータ100では、最上位ビットのキャパシタ4C1にはスイッチφU2を介してリファレンス電圧VRが入力され、最上位ビットから2ビット目のキャパシタ2C1にはスイッチφU1を介してリファレンス電圧-VRが入力される。また、最下位ビットのキャパシタC1にはスイッチφU0を介してリファレンス電圧VRが入力され、符号10Bで示すキャパシタC1にはスイッチφUを介してリファレンス電圧-VRが入力される。この状態において、出力部10Aの電圧Vaは、容量DAC10の最終的な残差を表す残差信号である。この残差信号は、スイッチφT1及び入力部140Aを介して増幅部140に入力される。残差信号は、増幅部140のオペアンプ42及びキャパシタ2C2、C2、C2によって増幅される。このとき、増幅部140のオペアンプ42及びキャパシタ2C2、C2、C2は、比較例の増幅回路41と同様に、増幅回路として機能する。また、このとき、容量DAC150について考えると、上位変換段の容量DAC10で最終的に得られた残差を表す残差信号は、増幅されてキャパシタ2C2、C2、C2にサンプリングされることになる。このphase3では、容量DAC10と増幅部140は、スイッチトキャパシタ型の増幅器を構築する。ここで、phase3のモードにおいて残差信号が増幅される増幅率は、オペアンプ42の増幅率を十分に大きくしている条件下では、近似的に、容量DAC10のキャパシタC1の静電容量C1と、増幅部140のキャパシタC2の静電容量C2との比2C1/C2で表せる。実施の形態1では、例えば、キャパシタC2の静電容量は、容量DAC10に含まれるキャパシタC1の静電容量の1/4に設定される。このため、残差信号は、スイッチトキャパシタ型の増幅器により、信号レベルが8倍に増幅されて、キャパシタ2C2、C2、C2にサンプリングされる。次に、phase3の次のphase1に入ると、図11に示すように、スイッチφSがオンにされるとともに、phase1のうちの期間dにおいて、スイッチφJL1、φJL0A、φJLがオンにされる。スイッチφSがオンになることにより、すでにN世代の入力電圧VINについて説明した動作と同様に、上位変換段の容量DAC10では、8つのすべてのキャパシタC1により、入力電圧VINのサンプリングが行われる。また、下位変換段の容量DAC150では、期間dにおいて、スイッチφJL1がオンにされることにより、最上位ビットのキャパシタ2C2にはスイッチφJL1を介してリファレンス電圧VRが入力される。また、スイッチφJL0A、φJLがオンにされることにより、最下位ビットのキャパシタC2にはスイッチφJL0Aを介してリファレンス電圧-VRが入力され、符号150Cで示すキャパシタC2にはスイッチφJLを介してリファレンス電圧-VRが入力される。以上により、サブADC120は、phase1の期間dにおいて電荷保存則によって得られる入出力部150Aの電圧Vbを基準レベル0Vと比較した比較結果を表すデジタル信号DL1を出力する。このため、図11に示すphase3の後のphase1の期間dでは、デジタル信号DL1がN-1世代のデータから、N世代のデータに切り替わる。次に、phase1の期間dから期間eに切り替わると、スイッチφL1、φJL0Bがオンにされ、スイッチφJL1、φJL0Aがオフにされる。なお、スイッチφLはオンの状態が保持される。このとき、下位変換段の容量DAC150においては、最上位ビットのキャパシタ2C2には、スイッチφL1を介して、期間dで確定したデジタル信号DL1によって定まる電圧VR又は-VRが入力される。また、最下位ビットのキャパシタC2にはスイッチφJL0Bを介してリファレンス電圧VRが入力され、符号150Cで示すキャパシタC2にはスイッチφJLを介してリファレンス電圧-VRが入力される。以上により、サブADC120は、phase1の期間eにおいて電荷保存則によって得られる入出力部150Aの電圧Vbを基準レベル0Vと比較した比較結果を表すデジタル信号DL0を出力する。このため、図11に示すphase3の後のphase1の期間eでは、デジタル信号DL0がN-1世代のデータから、N世代のデータに切り替わる。以上のように、上位変換段の残差信号は、下位変換段に増幅されて転送され、下位変換段において、2ビットのデジタル信号DL1、DL0に変換される。この結果、上位変換段で得られる3ビットのデジタル信号と、下位変換段で得られる2ビットのデジタル信号とを合わせた5ビットのデジタル信号DU2、DU1、DU0、DL1、DL0が得られる。以上により、アナログ信号である入力電圧VINは、5ビットのデジタル信号DU2、DU1、DU0、DL1、DL0にAD変換される。ここで、図15を用いて、容量DAC10における逐次比較動作について説明する。図15は、実施の形態1のADコンバータ100の上位変換段での逐次比較動作における電圧Vaの遷移と、基準レベルとの関係を表すタイミングチャートである。図15に示す電圧Vaは、上位変換段の容量DAC10の出力部10Aの電圧Vaであり、基準レベルは、サブADC120の比較基準となる基準レベル0Vである。図15の縦軸には、上限がリファレンス電圧VR、下限がリファレンス電圧-VRで表されるADコンバータ100のフルスケールレンジを示す。ここでは、容量DAC10は3ビットであるため、縦軸のフルスケールレンジを8分割して示す。ADコンバータ100は、バイナリウェイト方式で配列された8つのキャパシタC1を用いて、上述のphase1、2のように各スイッチのオン/オフを制御部180で切り替えながら、出力部10Aの電圧VaをサブADC120の基準レベル0Vに漸近させる。phase1では、出力部10AはスイッチφSによって接地されているため図12参照、電圧Va=0Vである。一方で、VIN=0.375VRVとする。また、phase2の期間aでは、出力部10Aの電圧Va=-VINであるため、Va=-0.375VRVとなる。-0.375VRVは、基準レベル0Vより低いため、サブADC120は、デジタル信号DU2の値を0とする。phase2の期間bでは、出力部10Aの電圧Va=-VINVR/2であるため、Va=0.125VRVとなる。0.125VRVは、基準レベル0V以上であるため、サブADC120は、デジタル信号DU1の値を1とする。phase2の期間cでは、出力部10Aの電圧Va=-VINVR/4であるため、Va=-0.125VRVとなる。-0.125VRVは、基準レベル0Vより低いため、サブADC120は、デジタル信号DU0の値を0とする。以上のように、ADコンバータ100では、上位変換段のAD変換において期間a~cでの逐次比較を行うことにより、容量DAC10の出力部10Bの電圧Vaを基準レベル0Vに漸近させる。期間cで得られる出力部10Bの電圧Vaは、3ビットで判定可能な最小の電圧であるVR/4を下回っているため、期間cで得られる電圧Vaの値は、容量DAC10で得られる最終的な残差を表す。この最終的な残差は、量子化誤差である。この結果、上位変換段では、3ビットの容量DAC10及びサブADC120を用いて、入力電圧VINをAD変換し、上位3ビットのデジタル信号DU2、DU1、DU0が得られる。また、phase2の期間a~cで確定するデジタル信号DU2、DU1、DU0によって最終的に与えられる残差を表す残差信号は、-0.125VRである。実施の形態1のADコンバータ100では、デジタル信号DU2、DU1、DU0によって最終的に与えられる残差信号は、上述のphase3の動作により、増幅部140で増幅されると同時に、増幅されてキャパシタ2C2、C2、C2にサンプリングされることになる。その後、下位変換段では、2ビットの容量DAC150から最終的に出力される残差信号が、入出力部150A及びオペアンプ42を介して、サブADC120によってAD変換され、下位2ビットのデジタル信号DL1、DL0が得られる。以上のように、実施の形態1のADコンバータ100は、上位変換段と下位変換段とが独立にAD変換を行うパイプライン動作を行う。この結果、上位変換段における上位3ビットのデジタル信号DU2、DU1、DU0と、下位変換段における下位2ビットのデジタル信号DL1、DL0とを合わせた5ビットのデジタル信号DU2、DU1、DU0、DL1、DL0が最終的に得られる。実施の形態1のADコンバータ100は、増幅部140の負帰還用の4つのキャパシタ2C2、C2、C2を容量DAC150のバイナリウェイト方式で配列されるキャパシタ2C2、C2、C2として用いるとともに、オペアンプ42の出力側に接続されるサブADC120を含む。このため、上位変換段と下位変換段におけるAD変換は、ともにオペアンプ42とキャパシタ2C2、C2、C2によって実現される増幅回路と、サブADC120とを介して行われる。従って、比較例のADコンバータ1のように、上位変換段と下位変換段におけるAD変換において、信号経路の違いによる変換精度の違いが生じることを抑制できる。すなわち、上位変換段と下位変換段において、同一の信号経路オペアンプ42とキャパシタ2C2、C2、C2によって実現される増幅回路と、サブADC120とを経る経路を経てAD変換を行うため、上位変換段と下位変換段におけるAD変換の変換精度の差を低減できる。これは、上位3ビットのデジタル信号DU2、DU1、DU0と、下位2ビットのデジタル信号DL1、DL0との変換精度の差を低減できることを意味する。このため、実施の形態1によれば、変換精度の高いADコンバータ100を提供することができる。また、実施の形態1のADコンバータ100では、デジタル信号DU2、DU1、DU0、DL1、DL0を出力する際に、オペアンプ42とサブADC120が直列に接続される。このため、サブADC120にオフセット電圧Vofがある場合に、サブADC120のオフセット電圧Vofは、Vof/Aampとなる。従って、サブADC120のオフセット電圧がデジタル信号DU2、DU1、DU0、DL1、DL0に与える影響は非常に小さくなる。また、上述のように、オペアンプ42の開ループゲインAampは、ADコンバータ100の増幅部140が残差信号を増幅するときの増幅率ゲインAよりも高く設定される。従って、実施の形態1のADコンバータ100によれば、サブADC120にオフセット電圧が存在する場合において、サブADC120のオフセット電圧がデジタル信号DU2、DU1、DU0、DL1、DL0に与える影響をさらに小さくできる。また、ADコンバータ100で高速動作を行う場合はサブADC120内の回路を正帰還回路にするが、正帰還回路はオペアンプ42に比べてオフセットが数~数10倍も大きくなる。従って、ADコンバータ100で高速動作を行う場合には、サブADC120のオフセット電圧VofがVof/Aampに低減されることの効果が非常に大きいものとなる。また、比較例のADコンバータ1図2参照では、サブADC20とオペアンプ42にオフセット電圧がある場合は、サブADC20のオフセット電圧とオペアンプ42のオフセット電圧による影響がデジタル信号DU2、DU1、DU0、DL1、DL0に及ぶ。これに対して、実施の形態1のADコンバータ100によれば、オペアンプ42とサブADC120が直列に接続されるため、上述のようにサブADC120のオフセット電圧がデジタル信号DU2、DU1、DU0、DL1、DL0に与える影響は非常に小さい。このため、サブADC120に加えてオペアンプ42にもオフセット電圧がある場合は、デジタル信号DU2、DU1、DU0、DL1、DL0に与える影響からサブADC120のオフセットによる影響が軽減される。また、実施の形態1によれば、増幅部140の負帰還用の4つのキャパシタ2C2、C2、C2を容量DAC150のバイナリウェイト方式で配列されるキャパシタ2C2、C2、C2として用いる。これにより、キャパシタの数を減らすことができるので、サンプリングに必要な静電容量が低減され、消費電力と実装面積を低減できる。また、キャパシタ2C2、C2、C2を増幅部140と容量DAC150で共用することにより、ADコンバータ100の実装面積を小さくでき、この結果、ADコンバータ100の低コスト化を図ることができる。また、実施の形態1のADコンバータ100は、比較例のADコンバータ1と同様に、3つのphaseでAD変換を行えるので、比較例のADコンバータ1と同等の速度によるAD変換が可能である。また、比較例のADコンバータ1のように、上位変換段と下位変換段の信号経路の違いによってオフセット電圧の影響が異なる場合は、オフセット電圧を低減する低減回路が必要である。これに対して、実施の形態1のADコンバータ100では、上述のように、上位変換段と下位変換段とで変換精度の差を低減することができるので、オフセット電圧を低減する低減回路は不要である。このため、ADコンバータ100の実装面積を小さくできるとともに、消費電力を低減することができる。なお、以上では、容量DAC10のキャパシタ4C1、2C1、C1、C1と、容量DAC150のキャパシタ2C1、C1、C1とがともにバイナリウェイト方式で配列される形態について説明したが、これらのキャパシタの配列は、バイナリウェイト方式に限られるものではない。また、以上では、上位変換段に含まれる容量DAC10のビット数が3ビットで、下位変換段に含まれる容量DAC150のビット数が2ビットの場合について説明した。しかしながら、容量DAC10、150のビット数はこれらに限られない。また、以上では、容量DAC10のビット数が容量DAC150のビット数よりも大きい場合について説明視が、容量DAC10と容量DAC150のビット数は等しくてもよく、容量DAC150のビット数が容量DAC10のビット数よりも大きくてもよい。<実施の形態2>図16は、実施の形態2のADコンバータ200の回路構成を示す図である。実施の形態2のADコンバータ200は、実施の形態1のADコンバータ100に、オペアンプ242を追加したものである。その他の構成は、実施の形態1のADコンバータ100と同様であるため、同様の構成要素には同一符号を付し、その説明を省略する。ADコンバータ200は、容量DAC10、スイッチφT1、サブADC120、SAR制御部130、増幅部240、容量DAC150、及び制御部180を含む。ADコンバータ200は、パイプライン型のADコンバータである。実施の形態2のADコンバータ200では、容量DAC150のキャパシタ2C2、C2、C2は、増幅部240のキャパシタ2C2、C2、C2と共通化されている。すなわち、増幅部240と容量DAC150は、キャパシタ2C2、C2、C2を共用している。なお、増幅部240の入力部240Aは、スイッチφT1を介して、容量DAC10の出力部10Aに接続されている。また、増幅部240の出力部240Bは、サブADC120の入力端子に接続されている。また、実施の形態2のADコンバータ200の増幅部240は、オペアンプ42に加えて、オペアンプ242を有する。オペアンプ242は、非反転入力端子がオペアンプ42の出力端子とサブADC120の入力端子とに接続され、反転入力端子が接地され、出力端子がスイッチφHの右側の端子に接続される。オペアンプ242と、増幅部240のキャパシタ2C2、C2、C2とは、第2増幅部の一例としての増幅回路を構築する。ここで、オペアンプ42と、増幅部240のキャパシタ2C2、C2、C2とは、増幅部の一例としての増幅回路を構築するため、オペアンプ42及びオペアンプ242と、キャパシタ2C2、C2、C2とが一つの増幅回路を構築していると捉えることもできる。実施の形態2のADコンバータ200では、サブADC120の入力端子は、オペアンプ42の出力端子と、オペアンプ242の入力端子の間に接続されている。このため、実施の形態2のADコンバータ200では、サブADC120の入力端子は、増幅回路のオペアンプ42とオペアンプ242との間から分岐して接続されていることになる。従って、実施の形態2のADコンバータ200では、オペアンプ42の増幅率を実施の形態1のADコンバータ100図10参照におけるオペアンプ42の増幅率とは異なる増幅率に設定することが可能になる。実施の形態2のADコンバータ200におけるオペアンプ42の増幅率は、オペアンプ242の増幅率との関係で決定すればよい。オペアンプ42及び242の増幅率については、後述する。ここで、オペアンプ242が信号経路に含まれるのは、phase1~phase3のうち、phase3のみである。オペアンプ242は、phase1及びphase2では信号経路に含まれない。また、phase1及びphase2におけるADコンバータ200の動作は、実施の形態1のADコンバータ100と同一である。このため、以下では、図17を用いて、phase3について説明する。図17は、実施の形態2のADコンバータ200のphase3における各スイッチのオン/オフの状態と、信号の流れとを示す図である。図17では、ADコンバータ200において、信号の流れがある部分を黒線で示し、信号の流れがない部分を破線で示す。phase3では、スイッチφJU01B、φRがオフにされるとともに、スイッチφU0、φH、φT2がオンにされる。なお、スイッチφU2、φU1、φJU、φT1は、phase2から引き続きオンにされる。ここで、一例として、実施の形態1と同様に、phase2の期間aで確定したデジタル信号DU2の値は0であり、期間bで確定したデジタル信号DU1の値は1であり、期間cで確定したデジタル信号DU0の値は0であることとする。このとき、図17に示すように、ADコンバータ200では、最上位ビットのキャパシタ4C1にはスイッチφU2を介してリファレンス電圧VRが入力され、最上位ビットから2ビット目のキャパシタ2C1にはスイッチφU1を介してリファレンス電圧-VRが入力される。また、最下位ビットのキャパシタC1にはスイッチφU0を介してリファレンス電圧VRが入力され、符号10Bで示すキャパシタC1にはスイッチφUを介してリファレンス電圧-VRが入力される。この状態において、出力部10Aの電圧Vaは、容量DAC10の最終的な残差を表す残差信号である。この残差信号は、スイッチφT1及び入力部240Aを介して増幅部240に入力される。残差信号は、増幅部240のオペアンプ42、オペアンプ242、及びキャパシタ2C2、C2、C2によって増幅される。このとき、増幅部240のオペアンプ42及びキャパシタ2C2、C2、C2は、比較例の増幅回路41と同様に、増幅部の一例としての増幅回路として機能する。また、増幅部240のオペアンプ242及びキャパシタ2C2、C2、C2は、第2増幅部の一例としての増幅回路として機能する。また、このとき、容量DAC150について考えると、上位変換段の容量DAC10で最終的に得られた残差を表す残差信号は、増幅されてキャパシタ2C2、C2、C2にサンプリングされることになる。その後、phase1において、下位変換段でN世代のデジタル信号DL1、DL0が得られる。この結果、上位変換段で得られる3ビットのデジタル信号と、下位変換段で得られる2ビットのデジタル信号とを合わせた5ビットのデジタル信号DU2、DU1、DU0、DL1、DL0が得られる。以上のように、実施の形態2のADコンバータ200によれば、実施の形態1のADコンバータ100と同様に、アナログ信号である入力電圧VINは、5ビットのデジタル信号DU2、DU1、DU0、DL1、DL0にAD変換される。実施の形態2のADコンバータ200によれば、上位変換段と下位変換段において、同一の信号経路オペアンプ42とキャパシタ2C2、C2、C2によって実現される増幅回路と、サブADC120とを経る経路を経てAD変換を行う。このため、上位変換段と下位変換段におけるAD変換の変換精度の差を低減でき、実施の形態2によれば、実施の形態1と同様に、変換精度の高いADコンバータ200を提供することができる。また、増幅部240の負帰還用の4つのキャパシタ2C2、C2、C2を容量DAC150のバイナリウェイト方式で配列されるキャパシタ2C2、C2、C2として用いてキャパシタの数を減らせるので、サンプリングに必要な静電容量が低減され、消費電力と実装面積を低減できる。また、キャパシタ2C2、C2、C2を増幅部240と容量DAC150で共用することにより、ADコンバータ200の実装面積を小さくでき、この結果、ADコンバータ200の低コスト化を図ることができる。また、実施の形態2のADコンバータ200は、比較例のADコンバータ1と同様に、3つのphaseでAD変換を行えるので、比較例のADコンバータ1と同等の速度によるAD変換が可能である。また、実施の形態2のADコンバータ200では、上述のように、上位変換段と下位変換段とで変換精度の差を低減することができるので、オフセット電圧を低減する低減回路は不要である。このため、ADコンバータ200の実装面積を小さくできるとともに、消費電力を低減することができる。ここで、オペアンプ42及び242の合計の開ループゲインをAamp2とする。オペアンプ42及び242の合計の開ループゲインAamp2は、オペアンプ42の開ループゲインをA1、オペアンプ242の開ループゲインをA2とすると、Aamp2=A1×A2で表される。なお、開ループゲインAamp2は、実施の形態1のADコンバータ100のオペアンプ42の単独の開ループゲインAampに相当する。ADコンバータ200の増幅部240が残差信号を増幅するときの増幅率ゲインAは、開ループゲインAamp2、容量DAC10の8つのキャパシタC1の静電容量C1、増幅部240に含まれる4つのキャパシタC2の静電容量C2を用いると、次の式2で表すことができる。A=2C1/{C22C1C2/Aamp2}2ここで、変換精度を向上させるためには、開ループゲインAamp2を大きくすることにより、式2をA=2C1/C2に近づけることが有効的である。このため、実施の形態1のADコンバータ100のオペアンプ42は、単独で開ループゲインAampを大きくしている。ところで、オペアンプのゲインと帯域はトレードオフの関係になり、ゲインを向上させるとオペアンプの帯域が狭くなり、サブADC120の応答速度が低下する場合がある。このため、実施の形態2のADコンバータ200では、オペアンプ42の開ループゲインA1は、サブADC120のオフセット電圧とオペアンプ242のオフセット電圧とを十分に無視できる程度の比較的小さい値に設定することができる。また、オペアンプ242の開ループゲインA2によりAamp2として必要なゲインを達成することができる。これにより、さらに高速動作が可能なADコンバータ200を提供することができる。以上、本発明の例示的な実施の形態1、2のADコンバータ、及び、電子装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。以上の実施の形態に関し、さらに以下の付記を開示する。付記1第1ビット数分の第1キャパシタを有し、前記第1キャパシタで保持するデジタル信号をアナログ変換して得る残差信号を出力する第1DA変換部と、第2ビット数分の第2キャパシタを有し、前記第2キャパシタで保持するデジタル信号をアナログ変換して得る残差信号を出力する第2DA変換部と、前記第1DA変換部が出力する残差信号を増幅して前記第2DA変換部に転送する増幅部と、前記増幅部の出力側に接続され、前記第1DA変換部が出力する残差信号と所定の基準レベルとの第1比較結果と、前記第2DA変換部が出力する残差信号と前記所定の基準レベルとの第2比較結果とを表す二値信号を出力する比較部と、前記第1比較結果を表す二値信号を前記第1DA変換部に入力するとともに、前記第2比較結果を表す二値信号を前記第2DA変換部に入力する逐次制御部とを含み、前記第2DA変換部の前記第2キャパシタは、前記増幅部のキャパシタと共用である、ADコンバータ。付記2前記第1DA変換部の前記第1キャパシタと、前記第2DA変換部の前記第2キャパシタは、それぞれ、バイナリウェイト方式で配列されている、付記1記載のADコンバータ。付記3前記増幅部が前記残差信号を増幅するモードにおいて、前記第1DA変換部及び前記増幅部は、スイッチトキャパシタ型の増幅器を構築し、前記スイッチトキャパシタ型の増幅器の増幅率は、前記第1キャパシタと前記増幅部のキャパシタとの容量比で決定される、付記1又は2記載のADコンバータ。付記4入力端子が前記比較部の入力端子と前記増幅部の出力端子とに接続されるとともに、出力端子が前記第2キャパシタに接続され、前記増幅部のキャパシタと帰還用のキャパシタを共用する第2増幅部をさらに含む、付記1乃至3のいずれか一項記載のADコンバータ。付記5前記第2増幅部の増幅率は、前記増幅部の増幅率よりも大きい、付記4記載のADコンバータ。付記6前記第1ビット数は、前記第2ビット数よりも多い、付記1乃至5のいずれか一項記載のADコンバータ。付記7前記第2キャパシタは、前記増幅部の負帰還用のキャパシタである、付記1乃至6のいずれか一項記載のADコンバータ。付記8第1ビット数分の第1キャパシタを有し、前記第1キャパシタで保持するデジタル信号をアナログ変換して得る残差信号を出力する第1DA変換部と、前記第1DA変換部の出力側に接続される増幅器と、前記増幅器に負帰還接続される第2ビット数分の第2キャパシタを有し、前記第2キャパシタで保持するデジタル信号をアナログ変換して得る残差信号を出力する第2DA変換部と、前記増幅器の出力側に接続され、前記第1DA変換部が出力する残差信号と所定の基準レベルとの第1比較結果と、前記第2DA変換部が出力する残差信号と前記所定の基準レベルとの第2比較結果とを表す二値信号を出力する比較部と、前記第1比較結果を表す二値信号を前記第1DA変換部に入力するとともに、前記第2比較結果を表す二値信号を前記第2DA変換部に入力する逐次制御部とを含み、前記第1DA変換部が出力する残差信号は、前記増幅器及び前記第2キャパシタによって増幅されることにより、前記第2DA変換部の前記第2キャパシタに転送される、ADコンバータ。付記9前記増幅器と前記比較部との接続部と、前記第2キャパシタとの間に挿入される第2増幅器をさらに含む、付記8記載のADコンバータ。付記10付記1乃至9のいずれか一項記載のADコンバータと、前記ADコンバータによってデジタル変換されたデジタル信号を処理する処理部とを含む、電子装置。"