半導体基板に形成された複数のトランジスタと、前記半導体基板上に形成され、第1の方向に延在する第1の配線を備えた第1の配線層と、前記半導体基板上の前記第1の配線層よりも上層に形成され、前記第1の方向と交差する第2の方向に延在し、前記第1の配線と電気的に接続された第2の配線を備えた第2の配線層と、前記複数のトランジスタに接続する配線であって、前記半導体基板と前記第1の配線層との間に形成された第1の中継配線層に備えられた第1の中継配線と、前記第1の配線と前記複数のトランジスタの一つとを接続するための配線であって、前記第1の中継配線層と前記第1の配線層との間に形成された第2の中継配線層に備えられた第2の中継配線と、を有することを特徴とする半導体装置。前記第1の配線層は、前記第2の配線層の前記第2の配線と接続し、かつ、前記複数のトランジスタには接続しない配線を更に備えることを特徴とする請求項1に記載の半導体装置。前記第2の中継配線層は、前記複数のトランジスタに電源または接地電位を供給する電源配線を更に備えることを特徴とする請求項2に記載の半導体装置。前記半導体基板上に形成された制御トランジスタと、前記制御トランジスタのソース/ドレイン電極の一方と接続されたビット線と、前記制御トランジスタのソース/ドレイン電極の他方と接続されたキャパシタと、により構成されるメモリセルアレイ領域を更に有し、前記制御トランジスタのソース/ドレイン電極の他方と前記キャパシタとを接続するためのパッドは、前記第2の中継配線と同じ前記第2の中継配線層に形成されていることを特徴とする請求項3に記載の半導体装置。前記複数のトランジスタは、前記第1の中継配線、前記第2の中継配線、および、前記第1の配線を介して一つの前記第2の配線に接続され、前記第2の配線から入力される信号に従って出力信号を生じる制御回路を構成することを特徴とする請求項4に記載の半導体装置。前記制御回路を構成する前記複数のトランジスタは、前記半導体基板上において前記第2の方向に沿って並んで配置されていることを特徴とする請求項5に記載の半導体装置。複数のトランジスタを含む論理回路を有する半導体装置であって、前記論理回路は、それぞれのパターンの長手方向が第1の方向で、並列に配置された、前記複数のトランジスタのソース、ドレインおよびゲートの3つの電極のうち、いずれか1つの電極と、複数の前記ゲートよりも上層に設けられ、複数の前記いずれか1つの電極に対応して複数の該いずれか1つの電極と接続される複数の中継配線と、前記複数の中継配線よりも上層に設けられ、該複数の中継配線に対応して該複数の中継配線と接続される複数の第1の配線と、前記複数の第1の配線よりも上層に設けられ、該複数の第1の配線に対応して該複数の第1の配線と接続される複数の第2の配線と、を有し、前記複数の中継配線は、それぞれのパターンの長手方向が前記第1の方向と交差する第2の方向で並列に配置され、前記複数の第1の配線は、それぞれのパターンの前記第2の方向の長さが同等であり、それぞれのパターンが前記第2の方向に対して同じ位置で前記複数の中継配線のそれぞれと接続され、前記複数の第2の配線は、それぞれのパターンの長手方向が前記第2の方向で並列に配置されている、半導体装置。請求項7記載の半導体装置において、複数の前記論理回路が前記第2の方向に沿って配置されている、半導体装置。請求項8記載の半導体装置において、複数の前記論理回路が設けられた周辺回路領域と、複数のメモリセルが設けられたメモリセルアレイ領域とを有し、前記複数のメモリセルのそれぞれは記憶素子となる容量素子を有し、前記容量素子の下部電極の底部と接続されるパッドが前記中継配線と同一層に設けられている、半導体装置。請求項9記載の半導体装置において、前記論理回路がメインワードドライバ回路である、半導体装置。請求項7から10のいずれか1項記載の半導体装置において、前記論理回路が設けられた領域に、前記複数の中継配線と同一層で、前記複数の中継配線間の空き領域に配置された引き出し配線をさらに有する、半導体装置。複数のトランジスタを有する半導体装置における該複数のトランジスタのソース、ドレインおよびゲートの3つの電極のうち、いずれか1つの電極を引き出すための配線レイアウト方法であって、複数の前記いずれか1つの電極を、それぞれのパターンの長手方向が第1の方向で、並列に配置し、複数の前記ゲートよりも上層に、複数の前記いずれか1つの電極に対応して複数の該いずれか1つの電極と接続される複数の中継配線を、それぞれのパターンの長手方向が前記第1の方向に交差する第2の方向で、並列に配置し、前記複数の中継配線よりも上層に、該複数の中継配線に対応する複数の第1の配線を、それぞれのパターンの前記第2の方向の長さを同等にし、それぞれのパターンの前記第2の方向に対して同じ位置で前記複数の中継配線のそれぞれと接続するように配置し、前記複数の第1の配線よりも上層に、該複数の第1の配線に対応して該複数の第1の配線と接続される複数の第2の配線を、それぞれのパターンの長手方向が前記第2の方向で、並列に配置する、配線レイアウト方法。図11Bに示したように、MWD領域の第1の配線層には、MWD選択信号供給線とMWLとが、絶縁性を確保可能な最小ピッチで配置され、MWD領域の面積の大部分を占めている。そのため、メモリセルの微細化を図ることによって、メモリセル間隔が縮小可能であり、第1Al配線以外のレイヤでパターンのピッチに余裕があっても、MWDの回路全体の縮小がMWD領域における第1Al配線のピッチで抑制され、半導体装置の回路全体の縮小化が妨げられてしまう。本発明の半導体装置は、半導体基板に形成された複数のトランジスタと、前記半導体基板上に形成され、第1の方向に延在する第1の配線を備えた第1の配線層と、前記半導体基板上の前記第1の配線層よりも上層に形成され、前記第1の方向と交差する第2の方向に延在し、前記第1の配線と電気的に接続された第2の配線を備えた第2の配線層と、前記複数のトランジスタに接続する配線であって、前記半導体基板と前記第1の配線層との間に形成された第1の中継配線層に備えられた第1の中継配線と、前記第1の配線と前記複数のトランジスタの一つとを接続するための配線であって、前記第1の中継配線層と前記第1の配線層との間に形成された第2の中継配線層に備えられた第2の中継配線と、を有する構成である。本発明によれば、第1の中継配線層と第1の配線層との間に、第1の配線と複数のトランジスタのうちの一つとを接続する第2の中継配線を設けることで、第1の配線層に形成される配線パターンの一部を削減することが可能となる。本発明の配線レイアウト方法は、複数のトランジスタを有する半導体装置における該複数のトランジスタのソース、ドレインおよびゲートの3つの電極のうち、いずれか1つの電極を引き出すための配線レイアウト方法であって、複数の前記いずれか1つの電極を、それぞれのパターンの長手方向が第1の方向で、並列に配置し、複数の前記ゲートよりも上層に、複数の前記いずれか1つの電極に対応して複数の該いずれか1つの電極と接続される複数の中継配線を、それぞれのパターンの長手方向が前記第1の方向に交差する第2の方向で、並列に配置し、前記複数の中継配線よりも上層に、該複数の中継配線に対応する複数の第1の配線を、それぞれのパターンの前記第2の方向の長さを同等にし、それぞれのパターンの前記第2の方向に対して同じ位置で前記複数の中継配線のそれぞれと接続するように配置し、前記複数の第1の配線よりも上層に、該複数の第1の配線に対応して該複数の第1の配線と接続される複数の第2の配線を、それぞれのパターンの長手方向が前記第2の方向で、並列に配置するものである。本発明によれば、複数のトランジスタと接続される複数の中継配線を、それぞれのパターンの長手方向が第2の方向に一致して並列になるように配置し、複数の中継配線に対応して複数の第2の配線を接続する複数の第1の配線のそれぞれを、第2の方向に同じ長さで、かつ、第2の方向に対して同じ位置で、第1の配線に対応する中継配線と接続するように配置している。そのため、第1の配線と同一層に、第2の方向に対して空き領域が得られる。本発明によれば、ラインアンドスペースで繰り返される配線に空き領域を設定することができる。これを利用して、配線が占めるスペースの縮小や、他の領域で引き回していた配線の配置を実現できる。結果として、半導体装置の回路全体を縮小化することが可能となる。第1の実施形態本実施形態の半導体装置の構成を説明する。本実施形態の半導体装置は、図8および図9に示した構成を有する。図9に示したMWD14の構成が、関連する半導体装置と異なっている。以下に、本実施形態の半導体装置におけるMWDの構成を説明する。図1A、図1Bおよび図2Aから図2Cは、本実施形態の半導体装置において、MWDの一部の構成におけるパターンレイアウトの一例示す平面図である。これらの図において、図面に対して水平方向をX軸方向とし、垂直方向をY軸方向とする。図1Aはアクティブ領域とゲート電極のレイアウトを示す平面図である。図1Aに示す領域には、上段に4つのトランジスタ21a~21dがX軸方向に配置され、下段に4つのトランジスタ31a~31dがX軸方向に配置されている。図1Aに示すレイアウトは、図10Aを参照して説明したレイアウトと同様なため、その詳細な説明を省略する。図1Bは、図1Aに示したゲート電極よりも上層に形成されるタングステン配線のレイアウトを示す平面図である。図1Aに示したゲート電極22a~22d、32a~32dの上に、絶縁膜81を介してタングステン配線25a~25d、35a~35d、37a、37bが設けられている。タングステン配線25a~25dのそれぞれはトランジスタ21a~21dのドレイン電極のそれぞれとコンタクト41を介して接続されている。図10Bに示したレイアウトと比較すると、図1Bに示すレイアウトでは、図10Bに示したタングステン配線36a~36dが設けられていない。タングステン配線35a~35d、37a、37bの構成は図10Bを参照して説明した構成と同様であるため、その詳細な説明を省略する。なお、タングステン配線35a~35d、37a、37bのそれぞれは、図1Aの上段に示すトランジスタのゲート電極と図1Aの下段に示すトランジスタのドレイン電極とを接続する中継配線としての役割を果たす。これらの中継配線が本発明の第1の中継配線に相当し、タングステン配線25a~25d、35a~35d、37a、37bが形成される配線層が第1の中継配線層に相当する。図2Aは、図1Bに示したタングステン配線よりも上層に形成される導電性パッドおよび中継配線のレイアウトを示す平面図である。図2Aに示す導電性パッド51および中継配線52a~52dは、図1Bに示したタングステン配線25a~25d、35a~35d、37a、37bの上に、絶縁膜82を介して設けられている。中継配線52a~52dは、導電性パッド51と同一層に形成され、材質はタングステンである。図1Aの上段側に、導電性パッド51が配置されている。図1Aに示したトランジスタ21a~21dのソース電極がコンタクト41およびコンタクト43を介して導電性パッド51と接続されている。導電性パッド51は、トランジスタ21a~21dに電源または接地電位を供給するための電源配線としての役割を果たす。図1Aの下段側に、中継配線52a~52dが配置されている。中継配線52a~52dが本発明の第2の中継配線に相当し、導電性パッド51および中継配線52a~52dが形成される配線層が第2の中継配線層に相当する。中継配線52aと中継配線52bは、パターンの長手方向がX軸方向に一致し、所定の距離を空けて並列に配置されている。中継配線52cと中継配線52dは、パターンの長手方向がX軸方向に一致し、所定の距離を空けて並列に配置されている。中継配線52aはコンタクト41およびコンタクト43を介して図1Aに示したゲート電極32aと接続され、中継配線52bはコンタクト41およびコンタクト43を介してゲート電極32bと接続されている。中継配線52cはコンタクト41およびコンタクト43を介して図1Aに示したゲート電極32cと接続され、中継配線52dはコンタクト41およびコンタクト43を介してゲート電極32dと接続されている。図2Bは、図2Aに示した導電性パッドよりも上層に形成される第1Al配線のレイアウトを示す平面図である。図2Bには、第1Al配線に相当するAl配線61a~61d、62a~62dと、第1THに相当するTH45を示している。図2Aに示した導電性パッド51および中継配線52a~52dの上に、絶縁膜83を介してAl配線61a~61d、62a~62dが設けられている。Al配線62a~62dは図11Bに示した構成と同様である。Al配線62a~62dは、パターンの長手方向がY軸方向に一致し、並列に配置されている。図2Bに示すレイアウトを、図11Bに示したレイアウトと比較して説明する。図11Bに示したAl配線64aの代わりに、Al配線61a、61bが配置されている。配線パターンの長手方向に直交する方向の長さを幅とすると、Al配線61a、61bは、X軸方向における位置が同じであり、パターンの幅が同じ長さである。図11Bに示したAl配線64dの代わりに、Al配線61c、61dが配置されている。Al配線61c、61dは、X軸方向における位置が同じであり、パターンの幅が同じ長さである。また、図11Bに示したAl配線64b、64cは図2Bに示すレイアウトには設けられていない。本実施形態では、図11Bに示したAl配線64b、64c分のパターンを削減できるため、第1の配線層に、図2Bの破線枠に示す配線2本分の空き領域が得られる。Al配線61aは図2Aに示した中継配線52aとTH45を介して接続され、Al配線61bは図2Aに示した中継配線52bとTH45を介して接続されている。これと同様に、Al配線61cは図2Aに示した中継配線52cとTH45を介して接続され、Al配線61dは図2Aに示した中継配線52dとTH45を介して接続されている。図2Cは、第2THおよび第2Al配線を形成した後の状態を示す平面図である。図2Cには、第2THに相当するTH47と、第2Al配線に相当するAl配線71a~71dを示している。以下では、第2Al配線が形成される配線層を第2の配線層と称する。図2Bに示したAl配線61a~61d、62a~62dの上に、絶縁膜84を介してAl配線71a~71dが設けられている。Al配線71a~71dは、パターンの長手方向がX軸方向に一致し、並列に配置されている。Al配線71aはTH47を介してAl配線61aと接続されている。Al配線71aは、図2Bに示したAl配線61aおよび図2Aに示した中継配線52aを介して図1Aに示したゲート電極32aと接続されている。Al配線71bはTH47を介してAl配線61bと接続されている。Al配線71bは、Al配線61bおよび中継配線52bを介してゲート電極32bと接続されている。Al配線71cはTH47を介してAl配線61cと接続されている。Al配線71cは、Al配線61cおよび中継配線52cを介してゲート電極32cと接続されている。Al配線71dはTH47を介してAl配線61dと接続されている。Al配線71dは、Al配線61dおよび中継配線52dを介してゲート電極32dと接続されている。図2Cに示すレイアウトを、図11Cに示したレイアウトと比較すると、TH47の位置が異なっている。これは、TH47をAl配線61a~61dの位置に合わせるためである。また、Al配線71a~71dの順番が異なっている。図11Cでは、Y軸の正の方向にAl配線71b、71c、71a、71dという順番であるのに対して、図2Cでは、Y軸の正の方向にAl配線71c、71b、71d、71aの順番になっている。これは、Al配線61a~61dのそれぞれをTH47を介してAl配線71a~71dのそれぞれと接続するためである。次に、図1Aに示したトランジスタ31a~31dのうち、トランジスタ31aおよびトランジスタ31bで構成される制御回路に注目して、その動作を簡単に説明する。ここでは、トランジスタ21a~21d、31a~31dの閾値電圧以上の電圧レベルの信号をHigh信号と称する。トランジスタ31a、31bが共用するソース電極にはタングステン配線37aを介して外部から電源または接地電位が印加されているものとする。外部からAl配線71aにHigh信号が入力されると、High信号がAl配線71a、Al配線61aおよび中継配線52aを介してゲート電極32aに伝送される。ゲート電極32aがHigh信号の電圧レベルに引き上げられると、トランジスタ31aがオンする。トランジスタ31aがオンすると、ソース電極とドレイン電極が導通した状態になり、トランジスタ31a、31bが共用するソース電極の電圧レベルの信号がタングステン配線35aを介してトランジスタ21aのゲート電極22aに送信される。一方、外部からAl配線71bにHigh信号が入力されると、High信号がAl配線71b、Al配線61bおよび中継配線52bを介してゲート電極32bに伝送される。ゲート電極32bがHigh信号の電圧レベルに引き上げられると、トランジスタ31bがオンする。トランジスタ31bがオンすると、ソース電極とドレイン電極が導通した状態になり、トランジスタ31a、31bが共用するソース電極の電圧レベルの信号がタングステン配線35bを介してトランジスタ21bのゲート電極22bに送信される。次に、図1Aから図2Cを参照して説明した、MWDの一部における断面構造を説明する。図3は本実施形態の半導体装置の断面構造を説明するための断面図である。図3では各配線層から代表的なパターンの符号を図に示している。タングステン配線54は、図2Aに示した導電性パッド51および中継配線52a~52dが形成されるタングステン層の配線を意味している。図3に示すように、半導体基板不図示の表面近傍に設けられたアクティブ領域24はコンタクト41を介してタングステン配線25と接続される。また、アクティブ領域24は、コンタクト41の上にコンタクト43が積層された積層プラグを介してタングステン配線54と接続される。この場合のタングステン配線54は導電性パッド51である。ゲート電極22は、コンタクト41を介してタングステン配線25と接続され、積層プラグを介してタングステン配線54と接続される。この場合のタングステン配線54は、中継配線52a~52dである。タングステン配線25およびタングステン配線54はTH45を介してAl配線61と接続される。第1の配線層に設けられたAl配線61は、TH47を介して、第2の配線層に設けられたAl配線71と接続される。次に、MWDを含む周辺回路領域の断面構造を、メモリセルアレイ領域の断面構造と対比して説明する。図4は、本実施形態の半導体装置において、メモリセルアレイ領域と周辺回路領域のそれぞれの構造を説明するための断面図である。図4に示す周辺回路領域の断面は、MWDの一部の断面であり、図1Aから図2Cの各図における線分AAと線分BBの位置の断面を示す。図4を参照して、メモリセルアレイ領域の構成を説明する。メモリセルアレイ領域には、半導体基板101の上に、ゲート電極22eを含む制御トランジスタと、記憶素子となるキャパシタ90とを有するメモリセルが複数設けられている。キャパシタ90は、下部電極91、容量絶縁膜92および上部電極93からなる構成である。下部電極91の下面側には、下部電極91の底部と接続されるコンタクトパッド55が設けられている。このコンタクトパッド55は、本実施形態の半導体装置の製造過程において、下部電極91の底部と後述するコンタクト43aとの位置ずれを防止する役目がある。制御トランジスタのドレイン電極はビットコンタクト41aを介してビット線35eと接続されている。制御トランジスタのソース電極はセルコンタクト41bを介してコンタクト43aと接続されている。コンタクト43aはコンタクトパッド55を介してキャパシタ90の下部電極91と接続されている。キャパシタ90の上部電極93はTH45aを介してAl配線61eと接続されている。次に、図4を参照し、配線層とプラグ層のそれぞれに形成された構成について、周辺回路領域とメモリセルアレイ領域とを対比して説明する。周辺回路領域におけるゲート電極32a、32bと同一層に、ゲート電極22eがメモリセルアレイ領域に設けられている。周辺回路領域におけるコンタクト41と同一層に、ビットコンタクト41aおよびセルコンタクト41bがメモリセルアレイ領域に設けられている。周辺回路領域におけるタングステン配線35a、35b、37aと同一層に、ビット線35eがメモリセルアレイ領域に設けられている。周辺回路領域におけるコンタクト43は、メモリセルアレイ領域におけるコンタクト43aと、半導体装置の製造過程において同時に形成される。周辺回路領域における中継配線52aと同一層に、コンタクトパッド55がメモリセルアレイ領域に設けられている。なお、図4に示す周辺回路領域の線分BBの断面では、中継配線52aとゲート電極32aがコンタクト43で接続される場合を示しているが、図3に示したように、コンタクト41およびコンタクト43からなる積層プラグを用いて、中継配線52aおよびゲート電極32aを接続してもよい。周辺回路領域におけるTH45は、メモリセルアレイ領域におけるTH45aと、半導体装置の製造過程において同時に形成される。周辺回路領域におけるAl配線61a、61b、62a、62bと同一層に、Al配線61eがメモリセルアレイ領域に設けられている。周辺回路領域において、第1の配線層を見ると、図に示す破線枠が空き領域になっていることが分かる。図4を参照して説明したように、周辺回路領域における配線およびプラグの形成は、メモリセルアレイ領域における配線およびプラグの形成と同時に行われる。図11Aと図2Aとを比較すると、本実施形態では、中継配線52a~52dのパターンを追加しているが、導電性パッド51およびコンタクトパッド55と同一層に形成しているため、新たな導電性層の形成工程を追加する必要がない。本実施形態によれば、第1の中継配線層と第1の配線層との間に、第1の配線と複数のトランジスタのうちの一つとを接続する第2の中継配線を設けることで、第1の配線層に形成される配線パターンの一部を削減することが可能となる。そのため、ラインアンドスペースで繰り返される第1の配線に空き領域を設定することが可能となる。また、コンタクトパッドと同一層に形成される複数の中継配線はそれぞれのパターンがX軸方向で並列にMWD領域内に設けられ、複数の中継配線に対応して複数の第2Al配線を接続する複数のMWD選択信号供給線のそれぞれが、X軸方向に同じ長さで、かつ、X軸方向の同じ位置で中継配線と接続されるように設けられている。そのため、MWD領域における第1の配線層に、X軸方向に対して空き領域が得られる。上記のように、本実施形態では、第1の配線層に空き領域が得られるので、配線が占めるスペースの縮小や、他の領域で引き回していた配線の配置を実現できる。その結果、MWD回路全体を縮小化し、さらには、半導体装置の回路全体を縮小化することが可能となる。また、第1の配線層の空き領域に引き出し配線を配置することで、MWDで使用されていない第2Al配線をMWD領域外の回路に引き出すことが可能となる。さらに、MWD領域を挟む2つの領域の第2Al配線を接続したい場合、第1の配線層の空き領域に引き出し配線を設け、それら2つの領域の第2Al配線を引き出し配線で接続することが可能となる。なお、本実施形態では、トランジスタ31a~31dのゲート電極32a~32dを中継配線を介して第2Al配線に引き出す場合で説明したが、第2Al配線で引き出す電極はゲート電極に限らず、ソース電極またはドレイン電極であってもよい。また、本実施形態では、半導体装置の構成として説明したが、図1Aから図2Cを参照して説明した配線層およびプラグ層のレイアウトを、回路パターンの設計段階における配線レイアウト方法に適用してもよい。また、本実施形態の配線レイアウト方法を記述したプログラムをコンピュータに実行させ、本実施形態の配線レイアウト方法をCADComputerAidedDesignに適用してもよい。本実施例は、第1の配線層に配線2本分の空き領域を得る場合の別の構成例である。本実施例では、図1Aから図4を参照して説明した半導体装置と同様な構成についての詳細な説明を省略し、上記実施形態の半導体装置と異なる点について詳しく説明する。図5Aから図5Cは本実施例の半導体装置におけるMWDの一部の構成におけるパターンレイアウトの一例示す平面図である。これらの図において、図面に対して水平方向をX軸方向とし、垂直方向をY軸方向とする。また、本実施例において、アクティブ領域とゲート電極のレイアウトは図1Aと同様であり、ゲート電極よりも上層に形成されるタングステン配線のレイアウトは図1Bと同様であるため、その詳細な説明を省略する。さらに、図5Aには、本実施例における、導電性パッドおよび中継配線のレイアウトを示すが、図2Aに示したレイアウトと同様なため、その詳細な説明を省略する。図5Bは、図5Aに示した導電性パッドよりも上層に形成される第1Al配線のレイアウトを示す平面図である。図5Bには、第1Al配線に相当するAl配線61a~61d、62a~62dと、第1THに相当するTH45を示している。図5Bに示すレイアウトを、図11Bに示したレイアウトと比較して説明する。図2Bに示したレイアウトと同様に、図11Bに示したAl配線64aの代わりにAl配線61a、61bが配置され、図11Bに示したAl配線64dの代わりに、Al配線61c、61dが配置されている。そして、本実施例では、図11Bに示したAl配線62bの位置にAl配線62aが配置され、図11Bに示したAl配線64bの位置にAl配線62bが配置されている。図11Bに示したAl配線64cの位置にAl配線62cが配置され、図11Bに示したAl配線62cの位置にAl配線62dが配置されている。そのため、図11Bに示すAl配線62a、62dの位置に配線が配置されていないので、図5Bの破線枠に示す配線2本分の空き領域が得られる。図5Cは、第2THおよび第2Al配線を形成した後の状態を示す平面図である。図5Cには、第2THに相当するTH47と、第2Al配線に相当するAl配線71a~71dを示している。本実施例においても、Al配線61a~61dのそれぞれがTH47を介してAl配線71a~71dのそれぞれと接続されている。図5Cに示すレイアウトを、図2Cに示したレイアウトと比較すると、TH47の位置とAl配線71a~71dの順番が異なっている。これは、上記実施形態で説明したように、TH47の位置に応じて、第1Al配線と第2Al配線を対応させて接続するためである。TH47およびAl配線71a~71dのレイアウトを図2Cに示した配置と同様にしてもよい。本実施例では、第1の配線層のレイアウトにおいて、MWDの両端にそれぞれ配線1本分の空き領域を設けるようにしたことで、隣り合うMWD間で配線2本分空けることが可能となる。本実施例は、第1の配線層に配線3本分の空き領域を得る場合の構成例である。本実施例では、図1Aから図4を参照して説明した半導体装置と同様な構成についての詳細な説明を省略し、上記実施形態の半導体装置と異なる点について詳しく説明する。図6Aから図6Cは本実施例の半導体装置におけるMWDの一部の構成におけるパターンレイアウトの一例示す平面図である。これらの図において、図面に対して水平方向をX軸方向とし、垂直方向をY軸方向とする。また、本実施例において、アクティブ領域とゲート電極のレイアウトは図1Aと同様であり、ゲート電極よりも上層に形成されるタングステン配線のレイアウトは図1Bと同様であるため、その詳細な説明を省略する。図6Aは、図1Bに示したタングステン配線よりも上層に形成される導電性パッドおよび中継配線のレイアウトを示す平面図である。図6Aに示す導電性パッド51および中継配線53a~53dは、図1Bに示したタングステン配線25a~25d、35a~35d、37a、37bの上に、絶縁膜82を介して設けられている。中継配線53a~53dは、導電性パッド51と同一層に形成され、材質はタングステンである。図6Aの下段側に、中継配線53a~53dが配置されている。中継配線53a~53dは、パターンの長手方向がX軸方向に一致し、所定の距離を空けて並列に配置されている。中継配線53aはコンタクト41およびコンタクト43を介してゲート電極32aと接続され、中継配線53bはコンタクト41およびコンタクト43を介してゲート電極32bと接続されている。中継配線53dは、その先端部分にY軸の正の方向に飛び出した矩形部分を有し、この矩形部分がコンタクト41およびコンタクト43を介してゲート電極32dと接続されている。中継配線53cは、その先端部分にY軸の負の方向に飛び出した矩形部分を有し、この矩形部分がコンタクト41およびコンタクト43を介してゲート電極32cと接続されている。図6Bは、図6Aに示した導電性パッドよりも上層に形成される第1Al配線のレイアウトを示す平面図である。図6Bには、第1Al配線に相当するAl配線62a~62d、63a~63dと、第1THに相当するTH45を示している。Al配線63a~63dのそれぞれがTH45を介して中継配線53a~53dのそれぞれと接続されている。図6Bに示すレイアウトを、図5Bに示したレイアウトと比較して説明する。Al配線62a~62dは、図5Bを参照して説明した実施例1と同様なレイアウトである。本実施例では、図5Bに示したAl配線61a、61bの位置に、Al配線63a~63dを配置している。また、本実施例では、図5Bに示したAl配線61c、61dの位置に配線が配置されていない。そのため、本実施例では、第1の配線層において、図5Bに示したレイアウトと比べて、さらに配線1本分の空き領域が増えるので、図6Bの破線枠に示す配線3本分の空き領域が得られる。図6Bに示すレイアウトでは、MWDの両端のうち、X軸の正の方向の端に配線2本分の空き領域が得られ、X軸の負の方向の端に配線1本分の空き領域が得られる。図6Cは、第2THおよび第2Al配線を形成した後の状態を示す平面図である。図6Cには、第2THに相当するTH47と、第2Al配線に相当するAl配線71a~71dを示している。本実施例においても、Al配線63a~63dのそれぞれがTH47を介してAl配線71a~71dのそれぞれと接続されている。図6Cに示すレイアウトを、図5Cに示したレイアウトと比較すると、TH47の位置とAl配線71a~71dの順番が異なっている。これは、上記実施形態で説明したように、TH47の位置に応じて、第1Al配線と第2Al配線を対応させて接続するためである。本実施例では、第1の配線層のレイアウトにおいて、MWDの一方の端に配線1本分の空き領域を設け、他方の端に配線2本分の空き領域を設けることで、隣り合うMWD間で配線3本分空けることが可能となる。なお、図6Bに示したレイアウトの隣の配線を左右対称にレイアウトすれば、局所的に、第1Al配線4本分が空いたものと捉えることもできる。このことを図6Bを参照して具体的に説明する。図6Bに示すレイアウトの右隣りに、右端の辺を対称軸として、図6Bに示すレイアウトに線対称なレイアウトを作図すれば、4本分=2本×2の第1Al配線の空き領域が得られる。第2の実施形態本実施形態は、本発明の半導体装置を用いて、MWDで使用していない第2Al配線をMWD領域外に引き出す構成の一例を示すものである。本実施形態では、図1Aから図4を参照して説明した第1の実施形態の半導体装置の場合で説明するが、実施例1または実施例2の半導体装置であってもよい。図7Aおよび図7Bは本実施形態の半導体装置におけるMWDの一部のレイアウトを示す平面図である。図7Aは図2Bに示したレイアウトに対応し、図7Bは図2Cに示したレイアウトに対応している。第1の実施形態の半導体装置と同様な構成についての詳細な説明を省略し、第1の実施形態の半導体装置と異なる点について詳しく説明する。図7Aに示すように、図2Bと比較すると、Al配線65、66が追加されている。Al配線65、66は第1Al配線に相当する。Al配線65は、MWD14の回路とは接続されず、図8に示したSWD12と接続される配線である。Al配線66は、MWD14の回路とは接続されず、図9に示したデータ制御回路15と接続される配線である。図7Bに示すように、図2Cと比較すると、Al配線75、76が追加されている。Al配線75、76は第2Al配線に相当する。Al配線75、76は、MWD14の回路には使用されていない配線である。Al配線75はTH47を介して図7Aに示したAl配線65と接続され、Al配線76はTH47を介して図7Aに示したAl配線66と接続されている。本実施形態では、Al配線75はTH47およびAl配線65を介してSWD12と接続される。Al配線65は、MWD14で使用されていないAl配線75をSWD12に接続するための引き出し配線としての役目を果たす。また、Al配線76はTH47およびAl配線66を介してデータ制御回路15と接続される。Al配線66は、MWD14で使用されていないAl配線76をデータ制御回路15に接続するための引き出し配線としての役目を果たす。また、図7Aおよび図7Bに示すレイアウト方法に限らず、第1の配線層において、MWD14の空き領域にSWD12およびデータ制御回路15の領域間を結ぶ引き出し配線を配置し、SWD12およびデータ制御回路15のそれぞれの第2Al配線を第2THおよび引き出し配線を介して接続してもよい。本実施形態で説明したように、第1の実施形態の半導体装置における、第1の配線層の空き領域に引き出し配線を配置することで、MWDで使用されていない第2Al配線をMWD領域外の回路に引き出すことが可能となる。また、MWD領域を挟む2つの領域の第2Al配線を接続したい場合、第1の配線層の空き領域に引き出し配線を設け、それら2つの領域の第2Al配線を引き出し配線で接続することが可能となる。なお、上述の実施形態および実施例では、第2Al配線が延在する方向をX軸とし、第1Al配線が延在する方向をY軸とし、第1Al配線が延在する方向と第2Al配線が延在する方向が交差する場合の一例として直交する場合で説明したが、これらの方向が直交する場合に限られない。