読み出し回路を有し、前記読み出し回路は、第1のトランジスタと、第2のトランジスタと、第1のスイッチと、第2のスイッチと、を有し、前記第1のトランジスタは、第1の端子がゲートに電気的に接続され、第2の端子が前記第1のスイッチを介して前記読み出し回路の出力に電気的に接続され、前記第2のトランジスタは、第1の端子がゲートに電気的に接続され、第2の端子が前記第2のスイッチを介して前記読み出し回路の出力に電気的に接続され、前記第1のトランジスタが有する前記第1の端子に第1の電源電位が供給され、前記第2のトランジスタが有する前記第1の端子に第2の電源電位が供給され、前記第1のトランジスタは、チャネル形成領域が酸化物半導体により形成され、前記第2のトランジスタは、チャネル形成領域がシリコンにより形成されることを特徴とする半導体装置。読み出し回路を有し、前記読み出し回路は、第1のトランジスタと、第2のトランジスタと、第1のスイッチと、第2のスイッチと、を有し、前記第1のトランジスタは、第1の端子がゲートに電気的に接続され、第2の端子が前記第1のスイッチを介して前記読み出し回路の出力に電気的に接続され、前記第2のトランジスタは、第1の端子がゲートに電気的に接続され、第2の端子が前記第2のスイッチを介して前記読み出し回路の出力に電気的に接続され、前記第1のトランジスタが有する前記第1の端子に第1の電源電位が供給され、前記第2のトランジスタが有する前記第1の端子に第2の電源電位が供給され、前記第1のトランジスタと、前記第2のトランジスタとは、しきい値電圧が異なることを特徴とする半導体装置。読み出し回路を有し、前記読み出し回路は、第1のトランジスタと、第2のトランジスタと、第1のスイッチと、第2のスイッチと、を有し、前記第1のトランジスタは、第1の端子がゲートに電気的に接続され、第2の端子が前記第1のスイッチを介して前記読み出し回路の出力に電気的に接続され、前記第2のトランジスタは、第1の端子がゲートに電気的に接続され、第2の端子が前記第2のスイッチを介して前記読み出し回路の出力に電気的に接続され、前記第1のトランジスタが有する前記第1の端子に第1の電源電位が供給され、前記第2のトランジスタが有する前記第1の端子に第2の電源電位が供給され、ベリファイ時には、前記第1のスイッチがオンすることで、前記第1のトランジスタが前記読み出し回路の出力と導通状態になり、読み出し時には、前記第2のスイッチがオンすることで、前記第2のトランジスタが前記読み出し回路の出力と導通状態になり、前記第1のトランジスタは、前記第2のトランジスタよりしきい値電圧が高いことを特徴とする半導体装置。請求項1乃至3のいずれか一において、前記読み出し回路は、メモリセルに書き込まれたデータを読み出すことを特徴とする半導体装置。請求項1または請求項2において、読み出し時に外部から供給される前記第1の電源電位および前記第2の電源電位は、それぞれベリファイ時に外部から供給される前記第1の電源電位および前記第2の電源電位以下であることを特徴とする半導体装置。請求項3において、前記読み出し時に外部から供給される前記第1の電源電位および前記第2の電源電位は、それぞれ前記ベリファイ時に外部から供給される前記第1の電源電位および前記第2の電源電位以下であることを特徴とする半導体装置。請求項1乃至6のいずれか一において、前記第1の電源電位は前記第2の電源電位と等しい電位を有することを特徴とする半導体装置。請求項1乃至7のいずれか一において、前記第1の電源電位および前記第2の電源電位は外部から無線で供給されることを特徴とする半導体装置。請求項1乃至8のいずれか一において、前記読み出し回路は、前記読み出し回路の出力に電気的に接続されるインバータまたはセンスアンプを有することを特徴とする半導体装置。請求項1乃至9のいずれか一において、前記第1のトランジスタは、バックゲートを有することを特徴とする半導体装置。請求項1乃至3のいずれか一において、メモリセルを有し、前記メモリセルは、第3のスイッチを介して前記読み出し回路の出力に電気的に接続されることを特徴とする半導体装置。請求項1または請求項2において、メモリセルを有し、前記メモリセルは、第3のスイッチを介して前記読み出し回路の出力に電気的に接続され、ベリファイ時には、前記第1のスイッチと前記第3のスイッチとがオンすることで、前記第1のトランジスタと前記メモリセルとが前記読み出し回路の出力と導通状態になり、読み出し時には、前記第2のスイッチと前記第3のスイッチとがオンすることで、前記第2のトランジスタと前記メモリセルとが前記読み出し回路の出力と導通状態になることを特徴とする半導体装置。請求項3において、メモリセルを有し、前記メモリセルは、第3のスイッチを介して前記読み出し回路の出力に電気的に接続され、前記ベリファイ時には、前記第1のスイッチと前記第3のスイッチとがオンすることで、前記第1のトランジスタと前記メモリセルとが前記読み出し回路の出力と導通状態になり、前記読み出し時には、前記第2のスイッチと前記第3のスイッチとがオンすることで、前記第2のトランジスタと前記メモリセルとが前記読み出し回路の出力と導通状態になることを特徴とする半導体装置。請求項4、請求項11、請求項12または請求項13のいずれか一において、前記メモリセルは、浮遊ゲートを有するメモリ素子を有することを特徴とする半導体装置。請求項4、請求項11、請求項12または請求項13のいずれか一において、前記メモリセルは、アンチヒューズ型のOTPメモリ素子を有することを特徴とする半導体装置。図9Aに示すように、ベリファイ時にデータの書き込みまたは消去が正常であると判定された場合は、書き込まれたまたは消去されたデータの読み出しが正常に行える。しかし、図9Bに示すように、ベリファイ時にデータの書き込みまたは消去が正常であると判定された場合でも、書き込まれたまたは消去されたデータの読み出しが正常に行えずエラーとなることがある。そこで、ベリファイ時にデータの書き込みまたは消去が正常であると判定された場合に、書き込まれたまたは消去されたデータの読み出しが正常に行われずエラーとなるような動作不良が起こらないような読み出し回路を提供することを課題の一とする。また、ベリファイ時の判定結果を有効に活用することができる読み出し回路を提供することを課題の一とする。また、高精度なデータの読み出しを行うことができる読み出し回路を提供することを課題の一とする。また、上記読み出し回路を有することにより、信頼性の高い半導体装置を提供することを課題の一とする。本発明の一態様は、メモリセルに書き込まれたデータを読み出す読み出し回路を有する半導体装置に関する。読み出し回路は、第1のトランジスタと、第2のトランジスタと、第1のスイッチと、第2のスイッチと、を有する。第1のトランジスタは、第1の端子がゲートに電気的に接続され、第2の端子が第1のスイッチを介して読み出し回路の出力に電気的に接続されている。第2のトランジスタは、第1の端子がゲートに電気的に接続され、第2の端子が第2のスイッチを介して読み出し回路の出力に電気的に接続されている。上記において、第1のトランジスタが有する第1の端子および第2のトランジスタが有する第1の端子は、それぞれ、電源電位Vddが供給される配線に電気的に接続されている。上記において、第1のトランジスタと、第2のトランジスタとは、しきい値電圧が異なるものを用いる。上記において、第1のトランジスタは、第2のトランジスタよりしきい値電圧が高いものを用いる。上記において、第1のトランジスタはチャネル形成領域が酸化物半導体により形成され、第2のトランジスタはチャネル形成領域がシリコンにより形成されたものを用いることができる。このように、第1のトランジスタと第2のトランジスタのチャネル形成領域を構成する半導体材料を異ならせることで、同じ半導体材料を用いた場合と比べて、簡単に、第1のトランジスタと第2のトランジスタのしきい値電圧を異ならせることができる。上記において、メモリセルへのデータの書き込みまたは消去が正常に行われたか否かを判定するベリファイ時には第1のトランジスタを用いて読み出しを行い、通常の読み出し時には第2のトランジスタを用いて読み出しを行うことができる。このようにして、ベリファイ時にはしきい値電圧が比較的高い第1のトランジスタを用いて読み出しを行い、通常の読み出し時にはしきい値電圧が比較的低い第2のトランジスタを用いて読み出しを行うことができる。なお、以下では、判定のための読み出しをベリファイといい、通常の読み出しを単に読み出しということにする。上記において、ベリファイ時には、第1のスイッチがオンすることで、第1のトランジスタが読み出し回路の出力と導通状態になる。ベリファイ時には、第2のスイッチはオフしている。読み出し時には、第2のスイッチがオンすることで、第2のトランジスタが読み出し回路の出力と導通状態になる。読み出し時には、第1のスイッチはオフしている。上記において、読み出し時に外部から上記第1のトランジスタが有する第1の端子および第2のトランジスタが有する第1の端子に電気的に接続される配線に供給される電源電位Vdd2は、ベリファイ時に外部から上記第1のトランジスタが有する第1の端子および第2のトランジスタが有する第1の端子に電気的に接続される配線に供給される電源電位Vdd1と同じまたはそれより小さい値を有する。すなわち、電源電位Vdd2は電源電位Vdd1以下である。上記において、電源電位VddVdd1、Vdd2を含むは外部から無線で供給される構成とすることができる。電源電位Vddが外部から無線で供給される場合、電源電位Vddは変動することがある。例えば、開示する発明の一態様である上記半導体装置と、外部の電源供給側の装置との距離が短ければ、外部から供給される電源電位Vddは大きくなる。逆に、上記半導体装置と、外部の電源供給側の装置との距離が長ければ、外部から供給される電源電位Vddは小さくなる。例えば、読み出し時における上記半導体装置と外部の電源供給側の装置との距離D2は、ベリファイ時における上記半導体装置と外部の電源供給側の装置との距離D1と同じまたはそれより長くなる。すなわち、距離D2は距離D1以上である。したがって、読み出し時に外部から上記第1のトランジスタが有する第1の端子および第2のトランジスタが有する第1の端子に電気的に接続される配線に供給される電源電位Vdd2は、ベリファイ時に外部から上記第1のトランジスタが有する第1の端子および第2のトランジスタが有する第1の端子に電気的に接続される配線に供給される電源電位Vdd1以下となる。本発明の一態様によれば、このように電源電位Vddがベリファイ時と読み出し時とで異なる場合でも、ベリファイ時の判定結果を有効に活用することができる。上記において、読み出し回路は、読み出し回路の出力に電気的に接続されるインバータまたはセンスアンプを有する構成とすることができる。これにより、読み出し精度を向上させることができる。上記において、第1のトランジスタは、バックゲートを有する構成とすることができる。上記において、半導体装置はメモリセルを有する構成とすることができる。この場合、メモリセルは、第3のスイッチを介して読み出し回路の出力に電気的に接続される構成とすることができる。上記において、ベリファイ時には、第1のスイッチと第3のスイッチとがオンすることで、第1のトランジスタとメモリセルとが読み出し回路の出力と導通状態になる。ベリファイ時には、第2のスイッチはオフしている。読み出し時には、第2のスイッチと第3のスイッチとがオンすることで、第2のトランジスタとメモリセルとが読み出し回路の出力と導通状態になる。読み出し時には、第1のスイッチはオフしている。上記において、メモリセルは、浮遊ゲートを有するメモリ素子を有する構成とすることができる。または、メモリセルは、アンチヒューズ型のOTPメモリ素子を有する構成とすることができる。上記において、メモリセルは、2値データを書き込み可能な構成とすることができる。本発明の一態様によれば、ベリファイ時の判定結果を有効に活用することができる読み出し回路を提供することができる。すなわち、本発明の一態様によれば、ベリファイ時にデータの書き込みまたは消去が正常であると判定された場合に、書き込まれたまたは消去されたデータの読み出しが正常に行われずエラーとなるような動作不良が起こらない読み出し回路を提供することができる。本発明の一態様によれば、電源電位がベリファイ時と読み出し時とで異なる場合でも、ベリファイ時の判定結果を有効に活用することができる読み出し回路を提供することができる。また、高精度なデータの読み出しを行うことができる読み出し回路を提供することができる。また、上記読み出し回路を有することにより、信頼性の高い半導体装置を提供することができる。本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、各実施の形態の図面等において示す各構成は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。実施の形態1本実施の形態は、開示する発明の一態様である半導体装置の回路構成の例、半導体装置が有するトランジスタの特性の模式図、および半導体装置の回路動作の例について、図1~図4を参照して説明する。図1Aには半導体装置の回路構成の例、図1Bには半導体装置が有するトランジスタの特性の模式図を示す。図2ABには半導体装置の回路動作の例を示す。図3ABには半導体装置の回路動作の例、図3Cには半導体装置が有するトランジスタの特性の模式図を示す。図4ABには半導体装置の回路動作の例、図4Cには半導体装置が有するトランジスタの特性の模式図を示す。<半導体装置の回路構成>図1Aには、読み出し回路102を有する半導体装置を示す。読み出し回路102は、第1のトランジスタ121と、第2のトランジスタ122と、第1のスイッチ131と、第2のスイッチ132と、を有する。第1のトランジスタ121は、第1の端子がゲートに電気的に接続され、第2の端子が第1のスイッチ131を介して読み出し回路102の出力Voutに電気的に接続されている。第2のトランジスタ122は、第1の端子がゲートに電気的に接続され、第2の端子が第2のスイッチ132を介して読み出し回路102の出力Voutに電気的に接続されている。上記において、第1のトランジスタ121が有する第1の端子および第2のトランジスタ122が有する第1の端子は、それぞれ、電源電位Vddが供給される配線に電気的に接続されている。なお、第1のトランジスタ121が有する第1の端子に入力される電源電位と第2のトランジスタ122が有する第1の端子に入力される電源電位は、等しい電位でも良いし、異なる電位でも良い。読み出し回路102は、メモリセル101に書き込まれたまたは消去されたデータを読み出す機能を有する。読み出し回路102は、読み出し回路の出力に電気的に接続されるインバータまたはセンスアンプを有する構成としてもよい。半導体装置はメモリセル101を有する構成とすることができる。すなわち、半導体装置はメモリセル101を内蔵する構成とすることができる。この場合、メモリセル101は、第3のスイッチ133を介して読み出し回路102の出力Voutに電気的に接続される構成とすることができる。メモリセル101は、共通電位Vcが供給される配線に電気的に接続されている。このように、半導体装置がメモリセル101を有する構成とすることにより、読み出し回路102が有する素子とメモリセル101が有する素子とを、同じ基板上に同じ工程を利用して形成することができる。または、半導体装置は、メモリセル101に電気的に接続することが可能な端子を有する構成とすることができる。例えば、半導体装置は、メモリセル101を有する記憶媒体の挿入、取り出しが可能な構成とすることができる。この場合、メモリセル101を有する記憶媒体が半導体装置に挿入された状態で、メモリセル101が第3のスイッチ133を介して読み出し回路102の出力Voutに電気的に接続される構成とすることができる。<半導体装置が有するトランジスタの特性>図1Bには、半導体装置が有する第1のトランジスタ121と第2のトランジスタ122のId-Vg特性の模式図を示す。図1Bに示すように、第1のトランジスタ121と第2のトランジスタ122とは、しきい値電圧Vthが異なるものを用いる。具体的には、第1のトランジスタ121のしきい値電圧Vth121は、第2のトランジスタ122のしきい値電圧Vth122より高いものを用いる。すなわち、Vth122<Vth121を満たす第1のトランジスタ121、第2のトランジスタ122を用いる。第1のトランジスタ121と第2のトランジスタ122は、それぞれ、N型のトランジスタを用いることができる。第1のトランジスタ121と第2のトランジスタ122のしきい値電圧は、それぞれ、正の値を有することが好ましい。例えば、第1のトランジスタ121はチャネル形成領域が酸化物半導体により形成すなわち酸化物半導体を主成分として形成され、第2のトランジスタ122はチャネル形成領域がシリコンにより形成すなわちシリコンを主成分として形成されたものを用いることができる。このように、第1のトランジスタ121と第2のトランジスタ122のチャネル形成領域を構成する半導体材料を異ならせることで、同じ半導体材料を用いた場合と比べて簡単に、第1のトランジスタ121と第2のトランジスタ122のしきい値電圧を異ならせることができる。また、Vth122<Vth121を満たすものであれば、第1のトランジスタ121と第2のトランジスタ122のチャネル形成領域を構成する材料として上記した材料以外の材料を用いることが可能である。その場合、第1のトランジスタ121と第2のトランジスタ122のチャネル形成領域を構成する半導体材料として異なる半導体材料を用いてもよいし、同じ半導体材料を用いてもよい。同じ半導体材料を用いる場合は、半導体層に添加する不純物量または不純物材料を変える、半導体層の作製方法を変える、トランジスタの構造を変える等により、第1のトランジスタ121と第2のトランジスタ122のしきい値電圧を異ならせることができる。<半導体装置の回路動作>図2ABには、図1Aに示す半導体装置の回路動作の例を示す。図2Aは、メモリセルへのデータの書き込みまたは消去が正常に行われたか否かを判定するベリファイ時の半導体装置の回路動作の例を示す。図2Bは、通常の読み出し時の半導体装置の回路動作の例を示す。なお、以下では、判定のための読み出しをベリファイといい、通常の読み出しを単に読み出しという。図2Aに示すように、ベリファイ時には、第1のスイッチ131がオンすることで、第1のトランジスタ121が読み出し回路102の出力Voutと導通状態になる。ベリファイ時には、第2のスイッチ132はオフしている。また、第3のスイッチ133がオンすることで、メモリセル101が読み出し回路102の出力Voutと導通状態になる。ベリファイ時に外部から第1のトランジスタ121が有する第1の端子および第2のトランジスタ122が有する第1の端子に電気的に接続される配線に供給される電源電位はVdd1である。図2Bに示すように、読み出し時には、第2のスイッチ132がオンすることで、第2のトランジスタ122が読み出し回路102の出力Voutと導通状態になる。読み出し時には、第1のスイッチ131はオフしている。また、第3のスイッチ133がオンすることで、メモリセル101が読み出し回路102の出力Voutと導通状態になる。読み出し時に外部から第1のトランジスタ121が有する第1の端子および第2のトランジスタ122が有する第1の端子に電気的に接続される配線に供給される電源電位はVdd2である。図2ABに示すように、ベリファイ時には第1のトランジスタ121を用いて読み出しを行い、読み出し時には第2のトランジスタ122を用いて読み出しを行うことができる。図1Bに示したように、第1のトランジスタ121のしきい値電圧Vth121は、第2のトランジスタ122のしきい値電圧Vth122より高いものを用いる。したがって、ベリファイ時には、しきい値電圧Vth121が比較的高い第1のトランジスタ121を用いて読み出しを行い、読み出し時にはしきい値電圧Vth122が比較的低い第2のトランジスタ122を用いて読み出しを行うことができる。図2ABにおいて、電源電位Vdd2は電源電位Vdd1と同じまたはそれより小さい値を有する。すなわち、電源電位Vdd2は電源電位Vdd1以下である。図2ABに示す半導体装置の回路動作について、図3、図4を参照して説明する。図3は、図2Aに示すベリファイ時の半導体装置の回路動作を説明する図である。図4は、図2Bに示す読み出し時の半導体装置の回路動作を説明する図である。図3Aに示すように、ベリファイ時には、第1のスイッチ131と第3のスイッチ133とがオンすることで、第1のトランジスタ121とメモリセル101とが読み出し回路102の出力Voutと導通状態になる。ベリファイ時には、第2のスイッチ132はオフしている。ベリファイ時に外部から第1のトランジスタ121が有する第1の端子に供給される電源電位はVdd1である。図3Bは、図3Aを簡略化した図である。図3Aに示す第1のトランジスタ121は、図3Bに示すように抵抗として機能するため、抵抗素子として考えることができる。また、図3Aに示すメモリセル101は、図3Bに示すように抵抗として機能するため、抵抗素子として考えることができる。図3Bに示すように、ベリファイ時には、第1のトランジスタ121を介して電源電位Vdd1が供給される配線が読み出し回路102の出力Voutに電気的に接続され、メモリセル101を介して共通電位Vcが供給される配線が読み出し回路102の出力Voutに電気的に接続された状態になる。第1のトランジスタ121およびメモリセル101は、それぞれ抵抗素子として考えることができる。したがって、第1のトランジスタ121の抵抗値R121がメモリセル101の抵抗値R101より大きいときR121>R101は、読み出し回路102の出力Voutの電位はVcに近い値となる。逆に、第1のトランジスタ121の抵抗値R121がメモリセル101の抵抗値R101より小さいときR121<R101は、読み出し回路102の出力Voutの電位はVdd1に近い値となる。例えば、R121>R101のときのVoutを0とし、R121<R101のときのVoutを1とすることができる。例えば、ベリファイ時にVoutが1であるときに、データの書き込みまたは消去が正常に行われたと判定することができる。Voutが1であるときの第1のトランジスタ121に流れる電流I121と、メモリセル101に流れる電流I101の関係について、図3Cを参照して説明する。図3Cには、第1のトランジスタ121、第2のトランジスタ122のId-Vg特性の模式図を示す。ベリファイ時には、第1のトランジスタ121が用いられ、第1のトランジスタ121のゲートには電源電位Vdd1が供給されている。したがって、ベリファイ時に第1のトランジスタ121の第1の端子-第2の端子間に流れる電流は、図3Cに示す電流I121となることがわかる。また、Voutが1である、すなわちR121<R101であることから、メモリセル101に流れる電流I101は電流I121より小さい値であることがわかる。以上のとおり、ベリファイ時にデータの書き込みまたは消去が正常Vout=1と判定されたメモリセル101に流れる電流I101は、第1のトランジスタ121に流れる電流I121より小さい値であることがわかる。次に、通常の読み出し時の半導体装置の回路動作について、図4A、Bを参照して説明する。図4Aに示すように、読み出し時には、第2のスイッチ132と第3のスイッチ133とがオンすることで、第2のトランジスタ122とメモリセル101とが読み出し回路102の出力Voutと導通状態になる。読み出し時には、第1のスイッチ131はオフしている。読み出し時に外部から第2のトランジスタ122が有する第1の端子に供給される電源電位はVdd2である。図4Bは、図4Aを簡略化した図である。図4Aに示す第2のトランジスタ122は、図4Bに示すように抵抗として機能するため、抵抗素子として考えることができる。図4Aに示すメモリセル101は、図4Bに示すように抵抗として機能するため、抵抗素子として考えることができる。図4Bに示すように、読み出し時には、第2のトランジスタ122を介して電源電位Vdd2が供給される配線が読み出し回路102の出力Voutに電気的に接続され、メモリセル101を介して共通電位Vcが供給される配線が読み出し回路102の出力Voutに電気的に接続された状態になる。第2のトランジスタ122およびメモリセル101は、それぞれ抵抗素子として考えることができる。したがって、第2のトランジスタ122の抵抗値R122がメモリセル101の抵抗値R101より大きいときR122>R101は、読み出し回路102の出力Voutの電位はVcに近い値となる。逆に、第2のトランジスタ122の抵抗値R122がメモリセル101の抵抗値R101より小さいときR122<R101は、読み出し回路102の出力Voutの電位はVdd2に近い値となる。例えば、R122>R101のときのVoutを0とし、R122<R101のときのVoutを1とすることができる。読み出し時の電源電位Vdd2は、ベリファイ時の電源電位Vdd1と同じまたはそれより小さい値を有する。すなわち、電源電位Vdd2は電源電位Vdd1以下である。また、電源電位Vdd2は、最低動作電圧VL以上である。最低動作電圧VLは、半導体装置を動作させるときに最低限必要な電源電位である。例えば、電源電位Vddが外部から無線で供給される構成とした場合、電源電位Vddは、半導体装置と外部の電源供給側の装置との距離に応じて変動する。例えば、その距離が短ければ、外部から供給される電源電位Vddは大きくなる。逆に、その距離が長ければ、外部から供給される電源電位Vddは小さくなる。その場合、半導体装置は最低動作電圧VL以上の電源電位が供給された場合に動作するように設計される。読み出し時における半導体装置と外部の電源供給側の装置との距離D2は通常、ベリファイ時における半導体装置と外部の電源供給側の装置との距離D1と同じまたはそれより長い。すなわち、距離D2は距離D1以上となる。したがって、読み出し時に外部から供給される電源電位Vdd2は、ベリファイ時に外部から供給される電源電位Vdd1以下となる。読み出し時に第2のトランジスタ122に流れる電流I122と、メモリセル101に流れる電流I101の関係について、図4Cを参照して説明する。図4Cには、第1のトランジスタ121、第2のトランジスタ122のId-Vg特性の模式図を示す。読み出し時には、第2のトランジスタ122が用いられ、第2のトランジスタ122のゲートには電源電位Vdd2が供給されている。読み出し時の電源電位Vdd2は、最低動作電圧VL以上、ベリファイ時の電源電位Vdd1以下の範囲内の値を有する。このときに、第2のトランジスタ122の第1の端子-第2の端子間に流れる電流は図4Cに矢印で示す電流I122の範囲内となることがわかる。読み出し時に第2のトランジスタ122に流れる電流の下限値I122Lは、ベリファイ時に第1のトランジスタ121に流れる電流I121以上であればよい。すなわち、I121≦I122Lであればよい。したがって、読み出し可能な電圧の範囲は、I121≦I122Lとなるように設定することができる。図4Cに示すように、読み出し時に第2のトランジスタ122に流れる電流I122は、ベリファイ時に第1のトランジスタ121に流れる電流I121より大きい値となり、ベリファイ時に第1のトランジスタ121に流れる電流I121はメモリセル101に流れる電流I101より大きい値となる。つまり、読み出し時に第2のトランジスタ122に流れる電流I122は、メモリセル101に流れる電流I101より大きい値となる。その結果、R122<R101となり、読み出し時のVoutは必ず1となる。以上のとおり、本実施の形態によれば、ベリファイ時にVoutが1でありデータの書き込みまたは消去が正常に行われたと判定されたメモリセルについては、必ず読み出し時のVoutが1となるような読み出し回路を提供することができる。なお、図3、図4では、R121>R101、R122>R101のときのVoutを0とし、R121<R101、R122<R101のときのVoutを1としたが、これに限定されない。逆に、R121>R101、R122>R101のときのVoutを1とし、R121<R101、R122<R101のときのVoutを0としてもよい。また、図3では、ベリファイ時にVoutが1であるときに、データの書き込みまたは消去が正常に行われたと判定することとしたが、これに限定されない。逆に、ベリファイ時にVoutが0であるときに、データの書き込みまたは消去が正常に行われたと判定してもよい。また、読み出し回路は、読み出し回路の出力に電気的に接続されるインバータまたはセンスアンプを有する構成とすることができる。これにより読み出し精度を向上させることができる。本実施の形態によれば、ベリファイ時の判定結果を有効に活用することができる読み出し回路を提供することができる。すなわち、ベリファイ時にデータの書き込みまたは消去が正常であると判定された場合に、書き込まれたまたは消去されたデータの読み出しが正常に行われずエラーとなるような動作不良が起こらない読み出し回路を提供することができる。本実施の形態によれば、電源電位Vddがベリファイ時と読み出し時とで異なる場合でも、ベリファイ時の判定結果を有効に活用することができる読み出し回路を提供することができる。また、高精度なデータの読み出しを行うことができる読み出し回路を提供することができる。また、上記読み出し回路を有することにより、信頼性の高い半導体装置を提供することができる。本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。実施の形態2本実施の形態は、開示する発明の一態様である半導体装置が有するメモリセルの回路構成の例について、図5を参照して説明する。図5A~Cは、図1Aに示す半導体装置の一部の回路構成を示したものである。図5Aには、半導体装置が有するメモリセル101を示す。メモリセル101は、共通電位Vcが供給される配線に電気的に接続されている。共通電位Vcが供給される配線には、例えば接地電位が供給される。図5Bは、メモリセル101が、浮遊ゲートを有するメモリ素子112を有する回路構成の例を示したものである。図5Bに示すメモリセル101は、選択トランジスタ111と、浮遊ゲートを有するメモリ素子112と、ビット線113と、ワード線114と、選択線115と、を有する。選択トランジスタ111は、ゲートが選択線115に電気的に接続され、第1の端子がビット線113に電気的に接続され、第2の端子がメモリ素子112の第1の端子に電気的に接続されている。浮遊ゲートを有するメモリ素子112は、ゲートがワード線114に電気的に接続され、第2の端子が共通電位Vcが供給される配線に電気的に接続されている。したがって、メモリ素子112の第1の端子が選択トランジスタ111を介してビット線113に電気的に接続された構造を有する。共通電位Vcが供給される配線には、例えば接地電位が供給される。図5Bに示す、浮遊ゲートを有するメモリ素子112を有するメモリセル101の回路動作を説明する。メモリセル101へのデータの書き込みは、メモリ素子112の浮遊ゲートに電荷例えば電子を注入することで行う。浮遊ゲートに電荷を注入することで、メモリ素子112のしきい値電圧をプラス側にシフトさせることができる。これにより、メモリセル101の抵抗値を増大させることができる。例えば、書き込み後はVout=1またはVout=0として読み出すことができる。メモリセル101にデータの書き込みが終了した後、図1Aで示した読み出し回路102を用いてメモリセル101へのデータの書き込みが正常に行われたか否かを判定ベリファイする。その結果、データの書き込みが正常と判定されれば、電源電位Vddがベリファイ時と読み出し時とで異なる場合でも、書き込まれたデータを正常に読み出すことができる。データの消去は、メモリ素子112の浮遊ゲートに蓄積された電荷例えば電子を放出することで行う。浮遊ゲートに蓄積された電荷を放出することで、メモリ素子112のしきい値電圧をマイナス側にシフトさせ、メモリセル101の抵抗値を低下させることができる。これにより、メモリセル101の抵抗値を初期状態に近い値に戻すことができる。例えば、データの消去初期化後はVout=0またはVout=1として読み出しを行うことができる。メモリセル101からのデータの消去が終了した後、図1Aで示した読み出し回路102を用いてメモリセル101からのデータの消去が正常に行われたか否かを判定ベリファイする。その結果、データの消去が正常に行われたと判定されれば、電源電位Vddがベリファイ時と読み出し時とで異なる場合でも、消去されたデータを正常に読み出すことができる。また、図5Bに示す浮遊ゲートを有するメモリ素子112を有するメモリセル101では、データの書き込みや消去に電源電位Vddあるいは半導体装置内の回路により増幅された電源電位Vdd等が用いられることがある。この時、電源電位Vddが変動することに起因して、データの書き込みや消去がうまく行われない場合がある。この場合、メモリセル101の抵抗値が書き込み後に通常とりうる値と消去後に通常とりうる値との中間の値となることがある。メモリセル101の抵抗値が中間の値となる場合、ベリファイ時の判定結果を有効に活用できないことがある。しかし、図1Aで示したような読み出し回路102を有する半導体装置を用いることにより、ベリファイ時の判定結果を有効に活用することができる。その結果、データの読み出し精度を向上させることができる。図5Cは、メモリセル101が、OTPOneTimeProgrammableメモリ素子117を有する回路構成の例を示したものである。OTPメモリ素子117は、1回のみ書き込み可能なメモリ素子である。図5Cに示すメモリセル101は、選択トランジスタ116と、OTPメモリ素子117と、ビット線118と、ワード線119と、を有する。選択トランジスタ116は、ゲートがワード線119に電気的に接続され、第1の端子がビット線118に電気的に接続され、第2の端子がOTPメモリ素子117の第1の端子に電気的に接続されている。OTPメモリ素子117の第2の端子は、共通電位Vcが供給される配線に電気的に接続されている。したがって、OTPメモリ素子117の第1の端子が選択トランジスタ116を介してビット線118に電気的に接続された構造を有する。共通電位Vcが供給される配線には、例えば接地電位が供給される。OTPメモリ素子117は、例えばアンチヒューズ型のOTPメモリ素子を用いることができる。アンチヒューズ型のOTPメモリ素子として、例えばシリサイドメモリや有機メモリを用いることができる。シリサイドメモリは、一対の電極間にアモルファスシリコンが設けられた構造を有する。有機メモリは、一対の電極間に有機膜が設けられた構造を有する。アンチヒューズ型のOTPメモリ素子は書き込み動作を行うまでは高抵抗を有する。図5Cに示す、OTPメモリ素子117を有するメモリセル101の回路動作を説明する。メモリセル101へのデータの書き込みは、OTPメモリ素子117の第1の端子に高電位を供給し、OTPメモリ素子117に高電圧を印加することで行う。OTPメモリ素子117に高電圧を印加すると、発生するジュール熱によりOTPメモリ素子117を変化例えばシリサイド化または流動化させることができる。例えばシリサイドメモリにおいては、一対の電極間に高電圧を印加することにより、一対の電極間に設けられたアモルファスシリコンをシリサイド化することができる。このようにして、OTPメモリ素子の抵抗値を低下させることができる。例えば、書き込み後はVout=1またはVout=0として読み出しを行うことができる。メモリセル101にデータの書き込みが終了した後、図1Aで示した読み出し回路102を用いてメモリセル101へのデータの書き込みが正常に行われたか否かを判定ベリファイする。その結果、データの書き込みが正常と判定されれば、電源電位Vddがベリファイ時と読み出し時とで異なる場合でも、書き込まれたデータを正常に読み出すことができる。また、図5Cに示すOTPメモリ素子117を有するメモリセル101では、データの書き込みに電源電位Vddあるいは半導体装置内の回路により増幅された電源電位Vdd等が用いられることがある。この時、電源電位Vddが変動することに起因して、データの書き込みがうまく行われない場合がある。この場合、メモリセル101の抵抗値が書き込み前の値と書き込み後に通常とりうる値との中間の値となることがある。メモリセル101の抵抗値が中間の値となる場合、ベリファイ時の判定結果を有効に活用できないことがある。しかし、図1Aで示したような読み出し回路102を有する半導体装置を用いることにより、ベリファイ時の判定結果を有効に活用することができる。その結果、データの読み出し精度を向上させることができる。図5Bに示す浮遊ゲートを有するメモリ素子112および図5Cに示すOTPメモリ素子117は、いずれも2値データを書き込み可能なメモリ素子である。以上のとおり、図1Aで示したような読み出し回路102を有する半導体装置を用いることにより、ベリファイ時の判定結果を有効に活用することができる。すなわち、図1Aで示したような読み出し回路102を有する半導体装置を用いることにより、ベリファイ時にデータの書き込みまたは消去が正常であると判定された場合に、書き込まれたまたは消去されたデータの読み出しが正常に行われずエラーとなるような動作不良の発生を防ぐことができる。図1Aで示したような読み出し回路102を有する半導体装置を用いることにより、電源電位Vddが変動する場合でも、ベリファイ時の判定結果を有効に活用することができる。また、高精度なデータの読み出しを行うことができ、信頼性の高い半導体装置を提供することができる。本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。実施の形態3本実施の形態は、開示する発明の一態様である半導体装置の回路構成の例について、図6を参照して説明する。図6は、第1のトランジスタ121の構成が図1Aと異なる例である。それ以外の回路構成は図1Aと同様である。図6には、第1のトランジスタ121がバックゲートを有する構成を示す。この場合、第1のトランジスタ121は、バックゲートが第1の端子に電気的に接続する構成とすることができる。これにより比較的簡単に、第1のトランジスタ121のしきい値電圧をプラス側にシフトさせることができる。その結果、比較的簡単に、図1Bに示すような特性を有する第1のトランジスタ121、第2のトランジスタ122を得ることができる。図6に示す半導体装置の回路動作は、図1に示す半導体装置の回路動作と同様である。図6に示す構成を用いることで、ベリファイ時の判定結果を有効に活用することができる読み出し回路を提供することができる。すなわち、ベリファイ時にデータの書き込みまたは消去が正常であると判定された場合に、書き込まれたまたは消去されたデータの読み出しが正常に行われずエラーとなるような動作不良が起こらない読み出し回路を提供することができる。本実施の形態によれば、電源電位Vddがベリファイ時と読み出し時とで異なる場合でも、ベリファイ時の判定結果を有効に活用することができる読み出し回路を提供することができる。また、高精度なデータの読み出しを行うことができる読み出し回路を提供することができる。また、上記読み出し回路を有することにより、信頼性の高い半導体装置を提供することができる。本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。実施の形態4本実施の形態では、開示する発明の一態様である半導体装置が有するトランジスタの例について、図7を参照して説明する。図7に示すトランジスタは、チャネル形成領域が酸化物半導体により形成されたものである。図7Aに示すトランジスタ313は、絶縁表面を有する層または基板303上に設けられたソース電極又はドレイン電極として機能する一対の導電層305a及び導電層305bと、導電層305a及び導電層305b上に設けられた半導体層307と、半導体層307上に設けられたゲート絶縁層309と、ゲート絶縁層309上に設けられたゲート電極311と、で構成されている。図7Aに示すトランジスタ313は、半導体層307上方にゲート電極311が設けられたトップゲート型の構造である。また、ソース電極又はドレイン電極として機能する導電層305a及び導電層305bが半導体層307下に設けられたボトムコンタクト型の構造である。なお、トランジスタ313は、導電層305a及び導電層305bが半導体層307上に設けられたトップコンタクト型の構造とすることもできる。半導体層307は、In-Sn-Ga-Zn-O系、In-Ga-Zn-O系、In-Sn-Zn-O系、In-Al-Zn-O系、Sn-Ga-Zn-O系、Al-Ga-Zn-O系、Sn-Al-Zn-O系、In-Zn-O系、Sn-Zn-O系、Al-Zn-O系、Zn-Mg-O系、Sn-Mg-O系、In-Mg-O系、In-Ga-O系、In-O系、Sn-O系、Zn-O系などの酸化物半導体を用いて形成する。ここで、例えば、In-Ga-Zn-O系酸化物半導体とは、インジウムInとガリウムGaと亜鉛Znを有する酸化物半導体という意味であり、その組成比は問わない。また、InとGaとZn以外の元素を含んでもよい。また、上記酸化物半導体はSiO2を含んでもよい。また、半導体層307は、化学式InMO3ZnOmm>0で表記される酸化物半導体を用いて形成することができる。ここで、Mは、Zn、Ga、Al、MnまたはCoから選ばれた一の金属元素、又は複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、またはGa及びCoなどがある。半導体層307は、スパッタリング法によって形成することが好ましい。例えば、上述した酸化物のターゲットを用いて、スパッタリング法により半導体層307を形成することができる。半導体層307に用いる酸化物半導体として、n型不純物である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の不純物が極力含まれないようにして高純度化された、I型真性の酸化物半導体、又はI型真性に限りなく近い、すなわち実質的にI型の酸化物半導体を用いることができる。絶縁表面を有する層または基板303は、例えば基板上に絶縁層が設けられた構造とする。基板は、後の作製工程に耐えられるものであれば限定されない。例えば、基板として、ガラス基板などの絶縁性基板、シリコン基板などの半導体基板、金属基板などの導電性基板、プラスチックなどの可撓性基板などを用い、その上に絶縁層が設けられた構造とすることができる。この場合、絶縁層は、基板からの不純物の拡散を防止する下地となる。例えば、下地となる絶縁層は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、又は酸化タンタルなどの絶縁層を用いて、単層構造又は2層以上の積層構造で形成する。なお、絶縁層は、極力、水素や水を含まないことが好ましい。導電層305a及び導電層305bは、チタン、アルミニウム、タングステン、クロム、銅、タンタル、若しくはモリブデンなどから選択される金属材料、又は前述した金属材料を成分とする合金材料などを用いて形成する。また、マンガン、マグネシウム、ジルコニウム、又はベリリウムから選択される材料を用いて形成することができる。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、若しくはスカンジウムから選択される一の元素又は複数の元素を添加した材料を用いて形成することもできる。なお、導電層305a及び導電層305bは、単層構造又は2層以上の積層構造で形成することができる。ゲート絶縁層309は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、又は酸化ハフニウムなどの絶縁層を用いて、単層構造又は2層以上の積層構造で形成する。なお、ゲート絶縁層309は、極力、水素や水を含まないように形成することが好ましい。ゲート電極311は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム若しくはスカンジウムなどから選択される金属材料、前述した金属材料を主成分とする合金材料、又は前記金属材料の窒化物窒化金属を用いて、単層構造又は2層以上の積層構造で形成することができる。ゲート電極311は、ゲート絶縁層309を間に介して、半導体層307と重畳するように形成する。図7Bに示すトランジスタ323は、絶縁表面を有する層または基板303上に設けられたゲート電極311と、ゲート電極311を覆って設けられたゲート絶縁層309と、ゲート絶縁層309上に設けられた半導体層307と、半導体層307上に設けられた一対の導電層305a及び導電層305bと、で構成されている。また、トランジスタ323上を覆ってパッシベーション層315が設けられている。パッシベーション層315は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、又は酸化タンタルなどの材料を用いて、単層構造又は2層以上の積層構造で形成することができる。なお、トランジスタ323上にパッシベーション層などの絶縁層を形成するか否か、絶縁層の積層数、又は絶縁層の厚さなどは、トランジスタの用途などに応じて適宜変更可能である。パッシベーション層315以外の層の材料等は、トランジスタ313と同様とすることができる。トランジスタ323は、ゲート電極311上に半導体層307が設けられたボトムゲート型の構造である。また、ソース電極又はドレイン電極として機能する導電層305a及び導電層305bが半導体層307上に設けられたトップコンタクト型の構造である。また、導電層305aと導電層305bとの間において、半導体層307の一部がエッチングされたチャネルエッチ構造である。なお、トランジスタ323は、導電層305a及び導電層305bが半導体層307下に設けられたボトムコンタクト型の構造とすることもできる。図7Cに示すトランジスタ333は、図7Bに示すトランジスタ323の構成に代えて、半導体層307上にチャネル保護層317が設けられた構成を有する。絶縁表面を有する層または基板303上に設けられたゲート電極311と、ゲート電極311を覆って設けられたゲート絶縁層309と、ゲート絶縁層309上に設けられた半導体層307と、ゲート電極311と重なる位置において半導体層307上に設けられたチャネル保護層317と、半導体層307上に設けられた一対の導電層305a及び導電層305bと、で構成されている。また、トランジスタ333上を覆ってパッシベーション層315が設けられている。トランジスタ333は、チャネル保護層317を設けることによって、半導体層307のチャネル形成領域となる領域に対する、後工程時におけるダメージエッチング工程におけるプラズマ損傷やエッチング剤による膜減りなどを防ぐことができる。チャネル保護層317以外の層の材料等は、トランジスタ313と同様とすることができる。図1Aに示す半導体装置が有する第1のトランジスタ121又は第2のトランジスタ122として、図7A乃至Cに示すような、酸化物半導体を用いた半導体層307をチャネル形成領域とするトランジスタ313、トランジスタ323又はトランジスタ333を用いることができる。例えば、図1Aに示す第1のトランジスタ121は、図7A乃至Cに示すようなチャネル形成領域が酸化物半導体により形成すなわち酸化物半導体を主成分として形成されたトランジスタを用い、図1Aに示す第2のトランジスタ122は、チャネル形成領域がシリコンにより形成すなわちシリコンを主成分として形成されたトランジスタを用いることができる。このように、第1のトランジスタ121と第2のトランジスタ122のチャネル形成領域を構成する半導体材料を異ならせることで、同じ半導体材料を用いた場合に比べて簡単に、第1のトランジスタ121と第2のトランジスタ122のしきい値電圧を異ならせることができる。その結果、比較的簡単に、図1Bに示すような特性を有する第1のトランジスタ121、第2のトランジスタ122を得ることができる。なお、第1のトランジスタ121と第2のトランジスタ122は、それぞれ、N型のトランジスタを用いることができる。第1のトランジスタ121と第2のトランジスタ122のしきい値電圧は、それぞれ、正の値を有することが好ましい。また、図7A乃至Cに示すような、酸化物半導体を用いた半導体層307をチャネル形成領域とするトランジスタ313、トランジスタ323又はトランジスタ333に、さらにバックゲートを形成してもよい。図1Aに示す半導体装置が有する第1のトランジスタ121又は第2のトランジスタ122として、バックゲートを有し、チャネル形成領域が酸化物半導体により形成されたトランジスタを用いることができる。例えば、図1Aに示す第1のトランジスタ121は、バックゲートを有し、かつ、チャネル形成領域が酸化物半導体により形成すなわち酸化物半導体を主成分として形成されたトランジスタを用い、図1Aに示す第2のトランジスタ122は、チャネル形成領域がシリコンにより形成すなわちシリコンを主成分として形成されたトランジスタを用いることができる。この場合の回路構成が図6に相当する。第1のトランジスタ121として、バックゲートを有し、チャネル形成領域が酸化物半導体により形成されたトランジスタを用いることにより、第1のトランジスタ121のしきい値電圧をプラス側にシフトさせることができる。その結果、比較的簡単に、図1Bに示すような特性を有する第1のトランジスタ121、第2のトランジスタ122を得ることができる。なお、高純度化された酸化物半導体中は、キャリアが極めて少なく、キャリア濃度は1×1012/cm3未満、好ましくは1×1011/cm3未満である。ここでは、キャリア濃度が1×1011/cm3未満の半導体を真性あるいはI型、キャリア濃度がそれ以上であるが、1×1012/cm3未満のものを、実質的に真性あるいは実質的にI型という。酸化物半導体中にキャリアが極めて少ないため、トランジスタのオフ電流を極めて小さくすることができる。また、第1のトランジスタ121又は第2のトランジスタ122の他にも、例えば、図1Aに示す半導体装置が有する第1のスイッチ131、第2のスイッチ132、第3のスイッチ133として上記トランジスタを用いることができる。また、図5BCに示すメモリセル101が有する選択トランジスタ111または選択トランジスタ116として上記トランジスタを用いることができる。これにより、メモリセルの読み出し精度を高めることが可能となる。本実施の形態によれば、図1Bに示すような特性を有する第1のトランジスタ121、第2のトランジスタ122を比較的簡単に得ることができる。図1Bに示すような特性を有する第1のトランジスタ121、第2のトランジスタ122を用いることで、実施の形態1に示したように、ベリファイ時の判定結果を有効に活用することができる読み出し回路を提供することができる。すなわち、ベリファイ時にデータの書き込みまたは消去が正常であると判定された場合に、書き込まれたまたは消去されたデータの読み出しが正常に行われずエラーとなるような動作不良が起こらない読み出し回路を提供することができる。また、本実施の形態に示したトランジスタを用いることにより、電源電位Vddがベリファイ時と読み出し時とで異なる場合でも、ベリファイ時の判定結果を有効に活用することができる読み出し回路を提供することができる。また、高精度なデータの読み出しを行うことができる読み出し回路を提供することができる。また、上記読み出し回路を有することにより、信頼性の高い半導体装置を提供することができる。本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。実施の形態5本実施の形態では、開示する発明の一態様である半導体装置の使用例について、図8を参照して説明する。メモリセル101に書き込まれたデータを読み出す読み出し回路102を有する図1Aに示すような半導体装置は、電源電位Vddが外部から無線非接触で供給されるような半導体装置において特に有効である。電源電位Vddが外部から無線非接触で供給される半導体装置は、電源電位受信用のアンテナを有する。またさらに、データ送受信用のアンテナを有することができる。メモリセル101に書き込まれたデータを読み出す読み出し回路102を有する図1Aに示すような半導体装置半導体装置600の使用例について、図8を参照して説明する。半導体装置600の用途は多岐に渡る。例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類運転免許証や住民票等、図8A参照、記録媒体DVDソフトやビデオテープ等、図8B参照、包装用容器類包装紙やボトル等、図8C参照、乗り物類自転車等、図8D参照、身の回り品鞄や眼鏡等、図8E参照、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器液晶表示装置、EL表示装置、テレビジョン装置、または携帯電話等の物品、若しくは各物品に取り付ける荷札図8F参照等に、開示する発明の一態様である半導体装置600を設けて使用することができる。半導体装置600は、物品に実装する、物品の表面に貼る、または物品に埋め込む等により、物品に固定することができる。例えば、物品が本であれば、半導体装置600を紙に埋め込むことで、固定することができる。また、物品に有機樹脂からなるパッケージとして固定されるのであれば、半導体装置600を有機樹脂に埋め込むことで、物品に固定することができる。半導体装置600は小型化することができるため、物品に固定した後も物品自体のデザイン性を損なわずにすむ。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に半導体装置600を設けることにより、認証機能を設けることができ、紙幣等の偽造防止に役立てることができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に半導体装置600を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類に半導体装置600を取り付けることで、盗難などに対するセキュリティ性を高めることができる。以上のように、メモリセル101に書き込まれたデータを読み出す読み出し回路102を有する図1Aに示すような半導体装置半導体装置600は、多岐に渡る用途を有する。本実施の形態によれば、高精度なデータの読み出しを行うことができるため、物品の認証性、セキュリティ性などの信頼性を高めることができる。本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。