薄膜トランジスタを備えた半導体装置であって、前記薄膜トランジスタのゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に配置された、前記薄膜トランジスタの酸化物半導体層と、前記酸化物半導体層の上に形成された、前記薄膜トランジスタのソース電極及びドレイン電極と、を備え、前記半導体装置の基板面に垂直な方向から見た場合、前記ソース電極または前記ドレイン電極が、前記ゲート電極の縁と前記酸化物半導体層の縁とが交差する複数の部位のうちの少なくとも1つを覆っている、半導体装置。前記半導体装置の基板面に垂直な方向から見た場合、前記ソース電極および前記ドレイン電極が、前記ゲート電極の縁と前記酸化物半導体層の縁とが交差する前記複数の部位の全てを覆っている、請求項1に記載の半導体装置。薄膜トランジスタを備えた半導体装置であって、前記薄膜トランジスタのゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に配置された、前記薄膜トランジスタの酸化物半導体層と、前記酸化物半導体層の上に形成された、前記薄膜トランジスタのソース電極及びドレイン電極と、を備え、前記半導体装置の基板面に垂直な方向から見た場合、前記酸化物半導体層が、前記ゲート電極の縁に交わることなく、前記ゲート電極の前記縁の内側に形成されている、半導体装置。前記ソース電極および前記ドレイン電極が、アルミニウムからなる層を含む、請求項1から3のいずれかに記載の半導体装置。前記ソース電極および前記ドレイン電極が、チタンからなる第1の層と、前記第1の層の上に形成されたアルミニウムからなる第2の層とを含む、請求項1から3のいずれかに記載の半導体装置。画素に対応して配置された薄膜トランジスタおよび補助容量を備えた表示装置のTFT基板であって、前記補助容量の補助容量電極と、前記補助容量電極の上に形成された絶縁層と、前記絶縁層の上に配置された酸化物半導体層と、前記酸化物半導体層の上に形成された、前記補助容量の補助容量対向電極と、を備え、前記TFT基板の基板面に垂直な方向から見た場合、前記補助容量対向電極が、前記補助容量電極の縁と前記酸化物半導体層の縁とが交差する複数の部位の少なくとも1つを覆っている、TFT基板。画素に対応して配置された薄膜トランジスタおよび補助容量を備えた表示装置のTFT基板であって、前記補助容量の補助容量電極と、前記補助容量電極の上に形成された絶縁層と、前記絶縁層の上に配置された酸化物半導体層と、前記酸化物半導体層の上に形成された、前記補助容量の補助容量対向電極と、を備え、前記TFT基板の基板面に垂直な方向から見た場合、前記酸化物半導体層が、前記補助容量電極の縁に交わることなく、前記補助容量電極の前記縁の内側に形成されている、TFT基板。前記薄膜トランジスタのゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に配置された、前記薄膜トランジスタの酸化物半導体層と、前記薄膜トランジスタの前記酸化物半導体層の上に形成された、前記薄膜トランジスタのソース電極及びドレイン電極と、を備え、前記TFT基板の基板面に垂直な方向から見た場合、前記ソース電極または前記ドレイン電極が、前記ゲート電極の縁と前記薄膜トランジスタの前記酸化物半導体層の縁とが交差する複数の部位のうちの少なくとも1つを覆っている、請求項6または7に記載のTFT基板。前記薄膜トランジスタのゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に配置された、前記薄膜トランジスタの酸化物半導体層と、前記薄膜トランジスタの前記酸化物半導体層の上に形成された、前記薄膜トランジスタのソース電極及びドレイン電極と、を備え、前記TFT基板の基板面に垂直な方向から見た場合、前記薄膜トランジスタの前記酸化物半導体層が、前記ゲート電極の縁に交わることなく、前記ゲート電極の前記縁の内側に形成されている、請求項6または7に記載のTFT基板。前記補助容量対向電極がアルミニウムからなる層を含む、請求項6から9のいずれかに記載のTFT基板。薄膜トランジスタを有する画素を含む表示領域と、前記表示領域外に形成された電気素子を含む周辺領域とを有する表示装置のTFT基板であって、前記電気素子は、ゲート電極と、前記ゲート電極の上に形成された絶縁層と、前記絶縁層の上に配置された前記電気素子の酸化物半導体層と、前記酸化物半導体層の上に形成されたソース電極およびドレイン電極と、を備え、前記TFT基板の基板面に垂直な方向から見た場合、前記ソース電極またはドレイン電極が、前記ゲート電極の縁と前記酸化物半導体層の縁とが交差する複数の部位のうちの少なくとも1つを覆っている、TFT基板。薄膜トランジスタを有する画素を含む表示領域と、前記表示領域外に形成された電気素子を含む周辺領域とを有する表示装置のTFT基板であって、前記電気素子は、ゲート電極と、前記ゲート電極の上に形成された絶縁層と、前記絶縁層の上に配置された前記電気素子の酸化物半導体層と、前記酸化物半導体層の上に形成されたソース電極およびドレイン電極と、を備え、前記TFT基板の基板面に垂直な方向から見た場合、前記酸化物半導体層が、前記ゲート電極の縁と交わることなく、前記ゲート電極の前記縁の内側に形成されている、TFT基板。前記薄膜トランジスタのゲート電極と、前記ゲート電極の上に形成された前記ゲート絶縁層と、前記ゲート絶縁層の上に配置された、前記薄膜トランジスタの酸化物半導体層と、前記薄膜トランジスタの前記酸化物半導体層の上に形成された、前記薄膜トランジスタのソース電極及びドレイン電極と、を備え、前記TFT基板の基板面に垂直な方向から見た場合、前記薄膜トランジスタの前記ソース電極または前記ドレイン電極が、前記薄膜トランジスタの前記ゲート電極の縁と前記薄膜トランジスタの前記酸化物半導体層の縁とが交差する複数の部位のうちの少なくとも1つを覆っている、請求項11または12に記載のTFT基板。前記薄膜トランジスタのゲート電極と、前記ゲート電極の上に形成された前記ゲート絶縁層と、前記ゲート絶縁層の上に配置された、前記薄膜トランジスタの酸化物半導体層と、前記薄膜トランジスタの前記酸化物半導体層の上に形成された、前記薄膜トランジスタのソース電極及びドレイン電極と、を備え、前記TFT基板の基板面に垂直な方向から見た場合、前記薄膜トランジスタの前記酸化物半導体層が、前記薄膜トランジスタの前記ゲート電極の縁に交わることなく、前記薄膜トランジスタの前記ゲート電極の前記縁の内側に形成されている、請求項11または12に記載のTFT基板。前記電気素子の前記ソース電極および前記ドレイン電極がアルミニウムからなる層を含む、請求項11から14のいずれかに記載のTFT基板。薄膜トランジスタを備えた半導体装置の製造方法であって、A基板上に前記薄膜トランジスタのゲート電極を形成する工程と、B前記ゲート電極を覆うように、ゲート絶縁層を形成する工程と、C前記ゲート絶縁層の上に前記薄膜トランジスタの酸化物半導体層を形成する工程と、D前記酸化物半導体層の上に、前記薄膜トランジスタのソース電極およびドレイン電極を形成する工程と、を含み、前記半導体装置の基板面に垂直な方向から見た場合、前記ソース電極または前記ドレイン電極が、前記ゲート電極の縁と前記酸化物半導体層の縁とが交差する複数の部位のうちの少なくとも1つを覆うように形成される、半導体装置の製造方法。前記半導体装置の基板面に垂直な方向から見た場合、前記ソース電極および前記ドレイン電極が、前記ゲート電極の縁と前記酸化物半導体層とが交差する前記複数の部位の全てを覆うように形成される、請求項16に記載の半導体装置の製造方法。薄膜トランジスタを備えた半導体装置の製造方法であって、A基板上に前記薄膜トランジスタのゲート電極を形成する工程と、B前記ゲート電極を覆うように、ゲート絶縁層を形成する工程と、C前記ゲート絶縁層の上に前記薄膜トランジスタの酸化物半導体層を形成する工程と、D前記酸化物半導体層の上に、前記薄膜トランジスタのソース電極およびドレイン電極を形成する工程と、を含み、前記半導体装置の基板面に垂直な方向から見た場合、前記酸化物半導体層が、前記ゲート電極の縁に交わることなく、前記ゲート電極の前記縁の内側に形成される、半導体装置の製造方法。前記工程Dが、前記ソース電極および前記ドレイン電極に含まれるアルミニウム層を形成する工程と、前記アルミニウム層をウェットエッチングによりパターニングする工程と、を含む、請求項16から18のいずれかに記載の半導体装置の製造方法。前記アルミニウム層をウェットエッチングによりパターニングする工程において、エッチャントとして、酢酸、リン酸、および硝酸の混合液が用いられる、請求項19に記載の半導体装置の製造方法。画素に対応して配置された薄膜トランジスタおよび補助容量を備えた表示装置のTFT基板の製造方法であって、A基板の上に前記補助容量の補助容量電極を形成する工程と、B前記補助容量電極の上に形成された絶縁層と、C前記絶縁層の上に酸化物半導体層を形成する工程と、D前記酸化物半導体層の上に、前記補助容量の補助容量対向電極を形成する工程と、を含み、前記TFT基板の基板面に垂直な方向から見た場合、前記補助容量対向電極が、前記補助容量電極の縁と前記酸化物半導体層とが交差する複数の部位の少なくとも1つを覆うように形成される、TFT基板の製造方法。画素に対応して配置された薄膜トランジスタおよび補助容量を備えた表示装置のTFT基板の製造方法であって、A基板の上に前記補助容量の補助容量電極を形成する工程と、B前記補助容量電極の上に形成された絶縁層と、C前記絶縁層の上に酸化物半導体層を形成する工程と、D前記酸化物半導体層の上に、前記補助容量の補助容量対向電極を形成する工程と、を含み、前記TFT基板の基板面に垂直な方向から見た場合、前記酸化物半導体層が、前記補助容量電極の縁に交わることなく、前記補助容量電極の前記縁の内側に形成される、TFT基板の製造方法。前記工程Aにおいて、前記薄膜トランジスタのゲート電極が形成され、前記工程Cにおいて、前記ゲート電極の上に、前記薄膜トランジスタの酸化物半導体層が形成され、前記工程Dにおいて、前記薄膜トランジスタの前記酸化物半導体層の上に、前記薄膜トランジスタのソース電極及びドレイン電極が形成され、前記TFT基板の基板面に垂直な方向から見た場合、前記ソース電極または前記ドレイン電極が、前記ゲート電極の縁と前記薄膜トランジスタの前記酸化物半導体層の縁とが交差する複数の部位のうちの少なくとも1つを覆っている、請求項21または22に記載のTFT基板の製造方法。前記工程Aにおいて、前記薄膜トランジスタのゲート電極が形成され、前記工程Cにおいて、前記ゲート電極の上に、前記薄膜トランジスタの酸化物半導体層が形成され、前記工程Dにおいて、前記薄膜トランジスタの前記酸化物半導体層の上に、前記薄膜トランジスタのソース電極及びドレイン電極が形成され、前記TFT基板の基板面に垂直な方向から見た場合、前記薄膜トランジスタの前記酸化物半導体層が、前記ゲート電極の縁に交わることなく、前記ゲート電極の前記縁の内側に形成される、請求項21または22に記載のTFT基板の製造方法。前記工程Dが、前記ソース電極および前記ドレイン電極に含まれるアルミニウム層を形成する工程と、前記アルミニウム層をウェットエッチングによりパターニングする工程と、を含む、請求項21から24のいずれかに記載のTFT基板の製造方法。薄膜トランジスタを有する画素を含む表示領域と、前記表示領域外に形成された電気素子を含む周辺領域とを有する表示装置のTFT基板の製造方法であって、A前記電気素子のゲート電極を形成する工程と、B前記ゲート電極の上に絶縁層を形成する工程と、C前記絶縁層の上に前記電気素子の酸化物半導体層を形成する工程と、D前記酸化物半導体層の上にソース電極およびドレイン電極を形成する工程と、を含み、前記TFT基板の基板面に垂直な方向から見た場合、前記ソース電極または前記ドレイン電極が、前記ゲート電極の縁と前記酸化物半導体層の縁とが交差する複数の部位のうちの少なくとも1つを覆っている、TFT基板の製造方法。薄膜トランジスタを有する画素を含む表示領域と、前記表示領域外に形成された電気素子を含む周辺領域とを有する表示装置のTFT基板の製造方法であって、A前記電気素子のゲート電極を形成する工程と、B前記ゲート電極の上に絶縁層を形成する工程と、C前記絶縁層の上に前記電気素子の酸化物半導体層を形成する工程と、D前記酸化物半導体層の上にソース電極およびドレイン電極を形成する工程と、を含み、前記TFT基板の基板面に垂直な方向から見た場合、前記酸化物半導体層が、前記ゲート電極の縁と交わることなく、前記ゲート電極の前記縁の内側に形成されている、TFT基板の製造方法。前記工程Aにおいて、前記薄膜トランジスタのゲート電極が形成され、前記工程Bにおいて、前記薄膜トランジスタの前記ゲート電極の上にゲート絶縁層が形成され、前記工程Cにおいて、前記ゲート絶縁層の上に、前記薄膜トランジスタの酸化物半導体層が形成され、前記工程Dにおいて、前記薄膜トランジスタの前記酸化物半導体層の上に、前記薄膜トランジスタのソース電極及びドレイン電極が形成され、前記TFT基板の基板面に垂直な方向から見た場合、前記薄膜トランジスタの前記ソース電極または前記ドレイン電極が、前記薄膜トランジスタの前記ゲート電極の縁と前記薄膜トランジスタの前記酸化物半導体層の縁とが交差する複数の部位のうちの少なくとも1つを覆っている、請求項26または27に記載のTFT基板の製造方法。前記工程Aにおいて、前記薄膜トランジスタのゲート電極が形成され、前記工程Bにおいて、前記ゲート電極の上にゲート絶縁層が形成され、前記工程Cにおいて、前記ゲート絶縁層の上に、前記薄膜トランジスタの酸化物半導体層が形成され、前記工程Dにおいて、前記薄膜トランジスタの前記酸化物半導体層の上に、前記薄膜トランジスタのソース電極及びドレイン電極が形成され、前記TFT基板の基板面に垂直な方向から見た場合、前記薄膜トランジスタの前記酸化物半導体層が、前記薄膜トランジスタの前記ゲート電極の縁に交わることなく、前記薄膜トランジスタの前記ゲート電極の前記縁の内側に形成される、請求項26または27に記載のTFT基板の製造方法。前記工程Dが、前記電気素子の前記ソース電極および前記ドレイン電極に含まれるアルミニウム層を形成する工程と、前記アルミニウム層をウェットエッチングによりパターニングする工程と、を含む、請求項26から29のいずれかに記載のTFT基板の製造方法。図14は、特許文献2の図4に示されたものと同様の構造を有する酸化物半導体TFT3010を表した平面図である。図14に示されるように、酸化物半導体TFT3010は、ゲート電極3012、ゲート電極3012の上に配置された酸化物半導体層3015、並びに酸化物半導体層3015の上に重なるように配置されたソース電極3017およびドレイン電極3018を備えている。TFT基板の基板面に垂直な方向から見た場合、ゲート電極3012の縁と酸化物半導体層3015の縁とが交差する4つの部位図中のISで示す部分の中央付近:以下IS部分と呼ぶのそれぞれにおいて、酸化物半導体層3015はソース電極3017またはドレイン電極3018に覆われてはいない。本願発明者がこのような構造の酸化物半導体TFT3010の製造過程を考察した結果、ソース電極3017およびドレイン電極3018のエッチング工程において、それらの下方に位置する酸化物半導体層3015がエッチング液エッチャントによってダメージを受けることがわかった。このような問題は、アモルファスシリコン等による半導体層を用いた場合には発生してはいなかった。以下、この問題を、図15および図16を参照して説明する。図15は、TFT3010の構成を模式的に表した平面図である。図16aは、図15におけるA-A’断面の構成を、図16bはB-B’断面の構成を、図16cはC-C’断面の構成をそれぞれ表している。TFT3010のチャネル部を形成する場合、通常、まず酸化物半導体層3015の上に金属層を形成した後、その金属層を、ウェットエッチング処理を含むエッチング法によってパターニングしてソース電極3017およびドレイン電極3018が形成される。このウェットエッチング処理時に、ゲート電極3012の縁と酸化物半導体層3015の縁とが交差する部位にエッチング液が染み込み、酸化物半導体層3015をもエッチングしてしまい、図15においてSEで示すように、酸化物半導体層3015に欠損が生じるという問題が発生する。例えば、チタンTi層の上にアルミニウムAl層を積層した2層構成の金属層をエッチングしてソース電極3017およびドレイン電極3018を形成する場合、まず、上層のアルミニウム層が酢酸、リン酸、および硝酸の混合液を用いてウェットエッチングされ、その後チタン層がドライエッチングによって除去される。このとき、ゲート電極3012の縁付近のゲート絶縁層3013、酸化物半導体層3015、およびチタン層には段差が生じているが、ウェットエッチング時にこの段差付近のチタン層にエッチング液が染み込み、下部の酸化物半導体層3015をエッチングしてしまうという問題が生じる。これは、ゲート電極3012の端部上方の酸化物半導体層3015の段差部分付近にエッチング液の残渣が残り易く、段差部分からエッチング液が染み込んで酸化物半導体層3015がダメージを受けるものと考えられる。この酸化物半導体層3015のエッチングを、図16を参照して説明する。まず、図16aには、ソース電極3017およびドレイン電極3018の長手方向に沿って酸化物半導体層3015の中央を通るA-A’断面の構成が示されている。この部分には、ゲート電極3012、ゲート絶縁層3013、酸化物半導体層3015、ソース電極3017チタン層3017Aおよびアルミニウム層3017B、ドレイン電極3018チタン層3018Aおよびアルミニウム層3018B、およびパッシベーション層3019の積層構造が見られる。しかし、この部分は図14に示したIS部分から離れているため、酸化物半導体層3015のエッチングによる欠損は見られない。図16bには、酸化物半導体層3015の端部に近い位置を通るB-B’断面の構成が示されている。この部分は、本来はA-A’断面の構成とおなじ構成を有すべき部分であるが、IS部分に近いため、酸化物半導体層3015の不必要なエッチングによる欠損部分SEが見られる。チャネル部における欠損SEにはパッシベーション層3019が入り込み、ソース電極3017の下の欠損部分SEは空洞となる。図16cには、IS部分付近を通るC-C’断面の構成が示されている。この部分には、最終的にはソース電極3017およびドレイン電極3018が形成されない。この部分は、ゲート電極3012、ゲート絶縁層3013、酸化物半導体層3015、およびパッシベーション層3019の積層構造を有する。しかし、この部分は、IS部分に近いため、ゲート電極3012上の酸化物半導体層3015の多くがエッチングにより除去されている。酸化物半導体層3015の欠損部分SEには、パッシベーション層3019が入り込んでいる。このように、ゲート電極3012の縁の上部における各層の段差にはエッチング液が残り易く、またこの部分では、ソース電極3017およびドレイン電極3018の下側の層であるチタン層3017Aを介して酸化物半導体層3015にエッチング液が染み込み易いことがわかった。これは、酸化物半導体層3015の侵食、およびソース電極3017およびドレイン電極3018の剥がれを引き起こし、TFTの特性悪化の要因となる。なお、半導体層にアモルファスシリコンを用いたTFTの場合、エッチング液による染み込みが生じたとしても、チタン層に比べてアモルファスシリコン層が短時間でエッチングされることは無く、問題は生じなかった。しかし、酸化物半導体層を用いたTFTにおいては、酸化物半導体のエッチング速度が速く、上述の問題が生じるため、製造工程の簡略化等の目的でアモルファスシリコンTFTと同様の製造方法を採用することは困難である。次に、図17a~cを参照して、本発明の発明者が検討した、ソース電極3017およびドレイン電極3018の下層の材料、並びにその膜厚と、TFT不良の発生率との関係を説明する。図17aは、ソース電極3017およびドレイン電極3018の下層にチタン上段3枚の写真:Tiおよびチタンに窒素をドープした材料下段3枚の写真:TiNを用いて、その厚さをそれぞれ30nm、60nm、100nmとした場合のTFT部の平面顕微鏡写真を表している。図中、上記のIS部分を点線で示している。図17bは、図17aの6枚の写真に対応する条件でTFTを作成した場合の不良発生率EL:標本数300を表している。図17cは、段差部分IS近傍のTFT断面写真である。なお、この検討においては、ソース電極3017およびドレイン電極3018の上層には、厚さ150nmのアルミニウム層を用いた。図17bからわかるように、下層に膜厚30nmのチタンを用いた場合、不良発生率ELは90以上であり、TFTの信頼性が極めて低くなる。膜厚を60nm、100nmと厚くするに従って不良発生率ELは下がるものの、十分な信頼性は得られない。また、膜厚を厚くすれば、材料コストが上がり、エッチング時間が長くなることから、製造効率が低下するという問題も生じる。また、エッチング深さが不均一になり、TFT特性にばらつきが生じるという問題も発生し得る。下層の材料を、チタンに窒素をドープした金属に置き換えた場合、膜厚30nmにおける不良発生率ELにほとんど改善は見られなかった。そればかりか、膜厚を60nm、100nmと厚くしても、不良発生率ELにほとんど改善が見られなかった。さらに、ゲート電極3012の端部斜面の傾斜が急峻な場合、その上の各層にも急峻な斜面の段差が形成されるため、エッチャントがチタン層に染み込み、または段差部分に残されて、酸化物半導体層3015をより侵食するという問題も生じ得る。本発明は、上記に鑑みてなされたものであり、酸化物半導体TFTまたは酸化物半導体を有する電気素子の製造時に発生する酸化物半導体層へのダメージを低減して、TFT特性の優れた半導体装置を製造効率よく製造することを目的とする。また本発明は、そのようなTFT等を備えた表示装置を、高性能かつ製造効率よく製造することを目的とする。本発明による半導体装置は、薄膜トランジスタを備えた半導体装置であって、前記薄膜トランジスタのゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に配置された、前記薄膜トランジスタの酸化物半導体層と、前記酸化物半導体層の上に形成された、前記薄膜トランジスタのソース電極及びドレイン電極と、を備え、前記半導体装置の基板面に垂直な方向から見た場合、前記ソース電極または前記ドレイン電極が、前記ゲート電極の縁と前記酸化物半導体層の縁とが交差する複数の部位のうちの少なくとも1つを覆っている。ある実施形態では、前記半導体装置の基板面に垂直な方向から見た場合、前記ソース電極および前記ドレイン電極が、前記ゲート電極の縁と前記酸化物半導体層の縁とが交差する前記複数の部位の全てを覆っている。本発明による他の半導体装置は、薄膜トランジスタを備えた半導体装置であって、前記薄膜トランジスタのゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に配置された、前記薄膜トランジスタの酸化物半導体層と、前記酸化物半導体層の上に形成された、前記薄膜トランジスタのソース電極及びドレイン電極と、を備え、前記半導体装置の基板面に垂直な方向から見た場合、前記酸化物半導体層が、前記ゲート電極の縁に交わることなく、前記ゲート電極の前記縁の内側に形成されている。ある実施形態では、前記ソース電極および前記ドレイン電極が、アルミニウムからなる層を含む。ある実施形態では、前記ソース電極および前記ドレイン電極が、チタンからなる第1の層と、前記第1の層の上に形成されたアルミニウムからなる第2の層を含む。本発明によるTFT基板は、画素に対応して配置された薄膜トランジスタおよび補助容量を備えた表示装置のTFT基板であって、前記補助容量の補助容量電極と、前記補助容量電極の上に形成された絶縁層と、前記絶縁層の上に配置された酸化物半導体層と、前記酸化物半導体層の上に形成された、前記補助容量の補助容量対向電極と、を備え、前記TFT基板の基板面に垂直な方向から見た場合、前記補助容量対向電極が、前記補助容量電極の縁と前記酸化物半導体層の縁とが交差する複数の部位の少なくとも1つを覆っている。本発明による他のTFT基板は、画素に対応して配置された薄膜トランジスタおよび補助容量を備えた表示装置のTFT基板であって、前記補助容量の補助容量電極と、前記補助容量電極の上に形成された絶縁層と、前記絶縁層の上に配置された酸化物半導体層と、前記酸化物半導体層の上に形成された、前記補助容量の補助容量対向電極と、を備え、前記TFT基板の基板面に垂直な方向から見た場合、前記酸化物半導体層が、前記補助容量電極の縁に交わることなく、前記補助容量電極の前記縁の内側に形成されている。ある実施形態では、前記TFT基板は、前記薄膜トランジスタのゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に配置された、前記薄膜トランジスタの酸化物半導体層と、前記薄膜トランジスタの前記酸化物半導体層の上に形成された、前記薄膜トランジスタのソース電極及びドレイン電極と、を備え、前記TFT基板の基板面に垂直な方向から見た場合、前記ソース電極または前記ドレイン電極が、前記ゲート電極の縁と前記薄膜トランジスタの前記酸化物半導体層の縁とが交差する複数の部位のうちの少なくとも1つを覆っている。ある実施形態では、前記TFT基板は、前記薄膜トランジスタのゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に配置された、前記薄膜トランジスタの酸化物半導体層と、前記薄膜トランジスタの前記酸化物半導体層の上に形成された、前記薄膜トランジスタのソース電極及びドレイン電極と、を備え、前記TFT基板の基板面に垂直な方向から見た場合、前記薄膜トランジスタの前記酸化物半導体層が、前記ゲート電極の縁に交わることなく、前記ゲート電極の前記縁の内側に形成されている。ある実施形態では、前記補助容量対向電極がアルミニウムからなる層を含む。本発明による他のTFT基板は、薄膜トランジスタを有する画素を含む表示領域と、前記表示領域外に形成された電気素子を含む周辺領域とを有する表示装置のTFT基板であって、前記電気素子は、ゲート電極と、前記ゲート電極の上に形成された絶縁層と、前記絶縁層の上に配置された前記電気素子の酸化物半導体層と、前記酸化物半導体層の上に形成されたソース電極およびドレイン電極と、を備え、前記TFT基板の基板面に垂直な方向から見た場合、前記ソース電極またはドレイン電極が、前記ゲート電極の縁と前記酸化物半導体層の縁とが交差する複数の部位のうちの少なくとも1つを覆っている。本発明による他のTFT基板は、薄膜トランジスタを有する画素を含む表示領域と、前記表示領域外に形成された電気素子を含む周辺領域とを有する表示装置のTFT基板であって、前記電気素子は、ゲート電極と、前記ゲート電極の上に形成された絶縁層と、前記絶縁層の上に配置された前記電気素子の酸化物半導体層と、前記酸化物半導体層の上に形成されたソース電極およびドレイン電極と、を備え、前記TFT基板の基板面に垂直な方向から見た場合、前記酸化物半導体層が、前記ゲート電極の縁と交わることなく、前記ゲート電極の前記縁の内側に形成されている。ある実施形態では、前記TFT基板は、前記薄膜トランジスタのゲート電極と、前記ゲート電極の上に形成された前記ゲート絶縁層と、前記ゲート絶縁層の上に配置された、前記薄膜トランジスタの酸化物半導体層と、前記薄膜トランジスタの前記酸化物半導体層の上に形成された、前記薄膜トランジスタのソース電極及びドレイン電極と、を備え、前記TFT基板の基板面に垂直な方向から見た場合、前記薄膜トランジスタの前記ソース電極または前記ドレイン電極が、前記薄膜トランジスタの前記ゲート電極の縁と前記薄膜トランジスタの前記酸化物半導体層の縁とが交差する複数の部位のうちの少なくとも1つを覆っている。ある実施形態では、前記TFT基板は、前記薄膜トランジスタのゲート電極と、前記ゲート電極の上に形成された前記ゲート絶縁層と、前記ゲート絶縁層の上に配置された、前記薄膜トランジスタの酸化物半導体層と、前記薄膜トランジスタの前記酸化物半導体層の上に形成された、前記薄膜トランジスタのソース電極及びドレイン電極と、を備え、前記TFT基板の基板面に垂直な方向から見た場合、前記薄膜トランジスタの前記酸化物半導体層が、前記薄膜トランジスタの前記ゲート電極の縁に交わることなく、前記薄膜トランジスタの前記ゲート電極の前記縁の内側に形成されている。ある実施形態では、前記電気素子の前記ソース電極および前記ドレイン電極がアルミニウムからなる層を含む。本発明による半導体装置の製造方法は、薄膜トランジスタを備えた半導体装置の製造方法であって、A基板上に前記薄膜トランジスタのゲート電極を形成する工程と、B前記ゲート電極を覆うように、ゲート絶縁層を形成する工程と、C前記ゲート絶縁層の上に前記薄膜トランジスタの酸化物半導体層を形成する工程と、D前記酸化物半導体層の上に、前記薄膜トランジスタのソース電極およびドレイン電極を形成する工程と、を含み、前記半導体装置の基板面に垂直な方向から見た場合、前記ソース電極または前記ドレイン電極が、前記ゲート電極の縁と前記酸化物半導体層の縁とが交差する複数の部位のうちの少なくとも1つを覆うように形成される。ある実施形態では、前記半導体装置の基板面に垂直な方向から見た場合、前記ソース電極および前記ドレイン電極が、前記ゲート電極の縁と前記酸化物半導体層とが交差する前記複数の部位の全てを覆うように形成される。本発明による他の半導体装置の製造方法は、薄膜トランジスタを備えた半導体装置の製造方法であって、A基板上に前記薄膜トランジスタのゲート電極を形成する工程と、B前記ゲート電極を覆うように、ゲート絶縁層を形成する工程と、C前記ゲート絶縁層の上に前記薄膜トランジスタの酸化物半導体層を形成する工程と、D前記酸化物半導体層の上に、前記薄膜トランジスタのソース電極およびドレイン電極を形成する工程と、を含み、前記半導体装置の基板面に垂直な方向から見た場合、前記酸化物半導体層が、前記ゲート電極の縁に交わることなく、前記ゲート電極の前記縁の内側に形成される。ある実施形態では、前記工程Dが、前記ソース電極および前記ドレイン電極に含まれるアルミニウム層を形成する工程と、前記アルミニウム層をウェットエッチングによりパターニングする工程と、を含む。ある実施形態では、前記アルミニウム層をウェットエッチングによりパターニングする工程において、エッチャントとして、酢酸、リン酸、および硝酸の混合液が用いられる。本発明によるTFT基板の製造方法は、画素に対応して配置された薄膜トランジスタおよび補助容量を備えた表示装置のTFT基板の製造方法であって、A基板の上に前記補助容量の補助容量電極を形成する工程と、B前記補助容量電極の上に絶縁層を形成する工程と、C前記絶縁層の上に酸化物半導体層を形成する工程と、D前記酸化物半導体層の上に、前記補助容量の補助容量対向電極を形成する工程と、を含み、前記TFT基板の基板面に垂直な方向から見た場合、前記補助容量対向電極が、前記補助容量電極の縁と前記酸化物半導体層とが交差する複数の部位の少なくとも1つを覆うように形成される。本発明による他のTFT基板の製造方法は、画素に対応して配置された薄膜トランジスタおよび補助容量を備えた表示装置のTFT基板の製造方法であって、A基板の上に前記補助容量の補助容量電極を形成する工程と、B前記補助容量電極の上に絶縁層を形成する工程と、C前記絶縁層の上に酸化物半導体層を形成する工程と、D前記酸化物半導体層の上に、前記補助容量の補助容量対向電極を形成する工程と、を含み、前記TFT基板の基板面に垂直な方向から見た場合、前記酸化物半導体層が、前記補助容量電極の縁に交わることなく、前記補助容量電極の前記縁の内側に形成される。ある実施形態では、前記工程Aにおいて、前記薄膜トランジスタのゲート電極が形成され、前記工程Cにおいて、前記ゲート電極の上に、前記薄膜トランジスタの酸化物半導体層が形成され、前記工程Dにおいて、前記薄膜トランジスタの前記酸化物半導体層の上に、前記薄膜トランジスタのソース電極及びドレイン電極が形成され、前記TFT基板の基板面に垂直な方向から見た場合、前記ソース電極または前記ドレイン電極が、前記ゲート電極の縁と前記薄膜トランジスタの前記酸化物半導体層の縁とが交差する複数の部位のうちの少なくとも1つを覆っている。ある実施形態では、前記工程Aにおいて、前記薄膜トランジスタのゲート電極が形成され、前記工程Cにおいて、前記ゲート電極の上に、前記薄膜トランジスタの酸化物半導体層が形成され、前記工程Dにおいて、前記薄膜トランジスタの前記酸化物半導体層の上に、前記薄膜トランジスタのソース電極及びドレイン電極が形成され、前記TFT基板の基板面に垂直な方向から見た場合、前記薄膜トランジスタの前記酸化物半導体層が、前記ゲート電極の縁に交わることなく、前記ゲート電極の前記縁の内側に形成される。ある実施形態では、前記工程Dが、前記ソース電極および前記ドレイン電極に含まれるアルミニウム層を形成する工程と、前記アルミニウム層をウェットエッチングによりパターニングする工程と、を含む。本発明による他のTFT基板の製造方法は、薄膜トランジスタを有する画素を含む表示領域と、前記表示領域外に形成された電気素子を含む周辺領域とを有する表示装置のTFT基板の製造方法であって、A前記電気素子のゲート電極を形成する工程と、B前記ゲート電極の上に絶縁層を形成する工程と、C前記絶縁層の上に前記電気素子の酸化物半導体層を形成する工程と、D前記酸化物半導体層の上にソース電極およびドレイン電極を形成する工程と、を含み、前記TFT基板の基板面に垂直な方向から見た場合、前記ソース電極または前記ドレイン電極が、前記ゲート電極の縁と前記酸化物半導体層の縁とが交差する複数の部位のうちの少なくとも1つを覆っている。本発明による他のTFT基板の製造方法は、薄膜トランジスタを有する画素を含む表示領域と、前記表示領域外に形成された電気素子を含む周辺領域とを有する表示装置のTFT基板の製造方法であって、A前記電気素子のゲート電極を形成する工程と、B前記ゲート電極の上に絶縁層を形成する工程と、C前記絶縁層の上に前記電気素子の酸化物半導体層を形成する工程と、D前記酸化物半導体層の上にソース電極およびドレイン電極を形成する工程と、を含み、前記TFT基板の基板面に垂直な方向から見た場合、前記酸化物半導体層が、前記ゲート電極の縁と交わることなく、前記ゲート電極の前記縁の内側に形成されている。ある実施形態では、前記工程Aにおいて、前記薄膜トランジスタのゲート電極が形成され、前記工程Bにおいて、前記薄膜トランジスタの前記ゲート電極の上にゲート絶縁層が形成され、前記工程Cにおいて、前記ゲート絶縁層の上に、前記薄膜トランジスタの酸化物半導体層が形成され、前記工程Dにおいて、前記薄膜トランジスタの前記酸化物半導体層の上に、前記薄膜トランジスタのソース電極及びドレイン電極が形成され、前記TFT基板の基板面に垂直な方向から見た場合、前記薄膜トランジスタの前記ソース電極または前記ドレイン電極が、前記薄膜トランジスタの前記ゲート電極の縁と前記薄膜トランジスタの前記酸化物半導体層の縁とが交差する複数の部位のうちの少なくとも1つを覆っている。ある実施形態では、前記工程Aにおいて、前記薄膜トランジスタのゲート電極が形成され、前記工程Bにおいて、前記ゲート電極の上にゲート絶縁層が形成され、前記工程Cにおいて、前記ゲート絶縁層の上に、前記薄膜トランジスタの酸化物半導体層が形成され、前記工程Dにおいて、前記薄膜トランジスタの前記酸化物半導体層の上に、前記薄膜トランジスタのソース電極及びドレイン電極が形成され、前記TFT基板の基板面に垂直な方向から見た場合、前記薄膜トランジスタの前記酸化物半導体層が、前記薄膜トランジスタの前記ゲート電極の縁に交わることなく、前記薄膜トランジスタの前記ゲート電極の前記縁の内側に形成される。ある実施形態では、前記工程Dが、前記電気素子の前記ソース電極および前記ドレイン電極に含まれるアルミニウム層を形成する工程と、前記アルミニウム層をウェットエッチングによりパターニングする工程と、を含む。本発明によれば、酸化物半導体TFTまたは酸化物半導体を有する電気素子の製造時に発生する酸化物半導体層へのダメージを低減して、TFT特性の優れた半導体装置を製造効率よく製造することが可能となる。また本発明によれば、そのようなTFT等を備えた表示装置を、高性能かつ製造効率よく製造することが可能となる。また、本発明によれば、TFT等の電気素子のゲート電極、および補助容量電極の端部上方における層の段差部分にエッチング液の残渣が残り難く、段差部分からエッチング液が染み込んで酸化物半導体層を侵食することが防止される。よって、性能にばらつきの少ない高品質なTFT基板および表示装置を提供することができる。また、本発明によれば、アモルファスシリコンTFTと基本的に同様の製造工程によって酸化物半導体TFTを形成することが可能であるので、酸化物半導体TFT、および酸化物半導体TFTを備えた半導体装置、表示装置等を低コストで製造することができる。以下、図面を参照しながら、本発明の実施形態による半導体装置、表示装置、ならびに半導体装置および表示装置の製造方法を説明する。ただし、本発明の範囲は以下の実施形態に限られるものではない。本発明の半導体装置は、酸化物半導体TFTが形成されたTFT基板であり、各種表示装置や電子機器などのTFT基板を広く含むものとする。ただし、本実施形態の説明においては、半導体装置を、酸化物半導体TFTをスイッチング素子として備えた表示装置のTFT基板として説明する。実施形態1図1は、本発明の実施形態による液晶表示装置1000の構成を模式的に示す斜視図である。図1に示すように、液晶表示装置1000は、液晶層を挟んで互いに対向するTFT基板半導体装置100および対向基板200と、TFT基板100および対向基板200のそれぞれの外側に配置された偏光板210および220と、表示用の光をTFT基板100に向けて出射するバックライトユニット230とを備えている。TFT基板100には、複数の走査線ゲートバスラインを駆動する走査線駆動回路240、および複数の信号線データバスラインを駆動する信号線駆動回路250が配置されている。走査線駆動回路240及び信号線駆動回路250は、TFT基板100の内部または外部に配置された制御回路260に接続されている。制御回路260による制御に応じて、走査線駆動回路240からTFTのオン-オフを切り替える走査信号が複数の走査線に供給され、信号線駆動回路250から表示信号画素電極への印加電圧が、複数の信号線に供給される。対向基板200は、カラーフィルタ及び共通電極を備えている。カラーフィルタは、3原色表示の場合、それぞれが画素に対応して配置されたR赤フィルタ、G緑フィルタ、及びB青フィルタを含む。共通電極は、液晶層を挟んで複数の画素電極に対向するように形成されている。共通電極と各画素電極との間に与えられる電位差に応じて両電極の間の液晶分子が画素毎に配向し、表示がなされる。図2は、TFT基板100の構成を模式的に示す平面図であり、図3は、TFT基板100の表示領域DAの構成を模式的に示す平面図、図4は、TFT基板100の画素50の構成を模式的に表した平面図である。図2に示すように、TFT基板100は、表示部DAと表示部DAの外側に位置する周辺部FAを有する。周辺部FAには、走査線駆動回路240、信号線駆動回路250、電圧供給回路等の電気素子25がCOGChiponGlass方式で配置されている。また周辺部FAには、TFT、ダイオード等の電気素子が、表示部DAのTFTと同じ製造工程にて形成されている。また、周辺部FAの外端部付近にはFPCFlexiblePrintedCircuits等の外部素子を取り付けるための端子部30が配置されている。表示部DAには、図3および図4に示すように、複数の画素50がマトリックス状に配置されており、複数の走査線160と複数の信号線152とが互いに直交するように配置されている。走査線160の一部はTFT10のゲート電極を構成する。複数の走査線160と複数の信号線152との交点それぞれの付近には、能動素子である薄膜トランジスタTFT10が画素50毎に形成されている。各画素50には、TFT10のドレイン電極18に電気的に接続された、例えばITOIndiumTinOxideからなる画素電極109が配置されている。また、隣り合う2つの走査線160の間には補助容量線Csラインとも呼ぶ162が走査線160と平行に延びている。各画素10内には補助容量Cs60が形成されており、補助容量線162の一部が補助容量60の補助容量電極下部電極52となっている。この補助容量電極52と、補助容量対向電極上部電極58と、両電極の間に配置された酸化物半導体層55により補助容量60が構成される。補助容量対向電極58は、TFT10のドレイン電極18に電気的に接続されている。ゲート電極、走査線160、補助容量線162、および補助容量電極52は、同一の材料によって、同一の工程で形成される。ソース電極17、ドレイン電極18、信号線152、補助容量対向電極58は、同一の材料によって、同一の工程で形成される。TFT10の酸化物半導体層15、および補助容量60の酸化物半導体層55は同一の材料によって、同一の工程で形成される。図示してはいないが、表示領域DAと周辺領域FAとの境界には複数の接続配線が形成されている。各信号線152は、それに対応して形成された接続部を介して接続配線に電気的に接続されている。接続部によって、上層配線である信号線152が下層配線である接続配線に接続される。また、TFT10のドレイン電極18は補助容量の上部電極である補助容量対向電極58に接続されており、補助容量対向電極58は層間絶縁層に形成されたコンタクトホールを介して画素電極109に接続されている。また、周辺領域FA側には他の接続部が配置されている。周辺領域FAの接続部において接続配線は周辺領域FAの上層配線に接続され、上層配線は電気素子25に接続される。また、下層配線である走査線160は、接続部によって周辺領域FAの上層配線に接続された後、電気素子25に接続される。電気素子25と端子部30とは複数の配線によって接続されている。図5は、TFT10におけるゲート電極12、酸化物半導体層15、ソース電極17、およびドレイン電極18の配置関係を模式的に表した平面図である。TFT10は、後に図6gに示すように、ガラス基板等の基板11の上に形成されたゲート電極12と、ゲート電極12の上に形成されたゲート絶縁層13単に絶縁層13と呼ぶこともあると、ゲート絶縁層13の上に形成された酸化物半導体層15と、酸化物半導体層15の上にチャネル部を挟んで対向するように配置されたソース電極17及びドレイン電極18と、ソース電極17及びドレイン電極18の上に形成された保護層パッシベーション層19とを備えている。ソース電極17は、例えばチタンTiからなる下層ソース電極17Aの上に、アルミニウムAlからなる上層ソース電極17Bが形成された2層構造を有する図6f参照。ドレイン電極18も、同様にチタンからなる下層ドレイン電極18Aの上に、アルミニウムからなる上層ドレイン電極18Bが形成された2層構造を有する。ゲート電極12は、チタン/アルミニウム/チタンの3層からなる。ゲート電極12をチタン層と、その上に形成されたアルミニウム層からなる2層構成としてもよい。図5に示すように、酸化物半導体層15は、ゲート電極12の一部を覆うように、その長手方向がゲート電極12の延びる方向に直交するように配置されている。TFT基板100の基板面に垂直な方向から見た場合、ソース電極17およびドレイン電極18は、ゲート電極12の縁と酸化物半導体層15の縁とが交差する4つの部位図中のISの中心付近を覆っている。なお、ソース電極17またはドレイン電極18が、ゲート電極12の縁と酸化物半導体層15の縁とが交差する4つの部位のうちの少なくとも1つを覆うTFT10の構成もあり得る。次に、図6を参照しながらTFT基板100の製造方法を説明する。図6a~gは、TFT基板100の製造工程を示す模式的な断面図である。なお、ここでは、TFT100におけるTFT10の部分の断面を用いて製造工程を示している。工程a:まず、基板11の上にスパッタ法などにより、例えば、Ti層、Al層、Ti層をこの順に積層する。次に、積層した3層を公知のフォトリソグラフィ法およびウェットエッチング法を用いてパターニングして第1マスク工程、図6aに示すゲート電極12を得る。このとき、図示しない走査線160および補助容量線162も同時に形成される。その後、残ったレジストの剥離および基板の洗浄が行われる。工程b:次に、図6bに示すように、基板11の上に、ゲート電極12を覆うようにゲート絶縁層13を形成する。ゲート絶縁層13は、シランSiH4と亜酸化窒素N2Oの混合ガス、またはテトラエトキシシランTEOSを用いたCVD法によって厚さ250nm程度に積層された酸化シリコンSiO2層である。ゲート絶縁層13を窒化シリコンSiNx層と、その上に積層した酸化シリコンSiO2層の2層構成としてもよい。工程c:次に、ゲート絶縁層13の上に酸化物半導体を積層する。酸化物半導体は、スパッタ法を用いて、例えばIn-Ga-Zn-O系半導体IGZOを厚さ10~100nm積層して形成される。その後、積層した酸化物半導体を、フォトリソグラフィ法、およびシュウ酸等を用いたウェットエッチング法でパターニングして第2マスク工程、図6cに示すように、TFT10のチャネル層となる酸化物半導体層15を得る。その後、残ったレジストの剥離および基板の洗浄が行われる。酸化物半導体には、IGZOの代わりに他の種類の酸化物半導体膜を用いてもよい。工程d:次に、図6dに示すように、ゲート絶縁層13の上に、酸化物半導体層15を覆うように、スパッタ法により、Ti層8AおよびAl層8Bをこの順番に積層する。Ti層8Aの厚さは例えば30nmであり、Al層8Bの厚さは例えば200nmである。工程e:次に、フォトリソグラフィ法およびウェットエッチング法によって、Al層8Bをパターニングして、図6eに示すように、酸化物半導体層15の上のAl層8Bの一部を除去する第3マスク工程。エッチャントには酢酸とリン酸と硝酸の混合液が用いられる。ここで、Ti層8Aがエッチストッパーの役割を果たすので、エッチングにより酸化物半導体層15が除去されることはない。また、このとき、基板面に垂直に見た場合、Al層8Bの端部が、ゲート電極12の縁と酸化物半導体層15の縁とが交差する4つの部位の外側に位置する。つまりAl層8Bがこれら4つの部位を覆うように形成される。よって、たとえこれら4つの部分の上方に形成される層の段差付近において、エッチング液がAl層8Bの端部からTi層8Aに浸透したとしても、侵入位置が酸化物半導体層15から遠いため、酸化物半導体層15を侵食することが防止される。工程f:次に、ドライエッチング法によって、Ti層8Aの露出部分、および酸化物半導体層15の露出部分の上部を除去して、図6fに示すように、2層構成のソース電極17およびドレイン電極18、並びにチャネル層を有する酸化物半導体層15が完成する。エッチングガスには、四フッ化メタンCF4と酸素O2の混合ガス、塩素Cl2等が用いられる。この工程において、TFT基板100の基板面に垂直な方向から見た場合、ソース電極17およびドレイン電極18は、ゲート電極12の縁と酸化物半導体層15の縁とが交差する4つの部位の全てを覆うように形成される。ソース電極17およびドレイン電極18を、ゲート電極12の縁と酸化物半導体層15の縁とが交差する4つの部位の少なくとも1つを覆うように形成してもよい。それによっても、本発明による効果の少なくとも一部を得ることができる。工程g:次に、図6gに示すように、基板11の上に保護層パッシベーション層19を形成して、TFT10が完成する。保護層19は、シランと亜酸化窒素の混合ガス、またはテトラエトキシシランを用いたCVD法によって厚さ250nm程度に積層された酸化シリコン層である。その後、図示を省略するが、保護層19の上に層間絶縁層が形成され、層間絶縁層の上にITO等の透明電極部材により画素電極109が形成される。画素電極109とドレイン電極18は、層間絶縁層および保護層19に形成されたコンタクトホールを介して電気的に接続されている。本実施形態によれば、TFTのゲート電極12の端部上方における層の段差部分がソース電極17およびドレイン電極18に覆われるため、ソース電極17およびドレイン電極18のエッチングに用いられるエッチング液の残渣が段差部分に残り難く、段差部分からエッチング液が染み込んで酸化物半導体層15を侵食することが防止される。よって、性能にばらつきの少ない高品質な酸化物半導体TFTを提供することができる。また、TFTのゲート電極12の端部上方における層の段差部分の位置、および酸化物半導体層15の端部位置がソース電極17およびドレイン電極18の端部から遠いため、エッチング液が酸化物半導体層15に浸透し難く、酸化物半導体層15を侵食することが防止される。よって、性能にばらつきの少ない高品質な酸化物半導体TFTを提供することができる。また、アモルファスシリコンTFTと基本的に同様の製造工程によって酸化物半導体TFTを形成することが可能であるので、酸化物半導体TFTを低コストで製造することができる。次に、本発明による他の実施形態実施形態2~7を説明する。実施形態2図7は、実施形態2によるTFT基板のTFT10の構成を模式的に示す断面図である。以下に説明する以外のTFT基板の構成は、基本的に実施形態1のTFT基板100と同じである。同じ機能を有する構成要素には同じ参照番号を付け、その詳細な説明を省略する。実施形態2のTFT10は、ゲート電極12と、ゲート電極12の上に形成されたゲート絶縁層13図7においては図示を省略していると、ゲート絶縁層13の上に配置された酸化物半導体層15と、酸化物半導体層15の上に形成されたソース電極17及びドレイン電極18とを備えている。TFT基板100の基板面に垂直な方向から見た場合、酸化物半導体層15は、ゲート電極12の縁に交わることなく、ゲート電極12の縁の内側に形成されている。つまり、酸化物半導体層15は、ゲート電極12からはみ出すことなく、その全てがゲート電極12の上に形成されている。実施形態2のTFT基板を製造する場合、実施形態1で説明した工程cにおいて、酸化物半導体層15は、TFT基板の基板面に垂直な方向から見た場合、ゲート電極12の縁に交わることなく、ゲート電極12の縁の内側に形成される。本実施形態のTFT基板によれば、基板面に垂直に見た場合、酸化物半導体層15がゲート電極12からはみ出すことなく形成されるため、ゲート電極12の縁の上部のゲート絶縁層13の段差の上に酸化物半導体層15が形成されることがない。よって、ソース電極17およびドレイン電極18の形成時において、ウェットエッチングのエッチング液が染み込んで酸化物半導体層15を侵食することがない。本実施形態によれば、酸化物半導体層15は、ゲート絶縁層13の平坦部上に形成され、ゲート絶縁層13の縁の上部の段差部分の上に形成されることがない。よって、ソース電極17およびドレイン電極18の形成時において、ウェットエッチング時におけるエッチング液の染み込みが防止され、酸化物半導体層15が侵食、除去されることがない。したがって、実施形態1のTFTと同様、所望の特性を有するTFT10を備えた信頼性の高いTFT基板を提供することが可能となる。また、TFT10のゲート電極12の端部上方における層の段差部分の位置、および酸化物半導体層15の端部位置がソース電極17およびドレイン電極18の端部から遠いため、エッチング液が酸化物半導体層15に浸透し難く、酸化物半導体層15を侵食することが防止される。よって、性能にばらつきの少ない高品質な酸化物半導体TFTを提供することができる。また、アモルファスシリコンTFTと基本的に同様の製造工程によって酸化物半導体TFTを形成することが可能であるので、酸化物半導体TFTを低コストで製造することができる。実施形態3図8は、実施形態3によるTFT基板の画素50の構成を模式的に示す断面図である。以下に説明する以外のTFT基板の構成は、基本的に実施形態1のTFT基板100と同じである。同じ機能を有する構成要素には同じ参照番号を付け、その詳細な説明を省略する。実施形態3のTFT基板は、実施形態1で説明した構成のTFT10を備えている。実施形態3のTFT基板に実施形態2の構成のTFT10を適用してもよい。実施形態3のTFT基板の補助容量60は、補助容量電極52と、補助容量電極52の上に形成された酸化物半導体層55と、酸化物半導体層55の上に形成された補助容量対向電極58とを備えている。TFT基板の基板面に垂直な方向から見た場合、補助容量対向電極58は、補助容量電極52の縁と酸化物半導体層55の縁とが交差する複数の部位の全てを覆っている。補助容量対向電極58は、補助容量電極52の縁と酸化物半導体層55の縁とが交差する複数の部位の一部を覆っていてもよい。実施形態3のTFT基板を製造する場合、実施形態1で説明した工程aにおいて、基板11の上に、TFT10のゲート電極12と同じ材料によって、ゲート電極12と同時に、補助容量電極52が形成される。次に、工程bにおいて、ゲート絶縁層13と同じ材料によって、ゲート絶縁層13と同時に補助容量60の絶縁層が形成される。その後、工程cにおいて、補助容量60の酸化物半導体層55が、TFT10の酸化物半導体層15と同時に、同じ材料によって形成される。このとき、基板面に垂直な方向から見た場合、酸化物半導体層55は、補助容量電極52からはみ出すように形成される。次に、工程d~fにおいて、酸化物半導体層55の上に補助容量対向電極58が、TFT10のソース電極17およびドレイン電極18と同時に、同じ方法、同じ材料によって形成される。このとき、補助容量対向電極58は、補助容量電極52の縁と酸化物半導体層55の縁とが交差する複数の部位を覆うように形成される。本実施形態によれば、補助容量電極52の端部上方における層の段差部分が補助容量対向電極58に覆われるため、補助容量対向電極58のエッチングに用いられるエッチング液の残渣が段差部分に残り難く、段差部分からエッチング液が染み込んで酸化物半導体層55を侵食することが防止される。よって、性能にばらつきの少ない高品質な補助容量を提供することができる。また、補助容量電極52の端部上方における層の段差部分の位置、および酸化物半導体層55の端部位置が補助容量対向電極58の端部から遠いため、エッチング液が酸化物半導体層55に浸透し難く、酸化物半導体層55を侵食することが防止される。よって、性能にばらつきの少ない高品質な酸化物半導体TFTを提供することができる。実施形態4図9は、実施形態4によるTFT基板の画素50の構成を模式的に示す断面図である。以下に説明する以外のTFT基板の構成は、基本的に実施形態1のTFT基板100と同じである。同じ機能を有する構成要素には同じ参照番号を付け、その詳細な説明を省略する。実施形態4のTFT基板は、実施形態1で説明した構成のTFT10を備えている。実施形態4のTFT基板に実施形態2の構成のTFT10を適用してもよい。実施形態4のTFT基板の補助容量60は、補助容量電極52と、補助容量電極52の上に形成された酸化物半導体層55と、酸化物半導体層55の上に形成された補助容量対向電極58とを備えている。TFT基板の基板面に垂直な方向から見た場合、酸化物半導体層55は、補助容量電極52の縁に交わることなく、補助容量電極52の縁の内側に形成されている。つまり、酸化物半導体層55は、補助容量電極52からはみ出すことなく、その全てが補助容量電極52の上に形成されている。補助容量対向電極58は、酸化物半導体層55の全てを覆うように形成されている。実施形態4のTFT基板を製造する場合、実施形態1で説明した工程aにおいて、基板11の上に、TFT10のゲート電極12と同じ材料によって、ゲート電極12と同時に、補助容量電極52が形成される。次に、工程bにおいて、ゲート絶縁層13と同じ材料によって、ゲート絶縁層13と同時に補助容量60の絶縁層が形成される。その後、工程cにおいて、補助容量60の酸化物半導体層55が、TFT10の酸化物半導体層15と同時に、同じ材料によって形成される。このとき、基板面に垂直な方向から見た場合、酸化物半導体層55は、補助容量電極52の内側に形成される。次に、工程d~fにおいて、酸化物半導体層55を覆うように補助容量対向電極58が、TFT10のソース電極17およびドレイン電極18と同時に、同じ方法、同じ材料によって形成される。本実施形態のTFT基板によれば、酸化物半導体層55は、補助容量電極52の上の絶縁層の平坦部に形成され、補助容量電極52の縁の上部の絶縁層の段差の上に形成されることがない。よって、補助容量対向電極58の形成時において、ウェットエッチング時におけるエッチング液の染み込みが防止され、酸化物半導体層55が侵食、除去されることがない。したがって、所望の容量を確実に確保することができる補助容量60を備えた信頼性の高いTFT基板を提供することが可能となる。また、補助容量電極52の端部上方における層の段差部分の位置、および酸化物半導体層55の端部位置が補助容量対向電極58の端部から遠いため、エッチング液が酸化物半導体層55に浸透し難く、酸化物半導体層55を侵食することが防止される。よって、性能にばらつきの少ない高品質な酸化物半導体TFTを提供することができる。実施形態5図10は、実施形態5によるTFT基板の周辺回路90を表した図であり、aは周辺回路90の回路図、bは周辺回路の構成を模式的に表した平面図である。周辺回路90は、図2に示した周辺領域FAに形成されたTFT、ダイオード等を備えた素子である。本実施形態では、周辺回路90をダイオードを備えた保護回路として説明する。以下に説明する以外のTFT基板の構成は、基本的に実施形態1のTFT基板100と同じであるので、以下、異なる部分を中心に説明する。実施形態5のTFT基板は、図2および図3を参照して説明したTFT基板100に加えて、周辺回路90以下、保護回路90とも呼ぶを備えている。保護回路90は、信号線152と走査線160またはこれら配線の延長線が交差する領域付近に形成された2つのダイオード70Aおよび70Bを有する。ダイオード70Aおよび70Bの代わりに、トランジスタを備えた電気素子も周辺回路90に含まれるものとする。ダイオード70Aおよび70Bは、それぞれ、ゲート電極12と、ゲート電極12の上に形成されたゲート絶縁層13図10においては図示を省略していると、ゲート絶縁層13の上に配置された酸化物半導体層15と、酸化物半導体層15の上に形成されたソース電極17及びドレイン電極18とを備えている。ダイオード70Aのゲート電極ゲート端子12とドレイン電極ドレイン端子18は走査線160に接続され、ソース電極ソース端子17は信号線152に接続されている。ダイオード70Bのゲート電極ゲート端子12とドレイン電極ドレイン端子18は信号線152に接続され、ソース電極ソース端子17は走査線160に接続されている。このように、ダイオード70Aおよび70Bは、走査線160と信号線152との間で、整流方向が互いに逆向きとなるように形成されている。なお、ダイオード70Aのドレイン電極18およびダイオード70Bのソース電極17と走査線160とは絶縁層に形成されたコンタクトホールCHを介して接続されており、ダイオード70Bのゲート電極12と信号線152とは絶縁層に形成された他のコンタクトホールCHを介して接続されている。保護回路90においては、信号線152の電位に対して、走査線160が静電気等により正又は負に帯電した場合、その電荷を打ち消す方向に電流が流れる。例えば、走査線160が正に帯電した場合は、その正電荷を信号線152に逃がすように電流が流れる。これにより、帯電した走査線160に接続されているTFT10の静電破壊又はしきい値電圧のシフトを防止することができる。また、走査線160と絶縁層を介して交差する他の配線との間における絶縁破壊も防止することができる。実施形態1のTFT10と同様、TFT基板100の基板面に垂直な方向から見た場合、ダイオード70Aおよび70Bそれぞれのソース電極17およびドレイン電極18は、ゲート電極12の縁と酸化物半導体層15の縁とが交差する複数の部位を覆っている。実施形態5のTFT基板を製造する場合、実施形態1で説明した工程aにおいて、基板11の上に、TFT10のゲート電極12と同じ材料によって、ダイオード70Aおよび70Bのゲート電極12が形成される。次に、工程bにおいて、ゲート絶縁層13と同じ材料によって、ダイオード70Aおよび70Bの絶縁層が形成される。その後、工程cにおいて、ダイオード70Aおよび70Bの酸化物半導体層15が、TFT10の酸化物半導体層15と同時に、同じ材料によって形成される。次に、工程d~fにおいて、酸化物半導体層15の上にソース電極17およびドレイン電極18が、TFT10のソース電極17およびドレイン電極18と同時に、同じ方法、同じ材料によって形成される。このとき、ソース電極17およびドレイン電極18は、ゲート電極12の縁と酸化物半導体層15の縁とが交差する複数の部位を覆うように形成される。本実施形態によれば、周辺回路90のゲート電極12の端部上方における層の段差部分がソース電極17およびドレイン電極18に覆われるため、ソース電極17およびドレイン電極18のエッチングに用いられるエッチング液の残渣が段差部分に残り難く、段差部分からエッチング液が染み込んで酸化物半導体層15を侵食することが防止される。よって、性能にばらつきの少ない高品質な周辺回路90を提供することができる。また、周辺回路90のゲート電極12の端部上方における層の段差部分の位置、および酸化物半導体層15の端部位置がソース電極17およびドレイン電極18の端部から遠いため、エッチング液が酸化物半導体層15に浸透し難く、酸化物半導体層15を侵食することが防止される。よって、性能にばらつきの少ない高品質な周辺回路90を提供することができる。また、アモルファスシリコンTFTと基本的に同様の製造工程によって周辺回路90の電気素子を形成することが可能であるので、TFT基板を低コストで製造することができる。実施形態6実施形態6のTFT基板は、実施形態5と同様、周辺領域に形成された周辺回路90を備えている。本実施形態のTFT基板は、実施形態5のTFT基板とはダイオード70Aおよび70Bの構成が異なるのみであり、他の部分の構成は実施形態5と同じである。以下、簡略化のため、図示を省略し、実施形態5と異なる部分を中心に説明する。図7に示した実施形態2のTFT10と同様、TFT基板の基板面に垂直な方向から見た場合、ダイオード70Aおよび70Bそれぞれの酸化物半導体層15は、ゲート電極12の上に、ゲート電極12の縁と交わることなく、ゲート電極12の縁の内側に形成されている。実施形態6のTFT基板を製造する場合、実施形態1で説明した工程cにおいて、ダイオード70Aおよび70Bの酸化物半導体層15が、TFT10の酸化物半導体層15と同時に、同じ材料によって形成される。このとき、TFT基板の基板面に垂直な方向から見た場合、酸化物半導体層15は、ゲート電極12の縁の内側に形成されている。本実施形態のTFT基板によれば、周辺回路90の酸化物半導体層15は絶縁層の平坦面の上に形成され、ゲート電極12の縁の上部の絶縁層の段差の上に形成されることがない。よって、ソース電極17およびドレイン電極18の形成時において、ウェットエッチングのエッチング液が染み込んで酸化物半導体層15を侵食することがない。したがって、所望の特性を確実に確保することができる周辺回路90を備えた信頼性の高いTFT基板を提供することが可能となる。また、周辺回路90のゲート電極12の端部上方における層の段差部分の位置、および酸化物半導体層15の端部位置がソース電極17およびドレイン電極18の端部から遠いため、エッチング液が酸化物半導体層15に浸透し難く、酸化物半導体層15を侵食することが防止される。よって、性能にばらつきの少ない高品質な周辺回路90を提供することができる。また、アモルファスシリコンTFTと基本的に同様の製造工程によって周辺回路90の電気素子を形成することが可能であるので、TFT基板を低コストで製造することができる。実施形態7次に、本発明の実施形態7による有機EL表示装置1002を説明する。図11は、有機EL表示装置1002単に表示装置1002とも呼ぶの構成を模式的に示す断面図である。図11に示すように、表示装置1002は、TFT基板140と、TFT基板140の上に設けられたホール輸送層144と、ホール輸送層144の上に設けられた発光層146と、発光層146の上に設けられた対向電極148を備えている。ホール輸送層144と発光層146は有機EL層を構成する。有機EL層は絶縁性突起147によって区分されており、区分された有機EL層が1つの画素の有機EL層となる。TFT基板140は、実施形態1から6の半導体装置またはTFT基板100と基本的に同じ構成を有し得る。TFT基板140は基板101の上に形成されたTFT10を有している。TFT基板140は、実施形態1から6にて説明した補助容量60、周辺回路90、電気素子25、端子部30を備えていてもよい。図11に示すTFT基板140の一例においては、TFT10は基板101の上に形成されたゲート電極102、ゲート絶縁層103、酸化物半導体層104、ソース電極106、およびドレイン電極105を備えている。さらに、TFT基板140は、TFT10を覆って積層された層間絶縁層74および層間絶縁層74の上に形成された画素電極109を有している。画素電極109は、層間絶縁層74に形成されたコンタクトホール内でドレイン電極105に接続されている。TFT基板140の平面構成は、図2及び図3に示したものと基本的に同じであり、TFT10の構成は、上述した実施形態のものと基本的に同じであるので、その説明を省略する。なお、TFT基板140として、補助容量60を有しない形態を用いてもよい。画素電極109および対向電極148によって有機EL層に電圧が印加されると、ホール輸送層144を介して画素電極109から発生したホールが発光層146に送られる。また同時に、発光層146には対向電極148から発生した電子が移動し、そのようなホールと電子が再結合されることにより発光層146内で発光が起こる。発光層146での発光を、アクティブマトリクス基板であるTFT基板140を用いて画素毎に制御することにより、所望の表示がなされる。ホール輸送層144、発光層146、および対向電極148の材料、ならびにこれらの層構造には、公知の材料および構造を用いてよい。ホール輸送層144と発光層146との間に、ホール注入効率を上げるために、ホール注入層を設けることもあり得る。光の出射効率を上げるとともに、有機EL層への高い電子注入効率を達成するため、対向電極148には、透過率が高く、且つ仕事関数の小さな材料を用いることが好ましい。本実施形態の有機EL表示装置1002は、そのTFT基板に実施形態1~6で説明したTFT10、補助容量60、および周辺回路90を用いているため、実施形態1~6で説明したものと同様の効果を得ることができる。本実施形態によれば、高性能な表示を行うことができる有機EL表示装置1002を製造効率よく提供することが可能となる。