"複数の画素セルと、透明対向電極の表示ユニットと、光源とを含む表示コントローラを含む表示システムであって、前記表示コントローラは、プロセッサユニット、記憶デバイス、電圧源を含み、前記表示コントローラは、電圧源により論理及び制御電圧と、データと、を表示ユニットへ送り、透明対向電極へ与える少なくとも1つの電圧を含み、前記表示ユニットは、複数の画素セル及び周辺回路と、透明導電対向電極と、透明導電対向電極及び画素セルアレイ上の液晶アライメント層と、透明対向電極と画素セルアレイとの間の液晶層とを含み、複数の画素セル及び周辺回路は、電圧源からデータと、論理及び駆動電圧とを受け取り、前記電圧及びデータに基づいて表示装置を操作し、前記画素セルは、ストレージ素子と、DCバランス制御スイッチと、画素電圧オーバーライド回路と、少なくとも2つの電圧から1つの電圧を選択するインバータと、インバータの出力を受け取る画素電極/ミラーとを含み、第1のモードにおいて、メモリ素子のデータ状態に基づき、前記画素セルは、DCバランス制御スイッチを介してインバータへ電圧を送り、画素ミラーへ印加する少なくとも2つの電圧のうちから選択し、第2のモードにおいて、インバータの入力に電圧が送られず、画素ミラーに電圧が送られず、第3の作業モードにおいて、画素電圧オーバーライド回路からの電圧がインバータの入力に送られ、画素ミラーへ送る少なくとも2つの電圧のうちの1つを選択することを特徴とする表示システム。ノーマル作業モードにおいて、画素セルは、ストレージ素子により電圧コントローラが提供するデータに反応し、DCバランス制御スイッチの2つの入力へ相補データ電圧を送り、前記DCバランス制御スイッチがノーマル作業モードにおいて、電圧源が発する論理電圧に基づき、2つの相補入力のうちの1つを選択して画素電圧オーバーライド回路の1つの入力端子へ送り、ノーマル作業モードにおいて、前記画素電圧オーバーライド回路により入力端子に送られた電圧が出力端子に送られ、前記インバータが画素電圧オーバーライド回路から電圧を受け取り、少なくとも2つの画素駆動電圧のうちの1つを選択し、選択した電圧を画素ミラーへ送ることを特徴とする請求項1に記載の表示システム。隔離作業モードにおいて、電圧源が発した論理電圧に基づき、画素セルは、DCバランス制御スイッチによりストレージ素子から画素電圧オーバーライドユニットの入力へ電圧を送らず、画素電圧オーバーライド回路は、画素ミラーへ電圧を送らないことを特徴とする請求項1に記載の表示システム。オーバーライド作業モードにおいて、電圧源が発した論理電圧に基づき、画素セルは、DCバランス制御スイッチによりストレージ素子から画素電圧オーバーライドユニットの入力へ電圧を送らず、オーバーライド作業モードにおいて、画素電圧オーバーライド回路は、電圧源が発した制御電圧に反応し、少なくとも2つの電圧のうちの1つをインバータの入力へ送ることを特徴とする請求項1に記載の表示システム。メモリ素子は6トランジスタSRAMセルであることを特徴とする請求項1に記載の表示システム。DCバランス制御回路は、ブレークビフォアメーク論理に基づいて操作することを特徴とする請求項1に記載の表示システム。DCバランス回路は、電圧範囲をVDD及びVSSにして画素ミラーへ送ることを特徴とする請求項1に記載の表示システム。電圧源は、処理ユニットからの信号に反応し、論理及び制御電圧と、画素電圧とを複数の画素セルへ送り、電圧を透明対向電極駆動へ送って表示ユニットをDCバランス方式で操作することを特徴とする請求項1に記載の表示システム。電圧源は、処理ユニットからの信号に反応し、ノーマルモードで表示装置を操作し、ストレージ素子に位置するデータに基づいて画像を表示することを特徴とする請求項8に記載の表示システム。電圧源は、処理ユニットからの信号に反応し、オーバーライドモードで表示装置を操作し、画素電圧オーバーライド回路へ信号を送り、少なくとも2つの電圧のうちの1つをインバータへ送り、インバータが画素電圧オーバーライド回路からの信号に反応し、少なくとも2つの電圧のうちの1つをアレイの全ての画素ミラーへ送ることを特徴とする請求項8に記載の表示システム。光源は、カラーにより切替える少なくとも2つの異なるカラーの複数の発光ダイオードユニットを含むことを特徴とする請求項1に記載の表示システム。表示コントローラは、所定のスケジュールで発光ダイオードを発光させることを特徴とする請求項11に記載の表示システム。液晶層は、選択した波長のコヒーレント光の約半波長の厚さであり、2つの表面上のアライメント層の配向がコヒーレント光の偏光に対して平行で、且つ、互いに反平行であることを特徴とする請求項1に記載の表示システム。表示システムが表示コントローラと、複数の画素セルを含んだ表示ユニットと、透明対向電極と、光源とを含んで表示システムの変調方法であって、前記表示コントローラは、処理ユニット、記憶デバイス、電圧源を含み、前記表示コントローラは、電圧源により論理及び制御電圧と、データと、を表示ユニットへ送り、透明対向電極へ送る少なくとも1つの電圧を含み、前記表示ユニットは、複数の画素セル及び周辺回路と、透明導電対向電極と、透明導電対向電極及び画素セルのアレイ上の液晶アライメント層と、透明対向電極と画素セルアレイとの間の液晶層とを含み、複数の画素セル及び周辺回路は、電圧源からデータと、論理及び駆動電圧と、を受け取り、前記電圧及びデータに基づいて表示装置を操作し、前記画素セルは、ストレージ素子と、DCバランス制御スイッチと、画素電圧オーバーライド回路と、少なくとも2つの電圧から1つの電圧を選択するインバータと、インバータの出力を受け取る画素電極/ミラーとを含み、第1のモードにおいて、メモリ素子のデータ状態に基づき、前記画素セルは、DCバランス制御スイッチを介して電圧をインバータへ送り、画素ミラーへ印加する少なくとも2つの電圧のうちから1つを選択し、第2のモードにおいて、インバータの入力には電圧が送られず、画素ミラーに電圧が送られず、第3の作業モードにおいて、画素電圧オーバーライド回路からの電圧がインバータの入力に送られ、画素ミラーへ送る少なくとも2つの電圧から選択し、ノーマル作業モードの第1の作業期間において、表示ユニットの各画素のストレージ素子は、電圧源からデータを受け取り、相補データをDCバランススイッチへ送り、前記DCバランススイッチは、電圧源が決定したその論理構成に基づき、2つの相補出力のうちの1つを画素電圧オーバーライド回路へ送り、画素電圧オーバーライド回路は、受け取った電圧をその出力端子へ送り、インバータは、その入力端子の電圧を受け取り、少なくとも2つの電圧のうちの1つを画素ミラー/電極へ送り、前記データ表示は、所定のプログラムにより第1の作業期間持続し、表示コントローラは、所定のスケジュールに基づいて発光ダイオードを操作し、隔離作業モードの第2の作業期間において、各画素のストレージ素子は、電圧源からデータを受け取り、相補データをDCバランススイッチへ送り、前記DCバランススイッチは、ストレージ素子の隔離モードを隔離し、画素電圧オーバーライド回路は、電圧源からの論理に基づいてオフ条件で操作され、インバータ回路の入力へ電圧が送られず、オーバーライド作業モードの第3の作業期間において、DCバランススイッチは、ストレージ素子と画素の他の回路とを隔離させ、画素電圧ストレージスイッチにより電圧をインバータ回路の入力へ送り、インバータ回路により少なくとも2つの電圧のうちの1つを選択して画素ミラーへ送ることを特徴とする表示システムの変調方法。光源は、カラーにより切替える少なくとも2つの異なるカラーの複数の発光ダイオードユニットを含むことを特徴とする請求項14に記載の表示システムの変調方法。表示コントローラは、ノーマル作業状態の変調期間と略同時に所定のスケジュールで発光ダイオードを発光させることを特徴とする請求項15に記載の表示システムの変調方法。表示コントローラは、隔離モード及びオーバーライドモードの変調期間と同時に、発光ダイオードを所定により発光させないことを特徴とする請求項15に記載の表示システムの変調方法。表示システムは、隔離又はオーバーライドモードの事前間隔で操作されるとき、表示コントローラは、後続のノーマルモードの間隔によりストレージ素子へデータをロードすることを特徴とする請求項14に記載の表示システムの変調方法。表示システムは、ノーマル作業モードの作業期間で一定の操作時間で操作され、表示コントローラは、所定方法に基づいて第1列に書込むデータが第1のグレイレベルで開始し、必要な変調セグメントの期間に対応して時間が経過した後、選択した間隔で後続列のデータを書込んで第1列をリセットし、その後、列の書込みが発生し、列の間の間隔は、前の列に書込むデータに必要なビット深度に正比例し、1組の列に書込まれた後、同じ列の間隔モードを繰り返すが、1つの列が前の列の書込み作用からオフセットし、1組の列の書込み作用の全てが表示装置の全ての列へ書込まれるまでこのモードが繰り返されるため、必要なグレイスケールが全ての列に提供されることを特徴とする請求項14に記載の表示システムの変調方法。後続の列書込み作用の間の間隔の大きさは、任意又は経験に基づくことを特徴とする請求項19に記載の表示システムの変調方法。一部の変調間隔は、バイナリで重み付けされたステップに対応し、一部の変調間隔は、バイナリで重み付けされたステップに対応しないことを特徴とする請求項19に記載の表示システムの変調方法。終了ライトポインタを第2のアドレスデータへ用いることにより、ある一定の時間間隔でデータを書込むことを終了し、第2のアドレスデータは、第1の関連しない列のアドレス位相の余剰タイムスロットを占有し、終了ライトポインタのアドレスプロトコルは、終了した列と、終了列の全ての画素へ書込む1つのデータ値とを含むことを特徴とする請求項19に記載の表示システムの変調方法。画素のアレイ全体は、表示装置全体の1つの書込み作用において書込まれ、続いて付加的なステップが同じ方式により表示装置全体に書込まれることを特徴とする請求項14に記載の表示システムの変調方法。画素のアレイ全体が表示装置全体の1つの書き込み作用中で書き込まれ、且つ、アドレスデータが識別する第2列へ終了ライトポインタを用いることにより、ある一定の時間間隔で書込まれるデータを終了し、前記アドレスデータは、第1の関連しない列のアドレス位相の余剰タイムスロットを占有し、終了ライトポインタのアドレスプロトコルは、終了した列と、終了列の全ての画素へ書込む1つのデータ値とを含むことを特徴とする請求項23に記載の表示システムの変調方法。液晶層は、選択した波長のコヒーレント光の約半波長の厚さであり、2つの表面上のアライメント層の配向がコヒーレント光の偏光に対して平行で、且つ、互いに反平行であることを特徴とする請求項14に記載の表示システムの変調方法。本発明の目的は、画素表示装置の構成をさらに改良することにあり、それは新しいデータをロードするときに、表示装置の画素を1組の所定電圧駆動レベルへ駆動する1つの回路を提供し、これによりグレイレベルの精確性を維持し、所定の電圧レベルに駆動する際、DCバランスをとり、表示装置への書込み及び新しいデータに必要な時間を減らすことによりシステムコントラストを高め、フィールドシーケンシャルカラーシステムに関する問題を減らす。コントローラは、電圧入力を多重化して画素電極へ付与し、ビットバッファとディカップリング機能によりディカップリングを行い、画素電極の入力電圧レベルを柔軟に変え、コントローラは、アレイの画素ミラーを引き下げたり引き上げたりして暗状態又はその他所定状態の電圧に対応する。要するに、本発明は、画素表示素子上に画像データを表示する方法を開示する。当該方法は、MOSFETpチャネルトランジスタ及びMOSFETnチャネルトランジスタを含んだ交流電圧制御手段を設けた構成のステップを含み、各手段は、画素表示素子の電極上へ所定の電圧を印加するインバータへ印加する電極電圧を選択することができる。図1及び図2は、LCOSマイクロ表示装置100の一般構造を示す。1つの画素セル105は、透明共通電極140と画素電極150との間の液晶層130を含む。ストレージ素子110は、画素電極150に連結されるとともに、相補データ入力端子112及び114、データ出力端子116、制御端子118を含む。ストレージ素子110は、制御端子118上のライト信号に反応し、1対のビット線BPOS及びBNEG120及び122上の相補データ信号を読取り、データ出力端子116を介してデータ信号をラッチする。データ出力端子116が画素電極150に連結されるため、ストレージ素子110を通過するデータ即ち、高又は低圧が画素電極150に付与される。画素電極150は、高反射研磨のアルミニウムにより形成されることが好ましい。本発明のLCD表示パネルでは、画素電極150が表示装置の各画素に提供される。例えば、1280×1024画素のアレイが必要なSXGA表示システムにおいて、アレイの1,310,720画素は、単独の画素電極150をそれぞれ有する。透明共通電極140は、均一な1枚の導電ガラスであり、インジウムスズ酸化物ITOにより形成されることが好ましい。電圧VITOは、共通電極端子142を介して共通電極140に印加され、個別の画素電極に電圧を印加することにより、表示装置100の各画素セル105内の液晶層130を横切る電圧の数値及び極性を決定する。入射偏光ビーム160が画素セル105に入射すると、透明共通電極140を通過し、入射光の偏光状態が液晶材料130により変わる。液晶材料130が入射偏光ビーム160の偏光状態を変える方式は、液晶に印加するRMS電圧により決められる。液晶材料130に印加する電圧は、液晶材料の透光方式に影響を与える。例えば、液晶材料130を横切る一定電圧を印加させると、入射偏光の一部が反射され、液晶材料及び偏光状態が変えられた透明共通電極140を通ってから、後続の偏光素子を通過する。液晶材料を通過した後、入射偏光ビーム160は画素電極150により反射されてから液晶材料130を通過する。そのため、ビーム162の強度により、液晶材料130により付与される偏光回転が決められ、後者は、液晶層/液晶材料130の電圧により決められる。ストレージ素子110は、SRAM記憶ユニット形式のCMOSトランジスタアレイ、即ち、ラッチ、からなることが好ましいが、その他よく知られたメモリ論理回路により形成されてもよい。SRAMラッチは、半導体設計及び製造においてよく知られたものであり、電力が回路に付与される限り、データ値を記憶する能力が提供される。その他の制御トランジスタもメモリチップに加えられてもよい。画素セル105の液晶表示パネルの体格を利用し、装置自体の解析能力及び工業規格の画像サイズを決める。例えば、800×600画素の解像度が必要なSVGAシステムには、800長さ×600幅即ち、48,000画素のストレージ素子110のアレイと、画素電極150の対応したアレイとが必要である。1280×1024画素の解像度が必要なSXGA表示システムには、1280長さ×1024幅即ち、1,310,720画素のストレージ素子110のアレイと、画素電極150の対応アレイとが必要である。本発明の表示装置は、XGA1024×768画素、UXGA1600×1200画素、高輝度ワイドスクリーンフォーマット1920×1080画素を含むその他表示装置の規格をサポートしてもよい。水平及び垂直の画素解像度の如何なる組み合わせも可能である。正確な構成は、産業応用及び規格により決定される。透明共通電極140ITOガラスは、1つの共通電極であるため、その体格は画素セルアレイの総体格に略合致し、幾らかのマージンを残してITOの外部の電気接触点とガスケットの空間と、液晶が充填された後に装置により封止を行う充填孔とを有する。ここで、液晶層130の厚さを約半波長へ変えるとともに、2つの表面上のアライメント層の配向を変え、マイクロ表示装置をコヒーレント光の位相変調器として用いてもよい。2つの表面上のアライメント層の配向は、反平行である上、入射したコヒーレント光の偏光に対して平行でなければならない。図3は、典型的なフィールドシーケンシャルカラープロジェクションシステム20の系統図を示し、反射液晶マイクロ表示装置36以下の文ではマイクロ表示装置36と称する、表示コントローラシステム24、赤色LED41、緑色LED42、青色LED43、カラー組合プリズムx-cube登録商標30、偏光ビームスプリッタ40、投影光学系44、各種その他の素子を含む。表示コントローラシステム24は、表示画像データソース23からリンク33を介して多色画像データを受信する。リンク33は、ワイヤ、光学系、データバス、無線RF又はその他よく知られた手段でもよい。表示コントローラシステム24は、受信したデータを処理し、カラーによりデータを分離し、データを準備するのに必要なその他の変換を行い、マイクロ表示装置36へ送る。所定のカラーのデータを表示するために、表示コントローラシステム24は、カラーのフォーマットされたデータをリンク34を介してマイクロ表示装置36へ送り、LEDを発光させるための信号は、リンク34を介して選択したカラーのLED41、42又は43へ送られる。赤色LED41、緑色LED42、青色LED43は、カラー組合プリズムx-cube30の周囲に配列され、全てのカラーが偏光ビーム31により表される共通の光路に沿って光学素子へリレーされる。選択可能な集光レンズ50は、ビーム31に作用し、マイクロ表示装置36の撮像領域へ案内される。選択可能なプリポラライザ38は、p偏光成分をブロックし、s偏光成分を偏光ビームスプリッタPBS40へパスする。PBS40は、内部斜面からs偏光成分を反射させ、p偏光成分をパスする。マイクロ表示装置36は偏光ビーム31に作用し、on条件の画素上のビームの偏光状態を修正するが、off条件の画素上のビームの偏光状態は修正しない。PBSは、p偏光状態の一部のビーム32をパスし、その斜面によりs偏光状態の一部のビーム32を反射させる。所定の方式により、各カラーに対して同じプロセスを繰り返すことにより、ビューアがカラー画像を認識できるように、表示装置の一連の1つのカラー画像を十分速くする。図4は、63.6°のミックスモードねじれネマティックMTNの典型的な液晶モードと称される光電曲線EO曲線又は液晶反応曲線を示し、ノーマルホワイトNWモードにおいて光学補償が作用する。Robinsonetal、PolarizationEngineeringforLCDProjection123頁を参照する。3つの曲線は、波長が異なる3種類の光に対応する。MTNモードは、その低駆動電圧、高効率、装置構成により全てのカラーが1つの暗状態電圧及び1つの明状態電圧を使用することができるという理由から、フィールドシーケンシャルカラーの応用が好ましい。図4に示すように、液晶に印加する電圧が増大すると、反射光の偏光状態の回転が減る。液晶材料130図2のRMS電圧VSATの偏光回転が最大白表示で、RMS電圧VTTの偏光回転が最小黒表示である。VTTとVSATとの間の範囲内で、RMS電圧が増えると、液晶材料130を透過する光輝度図2が明るい状態から暗い状態になる。輝度100の点に対応したRMS電圧において、液晶素子が液晶分子に略アライメントされるため、光が画素電極150を完全に透過して反射される。輝度0の点に対応したRMS電圧において、クリスタル素子が液晶分子の垂直積層にアライメントされ、反射光の偏光が入射光源に略等しくなるため、光が表示装置の偏光素子を透過することを防ぐことができる。EO曲線の有用な部分は、VTTとVSATとの間の電圧範囲である。図5は、本発明の表示装置の1つの画素セル1205を示すブロック図である。画素セル1205は、ストレージ素子1300、制御素子又はスイッチ1320、画素電圧オーバーライド素子1360、インバータ1340、画素電極/ミラー1212を含む。DCバランス制御素子又はスイッチ1320は、CMOSを基礎とした論理デバイスであることが好ましく、幾つかの入力電圧のうちの1つをもう一つの装置へ選択的に送ってもよい。ストレージ素子1300は、データ線BPOS1120及びBNEG1122へそれぞれ連結された相補入力端子1302及び1304を含む。ストレージ素子1300もワード線WLINE1118に連結された相補イネーブル端子1306及び1307と、1対の相補データ出力端子SPOS1308及びSNEG1310を含む。本実施例において、ストレージ素子1300はSRAMラッチであるが、当業者であれば分かるように、データビット、記憶ビットを受け取り、相補出力端子上の記憶ビットの相補状態をアサートする全てのストレージ素子により、本文のSRAMラッチストレージ素子1300を代替してもよい。DCバランス制御素子又はスイッチ1320は、ストレージ素子1300のデータ出力端子SPOS1308及びSNEG1310にそれぞれ連結された1対の相補データ入力端子1324及び1326を含む。DCバランス制御スイッチ1320は、電圧コントローラ1200図示せずの第3の電圧供給端子VSWAL論理1276及び第4の電圧供給端子VSWAH論理1278へそれぞれ連結された第1の電圧供給端子1328及び第2の電圧供給端子1330も含む。DCバランス制御スイッチ1320は、電圧コントローラ1220図示せずの第5の電圧供給端子VSWBL論理1280及び第6の電圧供給端子VSWAH論理1282へそれぞれ連結された第3の電圧供給端子1332及び第4の電圧供給端子1334をさらに含む。DCバランス制御スイッチ1320は、画素電圧オーバーライド回路1360のデータ入力端子1370に連結されたデータ出力端子1322をさらに含む。画素電圧オーバーライド回路1360は、DCバランス制御素子1320のデータ出力端子1322に連結されたデータ入力端子1370を含む。画素電圧オーバーライド回路は、全面的に電圧供給源VSS1292に連結された第1の電圧供給端子1362と、全面的に電圧供給源VDD1290に連結された第2の電圧供給端子1364と、電圧論理供給源VOVRH1296に連結された第3の電圧供給端子1366と、電圧論理供給源VOVRL1294に連結された第4の電圧供給端子1368と、インバータ1340の入力電圧供給端子1348に連結された電圧論理出力端子1372と、をさらに含む。インバータ1340は、電圧素子又はスイッチ320の第1の電圧供給端子V11272及び第2の電圧供給端子V01274にそれぞれ連結された第1の電圧供給端子1342及び第2の電圧供給端子1344を含む。インバータ340は、画素電圧オーバーライド回路1360のデータ出力端子1372に連結されたデータ出力端子1348と、画素ミラー1212に連結された画素電圧出力端子VPIX1346とを含む。インバータ及び電圧印加回路は、V0とV1との間の正確な電圧を画素ミラーへ送る機能を有する。図6は、DCバランス制御スイッチ1320の好適な実施例を示す。DCバランス制御スイッチ1320は、nチャネルトランジスタ1425と並列接続された第1のpチャネルCMOSトランジスタ1410と、第2のnチャネルトランジスタ1425と並列接続された第2のpチャネルCMOSトランジスタ1420とを含む。第1のpチャネルトランジスタ1410及び第1のnチャネルトランジスタ1415は、データ入力端子1324に連結されたソース端子1412を含む。第2のpチャネルトランジスタ1420及び第2のnチャネルトランジスタ第2のトランジスタ425は、入力端子1326に連結されたソース端子1422を含む。入力端子1324及び入力端子1326は、ストレージ素子1300の出力端子SPOS1309及び出力端子SNEG1310にそれぞれ連結される。第1及び第2のpチャネル及びnチャネルトランジスタのドレイン端子1416及び1426は、データ出力端子1322にそれぞれ接続される。データ出力端子1322は、画素電圧オーバーライド回路1360のデータ入力端子1370に連結される。第1のpチャネルトランジスタ1410のゲート接続端子1334は、電圧供給端子VSWBH論理1282に連結され、第1のnチャネルトランジスタ1415のゲート1411が端子1413へ接続されてから電圧供給端子VSWBL論理1280に連結される。第2のpチャネルトランジスタ1420のゲート1424は、端子1330へ接続されてから、電圧供給端子VSWAH論理1278に連結され、第2のnチャネルトランジスタ1425のゲート1421が端子1423へ接続されてから、電圧供給端子VSWAL論理1276に連結される。VSWAH=Off、VSWAL=Off、VSWBH=Off、VSWBL=Offのバランス制御素子1320の状態は、6T-SRAMストレージ素子1300の出力端子SPOS1309及びSNEG1310と、DCバランス制御素子1320の素子とを隔離する。ノーマル作業において、1対の論理電圧VSWAL1276及びVSWAH1278はOnとなり、第2の1対の論理電圧VSWBL1280及びVSWBH1282はOffとなるか、逆にしても同様である。1対のonから他の1対のonへの遷移には、本段落の第1句で述べた状態を一時的に通過する必要があり、SPOS1309とその相補SNEG1310とが直接接続されて6T-SRAMストレージ素子1300に短絡が発生することを防ぐ。図7は、インバータ1340の好適な実施例を示す。インバータ1340は、pチャネルCMOSトランジスタ1510及びnチャネルトランジスタ1520を含む。pチャネルトランジスタ1510は、第1の電圧供給端子V11342に接続されたソース端子1512と、データ入力端子1348に連結されたゲート端子1514と、画素電圧出力端子VPIX1346に連結されたドレイン端子1516とを含む。Nチャネルトランジスタ1520は、第2の電圧供給端子V01344に連結されたソース端子1522と、データ入力端子1348に連結されたゲート端子1524と、画素電圧出力端子VPIX1346に連結されたドレイン端子1526とを含む。画素電圧出力端子VPIX1346は、画素ミラー1212に連結される。図8は、画素電圧オーバーライド素子1360の好適な実施例である。画素電圧オーバーライド素子1360は、第1のpチャネルMOSFETトランジスタ1380及び第1のnチャネルMOSFETトランジスタ1385を含み、ドレイン1383及び1388は、出力端子1372に連結される。データ入力端子1370は、データ出力端子1372へ直接接続される。VDD端子1290は、入力端子1364に連結され、VSS端子1292は、入力端子1362に連結される。VDD入力端子1364は、MOSFETトランジスタ1380のソース端子1382に連結され、VSS入力端子1362は、MOSFETトランジスタ1385のソース端子1387に連結される。電圧供給端子論理1294は、電圧オーバーライド信号低端子VOVRL論理1368に連結され、電圧供給端子論理1296は、電圧オーバーライド信号高端子VOVRH論理1366に連結される。端子VOVRL1368は、MOSFETトランジスタ1385のゲート1386に連結され、端子VOVRH1366は、MOSFETトランジスタ1380のゲート1381に連結される。図9は、ストレージ素子1300の好適な実施例を示す。ストレージ素子1300は、CMOSスタティック型RAMSRAMラッチデバイスであることが好ましい。このような装置は周知されている。DeWittU.Ong,ModernMOSTechnology,Processes,Devoces,Design,1984,Chapter9-5を参照し、その詳細は参考のために本案に組み入れられているものとする。スタティック型RAMは、電力が供給されている限り、時を刻んでもデータが維持され続ける。図9は、最もよく使われるSRAMセルを示し、そこでは6つのトランジスタが使用されている。トランジスタ1602、1604、1610、1612は、nチャネルトランジスタであり、トランジスタ1606及び1608はpチャネルトランジスタである。この特定セルにおいて、ワード線1118は、2つの伝送トランジスタ1602及び1604をオンし、BPOS1120及びBNEG1122線により、プリチャージされたハイ状態に留まるか、フリップフロップ即ち、トランジスタ1606、1608、1610、1612により放電してロー状態にする。その後、フリップフロップ状態の作動センシングが可能となる。選択したセルへデータを書込む際、付加的に書込む回路BPOS1120及びBNEG1122が高くなるか低くなる。低値になると、効果的にフリップフロップの状態を変えることができる。6トランジスタ型SRAMセルが最小の詳細回路設計及び製造工程知識に関係するため、ノイズ及びその他の効果を評価することは困難であると言うことが安全であるため、CMOS型設計及び製造が6トランジスタ型SRAMセルで最もよく利用されている。その他、現在の製造工程は、大きなスタティック型RAMアレイを許容することができるほど密度が高い。そのため、これらのタイプのストレージ素子は、本文のLCOS表示装置の設計及び製造にとって好ましい。しかし、本発明は、その他のタイプのスタティック型RAMセル、例えば、NORゲートを用いる4トランジスタ型RAMセルや、スタティック型RAMセルを使用せずにダイナミック型RAMセルを考慮することもできる。図6に示すように、DCバランススイッチ1320は、第1組の論理電圧供給端子1282VSWBH及び1280VSWBL上の1組の所定電圧と、第2組の論理電圧供給端子1278VSWAH及び1276VSWAL上の1組の所定電圧に反応し、DCバランス制御スイッチ1320の出力端子1322を介してストレージ素子1300に記憶する高又は低データ値のうちの何れか1つを画素電圧オーバーライド回路1360の入力端子1370へ送る。画素電圧オーバーライド回路1360の入力端子1370は、出力端子1372へ直接連結される。出力端子1372は、インバータ1340の入力端子1348に連結される。DCバランス制御スイッチが電圧を画素電圧オーバーライド回路の入力端子1370へ送らない限り、画素電圧オーバーライド回路1360は電圧を出力端子へ送らない。詳細には、電圧供給端子の電圧と、画素電極の出力電圧VPIXストレージ素子の入力端子BPOS1120及びBNEG1122の状態に対応し、画素書込み作業の後、図9を参照するは図10の表に示される。また、供給端子の電圧と、画素電極の出力電圧VPIX画素電圧オーバーライド回路により電圧が印加された後とは図10の表に示される。この他、電圧供給端子の幾らかの欠陥の組み合わせは図10の表に示される。図10に示すように、Onで示された値は、MOSFET型トランジスタスイッチのゲートに印加されたときに、トランジスタによりソース端子の電圧をドレイン端子の電圧へ連結させる。Offで示された値は、MOSFET型トランジスタスイッチのゲートに印加されたときに、トランジスタによりソース端子の電圧をドレイン端子の電圧へ連結させない。詳細には、nチャネルMOSFETトランジスタスイッチのOn状態電圧は高電圧であり、nチャネルトランジスタのOff状態電圧は低電圧である。同様に、pチャネルMOSFETトランジスタスイッチのOn状態電圧は低電圧であり、pチャネルトランジスタのOff状態電圧は高電圧である。最も簡単な形式において、トランジスタは単なるon/offスイッチである。CMOS型の設計において、トランジスタのゲートは、ソースとドレインとの間を流れる電流を制御する。nチャネルトランジスタにおいて、ドレインとソースとが接続されると、スイッチが閉じるかonする。これはゲート上で高値又はデジタル1があるときに発生する。ドレインとソースとが切断されると、スイッチが開くかoffする。これはゲート上に低値又はデジタル0があるときに発生する。pチャネルトランジスタにおいて、ゲート上に低値又はデジタル1があるときに、スイッチが閉じるかoffする。そのため、pチャネル及びnチャネルトランジスタは、ゲート信号の補間値のon又はoffを行う。図5の画素回路1205の作業の第1のモードにおいて、画素電圧オーバーライド回路1360がDCバランス制御スイッチ1320から信号を受信すると、非活性状態となる。制御電圧VOVRH2296が高電圧をpチャネルトランジスタへ送り、制御電圧VOVRL2294が低電圧をnチャネルトランジスタへ送るため、2つのMOSFETトランジスタが閉じる。DCバランス制御回路スイッチ1320の出力端子1322へ印加する電圧が、画素電圧オーバーライド回路1360の入力端子1370へ印加されてから画素オーバーライド回路1360の出力端子1372へ印加される。出力端子1372は、インバータ1340の入力端子1348に連結され、印加された電圧は、インバータの出力端子1346のV02274及びV12272のうちの一つを選択して画素ミラー1212へ送る。得られた状態は、図10のコラム1~4で説明されている。このモードは、ノーマルモードとも称される。画素セル1205の作業の第2のモードにおいて、DCバランス制御素子1320の論理電圧VSWAL1276、VSWAH1278、VSWBL1280、VSWBH1282は、Off状態に対応した電圧に設定される。VOVRH1296及びVOVRL1294は、Off状態に対応した電圧に設定される。この状態において、電圧がDCバランス制御素子1320の出力端子1322へ送られないため、回路は、帯電減衰するまで最後に印加された電圧を維持する。画素電圧オーバーライド回路1360の入力端子1370及び出力端子1372を通る線には、インバータ1340の入力端子1348と同様、最後に印加された電圧が充電される。この電圧が減衰するまで、インバータ1348は、V01274又はV11272を出力端子VPIX1346へ送って画素ミラー1212へ送られる。このモードで操作する際、6T-SRAMストレージ素子1300は、インバータの出力を変えずにストレージ素子1300の上書きを行う。このモードは、DCバランス素子1320の有効モードを起動させるか、画素電圧オーバーライド回路1360の有効モードを起動させて終了させる。このモードが駆動しないため、一インスタンスにおいてDCバランス作業を行うことはできない。コントローラは、これらの間隔を調整し、このモードの連続した又は略連続した時刻をスケジューリングし、反対のDCバランス状態で発生させる。この状態は、図10のコラム5及び6で説明されている。このモードは、隔離モードと称される。画素回路1205の作業の第3モードにおいて、DCバランス制御素子1320、VSWAL1276、VSWAH1278、VSWBL1280、VSWBH1282は、Off状態に対応した電圧に設定される。VOVRH1296及びVOVRL1294のうちの一方をOff状態に対応した電圧に設定し、他方をOn状態に対応した電圧に設定する。出力端子1372へ送る電圧は約VDD1290又はVSS1292のうちの一つである。回路により実際化される2次効果により、出力端子1372を通ってインバータ1340へ送られる入力端子1348の電圧はVDD又はVSSと僅かに異なる。インバータ1340がこれらの電圧を使用してV0又はV1を選択するため、僅かな差は重要でない。一般の回路設計者であれば分かるように、必要な公差によりインバータ回路を実施する。これらの期間の時間間隔において、図10のコラム9及び10で述べる状態間でディスプレイを交互に駆動し、その結果、ディスプレイは、液晶作業においてDCバランスを維持する。このモードは、オーバーライドモードとも称される。画素セル1205の作業の第1の欠陥状態において、DCバランス制御スイッチ1320の作業により、ストレージ素子1300の内容状態をリセットする状態に画素回路を位置させる。発明者が実験により証明したように、同時にVSWAL=On且つVSWBL=Onにするか、同時にVSWAH=On且つVSWBH=Onにし、ストレージ素子1300をリセットする。DCバランスコントロールスイッチを使用してブレークビフォアメークbreakbeforemakeモードを制御し、この状況が発生することを防ぐが、これに関しては少し後で説明する。これらの欠陥状態は、図10のコラム7及び8で説明されている。画素回路1205の作業の第2の欠陥状態において、画素電圧制御回路1360の作業は、VDDをVSSへ直接接続し、電流の流れが予想通り大幅に増加し、素子が過熱してラッチアップを行う。pチャネルMOSFET1280のゲート1381のVOVRH1294を低電圧に設定するとき、欠陥状況が存在する。そのため、本発明は、2つのトランジスタがOnの状況になることを防ぐ必要がある。この欠陥状態は、図10のコラム11で説明されている。この状況を避ける方法を以下示す。画素1205を操作する3つの異なるモードは、システム設計者に設計の変更に柔軟性を付与する。例えば、米国特許番号第10/413,649号現在の米国特許番号第7,443,374号で開示した原理による画素の操作は、上述した作業の第1のモードである。米国特許第10/742,262号現在の米国特許番号第7,088,329号で開示した原理による画素の操作は、上述した作業の第2のモードである。また上述の作業の第3のモードにより操作する。或いは3つのモードの全て又は一部により操作してもよい。図11は、本発明に係る表示システム1200を示す。表示システム1200は、複数の画素セル1205のアレイ、電圧コントローラ1220、処理ユニット1240、記憶ユニット1230、透明共通電極1250を含む。電圧コントローラ1220、処理ユニット1240、記憶ユニット1230により、表示コントローラと称するサブシステムを形成してもよい。この表示コントローラの他の素子は、データ受信手段及びその他の機能を含んでもよい。これらの素子及び関連機能はすでに熟知されている。如何なる機能と他の機能とをグループ化した特定の選択は、一般に工程で決定される。共通透明電極は、画素セル1205のアレイ全体を覆う。好適な実施例において、画素セル1205は、シリコン基板又は基材上に形成され、画素ミラー1212のアレイを覆い、各画素ミラー1212が1つの画素セル1210に対応する。液晶材料の均一層は、画素ミラー1212のアレイと透明共通電極1250との間に位置する。適宜な材料及び配向のアライメント層を画素ミラー1212のアレイ及び透明共通電極1250へ塗布し、この表面の液晶分子の配向を制御する。透明共通電極1250は、例えばインジウムスズ酸化物ITOなどの導電ガラス材料からなることが好ましい。メモリ1230は、プログラミングされたデータ及び指令を含むコンピュータ可読媒体である。メモリは、処理ユニット1240により各種電圧変調及びその他の制御方式を行う。処理ユニット1240は、メモリバス1232を介して記憶ユニット1230からデータ及び指令を受け取り、電圧制御バス1222を介して電圧コントローラ1220へ内部電圧制御信号を提供し、データ制御バス1234を介してデータ制御信号つまり画素アレイに入る画像データを提供する。電圧コントローラ1220、記憶ユニット1230、処理ユニット1240は、画素セル1205のアレイ部分と異なる表示システムに位置する。電圧制御バス1222を介して処理ユニット1240から受信した制御信号に反応し、電圧コントローラ1220は、第1の電圧供給端子V11272、第2の電圧供給端子V01274、第3の論理電圧供給端子VSWAL1276、第4の論理電圧供給端子VSWAH1278、第5の論理電圧供給端子VSWBL1280、第6の論理電圧供給端子VSWBH1282、第7の論理供給端子VOVRL1294、第8の論理電圧供給端子VOVRH1296を介して各画素セル1205へ所定電圧を供給する。電圧コントローラ1220も所定電圧VITOL及びVITOHを、電圧供給端子1236及び電圧供給端子1237を介してITO電圧マルチプレクサユニット1235へ送る。電圧マルチプレクサユニット1235は、VSWAL1276、VSWAH1278、VSWBL1280、VSWBH1282を決定する同じ状態の情報に基づき、制御線1222を介して送る論理状態に応じてVITOL又はVITOHを選択する。ITO電圧ユニット1635は、電圧供給端子VITO1270を介して透明共通電極1250へVITOを送る。電圧供給端子V11272、V01274、VSWAL1276、VSWAH1278、VSWBL1280、VSWBH1282、VOVRL1294、VOVRH1296のそれぞれは図11でグローバル信号として示されているが、VITO1270の状況だけは、画素アレイ全体において同じ電圧が各画素セル1205又は透明共通電極1250へ送られる。当業者であれば分かるように、電流スパイクを減らすために、グローバル信号が同時ではないが略同時に有限期間内で発生する。一実施例において、グローバル信号を発生させるのに必要な期間は約80ナノ秒である。電圧供給端子は、前述の図10の三種の作業モードのうちの一つ又は多種類により操作される。当業者であれば分かるように、経済性及びエンジニア設計を考慮して図11の素子のグループ化を行う。彼らであれば分かるように、例えば、発光ダイオードを制御する付加的機能をこのデバイスへ組み入れてもよい。本文は、このような外部整合などの範囲を制限するわけではない。一実施例は、プロセッサにより図3の発光ダイオードを所定のスケジュールにより行う操作を示す。電圧V0及びV1の供給は、画素設計にとって非常に重要である。一実施例において、V0及びV1はレール電圧VDD及びVSSから独立した電圧である。他の実施例において、V1はVDDに設定され、V0は、VSSから独立する。他の実施例において、V0は、VSSに設定され、V1はVDDから独立する。他の実施例において、V0は、VSSに設定され、V1は、VDDに設定される。画素電圧がレール電圧に等しいとき、独立電圧供給線が維持されるか、独立電圧供給線が省略される。V0及びV1のうちの1つ又は両者は、VDDとVSSとの間の範囲外に含まれる。この状況下では、必ず注意して電圧供給線と装置上の他の回路とが実質上隔離されることを確実に行い、インバータの設計を良好に行う。図12は、ITO電圧マルチプレクサの制御を示す他の実施例1600である。ITO電圧コントローラ1600において、DCバランスタイミングコントローラ1680は、制御線1682を介してITO電圧マルチプレクサ1635を制御する。同じ方式により、制御線1684は、VSWAL1676、VSWAH1678、VSWBL1680、VSWBH1682、VOVRL1694、VOVRH1696の状態変化のタイミングを制御する。この方式により制御を行い、VITOの変化タイミングに僅かな違いを発生させ、V0又はV1を選択させる。透明共通電極の表面積が50~100平方ミリメートルの範囲内にある一方、各画素電極の表面積が0.001平方ミリメートルの範囲内にあるため、有利である。制御線1684がVSWAL1676、VSWAH1678、VSWBL1680、VSWBH1682、VOVRL1694、VOVRH1696の状態変化に反応したDCバランス状態などが図10の表に示される。制約は、必ず電圧コントローラ1220により続けなければならないことであり、確実に制御電圧VSWAL及びVSWBLが同時に高くなったり、制御電圧VSWAH及びVSWBHが同時に低くなったりすることが無いようにする。そのため回路は、論理回路により駆動され、時系列的にブレークビフォアメークbreakbeforemakeを確実に行い、図13Aに示すように、二種類の異なる点線の電圧-タイミングダイアグラムにより、2つの制御電圧VSWAL及びVSWBLの高及び低状態を表す。類似の関係は、2つの制御電圧VSWAH及びVSWBHの高と低状態との間に存在する。このブレークビフォアメークの電圧順序を達成するために、タイミング制御回路700は、図13Bに示すように、出力電圧VSWALのANDゲート720及び出力電圧VSWBLのORゲート730に接続された遅延素子310を含む。図13Cに示すように、出力Bが遅延素子710により遅延され、ADNゲート及びインバートORゲートによりブレークビフォアメークのタイミング関係を有するVSWAL及びVSWBLとして、2つの出力電圧A-AND-B及びNOT-A-OR-Bを生成する。図13Dは、図13Eが示す電圧のpチャネルトランジスタのブレークビフォアメーク回路740を示す。図13Eに示すように、出力Dは遅延素子750により遅延され、NANDゲート及びORゲートにより、ブレークビフォアメークのタイミング関係を有する2つの出力電圧NOT-C-AND-D及びC-OR-Dが生成される。画素電圧オーバーライド回路1360の作業は制限され、VOVRL=1のときにVOVRHは0に切り替わらず、VOVRH=0のときにVOVRLは1に切り替わらない。この状態は、VDDからVSSへ直接短絡を発生させる。図13Fは、図13Gが示す電圧を提供する画素電圧オーバーライド回路1360のブレークビフォアメーク回路780を示す。図13Eに示すように、出力Fが遅延素子790により遅延され、ANDゲート及びORゲートにより、前述の条件を満たすブレークビフォアメークのタイミング関係を満足させる2つの出力電圧C-AND-D及びC-OR-Dを生成させる。勿論、この回路は必ずしも含まれるように設計する必要はない。表示コントローラは、危険な状況が発生しない方式により画素オーバーライド回路1360を操作することができる。遅延素子710、750、790を実施するために、図13Hは、遅延タイミング回路を使用する好適な実施例を示し、遅延は、一連のインバータを連続的に遅延させることにより生成させる。インバータ820の実行操作の遅延は、遅延期間を固定し、クロックサイクルとは無関係である。時間線B’に沿った回路出力は、出力信号と同じ極性を有することを確保するために、インバータの数は偶数でなければならない。このような時間遅延回路は、スタートアップに用い、システムクロックがまず動作し始める際、チップの初期化段階においてラッチアップ又はその他危険な状況にならないようにする。遅延時間線はB’で示され、非遅延時間線はA’で示される。図13Iでは、選択可能な遅延の遅延素子が書き出されている。フリップフロップ回路はD型デバイスである。これは、デバイスの数が偶数でなければならないという要求を避けることができる。各フリップフロップ最後の1つ以外の出力は、さらに遅延させるもう一つのフリップフロップをフィードする。付加された各出力がタップされてマルチプレクサ選択回路へフィードされるため、システムは選択可能な遅延を行うことができる。必要なフリップフロップの数は、設計するときか試行錯誤の作業のときに決定する。クロック周期は、断電時間に近い値に設定し、フリップフロップの数を減らす。その他の組み合わせでもよい。図13Iは、n個のフリップフロップの好適な実施例を示す。遅延線の出力はB’’である。非遅延平行信号はA’’である。図13Jは、図13H及び13Iを組み合わせた二種類の遅延回路の遅延素子の他の実施例を示す。クロックが不安定なとき、パワーアップフェーズにおいて遅延が構築される。その後、システムを適宜なフリップフロップ回路タップへ切り替えることができる。チップの初期化時に発生するラッチアップが発生するリスクを下げることにより、スタートアップの危険性を大幅に下げることができる。フリップフロップの数とインバータの数とは等しくなくともよい。それぞれの数は、必要なタイミングディレイにより決定される。各チェインは、同じ入力を受信し-マルチプレクサにより選択する。時間線B’’’は、遅延信号に用い、時間線A’’’は、非遅延信号に用いる。図14は、本発明に係る表示装置の一つの画素セル2205のブロックダイアグラムを示す。画素セル2205は、ストレージ素子2300、DCバランス制御スイッチ2320、画素電圧オーバーライド回路2360、インバータ2340を含む。DCバランス制御素子又はスイッチ2320は、好適にはCMOSを基礎とする論理デバイスであり、幾つかの入力電圧をもう一つのデバイスへ選択的に送る。ストレージ素子2300は、データ線BPOS2120及びBNEG2122へそれぞれ連結された相補入力端子2302及び2304を含む。ストレージ素子も、ワード線WLINE2118に連結された相補イネーブル端子2306及び2307と、1対の相補データ出力端子SPOS2308及びSNEG2310とを含む。本実施例において、ストレージ素子2300はSRAMラッチであるが、当業者であれば分かるように、データビットを受信し、ビットを記憶し、記憶したビットを相補状態において相補出力端子のストレージ素子へ送り、本文のSRAMラッチストレージ素子2300を代替する。DCバランス制御スイッチ2320は、ストレージ素子2300のデータ出力端子SPOS2308及びSNEG2310へそれぞれ連結された1対の相補データ入力端子2324及び2326を含む。DCバランス制御スイッチ2320は、電圧制御素子又はスイッチ2320の第3の電圧供給端子VSWH2277及び第4の電圧供給端子VSWH2279とそれぞれ連結された第1の電圧供給端子2328及び第2の電圧供給端子2330を含んでもよい。DCバランス制御スイッチ2320は、データ出力端子2322をさらに含む。画素電圧オーバーライド回路2360は、DCバランス制御素子2320のデータ出力端子2322に連結されたデータ入力端子2370を含む。画素電圧オーバーライド回路は、グローバル電圧供給源VSS2292に連結された第1の電圧供給端子2362と、グローバル電圧供給源VDD2290に連結された第2の電圧供給端子2364と、供給電圧論理VOVRH2296に連結された第3の電圧供給端子2366と、供給電圧論理VOVRL2294に連結された第4の電圧供給端子2368と、インバータ2340の入力電圧供給端子2348に連結された電圧論理出力端子2372と、をさらに含む。インバータ2340は、電圧コントローラ2220図示せずの第1の電圧供給端子V12272及び第2の電圧供給端子V02274にそれぞれ連結された第1の電圧供給端子2342及び第2の電圧供給端子2344を含む。インバータ2340は、画素電圧オーバーライド回路2360のデータ出力端子2372に連結されたデータ入力端子2348と、画素ミラー2212に連結された画素電圧出力端子VPIX2346とを含んでもよい。インバータ及び電圧印加回路は、V0とV1との間に正確な電圧を画素ミラーへ送ることを確保する機能を有する。図15は、DCバランス制御スイッチ2320の好適な実施例を示す。DCバランス制御スイッチ2320は、第1のpチャネルCMOSトランジスタ2410及び第2のpチャネルCMOSトランジスタ2420を含む。第1のトランジスタ2410のソース端子2412は、データ入力端子2324に連結され、ゲート端子2414は、第1の電圧供給端子2328に連結され、ドレイン端子2416は、データ出力端子2322に連結される。第2のトランジスタ2420のソース端子2422は、入力端子2326に連結され、ゲート端子2424は、第2の電圧供給端子2330に連結され、ドレイン端子2426はデータ出力端子2322に連結される。図16は、インバータ2340の好適な実施例を示す。インバータ3240は、pチャネルCMOSトランジスタ510及びnチャネルトランジスタ2520を含む。Pチャネルトランジスタ2510のソース端子512は、第1の電圧供給端子2342に接続され、ゲート端子2514は、データ入力端子2348に連結され、ドレイン端子2516は、画素電圧出力端子VPIX2346に連結される。Nチャネルトランジスタ2520のソース端子2522は、第2の電圧供給端子2344に連結され、ゲート端子2524は、データ入力端子2348に連結され、ドレイン端子2526は、画素電圧出力端子VPIX2346に連結される。図17は、画素電圧オーバーライド回路2360の好適な実施例を示す。画素電圧オーバーライド回路2360は、出力端子2372に連結されたドレイン2383及び2388を有する第1のpチャネルMOSFETトランジスタ2380及び第1のnチャネルMOSFETトランジスタ2385を含む。入力端子2370は、出力端子2372に直接接続される。VDD端子2290は、入力端子2364に連結され、V02274図示せずは、入力端子2362に連結される。前述のDCバランス制御素子2320の回路効果により、VSSでなくV0を使用しなければならない。入力端子2364は、MOSFETトランジスタ2380のソース端子2382に連結し、入力端子2362は、MOSFETトランジスタ2385のソース端子2387に連結する。電圧供給端子2294は、電圧オーバーライド信号低端子VOVRL2368に連結し、電圧供給端子2296は、電圧オーバーライド信号高端子VOVRH2366に連結する。端子VOVRL2368は、MOSFETトランジスタ2385のゲート2386に連結され、端子VOVRH2366は、MOSFETトランジスタ2380のゲート2381に連結される。図18は、ストレージ素子2300の好適な実施例を示す。ストレージ素子2300は、CMOSスタティック型RAMSRAMラッチデバイスであることが好ましい。このような装置は周知されている。DeWittU.Ong,modernMOSTechnology,Processes,Devices,Design,1984,Chapter9-5を参照し、その詳細は参考のために本案に組み入れられているものとする。スタティック型RAMは、電力が供給されている限り、時を刻まなくともデータが維持され続ける。図16は、最も一般的なSRAMセルを示し、そこでは6つのトランジスタが使用されている。トランジスタ2602、2604、2610、2612は、nチャネルトランジスタであり、トランジスタ606及び608はpチャネルトランジスタである。この特定セルでは、ワード線118は、パストランジスタ602及び604をオンし、BPOS2120及びBNEG2122線により、プリチャージされたハイ状態にするか、フリップフロップ即ち、トランジスタ2606、2608、2610、2612により放電してロー状態にする。その後、フリップフロップの状態の作動センシングが可能となる。選択したセルへデータを書込む際、付加的に書込む回路BPOS2120及びデータ線BNEG2122は高くなるか低くなる。低値になると、効果的にフリップフロップの状態を変えることができる。6トランジスタ型SRAMセルが最小の詳細回路設計及び製造工程知識に関係するため、ノイズ及びその他の効果を評価することは困難であると言うのが安全であり、そのためCMOS型設計及び製造が6トランジスタ型SRAMセルで最もよく利用されている。その他、現在の製造工程は、大きなスタティック型RAMアレイを許容することができるほど密度が高い。そのため、これらのタイプのストレージ素子は、本文のLCOS表示装置の設計及び製造にとって好ましい。しかし、本発明は、その他のタイプのスタティック型RAMセルも考慮でき、例えば、NORゲートを用いる4トランジスタ型RAMセルや、スタティック型RAMセルを使用せずにダイナミック型RAMセルを使用したりする。画素電圧オーバーライド回路1360のデータ入力端子1370は、出力端子1372へ直接連結される。出力端子1372は、インバータ1340の入力端子1348に連結される。DCバランス制御スイッチが電圧を画素電圧オーバーライド回路の入力端子1370へ送らない限り、画素電圧オーバーライド回路1360は電圧を出力端子へ送ることがない。詳細には、電圧供給端子の電圧と、画素電極の出力電圧VPIXストレージ素子の出力端子BPOS1120及びBNEG1122の状態に対応し、画素書込み作業を行った後;図9を参照は図10の表に示される。供給端子の電圧と、画素電極の出力電圧VPIX画素電圧オーバーライド回路により電圧が印加された後を図10の表に示す。この他、電圧供給端子のある種の欠陥の組み合わせを図10の表に示す。スイッチ2320は、第1の論理電圧供給端子VSWH2277上の所定電圧及び第2の論理電圧供給端子VSWL2279上の所定電圧に反応し、選択的にスイッチ2320の出力端子2322を介し、ストレージ素子2300に記憶した高又は低データ値のうちの一つをインバータ2340の入力端子2348へ送る。最も簡単な形式は、トランジスタが単なるon/offスイッチである。CMOS型の設計において、トランジスタのゲートは、ソースとドレインとの間を流れる電流を制御する。nチャネルトランジスタにおいて、ドレインとソースとが接続されると、スイッチが閉じるかonする。これはゲート上で高値又はデジタル1があるときに発生する。ドレインとソースとが切断されると、スイッチが開くかoffする。これはゲート上に低値又はデジタル0があるときに発生する。pチャネルトランジスタにおいて、ゲート上に低値又はデジタル0があるときに、スイッチが閉じるかonする。ゲート上に高値又はデジタル1があるときに、スイッチが開くかoffする。そのため、pチャネル及びnチャネルのトランジスタは、ゲート信号の補間値がon又はoffする。図19は、本発明の表示システム2200を示す。表示システム2200は、画素セル2205のアレイ、電圧コントローラ2220、処理ユニット2240、記憶ユニット2230、透明共通電極2250を含む。共通透明電極は、画素セル2205のアレイ全体を覆う。好適な実施例において、画素セル2205は、シリコン基板又は基材上に形成され、画素ミラー2212のアレイを覆い、各画素ミラー2212が1つの画素セル2205に対応する。液晶材料の均一層は、画素ミラー2212のアレイと透明共通電極2250との間に位置する。透明共通電極2250は、例えばインジウムスズ酸化物ITOなどの導電ガラス材料からなることが好ましい。メモリ2230は、プログラミングされたデータ及び指令を含むコンピュータ可読媒体である。メモリは、処理ユニット2240により各種電圧変調及びその他の制御方式を実施する。処理ユニット2240は、メモリバス2232を介して記憶ユニット2230からデータ及び指令を受け取り、電圧制御バス2222を介して電圧コントローラ2220へ内部電圧制御信号を提供し、データ制御バス2234を介してデータ制御信号つまり画素アレイに入る画像データを提供する。電圧コントローラ2220、記憶ユニット2230、処理ユニット2240は、画素セル2205のアレイ部分と異なる表示システムに位置する。電圧制御バス2222を介して処理ユニット2240から受信した制御信号に反応し、電圧コントローラ2220は、第1の電圧供給端子V12272、第2の電圧供給端子V02274、第3の論理電圧供給端子VSWH2277、第4の論理電圧供給端子VSWL2279、第5の論理電圧供給端子VOVRL2294、第6の論理電圧供給端子VOVRH2296を介して各画素セル2205へ所定電圧を供給する。電圧コントローラ2220も所定電圧VITOL及びVITOHを、電圧供給端子2236及び電圧供給端子2237を介してITO電圧マルチプレクサユニット2235へ送る。電圧マルチプレクサユニット2235は、処理ユニット2220からのDCバランス指令論理状態に基づいてVITOL又はVITOHを選択する。ITO電圧マルチプレクサユニットは、電圧供給端子VPIX2270を介して透明共通電極250へVITOを送る。電圧供給端子V12272、V02274、VSWH2277、VSWH2279、VOVRL2294、VOVRH2296、VITO2270のそれぞれが図14でグローバル信号として示されているが、VITO2270の状況だけは、画素アレイ全体において同じ電圧が各画素セル2210又は透明共通電極2250へ送られる。一実施例は、プロセッサにより図3の発光ダイオードを所定のスケジュールにより行う操作を示す。電圧V0及びV1の供給は、画素設計にとって非常に重要である。一実施例において、V0及びV1はレール電圧VDD及びVSSから独立した電圧であり、制限はV0及びVSSによりあるレベルによる分離である。他の実施例において、V1はVDDに設定され、V0は、VSSから独立する。V1がVDDに等しいとき、独立供給線が維持されるか、独立供給線が省略される。V1は、画素セル回路のレール電圧間の範囲外に設定される。この状況下では、必ず注意してV1の電圧供給線と装置上の他の回路とが実質上隔離されることを確実に行い、インバータの設計を良好に行う。図20は、ITO電圧マルチプレクサ制御を示す他の実施例である。図20において、DCバランスシーケンシャルコントローラ2680は、制御線2682を介してITO電圧マルチプレクサ2635を制御する。ITO電圧マルチプレクサ2635は、VITOL2636又はVITOH2637を選択する。同じ方式により、制御線2684は、VSWH2677及びVSWL2679の状態変化のタイミングを制御する。この方式により制御を実施し、VITO2670の変化タイミングに僅かな違いを発生させ、V02674又はV12672を選択する。透明共通電極の表面積が50~100平方ミリメートルの範囲内にある一方、各画素電極の表面積が0.001平方ミリメートルの範囲内にあるため、これは必要である。図21は、各種制御線が画素作業に対して行う各種操作状態の結果を示す。画素回路2205の作業の第1のモードにおいて、画素電圧オーバーライド回路2360がDCバランス制御素子2320から信号を受け取ると、非活性状態となり、制御電圧VOVRH2296が高電圧をpチャネルトランジスタへ送り、制御電圧VOVRL2294が低電圧をnチャネルトランジスタへ送るため、2つのMOSFETトランジスタが閉じる。DCバランス制御素子2320の出力端子2322へ印加する電圧が、画素電圧オーバーライド回路2360の入力端子2370へ印加されてから画素オーバーライド回路2360の出力端子2372へ印加される。出力端子2372は、インバータ2340の入力端子2348に連結され、印加された電圧は、インバータの出力端子VPIX2346のV02274及びV12272のうちの一つを選択して画素ミラー2212へ送る。得られた状態は、図21のコラム1~4で説明されている。このモードは、ノーマルモードとも称される。画素セル2205の作業の第2のモードにおいて、DCバランス制御素子2320、VSWL2279、VSWH2277は、Off状態に対応した電圧高電圧に設定される。VOVRH2296及びVOVRL2294は、Off状態に対応した電圧に設定される。この状態において、電圧がDCバランス制御素子2320の出力端子2322へ送られないため、回路は、帯電減衰するまで最後に印加された電圧を維持する。画素電圧オーバーライド回路2360の入力端子2370及び出力端子2372を通る線には、最後まで電圧が充電され、これはインバータ2340の入力端子2348と同様である。この電圧が減衰するまで、インバータ2348は、V02274又はV12272を出力端子VPIX2346へ送って画素ミラー2212へ送られる。このモードで操作する際、6T-SRAMストレージ素子2300は、インバータの出力を変えずに上書きを行う。このモードは、DCバランス素子2320の有効モードを起動させるか、画素電圧オーバーライド回路2360の有効モードを起動させて終了させる。このモードを駆動させないため、一インスタンスにおいてDCバランス作業を行うことはできない。コントローラは、これらの間隔を調整し、このモードの連続に又は略連続に時刻をスケジューリングし、反対のDCバランス状態で発生させる。この状態は、図21のコラム5及び6で説明されている。このモードは、隔離モードとも称される。画素回路2205の作業の第3モードにおいて、DCバランス制御素子2320のVSWL2279、VSWH2277は、Off状態に対応した電圧に設定される。VOVRH2296及びVOVRL2294のうちの一方をOff状態に対応した電圧に設定し、他方をOn状態に対応した電圧に設定する。出力端子2372へ送る電圧は約VDD2290又はV02274のうちの一つである。回路により実際に得られる第2効果により、出力端子2372を通ってインバータ2340へ送られる入力端子2348の電圧はVDD又はV0と僅かに異なる。インバータ2340がこれらの電圧を使用してV0又はV1を選択するため、僅かな差は重要でない。一般の回路設計者であれば分かるように、必要な公差によりインバータ回路を実施する。これらの期間の時間間隔において、図21のコラム8及び9で述べる状態間で表示装置を交互に駆動し、その結果、表示装置は、液晶作業においてDCバランスを維持する。このモードは、オーバーライドモードとも称される。画素回路2205の作業の第1の欠陥状態において、画素回路は、DCバランス制御スイッチ2320の作業によりストレージ素子1300の内容状態をリセットする状態に位置する。発明者が実験により証明したように、VSWL=On低電圧nにすると同時にVSWH=On低電圧にし、SPOS2309の出力をその相補SNEG2310へ接続し、ストレージ素子1300をリセットする。同時に2つの素子を切替えて、VSSより閾値電圧が約1.2ボルト高くなるようにV0を設定して電圧範囲を制限することにより、このような状況が発生することを防ぐ。これらの欠陥状態は、図21のコラム7において説明されている。画素回路2205の作業の第2の欠陥状態において、画素電圧制御回路2360の作業は、VDDをV0へ直接接続し、電流の流れが予想通り大幅に増加し、素子が過熱してラッチアップする。pチャネルMOSFET2280のゲート2381のVOVRH2294を低電圧に設定し、欠陥状況が存在する。そのため、本発明は、2つのトランジスタがOnの状況になることを防ぐ必要がある。この欠陥状態は、図21のコラム10で説明されている。このような状況を防ぐ方法は、図13G、13H、13I、13J及び関連した文にて示されている。図22は、電圧コントローラが生成した電圧の相対的尺度を示し、基準電圧とするVSSから始まり、その後、VITOH、V0、V1、VITOLが続く。図19の回路と類似し、図22の電圧レベルが生成される。この実施例において、図4に類似した電圧性能を有する液晶ノーマルホワイトモードについて説明する。当業者なら分かるように、ノーマルブラック液晶モードは類似の方式により操作され、共通平面上の電圧VITOと、画素に印加する駆動電圧との間の低電圧差を暗状態に組み合わせる点だけが異なる。第1の状況において、以下、DCバランス状態1と称し、VITOをVITOLに設定し、V0は、明状態電圧に対応し、V1は、暗状態電圧に対応する。第2の状況において、以下、DCバランス状態2と称し、VITOをVITOHに設定し、V0は、暗状態電圧に対応し、V1は、明状態電圧に対応する。図22に示すように、実際のスケールではないが、ギャップのフィールド極性以外に、DCバランス状態1とDCバランス状態2とが等しい数値であるため、ネマティック液晶の変調に関して言うと完全に等しい。液晶表示装置の適宜なDCバランス作業には、共通電極2250に印加する電圧の多重化が必要である。図22に示すように、DCバランス状態1において、表示装置を第1のモードで操作し、共通平面をVITOLに設定し、V0を明状態に対応して設定し、V1を暗状態に対応して設定する。このモードにおいて、ブラック状態に設定した画素の液晶セルを横切る実行電圧はV1とVITOLとの差であり、明状態に設定した画素の液晶セルを横切る実行電圧V0とVITOLとの差である。V0及びV1のそれぞれは、VITOLより高く、ギャップを横切るフィールド極性が構築される。DCバランス状態1を達成するために、図19の回路において、論理信号VSWHはハイ状態であり、VSWLはロー状態である。このように論理信号を設定し、共通平面電極2270VITOをVITOLへ設定する。同様に、図14の画素構造において、論理信号VSWHをハイ状態に設定し、VSWLをロー状態に設定し、セルレベルマルチプレクサを設定することにより、セルデータ状態が0又は明に設定された画素にV0を接続し、セルデータ状態が1又は暗に設定された画素にV1を接続する。これは、液晶セルを横切る実行電圧を、図21に示すように、DCバランス状態1にする。前に説明したように、0のビット値はoffを表し、1のビット値はonを表す習慣は純粋に任意である。もし図14の回路を詳細に研究すれば、反対の習慣を使用することができることが分かる。DCバランス状態2において、図22に示すように、表示装置を第1のモードに類似した第2のモードで操作するが、表示装置を横切る電界方向が反対である。この第2のモードにおいて、共通平面が第2の電圧源VITOHに接続され、暗状態に設定された画素をV0へ接続し、明状態に設定された画素をV1へ接続する。DCバランス状態1とDCバランス状態2とのフィールドは等しい数値を有するが、極性が反対であり、VITOHは、V1より高く、VITOLは、V0より低い同じ電圧絶対値でなければならない。この関係を維持し、DCバランス状態1とDCバランス状態2とは互いにミラー像となる。VSWHがローに設定されてVSWLがハイに設定されたとき、状態1は図22に示したようになる。この状況下、図14の画素構造において、画素データ状態が1又は明に設定されるとき、画素マルチプレクサ回路は、画素ミラーへV0を提供し、画素データ状態を0又は暗へ設定するとき、マルチプレクサ回路は、画素ミラーへV1を提供する。液晶セルがDCバランス状態1とDCバランス状態2とに同じ時間間隔で留まるとき、液晶セルは完全なDCバランスと見なすことができる。そのため、共通平面の多重化と、液晶セルの単独画素の多重化とが同期であるとき、2つのソース電圧からのマルチプレクサ共通平面電圧は、セルのDCバランスを完成させる。上述の素子は一緒にデバイスのDCバランスがデータの書込みに直接関係無い画素設計及び液晶デバイスを提供する。ITO電圧を制御し、表示装置上の単独画素データ状態から独立した画素ミラー電圧の選択により、表示コントローラが論理線VSWH及びVSWLを制御し、ITO電圧マルチプレクサ2235を組み合わせて操作する液晶デバイスのDCバランス状態を制御する。図23A、23B、23Cは、図4のプロジェクションシステムのフィールドシーケンシャルカラーディスプレイの変調配置を示す。表示コントローラは、表示装置アセンブリ及びLEDの両方を制御し、LEDの発光順序に応じてデータを表示装置へ正確に送らなければならない。図23Aにおいて、カラー1の第1の変調フレーム3041が活性し、変調状態3061及びLED状態3081が同時に活性する。3つの素子は、正確かつ同時に終了する必要はない。カラーデータ3061は、LED状態3081と同様に、短時間遷移期間3042の一部において渡され続ける。終点の選択は、例えば液晶の衰退時間など、様々な要素により決定される。データロードフレーム3043において、次のディスプレイピリオドのプリロードされたデータは、表示装置のストレージ素子中に置かれる。LED状態3083がoffになると、変調状態3063は、この期間においてoffと見なされ、如何なる変調も表示する画像に影響を与えることはない。表示装置が実際に所定の状態に駆動されると、前のカラーのデータの残留効果を下げることがある。第2の遷移期間3044において、変調状態3045をカラー2のデータに設定することが完了する。従来のフィールドシーケンシャルカラーディスプレイにおいて、グレイスケール強度は、主にLEDのon期間により決定される。遷移期間3044が終了すると、カラー2の表示変調フレーム3045が開始し、カラー2のLEDセグメント3085が活性する。カラー2のデータ3065は、遷移期間3046が始まるまで、セグメント3045中で表示される。LEDカラー2のセグメント3085は、この期間、表示装置を照射する。カラー2の表示変調フレーム3045が終了すると、表示装置は遷移期間3046に入り、期間中にカラーデータ3065を抑制し、LEDカラー2がoff状態3087に遷移する。データロードフレーム3047において、カラー2の画像データは表示装置にプリロードされる。表示装置は、フレーム3067においてゲートオフされ、LEDは、期間3087においてゲートオフされる。遷移期間3048において、データロード3047が終了すると、カラー3のデータ3069がカラー3の変調フレーム3049中で渡され、LEDカラー3のセグメント3089がオンされる。カラー3の表示期間3049が終了すると、表示装置は遷移期間3050へ入り、この期間において、カラー3のデータ3069を終了させ、カラー3のLED照明セグメント3089が終了する。データロードフレーム3051において、カラー1のカラーデータをプリロードする。期間3091において、データセグメント3071は、オフが維持され、LED発光を抑制する。データロードフレーム3051が終了し、表示装置がカラー1の表示変調フレーム3041に入る前、遷移セグメント3052へ一時的に入る。遷移セグメント3052において、カラーデータ3061は表示装置へ送られ、LEDが状態3081へ遷移する。多くの変更を行うことができる。例えば、原色の数は、この実施例で開示した3種類を超えてもよい。単独のカラーは、完全に順序が終了する前に繰り返したり、全てのカラーを繰り返したりしてもよい。各種原因は広く知られている。図24A~24Hは、1つのパネルカラーシーケンシャル液晶プロジェクタの変調方法の各種態様を示し、一部は特許出願第10/425,427号で開示した変調方法である。変調方法は、図5又は14の画素タイプと互換性がある。1つの画素タイプに用いる変調は、2種類に用いると解釈するべきである。図24A~24Hは、カラーフレーム内の画素変調作業と、第1のカラーから第2のカラーへ遷移する手段が描写される。図3のフィールドシーケンシャルディスプレイは、以下の実施例の典型的な表示装置に用い、特に、表示コントローラの強調制御下のLED照明及びマイクロ表示装置を含む。その他のフィールドシーケンシャルカラープロジェクションアーキテクチャはすでによく知られており、本発明の範囲内に入る。図24A、24B、24Cは、共通時間スケール上のシーケンシャルカラー作業のフレームの一部を示す。図24Aの垂直軸は、第1列が頂部に書かれて、最終列が底部に書かれた表示装置上の列を表す。図24Bの垂直軸は、画素セルの変調状態を表し、onは、ストレージ素子のデータが図5又は図14の介在回路を介して画素ミラーへ送られ、offは、画素ミラーに印加される電圧が画素電圧オーバーライド回路1360図5又は画素電圧オーバーライド回路2360図14により決定されることを表す。変調フレーム3141において、能動的に駆動された変調データが表示装置へ送られ、カラー1のLEDがon状態3181に設定される。能動的な変調が終了した後、カラー1のデータ3161は、表示装置上に短時間留まる。カラー1のデータがカラー2のデータ3143の初期状態で上書きされ、変調フレームが開始するこのデータの上昇時間を補償するまで、カラー1のLEDのon状態を延長してもよい。その他の校正方法を用いることができるが、このon状態の要求を予測することができる。遷移状態3142は、変調フレーム時間3141の終了からデータロードフレーム3143の開始まで持続する。DCバランススイッチ1340図14では2340であるが遷移状態3142の開始にオーバーライドを行い、画素電圧オーバーライド回路1360図14では2360であるがデータロードフレーム3143中でオーバーライドを行う。データ変調フレーム3143において、第2の変調フレームのデータがロードされる。データロードフレーム3143が終了すると、図5の画素オーバーライド素子1360又は図14の2360がオフし、図5のDCバランススイッチ1340又は図14の2340が操作され、上述したようにDCバランスを維持する。遷移フレーム3144間において、印加したデータ電圧。図24D及び24Eは、米国特許出願第10/435,427号及び米国特許出願第11/740,244号‘244現在の米国特許7,852,307の2種類の変調順序を示し、その内容は参考のために本案へ完全に組み入れられている。‘244では、選択列の変調期間を減らす方法が開示され、短縮列の書込データを異なる列の一部がアドレス指示周期にロードされる。短縮指示は、選択列上の全てのストレージ素子を、短縮指示の一部を形成するのと同じ値に設定する。図24Dは、スクロール変調を示し、各変調シーケンス素子の期間は、バイナリで重み付けされる。水平軸は時間を表し、垂直軸は表示装置上の列位置を表し、順序は表示装置の頂部から始まる。シーケンス素子3111は、変調表示装置の最下位ビットを表し、ノミナル値は1である。シーケンス素子3112は、約2ビットのビット重み付けを表し、変調素子3113は、約4ビットのビット重み付けを表す。変調素子3114は、約8ビットのビット重み付けを表す。この実施例において、終了ライトポインタ3116を使用し、最下位ビット素子3111の期間を構築する。この指示には、前述した表示装置上の作用のその他の書込ポインタのうちの一つが組み合わされる。イニシャルアドレスデータ指示は、アドレスデータに追随する後続データにより書く列を識別する。第1のアドレスデータ指示直後の第2のアドレスデータ指示は、固定データを有する終了する列アドレスと、その列上の全ての画素に書く特定の1つのデータ値とを含む。終了する列の選択は、後続データにより書く第1列のアドレスとは関係が無い。ここで、単独の変調シーケンス素子の境界を表す線の間隔は、y軸に沿ったシーケンス素子のビットの重み付けに正比例する。ここで、間隔及び間隔の大きさは、問題を減らす目的を満足させるために、任意又は経験に基づいて変えてもよい。図24Eは、スクロール変調シーケンスを示し、低ビット素子の期間が二進の重み付けされ、高ビット素子の期間が互いに等しいため、温度計ビットが形成される。変調素子3121は、ビット重み付けが約1である最下位ビットを表す。変調素子3122は、約2ビットのビット重み付けを表す。その残りの変調素子3123、3124、3125も約2ビットのビット重み付けを表す。このような冗長重み付けredundantweightingは、非バイナリ方式により操作して温度計ビットとし、例えば、3122の第1段を常に第1のセグメントとして採用し、例えば、3123の第2の素子は常に第2として採用され、例えば、3124の第3の素子は常に第3として採用され、例えば、3125の第4の素子は常に第4として採用される。この順番を採用する方法に基づき、米国特許出願第10/435,427号を説明する。点線3126は、使用する終了書込ポインタを表し、前述したように最下位ビットを構築する。当業者であれば、本文を良く読めばその他のスクロール変調シーケンスを容易に想到することができる。このような変化は、本文の範囲内に含まれる。図24F、24G、24Hは、x軸共通時間線上において単色フレームが遷移するときの画素の成分を分ける作業を行うときの拡大図を示す。図24Fのy軸は、頂部に書いた第1列と、底部に書いた最終列と、を表し、これは通常、表示装置の頂部及び底部を表し、その間は中間列である。図24Gのy軸は、画素駆動の3つの状態を表す。以下の文では、以上の情報を繰り返す。ノーマルモードにおいて、介在回路を介して図5のストレージ素子1300又は図14のストレージ素子2300へ記憶したデータ値を図5の画素ミラー1212又は図14の画素ミラー2212へ送り、図5のDCバランス素子1320又はDCバランス素子2320を所定設計に基づき、図22の2つのDCバランス状態の間で切替える。隔離モードにおいて、図5のDCバランス素子1320又は図14の2320の全てのトランジスタをoffに設定し、各画素の画素電圧は、画素へ能動的に最終電圧を印加する。この電圧を発生させる電荷は、電子-ホールのペアが発生して時間とともに減衰するため、短期間だけ使用される。オーバーライドモードにおいて、表示装置の画素のDCバランススイッチが隔離モードに位置し、その後、図5の画素電圧オーバーライド回路1360を起動するか、図14の画素電圧オーバーライド回路2360を起動し、全ての画素ミラーへ印加する電圧はV0又はV1のうちの1つの所定電圧であり、図5のインバータ1340又は図14のインバータ2340は、図5の画素電圧オーバーライド回路1360又は図14の画素電圧オーバーライド回路2360が送る電圧により決定される。例えば、図5又は図14である。図24Gのノーマルモード3161において画素が能動的に変調し、LED状態が図24Hにおいてonに設定されてカラー1が発射される際、カラーフィールド1の表示変調フレーム3141が表示装置を駆動させてグレイスケールを発生させる。表示変調フレーム3141が終了すると、列作業は遷移モード3142に変わる。遷移モード3142の開始において、画素変調状態が隔離状態3162に変化し、LED状態3181がカラー1に留まる。隔離状態3162の短期間の間隔の後、図5の画素電圧オーバーライド回路1360又は図14の2360の操作は、上で述べたようにオーバーライド状態3163を形成し、このときにLEDが間隔3183でオフし、データロードフレーム3143は、カラー3のデータを図5の画素スイッチ1320又は図14の2320のストレージ素子へプリロードする。遷移モード3144へ入り、図5の画素オーバーライド回路1360又は図14の2360がオフし、画素回路が隔離モード3164に留まり、LED状態がOff状態3183に短期間留まる。DCバランスモードにおいて、DCバランススイッチを操作することにより、画素回路の変調状態がノーマル3165へ戻り、LEDがカラー2のOn状態3185へ切り替わる。表示装置は、もう一つのカラーフレームにとって変調状態3145に留まり、画素変調状態3165及びLED状態3185は、変調時間が終了するまで作用し、このときDCバランススイッチが隔離モード3166へ変わる。このプロセスは、表示装置が活性されている限り繰り返される。図25A及び25Bは、表示装置の変調フレーム図23Aの3041、3045、又は3049中で発生させるグレイスケールの作業のもう一つのモードを表す。カラー遷移期間作業、初期ロード期間、画素変調状態、LED状態のそれぞれは、図24A、24B、24C、24F、24G、24Hと相違しないため、ここでは繰り返さない。この小さな変化は容易に想到することができるため、本発明の範囲内に含まれる。図25Aが表す変調方法において、変調セグメント期間は約バイナリで重み付けされる。変調方法は、図24Dと異なり、各変調平面は、典型的な従来のデバイスと同様に、表示装置において1つの走査中に書込まれる。このような変調方法の実現可能性は、主に表示装置を駆動する実効的な帯域幅により決定される。変調フレームセグメント3240及び3241は、変調フレームセグメント3250及び3251の下文の方式に類似し、バイナリで重み付けされる。変調セグメント3242及び3252において、表示装置のストレージ素子は、暗状態に書かれる。これは、ニューマチック液晶内で記憶効果が低下する過程を開始するため、カラークロスカップリングを低減させる。遷移間隔3243において、画素がまず操作により隔離モードにされてから、オーバーライドモードにされる。データは、この期間3244において、画素へ選択的に書込むが、主な目的は、液晶上で暗状態の駆動を継続して行い、カラークロスカップリングを低減させることにある。間隔3244が終了し、操作する画素が遷移間隔3245を経過し、このとき画素電圧オーバーライド回路をオフし、その後、DCバランススイッチが作用する。一旦、DCバランススイッチが作用すると、間隔3246のデータを書込むことができる。このとき第1列の下のデータを上書きして状態3246にするが、間隔3244が上書きされない限り、データが3243中に構築した状態に留まる。変調セグメント3246は、最下位ビットのバイナリ重み付けを表す。この実施例において、この間隔期間は、直接の変調セクションの最小期間より小さい。そのため、前述の終了ライトポインタを使用する。スクリーン下の約25において、TWPデータは、列を完全に上書きせずに、ちょうど書込まれたデータの上書きを開始する。これは変調を暗状態の第2の間隔3247へ設定する。一旦、ライトポインタが表示装置の末端に達すると、ポインタがスクリーン下の25になるまで、終了ライトポインタの作用によりセグメント3248のライトポインタ上に維持される。セグメント3248は、約バイナリで重み付けされる。書込み順序3248の始まりにおいて、シーケンスは依然として完全なTWP3247へ終了ライトポインタを書込む。この作用は、上述したスクリーンの25において終了する。3248を生成するライトポインタがスクリーン下50となったときに僅かに早く書かれたデータ列の終了を開始し、暗状態セグメント3249を起動させるまで、さらなる終了ライトポインタは発生しない。一旦、セグメント3248の書込みが完了すると、セグメント3250が表示装置の頂部へ書き始める。3247に必要な終了ライトポインタは、変調セグメント3250のライトポインタがスクリーン下50に達するまで持続して終了3247する。3250の重み付けは、約8ビットである。セグメント3250の書込みが完了すると、8ビットの適宜な時間が経過するまで、表示装置のライトは作用せず、即ち、スクリーン頂部セグメント3250終了されてセグメント3251が起動され、約4ビットで重み付けされる。一旦、3251の書込みが完了すると、次のライトポインタは連続列を暗状態に書込んで、セグメント3252を生成させる。一旦、全ての列が書込まれると、表示装置は以前のように遷移セグメント3253に入る。まず、隔離モードに入ってから、オーバーライドモードに入り、その後オーバーライドセグメント3254が作用する。表示装置が作用する限り、各カラーのデータはこの過程を継続して行う。図25Bが示す変調方法において、変調セグメント期間の重み付けは、非バイナリ温度計ビットと、約バイナリビットとの混合である。変調方法は、図24Dと異なり、各変調平面が、典型的な従来のデバイスと同様に表示装置において1つの走査中で書込まれる。このような変調方法の実現可能性は、主に表示装置を駆動する実効的な帯域幅により決定される。変調フレームセグメント3260及び3261は、変調フレームセグメント3270、3271、3272の下文の期間の温度計重み付けビットに類似する。変調セグメント3262及び3272において、表示装置のストレージ素子は、暗状態に書かれる。これは、ニューマチック液晶内で記憶効果が低下する過程を開始するため、カラークロスカップリングを低減させる。遷移間隔3263において、画素をまず操作により隔離モードにしてから、オーバーライドモードにする。データは、この期間3264において、選択的に画素へ書込むが、その主な目的は、液晶上で暗状態の駆動を継続して行い、カラークロスカップリングを低減させることにある。間隔3264が終了し、操作する画素が遷移間隔3265を経過するとき、画素電圧オーバーライド回路をオフし、その後、DCバランススイッチが作用する。一旦、DCバランススイッチが作用すると、間隔3246のデータを書込むことができる。このとき第1列の下のデータを上書きして状態3266にするが、間隔3264が上書きされない限り、データが間隔3243中に構築した状態に留められる。変調セグメント3266は、最下位ビットのバイナリ重み付けを表す。この実施例において、この間隔期間は、直接の変調セクションの最小期間より小さい。そのため、前述の終了ライトポインタを使用する。スクリーン下の約25において、TWPデータは、列を完全に上書きせずに、ちょうど書込まれたデータの上書きを開始する。これは発生した変調を暗状態の第2の間隔3267へ設定する。一旦、ライトポインタが表示装置の末端に達すると、ポインタがスクリーン下の25になるまで、終了ライトポインタの作用により発生したセグメント3268のライトポインタ上で持続させる。セグメント3268は、約バイナリで重み付けされる。3268を発生させるライトポインタがスクリーン下50になったとき、頂部列の終了を開始し、暗状態セグメント3269を起動させるまで終了ライトポインタは必要ない。一旦、セグメント3268の書込みが完了すると、セグメント3270が表示装置の頂部への書込みを開始する。終了3267が必要な終了ライトポインタは、3270のライトポインタがスクリーン下50に達するまで持続する。セグメント3270、3271、3272の重み付けは、約4ビットである。セグメント3270の書込みが完了すると、セグメント3271のライトポインタが開始する。セグメント3271の書込みが完了すると、セグメント3272の書込みを開始する。一旦、セグメント3272の書込みが完了すると、セグメント3273の書込みを開始し、列を暗状態に書込む。一旦、全ての列が書込まれると、表示装置は以前のように遷移セグメント3274に入る。まず、隔離モードに入ってから、オーバーライドモードに入り、その後、オーバーライドセグメント3275が作用し、過程を再び開始する。図26A、26B、26Cは、1つのカラー内でグレイスケールを発生させるもう一つの手段を表す。カラー間の遷移は、図24F、24G、24Hに示すように操作する。本実施例において、LEDは、図26Cの一つのカラー状態をオンに保つ。図26Aにおいて、データセグメント3341は、重み付け変調サイクルを表し、画素回路はノーマルモードで操作される。データセグメント3341の期間は、背面をロードするのに必要な時間より短いか略等しい時間である。セグメント3341の所定時間において、画素電圧オーバーライドスイッチを起動させることにより、各画素回路は、DCバランススイッチを操作して隔離モード3362に入れてからオーバーライドモード3363へ入れて遷移セグメント3342に位置する。このときデータロードセグメント3343が発生し、全ての画素が上書きされて画素ミラーに印加する電圧は変更されない。データロードセグメント3343が終了すると、表示装置が遷移セグメント3344に入り、画素電圧オーバーライド回路がセグメント3364においてオフしてから、DCバランススイッチがセグメント3365において作用し、画素成分量の状態に基づき、表示セグメント3345において、画素ストレージ素子にロードしたデータの状態の所定の電圧を画素へ送る。データ表示セグメント3345が終了すると、表示装置は遷移セグメント3346に入り、DCバランススイッチが、まず操作により隔離モード3366となり、その後、画素電圧オーバーライド回路を操作してオーバーライドセグメント3367にする。オーバーライドセグメント3367において、発生したデータをセグメント3347へロードする。データロードデータロードセグメント3347が完了した後、表示装置は遷移セグメント3348へ入り、このとき画素電圧オーバーライド回路がオフし、画素が隔離モード3368に入り、続いて、ノーマルモード3369でDCバランススイッチの作業を行う。表示セグメント3349は、アレイに必要なロード時間より大幅に大きい。変調セグメント3349が終了する前に、DCバランスオーバーライドスイッチが隔離モード3370に位置し、データロード3350が画素アレイのストレージ素子に発生する一方、変調セグメント3349が表示装置上で作用する。表示セグメント3349に必要な期間が終了すると、DCバランススイッチが操作によりノーマルモード3371に戻り、データロード3350中でロードされたデータが画素ミラーに送られるため、データセグメント3351の表示が開始される。3351の終了前のデータロード作業の時間が十分あるように、DCバランススイッチがノーマル状態3371に留まる。このときDCバランススイッチは隔離モード3372に入り、画素データロード3352を発生させる一方、画素は、以前にロードしたデータを表示し続ける。データセグメント3351の所定期間が終了すると、DCバランススイッチは操作によりノーマル位置になる。図26A、26B、26Cの変調方法は、バイナリで重み付けされた変調セグメント、非バイナリで重み付けされた変調セグメント、又は前述した実施例の2種類混合したものを使用してもよい。本発明が開示する1つの画素の画像データを表示する画素表示素子は、表示素子内の電圧制御手段を含み、画素表示素子の電極へ印加する電極電圧の多重化及び選択を行う。画素素子は、画素ミラーへ印加する電圧と、下地のストレージ素子とを隔離する手段をさらに提供する。画素素子は、1つの所定電圧をアレイ全体へ送り、表示装置の画素素子を上書きしない画素電圧オーバーライド回路をさらに含む。本発明は、表示制御手段をさらに開示し、制御信号を画素素子へ提供し、所定の1組の電圧から1つの電圧を共通対向電極平面へ送り、ITO電圧マルチプレクサへ制御信号を提供し、所定の1組の電圧から共通対向電極平面へ電圧を送る。好適な実施例において、電圧制御手段は、多重化手段をさらに含み、複数の入力信号を受け取り、電極電圧の多重化及び選択により、表示素子の電極及び共通対向電極平面へ印加される。もう一つの好適な実施例において、ITO電圧マルチプレクサ手段は、一連の入力信号から信号を受け取り、1組の所定電圧を多重化して選択した1つの電圧を共通対向電極平面へ印加させる。他の好適な実施例において、表示システムは、表示するデータのバッファリングを行うデータバッファリング手段をさらに含むとともに、直前に表示したデータを表示し続ける。他の好適な実施例では、画像表示システムは、電圧制御手段へ入力するデータビットを記憶するストレージ素子をさらに含む。他の好適な実施例において、画素素子は、全面的に決定した電圧を画素ミラーへ送る手段を含み、画素記憶素子上に記憶したデータを上書きしない。他の好適な実施例において、電圧制御手段は、CMOSを基礎とする論理デバイスである。他の好適な実施例において、電圧制御手段は高又は低電圧のバイナリ信号を電極へ入力する。他の好適な実施例において、ストレージ素子は、2つの相補状態のうちの1つを電圧制御手段へ送る手段を含む。他の好適な実施例において、ストレージ素子は、CMOSを基礎とする記憶デバイスをさらに含む。他の好適な実施例において、ストレージ素子はストレージ素子を含み、スタティック型RAMSRAMをさらに含む。本発明を好適な実施例により説明するが、これらの開示は何ら制約を与えるものではない。当業者が上の文を読んだ後、各種の変更及び修飾は明白である。そのため、特許請求の範囲は、発明の実質上の精神と範囲内で、変更や修飾を加えることができる。"