静電放電ESD保護回路であって、第1の導電型の第1の低ドープウェルと、第2の導電型の第2の低ドープウェルと、前記第1の低ドープウェル内に形成された前記第1の導電型の第1の高ドープ領域と、前記第1の低ドープウェル内に形成された前記第2の導電型の第2の高ドープ領域と、前記第2の低ドープウェル内に形成された前記第1の導電型の第3の高ドープ領域と、前記第2の低ドープウェル内に形成された前記第2の導電型の第4の高ドープ領域と、前記第2の高ドープ領域と前記第2の低ドープウェルとの間にある前記第1の低ドープウェル内に形成された前記第1の導電型の第5の高ドープ領域と、前記第2の高ドープ領域と前記第2の低ドープウェルとの間にある前記第1の低ドープウェル内に形成された前記第2の導電型の第6の高ドープ領域と、ESD事象中、前記ESD保護回路をオンにするトリガ回路とを備え、前記トリガ回路が、前記第1の高ドープ領域、前記第2の高ドープ領域、前記第3の高ドープ領域、前記第4の高ドープ領域、前記第5の高ドープ領域及び前記第6の高ドープ領域の少なくとも1つに結合される、ESD保護回路。前記第1の高ドープ領域と前記第2の高ドープ領域との間に結合された第1のレジスタと、前記第3の高ドープ領域と前記第4の高ドープ領域との間に結合された第2のレジスタとをさらに備える、請求項1に記載のESD保護回路。前記第5の高ドープ領域が、前記第6の高ドープ領域に直接接続され、前記第5の高ドープ領域及び前記第6の高ドープ領域に他の領域は接続されず、前記第2の高ドープ領域が、前記ESD保護回路のカソードであり、前記第3の高ドープ領域が、前記ESD保護回路のアノードである、請求項1に記載のESD保護回路。前記トリガ回路が、前記第4の高ドープ領域と前記第2の高ドープ領域との間に結合された第1のトリガ回路、前記第3の高ドープ領域と前記第1の高ドープ領域との間に結合された第2のトリガ回路、前記第5の高ドープ領域が前記第6の高ドープ領域に接続され、前記第3のトリガ回路が、第3の高ドープ領域と前記第5の高ドープ領域との間に結合される、第3のトリガ回路、前記第4の高ドープ領域と前記第1の高ドープ領域との間に結合された第4のトリガ回路、および前記第5の高ドープ領域が前記第6の高ドープ領域に接続され、第5のトリガ回路が、前記第4の高ドープ領域と前記第5の高ドープ領域との間に結合される、第5のトリガ回路のうちの少なくとも1つを備え、前記第1、第2、第3、第4および第5のトリガ回路の任意のものが、ESD事象中に、前記ESD保護回路をオンにするように構成される、請求項1に記載のESD保護回路。前記第6の高ドープ領域が、前記第2の高ドープ領域と前記第5の高ドープ領域との間に形成される、請求項1に記載のESD保護回路。前記第5の高ドープ領域と前記第2の高ドープ領域との間に高ドープ領域が形成されず、前記第5の高ドープ領域と前記第6の高ドープ領域との間に高ドープ領域が形成されず、前記第6の高ドープ領域と前記第2の高ドープ領域との間に高ドープ領域が形成されない、請求項1に記載のESD保護回路。前記第5の高ドープ領域が、接続要素によって前記第6の高ドープ領域に結合され、前記接続要素が、金属接続、金属コンタクト、バイア、金属線、レジスタ、キャパシタ、ダイオード、金属酸化膜半導体MOSデバイス、バイポーラトランジスタおよび制御回路の少なくとも1つを含む、請求項1に記載のESD保護回路。前記接続要素が、半導体デバイスの通常動作中に第1の状態にあり、前記接続要素が、ESD事象の第1の期間中に第2の状態にある、請求項7に記載のESD保護回路。前記接続要素が、ESD事象の第2の期間中に第1の状態にある、請求項8に記載のESD保護回路。前記第6の高ドープ領域と前記第2の高ドープ領域との間に形成された前記第1の導電型の第7の高ドープ領域と、前記第2の高ドープ領域と前記第3の高ドープ領域との間の前記第1の低ドープウェル内に形成された前記第2の導電型の第8の領域とをさらに備え、前記第8の領域が、前記第6の高ドープ領域および前記第7の高ドープ領域を少なくとも部分的に取り囲む、請求項1に記載のESD保護回路。前記第6の高ドープ領域を少なくとも部分的に取り囲む前記第2の導電型の第7の領域をさらに備える、請求項1に記載のESD保護回路。前記第7の領域のドーパントレベルが、前記第2の低ドープウェルのドーパントレベルより高く、前記第7の領域のドーパントレベルが、前記第6の高ドープ領域のドーパントレベルより低い、請求項11に記載のESD保護回路。前記第5の高ドープ領域を少なくとも部分的に取り囲む前記第1の導電型の第7の領域をさらに備える、請求項1に記載のESD保護回路。前記第7の領域のドーパントレベルが、前記第1の低ドープウェルのドーパントレベルより高く、前記第7の領域のドーパントレベルが、前記第5の高ドープ領域のドーパントレベルより低い、請求項13に記載のESD保護回路。前記第1の低ドープウェルおよび前記第2の低ドープウェルを取り囲む前記第2の導電型の第3の低ドープウェルをさらに備える、請求項1に記載のESD保護回路。前記第2の導電型の第3の低ドープウェルと、前記第1の低ドープウェルの下方に位置し、前記第2の低ドープウェルおよび前記第3の低ドープウェルの下方に少なくとも部分的に位置する前記第2の導電型の第4の低ドープウェルとをさらに備え、前記第2の低ドープウェル、前記第3の低ドープウェルおよび前記第4の低ドープウェルの組み合わせが、前記第1の低ドープウェルを少なくとも部分的に取り囲む、請求項1に記載のESD保護回路。前記第2の導電型の第3の低ドープウェルと、前記第1の低ドープウェル、前記第2の低ドープウェルおよび前記第3の低ドープウェルの下方に位置する前記第2の導電型の第4の低ドープウェルと、前記第4の低ドープウェルと前記第2の低ドープウェルとの間に位置付けられた前記第1の導電型の第5の低ドープウェルとをさらに備え、前記第3の低ドープウェルおよび前記第4の低ドープウェルの組み合わせが、前記第1の低ドープウェル、前記第2の低ドープウェルおよび前記第5の低ドープウェルを少なくとも部分的に取り囲む、請求項1に記載のESD保護回路。前記第1の導電型がp型であり、前記第2の導電型がn型である、請求項1に記載のESD保護回路。前記第1の導電型がn型であり、前記第2の導電型がp型である、請求項1に記載のESD保護回路。前記第1の低ドープウェルと前記第2の低ドープウェルとの間の接合に形成された前記第2の導電型の第7の領域をさらに備え、前記第7の領域が、前記第1の低ドープウェルおよび前記第2の低ドープウェル内に少なくとも部分的に拡張し、前記トリガ回路が前記第7の領域を含む、請求項1に記載のESD保護回路。ラッチアップ問題を解決して、より高い電源電圧で動作するシステムにSCRを実装できるようにするために、ダイオードをSCRと直列にして追加するか、または複数のSCRを直列に重ねることによって、SCRの保持電圧を上げてもよい。高電圧HV応用におけるこれらの解決策に関する問題は、供給電圧を超える保持電圧に達するために、非常に多くの追加要素が必要になる点である。1つのダイオードでは、保持電圧を0.7Vしか上げられないため、実用化には非常に多くのダイオードが必要になる。同様に、必要なだけ多くのSCRを直列に重ねるのは実用的でない。追加する要素の数により、ダイオードまたはSCRの実装に必要な面積が非常に大きくなる。さらに、多くの追加デバイスからのダーリントン効果による漏れが非常に高くなる。あるいは、HV技術において、ツェナーダイオード、ゲート接地n型チャネル金属酸化膜半導体GGNMOS:ground-gatedn-typechannelMOS、抵抗相補型金属酸化膜半導体RC-MOS:resistivecomplementaryMOSなどの他のデバイスが使用されてもよいが、これらは大きな面積を要し、問題を引き起こす。電源電圧を超える高保持電圧および高電流能力を備えた新しいデバイスが必要とされている。高保持電圧HV静電放電ESD保護回路が、シリコン制御整流器SCRデバイスと、SCRデバイスの保持電圧を上げうるSCRデバイスのアノードおよびカソード間の長さLAC内に設置された補償領域とを備える。補償領域は、負のフィードバック機構をSCRデバイスに導入することで、SCRのループゲインに影響を与え、高保持電圧で回生フィードバックに到達させうる。本明細書に記載する回路は、N型およびP型を含む導電型のウェルを含む。以下、第1の導電型を参照する場合、第1の導電型は第2の導電型の反対のものでありうる。例えば、第1の導電型がN型であれば、第2の導電型はP型でありうる。同様に、第1の導電型がP型であれば、第2の導電型はN型でありうる。以下の実施形態において、いずれかの配列の導電型を有する回路が実装されてもよい。図面は、特定の型のバイポーラトランジスタを示していることもあるが、図面に示す回路は、反対の導電型のトランジスタになる反対の導電型の領域を有するように実装されてもよい。この場合、PNPバイオポーラトランジスタは、NPNバイポーラトランジスタになり、NPNバイポーラトランジスタは、PNPバイポーラトランジスタになりうる。以下の記載において、共通する数字表示が、複数の図面にわたって同様の対応する部品に使用されている場合がある。一般に、部品番号の最初の数字は、図番から始まる。例えば、図1に示すアノード領域101は、図5に示す同様のアノード領域501に相当する。同様に、図6に示す領域601、603および610によって形成されるバイポーラ681は、図21に示す領域2101、2103および2110によって形成される同様のバイポーラ2181に相当する。説明を明確にするために、または図面の向きにより、場合によっては、バイポーラトランジスタが図面に明確に示されていない場合がある。しかしながら、図xの領域x02、x10およびx20から形成されたバイポーラx82は、図yの領域y02、y10およびy20から形成されたバイポーラy82と類似しうることを理解されたい。当業者であれば、領域が、複数の機能を果たすものとして見なされうることを認識するであろう。例えば、ウェル領域は、第1のトランジスタのエミッタとして働き、シリコン制御整流器SCRのアノードとして働きうる。このように、以下の記載において、同じ領域は、その領域が果たす機能の状況に応じて、異なる名称で呼ばれることがある。一例として、エミッタ601と描写されることもあれば、その後に、同じ領域を指してアノード601と描写することもある。数値表示は、着目する領域に明瞭な表記を与えるが、先行する記述表記により、本明細書の記載を読みやすくする。図1は、高電圧HV静電保護ESD保護回路100の第1の実施形態を示す。HVESD保護回路100は、第1の導電型に高ドープされてもよい領域101、104および105を含む。領域102、103および106は、第2の導電型に高ドープされてもよい。ウェル領域110は、第1の導電型のものであってもよく、領域101、104および105より低いドーピングレベルを有してもよい。ウェル領域120は、第2の導電型のものであってもよく、領域102、103および106より低いドーピングレベルを有してもよい。高ドーピング領域101および103は、ウェル領域120に形成されてもよく、高ドープ領域102、104、105および106は、ウェル領域110に形成されてもよい。高ドープ領域101、102、103、104、105および106は、フィールド酸化物、トレンチ分離または同等の材料によってチップ表面上で分離されてもよい。半導体チップは、HVESD保護回路100に加えて他の回路を含んでもよい。領域101エミッタ、110コレクタおよび120ベースは、第1のバイポーラデバイス181を形成してもよい。領域102エミッタ、110ベースおよび120コレクタは、第1のバイポーラデバイス181とは反対の型であってもよい第2のバイポーラデバイス182を形成してもよい。バイポーラ181および182は、SCRデバイスを形成するように結合されてもよい。領域101および102は、それぞれ、SCRデバイスのアノードおよびカソードと呼ばれることもある。これらの2つの領域間の間隔は、アノードカソード間隔LACと呼ばれることもある。領域105および106は、LCA内に形成されてもよい。領域105および106は、接続191によって結合されてもよい。接続191は、金属コンタクト、バイア、金属線、レジスタ、キャパシタ、ダイオード、金属酸化膜半導体MOSデバイス、バイポーラ、制御回路または領域105および106間の接続を形成する任意の他の電気要素もしくは要素の組み合わせであってもよい。領域102エミッタ、106コレクタおよび110ベースは、バイポーラ183を形成してもよい。アノード101は、抵抗要素192を通る領域103に結合されてもよい。同様に、カソード102は、抵抗要素193を通る領域104に結合されてもよい。領域110のウェル抵抗は、領域105を領域104に結合する抵抗経路を生じうる。領域101は、バイポーラ181のエミッタである。領域101および120間の接合に順バイアスが加えられると、バイポーラ181は、コレクタ電流をウェル110内に注入し始めうる。この電流は、ウェル110にある多数のキャリアからなるものであってもよい。電流は、領域104およびレジスタ193を通ってカソード102に流れうる。電流がレジスタ193を通ると、レジスタ193の両端に電圧差が生じうることで、領域110および領域102の接合に順バイアスが加えられる状態になる。領域102は、バイポーラ182および183の両方のエミッタでありうる。バイポーラ182を流れる電流は、ウェル120にコレクタ電流の形をとりうる。この電流は、アノード101からレジスタ192および領域103を通って流れうる。電流がレジスタ192を流れると、レジスタの両端に電圧差が生じうることで、領域101および120間の接合に順バイアスが加えられうる。電流の前述した挙動は、正のフィードバックループについて記載している。例えば、外部トリガ電流によって、接合に順バイアスが加えられると、正のフィードバックは、SCRデバイスをアクティブに維持しうる。フィードバック電流が、継続された外部トリガ電流を注入することなく、接合に順バイアスが加えられた状態を維持できるほど高ければ、バイポーラ181および182間のフィードバックは回生状態になりうる。回生フィードバックは、SCRデバイスをアクティブに維持しうる。SCRは、SCRを含むバイポーラ、この場合、バイポーラ181および182の順方向ゲインの値が1以上である場合、回生フィードバックを持続する。この値は、一般に、ループゲインと呼ばれる。ループゲインが1以上であれば、いずれかのバイポーラ181または182のベースに流れる小さな電流が、バイポーラの順方向ゲインによって掛け合わされ、他方のバイポーラのベースに注入されうる。次に、電流は、他方のバイポーラの順方向ゲインによって掛け合わされ、最初のバイポーラのベースに注入されうる。この正のフィードバック動作により、バイポーラは、電流がさらに増大できない飽和状態にされる。典型的なSCRデバイスの場合、アノードおよびカソードの保持電圧は、1.2Vでありうる。バイポーラトランジスタの実効順方向ゲインは、アーリー効果によってコレクタエミッタ電圧に依存しうる。式中、VAはアーリー電圧であり、Icはコレクタ電流であり、dIc/dVceはコレクタ電流の変化とコレクタエミッタ電圧の変化の比である。このように、アノード101およびカソード102間に印加される電圧が上がると、バイポーラ181および182間のループゲイン、ひいては、正のフィードバックが増大しうる。正のフィードバックが増大すると、SCRのトリガ速度も上がりうる。領域105および106は、図1のSCRの保持電圧を上げることによって、SCR補償領域として見なされてもよい。領域105および106が、図1のSCRのアノード101およびカソード102間になければ、SCRは、1V~2Vの典型的な保持電圧を呈しうる。領域105および106を追加すると、SCRデバイスから電流がそれ、SCRデバイスに負のフィードバック機構が導入されうる。領域102は、バイポーラ183およびバイポーラ182のエミッタとして働きうる。領域110はまた、バイポーラ182および183のベースとしても働きうる。このように、バイポーラ182が電流を導通すると、バイポーラ183も電流を導通しうる。バイポーラ183は、エミッタ電流の比較的大きな部分が、バイポーラ182よりバイポーラ183によって導通されうるように、バイポーラ182より効率的になりうる。このように、バイポーラ182のコレクタ電流がより小さいことは、SCRループゲインを負に補償する正のフィードバックに寄与しうる。バイポーラ183が電流を導通すると、コレクタ106の電圧は、カソード102の電圧に引き寄せられうる。同様に、接続191により、領域105の電圧は、接続191の性質に依存して、コレクタ106の電圧へ引き寄せられうる。図1において、領域105の電圧は、領域106の電圧に類似しうる。領域105の電圧は、バイポーラ181のコレクタ付近のエリアにおいて領域110の電圧を低く維持しうる。領域105の低電圧は、領域104またはバイポーラ182ではなく、カソード102へ電流が流れる別の経路を与えうる。領域110の局所電圧が低いことにより、領域110~102の接合に順バイアスを加えた状態にすることが困難になる。このように、バイポーラ181および182間のSCRフィードバック機構のゲインは低減されえ、負のフィードバックを導入するものとして見なされうる。SCRの正のフィードバックを増大して、領域105および106によって導入される負のフィードバックの効果を打ち消すために、SCRデバイスにかかる電圧が上げられることで、バイポーラデバイスの順方向ゲインを増大しうる。正のフィードバックが、SCRのループゲインが1以上になるように負のフィードバックを打ち消すのに十分な大きさになると、SCRは回生状態になりうる。このように、図1に示すSCRの保持電圧は、領域105および106によって導入される負のフィードバックにより高くなりうる。SCRデバイスのLAC内に領域105および106を配置することで、SCRデバイスのフィードバックサイクルに影響を与え、SCRデバイスループゲインを補償することによって、SCRデバイスの特性が変更されうる。SCRデバイスのアノード101およびカソード102の間に領域105および106を配置すると、SCRデバイスの動作が著しく影響を受ける。アノード101およびカソード102間のウェル110に配置される領域105および106は、バイポーラ182のベース内に効果的にあるものとして見なされうる。バイポーラ183は、バイポーラ182のベースから小数キャリアを効果的に引き寄せ、これにより、バイポーラ182の順方向ゲインが低下しうる。ウェル110内へバイポーラ181によって、およびウェル120内へバイポーラ182によって電流を注入する方向性により、図1に示すようなLAC内での領域105および106の配置には重要な効果がある。概して、電流はアノード101からカソード102に向かって流れうる。したがって、領域105および106は、SCRデバイスの動作に著しく影響を与えるこの電流経路に直接配置されてもよい。LACの外側での領域105および106の配置は、SCRデバイスの性能にあまり影響を及ぼさない。LACの内側に配置された領域105および106により、バイポーラ183はバイポーラ182より強力になりうる。領域105および106がLACの外側に配置されれば、バイポーラ183のコレクタは、バイポーラ182のベースに位置しない。このようにして、バイポーラ183は、SCRデバイスの正のフィードバックサイクルに与える影響が少なくなりうる。さらに、バイポーラ181によって注入された多数キャリアがウェル120の方向からウェル110および領域102間の接合に達するため、領域102からウェル110内への少数キャリアの注入は、ウェル120の方向に主に起こりうる。領域105および106がLACの外側に配置されれば、バイポーラ182はバイポーラ183より好ましくなる。LAC内に配置された領域105および106により、領域105は、バイポーラ181のコレクタ接合に極めて近接して配置されうることで、コレクタおよび領域105間のウェル抵抗が最小限に抑えられる。逆に、領域105がLACの外側に配置されると、領域105およびバイポーラ181のコレクタ接合間の距離が長くなる。バイポーラ181のコレクタ接合は、電流をウェル110内に注入する。距離が長くなることで、バイポーラ181のコレクタ接合および領域105のウェル抵抗が増大し、前述した抵抗の電圧上昇が高くなりうる。電圧上昇が高いほど、ウェル110および領域102間の接合は容易に順バイアス状態になる。このように、LACの外側に領域105および106が配置されると、SCRデバイスの負のフィードバックへの寄与が低減して効率性が低減する。領域105および106がLACの外側に配置されれば、SCRの正のフィードバックは、領域105および106の負のフィードバックの影響より比較的強くなりうる。このようなシナリオは、結果的に熱暴走を導きうる。電流は、領域105および106を通る経路より、アノード101およびカソード102間の直接経路を優先させることで、影響を少なくしうる。直接経路を優先することで、正のフィードバックの強さがさらに増し、領域105および106の影響がさらに低減される。このようにして、保持電圧を上げるために、LAC内に領域105および106を配置することが好ましい場合がある。図2は、図1に示すHVESD保護回路100の実施形態の平面図を示す。図2には示していないが、領域101、110および120は、バイポーラデバイス181を形成し、領域102、110および120は、バイポーラデバイス182を形成し、領域102、106および110は、バイポーラ183を形成しうる。領域101、102、103および104、110、ならびに120は、SCRデバイスを形成しうる。補償領域105および106は、SCRデバイスの保持電圧を上げうる負のフィードバック効果を導入しうる。領域101~106の幅および長さは、図1および図2に示すものとは、各領域に対して異なる場合がある。図3は、補償領域305および306が、ウェル領域320内に配置されてもよいHVESD保護回路300の実施形態を示す。領域305は、第2の導電型で高ドープされてもよく、領域306は、第1の導電型で高ドープされてもよい。領域301、306および320は、バイポーラトランジスタ383を形成し、バイポーラトランジスタ383は、図1に同様に示すように、バイポーラ381と対抗し、バイポーラ382よりバイポーラ381の実効順方向ゲインを低減しうる。領域310に適用されうるさまざまな実施例が、領域320に適用されてもよいことを認識されたい。領域310および320のドーピングレベルは、結果的に得られる保持電圧に影響を及ぼしうる。図4は、別の実施形態のように並列配置ではなく、補償領域405および406が交互に実装されうるHVESD保護回路400の実施形態の平面図を示す。図示した交互配置のレイアウトにより、補償領域405および406のレイアウトを最適化することによって面積効率が高められうる。領域405および406はまた、特定の所望の性能に合わせ、領域間の所望の電圧関係を達成するために、種々の方法でコネクタ要素によって接続されてもよい。図5は、領域502がセグメント化され、502のセグメント間の空間内に補償領域506が拡張されてもよいHVESD保護回路500の実施形態の平面図を示す。領域502および506のレイアウトは、バイポーラトランジスタ582に対してバイポーラトランジスタ583の効率を高めることで、より高い保持電圧が得られうる。領域502および506は、図5に示すレイアウトにおいてセグメント化され配向されうるが、SCRデバイスの特別な所望の挙動に好ましいものでありうる別のレイアウトが可能であることを認識されたい。図6は、領域606がウェル領域636によって取り囲まれうるHVESD保護回路600の実施形態を示す。領域636は、領域606より低いドーピング濃度を有する領域606と同じ導電性のものであってもよい。1つの実施形態において、領域636は、少なくとも領域606と接触し、別の実施形態において、領域636は、領域606を完全に取り囲む。図6に示すように、領域636は、補償領域606をアノード601およびカソード602間の電流経路内にさらに拡張させてもよい。領域636はまた、コレクタ606の接合面積を増大させることによってバイポーラ683の効率性を上げてもよい。1つの実施形態において、領域636は、領域606より深く領域610内に拡張してもよい低ドープされた領域であってもよい。別の実施形態において、領域636は、領域620と同じウェルタイプであってもよい。さらなる別の実施形態において、領域636は、領域606より深く領域610内に拡張し、領域606と同じ導電性を有する任意のウェル領域であってもよい。ウェル領域636と同様のタイプのウェル領域が、本明細書に記載する実施形態の任意のものに追加されても除去されてもよいことを理解されたい。図7は、図6に示す実施形態に類似したHVESD保護回路700の実施形態を示し、同図において、補償領域705および706の位置は、領域706がアノード701により近く、領域705がカソード702により近くなるように交換される。領域736は、図6の領域636に類似し、領域706と同じ導電型のものである。領域736は、領域710内の深くに領域706を拡張する。図8は、HVESD保護回路800が領域835をさらに含む、図6に示す実施形態に類似したHVESD保護回路800の実施形態を示す。領域835は、領域805と同じ導電型のものであってもよい。1つの実施形態において、領域835は、少なくとも領域805と接触し、別の実施形態において、領域835は、領域805を完全に取り囲む。図8に示すように、領域835は、領域805をアノード801およびカソード802間の電流経路内にさらに拡張してもよい。1つの実施形態において、領域835は、領域805より深く領域810内に拡張してもよい低ドープされた領域であってもよい。領域805は、低電圧を有してもよく、領域835は、領域810内にさらに低電圧を与えることで、バイポーラ882ではなく、バイポーラ883により多くの電流が流れうる。図9は、領域935が領域905および906の両方の下に拡張されうる、図8に示す実施形態に類似したHVESD保護回路900の実施形態を示す。領域935は、領域905と同じ導電型のものであってもよい。この実施形態において、図8の領域836に類似した低ドープ領域は形成されなくてもよい。図10は、図3および図6に示す実施形態に類似した特徴を組み込んだHVESD保護回路1000の実施形態を示し、同図において、HVESD保護回路1000は、補償領域1005および1006ならびに補償領域1007および1008の両方を含んでもよい。領域1005、1006および1010は、第1の補償バイポーラを形成してもよく、領域1007、1008および1020は、第2の補償バイポーラを形成してもよい。図10に示す領域1036は、領域1006と同じ導電性のものであってもよく、図6において領域636が領域606を拡張する方法と同様に領域1006を拡張してもよい。領域1005、1006、1007および1008を含むことで、保持電圧を上げうるSCRデバイスの効率が低下しうる。図11は、図10に示す実施形態に類似したHVESD保護回路1100の実施形態を示し、補償領域1105、1106、1107および1108は、領域1110内に位置しうる。領域1105および1107は、第1の導電型のものであってもよい。領域1106および1108は、第2の導電型のものであってもよい。領域1136および1138は、第2の導電型のものであってもよく、領域1106および1108をそれぞれ拡張させてもよい。図11に示す実施形態は、2つの結合対の補償領域を示すが、SCRデバイスのLAC内に配置されうる補償領域は、任意の数の結合対であってもよい。結合対を追加すると、SCRデバイスの面積消費を増大しながら、SCRデバイスの保持電圧を上げうる。図12~図14は、複数の結合対の補償領域のいくつかの可能な並び替えを含むHVESD保護回路の実施形態を示す。図12~図14に示す結合対の配列は、結合対の接続および配置のうちの多くの可能な並び替えのうちの3つにすぎないことを認識されたい。以下の3つの実施例は、結合対領域の考えられうる配列および配置の網羅的なリストを意味するものではない。図12は、互いに隣接してよく、接続要素1291によって結合されてもよい補償領域1205および1206を含むHVESD保護回路1200の実施形態を示す。補償領域1207および1208は、互いに隣接してもよく、接続要素1294によって結合されてもよい。結合対は、接続要素1295によって互いに結合されてもよい。図13は、接続要素1391によって結合されてもよい補償領域1305および1306と、接続要素1394によって結合されてもよい補償領域1307および1308とを含むHVESD保護回路1300の実施形態を示す。図13に示す実施形態において、領域1305が結合対1307および1308間にあり、領域1308が結合対1305および1306間にあるように領域が配置されてもよい。図14は、接続要素1491によって結合されてもよい補償領域1405および1406と、接続要素1494によって結合されてもよい補償領域1407および1408とを含むHVESD保護回路1400の実施形態を示す。図14に示す実施形態において、領域1407および1408は、領域1405および1406間に配置されてもよい。図15は、領域1507および1508が領域1506と同じ導電型のものであってもよく、領域1506および領域1502間に配置されてもよい、HVESD保護回路1500の実施形態を示す。領域1507および1508は、接続要素1594によって結合されてもよい。この実施形態において、追加のバイポーラトランジスタが、領域1502、1508および1510によって形成されてもよい。領域1507は、バイポーラ1583のエミッタとして見なされてもよく、前述した実施形態において、バイポーラ1583のエミッタは、領域1502によって同様に構成されたものである。追加のバイポーラトランジスタは、領域1510から追加の高エネルギー少数キャリアを引き離しうる。領域1508に収集された高エネルギー少数キャリアは、高電圧で領域1507によって注入されるため、低エネルギー少数キャリアに低減されうる。低エネルギーキャリアは、バイポーラ1583の効率性を上げうる運動量が低減されることにより、領域1506によって容易に収集されうる。1582の効率性は、LAC内の追加の領域1507および1508からベース長さが長くなるため低減されうる。図15は、1対の結合領域1507および1508を示すが、LAC内には、同様の結合領域の任意の数の対が配置されてもよい。図16は、ゲート1694が補償領域1606およびカソード1602間に配置されてもよいHVESD保護回路1600の実施形態を示す。ゲート1694は、領域1602および1606間で局所的にチップ表面絶縁層をブロックして、バイポーラ1683の効率を高めてもよい。あるいは、領域1602および1606間に絶縁層が形成されないように、特殊な層例えば、シャロートレンチアイソーレションSTIブロックが配置されてもよい。図17は、ゲート1794が補償領域1705および1706間に配置されてもよいHVESD保護回路1700の実施形態を示す。ゲート1794は、領域1705および1706間で局所的にチップ表面絶縁層をブロックして、領域1705および1706間の接続性を高めうる。あるいは、領域1705および1706間に絶縁層が形成されないように、特殊な層例えば、シャロートレンチアイソーレションSTIブロックが配置されてもよい。図18は、補償領域1806が領域1806Aおよび1806Bに分割されてもよいHVESD保護回路1800の実施形態を示す。補償領域1805は、領域1806Aおよび1806B間に配置されてもよい。領域1805、1806Aおよび1806Bは、接続要素1891によって結合されてもよい。LAC内に、領域1805、1806Aおよび1806Bのさまざまな他の相対配置が可能であることを認識されたい。また、領域1806が3つ以上の領域に分割されてもよいことを認識されたい。図19は、補償領域1905が領域1905Aおよび1905Bに分割されてもよいHVESD保護回路1900の実施形態を示す。補償領域1906は、領域1905Aおよび1905B間に配置されてもよい。領域1905A、1905Bおよび1906は、接続要素1991によって結合されてもよい。LAC内に、領域1905A、1905Bおよび1906のさまざまな他の相対配置が可能であることを認識されたい。また、領域1905が3つ以上の領域に分割されてもよいことを認識されたい。図20は、ディープまたは埋め込み層2021がウェル領域2010を絶縁するために追加されてもよいHVESD保護回路2000の実施形態を示す。領域2010は、チップの他のデバイスから分離するように、または問題を処理するために絶縁されてもよい。領域2010は、第1の導電型のものであってもよく、領域2003、2020、2021、2022および2023は、第2の導電型のものであってもよい。埋め込み層2021は、領域2003を領域2023に抵抗結合してもよい。領域2003および2023は、SCRデバイスの動作に著しく干渉することなく、同じノードに安全に接続されてもよい。図21は、図20に示す実施形態に類似したHVESD保護回路2100の実施形態を示し、同図において、ディープウェル領域2121は、ウェル領域2120または2122の下方全体に拡張していない。図22は、図20および図21に示す実施形態に類似したHVESD保護回路2200の実施形態を示し、同図において、埋め込み層2221からウェル領域2220を分離するために、追加の領域2212が追加されてもよい。領域2210A、2210Bおよび2212は、第1の導電型のものであってもよく、領域2220、2221、2222Aおよび2222Bは、第2の導電型のものであってもよい。この実施形態において、領域2201は、領域2223Aおよび2223Bから絶縁されてもよい。領域2220は、領域2210A、2210Bおよび2212によって、領域2221、2222Aおよび2222Bから絶縁されてもよい。領域2222Aおよび2222Bは、第2の導電型の単一のウェルによって形成されてもよい。領域2223Aおよび2223Bは、第2の導電型の単一のリング領域によって形成されてもよい。領域2210Aおよび2210Bは、第1の導電型の単一のウェルによって形成されてもよい。図23は、制御回路2394および/または2395が補償領域2305および2306に結合されてもよいHVESD保護回路2300の実施形態を示す。制御回路は、レジスタ、キャパシタ、ダイオード、MOSデバイス、バイポーラまたはこれらの要素あるいは補償領域2306によって部分的に形成されたバイポーラ2383の挙動を変更するために使用されてもよい任意の他の電気要素の任意の組み合わせの任意のものであってもよい。制御回路は、バイポーラ2383の動作に影響を与え、SCRデバイスのフィードバックに影響を与えうるバイポーラ2383のコレクタの抵抗を変更してもよい。SCRデバイスのフィードバックを変えることで、保持電圧が調節されてもよい。ESD事象中、チップへのダメージの防止と電力損失の低減のために、低保持電圧が望まれうる。SCRデバイスがESD事象によってトリガされた後、制御回路2394および2395などの追加の回路が、SCRデバイスの保持電圧を変更してもよい。1つの実施形態において、制御回路は、最も高いESDエネルギーが損失されうる第1のESD期間中に、領域2305および2306を切り離すスイッチとして作用してもよい。第1のESD期間の典型的な持続時間は、30ns~100nsであってもよい。補償領域2305および2306を切り離すことによって、HVESD保護回路2300は、低保持電圧を呈しうる。第1のESD期間後、スイッチは、領域2305および2306を短絡してもよく、これにより、補償領域2305および2306によって導入される負のフィードバックが増大されうる。負のフィードバックが増大すると、保持電圧が上がり、通常チップ動作中のラッチアップが回避されうる。この実施形態は、単一の補償領域対2305および2306に関して記載してきたが、この技術は、複数の負のフィードバック効果を導入する複数の補償領域に適用されてもよいことを認識されたい。図24は、図6に同様に示すようなレジスタではなく、外部回路2492および2493を含むHVESD保護回路2400の実施形態を示す。本明細書に記載する任意のものを含むHVESD保護回路の任意の実施形態に関して、図1のレジスタ192および193のような外部抵抗が不要な場合があることを認識されたい。一例として、外部回路2492は、領域2401および2403間に結合されてもよく、外部回路2493は、領域2402および2404間に結合されてもよい。外部回路2492および2493は、ウェル領域2420および2410のバイアス付与をそれぞれ制御してもよい。図25は、外部トリガ2594~2598を含むHVESD保護回路2500の実施形態を示す。外部トリガは、レジスタ、キャパシタ、ダイオード、MOSデバイス、バイポーラまたは任意の他の電気コンポーネントもしくはSCRデバイスをオンにするために使用されるコンポーネントの組み合わせであってもよい。トリガ2594~2598の任意の1つのトリガが存在してもよい。また、トリガ2594~2598の任意の組み合わせが存在してもよい。図25に示すように、領域2501、2502、2503、2504、2505および2506の少なくとも1つにトリガが結合されてもよい。ESD事象中、トリガは、電流を領域例えば、SCRを構成するバイポーラのベースに注入することで、SCRの接合が順バイアスが加えられた状態になり、HVESD保護回路2500がオンになりうる。図26は、領域2620と同じ導電型の領域2609を含む、図6に類似したHVESD保護回路2600の実施形態を示す。あるいは、領域2609は、領域2610と同じ導電型のものであってもよい。領域2610に対して領域2620の電圧が、領域2620および2610間の接合の逆破壊電圧に達するように上昇すれば、領域2603および2604を通って電流が誘導され流れ、これはSCRのトリガタップとして見なされうる。次に、誘導された電流は、オンになるようにSCRデバイスをトリガしてもよい。領域2609は、領域2620および2610間の接合の逆破壊電圧を低下してもよい。トリガ電圧を調節するための方法として領域2609を見なしてもよい。図27は、領域2709および2706間に配置されたゲート2794を含む、図26に類似したHVESD保護回路2700の実施形態を示す。ゲート2794は、領域2709および2706間で局所的にチップ表面絶縁層をブロックすることで、領域2720および2710間の接合の逆破壊電圧を調整してもよい。あるいは、領域2709および2706間に絶縁層が形成されないように、特殊な層例えば、シャロートレンチアイソーレションSTIブロックが配置されてもよい。図28は、SCRデバイスのLACに補償領域2805、2806および2807を含むHVESD保護回路2800の実施形態を示す。領域2805、2807および2810は、第1の導電型のものであってもよく、領域2806および2802は、第2の導電型のものであってもよい。領域2836は、第2の導電型の低ドープ領域であってもよく、領域2806および2807の下で拡張してもよい。領域2836コレクタ、領域2810ベースおよび領域2802エミッタによって、第1のバイポーラが形成されてもよい。領域2807エミッタ、領域2836ベースおよび領域2810コレクタによって、第2のバイポーラが形成されてもよい。第1のバイポーラが電流を導通すると、電流が領域2806から引き寄せられることで、領域2836に電圧降下が生じうる。電圧降下により、領域2836および2807間の接合に順バイアスが加えられた状態になりうる。接合に順バイアスが加えられることで、第2のバイポーラがオンになり、電流を領域2810に注入しうる。このようにして、第1のバイポーラおよび第2のバイポーラは、追加のSCRを形成する。追加のSCRにより、好ましい電流経路をカソード2802に作ることによって、バイポーラ2882の効率が下がり、SCRデバイスの保持電圧が上昇しうる。図29は、複数フィンガ構造を含むHVESD保護回路2900の実施形態を示す。図29に示す実施形態において、左半分および右半分の各々は、2つのフィンガ構造の1つのフィンガを構成する。領域2903は、左半分Aフィンガおよび右半分Bフィンガの両方に共通のトリガタップであってもよい。領域2920は、両方のフィンガに共通する領域2903と同じ導電型の低ドープ領域であってもよい。図29は、2つのフィンガを有する実施形態を示すが、任意の数のフィンガを有する構造が可能であることを認識されたい。図30は、図29に示すHVESD保護回路2900の実施形態の平面図を示す。図29に示す補償領域2905は、領域2920の周囲に単一のリング領域2905として実装されてもよい。図29に示す補償領域2906は、領域2905の周囲に単一のリング領域2906として実装されてもよい。図29の領域2906を拡張する低ドープ領域2936は、図30に示すリング領域2906を取り囲むことによって領域2936として実装されてもよい。図31は、複数フィンガ構造を含むHVESD保護回路3100の実施形態を示す。図31に示す実施形態において、左半分および右半分の各々は、2つのフィンガからなる構造の1つのフィンガを構成する。領域3104は、左半分Aフィンガおよび右半分Bフィンガの両方に共通するトリガタップであってもよい。図31は、2つのフィンガを有する実施形態を示すが、任意の数のフィンガを有する構造が可能であることを認識されたい。図31と図29との違いは、図31に示す実施形態が第1の導電型の中央ウェルを有しうるのに対して、図29に示す実施形態は第2の導電型の中央ウェルを有しうる点である。図32は、図31に示すHVESD保護回路3100の実施形態の平面図を示す。図31に示す補償領域3106は、領域3102A、3012Bおよび3104の周囲の単一のリング領域3106として実装されてもよい。図31に示す補償領域3105は、領域3106の周囲の単一のリング領域3105として実装されてもよい。図31において領域3106を拡張する低ドープ領域3136は、図32に示すリング領域3106を取り囲むことによって領域3136として実装されてもよい。図31に示す領域3103は、単一のリング領域3103として実装されてもよい。図31に示す領域3120は、単一のリング領域3120として実装されてもよいことを認識されたい。図1~図32の領域および間隔には特定の寸法が示されているが、他の寸法の領域および間隔も可能であることを認識されたい。図面は、単一フィンガのレイアウトのHVESD保護回路を示しているものが多いが、図面に示す実施形態は、複数フィンガのレイアウトとして実装されてもよいことを認識されたい。