半導体基板の主面の第1の素子形成領域上にゲート絶縁膜が形成される第1の電界効果トランジスタと、前記半導体基板の主面の第2の素子形成領域上に前記第1の電界効果トランジスタのゲート絶縁膜よりも薄い厚さでゲート絶縁膜が形成される第2の電界効果トランジスタとを有する半導体集積回路装置において、前記第1の素子形成領域、前記第2の素子形成領域の夫々は、前記半導体基板の主面の素子分離領域に形成された溝及びこの溝内に埋め込まれた埋込絶縁膜によって絶縁分離され、前記第1の電界効果トランジスタのゲート絶縁膜は、熱酸化膜と、前記熱酸化膜上に形成された堆積膜とを有し、かつ前記第1の電界効果トランジスタの熱酸化膜の膜厚は、前記第1の電界効果トランジスタの堆積膜よりも薄く構成され、前記第2の電界効果トランジスタのゲート絶縁膜は、熱酸化膜と、前記熱酸化膜上に形成された堆積膜とを有し、かつ前記第2の電界効果トランジスタの熱酸化膜の膜厚は、前記第2の電界効果トランジスタの堆積膜の膜厚よりも薄く構成され、前記第1の電界効果トランジスタの熱酸化膜の膜厚は、前記第2の電界効果トランジスタの熱酸化膜の膜厚よりも厚く構成され、前記第1の電界効果トランジスタのゲート電極は、ゲート幅方向における端部が前記埋込絶縁膜上に引き出され、かつ前記端部と前記埋込絶縁膜との間に前記第1の電界効果トランジスタの堆積膜が設けられ、前記第2の電界効果トランジスタのゲート電極は、ゲート幅方向における端部が前記埋込絶縁膜上に引き出され、かつ前記端部と前記埋込絶縁膜との間に前記第2の電界効果トランジスタの堆積膜が設けられることを特徴とする半導体集積回路装置。半導体基板の主面の第1の素子形成領域上にゲート絶縁膜が形成される第1の電界効果トランジスタと、前記半導体基板の主面の第2の素子形成領域上に前記第1の電界効果トランジスタのゲート絶縁膜よりも薄い厚さでゲート絶縁膜が形成される第2の電界効果トランジスタとを有する半導体集積回路装置において、前記第1の素子形成領域、前記第2の素子形成領域の夫々は、前記半導体基板の主面の素子分離領域に形成された溝及びこの溝内に埋め込まれた埋込絶縁膜によって絶縁分離され、前記第1の電界効果トランジスタのゲート絶縁膜は、熱酸化膜と、前記熱酸化膜上に形成された堆積膜とを有し、かつ前記第1の電界効果トランジスタの熱酸化膜の膜厚は、前記第1の電界効果トランジスタの堆積膜よりも薄く構成され、前記第2の電界効果トランジスタのゲート絶縁膜は、熱酸化膜と、前記熱酸化膜上に形成された堆積膜とを有し、かつ前記第2の電界効果トランジスタの熱酸化膜の膜厚は、前記第2の電界効果トランジスタの堆積膜の膜厚よりも薄く構成され、前記第1の電界効果トランジスタのゲート電極は、ゲート幅方向における端部が前記埋込絶縁膜上に引き出され、かつ前記端部と前記埋込絶縁膜との間に前記第1の電界効果トランジスタの堆積膜が設けられ、前記第2の電界効果トランジスタのゲート電極は、ゲート幅方向における端部が前記埋込絶縁膜上に引き出され、かつ前記端部と前記埋込絶縁膜との間に前記第2の電界効果トランジスタの堆積膜が設けられることを特徴とする半導体集積回路装置。半導体基板の主面の第1の素子形成領域上にゲート絶縁膜が形成される第1の電界効果トランジスタと、前記半導体基板の主面の第2の素子形成領域上に前記第1の電界効果トランジスタのゲート絶縁膜よりも薄い厚さでゲート絶縁膜が形成される第2の電界効果トランジスタとを有する半導体集積回路装置において、前記第1の素子形成領域、前記第2の素子形成領域の夫々は、前記半導体基板の主面の素子分離領域に形成された溝及びこの溝内に埋め込まれた埋込絶縁膜によって絶縁分離され、前記第1の電界効果トランジスタのゲート絶縁膜は、熱酸化膜と、前記熱酸化膜上に形成された堆積膜とを有し、かつ前記第1の電界効果トランジスタの熱酸化膜の膜厚は、前記第1の電界効果トランジスタの堆積膜よりも薄く構成され、前記第2の電界効果トランジスタのゲート絶縁膜は、熱酸化膜と、前記熱酸化膜上に形成された堆積膜とを有し、かつ前記第2の電界効果トランジスタの熱酸化膜の膜厚は、前記第2の電界効果トランジスタの堆積膜の膜厚よりも薄く構成され、前記第1の電界効果トランジスタの堆積膜の膜厚は、前記第2の電界効果トランジスタの堆積膜の膜厚よりも厚く構成され、前記第1の電界効果トランジスタのゲート電極は、ゲート幅方向における端部が前記埋込絶縁膜上に引き出され、かつ前記端部と前記埋込絶縁膜との間に前記第1の電界効果トランジスタの堆積膜が設けられ、前記第2の電界効果トランジスタのゲート電極は、ゲート幅方向における端部が前記埋込絶縁膜上に引き出され、かつ前記端部と前記埋込絶縁膜との間に前記第2の電界効果トランジスタの堆積膜が設けられることを特徴とする半導体集積回路装置。請求項1乃至請求項3のうち何れか一項に記載の半導体集積回路装置において、前記第2の電界効果トランジスタの動作電位は、前記第1の電界効果トランジスタの動作電位より低いことを特徴とする半導体集積回路装置。請求項1乃至請求項3のうち何れか一項に記載の半導体集積回路装置において、前記半導体基板の主面の第3の素子形成領域上に第3の電界効果トランジスタが形成され、前記第3の電界効果トランジスタのゲート絶縁膜は、熱酸化膜を有し、かつ前記第3の電界効果トランジスタのゲート絶縁膜の膜厚は、前記第2の電界効果トランジスタのゲート絶縁膜の膜厚よりも薄く構成されることを特徴とする半導体集積回路装置。半導体基板の主面の第1の素子形成領域上にゲート絶縁膜が形成される第1の電界効果トランジスタと、前記半導体基板の主面の第2の素子形成領域上に前記第1の電界効果トランジスタのゲート絶縁膜よりも薄い厚さでゲート絶縁膜が形成される第2の電界効果トランジスタとを有する半導体集積回路装置において、前記第1の素子形成領域、前記第2の素子形成領域の夫々は、前記半導体基板の主面の素子分離領域に形成された溝及びこの溝内に埋め込まれた埋込絶縁膜によって絶縁分離され、前記第1の電界効果トランジスタのゲート絶縁膜は、熱酸化膜と、前記熱酸化膜上に形成された堆積膜とを有し、前記第2の電界効果トランジスタのゲート絶縁膜は、熱酸化膜からなり、前記第1の電界効果トランジスタの堆積膜の膜厚は、前記第1の電界効果トランジスタの熱酸化膜の膜厚よりも厚く構成され、前記第1の電界効果トランジスタのゲート電極は、ゲート幅方向における端部が前記埋込絶縁膜上に引き出され、かつ前記端部と前記埋込絶縁膜と間に前記第1の電界効果トランジスタの堆積膜が設けられることを特徴とする半導体集積回路装置。請求項6に記載の半導体集積回路装置において、前記第2の電界効果トランジスタの熱酸化膜の膜厚は、前記第1の電界効果トランジスタの熱酸化膜の膜厚よりも厚く構成されることを特徴とする半導体集積回路装置。請求項6又は請求項7に記載の半導体集積回路装置において、前記第2の電界効果トランジスタの動作電位は、前記第1の電界効果トランジスタの動作電位より低いことを特徴とする半導体集積回路装置。前述の溝型素子分離で絶縁分離されたシリコン基板の二つの素子形成領域上に厚さが異なる二種類のゲート絶縁膜を従来技術で作り分けた場合の問題点を図40乃至図46を用いて説明する。図40乃至図44は従来技術を説明するための断面図であり、図40乃至図42は電界効果トランジスタのゲート長方向に沿う断面図であり、図43及び図44は電界効果トランジスタのゲート幅方向に沿う断面図である。図45は溝型素子分離におけるキャパシタの耐圧分布とLOCOS素子分離におけるキャパシタの耐圧分布とを比較した図である。図46は溝型素子分離における電界効果トランジスタのサブシュレッシュ特性とLOCOS素子分離における電界効果トランジスタのサブシュレッシュ特性とを比較した図である。図45において、横軸はキャパシタゲート印加電圧であり、縦軸は累積不良数である。図46において、横軸はゲート電圧であり、縦軸はドレイン電流である。まず、図40に示すように、シリコン基板151の主面の素子分離領域に第1の素子形成領域、第2の素子形成領域の夫々の周囲を規定する溝152を形成し、その後、前記溝152内に酸化珪素膜からなる埋込絶縁膜153を形成して溝型素子分離を行い、その後、前記第1の素子形成領域上及び前記第2の素子形成領域上に不純物導入用のバッファ絶縁膜154を形成し、その後、前記第1の素子形成領域、前記第2の素子形成領域の夫々の表層部に電界効果トランジスタのしきい値電圧を制御するためのチャネルインプラ層155A、155Bの夫々を形成する。次に、前記バッファ絶縁膜154を除去した後、熱酸化処理を施し、図40膜からなるゲート絶縁膜156を形成する。次に、前記第1の素子形成領域上を覆い、前記第2の素子形成領域上が開口されたマスク157をフォトリソグラフィ技術を用いて形成する。次に、前記マスク157をエッチングマスクとして使用し、図41に示すように、前記第2の素子形成領域上のゲート絶縁膜156をフッ酸水溶液を用いたウエットエッチング法で除去する。次に、前記マスク157を除去した後、熱酸化処理を施し、図41に示すように、前記第2の素子形成領域上に5[nm]程度の厚さの熱酸化膜からなるゲート絶縁膜158を形成する。この工程により、溝型素子分離で絶縁分離された第1の素子形成領域上、第2の素子形成領域上の夫々に、厚さが異なるゲート絶縁膜156、ゲート絶縁膜158の夫々を作り分けることができる。次に、前記第1の素子形成領域上、前記第2の素子形成領域上の夫々に不純物が導入された多結晶珪素膜からなるゲート電極159を形成し、その後、前記第1の素子形成領域の表層部にソース領域及びドレイン領域である一対の半導体領域160を形成し、その後、前記第2の素子形成領域の表層部にソース領域及びドレイン領域である一対の半導体領域161を形成することにより、図42に示すように、ゲート絶縁膜の厚さが異なる電界効果トランジスタQ12及び電界効果トランジスタQ13が形成される。なお、電界効果トランジスタQ12、Q13の夫々のゲート電極159は、図43及び図44に示すように、ゲート幅方向の両端部が埋込絶縁膜153上に引き出された形状で形成される。前述の従来技術によるゲート絶縁膜の作り分けでは、第2の素子形成領域上に形成されたゲート絶縁膜156をウエットエッチング法で除去する際、図41Cに示すように、溝152内に埋め込まれた埋込絶縁膜153も同時にエッチングされるため、第2の素子形成領域と素子分離領域との間の素子分離領域端部において、第2の素子形成領域の側面を露出する断差が発生する。本発明者等の実験によれば、第2の素子形成領域上に形成したゲート絶縁膜の厚さ4.5[nm]に対して25[nm]の段差が発生した。この段差に起因する二つの大きな問題点がある。第1点は、段差部での機械的応力集中が原因となって、第2の素子形成領域と素子分離領域との間の素子分離領域端部において、図44中の矢印162で示すようなゲート絶縁膜158の薄膜化が発生し、結果としてゲート絶縁膜158の信頼度が劣化する問題である。図45に示すように、溝型素子分離では5~10の耐圧劣化が見られた。第2点は、図44中の矢印163で示すように、第2の素子形成領域の側面の段差底部付近におけるチャネルインプラ濃度が平坦部のチャネルインプラ層155Bと比較して低下することから、電界効果トランジスタQ13の特性が変動する問題である。図46に示すように、溝型素子分離では、通称キンクと呼ばれている電圧-電流特性が途中で変化する現象が見られ、結果的に電界効果トランジスタQ13のしきい値電圧の低下と、そのバラツキが問題となる。本発明の目的は、ゲート絶縁膜の厚さが異なる複数種類の電界効果トランジスタを有する半導体集積回路装置の信頼性を高めることが可能な技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。半導体基板の主面の第1の素子形成領域上にゲート絶縁膜が形成される第1の電界効果トランジスタと、前記半導体基板の主面の第2の素子形成領域上に前記第1の電界効果トランジスタのゲート絶縁膜よりも薄い厚さでゲート絶縁膜が形成される第2の電界効果トランジスタとを有する半導体集積回路装置の製造方法であって、前記半導体基板の主面の第1の素子形成領域上及び第2の素子形成領域上に熱酸化膜を形成し、その後、前記熱酸化膜上を含む前記半導体基板の主面上に堆積膜を形成し、その後、前記第2の素子形成領域上の前記堆積膜及び前記熱酸化膜を除去し、その後、前記第2の素子形成領域上に熱酸化膜を形成して、前記第1の素子形成領域上、前記第2の素子形成領域上の夫々にゲート絶縁膜を形成する工程を備える。前記第1の素子形成領域、前記第2の素子形成領域の夫々は、前記半導体基板の主面の素子分離領域に形成された溝及びこの溝内に埋め込まれた埋込絶縁膜によって絶縁分離されている。上述した手段によれば、第2の素子形成領域上に形成された堆積膜及び熱酸化膜を除去する際、埋込絶縁膜は堆積膜で覆われており、堆積膜が除去されるまで埋込絶縁膜はエッチングされないので、堆積膜9の厚さに相当する分、埋込絶縁膜のエッチング量を低減できる。従って、第2の素子形成領域と素子分離領域との間の素子分離領域端部に発生する段差を緩和でき、段差に起因する電界効果トランジスタのゲート耐圧の劣化及び特性変動を回避できる。この結果、半導体集積回路装置の信頼性を高めることができる。また、第1の素子形成領域上に形成されるゲート絶縁膜の厚さに対して堆積膜の厚さが占める割合を大きくするに従って、第2の素子形成領域上に形成される熱酸化膜の厚さが薄くなるので、埋込絶縁膜のエッチング量を低減できる。埋込絶縁膜のエッチング量は熱酸化膜の厚さに比例して増加する。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。ゲート絶縁膜の厚さが異なる複数種類の電界効果トランジスタを有する半導体集積回路装置の信頼性を高めることができる。以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。実施形態1本実施形態は、ゲート絶縁膜の厚さが異なる二種類の電界効果トランジスタを有する半導体集積回路装置に本発明を適用した例について説明する。図1は本発明の実施形態1である半導体集積回路装置に搭載された二種類の電界効果トランジスタの構成を示す模式的平面図であり、図2は図1に示すA-A線の位置で切った断面図であり、図3は図1に示すB-B線の位置で切った断面図であり、図4は図1に示すC-C線の位置で切った断面図である。なお、図1において、図を見易くするため、後述する層間絶縁膜19、配線20等は図示を省略している。図1及び図2に示すように、本実施形態の半導体集積回路装置は、例えば単結晶珪素からなるp型半導体基板1を主体とする構成になっている。前記p型半導体基板1の主面には複数の素子形成領域が形成されている。複数の素子形成領域の夫々は、p型半導体基板1の主面の素子分離領域に形成された溝4及びこの溝4内に埋め込まれた埋込絶縁膜5によって周囲を規定され、互いに絶縁分離されている。前記複数の素子形成領域のうち、第1の素子形成領域にはn型ウエル領域7が形成され、第2の素子形成領域にはp型ウエル領域6が形成されている。前記半導体基板の主面の第1の素子形成領域には、pチャネル導電型の電界効果トランジスタQ1が構成されている。この電界効果トランジスタQ1は、例えばpチャネル型MISFETを形成する。この熱酸化処理は、溝4の加工時において生じた結晶欠陥を除去する目的で行う。次に、前記溝4を埋め込むように前記p型半導体基板1上の全面に酸化珪素膜5Aを減圧化学気相成長法を使用し、前記p型半導体基板1の主面上の酸化珪素膜5Aを除去して、前記溝4内に埋込絶縁膜5を形成する。この工程において、前記マスク3は化学的機械研磨時のストッパとして使用される。次に、埋込絶縁膜5を緻密化するための熱処理を施す。この熱処理は、例えば酸化性の雰囲気又は不活性ガスの雰囲気で行う。この緻密化により、埋込絶縁膜5のエッチングレートは熱酸化膜のエッチングレートに近づく。次に、熱リン酸液を用いたウエットエッチング法で前記マスク3を除去し、その後、フッ酸水溶液を用いたウエットエッチング法で前記p型半導体基板1の主面の第1の素子形成領域上及び第2の素子形成領域上に残存する酸化珪素膜2Aを除去する。この工程により、第1の素子形成領域、第2の素子形成領域の夫々は、p型半導体基板1の主面の素子分離領域に形成された溝4及びこの溝4内に埋め込まれた埋込絶縁膜5によって絶縁分離される。次に、例えば熱酸化処理を施し、前記p型半導体基板1の主面の第1の素子形成領域上及び第2の素子形成領域上に10[nm]程度の厚さの酸化珪素膜からなる不純物導入用のバッファ絶縁膜2Bを形成する。次に、前記p型半導体基板1の主面の第2の素子形成領域に不純物例えばボロンをイオン打込み法で選択的に導入してp型ウエル領域6を形成し、その後、前記p型半導体基板1の主面の第1の素子形成領域に不純物をイオン打込み法で選択的に導入してn型ウエル領域7を形成する。ここまでの工程を図8に示す。次に、前記p型ウエル領域6の表層部に不純物をイオン打込み法で選択的に導入して、しきい値電圧を制御するためのチャネルインプラ層C2を形成し、その後、前記n型ウエル領域7の表層部に不純物をイオン打込み法で選択的に導入して、しきい値圧を制御するためのチャネルインプラ層C1を形成する。ここまでの工程を図9に示す。次に、フッ酸水溶液を用いたウエットエッチング法で前記バッファ絶縁膜2Bを除去し、前記p型半導体基板1の主面の第1の素子形成領域及び第2の素子形成領域の表面を露出する。次に、熱酸化処理を施し、前記p型半導体基板1の主面の第1の素子形成領域上及び第2の素子形成領域上に3[nm]程度の厚さの熱酸化膜8を形成する。熱酸化処理は、薄い膜厚の制御が可能であり、かつ良質の酸化膜生成が可能なドライ酸化法で行う。次に、化学気相成長法を使用し、前記熱酸化膜8を形成した直後に、熱酸化膜8上及び埋込絶縁膜5上を含むp型半導体基板1上の全面に、17[nm]程度の厚さの酸化珪素膜からなる堆積膜9を形成する。この工程により、第1の素子形成領域上に熱酸化膜8及び堆積膜9からなるゲート絶縁膜10が形成される。ここまでの工程を図10に示す。次に、前記p型半導体基板1の主面の第1の素子形成領域上を覆い、第2の素子形成領域上が開口されたマスクM10を形成する。マスクM10は、フォトレジスト膜を用いたフォトリソグラフィ技術で形成する。マスクM10は、例えば図1及び図11に示すように、その端部が埋込絶縁膜5上に位置するように形成される。次に、前記マスクM10をエッチングマスクとして使用し、前記p型半導体基板1の主面の第2の素子形成領域上の堆積膜9及び熱酸化膜8をウエットエッチング法で除去する。この工程において、埋込絶縁膜5は堆積膜9で覆われているので、堆積膜9が除去されるまで埋込絶縁膜5はエッチングされない。通常のウエットエッチングでは、少なくとも膜厚の10のオーバーエッチを行うため、被エッチ膜の膜厚が20[nm]では、エッチング量は22[nm]となる。従来の技術では、この22[nm]分だけの段差が第2の素子形成領域と素子分離領域との間の素子分離領域端部に発生するが、本実施形態では、堆積膜9が除去されるまで埋込絶縁膜5はエッチングされないので、結果的に段差を5[nm]に低減することができた。即ち、埋込絶縁膜5を堆積膜9で覆うことにより、堆積膜9の厚さに相当する分、埋込絶縁膜5のエッチング量を低減できる。ここまでの工程を図11に示す。次に、前記マスクM10をアッシングして除去した後、ドライ酸化法で熱酸化処理を施し、前記p型半導体基板1の主面の第2の素子形成領域上に5[nm]程度の厚さの熱酸化膜からなるゲート絶縁膜11を形成する。この工程において、p型半導体基板1の主面の第1の素子形成領域と熱酸化膜8との間に極薄い熱酸化膜が生成される。この工程により、厚さが異なるゲート絶縁膜10及びゲート絶縁膜11が形成される。また、この熱酸化処理により、堆積膜9は緻密化される。なお、堆積膜9を緻密化する熱処理を別工程で加えてもよい。この熱処理は、例えば不活性又は酸化性雰囲気で行う。これにより、ゲート絶縁膜10の膜質を向上することができる。次に、前記ゲート絶縁膜11上及びゲート絶縁膜10上を含むp型半導体基板1上の全面に200[nm]程度の厚さ及び4×1020[atoms/cm3]程度の不純物濃度の多結晶珪素膜を化学気相成長法で形成し、その後、前記多結晶珪素膜上の全面に50[nm]程度の厚さの酸化珪素膜13を化学気相成長法で形成する。次に、前記酸化珪素膜13、前記多結晶珪素膜の夫々に順次パターンニングを施し、前記ゲート絶縁膜11上にゲート電極12を形成すると共に、前記ゲート絶縁膜10上にゲート電極12を形成する。このゲート電極12の夫々は、ゲート幅方向の両端部が埋込絶縁膜5上に引き出された形状で形成される。次に、前記p型半導体基板1の主面の第1の素子形成領域に不純物としてボロンをイオン打込み法で選択的に導入し、その後、摂氏900[°C]、20分間の熱処理を施して、ソース領域及びドレイン領域である一対のp型半導体領域14を形成する。ボロンの導入は、最終的な導入量が1×1013[atoms/cm2]程度及び導入時のエネルギ量が50[KeV]の条件下で行う。一対のp型半導体領域14は、ゲート電極12及び埋込絶縁膜5に対して自己整合で形成される。次に、前記p型半導体基板1の主面の第2の素子形成領域に不純物として燐をイオン打込み法で選択的に導入し、ソース領域及びドレイン領域である一対のn型半導体領域15を形成する。燐の導入は、最終的な導入量が7×1012[atoms/cm2]程度及び導入時のエネルギ量が60[KeV]の条件下で行う。一対のn型半導体領域14はゲート電極12及び埋込絶縁膜5に対して自己整合で形成される。ここまでの工程を図13に示す。次に、前記ゲート電極12の側面を覆うサイドウォールスペーサ16を形成する。サイドウォールスペーサ16は、p型半導体基板1上の全面に酸化珪素膜からなる絶縁膜をCVD法で形成し、その後、前記絶縁膜にRIE等の異方性エッチングを施すことによって形成される。次に、前記p型半導体基板1の主面の第1の素子形成領域に不純物としてボロンをイオン打込み法で選択的に導入し、ソース領域及びドレイン領域である一対のp型半導体領域17を形成する。一対のp型半導体領域17はサイドウォールスペーサ16及び埋込絶縁膜5に対して自己整合で形成される。この工程により、電界効果トランジスタQ1がほぼ完成する。次に、前記p型半導体基板1の主面の第2の素子形成領域に不純物として燐をイオン打込み法で選択的に導入し、ソース領域及びドレイン領域である一対のn型半導体領域18を形成する。一対のn型半導体領域18はサイドウォールスペーサ16及び埋込絶縁膜5に対して自己整合で形成される。この工程により、電界効果トランジスタQ2がほぼ完成する。ここまでの工程を図14に示す。次に、前記p型半導体基板1の主面上の全面に層間絶縁膜19を形成し、その後、前記層間絶縁膜19に接続孔を形成し、その後、層間絶縁膜19上に第1層目の配線20を形成することにより、図2、図3及び図4に示す状態となる。このように、本実施形態によれば、以下の作用効果が得られる。p型半導体基板1の主面の第1の素子形成領域上にゲート絶縁膜10が形成される電界効果トランジスタQ1と、p型半導体基板1の主面の第2の素子形成領域上に電界効果トランジスタQ1のゲート絶縁膜10よりも薄い厚さでゲート絶縁膜11が形成される電界効果トランジスタQ2とを有する半導体集積回路装置の製造方法であって、p型半導体基板1の主面の第1の素子形成領域上及び第2の素子形成領域上に熱酸化膜8を形成し、その後、熱酸化膜8上を含むp型半導体基板1の主面上に堆積膜9を形成し、その後、第2の素子形成領域上の堆積膜9及び熱酸化膜8を除去し、その後、第2の素子形成領域上に熱酸化膜を形成して、厚さが異なるゲート絶縁膜10及びゲート絶縁膜11を形成する工程を備える。第1の素子形成領域、第2の素子形成領域の夫々は、p型半導体基板1の主面の素子分離領域に形成された溝4及びこの溝4内に埋め込まれた埋込絶縁膜5によって絶縁分離されている。この構成により、第2の素子形成領域上に形成された堆積膜9及び熱酸化膜8を除去する際、埋込絶縁膜5は堆積膜9で覆われており、堆積膜9が除去されるまで埋込絶縁膜5はエッチングされないので、堆積膜9の厚さに相当する分、埋込絶縁膜5のエッチング量を低減できる。従って、第2の素子形成領域と素子分離領域との間の素子分離領域端部に発生する段差を緩和でき、段差に起因する電界効果トランジスタのゲート耐圧の劣化及び特性変動を回避できる。この結果、半導体集積回路装置の信頼性を高めることができる。また、第1の素子形成領域上に形成されるゲート絶縁膜10の厚さに対して堆積膜9の厚さが占める割合を大きくするに従って、第2の素子形成領域上に形成される熱酸化膜8の厚さが薄くなるので、埋込絶縁膜5のエッチング量を低減できる。埋込絶縁膜5のエッチング量は熱酸化膜8の厚さに比例して増加する。また、第1の素子形成領域上に形成されるゲート絶縁膜10を熱酸化膜8及び堆積膜9で形成し、第2の素子形成領域上に形成されるゲート絶縁膜11を熱酸化膜で形成することにより、埋込絶縁膜5を堆積膜9で覆うことができるので、埋込絶縁膜5のエッチング量を低減できる。なお、本実施形態では、第1の素子形成領域上及び第2の素子形成領域上に熱酸化膜8を形成し、その後、熱酸化膜8上を含む基板上の全面に堆積膜9を形成する例について説明したが、熱酸化膜8を廃止し、第1の素子形成領域上に堆積膜9を直に形成してもよい。化学気相成長法で形成された堆積膜は熱酸化膜に比べて膜質が悪く、リーク電流が発生し易いが、第2の素子形成領域上にゲート絶縁膜10である熱酸化膜を形成する際、第1の素子形成領域と堆積膜9との間にも熱酸化膜が生成されるので、この熱酸化膜によってリーク電流の発生を抑制できる。第1の素子形成領域と堆積膜9との間に生成される熱酸化膜の膜厚は、第2の素子形成領域上にゲート絶縁膜10である熱酸化膜を形成する時の熱酸化処理時間に依存するので、第2の素子形成領域上に形成される熱酸化膜の厚さによってはリーク電流の少ないゲート絶縁膜を形成することができる。従って、第1の素子形成領域上及び第2の素子形成領域上を含む基板上の全面に堆積膜9を形成し、その後、第2の素子形成領域上の堆積膜9を除去し、その後、第2の素子形成領域上に熱酸化膜を形成して、厚さの異なるゲート絶縁膜11及びゲート絶縁膜10を形成してもよい。この場合、熱酸化膜8を形成しない分、製造工程数を低減できる。また、第2の素子形成領域上の堆積膜9を除去する際、堆積膜9だけを除去すればよいので、埋込絶縁膜5のエッチング量を更に低減できる。また、本実施形態では、化学的機械研磨法を用いて溝4内に埋込絶縁膜5を形成した例について説明したが、埋込絶縁膜5はエッチバック法を用いて形成してもよい。実施形態2本実施形態は、ゲート絶縁膜の厚さが異なる三種類の電界効果トランジスタを有する半導体集積回路装置に本発明を適用した例について説明する。図15は本発明の実施形態2である半導体集積回路装置に搭載された三種類の電界効果トランジスタの構成を示す断面図である。図15に示すように、本実施形態の半導体集積回路装置は、例えば単結晶珪素からなるp型半導体基板21を主体とする構成になっている。前記p型半導体基板21の主面には第1の素子形成領域、第2の素子形成領域及び第3の素子形成領域が形成されている。第1、第2、第3の夫々の素子形成領域は、p型半導体基板21の主面の素子分離領域に形成された溝24及びこの溝24内に埋め込まれた埋込絶縁膜25によって周囲を規定され、互いに絶縁分離されている。前記第1、第2、第3の夫々の素子形成領域にはp型ウエル領域26が形成されている。前記第1の素子形成領域には、nチャネル導電型の電界効果トランジスタQ3が構成されている。この電界効果トランジスタQ3は、例えばnチャネル型MISFETで構成され、主に、チャネル形成領域として使用されるp型ウエル領域26、ゲート絶縁膜31、ゲート電極34、ソース領域及びドレイン領域である一対のn型半導体領域36及び一対のn型半導体領域40で構成されている。n型半導体領域40はn型半導体領域36に比べて高不純物濃度に設定されている。この電界効果トランジスタQ3は、ゲート絶縁膜31の厚さが25[nm]程度に設定されている。ゲート絶縁膜31は、熱酸化膜27、堆積膜28及び堆積膜30で形成されている。前記第2の素子形成領域には、nチャネル導電型の電界効果トランジスタQ4が構成されている。この電界効果トランジスタQ4は、例えばnチャネル型MISFETで構成され、主に、チャネル形成領域として使用されるpウエル領域26、ゲート絶縁膜32、ゲート電極34、ソース領域及びドレイン領域である一対のn型半導体領域37及び一対のn型半導体領域41で構成されている。n型半導体領域41はn型半導体領域37に比べて高不純物濃度に設定されている。この電界効果トランジスタQ4は、ゲート絶縁膜32の厚さが12[nm]程度に設定されている。ゲート絶縁膜32は、熱酸化膜29及び堆積膜30で形成されている。前記第3の素子形成領域には、nチャネル導電型の電界効果トランジスタQ5が構成されている。この電界効果トランジスタQ5は、例えばnチャネル型MISFETで構成され、主に、チャネル形成領域として使用されるp型ウエル領域26、ゲート絶縁膜33、ゲート電極34、ソース領域及びドレイン領域である一対のn型半導体領域38及び一対のn型半導体領域42で構成されている。n型半導体領域42はn型半導体領域38に比べて高不純物濃度に設定されている。この電界効果トランジスタQ5は、ゲート絶縁膜33の厚さが4[nm]程度に設定されている。ゲート絶縁膜33は熱酸化膜で形成されている。このように、電界効果トランジスタQ3のゲート絶縁膜31は、電界効果トランジスタQ4のゲート絶縁膜32よりも厚い膜厚で構成され、電界効果トランジスタQ4のゲート絶縁膜32は、電界効果トランジスタQ5のゲート絶縁膜33よりも厚い膜厚で構成されている。また、電界効果トランジスタQ3のゲート絶縁膜31に印加される電界強度は、電界効果トランジスタQ4のゲート絶縁膜32に印加される電界強度よりも高くなるように構成され、電界効果トランジスタQ4のゲート絶縁膜32に印加される電界強度は、電界効果トランジスタQ5のゲート絶縁膜33に印加される電界強度よりも高くなるように構成されている。次に、前記半導体集積回路装置の製造方法について、図16乃至図22製造方法を説明するための断面図を用いて説明する。まず、例えば単結晶珪素からなるp型半導体基板21を用意する。次に、前述の実施形態1に示した方法を用いて、前記半導体基板21の主面の素子分離領域に溝24を形成し、その後、溝24内に埋込絶縁膜25を形成して、前記p型半導体基板21の主面の第1の素子形成領域、第2の素子形成領域、第3の素子形成領域の夫々を絶縁分離する。次に、前記第1の素子形成領域上、第2の素子形成領域上及び第3の素子形成領域上に不純物導入用のバッファ絶縁膜22を形成し、その後、前記第1、第2、第3の夫々の素子形成領域にn型ウエル領域26を形成する。ここまでの工程を図16に示す。次に、フッ酸水溶液を用いたウエットエッチング法で前記バッファ絶縁膜22を除去し、前記p型半導体基板21の主面の第1の素子形成領域、第2の素子形成領域及び第3の素子形成領域の表面を露出する。次に、ドライ酸化法で熱酸化処理を施し、前記p型半導体基板1の主面の第1、第2及び第3の素子形成領域上に5[nm]程度の厚さの熱酸化膜27を形成する。次に、化学気相成長法を使用し、前記熱酸化膜27を形成した直後に、熱酸化膜27上及び埋込絶縁膜25上を含むp型半導体基板21上の全面に、13[nm]程度の厚さの酸化珪素膜からなる堆積膜28を形成する。ここまでの工程を図17に示す。次に、前記p型半導体基板21の主面の第1の素子形成領域上を覆い、第2及び第3の素子形成領域上が開口されたマスクM20を形成する。マスクM20は、フォトレジスト膜を用いたフォトリソグラフィ技術で形成する。マスクM20は、例えば、その端部が埋込絶縁膜25上に位置するように形成される。次に、前記マスクM20をエッチングマスクとして使用し、前記p型半導体基板1の主面の第2及び第3の素子形成領域上の堆積膜28及び熱酸化膜27をウエットエッチング法で除去する。この工程において、埋込絶縁膜5は堆積膜28で覆われているので、堆積膜28が除去されるまで埋込絶縁膜25はエッチングされない。ここまでの工程を図18に示す。次に、前記マスクM20をアッシングして除去した後、ドライ酸化法で熱酸化処理を施し、前記p型半導体基板1の主面の第2及び第3の素子形成領域上に5[nm]程度の厚さの熱酸化膜29を形成する。この熱酸化処理工程において、堆積膜28は緻密化されて膜質が向上する。また、p型半導体基板21の主面の第1の素子形成領域と熱酸化膜27との間に極薄い熱酸化膜が生成される。次に、化学気相成長法を使用し、前記熱酸化膜29を形成した直後に、堆積膜28上、熱酸化膜29上及び埋込絶縁膜25上を含むp型半導体基板21上の全面に、7[nm]程度の厚さの酸化珪素膜からなる堆積膜30を形成する。この工程により、第1の素子形成領域上に熱酸化膜27、堆積膜28及び堆積膜30からなるゲート絶縁膜31が形成され、第2の素子形成領域上に熱酸化膜29及び堆積膜30からなるゲート絶縁膜32が形成される。ここまでの工程を図19に示す。次に、前記p型半導体基板21の主面の第1及び第2の素子形成領域上を覆い、第3の素子形成領域上が開口されたマスクM21を形成する。マスクM21は、フォトレジスト膜を用いたフォトリソグラフィ技術で形成する。マスクM21は、例えば、その端部が埋込絶縁膜25上に位置するように形成される。次に、前記マスクM21をエッチングマスクとして使用し、前記p型半導体基板1の主面の第3の素子形成領域上の堆積膜30及び熱酸化膜29をウエットエッチング法で除去する。この工程において、埋込絶縁膜25は堆積膜30で覆われているので、堆積膜30が除去されるまで埋込絶縁膜25はエッチングされない。ここまでの工程を図20に示す。次に、前記マスクM21をアッシングして除去した後、ドライ酸化法で熱酸化処理を施し、前記p型半導体基板1の主面の第3の素子形成領域上に4.5[nm]程度の厚さの熱酸化膜からなるゲート絶縁膜33を形成する。この工程において、第1の素子形成領域と熱酸化膜27との間及び第2の素子形成領域と熱酸化膜29との間に極薄い熱酸化膜が生成される。また、堆積膜28及び堆積膜30は緻密化されて膜質が向上する。この工程により、異なる厚さのゲート絶縁膜31、32、及び33が形成される。次に、前記ゲート絶縁膜31上、ゲート絶縁膜32上及びゲート絶縁膜33上を含むp型半導体基板21上の全面に200[nm]程度の厚さ及び4×1020[atoms/cm3]程度の不純物濃度の多結晶珪素膜を化学気相成長法で形成し、その後、前記多結晶珪素膜上の全面に50[nm]程度の厚さの酸化珪素膜35を化学気相成長法で形成する。次に、前記酸化珪素膜35、前記多結晶珪素膜の夫々に順次パターンニングを施し、前記ゲート絶縁膜31上、ゲート絶縁膜32上、ゲート絶縁膜33上の夫々にゲート電極34を形成する。このゲート電極34の夫々は、ゲート幅方向の両端部が埋込絶縁膜25上に引き出された形状で形成される。次に、前記第1の素子形成領域に一対のn型半導領域36をイオン打込み法で選択的に形成し、その後、前記第2の素子形成領域に一対のn型半導領域37をイオン打込み法で選択的に形成し、その後、前記第3の素子形成領域に一対のn型半導領域38をイオン打込み法で選択的に形成する。ここまでの工程を図21に示す。次に、前記ゲート電極34の側面を覆うサイドウォールスペーサ39を形成した後、前記第1の素子形成領域に一対のn型半導領域40をイオン打込み法で選択的に形成し、その後、前記第2の素子形成領域に一対のn型半導領域41をイオン打込み法で選択的に形成し、その後、前記第3の素子形成領域に一対のn型半導領域42をイオン打込み法で選択的に形成する。この工程により、電界効果トランジスタQ3、Q4及びQ5がほぼ完成する。ここまでの工程を図22に示す。次に、前記p型半導体基板21上の全面に層間絶縁膜43を形成し、その後、前記層間絶縁膜43に接続孔を形成し、その後、前記層間絶縁膜43上に第1層目の配線44を形成することにより、図15に示す状態となる。本実施形態では、第3の素子形成領域と埋込絶縁膜25との間の素子分離領域端部に発生した段差は15[nm]であった。電界効果トランジスタQ3及びQ4のゲート絶縁膜を通常の熱酸化膜で形成した場合には、第3の素子形成領域と埋込絶縁膜25との間の素子分離領域部の段差が40[nm]であったことから、本発明により約3分の1に低減できた。これにより、電界効果トランジスタQ5のサブシュレッシュ特性に見られたキンクによるしきい値電圧の0.3[V]の低下を抑制でき、電界効果トランジスタQ5の正常な動作を実現できることが分かった。実施形態3本実施形態は、フラッシュメモリを内蔵するマイクロコンピュータ半導体集積回路装置に本発明を適用した例について説明する。図23は本発明の実施形態3であるマイクロコンピュータの概略構成を示すブロック図である。図23に示すように、マイクロコンピュータ80は、中央処理部、制御部、演算部、記憶部、入出力部等を同一基板に搭載している。中央処理部、制御部、及び演算部はプロセッサユニット81で構成されている。入出力部はデータ入出力回路ユニット83で構成されている。記憶部はRAMユニット84及びROMユニット85で構成されている。RAMユニット84にはDRAMDynamicRandumAccessMemory及びSRAMStaticRandomAccessMemoryが搭載されている。ROMユニット85にはフラッシュメモリが搭載されている。これらの各ユニット間は入出力データバス87を介在して相互に接続されている。また、マイクロコンピュータ80は、電源部86及びクロック発振器82を搭載している。前記プロセッサユニット81には1.8[V]動作する電界効果トランジスタが使用され、前記データ入出力回路ユニット83には1.8[V]動作する電界効果トランジスタ及び3.3[V]動作する電界効果トランジスタが使用され、前記電源部には15[V]動作する電界効果トランジスタが使用されている。次に、前記マイクロコンピュータの具体的な構造について、図24を用いて説明する。図24は、ROMユニットのフラッシュメモリを構成する不揮発性記憶素子、15[V]動作する電界効果トランジスタ及び1.8[V]動作する電界効果トランジスタを示している。図24に示すように、前記マイクロコンピュータ80は、例えば単結晶珪素からなるp型半導体基板51を主体とする構成になっている。前記p型半導体基板51の主面には複数の素子形成領域が形成されている。複数の素子形成領域の夫々は、p型半導体基板51の主面の素子分離領域に形成された溝54及びこの溝54内に埋め込まれた埋込絶縁膜55によって周囲を規定され、互いに絶縁分離されている。前記複数の素子形成領域のうち、第1の素子形成領域にはディープn型ウエル領域56及びp型ウエル領域57が形成され、第2の素子形成領域にはn型ウエル領域58が形成され、第3の素子形成領域にはp型ウエル領域57が形成されている。前記第1の素子形成領域には書き込み動作及び消去動作をトンネル効果によって行う不揮発性記憶素子QF1が構成されている。この不揮発性記憶素子QF1は、主に、チャネル形成領域として使用されるp型ウエル領域57、ゲート絶縁膜59、浮遊ゲート電極70、層間絶縁膜61、制御ゲート電極66、ソース領域及びドレイン領域である一対のn型半導体領域71で構成されている。前記不揮発性記憶素子QF1へのデータの書き込みは、例えば、制御ゲート電極66とドレイン領域との間に所定の電圧を印加して、浮遊ゲート電極70に蓄えられた電子を、浮遊ゲート電極70からドレイン領域へゲート絶縁膜59を通したエレクトロントンネリングで行なう。また、不揮発性記憶素子QF1のデータの消去は、例えば、制御ゲート電極66に所定の電圧を印加してチャネル形成領域をn型に反転させ、反転したチャネル形成領域中の電子を浮遊ゲート電極70にゲート絶縁膜59を通したエレクトロントンネリングで行なう。前記第2の素子形成領域には、15[V]動作するpチャネル導電型の電界効果トランジスタQ6が構成されている。この電界効果トランジスタQ6は、例えばpチャネル型MISFETで構成され、主に、チャネル形成領域として使用されるn型ウエル領域58、ゲート絶縁膜64、ゲート電極68、ソース領域及びドレイン領域である一対のp型半導体領域72及び一対のp型半導体領域75で構成されている。p型半導体領域75はp型半導体領域72に比べて高不純物濃度に設定されている。この電界効果トランジスタQ6は、ゲート絶縁膜31の厚さが20[nm]程度に設定されている。ゲート絶縁膜64は、熱酸化膜62及び堆積膜63で形成されている。前記第3の素子形成領域には、1.8[V]動作するnチャネル導電型の電界効果トランジスタQ7が構成されている。この電界効果トランジスタQ7は、例えばnチャネル型MISFETで構成され、主に、チャネル形成領域として使用されるp型ウエル領域57、ゲート絶縁膜65、ゲート電極68、ソース領域及びドレイン領域である一対のn型半導体領域73及び一対のn型半導体領域76で構成されている。n型半導体領域76はn型半導体領域73に比べて高不純物濃度に設定されている。この電界効果トランジスタQ7は、ゲート絶縁膜65の厚さが12[nm]程度に設定されている。ゲート絶縁膜65は熱酸化膜で形成されている。このように、電界効果トランジスタQ6のゲート絶縁膜64は、電界効果トランジスタQ7のゲート絶縁膜65よりも厚い膜厚で構成されている。また、電界効果トランジスタQ6のゲート絶縁膜64に印加される電界強度は、電界効果トランジスタQ7のゲート絶縁膜65に印加される電界強度よりも高くなるように構成されている。次に、前記マイクロコンピュータの製造方法について、図25乃至図32製造方法を説明するための断面図を用いて説明する。まず、例えば単結晶珪素からなるp型半導体基板51を用意する。次に、前述の実施形態1に示した方法を用いて、前記p型半導体基板51の主面の素子分離領域に溝54を形成し、その後、溝54内に埋込絶縁膜55を形成して、前記p型半導体基板51の主面の第1の素子形成領域、第2の素子形成領域、第3の素子形成領域の夫々を絶縁分離する。次に、熱酸化処理を施し、前記p型半導体基板51の主面の第1の素子形成領域上、第2の素子形成領域及び第3の素子形成領域上に10[nm]程度の厚さの酸化珪素膜からなる不純物導入用のバッファ絶縁膜52を形成する。次に、前記第1の素子形成領域に不純物として燐をイオン打込み法で選択的に導入してディープn型ウエル領域56を形成する。燐の導入は、最終的な導入量が1×1013[atoms/cm2]程度及び導入時のエネルギ量が3000[KeV]の条件下で行う。次に、前記第1の素子形成領域及び第3の素子形成領域に不純物としてボロンをイオン打込み法で選択的に導入してp型ウエル領域57を形成する。ボロンの導入は三回に分けて行う。一回目の導入は、最終的な導入量が1×1013[atoms/cm2]程度及び導入時のエネルギ量が350[KeV]の条件下で行う。二回目の導入は、最終的な導入量が3×1012[atoms/cm2]程度及び導入時のエネルギ量が130[KeV]の条件下で行う。三回目の導入は、最終的な導入量が1.2×1012[atoms/cm2]程度及び導入時のエネルギ量が50[KeV]の条件下で行う。次に、前記第2の素子形成領域に不純物として燐及びボロンをイオン打込み法で選択的に導入してn型ウエル領域58を形成する。燐の導入は三回に分けて行い、その後、ボロンの導入を行う。一回目の燐の導入は、最終的な導入量が1.5×1013[atoms/cm2]程度及び導入時のエネルギ量が700[KeV]の条件下で行う。二回目の燐の導入は、最終的な導入量が3×1013[atoms/cm2]程度及び導入時のエネルギ量が370[KeV]の条件下で行う。三回目の燐の導入は、最終的な導入量が1×1012[atoms/cm2]程度及び導入時のエネルギ量が180[KeV]の条件下で行う。ボロンの導入は、最終的な導入量が1.5×1012[atoms/cm2]程度及び導入時のエネルギ量が20[KeV]の条件下で行う。ここまでの工程を図25に示す。次に、フッ酸水溶液を用いたウエットエッチング法で前記バッファ絶縁膜52を除去し、前記p型半導体基板51の主面の第1の素子形成領域、第2の素子形成領域及び第3の素子形成領域の表面を露出する。次に、ドライ酸化法で熱酸化処理を施し、前記p型半導体基板1の主面の第1の素子形成領域上に10[nm]程度の厚さの熱酸化膜からなるゲート絶縁膜59を形成する。この工程において、第2の素子形成領域及び第3の素子形成領域上にも熱酸化膜が形成される。次に、前記素子形成領域上を含むp型半導体基板51上の全面に50[nm]程度の厚さ及び4×1020[atoms/cm3]程度の不純物濃度の多結晶珪素膜からなる浮遊ゲート材60を化学気相成長法で形成する。次に、化学気相成長法を使用し、前記浮遊ゲート材60上の全面に、4[nm]程度の厚さの酸化膜、7[nm]程度の厚さの窒化膜、4[nm]程度の厚さの酸化膜、11[nm]程度の厚さの窒化膜を順次形成して層間絶縁膜61を形成する。ここまでの工程を図26に示す。次に、前記第1の素子形成領域上を覆い、第2及び第3の素子形成領域上が開口されたマスクM50を形成する。マスクM50は、フォトレジスト膜を用いたフォトリソグラフィ技術で形成する。次に、前記マスクM50をエッチングマスクとして使用し、前記層間絶縁膜61、浮遊ゲート材60の夫々に順次パターンニングを施す。ここまでの工程を図27に示す。次に、前記マスクM50をアッシングして除去した後、前記第2の素子形成領域上及び第3の素子形成領域上の熱酸化膜をウエットエッチング法で除去する。次に、ドライ酸化法で熱酸化処理を施し、前記第2及び第3の素子形成領域上に3[nm]程度の厚さの熱酸化膜62を形成する。その後、化学気相成長法を使用し、熱酸化膜62上及び埋込絶縁膜55上を含むp型半導体基板51上の全面に、17[nm]の厚さの酸化珪素膜からなる堆積膜63を形成する。この工程により、第2の素子形成領域上に熱酸化膜62及び堆積膜63からなるゲート絶縁膜64が形成される。ここまでの工程を図28に示す。次に、前記第2の素子形成領域上を覆い、第1及び第3の素子形成領域上が開口されたマスクM51形成する。マスクM51はフォトリソグラフィ技術で形成する。マスクM51は、例えば、その端部が埋込絶縁膜55上に位置するように形成される。次に、前記マスクM51をエッチングマスクとして使用し、前記第3の素子形成領域上の堆積膜63及び熱酸化膜62、層間絶縁膜61上の堆積膜63をウエットエッチング法で除去する。この工程において、埋込絶縁膜55は堆積膜63で覆われているので、堆積膜63が除去されるまで埋込絶縁膜55はエッチングされない。ここまでの工程を図29に示す。次に、前記マスクM51をアッシングして除去した後、ドライ酸化法で熱酸化処理を施し、前記第3の素子形成領域上に5[nm]程度の厚さの熱酸化膜からなるゲート絶縁膜65を形成する。この工程において、p型半導体基板51の主面の第2の素子形成領域と熱酸化膜62との間に極薄い熱酸化膜が生成される。また、堆積膜63は緻密化されて膜質が向上する。この工程により、厚さが異なるゲート絶縁膜64及びゲート絶縁膜65が形成される。次に、前記ゲート絶縁膜64上及びゲート絶縁膜65上を含むp型半導体基板51上の全面に200[nm]程度の厚さ及び4×1020[atoms/cm3]程度の不純物濃度の多結晶珪素膜を化学気相成長法で形成し、その後、前記多結晶珪素膜上の全面に50[nm]程度の厚さの酸化珪素膜69を化学気相成長法で形成する。次に、前記酸化珪素膜69、前記多結晶珪素膜の夫々に順次パターンニングを施し、前記層間絶縁膜61上に制御ゲート電極66、素子分離領域上にダミー配線67を形成すると共に、前記ゲート絶縁膜64上及びゲート絶縁膜65上にゲート電極68を形成する。ここまでの工程を図30に示す。次に、前記第2及び第3の素子形成領域上を覆い、第1の領域上が開口されたマスクM52を形成する。マスクM52は、フォトレジスト膜を用いたフォトリソグラフィ技術で形成する。次に、前記マスクM52をエッチングマスクとして使用し、前記層間絶縁膜61、浮遊ゲート材70に順次ドライエッチングを施して浮遊ゲート電極70を形成する。この後、前記マスクM51を不純物導入用マスクとして使用し、前記第1の素子形成領域に不純物として砒素をイオン打込み法で選択的に導入してソース領域及びドレイン領域である一対のn型半導体領域71を形成する。砒素の導入は、最終的な導入量が1×1015[atoms/cm2]程度及び導入時のエネルギ量が50[KeV]の条件下で行う。この工程により、不揮発性記憶素子QF1がほぼ完成する。次に、前記第2の素子形成領域に不純物としてボロンをイオン打込み法で選択的に導入し、ソース領域及びドレイン領域である一対のp型半導体領域72を形成した後、前記第3の素子形成領域に不純物として燐をイオン打込み法で選択的に導入し、ソース領域及びドレイン領域である一対のn型半導体領域73を形成する。ここまでの工程を図32に示す。次に、前記ゲート電極68の側面を覆うサイドウォールスペーサ74を形成するともに、不揮発性記憶素子QF1の電極側面を覆うサイドウォールスペーサ74を形成する。サイドウォールスペーサ74は、p型半導体基板1上の全面に窒化珪素膜からなる絶縁膜を形成し、その後、前記絶縁膜にRIE等の異方性エッチングを施すことによって形成される。次に、前記第2の素子形成領域に不純物としてボロンをイオン打込み法で選択的に導入し、ソース領域及びドレイン領域である一対のp型半導体領域75を形成する。その後、前記第3の素子形成領域に不純物として燐をイオン打込み法で選択的に導入し、ソース領域及びドレイン領域である一対のn型半導体領域76を形成することにより、図24に示す状態となる。この後、層間絶縁膜、接続孔、金属配線等を形成することにより、マイクロコンピュータが形成される。本実施形態では、第3の素子形成領域と埋込絶縁膜55との間の素子分離領域端部の段差は5[nm]であった。電界効果トランジスタQ7のゲート耐圧及びサブシュレシュ特性ともに劣化は見られず、高電圧用の電界効果トランジスタを形成しない場合の特性に一致したことから、本発明の有効性を確認できた。なお、本実施形態では、図30に示す工程において、熱酸化処理を施して第3の素子形成領域上に厚さ5[nm]の熱酸化膜からなるゲート絶縁膜65を形成したが、この直後に1酸化窒素中による摂氏900°Cの窒化処理を追加することにより、ゲート絶縁膜65の信頼性を更に向上することが可能である。実施形態4本実施形態では、ゲート絶縁膜の厚さが異なる二種類の電界効果トランジスタと不揮発性記憶素子とを有する半導体集積回路装置に本発明を適用した例について、図33乃至図38を用いて説明する。まず、図33は、p型半導体基板91の主面の素子分離領域に溝94及びこの溝94内に埋込絶縁膜95を形成して素子形成領域間を絶縁分離し、その後、p型半導体基板91の主面の第1の素子形成領域にディープn型ウエル領域96を形成し、その後、p型半導体基板91の主面の第1及び第3の素子形成領域にp型ウエル領域97を形成し、その後、p型半導体基板91の主面の第2の素子形成領域にn型ウエル領域98を形成し、その後、熱酸化処理を施して前記第1の素子形成領域上に不揮発性記憶素子のゲート絶縁膜99を形成した状態を示している。次に、前記素子形成領域上を含むp型半導体基板91上の全面に50[nm]程度の厚さ及び4×1020[atoms/cm3]程度の不純物濃度の多結晶珪素膜からなる浮遊ゲート材100を化学気相成長法で形成し、その後、前記第1の素子形成領域上を覆い、第2及び第3の素子形成領域上が開口されたフォトレジスト膜からなるマスクM90を形成し、その後、マスクM90を用いて前記浮遊ゲート材100にエッチングを施し、その後、前記第2及び第3の素子形成領域上のゲート絶縁膜99をウエットエッチング法で除去する。ここまでの工程を図34に示す。次に、前記マスクM90をアッシングして除去した後、熱酸化処理を施して前記第2及び第3の素子形成領域上に厚さ4[nm]の熱酸化膜101を形成し、その後、前記熱酸化膜101上を含むp型半導体基板91上の全面に化学気相成長法で厚さ16[nm]の酸化珪素膜からなる堆積膜102を形成する。この工程において、第2の素子形成領域上に熱酸化膜101及び堆積膜102からなるゲート絶縁膜103が形成されると共に、浮遊ゲート材100上に堆積膜102からなる層間絶縁膜が形成される。次に、前記第1及び第2の素子形成領域上を覆い、第3の素子形成領域上が開口されたフォトレジスト膜からなるマスクM91を形成し、その後、前記第3の素子形成領域上の堆積膜102及び熱酸化膜101をウエットエッチング法で除去する。この工程において、埋込絶縁膜95は堆積膜102で覆われているので、堆積膜102が除去されるまで埋込絶縁膜95はエッチングされない。マスクM91は、例えば、その端部が埋込絶縁膜95上に位置するように形成される。ここまでの工程を図35に示す。次に、前記マスクM91をアッシングして除去した後、熱酸化処理を施して前記第3の素子形成領域上に厚さ5[nm]の熱酸化膜からなるゲート絶縁膜104を形成し、その後、前記ゲート絶縁膜103上及びゲート絶縁膜104上を含むp型半導体基板91上の全面に200[nm]程度の厚さ及び4×1020[atoms/cm3]程度の不純物濃度の多結晶珪素膜105を化学気相成長法で形成し、その後、前記多結晶珪素膜上の全面に50[nm]程度の厚さの酸化珪素膜106を化学気相成長法で形成する。ここまでの工程を図36に示す。次に、前記酸化珪素膜106、多結晶珪素膜105の夫々にパターンニングを施して、層間絶縁膜上に制御ゲート電極107を形成すると共に、ゲート絶縁膜103上及びゲート絶縁膜104上にゲート電極108を形成し、その後、前記第2及び第3の素子形成領域上を覆い、第1の素子形成領域上が開口されたフォトレジスト膜からなるマスクM92を形成する。ここまでの工程を図37に示す。次に、前記マスクM92をエッチングマスクとして使用し、前記堆積膜102、浮遊ゲート材100の夫々に順次パターンニングを施して浮遊ゲート電極109を形成する。次に、前記第1の素子形成領域に不純物をイオン打込み法で選択的に導入してソース領域及びドレイン領域である一対のn型半導体領域110を形成する。この工程において、不揮発性記憶素子QF2が形成される。この後、前記ゲート電極108の側面、不揮発性記憶素子QF2の電極側面の夫々に厚さ80[nm]の窒化膜からなるサイドウォールスペーサ111を形成する。次に、前記第2の素子形成領域に不純物をイオン打込み法で選択的に導入して一対のp型半導体領域112を形成することにより、電界効果トランジスタQ8が形成される。次に、前記第3の素子形成領域に不純物をイオン打込み法で選択的に導入して一対のn型半導体領域113を形成することにより、図38に示すように、電界効果トランジスタQ9が形成される。これにより、本実施形態の半導体集積回路装置の主要部が完成する。この後、層間絶縁膜、接続孔、金属配線の形成を行って本実施形態の製造工程を完了する。本実施形態では、第3素子形成領域と埋込絶縁膜25との間の素子分離領域部の段差は10[nm]と従来技術での約3分の1に低減された。また、電界効果トランジスタQ8のゲート絶縁膜103と不揮発性記憶素子QF2の層間絶縁膜を同一の堆積膜で形成しても、正常なトランジスタ動作と信頼性の劣化のないメモリセル動作を実現できた。また、本実施形態では、電界効果トランジスタQ8のゲート絶縁膜103である堆積膜102と不揮発性記憶素子QF2の層間絶縁膜堆積膜102とを同一工程で形成したので、半導体集積回路装置の製造工程数を低減することができる。実施形態5本実施形態では、0.25ミクロン製造技術を用いたDRAM半導体集積回路装置に本発明を適用した例について説明する。図39は本発明の実施形態5であるDRAMの概略構成を示す断面図であり、1ビットの情報を記憶するメモリセル及び周辺回路を構成する電界効果トランジスタを示している。図39に示すように、本実施形態のDRAMは、単結晶珪素からなるp型半導体基板121を主体とする構成になっている。前記p型半導体基板121には複数の素子形成領域が形成されている。複数の素子形成領域の夫々は、p型半導体基板121の主面の素子分離領域に形成された溝124及びこの溝124内に埋め込まれた埋込絶縁膜125によって周囲を規定され、互いに絶縁分離されている。p型半導体基板121のメモリセル部にはディープn型ウエル領域126及びp型ウエル領域127が形成され、p型半導体基板121の周辺回路部にはp型ウエル領域127が形成されている。1ビットの情報を記憶するメモリセルは、メモリセル選択用の電界効果トランジスタQ10と情報蓄積用の容量素子MCとの直列回路で構成され、ワード線WLとデータ線DLとが交差する領域に配置されている。電界効果トランジスタQ10は、p型半導体基板1の主面の第1の素子形成領域に構成されている。この電界効果トランジスタQ10は、nチャネル型MISFETで構成され、主に、チャネル形成領域として使用されるp型ウエル領域127、ゲート絶縁膜130、ゲート電極132、ソース領域及びドレイン領域である一対のn型半導体領域133で構成されている。前記容量素子MCは電極140上に誘電体膜141、電極142の夫々を順次積層したスタック構造で構成されている。電極140は、層間絶縁膜138に埋め込まれた導電プラグ139及び層間絶縁膜135に埋め込まれた導電プラグ136を介して電界効果トランジスタQ10の一方のn型半導体領域133に電気的に接続されている。電界効果トランジスタQ10の他方のn型半導体領域133は、導電プラグ136を介してデータ線DLに電気的に接続されている。周辺回路を構成する電界効果トランジスタQ11は、p型半導体基板121の主面の第2の素子形成領域に構成されている。この電界効果トランジスタQ11は、nチャネル型MISFETで構成され、主に、チャネル形成領域として使用されるp型ウエル領域127、ゲート絶縁膜131、ゲート電極132、ソース領域及びドレイン領域である一対のn型半導体領域134で構成されている。一対のn型半導体領域134の夫々には、層間絶縁膜135に埋め込まれた導電プラグ136を介して配線137の夫々が電気的に接続されている。前記メモリセルの電界効果トランジスタQ10のゲート絶縁膜130は熱酸化膜128及び堆積膜129で形成されている。熱酸化膜128は2[nm]程度の厚さで形成され、堆積膜129は6[nm]程度の厚さで形成されている。前記周辺回路を構成する電界効果トランジスタQ11のゲート絶縁膜131は、厚さ4.5[nm]程度の熱酸化膜で形成されている。これらのゲート絶縁膜130、ゲート絶縁膜131の夫々は、前述の実施形態で示した製造方法で形成される。本実施形態では、第2素子形成領域と埋込絶縁膜125との間の素子分離領域部の段差は4[nm]であった。メモリセルの電界効果トランジスタのゲート絶縁膜を通常の熱酸化膜で形成した場合には、第2素子形成領域と埋込絶縁膜125との間の素子分離領域端部の段差が10[nm]であったことから、本発明により2分の1に低減された。これにより、低電圧用電界効果トランジスタQ11のゲート欠陥密度を従来の0.8ケ/cm2から0.3ケ/cm2へ大幅に低減でき、結果的に、メモリの製造歩留まりを20向上することができた。また、低電圧用電界効果トランジスタQ11のゲート破壊耐圧も15改善できた。本実施形態により、本発明のDRAMでの有効性が確認でき、その工業的影響は非常に大きいことが分かった。以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。例えば、本発明は、ゲート絶縁膜の厚さが異なる四種類以上の電界効果トランジスタを有する半導体集積回路装置に適用できる。