"チャネルの不純物濃度の差により互いにしきい値電圧が異なり、当該しきい値電圧の差に基づいて基準電圧を発生する基準電圧発生回路が形成された基準回路領域と、当該基準電圧発生回路から出力された基準電圧が入力される動作回路が形成された動作回路領域とを、共通の第1導電型の半導体基板上に備える半導体装置であって、前記半導体基板上において前動作回路領域に選択的に形成された第1ゲート絶縁膜と、前記半導体基板上において前基準回路領域に選択的に形成され、前記第1ゲート絶縁膜よりも厚い第2ゲート絶縁膜と、前記第2ゲート絶縁膜の下方において前記半導体基板の表層領域に互いに空けて形成された第2導電型の第1ソース領域および第1ドレイン領域と、これらの領域の間に形成された第1チャネル領域とを有するエンハンスメント型MOSFETと、前記第2ゲート絶縁膜の下方において前記半導体基板の前記表層領域に互いに空けて形成された第2導電型の第2ソース領域および第2ドレイン領域と、これらの領域の間に形成され、前記第1チャネル領域よりも第1導電型の不純物濃度が高い第2チャネル領域とを有するデプレッション型MOSFETと、前記第1ゲート絶縁膜の下方において前記半導体基板の表層領域に互いに空けて形成された第3ソース領域および第3ドレイン領域と、これらの領域の間の第3チャネル領域とを有する動作MOSFETとを含む、半導体装置。前記動作MOSFETは、CMOSFETを含む、請求項1に記載の半導体装置。前記第1ゲート絶縁膜は100Å~150Åの厚さを有し、前記第2ゲート絶縁膜は300Å~500Åの厚さを有する、請求項1または2に記載の半導体装置。チャネルの不純物濃度の差により互いにしきい値電圧が異なり、当該しきい値電圧の差に基づいて基準電圧を発生する基準電圧発生回路が形成され、デプレッションMOS領域およびエンハンスメントMOS領域を含む基準回路領域と、当該基準電圧発生回路から出力された基準電圧が入力される動作回路が形成され、動作MOS領域を含む動作回路領域とを、共通の第1導電型の半導体基板上に備える半導体装置の製造方法であって、前記半導体基板上において前記基準回路領域および前記動作回路領域に跨るようにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜において前記動作回路領域の部分を選択的に除去する工程と、前記半導体基板において前記基準回路領域および前記動作回路領域を熱酸化することにより、前記ゲート絶縁膜が除去された前記動作回路領域に第1ゲート絶縁膜を形成し、同時に、前記基準回路領域に残っている前記ゲート絶縁膜を厚くして前記第1ゲート絶縁膜よりも厚い第2ゲート絶縁膜を形成する工程と、前記半導体基板の表層領域において前記デプレッションMOS領域に第2導電型の不純物を導入する工程と、前記半導体基板の前記表層領域において前記エンハンスメントMOS領域に第1導電型の不純物を導入する工程と、前記半導体基板の前記表層領域において前記デプレッションMOS領域および前記エンハンスメントMOS領域それぞれに第2導電型の不純物を選択的に導入することにより、前記エンハンスメントMOS領域に互いに間隔が空くように第1ソース領域および第1ドレイン領域を形成し、前記デプレッションMOS領域に互いに間隔が空くように第2ソース領域および第2ドレイン領域を形成する工程と、前記半導体基板の前記表層領域において前記動作MOS領域に不純物を選択的に導入することにより、互いに間隔が空くように第3ソース領域および第3ドレイン領域を形成する工程とを含む、半導体装置の製造方法。前記半導体装置の製造方法は、前記エンハンスメントMOS領域および前記デプレッションMOS領域をレジスト膜で選択的に覆った状態で、前記半導体基板において前記動作MOS領域に不純物を導入することによりウェルを形成する工程を含む、請求項4に記載の半導体装置の製造方法。前記半導体装置の製造方法は、前記エンハンスメントMOS領域と前記デプレッションMOS領域とを絶縁分離する素子分離部を前記半導体基板の前記表層領域に選択的に形成する工程をさらに含み、前記ウェルを形成する工程は、前記素子分離部の下方に選択的に前記不純物を導入する工程を含む、請求項5に記載の半導体装置の製造方法。基準電圧発生回路は、たとえば、図4で示される。基準電圧発生回路は、ドレインDが電源端子VDDに接続され、ソースSとゲートG同士が接続されたデプレッション型MOSFETDENと、ドレインDとゲートG同士が接続され、このドレインおよびゲートがDENのソースに接続されたエンハンスメント型MOSFETENとを含む。DENおよびENのバックゲートおよびENのソースはグランドGNE電位に固定されている。このような基準電圧発生回路では、たとえば、図5に示すように、常にVGS=0Vで動作するDENの定電流を、これに直列に接続されたENに流すことにより、ENに発生する電圧を基準電圧Voutとして取り出す。この基準電圧は、ENのしきい値電圧Vth_EとDENのしきい値電圧Vth_Dとの差Vth_E-Vth_Dである。従って、DENとENの温度特性が同じであれば、環境温度が低温から高温に変化しても、図5に示すように、静特性のグラフの傾きが同じように変化する実線グラフ→破線グラフ。そのため、ENを一定のVGSで動作させることができ、出力電圧Voutを一定に保つことができる。しかしながら、従来の基準電圧発生回路では、動作回路のMOSFETとの間でゲート絶縁膜を共有しているので、ゲート絶縁膜の厚さは半導体装置の電源電圧の仕様に制約されている。そのため、しきい値電圧の差Vth_E-Vth_Dは、半導体基板に対して互いに異なるイオン注入条件たとえば、イオン種、ドーズ量などで不純物を導入し、DENおよびENのしきい値電圧を調整することによって設けていた。このイオン注入条件の相違に起因して、ENとDENのチャネル部の不純物濃度のプロファイルを同じにすることが困難であった。また、出力電圧Voutが取り出される際、DENのソースと基板バッグゲートとの間に出力電圧Voutがかかる一方、ENのソースおよび基板はいずれもグランド電位であるので当該出力電圧Voutがかからない。そのため、DENのみがバックバイアス基板バイアス効果の影響を受け、DENのしきい値が変動する。これらの結果、従来の基準電圧発生回路では、DENとENの温度特性が完全に一致せず、図6に実線で示すように、出力電圧Voutが温度依存性を示していた。そこで、本発明の目的は、基準電圧発生回路を構成するエンハンスメント型MOSFETとデプレッション型MOSFETとの間の温度特性の差を小さくすることができ、基準電圧発生回路の出力電圧Voutの温度特性を改善することができる半導体装置およびその製造方法を提供することである。本発明の半導体装置は、チャネルの不純物濃度の差により互いにしきい値電圧が異なり、当該しきい値電圧の差に基づいて基準電圧を発生する基準電圧発生回路が形成された基準回路領域と、当該基準電圧発生回路から出力された基準電圧が入力される動作回路が形成された動作回路領域とを、共通の第1導電型の半導体基板上に備える半導体装置であって、前記半導体基板上において前動作回路領域に選択的に形成された第1ゲート絶縁膜と、前記半導体基板上において前基準回路領域に選択的に形成され、前記第1ゲート絶縁膜よりも厚い第2ゲート絶縁膜と、前記第2ゲート絶縁膜の下方において前記半導体基板の表層領域に互いに空けて形成された第2導電型の第1ソース領域および第1ドレイン領域と、これらの領域の間に形成された第1チャネル領域とを有するエンハンスメント型MOSFETと、前記第2ゲート絶縁膜の下方において前記半導体基板の前記表層領域に互いに空けて形成された第2導電型の第2ソース領域および第2ドレイン領域と、これらの領域の間に形成され、前記第1チャネル領域よりも第1導電型の不純物濃度が高い第2チャネル領域とを有するデプレッション型MOSFETと、前記第1ゲート絶縁膜の下方において前記半導体基板の表層領域に互いに空けて形成された第3ソース領域および第3ドレイン領域と、これらの領域の間の第3チャネル領域とを有する動作MOSFETとを含む請求項1。本発明の半導体装置は、チャネルの不純物濃度の差により互いにしきい値電圧が異なり、当該しきい値電圧の差に基づいて基準電圧を発生する基準電圧発生回路が形成され、デプレッションMOS領域およびエンハンスメントMOS領域を含む基準回路領域と、当該基準電圧発生回路から出力された基準電圧が入力される動作回路が形成され、動作MOS領域を含む動作回路領域とを、共通の第1導電型の半導体基板上に備える半導体装置の製造方法であって、前記半導体基板上において前記基準回路領域および前記動作回路領域に跨るようにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜において前記動作回路領域の部分を選択的に除去する工程と、前記半導体基板において前記基準回路領域および前記動作回路領域を熱酸化することにより、前記ゲート絶縁膜が除去された前記動作回路領域に第1ゲート絶縁膜を形成し、同時に、前記基準回路領域に残っている前記ゲート絶縁膜を厚くして前記第1ゲート絶縁膜よりも厚い第2ゲート絶縁膜を形成する工程と、前記半導体基板の表層領域において前記デプレッションMOS領域に第2導電型の不純物を導入する工程と、前記半導体基板の前記表層領域において前記エンハンスメントMOS領域に第1導電型の不純物を導入する工程と、前記半導体基板の前記表層領域において前記デプレッションMOS領域および前記エンハンスメントMOS領域それぞれに第2導電型の不純物を選択的に導入することにより、前記エンハンスメントMOS領域に互いに間隔が空くように第1ソース領域および第1ドレイン領域を形成し、前記デプレッションMOS領域に互いに間隔が空くように第2ソース領域および第2ドレイン領域を形成する工程と、前記半導体基板の前記表層領域において前記動作MOS領域に不純物を選択的に導入することにより、互いに間隔が空くように第3ソース領域および第3ドレイン領域を形成する工程とを含む、本発明の半導体装置の製造方法請求項4により製造することができる。この方法によれば、基準回路領域および動作回路領域に跨るようにゲート絶縁膜を形成した後、動作回路領域の部分については、ゲート絶縁膜が選択的に除去される。そのため、当該ゲート絶縁膜の厚さは、動作MOSFETに適した厚さに制約されない。そして、残ったゲート絶縁膜は、動作回路領域に第1ゲート絶縁膜を形成する際に、同時に厚膜化されて第2ゲート絶縁膜として形成される。これにより、基準回路領域の第2ゲート絶縁膜を第1ゲート絶縁膜よりも厚く形成することができる。そのため、予めゲート絶縁膜の厚さを調節し、最終的に第2ゲート絶縁膜の厚さを調節することにより、ゲート電圧によってチャネル領域に伝えられる電界を制御して、エンハンスメント型MOSFETおよびデプレッション型MOSFETのしきい値電圧を調節することができる。つまり、第2ゲート絶縁膜の厚さの増減によってエンハンスメント型MOSFETおよびデプレッション型MOSFETのしきい値電圧を調節できるため、しきい値電圧を調節するためにデプレッションMOS領域およびエンハンスメントMOS領域に導入する不純物の量を減らすことができる。そのため、これらの領域間の不純物濃度のプロファイルを互いに近似させて、エンハンスメント型MOSFETとデプレッション型MOSFETのペア性を向上させることができる。さらに、デプレッションMOS領域第2チャネル領域の不純物濃度を小さくすることができるので、デプレッション型MOSFETに対する基板バイアス効果の影響を小さくすることができる。そのため、基板バイアス効果に起因するエンハンスメント型MOSFETとデプレッション型MOSFETのペア性のずれを小さくすることができる。これらの結果、エンハンスメント型MOSFETとデプレッション型MOSFETとの間の温度特性の差を小さくすることができ、基準電圧発生回路の出力電圧Voutの温度特性を改善することができる。また、本発明の半導体装置の製造方法は、前記エンハンスメントMOS領域および前記デプレッションMOS領域をレジスト膜で選択的に覆った状態で、前記半導体基板において前記動作MOS領域に不純物を導入することによりウェルを形成する工程を含むことが好ましい請求項5。この方法により、エンハンスメントMOS領域およびデプレッションMOS領域への余計な不純物の導入を防止することができる。そのため、しきい値電圧の設計値に対する、エンハンスメント型MOSFETとデプレッション型MOSFETの実際のしきい値電圧のずれを防止することができる。また、本発明の半導体装置の製造方法は、前記エンハンスメントMOS領域と前記デプレッションMOS領域とを絶縁分離する素子分離部を前記半導体基板の前記表層領域に選択的に形成する工程をさらに含み、前記ウェルを形成する工程は、前記素子分離部の下方に選択的に前記不純物を導入する工程を含むことが好ましい請求項6。この方法により、エンハンスメントMOS領域とデプレッションMOS領域との間の素子分離耐圧を確保することができる。また、本発明の半導体装置では、前記動作MOSFETは、CMOSFETを含んでいてもよい請求項2。また、本発明の半導体装置では、前記第1ゲート絶縁膜は100Å~150Åの厚さを有し、前記第2ゲート絶縁膜は300Å~500Åの厚さを有していてもよい請求項3。以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。図1は、本発明の一実施形態に係る半導体装置1の回路図一部である。半導体装置1は、基準電圧発生回路2と、基準電圧発生回路2に接続された動作回路としての増幅回路3とを備えている。基準電圧発生回路2は、ドレインDが電源端子VDDに接続され、ソースSとゲートG同士が接続されたデプレッション型MOSFET4DENと、ドレインDとゲートG同士が接続され、このドレインおよびゲートがデプレッション型MOSFET4のソースに接続されたエンハンスメント型MOSFET5ENとを含む。デプレッション型MOSFET4およびエンハンスメント型MOSFET5のバックゲートおよびENのソースはグランドGNE電位に固定されている。このような基準電圧発生回路2では、常にVGS=0Vで動作するデプレッション型MOSFET4の定電流を、これに直列に接続されたエンハンスメント型MOSFET5に流すことにより、エンハンスメント型MOSFET5に発生する電圧を基準電圧Vrefとして増幅回路3に入力し、増幅回路3で増幅された電圧を出力電圧Voutとして取り出す。基準電圧Vrefは、エンハンスメント型MOSFET5のしきい値電圧Vth_Eとデプレッション型MOSFET4のしきい値電圧Vth_Dとの差Vth_E-Vth_Dである。図2は、本発明の一実施形態に係る半導体装置1の模式的な断面図である。半導体装置1は、たとえばシリコンからなるp型の半導体基板6と、半導体基板6に設定された動作回路領域としてのCMOS領域7および基準回路領域としてのRefReference回路領域8とを含む。CMOS領域7およびRef回路領域8が共通の半導体基板6に設定されている。CMOS領域7に動作MOSFETとしてのp型MOSFET9およびn型MOSFET10が形成されており、これらのMOSFET9,10が図1の増幅回路3を構成している。一方、Ref回路領域8にデプレッション型MOSFET4およびエンハンスメント型MOSFET5が形成されており、これらのMOSFET4,5が図1の基準電圧発生回路2を構成している。また、半導体基板6には、これらのMOSFET4,5,9,10用の領域4R,5R,9R,10Rを確保するために、酸化シリコン等の絶縁物からなる素子分離部としてのフィールド絶縁膜11素子分離膜が形成されている。半導体基板6においてフィールド絶縁膜11で区画された領域にはゲート絶縁膜が形成されている。この実施形態では、CMOS領域7に第1ゲート絶縁膜12が形成され、Ref回路領域8に第2ゲート絶縁膜13が形成されている。Ref回路領域8側の第2ゲート絶縁膜13は、CMOS領域7側の第1ゲート絶縁膜12に比べて相対的に厚く形成されている。たとえば、第1ゲート絶縁膜12の厚さが100Å~150Åである場合に、第2ゲート絶縁膜13の厚さは300Å~500Åである。CMOS領域7においてp型MOSFET9は、半導体基板6に形成されたn型ウェル14と、n型ウェル14の表層領域に間隔を開けて形成した第3ソース領域としてのp型ソース領域15および第3ドレイン領域としてのp型ドレイン領域16を備えている。p型ソースドレイン領域15,16の間の第3チャネル領域としてのチャネル領域17に対向するように、第1ゲート絶縁膜12を挟んでゲート18が形成されている。ゲート18の両側面は、酸化シリコン等の絶縁物からなるサイドウォール19で覆われている。p型ソース領域15およびp型ドレイン領域16とゲート18との間、すなわち、サイドウォール19の直下の領域には、p型低濃度層20,21が形成されている。こうして、LDD構造が形成されている。p型低濃度層20,21は、p型ソースドレイン領域15,16よりも低濃度に形成され、かつ、これらよりも浅く不純物イオンを注入して形成された領域である。p型低濃度層20,21は、ゲート18に対して自己整合的に形成されており、p型ソースドレイン領域15,16はサイドウォール19に対して自己整合的に形成されている。p型低濃度層20,21は、p型ドレイン領域16の近傍における電界を緩和して、ホットエレクトロン効果を抑制する。また、CMOS領域7においてn型MOSFET10は、半導体基板6に形成されたp型ウェル22と、p型ウェル22の表層領域に間隔を開けて形成した第3ソース領域としてのn型ソース領域23および第3ドレイン領域としてのn型ドレイン領域24を備えている。n型ソースドレイン領域23,24の間の第3チャネル領域としてのチャネル領域25に対向するように、第1ゲート絶縁膜12を挟んでゲート26が形成されている。ゲート26の両側面は、酸化シリコン等の絶縁物からなるサイドウォール27で覆われている。n型ソース領域23およびn型ドレイン領域24とゲート26との間、すなわち、サイドウォール27の直下の領域には、n型低濃度層28,29が形成されている。こうして、LDD構造が形成されている。n型低濃度層28,29は、n型ソースドレイン領域23,24よりも低濃度に形成され、かつ、これらよりも浅く不純物イオンを注入して形成された領域である。n型低濃度層28,29は、ゲート26に対して自己整合的に形成されており、n型ソースドレイン領域23,24はサイドウォール27に対して自己整合的に形成されている。n型低濃度層28,29は、n型ドレイン領域24の近傍における電界を緩和して、ホットエレクトロン効果を抑制する。Ref回路領域8においてデプレッション型MOSFET4は、半導体基板6の表層領域に間隔を開けて形成した第2ソース領域としてのn型ソース領域30および第2ドレイン領域としてのn型ドレイン領域31を備えている。n型ソースドレイン領域30,31の間の第2チャネル領域としてのチャネル領域32に対向するように、第2ゲート絶縁膜13を挟んでゲート33が形成されている。ゲート33の両側面は、酸化シリコン等の絶縁物からなるサイドウォール34で覆われている。n型ソース領域30およびn型ドレイン領域31とゲート33との間、すなわち、サイドウォール34の直下の領域には、n型低濃度層35,36が形成されている。こうして、LDD構造が形成されている。n型低濃度層35,36は、n型ソースドレイン領域30,31よりも低濃度に形成され、かつ、これらよりも浅く不純物イオンを注入して形成された領域である。n型低濃度層35,36は、ゲート33に対して自己整合的に形成されており、n型ソースドレイン領域30,31はサイドウォール34に対して自己整合的に形成されている。n型低濃度層35,36は、n型ドレイン領域31の近傍における電界を緩和して、ホットエレクトロン効果を抑制する。また、Ref回路領域8においてエンハンスメント型MOSFET5は、半導体基板6の表層領域に間隔を開けて形成した第1ソース領域としてのn型ソース領域37および第1ドレイン領域としてのn型ドレイン領域38を備えている。n型ソースドレイン領域37,38の間のチャネル領域39に対向するように、第2ゲート絶縁膜13を挟んでゲート40が形成されている。ゲート40の両側面は、酸化シリコン等の絶縁物からなるサイドウォール41で覆われている。n型ソース領域37およびn型ドレイン領域38とゲート40との間、すなわち、サイドウォール41の直下の領域には、n型低濃度層42,43が形成されている。こうして、LDD構造が形成されている。n型低濃度層42,43は、n型ソースドレイン領域37,38よりも低濃度に形成され、かつ、これらよりも浅く不純物イオンを注入して形成された領域である。n型低濃度層42,43は、ゲート40に対して自己整合的に形成されており、n型ソースドレイン領域37,38はサイドウォール41に対して自己整合的に形成されている。n型低濃度層42,43は、n型ドレイン領域38の近傍における電界を緩和して、ホットエレクトロン効果を抑制する。そして、Ref回路領域8においてデプレッション型MOSFET4のチャネル領域32とエンハンスメント型MOSFET5のチャネル領域39との間には、デプレッション型MOSFET4のチャネル領域32の濃度がエンハンスメント型MOSFET5のチャネル領域39の濃度よりも高くなるように、不純物濃度の差が設けられている。たとえば、基準となる半導体基板6のp型不純物濃度が1×1014cm-3~5×1015cm-3である場合に、前者のチャネル領域32のn型半導体基板6とは反対の導電型不純物濃度は5×1014cm-3~2×1015cm-3である場合に、後者のチャネル領域39のp型半導体基板6と同じ導電型不純物濃度は5×1014cm-3~1×1015cm-3である。このように両者のチャネル領域32,39の間に不純物濃度の差を設けることにより、デプレッション型MOSFET4のしきい値電圧Vth_Dとエンハンスメント型MOSFET5のしきい値電圧Vth_Eとを異ならせている。上記範囲の不純物濃度の場合、たとえば、しきい値電圧Vth_Dは-0.8V~-0.2Vであり、しきい値電圧Vth_Eは0.2V~1.0Vである。図1においては、このしきい値電圧の差Vth_E-Vth_Dに相当する大きさの電圧を増幅回路3に送ることができる。また、Ref回路領域8においてフィールド絶縁膜11の下方には、フィールド絶縁膜11の底部に接してデプレッション型MOSFET4用の領域4Rとエンハンスメント型MOSFET5用の領域5Rとをさらに分離するp型ウェル44が形成されている。このp型ウェル44は、n型MOSFET10用の領域10Rのp型ウェル22と同工程で形成されるものであって、p型ウェル22と同じ深さを有している。このp型ウェル44が形成されていることにより、デプレッション型MOSFET4用の領域4Rとエンハンスメント型MOSFET5用の領域5Rとの素子分離耐圧を向上させることができる。半導体基板6上には、酸化シリコン等の絶縁物からなる層間絶縁膜45が積層されている。層間絶縁膜45により、各ゲート18,26,33,40が一括して被覆されている。層間絶縁膜45上には、アルミニウム等の導電材からなるソース電極46~49およびドレイン電極50~53が形成されており、さらにソース電極46~49およびドレイン電極50~53を被覆するように、窒化シリコン等の絶縁物からなる表面保護膜54が形成されている。層間絶縁膜45には、ソース電極46~49およびドレイン電極50~53と、各ソース領域15,23,30,37および各ドレイン領域16,24,31,38とをそれぞれ接続するためのコンタクトプラグ55~62が埋設されている。また、デプレッション型MOSFET4のソース電極48とエンハンスメント型MOSFET5のドレイン電極53とは、層間絶縁膜45上において一体的に形成されて接続されている。図3A~図3Lは、図2の半導体装置1の製造工程の一部を工程順に説明するための模式図である。まず、図3Aに示すように、LOCOSLocalOxidationofSilicon法により、半導体基板6上にフィールド絶縁膜11が形成される。これにより、個々の動作MOS領域としてのp型MOSFET9用の領域9R、個々の動作MOS領域としてのn型MOSFET10用の領域10R、個々のデプレッションMOS領域としてのデプレッション型MOSFET4、および個々のエンハンスメントMOS領域としてのエンハンスメント型MOSFET5用の領域5Rがそれぞれ確保される。次に、図3Bに示すように、n型ウェル14およびp型ウェル22の形成工程が行われる。具体的には、半導体基板6上に所定のパターンのレジスト膜63が形成され、レジスト膜63をマスクとして、n型ウェル14を形成すべき領域にn型不純物イオンが半導体基板6に選択的に注入された後、p型ウェル22を形成すべき領域にp型不純物イオンが半導体基板6に選択的に注入される。レジスト膜63は、CMOS領域7において形成中のウェルn型ウェル14またはp型ウェル22を形成すべき領域に開口を有している。また、レジスト膜63は、デプレッション型MOSFET4用の領域4Rおよびエンハンスメント型MOSFET5用の領域5Rにおいて半導体基板6に不純物イオンが注入されないように、これらの領域を選択的に被覆している。また、p型ウェル22を形成する際のレジスト膜63には、Ref回路領域8においてフィールド絶縁膜11の上方に開口を有している。なお、図3Bでは、デプレッション型MOSFET4用の領域4Rおよびエンハンスメント型MOSFET5用の領域5Rを被覆する部分のみを示している。たとえば、n型不純物イオンとしてAsイオンまたはPイオンが用いられ、そのドーズ量は1×1013cm-2~5×1013cm-2とされ、その注入エネルギーは500keV~800keVとされる。また、p型不純物としてBイオンが用いられ、そのドーズ量は1×1013cm-2~5×1013cm-2とされ、その注入エネルギーは200keV~300keVとされる。こうして、n型ウェル14およびp型ウェル22が形成される。また、p型ウェル22の形成に際しては、同時に、Ref回路領域8においてフィールド絶縁膜11の下方にもp型ウェル44が形成される。次の工程は、図3Cおよび図3Dに示すように、デプレッション型MOSFET4およびエンハンスメント型MOSFET5のしきい値電圧Vth_D,Vth_Eの調節のためのイオン注入である。このイオン注入は、まず、図3Cに示すように、デプレッション型MOSFET4用の領域4Rへのイオン注入が行なわれる。すなわち、レジスト膜64をマスクとして、半導体基板6の表面に向けて選択的にn型不純物イオンが注入される。レジスト膜64は、Ref回路領域8においてデプレッション型MOSFET4用の領域4Rを露出させ、Ref回路領域8の残りの領域およびCMOS領域7をそれぞれ被覆するパターンである。したがって、レジスト膜64をマスクとしてn型不純物イオンを注入することによって、デプレッション型MOSFET4用の領域4Rにおいて半導体基板6の表層領域に、n型不純物が満遍なく注入される。たとえば、n型不純物イオンとしてPイオンが用いられ、そのドーズ量は、n型ウェル14のためのイオン注入のときよりも少なく、5×1011cm-2~2×1012cm-2とされる。また、その注入エネルギーは10keV~30keVの低加速対して、ウェル14,22,44の形成は高加速である。とされる。次に、図3Dに示すように、エンハンスメント型MOSFET5用の領域5Rへのイオン注入が行なわれる。すなわち、レジスト膜65をマスクとして、半導体基板6の表面に向けて選択的にp型不純物イオンが注入される。レジスト膜65は、Ref回路領域8においてエンハンスメント型MOSFET5用の領域5Rを露出させ、Ref回路領域8の残りの領域およびCMOS領域7をそれぞれ被覆するパターンである。したがって、レジスト膜65をマスクとしてp型不純物イオンを注入することによって、エンハンスメント型MOSFET5用の領域5Rにおいて半導体基板6の表層領域に、p型不純物が満遍なく注入される。たとえば、p型不純物イオンとしてBイオンが用いられ、そのドーズ量は、p型ウェル22,44のためのイオン注入のときよりも少なく、5×1011cm-2~1×1012cm-2とされる。また、その注入エネルギーは10keV~30keVの低加速対して、ウェル14,22,44の形成は高加速である。とされる。なお、図3Cおよび図3Dの工程は、その順序が逆であってもよい。次の工程は、図3Eおよび図3Fに示すように、デプレッション型MOSFET4およびエンハンスメント型MOSFET5用のゲート絶縁膜の形成である。まず、図3Eに示すように、レジスト膜65を剥離した後に、半導体基板6の表面を熱酸化することによって、たとえば、膜厚200Å~300Åの酸化シリコン膜が表面全体に形成され、これがゲート絶縁膜66となる。こうして、CMOS領域7およびRef回路領域8の同じ厚さのゲート絶縁膜66が同時に形成される。次に、図3Fに示すように、ゲート絶縁膜66においてRef回路領域8以外の領域の部分を選択的に除去する。この除去は、ゲート絶縁膜66をフォトリソグラフィでパターニングすることによって行える。すなわち、半導体基板6の全面に形成されたゲート絶縁膜66上に、レジスト膜67のパターンを形成する。このレジスト膜67のパターンは、Ref回路領域8を選択的に被覆し、CMOS領域7を露出させるパターンである。このレジスト膜67をマスクとしてエッチングを行うことにより、デプレッション型MOSFET4およびエンハンスメント型MOSFET5用のゲート絶縁膜66を、Ref回路領域8のみに残すことができる。次の工程は、図3Gに示すように、p型MOSFET9およびn型MOSFET10用のゲート絶縁膜の形成である。具体的には、Ref回路領域8にゲート絶縁膜66を残した状態で、熱酸化法によって、p型MOSFET9およびn型MOSFET10に適した所定膜厚100Å~150Åだけ酸化膜を成長させる。これにより、当該膜厚からなる第1ゲート絶縁膜12がCMOS領域7に新たに形成され、ゲート絶縁膜66も同じ膜厚だけ厚膜化されて、第1ゲート絶縁膜12よりも厚い第2ゲート絶縁膜13が形成される。第2ゲート絶縁膜13の最終的な膜厚は、たとえば、300Å~500Åである。こうして、CMOS領域7およびRef回路領域8との間で互いに異なる厚さのゲート絶縁膜66が半導体基板6の表面に形成される。次に、図3H~図3Iに示すように、ゲート18,26,33,40の形成工程が行われる。ゲート18,26,33,40の形成は、まず、図3Hに示すように、導電化のための不純物たとえばリンを添加したポリシリコン膜68を半導体基板6の全面に形成し、これをフォトリソグラフィでパターニングすることによって行える。すなわち、全面に形成されたポリシリコン膜68上に、レジスト膜69のパターンを形成する。このレジスト膜69のパターンは、半導体基板6において、ゲート18,26,33,40を形成すべき領域を選択的に被覆し、その他の領域を被覆するパターンである。このレジスト膜69をマスクとしてエッチングを行うことにより、図3Iに示すように、導電化されたポリシリコン膜68からなるゲート18,26,33,40を同じ厚さで同時に形成することができる。次に、図3Jに示すように、イオン注入により各低濃度層20,21,28,29,35,36,42,43をゲート18,26,33,40に対して自己整合的に形成する。次に、CVD法によって、半導体基板6の全面に酸化シリコン膜等の絶縁膜が形成された後、その絶縁膜がドライエッチングによってエッチバックされる。このエッチバックを、各ゲート18,26,33,40が露出するまで行うと、それらの各両側面にサイドウォール19,27,34,41が形成される。その後、イオン注入により、各ソース領域15,23,30,37および各ドレイン領域16,24,31,38をサイドウォール19,27,34,41に対して自己整合的に形成する。この後は、図3Kに示すように、半導体基板6の表面全面を覆う層間絶縁膜45が形成され、当該層間絶縁膜45に、ソース領域15,23,30,37およびドレイン領域16,24,31,38をそれぞれ露出させる複数のコンタクトホールがエッチングにより形成され、図3Lに示すように、これらのコンタクトホールを介して各領域にそれぞれ接触する複数のコンタクトプラグ55~62および電極46~53が形成される。そして、最上層の層間絶縁膜45上に、表面保護膜54が形成され、表面保護膜54に各電極46~53をワイヤボンディング用のパッドとして露出させる開口図示せずが形成される。以上の工程を経て、図2の半導体装置1が得られる。以上のように、この実施形態によれば、デプレッション型MOSFET4およびエンハンスメント型MOSFET5用のゲート絶縁膜66を半導体基板6の表面全面に形成した後図3E、Ref回路領域8以外の領域の部分については、ゲート絶縁膜66が選択的に除去される図3F。そのため、図3Eの工程において、ゲート絶縁膜66の厚さは、p型MOSFET9およびn型MOSFET10に適した厚さに制約されない。そして、残ったゲート絶縁膜66は、CMOS領域7に第1ゲート絶縁膜12を形成する際に、同時に厚膜化されて第2ゲート絶縁膜13として形成される。これにより、Ref回路領域8の第2ゲート絶縁膜13を第1ゲート絶縁膜12よりも厚く形成することができる。そのため、予めゲート絶縁膜66の厚さを調節し、最終的に第2ゲート絶縁膜13の厚さを調節することにより、ゲート電圧によってチャネル領域32,39に伝えられる電界を制御して、エンハンスメント型MOSFET5およびデプレッション型MOSFET4のしきい値電圧Vth_D,Vth_Eを調節することができる。つまり、第2ゲート絶縁膜13の厚さの増減によってエンハンスメント型MOSFET5およびデプレッション型MOSFET4のしきい値電圧Vth_D,Vth_Eを調節できるため、図3Cおよび図3Dの工程において、しきい値電圧Vth_D,Vth_Eを調節するためにデプレッション型MOSFET4用の領域4Rおよびエンハンスメント型MOSFET5用の領域5Rに導入する不純物の量を減らすことができる。そのため、これらの領域間の不純物濃度のプロファイルを互いに近似させて、エンハンスメント型MOSFET5とデプレッション型MOSFET4のペア性を向上させることができる。さらに、デプレッション型MOSFET4用の領域4Rの不純物濃度を小さくすることができるので、デプレッション型MOSFET4に対する基板バイアス効果の影響を小さくすることができる。そのため、基板バイアス効果に起因するエンハンスメント型MOSFET5とデプレッション型MOSFET4のペア性のずれを小さくすることができる。これらの結果、エンハンスメント型MOSFET5とデプレッション型MOSFET4との間の温度特性の差を小さくすることができ、基準電圧発生回路2の出力電圧Voutの温度特性を改善することができる。さらに、n型ウェル14およびp型ウェル22,44を形成する際に図3B、Ref回路領域8がレジスト膜63で被覆されているので、Ref回路領域8への余計な不純物の導入を防止することができる。そのため、しきい値電圧Vth_D,Vth_Eの設計値に対する、エンハンスメント型MOSFET5とデプレッション型MOSFET4の実際のしきい値電圧のずれを防止することができる。以上、本発明の一実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。たとえば、半導体装置1の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置1において、p型の部分がn型であり、n型の部分がp型であってもよい。また、前述の実施形態で示したドーズ量等の数値は一例であり、必要とされる仕様に応じて別の値が適用されてもよい。その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。"