"第1導電型層の上に第2導電型層が形成された半導体基板、前記半導体基板上に形成された絶縁層、及び前記絶縁層上に形成された半導体層を有するSOI基板と、前記SOI基板に埋め込まれ、下端が前記第1導電型層に達しており、第1素子領域と第2素子領域とを分離する第1素子分離絶縁層と、前記第1素子領域に位置し、前記半導体層にチャネル領域が形成された第1導電型のトランジスタと、前記第2素子領域に位置し、前記半導体層にチャネル領域が形成された第2導電型のトランジスタと、第1素子領域に位置する前記第2導電型層に接続する第1バックゲートコンタクトと、第2素子領域に位置する前記第2導電型層に接続する第2バックゲートコンタクトと、を備え、前記第2導電型層の第2導電型の不純物濃度は、1018atoms/cm3以上であり、前記第1導電型のトランジスタが形成されている前記半導体層における第2導電型の不純物濃度は、前記第2導電型層の第2導電型の前記不純物濃度の1/10以下である、半導体装置。第1導電型層の上に第2導電型層が形成された半導体基板と、前記半導体基板に埋め込まれていて、下端が前記第1導電型層に達しており、前記半導体基板上に形成された絶縁層及び前記絶縁層上に形成された半導体層をさらに有するSOI領域と、バルク領域とを分離する第2素子分離層と、前記SOI領域に位置している前記半導体基板に埋め込まれ、下端が前記第1導電型層に達しており、第1素子領域と第2素子領域とを分離する第1素子分離絶縁層と、前記第1素子領域に位置し、前記半導体層にチャネル領域が形成された第1導電型の第1トランジスタと、前記第2素子領域に位置し、前記半導体層にチャネル領域が形成された第2導電型の第1トランジスタと、前記バルク領域に位置し、前記第2導電型層上に形成された第1導電型の第2トランジスタと、第1素子領域に位置する前記第2導電型層に接続する第1バックゲートコンタクトと、第2素子領域に位置する前記第2導電型層に接続する第2バックゲートコンタクトと、を備え、前記第2導電型層の第2導電型の不純物濃度は、1018atoms/cm3以上であり、前記第1導電型のトランジスタが形成されている前記半導体層における第2導電型の不純物濃度は、前記第2導電型層の第2導電型の前記不純物濃度の1/10以下である、半導体装置。請求項2に記載の半導体装置において、前記SOI領域に位置する前記第2導電型層と前記バルク領域に位置する前記第2導電型層とが同一である、半導体装置。請求項2または3に記載の半導体装置において、前記バルク領域において、前記半導体基板に埋め込まれており、第3素子領域と第4素子領域とを分離する第3素子分離絶縁層と、前記第4素子領域に位置する前記半導体基板の上層に形成された第2導電型の第1ウェルと、前記第3素子領域に位置し、前記第2導電型層上に形成された前記第1導電型の第2トランジスタと、前記第4素子領域に位置し、前記第1導電型のウェル上に形成された第2導電型の第2トランジスタと、を備える、半導体装置。請求項2から4のいずれか1項に記載の半導体装置において、前記バルク領域に位置する前記半導体基板中に形成されていて、前記第2導電型層と前記第1導電型層の間に形成された第2導電型のウェルを備える、半導体装置。請求項1から5のいずれか1項に記載の半導体装置において、前記絶縁層の膜厚は20nm以下である、半導体装置。請求項1から6のいずれか1項に記載の半導体装置において、前記絶縁層の厚さは、前記第1素子領域に位置する前記第1導電型のトランジスタのゲート電極の最小線幅の10倍以下である、半導体装置。請求項1から7のいずれか1項に記載の半導体装置において、前記SOI基板又は前記SOI領域に位置している前記半導体基板に埋め込まれ、下端が前記第1導電型層に達しており、前記第1素子領域及び前記第2素子領域を含む素子領域と基板コンタクト領域とを分離する第3素子分離絶縁層と、前記基板コンタクト領域に位置する前記半導体基板の上層に形成された第1導電型の第2ウェルと、前記基板コンタクト領域に位置する前記第1導電型の第2ウェルに接続する基板コンタクトと、備える、半導体装置。請求項8に記載の半導体装置において、前記基板コンタクト領域に位置する前記半導体基板上に前記絶縁層が形成されていない、半導体装置。請求項8に記載の半導体装置において、前記基板コンタクト領域に位置する前記半導体基板上に前記絶縁層が形成されており、前記基板コンタクトは、前記絶縁層を貫通して前記第1導電型ウェルに接続する、半導体装置。請求項1から10のいずれか1項に記載の半導体装置において、前記第1素子分離絶縁層の下端は前記第1導電型層の中に位置する、半導体装置。請求項1から11のいずれか1項に記載の半導体装置において、前記素子分離絶縁層のアスペクト比が10以下である、半導体装置。請求項1から12のいずれか1項に記載の半導体装置において、前記第2導電型層は、層厚方向において均一濃度を有する領域を有する、半導体装置。第1導電型層の上に第2導電型層が形成された半導体基板、前記半導体基板上に形成された絶縁層、及び前記絶縁層上に形成された半導体層を有するSOI基板を備え、平面視において、前記第1導電型層の面積をS1とし、前記第2導電型層の面積をS2としたとき、S2/S1が80以上である、半導体ウエハ。請求項14に記載の半導体ウエハにおいて、前記第2導電型層は、平面視において、連続して形成されており、かつ、S2/S1が95以上である、半導体ウエハ。請求項14または15に記載の半導体ウエハにおいて、前記絶縁層の膜厚は20nm以下である、半導体ウエハ。請求項14から16のいずれか1項に記載の半導体ウエハにおいて、前記第2導電型層の膜厚は500nm以下である、半導体ウエハ。請求項14から17のいずれか1項に記載の半導体ウエハにおいて、前記第2導電型層の不純物濃度は、1018atoms/cm3以上である半導体ウエハ。請求項14から18のいずれか1項に記載の半導体ウエハにおいて、前記半導体層の不純物濃度は、前記第2導電型層の第2導電型の不純物濃度の1/10以下である半導体ウエハ。第1導電型層の上に第2導電型層が形成された半導体基板、前記半導体基板上に形成された絶縁層、及び前記絶縁層上に形成された半導体層を有するSOI基板を準備する工程と、前記SOI基板に埋め込まれ、下端が前記第1導電型層に達しており、第1素子領域と第2素子領域とを分離する第1素子分離絶縁層を形成する工程と、前記第1素子領域に位置し、前記半導体層にチャネル領域が形成された第1導電型の第1トランジスタを形成する工程と、前記第2素子領域に位置し、前記半導体層にチャネル領域が形成された第2導電型の第1トランジスタを形成する工程と、第1素子領域に位置する前記第2導電型層に第1バックゲートコンタクトを接続する工程と、第2素子領域に位置する前記第2導電型層に第2バックゲートコンタクトを接続する工程と、を有する、半導体装置の製造方法。請求項20に記載の半導体装置の製造方法の製造方法において、選択的に前記絶縁層及び前記半導体層を除去することにより、前記半導体基板上にバルク領域を形成する工程と、前記半導体基板に埋め込まれていて、下端が前記第1導電型層に達しており、前記バルク領域とSOI領域とを分離する第2素子分離層を形成する工程と、前記バルク領域に位置し、前記第2導電型層上に第1導電型の第2トランジスタを形成する工程と、を含み、前記SOI領域に位置する前記半導体基板上において、前記第1導電型の第1トランジスタを形成する前記工程、前記第2導電型の第1トランジスタを形成する工程、前記第1バックゲートコンタクトを接続する前記工程、及び前記第2バックゲートコンタクトを接続する前記工程を行う、半導体装置の製造方法。請求項21に記載の半導体装置の製造方法において、前記バルク領域において、前記半導体基板に埋め込まれており、第3素子領域と第4素子領域とを分離する第3素子分離絶縁層を形成する工程と、前記第4素子領域に位置する前記半導体基板の上層に第1導電型の第1ウェルを形成する工程と、前記第3素子領域に位置し、前記第2導電型層上に前記第1導電型の第2トランジスタを形成する工程と、前記第4素子領域に位置し、前記第1導電型のウェル上に第2導電型の第2トランジスタを形成する工程と、をさらに含む、半導体装置の製造方法。請求項22に記載の半導体装置の製造方法において、前記バルク領域に位置する前記半導体基板中であって、前記第2導電型層と前記第1導電型層との間に第2導電型のウェルを形成する工程を含む、半導体装置の製造方法。請求項20から23のいずれか1項に記載の半導体装置の製造方法において、選択的に前記絶縁層及び前記第2半導体層を除去することにより、基板コンタクト領域を形成する工程と、前記素子分離膜により、SOI領域と前記基板コンタクト領域とを分離する工程と、前記基板コンタクト領域の前記半導体基板上に第1導電型を有する第3ウェルを形成する工程と、前記第3ウェル上に基板コンタクトを形成する工程と、を有する、半導体ウエハの製造方法。第1導電型層上に第2導電型層を形成することにより、第1半導体基板を得る工程と、半導体層上に絶縁層を形成することにより、第2半導体基板を得る工程と、前記第2導電型層と前記絶縁層とを対向させて、前記第1半導体層と前記第2半導体層とを接合する工程と、を有する半導体ウエハの製造方法。請求項25に記載の半導体ウエハの製造方法において、前記第2導電型層は、エピタキシャル成長又はイオン注入により形成される、半導体ウエハの製造方法。通常の半導体装置において、SOI基板を構成するBOX層下の基板内部のウェルはイオン注入により形成される。このため、イオン注入により、不純物は、トランジスタのチャネル領域となるSOI層を通って基板内部に到達する。しかしながら、本発明者らが検討した結果、イオン注入された不純物の一部がSOI層に残留することにより、トランジスタ特性にバラツキが生じる虞がある。そこで、本発明者らは、半導体基板上にSOI層を形成する前に、半導体基板内にバックゲートとなる不純物層を形成することにより、チャネル領域となるSOI層にイオン注入する必要がなくなり、トランジスタ特性のバラツキを抑制できる、と考えた。以下、検討の結果、以下の構成のものが好適であることを見出した。本発明によれば、第1導電型層の上に第2導電型層が形成された半導体基板、前記半導体基板上に形成された絶縁層、及び前記絶縁層上に形成された半導体層を有するSOI基板と、前記SOI基板に埋め込まれ、下端が前記第1導電型層に達しており、第1素子領域と第2素子領域とを分離する第1素子分離絶縁層と、前記第1素子領域に位置し、前記半導体層にチャネル領域が形成された第1導電型のトランジスタと、前記第2素子領域に位置し、前記半導体層にチャネル領域が形成された第2導電型のトランジスタと、第1素子領域に位置する前記第2導電型層に接続する第1バックゲートコンタクトと、第2素子領域に位置する前記第2導電型層に接続する第2バックゲートコンタクトと、を備え、前記第2導電型層の第2導電型の不純物濃度は、1018atoms/cm3以上であり、前記第1導電型のトランジスタが形成されている前記半導体層における第2導電型の不純物濃度は、前記第2導電型層の前記第2導電型の不純物濃度の1/10以下である、半導体装置が提供される。また、本発明によれば、第1導電型層の上に第2導電型層が形成された半導体基板と、前記半導体基板に埋め込まれていて、下端が前記第1導電型層に達しており、前記半導体基板上に形成された絶縁層及び前記絶縁層上に形成された半導体層をさらに有するSOI領域と、バルク領域とを分離する第2素子分離層と、前記SOI領域に位置している前記半導体基板に埋め込まれ、下端が前記第1導電型層に達しており、第1素子領域と第2素子領域とを分離する第1素子分離絶縁層と、前記第1素子領域に位置し、前記半導体層にチャネル領域が形成された第1導電型の第1トランジスタと、前記第2素子領域に位置し、前記半導体層にチャネル領域が形成された第2導電型の第1トランジスタと、前記バルク領域に位置し、前記第2導電型層上に形成された第1導電型の第2トランジスタと、第1素子領域に位置する前記第2導電型層に接続する第1バックゲートコンタクトと、第2素子領域に位置する前記第2導電型層に接続する第2バックゲートコンタクトと、を備え、前記第2導電型層の第2導電型の不純物濃度は、1018atoms/cm3以上であり、前記第1導電型のトランジスタが形成されている前記半導体層における第2導電型の不純物濃度は、前記第2導電型層の前記第2導電型の不純物濃度の1/10以下である、半導体装置が提供される。また、本発明によれば、第1導電型層の上に第2導電型層が形成された半導体基板、前記半導体基板上に形成された絶縁層、及び前記絶縁層上に形成された半導体層を有するSOI基板を備え、平面視において、前記第1導電型層の面積をS1とし、前記第2導電型層の面積をS2としたとき、S2/S1が80以上である、半導体ウエハが提供される。また、本発明によれば、第1導電型層の上に第2導電型層が形成された半導体基板、前記半導体基板上に形成された絶縁層、及び前記絶縁層上に形成された半導体層を有するSOI基板を準備する工程と、前記SOI基板に埋め込まれ、下端が前記第1導電型層に達しており、第1素子領域と第2素子領域とを分離する第1素子分離絶縁層を形成する工程と、前記第1素子領域に位置し、前記半導体層にチャネル領域が形成された第1導電型の第1トランジスタを形成する工程と、前記第2素子領域に位置し、前記半導体層にチャネル領域が形成された第2導電型の第1トランジスタを形成する工程と、第1素子領域に位置する前記第2導電型層に第1バックゲートコンタクトを接続する工程と、第2素子領域に位置する前記第2導電型層に第2バックゲートコンタクトを接続する工程と、を有する、半導体装置の製造方法が提供される。また、本発明によれば、第1導電型層上に第2導電型層を形成することにより、第1半導体基板を得る工程と、半導体層上に絶縁層を形成することにより、第2半導体基板を得る工程と、前記第2導電型層と前記絶縁層とを対向させて、前記第1半導体層と前記第2半導体層とを接合する工程と、を有する半導体ウエハの製造方法が提供される。なお、本発明の半導体ウエハ及び半導体装置の製造方法は、複数の工程を順番に記載してあるが、明示の場合を除き、その記載の順番は複数の工程を実行する順番を必ずしも限定するものではない。このため、本発明の半導体ウエハ及び半導体装置の製造方法を実施するときには、その複数の工程の順番は内容的に支障しない範囲で変更することができる。さらに、本発明の半導体ウエハ及び半導体装置の製造方法は、複数の工程が個々に相違するタイミングで実行されることに限定されない。このため、ある工程の実行中に他の工程が発生すること、ある工程の実行タイミングと他の工程の実行タイミングとの一部ないし全部が重複していること、等でもよい。本発明によれば、トランジスタ特性のバラツキが低減された半導体装置が提供される。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施の形態図1は、第1の実施の形態の半導体装置の構成を示す断面図である。図2は、本実施の形態の半導体ウエハの構造を示す断面図である。本実施の形態の半導体装置100は、SOI基板、第1素子分離絶縁層、第1導電型のトランジスタ、第2導電型のトランジスタ、第1バックゲートコンタクト及び第2バックゲートコンタクトを備える。SOI基板101は、第1導電型層P型半導体層102の上に第2導電型層N型半導体層104が形成された半導体基板12、半導体基板12上に形成された絶縁層106BOX層、及び絶縁層106上に形成された半導体層SOI層108を有する。第1素子分離絶縁層素子分離層110bは、SOI基板101に埋め込まれ、下端16が第1導電型層P型半導体層102に達しており、第1素子領域NFET領域30と第2素子領域PFET領域40とを分離する。第1導電型のトランジスタP型トランジスタ130bは、第1素子領域PFET領域40に位置し、半導体層SOI層108に形成されたチャネル領域120bを有する。第2導電型のトランジスタN型トランジスタ130aは、第2素子領域NFET領域30に位置し、半導体層SOI層108に形成されたチャネル領域120aを有する。第1バックゲートコンタクトバックゲートコンタクト134bは、第1素子領域PFET領域40に位置する第2導電型層N型半導体層104に接続する。第2バックゲートコンタクトバックゲートコンタクト134aは、第2素子領域NFET領域30に位置する第2導電型層N型半導体層104に接続する。本実施の形態では、第1導電型はP型であり、第2導電型はN型である場合について説明するが、第1導電型がN型であり第2導電型がP型でも同様の効果が得られる。まず、概要を説明する。本実施の形態の半導体装置100において、NFET領域30とPFET領域40以下、PN領域と呼称することもあるとは、P型半導体層102とN型半導体層104とのPN接合、及び素子分離層110aにより電気的に分離した領域に区画される。区画されたNFET領域30にバックゲートコンタクト134aが形成され、一方のPFET領域40にバックゲートコンタクト134bが形成される。これらのバックゲートコンタクトに独自の電位を付与することにより、相異なる導電型の領域の基板電位を独立して制御可能となる。なお、バックゲートコンタクトのそれぞれの電位は同一又は異なってもよい。また、本実施の形態によれば、PN領域が区画された構造は、図2に示す半導体ウエハ10を用いることにより、簡単に形成できる。この点を説明する。本実施の形態の半導体ウエハ10は、第1導電型層P型半導体層102、第2導電型層N型半導体層104、絶縁層106及び半導体層SOI層108を有する。N型半導体層104は、P型半導体層102とはPN接合を形成する。このため、N型半導体層104のうちPN領域の境界となる位置に素子分離層を形成すると、簡単に、N型半導体層104を複数に区画できる。一方、半導体ウエハ10のN型半導体層104は、バックゲートとして機能することになる。このため、N型半導体層104を区画すると同時に、PN領域ごとにバックゲートが形成される。そして、区画されたN型半導体層104に、対応するバックゲートコンタクトを形成する。これにより、バックゲートコンタクトに独立した電位を付与することにより、それぞれの領域の基板電位を自在に制御できる。一般的に、PN領域を電気分離するために、SOI基板中の半導体基板内にウェルが形成される。このような構造は、通常の手法に従えば、次の手順により得られる。まず、半導体基板上に絶縁層、及びSOI層がこの順で積層する。この後、イオン注入により、SOI層を介して半導体基板内にウェルを形成する。通常、不純物を半導体基板内に深く打ち込むので、素子分離層の深さを超えた不純物が基板横方向に拡散することがある。このため、微細化が困難となり得る。また、不純物を深く打ち込むために、その表面にダメージが発生することがある。このため、歩留まりが低下し得る。この種の事情を改善するために、不純物を半導体基板内に浅く打ち込むことが考えられる。しかしながら、浅く打ち込むと、不純物がSOI層に残留しやすくなる。この場合、例えば、絶縁層下の半導体基板には、1018atoms/cm3以上のウェルが形成される。通常、この程度の濃度は、バックゲートを有効に機能させるために必要である。この場合には、イオン注入方法を用いているので、絶縁層上のSOI層には、少なくとも1018atoms/cm3と同程度の不純物が残留することになる。しかしながら、通常のウェルの形成方法において、イオン注入の過程で、このような濃度の不純物がSOI層に残留すると、トランジスタ特性にバラツキが発生することがある虞がある。これに対して、本実施の形態では、SOI基板として、SOI層を形成する前に、不純物層第2導電型層が半導体基板内に形成されたものが利用される。この様なSOI基板例えば、半導体ウエハ10は、後述の半導体ウエハ10の工程にて得られる。これにより、SOI層を形成した後、SOI層を介して半導体基板内に不純物をイオン注入する必要がなくなることになる。従って、本実施の形態によれば、前述のようなSOI層に不純物が残留することによるトランジスタ特性のバラツキを抑制できる。ここで、本実施の形態の半導体装置100は、第2導電型層N型半導体層104の第2導電型の不純物濃度が、1018atoms/cm3以上であり、かつ、第1導電型のトランジスタP型トランジスタ130bが形成されている半導体層SOI層108における第2導電型の不純物濃度が、第2導電型層N型半導体層104の第2導電型の不純物濃度の1/10以下であることにより特定される本実施の形態では、PFET領域40に位置する第2導電型層N型半導体層104の第2導電型の不純物濃度の1/10以下であることにより特定されることが好ましい。本実施の形態では、SOI層108の第2導電型N型半導体層104を構成する不純物と同じ導電型であるN型の不純物濃度が、第2導電型層N型半導体層104の第2導電型の不純物濃度の1/10以下であることは、SOI層を形成する前に、半導体基板内に不純物層第2導電型層が形成されたSOI基板を用いていることを意味する。言い換えると、半導体基板内にウェルが形成されると同時にSOI層108に不純物が導入されないことを意味する。この第2導電型の不純物濃度は、PFET領域40に形成されたSOI層108を測定することにより特定されることが好ましい。PFET領域40は第2導電型層と異種型を有する。このため、同電型のNFET領域30を測定する場合よりも、有意な第2導電型の不純物濃度を得ることが可能となる。SOI層108の第2導電型の不純物濃度は低いほうがバラツキを抑制しやすいが、例えば、好ましくは1017atoms/cm3以下であり、より好ましくは1016atoms/cm3以下であり、さらに好ましくは1015atoms/cm3以下とすることができる。すなわち、PFET領域40において、SOI層108のP型不純物濃度は、バラツキに概ね寄与しない範囲1017atoms/cm3~1015atoms/cm3程度としてもよいが、逆型のN型不純物がほとんど存在しない濃度1015atoms/cm3以下であってもよい。この第2導電型の不純物濃度は、平均値又は最大値のいずれでもよいが、最大値言い換えるとピーク濃度で特定されることが好ましい。また、第2導電型の不純物濃度は、特に限定されないが、例えば、SOI層108チャネル領域120bの中央部において膜厚方向に測定することにより、測定されてもよいここで、中央部とは、SOI層108の両端から等しい距離に位置する部分である。ただし、等しい距離は、測定手法の誤差を許容する。本実施の形態では、不純物濃度を測定する手法としては、例えば、SIMSSecondaryIonMassSpectrometry分析により測定することができる。このようなSOI層108は、本実施の形態の半導体ウエハ10を用いて形成される。次いで、本実施の形態の半導体ウエハ10の製造方法を説明する。図3は、図2に示す半導体ウエハの製造手順を示す工程断面図である。本実施の形態の半導体ウエハ10は、次の工程を有する。まず、第1導電型層P型半導体層102上に第2導電型層N型半導体層104を形成することにより、第1半導体基板半導体基板12を得る。次いで、半導体層18上に絶縁層106を形成することにより、第2半導体基板半導体基板20を得る。次いで、第2導電型層N型半導体層104と絶縁層106とを対向させて、半導体基板12と半導体基板20とを接合する。以下、詳述する。まず、図3aに示すように、P型半導体層102を準備する。P型半導体層102は、例えば、シリコン基板にP型不純物を導入することにより得られる。次いで、P型半導体層102の上面に、N型半導体層104を形成する。N型半導体層104は、例えば、エピタキシャル成長またはイオン注入により形成される。これにより、半導体基板12が得られる。次いで、図3bに示すように、半導体層18例えば、シリコン基板の表面に絶縁層106BOX層を形成する。絶縁層106は、例えば、熱酸化法により形成される。これにより、半導体基板20が得られる。次いで、SOI層108の任意の位置に、例えば、水素イオン注入により欠陥が形成された面欠陥形成面14を形成する。次いで、図3cに示すように、半導体基板20を裏返して、絶縁層106とN型半導体層104とが接触するように、半導体基板20と半導体基板12とを接着する。次いで、欠陥形成面14において、半導体層18の一部を分離する。半導体基板12上に残された半導体層18の表面を研削する。例えば、エッチングやCMPを用いて研削できる。これにより、半導体層18の膜厚を調整し、SOI層108を形成する。この後、図3dに示すように、リフロー処理により、SOI層108の表面を平坦化する。以上により、図1に示す半導体ウエハ10が得られる。本実施の形態の半導体ウエハ10の製造方法においては、N型半導体層104とSOI層108とは別部材の半導体基板で形成される。すなわち、N型半導体層104は、表面が露出したP型半導体層102上に形成することが可能となる。このため、N型半導体層104の形成工程において、工程中に注入された不純物は、SOI層108に導入することがない。これにより、SOI層108に依存しないで、N型半導体層104の不純物濃度、ピーク濃度深さ、接合深さ及び注入エネルギーなどを所望の値に制御することが可能となる。このような製造工程で得られた図2に示す半導体ウエハ10は、第1導電型層P型半導体層102の上に第2導電型層N型半導体層104が形成された半導体基板12、半導体基板12上に形成された絶縁層106、及び絶縁層106上に形成された半導体層SOI層108を有するSOI基板を備える。この半導体ウエハ10は、平面視において、第1導電型層P型半導体層102の面積をS1とし、第2導電型層N型半導体層104の面積をS2としたとき、S2/S1が80以上であることにより特定される。本実施の形態では、S2/S1は、好ましくは80以上であり、より好ましくは90以上であり、さらに好ましくは95以上である。上限値は特に限定されないが、例えば100でもよいが、平面視において、N型半導体層104の周囲にN型不純物が導入されないマージンが形成されていてもよいし、スクライブラインに沿ってN型不純物が導入されてなくてもよい。また、本実施の形態では、N型半導体層104は、平面視において、一部が互いに離間してもよいが、部分的に連続して形成されていることが好ましく、全体が連続していることがさらに好ましい。N型半導体層104が連続して形成していることで、事後的に、N型半導体層104の区画が容易となる。言い換えると、同一構造の半導体ウエハ10から、回路パターンに応じて、複数のレイアウトのバックゲートを作製することが可能となる。なお、本実施の形態では、S2/S1が80以上であることは、半導体基板内に形成された複数のウェルのすべてが、電気的に接続しない様に互いに離間している態様を除外していることを意味する。また、本実施の形態の半導体ウエハ10において、BOX層絶縁層106の下方にPN接合が広範囲又は全面に形成される。また、N型半導体層104を充分に薄くしておく。これにより、N型半導体層104を任意の領域に分離する溝を形成するという簡単なプロセスにより、溝に分離されたN型半導体層104をSOIデバイスのバックゲートとして機能させることが可能となる。このように分離されたN型半導体層104はP型半導体層102により電気的に分離されることになる。このため、分離された各N型半導体層104には独立の電圧を印加することができる。また半導体ウエハ10又は半導体ウエハ10から得られるSOI基板の製造コストは、従来のスマートカットSOI基板と同等に低く抑えることが可能となる。次いで、図1に戻り、本実施の形態の半導体装置100の各構成を詳述する。また、図4は、図1に示す半導体装置100の平面図である。図1に示すように、半導体装置100は、NFET領域30、PFET領域40、基板コンタクト領域50を有する。NFET領域30とPFET領域40とは素子分離層110aで区画される。また、PFET領域40と基板コンタクト領域50とは素子分離層110bで区画される。NFET領域30には、N型トランジスタ130a、バックゲートコンタクト134aが形成される。また、PFET領域40には、P型トランジスタ130b、バックゲートコンタクト134bが形成される。また、基板コンタクト領域50には、コンタクト136が形成される。N型トランジスタ130a及びP型トランジスタ130bは、同一の半導体基板12上に形成されており、CMOS回路を構成する。また、領域を区画する素子分離層110a,110bの下端16は、P型半導体層102とN型半導体層104との接合面に達していればよく、P型半導体層102の中に位置することが好ましい。N型トランジスタ130aは、NFET領域30の半導体基板12上に形成される。N型トランジスタ130aは、同じNFET領域30内に、単独で形成されても良いが、複数形成されてもよい。複数のN型トランジスタ130aは、SOI層108が互いに離間していることにより、電気的に分離される。本実施の形態では、N型トランジスタ130aは、N型拡散領域116a、チャネル領域120a、ゲート絶縁層122a、ゲート電極124a、スペーサ126aを備える。N型拡散領域116aは、SOI層108に形成されていて、チャネル領域120aの両端に形成される。チャネル領域120aの上部にはコンタクト128aが形成される。コンタクト128aは、層間絶縁層132貫通し、例えば、上層の多層配線を介して電位印加手段に接続する。SOI層108のうちゲート絶縁層122aが形成された領域上に、ゲート絶縁層122a及びゲート電極124aがこの順で形成される。SOI層108は、ゲート電極124aの延在方向と直交する方向に形成される。SOI層108は、上面視において、ゲート電極124aとは一部が重なってもよいが、ゲート電極124aの下部の全面に形成されていてもよい。ゲート電極124a上にはコンタクト138aが形成される。ゲート電極124aの両側にはスペーサ126aが形成される。スペーサ126aは、ゲート電極124aの延在方向に沿って形成される。バックゲートコンタクト134aは、NFET領域30の半導体基板12上に形成されていて、N型トランジスタ130aとは離間して形成される。バックゲートコンタクト134aは、絶縁層106を貫通し、N型半導体層104に接続する。本実施の形態では、バックゲートコンタクト134aは、N型拡散層118aを介してN型半導体層104と電気的に接続する。N型拡散層118aは、N型半導体層104内に形成されていて、第2導電型層と同じ導電型の不純物層であり、第2導電型層よりも高濃度であることが好ましい。これにより、バックゲートコンタクト134aとN型半導体層104との接続抵抗が低減される。なお、本実施の形態では、バックゲートコンタクト134aの周囲には、SOI層108が除去されているが、これに限定されず、N型トランジスタ130aを構成するSOI層108と離間していればSOI層108が形成されていてもよい言い換えると、バックゲートコンタクト134aは、SOI層108及び絶縁層106を貫通してN型半導体層104に接続してもよい。また、本実施の形態のコンタクトは、W若しくはCuを含む合金、これらを主成分として含む合金、又はこれらからなる金属で構成される。コンタクトは、ChemicalVaporDepositionCVD法又はダマシン法により形成される。一方、P型トランジスタ130bは、P型拡散領域116b、チャネル領域120b、ゲート絶縁層122b、ゲート電極124b、スペーサ126bを備える。P型トランジスタ130bの構成は、N型トランジスタ130aと同様の構造を有してもよい。また、バックゲートコンタクト134bは、バックゲートコンタクト134aと同様の構造を有してもよい。本実施の形態では、例えば、P型半導体層102は、P型シリコン基板であり、絶縁層106BOX層は、SiO2から構成される埋め込み絶縁層であり、SOI層108は、シリコン単結晶で構成される。また、ゲート絶縁層122a,122bは、シリコン酸窒化膜や、ハフニウムシリケート含有膜等のHigh-k膜でもよい。また、ゲート電極124a,124bは、多結晶シリコン電極、又はメタルゲート電極でもよく、例えば、ポリシリコンとTiNとの多層構造を有してもよい。また、基板コンタクトコンタクト136は、基板コンタクト領域50に位置する第1導電型の第2ウェルPウェル112に接続する。第1導電型の第2ウェルPウェル112は、基板コンタクト領域50に位置する半導体基板12P型半導体層102及びN型半導体層104の上層に形成される。基板コンタクト領域50は、第1素子領域PFET領域40及び第2素子領域NFET領域30を含む素子領域と第3素子分離絶縁層素子分離層110bにより分離される。素子分離層110bは、SOI基板101又はSOI領域NFET領域30及びPFET領域40に位置している半導体基板12に埋め込まれ、下端が第1導電型層P型半導体層102に達している。また、コンタクト136は、P型拡散層114を介してPウェル112と接続する。P型拡散層114は、N型半導体層104よりもP型不純物の濃度が高くてもよい。また、P型拡散層114のP型不純物濃度は、下層のPウェル112のP型不純物濃度よりも高くてもよい。例えば、P型拡散層114がイオン注入で形成され、かつPウェル112がエピタキシャル成長で形成される場合には、P型拡散層114の不純物濃度プロファイルは釣鐘型となり、Pウェル112の不純物濃度プロファイルは均一となる。すなわち、P型拡散層114が形成された領域には、釣鐘型のプロファイルと、同伝導型の不純物の均一なプロファイルとが重なる領域が存在する。また、基板コンタクト領域50において、絶縁層106は、完全に除去されていてもよいが、一部残存するか、すべて残存していてもよい。言い換えると、基板コンタクト領域50に位置する半導体基板12の全面に絶縁層106が形成されていなくてもよい。また、基板コンタクト領域50に位置する半導体基板12の全面又は一部上に絶縁層106が形成されてもよい。例えば、コンタクト136は、絶縁層106を貫通して、Pウェル112と接続してもよい。本実施の形態では、N型半導体層104とP型半導体層102との間は常に逆バイアスとなり、電気的に絶縁されることが好ましい。従って、P型半導体層102には負電位を印加することが望ましい。これにより、バックゲート以下、BGと称することもあるとなるN型半導体層104にもPN接合を逆バイアスとしたまま負の電圧が印加できる。さらには、印加電圧の自由度を増加させることができる。P型半導体層102の電位は基板裏面から与えても良いが、図1に示すように、基板コンタクトコンタクト136を設けることで上方から供給することも可能である。本実施の形態のSOI基板101は、例えば、22nm以下のLSIで利用することが可能となる。この場合、半導体装置100において、電源電圧は1V程度であり、Vthを0.1V以上変調できることが望ましい。これを電源電圧と同等の1V程度の基板バイアスで実現するには、ゲート絶縁膜ゲート絶縁層122a,122bの膜厚が2nm以下SiO2換算、以下同様の場合、BOX層絶縁層106の厚さは20nm以下が好ましい。ゲート絶縁膜厚が1nm程度に薄膜化される場合には、BOX層の厚さは10nm以下が好ましい。また、絶縁層106BOX層の厚さは、例えば、第1素子領域PFET領域40に位置する第1導電型のトランジスタP型トランジスタ130bのゲート電極130bの最小線幅の10倍以下であることが好ましく、1倍以下であることがより好ましい。絶縁層106の膜厚を薄くすることにより、半導体基板12上の素子領域以外の領域に絶縁層106が存在しないバルク領域を形成する場合に、素子領域とバルク領域との高低差が低減されて、歩留まりに優れた半導体装置が得られる。N型半導体層104は、素子分離層110aにより分離される。素子領域が相異なるウェルN型半導体層104間の距離は、十分な集積度確保のため、好ましくは50nm以下であり、より好ましくは30nm以下である。一方、素子分離層110aのアスペクト比は、製造を容易とするため、好ましくは10以下であり、より好ましくは5以下である。以上より、BOX層絶縁層106下のN型半導体層104の厚さは、好ましくは500nm以下であり、より好ましくは300nm以下であり、さらに好ましくは150nm以下である。また、N型半導体層104の不純物濃度は、空乏層の伸びがその厚さを超えないようにする。空乏層幅をW、N型Si層の濃度をN、空乏層に印加される電圧をV内蔵電位を含むとしたとき、下記一般式の関係を満たす数値例はV=1Vのときを示す。一般式中の単位はSI単位系とする。N型半導体層104の不純物濃度は、上記一般式で算出されるWが少なくともその厚さを超えないよう十分濃くする必要がある。さらにVth変調効率の観点からは、空乏層幅SiO2換算は、BOX層の厚さより小さいことが好ましい。すなわち、BOX層の厚さが10nmであれば、Wは実膜厚30nmSiは誘電率がSiO2の3倍なのでこれで10nmと等価となる以下であることが好ましく、その場合のNは1018atoms/cm3以上とすればよい。ここで、本実施の形態では、BOX層の電気的厚さを次のように定義する。以下、ゲート絶縁の電気的膜厚の定義と比較して説明する。まず、ゲート絶縁の電気的膜厚の定義を説明する。SiO2換算の電気的な膜厚TINVで説明する。反転時の面積あたりの電気的容量をCINV、真空の誘電率をe0としたとき、CINV=3.9e0/TINVである。ここで、3.9はSiO2の比誘電率である。ゲートのゲート絶縁膜と接する部分が金属であり、ゲート絶縁膜が1以上の層から成り、各層の厚さと比誘電率がT1とk1、T2とk2、であるとき、TINVは概ねT1x3.9/k1T2x3.9/k20.4nmとなる。ここで0.4nmは反転層が有限の厚さを持つことに起因する。ゲートのゲート絶縁膜と接する部分が半導体典型的にはポリシリコンである場合、ゲート中での電位降下所謂空乏化により、TINVは概ねさらに0.4nm程度加算される。次に例を示す。金属ゲートMOSFETのゲート絶縁膜が2nmの純粋なSiO2の単層膜であれば、その電気的膜厚は2.4nmとなる。3nm、k1=20の高誘電率膜HfSiON、HfO2などの単層膜であれば、その電気的膜厚は0.99nmとなる。3nm、k1=20の高誘電率膜と0.5nmのSiO2の積層膜であれば、その電気的膜厚は1.5nmとなる。一方、BOX層の場合、上下のSiに生じる空乏層の厚さがその電気的厚さに影響するが、空乏層厚さはデバイスの動作状態や基板の濃度に大きく依存するため、BOX層の厚さをゲート絶縁膜の膜厚と同様に定義することは難しい。そこで、本実施の形態では、BOX層そのものの電気的厚さで定義することにする。つまり、BOX層の電気的厚さは、T1x3.9/k1T2x3.9/k2と定義する。特にBOX層がSiO2であれば、実際の膜厚と一致する。BOX層はゲート絶縁膜よりおよそ1桁厚いことをその理由として挙げてよい。この定義は電気的厚さの下限を与える。また、N型半導体層104第2導電型層は、形成方法に応じて図16に示すような濃度プロファイルを有する。図16は、BOX層絶縁層106下の不純物分布を示す図である。図16aは、N型半導体層104がエピタキシャル成長により形成された場合の不純物濃度プロファイルを示す。また、図16bは、N型半導体層104が、1回のイオン注入により形成された場合の不純物濃度プロファイルを示す。また、図16cは、N型半導体層104が、2回のイオン注入により形成された場合の不純物濃度プロファイルを示す。第1面24は、絶縁層106と接するN型半導体層104の上面である。PN接合面28は、N型半導体層104のN型不純物濃度とP型半導体層102のP型不純物濃度が一致した部分を示す。すなわち、このようなN型半導体層104は、層厚方向において均一濃度を有する領域を有することになる。図16aに示すように、エピタキシャル成長の場合、プロファイルは第1面24からPN接合面28まで均一な分布を有する。一方、図16b及びcに示すように、一回のイオン注入では1つ山を有する釣鐘型となり、二回のイオン注入では2つの山を有する分布となる。ここで、N型半導体層104の深さ膜厚は、表面第1面24からpn接合PN接合面28までの距離とする。また、N型半導体層104の不純物濃度は、例えば、深さの範囲内での濃度の平均値とする。このように定義した上で、上記一般式において、N型半導体層104の深さ>Wを満たすことが有効である。N型半導体層104は、前述のとおり、トランジスタに影響を与えずに、不純物濃度を高くなるように形成される。このため、N型半導体層104は、低抵抗かつ空乏化が抑制されることになる。そして、N型半導体層104は、実効膜厚が増加するように形成され得る。なお、本実施の形態では、P型半導体層102、N型半導体層104、絶縁層106及びSOI層108の半導体装置100の各構成は、半導体ウエハ10の各構成から得られる。SOI層の上には適宜SiO2などの保護膜を設けても良い。N型とP型は入れ替えても良い。次いで、本実施の形態の半導体装置の製造方法について説明する。図5~8は、半導体装置の製造手順を示す工程断面図である。本実施の形態の半導体装置の製造方法は、次の工程を有する。すなわち、まず、第1導電型層P型半導体層102の上に第2導電型層N型半導体層104が形成された半導体基板12、半導体基板12上に形成された絶縁層絶縁層106、及び絶縁層絶縁層106上に形成された半導体層SOI層108を有するSOI基板101を準備する。次いで、SOI基板101に埋め込まれ、下端16が第1導電型層P型半導体層102に達しており、第1素子領域PFET領域40と第2素子領域NFET領域30とを分離する第1素子分離絶縁層を形成する。次いで、第1素子領域PFET領域40に位置し、半導体層SOI層108にチャネル領域120bが形成された第1導電型の第1トランジスタP型トランジスタ130bを形成する。次いで、第2素子領域NFET領域30に位置し、半導体層SOI層108にチャネル領域120aが形成された第2導電型の第1トランジスタN型トランジスタ130aを形成する。次いで、第1素子領域PFET領域40に位置する第2導電型層N型半導体層104に第1バックゲートコンタクトバックゲートコンタクト134bを接続する。この後、第2素子領域NFET領域30に位置する第2導電型層N型半導体層104に第2バックゲートコンタクトバックゲートコンタクト134aを接続する。また、本実施の形態の半導体装置100の製造方法は、さらに次の工程を有してもよい。すなわち、選択的に絶縁層絶縁層106及び第2半導体層N型半導体層104を除去することにより、基板コンタクト領域50を形成する。次いで、素子分離膜素子分離層110bにより、SOI領域NFET領域30及びPFET領域40と基板コンタクト領域50とを分離する。次いで、基板コンタクト領域50の半導体基板12上に第1導電型を有する第3ウェルPウェル112を形成する。この後、第3ウェルPウェル112上に基板コンタクトコンタクト136を形成する。以下、詳述する。まず、前述した半導体ウエハ10を準備する。次いで、図5aに示すように、素子分離層110a,110bSTIShallowTrenchIsolationを半導体基板12内に形成する。例えば、リソグラフィとエッチング工程を用いて、溝を形成する。溝の深さを、N型半導体層104よりも深くする。これにより、N型半導体層104は複数の領域上から見た形状は通常矩形や多角形とするに分離される。これら各領域はバックゲートBGとして機能する。次に、溝中に絶縁体SiO2などを埋め込む。次いで、CMPによる平坦化を行なって、絶縁体を溝内部にのみ残す。これにより、図5aに示す構造を得る。なお、SOI層108をCMPのダメージから保護するため、溝形成前に全面をSiN/SiO2積層膜などの保護膜で覆っておくことが好ましい。この場合、保護膜はCMP後に除去することで、図5aに示す構造を得る。以上より、SOI層を貫通するイオン注入を行なうことなくBGを形成できる。次いで、図5bに示すように、SOI層108を適宜トランジスタの形状にパターニングする。SOI層108は、凹部溝部により空間的に離間させてもよいが、素子分離により物理的に離間させてもよい。すなわち、本工程には、一般的なメサ分離技術やSTI技術を用いることができる。本実施の形態では、メサ分離技術を使用した例を示す。次いで、基板コンタクト領域50に位置するN型半導体層104及び絶縁層106を選択的に除去する。これにより、N型半導体層104の上面を露出させる。なお、本工程では、絶縁層106の全部または一部が残存していてもよい。また、基板コンタクト領域50のみ、N型半導体層104を選択的に除去し、次いで基板高さをそろえるために選択Si成長を実施してもよい。次いで、図6aに示すように、基板コンタクト領域50の半導体基板12内部に、選択的にP型拡散層114及びPウェル112を形成する。例えば、イオン注入又はエピタキシャル成長により、P型拡散層114及びPウェル112を形成する。次いで、図6bに示すように、NFET領域30のSOI層108上に、ゲート絶縁層122a及びゲート電極124aを形成する。また、PFET領域40のSOI層108上に、ゲート絶縁層122b及びゲート電極124bを形成する。例えば、SOI層108上にシリコン酸窒化膜と多結晶シリコン膜とを順に形成する。そして、リソグラフィ技術とドライエッチング技術を用いて、ゲート電極に加工する。次いで、図7aに示すように、ゲート電極124a,124bの両側のSOI層108に、それぞれ、ソースドレイン拡散層N型拡散領域116a,P型拡散領域116bを形成する。例えば、イオン注入や気相ドーピングなどの手法を用いる。本工程と同時に、N型半導体層104のうち、BGとのコンタクトを形成する領域に高濃度のN型拡散層N型拡散層118a,118bを形成してもよい。N型拡散層118a,118bは、N型半導体層104の表面の不純物濃度が十分高ければ省略してもよい。なお、本工程と同時に、基板コンタクト領域50の半導体基板12に、前述のP型拡散層114を形成してもよい。また、ソースドレイン拡散層を形成後、ソースドレイン拡散層の上面にシリサイドを形成し、低抵抗化してもよい。次いで、図7bに示すように、ゲート電極124a,124bの両壁上にスペーサ126a,126bを形成する。次いで、図8及び図4に示すように、半導体基板12上に層間絶縁層132を形成し、この層間絶縁層132を貫通して、ソースドレイン拡散層、バックゲートエンドプレート118a,118b、ゲート電極ゲート電極124a,124b及び、基板コンタクト領域50の半導体基板12に接続するコンタクトコンタクト128a,128b、バックゲートコンタクト134a,134b、コンタクト138a,138b、及びコンタクト136を形成する。以上により、半導体装置100が得られる。本実施の形態の作用効果について説明する。特許文献1~3に記載のように、PN接合のみでPN領域を分離する方法は、BG間の距離を縮めることが困難である。すなわち、特許文献1及び2の構成では、ウェルとウェルの分離距離を短くできないため、集積度が劣化する文献1の場合はウェル間にSTIが存在しない、文献2の場合はNFETとPFETでウェルの極性がことなるため。また、特許文献1、2及び非特許文献1のように、ウェルをSOI層を貫通するイオン注入で形成する場合、不純物がSOI層に残留し、トランジスタ特性ばらつきを劣化させることになる。これに対して、本実施の形態では、異なるBG間の距離は加工可能なSTIの最小幅によって決定されるから、高い集積度が実現できる。また、BGは予め基板に埋め込まれているため、イオン注入によりBGを形成する必要がない。このためイオン注入した不純物がFETのSOI層に混入する恐れがなく、高性能なFETが実現できる。したがって、本実施の形態によれば、BOX層下のBGを有するLSIを容易かつ高集積に形成できる。また、薄膜SOI層を有するSOI基板を備える半導体装置においては、薄層SOI層中に不純物を導入しないことでばらつきを低減する必要がある。このような半導体装置には、不純物によってVthを制御することが困難となり得る。これに対して、本実施の形態では、図1に示すように、NFETとPFETのBGには、独立な電位を与えることができる。これにより、NFETとPFETのしきい値Vthを独立に制御し、それぞれのVthを最適な値に設定できる。互いに分離されたBGどうしは、PN接合により電気的に分離される。また、分離を確実にするため、STI深さはN型層下面より十分深くすることが望ましい。BGは全NFETで共通、あるいは全PFETで共通としても良いが、BGをNFET間、あるいはPFET間で分離することで、BGの電位をNFET間で異なる、あるいはPFET間で異なるようにすることもできる。これにより、マルチVthを実現できる。さらにBGの電位は固定されている必要はなく、回路の動作状態に応じて適宜変化させることができる。これにより可変Vthを実現できる。第2の実施の形態第2の実施の形態の半導体装置100は、バルクPFET領域70及びバルクNFET領域80を有する点を除いて、基本的には第1の実施の形態と同様である。以下、第1の実施の形態の相違点を詳述する。図9は、第2の実施の形態の半導体装置の構成を示す断面図である。図10は、第2の実施の形態の半導体装置の構成を示す平面図である。また、図11は、第2の実施の形態の半導体装置のレイアウト配置の一例を示す図である。第2の実施の形態の半導体装置100は、半導体基板、第1素子分離絶縁層、第2素子分離絶縁層、第1導電型の第1トランジスタ、第2導電型の第1トランジスタ、第2導電型の第2トランジスタ、第1バックゲートコンタクト、及び第2バックゲートコンタクトを備える。半導体基板12は、第1導電型層P型半導体層102の上に形成された第2導電型層N型半導体層104を有する。第2素子分離層素子分離層110cは、半導体基板12に埋め込まれていて、下端がP型半導体層102に達しており、SOI領域60とバルク領域バルクPFET領域70とを分離する。SOI領域60は、半導体基板12上に形成された絶縁層絶縁層106及び絶縁層106上に形成された半導体層SOI層108をさらに有する。第1素子分離絶縁層素子分離層110aは、SOI領域60に位置している半導体基板12に埋め込まれ、下端がP型半導体層102に達しており、第1素子領域PFET領域40と第2素子領域NFET領域30とを分離する。第1導電型の第1トランジスタP型トランジスタ130bは、PFET領域40に位置し、SOI層108に形成されたチャネル領域120bを備える。第2導電型の第1トランジスタN型トランジスタ130aは、NFET領域30に位置し、SOI層108に形成されたチャネル領域120aを備える。第1バックゲートコンタクトバックゲートコンタクト134bは、第1素子領域PFET領域40に位置する第2導電型層SOI層108に接続する。第2バックゲートコンタクトは、第2素子領域NFET領域30に位置する第2導電型層SOI層108に接続する。また、第1導電型の第2トランジスタP型トランジスタ130cは、バルクPFET領域70に位置し、第2導電型層Nウェル152上に形成される。このような半導体装置100は、第2導電型層N型半導体層104の第2導電型の不純物濃度が1018atoms/cm3以上であり、第1導電型のトランジスタP型トランジスタ130bが形成されている半導体層SOI層108における第2導電型の不純物濃度が、PFET領域40に位置する第2導電型層N型半導体層104の第2導電型の不純物濃度の1/10以下により特定される。また、第2の実施の形態の半導体装置100は、図9に示す以下の構成をさらに備えてもよい。すなわち、本実施の形態の半導体装置100は、バルクPFET領域70及びバルクNFET領域80から構成されるバルク領域、及び基板コンタクト領域50をさらに備える。バルク領域において、半導体基板12に埋め込まれており、第3素子領域バルクPFET領域70と第4素子領域バルクNFET領域80とは第3素子分離絶縁層素子分離層110dにより分離される。バルクPFET領域70には、P型トランジスタ130cが形成される。P型トランジスタ130cは、Nウェル152上に形成されたゲート絶縁層122c及びゲート電極124c、ゲート電極124cの両側であって、Nウェル152の表面近傍に形成されたP型拡散領域116c及びP型エクステンション領域156cを備える。ゲート電極124cの両壁上にはスペーサ126cが形成される。P型エクステンション領域156cにはコンタクト128cが接続される。また、Nウェル152とP型半導体層102との間にNウェル150第2導電型のウェルが形成される。また、本実施の形態では、バルクPFET領域70バルク領域に位置する第2導電型層は、Nウェル152でもよいが、SOI領域60に位置するN型半導体層104と同一でもよい。本実施の形態では、同一であるとは、同じ導電型の不純物及び同じ傾向の濃度プロファイルを有することを意味する。バルクNFET領域80には、N型トランジスタ130d第2導電型の第2トランジスタが形成される。N型トランジスタ130dは、バルクNFET領域80に位置する半導体基板12の上層にPウェル154第1導電型の第1ウェルが形成されており、このPウェル154上に形成される。P型トランジスタ130cは、Pウェル154上に形成されたゲート絶縁層122d及びゲート電極124d、ゲート電極124dの両側であって、Pウェル154の表面近傍に形成されたN型拡散領域116d及びN型エクステンション領域156dを備える。ゲート電極124dの両壁上にはスペーサ126dが形成される。N型エクステンション領域156dにはコンタクト128dが接続される。また、例えば、Nウェル150がイオン注入で形成され、かつPウェル154がエピタキシャル成長で形成される場合には、N型不純物の濃度プロファイルは釣鐘型となり、P型不純物のプロファイルは均一となる。すなわち、Pウェル154が形成された領域には、釣鐘型のフロファイルと、逆伝導型の不純物の均一なプロファイルとが重なる領域が存在する。また、図10に示すように、平面視において、SOI層108及び絶縁層106は、P型拡散領域116c及びN型拡散領域116d上の全面に形成されていないが、除去工程のバラツキにより、トランジスタの動作に不具合を生じない程度に残存していてもよい。また、バルク領域と基板コンタクト領域50とは素子分離層110eにより分離される。基板コンタクト領域50には、コンタクト136が形成される。コンタクト136は、基板コンタクト領域50のPウェル112にP型拡散層114を介して接続する。第2の実施の形態の作用効果について説明する。第2の実施の形態のSOIデバイスは、バルクデバイスと混載することができる。SOI層とBOX層が薄ければ、大きな段差を生じることなく、これらを一部領域のみ除去し、BOX下の基板中に通常のバルクMOSFETを形成することができる。また、第2の実施の形態の半導体装置は、第1の実施の形態と同様の効果が得られる。また、本実施の形態では、図11に示すように、チップ上には複数のSOINFET領域NFET領域30とSOIPFET領域PFET領域40が配置される。SOINFETとSOIPFETの組合せによりCMOS回路が形成される。これら各領域のBOX層下にはそれぞれBGが設けられ、その電位は独立に設定し得る。加えて、バルクCMOS形成領域が設けられ、バルクCMOS形成領域には、複数のバルクPFET領域70Pウェル領域とバルクNFET領域80Nウェル領域が設けられる。バルクNFETとバルクPFETの組合せによりバルクCMOS回路が形成される。バルクFETはI/O回路、アナログ回路に好適に用いられる。次いで、第2の実施の形態の半導体装置の製造方法について説明する。図12~図15は、本実施の形態の製造方法の工程手順を示す工程断面図である。本実施の形態の半導体装置の製造方法は、次の工程を含む。すなわち、第1の実施の形態と同様にして、SOI領域60に位置する半導体基板12上において、第1導電型の第1トランジスタP型トランジスタ130bを形成する工程、第2導電型の第1トランジスタを形成する工程N型トランジスタ130a、第1バックゲートコンタクトバックゲートコンタクト134bを接続する工程、及び第2バックゲートコンタクトバックゲートコンタクト134aを接続する前記工程を行う。また、選択的に絶縁層106及び半導体層SOI層108を除去することにより、半導体基板12上にバルク領域を形成する。次いで、半導体基板12に埋め込まれていて、下端が第1導電型層P型半導体層102に達しており、バルク領域とSOI領域とを分離する第2素子分離層素子分離層110dを形成する。次いで、バルク領域に位置し、第2導電型層Nウェル152上に第1導電型の第2トランジスタP型トランジスタ130cを形成する。さらに、本実施の形態の半導体装置の製造方法は、次の工程を有してもよい。すなわち、記バルク領域において、半導体基板12に埋め込まれており、第3素子領域バルクPFET領域70と第4素子領域バルクNFET領域80とを分離する第3素子分離絶縁層素子分離層110dを形成する。次いで、バルクNFET領域80に位置する半導体基板12の上層に第1導電型の第1ウェルPウェル154を形成する。次いで、PFET領域40に位置し、Pウェル154上に第2導電型の第2トランジスタP型トランジスタ130cを形成する。また、バルクPFET領域70に位置する半導体基板12中であって、第2導電型層Nウェル152と第1導電型層P型半導体層102との間に第2導電型のウェルNウェル150を形成してもよい。以下、詳述する。まず、図12aに示すように、SOI基板101に各領域を分離する素子分離層110a,110c~110dを形成する。これにより、SOI基板101は、NFET領域30、PFET領域40、バルクPFET領域70、バルクNFET領域80、及び基板コンタクト領域50に区画される。次いで、図12bに示すように、バルク領域とともに、基板コンタクト領域50において、絶縁層106及びSOI層108を選択的に除去する。一方、SOI領域60では、図13aに示すように、SOI層108を所定の形状にパターニングする。次いで、図13bに示すように、バルク領域の半導体基板12内にウェルを形成する。例えば、バルクPFET領域70及びバルクNFET領域80を覆うNウェル150が形成される。バルクPFET領域70のNウェル150上にNウェル152が形成される。また、バルクNFET領域80のNウェル150上にPウェル154が形成される。Nウェル152の不純物濃度は、Nウェル150よりも高くすることが好ましい。また、Pウェル154の不純物濃度は、Nウェル150よりも高くすることが好ましい。また、望ましくはバルクFET領域のみ、N型Si層を選択的に除去し、次いで基板高さをそろえるために選択Si成長を行なうのが良い。これらNウェルとPウェルはイオン注入により形成できる。N型半導体層104を除去せず、もともと存在したN型Si層をNウェルとして流用しても良い。このときPウェルはP型不純物をイオン注入などにより導入することで形成できる。なお、BOX層下のN型Si層N型半導体層104の濃度が高すぎる場合、その濃度を外方拡散により低減してから、上記したウェル形成を実施しても良い。加えて図13aに示す深いNウェルNウェル150を形成し、バルクFET用のPウェルと、P型Si基板を電気的に分離し、それぞれの電位を別々の値とすることを可能としても良い。本工程では、基板コンタクト領域50の半導体基板12内に、Pウェル112及びP型拡散層114を形成する。Pウェル112は、Pウェル154と同一工程で形成されてもよいが、後述のP型拡散領域116cを形成する工程と同時に形成されてもよい。また、P型拡散層114は、後述のP型拡散領域116dと同時に形成されてもよい。後述のとおり、P型拡散層114は任意のタイミングで形成される。次いで、図14aに示すように、NFET領域30のSOI層108上に、ゲート絶縁層122a及びゲート電極124aを形成する。また、PFET領域40のSOI層108上に、ゲート絶縁層122b及びゲート電極124bを形成する。また、SOI領域60とともに、バルクPFET領域70及びバルクNFET領域80においても、ゲート絶縁膜及びゲート電極を形成する。すなわち、バルクPFET領域70のNウェル152上に、ゲート絶縁層122c及びゲート電極124cを形成する。また、バルクNFET領域80のPウェル154上に、ゲート絶縁層122d及びゲート電極124dを形成する。例えば、SOI層108、Nウェル152及びPウェル154上にシリコン酸窒化膜と多結晶シリコン膜とを順に形成する。そして、リソグラフィ技術とドライエッチング技術を用いて、ゲート電極に加工する。次いで、図14bに示すように、ゲート電極124c,124dの両側のNウェル152及びPウェル154内に、それぞれ、エクステンション領域P型エクステンション領域156c、N型エクステンション領域156dを形成する。本工程と同時に、ゲート電極124a,124bの両側のSOI層108内に、それぞれ、ソースドレイン拡散層N型拡散領域116a,P型拡散領域116bを形成することができる。例えば、イオン注入や気相ドーピングなどの手法を用いる。本工程と同時に、基板コンタクト領域50のP型拡散層114を形成してもよい。次いで、ゲート電極124~dの両壁上にスペーサ126~dを形成する。続いて、ゲート電極124c、124dの両側のNウェル152及びPウェル154内に、それぞれ、ソースドレイン拡散層P型拡散領域116c、N型拡散領域116dを形成する。例えば、イオン注入や気相ドーピングなどの手法を用いる。また、ソースドレイン拡散層の上面にシリサイドを形成し、低抵抗化してもよい。このようなエクステンション領域形成工程又はソースドレイン拡散層形成工程と同時に、N型半導体層104のうち、BGとのコンタクトを形成する領域に高濃度のN型拡散層N型拡散層118a,118bを形成してもよい。N型拡散層118a,118bは、N型半導体層104の表面の不純物濃度が十分高ければ省略してもよい。次いで、図15に示すように、半導体基板12上に層間絶縁層132を形成し、この層間絶縁層132を貫通して、ソースドレイン拡散層、バックゲートエンドプレート118a,118b、ゲート電極ゲート電極124a,124b及び、バルクMOSFET領域バルクPFET領域70及びバルクNFET領域80並びに基板コンタクト領域50の半導体基板12に接続するコンタクトコンタクト128a,128b、バックゲートコンタクト134a,134b、コンタクト138a,138b、コンタクト128c128d及びコンタクト136を形成する。以上により、第2の実施の形態の半導体装置100が得られる。また、図17は、第2の実施形態に係る半導体装置の構成の変形例を示す平面図である。図17に示すように、Nウェル150及びPウェル154の電位をそれぞれ調整するために、ウェルコンタクトを形成してもよい。ウェルコンタクト134cはバルクPFET領域70に存在するトランジスタ130cと素子分離層110fで分離され、N型拡散層118cを介してNウェル150に接続される。ウェルコンタクト134dはバルクNFET領域80に存在するトランジスタ130dと素子分離層110gで分離され、P型拡散層118dを介してPウェル154に接続される。また、N型拡散層118cはNウェル150の表面の不純物濃度が十分高ければ省略してもよく、P型拡散層118dはPウェル154の表面の不純物濃度が十分高ければ省略してもよい。なお、以上の説明でN型とP型をすべて入れ替えた構成としても良い。その場合、印加電圧については極性を反転させる読み替えを行なう。なお、当然ながら、上述した実施の形態および複数の変形例は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態および変形例では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。"