"素子分離溝によって分離された複数の活性領域を有する半導体層と、前記素子分離溝の側壁を覆う側壁被覆部を有する容量膜と、前記容量膜に積層された電極膜とを含み、前記半導体層、前記容量膜および前記電極膜によってキャパシタ素子が形成されている、半導体装置。前記容量膜が、前記活性領域の表面を覆う活性領域被覆部をさらに有している、請求項1に記載の半導体装置。前記活性領域に形成されたトランジスタ素子を含み、このトランジスタ素子が前記キャパシタ素子に電気的に接続されている、請求項1または2に記載の半導体装置。前記トランジスタ素子および前記キャパシタ素子をそれぞれ含む複数のメモリセルが前記半導体層上に形成されてメモリセルアレイを構成している、請求項3に記載の半導体装置。前記素子分離溝が、ジグザグの辺を有しており、前記ジグザグの辺に沿う側壁に前記側壁被覆部が形成されている、請求項1~4のいずれか一項に記載の半導体装置。前記活性領域が、前記容量膜の活性領域被覆部に覆われている部分に矩形部を有し、前記矩形部の少なくとも一辺には、前記半導体層の表面の法線方向から見た平面視において内方に窪んだ凹部が形成されている、請求項2に記載の半導体装置。前記活性領域が、一対の矩形部と、この一対の矩形部を結合する結合部とを含み、前記一対の矩形部をそれぞれ含む領域を覆うように前記容量膜が形成されている、請求項1~6のいずれか一項に記載の半導体装置。前記活性領域の前記結合部にトランジスタ素子が形成されている、請求項7に記載の半導体装置。前記矩形部および当該矩形部に沿って形成された前記素子分離溝の側壁部を含む領域に前記キャパシタ素子が形成されており、前記活性領域の半導体層によって、前記トランジスタ素子と前記キャパシタ素子とが電気的に接続されている、請求項8に記載の半導体装置。前記素子分離溝の底部に埋め込まれ、前記容量膜よりも厚い絶縁層をさらに含む、請求項1~9のいずれか一項に記載の半導体装置。この発明の目的は、半導体層上での占有面積の増加を抑制しながらキャパシタ素子の容量を増大させることができる半導体装置を提供することである。上記の目的を達成するための請求項1記載の発明は、素子分離溝によって分離された複数の活性領域を有する半導体層と、前記素子分離溝の側壁を覆う側壁被覆部を有する容量膜と、前記容量膜に積層された電極膜とを含み、前記半導体層、前記容量膜および前記電極膜によってキャパシタ素子が形成されている、半導体装置である。この構成によれば、素子分離溝によって半導体層が複数の活性領域に分離されており、その素子分離溝の側壁を利用してキャパシタ素子が形成されている。すなわち、キャパシタ素子の容量膜は、素子分離溝の側壁を覆う側壁被覆部を有している。この容量膜を挟んで半導体層と電極膜とが対向することによって、キャパシタ素子が構成されている。素子分離溝の側壁を利用して容量膜を配置しているので、半導体層上での占有面積を大幅に増やすことなく容量膜の面積を大きくでき、それによってキャパシタ素子の容量を大きくすることができる。請求項2記載の発明は、前記容量膜が、前記活性領域の表面を覆う活性領域被覆部をさらに有している、請求項1に記載の半導体装置である。この構成では、容量膜は、側壁被覆部に加えて活性領域被覆部を有しているので、容量膜の面積を一層大きくすることができ、それに応じて容量の増加を図ることができる。請求項3記載の発明は、前記活性領域たとえば、前記容量膜に覆われていない領域に形成されたトランジスタ素子を含み、このトランジスタ素子が前記キャパシタ素子に電気的に接続されている、請求項1または2に記載の半導体装置である。この構成によれば、活性領域にトランジスタ素子が形成されている。すなわち、トランジスタ素子を形成するための活性領域を分離するための素子分離溝の側壁を利用して容量膜の面積増加が図られている。そして、トランジスタ素子とキャパシタ素子とが接続されていることにより、これらは、メモリセルを構成することができる。すなわち、トランジスタ素子を駆動することによって容量膜に対する情報電荷の書き込みおよび消去ならびに読み出しを行うことができる。請求項4記載の発明は、前記トランジスタ素子および前記キャパシタ素子をそれぞれたとえば、それぞれ一つずつ含む複数のメモリセルが前記半導体層上に形成されてメモリセルアレイを構成している、請求項3に記載の半導体装置である。この構成によれば、複数のメモリセルを高密度に形成して高集積化を図った場合でも、容量膜は素子分離溝の側壁を利用して大きな面積に形成できる。したがって、高集積化と、情報記憶の信頼性とを両立した半導体メモリ素子を提供できる。請求項5記載の発明は、前記素子分離溝が、ジグザグの辺を有しており、前記ジグザグの辺に沿う側壁に前記側壁被覆部が形成されている、請求項1~4のいずれか一項に記載の半導体装置である。この構成によれば、素子分離溝がジグザグの辺を有しているので、それに応じて、素子分離溝の側壁の面積が大きくなる。よって、容量膜の側壁被覆部は大きな面積を有することができるので、キャパシタ素子の容量を一層大きくすることができる。請求項6記載の発明は、前記活性領域が、前記容量膜の活性領域被覆部に覆われている部分に矩形部を有し、前記矩形部の少なくとも一辺には、前記半導体層の表面の法線方向から見た平面視において内方に窪んだ凹部が形成されている、請求項2に記載の半導体装置である。この構成によれば、素子分離溝によって区画された活性領域の矩形部の一辺に凹部が形成されている。これにより、当該凹部において、素子分離溝の辺がジグザグになっている。このような凹部を一辺に有する矩形部が容量膜の活性領域被覆部に覆われており、その凹部を含む辺に連なる素子分離溝側壁に側壁被覆部が形成されている。したがって、側壁被覆部は大きな面積を有するので、キャパシタ素子の容量増加に寄与できる。請求項7に記載されているように、前記活性領域が、一対の矩形部と、この一対の矩形部を結合する結合部とを含み、前記一対の矩形部をそれぞれ含む領域を覆うように前記容量膜が形成されていてもよい。この場合に、請求項8に記載されているように、前記活性領域の前記結合部にトランジスタ素子が形成されていてもよい。たとえば、請求項9に記載されているように、前記活性領域の前記結合部にトランジスタ素子が形成されていてもよい。請求項10記載の発明は、前記素子分離溝の底部に埋め込まれ、前記容量膜よりも厚い絶縁層をさらに含む、請求項1~9のいずれか一項に記載の半導体装置である。この構成により、素子分離溝の底部に埋め込まれた厚い絶縁層によって、素子分離溝を挟んで隣接する活性領域を電気的に確実に分離できる。以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。図1はこの発明の一実施形態に係る半導体装置の一部の構成を示す平面図であり、図2は図1の切断面線II-IIにおける切断面を示す断面図である。この半導体装置は、半導体基板1半導体層上に形成された複数のメモリセルMを含むメモリセルアレイを有している。すなわち、この半導体装置は、半導体メモリ素子を形成している。複数のメモリセルMは、図1に示すX方向と、それに直交するY方向とに沿って行列状に配列されている。各メモリセルMは、トランジスタTと、キャパシタCとを備えている。さらに具体的に説明すると、半導体基板1の表層部には、n型不純物を拡散したn型半導体層n型ウェル3が形成されている。このn型半導体層3が、素子分離溝2によって、複数の活性領域Aに電気的に分離されている。素子分離溝2は、たとえば3800Å程度の深さに形成されている。各活性領域Aは、一対のキャパシタが形成された矩形部11,12と、これらの一対の矩形部11,12の間を結合する結合部10とを有し、X方向に隣接する一対のセルMに渡って連続している。図1に示された半導体基板1上の領域において、活性領域A矩形部11,12および結合部10以外の領域は、すべて素子分離溝2が形成された領域である。活性領域Aの矩形部11,12は、平面視において内方に矩形状に窪んだ凹部11a,12aをそれぞれの一辺に有している。すなわち、凹部11a,12aが形成された辺は、ジグザグの辺となっている。この実施形態では、Y方向に隣接する一対の矩形部11,11;12,12において互いに対向する辺にそれぞれ凹部11a,11a;12a,12aが形成されている。結合部10は、X方向に沿うほぼ直線状に形成されている。このような活性領域AがX方向およびY方向に沿って行列状に形成されている。矩形部11,12は、たとえば、X方向の長さが400nm程度、Y方向の長さが260nm程度である。凹部11a,12aは、たとえば、X方向の長さが140nm、Y方向の長さが140nm程度である。結合部10は、たとえば、Y方向の幅が120nm程度である。Y方向に隣接する矩形部11,11;12,12の間の距離Y方向の距離は、たとえば140nm程度である。X方向に隣り合う一対の活性領域Aにおいて互いに隣接する一対の矩形部11,12を覆うように、Y方向に沿って帯状に形成された容量膜15が設けられている。すなわち、容量膜15は、複数対の矩形部11,12を覆うように一体的に形成されている。容量膜15は、たとえば厚さ26Å~36Åのシリコン酸化膜からなっている。この容量膜15は、矩形部11の表面と、矩形部11に連なる結合部10の一部の表面とを覆う活性領域被覆部16を有している。さらに、容量膜15は、素子分離溝2の側壁を覆う側壁被覆部17を有している。側壁被覆部17は、活性領域被覆部16と結合して連続している。側壁被覆部17は、矩形部11,12の各辺から連なる素子分離溝2の側壁を覆うように形成されており、凹部11a,12aが形成されたジグザグの辺では、より大きな面積を有することになる。さらに、容量膜15を覆うように、導電性のポリシリコン膜たとえば厚さ1800Å程度からなる電極膜18が、Y方向に沿って帯状に形成されている。電極膜18は、容量膜15の活性領域被覆部16および側壁被覆部17のほぼ全域を覆うように形成されている。この実施形態では、容量膜15と電極膜18とは、X方向に関して同一パターンに形成されている。ただし、図1では、理解を容易にするために、容量膜15および電極膜18のX方向端縁をずらし、かつ異なる線種それぞれ実線および二点鎖線で示してある。電極膜18は、Y方向に関して、容量膜15よりも外側に引き出された引き出し部を有しており、この引き出し部にコンタクト位置14が設定されている。活性領域Aの結合部10のほぼ中間位置には、コンタクト位置13が設定されている。コンタクト位置13と矩形部11,12との間には、活性領域Aの上方において結合部10をY方向に横切るようにゲート21,22がそれぞれ形成されている。ゲート21,22は、それぞれコンタクト位置23,24を有しており、コンタクト位置23,24からY方向に隣接する一つの活性領域Aと、当該活性領域Aに対してY方向に隣接する別の一つの活性領域Aとに跨がって形成されている。ゲート21,22は、たとえば、導電性を付与したポリシリコン膜からなる。図2に最もよく表れているように、ゲート21,22は、活性領域A結合部10において、ゲート絶縁膜28,29を挟んでn型半導体層3に対向している。ゲート絶縁膜28,29は、たとえば厚さ26Å~36Å程度のシリコン酸化膜からなっている。ゲート21,22の両側の活性領域A結合部10には、p型不純物を導入した各一対のソースドレイン層25が形成されている。ゲート21,22間のソースドレイン層25は、X方向に隣接する一対のメモリセルMのトランジスタT,Tによって共有されており、この共有されたソースドレイン層25上にコンタクト位置13が設定されている。ゲート21,22等を覆うように層間絶縁膜30図1では図示省略が形成されており、この層間絶縁膜30においてコンタクト位置13にコンタクト孔31が形成されている。このコンタクト孔31を介して、前記共有されたソースドレイン層25にビットラインBL図1では図示省略が接続されている。ビットラインBLは、X方向に沿って整列した複数のメモリセルMのトランジスタTの各一方のソースドレイン層25を共通に接続している。また、図示は省略するが、ゲート21,22のコンタクト位置23,24には、Y方向に延びるワードラインが接続されている。ワードラインは、Y方向に沿って整列した複数のメモリセルMのトランジスタTのゲートを共通に接続する。したがって、Y方向はワードライン方向と言い換えることもでき、これに直交するX方向はビットライン方向と言い換えることもできる。ゲート21,22の両側壁および電極膜18の側壁には、サイドウォール絶縁膜26,27がそれぞれ形成されている。ゲート21,22の両側壁のサイドウォール絶縁膜26の直下の半導体基板1内には、低不純物濃度領域25aがそれぞれ形成されていて、ソースドレイン層25に連なっている。これにより、LDDLightlyDopedDrain構造が形成されている。素子分離溝2は、いわゆるSTIShallowTrenchIsolation構造によって複数の活性領域Aを電気的に分離する素子分離構造を形成している。素子分離溝2は、底面2aと、底面2aの周縁から立ち上がる側壁2bとを有している。側壁2bは、この実施形態では浅くなるほど溝幅が広がる方向に向かって斜めに立ち上がっている。側壁2bは、容量膜15の側壁被覆部17で覆われている。側壁2bに連なる活性領域Aの表面は、活性領域被覆部16で覆われている。素子分離溝2の底部には、底面2aを覆うように、容量膜15よりも厚い絶縁層19が埋め込まれている。この厚い絶縁層19によって、隣接する活性領域A間の確実な電気的分離が図られている。絶縁層19は、たとえば厚さ1200Å程度のシリコン酸化膜からなる。トランジスタTとキャパシタCとは、n型半導体層3によって電気的に接続されている。すなわち、ソースドレイン層25の近傍においてn型半導体層3の一部が容量膜15に対向してキャパシタCの一方の電極を形成しており、容量膜15に積層された電極膜18がキャパシタCの他方の電極を形成している。こうして、一つのトランジスタTと一つのキャパシタCとを直列に接続したメモリセルMが構成されている。図3は、前記半導体装置の一部の電気的構成を示す電気回路図である。Y方向に整列した複数のメモリセルMのトランジスタTのゲートは、一本のワードラインWLWL1,WL2,WL3にそれぞれ共通に接続されている。ワードラインWLと各ゲートとは、図1のコンタクト位置23,24において接続されている。また、X方向に整列した複数のメモリセルMのトランジスタTのドレインは、コンタクト位置13図1参照において、一本のビットラインBLBL1,BL2にそれぞれ共通に接続されている。各メモリセルMにおいて、トランジスタTにキャパシタCが直列に接続されている。キャパシタCは、トランジスタTとは反対側において、電極膜18に接続されている。この電極膜18は、Y方向に整列した複数のメモリセルMのキャパシタCに渡って連続している。電極膜18は、コンタクト位置14図1参照において、図示しない配線に接続できるようになっている。X方向またはY方向に隣接するキャパシタC間の電気的分離は、素子分離溝2およびその底部に埋め込まれた絶縁層19によって達成されている。このような構成によって、1トランジスタ-1キャパシタ構造のメモリセルMを半導体基板1上に行列配列したメモリセルアレイが形成されている。図4A~4Iは、前記半導体装置の製造工程を工程順に示す断面図である。まず、図4Aに示すように、半導体基板1を掘り込んで素子分離溝2が形成され、この素子分離溝2内に絶縁層19が埋め込まれて、STI構造が形成される。絶縁層19は、たとえばHDPHighDensityPlasmaCVDで形成されたシリコン酸化膜であってもよい。さらに詳しく説明する。素子分離溝2の形成に先立って、半導体基板1の表面にはパッド酸化膜40が形成され、さらに、パッド酸化膜40上には窒化膜41たとえばシリコン窒化膜が形成される。そして、窒化膜41には、素子分離溝2に整合する開口41aが形成される。この窒化膜41をマスクとしたエッチングによって素子分離溝2が形成され、さらに、素子分離溝2内に絶縁層19が埋め込まれる。絶縁層19の埋め込み後、窒化膜41上に、素子分離溝2の近傍を露出させる開口42aを有するフォトレジスト膜42が形成される。次に、図4Bに示すように、ドライエッチングによって、素子分離溝2内の絶縁層19が薄膜化され、素子分離溝2の底部に所定の厚さの絶縁層19が残される。その後、アッシングおよびSPMSulfuricacidhydrogenPeroxideMixture洗浄によって、フォトレジスト膜42の剥離および基板表面の洗浄が行われる。次いで、図4Cに示すように、熱酸化によって、素子分離溝2の側壁2bに犠牲酸化膜45が形成される。さらに、図4Dに示すように、窒化膜41が剥離され、この状態で、半導体基板1にn型イオンを注入して拡散させることにより、n型半導体層3n型ウェルが形成される。さらに、図4Eに示すように、たとえばフッ酸エッチングによって、パッド酸化膜40および犠牲酸化膜45が剥離される。次いで、図4Fに示すように、熱酸化によって、ゲート絶縁膜28,29および容量膜15図2参照となる熱酸化膜47が形成される。そして、図4Gに示すように、熱酸化膜47上に、p型不純物をドープして導電性を付与したポリシリコン膜49が形成される。このポリシリコン膜49は、図4Hに示すように、ゲート21,22および電極膜18のパターンにエッチングされる。その状態で、ゲート21,22および電極膜18をマスクとしたイオン注入によって、LDDインプランテーションが行われる。これにより、低不純物濃度領域25aが形成される。次に、図4Iに示すように、ゲート21,22および電極膜18をマスクとして熱酸化膜47がパターニングされ、ゲート絶縁膜28,29および容量膜15に分離される。その後、ゲート21,22および電極膜18の側壁にサイドウォール絶縁膜26,27が形成される。そして、これらをマスクとしてp型不純物イオンをn型半導体層3に注入して拡散させることにより、ソースドレイン層25が形成される。その後、層間絶縁膜30等を形成することにより、図2に示す断面構造の半導体装置が得られる。以上のように、この実施形態によれば、半導体基板1上で複数の活性領域Aを分離するための素子分離溝2の側壁を利用して、容量膜15が形成されている。これにより、容量膜を配置するための特別な領域を確保することなく、容量膜15の面積を大きくすることができる。したがって、占有面積の大幅な増加を招くことなく、キャパシタCの容量増加を図ることができる。これにより、メモリセルMを高集積化しつつ、十分な容量のキャパシタCを各メモリセルMに有することによって、信頼性の高い半導体メモリ素子を提供できる。しかも、活性領域Aは、容量膜15の活性領域被覆部16によって被覆された矩形部11,12において、ジグザグの辺を有している。これにより、活性領域Aの辺の長さが長くなり、この辺に連なる素子分離溝2の側壁の面積が大きくなっている。これによって、キャパシタCの容量の一層の増加が図られており、より信頼性の高い半導体メモリ素子を実現している。図5A~5Eは、活性領域Aにおいて、容量膜15の活性領域被覆部16によって被覆される部分の変形例に係る形状例を示す図解的な平面図である。図5Aは、Y方向に隣り合う一対の矩形部12,12のY方向に関して互いに反対側の各辺に凹部12b,12bを形成した例を示す。図5Bは、Y方向に隣接する一対の矩形部12,12のY方向に関して対向する各一辺にX方向に間隔を開けて2つの凹部12c,12cを形成した例を示す。これにより、素子分離溝2の側壁の面積を一層大きくして、キャパシタCの容量を一層増大できる。図5Cは、Y方向に隣り合う一対の矩形部12,12のY方向に関して互いに反対側の各辺にX方向に間隔を開けて2つの凹部12d,12dを形成した例を示す。図5Dおよび図5Eは、矩形部12,12のY方向に沿う辺に、X方向に沿って窪む凹部12e,12fを形成した例をそれぞれ示す。図5Dの構成では一つの凹部12eが一辺に形成されており、図5Eの構成では二つの凹部12fが一辺に形成されている。いずれの構成の場合も、一辺がジグザグの辺となっているので、それに応じて素子分離溝2の側壁の面積を大きくでき、したがって、容量膜15の面積を大きくして、キャパシタCの容量増大を図ることができる。以上、この発明の実施形態について説明してきたが、この発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、活性領域Aが容量膜15によって被覆されている領域にジグザグの辺を有する矩形部を有する構成を示したが、容量膜15によって被覆されている活性領域Aがジグザグの辺を有しない矩形部を有していてもよい。また、活性領域被覆部16によって被覆される活性領域Aの形状は、矩形である必要はない。また、前述の実施形態では、矩形部11,12の一辺がジグザグの辺である例を示したが、2辺以上がジグザグの辺であってもよい。さらに、前述の実施形態では、矩形の凹部によってジグザグの辺が形成されているが、三角形、半円形、反楕円形等の任意の形状の凹部によってジグザグの辺を形成してもよいし、むろん凸部を設けてジグザグの辺を形成することもできる。さらに、前述の実施形態では、n型半導体層3にp型ソースドレイン層を形成してpチャンネル型MOSFETからなるトランジスタTを形成した例を示したが、各層の導電型を反転することによって、トランジスタTをnチャンネル型のMOSFETとすることもできる。その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。"