第1の導電型の半導体層内に形成された第2の導電型のボディ不純物領域と、当該ボディ不純物領域及び前記半導体層の上に形成されるゲートと、前記ボディ不純物領域内に形成された第1の導電型のソース領域と、前記ゲートの側方に設けられた第1の導電型のドレイン領域と、を含む半導体装置であって、前記ソース領域は、第2の導電型の不純物領域を含み、該第2の導電型の不純物領域は、前記第1の導電型のソース領域によって周囲が囲まれ、前記ボディ不純物領域と電気的に接続していることを特徴とする半導体装置。第1の導電型の半導体層表面に、ゲート誘電膜を介してゲートを形成するゲート形成工程と、前記ゲートをマスクにして不純物を注入し、第2の導電型のボディ不純物領域を形成するボディ形成工程と、前記ボディ形成工程において形成された前記ボディ不純物領域に前記ゲートをマスクにして不純物を注入し、前記ボディ不純物領域内に第1の導電型の低抵抗不純物領域を形成する低抵抗不純物領域形成工程と、前記低抵抗不純物領域内の所定の領域に不純物を注入して第1の導電型のソース領域及び第1の導電型のドレインを形成するソース領域形成工程と、前記ソース領域と隣接する前記低抵抗不純物領域内に不純物を注入し、前記第1の導電型のソース領域によって周囲が囲まれ、前記ボディ不純物領域と電気的に接続する第2の導電型の不純物領域を形成する不純物領域形成工程と、を含むことを特徴とする半導体装置の製造方法。前記低抵抗不純物領域形成工程の後、前記ゲートの周面にスペーサを形成するスペーサ形成工程をさらに含み、前記ソース領域形成工程、前記不純物領域形成工程においては、前記スペーサをマスクにして不純物が注入されることを特徴とする請求項2に記載の半導体装置の製造方法。しかしながら、特許文献2のDMOSトランジスタは、DMOSトランジスタのオン抵抗が高くなるという欠点がある。以下、この理由について説明する。図15は、特許文献2のDMOSトランジスタのオン抵抗が高くなることを説明する模式的な図である。図14に示したゲート3に電圧が印加され、ゲート3下にチャネルが形成されると、図15に示したように、ソース80からドレイン4に向かって電子が流れ、ドレイン4からソース80へ電流Idが流れる。しかし、図14に示したDMOSトランジスタでは、取り出し領域70にチャネルが形成されないため、取り出し領域70、ドレイン4間では電流Idは発生しない。このような現象は、図13に示した従来技術に比べて実質的にソース領域が減少したように作用する。図16は、電流IdとDMOSトランジスタのオン抵抗との関係を説明するための模式的な図である。図16に示した直線qは、図13に示したDMOSトランジスタのゲート3に5Vの電圧を印加した場合、DMOSトランジスタのソース8とドレイン4との間のId-Vd特性を示す。また、直線rは、図14に示したDMOSトランジスタのゲート3に5Vの電圧を印加した場合、DMOSトランジスタの図14に示した不純物層90とドレイン4との間のId-Vd特性を示す。つまり、図14に示したDMOSトランジスタは、図15に示したように、取り出し領域70とドレイン4との間に電流Idが流れないことから、図13に示したDMOSトランジスタとソースドレイン間の電圧Vdが等しい場合、オン抵抗が大きくなって電流Idの量が少なくなる。一般に、MOSトランジスタが電流を流す能力は、トランジスタのオン抵抗値Ronとトランジスタ面積Aとの積以下、Ron×Aと記すによって表され、トランジスタのセルピッチが小さくなってトランジスタ面積Aが小さくなってもRonが高まってRon×Aが小さくならない場合には、トランジスタを小型化したメリットが得られないことになる。本発明は、以上の点に鑑みてなされたものであって、DMOSトランジスタのセルピッチを短縮しながらもオン抵抗値を高めることがない、小型でありながら電流を流す能力が高い半導体装置、半導体装置の製造方法を提供することを目的とする。以上の課題を解決するため、本願発明の半導体装置は、第1の導電型の半導体層例えば図2に示したNウェル202内に形成された第2の導電型のボディ不純物領域例えば図1、図2に示したP型ボディ不純物領域105と、当該ボディ不純物領域及び前記半導体層の上に形成されるゲート例えば図1、図2に示したゲート101と、前記ボディ不純物領域内に形成された第1の導電型のソース領域例えば図1に示したソース102と、前記ゲートの側方に設けられた第1の導電型を有するドレイン領域例えば図1、図2に示したドレイン104と、を含む半導体装置であって、前記ソース領域は、第2の導電型の不純物領域例えば図1、図2に示したP型不純物領域102aを含み、該第2の導電型の不純物領域は、前記第1の導電型のソース領域によって周囲が囲まれ、前記ボディ不純物領域と電気的に接続していることを特徴とする。また、本発明の半導体装置の製造方法は、第1の導電型を有する半導体層例えば図4-1に示したN型ウェル202表面に、ゲート誘電膜例えば図4-2に示したゲート酸化膜101cを介してゲートを形成するゲート形成工程例えば、図4-2eに示した工程と、前記ゲートをマスクにして不純物を注入し、前記ゲートをマスクにして不純物を注入し、第2の導電型のボディ不純物領域を形成するボディ形成工程例えば、図4-2fに示した工程と、前記ボディ形成工程において形成された前記ボディ不純物領域に前記ゲートをマスクにして不純物を注入し、前記ボディ不純物領域内に第1の導電型を有する低抵抗不純物領域を形成する低抵抗不純物領域形成工程例えば、図4-2fに示した工程と、前記低抵抗不純物領域内の所定の領域に不純物を注入して第1の導電型のソース領域及び第1の導電型のドレインを形成するソース領域形成工程例えば、図5、図6に示した工程と、前記ソース領域と隣接する前記低抵抗不純物領域内に不純物を注入し、前記第1の導電型のソース領域によって周囲が囲まれ、前記ボディ不純物領域と電気的に接続する第2の導電型の不純物領域を形成する不純物領域形成工程と例えば、図7に示した工程と、を含むことを特徴とする。また、本発明の半導体装置の製造方法は、上記した発明において、前記低抵抗不純物領域形成工程の後、前記ゲートの周面にスペーサを形成するスペーサ形成工程例えば、図4-2gに示した工程をさらに含み、前記ソース領域形成工程、前記不純物領域形成工程においては、前記スペーサをマスクにして不純物が注入されることが望ましい。本発明の半導体装置によれば、ソース領域と不純物領域とが一方向に沿って交互に配置される構成となるため、DMOSトランジスタのセルピッチを短縮することができる。また、ソース領域は第2の導電型の不純物領域を含み、この第2の導電型の不純物領域は、第1の導電型のソース領域によって周囲が囲まれ、ボディ不純物領域と電気的に接続しているため、ドレインと低抵抗不純物領域との間に電流が流れ、チャネル領域の一部に電流が流れずにトランジスタのオン抵抗が高まることを防ぐことができる。このため、本発明の半導体装置は、DMOSトランジスタのセルピッチを短縮しながらもオン抵抗値を高めることがない、半導体装置を提供することができる。本発明の半導体装置の製造方法によれば、DMOSトランジスタのセルピッチを短縮しながらもオン抵抗値を高めることがない、半導体装置の製造方法を提供することができる。また、本発明の半導体装置の製造方法によれば、スペーサをマスクにして自己整合的にソース領域、不純物領域を形成することができる。以下、本発明の一実施形態の半導体装置及び、この半導体装置の製造方法について説明する。半導体装置図1a~cは、本実施形態の半導体装置を説明するための図であって、図1aは本実施形態の半導体装置の上面図、図1bは図1a中に示した線分D-D’に沿う断面図、図1cは図1a中に示した線分E-E’に沿う断面図である。本実施形態の半導体装置は、P型基板のN-Well図1中にNWと記すに形成されたDMOSトランジスタとして構成されている。図1a~cに示すように、本実施形態の半導体装置は、N-Well内に形成されたP型のボディ不純物領域105と、このボディ不純物領域105及びN-Wellの上に形成されるゲート電極101と、ボディ不純物領域105であって、かつ2つのゲート101の間に形成されたソース102と、ゲート101のそれぞれの側方に設けられたN型のドレイン104と、を含んでいる。このようなレイアウトによれば、2つのゲート101の内側間にソース102が位置し、2つのゲート101の外側にそれぞれドレイン104が位置することになる。また、ソース102は一方向図1の縦方向に他方向よりも長く、ソース102の長手方向をソースの長さと記す。また、ソース102の長さ方向に直交する方向をソース102の幅と記す。ボディ不純物領域105は、ソース102の幅方向からソース102の両側を挟み込むように形成される。ソース102は、P型不純物領域102aとN型ソース102bとを含んでいて、P型不純物領域102aは、N型ソース102bによって周囲が囲まれ、P型ボディ不純物領域105と電気的に接続している。また、本実施形態では、P型不純物領域102aとN型ソース102bとが図1aにおける縦方向に交互に配置されている。また、本実施形態では、P型不純物領域102aとゲート101との間、及びN型ソース102bとゲート101との間にN型ソース低抵抗領域110が設けられている。このような本実施形態のレイアウトによれば、DMOSトランジスタのセルピッチP3は引用文献2のDMOSトランジスタのセルピッチP2と同程度に縮小することができる。なお、ソース102は、図1に示したレイアウトに限定されるものではない。すなわち、ソース102は、図1に示したようにN型ソース102bをP型不純物領域102aによって挟むものに限定されるものではなく、P型不純物領域102aをN型ソース102bによって挟むように形成されるものであってもよい。また、コンタクトホール106aの個数やピッチは図1に限定されるものでなく、適宜任意の数やピッチとすることができる。また、図1aは、本実施形態の半導体装置の全体を示すものに限らず、半導体装置の一部を示す場合もある。図1aが半導体装置の一部を示す場合、ソース102及びドレイン104をソース102の長さ方向についてさらに長く形成し、ソース102の幅については変更しないことが望ましい。また、このとき、ソース102は、さらに多くのN型ソース102b、P型不純物領域102aを交互に配置して構成されるものであってもよい。図2は、図1bに示した断面をより詳細に示した模式図であって、図2aはN型ソース102bについて、図2bはP型不純物領域102aについて示している。図2a、bに示したように、ゲート101は、ゲート電極101a、酸化物スペーサ101b、ゲート酸化膜101cによって構成されている。酸化物スペーサ101b下にはN型ソース低抵抗領域110が形成されている。P型不純物領域102a、N型ソース102bには、配線201がコンタクトされている。図3は、以上説明した構造による効果を説明するための図である。すなわち、本実施形態によれば、図2bに示したように、ゲート101に電圧が印加され、P型ボディ不純物領域105が反転してチャネルが形成されたとき、N型ソース102bからN型ソース低抵抗領域110を介してチャネルに電子が供給される図3の矢線fは電子の流れを示す。このため、チャネルの略全領域に電流Idが流れるので、ドレイン電圧の変化に対するドレイン電流の変化が大きくなり、DMOSトランジスタのオン抵抗を低下させることができる。半導体装置の製造方法次に、本実施形態の半導体装置の製造方法について説明する。図4-1、図4-2は、本実施形態の半導体装置の製造方法を説明するための断面図である。図4-1、4-2を用い、本実施形態の半導体装置の製造方法を説明する。本実施形態では、先ず、図4-1aのように、抵抗率5~10Ωcm程度のP型基板203の表面に、膜厚30~100nmの酸化膜SiO2膜301を900~1000°C程度のスチーム酸化によって形成する。SiO2膜301上には、フォトレジスト層図示せずが形成される。このフォトレジスト層は、N型ウェルが形成される領域に開口部を有するように、公知のフォトリソグラフィ技術によってパターニングされている。次に、上記した図示しないフォトレジスト層をマスクとしてイオン注入が行われる。イオン注入により、リンPが1×1012~1×1013/cm2程度P型基板203に導入される。フォトレジスト層の除去後、フォトレジスト層303が形成される。フォトレジスト層303は、P型ウェルが形成される領域に開口部を有するように、公知のフォトリソグラフィ技術によってパターニングされている。フォトレジスト層303をマスクとしてイオン注入が行われることにより、ホウ素BがP型基板203に1×1012~1×1013/cm2程度導入される。これにより、図4-1aに示すように、N型ウェル不純物注入領域202’とP型ウェル不純物注入領域302’が形成される。フォトレジスト層303の除去後、1100~1300°C程度の熱処理が行われる。熱処理によってN型ウェル不純物注入領域202’、P型ウェル不純物注入領域302’内の不純物が拡散し、図4-1bに示したN型ウェル202及びP型ウェル302が形成される。次に、フッ酸HF系薬液により、P型基板203上のSiO2膜301が除去される。続いて、800~900°C程度のスチーム酸化により、10~30nmのSiO2膜304が形成される。さらに、減圧CVD法によってP型基板203の全面に膜厚110~120nm程度のSi3N4膜305が形成される。SiO2膜304、Si3N4膜305上には、公知のフォトリソグラフィ技術によって素子分離層LOCOS形成領域に開口部を有するようパターニングされたフォトレジスト層306が形成される。フォトレジスト層306をマスクにしてエッチングすることにより、アクティブ領域上にのみSiO2膜304とSi3N4膜305とが残る。エッチング後の状態を、図4-1cに示す。なお、このエッチングは、公知のエッチング方法、例えば、リアクティブイオンエッチングRIEによって行うことができる。フォトレジスト層306の除去後、本実施形態では、950~1000°C程度のスチーム酸化を行い、400~600nm程度の酸化膜のLOCOS307が形成される。続いて、ホットリン酸によりSi3N4膜305を除去し、フッ酸HF系薬液を用いてSiO2膜304が除去される。以上の工程により、図4-1dに示す構造が形成される。次に、本実施形態では、図4-1dに示した構造に800~900°Cの熱酸化を行ってN型ウェル202表面にゲート酸化膜101cを形成する。次にCVD法によって膜厚350~400nm程度の導電性ポリシリコン層図示せずをP型基板203の全面に形成する。その後、公知のフォトリソグラフィ技術によってゲート領域にフォトレジスト層310が形成される。フォトレジスト層310をマスクにして公知のエッチング方法によりゲート領域以外の導電性ポリシリコン層を除去すると、ゲート電極101aが形成される。図4-2eは、ゲート電極101a形成後の本実施形態の半導体装置の状態を示す図である。次に、本実施形態では、フォトレジスト層310の除去後、公知のフォトリソグラフィ技術によってP型ボディ不純物注入領域に開口部を有するフォトレジスト層311が形成される。P型ボディ不純物注入領域には、ホウ素Bが1×1013~1×1014/cm2程度、P型基板203に垂直な面に対して45°あるいは30°度の角度をつけてイオン注入される。イオン注入によって図4-2fに示すP型ボディ不純物領域105が形成される。さらに、本実施形態では、フォトレジスト層311をマスクとして、砒素Asが1×1013~1×1014/cm2程度イオン注入され、N型ソース低抵抗不純物注入領域321が形成される。このイオン注入において、P型ボディ不純物領域105及びN型ソース低抵抗不純物注入領域321は、ゲート電極101aをマスクとして自己整合的に形成される。このような本実施形態によれば、イオン注入用のマスクパターニングで行うフォトリソグラフィ工程において生じるようなマスク合わせずれの影響を受けることなく、高精度な加工を行うことが可能である。フォトレジスト層311の除去後、ゲート電極101aの上側及びその周辺に順応性の酸化物がデポジションされる。この酸化物としては、例えば、テトラエチル-オルトケイ酸塩TEOSまたはTEOS/O3酸化物が用いられる。次いで、デポジションされた酸化物はRIEによって異方性エッチングされ、ゲート電極101aの側面に酸化物スペーサ101bが形成される。以上の工程により、図4-2gに示す構造が形成される。図5~図12は、図4-2gに続いて実行される工程を、図1に示したP型不純物領域102aとN型ソース102bとに分けて説明するための図である。図5~図12の全てについて、aは完成した本実施形態の半導体装置の上面図、bはa中に示した線分D-D’または線分E-E’に沿う製造過程の半導体装置の断面図である。線分D-D’、線分E-E’は、製造工程の断面図の位置を、完成した半導体装置上で示すものであり、図1に示した線分D-D’、線分E-E’に一致する。本実施形態では、図5bに示すように、公知のフォトリソグラフィ技術によって、図5aに示したN型ソース102b、ドレイン104の形成領域に開口部を有するフォトレジスト層401が形成される。なお、図5bは、P型不純物領域102a上の線分E-E’に沿う断面図であるから、N型ソース102b上の開口部は図示されていない。N型ソース102bが形成される領域及びドレイン104が形成される領域に、1×1015~1×1016/cm2程度のヒ素Asがイオン注入される。図5bでは、イオン注入によってドレイン104の形成領域に、N型ドレイン不純物注入領域322が形成された状態が示されている。図6は、図5と同様の工程の、線分D-D’に沿う断面図である。図6bに示すように、線分D-D’に沿う断面では、イオン注入によってN型ドレイン不純物注入領域322と共に、N型ソース不純物注入領域323が形成される。また、本実施形態では、図7bに示すように、公知のフォトリソグラフィ技術によってP型不純物領域102aに開口部を有するフォトレジスト層601が形成される。そして、フォトレジスト層601をマスクにして1×1015~1×1016/cm2程度のホウ素Bがイオン注入される。イオン注入により、P型不純物注入領域324が形成される。P型不純物注入領域324を形成するためのホウ素イオンP型不純物の注入は、N型ソース低抵抗不純物注入領域321に対して行われる。P型不純物のドーズ量は、N型ソース低抵抗不純物注入領域321のN型不純物の10~100倍であるため、N型ソース低抵抗不純物注入領域321内部にP領域のP型不純物注入領域324を形成することができる。また、図7bに示した酸化物スペーサ101bがP型不純物に対するマスクとなるため、酸化物スペーサ101bの下の領域はP型不純物の影響を受けずにN領域となる。これによって、本実施形態は、P型不純物注入領域324と、チャネルが形成されるゲート101下のP型ボディ不純物領域105との間にN型ソース低抵抗不純物注入領域321を形成することができる。図8bは、図7と同様の工程における半導体装置の線分D-D’に沿う断面図である。図8bに示したように、フォトレジスト層601はP型不純物領域102a上に開口部を持たない。このため、本実施形態では、N型ソース不純物注入領域21にホウ素イオンが注入されることがない。次に、図7b、図8bに示したフォトレジスト601が除去され、この後に800~900°C程度の熱処理が図7、図8に示した構造に対して行われる。熱処理により、N型ソース低抵抗不純物注入領域321、N型ドレイン不純物注入領域322及びN型ソース不純物注入領域323中のヒ素と、P型不純物注入領域324中のホウ素が拡散する。不純物の拡散により、N型ソース低抵抗不純物注入領域321はN型ソース低抵抗領域110、N型ドレイン不純物注入領域322はドレイン104、N型ソース不純物注入領域323はN型ソース102bになる。また、P型不純物注入領域324はP型不純物領域102aとなる。以上の工程により、図9、図10に示す構造が製造される。図11、12は、以上説明した工程によって製造された半導体装置に配線を形成する工程を説明するための図である。図11b、図12bに示すように、本実施形態では、P型不純物領域102a、N型ソース102bの形成後、600~700nm程度の層間絶縁膜SiO2膜100を全面に堆積させる。なお、層間絶縁膜100の堆積は、例えばCVD法によって実現できる。次に、本実施形態では、層間絶縁膜100上に、P型不純物領域102a、N型ソース102b、ドレイン104上に開口部を有するフォトレジスト層図示せずが公知のフォトリソグラフィ技術によって形成される。層間絶縁膜100は、フォトレジスト層をマスクにして公知のエッチング方法、例えばRIEによりエッチングされる。フォトレジスト層の除去後、層間絶縁膜100に形成された電極形成用の開口部には、Ti/TiNまたはAL等、バリアメタル層を含む配線金属層が蒸着される。さらに、公知のフォトリソグラフィ技術及びRIEによって配線金属層がパターニングされて配線201が形成される。以上の工程により、図11、図12に示した本実施形態の半導体装置を得ることができる。