"電源配線及びグランド配線にそれぞれ接続されるドレイン及びソースを有し、該ドレイン及び該ソース間のチャネル経路及びバイポーラ経路にサージ電流を流すクランプMOSトランジスタと、前記電源配線及び前記グランド配線間に設けられ、出力端が前記クランプMOSトランジスタのゲートに接続され、かつ、前記クランプMOSトランジスタ内の前記チャネル経路を開閉制御する第1トリガー回路部と、前記電源配線及び前記グランド配線間に設けられ、出力端が前記クランプMOSトランジスタのウエルに接続され、かつ、前記クランプMOSトランジスタ内の前記バイポーラ経路を開閉制御する第2トリガー回路部と、前記電源配線及び前記グランド配線に接続された内部回路とを備える半導体集積回路。前記第1トリガー回路部は、第1抵抗素子、第1容量素子及び第1インバータ回路を有し、前記第1抵抗素子及び前記第1容量素子が直列接続され、前記第1インバータ回路の入力端が前記第1抵抗素子及び前記第1容量素子間の接続点に接続され、かつ、前記第1インバータ回路の出力端が前記クランプMOSトランジスタのゲートに接続されており、前記第2トリガー回路部は、第2抵抗素子、第2容量素子及び第2インバータ回路を有し、前記第2抵抗素子及び前記第2容量素子が直列接続され、前記第2インバータ回路の入力端が前記第2抵抗素子及び前記第2容量素子間の接続点に接続され、かつ、前記第2インバータ回路の出力端が前記クランプMOSトランジスタのウエルに接続されている請求項1に記載の半導体集積回路。前記第1抵抗素子及び前記第2抵抗素子の少なくとも一方が、MOSトランジスタである請求項2に記載の半導体集積回路。前記第1抵抗素子及び前記第2抵抗素子の少なくとも一方が、抵抗値一定の抵抗素子である請求項2に記載の半導体集積回路。前記第1抵抗素子及び前記第2抵抗素子の一方が、MOSトランジスタであり、他方が抵抗値一定の抵抗素子である請求項3に記載の半導体集積回路。前記第1インバータ回路及び前記第2インバータ回路の少なくとも一方が、奇数個のCMOSイメージインバータを有し、該奇数個のCMOSインバータが、多段接続されている請求項1に記載の半導体集積回路。前記クランプMOSトランジスタの前記チャネル経路が前記バイポーラ経路より先に開放状態となり、前記チャネル経路が閉じる前に前記バイポーラ経路が開放状態となる請求項1に記載の半導体集積回路。電源配線及びグランド配線にそれぞれ接続されるドレイン及びソースを有し、該ドレイン及び該ソース間のチャネル経路及びバイポーラ経路にサージ電流を流すクランプMOSトランジスタと、前記電源配線及び前記グランド配線間に設けられ、出力端が前記クランプMOSトランジスタのゲートに接続され、かつ、前記クランプMOSトランジスタ内の前記チャネル経路を開閉制御する第1トリガー回路部と、前記電源配線及び前記グランド配線間に設けられ、出力端が前記クランプMOSトランジスタのウエルに接続され、かつ、前記クランプMOSトランジスタ内の前記バイポーラ経路を開閉制御する第2トリガー回路部とを備える保護回路。上述のように、従来、半導体集積回路では、様々な構成のESD保護回路が提案されている。しかしながら、この技術分野では、さらに効率良くESDサージ電流を流すことが可能なESD保護回路の開発が望まれている。本開示は、上記要望に応えるためになされたものであり、本開示の目的は、より効率的にESDサージ電流を流すことができるESD保護回路、及び、それを備える半導体集積回路を提供することである。上記課題を解決するために、本開示の半導体集積回路は、クランプMOSトランジスタと、第1トリガー回路部と、第2トリガー回路部と、内部回路とを備える構成とし、各部の機能及び構成を次のようにする。クランプMOSトランジスタは、電源配線及びグランド配線にそれぞれ接続されるドレイン及びソースを有し、ドレイン及びソース間のチャネル経路及びバイポーラ経路にサージ電流を流す。第1トリガー回路部は、電源配線及びグランド配線間に設けられ、出力端がクランプMOSトランジスタのゲートに接続され、かつ、クランプMOSトランジスタ内のチャネル経路を開閉制御する。第2トリガー回路部は、電源配線及びグランド配線間に設けられ、出力端がクランプMOSトランジスタのウエルに接続され、かつ、クランプMOSトランジスタ内のバイポーラ経路を開閉制御する。そして、内部回路は、電源配線及びグランド配線に接続される。また、本開示の保護回路は、上記本開示の半導体集積回路のクランプMOSトランジスタ、第1トリガー回路部及び第2トリガー回路部を備える構成とする。上述のように、本開示の半導体集積回路及び保護回路では、クランプMOSトランジスタ内のサージ電流の経路としてチャネル経路及びバイポーラ経路の2つの経路を用いる。そして、本開示では、2つの電流経路の開閉動作を、それぞれ対応する2つのトリガー回路部第1トリガー回路部及び第2トリガー回路部で別個に制御する。本開示によれば、この構成により、より効率的にESDサージ電流を保護回路に流すことができる。以下に、本開示の一実施形態に係るESD保護回路、及び、それを備える半導体集積回路の一例を、図面を参照しながら下記の順で説明する。ただし、本開示は下記の例に限定されない。1.半導体集積回路及びESD保護回路の構成例2.ESD保護回路の動作例3.各種変形例<1.半導体集積回路及びESD保護回路の構成例>[半導体集積回路の構成]図1に、本開示の一実施形態に係る半導体集積回路の概略回路構成を示す。なお、図1は、ESDが発生していない状態スタンバイ状態における半導体集積回路100の各部の様子を示す図であり、図1中の各部の入出力端及び回路内の接続点に記載のH及びLは、それぞれ、Highレベル及びLowレベルの電圧レベルを示す。半導体集積回路100は、ESD保護回路1保護回路と、内部回路2と、電源配線3と、グランド配線4とを備える。なお、本実施形態では、電源配線3に電源電圧Vddに供給され、かつ、グランド配線4がグランド端子に接続されている例を説明する。ESD保護回路1は、半導体集積回路100にESDサージが入った場合に、ESDサージ電流IESDサージ電流をその内部に流して、ESDによる内部回路2の破壊を防止するための回路である。なお、ESD保護回路1の内部構成については、後で詳述する。内部回路2は、ESD保護回路1を介して、電源配線3及びグランド配線4に接続される。内部回路2は、例えば論理LSILargeScaleIntegrationやメモリLSIなどの回路で構成され、各種演算処理を行う。なお、本実施形態では、半導体集積回路100が電源配線3及びグランド配線4を含む例を示すが、本開示はこれに限定されない。半導体集積回路100を例えば所定の電子機器等に搭載する際に、ESD保護回路1後述の各RCトリガー回路部及びクランプMOS及び内部回路2が、外部に設けられた電源配線及びグランド配線に接続される構成にしてもよい。すなわち、本実施形態では、半導体集積回路100が電源配線3及びグランド配線4を含まない構成であってもよい。[ESD保護回路の構成]ESD保護回路1は、図1に示すように、第1RCトリガー回路部10第1トリガー回路部と、第2RCトリガー回路部20第2トリガー回路部と、クランプMOSトランジスタ30以下、単にクランプMOSというとを備える。第1RCトリガー回路部10は、第1抵抗素子12及び第1容量素子13を直列接続して構成した第1RC直列回路11と、第1CMOSインバータ14第1インバータ回路とを有する。第1RC直列回路11は、電源配線3及びグランド配線4間に設けられ、第1RC直列回路11の第1抵抗素子12側の端部が電源配線3に接続され、第1RC直列回路11の第1容量素子13側の端部がグランド配線4に接続される。また、第1CMOSインバータ14の入力端は、第1抵抗素子12及び第1容量素子13間の接続点ノードに接続される。そして、第1CMOSインバータ14の出力端は、クランプMOS30のゲート、及び、第2RCトリガー回路部20内の後述の第2抵抗素子22のゲートに接続される。第1抵抗素子12は、例えば、ポリシリコン等の材料で形成された抵抗素子や、MOSFET抵抗変化デバイスなどで構成することができる。本実施形態では、第1抵抗素子12を例えばポリシリコンで形成された抵抗素子、すなわち、ESD発生の有無に関係なく抵抗値R1が一定の抵抗素子で構成する。なお、ポリシリコンで形成された抵抗素子としては、例えば、ポリシリコンで形成された、MOSFETのゲート電極を用いてもよい。第1容量素子13は、バイアス依存性の小さい容量素子で構成される。例えば、第1容量素子13を、MOSトランジスタ例えばアキュムレーション型のMOSトランジスタのゲート絶縁膜をキャパシタとして用いた容量素子や、配線層間の絶縁膜をキャパシタとして用いた容量素子などで構成することができる。なお、本実施形態では、例えば用途や想定される放電現象などを考慮して、第1RC直列回路11の時定数第1時定数:T1=R1C1が所望の値となるように、第1抵抗素子12の抵抗値R1及び第1容量素子13の容量値C1を適宜設定する。具体的には、第1抵抗素子12の抵抗値R1は、例えば約1000Ω~10MΩの範囲で適宜設定することができる。また、第1容量素子13の容量値C1は、例えば約1pF~10pFの範囲で適宜設定することができる。第1CMOSインバータ14は、第1抵抗素子12及び第1容量素子13間の接続点の電位電圧信号を反転し、該反転した電位を、クランプMOS30のゲート、及び、第2RCトリガー回路部20内の後述の第2抵抗素子22のゲートに印加する。第2RCトリガー回路部20は、第2抵抗素子22及び第2容量素子23を直列接続して構成した第2RC直列回路21と、第2CMOSインバータ24第2インバータ回路とを有する。第2RC直列回路21は、電源配線3及びグランド配線4間に設けられ、第2RC直列回路21の第2抵抗素子22側の端部が電源配線3に接続され、第2RC直列回路21の第2容量素子23側の端部がグランド配線4に接続される。また、第2CMOSインバータ24の入力端は、第2抵抗素子22及び第2容量素子23間の接続点ノードに接続され、第2CMOSインバータ24の出力端は、クランプMOS30のウエルに接続される。第2抵抗素子22は、第1抵抗素子12と同様に、例えば、ポリシリコン等の材料で形成された抵抗素子や、MOSFETなどで構成することができる。本実施形態では、第2抵抗素子22をキャリアの導電型がP型のMOSFETスイッチング素子で構成する。すなわち、本実施形態では、第2抵抗素子22がON状態にあるときスタンバイ状態時の抵抗値と、第2抵抗素子22がOFF状態であるときESD発生時の抵抗値R2とが互いに異なる抵抗変化デバイスで第2抵抗素子22を構成する。第2容量素子23は、第1容量素子13と同様に、例えば、MOSトランジスタのゲート絶縁膜をキャパシタとして用いた容量素子や、配線層間の絶縁膜を用いた容量素子などで構成することができる。なお、本実施形態では、例えば用途や想定される放電現象などを考慮して、ESD発生時の第2RC直列回路21の時定数第2時定数:T2=R2C2が所望の値となるように、第2抵抗素子22の抵抗値R2及び第2容量素子23の容量値C2を適宜設定する。具体的には、ESD発生時の第2抵抗素子22の抵抗値R2は、例えば約1000Ω~10MΩの範囲で適宜設定することができる。また、第2容量素子23の容量値C2は、例えば約1pF~10pFの範囲で適宜設定することができる。第2CMOSインバータ24は、第2抵抗素子22及び第2容量素子23間の接続点の電位電圧信号を反転し、該反転した電位をクランプMOS30のウエルに印加する。クランプMOS30は、NチャネルのMOSFETで構成される。図2に、クランプMOS30の概略断面図を示す。クランプMOS30は、基板不図示の所定領域に形成されたウエル31と、ウエル31の一方の表面に埋め込むようにして設けられたドレイン32及びソース33とを備える。なお、ウエル31は、キャリアの導電型がP型の不純物層で構成され、ドレイン32及びソース33はともに、キャリアの導電型がN型の不純物層で構成される。また、クランプMOS30は、ウエル31のドレイン32及びソース33間の領域の表面上に形成されたゲート34を備える。なお、ゲート34は、例えばポリシリコン等の導電性材料で形成される。さらに、クランプMOS30は、ソース33のドレイン32側とは反対側に設けられた素子分離部35と、ゲート34の側面に設けられたゲート側壁36酸化膜とを備える。上記構成のクランプMOS30は、電源配線3及びグランド配線4間に設けられる。そして、クランプMOS30のドレイン端子Dは、電源配線3に接続され、ソース端子Sはグランド配線4に接続される。なお、クランプMOS30のゲート端子Gは、第1CMOSインバータ14の出力端に接続され、ウエル端子Wは、第2CMOSインバータ24の出力端に接続される。本実施形態のESD保護回路1では、クランプMOS30内のESDサージ電流の電流経路として、図2に示すように、2つの電流経路41,42を用いる。第1の電流経路41は、クランプMOS30のゲート34をON状態にしたときにゲート34直下のウエル領域に形成されるドレインソース間のチャネル以下、チャネル経路41というである。また、第2の電流経路42は、クランプMOS30の基板の深い部分に構成されるドレインウエルソース間NPN接合のバイポーラトランジスタの電流経路以下、バイポーラ経路42というである。クランプMOS30のチャネル経路41の開閉制御オンオフ制御は、第1RCトリガー回路部10の第1CMOSインバータ14の出力信号出力電圧により行われる。そして、チャネル経路41にESDサージ電流が流れる期間チャネル経路41の開放時間は、第1RC直列回路11の第1時定数T1=R1C1で決定される。一方、クランプMOS30のバイポーラ経路42の開閉制御オンオフ制御は、第2RCトリガー回路部20の第2CMOSインバータ24の出力信号出力電圧により行われる。そして、バイポーラ経路42にESDサージ電流が流れる期間バイポーラ経路42の開放時間は、第2RC直列回路21の第2時定数T2=R2C2で決定される。例えば、各抵抗素子の抵抗値Rを10MΩとし、各容量素子の容量値Cを10pFとした場合には、各RC直列回路の時定数Tは、T=R×C=10MΩ×10pF=1μsecとなり、各電流経路の開放時間は約1μsecとなる。<2.ESD保護回路の動作>次に、本実施形態のESD保護回路1の動作を、図1、3及び4を参照しながら説明する。なお、図3は、半導体集積回路100にESDサージが入った際のESD保護回路1の各部の動作各部の入出力端及び接続点の電位レベルの様子を示す図である。また、図4は、ESD発生時にクランプMOS30内に流れるESDサージ電流の様子を示す図である。まず、半導体集積回路100がスタンバイ状態にあるときには、図1に示すように、第1RCトリガー回路部10及び第2RCトリガー回路部20の出力信号はともに、Lowレベルの電圧信号となる。この場合、クランプMOS30のゲート及びウエルにはともにLowレベルの電圧信号が入力されるので、クランプMOS30のチャネル経路41及びバイポーラ経路42ウエル経路の両方が閉じた状態OFF状態となる。なお、この場合、クランプMOS30にはオフリーク電流のみが流れる。一方、ESD保護回路1にESDサージが入ると、その瞬間非常に短い期間、第1RC直列回路11に貫通電流過渡電流が流れ、第1抵抗素子12及び第1容量素子13間の接続点の電位がグランド電位に近づく。すなわち、第1抵抗素子12及び第1容量素子13間の接続点の電位第1CMOSインバータ14の入力端の電位がHighレベルからLowレベルに変わる。この結果、図3に示すように、第1CMOSインバータ14からクランプMOS30のゲート及び第2抵抗素子22のゲートに、Highレベルの電圧信号が出力される。これにより、第2RCトリガー回路部20内の第2抵抗素子22がOFF状態となる。この場合、第2抵抗素子22は、所定の抵抗値R2の抵抗素子として作用する。また、この際、第1RCトリガー回路部10と同様に、第2RCトリガー回路部20内の第2RC直列回路21にも貫通電流が流れ、第2抵抗素子22及び第2容量素子23間の接続点の電位がグランド電位に近づく。すなわち、ESD保護回路1にESDサージが入った場合には、第2抵抗素子22及び第2容量素子23間の接続点の電位第2CMOSインバータ24の入力端の電位もHighレベルからLowレベルに変わる。この結果、図3に示すように、第2CMOSインバータ24からクランプMOS30のウエルに、Highレベルの電圧信号が出力される。上述のように、ESD保護回路1にESDサージが入った場合には、クランプMOS30のゲート及びウエルにHighレベルの電圧信号が入力され、両者ともON状態となる。この結果、電源配線3からクランプMOS30を介してグランド配線4にESDサージ電流IESDが流れる図3中の太破線矢印参照。なお、この際、クランプMOS30のゲート及びウエルの両方がON状態となるので、ESDサージ電流IESDは、クランプMOS30内のチャネル経路41及びバイポーラ経路42に分岐して流れる。ただし、クランプMOS30のチャネル経路41の開放動作以下、チャネル動作というは、ESDサージに対して高速応答性を有するので、クランプMOS30のチャネル動作は、ESD発生後、瞬時に行われる。それゆえ、ESD保護回路1にESDサージが入った場合、クランプMOS30のチャネル経路41には、ESDサージ電流Ids図4中の白抜き矢印が瞬時に流れる。一方、クランプMOS30のウエル31に形成されるバイポーラトランジスタの構成は、負荷容量素子と同様であるので、ESDサージに対するバイポーラ経路42の開放動作以下、ウエル動作というの応答性は低い。さらに、第2RCトリガー回路部20は、第1RCトリガー回路部10の出力信号に基づいて動作するので、第1RCトリガー回路部10での信号の遅延量に対応する時間だけ、第2RCトリガー回路部20の動作は、第1RCトリガー回路部10の動作より遅れる。それゆえ、バイポーラ経路42が実際に開放状態となるまでESDサージ電流Ibi図4中の太実線矢印が実際に流れるまでには、時間がかかる。すなわち、本実施形態のESD保護回路1では、ESDサージが入った時にはクランプMOS30のウエルもON状態となるが、バイポーラ経路42が実際に開放状態となる時刻は、チャネル経路41のそれより遅れる。図5に、クランプMOS30のチャネル動作及びウエル動作の様子を示す。なお、図5は、ESDの発生時時刻t0から各電流経路に流れるESDサージ電流の時間変化を模式的に示したものであり、横軸は時間tであり、縦軸はESDサージ電流IESDである。また、図5に示す例では、チャネル経路41が閉じる時刻t2より少し前時刻t1にバイポーラ経路42が実質的に開放状態になるように、各RCトリガー回路部内の抵抗素子の抵抗値及び容量素子の容量値が適宜設定されているものとする。このような構成にすることにより、クランプMOS30のチャネル動作とウエル動作との間に、ESDサージ電流IESDの非導通期間が発生することを防止することができる。本実施形態のESD保護回路1では、ESDが発生すると、まず、高速応答性を有するチャネル経路41が開き、ESDサージ電流Ids図5中の実線で示す特性がチャネル経路41に流れる。その後、第1抵抗素子12及び第1容量素子13で構成された第1RC直列回路11の第1時定数T1=R1C1に対応する期間図5中の時刻t0~t2の間、ESDサージ電流Idsがチャネル経路41に流れる。一方、応答性の低いバイポーラ経路42は、ESDが発生した時刻t0から所定時間遅れて時刻t1、実質的に開放状態となり、ESDサージ電流Ibi図中の破線で示す特性がバイポーラ経路42に流れる。その後、第2抵抗素子22及び第2容量素子23で構成された第2RC直列回路21の第2時定数T2=R2C2に対応する期間図5中の時刻t1~t3の間、ESDサージ電流Ibiがバイポーラ経路42に流れる。すなわち、本実施形態のESD保護回路1では、ESDの発生時時刻t0からウエル動作が立ち上がる時刻t1までの期間には、ESDサージ電流IESDは、主に、チャネル経路41に流れる。そして、時刻t1後には、ESDサージ電流IESDは、主に、バイポーラ経路42に流れる。また、時刻t1からチャネル経路41が閉じる時刻t2までの期間には、ESDサージ電流IESDは、チャネル経路41及びバイポーラ経路42の両方に分岐して流れる。なお、チャネル経路41が閉じる時刻t2と、バイポーラ経路42が実質的に開く時刻t1との関係は、図5に示す例に限定されず、例えば用途や想定される放電現象などを考慮して、適宜設定される。例えば、第1RC直列回路11の第1時定数T1を大きくして、ESDサージ電流IESDがチャネル経路41及びバイポーラ経路42の両方に同時に流れる時間帯を増やしてもよい。[比較例]ここで、上記実施形態と比較するために、例えば、上記特許文献1等で提案されているような従来のESD保護回路の一般的な構成例比較例について説明する。図6に、比較例の半導体集積回路の概略回路構成を示す。なお、図6に示す比較例の半導体集積回路200において、図1に示す上記実施形態の半導体集積回路100と同様の構成には、同じ符号を付して示す。また、図6には、比較例の半導体集積回路200にESDサージが入った際の各部の動作の様子を示す。比較例の半導体集積回路200は、ESD保護回路201と、内部回路2と、電源電圧Vddが供給される電源配線3と、グランド端子に接続されたグランド配線4とを備える。なお、この例の内部回路2、電源配線3及びグランド配線4は、上記実施形態の半導体集積回路100のそれらと同様の構成であるので、ここではこれらの構成の説明を省略する。比較例のESD保護回路201は、RCトリガー回路部210と、クランプMOS30とを備える。RCトリガー回路部210は、抵抗素子211及び容量素子212で構成されたRC直列回路と、CMOSインバータ213とを有する。なお、RCトリガー回路部210は、上記実施形態の第1RCトリガー回路部10と同様に構成される。また、この例におけるクランプMOS30は、上記実施形態の半導体集積回路100のそれと同様の構成である。すなわち、この例のESD保護回路201は、上記実施形態図1のESD保護回路1において、第2RCトリガー回路部20を省略した構成となる。次に、比較例のESD保護回路201の動作を、図6及び7を参照しながら説明する。なお、図7は、比較例のESD保護回路201にESDサージが入った時にクランプMOS30に流れるESDサージ電流IESDの変化特性を示す図であり、横軸は時間tであり、縦軸はESDサージ電流IESDである。所定の時刻t0図7参照にESDサージがESD保護回路201に入ると、上記実施形態と同様に、RCトリガー回路部210内のRC直列回路に貫通電流が流れ、抵抗素子211及び容量素子212間の接続点の電位がグランド電位に近づく。これにより、抵抗素子211及び容量素子212間の接続点の電位が、HighレベルからLowレベルに変わり図6参照、CMOSインバータ213からクランプMOS30のゲートにHighレベルの電圧信号が出力される。この結果、クランプMOS30のゲートがON状態となり、チャネル経路が開く。そして、電源配線3からクランプMOS30を介してグランド配線4にESDサージ電流IESDが流れる図6中の太破線矢印参照。その後時刻t0以降、図7に示すように、抵抗素子211及び容量素子212で構成されたRC直列回路の時定数T=RCに対応する期間図7中の時刻t0~t4の間、ESDサージ電流IESDがクランプMOS30内に流れる。比較例のESD保護回路201では、このようにしてESDサージ電流IESDをクランプMOS30のチャネル経路に流し、そのチャネル経路の開閉動作を、RCトリガー回路部210で制御する。[各種効果]上述のように、比較例のESD保護回路201では、ESDが発生した場合、クランプMOS30のチャネル経路のみを開く。それに対して、上記実施形態のESD保護回路1では、ESDが発生した場合、クランプMOS30内に、2つのESDサージ電流の電流経路チャネル経路及びバイポーラ経路を開くことができる。それゆえ、上記実施形態のESD保護回路1では、比較例に比べて、クランプMOS30の単位面積当たりの放電能力を向上させることができ、効率良くESDサージ電流を流すことができる。特に、ESDサージ電流の放電能力は、チャネル経路よりバイポーラ経路の方が大きいので、上記実施形態では、比較例チャネル経路のみでESDサージ電流を流す場合より、放電能力を格段に向上させることができる。また、上記実施形態では、ESDサージ電流を分散してクランプMOS30に流すことができるので、クランプMOS30のサイズを小さくすることも可能である。さらに、上記実施形態のESD保護回路1半導体集積回路100では、ESDサージ電流を流す2つ電流経路の開閉動作をそれぞれ対応する2つのRCトリガー回路部で別個に制御することができる。また、上記実施形態では、2つの電流経路の開放期間をそれぞれ対応する2つのRCトリガー回路部で別個に設定することができる。それゆえ、次のような利点も得られる。ESD保護回路の規格試験には様々な試験があるが、一般には、例えば、HBMHumanBodyModel、MMMachineModel、CDMChargedDeviceModel等のESDモデルを用いた規格試験が用いられる。これらの各種ESDモデルでは、時間に対するESDサージ電流波形放電特性が互いに異なる。HBMは、ESD発生直後にESDサージ電流が最大となり、その後、時間とともに徐々に電流値が減少するESDサージ電流波形を有するESDモデルであり、比較的長期間、放電現象ESDサージ電流が流れる現象が継続するESDモデルである。具体的には、HBMは、放電現象が約1μsec程度継続するESDモデルである。それに対して、CDMは、放電現象の継続時間が約1nsec程度の短期間のモデルであり、ESDサージ電流波形がパルス状の波形となるESDモデルである。また、MMは、ESDサージ電流が時間の経過とともに振動しながら減衰する波形を有するESDモデルである。上述のような各種ESDモデルに対応するため、ESD保護回路では、想定する放電現象に応じて、RCトリガー回路部内のRC直列回路の時定数抵抗素子の抵抗値及び容量素子の容量値を適宜設定し、ESDサージ電流の通電時間を調整する必要がある。また、ESDに対するESD保護回路の応答性が低いと、ESDサージ電流がESD保護回路に流れる前に内部回路に流れ、内部回路が破壊されるので、ESD保護回路では、ESDに対する応答性も考慮する必要ある。比較例のESD保護回路201で上記要望に応えるためには、想定される放電現象の種類毎にESD保護回路201内の抵抗素子211の抵抗値R及び容量素子212の容量値Cを適宜設定する必要がある。それに対して、上記実施形態のESD保護回路1では、上述のように、ESDに対する応答性が互いに異なるチャネル経路チャネル動作及びバイポーラ経路ウエル動作をESDサージ電流の電流経路として用いる。そして、チャネル経路及びバイポーラ経路の開閉動作及び開放期間をそれぞれ、第1RCトリガー回路部10及び第2RCトリガー回路部20で別個に制御することができる。それゆえ、上記実施形態のESD保護回路1では、例えば、CDMのようなパルス状のサージ電流波形を有する短時間の放電現象に対しては、応答性の早いチャネル動作で対応することができる。さらに、上記実施形態では、例えば、HBMのような比較的長時間継続する放電現象に対しては、チャネル動作及びウエル動作の両方により対応することができる。すなわち、上記実施形態では、一つのESD保護回路1で、様々な種類のESDに対応することができ、例えばシステムレベルで見られる、互いに異なる複数のESD放電波形を含むESD現象に対しても高い放電能力が得られる。<3.各種変形例>本開示に係るESD保護回路の構成は、上記実施形態の回路構成図1に限定されず、クランプMOS30のチャネル経路及びバイポーラ経路の開閉制御及び開放期間の設定を別個に行うことができる回路構成であれば任意である。ここでは、上記実施形態のESD保護回路1の各種変形例について説明する。[変形例1]上記実施形態では、第1抵抗素子12を抵抗値一定の抵抗素子ポリシリコン抵抗で構成し、第2抵抗素子22を抵抗変化デバイスPチャネルのMOSFETで構成する例を説明したが、本開示はこれに限定されない。例えば、第1抵抗素子及び第2抵抗素子の両方を抵抗値一定の抵抗素子で構成してもよい。また、第1抵抗素子及び第2抵抗素子の両方を抵抗変化デバイスで構成してもよい。さらに、第1抵抗素子を抵抗変化デバイスで構成し、第2抵抗素子を抵抗値一定の抵抗素子で構成してもよい。ここでは、第1抵抗素子及び第2抵抗素子の両方を抵抗値一定の抵抗素子で構成する例変形例1を説明する。図8に、変形例1の半導体集積回路の回路構成を示す。なお、図8に示す変形例1の半導体集積回路110ESD保護回路111において、図1に示す上記実施形態の半導体集積回路100ESD保護回路1と同様の構成には、同じ符号を付して示す。図8と図1との比較から明らかなように、変形例1の半導体集積回路110は、上記実施形態の半導体集積回路100において第2RCトリガー回路部20内の第2抵抗素子22を、抵抗値一定の抵抗素子で置き換えた構成となる。なお、この例の半導体集積回路100において、第2抵抗素子以外の構成は、上記実施形態の半導体集積回路100の対応する構成と同様である。この例では、第2RCトリガー回路部112内の第2抵抗素子114を、例えばポリシリコン抵抗等の素子で構成することができる。そして、第2抵抗素子114の抵抗値を、上記実施形態の第2抵抗素子22がOFF状態にあるときESD発生時の抵抗値R2に設定した場合、第2抵抗素子114及び第2容量素子23からなる第2RC直列回路113の第2時定数T2はR2C2となる。この場合、この例のESD保護回路111を、上記実施形態のESD保護回路1と同様に動作させることができ、上記実施形態と同様の効果が得られる。[変形例2]上記実施形態では、各RCトリガー回路部内に、CMOSインバータを1個設ける例を説明したが、本開示はこれに限定されない。例えば、第1RCトリガー回路部10及び第2RCトリガー回路部20の少なくとも一方に、CMOSインバータを3個以上の奇数個設け、それらを多段接続してもよい。この場合、ノイズ耐性をさらに向上させることができる。また、上記実施形態では、各RCトリガー回路部内に設けるインバータ回路をCMOSインバータで構成する例を説明したが、本開示はこれに限定されない。CMOSインバータと同様の動作を行う構成であれば、任意の構成のインバータ回路を用いることができる。[変形例3]上記実施形態では、電源電圧Vddが電源配線3に供給されている状態の例を説明したが、本開示はこれに限定されない。電源配線3に電源電圧Vddが供給されていない時例えば、半導体集積回路100の検査試験時や半導体集積回路100が電子機器等に搭載された状態で電源がオフされている時などにも、本実施形態のESD保護回路1は同様に動作する。すなわち、電源配線3の入力端が開放状態グランドは固定である場合にも、ESDの発生時には、ESD保護回路1は上記実施形態と同様に動作する。なお、本開示は、以下のような構成を取ることもできる。1電源配線及びグランド配線にそれぞれ接続されるドレイン及びソースを有し、該ドレイン及び該ソース間のチャネル経路及びバイポーラ経路にサージ電流を流すクランプMOSトランジスタと、前記電源配線及び前記グランド配線間に設けられ、出力端が前記クランプMOSトランジスタのゲートに接続され、かつ、前記クランプMOSトランジスタ内の前記チャネル経路を開閉制御する第1トリガー回路部と、前記電源配線及び前記グランド配線間に設けられ、出力端が前記クランプMOSトランジスタのウエルに接続され、かつ、前記クランプMOSトランジスタ内の前記バイポーラ経路を開閉制御する第2トリガー回路部と、前記電源配線及び前記グランド配線に接続された内部回路とを備える半導体集積回路。2前記第1トリガー回路部は、第1抵抗素子、第1容量素子及び第1インバータ回路を有し、前記第1抵抗素子及び前記第1容量素子が直列接続され、前記第1インバータ回路の入力端が前記第1抵抗素子及び前記第1容量素子間の接続点に接続され、かつ、前記第1インバータ回路の出力端が前記クランプMOSトランジスタのゲートに接続されており、前記第2トリガー回路部は、第2抵抗素子、第2容量素子及び第2インバータ回路を有し、前記第2抵抗素子及び前記第2容量素子が直列接続され、前記第2インバータ回路の入力端が前記第2抵抗素子及び前記第2容量素子間の接続点に接続され、かつ、前記第2インバータ回路の出力端が前記クランプMOSトランジスタのウエルに接続されている1に記載の半導体集積回路。3前記第1抵抗素子及び前記第2抵抗素子の少なくとも一方が、MOSトランジスタである2に記載の半導体集積回路。4前記第1抵抗素子及び前記第2抵抗素子の少なくとも一方が、抵抗値一定の抵抗素子である2に記載の半導体集積回路。5前記第1抵抗素子及び前記第2抵抗素子の一方が、MOSトランジスタであり、他方が抵抗値一定の抵抗素子である3又は4に記載の半導体集積回路。6前記第1インバータ回路及び前記第2インバータ回路の少なくとも一方が、奇数個のCMOSイメージインバータを有し、該奇数個のCMOSインバータが、多段接続されている1~5のいずれか一項に記載の半導体集積回路。7前記クランプMOSトランジスタの前記チャネル経路が前記バイポーラ経路より先に開放状態となり、前記チャネル経路が閉じる前に前記バイポーラ経路が開放状態となる1~6のいずれか一項に記載の半導体集積回路。8電源配線及びグランド配線にそれぞれ接続されるドレイン及びソースを有し、該ドレイン及び該ソース間のチャネル経路及びバイポーラ経路にサージ電流を流すクランプMOSトランジスタと、前記電源配線及び前記グランド配線間に設けられ、出力端が前記クランプMOSトランジスタのゲートに接続され、かつ、前記クランプMOSトランジスタ内の前記チャネル経路を開閉制御する第1トリガー回路部と、前記電源配線及び前記グランド配線間に設けられ、出力端が前記クランプMOSトランジスタのウエルに接続され、かつ、前記クランプMOSトランジスタ内の前記バイポーラ経路を開閉制御する第2トリガー回路部とを備える保護回路。"