相補対をなす第1及び第2のビット線と、前記第1のビット線に接続された複数の第1のメモリセルと、前記第2のビット線に接続された複数の第2のメモリセルと、前記第1のビット線に接続され、前記第1のメモリセルと同じ構造の第1のダミーセルと、前記第2のビット線に接続され、前記第2のメモリセルと同じ構造の第2のダミーセルと、前記第1及び第2のビット線のそれぞれの電位の差を増幅するセンスアンプと、前記第1及び第2のビット線のそれぞれの電位を均等化するイコライズ回路と、前記第1及び第2のメモリセル、前記第1及び第2のダミーセル、前記センスアンプ、前記イコライズ回路のそれぞれの動作を制御する制御回路と、を備え、前記制御回路は、ビット線イコライズ期間である第1の期間において、前記第1及び第2のメモリセルを前記第1及び第2のビット線から電気的に切り離し、且つ前記第1及び第2のダミーセルをそれぞれ対応する前記第1及び第2のビット線に電気的に接続した状態で前記センスアンプが増幅した情報を前記第1及び第2のダミーセルにそれぞれ書き込み、続いて、前記センスアンプを非活性化するとともに前記イコライズ回路を活性化して前記第1及び第2のビット線並びに前記第1及び第2のダミーセルをイコライズし、前記第1のメモリセルへのアクセスに関連して、前記第1のメモリセルへのアクセスに先立つ第2の期間において、前記イコライズ回路を非活性にし、前記第1のメモリセルにアクセスする第3の期間において、前記第2のダミーセルと前記第2のビット線との電気的な接続を維持しつつ、前記第1のダミーセルを前記第1のビット線から電気的に切り離し、続いて、前記第1のメモリセルを前記第1のビット線に電気的に接続し、前記第3の期間に続く第4の期間において、前記センスアンプを活性化する、ことを特徴とする半導体装置。前記制御回路は、更に、前記第4の期間に続いて前記第1のメモリセルへの再書き込みを行う第5の期間において、前記センスアンプが増幅した所定の電位をストアされた前記第1のメモリセルを、前記第1のビット線から切り離し、前記第5の期間に続く前記ビット線イコライズ期間である前記第1の期間において、前記第1のダミーセルを前記第1のビット線に再接続した後、前記センスアンプを非活性化し、前記イコライズ回路を活性する、ことを特徴とする請求項1に記載の半導体装置。前記第1及び第2のメモリセルの各々は、ゲート端子にそれぞれ対応するワード線が接続される選択トランジスタと、情報を電荷として蓄積するキャパシタとを直列接続して構成され、前記第1及び第2のダミーセルの各々は、ゲート端子にそれぞれ対応するダミーワード線が接続される選択トランジスタと、情報を電荷として蓄積するキャパシタとを直列に接続して構成される、ことを特徴とする請求項1に記載の半導体装置。前記イコライズ回路は、一方のソースドレイン端子が前記第1のビット線に接続され、他方のソースドレイン端子が前記第2のビット線に接続され、ゲート端子にイコライズ制御信号が印加されたイコライズトランジスタを含む、ことを特徴とする請求項1に記載の半導体装置。前記イコライズ回路は、イコライズ制御信号に応じて前記第1のビット線をイコライズ電位にプリチャージする第1のプリチャージ回路と、イコライズ制御信号に応じて前記第2のビット線を前記イコライズ電位にプリチャージする第2のプリチャージ回路と、を含む、ことを特徴とする請求項1に記載の半導体装置。前記イコライズ回路は、一方のソースドレイン端子が前記第1のビット線に接続され、他方のソースドレイン端子が前記第2のビット線に接続され、ゲート端子にイコライズ制御信号が印加されたイコライズトランジスタを含まない、ことを特徴とする請求項5に記載の半導体装置。前記イコライズ回路は、前記イコライズ制御信号に応じて前記第1のビット線をイコライズ電位にプリチャージする第1のプリチャージ回路と、前記イコライズ制御信号に応じて前記第2のビット線を前記イコライズ電位にプリチャージする第2のプリチャージ回路と、を含む、ことを特徴とする請求項4に記載の半導体装置。前記第1及び第2のプリチャージ回路の電流駆動能力は、前記イコライズトランジスタの電流駆動能力よりも小さい、ことを特徴とする請求項7に記載の半導体装置。前記第1のプリチャージ回路は、ソース端子に前記イコライズ電位が供給され、ドレイン端子が前記第1のビット線に接続され、ゲート端子に前記イコライズ制御信号が印加された第1のプリチャージトランジスタであり、前記第2のプリチャージ回路は、ソース端子に前記イコライズ電位が供給され、ドレイン端子が前記第2のビット線に接続され、ゲート端子に前記イコライズ制御信号が印加された第2のプリチャージトランジスタである、ことを特徴とする請求項5又は7に記載の半導体装置。前記イコライズトランジスタと前記第1及び第2のプリチャージトランジスタの各々は、前記複数の第1及び第2のメモリセルと同一導電型の電界効果トランジスタである、ことを特徴とする請求項9に記載の半導体装置。相補対をなす第1及び第2のビット線と、前記第1のビット線に接続された複数の第1のメモリセルと、前記第2のビット線に接続された複数の第2のメモリセルと、前記第1のビット線に接続され、前記第1のメモリセルと同じ構造の第1のダミーセルと、前記第2のビット線に接続され、前記第2のメモリセルと同じ構造の第2のダミーセルと、前記第1及び第2のビット線の電位の差を増幅するセンスアンプと、前記第1及び第2のビット線の電位を均等化するイコライズ回路と、前記第1及び第2のメモリセル、前記第1及び第2のダミーセル、前記センスアンプ、前記イコライズ回路のそれぞれの動作を制御する制御回路と、を備え、前記制御回路は、選択された前記第1のメモリセルの読み出し動作に関連して、前記第2のダミーセルと前記第2のビット線との電気的な接続を維持しつつ、前記第1のダミーセルを前記第1のビット線から電気的に切り離し、続いて、前記第1のメモリセルを前記第1のビット線へ電気的に接続し、更に続いて、前記センスアンプを活性化させて前記第1のメモリセルへ再書き込みし、更に続いて、前記第1のメモリセルを前記第1のビット線から電気的に切り離し、更に続いて、前記第1及び第2のダミーセルを前記第1及び第2のビット線に電気的に接続して前記センスアンプが増幅した情報を前記第1及び第2のダミーセルにそれぞれ書き込み、更に続いて、前記センスアンプを非活性化するとともに前記イコライズ回路を活性化して前記第1及び第2のビット線並びに前記第1及び第2のダミーセルをイコライズし、前記第2のダミーセルを、常時前記第2のビット線と電気的に接続し続ける、ことを特徴とする半導体装置。前記第1及び第2のメモリセルの各々は、ゲート端子にそれぞれ対応するワード線が接続される選択トランジスタと、情報を電荷として蓄積するキャパシタとを直列接続して構成され、前記第1及び第2のダミーセルの各々は、ゲート端子にそれぞれ対応するダミーワード線が接続される選択トランジスタと、情報を電荷として蓄積するキャパシタとを直列に接続して構成される、ことを特徴とする請求項11に記載の半導体装置。前記イコライズ回路は、一方のソースドレイン端子が前記第1のビット線に接続され、他方のソースドレイン端子が前記第2のビット線に接続され、ゲート端子にイコライズ制御信号が印加されたイコライズトランジスタを含む、ことを特徴とする請求項11に記載の半導体装置。前記イコライズ回路は、イコライズ制御信号に応じて前記第1のビット線をイコライズ電位にプリチャージする第1のプリチャージ回路と、イコライズ制御信号に応じて前記第2のビット線を前記イコライズ電位にプリチャージする第2のプリチャージ回路と、を含む、ことを特徴とする請求項11に記載の半導体装置。前記イコライズ回路は、一方のソースドレイン端子が前記第1のビット線に接続され、他方のソースドレイン端子が前記第2のビット線に接続され、ゲート端子にイコライズ制御信号が印加されたイコライズトランジスタを含まない、ことを特徴とする請求項14に記載の半導体装置。前記イコライズ回路は、前記イコライズ制御信号に応じて前記第1のビット線をイコライズ電位にプリチャージする第1のプリチャージ回路と、前記イコライズ制御信号に応じて前記第2のビット線を前記イコライズ電位にプリチャージする第2のプリチャージ回路と、を含む、ことを特徴とする請求項13に記載の半導体装置。前記第1及び第2のプリチャージ回路の電流駆動能力は、前記イコライズトランジスタの電流駆動能力よりも小さい、ことを特徴とする請求項16に記載の半導体装置。前記第1のプリチャージ回路は、ソース端子に前記イコライズ電位が供給され、ドレイン端子が前記第1のビット線に接続され、ゲート端子に前記イコライズ制御信号が印加された第1のプリチャージトランジスタであり、前記第2のプリチャージ回路は、ソース端子に前記イコライズ電位が供給され、ドレイン端子が前記第2のビット線に接続され、ゲート端子に前記イコライズ制御信号が印加された第2のプリチャージトランジスタである、ことを特徴とする請求項14又は16に記載の半導体装置。前記イコライズトランジスタと前記第1及び第2のプリチャージトランジスタの各々は、前記複数の第1及び第2のメモリセルと同一導電型の電界効果トランジスタである、ことを特徴とする請求項18に記載の半導体装置。相補対をなす1対のビット線と、前記1対のビット線のそれぞれの電位を差動増幅するセンスアンプと、前記1対のビット線を短絡して同電位にするイコライズ回路と、制御回路と、を備え、前記1対のビット線の各々には、NN:2以上の整数本のワード線によって選択されるN個のメモリセルと、1本のダミーワード線によって選択され前記メモリセルと同じ構造の1個のダミーセルとが属し、前記制御回路は、ビット線イコライズ期間に、前記1対のビット線に対応する2N本の前記ワード線に応じて2N本の前記メモリセルを非選択とし、且つ前記1対のビット線に対応する2本の前記ダミーワード線に応じて2個の前記ダミーセルを選択及び前記センスアンプを活性した状態で、前記センスアンプが増幅した情報を前記2個のダミーセルに書き込み、続いて前記センスアンプを非活性化するとともに前記イコライズ回路を活性化して前記1対のビット線及び前記2個のダミーセルのそれぞれのストレージノードを同電位にし、前記メモリセルのアクセスに関連して、前記ビット線イコライズ期間の後、前記1対のビット線のうちの一方の選択ビット線と2N本の前記ワード線のうちの1本の選択ワード線とによって特定される選択メモリセルをアクセスする際、前記選択ビット線とペアである前記1対のビット線のうちの他方の非選択ビット線に属するダミーワード線の活性化を維持して対応する1個のダミーセルの選択を維持するとともに、前記選択ビット線に属するダミーワード線を非活性化して対応する1個のダミーセルを非選択にした後、続いて前記選択ワード線を活性化して前記選択メモリセルを選択した状態で前記センスアンプを活性化する、ことを特徴とする半導体装置。前記制御回路は、前記選択メモリセルのアクセスに関連して、活性化された前記センスアンプによって前記選択メモリセルへの書き込み動作を行い、続いて前記選択ワード線を非活性化して前記選択メモリセルを非選択とし、更に続いて活性し続ける前記1対のビット線のうちの他方の非選択ビット線に属する前記ダミーワード線とともに前記選択ビット線に属する前記ダミーワード線を再度活性化して対応する1個の前記ダミーセルを選択して前記センスアンプが増幅した情報を前記2個のダミーセルに書き込む、ことを特徴とする請求項20に記載の半導体装置。しかしながら、上記従来の手法をメモリセルアレイに対し適用したとしても、読み出し動作時にセンスマージンの向上を図るには不十分であった。すなわち、上記特許文献1の手法によれば、全てのダミーワード線の電位を一旦立ち下げる際の消費電流の増加が避けられない。その消費電流の増加がセンスアンプにノイズを与える。また、読み出し動作後の再書き込み動作が終了したときにビット線対の容量のバランスが保たれないため、VDD/2に安定させるべきイコライズ電位がVDD/2からずれる恐れがある。また、上記特許文献2、3のそれぞれの手法によれば、ダミーセルにリークが生じる状況下で、ダミーセルの電位がVDD/2からずれることによって読み出し時にノイズを発生し、これによりセンスマージンが低下する問題がある。かかる問題への対策として、特許文献2には、ダミーセルの電位を任意に設定するための構成トランジスタ及び制御信号についても開示されているが、このような構成を採用するとダミーセルの面積の増加が避けられない上に、ダミーセルとメモリセルが互いに異なる構造となって容量バランスが崩れるという問題もある。さらに、上記特許文献3の手法によれば、メモリセルとダミーセルを一旦非選択状態とした後にセンス増幅を開始するので、読み出し速度の低下と消費電流の増加が問題となる。一方、上記特許文献4の手法によれば、読み出し動作時に、メモリセルを選択状態にする制御とダミーセルを非選択状態にする制御を同じタイミングで行っているため、メモリセルからビット線に供給された電荷がダミーセルへ流れてしまい、ビット線の信号電圧が減少し、センスマージンが低下するという問題がある。上記課題を解決するために、本発明の半導体装置は、相補対をなす第1及び第2のビット線と、前記第1のビット線に接続された複数の第1のメモリセルと、前記第2のビット線に接続された複数の第2のメモリセルと、前記第1のビット線に接続され、前記第1のメモリセルと同じ構造の第1のダミーセルと、前記第2のビット線に接続され、前記第2のメモリセルと同じ構造の第2のダミーセルと、前記第1及び第2のビット線のそれぞれの電位の差を増幅するセンスアンプと、前記第1及び第2のビット線のそれぞれの電位を均等化するイコライズ回路と、前記第1及び第2のメモリセル、前記第1及び第2のダミーセル、前記センスアンプ、前記イコライズ回路のそれぞれの動作を制御する制御回路と、を備え、前記制御回路は、ビット線イコライズ期間である第1の期間において、前記第1及び第2のメモリセルを前記第1及び第2のビット線から電気的に切り離し、且つ前記第1及び第2のダミーセルをそれぞれ対応する前記第1及び第2のビット線に電気的に接続した状態で前記センスアンプが増幅した情報を前記第1及び第2のダミーセルにそれぞれ書き込み、続いて、前記センスアンプを非活性化するとともに前記イコライズ回路を活性化して前記第1及び第2のビット線並びに前記第1及び第2のダミーセルをイコライズし、前記第1のメモリセルへのアクセスに関連して、前記第1のメモリセルへのアクセスに先立つ第2の期間において、前記イコライズ回路を非活性にし、前記第1のメモリセルにアクセスする第3の期間において、前記第2のダミーセルと前記第2のビット線との電気的な接続を維持しつつ、前記第1のダミーセルを前記第1のビット線から電気的に切り離し、続いて、前記第1のメモリセルを前記第1のビット線に電気的に接続し、前記第3の期間に続く第4の期間において、前記センスアンプを活性化する。本発明の半導体装置によれば、ビット線イコライズにおいては、センスアンプが動作している期間中に相補対をなす1対のビット線に各1個のダミーセルを接続してセンスアンプが増幅した情報を前記第1及び第2のダミーセルにそれぞれ書き込み、その後にセンスアンプを停止した状態でイコライズ回路を活性化させて1対のビット線とそれぞれ対応する第1及び第2のダミーセルをイコライズする。他方、第1のメモリセルにアクセスするのに先立って、選択ビット線側のダミーセルを非接続とし、その後に第2のダミーセルと第2のビット線との電気的な接続を維持しつつ、第1のダミーセルを第1のビット線から電気的に切り離し、続いてアクセス対象の第1のメモリセルをビット線に電気的に接続してセンスアンプを活性化させる。よって、イコライズ動作時とセンスアンプの増幅時のそれぞれにおいて、ダミーセルの選択状態を適切に制御することで、1対のビット線の容量を等しくすることができ、イコライズ動作の高速化とセンスアンプのセンスマージンの向上を実現することができる。具体的には、イコライズ動作時は、ハイ側ビット線の電荷量及びハイ側ビット線に対応するダミーセルの電荷量と、ロー側ビット線の電荷量及びロー側ビット線に対応するダミーセルの電荷量とがチャージシェアされる。センスアンプの増幅時には、アクセス対象の選択メモリセルの容量値及び選択メモリセルに接続するビット線の容量値と、非アクセス対象のメモリセルの容量値及び非アクセス対象のダミーセルに接続するビット線の容量値とが、容量バランスとしてマッチングされる。また、選択メモリセルを読み出す際、選択側のダミーセルを先行して非接続とし、その後に選択メモリセルをビット線に接続するので、ダミーセルの影響による選択メモリセルに接続するビット線の読み出し信号の減少を抑止できる。本発明の半導体装置において、前記制御回路の制御に加えて、更に、前記第4の期間に続いて前記第1のメモリセルへの再書き込みを行う第5の期間において、前記センスアンプが増幅した所定の電位をストアされた前記第1のメモリセルを、前記第1のビット線から切り離し、前記第5の期間に続く前記ビット線イコライズ期間である前記第1の期間において、前記第1のダミーセルを前記第1のビット線に再接続して前記第1のダミーセルに前記センスアンプの情報を書き込んだ後、前記センスアンプを非活性化し、前記イコライズ回路を活性する制御を実行してもよい。つまり、選択側のダミーセルの選択動作に伴い、一時的に選択側のビット線の電位が変動する場合があり、その変動する時間帯と前記第1のメモリセルを前記第1のビット線から切り離す時間帯を異ならせる。これにより、前述の容量バランスとしてマッチングされる点に加えて、選択メモリセルの再書き込み動作時に、選択側のダミーセルの選択動作に伴う書き込み電荷量の減少を防止することができる。また、上記課題を解決するために、本発明の半導体装置は、相補対をなす第1及び第2のビット線と、前記第1のビット線に接続された複数の第1のメモリセルと、前記第2のビット線に接続された複数の第2のメモリセルと、前記第1のビット線に接続され、前記第1のメモリセルと同じ構造の第1のダミーセルと、前記第2のビット線に接続され、前記第2のメモリセルと同じ構造の第2のダミーセルと、前記第1及び第2のビット線の電位の差を増幅するセンスアンプと、前記第1及び第2のビット線の電位を均等化するイコライズ回路と、前記第1及び第2のメモリセル、前記第1及び第2のダミーセル、前記センスアンプ、前記イコライズ回路のそれぞれの動作を制御する制御回路と、を備え、前記制御回路は、選択された前記第1のメモリセルの読み出し動作に関連して、前記第2のダミーセルと前記第2のビット線との電気的な接続を維持しつつ、前記第1のダミーセルを前記第1のビット線から電気的に切り離し、続いて、前記第1のメモリセルを前記第1のビット線へ電気的に接続し、更に続いて、前記センスアンプを活性化させて前記第1のメモリセルへ再書き込みし、更に続いて、前記第1のメモリセルを前記第1のビット線から電気的に切り離し、更に続いて、前記第1及び第2のダミーセルを前記第1及び第2のビット線に電気的に接続して前記センスアンプが増幅した情報を前記第1及び第2のダミーセルにそれぞれ書き込み、更に続いて、前記センスアンプを非活性化するとともに前記イコライズ回路を活性化して前記第1及び第2のビット線並びに前記第1及び第2のダミーセルをイコライズし、前記第2のダミーセルを、常時前記第2のビット線と電気的に接続し続ける。また、上記課題を解決するために、本発明の半導体装置は、相補対をなす1対のビット線と、前記1対のビット線のそれぞれの電位を差動増幅するセンスアンプと、前記1対のビット線を短絡して同電位にするイコライズ回路と、制御回路と、を備え、前記1対のビット線の各々には、NN:2以上の整数本のワード線によって選択されるN個のメモリセルと、1本のダミーワード線によって選択され前記メモリセルと同じ構造の1個のダミーセルとが属し、前記制御回路は、ビット線イコライズ期間に、前記1対のビット線に対応する2N本の前記ワード線に応じて2N本の前記メモリセルを非選択とし、且つ前記1対のビット線に対応する2本の前記ダミーワード線に応じて2個の前記ダミーセルを選択及び前記センスアンプを活性した状態で前記センスアンプが増幅した情報を前記2個のダミーセルに書き込み、続いて前記センスアンプを非活性するとともに前記イコライズ回路を活性化して前記1対のビット線及び前記2個のダミーセルのそれぞれのストレージノードを同電位にし、前記メモリセルのアクセスに関連して、前記ビット線イコライズ期間の後、前記1対のビット線のうちの一方の選択ビット線と2N本の前記ワード線のうちの1本の選択ワード線とによって特定される選択メモリセルをアクセスする際、前記選択ビット線とペアである前記1対のビット線のうちの他方の非選択ビット線に属するダミーワード線の活性化を維持して対応する1個のダミーセルの選択を維持するとともに、前記選択ビット線に属するダミーワード線を非活性化して対応する1個のダミーセルを非選択にした後、続いて前記選択ワード線を活性化して前記選択メモリセルを選択した状態で前記センスアンプを活性化する。以上述べたように本発明によれば、メモリセルと同じ構造のダミーセルを設けたメモリセルアレイにおいて、センスアンプによる増幅動作時とビット線イコライズ動作時に、センスアンプに接続されるビット線対BL1、BL2の容量を完全に等しくすることができる。その結果、メモリセルの読み出し動作時のセンスマージンを向上させるとともに、イコライズ回路によるビット線のイコライズ動作を高速化することができる。この場合、イコライズ動作の高速化により、その次のサイクルでメモリセルを読み出すとき、センスアンプの参照電位のずれが減少するので、ビット線ノイズの低減が可能となる。他方、選択メモリセルの読み出し動作時には、選択側のビット線のダミーセルによるビット線の読み出し信号の減少を防止するとともに、選択メモリセルへの再書き込み動作時には、選択側のビット線のダミーセルの選択動作に伴う選択メモリセルへの書き込み電荷量の減少を防止することができる。また、プリチャージ期間中に、ダミーセルのリークに起因してダミーセルの電位がイコライズ電位からずれる事態を有効に防止することができる。これにより、読み出し動作時にダミーセルがノイズ源になることを防止することができる。さらに、メモリセルの選択時に、メモリセルからビット線へ供給された電荷がダミーセルへ流れてしまうことがないので、センスマージンの低下を抑制できる。本発明の課題を解決する技術思想の代表的な例を以下に示す。ただし、本願の請求対象は、この技術思想に限定されるものではなく、本願の特許請求の範囲に記載された内容にあることは言うまでもない。図1に示すように、本発明の技術思想の一例は、相補対をなす1対のビット線BL1、BL2と、一方のビット線BL1に属するメモリセルMC1及びダミーセルDC1と、他方のビット線BL2に属するメモリセルMC2及びダミーセルDC2と、1対のビット線BL1、BL2の電位の差を増幅するセンスアンプSAと、1対のビット線BL1、BL2をイコライズするイコライズ回路ECとを備えて構成され、メモリセルMC1、MC2とダミーセルDC1、DC2の全てが同じ構造を有する半導体装置である。メモリセルMC1、MC2とダミーセルDC1、DC2は、1つのアクセストランジスタと情報を記憶する1つのキャパシタから構成される。なお、図1では、簡単のため、ビット線BL1、BL2のそれぞれに各1個のメモリセルMC1、MC2が属する場合を示しているが、実際には、それぞれ複数のメモリセルMC1、MC2が属している。図1の構成におけるビット線BL1、BL2のイコライズ動作時に、ビット線BL1、BL2に対し、ワード線WL1、WL2を非活性化してメモリセルMC1、MC2をビット線BL1、BL2から電気的に切り離しメモリセルMC1、MC2と、それぞれ対応するビット線BL1、BL2を非導通とする、ダミーワード線DWL1、DWL2を活性化してダミーセルDC1、DC2をビット線BL1、BL2にそれぞれ電気的に接続したダミーセルDC1、DC2と、それぞれ対応するビット線BL1、BL2を非導通とする状態及びセンスアンプSAを活性化状態に維持することで、センスアンプSAがイコライズ動作前に増幅した情報をダミーセルDC1、DC2にそれぞれ書き込む。ダミーセルDC1、DC2にそれぞれ書き込まれる情報は、互いに逆の情報電荷である。その後、センスアンプSAを非活性化すること及びイコライズ回路ECを活性化することで、1対のビット線BL1、BL2が、ダミーセルDC1、DC2とともにイコライズ電位が均等化される。その後、メモリセルMC1のアクセスに先立って、イコライズ回路ECを非活性化すると、ビット線BL1、BL2はイコライズ電位を保ったままフローティングになる。そして、ビット線BL1側のメモリセルMC1のアクセス時に、最初に、ダミーワード線DWL1を非活性化ローレベルしてダミーセルDC1をビット線BL1から電気的に切り離す。このとき、ダミーワード線DWL1からのカップリングノイズダミーセルDC1を構成するトランジスタのゲート電極とビット線BL1に接続するソース電極間のカップリングノイズが支配的であるを受けてビット線BL1の電位がイコライズ電位から若干低下する。その後、ワード線WL1を活性化ハイレベルしてメモリセルMC1をビット線BL1に接続する。このとき、ワード線WL1からのカップリングノイズメモリセルMC1を構成するトランジスタのゲート電極とビット線BL1に接続するソース電極間のカップリングノイズが支配的であるを受けてビット線BL1の電位がイコライズ電位に戻る。このように、ビット線BL1に関して、ワード線WL1及びダミーワード線DWL1のカップリングノイズをキャンセルすることができる。メモリセルMC1とダミーセルDC1が同一構造であるからである。その後、センスアンプSAを活性化したとき、1対のビット線BL1、BL2の容量バランスを保った状態で増幅動作を行うことができ、センスマージンを向上させることができる。詳細には、ダミーワード線DWL1が非活性となりダミーセルDC1が完全にビット線BL1と電気的に非導通となっているから、メモリセルMC1がビット線BL1に供給した電荷量は、ビット線BL1の電荷量とチャージシェアする。よって、ビット線BL2の電荷量との差を示す電位差が、センスアンプSAにより増幅される。比較例として、ダミーワード線DWL1の非活性とワード線WL1の活性が同時でありスキュー状態であると、メモリセルMC1の電荷量は、ビット線BL1の電荷量及びダミーセルDC1の電荷量とチャージシェアし、ビット線BL2の電荷量との差を示す電位差が縮小されてしまう。また、例えば、アクセス対象であるメモリセルMC1の読み出し後のセンスアンプSAによる再書き込みリストア動作を完了した後に、ワード線WL1を非活性化ローレベルしてメモリセルMC1をビット線BL1から電気的に切り離した後、ダミーワード線DWL1を再度活性化ハイレベルしてダミーセルDC1をビット線BL1に電気的に再接続した後、センスアンプSAを非活性化し、イコライズ回路ECを活性化する制御を実行する。つまり、ダミーセルDC1及びダミーセルDC2がそれぞれ対応するビット線BL1、BL2に電気的に接続された状態で、イコライズが実行される。詳細には、例えば、ダミーセルDC1の電荷量は、ハイ側に増幅されたビット線BL1の電荷量と同じハイ側の電荷量になり、ダミーセルDC2の電荷量は、ロー側に増幅されたビット線BL2の電荷量と同じロー側の電荷量になる。この状態において、ビット線BL1の電荷量及びダミーセルDC1の電荷量と、ビット線BL2の電荷量及びダミーセルDC2の電荷量とが、イコライズ回路ECによってチャージシェアされる。よって、チャージシェア後のビット線BL1、BL2のそれぞれの電位は、理想的な1/2電荷量に戻る。なお、一方のビット線BL1側のメモリセルMC1に代え、他方のビット線BL2側のメモリセルMC2を対象とする場合は、上記と同様の動作を想定することができ、図1で左右対称に考えればよい。以下、本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。以下では、半導体装置の一例としてのDRAMDynamicRandomAccessMemoryに対して本発明を適用した実施形態について説明する。図2は、本実施形態のDRAMの全体構成を示すブロック図である。図2に示すDRAMは、複数のワード線WLと複数のビット線BLの各交点に配置された多数のメモリセルMCを含むメモリセルアレイ10と、このメモリセルアレイ10に付随するロウ系回路11及びカラム系回路12とを備えている。ロウ系回路11には、複数のワード線WLに対応して設けられる多数の回路群が含まれ、カラム系回路12には、複数のビット線BLに対応して設けられるセンスアンプSAを含む多数の回路群が含まれる。なお、メモリセルアレイ10には、複数のワード線WL及び複数のメモリセルMCに対応する複数のダミーワード線DWL及び複数のダミーセルDCが設けられているが、詳細については後述する。外部から入力されるアドレスにはロウアドレスとカラムアドレスが含まれ、ロウアドレスはロウアドレスバッファ13に保持されてロウ系回路11に送られ、カラムアドレスはカラムアドレスバッファ14に保持されてカラム系回路12に送られる。カラム系回路12は、入出力制御回路15によりデータバッファ16とのデータ転送が制御され、半導体装置の外部との間でデータ入出力DQが行われる。コマンドデコーダ17は、半導体装置の外部から入力される制御信号に基づきDARMに対するコマンドを判別して制御回路18に送出する。制御回路18は、コマンドデコーダ17により判別されるコマンドの種別に応じてDRAMの各部の動作を制御する。コマンドの種別は、一例として、メモリセルアレイ10を活性化させるアクティブコマンド、及び、活性化されたメモリセルアレイ10に読み出し、書き込みを行うリードコマンド、ライトコマンド、並びに、メモリセルアレイ10を非活性化させるプリチャージコマンドがある。アクティブコマンド及びプリチャージコマンドは、ワード線WL及びダミーワード線DWL並びにセンスアンプSAの制御に関連する。リードコマンド、ライトコマンドは、センスアンプSAを介してメモリセルMC及びデータバッファ16と通信する。制御回路18による動作制御は、内部クロック不図示に連動して行われる。また、モードレジスタ19は、上記アドレスに基づきDRAMの動作モードを選択的に設定し、その設定情報を制御回路18に送出する。本実施形態においては、制御回路18は、各種コマンドに関連するメモリセルアレイ10の動作に際し、後述するように、メモリセルアレイ10の各メモリセル、センスアンプ、イコライズ回路等のそれぞれの動作を制御する。次に図3は、図2のメモリセルアレイ10の要部の構成を示す図である。図3においては、中央に配置されるセンスアンプSAと、センスアンプSAの左側の領域にそれぞれ配置されるビット線BL、ワード線WLL、ダミーワード線DWLL、メモリセルMCL及びダミーセルDCLと、センスアンプSAの右側の領域にそれぞれ配置されるビット線/BL、ワード線WLR、ダミーワード線DWLR、メモリセルMCR及びダミーセルDCRと、1対のビット線BL、/BLに接続されるイコライズ用のNMOSトランジスタQ1がそれぞれ配置されている。1対のビット線BL、/BLは相補対をなし、それぞれが電圧差動型のセンスアンプSAの2つの入力端子にそれぞれ接続されている。左側のビット線BL本発明の第1のビット線とワード線WLLの交点にはメモリセルMCL本発明の第1のメモリセルが配置され、右側のビット線/BL本発明の第2のビット線とワード線WLRの交点にはメモリセルMCR本発明の第2のメモリセルが配置されている。メモリセルMCL、MCRの各々は、選択NMOSトランジスタQsQs0、Qs1と、情報を電荷として蓄積するキャパシタCsCs0、Cs1とからなる1T1C型のメモリセルである。また、左側のビット線BLとダミーワード線DWLLの交点にはダミーセルDCL本発明の第1のダミーセルが配置され、右側のビット線/BLとダミーワード線DWLRの交点にはダミーセルDCR本発明の第2のダミーセルが配置されている。ダミーセルDCL、DCRの各々は、選択NMOSトランジスタQsQs2、Qs3と、情報を電荷として蓄積するキャパシタCsCs2、Cs3とからなる1T1C型のメモリセルである。メモリセルMCL、MCR及びダミーセルDCL、DCRはいずれも同一の構造を有している。それぞれの選択MOSトランジスタQs0、Qs1、Qs2、Qs3は、これらの順にゲートがワード線WLL、WLR及びダミーワード線DWLL、DWLRに接続されている。また、選択MOSトランジスタQs0、Qs2のソースがビット線BLに接続され、選択MOSトランジスタQs1、Qs3のソースがビット線/BLに接続されている。また、それぞれのキャパシタCs0、Cs1、Cs2、Cs3は、一方の電極プレート電極に共通のプレート電位VPLTが付与され、ノードNL、NR、DL、DRと表記される他方の電極ストレージノードが選択MOSトランジスタQsのドレインに接続されている。図3では簡単のため、1個のメモリセルMCL及び1個のメモリセルMCRのみを例示している。実際には、左側のビット線BLに交差する複数のワード線WLLとの各交点に配置される複数のメモリセルMCLと、右側のビット線/BLに交差する複数のワード線WLRとの各交点に配置される複数のメモリセルMCRが設けられる。なお、図3に示すように、1対のビット線BL、/BLのそれぞれには等しい寄生容量Cbが付随する。1対のビット線BL、/BLに接続されるセンスアンプSAは、一方のビット線BLの電位と他方のビット線BLの電位の差を電源電圧VDD及びグランド電位VSSへ増幅する差動アンプである。よって、1対のビット線BL、/BLのうち、一方の信号電圧を増幅する際、他方の電位が参照電位として用いられる。また、1対のビット線BL、/BLに接続されるイコライズ用NMOSトランジスタQ1は、本発明のイコライズ回路として機能し、ゲートに印加されるイコライズ制御信号EQに応じて導通制御される。イコライズ回路の活性化時にイコライズ制御信号EQをハイにすると、NMOSトランジスタQ1がオン導通して1対のビット線BL、/BLが電気的に短絡され、それぞれの電位が均等化チャージシェアされる。一方、イコライズ回路の非活性化時にイコライズ制御信号EQをローにすると、NMOSトランジスタQ1がオフして1対のビット線BL、/BLが互いに電気的に切り離される。次に、本実施形態のメモリセルアレイ10の動作について説明する。図4は、図3の構成において、メモリセルMCLに保持される情報1を読み出す場合の動作波形を示している。図4の初期時点イコライズ解除期間T1に先行するイコライズ期間:本発明の第1の期間においては、イコライズ制御信号EQがハイレベル正電圧VPPを保ち、オンの状態にあるイコライズ用NMOSトランジスタQ1を介して1対のビット線BL、/BLが短絡した状態にあり、それぞれイコライズ電位HVDDにイコライズされている。なお、イコライズ電位HVDDは、ビット線BL、/BLのハイレベルである電源電圧VDDとビット線BL、/BLのローレベルであるグランド電位VSSとの中間電位に設定される。また、上記初期時点においては、両方のダミーワード線DWLL、DWLRは選択状態のハイレベル正電圧VPPに駆動された状態にある。これにより、一方のダミーセルDCLがビット線BLに接続され、他方のダミーセルDCRがビット線/BLに接続されている。この場合、ダミーセルDCL、DCRの各ノードDL、DRの電位はイコライズ電位HVDDに保たれている。これに対し、両側のワード線WLL、WLRは非選択状態のローレベル負電圧VKKに保たれている。よって、メモリセルMCL、MCRはビット線BL、/BLに接続されない状態にある。イコライズ解除期間T1本発明の第2の期間になると、イコライズ制御信号EQが非活性状態のローレベルグランド電位VSSに制御され、イコライズ用NMOSトランジスタQ1がオフ非導通して1対のビット線BL、/BLが切り離され、それぞれイコライズ電位HVDDを保った状態でフローティングとなる。続いてメモリセル選択期間T2本発明の第3の期間になると、一方のダミーワード線DWLLが非選択状態のローレベル負電圧VKKに制御され、ダミーセルDCLが非導通となりビット線BLから電気的に切り離される。図4に示すように、このときのダミーワード線DWLLからビット線BLへのカップリングノイズゲートソース間のカップリングの影響により、ビット線BLの電位がイコライズ電位HVDDから僅かに低下する。これに対し、他方のダミーワード線DWLRは選択状態のハイレベル正電圧VPPに保たれるので、ダミーセルDCRはビット線/BLに接続され続ける。その後、一方のワード線WLLが選択状態のハイレベル正電圧VPPに駆動される。これにより、メモリセルMCLがビット線BLに接続され、情報1に対応する所定レベルの信号電圧がビット線BLに読み出される。なお、他方のワード線WLR及び対応するメモリセルMCRは元の状態を保つ。このとき、ワード線WLLからビット線BLへのカップリングノイズゲートソース間のカップリングの影響により、ビット線BLの電位はイコライズ電位HVDDに戻りつつ、並行して情報1に対応する所定レベルの信号電圧がビット線BLに読み出される。すなわち、ダミーワード線DWLLのカップリングノイズによる電位変動は、ワード線WLLのカップリングノイズによる電位変動によってキャンセルされることになる。本実施形態では、メモリセル選択期間T2において、最初にダミーワード線DWLLをローにしてダミーセルDCLを非選択状態にし、その後にワード線WLLをハイにしてメモリセルMCLを選択状態にする制御を行うので、読み出し信号の電荷がダミーセルDCLに流れることに起因して読み出し信号のレベルが減少することを有効に防止することができる。センス増幅期間T3本発明の第4の期間になると、センスアンプ活性期間が開始されてセンスアンプSAが活性化され、1対のビット線BL、/BLがセンス増幅される。その結果、ビット線BLは情報1に対応する電源電圧VDDまで上昇し、ビット線/BLは情報0に対応するグランド電位VSSまで低下する。このとき、一方のビット線BLにはメモリセルMCLが接続され、他方のビット線/BLにはダミーセルDCRが接続される状態にあるため、センスアンプSAの2つの入力端子を視点としたそれぞれの容量は等しくなっている。つまり、センスアンプ動作時の2つの負荷は均衡しており、アンバランスが生じていない。よって、センスアンプSAの感度の低下は抑制される。再書き込み期間T4本発明の第5の期間になると、情報1に対応するハイレベル電源電圧VDDがメモリセルMCLに再書き込みリストアされる。そして、ワード線WLLが非選択状態のローレベル負電圧VKKに戻り、メモリセルMCLがビット線BLから切り離される。一方、ダミーワード線DWLRはハイレベルに保たれるので、ダミーセルDCRは、ノードDRの電位がグランド電位VSSに駆動された状態で、ビット線/BLに接続されている。イコライズ期間T5本発明の第1の期間及び第6の期間になると、ダミーワード線DWLLが選択状態のハイレベル正電圧VPPに再駆動され、ダミーセルDCLがビット線BLに再接続される。このとき、センスアンプSAはまだ活性化された状態を保っているため、ダミーセルDCLのキャパシタCs2のノードDL側の電極は、HVDD-αから電源電圧VDDまで充電される。前記αは、メモリセル選択期間T2において、ダミーワード線DWLLが非選択状態のローレベル負電圧VKKに制御されるときの、ダミーセルDCLのカップリングノイズゲートドレイン間のカップリングの影響により、ダミーセルDCLのノードDLが低下する量を示す。このように、最初にワード線WLLをローにしてメモリセルMCLを非選択状態にし、その後にダミーワード線DWLLをハイにしてダミーセルDCLを再度選択状態にする制御を行うので、例えばメモリセルMCLからハイ情報情報1を読み出し、続いてハイ情報を再書き込みする際のハイ情報に対応する再書き込み電荷量の減少を防止することができる。具体的には、最初にメモリセルMCLにハイ情報を再書き込みしてからワード線WLLをローにしてメモリセルMCLをビット線BLから切り離した後にノードDLに、HVDD-αを保持するダミーセルDCLを選択することで、ノードDLからビット線BLに電荷が流出することによるビット線BLのハイ電位の低下、すなわちメモリセルMCLにおけるハイ情報に対応する再書き込み電荷量の減少が抑制されるものである。ワード線WLLをローに制御する前に、ダミーワード線DWLLをハイにすると、再書き込み電荷量の減少が生ずる。その後、センスアンプ活性期間が終了してセンスアンプSAが非活性状態に制御される。また、イコライズ制御信号EQが活性状態のハイレベル正電圧VPPに制御され、イコライズ用NMOSトランジスタQ1がオンし、一方のビット線BLと他方のビット線/BLがイコライズされる。このとき、ダミーセルDCRのキャパシタCs3のノードDRは、グランド電位VSSに駆動された状態でビット線/BLに接続されている。ダミーセルDCLのキャパシタCs2のノードDLは、電源電圧VDDに駆動された状態でビット線BLに接続されている。そのため、ビット線BLとビット線/BLの容量はダミーセルDCL、DCRを含めて等しく、かつ一方のビット線BLに電荷QBL=Cs2CbVDDが充電された状態、及び他方のビット線/BLに電荷/QBL=Cs2CbVSSが充電された状態にある。よって、イコライズ期間T5の終了後には、1対のビット線BL、/BLの電位は、HVDD=VDD/2に収斂することになる。イコライズ用NMOSトランジスタQ1がオンした後にダミーワード線DWLLをハイにすると、イコライズ期間T5が長くなる。ここで、図5は、図4に示す動作波形に重ねて、図3のメモリセルMCLのノードNL及びダミーセルDCL、DCRの各ノードDL、DRのそれぞれの電位の遷移を表す図である。なお、メモリセルMCRのノードNRについては、図3でメモリセルMCRが常時非選択状態に保たれることから、図5では省略している。まず、イコライズ期間T5の終了時点からイコライズ解除期間T1にかけては、ハイ情報を保持するメモリセルMCLのノードNLが電源電圧VDDを保っている。また、ダミーワード線DWLL、DWLRが選択状態のハイレベル正電圧VPPに駆動された状態にあり、ダミーセルDCL、DCRの選択トランジスタQs2、Qs3がオンしているので、ノードDL、DRはビット線イコライズ電圧HVDDを保っている。続いて、メモリセル選択期間T2には、ワード線WLLが選択状態のハイレベル正電圧VPPに駆動されるので、メモリセルMCLが選択され、その選択トランジスタQs0がオンする。これにより、メモリセルMCLのノードNLとビット線BLとの間でチャージシェアが生じ、ノードNLの電位はビット線BLの読み出し信号の電位等の様々なFETに適用できる。また、装置内に一部のバイポーラ型トランジスタを有してもよい。さらに、NMOSトランジスタNチャネル型MOSトランジスタは第1導電型のトランジスタの代表例であり、PMOSトランジスタPチャネル型MOSトランジスタは第2導電型のトランジスタの代表例である。本発明の適用対象には、種々の開示要素の多様な組み合わせ又は選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想に従って当業者であればなし得るであろう各種変形、修正を含むことは言うまでもない。