半導体素子を形成する基板と、前記基板の上方に設けられた第1選択線と、前記第1選択線の上に設けられ、ドレイン-ソース間の電流が前記基板に垂直に流れる選択素子と、複数の半導体層が積層された構造を有し、前記選択素子より上方に設けられた第1積層体と、前記第1選択線と交差する方向に配置され、前記第1積層体より上方に設けられた第2選択線と、前記第1積層体の側面に沿って設けられるゲート絶縁層と、前記ゲート絶縁層の側面に沿って設けられるチャネル層と、前記チャネル層の側面に沿って設けられ、電流によって抵抗値が変化する抵抗変化材料を含む抵抗変化材料層と、前記半導体層に電流を印加する電流印加回路と、を備え、前記チャネル層、前記抵抗変化材料層、および前記選択素子は、前記第1選択線と前記第2選択線が交差する領域に設けられ、前記電流印加回路は、前記複数の半導体層のうち第1の半導体層の側面に位置する前記抵抗変化材料層に第1の電流を印加し、その後、前記複数の半導体層のうち前記第1の半導体層以外の半導体層のいずれかの側面に位置する前記抵抗変化材料層に、前記第1の電流よりも印加時間の短い第2の電流を印加することを特徴とする半導体記憶装置。請求項1において、前記第1の電流の電流値は、前記第2の電流の電流値よりも小さいことを特徴とする半導体記憶装置。請求項1において、隣接する前記半導体層間にはゲート間絶縁層が形成されており、前記半導体層は、前記ゲート絶縁層、前記チャネル層、および前記半導体層を用いて構成されるトランジスタのゲート電極として構成されていることを特徴とする半導体記憶装置。請求項3において、前記トランジスタは、ゲート電極に第1の電位が印加されて導通状態になると、前記トランジスタの抵抗値が前記抵抗変化材料層の抵抗値よりも低い状態となり、ゲート電極に第2の電位が印加されて非導通状態になると、前記抵抗変化材料層の抵抗値が前記トランジスタの抵抗値よりも低い状態となることを特徴とする半導体記憶装置。請求項4において、前記電流印加回路は、前記第1の電流を前記第1の半導体層の側面に位置する前記抵抗変化材料層に印加した後、前記第1の半導体層で構成される記憶素子における前記トランジスタのゲート電極に前記第1の電位を印加して導通状態とし、前記複数の半導体層のうち、前記第1の半導体層以外の半導体層で構成される記憶素子における前記トランジスタのゲート電極に前記第2の電位を印加して非導通状態とした上で、前記第2の電流を印加することを特徴とする半導体記憶装置。請求項1において、前記半導体記憶装置は、第1の電流を印加する回数をカウントする制御装置を有し、前記電流印加回路は、前記第1の半導体層の側面に位置する前記抵抗変化材料層に印加した回数が所定回数に達すると、前記第1の電流を印加する前記抵抗変化材料層を、前記複数の半導体層のうち、前記第1の半導体層以外の半導体層で構成される記憶素子における前記抵抗変化材料層に切り替えることを特徴とする半導体記憶装置。請求項6において、前記電流印加回路は、前記第1の半導体層を含む前記トランジスタの前記チャネル層の電気抵抗を、前記複数の半導体層のうち、前記第1の半導体層以外の半導体層で構成される記憶素子における前記トランジスタの前記チャネル層の電気抵抗よりも高くするような電位を前記第1の半導体層に印加することにより、前記第1の電流を印加する記憶素子を選択し、前記第1の半導体層に印加する前記電位を切り替えることにより、前記第1の電流を印加する半導体層を、前記複数の半導体層のうち、前記第1の半導体層以外の前記半導体層に切り替えることを特徴とする半導体記憶装置。請求項1において、複数の半導体層が積層された構造を有し、前記選択素子より上方に設けられた第2積層体とを備え、前記第1積層体と前記第2積層体の各々は、選択するセルチェイン選択スイッチを有し、前記ゲート絶縁層、前記チャネル層、および前記抵抗変化材料層は、それぞれ前記第1積層体の側面と前記第2積層体の側面に沿って形成され、絶縁層によって前記第1積層体の側と前記第2積層体の側に分離されていることを特徴とする半導体記憶装置。請求項1において、前記選択素子として、トランジスタを設けたことを特徴とする半導体記憶装置。請求項1において、前記選択素子として、P型不純物半導体とN型不純物半導体とを積層したダイオードを設けたことを特徴とする半導体記憶装置。請求項1において、前記抵抗変化材料はカルコゲナイド材料であり、前記第1の電流は、前記カルコゲナイド材料を結晶状態にする電流であり、前記第2の電流は、前記カルコゲナイド材料を非結晶状態にする電流であることを特徴とする半導体記憶装置。本願発明者等は、本願に先立ち、相変化メモリの高集積化について検討して、次の課題があることを見出した。特許文献1に記載されているメモリアレーでは、ホトリソ技術の発達により、ワード線WLとビット線BLとソース線SLの交点に形成される構造体の底面積を縮小することができる。これに合わせて、半導体基板に垂直な方向の長さを縮小することにより接続孔のアスペクト比を抑制して、立体加工を容易にすることが望まれる。ところが、上下のメモリセルの間隔が狭くなると、電流印加時間の長いセット動作ここでは、相変化素子の結晶化の間に、前述の構造体に含まれる全てのメモリセルが結晶化温度に上昇してしまうおそれがある。すなわち、選択セルで発生したジュール熱が、メモリセル選択用の縦型トランジスタのチャネルとなるシリコン膜を伝って、選択セルの上下に位置するメモリセル以下では、非選択セルと呼ぶに達することによって、非選択セル内の相変化素子も結晶化されてしまうおそれがある。これは、非選択セルの記憶情報が誤って反転されてしまう、誤ライト動作が発生する可能性があることを意味する。本発明は、上記のような課題を解決するためになされたものであり、ジュール熱を利用して情報を記憶する相変化メモリを採用した半導体記憶装置において、誤ライト動作を起こす可能性を抑制することを目的とする。本発明に係る半導体記憶装置は、積層体内のいずれかの半導体層に第1の電流を印加して積層体内の複数の半導体層の側面に配置されている抵抗変化材料層を一括して結晶化した後、第1の電流を印加した半導体層以外の半導体層に第2の電流を印加する。本発明に係る半導体記憶装置によれば、高集積かつ高信頼な大容量相変化メモリを採用した半導体記憶装置を実現することができる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されない限り、公知のCMOS相補型MOSトランジスタ等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。<実施の形態1>本発明の実施形態1では、記憶素子にカルコゲナイド材料を用いた相変化メモリのメモリアレー回路について説明する。本メモリアレー回路の中核をなすセルアレーは、複数のメモリセルが直列接続されたメモリブロックが行列状に配置された構造を有する。各メモリブロックは、セット動作専用のメモリセルを備え、このメモリセルにおいて発生したジュール熱を用いて、メモリブロック内の全てのメモリセルをセット状態、すなわち記憶素子を結晶状態とする点に特徴がある。なお、本明細書では、セット状態のメモリセルは、情報‘1’を記憶するものとする。また、リセット動作が実施されたメモリセルは、記憶素子が非晶質状態となり、情報‘0’を記憶するものとする。メモリセルに対してセットパルス電流を印加するとセット動作が実施され、リセットパルス電流を印加するとリセット動作が実施される。これら電流の違いについては後述する。<実施の形態1:メモリチップの構成>図1は、本実施形態1に係る半導体記憶装置が備える相変化メモリチップPCMCPの要部ブロック図である。相変化メモリチップPCMCPは、メモリアレー回路MACKT、周辺回路PERI、入出力回路IOCKT、電圧発生回路VRGを備える。メモリアレー回路MACKTは、後述するセルアレーを用いて情報を読み書きする。周辺回路PERIは、アドレスデコーダADEC、制御論理回路CTLLGを備え、入力された内部アドレス信号IADD、内部コマンド信号ICMD、内部クロックICLKに基づいて、プリデコードアドレスPDASIG、内部制御信号ICLTSIGを生成する。入出力回路IOCKTは、相変化メモリチップPCMCPの外部から入力された外部アドレス信号EADD、外部コマンド信号ECMD、システムクロックSYSCLKを、内部アドレス信号IADD、内部コマンド信号ICMD、内部クロックICLKとして相変化メモリチップPCMCP内部に転送する。また、外部入出力線EIOと内部入出力線IIOとの間で記憶情報を授受する。電圧発生回路VRGは、同図では省略されている外部電源を用いて、メモリアレー回路MACKTにおける制御線に対する印加電圧を生成する。<実施の形態1:メモリアレー回路の構成>図2は、図1に示した相変化メモリチップPCMCPが備えるメモリアレー回路MACKTの構成を示す図である。メモリアレー回路MACKTは、セルアレーMCAと、その直接周辺回路を備える。セルアレーMCAは、1例として、m本のワード線WL0~WLm-1とn本のビット線BL0~BLn-1との交点に配置されたm×n個のメモリブロックMB00~MBm-1n-1を備える。後述するように、メモリブロックMB00~MBm-1n-1は、複数のメモリセルを有する。また、ソース線SL0~SLn-1が、ビット線BL0~BLn-1と対になるように配置される。直接周辺回路は、セルアレーMCAの周囲に配置されたセンスアンプSA、ライト回路WC、ビット線選択回路BSLC、ワードドライバ群WDBK、選択トランジスタ駆動回路群TRDBKを備える。これら回路および後述するドライバ群は、本実施形態1における電流印加回路に相当する。センスアンプSAとライト回路WCは、共通データ線CDLおよびビット線選択回路BSLCを介して、ビット線BL0~BLn-1の中の任意のビット線と接続される。ビット線選択回路BSLCはさらに、選択されたビット線と対になるソース線を駆動する機能も有する。ワードドライバ群WDBKは、ワード線WL0~WLm-1の中の任意の一本を活性化するための回路ブロックである。選択トランジスタ駆動回路群TRDBKは、m×n個のメモリブロックMB00~MBm-1n-1に共通のドライバであり、選択ゲート信号線群MGSIGを介してセルアレーMCAと接続される。図3は、ワード線WL0とビット線BL0との交点に形成されたメモリブロックMB00の構成例を示す図である。メモリブロックMB00は、ブロック選択トランジスタBTRと5つのメモリセルMC0~MC4を備える。ブロック選択トランジスタBTRは、ソース電極がソース線SL0、ドレイン電極がメモリセルMC1、ゲート電極がワード線WL0に、それぞれ接続される。本実施形態1における第1選択線は、ワード線WLが相当する。選択素子は、ブロック選択トランジスタBTRが相当する。第2選択線は、ビット線BLが相当する。メモリセルMC0は、カルコゲナイド材料で形成された可変抵抗HR0と選択トランジスタTR0で構成される。メモリセルMC1は、カルコゲナイド材料で形成された可変抵抗HR1と選択トランジスタTR1で構成される。メモリセルMC2は、カルコゲナイド材料で形成された可変抵抗HR2と選択トランジスタTR2で構成される。メモリセルMC3は、カルコゲナイド材料で形成された可変抵抗HR3と選択トランジスタTR3で構成される。メモリセルMC4は、カルコゲナイド材料で形成された可変抵抗HR4と選択トランジスタTR4で構成される。メモリセルMC4は、ビット線BL0に直接接続されている。選択トランジスタTR0のゲート電極は選択ゲート制御線G0に、選択トランジスタTR1のゲート電極は選択ゲート制御線G1に、選択トランジスタTR2のゲート電極は選択ゲート制御線G2に、選択トランジスタTR3のゲート電極は選択ゲート制御線G3に、選択トランジスタTR4のゲート電極は選択ゲート制御線G4に、それぞれ接続される。なお、選択ゲート制御線G0~G4は、図2に示した選択ゲート制御線群MGSIGの構成要素である。選択トランジスタ駆動回路群TRDBKは、メモリセルに対する読み書き動作に応じて、選択ゲート制御線G1~G4を駆動する。図3におけるいずれかのメモリセルMC0~MC4を選択する場合は、ビット線BL0とソース線SL0の間に電位差がある状態で、ワード線WL0をONにすることによってブロック選択トランジスタBTRを導通させ、選択ゲート制御線G1~G4をON/OFF駆動する。<実施の形態1:セルアレーの構造>次に、図4~図6にしたがって、本実施形態1に係る半導体記憶装置におけるセルアレーの構造例を説明する。図4は、層間絶縁膜121において半導体基板に平行にセルアレーMCAを切った断面図である。図4は、後述する図5および図6におけるAA’断面図に相当する。層間絶縁膜121は、メモリセルMC3の選択トランジスタTR3と、メモリセルMC4の選択トランジスタTR4とを分離する膜である。図4では、記載の簡単のため、4つのメモリブロックMB00~MB11が示されている。層間絶縁膜121は、本実施形態1におけるゲート間絶縁層に相当する。シリコン膜132は、メモリセル選択用の縦型トランジスタのチャネルとなる。反応防止膜133は、シリコンとカルコゲナイド材料との反応を抑止する。相変化膜134は、カルコゲナイド材料を用いた可変抵抗となる。絶縁膜135は、絶縁のために設けられた膜である。放熱膜136は、相変化膜135で発生する熱を輻射し、熱分散させるために設けられた金属性の膜である。図5は、ビット線BL0に接続されたメモリブロックMB00およびMB10の断面図である。図6は、ワード線WL1に接続されたメモリブロックMB11およびMB10の断面図である。半導体基板101の上に、シリコン酸化物からなる層間絶縁膜102が形成され、さらにその上にソース線SL0となる金属配線層103が形成されている。金属配線層103の上に、まずブロック選択トランジスタBTRが形成される。105は、シリコン窒化膜からなる層間絶縁膜である。106および108は、シリコン酸化物からなる層間絶縁膜である。107は、N型不純物が添加されたシリコン膜であり、ワード線WL1となる。109は、ブロック選択トランジスタBTRのゲート絶縁膜である。110はシリコン膜であり、ブロック選択トランジスタBTRのチャネルとなる。111はシリコン酸化物からなる層間絶縁膜であり、ブロック選択トランジスタを分離するために存在する。ブロック選択トランジスタBTRの上に、メモリセルMC0~MC4が形成される。112はシリコン窒化膜である。113、115、117、119、121、123、137は、シリコン酸化物からなる層間絶縁膜である。114、116、118、120、122は、N型不純物が添加されたシリコン膜であり、選択ゲート制御線G0、G1、G2、G3、G4となる。128は、ビット線BL0となる金属配線層である。本実施形態1における半導体層は、選択ゲート制御線G1、G2、G3、G4となるシリコン膜114、118、122が相当する。第1積層体は、これらシリコン膜が積層して構成された構造体が相当する。以上、本実施形態1に係る半導体記憶装置の構成について説明した。次に、セットパルス電流とリセットパルス電流の違いを説明した後、本実施形態1に係る半導体記憶装置の動作を説明する。<実施の形態1:セットパルスとリセットパルスの違い>図7は、セットパルス電流とリセットパルス電流の違いを説明する図である。セットパルス電流SETPLSは、メモリセルMCを構成する相変化膜が結晶化した温度例えば300°C程度を保つために印加される電流である。リセットパルス電流RSTPLSは、メモリセルを構成する相変化膜の温度を融点例えば600°C程度以上にするために印加される電流である。セットパルス電流SETPLSの印加時間t1はリセットパルス電流RSTPLSの印加時間t2よりも長く設定され、相変化膜が結晶化する温度を長時間維持してメモリセルMCを結晶化する役割を有する。セットパルス電流SETPLSの電流値ISETはリセットパルス電流RSTPLSの電流値IRSTよりも小さい。リセットパルス電流RSTPLSは、急峻な立ち下がり時間を有し、メモリセルMCを非晶質状態にする役割を有する。メモリセルMCの上下方向の間隔が小さいと、セットパルス電流SETPLSをいずれかのメモリセルに印加することによって生じるジュール熱が上下のメモリセルMCにも伝搬する。そのため、セットパルス電流SETPLSをあるメモリセルMCに印加して情報を書き込むと、同一のメモリブロックMBに含まれる他のメモリセルMCにも同じ情報が書き込まれる。したがって、誤書き込みを防止するためには、メモリセルMC間の間隔をある程度確保する必要がある。これは、立体加工を容易にするため接続孔のアスペクト比を下げることの妨げとなる。本実施形態1では、上記課題を解決するため、セットパルス電流SETPLSによっていったん全てのメモリセルMCに情報を書き込んだ後、情報を記憶させないメモリセルMCにリセットパルス電流RSTPLSを印加し、セットパルス電流SETPLSによって書き込まれた不要な情報をリセットする。リセットパルス電流RSTPLSは印加時間が短いので、周辺のメモリセルMCにジュール熱があまり伝わらず、特定のメモリセルMCのみをリセットすることができる。本実施形態1では、上記手法により、メモリセルMC間の間隔が小さい場合でも誤書き込みを防止することを図っている。以上、セットパルス電流とリセットパルス電流の違い、および本実施形態1に係る半導体記憶装置の原理を説明した。次に、本実施形態1に係る半導体記憶装置の動作について説明する。<実施の形態1:メモリアレー回路の動作>以下では、図8~図10にしたがって、本実施形態1に係る半導体記憶装置におけるセルアレーの動作例を説明する。以下では、1例として、メモリブロックMB00におけるメモリセルMC0を選択する場合を示す。図8は、ワード線WL、ビット線BL、ソース線SLにおける駆動電圧の関係を示す図である。同図では省略しているが、待機時において、ワード線WL0~WLm-1、ビット線BL0~BLn-1、ソース線SL0~SLn-1の各々は接地電圧0Vに駆動されている。選択ゲート制御線G0~G4は、5Vに保持されている。ビット線選択回路BSLCは、選択ビット線BL0を動作に応じた電圧に駆動する。リセット動作におけるビット線BL0の電圧は5V、セット動作では4V、リード動作では2Vである。同時に、0Vとなっているワード線WL0を5Vに駆動することにより、ブロック選択トランジスタBTRを導通状態として、メモリブロックMB00に動作に応じた電流を印加する。以上のメモリブロック選択動作と並行して、次に説明するメモリセル選択動作が実行されることにより、ライト動作およびリード動作が実施される。図9は、メモリブロックMB00に情報を書き込む際に各メモリセルMC0~MC4が記憶している情報が時間経過にともなって変化する様子を説明する図である。ここでは、メモリセルMC1~MC4が何らかの情報ビット0でも1でもよいを記憶している状態において、メモリセルMC1~MC4にビット0を書き込む動作例を説明する。時刻T1において、メモリセルMC1~MC4は過去に記録された情報すなわち前値を保持している。メモリセルMC0は、情報を記憶するためのメモリセルではなく、セットパルス電流SETPLSを印加してメモリセルMC1~MC4に一括して同じ情報を書き込むためのメモリセルである。したがってメモリセルMC0は常にビット1を記憶している。時刻T2において、メモリセルMC0が選択された上でメモリセルMC0にセットパルス電流SETPLSが印加される。このときメモリセルMC0で発生されたジュール熱によって、メモリセルMC1~MC4の可変抵抗HR1~HR4が結晶化され、メモリセルMC1~MC4に一括してビット1が書き込まれる。時刻T3~T6では、メモリセルMC1~MC4が順に選択され、それぞれにリセットパルス電流RSTPLSが印加される。これにより、メモリセルMC1~MC4の可変抵抗HR1~HR4が非晶質状態となり、ビット0が順に書き込まれる。図10は、図9の動作における各部の動作を示すタイムチャートである。以下、図10の各時刻における動作について説明する。時刻T2において、メモリセルMC1~MC4に一括してビット1を書き込む動作が実施される。すなわち、内部コマンド信号ICMD上に消去コマンドERSが生成されると、セットパルス信号SETPLSが発生される。このとき、5Vに保持されている選択ゲート制御線G0を接地電圧0Vに駆動して、メモリブロックMB00~MBm-1n-1におけるメモリセルMC0の選択トランジスタTR0をカットオフする。メモリセルMC00を選択する動作と並行して、メモリブロックMB00が選択されている。すなわち、ワード線WL0が5V、ビット線BL0が4Vにそれぞれ駆動されている。以上の動作により、メモリブロックMB00とメモリセルMC0が選択され、メモリセルMC0の可変抵抗HR0にセットパルス電流SETPLSが印加される。時刻T3において、メモリセルMC1に対してビット0を書き込む動作リセット動作が実施される。すなわち、内部コマンド信号ICMD上に記録コマンドPRGMが生成されると、リセットパルス信号RSTPLSが発生される。このとき、5Vに保持されている選択ゲート制御線G1を接地電圧0Vに駆動して、メモリブロックMB00~MBm-1n-1におけるメモリセルMC1の選択トランジスタTR1をカットオフする。メモリセルMC00を選択する動作と並行して、メモリブロックMB00が選択されている。すなわち、ワード線WL0とビット線BL0の各々が5Vに駆動されている。以上の動作により、メモリブロックMB00とメモリセルMC1が選択され、メモリセルMC1の可変抵抗HR1にリセットパルス電流RSTPLSが印加される。メモリセルMC1にリセットパルス電流RSTPLSが印加されると、メモリセルMC1で発生したジュール熱によって、メモリセルMC1の可変抵抗HR1が非晶質状態となる。すなわち、メモリセルMC1が記憶している情報が0となる。リセットパルス電流RSTPLSの印加時間はセットパルス電流SETPLSの印加時間よりも十分に短いので、ジュール熱はメモリセルMC1近傍に留まり、周辺のメモリセルには拡散しない。よって、メモリセルMC1に選択的に情報0を記録することができる。時刻T4~T6では、メモリセルMC2~MC4に対して同様の処理を実施し、各メモリセルに情報0を書き込むことができる。なお、ここではメモリセルMC1~MC4に情報0を書き込む例を説明したが、情報1を書き込む場合は、リセットパルス電流RSTPLSを印加しなければよい。すなわち、ビット線BL0の電圧を0Vに保持して、メモリセルを結晶状態に保つ。図11は、選択トランジスタ駆動回路群TRDBK内の選択トランジスタ駆動回路TRD0の構成図である。選択ゲート制御線G0は、図3に示した選択トランジスタ駆動回路群TRDBK内の選択トランジスタ駆動回路TRD0によって駆動される。選択トランジスタ駆動回路TRD0は、2入力NAND回路ND100を備える。2入力NAND回路ND100の一方の入力端子には、消去コマンドERSに応じて活性化されたプリデコードアドレスPDASIG内のプリデコード信号PDAZ0が接続される。他方の入力端子には、セットパルス信号SETPLSが接続される。選択トランジスタ駆動回路TRD0の出力端子は、選択ゲート制御線G0に接続される。図12は、ワードドライバ群WDBK内のワードドライバWD0の構成図である。ワード線WL0は、図3に示したワードドライバ群WDBK内のワードドライバWD0によって駆動される。ワードドライバWD0は、OR回路OR110とAND回路AD110を備える。OR回路OR110の入力端子には、セットパルス電流SETPLSとリセットパルス電流RSTPLSがそれぞれ接続される。AND回路AD110の入力端子には、OR回路OR110の出力信号とプリデコードアドレスPDASIG内のプリデコード信号PDAX0がそれぞれ接続される。AND回路AD110の出力端子は、ワード線WL0に接続される。図13は、選択トランジスタ駆動回路群TRDBK内の選択トランジスタ駆動回路TRD1~TRD4の構成図である。選択ゲート制御線G1~G4は、図3に示した選択トランジスタ駆動回路群TRDBK内の選択トランジスタ駆動回路TRD1~TRD4によって駆動される。以下では選択トランジスタ駆動回路TRD1の構成を例示する。選択トランジスタ駆動回路TRD1は、NAND回路ND120を備える。NAND回路ND120の入力端子には、プリデコードアドレスPDASIG内のプリデコード信号PDAZ1とリセットパルス電流RSTPLSが接続される。NAND回路ND120の出力端子は、選択ゲート制御線G1に接続される。図14は、図9~図10で説明した動作において、選択ゲート制御線G0~G4に印加される電圧をまとめた図である。メモリセルMC0にはセットパルス電流SETPLSが印加されるため、選択ゲート制御線G0についてはセット動作時の印加電圧のみが定義されている。メモリセルMC1~MC4にはリセットパルス電流RSTPLSが印加されるため、選択ゲート制御線G1~G4についてはリセット動作時およびリード動作時の印加電圧のみが定義されている。<実施の形態1:まとめ>以上のように、本実施形態1に係る半導体記憶装置は、メモリブロックMB内にセット動作専用のメモリセルMC0を備える。メモリセルMC0にセットパルス電流SETPLSを印加することによって発生したジュール熱を利用して、同じメモリブロックMB内のメモリセルMC1~MC4に対して一括していったん同じ情報を書き込んだ後、メモリセルMC1~MC4のうち情報を記憶させないものに対してリセット動作を実施する。リセット動作時間はセット動作時間よりも短いので、リセットパルス電流を印加することによって発生するジュール熱が周辺のメモリセルに拡散することが抑制され、情報0を選択的に書き込むことができる。すなわち、本実施形態1に係る半導体記憶装置によれば、メモリセルMC0にセットパルス電流SETPLSを印加することによって発生するジュール熱が周辺のメモリセルに伝搬する程度にメモリセルの間隔を小さくした場合でも、誤書き込みを防止することができる。また、メモリセルMC1~MC4を同時に消去することにより、メモリブロックMBに対するライト動作時間を短縮することができる。特に、情報1を記憶するメモリセルが多い場合には、リセットパルス電流RSTPLSを印加する回数が少なくなるのでライト動作時間をより短縮することができる。また、本実施形態1に係る半導体記憶装置によれば、セット動作専用のメモリセルMC0を情報記憶用のメモリセルMC1~MC4と同じ構造としているので、プロセスコストを抑制することができる。本実施形態1ではメモリセルMC0をセット動作専用としたが、2つ以上のメモリセルをセット動作専用としてもよい。セット動作専用のメモリセル数を増やすことにより、情報記憶用メモリセルMC1~MC4に対するセットパルス電流SETPLSの印加時間を短縮することができる。この結果、情報記憶用のメモリセルにおける電気特性の劣化を抑制することができる。なお、セット動作専用のメモリセルでは、情報書換は不要であり、記憶素子は常に安定な結晶状態に保たれるので、電気特性の劣化の度合いは低い。本実施形態1ではメモリブロック内の最下層のメモリセルMC0をセット動作専用としたが、必ずしも最下層のメモリセルをセット動作専用とする必要はない。例えば、メモリセルMC0とMC1の役割を入れ替えたとしても、本実施形態1と同様の効果を発揮することができる。<実施の形態2>本発明の実施形態2では、所定回数書き込みを実施する毎にセット動作専用のメモリセルを入れ替える構成例について説明する。<実施の形態2:メモリモジュールの構成>図15は、本実施形態2に係る半導体記憶装置が備えるメモリモジュールの構成例を示す図である。メモリモジュールは、相変化メモリチップPCMCPとコントローラチップCTLCPを備える。これら回路は、本実施形態2における電流印加回路に相当する。コントローラチップCTLCPは、相変化メモリチップPCMCPの読み書き動作を制御する。すなわち、入出力データの授受、外部アドレス信号EADD、外部コマンド信号、システムクロックSYSCLKの制御などを実施する。コントローラチップCTLCPは、テーブルEPCTBLとアドレス生成器AGENを備える。テーブルEPCTBLは、相変化メモリチップPCMCP内のメモリブロックに対して実施した消去回数セットパルス電流によって情報1を一括書込した回数および記録回数リセットパルス電流によって情報0を書き込んだ回数を記憶する。アドレス生成器AGENは、テーブルEPTBLに記憶された消去回数および記録回数に応じたアドレスを生成する。すなわち、消去回数および記録回数に応じて異なるアドレスを生成することにより、消去回数および記録回数に応じて情報書込を実施するメモリセルを切り替えることができる。<実施の形態2:メモリアレー回路の構成と動作>以下では、メモリアレー回路の構成と動作について説明する。本実施形態2におけるメモリアレー回路の特徴は、セルアレーに用いるメモリブロックの構成と、その消去動作ここでは、情報1を書き込む動作にある。図16は、本実施形態2におけるメモリブロックMB00の構成例を示す図である。本実施形態2におけるメモリブロックMB00は、実施形態1のようなセット動作専用のメモリセルMC0を持たず、情報記憶用のメモリセルMC1~MC4のみを備える。コントローラチップCTLCPは、メモリセルMC1~MC4の中から、セット動作に用いるメモリセルを1つ選択する。また、コントローラチップCTLCPは、メモリブロックMC1~MC4に対して実施した消去回数および記録回数に応じて、セット動作に用いるメモリセルを切り替える。図17は、図15に示した選択トランジスタ駆動回路群TRDBK内の選択トランジスタ駆動回路TRDyy=1~4の構成例を示す図である。駆動回路TRDyy=1~4は、2つのAND回路AD160、AD161とNOR回路NR160を備える。AND回路AD160の入力端子には、プリデコードアドレスPDASIG内のプリデコード信号PDAZyとセットパルス電流SETPLSが接続される。AND回路AD161の入力端子には、セットパルス電流SETPLSとリセットパルス電流RSTPLSが接続される。NOR回路NR160の入力端子には、AND回路AD160の出力信号とAND回路AD161の出力信号が接続される。NOR回路NR160の出力端子は、選択ゲート制御線Gyに接続される。図18は、本実施形態2に係る半導体記憶装置がライト動作を実施するときの各部の動作を示すタイムチャートである。ここでは1例として、メモリセルMC1をセット動作用として用いる場合の動作例を示した。図10と同様に、内部コマンド信号ICMD上に消去コマンドERSが生成されると、セットパルス信号SETPLSが発生される。一方、図15に示したコントローラチップCTLCPは、メモリブロックMB00における消去回数および記録回数に応じた外部アドレスを生成することにより、プリデコードアドレスPDAZ1を活性化する。この結果、図17に示した選択トランジスタ駆動回路TRD1は、5Vに保持されている選択ゲート制御線G0を接地電圧0Vに駆動して、メモリブロックMB00~MBm-1n-1におけるメモリセルMC1の選択トランジスタTR1をカットオフする。同時に、接地電圧0Vとなっているワード線WL0が5Vに駆動されて、メモリブロックMB00におけるブロック選択トランジスタBTRが導通することにより、メモリブロックMB00におけるメモリセルMC1の可変抵抗HR1に、セットパルス電流SETPLSが印加される。メモリセルMC1にセットパルス電流SETPLSが印加されると、メモリセルMC1で発生されたジュール熱によって、メモリセルMC1~MC4の可変抵抗HR1~HR4が結晶化される。すなわち、メモリセルMC1~MC4が記憶している情報が1となる。時刻T3~T6において、図10と同様にメモリセルMC1~MC4に対して情報を記録する動作ここでは、リセットパルス電流RSTPLSによって情報0を書き込むリセット動作が実施される。コントローラチップCTLCPは、セット動作用として用いるメモリセルを決定する際に、以下のような手法を用いることができる。例えば、あるメモリセルをセット動作用として所定回数用いた時点で、セット動作用に用いるメモリセルを次のメモリセルに切り替えることが考えられる。あるいは、セット動作用に用いるメモリセルをランダムに選択することが考えられる。ただし、情報書込を実施する毎にセット動作用のメモリセルを切り替えるのは効率が悪いため、セットト動作用に用いるメモリセルをランダムに選択するとしても、所定回数連続して同じメモリセルを用いることが望ましいと考えられる。<実施の形態2:まとめ>以上のように、本実施形態2に係る半導体記憶装置は、セット動作専用のメモリセルを有さず、メモリセルMC1~MC4いずれかを用いてセット動作を実施することにより、メモリブロック内の全てのメモリセルに対して一括して情報を書き込む。その後、メモリセルMC1~MC4のうちビット0を記憶するものに対してリセットパルス電流RSTPLSを印加する。これにより、実施形態1と同様の動作を実現することができる。また、本実施形態2に係る半導体記憶装置は、テーブルEPCTBLに記憶されている消去回数および記録回数に応じて、セット動作用のメモリセルを選択する。これにより、特定のメモリセルに集中してセットパルス電流SETPLSが印加されることを回避することができる。すなわち、セットパルス電流SETPLSが印加されるメモリセルの電気特性の劣化を抑制することができる。また、本実施形態2に係る半導体記憶装置は、セット動作専用のメモリセルを有さず、メモリセルMC1~MC4いずれかを用いてセット動作を実施することにより、セット動作専用のメモリセルを除去することができる。これにより、相変化メモリチップPCMCPのプロセスコストを削減することができる。よって、本実施形態2に係る半導体記憶装置は、信頼性よりも低コストが求められるアプリケーションに用いられる相変化メモリにおいて用いると好適である。なお、本実施形態2では、コントローラチップCTLCPを用いて、メモリセルに対する消去回数および記録回数を記憶する機能と、その回数に応じてアドレスを生成する機能とを実現した。これらの機能は、コントローラチップCTLCP以外の構成要素を用いて実現してもよい。例えば、相変化メモリチップPCMCP内に同機能を実装すれば、コントローラチップCTLCPの機能を削減することによりコントローラチップCTLCPのコストを低減して、さらに低コストのメモリモジュールを実現することができる。<実施の形態3>本発明の実施形態3では、メモリアレー回路MACKTの別構成例を説明する。本実施形態3では実施形態1と同様の構造を有する2つのセルチェインをペアにして構成し、1つの接続孔が記憶することができるビット数を2倍にすることを図る。なお、本実施形態3では、各セルチェインが実施形態1と同様にセット動作専用メモリセルを有する構成例を説明するが、実施形態2と同様にセット動作専用のメモリセルを設けない構成を採用することもできる。<実施の形態3:メモリアレー回路の構成>図19は、本実施形態3におけるセルアレーMCAと直接周辺回路を示す図である。まず、セルアレーMCAの構成について以下に説明する。セルアレーMCAは、m本のアノード線ANL0~ANLm-1と、n本のビット線BL0~BLn-1によって、m行n列の行列を構成するm、nは自然数。そして、m行n列の行列の各交点に、メモリセル群MB00~MBm-1n-1を配置するこのメモリセル群MBを以後、メモリブロックと呼ぶ。各メモリブロックMBは、1対のセルチェインを含む。セルチェインについては後述する。図19においては、アノード線ANLとビット線BLの各交点に設けられた2つの楕円それぞれが、1つのセルチェインに対応し、2つの楕円を一組としたものがメモリブロックMBである。図19では、アノード線ANL0とビット線BL0との交点に設けられたメモリブロックMB00が、代表例として明示されている。次に、各メモリブロックMBの詳細について説明する。まず、m本のアノード線のそれぞれにダイオードPDが接続される後述する図20参照。そして、ダイオードPDに直列に、1対のセルチェインが接続される。本実施形態3において、セルチェインとは、z軸方向に5個のメモリセルMC0~MC4が直列に接続された構造を指す。z軸方向とは、半導体基板に対する高さ方向であり、アノード線ANLとビット線BLの両方に垂直な方向である。したがって、m×n個のメモリブロックMBのそれぞれにおいて、1対のセルチェインに対応する10=5×2個のメモリセルが、上述したダイオードPDに対して直列に接続されることになる。その結果、本実施形態3におけるセルアレーMCAは、m×n×5×2個のメモリセルを有することになる。ビット線BL0~BLn-1の両端には、ビット線選択回路BSLCと非選択ビット線電圧給電回路USBVSがそれぞれ接続される。ビット線選択回路BSLCは、ビット線BL0~BLn-1の中から任意の一本を選択して、共通データ線CBLに電気的に接続する。共通データ線CDLには、上記メモリアレーMAから選択されたメモリセルの情報を書き換えたり、その情報を読み出したりする書換え回路WCおよびセンスアンプSAが接続されている。非選択ビット線電圧給電回路USBVSは、待機状態においては全ビット線に、読み書き動作においては選択ビット線を除くn-1本のビット線にそれぞれ非選択電圧を給電する。詳しくはメモリアレー回路の動作を説明する際に述べる。この給電機構によって、選択セルチェイン以外への誤書込みを回避することができる。これら回路および後述するドライバ群は、本実施形態3における電流印加回路に相当する。<実施の形態3:セルチェインの回路構成>図20は、図19に示したメモリアレーにおいて、アノード線ANL1とビット線BL0との交点におけるメモリブロックMB10の回路構成の詳細を示す図である。この回路構成は、アノード線ANL1に接続されたポリシリコンダイオードPDに、平行に並んだ2つのセルチェインCCEとCCOが直列接続された構成である。セルチェインCCEとCCOは、5個のメモリセルMC0~MC4とセルチェイン選択トランジスタCCGが直列接続された構成を有する。メモリセルMC0~MC4は、伝達ゲートとなるMOSトランジスタTGと可変抵抗型の記憶素子STDとで構成される。各メモリセルMCにおいて、MOSトランジスタTGのソース-ドレイン経路と、記憶素子STDとは、互いに並列に接続されている。これらメモリセルMCの伝達ゲートとなるMOSトランジスタTGのゲート電極には、セル選択ゲート線群MCGLの中の一本が接続される。また、セルチェイン選択トランジスタCCGには、セルチェイン選択線CSLが接続される。セルチェインCCOにおいて、メモリセルMC0~MC4は、セル選択ゲート線群MCGLの構成要素であるセル選択ゲート線CGL0~CGL4によって駆動制御される。セルチェイン選択MOSトランジスタCCGは、セルチェイン選択線CSL1によって駆動制御される。同様に、セルチェインCCEにおいて、メモリセルMC0~MC4は、セル選択ゲート線群MCGLの構成要素であるセル選択ゲート線CGL0~CGL4によって駆動制御される。セルチェイン選択MOSトランジスタCCGは、セルチェイン選択線CSL2によって駆動制御される。次に、セルチェイン選択線CSL、セル選択ゲート線群MCGLについて説明する。上述の通り、本実施形態3におけるセルアレーMCAは、m行n列の行列のそれぞれに1対のセルチェインすなわち、10個のメモリセルを有するため、m行とn列を特定するだけでは、メモリセルMCの選択/非選択を特定することができない。これを特定するための配線群が、セルチェイン選択線CSLおよび選択セルゲート線群MCGLである。まず、セルチェイン選択線CSLによって、1対のセルチェインのどちらか一方を選択する。図19では、セルチェイン選択線CSLのそれぞれから、2つの楕円の一方に対して矢印が表記されている。この矢印は、1対のセルチェインのうちいずれか一方を選択することを示している。なお、図19において、セルチェイン選択線CSLは、隣接する2つのセルチェインに共通に接続されている。例えば、x本目のセルチェイン選択線CSLxは、アノード線ANLx-1に接続されたセルチェインと、アノード線ANLxに接続されたセルチェインの両方を選択している。すなわち、xが偶数の場合のセルチェイン選択線CSLxは、アノード線ANLx-1に接続されるセルチェインCCEに含まれるセルチェイン選択トランジスタCCGと、アノード線ANLxに接続されるセルチェインCCEに含まれるセルチェイン選択トランジスタCCGの双方に接続されることとなる。また、xが奇数の場合のセルチェイン選択線CSLxは、アノード線ANLx-1に接続されるセルチェインCCOに含まれるセルチェイン選択トランジスタCCGと、アノード線ANLxに接続されるセルチェインCCOに含まれるセルチェイン選択トランジスタCCGの双方に接続されることとなる。1対のセルチェインのうち一方を選択しても、セルチェインにはさらに5個のメモリセルMCが含まれているので、いずれのメモリセルMCを選択するかを特定する必要がある。そこで、セルチェインに含まれる5個のメモリセルからどのメモリセルを選択するかを、選択セルゲート線群MCGLによって特定する。図19では、選択セルゲート線群MCGLは、それぞれ1本の配線CGLとして表記されている。しかし、これは簡単のための表記であり、実際には図20に示すように、5本の配線群である。この5本の配線のそれぞれについて、選択または非選択の電圧を印加することにより、メモリセルを選択/非選択することができる。図19では、各選択セルゲート線群MCGLから、2つの楕円の一方に対して矢印が表記されているが、この矢印は、セルチェイン内における5個のメモリセルのうちどれを選択/非選択とするかを示すものである。セル選択ゲート線群MCGLに含まれるセル選択ゲート線CGL0~CGL4は、m×n個のメモリブロックMBに共通の制御線である。すなわち、セル選択ゲート線CGL0は、セルチェインCCE、CCOに含まれるメモリセルMC0のトランジスタTGのゲート電極に接続される。同様に、セル選択ゲート線CGL1は、セルチェインCCE、CCOに含まれるメモリセルMC1のトランジスタTGのゲート電極に接続される。セル選択ゲート線CGL2は、セルチェインCCE、CCOに含まれるメモリセルMC2のトランジスタTGのゲート電極に接続される。セル選択ゲート線CGL3は、セルチェインCCE、CCOに含まれるメモリセルMC3のトランジスタTGのゲート電極に接続される。セル選択ゲート線CGL4は、セルチェインCCE、CCOに含まれるメモリセルMC4のトランジスタTGのゲート電極に接続される。アノード線ANL0~ANLm-1は、アノードドライバ群ANDBKによって駆動される。セル選択ゲート線群MCGLは、セル選択MOSトランジスタドライバ群MCGDBKによって駆動される。セルチェイン選択線CSL0~CSLmは、セルチェイン選択ドライバ群CSDBKによって駆動される。各アノード線ANLには、互いに異なるアノードドライバANDが接続されている。セルチェイン選択線CSLについても同様である。セル選択ゲート線群MCGLには、セルアレーMCAの両端に配置したセル選択MOSトランジスタドライバMCGD0、MCGD1が接続されている。セルアレーMCAの両端から、セル選択ゲート線CSLを駆動することによって、セル選択ゲート線CSLの充放電時間を短縮することができる。詳細は後述するが、アノード線ANL0~ANLm-1、セル選択ゲート線群MCGL、セルチェイン選択線CSL0~CSLmは、最小加工寸法Fの幅と間隔を有する形状にパターニングされた配線構造を有する。シリコン基板上に、アノード線ANL0~ANLm-1、セル選択ゲート線群MCGL、セルチェイン選択線CSL0~CSLmの順に形成される。<実施の形態3:セルアレーの構造>図21は、前述した図19のうち、特にセルアレーMCAの一部分を抜き出して示した鳥瞰図である。図21において、金属膜を最小加工寸法Fの2倍のピッチでパターニングして形成した複数のアノード線2の上に、ポリシリコンダイオードPDがアノード線2の延在方向に周期的に形成されている。ここで、同図では省略されているが、アノード線2を形成する金属膜は、シリコン基板上に堆積された絶縁膜上に成膜されている。ポリシリコンダイオードPDは、p型不純物がドープされたポリシリコン層4pと低濃度の不純物がドープされたポリシリコン層5pとn型不純物がドープされたポリシリコン層6pが積層された構造を有する。ゲートポリシリコン層21p、22p、23p、24p、25p、61pの積層膜と絶縁膜層11、12、13、14、15、16、71の積層膜は、アノード線2と平行な方向にストライプ状にパターニングされている。ゲートポリシリコン層21p、22p、23p、24p、25p、61pの積層膜と絶縁膜層11、12、13、14、15、16、71の積層膜それぞれのストライプライン部分がアノード線2間のスペースの直上に配置される。ゲートポリシリコン層21p、22p、23p、24p、25p、61pの積層膜と絶縁膜層11、12、13、14、15、16、71の積層膜それぞれのストライプスペース部分がアノード線2の直上に形成されている。ビット線3は、金属膜を最小加工寸法Fの2倍のピッチでパターニングして形成された、アノード線2と垂直な方向に延在するストライプ形状を有し、絶縁膜71上にn型ポリシリコン38pを介して配置されている。ゲートポリシリコン層21p、22p、23p、24p、25p、61pの積層膜と絶縁膜層11、12、13、14、15、16、71の積層膜のスペース部分におけるビット線3の下方には、ゲートポリシリコン層21p、22p、23p、24p、25pの側壁が積層される。絶縁膜層11、12、13、14、15の側壁と絶縁膜16の側壁の下部には、ゲート絶縁膜9、チャネルポリシリコン層8p、拡散防止膜10、相変化材料層7がこの順に積層される。拡散防止膜10は、相変化材料層7とチャネルポリシリコン層8pの間の拡散を防止するための層である。対向する相変化材料層7の間には、絶縁膜層91が埋め込まれている。絶縁膜層16の側壁の上部とゲートポリシリコン層61p、絶縁膜層71それぞれの側壁の下部には、ゲート絶縁膜層9、チャネルポリシリコン層8pが積層されている。対向するチャネルポリシリコン層8p間には、絶縁膜層92が埋め込まれている。絶縁膜層71の上部にはゲート絶縁膜層9、ポリシリコン層38pが積層されている。ゲートポリシリコン層21p、22p、23p、24p、25p、61pの積層膜と絶縁膜層11、12、13、14、15、16、71の積層膜のスペース部分におけるビット線3の下方の底部では、ポリシリコン層6pの上表面とチャネルポリシリコン層8pが接触している。ビット線3となる金属配線層3とポリシリコンダイオードPDは、ゲートポリシリコン層21p、22p、23p、24p、25p、61pと絶縁膜層11、12、13、14、15、16、71で形成された積層膜対の対向する側面に形成された、ポリシリコン層38pとチャネルポリシリコン層8pを介して接続されている。ゲートポリシリコン層21p、22p、23p、24p、25p、61pの積層膜と絶縁膜層11、12、13、14、15、16、71の積層膜のスペース部分、かつ、ビット線3となる金属配線3のスペース部分の下部では、チャネルポリシリコン層8p、ポリシリコン層38p、相変化材料層7、拡散防止膜10は除去されている。このスペース部分は、アノード線2となる金属配線層2上のポリシリコンダイオードPDのスペース部分になっている。このスペース部分には、絶縁膜33が埋め込まれる。すなわち、ポリシリコン層8p、38p、相変化材料層7、拡散防止膜10は、ゲートポリシリコン層21p、22p、23p、24p、25p、61pの積層膜、絶縁膜層11、12、13、14、15、16、71の積層膜、および絶縁層33で囲まれた領域、すなわち接続孔の側面に形成される。上記のような構造の下、接続孔の一方の側壁に形成されたデバイス群が、図20に示したセルチェインCCEまたはCCOに相当する。すなわち、メモリセルMC0~MC4の伝達ゲートとなるMOSトランジスタTGのゲート電極は、図21に示されたゲートポリシリコン層21p、22p、23p、24p、25pによってそれぞれ形成される。よって、メモリセルMC0~MC4は、これらゲートポリシリコン層21p、22p、23p、24p、25pの側壁に形成される。より具体的には、ゲートポリシリコン層21p、22p、23p、24p、25pの側壁、絶縁膜層11、12、13、14、15の側壁、および絶縁膜16の側壁の下部に堆積されたゲート絶縁膜9とチャネルポリシリコン層8pによって、伝達ゲートとなるMOSトランジスタTGが形成される。また、ゲートポリシリコン層21p、22p、23p、24p、25pと同じ高さの位置において、チャネルポリシリコン層8pは、メモリセルMC0~MC4における伝達ゲートとなるMOSトランジスタTGのチャネルとなる。さらに、絶縁膜層11、12、13、14、15の側壁および絶縁膜16の側壁の下部と同じ高さの位置において、チャネルポリシリコン層8pは、各MOSトランジスタTGのドレイン電極もしくはソース電極となる。MOSトランジスタTGが形成される位置に対応させれば、記憶素子STDが形成される位置も容易に理解できる。すなわち、ゲートポリシリコン層21p、22p、23p、24p、25pと同じ高さの位置に対応する領域の拡散防止膜10と相変化材料層7によって、メモリセルMC0~MC4の記憶素子STDが形成される。したがって、記憶素子STDとして機能する部分は、ゲートポリシリコン層21p、22p、23p、24p、25pと同じ高さの領域である。よって、記憶素子STDを流れる電流経路は、MOSトランジスタTGのドレイン電極-ソース電極間において、拡散防止膜10→相変化材料層7→拡散防止膜10の順となる。セルチェイン選択MOSトランジスタCCGのゲート電極は、図21に示すゲートポリシリコン層61pによって形成される。よって、セルチェイン選択MOSトランジスタCCGは、ゲートポリシリコン層61pの側壁に形成される。より具体的には、ゲートポリシリコン層61pと同じ高さの位置において、チャネルポリシリコン層8pは、セルチェイン選択MOSトランジスタCCGのチャネルとなる。さらに、絶縁膜層71の側壁および絶縁膜16の側壁の上部と同じ高さの位置において、チャネルポリシリコン層8pは、セルチェイン選択MOSトランジスタCCGのソース電極もしくはドレイン電極となる。なお、ソース電極となるポリシリコン層38pは、ビット線3となる金属膜3との間の接触抵抗を抑制するため、リンなどの不純物を拡散することにより、n型の導電性を示すように構成される。図22は、図21に示すAA’断面を含むセルアレーMCAの全体構造を示す断面図である。本構造の特徴は、図21に示したセルアレーMCAが、半導体基板1上に形成されたMOSトランジスタの上に積み重ねられている点にある。このトランジスタは、セルアレーMCAにおけるビット線3となる金属配線層3と共通データ線CDLを接続するために用いられるものである。図22では、MOSトランジスタに関して、素子分離溝STI、トランジスタのゲートGATE、ゲート絶縁膜GOX、拡散層DIFが示されている。また、トランジスタとビット線3となる金属配線層3を接続するための構造体として、層間絶縁膜ILD1、ILD2、ILD3、ILD4、ILD5、配線層M1、M2、半導体基板上のデバイスとM1とを接続するコンタクト孔C1、M1とM2を接続するコンタクト孔C2、ビット線3となる金属配線層3と半導体基板1上に形成されたMOSトランジスタとを接続するコンタクト孔BLC、ポリシリコンダイオードPD間に埋め込まれた層間絶縁膜31が示されている。以上の構成により、最小加工寸法をFとすると、4F2=2F×2Fの断面積内に形成された接続孔の側壁に、対向配置された2つの相変化型セルチェインが形成される。よって、相変化型セルチェインを形成するのに必要な断面積は2F2とすることができる。したがって、セルチェインは1個のセット動作専用メモリセルを有することを考慮しても、1つのメモリセルを形成するのに必要な底面積は従来よりも小さく、2F2のk-1分の1とすることができる。ここで、kの値は積層したメモリセル数と同数であり、図22の場合はk=5である。<実施の形態3:セルアレーの配線構造>次に、セルアレーMCAの配線構造について説明する。図19~図22を参照すれば、アノード線ANL0~ANLm-1とビット線BL0~BLn-1とは、交差配置されている。ここで、1つのメモリブロックMB00に注目すると、セルチェインCCEとCCOを構成するメモリセルMC0~MC4における各MOSトランジスタTGのゲート電極は、アノード線2が延伸する方向に、個別にストライプ状に堆積されたゲートポリシリコン層21p、22p、23p、24p、25pで形成される。図23は、m本のアノード線ANL0~ANLm-1の配置関係を、ビット線3の側から見た図である。図24は、セル選択ゲート線CGL0~CGL4の配置関係を同じくビット線3の側から見た図である。m本のアノード線ANL0~ANLm-1が延伸する方向をY方向、ビット線3が延伸する方向をX方向とすると、第1層のメモリセルMC0におけるMOSトランジスタTGのゲート電極が接続されるm1本のセル選択ゲート線CGL0は、図24に示すようにY方向に延伸されて、各々の両端で短絡される。また、第2層~第5層のメモリセルMC1~MC4におけるMOSトランジスタTGのゲート電極が接続されるセル選択ゲート線CGL1、CGL2、CGL3、CGL4も、図24と同様の配線構造をなす。図25は、セルチェイン選択線CSL0~CSLmの配置関係を、ビット線3の側から見た図である。セルチェイン選択MOSトランジスタCCGのゲート電極も、アノード線2が延伸する方向に、個別にストライプ状に堆積されたゲートポリシリコン層61pによって形成される。すなわち、セルチェイン選択MOSトランジスタCCGのゲート電極が接続されるm1本のセルチェイン選択線CSL0~CSLmは、図25に示すようにY方向に延伸される。以上説明したように、接続孔内におけるポリシリコン層8p、相変化材料層7、絶縁層9、拡散防止膜10は、それぞれ単一工程で形成される。すなわち、接続孔内に複数のメモリセルMCここでは、4個の情報記憶用メモリセルと1個のセット動作専用メモリセルを一度に形成することができる。したがって、従来よりも少ない工程あるいは製造費用で、三次元積層形半導体記憶装置を実現することができ、ビット当たりのコストを低減することができる。なお、セルアレーMCAにおけるメモリブロックMBの数およびセルチェインの数と、配線本数との関係は次の通りである。ビット線3が延伸する方向すなわち、X方向にm個ここで、mは1以上の整数のメモリブロックMBを配置する場合は、図23に示すように、m本のアノード線ANL0~ANLm-1となる金属層2の配線パターンが必要である。1つのメモリブロックMBは2つのセルチェインを有するので、各アノード線2の真上に、セルチェインCCE、CCOが形成される。ただし、セル選択ゲート線CGL0~CGL4およびセルチェイン選択線CSL1~CSLm-1は、ビット線3に沿った方向に隣接する2つのメモリブロックMBに接続されるので、セルチェインCCEとCCOは、1つおきに配置されることになる。例えば、図23~図25に示すように、y列目のビット線3に注目すると、メモリブロックMB0yおよびMB1yのセルチェインCCOが隣り合わせに配置され、メモリブロックMB1yおよびMB2yのセルチェインCCEが隣り合わせに配置される。セルチェインに接続されるセル選択ゲート線CGL0~CGL4、セルチェイン選択線CSL0~CSLmは、図24~図25に示すようにm1本ずつ必要である。なぜならば、セル選択ゲート線CGL0~CGL4となるポリシリコン21p、22p、23p、24p、25p、セルチェイン選択線CSL0~CSLmとなるポリシリコン61pは、図24~図25で説明したように、アノード線ANL0~ANLm-1となる金属層2の配線パターンのスペース部の真上に形成されるからである。セル選択ゲート線CGL0~CGL4となるポリシリコン21p、22p、23p、24p、25pの双方の側壁には、メモリセルMCが形成される。このうち、セルアレーMCAの外周部に形成されるセル選択ゲート線CGL0~CGL4については、図24に示すように、セルアレーMCAの内側の側壁に形成されたメモリセルMCを使用する。これらのメモリセルMCは、例えば図24のようにy列目のビット線に注目すると、メモリブロックMB0yおよびMBm-1yにおけるセルチェインCCEの構成要素である。その他のセル選択ゲート線CGL0~CGL4については、双方の側壁に形成されたメモリセルMCが、メモリブロックMB0yおよびMBm-1yにおけるセルチェインCCO、またはメモリブロックMB1yおよびMBm-2yにおけるセルチェインCCE、CCOの構成要素として使用される。セルチェイン選択線CSL0~CSLmとなるポリシリコン61pの双方の側壁には、セルチェイン選択MOSトランジスタCCGが形成される。このうち、セルアレーMCAの外周部に形成されるセルチェイン選択線CSL0、CGLmについては、図25に示すように、セルアレーMCAの内側の側壁に形成されたMOSトランジスタを使用する。これらのMOSトランジスタは、例えば図25のようにy列目のビット線に注目すると、メモリブロックMB0yおよびMBm-1yにおけるセルチェインCCEのセルチェイン選択MOSトランジスタCCGである。その他のセルチェイン選択線CSL1~CSLm-1については、双方の側壁に形成されたMOSトランジスタが、メモリブロックMB0yおよびMBm-1yにおけるセルチェインCCO、またはメモリブロックMB1yおよびMBm-2yにおけるセルチェインCCE、CCOのセルチェイン選択MOSトランジスタCCGとして使用される。これまで説明してきたように、本実施形態3におけるセルアレーMCAは、Y方向に延伸する3つの系統の制御線を有する。これらの制御線を機能の観点で区別するために、アノード線ANL0~ANLm-1、セル選択ゲート線群MCGL、セルチェイン選択線CSL0~CSLmと称した。これら制御線は、ビット線3と直交する。そこで特に、アノード線ANL0~ANLm-1、セル選択ゲート線群MCGL、セルチェイン選択線CSL0~CSLmのいずれか1つの系統を、従来のメモリと同様にワード線と呼んでもよい。<実施の形態3:メモリアレー回路の動作>以下ではメモリブロックMB10におけるライト動作とリード動作について説明する。本動作では、セット動作において、メモリブロックMB10内の一対のセルチェインを導通させ、双方のセルチェインに配置されたメモリセルMC0にセットパルス電流SETPLSを印加して、一対のセルチェインに対して一括して情報を書き込む。図26は、アノード線ANL、ビット線BLにおける駆動電圧の関係を示す図である。選択すべきビット線BL0と非選択状態に保持するアノード線ANL0、ANL2~ANLm-1を、いずれの動作においても0Vとする。また、選択すべきアノード線ANL1と非選択状態に保持するビット線BL1~BLnー1を、リセット動作の時は5V、セット動作の時は4V、リード動作の時は2Vに駆動する。このような電圧印加状態において、メモリブロックMB内のダイオードPDに対するアノード線2とビット線3の電位差に着目すると、アノード線ANL1が正の電圧に駆動され、ビット線BL0が接地電圧に保持されることによって、メモリブロックMB10のみが順バイアス状態となる。すなわち、メモリブロックMB10が選択される。アノード線ANL0、ANL2~ANLm-1とビット線BL0の双方が接地電圧0Vに保持されるメモリブロックMB00、MB20~MBm-10は、電位差がゼロである。したがって、非選択状態に保たれる。アノード線ANL1とビット線BL1~BLn-1の双方が正の同じ電圧に駆動されるメモリブロックMB11~MB1n-1も、電位差がゼロである。したがって、非選択状態に保たれる。アノード線ANL0、ANL2~ANLm-1が接地電圧に保持され、ビット線BL1~BLn-1が正の電圧に駆動されるメモリブロックMB01~MB0、MB21~MBm-1n-1は、逆バイアス状態となる。ポリシリコンダイオードPDの耐圧は、5Vより大きくすることができる。したがって、いずれかのセルチェインが導通したとしても、ダイオードPDを流れる電流は抑制される。よって、これらのメモリブロックMB01~MB0、MB21~MBm-1n-1も非選択状態に保たれる。図27は、セルチェイン選択線CSLの駆動電圧を示す図である。セット動作では、セルチェイン選択線CSL1、CSL2を5V、他のセルチェイン選択線CSL0、CSL2~CSLmを0Vに駆動することにより、メモリブロックMB10内のセルチェインCCE、CCOを選択することができる。一方、リセット動作およびリード動作では、セルチェイン選択線CSL1、CSL2の何れか一方を5V、他のセルチェイン選択線を0Vに駆動することにより、メモリブロックMB10内のセルチェインCCE、CCOのいずれか一方を選択することができる。図28は、セル選択ゲート線CGL0~CGL4の駆動電圧を示す図である。セット動作において、セル選択ゲート線CGL0を0V、他のセル選択ゲート線CGL1~CGL4を5Vに駆動することにより、メモリブロックMB10のセルチェインCCE、CCOにおける最下層のメモリセルMC0のみを選択することができる。図29~図30は、図20に示した回路構成に対応する、メモリブロックMB10の断面図である。以下、図29を用いて、セット動作において選択されたメモリブロックMB10における各素子の状態を詳細に説明する。図29には、各端子の動作電圧が示されている。また、絶縁膜層32は、図21~図22では記載の簡易のために省いていたが、隣接するポリシリコンダイオードPDの間に埋め込まれた絶縁膜である。まず、ビット線BL0には0V、アノード線ANL1には4Vが印加される。セルチェインCCE、CCOでは、セット動作専用メモリセルMC0が接続されているセル選択ゲート線CGL0に0Vを印加し、ポリシリコン層8pをチャネルとするトランジスタをカットオフする。他のメモリセルMC1~MC4が接続されているセル選択ゲート線CGL1~CGL4には5Vを印加し、トランジスタを導通状態にする。セルチェイン選択線CSL1、CSL2となるポリシリコン61pには5Vを印加し、セルチェイン選択ゲートCCGを導通状態にする。このような制御により、セルチェインCCE、CCOでは、非選択状態にあるメモリセルMC1~MC4における伝達ゲートとなるMOSトランジスタTGが導通状態となって、チャネルの抵抗が低くなる。また、セルチェイン選択MOSトランジスタCCGも導通状態となるので、同MOSトランジスタにおけるポリシリコン層8pも抵抗が低くなっている。したがって、メモリセルMC1~MC4では、相変化材料層7の状態によらず、MOSトランジスタTGを介して、ほぼ同じ電流が流れるようにすることができる。選択状態にあるメモリセルMC0では、MOSトランジスタTGがカットオフされるので、相変化材料層7に電流が流れる。すなわち、相変化材料層7自身に流れるセット電流によって発生するジュール熱を利用して、セルチェイン全体の相変化材料7の抵抗値を低下させ、メモリブロックMB10内の全メモリセルに記憶された情報を、一括して消去、すなわち情報1に書き換える。次に、図30を用いて、リセット動作においてメモリブロックMB10のセルチェインCCO内のメモリセルMC1が選択された場合における各素子の状態を詳細に説明する。同図には、各端子の動作電圧が示されている。まず、ビット線BL0には0V、アノード線ANL1には5Vが印加される。セルチェインCCE、CCOでは、メモリセルMC1が接続されているセル選択ゲート線CGL1に0Vを印加し、ポリシリコン層8pをチャネルとするトランジスタをカットオフする。他のメモリセルMC0、MC2~MC4が接続されているセル選択ゲート線CGL0、CGL2~CGL4には5Vを印加し、トランジスタを導通状態にする。セルチェイン選択線CSL1となるポリシリコン61pには5V、セルチェイン選択線CSL2となるポリシリコン61pには0Vを印加して、セルチェインCCOにおけるセルチェイン選択ゲートCCGを導通状態にする。この時、セルチェインCCEにおけるセルチェイン選択ゲートCCGはカットオフ状態にある。このような制御により、セルチェインCCOでは、非選択状態にあるメモリセルMC0、MC2~MC4における伝達ゲートとなるMOSトランジスタTGが導通状態となって、チャネルの抵抗が低くなる。また、セルチェイン選択MOSトランジスタCCGも導通状態となるので、同MOSトランジスタにおけるポリシリコン層8pも抵抗が低くなっている。したがって、メモリセルMC0、MC2~MC4では、相変化材料層7の状態によらず、MOSトランジスタTGを介して、ほぼ同じ電流が流れるようにすることができる。選択状態にあるメモリセルMC1では、MOSトランジスタTGがカットオフされるので、相変化材料層7に電流が流れる。すなわち、相変化材料層7自身に流れるリセット電流によって発生するジュール熱を利用して、メモリセルMC1における相変化材料7の抵抗値を上昇させ、情報0を記録する。リセット動作時間は、セット動作時間よりも短いので、メモリセルMC1において発生したジュール熱の拡散範囲はメモリセルMC1に限定される。メモリセルMC2~MC4に対しても同様のリセット動作を行えば、所望のメモリセルに情報0を記録することができる。なお、読出し動作においては、アノード線ANL1にセット動作やリセット動作よりも低い2Vを印加しつつ、リセット動作と同様の選択動作を実施し、所望のメモリセルにおける相変化材料層7自身に流れる電流値を検出することによって、記憶情報を弁別する。<実施の形態3:まとめ>以上のように、本実施形態3に係る半導体記憶装置は、実施形態1で説明したメモリセルと比べて、実効的なメモリセル面積が半減されることにより、接続孔内のメモリセル間隔が狭まる。しかし、セット専用メモリセルを用いて一対のセルチェインを一括消去ここでは、セット動作した後に、情報記録用メモリセルへの逐次リセット動作を行うことによって、メモリブロックMB10内のメモリセルに選択的に電流を印加して、情報を記録することができる。なお、実施形態1~2におけるブロック選択トランジスタBTRに代えて、本実施形態3におけるポリシリコンダイオードPDを設けることもできる。ポリシリコンダイオードPDを用いれば、実装面積をブロック選択トランジスタBTRよりも低減することができる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。