"容量素子および抵抗素子を含むと共に二つの電源線の間に接続されたトリガ回路と、前記トリガ回路に並列に接続されると共に、制御電極が前記トリガ回路の出力端に接続された保護トランジスタとを備え、前記トリガ回路は、前記容量素子としてMISキャパシタを有し、前記抵抗素子は前記MISキャパシタの上部電極により構成されているESD保護回路。前記上部電極は、半導体により構成されている請求項1記載のESD保護回路。前記上部電極は、p型シリコンにより構成されている請求項2記載のESD保護回路。前記上部電極は、シリサイドを含まずp型シリコンのみにより構成されている請求項3記載のESD保護回路前記MISキャパシタの下部電極は、n型にドーピングされている請求項1記載のESD保護回路。前記上部電極は、二つの端子を有し、前記二つの端子の間の部分が前記抵抗素子となっている請求項1記載のESD保護回路。前記抵抗素子の平面形状は、蛇行形状である請求項6記載のESD保護回路。二つの電源線の間に接続された内部回路を保護するESD保護回路を備え、前記ESD保護回路は、容量素子および抵抗素子を含むと共に前記二つの電源線の間に接続されたトリガ回路と、前記トリガ回路に並列に接続されると共に、制御電極が前記トリガ回路の出力端に接続された保護トランジスタとを備え、前記トリガ回路は、前記容量素子としてMISキャパシタを有し、前記抵抗素子は前記MISキャパシタの上部電極により構成されている半導体装置。しかしながら、従来のRCトリガードMOS型のESD保護回路では、抵抗素子Rと容量素子Cとを別個に設けており、これらの合計占有面積が大きくなっていた。本開示の目的は、占有面積を小さくすることが可能なESD保護回路およびこれを備えた半導体装置を提供することにある。本開示によるESD保護回路は、容量素子および抵抗素子を含むと共に二つの電源線の間に接続されたトリガ回路と、トリガ回路に並列に接続されると共に、制御電極がトリガ回路の出力端に接続された保護トランジスタとを備え、トリガ回路は、容量素子としてMISキャパシタを有し、抵抗素子はMISキャパシタの上部電極により構成されているものである。本開示による半導体装置は、二つの電源線の間に接続された内部回路を保護するESD保護回路を備え、ESD保護回路は、上記本開示によるESD保護回路により構成されたものである。本開示のESD保護回路、または本開示の半導体装置では、静電気放電による正の高電圧パルスが一方の電源線に印加されると、容量素子および抵抗素子を含むトリガ回路により、保護トランジスタがオン導通状態とされる。これにより、一方の電源線に発生した高電圧はチャネル電流により他方の電源線に逃がされ、内部回路は保護される。ここでは、トリガ回路が、容量素子としてMISキャパシタを有し、抵抗素子はMISキャパシタの上部電極により構成されているので、従来のように容量素子と抵抗素子とを別個に設けた場合に比べて占有面積が削減される。本開示のESD保護回路、または本開示の半導体装置によれば、ESD保護回路のトリガ回路において、容量素子としてMISキャパシタを設け、抵抗素子をMISキャパシタの上部電極により構成するようにしたので、トリガ回路の容量素子と抵抗素子とを一体化し、占有面積を小さくすることが可能となる。以下、本開示の実施の形態について図面を参照して詳細に説明する。図1は、本開示の一実施の形態に係る半導体装置の構成を表したものである。この半導体装置1は、電源配線11とグランド配線12との間に、内部回路被保護回路20と、ESD保護回路30とを並列に接続したものである。ESD保護回路30は、静電気放電に起因する高電圧パルスから内部回路20を保護するものであり、保護用MOSトランジスタ31と、CMOSインバータ回路32と、容量素子Rおよび抵抗素子Cを含むトリガ回路33とを有している。ESD保護回路30は、後述するように抵抗素子Rと容量素子Cとが保護用MOSトランジスタ31をトリガするので、RCトリガードMOSと呼ばれる。本図中ではCMOSインバータは一段で示しているが、三段などの複数かつ奇数の段数としてもよい。電源配線11は、電源端子11Aが接続された電源電圧線である。グランド配線12は、グランド端子12Aが接続された基準電圧線である。保護用MOSトランジスタ31は、ESDに起因する高電圧をグランド配線12に逃がすためのものであり、電源配線11とグランド配線12との間に、トリガ回路33に並列に接続されている。保護用MOSトランジスタ31は、チャネルの導電型がN型のトランジスタであり、ドレインが電源配線11に、ソースがグランド配線12に接続されている。保護用MOSトランジスタ31の基板領域p型ウェル等はソースと電気的に短絡されているが、この構成は安定動作のために望ましいが必須ではない。CMOSインバータ回路32は、電源配線11とグランド配線12との間に直列に接続されたPMOSトランジスタ32Pと、NMOSトランジスタ32Nとを有している。PMOSトランジスタ32PおよびNMOSトランジスタ32Nの共通ゲートが、抵抗素子Rと容量素子Cの間の素子間ノードに接続されている。PMOSトランジスタ32PおよびNMOSトランジスタ32Nの共通ドレインCMOSインバータ回路32の出力端が、保護用MOSトランジスタ31のゲート制御電極に接続されている。トリガ回路33は、電源配線11とグランド配線12との間に、抵抗素子Rと、容量素子Cとを直列に接続したRC直列回路検出回路である。抵抗素子Rは電源配線11側に、容量素子Cはグランド配線12側にそれぞれ接続されている。トリガ回路33は、抵抗素子Rと容量素子Cとの接続点をCMOSインバータ回路32の入力端に接続している。このESD保護回路30の動作は、以下の通りである。まず、静電気放電が起こっていない通常の状態では、抵抗素子Rに比べて容量素子Cの抵抗値が高いため、抵抗素子Rと容量素子Cとの接続点の電位VRCはCMOSインバータ回路32の閾値電圧より高くなる。従って、CMOSインバータ回路32のNMOSトランジスタ32Nがオン、PMOSトランジスタ32Pがオフとなり、保護用MOSトランジスタ31はオフ非導通状態となる。ESDによる正の高電圧パルスが電源配線11に印加されると、抵抗素子Rと容量素子Cとの接続点の電位VRCは、容量素子Cへの電荷充電のため、電源配線11の電位に比べて遅れて上昇する。このとき、VRCがCMOSインバータ回路32の閾値電圧より低い一定期間は、CMOSインバータ回路32のNMOSトランジスタ32Nがオフ、PMOSトランジスタ32Pがオンとなる。これにより、電源配線11の電圧が保護用MOSトランジスタ31のゲートに印加され、上記の一定期間は保護用MOSトランジスタ31がオン導通状態となり、電源配線11に発生した高電圧はチャネル電流によりグランド配線12に逃がされて内部回路20は保護される。なお、上記の一定期間は、容量素子Cの容量値と、抵抗素子Rの抵抗値とを掛け合わせた時定数によりおおよそ決定される。図2は、パルス状のサージを印加するTLPTransmissionLinePulse装置により得られたESD保護回路30の放電電流特性の一例を表したものである。図2において横軸は、電源配線に発生するパルス電圧の波高値0.0Vから7.0Vまでの離散値を表し、縦軸は、そのときに図1の電源配線11からグランド配線12に流れる放電電流値を表している。図2において放電電流が立ち上がる電源配線の電圧約1.0Vは、パルスが発生したときの電荷量の全てが容量素子Cへの充放電のために費やされる状態から、一部がグランド配線12に流れ始める状態に変化するときの電源配線11の電圧を表している。RCトリガードMOSのトリガ回路33の時定数R×C以下、RCとも表記する。は、一般的に1μs前後に設定されることが多い。これは通常の電源投入時に動作する時間が長くなり過ぎないことなどを考慮して設定される。1μsのR×Cを半導体基板上で実現して、なおかつ素子の面積をもっとも小さくするには、抵抗素子Rと容量素子Cの面積を概ね同等にするのが効率良い。というのは、この二つの素子の面積の積は概ね一定で、その和を小さくするには二つの素子の面積を等しくするのが最も有利だからである。具体例として、抵抗素子Rをシート抵抗250Ω/□の多結晶シリコンで、容量素子Cを4fF/μm2のMISキャパシタで実現する場合、抵抗素子は幅1μm×実効長1000μmとして250kΩに、容量素子Cは実効面積を1000μm2とすることで4pFにして、250kΩ×4pF=1μsのRC時定数が実現される。そして、抵抗素子Rの占有面積と容量素子Cの占有面積とは、いずれも約1000μm2となる。なお、保護用MOSトランジスタ31は、瞬間的に大電流を流すために太いチャネル幅が要求され、1000μmを超えることも珍しくない。すなわち、占有面積にして抵抗素子Rや容量素子Cと同様に数千μm2になり得る。以上から分かるように、RCトリガードMOS型のESD保護回路30のトリガ回路33は数千μm2以上の面積を占有するので、この面積を削減することはコスト低減に直結する。本実施の形態は、トリガ回路33の抵抗素子Rと容量素子Cとを一体化することにより、RCトリガードMOS型ESD保護回路30のトリガ回路33の占有面積を削減するようにしたものである。以下、そのための構成について説明する。具体的には、図3に示したように、トリガ回路33は、容量素子CとしてMISキャパシタ35を有し、抵抗素子Rは、このMISキャパシタ35の上部電極35Cにより構成されている。これにより、このESD保護回路30およびこれを備えた半導体装置1では、トリガ回路33ひいてはESD保護回路30の占有面積を小さくすることが可能となっている。容量素子Cは、シリコンSi基板のpウェルまたはnウェルよりなる下部電極35Aの上に、ゲート酸化膜35Bを間にして、上部電極35Cを積層したMISキャパシタ35である。抵抗素子Rは、このMISキャパシタ35の上部電極35Cにより構成されている。すなわち、容量素子Cと抵抗素子Rとは、MISキャパシタ35に一体化され、容量-抵抗一体素子以下、RC一体素子という。34を構成している。上部電極35Cは、例えば、金属または半導体により構成されている。中でも、多結晶シリコンなどの半導体により構成されていることが好ましく、p型多結晶シリコンにより構成されていればより好ましい。理由については後述する。また、上部電極35Cは、低抵抗化を抑えるために、シリサイドを含まずp型多結晶シリコンのみにより構成されていることが好ましい。下部電極35Aは、n型にドーピングされていることが好ましい。理由については後述する。図4は、図3に示したRC一体素子34を、上部電極35C抵抗素子R側から見た平面構成を表したものである。上部電極35Cは、例えば、二つの端子図示せずを有し、この二つの端子の間の部分が抵抗素子Rとなっている。抵抗素子Rは、抵抗を高くするため細長い線により構成され、その平面形状は、細線を折り返した蛇行形状であることが好ましい。このように抵抗素子Rと容量素子Cとを一体化した場合、等価回路は図5のように表される。そして、RC一体素子34の端部図5中の出力ノードにおける実質的なRC遅延は、上部電極35Cの総抵抗をR、MISキャパシタ部分35の総容量をCとすると、概ねRC÷2に相当する。従って、例えば、上記の説明で例示したのと同じ1μsの時定数を得るためには、上記の説明で示した抵抗素子Rと容量素子Cとを別個に形成する場合に比べて、おおざっぱに言って約2倍のRCが必要になる。従って、RC一体素子34の抵抗素子Rを形成する多結晶シリコンのシート抵抗を250Ω/□、容量密度を4fF/μm2、と上記の説明の前提と同じ数字を用いた場合、寸法を幅1um、長さ1414um≒1000×√2とすることで、RC一体素子34の上部電極35Cの抵抗が約354kΩ、MISキャパシタ35の総容量が5.66pFとなり、実質的なRC遅延が354kΩ×5.66pF÷2=1μsとなる。すなわち、上述したように抵抗素子Rと容量素子Cとを別個に形成する場合には、抵抗素子Rと容量素子Cとがそれぞれ約1000μm2を占有し、合計面積が2000μm2となるのに対し、RC一体素子34の場合には約1414μm2に抑えることが可能となる。よって、RCトリガードMOS型ESD保護回路30において、占有面積が大きい抵抗素子Rおよび容量素子Cを、より小さい面積~約1/√2倍すなわち約0.7倍で実現することが可能になる。実際に、図6に示したようにRC一体素子34の出力ノードをインバータ32経由で保護MOSトランジスタ31を駆動する際の、出力ノードおよび保護MOSトランジスタ31のゲート電位を計算した例を図7に示す。比較のために、250kΩの抵抗素子Rと4pFの容量素子Cとを別個に用いる従来構成の場合の計算結果も合わせて示してある。図7から、総抵抗354kΩ、総容量5.66pFのRC一体素子34が、ほぼ同等の過渡特性を示すことがわかる。なお、例えば図6中の中間電位36で示されるノードのように、RC一体素子34の途中から電位を取り出せば、RC遅延がより小さい信号をも取り出すことができ、この反転信号で別の保護MOSトランジスタを駆動させれば、よりオンする時間すなわち放電時間を短く調整することも可能である。このようにMISキャパシタ35の上部電極35Cを抵抗素子Rとして活用するためには、上部電極35Cである多結晶シリコンのドーピング濃度を低くする必要があるが、例として用いている250Ω/□程度のシート抵抗であれば容易に実現可能であるし、ドーピング濃度を下げてさらに高抵抗化することも困難ではない。例えば、160nm厚の多結晶シリコン膜で250Ω/□のシート抵抗を実現する場合、抵抗率は0.004Ωcmになる。単結晶シリコンにおけるドーピング濃度と抵抗率の関係を目安として用いて0.004Ωcmとなる濃度を求めると、1019~1020/cm3の不純物濃度となり、これは実現容易な濃度である。また、濃度をこれよりさらに3桁程度まで減らすことも精度良く実現可能である。なお、多結晶シリコンにおけるドーピング濃度と抵抗の関係は、結晶性やウェハプロセス中の熱履歴にも左右されるので、上記見積もりはあくまで目安である。ここで、MISキャパシタ35の上部電極35Cの濃度を下げた場合のMISキャパシタ35の容量特性への影響について触れておく。図5のRC-MOS構造においては、MISキャパシタ35の上部電極35Cに正電圧が加えられる場合、すなわちVccピンに正のサージが入る場合のみを考慮すればよい。負のサージはダイオードによって逃がされるのである。であれば、上部電極35Cを形成する多結晶シリコンをp型とすれば、ここに正電圧が印加された場合にゲート酸化膜35Bに近い領域に正孔が蓄積した状態となるので、多結晶シリコン中の不純物濃度が低くてもMISキャパシタ35の実効的な容量が顕著に低下したりはしない。一方、多結晶シリコンをn型にした場合、これが正電圧に印加されると多結晶シリコンのうちゲート酸化膜35Bに近い領域に空乏層が広がってゲート酸化膜35Bの容量に対して直列に空乏層容量が入る形になるので、MISキャパシタ35の実効的な容量が低下して、実効的なRCが小さくなり、同じRC値を実現するためにはより大きい面積のRC一体素子34が必要となる。従って、MISキャパシタ35の上部電極35Cは、p型多結晶シリコンとするのが望ましい。この半導体装置1は、例えば、次のようにして製造することができる。本開示の対象として念頭に置いているのは、Si基板上に大規模集積回路を作製する上でポピュラーないわゆるMOSプロセスであり、その技術世代最小加工寸法には特に制限はなく、例えば0.18umプロセスから45nm以下の最新のプロセスまでを対象とする。本開示の有効性は製造プロセスによって左右されないので、プロセスの詳細には言及しないが、概略を以下に述べておく。Si基板に作製されたウェル上にMOSトランジスタが形成される。素子分離は一般的には浅溝分離shallowtrenchisolationSTIだが、これに限らない。ゲート酸化膜はSiO2,SiONあるいは金属酸化物を含有するいわゆる高誘電率ゲート絶縁膜からなる。同一基板上で複数水準の膜厚のゲート絶縁膜が用意されるのが一般的であり、高速論理回路部やスタティックランダムアクセスメモリSRAMの領域には薄いゲート絶縁膜が、入出力回路アナログ回路部には厚いゲート絶縁膜が使われるのが一般的である。先端プロセスで高誘電率ゲート絶縁膜を適用する場合には、厚いゲート絶縁膜はSiO2上に高誘電率ゲート絶縁膜が積層された構造となるのが一般的である。ゲート電極材料には多結晶シリコンや金属が用いられる。MOSトランジスタのソースやドレインの表面領域にはコバルトやニッケル等のケイ化物層シリサイド層が形成されていて、低抵抗化に貢献していることが多い。ゲート電極の上層部が多結晶シリコンからなる場合には、ここにもコバルトやニッケル等のケイ化物層シリサイド層が形成されることが多い。こういったMOSプロセス技術においては、主要構成素子であるMOSトランジスタ以外にも、抵抗素子や容量素子も必要とされるケースが多く、標準素子あるいはオプション素子として提供される。抵抗素子は、例えば素子分離絶縁膜上に細長い多結晶シリコンを形成することによって得ることができる。容量素子は、MOSトランジスタからソースとドレインを省くことで簡単に実現される。容量がゲート電圧によって大きく変化しないようにするために下部電極であるシリコン基板領域をウェルやMOSトランジスタのチャネルよりも高濃度にドーピングする、などの工夫が施されることもある。ゲート絶縁膜の膜厚水準を複数用意するMOSプロセスの場合には、容量素子となるMISキャパシタのゲート絶縁膜には漏れ電流を抑制するために厚い膜厚水準を適用するのが一般的である。上記のようなMOSプロセスを念頭に置いて、本実施の形態のRC一体素子34の製造工程について説明する。RC一体素子34は、例えば、容量素子Cとして図3に示したようなMISキャパシタ35を形成すると共に、このMISキャパシタ35の上部電極35Cを構成する多結晶シリコン層を抵抗素子Rとすることにより形成することができる。ここで、上述したMOSプロセス技術では、MOSトランジスタのソースやドレインの表面、ゲート電極の上層部などに、コバルトやニッケル等のシリサイド層を形成し、このシリサイド層が低抵抗化に寄与するようにしていた。しかしながら、抵抗素子Rとなる上部電極35Cの多結晶シリコン層については、シリサイド層が形成されてしまうことは望ましくない。従って、上述したMOSプロセス技術によってMOSトランジスタを形成する工程では、RC一体素子34の形成予定領域にケイ化物層シリサイド層が形成されないよう、公知の手法によってシリサイド阻害膜図示せずなどを形成しておくことが望ましい。MISキャパシタ35の下部電極35Aへのドーピングは、ゲートに正バイアスが印加された時の容量を大きくするために、n型とするのが望ましい。しかしながら、通常のウェルやチャネルよりも高濃度にドーピングするのであれば、p型にしても容量のロスは大きくならない。電気的容量を最も大きく取れるのは、n型で高濃度にドーピングする場合である。ただし、ドーピング後にゲート酸化を行うプロセスにおいては、下部電極35Aの不純物濃度が高すぎるとゲート酸化時に増速酸化が生じるので膜厚が厚くなり、逆に容量が低下してしまうので、下部電極35Aのドーピング濃度には限度がある。上部電極35Cに多結晶シリコンを用いる場合には、そのドーピングは、ゲートに正バイアスが印加された時の容量が大きくなるように、p型とするのが望ましい。本実施の形態においては、多結晶シリコンを抵抗素子Rとしても活用するので、ドーピング濃度を通常のMIS素子のゲート多結晶シリコンよりも小さく設定する必要があり、n型ドーピングの場合にはゲート空乏化による容量ロスが無視できなくなるので、p型でなければならない。なお、主要素子であるMOSFETのゲート電極に金属メタルゲート電極を用いるようなMOSプロセスを適用する場合には、この金属ゲート電極を上部電極35Cとして用いてもよい。抵抗をさらに高くしたい場合には製造工程を追加して、RC一体素子34として働くMIS部分の金属ゲート電極を除去して、p型の多結晶シリコンを形成してもよい。このように本実施の形態では、トリガ回路33において、容量素子CとしてMISキャパシタ35を設け、抵抗素子RをMISキャパシタ35の上部電極35Cにより構成している。よって、従来のように容量素子Cと抵抗素子Rとを別個に設けた場合に比べて約1/√2倍すなわち約0.7倍に占有面積を削減することが可能となる。以上、実施の形態を挙げて本開示を説明したが、本開示は上記実施の形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態では、トリガ回路33において抵抗素子Rは電源配線11側に、容量素子Cはグランド配線12側にそれぞれ接続されている場合について説明したが、容量素子Cを電源配線11側に、抵抗素子Rをグランド配線12側にそれぞれ接続した構成も可能である。例えば、上記実施の形態では、半導体装置1の構成を具体的に挙げて説明したが、全ての構成要素を備える必要はなく、また、他の構成要素を更に備えていてもよい。なお、本技術は以下のような構成を取ることも可能である。1容量素子および抵抗素子を含むと共に二つの電源線の間に接続されたトリガ回路と、前記トリガ回路に並列に接続されると共に、制御電極が前記トリガ回路の出力端に接続された保護トランジスタとを備え、前記トリガ回路は、前記容量素子としてMISキャパシタを有し、前記抵抗素子は前記MISキャパシタの上部電極により構成されているESD保護回路。2前記上部電極は、半導体により構成されている前記1記載のESD保護回路。3前記上部電極は、p型シリコンにより構成されている前記2記載のESD保護回路。4前記上部電極は、シリサイドを含まずp型シリコンのみにより構成されている前記3記載のESD保護回路5前記MISキャパシタの下部電極は、n型にドーピングされている前記1ないし4のいずれか1項に記載のESD保護回路。6前記上部電極は二つの端子を有し、前記二つの端子の間の部分が前記抵抗素子となっている前記1ないし5のいずれか1項に記載のESD保護回路。7前記抵抗素子の平面形状は、蛇行形状である前記6記載のESD保護回路。8二つの電源線の間に接続された内部回路を保護するESD保護回路を備え、前記ESD保護回路は、容量素子および抵抗素子を含むと共に前記二つの電源線の間に接続されたトリガ回路と、前記トリガ回路に並列に接続されると共に、制御電極が前記トリガ回路の出力端に接続された保護トランジスタとを備え、前記トリガ回路は、前記容量素子としてMISキャパシタを有し、前記抵抗素子は前記MISキャパシタの上部電極により構成されている半導体装置。"