半導体素子を形成する基板と、前記基板の上方に設けられた絶縁層と、前記絶縁層の上方に設けられた第1および第2選択線と、前記第1および第2選択線と前記絶縁層との間に設けられ、半導体層と絶縁体層が積層された構造を有する第1および第2積層体と、前記第1および第2積層体の側面と、前記絶縁層の上面のうち前記第1積層体と前記第2積層体の間隙部分とに沿って設けられるゲート絶縁層と、前記ゲート絶縁層の表面に沿って設けられるチャネル層と、前記チャネル層の表面に沿って設けられ、電流によって抵抗値が変化する抵抗変化材料を含む抵抗変化材料層と、を備えたことを特徴とする半導体記憶装置。請求項1において、前記チャネル層は、前記第1積層体の上端部分で前記第1選択線に電気的に接続されており、前記第2積層体の上端部分で前記第2選択線に電気的に接続されていることを特徴とする半導体記憶装置。請求項2において、前記絶縁層の上方に前記第1積層体と前記第2積層体を交互に配置し、前記第1選択線は、前記第2選択線の上方に前記第2選択線と交差する方向で配置されていることを特徴とする半導体記憶装置。請求項1において、前記抵抗変化材料層は、前記第1および第2積層体の側面のうち、前記第1および第2積層体の最上段から数えて2段目の底面よりも下方に設けられていることを特徴とする半導体記憶装置。請求項1において、前記第1積層体の側面に設けられている前記抵抗変化材料層と、前記第2積層体の側面に設けられている前記抵抗変化材料層との間に、第2絶縁層を設けたことを特徴とする半導体記憶装置。請求項1において、前記チャネル層は単層であることを特徴とする半導体記憶装置。請求項1において、前記半導体層と前記チャネル層は多結晶シリコン層で形成されていることを特徴とする半導体記憶装置。請求項1において、前記絶縁体層と前記ゲート絶縁層はシリコン酸化膜で形成されていることを特徴とする半導体記憶装置。半導体素子を形成する基板と、前記基板の上方に設けられた第1選択線と、前記第1選択線と前記基板との間に設けられ、半導体層と絶縁体層が積層された構造を有する第1および第2積層体と、前記第1および第2積層体の下方のうち前記第1積層体と前記第2積層体の間隙部分に設けられる第2選択線と、前記第1および第2積層体の側面と、前記第2選択線の上面のうち前記第1積層体と前記第2積層体の間隙部分とに沿って設けられるゲート絶縁層と、前記ゲート絶縁層の表面に沿って設けられるチャネル層と、前記チャネル層の表面に沿って設けられ、電流によって抵抗値が変化する抵抗変化材料を含む抵抗変化材料層と、を備えたことを特徴とする半導体記憶装置。請求項9において、前記第2選択線は、前記ゲート絶縁層、前記チャネル層、および前記第2選択線を用いて構成されるトランジスタのゲート電極として構成されていることを特徴とする半導体記憶装置。請求項9において、前記チャネル層は、前記第1積層体の上端部分で前記第1選択線に電気的に接続されていることを特徴とする半導体記憶装置。請求項11において、前記基板の上方に前記第1積層体と前記第2積層体を交互に配置し、前記第1選択線は、前記第2選択線と交差する方向で配置されていることを特徴とする半導体記憶装置。請求項9において、前記抵抗変化材料層は、前記第1および第2積層体の側面のうち、前記第1および第2積層体の最上段から数えて2段目の底面よりも下方に設けられていることを特徴とする半導体記憶装置。請求項9において、前記第1積層体の側面に設けられている前記抵抗変化材料層と、前記第2積層体の側面に設けられている前記抵抗変化材料層との間に、第2絶縁層を設けたことを特徴とする半導体記憶装置。請求項9において、前記チャネル層は単層であることを特徴とする半導体記憶装置。請求項9において、前記半導体層、前記チャネル層、および前記第2選択線は多結晶シリコン層で形成されていることを特徴とする半導体記憶装置。請求項9において、前記絶縁体層と前記ゲート絶縁層はシリコン酸化膜で形成されていることを特徴とする半導体記憶装置。上述のように、1層目のチャネル層を形成した後2層目のチャネル層を形成する際に、洗浄工程などによって1層目のチャネル層表面を清浄化することが考えられる。しかしこの場合、例えば自然酸化膜などの界面層がチャネル層表面に形成され、セルを選択するためのトランジスタのコンダクタンスを著しく低下させてしまう。この課題は、3次元積層化したNAND型フラッシュメモリにおいても同様に重大である。また、上述のようにチャネル層を2層構造にすると、トランジスタの電流特性が低下する可能性がある。特許文献2~3に記載されている構造では、貫通孔底部に成膜されたゲート絶縁膜を除去する必要はなく、選択トランジスタのチャネルは1層構造で構成することができる。しかしながら、2本の貫通孔で単位構造が構成されるので、微細化による高密度化が困難である。上記特許文献4~5に記載されている構造の下では、貫通溝内側は、メモリセルの部分はブロック絶縁層と電荷蓄積層とトンネル絶縁層とチャネル層で構成され、チェインストリングを選択するトランジスタの部分は、ゲート絶縁層とチャネル層で構成される。これはメモリ素子としてNAND型フラッシュメモリを採用しているためである。この構造の違いのために、メモリセルと選択トランジスタを一括で作製することができず、工程増加のみならず、フォトマスクのあわせずれや加工形状の不具合による歩留まり低下が懸念される。本発明は、上記のような課題を解決するためになされたものであり、積層体側面に形成されるチャネル層の特性が良好な半導体記憶装置を提供することを目的とする。本発明に係る半導体記憶装置は、半導体層を積層した積層体の上方に第1および第2選択線を配置し、積層体の側面および積層体間の底部にゲート絶縁層を形成している。本発明に係る半導体記憶装置によれば、良好なコンダクタンス特性を有する選択トランジスタで構成され、高い記憶密度をもつ半導体記憶装置を提供することができる。<実施の形態1:メモリ構造>図1は、本発明の実施形態1に係る半導体記憶装置の構造を示す俯瞰図である。実際の構造では選択線同士を絶縁する層間絶縁膜があるが、記載の便宜上省略している。以下、図1に示す構造について説明する。半導体基板001の上方には、第1選択線002と、第1選択線002に交差する方向に配置された第2選択線003とが設けられている。基板001の上には、絶縁層004が成膜されている。これは基板001とチャネル層010とを確実に絶縁するためのものであるが、必ずしも必要ではない。半導体基板001と選択線002および003との間に、基板001の高さ方向にN1層N≧1のゲート間絶縁層005とN層の半導体層006とがそれぞれ交互に積層された積層体007が形成されている。本実施形態1ではN=5としたが、Nの値は、抵抗体の抵抗値を書き換えるための電流値が確保できる限り大きくすることができる。隣接する積層体007の間隙部分には、溝構造008が形成されている。溝構造008と第2選択線003は、同じ方向図1のY方向に沿って形成されている。チャネル層010については、次の図2で説明する。図2は、図1のA-A線に沿った断面図である。溝構造008の側面と底面に沿って、ゲート絶縁層009、チャネル層010、抵抗変化材料層011がこの順番で形成されている。すなわち、積層体007の側面と、隣接する積層体007の間隙部分の底面に、これら3層が形成されていることになる。ゲート絶縁層009は、溝構造008の側面および隣接する積層体007の間隙部分底部に沿って形成されている。チャネル層010は、ゲート絶縁層009に沿って形成されている。抵抗変化材料層011は、電流によって抵抗値が変化する抵抗変化材料を含む。抵抗変化材料層011はチャネル層010に沿って形成されているが、積層体007の上側面部分については抵抗変化材料層011が除去されている。これについては後述の製造方法と併せて説明する。チャネル層010は、第1選択線002の下部に第1選択線002に沿うように形成され、積層体007の上端部分で第2選択線003と電気的に接続している。また、隣接する積層体007の上端部分では、チャネル層010と第1選択線002がコンタクト012を介して電気的に接続している。第1選択線002に接続する積層体007と、第2選択線003に接続する積層体007は、交互に配置されている。隣接する積層体007の側面に形成された、対向するチャネル層010または抵抗変化材料層011の間には、それぞれ絶縁層022または絶縁層021が形成されている。これら絶縁層は、対向するチャネル層010または抵抗変化材料層011を互いに短絡させないようにするために設けられている。図3は、図1のB-B線に沿った断面図である。B-B断面は、隣接する積層体007の間の溝構造008を横断する断面である。半導体記憶装置に流れる素子選択電流などの電流は、図1および図3に示すY方向に沿って流れる。溝構造008の底部には、基板001の側から順にゲート絶縁層009、チャネル層010、抵抗変化材料層011が形成されている。図4は、図1の上面図である。第1選択線002は省略している。積層体007の上端部分ではチャネル層010と第2選択線003が接続され、隣接する積層体007の上端部分はコンタクト012を介して第1選択線002図4では記載を省略し、コンタクト012のみを示したと接続されている。溝構造008の側面と底部には、抵抗変化材料層011が形成されている。図5は、図1のA-A線に沿った部分に形成されているチェインの等価回路図である。ここでは3つのU字型のチェイン013を例示した。チェイン013は、両端に設けた2つのチェイン選択トランジスタ014と015、セル選択トランジスタ016と抵抗変化材料層011で構成されるメモリセル017を複数個直列接続して構成されている。セル選択トランジスタ016は、積層体007の側面に形成されたゲート絶縁層009およびチャネル層010と、半導体層006で形成された配線018とによって形成されている。隣接するメモリセル017は、ゲート間絶縁層005によって区切られている。本実施形態1ではN=5であるので、4つのメモリセル017が直列に接続されている。積層体007の最上段の側面には抵抗変化材料層011が設けられていないので、この部分にはメモリセル017ではなくチェイン選択トランジスタ014と015が形成されることになる。ゲート絶縁層009、チャネル層010、抵抗変化材料層011は、溝構造008の側面と底部に沿って形成されているので、8つのメモリセル017がU字型状に連結したメモリセルチェインが形成されることになる。換言すると、ゲート絶縁層009、チャネル層010、抵抗変化材料層011を溝構造008の側面に積層する過程において、溝構造008底部のチャネル層010を除去しないので、隣接する側面に形成されたメモリセルチェインはU字形に接続されることになる。メモリセル017に対する読出または書込は、第1選択線002と第2選択線003を流れる電流によって実施される。まずチェイン選択トランジスタ014と015でチェインを選択し、次にセル選択トランジスタ016でメモリセル017を選択することができる。チェイン選択トランジスタ014と015およびセル選択トランジスタ016の各ゲート電極、および各ゲート電極に信号を送る配線018は、半導体層006によって形成されている。メモリセル017からデータを読み出し、またはデータを書き込む場合、対象メモリセル017が含まれるチェイン013のチェイン選択トランジスタ014および015の両方と同チェインに含まれる非選択セルのセル選択トランジスタ016をオン状態にする。加えて非選択チェインのチェイン選択トランジスタ014または015の少なくとも一方をオフにすることで、非選択チェインにおいて第1配線002から第2配線003に至る電流経路を遮断する。さらに、選択したメモリセル017のセル選択トランジスタ016をオフ状態にする。この状態で所望のパルス電流を第1選択線002に流すと、選択したメモリセル017の抵抗変化材料層011に電流が流れ、データ読み出しまたは書き込みを実施することができる。例えば、図5の左側チェイン013に含まれる8つのメモリセル017のうち、右上に配置されているメモリセル017に対してデータ書込またはデータ読出を実施する例を考える。まず左端のチェイン選択トランジスタ015とその右側の2つのチェイン選択トランジスタ014をオン状態にし、左側チェイン013を選択する。加えて右上メモリセル017のセル選択トランジスタ016をオフ状態にし、その他のメモリセル017のセル選択トランジスタ016をオン状態にする。これにより、右上メモリセル017の抵抗変化材料層011に電流が流れ、その他のメモリセル017についてはセル選択トランジスタ016に電流が流れるので、選択したメモリセル017についてのみデータ書込または読出を実施することができる。なお、2つのチェイン選択トランジスタ014をオン状態にすると、隣接する中央のチェイン013の左側面が選択されることになる。そのため、データ書込または読出を実施する前に右側の2つのチェイン選択トランジスタ015をオフ状態にし、中央のチェイン013に電流が流れないようにする必要がある。<実施の形態1:製造方法>以下では、本実施形態1に係る半導体記憶装置の製造方法を説明する。図6Aは、ゲート間絶縁層005と半導体層006を積層する工程の側断面図である。基板001の上部に絶縁層004を成膜した後、ゲート間絶縁層005と半導体層006を交互に積層し、N層目の半導体層006を成膜する。最後にN1層目のゲート間絶縁層005を成膜する。ここでは図1と同様にN=5としている。図6Bは、絶縁層004を成膜した状態における上面図である。基板001は、例えばシリコンウェハや、すでに図1のデバイスが作りこまれている基板が該当する。基板001の材料はシリコンに限らず、石英基板や、ガラス基板、サファイア基板などでもよく、とくに限定を加えるものではない。絶縁層004とゲート間絶縁層005は、例えばシリコン酸化膜やシリコン窒化膜などを用いて形成することができる。特に基板001としてガラス基板を用いた場合、絶縁層004としてシリコン窒化膜を用いると、基板001中に含まれる不純物がデバイスへ侵入することを阻止できる。また図1のデバイスが作りこまれている基板を基板001として採用した場合、絶縁層004は熱ブロック膜としても作用する。基板001がシリコンウェハである場合は上記のような機能は必要ないので、絶縁層004は省略することができる。半導体層006は、チェイン選択トランジスタ014と015に関しては配線003として機能し、セル選択トランジスタ016に関しては配線018とゲート電極として機能する。半導体層006として例えば非晶質シリコン膜を採用すると好適である。非晶質シリコン膜は、化学気相成長法を例えば600°C以下の温度条件で堆積することによって形成する。このとき不純物としてリンを1×1020原子/cm-3程度導入しておく。導入方法は公知の方法、例えば、原料ガスとしてジシランSi2H6とホスフィンPH3を用いる。このようにしてN1層のゲート間絶縁層005とN層の半導体層006を形成した後、高速熱処理で半導体層006を結晶化するとともに導入不純物であるリンを活性化する。図7Aは、溝構造008を形成する工程の側断面図である。溝構造008は、例えばリソグラフィとドライエッチングによって加工される。積層体007の下部へオーバーエッチングするか否かは、どちらでもよい。図7Bは、溝構造008を形成した状態の上面図である。溝構造008は、後に形成される第2選択線003と平行になるように形成される。図8Aは、ゲート絶縁層009とチャネル層010を成膜する工程の側断面図である。ゲート絶縁層009とチャネル層010は、溝構造008が完全に埋まらない程度の厚さで堆積する。ゲート絶縁層009としては、例えばシリコン酸化膜やシリコン窒化膜などを用いることができる。誘電率の高いシリコン窒化膜を採用すれば、トランジスタのコンダクタンスは改善する。チャネル層010としては、半導体層006同様、化学気相成長法で成膜した非晶質シリコン膜を採用するとよい。チャネル層010は半導体層006と異なり、トランジスタのチャネルとして機能するので、不純物を導入する必要はない。したがって、非晶質シリコン膜を真性層のまま利用するか、あるいは低濃度の不純物を導入してもよい。後者の場合、導入量を制御することにより、トランジスタの閾値を調整することができる。チャネル層010のうち、溝構造008の底部に形成されている領域010Bは、図5で説明したU字型チェインの左右を接続する配線としての役割を有する。したがって、抵抗値が低いことが望ましい。同様に、チャネル層010のうち第1選択線002や第2選択線003と電気的に接続する領域010Sは、抵抗値が低いことが望ましい。したがって、領域010Bと010Sの表面からイオン注入法により砒素などの不純物を1×1020原子/cm-3程度導入しておくとよい。チャネルの結晶化および導入不純物の活性化は、高速熱処理によって実施することができる。本熱処理は、図8の工程を実施する時点で、図6で実施する高速熱処理とまとめて実施してもよい。図8Bは、チャネル層010を成膜した状態の上面図である。積層体007の上端部分には領域010Sが形成され、溝構造008の底部には領域010Bが形成されている。図9Aは、抵抗変化材料層011を成膜した後にストライプ加工した状態の上面図である。図8A~図8Bで説明した状態において抵抗変化材料層011を成膜すると、積層体全体が抵抗変化材料層011によって覆われる。その後、チャネル層010と抵抗変化材料層011がストライプ状になるように、これらの層を加工する。図9Bは、図9AのC-C線に沿った断面図である。抵抗変化材料層011は、ゲート絶縁層009、チャネル層010、抵抗変化材料層011によって溝構造008が完全に埋まらない程度の厚さで堆積する。抵抗変化材料層011は、例えばGe2Sb2Te5やその混合物を採用することができる。チャネル層010と抵抗変化材料層011をストライプ状に加工する時、領域019ではチャネル層010と抵抗変化材料層011を残し、領域020ではこれらの膜を除去する。このとき、チャネル層010下部のゲート絶縁層009は残しても除去してもかまわない。図9では除去した例を示している。図9Cは、図9AのD-D線に沿った断面図である。領域020では、N1層目のゲート間絶縁層005N1が露出している。抵抗変化材料層011を加工する際に、必要に応じて膜はがれやダメージを低減するための保護膜を成膜することもできる。加工に際しては、後で形成される第1選択線002の下方に領域022が形成されるようにする。加工は例えばリソグラフィとドライエッチングにより実施される。図10A~図10Cは、絶縁層021で溝構造008を埋める工程を示す図である。本工程では、絶縁層021が溝構造008に充填され、また積層体007の上方が絶縁層021で埋められて、積層体007と溝構造008がいったん平坦化される。図11Aは、絶縁層021をエッチバックする工程を示す側断面図である。絶縁層021をエッチバックすることにより、抵抗変化材料層011の最上表面の高さが、N層目のゲート間絶縁膜層005Nの最上層005NUの標高よりも低く、N層目のゲート間絶縁膜層005Nの最下層005NDの標高よりも高くなるように加工する。すなわち、積層体007の最上段から数えて2段目底面よりも下方に抵抗変化材料層011が形成されるようにする。N1層目のゲート間絶縁膜層005N1、N層目の半導体層006N、N層目のゲート間絶縁膜層005Nは、図5で説明したチェイン選択トランジスタ014および015を形成するために用いられる。図11Bは、図11Aの上面図である。積層体007の上端部分は、チャネル層010の領域010Sが露出している。積層体007の側面には抵抗変化材料層011が形成され、対向する抵抗変化材料層011の間には絶縁層021が充填されている。図12Aは、絶縁層022を成膜する工程を示す側断面図である。絶縁層022を積層することにより、図11Aのエッチバック工程で形成された溝023を埋め戻す。さらにエッチバックにより、チャネル層010のうち積層体007の上端部分の領域010Sが露出するように加工する。図12Bは、図12Aの上面図である。溝構造008の間隙部分には、絶縁層022が充填されている。積層体007の上端部分では、チャネル層010の領域010Sが露出している。図13Aは、第2選択線003を形成する工程を示す側断面図である。本工程では、積層体007の上方に金属層もしくは多結晶シリコン層を形成し、リソグラフィとエッチングによって第2選択線003を形成する。このとき第2選択線003は、図9でストライプ状に加工されたチャネル層010および抵抗変化材料層011と交差する方向に形成する。また、第2選択線003が上方に形成されている領域010Sと、第2選択線003が上方に形成されていない領域010Sとが交互に配置されるように、第2選択線003を形成する。図13Bは、図13Aの上面図である。第2選択線003は、符号Lで示した場所においてのみ、領域010Sと電気的に接続されるように形成されている。図14Aは、絶縁層024を成膜する工程を示す側断面図である。絶縁層024を積層体007の上方に成膜することにより、半導体記憶装置の最上面を平坦化する。図14Bは、図14Aの上面図である。図15Aは、絶縁層024にコンタクトホール025を形成する工程を示す側断面図である。コンタクトホール025の加工は、例えばリソグラフィとドライエッチングにより実施される。コンタクトホール025は、第2選択線003がチャネル層010の表面領域010Sと接続する部分を除いて1個おきに形成する。図15Bは、図15Aの上面図である。コンタクトホール025を形成した部分のみ、チャネル層010の表面領域010Sが露出している。ここでは図15BのRで示した場所でのみ領域010Sが露出している。図16Aは、第1選択線002を形成する工程を示す側断面図である。本工程では、絶縁層024の上方およびコンタクトホール025内に金属層もしくは多結晶シリコン層を形成し、リソグラフィとエッチングで第1選択線002を形成する。図16Bは、図16Aの上面図である。第1選択線002は、図9でストライプ状に加工されたチャネル層010および抵抗変化材料層011と上面から見て重なるように形成される。以上、本実施形態1に係る半導体記憶装置のメモリセル部分を形成する工程について説明した。<実施の形態1:まとめ>以上のように、本実施形態1に係る半導体記憶装置は、積層体007の上方に第1選択線002と第2選択線003が配置され、溝構造008の底部にはゲート絶縁層009が形成されて下層と導通しないようになっている。2つの選択線を積層体007の上方に配置しているので、積層体007の下方にいずれかの選択線を配置したときのように下層と電気的導通をとる必要がなくなり、溝構造008の底部をいったん除去する工程が不要になる。すなわり、溝構造008の底部をいったん除去する工程によってチャネル層010にダメージを与えることがなくなり、チャネル層010の特性を良好に保つことができる点で有利である。また、溝構造008の底部をいったん除去した後に改めてチャネル層010を積層した場合、チャネル層010が2層構造となり、トランジスタの電流特性が低下する可能性があるが、本実施形態1ではチャネル層010を積層する工程は1度のみである。したがってチャネル層010は1層構造であり、2層化にともなってトランジスタの電流特性を低下させる懸念を回避することができる。また、特許文献4~5に記載されているように、NAND型フラッシュメモリに積層構造を適用して貫通孔もしくは貫通溝を作製し、積層構造を有する半導体装置を構成する場合、チャネル層010は溝側面で段差を持ち、2つの面を形成する。これは、チェインを選択するトランジスタとメモリセルの構造が異なるため、これらを2段階に分けてそれぞれ別の工程で作製しなくてはならないためである。一方で本発明のように抵抗変化材料層011を用いてメモリセル017を形成すれば、チェインを選択するトランジスタ014および015とメモリセル017を構成する選択トランジスタ016は同じ構造にすることができるため、一括して両方を形成することができる。これにより、フォトマスクのあわせずれや加工形状不良に起因する歩留まり低下を改善することができる。<実施の形態2>実施形態1では、第1選択線002と第2選択線003を積層体007の上方に配置することにより、溝構造008の底部をいったん除去することなくメモリセル017を形成したメモリ構造を説明した。本発明の実施形態2では、第2選択線003に相当する配線を溝構造008の底部下方に形成しつつ、溝構造008の底部をいったん除去することなくメモリセル017を形成したメモリ構造を説明する。<実施の形態2:メモリ構造>図17は、本実施形態2に係る半導体記憶装置の構造を示す俯瞰図である。実際の構造では選択線同士を絶縁する層間絶縁膜があるが、記載の便宜上省略している。以下、図17に示す構造について説明する。半導体基板001の上方には、第1選択線002と、第1選択線002に交差する方向に配置されたゲート電極026とが設けられている。基板001の上には、絶縁層004が成膜されている。これは基板001とチャネル層010とを確実に絶縁するためのものであるが、必ずしも必要ではない。積層体007と溝構造008は、実施形態1と同様である。ただし、第2選択線003に相当する配線が積層体007の上方から除去され、これに代えて溝構造008の底部の下方にゲート電極026が形成されている。ゲート電極026は、第2選択線003と同様に第1選択線002と交差する方向図17ではY方向に配置されている。したがってゲート電極026は、溝構造008と平行な方向に配置されていることになる。ゲート電極026は、その上面に形成されたゲート絶縁層009とチャネル層010によって、トランジスタ028として動作する。すなわちゲート電極026は、第2選択線003と同様の配線としての役割を有するとともに、幅広のトランジスタとしての役割を兼ねることができる。図18は、図17のA-A線に沿った断面図である。溝構造008の側面と底面に沿ってゲート絶縁層009、チャネル層010、抵抗変化材料層011がこの順に形成されている点は実施形態1と同様である。チャネル層010とゲート絶縁層009は、第1選択線002の下方に第1選択線002に沿うように形成されており、かつゲート電極026にも沿っている。溝構造008の底面にゲート絶縁層009、チャネル層010、抵抗変化材料層011が形成されている点は実施形態1と同様であるが、さらにその下方にゲート電極026が配置されているため、溝構造008の底部は溝構造008の側面のうち半導体層006に隣接している部分と同様の構造を備えることになる。これにより、溝構造008の底部にトランジスタ028が形成されることになる。さらには、トランジスタ028は溝構造008に沿って幅広に形成されているので、第2選択線003の代わりの配線としても機能することができる。図19は、図17のB-B線に沿った断面図である。実施形態1の図3で説明した構成に加えて、ゲート電極026が絶縁層004の上方に形成されている。半導体記憶装置に流れる素子選択電流などの電流は、図17および図19に示すY方向に沿って流れる。図20は、図17の上面図である。実施形態1とは異なり、第2選択線003は存在しないので、構造が簡易化されている。図21は、図17のA-A線に沿った部分に形成されているチェインの等価回路図である。実施形態1とは異なり、6つのI字型のチェイン027が形成される。チェイン027は、チェイン027の上端に設けたチェイン選択トランジスタ014、セル選択トランジスタ016と抵抗変化材料層011で構成されるメモリセル017を複数個直列接続して構成されている。チェイン027は、溝構造008の側面に相当する。チェイン027のうち、第1選択線002に接続されていない側の端部は、溝構造008の底面に延伸するように形成されたチャネル層010に接続されている。この部分のチャネル層010は、トランジスタ028のチャネルとなる。ゲート電極026に電圧が印加され、オン状態になったときのみトランジスタ028のチャネルに反転層が形成され、トランジスタ028が導通状態になる。トランジスタ028がオン状態になると、そのチャネルが配線と同様の機能を発揮するので、第2選択線003の代替としてトランジスタ028を用いることができる。メモリセル017からデータを読み出し、またはデータを書き込む場合、対象メモリセル017が含まれるチェインのチェイン選択トランジスタ014、同チェインに含まれる非選択セルのセル選択トランジスタ016、および同チェインに接続されているトランジスタ028をオン状態にする。加えて同チェインが接続していないチェイン選択トランジスタ014とトランジスタ028、および選択したメモリセルのセル選択トランジスタ016をオフ状態にする。この状態で所望のパルス電流を第1選択線002に流すと、選択したメモリセル017の抵抗変化材料層011に電流が流れ、その他のメモリセル017についてはセル選択トランジスタ016に電流が流れるので、選択したメモリセル017についてのみデータ書込または読出を実施することができる。本実施形態2では、実施形態1とは異なり、チェイン選択トランジスタ014または015をオン状態にしても、トランジスタ028をオン状態にしない限りチェイン027には電流が流れないので、チェイン選択トランジスタ014または015とトランジスタ028の組み合わせによってチェインを選択することができる。すなわち、チェイン027をI字型に形成することができる。<実施の形態2:製造方法>以下では、本実施形態2に係る半導体記憶装置の製造方法を説明する。図22Aは、ゲート電極026を形成する工程を示す側断面図である。基板001上部に絶縁層004を成膜した後、ゲート電極026となる多結晶シリコン膜を成膜し、ゲート電極026の形状に加工する。加工は例えばリソグラフィとドライエッチングにより実施される。その後、ゲート電極026の間のスペースを絶縁層029で埋める。図22Bは、図22Aの上面図である。絶縁層029でゲート電極026間のスペースを生めた後、化学的機械研磨法CMP:ChemicalMechanicalPosishingで上部の絶縁層029を除去し、ゲート電極026の上表面を露出させる。次に、図6~図7と同様にゲート間絶縁層005と半導体層006を交互に積層し、N層目の半導体層006を成膜した後、N1層目のゲート間絶縁層005を成膜し、溝構造008を形成する。ただし積層体007の下部へのオーバーエッチングはゲート電極026のエッチング後の厚さを十分確保した範囲内で許容される。オーバーエッチングをする場合は、ゲート電極026の幅が溝構造008の幅より広いことが望ましい。これはオーバーエッチングの際に絶縁層004がエッチングされないようにするためである。次に、図8と同様に、ゲート絶縁層009とチャネル層010を成膜する。実施形態1では、この時点で表面よりイオン注入法により砒素などの不純物を1×1020原子/cm-3程度導入する例を示した。本実施形態2では、ゲート電極026の上部のチャネル層010は、トランジスタ028がオフ状態のとき、すなわちチャネルに接続されているチェインすべてが非選択であるとき、十分高抵抗である必要がある。したがってこの時点での不純物注入は望ましくない。例えば、この後、埋め込み絶縁膜を成膜してエッチバックした後、イオン注入法により砒素などの不純物を導入する。このようにすれば、表面領域010Sだけに所望の不純物を導入することができる。この後、高速熱処理によりチャネルの結晶化および導入不純物の活性化を実施し、埋め込み絶縁膜を除去する。次に、図9と同様に抵抗変化材料層011を成膜した後、チャネル層010と抵抗変化材料層011をストライプ状に加工する。本実施形態2では、溝構造008の延伸方向に沿って溝構造008底面のゲート絶縁層009とチャネル層010を残す必要がある。エッチング工程の時間制御や、エッチング途中に溝構造008底部に保護絶縁膜を充填して再度エッチングするなどの手法により、溝構造008底部のゲート絶縁層009とチャネル層010を保護する。溝構造008底部の抵抗変化材料層011は除去することが望ましいが、トランジスタ028のチャネルコンダクタンスに影響を与えない範囲であれば、敢えて除去する必要は無い。次に、図10と同様に、絶縁層021で溝構造008を埋め、平坦化する。次に、図11と同様に、絶縁層021をエッチバックすることにより、抵抗変化材料層011の最上表面の高さが、N層目のゲート間絶縁層005Nの最上層005NUの標高よりも低く、N層目のゲート間絶縁層005Nの最下層005NDの標高よりも高くなるように加工する。次に、図12と同様に絶縁層022を成膜し、図11Aのエッチバック時にできた溝023を埋め戻す。さらにエッチバックにより、チャネル層010の表面領域010Sが露出するように加工する。図23Aは、第1選択線002を形成する工程を示す側断面図である。本工程では、積層体007の上方に金属層もしくは多結晶シリコン層を形成し、リソグラフィとエッチングで第1選択線002を形成する。このとき第1選択線002は、溝構造008およびゲート電極026と交差する方向に延伸するように形成する。図23Bは、図23Aの上面図である。以上、本実施形態2に係る半導体記憶装置のメモリセル部分を形成する工程について説明した。<実施の形態2:まとめ>以上のように、本実施形態2に係る半導体記憶装置は、実施形態1と同様にチャネル層010を1層構造としているので、実施形態1と同様の効果を発揮することができる。また、第2選択線003に相当する配線を溝構造008の底部に配置しているので、積層体007と各配線からなる構造の密度をより高めることができる。また、本実施形態2に係る半導体記憶装置は、実施形態1に係る半導体記憶装置がU字型のチェイン013で構成されているのに対し、メモリセル017の接続数が1/2となるI字型のチェイン027で構成されている。これにより、チェイン027の配線抵抗を削減し、メモリセル017の積層数を実施形態1よりも増やすことができる。