"同一基板上に、スイッチング素子と、液晶素子と、メモリとを有し、静止画像を表示する場合、前記メモリに前記メモリを制御する制御信号を入力する機能と、前記メモリに格納された画像データを基に前記液晶素子に画像を表示させる機能と、を有することを特徴とする表示装置。同一基板上に、スイッチング素子と、液晶素子と、メモリと、ドライバとを有し、前記スイッチング素子を構成する第1の薄膜トランジスタと、前記メモリを構成する第2の薄膜トランジスタと、前記ドライバを構成する第3の薄膜トランジスタとは、前記同一基板上に一体形成されており、静止画像を表示する場合、前記メモリに前記メモリを制御する制御信号を入力する機能と、前記メモリに格納された画像データを基に前記液晶素子に画像を表示させる機能と、を有することを特徴とする表示装置。同一基板上に、スイッチング素子と、液晶素子と、メモリとを有し、動画像を表示する場合、前記メモリに第1の画像データと前記メモリを制御する第1の制御信号とを入力する機能と、前記第1の画像データを基に前記液晶素子に画像を表示させる機能と、を有し、静止画像を表示する場合、前記メモリに前記メモリを制御する第2の制御信号を入力する機能と、前記メモリに格納された第2の画像データを基に前記液晶素子に画像を表示させる機能と、を有することを特徴とする表示装置。同一基板上に、スイッチング素子と、液晶素子と、メモリと、ドライバとを有し、前記スイッチング素子を構成する第1の薄膜トランジスタと、前記メモリを構成する第2の薄膜トランジスタと、前記ドライバを構成する第3の薄膜トランジスタとは、前記同一基板上に一体形成されており、動画像を表示する場合、前記メモリに第1の画像データと前記メモリを制御する第1の制御信号とを入力する機能と、前記第1の画像データを基に前記液晶素子に画像を表示させる機能と、を有し、静止画像を表示する場合、前記メモリに前記メモリを制御する第2の制御信号を入力する機能と、前記メモリに格納された第2の画像データを基に前記液晶素子に画像を表示させる機能と、を有することを特徴とする表示装置。半導体表示装置の大面積化が進み、また、半導体表示装置を搭載した携帯型の電子機器が広く普及するなかで、半導体装置の消費電力を低く抑えることは重要な課題となっている。例えば、従来の半導体表示装置を搭載した半導体装置において、静止画像を表示する場合を考える。図3に示した半導体装置のブロック図に従って静止画像を表示する場合、CPU314は、静止画像データを格納している第1のメモリ315から画像データを読み出し、第2の制御回路313でフォーマット変換等を行う。第2の制御回路313から出力された画像信号と制御信号は、半導体表示装置302に入力され、画素部319において表示が行われる。このように、静止画像を表示する場合においても、データの転送量や、CPUや制御回路が行う手続きは多く、動画像表示と同程度の電力が消費されることがわかる。同様のことは、図4に示した2つの半導体装置のブロック図にもあてはまる。本願発明では、特に静止画像を表示する場合に、消費電力を低く抑えることができる半導体装置を提供することを課題とする。上述したように、従来の半導体装置では、静止画像を表示する場合に、動画像表示と同程度の電力が消費される。これは、画像データを保持するメモリが半導体表示装置の外部に設けられているためである。この場合、静止画像であっても、動画像であっても、常に画像データを半導体表示装置へ供給することが必要となり、データ転送量や画像データに対する手続きの量は同程度となってしまう。そのため、従来の半導体装置では、静止画像を表示する際の消費電力を大幅に削減することは困難であった。本願発明では、上記課題を解決するために、画素部を形成する基板上にメモリ部を実装し、該メモリ部に格納した画像データを用いて静止画像を表示する。そして、半導体表示装置の外部からの信号の転送量を減らし、かつ、半導体表示装置の外部に設けられている回路CPU等への負担を軽減することによって、消費電力を大幅に削減する。本願発明では、メモリ部を画素部を形成する基板上に実装する形態として、メモリ部、画素部および画素部の駆動回路を同一基板上に一体形成する形態と、メモリ部と画素部の駆動回路とを同一基板上に一体形成したスティックドライバを、画素部を形成する基板上に実装する形態と、を考える。メモリ部、画素部および画素部の駆動回路を同一基板上に一体形成する形態は、主として、ポリシリコン膜を用いたTFTによって構成されるアクティブマトリクス型の半導体表示装置に用いられる。また、メモリ部と画素部の駆動回路とを同一基板上に一体形成したスティックドライバを、画素部を形成する基板上に実装する形態は、主として、アモルファスシリコン膜を用いたTFTによって構成されるアクティブマトリクス型の半導体表示装置、およびパッシブマトリクス型の半導体表示装置に用いられる。本願発明では、静止画像を表示する際に、画素部を形成する基板上に実装したメモリ部に格納した画像データを用いることができる。その結果、画像を表示する手続きの殆どを画素部を形成する基板上で行うことが可能となり、電力の消費は、従来のように半導体装置全体ではなく、主に画素部を形成する基板上で行われる。その場合、消費電力は、画素部を形成する基板の外部から画像データを入力して表示する場合と比較して、70以下とすることも可能である。また、画素部を形成する基板上で消費される電力が、全体の50以上好ましくは90以上とすることも可能である。画素部を形成する基板の外部からは簡単な制御信号を必要とするだけであり、場合によっては、半導体表示装置の外部に設けられた多くの回路CPUを含むにおいて、電源を停止することも可能である。このようにして、従来の半導体装置と比較して、消費電力を大幅に抑えることが可能となる。なお、外部からの制御信号としては、クロック信号やスタートパルス、及びメモリのアドレスや読み出しに関する信号等が含まれる。本願発明の半導体装置、画素部を形成する基板上にメモリ制御回路を実装することは好ましい。この場合、メモリ制御回路は、メモリ部と同一基板上に形成するとよい。つまり、スティックドライバによってメモリを実装する場合には、スティックドライバを構成する基板上にメモリ制御回路を形成し、またメモリ部を画素部と同一基板上に形成する場合には、画素部と同一基板上にメモリ制御回路を形成する。その結果、静止画像を表示する場合、メモリ制御回路でメモリのアドレスに関する計算等を行うことによって、画素部を形成する基板へ入力される制御信号をさらに軽減することができる。その結果、消費電力はさらに低く抑えられる。このようにして、低消費電力で静止画像を表示することができる半導体表示装置、および半導体表示装置を搭載した半導体装置が提供される。なお、メモリ部は、その用途から、メモリ全体で少なくとも一つの静止画像全体を格納するだけの記憶容量を有することが必要である。複数の静止画像を格納できる記憶容量を有することはさらに望ましい。可能であれば、短時間の動画像を格納できる記憶容量を有することも好ましい。メモリ部を構成するメモリとしては、SRAM、DRAMまたはEEPROMのいずれであってもよい。また、メモリ部を、SRAM、DRAMおよびEEPROMの組み合わせによって構成してもよい。この他、スティックドライバを形成する基板は、シリコン基板、SOI基板および絶縁表面を有する基板のいずれであってもよい。特に、スティックドライバを形成する基板を、画素部を形成する基板と同じ厚さおよび同じ材質とすることは好ましい。また、画像信号が入力されるのは、画素部の駆動回路のうちデータ線側駆動回路だけであるため、スティックドライバを用いてメモリと駆動回路を実装する場合には、データ線側駆動回路を備えたスティックドライバデータ線側スティックドライバにだけメモリ部を内蔵してもよい。例えば、ガラス基板を用いたスティックドライバの作製方法としては、YamazakietalUSPatentNo5821138や、YamazakietalUSPatentNo6118502の開示内容を参照することによりここに盛り込むこととする。以下に、本願発明の構成を示す。画素部と、画素部の駆動回路と、メモリ部と、を少なくとも備えた半導体装置であって、前記画素部と、前記画素部の駆動回路と、前記メモリ部と、は同一基板上に一体形成され、前記メモリ部に格納された画像データを基に画像を表示する機能を有することを特徴とする半導体装置が提供される。画素部と、画素部の駆動回路と、メモリ部と、を少なくとも備えた半導体装置であって、前記画素部は第1の基板上に形成されており、前記画素部の駆動回路と前記メモリ部とは第2の基板上に一体形成されており、前記第1の基板上の前記画素部以外の領域に前記第2の基板が設けられ、前記画素部の駆動回路からの信号が前記画素領域に入力するように接続されており、前記メモリ部に格納された画像データを基に画像を表示する機能を有することを特徴とする半導体装置が提供される。前記第2の基板は前記第1の基板と同じ厚さを有していてもよい。前記第2の基板は前記第1の基板と同じ材料を有していてもよい。前記第2の基板は絶縁表面を有する基板、SOI基板またはシリコン基板のうちの1つであってもよい。画素部と、データ線側駆動回路と、走査線側駆動回路と、メモリ部と、を少なくとも備えた半導体装置であって、前記画素部は第1の基板上に形成されており、前記データ線側駆動回路と前記メモリ部とは第2の基板上に一体形成されており、前記走査線側駆動回路は第3の基板上に一体形成されており、前記第1の基板上の前記画素部以外の領域に前記第2の基板と前記第3の基板とが設けられ、前記データ線側駆動回路からの信号と前記走査線側駆動回路からの信号とが前記画素領域に入力するように接続されており、前記メモリ部に格納された画像データを基に画像を表示する機能を有することを特徴とする半導体装置が提供される。前記第2の基板と前記第3の基板とは、前記第1の基板と同じ厚さを有していてもよい。前記第2の基板と前記第3の基板とは、前記第1の基板と同じ材料を有していてもよい。前記第2の基板と前記第3の基板とは、絶縁表面を有する基板、SOI基板またはシリコン基板のうちの1つであってもよい。前記半導体装置は前記メモリ部に格納された画像データを基に静止画像を表示する機能を有していてもよい。前記半導体装置はメモリ制御回路を備えており、前記メモリ制御回路と前記メモリ部とは同一基板上に一体形成されていてもよい。前記半導体装置は、画像の表示を行う機能を有する第1の領域と、画像データを前記第1の領域に供給する機能を有する第2の領域とからなり、前記第1の領域は、前記画素部を形成する基板を含んでおり、前記半導体装置は、前記第2の領域が供給する画像データを基に画像を表示する第1の表示方法と、前記第1の領域に設けられたメモリ部に格納された画像データを基に画像を表示する第2の表示方法と、を備えていてもよい。前記第2の表示方法によって前記半導体装置が消費する電力は、前記第1の表示方法によって前記半導体装置が消費する電力の70以下であってもよい。前記第2の表示方法を行う場合に、前記半導体装置が消費する電力の50以上は、前記第1の領域で消費されてもよい。前記第2の表示方法を行う場合に、前記半導体装置が消費する電力の90以上は、前記第1の領域で消費されてもよい。前記第1の表示方法は、前記第2の領域に設けられたCPUによって制御され、前記第2の表示方法は、前記第1の領域に設けられた制御回路によって制御され、前記第2の表示方法は、前記CPUの電源を停止した状態で行うことができてもよい。画像の表示を行う機能を有する前記半導体装置第1の半導体装置と、画像データを前記第1の半導体装置に供給する機能を有する半導体装置第2の半導体装置と、からなる半導体装置群であって、前記半導体装置群は、前記第2の半導体装置が供給する画像データを表示する第1の表示方法と、前記第1の半導体装置が有するメモリ部に格納された画像データを基に画像を表示する第2の表示方法と、を備えていることを特徴とする半導体装置群が提供される。前記第2の表示方法によって前記半導体装置群全体が消費する電力は、前記第1の表示方法によって前記半導体装置群全体が消費する電力の70以下であってもよい。前記第2の表示方法を行う場合に、前記半導体装置群全体が消費する電力の50以上は、前記第1の半導体装置によって消費されてもよい。前記第2の表示方法を行う場合に、前記半導体装置群全体が消費する電力の90以上は、前記第1の半導体装置によって消費されてもよい。前記第2の表示方法は、前記第1の半導体装置単独で行うことができてもよい。前記メモリ部は100kbit~10Gbitの記憶容量を有することが好ましい。前記メモリ部は1Mbit~128Mbitの記憶容量を有することがより好ましい。前記メモリ部は、SRAM、DRAM、またはEEPROMのいずれか1つによって構成されていてもよい。前記メモリ部は、SRAM、DRAM、またはEEPROMの組み合わせによって構成されていてもよい。前記半導体装置はアクティブマトリクス型液晶表示装置、パッシブマトリクス型液晶表示装置、アクティブマトリクス型EL表示装置、或いはパッシブマトリクス型EL表示装置のうちのいずれか1つであってもよい。前記半導体装置とは、ディスプレイ、ビデオカメラ、ヘッドマウントディスプレイ、DVDプレーヤー、ゴーグル型ディスプレイ、パーソナルコンピュータ、携帯電話、カーオーディオから選ばれた一つであってもよい。本願発明では、静止画像または短時間の動画像を表示することのできる半導体表示装置を搭載した半導体装置において、画素部を形成する基板上にメモリ部を実装する。その結果、静止画像を表示する場合に消費電力を低く抑えることのできる半導体表示装置、および半導体表示装置を搭載した半導体装置が提供される。本願発明ではまた、画素部を形成する基板上にメモリ部とメモリ制御回路とを設けてもよい。このような構成とすることによって、画素部を形成する基板の外部からはごく簡単な制御信号を入力するだけで静止画像または短時間の動画像を表示することができ、低消費電力の半導体表示装置および半導体表示装置を搭載した半導体装置が実現される。本願発明の特徴は、半導体装置において、画素部を形成する基板上にメモリ部を実装することにより、低消費電力で静止画像または短時間の動画像が表示できる点にある。本実施の形態では、半導体表示装置を搭載した半導体装置のブロック図と、画像を表示するまでの画像データの流れについて簡単に説明を行う。なお、メモリ部、駆動回路、および画素部といった本願発明を構成する各ブロックの詳細回路構成等についての説明は実施例を参照することができる。説明には、図1および図2を用いる。図1は画素部を形成した基板上にメモリ部を一体形成した半導体装置のブロック図であり、図2は画素部を形成した基板上に、メモリ部を備えたスティックドライバを実装した半導体装置のブロック図である。まず、図1を参照する。半導体装置101は、入力端子111、第1の制御回路112、第2の制御回路113、CPU114、第1のメモリ115、第2のメモリ116、及び半導体表示装置102によって構成される。また、半導体表示装置102は、メモリ部120、データ線側駆動回路117、走査線側駆動回路118、および画素部119によって構成される。メモリ部120、データ線側駆動回路117、走査線側駆動回路118、および画素部119は全て同一基板上に形成されている。半導体装置101において、半導体表示装置102を除いた部分は、図3に示した半導体装置従来の技術を参照と同様であるため、その部分の説明は省略する。ただし、第2の制御回路からの出力信号には、従来の技術で述べた画像信号と制御信号クロック信号、スタートパルス等以外に、メモリ部を制御する制御信号メモリのアドレス、書き込み、読み出しに関する信号が含まれる。画像特に、動画像を表示する際には、半導体表示装置102には画像信号と制御信号が入力される。まず、メモリ部へは画像信号及びメモリのアドレスや書き込み、読み出しに関する制御信号が入力され、画像信号はメモリ部120に格納される。メモリ部120に格納された画像データは制御信号によって再び読み出され、データ線側駆動回路117に送られる。同時に、データ線側駆動回路117と走査線側駆動回路118には、クロック信号やスタートパルスといった制御信号が入力され、画素部119においてメモリ部120から読み出された画像信号が表示される。静止画像を表示する場合には、半導体表示装置102へは制御信号だけが入力される。そしてメモリのアドレス、書き込み、読み出しに関する制御信号に従って、メモリ部120に格納された画像データが読み出され、データ線側駆動回路117に送られる。同時に、データ線側駆動回路117と走査線側駆動回路118には、クロック信号やスタートパルスといった制御信号が入力され、画素部119においてメモリ部120から読み出された画像信号を表示する。このように本願発明では、静止画像を表示する場合、画素部を形成する基板上に実装したメモリ部に格納された画像データを用いることができる。その結果、上述したように、画素部を形成する基板の外部からは簡単な制御信号が必要となるだけであり、画像信号を半導体表示装置の外部から送るといった、多量のデータ転送は不要となる。そして、画素部を形成する基板の外部において消費される電力を大幅に削減することができる。場合によっては、消費電力を、画素部を形成する基板の外部から画像データを入力して表示する場合と比較して、70以下とすることも可能である。また、画素部を形成する基板上で消費される電力が、全体の50以上好ましくは90以上とすることも可能である。さらに半導体装置101において、半導体表示装置102と第2の制御回路113を除く回路第1の制御回路112、第1のメモリ115、第2のメモリ116、CPU114の全て或は一部分は、完全に電源を停止することも可能である。このようにして、従来の半導体装置と比較して、消費電力を大幅に抑えることが可能となる。また本願発明では、画素部を形成する基板上にメモリ制御回路を一体形成してもよい実施例1参照。このような構成とし、画素を形成する基板上でメモリ制御回路でメモリのアドレスに関する簡単な計算を行うことによって、静止画像を表示する場合に半導体表示装置に入力される制御信号はさらに簡単なものとなる。そして消費電力はさらに低く抑えられる。なお、図1に示したメモリ部と画素部と画素部の駆動回路を一体形成した半導体表示装置は、主として、ポリシリコン膜を用いたTFTによって構成されるアクティブマトリクス型の表示装置に用いられる。しかし、これらに限定されるものではない。表示装置としては、液晶表示装置であっても、自発光層を有する表示装置代表的には、EL表示装置であってもよい。アクティブマトリクス型液晶表示装置の例としては実施例3、4を、また、アクティブマトリクス型EL表示装置の例としては実施例6、7を参照することができる。次に図2を参照する。半導体装置201は、入力端子211、第1の制御回路212、第2の制御回路213、CPU214、第1のメモリ215、第2のメモリ216、及び半導体表示装置202によって構成される。半導体装置201は、半導体表示装置202を除いて、図1に示した半導体装置101と同様であり、第2の制御回路からは、画像信号と制御信号クロック信号、スタートパルス等以外に、メモリ部を制御する制御信号メモリのアドレス、書き込み、読み出しに関する信号が出力される。また、半導体表示装置202は、メモリ部とデータ線側駆動回路の組220a、217a、220b、217b、220c、217cをそれぞれ同一基板上に形成したデータ線側スティックドライバ波線で囲んだ部分222a、222b、222c、走査線側駆動回路218a、218bをそれぞれ備えた走査線側スティックドライバ波線で囲んだ部分221a、221b、及び画素部219によって構成される。スティックドライバは、画素部を形成する基板上に実装される。そして、半導体表示装置102と同様に、動画像を表示する際には画像信号と制御信号が、静止画像を表示する際には制御信号だけが、それぞれ入力され、画素部219において画像が表示される。なお、半導体表示装置202は、画素部の駆動回路とメモリ部が複数個のスティックドライバによって、分割されているため、半導体装置202に入力された信号は、それぞれのスティックドライバに送られる。例えば、静止画像を表示する際には、それぞれのデータ線側スティックドライバに、メモリのアドレスや書き込み、読み出しに関する制御信号メモリ部に入力される、およびクロック信号やスタートパルスといった制御信号データ線側駆動回路に入力されるが入力され、それぞれの走査線側スティックドライバに、クロック信号やスタートパルスといった制御信号走査線側駆動回路に入力されるが入力される。このように、スティックドライバによってメモリを実装した本実施の形態においても、静止画像を表示する場合、画素部を形成する基板の外部からは、簡単な制御信号を入力するだけでよく、画像信号を半導体表示装置の外部から送るといった、多量のデータ転送に伴う消費電力は大幅に減少する。場合によっては、消費電力を、画素部を形成する基板の外部から画像データを入力して表示する場合と比較して、70以下とすることも可能である。また、画素部を形成する基板上で消費される電力が、全体の50以上好ましくは90以上とすることも可能である。さらに半導体装置201において、半導体表示装置202と第2の制御回路213を除く回路第1の制御回路212、第1のメモリ215、第2のメモリ216、CPU214の全て或は一部分は、完全に電源を停止することも可能である。このようにして、従来の半導体装置と比較して、消費電力を大幅に抑えることが可能となる。また、スティックドライバを形成する基板上にメモリ制御回路を一体形成してもよい実施例1参照。スティックドライバ内に設けたメモリ制御回路でメモリのアドレスに関する簡単な計算を行うことによって、静止画像を表示する場合に、画素部を形成する基板へ入力される制御信号はさらに簡単なものとなり、消費電力はさらに低く抑えられる。なお、図2に示したメモリ部と画素部の駆動回路を有するスティックドライバを実装した半導体表示装置は、主として、アモルファスシリコン膜を用いたTFTによって構成されるアクティブマトリクス型の表示装置や、パッシブマトリクス型の表示装置に用いられる。表示装置としては、液晶表示装置であっても、自発光層を有する表示装置代表的には、EL表示装置であってもよい。アクティブマトリクス型液晶表示装置の例としては実施例3、5を、アクティブマトリクス型EL表示装置の例としては実施例6、8を、パッシブマトリクス型の表示装置の例としては実施例9を参照することができる。なお、スティックドライバを形成する基板は、シリコン基板であっても、SOI基板であっても、絶縁表面を有する基板であってもかまわない。シリコン基板上またはSOI基板上に形成されたスティックドライバは小型で高特性である。また、スティックドライバを、画素部を形成する基板と同じ材料の基板上に形成すること、液晶表示装置において、対向基板と同じ厚さの基板上に形成すること、は以下の点で好ましい。まず同じ材料である場合には、熱膨張率が同じであるため、表示装置に温度変化が生じても熱応力が生じることはなく、TFTで作製された回路の特性が損なわれることがない。また、液晶表示装置の対向基板とスティックドライバを形成する基板が同じ厚さを有すること二より、半導体表示装置全体としての薄型化に寄与することができる。スティックドライバを実装する形態については、実施例5、8を参照することができる。本願発明では、このようにメモリ部を画素部を形成する基板上に実装する。本願発明によって、静止画像を表示する場合に消費電力を低く抑えることができる半導体表示装置、および半導体表示装置を搭載した半導体装置が提供される。なお、メモリ部は、その用途から、メモリ全体で少なくとも一つの静止画像全体を格納するだけの記憶容量を有することが必要である。複数の静止画像を格納できる記憶容量を有することはさらに望ましい。可能であれば、短時間の動画像を格納できる記憶容量を有することも好ましい。例えば、階調表示を行わない白黒のEGA規格の表示装置では一つの静止画像を表示するのに約256kbitのデータが必要である。また、RGBフルカラーのUXGA規格の表示装置において、画像信号として6bitのデジタル信号を用いる場合には、一つの静止画像を表示するのに約40Mbitのデータが必要となる。また、同様の表示装置において、1秒間に60フレームとして1分程度の動画像を表示する場合にはおよそ10Gbitのデータが必要となる。また、スティックドライバを実装する半導体表示装置においては、複数個のスティックドライバでデータ線側駆動回路の全体を構成するため、個々のスティックドライバに内蔵するメモリ部の容量は一つの静止画像データの容量より小さくてもよい。これらのことを考慮すると、メモリ部の容量は100kbit以上であることが好ましい。また、動画像を格納することを考慮した場合には、10Gbit程度の記憶容量を有することが好ましい。勿論、さらに大きな記憶容量を有していてもよい。また、XGA規格やUXGA規格の表示装置において、1~数十枚の静止画像のデータとワーク領域とを考慮した場合には、メモリ部の容量が1Mbit~128Mbitであることが望ましい。メモリ部を構成するメモリとしては、SRAM、DRAMまたはEEPROMのいずれであってもよい。SRAMは動作速度が非常に速いが集積密度が低く、DRAMは、動作速度がSRAMに劣るが集積密度はSRAMより高い。また、EEPROMは、動作速度がさらに遅いが集積密度が非常に高い、という特徴を有する。これらメモリ部を構成するメモリの例は、実施例10~13を参照することができる。また、メモリ部をSRAM、DRAMおよびEEPROMの組み合わせによって構成してもよい。例えば、動作速度の速いSRAMと、集積密度の高いEEPROMからなるメモリ部を設け、SRAMを一時的にデータを格納するバッファとして、またEEPROMをメインメモリとして使用することも可能である実施例14参照。なお、メモリ部に格納する画像データはデジタル信号であるので、入力される画像信号がアナログ信号である場合には、必要に応じてD/Aコンバータ若しくはA/Dコンバータを設ける必要がある。その場合、D/Aコンバータ若しくはA/Dコンバータはメモリ部を形成する基板上に一体形成することが望ましい。本実施の形態では、データ線側スティックドライバのみにメモリ部を設ける構成としたが、走査線側スティックドライバ内にメモリ部を設けても構わない。例えば、駆動方法が複雑な場合には、走査線側の駆動信号に関する情報をこのメモリ部に格納することができる。本実施の形態では、画像を表示する際に、画像信号をいったんメモリ部に格納した後、画像を表示する構成としたが、本願発明はこれに限定されない。画像信号をメモリ部とデータ線側駆動回路に同時に入力してもよいし、制御信号によってこれらのモードを切り替えてもよい。本願発明において、画素部を形成する基板上にメモリ制御回路を実装することも好ましい。図5および図6は、メモリ制御回路を有する半導体表示装置を搭載した半導体装置のブロック図である。半導体表示装置を除いた部分は、それぞれ、入力端子511、611、第1の制御回路512、612、第2の制御回路513、613、CPU514、614、第1のメモリ515、615、第2のメモリ516、616によって構成されており、実施の形態で説明した半導体装置図1参照と同様である。図5に示した半導体表示装置502は、メモリ制御回路517がメモリ部521、データ線側駆動回路518、走査線側駆動回路519、及び画素部520と同一基板上に一体形成している。また、図6に示した半導体表示装置602は、メモリ制御回路、メモリ部、データ線側駆動回路の組620a、621a、617a、620b、621b、617b、620c、621c、617cがそれぞれ一体形成されているスティックドライバ623a、623b,623cを画素部を形成する基板上に実装している。メモリ制御回路の役割は、半導体表示装置の外部からの制御信号を削減することである。例えば、メモリのアドレスの計算を行う回路を設けることによって、半導体表示装置の外部から送られてくるメモリのアドレスに関する制御信号を簡単なものにすることができる。また、メモリ部の制御だけに限定されず、走査線側駆動回路やデータ線側駆動回路の制御信号をより簡単にするための回路を含んでいても良い。メモリ制御回路は、半導体表示装置の外部からの制御信号を簡単化できる回路であればどのような公知の回路を含んでいてもよい。このようにメモリ制御回路を半導体表示装置、特に画素を形成する基板上に実装することによって、静止画像を表示する場合に、消費電力の小さい半導体表示装置、および半導体表示装置を搭載した半導体装置が提供される。なお、メモリ部とメモリ制御回路と画素部と画素部の駆動回路とを一体形成した半導体表示装置図5は、主として、ポリシリコン膜を用いたTFTによって構成されるアクティブマトリクス型の表示装置に用いられる。また、メモリ部とメモリ制御回路と画素部の駆動回路とを有するスティックドライバを、画素部を形成する基板上に実装した半導体表示装置図6は、主として、アモルファスシリコン膜を用いたTFTによって構成されるアクティブマトリクス型の表示装置や、パッシブマトリクス型の表示装置に用いられる。表示装置としては、液晶表示装置であっても、自発光層を有する表示装置代表的には、EL表示装置であってもよい。実施の形態で説明した半導体装置図1及び図2は、2つの独立した半導体装置と考えることもできる。本実施例では、2つの独立した半導体装置のうち、半導体表示装置を含む半導体装置について説明を行う。説明には、図7および図8を用いる。図7に示した半導体装置701は、入力端子711、制御回路712、半導体表示装置702によって構成される。半導体表示装置702において、メモリ部714は、画素部717、データ線側駆動回路715および走査線側駆動回路716と同一基板上に一体形成されている。一方、図8に示した半導体装置801は、入力端子803、制御回路804、半導体表示装置802によって構成される。半導体表示装置802は、メモリ部820a、820b,820cとデータ線側駆動回路817a、817b,817cを、スティックドライバによって画素部を形成する基板上に実装したものである。データ線側スティックドライバ822a、822b,822cを構成するメモリ部及びデータ線側駆動回路820a、817a、820b、817bおよび820c、817cは、それぞれ同一基板上に形成されている。また、走査線側駆動回路818a、818bもスティックドライバによって画素部を形成する基板上に実装されている。本実施例に示した半導体装置は、半導体表示装置の他に、画像信号のフォーマットを変換できる制御回路を有する。図7において、半導体装置701には、色信号、輝度信号、調整用の信号といった画像信号と制御信号が入力される。半導体装置701に入力された画像信号と制御信号は、入力端子711を経て制御回路712に入力され、半導体表示装置702に適した画像フォーマットに変換される。半導体装置702には、図1に示した半導体表示装置実施の形態参照に入力される画像信号と制御信号と同様な信号が入力され、画素部717において画像が表示される。半導体装置801においても全く同様である。なお、制御回路は、画素部とは別のチップで構成される。このような半導体装置においても、静止画像を表示する場合、画素部を形成する基板上に実装したメモリ部に格納された画像データを用いることができるため、画像信号を半導体表示装置の外部から送るといった、多量のデータ転送に伴う消費電力を大幅に削減することができる。場合によっては、第1の半導体装置701または801及び、第1の半導体装置に画層信号と制御信号を供給する第2の半導体装置の全体で消費される電力は、画像データを第2の半導体表示装置から供給して表示する場合と比較して、70以下とすることも可能である。また、第1の半導体表示装置で消費される電力が、全体の50以上好ましくは90以上とすることも可能である。さらに第2の半導体装置を用いずに、第1の半導体装置単独で静止画像を表示することも可能である。本実施例は、液晶ディスプレイ、ELディスプレイ等に応用することができる。また、本実施例は実施例1と組み合わせることができる。つまり、図7及び図8に示した半導体装置において、メモリ制御回路を半導体表示装置に実装しても良い。本実施例では、本願発明をアクティブマトリクス型液晶表示装置に応用した例について述べる。説明には図9を用いる。図9Aはアクティブマトリクス型液晶表示装置のブロック図である。図9Aに示したアクティブマトリクス型液晶表示装置は、画素904がマトリクス状に配置された画素部901と、データ線側駆動回路902と、走査線側駆動回路903と、メモリ部905とを有する。また、データ線側駆動回路902にはデータ線906が接続され、走査線側駆動回路903には走査線907が接続されている。容量線908にはコモン電位が与えられている。なお、画素部901、データ線側駆動回路902、走査線側駆動回路903およびメモリ部905は同一基板上に形成されていても良いし、データ線側駆動回路902、メモリ部905および走査線側駆動回路903が、実施の形態で説明したスティックドライバによって画素部を形成する基板上に実装されていても良い。図9Bは、画素部901を構成する画素904の回路図を示したものである。画素904は、スイッチング用TFT911、液晶素子914およびコンデンサ915を有し、スイッチング用TFT911のゲート電極は走査線907に、ソースドレイン電極の一方がデータ線906に接続されている。スイッチング用TFT911のソースドレイン電極の残る一方は、液晶914およびコンデンサ915に接続されている。また、液晶素子914の残る一方の電極は対向電極916に接続され、コンデンサ915の残る一方の電極は容量線908に接続されている。なお、容量線908を設けずに、コンデンサ915の電極の一方を対向電極916に接続しても構わない。さらに、コンデンサ915を設けなくても良い。また、スイッチング用TFT911はnチャネル型TFTでもpチャネル型TFTでもよい。本実施例は、実施例1および2のいずれの構成を組み合わせても良い。つまり、本実施例の半導体表示装置に実施例1で説明した制御回路を設けても良いし、本実施例の半導体表示装置を実施例2の半導体装置に搭載しても良い。本実施例では、本願発明を応用したアクティブマトリクス型液晶表示装置の上面図と断面図について説明を行う。図10Aは、液晶の封入まで行った状態を示すアクティブマトリクス型液晶表示装置の上面図である。図10Aにおいて、第1の基板1001上には、画素部1002、走査線側駆動回路1003、データ線側駆動回路1004、メモリ部1005、配線1006が形成されている。第1の基板1001と第2の基板1009とはシール材1008によって貼り合わされ、シール材1008で囲まれた2つの基板の間には液晶が封入されている図10Bの液晶層1010を参照。配線1006は、走査線側駆動回路1003、データ線側駆動回路1004、メモリ部1005、及び画素部1002に入力される信号を伝達するための接続配線であり、外部の半導体装置との接続端子となるFPCフレキシブルプリントサーキット1007から画像信号や制御信号を受け取る。次に、図10AをA-Aで切断した断面に相当する断面図を図10Bに示す。なお、図10A、Bでは同一の部位に同一の符号を用いている。図10Bにおいて、第1の基板1001上には画素部1002、走査線側駆動回路1003、配線1006が形成されている。画素部1002は液晶層に印加する電圧を制御するためのTFTスイッチング用TFTという、及びそのドレイン領域に電気的に接続されたコンデンサ、画素電極等を含む複数の画素により形成されている図示せず。また、走査線側駆動回路1003はnチャネル型TFTとpチャネル型TFTとを相補的に組み合わせたCMOS回路を用いて形成されている。また、第2の基板1009上には、カラーフィルタ、貝柱スペーサ、オーバーコート層、対向電極等が形成されている。図10Bに示した液晶表示装置は、上述した第1の基板1001及び第2の基板1009をシール材1008で貼り合わせ、第1の基板1001と第2の基板1009とシール材1008で囲まれた領域内に液晶を注入し液晶層1010の形成、配線1006とFPC1007を導電性材料1011を用いて電気的に接続したものである。なお、液晶材料には公知の液晶材料を用いれば良い。2つの基板の間隔は、第2の基板に設けられた貝柱スペーサによって決まるが、ネマチック液晶の場合には3~8μm、スメチック液晶の場合には1~4μmとする。また、シール材1008の露呈部及びFPC809の一部を覆うように第2のシール材を設けてもよい。なお、本実施例の構成は、実施例1~3のいずれの構成とも自由に組み合わせることが可能である。本願発明は、スティックドライバを用いたアクティブマトリクス型液晶表示装置にも応用することができる。図11Aは、液晶の封入まで行った状態を示すアクティブマトリクス型液晶表示装置の上面図である。図11Aにおいて、第1の基板1101上には、画素部1102、配線1106及び引き出し線1110が形成され、また、走査線側スティックドライバ1111a、1111b及びデータ線側スティックドライバ1112a、1112b、1112cが実装されている。走査線側スティックドライバ1111a、1111bは、走査線側駆動回路1103a、1103bをそれぞれ有しており、データ線側スティックドライバ1112a、1112b、1112cは、走査線側駆動回路とメモリ部1104a、1105a、1104b、1105b及び1104c、1105cをそれぞれ有している。また、第1の基板1101と第2の基板1109とはシール材1108によって貼り合わされ、シール材1108で囲まれた2つの基板の間には液晶が封入されている図11Bの液晶層1113を参照。配線1106は、走査線側スティックドライバ1111a、1111b、データ線側スティックドライバ1112a、1112b、1112c、及び画素部1102に入力される信号を伝達するための接続配線であり、外部の半導体装置との接続端子となるFPCフレキシブルプリントサーキット1107から画像信号や制御信号を受け取る。また引き出し線1110は、走査線側スティックドライバ1111a、1111bおよびデータ線側スティックドライバ1112a、1112b、1112cからの出力信号を画素部1102に入力するための配線である。次に、図11AをA-Aで切断した断面に相当する断面図を図11Bに示す。なお、図11A、Bでは同一の部位に同一の符号を用いている。図11Bにおいて、第1の基板1101上には画素部1102、配線1106、引き出し線1110が形成され、走査線側スティックドライバ1111aが実装されている。このうち、2つの基板が貼り合わされている領域は、図10B示した断面図実施例4参照と同様、第1の基板1101と第2の基板1109がシール材1108によって張り合わせられ、その間には液晶層1113が形成されている。また、配線1106の一方の端とFPC1107とは異方性導電材で接着されている。異方性導電材は樹脂1115と表面にAuなどがメッキされた数十~数百μm径の導電性粒子1114から成り、導電性粒子1114により配線1106とFPC1107とが電気的に接続されている。なお、シール材1108の露呈部、FPC1107の一部、走査線側スティックドライバ1111a、1111bの一部、及びデータ線側スティックドライバ1112a、1112b、1112cの一部を覆うように第2のシール材を設けてもよい。ここで、スティックドライバとその実装方法について簡単に述べる。図11Bには走査線側スティックドライバ1111aの断面図が示されており、走査線側駆動回路1103aと入出力端子1116を有する。そして、走査線側スティックドライバ1111aは、FPC1107と配線1106の接続方法と同様な方法によって実装されている。つまり、走査線側スティックドライバ1111aは異方性導電材で第1の基板1101に接着され、走査線側スティックドライバ1111aに設けられた入出力端子1116は、樹脂1115中に混入された導電性粒子1114により、引出線1110及び配線1106と電気的に接続されている。上述した実装方法は、本実施例の半導体装置に実装されている全てのスティックドライバにも用いられる。また、スティックドライバの実装方法は図11Bに示した方法に限定されるものではなく、ここで説明した以外にも公知のCOG方法やワイヤボンディング方法、或いはTAB方法を用いることが可能である。なお、スティックドライバは、シリコン基板、SOI基板、絶縁表面を有する基板のいずれの基板上に形成されていても構わない。特に、スティックドライバが第2の基板1109と同じ厚さを有する場合、表示装置全体としての薄型化に寄与することができる点で好ましい。また、スティックドライバが第1の基板1101と同じ材料からなる場合、液晶表示装置に温度変化が生じても熱応力が発生することなく、TFTで作製された回路の特性を損なうことはないという点で好ましい。なお、本実施例の構成は、実施例1~3のいずれの構成とも自由に組み合わせることが可能である。本実施例では、本願発明をアクティブマトリクス型EL表示装置に応用した例について述べる。説明には図12を用いる。図12Aはアクティブマトリクス型EL表示装置のブロック図である。図12Aに示したアクティブマトリクス型EL表示装置は、画素1204がマトリクス状に配置された画素部1201と、データ線側駆動回路1202と、走査線側駆動回路1203とを有する。また、データ線側駆動回路1202にはデータ線1206が接続され、走査線側駆動回路1203には走査線1207が接続されている。電源供給線1208には所定の電位が与えられている。なお、画素部1201、データ線側駆動回路1202、走査線側駆動回路1203およびメモリ部1205は同一基板上に形成されていても良いし、データ線側駆動回路1202、メモリ部1205および走査線側駆動回路1203が、実施の形態で説明したスティックドライバによって画素部を形成する基板上に実装されていても良い。図12Bは、画素部1201を構成する画素1204の回路図を示したものである。画素1204は、スイッチング用TFT1211、EL駆動用TFT1214、EL素子1216を有し、スイッチング用TFT1211のゲート電極は走査線1207に、ソースドレイン電極の一方がデータ線1206に接続されている。スイッチング用TFT1211のソースドレイン電極の残る一方は、EL駆動用TFT1214のゲート電極に接続されている。また、EL駆動用TFT1214のソース電極が電源供給線1208に、ドレイン電極がEL素子1216に接続されている。EL素子1216のもう一方の電極は対向電極1217に接続されている。なお、EL駆動用TFT1214のゲート電極と電源供給線1208の間にコンデンサを設けてもよい。また、EL駆動用TFTとしてnチャネル型TFTを用いる。スイッチング用TFT1211はnチャネル型TFTでもpチャネル型TFTでもよい。本実施例は、実施例1および2のいずれの構成を組み合わせても良い。つまり、本実施例の半導体表示装置に実施例1で説明した制御回路を設けても良いし、本実施例の半導体表示装置を実施例2の半導体装置に搭載しても良い。本実施例では、本願発明を応用したアクティブマトリクス型EL表示装置の上面図と断面図について説明を行う。図13Aは、EL素子の封入まで行った状態を示すアクティブマトリクス型EL表示装置の上面図である。図13Aにおいて、基板1301上には、画素部1302、走査線側駆動回路1303、データ線側駆動回路1304、メモリ部1305、配線1306が形成されている。また、1309はカバー材、1308はシール材であり、シール材1308で囲まれたカバー材1309と基板1301との間の領域には充填材1310図13B参照が設けられている。配線1306は、走査線側駆動回路1303、データ線側駆動回路1304、メモリ部1305、及び画素部1302に入力される信号を伝達するための接続配線であり、外部機器との接続端子となるFPCフレキシブルプリントサーキット1307から画像信号や制御信号を受け取る。ここで、図13AをA-Aで切断した断面に相当する断面図を図13Bに示す。なお、図13A、Bでは同一の部位に同一の符号を用いている。図13Bにおいて、基板1301上には画素部1301および走査線側駆動回路1303が形成されている。画素部1301はスイッチング用TFT、EL駆動用TFT、及び画素電極等を含む複数の画素により形成される。各画素は画素電極の下にカラーフィルタを有していてもよい。画素電極上には、開口部を有するように絶縁膜が形成され、その上にEL層、及び対向電極が形成される。対向電極は全ての画素に共通であり、配線1306を経由してFPC1307に電気的に接続されている。また、走査線側駆動回路1303はnチャネル型TFTとpチャネル型TFTとを相補的に組み合わせたCMOS回路を用いて形成される。図13Bに示したEL表示装置は、上述した基板1301にシール材1308を形成し、スペーサを散布後カバー材1309と貼り合わせ、基板1301とカバー材1309とシール材1308で囲まれた領域内に充填材11310を注入したものである。配線1306とFPC1307とは導電性材料1311を用いて電気的に接続されている。なお、EL層4029は公知のEL材料正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。EL材料として有機材料だけでなく無機材料を用いることができる。カバー材1309は、基板1301と同じ材料からなる板を用いればよい。また、シール材1308の露呈部及びFPC1307の一部を覆うように第2のシール材図示せずを設けてもよい。なお、本実施例の構成は、実施例1、2、6のいずれの構成とも自由に組み合わせることが可能である。本願発明は、スティックドライバを用いたアクティブマトリクス型EL表示装置にも応用することができる。図14Aは、EL素子の封入まで行った状態を示すアクティブマトリクス型EL表示装置の上面図である。図14Aにおいて、基板1401上には、画素部1402、配線1406及び引き出し線1410が形成され、また、走査線側スティックドライバ1411a、1411b及びデータ線側スティックドライバ1412a、1412b、1412cが実装されている。走査線側スティックドライバ1411a、1411bは、走査線側駆動回路1403a、1403bをそれぞれ有しており、データ線側スティックドライバ1412a、1412b、1412cは、走査線側駆動回路とメモリ部1404a、1405a、1404b、1405b及び1404c、1405cをそれぞれ有している。また、1409はカバー材、1408はシール材であり、シール材1408で囲まれたカバー材と基板との間の領域には充填材1410図14B参照が設けられている。配線1406は、走査線側スティックドライバ1411a、1411b、データ線側スティックドライバ1412a、1412b、1412c、及び画素部1402に入力される信号を伝達するための接続配線であり、外部の半導体装置との接続端子となるFPCフレキシブルプリントサーキット1407から画像信号や制御信号を受け取る。また引き出し線1410は、走査線側スティックドライバ1411a、1411bおよびデータ線側スティックドライバ1412a、1412b、1412cからの出力信号を画素部1402に入力するための配線である。次に、図14AをA-Aで切断した断面に相当する断面図を図14Bに示す。なお、図14A、Bでは同一の部位に同一の符号を用いている。図14Bにおいて、基板1401上には画素部1402、配線1406、引き出し線1410が形成され、走査線側スティックドライバ1411aが実装されている。このうち、2つの基板が貼り合わされている領域は、図13Bに示した断面図実施例7と同様、基板1401とカバー材1409がシール材によって張り合わせられ、その間には充填材1413が充填されている。なお、カバー材1409としては、基板1401と同じ材料の板を用いるとよい。また、配線1406の一方の端とFPC1407とは異方性導電材で接着されている。異方性導電材は樹脂1415と表面にAuなどがメッキされた数十~数百μm径の導電性粒子1414から成り、導電性粒子1414により配線1406とFPC1407とが電気的に接続されている。なお、シール材1408の露呈部、FPC1407の一部、走査線側スティックドライバ1411a、1411bの一部、及びデータ線側スティックドライバ1412a、1412b、1412cの一部を覆うように第2のシール材を設けてもよい。スティックドライバの実装方法については、実施例5で説明した内容と全く同様な方法を用いればよい。図14Bには走査線側スティックドライバ1411aの断面図が示されており、走査線側駆動回路1403aと入出力端子1416を有する。また、走査線側スティックドライバ1411aは異方性導電材で基板1401に接着され、走査線側スティックドライバ1411aに設けられた入出力端子1416は、樹脂1415中に混入された導電性粒子1414により、引出線1410及び配線1406と電気的に接続されている。上述した実装方法は本実施例の半導体装置に実装されている全てのスティックドライバにも用いられる。また、スティックドライバの実装方法は図14Bに示した方法に限定されるものではなく、ここで説明した以外にも公知のCOG方法やワイヤボンディング方法、或いはTAB方法を用いることが可能である。なお、スティックドライバは、シリコン基板、SOI基板、絶縁表面を有する基板のいずれの基板上に形成されても構わない。特に、スティックドライバがカバー材と同じ厚さを有する場合、表示装置全体としての薄型化に寄与することができる点で好ましい。また、スティックドライバが基板1401と同じ材料からなる場合、EL表示装置に温度変化が生じても熱応力が発生することなく、TFTで作製された回路の特性を損なうことはないという点で好ましい。なお、本実施例の構成は、実施例1、2、6のいずれの構成とも自由に組み合わせることが可能である。本願発明は、パッシブマトリクス型の表示装置に応用することも可能である。図15Aはパッシブマトリクス型の表示装置のブロック図である。図15Aに示したパッシブマトリクス型の表示装置は、画素部1501と、データ線側駆動回路1502と、走査線側駆動回路1503と、メモリ部1505とを有する。画素部は1501は、データ線側駆動回路1502に接続されているデータ線1506と、走査線側駆動回路1503に接続されている走査線1507と、がクロスして形成される。なお、データ線と走査線とは液晶層または自発光層を挟んで上下に形成されており、液晶表示装置の場合は、第1の基板と第2の基板上にそれぞれ形成され、EL表示装置の場合は、基板上にデータ線、EL層、走査線が積層して形成される。データ線側駆動回路1502と走査線側駆動回路1503とメモリ部1505とは、画素部を形成する基板上に、直接形成されても良いし、スティックドライバによって実装されて良い。図15Bには、一例として、スティックドライバを用いたパッシブマトリクス型液晶表示装置を示す。図15Bにおいて、第1の基板1511及び第2の基板1512にはそれぞれデータ線側スティックドライバ1514、走査線側スティックドライバ1515が実装されている。画素領域1513は、第1の基板側1511に形成された複数のデータ線と、第2の基板側に形成された複数の走査線とが交差して形成される。図示しないが、第1の基板に実装された走査線側スティックドライバは、走査線側駆動回路を有しており、走査線及び配線を経由してFPCに接続されている。また、第2の基板上に実装されたデータ線側スティックドライバは、データ線側駆動回路とメモリ部とを有しており、データ線及び配線を経由してFPCに接続されている。液晶層は、第1の基板と第2の基板との間に形成されている。スティックドライバを形成する基板は、画素部を形成する基板と同じ厚さと材質を有するものであることが好ましい。勿論、シリコン基板、SOI基板、及び絶縁表面を有する基板のいずれの基板上に形成されていても構わない。なお、本実施例の構成は、実施例1、2のいずれの構成を組み合わせても良い。つまり、本実施例の半導体表示装置に実施例1で説明した制御回路を設けても良いし、本実施例の半導体表示装置を実施例2の半導体装置に搭載しても良い。本願発明において、メモリ部を構成するメモリは、SRAM、DRAM、及びEEPROMのいずれであっても構わない。本実施例では、メモリ部のブロック図と基本的な動作に関する説明を行う。図16は、本願発明を構成するメモリ部のブロック図の一例である。図16において、メモリ部は、それぞれ1ビットのデータを記憶することができるメモリセルがマトリクス状に配置されたメモリセルアレイ1602、Xアドレスデコーダ1603、Yアドレスデコーダ1604、マルチプレクサ1606、書き込み回路1605、読み出し回路1607、および他の周辺回路1608、1609によって構成される。メモリ部は、SRAM、DRAM、及びEEPROMのいずれであってもよく、用途に応じたメモリセル、書き込み回路、読み出し回路、周辺回路等が選ばれる。Xアドレスデコーダ1603とマルチプレクサ1606には複数のビット線1611が接続されており、Yアドレスデコーダ1604には複数のワード線1610が接続されている。また、各メモリセルはワード線とビット線に接続されている。他の周辺回路には、アドレスバッファ回路、コントロールロジック回路、冗長回路、等が含まれ、必要に応じて設けられる。また、読み出し回路には、センスアンプが設けられることが好ましい。各メモリセルに関しては、実施例11~13を参照することができる。また、その他の回路に関しては、公知の回路構造を用いれば良い。次に、メモリ部の基本動作について述べる。まず、メモリ部の外部からメモリセルのアドレス情報が入力されると、Xアドレスデコーダ及びYアドレスデコーダによって、一本のワード線と一本のビット線が選択され、一つのメモリセルが選択される。また同時に、メモリ部の外部からの制御信号によって、読み出し動作と書き込み動作のいずれかが選択される。読み出し動作を行う場合には、選択されたメモリセルに接続されるビット線が読み出し回路と接続され、外部に出力される。また、書き込み動作を行う場合には、選択されたメモリセルに接続されるビット線が書き込み回路と接続され、入力データがビット線を介してメモリセルに書き込まれる。上述した動作は、SRAM、DRAM、及びEEPROMのいずれのメモリにおいてもおよそ共通である。なお、メモリの種類によっては各メモリセルにビット線対が接続される場合もある。この場合、メモリセルの選択は、一本のワード線と一対のビット線の選択によって行われる。また、EEPROMにおいては、書き込み動作と読み出し動作の他に、消去動作が行われる。各メモリに個別の読み出し動作や書き込み動作、或は消去動作に関しては、それぞれの回路構造に適した公知の動作方法を用いると良い。本願発明において、メモリ部は画素部を形成する基板上に形成されるか、スティックドライバを構成する基板上に形成される。メモリ部は実装される形態に応じて、バルクシリコン基板、SOI基板、及び絶縁表面を有する基板のいずれの基板上に形成されても構わない。本実施例は、実施例1~9のいずれの構成と組み合わせても良い。本願発明において、メモリ部を構成するメモリは、SRAM、DRAM、及びEEPROMのいずれであっても構わない。本実施例では、メモリ部としてSRAMを用いる場合について述べる。SRAMはDRAMやEEPROMと比較して、書き込み速度が非常に速いという特性を有する。また、入力されたデータは電源を切らない限り、次のデータが入力されるまで保持されるため、DRAMで必要とされるリフレッシュ動作は必要ない。また、SRAMはトランジスタのみを用いて形成することが可能なため、作製の工程を増加することなく、SRAMを画素部および画素部の駆動回路と一体形成することが可能である。図17A及び図17Bに、SRAMのメモリセルの一例を示す。図17Aにおいて、メモリセルは、2つのpチャネル型トランジスタ1701、1703と2つのnチャネル型トランジスタ1702、1704とを有するフリップフロップ1707と2個のスイッチング用トランジスタ1705、1706とからなる。フリップフロップ1707において、pチャネル型トランジスタ1701、1703のソース領域は高電圧側のVddに、nチャネル型トランジスタ1702、1704のソース領域は低電圧側のVssに、それぞれ接続されている。pチャネル型トランジスタ1701とnチャネル型トランジスタ1702は対になっており、pチャネル型トランジスタ1703とnチャネル型トランジスタ1704は対になっている。対になったpチャネル型トランジスタとnチャネル型トランジスタは、そのドレイン領域が互いに接続されている。また対になったpチャネル型トランジスタとnチャネル型トランジスタは、そのゲート電極が互いに接続されている。そして互いに一方の対のpチャネル型及びnチャネル型トランジスタのドレイン領域が、もう一方の対のpチャネル型及びnチャネル型トランジスタのゲート電極と電気的に接続されている。そしてpチャネル型1701とnチャネル型トランジスタ1702のドレイン領域電位をV1とするはスイッチング用トランジスタ1705のソースドレイン領域の一方に、pチャネル型1703とnチャネル型トランジスタ1704のドレイン領域電位をV2とするはスイッチング用トランジスタ1706のソースドレイン領域の一方に接続されている。フリップフロップ1707は、電位V1とV2が反転した電位となるように設計されている。つまり、電位V1がVddである場合には、電位V2はVssとなり、電位V2がVssである場合には、電位V1はVddとなる。そして、メモリセルに接続されるワード線Wとビット線対B1、B2が選択されると、スイッチング用トランジスタ1705と1706がオンの状態となり、書き込み時には、ビット線対B1、B2に入力される信号がフリップフロップ1707に書き込まれ、読み出し時には、フリップフロップ1707の電位V1とV2がビット線対B1、B2を経て読み出される。次に、図17Aに示したメモリセルとは異なるメモリセルを図17Bに示す。図17Bにおいて、メモリセルは2つのnチャネル型トランジスタ1711、1713と2つの抵抗1712、1714とを有するフリップフロップ1717と、2個のスイッチング用トランジスタ1715、1716からなる。フリップロップ1717において、nチャネル型トランジスタ1711、1713のドレイン領域は抵抗1712、1714を介して高電圧側のVddに、ソース領域は低電圧側のVssにそれぞれ接続されている。nチャネル型トランジスタのドレイン領域は、互いに他のnチャネル型トランジスタのゲート電極と電気的に接続されている。そしてnチャネル型トランジスタ1711のドレイン領域電位をV3とするはスイッチング用トランジスタ1715のソースドレイン領域の一方に、nチャネル型トランジスタ1713のドレイン領域電位をV4とするはスイッチング用トランジスタ1716のソースドレイン領域の一方に接続されている。フリップフロップ1717は、電位V3とV4とが反転した電位となるように設計されている。つまり、電位V3がVddである場合には、電位V4はVssとなり、電位V4がVssである場合には、電位V3はVddとなる。そして、メモリセルに接続されるワード線Wとビット線対B1、B2が選択されると、スイッチング用トランジスタ1715と1716がオンの状態となり、書き込み時には、ビット線対B1、B2に入力される信号がフリップフロップ1717に書き込まれ、読みだし時には、フリップフロップ1717の電位V1とV2がビット線対B1、B2に読み出される。なお、SRAMのメモリセルは、図18に示したものに限られるわけではない。他の公知のSRAMのメモリセルであっても構わない。本実施例は、実施例1~10のいずれの構成と組み合わせても良い。本願発明において、メモリ部を構成するメモリは、SRAM、DRAM、及びEEPROMのいずれであっても構わない。本実施例では、メモリ部としてDRAMを用いる場合について述べる。DRAMは、後述するようにメモリセルが一つのトランジスタと一つのキャパシタからなるため、SRAMと比較して小面積のメモリセルを実現することができる。その結果、SRAMと比して大容量かつ低コストのメモリを実現することができる。また、動作速度は、SRAMには劣るが、EEPROMよりも優れている。DRAMはトランジスタとキャパシタを用いて形成することが可能なため、キャパシタの形成プロセスを加えるだけで、DRAMを画素部および画素部の駆動回路と一体形成することが可能である。図18に、DRAMのメモリセルの一例を示す。図18において、メモリセルは、電荷を蓄えるためのキャパシタ1802と、電荷の充放電を制御するスイッチング用トランジスタ1801からなる。スイッチング用トランジスタ1801のゲート電極はワード線Wに、ソースドレイン領域の一方はビット線Bに、ソースドレイン領域の残る一方はキャパシタ1802に接続されている。キャパシタ1802の残る一方の電極には基準電位が与えられている。DRAMは、メモリセルを構成するキャパシタに電荷がある状態とない状態によって、1ビットの情報を格納する。データの書き込みは、ワード線Wに接続されるスイッチング用トランジスタ1801をオンの状態として、ビット線Bの電位を高電位または低電位とすることで、メモリセルのキャパシタ1802に蓄積される電荷量を制御する。一方、データの読み出しは、ワード線Wに接続されるスイッチング用トランジスタをオンの状態1801として、メモリセルのキャパシタ1802の容量とビット線Bの寄生容量とを再分配させ、ビット線Bの電位の変化を、センスアンプを有する読み出し回路で検出する。なお、DRAMでは、スイッチング用TFTのオフ電流によってキャパシタに蓄積された電荷は短時間のうちに消失してしまう。DRAMではこれを防ぐために、一定期間毎に読み出しを行い、再書き込みを行うリフレッシュ動作が必要となる。なお、DRAMを構成するメモリセルの構造特にキャパシタの構造は、公知の構造を用いればよい。本実施例は、実施例1~10のいずれの構成と組み合わせても良い。本願発明において、メモリ部を構成するメモリは、SRAM、DRAM、及びEEPROMのいずれであっても構わない。本実施例では、メモリ部としてEEPROMを用いる場合について述べる。EEPROMは、SRAMやDRAMと異なり、不揮発性のメモリである。このため、EEPROMを本願発明におけるメモリ部に用いた場合には、電源を切った状態においても記憶を消失することはなく、電源を切る以前の静止画像を再表示することが可能である。EEPROMは、書き込み動作が遅いという欠点があるが、メモリセルを一つのメモリトランジスタによって構成することができる。その結果、SRAMやDRAMと比べてメモリセルの面積を小さくすることができ、記憶容量の大きなメモリを実現することが可能となる。EEPROMはメモリトランジスタによって形成されるが、代表的なメモリトランジスタとしては、フローティングゲート電極を有するメモリトランジスタが挙げられる。この場合、作製工程においては、フローティングゲート電極を形成する工程を加えることによって、EEPROMを画素部および画素部の駆動回路と一体形成することが可能である。EEPROMは、1ビット毎の動作が可能なフル機能EEPROMと、消去動作をブロック毎に行うフラッシュメモリとに分類される。フラッシュメモリはさらに、NOR型、NAND型といったいくつかの種類に分けられる。フル機能EEPROMはメモリセルは2つのメモリトランジスタにより構成されるため大容量化には適さないが、高機能を有する。一方、フラッシュメモリはメモリセルが1つのメモリトランジスタによって構成されるため、高い集積密度を実現することができる。勿論、本願発明において、メモリ部にEEPROMを用いる場合には、上述したEEPROMを含む、公知のいずれのEEPROMを用いても構わない。図19には、EEPROMの一例として、NOR型フラッシュメモリのメモリセルの回路図を示す。図19において、メモリセルは一つのメモリトランジスタ1901によって構成される。メモリトランジスタのコントロールゲート電極はワード線Wに接続されており、ソースドレイン領域の一方はビット線Bに接続されている。ソースドレイン領域の残る一方には電位V0が与えられている。メモリトランジスタ1901はnチャネル型であってもpチャネル型であっても構わないが本実施例では、nチャネル型とする。EEPROMは、メモリセルを構成するメモリトランジスタのフローティングゲート電極に電荷がある状態とない状態によって、1ビットの情報を格納する。以下に、基本的な書き込み、読み出し、及び消去動作について述べる。メモリトランジスタ1901にデータを書き込む場合は、電位V0をGNDとし、ビット線Bとワード線Wに、それぞれ正の高電圧例えば20Vを印加する。その結果、インパクトイオン化によって発生したホットエレクトロンがフローティングゲート電極に注入され書き込みが行われる。メモリトランジスタのしきい値電圧は、フローティングゲート電極に蓄積された電荷量に依存して変化する。メモリトランジスタ1901に記憶されたデータを読み出す場合には、電位V0をGNDとし、ワード線Wに所定の電圧後述を印加する。そして、メモリトランジスタ1901のフローティングゲート電極に電荷が蓄積されている場合と蓄積されていない場合のしきい値電圧に対応して、メモリセルに記憶されているデータをビット線Bから読み出す。なお、所定の電圧は、消去された状態フローティングゲート電極に電子が蓄積されていない状態におけるしきい値電圧と書き込まれた状態フローティングゲート電極に電子が蓄積された状態におけるしきい値電圧の間に設定すればよい。例えば、消去された状態のメモリTFTが0.5V以上3.5V以下のしきい値電圧を有し、書き込まれた状態のメモリTFTが、6.5V以上のしきい値電圧を有する場合には、所定の電圧として例えば5Vを用いることができる。最後に、メモリトランジスタ1901の消去を行う場合、電位V0およびワード線WをGNDに落す。そして、ビット線Bに正の高電圧例えば20Vを印加すると、メモリトランジスタ1901において、フローティングゲート電極に蓄積されている電子がトンネル電流によってドレイン領域へ注入され、記憶されていたデータが消去される。なお、本実施例は、実施例1~10のいずれの構成と組み合わせても良い。本願発明では、メモリ部を複数のメモリによって構成してもよい。本実施例では、メモリ部をSRAMとフラッシュメモリで構成した半導体表示装置の説明を行う。SRAMはDRAMやEEPROMと比較して、高速なデータの書き込みを行うことができる。一方、フラッシュメモリはSRAMやDRAMと比較して、高い集積度を実現することができる。本実施例では、このようなメモリの特徴を活かしてSRAMをキャッシュメモリとして、またフラッシュメモリをメインメモリとして用いる。図20に、本実施例の半導体表示装置のブロック図を示す。本実施例の半導体表示装置2001には、フラッシュメモリ2004とSRAM2003とからなるメモリ部2009と、画素部2007と、走査線側駆動回路2006と、データ線側駆動回路2005と、メモリ制御回路2002と、が設けられている。また、画像信号および様々な制御信号等は、FPCフレキシブルプリントサーキット2008を経由して送られてくる。本実施例において、メモリ制御回路2002は、SRAM2003およびフラッシュメモリ2004に画像データを格納したり読み出したりという動作を制御する。半導体表示装置2001の外部の制御回路によってメモリ部2009を制御する場合には、メモリ制御回路2002を設けなくてもよい。本実施例の半導体装置2001は、メモリ部2009と、画素部2007と、走査線側駆動回路2006と、データ線側駆動回路2005と、メモリ制御回路2002と、を同一基板上に一体形成する形態でもよいし、メモリ部2009とデータ線側駆動回路2005とメモリ制御回路202とを一体形成したスティックドライバ、及び走査線側駆動回路2006を備えたスティックドライバを画素を形成する基板上に実装する形態でも良い。まず、画像を表示する場合について述べる。本実施例の半導体表示装置2001において、外部から送られてきた画像信号と制御信号はFPC2008を経由してメモリ制御回路2002に入力される。そして、画像信号はまずSRAM2003に格納された後、再び読み出され、データ線側駆動回路2005とフラッシュメモリ2004へ送られる。そして、画像信号は画素部2007において表示されるとともに、フラッシュメモリ2004において格納される。なお、フラッシュメモリ2004への書き込み方法としては、多ビットの同時書き込みを行い、書き込みの高速化を図ることが好ましい。静止画像を表示する場合には、半導体表示装置2001の外部からは制御信号だけがFPC2008を経由してメモリ制御回路2002に入力される。そして、メモリ制御回路2002から出力された制御信号に従って、フラッシュメモリに格納された画像データを画素部において表示する。このように、SRAMをキャッシュメモリとすることによって、書き込み速度の遅いフラッシュメモリをにおいても画像データの格納を行うことが可能となる。また、集積度の高いフラッシュメモリをメインメモリとすることによって、SRAMやDRAMを用いた場合よりも多くの画像データを格納することが可能となる。例えば、SRAMを1kbit~1Mbit、フラッシュメモリを1Mbit~10Gbitなどとするとよい。特に、大容量のフラッシュメモリを設ける場合には、メモリ部に格納した画像データによって、短時間の動画像を表示することも可能となる。なお、本実施例の構成は、実施例1~13のいずれの構成とも自由に組み合わせて実施することができる。本実施例では、本願発明における画素部の駆動回路について説明する。図21は、走査線側駆動回路の回路構成の一例を示したものである。図21において、走査線側駆動回路は、信号の入力側からシフトレジスタ回路2101、レベルシフタ回路2102、バッファ回路2103が設けられている。シフトレジスタ回路2101の電源電圧は3~5Vで動作させるが、バッファ回路2103は画素を構成するスイッチング用TFTを駆動できる電圧で動作させる。例えば、ポリシリコン膜を用いたアクティブマトリクス型液晶表示装置では16V程度、アモルファスシリコン膜を用いたアクティブマトリクス型液晶表示装置では20~30V程度、ポリシリコン膜を用いたアクティブマトリクス型EL表示装置では10V程度が必要となる。従って、レベルシフタ回路2102より後段の回路では、TFTの耐圧を高める必要がある。具体的には、チャネル長は5μm以上とし、ゲート電極と重なるLDD領域を設ける構造とすることが好ましい。また、ゲート絶縁膜の厚さも100~200nmの厚さで形成することが望ましい。この他、TFTの耐圧を高めるために、複数のゲート電極を設けたマルチゲート構造としても良い。一方、図22は、データ線側駆動回路の回路構成の一例を示したものである。図22において、データ線側駆動回路は、信号の入力側からシフトレジスタ回路2201、ラッチ回路2202、2203、レベルシフタ回路2204、D/A変換回路2205が設けられている。本実施例では、3ビットのデジタル信号を入力し、D/A変換回路2205によって、アナログ信号に変換された画像信号が出力される。シフトレジスタ回路2201やラッチ回路2202、2203は3~5Vで動作させるが、D/A変換回路2205はそれぞれの半導体表示装置に適した駆動電圧で動作させると良い。例えば、アクティブマトリクス型液晶表示装置では10~15V、アクティブマトリクス型EL表示装置では10V程度で駆動するとよい。データ線側駆動回路では、レベルシフタ回路2204より後段の回路においても耐圧をそれほど考慮する必要はないが、10MHz以上の高速動作が要求される。高速動作を実現するためには、チャネル長は0.5~5μm、ゲート絶縁膜の厚さを40~100nm、好ましくは75nmとすることが望ましい。また、ゲート電極と重なるLDD領域の長さは0.5~1μmで形成し、寄生容量の影響を極力低減しておく良い。なお、本実施例は、実施例1~14と組み合わせて実施することが可能である。本実施例では、本願発明の半導体装置を絶縁表面を有する基板上に作製する方法について説明する。本願発明には、画素部と画素部の駆動回路とメモリ部とを同一基板上に一体形成したアクティブマトリクス型の表示装置EL表示装置または液晶表示装置、パッシブマトリクス型の表示装置EL表示装置または液晶表示装置等が含まれるが、本実施例では、アクティブマトリクス型のEL表示装置の画素部、画素部の駆動回路およびSRAMからなるメモリ部を、絶縁表面を有する基板上に同時に作製する方法について説明する。説明を簡単にするために、画素部を代表して、画素を構成するスイッチング用TFTnチャネル型TFTとEL駆動用TFTpチャネル型TFTを、画素部の駆動回路、SRAMのメモリセルおよびその駆動回路を代表して、CMOS回路を構成するpチャネル型TFTとnチャネル型TFTを、同時に作製することにする。また、本実施例では、画素部における画素電極の作製以降の工程については省略する。EL表示装置における画素電極の作製以降の工程については、公知の作製方法を用いれば良い。なお、本実施例を基にすれば、本願発明の他の形態の作製方法も容易に想定することができる。例えば、液晶表示装置の画素はスイッチング用TFTによって構成されるが、このスイッチング用TFTは、EL表示装置の画素を構成するスイッチング用TFTと同様の作製工程を用いることができる。また、絶縁表面を有する基板を用いたスティックドライバは、本実施例において、画素部を除いた作製工程によって作製することができる。なお、フラッシュメモリのメモリセルを構成するメモリTFTの作製方法については、実施例17を参照することができる。まず、図23Aに示すように、コーニング社の7059ガラスや1737ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板5001上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜5002を形成する。例えば、プラズマCVD法でSiH4、NH3、N2Oから作製される酸化窒化シリコン膜5002aを10~200nm好ましくは50~100nm形成し、同様にSiH4、N2Oから作製される酸化窒化水素化シリコン膜5002bを50~200nm好ましくは100~150nmの厚さに積層形成する。本実施例では下地膜5002を2層構造として示したが、前記絶縁膜の単層膜または2層以上積層させた構造としても良い。島状半導体層5003~5006は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて結晶化した結晶質半導体膜で形成する。この島状半導体層5003~5006の厚さは25~80nm好ましくは30~60nmの厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウムSiGe合金などで形成すると良い。レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやYAGレーザー、YVO4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数30Hzとし、レーザーエネルギー密度を100~400mJcm2とする。また、YAGレーザーを用いる場合にはその第2高調波を用いパルス発振周波数1~10kHzとし、レーザーエネルギー密度を300~600mJcm2とすると良い。そして幅100~1000μm、例えば400μmで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率オーバーラップ率を80~98として行う。ゲート絶縁膜5007はプラズマCVD法またはスパッタ法を用い、厚さを40~150nmとしてシリコンを含む絶縁膜で形成する。本実施例では、120nmの厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマCVD法でTEOSTetraethylOrthosilicateとO2とを混合し、反応圧力40Pa、基板温度300~400°Cとし、高周波13.56MHz、電力密度0.5~0.8Wcm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後400~500°Cの熱アニールによりゲート絶縁膜として良好な特性を得ることができる。そして、ゲート絶縁膜5007上にゲート電極本実施例では、2層構造を形成するための第1の導電膜5008と第2の導電膜5009とを形成する。第1の導電膜5008をTaで50~100nmの厚さに形成し、第2の導電膜5009をWで100~300nmの厚さに形成する。Ta膜は、Taをターゲットとしてスパッタ法で形成する。この場合、Arに適量のXeやKrを加えると、Ta膜の内部応力を緩和して膜の剥離を防止することができる。また、α相のTa膜の抵抗率は20μΩcm程度でありゲート電極に使用することができるが、β相のTa膜の抵抗率は180μΩcm程度でありゲート電極とするには不向きである。Taのα相に近い結晶構造をもつ窒化タンタルを10~50nm程度の厚さでTaの下地に形成しておくとα相のTa膜を容易に得ることができる。W膜は、Wをターゲットとしたスパッタ法で形成する。その他に6フッ化タングステンWF6を用いる熱CVD法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要がある。W膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、W中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。Wのターゲットには純度99.9999のWターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9~20μΩcmを実現することができる。なお、本実施例では、第1の導電膜5008をTa、第2の導電膜5009をWとしたが、この材料に限定されるものではなく、いずれもTa、W、Ti、Mo、Al、Cuから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料を用いることができる。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例は、第1の導電膜を窒化タンタルTaNで形成し、第2の導電膜をWとする組み合わせ、第1の導電膜を窒化タンタルTaNで形成し、第2の導電膜をAlとする組み合わせ、第1の導電膜を窒化タンタルTaNで形成し、第2の導電膜をCuとする組み合わせで形成することが好ましい。次に、図23Bに示すように、レジストによるマスク5010を形成し、第1のエッチング処理を行う。エッチング方法は限定されないが、本実施例ではICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用い、エッチング用ガスにCF4とCl2を混合し、1Paの圧力でコイル型の電極に500WのRF13.56MHz電力を投入してプラズマを生成して行う。基板側試料ステージにも100WのRF13.56MHz電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した場合にはW膜及びTa膜とも同程度にエッチングされる。第1のエッチング処理では、第1の導電層及び第2の導電層の端部がテーパー形状となるように加工する。テーパー部の角度は15~45°とする。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10~20程度の割合でエッチング時間を増加させると良い。W膜に対する酸化窒化シリコン膜の選択比は2~4代表的には3であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は20~50nm程度エッチングされることになる。こうして、第1のエッチング処理により第1の導電層と第2の導電層から成る第1の形状の導電層5011~5015第1の導電層5011a~5015aと第2の導電層5011b~5015bを形成する。なお、ゲート絶縁膜において、第1の形状の導電層5011~5016で覆われない領域は20~50nm程度エッチングされ薄くなる。次に、第1のドーピング処理を行いn型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法を用いれば良い。イオンドープ法の条件はドーズ量を1×1013~5×1014atomscm2とし、加速電圧を60~100keVとして行う。この場合、導電層5011~5015がn型を付与する不純物元素に対するマスクとなり、自己整合的に第1の不純物領域5017~5025が形成される。n型を付与する不純物元素としては、15族に属する元素、典型的にはリンPまたは砒素Asを用いるとよい。第1の不純物領域5017~5025には1×1020~1×1021atomscm3の濃度範囲でn型を付与する不純物元素本実施例ではリンPを添加する。次に、第2のエッチング処理を行う。本実施例では、エッチングガスにはCF4とCl2とO2とを用い、ICP装置によるエッチングを行う。第2のエッチング処理ではW膜を選択的にエッチングし、導電層が、図23Cに示す第2の形状の導電層5026~5030第1の導電層5026a~5030aと第2の導電層5026b~5030bとなるようにする。このとき、ゲート絶縁膜のうち第2の形状の導電層5026~5030で覆われない領域はさらに20~50nm程度エッチングされ薄くなる。そして、図24Aに示すように第2のドーピング処理を行う。この場合、第1のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてn型を付与する不純物元素をドーピングする。例えば、加速電圧を70~120keVとし、1×1013atomscm2のドーズ量で行い、図23Bで島状半導体層に形成された第1の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第2の形状の導電層5026~5030を不純物元素に対するマスクとして用い、第1の導電層5026a~5030aの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第2の不純物領域5032~5036が形成される。この第2の不純物領域5032~5036に添加されたリンPの濃度は、第1の導電層5026a~5030aのテーパー部の膜厚に従って緩やかな濃度勾配を有してはいるが、ほぼ同程度の濃度となっている。図24Bに示すように第3のエッチング処理を行う。エッチングガスにCHF6を用い、反応性イオンエッチング法RIE法を用いて行う。第3のエッチング処理により、第1の導電層5026a~5030aのテーパー部を部分的にエッチングして、第1の導電層が半導体層と重なる領域が縮小される。第3のエッチング処理によって、第3の形状の導電層5037~5041第1の導電層5037a~5041aと第2の導電層5037b~5041bを形成する。このとき、ゲート絶縁膜のうち第3の形状の導電層5037~5041で覆われない領域はさらに20~50nm程度エッチングされ薄くなる。第3のエッチング処理によって、第1の導電層5037a~5041aと重なる第3の不純物領域5032a~5036aと、第1の不純物領域と第3の不純物領域との間の第4の不純物領域5032b~5036bとが形成される。そして、図24Cに示すように、pチャネル型TFTを形成する島状半導体層5004、5006に第1の導電型とは逆の導電型の第5の不純物領域5052~5063を形成する。第2の導電層5038b、5041bを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、nチャネル型TFTを形成する島状半導体層5003、5005はレジストマスク5200で全面を被覆しておく。不純物領域5052~5063にはそれぞれ異なる濃度でリンが添加されているが、ジボランB2H6を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度を2×1020~2×1021atomscm3となるようにする。以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第3の形状の導電層5037~5041がゲート電極として機能する。レジストマスク5200を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、やラピッドサーマルアニール法RTA法を適用することができる。熱アニール法は酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400~700°C、代表的には500~600°Cで行うとよい。本実施例では500°Cで4時間の熱処理を行う。ただし、第3の形状の導電層5037~5041に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜シリコンを主成分とするを形成した後で活性化を行うことが好ましい。さらに、3~100の水素を含む雰囲気中で、300~450°Cで1~12時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化プラズマにより励起された水素を用いるを行っても良い。次いで、図25に示すように、第1の層間絶縁膜5075を酸化窒化シリコン膜から100~200nmの厚さで形成する。その上に有機絶縁物材料から成る第2の層間絶縁膜5076を形成した後、第1の層間絶縁膜5075、第2の層間絶縁膜5076、およびゲート絶縁膜5007に対してコンタクトホールを形成し、各配線接続配線、信号線を含む5077~5083をパターニング形成する。この配線は50~200nmのTi膜、100~300nmのAl膜、50~200nmのスズSn膜またはTi膜で形成する。このような構成で形成された配線5077~5083は、最初に形成するTi膜が半導体層と接触をし、コンタクト部分の耐熱性を高めている。以上の工程によって、図25に示す画素電極を作製する直前の画素部、画素部の駆動回路およびメモリ部を、絶縁表面を有する基板上に同時に作製することができる。本実施例の場合、nチャネル型TFTの活性層は、ソース領域、ドレイン領域、ゲート絶縁膜を間に挟んでゲート電極と重なるLDD領域Lov領域、ゲート絶縁膜を間に挟んでゲート電極と重ならないLDD領域Loff領域およびチャネル形成領域を含む。このようにLov領域を設けることにより、ホットキャリア効果によるTFTの劣化を防止することができ10V以上の高い電圧を印加しても極めて安定した動作を得ることができる。また、Loff領域を設けることにより、オフ電流を低く抑えることができる。特に、アモルファスシリコン層によって形成される画素部を駆動する走査線側駆動回路では、20~30Vの電源電圧が用いられるため、このような構造は必要不可欠である。また、本実施例で示す工程に従えば、TFTの作製に必要なフォトマスクの数を5枚に抑えることができる。具体的には、半導体層を島状に分割するマスク、ゲート電極を形成するためのマスク、ドーピング用のマスク、コンタクトホール形成用のマスク、配線形成マスクである。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。なお本実施例は、実施例1~15と組み合わせて実施することが可能である。本実施例では、実施例16とは異なる作製方法によって、本願発明の半導体装置を作製する方法について説明する。本実施例では、アクティブマトリクス型液晶表示装置の画素部、画素部の駆動回路およびフラッシュメモリからなるメモリ部を、絶縁表面を有する基板上に同時に作製する方法について説明する。説明を簡単にするために、画素部を代表して、画素を構成するスイッチング用TFTを、画素部の駆動回路およびメモリ部の駆動回路を代表して、CMOS回路を構成するpチャネル型TFTとnチャネル型TFTとを、またフラッシュメモリのメモリセルを構成するメモリTFTを、同時に作製することにする。また、本実施例では、画素部における画素電極の作製以降の工程については省略する。液晶表示装置における画素電極の作製以降の工程については、公知の作製方法を用いれば良い。なお、本実施例を本願発明の他の形態の作製方法に適用することができる。例えば、EL表示装置の画素を構成するスイッチング用TFTとEL駆動用TFTは、液晶表示装置の画素を構成するスイッチング用TFTと同様の作製工程を用いることができる。また、絶縁表面を有する基板を用いたスティックドライバは、本実施例において、画素部を除いた作製工程において作製することができる。また、SRAMはCMOS回路によって構成されるため、本実施例の駆動回路の作製工程を用いることができる。図26Aにおいて、基板2601、下地膜26022602a、2602b、島状半導体層2603~2606は実施例16と同等なものとし、ここでは説明を省略する。なお、半導体層2604~2606にはnチャネル型TFTのしきい値電圧Vthを制御する目的でp型を付与する不純物元素を1×1016~5×1017atoms/cm3程度の濃度で添加しても良い。第1のゲート絶縁膜2608はプラズマCVD法またはスパッタ法を用い、膜厚を40~200nmとしてシリコンを含む絶縁膜で形成する。例えば、75nmの厚さの酸化窒化シリコン膜を形成すると良い。なお、メモリTFTを構成する第1のゲート絶縁膜の厚さを10~50nmとし、その他の素子を形成する第1のゲート絶縁膜の厚さを50~250nmとしても良い。ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。次に、nチャネル型TFTのLDD領域Lov領域を形成するために、レジストマスク2609、2610を形成し、n型を付与する不純物元素を半導体層2604に選択的に添加する。ドーピングは、代表的な方法としてフォスフィンPH3を用いたイオンドープ法で行う。形成される不純物領域は低濃度n型不純物領域2607と定義されるもので、この領域のリンP濃度は2×1016~5×1019atoms/cm3の範囲とする。レジストマスク2609、2610を除去した後、メモリTFTのオーバーラップ領域を形成するために、レジストマスク2611を形成し、n型を付与する不純物元素を半導体層2606に選択的に添加する図26B。この工程により形成されるn型不純物領域2612には、n型不純物元素が1×1020~1×1021atomscm3代表的には2×1020~5×1020atomscm3の濃度で含まれるようにドーズ量を調節する。n型不純物元素としては、リンPの他に砒素Asを用いればよく、本実施例ではリンPを用いる。その後、レジストマスク2611を除去して、添加した不純物元素を活性化させる処理を行う。活性化の処理はレーザーアニール法により行うと簡便である。その条件の一例は、レーザーパルス発振周波数1kHzとし、レーザーエネルギー密度を100~300mJcm2とする。そして線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率オーバーラップ率を80~99好ましくは、95~99として行う。レーザーアニール法に用いるレーザー発振器には、ガスレーザーであるエキシマレーザーや固体レーザーであるYAGレーザー、YVO4レーザー、YAlO3レーザー、YLFレーザーなどを用いることができる。前記YAGレーザーなどの固体レーザーの場合には、その基本波1064nmの他にその第2高調波532nm、第3高調波355nmを用いることができる。こうして活性化処理をすることにより、チャネル形成領域とオーバーラップ領域との接合、及びチャネル形成領域と低濃度n型不純物領域との接合を良好なものとすることができる。次に、図26Cに示すように、第1のゲート絶縁膜2608上にゲート電極2613~2616およびフローティングゲート電極2617を形成する。ゲート電極2613~2616およびフローティングゲート電極2617はタンタルTa、チタンTi、モリブデンMo、タングステンWから選ばれた元素、前記元素を主成分とする合金、前記元素を組み合わせた合金膜代表的にはMo-W合金膜、Mo-Ta合金膜、あるいは導電性を付与した珪素膜で形成すれば良い。このような材料から成る導電層の下には窒化タンタルTaN、窒化タングステンWN、窒化チタンTiN膜、窒化モリブデンMoNなどの窒化物、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドなどのシリサイドを形成しておいても良い。ゲート電極の厚さは200~400nm好ましくは250~350nmで形成する。メモリTFTのフローティングゲート電極2617は、n型不純物領域2612と一部重なるように形成する。この重なった領域は、オーバーラップ領域と呼ばれ、メモリTFTの消去時にトンネル電流を流すための領域となる。また、ゲート電極2614は低濃度n型不純物領域2607と一部が重なるように形成する。その後、ゲート電極522~524をマスクとして自己整合的にn型不純物元素本実施例ではリン2618~2626を添加し、低濃度n型不純物領域を形成する。この低濃度n型不純物領域は、リンの濃度が1×1017~1×1019atomscm3となるように調節する。そして、図26Dに示すように、nチャネル型TFTのソース領域またはドレイン領域として機能する高濃度n型不純物領域の形成を行う。まず、レジストのマスク2638~2640を形成し、n型を付与する不純物元素を添加して高濃度n型不純物領域2631~2637を形成する。n型を付与する不純物元素にはリンPを用い、その濃度が1×1020~1×1021atoms/cm3の濃度範囲となるようにフォスフィンPH3を用いたイオンドープ法で行う。そして、図26Eに示すように、pチャネル型TFTを形成する半導体層2603にソース領域およびドレイン領域を形成する高濃度p型不純物領域2641、2642を形成する。ゲート電極2613をマスクとしてジボランB2H6を用いたイオンドープ法で行い、自己整合的に高濃度p型不純物領域を形成する。このときnチャネル型TFTを形成する半導体膜2604~2606はレジストマスク2643で全面を被覆しておく。この領域のボロンB濃度は3×1020~3×1021atoms/cm3となるようにする。第2のゲート絶縁膜2751はプラズマCVD法またはスパッタ法を用い、膜厚を40~200nmとしてシリコンを含む絶縁膜で形成する。例えば、75nmの厚さの酸化窒化シリコン膜を形成すると良い。第2のゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。その後、それぞれの濃度で添加されたn型またはp型不純物元素を活性化する。活性化手段としては、ファーネスアニール、レーザーアニール、ランプアニール、またはこれらを組み合わせた方法を用いるとよい。熱アニール法では酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400~700°C、代表的には500~600°Cで行うものであり、代表的には550°Cで4時間の熱処理を行う。次に、200~400nmの導電膜を形成し、パターニングを行いコントロールゲート電極2752を形成する図27A。コントロールゲート電極2752は、第2のゲート絶縁膜2751を介してフローティングゲート電極2617の一部または全体と重なるように形成する。なお、コントロールゲート電極2752はタンタルTa、チタンTi、モリブデンMo、タングステンWから選ばれた元素、前記元素を主成分とする合金、前記元素を組み合わせた合金膜代表的にはMo-W合金膜、Mo-Ta合金膜、あるいは導電性を付与した珪素膜で形成すれば良い。このような材料から成る導電層の下には窒化タンタルTaN、窒化タングステンWN、窒化チタンTiN膜、窒化モリブデンMoNなどの窒化物、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドなどのシリサイドを形成しておいても良い。ゲート電極の厚さは200~400nm好ましくは250~350nmで形成する。その後、図27Bに示すように、コントロールゲート電極および第2のゲート絶縁膜上から第1の層間絶縁膜2761を形成する。第1の層間絶縁膜2761は酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で100~200nmの厚さで形成する。例えば、酸化シリコン膜を用いる場合には、プラズマCVD法で、TEOSTetraethylOrthosilicateとO2とを混合し、反応圧力40Pa、基板温度300~400°Cとし、高周波13.56MHz電力密度0.5~0.8Wcm2で放電させて形成する。酸化窒化シリコン膜を用いる場合には、プラズマCVD法でSiH4、N2O、NH3から作製される酸化窒化シリコン膜、またはSiH4、N2Oから作製される酸化窒化シリコン膜で形成すれば良い。この場合の作製条件は反応圧力20~200Pa、基板温度300~400°Cとし、高周波60MHz電力密度0.1~1.0Wcm2で形成することができる。また、SiH4、N2O、H2から作製される酸化窒化水素化シリコン膜を適用しても良い。窒化シリコン膜も同様にプラズマCVD法でSiH4、NH3から作製することが可能である。熱処理を行った後、さらに、3~100の水素を含む雰囲気中で、300~450°Cで1~12時間の熱処理を行い、島状半導体膜を水素化する工程を行う。この工程は熱的に励起された水素により島状半導体膜にある1016~1018cm3のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化プラズマにより励起された水素を用いるを行っても良い。そして、有機絶縁物材料からなる第2の層間絶縁膜2762を1.0~2.0μmの平均膜厚で形成する。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、BCBベンゾシクロブテン等を使用することができる。このように、層間絶縁膜を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減することができ、TFTの動作を高速化する上で非常に重要な要素となる。しかし、これらの有機絶縁物材料は吸湿性があり保護膜としては適さないので、第1の層間絶縁膜2761で形成した酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合わせて用いることが好ましい。その後、第1及び第2の層間絶縁膜にコンタクトホールを形成し、実施例16と同様にして、ソースまたはドレイン配線2763~2768を形成する。コンタクトホールの形成はドライエッチング法により行い、エッチングガスとしてCF4、O2、Heの混合ガスを用い有機樹脂材料から成る層間絶縁膜をまずエッチングし、その後続いてエッチングガスをCF4、O2として保護絶縁膜146をエッチングする。さらに、半導体層との選択比を高めるために、エッチングガスをCHF3に切り替えてゲート絶縁膜をエッチングすることにより、良好にコンタクトホールを形成することができる。配線を形成後、300°C程度の温度で水素化処理とシンタリング処理を同時に行うことができ、TFTの電気的特性を向上させることができる。こうして、図27Bに示す画素電極を作製する直前の画素部、画素部の駆動回路およびメモリ部を、絶縁表面を有する基板上に同時に作製することができる。本実施例の場合、pチャネル型TFT2771は、チャネル形成領域、高濃度p型不純物領域から成るソースまたはドレイン領域が形成されたシングルドレインの構造を有している。nチャネル型TFT2772は、チャネル形成領域、ゲート電極613と重なるLDD領域Lov領域、ソースまたはドレイン領域を有している。Lov領域を設けることにより、ドレイン領域近傍に発生する高電界を緩和してホットキャリアの発生を防ぎTFTの特性劣化を防止することができる。なお、このLov領域はドレイン側のみに形成する。このような構造とすることで、ホットキャリア効果による特性の劣化を防ぎ、また寄生容量を最低限度に抑えて高速動作を可能とする。また、ソース及びドレイン領域の端部とゲート電極の端部がほぼ一致させることで、抵抗損失が減り電流駆動能力を高めることができる。このように、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するTFTは、駆動回路部を形成するCMOS回路を構成するTFTとして適している。スイッチング用TFT2773は、ダブルゲート構造を有しており、また、チャネル形成領域、ゲート電極と重ならないLDD領域Loff領域及びソースドレイン領域を有している。ダブルゲート構造とし、Loff領域を設けることにより、オフ電流を低減させることができる。液晶表示装置の画素を構成するスイッチング用TFTは、オフ電流を極力低く抑える必要があり、このような構造を有するTFTは液晶表示装置の画素を構成するスイッチング用TFTとして適している。メモリTFT2774は、ソースドレイン領域の一方に高濃度n型不純物領域オーバーラップ領域というを有する。オーバーラップ領域は、メモリTFTの消去時において、トンネル電流を流す領域である。このように、本実施例の液晶表示装置は、画素部、駆動回路、メモリ部においてそれぞれ最適な構造のTFTを配置することにより、高い信頼性を示し、かつ動作特性の良い半導体装置を作製することができる。なお、EL表示装置の画素部を本実施例によって作製する場合には、以下のようなTFT構造とするとよい。EL表示装置の画素を構成するスイッチング用TFTは、ダブルゲート構造であって、かつソース領域とドレイン領域にLoff領域を有するnチャネル型TFTとする。またEL表示装置の画素を構成するEL駆動用TFTは、ソース領域とドレイン領域にLov領域を有するTFT構造とする。このような構造とすることで、スイッチング用TFTではオフ電流を抑え、EL駆動用TFTではホットキャリア効果による特性の劣化を防ぐことができる。この他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなCMOS回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなCMOS回路が用いられる場合、CMOS回路を形成するnチャネル型TFTは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でLDD領域を形成することが好ましい。このような例としては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。また駆動回路において、オフ電流を極力低く抑える必要のあるCMOS回路が用いられる場合、CMOS回路を形成するnチャネル型TFTは、Lov領域とLoff領域の両方を有していることが好ましい。このような例としては、やはり、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。そのような構造を有するTFTも、本実施例の作製方法によって作製することができる。なお本実施例は、実施例1~15と組み合わせて実施することが可能である。本願発明の半導体装置は、様々な電子機器に応用することができる。その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクターリア型またはフロント型、ヘッドマウントディスプレイ、ゴーグル型ディスプレイ、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末モバイルコンピュータ、携帯電話または電子書籍等などが挙げられる。それらの一例を図28、29に示す。図28Aはディスプレイであり、筐体3001、支持台3002、表示部3003等を含む。表示部3003には、本願発明におけるアクティブマトリクス型及びパッシブマトリクス型の液晶表示装置やEL表示装置を用いることができる。図28Bはビデオカメラであり、本体3101、表示部3102、音声入力部3103、操作スイッチ3104、バッテリー3105、受像部3106で構成される。表示部3102には、本願発明におけるアクティブマトリクス型及びパッシブマトリクス型の液晶表示装置やEL表示装置を用いることができる。図28Cはヘッドマウントディスプレイの一部右片側であり、本体3201、信号ケーブル3202、頭部固定バンド3203、表示部3204、光学系3205、表示装置3206等を含む。表示装置3206には、本願発明におけるアクティブマトリクス型及びパッシブマトリクス型の液晶表示装置やEL表示装置を用いることができる。図28Dは記録媒体を備えた画像再生装置具体的にはDVD再生装置であり、本体3301、記録媒体3302、操作スイッチ3303、表示部3304、3305等で構成される。なお、この装置は記録媒体としてDVDDigitalVersatileDisc、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。表示部3304、3305には、本願発明におけるアクティブマトリクス型及びパッシブマトリクス型の液晶表示装置やEL表示装置を用いることができる。図28Eはゴーグル型ディスプレイであり、本体3401、表示部3402、アーム部3403を含む。表示部3402には、本願発明におけるアクティブマトリクス型及びパッシブマトリクス型の液晶表示装置やEL表示装置を用いることができる。図28Fはパーソナルコンピュータであり、本体3501、筐体3502、表示部3503、キーボード3504等で構成される。表示部3503には、本願発明におけるアクティブマトリクス型及びパッシブマトリクス型の液晶表示装置やEL表示装置を用いることができる。図29Aは携帯電話であり、本体3601、音声出力部3602、音声入力部3603、表示部3604、操作スイッチ3605、アンテナ3606を含む。表示部3604には、本願発明におけるアクティブマトリクス型及びパッシブマトリクス型の液晶表示装置やEL表示装置を用いることができる。図29Bは音響再生装置、具体的にはカーオーディオであり、本体3701、表示部3702、操作スイッチ3703、3704を含む。表示部3702には、本願発明におけるアクティブマトリクス型及びパッシブマトリクス型の液晶表示装置やEL表示装置を用いることができる。また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例2~17のどのような組み合わせからなる構成を用いても実現することができる。なお、前述の好ましい実施例では、画素のスイッチング素子としてTFTを開示したが、TFDThinFilmDiodeをスイッチング素子として用いても良い。"