"第1のトランジスタと、前記第1のトランジスタ上の第2のトランジスタと、を有し、前記第2のトランジスタは、酸化物半導体材料を含む半導体層を有し、前記第1のトランジスタは、酸化物半導体以外の半導体材料を含む半導体基板に設けられたチャネル形成領域及び不純物領域、並びに、前記半導体層と接する上面を有するゲート電極を有する、半導体装置。前記ゲート電極は、前記第2のトランジスタのソース電極及びドレイン電極の一方として機能する、請求項1に記載の半導体装置。第1のトランジスタと、前記第1のトランジスタ上の絶縁層と、前記絶縁層上の第2のトランジスタと、を有し、前記第1のトランジスタは、半導体基板に設けられた、第1のチャネル形成領域、並びに前記第1のチャネル形成領域を挟むように設けられた第1の不純物領域及び第2の不純物領域と、前記第1のチャネル形成領域上の第1のゲート絶縁層と、前記第1のゲート絶縁層上の第1のゲート電極と、を有し、前記第2のトランジスタは、第2のチャネル形成領域、並びに前記第2のチャネル形成領域を挟むように設けられた第1の低抵抗領域及び第2の低抵抗領域を含む半導体層と、前記半導体層上の第2のゲート絶縁層と、前記第2のゲート絶縁層上の第2のゲート電極と、を有し、前記第1のゲート電極の上面が、前記第1の低抵抗領域及び前記第2の低抵抗領域の一方と接して設けられた、半導体装置。前記第1のゲート電極は、前記第2のトランジスタのソース電極及びドレイン電極の一方として機能する、請求項3に記載の半導体装置。前記第1の低抵抗領域及び前記第2の低抵抗領域の他方と接して設けられた導電層を有する、請求項3又は4に記載の半導体装置。前記第1のゲート電極上に、前記半導体層及び前記第2のゲート絶縁層を介して重畳するように設けられた導電層を有する、請求項3又は4に記載の半導体装置。前記第1のゲート電極、前記半導体層、前記第2のゲート絶縁層及び前記導電層の積層は、容量素子として機能する、請求項6に記載の半導体装置。前記第1のゲート電極上に、前記半導体層及び前記第2のゲート絶縁層を介して重畳するように設けられた第1の導電層と、前記第1の低抵抗領域及び前記第2の低抵抗領域の他方と接して設けられた第2の導電層と、を有する請求項3又は4に記載の半導体装置。前記第1のゲート電極、前記半導体層、前記第2のゲート絶縁層及び前記第1の導電層の積層は、容量素子として機能する、請求項8に記載の半導体装置。前記第1のトランジスタは、前記第1の不純物領域及び前記第2の不純物領域に接して設けられたソース電極及びドレイン電極を有する、請求項3乃至9のいずれか一に記載の半導体装置。前記第2のゲート電極は、In-Ga-Zn-O-N系化合物導電体を含む、請求項3乃至10のいずれか一に記載の半導体装置。前記半導体層は、酸化物半導体材料を含み、前記半導体基板は、酸化物半導体以外の半導体材料を含む、請求項1乃至11のいずれか一に記載の半導体装置。前記酸化物半導体材料は、c軸配向し、かつab面に垂直な方向から見て三角形状または六角形状の原子配列を有し、前記ab面において、a軸またはb軸の向きが異なる結晶を含む、請求項1、2又は12に記載の半導体装置。上述の問題に鑑み、本発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。また、新たな構造の半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることを目的の一とする。本発明の一態様は、半導体基板に設けられた、第1のチャネル形成領域、並びに第1のチャネル形成領域を挟むように設けられた第1の不純物領域及び第2の不純物領域と、第1のチャネル形成領域上の第1のゲート絶縁層と、第1のゲート絶縁層上の第1のゲート電極と、第1の不純物領域及び第2の不純物領域に接して設けられた第1のソース電極及び第1のドレイン電極と、を有する第1のトランジスタと、第1のトランジスタに接し、第1のゲート電極の上面が露出するように設けられた第1の絶縁層と、第1のゲート電極及び第1の絶縁層上に設けられ、第2のチャネル形成領域と、第2のチャネル形成領域を挟むように設けられた第1の低抵抗領域及び第2の低抵抗領域とを含む半導体層と、半導体層と接して設けられた導電層と、半導体層を覆うように設けられた第2のゲート絶縁層と、第2のチャネル形成領域上に第2のゲート絶縁層を介して設けられた第2のゲート電極と、有する第2のトランジスタと、を有し、第1のゲート電極は、第2のトランジスタの第2のソース電極及び第2のドレイン電極の一方として機能し、導電層は、第2のトランジスタの第2のソース電極及び第2のドレイン電極の他方として機能する、半導体装置である。また、本発明の一態様は、半導体基板に設けられた、第1のチャネル形成領域、並びに第1のチャネル形成領域を挟むように設けられた第1の不純物領域及び第2の不純物領域と、第1のチャネル形成領域上の第1のゲート絶縁層と、第1のゲート絶縁層上の第1のゲート電極と、第1の不純物領域及び第2の不純物領域に接して設けられた第1のソース電極及び第1のドレイン電極と、を有する第1のトランジスタと、第1のトランジスタに接し、第1のゲート電極の上面が露出するように設けられた第1の絶縁層と、第1のゲート電極及び第1の絶縁層上に設けられ、第2のチャネル形成領域と、第2のチャネル形成領域を挟むように設けられた第1の低抵抗領域及び第2の低抵抗領域とを含む半導体層と、半導体層と接して設けられた第1の導電層と、半導体層を覆うように設けられた第2のゲート絶縁層と、第2のチャネル形成領域上に第2のゲート絶縁層を介して設けられた第2のゲート電極と、を有する第2のトランジスタと、第1のゲート電極上に、半導体層及び第2のゲート絶縁層を介して重畳するように設けられた第2の導電層と、を有し、第1のゲート電極は、第2のトランジスタの第2のソース電極及び第2のドレイン電極の一方として機能し、第1の導電層は、第2のトランジスタの第2のソース電極及び第2のドレイン電極の他方として機能し、第1のゲート電極、半導体層、第2のゲート絶縁層及び第2の導電層の積層は、容量素子として機能する、半導体装置である。また、上記構成において、半導体層は、酸化物半導体材料を含み、半導体基板は、酸化物半導体以外の半導体材料を含む半導体装置である。また、上記構成において、酸化物半導体材料は、c軸配向し、かつab面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ab面において、a軸またはb軸の向きが異なる結晶を含む半導体装置である。また、上記構成において、第2のゲート電極は、In-Ga-Zn-O-N系化合物導電体を含む半導体装置である。なお、上記半導体装置において、酸化物半導体材料を用いてトランジスタを構成することがあるが、開示する発明はこれに限定されない。酸化物半導体材料と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材料などを適用しても良い。なお、本明細書等において上や下の用語は、構成要素の位置関係が他の構成要素の直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、上下の用語は説明の便宜のために用いる表現に過ぎない。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。なお、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。酸化物半導体材料を用いたトランジスタはオフ電流が極めて小さいため、これを記憶装置に用いることにより、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合ただし、電位は固定されていることが望ましいであっても、長期にわたって記憶内容を保持することが可能である。また、酸化物半導体材料を用いたトランジスタを含む記憶装置は、情報の書き込みに高い電圧を必要とせず、記憶素子の劣化の問題もない。例えば、従来の不揮発性記憶装置のように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、酸化物半導体材料を用いたトランジスタを含む記憶装置では、従来の不揮発性記憶装置で問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。また、酸化物半導体以外の半導体材料を用いたトランジスタは、酸化物半導体材料を用いたトランジスタよりも十分な高速動作が可能である。よって、酸化物半導体以外の半導体材料を用いたトランジスタを周辺回路制御回路、駆動回路などに用いることにより、高速動作を十分に確保した周辺回路を好適に実現することが可能である。したがって、これを、酸化物半導体材料を用いたトランジスタを含む記憶装置と組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作や書き込み動作などの高速動作を十分に確保することができる。このように、酸化物半導体以外の半導体材料を用いたトランジスタ換言すると、十分な高速動作が可能なトランジスタを用いた周辺回路と、酸化物半導体材料を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタを用いた記憶装置とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、本発明の一態様に係る半導体装置では、酸化物半導体以外の半導体材料を用いたトランジスタのゲート電極を、酸化物半導体を用いたトランジスタのソース電極又はドレイン電極の一方とすることで、酸化物半導体を用いたトランジスタのソース電極またはドレイン電極の一方を、開口部を設けて、配線に別途接続する必要がない。よって、メモリセルの占有面積を低減することができるので、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本発明の一態様に係る半導体装置の構成及びその作製方法について、図1乃至図5を参照して説明する。半導体装置の構成例図1は、半導体装置の構成の一例である。図1Aには半導体装置の断面を、図1Bには半導体装置の回路図を、それぞれ示す。図1に示す半導体装置は、記憶装置として用いることができる。なお、図1に示す半導体装置は、所定の機能を有する半導体装置の一例であって、本発明の一態様の半導体装置をもれなく表現したものではない。本発明の一態様に係る半導体装置は、電極の接続関係等を適宜変更して、その他の機能を有するものとすることが可能である。図1Aに示す半導体装置は、下部にトランジスタ160、161が設けられ、上部にトランジスタ162、163が設けられている。また、トランジスタ160及びトランジスタ162によりメモリセル170を構成することができ、トランジスタ161及びトランジスタ163によりメモリセル171を構成することができる。ここで、トランジスタ162、163の半導体材料とトランジスタ160、161の半導体材料とは異なる材料とすることが望ましい。例えば、トランジスタ162、163の半導体材料を酸化物半導体とし、トランジスタ160、161の半導体材料を酸化物半導体以外の半導体材料例えば、シリコンなどとすることができる。酸化物半導体を用いたトランジスタはオフ電流が極めて低いという特徴を有している。したがって、その特性により長時間の電荷保持を可能とする。一方で、酸化物半導体以外の半導体材料を用いたトランジスタは、高速動作が容易である。図1Aにおけるトランジスタ160は、半導体材料例えば、シリコンなどを含む基板100に設けられた、チャネル形成領域116a、及びチャネル形成領域116aを挟むように設けられた不純物領域120a、120bと、不純物領域120a、120bに接する金属化合物領域124a、124bと、チャネル形成領域116a上に設けられたゲート絶縁層108aと、ゲート絶縁層108a上に設けられたゲート電極110aと、を有する。ここで、不純物領域120a、120bは、ソース領域及びドレイン領域として機能する。同様に、トランジスタ161も、半導体材料を含む基板100に設けられた、チャネル形成領域116b、及びチャネル形成領域116bを挟むように設けられた不純物領域120c、120dと、不純物領域120c、120dに接する金属化合物領域124c、124dと、チャネル形成領域116b上に設けられたゲート絶縁層108bと、ゲート絶縁層108b上に設けられたゲート電極110bと、を有する。ここで、不純物領域120c、120dは、ソース領域及びドレイン領域として機能する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。また、基板100上にはトランジスタ160を囲むように素子分離絶縁層106が設けられている。また、トランジスタ161も素子分離絶縁層106によって囲まれている。なお、高集積化を実現するためには、図1Aに示すようにトランジスタ160がサイドウォール絶縁層を有しない構成とすることもできる。一方で、下部のトランジスタの特性を重視する場合には、ゲート電極の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域を設けても良い。また、トランジスタ160及びトランジスタ161に接するように絶縁層130が設けられている。また、絶縁層130は、トランジスタ160のゲート電極110a及びトランジスタ161のゲート電極110bの上面が露出するように設けられている。図1Aにおけるトランジスタ162は、絶縁層130及びゲート電極110a上に設けられ、トランジスタ163は、絶縁層130及びゲート電極110b上に設けられている。トランジスタ162は、チャネル形成領域144aと、チャネル形成領域144aを挟むように設けられた低抵抗領域145a、145bとを含む酸化物半導体層143と、酸化物半導体層143と接して設けられた配線156と、酸化物半導体層143を覆うように設けられたゲート絶縁層146と、チャネル形成領域144a上にゲート絶縁層146を介して設けられたゲート電極148aと、を有している。また、トランジスタ162において、低抵抗領域145bの上部にて配線156と接続されており、低抵抗領域145aの下部にてゲート電極110aと接続されている。つまり、配線156は、トランジスタ162のソース電極又はドレイン電極の他方として機能し、ゲート電極110aは、トランジスタ162のソース電極又はドレイン電極の一方として機能する。また、トランジスタ163は、チャネル形成領域144bと、チャネル形成領域144bを挟むように設けられた低抵抗領域145b、145cとを含む酸化物半導体層143と、酸化物半導体層143と接して設けられた配線156と、酸化物半導体層143を覆うように設けられたゲート絶縁層146と、チャネル形成領域144b上にゲート絶縁層146を介して設けられたゲート電極148bと、を有している。また、トランジスタ163において、低抵抗領域145bの上部にて配線156と接続されており、低抵抗領域145cの下部にてゲート電極110bと接続されている。つまり、配線156は、トランジスタ163のソース電極又はドレイン電極の他方として機能し、ゲート電極110bは、トランジスタ163のソース電極又はドレイン電極の一方として機能する。また、トランジスタ162及びトランジスタ163を覆うように、層間絶縁層150及び層間絶縁層152が設けられている。図示しないが、トランジスタ162及びトランジスタ163において、ゲート電極148a、148bの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域を設けても良い。図1Aに示すように、トランジスタ160のゲート電極110aを、トランジスタ162のソース電極又はドレイン電極の一方とすることで、トランジスタ162のソース電極又はドレイン電極の一方を、層間絶縁層152に開口部を設けて他の配線に別途接続する必要がなくなる。また、トランジスタ162及びトランジスタ163は、一つの酸化物半導体層143で形成されている。また、トランジスタ162及びトランジスタ163は、ソース電極及びドレイン電極としても機能する配線156を互いに共有して、接続されている。また、隣り合うメモリセルにおいて、酸化物半導体層143を用いたトランジスタ162のソース電極又はドレイン電極の他方と、トランジスタ163のソース電極又はドレイン電極の他方とを互いに電気的に接続させることができる。以上のような構成とすることにより、メモリセル170及びメモリセル171の占有面積を低減することができるため、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。次に、図1Aに示すメモリセル170の回路図を、図1Bに示す。本明細書等において、酸化物半導体を用いたトランジスタには、OSと付す場合がある。図1Bに示すメモリセル170において、第1の配線1stLine:ソース線とも記すとトランジスタ160のソース電極とは、電気的に接続され、第2の配線2ndLine:ビット線とも記すとトランジスタ160のドレイン電極とは、電気的に接続されている。また、第3の配線3rdLine:第1信号線とも記すとトランジスタ162のソース電極またはドレイン電極の他方とは、電気的に接続され、第4の配線4thLine:第2信号線とも記すと、トランジスタ162のゲート電極とは、電気的に接続されている。そして、トランジスタ160のゲート電極と、トランジスタ162のソース電極またはドレイン電極の一方とは、電気的に接続されている。なお、トランジスタ162のソース電極またはドレイン電極の一方は、トランジスタ160のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ162のソース電極またはドレイン電極の一方とトランジスタ160のゲート電極が電気的に接続される部位をフローティングゲート部FGと呼ぶ場合がある。トランジスタ162がオフの場合、当該フローティングゲート部FGは絶縁体中に埋設されたと見ることができ、フローティングゲート部FGには電荷が保持される。酸化物半導体を用いたトランジスタ162のオフ電流は、シリコンなどで形成されるトランジスタの10万分の1以下であるため、トランジスタ162のリークによる、フローティングゲート部FGに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ162により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。酸化物半導体以外の材料を用いたトランジスタ160は十分な高速動作が可能なため、これを用いることにより、記憶内容の読み出しなどを高速に行うことが可能である。また、酸化物半導体を用いたトランジスタ162は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とすることで、トランジスタ160のゲート電極の電位を極めて長時間にわたって保持することが可能である。トランジスタ160のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。以下に、メモリセル170の動作について説明する。はじめに、情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、トランジスタ162がオン状態となる電位として、トランジスタ162をオン状態とする。これにより、第3の配線の電位が、トランジスタ160のゲート電極に与えられる書き込み。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位として、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極の電位が保持される保持。トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート電極の電位は長時間にわたって保持される。例えば、トランジスタ160のゲート電極の電位がトランジスタ160をオン状態とする電位であれば、トランジスタ160のオン状態が長時間にわたって保持されることになる。また、トランジスタ160のゲート電極の電位がトランジスタ160をオフ状態とする電位であれば、トランジスタ160のオフ状態が長時間にわたって保持される。次に、情報の読み出しについて説明する。上述のように、トランジスタ160のオン状態またはオフ状態が保持された状態において、第1の配線に所定の電位定電位が与えられると、トランジスタ160のオン状態またはオフ状態に応じて、第2の配線の電位は異なる値をとる。例えば、トランジスタ160がオン状態の場合には、第1の配線の電位に対して、第2の配線の電位が低下することになる。逆に、トランジスタ160がオフ状態の場合には、第2の配線の電位は変化しない。このように、情報が保持された状態において、第2の配線の電位と、所定の電位とを比較することで、情報を読み出すことができる。次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ162がオン状態となる電位として、トランジスタ162をオン状態とする。これにより、第3の配線の電位新たな情報に係る電位が、トランジスタ160のゲート電極に与えられる。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位として、トランジスタ162をオフ状態とすることにより、新たな情報が保持された状態となる。このように、本発明の一態様に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。なお、本実施の形態では、メモリセル170の動作について説明したが、メモリセル171の動作についても同様である。なお、上記説明は、電子を多数キャリアとするn型トランジスタnチャネル型トランジスタを用いる場合についてのものであるが、n型トランジスタに代えて、正孔を多数キャリアとするp型トランジスタを用いることができるのはいうまでもない。なお、本発明の一態様に係る半導体装置の構成は、図1に示されるものに限定されない。開示する発明の技術的思想は、酸化物半導体と、酸化物半導体以外の材料と、を用いた積層構造を形成する点にあるから、電極の接続関係等の詳細については、適宜変更することができる。半導体装置の作製方法の例次に、上記半導体装置の作製方法の一例について図2乃至図5を用いて説明する。まず、下部のトランジスタ160及びトランジスタ161の作製方法について、図2及び図3を参照して説明した後、上部のトランジスタ162及びトランジスタ163の作製方法について図4及び図5を参照して説明する。下部のトランジスタの作製方法まず、半導体材料を含む基板100を用意する図2A参照。半導体材料を含む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般にSOI基板は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、SOI基板が有する半導体層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。半導体材料を含む基板100として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。なお、トランジスタのしきい値電圧を制御するために、後にトランジスタ160のチャネル形成領域116a及びトランジスタ161のチャネル形成領域116bとなる領域に、不純物元素を添加しても良い。ここでは、トランジスタ160及びトランジスタ161のしきい値電圧が正となるように導電性を付与する不純物元素を添加する。半導体材料がシリコンの場合、該導電性を付与する不純物元素には、例えば、硼素、アルミニウム、ガリウムなどがある。なお、不純物元素の添加後には、加熱処理を行い、不純物元素の活性化や不純物元素の添加時に生じる欠陥の改善等を図るのが望ましい。次いで、基板100上に、素子分離絶縁層を形成するためのマスクとなる保護層102a、102bを形成する図2A参照。保護層102a、102bとしては、例えば、酸化シリコンや窒化シリコン、酸化窒化シリコンなどを材料とする絶縁層を用いることができる。次に、上記の保護層102a、102bをマスクとしてエッチングを行い、保護層102a、102bに覆われていない領域露出している領域の、基板100の一部を除去する。これにより他の半導体領域と分離された半導体領域104a、104bが形成される図2B参照。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。半導体領域104a、104bの形成後、上記保護層102a、102bを除去する。次に、半導体領域104a、104bを覆うように絶縁層を形成し、半導体領域104a、104bに重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する図2C参照。当該絶縁層は、酸化シリコン、窒化シリコン、酸化窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、化学的機械的研磨CMP:ChemicalMechanicalPolishing処理などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。次に、半導体領域104a、104bの表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域104a、104b表面の熱処理熱酸化処理や熱窒化処理などによって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層108a、108b、ゲート電極110a、110bを形成する図2D参照。次に、半導体領域104a、104bにリンPやヒ素Asなどを添加して、チャネル形成領域116a、116b、及び不純物領域120a、120b、120c、120dを形成する図3A参照。なお、ここではn型トランジスタを形成するためにリンやヒ素を添加しているが、p型トランジスタを形成する場合には、硼素BやアルミニウムAlなどの不純物元素を添加すればよい。なお、ゲート電極110a、110bの側面にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。次に、ゲート電極110a、110b、不純物領域120a、120b、120c、120d等を覆うように金属層122を形成する図3B参照。当該金属層122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層122は、半導体領域104a、104bを構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。次に、熱処理を施して、上記金属層122と半導体材料とを反応させる。これにより、不純物領域120a、120b、120c、120dに接する金属化合物領域124a、124b、124c、124dが形成される図3B参照。なお、ゲート電極110a、110bとして多結晶シリコンなどを用いる場合には、ゲート電極110a、110bの金属層122と接触する部分にも、金属化合物領域が形成されることになる。上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域124a、124b、124c、124dを形成した後には、金属層122は除去する。次に、上述の工程により形成された各構成を覆うように、絶縁層130を形成する図3C参照。絶縁層130は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層130に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層130には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層130は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層130の単層構造としているが、本発明の一態様はこれに限定されず、2層以上の積層構造としても良い。以上により、半導体材料を含む基板100を用いたトランジスタ160、161が形成される図3C参照。このようなトランジスタ160、161は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを、メモリセルの読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。その後、トランジスタ162及びトランジスタ163の形成前の処理として、絶縁層130にCMP処理を施して、ゲート電極110a、110bの上面を露出させる図3D参照。ゲート電極110a、110bの上面を露出させる処理としては、CMP処理の他にエッチング処理などを適用することも可能であるが、トランジスタ162、163の特性を向上させるために、絶縁層130の表面は可能な限り平坦にしておくことが望ましい。例えば、絶縁層130は、その表面の二乗平均平方根RMS粗さが1nm以下となるように平坦化する。このようにすることで、絶縁層130上に形成される酸化物半導体膜表面を平坦にすることができる。該酸化物半導体膜を用いることにより、トランジスタ162及びトランジスタ163の特性を向上することができる。なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。上部のトランジスタの作製方法絶縁層130の表面を可能な限り平坦化し、ゲート電極110a、110bの上面を露出させた後、酸化物半導体層142を成膜する図4A参照。酸化物半導体層142は、スパッタリング法、分子線エピタキシー法、原子層堆積法、又はパルスレーザー蒸着法などを適用して成膜することができる。また、酸化物半導体層142として、四元系金属の酸化物であるIn-Sn-Ga-Zn-O系酸化物半導体や、三元系金属の酸化物であるIn-Ga-Zn-O系酸化物半導体、In-Sn-Zn-O系酸化物半導体、In-Al-Zn-O系酸化物半導体、Sn-Ga-Zn-O系酸化物半導体、Al-Ga-Zn-O系酸化物半導体、Sn-Al-Zn-O系酸化物半導体や、二元系金属の酸化物であるIn-Zn-O系酸化物半導体、Sn-Zn-O系酸化物半導体、Al-Zn-O系酸化物半導体、Zn-Mg-O系酸化物半導体、Sn-Mg-O系酸化物半導体、In-Mg-O系酸化物半導体、In-Ga-O系酸化物半導体や、In-O系酸化物半導体、Sn-O系酸化物半導体、Zn-O系酸化物半導体などを用いることができる。なお、本明細書においては、例えば、In-Sn-Ga-Zn-O系酸化物半導体とは、インジウムIn、錫Sn、ガリウムGa、亜鉛Znを有する金属酸化物、という意味であり、その化学量論的組成は特に問わない。また、上記酸化物半導体は、珪素を含んでいてもよい。或いは、酸化物半導体は、化学式InMO3ZnOmm>0、mは自然数であるとは限らないで表記することができるものを用いてもよい。ここで、Mは、Ga、Al、Mn及びCoから選ばれた一又は複数の金属元素を示す。酸化物半導体層142を成膜するためのターゲットとしては、In:Ga:Zn=1:x:yxは0以上、yは0.5以上5以下の組成式で表されるものを用いるのが好適である。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比を有するターゲットなどを用いることができる。また、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比を有するターゲットや、In2O3:Ga2O3:ZnO=1:1:4[mol数比]の組成比を有するターゲットや、In2O3:Ga2O3:ZnO=1:0:2[mol数比]の組成比を有するターゲットを用いることもできる。ターゲット中の金属酸化物の相対密度は80以上、好ましくは95以上、さらに好ましくは99.9以上である。相対密度の高いターゲットを用いることにより、緻密な構造の酸化物半導体層142を成膜することが可能である。酸化物半導体層142の成膜雰囲気は、不活性雰囲気、酸化性雰囲気、又は不活性ガスと酸化性ガスとの混合雰囲気とするのが好適である。酸化性雰囲気とは、酸素、オゾンまたは二酸化窒素などの酸化性ガスを主成分とする雰囲気であって、水、水素などが含まれないことが好ましい。例えば、熱処理装置に導入する酸素、オゾン、二酸化窒素の純度は、8N99.999999以上、好ましくは9N99.9999999以上即ち、不純物濃度が1ppm以下、好ましくは0.1ppm未満とする。酸化性雰囲気は、酸化性ガスを不活性ガスと混合して用いてもよい。その場合、酸化性ガスが少なくとも10ppm以上含まれるものとする。また、不活性雰囲気とは、窒素、希ガスヘリウム、ネオン、アルゴン、クリプトン、キセノンなどの不活性ガスを主成分とする雰囲気である。例えば、熱処理装置に導入する不活性ガスの純度は、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。具体的には、酸化性ガスなどの反応性ガスが10ppm未満とする。酸化物半導体層142をスパッタリング法により成膜する際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が100°C以上550°C未満、好ましくは200°C以上400°C以下となるように被処理物を熱する。または、酸化物半導体層142の成膜の際の被処理物の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層142を成膜する。被処理物を熱しながら酸化物半導体層142を成膜することにより、酸化物半導体層142に含まれる水素や水などの不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボ分子ポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などの不純物を除去することができるため、酸化物半導体層142中の不純物濃度を低減できる。酸化物半導体層142を、スパッタリング法を用いて成膜する場合には、例えば、被処理物とターゲットの間との距離が170mm、圧力が0.4Pa、直流DC電力が0.5kW、雰囲気が酸素酸素100雰囲気、またはアルゴンアルゴン100雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流DC電源を用いると、パーティクル成膜時に形成される粉状の物質などを低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層142の厚さは、1nm以上50nm以下、好ましくは1nm以上30nm以下、より好ましくは1nm以上10nm以下とする。このような厚さの酸化物半導体層142を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。なお、酸化物半導体層142をスパッタリング法により成膜する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、成膜表面例えば絶縁層130の表面の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。酸化物半導体層142は、単結晶、多結晶ポリクリスタルともいう。または非晶質などの状態をとる。また、酸化物半導体層142は、CAAC-OSCAxisAlignedCrystallineOxideSemiconductor層であることが好ましい。CAAC-OS層は、完全な単結晶ではなく、完全な非晶質でもない。CAAC-OS層は、非晶質相に結晶部を有する結晶-非晶質混相構造の酸化物半導体層である。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡TEM:TransmissionElectronMicroscopeによる観察像では、CAAC-OS層に含まれる非晶質部と結晶部との境界は明確ではない。また、TEMによってCAAC-OS層には粒界グレインバウンダリーともいう。は確認できない。そのため、CAAC-OS層は、粒界に起因する電子移動度の低下が抑制される。CAAC-OS層に含まれる結晶部は、c軸がCAAC-OS層の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸およびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、85°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、-5°以上5°以下の範囲も含まれることとする。なお、CAAC-OS層において、結晶部の分布が一様でなくてもよい。例えば、CAAC-OS層の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CAAC-OS層へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。CAAC-OS層に含まれる結晶部のc軸は、CAAC-OS層の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC-OS層の形状被形成面の断面形状または表面の断面形状によっては互いに異なる方向を向くことがある。なお、結晶部のc軸の方向は、CAAC-OS層が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。CAAC-OS層を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。なお、酸化物半導体層を構成する酸素の一部は窒素で置換されてもよい。酸化物半導体層142をCAAC-OS層とする場合について説明する。酸化物半導体層142を絶縁層130上にスパッタリング法、分子線エピタキシー法、原子層堆積法またはパルスレーザー蒸着法によって成膜する。なお、成膜時に被処理物を加熱することで、非晶質領域に対して結晶部の占める割合の多い酸化物半導体層142とすることができる。例えば、基板温度を150°C以上450°C以下とすればよい。好ましくは、基板温度を200°C以上350°C以下とする。このように基板温度を高めることによって、酸化物半導体層142に含まれる結晶部の占める割合を高くすることができる。次に、酸化物半導体層142を成膜した後に、第1の熱処理を行ってもよい。第1の熱処理を行うことによって、より非晶質領域に対して結晶部の割合の多い酸化物半導体層142とすることができる。第1の熱処理は、例えば、200°C以上基板の歪み点未満で行えばよい。好ましくは、250°C以上450°C以下とする。雰囲気は限定されないが、酸化性雰囲気、不活性雰囲気または減圧雰囲気で行う。処理時間は3分~24時間とする。処理時間を長くするほど非晶質領域に対して結晶部の割合の多い酸化物半導体層142を形成することができるが、24時間を超える熱処理は生産性の低下を招くため好ましくない。また、酸化物半導体層142を成膜した後に、第1の熱処理を行うことにより、酸化物半導体層中142の過剰な水素水や水酸基を含むを除去し、酸化物半導体層142の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の熱処理として、熱せられた不活性雰囲気中に被処理物を投入し、数分間熱した後、当該不活性雰囲気から被処理物を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。いずれにしても、第1の熱処理を行うことによって不純物を低減し、i型真性半導体またはi型に限りなく近い酸化物半導体層142を形成することができる。また、非晶質領域に対して結晶部の割合の多い酸化物半導体層142を形成することができる。このような酸化物半導体層142を用いることで、極めて優れた特性のトランジスタを実現することができる。次に、酸化物半導体層142を選択的にエッチングすることで、島状の酸化物半導体層143を形成した後、酸化物半導体層143を覆うようにゲート絶縁層146を成膜する図4B参照。酸化物半導体層142のエッチングは、ウェットエッチング及びドライエッチングの少なくとも一方を用いて行うことができる。ゲート絶縁層146は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などを含むように形成するのが好適である。ゲート絶縁層146は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。ゲート絶縁層146の形成後には、不活性雰囲気、酸素雰囲気、又は不活性ガスと酸化性ガスとの混合雰囲気で第2の熱処理を行ってもよい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層143に酸素を供給し、該酸化物半導体層143の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。次に、ゲート絶縁層146上に導電材料を含む層を成膜した後、導電材料を含む層を選択的にエッチングすることで、ゲート電極148a、148bを形成する図4C参照。詳細については、ゲート電極110a、110bなどの場合と同様の方法又は材料を用いて形成することができる。さらに、ゲート電極148a、148bとして、In-Ga-Zn-O-N系化合物導電体を用いることができる。In-Ga-Zn-O-N系化合物導電体層は、In-Ga-Zn-O-N系化合物導電体をスパッタリングターゲットとし、スパッタリングすることにより成膜することができる。In-Ga-Zn-O-N系化合物導電体の厚さは、10nm以上50nm以下とすることが好ましい。In-Ga-Zn-O-N系化合物導電体のスパッタリングターゲットとしては、例えば、組成比として、In:Ga:Zn=1:1:1[mol数比]で、酸素と窒素の比率が7:1のものを用いることができる。なお、スパッタリングターゲットの組成を上述したものに限定する必要はない。例えば、In:Ga:Zn=1:1:2[mol数比]の組成比のスパッタリングターゲットを用いることもできる。成膜の雰囲気は、希ガス代表的にはアルゴンのみ、あるいは希ガスと窒素の混合雰囲気とするとよく、成膜レートを上げるために、雰囲気中のアルゴン、クリプトン、キセノンの合計の比率を80以上含む雰囲気とするとよい。また、雰囲気中の酸素の濃度は5以下とすることが好ましい。例えば、成膜条件の一例として、基板とスパッタリングターゲットの間との距離を60mm、圧力を0.4Pa、直流DC電源を0.5kW、成膜雰囲気をアルゴンと窒素の混合雰囲気窒素流量比率12.5とすることができる。また、In-Ga-Zn-O-N系化合物導電体をゲート電極148a、148bとして用いる場合には、積層構造とすることが好ましい。例えば、In-Ga-Zn-O-N系化合物導電体層上に、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの金属材料、これらの窒化物、またはこれらを主成分とする合金材料のいずれか一又は複数を用いて導電層を成膜するとよい。In-Ga-Zn-O-N系化合物導電体層上に、上述の金属材料などを用いて導電層を成膜した後、所望の形状にエッチングすることで、ゲート電極148a、148bを形成することができる図4C参照。次に、ゲート電極148a、148bをマスクとし、ゲート絶縁層146を介して酸化物半導体層143に不純物元素を添加することで、自己整合的に低抵抗領域145a、145b、145cが形成される図5A参照。また、不純物元素が添加されなかった領域は、チャネル形成領域144a、144bとして機能する。不純物元素が添加された領域は、不純物元素が添加されなかった領域と比較して抵抗が低くなるため、低抵抗領域と呼ぶこととする。また、不純物元素が添加されることによって、不純物元素が添加された領域がn型を示す場合には、n型領域とも記す。または、単に不純物領域とも記す。また、不純物元素が添加された領域をソース領域又はドレイン領域と記す場合もある。不純物元素としては、V族第15族元素である窒素N、リンP、ヒ素As、アンチモンSb、又はアルゴンArなどを用いることができる。本実施の形態においては、窒素を注入する例について示す。不純物元素の注入方法としては、イオン注入法またはイオンドーピング法などを用いることができる。イオン注入法は、ソースガスをプラズマ化し、このプラズマに含まれるイオン種を引き出し、質量分離して、所定の質量を有するイオン種を加速して、イオンビームとして、被処理物に注入する方法である。また、イオンドーピング法は、ソースガスをプラズマ化し、所定の電界の作用によりプラズマからイオン種を引き出し、引き出したイオン種を質量分離せずに加速して、イオンビームとして被処理物に注入する方法である。質量分離を伴うイオン注入法を用いて窒素の注入を行うことで、所望の不純物元素ここでは窒素以外の元素例えば、金属元素等のが酸化物半導体に添加されてしまうのを防ぐことができる。また、イオンドーピング法はイオン注入法に比べてイオンビームの照射される面積を大きくすることができるので、イオンドーピング法を用いて不純物元素の添加を行うことで、タクトタイムを短縮することができる。低抵抗領域145a、145b、145cの窒素濃度は5×1018atoms/cm3以上5×1021atoms/cm3未満であると好適である。なお、低抵抗領域145a、145b、145cの窒素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定したものである。また、上記、低抵抗領域145a、145b、145cの窒素濃度を5×1020atoms/cm3以上7原子未満として、300°C以上600°C以下の加熱処理を行うことで、低抵抗領域145a、145b、145cの結晶構造はウルツ鉱型構造になりやすい。酸化物半導体を用いたトランジスタにおいて、ソース領域またはドレイン領域として機能する不純物領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体層の表面を露出させて、アルゴンプラズマ処理を行い、酸化物半導体層のプラズマにさらされた領域の抵抗率を低下させる方法が開示されているS.Jeonetal.180nmGateLengthAmorphousInGaZnOThinFilmTransistorforHighDensityImageSensorApplication,IEDMTech.Dig.,p.504‐507,2010.。しかしながら、上記作製方法では、ゲート絶縁層を形成した後に、ソース領域またはドレイン領域となるべき部分を露出するべく、ゲート絶縁層を部分的に除去する必要がある。よって、ゲート絶縁層が除去される際に、下層の酸化物半導体層も部分的にオーバーエッチングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要がある。しかし、上記オーバーエッチングは、酸化物半導体層とゲート絶縁層の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。例えば、酸化物半導体層が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を200nm以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体層の厚さは20nm以下、好ましくは10nm以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、酸化物半導体層のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない。しかし、本発明の一態様のように、酸化物半導体層143への不純物元素の添加を、酸化物半導体層143を露出させず、ゲート絶縁層146を残したまま行うことで、酸化物半導体層143のオーバーエッチングを防ぎ、酸化物半導体層143への過剰なダメージを軽減することができる。また、加えて、酸化物半導体層143とゲート絶縁層146の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることができる。次に、ゲート絶縁層146、ゲート電極148a、及びゲート電極148b上に、層間絶縁層150および層間絶縁層152を形成する図5B参照。層間絶縁層150および層間絶縁層152は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。なお、本実施の形態では、層間絶縁層150と層間絶縁層152の積層構造としているが、本発明の一態様はこれに限定されない。1層としても良いし、3層以上の積層構造としても良い。また、層間絶縁層を設けない構成とすることも可能である。なお、上記層間絶縁層152は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように層間絶縁層152を形成することで、半導体装置を微細化した場合などにおいても、層間絶縁層152上に、電極や配線などを好適に形成することができるためである。なお、層間絶縁層152の平坦化は、CMP化学的機械的研磨処理などの方法を用いて行うことができる。次に、層間絶縁層150、層間絶縁層152、及びゲート絶縁層146を選択的にエッチングすることで、酸化物半導体層143に達する開口を設ける。その後、層間絶縁層152上に導電層を成膜し、選択的にエッチングすることで、配線156を形成する図5C参照。これにより、配線156と酸化物半導体層143とを接続することができる。配線156は、トランジスタ162のソース電極又はドレイン電極の他方として機能し、トランジスタ163のソース電極又はドレイン電極の他方として機能する。以上の工程により、トランジスタ160及びトランジスタ161上にトランジスタ162及びトランジスタ163を形成することができる図5C参照。これにより、トランジスタ160及びトランジスタ162を有するメモリセル170、トランジスタ161及びトランジスタ163を有するメモリセル171を形成することができる。なお、本実施の形態では、2つのトランジスタを接続する場合について説明したが、本発明の一態様はこれに限定されず、3つ以上のトランジスタを接続することもできる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、先の実施の形態に示す半導体装置とは、一部異なる半導体装置について、図6及び図7を参照して説明する。なお、本実施の形態では、先の実施の形態と異なる部分についてのみ説明する。半導体装置の構成例図6Aに半導体装置の断面を、図6Bに半導体装置の回路図をそれぞれ示す。図6に示す半導体装置も、記憶装置として用いることができる。図6Aに示す半導体装置は、下部にトランジスタ160、161が設けられ、上部にトランジスタ162、163、及び容量素子164、165が設けられている。また、トランジスタ160、トランジスタ162、及び容量素子164により、メモリセル172が構成され、トランジスタ161、トランジスタ163、及び容量素子165により、メモリセル173が構成されている。容量素子164は、ゲート電極110a、酸化物半導体層143、ゲート絶縁層146、及び電極148cによって構成されている。ここで、ゲート電極110aが容量素子164の電極の一方として機能し、電極148cが容量素子164の電極の他方として機能する。また、容量素子165は、ゲート電極110b、酸化物半導体層143、ゲート絶縁層146、及び電極148dによって構成されている。ここで、ゲート電極110bが容量素子165の電極の一方として機能し、電極148dが容量素子165の電極の他方として機能する。図6Aに示すように、トランジスタ160のゲート電極110aを、トランジスタ162のソース電極又はドレイン電極の一方とすることで、トランジスタ162のソース電極又はドレイン電極の一方を、層間絶縁層152に開口部を設けて他の配線に別途接続する必要がなくなる。また、トランジスタ162及びトランジスタ163は、一つの酸化物半導体層143で形成されている。また、トランジスタ162及びトランジスタ163は、ソース電極及びドレイン電極としても機能する配線156を互いに共有して、接続されている。また、隣り合うメモリセルにおいて、酸化物半導体層143を用いたトランジスタ162のソース電極またはドレイン電極の他方と、トランジスタ163のソース電極またはドレイン電極の他方とを互いに電気的に接続させることができる。以上により、メモリセル172及びメモリセル173の占有面積を低減することができるため、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。次に、図6Aに示すメモリセル172の回路図を、図6Bに示す。図6Bに示すメモリセル172において、第1の配線1stLineとトランジスタ160のソース電極とは電気的に接続され、第2の配線2ndLineとトランジスタ160のドレイン電極とは電気的に接続されている。また、第3の配線3rdLineとトランジスタ162のソース電極またはドレイン電極の他方とは電気的に接続され、第4の配線4thLineとトランジスタ162のゲート電極とは電気的に接続されている。そして、トランジスタ160のゲート電極とトランジスタ162のソース電極またはドレイン電極の一方は、容量素子164の電極の一方と電気的に接続され、第5の配線5thLine:第3信号線とも記すと容量素子164の電極の他方は電気的に接続されている。トランジスタ160のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。以下に、メモリセル172の動作について説明する。はじめに、情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位が、トランジスタ160のゲート電極、および容量素子164に与えられる。すなわち、トランジスタ160のゲート電極には、所定の電荷が与えられる書き込み。ここでは、異なる二つの電位を与える電荷以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHというのいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極に与えられた電荷が保持される保持。トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート電極の電荷は長時間にわたって保持される。次に、情報の読み出しについて説明する。第1の配線に所定の電位定電位を与えた状態で、第5の配線に適切な電位読み出し電位を与えると、トランジスタ160のゲート電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジスタ160をnチャネル型とすると、QH>QLの場合、トランジスタ160のゲート電極にQHが与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲート電極にQLが与えられている場合の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ160をオン状態とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ160のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、QHが与えられていた場合には、第5の配線の電位がV0>Vth_Hとなれば、トランジスタ160はオン状態となる。QLが与えられていた場合には、第5の配線の電位がV0<Vth_Lとなっても、トランジスタ160はオフ状態のままである。このため、第2の配線の電位と所定の電位を比較することで、保持されている情報を読み出すことができる。なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジスタ160がオフ状態となるような電位、つまり、Vth_Hより小さい電位を与えればよい。または、ゲート電極の状態にかかわらずトランジスタ160がオン状態となるような電位、つまり、Vth_Lより大きい電位を第5の配線に与えればよい。次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位新たな情報に係る電位が、トランジスタ160のゲート電極および容量素子164に与えられる。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極は、新たな情報に係る電荷が与えられた状態となる。このように、本発明の一態様に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。なお、トランジスタ162のソース電極またはドレイン電極の一方は、トランジスタ160のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ162のソース電極またはドレイン電極の一方とトランジスタ160のゲート電極が電気的に接続される部位をフローティングゲート部FGと呼ぶ場合がある。トランジスタ162がオフの場合、当該フローティングゲート部FGは絶縁体中に埋設されたと見ることができ、フローティングゲート部FGには電荷が保持される。酸化物半導体を用いたトランジスタ162のオフ電流は、シリコンなどで形成されるトランジスタの10万分の1以下であるため、トランジスタ162のリークによる、フローティングゲート部FGに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ162により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。半導体装置の作製方法次に、図6に示す半導体装置の作製方法について、図7を参照して説明する。絶縁層130を形成する工程までは、実施の形態1と同様であるため、詳細な説明は省略する。次に、絶縁層130、ゲート電極110a、110b上に、酸化物半導体層142を成膜する。その後、酸化物半導体層142を選択的にエッチングすることで、島状の酸化物半導体層143を形成した後、酸化物半導体層143を覆うようにゲート絶縁層146を成膜する図7A参照。この工程までは、図4Bに示す工程と同様であるため、詳細な説明は省略する。次に、ゲート絶縁層146上にマスク127a、127bを形成した後、ゲート絶縁層146を介して酸化物半導体層143に不純物元素を添加することで、低抵抗領域145a、145b、145cを形成するとともに、チャネル形成領域144a、144bを形成する図7B参照。ゲート絶縁層146上に形成するマスクとして、レジストマスクなどを用いることができる。不純物元素を添加する方法等については、図5Aの記載を参酌できる。なお、不純物元素を添加した後、マスク127a、127bは除去する。次に、ゲート絶縁層146上に導電材料を含む層を成膜した後、導電材料を含む層を選択的にエッチングして、ゲート電極148a、148b、電極148c、148dを形成する図7C参照。電極148cは、容量素子164の電極として機能し、電極148dは、容量素子165の電極として機能する。次に、ゲート絶縁層146、ゲート電極148a、148b、及び電極148c、148dを覆うように、層間絶縁層152を成膜する図7D参照。なお、図7Dでは、層間絶縁層152のみを成膜する場合について示すが、図5Bに示すように、層間絶縁層150及び層間絶縁層152を積層して成膜してもよい。次に、層間絶縁層152及びゲート絶縁層146を選択的にエッチングすることで、酸化物半導体層143に達する開口を形成する。その後、層間絶縁層152上に導電層を成膜し、選択的にエッチングすることで、配線156を形成する図7D参照。配線156は、トランジスタ162のソース電極又はドレイン電極の他方として機能し、トランジスタ163のソース電極又はドレイン電極の他方として機能する。以上の工程により、トランジスタ160及びトランジスタ161上に、トランジスタ162、トランジスタ163、容量素子164、及び容量素子165を形成することができる。これにより、トランジスタ160、トランジスタ162、及び容量素子164を有するメモリセル172、並びにトランジスタ161、トランジスタ163、及び容量素子165を有するメモリセル173を形成することができる。実施の形態3本実施の形態では、先の実施の形態に示す半導体装置とは、一部異なる半導体装置について、図8及び図9を参照して説明する。なお、本実施の形態では、先の実施の形態と異なる部分についてのみ説明する。半導体装置の構成例図8に示す半導体装置は、下部にトランジスタ160、161が設けられ、上部にトランジスタ166、167、及び容量素子168、169が設けられている。また、トランジスタ160、166、及び容量素子168により、メモリセル174が構成され、トランジスタ161、167、及び容量素子169により、メモリセル175が構成される。なお、下部に設けられるトランジスタ160、161の構成については、図6Aに示すトランジスタ160、161と同様であるため、詳細な説明は省略する。容量素子168は、ゲート電極110a、酸化物半導体層143、及びゲート絶縁層146、及び電極148cによって構成されている。また、容量素子168において、酸化物半導体層143は、不純物元素が添加されていない領域144cを含む。同様に、容量素子169は、ゲート電極110b、酸化物半導体層143、及びゲート絶縁層146、及び電極148dによって構成されている。また、容量素子169において、酸化物半導体層143は、不純物元素が添加されていない領域144dを含む。図示しないが、トランジスタ166及びトランジスタ167において、ゲート電極148a、148b、及び電極148c、148dの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域を設けても良い。図8に示すように、トランジスタ160のゲート電極110aを、トランジスタ166のソース電極又はドレイン電極の一方とすることで、トランジスタ166のソース電極又はドレイン電極の一方を、層間絶縁層152に開口部を設けて他の配線に別途接続する必要がなくなる。また、トランジスタ166及びトランジスタ167は、一つの酸化物半導体層143で形成されている。また、トランジスタ166及びトランジスタ167は、ソース電極及びドレイン電極としても機能する配線156を互いに共有して、接続されている。また、隣り合うメモリセルにおいて、酸化物半導体層143を用いたトランジスタ166のソース電極又はドレイン電極の他方と、トランジスタ167のソース電極又はドレイン電極の他方とを互いに電気的に接続させることができる。以上により、メモリセル174及びメモリセル175の占有面積を低減することができるため、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。なお、図8に示すメモリセルの回路図は、図6Bと同様であるため、詳細な説明は省略する。半導体装置の作製方法次に、図8に示す半導体装置の作製方法について、図9を参照して説明する。ゲート絶縁層146を成膜する工程までは、実施の形態1及び2と同様であるため、詳細な説明は省略する。次に、ゲート絶縁層146上に、ゲート電極148a、148b、電極148c、148dを形成する図9A参照。ゲート電極148a、148b、電極148c、148dについては、図7Cの記載を参酌できる。次に、ゲート電極148a、148b、電極148c、148dをマスクとして、ゲート絶縁層146を介して酸化物半導体層143に不純物元素を添加することで、低抵抗領域145a、145b、145c、145d、145eを形成する図9B参照。これにより、チャネル形成領域144a、144b、及び不純物元素が添加されなかった領域144c、領域144dが形成される。なお、チャネル形成領域144a、144b、不純物元素が添加されなかった領域144c、領域144dは、低抵抗領域145a~145eと比較して高抵抗領域となる。不純物元素を添加する方法等については、図5Aの記載を参酌できる。次に、ゲート絶縁層146、ゲート電極148a、148b、及び電極148c、148dを覆うように、層間絶縁層152を成膜した後、層間絶縁層152及びゲート絶縁層146を選択的にエッチングすることで、酸化物半導体層143に達する開口を形成する。その後、層間絶縁層152上に導電層を成膜し、選択的にエッチングすることで、配線156を形成する図9C参照。配線156は、トランジスタ166のソース電極又はドレイン電極の他方として機能し、トランジスタ167のソース電極又はドレイン電極の他方として機能する。以上の工程により、トランジスタ160及びトランジスタ161上に、トランジスタ166、トランジスタ167、容量素子168、及び容量素子169を形成することができる。これにより、トランジスタ160、トランジスタ166、及び容量素子168を有するメモリセル174、並びにトランジスタ161、トランジスタ167、及び容量素子169を有するメモリセル175を形成することができる。本実施の形態の作製工程では、実施の形態2に示すマスク127a、127bを形成する工程図7B参照を省くことができるため、半導体装置の作製工程を簡略化することができる。実施の形態4本発明の一形態に係る半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合について、図10乃至図13を参照して説明する。このような携帯機器においては、画像データの一時記憶などにSRAMまたはDRAMが使用されている。SRAMまたはDRAMが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理には不向きであるためである。一方で、SRAMまたはDRAMを画像データの一時記憶に用いた場合以下の欠点がある。SRAMは応答速度が速いという利点がある。通常のSRAMは図10Aに示すように1つのメモリセルがトランジスタ501~506の6個のトランジスタで構成されており、それをXデコーダー507、Yデコーダー508にて駆動している。トランジスタ503とトランジスタ505、トランジスタ504とトランジスタ506はインバータを構成し、高速駆動を可能としている。しかし1つのメモリセルが6個のトランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をFとしたときにSRAMのメモリセル面積は通常100~150F2である。このためSRAMはビットあたりの単価が各種メモリの中で最も高いという課題がある。それに対して、DRAMはメモリセルが図10Bに示されるようにトランジスタ511、保持容量512によって構成され、それをXデコーダー513、Yデコーダー514にて駆動している。1つのメモリセルが1つのトランジスタ及び1つの容量の構成になっており、面積が小さい。DRAMのメモリセル面積は通常10F2以下である。しかし、DRAMは常にリフレッシュが必要であり、書き換えをおこなわない場合でも消費電力が発生するという課題がある。本発明の一態様に係るメモリセルの面積は10F2前後であり、且つ頻繁なリフレッシュは不要である。本発明の一態様に係るメモリセルを使用することによって、メモリセルの面積と消費電力という2つの課題を解決することができる。次に、図11に携帯機器のブロック図を示す。図11に示す携帯機器はRF回路201、アナログベースバンド回路202、デジタルベースバンド回路203、バッテリー204、電源回路205、アプリケーションプロセッサ206、フラッシュメモリ210、ディスプレイコントローラ211、メモリ回路212、ディスプレイ213、タッチセンサ219、音声回路217、キーボード218などより構成されている。ディスプレイ213は表示部214、ソースドライバ215、ゲートドライバ216によって構成されている。アプリケーションプロセッサ206はCPU207、DSP208、インターフェースIF209を有している。一般にメモリ回路212はSRAMまたはDRAMで構成されており、メモリ回路212に本発明の一態様に係るメモリセルを採用することによって1ビットあたりメモリ単価と消費電力を低減することが可能になる。次に、図12に、本発明の一態様に係る半導体装置を記憶装置としてメモリ回路に使用した例を示す。図12において、メモリ回路312は、メモリ302、303、スイッチ304、305およびメモリコントローラ301より構成されている。具体的には、メモリ302、303に本発明の一態様に係る記憶装置が適用されている。まず、ある画像データが受信され、またはアプリケーションプロセッサによって形成される。この形成された画像データはスイッチ304を介してメモリ302に記憶される。そしてスイッチ305を介して、ディスプレイコントローラを介してディスプレイに送られ、表示される。そのまま、画像データに変更が無ければ通常30~60Hz程度の周期でメモリ302からデータが読み出され、スイッチ305を介して、ディスプレイコントローラに送られ続ける。ユーザーが画面を書き換える操作をしたとき、アプリケーションプロセッサは新たな画像データを形成し、その画像データはスイッチ304を介してメモリ303に記憶される。この間も定期的にメモリ302からスイッチ305を介して画像データが読み出されている。メモリ303に新たな画像データが記憶し終わると、ディスプレイの次のフレームよりメモリ303に記憶されたデータは読み出され、スイッチ305、ディスプレイコントローラを介して、ディスプレイに画像データが送られ、表示がおこなわれる。この読み出しはさらに次の画像データがメモリ302に記憶されるまで継続される。このようにメモリ302、303は交互にデータを書き込み、読み出すことによって、ディスプレイの表示を行う。メモリ302、303としてそれぞれ別のメモリチップを使用することには限定されず、1つのメモリチップを分割して使用してもよい。メモリ302、303に本発明の一態様に係る記憶装置を使用することにより、単価を下げ、消費電力を削減することができる。次に、図13に電子書籍のブロック図を示す。図13はバッテリー401、電源回路402、マイクロプロセッサ403、フラッシュメモリ404、音声回路405、キーボード406、メモリ回路407、タッチパネル408、ディスプレイ409、ディスプレイコントローラ410によって構成される。本発明の一態様に係る記憶装置はメモリ回路407に使用することができる。メモリ回路407は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ404にコピーしても良い。このような場合においても、本発明の一態様に係る記憶装置を、メモリに採用することによってメモリ単価を下げ、消費電力を低減することが可能となる。実施の形態5本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図14を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ等のカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を記憶装置として適用する場合について説明する。図14Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702の少なくとも一の内部には、メモリとして先の実施の形態に示す記憶装置が設けられている。そのため、先の実施形態に示す記憶装置は高集積化されているので記憶装置を小型化することができる。また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図14Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェース715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、メモリとして先の実施の形態に示す記憶装置が設けられている。そのため、先の実施形態に示す記憶装置は高集積化されているので記憶装置を小型化することができる。また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。図14Cは、電子ペーパーを実装した電子書籍であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、メモリとして先の実施の形態に示す記憶装置が設けられている。そのため、先の実施形態に示す記憶装置は高集積化されているので記憶装置を小型化することができる。また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図14Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図14Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一には、メモリとして先の実施の形態に示す記憶装置が設けられている。そのため、先の実施形態に示す記憶装置は高集積化されているので記憶装置を小型化することができる。また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。図14Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、メモリとして先の実施の形態に示す記憶装置が設けられている。そのため、先の実施形態に示す記憶装置は高集積化されているので記憶装置を小型化することができる。また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。図14Fは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780の内部には、メモリとして先の実施の形態に示す記憶装置が搭載されている。そのため、先の実施形態に示す記憶装置は高集積化されているので記憶装置を小型化することができる。また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。"