第1の入力信号と第2の入力信号;複数個のアナログ/デジタル変換回路ADCセル構造であって、前記第1の入力信号と前記第2の入力信号の組み合わせに加え、複数個のADCセル構造の中の他のADCセル構造のそれぞれから、複数の量子化雑音信号の組み合わせを入力として受信し、複数個の第1の出力信号と前記複数の量子化雑音信号を生成する、複数個のADCセル構造;前記第1の出力信号を受信して、複数個の当該第1の出力信号の選択された組み合わせに対して、加算または減算のいずれか一方を実行する複数個の加算器モジュールであって、前記加算器モジュールは、複数個の第2の出力信号を生成する、複数個の加算器モジュール;および、複数個の当該第2の出力信号を受信して、当該第2の出力信号に対して、所定の係数による除算演算を実行する複数個の除算器モジュールであって、前記複数個の除算器モジュールは、MIMOシステムに関する複数個の最終的な出力信号を生成する、複数個の除算器モジュール、を備えるMIMOMultipleInputMultipleOutputシステム。前記第1の入力信号と前記第2の入力信号の組み合わせは、前記第1の入力信号と前記第2の入力信号との加算結果、あるいは、前記第2の入力信号から前記第1の入力信号を減算した結果を備える、請求項1記載のMIMOシステム。前記複数個のADCセル構造の各々は、ノイズ量子化された雑音信号を生成するための量子化雑音の伝達関数を備える、請求項1記載のMIMOシステム。前記量子化雑音の伝達関数は同等である、請求項3記載のMIMOシステム。前記複数個のADCセル構造は、3個以上の単一ADCセル構造を備える、請求項1記載のMIMOシステム。前記複数個のADCセル構造は、ΔΣADC構造を備える、請求項1記載のMIMOシステム。前記複数個のADCセル構造の各々が、第1の伝達関数と量子化器を有するフィードフォワード信号経路を備えるように、前記複数個のADCセル構造が構成される、請求項1記載のMIMOシステム。前記複数個のADCセル構造の各々が、デジタル/アナログ変換回路DACを有するフィードバック信号経路を備えるように、前記複数個のADCセル構造が構成される、請求項1記載のMIMOシステム。前記量子化雑音の伝達関数は、直流成分においてゼロを備える、請求項3記載のMIMOシステム。前記量子化雑音の伝達関数は、直流成分以外の周波数において、単位円の上での複素共役のゼロを備える、請求項3記載のMIMOシステム。MIMOMultipleInputMultipleOutputシステムを形成する方法であって、第1の入力信号と第2の入力信号を供給するステップ;複数個のアナログ/デジタル変換回路ADCセル構造を提供するステップであって、前記複数個のADCセル構造は、前記第1の入力信号と前記第2の入力信号の組み合わせに加え、前記複数個のADCセル構造の中の他のADCセル構造のそれぞれから、複数の量子化雑音信号の組み合わせを入力として受信し、複数個の第1の出力信号と前記複数の量子化雑音信号を生成する、ステップ;複数個の加算器モジュールを使用することにより、前記第1の出力信号を受信して、複数個の当該第1の出力信号の選択された組み合わせに対して、加算または減算のいずれか一方を実行するステップであって、前記複数個の加算器モジュールは、複数個の第2の出力信号を生成する、ステップ;および、複数個の除算器モジュールを使用することにより、複数個の当該第2の出力信号を受信して、当該第2の出力信号に対して、所定の係数による除算演算を実行するステップであって、前記複数個の除算器モジュールは、MIMOシステムに関する複数個の最終的な出力信号を生成する、ステップ、を備える、方法。前記第1の入力信号と前記第2の入力信号の組み合わせは、前記第1の入力信号と前記第2の入力信号との加算結果、あるいは、前記第2の入力信号から前記第1の入力信号を減算した結果を備える、請求項11記載の方法。前記複数個のADCセル構造の各々は、ノイズ量子化された雑音信号を生成するための量子化雑音の伝達関数を備える、請求項11記載の方法。前記量子化雑音の伝達関数は同等である、請求項13記載の方法。前記複数個のADCセル構造は、3個以上の単一ADCセル構造を備える、請求項11記載の方法。前記複数個のADCセル構造は、ΔΣADC構造を備える、請求項11記載の方法。前記複数個のADCセル構造の各々が、第1の伝達関数と量子化器を有するフィードフォワード信号経路を備えるように、前記複数個のADCセル構造が構成される、請求項11記載の方法。前記複数個のADCセル構造の各々が、デジタル/アナログ変換回路DACを有するフィードバック信号経路を備えるように、前記複数個のADCセル構造が構成される、請求項11記載の方法。前記量子化雑音の伝達関数は、直流成分においてゼロを備える、請求項13記載の方法。前記量子化雑音の伝達関数は、直流成分以外の周波数において、単位円の上での複素共役のゼロを備える、請求項13記載の方法。多重化構造は、複数本のアンテナによって単一の受信機が共有されることを可能にする。この多重化のアイデアは、時分割、周波数分割および符号分割による多重化構成を含む。これらの技法は、確かに受信機の実装面積を減少はさせるけれども、同時に、信号/雑音比率の性能を劣化させてしまう。以上から本発明は、信号/雑音比率を変化させないまま、MIMOアナログ/デジタル変換回路ADCの実装面積および消費電力の低減を達成するための解決策を提案することを目的とする。この解決策は、以下において説明するように、雑音と結合したΔΣADCを使用することに基づく。本発明の一つの実施態様に従って、一つのMIMOMultipleInputMultipleOutputシステムが提供される。当該MIMOシステムは、第1の入力信号と第2の入力信号を含む。複数個のアナログ/デジタル変換回路ADCセル構造が当該第1の入力信号と第2の入力信号の組み合わせに加えて、当該複数個のADCセル構造の中の他のADCセル構造のそれぞれから、複数の量子化雑音信号の組み合わせを入力として受信する。当該複数のADCセル構造は、複数個の第1の出力信号と当該量子化雑音信号を生成する。複数個の加算器モジュールは、当該第1の出力信号を受信して、複数個の当該第1の出力信号の選択された組み合わせに対して、加算または減算のいずれか一方を実行する。そして、当該加算器モジュールは、複数個の第2の出力信号を生成する。複数個の除算器モジュールは、複数個の当該第2の出力信号を受信して、当該第2の出力信号に対して、所定の係数による除算演算を実行する。当該除算器モジュールは、当該MIMOシステムに関する複数個の最終的な出力信号を生成する。本発明のもう一つの実施態様に従って、一つのMIMOMultipleInputMultipleOutputシステムを形成する方法が提供される。この方法は、第1の入力信号と第2の入力信号を提供することを含む。複数個のアナログ/デジタル変換回路ADCセル構造が提供され、これら複数個のセル構造は、当該第1の入力信号と第2の入力信号の組み合わせに加えて、当該複数個のADCセル構造の中の他のADCセル構造のそれぞれから、複数の量子化雑音信号の組み合わせを入力として受信する。当該複数のADCセル構造は、複数個の第1の出力信号と当該量子化雑音信号を生成する。さらに、この方法は、当該第1の出力信号を受信し、複数個の加算器モジュールを使用して、複数個の当該第1の出力信号の選択された組み合わせに対して、加算または減算雑音のいずれか一方を実行する動作ステップを含む。当該加算器モジュールは、複数個の第2の出力信号を生成する。さらに、この方法は、複数個の当該第2の出力信号を受信し、複数個の除算器モジュールを使用して、当該第2の出力信号に対して、所定の係数による除算演算を実行する。当該除算器モジュールは、当該MIMOシステムに関する複数個の最終的な出力信号を生成する。様々な図面によって図解される本発明の好適な実施形態に関して以下に記述する発明の詳細な説明を読んだ後であれば、本発明の上記した目的およびそれ以外の目的は、当業者にとっては疑いの余地無く自明なものとなるであろう。本発明は、信号/雑音比率を変化させないまま、MIMOアナログ/デジタル変換回路ADCの実装面積および消費電力を低減するMIMOの構成態様を提供する。これは、雑音と結合したΔΣADCを使用した本発明に係るMIMO設計に基づく。この場合において、多数の単一ΔΣADCセルは、2個のアナログ入力信号の組み合わせを入力として受信することに加えて、本発明のMIMOと関連する他の単一ΔΣADCセルのそれぞれと関係付けられている様々な雑音量子化出力信号の組み合わせを入力として受信するように構成されている。図1は、本発明に従って使用される単一ADCセルを図示する概略図である。ADCセル2は、アナログ入力信号Uを入力として受信する。加算器モジュール34は、当該信号Uおよびデジタル/アナログ変換回路DAC8からの出力信号26を受信する。加算器モジュール34は、当該信号Uと出力信号26に対して加算を実行し、信号28を出力する。回路伝達関数モジュール4は、信号28を入力として受信し、指定された係数H1を使用して信号28に対して相関を実行する。回路伝達関数モジュール4は、信号18を出力する。加算器モジュール12は、当該入力信号Uから当該信号18を減算する。加算器モジュール12は、当該信号と結合雑音の入力信号32に対して加算を実行し、信号20を出力する。結合雑音の入力信号32は、本発明に係るMIMOにおいて、他の異なるADCセルの量子化された雑音信号と関係付けられている信号である。加算器モジュール14は、信号20と入力信号Uとを入力として受信し、これらの信号に対して加算を実行する。さらに、加算器モジュール14は、量子化器6および加算器モジュール16の両者に送信される信号22を出力する。量子化器6は、信号22に対して、その個別の量子化演算を実行し、ADCセル2の全体からの出力である信号Vを出力する。DAC8は、当該信号Vを入力として受信し、当該信号Vに対して、その個別のデジタル/アナログ変換処理を実行し、その結果、アナログ信号である信号26を出力する。加算器モジュール16は、信号22と信号26を入力として受信し、これらの信号に対して加算を実行する。加算器モジュール16は、信号24を出力する。量子化雑音伝達関数10は、信号24を入力として受信し、その個別の雑音相関処理を実行し、量子化雑音信号30を出力する。ADCセル2は、ΔΣADCの広範な類型によって実装されることが可能である。この例においては、単一ループ構造の実装形態が示され、この場合、フィードフォワード信号経路は、回路伝達関数部4と量子化器6とから構成され、フィードバック信号経路はDAC8により構成される。図2は、本発明に従って形成されるMIMOADC42を図示する概略図である。MIMOADC42は、第1のADCセル44、第2のADCセル46および第3のADCセル48を含む。ADCセル44、46および48の各々は、図2で示すとおり、量子化雑音伝達関数H1、H2およびH3を有しており、これらは、量子化雑音Q1、Q2およびQ3を生成する。この場合、量子化雑音伝達関数H1、H2およびH3は全て均一である。MIMOADC構成42は、2個の入力信号U1、U2、および2個の出力信号V1、V2を含む。第1のADCセル44は、信号U1U2および量子化雑音信号Q2Q3を入力として受信し、量子化雑音信号Q1および量子化器信号V1’を生成する。第2のADCセル46は、信号U1-U2および量子化雑音信号Q1-Q3を入力として受信し、量子化雑音信号Q2および量子化器信号V2’を生成する。第1のADCセル48は、信号U1U2および量子化雑音信号Q1-Q2を入力として受信し、量子化雑音信号Q3および量子化器信号V3’を生成する。第1のADCセル44、第2のADCセル46および第3のADCセル48は、図1に記載したADCセル2と同様の回路である。加算器モジュール50は、量子化器信号V1’およびV2’を入力として受信し、これらの信号に対して加算を実行する。加算器モジュール50は、信号58を出力する。除算器モジュール54は、信号58を入力として受信し、所定の係数による除算演算を実行する。この場合の所定の係数の値は2である。除算器モジュール54は、信号V1を出力し、この信号V1は、本発明に係るMIMOADC構成42に対する2つの入力のうちの一つとなる。加算器モジュール52は、量子化器信号V2’およびV3’を入力として受信し、これらの信号に対して加算を実行する。加算器モジュール52は、信号60を出力する。除算器モジュール56は、信号60を入力として受信し、所定の係数による除算演算を実行する。この場合の所定の係数の値は2である。除算器モジュール56は、信号V2を出力し、この信号V2は、本発明に係るMIMOADC構成42に対する2つの入力のうちの一つとなる。以下の式において示すように、出力信号V1は、V1’とV2’の合計に等しい。ここで、NTFは、ADCセルの雑音伝達関数である。以下の式において示すように、出力信号V2は、V2’からV3’を減算した値を2で除算した値に等しい。上記した数式から理解できるように、量子化雑音の整形処理の効果は1-H2だけ増加する。本発明は、量子化器への入力を計測可能とするような任意の回路トポロジーを有するΔΣADCとして各ADCセルを実装することを可能にする。これは、VCOに基づく量子化器を除いて、全てのΔΣ型回路トポロジーを使用することを可能とする。単一ループ型設計の使用は、大域的な回路素子のバラつきに対する相対的な鈍感さに起因して、カスケード接続された回路実装あるいはマッシュ回路実装よりも好適であろう。ΔΣADCの回路実装は、離散時間の実装あるいは連続時間の実装とすることが可能である。離散時間の回路実装はジッターに関してより良好な鈍感さを有する一方で、連続時間の回路実装は、固有の耐エイリアシング性を実現する。量子化雑音と結合する伝達関数H2は、単純に、変調器の次数を1だけ増加させる遅延z-1とすることが可能である。すなわち、である。さらに、H2は以下のように、変調器の次数をnだけ増加させて、より高い次数の伝達関数とすることも可能である。そして上記伝達関数は、単位円の上で複素共役のゼロを生成するように、選択されることが可能である。さらに、本発明は、量子化雑音と結合する伝達関数H2をとして定義することを可能とし、ここでkは、直流成分においてゼロを生成するような整数、あるいは直流成分以外の周波数において単位円の上に複素共役のゼロを生成するような整数である。本発明は、幾つかの利点を提供する。そのような利点には、例えば、同一の信号/雑音比性能に対する実装面積の低減や、同一の信号/雑音比性能に対する消費電力の低減などがある。加えて、雑音の結合を使用することによる、量子化雑音の整形処理の次数の増加が利点として考えられる。本発明は、幾つかの好適な実施例との関係において示され、説明されてきたけれども、本発明の技術的思想と技術的範囲から逸脱することなく、これらの実施例の具体的形態と詳細に対する多種多様な変形、省略および追加が、本発明においてなされることが可能である。本発明による教示内容の同一性を維持したまま、本発明に係る装置や方法に対して、多くの修正や変更が成されることが可能であることが、当業者には直ちに認識される。従って、本明細書による上記開示内容は、本明細書に添付した特許請求の範囲記載の発明の外縁によってのみ限定されると解釈される。