半導体基板の集積回路及びフォトダイオードが形成された面とは反対面である裏面側から入射光が照射される裏面照射型固体撮像装置としての半導体装置であって、前記半導体基板の表面側及び裏面側にそれぞれ形成された配線または電極と、前記半導体基板の表裏両面を貫通するように形成され、前記半導体基板の表面側に形成された前記配線または電極と前記半導体基板の裏面側に形成された前記配線または電極とを電気的に接続する貫通電極と、前記半導体基板の表裏両面を貫通しかつ前記貫通電極を囲むように形成された第1のガードリング配線とを具備したことを特徴とする半導体装置。前記集積回路の回路ブロックを囲み、前記半導体基板の表裏両面を貫通するように形成された第2のガードリング配線をさらに具備したことを特徴とする請求項1記載の半導体装置。前記集積回路に含まれる入出力回路を囲み、前記半導体基板の表裏両面を貫通するように形成された第3のガードリング配線をさらに具備したことを特徴とする請求項1記載の半導体装置。前記第1のガードリング配線は、接地電位もしくは任意の電圧に接続される、あるいは電位的に浮遊状態にされていることを特徴する請求項1、2、3のいずれか1項記載の半導体装置。本発明は上記のような事情を考慮してなされたものであり、その目的は、ノイズの影響を低減することができる半導体装置を提供することである。本発明の半導体装置は、集積回路が形成された半導体基板の表面側及び裏面側にそれぞれ形成された配線または電極と、前記半導体基板の表裏両面を貫通するように形成され、前記半導体基板の表面側に形成された前記配線または電極と前記半導体基板の裏面側に形成された前記配線または電極とを電気的に接続する貫通電極と、前記半導体基板の表裏両面を貫通しかつ前記貫通電極を囲むように形成されたガードリング配線とを具備したことを特徴とする。本発明の半導体装置は、集積回路が形成された半導体基板と、前記集積回路の回路ブロックを囲み、前記半導体基板の表裏両面を貫通するように形成されたガードリング配線とを具備したことを特徴とする。本発明によれば、ノイズの影響を低減することができる半導体装置を提供することができる。以下、図面を参照して本発明の半導体装置を実施の形態により説明する。第1の実施の形態図1は本発明を裏面照射型のCMOSイメージセンサに実施した場合の概略的な構成を示す断面図である。このCMOSイメージセンサでは、高濃度P型基板11上にN型エピタキシャル層12が形成された半導体基板13を用い、画素部21、アナログ回路部31、及びディジタル回路部41を有する構成となっている。また、画素部21に形成されている後述するフォトダイオードへの入射光量の確保、光の混色防止及び、貫通電極を形成するために、半導体基板13として例えば直径が8インチのシリコン基板の場合は、当初の720μmの厚みを5μm程度まで薄膜化している。半導体基板13の裏面側には、保護膜や配線、外部端子、テスト端子いずれも図示せずが形成され、画素部21の裏面には、カラーフィルタ用の顔料や保護膜、マイクロレンズいずれも図示せずなどが形成されている。画素部21では、N型エピタキシャル層12の表面領域にN型領域が形成され、このN型領域にフォトダイオード及びフォトダイオード選択用のトランジスタいずれも図示せずなどからなる複数の画素が形成されている。そして、画素部21内には、基板表面から高濃度P型基板11に達するような深いP型ウェル領域22が形成されている。アナログ回路部31では、基板表面から高濃度P型基板11に達するような深いP型ウェル領域32が全面に形成されている。また、P型ウェル領域32の表面領域には複数のN型ウェル領域33が互いに分離して形成されている。そして、P型ウェル領域32には複数のNチャネルMOSトランジスタ図示せずが形成され、N型ウェル領域33には複数のPチャネルMOSトランジスタ図示せずが形成されている。ディジタル回路部41では、N型エピタキシャル層12の表面領域にそれぞれ複数のP型ウェル領域42及びN型ウェル領域43が形成されている。そして、P型ウェル領域42には複数のNチャネルMOSトランジスタ図示せずが形成され、N型ウェル領域43には複数のPチャネルMOSトランジスタ図示せずが形成されている。裏面照射型のCMOSイメージセンサでは、被写体からの入射光は、画素部21のN型エピタキシャル層12の表面半導体基板13の表面側ではなく、高濃度P型基板11の露出面半導体基板13の裏面側に照射される。そこで、アナログ回路部31やディジタル回路部41では、半導体基板13の表面側及び裏面側にそれぞれ形成されている複数の配線または電極いずれも図示せずを相互に接続して、半導体基板13の裏面側に外部端子や製品テスト用端子を形成する必要がある。このために、アナログ回路部31やディジタル回路部41には、半導体基板13の表裏両面を貫通するように形成され、半導体基板13の表面側に形成された配線または電極と半導体基板13の裏面側に形成された配線または電極との間、アナログ回路部31及びディジタル回路部41の内部の配線や基板表面側の製品テスト用端子と半導体基板13の裏面側に形成された配線または電極との間を電気的に接続する貫通電極34が形成されている。なお、この貫通電極34は、当然のことながら高濃度P型基板11及びP型ウェル領域32とは絶縁分離されている。半導体基板13を薄膜化する前は、高濃度P型基板11が接地電位に接続されているので、アナログ回路部31に対しP型ウェル領域32を経由して接地電位を与えることができていた。しかし、フォトダイオードへの入射光量の確保、光の混色防止及び貫通電極34の形成のために半導体基板13を薄膜化しており、高濃度P型基板11の厚みは従来よりも薄くなっている。このため、アナログ回路部31に対する接地状態が不安定となり、アナログ回路部31が貫通電極34及びその他の回路からのノイズの影響を受け易くなる。そこで、本実施形態のCMOSイメージセンサでは、図2の平面図に示すように、半導体基板13の表裏両面を貫通しかつ貫通電極34を囲むようにガードリング配線51を形成している。ガードリング配線51は半導体基板13とは絶縁分離されており、接地電位に接続されている。図2に示すように、図1中に示す貫通電極34は複数本例では9個の部分に分かれて形成されている。各貫通電極34の周囲には絶縁層35が形成されており、ガードリング配線51の周囲にも絶縁層52が形成されている。なお、貫通電極1個に対してガードリング配線をそれぞれ形成してもよい。図3は、図2中のA-A線に沿った電極端子に形成された貫通電極の断面構造を画素部21の一部と共に詳細に示す断面図である。画素部21では、半導体基板13の裏面側に色分離用のカラーフィルタ23が形成されており、さらにカラーフィルタ23上に光集光用のマイクロレンズ24が形成されている。なお、本例ではフィルタ膜などは図示を省略している。複数の貫通電極34が半導体基板13の裏面側に形成された外部端子36と電気的に接続されている。また、貫通電極34を囲むように半導体基板13内に形成されたガードリング配線51は、半導体基板13の表面側の層間絶縁膜14内に形成された配線15を介して接地電位に接続されている。なお、本例では配線15を介してガードリング配線51を接地しているが、外部端子36とは別な端子として裏面側に形成して接地してもよい。さらに貫通電極34は、層間絶縁膜14内に形成された多層の配線16を介して、半導体基板13の表面側に形成されている配線または電極17と電気的に接続されている。電極17上には保護膜が形成されている図示せず。このように構成されたCMOSイメージセンサでは、貫通電極34を囲むようにガードリング配線51が形成されており、ガードリング配線51は接地電位に接続されている。このため、貫通電極34からのノイズの影響を低減させることが可能となる。なお、本実施形態では、貫通電極34が半導体基板13内で複数の部分に分けて形成されている場合について説明したが、これは必ずしも複数の部分に分けて形成される必要はなく、1つの部分で形成されていてもよい。しかし、図3に示すように、外部端子36と接続するような場合に、十分な電流容量を確保するために、複数の部分に分けて形成する方が効果的である。さらに、本例ではガードリング配線51を接地電位に接続する場合を説明したが、接地以外の任意の電圧に接続してもよく、あるいはいずれの電位、電圧にも接続せずに電位的に浮遊状態にしてもよい。第2の実施の形態図4は、第2の実施の形態に係る半導体装置の構成を示す平面図である。この半導体装置は、第1の実施の形態の場合と同様に、半導体基板に画素部21、アナログ回路部31、及びディジタル回路部41が集積されたCMOSイメージセンサに本発明を実施したものである。本実施形態のCMOSイメージセンサでは、アナログ回路部31を囲む形状でかつ半導体基板の表裏両面を貫通するようにガードリング配線61が形成されている。ガードリング配線61は、半導体基板とは絶縁分離されており、接地電位に接続されている。このようにアナログ回路部31全体をガードリング配線61で囲むことにより、アナログ回路部31で発生するノイズが外部に漏れ出ることを防止でき、かつ外部で発生するノイズがアナログ回路部31に混入することを防止できる。この結果、ガードリング配線61を用いてノイズの影響を低減することができる。本例でもガードリング配線61を接地電位に接続する場合を説明したが、接地以外の任意の電圧に接続してもよく、あるいはいずれの電位、電圧にも接続せずに電位的に浮遊状態にしてもよい。第3の実施の形態半導体装置、特に集積回路のI/O回路入出力回路などのように比較的サイズの大きなトランジスタが形成されている内部回路では、トランジスタのスイッチングに伴って大きなノイズが発生する。そこで、第3の実施の形態に係る半導体装置では、図5の平面図に示すように、半導体基板に形成された集積回路のI/O回路71を囲む形状でかつ半導体基板の表裏両面を貫通するようにガードリング配線81を形成している。ガードリング配線81は、半導体基板とは絶縁分離されており、接地電位に接続されている。なお、この場合、I/O回路71に電気的に接続され、信号の入出力を行なう複数の電極パッド91もガードリング配線81によって囲まれている。本実施形態では、ガードリング配線81によって囲むことにより、I/O回路71で発生するノイズが外部に漏れ出ることを防止することができる。この結果、ガードリング配線81を用いてノイズの影響を低減することができる。本例でもガードリング配線81を接地電位に接続する場合を説明したが、接地以外の任意の電圧に接続してもよく、あるいはいずれの電位、電圧にも接続せずに電位的に浮遊状態にしてもよい。以上、実施形態を用いて本発明を説明したが、本発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することができる。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出し得る。例えば実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。