下地層と、前記下地層の上に設けられた積層体であって、それぞれ交互に積層された複数の電極層と複数の絶縁層と、前記複数の電極層と前記複数の絶縁層との間に設けられた拡散抑制層と、を有する前記積層体と、前記積層体を積層方向に貫通するホールの側壁に設けられたメモリ膜と、前記メモリ膜の内側に設けられたチャネルボディ層と、を備え、前記複数の電極層のそれぞれは、第1の不純物元素を含む第1の半導体層であり、前記拡散抑制層は、前記第1の不純物元素とは異なる第2の不純物元素を含む第2の半導体層であり、前記拡散抑制層は、前記第1の不純物元素の拡散を抑制する効果を有する膜である不揮発性半導体記憶装置。前記第1の半導体層の深さ方向の前記第1の不純物元素の濃度は、前記第1の半導体層の上面の側および下面の側よりも、前記上面と前記下面との間の前記第1の半導体層の中央部のほうが相対的に高い請求項1記載の不揮発性半導体記憶装置。前記複数の電極層のそれぞれは、前記チャネルボディ層に前記メモリ膜を介して対向するゲート電極である請求項1または2に記載の不揮発性半導体記憶装置。前記第1の不純物元素は、第13族元素もしくは第15族元素である請求項1~3のいずれか1つに記載の不揮発性半導体記憶装置。前記第2の不純物元素は、炭素である請求項1~4のいずれか1つに記載の不揮発性半導体記憶装置。前記第1の半導体層の主成分および前記第2の半導体層の主成分は、シリコンである請求項1~5のいずれか1つに記載の不揮発性半導体記憶装置。本発明が解決しようとする課題は、エッチング加工がし易く、データ保持の劣化が抑制された不揮発性半導体記憶装置を提供することである。実施形態の不揮発性半導体記憶装置は、下地層と、前記下地層の上に設けられた積層体であって、それぞれ交互に積層された複数の電極層と複数の絶縁層と、前記複数の電極層と前記複数の絶縁層との間に設けられた拡散抑制層と、を有する前記積層体と、前記積層体を積層方向に貫通するホールの側壁に設けられたメモリ膜と、前記メモリ膜の内側に設けられたチャネルボディ層と、を備える。前記複数の電極層のそれぞれは、第1の不純物元素を含む第1の半導体層である。前記拡散抑制層は、前記第1の不純物元素とは異なる第2の不純物元素を含む第2の半導体層である。前記拡散抑制層は、前記第1の不純物元素の拡散を抑制する効果を有する膜である。以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。第1実施形態まず、実施形態の不揮発性半導体記憶装置の製造方法を説明する前に、この製造方法で形成される不揮発性半導体記憶装置について斜視模式図を用いて説明する。図1は、第1実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの斜視模式図である。図1においては、図を見易くするために、メモリホールMHの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。この絶縁部分については、同メモリセルアレイの断面模式図である図6bを用いて説明する。図2は、図1におけるメモリセルが設けられた部分の拡大断面図である。図1において、説明の便宜上、XYZ直交座標系を導入する。この座標系においては、基板10の主面に対して平行な方向であって相互に直交する2方向をX方向およびY方向とし、これらX方向およびY方向の双方に対して直交する方向をZ方向とする。不揮発性半導体記憶装置1においては、基板10上には図示しない絶縁層を介してバックゲートBGが設けられている。基板10と、この絶縁層を含めて下地層とする。基板10内には、トランジスタ等の能動素子、抵抗、容量などの受動素子を設けてもよい。バックゲートBGは、例えば、不純物元素が添加され導電性を有するシリコンSi層である。なお、図3aにおいては、半導体層リン添加シリコン層11が、バックゲートBGに対応する。バックゲートBG上には、複数の絶縁膜30B図2参照と、複数の電極層WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sが、それぞれ交互に積層されている。電極層WL1Dと電極層WL1Sは、同じ階層に設けられ、下から1層目の電極層を表す。電極層WL2Dと電極層WL2Sは、同じ階層に設けられ、下から2層目の電極層を表す。電極層WL3Dと電極層WL3Sは、同じ階層に設けられ、下から3層目の電極層を表す。電極層WL4Dと電極層WL4Sは、同じ階層に設けられ、下から4層目の電極層を表す。電極層WL1Dと電極層WL1Sとは、Y方向に分断されている。電極層WL2Dと電極層WL2Sとは、Y方向に分断されている。電極層WL3Dと電極層WL3Sとは、Y方向に分断されている。電極層WL4Dと電極層WL4Sとは、Y方向に分断されている。電極層WL1Dと電極層WL1Sとの間、電極層WL2Dと電極層WL2Sとの間、電極層WL3Dと電極層WL3Sとの間、および電極層WL4Dと電極層WL4Sとの間、隣り合う電極層WL1Sの間、隣り合う電極層WL2Sの間、隣り合う電極層WL3Sの間、隣り合う電極層WL4Sの間には、図6bに示す絶縁層62が設けられている。電極層WL1D、WL2D、WL3D、WL4Dは、バックゲートBGとドレイン側選択ゲートSGDとの間に設けられている。電極層WL1D、WL2D、WL3D、WL4Dのそれぞれの上下には、拡散抑制層40が設けられている。電極層WL1S、WL2S、WL3S、WL4Sは、バックゲートBGとソース側選択ゲートSGSとの間に設けられている。電極層WL1S、WL2S、WL3S、WL4Sのそれぞれの上下には、拡散抑制層40が設けられている。電極層WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sの層数は任意であり、図1に例示する4層に限らない。また、以下の説明において、各電極層WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sを、単に電極層WLと表すこともある。複数の電極層WLのそれぞれは、例えば、不純物元素第1の不純物元素を含む、導電性を有する半導体層である。この不純物元素としては、ホウ素B等の第13族元素である。あるいは、不純物元素として、リンP、ヒ素As等の第15族元素を用いてよい。以下の説明では、電極層WLの一例としては、ホウ素含有ポリシリコン層を挙げて説明する。拡散抑制層40は、第1の不純物元素とは異なる不純物元素第2の不純物元素を含む半導体層例えば、ポリシリコン層である。第2の不純物元素としては、例えば、炭素Cが挙げられる。拡散抑制層40は、第1の不純物元素が電極層WLから電極層WL外へ拡散するのを抑制する。絶縁膜30Bは、例えば、後述するONO構造を有する。実施形態では、それぞれ交互に積層された複数の電極層WLと複数の絶縁膜30Bと、複数の電極層WLのそれぞれと複数の絶縁膜30Bのそれぞれとの間に設けられた拡散抑制層40と、を有する積層構造を積層体53Aとしている。積層体53Aは、下地層の上に設けられている。電極層WL4D上には、図示しない絶縁層を介して、ドレイン側選択ゲートSGDが設けられている。ドレイン側選択ゲートSGDは、例えば、不純物元素が添加され、充分な導電性を有するシリコン層である。電極層WL4S上には、図示しない絶縁層を介して、ソース側選択ゲートSGSが設けられている。ソース側選択ゲートSGSは、例えば、不純物元素が添加され導電性を有するシリコン層である。ドレイン側選択ゲートSGDとソース側選択ゲートSGSとは、Y方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートSGDとソース側選択ゲートSGSとを区別することなく単に選択ゲートSGと表すこともある。ソース側選択ゲートSGS上には、図示しない絶縁層を介して、ソース線SLが設けられている。ソース線SLは、金属層、または不純物元素が添加され導電性を有するシリコン層である。ドレイン側選択ゲートSGDおよびソース線SL上には、図示しない絶縁層を介して、複数本のビット線BLが設けられている。各ビット線BLはY方向に延在している。バックゲートBGおよびこのバックゲートBG上の積層体53Aには、U字状のメモリホールMHが複数形成されている。例えば、電極層WL1D~WL4Dおよびドレイン側選択ゲートSGDには、それらを貫通しZ方向に延びるホールが形成されている。電極層WL1S~WL4Sおよびソース側選択ゲートSGSには、それらを貫通しZ方向に延びるホールが形成されている。それらZ方向に延びる一対のホールは、バックゲートBG内に形成された凹部空間部を介してつながり、U字状のメモリホールMHを構成する。メモリホールMHの内部には、U字状にチャネルボディ層20が設けられている。チャネルボディ層20は、例えば、無添加ポリシリコン層である。チャネルボディ層20と、メモリホールMHの内壁との間にはメモリ膜30Aが設けられている。換言すれば、メモリ膜30Aは、積層体53Aを積層体53Aの積層方向に貫通するメモリホールMHの側壁に設けられている。また、チャネルボディ層20は、メモリホールMH内に設けられたメモリ膜30Aの内側に設けられている。また、複数の電極層WLのそれぞれは、チャネルボディ層20にメモリ膜30Aを介して対向するゲート電極である。チャネルボディ層20とドレイン側選択ゲートSGDとの間には、ゲート絶縁膜GDが設けられている。チャネルボディ層20とソース側選択ゲートSGSとの間には、ゲート絶縁膜GDが設けられている。なお、メモリホールMH内のすべてをチャネルボディ層20で充填する構造に限らず、メモリホールMHの中心軸側に空洞部が残るようにチャネルボディ層20を形成し、その内側の空洞部に絶縁物を埋め込んだ構造であってもよい。メモリ膜30Aは、例えば、一対のシリコン酸化膜でシリコン窒化膜を挟んだONOOxideNitrideOxide構造を有する。図2に示すように、各電極層WLとチャネルボディ層20との間には、電極層WL側から順に絶縁膜31、電荷蓄積膜32、および絶縁膜33が設けられている。絶縁膜31、電荷蓄積膜32、および絶縁膜33の組がメモリ膜30Aである。絶縁膜31は電極層WLに接し、絶縁膜33はチャネルボディ層20に接し、絶縁膜31と絶縁膜33との間に電荷蓄積膜32が設けられている。なお、絶縁膜30Bは、ONO構造を有する層が対向し、2層になった層である。チャネルボディ層20は、メモリセルを構成するトランジスタにおけるチャネルとして機能し、電極層WLはコントロールゲートとして機能し、電荷蓄積膜32はチャネルボディ層20から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ層20と各電極層WLとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルMCが形成されている。第1実施形態の不揮発性半導体記憶装置1は、データの消去書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。メモリセルMCは、例えば、チャージトラップ構造のメモリセルである。電荷蓄積膜32は、電荷電子を閉じこめるトラップを多数有し、例えば、シリコン窒化膜である。絶縁膜33は、例えば、シリコン酸化膜であり、電荷蓄積膜32にチャネルボディ層20から電荷が注入される際、または電荷蓄積膜32に蓄積された電荷がチャネルボディ層20へ拡散する際に電位障壁となる。絶縁膜31は、例えば、シリコン酸化膜であり、電荷蓄積膜32に蓄積された電荷が、電極層WLへ拡散するのを防止する。絶縁膜31および絶縁膜33は、複数層からなっていても構わない。ドレイン側選択ゲートSGD、チャネルボディ層20およびそれらの間のゲート絶縁膜GDは、ドレイン側選択トランジスタSTDを構成する。ドレイン側選択トランジスタSTDの上方のチャネルボディ層20は、ビット線BLと接続されている。ソース側選択ゲートSGS、チャネルボディ層20およびそれらの間のゲート絶縁膜GDは、ソース側選択トランジスタSTSを構成する。ソース側選択トランジスタSTSの上方のチャネルボディ層20は、ソース線SLと接続されている。バックゲートBG、このバックゲートBG内に設けられたチャネルボディ層20およびメモリ膜30Aは、バックゲートトランジスタBGTを構成する。ドレイン側選択トランジスタSTDとバックゲートトランジスタBGTとの間には、各電極層WL4D~WL1DをコントロールゲートとするメモリセルMCが複数設けられている。同様に、バックゲートトランジスタBGTとソース側選択トランジスタSTSの間にも、各電極層WL1S~WL4SをコントロールゲートとするメモリセルMCが複数設けられている。それら複数のメモリセルMC、ドレイン側選択トランジスタSTD、バックゲートトランジスタBGTおよびソース側選択トランジスタSTSは、チャネルボディ層20を通じて直列接続され、U字状の1つのメモリストリングMSを構成する。1つのメモリストリングMSは、複数の電極層WLを含む積層体53Aの積層方向に延びる一対の柱状部CLと、バックゲートBGに埋め込まれ、一対の柱状部CLをつなぐ連結部JPとを有する。このメモリストリングMSがX方向およびY方向に複数配列されていることにより、複数のメモリセルがX方向、Y方向およびZ方向に3次元的に設けられている。複数のメモリストリングMSは、基板10におけるメモリセルアレイ領域に設けられている。基板10におけるメモリセルアレイ領域の例えば、周辺には、メモリセルアレイを制御する周辺回路が設けられている。次に、不揮発性半導体記憶装置1の製造過程について説明する。図3~図6は、第1実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。以下に示す断面模式図は、図1のY方向に対して平行に、メモリホールMHの中心を切断したときの断面図である。まず、図3aに示すように、下地層12の上に、不純物元素を含む半導体層11を形成する。この半導体層11は、例えば、リン添加シリコン層である。このリン添加シリコン層は、上述したバックゲートBGに対応している。下地層12は、例えば、メモリセルを制御する周辺回路部のトランジスタや配線、層間絶縁膜等を有する。続いて、半導体層11に、フォトリソグラフィプロセスによって、溝13を形成する。溝13の位置は、半導体層11にメモリホールMHの下端を連結する連結部JPの位置に対応している。次に、図3bに示すように、溝13内に絶縁膜37を形成し、溝13内に絶縁膜37を介して無添加シリコン犠牲膜15を形成する。無添加シリコン犠牲膜15は、例えば、ノンドープのシリコン膜である。無添加シリコン犠牲膜15の余剰部分については、エッチバックにより取り除き、隣り合う無添加シリコン犠牲膜15の間の半導体層11の表面を表出させる。この段階で、下地層12上には、不純物元素を含む不純物含有領域と、不純物含有領域よりも不純物濃度が低い被エッチング領域と、を有する半導体層11が形成される。不純物含有領域とは、隣り合う無添加シリコン犠牲膜15によって挟まれた半導体層11であり、被エッチング領域とは、無添加シリコン犠牲膜15である。無添加シリコン犠牲膜15は、X方向もしくはY方向に所定の間隔で複数配置されている。次に、図3cに示すように、半導体層11の上および無添加シリコン犠牲膜15の上に絶縁層50を形成する。絶縁層50は、エッチングの際のストップ層として機能する。絶縁層50の材質は、例えば、シリコン酸化物SiO2である。続いて、下地層12の上に、絶縁層50を介して、積層体53Bを形成する。積層体53Bは、それぞれ交互に積層された複数の電極層WLと複数の被エッチング層52と、複数の電極層WLのそれぞれと複数の被エッチング層52のそれぞれとの間に設けられた拡散抑制層40と、を有する。積層体53Bは、電極層WLと被エッチング層52とが多段積層された積層体である。また、積層体53Bは、複数の電極層WLのそれぞれの間に、被エッチング層52を有する。電極層WLは、例えば、ホウ素添加ポリシリコン層である。電極層WLは、ゲート電極として充分な導電性を有する。被エッチング層52は、無添加ポリシリコン層である。拡散抑制層40は、炭素が添加されたポリシリコン層である。図4aからは、下地層12の表示を省略する。図4aに示すように、フィトリソグラフィプロセスによって、積層体53Bの表面から絶縁層50にまで達するスリット60を形成する。スリット60は、X方向に延在する。この段階で、積層体53Bがスリット60によってY方向に分断される。この際、絶縁層50は、エッチングストップ層として機能する。すなわち、絶縁層50の存在によって、オーバーエッチングが抑制されて、スリット60の下端が無添加シリコン犠牲膜15にまで達することはない。次に、図4bに示すように、スリット60内に絶縁層62を形成する。絶縁層62の材質は、例えば、窒化シリコンSi3N4である。絶縁層62については、必要に応じて、その余剰部分をエッチバックによって取り除き、最上層の拡散抑制層40を表出させる。次に、図4cに示すように、層間絶縁膜65を、積層体53Bの上および絶縁層62の上に形成する。層間絶縁膜65は、例えば、酸化シリコン膜である。続いて、層間絶縁膜65の上に、必要に応じて、拡散抑制層40を形成する。続いて、層間絶縁膜65の上に拡散抑制層40を介して選択ゲートSGを形成する。層間絶縁膜65と選択ゲートSGとの間にも拡散抑制層40を介設することで、層間絶縁膜65へのホウ素の拡散を防止する。これにより、フッ酸系溶液処理による層間絶縁膜65表面のダメージが抑制される。選択ゲートSGの材質は、ホウ素添加ポリシリコンである。さらに、選択ゲートSGの上には、選択ゲートSGを保護するための酸化膜を形成する図示しない。次に、図5aに示すように、フォトリソグラフィプロセスによって、積層体53Bに、無添加シリコン犠牲膜15被エッチング領域に達する一対のホール70を形成する。一対のホール70は、絶縁層62を挟み、積層体53Bの上面から下面にまで貫通している。また、一対のホール70の内部では、複数の電極層WLのそれぞれの間に設けられた被エッチング層52が露出する。次に、図5bに示すように、無添加シリコン犠牲膜15被エッチング領域と、複数の電極層WLのそれぞれの間に設けられた被エッチング層52を一対のホール70を通じて除去する。例えば、アルカリ系薬液処理をホール70内に導入することにより、無添加シリコン犠牲膜15および被エッチング層52を一対のホール70を通じて除去する。アルカリ系薬液としては、KOH水酸化カリウム溶液が用いられる。電極層WLは、例えば、ホウ素添加ポリシリコン層であり、被エッチング層52は、無添加ポリシリコン層である。アルカリ系薬液処理によって、無添加ポリシリコン層である被エッチング層52のみが選択的に除去される。半導体層11には、一対のホール70のそれぞれの下端とつながった空間部凹部71が形成される。一対のホール70を形成した後、複数の電極層WLのそれぞれの表面が露出する。次に、図6aに示すように、一対のホール70のそれぞれの側壁に、電荷蓄積膜32を含むメモリ膜30Aを形成する。さらに、複数の電極層WLのそれぞれの間に、絶縁膜30Bを形成する。また、空間部71の内壁に、電荷蓄積膜32を含む絶縁層30Cを形成する。メモリ膜30A、絶縁膜30B、および絶縁層30Cは、例えば、原子層堆積法ALD法によって形成される。続いて、メモリ膜30Aの表面および絶縁層30Cの表面に、チャネルボディ層20を形成する。チャネルボディ層20については、ホール70内および空間部71内に完全に充填するほか、完全に充填せず、チャネルボディ層20を筒状にする形態も実施形態に含まれる。次に、図6bに示すように、フォトリソグラフィプロセスによって、選択ゲートSGを分離し、ドレイン側選択ゲートSGDと、ソース側選択ゲートSGSと、を形成する。この後、その他の部材コンタクト電極、配線等を形成して、不揮発性半導体記憶装置1が形成される。図6bに示す不揮発性半導体記憶装置1は、不純物元素を含む半導体層11を備える。半導体層11は、図1で例示したバックゲートBGに対応している。不揮発性半導体記憶装置1は、半導体層11の表面に設けられ絶縁層30Cを備える。不揮発性半導体記憶装置1は、半導体層11の上および絶縁層30Cの上に、それぞれ交互に積層された複数の電極層WLと複数の絶縁膜30Bとを有し、複数の電極層WLのそれぞれと複数の絶縁膜30Bのそれぞれとの間に設けられた拡散抑制層40を含む積層体53Aを備える。複数の電極層WLとは、電極層WL1D、電極層WL2D、電極層WL3D、電極層WL4D、電極層WL1S、電極層WL2S、電極層WL3S、電極層WL4Sである。不揮発性半導体記憶装置1は、積層体53Aを積層体53Aの積層方向に貫通して形成された一対のホール70のそれぞれの側壁に設けられた電荷蓄積膜32を備える。不揮発性半導体記憶装置1は、一対のホール70内のそれぞれの電荷蓄積膜32の内側に設けられたチャネルボディ層20を備える。不揮発性半導体記憶装置1は、積層体53Aの上に設けられた積層体54を備える。積層体54は、層間絶縁膜65と、層間絶縁膜65の上に設けられた選択ゲートSGと、を有する。選択ゲートSGとは、ドレイン側選択ゲートSGDおよびソース側選択ゲートSGSである。層間絶縁膜65と選択ゲートSGとの間には、拡散抑制層40を介設してもよい。不揮発性半導体記憶装置1は、積層体54を積層体54の積層方向に貫通して形成されたホール70の側壁に設けられたゲート絶縁膜GDを備える。このゲート絶縁膜GDとは、ドレイン側選択ゲートSGDのゲート絶縁膜GD、およびソース側選択ゲートSGSのゲート絶縁膜GDである。不揮発性半導体記憶装置1は、ホール70内におけるゲート絶縁膜GDの内側にも、チャネルボディ層20を備える。不揮発性半導体記憶装置1において、一対のホール70内に設けられたチャネルボディ層20のそれぞれの下端どうしは絶縁層30C内においてつながれている。絶縁層30Cは、バックゲートBGのバックゲート絶縁膜として機能する。不揮発性半導体記憶装置1は、一対のホール70の間に挟まれ、積層体53Aの表面から積層体53Aを貫通し絶縁層50に達する絶縁層62を備える。次に、電極膜WLの上下に、拡散抑制層40を設けたときの作用を説明する。その前に、第1実施形態とは別の形態である参考例を説明する。図7は、参考例に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。参考例では、図7aに示すように、電極層WLの上下に拡散抑制層40を設けない状態で、製造プロセスを進行させる。加工対象である積層体53Bには、成膜プロセス、フォトリソグラフィプロセス等によって、熱が与えられる。従って、電極層WLに含まれる不純物元素は、製造プロセスの進行中に被エッチング層52内に拡散する場合がある。例えば、図中の丸印は、不純物元素を表し、矢印は不純物元素が拡散する方向を表している。製造プロセスにおいて、積層体53Bへの加熱が積み重ねられると、電極層WLの内部に収まっていた不純物元素も被エッチング層52に拡散する場合がある。この場合、加熱後の不純物濃度は、加熱前の不純物濃度に比べて全体的に低くなり、電極層WLの深さ方向の不純物濃度プロファイルは比較的フラットになる。従って、積層体53Bにホール70を形成した後には、図7bに示すように、不純物元素が添加された電極層WLと、同じく不純物元素が添加された被エッチング層52がホール70内で表出する。電極層WLおよび被エッチング層52の主成分は、ともにシリコンである。また、両者は同じ不純物元素を含む。このため、参考例では、電極層WLと被エッチング層52とのエッチングの選択比が低くなってしまう。このような状態で、ホール70内に、アルカリ系溶液を充填すると、被エッチング層52が充分に除去されず、電極層WLの上下に被エッチング層52が残渣となって残存する場合がある。この状態を、図7cに示す。残渣となった被エッチング層52は、不純物元素が添加されて導電性を有する。また、残渣の存在によって電極層WLの間の間隔は目標よりも狭くなる。従って、参考例では、電極層WL間の絶縁性が劣化する可能性がある。これに対し、第1実施形態では、電極層WLの上下に、拡散抑制層40を設けて製造プロセスを進行させている。図8は、第1実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。第1実施形態では、図8aに示すように、電極層WLと被エッチング層52との間に、拡散抑制層40を介設している。従って、製造プロセスの進行中に積層体53Bに熱が与えられても、電極層WLに含まれる不純物元素が被エッチング層52内に拡散し難くなる。拡散抑制層40は、不純物元素の被エッチング層52内への拡散を抑制する効果を有する膜である。これは、拡散抑制層40が電極層WLに含まれる不純物元素のバリア層となるためである。また、拡散抑制層40を電極層WLの上下に形成しても、電極層WLの主成分、拡散抑制層40の主成分、および被エッチング層52の主成分は、ともにシリコンである。従って、ドライエッチングによって、ホール70を形成する際には、エッチング用のガス種を電極層WL、拡散抑制層40、および被エッチング層52のそれぞれに応じて変更する必要がない。すなわち、ホール70を同種のエッチャントで一括して形成することができる。そして、電極層WLの主成分、拡散抑制層40の主成分、および被エッチング層52の主成分は、ともにシリコンなので、ホール70の断面形状がストレート形状に近い形状になる。拡散抑制層40の材質として、炭素含有シリコンではなく、炭化シリコンSiCもしくは窒化シリコンSi3N4を用いる方策もある。しかし、炭化シリコンSiC、窒化シリコンSi3N4は、電極層WLおよび拡散抑制層40とは主成分が異なる。このため、ドライエッチングによって、ホール70を形成する際には、拡散抑制層の専用のエッチャントに切り替える工程が必要になり、同種のエッチャントを以て一括してホール70を形成することができない。また、炭化シリコンSiCや窒化シリコンSi3N4は、シリコンSiに比べて、難エッチング材である。このため、ホール70の断面形状がいびつになる場合もある。次に、第1実施形態では、図8bのように形成したホール70内に、アルカリ系溶液を充填する。第1実施形態では、電極層WLと被エッチング層52との間に拡散抑制層40を設けているので、電極層WLから被エッチング層52に不純物元素が拡散され難い。従って、電極層WLと被エッチング層52とのエッチングの選択比は低くならず、図8cに示すように、電極層WLの間から被エッチング層52が容易に取り除かれる。この後、電極層WLの間に、絶縁膜30Bを形成する。これにより、電極層WL間の絶縁性が良好に保たれる。また、参考例に係る製造方法で製造したメモリ膜30Aには、電極膜WLのエッジ部に発生するフリンジ電界によってデータ保持dataretentionが劣化する場合がある。図9は、参考例に係る不揮発性半導体記憶装置のメモリ膜付近の断面模式図である。参考例では、電極層WLが直接的に絶縁膜30Bに接している。図9aには、データの消去時の様子が示されている。データ消去の際には、電極膜WL側に、負電位を印加し、チャネルボディ層20側に正電位を印加する。この際、電極膜WLをP形半導体とみなすと、電極層WLと絶縁膜30Bとの界面から電極層WL側に空乏層が伸びる。空乏層が形成されているとき、電極膜WLとチャネルボディ層20との間には、電極膜WLの中心部とチャネルボディ層20との間に電界E1が形成される。このほか、電極膜WLのエッジ部とチャネルボディ層20との間にもフリンジ電界E2が形成される。フリンジ電界E2は、絶縁膜30Bの一部例えば、電極膜WLのエッジ部付近の絶縁膜30Bにまで拡がる。このフリンジ電界E2によって、チャネルボディ層20側からメモリ膜30Aの電荷蓄積膜32に正孔が移動する。すなわち、電極膜WLのエッジ部付近の電荷蓄積膜32に正孔が書き込まれる。次に、図9bに示すように、データの書き込みを行う。データの書き込みの際には、電極膜WL側に、正電位が印加され、チャネルボディ層20側に負電位が印加される。この場合、上述した空乏層は形成されず、電極膜WLからチャネルボディ層20側からメモリ膜30Aの電荷蓄積膜32に電子が移動する。すなわち、電極膜WLの電荷蓄積膜32に電子が書き込まれる。しかし、電極膜WLのエッジ部付近の電荷蓄積膜32には、消去時において正孔が既に書き込まれている。このため、データの書き込み後において、電極膜WLのエッジ部付近の電荷蓄積膜32では、正孔と電子の再結合が起きる。すなわち、電荷蓄積膜32に蓄積された電子の一部が消失する可能性がある。従って、参考例では、データ保持が劣化する場合がある。特に、不揮発性半導体記憶装置の微細化が進み、電極膜WLの薄膜化が進行すると、このデータ保持の劣化が顕著に表れる。これに対し、第1実施形態に係る不揮発性半導体記憶装置では、参考例に比べてデータ保持の劣化が起き難い。図10は、第1実施形態に係る不揮発性半導体記憶装置のメモリ膜付近の断面模式図である。第1実施形態に係る不揮発性半導体記憶装置1では、電極層WLと絶縁膜30Bとの間に、拡散抑制層40が介在している。図10aには、データの消去時の様子と、電極層WL内および拡散抑制層40内の不純物濃度プロファイルが示されている。上述したように、電極層WLに含まれるホウ素は、製造プロセスの進行中に、電極層WL外に拡散する。しかし、電極層WLの上下には、拡散抑制層40が設けられたために、ホウ素は、被エッチング層52にまでは拡散し難い。ただし、加熱される前の拡散抑制層40には、ホウ素が含まれていない。従って、電極層WLから拡散抑制層40には、ある程度のホウ素が拡散する。これにより、製造プロセスが終了した後の電極層WL内のホウ素濃度は、電極層WLの深さ方向において、電極層WLの上面の側および下面の側よりも、上面と下面との間の電極層WLの中央部のほうが相対的に高くなる。データ消去の際には、電極膜WL側に、負電位を印加し、チャネルボディ層20側に正電位を印加する。この際、電極膜WLをP形半導体とみなすと、電極層WLと絶縁膜30Bとの界面から電極層WL側に空乏層が伸びる。空乏層が伸びる長さは、不純物濃度に反比例するため、空乏層は、電極膜WLの電極膜WLの深さ方向の中心部で短くなり、拡散抑制層40側ほど長くなる。空乏層が形成されているときは、電極膜WLとチャネルボディ層20との間に電界が形成される。空乏層は、電極膜WLの中心部で短く、拡散抑制層40側ほど長いので、電極膜WLの中心部に形成される電界E11の勾配は、拡散抑制層40側に形成される電界E12の勾配よりも急峻になる。また、フリンジ電界E2は、導電性が高い電極膜WLのエッジ部分に形成される。しかし、フリンジ電界E2は、拡散抑制層40の存在によって、絶縁膜30Bの一部にまでは拡がらない。すなわち、フリンジ電界E2は、電極膜WLおよび拡散抑制層40と、チャネルボディ層20と、の間に収められる。データの消去時には、フリンジ電界E2によって電荷蓄積膜32に正孔が書き込まれるが、フリンジ電界E2によって正孔が書き込まれる部分は、拡散抑制層40とチャネルボディ層20との間の電荷蓄積膜32になる。次に、図10bに示すように、データの書き込みを行う。データの書き込みの際には、電極膜WL側に、正電位が印加され、チャネルボディ層20側に負電位が印加される。この場合、空乏層は形成されず、電極膜WLからチャネルボディ層20側からメモリ膜30Aの電荷蓄積膜32に電子が移動する。すなわち、電極膜WLの電荷蓄積膜32に電子が書き込まれる。データの書き込みの際には、いわゆる順バイアスであり、空乏層は形成されないので、電界E3の勾配は、電極膜WLに印加された電位とチャネルボディ層20に印加された電位との差によって決定される。従って、電界E3は、電極膜WLの深さ方向においてほぼ一様になる。また、拡散抑制層40は、電極膜WLに直接的に接している。従って、拡散抑制層40の電位は、電極膜WLの電位と同じになっている。すなわち、電極膜WLおよび拡散抑制層40と、チャネルボディ層20と、の間の電界E3の勾配は、電極膜WLの深さ方向においてほぼ一様になる。拡散抑制層40とチャネルボディ層20との間の電荷蓄積膜32に書き込まれた正孔は、電界E3によって拡散抑制層40から電荷蓄積膜32に移動する電子によって消去される。すなわち、第1実施形態では、データの書き込み後において、電極膜WLのエッジ部付近の電荷蓄積膜32で正孔と電子の再結合が起き難い。すなわち、第1実施形態によれば、電極膜WLとチャネルボディ層20との間の電荷蓄積膜32に蓄積された電子の一部が消失せず、データ保持の劣化が抑制される。このように、第1実施形態によれば、エッチング加工がし易く、データ保持の劣化が抑制された不揮発性半導体記憶装置1が形成される。第2実施形態図11は、第2実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの斜視模式図である。第2実施形態に係る不揮発性半導体記憶装置2において、メモリストリングはU字状に限らず、図11に示すようにI字状であってもよい。図11には導電部分のみを示し、絶縁部分の図示は省略している。この構造では、基板10上にソース線SLが設けられ、その上にソース側選択ゲートまたは下部選択ゲートSGSが設けられ、その上に複数例えば4層の電極層WLが設けられ、最上層の電極層WLとビット線BLとの間にドレイン側選択ゲートまたは上部選択ゲートSGDが設けられている。電極層WLの上下には、拡散抑制層40が設けられている。以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。