一面30aを有する第1ヒートシンク30を用意する工程と、前記第1ヒートシンク30に搭載される半導体チップ10、20を用意する工程と、前記第1ヒートシンク30に第1導電性部材70を介して前記半導体チップ10、20を搭載する搭載工程と、前記搭載工程の後、前記半導体チップ10、20をマスクとして、前記半導体チップ10、20および前記第1ヒートシンク30の一面30aを粗化する第1粗化処理工程と、前記半導体チップ10、20および前記第1導電性部材70と、前記第1ヒートシンク30の少なくとも一部をモールド樹脂60で封止する工程と、を行うことを特徴とする半導体装置の製造方法。前記半導体チップ10を用意する工程では、半導体基板を用いて構成され、素子構造が形成される共に前記半導体基板の表面側に前記素子構造の一部と電気的に接続された表面電極112が形成されたセル領域と、前記セル領域の外周に設けられ、前記半導体基板の表面側に保護膜120が形成されると共に、前記素子構造のうち前記表面電極112と電気的に接続された部分と異なる一部と電気的に接続され、前記保護膜120に形成された開口部120aから露出するパッド部119を備えた外周領域と、を有するものを用意することを特徴とする請求項1に記載の半導体装置の製造方法。前記半導体チップ10を用意する工程では、前記表面電極112が金属膜の積層構造とされているものを用意することを特徴とする請求項2に記載の半導体装置の製造方法。前記半導体チップ10を用意する工程では、前記金属膜のうちの少なくとも一部がニッケルで構成されているものを用意することを特徴とする請求項3に記載の半導体装置の製造方法。前記半導体チップ10を用意する工程では、前記パッド部119が金属膜の積層構造とされているものを用意することを特徴とする請求項2ないし4のいずれか1つに記載の半導体装置の製造方法。前記半導体チップ10を挟んで前記第1ヒートシンク30と反対側に配置される第2ヒートシンク40を用意する工程と、前記第2ヒートシンク40に第2導電性部材71を配置する配置工程と、前記配置工程の後、前記第2導電性部材71をマスクとして、前記第2導電性部材71および前記第2ヒートシンク40の一面40aを粗化する第2粗化処理工程と、を行い、前記封止工程の前に、前記第2導電性部材71を介して前記半導体チップ10と前記第2ヒートシンク40とを接続する接続工程を行い、前記封止工程では、前記第2ヒートシンク40の少なくとも一部を前記モールド樹脂60で封止することを特徴とする請求項2ないし5のいずれか1つに記載の半導体装置の製造方法。前記搭載工程では、前記半導体チップ10の前記表面電極112に第3導電性部材72を介して導体部材50を搭載し、前記第1粗化処理工程では、前記半導体チップ10および前記導体部材50をマスクとして、前記半導体チップ10のうち前記導体部材50から突出する部分および前記第1ヒートシンク30の一面30aを粗化し、前記接続工程では、前記導体部材50および前記第2導電性部材71を介して前記半導体チップ10と前記第2ヒートシンク40とを接続することを特徴とする請求項3に記載の半導体装置の製造方法。前記搭載工程では、前記導体部材50上にはんだ71aを配置し、前記配置工程では、前記第2導電性部材71としてはんだ71bを配置し、前記接続工程では、前記導体部材50上に配置されたはんだ71aと前記第2ヒートシンク40の一面40aに配置されたはんだ71bとを接合することによって、前記半導体チップ10と前記第2ヒートシンク40とを接続することを特徴とする請求項7に記載の半導体装置の製造方法。前記第1粗化処理工程では、前記半導体チップ10に前記パッド部119を被覆するマスク130が配置された状態で行うことを特徴とする請求項2ないし8のいずれか1つに記載の半導体装置の製造方法。前記第1粗化処理工程の後であって前記封止工程の前に、前記パッド部119に導電性部材141を配置して当該パッド部119の表面を平坦化することを特徴とする請求項2ないし8のいずれか1つに記載の半導体装置の製造方法。前記第1粗化処理工程の後であって前記封止工程の前に、前記パッド部119に接続部材80をはんだ接合することを特徴とする請求項2ないし8のいずれか1つに記載の半導体装置の製造方法。前記半導体チップ10を用意する工程では、前記保護膜120として、前記素子構造の耐圧を保持する第1表面保護膜121上に第2表面保護膜122が積層されたものを用意することを特徴とする請求項2ないし11のいずれか1つに記載の半導体装置の製造方法。前記半導体チップ10を用意する工程では、前記第1表面保護膜121上に絶縁フィルムで構成される前記第2表面保護膜122を貼り付けたものを用意することを特徴とする請求項12に記載の半導体装置の製造方法。前記半導体チップ10を用意する工程では、前記保護膜120を構成すると共に前記素子構造の耐圧を保持する第1表面保護膜121が形成されたものを用意し、前記第1粗化処理工程または前記接続工程の後に、前記第1表面保護膜121上に第2表面保護膜122を配置して前記保護膜120を構成し、前記保護膜120の膜厚を前記第1粗化処理工程の前の前記第1表面保護膜121の膜厚より厚くすることを特徴とする請求項2ないし11のいずれか1つに記載の半導体装置の製造方法。第1ヒートシンク30を用意する工程では、前記一面30aの面積が前記一面30aと反対側の他面30bの面積より小さくされたテーパ形状とされているものを用意することを特徴とする請求項1ないし14のいずれか1つに記載の半導体装置の製造方法。半導体チップ10、20と、一面30aを有すると共に前記一面30aに第1導電性部材70を介して前記半導体チップ10、20が搭載される第1ヒートシンク30と、前記第1ヒートシンク30の少なくとも一部および前記半導体チップ10、20を封止するモールド樹脂60と、を有し、前記半導体チップ10、20の少なくとも一部が粗化されていると共に、前記第1ヒートシンク30の一面30aのうち前記第1導電性部材70と接触する導電性部材接触領域以外の部分が粗化されていることを特徴とする半導体装置。前記半導体チップ10は、半導体基板を用いて構成され、素子構造が形成される共に前記半導体基板の表面側に前記素子構造の一部と電気的に接続された表面電極112が形成されたセル領域と、前記セル領域の外周に設けられ、前記半導体基板の表面側に保護膜120が形成されると共に、前記素子構造のうち前記表面電極112と電気的に接続された部分と異なる一部と電気的に接続され、前記保護膜120に形成された開口部120aから露出するパッド部119を備えた外周領域と、を有し、前記表面電極112は、表面が凹凸形状とされていると共に凹部の底面が当該表面電極112内に位置しており、前記保護膜120は、表面が凹凸形状とされていると共に凹部の底面が当該保護膜120内に位置し、前記パッド部119は、表面が凹凸形状とされていると共に凹部の底面が当該パッド部119内に位置していることを特徴とする請求項16に記載の半導体装置。前記半導体チップ10を挟んで前記第1ヒートシンク30と反対側に配置される第2ヒートシンク40を備え、前記第2ヒートシンク40の一面40aが第2導電性部材71を介して前記半導体チップ10と接続されており、前記第2ヒートシンク40は、前記一面40aのうち前記第2導電性部材71と接触する導電性部材接触領域以外の部分が粗化されていると共に、前記モールド樹脂60に少なくとも一部が封止されていることを特徴とする請求項16に記載の半導体装置。前記半導体チップ10は、半導体基板を用いて構成され、素子構造が形成される共に前記半導体基板の表面側に前記素子構造の一部と電気的に接続された表面電極112が形成されたセル領域と、前記セル領域の外周に設けられ、前記半導体基板の表面側に保護膜120が形成されると共に、前記素子構造のうち前記表面電極112と電気的に接続された部分と異なる一部と電気的に接続され、前記保護膜120に形成された開口部120aから露出するパッド部119を備えた外周領域と、を有し、前記保護膜120は、表面が凹凸形状とされていると共に凹部の底面が当該保護膜120内に位置し、前記パッド部119は、表面が凹凸形状とされていると共に凹部の底面が当該パッド部119内に位置していることを特徴とする請求項18に記載の半導体装置。前記半導体チップ10と前記第2ヒートシンク40との間に導体部材50が備えられていることを特徴とする請求項18または19に記載の半導体装置。しかしながら、上記特許文献2の製造方法の場合、搭載部品は治具等により保持されて搭載されることになるが、搭載される際に若干のズレがあるため、このズレを考慮して搭載部品よりも大きいマスクを搭載領域に配置してヒートシンクの一面を粗化する。このため、ヒートシンクにはんだを介して搭載部品を搭載すると、ヒートシンクの一面のうちはんだが接触するはんだ接触領域と粗化された粗化領域との間に非粗化領域が形成されてしまう。この場合、ヒートシンクの一面のうちはんだ接触領域近傍には、搭載部品、はんだ、ヒートシンクの熱膨張係数の違いによって大きな熱応力が生じるため、この部分に非粗化領域が形成されるとモールド樹脂が剥離しやすくなってしまうという問題がある。なお、上記では、ヒートシンクにはんだを介して搭載部品を搭載する例について説明したが、ヒートシンクに銀ペーストや導電性接着剤等の導電性部材を介して搭載部品を搭載する場合にも同様の問題が発生する。本発明は上記点に鑑みて、搭載部品としての半導体チップを搭載するヒートシンクの一面のうち導電性部材接触領域と粗化領域との間に非粗化領域が形成されることを抑制する半導体装置およびその製造方法を提供することを目的とする。上記目的を達成するため、請求項1に記載の発明では、一面30aを有する第1ヒートシンク30を用意する工程と、第1ヒートシンク30に搭載される半導体チップ10、20を用意する工程と、第1ヒートシンク30に第1導電性部材70を介して半導体チップ10、20を搭載する搭載工程と、搭載工程の後、半導体チップ10、20をマスクとして、半導体チップ10、20および第1ヒートシンク30の一面30aを粗化する第1粗化処理工程と、半導体チップ10、20および第1導電性部材70と、第1ヒートシンク30の少なくとも一部をモールド樹脂60で封止する工程と、を行うことを特徴としている。このような半導体装置の製造方法では、半導体チップ10、20をマスクとして、半導体チップ10、20および第1ヒートシンク30の一面30aを粗化しているため、第1ヒートシンク30の一面30aでは、第1導電性部材70と接触する導電性部材接触領域以外の部分が粗化された粗化領域となる。したがって、第1ヒートシンク30の一面30aにおいて、導電性部材接触領域と粗化領域との間に非粗化領域が形成されることを抑制することができ、モールド樹脂60が剥離することを抑制することができる。例えば、請求項2に記載の発明のように、半導体チップ10を用意する工程では、半導体基板を用いて構成され、素子構造が形成される共に半導体基板の表面側に素子構造の一部と電気的に接続された表面電極112が形成されたセル領域と、セル領域の外周に設けられ、半導体基板の表面側に保護膜120が形成されると共に、素子構造のうち表面電極112と電気的に接続された部分と異なる一部と電気的に接続され、保護膜120に形成された開口部120aから露出するパッド部119を備えた外周領域と、を有するものを用意することができる。また、請求項3に記載の発明のように、半導体チップ10を用意する工程では、表面電極112が金属膜の積層構造とされているものを用意することができる。この場合、請求項4に記載の発明のように、金属膜のうちの少なくとも一部がニッケルで構成されているものを用意することができる。そして、請求項5に記載の発明のように、半導体チップ10を用意する工程では、パッド部119が金属膜の積層構造とされているものを用意することができる。また、請求項6に記載の発明のように、半導体チップ10を挟んで第1ヒートシンク30と反対側に配置される第2ヒートシンク40を用意する工程と、第2ヒートシンク40に第2導電性部材71を配置する配置工程と、配置工程の後、第2導電性部材71をマスクとして、第2導電性部材71および第2ヒートシンク40の一面40aを粗化する第2粗化処理工程と、を行い、封止工程の前に、第2導電性部材71を介して半導体チップ10と第2ヒートシンク40とを接続する接続工程を行い、封止工程では、第2ヒートシンク40の少なくとも一部をモールド樹脂60で封止することができる。このように、本発明は、半導体チップ10を挟んで第1、第2ヒートシンク30、40を配置する両面放熱構造の半導体装置についても適用することができる。そして、第2ヒートシンク40に第2導電性部材71を配置した後、第2導電性部材72をマスクとして第2ヒートシンク40の一面40aを粗化しているため、第2ヒートシンク40の一面40aでは、第2導電性部材71と接触する導電性部材接触領域以外の部分が粗化された粗化領域となる。したがって、第2ヒートシンク40の一面40aにおいて、導電性部材接触領域と粗化領域との間に非粗化領域が形成されることを抑制することができ、モールド樹脂60が剥離することを抑制することができる。また、請求項7に記載の発明のように、搭載工程では、半導体チップ10の表面電極112に第3導電性部材72を介して導体部材50を搭載し、第1粗化処理工程では、半導体チップ10および導体部材50をマスクとして、半導体チップ10のうち導体部材50から突出する部分および第1ヒートシンク30の一面30aを粗化し、接続工程では、導体部材50および第2導電性部材71を介して半導体チップ10と第2ヒートシンク40とを接続することができる。そして、請求項8に記載の発明のように、搭載工程では、導体部材50上にはんだ71aを配置し、配置工程では、第2導電性部材71としてはんだ71bを配置し、接続工程では、導体部材50上に配置されたはんだ71aと第2ヒートシンク40の一面40aに配置されたはんだ71bとを接合することによって、半導体チップ10と第2ヒートシンク40とを接続することができる。このように、第2導電性部材71としてはんだ71aを配置した場合には、はんだ71aの表面も凹凸形状とされているため、はんだ71bを導体部材50と直接接合しようとするとボイドが発生する可能性がある。このため、導体部材50にもはんだ71aを配置し、このはんだ71aと第2ヒートシンク40上に配置されたはんだ71bとを接合することによってはんだ71を構成することにより、第2ヒートシンク40と導体部材50との間に配置されるはんだ71にボイドが形成されることを抑制することができる。また、請求項9に記載の発明のように、第1粗化処理工程では、半導体チップ10にパッド部119を被覆するマスク130が配置された状態で行うことができる。このように、パッド部119を被覆するマスク130を配置することにより、パッド部119の表面が粗化されることを抑制することができ、パッド部119に外部と接続する接続部材80を接続する際に接続不良が発生することを抑制することができる。さらに、請求項10に記載の発明のように、第1粗化処理工程の後であって封止工程の前に、パッド部119に導電性部材141を配置して当該パッド部119の表面を平坦化することができる。このように、パッド部119の表面を平坦化することにより、パッド部119に外部と接続する接続部材80を接続する際に接続不良が発生することを抑制することができる。そして、請求項11に記載の発明のように、第1粗化処理工程の後であって封止工程の前に、パッド部119に接続部材80をはんだ接合することができる。このように、パッド部119が粗化されている場合には、パッド部119に外部と接続する接続部材80をはんだ接合することにより、接続不良が発生することを抑制することができる。また、請求項12に記載に発明のように、半導体チップ10を用意する工程では、保護膜120として、素子構造の耐圧を保持する第1表面保護膜121上に第2表面保護膜122が積層されたものを用意することができる。これによれば、素子構造の耐圧を保持する第1表面保護膜121上に第2表面保護膜122を配置しているため、第1表面保護膜121が粗化されることを抑制することができる。この場合、請求項13に記載の発明のように、半導体チップ10を用意する工程では、第1表面保護膜121上に絶縁フィルムで構成される第2表面保護膜122を貼り付けたものを用意することができる。また、請求項14に記載の発明のように、半導体チップ10を用意する工程では、保護膜120を構成すると共に素子構造の耐圧を保持する第1表面保護膜121が形成されたものを用意し、第1粗化処理工程または接続工程の後に、第1表面保護膜121上に第2表面保護膜122を配置して保護膜120を構成し、保護膜120の膜厚を第1粗化処理工程の前の第1表面保護膜121の膜厚より厚くすることができる。このように、素子構造の耐圧を保持する第1表面保護膜121が粗化される場合には、粗化された後に第2表面保護膜122を配置して保護膜120を構成することにより、素子構造の耐圧を保持する保護膜120を形成することができ、信頼性が低下することを抑制することができる。そして、請求項15に記載の発明のように、第1ヒートシンク30を用意する工程では、一面30aの面積が一面30aと反対側の他面30bの面積より小さくされたテーパ形状とされているものを用意することができる。これによれば、第1粗化処理工程において、第1ヒートシンク30の一面30aに対して垂直方向から第1粗化処理を行う際に、第1ヒートシンク30の側面も粗化処理することができる。また、請求項16に記載の発明では、半導体チップ10、20と、一面30aを有すると共に一面30aに第1導電性部材70を介して半導体チップ10、20が搭載される第1ヒートシンク30と、第1ヒートシンク30の少なくとも一部および半導体チップ10、20を封止するモールド樹脂60と、を有し、半導体チップ10、20の少なくとも一部が粗化されていると共に、第1ヒートシンク30の一面30aのうち第1導電性部材70と接触する導電性部材接触領域以外の部分が粗化されていることを特徴としている。これによれば、第1ヒートシンク30の一面30aうち導電性部材接触領域以外の部分が粗化されている。すなわち、第1ヒートシンク30の一面30aには、導電性部材接触領域と粗化された粗化領域との間に非粗化領域が形成されていない。このため、モールド樹脂60が剥離することを抑制することができる。例えば、請求項17に記載の発明のように、半導体チップ10は、半導体基板を用いて構成され、素子構造が形成される共に半導体基板の表面側に素子構造の一部と電気的に接続された表面電極112が形成されたセル領域と、セル領域の外周に設けられ、半導体基板の表面側に保護膜120が形成されると共に、素子構造のうち表面電極112と電気的に接続された部分と異なる一部と電気的に接続され、保護膜120に形成された開口部120aから露出するパッド部119を備えた外周領域と、を有するものとすることができる。そして、表面電極112は、表面が凹凸形状とされていると共に凹部の底面が当該表面電極112内に位置し、保護膜120は、表面が凹凸形状とされていると共に凹部の底面が当該保護膜120内に位置し、パッド部119は、表面が凹凸形状とされていると共に凹部の底面が当該パッド部119内に位置しているものとすることができる。さらに、請求項18に記載の発明のように、半導体チップ10を挟んで第1ヒートシンク30と反対側に配置される第2ヒートシンク40を備え、第2ヒートシンク40の一面40aが第2導電性部材71を介して半導体チップ10と接続されており、第2ヒートシンク40は、一面40aのうち第2導電性部材71と接触する導電性部材接触領域以外の部分が粗化されていると共に、モールド樹脂60に少なくとも一部が封止されているものとすることができる。このように、本発明は、両面放熱構造の半導体装置についても適用することができる。そして、請求項19に記載の発明のように、半導体チップ10は、半導体基板を用いて構成され、素子構造が形成される共に半導体基板の表面側に素子構造の一部と電気的に接続された表面電極112が形成されたセル領域と、セル領域の外周に設けられ、半導体基板の表面側に保護膜120が形成されると共に、素子構造のうち表面電極112と電気的に接続された部分と異なる一部と電気的に接続され、保護膜120に形成された開口部120aから露出するパッド部119を備えた外周領域と、を有するものとすることができる。そして、保護膜120は、表面が凹凸形状とされていると共に凹部の底面が当該保護膜120内に位置し、パッド部119は、表面が凹凸形状とされていると共に凹部の底面が当該パッド部119内に位置しているものとすることができる。また、請求項20に記載の発明のように、半導体チップ10と第2ヒートシンク40との間に導体部材50を備えることができる。なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。第1実施形態本発明の第1実施形態について図面を参照しつつ説明する。図1は、本実施形態における半導体装置の平面図、図2aは図1中のA-A断面図、図2bは図1中のB-B断面図である。図1および図2に示されるように、半導体装置は、第1、第2半導体チップ10、20と、第1、第2半導体チップ10、20を挟んで対向して配置される第1、第2ヒートシンク30、40と、第1半導体チップ10および第2半導体チップ20と第2ヒートシンク40との間に配置されるヒートシンクブロック50と、モールド樹脂60とを備えている。なお、本実施形態では、ヒートシンクブロック50が本発明の導体部材に相当している。第1半導体チップ10は、本実施形態では、絶縁ゲートバイポーラトランジスタ以下では、単にIGBTというが形成されたものであり、第1半導体チップ10の裏面がコレクタ面、表面がエミッタ面とされたものである。以下に、本実施形態における第1半導体チップ10の具体的な構成について説明する。図3aは、図2に示す第1半導体チップ10の平面図、図3bは図3a中のD-D断面図である。図3に示されるように、第1半導体チップ10は、IGBTが備えられるセル領域と、セル領域の外周を囲むように構成された外周領域とを有している。そして、p型コレクタ層100の表面に高濃度のn型不純物層で構成されているFS層フィールドストップ層101が備えられていると共に、このFS層101の上にp型コレクタ層100やFS層101よりも低濃度とされているn-型ドリフト層102が備えられている。FS層101は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、裏面側から注入されるホールの注入量を制御するために備えられるものである。また、セル領域では、n-型ドリフト層102の表層部に、所定深さのp型ベース領域103が形成されている。さらに、p型ベース領域103を貫通してn-型ドリフト層102まで達するように複数個のトレンチ104が形成されており、このトレンチ104によってp型ベース領域103が複数個に分離されている。具体的には、トレンチ104は複数所定のピッチ間隔で形成されており、図3の紙面奥行き方向に各トレンチ104が平行に延設されたストライプ構造、もしくは平行に延設されたのちその先端部において引き回されることで環状構造とされている。そして、環状構造とされる場合、各トレンチ104が構成する環状構造は複数本ずつを1組として多重リング構造が構成され、隣接する多重リング構造同士の長手方向が平行となるように配置されている。また、隣接するトレンチ104によってp型ベース領域103が複数に分割された状態とされている。そして、p型ベース領域103の一部がチャネル領域を構成するp型チャネル層103aとなる。p型チャネル層103aの表層部には、トレンチ104から離間した位置にp型チャネル層103aより高不純物濃度で構成されたp型ボディ領域105が形成されている。p型ボディ領域105は、ラッチアップによる素子の破壊を防止するのための高濃度層であり、p型チャネル層103aの一部を構成する部分としても機能する。さらに、p型チャネル層103aの表層部には、p型ボディ領域105よりも浅いn型エミッタ領域106が形成されている。n型エミッタ領域106は、n-型ドリフト層102よりも高不純物濃度で構成され、p型ベース領域103内において終端しており、かつトレンチ104の側面に接するように配置されている。より詳しくは、トレンチ104の長手方向に沿って棒状に延設されており、トレンチ104の先端よりも内側で終端する構造とされている。また、各トレンチ104内は、各トレンチ104の内壁表面を覆うように形成されたゲート絶縁膜107と、このゲート絶縁膜107の表面に形成されたドープトPoly-Si等により構成されるゲート電極108により埋め込まれている。なお、p型ベース領域103のうち、n型エミッタ領域106が形成されない領域はフロート層103bとなる。また、p型コレクタ層100、FS層101、n-型ドリフト層102で構成される半導体基板の表面には、絶縁膜109が形成されており、この絶縁膜109上にエミッタ電極110が形成されている。このエミッタ電極110は、絶縁膜109に形成されたコンタクトホール109a介してn型エミッタ領域106やp型チャネル層103aと電気的に接続されている。また、エミッタ電極110上には、接続電極111が形成されており、当該接続電極111はエミッタ電極110を介してn型エミッタ領域106やp型チャネル層103aと電気的に接続されている。この接続電極111は、半導体基板側からはんだとの接合強度を向上させるニッケルメッキ、はんだとの接合性を向上させる金メッキが順に積層されて構成されている。すなわち、本実施形態では、エミッタ電極110および接続電極111が積層構造とされており、これらエミッタ電極110および接続電極111にて本発明の表面電極112が構成されている。さらに、p型コレクタ層100の裏面には、p型コレクタ層100と電気的に接続されるコレクタ電極113が形成されている。コレクタ電極113は、例えば、半導体基板側からAl-Si、Ti、Ni、Auが順に積層されることで構成されている。このようにして、セル領域が形成されている。次に、外周領域について説明する。外周領域には、半導体基板の表面に、耐圧を向上させるためのLOCOS膜114が形成されており、絶縁膜109がLOCOS膜114を覆って形成されている。また、n-型ドリフト層102の表層部において、セル領域の外周を囲むようにp型ベース領域103よりも深くされたp型拡散層115が形成されていると共に、さらにp型拡散層115の外周を囲むように図示しないp型ガードリング層が多重リング構造として形成されている。各p型ガードリング層は、絶縁膜109およびLOCOS膜114に形成された図示しないコンタクトホールを介して、各p型ガードリング層と対応して配置された外周電極116に対して電気的に接続されている。すなわち、図3bでは、外周電極116を1つしか示していないが、外周電極116は、実際にはp型ガードリング層と対応する数だけ備えられている。そして、各外周電極116は、互いに電気的に分離されており、p型ガードリング層と同様に多重リング構造とされている。また、p型拡散層115上には、絶縁膜109を介してゲート電極108と電気的に接続されるゲートパッド117が形成されている。このゲートパッド117は、例えば、Al等で構成されており、図3bとは別断面においてゲート電極108と電気的に接続されている。そして、ゲートパッド117上には、接続パッド118が形成されており、当該接続パッド118はゲートパッド117を介してゲート電極108と電気的に接続されている。この接続パッド118は、接続電極111と同じ製造工程で形成され、接続電極111と同様に、半導体基板側からニッケルメッキ、金メッキが順に積層されて構成されている。そして、この接続パッド118に対してワイヤが接合されることにより、ゲート電極108と外部との電気的な接続が図られるようになっている。すなわち、本実施形態では、ゲートパッド117および接続パッド118が積層構造とされており、これらゲートパッド117および接続パッド118にて本発明のパッド部119が構成されている。また、外周領域には、接続パッド118を露出させる開口部120aが形成された保護膜120が形成されている。すなわち、外周領域のうち外部との電気的な接続が図られない部分には、保護膜120が形成されている。本実施形態では、この保護膜120は、ポリイミドやBPSG膜等で構成される第1表面保護膜121と、絶縁フィルムで構成される第2表面保護膜122とが積層されて構成されている。第1表面保護膜121は、素子構造の絶縁耐圧を保持する膜厚以上に備えられており、第2表面保護膜122は、後述の粗化処理工程において、第1表面保護膜121の膜厚を確保することができる膜厚以上とされている。以上が図1に示す第1半導体チップ10の基本的な構成である。第2半導体チップ20は、還流用ダイオードが形成されたものであり、第2半導体チップ20の裏面がカソード面、表面がアノード面とされたものである。以下に、本実施形態における第2半導体チップ20の具体的な構成について説明する。図4aは、図2に示す第2半導体チップ20の平面図、図4bは図4a中のE-E断面図である。図4に示されるように、第2半導体チップ20は、ダイオードが備えられるセル領域と、セル領域の外周を囲むように形成された外周領域とを備え、n-型ドリフト層200を有している。そして、セル領域において、n-型ドリフト層200の表層部にp型領域201が形成されている。また、n-型ドリフト層200で構成される半導体基板の表面にアノード電極202が形成されており、アノード電極202はp型領域201と電気的に接続されている。そして、アノード電極202上には、接続電極203が形成されており、接続電極203はアノード電極202を介してp型領域201と電気的に接続されている。接続電極203は、半導体基板側からニッケルメッキ、はんだとの接合性を向上させる金メッキが順に積層されて構成されている。すなわち、セル領域には、アノード電極202と接続電極203が積層されて表面電極204が構成されている。さらに、n-型ドリフト層200の裏面にはカソード電極205が形成されている。カソード電極205は、例えば、半導体基板側からAl-Si、Ti、Ni、Auが順に積層されることで構成されている。このようにして、セル領域が形成されている。次に、外周領域について説明する。第2半導体チップ20の外周領域は、第1半導体チップ10の外周領域とほぼ同じであり、ゲートパッド117および接続パッド118を備えていない点が第1半導体チップ10の外周領域と異なるのみである。すなわち、外周領域には、半導体基板の表面に、耐圧を向上させるためのLOCOS膜206が形成されており、絶縁膜207がLOCOS膜206を覆って形成されている。また、n-型ドリフト層200の表層部において、セル領域の外周を囲むようにp型領域201よりも深くされたp型拡散層208が形成されていると共に、さらにp型拡散層208の外周を囲むように図示しないp型ガードリング層が多重リング構造として形成されている。各p型ガードリング層は、絶縁膜207およびLOCOS膜206に形成された図示しないコンタクトホールを介して、各p型ガードリング層と対応して配置された外周電極209に対して電気的に接続されている。すなわち、図4bでは、外周電極209を1つしか示していないが、外周電極209は、実際にはp型ガードリング層と対応する数だけ備えられている。そして、各外周電極209は、互いに電気的に分離されており、p型ガードリング層と同様に多重リング構造とされている。また、外周領域には、外周電極を覆う保護膜210が形成されている。本実施形態では、この保護膜210は、ポリイミドやBPSG膜等で構成される第1表面保護膜211と、絶縁フィルムで構成される第2表面保護膜212とが積層されて構成されている。第1表面保護膜121は、素子構造の絶縁耐圧を保持する膜厚以上に備えられており、第2表面保護膜122は、後述の粗化処理工程において、第1表面保護膜121の膜厚を確保することができる膜厚以上とされている。以上が図2に示す第2半導体チップ10の基本的な構成である。そして、図3bに示されるように、第1半導体チップ10は、接続パッド118および第2表面保護膜122の表面が凹凸形状とされて粗化されており、半導体基板の側面も凹凸形状とされて粗化されている。また、図4bに示されるように、第2半導体チップ20は、第2表面保護膜212の表面が凹凸形状とされて粗化されており、半導体基板の側面も凹凸形状とされて粗化されている。これについては、具体的には後述するが、第1ヒートシンク30に第1、第2半導体チップ10、20を搭載した状態で、第1ヒートシンク30の粗化処理を行ったためである。なお、接続パッド118に形成されている凹部の底面は接続パッド118内に位置しており、第2表面保護膜122、212に形成されている凹部の底面は第2表面保護膜122、212内に位置している。すなわち、接続パッド118の凹部は下地膜であるゲートパッド117を露出させるものではなく、第2表面保護膜122、212の凹部は下地膜である第1表面保護膜121、211を露出させるものではない。第1、第2ヒートシンク30、40は、図1および図2に示されるように、Fe、Cu、Mo、42アロイ、コバール等の導電性および放熱性に優れた金属材料で構成されており、それぞれ一面30a、40aおよび当該一面30a、40aと反対側の他面30b、40bを有する矩形板状とされている。また、第1、第2ヒートシンク30、40は、所定の一辺に外側に突出する端子部31、41を備えており、端子部31、41を介して外部と電気的な接続が図られるようになっている。そして、第1、第2半導体チップ10、20、第1、第2ヒートシンク30、40と、ヒートシンクブロック50は、はんだ70、71、72を介して電気的および熱的に接続されている。具体的には、第1ヒートシンク30の一面30aがはんだ70を介して第1半導体チップ10の裏面に熱的および電気的に接続されていると共に、はんだ70を介して第2半導体チップ20の裏面に熱的および電気的に接続されている。そして、第2ヒートシンク40の一面40aがはんだ71を介してヒートシンクブロック50に電気的および熱的に接続されており、ヒートシンクブロック50がはんだ72を介して第1半導体チップ10の表面に熱的および電気的に接続されている。また、第2ヒートシンク40がはんだ71を介してヒートシンクブロック50に熱的および電気的に接続されており、ヒートシンクブロック50がはんだ72を介して第2半導体チップ20の表面に熱的および電気的に接続されている。すなわち、第1半導体チップ10のコレクタ面と第2半導体チップ20のカソード面とが共通の第1ヒートシンク30の一面30aに接続され、第1半導体チップ10のエミッタ面と第2半導体チップ20のアノード面とが共通の第2ヒートシンク40の一面40aに接続されている。そして、第1、第2半導体チップ10、20の表面では、はんだ72、ヒートシンクブロック50、はんだ71、第2ヒートシンク40を介して放熱が行われ、第1、第2半導体チップ10、20の裏面では、はんだ70、第1ヒートシンク30を介して放熱が行われる。なお、本実施形態では、はんだ70が本発明の第1導電性部材に相当し、はんだ71が本発明の第2導電性部材に相当し、はんだ72が本発明の第3導電性部材に相当している。また、第1ヒートシンク30の一面30aは、凹凸形状とされて粗化された粗化領域が形成されている。具体的には、第1ヒートシンク30の一面30aは、はんだ70と接触するはんだ接触領域以外の部分が粗化領域とされている。言い換えると、はんだ70と接触するはんだ接触領域の端部まで粗化領域が形成されており、はんだ接触領域と粗化領域との間に非粗化領域が存在しない状態とされている。さらに、第1ヒートシンク30は、側面も凹凸形状とされて粗化されている。つまり、本実施形態では、第1ヒートシンク30は、はんだ接触領域および他面30bを除く領域が粗化されている。そして、第2ヒートシンク40の一面40aも凹凸形状とされて粗化された粗化領域が形成されている。具体的には、第2ヒートシンク40の一面40aのうちはんだ71と接触するはんだ接触領域以外の部分が粗化領域とされている。言い換えると、はんだ71と接触するはんだ接触領域の端部まで粗化領域が形成されており、はんだ接触領域と粗化領域との間に非粗化領域が存在しない状態とされている。さらに、第2ヒートシンク40は、側面も凹凸形状とされて粗化されている。つまり、本実施形態では、第2ヒートシンク40は、はんだ接触領域および他面40bを除く領域が粗化されている。また、本実施形態では、第1ヒートシンク30に備えられた端子部31のうち、一面30a側の表面および側面が凹凸形状とされて粗化されている。同様に、図2中では示されていないが、第2ヒートシンク40に備えられた端子部41のうち、一面40a側の表面および側面が凹凸形状とされて粗化されている。第1ヒートシンク30の外側には、複数の接続端子部32が備えられている。本実施形態では、第1ヒートシンク30を挟んで端子部31と反対側に複数の接続端子部32が備えられているが、接続端子部32は、例えば、端子部31側に備えられていてもよい。これら接続端子部32は、それぞれ第1半導体チップ10のエミッタ面に形成された接続パッド118とワイヤ80を介して結線されて電気的に接続されている。そして、第1、第2半導体チップ10、20、第1、第2ヒートシンク30、40、接続端子部32、およびワイヤ80は、端子部31、41および接続端子部32の一部がアウターリードとして露出すると共に、第1ヒートシンク30の他面30bおよび第2ヒートシンク40の他面40bが露出するように、モールド樹脂60によって封止されている。なお、モールド樹脂60は、エポキシ系樹脂にシリカ、アルミナ、窒化ボロンBN等のフィラーが混在され、第1、第2ヒートシンク30、40の熱膨張係数に近づけたものを用いることが好ましい。以上が本実施形態における半導体装置の構成である。次に、上記半導体装置の製造方法について説明する。図5は、図1に示す半導体装置の製造工程を示す断面図である。なお、図5a~c、g、hは、図1中のA-A断面に相当しており、図5d~fは図1中のC-C断面に相当している。まず、図5aに示されるように、第1ヒートシンク30および接続端子部32が図示しないフレーム部によって一体化されたリードフレームを用意する。次に、図5bに示されるように、第1ヒートシンク30の一面30aにはんだ70、第1、第2半導体チップ10、20、はんだ72、ヒートシンクブロック50、はんだ71を構成するはんだ71aを順に配置する。そして、真空リフローによって第1ヒートシンク30にはんだ70を介して第1、第2半導体チップ10、20を接合すると共に、第1、第2半導体チップ10、20にはんだ72を介してヒートシンクブロック50を接合する。なお、このリフロー工程は、はんだ70、72のボイド率を低減させるために還元雰囲気にて行うことが好ましい。また、ヒートシンクブロック50上に配置されたはんだ71aは、具体的には後述するが、図5gの工程において、はんだ71にボイドが発生することを抑制するためのものである。ここで、本実施形態の第1、第2半導体チップ10、20の製造方法について簡単に説明する。第1、第2半導体チップ10、20は、半導体ウェハに対して一般的な半導体製造プロセスを行った後、チップ単位に分割されることで形成されるが、本実施形態では、第2表面保護膜122、212を備えたチップを次のように用意する。図6は、第1半導体チップ10の製造工程を示す平面図である。図6aに示されるように、半導体ウェハ300に対して一般的な半導体製造プロセスを行い、各チップ形成領域301に第2表面保護膜122以外の素子構造が形成されたものを用意する。また、図6bに示されるように、各チップ形成領域301の接続電極111および接続パッド118と対応する領域がプレス等で打ち抜かれ、これらの領域が開口部400aとされた絶縁フィルム400を用意する。その後、図6cに示されるように、絶縁フィルム400を半導体ウェハ300に貼り付けることによって、半導体ウェハ300上の所望の位置、すなわち、第1表面保護膜121上にのみ第2表面保護膜122が配置される。その後は、絶縁フィルム400を備えた半導体ウェハ300をチップ単位に分割することによって、上記第1半導体チップ10が製造される。また、第2半導体チップ20も同様に、半導体ウェハに対して一般的な半導体製造プロセスを行って、各チップ形成領域に第2表面保護膜212以外の素子構造が形成されたものを用意する。次に、接続電極203と対応する領域に開口部が形成された絶縁フィルムを用意し、この絶縁フィルムを半導体ウェハに貼り付けた後、絶縁フィルムを備えた半導体ウェハをチップ単位に分割することによって、上記第2半導体チップ20が製造される。続いて、図5cに示されるように、はんだ70、第1、第2半導体チップ10、20、はんだ72、ヒートシンクブロック50、はんだ71aをマスクとし、これらと共に第1ヒートシンク30をブラストして粗化処理する。これによって、第1ヒートシンク30の一面30aでは、第1、第2半導体チップ10、20が搭載された領域、より具体的には、はんだ70と接触するはんだ接触領域以外の部分が粗化された粗化領域となる。つまり、はんだ接触領域以外の部分が粗化処理されるため、第1ヒートシンク30の一面30aにおいて、はんだ接触領域と粗化領域との間に非粗化領域が形成されることを抑制することができる。なお、この工程におけるブラストは、ドライブラストでも構わないが、ブラスト時の静電破壊を防止したり、ブラスト時の異物が残らないようにするために、水と研磨剤からなるスラリーを吹き付けるウェットブラストによって行うのが好ましい。また、本実施形態では、ブラストは、第1ヒートシンク30の一面30aに対して垂直であると共に、図5中紙面奥行き方向に延びる法平面を挟み、当該法平面に対して所定角度傾斜した2方向図5e中図示の矢印方向から行うと共に、第1ヒートシンク30の一面30aに対して垂直であると共に、図5中紙面左右方向に延びる法平面を挟み、当該法平面に対して所定角度傾斜した2方向から行うことにより、第1ヒートシンク30の側面も粗化処理している。このように、4方向からブラストを行う場合には、例えば、ブラストガンの吹き付け方向を変更したり、第1ヒートシンク30の配置方向を変更したりすることによって行うことができる。そして、上記のように、第1、第2半導体チップ10、20をマスクとし、第1ヒートシンク30の一面30aに対して4方向からブラストしているため、図3aおよび図3bに示されるように、第1、第2半導体チップ10、20では、ヒートシンクブロック50はんだ72から突出する部分、すなわち第1半導体チップ10における接続パッド118、第2表面保護膜122、半導体基板の側面、第2半導体チップ20における第2表面保護膜212の表面、半導体基板の側面も粗化処理される。また、図5a~cとは別工程において、図5dに示されるように第2ヒートシンク40を用意し、図5eに示されるように、第2ヒートシンク40にはんだ71を構成するはんだ71bを配置する。その後、図5fに示されるように、はんだ71bをマスクとし、はんだ71bと共に第2ヒートシンク40をブラストして粗化処理する。これによって、第2ヒートシンク40の一面40aでは、はんだ71bと接触するはんだ接触領域以外の部分が粗化された粗化領域となる。つまり、はんだ接触領域以外の部分が粗化処理されるため、第2ヒートシンク40の一面40aのうちはんだ接触領域と粗化領域との間に、非粗化領域が形成されることを抑制することができる。また、はんだ71bもブラストされるため、はんだ71bの表面は凹凸形状とされている。なお、図5fの工程では、図5cの工程と同様にウェットブラストを行うことが好ましい。また、この工程では、第1ヒートシンク30に対するブラストと同様に、第2ヒートシンク40の一面40aに対して4方向からブラストを行うことにより、第2ヒートシンク40の側面も粗化処理している。以上説明した図5a~cに示す工程と、図5d~fに示す工程とは、別工程にて行うため、いずれの工程から先に行ってもよい。続いて、図5gに示されるように、接続端子部32および接続パッド118に対してワイヤボンディングを行い、接続端子部32および接続パッド118をワイヤ80を介して電気的に接続する。そして、ヒートシンクブロック50上に配置されたはんだ71aと第2ヒートシンク40に配置されたはんだ71bとが接触するように、第2ヒートシンク40を配置し、リフロー工程によってはんだ71a、71bからなるはんだ71を介して第2ヒートシンク40をヒートシンクブロック50に接合する。この場合、第2ヒートシンク40に搭載されているはんだ71bの表面は凹凸形状とされているため、はんだ71bをヒートシンクブロック50と直接接合しようとするとはんだ71bにボイドが発生する可能性がある。このため、本実施形態では、ヒートシンクブロック50にもはんだ71aを配置し、このはんだ71aとはんだ71bとを接合することによりはんだ71を構成して第2ヒートシンク40とヒートシンクブロック50との間に配置されるはんだ71にボイドが発生することを抑制している。その後、図5hに示されるように、端子部31、41および接続端子部32の一部がアウターリードとして露出すると共に、第1ヒートシンク30の他面30bおよび第2ヒートシンク40の他面40bが露出するように、第1、第2半導体チップ10、20、第1、第2ヒートシンク30、40、接続端子部32、はんだ70~72、およびワイヤ80をモールド樹脂60によって封止する。これにより、上記半導体装置が製造される。以上説明したように、本実施形態では、第1ヒートシンク30にはんだ70、第1、第2半導体チップ10、20、はんだ72、ヒートシンクブロック50、はんだ71aを搭載した後、これらをマスクとし、これらと共に第1ヒートシンク30をブラストして粗化処理している。このため、第1ヒートシンク30の一面30aでは、はんだ70と接触するはんだ接触領域以外の部分が粗化された粗化領域となる。したがって、第1ヒートシンク30の一面30aにおいて、はんだ接触領域と粗化領域との間に非粗化領域が形成されることを抑制することができ、モールド樹脂60が剥離することを抑制することができる。また、第2ヒートシンク40に対してもはんだ71bを搭載した後、はんだ71bをマスクとし、はんだ71bと共に第2ヒートシンク40をブラストして粗化処理している。このため、第2ヒートシンク40の一面40aでは、はんだ71bと接触するはんだ接触領域以外の部分が粗化された粗化領域となる。したがって、第2ヒートシンク40の一面40aにおいて、はんだ接触領域と粗化領域との間に非粗化領域が形成されることを抑制することができ、モールド樹脂60が剥離することを抑制することができる。さらに、本実施形態では、ヒートシンクブロック50上にはんだ71aを配置した状態で、第1ヒートシンク30の粗化処理を行っている。このため、第2ヒートシンク40をヒートシンクブロック50に接合する際に、第2ヒートシンク40とヒートシンクブロック50との間に配置されるはんだ71にボイドが発生することを抑制することができる。さらに、第1、第2半導体チップ10、20のうち接続パッド118および第2表面保護膜122、212も粗化処理されるため、これらとモールド樹脂60との密着力をアンカー効果によって向上させることができ、さらにモールド樹脂60が剥離することを抑制することができる。また、本実施形態では、第1、第2半導体チップ10、20の側面、第1ヒートシンク30の側面もブラストしているため、これらとモールド樹脂60との密着力も向上させることができる。また、保護膜120は、素子構造の絶縁耐圧を保持する第1表面保護膜121上に第2表面保護膜122を配置して構成している。このため、粗化処理の際に第1表面保護膜121が粗化されることを防止することができ、保護膜120の絶縁破壊によって素子の耐圧が低下することを抑制することができる。第2実施形態本発明の第2実施形態について説明する。上記第1実施形態では、第1、第2半導体チップ10、20をマスクとし、第1、第2半導体チップ10、20と共に第1ヒートシンク30を粗化する製造方法について説明した。しかしながら、この製造方法では、上記のように、第1半導体チップ10のうちヒートシンクブロック50からはみ出す接続パッド118の表面にも凹凸が形成されることになり、接続パッド118と接続端子部32との間でワイヤボンディングを行った際に、電気的な接続不良が発生する可能性がある。このため、本実施形態は、接続パッド118を被覆するマスクを配置した状態で第1ヒートシンク30を粗化処理するようにしたものであり、その他に関しては上記第1実施形態と同様であるためここでは説明を省略する。図7は、本実施形態における半導体装置の製造工程の一部を示す断面図である。なお、図7aは図5bにおける第1半導体チップ10の拡大図に相当しており、図7bは図5cにおける第1半導体チップ10の拡大図に相当している。また、図8は、図7aに示す第1半導体チップ10の平面図である。図7aおよび図8に示されるように、第1半導体チップ10を用意する際には、例えば、SUS等で構成され、保護膜120に形成された開口部120aを閉塞することによって接続パッド118を被覆するマスク130が配置されたものを用意する。そして、図7bに示されるように、この状態でブラストを行うことにより、接続パッド118の表面が粗化されることを抑制しつつ、第1ヒートシンク30の一面30aを粗化することができる。このように、接続パッド118がマスク130で被覆された状態でブラストを行うことにより、接続パッド118の表面に凹凸が形成されることを抑制することができる。このため、上記第1実施形態と比較して、接続パッド118と接続端子部32との電気的な接続を確実に行うことができ、電気的な接続不良が発生すること抑制することができる。第3実施形態本発明の第3実施形態について説明する。本実施形態は、上記第1実施形態に対して、第1ヒートシンク30の粗化処理を行った後に接続パッド118に導電性部材を追加するものであり、その他に関しては第1実施形態と同様であるためここでは説明を省略する。図9は、本実施系形態における半導体装置の製造工程の一部を示す断面図である。なお、図9aは図5cにおける第1半導体チップ10の拡大図に相当している。図9aおよび上記のように、第1ヒートシンク30のブラストを行った後は、接続パッド118は、表面に凹凸が形成されて粗化されている。このため、図9bに示されるように、接続パッド118の表面に注入器140等によってエポキシ系の導電性接着剤等の導電性部材141を塗布して表面を平坦化する。このように、接続パッド118に導電性部材141を配置して接続パッド118の表面を平坦化することにより、上記第1実施形態と比較して、接続パッド118と接続端子部32との間でワイヤボンディングを行った際に、電気的な接続不良が発生することを抑制することができる。第4実施形態本発明の第4実施形態について説明する。本実施形態は、上記第1実施形態に対して、接続パッド118とワイヤ80との接合を変更したものであり、その他に関しては上記第1実施形態と同様であるため、ここでは説明を省略する。図10は、本実施系形態における半導体装置の製造工程の一部を示す断面図である。なお、図10aは図5cにおける第1半導体チップ10の拡大図に相当している。図10aおよび上記のように、第1ヒートシンク30のブラストを行った後は、接続パッド118は、表面に凹凸が形成されて粗化されている。このため、図10bに示されるように、接続パッド118の表面に注入器140によってはんだ142を配置し、はんだ142とワイヤ80とをはんだ接合することによって接続パッド118とワイヤ80とを電気的に接続する。なお、本実施形態では、ワイヤ80が本発明の接続部材に相当している。このように、はんだ142とワイヤ80とをはんだ接合することによって接続パッド118とワイヤ80とを電気的に接続することにより、上記第1実施形態と比較して、接続パッド118とワイヤ80との電気的な接続を確実に行うことができ、電気的な接続不良が発生すること抑制することができる。第5実施形態本発明の第5実施形態について説明する。本実施形態は、上記第1実施形態に対して、第1、第2ヒートシンク30、40およびヒートシンクブロック50の形状を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図11は、本実施形態における半導体装置の製造工程を示す断面図である。図11aに示されるように、本実施形態では、第1ヒートシンク30として、一面30aより他面30bの面積が大きくなるテーパ形状とされているものを用意する。そして、この第1ヒートシンク30の一面30aに、はんだ70、第1、第2半導体チップ10、20、はんだ72、ヒートシンクブロック50、はんだ71aを順に搭載する。なお、ヒートシンクブロック50もはんだ72と接触する面積がはんだ71aと接触する面積より大きくなるテーパ形状とされている。その後、第1ヒートシンク30の一面30aに対して垂直方向からブラストする。この場合、第1ヒートシンク30は、一面30aより他面30bの面積が大きくなるテーパ形状とされているため、側面も同時に粗化することができる。同様に、ヒートシンクブロック50の側面も同時に粗化することができる。また、図11aとは別工程において、図11bに示されるように、第2ヒートシンク40として、一面40aより他面40bの面積が大きくなるテーパ形状とされているものを用意する。その後、一面40aにはんだ71bを搭載し、一面40aに対して垂直方向からブラストする。この場合も、第2ヒートシンク40は、一面40aより他面40bの面積が大きくなるテーパ形状とされているため、側面も同時に粗化することができる。その後、図11cに示されるように、上記図5gおよびhと同様の工程を行うことにより、半導体装置が製造される。これによれば、第1、第2ヒートシンク30、40の一面30a、40aに対して垂直方向からブラストを行うのみで側面も粗化することができるため、製造工程を簡略化することができる。第6実施形態本発明の第6実施形態について説明する。本実施形態は、第1実施形態に対して、第2ヒートシンク40およびヒートシンクブロック50を備えない構成としたものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図12aは本実施形態における半導体装置の断面図、図12bは図12aに示す第1半導体チップ10の断面図である。なお、図12aは図1に示すB-B断面に相当しており、図12aには示されていないが第1ヒートシンク30には第2半導体チップ20も搭載されている。図12に示されるように、本実施形態の半導体装置は、第1ヒートシンク30にはんだ70を介して第1、第2半導体チップ10、20が搭載されており、第1ヒートシンク30の他面30bが露出するように、第1、第2半導体チップ10、20、第1ヒートシンク30、はんだ70がモールド樹脂60にて封止されている。また、第1半導体チップ10上にはヒートシンクブロックが配置されないため、図3bに示す接続電極111は配置されていない。また、接続電極111と同じ工程で形成される接続パッド118も形成されていない。すなわち、本実施形態では、エミッタ電極110のみによって本発明の表面電極112が構成されており、ゲートパッド117のみによって本発明のパッド部119が構成されている。そして、エミッタ電極110およびアノード電極202は、接続端子部32の一つと図示しないワイヤによって結線されて電気的に接続されている。また、このような半導体装置では、第1、第2半導体チップ10、20上にはヒートシンクブロック50が配置されないため、第1、第2半導体チップ10、20は表面が全てブラストされる。そして、エミッタ電極110およびアノード電極202は、表面が凹凸形状とされて粗化されている。なお、エミッタ電極110に形成されている凹部の底面は当該エミッタ電極110内に位置し、アノード電極202に形成されている凹部の底面は当該アノード電極202内に位置している。すなわち、エミッタ電極110およびアノード電極202はブラストされても貫通しない厚さとされており、上記第1実施形態より膜厚が厚くされている。このように、第2ヒートシンク40やヒートシンクブロック50を備えない半導体装置においても本発明は適用することができる。なお、本実施形態においても、上記各実施形態のように、接続電極111、203を配置してもよい。図13は、本実施形態における変形例の第1半導体チップ10の断面図である。図13に示されるように、エミッタ電極110上に接続電極111を配置し、第1ヒートシンク30の一面30aを粗化処理する際に、エミッタ電極110が粗化処理されることを防止するようにしてもよい。同様に、特に図示しないが、アノード電極202上に接続電極203を配置し、第1ヒートシンク30の一面30aを粗化処理する際に、アノード電極202が粗化処理されることを防止するようにしてもよい。すなわち、接続電極111、203をエミッタ電極110およびアノード電極202を保護する保護電極として機能させるようにしてもよい。このように接続電極111、203を配置する場合には、接続電極111、203上にはんだが配置されないため、表面に金メッキが配置されていなくてもよく、接続電極111、203をニッケルメッキ膜のみで構成することもできる。また、特に図示しないが、ゲートパッド117上に接続パッド118を配置し、ゲートパッド117が粗化処理されることを防止するようにしてもよい。すなわち接続パッド118をゲートパッド117を保護する保護パッドとして機能させるようにしてもよい。また、本実施形態においても、上記第2実施形態のように、ゲートパッド117を被覆するマスク130を配置してゲートパッド117が粗化されることを防止してもよい。さらに、エミッタ電極110およびアノード電極202を被覆するマスクを配置してエミッタ電極110およびアノード電極202が粗化されることを防止してもよい。そして、上記第3実施形態のように、第1ヒートシンク30を粗化処理した後、エミッタ電極110、ゲートパッド117、アノード電極202上にエポキシ系の導電性接着剤等の導電性部材を配置して表面を平坦化してもよい。さらに、上記第4実施形態のように、第1ヒートシンク30を粗化処理した後、エミッタ電極110、ゲートパッド117、アノード電極202にワイヤ80をはんだ接合してもよい。他の実施形態1上記各実施形態では、第1~第3導電性部材としてはんだ70、71、72を用いた例について説明したが、例えば、第1~第3導電性部材として銀ペーストや導電性接着剤等を用いることもできる。また、上記各実施形態では、ブラストによって粗化工程を行う例について説明したが、例えば、レーザ等によって粗化工程を行うようにしてもよい。さらに、上記各実施形態では、第1ヒートシンク30に、はんだ70、第1、第2半導体チップ10、20、はんだ72、ヒートシンクブロック50、はんだ71aを搭載した状態で第1ヒートシンク30の粗化処理を行う例について説明したが、次のようにすることもできる。すなわち、例えば、第1ヒートシンク30にはんだ70、第1半導体チップ10を搭載し、第2ヒートシンク40にはんだ71、ヒートシンクブロック50、はんだ72を搭載する。そして、この状態で第1、第2ヒートシンク30、40を粗化処理するようにしてもよい。また、上記第1~第5実施形態では、保護膜120、210を第1表面保護膜121、211上に絶縁フィルムで構成される第2表面保護膜122、212を貼り付けて構成されるものとし、第1ヒートシンク30の一面30aを粗化処理した際に第1表面保護膜121、211が粗化処理されることを防止するものについて説明したが、次のようにすることもできる。すなわち、第2表面保護膜122、212を備えていない状態で第1、第2半導体チップ10、20を第1ヒートシンク30に搭載し、この状態で第1ヒートシンク30の一面30aを粗化する。その後、第1表面保護膜121、211上にディスペンサー、インクジェット等の注入器によって第2表面保護膜122、212を配置して保護膜120、210を構成し、保護膜120、210の膜厚を第1ヒートシンク30を粗化処理する前の第1表面保護膜121、211以上の厚さにする。このように、第1ヒートシンク30を粗化処理した後に保護膜120、210の膜厚を確保して素子構造の絶縁耐圧を保持するようにしてもよい。2上記各実施形態では、第1、第2ヒートシンク30、40の他面30b、40bがそれぞれモールド樹脂60から露出する半導体装置について説明したが、例えば、次のような半導体装置とされていてもよい。図14は、他の実施形態における半導体装置の断面図であり、図1中のA-A断面に相当するものである。図14aに示されるように、第1ヒートシンク30の他面30bがモールド樹脂60から露出すると共に第2ヒートシンク40の他面40bがモールド樹脂60に封止される半導体装置とすることができる。また、図14bに示されるように、第1ヒートシンク30の他面30bがモールド樹脂60に封止されると共に第2ヒートシンク40の他面40bがモールド樹脂60から露出する半導体装置とすることができる。さらに、図14cに示されるように、第1、第2ヒートシンク30、40の他面がモールド樹脂60に封止される半導体装置とすることができる。なお、図14に示す半導体装置において、第1、第2ヒートシンク30、40の他面30b、40bがモールド樹脂60に封止される場合には、当該他面30b、40bも粗化されていることが好ましい。さらに、上記各実施形態において、次の半導体装置とすることもできる。図15、図16は、他の実施形態における半導体装置の断面図である。図15に示されるように、上記第6実施形態において、他面30bがモールド樹脂60に封止されている半導体装置とすることができる。また、図16に示されるように、第2ヒートシンク30とヒートシンクブロック50とが一体化されている半導体装置とすることもできる。