光スイッチに入力される光パケットを分岐する分岐回路と、分岐された光パケット内から所定ビット数の同期パターンを検出し、検出タイミングに対する前記同期パターンの位置を示す同期位置を算出する同期パターン検出回路と、算出された同期位置に基づいて、前記光スイッチに出力するオン信号を遅延させる遅延回路の遅延量を制御する遅延制御回路とを有することを特徴とする光通信装置。前記同期パターン検出回路は、所定の検出タイミングに対して、前記同期パターンを遅れて受信したビット数を算出し、前記遅延制御回路は、前記所定の検出タイミングに合わせて所定の遅延量でオン信号を遅延させる遅延回路に対して、前記所定の遅延量を前記ビット数に応じて減ずるように制御することを特徴とする請求項1に記載の光通信装置。前記遅延制御回路は、さらに、分岐された光パケット内から検出されたパケット長に基づいて、当該パケット長に応じた時間だけ前記光スイッチにオン信号を出力するよう前記遅延回路を制御することを特徴とする請求項1または2に記載の光通信装置。光スイッチに出力するオン信号の送信タイミングを調整する信号調整方法であって、光スイッチに入力される光パケットを分岐し、分岐された光パケット内から所定ビット数の同期パターンを検出し、検出タイミングに対する前記同期パターンの位置を示す同期位置を算出し、算出された同期位置に基づいて、前記オン信号を遅延させる遅延回路の遅延量を制御することを特徴とする信号調整方法。しかしながら、上記の従来技術では、初期設定時に設定された送信タイミングおよびパケットサイズで光パケット通信を行うので、送信レートが低下するという課題があった。つまり、上記の従来技術では、送信タイミングで固定して光パケット通信を行うので、送信元の任意のタイミングで送信ができず、送信元ノードで送信データの滞留が発生し、送信レートが低下する。また、上記の従来技術では、パケットサイズを固定して光パケット通信を行うので、パケット化するデータがパケットのサイズに満たない場合には、固定のパケットサイズに合わせるために、無効データを付加してからパケット化を行う。このため、パケットサイズを固定して光パケット通信を行う場合には、任意のデータサイズでパケット化することができず、無効なデータが存在するパケットで通信を行うので、送信レートが低下する。そこで、この発明は、上述した従来技術の課題を解決するためになされたものであり、送信レートの低下を防止することを目的とする。開示の光通信装置は、光スイッチに入力される光パケットを分岐する分岐回路と、分岐された光パケット内から所定ビット数の同期パターンを検出し、検出タイミングに対する前記同期パターンの位置を示す同期位置を算出する同期パターン検出回路と、算出された同期位置に基づいて、前記光スイッチに出力するオン信号を遅延させる遅延回路の遅延量を制御する遅延制御回路とを有する。開示の光通信装置は、送信レートの低下を防止することができる。以下に添付図面を参照して、この発明に係る光通信装置および信号調整方法の実施例を詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。以下の実施例では、実施例1に係る光パケットスイッチ装置、送信元ノード、光スイッチ制御回路の構成および処理の流れを順に説明し、最後に実施例1による効果を説明する。[光パケットスイッチ回路の構成]最初に、図1を用いて、光パケットスイッチ装置10の構成を説明する。図1は、実施例1に係る光パケットスイッチ装置10の構成を示すブロック図である。図1に示すように、この光パケットスイッチ装置10は、複数の光分岐回路11A~11D、光スイッチ12、光スイッチ制御回路13を有する。また、光パケットスイッチ装置10は、光ファイバを介して複数の送信元装置20A~20D、複数の送信先装置30A~30Dと接続される。なお、図1では、光分岐回路11、送信元装置20、送信先装置30をそれぞれ数が4つ示しているが、これに限定されるものではない。複数の送信元装置20A~20Dおよび複数の送信先装置30A~30Dは、例えばIPパケットを光パケットに変換して転送する中継ノードであり、光ファイバでそれぞれ接続されている。また、送信元装置20A~20Dから出力された光パケットは、光パケットスイッチ装置10で光信号のままスイッチングされて、所定の送信先装置30A~30Dに送信される。各光分岐回路11A~11Dは、光スイッチに入力される光パケットを分岐する。例えば、光分岐回路11A~11Dは、送信元装置20A~20Dから光パケットを受信すると、光パケットを2つに分岐させ、光スイッチ12および光スイッチ制御回路13に出力する。ここで、光パケットスイッチ装置10は、各光分岐回路11A~11Dから出力される光パケットについて、光スイッチ制御回路13の処理時間分だけ遅延させてから光スイッチ12に入力する。これは、各光分岐回路11A~11Dから出力される光パケットと光スイッチ制御回路13から出力される光スイッチ制御信号とを、光スイッチ12に同時に到達させるためである。実施例1に係る光パケットスイッチ装置10では、各光分岐回路11A~11Dから出力される光パケットについて、例えば、2クロック分遅延させてから光スイッチ12に入力する。光スイッチ12は、光スイッチ制御回路13から出力される光スイッチ制御信号に従って光パケットを決まった方路へスイッチし、ポートを介して送信先装置30へ光パケットを出力する。光スイッチ制御回路13は、光パケットヘッダから光パケットのスイッチ方路を決定し、光スイッチ制御信号を生成する。ここで、光スイッチ制御信号には、光スイッチON信号と光スイッチOFF信号とがある。光スイッチ12は、光スイッチ制御回路13から出力された光スイッチON信号を受信している間に、光パケットをスイッチして送信先装置30へ出力する。送信元装置20は、任意の送信タイミング、任意のパケットサイズで光パケットを送信する。ここで、図2を用いて、図1に示した送信元装置20の構成について説明する。図2に示すように、送信元装置20は、光スイッチ情報DBDataBase21、パケット受信回路22、光パケット生成回路23、E/O変換回路24を有する。光スイッチ情報DB21は、IPアドレスに対応付けて光スイッチポートを記憶する。光スイッチ情報DB21は、パケット受信回路22から宛先IPアドレスが入力されると、入力された宛先IPアドレスに対応する光スイッチポートを光パケット生成回路23に出力する。パケット受信回路22は、例えば10Gのイーサネット登録商標よりIPパケットを受信し、受信したIPパケットの長さを検出する。また、パケット受信回路22は、受信したパケットに含まれる宛先IPアドレスの情報を抽出する。そして、パケット受信回路22は、パケットの長さに関する情報を光パケット生成回路23に出力し、宛先IPアドレスの情報を光スイッチ情報DBに出力する。光パケット生成回路23は、パケット長と光スイッチポートを光パケットヘッダとして、IPパケットの先頭に同期パターンとともに付加する。そして、光パケット生成回路23は、同期パターンおよび光パケットヘッダが付加されたパケットをE/O変換回路24に出力する。ここで、光パケット生成回路23によって生成されたパケットについて図3の例を用いて説明する。図3は、光パケットのデータ構成を示す図である。図3に例示するように、光パケットは、8バイトの同期パターンと、8バイトの光パケットヘッダと、所定サイズのIPパケットとを含むパケットである。ここで、同期パターンは、プリアンブルと同期コードとを含むデータである。例えば、プリアンブルとは、光引きこみ用のマーク率50のデータであり、同期コードとは、光パケット検出用コードである。また、光パケットヘッダは、IPパットの実長であるパケット長と、光スイッチのポートを識別するビットマップ形式のデータである光スイッチポートとを含むデータである。なお、例えば、パケット長は、MTUMaximumTransmissionUnitが9600バイトの場合、14ビットが必要である。また、光スイッチポートは、Nビットマップにすることで、複数のポートにスイッチすることも可能である。E/O変換回路24は、同期パターンおよび光パケットヘッダが付加されたパケットをE/O変換を行うことで、光パケットに変換し、変換した光パケットを光パケットスイッチ装置10にポートを介して出力する。次に、図4を用いて、光スイッチ制御回路13について説明する。光スイッチ制御回路13は、複数のO/E変換回路13a、複数のデシリアライザ回路13b、FPGAFieldProgrammableGateArray130、および遅延素子13cを有する。以下に、各部について説明する。なお、データのビット数などは、一例であり、これに限定されない。各O/E変換回路13aは、送信元装置20から出力された光パケットを受信し、受信した光パケットをO/E変換して、クロックおよびデータ生成する。そして、各O/E変換回路13aは、電気信号に変換された10.3Gbpsのシリアルデータを各デシリアライザ回路13bに出力する。各デシリアライザ回路13bは、入力された10.3Gbpsのシリアルデータを644MHz×16bitのパラレルデータに変換する。そして、各デシリアライザ回路13bは、644MHz×16bitのパラレルデータをFPGA130の各16/64変換回路131に出力する。遅延素子13cは、FPGA130のスイッチ制御回路136から光スイッチON信号が入力されると、光スイッチON信号を遅延させた後、光スイッチ12に出力する。つまり、遅延素子13cは、光スイッチ12に対して光パケットと光スイッチ制御信号が同時に到達するように、光パケット12と光スイッチ制御信号13の位相差を微調整する。なお、遅延素子13cの例として、例えば、DataDelayDevice社製の3D-3428などのDelay素子が用いられる。FPGA130は、集積回路であって、複数の16/64変換回路131、複数の同期パターン検出回路132、複数のヘッダ抽出回路133、複数のクロック乗せ換え回路134、スイッチ調停回路135、スイッチ制御回路136、遅延制御回路137を有する。以下に、各部について説明する。なお、FPGA130に限らず、ASICApplicationSpecificIntegratedCircuitなど、他の電子回路で形成してもよい。各16/64変換回路131は、デシリアライザ回路13bから入力された644MHz×16bitのパラレルデータを161MHz×64bitのデータに変換する。FPGA130は、644MHz×16bitのデータを処理できないため、161MHzの速度まで落とす必要があるからである。そして、各16/64変換回路131は、161MHz×64bitのデータを各同期パターン検出回路132に出力する。各同期パターン検出回路132は、16/64変換回路131から入力された161MHz×64bitのデータから同期パターン64bitを検出し、検出タイミングに対する同期パターンの位置を示す同期位置を算出する。例えば、各同期パターン検出回路132は、同期パターン検出を161MHzクロックで行い、161MHzクロック時間Tの64bitデータとクロック時間T1の64bitデータをマージした全128bit中から特定の同期コード64bitを検出する。つまり、同期パターンがクロック時間Tの64bitデータとT1の64bitデータに跨って受信するケースがあるため、マージした全128bit中から特定の同期コード64bitを検出する。そして、各同期パターン検出回路132は、検出された64bitの同期コードが、1クロックで入力される64bitのデータの中のどの位置に存在するか特定する。続いて、各同期パターン検出回路132は、特定された位置に応じて、64bit中のどの位置に同期パターンが存在したかを示す同期位置情報を遅延制御回路137に出力する。同期位置情報として、例えば、同期パターン検出回路132は、所定の検出タイミングに対して、同期パターンを遅れて受信したビット数を算出し、0~63いずれかの値を、遅延制御回路137に出力する。ここで同期位置情報について具体例を挙げて説明する。例えば、同期パターン検出回路132が、1クロックで入力される64bitのデータの中に、64bitの同期コードが全て含まれおており、1クロックで同期パターンを検出できる場合、すなわち同期パターンを抽出するタイミングが最も早いケースがある。このケースにおける同期パターンの受信タイミングを基準にし、このタイミングに対して何bit受信タイミングが遅れたかを同期位置情報の値とする。例えば、上記の1クロックで同期パターンを全て検出できた場合には、同期パターン検出回路132は、同期位置情報0を遅延制御回路137に出力する。また、1クロックで入力される64bitのデータの中に64bitの同期コードが全て含まれていないケース、すなわち1クロックで入力される64bitデータ間を跨って同期パターンが含まれているケースにおける同期位置の算出処理について説明する。このようなケースでは、同期パターン検出回路132は、上記の1クロックで同期パターンを検出できる場合と比較して、同期パターンが何ビット遅れているか判定する。例えば、同期パターン検出回路132は、1クロックで入力される64bitデータの中に63bitの同期コードが含まれているおり、その後の1クロックで入力される64bitの中に残りの1bitの同期コードが含まれているケースが考えられる。このケースでは、同期パターンを遅れて受信したビット数が1であり、同期パターン検出回路132は、同期位置情報1を遅延制御回路137に出力する。各ヘッダ抽出回路133は、同期検出結果に基づいて、光パケットヘッダを抽出する。ここで、同期パターン検出タイミングおよびヘッダ抽出タイミングについて図5の例を用いて説明する。図5は、同期パターン検出タイミングおよびヘッダ抽出タイミングについて説明する図である。図5では、同期検出タイミングとは、同期パターン検出回路132が同期パターンを検出したタイミングを示しており、ヘッダ抽出タイミングとは、後述するヘッダ抽出回路133が光パケットヘッダを抽出するタイミングを示している。また、図5では、同期検出タイミングおよびヘッダ抽出タイミングがそれぞれ異なるAおよびBの二つのパターンを例示している。また、図5に示すように、電気変換されたO/Eデータシリアルデータである光パケットには、同期パターン、光パケットヘッダ、光パケットペイロードが含まれている。また、図5では、同期パターン検出回路132が161MHzのクロックで検出処理を行っていることを示している。また、図5における受信データ64ビットとは、O/Eデータシリアルデータうち、パラレルに変換された64bitのデータを示している。また、図5に示すように、Bのケースは、Aのケースに対してO/Eデータを1bit遅く受信したケースを示している。つまり、Bのケースでは、同期パターンが64bitデータを跨って受信したケースであることを示している。そして、同期検出タイミングヘッダ抽出タイミングについて、図5におけるAとBのケースを比較して説明すると、Bのケースは、Aのケースと比較して、同期検出タイミングおよびヘッダ抽出タイミングが161MHz×1クロック分遅いことを示している。なお、以下で説明する図6および図7の説明でも、同様に、上記のようなAおよびBの二つのパターンを例示して説明する。図4の説明に戻って、複数のクロック乗せ換え回路134は、ヘッダ抽出回路133が抽出した光パケットヘッダを光スイッチ制御用のローカルクロックに乗せ換える。スイッチ調停回路135は、各ポートの光パケットを調停してスイッチする光パケットを決定する。スイッチ制御回路136は、スイッチ調停結果に基づいて光スイッチON/OFF信号を生成し、遅延回路13cに出力する。また、スイッチ制御回路136は、光パケット内から検出されたパケット長に基づいて、パケット長に応じた時間だけ光パケットON信号を遅延素子13cに出力する。遅延制御回路137は、同期パターン検出回路132から入力された同期位置情報に基づいて、光スイッチ12に出力する光スイッチON信号を遅延させる遅延素子13cの遅延量を制御する。例えば、遅延制御回路137は、同期位置情報の値が1である場合には、63bit分だけ光スイッチON信号が早まるように遅延素子13cの遅延量を減らすため、遅延量に対する遅延制御量を63とする。また、遅延制御回路137は、同期位置情報の値が10である場合には、54bit分だけ光スイッチON信号が早まるように遅延素子13cの遅延量を減らすため、遅延量に対する遅延制御量を54とする。また、同期位置情報の値が0である場合には、光スイッチON信号の遅延量を調整する必要がないので、遅延量に対する遅延制御量も0とする。このような遅延制御量の算出方法の一例としては、同期位置情報の値が1以上であるか判定し、同期位置情報の値が1以上である場合には、64の値を同期位置情報の値で減算し、減算した値を遅延制御量とする。また、同期位置情報の値が0である場合には、遅延制御量を0とする。ここで、図6の例を用いて、遅延制御処理について説明する。図6は、光スイッチON信号を遅延させる遅延制御処理について説明する図である。図6のAの例では、O/Eデータシリアルデータである光パケットに含まれる光パケットヘッダを抽出するタイミングであるヘッダ抽出タイミングが最も早いケースを示している。つまり、ヘッダ抽出回路133が1クロックで入力された64bitのデータに光パケットヘッダの全てが含まれているケース以下、ケースAというである。また、図6のBの例では、光パケットヘッダを抽出するタイミングであるヘッダ抽出タイミングがケースAと比較して1クロック分遅いケースを示している。つまり、ヘッダ抽出回路133が1クロックで受信する64bitのデータに、光パケットヘッダの全てが含まれておらず、ケースAと比較してヘッダ抽出タイミングが1クロック分遅れているケース以下、ケースBというである。ケースAの場合において、図6のAに例示する遅延量を調整しない場合の光スイッチON信号と遅延量を調整した場合の光スイッチON信号とを比較して分かるように、遅延制御回路137は、光スイッチON信号の遅延量を制御しない。つまり、ケースAのように、1クロックで入力された64bitのデータに光パケットヘッダの全てが含まれている場合には、遅延制御回路137は、同期パターン検出回路132から同期位置情報として0を受信する。そして、同期位置情報が0である場合には、遅延量に対する遅延制御量も0とする。また、ケースBにおいて、遅延制御回路137は、図6のBに例示する遅延量を調整しない場合の光スイッチON信号と遅延量を調整した場合の光スイッチON信号とに示すように、光スイッチON信号の遅延量を制御する。例えば、ケースBのように、1クロックで入力された64bitのデータに光パケットヘッダの全てが含まれておらず、64bit中63bit分の光パケットヘッダが含まれていたものとする。この場合には、遅延制御回路137は、同期パターン検出回路132から同期位置情報として1を受信する。そして、遅延制御回路137は、ヘッダ抽出タイミングに対して63bit分だけ光スイッチON信号が早まるように、遅延素子13cの遅延量を減らすため、遅延量に対する遅延制御量を63とする。遅延制御回路137は、スイッチ制御回路136から遅延素子13cへ出力される光パケットのパケット長に合った5クロック分の光スイッチON信号を、遅延制御量に応じて遅延素子13cを制御することで遅延制御する。これにより、光スイッチ12を余分にONにすることがなくなり、送信レートが低下することを防止する。このように、ケースAおよびケースBともに、遅延量を調整した場合の光スイッチON信号のタイミングと光スイッチに到達する光パケットのタイミングとが同様のタイミングとなり、余分に光スイッチ12をONにすることがなくなる。この結果、光パケットの転送レートを落とすことなく、光パケットスイッチ装置10の性能向上を図ることができる。ここで、実施例1の光パケットスイッチ装置10が遅延量を調整することで、転送レートの低下を防止している効果を明確にするため、図7および図8を用いて、遅延制御処理を行わない場合の光スイッチON信号について説明する。図7および図8は、遅延制御処理を行わない場合の光スイッチON信号について説明する図である。図7の例では、遅延制御処理を行わず遅延量が固定であるので、光スイッチON信号を出力する期間を6クロック分とする。つまり、光パケットヘッダを抽出するタイミングが1クロック分遅れた場合であっても、光スイッチ12に光パケットが存在している期間に光スイッチON信号を光スイッチ12へ確実に出力するために、光スイッチON信号を出力する期間を余分に長く設定する。また、図7の例では、光パケットヘッダを抽出するタイミングが1クロック分遅れた場合であっても、光パケットが存在している期間に光スイッチON信号を光スイッチに出力させるために、光分岐回路11で光パケットを3クロック分遅延させて光スイッチ12に出力されている。例えば、図7に示すケースA、Bにおいて、ヘッダ抽出タイミングから遅延量を調整した場合の光スイッチON信号は、パケット長に合った長さである5クロック分が出力される。これに対して、ヘッダ抽出タイミングから遅延量を調整しない場合の光スイッチON信号は、パケット長よりも長い6クロック分が光スイッチON信号を出力される。このため、図8のケースA、Bに示すように、遅延量を調整しない場合には、光スイッチ12に光パケットが存在しない期間においても、余分に光スイッチを占有してしまうので、光パケットの転送レートを落とし、光パケットスイッチ装置10の性能が低下する。[光パケットスイッチ装置による処理]次に、図9を用いて、実施例1に係る光パケットスイッチ装置10による処理を説明する。図9は、実施例1に係る光パケットスイッチ装置の処理動作を示すフローチャートである。図9に示すように、光パケットスイッチ装置10の光分岐回路11は、送信元装置20A~20Dから光パケットを受信するとステップS101肯定、光パケットを2つに分岐させ、光スイッチ12および光スイッチ制御回路13に出力するステップS102。そして、光スイッチ制御回路13の各同期パターン検出回路132は、光パケットに含まれる64bitの同期パターンを検出しステップS103、検出タイミングに対する同期パターンの位置を示す同期位置を算出するステップS104。例えば、各同期パターン検出回路132は、同期パターンを検出したタイミングに対して、同期パターンを遅れて受信したビット数を算出する。そして、遅延制御回路137は、算出された同期位置に基づいて、光スイッチON信号の遅延量を制御するステップS105。例えば、遅延制御回路137は、同期位置情報の値が1である場合には、63bit分だけ光スイッチON信号が早まるように遅延素子13cの遅延量を減らすため、遅延量に対する遅延制御量を63とする。その後、光スイッチ12は、遅延素子13cから受信する光スイッチON信号に応じて、光パケットを出力するステップS106。実施例1の効果上述してきたように、光パケットスイッチ装置10は、光スイッチ12に入力される光パケットを分岐し、分岐された光パケット内から所定ビット数の同期パターンを検出する。そして、光パケットスイッチ装置10は、検出タイミングに対する同期パターンの位置を示す同期位置を算出し、算出された同期位置に基づいて、光スイッチ12に出力する光パケットON信号を遅延させる遅延素子13cの遅延量を制御する。このため、光パケットの転送レートの低下を防止することができる。また、実施例1によれば、光パケットスイッチ装置10は、所定の検出タイミングに対して、同期パターンを遅れて受信したビット数を算出する。そして、光パケットスイッチ装置10は、所定の検出タイミングに合わせて所定の遅延量でオン信号を遅延させる遅延回路に対して、所定の遅延量をビット数に応じて減ずるように制御する。このため、遅延量の制御をより精度よく行うことができる。また、実施例1によれば、光パケットスイッチ装置10は、分岐された光パケット内から検出されたパケット長に基づいて、パケット長に応じた時間だけ光スイッチにオン信号を出力するよう前記遅延回路を制御する。このため、余分に光スイッチ12を占有することを防止し、光パケットの転送レートの低下を防止することができる。なお、上記の実施例1では、送信元装置が任意のパケットサイズ、任意の送信タイミングで光パケット通信をする場合を説明したが、これに限定されるものではなく、送信元装置が固定のパケットサイズの光パケットを任意の送信タイミングで送信するようにしてもよい。この場合には、光スイッチ制御回路13は、固定のパケット長に応じた時間だけ光スイッチ12に光パケットON信号を出力するよう遅延素子13cを制御する。また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散統合して構成することができる。例えば、同期パターン検出回路132と遅延制御回路133とを統合してもよい。