"画像を格納するフレームメモリと、前記フレームメモリに格納された画像に施す変形処理パラメータにプリフェッチ命令が付加されたプリフェッチ命令付変形処理パラメータを格納するパラメータメモリと、前記フレームメモリに格納された画像の画素データの一部を一時的に格納することで、前記フレームメモリからの画素データ読み込み効率を向上させるキャッシュメモリと、前記パラメータメモリに格納されたプリフェッチ命令に従って前記フレームメモリから前記キャッシュメモリに画素データをロードするプリフェッチ制御部と、前記パラメータメモリに格納された変形処理パラメータを使用して前記キャッシュメモリに格納された画像に変形処理を施す変形処理部と、を備えることを特徴とする画像変形装置。前記プリフェッチ制御部は、所定の画素データの読み込み要求が出される前にその画素データが含まれるデータブロックのロードを完了させることを特徴とする請求項1記載の画像変形装置。前記プリフェッチ命令付変形処理パラメータには、前記変形処理パラメータと前記プリフェッチ命令とが独立したデータ列として処理順に並べられていることを特徴とする請求項2記載の画像変形装置。前記プリフェッチ命令付変形処理パラメータには、前記変形処理パラメータと同一のデータ列に前記プリフェッチ命令が埋め込まれる形で処理順に並べられていることを特徴とする請求項2記載の画像変形装置。前記プリフェッチ命令が埋め込まれている場合よりも埋め込まれていない場合の方が前記変形処理パラメータに割り当てるビット長が長いことを特徴とする請求項4記載の画像変形装置。前記プリフェッチ命令付変形処理パラメータには、前記プリフェッチ命令の一部分のみが前記変形処理パラメータと同一のデータ列に埋め込まれる形で処理順に並べられ、その詳細は前記パラメータメモリ上の別の領域に格納されていることを特徴とする請求項2記載の画像変形装置。画像に施す変形処理に使用される変形処理パラメータを解析する解析部と、前記解析部の解析結果に基づいて前記変形処理パラメータにプリフェッチ命令を付加することでプリフェッチ命令付変形処理パラメータを生成する命令付加部と、を備えることを特徴とする命令付加装置。しかし、図20に示すようなアクセス予測部18を備えると、これによる装置のコストアップだけではなく、周辺回路の制御も複雑化し、設計負荷の増大につながる。また、アクセス予測部18が行うのはあくまで予測であり、的中率100でキャッシュミスが発生しないような予測器を作るのは困難である。そして、キャッシュのヒット率によりアクセス速度が大きく変化するような構成では、リアルタイム性が必須である動画像処理などでパフォーマンスアップがしにくいという弊害がある。本発明は前記課題を解決するためになされたものであり、その目的は、装置の複雑化の原因となるアクセス予測部を搭載することなしに、これを搭載したときと同様以上の効果、すなわちキャッシュミスのないアクセスを可能にする画像変形装置および命令付加装置を提供することである。前記課題を解決するために、本発明の実施形態に係る画像変形装置は、画像を格納するフレームメモリと、前記フレームメモリに格納された画像に施す変形処理パラメータにプリフェッチ命令が付加されたプリフェッチ命令付変形処理パラメータを格納するパラメータメモリと、前記フレームメモリに格納された画像の画素データの一部を一時的に格納することで、前記フレームメモリからの画素データ読み込み効率を向上させるキャッシュメモリと、前記パラメータメモリに格納されたプリフェッチ命令に従って前記フレームメモリから前記キャッシュメモリに画素データをロードするプリフェッチ制御部と、前記パラメータメモリに格納された変形処理パラメータを使用して前記キャッシュメモリに格納された画像に変形処理を施す変形処理部とを備えることを特徴とする。前記プリフェッチ制御部は、所定の画素データの読み込み要求が出される前にその画素データが含まれるデータブロックのロードを完了させてもよい。前記プリフェッチ命令付変形処理パラメータには、前記変形処理パラメータと前記プリフェッチ命令とが独立したデータ列として処理順に並べられていてもよい。前記プリフェッチ命令付変形処理パラメータには、前記変形処理パラメータと同一のデータ列に前記プリフェッチ命令が埋め込まれる形で処理順に並べられていてもよい。前記プリフェッチ命令が埋め込まれている場合よりも埋め込まれていない場合の方が前記変形処理パラメータに割り当てるビット長が長くてもよい。前記プリフェッチ命令付変形処理パラメータには、前記プリフェッチ命令の一部分のみが前記変形処理パラメータと同一のデータ列に埋め込まれる形で処理順に並べられ、その詳細は前記パラメータメモリ上の別の領域に格納されていてもよい。前記課題を解決するために、本発明の実施形態に係る命令付加装置は、画像に施す変形処理に使用される変形処理パラメータを解析する解析部と、前記解析部の解析結果に基づいて前記変形処理パラメータにプリフェッチ命令を付加することでプリフェッチ命令付変形処理パラメータを生成する命令付加部とを備えることを特徴とする。本発明によれば、装置の複雑化の原因となるアクセス予測部を搭載することなしに、これを搭載したときと同様以上の効果、すなわちキャッシュミスのないメモリアクセスを可能にする画像変形装置および命令付加装置を提供することが可能である。以下、本発明の実施の形態について図面を参照して詳細に説明する。ただし、この実施形態で記載されている構成は本発明の特徴をわかりやすく説明するための例であり、発明の範囲を限定するものではない。実施形態1実施形態1における画像変形システムは、図1に示す画像変形装置10と、図2に示す命令付加装置20とを備えている。画像変形装置10は、画像を変形させる装置LSI等であって、図1に示すように、入力部11と、フレームメモリ12と、パラメータメモリ13と、キャッシュメモリ14と、プリフェッチ制御部15と、変形処理部16と、出力部17とを備えている。入力部11は、外部からの入力信号画像を受け取る。フレームメモリ12は、入力部11が受け取った画像を格納する。パラメータメモリ13は、フレームメモリ12に格納された画像に施す変形処理パラメータP1にプリフェッチ命令P2が付加されたプリフェッチ命令付変形処理パラメータP3を格納する。キャッシュメモリ14は、フレームメモリ12に格納された画像の画素データの一部を一時的に格納することで、フレームメモリ12からの画素データ読み込み効率を向上させる。プリフェッチ制御部15は、パラメータメモリ13に格納されたプリフェッチ命令P2に従ってフレームメモリ12からキャッシュメモリ14に画素データをロードする。変形処理部16は、パラメータメモリ13に格納された変形処理パラメータP1を使用してキャッシュメモリ14に格納された画像に変形処理を施す。出力部17は、変形処理部16により変形処理が施された画像を出力する。一方、命令付加装置20は、変形処理パラメータP1にプリフェッチ命令P2を付加する装置PC等であって、図2に示すように、解析部21と、命令付加部22とを備えている。解析部21は、画像に施す変形処理に使用される変形処理パラメータP1を解析する。命令付加部22は、解析部21の解析結果に基づいて変形処理パラメータP1にプリフェッチ命令P2を付加することでプリフェッチ命令付変形処理パラメータP3を生成する。このように生成されたプリフェッチ命令付変形処理パラメータP3は画像変形装置10に入力されるようになっている。図3は、実施形態1におけるプリフェッチ命令格納方法を示す図である。命令付加装置20は、与えられた変形処理パラメータP1を事前に解析し、図3に沿ったフォーマットで必要なプリフェッチ命令P2を付加する。すなわち、変形処理パラメータP1とプリフェッチ命令P2とが独立したデータ列として処理順に並べられている。このプリフェッチ命令付変形処理パラメータP3は、画像変形装置10内のパラメータメモリ13に格納され、図4のフローチャートに沿った手順で処理される。つまり、パラメータメモリ13から読み込んだ1要素のパラメータが変形処理パラメータP1である場合は変形処理を実行しS1→S2→S3→S6→S7→S8、プリフェッチ命令P2である場合はフレームメモリ12からキャッシュメモリ14へデータブロックを読み込むS1→S2→S4→S5。読み込み対象のデータブロックは、プリフェッチ命令P2に含まれるX座標フィールドおよびY座標フィールドで指定される。また、プリフェッチ命令P2であるかどうかは、ワードの先頭に付加されている付加ビットにより判断することができる。ここでは、付加ビットが00であれば変形処理パラメータP1、付加ビットが01であればプリフェッチ命令P2であると判断することとしている。この結果、図5のタイムチャートに示すように、キャッシュミスのない効率的なメモリアクセスを実現することができる。ここでは、1データブロックをフレームメモリ12からキャッシュメモリ14にロードするには4サイクル必要であると仮定し、変形処理部16がデータ8の読み込み要求を出す4サイクル前にデータブロックB0のロードを開始するようにしている。このようにすれば、変形処理部16がデータ8の読み込み要求を出す前に、このデータ8が含まれるデータブロックB0のロードを完了させることが可能である。以上のように、実施形態1における画像変形装置10では、変形処理パラメータP1にプリフェッチ命令P2を付加しておき、そのプリフェッチ命令P2に従ってキャッシュメモリ14を制御するようにしている。これにより、装置の複雑化の原因となるアクセス予測部を搭載することなしに、これを搭載したときと同様以上の効果、すなわちキャッシュミスのないアクセスが可能となる。このような画像変形装置10は、レンズ歪みの補正、プロジェクタの台形補正、ヘッドアップディスプレイなど、入力されてくる静止画および動画の形状を変形する装置に適用することができる。特に、変形の程度が大きくメモリ上に蓄えられた画像データに高速にアクセスする必要がある場合に有効である。実施形態2実施形態2における画像変形システムは、実施形態1と同様、図1に示す画像変形装置10と、図2に示す命令付加装置20とを備えている。以下、実施形態2における画像変形システムの構成を実施形態1と異なる点を中心に説明する。図6は、実施形態2におけるプリフェッチ命令格納方法を示す図である。命令付加装置20は、与えられた変形処理パラメータP1を事前に解析し、図6に沿ったフォーマットで必要なプリフェッチ命令P2を付加する。ここでは、実施形態1と異なり、変形処理パラメータP1と同一のデータ列にプリフェッチ命令P2を埋め込む方式をとる。このプリフェッチ命令付変形処理パラメータP3は、画像変形装置10内のパラメータメモリ13に格納され、図7のフローチャートに沿った手順で処理される。つまり、パラメータメモリ13から読み込んだ1要素のパラメータにプリフェッチ命令P2が含まれている場合のみプリフェッチ処理を行いS11→S12→S13、その後、画像変形処理を行うS14→S15→S16。ここで、読み込み対象のデータブロックは、埋め込まれたプリフェッチ命令P2の下位3ビットにて相対指定される。すなわち、現在データ読み込み対象となっているデータブロックを基準に、図8に示される方向のデータブロックをプリフェッチする。例の場合、付加ビットの下位3ビットは100となっており、この場合は現在データ読み込み対象となっているデータブロックに対して、右隣のデータブロックb100を読み込む。この結果、図5のタイムチャートに示すように、キャッシュミスのない効率的なメモリアクセスを実現することができる。以上のように、実施形態2における画像変形装置10によれば、実施形態1と同様、キャッシュミスのないアクセスが可能となる。また、パラメータメモリ13に格納するプリフェッチ命令付変形処理パラメータP3のデータ量がプリフェッチ命令P2の数にかかわらず一定であるので、装置におけるパラメータメモリ13の量を必要量だけに限定することができる。実施形態3実施形態3における画像変形システムは、実施形態1や2と同様、図1に示す画像変形装置10と、図2に示す命令付加装置20とを備えている。以下、実施形態3における画像変形システムの構成を実施形態1や2と異なる点を中心に説明する。図9は、実施形態3におけるプリフェッチ命令格納方法を示す図である。命令付加装置20は、実施形態2と同様、与えられた変形処理パラメータP1に必要なプリフェッチ命令P2を埋め込むが、その埋め込み方が実施形態2とは異なる。すなわち、実施形態3においては、プリフェッチ命令P2が埋め込まれている場合よりも埋め込まれていない場合の方が変形処理パラメータP1に割り当てるビット長が長い。具体的には、変形処理に使用されるX座標部とY座標部の少数部ビット長は、プリフェッチ命令P2が埋め込まれている場合は3ビット、プリフェッチ命令P2が埋め込まれていない場合は4ビットとしている。実施形態3におけるデータブロックの指定方法は実施形態2図8と同様であり、また、実施形態3における処理手順も実施形態2図7と同様である。この結果、図5のタイムチャートに示すように、キャッシュミスのない効率的なメモリアクセスを実現することができる。以上のように、実施形態3における画像変形装置10によれば、実施形態1や2と同様、キャッシュミスのないアクセスが可能となる。また、プリフェッチ命令P2が埋め込まれないであろう大多数の変形処理パラメータP1には、より高精度の変形座標パラメータを持たせることができるので、高精細な画像の変形において実施形態2より優れている。実施形態4実施形態4における画像変形システムは、実施形態2や3と同様、図1に示す画像変形装置10と、図2に示す命令付加装置20とを備えている。以下、実施形態4における画像変形システムの構成を実施形態2や3と異なる点を中心に説明する。図10は、実施形態4におけるプリフェッチ命令格納方法を示す図である。命令付加装置20は、実施形態2や3と同様、与えられた変形処理パラメータP1に必要なプリフェッチ命令P2を埋め込むが、その埋め込み方が実施形態2や3とは異なる。すなわち、実施形態4においては、プリフェッチ命令P2の一部分のみが変形処理パラメータP1と同一のワードに埋め込まれ、その詳細はパラメータメモリ13上の別の領域に格納される。この形式は、パラメータメモリ13のワード長に余裕がなく、実施形態2や3のようにプリフェッチ命令P2のすべてを同一ワード内に埋め込むことのできない場合に有効である。図10に一例を示す。ここでは、プリフェッチ命令P2の有無を示すフラグのみが変形処理パラメータP1と同一のワードに格納されており、その詳細はパラメータメモリ13の別領域に処理順に格納されている。そこで、図11に示すように、変形処理部16は、変形処理パラメータP1を読み込んだ際、同一ワード上にプリフェッチ命令P2の存在を示すフラグが格納されているか否かを確認するS21→S22。そして、フラグが格納されていた場合は、プリフェッチ命令P2本体をパラメータメモリ13の別領域から読み込み、プリフェッチ制御部15によってプリフェッチを実行するようになっているS23→S24。以上のように、実施形態4における画像変形装置10によれば、実施形態1~3と同様、キャッシュミスのないアクセスが可能となる。また、プリフェッチ命令P2の一部分のみが変形処理パラメータP1と同一のワードに埋め込まれ、その詳細はパラメータメモリ13上の別の領域に格納されるので、プリフェッチ命令P2のすべてを同一ワード内に埋め込むことのできない場合に有効である。なお、図10においては、変形処理パラメータP1とプリフェッチ命令P2を同一ワード長のメモリに格納しているが、本発明はこれに限られるものではない。すなわち、変形処理パラメータP1とプリフェッチ命令P2のそれぞれを別ワード長のメモリに格納したり、1ワード中に2つのプリフェッチ命令P2を格納したりしてもよい。これにより、プリフェッチ命令P2の余り部分を削減することができ、その結果、メモリの総容量も削減することが可能となる。また、実施形態1,2,3,4で示したプリフェッチ命令格納方法では、1ワード32ビット、付加ビット4ビットの場合を示したが、本発明はこれに限られるものではない。すなわち、1ワード48ビット、64ビットといった場合にも適用できる。また、付加ビットのビット数も4ビットに限られたものではなく、5ビット、6ビットといった指定も可能である。また、実施形態2,3で示したデータブロックの指定方法図8は、これに限られるものではない。例えば、付加ビットを5ビット、そのうちデータブロックの指定に4ビットを割り当てる構成も可能である。この場合、あるパターン例えばb1000を現在データ読み込み対象となっているデータブロックに対して2つ右隣のデータブロックを読み込むという隣接データブロック以外の指定に割り当ててもよい。あるいは、あるパターン例えばb1000を現在データ読み込み対象となっているデータブロックに対して右隣と斜め右下の2つのデータブロックを順に読み込むという複数データブロックの指定に割り当ててもよい。また、実施形態2,3で示したデータブロックの指定方法図8は相対指定に限られたものではない。すなわち、ビット長に余裕がある場合、付加ビット部分に実施形態1と同様の絶対値指定によるプリフェッチ命令を挿入することも可能である。また、画像データと変形処理パラメータは図面上別のメモリ上に格納されているとしているが、あくまで概念上のものであり、本発明はこれに限ったものではない。すなわち、同一メモリの別の区域に画像データと変形処理パラメータを格納する構成も可能であるし、ひとつのフレームメモリ12やパラメータメモリ13が複数の物理メモリを使用して構成されてもよい。また、図2に挙げている命令付加装置20について、その実装方式は問わない。すなわち、すべてソフトウェアで実装してもよいし、DSPやFPGAなどのハードウェアを利用した構成でもかまわない。"