"パルス幅変調コントローラであって、基準信号を受信するように動作可能な入力ノードと、位相ロックループと、を備え、前記位相ロックループが、位相信号に関係する周波数を有する第一PWM信号を生成するように動作可能な発振器と、前記発振器に結合され、前記基準信号を受信し、且つ前記基準信号と前記第一PWM信号から得られるフィードバック信号との間の位相差に基づいて前記位相信号を生成するように動作可能な位相周波数検出器と、前記位相周波数検出器に結合され、前記フィードバック信号が前記基準信号と同期される間に、周期的に前記位相周波数検出器を動作可能にして前記位相周波数検出器に定期的に前記位相信号を生成させるように動作可能な抑制回路と、前記位相周波数検出器に結合され、前記位相信号が同時に活性信号レベルを有する時間の長さを制限するように動作可能なフィードフォワード回路と、を備えているものである、パルス幅変調コントローラ。前記基準信号が、マスターPWM信号を含む、請求項1に記載のパルス幅変調コントローラ。前記基準信号の不存在下で前記第一PWM信号の周波数を設定するように動作可能な発振器制御回路をさらに備えている、請求項1に記載のパルス幅変調コントローラ。前記位相ロックループが、前記第一PWM信号から前記フィードバック信号を生成するように動作可能な分周器回路をさらに備えている、請求項1に記載のパルス幅変調コントローラ。前記分周器回路が、前記基準信号の周波数に等しい周波数を有する前記フィードバック信号を生成する、請求項4に記載のパルス幅変調コントローラ。前記抑制回路が、前記基準信号の所定遷移数ごとに一回前記位相周波数検出器を動作可能にする、請求項1に記載のパルス幅変調コントローラ。前記所定遷移数が6である、請求項6に記載のパルス幅変調コントローラ。前記抑制回路がリセット信号の所定遷移数ごとに一回前記位相周波数検出器を動作可能にし、前記リセット信号は前記基準信号と前記フィードバック信号が同じ論理レベルを有するときに遷移する、請求項1に記載のパルス幅変調コントローラ。前記分周器回路が、第二PWM信号を生成する、請求項4に記載のパルス幅変調コントローラ。前記第二PWM信号が、前記第一PWM信号の前記位相に対してシフトした位相である、請求項9に記載のパルス幅変調コントローラ。前記位相ロックループが、前記位相信号に応答して誤り訂正信号を生成するフィルターをさらに備え、前記発振器はフィルターに結合され、前記誤り訂正信号に関係する周波数を有する前記第一PWM信号を生成するように動作可能である、請求項1に記載のパルス幅変調コントローラ。パルス幅変調コントローラであって、基準信号を受信するように動作可能な入力ノードと、位相ロックループと、を備え、前記位相ロックループが、位相信号に関係する周波数を有する発振器信号を生成するように動作可能な発振器と、前記発振器信号から得られるフィードバック信号とPWM信号とを生成するように動作可能な分周器回路と、前記発振器に結合され、前記基準信号を受信し、且つ前記基準信号と前記フィードバック信号との間の位相差に基づいて前記位相信号を生成するように動作可能な位相周波数検出器と、前記位相周波数検出器に結合され、前記フィードバック信号が前記基準信号と同期される間に、周期的に前記位相周波数検出器を動作可能にして前記位相周波数検出器に定期的に前記位相信号を生成させるように動作可能な抑制回路と、前記位相周波数検出器に結合され、前記位相信号が同時に活性信号レベルを有する時間の長さを制限するように動作可能なフィードフォワード回路と、を備えているものである、パルス幅変調コントローラ。前記分周器回路が、前記基準信号に対して前記PWM信号を所定の位相シフトさせる、請求項12に記載のパルス幅変調コントローラ。前記所定の位相シフトは、90度である、請求項13に記載のパルス幅変調コントローラ。前記所定の位相シフトは、180度である、請求項13に記載のパルス幅変調コントローラ。電源回路であって、主電源と、第一調整供給電圧とマスターPWM信号を生成するマスターPWM電源と、第二調整供給電圧を生成し、且つ前記マスターPWM信号を受信するスレーブPWM電源とを備え、前記スレーブPWM電源が、前記マスターPWM信号を受信するように動作可能な入力ノードと、位相ロックループと、を備え、前記位相ロックループが、位相信号に関係する周波数を有する発振器信号を生成するように動作可能な発振器と、前記第二調整供給電圧を調整するための前記発振器信号から得られるフィードバック信号と第一のスレーブPWM信号を生成するように動作可能な分周器回路と、前記発振器に結合され、前記基準信号を受信し、且つ前記基準信号と前記フィードバック信号との間の位相差に基づいて前記位相信号を生成するように動作可能な位相周波数検出器と、前記位相周波数検出器に結合され、前記フィードバック信号が前記基準信号と同期される間に、周期的に前記位相周波数検出器を動作可能にして前記位相周波数検出器に定期的に前記位相信号を生成させるように動作可能な抑制回路と、前記位相周波数検出器に結合され、前記位相信号が同時に活性である時間の長さを制限するように動作可能なフィードフォワード回路と、を備えるものである、電源回路。前記分周器回路が、第二電源電圧を調整するための第二スレーブPWM信号を生成する、請求項16に記載の電源回路。前記抑制回路が前記位相周波数検出器を動作可能にする周期的間隔は、プログラム可能である、請求項16に記載の電源回路。コンピュータシステムであって、バスシステムに接続された中央処理装置と、前記バスシステムに接続され、前記CPUにより制御されるビデオプロセッサーであって、前記ビデオプロセッサーが複数の電子部品を備えており、各電子部品が電源システムにより作動されるものであり、前記電源システムが、主電源と、第一調整供給電圧とマスターPWM信号を生成するマスターPWM電源と、第二調整供給電圧を生成し、且つ前記マスターPWM信号を受信するスレーブPWM電源とを備え、前記スレーブPWM電源が、前記マスターPWM信号を受信するように動作可能な入力ノードと、位相ロックループと、を備え、前記位相ロックループが、位相信号に関係する周波数を有する発振器信号を生成するように動作可能な発振器と、前記第二調整供給電圧を調整するための前記発振器信号から得られるフィードバック信号とスレーブPWM信号を生成するように動作可能な分周器回路と、前記発振器に結合され、前記基準信号を受信し、且つ前記基準信号と前記フィードバック信号との間の位相差に基づいて前記位相信号を生成するように動作可能な位相周波数検出器と、前記位相周波数検出器に結合され、前記フィードバック信号が前記基準信号と同期される間に、周期的に前記位相周波数検出器を動作可能にして前記位相周波数検出器に定期的に前記位相信号を生成させるように動作可能な抑制回路と、前記位相周波数検出器に結合され、前記位相信号が同時に活性である時間の長さを制限するように動作可能なフィードフォワード回路と、を備えている前記ビデオプロセッサーと、前記ビデオプロセッサーから生成されるグラフィックとビデオデータを表示する表示装置と、を備えているコンピュータシステム。スレーブパルス幅変調PWMコントローラをマスターPWMコントローラに同期させる方法であって、前記マスターPWMコントローラからのマスターPWM信号と、前記スレーブPWMコントローラの発振器信号から得られ前記マスターPWM信号にロックされたフィードバック信号の位相に関係した位相信号を定期的に周期的に抑制することと、前記位相信号が同時に活性である間隔を制限することと、前記周期的に抑制された位相信号に応答して前記発振器信号を調整することと、前記発振器信号から第一スレーブPWM信号を生成することと、を含む方法。前記マスターPWM信号と前記フィードバック信号とのうちの一方の遷移数をカウントして、いつ前記位相信号を抑制するかを決定することをさらに含む、請求項20に記載の方法。前記発振器信号から第二スレーブPWM信号を生成することをさらに含む、請求項20に記載の方法。前記マスターPWM信号の位相に対して前記第一スレーブPWM信号の位相をシフトすることをさらに含む、請求項20に記載の方法。前記マスターPWMコントローラからのマスターPWM信号と、前記スレーブPWMコントローラの発振器信号から得られるフィードバック信号との間の位相差を決定することができない場合には、所定のデフォルト信号と前記フィードバック信号との間の位相差に基づいて前記位相信号を周期的に抑制することをさらに含む、請求項20に記載の方法。前記位相周波数検出器は2つの位相信号を生成するように動作可能である請求項1記載のパルス幅変調コントローラ。前記発振器と前記前記位相周波数検出器に結合され、前記位相信号に応答して誤り訂正信号を生成するように動作可能な電荷ポンプを更に備え、前記発振器は前記電荷ポンプに結合され、前記誤り訂正信号に関係する周波数を有する第一PWM信号を生成するように動作可能であり、前記フィードフォワード回路は、前記位相信号が同時に活性である時間を制限することにより、前記電荷ポンプが同時に充電モードと放電モードである時間を制限するように動作可能である、請求項12記載のパルス幅変調コントローラ。本発明の一実施態様によれば、インテグレーテッドPLLを備えたPWMコントローラが提供される。このPWMコントローラは、内部線源、例えば、マスタークロック又は外部ソース、例えば、別のPWMコントローラから生成されたマスターPWM信号からの基準信号を受信する入力ノードを備えている。PLLは、誤り訂正信号を受信し且つ前記誤り訂正信号に関係する周波数を有する発振器信号を生成する発振器と、前記発振器に結合され、前記基準信号を受信し、且つ前記基準信号と、フィードバック信号との間の位相差に基づいて誤り訂正信号を生成させる位相周波数検出器PFDと、前記PFDに結合され、周期的にPFDが誤り訂正信号を生成することができるようにする抑制回路とを備えている。本発明のこの実施態様には、いくつかの有利な特徴がある。第一に、マスターPWM信号を有する位相にロックされるPWMコントローラスレーブにより、ユーザーは、全てのPWM電源について追加のクロック回路を設ける必要がなくなる。従来、外部クロックを使用して全てのPWMコントローラを同期させていた。指定のマスターPWMコントローラから生成されたマスターPWM信号を提供することにより、印刷回路板上に追加のスペースが保たれる。本発明の別の実施態様によれば、インテグレーテッド位相ロックループPLLが提供される。このPLLは、PLLが外部部品を設ける必要がなく比較的低いバンド幅を有するようにすることができるプログラム可能な遅延を備えている。PLLにこのような抑制回路を設けることには、PFDゲインを減少させることを含む利点がある。PFDゲインを低下させることにより、PLLを備えたチップ上に一体化できるように十分に小さいフィルター容量を使用できるようにPLLバンド幅が低下される。さらに、このような抑制回路により、単一の出力ステージを備えた電荷ポンプを使用できる。別の利点に、スレーブPWMコントローラを使用することにより、ユーザーが各スレーブPWM信号の位相を電源リップルを最小限とするように調整できることがある。具体的には、種々の電子部品のPWM電源が、主電源から供給されるので、不完全なフィルタリング及び大きな所要電流により、電源に対してリップル効果を生じる。リップル効果により、ディスプレイにアーチファクトが生じる。特定電子部品が位相シフトを介して主電源から電力を得るときにオフセットすることにより、リップル効果を減少できる。別の利点に、スレーブPWMコントローラを、いつ同期化モードが必要かを決定するように構成できることがある。同期化モードが必要なときには、スレーブPWMコントローラがマスターPWMコントローラで位相ロックされる。しかしながら、スレーブPWMコントローラが独立モードで作動する必要がある場合には、PWMコントローラにより使用される内部周波数が生成される。本発明の上記特徴及び付随する利点の多くは、以下の詳細な説明を、添付図面とともに参照して理解することにより、より容易に分かるであろう。以下、当業者が本発明を実施できるように説明をおこなう。本明細書に記載の一般的な原理を、本発明の精神及び範囲を逸脱することなく、以下に詳細に述べる以外の実施態様及び用途に適用できる。本発明は、説明する実施態様に限定されるものではなく、本明細書に開示又は示唆されている原理及び特徴に一致する最も広い範囲で解釈される。図2は、本発明の実施態様を利用する典型的なグラフィックボード100のブロック図である。図1と同様に、グラフィックボード100は、DDRRAM106に接続してグラフィックプロセッサー105を備えている。しかしながら、図1に示す従来技術とは異なり、これらの構成要素の各々は、インテグレーテッドPLLを有するPWMコントローラ220a、220b及び220cをそれぞれ有するPWM電源210a、210b及び210cにより駆動される。以下、PWMコントローラー220について、図6を参照して説明し、PLLについて図3を参照して説明する。グラフィックプロセッサー105は、単一のPWM電源210aにより駆動され、DDRRAM106は、一対のPWM電源210b及び210cにより駆動される。この実施態様によれば、PWM電源210aはマスターであり、PWM電源210b及び210cはスレーブである。但し、電源210a~210cのいずれか一つがマスターであり、残りの2つの電源はスレーブであることができる。マスターPWMコントローラ220aは、通常の方法でマスターPWM信号を生成し、スレーブPWMコントローラー210b及び210cは、各々、マスターPWM信号上にロックし、マスターPWM信号と同じ周波数を有するそれぞれのスレーブPWM信号を生成するインテグレーテッドPLL図2には図示されていないを備えている。スレーブPWM電源210b及び210cのPWM周波数をマスターPWM電源210aのPWM周波数と正確に同期化することにより、ビート周波数が実質的に排除される。しかしながら、コントローラ220a~220cのPLLと、通常のPLLとには、外部フィルター要素又は可変ゲイン電荷ポンプを設ける必要なく、この実施態様において比較的低ループバンド幅約1~3kHzを有することができるという相違点がある。さらに、図3~6を参照して以下で説明するように、ある実施態様によれば、所望のバンド幅のPLLをプログラムするか、又はスレーブPLLを、マスターPWM信号に対してそれぞれの位相シフトを有するスレーブPWM信号を生成するようにプログラムできる。図3は、本発明の実施態様によるPLL300のブロック図である。図2のPWMコントローラ220a~220cのPLLは、PLL300と同じであるか、又は類似している。しかしながら、PLL300は、PLLを必要とする、実質的にいずれの用途にも使用できる。PLL300は、位相周波数検出器PFD302と、誤り訂正信号抑制回路321と、通常の電荷ポンプ310と、通常のフィルター361と、通常のVCO312と、任意の分周器回路313とを備えている。以下で説明するように、抑制回路321により、フィルター361が大きなコンデンサ又は他のフィルター要素を組み込む必要なく且つ電荷ポンプ310がゲイン制御用の複数の切り換え可能出力ステージを有する必要なく、PLL300のループバンド幅を調整できる。一般的に、PLL300は、基準信号341を受信し、基準信号の周波数と同じであるか、又は複数の周波数である周波数を有する出力信号340を生成する。さらに、基準信号及び出力信号は、典型的には互いに一致している。但し、一実施態様によれば、分周器回路313は、所定の位相シフトを、図5を参照して以下で説明する出力信号に与えることができる。抑制回路321以外は、PLL300の各部分は、PLLは当該技術分野においては周知であるので、簡単な説明にとどめる。PFD302は、基準信号341の位相とフィードバック信号342の位相との間の差を検出し、位相差に比例する持続時間を有する位相エラー信号UP又はDOWNを生成する。すなわち、位相エラー信号は、電荷ポンプ310を活性化して、VCO312を、出力信号340の周波数が基準信号341と一致し、基準信号の周波数のN倍回路313の除数に等しい周波数を有する方向にプッシュするようにする。プッシュの方向は、位相差の方向に依存する。例えば、PFD302が、フィードバック信号342が基準信号341をリードするフィードバック周波数が基準周波数よりも高いことを決定した場合、PFD302は、DOWNパルス306を電荷ポンプ310に送る。DOWNパルスは、位相差に比例した持続時間を有し、VCO361が出力信号340の周波数を減少させる。しかしながら、PFD302が、フィードバック信号342が基準信号341を遅らせる基準周波数よりも低いフィードバック周波数ことを決定した場合には、PFD302は、電荷ポンプ310にUPパルス305を送る。UPパルスは、位相差に比例した持続時間を有し、VCO312は出力信号340の周波数を増加させる。電荷ポンプ310は、受信したUP又はDOWN位相エラーパルスと等しい持続時間を有する位相補正パルスを生成し、典型的には電荷ポンプ310の出力に並列に結合されたコンデンサ図示せずであるフィルター361は、パルス積分して制御電圧を生成する。VCO312は、制御電圧のレベルに比例した周波数を有する出力信号340を生成し、分周器回路313は、出力信号340からフィードバック信号342を生成する。以下で説明するように、抑制回路321により、フィルターコンデンサはPLL300を組み込んだチップ上に一体化できる程度に十分に小さくでき、電荷ポンプ310が調整可能なゲインを有する必要がなくなる。他の論理回路と関連して動作する抑制回路321は、プログラム可能誤り訂正抑制をループに導入することによりPLL300のループバンド幅を減少させる。抑制回路321は、PFD341が周期的にのみ誤り訂正信号を生成することができるようにすることにより、ループバンド幅を減少させる。一実施態様によれば、PFD302は、誤り訂正パルスを生成し、抑制回路321は、所定数の誤り訂正パルスを抑制する。PFD341の順次作動の間の時間が長いほど、ループバンド幅が小さくなり、逆にループバンド幅が小さいほど、PFD341の順次作動の間の時間が長い。その結果、ループは、最高のバンド幅を有し、したがって、PLL300は、パルス抑制回路321がいずれのパルスも抑制しないとき、すなわち、誤り訂正パルスが排除されないときに、最速で位相エラーを訂正する。さらに、これはプログラム可能であるので、抑制回路321により、フィルター261を構成する要素の値を変更することなくループバンド幅を変化させることができ、大きな外部PLL300を組み込んだチップに対してフィルター要素を必要とすることなく、比較的低い値にループバンド幅を設定することができる。すなわち、一実施態様によれば、抑制回路321は、基準及びフィードバック信号341及び342これらの信号は、PLL300がロック状態のときに実質的に同一であるのサイクルをカウントし、PFD302が誤り訂正信号を電荷ポンプ310にXサイクルここで、Xは、抑制回路321がプログラムされるカウント値であるごとのみに提供するようにする。例えば、X=5の場合、電荷ポンプ310は、誤り訂正信号UP又はDOWNを、信号341及び342の5サイクルに一度だけ受信する。誤り訂正信号が抑制されない場合と比較して、抑制レートX=5は、誤り訂正パルス数を減少することによりループバンド幅を小さくし、したがって、PLL300が、基準信号341とフィードバック信号342との間の位相差を訂正するのに必要とする時間を増加する。抑制レートXは、所望のループバンド幅を選択できるようにプログラム可能であるとして記載されているけれども、抑制回路321は、X値が固定であるように設計してもよい。さらに、X値がプログラム可能である場合には、PLL300のループ伝達関数を解析して、確実にXのプログラム値がPLLを不安定としないようにする。図4Aは、本発明の実施態様による図3のPFD302及び抑制回路321の概略図である。PFD302は、位相差検出回路401と、イネーブルマルチプレクサ403及び405と、任意のフィードフォワード回路407と、任意のロック検出回路409とを備えている。抑制回路321は、プログラム可能カウンタ411と論理回路とを備えている。これらの回路の各々は、以下でより詳細に説明する。位相差検出回路401は、基準信号341とフィードバック信号342のそれぞれのエッジ本実施態様における立ち上がりを検出する一対のフリップフロップ415及び416と、基準信号341とフィードバック信号342の両方の対応のエッジを検出した後フリップフロップをリセットするリセット回路418とを備えている。より詳細には、論理0から論理1に遷移立ち上がりしている基準信号341に応答して、フリップフロップ415は、中間UP信号IUPについての論理1を生成する。同様に、論理0から論理1に遷移するフィードバック信号342に応答して、フリップフロップ416は、中間DOWN信号IDOWNについての論理1を生成する。その結果、論理1へのIDOWN遷移の前に、IUPが論理1に遷移する場合、フィードバック信号は、IUPの論理1遷移とIDOWNの論理1遷移との間の時間差に比例した位相差だけ基準信号を遅延する。逆に、IDOWN後にIUPが論理1に遷移する場合には、フィードバック信号342が基準信号341を、IUPの論理1遷移とIDOWNの論理1遷移との間の時間差に比例した位相差だけリードする。さらに、IUPとIDOWNが同時に論理1に遷移する場合には、フィードバック信号342は、そのサイクルについて、基準信号341と一致している。図3を参照して説明したように、マルチプレクサ403及び405により得られるUP信号及びDOWN信号は、電荷ポンプ310を制御し、次にVCO312を制御して、フィードバック信号342が基準信号341と同じ位相及び周波数を有するようにする。リセット回路418は、ANDゲート417を備えている。ANDゲート417は、パルスIUP及びIDOWNのうちの遅れているものが論理1に遷移した後、フリップフロップ415及び416をリセットするためのRESET信号419を生成する。リセットされたフリップフロップ415及び416は、次に基準信号341とフィードバック信号342の次の論理0から論理1への遷移が可能な状態となる。リセット中には、ANDゲート417、任意のORゲート421、フリップフロップ415及び416並びにインバータ422a及び422bを介して有限の伝播遅延があるので、活性論理1レベルでのIUP及びIDOWNの持続時間が延長される。IUP及びIDOWNが電荷ポンプ310図3に直接に移ると、これらの延長された持続時間が電荷ポンプにも移る。これらの延長された持続時間を減少又は排除することが望ましいことがあることから、PFD302は、フィードフォワード回路407とマルチプレクサ403及び405とを備えて、減少した持続時間の信号UP及び信号DOWNを生成することができる。フィードフォワード回路407の動作は、さらに同一出願人による米国特許出願第60,359,270号発明の名称:PHASEDETECTORANDMETHODFORASHORTENINGPHASE-ERRORCORRECTIONPULSE短縮位相エラー訂正パルス用位相検出器及び方法引用することにより本明細書の内容とするに説明されている。抑制回路321は、誤り訂正パルスの一部を抑制することによりPLL300図3のループバンド幅を制御し、したがって、PLL300のバンド幅を減少させる。一般的に、カウンター411は、カウント値についてプログラムされ、クロック信号としてANDゲート417からのリセット信号を使用する。カウンター411は、各リセットパルスPLLがロックモードのときに、基準信号341及びフィードバック信号342と同じ周波数を有するについてのカウント値から、カウンターがゼロ等の所定の値となるまで、カウントアップ又はカウントダウンする。カウンターが所定の値に到達したら、論理413を介してマルチプレクサ403及び405が信号UP及び信号DOWNを生成できるようになる。次に、カウンター411は、リセットし、再び上記プロセスを開始する。抑制回路321の実施態様を、以下詳細に説明する。カウンター411は、3つのフリップフロップ個々には図示されていないから構成されたリップルカウンターである。ロード信号437が高いときに、データをフリップフロップにロードする。全てのフリップフロップ出力が低くなるまでANDゲート417の出力からパルスを検出するときには、カウンター411は、カウントダウンする。フリップフロップが全てが低に遷移したら、ロード信号437は、フリップフロップをリセットし、プロセスが再び開始する。フリップフロップをロードしながら、マルチプレクサ403及び405を有効にする。しかしながら、ロードサイクルの間は、マルチプレクサ403及び405を無効にする。PLL300がフィードバック信号342を基準信号341上にロックするまで、抑制回路321を不活性とすることが望ましいことがあるので、ロック検出回路409を設けることもできる。例えば、PLL300の捕獲時間捕獲時間は、PLL300が基準信号の周波数上に位置し且つロックするのに必要とする時間量であるを減少させるために、PLL300が、信号捕獲中には最大のバンド幅を有することが好ましいことがある。PLL300に適応型周波数シンセサイザー図示せずを備えるが、PLLの捕獲時間を減少させる一つの方法である。抑制回路321及び可変値を有するプログラム可能ループフィルターレジスタ図示せずレジスタ値は、ループ安定性についてPFDゲインに依存すると組み合わせたロック検出回路409は、適応型周波数シンセサイザーを実行するのに使用できる。適応型周波数シンセサイザーがVCO周波数を迅速に変更するのを必要としているときに信号捕獲中に抑制回路321を不活性化することにより、PLLは、最小の時間量内で基準信号上に位置し且つロックできる。そして、ロックモード中に抑制回路321を活性化することにより、PLL300は、より小さいループバンド幅の優れたノイズ性能を維持できる。フィードバック信号をそこにロックするとき、基準信号の各サイクル中、IUP及びIDOWNが、同じ実質的に全サイクルである。したがって、ロック検出回路409は、IUP及びIDOWNが同じである時間百分率を、所定のしきい値と効果的に比較する。測定がしきい値よりも大きい場合には、ロック検出回路409は、ロック状態であることを示し、NANDゲート430を介してパルス抑制回路321を有効にする。そうでなければ、ロック検出回路409は、ロックが得られるまで抑制回路321を無効にする。さらに図4Aにおいて、図3に関連して上記で説明したように、抑制回路321により、フィルター361は、PLL300のループバンド幅が通常のPLLが外部コンデンサを必要とする段階にあるとき、チップ上に一体化できるより小さいコンデンサを備えることができる。さらに、抑制回路321により、普通の電荷ポンプ310、すなわち、ゲイン調整用の複数の切り換え可能出力ステージを備えるように構成されていない単一出力ステージを備えた電荷ポンプを使用することができる。これにより、電荷ポンプ310は、作動時比較的高い誤り訂正パルスを生成し、したがって、比較的高いSN比を有することができる。さらに、これにより、さもなければ調整可能な電荷ポンプにより必要とされるであろう配置スペースを減少することがよくある。図4Bは、図3のPFD302及び抑制回路321の別の実施態様の概略図である。この場合も、PFD302は、位相差検出回路401と、イネーブルマルチプレクサ403及び405と、任意のフィードフォワード回路407と、任意のロック検出回路409とを備えている。抑制回路321は、プログラム可能カウンタ411、論理回路及びインバータ490a及び490b低パスフィルター261図3がフィルター除去するのに十分な高さの周波数でループ摂動を維持するを備えている。すなわち、各誤り訂正パルスは、たとえUP及びDOWNが同時に活性でありゼロ位相エラーである場合であってもループにおいて摂動を生じる。これらの摂動の一つの原因は、電荷ポンプ310図3のオンオフにある。フィードバック信号342が基準信号341にロックされ、誤り訂正パルスが抑制されないとき、摂動は、基準信号の周波数に等しい基本周波数を有している。フィルター261は、典型的には基準信号の周波数よりも顕著に低いカットオフ周波数を有しているので、フィルターは、摂動の実質的に全てを除去する。しかしながら、抑制回路321が誤り訂正パルスを抑制するとき、摂動の基本周波数は、より低い。しかしながら、基本摂動周波数が、フィルター261のカットオフ周波数付近であるか、又はそれよりも顕著に低い場合には、フィルターは、摂動エネルギーの一部分をパスすることがあり、これによりVCO出力信号340図3においてジッター又は他の望ましくないノイズを生じることがある。その結果、フィルター261が摂動を除去するのに十分な高さの周波数で摂動の基本周波数を維持するために、インバータ490a及び490bは、回路321がフリップフロップ415及び416からの誤り訂正パルスIUP及びIDOWNを抑制しているとき、リセット信号PLL300がロックモードにあるときには基準信号341と同じ周波数を有するからUP及びDOWNを同時に生成する。すなわち、カウンター411が所定の値Xに到達する前に、これはインバータ492a及び492bをトライステートして、IUP及びIDOWNを、マルチプレクサ403及び405から離す。同時に、インバータ490a及び490bは、リセット信号IUP及びIDOWNの両方が論理1であるときに生成するを、マルチプレクサ403及び405に結合し、リセット信号の存続時間の間論理1に等しいUP及びDOWNを同時に生成する。UP及びDOWNは、同じ存続時間について活性論理1であるので、電荷ポンプ310は、正味ゼロ位相訂正を、VCO312に与える。しかしながら、電荷ポンプは活性であるので、摂動を生成する。その結果、インバータ490a及び490bにより、抑制回路321は抑制摂動なしに誤り訂正を抑制することができる。しかしながら、マルチプレクサ403及び405での信号のコンフリクトを回避するために、所定の値Xに到達し、したがって、誤り訂正パルスUP及びDOWNを抑制しないとき、カウンター411は、インバータ490a及び490bをトライステートする。すなわち、カウンター411が所定の抑制レート値に到達すると、DEC_OUT信号495が生成される。各インバータ490a及び490bをこの信号に結合し、DEC_OUT信号495が存在した状態でトライステートに保持される。DEC_OUT信号495は、カウンター411がリセットし、誤り訂正信号UP又はDOWNが生成された後に低くなる。図5は、本発明の実施態様による図3の周波数分周器回路313の概略図である。周波数分周器313は、パルスを一連のフリップフロップ510に提供するマルチプレクサ501への入力として出力信号340を受信する。一連のフリップフロップにおける各フリップフロップは、このシリーズにおける次のフリップフロップについての入力を提供する。その結果、フリップフロップ出力Q1~Q6マルチプレクサ511を介して選択可能のいずれか一つを、出力信号340の正確な1/N倍数である周波数分周器313出力として使用できる。さらに図5において、周波数分周器回路313の別のオプション機能によれば、所定の位相シフトを、基準信号341図3に対する出力信号340に導入できる。遅延ゲート520は、信号PH90、PH120、PH150、PH180及びPH210を生成する。これらの全ては、所定の周波数を有し、且つそれぞれ90度、120度、150度、180度及び210度の出力信号340に対して位相シフトを有する。したがって、フィードバック信号342としてこれらの信号の一つを選択するためにマルチプレクサ513を用いることにより、対応の位相シフトが出力信号340に導入される。図2に関連して上記で説明し且つ図6に関連して以下で説明するように、マスターPWM信号に対してスレーブPWM信号の位相をオフセットすると、PWM電源が、主電源から電力を得るときに、時間をスタガリングすることにより主電源についてのリップルを減少させることができる。この実施態様の一つの代替態様によれば、設計者は、PWM電源の動作中に変化しない位相シフトを予め選択する。別法として、PWM電源は、主電源についてのリップルを監視し、動的にスレーブPWM信号の相対位相をシフトして、主電源について所望レベルのリップルを維持するようにすることができる。図6は、本発明の実施態様による図3のPWMコントローラ220a、220b及び220cのうちの一つのブロック図である。PWMコントローラ220が動作する2つのモードがある。独立モードでは、PWMコントローラ220は、出力信号340を基準信号341又はいずれか他の基準に対してロックしない。マスターPWMコントローラ、例えば、図2のPWMコントローラ220aは、典型的には独立モードで動作する。PLLモードにおいて、PWMコントローラ220のPLL300は、出力周波数340を、マスターPWMコントローラ220aからか、又は同期入力200を介して別のソースから受信した基準信号341に同期させる。図2のスレーブPWMコントローラ220b及び220cは、典型的にはPLLモードで動作する。PLLモードにおいては、FS/synch入力601は、マスターPWMコントローラからの基準信号341を受信する。図2において、グラフィックプロセッサー105用のPWMコントローラ220aは、マスターPWMコントローラーの一例であるが、別法として、ある種の他のPWMコントローラは、特定のシステムの設計に応じたマスターであることができる。最も市販されていて入手可能なPWMコントローラ220では、ピン上でPWM信号が入手でき、したがって、マスターとしての役割を果たすことができる。PLLモードでない場合には、レジスタ650を、FS/synch入力601と、アース図示せず又は電源652との間に接続する。電圧-電流コンバータ651は、レジスタ650が入力601で生成する電圧を、論理600がライン602上でVCO制御電圧に変換する電流に変換する。したがって、VCO312が所望の周波数を有する出力信号340を生成するレジスタ650について一つの値を選択する。PWMコントローラ220は、どのモード独立モード又はPLLモードで動作するかを自動的に決定できる。この決定をおこなうために、ブロック論理600の一部分であることができる基準信号検出器619は、FS/synch601ターミナルに接続したシュミットトリガ603からのパルスを検知する。PLLモードを無効デフォルト状態にするが、基準信号検出器619が第一の所定の時間についてパルスを検知する場合、基準信号検出器619は、マスター基準信号が入力ターミナル601に存在し、ライン620及びスイッチ660を介してPLL300を有効にすることを決定する。逆に、PLLモードを有効にし、基準信号検出器619が、シュミットトリガ603からのパルスを同時に検出することなく第二の所定の時間についてフィードバック信号342のパルスを検知する場合、基準信号検出器619は、ライン620及びスイッチ660を介してPLL300を無効にする。第一及び第二の所定の時間は、固定のものであってもよいし、又はプログラム可能であってもよい。検出器619は、シグナルのエッジを検出するたびにコンデンサを排出することにより信号を検出する。エッジの間において、コンデンサは、カウンター図示せずを有効にする論理レベルまで帯電する。カウンターが所定のカウント値第一又は第二の所定の時間に対応する到達すると、基準信号検出器619は、信号が存在しないという決定をする。しかしながら、エッジが存在する限り、カウンターは、所定のカウント値には到達しない。基準信号検出器619は、これらの検出回路のうちの少なくとも2つを備え、したがって、少なくとも2つの所定のカウント値第一の所定の時間に対応する第一のカウント値及び第二の所定の時間に対応する第二のカウント値がある。これらの所定のカウント値は、固定のものであっても、又はプログラム可能なものであってもよい。また、ブロック論理600は、レジスタ650の値が高すぎるか又は低すぎるかを検出し、レジスタが範囲外の場合には、VCO312を、所定の最大レジスタ値が低すぎる又は最小レジスタ値が高すぎる周波数を生成するように設定する。また、電圧-電流コンバータ651は、電流制限器を備え、このような値の不足したレジスタ650が過電流状態を生じないようにしている。PWMコントローラ220がPLLスレーブモードで動作するのに対して、PLL300は、図3~5に関連して上記で説明したようにして動作して、フィードバック信号342を基準信号341にロックする。周波数分周器回路313は、一つ以上のスレーブPWM信号ここでは、2つのこのような信号PWM1及びPWM2を、PWM電源210図2を調整するために対応の数のランプ図示せずを生成する通常のPWMランプ発生器図示せずに提供する。図5に関連して上記で説明したように、PWM1及びPWM2の周波数は、基準信号341の周波数の整数の倍数実施態様の一つにおいては6である。さらに、PWM1及びPWM2は、基準信号341に対して所定の位相シフトを有することができる。さらに、一実施態様によれば、抑制回路321は、32~1024の範囲のカウント値を有するようにプログラム可能である。さらに、PLL300のフィルター361又は別の部分は、ループゲインを調整して特定のカウント値についてループの安定性を維持することができるプログラム可能抵抗値を有することができる。図7は、本発明の実施態様により図3のPLL300を組み込むことができるワイヤレスエリアネットワークWAN送受信装置700である。PFD302、電荷ポンプ310、VCO312、分周器313、抑制回路321及びフィルタ361図7では、明確にするために省略の他に、PLL300は、基準信号を受信するためのターミナル718及びLO信号としてのVCO312の出力を分配するための局部発振器LOディストリビューター720を備えている。PLL300の他に、送受信装置700は、送信機704及び受信機706を備えている。送信機704は、LOを、データターミナル724及び726を介してコンピュータ図示せずから受信したディファレンシャルベースバンドデータ信号で変調するミキサー722を備えている。次に、送信機704は、この変調データ信号を、リモート受信機図示せずへのワイヤレス送信のための送信ターミナル728に提供する。同様に、受信機706は、ターミナル730を介してリモートワイヤレス送信機図示せずから変調データ信号を受信するものであり、受信したデータ信号をLO信号で変調するミキサー732を備え、ターミナル724及び726を介してコンピュータにディファレンシャル変調データ信号を提供する。PLL300は、VCO312からのLO信号を、ターミナル718で受信した基準信号に同期させる。一実施態様によれば、抑制回路321は、カウント値0~7を実行するようにプログラム可能である。また、送受信装置は、通常用いられるものであり、したがって、明瞭化のために図7では省略されている他の回路も備えている。図8は、本発明の実施態様により図2のグラフィックボード200を組み込んだ汎用コンピュータシステム820のブロック図である。コンピュータシステム820例えば、パーソナル又はサーバーは、一つ以上の処理装置821と、システムメモリー822と、システムバス823とを備えている。システムバス823は、システムメモリー822等の種々のシステムの構成要素を処理装置821に結合する。システムバス823は、種々のバスアーキテクチャのいずれかを用いたメモリーバス、周辺バス及びローカルバス等のいくつかの種類のバスのいずれかでよい。システムメモリー822は、典型的にはリードオンリーメモリROM824及びランダムアクセスメモリRAM825を備えている。コンピュータシステム820内の要素間に情報を移送するのに役立つ基本ルーチンを含むファームウェア826も、システムメモリー822内に含まれる。コンピュータシステム820は、ハードディスクドライブシステム827をさらに備えている。このハードディスクドライブシステム827も、システムバス823に接続されている。さらに、光ドライブ図示せず、CD-ROMドライブ図示せず、FDドライブ図示せずも、それぞれのドライブコントローラ図示せずを介してシステムバス823に接続できる。ユーザーは、コマンドと情報を、キーボード840及びポインティングデバイス842等の入力装置を介してコンピュータシステム820に入れることができる。これらの入力装置だけでなく、図示していない他のものも、典型的にはシリアルポートインターフェース846を介してシステムバス823に接続される。他のインターフェース図示せずは、ユニバーサルシリアルバスUSB及びパラレルポート840を備えている。また、モニター847又は他の種類の表示装置も、グラフィックカード200等のインターフェースを介してシステムバス823に接続できる。"