"n相nは2以上の自然数のクロックに応じて等化手段をn個備え、各等化手段は、所定のシンボル長の周期で変調された入力信号をサンプルホールドし信号を出力するサンプルホールド手段と、このサンプルホールド手段の出力信号と2ビット前からNNは2以上の自然数ビット前までに受信した入力信号の判定結果信号TAP2~TAPNの各々を電流積分して加算する電流積分型加算手段と、外部から入力される閾値量制御信号により閾値の量が制御され、1ビット前に受信した入力信号の判定結果信号TAP1により前記閾値の符号が制御され、この閾値を基に前記電流積分型加算手段の出力信号を判定して判定結果を出力する動的閾値制御判定手段と、この動的閾値制御判定手段の出力信号を、自等化手段と逆相のクロックを用いる等化手段の動的閾値制御判定手段へ判定結果信号TAP1として帰還する帰還手段と、前記動的閾値制御判定手段の出力に縦続接続され、それぞれ判定結果信号TAP2~TAPNを出力するN-1個のラッチ手段とを備えることを特徴とする等化装置。請求項1記載の等化装置において、2相のクロックに応じた前記等化手段を2個備え、前記サンプルホールド手段は、入力信号をクロックの立ち上がりタイミングで保持し、入力信号を前記クロックの立ち下がりタイミングで通過させ、前記電流積分型加算手段は、前記クロックの立ち上がりタイミングから次の立ち下がりタイミングまで前記サンプルホールド手段の出力信号と前記判定結果信号TAP2~TAPNの電流積分および加算を行い、前記クロックの立ち下がりタイミングから次の立ち上がりタイミングまで出力のプリチャージを行い、前記動的閾値制御判定手段は、前記クロックの立ち下がりタイミングで前記電流積分型加算手段の出力信号を判定し、前記クロックの立ち上がりタイミングから次の立ち下がりタイミングまで出力のプリチャージを行い、前記ラッチ手段は、前記クロックの立ち下がりタイミングから次の立ち上がりタイミングまで入力信号を通過させ、前記クロックの立ち上がりタイミングで入力信号を保持し、前記判定結果信号TAP2~TAPNのうち、偶数番目の判定結果信号を自等化手段の前記電流積分型加算手段へ出力し、奇数番目の判定結果信号を自等化手段と逆相のクロックを用いる等化手段の前記電流積分型加算手段へ出力することを特徴とする等化装置。請求項1または2記載の等化装置において、前記帰還手段は、奇数段のインバータからなることを特徴とする等化装置。請求項1乃至3のいずれか1項に記載の等化装置において、前記電流積分型加算手段は、前記サンプルホールド手段の出力信号を電流積分する第1の積分回路と、前記判定結果信号TAP2~TAPNの各々を電流積分して、この積分結果を前記第1の積分回路の出力に加算するN-1個の第2の積分回路と、クロックに応じて決まる所定のプリチャージ期間に前記第1、第2の積分回路の出力をプリチャージする第1のスイッチと、前記プリチャージ期間において前記第1、第2の積分回路を流れる電流をオフにする第2のスイッチとを備えることを特徴とする等化装置。請求項4記載の等化装置において、前記電流積分型加算手段の第1、第2の積分回路の定電流源を、自等化手段と逆相のクロックを用いる等化手段の電流積分型加算手段の第1、第2の積分回路と共有することを特徴とする等化装置。請求項1乃至5のいずれか1項に記載の等化装置において、前記動的閾値制御判定手段は、閾値を基に前記電流積分型加算手段の出力信号を判定して判定結果を出力するCMOS型センスアンプ回路と、前記閾値量制御信号に応じた基準電圧を発生する基準電圧発生回路と、前記基準電圧に応じて前記CMOS型センスアンプ回路の閾値量を制御すると共に、前記判定結果信号TAP1に応じて前記閾値の符号を制御する閾値調整回路とを備えることを特徴とする等化装置。n相nは2以上の自然数のクロックに応じて並行して実行されるn個の等化ステップを備え、各等化ステップは、所定のシンボル長の周期で変調された入力信号をサンプルホールドするサンプルホールドステップと、このサンプルホールドステップで得られた出力信号と2ビット前からNNは2以上の自然数ビット前までに受信した入力信号の判定結果信号TAP2~TAPNの各々を電流積分して加算する電流積分型加算ステップと、外部から入力される閾値量制御信号により閾値の量を制御し、1ビット前に受信した入力信号の判定結果信号TAP1により前記閾値の符号を制御し、この閾値を基に前記電流積分型加算ステップで得られた出力信号を判定する動的閾値制御判定ステップと、この動的閾値制御判定ステップで得られた出力信号を、逆相のクロックを用いる等化ステップの動的閾値制御判定ステップへ判定結果信号TAP1として帰還する帰還ステップと、前記動的閾値制御判定ステップの出力を直列的にN-1回ラッチし、それぞれのラッチの出力を判定結果信号TAP2~TAPNとして出力するラッチステップとからなることを特徴とする等化方法。n相nは2以上の自然数のクロックに応じてn個の等化ステップをコンピュータに並行して実行させ、各等化ステップは、所定のシンボル長の周期で変調された入力信号をサンプルホールドするサンプルホールドステップと、このサンプルホールドステップで得られた出力信号と2ビット前からNNは2以上の自然数ビット前までに受信した入力信号の判定結果信号TAP2~TAPNの各々を電流積分して加算する電流積分型加算ステップと、外部から入力される閾値量制御信号により閾値の量を制御し、1ビット前に受信した入力信号の判定結果信号TAP1により前記閾値の符号を制御し、この閾値を基に前記電流積分型加算ステップで得られた出力信号を判定する動的閾値制御判定ステップと、この動的閾値制御判定ステップで得られた出力信号を、逆相のクロックを用いる等化ステップの動的閾値制御判定ステップへ判定結果信号TAP1として帰還する帰還ステップと、前記動的閾値制御判定ステップの出力を直列的にN-1回ラッチし、それぞれのラッチの出力を判定結果信号TAP2~TAPNとして出力するラッチステップとからなることを特徴とする等化プログラム。従来の多相クロックを用いた構成の電流積分型加算器CISは、1ビット毎に入力信号を積分するので、1ビット幅のクロックを生成する必要がある。このため、非特許文献2に開示されている方式では、図6Bに示すように、4相クロックから上記1ビット幅のクロックを生成するために、隣り合う相のクロック図6Bの例ではCK180とCK270を入力とするAND回路510により1ビット分の長さのクロックを生成している。電流積分型加算器は、生成したクロックが例えばHighの期間に入力信号を電流積分している。非特許文献2に開示されている方式では、データレートを向上させた場合に次の問題が発生する。まず、非特許文献2に開示されている方式では、上記AND回路の出力波形は寄生抵抗と寄生容量により劣化するので、高速動作させるにはトランジスタのサイズWを大きくし電流を多く流す必要があり、消費電力が増加するという問題があった。また、非特許文献2に開示されている方式では、クロックの周期が短くなると積分時間が短くなるので、同じ出力振幅を得るために必要な電流が増加し、この電流を流すために電流積分型加算器のトランジスタのサイズWを大きくする必要がある。このため、非特許文献2に開示されている方式では、電流積分型加算器のトランジスタを駆動する前段の回路の負荷が増大し、トランジスタを駆動するための消費電力が増加するという問題があった。本発明は、上記消費電力が増加するという問題を解決するためになされたもので、低消費電力で符号間干渉を除去することができる等化装置、等化方法及びプログラムを提供することを目的とする。本発明の等化装置は、n相nは2以上の自然数のクロックに応じて等化手段をn個備え、各等化手段は、所定のシンボル長の周期で変調された入力信号をサンプルホールドし信号を出力するサンプルホールド手段と、このサンプルホールド手段の出力信号と2ビット前からNNは2以上の自然数ビット前までに受信した入力信号の判定結果信号TAP2~TAPNの各々を電流積分して加算する電流積分型加算手段と、外部から入力される閾値量制御信号により閾値の量が制御され、1ビット前に受信した入力信号の判定結果信号TAP1により前記閾値の符号が制御され、この閾値を基に前記電流積分型加算手段の出力信号を判定して判定結果を出力する動的閾値制御判定手段と、この動的閾値制御判定手段の出力信号を、自等化手段と逆相のクロックを用いる等化手段の動的閾値制御判定手段へ判定結果信号TAP1として帰還する帰還手段と、前記動的閾値制御判定手段の出力に縦続接続され、それぞれ判定結果信号TAP2~TAPNを出力するN-1個のラッチ手段とを備えることを特徴とするものである。また、本発明の等化方法は、n相nは2以上の自然数のクロックに応じて並行して実行されるn個の等化ステップを備え、各等化ステップは、所定のシンボル長の周期で変調された入力信号をサンプルホールドするサンプルホールドステップと、このサンプルホールドステップで得られた出力信号と2ビット前からNNは2以上の自然数ビット前までに受信した入力信号の判定結果信号TAP2~TAPNの各々を電流積分して加算する電流積分型加算ステップと、外部から入力される閾値量制御信号により閾値の量を制御し、1ビット前に受信した入力信号の判定結果信号TAP1により前記閾値の符号を制御し、この閾値を基に前記電流積分型加算ステップで得られた出力信号を判定する動的閾値制御判定ステップと、この動的閾値制御判定ステップで得られた出力信号を、逆相のクロックを用いる等化ステップの動的閾値制御判定ステップへ判定結果信号TAP1として帰還する帰還ステップと、前記動的閾値制御判定ステップの出力を直列的にN-1回ラッチし、それぞれのラッチの出力を判定結果信号TAP2~TAPNとして出力するラッチステップとからなることを特徴とするものである。また、本発明の等化プログラムは、n相nは2以上の自然数のクロックに応じてn個の等化ステップをコンピュータに並行して実行させ、各等化ステップは、所定のシンボル長の周期で変調された入力信号をサンプルホールドするサンプルホールドステップと、このサンプルホールドステップで得られた出力信号と2ビット前からNNは2以上の自然数ビット前までに受信した入力信号の判定結果信号TAP2~TAPNの各々を電流積分して加算する電流積分型加算ステップと、外部から入力される閾値量制御信号により閾値の量を制御し、1ビット前に受信した入力信号の判定結果信号TAP1により前記閾値の符号を制御し、この閾値を基に前記電流積分型加算ステップで得られた出力信号を判定する動的閾値制御判定ステップと、この動的閾値制御判定ステップで得られた出力信号を、逆相のクロックを用いる等化ステップの動的閾値制御判定ステップへ判定結果信号TAP1として帰還する帰還ステップと、前記動的閾値制御判定ステップの出力を直列的にN-1回ラッチし、それぞれのラッチの出力を判定結果信号TAP2~TAPNとして出力するラッチステップとからなることを特徴とするものである。本発明によれば、多相クロック構成で、入力信号をサンプルホールドし入力信号を保持することで、電流積分型加算手段の積分時間を1ビット幅以上にすることが可能となる。このため、本発明では、1ビット幅のクロックを生成する必要が無くなり、1ビット幅のクロックを生成するための回路の電力を削減することが可能となる。また、本発明では、電流積分型加算手段の積分時間を1ビット幅以上にすることが可能であるため、同じ出力振幅を得るために必要な電流が減少し、電流積分型加算手段のトランジスタのサイズを小さくすることができ、電流積分型加算手段のトランジスタを駆動する前段の回路の負荷が小さくなるので、前段の回路の消費電力を削減することが可能となる。以下に、本発明の実施の形態について図面を参照して説明する。図1は本発明の実施の形態に係る等化装置の構成の1例を示すブロック図である。本実施の形態の等化装置は、2相クロック構成であり、EVEN側の等化部1aとODD側の等化部1bとから構成される。等化部1aは、サンプルホールド部2aと、電流積分型加算部3aと、動的閾値制御判定ラッチ部4aと、インバータ5aと、ラッチ部6a-1~6a-N-1とを備える。同様に、等化部1bは、サンプルホールド部2bと、電流積分型加算部3bと、動的閾値制御判定ラッチ部4bと、インバータ5bと、ラッチ部6b-1~6b-N-1とを備える。なお、本実施の形態で扱う入力信号Din,Dinb、等化装置の出力信号DOeven,DObeven,DOodd,DObodd、判定結果信号TAPは、すべて差動信号である。また、サンプルホールド部2a,2b、電流積分型加算部3a,3b、動的閾値制御判定ラッチ部4a,4b、およびラッチ部6a-1~6a-N-1,6b-1~6b-N-1の各構成の入出力信号もすべて差動信号である。なお、ラッチ部6a-1~6a-N-1,6b-1~6b-N-1の回路は差動構成である必要はない。サンプルホールド部2aは、サンプルホールド部2aに入力された入力信号Dinとこれに相補な入力信号DinbとをクロックCKEの立ち上がりタイミングで保持し、保持した信号を電流積分型加算部3aへ出力する。また、サンプルホールド部2aは、クロックCKEの立ち下がりタイミングで入力信号Din,Dinbを通過させ電流積分型加算部3aへ出力する。電流積分型加算部3aは、サンプルホールド部2aから出力された信号と、2ビット前からNNは2以上の自然数ビット前までに受信した入力信号の判定結果信号TAP2~TAPNのそれぞれの積分を、クロックCKEの立ち上がりタイミングから開始し、サンプルホールド部2aから出力された信号と判定結果信号TAP2~TAPNとを加算する。判定結果信号TAP2~TAPNの詳細については後述する。電流積分型加算部3aは、この加算した信号を動的閾値制御判定ラッチ部4aに出力する。電流積分型加算部3aの入力信号は、クロックCKEの立ち上がりタイミングから立ち下がりタイミングまでの間積分され、立ち下がりタイミングからは電流積分型加算部3aの出力をプリチャージする。このプリチャージにより、電流積分型加算部3aの出力は電源電圧レベルとなる。動的閾値制御判定ラッチ部4aは、閾値量制御信号CTLevenによって閾値の量が制御され、さらに1ビット前に受信した入力信号の判定結果を示す判定結果信号TAP1evenが入力され、その入力信号TAP1evenにより前記閾値の符号が動的に制御される。例えば判定結果信号TAP1evenが、1ビット前に受信した信号がHighであることを示している時は、閾値の符号がプラスに制御される。また、判定結果信号TAP1evenが、1ビット前に受信した信号がLowであることを示している時は、閾値の符号がマイナスに制御される。なお、本実施の形態の等化装置は2相のクロックに応じて等化部1a,1bを2つ設けた2相クロック構成なので、判定結果信号TAP1evenは、ODD側の等化部1bの動的閾値制御判定ラッチ部4bから等化部1bのインバータ5bを介して出力された信号である。動的閾値制御判定ラッチ部4aは、上記のように制御された閾値を基に、クロックCKEの立ち下がりタイミングで、電流積分型加算部3aからの出力信号がHighかLowかを判定する。この動的閾値制御判定ラッチ部4aの判定結果信号は、ラッチ部6a-1へ出力される。さらに、動的閾値制御判定ラッチ部4aの出力は、判定結果信号TAP1oddとして、次のビットを受信する相の等化部の動的閾値制御判定ラッチ部へ出力される。本実施の形態の等化装置は2相クロック構成なので、判定結果信号TAP1oddは、ODD側の等化部1bの動的閾値制御判定ラッチ部4bへ出力される。EVEN側の等化部1aと同様に、ODD側の等化部1bの動的閾値制御判定ラッチ部4bでは、この判定結果信号TAP1oddを用いて閾値の符号が動的に制御されることになる。なお、動的閾値制御判定ラッチ部4aの出力と動的閾値制御判定ラッチ部4bの入力との間に奇数段のインバータを入れることが望ましい。クロックCKEの立ち上がりタイミングで動的閾値制御判定ラッチ部4aがプリチャージされ、動的閾値制御判定ラッチ部4aの2つの出力が両方ともHighになる。すなわち、奇数段のインバータの入力がHighになるため、奇数段のインバータの出力はLowになり、このインバータの出力が判定結果信号TAP1oddとして動的閾値制御判定ラッチ部4bへ入力される。動的閾値制御判定ラッチ部4bは、判定結果信号TAP1oddの差動信号両方がLowであるため、閾値制御を行わない。したがって、動的閾値制御判定ラッチ部4bが正しい判定結果を出力するまでは閾値制御を行わないので、正しい判定結果が出力されるまでの間に間違った等化をすることを防ぐことができる。本実施の形態では、動的閾値制御判定ラッチ部4aの正相出力と逆相出力の各々にインバータ5aを1段ずつ挿入し、また動的閾値制御判定ラッチ部4bの正相出力と逆相出力の各々にインバータ5bを1段ずつ挿入している。ラッチ部6a-1は、クロックCKEの立ち下がりタイミングからクロックCKEの立ち上がりタイミングまでは動的閾値制御判定ラッチ部4aの出力を通過させ、通過させた信号を判定結果信号TAP2として次のラッチ部6a-2へ出力する。また、ラッチ部6a-1は、クロックCKEの立ち上がりタイミングで動的閾値制御判定ラッチ部4aの出力を保持し、保持した信号を判定結果信号TAP2として次のラッチ部6a-2へ出力する。ラッチ部6a-2は、クロックCKEの立ち上がりタイミングからクロックCKEの立ち下がりタイミングまではラッチ部6a-1の出力を通過させ、通過させた信号を判定結果信号TAP3として次のラッチ部6a-3へ出力する。また、ラッチ部6a-2は、クロックCKEの立ち下がりタイミングでラッチ部6a-1の出力を保持し、保持した信号を判定結果信号TAP3として次のラッチ部6a-3へ出力する。すなわち、偶数番目の判定結果信号TAP例えばTAP2,TAP4,を出力する奇数番目のラッチ部6a例えば6a-1,6a-3,は、クロックCKEの立ち下がりタイミングで前段の動的閾値制御判定ラッチ部4aの出力または前段の偶数番目のラッチ部6a例えば6a-2,6a-4,の出力を通過させ、クロックCKEの立ち上がりタイミングで前段の動的閾値制御判定ラッチ部4aの出力または前段の偶数番目のラッチ部6aの出力を保持する。一方、奇数番目の判定結果信号TAP例えばTAP3,TAP5,を出力する偶数番目のラッチ部6aは、クロックCKEの立ち上がりタイミングで前段の奇数番目のラッチ部6aの出力を通過させ、クロックCKEの立ち下がりタイミングで前段の奇数番目のラッチ部6aの出力を保持する。本実施の形態のように2相クロックを用いた場合、等化部1aの各ラッチ部6a-1~6a-N-1から出力された判定結果信号TAP2~TAPNのうち、偶数番目の判定結果信号TAP例えばTAP2,TAP4,は、同じ相の等化部1aの電流積分型加算部3aへ出力される。図1の例では、ラッチ部6a-1の出力が同じ相の等化部1aの電流積分型加算部3aへ出力されるため、この出力を判定結果信号TAP2evenと記している。また、各ラッチ部6a-1~6a-N-1から出力された判定結果信号TAP2~TAPNのうち、奇数番目の判定結果信号TAP例えばTAP3,TAP5,は、逆相の等化部1bの電流積分型加算部3bへ出力される。図1の例では、ラッチ部6a-2の出力が等化部1bへ出力されるため、この出力を判定結果信号TAP3oddと記している。同様に、等化部1bの各ラッチ部6b-1~6b-N-1から出力された判定結果信号TAP2~TAPNのうち、偶数番目の判定結果信号TAPは、同じ相の等化部1bの電流積分型加算部3bへ出力される。図1の例では、ラッチ部6b-1の出力が同じ相の等化部1bの電流積分型加算部3bへ出力されるため、この出力を判定結果信号TAP2oddと記している。また、各ラッチ部6b-1~6b-N-1から出力された判定結果信号TAP2~TAPNのうち、奇数番目の判定結果信号TAPは、逆相の等化部1aの電流積分型加算部3aへ出力される。図1の例では、ラッチ部6b-2の出力が等化部1aへ出力されるため、この出力を判定結果信号TAP3evenと記している。このようにして判定結果信号TAP2~TAPNを入出力すればよい。4相クロック構成の場合の判定結果信号TAP2~TAPNの入出力方法は、例えば文献RobertPayne,etal,A625GbsbinaryadaptiveDFEwithfirstpostcursortapcancellationforserialbackplanecommunications,IEEEInternationalSolidStateCircuitsConference,pp6869,February,2005に記載されている。4相以上のクロック構成の場合の判定結果信号TAP2~TAPNの入出力も、4相クロック構成の場合と同様である。図2にサンプルホールド部2a,2bと電流積分型加算部3a,3bの回路の具体例を示す。サンプルホールド部2a,2bは、一般的なPMOSスイッチで構成されている。つまり、サンプルホールド部2aは、ゲートにクロックCKEが入力され、ソースに正相入力信号Dinが入力され、ドレインがサンプルホールド部2aの正相出力端子となるPMOSトランジスタ200と、ゲートにクロックCKEが入力され、ソースに逆相入力信号Dinbが入力され、ドレインがサンプルホールド部2aの逆相出力端子となるPMOSトランジスタ201とから構成される。サンプルホールド部2bの構成は、サンプルホールド部2aと同様である。電流積分型加算部3aは、クロックCKEによって制御されるリセットスイッチ300と、サンプルホールド部2aの出力信号SHOとこれに相補な出力信号SHObを積分するメインタップ用積分回路301と、判定結果信号TAP2~TAPNを積分する積分回路302-1~302-N-1と、出力信号Doutとこれに相補な出力信号Doutbとの間にオフセットをつけるオフセット回路303とから構成されている。電流積分型加算部3bの構成は、電流積分型加算部3aと同様である。リセットスイッチ300は、ゲートにクロックCKEが入力され、ソースに電源電圧が与えられ、ドレインがNMOSトランジスタ301のドレインに接続されたPMOSトランジスタ304と、ゲートにクロックCKEが入力され、ソースに電源電圧が与えられ、ドレインがNMOSトランジスタ302のドレインに接続されたPMOSトランジスタ305と、ゲートにクロックCKEが入力され、ソースがNMOSトランジスタ301のドレインに接続され、ドレインがNMOSトランジスタ302のドレインに接続されたPMOSトランジスタ306とから構成される。なお、PMOSトランジスタ306は無くてもよい。メインタップ用積分回路301は、ゲートがサンプルホールド回路2aの出力に接続され、ドレインがリセットスイッチ300の出力であるPMOSトランジスタ304,305のドレインに接続された入力差動対のNMOSトランジスタ307,308と、入力がNMOSトランジスタ307,308のソースに接続され、クロックCKEによって制御されるISSスイッチ309と、一端がNMOSトランジスタ307のソースに接続され、他端がNMOSトランジスタ308のソースに接続された抵抗310と、一端がISSスイッチ309の出力に接続され、他端が接地された定電流源311,312とから構成される。ISSスイッチ309は、ゲートにクロックCKEが入力され、ドレインがNMOSトランジスタ307,308のソースに接続され、ソースが電流源311,312に接続されたNMOSトランジスタ313,314から構成される。積分回路302-1は、TAP制御信号から生成されたセレクタ信号Sign2に応じて判定結果信号TAP2の符号を制御するセレクタ回路315-1と、ゲートにセレクタ回路315-1の出力が入力され、ドレインがリセットスイッチ300の出力であるPMOSトランジスタ304,305のドレインに接続された入力差動対のNMOSトランジスタ316-1,317-1と、入力がNMOSトランジスタ316-1,317-1のソースに接続され、クロックCKEによって制御されるISSスイッチ318-1と、一端がISSスイッチ318-1の出力に接続され、他端が接地された定電流源319-1とから構成される。ISSスイッチ318-1は、ゲートにクロックCKEが入力され、ドレインがNMOSトランジスタ316-1,317-1のソースに接続され、ソースが電流源319-1に接続されたNMOSトランジスタ320-1から構成される。セレクタ回路315-1は、セレクタ信号Sign2に応じて判定結果信号TAP2を通過させたり反転させたりすることにより、判定結果信号TAP2の符号を制御する。セレクタ信号Sign2は、サンプルホールド部2aの出力信号と判定結果信号TAP2とが加算されたときにポストタップが除去されるように電流積分型加算部3aを制御する。すなわち、図5のC2のタイミングが第2ポストタップの電圧であり、C2がゼロとなるようにセレクタ信号Sign2が決定される。同様に、積分回路302-N-1は、TAP制御信号から生成されたセレクタ信号SignNに応じて判定結果信号TAPNの符号を制御するセレクタ回路315-N-1と、ゲートにセレクタ回路315-N-1の出力が入力され、ドレインがリセットスイッチ300の出力であるPMOSトランジスタ304,305のドレインに接続された入力差動対のNMOSトランジスタ316-N-1,317-N-1と、入力がNMOSトランジスタ316-N-1,317-N-1のソースに接続され、クロックCKEによって制御されるISSスイッチ318-N-1と、一端がISSスイッチ318-N-1の出力に接続され、他端が接地された定電流源319-N-1とから構成される。ISSスイッチ318-N-1は、ゲートにクロックCKEが入力され、ドレインがNMOSトランジスタ316-N-1,317-N-1のソースに接続され、ソースが電流源319-N-1に接続されたNMOSトランジスタ320-N-1から構成される。セレクタ回路315-N-1は、セレクタ信号SignNに応じて判定結果信号TAPNを通過させたり反転させたりすることにより、判定結果信号TAPNの符号を制御する。セレクタ信号SignNは、サンプルホールド部2aの出力信号と判定結果信号TAPNとが加算されたときにポストタップが除去されるように電流積分型加算部3aを制御する。以下に、図3のタイミングチャートを使って、サンプルホールド部2a,2bと電流積分型加算部3a,3bの動作を説明する。図3に示すT1は電流積分型加算部3aの積分期間を示し、T2は電流積分型加算部3aのプリチャージ期間を示している。T1,T2は1ビット幅である。CKEbは、等化部1b側で使用されるクロックである。なお、4相クロック構成の場合はクロックの立ち上がりから立ち下がりまでの時間が2ビット幅あるので、4ビット幅のクロックとなる。動的閾値制御判定ラッチ部4aについては、T1がプリチャージ期間になる。クロックCKEの立ち上がりタイミングで、サンプルホールド部2aが入力信号Din,Dinbを保持し、それと同時にリセットスイッチ300がオフとなり、ISSスイッチ309,318-1~318-N-1がオンとなる。このとき、電流積分型加算部3aのメインタップ積分回路301は、サンプルホールド部2aの出力信号SHO,SHObの電圧に応じた電流を流す。また、積分回路302-1~積分回路302-N-1は、それぞれ判定結果信号TAP2~TAPNに応じて電流を流す。このため、出力配線321,322に存在する寄生容量に溜まった電荷と、出力配線321,322に接続された次段のゲート容量に溜まった電荷とが、グランドに放出される。電流積分型加算部3aの出力配線321,322では各積分回路301,302-1~302-N-1の電流が加算される。そして、その加算された電流に応じた信号が出力信号Dout,Doutbとして生成されることになる。オフセット回路303は、正相出力信号Doutと逆相出力信号Doutbとの間のオフセットを発生させる。各積分回路301,302-1~302-N-1は、クロックCKEの立ち下がりのタイミングまで電流を流すことにより、それぞれ入力された信号を積分する。電流積分型加算部3aの各積分回路301,302-1~302-N-1の電流量は、ポストタップの量で決定される。クロックCKEの立ち下がりタイミングでは、サンプルホールド部2aが入力信号Din,Dinbを通過させ、リセットスイッチ300がオンとなり、ISSスイッチ309,318-1~318-N-1がオフとなる。これにより、電流積分型加算部3aの出力信号Dout,Doutbが電源電圧のレベルになるまで、出力配線321,322に電荷が蓄積される。このように、電流積分型加算部3aは、クロックCKEの立ち上がりタイミングから次の立ち下がりタイミングまでは、サンプルホールド部2aの出力信号SHO,SHObと判定結果信号TAP2~TAPNの積分を行う。また、電流積分型加算部3aは、クロックCKEの立ち下がりタイミングから次の立ち上がりタイミングまでは、出力のプリチャージを行う。定電流源311,312,319-1~319-N-1は、EVEN側の電流積分型加算部3aとODD側の電流積分型加算部3bで共有化することが望ましい。電流積分型加算部3a,3bにはプリチャージ期間があり、プリチャージ期間は定電流源を使わないので、定電流源が無駄になってしまう。プリチャージ期間において定電流源をオフにすると、積分期間において、元の状態に戻るまで時間が掛かり定電流を流せる時間が短くなる可能性がある。しかし、本実施の形態のような2相クロック構成であれば、EVEN側の電流積分型加算部3aとODD側の電流積分型加算部3bが交互に動作するため、定電流源311,312,319-1~319-N-1を共有化させることができる。つまり、定電流源311,312は、電流積分型加算部3aのISSスイッチ309に接続されると共に、電流積分型加算部3bのISSスイッチ309にも接続されている。また、定電流源319-1~319-N-1は、電流積分型加算部3aのISSスイッチ318-1~318-N-1に接続されると共に、電流積分型加算部3bのISSスイッチ318-1~318-N-1にも接続されている。このように、EVEN側の電流積分型加算部3aとODD側の電流積分型加算部3bで定電流源311,312,319-1~319-N-1を共有化することにより、定電流源311,312,319-1~319-N-1をオフさせる必要がなくなり、定電流源311,312,319-1~319-N-1の効率を向上させることができる。3相以上のクロック構成の場合でも、逆相のクロックで動作している相の電流積分型加算部と組み合わせることで定電流源を共有化することができる。各定電流源311,312,319-1~319-N-1の電流は、サンプルホールド部2aの出力信号と判定結果信号TAP2-Nの積分された電圧が加算されたときにポストタップが除去されるように決定される。電流積分型加算部3bの動作は、クロックCKEの代わりにクロックCKEbを用いること以外は電流積分型加算部3aと同様であるので、説明は省略する。図4に動的閾値制御判定ラッチ部4aの具体的な回路を示す。動的閾値制御判定ラッチ部4aは、CMOS型センスアンプ回路400と、閾値調整回路401と、基準電圧発生回路402とから構成されている。CMOS型センスアンプ回路400は、ゲートに電圧電圧VDDが与えられるNMOSトランジスタ403,404と、ゲートに電流積分型加算部3aの出力信号Dout,Doutbが入力され、ドレインがNMOSトランジスタ403,404のソースに接続されるNMOSトランジスタ405,406と、ゲートにクロックCKEが入力され、ドレインがNMOSトランジスタ405,406のソースに接続され、ソースが接地されたNMOSトランジスタ407と、ゲートにクロックCKEが入力され、ソースに電圧電圧VDDが与えられ、ドレインがNMOSトランジスタ403のドレインに接続されたPMOSトランジスタ408と、ゲートにクロックCKEが入力され、ソースに電圧電圧VDDが与えられたPMOSトランジスタ409と、ソースに電源電圧VDDが与えられ、ドレインがPMOSトランジスタ409のドレインに接続されたPMOSトランジスタ410と、ゲートにクロックCKEが入力され、ソースに電圧電圧VDDが与えられ、ドレインがNMOSトランジスタ404のドレインに接続されたPMOSトランジスタ411と、ゲートにクロックCKEが入力され、ソースに電圧電圧VDDが与えられたPMOSトランジスタ412と、ソースに電源電圧VDDが与えられ、ドレインがPMOSトランジスタ412のドレインに接続されたNMOSトランジスタ413と、ゲートにクロックCKEが入力され、ソースがPMOSトランジスタ410のゲートに接続され、ドレインがPMOSトランジスタ413のゲートに接続されたPMOSトランジスタ414と、ゲートがPMOSトランジスタ410のゲートおよびPMOSトランジスタ414のソースに接続され、ドレインがPMOSトランジスタ409,410のドレインに接続され、ソースがNMOSトランジスタ403のドレインおよびPMOSトランジスタ408のドレインに接続されたNMOSトランジスタ415と、ゲートがPMOSトランジスタ413のゲートおよびPMOSトランジスタ414のドレインに接続され、ドレインがPMOSトランジスタ412,413のドレインに接続され、ソースがNMOSトランジスタ404のドレインおよびPMOSトランジスタ411のドレインに接続されたNMOSトランジスタ416とから構成される。閾値調整回路401は、ゲートに正相側の判定結果信号TAP1evenが入力され、ドレインがNMOSトランジスタ403のドレインおよびPMOSトランジスタ408のドレインに接続されたNMOSトランジスタ417と、ゲートに逆相側の判定結果信号TAP1evenが入力され、ドレインがNMOSトランジスタ404のドレインおよびPMOSトランジスタ411のドレインに接続されたNMOSトランジスタ418と、ゲートに逆相側の判定結果信号TAP1evenが入力され、ドレインがNMOSトランジスタ403のドレインおよびPMOSトランジスタ408のドレインに接続されたNMOSトランジスタ419と、ゲートに正相側の判定結果信号TAP1evenが入力され、ドレインがNMOSトランジスタ404のドレインおよびPMOSトランジスタ411のドレインに接続されたNMOSトランジスタ420と、ゲートに基準電圧発生回路402から出力される逆相側の基準電圧Vrefが入力され、ドレインがNMOSトランジスタ417,418のソースに接続され、ソースがNMOSトランジスタ405,406のソースおよびNMOSトランジスタ407のドレインに接続されたNMOSトランジスタ421と、ゲートに基準電圧発生回路402から出力される正相側の基準電圧Vrefが入力され、ドレインがNMOSトランジスタ419,420のソースに接続され、ソースがNMOSトランジスタ405,406のソースおよびNMOSトランジスタ407のドレインに接続されたNMOSトランジスタ422とから構成される。以下に、動的閾値制御判定ラッチ部4aの動作を説明する。基準電圧発生回路402は、閾値量制御信号CTLevenに応じた基準電圧Vrefを発生し、閾値調整回路401に出力する。閾値調整回路401は、基準電圧発生回路402から出力された基準電圧Vrefに応じてCMOS型センスアンプ回路400の閾値量を制御する。また、CMOS型センスアンプ回路400の閾値の符号は、1ビット前に受信した信号の判定結果を示す判定結果信号TAP1evenに応じて決定される。上記のとおり、閾値調整回路401は、判定結果信号TAP1evenが、1ビット前に受信した信号がHighであることを示している時は、閾値の符号をプラスに制御する。また、閾値調整回路401は、判定結果信号TAP1evenが、1ビット前に受信した信号がLowであることを示している時は、閾値の符号をマイナスに制御する。CMOS型センスアンプ回路400は、クロックCKEの立ち下がりタイミングで、電流積分型加算部3aの出力信号DoutがHighかLowかを判定する。このとき、CMOS型センスアンプ回路400は、閾値調整回路401により制御された閾値を基に、電流積分型加算部3aの出力信号Doutを判定する。すなわち、CMOS型センスアンプ回路400は、電流積分型加算部3aの出力信号Doutが閾値を超える場合、Highレベルの出力信号Voutとこれに相補なLowレベルの出力信号Voutbとを出力する。また、CMOS型センスアンプ回路400は、電流積分型加算部3aの出力信号Doutが閾値以下の場合、Lowレベルの出力信号VoutおよびHighレベルの出力信号Voutbを出力する。なお、前記閾値量は、第一ポストタップの量から決定される。図5のC1のタイミングが第1ポストタップの電圧であり、C1がゼロとなるように閾値量制御信号が決定される。クロックCKEの立ち上がりタイミングからはCMOS型センスアンプ回路400のプリチャージが開始される。このプリチャージにより、動的閾値制御判定ラッチ部4aの出力信号Vout,Voutbの電圧は電源電圧となる。等化部1bの動的閾値制御判定ラッチ部4bの動作は、クロックCKEの代わりにクロックCKEbを用いること以外は動的閾値制御判定ラッチ部4aと同様であるので、説明は省略する。本実施の形態の例では基準電圧発生回路402をクロックの1相ごとに設けているが、N相クロック構成の場合、基準電圧発生回路402を共通化してもよい。また、本実施の形態の動的閾値制御判定ラッチ部4aは基準電圧Vrefにより閾値が制御されるが、非特許文献2に示されているような電流により閾値が制御される動的閾値制御判定ラッチ部を用いてもよい。なお、本実施の形態では、等化部を2つ設けているが、等化部を複数備えたn相nは2以上の自然数の構成としてもよい。また、等化部の各回路は上記の動作を満たす回路であれば、本実施の形態の構成に限らない。本実施の形態において、等化装置内の処理は専用のハードウェアによって実現されるもの以外に、コンピュータによって実行されるものであってもよい。この場合、等化装置は、CPU、記憶装置およびインタフェースを備えたコンピュータと、これらのハードウェア資源を制御するプログラムによって実現することができる。このようなコンピュータにおいて、本発明の等化方法を実現させるための等化プログラムは、フレキシブルディスク、光磁気ディスク、DVD、CDなどの記録媒体に記録された状態で提供される。CPUは、記録媒体から読み込んだプログラムを記憶装置に書き込み、プログラムに従って本実施の形態で説明した処理を実行する。上記の実施の形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。付記1n相nは2以上の自然数のクロックに応じて等化手段をn個備え、各等化手段は、所定のシンボル長の周期で変調された入力信号をサンプルホールドし信号を出力するサンプルホールド手段と、このサンプルホールド手段の出力信号と2ビット前からNNは2以上の自然数ビット前までに受信した入力信号の判定結果信号TAP2~TAPNの各々を電流積分して加算する電流積分型加算手段と、外部から入力される閾値量制御信号により閾値の量が制御され、1ビット前に受信した入力信号の判定結果信号TAP1により前記閾値の符号が制御され、この閾値を基に前記電流積分型加算手段の出力信号を判定して判定結果を出力する動的閾値制御判定手段と、この動的閾値制御判定手段の出力信号を、自等化手段と逆相のクロックを用いる等化手段の動的閾値制御判定手段へ判定結果信号TAP1として帰還する帰還手段と、前記動的閾値制御判定手段の出力に縦続接続され、それぞれ判定結果信号TAP2~TAPNを出力するN-1個のラッチ手段とを備えることを特徴とする等化装置。付記2付記1記載の等化装置において、2相のクロックに応じた前記等化手段を2個備え、前記サンプルホールド手段は、入力信号をクロックの立ち上がりタイミングで保持し、入力信号を前記クロックの立ち下がりタイミングで通過させ、前記電流積分型加算手段は、前記クロックの立ち上がりタイミングから次の立ち下がりタイミングまで前記サンプルホールド手段の出力信号と前記判定結果信号TAP2~TAPNの電流積分および加算を行い、前記クロックの立ち下がりタイミングから次の立ち上がりタイミングまで出力のプリチャージを行い、前記動的閾値制御判定手段は、前記クロックの立ち下がりタイミングで前記電流積分型加算手段の出力信号を判定し、前記クロックの立ち上がりタイミングから次の立ち下がりタイミングまで出力のプリチャージを行い、前記ラッチ手段は、前記クロックの立ち下がりタイミングから次の立ち上がりタイミングまで入力信号を通過させ、前記クロックの立ち上がりタイミングで入力信号を保持し、前記判定結果信号TAP2~TAPNのうち、偶数番目の判定結果信号を自等化手段の前記電流積分型加算手段へ出力し、奇数番目の判定結果信号を自等化手段と逆相のクロックを用いる等化手段の前記電流積分型加算手段へ出力することを特徴とする等化装置。付記3付記1または付記2記載の等化装置において、前記帰還手段は、奇数段のインバータからなることを特徴とする等化装置。付記4付記1乃至3のいずれか1項に記載の等化装置において、前記電流積分型加算手段は、前記サンプルホールド手段の出力信号を電流積分する第1の積分回路と、前記判定結果信号TAP2~TAPNの各々を電流積分して、この積分結果を前記第1の積分回路の出力に加算するN-1個の第2の積分回路と、クロックに応じて決まる所定のプリチャージ期間に前記第1、第2の積分回路の出力をプリチャージする第1のスイッチと、前記プリチャージ期間において前記第1、第2の積分回路を流れる電流をオフにする第2のスイッチとを備えることを特徴とする等化装置。付記5付記4記載の等化装置において、前記電流積分型加算手段の第1、第2の積分回路の定電流源を、自等化手段と逆相のクロックを用いる等化手段の電流積分型加算手段の第1、第2の積分回路と共有することを特徴とする等化装置。付記6付記1乃至5のいずれか1項に記載の等化装置において、前記動的閾値制御判定手段は、閾値を基に前記電流積分型加算手段の出力信号を判定して判定結果を出力するCMOS型センスアンプ回路と、前記閾値量制御信号に応じた基準電圧を発生する基準電圧発生回路と、前記基準電圧に応じて前記CMOS型センスアンプ回路の閾値量を制御すると共に、前記判定結果信号TAP1に応じて前記閾値の符号を制御する閾値調整回路とを備えることを特徴とする等化装置。付記7n相nは2以上の自然数のクロックに応じて並行して実行されるn個の等化ステップを備え、各等化ステップは、所定のシンボル長の周期で変調された入力信号をサンプルホールドするサンプルホールドステップと、このサンプルホールドステップで得られた出力信号と2ビット前からNNは2以上の自然数ビット前までに受信した入力信号の判定結果信号TAP2~TAPNの各々を電流積分して加算する電流積分型加算ステップと、外部から入力される閾値量制御信号により閾値の量を制御し、1ビット前に受信した入力信号の判定結果信号TAP1により前記閾値の符号を制御し、この閾値を基に前記電流積分型加算ステップで得られた出力信号を判定する動的閾値制御判定ステップと、この動的閾値制御判定ステップで得られた出力信号を、逆相のクロックを用いる等化ステップの動的閾値制御判定ステップへ判定結果信号TAP1として帰還する帰還ステップと、前記動的閾値制御判定ステップの出力を直列的にN-1回ラッチし、それぞれのラッチの出力を判定結果信号TAP2~TAPNとして出力するラッチステップとからなることを特徴とする等化方法。付記8n相nは2以上の自然数のクロックに応じてn個の等化ステップをコンピュータに並行して実行させ、各等化ステップは、所定のシンボル長の周期で変調された入力信号をサンプルホールドするサンプルホールドステップと、このサンプルホールドステップで得られた出力信号と2ビット前からNNは2以上の自然数ビット前までに受信した入力信号の判定結果信号TAP2~TAPNの各々を電流積分して加算する電流積分型加算ステップと、外部から入力される閾値量制御信号により閾値の量を制御し、1ビット前に受信した入力信号の判定結果信号TAP1により前記閾値の符号を制御し、この閾値を基に前記電流積分型加算ステップで得られた出力信号を判定する動的閾値制御判定ステップと、この動的閾値制御判定ステップで得られた出力信号を、逆相のクロックを用いる等化ステップの動的閾値制御判定ステップへ判定結果信号TAP1として帰還する帰還ステップと、前記動的閾値制御判定ステップの出力を直列的にN-1回ラッチし、それぞれのラッチの出力を判定結果信号TAP2~TAPNとして出力するラッチステップとからなることを特徴とする等化プログラム。"