"複数の誘電体層が積層された積層構造を有し、積層方向に沿って配列された第1キャパシタ部と第2キャパシタ部を含むキャパシタ本体と、前記キャパシタ本体の側面上に形成された、同じ極性を有する第1外部電極及び第3外部電極、ならびに同じ極性を有するが前記第1外部電極の極性とは異なる極性を有する第2外部電極及び第4外部電極と、前記キャパシタ本体の外面上に形成され、前記第1外部電極と第3外部電極を相互連結するか前記第2外部電極と第4外部電極を相互連結する少なくとも一つの連結導体ラインと、を含み、前記第1キャパシタ部は、前記キャパシタ本体の内部で誘電体層を介して相互対向するよう交代に配置された相互異なる極性の第1及び第2内部電極を有し、前記第2キャパシタ部は、前記キャパシタ本体の内部で誘電体層を介して相互対向するよう交代に配置された相互異なる極性の複数の第3及び第4内部電極を有し、前記第1外部電極は前記第1内部電極と連結され、前記第2外部電極は前記第2内部電極と連結され、前記第3外部電極は前記第3内部電極と連結され、前記第4外部電極は前記第4内部電極と連結されたことを特徴とする積層型チップキャパシタ。前記第2キャパシタ部内の第3及び第4内部電極の総積層数は、前記第1キャパシタ部内の第1及び第2内部電極の総積層数より大きいことを特徴とする請求項1に記載の積層型チップキャパシタ。前記第1キャパシタ部の等価直列抵抗は、第2キャパシタ部の等価直列抵抗より大きいことを特徴とする請求項1に記載の積層型チップキャパシタ。前記第1キャパシタ部の等価直列インダクタンスは、前記第2キャパシタ部の等価直列インダクタンスより小さいことを特徴とする請求項3に記載の積層型チップキャパシタ。前記第1キャパシタ部は、前記積層方向の両端のいずれか一端に位置することを特徴とする請求項1に記載の積層型チップキャパシタ。前記連結導体ラインは、前記キャパシタ本体の上面及び下面のいずれか一つに配置されたことを特徴とする請求項5に記載の積層型チップキャパシタ。前記積層方向の両端に2つの前記第1キャパシタ部が配置され、前記第2キャパシタ部は前記2つの第1キャパシタ部の間に配置されたことを特徴とする請求項1に記載の積層型チップキャパシタ。前記連結導体ラインは、前記キャパシタ本体の上面及び下面に配置されたことを特徴とする請求項7に記載の積層型チップキャパシタ。前記両端の第1キャパシタは相互対称して配置され、前記積層型チップキャパシタは上下対称性を有することを特徴とする請求項8に記載の積層型チップキャパシタ。前記少なくとも一つの連結導体ラインは、前記第1外部電極と第3外部電極を相互連結する第1連結導体ラインと、前記第2外部電極と第4外部電極を相互連結する第2連結導体ラインとを含むことを特徴とする請求項1に記載の積層型チップキャパシタ。少なくとも一つの連結導体ラインは、前記第1外部電極と第3外部電極を相互連結する第1連結導体ラインと、前記第2外部電極と第4外部電極を相互連結する第2連結導体ラインのうち一つのみ含むことを特徴とする請求項1に記載の積層型チップキャパシタ。前記連結導体ラインの導電率、長さ、幅及び厚さのうち少なくとも一つの調整を通して前記第2キャパシタ部に直列に付加される抵抗を調整できることを特徴とする請求項1に記載の積層型チップキャパシタ。前記連結導体ラインは、厚膜抵抗体または薄膜抵抗体で形成されたことを特徴とする請求項1に記載の積層型チップキャパシタ。前記積層型チップキャパシタは、第1ないし第4外部電極がそれぞれ1つずつある4端子キャパシタであることを特徴とする請求項1に記載の積層型チップキャパシタ。前記第1及び第2外部電極は前記キャパシタ本体の相互対向する2つの短側面上に配置され、前記第3及び第4外部電極は前記キャパシタ本体の相互対向する2つの長側面上に配置されたことを特徴とする請求項14に記載の積層型チップキャパシタ。前記第1及び第2外部電極は前記キャパシタ本体の相互対向する2つの長側面上に配置され、前記第3及び第4外部電極は前記キャパシタ本体の相互対向する2つの短側面上に配置されたことを特徴とする請求項14に記載の積層型チップキャパシタ。前記第1及び第2内部電極はリードを通して前記第1及び第2外部電極にそれぞれ連結され、前記第1及び第2内部電極のリード幅の調整を通して前記第1キャパシタ部の等価直列抵抗を調整できることを特徴とする請求項14に記載の積層型チップキャパシタ。前記第3及び第4内部電極はリードを通して前記第3及び第4外部電極にそれぞれ連結され、前記第3及び第4内部電極のリード幅の調整を通して前記第2キャパシタ部の等価直列抵抗を調整できることを特徴とする請求項14に記載の積層型チップキャパシタ。請求項1による積層型チップキャパシタと、前記積層型チップキャパシタが実装された実装面と、前記積層型チップキャパシタに電気的に連結される外部回路を有する回路基板とを含み、前記回路基板の実装面には、前記積層型チップキャパシタの外部電極に接続される複数の実装パッドが形成され、前記積層型チップキャパシタは、前記第2キャパシタ部より前記第1キャパシタ部が前記実装面に、より隣接して位置するよう配置され、前記複数の実装パッドは前記第1外部電極に接続される第1パッドと前記第2外部電極に接続される第2パッドとを含み、前記第1及び第2パッドは前記外部回路と直接連結されることを特徴とする回路基板装置。前記第1キャパシタ部の等価直列抵抗は、第2キャパシタ部の等価直列抵抗より大きいことを特徴とする請求項19に記載の回路基板装置。前記回路基板の内部には、前記外部回路の一部として前記第1及び第2パッドに接続されたビアが形成されたことを特徴とする請求項19に記載の回路基板装置。前記第1パッドに接続されるビアは前記第2パッドに隣接するよう配置され、前記第2パッドに接続されるビアは前記第1パッドに隣接するよう配置されたことを特徴とする請求項21に記載の回路基板装置。前記第1または第2パッドのそれぞれには、2つ以上のビアが接続されたことを特徴とする請求項21に記載の回路基板装置。前記少なくとも一つの連結導体ラインは、前記第1外部電極と第3外部電極を相互連結する第1連結導体ラインと、前記第2外部電極と第4外部電極を相互連結する第2連結導体ラインとを含み、前記第3及び第4外部電極は前記第1及び第2連結導体ラインを通して前記外部回路と連結されることを特徴とする請求項19に記載の回路基板装置。前記複数の実装パッドは、前記第3外部電極に接続される第3パッドと前記第4外部電極に接続される第4パッドとをさらに含むことを特徴とする請求項24に記載の回路基板装置。前記少なくとも一つの連結導体ラインは、前記第1外部電極と第3外部電極を相互連結する第1連結導体ラインと、前記第2外部電極と第4外部電極を相互連結する第2連結導体ラインのうち一つのみ含むことを特徴とする請求項19に記載の回路基板装置。前記少なくとも一つの連結導体ラインは前記第1連結導体ラインのみ含み、前記複数の実装パッドは前記第4外部電極に接続されるパッドをさらに含み、前記第4外部電極に接続されるパッドは前記外部回路と直接連結されることを特徴とする請求項26に記載の回路基板装置。前記回路基板の内部には、前記外部回路の一部として前記第4外部電極に接続されるパッド、第1パッド及び第2パッドに接続されるビアが形成されたことを特徴とする請求項27に記載の回路基板装置。前記少なくとも一つの連結導体ラインは前記第2連結導体ラインのみ含み、前記複数の実装パッドは前記第3外部電極に接続されるパッドをさらに含み、前記第3外部電極に接続されるパッドは前記外部回路と直接連結されることを特徴とする請求項26に記載の回路基板装置。前記回路基板の内部には、前記外部回路の一部として前記第3外部電極に接続されるパッド、第1パッド及び第2パッドに接続されるビアが形成されたことを特徴とする請求項29に記載の回路基板装置。前記積層型チップキャパシタは第1ないし第4外部電極がそれぞれ1つずつある4端子キャパシタで、前記第1及び第2外部電極は前記キャパシタ本体の相互対向する2つの短側面上に配置され、前記第3及び第4外部電極は前記キャパシタ本体の相互対向する2つの長側面上に配置されたことを特徴とする請求項19に記載の回路基板装置。前記積層型チップキャパシタは第1ないし第4外部電極がそれぞれ1つずつある4端子キャパシタで、前記第1及び第2外部電極は前記キャパシタ本体の相互対向する2つの長側面上に配置され、前記第3及び第4外部電極は前記キャパシタ本体の相互対向する2つの短側面上に配置されたことを特徴とする請求項19に記載の回路基板装置。前記回路基板に実装された前記積層型チップキャパシタは、周波数-インピーダンス曲線において平坦なフラット部を有するインピーダンス特性を表すことを特徴とする請求項19に記載の回路基板装置。本発明の一様態は、材料を変更することなく低ESL及び高ESR特性を全て満たすことができ、広い周波数範囲で電力分配網のインピーダンスの大きさを一定に保持できる積層型チップキャパシタを提供する。また本発明の他の様態は上述の積層型チップキャパシタを備えた回路基板装置を提供する。本発明の第1様態による積層型チップキャパシタは、複数の誘電体層が積層された積層構造を有し、積層方向に沿って配列された第1キャパシタ部と第2キャパシタ部を含むキャパシタ本体と、上記キャパシタ本体の側面上に形成された第1ないし第4外部電極-上記第1及び第3外部電極は相互同じ極性を有し、第2及び第4外部電極は相互同じ極性を有するが上記第1外部電極の極性とは異なる極性を有する-と、上記キャパシタ本体の外面上に形成され、上記第1外部電極と第3外部電極を相互連結するか上記第2外部電極と第4外部電極を相互連結する少なくとも一つの連結導体ラインと、を含む。上記第1キャパシタ部は、上記本体の内部で誘電体層を介して相互対向するよう交代に配置された相互異なる極性の第1及び第2内部電極を含む。また上記第2キャパシタ部は、上記本体の内部で誘電体層を介して相互対向するよう交代に配置された相互異なる極性の複数の第3及び第4内部電極を含む。上記第1外部電極は上記第1内部電極と連結され、上記第2外部電極は上記第2内部電極と連結され、上記第3外部電極は上記第3内部電極と連結され、上記第4外部電極は上記第4内部電極と連結される。本発明の実施形態によると、上記第2キャパシタ部内の第3及び第4内部電極の総積層数は、上記第1キャパシタ部内の第1及び第2内部電極の総積層数より大きい。上記第1キャパシタ部のESRは第2キャパシタ部のESRより大きいことが出来る。また上記第1キャパシタ部のESLは上記第2キャパシタ部のESLより小さいことが出来る。本発明の実施形態によると、上記第1キャパシタ部は上記積層方向からの両端即ち、上部及び下部のいずれか一端に位置する。この場合、上記連結導体ラインは上記キャパシタ本体の上面及び下面積層方向に垂直な面のいずれか一つに配置されることが出来る。これとは異なって、上記第1キャパシタ部は上記積層方向からの両端に2つの上記第1キャパシタ部が配置され、上記第2キャパシタ部は上記2つの第1キャパシタ部の間に配置されることが出来る。この場合、上記連結導体ラインは上記キャパシタ本体の上面及び下面に配置されることが出来る。特に、上記両端の第1キャパシタが相互対称して配置されることにより、上記積層型チップキャパシタは上下対称性を有することが出来る。本発明の実施形態によると、上記少なくとも一つの連結導体ラインは、上記第1外部電極と第3外部電極を相互連結する第1連結導体ラインと、上記第2外部電極と第4外部電極を相互連結する第2連結導体ラインを含むことが出来る。他の実施形態として、上記第1外部電極と第3外部電極は上記連結導体ラインにより相互連結されるが、上記第2外部電極と第4外部電極は連結導体ラインにより相互連結されないことがある。さらに他の実施形態として、上記第2外部電極と第4外部電極は上記連結導体ラインにより相互連結されるが、上記第1外部電極と第3外部電極は連結導体ラインにより相互連結されないことがある。上記第1キャパシタ部は同一極性の外部電極を連結する上記連結導体ラインにより上記第2キャパシタ部と並列に連結され、上記連結導体ラインは第2キャパシタ部と直列に連結されることが出来る。上記連結導体ラインの導電率の調整を通して上記第2キャパシタ部に直列に付加される抵抗を調整することが出来る。また上記連結導体ラインの長さ、幅または厚さの調整を通して上記第2キャパシタ部に直列に付加される抵抗を調整することが出来る。上記連結導体ラインはスクリーンプリンティングなどを用いて厚膜抵抗体の形態で形成されたり、スパッタリングなどを用いて薄膜抵抗体の形態で形成されることが出来る。本発明の実施形態によると、上記積層型チップキャパシタは、第1ないし第4外部電極がそれぞれ1つずつある4端子キャパシタである。上記4端子キャパシタにおいて、上記第1及び第2外部電極は上記キャパシタ本体の相互対向する2つの短側面上に配置され、上記第3及び第4外部電極は上記キャパシタ本体の相互対向する2つの長側面上に配置されることが出来る。4端子キャパシタの他の実施形態において、上記第1及び第2外部電極は上記キャパシタ本体の相互対向する2つの長側面上に配置され、上記第3及び第4外部電極は上記キャパシタ本体の相互対向する2つの短側面上に配置されることが出来る。上記第1及び第2内部電極は、リードを通して上記第1及び第2外部電極にそれぞれ連結されることが出来る。上記第1及び第2内部電極のリード幅の調整を通して上記第1キャパシタ部のESRを調整することが出来る。上記第3及び第4内部電極はリードを通して上記第3及び第4外部電極にそれぞれ連結されることが出来る。上記第3及び第4内部電極のリード幅の調整を通して上記第2キャパシタ部のESRを調整することが出来る。本発明の第2様態による回路基板装置は、上述の第1様態による積層型チップキャパシタと、上記積層型チップキャパシタが実装された実装面と、上記積層型チップキャパシタに電気的に連結される外部回路を有する回路基板を含む。上記回路基板の実装面には、上記積層型チップキャパシタの外部電極に接続される複数の実装パッドが形成されている。上記積層型チップキャパシタは、上記第2キャパシタ部より上記第1キャパシタ部が上記実装面に、より隣接して位置するよう配置される。上記第1キャパシタ部のESRは上記第2キャパシタ部のESRより大きいことが出来る。上記複数の実装パッドは、上記第1外部電極に接続される第1パッドと、上記第2外部電極に接続される第2パッドとを含み、上記第1及び第2パッドは上記外部回路と直接連結される。本発明の実施形態によると、上記回路基板の内部には、上記外部回路の一部として上記第1及び第2パッドに接続されたビアが形成されることが出来る。好ましくは、上記第1及び第2パッドを通して上記第1キャパシタ部に流れる電流ループの大きさを最少化するため、上記第1パッドに接続されるビアは上記第2パッドに隣接するよう配置され、上記第2パッドに接続されるビアは上記第1パッドに隣接するよう配置されることが出来る。好ましくは、上記第1または第2パッドそれぞれには2つ以上のビアが接続されることが出来る。本発明の実施形態によると、上記少なくとも一つの連結導体ラインは、上記第1外部電極と第3外部電極を相互連結する第1連結導体ラインと、上記第2外部電極と第4外部電極を相互連結する第2連結導体ラインとを含むことが出来る。この場合、上記第3及び第4外部電極は上記第1及び第2連結導体ラインを通して上記外部回路と連結されることが出来る。また、上記複数の実装パッドは上記第3外部電極に接続される第3パッドと上記第4外部電極に接続される第4パッドをさらに含むことが出来る。本発明の他の実施形態によると、上記少なくとも一つの連結導体ラインは上記第1外部電極と第3外部電極を相互連結する第1連結導体ラインと、上記第2外部電極と第4外部電極を相互連結する第2連結導体ラインのうち一つのみ含むことが出来る。一例として、上記少なくとも一つの連結導体ラインは上記第1連結導体ラインのみ含み、上記複数の実装パッドは上記第4外部電極に接続されるパッドをさらに含み、上記第4外部電極に接続されるパッドは上記外部回路と直接連結されることが出来る。この場合、上記回路基板の内部には、上記外部回路の一部として上記第4外部電極に接続されるパッド、第1パッド及び第2パッドに接続されるビアが形成されることが出来る。さらに他の例として、上記少なくとも一つの連結導体ラインは上記第2連結導体ラインのみ含み、上記複数の実装パッドは上記第3外部電極に接続されるパッドをさらに含み、上記第3外部電極に接続されるパッドは上記外部回路と直接連結されることが出来る。この場合、上記回路基板の内部には、上記外部回路の一部として上記第3外部電極に接続されるパッド、第1パッド及び第2パッドに接続されるビアが形成されることが出来る。上記回路基板に実装された上記積層型チップキャパシタは、周波数-インピーダンス曲線において平坦なフラット部を有するインピーダンス特性を表すことが出来る。本発明によると、材料を変更することなく、低ESLを具現し適切なESRを維持することが出来る。また本発明をディカップリングキャパシタに適用する場合、広い周波数範囲で電力分配網のインピーダンスを低く一定に維持させることが出来る。ESRが高いながらも調整可能でESLの低いディカップリングキャパシタが具現される。以下、添付の図面を参照に本発明の実施形態を説明する。しかし、本発明の実施形態は様々な形態に変形されることができ、本発明の範囲が以下に説明する実施形態により限定されるものではない。本発明の実施形態は当業界において平均的な知識を有している者に本発明をより完全に説明するため提供される。図1は本発明の一実施形態による積層型チップキャパシタの外形を表した斜視図で、図2は図1のキャパシタの上面図及び底面図である。また、図3は図1のキャパシタを図2のSSラインに沿って切った断面図で、図4は図1のキャパシタの内部電極の構造を表した平面図である。図1ないし図4を参照すると、積層型チップキャパシタ100はキャパシタ本体110と、その本体の側面に形成された複数の外部電極131,132,133,134:順次に第1ないし第4外部電極を含む。キャパシタ本体110は複数の誘電体層が積層されることにより形成され、そのキャパシタ本体110の内には複数の内部電極121,122,123,124:順次に第1ないし第4内部電極が誘電体層を介して相互分離され配置されている。第1内部電極121と第2内部電極122は相互異なる極性を有し、第3内部電極123と第4内部電極124は相互異なる極性を有する。第1及び第2外部電極131,132はキャパシタ本体110の相互対向する2つの側面特に、短側面に配置され、第3及び第4外部電極133,134は他の2つの対向側面特に、長側面に配置されている。この積層型チップキャパシタ100は計4つの外部電極を有する4端子キャパシタであるが、本発明はこれに限定されるものではない。図3及び4に図示された通り、キャパシタ本体110は、積層方向z軸方向に沿って配列された第1キャパシタ部CR1と第2キャパシタ部CR2を含む。第1キャパシタ部CR1は、誘電体層を介して相互対向して交代に配置される第1及び第2内部電極121,122を含む-図示された通り、第1及び第2内部電極121,122が交代に繰り返して配置される-。第2キャパシタ部CR2は誘電体層を介して相互対向して交代に配置される第3及び第4内部電極123,124を含む。第1キャパシタ部CR1において第1及び第2内部電極121,122は、リード121a,122aを通して第1及び第2外部電極131,132にそれぞれ連結される。第2キャパシタ部CR2では、第3及び第4内部電極123,124はリード123a,124aを通して第3及び第4外部電極133,134にそれぞれ連結される。第1及び第2内部電極121,122は第1及び第2外部電極131,132にのみ直接連結され、第3及び第4外部電極133,134には直接連結されない。同様に、第3及び第4内部電極123,124は第3及び第4外部電極133,134にのみ直接連結され、第1及び第2外部電極131,132には直接連結されない。第1及び第2内部電極121,122のリード121a,122aの幅lwを調整することにより、第1キャパシタ部CR1のESRを変えることが出来る。リード幅が大きいほどリードを通して流れる電流経路の幅が大きくなるため抵抗Rは減少する。必要に応じて、第1及び第2内部電極のリード幅lwは内部電極のメイン部全体の短側辺幅ewだけ拡張されることもある。この場合、第1及び第2内部電極121,122は長方形であり、この長方形の短辺の長さewの全体にわたり第1及び第2外部電極131,132に接触連結される。同様に、第3及び第4内部電極123,124のリード123a,124aの幅の調整を通して第2キャパシタ部CR2のESRを調整することが出来る。また第3及び第4内部電極のリード123a,124aも、必要に応じて内部電極のメイン部全体の長側辺の幅だけ拡張されることが出来る。リード幅の変更はESRに影響を与えるだけでなくESLにも影響を与える。図1ないし図3に図示された通り、第1キャパシタ部CR1の第1及び第2外部電極131,132は、連結導体ライン141,142を通して第2キャパシタ部CR2の第3及び第4外部電極133,134にそれぞれ連結される。このような連結導体ライン141,142は一種の導電性抵抗体の役割をし、第1キャパシタ部CR1と第2キャパシタ部CR2を並列に連結させると同時に、第2キャパシタ部CR2に付加の抵抗を直列に連結させる役割をする。本実施形態では、連結導体ライン141,142が上面に配置されているが、本発明はこれに限定されるものではない。例えば、連結導体ライン141,142は下面にのみまたは上面及び下面に配置されることも出来る。さらに、連結導体ラインは側面や側面と上下面にかけて配置されるなど、同一極性の外部電極を連結できるようキャパシタ本体の外面に適切に配置されることが出来る。但し、本実施形態のように上下非対称の内部構造を有する場合図2参照には、上下面の区別を容易にするため上面に連結導体ライン141,142を形成することが有利である。図3に図示された通り、積層方向z軸方向からの少なくとも一端即ち、キャパシタ内において上部及び/または下部に位置する。後術する通り、第2キャパシタ部CR2より第1キャパシタ部CR1が回路基板の実装面に、より隣接するようキャパシタが回路基板上に実装される。特に、本実施形態では、積層方向からの一端即ち、下部に第1キャパシタ部CR1が位置し、その上に第2キャパシタ部CR2が位置する。ここで、キャパシタの下部または下面はキャパシタが基板に実装されるとき実装面に隣接する部分または面を意味する。第1キャパシタ部CR1と第2キャパシタ部CR2は外部電極131~134及び連結導体ライン141,142を通して相互並列連結される。第1キャパシタ部CR1は、適切なESRを有するよう積層数が制限され第2キャパシタ部CR2より少ない積層数の内部電極を含む。従って、所望のまたは定められた静電容量の具現は、第1キャパシタ部と並列に連結される第2キャパシタ部CR2を主に用いることになる。このような静電容量の具現のため、第2キャパシタ部CR2内の第3及び第4内部電極123,124の総積層数は、第1キャパシタ部CR1内の第1及び第2内部電極121,122の総積層数より大きくなるようにする。結局、第2キャパシタ部CR2の容量は第1キャパシタ部CR1の容量より高く、第2キャパシタ部CR2のESRは内部電極の積層数が相対的に小さい第1キャパシタ部CR1のESRより小さくなる。図5は本発明の一実施形態による回路基板装置を表したもので、図1の積層型チップキャパシタ100を回路基板20に実装した状態を表す。図5を参照すると、回路基板20のキャパシタ実装面に実装パッド31,32:順次に第1及び第2パッドが形成されている。第1及び第2実装パッド31,32は回路基板20に備えられた外部回路と電気的に連結される。積層型チップキャパシタ100は第2キャパシタ部CR2のESRより高いESRを有する第1キャパシタ部CR1が実装面に隣接して位置するよう上記実装面上に配置される。回路基板20の第1パッド31はキャパシタの第1外部電極131に接続され、第2パッド32は第2外部電極132に接続される。これによって、第1パッド31は第1及び第3外部電極131,133と共に相互同じ一極性例えば、極性を有し、第2パッド32は第2及び第4外部電極132,134と共に相互同じ他極性例えば、-極性を有する。第1キャパシタ部CR1と第2キャパシタ部CR2は連結導体ライン141,142を通して相互並列に連結される。ここで、第1及び第2外部電極131,132に接続されるパッド即ち、第1及び第2パッド31,32は回路基板20の外部回路例えば、ビアと直接連結される図5及び8参照。上記連結導体ライン141,142は同一極性の外部電極間の連結を通して第1及び第2キャパシタ部CR1,CR2を相互並列に連結させる役割だけでなく、第2キャパシタ部CR2に抵抗を直列に付加させることにより、結果として第2キャパシタ部のESRを調整することと実質的に同じ役割をする。従って、提案された積層型チップキャパシタ100を回路基板20のパッド構造に実装すると、第2キャパシタ部CR2のESRを第1キャパシタ部CR1と類似にすることと実質的に同じ効果が得られるため、積層型チップキャパシタのESRを調整することが可能となる図32参照。図6は回路基板20上に積層型チップキャパシタ100が実装された図5の回路基板装置20,100において、第1キャパシタ部図6a、第2キャパシタ部図6b及び回路基板の実装面に実装された積層型チップキャパシタ図6cの等価回路図である。図6a及び図6bに図示された通り、積層型チップキャパシタ100内の第1キャパシタ部CR1の等価回路は静電容量C1、インダクタンスL1及び抵抗R1の直列回路で表すことができ、第2キャパシタ部CR2の等価回路も同様の方式により静電容量C2、インダクタンスL2及び抵抗R2の直列回路で表すことが出来る。前述の通り、C1<C2、R1>R2である。連結導体ライン141,142を通して第1及び第2キャパシタ部CR1,CR2が相互並列連結され、外部回路端子は第1キャパシタCR1に接続されるため、図6cに図示された通り、第1及び第2連結導体ライン141,142の抵抗RcとインダクタンスLcが第2キャパシタ部CR2の抵抗R2及びインダクタンスL2に直接直列に付加され、その直列回路部141,CR2,142は第1キャパシタ部CR1の等価回路部C1-L1-R1と並列に連結される。図6cには第1連結導体ライン141と第2連結導体ライン142が相互同じ抵抗RcとインダクタンスLcを有するものと図示されているが、本発明はこれに限定されず、各連結導体ライン141,142の抵抗やインダクタンスが相互異なることもある。図6cの等価回路をさらに簡単に表すと図7のように表すことが出来る。図7において、L2及びR2は下記の数1の通りである。数1L2=L22Lc、R2=R22Rc従って、連結導体ライン141,142による抵抗2Rcの付加によって、第2キャパシタ部CR2のESRが実質的に増加することと同じ効果を得ることになる。前述の通り、静電容量の確保のため、第2キャパシタ部CR2は第1キャパシタ部CR1より多い内部電極の積層数を有し、これによって第2キャパシタ部CR2自体のESRは第1キャパシタ部CR1のESRより小さい内部電極の積層数が増加するほど抵抗が並列に追加で連結されるためESRは小さくなる。このようなESRの差はキャパシタのインピーダンスを一定に維持できない要因となる特に、各共振周波数の近傍の領域で尖っている極小点領域が発生する。しかし、連結導体ライン141,142の抵抗2Rcの直列の付加により第2キャパシタ部CR2のESRが実質的に増大することで、2つのキャパシタ部CR1,CR2間のESRの差は実質的に減少し、これにより広い周波数帯域で一定のインピーダンス特性の具現が可能となる。連結導体ライン141,142により、上記数1表した通り第2キャパシタ部CR2のESLインダクタンスは実質的に増加するのと同じ効果があらわれる。しかし、このような第2キャパシタ部CR2のESLの実質的増加に係わらず高周波帯域での積層型チップキャパシタ全体のESL及びインピーダンスは第1キャパシタ部CR1のESLによって主に影響を受けることになる。これは、高周波帯域ではインピーダンスが主にインダクタンスにより支配され第1キャパシタ部CR1が実装面に隣接して配置されて、高周波帯域において電流が主に第1キャパシタ部CR1を通して短い経路で電流ループを形成するためである。結局、広い周波数帯域で一定なインピーダンス特性の具現が可能であるだけでなく、全体キャパシタの高周波帯域でのESLは比較的低い値を維持することとなる図32参照。本実施形態のキャパシタはMPUパッケージまたはメインボード上に実装されたディカップリングキャパシタとして有用に使われることが出来る。連結導体ライン141,142により第2キャパシタ部CR2に付加される直列抵抗Rcは、連結導体ラインの適切な材質の選択による導電率の調整により、或いは連結導体ラインの長さ、幅または厚さの調整により調整されることが出来る。連結導体ライン141,142の材料としては、ルテニウムオキサイドrutheniumoxideまたはタングステンtungstenなどが使用されることが出来る。連結導体ライン141,142は、スパッタリングを用いて薄膜の形態で形成されることも出来る。また連結導体ライン141,142は、スクリーン印刷などを用いて熱またはUV硬化型厚膜抵抗体など厚膜の形態で形成されることが出来る。連結導体ライン形成のために薄膜工程を用いると、ラインの幅及び厚さの調整が精密で同じ面積において比較的広い範囲のESR調整が可能となる。その反面、厚膜印刷工程を用いる場合、薄膜工程に比べてラインの幅、厚さの調整は精密ではないが、連結導体ラインの製造コストが低いという長所がある。連結導体ライン141,142の形成は、使用する材料の焼成温度によってチップキャパシタの焼成前または焼成後のいずれにも可能である。連結導体ラインの焼成温度が比較的高くチップキャパシタと類似な場合、ライン形成後にチップキャパシタと同時に焼成でき、連結導体ラインの焼成温度がチップキャパシタの焼成温度に比べて低い場合には、チップキャパシタの焼成完了後ラインを形成し連結導体ラインを焼成すれば良い。図8は図5に図示された回路基板の概略的平面図で、図9は図5の回路基板装置をTTラインに沿って切った断面図である。図8及び9を参照すると、回路基板20上に実装パッド31,32が配置されている。外部回路例えば、ディカップリングキャパシタに電源電圧を印加するための回路の一部として回路基板20内にはビア41,42が形成されているが、このビア41,42は第1キャパシタ部に連結される第1及び第2パッド31,32に直接接続される。第1パッド31はビア41を通して第1電極パターン例えば、電源電極パターン;61に連結され、第2パッド32はビア42を通して第2電極パターン例えば、接地電極パターン;62に連結されることが出来る。上述の通り、キャパシタ本体の両短側面に配置された第1及び第2外部電極131,132が回路基板20の第1及び第2パッド31,32に接続される。従って、本実施形態によると、既存の2端子キャパシタ用回路基板キャパシタ実装のための2つの実装パッドを備えるをそのまま使用することが出来る。このような回路基板の互換可能性は回路基板装置の全体の製造コストを低減させるという長所を提供する。図9に図示された通り、第1パッド31に接続されるビア41は第2パッド32に隣接して配置され、第2パッド32に接続されるビア42は第1パッド31に隣接して配置されている。異種極性のビア41,42が相互隣接するほど第1及び第2パッド31,32を通して第1キャパシタ部に流れる電流ループCLの大きさが減り、これによって電流ループによるインダクタンスが減少する。図9に点線で表した通り異種極性のビア41,42を相互遠く配置すると、それだけ電流ループの大きさは大きくなり、この電流ループによるインダクタンスは増加することになる。また、第1及び第2パッド31,32のそれぞれには2つ以上のビア図8では第1及び第2パッドそれぞれに接続された3つのビアが図示されるが接続されることが好ましい。これは、2つ以上のビアを形成することにより電流ループによるインダクタンスを並列に連結させることができ、これにより全体的なインダクタンスがさらに減るためである。図10は、図8の回路基板の変形例を表した平面図である。図1の積層型チップキャパシタ100を実装するため、図8の回路基板20の代わりに図10の回路基板21を使用することが出来る。図10を参照すると、回路基板21は第1及び第2パッド31,32に加えて第3及び第4パッド33,34をさらに含む。第3及び第4パッド33,34は積層型チップキャパシタ100の第3及び第4外部電極133,134にそれぞれ接続されることが出来る。しかし、第1及び第2パッド31,32とは異なって、第3及び第4パッド33,34は外部回路例えば、ビアと直接連結されず、電気的にフローティングされた状態にある。従って、積層型チップ積層型チップキャパシタ100の第1及び第2外部電極131,132は第1及び第2パッド31,32を通して外部回路ビアと直接連結されるが、第3及び第4外部電極133,134は一種のフローティングされた電極として第1及び第2連結導体ライン141,142を通して外部回路と連結される。他の代案として、図1の積層型チップキャパシタ100第1及び第2連結導体ラインを備えたキャパシタの実装のため、第1及び第2パッド31,32に加えて第3パッド33または第4パッド34のいずれか一つのみさらに含む回路基板を使用することも出来る。図11は図1のキャパシタの変形例を表した斜視図で、図12は図11のキャパシタの断面図である。図11及び12の積層型チップキャパシタ100は上下対称の内部及び外部構造を有する。図11及び12に図示された通り、上面及び下面に第1及び第2連結導体ライン141,142がキャパシタ本体110の上面及び下面の両方に形成されているだけでなく、その内部及び外部の構造でも上下対称性を有する。図12に図示された通り、積層方向z方向の両端即ち、上部及び下部に2つの第1キャパシタ部CR1a,CR1b:CR1が位置し、その間に第2キャパシタ部CR2が介されている。第1キャパシタ部CR1と第2キャパシタ部CR2は外部電極131~134及び連結導体ライン141,142を通して相互並列連結される。特に、好ましくは、両端の第1キャパシタ部CR1a,CR1bが相互対称して配置されることにより、キャパシタ全体が上下対称性を確保することが出来る。このような上下対称性により、キャパシタ実装時にキャパシタの上下に対する方向性が無くなり、これによって上下を区別することなく、キャパシタを実装できるという実装の便宜性を図ることが出来る。図11及び12の実施形態でも、各キャパシタ部CR1,CR2と連結導体ライン141,142との間の連結関係は図6のように表すことができ、実装のために使用される回路基板は図8及び図10の回路基板の通りである。従って、本実施形態でも連結導体ラインを通した第2キャパシタ部CR2への抵抗の直列的な付加効果を得ることが出来るということは明らかである。図13は図1の積層型チップキャパシタの他の変形例を表した斜視図で、図14及び15は図13のキャパシタを実装するための回路基板の例を表した平面図で、図16は回路基板に実装された図13の積層型チップキャパシタの等価回路図である。図13の積層型チップキャパシタ100、第1及び第3外部電極131,133は連結導体ライン141により相互連結されているが、第2及び第4外部電極132,133は連結導体ラインにより相互連結されていない即ち、第2連結導体ライン142が省略される。図13の積層型チップキャパシタ100において、キャパシタ本体の内部の構造は、図1の実施形態のような上下非対称構造図3及び4参照と同一であることが出来る。これとは異なって、連結導体ライン141をキャパシタ本体110の下面にも追加形成し、キャパシタ本体の内部を図11の実施形態のような上下対称構造図12参照にすることも出来る。このような積層型チップキャパシタ100を実装するための回路基板として図14のような回路基板を用いることが出来る。図14に図示された通り、回路基板22は、第1及び第2外部電極131,132にそれぞれ接続される第1及び第2パッド31,32だけでなく、第4外部電極134に接続されるパッド34をさらに備える。また、このパッド31,32,34にはビア41,42,44のような外部回路が直接接続される。上述の通り、パッド31,32,34に外部回路ビアを接続させることにより、第1及び第2外部電極131,132は第1及び第2パッド31,32を通して外部回路と直接連結され、第4外部電極134はパッド34を通して外部回路と直接連結される。これに対して、第3外部電極133は連結導体ライン141を通して外部回路と連結される。図15に図示された通り、図13の積層型チップキャパシタ100を実装させるため、フローティングされた追加のパッド33を備えた回路基板23を使用することも出来る。図15を参照すると、第1、2、4外部電極131,132,134にそれぞれ接続される第1、2、4パッド31,32,34に加えて第3パッド33がさらに形成されている。この第3パッド33は外部回路例えば、ビアに直接連結されず、第3外部電極133と連結導体ライン141を通して外部回路に連結される。図16を参照すると、回路基板22または23に実装された積層型チップキャパシタ100において、連結導体ライン141による抵抗Rcは第2キャパシタ部CR2に直列に付加され但し、数1はL2=L2Lc、R2=R2Rcに変形、相互直列連結された連結導体ラインと第2キャパシタ部CR2は、第1キャパシタ部CR1と並列連結される。また、第1、2、4パッド31,32,34に外部回路を直接接続させることにより、第1キャパシタ部CR1の両端だけでなく第2キャパシタ部CR2の一端も外部回路に引き出される。図17ないし20は、本発明の他の実施形態による積層型チップキャパシタの斜視図、上面図及び底面図、SSラインに沿って切った断面図、内部電極の構造を表した平面図である。前述の実施形態とは異なって、図17ないし20のキャパシタ200では、キャパシタ本体210の下端に配置された第1キャパシタ部CR1の第1及び第2外部電極231,232はキャパシタ本体210の両長側面上に形成され、第1キャパシタ部CR1の上部に配置された第2キャパシタ部CR2の第3及び第4外部電極233,234はキャパシタ本体210の両短側面上に形成される。本実施形態の場合にも、第1及び第2キャパシタ部CR1,CR2のキャパシタンスC1,C2とESRR1,R2との間には、C1<C2、R1>R2が成立する。図17及び20に図示された通り、第1キャパシタ部CR1の第1及び第2内部電極221,222は、リード221a,222aを通して第1及び第2外部電極231,232に連結され、第2キャパシタ部CR2の第3及び第4内部電極223,224はリード223a,224aを通して第3及び第4外部電極233,234に連結される。本実施形態でも、リード221a~224a幅の調整を通して該当キャパシタ部のESRを調整することができ、必要な場合、リード幅を内部電極のメイン部の長辺或いは短辺の全体の長さに拡張することが出来る。図17及び20に図示された通り、第1及び第2外部電極231,232間の距離が第3及び第4外部電極233,234間の距離より短いため、第1及び第2内部電極121,122内からの電流経路の長さは第3及び第4内部電極123,124内での電流経路の長さより短い。従って、第1キャパシタ部CR1は、高周波でESLを低くするのに寄与するよう第2キャパシタ部CR2より低いESLを有することが出来るL1<L2。第2キャパシタ部CR2のESLより低いESLを有する第1キャパシタ部CR1を回路基板の実装面に隣接して配置することにより、電流ループによる電流経路がさらに短くなり、キャパシタ全体のESL特に、高周波領域ではさらに低くなる。結局、広い周波数帯域で一定のインピーダンス特性の具現が出来るだけでなく、全体キャパシタの高周波帯域でのESLはさらに低い値を維持することとなる図33参照。低ESLの具現に有利な本実施形態は特にMPUパッケージ用ディカップリングキャパシタとして効果的に使用されることが出来る。図21は、図17のキャパシタ200が実装される回路基板の一例を表したものである。図21を参照すると、回路基板25は第1及び第2外部電極231,232が接続される第1及び第2パッド71,72を備え、このパッド71,72に外部回路ここではビア81,82がそれぞれ接続される。これによって、図6に図示されたような等価回路が得られ、連結導体ライン241,242による第2キャパシタ部CR2への抵抗の直列の付加または第2キャパシタ部CR2の実質的な抵抗調整の効果が得られる数1参照。キャパシタ200を実装するため、図21の回路基板25の代わりに図22の回路基板26を使用することも出来る。外部回路と直接連結されないフローティングされた付加のパッド73,74は第3及び第4外部電極233,234に接続されることが出来る。図23は図17のキャパシタの変形例を表した斜視図で、図24は図23のキャパシタの断面図である。図23及び24のキャパシタ200は、図21のキャパシタの内外部の構造を上下対称に製作したものに該当する。即ち、図23、24に図示された通り、本体の外部では上下面にそれぞれ連結導体ライン241,242を形成し、本体210の内部では上端及び下端に2つの第1キャパシタ部CR1a、CR1b:CR1を配置し、その間に第2キャパシタ部CR2を配置したものである。各キャパシタ部CR1,CR2の内部電極の構造は図20で説明した通りである。図25は、図17のキャパシタの他の変形例を表した斜視図で、図26及び27は図25のキャパシタが実装される回路基板の例を表した平面図である。図25のキャパシタ200は、図17のキャパシタ200において第2連結導体ライン242を省略したものに該当する。このように第1外部電極231と第3外部電極233は連結導体ライン241を通して相互連結されるが、第2外部電極232と第4外部電極234は連結導体ラインにより連結されないことがある。この場合、図26に図示された通り、キャパシタ200を実装するため、第1、2及び4外部電極にそれぞれ接続されるパッド71,72,74を備える回路基板27が使用されることが出来る。各パッド71,72,74にはビア81,82,84のような外部回路が直接接続されることが出来る。これとは異なって、キャパシタ200を実装するため、図27に図示された通り、フローティングされた付加のパッド73をさらに設けることも出来る。しかし、このパッド73にはビアが直接接続されない。図26または27の回路基板27または28を使用することにより、第1、2、4パッド71,72,74従って、第1、2、4外部電極231,232,234はビアのような外部回路と直接連結されるが、第3パッド73従って、第3外部電極233は連結導体ライン241を通して外部回路と連結される。図25のキャパシタ200は下面に連結導体ライン241をさらに設け、その内部の構造を図24のようにすることにより、内外部の構造において上下対称構造に製造することも出来る。図28はさらに他の実施形態による積層型チップキャパシタの斜視図で、図29は図28のキャパシタをXXラインに沿って切った断面図で、図30は内部電極の構造を表した水平断面図である。図28ないし30のキャパシタ300では、第1及び第2外部電極331,332がキャパシタ本体310の長側面の長さの殆どにかけて形成され長側面を覆い、第3及び第4外部電極333,334はキャパシタ本体310の短側面の一部幅だけ覆っている。その内部構造では、図29及び30に図示された通り、下部の第1キャパシタ部CR1の第1及び第2内部電極321,322は、リード321a,322aを通して第1及び第2外部電極331,332に接触連結される。上部の第2キャパシタ部CR2の第3及び第4内部電極323,324は、リード323a,324aを通して第3及び第4外部電極333,334にそれぞれ接触連結される。図28ないし30の実施形態では、第1及び第2外部電極331,332を長側面に配置し、第1及び第2内部電極のリード321a,321bの幅が長側面の長さの殆どにかけて長く延長されているため、特に第1キャパシタ部CR1のESLが非常に低くなる。回路基板の実装面に隣接して配置される第1キャパシタ部CR1の低いESLは、チップキャパシタ全体のESLをさらに低減させるのに寄与する。必要な場合、第1及び第2内部電極のリード321a,322aの幅は第1及び第2内部電極321,322のメイン部の長側辺の全体長さに拡張されることが出来る。図28のキャパシタ300を実装するため、図31に図示されたような回路基板27を使用することが出来る。第1及び第2外部電極331,332にそれぞれ接続される第1及び第2パッド701,702には外部回路としてビア801,802が接続されている。また、フローティングされた第3及び第4パッド703,704のうち少なくとも一つをさらに設けて使用することも出来る点線参照。図28の実施形態も、連結導体ライン341を下面に付加設置し、その内部の構造を上下対称の構造にすることにより、上下対称の内外部の構造に変更されることが明らかである。図32は、実施例1及び比較例による積層型チップキャパシタの周波数対インピーダンスf-zの特性を比較して表したグラフである。実施例1のキャパシタのインピーダンス曲線aは、図1ないし図5の実施形態によるキャパシタ及び回路基板装置を有するサンプルに対する周波数-インピーダンス測定の実験結果を表す。特に、実施例のサンプルは、10μF容量の4端子1608サイズ1.6mm×0.8mmの積層型チップキャパシタに該当する。第1キャパシタ部の容量は1.73μFで、第2キャパシタ部の容量は8.27μFである。また、第1キャパシタ部のESLとESRはそれぞれ350pHと38mΩで、直列に連結された連結導体ラインと第2キャパシタ部全体の実質的ESL及びESR図6のL2、R2はそれぞれ2200pHと40mΩである。このように第1及び第2キャパシタ部の大きい容量の差にもかかわらず連結導体ラインの直列の付加により第2キャパシタ部は第1キャパシタ部のESRに匹敵するようなESRを具現する。比較例の周波数対インピーダンス特性の曲線bは、従来の10μF容量の2端子1608サイズのキャパシタサンプルに対して測定した結果である。この比較例のサンプルは、2つのキャパシタ部に分けられず、ただ2つの外部電極に交代に連結される異種極性の内部電極の繰り返し積層構造を有する。比較例と実施例1のサンプルの特性値平均ESLと最少インピーダンスMinZを表すと下記の表1の通りである。図32に図示された通り、実施例1のサンプルは共振周波数を中心に広い周波数領域で平坦なインピーダンス曲線aを表す。これは、比較敵広い周波数帯域でインピーダンスが激しく変化すること無く、一定な値を有し、非常に安定していることを表す。これに対して、比較例のサンプルbは共振周波数領域の近傍で非常に激しいインピーダンスの変化を有することにより、周波数-インピーダンス曲線において尖っている極小点が形成されている。また、高周波帯域で実施例1aは比較例bに比べて低いインピーダンスを有する。図33は、実施例2及び上述の比較例による積層型チップキャパシタの周波数対インピーダンスf-zの特性を比較して表したグラフである。実施例2のキャパシタのインピーダンス曲線cは、図17ないし図21の実施形態によるキャパシタ及び回路基板装置を有するサンプルに対する周波数-インピーダンス測定の実験結果を表す。特に、実施例2のサンプルは、10μF容量の4端子1608サイズ1.6mm×0.8mmの積層型チップキャパシタに該当する。第1キャパシタ部の容量は0.52μFで、第2キャパシタ部の容量は9.48μFである。また第1キャパシタ部のESLとESRはそれぞれ300pHと60mΩで、直列に連結された連結導体ラインと第2キャパシタ部全体の実質的ESL及びESR図6のL2、R2はそれぞれ700pHと35mΩである。比較例と実施例2のサンプルの特性値平均ESLと最少インピーダンスMinZを表すと下記の表2の通りである。図33に図示された通り、実施例2のサンプルは共振周波数を中心に広い周波数領域で平坦なインピーダンス曲線cを表す平坦なフラット部で約31mΩの一定のインピーダンスを表す。これは、比較敵広い周波数帯域でインピーダンスが激しく変化することなく、一定の値を有し、非常に安定していることを表す比較例のサンプルの曲線bと比較。また高周波帯域で実施例2cは比較例bに比べて低いインピーダンスを有する。本発明は上述の実施形態及び添付の図面により限定されず、添付の請求範囲により限定される。請求範囲に記載された本発明の技術的思想を外れない範囲内で様々な形態の置換、変形及び変更が出来るということは当技術分野において通常の知識を有している者には自明である。"