"半導体記憶装置を含みパッケージ内に設けられた第1半導体チップと、前記半導体記憶装置を制御する制御回路を含み前記パッケージ内に設けられた第2半導体チップとを備え、前記第1半導体チップは、複数の第1配線と複数の第2配線との交点にメモリセルを配列してなるノーマルセルアレイと、前記ノーマルセルアレイを置き換えるためのスペアセルを配列してなるスペアセルアレイとを備えたメモリセルアレイと、前記メモリセルアレイ中の不良メモリセルのアドレスを示す第1不良アドレスデータを出力する第1不良アドレスデータ出力回路と、前記メモリセルのアドレスを示すアドレスデータと前記第1不良アドレスデータとを比較して第1の一致信号を出力する第1比較回路と、前記アドレスデータをデコードして前記ノーマルセルアレイ中のメモリセルを選択するとともに、前記第1の一致信号が出力された場合に前記ノーマルセルアレイ中のメモリセルに代えて前記スペアセルアレイ中のメモリセルを選択するデコーダとを備え、前記第2半導体チップは、前記第1半導体チップの動作を制御する制御回路と、前記メモリセルアレイ中の不良メモリセルのアドレスを示す第2の不良アドレスデータを出力する第2不良アドレスデータ出力回路と、前記アドレスデータと前記第2の不良アドレスデータとを比較して第2の一致信号を出力する第2比較回路とを備え、前記デコーダは、前記第2の一致信号が出力された場合に、前記スペアセルアレイのメモリセルを選択するよう構成されていることを特徴とする半導体装置。前記第2不良アドレスデータ出力回路は、前記パッケージによる封止後において前記第2不良アドレスデータを書き込み可能に構成されたフューズ回路である請求項1記載の半導体装置。前記第2半導体チップは、前記第2の一致信号が出力された場合に、前記アドレスデータに基づき前記スペアセルアレイの中のアドレスを示すアドレスデータを新たに生成するアドレス生成回路を更に備えることを特徴とする請求項1記載の半導体装置。前記第1不良アドレスデータ出力回路は、前記第1不良アドレスデータとして、前記ノーマルセルアレイの不良アドレスデータと、前記スペアセルアレイの不良アドレスデータとを保持する請求項1又は2記載の半導体装置。前記第1不良アドレスデータ出力回路は、前記スペアセルアレイ中の複数の第1配線のうち、利用可能な第1配線を特定する配線利用情報を保持する請求項1又は2記載の半導体装置。前記第2不良アドレスデータ出力回路は、BIST回路である請求項1又は2記載の半導体装置。前記BIST回路による検査に基づき特定された不良アドレスデータを保持するフューズ回路を更に備えた請求項6記載の半導体装置。本実施の形態は、不良チップの救済効率を向上させ歩留まりを向上させることを目的とする。以下に説明する実施の形態の半導体装置は、半導体記憶装置を含みパッケージ内に設けられた第1半導体チップと、半導体記憶装置を制御する制御回路を含みパッケージ内に設けられた第2半導体チップとを備える。第1半導体チップは、メモリセルアレイと、第1不良アドレスデータ出力回路と、第1比較回路と、デコーダとを備える。メモリセルアレイは、複数の第1配線と複数の第2配線との交点にメモリセルを配列してなるノーマルセルアレイと、ノーマルセルアレイを置き換えるためのスペアセルを配列してなるスペアセルアレイとを備える。第1不良アドレスデータ出力回路は、メモリセルアレイ中の不良メモリセルのアドレスを示す第1不良アドレスデータを出力する。第1比較回路は、前記メモリセルのアドレスを示すアドレスデータと前記第1不良アドレスデータとを比較して第1の一致信号を出力する。デコーダは、アドレスデータをデコードしてノーマルセルアレイ中のメモリセルを選択するとともに、第1の一致信号が出力された場合にノーマルセルアレイ中のメモリセルに代えてスペアセルアレイ中のメモリセルを選択する。第2半導体チップは、制御回路と、第2不良アドレスデータ出力回路と、第2比較回路とを備える。制御回路は、第1半導体チップの動作を制御する。第2不良アドレスデータ出力回路は、メモリセルアレイ中の不良メモリセルのアドレスを示す第2の不良アドレスデータを出力する。第2比較回路は、前記アドレスデータと前記第2の不良アドレスとを比較して第2の一致信号を出力する。デコーダは、第2の一致信号が出力された場合に、前記スペアセルアレイのメモリセルを選択するよう構成されている。次に、本発明の実施の形態を、図面に従って詳細に説明する。[第1の実施の形態]図1Aは、第1の実施の形態に係る半導体装置1000の全体構成を示す概略図である。本実施形態の半導体装置1000は、一例として、パッケージ基板1の主面上にベアチップのメモリチップ10及びロジックチップ20をその順に積層させる形で実装し、これらのチップ10、20を封止樹脂2で覆って形成されるマルチチップモジュールMCMである。メモリチップ10は、半導体記憶装置メモリ回路を備えた半導体チップであり、ロジックチップ20は、メモリ回路を制御するメモリコントローラを含んだ半導体チップである。本実施の形態の半導体装置1000では、メモリチップ10内のメモリ回路が、パッケージング前にテストの対象とされる。そのテストの結果に従い、不良メモリセルのアドレスデータがメモリチップ10内のフューズ回路14に書き込まれる。また、本実施の形態の半導体装置1000は、パッケージング時又はパッケージング後に発生した不良メモリセルのアドレスデータを、ロジックチップ20内のフューズ回路23に、パッケージング工程の終了後において書き込み可能とされている。これにより、救済効率の向上が図られるとともに、歩留まりが向上する。パッケージ基板1は、ガラスエポキシ樹脂等により形成された多層配線基板であり、その表面及び内部には、数層に亘る多層配線が形成されている。図1Aでは、メモリチップ10が半田バンプB1を介してパッケージ基板1上に搭載される。半田バンプB1は、パッケージ基板1内の多層配線とメモリチップ10の端子とを電気的に接続する。また、ロジックチップ20がメモリチップ10の上面に半田バンプB2を介して積層される。メモリチップ10及びロジックチップ20は図1に示すようにワイヤボンディングWbによりパッケージ基板1と電気的に接続され得る。この図1Aに示すMCMは一例に過ぎず、メモリチップ10とロジックチップ20がいずれもパッケージ基板1上に並列的に形成され、メモリチップ10とロジックチップ20がワイヤボンディングのみで接続されるような形式も採用可能である。また、それぞれ封止樹脂2によりパッケージングされたメモリチップ10、ロジックチップ20をプリント基板上に配置した形式の半導体装置にも、以下に説明する実施の形態は適用され得る。また、図1Aでは、メモリチップ10はシリコン貫通電極に形成された半田バンプB1により基板1と電気的に接続しているが、シリコン貫通電極を利用せず、メモリチップ10と基板1の接続はワイヤボンディングWbのみで行われる図1Bのような形式も採用可能である。導電性物質により物理的に電気的に接続する手段の代わりに、ワイヤレス通信手段によりメモリチップ10とロジックチップ20を接続することも可能である。図2は、メモリチップ10及びロジックチップ20の具体的な構成例を示すブロック図である。メモリチップ10は、図2に示すように、メモリ回路100を備えている。メモリ回路100は、複数のバンクBANK[0]~[n]に分割されており、各バンクBANK[0]~[n]は、それぞれメモリセルアレイ11、ロウアドレスデコーダ12、比較回路13及びフューズ回路14を備えている。メモリセルアレイ11は、例えばDRAMDynamicRandomAccessMemoryであり、ビット線BLとワード線WLとの交点にDRAMメモリセルたとえば、キャパシタとトランジスタとからなる1T1Cセルを配置して構成され得る。また、メモリセルアレイ11は、データを格納するためのノーマルセルアレイ11N、及びノーマルセルアレイ11Nの不良セルを置き換えるためのスペアセルアレイ11A、11Bを備えている。ここでは、パッケージング工程の実行より前のウェハ工程において検出された不良セルは、スペアセルアレイ11Bにより置き換えられ、また、パッケージング工程の実行中、又はその後に検出された不良セルは、スペアセルアレイ11Aにより置き換えられる場合を例にとって説明する。ただし、本発明がこれに限定される趣旨ではない。また、2つのスペアセルアレイ11A、11Bは、アドレス空間として分離されていればよく、物理的に分離されたセルアレイである必要はない。例えば、スペアセルアレイSWLAとSWLBが物理的に交互に配置されている構成とすることも可能である。メモリセルアレイ11のビット線BLの延長線上には、ビット線BLの電位を検知増幅するセンスアンプ回路SA、ビット線BLの電位を制御するカラム制御回路CC、及びセンスアンプ回路SAにより読み出されたデータを一時的に保持するデータバッファDBが備えられている。フューズ回路14は、ノーマルセルアレイ11N中の不良セルに接続されたワード線WLのアドレスを示す不良ロウアドレスデータAddfrowを保持する。また、フューズ回路14は、スペアセルアレイ11B中の複数のスペアワード線SWLBの各々が利用されているか否かを示す情報スペアワード線利用情報DSWLBを保持している。スペアワード線利用情報DSWLBは、不良ロウアドレスデータAddfrowに対応している。比較回路13は、アクセスされるべきワード線WLのアドレスを示すロウアドレスデータAddrow、及びスペアロウアドレスデータAddsrowを、フューズ回路14に書き込まれた不良ロウアドレスデータAddfrowと比較する機能を有する。スペアロウアドレスデータAddsrowは、ロジックチップ20側でアドレスデータにより不良セルのアドレスが指定されたことを示すデータであり、スペアセルアレイ11Aのスペアワード線SWLAのアドレスを示すためのデータである。すなわち、パッケージング工程の実行中又はその後に見つかった不良セルのアドレスデータ追加不良アドレスデータAddfadがロジックチップ20に記憶されている。この追加不良アドレスデータAddfadと指定されたアドレスデータとが一致した場合にスペアロウアドレスデータAddsrowは1となり、それ以外では0となる。ロウアドレスデータAddrowと不良ロウアドレスデータAddfrowが一致する場合、比較回路13は一致信号B=1を生成し出力する。また、スペアロウアドレスデータAddsrowが1である場合には、比較回路13は一致信号Bを0に設定して出力する。ロウアドレスデコーダ12は、ロウアドレスデータAddrow、及びスペアロウアドレスデータAddsrow、及び一致信号Bを受信デコードして、ノーマルセルアレイ11Nのワード線WL又はスペアセルアレイ11A、11Bのスペアワード線SWLA、SWLB、及びこれらに接続されたメモリセルを選択する。ロウアドレスデータAddrow、スペアロウアドレスデータAddsrowは、後述するように、ロジックチップ20から送信されるアドレスデータに基づいて生成される。また、メモリチップ10は、複数のバンクBANKに共通の構成として、カラムアドレスデコーダ15、アドレス制御回路16、メモリ側データ制御回路17及びメモリインターフェイス18を備えている。カラムアドレスデコーダ15は、アドレス制御回路16から受信したカラムアドレスデータAddcolに従い、カラム選択信号CSLsを出力する。アドレス制御回路16は、メモリインタフェース18を介して、ロジックチップ20からアドレスデータAdd3、及び冗長アドレスデータAddeを受信して、これらの受信データに基づき、ロウアドレスデータAddrow[0]~[m]、及びスペアロウアドレスデータAddsrow、及びカラムアドレスデータAddcolを生成し、出力する。メモリ側データ制御回路17は、ロジックチップ20から与えられたデータDをメモリセルアレイ11に書き込みデータとして供給するとともに、逆にメモリセルアレイ11から読み出されたデータをロジックチップ20に対し読み出しデータとして供給する機能を有する。メモリインタフェース18は、ロジックチップ20とメモリチップ10との間でやり取りされるアドレスデータ、及び書き込み/読み出しデータDの送受信を担当する。次に、ロジックチップ20の具体的構成を説明する。ロジックチップ20は、メモリコントローラ21、クロック生成回路22、フューズ回路23、比較回路24、及びロジックインタフェース25を備えている。このロジックチップ20は、メモリチップ10とロジックチップ20のパッケージング工程の実行時、又はその後においてメモリセルアレイ11に発生した不良メモリセルのアドレスを、追加不良アドレスデータAddfadとしてフューズ回路23に格納することが可能なように構成されている。比較回路24は、フューズ回路23に格納された追加不良アドレスデータAddfadと、メモリコントローラ21から供給されるアドレスデータAdd1とを比較して、両者が一致した場合に一致信号Aを出力する。一致信号Aは、メモリコントローラ21に送られる。メモリコントローラ21は、アドレスデータ、コマンドデータ、及びメモリセルアレイ11に対し書き込むべきデータDをメモリチップ10に供給し、これによりメモリチップ10を制御する機能を有する。メモリコントローラ21は、更にアドレス生成回路201、ロジック側データ制御回路202、比較後アドレス生成回路203、及びアクセス制御回路204を備えている。アドレス生成回路201は、図示しないホスト装置等から受信したアドレスデータに従い、アドレスデータAdd1を生成する。ロジック側データ制御回路202は、図示しないホスト装置等から受信したデータに基づき、メモリセルアレイ11に書き込むべきデータ等を含むデータDを生成する。比較後アドレス生成回路203は、一致信号Aに基づいてアドレスデータAdd1を変換してアドレスデータAdd2、及び冗長アドレスデータAddeを出力する。アドレスデータAdd1と追加不良アドレスデータAddfadが一致しない場合には、アドレスデータAdd2は、アドレスデータAdd1がそのまま用いられる。アドレスデータAdd1と追加不良アドレスデータAddfadが一致した場合、アドレスデータAdd2は、メモリセルアレイ11のスペアセルアレイ11A中のアドレスに変更される。一方、冗長アドレスデータAddeは、追加不良アドレスデータAddfadと、アドレスデータAdd1の一致が確認された場合に1となり、それ以外の場合は0となる1ビットのデータである。また、アクセス制御回路204は、アドレスデータAdd2、冗長アドレスデータAdde、データDを受信して、所定のタイミングでアドレスデータAdd2に対応するアドレスデータAdd3、冗長アドレスデータAddeに対応する冗長アドレスデータAdde’及びデータDをロジックインタフェース25、メモリインタフェース18を介してメモリチップ10に供給する。メモリインタフェース18を通過したデータDはメモリ側データ制御回路17でクロックCLKに同期して転送され、各バンクBANK0~nのメモリセルアレイ11に送信される。アドレスデータAdd3、冗長アドレスデータAdde’はメモリチップ10内のアドレス制御回路16でクロックCLKに同期して制御される。クロック生成回路22は、クロックCLKを生成し、アドレス生成回路201、ロジック側データ制御回路202、及びアクセス制御回路204、並びにアドレス制御回路16及びメモリ側データ制御回路17に供給する。アドレス生成回路201、ロジック側データ制御回路202、及びアクセス制御回路204は、このクロックCLKにより規定されるタイミングで動作する。次に、図3Aを参照して、本実施の形態の半導体装置1000における不良セルの救済手順を説明する。半導体装置1000を構成するメモリチップ10内のメモリセルアレイ11の不良メモリセルの有無が、パッケージング工程が行われるよりも前の、未だメモリチップ10がウェハからダイシングされていない段階ウェハ工程において検査されるS11。このウェハ工程におけるテストにより不良セルの存在が特定された場合、フューズ回路14のフューズ切断等により、不良セルのアドレス不良ロウアドレスデータAddfrowがフューズ回路14に記憶されるS12。また、これと並行して、ロジックチップ20を構成する各種回路の不良検査も実行されるS13。こうして、不良検査及び不良救済動作を終えたメモリチップ10と、同じく不良検査を終えたロジックチップ20とが1つのパッケージ基板1上に搭載され、半田バンプB1、B2及びワイヤボンディングWb等により電気的に接続された後、封止樹脂2でパッケージングされるS14。これにより、半導体装置1000が出来上がる。その後、S14のパッケージング工程の実行中、又はパッケージングの完了後において、メモリセルアレイ11に不良セルが発生することがある。本実施の形態では、このようなパッケージング工程の実行中又は実行後において事後的に発生する不良セルを救済するため、パッケージングの完了後にメモリセルアレイ11の不良検査を実行するS15。このような事後的検査により検出された不良セルのアドレスは、ロジックチップ20のフューズ回路23に追加不良アドレスデータAddfadとして格納される。このように、本実施の形態の半導体装置1000によれば、パッケージング工程中又は、パッケージング工程終了後に熱ストレスなどにより事後的に不良が発生してしまった場合でも、その不良を救済して歩留まりの低下を抑制することができる。図3Bは、ロジックチップ20における動作を示すタイミングチャートである。図3Bに示すように、アドレス生成回路201でのアドレスデータAdd1の生成、比較回路24での一致信号Aの発行、比較後アドレス生成回路203、アクセス制御回路204でのアドレスデータAdd2、Add3の生成、冗長アドレスAdde、Adde’の生成はクロックCLKの1サイクル周期T内で行われる。このような動作が行われることにより、アクセス制御回路204は、ロジックチップ20がメモリチップ10にアクセスするタイミングよりも前に比較回路24による比較を完了し、アドレスデータAdd3及び冗長アドレスAdde’を発行することができ、動作速度を早めることができる。図4は、ロウアドレスデータAddrow、スペアアドレスデータAddsrow、及び一致信号Bに従う、メモリセルアレイ11での不良救済の手順の概要を図示している。ここでは、ノーマルセルアレイ11Nがk=2m1本のワード線WL0~kを有し、スペアセルアレイ11A、11Bがそれぞれ8本のスペアワード線SWLA0~7、SWLB0~7を備えている場合を例にとって説明する。また、前述の通り、スペアセルアレイ11Aはパッケージング工程の実行中又は実行後に生じた不良セルの救済を行うために用いられ、スペアセルアレイ11Bは、パッケージング工程の実行前ウェハ工程に生じた不良セルの救済を行うために用いられる。ここでは、あくまで説明の便宜上ワード線WL及びスペアワード線SWLA,SWLBの本数を特定しているが、本発明は特定の本数のワード線を有する場合に限定されるものではないことは言うまでもない。まず、ウェハ工程において検出された不良セルに基づく不良救済動作を説明する。一例として、あるバンクBANK[j]j=1~nのノーマルセルアレイ11Nにおいて、ウェハ工程で不良セルが発生し、それら不良セルに接続されたワード線WLが5本であったと仮定する。この場合、それら5本の不良のワード線WLのアドレスは、ウェハ工程における不良検査で特定され、不良ロウアドレスデータAddfrowとしてフューズ回路14に書き込まれる。また、この5本のワード線WLは、例えばスペアセルアレイ11Bの5本のスペアワード線SWLB0~4を用いて救済される。5本の不良ワード線WLの救済のために使用されたスペアワード線SWLB0~4は、スペアワード線利用情報DSWLB=0を与えられる。その他の未使用のスペアワード線SWLB5~7にはスペアワード線利用情報DSWLB=1を与えられる。スペアワード線利用情報DSWLB=1を与えられたスペアワード線SWLBは、不良救済のためには用いられない。その後の読み出し動作や書き込み動作において、この不良ロウアドレスデータAddfrowと、ロウアドレスデータAddrowとの一致が比較回路13により判定されると、一致信号B=1が出力される。ロウアドレスデコーダ12は、この一致信号B=1と、ロウアドレスデータAddrow、スペアロウアドレスデータAddsrowに基づき、ノーマルセルアレイ11Nの不良のワード線WLに代えて、スペアセルアレイ11Bのスペアワード線SWLB0~4を選択する。次に、パッケージング工程の実行中又はその後において検出された不良セルに基づく不良救済動作を説明する。一例として、あるバンクBANK[j]j=1~nのノーマルセルアレイ11Nにおいて、パッケージング工程の実行中又はその後で不良セルが発生し、それら不良セルに接続されたワード線WLが2本であったと仮定する。この場合、この2本のワード線WLは、スペアセルアレイ11Aの2本のスペアワード線SWLA例えばSWLA0~1を用いて救済される。この場合、それら2本の不良のワード線WLのアドレスは、パッケージング工程後に行われる不良検査で特定され、追加不良アドレスデータAddfadとしてフューズ回路23に書き込まれる。その後の読み出し動作や書き込み動作において、追加不良アドレスデータAddfadと、アドレスデータAdd1との一致が比較回路24で検出されると、一致信号A=1が比較回路24から出力される。この一致信号A=1に基づき、比較後アドレス生成回路203では、スペアメモリセルアレイ11Aのスペアワード線SWLAを指定するアドレスデータAdd2が生成されるとともに、冗長アドレスAddeが生成される。このアドレスデータAdd2、冗長アドレスAddeに基づき、アクセス制御回路204からはアドレスデータAdd3、冗長アドレスAdde’が出力される。アドレスデータAdd3、冗長アドレスAdde’は、ロジックインタフェース25、メモリインタフェース18を介してアドレス制御回路16に送信される。アドレス制御回路16は、このアドレスデータAdd3、及び冗長アドレスAdde’に基づいて、カラムアドレスデータAddcolと、ロウアドレスデータAddrowを生成するとともに、スペアロウアドレスデータAddsrow=1を生成する。スペアロウアドレスデータAddsrowは、追加不良アドレスデータAddfadとアドレスデータAdd1の一致が検出されない場合は0とされるデータである。ロウアドレスデコーダ12は、このロウアドレスデータAddrow、スペアロウアドレスデータAddsrowに従って、スペアセルアレイ11Aのスペアワード線SWLAを選択する。[第1の実施の形態の効果]以上説明したように、第1の実施の形態の半導体装置によれば、ウェハ工程での不良検査の結果がメモリチップ10のフューズ回路14に記憶され、これにより、ウェハ工程で発生した不良セルの救済が実行される。更に、パッケージング工程の実行中又はその後に発生した不良セルは、パッケージング工程後に実行される不良検査により特定される。その不良検査の結果は、ロジックチップ20のフューズ回路23に格納され、その後の書き込み動作や読み出し動作時に指定されるアドレスデータとの比較がロジックチップ20内の比較回路24においてなされる。このように、パッケージング工程の実行中又はその後に特定された不良セルのアドレスとの一致判定は、メモリチップ10内の比較回路13とは別の、ロジックチップ20内の比較回路24において実行される。このため、ウェハ工程で発生した不良セルだけでなく、パッケージング工程の実行中又はその後に発生した不良セルも、効率よく救済することが可能になる。また、ロジックチップ20は、追加不良アドレスデータAddfadとの一致を、クロックCLKの1サイクルの中で判定することができるので、動作速度を低下させることなく一致判定を行うことができる。[第2の実施の形態]次に、第2の実施の形態に係る半導体装置を、図5及び図6を参照して説明する。本実施の形態の全体構成は、第1の実施の形態図1と同様である。また、メモリチップ10とロジックチップ20の内部構成も第1の実施の形態と以下の点を除いてほぼ同一である。図5において、図2と同一の構成要素については同一の参照符号を付しているので、以下ではその詳細な説明は省略する。この第2の実施の形態では、スペアセルアレイ11Aに不良セルを含む不良スペアワード線WLが発生した場合、これを別のスペアセルアレイ11Bにより救済する点において第1の実施の形態とは異なっている。本実施の形態のフューズ回路14は、不良ロウアドレスデータAddfrow、スペアワード線利用情報DSWLBに加え、スペアセルアレイ11Aに不良スペアワード線SWLAが存在するか否かを示す不良スペアロウアドレスデータAddfsrowを記憶している。次に、図6を参照して、第2の実施の形態における不良救済の手順の概要を説明する。ここでは、スペアセルアレイ11Aのスペアワード線SWLA0の1つに不良が検出され、この不良のスペアワード線SWLA0が、スペアセルアレイ11Bのスペアワード線SWLB5により置換される場合を例にとって説明する。ノーマルセルアレイ11Nへのアクセスがされる場合、及びウェハ工程におけるテストにより見つかった不良セルとの一致によりスペアセルアレイ11Bがアクセスされる場合の動作は、第1の実施の形態図4と同一であるので、説明は省略する。スペアロウアドレスデータAddsrowが1である場合、ロウアドレスデコーダ12はスペアセルアレイ11Aをアクセスの対象として選択する。ただし、指定されたスペアセルアレイ11AのロウアドレスデータAddrowが、不良のスペアワード線SWLA0を示している場合には、ロウアドレスデコーダ12は、スペアワード線SWLA0に代えて、スペアセルアレイ11B中の1本の未使用のスペアワード線SWLBの1つ、例えばスペアワード線SWLB5を選択する。置き換え先のスペアワード線SWLBについてのスペアワード線利用情報DSWLBは1ではなく0に設定されている。[第2の実施の形態の効果]本実施の形態の構成によれば、第1の実施の形態と同一の効果を得ることができる。加えて、スペアセルアレイ11Aの不良スペアワード線SWLAの置き換えも行うことができるので、更に救済効率を向上させ、歩留まりの向上を図ることができる。[第3の実施の形態]次に、第3の実施の形態に係る半導体装置を、図7及び図8を参照して説明する。本実施の形態の全体構成は、第1の実施の形態図1と同様である。また、メモリチップ10とロジックチップ20の内部構成も第1の実施の形態と以下の点を除いてほぼ同一である。図7において、図2と同一の構成要素については同一の参照符号を付しているので、以下ではその詳細な説明は省略する。この第3の実施の形態は、メモリセルアレイ11が、ノーマルセルアレイ11Nと、1つのスペアセルアレイ11Bとにより構成されている点で、第1の実施の形態と異なっている。この1つのスペアセルアレイ11Bにより、ウェハ工程でノーマルセルアレイ11Nに発生した不良セルと、パッケージング工程の実行中又はその後にノーマルセルアレイ11Nに発生した不良セルの両方を救済する。図8は、この第3の実施の形態の半導体装置における不良セルの救済の手順の概要を図示している。ここでは、ノーマルセルアレイ11Nがk本のワード線WLを有し、スペアセルアレイ11Bが8本のスペアワード線SWLBを備えている場合を例にとって説明する。まず、ウェハ工程においてノーマルセルアレイ11Nにおいて発見された不良セルの不良救済動作を説明する。一例として、第1の実施の形態と同様に、ノーマルセルアレイ11Nにおいて5本の不良のワード線WLが発生したと仮定する。この場合、それら5本の不良のワード線WLのアドレスは、ウェハ工程における不良検査で特定され、不良ロウアドレスデータAddfrowとしてフューズ回路14に書き込まれる。また、この5本のワード線WLは、例えばスペアセルアレイ11Bの5本のスペアワード線SWLB0~4を用いて救済される。5本の不良ワード線WLの救済のために使用されたスペアワード線SWLB0~4は、スペアワード線利用情報DSWLB=0を与えられる。その後の読み出し動作や書き込み動作において、この不良ロウアドレスデータAddfrowと、ロウアドレスデータAddrowとの一致が比較回路13により判定されると、一致信号B=1が出力される。ロウアドレスデコーダ12は、この一致信号B=1と、ロウアドレスデータAddrow、スペアロウアドレスデータAddsrowに基づき、不良のワード線WLに代えて、スペアセルアレイ11Bのスペアワード線SWLB0~4を選択する。次に、パッケージング工程の実行中又はその後において検出された不良セルに基づく不良救済動作を説明する。一例として、ノーマルセルアレイ11Nにおいて、パッケージング工程の実行中又はその後に不良セルが発生し、それら不良セルに接続されたワード線WLが3本であったと仮定する。この場合、この3本のワード線WLは、スペアセルアレイ11Bの3本のスペアワード線SWLB例えばSWLB5~7を用いて救済される。この場合、それら3本の不良のワード線WLのアドレスは、パッケージング工程後に行われる不良検査で特定され、追加不良アドレスデータAddfadとしてフューズ回路23に書き込まれる。その後の読み出し動作や書き込み動作において、追加不良アドレスデータAddfadと、アドレスデータAdd1との一致が比較回路24で検出されると、一致信号A=1が比較回路24から出力される。この一致信号A=1に基づき、比較後アドレス生成回路203では、スペアメモリセルアレイ11Bのワード線SWLB5~7を指定するアドレスデータAdd2が生成されるとともに、冗長アドレスAddeが生成される。このアドレスデータAdd2、冗長アドレスAddeに基づき、アクセス制御回路204からはアドレスデータAdd3、冗長アドレスAdde’が出力される。アドレスデータAdd3、冗長アドレスAdde’は、ロジックインタフェース25、メモリインタフェース18を介してアドレス制御回路16に送信される。アドレス制御回路16は、このアドレスデータAdd3、及び冗長アドレスAdde’に基づいて、カラムアドレスデータAddcolと、ロウアドレスデータAddrowを生成するとともに、スペアロウアドレスデータAddsrow=1を生成する。ロウアドレスデコーダ12は、スペアロウアドレスデータAddsrow=1、及びロウアドレスデータAddrow[0]~[1]に基づいて3本のスペアワード線SWLB5~7のいずれかを選択する。なお、ロウアドレスデータAddrow[2]~[m]は、0となる。図9は、この第3の実施の形態の不良救済動作を実現するためのロウアドレスデコーダ12の具体的構成例を示している。ロウアドレスデータAddrowは、ロウアドレスデコーダ12内のロウアドレス[0~2]デコーダ12Aでデコードされ、デコード信号DC[0]~[7]として出力される。ロウアドレス[0~2]デコーダ12Aは、m1ビットのロウアドレスデータAddrow[0]~[m]のうち、スペアセルアレイ11Bの8本のスペアワード線SWLB0~7を選択するため、3ビットのロウアドレスデータAddrow[0]~[2]をデコードする役割を有している。また、ロウアドレスデータAddrowは比較回路13にも送られて不良ロウアドレスデータAddfrowと比較される。もし、ある両者が一致した場合は、置き換え先として予め定められているスペアワード線SWLB[0]~[7]のいずれかに対応する、一致信号B[0]~[7]のいずれか1つが活性化される。スペアロウアドレスデータAddsrowはロウアドレスデコーダ12内の論理ゲートLG0~7に送られる。論理ゲートLG0~7は、それぞれスペアロウアドレスデータAddsrow、スペアワード線利用情報DSWLB[0]~[7]及びデコード信号DC[0]~[7]の論理積としてのイネーブル信号SWLE[0]~[7]を発行する。イネーブル信号SWLE[0]~[7]は、論理ゲートLGR[0]~[7]に送信される。論理ゲートLGR[0]~[7]は、一致信号B[0]~[7]とイネーブル信号SWLE[0]~[7]の論理和であるスペアワード線SWLBを活性もしくは非活性化する。スペアロウアドレスデータAddsrowが1である場合すなわち、パッケージング工程の実行中又はその後に検出された不良セルのアドレス追加不良アドレスAddfadと、指定されたアドレスデータが一致した場合には、一致信号B[0]~[7]はすべて0となる。したがって、イネーブル信号SWLE[0]~[7]がそのまま論理ゲートLGR0~7からスペアワード線SWLB0~7として出力される。一方、スペアロウアドレスデータAddsrowが0すなわち、の場合には、イネーブル信号SWLs[0]~[7]は、一致信号Bに従って変化する。[第4の実施の形態]次に、第4の実施の形態に係る半導体装置を、図10~図12を参照して説明する。本実施の形態の全体構成は、第1の実施の形態図1と同様である。また、メモリチップ10とロジックチップ20の内部構成も第1の実施の形態図2の構成と以下の点を除いてほぼ同一である。図10において、図2と同一の構成要素については同一の参照符号を付しているので、以下ではその詳細な説明は省略する。この第4の実施の形態は、第2の実施の形態と第3の実施の形態の複合形である。すなわち、本実施の形態は、フューズ回路14が不良スペアロウアドレスデータAddfsrowを記憶している点で、第2の実施の形態と共通している。また、メモリセルアレイ11が、ノーマルセルアレイ11Nと、1つのスペアセルアレイ11Bとにより構成されている点で、第3の実施の形態と共通している。この1つのスペアセルアレイ11Bにより、ウェハ工程でノーマルセルアレイ11Nに発生した不良セルと、パッケージング工程の実行中又はその後でノーマルセルアレイ11Nに発生した不良セルの両方を救済する。また、スペアセルアレイ11Bに不良スペアワード線SWLBが検出された場合、同じスペアセルアレイ11B内の未使用のスペアワード線SWLBにより不良救済を実行する。図11は、第4の実施の形態による不良救済の方法を示している。ここでは一例として、スペアワード線SWLB7がウェハ工程で発生した不良のスペアワード線であり、このスペアワード線SWLB7がスペアワード線SWLB5で置き換えられる場合を示している。ウェハ工程で発生したノーマルセルアレイ11Nに発生した不良ワード線WLは、第1~第3の実施の形態と同様にして、スペアワード線SWLB0~4により救済される。一方、パッケージング工程の実行時又はその後にノーマルセルアレイ11Nに発生した不良ワード線WLは、スペアワード線SWLB6~7により置き換えられる。ただし、スペアワード線SWLB7に不良が発生している場合には、ロウアドレスデコーダ12は、不良スペアロウアドレスデータAddfsrowに基づき、スペアワード線SWLB7に代えてスペアワード線SWLB5を選択する。図11に示すように、スペアワード線SWLB5については、スペアワード線SWLB7を救済したものであることを示す不良スペアロウアドレスデータAddfsrow=1が割り当てられるとともに、スペアワード線利用情報DSWLBも0に設定されている。図12はこの第4の実施の形態の不良救済動作を実現するためのロウアドレスデコーダ12の具体的構成例を示している。図9の回路との違いは、一致信号B[0]~[7]がNORゲートLGRBに入力され、その出力信号が論理ゲートLG0~7の入力信号として供給されている点である。すなわち、一致信号B[0]~[7]のいずれかが1である場合、NORゲートLGRBの出力信号は0となり、イネーブル信号SWLE[0]~[7]はすべて0非活性信号となる。したがって、スペアワード線SWLB0~7は、一致信号[0]~[7]に従い制御される。また、スペアワード線SWLB7を指定したロウアドレスデータAddrow、及びスペアロウアドレスデータAddsrow=1が比較回路13に入力されると、比較回路13は、不良ロウアドレスデータAddfrowとロウアドレスデータAddrowとの一致を確認し、その後、不良ロウアドレスデータAddfsrow及びスペアワード線利用情報DSWLBに基づき、スペアワード線SWLB7に代えてスペアワード線SWLB5を指定すべく、一致信号B[5]をHに設定する。このとき、NORゲートLGRBの作用により、イネーブル信号SWLE[0]~[7]はすべて0非活性信号となるので、一致信号B[5]に基づき、スペアワード線SWLB5が選択される。[第5の実施の形態]次に、第5の実施の形態に係る半導体装置を、図13~図14を参照して説明する。本実施の形態の全体構成は、第1の実施の形態図1と同様である。また、メモリチップ10とロジックチップ20の内部構成も第1の実施の形態と以下の点を除いてほぼ同一である。図13において、図2と同一の構成要素については同一の参照符号を付しているので、以下ではその詳細な説明は省略する。この第5の実施の形態の半導体装置では、スペアセルアレイ11Aが複数のブロックBLK例えば2個のブロックBLK0、BLK1に分割されている。そして、スペアセルアレイ11Aの1つのブロックBLK0に不良スペアワード線SWLAが含まれる場合、そのブロックBLK0は不良ブロックとして処理し、ブロックBLK0に代えてブロックBLK1をワード線WLの救済に用いる図14参照。このように、不良ブロックBLK0を良ブロックBLK1で置き換えるための情報として、フューズ回路14にはブロック置き換え情報RSWLAが記憶されている。[第6の実施の形態]次に、第6の実施の形態に係る半導体装置を、図15~図16を参照して説明する。本実施の形態の全体構成は、第1の実施の形態図1と同様である。また、メモリチップ10とロジックチップ20の構成も第1の実施の形態の構成図2と以下の点を除いてほぼ同一である。図15において、図2と同一の構成要素については同一の参照符号を付しているので、以下ではその詳細な説明は省略する。この第6の実施の形態は、ロジックチップ20が、フューズ回路23に代えて、いわゆるBIST回路BuiltinSelfTestingCircuit26を備えている点に特徴を有している。この第6の実施の形態の半導体装置によれば、図16に示すように、半導体装置1000のパワーオン動作後、通常動作に移行する前に、BIST回路26を作動させ、これによりパッケージング工程の実行中又はその後においてメモリセルアレイ11に発生した不良セルを特定し、その不良セルのアドレスを追加不良アドレスデータAddfadとしてBIST回路26が記憶する。これにより、前述の実施の形態と同様の効果を奏することが可能になる。この実施の形態では、メモリチップの従来のテストでも利用されているBIST回路26を利用することにより、新たに追加のフューズ回路23が不要となるので、回路面積を削減することができる。また、フューズ回路23への書き込み動作が不要になるので、出荷前のテスト時間の短縮に寄与する。次に、図16を参照して、本実施の形態の半導体装置1000における不良セルの救済手順を説明する。S11~S14は第1の実施の形態と同様である。本実施の形態では、ステップS14の後のステップS15’において、半導体装置1000の電源投入パワーオンの後、通常動作に入る前にBIST回路26がパッケージング工程の実行中又はその後に生じた不良セルをの箇所を特定し、この不良セルのアドレスを追加不良アドレスデータAddfadとして保持する。追加不良アドレスデータAddfadは、前述の実施の形態と同様にして比較回路24に供給される。[第7の実施の形態]次に、第7の実施の形態に係る半導体装置を、図17を参照して説明する。この実施の形態は、次の点を除き、第6の実施の形態と同様である。この第7の実施の形態は、BIST回路26により特定された追加不良アドレスデータAddfad’をフューズ回路23に自動的に書き込むことが可能な構成とされている。その他は、第6の実施の形態と同様である。この構成によれば、電源投入がされる毎にBIST回路26を動作させる必要がなくなるので、半導体装置1000の電源投入から通常動作への移行時間を短くすることができる。[第8の実施の形態]次に、第8の実施の形態に係る半導体装置を、図18を参照して説明する。この実施の形態は、次の点を除き、第6の実施の形態と同様である。この第8の実施の形態は、メモリチップ10のフューズ回路14からスペアワード線利用情報DSWLBがロジックチップ20のBIST回路20に送られてメモリチップ10のテストおよび追加不良アドレスデータAddfadの生成に利用されている。スペアワード線利用情報DSWLBがBIST回路26へ送られれば、第4の実施の形態と同様の動作が可能になる。すなわち、パッケージング工程の実行中又はその後にノーマルセルアレイ11Nに発生した不良ワード線WLを置き換えるために割り当てられていたスペアワード線SWLB6~7に不良が発生した場合、メモリコントローラ21は、受信したスペアワード線利用情報DSWLBに基づいて、不良のスペアワード線SWLBに代り、他のスペアワード線SWLBを選択することができる。[第9の実施の形態]次に、第9実施の形態に係る半導体装置を、図19を参照して説明する。この実施の形態は、第8の実施の形態と同様に、メモリチップ10のフューズ回路14からスペアワード線利用情報DSWLBがロジックチップ20のBIST回路26に送られてメモリチップ10のテストおよび追加不良アドレスデータAddfadの生成に利用されている。ただし、この実施の形態では、BIST回路26と、フューズ回路23の両方が設けられている。[第10の実施の形態]次に、第10の実施の形態に係る半導体装置1000を、図20を参照して説明する。図20において、図2と同一の構成要素については同一の参照符号を付しているので、以下ではその詳細な説明は省略する。この実施の形態は、上述の実施の形態と同様のバンクBANK[0]~[n]ノーマルバンクに加え、スペアバンクSBANK[0]~[k]を備えている。ノーマルバンクBANK[0]~[n]内のメモリセルアレイ11は、ノーマルセルアレイ11Nと、ウェハ工程で生じた不良セルを救済するのに用いる1つのスペアセルアレイ11Bが備えられている。これに対し、スペアバンクSBANK[0]~[k]内のメモリセルアレイ11Sには、パッケージング工程の実行中又はその後に生じた不良セルを救済するのに用いるスペアセルアレイ11Aが備えられている。このように、第10の実施の形態においては、スペアセルアレイ11Aと11Bとが別々のバンクBANK、SBANKに設けられており、この点において前述の実施形態と異なっている。また、本実施の形態では、例えば、あるノーマルバンクBANK[j]j=0~nでパッケージング工程の実行中又は実行後において発生した不良セルが存在する場合、ノーマルバンクBANK[j]の代わりにいずれかのスペアバンクSBANKにアクセスすることで不良セルを救済する。スペアバンクSBANKは、ロウアドレスデコーダ12Sを備えている。ロジックチップ20において、アドレスデータAdd1と、追加不良アドレスデータAddfadとが一致すると、ロジックチップ20からは、スペアセルアレイ11Aのスペアワード線SWLAを指定するロウアドレスデータAddrow[0]~[m]、及びスペアロウアドレスデータAddsrowが入力される。ロウアドレスデコーダ12SはロウアドレスデータAddrow[0]~[m]、及びスペアロウアドレスデータAddsrowに基づいて所望のスペアワード線SWLAを選択する。[第11の実施の形態]次に、第11の実施の形態に係る半導体装置を、図21を参照して説明する。図21において、図2と同一の構成要素については同一の参照符号を付しているので、以下ではその詳細な説明は省略する。この実施の形態では、第10の実施の形態に加えて、ウェハ工程でスペアメモリセルアレイ11Aに発生した不良スペアワード線SWLAを救済するために、比較回路13Sと、フューズ回路14SとがスペアバンクSBANK備えられている。さらに、メモリセルアレイ11Sはスペアセルアレイ11Aとスペアセルアレイ11BSとを備えている。フューズ回路14Sは、スペアセルアレイ11A中の不良スペアワード線SWLAのアドレスを示す不良ロウアドレスデータAddfrow’と、スペアセルアレイ11BS中のスペアワード線SWLB’のうち、不良救済に利用されているワード線SWLB’を特定するスペアワード線利用情報DSWLB’を格納している。ロウアドレスデータAddrow[0]~[m]は、比較回路13Sに入力され、不良ロウアドレスデータAddfrow’と比較される。両者が一致する場合には、比較回路13Sは一致信号BSを出力する。ロウデコーダ12Sは、この一致信号BSに基づき、ロウアドレスデータAddrow[0]~[m]及びスペアロウアドレスデータAddsrowで指定されるスペアワード線SWLAに代えて、所望のスペアワード線SWLB’を選択する。その他は第10の実施の形態と同様である。[第12の実施の形態]次に、第12の実施の形態に係る半導体装置を、図22を参照して説明する。図22において、図2と同一の構成要素については同一の参照符号を付しているので、以下ではその詳細な説明は省略する。この実施の形態では、ロジックチップ20の機能とメモリチップ10の機能とが同一のウェハに存在する混載メモリシステムにより構成されている。ロジックチップ20の機能を有する各種回路は、ロジックチップ20のそれと同じであり、メモリチップ10についても同様である。この形態によっても、上記の実施の形態と同様の効果を得ることができる。以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記の実施の形態では、不良セルに接続されるワード線を別のスペアワード線で置き換えるロウリダンダンシ方式を説明したが、これに代えてカラムリダンダンシ方式を採用した場合にも本発明は適用され得る。"