"画像データの複数ラインに跨るフィルター演算を行う前段フィルターと、前記前段フィルターの後段で画像データの複数ラインに跨るフィルター演算を行う後段フィルターと、複数のラインメモリーと、前記前段フィルターのフィルター演算のライン数、および前記後段フィルターのフィルター演算のライン数に応じて、前記前段フィルターに前記複数のラインメモリーのうちの一部である1または複数のラインメモリーを割り当て、前記後段フィルターに前記複数のラインメモリーのうちの別の一部である1または複数のラインメモリーを割り当てる設定回路と、を備えることを特徴とする画像処理装置。前記設定回路は、前記前段フィルターのフィルター演算のライン数L1、および前記後段フィルターのフィルター演算のライン数L2に応じて、前記前段フィルターにL1-1本のラインメモリーを、また、前記後段フィルターにL2-1本のラインメモリーを割り当てることを特徴とする請求項1記載の画像処理装置。前記ラインメモリーの入力を、その前段のラインメモリーの出力および画像データ入力のいずれか一方と前記前段フィルターの出力とから選択する入力セレクターをさらに備え、前記設定回路は、前記入力セレクターを制御して、前記前段フィルターに割り当てられたラインメモリーを縦列接続し、前記後段フィルターに割り当てられたラインメモリーを縦列接続し、前記前段フィルターに割り当てられたラインメモリーの先頭に、前記画像データ入力を接続し、前記後段フィルターに割り当てられたラインメモリーの先頭に、前記前段フィルターの出力を接続すること、を特徴とする請求項1または請求項2記載の画像処理装置。前記ラインメモリーの後段に設けられ、所定の数の遅延素子を縦列接続した遅延回路をさらに備え、前記設定回路は、前記前段フィルターに割り当てられたラインメモリーについての前記遅延回路における1または複数の前記遅延素子を選択し、選択した前記遅延素子の入力および/または出力を前記前段フィルターに入力させ、前記後段フィルターに割り当てられたラインメモリーについての前記遅延回路における1または複数の前記遅延素子を選択し、選択した前記遅延素子の入力および/または出力を前記後段フィルターに入力させること、を特徴とする請求項1から請求項3のうちのいずれか1項記載の画像処理装置。前記遅延回路の入力を、前記ラインメモリーの出力と、前記前段フィルターおよび前記後段フィルターの少なくとも一方とから選択する出力セレクターをさらに備えることを特徴とする請求項4記載の画像処理装置。並列に接続された複数のフィルター部を備え、前記複数のフィルター部のそれぞれは、前記前段フィルター、前記後段フィルター、前記ラインメモリー、および前記設定回路を有すること、を特徴とする請求項1から請求項5のうちのいずれか1項記載の画像処理装置。請求項1から請求項6のうちのいずれか1項記載の画像処理装置を備えることを特徴とする画像形成装置。画像処理装置が、縦列に接続された複数段のフィルターを有する場合、フィルターごとに、フィルター演算の対象となるライン数より1だけ少ない数のラインメモリーが必要になる。したがって、フィルター演算の対象となるライン数が可変である場合、各フィルターについて、フィルター演算のライン数の最大値より1だけ少ない数のラインメモリーが必要になる。また、複数列に対してフィルター演算を行う場合、ラインごとに、フィルター演算の列数の最大値より1だけ少ない数の遅延素子が必要となる。例えば、前段のフィルターのライン数が1から8までのいずれかの数で可変であり、後段のフィルターのライン数が1から8までのいずれかの数で可変である場合、前段のフィルターについて7本のラインメモリーが設けられ、後段のフィルターについて7本のラインメモリーが設けられる。また、例えば、前段のフィルターの列数が1から8までのいずれかの数で可変であり、後段のフィルターの列数が1から8までのいずれかの数で可変である場合、前段のフィルターについて各ラインについて縦列接続された7個の遅延素子が設けられ、後段のフィルターについて各ラインについて縦列接続された7個の遅延素子が設けられる。しかしながら、少ないライン数のフィルター演算を行う場合には、使用されないラインメモリーが多くなり、ラインメモリーなどの回路の利用効率が低下してしまう。本発明は、上記の問題に鑑みてなされたものであり、ラインメモリーなどの回路の利用効率を高くして、回路規模を少なくすることができる画像処理装置および画像形成装置を得ることを目的とする。上記の課題を解決するために、本発明では以下のようにした。本発明に係る画像処理装置は、画像データの複数ラインに跨るフィルター演算を行う前段フィルターと、前段フィルターの後段で画像データの複数ラインに跨るフィルター演算を行う後段フィルターと、複数のラインメモリーと、前段フィルターのフィルター演算のライン数、および後段フィルターのフィルター演算のライン数に応じて、前段フィルターに複数のラインメモリーのうちの一部である1または複数のラインメモリーを割り当て、後段フィルターに複数のラインメモリーのうちの別の一部である1または複数のラインメモリーを割り当てる設定回路とを備える。これにより、前段フィルターおよび後段フィルターのサイズを任意に設定可能であるため、回路の利用効率を高くすることができ、ひいては、画像処理装置の回路規模を少なくすることができる。また、本発明に係る画像処理装置は、上記の画像処理装置に加え、次のようにしてもよい。この場合、設定回路は、前段フィルターのフィルター演算のライン数L1、および後段フィルターのフィルター演算のライン数L2に応じて、前段フィルターにL1-1本のラインメモリーを割り当て、後段フィルターにL2-1本のラインメモリーを割り当てる。また、本発明に係る画像処理装置は、上記の画像処理装置のいずれかに加え、次のようにしてもよい。この場合、画像処理装置は、ラインメモリーの入力を、その前段のラインメモリーの出力および画像データ入力のいずれか一方と前段フィルターの出力とから選択する入力セレクターをさらに備える。そして、設定回路は、入力セレクターを制御して、前段フィルターに割り当てられたラインメモリーを縦列接続し、後段フィルターに割り当てられたラインメモリーを縦列接続し、前段フィルターに割り当てられたラインメモリーの先頭に、画像データ入力を接続し、後段フィルターに割り当てられたラインメモリーの先頭に、前段フィルターの出力を接続する。また、本発明に係る画像処理装置は、上記の画像処理装置のいずれかに加え、次のようにしてもよい。この場合、画像処理装置は、ラインメモリーの後段に設けられ、所定の数の遅延素子を縦列接続した遅延回路をさらに備える。そして、設定回路は、前段フィルターに割り当てられたラインメモリーについての遅延回路における1または複数の遅延素子を選択し、選択した遅延素子の入力および/または出力を前段フィルターに入力させ、後段フィルターに割り当てられたラインメモリーについての遅延回路における1または複数の遅延素子を選択し、選択した遅延素子の入力および/または出力を後段フィルターに入力させる。また、本発明に係る画像処理装置は、上記の画像処理装置のいずれかに加え、次のようにしてもよい。この場合、画像処理装置は、上述の遅延回路の入力を、ラインメモリーの出力と、前段フィルターおよび後段フィルターの少なくとも一方とから選択する出力セレクターをさらに備える。これにより、前段フィルターや後段フィルターの出力の遅延にこの遅延回路が使用でき、複数列の画素値を取得するための遅延回路を、外部の回路例えば、後述の並列接続された別のフィルター部などとの同期に使用することができる。また、本発明に係る画像処理装置は、上記の画像処理装置のいずれかに加え、次のようにしてもよい。この場合、画像処理装置は、並列に接続された複数のフィルター部を備える。そして、複数のフィルター部のそれぞれは、前段フィルター、後段フィルター、ラインメモリー、および設定回路を有する。本発明に係る画像形成装置は、上記の画像処理装置のいずれかを備える。本発明によれば、画像処理装置において、回路の利用効率を高くして、回路規模を少なくすることができる。以下、図に基づいて本発明の実施の形態を説明する。図1は、本発明の実施の形態に係る画像処理装置の構成を示すブロック図である。この画像処理装置は、例えば、プリンター、複合機などの画像形成装置に内蔵され、印刷対象の画像データのフィルター処理に使用される。図1に示す画像処理装置は、並列に接続された3つのフィルター部1~3を有する。フィルター部1~3には画像データが1ラインごとに主走査方向に沿って順番に入力される。そして、フィルター部1~3の出力の和が加算器4により演算され、最終段のフィルター5を介して出力される。フィルター部1は、前段のフィルター11と後段のフィルター12と遅延回路13とを有する。遅延回路13は、並列接続されているフィルター部1~3の出力の同期をとるための遅延回路である。図2は、図1におけるフィルター部1の構成例を示すブロック図である。フィルター部1は、フィルター11,12、ライン回路41~48、選択回路49、および設定回路50を有する。フィルター11は、前段フィルターであって、L1ライン、M1列の画素値に対してフィルター演算を行う演算回路である。フィルター12は、後段フィルターであって、L2ライン、M2列の画素値に対してフィルター演算を行う演算回路である。例えば、フィルター11,12は、膨張と収縮を行うオープニングとクロージングのフィルターである。ライン回路41は、縦列接続された遅延素子54からなる遅延回路を有し、ライン回路41の先頭の遅延素子54に画像データ入力が接続される。遅延素子54には、フリップフロップなどが使用される。ライン回路42~48は、それぞれ、入力セレクター51、ラインメモリー52、出力セレクター53、および縦列接続された遅延素子54からなる遅延回路を有する。この遅延回路は、複数列の画素値をフィルター11,12に入力するために使用されるものであるが、上述の遅延回路13としても必要に応じて機能する。ライン回路42の入力セレクター51は、制御信号の値に応じて、画像データ入力、フィルター11の出力およびフィルター12の出力のいずれかをラインメモリー52へ入力する。ライン回路43~48の入力セレクター51は、制御信号の値に応じて、前段のライン回路42~47のラインメモリー52の出力、フィルター11の出力およびフィルター12の出力のいずれかをラインメモリー52へ入力する。ラインメモリー52は、画像データの1ライン分のサイズを有し、主走査方向に沿って1画素ずつ順番に画像データを入力され、FIFOFirstInFirstOutの順番で1画素ずつ画像データを出力する。出力セレクター53は、制御信号の値に応じて、ラインメモリー52の出力、フィルター11の出力およびフィルター12の出力のいずれかを先頭の遅延素子54へ入力する。この遅延回路は、ラインメモリー52の本数ここでは、7本と同数の遅延素子54を有する。選択回路49は、制御信号に応じて、ライン回路41~48における1または複数の遅延素子54の入力および/または出力を選択し、選択した入力および/または出力を、フィルター11およびフィルター12に入力する。設定回路50は、所定のレジスター値などの指令に対応する値である制御信号を、ライン回路42~48の入力セレクター51および出力セレクター53、並びに選択回路49に入力する。設定回路50は、前段のフィルター11のフィルター演算のライン数L1、および後段のフィルター12のフィルター演算のライン数L2に応じて、フィルター11に1または複数のラインメモリー52を割り当て、フィルター12に別の1または複数のラインメモリー52を割り当てる。この実施の形態では、L1-1本のラインメモリー52がフィルター11に割り当てられ、L2-1本のラインメモリー52がフィルター12に割り当てられる。ラインメモリー52の総数をNとすると、L1-1L2-1≦Nとなるように、任意にL1およびL2が設定可能である。また、設定回路50は、入力セレクター51を制御して、a前段のフィルター11に割り当てられたラインメモリー52を縦列接続し、b後段のフィルター12に割り当てられたラインメモリー52を縦列接続し、c前段のフィルター11に割り当てられたラインメモリー52の先頭に、画像データ入力を接続し、d後段のフィルター12に割り当てられたラインメモリー52の先頭に、前段のフィルター11の出力を接続する。さらに、設定回路50は、選択回路49を制御して、a前段のフィルター11に割り当てられたラインメモリー52についての遅延回路における1または複数の遅延素子54を選択し、選択した遅延素子54の入力および/または出力を前段のフィルター11に入力させ、b後段のフィルター12に割り当てられたラインメモリー52についての遅延回路における1または複数の遅延素子54を選択し、選択した遅延素子54の入力および/または出力を後段のフィルター12に入力させる。なお、フィルター部2のフィルター21,22および遅延回路23は、それぞれ、フィルター部1と同様に構成される。フィルター部3のフィルター31,32および遅延回路33についても同様である。ただし、フィルター部2,3における、ライン回路42~48と同様のライン回路の数は、それぞれ、7本に限定されず、他の本数でもよい。また、遅延回路は、ライン回路42~48と同様のライン回路の数つまり、ラインメモリー52を有するライン回路の本数と同数の遅延素子54を有する。次に、上記画像処理装置の動作について説明する。初期設定として、各フィルター部1~3において、設定回路50は、レジスター値などとして供給される指令に従って、ライン回路42~48の入力セレクター51および出力セレクター53、並びに選択回路49を制御する。これにより、各フィルター部1~3により、所望のフィルター演算が実行される。例えば、前段のフィルター11が3×33列,3ラインの画素領域に対するフィルター演算を行い、後段のフィルター12が4×34列,3ラインの画素領域に対するフィルター演算を行う場合、設定回路50は、以下のように、ライン回路42~48の入力セレクター51および出力セレクター53、並びに選択回路49を制御する。設定回路50は、ライン回路42の入力フィルター51に画像データ入力を選択させ、ライン回路43の入力フィルター51にライン回路42のラインメモリー52の出力を選択させ、ライン回路42の出力フィルター53にラインメモリー52の出力を選択させ、ライン回路43の出力フィルター53にラインメモリー52の出力を選択させ、フィルター11に対する入力として、選択回路49に、ライン回路41~43の第1段の遅延素子54の入力と出力および第2段の遅延素子54の出力を選択させる図2における部位61参照。また、設定回路50は、ライン回路45の入力フィルター51にフィルター11の出力を選択させ、ライン回路46の入力フィルター51にライン回路45のラインメモリー52の出力を選択させ、ライン回路44の出力フィルター53にフィルター11の出力を選択させ、ライン回路45,46の出力フィルター53にラインメモリー52の出力を選択させ、フィルター12に対する入力として、選択回路49に、ライン回路44~46の第2段から第5段までの遅延素子54の出力を選択させる図2における部位62参照。さらに、設定回路50は、ライン回路48の入力フィルター51にフィルター12の出力を選択させ、フィルター部1の出力として、ライン回路48の最後の遅延素子54の出力を選択する。この場合、ライン回路48の遅延素子54が、同期用の遅延回路13として機能する。なお、遅延回路13による遅延量は、フィルター部1の出力の元となる遅延素子54を選択することで可変である。以上のように、上記実施の形態によれば、前段のフィルター11は、画像データの複数ラインに跨るフィルター演算を行い、後段のフィルター12は、フィルター11の後段で画像データの複数ラインに跨るフィルター演算を行う。設定回路50は、前段のフィルター11のフィルター演算のライン数L1、および後段のフィルター12のフィルター演算のライン数L2に応じて、前段のフィルター11に複数のラインメモリー52のうちの一部を、また、後段のフィルター12に複数のラインメモリー52のうちの別の一部を割り当てる。これにより、前段フィルター11および後段フィルター12のサイズを任意に設定可能であるため、回路の利用効率を高くすることができる。ひいては、画像処理装置の回路規模を少なくすることができる。できる。なお、上述の実施の形態は、本発明の好適な例であるが、本発明は、これらに限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々の変形、変更が可能である。例えば、上記実施の形態では、フィルター11,12の数は2であるが、フィルターの数を3以上としてもよい。また、上記実施の形態では、ラインフィルター52の総数は7であるが、それ以外の複数でもよい。さらに、上記実施の形態では、各ライン回路41~48における遅延素子54の数は、ラインフィルター52の総数と同一であるが、別の数でもよい。さらに、上記実施の形態では、各フィルター部1~3に設定回路50が存在するが、1つの設定回路50で、複数のフィルター部1~3をそれぞれ独立に制御するようにしてもよい。"