"インダクタを介して直流電源電圧を受ける入力端子と、負荷に接続されるとともに、コンデンサを介して基準電圧のラインに接続される出力端子と、前記入力端子と前記基準電圧のラインとの間に接続された第1のトランジスタと、前記入力端子と前記出力端子の間に接続された第2のトランジスタと、前記出力端子の電圧と参照電圧との高低を比較し、比較結果を示す信号を出力する比較回路と、前記比較回路の出力信号に基いて動作し、前記出力端子の電圧が前記参照電圧に一致するように前記第1および第2のトランジスタを交互にオンさせる制御回路とを備え、前記比較回路の応答速度は複数段階に切換可能になっている、半導体装置。前記半導体装置の消費電力を小さくする低消費電力モード時における前記比較回路の応答速度は、前記出力端子の電圧のリップルを小さくする低リップルモード時における前記比較回路の応答速度よりも遅く設定される、請求項1に記載の半導体装置。前記比較回路の応答速度は前記比較回路のバイアス電流に応じて変化し、前記低消費電力モード時における前記比較回路のバイアス電流は、前記低リップルモード時における前記比較回路のバイアス電流よりも小さく設定される、請求項2に記載の半導体装置。前記比較回路の応答速度は前記比較回路のヒステリシス幅に応じて変化し、前記低消費電力モード時における前記比較回路のヒステリシス幅は、前記低リップルモード時における前記比較回路のヒステリシス幅よりも大きく設定される、請求項2または請求項3に記載の半導体装置。さらに、前記半導体装置の入力電流または出力電流を検出する電流センサと、前記電流センサによって検出された電流が予め定められた電流よりも小さい場合は前記半導体装置を前記低消費電力モードに設定し、前記電流センサによって検出された電流が前記予め定められた電流よりも大きい場合は前記半導体装置を前記低リップルモードに設定するモード設定回路を備える、請求項2から請求項4までのいずれかに記載の半導体装置。さらに、前記出力端子の電圧を1/Nただし、Nは1以上の実数であるに分圧する分圧回路を備え、前記比較回路は、前記分圧回路の出力電圧と前記参照電圧の1/Nの電圧との高低を比較し、比較結果を示す信号を出力する、請求項1から請求項5までのいずれかに記載の半導体装置。さらに、前記1/Nは複数段階に切換可能になっており、前記低消費電力モード時における前記1/Nは、前記低リップルモード時における前記1/Nよりも大きく設定される、請求項6に記載の半導体装置。さらに、前記参照電圧のレベルは複数段階に切換可能になっており、前記低消費電力モード時における前記参照電圧のレベルは、前記低リップルモード時における前記参照電圧のレベルよりも低く設定される、請求項1から請求項7までのいずれかに記載の半導体装置。前記入力端子および前記第1のトランジスタは1組設けられ、前記出力端子、前記第2のトランジスタ、および前記比較回路は複数組設けられ、前記制御回路は、前記複数組の前記比較回路の出力信号に基いて前記複数組のうちのいずれか1つの組を選択し、選択した組の前記比較回路の出力信号に基いて動作し、選択した組の前記出力端子の電圧が選択した組の前記参照電圧に一致するように、選択した組の前記第1および第2のトランジスタを交互にオンさせる、請求項1から請求項8までのいずれかに記載の半導体装置。一方端子が直流電源電圧のラインに接続されたインダクタと、一方端子が負荷に接続され、他方端子が基準電圧のラインに接続されたコンデンサと、前記インダクタの他方端子と前記基準電圧のラインとの間に接続された第1のトランジスタと、前記インダクタの他方端子と前記コンデンサの一方端子との間に接続された第2のトランジスタと、前記コンデンサの端子間電圧と参照電圧との高低を比較し、比較結果を示す信号を出力する比較回路と、前記比較回路の出力信号に基いて動作し、前記コンデンサの端子間電圧が前記参照電圧に一致するように前記第1および第2のトランジスタを交互にオンさせる制御回路とを備え、前記比較回路の応答速度は複数段階に切換可能になっている、DC/DCコンバータ。前記インダクタおよび前記第1のトランジスタは1組設けられ、前記コンデンサ、前記第2のトランジスタ、および前記比較回路は複数組設けられ、前記制御回路は、前記複数組の前記比較回路の出力信号に基いて前記複数組のうちのいずれか1つの組を選択し、選択した組の前記比較回路の出力信号に基いて動作し、選択した組の前記出力端子の電圧が選択した組の前記参照電圧に一致するように、選択した組の前記第1および第2のトランジスタを交互にオンさせる、請求項10に記載のDC/DCコンバータ。しかし、従来のDC/DCコンバータは効率が低いと言う問題があった。それゆえに、この発明の主たる目的は、効率が高い半導体装置と、それを用いたDC/DCコンバータとを提供することである。この発明に係る半導体装置は、インダクタを介して直流電源電圧を受ける入力端子と、負荷に接続されるとともに、コンデンサを介して基準電圧のラインに接続される出力端子と、入力端子と基準電圧のラインとの間に接続された第1のトランジスタと、入力端子と出力端子の間に接続された第2のトランジスタと、出力端子の電圧と参照電圧との高低を比較し、比較結果を示す信号を出力する比較回路と、比較回路の出力信号に基いて動作し、出力端子の電圧が参照電圧に一致するように第1および第2のトランジスタを交互にオンさせる制御回路とを備えたものである。ここで、比較回路の応答速度は複数段階に切換可能になっている。また、この発明に係るDC/DCコンバータは、一方端子が直流電源電圧のラインに接続されたインダクタと、一方端子が負荷に接続され、他方端子が基準電圧のラインに接続されたコンデンサと、インダクタの他方端子と基準電圧のラインとの間に接続された第1のトランジスタと、インダクタの他方端子とコンデンサの一方端子との間に接続された第2のトランジスタと、コンデンサの端子間電圧と参照電圧との高低を比較し、比較結果を示す信号を出力する比較回路と、比較回路の出力信号に基いて動作し、コンデンサの端子間電圧が参照電圧に一致するように第1および第2のトランジスタを交互にオンさせる制御回路とを備えたものである。ここで、比較回路の応答速度は複数段階に切換可能になっている。この発明に係る半導体装置およびDC/DCコンバータでは、比較回路の応答速度は複数段階に切換可能になっている。したがって、高い応答速度が不要である場合は比較回路の応答速度を低く設定し、高い応答速度が必要である場合だけ比較回路の応答速度を高く設定することにより、比較回路の消費電力を低減化することができる。よって、効率の向上を図ることができる。[実施の形態1]本発明の実施の形態1による半導体チップ1は、図1に示すように、入力端子T0、複数図1では3つの出力端子T1~T3、DC/DCコンバータ2、CPUCentralProcessingUnit3、RAMRandomAccessMemory4、およびROMReadOnlyMemory5を備える。入力端子T0はインダクタLの一方端子に接続され、インダクタLの他方端子は直流電源電圧VDDを受ける。出力端子T1~T3はそれぞれコンデンサC1~C3の一方端子に接続され、コンデンサC1~C3の他方端子はともに接地電圧VSSを受ける。また、出力端子T1,T2は、それぞれ負荷6,7に接続される。負荷6,7の各々は、たとえば2次電池、センサである。出力端子T3は、半導体チップ1内の電源配線を介してCPU3、RAM4、およびROM5の電源ノードに接続される。DC/DCコンバータ2は、インダクタLに電流を流してインダクタLに電磁エネルギーを蓄え、その電磁エネルギーによってインダクタLに流れる電流を出力端子T1~T3に分配し、コンデンサC1~C3をそれぞれ直流電圧V1~V3に充電する。直流電圧V1,V2は、それぞれ負荷6,7に供給される。直流電圧V3は、CPU3、RAM4、ROM5などの半導体チップ1内の回路に電源電圧として供給される。また、DC/DCコンバータ2は、CPU3からのモード設定信号φMがHレベルである場合は低リップルモードに設定され、モード設定信号φMがLレベルである場合は低消費電力モードに設定される。低リップルモードでは、出力電圧V1~V3のリップルが小さく抑制される一方、DC/DCコンバータ2の消費電力が大きくなる。また、低消費電力モードでは、DC/DCコンバータ2の消費電力が小さく抑制される一方、出力電圧V1~V3のリップルを小さく抑制する能力は低下する。ROM4には、所定のプログラムが格納されている。RAM4は、データの書き換えが可能なメモリである。CPU3は、ROM4に格納されたプログラムを実行し、RAM4を用いてデータの計算、加工を行なう。また、CPU3は、入力されたデータに基づいてモード設定信号φMを生成する。モード設定信号φMは、たとえば、負荷6,7が軽い場合はLレベルに設定され、負荷6,7が重い場合はHレベルに設定される。DC/DCコンバータ2は、図2に示すように、分圧回路11~13、VR発生回路14、比較回路15~17、制御回路18、NチャネルMOSトランジスタQ、およびPチャネルMOSトランジスタP1~P3を含む。分圧回路11は、出力電圧V1を1/N1ただし、N1は1以上の実数であるに分圧する。分圧回路12は、出力電圧V2を1/N2ただし、N2は1以上の実数であるに分圧する。分圧回路13は、出力電圧V3を1/N3ただし、N3は1以上の実数であるに分圧する。分圧回路11~13の出力電圧V11~V13は、それぞれV1/N1,V2/N2,V3/N3となる。たとえば、V1>V2>V3、N1>N2>N3、V1/N1=V2/N2=V3/N3である。VR発生回路14は、参照電圧VRを生成する。比較回路15は、分圧回路11の出力電圧V11と参照電圧VRとの高低を比較し、V11<VRである場合は信号VC1をLレベルにし、V11≧VRである場合は信号VC1をHレベルにする。比較回路16は、分圧回路12の出力電圧V12と参照電圧VRとの高低を比較し、V12<VRである場合は信号VC2をLレベルにし、V12≧VRである場合は信号VC2をHレベルにする。比較回路17は、分圧回路13の出力電圧V13と参照電圧VRとの高低を比較し、V13<VRである場合は信号VC3をLレベルにし、V13≧VRである場合は信号VC3をHレベルにする。また、比較回路15~17の各々の応答速度は、複数段階に切換可能になっている。制御信号φSがHレベルである場合は比較回路15~17の応答速度は速くなり、制御信号φSがLレベルである場合は比較回路15~17の応答速度は遅くなる。制御回路18は、モード設定信号φMがHレベルである場合は制御信号φSをHレベルにし、モード設定信号φMがLレベルである場合は制御信号φSをLレベルにする。NチャネルMOSトランジスタQは、入力端子T0と接地電圧VSSのラインとの間に接続され、そのゲートは制御信号VS0を受ける。PチャネルMOSトランジスタP1~P3のソースはともに入力端子T0に接続され、それらのドレインはそれぞれ出力端子T1~T3に接続され、それらのゲートはそれぞれ制御信号VS1~VS3を受ける。制御回路18は、比較回路15の出力信号VC1がLレベルである場合は、NチャネルMOSトランジスタQとPチャネルMOSトランジスタP1を所定の周期で交互にオンさせて出力端子T1に直流電流を供給し、比較回路15の出力信号VC1がHレベルである場合は、PチャネルMOSトランジスタP1をオフ状態に固定して出力端子T1への電流の供給を停止する。すなわち、トランジスタQがオンされるとともにトランジスタP1がオフされると、電源電圧VDDのラインからインダクタLおよびトランジスタQを介して接地電圧VSSのラインに電流が流れ、インダクタLに電磁エネルギーが蓄えられる。次に、トランジスタQがオフされるとともにトランジスタP1がオンされると、インダクタLに蓄えられた電磁エネルギーによってインダクタLに電流が流れ続け、その電流がトランジスタP1を介してコンデンサC1に供給され、コンデンサC1が充電される。同様に、制御回路18は、比較回路16の出力信号VC2がLレベルである場合は、NチャネルMOSトランジスタQとPチャネルMOSトランジスタP2を所定の周期で交互にオンさせて出力端子T2に直流電流を供給し、比較回路16の出力信号VC2がHレベルである場合は、PチャネルMOSトランジスタP2をオフ状態に固定して出力端子T2への電流の供給を停止する。また、制御回路18は、比較回路17の出力信号VC3がLレベルである場合は、NチャネルMOSトランジスタQとPチャネルMOSトランジスタP3を所定の周期で交互にオンさせて出力端子T3に直流電流を供給し、比較回路17の出力信号VC3がHレベルである場合は、PチャネルMOSトランジスタP3をオフ状態に固定して出力端子T3への電流の供給を停止する。また、比較回路15~17には、予め優先順位が付けられている。ここでは、比較回路15の優先度が最も高く、比較回路16の優先度は2番目に高く、比較回路17の優先度が最も低いものとする。比較回路15~17のうちの複数の比較回路の出力信号がLレベルになった場合は、優先度の高い比較回路の出力信号に対応する出力端子に電流が供給される。たとえば、比較回路15~17の出力信号VC1~VC3がともにLレベルである場合、制御回路18は、まず比較回路15の出力信号VC1がHレベルになるまでトランジスタQ,P1を交互にオンさせ、次に比較回路16の出力信号VC2がHレベルになるまでトランジスタQ,P2を交互にオンさせ、最後に比較回路17の出力信号VC3がHレベルになるまでトランジスタQ,P3を交互にオンさせる。図3は、比較回路15の構成を示す回路ブロック図である。図3において、比較回路15は、バイアス発生回路20、PチャネルMOSトランジスタ21~26、およびNチャネルMOSトランジスタ27~31を含む。バイアス発生回路20は、制御信号φSがLレベルである場合はバイアス電圧VBを低レベルに設定し、制御信号φSがHレベルである場合はバイアス電圧VBを高レベルに設定する。トランジスタ23と27、トランジスタ21と28、トランジスタ24と25と29、トランジスタ22と31は、それぞれ電源電圧VDDのラインと接地電圧VSSのラインとの間に直列接続される。トランジスタ26と30は、トランジスタ24のドレインノードN24と接地電圧VSSのラインとの間に直列接続される。トランジスタ27のゲートは、バイアス電圧VBを受ける。トランジスタ23,24のゲートは、ともにトランジスタ23のドレインに接続される。トランジスタ21,22のゲートは、ともにトランジスタ21のドレインに接続される。トランジスタ28,29のゲートは、ともにトランジスタ29のドレインノードN25に接続される。トランジスタ30,31のゲートは、ともにトランジスタ30のドレインノードN26に接続される。トランジスタ25のゲートは参照電圧VRを受け、トランジスタ26のゲートは分圧回路11の出力電圧V11を受ける。トランジスタ22,31のドレインに現れる信号が比較回路15の出力信号VC1となる。トランジスタ23,27は直列接続され、トランジスタ23,24のゲートは互いに接続されているので、トランジスタ23,24,27には、バイアス電圧VBに応じた値の電流が流れる。トランジスタ24に流れる電流は、比較回路15のバイアス電流IBとなる。バイアス電流IBは、トランジスタ25と26に分流される。トランジスタ25に流れる電流I25とトランジスタ26に流れる電流I26の和は、バイアス電流IBとなる。また、トランジスタ25,29は直列接続され、トランジスタ28,29のゲートは互いに接続され、トランジスタ21,28は直列接続され、トランジスタ21,22のゲートは互いに接続されているので、トランジスタ21,22,25,28,29には、トランジスタ25に流れる電流I25に応じた値の電流が流れる。また、トランジスタ26,30は直列接続され、トランジスタ30,31のゲートは互いに接続されているので、トランジスタ26,30,31には、トランジスタ26に流れる電流I26に応じた値の電流が流れる。V11<VRである場合は、トランジスタ26に流れる電流I26がトランジスタ25に流れる電流I25よりも大きくなり、トランジスタ31に流れる電流がトランジスタ22に流れる電流よりも大きくなって、比較回路15の出力信号VC1がLレベルになる。V11>VRになると、トランジスタ26に流れる電流I26がトランジスタ25に流れる電流I25よりも小さくなり、トランジスタ31に流れる電流がトランジスタ22に流れる電流よりも小さくなって、比較回路15の出力信号VC1がHレベルになる。また、バイアス電圧VBが低レベルである場合は、バイアス電流IBが低レベルになる。このため、入力電圧V11の変化に対する出力信号VC1の応答速度レベル変化が遅くなる反面、比較回路15の消費電力が小さくなる。逆に、バイアス電圧VBが高レベルである場合は、バイアス電流IBが高レベルになる。このため、入力電圧V11の変化に対する出力信号VC1の応答速度が速くなる反面、比較回路15の消費電力が大きくなる。比較回路16,17の各々の構成および動作は、比較回路15と同様であるので、その説明は繰り返さない。図4a~hは、図1~図3に示したDC/DCコンバータ2の動作を例示するタイムチャートである。図4aは出力電圧V1~V3を示し、図4b~eはそれぞれ制御信号VS0~VS3を示し、図4f~hは比較回路15~17の出力信号VC1~VC3を示している。制御信号VS0~VS3は、4つのトランジスタQ,P1~P3のうちの2個以上のトランジスタが同時にオンしないように変化する。図4a~hでは、昇圧動作はまず目標電圧N1×VRを割り込んだ出力電圧V1に対して行なわれる図4の1μsec付近参照。すなわち、制御回路18は、制御信号VS0をHレベルに立ち上げてNチャネルMOSトランジスタQをオンさせ、インダクタLに流れる電流を増加させる。制御回路18は、インダクタLの電流が大きくなり過ぎない適切な時間が経過した後に、制御信号VS0をLレベルに立ち下げてNチャネルMOSトランジスタQをオフさせ、制御信号VS1をLレベルに立ち下げてPチャネルMOSトランジスタP1をオンさせる。これにより、インダクタLの電流がPチャネルMOSトランジスタP1を介してコンデンサC1および負荷6に供給され、コンデンサC1が充電される。制御回路18は、インダクタLの電流が減少すると、その電流が逆流しない適切な時間が経過した後に、制御信号VS1をHレベルに立ち上げてPチャネルMOSトランジスタP1をオフさせる。その後、制御回路18は、制御信号VS0をHレベルに立ち上げてNチャネルMOSトランジスタQをオンさせ、インダクタLの電流を再度増加させる。このような手順を繰り返すと、出力電圧V1は上昇し、32μsec付近で目標電圧N1×VRを超え、その後しばらくPチャネルMOSトランジスタP1はオフ状態に維持される。また、出力電圧V2は、24μsec付近から目標電圧N2×VRを割り込んでいる。出力電圧V2の優先度は出力電圧V1の優先度よりも低いので、出力電圧V1に対する昇圧動作が終了した後32μsec以降に出力電圧V2に対する昇圧動作が行なわれる。すなわち、制御回路18は、制御信号VS0をHレベルに立ち上げてNチャネルMOSトランジスタQをオンさせ、インダクタLの電流に流れる電流を増加させる。制御回路18は、インダクタLの電流が大きくなり過ぎない適切な時間が経過した後に、制御信号VS0をLレベルに立ち下げてNチャネルMOSトランジスタQをオフさせ、制御信号VS2をLレベルに立ち下げてPチャネルMOSトランジスタP2をオンさせる。これにより、インダクタLの電流がPチャネルMOSトランジスタP2を介してコンデンサC2および負荷7に供給され、コンデンサC2が充電される。制御回路18は、インダクタLの電流が減少すると、その電流が逆流しない適切な時間が経過した後に、制御信号VS2をHレベルに立ち上げてPチャネルMOSトランジスタP2をオフさせる。その後、制御回路18は、制御信号VS0をHレベルに立ち上げてNチャネルMOSトランジスタQをオンさせ、インダクタLの電流を再度増加させる。このような手順を繰り返すと、出力電圧V2は上昇し、45μsec付近で目標電圧N2×VRを超え、その後しばらくPチャネルMOSトランジスタP2はオフ状態に維持される。また、出力電圧V3は34μsec付近から目標電圧N3×VRを割り込んでいる。出力電圧V3の優先度は出力電圧V1,V2の優先度よりも低いので、出力電圧V1,V2に対する昇圧動作が終了した後45μsec以降に出力電圧V3に対する昇圧動作が行なわれる。すなわち、制御回路18は、制御信号VS0をHレベルに立ち上げてNチャネルMOSトランジスタQをオンさせ、インダクタLの電流に流れる電流を増加させる。制御回路18は、インダクタLの電流が大きくなり過ぎない適切な時間が経過した後に、制御信号VS0をLレベルに立ち下げてNチャネルMOSトランジスタQをオフさせ、制御信号VS3をLレベルに立ち下げてPチャネルMOSトランジスタP3をオンさせる。これにより、インダクタLの電流がPチャネルMOSトランジスタP3を介してコンデンサC3に供給され、コンデンサC3が充電される。制御回路18は、インダクタLの電流が減少すると、その電流が逆流しない適切な時間が経過した後に、制御信号VS3をHレベルに立ち上げてPチャネルMOSトランジスタP3をオフさせる。その後、制御回路18は、制御信号VS0をHレベルに立ち上げてNチャネルMOSトランジスタQをオンさせ、インダクタLの電流を再度増加させる。このような手順を繰り返すと、出力電圧V3は上昇し、48μsec付近で目標電圧N3×VRを超え、その後しばらくPチャネルMOSトランジスタP3はオフ状態に維持される。この実施の形態1では、比較回路15~17の応答速度が2段階に切換可能にされており、低消費電力モードにおける比較回路15~17の応答速度は低リップルモードにおける比較回路15~17の応答速度よりも遅く設定される。換言すると、比較回路15~17のバイアス電流IBが2段階に切換可能にされており、低消費電力モードにおける比較回路15~17のバイアス電流IBは低リップルモードにおける比較回路15~17のバイアス電流IBよりも小さく設定される。したがって、比較回路15~17を常時、低リップルモードに設定する場合に比べ、比較回路15~17における消費電力を小さくすることができ、DC/DCコンバータ2の効率の向上を図ることができる。なお、この実施の形態1では、モード設定信号φMに基いて制御信号φSを生成し、生成した制御信号φSを比較回路15~17に与えたが、これに限るものではなく、制御信号φSの代わりにモード設定信号φMを比較回路15~17に直接与えてもよい。[実施の形態2]図5は、本発明の実施の形態2による半導体チップの比較回路35の構成を示す回路ブロック図であって、図3と対比される図である。半導体チップの全体構成および動作は、実施の形態1と同じである。図5において、比較回路35は、比較回路15にNチャネルMOSトランジスタ36,37を追加したものである。トランジスタ36は、トランジスタ29に並列接続され、そのゲートはノードN26に接続される。トランジスタ37は、トランジスタ30に並列接続され、そのゲートはノードN25に接続される。V11<VRである場合、ノードN25,N26はそれぞれLレベルおよびHレベルにされ、トランジスタ36がオンし、トランジスタ37がオフし、出力信号VC1はLレベルになっている。V11が徐々に上昇すると、トランジスタ26に流れる電流I26が徐々に減少するとともにトランジスタ25に流れる電流I25が徐々に増加する。トランジスタ26に流れる電流I26はトランジスタ30に流れ、トランジスタ25に流れる電流I25はトランジスタ29と36に分流される。ノードN26にはトランジスタ30に流れる電流に応じたレベルの電圧が発生し、ノードN25にはトランジスタ29に流れる電流に応じたレベルの電圧が発生する。V11が参照電圧VRよりも高い所定の電圧VTH1に到達すると、ノードN25の電圧がトランジスタ37のしきい値電圧よりも高くなってトランジスタ37がオンするとともに、ノードN26の電圧がトランジスタ36のしきい値電圧よりも低くなってトランジスタ36がオフする。これにより、ノードN25,N26がそれぞれHレベルおよびLレベルにラッチされ、出力信号VC1はHレベルに立ち上げられる。逆に、V11>VRである場合、ノードN25,N26はそれぞれHレベルおよびLレベルにされ、トランジスタ36がオフし、トランジスタ37がオンし、出力信号VC1はHレベルになっている。V11が徐々に下降すると、トランジスタ26に流れる電流I26が徐々に増大するとともにトランジスタ25に流れる電流I25が徐々に減少する。トランジスタ26に流れる電流I26はトランジスタ30と37に分流され、トランジスタ25に流れる電流I25はトランジスタ29に流れる。ノードN26にはトランジスタ30に流れる電流に応じたレベルの電圧が発生し、ノードN25にはトランジスタ29に流れる電流に応じたレベルの電圧が発生する。V11が参照電圧VRよりも低い所定の電圧VTH2に到達すると、ノードN26の電圧がトランジスタ36のしきい値電圧よりも高くなってトランジスタ36がオンするとともに、ノードN25の電圧がトランジスタ37のしきい値電圧よりも低くなってトランジスタ37がオフする。これにより、ノードN25,N26がそれぞれLレベルおよびHレベルにラッチされ、出力信号VC1はLレベルに立ち下げられる。この場合、VTH1>VTH2となり、オフセット幅VOF=VTH1-VTH2が発生する。したがって、V11がVR付近で細かく増減する場合に出力信号VC1が激しく変動するのを防止することができ、昇圧動作を安定させることができる。なお、比較回路35の出力信号VC1がHレベルである期間では、制御回路18のうちの制御信号VS0,VS1の生成に関連する部分を休止状態にすることにより、制御回路18の消費電力も小さくすることができる。したがって、オフセット幅VOFを設定することにより、信号VC1がHレベルである期間を長くすることができ、制御回路18の消費電力の低減化を図ることができる。また、トランジスタ25に流れる電流I25はトランジスタ29と36に分流されるので、トランジスタ36の電流駆動能力すなわちサイズが大きいほどノードN25の電圧が上昇し難くなり、トランジスタ37がオンする際のV11=VTH1は高くなる。また、トランジスタ26に流れる電流I26はトランジスタ30と37に分流されるので、トランジスタ37の電流駆動能力が大きいほどノードN26の電圧が上昇し難くなり、トランジスタ36がオンするときのV11=VTH2は低くなる。したがって、トランジスタ36,37の電流駆動能力が大きいほどオフセット幅VOF=VTH1-VTH2が大きくなる。また、比較回路16,17も比較回路35と同様の構成にされる。[実施の形態3]図6は、本発明の実施の形態3による半導体チップの比較回路40の構成を示す回路ブロック図であって、図5と対比される図である。半導体チップの全体構成および動作は、実施の形態1と同じである。図6において、比較回路40は、図5の比較回路35にNチャネルMOSトランジスタ41,42および抵抗素子43,44を追加したものである。トランジスタ41および抵抗素子43はノードN25と接地電圧VSSのラインとの間に直列接続され、トランジスタ42および抵抗素子44はノードN26と接地電圧VSSのラインとの間に直列接続される。トランジスタ41,42のゲートは、それぞれノードN26,N25に接続される。V11<VRである場合、ノードN25,N26はそれぞれLレベルおよびHレベルにされ、トランジスタ36,41がオンし、トランジスタ37,42がオフし、出力信号VC1はLレベルになっている。V11が徐々に上昇すると、トランジスタ26に流れる電流I26が徐々に減少するとともにトランジスタ25に流れる電流I25が徐々に増加する。トランジスタ26に流れる電流I26はトランジスタ30に流れ、トランジスタ25に流れる電流I25はトランジスタ29と36と41に分流される。ノードN26にはトランジスタ30に流れる電流に応じたレベルの電圧が発生し、ノードN25には抵抗素子43に流れる電流に応じたレベルの電圧が発生する。V11が参照電圧VRよりも高い所定の電圧VTH1に到達すると、ノードN25の電圧がトランジスタ37,42のしきい値電圧よりも高くなってトランジスタ37,42がオンするとともに、ノードN26の電圧がトランジスタ36,41のしきい値電圧よりも低くなってトランジスタ36,41がオフする。これにより、ノードN25,N26がそれぞれHレベルおよびLレベルにラッチされ、出力信号VC1はHレベルに立ち上げられる。逆に、V11>VRである場合、ノードN25,N26はそれぞれHレベルおよびLレベルにされ、トランジスタ36,41がオフし、トランジスタ37,42がオンし、出力信号VC1はHレベルになっている。V11が徐々に下降すると、トランジスタ26に流れる電流I26が徐々に増大するとともにトランジスタ25に流れる電流I25が徐々に減少する。トランジスタ26に流れる電流I26はトランジスタ30と37と42に分流され、トランジスタ25に流れる電流I25はトランジスタ29に流れる。ノードN26には抵抗素子44に流れる電流に応じたレベルの電圧が発生し、ノードN25にはトランジスタ29に流れる電流に応じたレベルの電圧が発生する。V11が参照電圧VRよりも低い所定の電圧VTH2に到達すると、ノードN26の電圧がトランジスタ36,41のしきい値電圧よりも高くなってトランジスタ36,41がオンするとともに、ノードN25の電圧がトランジスタ37,42のしきい値電圧よりも低くなってトランジスタ37,42がオフする。これにより、ノードN25,N26がそれぞれLレベルおよびHレベルにラッチされ、出力信号VC1はLレベルに立ち下げられる。この場合、VTH1>VTH2となり、オフセット幅VOF=VTH1-VTH2が発生する。したがって、V11がVR付近で細かく増減する場合に出力信号VC1が激しく変動するのを防止することができ、昇圧動作を安定させることができる。なお、トランジスタ41がオンしているときのノードN25の電圧は、抵抗素子43に流れる電流と抵抗素子43の抵抗値との積になるので、バイアス電流IBが小さいほどノードN25の電圧が上昇し難くなり、トランジスタ37,42がオンする際のV11=VTH1は高くなる。また、トランジスタ42がオンしているときのノードN26の電圧は、抵抗素子44に流れる電流と抵抗素子44の抵抗値との積になるので、バイアス電流IBが小さいほどノードN26の電圧が上昇し難くなり、トランジスタ36,41がオンする際のV11=VTH2は低くなる。したがって、バイアス電流IBが小さいほどオフセット幅VOF=VTH1-VTH2が大きくなる。オフセット幅VOFが大きくなると、比較回路35の応答速度が遅くなる。また、図3の比較回路15にトランジスタ36,37のみを追加した比較回路では、バイアス電流IBを増減させてもオフセット幅VOFの変化は小さい。また、図3の比較回路15にトランジスタ41,42および抵抗素子43,44のみを追加した比較回路では、バイアス電流IBを増減させるとオフセット幅VOFが大きく変化する。そこで、図3の比較回路15にトランジスタ36,37と、トランジスタ41,42および抵抗素子43,44の両方を追加することにより、オフセット幅VOFのバイアス電流依存性を所望のレベルに設定することができる。また、比較回路16,17も比較回路40と同様の構成にされる。[実施の形態4]図7は、本発明の実施の形態4による半導体チップの比較回路45の構成を示す回路ブロック図であって、図6と対比される図である。半導体チップの全体構成および動作は、実施の形態1と同じである。図6において、比較回路45は、図6の比較回路40にNチャネルMOSトランジスタ46,47を追加したものである。トランジスタ46,47は、トランジスタ27のドレインとソースの間に直列接続される。トランジスタ46のゲートは、トランジスタ27のゲートに接続される。トランジスタ47のゲートは、制御信号φSを受ける。バイアス発生回路20は、一定の低レベルのバイアス電圧VBを発生する。制御信号φSがLレベルである場合は、トランジスタ47がオフし、トランジスタ23,24にはトランジスタ27に流れる電流に応じた値の電流が流れ、バイアス電流IBは低レベルに設定される。制御信号φSがHレベルである場合は、トランジスタ47がオンし、トランジスタ23,24にはトランジスタ27,46に流れる電流に応じた値の電流が流れ、バイアス電流IBは高レベルに設定される。比較回路45の他の構成および動作は、図6の比較回路40と同じであるので、その説明は繰り返さない。この実施の形態4でも、実施の形態3と同じ効果が得られる。[実施の形態5]図8は、本発明の実施の形態5による半導体チップの比較回路50の構成を示す回路ブロック図であって、図7と対比される図である。半導体チップの全体構成および動作は、実施の形態1と同じである。図7において、比較回路50は、図7の比較回路45のNチャネルMOSトランジスタ41,42および抵抗素子43,44をNチャネルMOSトランジスタ51~54およびインバータ55で置換したものである。トランジスタ51,53は、トランジスタ36のドレインとソースの間に直列接続される。トランジスタ52,54は、トランジスタ37のドレインとソースの間に直列接続される。トランジスタ51,52のゲートは、それぞれノードN26,N25に接続される。インバータ55は、制御信号φSを反転させてトランジスタ53,54のゲートに与える。制御信号φSがHレベルである場合は、トランジスタ53,54がオフし、トランジスタ25に流れる電流I25はトランジスタ29と36に分流され、トランジスタ26に流れる電流はトランジスタ30と37に分流される。したがって、ノードN25,N26の電圧が比較的上昇し易くなり、オフセット幅VOFは比較的小さくなって応答速度が速くなる。また、制御信号φSがLレベルである場合は、トランジスタ53,54がオンし、トランジスタ25に流れる電流I25はトランジスタ29と36と51に分流され、トランジスタ26に流れる電流はトランジスタ30と37と52に分流される。したがって、ノードN25,N26の電圧が比較的上昇し難くなり、オフセット幅VOFは比較的大きくなって応答速度が遅くなる。比較回路50の他の構成および動作は、図7の比較回路45と同じであるので、その説明は繰り返さない。この実施の形態5でも、実施の形態4と同じ効果が得られる。[実施の形態6]図9は、本発明の実施の形態6による半導体チップ60の構成を示す回路ブロック図であって、図1と対比される図である。図9において、この半導体チップ60は、図1の半導体チップ1に電流センサ61~63を追加したものである。電流センサ61~63は、それぞれDC/DCコンバータ2から出力端子T1~T3に供給される電流I1~I3を検出し、検出した電流値を示す信号をCPU3に与える。CPU3は、電流センサ61の出力信号に基き、電流I1~I3のうちの少なくとも1つの電流が所定のしきい値電流を超えた場合はモード設定信号φMをHレベルにして半導体チップ60を低リップルモードに設定し、電流I1~I3がともに所定のしきい値電流よりも小さい場合はモード設定信号φMをLレベルにして半導体チップ60を低消費電力モードに設定する。半導体チップ60の他の構成および動作は、図1の半導体チップ1と同じであるので、その説明は繰り返さない。なお、この実施の形態6では、DC/DCコンバータ2から出力端子T1~T3に流れる電流に基いて半導体チップ60のモードを設定したが、入力端子T0からDC/DCコンバータ2に流れる入力電流を検出し、その検出値に基いて半導体チップのモードを設定してもよい。その場合、CPU3は、入力電流が所定のしきい値電流を超えたときはモード設定信号φMをHレベルにして半導体チップを低リップルモードに設定し、入力電流が所定のしきい値電流よりも小さい場合はモード設定信号φMをLレベルにして半導体チップを低消費電力モードに設定する。[実施の形態7]図10は、本発明の実施の形態7による半導体チップのDC/DCコンバータ65の構成を示す回路ブロック図であって、図2と対比される図である。図10において、このDC/DCコンバータ65では、制御信号φSが比較回路15~17だけでなく分圧回路11~13にも与えられる。分圧回路11~13の各々の分圧比1/Nは2段階に切換可能になっている。低消費電力モードにおいて出力電圧V1~V3が若干低下しても差し支えない場合は、分圧回路11~13の各々の分圧比1/Nを大きくして出力電圧V1~V3を低下させる。すなわち、分圧回路11は、制御信号φSがHレベルである場合は、出力電圧V1を1/N1ただし、N1は1以上の実数であるに分圧し、制御信号φSがLレベルである場合は、出力電圧V1を1/N11ただし、N11はN1よりも小さな正の実数であるに分圧する。また、分圧回路12は、制御信号φSがHレベルである場合は、出力電圧V1を1/N2ただし、N2は1以上の実数であるに分圧し、制御信号φSがLレベルである場合は、出力電圧V2を1/N12ただし、N12はN2よりも小さな正の実数であるに分圧する。また、分圧回路13は、制御信号φSがHレベルである場合は、出力電圧V3を1/N3ただし、N3は1以上の実数であるに分圧し、制御信号φSがLレベルである場合は、出力電圧V3を1/N13ただし、N13はN3よりも小さな正の実数であるに分圧する。この実施の形態7では、低消費電力モード時は、分圧回路11~13の分圧比1/Nを大きくして出力電圧V1~V3を低下させるので、消費電力をさらに低くすることができる。また、DC/DCコンバータでは、低負荷時には、出力端子T1~T3に電流を供給すると出力電圧V1~V3が急に上昇して目標電圧をオーバーシュートしてしまうと言う問題がある。しかし、本実施の形態7では、低消費電力モード時に分圧回路11~13の分圧比1/Nを高く設定するので、目標電圧に対する出力電圧V1~V3のオーバーシュートを小さく抑制することができる。なお、この実施の形態7では、低リップルモードか低消費電力モードかで分圧回路11~13の分圧比1/Nを切換えたが、低消費電力モードであり、かつ低負荷であるときだけ分圧回路11~13の分圧比1/Nを高く設定してもよい。[実施の形態8]図11は、本発明の実施の形態8による半導体チップのDC/DCコンバータ66の構成を示す回路ブロック図であって、図2と対比される図である。図11において、このDC/DCコンバータ66では、制御信号φSが比較回路15~17だけでなくVR発生回路14にも与えられる。VR発生回路14の出力電圧VRのレベルは2段階に切換可能になっている。低消費電力モードにおいて出力電圧V1~V3が若干低下しても差し支えない場合は、参照電圧VRを低下させて出力電圧V1~V3を低下させる。すなわち、VR発生回路14は、制御信号φSがHレベルである場合は、出力電圧VRを高レベルに設定し、制御信号φSがLレベルである場合は、出力電圧VRを低レベルに設定する。この実施の形態8では、低消費電力モード時は、参照電圧VRを低下させて出力電圧V1~V3を低下させるので、消費電力をさらに低くすることができる。また、DC/DCコンバータでは、低負荷時には、出力端子T1~T3に電流を供給すると出力電圧V1~V3が急に上昇して目標電圧をオーバーシュートしてしまうと言う問題がある。しかし、本実施の形態8では、低消費電力モード時に参照電圧VRを低く設定するので、目標電圧に対する出力電圧V1~V3のオーバーシュートを小さく抑制することができる。なお、この実施の形態8では、低リップルモードか低消費電力モードかで参照電圧VRのレベルを切換えたが、低消費電力モードであり、かつ低負荷であるときだけ参照電圧VRを低く設定してもよい。なお、以上の実施の形態1~8では、本願発明が3出力のDC/DCコンバータに適用された場合について説明したが、本願発明は1出力、2出力、あるいは4以上の出力のDC/DCコンバータにも適用可能である。また、MOSトランジスタの代わりにバイポーラトランジスタを使用してもよい。また、3つの出力端子T1~T3に優先順位を付け、インダクタLに蓄積したエネルギーを優先度の高い1つの出力端子に出力したが、これに限るものではなく、コンデンサC1~C3の充電方法は他の方式でも構わない。また、昇圧型のDC/DCコンバータについて説明したが、本願発明は、降圧型、反転型、あるいはそれらを組み合わせた複合型のDC/DCコンバータにも適用可能である。また、比較回路15~17の各々の応答速度を2段階に切換えたが、3段階以上の複数段階に切換えてもよい。また、全比較回路15~17の応答速度を複数段階に切換えたが、一部の比較回路たとえば、15,16の応答速度を複数段階に切換え、他の比較回路この場合は17の応答速度を一定に保持してもよい。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"