複数本の列データ線と複数本の行走査線とが交差する複数の交差部のそれぞれに画素が配置されており、各フレームを1フレーム期間より短時間である表示期間をもつ複数のサブフレームにより構成し、それら複数のサブフレームを表示すべき階調に応じて1ビットのデジタルデータにより選択的にオン、オフにして1フレームの画像を表示すべき階調に応じたサブフレームの組み合わせで前記画素が駆動されて表示を行う表示部と、前記複数本の列データ線にそれぞれ前記デジタルデータを1水平走査期間単位で出力する水平走査手段と、前記複数本の行走査線を1水平走査期間単位で1本ずつ順次に選択する行選択信号を出力する垂直走査手段と、前記表示部を構成する複数の前記画素のすべてに共通に接続された共通信号線を介して、前記表示部内の複数の前記画素のすべてに前記デジタルデータを書き込み終了した後のタイミングでトリガパルスを出力するトリガパルス発生手段とを備え、前記表示部内の複数の前記画素のそれぞれは、離間対向配置された画素電極と共通電極との間に液晶層が封入された構造の液晶表示素子と、前記列データ線を介して供給される前記デジタルデータを、前記行選択信号による画素選択時にサンプリングして保持する第1のシフトレジスタで構成された保持部と、前記共通信号線を介して前記トリガパルスが供給された時に、前記保持部に保持された前記デジタルデータを転送して前記画素電極に印加する第2のシフトレジスタで構成された出力部とを有することを特徴とする液晶表示装置。前記第1のシフトレジスタは、前記列データ線にドレインが接続され、前記行走査線にゲートが接続された第1スイッチングトランジスタと、前記第1スイッチングトランジスタのソースに入力端子が接続された第1インバータとよりなり、前記第2のシフトレジスタは、前記第1インバータの出力端子にドレインが接続され、前記共通信号線にゲートが接続された第2スイッチングトランジスタと、前記第2スイッチングトランジスタのソースに入力端子が接続された第2インバータとよりなり、前記第2インバータの出力端子が前記画素電極に接続されていることを特徴とする請求項1記載の液晶表示装置。前記第1のシフトレジスタは、前記列データ線に入力端子が接続され、互いに逆論理値の行選択信号が供給される2本の前記行走査線に制御端子が接続された第1トランスファゲートと、前記第1トランスファゲートの出力端子に入力端子が接続された第1インバータとよりなり、前記第2のシフトレジスタは、前記第1インバータの出力端子に入力端子が接続され、互いに逆論理値のトリガパルスが供給される2本の前記共通信号線に制御端子が接続された第2トランスファゲートと、前記第2トランスファゲートの出力端子に入力端子が接続された第2インバータとよりなり、前記第2インバータの出力端子が前記画素電極に接続されていることを特徴とする請求項1記載の液晶表示装置。しかしながら、デジタル駆動方式はアナログ駆動方式に比べて、電気的な調整が可能であるなどの特長がある反面、デジタル駆動方式の液晶表示装置では、画素の微細化に問題がある。例えば特許文献3に記載のデジタル駆動方式の液晶表示装置では、2つのインバータの各々が2個のトランジスタからなるCMOSインバータで構成され、第1及び第2のスイッチング手段が各1個のトランジスタで構成され、第3のスイッチング手段が2つのトランスファゲートからなる4個のトランジスタで構成されているため、全部で10個のトランジスタを使用しており、画素を構成するトランジスタ数が多いため微細化の妨げになっている。本発明は以上の点に鑑みなされたもので、画素のトランジスタ数を削減することで画素の微細化を可能としたデジタル駆動方式の液晶表示装置を提供することを目的とする。上記の目的を達成するため、本発明の液晶表示装置は、複数本の列データ線と複数本の行走査線とが交差する複数の交差部のそれぞれに画素が配置されており、各フレームを1フレーム期間より短時間である表示期間をもつ複数のサブフレームにより構成し、それら複数のサブフレームを表示すべき階調に応じて1ビットのデジタルデータにより選択的にオン、オフにして1フレームの画像を表示すべき階調に応じたサブフレームの組み合わせで画素が駆動されて表示を行う表示部と、複数本の列データ線にそれぞれデジタルデータを1水平走査期間単位で出力する水平走査手段と、複数本の行走査線を1水平走査期間単位で1本ずつ順次に選択する行選択信号を出力する垂直走査手段と、表示部を構成する複数の画素のすべてに共通に接続された共通信号線を介して、表示部内の複数の画素のすべてにデジタルデータを書き込み終了した後のタイミングでトリガパルスを出力するトリガパルス発生手段とを備え、表示部内の複数の画素のそれぞれは、離間対向配置された画素電極と共通電極との間に液晶層が封入された構造の液晶表示素子と、列データ線を介して供給されるデジタルデータを、行選択信号による画素選択時にサンプリングして保持する第1のシフトレジスタで構成された保持部と、共通信号線を介してトリガパルスが供給された時に、保持部に保持されたデジタルデータを転送して画素電極に印加する第2のシフトレジスタで構成された出力部とを有することを特徴とする。また、上記の目的を達成するため、本発明の液晶表示装置は、上記の第1のシフトレジスタは、列データ線にドレインが接続され、行走査線にゲートが接続された第1スイッチングトランジスタと、第1スイッチングトランジスタのソースに入力端子が接続された第1インバータとよりなり、上記の第2のシフトレジスタは、第1インバータの出力端子にドレインが接続され、共通信号線にゲートが接続された第2スイッチングトランジスタと、第2スイッチングトランジスタのソースに入力端子が接続された第2インバータとよりなり、第2インバータの出力端子が画素電極に接続されていることを特徴とする。また、上記の目的を達成するため、本発明の液晶表示装置は、上記の第1のシフトレジスタは、列データ線に入力端子が接続され、互いに逆論理値の行選択信号が供給される2本の行走査線に制御端子が接続された第1トランスファゲートと、第1トランスファゲートの出力端子に入力端子が接続された第1インバータとよりなり、上記の第2のシフトレジスタは、第1インバータの出力端子に入力端子が接続され、互いに逆論理値のトリガパルスが供給される2本の共通信号線に制御端子が接続された第2トランスファゲートと、第2トランスファゲートの出力端子に入力端子が接続された第2インバータとよりなり、第2インバータの出力端子が画素電極に接続されていることを特徴とする。本発明によれば、デジタル駆動方式の液晶表示装置における画素の微細化を実現することができる。次に、本発明の実施の形態について図面を参照して詳細に説明する。図1は、本発明になる液晶表示装置の一実施の形態の概略全体構成図を示す。同図において、本実施の形態の液晶表示装置10は、縦方向に延在するj本の列データ線D1~Djと横方向に延在するk本の行走査線G1~Gkとの各交差部にマトリクス状に配置された複数の画素12からなる表示部11と、1水平走査期間1H単位で1行の画素12のそれぞれに対する1ビットのサブフレームデータを列データ線D1~Djに出力する水平走査回路13と、行走査線G1~Gkに対して例えば画面の最上位位置の行走査線G1から画面の最下位位置の行走査線Gk方向に1本ずつ行選択信号を1H単位で順次に供給する垂直走査回路14と、表示部11を構成する複数の画素12の全てに共通信号線TRGを介して所定のタイミングでトリガパルスを同時に供給するトリガパルス発生装置図示せずとから大略構成されている。本実施の形態の液晶表示装置10は、画素12の構成に特徴があるデジタル駆動方式の液晶表示装置である。次に、本発明の要部を構成する画素の各実施の形態について説明する。図2は、本発明になる液晶表示装置の要部の画素の第1の実施の形態の等価回路図を示す。同図において、第1の実施の形態の画素12Aは、列データ線D1~Djのうちの任意の1本の列データ線Dと、行走査線G1~Gkのうちの任意の1本の行走査線Gとの交差部に配置された一画素で、保持部21、出力部24及び液晶表示素子27より構成されている。保持部21は、ドレインが列データ線Dに接続され、ゲートが行走査線に接続された第1スイッチングトランジスタ22と、第1スイッチングトランジスタ22のソースに入力端子が接続された第1インバータ23とからなり、全体として第1のシフトレジスタを構成している。出力部24は、ドレインが第1インバータ23の出力端子に接続され、ゲートが共通信号線TRGに接続された第2スイッチングトランジスタ25と、第2スイッチングトランジスタ25のソースに入力端子が接続された第2インバータ26とからなり、全体として第2のシフトレジスタを構成している。液晶表示素子27は、第2インバータ26の出力端子に接続された画素電極PEと、画素電極PEに離間対向して配置された共通電極CEと、画素電極PEと共通電極CEとの間の空間に充填封止された液晶層LCMとからなる公知の構成である。なお、ここでは、第1スイッチングトランジスタ22と第2スイッチングトランジスタ25とは、一例としていずれもNチャンネルMOS型トランジスタ以下、NMOSトランジスタというである。次に、本実施の形態の画素12Aの書き込みと読み出しの動作について、図3及び図4のタイミングチャートを併せ参照して説明する。まず、書き込み動作について説明する。図3Aは、表示部11を構成する全ての画素12に対する書き込みと読み出しを模式的に示しており、同図Aの斜線部分が書き込みを示している。いま、画素12Aに接続された列データ線Dに対して水平走査回路13から図3B及び図4Aに示すように、サブフレームB0の1ビットのサブフレームデータが時刻t1から時刻t4までの期間出力されたものとする。このときには、画素12Aと同じ1行の他の画素12にそれぞれ接続された列データ線にもサブフレームB0の各1ビットのサブフレームデータがそれぞれ出力される。なお、図4Aに示す1ビットのサブフレームデータは、説明の便宜上、論理値1としているが、論理値0のときは時刻t1~t4の期間ローレベルとされる。続いて、上記の時刻t1の直後の時刻t2から上記の時刻t4の直前の時刻t3までの期間、図3C及び図4Bに示すように、垂直走査回路14から行走査線Gを介してハイレベルVDDの行選択信号が、画素12Aを含む1行のj個の画素12に入力されてそれらの画素12が選択される。この画素選択状態で画素12A内の第1スイッチングトランジスタ22はオンとされ、この時列データ線Dを介して供給されている図3B及び図4Aに示す1ビットのサブフレームデータをサンプリングして第1インバータ23へ供給する。第1インバータ23は、入力されたサブフレームデータと逆論理値のデータを出力する。ここで、図4Cに示すように共通信号線TRGには時刻t1から後述する読み出し開始時刻t5までの期間はトリガパルスは入力されず共通信号線TRGはローレベルとなっているので、第2スイッチングトランジスタ25はオフ状態とされている。このため、時刻t3で図4Bに示すように行選択信号がローレベルとなり、画素12Aを含む1行のj個の画素12が非選択状態となっても、第1インバータ23は画素選択時に第1トランジスタ22によりサンプリングされたサブフレームデータを保持している。以下、同様にして、表示部11を構成する全ての画素12これらは図2の構成と同じ構成であるに対してサブフレームB0の対応するサブフレームデータが書き込まれ、各画素12内の第1インバータ23にサブフレームデータが保持される。次に、読み出し動作について説明する。全ての画素12へのサブフレームデータの書き込み終了後の図4Cに示す時刻t5から時刻t6までの期間、また図3Dに模式的に示すように共通信号線TRGを介してハイレベルのトリガパルスが供給され、画素12Aを含むすべての画素12の第2スイッチングトランジスタ25がオンとされる。これにより、画素12A内の第1インバータ23に保持されていた入力サブフレームデータと逆論理値のサブフレームデータが、第2スイッチングトランジスタ25を通して読み出されて第2インバータ26に印加される。第2インバータ26は、入力された逆論理値のサブフレームデータを反転して、列データ線Dのサブフレームデータと同じ論理値としたサブフレームデータを保持すると共に液晶表示素子27の画素電極PEに印加する。液晶表示素子27の画素電極PEの電位は、列データ線Dを介して供給されるサブフレームB0のサブフレームデータが論理値1であるときは図3Eに示すように正の電圧VDDであり、論理値0であるときは図3Fに示すように0Vである。一方、液晶表示素子27は、共通電極CEにサブフレーム期間毎に反転する共通電極電圧Vcomが印加される。この共通電極電圧Vcomは、図3Gに示すように、サブフレームB0の表示期間図3Aにb0として模式的に示す横線部分の期間はローレベルの電圧cである。この電圧cは、0V未満のマイナスの電圧であり、例えば液晶層LCMの閾値電圧をVtt>0としたとき、-Vttである。液晶表示素子27は、液晶層LCMにかかる画素電極PEの電位と共通電極CEの共通電極電圧Vcomとの電位差の絶対値に応じた階調で表示を行う。ここで、液晶表示素子27の液晶層LCMに印加される電圧は、サブフレームB0のサブフレームデータが論理値1であるときは図3Hに示す正の大きな電圧V1b0=VDD-cとなり、論理値0であるときは図3Iに示す正の小さな電圧V0b0=0-cとなる。従って、サブフレームB0ではサブフレームデータが論理値1である画素12Aは白を表示し、サブフレームデータが論理値0である画素12Aは黒を表示する。サブフレームB0の書き込みと読み出し表示が終了すると、続く1サブフレーム期間では、図3Aに模式的に示すように、サブフレームnB0の書き込みと読み出し表示とが順次に行われる。サブフレームnB0の書き込みは、図3D及び図4Cに示す共通信号線TRGのトリガパルスがハイレベルからローレベルに変った直後に開始される。サブフレームnB0の書き込みは、先に書き込まれたサブフレームB0の表示時間b0内で行われる。このサブフレームnB0の各画素に書き込まれるサブフレームデータは、直前のサブフレームB0の同じ画素に書き込まれたサブフレームデータとは逆論理値の反転データである。すなわち、画素12Aに書き込まれたサブフレームB0のサブフレームデータが論理値1であるときは、同じ画素12Aに書き込まれるサブフレームnB0のサブフレームデータは論理値0である。また、画素12Aに書き込まれたサブフレームB0のサブフレームデータが論理値0であるときは、同じ画素12Aに書き込まれるサブフレームnB0のサブフレームデータは論理値1である。画素12AのサブフレームnB0の書き込み動作は、サブフレームB0の書き込み動作と同様であり、表示部11を構成する全ての画素12Aに対してサブフレームnB0の対応するサブフレームデータが書き込まれ、各画素12A内の第1インバータ23にサブフレームnB0のサブフレームデータが保持される。図3AのnB0における斜線部分が書き込みを示している。続いて、画素12Aの読み出し動作について説明する。全ての画素12へのサブフレームデータの書き込み終了後に、図3Dに模式的に示すように共通信号線TRGを介してハイレベルのトリガパルスが供給され、画素12Aを含むすべての画素12の第2スイッチングトランジスタ25がオンとされる。これにより、画素12A内の第1インバータ23に保持されていたサブフレームnB0のサブフレームデータと逆論理値のサブフレームデータが、第2スイッチングトランジスタ25を通して読み出されて第2インバータ26に印加される。第2インバータ26は、入力された逆論理値のサブフレームデータを反転して、列データ線DのサブフレームnB0のサブフレームデータと同じ論理値としたサブフレームデータを保持すると共に液晶表示素子27の画素電極PEに印加する。液晶表示素子27の画素電極PEの電位は、列データ線Dを介して供給されるサブフレームnB0のサブフレームデータが論理値0であるときは図3Eに示すように0Vであり、論理値1であるときは図3Fに示すように正の電圧VDDである。一方、液晶表示素子27は、共通電極CEにサブフレーム期間毎に反転する共通電極電圧Vcomが印加される。この共通電極電圧Vcomは、図3Gに示すように、サブフレームnB0の表示期間図3Aにnb0として模式的に示す横線部分の期間はハイレベルの電圧dである。この電圧dは、VDDより大きな所定電圧であり、例えば液晶層LCMの飽和電圧Vsat>0である。この飽和電圧Vsatは前記閾値電圧Vttよりも規定電圧例えばVDD高い電圧である。なお、サブフレームnB0の表示期間nb0は、サブフレームのB0の表示期間b0と等しい。液晶表示素子27の液晶層LCMに印加される電圧は、論理値1のサブフレームB0のサブフレームデータが印加された画素12Aでは、次のサブフレームnB0のサブフレームデータは論理値0であるので、画素電極PEの印加電圧0Vと共通電極電圧Vcom=dとの差電圧である、ーVDDより負方向に大きな図3Hに示す電圧V1nb0=-dとなる。また、液晶表示素子27の液晶層LCMに印加される電圧は、論理値0のサブフレームB0のサブフレームデータが印加された画素12Aでは、次のサブフレームnB0のサブフレームデータは論理値1であるので、画素電極PEの印加電圧VDDと共通電極電圧Vcom=dとの差電圧である、図3Iに示す負の小さな電圧V0nb0=VDD-dとなる。ここで、c=-Vtt、d=Vsat=VDDVttとしたとき、図3Hに示す同じ画素12AのサブフレームB0の液晶層印加電圧V1b0とサブフレームnB0の液晶層印加電圧V1nb0とは、液晶層LCMに対する電圧印加方向が互いに逆となるが絶対値が同じであるので、画素12Aはどちらのサブフレームでも白表示を行う。一方、図3Iに示す同じ画素12AのサブフレームB0の液晶層印加電圧V0b0とサブフレームnB0の液晶層印加電圧V0nb0とは、液晶層LCMに対する電圧印加方向が互いに逆となるが絶対値が同じVttであるので、画素12Aはどちらのサブフレームでも黒表示を行う。また、液晶層LCMに対する電圧印加方向がサブフレームB0とサブフレームnB0とで反転するので、液晶表示素子27は交流駆動されることになる。続いて、図3Aに模式的に示すように、画素12AはサブフレームB1、nB1、B2、nB2、B3、nB3の順で、上述と同様の図3B~Iに示すようなサブフレームの各画素行単位の書き込み動作と全画素同時読み出し動作を行い、各サブフレームの表示を行う。ここで、サブフレームnB1、nB2、nB3はサブフレームB1、B2、B3のサブフレームデータの反転データを伝送するサブフレームである。このように、隣接する2つのサブフレーム単位で、互いに逆論理値のサブフレームデータを伝送して画素12Aが書き込み動作及び読み出し動作を行うことにより、隣接する2つのサブフレームでは各画素12Aは画素毎に同じ階調の表示を行うと共に、液晶表示素子27を交流駆動できるため、液晶表示素子27の焼き付きを防止することができる。また、サブフレームB0、nB0、B1、nB1、B2、nB2、B3、nB3の書き込み時間はそれぞれ同じである。これに対し、表示時間に関しては、サブフレームB0、nB0、B1、nB1、B2、nB2、B3、nB3の各表示時間をそれぞれTB0、TnB0、TB1、TnB1、TB2、TnB2、TB3、TnB3とすると、例えば:::=1:2:4:8となっており、B0~B3nB0~nB3の各サブフレームデータの各値を変えることで、4ビットのPWM方式での階調表現が可能となっているすなわち、1フレーム期間内の8つのサブフレームの組み合わせによって所望の階調表示を行う。このように、本実施形態の画素12Aによれば、インバータ23及び26をそれぞれ互いのドレイン同士、ゲート同士が接続された1個のPMOSトランジスタと1個のNMOSトランジスタとからなるCMOSインバータで構成できるので、全部で6個のトランジスタで構成することができ、従来のデジタル駆動方式の液晶表示装置の画素のトランジスタ数10個に比べてトランジスタ数を削減することができる。このため、本実施の形態の画素12Aによれば、従来よりも画素ピッチを縮小することができるので、画素の微細化を実現でき、微細画素による高精細化に対応することができる。また、本実施形態の画素12Aによれば、シフトレジスタで記憶素子を構成しているので安定な動作が期待できる。また、液晶表示素子27の画素電極PEに対して第2インバータ26が出力するデータを印加するようにしているので、低インピーダンスで液晶表示素子27を駆動できるので、保持容量が不要である。次に、本発明の要部を構成する画素の第2の実施の形態について説明する。図5は、本発明になる液晶表示装置の要部の画素の第2の実施の形態の等価回路図を示す。同図中、図1と同一構成部分には同一符号を付してある。図5において、第2の実施の形態の画素12Bは、列データ線D1~Djのうちの任意の1本の列データ線Dと、行走査線G1~Gkのうちの任意の1本の行走査線Gとの交差部に配置された一画素で、保持部31、出力部34及び液晶表示素子27より構成されている。保持部31は、第1のスイッチング手段を構成する第1トランスファゲート32と、第1トランスファゲート32の出力端子に入力端子が接続された第1インバータ33とからなり、全体として第1のシフトレジスタを構成している。出力部34は、第2のスイッチング手段を構成する第2トランスファゲート35と、第2トランスファゲート35の出力端子に入力端子が接続された第2インバータ36とからなり、全体として第2のシフトレジスタを構成している。第2インバータ36は、出力端子が液晶表示素子27の画素電極PEに接続されている。第1トランスファゲート32は、互いにドレイン同士、及びソース同士が接続された1個のNMOSトランジスタNTr1と1個のPMOSトランジスタPTr1とからなり、トランスファゲート32の入力端子であるトランジスタNTr1及びPTr1の各ドレインは列データ線Dに接続され、トランスファゲート32の出力端子である各ソースは第1インバータ33の入力端子に接続されている。また、トランスファゲート32の制御端子であるNMOSトランジスタNTr1のゲートとPMOSトランジスタPTr1のゲートとは、第1行走査線Gと第2行走査線NGにそれぞれ接続されている。第1行走査線Gと第2行走査線NGとは、各行の複数の画素単位に接続され、互いに逆論理値の行選択信号が垂直走査回路図示せずから供給される。第2トランスファゲート35は、互いにドレイン同士、及びソース同士が接続された1個のNMOSトランジスタNTr2と1個のPMOSトランジスタPTr2とからなり、トランスファゲート35の入力端子であるトランジスタNTr2及びPTr2の各ドレインは第1インバータ33の出力端子に接続され、トランスファゲート35の出力端子である各ソースは第2インバータ36の入力端子に接続されている。また、トランスファゲート35の制御端子であるNMOSトランジスタNTr2のゲートとPMOSトランジスタPTr2のゲートは第1共通信号線TRGと第2共通信号線NTRにそれぞれ接続されている。第1共通信号線TRG及び第2共通信号線NTRとは、表示部11を構成する全画素12に共通に接続され、互いに逆論理値のトリガパルスが図示しないトリガパルス発生装置から供給される。次に、本実施の形態の画素12Bの動作について説明する。本実施の形態の画素12Bの書き込み動作は、行走査線G及びNGを介して供給される互いに逆論理値の行選択信号により画素選択を行う以外は画素12Aの書き込み動作と同様である。すなわち、列データ線dに供給されるサブフレームデータが、行走査線Gを介して供給されるハイレベルの第1の行選択信号と行走査線NGを介して供給されるローレベルの第2の行選択信号とにより第1トランスファゲート32によりサンプリングされて第1インバータ33に印加されて保持される。また、画素12Bの読み出し時動作も、全画素書き込み終了後に第1共通信号線TRG及び第2共通信号線NTRを介して供給される互いに逆論理値のトリガパルスにより第2トランスファゲート35をオンする以外は画素12Aの読み出し動作と同様である。すなわち、画素12Bは、表示部11内の画素12Bを含む全ての画素へのサブフレームデータ書き込み終了直後に、第1共通信号線TRGを介して供給されるハイレベルの正転トリガパルスと第2共通信号線NTRを介して供給されるローレベルの反転トリガパルスとにより第2トランスファゲート35がオンに制御されて、第1インバータ33から出力された反転サブフレームデータを第2インバータ36に供給する。第2インバータ36は、入力されたサブフレームデータを反転して、列データ線Dのサブフレームデータと同じ論理値としたサブフレームデータを保持すると共に液晶表示素子27の画素電極PEに印加し、表示を行わせる。本実施の形態の画素12Bは、画素12Aがスイッチング手段を1個のNMOSトランジスタで構成したのに比べて、2個のトランジスタからなるトランスファゲートの構成としたため、画素12Aに比べて画素を構成するトランジスタ数が6個から8個と若干増えるが、従来の10個に比べてトランジスタ数を削減することができる。また、本実施の形態の画素12Bによれば、スイッチング手段が2個のトランジスタからなるトランスファゲートとしているので、スイッチング手段を通して第1インバータ33、第2インバータ36に入力される電圧サブフレームデータをVDDまで高くすることができ、動作の安定が見込まれるという効果が得られる。なお、本発明は以上の実施の形態に限定されるものではなく、例えば第1スイッチングトランジスタ22及び第2スイッチングトランジスタ25をPMOSトランジスタで構成することもできる。ただし、この場合は列データ線Dのデータや行走査線Gの行選択信号やトリガパルスの極性を実施の形態の場合と反転する必要がある。また、1フレーム期間内のサブフレーム数やサブフレーム間の時間関係は図3と共に説明した実施の形態のものに限定されるものではなく、システムに応じて適宜変更可能であることは勿論である。