メモリセル領域と周辺回路領域とを含む半導体基板に、第1の非晶質炭素膜を前記メモリセル領域上に形成し、他方、前記周辺回路領域上に、第1の周辺層間絶縁膜を形成する工程と、前記第1の非晶質炭素膜及び前記第1の周辺層間絶縁膜を覆う第1の絶縁膜を形成する工程と、前記メモリセル領域に形成されるキャパシタ部分に対応した部分の前記第1の絶縁膜を除去することによって、前記キャパシタ部分を少なくとも両側から挟み、且つ、前記周辺回路領域まで連続する第1の絶縁膜パターンを形成する工程と、前記第1の絶縁膜を除去されたキャパシタ部分にキャパシタを形成した後、前記第1の非晶質炭素膜を除去する工程と、を含む半導体デバイスの製造方法。前記第1の絶縁膜パターンを形成後、前記第1の絶縁膜パターン及び前記第1の非晶質炭素膜上に、第2の非晶質炭素膜を形成する一方、前記周辺回路領域上の前記第1の絶縁膜パターン上に第2の周辺層間絶縁膜を形成する工程と、前記第2の非晶質炭素膜及び前記第2の周辺層間絶縁膜を覆う第2の絶縁膜を形成する工程と、前記メモリセル領域に形成されるキャパシタ部分に対応した部分の前記第2の絶縁膜を除去することによって、前記キャパシタ部分を少なくとも両側から挟み、且つ、前記周辺回路領域まで連続する第2の絶縁膜パターンを形成する工程と、を含み、前記第1の非晶質炭素膜を除去する工程では、前記第2の非晶質炭素膜も除去されることを特徴とする請求項1記載の半導体デバイスの製造方法。前記第1の絶縁膜パターンの前記第1の前記絶縁膜の除去部分は、予め定められた方向に直線的に溝状に延在し、他方、前記第2の絶縁膜パターンの前記第2の前記絶縁膜の除去部分は、前記予め定められた方向に対して交差する方向に直線的に溝状に延在していることを特徴とする請求項2記載の半導体デバイスの製造方法。半導体基板上に第1の非晶質炭素膜を形成する工程と、前記第1の非晶質炭素膜を覆うように第1の絶縁膜を形成する工程と、前記第1の絶縁膜に第1のパターンを形成する工程と、前記第1のパターンを埋め込むように第2の非晶質炭素膜を形成する工程と、前記第2の非晶質炭素膜を覆うように第2の絶縁膜を形成する工程と、前記第2の絶縁膜に第2のパターンを形成する工程と、前記第2のパターンをマスクにして前記第2の絶縁膜から前記第1の非晶質炭素膜まで貫通するホールを形成する第1の工程と、前記ホールの内壁を覆うように導電膜を形成する工程と、前記導電膜を形成後に前記第1と第2の非晶質炭素膜を除去する第2の工程と、を有していることを特徴とする半導体デバイスの製造方法。前記第2のパターンを埋め込むようにマスク膜を形成する工程と、前記マスク膜にマスクパターンを形成する工程と、を有しており、前記第1の工程において、前記ホールが前記マスクパターンをマスクにして前記マスク膜から前記第1の非晶質炭素膜まで貫通するように形成されていることを特徴とする請求項4に記載の半導体デバイスの製造方法。少なくとも前記第2のパターンの一部が前記第1のパターンと平面的に見て重なっていることを特徴とする請求項4又は5に記載の半導体デバイスの製造方法。少なくとも前記マスクパターンの一部が前記第2のパターンと平面的に見て重なっていることを特徴とする請求項5又は6に記載の半導体デバイスの製造方法。前記第1のパターンがホールであり、前記第2のパターンがホールであることを特徴とする請求項4乃至7のいずれか一項に記載の半導体デバイスの製造方法。前記第1のパターンが溝であり、前記第2のパターンがホールであることを特徴とする請求項4乃至7のいずれか一項に記載の半導体デバイスの製造方法。前記第1のパターンが溝であり、前記第2のパターンが前記第1のパターンと直交する溝であり、前記マスクパターンがホールであることを特徴とする請求項5乃至7のいずれか一項に記載の半導体デバイスの製造方法。前記第1のパターンとマスクパターンが溝であり、前記第2のパターンが前記第1のパターン並びにマスクパターンと直交する溝であることを特徴とする請求項5乃至7のいずれか一項に記載の半導体デバイスの製造方法。前記ホールの形成領域を取り囲むように前記第1の非晶質炭素膜に第1の溝を形成する工程と、前記第1の溝を埋め込むように第3の絶縁膜を形成する工程と、前記ホールの形成領域を取り囲むように前記第2の非晶質炭素膜に第2の溝を形成する工程と、前記第2の溝を埋め込むように第4の絶縁膜を形成する工程と、を有しており、前記第2の工程において、前記第3の絶縁膜が前記第1の絶縁膜に接続されており、さらに前記第4の絶縁膜が前記第2の絶縁膜に接続されていることを特徴とする請求項4乃至11のいずれか一項に記載の半導体デバイスの製造方法。メモリセル領域と、当該メモリセル領域の周辺に配置された周辺回路領域とを半導体基板上に備え、前記周辺回路領域と前記メモリセル領域の境界領域、及び、前記メモリセル領域に設けられた複数のシリンダ型キャパシタを有し、前記各シリンダ型キャパシタは、深さ方向に形成された下部電極、当該下部電極上に設けられた容量絶縁膜、及び前記容量絶縁膜を覆うように設けられた上部電極を含むと共に、前記各シリンダ型キャパシタの前記下部電極の少なくとも両側において接触し、前記メモリセル領域から前記周辺回路領域まで連続的に覆うように設けられたサポート部を有することを特徴とする半導体デバイス。前記サポート部は、前記深さ方向の所定の位置で、前記各シリンダ型キャパシタの前記下部電極の両側と第1の方向において接触して、前記メモリセル領域から前記周辺回路領域まで連続的に延在する第1のサポート膜と、前記第1のサポート膜よりも、前記半導体基板から離れた位置で、且つ、前記第1の方向に対して直交する第2の方向で前記下部電極の両側と接触し、前記メモリセル領域から前記周辺回路領域まで連続的に延在する第2のサポート膜と、有していることを特徴とする請求項13記載の半導体デバイス。特許文献1のように、ライン状パターンと、当該ライン状パターンに連結されたフレームを有する支持台層を用いた場合、ライン状パターン部分が、ストレージノードホールの形成によって不連続になってしまい、支持台層自体における機械的強度が不十分である。一方、特許文献2に記載されているように、AC膜を犠牲層間絶縁膜として使用し、ドライエッチングによって除去した場合にも、更に改善の余地があることが判明した。本発明は、AC膜即ち、非晶質炭素膜を使用した場合に生じる問題点を改善した半導体デバイスの製造方法を提供することにある。本発明は、下部電極の中間部の両側に絶縁膜を接続させておくことで、AC膜の除去時に生じる中間部の歪みを防止して、中間部のショートなどを防止できる半導体デバイスの製造方法を提供することにある。本発明は、上記した製造方法によって得られ、且つ、下部電極を強固に支持できる半導体デバイスを提供することにある。本発明の第1の態様によれば、メモリセル領域と周辺回路領域とを含む半導体基板に、第1の非晶質炭素膜を前記メモリセル領域上に形成し、他方、前記周辺回路領域上に、第1の層間絶縁膜を形成する工程と、前記第1の非晶質炭素膜及び前記層間絶縁膜を覆う第1の絶縁膜を形成する工程と、前記メモリセル領域に形成されるキャパシタ部分に対応した部分の前記第1の絶縁膜を除去することによって、前記キャパシタ部分を少なくとも両側から挟み、且つ、前記周辺回路領域まで連続する第1の絶縁膜パターンを形成する工程と、前記第1の絶縁膜を除去されたキャパシタ部分にキャパシタを形成した後、前記第1の非晶質炭素膜を除去する工程と、を含む半導体デバイスの製造方法が得られる。本発明の第2の態様によれば、半導体基板上に第1の非晶質炭素膜を形成する工程と、前記第1の非晶質炭素膜を覆うように第1の絶縁膜を形成する工程と、前記第1の絶縁膜に第1のパターンを形成する工程と、前記第1のパターンを埋め込むように第2の非晶質炭素膜を形成する工程と、前記第2の非晶質炭素膜を覆うように第2の絶縁膜を形成する工程と、前記第2の絶縁膜に第2のパターンを形成する工程と、前記第2のパターンをマスクにして前記第2の絶縁膜から前記第1の非晶質炭素膜まで貫通するホールを形成する第1の工程と、前記ホールの内壁を覆うように導電膜を形成する工程と、前記導電膜を形成後に前記第1と第2の非晶質炭素膜を除去する第2の工程と、を有していることを特徴とする半導体デバイスの製造方法が得られる。本発明の第3の態様によれば、メモリセル領域と、当該メモリセル領域の周辺に配置された周辺回路領域とを半導体基板上に備え、前記周辺回路領域と前記メモリセル領域の境界領域、及び、前記メモリセル領域に設けられた複数のシリンダ型キャパシタを有し、前記各シリンダ型キャパシタは、深さ方向に形成された下部電極、当該下部電極上に設けられた容量絶縁膜、及び前記容量絶縁膜を覆うように設けられた上部電極を含むと共に、前記各シリンダ型キャパシタの前記下部電極の少なくとも両側において接触し、前記メモリセル領域から前記周辺回路領域まで連続的に覆うように設けられたサポート面を有することを特徴とする半導体デバイスが得られる。本発明では、上部及び/又は中間部を、単に下部電極に接触するだけでなく、周辺回路部まで連続的に延在するサポート膜によって下部電極を支持する構成を備えたキャパシタを得ることができる。このため、中間部における下部電極の倒壊によるショートなどの発生の無い半導体デバイスを得ることができる。また、非晶質炭素膜上にサポート膜を形成した積層膜を3層以上にすることで、更に高いアスペクト比を有するシリンダホールを形成しても、倒壊等の無いキャパシタ及びキャパシタを含む半導体デバイスを得ることができる。以下、本発明の好ましい実施形態による半導体デバイスとして、DRAMDynamicRandomAccessMemoryを例として説明するが、本発明は、DRAMに限定されるものではない。図1を参照すると、本発明の一実施形態に係る半導体デバイス100の平面構造が示されている。図1では、半導体デバイス100の一例として示されたDRAMは、平面的には、半導体基板上に形成されたメモリセル領域と周辺回路領域とに概略区分できる。ここで、半導体基板上等の表現は、半導体基板に直接接触して形成される場合だけでなく、半導体基板に直接接触せず、半導体基板の上部に配置されている場合をも含む表現として理解されたい。具体的に説明すると、DRAM上には、図示されているように、複数のメモリセル領域101が配置されており、メモリセル領域101を囲むように周辺回路領域102が配置されている。周辺回路領域102には、センスアンプ回路や、ワード線の駆動回路、外部との入出力回路等が含まれる。尚、図1に示されたレイアウトは一例であって、メモリセル領域の数や、配置される位置は図1に示されたレイアウトに限定されないことは言うまでもない。図2は、本発明の一実施形態に係る半導体デバイス100の一例であるDRAMの構造を示す略断面図である。図2中、aは図1に示された周辺回路領域102とメモリセル領域101の境界領域を示し、bはメモリセル領域101の中央部を示している。また、図2aに示された境界部分は、周辺回路領域とメモリセル領域の端部とに区分されている。以下では、メモリセル領域の端部と中央部を合わせて、メモリセル領域と呼ぶものとする。図2a及びbに示された本実施形態に係る半導体デバイスの一例としてのDRAMのメモリセル領域及び周辺回路領域は、半導体基板1以降、シリコン基板1として説明するに設けられている。各メモリセル領域及び周辺回路領域には、プレーナ型MOSトランジスタ以下、単に、MOSトランジスタと呼ぶが設けられている。図示されたプレーナ型MOSトランジスタは、シリコン基板1に設けられた素子分離領域となるSTIShallowTrenchIsolation2に囲まれた活性領域3内に位置している。メモリセル領域端部及び中央部及び周辺回路領域に設けられた各プレーナ型MOSトランジスタは、図2a及びbに示されているように、シリコン基板1の表面に設けられたゲート絶縁膜4と、ゲート絶縁膜4を覆うように設けられたゲート電極5と、ゲート絶縁膜4の下部周辺に設けられたソース/ドレインとなる拡散層8で構成されている。更に、ゲート電極5は、その上面部と側面部が夫々絶縁膜6とサイドウォール絶縁膜7で覆われている。尚、拡散層8は、ゲート絶縁膜4の真下の領域ではなく、ゲート絶縁膜4が形成されていないシリコン基板1に位置している。図2bに示された活性領域3には、説明の便宜上、2個のMOSトランジスタだけが示されているが、実際には、数千~数十万個のMOSトランジスタが配置されている。各MOSトランジスタの拡散層8は、第1の層間絶縁膜9によって覆われたシリコン基板1の上部に位置しており、シリコン基板1における不純物とは逆導電型を有しいている。メモリセル領域の端部及び中央部に配置されたMOSトランジスタの拡散層8には、第1のコンタクトプラグ10が接続されており、当該第1のコンタクトプラグ10は、隣接したMOSトランジスタのサイドウォール絶縁膜7の間に位置付けられ、且つ、第1の層間絶縁膜9を貫通するように設けられている。第1の層間絶縁膜9上には、第2の層間絶縁膜11が形成されている。ここで、図2a及びbにおいて、メモリセル領域のMOSトランジスタは、拡散層8aと、拡散層8aの両側に配置された拡散層8bを備えている。このうち、拡散層8aに接続されている第1のコンタクトプラグ10aは、第2の層間絶縁膜11を貫通するように設けられた第2のコンタクトプラグ12と接続されている。更に、第2の層間絶縁膜11上には、第3の層間絶縁膜16が形成されている。また、メモリ領域の拡散層8bに接続されている第1のコンタクトプラグ10bは、第2の層間絶縁膜11と第3の層間絶縁膜16を貫通するように設けられた第3のコンタクトプラグ17と接続されている。図示されたメモリ領域には、ビットラインとなる第1の配線13が、第2の層間絶縁膜11上に絶縁膜14とサイドウォール絶縁膜15で覆われて位置付けられ、第2のコンタクトプラグ12と接続されている。メモリセル領域の第3の層間絶縁膜16上には、後述するシリンダ型のキャパシタ27と第3のコンタクトプラグ17とのアライメントマージンを確保するためのコンタクトパッド18が設けられている。当該コンタクトパッド18は、その下方に位置している第3のコンタクトプラグ17と接続されている。コンタクトパッド18上には、上記したシリンダ型のキャパシタ27が設けられている。図示されたシリンダ型のキャパシタ27は、下部電極24、容量絶縁膜25、及び上部電極26によって構成されている。図示されたシリンダ型のキャパシタ27は、第4の層間絶縁膜20、第5の層間絶縁膜22、及び、第3の層間絶縁膜16を保護するカバー膜19を貫通するように設けられている。具体的に説明すると、シリンダ型のキャパシタ27の下部電極24は、コンタクトパッド18に接続されており、更に、キャパシタ27の側面部は、キャパシタ27の倒壊を防止するために配置され、互いに深さ方向に間隔を置いて配置された第1のサポート膜21及び第2のサポート膜23に接続されている。後述するように、第1のサポート膜21及び第2のサポート膜23は、後述するように、平面上において二次元的に配置され、第1及び第2の絶縁膜パターンを形成している。第1のサポート膜21及び第2のサポート膜23を下部電極24に接続することによって隣接したキャパシタ27は、相互に支持される構造となっている。尚、図2に示された断面図では、第2のサポート膜23が隣接したキャパシタ27を支持していないが、平面的には、後述する図10の平面図に示したように、相互に支持する構造となっている。キャパシタ27上には、メモリセル領域端部に配置された第4のコンタクトプラグ29が上部電極26に接続されている。第4のコンタクトプラグ29は、上部電極26を覆う第6の層間絶縁膜28中に設けられ、第6の層間絶縁膜28上に位置している第2の配線30と接続されている。周辺回路領域に形成された拡散層8には、第5のコンタクトプラグ31が接続されており、第5のコンタクトプラグ31は第1の層間絶縁膜9と第2の層間絶縁膜11を貫通するように設けられている。また、周辺回路領域の第2の層間絶縁膜11上には、第3の配線32が、絶縁膜33とサイドウォール絶縁膜34で覆われた状態で位置づけられており、第3の配線32は第5のコンタクトプラグ31と接続されている。第3の配線32は、カバー膜19で覆われており、さらに、カバー膜19上には、第4の層間絶縁膜20、第5の層間絶縁膜22、及び第6の層間絶縁膜28が設けられている。第4の層間絶縁膜20、第5の層間絶縁膜22、及び第6の層間絶縁膜28を貫通するように、第6のコンタクトプラグ35が配置され、第6のコンタクトプラグ35によって、第2の配線30と第3の配線32が接続されている。本発明の一実施形態は、図2に示された構造の半導体デバイス100を製造する方法である。具体的には、本発明の一実施形態に係る半導体デバイス100の製造方法は、主に、コンタクトパッド18上に設けられたキャパシタ27を製造する方法である。以下、図3~図12を参照して、本発明の一実施形態に係る半導体デバイス100の製造方法を、DRAMを製造する場合を例にとって説明する。尚、各図において、図2と同様に、aは境界領域、bはメモリセル領域の中央部である。図3~12におけるaの上部に示された図は、境界領域の平面図であり、下部に示された図は、平面図におけるA-A線に沿う断面図である。また、a及びbの上部に示された平面図は、各製造工程において表面にあらわれた構成要素を示しており、表面より下方における主な構成要素は、配置された位置を破線で示している。図3を参照すると、シリンダ型のキャパシタ27を形成する前までの工程が示されており、ここでは、キャパシタ27の下部電極24と接続されるコンタクトパッド18が形成されるまでの工程が示されている。図3に示されているように、シリコン基板1にSTI2が形成され、当該STI2に、シリコン酸化膜SiO2やシリコン窒化膜SiNで構成された素子分離領域が設けられている。これによって、STI2によって分離された活性領域3が設けられている。更に、図3を参照すると、活性領域3が設けられたシリコン基板1上に、熱酸化法によるシリコン酸化膜であるゲート絶縁膜4、熱CVDChemicalVaporDeposition法によるポリシリコンやCVD法によってタングステンWによって形成されたゲート電極5、及び、プラズマCVD法によるシリコン窒化膜である絶縁膜6が順次成膜されている。次に、絶縁膜6をマスクとしたエッチングを行って、プレーナ型MOSトランジスタのゲート絶縁膜4、ゲート電極5、及び、絶縁膜6が形成され、その側面部を熱CVD法によって、シリコン窒化膜のサイドウォール絶縁膜7で覆った。更に、トランジスタのゲート度部周辺のシリコン基板1に、イオン注入法によって拡散層8が形成され、トランジスタを埋め込むように、塗布絶縁材料であるSODSpinOnDielectricsを用いて、第1の層間絶縁膜9が形成されている。この場合、第1の層間絶縁膜9はCMPChemicalMechanicalPolishingにより、平坦化されている。次に、第1の層間絶縁膜9上にフォトレジストを塗布し、フォトリソグラフィによって、所望の拡散層8上に所望の形状の開孔ホールパターンが形成され、続いて、ホールパターンをマスクにしてドライエッチングを行うことで、第1のホール図示せずが形成された。次に、熱CVD法によるポリシリコンやCVD法によるタングステン等の導電膜を用いて、第1のホールを埋め込んでから、CMP処理を行い、第1の層間絶縁膜9上で余剰となった導電膜を除去して、第1のコンタクトプラグ10が形成された。このとき、第1のコンタクトプラグ10は、拡散層8と接続されている。第1の層間絶縁膜9上に、プラズマCVD法によるシリコン酸化膜で第2の層間絶縁膜11が成膜されている。更に、前記と同様に、第2の層間絶縁膜11へフォトリソグラフィとドライエッチングと導電膜成膜とCMP処理を行って、タングステン等の導電膜で埋め込まれたメモリセル領域における第2のコンタクトプラグ12と、周辺回路領域における第5のコンタクトプラグ31が形成されている。ここで、第2のコンタクトプラグ12は、第1のコンタクトプラグ10と接続されており、第5のコンタクトプラグ31は、拡散層8と接続されている。また、第2の層間絶縁膜11上にスパッタ法によるWとプラズマCVD法によるシリコン窒化膜を成膜し、フォトリソグラフィとドライエッチングにより分離パターニングして、メモリセル領域において絶縁膜14が積層された第1の配線13と、周辺回路領域において絶縁膜33が積層された第3の配線32が形成されている。このとき、第1の配線13は、第2のコンタクトプラグ12と接続されており、第3の配線32は第5のコンタクトプラグ31と接続されている。第1の配線13の側面部を熱CVD法によるシリコン窒化膜などのサイドウォール絶縁膜15で覆うと同時に、第3の配線32の側面部をサイドウォール絶縁膜34で覆い、SODである第3の層間絶縁膜16で夫々の配線を埋め込んでから、CMPで第3の層間絶縁膜16は平坦化されている。次に、第3の層間絶縁膜16上へフォトレジストを塗布して、所望の第1のコンタクトプラグ10上のフォトレジストへフォトリソグラフィによってホールパターンを形成し、さらにドライエッチングを行うことで、第2のホール図示せずを形成した。次に熱CVD法によるポリシリコンやCVD法によるタングステン等の導電膜を用いて第2のホールを埋め込んでから、CMP処理を行い、第3の層間絶縁膜16上で余剰となった導電膜を除去して、第3のコンタクトプラグ17を形成した。ここで、第3のコンタクトプラグ17は、第1のコンタクトプラグ10と接続している。第3の層間絶縁膜16上に不純物を導入した熱CVD法によるポリシリコンやCVD法によるWなどの導電膜を成膜してから、既存のフォトリソグラフィとドライエッチングによって、導電膜をパターニングして、コンタクトパッド18を形成した。図3a及びbの上部に示されているコンタクトパッド18は、平面上において円形形状を有している。図4a及びbを参照して、コンタクトパッド18形成後に行われる工程を説明する。図3に示された第3の層間絶縁膜16及び第3の配線32上に、ウェットエッチングの保護膜として、熱CVD法によってシリコン窒化膜であるカバー膜19が成膜された。次に、カバー膜19上に、プラズマCVD法によって第1の非晶質炭素膜アモルファスカーボン膜36を1600nm厚となるように成膜した。この時の成膜条件は、プロピレンC3H6を原料ガスとし、流量を1000sccmStandardCubicCentimeterperMinute、高周波パワーを1000W、加熱温度を500°C、圧力を3Torrとした。尚、この工程では、キャリアガスとして、ヘリウムHeを500sccm供給した。次に、ドライエッチングによって、メモリセル領域を取り囲むように周辺回路領域の第6のコンタクトプラグ35に第1の溝を形成して、カバー膜19の一部を露出させた。次に、第1の溝を埋め込んでメモリセル領域に残留させた第1の非晶質炭素膜36を覆うように、プラズマCVD法によってシリコン酸化膜であって第3の絶縁膜となる第4の層間絶縁膜20を成膜した。更に、第1の非晶質炭素膜36上における第4の層間絶縁膜20をCMPで除去して、周辺回路領域における第4の層間絶縁膜20の高さをメモリセル領域における第1の非晶質炭素膜36に合わせて、平坦化した。ここで、第4の層間絶縁膜20は、第1の非晶質炭素膜36に設けられているから第1の周辺層間絶縁膜と呼ばれる。図5a及びbを参照して、第1の非晶質炭素膜36及び第4の層間絶縁膜第1の周辺層間絶縁膜20形成後の工程を説明する。図4に示された工程で形成された第4の層間絶縁膜20及び第1の非晶質炭素膜36を覆うように、プラズマCVD法によって、50nm厚のシリコン窒化膜であって第1の絶縁膜となる第1のサポート膜21を成膜した。次に、フォトリソグラフィとドライエッチングによって、メモリセル領域の第1のサポート膜21に幅X1が70nmであって第1のパターンとなる溝状の開口部21Aを形成して、第1の非晶質炭素膜36の一部を露出させた。このとき、開口部21Aは、図5a及びbに示すように、Y方向へ延在させて、さらにコンタクトパッド18上の第1の非晶質炭素膜36と重なって、間隔X2が70nmとなるように、X方向へ平行に配置した。なおここでは、第1のサポート膜21の開口部21Aを溝状としたが、直径が70nmのホール状であっても良い。このように、第1のサポート膜21は、第1のパターンとなる第1の絶縁膜パターンを構成し、メモリセル領域から周辺回路領域まで連続的に延在している。第1の絶縁膜パターンの開口部21Aは、溝状或いはホール状を有しているため、シリンダ型キャパシタ27の下部電極24を両側或いは4方向から支持することができる。また、第1の絶縁膜パターンは、メモリセル領域から周辺回路領域まで連続しているから、下部電極24を強固に支持することができる。図6a及びbを参照すると、開口部21A形成後の工程が示されている。即ち、第1のサポート膜21を覆い、且つ、開口部21Aを埋め込むように、プラズマCVD法によって第2の非晶質炭素膜37を1600nm厚となるように成膜した。この時の成膜条件は、プロピレンC3H6を原料ガスとし、流量を1000sccm、高周波パワーを1000W、加熱温度を500°C、圧力を3Torrとした。尚、ここでは、キャリアガスとして、ヘリウムHeを500sccm供給した。次に、ドライエッチングによって、メモリセル領域を取り囲むように周辺回路領域の第2の非晶質炭素膜37に第2の溝を形成して、第1のサポート膜21の一部を露出させた。続いて、第2の溝を埋め込んでメモリセル領域に残留させた第2の非晶質炭素膜37を覆うように、プラズマCVD法によってシリコン酸化膜であって第4の絶縁膜となる第5の層間絶縁膜22を成膜した。更に、第2の非晶質炭素膜37上における第5の層間絶縁膜22をCMPで除去して、周辺回路領域における第5の層間絶縁膜22の高さをメモリセル領域における第2の非晶質炭素膜37に合わせて、平坦化した。ここで、第5の層間絶縁膜22は、第2の周辺層間絶縁膜と呼ぶことができる。図7a及びbを参照すると、第5の層間絶縁膜第2の周辺層間絶縁膜22及び第2の非晶質炭素膜37の形成後の工程が示されている。ここでは、第5の層間絶縁膜22と第2の非晶質炭素膜37を覆うように、プラズマCVD法によって、50nm厚のシリコン窒化膜であって第2の絶縁膜となる第2のサポート膜23を成膜した。次に、フォトリソグラフィとドライエッチングによって、メモリセル領域の第2のサポート膜23に幅Y1が70nmであって第2のパターンとなる溝状の開口部23Aを形成して、第2の非晶質炭素膜37の一部を露出させた。第2のパターンは、第2の絶縁膜パターンと呼ばれても良い。このとき、開口部23Aは、X方向へ延在させて、さらに開口部21Aの一部とコンタクトパッド18上の第2の非晶質炭素膜37と重なって、間隔Y2が70nmとなるように、Y方向へ平行に配置した。尚、ここでは、開口部23Aを溝状としたが、直径が70nmのホール状であっても良い。また、少なくとも開口部23Aの一部は、開口部21Aと平面的に見た場合、重なる位置に配置されており、さらに開口部21Aと23Aを溝状とした場合には、開口部23Aは開口部21Aと直交するように配置されている。即ち、開口部21A及び23Aは、X-Y平面上において、二次元的に交差しており、且つ、X-Y平面に対して垂直なZ方向に対して、互いに間隔を置いて配置されている。更に、第2のパターンとなる第2の絶縁膜パターンは、第1の絶縁膜パターンと同様に、メモリセル領域から周辺回路領域まで連続的に延在しており、且つ、下部電極24を両側又は4方から挟むように設けられた溝状或いはホール状の開口部23Aを有している。このため、第2のサポート膜23は下部電極24を強固に支持することができる。尚、第1及び第2のサポート膜21及び23は、サポート部と呼ばれても良い。図8a及びbを参照すると、第2サポート膜23及び開口部23Aを形成した後の工程が示されている。ここでは、第2のサポート膜23を覆って開口部23Aを埋め込むように、プラズマCVD法によって、100nm厚のシリコン酸化膜であるマスク膜38を成膜した。次に、フォトリソグラフィとドライエッチングによって、マスク膜38に幅X3が70nmであってマスクパターンとなる溝状の開口部38Aを形成した。このとき、開口部38Aは、Y方向へ延在させて、開口部21Aの少なくとも一部と開口部23Aの一部と重なる位置に配置されており、第2の非晶質炭素膜37と第2のサポート膜23の一部が、開口部23Aと38Aによって露出されている。尚、ここでは、開口部38Aを溝状としたが、直径が70nmのホール状であっても良い。また、少なくとも開口部38Aの一部は、開口部23Aと平面的には重なる位置に配置されており、さらに開口部21Aと23Aと38Aを溝状とした場合には、開口部23Aは開口部21A並びに38Aと直交するように配置されている。図9a及びbを参照すると、開口部23A及び38Aを形成した後の工程が示されている。ここでは、開口部21A、23A、及び38Aをマスクにしたドライエッチングを行う第1の工程によって、開口部38Aの底部にまで、エッチングする。このエッチングにより、開口部38Aの底部に露出している第2の非晶質炭素膜37と第2の非晶質炭素膜37の下地となっている第1の非晶質炭素膜36が除去される。この結果、マスク膜38から第2のサポート膜23を通って第1の非晶質炭素膜36まで貫通するホールとなるシリンダホール39が形成された。この時のドライエッチング条件は、アンモニアNH3と酸素O2を原料ガスとし、流量を300sccmNH3と30sccmO2、ソースパワーを800W、バイアスパワーを50W、ステージ温度を50°C、圧力を20mTorrとした。ここでは、キャリアガスとして、アルゴンArを200sccm供給した。尚、バイアスパワーは、50Wに限定されるのではなく、50Wから300Wの範囲で変更することができる。このドライエッチングは、バイアスパワーを前記範囲内で調整することにより、Z方向の異方性エッチングを行うことができる。従って、第1の非晶質炭素膜36と第2の非晶質炭素膜37に形成したシリンダホール39は、XY方向で直角に交差した開口部21Aと23Aと38Aによって、直径X5が70nmとなって、シリンダホール39の底部にカバー膜19の一部を露出させている。更に、このドライエッチングでは、第1の非晶質炭素膜36と第2の非晶質炭素膜37だけをエッチングするように、高選択比としているので、マスク膜38と第2のサポート膜23とカバー膜19は、ドライエッチング前と同じ状態で残留している。次に、ドライエッチングによって、シリンダホール39の底部を構成しているカバー膜19を除去して、コンタクトパッド18の一部を露出させた。この時のドライエッチング条件は、三フッ化メタンと酸素O2を原料ガスとし、流量を80sccmCHF3と20sccmO2、高周波パワーを3000W、ステージ温度を20°C、圧力を30mTorrとした。ここでは、キャリアガスとして、アルゴンArを150sccm供給した。このドライエッチングでは、シリンダホール39の底部を構成しているカバー膜19だけをエッチングするように、高選択比としているので、マスク膜38と第2のサポート膜23とコンタクトパッド18は、ドライエッチング前と同じ状態で残留している。図10a及びbを参照すると、シリンダホール39形成後の工程が示されている。ここでは、シリンダホール39の内壁を覆うように、CVD法によって、10nm厚の窒化チタンTiNであって導電膜となる下部電極24が形成された。この下部電極24は、窒化チタンに限定されるのではなく、ルテニウムRuや白金Ptなどの金属も使用することができる。尚、下部電極24は、マスク膜38上も覆うので、マスク膜38上の下部電極24は、CMPによって除去した。次に、フッ酸HFを用いたウェットエッチングによって、マスク膜38を完全に除去した。このとき、マスク膜38と同じシリコン酸化膜である第4の層間絶縁膜20と第5の層間絶縁膜22の周囲は、フッ酸に溶解しない第1のサポート膜21と第2のサポート膜23と下部電極24で覆われているので、第4の層間絶縁膜20と第5の層間絶縁膜22は残留している。また、第2のサポート膜23の開口部23Bが新たに露出して、その底部の第2の非晶質炭素膜37もフッ酸に曝されるが、第2の非晶質炭素膜37もフッ酸には溶解しないので、ウェットエッチング前と同じ状態で残留している。図11a及びbを参照すると、下部電極24形成後の工程が示されている。即ち、アッシングを行う第2の工程によって、開口部23Bの底部に露出している第2の非晶質炭素膜37と第2の非晶質炭素膜37の下地となっている第1の非晶質炭素膜36を除去した。この時のアッシング条件は、酸素O2を原料ガスとし、流量を3000sccm、ソースパワーを3000W、バイアスパワーを0ゼロW、ステージ温度を200°C、圧力を0.3Torrとした。尚、圧力は、0.3Torrに限定されるのではなく、0.3Torrから1.0Torrの範囲で変更することができる。また、このアッシングでは、圧力を前記範囲内で調整することで、露出した第1の非晶質炭素膜36と第2の非晶質炭素膜37だけでなく、第1のサポート膜21の下方に位置している第1の非晶質炭素膜36や第2のサポート膜23の下方に位置している第2の非晶質炭素膜37も除去することができる。また、バイアスパワーを0Wから100Wの範囲で調整することによって、開口部23Bから第2の非晶質炭素膜37へ導入される原料ガスが増加するので、アッシング処理時間を短縮させることができる。更に、このアッシングでは、第1の非晶質炭素膜36と第2の非晶質炭素膜37だけをアッシングするように高選択比としているので、第4の層間絶縁膜20と第5の層間絶縁膜22と第1のサポート膜21と第2のサポート膜23と下部電極24とカバー膜19は、アッシング前と同じ状態で残留している。この結果、第4の層間絶縁膜20は第1のサポート膜21と接続しており、第5の層間絶縁膜22は第2のサポート膜23と接続している。この結果、下部電極24は、下部電極24の下部に配置された第1のサポート膜21によってX方向に支持され、更に、下部電極24の上部に配置された第2のサポート膜23によってY方向に支持されている。図12a及びbを参照して、アッシング後に行われるキャパシタ27の製造工程が示されている。下部電極24の露出している表面を覆うように、CVD法またはALDAtomicLayerDeposition法で容量絶縁膜25を形成した後に、さらに容量絶縁膜25の表面を覆うようにCVD法で窒化チタン膜を堆積して上部電極26を形成した。ここで、下部電極24と上部電極26が容量絶縁膜25を介して対向することにより、キャパシタとして機能する。容量絶縁膜25としては、酸化ジルコニウムZrO2、酸化アルミニウムAl2O3、酸化ハフニウムHfO2等の高誘電体膜や、それらの積層膜が使用できる。また、上部電極26は、窒化チタン膜を10nm程度の膜厚で形成した後に、不純物をドープしたポリシリコン膜を積層して、隣接する下部電極24間の空洞部を充填し、さらにその上にタングステンWを100nm程度成膜した積層構造としてもよい。また、窒化チタンの代わりに、ルテニウムRuや白金Ptなどの金属膜も使用することができる。次に、フォトレジスト膜図示せずをマスクとしたドライエッチングによって、周辺回路領域上の不要な膜上部電極26、容量絶縁膜25、第2のサポート膜23を除去することで、キャパシタ27を形成した。次に、図2a及びbに示すように、シリコン酸化膜等を用いた第6の層間絶縁膜28で上部電極26上を覆い、CMPによって第6の層間絶縁膜28上を平坦化する。次に、上部電極26に所定の電位を与えるための第4のコンタクトプラグ29と第2の配線30を形成する。この後に表面保護膜等を形成する。これによって、図2に示されたDRAMである半導体デバイス100が完成する。以上説明したように、本実施形態の半導体デバイス100の製法によれば、非晶質炭素膜上にサポート膜を形成した積層膜を2層としてから、それらの積層膜を貫通するようにしてシリンダホールを形成し、さらにそのシリンダホール内を被覆するように、下部電極を形成している。このような製法による下部電極は、その上部と中間部がサポート膜と接続され、支持されているので、この状態で非晶質炭素膜を除去しても、中間部における下部電極の倒壊によるショートなどの発生を防止することができる。また、非晶質炭素膜上にサポート膜を形成した積層膜を2層以上にすることで、さらに高アスペクト比となるシリンダホールを容易に形成することができる。なお3層以上とする場合は、上層のサポート膜に形成する開口部を下層のサポート膜に形成した開口部に対して、平面視で直交させる。このような3層以上の積層膜における高アスペクト比のシリンダホールへ形成した下部電極でも、それぞれの層におけるサポート膜によってXY方向で強固に支えられているので、倒壊することはない。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。