"複数のメモリセルを含むメモリセルアレイと、複数の前記メモリセルに対して印加する電圧を制御する制御回路とを備え、前記メモリセルは、電荷を蓄積する電荷蓄積膜を備え、蓄積される電荷の量に従い複数通りの閾値電圧分布を保持可能に構成され、前記制御回路は、前記メモリセルに少なくとも一部が負の閾値電圧分布を与え、これにより前記メモリセルの保持データを消去する一方、前記メモリセルに正の複数通りの閾値電圧分布を与え、これにより前記メモリセルに複数通りのデータを書き込むように構成され、前記制御回路は、前記メモリセルに対し書き込み動作において、書き込み対象の第1のメモリセルに前記正の複数通りの閾値電圧分布を与える第1の書き込み動作と、前記第1のメモリセルにおいて前記正の複数通りの閾値電圧分布が得られたか否かを検証する第1の書き込みベリファイ動作と、前記第1のメモリセルに隣接する第2のメモリセルに対し、前記第2のメモリセルに書き込むべきデータのいかんに拘わらず、前記正の複数通りの閾値電圧分布のうち最も低い閾値電圧分布である第1閾値電圧分布を与える第2の書き込み動作と、前記第2のメモリセルにおいて前記第1閾値電圧分布又はこれより電圧レベルの大きい閾値電圧分布が得られたか否かを検証する第2の書き込みベリファイ動作とを実行し、前記第1の書き込みベリファイ動作及び前記第2の書き込みベリファイ動作の結果を通知するように構成されたことを特徴とする不揮発性半導体記憶装置。前記制御回路は、前記第1の書き込み動作及び前記第1の書き込みベリファイ動作を、互いに隣接する複数の第1のメモリセルに対し連続的に実行すると共に、前記第2の書き込み動作、及び前記第2の書き込みベリファイ動作を、前記複数の第1のメモリセルに隣接する第2のメモリセルに対し実行するように構成された請求項1記載の不揮発性半導体記憶装置。前記メモリセルは、それぞれ複数ビットのデータを格納可能に構成され、前記複数ビットのデータは、複数ページのデータとして前記制御回路に供給され、前記制御回路は、前記複数ページのうちの1つのページのデータについての前記第1の書き込み動作及び前記第1の書き込みベリファイ動作を書き込み対象の第1のメモリセルに対し実行すると共に、前記第2の書き込み動作、及び前記第2の書き込みベリファイ動作を、前記第1のメモリセルに隣接する第2のメモリセルに対し、1つのページのデータについての前記第1の書き込み動作及び前記第1の書き込みベリファイ動作ごとに実行するように構成された請求項2記載の不揮発性半導体記憶装置。前記制御回路は、前記複数の第1のメモリセルのうちの1のメモリセルを選択して前記第1の書き込み動作及び前記第1の書き込みベリファイ動作をする毎に、その前及び/又は後においてそれぞれ前記第2の書き込みベリファイ動作を実行可能に構成された請求項1記載の不揮発性半導体記憶装置。前記制御回路は、前記第1の書き込みベリファイ動作の判定結果、及び前記第2の書き込みベリファイ動作の判定結果が共に肯定的である場合に前記第1のメモリセルにおける書き込み動作が完了したと判定し、その旨を通知することを特徴とする請求項1記載の不揮発性半導体記憶装置。本実施の形態は、メモリセルに保持されたデータの信頼性を向上させることを可能にした不揮発性半導体記憶装置を提供する。以下に説明する実施の形態の不揮発性半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、複数の前記メモリセルに対して印加する電圧を制御する制御回路とを備えている。ここでのメモリセルは、電荷を蓄積する電荷蓄積膜を備え、蓄積される電荷の量に従い複数通りの閾値電圧分布を保持可能に構成される。また制御回路は、電荷蓄積膜にホールを蓄積させるように電圧を印加することによりメモリセルに少なくとも一部が負の閾値電圧分布を与え、これによりメモリセルの保持データを消去する一方、電荷蓄積膜に電子を蓄積させるように電圧を印加することによりメモリセルに正の複数通りの閾値電圧分布を与え、これによりメモリセルに複数通りのデータを書き込むように構成される。またこの制御回路は、メモリセルに対する書き込み動作において、書き込み対象の第1のメモリセルに正の複数通りの閾値電圧分布を与える第1の書き込み動作と、第1のメモリセルにおいて正の複数通りの閾値電圧分布が得られたか否かを検証する第1の書き込みベリファイ動作と、第1のメモリセルに隣接する第2のメモリセルに対し、第2のメモリセルに書き込むべきデータのいかんに拘わらず、正の複数通りの閾値電圧分布のうち最も低い閾値電圧分布である第1閾値電圧分布を与える第2の書き込み動作と、第2のメモリセルにおいて第1閾値電圧分布又はこれより電圧レベルの大きい閾値電圧分布が得られたか否かを検証する第2の書き込みベリファイ動作とを実行し、第1の書き込みベリファイ動作及び第2の書き込みベリファイ動作の結果を通知するように構成されている。以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。[第1の実施の形態][構成]先ず、図1を参照して、第1実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。図1は、本発明の第1実施形態に係る不揮発性半導体記憶装置のブロック図である。第1実施形態に係る不揮発性半導体記憶装置は、図1に示すように、メモリセルアレイ11、ロウデコーダ12、データ回路ページバッファ13、カラムデコーダ14、制御回路15、入出力回路16、アドレスコマンドレジスタ17、内部電圧発生回路18、コアドライバ19及びステータスレジスタ20を備える。メモリセルアレイ11は、図2に示すように、カラム方向に延びた複数のビット線BLと、ビット線BLに交差するロウ方向に延びた複数のソース線CELSRCと、電気的に書き換え可能な複数のメモリセルMTrを直列に接続されたメモリストリングMSを有する。メモリセルアレイ11は、本実施の形態では、メモリチップ内に2個あるものとして説明するが、本実施の形態に記載の技術はメモリセルアレイ2個の場合に限らず、メモリセルアレイ11プレーンがメモリチップ内に1個のみ存在する装置、あるいは3個以上のメモリセルアレイ11が1つのメモリチップ内に存在する装置にも適用可能である。メモリセルアレイ11は、図2に示すように、データを電気的に記憶するメモリセルMTrを3次元マトリクス状に配列して構成される。すなわち、メモリセルMTrは、積層方向にマトリクス状に配列されるとともに、積層方向に直交する水平方向にもマトリクス状に配列される。積層方向に並ぶ複数個のメモリセルMTrは直列接続され、メモリストリングMSを構成する。なお、ここでは、1つのメモリセルアレイが、複数のプレーンPlane0、plane2に分割されている例を示している。メモリストリングMSの両端には選択時に導通状態とされるドレイン側選択トランジスタSDTr、ソース側選択トランジスタSSTrが接続される。このメモリストリングMSは、積層方向を長手方向として配列される。ドレイン側選択トランジスタSDTrの一端は、ビット線BLに接続される。ソース側選択トランジスタSSTrの一端は、ソース線CELSRCに接続される。ロウデコーダ12は、図1に示すように、アドレスコマンドレジスタ17から入力されたブロックアドレス信号等をデコードし、またコアドライバ19から出力されるワード線制御信号や選択ゲート制御信号を受けて、メモリセルアレイ11を制御する。データ回路ページバッファ13は、読み出し動作時にはメモリセルアレイ11からデータを読み出し、ページバッファにデータを一時的に保持する。また、書き込み動作時にはチップ外部から書き込みデータがページバッファにロードされた後、ページバッファとデータ回路が連携して選択されたメモリセルにデータを書き込む。本実施の形態では、データ回路ページバッファ13は、3ページ分の書き込みデータ、又はベリファイ読み出しデータを保持するために、3つのキャッシュメモリC0~C2を備えている。カラムデコーダ14は、アドレスコマンドレジスタ17から入力されたカラムアドレス信号をデコードし、データの入出力制御を行う。制御回路15は、アドレスコマンドレジスタ17から読み出し書き込み消去動作等を実行する信号を受けて、所定のシーケンスに従って、コア動作に必要な種々の電圧を発生する内部電圧発生回路18を制御し、また、ワード線やビット線制御の制御を行うコアドライバ19を制御する。入出力回路16は、コマンドアドレスデータの入出力制御を行う。ステータスレジスタ20は、レディ/ビジー信号R/Bの他、各種動作の進行具合を示すステータス信号を一時的に保持すると共に外部に出力する機能を有する。次に、図3を参照して、メモリセルアレイ11の回路構成について説明する。図3は、メモリセルアレイ11のカラム方向の断面に沿って形成されるメモリセルMTr、ドレイン側選択トランジスタSDTr、ソース側選択トランジスタSSTr、及びその周辺回路の等価回路図である。メモリセルアレイ11は、図3に示すように、複数のビット線BL、及び複数のメモリブロックMBを有する。ビット線BLは、ロウ方向に所定ピッチをもってカラム方向に複数のメモリブロックMBに跨るようにストライプ状に延びる。メモリブロックMBは、所定ピッチをもってカラム方向に繰り返し設けられている。メモリブロックMBは、図3に示すように、ロウ方向及びロウ方向と直交するカラム方向にマトリクス状に配列された複数のメモリユニットMUを有する。メモリブロックMBにおいて、一本のビット線BLには、共通接続された複数のメモリユニットMUが設けられている。メモリユニットMUは、メモリストリングMS、ソース側選択トランジスタSSTr、及びドレイン側選択トランジスタSDTrを有する。カラム方向に隣接するメモリユニットMUは、その構成がカラム方向に互いに対称となるように形成されている。メモリユニットMUは、ロウ方向及びカラム方向にマトリクス状に配列されている。ロウ方向において一列に並ぶ複数のメモリユニットMUは、1つのサブブロックSBを構成する。メモリストリングMSは、直列接続されたメモリセルMTr0~MTr15、及びバックゲートトランジスタBTrにて構成されている。メモリセルMTr0~MTr7は、積層方向に直列に接続されている。メモリセルMTr8~MTr15も、同様に積層方向に直列に接続されている。メモリセルMTr0~MTr15は、電荷蓄積層に電荷を蓄積させることで、情報を記憶する。バックゲートトランジスタBTrは、最下層のメモリセルMTr7とメモリセルMTr8との間に接続されている。従って、メモリセルMTr0~MTr15、及びバックゲートトランジスタBTrは、カラム方向に沿った断面においてU字形状に接続されている。ソース側選択トランジスタSSTrのドレインは、メモリストリングMSの他端メモリセルMTr0のソースに接続されている。ドレイン側選択トランジスタSDTrのソースは、メモリストリングMSの一端メモリセルMTr15のドレインに接続されている。メモリユニットMUにおいて、1つのメモリブロックMB中のメモリセルMTr0のゲートは、ワード線WL0に共通接続されている。同様に、1つのメモリブロックMB中のメモリセルMTr1~MTr15のそれぞれのゲートは、対応するワード線WL1~WL15に共通接続されている。また、ロウ方向及びカラム方向にマトリクス状に配列されたバックゲートトランジスタBTrのゲートは、バックゲート線BGに共通接続されている。メモリユニットMUにおいて、ロウ方向に一列に配列された各ドレイン側選択トランジスタSDTrのゲートは、ロウ方向に延びるドレイン側選択ゲート線SGDに共通接続されている。また、カラム方向に一列に配列されたドレイン側選択トランジスタSDTrのドレインは、ビット線BLに共通に接続されている。メモリユニットMUにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタSSTrのゲートは、ロウ方向に延びるソース側選択ゲート線SGSに共通接続されている。また、カラム方向に隣接する一対のメモリユニットMUにおいて、ロウ方向に一列に配列されたソース側選択トランジスタSSTrのソースは、ロウ方向に延びるソース線CELSRCに共通に接続されている。次に、図4を参照して、図3に示した回路構成を実現するメモリセルアレイ11の積層構造について説明する。図4は、第1実施形態に係るメモリセルアレイ11の断面図であり、図5は、図4の一部の拡大図である。メモリセルアレイ11は、図4に示すように、基板20、下層から順に、バックゲート層30、メモリセル層40、選択トランジスタ層50、及び配線層60を有する。バックゲート層30は、バックゲートトランジスタBTrとして機能する。メモリセル層40は、メモリセルMTr0~MTr15として機能する。選択トランジスタ層50は、ドレイン側選択トランジスタSDTr、及びソース側選択トランジスタSSTrとして機能する。配線層60は、ソース線CELSRC及びビット線BLとして機能する。バックゲート層30は、図4に示すように、基板20の上に絶縁層21を介して形成されたバックゲート導電層31を有する。バックゲート導電層31は、バックゲート線BG、及びバックゲートトランジスタBTrのゲートとして機能する。バックゲート導電層31は、ロウ方向及びカラム方向に広がる板状に形成される。バックゲート導電層31は、後述するU字状半導体層45の連結部45Bの下面及び側面を覆うように形成される。バックゲート導電層31は、ポリシリコンpoly-Siにて構成されている。また、バックゲート層30は、図4に示すように、バックゲート導電層31を堀込むように形成されたバックゲート溝32を有する。バックゲート溝32は、ロウ方向に短手方向、カラム方向に長手方向を有する開口にて構成されている。バックゲート溝32は、ロウ方向及びカラム方向に所定間隔毎にマトリクス状に形成される。メモリセル層40は、図4に示すように、積層方向に絶縁層42を介して形成されたワード線導電層41a~41hを有する。ワード線導電層41a~41hは、ワード線WL0~WL15、及びメモリセルMTr0~MTr15の制御ゲートとして機能する。ワード線導電層41a~41hは、メモリブロックMB毎に分断され、ロウ方向に対向する一対の櫛歯状に形成される。同一の層で、櫛歯状に形成されたワード線導電層毎に、独立のコンタクトに接続する。なお、メモリユニットMU毎に、ワード線WLが独立に駆動になるよう、ワード線導電層41a~41hも1つのメモリユニット毎に独立のコンタクトに接続されていてもよい。ワード線導電層41a~41hは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成された部分を有する。ワード線導電層41a~41hは、ポリシリコンpoly-Siあるいはポリサイドにて構成されている。また、メモリセル層40は、図4に示すように、ワード線導電層41a~41h、及び絶縁層42を貫通するように形成されたメモリホール43を有する。メモリホール43は、各バックゲート溝32のカラム方向の両端近傍の位置に整合するように形成される。メモリホール43は、ロウ方向及びカラム方向にマトリクス状に形成される。また、上記バックゲートトランジスタ層30及びメモリセル層40は、図4に示すように、メモリゲート絶縁層44、及びU字状半導体層45を有する。U字状半導体層45は、メモリセルMTr0~MTr15及びバックゲートトランジスタBTrのボディとして機能する。メモリゲート絶縁層44は、図4に示すように、メモリホール43側面、及びバックゲート溝32内面側面及び下面に、連続的に形成される。メモリゲート絶縁層44は、図5に示すように、ブロック絶縁層44a、電荷蓄積層44b、及びトンネル絶縁層44cを有する。ブロック絶縁層44aは、メモリホール43側面、及びバックゲート溝32内面に沿って形成され、ブロック絶縁層44aは、ワード線導電層41a~41h及びバックゲート導電層31と接するように形成される。ブロック絶縁層44aは、酸化シリコンSiO2にて構成されている。電荷蓄積層44bは、ブロック絶縁層44a上に形成される。電荷絶縁層44bは、電荷を蓄積し、メモリセルMTr0~MTr15のデータを保持するために用いられる。電荷蓄積層44bは、窒化シリコンSiNにて構成されている。トンネル絶縁層44cは、電荷蓄積層44b上に形成される。トンネル絶縁層44cは、酸化シリコンSiO2にて構成されている。U字状半導体層45は、図4に示すように、ロウ方向からみてU字状に形成される。U字状半導体層45は、図5に示すように、トンネル絶縁層44cに接して、バックゲート溝32及びメモリホール43を埋めるように形成される。U字状半導体層45は、ロウ方向からみて基板20に対して垂直方向に延びる一対の柱状部45A、及び一対の柱状部45Aの下端を連結させるように形成された連結部45Bを有する。U字状半導体層45は、ポリシリコンpoly-Siにて構成されている。上記メモリセル層40の構成を換言すると、トンネル絶縁層44cは、柱状部45Aの側面を取り囲むように形成される。電荷蓄積層44bは、トンネル絶縁層44cの側面を取り囲むように形成されている。ブロック絶縁層44aは、電荷蓄積層44bの側面を取り囲むように形成されている。ワード線導電層41a~41hは、ブロック絶縁層44aの側面を取り囲むように形成される。なお、電荷蓄積層44bは、ワード線導電層41a~41hの側面だけでなく、それらの間の層間絶縁膜の側面にも形成され、柱状部45aの側面に上下方向に連続的に形成される。ブロック絶縁層44a、トンネル絶縁層44cも同様である。選択トランジスタ層50は、図4に示すように、ドレイン側導電層51、及びそのドレイン側導電層51と同層に形成されたソース側導電層52を有する。ドレイン側導電層51は、ドレイン側選択ゲート線SGD、及びドレイン側選択トランジスタSDTrのゲート電極として機能する。ソース側導電層52は、ソース側選択ゲート線SGS、及びソース側選択トランジスタSSTrのゲート電極として機能する。ドレイン側導電層51、及びソース側導電層52は、カラム方向に所定ピッチをもってロウ方向にストライプ状に延びる。ドレイン側導電層51、及びソース側導電層52は、カラム方向に2つずつ交互に設けられている。ドレイン側導電層51、及びソース側導電層52は、ポリシリコンpoly-Siにて構成されている。また、選択トランジスタ層50は、図4に示すように、ドレイン側ホール53、及びソース側ホール54を有する。ドレイン側ホール53は、ドレイン側導電層51を貫通するように形成される。ソース側ホール54は、ソース側導電層52を貫通するように形成される。ドレイン側ホール53及びソース側ホール54は、メモリホール43に整合する位置に形成される。また、選択トランジスタ層50は、図4に示すように、ドレイン側ゲート絶縁層55、ソース側ゲート絶縁層56、ドレイン側柱状半導体層57、及びソース側柱状半導体層58を有する。ドレイン側柱状半導体層57は、ドレイン側選択トランジスタSDTrのボディとして機能する。ソース側柱状半導体層58は、ソース側選択トランジスタSSTrのボディと機能する。ドレイン側ゲート絶縁層55は、ドレイン側ホール53の側面に形成される。ソース側ゲート絶縁層56は、ソース側ホール54の側面に形成される。ドレイン側ゲート絶縁層55及びソース側ゲート絶縁層56は、酸化シリコンSiO2にて構成されている。ドレイン側柱状半導体層57は、ドレイン側ホール53を埋めるように、ドレイン側ゲート絶縁層55と接して積層方向に延びる柱状に形成される。ソース側柱状半導体層58は、ソース側ホール54を埋めるように、ソース側ゲート絶縁層56と接して積層方向に延びる柱状に形成される。ドレイン側柱状半導体層57、及びソース側柱状半導体層58は、ポリシリコンpoly-Siにて構成されている。上記選択トランジスタ層50の構成を換言すると、ドレイン側ゲート絶縁層55は、ドレイン側柱状半導体層57の側面を取り囲むように形成される。ドレイン側導電層51は、ドレイン側ゲート絶縁層55の側面を取り囲むように形成される。ソース側ゲート絶縁層56は、ソース側柱状半導体層58の側面を取り囲むように形成される。ソース側導電層52は、ソース側ゲート絶縁層56の側面を取り囲むように形成される。配線層60は、図4に示すように、第1配線層61、第2配線層62、及びプラグ層63を有する。第1配線層61は、ソース線CELSRCとして機能する。第2配線層62は、ビット線BLとして機能する。第1配線層61は、図4に示すように、隣接する2本のソース側柱状半導体層58の上面に共通に接するように形成される。第1配線層61は、カラム方向に所定ピッチをもってロウ方向にストライプ状に延びる。第1配線層61は、タングステンW等の金属にて構成されている。第2配線層62は、図4に示すように、プラグ層63を介してドレイン側柱状半導体層57の上面に接続されている。第2配線層62は、ロウ方向に所定ピッチをもってカラム方向にストライプ状に延びる。第2配線層62は、銅Cu、プラグ層63は、タングステンW等の金属にて構成されている。データの書き込み方法次に、この不揮発性半導体記憶装置のデータ書き込み方法を、図6を参照して説明する。説明の便宜上、データ書き込みを行う前に、2ビットのデータを保持可能なメモリセル2ビット/セル方式に消去動作を行う例を用いて説明する。なお、ビット以上の複数ビットを1つのメモリセルに保持する場合にも、下記の実施の形態は適用可能であり、また、1ビットのデータを1つのメモリセルに保持する場合にも下記の実施の形態が適用可能である。データ書き込みを行う前に、メモリセルMCに対して消去動作を行うと、メモリセルの閾値電圧分布は、図6に示す閾値電圧分布Eとなる。ここで、閾値電圧分布Eは、下限側の少なくとも一部が負の電圧値となるよう設定される。なお、消去ベリファイ電圧として負の電圧を用いて、閾値電圧分布Eの上限が負の値になるようにすることも可能である。閾値電圧分布Eを有するメモリセルMCに対する2ビットのデータの書き込み動作は、メモリセルに書き込む2ビットのデータに応じて、図6に示す4つの閾値電圧分布EP、A,B,CEP<A<B<Cのいずれか1つを、メモリセルMCに与えることにより行われる。閾値電圧分布EPは、4つの閾値電圧分布のうちで最も低い分布であり、以下、A、B,Cの順に高い電圧レベルを有する。また、2ビットのデータは、下位ページデータ、上位ページデータに分けて供給される。図6の例では、下位ページデータ、上位ページデータが共に1である場合には、メモリセルMCには閾値電圧分布EPが与えられる。また、下位ページデータ、上位ページデータがそれぞれ1、0である場合には、メモリセルMCには閾値電圧分布Aが与えられる。下位ページデータ、上位ページデータがいずれも0である場合には、メモリセルMCには閾値電圧分布Bが与えられる。下位ページデータ、上位ページデータがそれぞれ1、0である場合には、メモリセルMCには閾値電圧分布Cが与えられる。なお、これはあくまでも一例であり、閾値電圧分布に対するデータ割り当ては、図6に示すものに限られないことは言うまでもない。この図6の書き込み方法では、下位ページデータと上位ページデータとを別々に与えられ、下位ページデータに基づく書き込み下位ページ書き込みと、上位ページデータに基づく書き込み上位ページ書き込みとを別々に実行される。更に、この図6の書き込み方法では、1つのメモリセルMCnに対する下位ページ書き込み、上位ページ書き込み第1の書き込み動作の実行前に、そのメモリセルMCnの閾値電圧分布Eを閾値電圧分布EPに上昇させる書き込み動作EP分布書き込み第2の書き込み動作を実行する。閾値電圧分布EPは、消去後の閾値電圧分布Eと同じデータ11を割り当てられる分布であり、4つの閾値電圧分布のうちで最も電圧レベルが小さい分布である。なお、EP分布書き込みは、通常の書き込み動作下位ページデータ書き込み、又は上位ページデータ書き込み、或いはその両方が行われたメモリセル例えばMCnに隣接するメモリセル例えばMCn1に対して実行される。また、あるワード線WLに沿ったEP分布書き込みが実行済みか否かを示すデータが、メモリセルアレイ中に記憶されるのが望ましい。制御回路15は、その旨を示すEPフラグデータを、メモリセルアレイの一部、例えば1つのワード線WLに沿ったメモリセルMCのうちの1つに格納することができる。このEP分布書き込み図6の1の終了後、下位ページ書き込み2、上位ページ書き込み3が実行される。下位ページデータ書き込み2は、図6に示すように、EP分布書き込み後の、閾値電圧分布EPを有するメモリセルMCに対して実行される。下位ページデータが1であれば、当該メモリセルの閾値電圧分布EPがそのまま維持され、下位ページデータが0であれば、中間分布LMを与えるための書き込み動作及び書き込みベリファイ動作が行われる。換言すれば、中間分布LMは、下位ページデータ0に対応する閾値電圧分布である。なお、書き込み動作及び書き込みベリファイ動作において各メモリセルに印加される電圧は、従来と同様であるので、詳細は省略する。この中間分布LMは、例えば閾値電圧分布AとBとの間程度の電圧範囲にある閾値電圧分布であり、上位ページ書き込みがされた後は、メモリセルMCには残らない分布である。上位ページ書き込みは、外部からページバッファ13のキャッシュメモリC0又はC1に与えられた上位ページデータと、キャッシュメモリC2に転送された下位ページデータとに基づいて行われる。図6の方式の場合、下位ページデータ、上位ページデータが共に1であれば、当該メモリセルMCは、閾値電圧分布EPのまま維持される。一方、下位ページデータ、上位ページデータがそれぞれ1、0であれば、当該メモリセルMCは、閾値電圧分布EPから閾値電圧分布Aに変化するよう、書き込み動作の対象とされる。また、下位ページデータ、上位ページデータがいずれも0であれば、当該メモリセルMCは、既に下位ページ書き込みにより中間分布LMを与えられているので、更に書き込み動作を行って、中間分布LMから閾値電圧分布Bに変化させられる。一方、下位ページデータ、上位ページデータがそれぞれ0、1であれば、当該メモリセルMCは、既に下位ページ書き込みにより中間分布LMを与えられているので、更に書き込み動作を行って、中間分布LMから閾値電圧分布Cに変化させられる。なお、このような書き込み動作がされた後のメモリセルMCnの読み出し動作は、従来と同様に、1つのメモリストリング中の選択メモリセルMCの制御ゲートに対し、読み出し電圧AR閾値電圧分布EPの上限と閾値電圧分布Aの下限との間、BR閾値電圧分布Aの上限と閾値電圧分布Bの下限との間、CR閾値電圧分布Bの上限と閾値電圧分布Cの下限との間が印加される。一方、非選択メモリセルMCの制御ゲートには、閾値電圧分布CRの上限よりも大きい読み出しパス電圧が印加される。下位ページデータの書き込み、及び上位ページデータの書き込みの両方が終わって閾値電圧分布EP,A,B,Cが得られた状態においては、下位ページデータの読み出しは、電圧BRを用いた1回の読み出し動作により行い得る。一方、下位ページデータ書き込みのみが終わり未だ上位ページデータの書き込みが完了せずメモリセルMCが閾値電圧分布LMかEPのいずれかを有する状態においては、下位ページデータ読み出しを行うために、電圧AR、BRの2つを用いた2回の読み出し動作が必要になる。なお、このような下位ページデータの書き込み動作中間分布LMの書き込み動作が実行済みか否かを示すため、LMフラグデータが、例えばメモリセルアレイの一部に格納され得る。データの書き込み動作、読み出し動作においては、適宜このLMフラグデータが参照され得る。この図6に示す書き込み方法では、下位ページデータ書き込みにおいて、中間分布LMの書き込み動作を実行する。中間分布LMは、最終的にはデータを示す分布として残らないため、他の閾値電圧分布EP、A,B、Cに比べ、中間分布LMの分布幅を広くすることができる。その結果、閾値電圧分布EP,A,B,Cを直接書き込む場合と比べ、下位ページデータの書き込みに要する時間を短縮することができ、全体として書き込み動作に要する時間を短くすることができる。別のデータ書き込み方法次に、この不揮発性半導体記憶装置の別のデータ書き込み方法を、図7を参照して説明する。この図7でも、図6と同様に、データ書き込みを行う前に、2ビットのデータを保持可能なメモリセル2ビット/セル方式に消去動作を行う例を用いて説明する。消去動作が行われると、メモリセルの閾値電圧分布は、図7に示すような少なくとも一部が負の閾値電圧分布Eとなる。ただし、この書き込み方法では、図6のような中間分布LMを与えるための書き込み動作は行わず、直接に最終的な閾値電圧分布EP,A,B,Cを与えるよう書き込み動作が実行される。図7における書き込み動作においても、1つのメモリセルMCnに対する下位ページ書き込み2、上位ページ書き込み3の実行前に、EP分布書き込み1が実行される。その後に実行される下位ページ書き込み2では、閾値電圧分布EP又はEを有するメモリセルMCに対し、下位ページデータに応じて閾値電圧分布Aが与えられる。具体的には、下位ページデータが1であれば、当該メモリセルMCの閾値電圧分布EP又はEはそのまま維持され、0であれば、閾値電圧分布Aを与えるための書き込み動作及び書き込みベリファイ動作が行われる。上位ページ書き込み3は、外部からページバッファ13のキャッシュメモリC0又はC1に与えられた上位ページデータと、キャッシュメモリC2に転送された下位ページデータとに基づいて行われる。図7の方式の場合、下位ページデータ、上位ページデータが共に1であれば、当該メモリセルMCは、閾値電圧分布EP又はEのまま維持される。一方、下位ページデータ、上位ページデータがそれぞれ1、0であれば、当該メモリセルMCは、閾値電圧分布EP又はEから閾値電圧分布Cに変化するよう、書き込み動作の対象とされる。また、下位ページデータ、上位ページデータがいずれも0であれば、当該メモリセルMCは、既に下位ページ書き込みにより閾値電圧分布Aを与えられているので、更に書き込み動作を行って、閾値電圧分部Aから閾値電圧分布Bに変化させられる。一方、下位ページデータ、上位ページデータがそれぞれ0、1であれば、当該メモリセルMCは、既に下位ページ書き込みにより閾値電圧分布Aを与えられているので、そのまま閾値電圧分布Aを維持される。以上、2ビット/セルの書き込み方式の2つの例を説明したが、これ以外の方式が採用可能であることは言うまでもない。このように、本実施の形態では、図6の書き込み方式、図7の書き込み方式、又はこれ以外の書き込み方式のいずれが採られる場合でも、通常のデータ書き込み動作に先立って、消去動作後の閾値電圧分布Eから閾値電圧分布EPに変化させるためのEP分布書き込み動作が実行される。このEP分布書き込み動作は、少なくとも通常の書き込み動作の対象とされるメモリセルMCnに隣接するメモリセルMCn1を対象として実行される。その理由を図8を参照して説明する。通常、NAND型フラッシュメモリに対する書き込み動作は、ソース線CELSRCに近い側のメモリセルMC1から開始され、以下ソース線CELSRCから離れる方向に向かって進められる。このとき、図8に示すように、例えばワード線WL6に沿ったメモリセルMC6に対しては、閾値電圧分布EP、A,B,Cのいずれかを与えるよう書き込み動作が実行される一方、隣接メモリセルMC5及びMC7には書き込み動作が実行されず、少なくとも一部が負の閾値電圧分布Eが維持されると仮定する。このとき、メモリセルMC6の電荷蓄積膜44bには電子が捕捉されている一方、メモリセルMC5、MC7にはホールが捕捉されている。1つのメモリストリングMSにおいて電荷蓄積膜44bがメモリセルMC間層間絶縁膜42の側部でも分断されず連続している構造を有する不揮発性半導体記憶装置では、データ書き込み動作後長期間が経過すると、ホール及び電子が移動してホールと電子の再結合が起こり、これによりメモリセルに保持されたデータの変動が生じる虞がある。このため、少なくとも何らかのデータが書き込み済みのメモリセルMCnに隣接するメモリセルMCn1において、書き込み動作を実行せず閾値電圧分布Eを保持させたまま放置することは望ましくない。そこで、本実施の形態では、図9に示すように、書き込み対象のメモリセルMC6において閾値電圧分布EP、A,B,C又は中間分布LMを与える書き込み動作を実行した場合には、これに隣接するメモリセルMC5、MCn7においても、これらメモリセルに書き込むべきデータの如何に拘わらず11であっても、閾値電圧分布Eのままで放置せず、閾値電圧分布EをEPに変化させるEP分布書き込み動作を実行する。この動作を行うことにより、メモリセルMCn-1、MCn1の電荷蓄積膜44bには、ホールhに変わり少量の電子eが保持される。その結果、メモリセルMC5~MC7の電荷蓄積膜には電子eが捕捉される。これにより、ホールと電子の再結合によるデータの変動が生じる虞を抑制することができる。ところで、メモリセルMCnへ書き込み動作を実行する場合、所望の閾値電圧分布が得られたかどうかを検証するための書き込みベリファイ動作が実行される。すなわち、メモリセルMCnへの書き込み動作は、一般的には例えば次のような手順で行われる。1メモリセルMCnの制御ゲートに対し所定のプログラム電圧Vpgm例えば20V程度をパルス電圧として印加する一方、そのチャネルにはビット線BL及びドレイン側選択トランジスタSDTrを通じて0Vを与える書き込みパルス印加動作。これにより、メモリセルMCnの電荷蓄積膜に電子を蓄積させ、メモリセルMCnの閾値電圧を上昇させる。2メモリセルMCnの制御ゲートに対し、読み出し電圧AR、BR、CRよりも大きいベリファイ電圧AV、BV、CV図6参照を与える一方、メモリストリングMS中のメモリセルMCには読み出しパス電圧Vreadを与え、メモリストリングMSに電流が流れるか否かを検証する書き込みベリファイ動作。電流が流れればメモリセルMCnの閾値電圧が所望の閾値電圧分布となったことを示す。電流が流れなければ、1の書き込みパルス印加動作を再度実行する。このように、従来の不揮発性半導体記憶装置においては、書き込み対象のメモリセルMCnに対して所望の閾値電圧分布を与えられたか否かを書き込みベリファイ動作により検証し、肯定的な結果が得られた場合に、メモリセルMCnに対して所望の書き込み動作が完了したとの判断がなされる。これに対し、本実施の形態では、書き込み対象のメモリセルMCnに対する書き込みベリファイ動作第1の書き込みベリファイ動作だけでなく、これに隣接するメモリセルMCn1、MCn-1に閾値電圧分布EP以上が与えられているか否かを検証する書き込みベリファイ動作第2の書き込みベリファイ動作をも実行する。そして、第1書き込みベリファイ動作、及び第2の書き込みベリファイ動作の両方において肯定的な判定がなされた場合に、はじめてメモリセルMCnに対する書き込み動作が完了したとの判定がなされる。図8に示すように、メモリセルMCnにおいて書き込みデータに対応する閾値電圧分布EP、A,B,Cを与える書き込み動作が完了したとしても、隣接するメモリセルMCn-1、MCn1において消去動作後の閾値電圧分布E少なくとも一部が負である分布が残存していたのでは、長期間経過後にデータ変動が生じる虞があるからである。次に、本実施の形態の書き込み動作の詳細を、図10のタイミングチャートを参照して説明する。図10では、ワード線WLnに沿って形成されるメモリセルMCnが書き込み対象であり、これに隣接するメモリセルMCn-1、MCn1に対しEP分布書き込み動作及びその書き込みベリファイ動作EP分布書き込みベリファイ動作を実行する例を示している。ここで、書き込み動作は、ワード線WL0、WL1、WL2の順のように、ワード線WLの昇順に書き込みが実行される。図10では、入出力回路16に対する入出力信号I/O、データ等の入出力が可能か否かを示すレディ/ビジー信号R/Bが示されている。また、ステータスレジスタ18は、3つのデータレジスタSR0、SR1、SR2を有している。これら3つのデータレジスタSR0、SR1、SR2は、ワード線WLnに沿ったメモリセルMCnにおける書き込みベリファイ動作の結果を一時保持すると共に、これに隣接するメモリセルMCn-1、MCn1におけるEP分布書き込みベリファイ動作の結果を一時保持するために設けられている。ワード線WLnに沿ったメモリセルMCnに書き込みを行う場合、まず、時刻t1において、メモリセルMCnに与えるべきアドレスデータ、書き込みデータ、及び書き込み動作のコマンドが入出力回路16に入力され、更にはデータ回路ページバッファ13に入力される。その後、時刻t2R/Bがレディーとなる時刻では、ワード線WLnに隣接するワード線WLn-1に沿って形成されるメモリセルMCn-1に対して、EP分布書き込みベリファイ動作が実行される。メモリセルMCn-1が閾値電圧分布EPでなくこれよりも低い閾値電圧分布閾値電圧分布Eなどを有していると判定されるならば、ワード線WLn-1を対象として、EP分布書き込み動作が実行される。一方、EP分布書き込みベリファイ動作により、メモリセルMCn-1が既に閾値電圧分布EPを有していると判定される場合には、メモリセルMCn-1におけるEP分布書き込み動作の完了を示すステータス信号S[WLn-1EP]を、データバッファSR0に格納する。その後、ワード線WLnに沿ったメモリセルMCnに対する書き込み動作を、例えば時刻t3において開始して、時刻t1でページバッファ13に取り込んだ書き込みデータをメモ入りセルMCnに書き込む。一方、EP分布書き込みベリファイ動作により、メモリセルMCn-1が既に閾値電圧分布EPを有していると判定される場合には、メモリセルMCn-1におけるEP分布書き込み動作の完了を示すステータス信号S[WLn-1EP]を、データレジスタSR0に格納する。そして、ワード線WLnに沿ったメモリセルMCnに対する書き込み動作を、例えば時刻t3において開始して、時刻t1でページバッファ13に取り込んだ書き込みデータをメモリセルMCnに書き込む。ワード線WLnに沿ったメモリセルMCnに対する書き込み動作が完了したことが、ワード線WLnに対する書き込みベリファイ動作により判定されると、その旨を示すステータス信号S[WLn]が、データレジスタSR1に格納される。その後、時刻t4において、ワード線WLn1に沿ったメモリセルMCn1に対し、EP分布書き込みベリファイ動作EPverifyが開始される。もし、メモリセルMCn1に閾値電圧分布EPが未だ与えられていないと判定された場合には、メモリセルMCn1に対しEP分布書き込み動作が実行される。その後のEP分布書き込みベリファイ動作により、閾値電圧分布EPがメモリセルMCn1に与えられたと判定される場合には、その旨を示すステータス信号SWLn1EP]がデータレジスタSR2に与えられる。その後、時刻t5において、ステータスレジスタ20に保持されたステータス信号の読み出しがなされる。すなわち、ステータスレジスタ20内の3つのデータレジスタSR0~SR2に保持された3つのステータス信号S[WLn-1EP]、S[WLn]、SWLn1EP]は、図示しないコントローラに向けて出力通知される。いずれも1であれば、ワード線WLnに沿ったメモリセルMCnへの書き込み動作が完了したとの判定が、図示しないコントローラによってなされる。判定の結果は、PASSフラグとして例えば当該コントローラに格納される。このように、本実施の形態によれば、1つのワード線WLnに沿ったメモリセルMCnの書き込み動作が完了したと判断されるためには、当該メモリセルMCnの書き込みベリファイ動作が完了することに加え、隣接ワード線WLn-1、WLn1に沿ったメモリセルMCn-1、MCn1に対するEP分布書き込み動作の完了という条件が必要とされる。これにより、図8に示したようなデータ変動の問題を回避することが可能になり、メモリセルに保持されたデータの信頼性を向上させることができる。なお、図10では、ワード線WLnに沿ったメモリセルMCnへの書き込み動作を実行した後、隣接ワード線WLnに沿ったメモリセルMCn1へのEP分布書き込み動作及びEP分布書き込みベリファイ動作を実行しているが、この順序を逆にしても、同様の効果を奏することが可能である。第2の実施の形態次に、図11を参照して、第2の実施の形態に係る不揮発性半導体記憶装置を説明する。全体構成は図1~図5に示すのと同様である。ただし、この実施の形態では、図11に示すように、書き込み動作の手順が、第1の実施の形態とは異なっている。なお、図10と同様の事項については、説明を省略する。この第2の実施の形態では、3つのワード線WLn、WLn1、WLn2に沿って形成されるメモリセルMCn、MCn1、MCn1を書き込み対象として、連続的に書き込み動作が行われる。このため、連続して書き込みの対象とされるワード線WLn~WLn2のうち、最初に書き込みの対象とされるワード線WLnに隣接するワード線WLn-1に沿ったメモリセルMCn-1に対し、EP分布書き込みベリファイ動作更に、必要ならEP分布書き込み動作が実行される。ワード線WLn-1に沿ったメモリセルMCn-1に閾値電圧分布EPが書き込まれることにより、メモリセルMCn~MCn2におけるデータ変動が防止される。更に、最後に書き込みの対象とされるワード線WLn2に隣接するワード線WLn3に沿ったメモリセルMCn3に対しても、EP分布書き込み動作及びEP分布書き込みベリファイ動作が実行される。そして、連続書き込みされるワード線WLn~WLn2の書き込み動作が完了したか否かは、隣接ワード線WLn-1、WLn3におけるEP分布書き込み動作が完了したか否かにより判断される。以下、図11を参照して、本実施の形態における書き込み動作を詳細に説明する。ワード線WLn~WLn2に沿ったメモリセルMCn~MCn2に連続して書き込み動作を行う場合、まず、時刻t1において、メモリセルMCnワード線WLnのアドレスデータ、書き込みデータ、及び書き込み動作のコマンドが入出力回路16に入力されるWLnDataIN。その後、時刻t2において、第1実施形態と同様に、ワード線WLnに隣接するワード線WLn-1に沿って形成されるメモリセルMCn-1に対して、EP分布書き込みベリファイ動作が実行される。メモリセルMCn-1が閾値電圧分布EPよりも低い閾値電圧分布閾値電圧分布Eなどを有していると判定されるならば、ワード線WLn-1を対象として、EP分布書き込み動作が実行される。一方、メモリセルMCn-1が既に閾値電圧分布EPを有していると判定される場合には、メモリセルMCn-1におけるEP分布書き込み動作の完了を示すステータス信号S[WLn-1EP]を、データレジスタSR0に格納する。その後時刻t3で、ステータスレジスタ20の読み出しが実行され、前述のステータス信号S[WLn-1EP]が、図示しない外部のコントローラに向けて出力される。外部のコントローラは、このステータス信号S[WLn-1EP]を所定箇所に格納する。これと同時に、時刻t3では、ワード線WLnに沿って形成されるメモリセルMCnに対する書き込み動作program、更には書き込みベリファイ動作が開始される。その後、ワード線WLnに対する書き込み動作と並行して、時刻t4において、次のワード線WLn1に沿って形成されるメモリセルMCn1のアドレス、書き込みデータ、書き込み動作のコマンドが、入出力回路16に入力されるWLn1DataIN。時刻t5でこの書き込みデータの入力が終わると、レディ/ビジー信号R/BはLとなる。ワード線WLnに沿ったメモリセルMCnに対する書き込み動作が完了したことが、例えば時刻t6において書き込みベリファイ動作により判定されると、その旨を示すステータス信号S[WLn]が、データレジスタSR0に格納される。これにより、メモリセルMCnに対する書き込み動作は、時刻t6で終了する。その後、時刻t4で取り込まれた書き込みデータに従い、ワード線WLn1に沿ったメモリセルMCn1に対する書き込み動作書き込みパルス印加動作、及び書き込みベリファイ動作が開始される。その後、時刻t7においてレディ/ビジー信号R/BがHに戻ると、ステータスレジスタ20の読み出しコマンドStatusReadforWLnが発せられ、ステータスレジスタ20から前述のステータス信号S[WLn]が読み出され、外部のコントローラに供給される。これに続いて、入出力回路16には、ワード線WLn2に沿ったメモリセルMCn2のアドレス、書き込みデータ、書き込み動作のコマンドが入力されるWLn2DataIN。ここで、メモリセルMCn2に対する書き込み動作のコマンドは、MCn、MCn1に対する書き込み動作のコマンドと異なり、MCn3に連続してデータを書き込まないことを示すデータも含まれる。その後、レディ/ビジー信号R/BはLに戻るが、ワード線WLn1に対する書き込み動作は、書き込みベリファイ動作により書き込みの完了が検知されるまで繰り返される。例えば時刻t9において、書き込みベリファイ動作によりワード線WLn1に沿ったメモリセルMCn1の書き込み動作の完了が検知されると、引き続きワード線WLn2に沿ったメモリセルMCn2の書き込み動作が、時刻t9以降において開始される。例えば時刻t10において、書き込みベリファイ動作によりワード線WLn2に沿ったメモリセルMCn2の書き込み動作の完了が検知されると、連続書き込みの対象である全ての書き込み動作が終了となる。しかし、この後、メモリセルMCn2のデータ変動を防止すべく、時刻t10以降において、ワード線WLn3に沿ったメモリセルMCn3に対するEP分布書き込み動作及びEP分布書き込みベリファイ動作が開始される。このEP分布書き込みベリファイ動作により、メモリセルMCn3に対する閾値電圧分布EPへの書き込みが終了すると、ステータスレジスタSR2には、その旨を示すステータス信号S[WLn3EP]=1が格納される。ステータスレジスタ20内の3つのデータレジスタSR0~SR2に保持された3つのステータス信号S[WLn1EP]、S[WLn2]、SWLn3EP]は、図示しないコントローラに向けて出力される。いずれのステータス信号も1であれば、ワード線WLnに沿ったメモリセルMCnへの書き込み動作が完了したとの判定が、図示しないコントローラによってなされる。判定の結果は、PASSフラグとして例えば当該コントローラに格納される。このように、本実施の形態によれば、連続するメモリセルMCn~MCn2の書き込み動作が完了したと判断されるためには、当該メモリセルMCn~MCn2の書き込みベリファイ動作が完了することに加え、隣接ワード線WLn-1、WLn3に沿ったメモリセルMCn-1、MCn3に対するEP分布書き込み動作の完了という条件が必要とされる。これにより、図8に示したようなデータ変動の問題を回避することが可能になり、メモリセルに保持されたデータの信頼性を向上させることができる。また、この実施の形態のように、メモリセルMCn~MCn2に連続書き込みを行うため、メモリセルMCn1、MCn2の書き込みにおいては、1つ前のメモリセルに対するEP分布書き込み動作を省略することができる。従って、その分書き込み動作に要する時間を短縮することができる。第3の実施の形態次に、図12を参照して、第3の実施の形態に係る不揮発性半導体記憶装置を説明する。全体構成は図1~図5に示すのと同様である。ただし、この実施の形態でも、第2の実施の形態と同様に、3つのワード線WLn、WLn1、WLn2に沿って形成されるメモリセルMCn、MCn1、MCn1を書き込み対象として、連続的に書き込みを行う書き込み方式を採用している。そして、隣接ワード線WLn-1、WLn3に沿ったメモリセルMCn-1、MCn3に対し、EP分布書き込み動作及びEP分布書き込みベリファイ動作が実行される点も、第2の実施の形態と同様である。更に、連続書き込みされるワード線WLn~WLn2の書き込み動作が完了したか否かは、隣接ワード線WLn-1、WLn3におけるEP分布書き込み動作が完了したか否かにより判断される点も、第2の実施の形態と同様である。以下、図12を参照して、本実施の形態における書き込み動作を説明する。第2の実施の形態との相違点は、各ワード線WLnにおいて書き込み動作programを開始する前に、1つ手前のワード線WLn-1においてEP分布書き込みベリファイ動作も行い、その後当該ワード線WLnにおいて書き込み動作を完了した後、1つ後のワード線WLn1においても逐一EP分布書き込み動作及びEP分布書き込みベリファイ動作を実行する点である。すなわち、時刻t3においてワード線WLnに沿ったメモリセルMCnへの書き込み動作が開始する前に、ワード線WLn-1に沿ったメモリセルMCn-1に対し、時刻t2においてEP分布書き込み動作及びEP分布書き込みベリファイ動作が実行される。メモリセルMCnへの書き込み動作が時刻t6で終了すると、1つ後のワード線WLn1に沿ったメモリセルMCn1に対し、EP分布書き込み動作及びEP分布書き込みベリファイ動作EPVerify/proが実行される。また、ワード線WLn1に沿ったメモリセルMCn1への書き込み動作が開始する前に、ワード線WLnに沿ったメモリセルMCnに対し、時刻t7においてEP分布書き込みベリファイ動作及びEP分布書き込み動作が実行される。そして、メモリセルMCn1への書き込み動作が時刻t9で終了すると、1つ後のワード線WLn2に沿ったメモリセルMCn2に対し、EP分布書き込み動作及びEP分布書き込みベリファイ動作EPVerify/proが実行される。ワード線WLn2でも同様にして動作が行われる。この実施の形態によれば、各ワード線WLnにおける書き込み動作が終わる毎に、必ず隣接するワード線WLn1に対するEP分布書き込み動作及びEP分布書き込みベリファイ動作が実行される。この実施形態によれば、書き込み条件がワード線毎に均一になるので、メモリセルに保持されるデータの信頼性を一層向上させることができる。第4の実施の形態次に、図13を参照して、第4の実施の形態に係る不揮発性半導体記憶装置を説明する。全体構成は図1~図5に示すのと同様である。この実施の形態は、第1の実施の形態と同様に、3つのワード線WLn、WLn1、WLn2に沿って形成されるメモリセルMCn、MCn1、MCn2を書き込み対象として、連続的に書き込みを行う書き込み方式を採用している。この実施の形態では、1つのメモリセルに2ビットのデータを格納する2ビット/セル書き込み方式を採用しているものとして説明をする。そして、2ビットのデータは、1ビットの下位ページデータ、1ビットの上位ページデータに分けて供給され、下位ページデータ書き込みLower、上位ページ書き込みUpperが順次実行される形式を取っている。このため、本実施の形態では、1ワード線WLnに対する下位ページ書き込み、2ワード線WLnに対する上位ページデータ書き込み、3ワード線WLn1に対する下位ページデータ書き込み、4ワード線WLn1に対する上位ページデータ書き込み、5ワード線WLn1に対する下位ページデータ書き込みを連続的に実行し、この1~5の前後で、隣接するワード線WLn-1及びWLn1においてEP分布書き込み動作及びEP分布書き込みベリファイ動作を実行している。その他は第1の実施の形態と同様である。この実施形態によれば、ワード線のページ単位毎の書き込み条件が均一になるので、メモリセルに保持されるデータの信頼性を一層向上させることができる。第5の実施の形態次に、図14を参照して、第5の実施の形態に係る不揮発性半導体記憶装置を説明する。全体構成は図1~図5に示すのと同様である。この実施の形態は、第3の実施の形態と同様に、3つのワード線WLn、WLn1、WLn2に沿って形成されるメモリセルMCn、MCn1、MCn2を書き込み対象として、連続的に書き込みを行うと共に、2ビット/セル書き込み方式を採用している。ただし、この実施の形態では、第3の実施の形態と同様に、各ワード線WLnにおいて下位ページデータ書き込み又は上位ページデータの書き込み動作programを開始する前に、1つ手前のワード線WLn-1においてEP分布書き込みベリファイ動作も行い、その後当該ワード線WLnにおいて下位ページデータ書き込み又は上位ページ書き込み動作を完了した後、1つ後のワード線WLn1においても逐一EP分布書き込み動作及びEP分布書き込みベリファイ動作を行うようにしている。この実施形態によれば、ワード線のページ単位毎の書き込み条件が均一になるので、メモリセルに保持されるデータの信頼性を一層向上させることができる。第6の実施の形態次に、図15を参照して、第6の実施の形態に係る不揮発性半導体記憶装置を説明する。全体構成は図1~図5に示すのと同様である。この実施の形態は、第5の実施の形態と殆ど同様である。異なる点は、第5の実施の形態では、各ワード線WLにおける下位ページデータ書き込み又は上位ページデータ書き込みを実行する前に、逐一独立したEP分布書き込みベリファイ動作及びEP分布書き込み動作を実行しているが図14の時刻33、t7,t11、t14、t18のEPverify/pro、本実施の形態では、各ワード線での上位ページ書き込みの実行前におけるEP分布書き込みベリファイ動作時刻t7、t14を省略している点である。メモリセルMCLnの上位ページ書き込みの前に実行されるメモリセルMCnの下位ページ書き込みの段階で、隣接メモリセルWLn-1のEP分布書き込みベリファイ動作を既に実行済みであるため、改めて検証をする必要はないためである。このように動作を省略することにより、上述の実施の形態と同様の効果を奏することが出来ると共に、書き込み動作に要する時間を短縮し、パフォーマンスを向上させることができる。第7の実施の形態次に、図16及び図17を参照して、第7の実施の形態に係る不揮発性半導体記憶装置を説明する。全体構成は図1~図5に示すのと同様である。図16は、第7の実施の形態のステータスレジスタ20の具体的な構造を示す。図17は、本実施の形態における書き込み動作の手順を示すタイミングチャートである。この実施の形態では、ステータスレジスタ20が図16に示すように構成され、これにより、各ワード線WLnに沿ったメモリセルMCnにおける書き込み動作が完了したか否かを、外部のコントローラでなく、メモリチップ内部で判定することが可能なようにされている点で、前述の実施の形態と異なっている。本実施の形態のステータスレジスタ20の構造を、図16を参照して説明する。このステータスレジスタ20は、5つのデータレジスタSR0~SR2を有している。データレジスタSR0は、現在書き込みデータを供給され書き込み動作が進行中のメモリセルよりも先に書き込み動作の対象とされるメモリセルに関するステータス信号を保持するためのレジスタである。データレジスタSR1は、現在書き込みデータを供給され書き込み動作が進行中のメモリセルに関するステータス信号を保持するためのレジスタである。データレジスタSR2は、現在書き込みデータを供給され書き込み動作が進行中のメモリセルよりも後に書き込み動作の対象とされるメモリセルに関するステータス信号を保持するためのレジスタである。データレジスタSR3、SR4は、データレジスタSR0~SR2の保持データの論理演算結果を保持するために設けられている。データレジスタSR0~SR2の保持データの論理積演算を行う回路として、ANDゲートLC1が設けられている。ANDゲートLC1の出力信号は、選択回路SL0、SL1に供給されている。選択回路SL0は、ANDゲートLC1の出力信号、データレジスタSR3の保持データ、又はデータレジスタSR4の保持データのいずれか1つを選択的に出力可能なように構成されている。また、選択回路SL1は、ANDゲートLC1の出力信号、又はデータレジスタSR4の保持データのいずれか1つを選択的に出力可能なように構成されている。本実施の形態の書き込み動作を、図17を参照して説明する。この実施の形態は、第3の実施の形態と同様に、3つのワード線WLn、WLn1、WLn2に沿って形成されるメモリセルMCn、MCn1、MCn1を書き込み対象として連続的に書き込みを行うと共に、2ビット/セル書き込み方式を採用している。具体的に、まず時刻t1で、ワード線WLnに沿ったメモリセルMCnのアドレス、書き込むべき下位ページデータ、及びコマンドが、入出力回路16に供給されるWLnLDataIN。続いて、時刻t2ではレディ/ビジー信号R/Bが一旦Lとなり、その間にワード線WLn-1に沿ったメモリセルMCn-1に対し、EP分布書き込みベリファイ動作及びEP分布書き込み動作が実行される。EP分布書き込みベリファイ動作の結果、メモリセルMCn-1におけるEP分布書き込み動作が終了していると判定される場合には、ステータスレジスタ20のデータレジスタSR0に、その旨を示すステータス信号S[WLn-1EP]=1が格納される。その後、レディ/ビジー信号R/BがHに戻ると共に、ワード線WLnに沿ったメモリセルMCnに対し、下位ページデータ書き込みが開始される。このメモリセルMCnに対する下位ページデータ書き込みの進行と並行して、入出力回路16には、メモリセルMCnのアドレス、書き込むべき上位ページデータU、及び書き込みコマンドが、時刻t4以降において入力されるWLnUDataIN。上位ページデータUの入力が終わると、時刻t5で再びレディ/ビジー信号R/BはLに戻る。その後、メモリセルMCnワード線WLnに対する下位ページ書き込み動作が完了したことが、例えば時刻t6で検出されると、その旨を示すステータス信号S[WLnL]がデータレジスタSR1に格納される。メモリセルMCnに対する下位ページデータ書き込みが時刻t6で終わると、引き続いてワード線WLnに隣接するワード線WLn1に沿って形成されたメモリセルMCn1に対するEP分布書き込み動作及びEP分布書き込みベリファイ動作が実行される。その結果、メモリセルMCn1に対する閾値電圧分布EPへの書き込みが完了したと判断されると、その旨を示すステータス信号S[WLn1EP]がデータレジスタSR2に格納される。このようにして、データレジスタSR0~2に格納されたステータス信号S[WLn-1EP]、S[WLnL]、S[WLn1EP]が全て1となると、ANDゲートLC1の出力信号であるステータス信号S[WLnL’]が1となって出力される。そして例えば時刻t7から選択回路SL0の選択信号SEL0が00となることで、レジスタSR3にステータス信号S[WLnL’]が保持される。その結果、ステータス信号S[WLnL’]が1となり、メモリセルMCnワード線WLnに対する下位ページデータ書き込みが完了したことが示される。なお、このステータス信号S[WLnL’]は、時刻t8において、ステータスレジスタ20の読み出しコマンドが発せられることにより、外部のコントローラ図示せずに出力される。続いて、ワード線WLnに沿ったメモリセルMCnへの上位ページデータ書き込みのための処理が、時刻t7で開始される。時刻t7では、ワード線WLnに沿ったメモリセルMCnに対する書き込み動作を開始する前に、その隣のワード線WLn-1に沿ったメモリセルMCn-1へのEP分布書き込みベリファイ動作及びEP分布書き込み動作が実行される。このEP分布書き込みベリファイ動作により、メモリセルMCn-1への閾値電圧分布EPへの書き込み動作が完了していると判断される場合には、その旨を示すステータス信号S[WLn-1EP]=1が、データレジスタSR0に格納される。メモリセルMCn-1に対するEP分布書き込みベリファイ動作が終わると、ワード線WLnに沿ったメモリセルMCnに対する上位ページデータ書き込みが開始される。そして、このメモリセルMCnに対する上位ページデータ書き込みの進行と並行して、入出力回路16には、前述のステータス信号SWLnL’をステータスレジスタ20から読み出すことを指示するコマンドが、時刻t8において入力される。ステータスレジスタ20は、このコマンドを受けて、ステータス信号S[WLnL’]を、図示しない外部のコントローラに向けて出力する。その後、入出力回路16には、メモリセルMCn1に書き込むべき下位ページデータLが入力される。レディ/ビジー信号R/Bは、時刻t9で再びLに戻る。その後、メモリセルMCnワード線WLnに対する上位ページ書き込み動作が完了したことが、例えば時刻t10で検出されると、その旨を示すステータス信号S[WLnU]がデータレジスタSR1に格納される。メモリセルMCnワード線WLnに対する上位ページデータ書き込みが時刻t10で終わると、引き続いてワード線WLnに隣接するワード線WLn1に沿って形成されたメモリセルMCn1に対するEP分布書き込み動作及びEP分布書き込みベリファイ動作が実行される。その結果、メモリセルMCn1に対する閾値電圧分布EPへの書き込みが完了したと判断されると、その旨を示すステータス信号S[WLn1EP]がデータレジスタSR2に格納される。このようにして、データレジスタSR0~2に格納されたステータス信号S[WLn-1EP]、S[WLnU]、S[WLn1EP]が全て1となると、ANDゲートLC1の出力信号であるステータス信号S[WLnU’]が1となって出力される。そして例えば時刻t12から選択回路SL0の選択信号SEL0が00となることで、レジスタSR3にステータス信号S[WLnU’]が保持される。その結果、ステータス信号S[WLnU’]が1となり、メモリセルMCnワード線WLnに対する上位ページデータ書き込みが完了したことが示される。なお、このステータス信号S[WLnU’]は、時刻t12において、ステータスレジスタ20の読み出しコマンドが発せられることにより、外部のコントローラ図示せずに出力される。続いて、ワード線WLn1に沿ったメモリセルMCn1への下位ページデータ書き込みのための処理が、時刻t11で開始される。時刻t11では、ワード線WLn1に沿ったメモリセルMCn1に対する下位ページ書き込み動作を開始する前に、その隣のワード線WLnに沿ったメモリセルMCnへのEP分布書き込みベリファイ動作及びEP分布書き込み動作が実行される。このEP分布書き込みベリファイ動作により、メモリセルMCnへの閾値電圧分布EPへの書き込み動作が完了していると判断される場合には、その旨を示すステータス信号S[WLnEP]=1が、データレジスタSR0に格納される。メモリセルMCnに対するEP分布書き込みベリファイ動作が終わると、ワード線WLn1に沿ったメモリセルMCn1に対する下位ページデータ書き込みが開始される。そして、このメモリセルMCn1に対する下位ページデータ書き込みの進行と並行して、入出力回路16には、前述のステータス信号SWLnU’をステータスレジスタ20から読み出すことを指示するコマンドが、時刻t12において入力される。ステータスレジスタ20は、このコマンドを受けて、ステータス信号S[WLnU’]を、図示しない外部のコントローラに向けて出力する。その後、入出力回路16には、メモリセルMCn1に書き込むべき上位ページデータUが入力される。その後、レディ/ビジー信号R/Bは、再びLに戻る。さらにその後、メモリセルMCn1ワード線WLn1に対する下位ページ書き込み動作が完了したことが、例えば時刻t13で検出されると、その旨を示すステータス信号S[WLn1L]がデータレジスタSR1に格納される。メモリセルMCn1ワード線WLn1に対する上位ページデータ書き込みが時刻t13で終わると、引き続いてワード線WLn1に隣接するワード線WLn2に沿って形成されたメモリセルMCn2に対するEP分布書き込み動作及びEP分布書き込みベリファイ動作が実行される。その結果、メモリセルMCn2に対する閾値電圧分布EPへの書き込みが完了したと判断されると、その旨を示すステータス信号S[WLn2EP]がデータレジスタSR2に格納される。このようにして、データレジスタSR0~2に格納されたステータス信号S[WLnEP]、S[WLn1L]、S[WLn2EP]が全て1となると、上記と同様にステータス信号S[WLn1L’]が1となり、メモリセルMCn1ワード線WLn1に対する下位ページデータ書き込みが完了したことが示される。ステータス信号S[WLn1L’]は、時刻t15において、ステータスレジスタ20の読み出しコマンドが発せられることにより、外部のコントローラ図示せずに出力される。続いて、ワード線WLn1に沿ったメモリセルMCn1への上位ページデータ書き込みのための処理が、時刻t14で開始される。時刻t14では、ワード線WLn1に沿ったメモリセルMCn1に対する上位ページ書き込み動作を開始する前に、その隣のワード線WLnに沿ったメモリセルMCnへのEP分布書き込みベリファイ動作及びEP分布書き込み動作が実行される。このEP分布書き込みベリファイ動作により、メモリセルMCnへの閾値電圧分布EPへの書き込み動作が完了していると判断される場合には、その旨を示すステータス信号S[WLnEP]=1が、データレジスタSR0に格納される。メモリセルMCnに対するEP分布書き込みベリファイ動作が終わると、ワード線WLn1に沿ったメモリセルMCn1に対する上位ページデータ書き込みが開始される。そして、このメモリセルMCn1に対する上位ページデータ書き込みの進行と並行して、入出力回路16には、前述のステータス信号SWLnU’をステータスレジスタ20から読み出すことを指示するコマンドが、時刻t15において入力される。ステータスレジスタ20は、このコマンドを受けて、ステータス信号S[WLnU’]を、図示しない外部のコントローラに向けて出力する。その後、入出力回路16には、メモリセルMCn2に書き込むべき下位ページデータUが入力される。レディ/ビジー信号R/Bは、その後再びLに戻る。さらに、メモリセルMCn1ワード線WLn1に対する上位ページ書き込み動作が完了したことが、例えば時刻t17で検出されると、その旨を示すステータス信号S[WLn1U]がデータレジスタSR1に格納される。メモリセルMCn1ワード線WLn1に対する上位ページデータ書き込みが時刻t17で終わると、引き続いてワード線WLn1に隣接するワード線WLn2に沿って形成されたメモリセルMCn2に対するEP分布書き込み動作及びEP分布書き込みベリファイ動作が実行される。その結果、メモリセルMCn2に対する閾値電圧分布EPへの書き込みが完了したと判断されると、その旨を示すステータス信号S[WLn2EP]がデータレジスタSR2に格納される。このようにして、データレジスタSR0~2に格納されたステータス信号S[WLnEP]、S[WLn1U]、S[WLn2EP]が全て1となると、上記と同様にしてステータス信号S[WLn1U’]が1となり、メモリセルMCn1ワード線WLn1に対する上位ページデータ書き込みが完了したことが示される。ステータス信号S[WLn1U’]は、時刻t20において、ステータスレジスタ20の読み出しコマンドが発せられることにより、外部のコントローラ図示せずに出力される。続いて、ワード線WLn2に沿ったメモリセルMCn2への下位ページデータ書き込みのための処理が、時刻t18で開始される。時刻t18では、ワード線WLn2に沿ったメモリセルMCn2に対する下位ページ書き込み動作を開始する前に、その隣のワード線WLn1に沿ったメモリセルMCn1へのEP分布書き込みベリファイ動作及びEP分布書き込み動作が実行される。このEP分布書き込みベリファイ動作により、メモリセルMCn1への閾値電圧分布EPへの書き込み動作が完了していると判断される場合には、その旨を示すステータス信号S[WLn1EP]=1が、データレジスタSR0に格納される。メモリセルMCn1に対するEP分布書き込みベリファイ動作が終わると、ワード線WLn2に沿ったメモリセルMCn2に対する下位ページデータ書き込みが開始される。さらに、メモリセルMCn2ワード線WLn2に対する下位ページ書き込み動作が完了したことが、例えば時刻t19で検出されると、その旨を示すステータス信号S[WLn2L]がデータレジスタSR1に格納される。その後、時刻t19では、ワード線WLn3に沿って形成されるメモリセルMC3に対するEP分布書き込み動作及びEP分布書き込みベリファイ動作が実行される。EP分布書き込みベリファイ動作により、ワード線WLn3に沿って形成されるメモリセルMC3に対するEP分布書き込み動作が完了したと判定される場合には、ステータス信号S[WLn3EP]がデータレジスタSR2に格納される。メモリセルMCn2ワード線WLn2に対する下位ページデータ書き込みが時刻t19で終わると、引き続いてワード線WLn2に隣接するワード線WLn3に沿って形成されたメモリセルMCn3に対するEP分布書き込み動作及びEP分布書き込みベリファイ動作が実行される。その結果、メモリセルMCn3に対する閾値電圧分布EPへの書き込みが完了したと判断されると、その旨を示すステータス信号S[WLn3EP]がデータレジスタSR2に格納される。このようにして、データレジスタSR0~2に格納されたステータス信号S[WLn1EP]、S[WLn2L]、S[WLn3EP]が全て1となると、上記と同様にしてステータス信号S[WLn2L’]が1となり、メモリセルMCn2ワード線WLn2に対する下位ページデータ書き込みが完了したことが示される。このステータス信号S[WLn2L’]は、図示しないタイミングでステータスレジスタ20の読み出しコマンドが発せられることにより、外部のコントローラ図示せずに出力される。以上のようにして外部のコントローラ図示せずに出力されたステータス信号S[WLnL’]、S[WLnU’]、S[WLn1L’]、S[WLn1U’]、S[WLn2L’]が全て1であると、ワード線WLn~WLn2に沿ったメモリセルMCn~MCn2に対する書き込みが完了したと判定される。このように、本実施の形態によれば、ワード線WLnに沿って形成されたメモリセルMCnに対する書き込み動作が完了したか否かを、外部のコントローラによらず、メモリチップ内部で判定することができる。以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記の実施の形態では、2ビット/セルの書き込み方式を実行する場合の動作例を説明したが、3ビット以上の複数ビットを1つのメモリセルに保持する場合にも、同様の動作例が適用可能であることは明らかである。1ビットのデータを1つのメモリセルに保持する場合にも下記の実施の形態が適用可能である。"