"回路素子層が形成される表面、及び裏面を有する半導体基板と、前記半導体基板を貫通し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が広くなる貫通電極と、前記貫通電極を囲むように前記半導体基板を貫通し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が狭くなる第1の絶縁リングと、を有し、前記半導体基板の厚さ方向において、前記第1の絶縁リングの少なくとも一部と対向するように、前記貫通電極を配置することを特徴とすることを特徴とする半導体装置。前記貫通電極の側壁は、逆テーパー形状であり、前記第1の絶縁リングの側壁は、順テーパー形状であることを特徴とする請求項1記載の半導体装置。前記第1の絶縁リングが、順テーパー形状とされたリング状の第1の分離溝と、該第1の分離溝を埋め込む第1の絶縁膜と、を含むことを特徴とする請求項1または2記載の半導体装置。前記第1の絶縁リングを囲むように前記半導体基板を貫通し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が広くなる第2の絶縁リングを有し、前記半導体基板の厚さ方向において、前記第1の絶縁リングの少なくとも一部と対向するように、前記第2の絶縁リングを配置することを特徴とすることを特徴とする請求項1ないし3のうち、いずれか1項記載の半導体装置。前記第2の絶縁リングが、逆テーパー形状とされたリング状の第2の分離溝と、該第2の分離溝を埋め込む第2の絶縁膜と、を含むことを特徴とする請求項4記載の半導体装置。半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が狭くなり、かつリング状とされた第1の絶縁リングを形成する工程と、前記第1の絶縁リングが形成された前記半導体基板の表面に、回路素子層を形成する工程と、前記半導体基板の厚さ方向において、前記第1の絶縁リングの少なくとも一部と対向し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が広くなる貫通電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。前記貫通電極は、該貫通電極の側壁が逆テーパー形状となるように形成し、前記第1の絶縁リングは、該第1の絶縁リングの側壁が順テーパー形状となるように形成することを特徴とする請求項6記載の半導体装置の製造方法。前記第1の絶縁リングは、前記半導体基板の表面側から、前記半導体基板をエッチングすることで、前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が狭くなり、かつリング状とされた第1の分離溝を形成し、その後、前記第1の分離溝を第1の絶縁膜で埋め込むことで形成することを特徴とする請求項6または7記載の半導体装置の製造方法。前記貫通電極は、前記半導体基板の裏面側から前記半導体基板をエッチングすることで、前記半導体基板の厚さ方向において、前記第1の絶縁リングの少なくとも一部と対向し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が広くなる貫通電極用孔を形成し、次いで、前記貫通電極用孔を導電膜で埋め込むことで形成することを特徴とする請求項6ないし8のうち、いずれか1項記載の半導体装置の製造方法。前記回路素子層を形成する工程と前記貫通電極を形成する工程との間に、前記半導体基板の裏面側から、前記半導体基板を薄板化する工程を有することを特徴とする請求項6ないし9のうち、いずれか1項記載の半導体装置の製造方法。前記半導体基板を薄板化する工程後、前記半導体基板の裏面側から、前記半導体基板の厚さ方向において、前記第1の絶縁リングの少なくとも一部と対向するように、前記第1の絶縁リングを囲むように前記半導体基板を貫通し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が広くなる第2の絶縁リングを形成する工程を有することを特徴とする請求項10記載の半導体装置の製造方法。前記第2の絶縁リングは、前記半導体基板の裏面側から、前記半導体基板をエッチングすることで、前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が広く、かつリング状とされた第2の分離溝を形成し、その後、前記第2の分離溝を第2の絶縁膜で埋め込むことで形成することを特徴とする請求項11記載の半導体装置の製造方法。今後の半導体チップでのトランジスタや配線等の微細化に合わせて、貫通電極および絶縁リングも半導体基板の面方向の小型化が必要になるが、厚さ方向が変わらない為、貫通電極および絶縁リングのアスペクト比率が高くなる。その結果、埋め込み性が悪化する事になり歩留悪化の要因となる。また、従来の垂直形状の貫通電極および絶縁リングでは、接近させて配置する事が困難な為、貫通電極および絶縁リングを合わせたトータルでの面方向への小型化に問題があった。つまり、半導体装置の小型化具体的には、半導体基板の面方向における小型化や、絶縁リングで囲まれた貫通電極を狭ピッチで複数配置することが困難であった。本発明の一観点によれば、回路素子層が形成される表面、及び裏面を有する半導体基板と、前記半導体基板を貫通し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が広くなる貫通電極と、前記貫通電極を囲むように前記半導体基板を貫通し、かつ前記半導体基板の表面側から前記半導体基板の裏面側に向かうにつれて幅が狭くなる第1の絶縁リングと、を有し、前記半導体基板の厚さ方向において、前記第1の絶縁リングの少なくとも一部と対向するように、前記貫通電極を配置することを特徴とすることを特徴とする半導体装置が提供される。本発明の半導体装置によれば、半導体基板を貫通し、かつ半導体基板の表面側から半導体基板の裏面側に向かうにつれて幅が広くなる貫通電極と、貫通電極を囲むように半導体基板を貫通し、かつ半導体基板の表面側から半導体基板の裏面側に向かうにつれて幅が狭くなる第1の絶縁リングと、を有することにより、半導体装置の微細化が進展した場合でも貫通電極を構成する導電膜、及び絶縁リングを構成する絶縁膜の埋め込み性を向上させることが可能となる。また、半導体基板の厚さ方向において、第1の絶縁リングの少なくとも一部と対向するように貫通電極を配置することで、従来よりも貫通電極と第1の絶縁リングとを近接して配置することが可能となる。これにより、貫通電極を構成する導電膜、及び絶縁リングを構成する絶縁膜の埋め込み性の低下を抑制した上で、貫通電極及び絶縁リングが形成される領域を小型化することが可能となるので、半導体装置の小型化具体的には、半導体基板の面方向における小型化を図ることができ、かつ第1の絶縁リングで囲まれた貫通電極を狭ピッチで複数配置することができる。以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施の形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。第1の実施の形態図1は、本発明の第1の実施の形態に係る半導体装置の主要部を示す断面図である。図1では、第1の分離溝3Aの側壁、及び貫通電極用孔7Aの側壁に形成されるスキャロッピングの形状を実際よりも誇張して図示している。また、図1において、Aは、半導体基板1の厚さ方向以下、半導体基板1の厚さ方向Aというを示している。図1を参照するに、第1の実施の形態の半導体装置8は、半導体基板1と、第1の絶縁リング3と、回路素子層5と、裏面絶縁膜6と、貫通電極7と、を有する。図1を参照するに、半導体基板1は、薄板化例えば、厚さが50μm以下されており、回路素子層5が形成される表面1aと、裏面1bと、を有する。半導体基板1としては、例えば、単結晶シリコン基板を用いることができる。第1の絶縁リング3は、第1の分離溝3Aと、第1の絶縁膜3Bと、を有する。第1の分離溝3Aは、貫通電極7を囲むように半導体基板1を貫通し、かつ順テーパー形状とされたリング状の溝である。第1の分離溝3Aは、半導体基板1の表面1a側から半導体基板1の裏面1b側に向かうにつれて幅が狭くなる形状とされている。第1の絶縁膜3Bは、第1の分離溝3Aを埋め込むように設けられている。第1の絶縁膜3Bとしては、例えば、酸化シリコン膜SiO2膜や窒化シリコン膜SiN膜の単層、或いは、これらの膜の積層膜等を用いることができる。半導体基板1の表面1aに露出された第1の絶縁リング3の一方の端の幅は、例えば、2μmとすることができる。この場合、半導体基板1の裏面1bに露出された第1の絶縁リング3の他方の端の幅は、例えば、1μmとすることができる。第1の絶縁リング3の側壁3aここでの側壁3aとは、スキャロッピングの形状とされた第1の絶縁リング3の側壁3aを平均化することで得られる略一定の傾斜面を有した側壁のことをいうは、順テーパー形状とされている。第1の絶縁リング3の側壁3aと半導体基板1の裏面1bとが成す角度θ1は、例えば、50~89度の範囲内に設定することができる。回路素子層5は、半導体基板1の表面1aに設けられている。回路素子層5は、多層配線構造とされており、図示していないトランジスタや、貫通電極7と接続される局所配線5A等を有する。局所配線5Aは、回路素子層5に内設されている。裏面絶縁膜6は、半導体基板1の裏面1bに設けられている。裏面絶縁膜6としては、例えば、酸化シリコン膜SiO2膜や窒化シリコン膜SiN膜等を用いることができる。貫通電極7は、貫通電極用孔7Aと、導電膜7Bと、を有する。貫通電極用孔7Aは、半導体基板1の裏面1b側から半導体基板1及び裏面絶縁膜6をエッチングすることで形成される孔である。貫通電極用孔7Aは、局所配線5Aの下面を露出している。貫通電極用孔7Aは、半導体基板1の厚さ方向Aにおいて、第1の絶縁リング3の少なくとも一部と対向し、かつ半導体基板1の表面1a側から半導体基板1の裏面1b側に向かうにつれて幅が広くなる形状とされている。半導体基板1の表面1aに露出された貫通電極用孔7Aの一方の端の開口径は、例えば、5μmとすることができる。この場合、半導体基板1の裏面1bに露出された貫通電極用孔7Aの他方の端の開口径は、例えば、10μmとすることができる。導電膜7Bは、貫通電極用孔7Aを埋め込むように設けられている。導電膜7Bは、例えば、シード層と、Cuめっき膜と、が順次積層された構成とされている。該シード層としては、例えば、チタン膜Ti膜と、銅膜Cu膜と、が順次積層された積層膜を用いることができる。上記構成とされた貫通電極7の側壁7aここでの側壁7aとは、スキャロッピングの形状とされた貫通電極7の側壁7aを平均化することで得られる略一定の傾斜面を有した側壁のことをいうは、逆テーパー形状とされている。第1の絶縁リング3の側壁3aと半導体基板1の裏面1bとが成す角度θ1が、50~89度の場合、貫通電極7の側壁7aと半導体基板1の表面1aとが成す角度θ2は、例えば、50~89度の範囲内に設定することができる。また、貫通電極7は、半導体基板1を貫通し、半導体基板1の表面1a側から半導体基板1の裏面1b側に向かうにつれて幅が広くなり、かつ半導体基板1の厚さ方向Aにおいて、第1の絶縁リング3の少なくとも一部と対向するように配置されている。第1の実施の形態の半導体装置によれば、半導体基板1を貫通し、かつ半導体基板1の表面1a側から半導体基板1の裏面1b側に向かうにつれて幅が広くなる貫通電極7と、貫通電極7を囲むように半導体基板1を貫通し、かつ半導体基板1の表面1a側から半導体基板1の裏面1b側に向かうにつれて幅が狭くなる第1の絶縁リング3と、を有することにより、半導体装置8の微細化が進展した場合でも貫通電極7を構成する導電膜7B、及び第1の絶縁リング3を構成する第1の絶縁膜3Bの埋め込み性を向上させることが可能となる。また、半導体基板1の厚さ方向Aにおいて、第1の絶縁リング3の少なくとも一部と対向するように貫通電極7を配置することで、従来よりも貫通電極7と第1の絶縁リング3とを近接して配置することが可能となる。これにより、貫通電極7を構成する導電膜7B、及び第1の絶縁リング3を構成する第1の絶縁膜3Bの埋め込み性の低下を抑制した上で、貫通電極7及び第1の絶縁リング3が形成される領域を小型化することが可能となるので、半導体装置8の小型化具体的には、半導体基板1の面方向における小型化を図ることができ、かつ第1の絶縁リング3で囲まれた貫通電極7を狭ピッチで複数配置することができる。図2~図10は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。図2~図10において、図1に示す第1の実施の形態の半導体装置8と同一構成部分には、同一符号を付す。始めに、図2に示す工程では、半導体基板1例えば、単結晶シリコン基板を準備し、半導体基板1の表面1aに、リング状の開口溝2Aを有したエッチング用マスク2を形成する。このとき、開口溝2Aは、半導体基板1の表面1aを露出するように形成する。エッチング用マスク2を構成する膜は、半導体基板1のエッチング時において、耐性を備えている膜であればよい。このような膜としては、例えば、フォトレジスト膜や、酸化シリコン膜SiO2膜、窒化シリコン膜Si3N4膜等を用いることができる。なお、図2に示すエッチング用マスク2には、特別な段差形状等をあらかじめ形成しておく必要がない。次いで、第1のサイクルにおける第1のエッチング工程として、エッチング用マスク2を介して、SF6ガスを用いて等方性の強いドライエッチングを行うことで、深さD1とされた第1の開口溝3A-1を形成する。このときのエッチング装置としては、例えば、ICP方式誘導結合方式の枚葉型高密度プラズマエッチング装置を用いることができる。この場合、上記エッチング条件としては、SF6ガスの流量を230~270sccm、チャンバー内の圧力を80~100mTorr、ソースパワーとして2300~2700Wを用いることができる。また、上記第1の開口溝3A-1の深さD1は、エッチング時間を変えることで適宜設定することができる。例えば、上記エッチング条件を用いて、第1の開口溝3A-1の深さD1を1μmとしたい場合には、エッチング時間を3秒にするとよい。また、第1の開口溝3A-1の最大開口径R1第1の開口溝3A-1の開口径のうち、最も大きい値の大きさは、例えば、2μmとすることができる。なお、プラズマの密度を制御するためのソースパワーとは別に、バイアスパワーを調節して半導体基板1に到達するイオンのエネルギーを制御することで、エッチングの等方性の程度を最適に設定することができる。上記第1のエッチング工程では、半導体基板1側に印加するバイアスパワーを弱く設定例えば、50~60Wに設定することで、サイドエッチングを進行させ、等方性の強い状態でエッチングを進行させることができる。次いで、図3に示す工程では、保護膜成膜工程として、同じエッチング装置この場合、ICP方式の枚葉型高密度プラズマエッチング装置を使用して、第1のサイクルの保護膜成膜工程として、第1の開口溝3A-1の内壁内面を覆う保護膜4を形成する。具体的な保護膜4の成膜条件としては、例えば、成膜ガスとしてC4F8、C4F8の流量を230~270sccm、チャンバー内の圧力を60~80mTorr、ソースパワーが2300~2700Wの条件を用いることができる。これにより、第1の開口溝3A-1の内壁、開口溝2Aの内壁、及びエッチング用マスク2の上面2aを覆うように、フロロカーボン系のポリマーを主成分とする保護膜4が形成される。なお、保護膜4の成膜時には、バイアスパワーを印加しない。次いで、図4に示す工程では、第1のサイクルにおける第2のエッチング工程として、第1のエッチング工程と同じガスを用いて異方性を強めたドライエッチングを行うことで、第1の開口溝3A-1の側壁に保護膜4を残存させた状態で、第1の開口溝3A-1の底面3A-1aに堆積している保護膜4を選択的に除去する。このとき、エッチング用マスク2の上面2aに形成された保護膜4も除去される。第2のエッチング工程では、第1のエッチング工程と同じエッチング装置この場合、ICP方式の枚葉型高密度プラズマエッチング装置を使用する。第2のエッチング工程の具体的なエッチング条件としては、例えば、エッチングガスとしてSF6、SF6の流量を230~270sccm、チャンバー内の圧力を60~80mTorr、ソースパワーが2300~2700Wの条件を用いることができる。上記第2のエッチング工程では、半導体基板1側に印加するバイアスパワーを第1のエッチング工程よりも強く設定例えば、150~160Wに設定することで、サイドエッチングを抑制し、異方性を強めた状態でエッチングを進行させることができる。上記説明した、第1のエッチング工程と、保護膜成膜工程と、第2のエッチング工程と、を順次実施することで、第1のサイクルの処理が完了する。次いで、図5に示す工程では、第1のエッチング工程と、保護膜成膜工程と、第2のエッチング工程と、よりなる第2のサイクル先に説明した第1のサイクルと同様な処理を行うことで、第1の開口溝3A-1の下方に第1の開口溝3A-1と一体とされた第2の開口溝3A-2を形成する。このとき、第2のサイクルでの半導体基板1のエッチング時間は、第1のサイクルでの半導体基板1のエッチング時間よりも短くする。これにより、第1の開口溝3A-1の側壁に保護膜4が残存するため、第1の開口溝3A-1の側壁のサイドエッチングを抑制することができる。また、第2のサイクルでの半導体基板1のエッチング時間を第1のサイクルよりも短くすることで、第2の開口溝3A-2の深さD2が第1の開口溝3A-1の深さD1よりも浅くなると共に、第2の開口溝3A-2のサイドエッチング量が第1の開口溝3A-1のサイドエッチング量よりも小さくなる。上記第2の開口溝3A-2の深さD2は、エッチング時間を変えることで適宜設定することができる。例えば、上記エッチング条件を用いて、第2の開口溝3A-2の深さD2を0.8μmとしたい場合には、エッチング時間を2.8秒にするとよい。また、第2の開口溝3A-2の最大開口径R2の大きさは、例えば、1.8μmとすることができる。次いで、第1のサイクルと同様に、保護膜成膜工程と、第2のエッチング工程と、を順次行うことで、第2のサイクルの処理が完了する。図5に示すように、第2のサイクルが完了した時点で、第1の開口溝3A-1の側壁、及び第2の開口溝3A-2の側壁は、保護膜4具体的には、図3で成膜され、残存する保護膜、及び第2のサイクルの保護膜成膜工程で成膜され、残存する保護膜よりなる膜で覆われる。次いで、図6に示す工程では、第2のサイクルと同様に、第1のエッチング工程と、保護膜成膜工程と、第2のエッチング工程と、よりなる第3のサイクルを実施する。このとき、使用するガスの種類、チャンバー内の圧力、及び印加パワー等は、先に説明した第1のサイクルと同じものを用い、半導体基板1をエッチングする時間のみを第2のサイクルよりも所定時間T1だけ短くした条件で第1のエッチング工程を行う。第3の開口溝3A-3の深さD3を0.6μmとしたい場合、エッチング時間を2.6秒にするとよい。また、第3の開口溝3A-3の最大開口径R3の大きさは、例えば、1.6μmとすることができる。上記第3のサイクルの第1のエッチング工程では、第1の開口溝3A-1の側壁、及び第2の開口溝3A-2の側壁が保護膜4図6には図示せずで覆われているため、第1及び第2の開口部3A-1,3A-2の側壁のサイドエッチングを抑制することができる。また、第3のサイクルで行う第1のエッチング工程のエッチング時間を、第2のサイクルの第1のエッチング工程のエッチング時間よりも所定時間T1だけ短くすることで、第3の開口溝3A-3の深さD3が第2の開口部の深さD2よりも浅くなると共に、第3の開口溝3A-3のサイドエッチング量を第2の開口溝3A-2のサイドエッチング量よりも小さくすることができる。次いで、第2のサイクルと同様に、保護膜成膜工程と、第2のエッチング工程と、を順次行うことで、第3のサイクルの処理が完了する。次いで、第4のサイクル以降、先に説明した第1~第3のサイクルと同様な処理を繰り返し行うことで、第n2以上の整数のサイクルの第1のエッチング工程の処理まで順次行うことで、側壁3Aaここでの側壁3Aaとは、スキャロッピングの形状とされた第1の分離溝3Aの側壁3Aaを平均化することで得られる略一定の傾斜面を有した側壁のことをいうが順テーパー形状とされた第1の分離溝3Aを形成する。第1の分離溝3Aの側壁3Aaは、図1に示す第1の絶縁リング3の側壁3aと等しい。第1の分離溝3Aは、n回のサイクルの処理により、形成されたリング状の溝である。薄板化された半導体基板の厚さが40μmの場合、nは、例えば、50とすることができる。第1の実施の形態では、まず、第1のサイクルにおける第1のエッチング工程のエッチング時間E1を、所望の最大開口径R1に応じて設定サイドエッチング量を考慮して設定し、その後、エッチング時間を減少させていく上記所定時間T1を設定する。次に、第nのサイクルの第1のエッチング工程のエッチング時間Enを、En=E1-T1×n-1となるように設定して、第nのサイクルまで処理を順次行う。第1の分離溝3Aの深さD4は、例えば、40μmとすることができる。また、第1の分離溝3Aの側壁3aと半導体基板1の裏面1bとが成す角度θ1は、50~89度の範囲内で適宜設定することができる。次いで、図7に示す工程では、ウエットエッチングにより、エッチング用マスク2を選択的に除去することで、半導体基板1の表面1aを露出させる。次いで、CVDChemicalVaporDeposition法により、順テーパー形状とされた第1の分離溝3A内を埋め込む第1の絶縁膜3B例えば、酸化シリコン膜SiO2膜を成膜する。先に説明したように、第1の分離溝3Aは、順テーパー形状とされている。このため、第1の絶縁膜3Bが成膜堆積される側の第1の分離溝3Aの断面積が拡大している。これにより、第1の絶縁膜3Bが堆積する際に、半導体基板1の表面1a側に位置する第1の分離溝3Aにおいて第1の絶縁膜3Bの閉塞現象の発生を抑制可能となるので、第1の分離溝3A内に空洞ボイドが形成されることなく、精度よく第1の絶縁膜3Bを埋め込むことができる。次いで、図8に示す工程では、エッチバック或いはCMPChemicalMechanicalPolishingにより、半導体基板1の表面1aに形成された不要な第1の絶縁膜3Bを除去する。これにより、不要な第1の絶縁膜3Bが除去されると共に、第1の分離溝3A及び第1の絶縁膜3Bよりなる第1の絶縁リング3が形成される。第1の絶縁リング3の側壁3aは、順テーパー形状とされている。第1の絶縁リング3の側壁3aと半導体基板1の裏面1bとが成す角度θ1は、例えば、50~89度の範囲内に設定することができる。なお、この段階では、第1の絶縁リング3は、半導体基板1を貫通していない。次いで、図9に示す工程では、周知の手法により、半導体基板1の表面1aに、局所配線5Aを有した回路素子層5を形成する。また、半導体基板1の裏面1b側をBGBackGrindで研磨して、第1の絶縁リング3を露出させる。次いで、図10に示す工程では、半導体基板1の裏面1bを覆う裏面絶縁膜6を形成する。具体的には、CVD法により、窒化シリコン膜SiN膜を成膜することで、裏面絶縁膜6を形成する。次いで、半導体基板1の裏面1b側から、先に説明した図2~図6に示す工程と同様な処理を行い、裏面絶縁膜6及び半導体基板1をエッチングすることで、局所配線5Aの下面を露出する貫通電極用孔7Aを形成する。これにより、貫通電極用孔7Aは、半導体基板1の厚さ方向Aにおいて、第1の絶縁リング3の側壁3aの少なくとも一部と対向し、かつ半導体基板1の表面1a側から半導体基板1の裏面1b側に向かうにつれて幅が広くなるように形成される。次いで、貫通電極用孔7Aを導電膜7Bで埋め込むことで、貫通電極用孔7A及び導電膜7Bよりなり、局所配線5Aと電気的に接続された貫通電極7が形成される。これにより、第1の実施の形態の半導体装置8が製造される。このとき、貫通電極用孔7Aを逆テーパー形状とし、半導体基板1の裏面1bから貫通電極用孔7Aを導電膜7Bで埋め込むことにより、貫通電極用孔7Aを埋め込む導電膜7Bに空洞ボイドや閉塞による埋め込み不良等が発生することを抑制できる。第1の実施の形態の半導体装置の製造方法によれば、半導体基板1の表面1a側から半導体基板1の裏面1b側に向かうにつれて幅が狭くなり、かつリング状とされた第1の絶縁リング3を形成し、次いで、第1の絶縁リング3が形成された半導体基板1の表面1aに、回路素子層5を形成し、次いで、半導体基板1の厚さ方向Aにおいて、第1の絶縁リング3の少なくとも一部と対向し、かつ半導体基板1の表面1a側から半導体基板1の裏面1b側に向かうにつれて幅が広くなる貫通電極7を形成することにより、半導体装置8の微細化が進展した場合でも貫通電極7を構成する導電膜7B、及び第1の絶縁リング3を構成する第1の絶縁膜3Bの埋め込み性を向上させることが可能となる。これにより、貫通電極7を構成する導電膜7B、及び第1の絶縁リング3を構成する第1の絶縁膜3Bの埋め込み性の低下を抑制した上で、貫通電極7及び第1の絶縁リング3が形成される領域を小型化することが可能となるので、半導体装置8の小型化具体的には、半導体基板1の面方向における小型化を図ることができ、かつ第1の絶縁リング3で囲まれた貫通電極7を狭ピッチで複数配置することができる。第2の実施の形態図11は、本発明の第2の実施の形態に係る半導体装置の主要部を示す断面図である。なお、図8において、Aは、半導体基板11の厚さ方向以下、半導体基板の厚さ方向Aという示している。また、図11では、1つの貫通電極19のみを図示したが、実際の半導体装置10では、小型化及び高密度化の観点から、複数の貫通電極19が狭ピッチで近接して配置されている。図11を参照するに、第2の実施の形態の半導体装置10は、半導体基板11と、第1の絶縁リング13と、回路素子層15と、保護膜16と、表面バンプ電極17と、裏面絶縁膜18と、貫通電極19と、裏面バンプ電極21と、を有する。第2の実施の形態の半導体装置10としては、例えば、DRAM、SRAM、フラッシュメモリ等の記憶デバイスや、MPU、DSP等の演算処理デバイスを用いることができる。図11を参照するに、半導体基板11は、薄板化例えば、厚さが50μm以下されており、デバイス形成領域Bと、貫通電極及び絶縁リング形成領域Cと、を有する。貫通電極及び絶縁リング形成領域Cは、貫通電極19及び第1の絶縁リング13が形成される領域である。また、半導体基板11は、回路素子層15が形成される表面11aと、裏面11bと、を有する。半導体基板11としては、例えば、単結晶シリコン基板を用いることができる。第1の絶縁リング13は、第1の分離溝23と、第1の絶縁膜24と、を有する。第1の分離溝23は、貫通電極19を囲むように半導体基板11を貫通し、かつ順テーパー形状とされたリング状の溝である。第1の分離溝23は、半導体基板11の表面11a側から半導体基板11の裏面11b側に向かうにつれて幅が狭くなる形状とされている。第1の絶縁膜24は、第1の分離溝23を埋め込むように設けられている。第1の絶縁膜24としては、例えば、酸化シリコン膜SiO2膜や窒化シリコン膜SiN膜の単層、或いは、これらの膜の積層膜等を用いることができる。半導体基板11の表面11aに露出された第1の絶縁リング13の一方の端の幅は、例えば、2μmとすることができる。この場合、半導体基板11の裏面11bに露出された第1の絶縁リング13の他方の端の幅は、例えば、1μmとすることができる。第1の絶縁リング13の側壁13Aは、順テーパー形状とされている。第1の絶縁リング13の側壁13Aと半導体基板11の裏面11bとが成す角度θ1は、例えば、50~89度の範囲内に設定することができる。回路素子層15は、半導体基板11の表面11aに形成されている。回路素子層15は、素子分離領域25と、トランジスタ26と、ライナー膜27,34と、第1の層間絶縁膜28と、第2の層間絶縁膜29と、第1のコンタクトプラグ30と、局所配線31,32と、第3の層間絶縁膜36と、第2のコンタクトプラグ38,39と、第1の配線41,42と、第4の層間絶縁膜44と、第3のコンタクトプラグ46,47と、第2の配線49,51と、第5の層間絶縁膜52と、第4のコンタクトプラグ54と、第3の配線56と、を有する。素子分離領域25は、デバイス形成領域Bに形成されており、その上面は、半導体基板11の表面11aに対して略面一とされている。素子分離領域25は、活性領域を区画している。トランジスタ26は、MOSMetalOxideSemiconductorトランジスタであり、素子分離領域25により区画された活性領域に設けられている。ライナー膜27は、半導体基板11の表面11a、及び素子分離領域25の上面に設けられている。ライナー膜27としては、例えば、厚さが10~20nmの窒化シリコン膜を用いることができる。第1の層間絶縁膜28は、ライナー膜27の上面27aに設けられている。第1の層間絶縁膜28としては、例えば、スピンナ法により形成され、かつ高温の水蒸気雰囲気中でのアニール処理により改質された塗布系絶縁膜ポリシラザンを含む絶縁膜を用いることができる。このように、スピンナ法により形成され、かつ高温の水蒸気雰囲気中でのアニール処理により改質された塗布系絶縁膜である第1の層間絶縁膜28を、ライナー膜27の上面27aに形成することで、塗布系絶縁膜のアニール処理の際に、下層に形成された素子例えば、トランジスタ26が酸化されて、ダメージを受けることを防止できる。第2の層間絶縁膜29は、平坦な面とされた第1の層間絶縁膜28の上面28aに設けられている。第2の層間絶縁膜29としては、例えば、CVD法により形成された酸化シリコン膜SiO2膜を用いることができる。トランジスタ26は、第1及び第2の層間絶縁膜28,29により覆われている。第1のコンタクトプラグ30は、ライナー膜27、第1の層間絶縁膜28、及び第2の層間絶縁膜29を貫通しており、その下端がトランジスタ26を構成する一方の不純物拡散領域の上面と接触している。局所配線31は、デバイス形成領域Bに位置する第2の層間絶縁膜29の上面29aに設けられている。局所配線31は、第1のコンタクトプラグ30の上端と接続されている。これにより、局所配線31は、第1のコンタクトプラグ30を介して、トランジスタ26と電気的に接続されている。局所配線32は、貫通電極及び絶縁リング形成領域Cに位置する第2の層間絶縁膜29の上面29aに設けられている。局所配線32は、貫通電極19の両端のうち、径の小さい側の一方の端回路素子層15側に位置する貫通電極19の端と接続されている。ライナー膜34は、局所配線31,32を覆うように、第2の層間絶縁膜29の上面29aに設けられている。ライナー膜34としては、例えば、窒化シリコン膜SiN膜を用いることができる。第3の層間絶縁膜36は、ライナー膜34の上面34aに設けられている。第3の層間絶縁膜36としては、例えば、スピンナ法により形成され、かつ高温の水蒸気雰囲気中でのアニール処理により改質された塗布系絶縁膜ポリシラザンを含む絶縁膜を用いることができる。なお、第3の層間絶縁膜36として塗布系絶縁膜ポリシラザンを含む絶縁膜を用いる場合、第3の層間絶縁膜36と第4の層間絶縁膜44との間に、図示していない酸化シリコン膜SiO2膜を設けてもよい。第2のコンタクトプラグ38は、局所配線31上に位置するライナー膜34及び第3の層間絶縁膜36を貫通するように設けられており、その下端が局所配線31の上面と接続されている。第2のコンタクトプラグ39は、局所配線32上に位置するライナー膜34及び第3の層間絶縁膜36を貫通するように設けられており、その下端が局所配線32の上面と接続されている。第1の配線41は、デバイス形成領域Bに位置する第3の層間絶縁膜36の上面36aに設けられている。第1の配線41は、第2のコンタクトプラグ38の上端と接続されている。第1の配線42は、貫通電極及び絶縁リング形成領域Cに位置する第3の層間絶縁膜36の上面36aに設けられている。第1の配線42は、第2のコンタクトプラグ38の上端と接続されている。第4の層間絶縁膜44は、第1の配線41,42を覆うように、第3の層間絶縁膜36の上面36aに設けられている。第4の層間絶縁膜44としては、例えば、CVD法により形成された酸化シリコン膜SiO2膜を用いることができる。第3のコンタクトプラグ46は、第1の配線41上に位置する第4の層間絶縁膜44を貫通するように設けられている。第3のコンタクトプラグ46は、第1の配線41と接続されている。第3のコンタクトプラグ47は、第1の配線42上に位置する第4の層間絶縁膜44を貫通するように設けられている。第3のコンタクトプラグ47は、第1の配線42と接続されている。第2の配線49は、デバイス形成領域Bに位置する第4の層間絶縁膜44の上面44aに設けられている。第2の配線49は、第3のコンタクトプラグ46を介して、トランジスタ26と電気的に接続されている。第2の配線51は、貫通電極及び絶縁リング形成領域Cに位置する第4の層間絶縁膜44の上面44aに設けられている。第2の配線51は、第3のコンタクトプラグ47を介して、貫通電極19と電気的に接続されている。第5の層間絶縁膜52は、第2の配線49,51を覆うように、第4の層間絶縁膜44の上面44aに設けられている。第5の層間絶縁膜52としては、例えば、CVD法により形成された酸化シリコン膜SiO2膜を用いることができる。第4のコンタクトプラグ54は、第2の配線51上に位置する第5の層間絶縁膜52を貫通するように設けられている。第4のコンタクトプラグ54の下端は、第2の配線51の上面と接続されている。第3の配線56は、第5の層間絶縁膜52の上面52aに形成されている。第3の配線56は、第4のコンタクトプラグ54の下端と接続されている。これにより、第3の配線56は、第4のコンタクトプラグ54を介して、貫通電極19と電気的に接続されている。保護膜16は、第5の層間絶縁膜52の上面52aを覆うように設けられている。保護膜16は、表面バンプ電極17の一部を収容するための開口部16Aを有する。開口部16Aは、第3の配線56の上面56aの一部を露出するように形成されている。保護膜16としては、例えば、シリコン酸窒化膜SiON膜を用いることができる。表面バンプ電極17は、開口部16Aを充填すると共に、保護膜16の上面16aから突出するように配置されている。表面バンプ電極17は、シード層61と、Cuバンプ62と、表面金属膜63と、が順次積層された構成とされている。シード層61としては、例えば、チタン膜Ti膜と、銅膜Cu膜と、を順次積層した積層膜を用いることができる。Cuバンプ62としては、例えば、電解めっき法により形成されたCuめっき膜を用いることができる。Cuバンプ62の高さは、例えば、10~12μmとすることができる。表面金属膜63としては、例えば、Sn-Agはんだ膜を用いることができる。裏面絶縁膜18は、半導体基板11の裏面11bを覆うように設けられている。裏面絶縁膜18としては、例えば、厚さ200~400nmの窒化シリコン膜SiN膜を用いることができる。貫通電極19は、貫通電極用孔65と、導電膜である第1及び第2の導電膜66,67と、を有する。貫通電極用孔65は、半導体基板11の裏面11b側から半導体基板11及び裏面絶縁膜18をエッチングすることで形成される孔である。貫通電極用孔65は、半導体基板11の厚さ方向Aにおいて、第1の絶縁リング13の少なくとも一部と対向し、かつ半導体基板11の表面11a側から半導体基板11の裏面11b側に向かうにつれて幅が広くなる形状とされている。つまり、貫通電極用孔65は、逆テーパー形状とされている。貫通電極用孔65は、局所配線32の下面32aを露出している。半導体基板11の表面11aに露出された貫通電極用孔65の一方の端の開口径は、例えば、5μmとすることができる。この場合、半導体基板11の裏面11bに露出された貫通電極用孔65の他方の端の開口径は、例えば、10μmとすることができる。第1の導電膜66は、貫通電極用孔65の内面逆テーパー形状とされた側面、及び底面貫通電極用孔65が露出する局所配線32の下面32aを覆うように設けられている。第1の導電膜66は、貫通電極用孔65を埋め込まない厚さとされている。第1の導電膜66は、第2の導電膜67としてCuめっき膜を用いる際、該Cuめっき膜を電解めっき法により形成する際の給電層として機能するシード層である。第1の導電膜66としては、例えば、チタン膜Ti膜と、銅膜Cu膜と、が順次積層された積層膜を用いることができる。第2の導電膜67は、第1の導電膜66を介して、貫通電極用溝65を埋め込むように配置されている。第2の導電膜67としては、例えば、電解めっき法により形成されたCuめっき膜を用いることができる。上記構成とされた貫通電極19の側壁19Aここでの側壁19Aとは、スキャロッピングの形状とされた貫通電極19の側壁19Aを平均化することで得られる略一定の傾斜面を有した側壁のことをいうは、逆テーパー形状とされている。第1の絶縁リング13の側壁13Aと半導体基板11の裏面11bとが成す角度θ1が、50~89度の場合、貫通電極19の側壁19Aと半導体基板11の表面11aとが成す角度θ2は、例えば、50~89度の範囲内に設定することができる。また、貫通電極19は、半導体基板11を貫通し、半導体基板11の表面11a側から半導体基板11の裏面11b側に向かうにつれて幅が広くなり、かつ半導体基板11の厚さ方向Aにおいて、第1の絶縁リング13の少なくとも一部と対向するように配置されている。このように、半導体基板11を貫通し、かつ半導体基板11の表面11a側から半導体基板11の裏面11b側に向かうにつれて幅が広くなる貫通電極19と、貫通電極19を囲むように半導体基板11を貫通し、かつ半導体基板11の表面11a側から半導体基板11の裏面11b側に向かうにつれて幅が狭くなる第1の絶縁リング13と、を有し、半導体基板11の厚さ方向Aにおいて、第1の絶縁リング13の少なくとも一部と対向するように貫通電極19を配置することで、半導体装置10の微細化が進展した場合でも貫通電極19を構成する第1及び第2の導電膜66,67、及び第1の絶縁リング13を構成する第1の絶縁膜24の埋め込み性を向上させることが可能になると共に、従来よりも貫通電極19及び第1の絶縁リング13を近接して配置することが可能となる。これにより、貫通電極19を構成する第1及び第2の導電膜66,67、及び第1の絶縁リング13を構成する第1の絶縁膜24の埋め込み性の低下を抑制した上で、貫通電極19及び第1の絶縁リング13が形成される領域を小型化することが可能となるので、半導体装置10の小型化具体的には、半導体基板11の面方向における小型化を図ることができ、かつ第1の絶縁リング13で囲まれた貫通電極19を狭ピッチで複数配置することができる。裏面バンプ電極21は、裏面絶縁膜18側に配置された貫通電極19の端と一体に構成されており、裏面絶縁膜18の下面18aから突出している。裏面バンプ電極21は、裏面絶縁膜18の下面18aに配置された第1の導電膜66と、裏面絶縁膜18側に配置された貫通電極19の端、及び第1の導電膜66の下面66aに設けられた第2の導電膜67この場合、裏面バンプと、第2の導電膜67の下面67aに設けられた裏面金属膜72と、が積層された構成とされている。裏面バンプ電極21は、図示していない配線基板に半導体装置10をフリップチップ実装する場合、配線基板に設けられたパッドと接続される電極である。また、裏面バンプ電極21は、複数の半導体装置10を積層してチップ積層体を形成する場合、他の半導体装置10に設けられた表面バンプ電極17と接続される電極である。第2の実施の形態の半導体装置によれば、半導体基板11を貫通し、かつ半導体基板11の表面11a側から半導体基板11の裏面11b側に向かうにつれて幅が広くなる貫通電極19と、貫通電極19を囲むように半導体基板11を貫通し、かつ半導体基板11の表面11a側から半導体基板11の裏面11b側に向かうにつれて幅が狭くなる第1の絶縁リング13と、を有すると共に、半導体基板11の厚さ方向Aにおいて、第1の絶縁リング13の少なくとも一部と対向するように貫通電極19を配置することで、従来よりも貫通電極19の側壁19Aと第1の絶縁リング13の側壁13Aとを近接して配置することが可能となる。これにより、貫通電極19及び絶縁リング13が形成される貫通電極及び絶縁リング形成領域Cを小さくすることが可能となるので、半導体装置10の小型化を図ることができると共に、第1の絶縁リング13で囲まれた貫通電極19を狭ピッチで複数配置することができる。図12~図19は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図である。図12~図19において、図11に示す第2の実施の形態の半導体装置10と同一構成部分には同一符号を付す。図12~図19を参照して、第2の実施の形態の半導体装置10の製造方法について説明する。始めに、図12に示す工程では、薄板化されていない半導体基板11例えば、単結晶シリコン基板を準備する。次いで、半導体基板11の表面11a側から、第1の実施の形態で説明した図2~図6に示す工程と同様な処理エッチングを含む処理を行うことで、半導体基板11の表面11a側から半導体基板11の裏面11b側に向かうにつれて幅が狭くなり、かつリング状とされた第1の分離溝23を形成する。このとき、第1の分離溝23は、半導体基板11のうち、貫通電極及び絶縁リング形成領域Cに対応する部分に形成する。第1の分離溝23の側壁23aは、順テーパー形状とされている。第1の分離溝23の側壁23aと半導体基板11の裏面11bとが成す角度θ1は、例えば、50~89度の範囲内で適宜選択することができる。また、第1の分離溝23の深さD5は、例えば、40μmとすることができる。なお、図12では、1つの第1の分離溝23のみを図示したが、実際には、貫通電極及び絶縁リング形成領域Cに、複数の第1の分離溝23を形成する。複数の第1の分離溝23を形成後、半導体基板11の表面11aに形成されたエッチング用マスク図示せずを除去する。次いで、図13に示す工程では、第1の実施の形態で説明した図7及び図8に示す工程と同様な処理を行うことで、第1の分離溝23、及び第1の分離溝23を埋め込む第1の絶縁膜24よりなる第1の絶縁リング13を形成する。このとき、第1の絶縁リング13は、半導体基板11の表面11a側から半導体基板11の裏面11b側に向かうにつれて幅が狭くなるリング状に形成する。また、この段階では、第1の絶縁リング13は、半導体基板11を貫通していない。第1の絶縁膜24は、例えば、CVD法により、第1の絶縁膜24例えば、酸化シリコン膜SiO2膜を成膜することで形成する。このとき、第1の絶縁膜24が成膜堆積される側の第1の分離溝23の断面積が拡大しているため、第1の絶縁膜24が堆積する際に、半導体基板11の表面11a側に位置する第1の分離溝23において第1の絶縁膜24の閉塞現象の発生を抑制することが可能となる。したがって、第1の分離溝23を埋め込む第1の絶縁膜24に、空洞ボイドが発生することを抑制できる。第1の絶縁リング13の側壁13Aは、順テーパー形状とされている。第1の絶縁リング13の側壁13Aと半導体基板11の裏面11bとが成す角度θ1は、例えば、50~89度の範囲内に設定することができる。次いで、図14に示す工程では、半導体基板11の表面11a側に、活性領域を区画する素子分離領域25を形成する。素子分離領域25は、例えば、STIShallowTrenchIsolation法により形成することができる。このとき、素子分離領域25は、素子分離領域25の上面25aが半導体基板11の表面11aに対して略面一となるように形成する。次いで、素子分離領域25に区画された活性領域に、一対の不純物拡散領域、ゲート絶縁膜、及びゲート電極を含むトランジスタ26例えば、MOSMetalOxideSemiconductorトランジスタを形成する。次いで、半導体基板11の表面11a、第1の絶縁リング13の上面、及び素子分離領域25の上面25aに、トランジスタ26を覆うライナー膜27を形成する。具体的には、ライナー膜27として、厚さが10~20nmの窒化シリコン膜を形成する。次いで、ライナー膜27の上面27aに、第1の層間絶縁膜28を形成する。具体的には、第1の層間絶縁膜28としては、例えば、スピンナ法により塗布され、高温の水蒸気雰囲気中でのアニール処理により改質された塗布系絶縁膜ポリシラザンを含む絶縁膜を用いることができる。このように、スピンナ法により形成され、かつ高温の水蒸気雰囲気中でのアニール処理により改質された塗布系絶縁膜である第1の層間絶縁膜28を、ライナー膜27の上面27aに形成することで、塗布系絶縁膜のアニール処理の際に、下層に形成された素子例えば、トランジスタ26が酸化されて、ダメージを受けることを防止できる。次いで、CMP法により、トランジスタ26上に形成されたライナー膜27が露出するまで、第1の層間絶縁膜28を研磨することで、研磨面の平坦化処理を行う。次いで、上記研磨面具体的には、第1の層間絶縁膜28の表面28a、及びトランジスタ26上に配置されたライナー膜27の上面を覆う第2の層間絶縁膜29を形成する。具体的には、第2の層間絶縁膜29は、例えば、CVD法により、酸化シリコン膜SiO2膜を成膜することが形成する。これにより、トランジスタ26は、第1及び第2の層間絶縁膜28,29に覆われる。次いで、異方性エッチング例えば、ドライエッチングにより、ライナー膜27、第1の層間絶縁膜28、及び第2の層間絶縁膜29をエッチングして、トランジスタ26を構成する一方の不純物拡散領域の上面を露出する孔図示せずを形成する。次いで、該孔を導電膜で埋め込むことで、トランジスタ26を構成する一方の不純物拡散領域の上面と接触する第1のコンタクトプラグ30を形成する。該導電膜としては、例えば、チタン膜Ti膜と、窒化チタンTiN膜と、タングステン膜W膜と、を順次積層させた積層膜を用いることができる。次いで、図15に示す工程では、周知の手法により、第2の層間絶縁膜29の上面29aのうち、デバイス形成領域Bに対応する面に、局所配線31を形成すると共に、第2の層間絶縁膜29の上面29aのうち、貫通電極及び絶縁リング形成領域Cに対応する面に、局所配線32を形成する。局所配線31,32は、一括形成する。具体的には、例えば、窒化タングステン膜WN膜と、タングステン膜W膜と、を順次積層成膜した後、フォトリソ技術及びドライエッチング技術により、窒化タングステン膜WN膜及びタングステン膜W膜をパターニングすることで、局所配線31,32を一括形成する。このとき、局所配線31は、コンタクトプラグ30の上端と接続されるように形成する。次いで、第2の層間絶縁膜29の上面29aに、局所配線31,32を覆うライナー膜34を形成する。具体的には、ライナー膜34は、例えば、CVD法により、窒化シリコン膜SiN膜を成膜することで形成する。次いで、ライナー膜34の上面34aを覆う第3の層間絶縁膜36を形成する。具体的には、第3の層間絶縁膜36としては、例えば、スピンナ法により塗布され、高温の水蒸気雰囲気中でのアニール処理により改質された塗布系絶縁膜ポリシラザンを含む絶縁膜を用いることができる。なお、第3の層間絶縁膜36として塗布系絶縁膜ポリシラザンを含む絶縁膜を用いる場合、第3の層間絶縁膜36と第4の層間絶縁膜44との間に、図示していない酸化シリコン膜SiO2膜を形成してもよい。次いで、図16に示す工程では、周知の手法により、局所配線31上に位置するライナー膜34及び第3の層間絶縁膜36を貫通し、かつ局所配線31の上面と接触する第2のコンタクトプラグ38と、局所配線32上に位置するライナー膜34及び第3の層間絶縁膜36を貫通し、かつ局所配線32の上面と接触する第2のコンタクトプラグ39と、を一括形成する。具体的には、フォトリソ技術及びドライエッチング技術により、第3の層間絶縁膜36のうち、第2のコンタクトプラグ38,39の形成領域に対向する部分をエッチングすることで、コンタクト孔図示せずを形成し、その後、該コンタクト孔を導電膜図示せずで埋め込むことで、第2のコンタクトプラグ38,39を一括形成する。該導電膜としては、例えば、チタン膜Ti膜と、窒化チタンTiN膜と、タングステン膜W膜と、を順次積層させた積層膜を用いることができる。次いで、周知の手法により、第3の層間絶縁膜36の上面36aに、第2のコンタクトプラグ38の上端と接続され、かつデバイス形成領域Bに配置される第1の配線41と、第2のコンタクトプラグ39の上端と接続され、かつ貫通電極及び絶縁リング形成領域Cに配置される第1の配線42と、を一括形成する。具体的には、第3の層間絶縁膜36の上面36aに、例えば、アルミニウム膜を成膜し、その後、フォトリソ技術及びドライエッチング技術により、該アルミニウム膜をパターニングすることで、第1の配線41,42を一括形成する。このとき、第1の配線41は、第2のコンタクトプラグ38の上端と接続されるように形成し、第2の配線42は、第2のコンタクトプラグ39の上端と接続されるように形成する。次いで、第1の配線41,42を覆うように、第3の層間絶縁膜36の上面36aに、第4の層間絶縁膜44を形成する。具体的には、第4の層間絶縁膜44は、例えば、CVD法により、酸化シリコン膜SiO2膜を成膜することで形成する。次いで、先に説明した第2のコンタクトプラグ38,39の形成方法と同様な手法により、第1の配線41上に位置する第4の層間絶縁膜44を貫通し、かつ第1の配線41の上面と接触する第3のコンタクトプラグ46と、第1の配線42上に位置する第4の層間絶縁膜44を貫通し、かつ第1の配線42の上面と接触する第3のコンタクトプラグ47と、を一括形成する。次いで、先に説明した第1の配線41,42の形成方法と同様な手法により、デバイス形成領域Bに位置する第4の層間絶縁膜44の上面44aに配置され、第3のコンタクトプラグ46を介して、トランジスタ26と電気的に接続される第2の配線49と、貫通電極及び絶縁リング形成領域Cに位置する第4の層間絶縁膜44の上面44aに配置され、第3のコンタクトプラグ47を介して、貫通電極19と電気的に接続される第2の配線51と、を一括形成する。次いで、第4の層間絶縁膜44の上面44aに、第2の配線49,51を覆う第5の層間絶縁膜52を形成する。具体的には、第5の層間絶縁膜52は、例えば、CVD法により酸化シリコン膜SiO2膜を成膜することで形成する。次いで、先に説明した第2のコンタクトプラグ38,39の形成方法と同様な手法により、第2の配線51上に位置する第5の層間絶縁膜52を貫通し、下端が第2の配線51の上面と接続される第4のコンタクトプラグ54を形成する。次いで、先に説明した第1の配線41,42の形成方法と同様な手法により、第5の層間絶縁膜52の上面52aに、第4のコンタクトプラグ54の上端と接続される第3の配線56を形成する。これにより、半導体基板11の表面11aに、素子分離領域25と、トランジスタ26と、ライナー膜27,34と、第1の層間絶縁膜28と、第2の層間絶縁膜29と、第1のコンタクトプラグ30と、局所配線31,32と、第3の層間絶縁膜36と、第2のコンタクトプラグ38,39と、第1の配線41,42と、第4の層間絶縁膜44と、第3のコンタクトプラグ46,47と、第2の配線49,51と、第5の層間絶縁膜52と、第4のコンタクトプラグ54と、第3の配線56と、を有する回路素子層15が形成される。次いで、第5の層間絶縁膜52の上面52aに、第3の配線56を覆う絶縁膜例えば、シリコン酸窒化膜SiON膜を成膜し、その後、フォトリソ技術及びドライエッチング技術により、該絶縁膜をパターニングして、第3の配線56の上面56aを露出する開口部16Aを形成することで、該絶縁膜よりなり、開口部16Aを有する保護膜16を形成する。次いで、図17に示す工程では、開口部16A、及び開口部16Aの近傍に位置する保護膜16の上面16aに、シード層61と、Cuバンプ62と、表面金属膜63と、が順次積層された表面バンプ電極17を形成する。表面バンプ電極17は、セミアディティブ法により形成する。この場合、具体的には、以下の方法により、表面バンプ電極17を形成する。始めに、開口部16Aの内面、及び保護膜16の上面16aを覆うシード層61を形成する。シード層61は、例えば、スパッタ法により、チタン膜Ti膜と、銅膜Cu膜と、を順次積層させることで形成する。次いで、シード層61上に、開口部図示せずを有しためっき用レジスト膜図示せずを形成する。該開口部は、表面バンプ電極17の形成領域に対応する保護膜16及び第3の配線56の上面56aを露出するように形成する。次いで、シード層61を給電層とする電解めっき法により、開口部図示せずに露出された第3の配線56の上面56aに、Cuめっき膜を析出成長させることで、Cuめっき膜よりなるCuバンプ62を形成する。Cuバンプ62の高さは、例えば、10~12μmとすることができる。次いで、電解めっき法により、Cuバンプ62の上面に、表面金属膜63を形成する。具体的には、表面金属膜63として、例えば、Sn-Agめっき膜、或いはAu-Niめっき膜を形成する。その後、図示していないめっき用レジスト膜を除去する。次いで、該めっき用レジスト膜に覆われていた不要なシード層61を除去することで、保護膜16の上面16aを露出させる。これにより、保護膜16の上面16aから突出する表面バンプ電極17が形成される。次いで、図18に示す工程では、半導体基板11の裏面11b側から、半導体基板11を研磨或いは、研削することで、半導体基板11を薄板化する。このとき、薄板化された半導体基板11の裏面11bから第1の絶縁リング13が露出されるように研磨或いは、研削を行う。薄板化後の半導体基板11の厚さは、例えば、50μm以下具体的には、例えば、40μmにする。次いで、半導体基板11の裏面11b、及び裏面11bから露出された第1の絶縁リング13の面を覆う裏面絶縁膜18を形成する。具体的には、例えば、CVD法により、厚さ200~400nmの窒化シリコン膜SiN膜を成膜することで、裏面絶縁膜18を形成する。次いで、図19に示す工程では、先に説明した第1の分離溝23の形成方法言い換えれば、第1の実施の形態で説明した第1の分離溝3Aの形成方法と同様な手法を用いて、半導体基板11の裏面11b側から半導体基板11及び裏面絶縁膜18をエッチングすることで、半導体基板11の厚さ方向Aにおいて、第1の絶縁リング13の側壁13Aの少なくとも一部と対向し、かつ半導体基板11の表面11a側から半導体基板11の裏面11b側に向かうにつれて幅が広くなる形状とされ、局所配線32の下面32aを露出する貫通電極用孔65を形成する。貫通電極用孔65は、順テーパー形状とされた第1の分離溝23をエッチングする側半導体基板11の表面11a側とは反対の半導体基板11の裏面11b側から、第1の分離溝23を形成する際と同じエッチング条件を用いて形成することで、逆テーパー形状となる。半導体基板11の表面11aに露出された貫通電極用孔65の一方の端の開口径は、例えば、5μmとすることができる。この場合、半導体基板11の裏面11bに露出された貫通電極用孔65の他方の端の開口径は、例えば、10μmとすることができる。次いで、貫通電極用孔66の内面及び裏面絶縁膜18の下面18aを覆う第1の導電膜66を形成する。このとき、第1の導電膜66は、貫通電極用孔65を埋め込まない厚さで形成する。第1の導電膜66は、シード層であり、例えば、スパッタ法により、チタン膜Ti膜と、銅膜Cu膜と、が順次積層された積層膜を用いることができる。次いで、第1の導電膜66の表面を覆うと共に、第1の導電膜66を介して、貫通電極用溝65を埋め込む第2の導電膜67を形成する。具体的には、第1の導電膜66上に、裏面バンプ電極21の形成領域を露出する開口部図示せずを有しためっき用マスク図示せずを形成する。次いで、該開口部に露出された第1の導電膜67の表面に、第2の導電膜67となるCuめっき膜を形成する。次いで、第2の導電膜67の下面67aを覆う裏面金属膜72を形成する。具体的には、電解めっき法により、Niめっき膜と、Auめっき膜と、を順次形成させることで、Ni/Au積層膜よりなる裏面金属膜72を形成する。なお、裏面金属膜72として、Su―Agめっき膜を形成してもよい。次いで、めっき用マスク図示せずを除去し、その後、めっき用マスク図示せずで覆われていた第1の導電膜66を選択的に除去する。これにより、貫通電極用孔65を埋め込むと共に、第1及び第2の導電膜66,67よりなる貫通電極19と、貫通電極19と一体に形成されると共に、保護膜18の下面18aに配置され、第1及び第2の導電膜66,67、及び裏面金属膜72よりなる裏面バンプ電極21と、が一括形成される。上記貫通電極19は、半導体基板11の厚さ方向Aにおいて、第1の絶縁リング13の側壁13a少なくとも一部と対向し、かつ半導体基板11の表面11a側から半導体基板11の裏面11b側に向かうにつれて幅が広くなるように形成される。つまり、貫通電極19の側壁19Aは、逆テーパー形状に形成され、貫通電極19の側壁19Aは、順テーパー形状とされた第1の絶縁リング13の側壁13Aに近接して配置される。第1の絶縁リング13の側壁13Aと半導体基板11の裏面11bとが成す角度θ1が50~89度の場合、貫通電極19の側壁19Aと半導体基板11の表面11aとが成す角度θ2は、例えば、50~89度の範囲内に設定することができる。第2の実施の形態の半導体装置の製造方法によれば、半導体基板11の表面11a側から半導体基板11の裏面11b側に向かうにつれて幅が狭くなり、かつリング状とされた第1の絶縁リング13を形成し、次いで、第1の絶縁リング13が形成された半導体基板11表面11aに、回路素子層15を形成し、次いで、半導体基板11の厚さ方向Aにおいて、第1の絶縁リング13の少なくとも一部と対向し、かつ半導体基板11の表面11a側から半導体基板11の裏面11b側に向かうにつれて幅が広くなる貫通電極19を形成することにより、半導体装置10の微細化が進展した場合でも貫通電極19を構成する第1及び第2の導電膜66,67、及び第1の絶縁リング13を構成する第1の絶縁膜24の埋め込み性を向上させることが可能になると共に、貫通電極19の側壁19Aと第1の絶縁リング13の側壁13Aとを近接して配置することが可能となる。これにより、貫通電極19を構成する第1及び第2の導電膜66,67、及び第1の絶縁リング13を構成する第1の絶縁膜24の埋め込み性の低下を抑制した上で、貫通電極19及び第1の絶縁リング13が形成される領域を小型化することが可能となるので、半導体装置10の小型化具体的には、半導体基板11の面方向における小型化を図ることができ、かつ第1の絶縁リング13で囲まれた貫通電極19を狭ピッチで複数配置することができる。第3の実施の形態図20は、本発明の第3の実施の形態に係る半導体装置の主要部を示す断面図である。なお、図20において、図11に示す第1の実施の形態の半導体装置10と同一構成部分には、同一符号を付す。また、図20では、1つの貫通電極19のみを図示したが、実際の半導体装置80では、小型化及び高密度化の観点から、複数の貫通電極19が狭ピッチで近接して配置されている。図20を参照するに、第3の実施の形態の半導体装置80は、第1の実施の形態の半導体装置10の構成に、さらに、第2の絶縁リング82を設けた以外は、半導体装置10と同様な構成とされている。第2の絶縁リング82は、逆テーパー形状とされたリング状の第2の分離溝83と、第2の絶縁膜84と、を有する。第2の分離溝83は、第1の絶縁リング13の外側に形成されており、第1の絶縁リング13を連続して囲むように半導体基板11を貫通している。第2の分離溝83は、半導体基板11の厚さ方向Aにおいて、第1の絶縁リング13の側壁13Aの少なくとも一部と対向するように配置されている。第2の絶縁膜84は、第2の分離溝83を埋め込むように配置されている。第2の絶縁膜84としては、例えば、酸化シリコン膜SiO2膜や窒化シリコン膜SiN膜の単層、或いは、これらの膜の積層膜等を用いることができる。第2の絶縁リング82は、第1の絶縁リング13を囲むように半導体基板11を貫通し、かつ半導体基板11の表面11a側から半導体基板11の裏面11b側に向かうにつれて幅が広くなるように構成されている。また、第2の絶縁リング82は、半導体基板11の厚さ方向において、第1の絶縁リング13の側壁13Aの少なくとも一部と対向するように配置されている。また、第2の絶縁リング82の側壁82Aは、逆テーパー形状とされている。第2の絶縁リング82の側壁82Aと半導体基板11の表面11aとが成す角度θ3は、例えば、50~89度の範囲内に設定することができる。第3の実施の形態の半導体装置によれば、第1の絶縁リング13を囲むように半導体基板11を貫通し、かつ半導体基板11の表面11a側から半導体基板11の裏面11b側に向かうにつれて幅が広くなるように構成され、さらに、半導体基板11の厚さ方向において、第1の絶縁リング13の側壁13Aの少なくとも一部と対向する第2の絶縁リング82を設けることにより、第1の絶縁リング13のみを設けた場合と比較して、デバイス形成領域Bを構成する部分の半導体基板11と貫通電極19との間の絶縁性の向上、及び寄生容量の削減が可能となる。また、第3の実施の形態の半導体装置80は、第2の実施の形態の半導体装置10と同様な効果を得ることができる。具体的には、半導体装置80の小型化を図ることができると共に、第1及び第2の絶縁リング13,82で囲まれた貫通電極19を狭ピッチで複数配置することができる。図21は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図である。次に、主に、図21を参照して、第3の実施の形態の半導体装置80の製造方法について説明する。始めに、第2の実施の形態で説明した図12~図17に示す工程と同様な処理を行うことで、図17に示す構造体を形成する。次いで、半導体基板11の裏面11b側から、半導体基板11を研磨或いは、研削することで、半導体基板11を薄板化する。このとき、薄板化された半導体基板11の裏面11bから第1の絶縁リング13が露出されるように研磨或いは、研削を行う。薄板化後の半導体基板11の厚さは、例えば、50μm以下具体的には、例えば、40μmにする。次いで、半導体基板11の裏面11b側から、半導体基板11の厚さ方向Aにおいて、第1の絶縁リング13の側壁13Aの少なくとも一部と対向するように、第1の絶縁リング13を囲むように半導体基板11を貫通し、かつ半導体基板11の表面11a側から半導体基板11の裏面11b側に向かうにつれて幅が広くなる第2の絶縁リング82を形成する。具体的には、半導体基板11の裏面11b側から、第1の分離溝23の形成方法と同様な手法により、半導体基板11をエッチングすることで、半導体基板11の表面11a側から半導体基板11の裏面11b側に向かうにつれて幅が広く、かつリング状とされた第2の分離溝83を形成する。次いで、第2の分離溝83を第2の絶縁膜84で埋め込む。これによち、第2の分離溝83及び第2の絶縁膜84よりなる第2の絶縁リング82が形成される。第2の絶縁膜84は、例えば、CVD法により、酸化シリコン膜SiO2膜を成膜することで形成する。このとき、第2の絶縁膜84が成膜堆積される側の第2の分離溝83の断面積が拡大しているため、第2の絶縁膜84が堆積する際に、半導体基板11の裏面11b側に位置する第2の分離溝83において第2の絶縁膜84の閉塞現象の発生を抑制することが可能となる。したがって、第2の分離溝83を埋め込む第2の絶縁膜84に、空洞ボイドが発生することを抑制できる。第2の絶縁リング82の側壁82Aは、逆テーパー形状とされている。第2の絶縁リング82の側壁82Aと半導体基板11の表面11aとが成す角度θ3は、例えば、50~89度の範囲内に設定することができる。次いで、半導体基板11の裏面11bに、第2の実施の形態で説明した図18に示す裏面絶縁膜18を形成する。なお、裏面絶縁膜18は、図18で説明した方法を用いて形成する。その後、第2の実施の形態で説明した図19に示す工程と同様な処理を行うことで、図20に示す第3の実施の形態の半導体装置80が製造される。第3の実施の形態の半導体装置によれば、第1の絶縁リング13を囲むように半導体基板11を貫通し、かつ半導体基板11の表面11a側から半導体基板11の裏面11b側に向かうにつれて幅が広くなるように構成され、さらに、半導体基板11の厚さ方向において、第1の絶縁リング13の側壁13Aの少なくとも一部と対向する第2の絶縁リング82を形成することにより、第1の絶縁リング13のみを設けた場合と比較して、デバイス形成領域Bを構成する部分の半導体基板11と貫通電極19との間の絶縁性の向上、及び寄生容量の削減が可能となる。また、第3の実施の形態の半導体装置80の製造方法は、第2の実施の形態の半導体装置10の製造方法と同様な効果を得ることができる。具体的には、半導体装置80の小型化を図ることができると共に、第1及び第2の絶縁リング13,82で囲まれた貫通電極19を狭ピッチで複数配置することができる。以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。"