通常動作モードと、少なくとも一部の回路に供給する信号を固定して、前記少なくとも一部の回路の状態を固定する低消費電力モードと、を備え、前記少なくとも一部の回路において、前記低消費電力モード時にオン状態になるトランジスタの閾値電圧が、前記低消費電力モード時にオフ状態になるトランジスタの閾値電圧より小さいことを特徴とする半導体回路。前記閾値電圧の小さいトランジスタのゲート幅が、前記閾値電圧の小さいトランジスタのゲート幅より小さい請求項1記載の半導体回路。実施形態によれば、レイアウトの複雑化や面積増大を伴わずにオフリーク電流の抑制と高速化を両立した半導体回路が提供される。本発明の第1の観点によれば、通常動作モードと、少なくとも一部の回路に供給する信号を固定して、少なくとも一部の回路の状態を固定する低消費電力モードと、を備え、少なくとも一部の回路において、低消費電力モード時にオン状態になるトランジスタの閾値電圧が、低消費電力モード時にオフ状態になるトランジスタの閾値電圧より小さい半導体回路が提供される。実施形態によれば、オフリーク電流の抑制と高速化をバランスよく実現した半導体回路がが、レイアウトの複雑化や面積増大を伴わずに実現される。図1は、実施形態の半導体装置の全体構成を示す図である。実施形態の半導体装置10は、チップに搭載され、外部から電源Vcc、Vssが供給され、外部との間で信号の入出力図示せずを行う。半導体装置10は、外部電源から装置内部で使用する内部電源を生成する電源回路11と、低消費電力モードに移行しない回路部分図示せずと、低消費電力モードに移行する移行回路部20と、通常動作モードと低消費電力モードで移行回路部20に供給する高電位側電源を切り換える高電位側スイッチ12と、通常動作モードと低消費電力モードで移行回路部20に供給する低電位側電源を切り換える低電位側スイッチ13と、を有する。移行回路部20は、高電位側電源線21と、低電位側電源線22と、低消費電力モード移行回路部A23と、低消費電力モードに移行する回路の代表例としてのインバータ列30と、を有する。以下、インバータ列30を例として説明を行う。通常動作モード時には、移行回路部20の高電位側電源線21には高側電源電圧Vddが供給され、低電位側電源線22には低側電源電圧、例えばVeeが供給される。低消費電力モード時には、高電位側電源線21にはVddより少し低い電圧の電源が供給され、低電位側電源線22にはVeeより少し高い電圧の電源が供給される。これにより、低消費電力モード時の消費電力が低減される。図2は、インバータ列30の回路構成を示す図である。インバータ列30は、インバータを直列に4段接続したインバータ列であり、例えば、SRAM、DRAMなどのメモリのコラム信号線、ロウ信号線などの駆動部に使用される。各インバータは、PチャネルトランジスタPTと、NチャネルトランジスタNTを電源間に直列に接続したCMOS構造を有する。具体的には、1段目のインバータは、PチャネルトランジスタPT1と、NチャネルトランジスタNT1と、を有する。2段目のインバータは、PチャネルトランジスタPT2と、NチャネルトランジスタNT2と、を有する。3段目のインバータは、PチャネルトランジスタPT3と、NチャネルトランジスタNT3と、を有する。4段目のインバータは、PチャネルトランジスタPT4と、NチャネルトランジスタNT4と、を有する。初段のインバータの入力は、低消費電力モード時にはLとなり、通常動作モード時に信号線を駆動する時にはHとなる。したがって、低消費電力モード時には、1段目および3段目のインバータのPチャネルトランジスタPT1およびPT3がオンし、2段目および4段目のインバータのNチャネルトランジスタNT2およびNT4がオンする。また、低消費電力モード時には、1段目および3段目のインバータのNチャネルトランジスタNT1およびNT3はオフし、2段目および4段目のインバータのPチャネルトランジスタPT2およびPT4はオフする。実施形態では、低消費電力モード時にオンするトランジスタ、すなわちPチャネルトランジスタPT1とPT3およびNチャネルトランジスタNT2とNT4を、L-Vthトランジスタとする。一方、低消費電力モード時にオフするトランジスタ、すなわちPチャネルトランジスタPT2とPT4およびNチャネルトランジスタNT1とNT3を、L-Vthトランジスタより閾値電圧の大きいS-VthトランジスタStandardVthトランジスタとする。閾値電圧の異なるトランジスタは、公知の製造方法で、1つのチップ上に作ることが可能であり、製造方法については説明を省略する。さらに、L-Vthトランジスタのゲート幅は、S-Vthトランジスタのゲート幅と比べて小さくなっている。実施形態では、オフリーク電流の大きいL-Vthトランジスタは、低消費電力モードにおいてオンしているため、L-Vth化したことによるオフリーク電流の増大は生じない。また、低消費電力モードにおいてオフしているトランジスタは、閾値電圧の大きいS-Vthトランジスタであり、オフリーク電流は小さい。さらに、L-VthトランジスタはS-Vthトランジスタと比べ多くのON電流を流すことが可能なため、S-Vthトランジスタを使用したときと比べゲート幅を小さくしても同等のON電流を流すことができる。ゲート幅を小さくすると、その前段のインバータの出力負荷が小さくなるため、その分高速化が可能である。図3は、ファンアウト数4、4段の実施形態のインバータ列について、ロジック28nm世代の技術で、ゲート長はマスクデザインルール上の最小、ゲート幅はNチャネルNchトランジスタ0.25μm、PチャネルPchトランジスタ0.5μmとした場合の効果を示す。図3のAが遅延時間、図3のBがオフリーク電流を示し、いずれも相対値で示している。比較例は、トランジスタを交互にL-Vth化した実施形態の場合、トランジスタをすべてS-Vth化した場合、トランジスタをすべてL-Vth化した場合で、さらに閾値を小さくしたUL-VthトランジスタUltraLowVthトランジスタの場合である。S-Vthトランジスタと比べ、L-Vthトランジスタは、閾値電圧がPchで0.8倍、Nchで0.8倍であり、UL-Vthトランジスタは、Pchで0.6倍、Nchで0.5倍である。図3から、単純に全てのトランジスタをL-Vthトランジスタ、UL-Vthトランジスタに置換した場合、遅延通常動作時はUPLからHとDOWNHからLの平均でそれぞれ0.8倍、0.6倍と高速化できるが、オフリーク電流は4.3倍、30倍と急激に増加することがわかる。一方、実施形態のように、1段目および3段目のPchトランジスタと、2段目および4段目のNchトランジスタをL-VthUL-Vthトランジスタとした場合、L-VthUL-Vthトランジスタのゲート幅をPchで0.83倍/0.55倍、Nchで0.62倍/0.55倍することで、遅延はそれぞれ0.92倍/0.86倍まで高速化できる。以上、インバータ列を例として説明を行ったが、低消費電力モードに移行する回路部分で、低消費電力モード時には一方の状態に固定されるインバータであれば、上記構成を適用可能である。以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。