受信回路であって、受信する信号を入力部のP極とN極とに差動で入力し、出力部のP極とN極とに出力する第1の差動増幅回路と、前記出力部のP極に差動出力の一方が、前記出力部のN極に差動出力の他方が接続されている第2の差動増幅回路と、前記第1の差動回路の入力部のP極に反転入力端子が接続され、前記第1の差動回路の入力部のN極に非反転入力端子が接続され、前記出力部のN極に接続されている側の前記第2の差動回路の入力に出力が接続されている第1の差動検出回路と、前記第1の差動回路の入力部のP極に非反転入力端子が接続され、前記第1の差動回路の入力部のN極に反転入力端子が接続され、前記出力部のP極に接続されている側の前記第2の差動回路の入力に出力が接続されている第2の差動検出回路とを備え、前記受信回路のカットオフ周波数よりも前記第1の差動検出回路及び前記第2の差動検出回路のカットオフ周波数が低いことを特徴とする受信回路。請求項1に記載の受信回路において、前記受信する信号の周波数帯で、高い周波数ほど利得が高くなる帯域を有することを特徴とする受信回路。請求項1に記載の受信回路において、前記入力部のP極及びN極には、シリアル伝送路が接続されることを特徴とする受信回路。請求項1に記載の受信回路において、前記第2の差動増幅回路の電流源トランジスタに流れる電流量が調整可能となっていることを特徴とする受信回路。請求項1に記載の受信回路と、前記受信回路の出力が入力されるCDR回路と、前記CDR回路の出力が入力されるシリアルパラレルデータ変換回路とを備えることを特徴とする半導体装置。請求項1に記載の受信回路を備えることを特徴とする半導体装置。請求項5に記載の半導体装置を備えることを特徴とする情報処理システム。請求項6に記載の半導体装置を備えることを特徴とする情報処理システム。請求項1に記載の受信回路を複数備える半導体装置を有し、前記半導体装置はマルチレーンの伝送路に接続されていることを特徴とする情報処理システム。第1の増幅器と、前記第1の増幅器よりもカットオフ周波数が低い第2の増幅器とを備え、前記第1の増幅器及び前記第2の増幅器に受信信号が入力され、前記第1の増幅器の出力から、前記第2の増幅器の出力を減じて出力することを特徴とする受信回路。請求項10に記載の受信回路を備えることを特徴とする半導体装置。請求項11に記載の半導体装置を備えることを特徴とする情報処理システム。請求項10に記載の受信回路を複数備える半導体装置を有し、前記半導体装置はマルチレーンの伝送路に接続されていることを特徴とする情報処理システム。RC帰還回路を備える受信回路では、0または1の連続する信号である低速信号の受信においては抵抗による電力損失が大きくなり、0と1が連続して遷移する信号である高速信号の受信においてはキャパシタの充放電による電力損失が大きくなる。とりわけ、高速信号の受信におけるキャパシタの充放電による電力損失は、シリアル伝送の受信回路の消費電力を大きく増加させてしまう。本発明は、低速信号よりも高速信号を増幅し、かつ、消費電力を抑える受信回路並びにそれを備えた半導体装置及び情報処理システムを実現することを目的とする。本発明の受信回路並びにそれを備えた半導体装置及び情報処理システムは、第1の増幅器と、第1の増幅器よりもカットオフ周波数の低い第2の増幅器とを有し、第1の増幅器及び第2の増幅器に受信信号を入力し、第1の増幅器の出力から第2の増幅器の出力を減じて出力することにより、上記の課題を解決する。本発明により、電力損失を抑えつつ、高速信号を低速信号よりも増幅させることができる。以下、本発明を実施例に基づいて詳細に説明する。図1は、本発明の受信回路を備える情報処理システムの実施例を示す図である。図1に示した情報処理システム100は、ドータボード101上の半導体装置である集積回路LSI102と、ドータボード103上の半導体装置である集積回路LSI104と、バックプレーン105とを備える。集積回路102と集積回路104は、それぞれが備える回路の一つに、本発明の受信回路を備えるシリアライザデシリアライザSerDes:SeriaLizer/DesiriaLizer回路を含む。ドータボード101とドータボード103は、プリント基板の一種であり、集積回路を搭載し、バックプレーン105上のコネクタに挿入される。バックプレーン105は、プリント基板の一種であり、複数のコネクタを備えており、相互を正しく接続する土台の役割を担い、ドータボード等の複数のプリント基板を相互接続する。機能拡張を行う場合は、必要な機能を備えた集積回路を搭載したドータボードを空いているコネクタに接続する。ドータボード101上の集積回路102からシリアライザデシリアライザ回路を介して出力されたデータは、ドータボード101、バックプレーン105及びドータボード103上にプリントされた信号配線106を介して集積回路104のシリアライザデシリアライザ回路へ入力される。またその逆に、シリアライザデシリアライザ回路を介して集積回路104から出力されたデータは、信号配線107を介して集積回路102のシリアライザデシリアライザ回路へ入力される。すなわち、集積回路102と集積回路104との間で、伝送路となる信号配線106及び信号配線107とを介して、データ転送が行われる。図1の情報処理システム100には、例えば、サーバ装置、ルータ装置やストレージ装置が含まれる。すなわち、図1の情報処理システム100は、サーバシステム、ルータシステムや、ストレージシステムなどである。図2は、図1の情報処理システム100において、信号配線106を介して集積回路102から集積回路104へのデータ転送を行う伝送系の構成の例を示す図である。送信側の集積回路102は、送信側シリアライザデシリアライザ回路214を含む。受信側の集積回路104は、受信側シリアライザデシリアライザ回路217を含む。送信側シリアライザデシリアライザ回路214は、パラレルシリアルデータ変換回路P/S202、出力回路Drv204、位相同期回路PLL:PhaseLockedLoop212を備える。受信側シリアライザデシリアライザ回路217は、本発明の受信回路Rcv206、クロックデータ再生回路CDR:ClockDataRecovery208、シリアルパラレルデータ変換回路S/P210、位相同期回路PLL:PhaseLockedLoop215を備える。位相同期回路PLL212は、パラレルシリアルデータ変換回路P/S202と出力回路Drv204へクロックCK213を供給する。パラレルシリアルデータ変換回路P/S202が、パラレルデータ201をクロックCK213をもとにシリアルデータ203へ変換する。出力回路Drv204は、パラレルシリアルデータ変換回路P/S202から入力されたシリアルデータ203を、伝送路205へ出力する。伝送路205は、図1の信号配線106に対応している。位相同期回路PLL215は、クロックCK216をクロックデータ再生回路CDR208及びシリアルパラレルデータ変換回路S/P210に供給する。受信回路Rcv206は伝送路205を通じて入力されたシリアルデータを増幅する。クロックデータ再生回路CDR208は、受信回路206からのシリアルデータ207と供給されたクロックCK216との位相関係を調整することによりシリアルデータ209を復元しシリアルパラレルデータ変換回路S/P210へ出力する。シリアルパラレルデータ変換回路S/P210は、シリアルデータ209をパラレルデータ211へ変換し、受信側集積回路104内に供給する。図3に、本発明の受信回路206の一実施例として受信回路300を示す。受信回路300は、差動増幅回路301と差動増幅回路302と差動検出回路303と差動検出回路304とを備える。差動増幅回路301と差動増幅回路302は、電流モードロジックCML:CurrentModeLogic構成で、主に負荷抵抗値と電流源トランジスタに流れる電流で動作領域や周波数特性が決定される。差動検出回路303及び差動検出回路304は、一般的なオペアンプと同様に、反転入力端子-と非反転入力端子と出力端子とを備え、反転入力端子-と非反転入力端子に印加される電圧の電位差をオペアンプの利得で増幅して出力端子に電圧を出力する。P極入力端子305は、伝送路205を通過して入力されるデータの一方が入力される端子である。N極入力端子306は、伝送路205を通過して入力されるデータの他方が入力される端子である。P極出力端子307は、N極入力端子306に入力されるデータを差動出力する端子である。N極出力端子308は、P極入力端子305に入力されるデータを差動出力する端子である。差動増幅回路301は、伝送路205を通過して入力されるデータの一方をP極入力端子305に、伝送路205を通過して入力されるデータの他方をN極入力端子306に差動入力し、差動増幅した結果をP極出力端子307とN極出力端子308に出力する。差動検出回路303は、差動増幅回路301のP極入力端子305が反転入力端子に接続され、差動増幅回路301のN極入力端子306が非反転入力端子に接続されている。差動検出回路304は、差動増幅回路301のN極入力端子306が反転入力端子に接続され、差動増幅回路301のP極入力端子305が非反転入力端子に接続されている。差動増幅回路302は、差動増幅回路301のP極出力端子307に、差動検出回路304の出力端子310からの信号でスイッチ動作するスイッチトランジスタのドレインが接続され、且つ差動増幅回路301のN極出力端子308に、差動検出回路303の出力端子309からの信号でスイッチ動作するスイッチトランジスタのドレインが接続されている。図4に、差動検出回路303及び差動検出回路304に用いられる回路の例を示す。図4に示す回路400は、P極入力端子401と、N極入力端子402と、差動増幅回路302へ接続される出力端子403と、ゲート電圧404が印加される電流源トランジスタ405と、スイッチトランジスタ406と、スイッチトランジスタ407と、負荷抵抗トランジスタ408と、負荷抵抗トランジスタ409とを備える。P極入力端子401は、P極入力端子305またはN極入力端子306に接続される。N極入力端子402は、P極入力端子305またはN極入力端子306に接続される。P極入力端子401にP極入力端子305が接続されている場合は、他方の入力端子であるN極入力端子402に、N極入力端子306が接続される。P極入力端子401にN極入力端子306が接続されている場合には、他方の入力端子であるN極入力端子402に、P極入力端子305が接続される。図4に示す回路400は、P極入力端子401とN極入力端子402に入力される電圧の電位差オペアンプの利得で増幅して出力端子403に電圧を出力する。このときの出力端子403からの出力電圧の電圧値を決定する入出力特性は電流源トランジスタ405とスイッチトランジスタ406とスイッチトランジスタ407と負荷抵抗トランジスタ408と負荷抵抗トランジスタ409の定数で決まる。そして、回路400、すなわち差動検出回路303及び差動検出回路304のカットオフ周波数を、差動増幅回路301に差動増幅回路302が接続された状態での増幅器としてのカットオフ周波数、すなわち受信回路300のカットオフ周波数よりも低くする。ここで、本実施例でいうところの受信回路300のカットオフ周波数とは、差動検出回路303、304の出力端子の電位を強制的に0Vに設定した状態でのカットオフ周波数であり、受信回路300を単に増幅器として使用する場合のカットオフ周波数である。つまり、等化処理を実施しない場合のカットオフ周波数である。これにより、差動検出回路303及び差動検出回路304のカットオフ周波数より高い周波数では、差動検出回路303及び差動検出回路304の利得は著しく低下する。なお、本実施例では、差動検出回路303及び差動検出回路304には同じ回路400を用いるので、差動検出回路303と差動検出回路304のカットオフ周波数はほぼ同じとなる。回路400の周波数特性は電流源トランジスタ405とスイッチトランジスタ406とスイッチトランジスタ407と負荷抵抗トランジスタ408と負荷抵抗トランジスタ409の定数を変えることで変更できる。例えば、電流源トランジスタ405のサイズを小さくすることで、回路400の周波数特性のカットオフ周波数は低くなる。また、負荷抵抗トランジスタ408と負荷抵抗トランジスタ409のサイズを大きくすると、回路400の周波数特性のカットオフ周波数は低くなる。以下に、図3に示す受信回路300が低速信号よりも高速信号を強調し、且つRC帰還回路がないので電力消費が小さいことについて説明する。図5に、送信回路が出力したデータを伝送する伝送路の示す周波数特性の一例を示した。縦軸503は伝送損失、横軸502は周波数を示し、ミックスドモードSパラメータのポート1からポート2への差動モード通過特性SDD21501がプロットされている。この図より、周波数が高い信号ほど、伝送路での減衰が大きいことが分かる。図6は、受信回路300の周波数特性の内、振幅特性を示した図である。縦軸603は利得を、横軸602は周波数を示し、受信回路300の振幅特性601をプロットしている。なお、横軸602は、10進表示であり、縦軸603の単位はデシベルdBである。振幅特性601は、図5の特性501の逆関数となることを理想とする。振幅特性601は、特性501の完全な逆関数ではないものの、シリアル伝送に用いられる周波数帯の内の数ギガヘルツGHz帯に、特性501とは逆に周波数が上がるにつれて利得が上がる特性を有している。すなわち、数GHz帯で周波数が高いほど伝送路で減衰する信号を、受信回路300が増幅することを示している。図7は、図6のプロットの横軸の範囲を広げてプロットしたものである。縦軸703は利得を示し、横軸702は周波数を示し、受信回路300の振幅特性701をプロットしている。横軸702は、対数表示である。受信回路300が低速信号よりも高速信号を強調できるのは、結論からすると図7に示すシリアル伝送で用いられる周波数帯域の内、高周波帯域であるギガヘルツGHz帯で利得が高く、それよりも低い周波数帯では利得が抑えられている周波数特性振幅特性701を得ることができるからである。例えば低速信号の転送レートの1/2を10MHz、高速信号の転送レートの1/2を5GHzとするとそれぞれの利得は約-12dB、約3dBとなる。この利得の差により高速信号を強調させる等化処理が行われ、ISIにより発生するジッタを低減させ、BERを改善させることが可能である。また、GHz帯で利得が高く、それよりも低い周波数帯では利得が抑えられているので、低速信号での振幅の増幅が抑えられることで、高速信号を低速信号の検出と同じ閾値の設定で検出することが可能となり、ISIにより発生するジッタを低減させ、BERを改善させることが可能であると説明することもできる。この利得の差は、差動検出回路303及び差動検出回路304のカットオフ周波数を、受信回路300のカットオフ周波数よりも低くしており、かつ、差動検出回路303及び差動検出回路304のカットオフ周波数以下の周波数では、差動増幅回路301の出力が差動検出回路303及び差動検出回路304に接続されている差動増幅回路302の出力によって減ぜられるために生じる。これは、差動増幅回路301を第1の増幅器ととらえ、差動検出回路303、304と差動増幅回路302とが接続されている回路を第2の増幅器ととらえれば、第1の増幅器よりも第2の増幅器のカットオフ周波数が低く、第1の増幅器と第2の増幅器には受信信号であるシリアル伝送信号が入力され、第1の増幅器の出力から第2の増幅器の出力が減ぜられた出力が受信回路300の出力になって、GHz帯で利得が高く、それよりも低い周波数帯では利得が抑えられているので、低速信号での振幅の増幅が抑えられることで、高速信号を低速信号の検出と同じ閾値の設定で検出することが可能となり、ISIにより発生するジッタを低減させ、BERを改善させることが可能であると説明することもできる。差動増幅回路301の出力が差動検出回路303及び差動検出回路304に接続されている差動増幅回路302の出力によって減ぜられるのは、差動増幅回路301と差動増幅回路302と差動検出回路303と差動検出回路304のそれぞれの入出力の接続関係に基づく。受信回路300の動作の例を示して説明すれば、差動増幅回路301のP極入力端子305に比べてN極入力端子306の方が電位が高い場合には、差動検出回路303、304からの出力が差動増幅回路302に入力されると、N極出力端子308のほうがP極出力端子307よりも差動増幅回路302によって大きく出力電位が引き下げられる。差動増幅回路301のN極入力端子306に比べてP極入力端子305の方が電位が高い場合には、差動検出回路303、304からの出力が差動増幅回路302に入力されると、P極出力端子307のほうがN極出力端子308よりも差動増幅回路302によって大きく出力電位が引き下げられる。すなわち、出力端子307、308のうち電位の高い方が、大きく電位を引き下げられる。したがって、差動検出回路303及び差動検出回路304のカットオフ周波数以下の周波数では、差動増幅回路301の入力端子305、306間の電位差があれば差動増幅回路302の出力によって差動増幅回路301の出力端子307、308間の電位差が縮められるので、上述の等価処理を行うことができる。等価処理におけるイコライズ量は、差動増幅回路302の電流源トランジスタのゲート電圧311を変更することにより、調節することが可能である。従来のRC帰還回路が含まれている受信回路では、転送レートの高速化に応じて、イコライズ量を増加させるためにはRC定数を増加させる必要がある。RC定数の増加は充放電による電力消費の増加につながる。例えば、転送レートが10Gbpsで電源電圧1.0Vを使用したときに要する電力は、差動増幅回路301のみが要する電力が1mAである場合、RC帰還回路を追加すると経験的に係数1.6を掛けた電力増加となり、合計1.6mAとなる。それに対して、本発明の受信回路300では、転送レートが10Gbpsで電源電圧1.0Vを使用したときに要する電力は、差動増幅回路301のみが要する電力が1mAである場合、差動増幅回路302において係数1.1を掛けた電力の増加、差動検出回路303と差動検出回路304においてそれぞれ係数1.1をかけた電力の増加となり、合計1.3mAとなる。このように、受信回路300では、RC帰還回路を用いることなく等価処理が可能なので、電力損失を抑えることができる。また、受信回路300を備える半導体装置である集積回路104と、集積回路104を備える情報処理システム100もシリアル伝送における電力損失が抑えられ、低消費電力となる。特に、伝送効率を上げるためのマルチレーン複数レーンを伝送路として備える情報処理システムでは、低消費電力の効果がより期待できる。例えば、情報処理システムを、送信側の集積回路と受信側の集積回路が4レーンの伝送路で接続され、受信側の集積回路に4つの受信回路300が備られ、各受信回路300とマルチレーンの各伝送路が接続された構成にする。レーン数を増やした数だけ消費電力は増えるので、マルチレーンを適用した情報処理システムに受信回路300を適用すれば、より大きい省電力効果が得られる。受信回路300がフィードフォワード制御の機構を備えた効果的な等化処理を実施できる具体的な設計方法について以下で述べる。差動増幅回路301の設計では、受信回路300のカットオフ周波数が転送レートの1/2に対して十分高く、且つ位相特性のずれが転送レートの1/2までなくなるよう、負荷抵抗値及び寄生負荷抵抗値及び寄生負荷容量値及びP極出力端子とN極出力端子に接続する差動増幅回路302のドレイン容量値の積算値を決定する。差動検出回路303及び差動検出回路304の設計では、差動検出回路303及び差動検出回路304の振幅特性が図5に示す伝送路の周波数特性の振幅特性とできる限り一致するよう図4に示す負荷抵抗値及び寄生負荷抵抗値及び寄生負荷容量値及び差動増幅回路302の電流源トランジスタのゲート容量値の積算値を決定する。上記に示した手法により積算値を決定すると、受信回路300は、図7のプロット701のような高域通過濾波器の周波数特性を示す。図8は、受信回路300が示す時間領域の波形の比較を行った図である。図8の横軸は時間軸801、縦軸は電圧軸802であり、判定閾値803と入力波形804と出力波形805と入力波形806と出力波形807と出力波形808とがプロットされている。時間軸801は、3つ存在するが全て同じスケールを示している。電圧軸802は、3つ存在するが全て同じ電圧スケールを示している。判定閾値803は、全て同じ電圧値を示している。入力波形804と出力波形805は、図3の差動増幅回路301だけを通過した波形であり、上述の等化処理は実施されていないとした場合の出力波形である。入力波形804は、P極とN極のそれぞれの片極波形が交差しているので、出力波形805のように任意の利得で増幅された出力波形となる。入力波形806と出力波形807は、図3の差動増幅回路301だけを通過した波形であり、上述の等化処理は実施されていないとした場合の出力波形である。入力波形806は、P極とN極のそれぞれの片極波形が交差していないので、出力波形807のように差動増幅回路301の動作領域を外れて交差しない波形となる。それに対して、出力波形808は、受信回路300を通過して上述の等化処理が実施された場合の出力波形である。出力波形808は、入力波形806は前述の交差しない場合と同じであるが、上述の等化処理により交差した波形となる。これから分かるように、受信回路300では、0または1が連続する信号低速信号であっても、0から1または1から0へ変化する信号高速信号であっても、上述の等価処理によって、同じ閾値で検出が可能になる。また図3に示す回路はイコライズ機能だけでなくオフセットキャンセル機能をも備えている。このオフセットキャンセル機能の実現方法について以下に説明する。差動伝送はP極振幅とN極振幅の差分、式で表すとP極振幅-N極振幅またはN極振幅-P極振幅、を振幅波形として伝達する。このときP極とN極の間で、振幅差や振幅中心電位差やスキューSkewずれやデューティーDutyずれが発生した場合には、PN間オフセットが起きる。このPN間オフセットは、コモンモードノイズの発生原因となり、シリアル伝送では抑制しなければならない要因の一つである。振幅差や振幅中心電位差やスキューずれやデューティーずれは、主に回路のばらつきが原因であり、自然現象として発生を完全に防ぐことが困難である。そこで従来から取られている対策は、PN間オフセットをキャンセルできる機構を受信回路に組み込むことである。P極とN極の振幅差を検出して、ある基準閾値からずれている極の振幅中心に補正を掛ける手法である。本発明の受信回路300は上記説明してきた構成から成っている。従って受信データが入力される差動増幅回路301のP極入力端子305とN極入力端子306を差動検出回路303と差動検出回路304の各々他方の反転入力端子と非反転入力端子に入力するため、PN間オフセット値を検出して、その結果を差動増幅回路302の対を成すスイッチトランジスタに伝達するので、データに対して実施する等化処理の強度に反映されてオフセットキャンセル効果を示す。これにより、別途にオフセットキャンセル機構を組み込む必要がなく、BERの低減及び低消費電力設計の観点で有利である。したがって、RC帰還回路を不要として得られる低電力に加えて、オフセットキャンセル機構を別途設ける必要が無い分の低電力化を図ることができる。図9は、受信回路に入力されるP極波形とN極波形であり、P極波形とN極波形におけるオフセット無し波形とオフセット有り波形の比較を行った図である。オフセット無し波形は、横軸を時間軸901、縦軸を電圧軸902として、P極波形905とN極波形906としてプロットした。またオフセット有り波形は、横軸を時間軸901、縦軸を電圧軸902として、P極波形907とN極波形908としてプロットした。時間t1Vp>Vnのときの|Vp-Vn|と時間t2Vp<Vnのときの|Vp-Vn|が異なるときにはオフセットがあり、等しいときにはオフセットがない、というのがオフセットの有無の基準となる。図9に示すオフセット無の波形905、906が入力した場合、受信回路300の差動検出回路303が時間t2のとき出力する判定電圧と差動検出回路304が時間t1のときに出力する判定電圧は同じであり、差動増幅回路302で引き抜かれる電流値は等しい。一方、オフセット有の波形907、908が入力した場合、受信回路300の差動検出回路303が時間t2のとき出力する判定電圧と差動検出回路304が時間t1のときに出力する判定電圧が異なり、差動増幅回路302で引き抜かれる電流値がP極出力端子307で多くなりオフセットキャンセル効果が得られる。以上、図3に示す受信回路300はイコライズ回路として低電力であり、従来単体で実現していたオフセットキャンセル回路の機能を併せ持ちさらなる低消費電力を可能としている。また、受信回路300を備える半導体装置である集積回路104と、集積回路104を備える情報処理システム100もシリアル伝送に要する電力が抑えられ、低消費電力となる。なお、本実施例では、受信回路206の出力はCDR回路208に入力されているが、本発明の受信回路の適用先はこの構成に限らない。例えば、受信回路206の出力を回路構成として出力回路204と同等な出力回路の入力部に直接接続することで、CDR回路でデータを取り込みリタイミングすることなく、受信回路206に入力されたデータに本発明の等化処理およびオフセットキャンセルを実施した後、出力回路204でデータを出力することができる。本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で変更が可能である。