"第1の端子から入力される信号に応じて第2の端子から第3の端子へ電流を流す第1のパワー半導体素子と、第1の端子から入力される信号に応じて第2の端子から第3の端子へ電流を流す第2のパワー半導体素子と、を備える複合半導体装置であって、前記第2のパワー半導体素子の前記第3の端子は、前記第1のパワー半導体素子の前記第1の端子に電気的に接続されており、前記第1のパワー半導体素子の前記第2の端子の電位が時間経過とともに増加したとき、前記第2のパワー半導体素子の前記第3の端子を介して前記第1のパワー半導体素子の第1の端子に電荷をチャージする電流路を備え、前記第2のパワー半導体素子における前記第1の端子と前記第2の端子との間に容量成分を備えたことを特徴とする複合半導体装置。前記第2のパワー半導体素子は、ゲート端子を有する絶縁ゲート型半導体素子からなり、前記容量成分は、前記第2のパワー半導体素子のゲート絶縁膜により形成されることを特徴とする請求項1に記載の複合半導体装置。前記第2のパワー半導体素子の前記ゲート絶縁膜は、少なくとも一部において、その他の部分よりも比較的厚く形成されることを特徴とする請求項2に記載の複合半導体装置。前記第2のパワー半導体素子の前記容量成分は、単位面積当たりの容量が前記第1のパワー半導体の前記第1の端子と前記第2の端子との間の容量成分の単位面積当たりの容量よりも小さいことを特徴とする請求項1乃至3のいずれか1項に記載の複合半導体装置。しかしながら、従来の特許文献1に開示される電力変換装置は、電圧変化率及び電流変化率を制御するためには、電圧指令補正手段に用いられているコンデンサのキャパシタンスC及び抵抗素子の電気抵抗Rを調整する必要があるため、スイッチング素子と電圧指令補正手段とは、それぞれ個別素子で構成され、電力変換装置の小型化が十分ではなかった。本発明の目的は、上記の課題に鑑み、電子回路の誤動作を防止でき、かつ、電力変換装置の小型化に寄与する複合半導体装置を提供することにある。本発明に係る複合半導体装置は、上記の目的を達成するため、次のように構成される。第1の複合半導体装置請求項1に対応は、第1の端子から入力される信号に応じて第2の端子から第3の端子へ電流を流す第1のパワー半導体素子と、第1の端子から入力される信号に応じて第2の端子から第3の端子へ電流を流す第2のパワー半導体素子と、を備える複合半導体装置であって、前記第2のパワー半導体素子の前記第3の端子は、前記第1のパワー半導体素子の前記第1の端子に電気的に接続されており、前記第1のパワー半導体素子の前記第2の端子の電位が時間経過とともに増加したとき、前記第2のパワー半導体素子の前記第3の端子を介して前記第1のパワー半導体素子の第1の端子に電荷をチャージする電流路を備え、前記第2のパワー半導体素子における前記第1の端子と前記第2の端子との間に容量成分を備えたことを特徴とする。第2の複合半導体装置請求項2に対応は、上記の構成において、好ましくは、前記第2のパワー半導体素子は、ゲート端子を有する絶縁ゲート型半導体素子からなり、前記容量成分は、前記第2のパワー半導体素子のゲート絶縁膜により形成されることを特徴とする。第3の複合半導体装置請求項3に対応は、上記の構成において、好ましくは、前記第2のパワー半導体素子の前記ゲート絶縁膜は、少なくとも一部において、その他の部分よりも比較的厚く形成されることを特徴とする。第4の複合半導体装置請求項4に対応は、上記の構成に置いて、好ましくは、前記第2のパワー半導体素子の前記容量成分は、単位面積当たりの容量が前記第1のパワー半導体の前記第1の端子と前記第2の端子との間の容量成分の単位面積当たりの容量よりも小さいことを特徴とする。本発明によれば、第1の端子から入力される信号に応じて第2の端子から第3の端子へ電流を流す第1のパワー半導体素子と、第1の端子から入力される信号に応じて第2の端子から第3の端子へ電流を流す第2のパワー半導体素子が同一基板チップ内に形成された半導体装置であって、第2のパワー半導体素子の第3の端子は、第1のパワー半導体素子の第1の端子に電気的に接続されており、第1のパワー半導体素子の第2の端子の電位が時間経過とともに増加したとき、第2のパワー半導体素子の第3の端子から第1のパワー半導体素子の第1の端子に電荷をチャージする電流路を備えたため、電子回路の誤動作を防止でき、電力変換装置の小型化に寄与する複合半導体装置を提供することができる。以下に、本発明の好適な実施形態実施例を添付図面に基づいて説明する。図1は、本発明の第1の実施形態に係る複合半導体装置の構成を示す回路図である。本実施形態では、複合半導体装置を構成するパワー半導体素子として、IGBTを用いた例を示している。この複合半導体装置10は、イグニッションコイル11の1次側コイルの端子12に第1のIGBTメインIGBTという13のコレクタ端子C1が接続されている。第1のIGBT13のエミッタ端子E1は、接地されている。また、第1のIGBT13のゲート端子G1とエミッタ端子E1には、ゲート駆動回路14が接続されている。さらに、第1のIGBT13のゲート端子G1とコレクタ端子C1は、ツェナーダイオードZD1を介して接続されている。また、イグニッションコイル11の1次側コイルの端子12には、第2のIGBT帰還IGBTという16のコレクタ端子C2が接続されている。第2のIGBT16のエミッタ端子E2は、第1のIGBT13のゲート端子G1に接続されている。第2のIGBT16のゲート端子G2は、抵抗R1を介してゲート駆動回路14の端子17に接続されている。図2は、本発明の第1の実施形態に係る複合半導体装置の第1のIGBTと第2のIGBTを断面図で示した構成図である。複合半導体装置10は、ゲート端子第1の端子G1から入力される信号に応じてコレクタ端子第2の端子C1からエミッタ端子第3の端子E1へ電流を流す第1のパワー半導体素子この実施形態では、第1のIGBT13と、ゲート端子第1の端子G2から入力される信号に応じてコレクタ端子第2の端子C2からエミッタ端子第3の端子E2へ電流を流す第2のパワー半導体素子この実施形態では、第2のIGBT16が同一基板チップ20内に形成されている。基板20は、例えば、シリコン基板が用いられる。第1のIGBT13は第1導電型の高抵抗層N-型半導体層21とその図中上部に位置する第1導電型のバッファ層N型半導体層22と、第1導電型の高抵抗層21の図中下部に形成された第2導電型のベース層P型半導体層23とP型半導体層24と、第2導電型のベース層の図中下面に形成された第1導電型のエミッタ領域N型半導体層25と、エミッタ領域25に接続されるエミッタ電極26と、第2導電型のベース層23のチャネル領域27上に絶縁して形成されたゲート電極28と、バッファ層22の図中上部に位置する第2導電型のコレクタ層P型半導体層29と、コレクタ層29に接続されるコレクタ電極30とを備えている。また、第2のIGBT16は、第1のIGBT13のエミッタ電極26の端部から所定の間隔dを設けた位置に、第1のIGBT13と同一基板20内に設けられている。第2のIGBT16は、第1導電型の高抵抗層N-型半導体層21とその上部に位置する第1導電型のバッファ層N型半導体層22と、第1導電型の高抵抗層の下部に形成された第2導電型のベース層P型半導体層33とP型半導体層34と、第2導電型のベース層の下面に形成された第1導電型のエミッタ領域N型半導体層35と、エミッタ領域35に接続されるエミッタ電極36と、第2導電型のベース層33のチャネル領域37上に絶縁して形成されたゲート電極38と、バッファ層22の図中上部に位置する第2導電型のコレクタ層P型半導体層29と、コレクタ層29に接続されるコレクタ電極30とを備えている。また、抵抗素子R1は、ゲート電極38の表面に多結晶シリコンを堆積させたものであり、適切なドーパントを添加することにより、所望の電気抵抗率を持つように作製されている。さらに、ツェナーダイオードZD1は、基板20の表面上に電極39と電極40によって挟まれた多結晶シリコンと適切なドーパントによって形成された半導体接合を有する多結晶シリコン41によって形成されている。ツェナーダイオードZD1は、ゲート駆動回路によりゲート電圧Vgをオフしたときに第1のコレクタ端子C1の電位が時間経過とともに増加するので、そのとき、コレクタ端子C1側からゲート端子G1へ電流を流す作用をする。また、そのとき、抵抗素子R1を介して、第2のIGBT16のゲート端子G2にも電流を流す作用をする。すなわち、このツェナーダイオードZD1と抵抗素子R1を通る電流路が、第1のパワー半導体素子13の第2の端子C1の電位が時間経過とともに増加したとき、第1のパワー半導体素子13の第2の端子C1から第2のパワー半導体素子16の第1の端子G2に電荷をチャージする電流路となる。それにより、第2のIGBT16がオンとなり、ゲート端子G1に電荷を送り込む。また、第1のパワー半導体素子である第1のIGBT13のエミッタE1図2のエミッタ電極26の端部と第2のパワー半導体素子である第2のIGBT16のエミッタE2図2のエミッタ電極36の端部との間には、所定の距離dを有する動作干渉抑制層42を設けている。これは、所定の距離dを設けることで、ゲートG1がオンのとき、第2のIGBT16のエミッタE2のPベースからN層を通り、同一基板20に設けられた隣の第1のIGBT13の領域に電流が流れ込んでしまうことを防ぐためのものである。動作干渉抑制層の長さ所定の距離dは、好ましくは、50μm以上であることが必要である。さらに、第1のIGBT13と第2のIGBT16との動作干渉を防ぐために、この複合半導体装置10を作製する工程において、基板チップ20のゲートおよびエミッタを形成する表面の全面に電子線照射またはプロトン照射を行い、ライフタイムキラー処理を施す工程を設けても良い。これにより、ゲートG1がオンのとき、第2のIGBT16のエミッタE2のPベース33からN層を通り、同一基板20に設けられた隣の第1のIGBT13の領域に電流が流れ込もうとするキャリアを減少させ、電流が流れ込んでしまうことを防ぐことができる。この複合半導体装置10において、ゲート駆動回路14によって、第1のIGBT13のゲート端子G1とエミッタ端子E1の間に与えられるゲート電圧Vgに基づいて第1のIGBT13がオンオフし、第1のIGBT13のコレクタ端子C1-エミッタ端子E1間がオン導通状態あるいはオフ非導通状態となるスイッチング動作が行われる。なお、図1および図2には示していないが、第1のIGBT13には、ゲート容量を有し、また、複合半導体装置10には、装置内部の配線に生じる浮遊インダクタンスを有している。このように第1のIGBT13がオフからオンへあるいはオンからオフへスイッチング動作するとき、コレクタ端子C1とエミッタ端子E1間のコレクタ電圧VCEが減少あるいは増大するように変化する。すなわち、ゲート端子G1とエミッタ端子E1間の電圧Vgをオフするとき、ゲート電圧Vgがしきい値以下に落ちようとするとコレクタ電圧VCEが上昇する。コレクタ電圧VCEの上昇によりコレクタ端子C1からゲート端子G1にツェナーダイオードZD1を介して、変位電流が流れゲートG1に電荷をチャージする。そのとき、第2のIGBT16でも同様にゲートG2がチャージされる。その結果、第2のIGBT16のエミッタE2から第1のIGBT13のゲートG1に電流が流れチャージ量が増加し、ゲート電位の低下レートが減少する。このゲート電位レート低下はメイン電流の減少レートを低下させ、電流遮断は遅くなる。図3は、第2のIGBT16と第1のIGBT13で構成した回路で実測したメイン電流コレクタ端子C1とエミッタ端子E1の間を流れる電流Imの波形を第2のIGBT16を設けていない従来の回路での例と共に示す。図3において、曲線Aは従来の回路での電流の時間変化を示す曲線である。曲線Bは、本発明に係る第2のIGBT16を設けた回路の電流の時間変化を示す曲線である。従来のものよりも本発明に係る複合半導体装置10を用いたときの方が電流遮断が遅く、且つ、電流変動が小さくなっていることが確認できる。また、シミュレーション実験によると、第1のパワー半導体素子第1のIGBT13の第2のパワー半導体素子第2のIGBT16に対する面積比は、15以上であることが好ましいことが確認されている。以上のように、本実施形態によれば、第1のパワー半導体素子第1のIGBT13と、第2のパワー半導体素子第2のIGBT16が同一基板20内に形成された複合半導体装置10であって、第2のパワー半導体素子のエミッタE2は、第1のパワー半導体素子のゲート端子G1に電気的に接続されており、第1のパワー半導体素子の第2の端子の電位が時間経過とともに増加したとき、第1のパワー半導体素子のコレクタ端子C2から第2のパワー半導体素子のゲート端子G2に電荷をチャージする電流路を備えたため、電流遮断を遅くすることができるので、発生するサージ電圧を小さくすることができ、その結果、電子回路の誤動作を防止できる。また、電力変換装置の小型化に寄与する複合半導体装置を提供することができる。次に、本発明の第2の実施形態に係る複合半導体装置を説明する。第2の実施形態は、第1の実施形態に係る複合半導体装置において、第2のパワー半導体素子の第3の端子エミッタと第1のパワー半導体素子の第1の端子ゲート端子間には、第2のパワー半導体の第3の端子エミッタから第1のパワー半導体素子の第1の端子ゲート端子方向に整流するようにダイオードが接続されている。それにより、ゲートG1がオンのとき、第2のIGBT16のエミッタのPベース33からN層を通り、同一基板20に設けられた隣の第1のIGBT13の領域に電流が流れ込んでしまうことを防ぐことができる。第2実施形態では、第1実施形態と同様の構成要素には、同一の符号を付し、説明を省略する。図4は、本発明の第2の実施形態に係る複合半導体装置の構成を示す回路図である。本実施形態では、複合半導体装置50を構成するパワー半導体素子として、IGBTを用いた例を示している。この複合半導体装置50において、第1のIGBT13は、第1実施形態と同様に構成される。また、イグニッションコイル11の1次側コイルの端子12には、第2のIGBT帰還IGBTという16のコレクタ端子C2が接続されている。第2のIGBT16のエミッタ端子E2は、ダイオードD1を介して、第1のIGBT13のゲート端子G1に接続されている。このダイオードD1は、エミッタ端子E2からゲート端子G1方向に整流するように接続されている。すなわち、ダイオードD1のアノード端子51aはエミッタ端子E2に接続され、カソード端子51cはゲート端子G1に接続されている。また、第2のIGBT16のゲート端子G2は、抵抗R1を介してダイオードD1のアノード端子51aに接続されている。図5は、本発明の第2の実施形態に係る複合半導体装置の第1のIGBTと第2のIGBTを断面図で示した構成図である。複合半導体装置50は、第1の実施形態と同様に、第1のパワー半導体素子この実施形態では、第1のIGBT13と、第2のパワー半導体素子この実施形態では、第2のIGBT16が同一基板チップ20内に形成されている。第1のIGBT13、第2のIGBT16、抵抗素子R1及びツェナーダイオードZD1は、第1の実施形態と同様に形成される。ダイオードD1は、基板20の表面上に電極52と電極53によって挟まれた多結晶シリコンと適切なドーパントによって形成されたPN接合を含む多結晶シリコン54によって形成されている。それにより、ゲートG1がオンのとき、エミッタE2には電流が流れ込まないようにすることができる。この複合半導体装置50において、第1のIGBT13は、第1の実施形態と同様にオンからオフへスイッチング動作するときに電流遮断が遅くなる。ここで、ダイオードD1を設けない場合、ゲートG1がオンで所定の電圧例えば、10V印加されると、第2のIGBT16のエミッタE2のPベース33からNエピ層を通り、近接した第1のIGBT13の領域へ電流が流れ込んでしまう。これにより、ゲート駆動回路14の電流供給能力が低い場合は、所定の電圧が維持できなくなり、また、しきい値までも達しないことが予想される。このため、第2のIGBT16に電流を流入させないため、ゲート端子G1とエミッタ端子E2との間にダイオードD1を設けた。オン動作時、ダイオードD1は、電流を遮断し、ゲートG1の電位は、所定の電圧例えば、10Vが維持される。ゲートG1が0Vとなれば、電流遮断するため、コレクタC1の電位が高くなり、コレクタC1から第2のIGBT16のゲートG2へ変位電流が流れ第2のIGBT16がオンし、第2のIGBT16のエミッタE2から順バイアスのダイオードD1を通じゲートG1へ電流が流れ図1の回路と同じ動作となる。それゆえ、ダイオードD1を設けることにより、同一基板20内での第1のIGBT13と第2のIGBT16との間の距離dを小さくすることができる。以上のように、本実施形態によれば、第1のパワー半導体素子13と、第2のパワー半導体素子16が同一基板チップ20内に形成された半導体装置50であって、第2のパワー半導体素子16のエミッタE2は、第1のパワー半導体素子13のゲート端子G1にダイオードD1を介して電気的に接続されており、第1のパワー半導体素子第1のIGBT13のコレクタ端子C1の電位が時間経過とともに増加したとき、第1のパワー半導体素子第1のIGBT13のコレクタ端子C1から第2のパワー半導体素子第2のIGBT16のゲート端子G2に電荷をチャージする電流路を備えたため、電流遮断を遅くすることができるので、電子回路の誤動作を防止でき、また、2つのIGBT13,16を1つの基板20内に納めるときに2つのIGBT間の距離をより小さくでき、電力変換装置の小型化に寄与する複合半導体装置を提供することができる。次に、図6~図9を参照して、本発明の第2実施形態に係る複合半導体装置の変形例を示す。これらの変形例では、第2実施形態と同様の構成要素には、同一の符号を付し、それらの説明を省略する。図6は、第1の変形例を示す図である。この第1の変形例では、第2の実施形態で示した複合半導体装置50において、ゲート駆動回路14の端子17とダイオードD1のカソード端子51cとの間に抵抗素子R2を設けている。また、ゲート端子G1とエミッタ端子E1との間にツェナーダイオードZD2を設けている。後述するように抵抗素子R1の他に抵抗素子R2を設けることにより、電気抵抗率の温度係数の異なる2つの抵抗素子R1とR2を適切に選択して設けることで、温度依存性の少ない複合半導体装置を得ることができる。また、ツェナーダイオードZD2を設けることで、ゲートG1をオンしたときに、ツェナーダイオードZD2を設けているために、ゲートG1への電荷の蓄積に遅れが生じるため、第1のIGBT13のゲートG1をオンしたときの電流の変化が従来より遅くなり、結果として、サージ電圧を抑制することができる。図7は、第2の変形例を示す図である。この第2の変形例では、第2の実施形態で示した複合半導体装置50において、ゲート駆動回路14の端子17とダイオードD1の端子との間に抵抗素子R2を設けている。また、ゲート端子G1とエミッタ端子E1との間にツェナーダイオードZD2を設けている。さらに、コレクタ端子C1とゲート端子G1との間のツェナーダイオードを無くし、コレクタ端子C2とゲート端子G2の間にツェナーダイオードZD3を設けている。後述するように抵抗素子R1の他に抵抗素子R2を設けることにより、電気抵抗率の温度係数の異なる2つの抵抗素子R1とR2を適切に選択して設けることで、温度依存性の少ない複合半導体装置を得ることができる。また、ツェナーダイオードZD2を設けることで、ゲートG1をオンしたときに、ツェナーダイオードZD2を設けているために、ゲートG1への電荷の蓄積に遅れが生じるため、第1のIGBT13のゲートG1をオンしたときの電流の変化が従来より遅くなり、結果として、サージ電圧を抑制することができる。さらに、ツェナーダイオードZD3により、ゲートG1をオフしたときに、ゲートG2に電荷が流れ込むので、第2のIGBT16からの第1のゲートG1への電荷の流れ込みが増加し、第1のIGBT13のゲートG1をオフしたときの電流の変化が従来より遅くなり、結果として、サージ電圧を抑制することができる。すなわち、このツェナーダイオードZD3を通る電流路が、第1のパワー半導体素子第1のIGBT13の第2の端子コレクタ端子C1の電位が時間経過とともに増加したとき、第1のパワー半導体素子第1のIGBT13の第2の端子コレクタ端子C1から第2のパワー半導体素子第2のIGBT16の第1の端子ゲート端子G2に電荷をチャージする電流路となる。図8は、第3の変形例を示す図である。この第3の変形例では、第1の変形例で示した複合半導体装置50において、抵抗素子R1の代わりにツェナーダイオードZD4を設けている。この場合には、このツェナーダイオードZD1とダイオードD1とツェナーダイオードZD4を通る電流路が、第1のパワー半導体素子第1のIGBT13の第2の端子コレクタ端子C1の電位が時間経過とともに増加したとき、第1のパワー半導体素子第1のIGBT13の第2の端子コレクタ端子C1から第2のパワー半導体素子第2のIGBT16の第1の端子ゲート端子G2に電荷をチャージする電流路となる。図9は、第4の変形例を示す図である。この第4の変形例では、第1の変形例で示した2つのIGBT13,16の代わりに、パワー半導体素子であるMOSFET60,61を設けている。この場合は、第1の端子はゲート端子G1,G2であり、第2の端子はドレイン端子D1,D2であり、第3の端子はソース端子S1,S2である。次に、第1の変形例において、2つの抵抗素子を適切な温度係数を持つものを選択することにより複合半導体装置の温度依存性を小さくすることができることについての実験結果を示す。図10は、図6の回路を有する複合半導体装置を用いたときのイグニッションコイルの2次電圧の発生するときの時間変化を異なる温度で測定したグラフである。実線は、第1のIGBT13のコレクタ-エミッタ間の電圧VCEの時間変化を示す。点線は、イグニッションコイルの2次電圧の時間変化を示す。曲線Aは、-40°Cのときの変化を示し、曲線Bは、27°Cのときの変化を示し、曲線Cは、120°Cのときの変化を示し、曲線Dは、150°Cのときの変化を示す。図10を見て分かるように、デバイス周囲温度が高くなると、VCEの上昇が遅れ、2次電圧の発生タイミングが遅れる。図10において、-40°Cと150°Cで2次電圧V2の発生タイミング、すなわち、ゲート電圧VgがオフしてからV2が定常値に到達するまでの時間は、150°Cの時の方が-40°Cのときに比べて、約10μs遅くなっている。この遅れを改善するために、R1、R2を形成するポリシリコンのドーズ種リン、ボロン、ドーズ濃度により抵抗値の温度依存性が異なることを利用する。図11は、ポリシリコン抵抗の温度依存性を示す。曲線Eと曲線Fは、ドーズ種、ドーズ濃度が異なるときの抵抗の温度依存性である。ドーズ種リン、ボロン、ドーズ濃度により抵抗値の温度依存性が異なることが分かる。ドーズ種ドーパント及びその濃度によって温度特性は様々であり、一意に限定できないが、適切な組み合わせにより、二次電圧の発生タイミングの温度依存性による変化を少なくすることができる。抵抗値は、ポリシリコンのパターンで制御することができる。例えば、図11のE,Fはいずれもボロンを導入したものであり、濃度はE<Fである。さらに、図6で示した回路図において、R1に抵抗E負の温度特性、R2に抵抗F温度特性小を用いる。図12は、二次電圧の発生タイミングと温度との相関図である。Δ1はR1,R2に通常の抵抗を用いた場合のもので、Δ2は、上記の組み合わせの場合のものである。Δ2の方が、温度変化に対する二次電圧の発生タイミングの変動幅が低減されていることが分かる。このように、2つの抵抗素子を適切な温度係数を持つものを選択することにより複合半導体装置の温度依存性を小さくすることができる。次に、本発明の第3の実施形態に係る複合半導体装置を説明する。図13は、本発明の第3の実施形態に係る複合半導体装置における第2のIGBTを断面図で示した構成図である。図13は複合半導体装置50を構成する第1のIGBT13を図示しないが、第1のIGBT13は、実施形態1と同様に形成される。本実施形態に係る第2のIGBT16は、第1導電型の高抵抗層N-型半導体層21とその上部に位置する第1導電型のバッファ層N型半導体層22と、第1導電型の高抵抗層の下部に形成された第2導電型のベース層P型半導体層33とP型半導体層34と、第2導電型のベース層の下面に形成された第1導電型のエミッタ領域N型半導体層35と、エミッタ領域35に接続されるエミッタ電極36と、ベース層33のチャネル領域上に絶縁して形成されたゲート電極38と、第2導電型のコレクタ層P型半導体層29と、コレクタ層29に接続されるコレクタ電極30と、高抵抗層21及びベース層33とゲート電極38との間に配置された絶縁膜43と、を備えている。絶縁膜43は、高抵抗層21と隣接する領域の少なくとも一部において厚く形成される点で図2に示される第2のIGBT16と異なる。また、絶縁膜43はベース層33及びエミッタ領域35に隣接する部分においては、実施形態1に係る複合半導体装置の第2のIGBTと同様に形成される。図14は、第1及び第3の実施形態に係る複合半導体装置における第2のIGBT16のコレクタC2ゲートG2間容量特性を示す図である。第3の実施形態に係る第2のIGBT16は、上記のように絶縁膜43を配置したことにより、第1の実施形態に係る第2のIGBT16に比べ、単位面積当たりのコレクタゲート間容量が低減される。特に、Vceコレクタエミッタ間電圧が低い領域において、コレクタゲート間容量の低減効果が顕著に得られている。上述のように、第1のIGBT13がオンからオフへスイッチング動作するとき、第2のIGBT16のゲートG2に電荷がチャージされる。ゲートにチャージされる電荷量は、IGBTのコレクタゲート間容量に応じて変わる。第3の実施形態においてVceが比較的低い領域でゲートG2にチャージされる電荷量は、第1の実施形態においてゲートG2にチャージされる電荷量よりも少なくなる。一方、第3の実施形態においてVceが比較的高い領域でゲートG2にチャージされる電荷量は、第1の実施形態においてゲートG2にチャージされる電荷量と同程度であった。従って、第3の実施形態に係る第2のIGBT16をオンさせるために発生するドライブ損失が低減される上に、ノイズ発生の抑制が可能となる。上記のようにドライブ損失が低減されたことで、イグニッションコイル11の一次側から二次側へのエネルギー移行が効率良く行われ、二次側電圧V2peakの低下を抑制できる。図15は、第1のIGBT13と第2のIGBT16とで構成した回路で実測した電圧値を示す図である。図中の実線及び破線は、第1のIGBT13のオフ時にイグニッションコイル11の一次側に発生するノイズ電圧ΔVBと、イグニッションコイル11の二次側に発生する電圧の最大値V2peakと、の相関関係を示す。図中の実線は、第3の実施形態に係る複合半導体装置による特性を示し、図中の破線は、第1の実施形態に係る複合半導体装置による特性を示す。ドライブ損失が低減され図15を参照すると、第3の実施形態に係る複合半導体装置は、比較的低い一次側電圧ΔVBで高い二次側電圧V2peakが得られることが分かる。従って、第3の実施形態に係る複合半導体装置によれば、点火装置を構成する素子にかかわるノイズ発生を低減するとともに確実に点火を行うことができる。以上のように、本発明によれば、第1のパワー半導体素子と、第2のパワー半導体素子が同一チップ内に形成された半導体装置であって、第2のパワー半導体素子の第3の端子は、第1のパワー半導体素子の第1の端子に電気的に接続されており、第1のパワー半導体素子の第2の端子の電位が時間経過とともに増加したとき、第1のパワー半導体素子の第2の端子から第2のパワー半導体素子の第1の端子に電荷をチャージする電流路を備えたため、電子回路の誤動作を防止でき、電力変換装置の小型化に寄与する複合半導体装置を提供することができる。以上の実施形態で説明された構成、形状、大きさおよび配置関係については本発明が理解実施できる程度に概略的に示したものにすぎず、また数値および各構成の組成材質等については例示にすぎない。従って本発明は、説明された実施形態に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。例えば、本発明に係る第1及び第2のIGBTは、それぞれ個別のチップ又はダイに形成され、同一又は個別のモールドパッケージ内に封止されても良い。また、第2のIGBTのコレクタゲート間容量は、ゲート面積を縮小させること或いはゲート電極直下に拡散層を形成することで調節しても良く、これを個別の容量素子に置きかえても良い。"