"位相調整対象の信号を入力する並列に接続された複数の第1のインバータを有し、前記複数の第1のインバータのうち、有効な第1のインバータが第1の制御信号により選択される第1の位相調整部と、前記位相調整対象の信号を所定の遅延時間、遅延させる遅延回路と、前記遅延回路により遅延された位相調整対象の信号を入力する並列に接続された複数の第2のインバータを有し、前記複数の第2のインバータのうち、有効な第2のインバータが第2の制御信号により選択される第2の位相調整部と、前記第1の位相調整部及び前記第2の位相調整部の出力信号を入力して、前記遅延時間の範囲で位相調整された信号を出力する出力回路と、を有し、前記第2の位相調整部は、遅延前の位相調整対象の信号の制御のもと前記遅延時間の間、前記第1の位相調整部との間の電流経路を遮断するトランジスタを、前記複数の第2のインバータのそれぞれに対して接続していることを特徴とする位相調整回路。前記第1の位相調整部または前記第2の位相調整部は複数設けられ、前記遅延回路は複数直列に接続されており、各前記遅延回路間のノードには、前記第1の位相調整部または前記第2の位相調整部が接続され、各前記第1の位相調整部または前記第2の位相調整部には、それぞれ異なる遅延量で遅延された位相調整対象の信号が入力されていることを特徴とする請求の範囲第1項に記載の位相調整回路。前記第1の位相調整部または前記第2の位相調整部ごとに設けられた選択部をさらに有し、前記第1の位相調整部は、前記複数の第1のインバータのそれぞれと電源線及び接地線との間に対して接続されたトランジスタを有し、前記第2の位相調整部の前記トランジスタは、前記複数の第2のインバータのそれぞれと電源線及び接地線との間に対して接続されており、前記選択部は、前記遅延前の位相調整対象の信号を、複数の前記第1の位相調整部または複数の前記第2の位相調整部のうち、1つの前記第2の位相調整部の各前記トランジスタに供給し、他の前記第2の位相調整部及び前記第1の位相調整部の前記トランジスタには一定の電圧レベルの信号を供給してオン状態とさせることを特徴とする請求の範囲第2項に記載の位相調整回路。前記第1の位相調整部または前記第2の位相調整部ごとに設けられた選択部をさらに有し、前記第1の位相調整部は、前記複数の第1のインバータのそれぞれと電源線及び接地線との間に対して接続されたトランジスタを有し、前記第2の位相調整部の前記トランジスタは、前記複数の第2のインバータのそれぞれと電源線及び接地線との間に対して接続されており、前記選択部は、前記遅延前の位相調整対象の信号を、複数の前記第1の位相調整部または複数の前記第2の位相調整部のうち、隣接する1組の前記第1の位相調整部及び第2の位相調整部の各前記トランジスタに供給し、他の前記第1の位相調整部及び他の前記第2の位相調整部の前記トランジスタには一定の電圧レベルの信号を供給してオフ状態とさせることで、他の前記第1の位相調整部及び他の前記第2の位相調整部を非選択状態とすることを特徴とする請求の範囲第2項に記載の位相調整回路。前記複数の第1のインバータまたは前記複数の第2のインバータのそれぞれには、オン時に前記複数の第1のインバータまたは前記複数の第2のインバータを有効にする第1の導電型のトランジスタと第2の導電型のトランジスタが接続されており、前記第1の制御信号と前記第2の制御信号として、同一の制御信号を出力する位相調整制御部を有し、前記制御信号は相補の信号であり、前記位相調整制御部は、前記相補の信号の一方を、前記第1の位相調整部の前記第1の導電型のトランジスタ及び、隣接する前記第2の位相調整部の前記第2の導電型のトランジスタの制御信号として供給し、前記相補の信号の他方を前記第1の位相調整部の前記第2の導電型のトランジスタ及び、隣接する前記第2の位相調整部の前記第1の導電型のトランジスタの制御信号として供給することを特徴とする請求の範囲第4項に記載の位相調整回路。位相調整対象の信号を入力する並列に接続された複数の第1のインバータを有し、前記複数の第1のインバータのうち、有効な第1のインバータが第1の制御信号により選択される第1の位相調整部と、前記位相調整対象の信号を所定の遅延時間、遅延させる遅延回路と、前記遅延回路により遅延された位相調整対象の信号を入力する並列に接続された複数の第2のインバータを有し、前記複数の第2のインバータのうち、有効な第2のインバータが第2の制御信号により選択される第2の位相調整部と、前記第1の位相調整部及び前記第2の位相調整部の出力信号を入力して、前記遅延時間の範囲で位相調整された信号を出力する出力回路と、入力される制御信号に応じた前記第1の制御信号及び前記第2の制御信号を出力する位相調整制御部と、を有し、前記第2の位相調整部は、遅延前の位相調整対象の信号の制御のもと前記遅延時間の間、前記第1の位相調整部との間の電流経路を遮断するトランジスタを、前記複数の第2のインバータのそれぞれに対して接続している位相調整回路と、前記制御信号を生成し、前記位相調整制御部に供給する制御信号生成回路と、を備えたことを特徴とするインターフェイス回路。上記のような細かな位相調整を行う位相調整回路においては、位相調整時に貫通電流が流れると、消費電力が増大するだけではなく位相調整の精度が悪化する問題があり、従来の技術では、低消費電力で精度のよい位相調整を行うことが困難であった。発明の一観点によれば、位相調整対象の信号を入力する並列に接続された複数の第1のインバータを有し、前記複数の第1のインバータのうち、有効な第1のインバータが第1の制御信号により選択される第1の位相調整部と、前記位相調整対象の信号を所定の遅延時間、遅延させる遅延回路と、前記遅延回路により遅延された位相調整対象の信号を入力する並列に接続された複数の第2のインバータを有し、前記複数の第2のインバータのうち、有効な第2のインバータが第2の制御信号により選択される第2の位相調整部と、前記第1の位相調整部及び前記第2の位相調整部の出力信号を入力して、前記遅延時間の範囲で位相調整された信号を出力する出力回路と、を有し、前記第2の位相調整部は、遅延前の位相調整対象の信号の制御のもと前記遅延時間の間、前記第1の位相調整部との間の電流経路を遮断するトランジスタを、前記複数の第2のインバータのそれぞれに対して接続している位相調整回路が提供される。また、発明の一観点によれば、位相調整対象の信号を入力する並列に接続された複数の第1のインバータを有し、前記複数の第1のインバータのうち、有効な第1のインバータが第1の制御信号により選択される第1の位相調整部と、前記位相調整対象の信号を所定の遅延時間、遅延させる遅延回路と、前記遅延回路により遅延された位相調整対象の信号を入力する並列に接続された複数の第2のインバータを有し、前記複数の第2のインバータのうち、有効な第2のインバータが第2の制御信号により選択される第2の位相調整部と、前記第1の位相調整部及び前記第2の位相調整部の出力信号を入力して、前記遅延時間の範囲で位相調整された信号を出力する出力回路と、入力される制御信号に応じた前記第1の制御信号及び前記第2の制御信号を出力する位相調整制御部と、を有し、前記第2の位相調整部は、遅延前の位相調整対象の信号の制御のもと前記遅延時間の間、前記第1の位相調整部との間の電流経路を遮断するトランジスタを、前記複数の第2のインバータのそれぞれに対して接続している位相調整回路と、前記制御信号を生成し、前記位相調整制御部に供給する制御信号生成回路と、を備えたインターフェイス回路が提供される。開示の位相調整回路及びインターフェイス回路によれば、低消費電力で精度のよい位相調整が可能になる。本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。以下、本発明の実施の形態を、図面を参照しつつ説明する。なお、以下の説明では、位相調整対象の信号としてクロック信号を用いるが、これに限定されず、非周期的な信号などのデジタル信号を位相調整対象の信号として用いるようにしてもよい。第1の実施の形態図1は、第1の実施の形態の位相調整回路の一例を示す図である。位相調整回路1は、位相調整部2,3、遅延回路4、出力回路5を有する。位相調整部2は、並列に接続された複数段のインバータIa1,Ia2,...,Ianを有する。インバータIa1は、pチャネル型MOSFETMetalOxideSemiconductorFieldEffectTransistor以下pMOSと略すTr1,Tr2と、nチャネル型MOSFET以下nMOSと略すTr3,Tr4を有する。インバータIa1において、pMOSTr1のドレインはpMOSTr2のソースに接続され、pMOSTr2のドレインはnMOSTr3のドレインに接続され、nMOSTr3のソースはnMOSTr4のドレインに接続されている。pMOSTr1とnMOSTr4のゲートは入力端子INに接続されており、これらのゲートに位相調整対象のクロック信号が入力される。pMOSTr2とnMOSTr3のゲートには、図示を省略しているが、後述する位相調整制御回路からの制御信号が入力され、このインバータIa1が、有効か無効かが選択される。つまり、位相調整時に、このインバータIa1による重み付けを行うか否かが選択される。他のインバータIa2~Ianについても同様のトランジスタを有しているため、同一符号を付している。各インバータIa1~IanのpMOSTr2とnMOSTr3間のノードは、Wired-OR接続されている。また、位相調整部2は、各インバータIa1~IanのpMOSTr1と電源線VDDとの間に接続されたpMOSTa1,Ta2,...,Tanと、nMOSTr4と接地線VSSとの間に接続されたnMOSTb1,Tb2,...,Tbnを有している。電源線VDDには、電源電圧が印加されており、接地線VSSは基準電位たとえば、0Vとなっている。pMOSTa1~Tanのゲートは接地線VSSに接続され、nMOSTb1~Tbnのゲートは電源線VDDに接続され、何れもオン状態となっている。一方、位相調整部3も、並列に接続された複数段のインバータIb1,Ib2,...,Ibnを有する。インバータIb1~Ibnは、前述のインバータIa1~Ianと同様に、pMOSTr1,Tr2と、nMOSTr3,Tr4を有する。そして、各インバータIb1~IbnのpMOSTr2とnMOSTr3間のノードは、Wired-OR接続されている。ただし、インバータIb1~Ibnにおいて、pMOSTr1とnMOSTr4のゲートは、遅延回路4の出力端子に接続されており、この遅延回路4によって遅延されたクロック信号を入力する。また、位相調整部3は、各インバータIb1~IbnのpMOSTr1と電源線VDDとの間に接続されたpMOSTc1,Tc2,...,Tcnと、nMOSTr4と接地線VSSとの間に接続されたnMOSTd1,Td2,...,Tdnを有している。pMOSTc1~Tcnのゲート及び、nMOSTd1~Tdnのゲートは入力端子INに接続されている。pMOSTc1~TcnまたはnMOSTd1~Tdnは、遅延前のクロック信号により制御され、遅延回路4における遅延時間の間、位相調整部2との間の電流経路を遮断する。つまりpMOSTc1~Tcn及び、nMOSTb1~Tbnは、貫通電流阻止用のトランジスタとして機能する。位相調整部2,3の最後段のインバータIan,IbnのpMOSTr2とnMOSTr3間のノードは互いに接続されており、さらに、出力回路5の入力端子に接続されている。遅延回路4は、入力端子INから入力されたクロック信号を所定の遅延時間、遅延させる。ここでの遅延量により、位相調整部2,3を用いた位相調整の幅が設定される。遅延回路4は、たとえば、直列に接続された偶数個のインバータまたは、複数のバッファ回路などによって実現される。出力回路5は、インバータ5aを有し、Wired-OR接続された2つの位相調整部2,3の出力ノードの電圧を入力として、遅延回路4での遅延時間による位相調整幅の範囲で、位相調整されたクロック信号を出力する。本実施の形態では、位相調整部2において、pMOSTa1~Tan、nMOSTb1~Tbnはなくてもよいが、位相調整部2,3の物理特性を揃えるため設けられている。以下、位相調整回路1の動作を説明する。まず、後述する位相調整制御部からの制御信号により、各インバータIa1~Ian,Ib1~Ibnの何れかにおいて、pMOSTr2及びnMOSTr3をオンにすることで、有効となるインバータが設定される。このとき、位相調整部2,3間で、動作させるインバータ数の合計をn個とし、各位相調整部2,3で有効とするインバータ数を調整することで、遅延回路4で設定される位相調整幅をn分割した位相調整が行える。図2は、動作させるインバータ数と、クロック信号の位相調整結果との関係の一例を示す図である。縦軸は電圧、横軸は時間である。図2では、出力回路5から出力されるクロック信号の立ち上がり部分の位相の様子が示されている。また、位相調整部2,3におけるインバータIa1~Ian、インバータIb1~Ibnの数がそれぞれ8個、つまりn=8の場合について示されている。また、図2中の8:0、7:1などの表記は、位相調整部2,3において、有効になっているインバータ数の比を示している。タイミングt1において、入力端子INから入力されるクロック信号は、位相調整部2において有効となっているインバータ数、つまり動作するインバータの数に応じた速さで立ち上がる。動作するインバータ数が多いほど電流駆動能力が高まるので、速く立ち上がる。図2の例では、位相調整部3のインバータIa1~Ia8が全て動作し、位相調整部3のインバータIb1~Ib8が全て動作しない場合、すなわち、動作するインバータ数の比が8:0の場合、最も速く立ち上がる。動作するインバータ数の比が0:8の場合、クロック信号は、遅延回路4による遅延時間経過後のタイミングt2で立ち上がり、このときが最も遅い立ち上がりとなる。位相調整部2,3において動作させるインバータ数の合計が8になるようにして比を8:0,7:1,6:2,5:3,...,0:8のように調整することで、遅延回路4による遅延時間で決まる位相調整幅を、等間隔に8分割した細かな位相調整が行える。ただし、クロック信号の立ち上がり時のタイミングt1~t2において、遅延されたクロック信号が入力されている位相調整部3において、有効状態のインバータIb1~Ib8の何れかが動作する場合がある。ここで、比較例として、図1に示したpMOSTc1~Tcn、nMOSTd1~Tdnがない場合の位相調整回路を説明する。図3は、比較例の位相調整回路を示す図である。図1の位相調整回路1と同じ要素については、同一符号を付している。図3に示す位相調整回路1aでは、位相調整部2a,3aは、図1の位相調整部2,3と異なり、pMOSTa1~Tan、nMOSTb1~Tbn、pMOSTc1~Tcn、nMOSTd1~Tdnを有さない。図4は、2つの位相調整部に入力されるクロック信号と出力回路から出力される出力クロック信号の例を示す図である。図4中で上から、位相調整部2aに入力されるクロック信号、遅延回路4により遅延され、位相調整部3aに入力されるクロック信号、出力回路5から出力される位相調整された出力クロック信号を示している。タイミングt3では、クロック信号がHHighレベルとなるため、図3の位相調整部2aにおけるインバータIa1~IanのnMOSTr4はオンされる。そのため、インバータIa1~Ianのうち、制御信号により有効とされたインバータのnMOSTr4を介して接地線VSSに電流が流れ込むことになる。一方、位相調整部3aに入力される遅延されたクロック信号は、タイミングt3からタイミングt4までの間は、LLowレベルとなっている。そのため、図3の位相調整部3aにおけるインバータIb1~IbnのpMOSTr1はオンされる。そのため、インバータIb1~Ibnのうち、制御信号により有効とされたインバータの電源線VDDからpMOSTr1を介して、位相調整部2aの接地線VSSに流れ込む貫通電流が発生することになる。この場合、図2に示した比のバランスが崩れ、位相調整の線形性が崩れる。たとえば、5:3の比にして位相調整を行うはずが、位相調整部3aで有効とされた3つのインバータまでが、タイミングt3~t4の段階で動作してしまう。これにより、たとえば、2:6の比で位相調整した場合と同じような位相になってしまう。これに対して、本実施の形態の位相調整回路1では、図1に示すように、各インバータIb1~Ibnに、遅延前のクロック信号で制御されるpMOSTc1~Tcn、nMOSTd1~Tdnが接続されている。この場合、図4のタイミングt3~t4、すなわち、遅延回路4での遅延時間の間、位相調整部3のpMOSTc1~TcnのゲートにはHレベルのクロック信号が入力されるので、pMOSTc1~Tcnはオフ状態となる。これにより、位相調整部2,3間の電流経路が遮断される。そのため、制御信号により、どのインバータIb1~Ibnが有効になっていても、タイミングt3~t4の間では、それらのインバータの動作を停止させておくことができる。これにより、貫通電流が流れることによる位相調整精度の悪化を抑制でき、高精度で位相調整を行うことができるようになる。また、貫通電流が流れることを抑制できるため、消費電力を削減できる。上記の例では、クロック信号の立ち上がり部分での位相調整の例を示したが、立ち下がり部分でも同様の効果が得られる。図4のタイミングt5~t6の間では、位相調整部3のnMOSTd1~TdnのゲートにはLレベルのクロック信号が入力されるので、nMOSTd1~Tdnはオフ状態となり、位相調整部2,3間の電流経路が遮断される。そのため、制御信号により、どのインバータIb1~Ibnが有効になっていても、遅延回路4での遅延時間であるタイミングt5~t6の間では、動作を停止させておくことができる。これにより、貫通電流が流れることによる位相調整精度の悪化を抑制でき、高精度で位相調整を行うことができるようになる。また、貫通電流が流れることを抑制できるため、消費電力を削減できる。なお、上記の例では、pMOSTa1~TanをインバータIa1~Ianと電源線VDDとの間に接続し、nMOSTb1~TbnをインバータIa1~Ianと接地線VSSとの間に接続している。また、pMOSTc1~TcnをインバータIb1~Ibnと電源線VDDとの間に接続し、nMOSTd1~TdnをインバータIb1~Ibnと接地線VSSとの間に接続しているが、これに限定されない。たとえば、pMOSTa1~Tan,Tc1~Tcnと、pMOSTr1またはpMOSTr2の接続位置を入れ替えて、nMOSTb1~Tbn,Td1~Tdnと、nMOSTr3またはnMOSTr4の接続位置を入れ替えるようにしてもよい。第2の実施の形態図5は、第2の実施の形態の位相調整回路の一例を示す図である。位相調整回路10は、位相調整部11-1,11-2,11-3,11-4,11-5、遅延回路12-1,12-2,12-3,12-4、出力回路であるインバータ13、位相調整制御部14を有している。位相調整部11-1~11-5のうち、位相調整部11-1は、図1に示した位相調整部2と同様の回路となっている。位相調整部11-2~11-5は、図1に示した位相調整部3と同様の回路となっているが、調整する位相に合わせて、どの位相調整部が図1に示した位相調整部2,3として機能するかが選択される。詳細は後述する。位相調整部11-1~11-5の出力端子は互いに接続されており、さらに、インバータ13の入力端子に接続されている。遅延回路12-1~12-4は、直列に接続されており、入力端子INから入力されるクロック信号を遅延させていく。なお、遅延回路12-1~12-4では、たとえば、それぞれ同じ遅延時間が設定され、位相調整幅が揃えられている。また、隣接する2つの位相調整部による位相調整の際に、後段の位相調整部に入力される遅延クロック信号が、入力端子INからのクロック信号の信号レベルとは逆となるように、遅延回路12-1~12-4の遅延量が調整されている。遅延回路12-1,12-2間のノードには、位相調整部11-2が接続され、遅延回路12-2,12-3間のノードには、位相調整部11-3が接続され、遅延回路12-3,12-4間のノードには、位相調整部11-4が接続されている。また、遅延回路12-4の出力端子は位相調整部11-5に接続されている。これにより、位相調整部11-2~11-5において、それぞれ異なる遅延量で遅延されたクロック信号が入力される。つまり、各位相調整部11-2~11-5と入力端子IN間に接続される遅延回路の数に応じて遅延されたクロック信号が、位相調整部11-2~11-5に入力される。インバータ13は、出力端子OUTに接続されており、Wired-OR接続された位相調整部11-1~11-5の出力ノードの電位に応じて、位相調整されたクロック信号を出力する。位相調整制御部14は、たとえば、位相調整回路10外からの制御信号以下制御コードというに基づき、各位相調整部11-1~11-5が有する複数のインバータの何れを有効にするか決める制御信号を出力する。この制御信号は、図1に示したpMOSTr2、nMOSTr3のゲートに入力されるものである。図6は、位相調整制御部の一例を示す図である。図6では、図5に示されている5つの位相調整部11-1~11-5が、それぞれ8つのインバータを有している場合の、位相調整制御部14の一例が示されている。位相調整制御部14は、重み付け制御部20、制御コード変換部30、重み付け選択部70,71,72,73,74を有している。重み付け制御部20は、信号線CD3,CD4を介して入力される外部からの制御コードを用い、重み付け選択部70~74へ、5つの位相調整部11-1~11-5のどの2つを選択させるかを指示する指示信号を生成する。重み付け制御部20は、生成した指示信号を、重み付け選択部70~74へ信号線SEL0,SEL1,SEL2,SEL3,SEL4を介して供給する。図7は、重み付け制御部の真理値表の例である。図7では、信号線CD3を介して入力される制御コードCODE[3]、信号線CD4を介して入力される制御コードCODE[4]が示されている。また、信号線SEL0~SEL4に伝送させる指示信号SEL[0],SEL[1],SEL[2],SEL[3],SEL[4]が示されている。指示信号SEL[0]~SEL[4]は、図5の5つの位相調整部11-1~11-5のどの2つを選択するか、重み付け選択部70~74に指示する信号である。たとえば、制御コードCODE[3],CODE[4]がともに0の場合には、指示信号SEL[0],SEL[1]がともに1となっている。この場合、位相調整部11-1,11-2が選択され、この2つの位相調整部11-1,11-2を用いた位相調整が行われる。また、制御コードCODE[3],CODE[4]が1、0の場合には、指示信号SEL[1],SEL[2]がともに1となっている。この場合、位相調整部11-2,11-3が選択され、この2つの位相調整部11-2,11-3を用いた位相調整が行われる。m個の位相調整部のそれぞれがn個のインバータを有している場合、n×m-1の位相分割が行えるので、5つの位相調整部11-1~11-5が、それぞれ8つのインバータを有している場合、8×4=32分割で位相調整を行うことができる。たとえば、32分割した30番目の位相に合わせたい場合、位相調整部11-4,11-5による位相調整が行われる。その場合、制御コードCODE[3],CODE[4]として、ともに1が入力されることによって、指示信号SEL[3],SEL4が1となり、位相調整部11-4,11-5が選択される。図6に示した例では、重み付け制御部20は、NAND回路21、ExOR回路22、NOR回路23、インバータ24,25,26,27を有しており、上記のような真理値表を実現するように配線接続が行われている。制御コード変換部30は、信号線CD0,CD1,CD2を介して入力される外部からの制御コードを用い、重み付け選択部70~74に対して、重み付け制御部20によって選択された2つの隣接する位相調整部に含まれる8つのインバータのどれを有効にするかを指示する指示信号を生成する。制御コード変換部30は、指示信号を、信号線EN0,EN1,EN2,EN3,EN4,EN5,EN6,EN7を介して、重み付け選択部70,72,74に供給する。また、制御コード変換部30は、指示信号を、信号線ENX0,ENX1,ENX2,ENX3,ENX4,ENX5,ENX6,ENX7を介して、重み付け選択部71,73に供給する。図8は、制御コード変換部の真理値表の例である。図8では、信号線CD0を介して入力される制御コードCODE[0]、信号線CD1を介して入力される制御コードCODE[1]、信号線CD2を介して入力される制御コードCODE[2]が示されている。また、信号線EN0~EN7に伝送させる指示信号EN[0],EN[1],EN[2],EN[3],EN[4],EN[5],EN[6],EN[7]が示されている。信号線ENX0~ENX7で伝送される指示信号については、それぞれ指示信号EN[0]~EN[7]の反対の値たとえば、指示信号EN[0]が0である場合は、1であるので、図示を省略している。たとえば、制御コードCODE[0]~CODE[2]がともに0の場合には、指示信号EN[0]~EN[7]が全て1となっている。このような指示信号を入力する重み付け選択部70~74は、重み付け制御部20の指示信号で選択された2つの位相調整部のうち、一方において、8つのインバータを全て有効とし、他方においてインバータを全て無効にする。また、制御コードCODE[0]が1、制御コードCODE[1],CODE[2]が0の場合には、指示信号EN[0]が0で、指示信号EN[1]~EN[7]が1となっている。この場合、重み付け制御部20の指示信号で選択された2つの位相調整部の一方において、1つのインバータを有効として、他方においては7つのインバータを有効とする。図6に示した例では、制御コード変換部30は、NAND回路31,32,33,34、NOR回路35,36,37,38を有している。また制御コード変換部30は、インバータ39,40,41,42,43,44,45,46,47,48,49,50,51,52,53,54,55,56,57,58と、セレクタ59,60,61,62,63,64,65,66を有している。なお、セレクタ59~66は、インバータ39,40を介して、信号線CD3からの制御コードを入力する。セレクタ59は、入力される制御コードが1の場合に、接地線VSSの電位レベル0を出力し、制御コードが0の場合には、電源電圧の電位レベル1を出力する。セレクタ60~66は、入力される制御コードが1の場合に、一方の入力端子に入力される信号をインバータ44~50で反転した、他方の入力端子に入力される信号を選択して出力するものである。上記制御コード変換部30の各要素は、図8に示したような真理値表を実現するように配線接続が行われている。重み付け選択部70~74は、重み付け制御部20と制御コード変換部30からの指示信号に応じて、位相調整部11-1~11-5内の8つのインバータのうちで、動作させるものを選択する。重み付け選択部70~74は、信号線SEL0~SEL4,EN0~EN7,ENX0~ENX7を介して重み付け制御部20及び制御コード変換部30からの指示信号を入力とする。そして重み付け選択部70~74は、信号線ENP0,ENP1,ENP2,ENP3,ENP4及び信号線ENN0,ENN1,ENN2,ENN3,ENN4を介して、位相調整部11-1~11-5の計40個のインバータに制御信号を供給する。なお、信号線ENP0~ENP4及び信号線ENN0~ENN4は、位相調整部11-1~11-5の各8つのインバータに対応して、それぞれ8本設けられている。信号線ENP0~ENP4は、図1に示したようなインバータIa1~IanまたはインバータIb1~Ibn図6の位相調整制御部14を用いている場合、n=8のpMOSTr2のゲートに接続される。信号線ENN0~ENN4は、nMOSTr3のゲートに接続される。図9は、重み付け選択部の一部を示す図である。たとえば、重み付け選択部70は回路70-1を8つ有しており、図9ではそのうちの1つを図示している。回路70-1は、NAND回路70aとインバータ70bを有している。NAND回路70aの一方の入力端子には信号線SEL0が接続され、他方の入力端子には信号線EN0が接続されている。NAND回路70aの出力端子は、信号線ENP0及びインバータ70bの入力端子に接続されている。インバータ70bの出力端子は、信号線ENN0に接続されている。図10は、重み付け選択部の真理値表の例である。図10では、たとえば、図9に示したような回路70-1に対して、信号線SEL0を介して重み付け制御部20から供給される指示信号SEL、信号線EN0を介して制御コード変換部30から供給される指示信号ENが示されている。また、回路70-1から信号線ENP0を介して出力される制御信号ENP、信号線ENN0を介して出力される制御信号ENNが示されている。たとえば、指示信号SELが0の場合は、指示信号ENの値によらず、制御信号ENPが1、制御信号ENNが0となる。制御信号ENPは、図1に示したようなpMOSTr2のゲートに入力される。制御信号ENNは、nMOSTr3のゲートに入力される。そのため、このような制御信号ENP,ENNが入力されるインバータは無効状態となり動作しない。指示信号SELが1の場合は、指示信号ENが1になると、制御信号ENPが0、制御信号ENNが1となる。このような制御信号ENP,ENNが入力されるインバータは有効状態となり動作する。各重み付け選択部70~74は、以上のような動作を行う回路70-1と同様なものを8つずつ有している。図11は、位相調整制御部に入力される制御コードと出力される制御信号の例を示す真理値表である。図11では、信号線CD0~CD4を介して入力される5ビットの制御コードPH_CODE[4:0]が示されている。なお、信号線CD0を介して入力される信号が制御コードPH_CODE[4:0]の最下位ビット、信号線CD4を介して入力される信号が制御コードPH_CODE[4:0]の最上位ビットである。5ビットの制御コードPH_CODE[4:0]により、0~31までの値が表現されており、32個の位相に調整することができる。また、各8本の信号線ENN0~ENN4で出力される制御信号ENN0[0]~ENN0[7],ENN1[0]~ENN1[7],ENN2[0]~ENN2[7],ENN3[0]~ENN3[7],ENN4[0]~ENN4[7]が示されている。なお、信号線ENP0~ENP4で出力される制御信号は、信号線ENN0~ENN4で出力される制御信号の反対の値であるので、図示を省略している。図11に示されているように、制御コードPH_CODE[4:0]の各値において、連続する合計8つの制御信号の値が1となっている。位相調整部11-1~11-5において、このような制御信号が入力されるインバータは有効状態となり動作するので、ある位相調整部の8つのインバータ、または隣接する2つの位相調整部において合計8つのインバータが動作することになる。これにより、各遅延回路12-1~12-4の遅延時間により決まる4区間の各位相調整範囲において、図2に示したように、8つ分割で位相を微調整できる。図12は、2つの位相調整部に入力されるクロック信号と出力回路から出力される出力クロック信号の例を示す図である。図12では、位相調整部11-4,11-5が選択され、位相調整が行われる例について示されている。上から、クロック信号、遅延回路12-1~12-3で遅延され位相調整部11-4へ入力される遅延クロック信号、遅延回路12-1~12-4で遅延され位相調整部11-5へ入力される遅延クロック信号、出力クロック信号が示されている。タイミングt7で、位相調整部11-4に入力される遅延クロック信号がHレベルとなり、タイミングt8で、位相調整部11-5に入力される遅延クロック信号がHレベルとなる。タイミングt7~t8までの間が位相調整幅となり、位相調整部11-4,11-5のインバータのうち、有効になっている数に応じて位相調整された出力クロック信号が出力される。タイミングt7~t8では、位相調整部11-4に入力される遅延クロック信号がHレベルのときに、位相調整部11-5に入力される遅延クロック信号がLレベルになっている。このとき、さらに、位相調整部11-5には、入力端子INからのHレベルのクロック信号が入力されている。そのため、位相調整部11-5内のpMOSTc1~Tcn図1参照は、オフするので、位相調整部11-4との間の電流経路が遮断され、貫通電流の発生が抑制される。第2の実施の形態の位相調整回路10では、第1の実施の形態の位相調整回路1と同様の回路をもつ位相調整部11-1~11-5を有しているため、貫通電流が流れることによる位相調整精度の悪化を抑制でき、高精度で位相調整を行うことができるようになる。また、貫通電流が流れることを抑制できるため、消費電力を削減できる。さらに、複数段の位相調整部11-1~11-5と、各位相調整部11-2~11-5に遅延させたクロック信号を入力する複数段の遅延回路12-1~12-4を有しているため、広い位相調整範囲で、細かな位相調整を行うことができるようになる。たとえば、ある位相調整範囲では位相調整部11-1,11-2で、その位相調整範囲を8分割した位相調整が行え、その位相調整範囲に隣接する位相調整範囲では位相調整部11-2,11-3で、同様の位相調整が行える。図5の位相調整回路10では、5つの位相調整部11-1~11-5を有しているので、連続する4つの位相調整範囲において、それぞれ8分割した合計32の位相調整が可能になる。なお、上記の例では、5つの位相調整部11-1~11-5を設けているが、この数には限定されず、さらに増やして、位相調整範囲を広げるようにしてもよい。たとえば、位相調整部の数をm、各位相調整部に含まれるインバータの数をnとすると、n×m-1個の位相調整が可能となる。第3の実施の形態図13は、第3の実施の形態の位相調整回路の一例を示す図である。図5に示した第2の実施の形態の位相調整回路10と同様の要素については同一符号を付し、説明を省略する。また、第3の実施の形態の位相調整回路10aにおいても、位相調整部11-1~11-5のうち、位相調整部11-1は、図1に示した位相調整部2と同様の回路となっている。また、位相調整部11-2~11-5は、図1に示した位相調整部3と同様の回路となっている。位相調整回路10aは、第2の実施の形態の位相調整回路10とは異なり、選択部80-1,80-2,80-3,80-4,80-5を有している。選択部80-2~80-5は、位相調整制御部14aからの制御信号に応じて、入力端子INから入力されるクロック信号を位相調整部11-2~11-5に供給するか否かを選択する。なお、図13に示される例では、初段の位相調整部11-1に接続される選択部80-1は、入力端子INには接続されていない。位相調整部11-1を用いた位相調整時には、選択部80-1が電源線VDDまたは接地線VSSをpMOSTa1~Tan、nMOSTb1~Tbn図1を参照に接続してこれらのトランジスタをオンしておく。そのため、位相調整部11-1には遅延前のクロック信号の入力は行わなくてもよい。位相調整制御部14aは、選択部80-1~80-5の何れか1つが、クロック信号を位相調整部11-2~11-5の何れか1つに供給するように制御する。また、位相調整制御部14aは、各位相調整部11-1~11-5が有する複数のインバータの何れを有効にするか決める制御信号を出力する。以下、選択部80-1~80-5と、位相調整制御部14aの一例を説明する。図14は、選択部の一例を示す図である。図14では、選択部80-2の一例の回路と、それに接続された位相調整部11-2の例インバータ数n=8の場合が示されている。他の選択部80-1,80-3~80-5についても同様の回路である。ただし、前述のように、選択部80-1は、入力端子INには接続されていない。選択部80-2は、トランスファゲート80a,80b、nMOS80c、pMOS80dを有している。トランスファゲート80a,80bは、クロック信号が入力される入力端子INと、位相調整部11-2との間に設けられている。トランスファゲート80a,80bのpMOS側図14中では上側のゲートは信号線WSX1に接続されており、nMOS側図14中では下側のゲートは信号線WS1に接続されている。信号線WS1,WSX1は、位相調整制御部14aからの相補の制御信号を伝搬する。nMOS80cは、ドレインをトランスファゲート80aと位相調整部11-2との間の信号線に接続し、ソースは接地線VSSに接続されている。またnMOS80cのゲートは、信号線WSX1に接続されている。pMOS80dは、ドレインをトランスファゲート80bと位相調整部11-2との間の信号線に接続し、ソースは電源線VDDに接続されている。またpMOS80dのゲートは、信号線WS1に接続されている。位相調整制御部14aから、信号線WS1,WSX1を介して、トランスファゲート80a,80bのpMOS側のゲートに0、nMOS側のゲートに1が入力されると、入力端子INからのクロック信号が、位相調整部11-2に供給される。位相調整部11-2は、pMOSTc1~Tc8及びnMOSTd1~Td8を有しており、これらのトランジスタのゲートにクロック信号が供給される。なお、このときは、nMOS80c、pMOS80dはオフしている。これにより、位相調整部11-2は、図1に示した位相調整部3として機能する。一方、位相調整制御部14aから、信号線WS1,WSX1を介して、トランスファゲート80a,80bのpMOS側のゲートに1、nMOS側のゲートに0が入力されているときは、トランスファゲート80a,80bはクロック信号を通さない。このとき、nMOS80c、pMOS80dはオンしているので、位相調整部11-2内のpMOSTc1~Tc8のゲートは接地電位となり、nMOSTd1~Td8のゲートには電源電圧が印加され、共にオン状態となる。これにより、位相調整部11-2は、図1に示した位相調整部2として機能する。次に、第3の実施の形態の位相調整回路10aにおける、位相調整制御部14aの一例を示す。図15は、位相調整制御部の一例を示す図である。図15では、図13に示されている5つの位相調整部11-1~11-5が、それぞれ8つのインバータを有している場合の、位相調整制御部14aの一例の回路図が示されている。なお、図6に示した位相調整制御部14と同様の要素については同一符号を付し、説明を省略する。また、図6に示した位相調整制御部14の制御コード変換部30については同じであるので、図示を省略している。位相調整制御部14aにおいて、重み付け制御部20aが、第2の実施の形態における位相調整制御部14の重み付け制御部20と異なっている。重み付け制御部20aは、信号線CD3,CD4を介して入力される外部からの制御コードを用い、重み付け選択部70~74へ、5つの位相調整部11-1~11-5のどの2つを選択させるかを指示する指示信号を生成する。重み付け制御部20は、生成した指示信号を、重み付け選択部70~74へ信号線SEL0,SEL1,SEL2,SEL3,SEL4を介して供給する。また、重み付け制御部20aは、信号線CD3,CD4を介して入力される制御コードに応じて、図13に示されている選択部80-1~80-5に供給する制御信号を生成する。重み付け制御部20aは、生成した制御信号を、信号線WS0,WS1,WS2,WS3,WS4,WSX0,WSX1,WSX2,WSX3,WSX4を介して、選択部80-1~80-5に供給する。信号線WS0,WSX0は、選択部80-1に接続され、信号線WS1,WSX1は、選択部80-2に接続される。また、信号線WS2,WSX2は、選択部80-3に接続され、信号線WS3,WSX3は、選択部80-4に接続され、信号線WS4,WSX4は、選択部80-5に接続される。なお、図15の例では、信号線WS1は、信号線SEL0と共有され、信号線WS4は、信号線SEL4と共有されている。信号線WS0~WS4と、信号線WSX0~WSX4を伝搬する信号は、互いに相補の関係にある。信号線WS0~WS4,WSX0~WSX4の、選択部80-1~80-5への接続は、図14に示した信号線WS1,WSX1と選択部80-2の接続の例と同様である。図16は、重み付け制御部の真理値表の例である。真理値表には、信号線CD3,CD4を介して入力される制御コードCODE[3],CODE[4]、信号線SEL0~SEL4で伝送される指示信号SEL[0],SEL[1],SEL[2],SEL[3],SEL[4]が示されている。さらに、真理値表には、信号線WS0~WS4で伝送される制御信号WS[0],WS[1],WS[2],WS[3],WS[4]が示されている。なお、信号線WSX0~WSX4で伝送される制御信号については、制御信号WS[0]~WS[4]と反対の値たとえば、制御信号WS[0]が0の場合、1であるので、図示を省略している。たとえば、制御コードCODE[3],CODE[4]がともに0の場合には、制御信号WS[1]が1となり、他は0となっている。この場合、選択部80-1~80-5のうち、選択部80-2が、入力端子INからのクロック信号を位相調整部11-2のpMOSTc1~Tc8、nMOSTd1~Td8のゲートに供給することになる。他の選択部80-1,80-3~80-5は、位相調整部11-1,11-3~11-5におけるpMOSTc1~Tc8、nMOSTd1~Td8のゲートを接地電位とするか電源電圧を印加し、オン状態とさせる。図16に示すように、各制御コードCODE[3],CODE[4]のパターンで、制御信号WS[0]~WS[4]のうち1つだけが、1となっている。そのため、位相調整時に、位相調整部11-1~11-5のうち1つに、入力端子INからのクロック信号が供給される。これにより、第2の実施の形態の位相調整回路10よりもさらに、消費電力を削減することができる。図16において示されている、制御コードCODE[3],CODE[4]と、指示信号SEL[0]~SEL[4]の値の関係は、図7に示した第2の実施の形態の重み付け制御部20の真理値表の例と同じである。重み付け制御部20aは、図15に示されるようにNAND回路81,82,83、ExOR回路84、NOR回路85、インバータ86,87,88,89,90,91,92,93を有している。そして、各要素は、図16のような真理値表を実現するように配線接続が行われている。なお、制御コードCODE[0]~CODE[4]と信号線ENN0~ENN4で伝送される制御信号の関係は図11に示した関係と同じである。以上のような第3の実施の形態の位相調整回路10aでは、第1及び第2の実施の形態の位相調整回路1,10と同様の効果が得られる。さらに、位相調整回路10aでは、貫通電流を阻止するためのトランジスタに供給するクロック信号を、位相調整部11-1~11-5のうち、1つに対して供給するようにしたので、さらに消費電力を削減することができる。第4の実施の形態図17は、第4の実施の形態の位相調整回路の一例を示す図である。図13に示した第3の実施の形態の位相調整回路10aと同様の要素については同一符号を付し、説明を省略する。また、第4の実施の形態の位相調整回路10bにおいても、位相調整部11-1~11-5のうち、位相調整部11-1は、図1に示した位相調整部2と同様の回路となっている。また、位相調整部11-2~11-5は、図1に示した位相調整部3と同様の回路となっている。位相調整回路10bでは、動作させる位相調整部を選択する機能が、前述した重み付け選択部70~74から選択部95-1,95-2,95-3,95-4,95-5に移されている。これにより、位相調整制御部14bの回路規模を縮小できる詳細は後述する。図18は、選択部の一例を示す図である。図18では、選択部95-2の一例の回路が示されている。他の選択部95-1,95-3~95-5についても同様の回路である。選択部95-2は、トランスファゲート95a,95b、pMOS95c、nMOS95dを有している。トランスファゲート95a,95bは、クロック信号が入力される入力端子INと、位相調整部11-2との間に設けられている。トランスファゲート95a,95bのpMOS側図18中では下側のゲートは信号線WSX1に接続されており、nMOS側図18中では上側のゲートは信号線WS1に接続されている。信号線WS1,WSX1は、位相調整制御部14bからの相補の制御信号を伝搬する。pMOS95cは、ドレインをトランスファゲート95aと位相調整部11-2との間の信号線に接続し、ソースは電源線VDDに接続されている。またpMOS95cのゲートは、信号線WS1に接続されている。nMOS95dは、ドレインをトランスファゲート95bと位相調整部11-2との間の信号線に接続し、ソースは接地線VSSに接続されている。またnMOS95dのゲートは、信号線WSX1に接続されている。位相調整制御部14bから、信号線WS1,WSX1を介して、トランスファゲート95a,95bのpMOS側のゲートに0、nMOS側のゲートに1が入力されると、入力端子INからのクロック信号が、位相調整部11-2に供給される。位相調整部11-2は、pMOSTc1~Tc8及びnMOSTd1~Td8を有しており、これらのトランジスタのゲートにクロック信号が供給される。なお、このときは、pMOS95c、pMOS95dはオフしている。これにより、位相調整部11-2は、図1に示した位相調整部2または位相調整部3として機能する。ただし、位相調整部2として機能するときは、図1のpMOSTa1~Tan、nMOSTb1~Tbnにも、入力端子INからの遅延前のクロック信号が入力されることになる。一方、位相調整制御部14bから、信号線WS1,WSX1を介して、トランスファゲート95a,95bのpMOS側のゲートに1、nMOS側のゲートに0が入力されているときは、トランスファゲート95a,95bはクロック信号を通さない。このとき、pMOS95c、nMOS95dはオンしているので、位相調整部11-2内のpMOSTc1~Tc8のゲートは電源電圧となり、nMOSTd1~Td8のゲートは接地電位となり、共にオフ状態となる。この場合、インバータIb1~Ib8のpMOSTr2、nMOSTr3のゲートに入力される制御信号に係わらず、インバータIb1~Ib8は、無効状態となり、動作しない。つまり、位相調整部11-2は非選択状態となり、動作しない。このように、第4の実施の形態の位相調整回路10bでは、選択部95-1~95-5が、前述の実施の形態の説明で示した重み付け選択部70~74による位相調整部11-1~11-5の選択機能を有している。このように変更された選択部95-1~95-5が、位相調整制御部14bからの制御信号に応じて、位相調整部11-1~11-5のうちで、動作させるものを選択する機能を有している。また、選択部95-1~95-5は、動作させる2つの位相調整部のみに貫通電流を阻止するための制御信号遅延前のクロック信号を供給するだけでなく、動作させない位相調整部については全て無効とできる機能を有している。これにより、位相調整制御部14bでは、重み付け選択部70~74を設けなくてもよくなる。ただし、前述した重み付け制御部20,20aとは出力の接続先が変わる。また、動作させる限られた2つの位相調整部にのみ貫通電流を阻止するための制御信号を供給するようになっているため、面積削減と同時に消費電力の削減も実現できる。重み付け選択部70~74を設けない位相調整制御部14bの詳細を以下に示す。図19は、位相調整制御部の一例を示す図である。図19では、図17に示されている5つの位相調整部11-1~11-5が、それぞれ8つのインバータを有している場合の、位相調整制御部14bの一例の回路図が示されている。なお、図6に示した位相調整制御部14と同様の要素については同一符号を付し、説明を省略する。位相調整制御部14bにおいて、重み付け制御部20bの生成する制御信号の供給先が、前述した重み付け選択部70~74ではなく選択部95-1~95-5となる。そして、重み付け制御部20bは、相補の信号を出力するように、第2の実施の形態の位相調整制御部14の重み付け制御部20とは変更されている。重み付け制御部20bは、外部からの制御コードを信号線CD3,CD4を介して入力し、位相調整部11-1~11-5の、どの隣接する2つにクロック信号を供給させるかを選択部95-1~95-5に指示する制御信号を生成する。重み付け制御部20bは、生成した制御信号を、信号線WS0,WS1,WS2,WS3,WS4,WSX0,WSX1,WSX2,WSX3,WSX4を介して、選択部95-1~95-5に供給する。信号線WS0,WSX0は、選択部95-1に接続され、信号線WS1,WSX1は、選択部95-2に接続される。また、信号線WS2,WSX2は、選択部95-3に接続され、信号線WS3,WSX3は、選択部95-4に接続され、信号線WS4,WSX4は、選択部95-5に接続される。信号線WS0~WS4と、信号線WSX0~WSX4を伝搬する信号は互いに相補の関係にある。信号線WS0~WS4,WSX0~WSX4の、選択部95-1~95-5への接続は、図18に示した信号線WS1,WSX1と選択部95-2の接続の例と同様である。図20は、重み付け制御部の真理値表の例である。真理値表には、信号線CD3,CD4を介して入力される制御コードCODE[3],CODE[4]、信号線WS0~WS4で伝送される制御信号WS[0],WS[1],WS[2],WS[3],WS[4]が示されている。なお、信号線WSX0~WSX4で伝送される制御信号については、制御信号WS[0]~WS[4]と反対の値たとえば、制御信号WS[0]が0の場合、1であるので、図示を省略している。たとえば、制御コードCODE[3],CODE[4]がともに0の場合には、制御信号WS[0],WS[1]が1となり、他は0となっている。この場合、選択部95-1,95-2が、クロック信号を隣接する位相調整部11-1,11-2の貫通電流阻止用のトランジスタ図18の位相調整部11-2の例では、pMOSTc1~Tcn、nMOSTd1~Tdnのゲートに供給することになる。そして、他の選択部95-3~95-5は、位相調整部11-3~11-5における貫通電流阻止用のトランジスタのゲートを接地電位とするか電源電圧を印加し、オフ状態とさせる。これにより、位相調整部11-3~11-5内のインバータは全て無効となり、動作しない。したがって、位相調整部11-1,11-2による位相調整が行われる。重み付け制御部20bは、図19に示されるように、NAND回路100、ExOR回路101、NOR回路102、インバータ103,104,105,106,107,108,109を有している。そして各要素は、図20のような真理値表を実現するように配線接続が行われている。制御コード変換部30は、第2及び第3の実施の形態のものと同じである。ただ、位相調整制御部14bは重み付け選択部70~74を有さないので、制御コード変換部30からの指示信号が、直接、位相調整部11-1~11-5に供給される。なお、制御コードと指示信号との関係は、以下の通りである。図21は、制御コードと、信号線EN0~EN7,ENX0~ENX7における指示信号との関係の例を示す真理値表である。真理値表には、信号線CD0~CD4を介して入力される4ビットの制御コードPH_CODE[4:0]が示されている。なお、信号線CD0を介して入力される信号が制御コードPH_CODE[4:0]の最下位ビット、信号線CD4を介して入力される信号が制御コードPH_CODE[4:0]の最上位ビットである。4ビットの制御コードPH_CODE[4:0]により、0~31までの値が表現されている。また、信号線EN0~EN7,ENX0~ENX7で出力される指示信号が、EN[0]~EN[7],ENX[0]~ENX[7]で示されている。図21に示されているように、制御コードPH_CODE[4:0]の各値において、EN[0]~EN[7],ENX[0]~ENX[7]の指示信号のうち、合計8つの値が1となっている。指示信号を伝える信号線EN0~EN7,ENX0~ENX7と、位相調整部11-1~11-5との接続は以下のようになっている。図22は、位相調整制御部と、位相調整部との接続例を示す図である。図22では、図17に示した位相調整部11-1,11-2と、信号線EN0~EN7,ENX0~ENX7との接続例を示している。図17に示した選択部95-1,95-2については、図22では図示を省略している。信号線EN0~EN7は、位相調整部11-1では、インバータIa1~Ia8の各nMOSTr3のゲートに接続され、隣接する位相調整部11-2では、インバータIb1~Ib8の各pMOSTr2のゲートに接続されている。また、信号線ENX0~ENX7は、位相調整部11-1では、インバータIa1~Ia8の各pMOSTr2のゲートに接続され、隣接する位相調整部11-2では、インバータIb1~Ib8の各nMOSTr3のゲートに接続されている。図示を省略しているが、位相調整部11-3,11-5については、位相調整部11-1と同様に、信号線EN0~EN7,ENX0~ENX7の接続が行われる。また、位相調整部11-4については、位相調整部11-2と同様に、信号線EN0~EN7,ENX0~ENX7の接続が行われる。つまり、位相調整部のインバータを動作させるか決めるpMOSとnMOSのゲートと、信号線EN0~EN7,ENX0~ENX7との接続を、隣接する位相調整部で入れ替えている。信号線EN0~EN7と、信号線ENX0~ENX7には互いに相補の指示信号が供給されるため、上記のような接続により、隣接する位相調整部間で、合計8つのインバータのpMOSTr2,nMOSTr3の組がオンすることになる。たとえば、図22に示した例において、信号線EN0で伝搬される指示信号が0で、信号線EN1~EN7で伝搬される指示信号が1の場合、位相調整部11-1では、インバータIa1のpMOSTr2、nMOSTr3はオフする。そして、他のインバータIa2~Ia8のpMOSTr2、nMOSTr3はオンする。これに対して、位相調整部11-2では、インバータIb1のpMOSTr2、nMOSTr3がオンする。そして、他のインバータIb2~Ib8のpMOSTr2、nMOSTr3はオフする。すなわち、前述の選択部95-1,95-2で、位相調整部11-1,11-2が選択されている場合は、位相調整部11-1でインバータIa2~Ia8が有効となり、位相調整部11-2でインバータIb1が有効となり、合計8つのインバータが動作する。制御コードを、図21に示したように調整することで、位相調整部11-1,11-2間で、インバータIa1~Ia8,Ib1~Ib8を有効にする数を8パターン選択できる。これにより、各遅延回路12-1~12-4の遅延時間により決まる各位相調整範囲において、図2に示したように、8分割で位相を微調整できる。以上のような第4の実施の形態の位相調整回路10bでは、第1及び第2の実施の形態の位相調整回路1,10と同様の効果が得られる。さらに、位相調整回路10bでは、貫通電流を阻止するためのトランジスタに供給するクロック信号を、位相調整部11-1~11-5の全てではなく、2つに対して供給するようにしたので、さらに消費電力を削減することができる。また、選択部95-1~95-5に、位相調整の際に用いる位相調整部11-1~11-5のうち2つを有効にする機能を持たせたことで、図19に示したように、位相調整制御部14bの回路面積を縮小することができる。以上のような第1乃至第4の位相調整回路1,10,10a,10bは、たとえば、回路基板間、LSI間またはCPUとメモリ間などでデータの送受信を行うインターフェイス回路に適用される。図23は、CPUとメモリ間でデータの送受信を行うインターフェイス回路の例を示す図である。インターフェイス回路111は、たとえば、CPU110に搭載されており、メモリ112とCPU110との間でデータの送受信を行う。図24は、インターフェイス回路の一例を示す図である。図24では、インターフェイス回路111として、DDRSDRAMDoubleDataRateSynchronousDynamicRandomAccessMemory用のメモリコントローラの例が示されている。インターフェイス回路111は、制御回路121、PLLPhaseLockedLoop回路122、ディレイライン回路123,124、バッファ回路125,126を有している。制御回路121は、インターフェイス回路111の各部を制御する。PLL回路122は、基準周波数のクロック信号を入力とし、このクロック信号に同期し、基準周波数の所望の整数倍で分周されたクロック信号を生成し、制御回路121及びディレイライン回路123,124に供給する。制御回路121は、DLLDelayLockedLoop回路を含み、PLL回路122からのクロック信号を入力とし、内部クロック信号との位相比較を行う。そして、制御回路121は、比較結果に応じて、メモリ112内部のクロックの位相に一致するように位相調整用のコードを生成し、ディレイライン回路123,124に送る。ディレイライン回路123,124は、PLL回路122から供給されるクロック信号を、位相調整用のコードに対応する遅延が付加されたクロック信号に変換する。たとえば、このようなディレイライン回路123,124に第1乃至第4の位相調整回路1,10,10a,10bの何れかが設けられる。なお、ディレイライン回路123には、制御回路121からの制御信号が信号線PH_CODEWを介して入力され、ディレイライン回路124には、制御回路121からの制御信号が信号線PH_CODERを介して入力される。バッファ125は、制御回路121から信号線WENを介して供給されるライトイネーブル信号がアサートの場合、制御回路121から信号線WDTを介して供給されるデータを、ディレイライン回路123からのクロック信号に同期してメモリ112に出力する。バッファ126は、制御回路121から信号線RENを介して供給されるリードイネーブル信号がアサートの場合、メモリ112からの読み出しデータをディレイライン回路124からのクロック信号に同期して、信号線RDTを介して制御回路121に出力する。前述した第1乃至第4の位相調整回路1,10,10a,10bを、ディレイライン回路123,124に適用することで、PLL回路122から入力されるクロック信号を、メモリ112のクロック信号の位相に、高精度に合わせることができる。また、貫通電流を抑制できるので、消費電力を削減することができる。以上、実施の形態に基づき、本発明の位相調整回路及びインターフェイス回路の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。"