入射した光を電気信号に変換する撮像領域、及び前記電気信号を処理する処理領域が設けられた画像撮像デバイスであって、半導体基板と、前記半導体基板の上層部分に形成され、導電型が第1導電型である第1導電型領域と、前記半導体基板の上層部分に形成され、前記第1導電型領域に接し、導電型が前記第1導電型とは異なる第2導電型である第2導電型領域と、前記第2導電型領域の直上域に設けられ、下部が前記半導体基板内に埋め込まれ、上部が前記半導体基板の上面から突出した半埋込絶縁膜と、下部が前記半導体基板内に埋め込まれ、上部が前記半導体基板の上面から突出し、下面が前記半埋込絶縁膜の下面よりも下方に位置している素子分離膜と、前記第1導電型領域の上層部に形成された第2導電型の反転層と、ソースドレイン領域が前記第2導電型領域及び前記半埋込絶縁膜に接するトランジスタと、を備え、前記第2導電型領域及び前記半埋込絶縁膜は、前記第1導電型領域と、前記第2導電型領域から見て前記第1導電型領域の反対側の領域であって前記第2導電型領域に接する領域と、を分離し、前記第1導電型領域は、前記撮像領域に設けられたフォトダイオードを構成し、前記素子分離膜は、前記処理領域に設けられた素子間を分離し、前記半埋込絶縁膜の下面の位置は、前記反転層の深さ方向における不純物濃度プロファイルにおいて、不純物濃度が最大値をとる位置よりも下方であり、前記ソースドレイン領域の深さ方向における不純物濃度プロファイルにおいて、不純物濃度が最大値をとる位置よりも下方であり、前記第1導電型領域の深さ方向における不純物濃度プロファイルにおいて、不純物濃度が最大値をとる位置よりも上方であることを特徴とする画像撮像デバイス。前記半導体基板の上面に平行な方向であって、前記半埋込絶縁膜の外縁から中心に向かう方向と、前記半埋込絶縁膜の側面に平行な方向であって、下方に向いた方向とがなす角度は、73乃至90°であることを特徴とする請求項1記載の画像撮像デバイス。入射した光を電気信号に変換する撮像領域、及び前記電気信号を処理する処理領域が設けられた画像撮像デバイスの製造方法であって、半導体基板上にハードマスク材料膜を形成する工程と、エッチングにより、前記ハードマスク材料膜に開口部を形成すると共に、前記半導体基板の上面における前記開口部の直下域に凹部を形成する工程と、前記ハードマスク材料膜をマスクとしてエッチングを行うことにより、一部の前記凹部の底面を更に除去してトレンチを形成する工程と、前記ハードマスク材料膜をマスクとして不純物を注入することにより、前記半導体基板における前記凹部の直下域に第2導電型領域を形成する工程と、前記凹部内及びその直上域に設けられた前記開口部内、並びに前記トレンチ内及びその直上域に設けられた前記開口部内に絶縁材料を埋め込む工程と、前記ハードマスク材料膜を除去することにより、下部が前記半導体基板内に埋め込まれ、上部が前記半導体基板の上面から突出した半埋込絶縁膜を形成すると共に、下部が前記トレンチ内に埋め込まれ、上部が前記半導体基板の上面から突出した素子分離膜を形成する工程と、前記半埋込絶縁膜をマスクとして不純物を注入することにより、前記半導体基板における前記第2導電型領域に接する領域に第1導電型領域を形成する工程と、前記第1導電型領域の上層部に第2導電型の反転層を形成する工程と、ソースドレイン領域が前記第2導電型領域及び前記半埋込絶縁膜に接するトランジスタを形成する工程と、を備え、前記第1導電型領域は、前記撮像領域に設けられたフォトダイオードを構成し、前記素子分離膜は、前記処理領域に設けられた素子間を分離し、前記反転層を形成する工程において、前記反転層の深さ方向の不純物濃度プロファイルにおける不純物濃度が最大値をとる位置を、前記凹部の底面よりも上方とし、前記トランジスタを形成する工程において、前記ソースドレイン領域の深さ方向の不純物濃度プロファイルにおける不純物濃度が最大値をとる位置を、前記凹部の底面よりも上方とし、前記第1導電型領域を形成する工程において、前記第1導電型領域の深さ方向の不純物濃度プロファイルにおける不純物濃度が最大値をとる位置を、前記凹部の底面よりも下方とすることを特徴とする画像撮像デバイスの製造方法。本発明の目的は、微細で製造が容易な画像撮像デバイス及びその製造方法を提供することである。本発明の一態様によれば、入射した光を電気信号に変換する撮像領域、及び前記電気信号を処理する処理領域が設けられた画像撮像デバイスであって、半導体基板と、前記半導体基板の上層部分に形成され、導電型が第1導電型である第1導電型領域と、前記半導体基板の上層部分に形成され、前記第1導電型領域に接し、導電型が前記第1導電型とは異なる第2導電型である第2導電型領域と、前記第2導電型領域の直上域に設けられ、下部が前記半導体基板内に埋め込まれ、上部が前記半導体基板の上面から突出した半埋込絶縁膜と、下部が前記半導体基板内に埋め込まれ、上部が前記半導体基板の上面から突出し、下面が前記半埋込絶縁膜の下面よりも下方に位置している素子分離膜と、前記第1導電型領域の上層部に形成された第2導電型の反転層と、ソースドレイン領域が前記第2導電型領域及び前記半埋込絶縁膜に接するトランジスタと、を備え、前記第2導電型領域及び前記半埋込絶縁膜は、前記第1導電型領域と、前記第2導電型領域から見て前記第1導電型領域の反対側の領域であって前記第2導電型領域に接する領域と、を分離し、前記第1導電型領域は、前記撮像領域に設けられたフォトダイオードを構成し、前記素子分離膜は、前記処理領域に設けられた素子間を分離し、前記半埋込絶縁膜の下面の位置は、前記反転層の深さ方向における不純物濃度プロファイルにおいて、不純物濃度が最大値をとる位置よりも下方であり、前記ソースドレイン領域の深さ方向における不純物濃度プロファイルにおいて、不純物濃度が最大値をとる位置よりも下方であり、前記第1導電型領域の深さ方向における不純物濃度プロファイルにおいて、不純物濃度が最大値をとる位置よりも上方であることを特徴とする画像撮像デバイスが提供される。本発明の他の一態様によれば、入射した光を電気信号に変換する撮像領域、及び前記電気信号を処理する処理領域が設けられた画像撮像デバイスの製造方法であって、半導体基板上にハードマスク材料膜を形成する工程と、エッチングにより、前記ハードマスク材料膜に開口部を形成すると共に、前記半導体基板の上面における前記開口部の直下域に凹部を形成する工程と、前記ハードマスク材料膜をマスクとしてエッチングを行うことにより、一部の前記凹部の底面を更に除去してトレンチを形成する工程と、前記ハードマスク材料膜をマスクとして不純物を注入することにより、前記半導体基板における前記凹部の直下域に第2導電型領域を形成する工程と、前記凹部内及びその直上域に設けられた前記開口部内、並びに前記トレンチ内及びその直上域に設けられた前記開口部内に絶縁材料を埋め込む工程と、前記ハードマスク材料膜を除去することにより、下部が前記半導体基板内に埋め込まれ、上部が前記半導体基板の上面から突出した半埋込絶縁膜を形成すると共に、下部が前記トレンチ内に埋め込まれ、上部が前記半導体基板の上面から突出した素子分離膜を形成する工程と、前記半埋込絶縁膜をマスクとして不純物を注入することにより、前記半導体基板における前記第2導電型領域に接する領域に第1導電型領域を形成する工程と、前記第1導電型領域の上層部に第2導電型の反転層を形成する工程と、ソースドレイン領域が前記第2導電型領域及び前記半埋込絶縁膜に接するトランジスタを形成する工程と、を備え、前記第1導電型領域は、前記撮像領域に設けられたフォトダイオードを構成し、前記素子分離膜は、前記処理領域に設けられた素子間を分離し、前記反転層を形成する工程において、前記反転層の深さ方向の不純物濃度プロファイルにおける不純物濃度が最大値をとる位置を、前記凹部の底面よりも上方とし、前記トランジスタを形成する工程において、前記ソースドレイン領域の深さ方向の不純物濃度プロファイルにおける不純物濃度が最大値をとる位置を、前記凹部の底面よりも上方とし、前記第1導電型領域を形成する工程において、前記第1導電型領域の深さ方向の不純物濃度プロファイルにおける不純物濃度が最大値をとる位置を、前記凹部の底面よりも下方とすることを特徴とする画像撮像デバイスの製造方法が提供される。本発明によれば、微細で製造が容易な画像撮像デバイス及びその製造方法を実現することができる。以下、図面を参照しつつ、本発明の実施形態について説明する。先ず、本発明の第1の実施形態について説明する。図1は、本実施形態に係る半導体デバイスを例示する断面図である。本実施形態に係る半導体デバイス1は、例えば画撮デバイスである。図1に示すように、本実施形態に係る半導体デバイス1においては、半導体基板2が設けられている。半導体基板2には、Nチャネル型MOSFETMetalOxideSemiconductorFieldEffectTransistor:金属酸化物半導体電界効果トランジスタ以下、NMOSというが設けられ、入射された光を電気信号に変換する撮像領域Aと、NMOS及びPチャネル型MOSFET以下、PMOSというが設けられ、撮像領域Aから出力された電気信号を処理する処理領域Bとが設定されている。撮像領域Aにおける半導体基板2の上層部分の一部には、フォトダイオードを構成するn型領域3第1導電型領域が形成されている。また、半導体基板2の上層部分の他の一部には、メサ分離を構成するp型領域4第2導電型領域及び半埋込絶縁膜5が設けられている。半埋込絶縁膜5は、p型領域4の直上域に設けられている。半埋込絶縁膜5の下部は半導体基板2内に埋め込まれており、半埋込絶縁膜5の上部は半導体基板2の上面2aから突出している。すなわち、半埋込絶縁膜5の下面5bは半導体基板2の上面2aよりも下方に位置し、半埋込絶縁膜5の上面5aは半導体基板2の上面2aよりも上方に位置している。例えば、図1に示す例では、メサ分離は2ヶ所に設けられており、一方のメサ分離を構成するp型領域4及び半埋込絶縁膜5はn型領域3に接している。これにより、このp型領域4及び半埋込絶縁膜5は、半導体基板2におけるn型領域3と、p型領域4から見てn型領域3の反対側の領域であってp型領域4に接する領域、すなわち、半導体基板2の上層部分における電極8aの直下域に相当する領域20と、を分離する。一方、処理領域Bには上述の如くNMOS及びPMOSが設けられており、領域Bにおける半導体基板2の上層部分の一部には、PMOSのチャネル領域6が形成されており、チャネル領域6の両側方には、素子分離膜として一対のSTI7が埋設されている。STI7は、チャネル領域6が設けられたPMOSを、半導体基板2に形成された他のトランジスタから分離するものであり、チャネル領域6の上端部よりも高い位置から、チャネル領域6の下端部よりも低い位置まで形成されている。すなわち、STI7の上面7aは半導体基板2の上面2aよりも上方に位置している。また、STI7の下面7bは、チャネル領域6の下端部よりも下方に位置しており、半埋込絶縁膜5の下面5bよりも下方に位置している。また、半導体基板2上には、半埋込絶縁膜5に乗り上げるように、電極8aが設けられている。電極8aとn型領域3とを絶縁するために、半埋込絶縁膜5の厚さは一定以上の厚さとなっている。また、STI7に乗り上げるように、電極8bが設けられている。半導体基板2と電極8a又は8bとの間であって、半埋込絶縁膜5又はSTI7が設けられていない部分には、ゲート絶縁膜2gが形成されている。更に、半導体基板2上には、電極8a及び8bを覆うように、層間絶縁膜9が設けられている。層間絶縁膜9内には、電極8a及び8bにそれぞれ接続されるように、コンタクト10a及び10bが形成されている。層間絶縁膜9上には、上層配線層図示せずが設けられている。次に、本実施形態に係る半導体デバイス1の製造方法について説明する。図2a乃至c、図3a及びb、図4a及びb、図5a及びb、並びに図6a及びbは、本実施形態に係る半導体デバイスの製造方法を例示する工程断面図である。先ず、図2aに示すように、半導体基板2上の全面にハードマスク材料膜11を形成し、その上にレジストパターン12を形成する。半導体基板2及びハードマスク材料膜11は、例えばそれぞれシリコンSi及びシリコン窒化物SiNによって形成する。このとき、レジストパターン12においては、領域A及び領域Bにそれぞれ開口部12aを形成する。次に、図2bに示すように、レジストパターン12をマスクとしてドライエッチングを施す。これにより、レジストパターン12の開口部12aの直下域において、ハードマスク材料膜11を厚さ方向全域にわたって除去すると共に、半導体基板2の上層部分も除去する。この結果、ハードマスク材料膜11に開口部11aが形成されると共に、半導体基板2の上面2aにおける開口部11aの直下域に凹部2cが形成される。その後、レジストパターン12を除去する。次に、図2cに示すように、ハードマスク材料膜11上に、領域Aを覆い領域Bを露出させるように、レジストパターン13を形成する。そして、レジストパターン13及びハードマスク材料膜11をマスクとして、ドライエッチングを行う。これにより、領域Bにおいて半導体基板2の凹部2cの底面を更に除去し、トレンチ14を形成する。その後、レジストパターン13を除去する。次に、図3aに示すように、ハードマスク材料膜11上に、領域Bを覆い領域Aを露出させるように、レジストパターン15を形成する。そして、レジストパターン15及びハードマスク材料膜11をマスクとして、アクセプタを注入する。これにより、半導体基板2における領域Aの開口部11aの直下域、すなわち、凹部2cの直下域に、p型領域4が形成される。その後、レジストパターン15を除去する。次に、図3bに示すように、全面に絶縁材料16を堆積させる。このとき、絶縁材料16は、領域Aにおける凹部2cの内部、及び、領域Bにおけるトレンチ14の内部にも埋め込まれる。次に、絶縁材料16に対してCMPChemicalMechanicalPolishing:化学的機械研磨等の平坦化処理を行い、ハードマスク材料膜11を露出させる。次に、図4aに示すように、全面にウェットエッチングを施し、絶縁材料16のうち、開口部11a内の上部に埋め込まれた部分を除去する。このとき、凹部2c内及びその直上の開口部11a内の下部並びにトレンチ14内及びその直上の開口部11a内の下部には絶縁材料16が残留し、それぞれ、半埋込絶縁膜5及びSTI7となる。半埋込絶縁膜5は、p型領域4の直上域に形成される。また、半埋込絶縁膜5及びSTI7は、同一のウェットエッチング処理により絶縁材料16を除去して形成されているため、半埋込絶縁膜5の上面5aの高さとSTI7の上面7aの高さとは、略同一になる。その後、ハードマスク材料膜11を除去する。これにより、半埋込絶縁膜5の上部及びSTI7の上部が、半導体基板2の上面2aから突出する。次に、図4bに示すように、領域BにおけるSTI7間の領域であって、下面7bよりも上層側の部分に、チャネル領域6を形成する。チャネル領域6を含むPMOSは、STI7によって周囲から分離される。その後、熱酸化処理により、半導体基板2の上面2aにおける露出部分に、ゲート絶縁膜2gを形成する。次に、図5aに示すように、半導体基板2上の全面に導電材料を堆積させて、導電膜18を形成する。このとき、導電膜18は、ゲート絶縁膜2g、半埋込絶縁膜5、STI7を覆うように連続的に形成され、導電膜18の上面18aの形状は、半埋込絶縁膜5の突出部分及びSTI7の突出部分を反映した形状となる。すなわち、上面18aにおける半埋込絶縁膜5の直上域及びSTI7の直上域は、周囲に対してほぼ同寸法の凸状になる。次に、図5bに示すように、フォトリソグラフィ法によって導電膜18を選択的に除去し、半埋込絶縁膜5間の領域20の直上域及び半埋込絶縁膜5における領域20側の部分の直上域、並びにチャネル領域6の直上域及びSTI7におけるチャネル領域6側の部分の直上域に残留させる。これにより、半埋込絶縁膜5に乗り上げるように電極8aを形成すると共に、STI7に乗り上げるように電極8bを形成する。次に、図6aに示すように、半導体基板2上に、領域Bを覆い領域Aを露出させるように、レジストパターン19を形成する。そして、レジストパターン19、電極8a及び半埋込絶縁膜5をマスクとしてドナーを注入し、領域Aにおける半導体基板2の上層部分の一部に、n型領域3を形成する。このとき、n型領域3は、半埋込絶縁膜5をマスクとした自己整合プロセスにより、半埋込絶縁膜5の直下域に形成されたp型領域4に接触するように形成される。その後、レジストパターン19を除去する。次に、図6bに示すように、半導体基板2上に絶縁材料を堆積させ、半埋込絶縁膜5、STI7、電極8a及び8bを覆うように、層間絶縁膜9を形成する。このとき、層間絶縁膜9の上面9aの形状は、電極8a及び8bの形状を反映した形状となる。すなわち、上面9aにおける電極8a及び8bの直上域は、周囲に対してほぼ同寸法の凸状となる。次に、図1に示すように、CMP等の平坦化処理を施し、層間絶縁膜9の上面9aを平坦化する。そして、フォトリソグラフィ法によって層間絶縁膜9を加工することにより電極8a及び8bの直上域にそれぞれコンタクトホールを形成し、全面に導電材料を堆積させた後CMPによって平坦化することによりコンタクトホール内に導電材料を埋め込む。これにより、コンタクト10a及び10bが形成される。このとき、コンタクト10aは電極8aに接続され、コンタクト10bは電極8bに接続される。その後、層間絶縁膜9上に上層配線層図示せずを形成する。これにより、半導体デバイス1が製造される。次に、本実施形態の作用効果について説明する。図1に示すように、本実施形態に係る半導体デバイス1においては、n型領域3とp型領域4との界面がpn接合面となる。これにより、p型領域4及び半埋込絶縁膜5によって、n型領域3が領域20から分離される。また、半埋込絶縁膜5により、n型領域3と電極8aとの間も絶縁される。一方、STI7により、チャネル領域6を含むPMOSが、半導体基板2に形成された他の素子から分離される。そして、本実施形態においては、半埋込絶縁膜5の下部が半導体基板2に埋め込まれているため、半埋込絶縁膜5に半導体デバイス1の特性及び半導体デバイス1の製造プロセスのために必要な厚さを持たせつつ、半埋込絶縁膜5の突出量を抑えることができる。この結果、半埋込絶縁膜5の上面5aの高さと、STI7の上面7aの高さとを、略同一とすることができる。一例では、半導体基板2の上面2aを基準として、半埋込絶縁膜5の上面5aの高さ及びSTI7の上面7aの高さは、両方とも20nmナノメートルである。半埋込絶縁膜5が半導体基板2の上面2aから大きく突出しておらず、上面5aの高さと上面7aの高さとが略同一であることにより、図5aに示す工程において、半導体基板2上に半埋込絶縁膜5及びSTI7を覆うような導電膜18を形成したときに、導電膜18を過剰に厚く形成しなくても、導電膜18の上面18aにおける半埋込絶縁膜5の直上域に相当する領域がその周囲に対して大きく突出せず、STI7の直上域に相当する領域の高さに略等しくなる。これにより、半導体デバイス1全体において導電膜18の厚さが略均一となり、上面18aが略平坦になる。導電膜18の厚さが略均一となり、上面18aが略平坦となることにより、図5bに示す工程において、導電膜18から電極8a及び8bを形成する際の加工が容易になる。すなわち、導電膜18の厚さが略均一となることにより、導電膜18に対するエッチングを終了させるタイミングが、電極8aの周辺と電極8bの周辺とで略一致する。また、電極8aの厚さと電極8bの厚さとを、略等しくすることができる。更に、上面18aが平坦化することにより、導電膜18の加工に使用するレジストパターンを薄く形成することができ、電極8a及び8bを微細に形成することができる。電極8a及び電極8bの厚さが相互に略等しくなることにより、図6bに示す工程において、層間絶縁膜9を成膜したときに、その上面9aにおける半埋込絶縁膜5の直上域に相当する領域の高さと、STI7の直上域に相当する領域の高さとが、相互に略等しくなる。これにより、巨視的に見れば、領域Aと領域Bとで上面9aの高さが略等しくなり、半導体デバイス1全体で上面9aが略平坦になる。この結果、図1に示す工程において、上面9aに対するCMP等の平坦化処理が容易になる。また、平坦化処理前の層間絶縁膜9を過剰に厚く形成する必要がないため、製造コストの低減を図ることができる。更に、上面9aが平坦になるため、層間絶縁膜9の加工に使用するレジストパターンを薄く形成することができ、コンタクト10a及び10bを微細に形成することができる。この結果、電極8a及び8bの微細化と併せて、微細な半導体デバイス1を容易に製造することができる。次に、本実施形態の比較例について説明する。図7a及びb並びに図8a及びbは、本比較例に係る半導体デバイスの製造方法を例示する工程断面図である。本比較例においては、図2aに示すように、半導体基板2上にハードマスク材料膜11及びレジストパターン12を形成した後、図7aに示すように、レジストパターン12をマスクとしてドライエッチングを施す。このとき、ハードマスク材料膜11のみをエッチングし、半導体基板2はエッチングしない。すなわち、半導体基板2に凹部2c図2b参照を形成しない。次に、図2c乃至図4bに示す処理と同様な処理を施す。これにより、図7bに示すように、領域Aには非埋込絶縁膜105が形成され、領域BにはSTI7及びチャネル領域6を含むPMOSが形成される。非埋込絶縁膜105は、半埋込絶縁膜5図5a参照とは異なり、下部が半導体基板2内に埋め込まれておらず、全体が半導体基板2の上面2a上に位置している。このため、非埋込絶縁膜105の上面105aの高さは、STI7の上面7aの高さよりも高くなる。一例では、半導体基板2の上面2aを基準として、非埋込絶縁膜105の上面105aの高さは60nmとなり、STI7の上面7aの高さは20nmであり、40nmの差が生じる。この状態で、半導体基板2上に導電膜18を成膜すると、導電膜18の上面18aにおける非埋込絶縁膜105の直上域に相当する領域の高さは、STI7の直上域に相当する領域の高さよりも高くなる。上述の例では、その高低差d1は約40nmとなる。次に、図5bに示す処理と同様な処理を施し、導電膜18をパターニングする。これにより、図8aに示すように、非埋込絶縁膜105及びSTI7上にそれぞれ電極8a及び8bが形成される。このとき、電極8aの上面は、電極8bの上面よりも高くなる。次に、図6aに示すように、レジストパターン19、電極8a及び非埋込絶縁膜105図8a参照をマスクとして、ドナーを注入する。これにより、領域Aにn型領域3が形成される。次に、図8bに示すように、半導体基板2上に、非埋込絶縁膜105及びSTI7を覆うように層間絶縁膜9を形成する。このとき、層間絶縁膜9の上面9aにおける非埋込絶縁膜105の直上域に相当する領域の高さは、STI7の直上域に相当する領域の高さよりも高くなる。上述の例では、その高低差d2は約40nmとなる。本比較例においては、上述の如く、図7bに示す工程において、導電膜18の上面18aにおける非埋込絶縁膜105の直上域に相当する領域の高さが、STI7の直上域に相当する領域の高さよりも高くなる。このため、導電膜18をエッチングして電極8a及び8bを形成する際に、電極8aの周辺と電極8bの周辺とでエッチングを終了させるべきタイミングが異なってしまう。この結果、電極8aの周辺において導電材料の残渣が発生しないように十分なエッチングを行うと、電極8bの周辺においてはオーバーエッチングとなってしまい、電極8bの形状が劣化する。一方、エッチングの終了タイミングを電極8bに合わせると、電極8aの周辺において残渣が発生する。また、エッチングを精度良く行うことができないため、電極8a及び8bを微細に形成することが困難である。また、本比較例においては、図8bに示す工程において、層間絶縁膜9の上面9aにおける非埋込絶縁膜105の直上域に相当する領域の高さが、STI7の直上域に相当する領域の高さよりも高くなる。これにより、巨視的に見れば、領域Aにおける上面9aの高さが、領域Bにおける上面9aの高さよりも高くなる。この結果、層間絶縁膜9に対してCMP等の平坦化処理を施しても、領域Aと領域Bとの間の上面9aの高低差d2を解消することが困難になる。そして、上面9aに高低差が残ると、以後の工程の難易度が上昇する。例えば、層間絶縁膜9にコンタクト10a及び10bを形成する際の導電材料膜に対するCMPの難易度が上がり、導電材料が残留してしまう。また、微細なフォトリソグラフィが困難になり、コンタクト10a及び10bを微細に形成することができなくなる。一方、上面9aの高低差d2をできるだけ小さくするために、層間絶縁膜9を厚く形成すると、半導体デバイスの低背化が困難になる。このように、本比較例においては、前述の第1の実施形態と比較して、半導体デバイスを微細化することが困難である。次に、本発明の第2の実施形態について説明する。図9は、本実施形態に係る半導体デバイスを例示する断面図である。図9に示すように、本実施形態に係る半導体デバイス21においては、前述の第1の実施形態に係る半導体デバイス1図1参照の構成に加えて、半埋込絶縁膜5の下部、すなわち、半導体基板2内に埋め込まれた部分を覆うように、緩衝絶縁膜22が設けられている。緩衝絶縁膜22は、半埋込絶縁膜5とは異なる絶縁材料によって形成されている。例えば、半埋込絶縁膜5は、HDP-CVDHighDensityPlasmaChemicalVaporDeposition:高密度プラズマ化学気相成長法によって堆積されたシリコン酸化物SiO2によって形成されており、緩衝絶縁膜22はシリコン窒化物SiNによって形成されている。本実施形態における上記以外の構成は、前述の第1の実施形態と同様である。本実施形態においては、半埋込絶縁膜5と半導体基板2との間に緩衝絶縁膜22が設けられているため、半埋込絶縁膜5と半導体基板2との間に生じる応力を緩和することができる。例えば、HDP-CVD法によってシリコン酸化物を堆積して半埋込絶縁膜5を形成すると、半埋込絶縁膜5の内部には大きな引張応力が発生する。一方、シリコン窒化物によって緩衝絶縁膜22を形成すると、緩衝絶縁膜22の内部には圧縮応力が発生する。これにより、半埋込絶縁膜5内部の引張応力と緩衝絶縁膜22の内部の圧縮応力とが打ち消し合う。この結果、半埋込絶縁膜5の角部における応力集中が緩和され、半導体デバイス21の特性をより良好で安定したものとすることができる。本実施形態における上記以外の動作及び効果は、前述の第1の実施形態と同様である。次に、本実施形態に係る半導体デバイス21の製造方法について説明する。図10a乃至cは、本実施形態に係る半導体デバイスの製造方法を例示する工程断面図である。以下、前述の第1の実施形態に係る半導体デバイスの製造方法を引用しつつ、本実施形態に係る半導体デバイスの製造方法を説明する。先ず、図2a乃至cに示す工程を実施する。すなわち、半導体基板2上にハードマスク絶縁膜11を形成し、これをマスクとして、凹部2c及びトレンチ14を形成する。これにより、図10aに示すように、半導体基板2上にハードマスク絶縁膜11が設けられ、ハードマスク絶縁膜11の開口部11aの直下域に凹部2c及びトレンチ14が形成された構造体が作製される。なお、このとき、凹部2c及びトレンチ14の内部には、ハードマスク絶縁膜11は形成されていない。次に、図10bに示すように、ハードマスク絶縁膜11を除去する。その上で、図10cに示すように、改めて、半導体基板2の上面上の全面に、ハードマスク材料膜23を堆積させる。ハードマスク材料膜23はシリコン窒化物SiNによって形成し、その厚さは、STI7図9参照における半導体基板2の上面2aからの突出高さに相当する厚さとする。このとき、ハードマスク材料膜23は、半導体基板2上だけでなく、凹部2cの内面上及びトレンチ14の内面上にも形成される。次に、図3a乃至図7bに示す工程を実施する。このとき、第1の実施形態におけるハードマスク材料膜11の替わりに、ハードマスク材料膜23を用いる。これにより、図9に示すように、凹部2c内及びトレンチ14内に残留したハードマスク材料膜23が緩衝絶縁膜22となり、半導体デバイス21が製造される。次に、本発明の第3の実施形態について説明する。本実施形態に係る半導体デバイスは、CMOSイメージセンサーである。図11は、本実施形態に係る半導体デバイスを例示する平面図であり、図12は、図11に示す撮像領域を例示する平面図であり、図13は、図12に示すA-A’線による断面図であり、図14は、図12に示すB-B’線による断面図であり、図15は、図12に示すC-C’線による断面図であり、図16は、図12に示すD-D’線による断面図であり、図17は、図11に示す撮像領域及び処理領域を模式的に例示する断面図である。図11に示すように、本実施形態に係るCMOSイメージセンサー31においては、シリコン基板40の中央部に、入射した光を電気信号に変換する撮像領域32が設けられている。また、撮像領域32の周囲には、撮像領域32から出力された電気信号を処理する処理領域33が設けられている。処理領域33においては、撮像領域32を囲む枠状の領域に、撮像領域32から電気信号を取り出す周辺回路領域34が設けられている。また、処理領域33における周辺回路領域34の一方の側には、電気信号に基づいて画像処理を施す画像処理回路領域35が設けられており、周辺回路領域34の他方の側には、画像を圧縮する画像圧縮回路領域36が設けられている。図12に示すように、撮像領域32においては、上方から見て、複数の画素41がマトリクス状に配列されている。そして、2行2列に配列された4つの画素41により、1つのセル42が構成されている。1つのセル42に属する各画素41には、例えば、赤色、緑色、青色、青色のカラーフィルター82図17参照が設けられている。以下、本実施形態においては、説明の便宜上、画素41の配列方向をX方向及びY方向とする。各画素41には、入射された光を電荷に変換するフォトダイオード43が設けられている。また、各画素41には、転送ゲート44が設けられている。転送ゲート44は画素41の1つのコーナー部に配置されており、その形状は、画素41のコーナー部に沿った直角三角形から、3つの角部が切り落とされた平行六角形である。撮像領域32においては、XY側のコーナー部に転送ゲート44が配置された画素41と、X-Y側のコーナー部に転送ゲート44が配置された画素41とが、X方向及びY方向に沿って交互に配列されている。画素41間は、格子状に形成されたバリア領域45によって分離されている。バリア領域45における格子点に相当する領域のうち、転送ゲート44が配置されたコーナー部に近接しない格子点に相当する領域の直上域を含む領域には、矩形状のリセットゲート46が設けられている。また、リセットゲート46から見て-X方向に1画素未満の距離だけ離隔した位置には、矩形状のアンプゲート47が設けられている。更に、バリア領域45におけるX方向に延びる部分に沿って、リセットゲート46及びアンプゲート47を囲むように、上方から見てコ字形状のメサ分離領域48が形成されている。各メサ分離領域48のコ字形状は、-X方向に開口している。図12乃至図16に示すように、CMOSイメージセンサー31においては、ボロンBを含有するp型のシリコン基板40上に、n型のエピタキシャル層50が形成されている。シリコン基板40及びエピタキシャル層50により、半導体基板が構成されている。また、エピタキシャル層50上には、ゲート酸化膜52が形成されている。そして、上述のフォトダイオード43、バリア領域45及びメサ分離領域48は、エピタキシャル層50内に形成されている。一方、上述の転送ゲート44、リセットゲート46及びアンプゲート47は、エピタキシャル層50及びゲート酸化膜52の上方に配置されている。フォトダイオード43は、エピタキシャル層50の上層部分に形成されたn型の受光領域43n第1導電型領域と、受光領域43nの最表層部に形成されたp型の反転層43pとから構成されている。受光領域43nに光が入射すると電荷が発生する。また、反転層43pは、受光領域43nの表面における過剰な電荷の発生を抑える層である。上述の如く、バリア領域45は、画素41同士を分離する領域である。バリア領域45は、表面側からボロンをイオン注入することによって形成されたインプラ層イオンインプランテーション層と、シリコン基板40からボロンが拡散することによって形成された拡散層とが接続されて形成されている。すなわち、バリア領域45及びシリコン基板40により、各画素41が枡形に囲まれている。但し、バリア領域45はエピタキシャル層50の表面には露出しておらず、バリア領域45とエピタキシャル層50の表面との間には、p型の画素ウェル51が形成されている。また、転送ゲート44の端縁のうち、バリア領域45に近接する端縁、すなわち、同じ画素41に属するフォトダイオード43に対向していない端縁の直下域を含む領域には、p型ウェル53が形成されている。エピタキシャル層50内におけるリセットゲート46の直下域には、画素ウェル51が配置されており、チャネル領域となっている。また、X方向においてこのチャネル領域を挟む位置には、一対のn型のソースドレイン領域55が形成されており、ソースドレイン領域55の周囲にはn型の拡張領域56が形成されている。拡張領域56は、ソースドレイン領域55よりもドナー濃度が低く、深さが浅い。同様に、アンプゲート47の直下域にも画素ウェル51が配置されてチャネル領域となっており、そのX方向の両側にソースドレイン領域55及び拡張領域56が形成されている。更に、エピタキシャル層50の最表層であって、転送ゲート44の直下域には、p型のチャネル層57が形成されている。これにより、各ゲートの直下域には、トランジスタ構造が実現されている。メサ分離領域48は、その両側に配置されメサ分離領域48に接した領域同士を分離する領域であり、具体的には、フォトダイオード43と各ゲートの直下域に形成されたトランジスタ構造とを分離する領域である。すなわち、メサ分離領域48は、図15に示すように、フォトダイオード43と画素ウェル51とを分離し、図16に示すように、フォトダイオード43とソースドレイン領域55とを分離する。メサ分離領域48においては、エピタキシャル層50内に、例えばボロンが注入されたp型領域第2導電型領域58が形成されており、p型領域58の直上域には、半埋込絶縁膜59が形成されている。半埋込絶縁膜59の下部は、エピタキシャル層50内に埋め込まれており、半埋込絶縁膜59の上部は、エピタキシャル層50の上面から突出している。また、半埋込絶縁膜59は、例えばシリコン酸化物SiO2によって形成されている。一方、図17に示すように、処理領域33においては、アナログ回路及びデジタル回路が設けられており、デジタル回路の一部には、CMOS61が形成されている。CMOS61においては、Pチャネル型MOSFETPMOS62及びNチャネル型MOSFETNMOS63が設けられており、PMOS62及びNMOS63の周囲にはSTI64が設けられている。これにより、PMOS62及びNMOS63はSTI64によって相互に及び周囲から分離されている。STI64は、例えばシリコン酸化物SiO2によって形成されている。そして、STI64の上面の高さは、半埋込絶縁膜59の上面の高さと略等しい。一例では、半埋込絶縁膜59及びSTI64のエピタキシャル層50からの突出量は、共に20nmである。PMOS62においては、エピタキシャル層50の上層部分にNウェル66が形成されており、Nウェル66の上層部分には、相互に離隔した一対のp型のソースドレイン領域67が形成されており、ソースドレイン領域67間にはn型のチャネル領域68が形成されている。エピタキシャル層50上であって、チャネル領域68の直上域には、ゲート絶縁膜69及びゲート電極70が設けられており、ゲート電極70の側方には側壁71が設けられている。一方、NMOS63においては、エピタキシャル層50の上層部分にPウェル72が形成されており、Pウェル72の上層部分には、相互に離隔した一対のn型のソースドレイン領域73が形成されており、ソースドレイン領域73間にはp型のチャネル領域74が形成されている。エピタキシャル層50上であって、チャネル領域74の直上域には、ゲート絶縁膜75及びゲート電極76が設けられており、ゲート電極76の側方には側壁77が設けられている。また、エピタキシャル層50上には、撮像領域32及び処理領域33の全体にわたって、層間絶縁膜80が設けられており、層間絶縁膜80内には、金属配線81が多段に埋設されている。但し、金属配線81は、撮像領域32におけるフォトダイオード43の直上域には配置されていない。層間絶縁膜80上におけるフォトダイオード43の直上域には、カラーフィルター82が設けられている。また、層間絶縁膜80及びカラーフィルター82上にはオーバーコート層83が設けられており、オーバーコート層83上におけるフォトダイオード43の直上域には、マイクロレンズ84が設けられている。次に、半埋込絶縁膜59の埋込深さについて説明する。図18は、横軸に深さ方向の位置をとり、縦軸に不純物濃度をとって、受光領域、反転層及びソースドレイン領域の不純物濃度プロファイルを例示するグラフ図である。図18の横軸においては、エピタキシャル層50の上面の位置を基準0μmとしている。図16及び図18に示すように、半埋込絶縁膜59の埋込深さ、すなわち、半埋込絶縁膜59の下面の位置は、下記1乃至3の3つの要件を満たすことが好ましい。1半埋込絶縁膜59の下面は、反転層43pの深さ方向におけるアクセプタ濃度プロファイルにおいて、アクセプタ濃度が最大値をとる位置以下、反転層深さというよりも下方に位置する。図18に示す例では、反転層深さは約20nmである。2半埋込絶縁膜59の下面は、半埋込絶縁膜59に隣接するソースドレイン領域55の深さ方向における不純物濃度プロファイルにおいて、不純物濃度が最大値をとる位置以下、SD深さというよりも下方に位置する。図18に示す例では、SD深さは約30nmである。3半埋込絶縁膜59の下面は、受光領域43nの深さ方向におけるドナー濃度プロファイルにおいて、ドナー濃度が最大値をとる位置以下、PD深さというよりも上方に位置する。図18に示す例では、PD深さは約200nmである。以下、上記要件の理由について説明する。上記1について上述の如く、半埋込絶縁膜59の上面の位置はSTI64の上面の位置と略一致させているため、半埋込絶縁膜59の下面を反転層深さよりも上方に位置させると、半埋込絶縁膜59が薄くなってしまう。これにより、半埋込絶縁膜59をマスクとしてイオンプランテーションインプラを行い、反転層43pを形成したときに、不純物が半埋込絶縁膜59を突き抜けてしまう。この結果、フォトダイオード43からトランジスタ構造に向かって電荷のリークが発生し、混色が生じ易くなる。上記2について上記1と同様に、半埋込絶縁膜59の下面をソースドレイン領域55のSD深さよりも上方に位置させると、半埋込絶縁膜59が薄くなってしまう。これにより、半埋込絶縁膜59をマスクとしてインプラを行い、ソースドレイン領域55を形成したときに、不純物が半埋込絶縁膜59を突き抜けてしまう。この結果、素子分離耐性が劣化してしまう。この現象を確認するために、エピタキシャル層50の上面から上方への突出量が20nmであり、埋込深さを相互に異ならせた半埋込絶縁膜59を形成し、この半埋込絶縁膜59及びアンプゲート47をマスクとしてインプラを行い、ソースドレイン領域55を形成した。そして、pn接合面におけるリーク電流を測定した。測定結果を表1に示す。また、測定後、半埋込絶縁膜59を剥離し、半埋込絶縁膜59の直下域に導入された不純物濃度を測定した。結果を図19に示す。図19は、横軸に深さ方向の位置をとり、縦軸に不純物濃度をとって、半埋込絶縁膜の直下域における不純物濃度プロファイルを例示するグラフ図である。図19の横軸においては、半埋込絶縁膜の下面の位置を基準0nmとした。図19に示すように、半埋込絶縁膜59の埋込深さを0nm、すなわち、半埋込絶縁膜59全体の厚さを20nmとしたときは、半埋込絶縁膜59の直下域に最大で1×1015cm-3程度の不純物が導入された。これに対して、半埋込絶縁膜59の埋込深さを50nm、すなわち、半埋込絶縁膜59全体の厚さを70nmとしたときは、半埋込絶縁膜59の直下域に最大で1×1011cm-3程度しか不純物が導入されず、埋込深さを0nmとしたときの1万分の1程度であった。また、半埋込絶縁膜59の埋込深さを200nm、すなわち、半埋込絶縁膜59全体の厚さを220nmとしたときは、半埋込絶縁膜59の直下域に最大で1×108cm-3程度しか不純物が導入されなかった。このように、半埋込絶縁膜59の埋込深さをSD深さよりも浅い0nm及び20nmとしたときは、ソースドレイン領域を形成するために注入された不純物が半埋込絶縁膜59を突き抜けてしまい、ソースドレイン領域のpn接合面においてリーク電流が発生した。これに対して、半埋込絶縁膜59の埋込深さをSD深さよりも深い50nm及び200nmとしたときは、不純物が半埋込絶縁膜59を突き抜けることがほとんどなく、リーク電流がほとんど発生しなかった。従って、半埋込絶縁膜59の下面は、半埋込絶縁膜59に隣接するソースドレイン領域55のSD深さよりも下方に位置させることが好ましい。上記3について半埋込絶縁膜59の下面をPD深さよりも下方に位置させると、フォトダイオード43における不純物濃度が最も高い部分が半埋込絶縁膜59によって浸食され、光電変換に利用可能な不純物量が大きく減少してしまう。この結果、画素の感度が低下してしまう。この現象を確認するために、光学シミュレーションを行った。このシミュレーションにおいては、エピタキシャル層50の上面からの突出量が20nmであり埋込深さを相互に異ならせた半埋込絶縁膜59と、PD深さが200nmであるフォトダイオード43を想定した。そして、フォトダイオードに光が入射したときに、光電変換によって発生する電子の数Qsatを算出した。結果を表2に示す。なお、表2には、埋込深さが0である場合を基準とした電子の数Qsatの減少率も示す。半埋込絶縁膜59の埋込深さがPD深さである200nmに達すると、電子数Qsatが大幅に減少した。これは、上述の如く、半埋込絶縁膜59をPD深さまで形成することにより、フォトダイオード43における不純物濃度が最も高い部分が半埋込絶縁膜59によって浸食され、光電変換に利用可能な不純物量が大きく減少したためである。逆に言えば、半埋込絶縁膜59の下面がPD深さまで達しなければ、光電変換に必要な電子数が極端に減少することはない。従って、半埋込絶縁膜59の下面は、受光領域43nのPD深さよりも上方に位置することが好ましい。このように、半埋込絶縁膜59の埋込深さは、浅すぎても深すぎても好ましくなく、好適な範囲が存在する。すなわち、半埋込絶縁膜59の上面の高さをSTI64の上面の高さに揃えつつ、反転層及びソースドレイン領域を形成する際に注入する不純物が貫通しないような厚さとすることが好ましく、また、フォトダイオードにおける不純物濃度が高い部分を浸食しないような深さとすることが好ましい。具体的には、埋込絶縁膜59の下面の位置は、上記1乃至3を満たす位置とすることが好ましい。なお、上述の反転層深さ、PD深さ及びSD深さは、不純物注入時とデバイス完成後との間で実質的に同一である。この理由は、熱履歴によって不純物が拡散しても、プロファイルのピークはブロードになるものの、ピーク位置は変化しないからである。次に、半埋込絶縁膜59のテーパー角度について説明する。図16に示すように、エピタキシャル層50の上面に平行な方向であって、半埋込絶縁膜59の外縁から中心に向かう方向と、半埋込絶縁膜59の側面に平行な方向であって、下方に向いた方向とがなす角度をテーパー角度θとすると、このテーパー角度θは73乃至90°であることが好ましい。テーパー角度θが90°を超えると、エピタキシャル層50の上面に形成された凹部において、底部が開口部よりも広くなってしまい、絶縁材料の埋込が困難になる。一方、テーパー角度θが90°未満であると、半埋込絶縁膜59の断面形状は上辺が長く下辺が短い台形状になり、半埋込絶縁膜59の両端部の膜厚が薄くなる。このため、半埋込絶縁膜59をマスクとして拡散領域例えば、図14に示すソースドレイン領域55又は図16に示す受光領域43nを形成する際に、これらの拡散領域を形成するために注入するドナーが半埋込絶縁膜59の両端部を突き抜けてしまう。この結果、この突き抜けたドナーによって、p型領域58の両端部に含まれるアクセプタの作用が打ち消されてしまい、p型領域58の実効的な幅が狭くなる。そして、テーパー角度θが73°未満であると、p型領域58の実効的な幅が狭くなりすぎてしまい、p型領域58を流れるリーク電流が大きくなってしまう。このため、p型領域58によってその両側を十分に分離することが困難になる。一例では、半埋込絶縁膜59の上端部の幅を0.16μmとし、厚さを55nmとしたときに、テーパー角度θが73°未満であると、半埋込絶縁膜59の下端部の幅は0.12μm未満となってしまい、p型領域58を流れるリーク電流が増大する。次に、本実施形態に係るCMOSイメージセンサー31の動作について説明する。CMOSイメージセンサー31の外部から撮像領域32に光が入射すると、この光は、マイクロレンズ84によって集光され、オーバーコート層83を透過し、カラーフィルター82を通過すると共に波長が選択され、層間絶縁膜80を透過して、フォトダイオード43に入射する。これにより、受光領域43n内で電荷が発生し、蓄積される。そして、周辺回路領域34の回路が転送ゲート44を駆動することにより、受光領域43n内に蓄積された電荷が、チャネル層57図13参照を介してアンプゲート47の直下域に形成されたトランジスタ構造に転送され、電気信号として読み出される。また、周辺回路領域34の回路がリセットゲート46を駆動することにより、電荷が消去される。アンプゲート47によって読み出された電気信号は、処理領域33によって処理される。すなわち、周辺回路領域34を介して画像処理回路領域35に入力され、画像処理が施される。その後、画像圧縮回路領域36においてデータが圧縮され、CMOSイメージセンサー31から出力される。次に、本実施形態に係るCMOSイメージセンサー31の製造方法について説明する。CMOSイメージセンサー31の製造方法の特徴的部分は、前述の第1の実施形態に係る半導体デバイスの製造方法と同様である。すなわち、シリコン基板40上にエピタキシャル層50を形成した後、エピタキシャル層50上にハードマスク材料膜図示せずを形成する。ハードマスク材料膜は、例えば、シリコン窒化物SiNによって形成する。次に、選択的にエッチングを施して、ハードマスク材料膜におけるメサ分離領域48を形成する予定の領域及びSTI64を形成する予定の領域に開口部を形成すると共に、その直下域におけるエピタキシャル層50の上面に凹部を形成する。そして、ハードマスク材料膜をマスクとして処理領域33の凹部を更に加工し、トレンチを形成する。次に、ハードマスク材料膜をマスクとして撮像領域32にボロン等のアクセプタを注入することにより、p型領域58を形成する。次に、全面に酸化シリコン等の絶縁材料を堆積させ、ウェットエッチングによってエッチバックすることにより、撮像領域32の凹部内に半埋込絶縁膜59を埋設すると共に、処理領域33のトレンチ内にSTI64を埋設する。これにより、半埋込絶縁膜59の突出量を抑えることができ、半埋込絶縁膜59の上面の高さをSTI64の上面の高さと略等しくすることができる。以後、通常の方法により、CMOSイメージセンサー31における他の構成要素を作製する。このプロセスには、半埋込絶縁膜59をマスクとしてエピタキシャル層50に対してリンP等のドナーを注入することにより、p型領域58に接する領域に自己整合的にフォトダイオード43の受光領域43nを形成する工程も含まれる。また、撮像領域32における転送ゲート44、リセットゲート46及びアンプゲート47、並びに処理領域33におけるゲート電極70及びゲート電極76は、同一のポリシリコン膜を加工することによって形成する。このとき、半埋込絶縁膜59の上面の高さが低く、且つ、STI64の上面の高さと略同一であるため、前述の第1の実施形態で説明した原理と同様な原理により、転送ゲート44、リセットゲート46、アンプゲート47、ゲート電極70及びゲート電極76を容易に形成できると共に、これらのゲートの上面の高さを相互に略同一とすることができる。また、撮像領域32と処理領域33との間で、層間絶縁膜80の上面の高さを略同一とすることができる。これにより、層間絶縁膜80に対するCMPの難易度が低下し、微細な構造を容易に形成することができる。以上の方法により、CMOSイメージセンサー31が製造される。次に、本実施形態の作用効果について説明する。本実施形態においては、フォトリソグラフィ43とトランジスタ構造との分離を、メサ分離領域48によって行っている。これにより、この分離をSTIによって行う場合と比較して、分離に要する面積を低減することができる。この結果、フォトリソグラフィ43の面積を大きくすることができるため、光電変換時の飽和電子数が増大し、感度が向上する。これにより、画素特性が向上する。以下、この効果を詳細に説明する。図20aは、本実施形態の比較例に係るCMOSイメージセンサーにおける1つの画素を例示する平面図であり、bはaに示すE-E’線による断面図であり、cは、本実施形態に係るCMOSイメージセンサーにおける1つの画素を例示する平面図であり、dはcに示すF-F’線による断面図である。図20a及びbに示すように、本実施形態の比較例においては、フォトダイオード43とその周辺のトランジスタ構造とが、STI107によって分離されている。この場合、STI107の形成に伴ってシリコン基板中に結晶欠陥が導入され、不対電子対が発生するため、STI107を画素ウェル51によって包み込む必要がある。この結果、画素ウェル51のマージン分だけフォトダイオード43の面積が減少してしまう。これに対して、図20c及びdに示すように、本実施形態においては、フォトダイオード43とその周辺のトランジスタ構造とが、p型領域58及び半埋込絶縁膜59からなるメサ分離構造48によって分離されている。また、p型領域58は半埋込絶縁膜59の直下域だけでなく、側方にも薄く形成されるため図示せず、半埋込絶縁膜59をp型領域58によって薄く包み込むことができる。この結果、半埋込絶縁膜59の形成に伴ってシリコン基板中に導入された結晶欠陥が、フォトダイオード43による光電変換に影響を与えることを防止できる。このため、上述の比較例とは異なり、メサ分離構造48のフォトダイオード43側に画素ウェル51を配置する必要がなく、その分、フォトダイオード43の面積を増加させることができる。これにより、光電変換の際の飽和電子数が増加し、感度が向上する。この結果、CMOSイメージセンサー31の性能が向上する。一例では、図20a及びbに示す比較例及び図20c及びdに示す本実施形態において、画素の大きさ及び形状を同一にしたとき、比較例においては、フォトダイオードの面積は0.41μm2であり、本実施形態においては、フォトダイオードの面積は0.72μm2である。すなわち、本実施形態によれば、比較例と比較して、フォトダイオードの面積を約1.76倍にすることができる。また、本実施形態においては、メサ分離構造とSTIとを混在させている。すなわち、図17に示すように、撮像領域32においては、フォトダイオード43とその周辺のトランジスタ構造とをメサ分離構造48によって分離し、処理領域33においては、CMOS61等の素子をSTI64によって分離している。これにより、処理領域33においては、従来のデザインルール及びプロセスを変更する必要がなく、信頼性が高いデバイスを容易且つ低コストに作製することができる。そして、メサ分離構造48を構成する半埋込絶縁膜59の下部をエピタキシャル層50内に埋め込むことにより、半埋込絶縁膜59において必要な厚さを確保しつつ、半埋込絶縁膜59の上面の高さをSTI64の上面の高さと略等しくすることができる。この結果、CMOSイメージセンサー31の製造が容易になり、微細化を図ることができる。なお、本実施形態においては、前述の第2の実施形態と同様に、半埋込絶縁膜59の周囲に緩衝絶縁膜を形成してもよい。これにより、半埋込絶縁膜59がエピタキシャル層50に加える応力を緩和することができる。また、前述の第1乃至第3の実施形態においては、1つの半導体デバイス内にメサ分離構造とSTIとを混在させる例を示したが、本発明はこれに限定されず、メサ分離構造のみを設けてもよい。この場合においても、分離に必要な面積を低減することができ、デバイスの微細化を図ることができる。また、半埋込絶縁膜の突出量を抑えることができるため、製造が容易となる。以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。