電源入力端子を通じて与えられる入力電圧から一定の出力電圧を生成するとともに電源出力端子を通じて前記出力電圧を出力する電源回路の位相補償回路であって、前記電源回路は、前記電源入力端子から前記電源出力端子への電力供給を制御するための主トランジスタと、前記出力電圧に応じた検出電圧および前記出力電圧の目標値に対応した基準電圧に基づいて前記出力電圧が前記目標値に一致するように前記主トランジスタの駆動を制御する誤差増幅器とを備えた構成であり、前記出力電圧を入力し、その出力電圧を直流的に接地電位側に所定レベルだけシフトしたシフト電圧を出力するレベルシフト回路と、前記レベルシフト回路の出力端子と、前記誤差増幅器を構成する増幅回路のうちの少なくとも一つの増幅回路の入力端子との間の経路に介在するキャパシタと、を備えていることを特徴とする位相補償回路。前記キャパシタは、前記レベルシフト回路の出力端子と、接地電位を基準として増幅動作する前記増幅回路の入力端子との間の経路に介在することを特徴とする請求項1に記載の位相補償回路。前記電源回路は、スイッチングレギュレータであることを特徴とする請求項1または2に記載の位相補償回路。前記電源回路は、リニアレギュレータであることを特徴とする請求項1または2に記載の位相補償回路。前記レベルシフト回路は、前記電源回路の前記電源出力端子および接地電位を持つグランド線の間に逆方向に介在するツェナーダイオードと、前記ツェナーダイオードのアノードおよび前記グランド線の間に介在する抵抗と、を備え、前記ツェナーダイオードのアノードから前記シフト電圧が出力されることを特徴とする請求項1~4のいずれか一つに記載の位相補償回路。前記レベルシフト回路は、前記電源回路の前記電源出力端子および接地電位を持つグランド線の間に順方向に介在するダイオードと、前記ダイオードのカソードおよび前記グランド線の間に介在する抵抗と、を備え、前記ダイオードのカソードから前記シフト電圧が出力されることを特徴とする請求項1~4のいずれか一つに記載の位相補償回路。請求項1~6のいずれか一つに記載の位相補償回路を備えた半導体集積回路であって、前記キャパシタは、配線パターンと半導体基板との間に形成される容量、または、配線パターンと配線パターンとの間に形成される容量からなり、前記キャパシタの前記配線パターン側の電極が前記増幅回路の入力端子に接続されることを特徴とする半導体集積回路。上記位相補償回路は、出力電圧に相当する耐圧を有する容量素子キャパシタを必要とする。従って、出力電圧の目標値を高く設定するほど、その容量素子の耐圧を高めなければならない。一般的なモノリシックプロセスにおいて、容量の耐圧を高くするためには、電極間の酸化膜を厚くする必要があるが、酸化膜を厚くすると単位面積当たりの容量値が小さくなる。すなわち、上記位相補償回路を半導体集積回路IC化する際、容量素子の耐圧を高くするほど回路面積が増加してしまう。なお、容量素子としてディスクリートの部品を用いる場合についても、耐圧が高くなるに従い部品体格が大きくなるため、同様の問題が生じる。このような問題の対策として、能動素子を用いて位相補償回路を構成する容量素子の見かけ上の容量値を増倍する手法が提案されている例えば、特許文献1の図1や特許文献2の図1参照。しかし、上記手法においては、少なくとも容量として見える周波数以上の周波数帯域を持つ増幅回路が必要となる。そのため、上記手法を採用した場合、回路構成が複雑化するとともに、消費電流が大きくなるという問題が生じる。本発明は上記事情に鑑みてなされたものであり、その目的は、電源回路における出力電圧の目標値が比較的高い場合であっても、回路面積および消費電流の大幅な増加を招くことなく電源回路の位相補償を行うことができる位相補償回路およびその位相補償回路を備えた半導体集積回路を提供することにある。請求項1に記載の手段によれば、電源入力端子を通じて与えられる入力電圧から一定の出力電圧を生成するとともに電源出力端子を通じて出力電圧を出力する電源回路の位相補償回路である。電源回路は、主トランジスタおよび誤差増幅器を備えた構成である。主トランジスタは、電源入力端子から電源出力端子への電力供給を制御するためのものである。誤差増幅器は、出力電圧に応じた検出電圧と、出力電圧の目標値に対応した基準電圧とに基づいて、出力電圧が目標値に一致するように主トランジスタの駆動を制御する。位相補償回路は、レベルシフト回路と、キャパシタとを備えている。レベルシフト回路は、出力電圧を入力し、その出力電圧を直流的に接地電位側に所定レベルだけシフトしたシフト電圧を出力する。キャパシタは、レベルシフト回路の出力端子と、誤差増幅器を構成する増幅回路のうちの少なくとも一つの増幅回路の入力端子との間の経路に介在する。このような構成により、レベルシフト回路から出力されるシフト電圧がキャパシタを通じて誤差増幅器を構成する増幅回路の入力端子に与えられる。上記シフト電圧は、出力電圧を直流的にシフトした電圧であり、交流成分だけ見れば出力電圧と同等である。つまり、出力電圧の交流成分は、キャパシタを通じて増幅回路の入力端子にフィードバックされる。従って、上記構成の位相補償回路によって、電源回路の位相補償が行われ、その安定性が向上する。また、キャパシタの各端子間には、出力電圧を接地電位側に所定レベルだけシフトした電圧と、増幅回路の入力端子の電圧とが印加される。つまり、本手段のキャパシタは、従来の位相補償回路を構成するキャパシタに比べると、出力電圧を所定レベルだけシフトした分だけ、その端子間に印加される電圧が低くなる。そのため、本手段によれば、電源回路における出力電圧の目標値よりも低い耐圧のキャパシタを用いて電源回路の位相補償を行うことができる。従って、本手段の位相補償回路は、電源回路における出力電圧の目標値が比較的高い場合であっても、回路面積および消費電流の大幅な増加を招くことなく電源回路の位相補償を行うことができる。請求項2に記載の手段によれば、キャパシタは、レベルシフト回路の出力端子と、接地電位を基準として増幅動作する増幅回路の入力端子との間の経路に介在する。このような構成によれば、キャパシタの増幅回路側の端子には、接地電位に近い電圧が印加される。そのため、レベルシフト回路により出力電圧が所定レベルだけシフトされることにより、キャパシタの端子間に印加される電圧が低減する効果が確実に得られる。請求項3に記載の手段によれば、スイッチングレギュレータ形式の電源回路例えば、降圧型スイッチングレギュレータ、昇圧型スイッチングレギュレータなどにおける出力電圧の目標値が比較的高い場合であっても、回路面積および消費電流の大幅な増加を招くことなく、その電源回路の位相補償を行うことができる。請求項4に記載の手段によれば、リニアレギュレータ形式の電源回路例えば、シリーズレギュレータ、シャントレギュレータなどにおける出力電圧の目標値が比較的高い場合であっても、回路面積および消費電流の大幅な増加を招くことなく、その電源回路の位相補償を行うことができる。請求項5に記載の手段によれば、レベルシフト回路は、ツェナーダイオードおよび抵抗を備えている。ツェナーダイオードは、電源回路の電源出力端子および接地電位を持つグランド線の間に逆方向に介在する。抵抗は、ツェナーダイオードのアノードおよびグランド線の間に介在する。そして、ツェナーダイオードのアノードからシフト電圧が出力される。このように、ツェナーダイオードおよび抵抗を用いてレベルシフト回路を構成することにより、位相補償回路の構成を簡素化することができる。また、レベルシフト回路によりシフトされる電圧値所定レベルは、ツェナーダイオードのツェナー電圧に概ね等しくなる。そのため、レベルシフト回路によりシフトされる電圧値を、使用するツェナーダイオードのツェナー電圧によって容易に設定することが可能となる。請求項6に記載の手段によれば、レベルシフト回路は、ダイオードおよび抵抗を備えている。ダイオードは、電源回路の電源出力端子および接地電位を持つグランド線の間に順方向に介在する。抵抗は、ダイオードのカソードおよびグランド線の間に介在する。そして、ダイオードのカソードからシフト電圧が出力される。このように、ダイオードおよび抵抗を用いてレベルシフト回路を構成することにより、位相補償回路の構成を簡素化することができる。また、レベルシフト回路によりシフトされる電圧値所定レベルは、ダイオードの順方向電圧に概ね等しくなる。そのため、レベルシフト回路によりシフトされる電圧値を、使用するダイオードの個数によって容易に設定することができる。位相補償回路を半導体集積回路として構成する場合、配線パターンと半導体基板との間に形成される容量、または配線パターンと配線パターンとの間に形成される容量により位相補償回路のキャパシタを構成すると次のような問題が生じる。すなわち、キャパシタの半導体基板側の電極と接地電位との間には、p-n接合による寄生容量が存在する。寄生容量が付随するキャパシタの電極が高インピーダンスのノードに接続されると、その接続されたノードが、低い周波数より接地電位とみなされて位相補償の効果が低減するおそれがある。このような問題の対策として、請求項7に記載の手段を採用するとよい。請求項7に記載の手段によれば、キャパシタの配線パターン側の電極が、上記増幅回路の入力端子に接続される。電源出力端子のインピーダンスは、外部に設けられる平滑用の容量素子の作用により非常に低い。そして、電源出力端子とレベルシフト回路の出力端子との間は、交流的に短絡状態であるとみなすことができる。そのため、キャパシタの配線パターン側の電極が接続されるノードレベルシフト回路の出力端子のインピーダンスは、非常に低いと考えられる。従って、本手段の構成によれば、キャパシタによる位相補償の作用に対する寄生容量の影響を低減することができる。第1の実施形態以下、本発明の第1の実施形態について図1および図2を参照しながら説明する。図1は、出力電圧が一定の目標値となるようにフィードバック制御する電源回路の概略的な構成を示している。図1に示す電源回路1は、シリーズレギュレータ形式であり、主トランジスタT1、基準電圧生成回路2、電圧検出回路3、誤差増幅器4および位相補償回路5を備えている。電源回路1の各構成要素は半導体集積回路ICとして構成されている。なお、電源回路1の各構成要素のうち主トランジスタT1を除くものを半導体集積回路として構成してもよい。電源回路1には、外部の直流電源6から電源入力端子P1およびグランド端子P2を介して電源電圧VB入力電圧に相当が供給される。電源電圧VBの定常値は、例えば12V程度である。電源入力端子P1およびグランド端子P2は、電源回路1の内部において電源線7およびグランド線8に接続されている。主トランジスタT1は、Pチャネル型のパワーMOSFETであり、そのソースは電源線7に接続されており、そのドレインは電源出力端子P3に接続されている。すなわち、主トランジスタT1は、電源入力端子P1から電源出力端子P3に至る電力供給経路に介在する。電源回路1は、主トランジスタT1を介して、電源電圧VBを所定の出力電圧に降圧して電源出力端子P3およびグランド端子P4を通じて供給先の負荷回路図示せずに対し出力する。グランド端子P4は、電源回路1の内部においてグランド線8に接続されている。電源出力端子P3およびグランド端子P4の間には、キャパシタC1が接続されている。キャパシタC1は、出力電圧Voutの変動を抑えるための平滑容量であり、電源回路1の外部に設けられる。基準電圧生成回路2は、例えばバンドギャップ基準電圧回路であり、出力電圧Voutの目標値例えば5Vを指令するための基準電圧Vref例えば1.2Vを生成する。基準電圧生成回路2から出力される基準電圧Vrefは、誤差増幅器4の反転入力端子に与えられている。電圧検出回路3は、抵抗R1、R2の直列回路により構成されている。その直列回路は、主トランジスタT1のドレインおよびグランド線8の間に接続されている。抵抗R1および抵抗R2の相互接続点N1の電圧、つまり出力電圧Voutを抵抗R1および抵抗R2により分圧して得られる検出電圧Vdetは、誤差増幅器4の非反転入力端子に与えられている。抵抗R1および抵抗R2の各抵抗値は、出力電圧Voutが目標値のときに検出電圧Vdetが基準電圧Vrefと一致するような値に設定されている。誤差増幅器4は、電源線7およびグランド線8を通じて電源電圧VBの供給を受けて動作する。誤差増幅器4は、検出電圧Vdetと基準電圧Vrefとの差に応じた誤差増幅信号Sdを主トランジスタT1のゲートに出力する。従って、主トランジスタT1の駆動は、誤差増幅信号Sdにより制御される。すなわち、誤差増幅器4は、検出電圧Vdetおよび基準電圧Vrefに基づいて、出力電圧Voutが目標値となるように主トランジスタT1の駆動をフィードバック制御する。位相補償回路5は、電源回路1が全ての動作領域において負帰還動作となるように周波数特性を補償する位相補償を行う。位相補償回路5は、レベルシフト回路9および位相補償部10を備えている。レベルシフト回路9は、出力電圧Voutを入力し、その出力電圧Voutを直流的に接地電位グランド線8の電位=0V側に所定レベルだけシフトしたシフト電圧Vsを出力するものであり、ツェナーダイオードD1および抵抗R3を備えている。ツェナーダイオードD1は、上記所定レベルに対応したツェナー電圧Vzを持つ。ツェナーダイオードD1のカソードは、電源出力端子P3に接続されている。ツェナーダイオードD1のアノードは、抵抗R3を介してグランド線8に接続されている。すなわち、ツェナーダイオードD1は、電源出力端子P3およびグランド線8の間に逆方向に介在する。抵抗R3は、ツェナーダイオードD1に流れる電流を制限するためのものである。抵抗R3の抵抗値は、降伏動作を行うために必要な電流をツェナーダイオードD1に流せるような値に設定されている。このような構成により、ツェナーダイオードD1および抵抗R3の相互接続であるノードN2ツェナーダイオードD1のアノードからシフト電圧Vsが出力される。位相補償部10は、位相補償用の容量であるキャパシタC2から構成される。キャパシタC2の一方の端子電極aは誤差増幅器4の非反転入力端子に接続され、キャパシタC2の他方の端子電極bはノードN2に接続されている。すなわち、キャパシタC2は、ノードN2と、誤差増幅器4を構成する増幅回路図示略のうち入力段の増幅回路差動増幅回路の入力端子との間に介在している。キャパシタC2の他方の端子bおよびグランド線8の間には、後述する寄生容量C3が存在する。上記構成の位相補償回路5が設けられることにより、発振が防止され、フィードバック制御の安定化が図られる。図2は半導体集積回路上に形成されるキャパシタの一構成例を示している。図2において、a概略的な構成を示す断面図であり、bは等価回路図である。図2aに示すように、キャパシタC2は、半導体基板11psubstrateと、配線パターン12poly-Siとの間に形成される容量である。半導体基板11および配線パターン12の間電極間には酸化膜13SiO2が介在している。配線パターン12は、キャパシタC2の一方の端子aに接続されている。半導体基板11は、キャパシタC2の他方の端子bに接続されている。また、図2aおよびbに示すように、キャパシタC2の他方の端子bと接地電位が与えられるグランド線8との間には、p-n接合逆バイアスによる寄生容量C3が存在する。次に、上記構成の作用および効果について説明する。電源回路1において、誤差増幅器4は、検出電圧Vdetおよび基準電圧Vrefに基づいて主トランジスタT1の駆動を制御する。具体的には、誤差増幅器4は、検出電圧Vdetが基準電圧Vrefを上回る期間出力電圧Voutが目標値よりも高い期間にあってはHレベル例えば電源線7の電位=12Vの誤差増幅信号Sdを出力する。これにより、主トランジスタT1がオフして出力電圧Voutが低下する。また、誤差増幅器4は、検出電圧Vdetが基準電圧Vrefを下回る期間出力電圧Voutが目標値よりも低い期間にあってはLレベル例えばグランド線8の電位=0Vの誤差増幅信号Sdを出力する。これにより、主トランジスタT1がオンして出力電圧Voutが上昇する。このように、誤差増幅器4により主トランジスタT1の駆動が制御される結果、出力電圧Voutが目標値の5Vに制御される。このような定電圧制御が行われる際、位相補償回路5により電源回路1の位相補償が行われる。すなわち、レベルシフト回路9から出力されるシフト電圧Vsが位相補償部10を構成するキャパシタC2を通じて誤差増幅器4の非反転入力端子に与えられる。シフト電圧Vsは、出力電圧Voutを直流的にシフトした電圧であり、交流成分だけ見れば出力電圧Voutと同等である。つまり、出力電圧Voutの交流成分は、キャパシタC2を通じて誤差増幅器4の非反転入力端子にフィードバックされる。従って、上記構成の位相補償回路5によって、電源回路1の位相補償が行われ、その安定性が向上する。キャパシタC2の各端子間には、出力電圧Voutを接地電位側に所定レベルだけシフトした電圧と、誤差増幅器4の非反転入力端子の電圧との差に相当する電圧が印加される。つまり、キャパシタC2の端子間に印加される電圧は、従来の位相補償回路を構成するキャパシタの端子間に印加される電圧に比べると、レベルシフト回路9において出力電圧Voutがシフトされた分だけ低くなる。そのため、位相補償部10を構成するキャパシタC2として、電源回路1における出力電圧Voutの目標値よりも低い耐圧のものを用いることができる。また、レベルシフト回路9が設けられることにより、ツェナーダイオードD1に流す電流の分だけ電源回路1における消費電流が増加するものの、その電流は比較的小さい。従って、本実施形態の位相補償回路5は、出力電圧Voutの目標値が比較的高い電源回路いわゆる高電圧出力の電源回路に適用する場合でも、回路面積および消費電流の大幅な増加を招くことなく、その電源回路の位相補償を行うことができる。ツェナーダイオードD1および抵抗R3を用いてレベルシフト回路9を構成したので、位相補償回路5の構成を簡素化することができる。また、レベルシフト回路9によりシフトされる電圧値所定レベルは、ツェナーダイオードD1のツェナー電圧Vzに概ね等しくなる。そのため、レベルシフト回路9によりシフトされる電圧値を、使用するツェナーダイオードD1のツェナー電圧Vzによって容易に設定することが可能となる。位相補償回路5を半導体集積回路として構成する場合、寄生容量C3が付随するキャパシタC2の他方の端子bは、低インピーダンスのノードに接続することが望ましい。なぜなら、このような端子bを高インピーダンスのノードに接続した場合、その接続したノードが、低い周波数より接地電位とみなされて位相補償の効果が低減するおそれがあるためである。本実施形態では、このような点を考慮し、キャパシタC2の一方の端子aを誤差増幅器4の非反転入力端子に接続するとともに、キャパシタC2の他方の端子bをノードN2に接続している。電源出力端子P3のインピーダンスは、外部に設けられたキャパシタC1の作用により非常に低い。そして、電源出力端子P3とノードN2との間は、交流的に短絡状態であるとみなすことができる。そのため、キャパシタC2の他方の端子bが接続されるノードN2のインピーダンスは、非常に低いと考えられる。従って、本実施形態の構成によれば、キャパシタC2による位相補償の作用に対する寄生容量C3の影響を低減することができる。第2の実施形態以下、第1の実施形態に対し、位相補償用のキャパシタの接続位置を変更した第2の実施形態について図3を参照しながら上記実施形態と異なる点を主体に説明する。図3は、本実施形態の電源回路の概略的な構成を示すものである。ただし、図3では、位相補償用のキャパシタに付随する寄生容量および電源回路の外部に設けられる平滑用のキャパシタの図示を省略している。図3に示す電源回路21が備える誤差増幅器22は、図1に示した誤差増幅器4と同等のものである。ただし、図3では、誤差増幅器22の出力段を構成する増幅回路23を詳細に図示している。増幅回路23は、グランド線8の電位接地電位を基準として増幅動作する。増幅回路23は、Nチャネル型MOSFETであるトランジスタT21と、Pチャネル型MOSFETであるトランジスタT22とを備えている。トランジスタT21のゲートには、前段の増幅回路図示せずからの出力信号が与えられる。トランジスタT21のソースは、グランド線8に接続されている。トランジスタT21のドレインは、トランジスタT22を介して電源線7に接続されている。トランジスタT22のドレインは、主トランジスタT1のドレインに接続されている。トランジスタT22のソースは、電源線7に接続されている。トランジスタT22のゲートは、主トランジスタT1のゲートに接続されている。トランジスタT22のゲートおよびドレインは、共通接続されている。このような構成により、トランジスタT22のゲートが誤差増幅器22の誤差増幅信号Sdの出力端子となる。位相補償回路24は、位相補償部25およびレベルシフト回路9を備えている。位相補償部25は、図1に示した位相補償部10に対し、位相補償用のキャパシタC2の接続位置が変更されている。すなわち、位相補償部25のキャパシタC2は、ノードN2と、誤差増幅器22の増幅回路23を構成するトランジスタT21のゲートとの間に接続されている。すなわち、キャパシタC2は、レベルシフト回路9の出力端子であるノードN2と、接地電位を基準として増幅動作する増幅回路23の入力端子との間の経路に介在している。このように、位相補償用のキャパシタC2の接続位置を変更した本実施形態の構成によっても、電源回路21の位相補償が行われ、その安定性が向上する。また、キャパシタC2の各端子間には、出力電圧Voutを接地電位側に所定レベルだけシフトした電圧と、増幅回路23の入力端子の電圧との差に相当する電圧が印加される。つまり、キャパシタC2の端子間に印加される電圧は、従来の位相補償回路を構成するキャパシタの端子間に印加される電圧に比べると、レベルシフト回路9において出力電圧Voutがシフトされた分だけ低くなる。従って、本実施形態の構成によっても、第1の実施形態と同様の作用および効果が得られる。また、本実施形態の構成によれば、キャパシタC2の増幅回路23側の端子には、接地電位0VからトランジスタT21のゲートソース間電圧までの範囲の電圧、つまり接地電圧に近い電圧が印加される。そのため、本実施形態によれば、レベルシフト回路9により出力電圧Voutが接地電位側に所定レベルだけシフトされることにより、キャパシタC2の端子間に印加される電圧が低減する効果が確実に得られる。さらに、本実施形態の位相補償部25は、接地電位を基準として出力される出力電圧Voutの交流成分を、接地電位を基準として増幅動作する増幅回路23の入力端子にフィードバックする構成となっている。そのため、本実施形態によれば、位相補償の作用を十分に得ることができる。第3~第5の実施形態以下、第1の実施形態に対し、主トランジスタを変更した第3~第5の実施形態について図4~図6を参照しながら上記各実施形態と異なる点を主体に説明する。図4~図6は、それぞれ第3~第5の実施形態の電源回路の概略的な構成を示すものである。ただし、図4~図6では、位相補償用のキャパシタに付随する寄生容量および電源回路の外部に設けられる平滑用のキャパシタの図示を省略している。図4は、第3の実施形態を示す図1相当図である。図4に示す電源回路31は、NMOS出力のシリーズレギュレータ形式の電源回路である。すなわち、主トランジスタT31は、Nチャネル型のパワーMOSFETであり、そのドレインは電源線7に接続されており、そのソースは電源出力端子P3に接続されている。誤差増幅器4の非反転入力端子には、基準電圧Vrefが与えられている。誤差増幅器4の反転入力端子には、検出電圧Vdetが与えられている。キャパシタC2は、ノードN2と、誤差増幅器4の反転入力端子との間に接続されている。図5は、第4の実施形態を示す図1相当図である。図5に示す電源回路41は、NPN出力のシリーズレギュレータ形式の電源回路である。すなわち、主トランジスタT41は、NPN形のバイポーラトランジスタであり、そのコレクタは電源線7に接続されており、そのエミッタは電源出力端子P3に接続されている。主トランジスタT41のベースには、誤差増幅信号Sdが与えられる。誤差増幅器4の非反転入力端子には、基準電圧Vrefが与えられている。誤差増幅器4の反転入力端子には、検出電圧Vdetが与えられている。キャパシタC2は、ノードN2と、誤差増幅器4の反転入力端子との間に接続されている。図6は、第5の実施形態を示す図1相当図である。図6に示す電源回路51は、PNP出力のシリーズレギュレータ形式の電源回路である。すなわち、主トランジスタT51は、PNP形のバイポーラトランジスタであり、そのエミッタは電源線7に接続されており、そのコレクタは電源出力端子P3に接続されている。主トランジスタT51のベースには、誤差増幅信号Sdが与えられる。上記したNMOS出力、NPN出力およびPNP出力のシリーズレギュレータ形式の各電源回路31、41、51についても、第1の実施形態と同様の作用および効果が得られる。すなわち、本発明の位相補償回路は、主トランジスタの種類に関係なく、シリーズレギュレータ形式の電源回路全般に適用することができる。第6の実施形態以下、第1の実施形態に対し、電源回路の形式を変更した第6の実施形態について図7を参照しながら上記各実施形態と異なる点を主体に説明する。図7は、本実施形態の電源回路の概略的な構成を示している。図7に示す電源回路61は、シャントレギュレータ形式であり、抵抗R61、主トランジスタT61、基準電圧生成回路2、電圧検出回路3、誤差増幅器4および位相補償回路5を備えている。主トランジスタT61は、NPN形のバイポーラトランジスタであり、そのコレクタは電源出力端子P3に接続されており、そのエミッタはグランド線8に接続されている。主トランジスタT61のベースには、誤差増幅信号Sdが与えられている。抵抗R61は、電源入力端子P1および電源出力端子P3の間に接続されている。基準電圧生成回路2から出力される基準電圧Vrefは、誤差増幅器4の反転入力端子に与えられている。電圧検出回路3から出力される検出電圧Vdetは、誤差増幅器4の非反転入力端子に与えられている。位相補償回路5のキャパシタC2は、ノードN2と、誤差増幅器4の非反転入力端子との間に接続されている。なお、図7では、キャパシタC2に付随する寄生容量の図示を省略している。誤差増幅器4は、検出電圧Vdetおよび基準電圧Vrefに基づいて、出力電圧Voutが目標値となるように主トランジスタT61の駆動を制御する。具体的には、誤差増幅器4は、検出電圧Vdetが基準電圧Vrefを上回る期間出力電圧Voutが目標値よりも高い期間にあってはHレベルの誤差増幅信号Sdを出力する。これにより、主トランジスタT61がオンして出力電圧Voutが低下する。また、誤差増幅器4は、検出電圧Vdetが基準電圧Vrefを下回る期間出力電圧Voutが目標値よりも低い期間にあってはLレベルの誤差増幅信号Sdを出力する。これにより、主トランジスタT61がオフして出力電圧Voutが上昇する。このように、誤差増幅器4により主トランジスタT61の駆動が制御される結果、出力電圧Voutが目標値に制御される。上記したシャントレギュレータ形式の電源回路61についても、第1の実施形態と同様の作用および効果が得られる。なお、電源回路61としては、主トランジスタT61としてNPN形のバイポーラトランジスタを採用した構成に限らず、例えばパワーMOSFETやPNP形のバイポーラトランジスタなど、他のトランジスタを採用した構成であってもよい。すなわち、本発明の位相補償回路は、リニアレギュレータ形式の電源回路シリーズレギュレータおよびシャントレギュレータ全般に適用することができる。第7の実施形態以下、第1の実施形態に対し、電源回路の形式を変更した第7の実施形態について図8を参照しながら上記各実施形態と異なる点を主体に説明する。図8は、本実施形態の電源回路の概略的な構成を示している。図8に示す電源回路71は、降圧型のスイッチングレギュレータ形式であり、主トランジスタT71、基準電圧生成回路2、電圧検出回路3、誤差増幅器4、制御回路72、還流用のダイオードD71、インダクタL71、平滑用のキャパシタC71および位相補償回路5を備えている。電源回路71の各構成要素のうち、ダイオードD71、インダクタL71およびキャパシタC71を除くものは半導体集積回路73として構成されている。主トランジスタT71は、Pチャネル型のパワーMOSFETであり、そのソースは電源線7に接続されており、そのドレインはインダクタL71を通じて電源出力端子P3に接続されている。主トランジスタT71のゲートには、制御回路72から出力されるゲート駆動信号Sgが与えられる。ダイオードD71は、主トランジスタT71のドレインとグランド線8との間に、グランド線8側をアノードとして接続されている。キャパシタC71は、電源出力端子P3およびグランド端子P4の間に接続されている。基準電圧生成回路2から出力される基準電圧Vrefは、誤差増幅器4の非反転入力端子に与えられている。電圧検出回路3から出力される検出電圧Vdetは、誤差増幅器4の反転入力端子に与えられている。位相補償回路5のキャパシタC2は、ノードN2と、誤差増幅器4の反転入力端子との間に接続されている。なお、図8では、キャパシタC2に付随する寄生容量の図示を省略している。誤差増幅器4は、検出電圧Vdetと基準電圧Vrefとの差に応じた誤差増幅信号Sdを制御回路72に出力する。制御回路72は、誤差増幅信号Sdに基づいて、出力電圧Voutが目標値となるように主トランジスタT71の駆動を制御する。具体的には、制御回路72は、誤差増幅信号Sdに基づいて、出力するゲート駆動信号Sgのデューティ比または周波数を可変することにより、出力電圧Voutが一定の値目標値となるようにフィードバック制御を行う。上記した降圧型スイッチングレギュレータ形式の電源回路71についても、第1の実施形態と同様の作用および効果が得られる。なお、電源回路71としては、主トランジスタT71としてPチャネル型のパワーMOSFETを採用した構成に限らず、例えばNチャネル型のパワーMOSFETやバイポーラトランジスタなど、他のトランジスタを採用した構成であってもよい。すなわち、本発明の位相補償回路は、降圧型スイッチングレギュレータ形式の電源回路全般に適用することができる。第8の実施形態以下、第1の実施形態に対し、電源回路の形式を変更した第8の実施形態について図9を参照しながら上記各実施形態と異なる点を主体に説明する。図9は、本実施形態の電源回路の概略的な構成を示している。図9に示す電源回路81は、昇圧型のスイッチングレギュレータ形式であり、主トランジスタT81、基準電圧生成回路2、電圧検出回路3、誤差増幅器4、制御回路82、還流用のダイオードD81、インダクタL81、平滑用のキャパシタC81および位相補償回路5を備えている。電源回路81の各構成要素のうち、主トランジスタT81、ダイオードD81、インダクタL81およびキャパシタC81を除くものは半導体集積回路83として構成されている。主トランジスタT81は、Nチャネル型のパワーMOSFETであり、そのドレインはインダクタL81を通じて電源線7に接続されており、そのソースはグランド線8に接続されている。主トランジスタT81のゲートには、制御回路82から出力されるゲート駆動信号Sgが与えられる。ダイオードD81は、主トランジスタT81のドレインと電源出力端子P3との間に、主トランジスタT81のドレイン側をアノードとして接続されている。キャパシタC81は、電源出力端子P3およびグランド端子P4の間に接続されている。基準電圧生成回路2から出力される基準電圧Vrefは、誤差増幅器4の非反転入力端子に与えられている。電圧検出回路3から出力される検出電圧Vdetは、誤差増幅器4の反転入力端子に与えられている。位相補償回路5のキャパシタC2は、ノードN2と、誤差増幅器4の反転入力端子との間に接続されている。なお、図9では、キャパシタC2に付随する寄生容量の図示を省略している。誤差増幅器4は、検出電圧Vdetと基準電圧Vrefとの差に応じた誤差増幅信号Sdを制御回路82に出力する。制御回路82は、誤差増幅信号Sdに基づいて、出力電圧Voutが目標値となるように主トランジスタT81の駆動を制御する。具体的には、制御回路82は、誤差増幅信号Sdに基づいて、出力するゲート駆動信号Sgのデューティ比または周波数を可変することにより、出力電圧Voutが一定の値目標値となるようにフィードバック制御を行う。上記した昇圧型スイッチングレギュレータ形式の電源回路81についても、第1の実施形態と同様の作用および効果が得られる。なお、電源回路81としては、主トランジスタT81としてNチャネル型のパワーMOSFETを採用した構成に限らず、例えばNPN形のバイポーラトランジスタなど、他のトランジスタを採用した構成であってもよい。すなわち、本発明の位相補償回路は、昇圧型スイッチングレギュレータ形式の電源回路全般に適用することができる。その他の実施形態なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、次のような変形または拡張が可能である。レベルシフト回路としては、出力電圧Voutを入力し、その出力電圧Voutを直流的に接地電位側に所定レベルだけシフトしたシフト電圧Vsを出力する構成であればよい。例えば、図10に示すようなレベルシフト回路を採用することができる。図10aに示すレベルシフト回路は、ダイオードDaおよび抵抗R3を備えている。ダイオードDaのアノードは電源出力端子P3に接続され、ダイオードDaのカソードは抵抗R3を介してグランド線8に接続される。すなわち、ダイオードDaは、電源出力端子P3およびグランド線8の間に順方向に介在する。このような構成により、ダイオードDaおよび抵抗R3の相互接続であるノードN2ダイオードDaのカソードからシフト電圧Vsが出力される。図10aに示すレベルシフト回路における所定レベルは、ダイオードDaの順方向電圧VFに等しくなる。なお、図10aに示すレベルシフト回路は、2つ以上のダイオードDaを直列接続した構成としてもよい。例えば、3つのダイオードDaを直列接続した構成を図10a’に示す。その場合、上記所定レベルは、順方向電圧VFに対し、使用するダイオードの個数を乗じた電圧に等しくなる。図10bに示すレベルシフト回路は、Nチャネル型MOSFETであるトランジスタTbおよび抵抗R3を備えている。トランジスタTbは、飽和結線されたものであり、ドレインゲート間が接続されている。トランジスタTbのドレインは電源出力端子P3に接続され、トランジスタTbのソースは抵抗R3を介してグランド線8に接続される。このような構成により、トランジスタTbのソースおよび抵抗R3の相互接続点であるノードN2からシフト電圧Vsが出力される。図10bに示すレベルシフト回路における所定レベルは、トランジスタTbのしきい値電圧に等しくなる。なお、図10bに示すレベルシフト回路は、2つ以上の飽和結線されたトランジスタTbを直列接続した構成としてもよい。例えば、3つのトランジスタTbを直列接続した構成を図10b’に示す。その場合、上記所定レベルは、しきい値電圧に対し、使用するトランジスタの個数を乗じた電圧に等しくなる。また、トランジスタTbとして、Pチャネル型MOSFETやバイポーラトランジスタを用いた構成としてもよい。図10cに示すレベルシフト回路は、Nチャネル型MOSFETであるトランジスタTcおよび抵抗R3を備えている。トランジスタTcは、寄生ダイオードDcを備えている。トランジスタTcは、ソースゲート間が接続されている。トランジスタTcのソースは電源出力端子P3に接続され、トランジスタTcのドレインは抵抗R3を介してグランド線8に接続される。このような構成により、トランジスタTcのドレインおよび抵抗R3の相互接続点であるノードN2からシフト電圧Vsが出力される。図10cに示すレベルシフト回路における所定レベルは、トランジスタTcの寄生ダイオードDcの順方向電圧VFに等しくなる。なお、図10cに示すレベルシフト回路は、2つ以上のトランジスタTcを直列接続した構成としてもよい。例えば、3つのトランジスタTcを直列接続した構成を図10c’に示す。その場合、上記所定レベルは、順方向電圧VFに対し、使用するトランジスタの個数を乗じた電圧に等しくなる。また、トランジスタTcとして、Pチャネル型MOSFETを用いた構成としてもよい。レベルシフト回路9において、ツェナーダイオードD1は、電源出力端子P3およびグランド線8の間に逆方向に介在すればよい。従って、ツェナーダイオードD1のカソードおよび電源出力端子P3の間や、ツェナーダイオードD1のアノードおよびノードN2の間など、ツェナーダイオードD1に対して直列に抵抗素子が挿入された構成であってもよい。その場合、レベルシフト回路9によりシフトされる電圧値所定レベルは、ツェナーダイオードD1のツェナー電圧Vzに対し、上記抵抗素子による電圧降下分を加えた電圧に等しくなる。図10aに示したレベルシフト回路において、ダイオードDaは、電源出力端子P3およびグランド線8の間に順方向に介在すればよい。従って、ダイオードDaのアノードおよび電源出力端子P3の間や、ダイオードDaのカソードおよびノードN2の間など、ダイオードDaに対して直列に抵抗素子が挿入された構成であってもよい。その場合、レベルシフト回路によりシフトされる電圧値所定レベルは、ダイオードDaの順方向電圧VFに対し、上記抵抗素子による電圧降下分を加えた電圧に等しくなる。なお、ダイオードDaの代わりに飽和結線されたトランジスタTbを用いたレベルシフト回路図10bおよび寄生ダイオードDcを用いたレベルシフト回路図10cについても、図10aに示したレベルシフト回路の上記変形例と同様の変形が可能である。位相補償部10としては、少なくとも一つのキャパシタ容量素子を含む構成であればよい。すなわち、位相補償部10としては、複数のキャパシタを直列接続した構成、複数のキャパシタを並列接続した構成、少なくとも1つのキャパシタと少なくとも1つの抵抗素子との直列回路による構成、上記構成を任意に組み合わせた構成などを採用することができる。位相補償用のキャパシタC2の接続位置は、上記各実施形態において示したものに限らずともよい。すなわち、位相補償用のキャパシタC2は、レベルシフト回路9の出力端子であるノードN2と、誤差増幅器4を構成する増幅回路のうちの少なくとも一つの増幅回路の入力端子との間の経路に介在すればよい。例えば、図1に示した接続位置ノードN2と誤差増幅器4の非反転入力端子との間と、図3に示した接続位置ノードN2と増幅回路23の入力端子との間との両方の接続位置にキャパシタC2を設ける構成であってもよい。位相補償回路を半導体集積回路として構成する際、キャパシタC2は、例えば配線パターンpoly-Siと配線パターンpoly-Siとの間に形成される容量により構成してもよい。この場合、誤差増幅器を構成する増幅回路の入力端子には、2つの配線パターン側の電極のうち、いずれかが接続されることになる。そして、キャパシタC2の各電極のいずれにも図1に示すような寄生容量C3が存在しない。従って、上記構成によれば、キャパシタC2による位相補償の作用を良好に得ることができる。上記各実施形態では、本発明の位相補償回路を備えた電源回路を集積化する構成を例に説明を行ったが、本発明の位相補償回路、および、その位相補償回路を備えた電源回路は、ディスクリート部品により構成することも可能である。その場合にも、回路面積および消費電流の大幅な増加を招くことなく、出力電圧Voutの目標値が比較的高い電源回路の位相補償を行うことができるという効果が得られる。