絶縁表面上に、酸化物半導体層と、前記酸化物半導体層と接するソース電極およびドレイン電極と、前記ソース電極上の絶縁層と、前記ドレイン電極上の絶縁層と、を形成し、前記酸化物半導体層、前記ソース電極、前記ドレイン電極および前記絶縁層上にゲート絶縁層を形成し、前記ソース電極と前記ドレイン電極に挟まれた領域の少なくとも一部と重畳するように、前記ゲート絶縁層上に導電層を形成し、前記導電層を覆うように絶縁膜を形成し、前記導電層における前記ソース電極または前記ドレイン電極と重畳する領域の少なくとも一部が露出するように前記絶縁膜を加工し、前記導電層の露出した領域をエッチングして、前記ソース電極と前記ドレイン電極に挟まれた領域の少なくとも一部と重畳するゲート電極を自己整合的に形成する半導体装置の作製方法。前記ゲート電極の前記ゲート絶縁層の最上面より上部は、前記ソース電極および前記ドレイン電極とは重畳しない請求項1に記載の半導体装置の作製方法。絶縁表面上に、酸化物半導体層と、前記酸化物半導体層と接するソース電極およびドレイン電極と、前記ソース電極上の絶縁層と、前記ドレイン電極上の絶縁層と、を形成し、前記酸化物半導体層、前記ソース電極、前記ドレイン電極および前記絶縁層上にゲート絶縁層を形成し、前記ソース電極と前記ドレイン電極に挟まれた領域の少なくとも一部と重畳するように、前記ゲート絶縁層上に導電層を形成し、前記ゲート絶縁層における前記ソース電極または前記ドレイン電極と重畳する領域の少なくとも一部が露出するように前記導電層を加工して、前記ソース電極と前記ドレイン電極に挟まれた領域の少なくとも一部と重畳するゲート電極を自己整合的に形成する半導体装置の作製方法。前記ゲート電極の上面が前記ゲート絶縁層の最上面より低い請求項3に記載の半導体装置の作製方法。前記ソース電極および前記ドレイン電極は、少なくとも前記酸化物半導体層の上面の一部と接する請求項1乃至4のいずれか一に記載の半導体装置の作製方法。前記酸化物半導体層は、少なくとも前記ソース電極および前記ドレイン電極の上面の一部と接する請求項1乃至4のいずれか一に記載の半導体装置の作製方法。前記ゲート電極を形成する際に残存した前記導電層の一部を加工して、配線を形成する請求項1乃至6のいずれか一に記載の半導体装置の作製方法。前記ソース電極の端部と前記ドレイン電極の端部との間隔が10nm以上200nm以下である請求項1乃至7のいずれか一に記載の半導体装置の作製方法。ところで、酸化物半導体を用いたトランジスタにおいても、トランジスタの動作の高速化、トランジスタの低消費電力化、低価格化、などを達成するためには、トランジスタの微細化を図ることが重要である。しかし、その一方でトランジスタの微細化を図ることにより発生する不良が大きな問題となる。例えば、トランジスタの微細化を図ることにより生じる問題として、導電層を配線や電極に加工する際に用いるマスクの位置がずれ、設計寸法通りにトランジスタを形成できなくなることが挙げられる。特にトップゲート型のトランジスタの作製においてゲート電極を形成する際、酸化物半導体層上のソース電極とドレイン電極に挟まれた領域内にゲート電極を形成することが好ましいが、トランジスタの微細化を図ることによって当該領域は非常に狭くなるため、当該領域上にゲート電極を精確に形成することは困難になる。また、ゲート電極と、酸化物半導体層上のソース電極とドレイン電極に挟まれた領域と、が十分重畳するようにゲート電極を大きく形成すると、ゲート電極と当該トランジスタのソース電極またはドレイン電極とが余分に重畳し、寄生容量の増大を招く恐れがある。酸化物半導体を用いたトランジスタは、室温においてシリコンを用いたトランジスタと比較してオフ電流が小さいことが知られている。しかし、上述のようにゲート電極の位置がずれたり、トランジスタの寄生容量が増大すると、このようなオフ電流に代表される、酸化物半導体を用いたトランジスタのトランジスタ特性が生かされず、一方で当該トランジスタを用いた半導体装置の性能や歩留まりを低下させることになる。そこで、開示する発明の一態様は、不良を抑制しつつ微細化を達成する半導体装置の作製方法を提供することを目的の一とする。開示する発明の一態様は、絶縁表面上に、酸化物半導体層と、酸化物半導体層と接するソース電極およびドレイン電極と、ソース電極上の絶縁層と、ドレイン電極上の絶縁層と、を形成し、酸化物半導体層、ソース電極、ドレイン電極および絶縁層上にゲート絶縁層を形成し、ソース電極とドレイン電極に挟まれた領域の少なくとも一部と重畳するように、ゲート絶縁層上に導電層を形成し、導電層を覆うように絶縁膜を形成し、導電層におけるソース電極またはドレイン電極と重畳する領域の少なくとも一部が露出するように絶縁膜を加工し、導電層の露出した領域をエッチングして、ソース電極とドレイン電極に挟まれた領域の少なくとも一部と重畳するゲート電極を自己整合的に形成する半導体装置の作製方法である。上記において、ゲート電極のゲート絶縁層の最上面より上部は、ソース電極およびドレイン電極とは重畳しないようにすることが好ましい。開示する発明の他の一態様は、絶縁表面上に、酸化物半導体層と、酸化物半導体層と接するソース電極およびドレイン電極と、ソース電極上の絶縁層と、ドレイン電極上の絶縁層と、を形成し、酸化物半導体層、ソース電極、ドレイン電極および絶縁層上にゲート絶縁層を形成し、ソース電極とドレイン電極に挟まれた領域の少なくとも一部と重畳するように、ゲート絶縁層上に導電層を形成し、ゲート絶縁層におけるソース電極またはドレイン電極と重畳する領域の少なくとも一部が露出するように導電層を加工して、ソース電極とドレイン電極に挟まれた領域の少なくとも一部と重畳するゲート電極を自己整合的に形成する半導体装置の作製方法である。上記において、ゲート電極の上面がゲート絶縁層の最上面より低いことが好ましい。また、ソース電極およびドレイン電極は、少なくとも酸化物半導体層の上面の一部と接するようにしても良いし、酸化物半導体層が、少なくともソース電極およびドレイン電極の上面の一部と接するようにしてもよい。また、ゲート電極を形成する際に残存した導電層の一部を加工して、配線を形成するようにしてもよい。また、ソース電極の端部とドレイン電極の端部との間隔が10nm以上200nm以下であることが好ましい。ここで半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば、表示装置や記憶装置、集積回路などは半導体装置に含まれうる。また、上記半導体装置において、半導体は酸化物半導体に限定されず、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等の非晶質半導体、微結晶半導体、多結晶半導体または単結晶半導体などを用いる構成としても良い。また、本明細書等において上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合などをも含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。開示する発明の一態様によって、微細化を図ったトランジスタにおいて、酸化物半導体層上のソース電極とドレイン電極に挟まれた領域内にゲート電極を精確且つ容易に形成し、且つゲート電極が、ソース電極およびドレイン電極と重畳することを防ぎ、寄生容量の増大を抑制することができる。このような効果により、微細化に伴う問題点が解消されることになるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなり、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、従来の半導体装置と同程度の大きさでさらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。このように、開示する発明の一態様によって、不良を抑制しつつ、微細化を達成する半導体装置の作製方法を提供することができる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、半導体装置および半導体装置の作製方法の一形態を、図1乃至図6を用いて説明する。図1乃至図3に、開示する発明の一態様に係る半導体装置の作製方法の例として、トランジスタ200の作製工程の断面図を示す。ここで、図2Bに示すトランジスタ200は、基板100上の、酸化物半導体層102、ソース電極104a、ドレイン電極104b、絶縁層106a、絶縁層106b、ゲート絶縁層108およびゲート電極110aを含む。またゲート絶縁層108上に、ゲート電極110aと同様の材料からなる配線110cが形成されている。ここで、トランジスタ200のチャネル長Lは10nm以上200nm以下とするのが好ましく、より好ましくは20nm以上100nm以下とする。このようにトランジスタの微細化を図り、チャネル長Lを縮小することによりトランジスタの動作高速化および低消費電力化を図ることができる。なお、本明細書中において、チャネル長Lは、ソース電極104aの端部とドレイン電極104bの端部との間隔によって決定されるものとする。また、ゲート絶縁層108上に設けられたゲート電極110aは、酸化物半導体層102上のソース電極104aとドレイン電極104bに挟まれた領域の少なくとも一部と重畳する。さらに、ゲート電極110aにおいてゲート絶縁層108の最上面より上部がソース電極104aおよびドレイン電極104bと重畳しないようにすることが好ましい。このような構成とすることにより、ゲート電極110aを酸化物半導体層102上のソース電極104aとドレイン電極104bに挟まれた領域に精確に形成し、且つ寄生容量の増大を抑制できるので、トランジスタ200に設計通りのトランジスタ特性を有せしめることができる。なお、本明細書中において、ゲート絶縁層の最上面とは、ゲート絶縁層の上面においてソース電極またはドレイン電極と重畳し、且つ基板に対して平行な面を指す。また、ソース電極104a、ドレイン電極104b、をテーパ形状とし、ゲート電極110aにおけるゲート絶縁層108の最上面より下部を逆テーパ形状とする場合、ゲート絶縁層108の最上面より下部において、ゲート電極110aの逆テーパ形状部分はソース電極104aおよびドレイン電極104bと重畳してもよい。その場合、当該箇所で、ゲート電極110aにおいてゲート絶縁層108の最上面より上部がソース電極104aおよびドレイン電極104bと重畳してもよい。以下、図1A乃至図1D、図2Aおよび図2B、図3Aおよび図3Bを用いて、図2Bに示すトランジスタ200の作製工程の一例について説明する。まず、絶縁表面を有する基板100上に、酸化物半導体層102と、酸化物半導体層102と接するソース電極104aおよびドレイン電極104bと、を形成する図1A参照。図1Aに示す構成においては、基板100上に酸化物半導体層102を形成した後に導電層を成膜し、当該導電層をエッチングして、酸化物半導体層102の上面の一部と接するようにソース電極104aおよびドレイン電極104bを形成する。基板100の材質等に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板100として用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板100として用いてもよい。また、基板100として、可撓性基板を用いてもよい。可撓性基板上にトランジスタを設ける場合、例えば、可撓性基板上に直接的にトランジスタを作り込むことができる。ここで、酸化物半導体層102を形成する前に基板100上に下地絶縁層を形成しておくのが好ましい。当該下地絶縁層は、後述するゲート絶縁層108と同様の材料および方法で形成することができる。酸化物半導体層102に用いる材料としては、四元系金属酸化物であるIn-Sn-Ga-Zn-O系の材料や、三元系金属酸化物であるIn-Ga-Zn-O系の材料、In-Sn-Zn-O系の材料、In-Al-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料や、二元系金属酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料、Sn-Mg-O系の材料、In-Mg-O系の材料、In-Ga-O系の材料や、一元系金属の酸化物であるIn-O系の材料、Sn-O系の材料、Zn-O系の材料などを用いることができる。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In-Ga-Zn-O系の材料とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物膜、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。また、酸化物半導体層102は、化学式InMO3ZnOmm>0で表記される材料を用いた薄膜とすることができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。例えば、Mとして、Ga、GaおよびAl、GaおよびMn、またはGaおよびCoなどを用いることができる。また、酸化物半導体層102の厚さは、3nm以上30nm以下とするのが望ましい。酸化物半導体層102を厚くしすぎると例えば、膜厚を50nm以上、トランジスタがノーマリーオンとなってしまうおそれがあるためである。酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。本実施の形態では、酸化物半導体層を、In-Ga-Zn-O系の酸化物半導体成膜用ターゲットを用いたスパッタリング法により形成する。In-Ga-Zn-O系の酸化物半導体成膜用ターゲットとしては、例えば、組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の酸化物半導体成膜用ターゲットを用いることができる。なお、酸化物半導体成膜用ターゲットの材料および組成を上述に限定する必要はない。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比の酸化物半導体成膜用ターゲットを用いることもできる。また、酸化物半導体としてIn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2モル数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル数比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=15:1~1.5:1モル数比に換算するとIn2O3:ZnO=15:2~3:4とする。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。酸化物半導体成膜用ターゲットの充填率は、90以上100以下、好ましくは95以上99.9以下とする。充填率の高い酸化物半導体成膜用ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができるためである。成膜の雰囲気は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水などの不純物の混入を防ぐために、水素、水などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。例えば、酸化物半導体層は、次のように形成することができる。まず、減圧状態に保持された成膜室内に基板100を保持し、基板温度が、200°Cを超えて500°C以下、好ましくは300°Cを超えて500°C以下、より好ましくは350°C以上450°C以下となるように加熱する。次に、成膜室内の残留水分を除去しつつ、水素、水などの不純物が十分に除去された高純度ガスを導入し、上記酸化物半導体成膜用ターゲットを用いて基板100上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水などの不純物より好ましくは炭素原子を含む化合物もなどが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水などの不純物の濃度を低減することができる。成膜中の基板温度が低温例えば、100°C以下の場合、酸化物半導体層に水素、水などの不純物が混入するおそれがあるため、基板100を上述の温度で加熱することが好ましい。基板100を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板は高温となるため、水素結合は熱により切断され、酸化物半導体層に取り込まれにくい。したがって、基板100が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。なお、酸化物半導体層に含まれる水の含有量の測定法としては、昇温脱離分析法TDS:ThermalDesorptionSpectroscopyが挙げられる。例えば、室温から400°C程度に温度を上げていくことにより、200°Cから300°C程度にかけて酸化物半導体層に含まれる水、水素、水酸基などの脱離を観測することができる。成膜条件の一例として、基板とターゲットの間との距離を60mm、圧力を0.4Pa、直流DC電源を0.5kW、基板温度を400°C、成膜雰囲気を酸素酸素流量比率100雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質パーティクル、ごみともいうが軽減でき、膜厚分布も均一となるため好ましい。なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、基板100の表面に付着している粉状物質パーティクル、ごみともいうを除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。このようにして形成された酸化物半導体層102に対して、熱処理を行ってもよい。熱処理を行うことによって、酸化物半導体層102中に含まれる水素、水などの不純物をさらに除去し、酸化物半導体層102の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱処理の温度は、不活性ガス雰囲気下、250°C以上700°C以下、好ましくは450°C以上600°C以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水素、水などの不純物が含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層102は大気に触れさせず、水素、水などの不純物の混入が生じないようにする。ところで、上述の熱処理には水素、水などの不純物を除去する効果があるから、当該熱処理を、脱水化処理や脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を成膜した後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。次に、酸化物半導体層102に対して、酸素を供給する処理酸素ドープ処理などとも呼ぶを行うことが望ましい。酸素を供給する処理としては、酸素雰囲気における熱処理や、酸素プラズマによる処理などがある。また、電界で加速した酸素イオンを照射して、酸素を添加してもよい。なお、酸素の添加をより好適に行うために、基板には電気的なバイアスを加えておいても良い。酸化物半導体層102に酸素ドープ処理を行うことにより、酸化物半導体層102中、酸化物半導体層102界面近傍、または、酸化物半導体層102中および該界面近傍に酸素を含有させることができる。この場合、酸素の含有量は、酸化物半導体層の化学量論比を超える程度とするのが望ましい。なお、酸素ドープ処理を行った酸化物半導体層102に熱処理を行っても良い。当該熱処理の温度は、250°C以上700°C以下、好ましくは400°C以上600°C以下、または基板の歪み点未満とする。当該熱処理により、酸素と酸化物半導体層中に含まれる水素との反応によって生成された水、水酸化物OHなどを酸化物半導体層から除去することができる。また、当該熱処理によって、上述の酸素ドープ処理において酸化物半導体層102などに混入した水素なども除去することができる。熱処理は、水、水素などが十分に低減された窒素、酸素、超乾燥空気CRDSキャビティリングダウンレーザー分光法方式の露点計を用いて測定した場合の水分量が20ppm露点換算で-55°C以下、好ましくは1ppm以下、好ましくは10ppb以下の空気、希ガスアルゴン、ヘリウムなどなどの雰囲気下で行えばよく、特に酸素を含む雰囲気で行うことが好ましい。また、熱処理装置に導入する窒素、酸素、または希ガスの純度は、6N99.9999以上即ち不純物濃度を1ppm以下とするのが好ましく、7N99.99999以上即ち不純物濃度を0.1ppm以下とすると、より好ましい。なお、酸素ドープ処理のタイミングは、上記に限定されない。ただし、脱水化等を目的とする熱処理以降に行うことが望ましい。ソース電極104aおよびドレイン電極104bは、酸化物半導体層102上にスパッタリング法や真空蒸着法などを用いて導電層を形成し、当該導電層を加工して形成する。このようにソース電極104aおよびドレイン電極104bを形成することにより、ソース電極104aおよびドレイン電極104bは、酸化物半導体層102の上面の一部と接することになる。ソース電極104aおよびドレイン電極104bの膜厚を厚くすると、それぞれの電極およびその配線の抵抗を下げる効果があるのみならず、後述するように、ゲート電極110aを厚く形成することができるため、ゲート電極110aの抵抗を下げることにも効果がある。一方で、ゲート電極110aとソース電極104aおよびドレイン電極104bとの間の寄生容量が大きくなる。したがって、ここで、ソース電極104aおよびドレイン電極104bの膜厚は、例えば、50nm以上500nm以下とする。ここで形成されるソース電極104aの端部とドレイン電極104bの端部との間隔によって、トランジスタのチャネル長Lが決定されることになる。トランジスタのチャネル長Lは10nm以上200nm以下とするのが好ましく、より好ましくは20nm以上100nm以下とする。ソース電極104aおよびドレイン電極104bに用いる導電層としては、例えば、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等を用いることができる。ソース電極104aおよびドレイン電極104bは、単層構造としても良いし、積層構造としてもよい。また、アルミニウム、銅などの金属膜の下側または上側の一方または双方にチタン、モリブデン、タングステンなどの高融点金属膜またはそれらの金属窒化物膜窒化チタン膜、窒化モリブデン膜、窒化タングステン膜を積層させた構成を用いても良い。また、ソース電極104aおよびドレイン電極104bに用いる導電層は、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3-SnO2、ITOと略記する、酸化インジウム酸化亜鉛合金In2O3―ZnOまたはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。導電層の加工は、所望の形状のマスクを導電層上に形成した後、当該導電層をエッチングすることによって行うことができる。上述のマスクは、レジストマスクなどを用いることができる。当該レジストマスク形成時の露光には、紫外線やKrFレーザ光やArFレーザ光などを用いるとよい。なお、チャネル長L=25nm未満の露光を行う場合には、例えば、数nm~数10nmと極めて波長が短い超紫外線ExtremeUltravioletを用いて、レジストマスク形成時の露光を行うとよい。超紫外線による露光は、解像度が高く焦点深度も大きい。したがって、トランジスタのチャネル長Lを微細化することが可能であり、回路の動作速度を高めることができる。また、いわゆる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成されたレジストマスクは、複数の膜厚を有する形状となり、アッシングによってさらに形状を変形させることができるため、異なるパターンに加工する複数のエッチング工程に用いることが可能である。このため、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。つまり、工程の簡略化が可能となる。ソース電極104aおよびドレイン電極104bとなる導電層のエッチングには、ウェットエッチングまたはドライエッチングのいずれを用いても良いが、微細加工の観点からドライエッチングを用いることが好適である。所望の形状にエッチングできるよう、材料に合わせてエッチング条件エッチングガスやエッチング液、エッチング時間、温度等を適宜設定するものとする。ソース電極104aおよびドレイン電極104bとなる導電層のエッチングにドライエッチングを用いる場合、エッチングガスとしては、例えば、塩素Cl2、三塩化ホウ素BCl3、四塩化ケイ素SiCl4、四フッ化メタンCF4六フッ化硫黄SF6、三フッ化窒素NF3等を用いることができ、これらのうちから複数を選択した混合ガスを用いることもできる。また、これらに、希ガスヘリウムHe、アルゴンAr、酸素等を添加しても良い。また、図1Aに示すようにソース電極104aおよびドレイン電極104bをテーパ形状としても良い。テーパ角は45°以上90°未満とし、好ましくは60°以上80°以下とすることができる。このようにソース電極104aおよびドレイン電極104bをテーパ形状とすることにより、後に形成されるゲート絶縁層108の被覆性を向上し、段切れを防止することができる。なお、テーパ角とは、テーパ形状を有する層例えば、ソース電極104aまたはドレイン電極104bを、その断面に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。なお、導電層のエッチングの際に、酸化物半導体層102の一部がエッチングされ、溝部凹部を有する酸化物半導体層102となることもある。その後、N2O、N2、またはArなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体層102の表面に付着した水素、水などの不純物を除去してもよい。次に、酸化物半導体層102、ソース電極104aおよびドレイン電極104bを覆うように絶縁層を形成し、フォトマスクを用いて当該絶縁層を加工して、ソース電極104a上に絶縁層106aを、ドレイン電極104b上に絶縁層106bを形成する図1A参照。ここで、絶縁層106aおよび絶縁層106bは、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどの材料を用いて形成することができる。また、絶縁層106aおよび絶縁層106bは、CVD法やスパッタ法等を用いて形成することができる。また絶縁層106aおよび絶縁層106bの膜厚は10nm以上500nm以下とするのが好ましい。絶縁層106a、絶縁層106bの形成は、絶縁層上にレジストマスクを形成し、該レジストマスクを用いたエッチングにより行う。レジストマスクの形成はソース電極104aおよびドレイン電極104bと同様の方法で行うことができ、同じフォトマスクを用いることが好ましい。絶縁層のエッチングには、ウェットエッチングまたはドライエッチングのいずれを用いても良いが、微細加工の観点からドライエッチングを用いることが好適である。絶縁層を所望の形状にエッチングできるよう、材料に合わせてエッチング条件エッチングガスやエッチング液、エッチング時間、温度等を適宜設定するものとする。ただし、トランジスタのチャネル長Lを微細に加工するためには、ドライエッチングを用いるのが好ましい。ドライエッチングに用いるエッチングガスとしては、例えば、六フッ化硫黄SF6、三フッ化窒素NF3、トリフルオロメタンCHF3、オクタフルオロシクロブタンC4F8などのフッ素を含むガス、又は、四フッ化メタンCF4と水素の混合ガス等を用いることができ、希ガスヘリウムHe、アルゴンAr、キセノンXe、一酸化炭素、又は二酸化炭素等を添加しても良い。このように、絶縁層106aおよび絶縁層106bを設けることにより、ソース電極104aとドレイン電極104bに挟まれた領域の凹部を深くすることができるので、後に形成するゲート電極110aの膜厚を十分に厚くすることができる。よって後に形成するゲート電極110aが消失する、またはゲート電極110aの膜厚が極端に薄くなることを防ぐことができる。これにより、ゲート電極110aの導電性を十分に保持することができる。また、絶縁層106aおよび絶縁層106bは必ずしも形成しなくても良い。例えば、ソース電極104aおよびドレイン電極104bの膜厚を十分に厚くする場合、絶縁層106aおよび絶縁層106bを形成しなくても、後に形成するゲート電極110aの膜厚を十分厚くすることができるので、絶縁層106aおよび絶縁層106bを形成しなくてもよい。なお、ここでは、ソース電極104aおよびドレイン電極104bを形成した後で絶縁層106aおよび絶縁層106bを形成する方法について説明したが、本実施の形態はこれに限られるものではない。例えば、酸化物半導体層102の上面の一部と接するようにソース電極104aおよびドレイン電極104bを形成する場合、酸化物半導体層102上に導電層を成膜し、当該導電層上に絶縁層を成膜した後、当該絶縁層および当該導電層を同じレジストマスクを用いて加工して絶縁層106aおよび絶縁層106b、並びにソース電極104aおよびドレイン電極104bを形成することができる。このようにして絶縁層106aおよび絶縁層106b、並びにソース電極104aおよびドレイン電極104bを形成することにより、絶縁層106aの端部がソース電極104aの端部に、絶縁層106bの端部がドレイン電極104bの端部にそれぞれ概略一致するように形成することができるので、絶縁層106aおよび絶縁層106bがソース電極104aおよびドレイン電極104bに対して位置ずれを起こすのを防ぐことができる。また、フォトマスクの枚数を低減することができるので、半導体装置のコスト削減を図ることができる。なお、概略一致は、厳密な一致を要しない意味で用いる。例えば、概略一致の表現は、複数の層を同一のマスクを用いてエッチングして得られた形状における一致の程度を包含する。次に、酸化物半導体層102、ソース電極104a、ドレイン電極104b、絶縁層106aおよび絶縁層106b上にゲート絶縁層108を形成する図1B参照。ゲート絶縁層108は、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどの材料を用いて形成する。また、ゲート絶縁層108は、酸化ガリウムを含む材料を用いて形成することもできる。また、酸化ガリウムを含む材料として、さらに酸化アルミニウムを加えた、酸化アルミニウムガリウムまたは酸化ガリウムアルミニウムを含む材料などを用いてもよい。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量原子よりアルミニウムの含有量原子が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量原子がアルミニウムの含有量原子以上のものを示す。また、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などの比誘電率が高い材料を採用しても良い。ゲート絶縁層108は、上述の材料を用いて単層構造または積層構造で形成することができる。ゲート絶縁層108として酸化ガリウム膜を用いた場合、Ga2O3αα>0とすることが好ましい。αは、3.04以上3.09以下とすることが好ましい。または、ゲート絶縁層108として酸化アルミニウムガリウム膜を用いた場合、AlxGa2-xO3α1<x<2、α>0とすることが好ましい。または、ゲート絶縁層108として酸化ガリウムアルミニウム膜を用いた場合、酸素ドープを行うことにより、AlxGa2-xO3α0<x≦1、α>0とすることが好ましい。なお、酸化物半導体層に用いられる酸化物半導体材料には、ガリウムを含むものが多い。このため、酸化ガリウムを含む材料を用いて、酸化物半導体層と接するゲート絶縁層108を形成する場合には、酸化物半導体層との界面の状態を良好に保つことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。これは、酸化ガリウムを含む材料と、酸化物半導体材料との相性が良いことによる。なお、ゲート絶縁層108に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。つまり、酸化アルミニウムなどを含む材料を加えてゲート絶縁層108を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。例えば、上述のガリウムとアルミニウムを含有する酸化アルミニウムガリウムまたは酸化ガリウムアルミニウムなどの材料を、ゲート絶縁層108に用いても良い。この場合、ガリウムを含有することに起因する効果と、アルミニウムを含有することに起因する効果を合わせて得ることができるため、好適である。例えば、酸化物半導体層と酸化アルミニウムガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層への水の侵入を防ぎ、酸化物半導体層と絶縁層の界面における水素のパイルアップを十分に低減することができる。ゲート絶縁層108は、水素、水などの不純物を混入させない方法を用いて成膜することが好ましい。ゲート絶縁層108に水素、水などの不純物が含まれると、酸化物半導体層への水素、水などの不純物の侵入や、水素、水などの不純物による酸化物半導体層中の酸素の引き抜き、などによって酸化物半導体層が低抵抗化n型化するおそれがあるためである。よって、ゲート絶縁層108はできるだけ水素、水などの不純物が含まれないように作製することが好ましい。例えば、スパッタリング法によって成膜するのが好ましく、成膜する際に用いるスパッタガスとしては、水素、水などの不純物が除去された高純度ガスを用いることが好ましい。スパッタリング法としては、直流電源を用いるDCスパッタリング法、パルス的に直流バイアスを加えるパルスDCスパッタリング法、又はACスパッタリング法などを用いることができる。またゲート絶縁層108の形成後に、不活性ガス雰囲気下、または酸素雰囲気下で熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。当該熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層108が酸素を含む場合、酸化物半導体層102に酸素を供給し、酸化物半導体層102の酸素欠損を補填することができる。この意味において、当該熱処理を、加酸化加酸素化の熱処理と呼ぶこともできる。なお、本実施の形態では、ゲート絶縁層108の形成後に加酸化の熱処理を行っているが、加酸化の熱処理のタイミングはこれに限定されない。例えば、ゲート電極110aの形成後に加酸化の熱処理を行っても良い。また、脱水化または脱水素化の熱処理に続けて加酸化の熱処理を行っても良い。上述のように、脱水化または脱水素化の熱処理と、酸素ドープ処理または加酸化の熱処理とを適用し、酸化物半導体層102中の不純物を低減し、酸素欠損を補填することで、酸化物半導体層102を、その主成分以外の元素不純物元素が極力含まれないように高純度化することができる。高純度化された酸化物半導体層102中にはドナーに由来するキャリアが極めて少ない。次に、少なくともソース電極104aとドレイン電極104bに挟まれた領域の一部と重畳するように、ゲート絶縁層108上に導電層110を成膜する図1B参照。導電層110は、後の工程において、ゲート電極110aおよび配線110cを形成するために用いられる。導電層110は、ソース電極104aおよびドレイン電極104bを形成するために用いた導電層と同様の材料を用いて成膜することができる。また、導電層110はPVD法やCVD法を用いて成膜することができ、絶縁層106aと絶縁層106b並びにソース電極104aとドレイン電極104bに挟まれた凹部に導電層110の一部が埋め込まれるように導電層110を成膜する。次に、導電層110を覆うように絶縁膜112を形成する図1B参照。絶縁膜112は、導電層110をエッチングする際のマスクとして機能する。後の工程において、絶縁膜112は、導電層110の最上面を露出するように加工されるので、上面が基板100に対して平行な平坦化絶縁膜とするのが好ましい。なお、本明細書中において、導電層110の最上面とは、導電層110の上面においてソース電極104aまたはドレイン電極104bと重畳し、且つ基板100に対して平行な面を指す。絶縁膜112として用いる平坦化絶縁膜としては、例えば、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料low-k材料、シロキサン系樹脂、PSGリンガラス、BPSGリンボロンガラス等を用いることができる。絶縁膜112の形成法は、特に限定されず、その材料に応じて、スパッタ法、SOG法、スピンコート、ディップ、スプレー塗布、液滴吐出法インクジェット法、スクリーン印刷、オフセット印刷等、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。なお、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたSi-OSi結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基例えばアルキル基やアリール基やフルオロ基を用いてもよい。また、有機基はフルオロ基を有していてもよい。ただし、導電層110をエッチングする際のマスクとして機能する絶縁膜は、必ずしも平坦化絶縁膜を用いる必要はない。例えば、後の工程において、CMP処理などを用いて当該絶縁膜の加工を行う場合は、図3Aに示すように、導電層110上に平坦化されていない絶縁膜116を形成しても良い。絶縁膜116は酸化シリコン、酸化窒化シリコン等の無機絶縁材料を含む材料を用いて形成することができる。次に、導電層110におけるソース電極104aまたはドレイン電極104bと重畳する領域の少なくとも一部が露出するように絶縁膜112を加工し、絶縁膜112aを形成する図1C参照。ここで、絶縁膜112の全面において当該絶縁膜112の上面から均等な速度で絶縁膜112を除去し、導電層110の最上面を露出させた段階あるいは、導電層110の最上面を露出させた後、導電層110を少し除去した段階でこの操作を停止して、絶縁膜112aを形成することができる。このような絶縁膜112の加工は、アッシング処理、エッチング処理または研磨処理を用いて行うことができ、加工方法は絶縁膜112の材料に合わせて適宜決定すればよい。絶縁膜112のアッシング処理としては、例えば、酸素プラズマアッシングを用いることができる。酸素プラズマによるアッシング処理は、酸素雰囲気下において、高周波電力などにより酸素をプラズマ化し、当該プラズマ化した酸素により絶縁膜112の分解除去を行う。このようにして、絶縁膜112の全面において当該絶縁膜112の上面から均等な速度で絶縁膜112を除去していくことができる。また、このように絶縁膜112を除去することにより、絶縁膜112の残渣や当該残渣の反応物を発生させることなく絶縁膜112を除去することができる。また、絶縁膜112のエッチング処理としては、ウェットエッチングまたはドライエッチングのいずれを用いても良い。絶縁膜112を所望の形状にエッチングできるよう、材料に合わせてエッチング条件エッチングガスやエッチング液、エッチング時間、温度等を適宜設定するものとする。特に、導電層110に対して十分にエッチング選択比をとるように、エッチング条件を設定するようにする。また、絶縁膜112の研磨処理としては、例えば、化学的機械的研磨ChemicalMechanicalPolishing:CMP処理を用いることができる。CMP処理とは、被加工物の表面を基準にし、それにならって表面を化学的機械的な複合作用により、平坦化する手法である。一般的に研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー研磨剤を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。また、図3Aに示すように、導電層110上に平坦化されていない絶縁膜116を形成した場合、CMP処理を用いて絶縁膜116を加工すればよい。CMP処理を用いて絶縁膜116を加工することにより、図3Bに示すように、導電層110の最上面を露出するように絶縁膜116aを形成することができる。なお、図3Bに示す工程以降の工程も絶縁膜112を形成した場合と同様の方法で行うことができる。次に、導電層110の露出した領域をエッチングして、ソース電極104aおよびドレイン電極104bに挟まれた領域の少なくとも一部と重畳するゲート電極110aを自己整合的に形成する図1D参照。ここで、ゲート電極110aを除いて、絶縁膜112aに覆われた部分に導電層110bが残存する。導電層110のエッチングは、ソース電極104aおよびドレイン電極104bと同様の方法で行うことができ、ウェットエッチングまたはドライエッチングのいずれを用いても良いが、微細加工の観点からドライエッチングを用いることが好適である。また、このとき、エッチング条件を適宜設定し、ゲート絶縁層108に対して十分にエッチング選択比をとるようにエッチングを行う。このようにして、ゲート絶縁層108の最上面が露出するまで導電層110のエッチングを行う。通常、フォトマスクを用いてこのようにトランジスタのゲート電極を形成する場合、数nm~数百nm程度ゲート電極の位置がずれることがある。トランジスタのチャネル長が1μm以上ならば大きな問題とはならないが、本実施の形態に示すようにトランジスタの微細化を図る場合、トランジスタ特性に大きな影響を与える不良となり得る。しかし、上述のように、ゲート電極110aを自己整合的に形成することにより、酸化物半導体層102上のソース電極104aとドレイン電極104bに挟まれた領域内にゲート電極110aを精確且つ容易に形成することができる。さらに、ゲート電極110aのゲート絶縁層108の最上面より上部において、ゲート電極110aはソース電極104aおよびドレイン電極104bと重畳しないので、ゲート電極110aとソース電極104aおよびドレイン電極104bとの寄生容量の増大を抑制することができる。以上より、設計通りのトランジスタ特性を有するトランジスタを作製することができる。なお、ソース電極104a、ドレイン電極104b、をテーパ形状とし、ゲート電極110aにおけるゲート絶縁層108の最上面より下部を逆テーパ形状とする場合、ゲート絶縁層108の最上面より下部において、ゲート電極110aの逆テーパ形状部分はソース電極104aおよびドレイン電極104bと重畳してもよい。その場合、当該箇所で、ゲート電極110aにおいてゲート絶縁層108の最上面より上部がソース電極104aおよびドレイン電極104bと重畳してもよい。また、ゲート電極110aはフォトマスクを用いずに形成することができ、作製工程全体におけるフォトマスクの枚数を低減することができるので、半導体装置のコスト削減を図ることができる。次に、ゲート電極110aを覆うようにレジストマスク114aを形成し、導電層110bの一部の上にレジストマスク114bを形成する図2A参照。それから、レジストマスク114aおよびレジストマスク114bを用いて導電層110bを加工して配線110cを形成する図2B参照。レジストマスク114aおよびレジストマスク114bは感光性樹脂などを材料としてスピンコート法などを用いて成膜した後、フォトマスクを用いてフォトリソグラフィにより形成することができる。それから、ゲート電極110aと同様の方法でエッチングを行うことで、配線110cを形成することができる。このようにしてゲート電極110aを形成する際に残存した導電層110bの一部を利用して配線110cを形成することができるので、半導体装置のコスト削減を図ることができる。以上の工程で、微細化を図り、且つゲート電極110aが酸化物半導体層102上のソース電極104aとドレイン電極104bに挟まれた領域に重畳するトランジスタ200を形成することができる図2B参照。以上のように、トランジスタ200に用いられる酸化物半導体層102は水素や水などの不純物が十分に除去され、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層102の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層102中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層102では、キャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。例えば、室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように、i型真性半導体またはi型に限りなく近い酸化物半導体を用いることで、良好な電気特性のトランジスタを得ることができる。以下、図1乃至図3に示す半導体装置の作製方法とは異なる半導体装置の作製方法について、図4乃至図6を参照して説明する。なお、図4乃至図6において、図1乃至図3と対応する箇所については同じ符号を用い、同じ箇所の詳細な説明については省略する。図1乃至図3に示す半導体装置の作製方法においては、酸化物半導体層102上に直接接するようにソース電極104aおよびドレイン電極104bを形成したが、開示する発明の一態様はこれに限られるものではない。例えば、図4Aに示すように、酸化物半導体層102の上面にn層124aおよびn層124bが形成され、ソース電極104aがn層124a上に形成され、ドレイン電極104bがn層124b上に形成されるようなトランジスタ210を形成しても良い。ここでn層124aおよびn層124bは、ソース電極104aおよびドレイン電極104bと酸化物半導体層102の接触抵抗を低減する機能を有する層であり、In-Zn-O系の材料、In-Sn-O系の材料、In-O系の材料、Sn-O系の材料を用いることができる。また、上記の材料にSiO2を含ませてもよい。また、n層124aおよびn層124bの膜厚は1nm以上10nm以下とするのが好ましく、本実施の形態においては、膜厚5nmのn層124aおよびn層124bを用いるものとする。このようなトランジスタ210は、上述のトランジスタ200の作製工程において、酸化物半導体層として機能する膜とn層として機能する膜とを連続して成膜した後で、これらの膜を同時に加工して酸化物半導体層102と島状のn層として機能する膜を形成する。さらに、ソース電極104aおよびドレイン電極104bを形成する際に島状のn層として機能する膜を加工してn層124aおよびn層124bを形成する。なお、ソース電極104aおよびドレイン電極104bを形成した後の工程については、上述の図1乃至図3に示す方法と同様の方法でトランジスタ210を形成することができる。なお、図4Aに示すトランジスタ210においては、酸化物半導体層102の上面のみにn層124aおよびn層124bを形成したが、開示する発明の一態様はこれに限られるものではなく、図4Bに示すように、n層124aおよびn層124bがさらに酸化物半導体層102の側面も覆うようなトランジスタ220を形成しても良い。この場合、トランジスタ210の作製方法とは異なり、島状の酸化物半導体層102を形成した後に、n層として機能する膜とソース電極104aおよびドレイン電極104bとして機能する導電膜とを連続成膜する。それから、これらの膜を同時に島状に加工してソース電極104aおよびドレイン電極104bと、n層124aおよびn層124bを同時に形成する。なお、ソース電極104aおよびドレイン電極104bを形成した後の工程については、上述の図1乃至図3に示す方法と同様の方法でトランジスタ220を形成することができる。このように酸化物半導体層102とソース電極104aおよびドレイン電極104bとの間にn層124aおよびn層124bを形成することにより、酸化物半導体層102とソース電極104aとの接触抵抗および酸化物半導体層102とドレイン電極104bとの接触抵抗よりも低減された接触抵抗を実現することができる。また、n層124aおよびn層124bを形成することによって、寄生抵抗の低減、さらにはバイアス-熱ストレス試験BT試験においてマイナスゲートストレスを印加する前後のオン電流の変化量Ion劣化を抑えることができる。また、図1乃至図3に示す半導体装置の作製方法においては、ソース電極104aおよびドレイン電極104bが酸化物半導体層102の上面の一部と接するようにトランジスタ200を形成したが、開示する発明の一態様はこれに限られるものではない。例えば、図5Aに示すように、酸化物半導体層102がソース電極104aおよびドレイン電極104bの上面の一部と接するようなトランジスタ230を形成しても良い。この場合、トランジスタ200の作製方法とは異なり、絶縁表面を有する基板100上にソース電極104aおよびドレイン電極104bを形成してから、ソース電極104aおよびドレイン電極104bの上面の一部と接するように酸化物半導体層102を形成する。それから、ソース電極104aおよびドレイン電極104b上にそれぞれ絶縁層106aおよび絶縁層106bを形成する。ここで、酸化物半導体層102、ソース電極104a、ドレイン電極104b、絶縁層106aおよび絶縁層106bは、上述の図1乃至図3に示す方法と同様の方法で形成することができる。なお、絶縁層106aおよび絶縁層106bを形成した後の工程については、上述の図1乃至図3に示す方法と同様の方法でトランジスタ230を形成することができる。また、図5Bに示すように、トランジスタ230において、さらにソース電極104aの下にn層124aを形成し、ドレイン電極104bの下にn層124bを形成するようなトランジスタ240を形成しても良い。トランジスタ240はn層124aおよびn層124bは側面において、酸化物半導体層102と接するので、上述のように酸化物半導体層102とソース電極104aとの接触抵抗および酸化物半導体層102とドレイン電極104bとの接触抵抗よりも低減された接触抵抗を実現することができる。また、酸化物半導体層102について、図1乃至図3に示す構成および作製方法とは異なる一例について、図6を参照して説明する。まず、絶縁表面を有する基板100上に、膜厚1nm以上10nm以下の第1の酸化物半導体層を形成する。なお、第1の酸化物半導体層を形成する前に基板100上に下地絶縁層を形成しておくのが好ましい。当該下地絶縁層は、上述のゲート絶縁層108と同様の材料および方法で形成することができる。図6に示す半導体装置の作製方法においては、酸化物半導体用ターゲットIn-Ga-Zn-O系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度400°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚5nmの第1の酸化物半導体層を成膜する。次いで、基板の雰囲気を窒素、または乾燥空気とし、第1の加熱処理を行う。第1の加熱処理の温度は、450°C以上基板の歪み点未満、好ましくは400°C以上650°C以下とする。第1の加熱処理によって第1の結晶性酸化物半導体層102aを形成する図6A参照。次いで、第1の結晶性酸化物半導体層102a上に10nmよりも厚い第2の酸化物半導体層を形成する。本実施の形態では、酸化物半導体用ターゲットIn-Ga-Zn-O系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度400°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚25nmの第2の酸化物半導体層を成膜する。次いで、基板の雰囲気を窒素、または乾燥空気とし、第2の加熱処理を行う。第2の加熱処理の温度は、450°C以上基板の歪み点未満、好ましくは400°C以上650°C以下とする。第2の加熱処理によって第2の結晶性酸化物半導体層102bを形成する図6B参照。1回目及び2回目の加熱処理温度を650°Cよりも高い温度で加熱処理を行うと、ガラス基板の収縮により酸化物半導体層にクラック厚さ方向に伸びるクラックが形成されやすい。従って、1回目及び2回目の加熱処理温度や、スパッタ成膜時の基板温度を650°C以下のプロセスとすることで、大面積のガラス基板上に信頼性の高いトランジスタを作製することができる。このようにして形成された第1の結晶性酸化物半導体層102a上に第2の結晶性酸化物半導体層102bが積層された酸化物半導体層を用いて、上述の図1乃至図3に示す方法と同様の方法でトランジスタを作製することによりトランジスタ250を形成することができる図6C参照。図6Cに示すトランジスタ250において、第1の結晶性酸化物半導体層102a、及び第2の結晶性酸化物半導体層102bは、少なくとも一部が結晶化して得られた結晶層の表面に対して垂直方向にc軸配向をしており、信頼性が高められたトランジスタ250が実現する。また、図6Cの構造において、トランジスタ250の酸化物半導体積層は、ゲート絶縁層との界面に沿った方向において、秩序化がきれいにできている。その界面に沿ってキャリアが流れる場合、酸化物半導体積層には直接バイアスがかからない、あたかもフローティング状態のようになるため、光照射が行われ、またはBTストレスが与えられても、トランジスタ特性の劣化は抑制され、または低減される。以上に示す構成、方法などは、お互いに適宜組み合わせて用いることができる。以上のように、微細化を図ったトランジスタにおいても、ゲート電極110aを自己整合的に形成することにより、酸化物半導体層102上のソース電極104aとドレイン電極104bに挟まれた領域内にゲート電極110aを精確且つ容易に形成することができる。さらに、ゲート電極110aがソース電極104aおよびドレイン電極104bと重畳することを防ぎ、ゲート電極110aとソース電極104aおよびドレイン電極104bとの寄生容量の増大を抑制することができる。以上より、微細化に伴う不良を抑制し、設計通りのトランジスタ特性を有するトランジスタを作製することができる。このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、従来の半導体装置と同程度の大きさでさらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、実施の形態1とは異なる、開示する発明の一態様に係る半導体装置の作製方法の一形態を、図7を参照して説明する。なお、図7において、図1乃至図3と対応する箇所については同じ符号を用い、同じ箇所の詳細な説明については省略する。図7に、開示する発明の一態様に係る半導体装置の作製方法の例として、トランジスタ300の作製工程の断面図を示す。ここで、図7Dに示すトランジスタ300は、基板100上の、酸化物半導体層102、ソース電極104a、ドレイン電極104b、絶縁層106a、絶縁層106b、ゲート絶縁層108およびゲート電極120aを含む。またゲート絶縁層108上に、ゲート電極120aと同様の材料からなる配線120cが形成されている。ここで、トランジスタ300のチャネル長Lは10nm以上200nm以下とするのが好ましく、より好ましくは20nm以上100nm以下とする。このようにトランジスタの微細化を図り、チャネル長Lを縮小することによりトランジスタの動作高速化および低消費電力化を図ることができる。また、ゲート絶縁層108上に設けられたゲート電極120aは、酸化物半導体層102上のソース電極104aとドレイン電極104bに挟まれた領域の少なくとも一部と重畳する。さらに、ゲート電極120aの上面がゲート絶縁層108の最上面より低くなるようにする。このような構成とすることにより、ゲート電極120aを酸化物半導体層102上のソース電極104aとドレイン電極104bに挟まれた領域に精確に形成し、且つ寄生容量の増大を抑制できるので、トランジスタ300に設計通りのトランジスタ特性を有せしめることができる。以下、図7A乃至図7Dを用いて、図7Dに示すトランジスタ300の作製工程の一例について説明する。まず、図1Aに示す半導体装置の作製方法と同様の方法を用いて酸化物半導体層102、ソース電極104aおよびドレイン電極104b、絶縁層106aおよび絶縁層106bを作製する。酸化物半導体層102、ソース電極104aおよびドレイン電極104b、絶縁層106aおよび絶縁層106bの詳細については、先の実施の形態の記載を参酌することができる。次に、図1Bに示す半導体装置の作製方法と同様の方法を用いてゲート絶縁層108を形成し、ゲート絶縁層108上に導電層120を形成する図7A参照。ゲート絶縁層108および導電層120の詳細については、先の実施の形態のゲート絶縁層108および導電層110の記載を参酌することができる。次に、ゲート絶縁層108におけるソース電極104aまたはドレイン電極104bと重畳する領域の少なくとも一部が露出するように導電層120を加工し、ソース電極104aおよびドレイン電極104bに挟まれた領域の少なくとも一部と重畳するゲート電極120aを自己整合的に形成する図7B参照。ここで、ゲート電極120aを形成する際に導電層120bが残存する。導電層120の加工はCMP処理などの研磨処理を用いることにより、導電層120のソース電極104aおよびドレイン電極104bと重畳する領域において、当該導電層120の上面から均等な速度で導電層120を除去していくことができる。除去し、ゲート絶縁層108の最上面を露出させた段階あるいは、ゲート絶縁層108の最上面を露出させた後、ゲート絶縁層108を少し除去した段階でこの操作を停止する。これにより、ゲート絶縁層108の最上面を露出させるようにゲート電極120a、導電層120bを形成することができる。CMP処理は導電層120の材料に合わせて条件を適宜設定して行えばよい。また、導電層120のソース電極104aおよびドレイン電極104bに挟まれた領域における膜厚が十分厚い場合には、ゲート絶縁層108の最上面が露出するまで導電層120をエッチングしてゲート電極120aを形成しても良い。この場合、ゲート電極120aの上面がエッチングされ、ゲート電極120aの上面が凹状の形状になる場合がある。また、図7Bにおいて、導電層120bにあたる部分も同時にエッチングされるため、導電層120bが形成されない場合がある。なお、導電層120のエッチングは、ウェットエッチングまたはドライエッチングのいずれを用いても良い。導電層120を所望の形状にエッチングできるよう、材料に合わせてエッチング条件エッチングガスやエッチング液、エッチング時間、温度等を適宜設定するものとする。特に、ゲート絶縁層108に対して十分にエッチング選択比をとるように、エッチング条件を設定するようにする。次に、ゲート電極120aを覆うようにレジストマスク114aを形成し、導電層120bの一部の上にレジストマスク114bを形成する図7C参照。それから、レジストマスク114aおよびレジストマスク114bを用いて導電層120bを加工して配線120cを形成する図7D参照。レジストマスク114aおよびレジストマスク114bの詳細については、先の実施の形態の記載を参酌することができる。また、配線120cは、先の実施の形態に示す配線110cと同様の方法でエッチングを行って形成することができる。このようにしてゲート電極120aを形成する際に残存した導電層120bの一部を利用して配線120cを形成することができるので、半導体装置のコスト削減を図ることができる。以上の工程で、微細化を図り、且つゲート電極120aが酸化物半導体層102上のソース電極104aとドレイン電極104bに挟まれた領域に重畳するトランジスタ300を形成することができる図7D参照。なお、本実施の形態に示す半導体装置の作製方法においても、先の実施の形態と同様に、図4乃至図6に示す半導体装置の作製方法を適宜組み合わせて用いることができる。以上のように、微細化を図ったトランジスタにおいても、ゲート電極120aを自己整合的に形成することにより、酸化物半導体層102上のソース電極104aとドレイン電極104bに挟まれた領域内にゲート電極120aを精確且つ容易に形成することができる。さらに、ゲート電極120aがソース電極104aおよびドレイン電極104bと重畳することを防ぎ、ゲート電極120aとソース電極104aおよびドレイン電極104bとの寄生容量の増大を抑制することができる。以上より、微細化に伴う不良を抑制し、設計通りのトランジスタ特性を有するトランジスタを作製することができる。このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、先の実施の形態に示す半導体装置の作製方法を用いて形成する半導体装置の一例として、記憶媒体メモリ素子を示す。本実施の形態では、先の実施の形態において示す半導体装置の作製方法で形成した、酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタとを同一基板上に形成する。図8は、半導体装置の構成の一例である。図8Aには、半導体装置の断面を、図8Bには、半導体装置の平面を、それぞれ示す。ここで、図8Aは、図8BのC1-C2およびD1-D2における断面に相当する。また、図8Cには、上記半導体装置をメモリ素子として用いる場合の回路図の一例を示す。図8Aおよび図8Bに示される半導体装置は、下部に第1の半導体材料を用いたトランジスタ500を有し、上部に先の実施の形態で示したトランジスタ200を有する。なお、トランジスタ200は、第2の半導体材料として酸化物半導体を用いている。本実施の形態では、第1の半導体材料を酸化物半導体以外の半導体材料とする。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。なお、本実施の形態においては、トランジスタ200を用いて記憶媒体を構成する例を示すが、トランジスタ200に代えて、先の実施の形態で示したトランジスタ210、トランジスタ220、トランジスタ230、トランジスタ240、トランジスタ250またはトランジスタ300等を適用可能であることは、いうまでもない。図8におけるトランジスタ500は、半導体材料例えば、シリコンなどを含む基板400に設けられたチャネル形成領域416と、チャネル形成領域416を挟むように設けられた不純物領域420と、不純物領域420に接する金属化合物領域424と、チャネル形成領域416上に設けられたゲート絶縁層408と、ゲート絶縁層408上に設けられたゲート電極410と、を有する。半導体材料を含む基板400は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。なお、一般にSOI基板は、絶縁表面上にシリコン半導体膜が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体膜が設けられた構成の基板も含む。つまり、SOI基板が有する半導体膜は、シリコン半導体膜に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体膜が設けられた構成のものが含まれるものとする。基板400上にはトランジスタ500を囲むように素子分離絶縁層406が設けられており、トランジスタ500を覆うように絶縁層428および絶縁層430が設けられている。なお、高集積化を実現するためには、図8に示すようにトランジスタ500がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ500の特性を重視する場合には、ゲート電極410の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域420を設けても良い。トランジスタ500はシリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いて作製することができる。このようなトランジスタ500は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。なお、トランジスタ500を形成した後、トランジスタ200および容量素子520の形成前の処理として、絶縁層428や絶縁層430にCMP処理を施して、ゲート電極410の上面を露出させる。ゲート電極410の上面を露出させる処理としては、CMP処理の他にエッチング処理などを適用することも可能であるが、トランジスタ200の特性を向上させるために、絶縁層428や絶縁層430の表面は可能な限り平坦にしておくことが望ましい。また、トランジスタ200は先の実施の形態で示したように、酸化物半導体層102、ソース電極104a、ドレイン電極104b、絶縁層106a、絶縁層106b、ゲート絶縁層108およびゲート電極110aを含み、詳細については、実施の形態1の記載を参酌することができる。また、トランジスタ200に代表される上部のトランジスタは、実施の形態1または実施の形態2に記載の方法で作製することができる。ここで、ソース電極104aはゲート電極410と接するように設けられるので、トランジスタ500のゲート電極410とトランジスタ200のソース電極104aとが接続される。また、先の実施の形態で示した配線110cを、ゲート絶縁層108を介してソース電極104a上に設けることにより、容量素子520を形成することができる。なお、容量が不要の場合は、容量素子520を設けない構成とすることも可能である。また、ゲート絶縁層108、ゲート電極110aおよび配線110c上に、絶縁層151および絶縁層152が形成される。絶縁層151および絶縁層152は、スパッタ法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ガリウム等の無機絶縁材料を含む材料を用いて形成することができる。また、絶縁層152上に配線156が形成されている。配線156は、絶縁層106b、ゲート絶縁層108、絶縁層151および絶縁層152に設けられた開口に形成された電極154を介してドレイン電極104bと電気的に接続されている。電極154は、例えば、開口を含む領域にPVD法やCVD法などを用いて導電膜を形成した後、エッチング処理やCMPといった方法を用いて、上記導電膜の一部を除去することにより形成することができる。配線156は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、配線156は、ソース電極104aおよびドレイン電極104bと同様の材料で形成することができる。図8Cには、上記半導体装置をメモリ素子として用いる場合の回路図の一例を示す。図8Cにおいて、トランジスタ200のソース電極またはドレイン電極の一方と、容量素子520の電極の一方と、トランジスタ500のゲート電極と、は電気的に接続されている。また、第1の配線1stLine:ソース線とも呼ぶとトランジスタ500のソース電極とは、電気的に接続され、第2の配線2ndLine:ビット線とも呼ぶとトランジスタ500のドレイン電極とは、電気的に接続されている。また、第3の配線3rdLine:第1の信号線とも呼ぶとトランジスタ200のソース電極またはドレイン電極の他方とは、電気的に接続され、第4の配線4thLine:第2の信号線とも呼ぶと、トランジスタ200のゲート電極とは、電気的に接続されている。そして、第5の配線5thLine:ワード線とも呼ぶと、容量素子520の電極の他方は電気的に接続されている。酸化物半導体を用いたトランジスタ200は、オフ電流が極めて小さいという特徴を有しているため、トランジスタ200をオフ状態とすることで、トランジスタ200のソース電極またはドレイン電極の一方と、容量素子520の電極の一方と、トランジスタ500のゲート電極とが電気的に接続されたノード以下、ノードFGの電位を極めて長時間にわたって保持することが可能である。そして、容量素子520を有することにより、ノードFGに与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。半導体装置に情報を記憶させる場合書き込みは、まず、第4の配線の電位を、トランジスタ200がオン状態となる電位にして、トランジスタ200をオン状態とする。これにより、第3の配線の電位が、ノードFGに供給され、ノードFGに所定量の電荷が蓄積される。ここでは、異なる二つの電位レベルを与える電荷以下、ローLowレベル電荷、ハイHighレベル電荷というのいずれかが与えられるものとする。その後、第4の配線の電位を、トランジスタ200がオフ状態となる電位にして、トランジスタ200をオフ状態とすることにより、ノードFGが浮遊状態となるため、ノードFGには所定の電荷が保持されたままの状態となる。以上のように、ノードFGに所定量の電荷を蓄積及び保持させることで、メモリセルに情報を記憶させることができる。トランジスタ200のオフ電流は極めて小さいため、ノードFGに供給された電荷は長時間にわたって保持される。したがって、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となり、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。記憶された情報を読み出す場合読み出しは、第1の配線に所定の電位定電位を与えた状態で、第5の配線に適切な電位読み出し電位を与えると、ノードFGに保持された電荷量に応じて、トランジスタ500は異なる状態をとる。一般に、トランジスタ500をnチャネル型とすると、ノードFGにHighレベル電荷が保持されている場合のトランジスタ500の見かけのしきい値電圧Vth_Hは、ノードFGにLowレベル電荷が保持されている場合のトランジスタ500の見かけのしきい値電圧Vth_Lより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ500をオン状態とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、ノードFGに保持された電荷を判別できる。例えば、書き込みにおいて、Highレベル電荷が与えられていた場合には、第5の配線の電位がV0>Vth_Hとなれば、トランジスタ500はオン状態となる。Lowレベル電荷が与えられていた場合には、第5の配線の電位がV0<Vth_Lとなっても、トランジスタ500はオフ状態のままである。このため、第5の配線の電位を制御して、トランジスタ500のオン状態またはオフ状態を読み出す第2の配線の電位を読み出すことで、記憶された情報を読み出すことができる。また、記憶させた情報を書き換える場合においては、上記の書き込みによって所定量の電荷を保持したノードFGに、新たな電位を供給することで、ノードFGに新たな情報に係る電荷を保持させる。具体的には、第4の配線の電位を、トランジスタ200がオン状態となる電位にして、トランジスタ200をオン状態とする。これにより、第3の配線の電位新たな情報に係る電位が、ノードFGに供給され、ノードFGに所定量の電荷が蓄積される。その後、第4の配線の電位をトランジスタ200がオフ状態となる電位にして、トランジスタ200をオフ状態とすることにより、ノードFGには、新たな情報に係る電荷が保持された状態となる。すなわち、ノードFGに第1の書き込みによって所定量の電荷が保持された状態で、第1の書き込みと同様の動作第2の書き込みを行うことで、記憶させた情報を上書きすることが可能である。本実施の形態で示すトランジスタ200は、高純度化され、真性化された酸化物半導体層102を用いることで、トランジスタ200のオフ電流を十分に低減することができる。また、酸化物半導体層102を酸素過剰な層とすることで、トランジスタ200の電気的特性変動が抑制されており、電気的に安定なトランジスタとすることができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能で、信頼性の高い半導体装置が得られる。さらに、ゲート電極110aを自己整合的に形成することにより、酸化物半導体層102上のソース電極104aとドレイン電極104bに挟まれた領域内にゲート電極110aを精確且つ容易に形成することができる。さらに、ゲート電極110aがソース電極104aおよびドレイン電極104bと重畳することを防ぎ、ゲート電極110aとソース電極104aおよびドレイン電極104bとの寄生容量の増大を抑制することができる。以上より、微細化に伴う不良を抑制し、設計通りのトランジスタ特性を有するトランジスタを作製することができる。このように、本実施の形態において示す半導体装置では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になるので、集積度が十分に高められた半導体装置が実現される。また、本実施の形態において示す半導体装置では、トランジスタ500とトランジスタ200を重畳させることで、集積度が十分に高められた半導体装置が実現される。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態4本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図9を用いて説明する。図9Aおよび図9Bは、図8A乃至図8Cに示す半導体装置以下、メモリセル550とも記載する。を複数用いて形成される半導体装置の回路図である。図9Aは、メモリセル550が直列に接続された、いわゆるNAND型の半導体装置の回路図であり、図9Bは、メモリセル550が並列に接続された、いわゆるNOR型の半導体装置の回路図である。図9Aに示す半導体装置は、ソース線SL、ビット線BL、第1信号線S1、複数本の第2信号線S2、複数本のワード線WL、複数のメモリセル550を有する。図9Aでは、ソース線SLおよびビット線BLを1本ずつ有する構成となっているが、これに限られることなく、ソース線SLおよびビット線BLを複数本有する構成としてもよい。各メモリセル550において、トランジスタ500のゲート電極と、トランジスタ200のソース電極またはドレイン電極の一方と、容量素子520の電極の一方とは、電気的に接続されている。また、第1信号線S1とトランジスタ200のソース電極またはドレイン電極の他方とは、電気的に接続され、第2信号線S2と、トランジスタ200のゲート電極とは、電気的に接続されている。そして、ワード線WLと、容量素子520の電極の他方は電気的に接続されている。また、メモリセル550が有するトランジスタ500のソース電極は、隣接するメモリセル550のトランジスタ500のドレイン電極と電気的に接続され、メモリセル550が有するトランジスタ500のドレイン電極は、隣接するメモリセル550のトランジスタ500のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセルのうち、一方の端に設けられたメモリセル550が有するトランジスタ500のドレイン電極は、ビット線BLと電気的に接続される。また、直列に接続された複数のメモリセルのうち、他方の端に設けられたメモリセル550が有するトランジスタ500のソース電極は、ソース線SLと電気的に接続される。図9Aに示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行の第2の信号線S2にトランジスタ200がオン状態となる電位を与え、書き込みを行う行のトランジスタ200をオン状態にする。これにより、指定した行のトランジスタ500のゲート電極に第1の信号線S1の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線WLに、トランジスタ500のゲート電極に与えられた電荷によらず、トランジスタ500がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ500をオン状態とする。それから、読み出しを行う行のワード線WLに、トランジスタ500のゲート電極が有する電荷によって、トランジスタ500のオン状態またはオフ状態が選択されるような電位読み出し電位を与える。そして、ソース線SLに定電位を与え、ビット線BLに接続されている読み出し回路図示しないを動作状態とする。ここで、ソース線SL-ビット線BL間の複数のトランジスタ500は、読み出しを行う行を除いてオン状態となっているため、ソース線SL-ビット線BL間のコンダクタンスは、読み出しを行う行のトランジスタ500の状態オン状態またはオフ状態によって決定される。読み出しを行う行のトランジスタ500のゲート電極が有する電荷によって、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線BLの電位は異なる値をとることになる。ビット線BLの電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。図9Bに示す半導体装置は、ソース線SL、ビット線BL、第1信号線S1、第2信号線S2、およびワード線WLをそれぞれ複数本有し、複数のメモリセル550を有する。各トランジスタ500のゲート電極と、トランジスタ200のソース電極またはドレイン電極の一方と、容量素子520の電極の一方とは、電気的に接続されている。また、ソース線SLとトランジスタ500のソース電極とは、電気的に接続され、ビット線BLとトランジスタ500のドレイン電極とは、電気的に接続されている。また、第1信号線S1とトランジスタ200のソース電極またはドレイン電極の他方とは、電気的に接続され、第2信号線S2と、トランジスタ200のゲート電極とは、電気的に接続されている。そして、ワード線WLと、容量素子520の電極の他方は電気的に接続されている。図9Bに示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は、上述の図9Aに示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線WLに、トランジスタ500のゲート電極に与えられた電荷によらず、トランジスタ500がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ500をオフ状態とする。それから、読み出しを行う行のワード線WLに、トランジスタ500のゲート電極が有する電荷によって、トランジスタ500のオン状態またはオフ状態が選択されるような電位読み出し電位を与える。そして、ソース線SLに定電位を与え、ビット線BLに接続されている読み出し回路図示しないを動作状態とする。ここで、ソース線SL-ビット線BL間のコンダクタンスは、読み出しを行う行のトランジスタ500の状態オン状態またはオフ状態によって決定される。つまり、読み出しを行う行のトランジスタ500のゲート電極が有する電荷によって、ビット線BLの電位は異なる値をとることになる。ビット線BLの電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。なお、上記においては、各メモリセル550に保持させる情報量を1ビットとしたが、本実施の形態に示す記憶装置の構成はこれに限られない。トランジスタ500のゲート電極に与える電位を3以上用意して、各メモリセル550が保持する情報量を増加させても良い。例えば、トランジスタ500のゲート電極にあたえる電位を4種類とする場合には、各メモリセルに2ビットの情報を保持させることができる。本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態5本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図10を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図10Aは、ノート型のパーソナルコンピュータであり、筐体601、筐体602、表示部603、キーボード604などによって構成されている。筐体601と筐体602内には、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小型、高速動作、低消費電力、といった特徴を備えたノート型のパーソナルコンピュータが実現される。図10Bは、携帯情報端末PDAであり、本体611には、表示部613と、外部インターフェイス615と、操作ボタン614等が設けられている。また、携帯情報端末を操作するスタイラス612などを備えている。本体611内には、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小型、高速動作、低消費電力、といった特徴を備えた携帯情報端末が実現される。図10Cは、電子ペーパーを実装した電子書籍であり、電子書籍620は、筐体621と筐体623の2つの筐体で構成されている。筐体621及び筐体623には、それぞれ表示部625及び表示部627が設けられている。筐体621と筐体623は、軸部637により接続されており、該軸部637を軸として開閉動作を行うことができる。また、筐体621は、電源631、操作キー633、スピーカー635などを備えている。筐体621、筐体623の少なくとも一には、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小型、高速動作、低消費電力、といった特徴を備えた電子書籍が実現される。図10Dは、携帯電話機であり、筐体640と筐体641の2つの筐体で構成されている。さらに、筐体640と筐体641は、スライドし、図10Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体641は、表示パネル642、スピーカー643、マイクロフォン644、ポインティングデバイス646、カメラ用レンズ647、外部接続端子648などを備えている。また、筐体640は、携帯電話機の充電を行う太陽電池セル649、外部メモリスロット650などを備えている。また、表示パネル642はタッチパネル機能を備えており、図10Dには映像表示されている複数の操作キー645を点線で示している。また、アンテナは、筐体641に内蔵されている。筐体640と筐体641の少なくとも一には、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小型、高速動作、低消費電力、といった特徴を備えた携帯電話機が実現される。図10Eは、デジタルカメラであり、本体661、表示部667、接眼部663、操作スイッチ664、表示部665、バッテリー666などによって構成されている。本体661内には、先の実施の形態に示す微細化された半導体装置が設けられている。そのため、小型、高速動作、低消費電力、といった特徴を備えたデジタルカメラが実現される。図10Fは、テレビジョン装置であり、テレビジョン装置670は、筐体671、表示部673、スタンド675などで構成されている。テレビジョン装置670の操作は、筐体671が備えるスイッチや、リモコン操作機680により行うことができる。筐体671及びリモコン操作機680には、先の実施の形態に示す微細化された半導体装置が搭載されている。そのため、高速動作、低消費電力、といった特徴を備えたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、小型、高速動作、低消費電力、といった特徴を備えた電子機器が実現される。