第1チャネル型のHEMTを有し、前記HEMTは、基板の主面上において素子分離領域に取り囲まれた活性領域に形成されたチャネル層と、前記チャネル層上に形成された電子供給層と、前記電子供給層とショットキー接続するゲート電極と、前記電子供給層とオーミック接続するソース電極およびドレイン電極とを含み、前記ゲート電極は、平面において第1方向および前記第1方向と交差する第2方向に沿って延在していることを特徴とする半導体装置。請求項1記載の半導体装置において、前記HEMTは、通信機器のアンテナスイッチ回路におけるスイッチング素子であることを特徴とする半導体装置。請求項2記載の半導体装置において、前記ゲート電極のゲート長は、1μm以下であることを特徴とする半導体装置。請求項3記載の半導体装置において、前記ゲート電極は、前記第1方向および前記第2方向に沿って延在する電極が連続的に接続された構造となっていることを特徴とする半導体装置。請求項4記載の半導体装置において、前記ゲート電極は、前記HEMTのゲートとなる第1ゲート部と、上層の配線が接続する第2ゲート部とから形成され、前記第1ゲート部は、前記素子分離領域上には延在しないように前記活性領域上に配置されていることを特徴とする半導体装置。請求項1記載の半導体装置において、前記第1方向と前記第2方向とは直交することを特徴とする半導体装置。請求項2記載の半導体装置において、前記通信機器は移動体通信機器であることを特徴とする半導体装置。請求項1記載の半導体装置において、前記基板は、化合物半導体を主成分とすることを特徴とする半導体装置。請求項8記載の半導体装置において、前記化合物半導体は、ガリウムヒ素であることを特徴とする半導体装置。請求項1記載の半導体装置において、前記電子供給層は第1導電型であり、前記素子分離領域は、前記基板に第2導電型の不純物を導入することで形成されていることを特徴とする半導体装置。請求項10記載の半導体装置において、前記第2導電型の不純物は、水素イオンまたはホウ素イオンであることを特徴とする半導体装置。第1チャネル型のHEMTを有し、前記HEMTは、基板の主面上において素子分離領域に取り囲まれた活性領域に形成されたチャネル層と、前記チャネル層上に形成された電子供給層と、前記電子供給層とショットキー接続するゲート電極と、前記電子供給層とオーミック接続するソース電極およびドレイン電極とを含み、前記ゲート電極は、平面において第1方向および前記第1方向と交差する第2方向に沿って延在し、前記ゲート電極のゲート長は、1μm以下であり、前記基板は、化合物半導体を主成分としていることを特徴とする半導体装置。請求項12記載の半導体装置において、前記HEMTは、通信機器のアンテナスイッチ回路におけるスイッチング素子であることを特徴とする半導体装置。請求項13記載の半導体装置において、前記ゲート電極は1本であり、連続して前記第1方向および前記第2方向に沿って延在していることを特徴とする半導体装置。請求項14記載の半導体装置において、前記ゲート電極は、前記HEMTのゲートとなる第1ゲート部と、上層の配線が接続する第2ゲート部とから形成され、前記第1ゲート部は、前記素子分離領域上には延在しないように前記活性領域上に配置されていることを特徴とする半導体装置。請求項13記載の半導体装置において、前記通信機器は移動体通信機器であることを特徴とする半導体装置。請求項12記載の半導体装置において、前記化合物半導体は、ガリウムヒ素であることを特徴とする半導体装置。請求項12記載の半導体装置において、前記電子供給層は第1導電型であり、前記素子分離領域は、前記基板に第2導電型の不純物を導入することで形成されていることを特徴とする半導体装置。HEMTは、化合物半導体ヘテロ接合で形成される2次元電子ガス層を電流チャネルとして用いた高速電界効果トランジスタであり、高移動度電子をソースドレインのオーミック電極で接続し、ゲート電極により電流を制御することによってFETFieldEffectTransistor動作させるものである。また、移動体通信、無線LANLocalAreaNetworkおよび衝突防止レーダーなどの情報システムにて使用される電波の周波数帯域はマイクロ波領域からミリ波領域へと高くなっていることから、高い電子移動度を有するHEMTはそれら情報システムに含まれる回路中での使用に適している。本発明者らは、HEMTを、たとえば携帯電話などの移動体通信機器に搭載される高周波RF;RadioFrequencyモジュールに含まれる高周波回路の1つであるアンテナスイッチ回路中にて、スイッチング素子として適用する技術について検討している。その中で、本発明者らは以下のような課題を見出した。その課題について図44~図50を用いて説明する。図44は本発明者らが検討した高周波増幅用のHEMT素子の構造の一例の要部平面図であり、図45は図44中のA-A線に沿った断面図である。また、図46は本発明者らが検討したHEMT素子の構造の他の一例の要部平面図であり、図47は図46中のA-A線に沿った断面図である。本発明者らが検討したHEMT素子は、GaAsガリウムヒ素を主成分とし001面を主面とする半導体基板101上において、ソース電極102とドレイン電極103との間にてゲート電極104が、いわゆる逆メサ方向と呼ばれる[-1-10]方向に向かって延在するように配置されている。なお、図44は逆メサ方向に向かって延在するゲート電極104のフィンガー部が1本の平面構造を示したものであり、図46は逆メサ方向に向かって延在するゲート電極104のフィンガー部が2本の平面構造を示したものである。また、図48に示すように、図44および図46に示したような構造のソース電極102、ドレイン電極103およびゲート電極104が、それぞれソース配線105、ドレイン配線106およびゲート配線107によって複数個まとめられて1ブロックとなり、さらに複数ブロックが並列にまとめられて最終的なHEMT素子となっている。なお、図48は、図46に示した構造を2個並列に接続した構造の要部平面図であり、図49は図48中のA-A線に沿った断面図である。ゲート電極104を逆メサ方向に向かって延在させるのは、半導体基板101を形成するGaAsの結晶が反転対称性を有しておらず、たとえば方向が90°異なる[-1-10]方向と[1-10]方向とでは、応力に対するピエゾ電気効果によって発生した電荷の極性が逆になるからである。すなわち、半導体基板101の主面においては、[-1-10]方向と[1-10]方向とでは方向が90°異なるが、図50に示すように、ゲート電極104が[-1-10]方向に沿って延在している場合と[1-10]方向に沿って延在している場合とでは、HEMTの電気的特性の基本であるしきい電圧や電流の温度依存性などが異なってくる。たとえば、しきい電圧については、応力が働いていない状態の時に比べて変化が生じ、[-1-10]方向と[1-10]方向とでは、変化の方向は逆方向で、変化の量は同一となる。また、ゲート電極104のパターニング時においては、方向によってフォトリソグラフィ技術に起因する寸法差異が生じやすいことから、複数のゲート電極104を同じ寸法で形成するために、これら複数のゲート電極104は同じ方向に延在するようにパターニングされる。また、高周波増幅用のHEMT素子は、高い利得を得るためにゲート電極の入力抵抗が低いことが求められることから、最適化されたゲート長を有する1本のゲート電極104を基準とし、必要なトータルゲート幅が得られる本数のゲート電極104を配置する手段が採られる。ところで、高周波モジュール中におけるスイッチング素子として用いられるHEMT素子に対しては、小型化の要求が高まっている。一方で、GaAsのエピタキシャル結晶をベースとして形成される上記HEMTにおいて、1本のゲート電極104ついては、ゲート幅方向における端部にてメサエッチによって導電層半導体基板101が除去され、電気的なアイソレーションが取られている。また、ゲート電極104のフィンガー部をまとめ、上層のゲート配線107からのコンタクトホールと接続するためのゲートパッド104A図44、図46および図48参照が設けられている。そのため、そのアイソレーションを取るための領域およびゲートパッド104Aを設けるための領域を確保するために、HEMT素子の小型化を阻害してしまう課題が存在する。本発明の目的は、高周波モジュール中におけるスイッチング素子として用いられるHEMT素子を小型化できる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。すなわち、本発明による半導体装置は、第1チャネル型のHEMTを有し、前記HEMTは、基板の主面上において素子分離領域に取り囲まれた活性領域に形成されたチャネル層と、前記チャネル層上に形成された電子供給層と、前記電子供給層とショットキー接続するゲート電極と、前記電子供給層とオーミック接続するソース電極およびドレイン電極とを含み、前記ゲート電極は、平面において第1方向および前記第1方向と交差する第2方向に沿って延在しているものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。すなわち、HEMT素子を小型化できる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。実施の形態1本実施の形態1の半導体装置は、たとえば携帯電話などの移動体通信機器に搭載される高周波モジュールに含まれる高周波回路の1つであるアンテナスイッチ回路中にてスイッチング素子となるnチャネル型第1チャネル型のHEMTを有するものである。この本実施の形態1の半導体装置について、その製造工程に沿って説明する。まず、図1に示すように、化合物半導体であるGaAsからなる半導体基板以下、単に基板と記す1を用意する。続いて、たとえば有機金属気相成長MetalOrganicChemicalVaporDeposition;MOCVD法により、この基板1の主面素子形成面上にバッファ層2、電子供給層3、チャネル層4、電子供給層5、ショットキー層電子供給層6、層間膜7およびキャップ層8を順次エピタキシャル成長させる。図2に示すように、バッファ層2は、膜厚1000Å程度のノンドープのGaAs層2A、膜厚100Å程度のノンドープのAlGaAsアルミニウムガリウムヒ素層2B、膜厚500Å程度のノンドープのGaAs層2Cおよび膜厚3000Å程度のノンドープのAlGaAs層2Dを下層から順次積層することで形成されている。電子供給層3は、膜厚100Å程度のn型AlGaAs層から形成されており、n型の導電型第1導電型を有する不純物イオンたとえばシリコンイオンが5×1017cm-3程度の濃度で導入されている。チャネル層4は、膜厚20Å程度のノンドープのAlGaAs層4A、膜厚20Å程度のノンドープのGaAs層4B、膜厚112Å程度のノンドープのInGaAs層4C、膜厚20Å程度のノンドープのGaAs層4Dおよび膜厚20Å程度のノンドープのAlGaAs層4Eを下層から順次積層することで形成されている。電子供給層5は、膜厚100Å程度のn型AlGaAs層から形成されており、n型の導電型を有する不純物イオンたとえばシリコンイオンが3.1×1018cm-3程度の濃度で導入されている。ショットキー層6は、膜厚590Å程度のn型AlGaAs層から形成されており、n型の導電型を有する不純物イオンたとえばシリコンイオンが2×1016cm-3程度の濃度で導入されている。層間膜7は、膜厚30Å程度のn型AlGaAs層から形成されており、n型の導電型を有する不純物イオンたとえばシリコンイオンが5×1018cm-3程度の濃度で導入されている。キャップ層8は、膜厚1400Å程度のn型GaAs層から形成されており、n型の導電型を有する不純物イオンたとえばシリコンイオンが5×1018cm-3程度の濃度で導入されている。次に、図3に示すように、メサエッチング法によって半導体チップ以下、単にチップと記す領域の周辺部のキャップ層8、層間膜7、ショットキー層6、電子供給層5、チャネル層4および電子供給層3を除去し、素子分離部素子分離領域9を形成する。この素子分離部9を形成することにより、活性領域素子形成領域を規定することができる。次に、図4に示すように、たとえばCVDChemicalVaporDeposition法により、基板1上に酸化シリコン膜10を堆積する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜図示は省略をマスクとして酸化シリコン膜10をエッチングし、酸化シリコン膜10にキャップ層8に達する開口部11、12を形成する。次いで、図5に示すように、前記フォトレジスト膜をマスクとして開口部11、12内にAuGe金ゲルマニウム膜およびNiニッケル膜を順次蒸着することにより、開口部11、12内にそれぞれキャップ層8とオーミック接触するソース電極13およびドレイン電極14を形成する。このソース電極13およびドレイン電極14の形成後、前記フォトレジスト膜は除去する。続いて、CVD法によって基板1上に酸化シリコン膜を堆積することによって保護膜15を形成する。次に、図6に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜図示は省略をマスクとして保護膜15、酸化シリコン膜10、キャップ層8および層間膜7をエッチングし、開口部16を形成する。続いて、図7に示すように、前記フォトレジスト膜をマスクとして開口部16図6参照内にPt白金を蒸着することにより、開口部16内にショットキー層6とショットキー接続するゲート電極第1ゲート部17を形成する。本実施の形態1において、ゲート電極17は、ゲート長が1μm程度以下、好ましくは0.65μm~0.8μm程度、さらに好ましくは0.3μm程度となるように形成することを例示する。このゲート電極17の形成後、前記フォトレジスト膜は除去する。ここで、図8は、ゲート電極17の形成後におけるチップ領域の平面図を図示したものであり、図7に示した断面は、図8中のA-A線に沿った断面に相当する。なお、図8中において、ゲート電極17はハッチングを付して示してある。図8に示すように、本実施の形態1において、ゲート電極17は上層の配線からのコンタクトホールと接続するためのゲートパッド第2ゲート部17Aを除いて、素子分離部9で囲まれたチップ領域内に入るようにパターニングされている。また、ゲート電極17は、チップ領域内において連続した1本となるようにパターニングされ、ソース電極13とドレイン電極14との間では図8を示した紙面において上下方向に延在し、それ以外の部分では左右方向に延在するようにパターニングされている。ところで、基板1を形成するGaAsは結晶が反転対称性を有しておらず、たとえば基板1の主面を001面とした場合には、その主面内において方向が90°異なる[-1-10]方向と[1-10]方向とでは応力に対するピエゾ電気効果によって発生した電荷の極性が逆になる。すなわち、基板1の主面においては、[-1-10]方向と[1-10]方向とでは方向が90°異なるが、ゲート電極17が[-1-10]方向に沿って延在している場合と[1-10]方向に沿って延在している場合とでは、HEMTの電気的特性の基本であるしきい電圧や電流の温度依存性などが異なってくる。たとえば、しきい電圧については、応力が働いていない状態の時に比べて変化が生じ、[-1-10]方向と[1-10]方向とでは、変化の方向は逆方向で、変化の量は同一となる。また、ゲート電極17に加わる応力は、ゲート長に反比例する。そのため、ゲート長が小さいほど応力が大きくなるため、この応力に比例したピエゾ電気効果によって電荷が発生することになる。ここで、図9および図10は、それぞれ、ゲート長を0.3μmとしゲート幅を0.1mmとした時におけるHEMTのドレイン電流特性および相互コンダクタンス特性を示したものであり、図11および図12は、それぞれ、ゲート長を1.5μmとしゲート幅を0.1mmとした時におけるHEMTのドレイン電流特性および相互コンダクタンス特性を示したものであり、また、図9~図12においては、ゲート電極17が[-1-10]方向に沿って延在している場合と[1-10]方向に沿って延在している場合とのそれぞれについての特性を示している。なお、図9~図12は、本発明者らが実験により調べた結果を示したものである。図9および図11に示すように、ゲート長が1.5μmである場合に比べて、ゲート長が0.3μmである場合には、しきい電圧の変化量が大きくなっている。ゲート長が0.3μmである場合には、応力が働いていない時のしきい電圧が約1.4Vであったものが約0.2V変化し、ゲート電極17が[1-10]方向に沿って延在している場合には約-1.2Vであり、[-1-10]方向に沿って延在している場合には約-1.6Vであった。また、図10および図12に示すように、しきい電圧の変化が大きくなるのに伴って相互コンダクタンスの変化量も大きくなる。そのため、ゲート電極の延在方向が異なるHEMTを並列接続し、たとえば信号増幅用素子として用いることは困難になる。一方、ドレイン電流の飽和値については、ゲート電極の延在方向が異なっていても差がない図9参照。また、ゲート電極の延在方向が異なっていても、ドレイン電流がピンチオフ状態および飽和状態に近づくに従ってドレイン電流値の差が小さくなり、所定のゲート電圧値で差がなくなる。たとえば、ゲート電圧が-2Vの時にはゲート電極の延在方向に関係なくドレイン電流はピンチオフ状態となり、ゲート電圧が0.6Vの時にはゲート電極の延在方向に関係なくドレイン電流は飽和状態となる。前述のように、本実施の形態1のHEMTはスイッチング素子として用いるものであり、スイッチング素子として用いる限りは、ドレイン電流は飽和状態もしくはピンチオフ状態のいずれかかの状態で用いるものである。すなわち、本実施の形態1のHEMTにおいては、ゲート電極17の延在方向が混在していてもよく、図8に示したように延在方向が混在する1本のゲート電極17を形成することが可能となる。また、前述の高周波モジュールの小型化の要求に伴って、HEMTが形成されるチップについても小型化が求められる。ここで、ソース電極13とドレイン電極14との間に1本ずつゲート電極を配置し、すべてのゲート電極を1つのゲートパッドで電気的に接続する場合を想定すると、すべてのゲート電極と接続するためにゲートパッドが拡大し、チップの小型化を阻害してしまうことが懸念される。一方、本実施の形態1のHEMTにおいては、図8を用いて前述したように、各ソース電極13とドレイン電極14との間に配置されるゲート電極17は、素子分離部9で囲まれたチップ領域内において、紙面の上下方向および左右方向に沿って連続的に1本で延在し、その一端でゲートパッド17Aと接続する構造となっている。そのため、ゲートパッド17Aの面積を縮小することができる。それにより、チップの小型化を実現することが可能となる。次に、図13に示すように、たとえば基板1上にPSGPhosphoSilicateGlass膜を堆積することによって層間絶縁膜18を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜図示は省略をマスクとして層間絶縁膜18をエッチングし、ソース電極13に達する開口部19、ドレイン電極14に達する開口部20およびゲートパッド17A図8参照に達する開口部図示は省略を形成する。次に、図14に示すように、Au系の配線金属を蒸着もしくはスパッタリング法によりウエハ全面に堆積させ、配線が形成される領域の上部にフォトレジスト膜をマスクとして形成した後、ドライエッチングミリング技術により余分な金属を除去し、それぞれ配線21~23配線23については図15に図示を形成する。配線21、22およびゲートパッド17Aに達する開口部内に形成された配線は、それぞれソース電極13、ドレイン電極14およびゲート電極17と電気的に接続する。ここで、図15は、その配線21~23の形成後におけるチップ領域の平面図を図示したものであり、図14に示した断面は、図15中のA-A線に沿った断面に相当する。配線21~23の形成後、前記フォトレジスト膜は除去する。次に、図16に示すように、たとえば基板1上に酸化シリコン膜を堆積することによって層間絶縁膜24を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてその層間絶縁膜24をエッチングして、配線21に達する開口部25および配線22に達する開口部26を形成する。次に、図17に示すように、たとえば基板1上にMo/Au/Mo膜27を蒸着し、そのMo/Au/Mo膜27で開口部25、26を埋め込む。次に、図18に示すように、Mo/Au/Mo膜27上にフォトレジスト膜28を成膜する。続いて、フォトリソグラフィ技術によってそのフォトレジスト膜28をパターニングし、Mo/Au/Mo膜27に達する開口部29、30を形成する。次に、図19に示すように、めっき法により開口部29、30内に膜厚5μm程度のAu膜31を成膜する。続いて、フォトレジスト膜28を除去した後、Au膜31をマスクとしてMo/Au/Mo膜27をエッチングし、Au膜31およびMo/Au/Mo膜27からなる配線32、33を形成する。配線32、33は、それぞれ配線21、22と電気的に接続する。ここで、図20は、その配線32、33の形成後におけるチップ領域の平面図を図示したものであり、図19に示した断面は、図20中のA-A線に沿った断面に相当する。また、図21は、図20中のB-B線に沿った断面を示したものである。なお、図20中において、配線23、32、33はハッチングを付して示してある。また、図示は省略するが、配線32、33を形成する際に、これら配線32、33と同様の他の配線が形成され、その配線は配線23図15参照と電気的に接続する。次に、図22に示すように、基板1上にポリイミド膜34を塗布し、そのポリイミド膜34で配線32、33を覆う。続いて、図23に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜図示は省略をマスクとしてポリイミド膜34をエッチングし、配線32、33に達する開口部35を形成する。その後、図24に示すように、基板1の裏面を研削することによって基板1を160μm程度の厚さまで薄くし、本実施の形態1の半導体装置を製造する。ところで、ソース電極13およびドレイン電極14については、図25または図26に示すような櫛歯型の平面パターンで形成し、その櫛歯型のパターンが互い違いに配置されるようにし、さらにゲート電極17がその櫛歯型のパターンの間に配置されるようにしてもよい。なお、図27および図28は、それぞれ図25または図26中のA-A線に沿った断面およびB-B線に沿った断面を示したものである。また、図25および図26中において、ゲート電極17はハッチングを付して示してある。ソース電極13、ドレイン電極14およびゲート電極17を図25に示したような平面パターンとすることで、ゲート電極17のうち櫛歯型パターンの先端部と対向する部分も実効的なゲート幅に含まれると見なすことができるようになるので、たとえば図8を用いて説明したような平面パターンとする場合に比べて総ゲート幅を大きく取ることが可能となる。HEMTのオン抵抗は、ソース抵抗、ドレイン抵抗およびチャネル抵抗の総和であることから、総ゲート幅が大きくなることにより、そのオン抵抗をさらに低減することが可能となる。ここで、本発明者らは、HEMTが形成されたチップの面積、HEMTのオン抵抗およびピンチオフ時における容量の関係について調べた。図29および図30に示す平面パターンは、本発明者らが本実施の形態1のHEMTの平面パターン図20、図25および図26参照と比較および検討したものであり、各部の寸法を記載したものである。また、図31、図32および図33は、それぞれ図20、図25および図26に示した本実施の形態1のHEMTの平面パターンについて各部の寸法を記載したものである。なお、図29~図33中において、配線23、32、33はハッチングを付して示してある。また、図29~図33に示した平面パターンにおいては、各部の寸法を次のように定義する。すなわち、単位ゲートフィンガーゲート電極17のうち、ソース電極13とドレイン電極14との間に配置された部分長Wfは、50μmまたは150μmとする。ゲート電極17と電気的に接続する配線23の幅aは、5μmとする。ソース電極13およびドレイン電極14の幅は、配線23と同様のaとし、5μmとする。配線間スペースbは、5μmとする。配線間スペースcは、7.5μmとする。配線間スペースLspは、5μmとする。チップ内における総ゲート長を3mmとした時のゲートフィンガー数nは、単位ゲートフィンガー長Wfが50μmの時は60とし、単位ゲートフィンガー長Wfが150μmの時は20とする。単位ゲート幅当たりのオン抵抗Rは、1Ωmm=1000Ωμmとする。単位ゲート幅当たりのピンチオフ時のゲート容量C0は、0.1pF/mm=0.0001pF/μmとする。ゲートフィンガー以外のゲート電極17におけるピンチオフ時の単位長さ当たりのゲート容量CoffおよびCoff’はα×C0で表し、αは0.2とする。また、チップ面積はSで表し、HEMTのオン抵抗はRonで表し、図29~図31の例における総ゲート幅Wgはn×Wfで表し、図32および図33の例における総ゲート幅WgeffはWfab×naで表し、HEMTのピンチオフ時の総容量はCtotalで表す。図29に示す平面パターン以降、パターン1と記すの場合には、チップ面積S、HEMTのオン抵抗Ron、およびHEMTのピンチオフ時の総容量Ctotalは、それぞれS=Wfa2×b2×Lsp×{ab×na2×Lsp}、Ron=R/Wg、およびCtotal=C0×WgCoff’×{ab2×b×n/2}と表すことができる。Wfが50μmの場合には、S=46125μm2、Ron=0.34Ω、およびCtotal=0.312pFとなる。また、Wfが150μmの場合には、S=37625μm2、Ron=0.41Ω、およびCtotal=0.304pFとなる。図30に示す平面パターン以降、パターン2と記すの場合には、チップ面積S、HEMTのオン抵抗Ron、およびHEMTのピンチオフ時の総容量Ctotalは、それぞれS=Wf2×b2×Lsp×{ab×na2×Lsp}、Ron=R/Wg、およびCtotal=C0×WgCoff×{ab2×b×n}と表すことができる。Wfが50μmの場合には、S=43050μm2、Ron=0.34Ω、およびCtotal=0.324pFとなる。また、Wfが150μmの場合には、S=36550μm2、Ron=0.41Ω、およびCtotal=0.308pFとなる。図31に示す平面パターン以降、パターン3と記すの場合には、チップ面積S、HEMTのオン抵抗Ron、およびHEMTのピンチオフ時の総容量Ctotalは、それぞれS=Wf2×b2×Lsp×{ab×na2×Lsp}、Ron=R/Wg、およびCtotal=C0×WgCoff×{ab2×b×n}と表すことができる。Wfが50μmの場合には、S=43050μm2、Ron=0.34Ω、およびCtotal=0.324pFとなる。また、Wfが150μmの場合には、S=36550μm2、Ron=0.41Ω、およびCtotal=0.308pFとなる。図32に示す平面パターン以降、パターン4と記すの場合には、チップ面積S、HEMTのオン抵抗Ron、およびHEMTのピンチオフ時の総容量Ctotalは、それぞれS=Wf2×a2×b2×Lsp×{ab×na2×Lsp}、Ron=R/Wgeff、およびCtotal=C0×Wgeffと表すことができる。Wfが50μmの場合には、S=49200μm2、Ron=0.29Ω、およびCtotal=0.3605pFとなる。また、Wfが150μmの場合には、S=38700μm2、Ron=0.39Ω、およびCtotal=0.3205pFとなる。図33に示す平面パターン以降、パターン5と記すの場合には、チップ面積S、HEMTのオン抵抗Ron、およびHEMTのピンチオフ時の総容量Ctotalは、それぞれS=Wf2×a2×b2×Lsp×{ab×na2×Lsp}、Ron=R/Wgeff、およびCtotal=C0×Wgeffと表すことができる。Wfが50μmの場合には、S=49200μm2、Ron=0.29Ω、およびCtotal=0.3605pFとなる。また、Wfが150μmの場合には、S=38700μm2、Ron=0.39Ω、およびCtotal=0.3205pFとなる。図34は、上記パターン1~パターン5についてのチップ面積S、オン抵抗Ron、およびHEMTのピンチオフ時の総容量CtotalからS/Ron、Ron/CtotalおよびS/Ctotalを求め、これらの数値を表に示したものである。また、図35は、これらの数値をグラフに示したものである。高周波特性を考慮すると、Ron/Ctotalが小さい方が好ましく、特に1より小さい方が好ましい。図34および図35に示すように、本実施の形態1のHEMTの平面パターンであるパターン4およびパターン5はRon/Ctotalが1より小さくなり、パターン4またはパターン5を有するHEMTについては、前述のスイッチング素子として用いるのに好ましい状態とすることができる。図36は、前述の高周波モジュールの構成図である。図36に示すように、この高周波モジュールは、HPAHighPowerAmplifier部40、高周波IC部41およびベースバンドLSI部42から形成されている。HPA部40は、信号電波の送受信用アンテナ44と電気的に接続する送受信切り替え用スイッチ回路45および送信信号を増幅するパワーアンプモジュール46などから形成されている。高周波IC部41は、受信信号から不要波を除去する高周波フィルタ47、受信信号を増幅するLNALowNoiseAmplifier48、PGAProgrammableGainAmplifier49、デジタル制御水晶発振器DigitalControlledCrystalOscillator;DCXO50、RFVCORadioFrequencyVoltageControlledOscillator51、出力制御部52、VGAVariableGainAmplifier53、変調回路54およびレギュレータ55などから形成されている。また、LNA48は、増幅器48Aと復調回路48Bとから形成されている。図37は、図36中に示したHPA部に含まれる送受信切り替え用スイッチ回路45の動作を示したものである。送受信切り替え用スイッチ回路45は、図37中に示すスイッチSWに相当する。たとえば、スイッチSWによって、送受信用アンテナ44が送信側回路に含まれるパワーアンプモジュール46と電気的に接続された場合には、送受信用アンテナ44は送信用アンテナとして機能し、パワーアンプモジュール46から送受信用アンテナ44へは送信RF信号が送信される。本実施の形態1において、上記スイッチSWは前述の本実施の形態1のHEMTで形成される。図38に示すように、スイッチSWは、2個のHEMTQ1と2個のHEMTQ2とから形成されている。HEMTQ1およびHEMTQ2は同時にオンとなることはなく、一方がオンの時には他方はオフとなる。すなわち、2個のHEMTQ1のゲートに電圧Vg1が印加されるHEMTQ1がオンになる時には、2個のHEMTQ2のゲートには電圧は印加されずHEMTQ2がオフになる、パワーアンプモジュール46から送受信用アンテナ44へ送信RF信号が送信される。一方、2個のHEMTQ2のゲートに電圧Vg2が印加されるHEMTQ2がオンになる時には、2個のHEMTQ1のゲートには電圧は印加されずHEMTQ1がオフになる、送受信用アンテナ44からLNA48へ受信RF信号が送信される。また、図39に示すような回路図で示すことができる本実施の形態1のHEMTQ1、Q2において、スイッチング動作時におけるドレインバイアスVd、ソースバイアスVsおよびゲートバイアスVgは、オフ時のゲートバイアスVgが-2.8Vである以外はすべてのバイアスは0Vとすることを例示できる。このような各バイアス条件下において、HEMTQ1、Q2は、オン時には図40に示すような等価回路図で表すことができ、ゲートドレイン間、ゲートソース間およびソースドレイン間には、それぞれ容量Cgd、容量Cgsおよびオン抵抗Ronが形成される。また、HEMTQ1、Q2は、オフ時には図41に示すような等価回路図で表すことができ、ゲートドレイン間、ゲートソース間およびソースドレイン間には、それぞれ容量Cgd、容量Cgsおよび容量Cdsが形成される。図42は、上記送受信切り替え用スイッチ回路45の詳細を示した回路図である。図42に示すように、送受信切り替え用スイッチ回路45は、たとえば複数バンドの信号を送受信可能な高周波モジュールに用いることができる。送受信切り替え用スイッチ回路45は、上記HEMTQ1、Q2の他にHEMTQ3A、Q3B、Q4を含む。送受信用アンテナ44図36~図38参照と電気的に接続する端子56は、2個のHEMTQ1のソースドレインの一方と電気的に接続している。端子57はHEMTQ1、Q3A、Q3Bのゲートと電気的に接続し、上記電圧Vg1はこの端子57を介して印加される。すなわち、HEMTQ3A、Q3Bのオンまたはオフは、HEMTQ1のオンまたはオフと連動することになる。送受信用アンテナ44と電気的に接続する端子58は、2個のHEMTQ2のソースドレインの一方と電気的に接続している。端子59はHEMTQ2のゲートと電気的に接続し、上記電圧Vg2はこの端子59を介して印加される。端子60はHEMTQ4のゲートと電気的に接続している。HEMTQ3A、Q3Bのソースドレインの一方は、HEMTQ2のソースドレインの端子58と電気的に接続していない方と電気的に接続し、他方は容量C1を介して端子61と電気的に接続している。また、端子61は、接地電位と電気的に接続している。HEMTQ4のソースドレインの一方は、HEMTQ2のソースドレインの端子58と電気的に接続していない方と電気的に接続し、他方は端子62と電気的に接続している。端子63は、接地電位と電気的に接続している。実施の形態2図43は、本実施の形態2のHEMTの製造工程中の要部断面図である。前記実施の形態1においては、メサエッチング法によってチップ領域の周辺部のキャップ層8、層間膜7、ショットキー層6、電子供給層5、チャネル層4および電子供給層3を除去し、素子分離部9を形成したが図3参照、本実施の形態2においては、図43に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜図示は省略をマスクとし、チップ領域の周辺部にp型の導電型第2導電型を有する不純物を導入することによって素子分離部9Aを形成する。この時、導入する不純物としては、Hイオン水素イオンまたはBホウ素を例示することができる。なお、素子分離部9Aを形成する工程以外は、前記実施の形態1で説明した製造工程と同様である。このように、不純物の導入によって素子分離部9Aを形成することにより、メサエッチングによる段差が形成されないので、その段差の製造上の形成位置の誤差を考慮して設ける活性領域の外周部の領域を小さくすることができる。すなわち、前記実施の形態1に比べて平面では素子分離部9Aで規定される活性領域が小さくなるので、ソース電極図8参照、ドレイン電極図8参照、ゲート電極17ゲートパッド17Aを含む図8参照、配線21、22、23図15参照、配線32、33図20参照を効率よく配置することが可能となる。その結果、前記実施の形態1に比べてチップを小型化することができる。上記のような本実施の形態2によっても、前記実施の形態1と同様の効果を得ることができる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。