読み取りおよび書き込みモードで動作可能なメモリ要素であって、双安定要素を形成するために相互接続されている少なくとも第1および第2のトランジスタ対であって、少なくとも第1および第2のデータストレージノードを有し、各データストレージノードは、前記第1および第2のトランジスタ対のうちのそれぞれの1つにおける第1のトランジスタと第2のトランジスタとの間に結合されている、少なくとも第1および第2のトランジスタ対と、前記第1および第2のトランジスタ対のうちの所与の1つにおける前記第1のトランジスタおよび前記第2のトランジスタと直列に接続されている所与のトランジスタと、アクセス回路とを備え、前記アクセス回路は、前記書き込みモード中に前記メモリ要素にデータを書き込むようにイネーブルにされ、前記アクセス回路は、前記読み取りモード中にディスエーブルにされる、メモリ要素。前記アクセス回路は、並列に接続されているn-チャネルトランジスタとp-チャネルトランジスタとを備えている、請求項1に記載のメモリ要素。前記アクセス回路は、p-チャネルトランジスタを備えている、請求項1に記載のメモリ要素。前記アクセス回路は、n-チャネルトランジスタを備えている、請求項1に記載のメモリ要素。読み取り回路をさらに備え、前記読み取り回路は、前記読み取りモード中に前記メモリ要素からデータを読み取るようにイネーブルにされ、前記読み取り回路は、前記書き込みモード中にディスエーブルにされる、請求項1に記載のメモリ要素。前記読み取り回路は、直列に接続されている第1および第2のトランジスタを備え、前記第1のトランジスタは、前記第1および第2のデータストレージノードのうちの所与の1つに接続されているゲートを有している、請求項5に記載のメモリ要素。前記読み取り回路は、並列に接続されているn-チャネルトランジスタとp-チャネルトランジスタとを備えている、請求項5に記載のメモリ要素。前記読み取り回路は、n-チャネルトランジスタを備えている、請求項5に記載のメモリ要素。第1のトランジスタと、第2のトランジスタと、前記第1のトランジスタと前記第2のトランジスタとの間に結合されている第3のデータストレージノードとを有する第3のトランジスタ対と、第1のトランジスタと、第2のトランジスタと、前記第1のトランジスタと前記第2のトランジスタとの間に結合されている第4のデータストレージノードとを有する第4のトランジスタ対とをさらに備えている、請求項5に記載のメモリ要素。読み取りおよび書き込みモードで動作可能なメモリ要素であって、少なくとも第1および第2のデータストレージノードを有する双安定要素と、データラインと、前記データラインと前記第1のデータストレージノードとの間に結合されている第1のアクセス回路と、前記データラインと前記第2のデータストレージノードとの間に結合されている第2のアクセス回路であって、前記第1および第2のアクセス回路は、前記書き込みモード中にオンにされ、前記第1および第2のアクセス回路は、前記読み取りモード中にオフにされる、第2のアクセス回路と、前記第1および第2のアクセス回路から独立している読み取り回路であって、前記書き込みモード中にオフにされ、前記読み取りモード中にオンにされる、読み取り回路とを備えている、メモリ要素。前記第1および第2のアクセス回路は、各々、並列に接続されているn-チャネルトランジスタとp-チャネルトランジスタとを備えている、請求項10に記載のメモリ要素。前記読み取り回路は、直列に接続されている第1および第2のトランジスタを備えている、請求項11に記載のメモリ要素。前記読み取り回路の前記第1のトランジスタは、前記第1および第2のデータストレージノードのうちの所与の1つに接続されているゲートを有している、請求項12に記載のメモリ要素。前記読み取り回路は、直列に接続されている第1および第2のトランジスタを備えている、請求項10に記載のメモリ要素。前記読み取り回路の前記第1のトランジスタは、前記第1および第2のデータストレージノードのうちの所与の1つに接続されているゲートを有している、請求項14に記載のメモリ要素。前記双安定要素は、第3および第4のデータストレージノードをさらに備えている、請求項10に記載のメモリ要素。前記読み取り回路は、直列に接続されている第1および第2のトランジスタを備え、前記読み取り回路の前記第1のトランジスタは、前記第3および第4のデータストレージノードのうちの所与の1つに接続されているゲートを有している、請求項16に記載のメモリ要素。読み取りおよび書き込みモードで動作可能なメモリ要素であって、データラインと、少なくとも第1および第2のデータストレージノードを有する双安定要素であって、前記双安定要素は、少なくとも1つのトランジスタを含み、前記トランジスタは、前記書き込みモード中に前記双安定要素を選択的に減衰させるように制御される、双安定要素と、前記データラインと前記第1のデータストレージノードとの間のアクセス回路であって、前記書き込みモード中にオンにされ、前記読み取りモード中にオフにされる、アクセス回路とを備えている、メモリ要素。第1および第2の電源供給端子をさらに備え、前記トランジスタは、前記第1の電源供給端子と前記第1および第2のデータストレージノードのうちの所与の1つとの間に結合され、前記書き込みモード中に前記トランジスタはオフにされ、前記第1および第2のデータストレージノードのうちの前記所与の1つを前記第1の電源供給端子から分断することによって、前記双安定要素を減衰させる、請求項18に記載のメモリ要素。前記データラインと前記第2のデータストレージノードとの間に結合されている回路をさらに備え、前記回路は、前記書き込みモード中にオフにされ、前記回路は、前記読み取りモード中にオフにされる、請求項18に記載のメモリ要素。メモリセルを伴う、集積回路が、提供される。集積回路は、メモリセルアレイを制御する、制御回路を含み得る。制御回路は、アドレッシング回路、データレジスタ回路、および読み取り/書き込み回路等の回路を含み得る。メモリセルアレイは、行および列に配列される、メモリセル群を含み得る。各メモリセルは、第1、第2、第3、および第4のインバータ型回路を含む、ストレージ部分を有し得る。第1および第3のインバータ型回路は、各々、正電源ラインと接地電源ラインとの間に結合されている、n-チャネルトランジスタおよびp-チャネルトランジスタを有し得る。第1および第3のインバータ型回路は、それぞれ、第1および第3のインバータ型回路のn-チャネルおよびp-チャネルトランジスタのドレイン端子に、第1および第3のストレージノードを有し得る。第2および第4のインバータ型回路は、各々、c正電源ラインと接地電源ラインとの間に結合されている第1および第2のp-チャネルトランジスタならびに第1および第2のn-チャネルトランジスタを有し得る。第2のインバータ型回路の第1および第2のp-チャネルトランジスタは、直列に接続され得、第2のインバータ型回路の第1および第2のn-チャネルトランジスタは、直列に接続され得る。第4のインバータ型回路の第1および第2のp-チャネルトランジスタは、直列に接続され得、第4のインバータ型回路の第1および第2のn-チャネルトランジスタは、直列に接続され得る。第2および第4のインバータ型回路は、それぞれ、第1のp-チャネルおよび第1のn-チャネルトランジスタのドレイン端子に、第2および第4のストレージノードを有し得る。所望に応じて、4つを超えるまたはそれ未満のインバータ型回路を使用して、メモリセルの一部を形成し得る。第1および第3のインバータ型回路のp-チャネルトランジスタは、それぞれ、第4のおよび第2のストレージノードに接続される、ゲート端子を有し得る。第1および第3のインバータ型回路のn-チャネルトランジスタは、それぞれ、第2および第4のストレージノードに接続される、ゲート端子を有し得る。第2および第4のインバータ型回路の第1のp-チャネルトランジスタは、それぞれ、第1および第3のストレージノードに接続される、ゲート端子を有し得る。第2および第4のインバータ型回路の第1のn-チャネルトランジスタは、それぞれ、第3および第1のストレージノードに接続される、ゲート端子を有し得る。第2および第4のインバータ型回路の第2のp-チャネルトランジスタは、真アドレス信号によって制御される、ゲート端子を有し得る。第2および第4のインバータ型回路の第2のn-チャネルトランジスタは、補アドレス信号すなわち、真アドレス信号の反転バージョンによって制御される、ゲート端子を有し得る。本種の配列を使用して接続される、ストレージ回路部分を伴うメモリセルは、ソフトエラーアップセット不感性を呈し得る。一好適な配列では、2つのアドレストランジスタは、第3のストレージノードとデータラインとの間に結合され得る。2つのアドレストランジスタは、n-チャネルアドレストランジスタおよびp-チャネルアドレストランジスタを含み得る。n-チャネルおよびp-チャネルアクセストランジスタは、それぞれ、真および補アドレス信号によって制御される、ゲート端子を有し得る。2つの読み取り/書き込みアクセストランジスタは、第2のストレージノードとデータラインとの間に結合され得る。2つのアクセストランジスタは、n-チャネルおよびap-チャネル読み取り/書き込みトランジスタを含み得る。n-チャネルおよびp-チャネル読み取り/書き込みトランジスタは、それぞれ、真および補読み取り/書き込みイネーブル信号によって制御される、ゲート端子を有し得る。アドレスおよびアクセストランジスタは、所望に応じて、任意の数のストレージノードに接続され得る。任意の数のアドレストランジスタを使用して、メモリセルに書き込み得る。任意の数のアクセストランジスタを使用して、メモリセルに書き込み、またはそこから読み取り得る。所望に応じて、読み取りバッファ回路を使用して、向上した読み取り安定性を提供し得る。読み取りバッファ回路は、内部ストレージノードのうちの1つに接続されるゲート端子を伴う、読み取りトランジスタを有し得る。本アプローチを使用して接続される、読み取りバッファ回路は、読み取り動作の間、読み取り外乱例えば、内部ノードにおける電圧上昇を提供しないであろう。データは、メモリセルに書き込まれ得るか、またはそこから読み取られ得る。書き込み動作中、アドレス信号は、第2および第4のインバータ型回路内の第2のn-チャネルおよびp-チャネルトランジスタをオフにし、第2および第4のインバータ型回路をトライステートモードにするようにアサートされ得る。書き込み中、これらのトランジスタをディスエーブルにすることは、いかなる競合電流も排除し、アドレスおよびアクセストランジスタのサイズを最小限にし、依然として、メモリセルへの書き込みを可能にし得る。読み取り動作中、アドレス信号は、4つのインバータ型回路に、その現在の状態を適切に保持するように機能させるように、ディアサートされ得る。読み取りアクセストランジスタは、読み取り動作中、格納されたビットの値に応じて、データラインを充電または放電するようにイネーブルにされ得る。本発明のさらなる特徴、その本質、および種々の利点は、添付の図面ならびに以下の本発明を実施するための形態からより明らかとなるであろう。本願は、ソフトエラーアップセットイベントに耐性を有する、集積回路メモリ要素と、そのようなメモリ要素を使用するための方法に関する。時として、セルと称される、メモリ要素は、任意の好適な数のトランジスタを含み得る。メモリ要素は、メモリを使用する、任意の好適な集積回路内で使用することができる。これらの集積回路は、メモリチップ、メモリアレイを伴うデジタル信号処理回路、マイクロプロセッサ、メモリアレイを伴う特殊用途集積回路、メモリ要素が構成メモリのために使用される、プログラム可能論理素子集積回路等のプログラム可能集積回路、または任意の他の好適な集積回路であり得る。メモリチップまたはメモリが処理データを格納するために必要とされる他の回路等の集積回路上では、メモリ要素は、静的ランダムアクセスメモリRAMセルの機能を果たすことができ、時として、SRAMセルと称される。プログラム可能論理素子集積回路の文脈において、メモリ要素は、構成データを格納するために使用可能であって、したがって、時として、本文脈では、構成ランダムアクセスメモリCRAMセルと称される。図1は、メモリ要素セル18のアレイを含み得る、集積回路を示す。任意の好適なメモリアレイアーキテクチャが、メモリ要素18のために使用され得る。一好適な配列は、図1に示される。図1の例証的アレイ内には、メモリセル18の3つの行と列のみ存在するが、一般に、メモリアレイ17内には、数百または数千の行と列が存在し得る。アレイ17は、所与の素子10上のいくつかのアレイのうちの1つであり得、より大きなアレイの一部である、サブアレイであり得、またはメモリ要素18の任意の他の好適な群であり得る。各メモリ要素は、対応する出力パス19において、対応する出力信号OUTを供給し得る。CRAMアレイでは、各信号OUTは、対応するパス26を介して伝達され、トランジスタ24等の対応するトランジスタまたは関連付けられたプログラム可能論理回路内の他の回路要素を構成する際に使用され得る、静的出力制御信号である。集積回路10は、メモリアレイ17に信号を供給するために、制御回路12を有し得る。制御回路12は、外部ソースから、ピン14を使用して、かつ内部ソースから、パス16等のパスを使用して、電源電圧、データ、および他の信号を受信し得る。制御回路12は、アドレッシング回路、データレジスタ回路、書き込み回路、読み取り回路等の回路を含み得る。制御回路12は、ピン14によって供給される電源電圧を使用して、パス20および22等のパス上に所要の時間変化する信号および固定信号を生成し得る。一般に、パス20および22と関連付けられた任意の好適な数の伝導ラインが存在し得る。例えば、アレイ17の各列は、実施例としてパス22のうちのそれぞれの1つ内に、関連付けられたアドレスライン例えば、真アドレスラインおよび補アドレスラインと、関連付けられた読み取り/書き込みイネーブルラインとを有し得る。アレイ17の各行は、データラインを含む、それぞれのパス20を有し得る。クリア信号は、共通クリアラインを介して、同時に、アレイ17内のセルの全部にルーティングされ得る。クリアラインは、各パス22内にクリアラインのブランチが1つ存在するように、垂直に配向され得、または各パス20内にクリアラインのブランチが1つ存在するように、水平に配向され得る。クリアラインは、必須である必要はない。また、電力は、本種のグローバル様式に分配可能である。例えば、正電源電圧Vccは、共有水平または垂直導体のパターンを使用して、各セル18に並列に供給され得る。接地電圧Vssは、同様に、共有水平または垂直ラインのパターンを使用して、セル18に並列に供給され得る。アドレスラインおよびデータライン等の制御ラインは、典型的には、相互に直交する例えば、アドレスラインは、垂直である一方、データラインは、水平である、またはその逆である。用語行および列は、単に、メモリアレイ17内のセル18の特定の群を参照する方法の1つを表し、時として、互換可能に使用され得る。所望に応じて、他のパターンのラインが、パス20および22内で使用され得る。例えば、異なる数の電源信号、データ信号、およびアドレス信号が、使用され得る。メモリ要素18に供給される信号は、時として、集合的に、制御信号と称される。特定の文脈では、これらの信号の一部は、電力信号、クリア信号、データ信号、アドレス信号等と称され得る。これらの異なる信号のタイプは、相互に排他的ではない。例えば、アレイ17のためのクリア信号は、アレイ17をクリアするために使用することができる、制御アドレス信号の一種としての役割を果たし得る。また、本クリア信号は、セル18内のインバータ型回路に給電することによって、電力信号の一種としての役割を果たし得る。同様に、クリア動作は、メモリセル18に論理0を発行する役割を果たすため、クリア信号は、データ信号の一種としての役割を果たし得る。正電源電圧Vccは、正電源ラインを介して提供され得る。接地電圧Vssは、接地電源ラインを介して提供され得る。任意の好適な値が、正電源電圧Vccおよび接地電圧Vssのために使用され得る。例えば、正電源電圧Vccは、1.2ボルト、1.1ボルト、1.0ボルト、0.9ボルト、または任意の他の好適な電圧であり得る。接地電圧Vssは、実施例として0ボルトであり得る。典型的配列では、電源電圧Vccは、1.0ボルトであり得、Vssは、0ボルトであり得、アドレス、データ、およびクリア信号のための信号レベルは、0ボルト低の場合から1.0ボルト高の場合の範囲であり得る。Vssが0ボルト未満であり、制御信号が過駆動されるすなわち、制御信号が、Vcc-Vssを上回る信号強度を有する、Vccが時間の関数として変動する配列も使用され得る。図2は、メモリセル18の一好適な配列を示す、回路図である。メモリセル18は、リング内に接続される、第1、第2、第3、および第4のインバータ型回路を含み得る。第1のインバータ型回路は、PMOSトランジスタP0等のp-チャネル金属酸化物半導体PMOSトランジスタと、NMOSトランジスタN0等のn-チャネル金属酸化物半導体NMOSトランジスタとを含み得る。トランジスタP0およびN0は、正電源ラインすなわち、正電源電圧Vccにおける正電源供給端子と接地電源ラインすなわち、接地電圧Vssにおける接地電源供給端子との間に結合され得る。トランジスタP0は、正電源ラインに接続される、ソース端子を有し得る。トランジスタN0は、接地ラインすなわち、接地電源ラインに接続される、ソース端子を有し得る。トランジスタP0およびN0はそれぞれ、中間ノードX0に接続される、ドレイン端子を有し得る。第2のインバータ型回路は、PMOSトランジスタP1およびP4と、NMOSトランジスタN1およびN4とを含み得る。トランジスタP1およびP4は、直列に接続され得、正電源ラインと中間ノードX1との間に結合され得る。トランジスタN1およびN4は、中間ノードX1と接地ラインとの間に、相互に直列に接続され得、トランジスタP1およびP4と直列に接続され得る。第3のインバータ型回路は、PMOSトランジスタP2およびNMOSトランジスタN2を含み得る。トランジスタP2およびN2は、正電源ラインと接地ラインとの間に結合され得る。トランジスタP2およびN2は、それぞれ、正電源ラインおよび接地ラインに接続される、ソース端子を有し得る。トランジスタP2およびN2はそれぞれ、中間ノードX2に接続される、ドレイン端子を有し得る。第4のインバータ型回路は、PMOSトランジスタP3およびP5と、NMOSトランジスタN3およびN5とを含み得る。トランジスタP3およびP5は、直列に接続され得、正電源ラインと中間ノードX3との間に結合され得る。トランジスタN3およびN5は、直列に接続され得、中間ノードX3と接地ラインとの間に結合され得る。トランジスタN3およびN5は、トランジスタP3およびP5と直列に接続され得る。トランジスタP0-P5はそれぞれ、正電源ライン等の適切なウェルバイアスに接続される、ボディバルク端子を有し得る。トランジスタN0-N5はそれぞれ、接地ライン等の適切なウェルバイアスに接続される、ボディ端子を有し得る。トランジスタP0、P1、P2、およびP3は、それぞれ、中間ノードX3、X0、X1、およびX2に接続される、ゲート端子を有し得る。トランジスタN0、N1、N2、およびN3は、それぞれ、ノードX1、X2、X3、およびX0に接続される、ゲート端子を有し得る。本明細書に説明される接続は、M1金属例えば、基板に最近接する金属層ワイヤルーティング、M2金属例えば、M1金属層上部の金属層ワイヤルーティング等の金属ワイヤルーティングを使用して、形成され得る。トランジスタP4およびP5は、関連付けられたアドレスラインを介して提供される、信号ADD等の真アドレス信号によって制御される、ゲート端子を有し得る。トランジスタN4およびN5は、関連付けられた補アドレスラインを介して提供される、信号ADDB等の補アドレス信号例えば、真信号ADDの反転バージョンである信号によって制御される、ゲート端子を有し得る。本種の構成では、トランジスタP4およびP5は、第1のチャネルタイプを有しすなわち、トランジスタP4およびP5は、p-タイプチャネルを有する、本第1のチャネルタイプは、トランジスタP1およびP3のものと同一であるすなわち、P1およびP3は、トランジスタP4およびP5と同一チャネルタイプを有する。トランジスタN4およびN5は、直列に接続されたトランジスタN1およびN3と同一チャネルタイプn-タイプを有する。メモリアレイ17の通常および読み取り動作の間、信号ADDおよびADDBは、第2および第4のインバータ型回路が適切に機能するようイネーブルにするように、ディアサートされ得る例えば、ADDが、低であって、ADDBが、高であるように。書き込み動作の間、信号ADDおよびADDBは、トランジスタP4、P5、N4、およびN5をオフにするように、アサートされ得る例えば、ADDが、高であって、ADDBが、低であるように。トランジスタP4、P5、N4、およびN5をオフにすることによって、第2および第4のインバータ型回路のプルアップおよびプルダウン電流パスを遮断する。したがって、このようにプルアップおよびプルダウン電流パスを遮断することによって、ノードX1およびX3をアクティブに駆動するための電源ラインからの直接電流パスが存在しないため、ノードX1およびX3をフロートさせる。トランジスタP4およびP5は、時として、トライステートプルアップトランジスタと称され得る。トランジスタN4およびN5は、時として、トライステートプルダウントランジスタと称され得る。書き込み動作の間、アドレス信号をアサートし、第2および第4のインバータ型回路を本トライステートモードにすること第2および第4のインバータ型回路のトライステート化は、メモリセル18を所望のデータ値でより容易に上書きさせるのに有用である。メモリセル18は、図2に示されるように、NMOSトランジスタNA’およびPMOSトランジスタPA’等のアドレストランジスタを含み得る。セル18は、NMOSトランジスタNAおよびPMOSトランジスタPA等の読み取り/書き込みアクセストランジスタを含み得る。トランジスタNAおよびPAは、集合的に、アクセス回路と称され得る。所与のメモリ内のトランジスタを説明するために使用される、用語アドレスおよびアクセスは、時として、互換可能に使用され得る。しかしながら、本議論では、用語アドレストランジスタは、典型的には、そのゲートが、直接、アドレス信号ADDおよびADDBによって、制御される、トランジスタPA’およびNA’等のトランジスタを指すために使用される一方、用語アクセストランジスタは、典型的には、そのゲートが、読み取り-書き込み制御イネーブル信号RWおよびRWBによって、制御される、トランジスタNAおよびPA等のトランジスタを指すために使用される。アドレストランジスタは、通常動作の間すなわち、各セルが、そのローカルデータ値を保持しており、その出力に静的制御信号を印加する場合および読み取り動作の間、ディスエーブルにされ得、書き込み動作の間、イネーブル例えば、オンにされ得る。アクセストランジスタは、通常動作の間、ディスエーブルにされ得、読み取りおよび書き込み動作の間、イネーブルにされ得る。一般に、トランジスタは、ソース端子、ドレイン端子、ゲート端子、およびボディ端子を有する。用語ソースおよびドレイン端子は、時として、互換可能に使用され得る。回路10内のトランジスタのソースおよびドレイン端子は、時として、集合的に、ソース-ドレイン端子と称され得る。トランジスタNA’およびPA’は、ノードX3に接続される、第1のソース-ドレイン端子と、データラインに接続される、第2のソース-ドレイン端子とを有し得る。信号データは、読み取り/書き込み動作の間、データラインを介して、提供され得る。トランジスタNA’およびPA’は、それぞれ、信号ADDおよびADDBによって制御される、ゲート端子を有し得る。トランジスタNAおよびPAは、ノードX1に接続される、第1のソース-ドレイン端子と、データラインに接続される、第2のソース-ドレイン端子とを有し得る。トランジスタNAおよびPAは、真および補読み取り/書き込みイネーブル信号RWおよびRWBによって制御される、ゲート端子を有し得る。このように配列されるトランジスタNAおよびPA等のトランジスタは、時として、読み取り/書き込み伝送ゲートと称され得る。トランジスタNA’およびPA’は、アドレス伝送ゲートと称され得る。伝送ゲートは、それぞれ、強力なプルダウンおよびプルアップ駆動強度を有するように設計される、NMOSトランジスタおよびPMOSトランジスタを含む。したがって、伝送ゲートは、回路ノードを完全CMOS相補型金属酸化膜半導体電圧レベル例えば、それぞれ、供給電圧VccおよびVssの値に対応する、完全高および完全低電圧レベルに駆動可能であり得る。概して、任意の数のアドレスおよび/またはアクセストランジスタが、所望に応じて、任意の数の中間ノードに接続され、所望の読み取り/書き込み機能性および性能を提供し得る。読み取り回路32等の読み取り回路は、データラインに接続され得る。読み取り回路32は、インバータ28および30等の2つのインバータを含み得る。読み取り動作の間、読み取り回路32は、データライン上の信号データの値を感知してもよく、インバータ30の出力に読み取り値を提供し得る。他の読み取り感知方式例えば、異なる数のトランジスタを伴う読み取り回路、感知増幅器を使用する差動読み取り方式等が、所望に応じて、使用され得る。図2に配列されるようなトランジスタP0-P5およびN0-N5は、メモリセルのためのデータを格納する、ストレージ回路ラッチ式回路としての役割を果たし得る。したがって、トランジスタP0-P5およびN0-N5は、時として、メモリセル18のストレージ部分を形成すると称され得る。ストレージ部分は、中間ノードX0-X4上にデータ真および補形態でを格納し得る。したがって、中間ノードX0-X4は、内部ストレージノードと称され得る。これらのノードのいずれも、図1の出力19として使用され得る。例えば、ノードX3は、図1の出力19に接続され得る。メモリセル18は、双安定動作を呈し得る。メモリセル18に、0がロードされていると、X0、X1、X2、およびX3の値は、それぞれ、1、0、1、ならびに0、となるであろう。メモリ要素に、1がロードされると、X0、X1、X2、およびX3の値は、それぞれ、0、1、0、ならびに1となるであろう。本文脈では、ノードX1およびX3に格納される値は、セル18によって現在維持されるている、格納されたビッとを表し得る。したがって、実施例としてセル18への0の書き込みは、0が、ストレージノードX1およびX3に書き込まれていることを含意する一方、1の読み取りは、ストレージノードX1およびX3が、1を格納していることを含意し得る。一対の交差結合インバータに基づく、従来のメモリ要素設計と異なり、図2のメモリセル18は、リング内に接続される、4つのインバータ型回路を有する。従来の交差結合インバータ設計では、インバータの入力ノード上の放射線衝突が、インバータの出力の状態を変化させ、それによって、セルの状態を誤り値に反転させる可能性が比較的に高い。図2の配列では、各インバータ型回路内のp-チャネルトランジスタ例えば、トランジスタP0-P3のゲートは、同一インバータ型回路内のn-チャネルトランジスタ例えば、トランジスタN0-N3のゲートと異なるソースから、その入力を受信する。このように、トランジスタのゲートのための制御信号が分散されているため、メモリセル18は、交差結合インバータに基づく、従来のメモリ要素と比較して、その状態を反転させずに、特定のノード上の放射線衝突からより良好に回復可能である。CRAMメモリとしての通常動作の間、アレイ17内の各セル18は、その出力ライン19に、対応する出力信号OUTを提供するために使用され得る。OUT信号は、プログラム可能論理を制御する、静的制御信号としての役割を果たし得る。本動作モードでは、各セル18内のアドレス信号ADDおよびADDBならびに読み取り/書き込みイネーブル信号は、アドレスおよびアクセストランジスタが、ディスエーブルにされるように、ディアサートされる例えば、ADDは、低であって、ADDBは、高であって、RWは、低であって、RWBは、高である。アドレストランジスタがオフであることによって、データラインは、セル18のストレージ部分すなわち、トランジスタP0-P5およびN0-N5から絶縁されるであろう。トランジスタP4およびP5は、ADDが低であるため、オンにされ、トランジスタN4およびN5は、ADDBが高であるため、オンにされる。したがって、セル18の第2および第4のインバータ型回路は、アクティブであって、セル18は、そのロードされたデータ値を保持し、放射線誘起アップセットイベントに良好な不感性を呈する。実施例として、ノードX0およびノードX2が、低0であって、ノードX1およびノードX3が、高1である状況を検討する。放射線が、ノードX0に衝突する場合、ノードX0上の放射線誘起電荷は、ノードX0上の電圧を高くし得る例えば、正電源電圧Vccまでまたはそれ以上に。ノードX0上の電圧が高くなると、第4のインバータ型回路内のトランジスタN3が、オンになる。ノードX2上の電圧は、低く、したがって、トランジスタP3は、既に、オンである。両トランジスタN3およびP3がオンであることによって、ノードX3上の電圧は、約Vcc/2すなわち、正電源電圧Vccと接地電圧Vssとの間の中間まで降下する。放射線衝突によって生成された高X0電圧は、トランジスタP1のゲートにルーティングされる。これは、トランジスタP1をオフにする。トランジスタN1は、ノードX2上の信号によって制御されるゲートを有する。ノードX2は、低であるため、トランジスタN1は、オフである。トランジスタN1がオフである間、トランジスタP1が、オフにされると、ノードX1は、もはや、直接、正電源ライン上の正電源電圧Vccまたは接地電源ライン上の接地電圧Vssのいずれにも接続されない。したがって、ノードX1は、フロートし、放射線衝突に関わらず、その元々の高状態を維持する。ノードX1上の非摂動信号は、トランジスタP2のゲートに印加される、制御信号としての役割を果たす。放射線衝突前、ノードX1は、高であって、トランジスタP2は、オフであった。放射線衝突後、ノードX1は、その元々の高状態を維持し、したがって、トランジスタP2の状態は、不変である。トランジスタN2は、低減された高電圧Vcc/2によって制御されるが、トランジスタP2は、オフのままであるため、ノードX2を低に保持可能である。したがって、ノードX1上の非摂動信号と同様に、ノードX2上の電圧は、放射線衝突によって摂動を受けない。ノードX2上の電圧は、低のままであるため、トランジスタP3は、オンのままであって、ノードX3を高にプルする。ノードX3が、一時的に、VccからVcc/2に電圧降下される場合でも、ノードX3信号は、依然として、ノードX1上の非摂動高信号によって保持される、トランジスタN0が、ノードX0を低にプル可能であるように、トランジスタP0を少なくとも部分的にオフに保持可能である。最終的に、一時的に、ノードX0上の電圧を上昇させたノードX0上の放射線誘起電荷は、消失し、ノードX0は、0ボルトのその通常衝突前状態に戻るであろう。X0が、0ボルトに到達すると、トランジスタN3は、オフになり、ノードX3は、Vccのその衝突前電圧を取り戻す。本実施例が実証するように、セル18のアーキテクチャは、セル内のノードが、放射線によって衝突される場合も、セルに、その格納されたデータ値本実施例では、格納された1を維持させる。放射線衝突からの望ましくない状態変化へのセル18の不感性は、アレイ17が、種々の状況において、安定動作を呈することを保証するのに有用である。所望に応じて、4つを超えるまたはそれ未満のインバータ型回路を使用して、セル18のストレージ部分を形成し得る。図3は、所与の行内の所望のメモリセルに書き込むプロセスを例証する、タイミング図を示す。時間t1では、所望のデータが、対応するデータラインに提示され得る例えば、信号データは、0を書き込むように、低に駆動される。時間t2では、アドレスおよび書き込みイネーブル信号は、例えば、ADDが、低であって、ADDBが、高であって、RWが、低であって、RWBが、高であるようにディアサートされ得る。セル18内の全インバータ型回路は、アクティブであり得、セル18は、本時点において、未知の値を格納し得る例えば、図3内のノードX1参照。時間t2では、アドレス信号は、トライステートプルアップおよびプルダウントランジスタをディスエーブルにするように、アサートされ得る例えば、図2のセル18内のトランジスタP4、P5、N4、およびN5をオフにし、それによって、セル18内の第2および第4のインバータ型回路をトライステート化するため。また、アドレス信号をアサートすることによって、トランジスタNA’およびPA’をオンにし、書き込みプロセスを開始し得る。時間t3では、書き込みイネーブル信号は、トランジスタNAおよびPAをオンにするように、アサートされ得る例えば、RWが、高であって、RWBが、低であるように。トランジスタNA、PA、NA’、およびPA’をイネーブルにすることによって、メモリセル18に所望のデータを書き込むための十分な強度を提供し得る。トランジスタNA、PA、NA’、およびPA’は、ディスエーブルにされたトライステートトランジスタが、電源ラインからの競合電流を排除するため、比較的に小さいトランジスタ例えば、最小サイズのトランジスタであり得る。第2および第4のインバータ型回路が、トライステート条件にあることによって、通常回復力の半分のみ、セル18内で利用可能であって、それによって、書き込み動作を促進する。伝送ゲート例えば、トランジスタNA、PA、NA’、およびPA’は、ノードX1およびX3を完全CMOS電圧レベル例えば、供給電圧VccまたはVssに駆動させ得る。このように、セル18を書き込むことによって、第1および第3のインバータ型回路を通って流動し得る、クローバ電流例えば、そのプルアップおよびプルダウン回路が、少なくとも部分的に、オンである場合に、インバータ型回路を通って流動する電流を排除する。時間t4では、ノードX1は、成功裡に、所望の値0を格納するように上書きされ得る。書き込みイネーブル信号をアサート後、セル18への書き込みにかかる時間時間t3からt4は、書き込み-アクセス時間TWACCと称され得る。時間t5では、書き込みイネーブル信号は、ディアサートされ得る。時間t6では、アドレス信号は、ディアサートされ得る。時間t7では、信号データは、新しい値に変化し、1を別のセルに書き込み得る。データライン上の有効データを駆動し、アドレス信号をアサートするまでの時間時間t1からt2は、設定時間TSUと称され得る。アドレス信号が、アサートされる時間は、アドレス時間TADDと称され得る。アドレス信号をディアサートし、データライン上に新しい値を駆動するまでの時間時間t6からt7は、保持時間THと称され得る。時間期間TSU、TADD、およびTHはそれぞれ、実施例として100nsの持続時間であり得る。時間期間TSU、TADD、およびTHは、任意の所望の持続時間を有し得る。図3のタイミング図は、単なる例証である。任意の所望のデータ値が、図3に示されるように、類似タイミング方式を使用して、メモリセル18に書き込まれ得る。図4は、所望のメモリセルからデータを読み取るプロセスを例証する、タイミング図を示す。セル18からの読み取りは、読み取りアクセストランジスタが、単一ストレージノードのみに接続され得るため、単一内部ストレージノード例えば、ノードX1に外乱を与え得る。セル18は、単一ストレージノード外乱に不感性であるため、本アプローチを使用する、セル18からの読み取りは、セル18の現在の状態を偶発的に反転させないであろう。メモリセル18が、0を格納している例えば、ノードX1が、0を格納しているシナリオを検討する。事前充電回路は、実施例として時間t1に先立って、データラインをVcc/2に事前充電し得る。データラインをVcc/2に事前充電することによって、ノードX1における読み取り外乱を最小限にし、セル18が、1または0を格納する同等の可能性を有すると仮定すると、動的切替電力消費を低減させ得る。所望に応じて、データラインは、電圧Vcc、Vss、または任意の所望の電圧値を供給するように事前充電され得る。時間t1では、事前充電回路は、ディスエーブルにされ得、データラインは、トライステートモードにされ、事前充電電圧レベル例えば、Vcc/2は、データライン静電容量によって保持され得る。データラインは、トライステートモードでは、電源ラインによって、アクティブに駆動されないことがある。読み取りイネーブル信号は、本時点において、ディアサートされ得る例えば、RWが、低であって、RWBが、高であるように。読み取り動作の間、アドレス信号は、4つのインバータ型回路が、適切に動作し、メモリセルの現在の状態を保持することを保証するように、ディアサートされ得る。時間t2では、読み取りイネーブル信号は、アサートされ得る例えば、RWが、高であって、RWBが、低であるように。本実施例では、データラインは、最終的に、トランジスタNAおよびPAによって、接地に放電され得る時間t3。読み取りイネーブル信号をアサートし、接地電圧Vssをデータラインにおいて観察するまでの時間例えば、時間t2からt3は、読み取り-アクセス時間TRACCと称され得る。時間t4では、ストレージノードX1の値に対応する読み取り値が、サンプリングされ得る。時間t5では、読み取りイネーブル信号が、ディアサートされ得る。読み取りデータのサンプリングから、読み取りイネーブル信号のディアサートまでの時間は、保持時間THと称され得る。保持時間THは、データを適切にサンプリングすることができることを保証するために、正であるべきである。時間t6では、データ回路は、さらなる処理のために、制御回路12に読み取りデータを駆動し得る。ノードX1に格納された論理1は、図4に示されるように、類似様式において、読み取られ得る。データラインは、時間t7に先立って、Vcc/2に事前充電され得る。時間t7では、事前充電回路は、ディスエーブルにされ得、データラインは、トライステートモードにされ、事前充電電圧Vcc/2は、データライン静電容量によって維持され得る。読み取りイネーブル信号は、本時点において、ディアサートされ得る。時間t8では、読み取りイネーブル信号が、アサートされ得る。本シナリオでは、データラインは、最終的に、電圧Vccを供給するように、トランジスタNAおよびPAを通して、充電され得る時間t9。読み取りイネーブル信号をアサートし、データラインにおいて、正供給電圧Vccを実現するまでの時間時間t8からt9も、読み取り-アクセス時間TRACCと称され得る。時間t10では、ストレージノードX1の値に対応する読み取り値が、サンプリングされ得る。時間t11では、読み取りイネーブル信号が、ディアサートされ得る。時間t12では、データ回路は、さらなる処理のために、制御回路12に読み取りデータを駆動し得る。図4のタイミング図は、単なる例証である。任意の所望のデータ値が、図4に示されるように、類似タイミング方式を使用して、メモリセル18から読み出され得る。図5は、メモリセル18のために使用され得る、別の好適な配列を示す。図5内のセル18のストレージ部分例えば、トランジスタP0-P5およびN0-N5に基づく回路は、図2のものと同一である。図5のメモリセル18は、1つのPMOSアドレストランジスタPA’と、1つのPMOS読み取り/書き込みアクセストランジスタPAとを含み得る。アドレストランジスタPA’は、ノードX3に接続されている第1のソース-ドレイン端子と、データラインに接続される第2のソース-ドレイン端子と、信号ADDBによって制御されるゲート端子とを有し得る。アクセストランジスタPAは、ノードX1に接続されている第1のソース-ドレイン端子と、データラインに接続される第2のソース-ドレイン端子と、信号nRW等の読み取り/書き込みイネーブル信号によって制御されるゲート端子とを有し得る。図5のメモリセル18は、図2のメモリセルと類似様式で動作する。データ信号DATAおよびアドレス信号ADDならびにADDBは、図3および4に関連して説明されるように、類似タイミング方式を使用して、制御され得る。信号nRWは、信号RWBのように挙動し、読み取り/書き込み動作の間、アクセストランジスタPAをイネーブルまたはディスエーブルにし得る。図5のメモリセル18等のメモリセルは、図2のメモリセルより少ないトランジスタを含み得る。図5のメモリセル18等のメモリセルはまた、図2のメモリセルより少ない制御信号例えば、ADD、ADDB、およびnRWを必要とし得る。トランジスタPAおよびPA’は、PMOSトランジスタが、正電源電圧までプルアップ可能であるため、1を書き込む場合、駆動ストレージノードX1およびX3を完全高電圧レベル例えば、電源電圧Vccに駆動可能であり得る。トランジスタPAおよびPA’は、PMOSトランジスタが、そのゲート電圧レベルを上回る閾値電圧レベルVtpまでしかプルダウンできないため、0を書き込む場合、ストレージノードX1およびX3を準低電圧例えば、VssVtpに下がるまで駆動させる。本種の状況では、トランジスタN0およびN2が、部分的に、オンであるため、ある程度のクローバ電流が、第1および第3のインバータ型回路を通って、流動し得る。読み取りモード中にアクセストランジスタPAは、1を読み取る場合、データラインを完全高電圧レベルまでプルアップし得る。トランジスタPAは、0を読み取る場合、データラインを準低電圧すなわち、VssVtpまでプルダウンし得る。一般に、信号データは、格納されたビットの状態に応じて、完全高電圧レベルまたは準低電圧のいずれかとなるであろう。図6は、メモリセル18のための別の好適な配列を示す。図6内のセル18のストレージ部分は、図2のものと同一のままであり得る。図6のメモリセル18は、1つのNMOSアドレストランジスタNA’と、1つのNMOS読み取り/書き込みアクセストランジスタNAとを含み得る。アドレストランジスタNA’は、ノードX3に接続されている第1のソース-ドレイン端子と、データラインに接続される第2のソース-ドレイン端子と、信号ADDによって制御されるゲート端子とを有し得る。アクセストランジスタNAは、ノードX1に接続されている第1のソース-ドレイン端子と、データラインに接続される第2のソース-ドレイン端子と、信号RW等の読み取り/書き込みイネーブル信号によって制御されるゲート端子とを有し得る。図6のメモリセル18は、図2のメモリセルと同様に動作し得る。データ信号DATA、イネーブル信号RW、ならびにアドレス信号ADDおよびADDBは、図3および4と関連して説明される一般的タイプのタイミング方式を使用して、制御され得る。図6のメモリセル18は、図2のメモリセルより少ないトランジスタを有し得る。図6のメモリセル18はまた、図2のメモリセルより少ない制御信号例えば、ADD、ADDB、およびRWを必要とし得る。トランジスタNAおよびNA’は、NMOSトランジスタが、0ボルトまでプルダウン可能であるため、0を書き込む場合、ストレージノードX1およびX3を完全低電圧レベルに駆動させ得る。トランジスタNAおよびNA’は、NMOSトランジスタが、そのゲート電圧レベルを下回る閾値電圧レベルVtnまでしかプルアップできないため、1を書き込む場合、ストレージノードX1およびX3を準高電圧例えば、Vcc-Vtnに上がるまで駆動可能であり得る。これは、トランジスタP0およびP2が、部分的に、オンであるため、ある程度のクローバ電流を第1および第3のインバータ型回路を通って流動させ得る。読み取りモード中にアクセストランジスタNAは、0を読み取る場合、データラインを完全低電圧レベルに放電させ得る。トランジスタNAは、1を読み取る場合、データラインを準高電圧すなわち、Vcc-Vtnまで充電し得る。一般に、信号データは、格納されたビットの状態に応じて、電圧VssまたはVcc-Vtnのいずれかとなるであろう。図7は、メモリセル18のための別の好適な配列を示す。図7のセル18のストレージ部分は、図2のものと同一である。図7のメモリセル18は、1つのPMOSアドレストランジスタPAと、1つのNMOS読み取り/書き込みアクセストランジスタNAを含み得る。アドレストランジスタPAは、ノードX3に接続されている第1のソース-ドレイン端子と、データラインに接続される第2のソース-ドレイン端子と、信号ADDBによって制御されるゲート端子とを有し得る。アクセストランジスタNAは、ノードX1に接続されている第1のソース-ドレイン端子と、データラインに接続される第2のソース-ドレイン端子と、信号RW等の読み取り/書き込みイネーブル信号によって制御されるゲート端子とを有し得る。図7のメモリセル18は、図2のメモリセルと同様に動作し得る。データ信号DATA、イネーブル信号RW、ならびにアドレス信号ADDおよびADDBは、図3および4と関連して説明されたタイプのタイミング方式を使用して、制御され得る。図7のメモリセル18は、図2のメモリセルより少ないトランジスタを有し得る。図7のメモリセル18はまた、図2のメモリセルより少ない制御信号例えば、信号ADD、ADDB、およびRWを必要とし得る。トランジスタPAは、1を書き込む場合、ストレージノードX3を完全高電圧レベル例えば、Vccに駆動し得る。トランジスタNAは、1を書き込む場合、ストレージノードX1を準高電圧例えば、VccVtnまで駆動し得る。これは、トランジスタP2が、部分的に、オンであるため、第3のインバータ型回路を通して、クローバ電流を流動させ得る。トランジスタNAは、0を書き込む場合、ストレージノードX1を完全低電圧レベル例えば、Vssに駆動可能であり得る。トランジスタPAは、0を書き込む場合、ストレージノードX3を準低電圧レベル例えば、VssVtpまで駆動し得る。これは、トランジスタN2が、部分的に、オンであるため、第3のインバータ型回路を通して、クローバ電流の流動をもたらし得る。ノードX3が、1を書き込む間、完全高電圧レベルに駆動され、ノードX1が、0を書き込む間、完全低電圧レベルに駆動され、それによってそれぞれ、トランジスタP0およびN0を完全にオフにするため、書き込み動作の間、第1のインバータ型回路を通って流動するクローバ電流は存在し得ない。読み取りモード中にアクセストランジスタNAは、0を読み取る場合、データラインを完全低電圧レベルに放電し得る。トランジスタNAは、1を読み取る場合、データラインを準高電圧レベルまで充電し得る。一般に、信号データは、格納されたビットの状態に応じて、電圧VssまたはVcc-Vtnのいずれかとなるであろう。図8は、メモリセル18のための別の好適な配列を示す。図8内のセル18のストレージ部分は、図2のものと同一であり得る。図8のメモリセル18は、4つのアドレストランジスタNA、PA、NA’、およびPA’と、1つのNMOS読み取りアクセストランジスタNRを含む読み取り回路とを含み得る。アドレストランジスタNAは、ノードX1に接続されている第1のソース-ドレイン端子と、データラインに接続される第2のソース-ドレイン端子と、信号ADDによって制御されるゲート端子とを有し得る。アクセストランジスタPAは、ノードX1に接続されている第1のソース-ドレイン端子と、データラインに接続される第2のソース-ドレイン端子と、信号ADDBによって制御されるゲート端子とを有し得る。アドレストランジスタNA’は、ノードX3に接続されている第1のソース-ドレイン端子と、データラインに接続される第2のソース-ドレイン端子と、信号ADDによって制御されるゲート端子とを有し得る。アクセストランジスタPA’は、ノードX3に接続されている第1のソース-ドレイン端子と、データラインに接続される第2のソース-ドレイン端子と、信号ADDBによって制御されるゲート端子とを有し得る。図8のメモリセル18は、図2のメモリセルと同様に動作し得る。データ信号DATAおよびアドレス信号ADDならびにADDBは、図3および4と関連して説明されたタイプのタイミング方式を使用して、制御され得る。信号READは、信号RWのように挙動し、読み取り/書き込み動作の間、アクセストランジスタNRをイネーブルまたディスエーブルにし得る。図8のメモリセル18は、図2のメモリセルと比較して、追加の専用読み取りトランジスタを有し得る。図8のメモリセル18は、図2のメモリセルより少ない制御信号例えば、ADD、ADDB、および読み取りを必要とし得る。図8に示されるアドレストランジスタは、伝送ゲートのように挙動し、1を書き込む場合、ストレージノードX1およびX3を完全高電圧レベル例えば、Vccに、0を書き込む場合、完全低電圧レベル例えば、Vssに駆動することができる。このようにセル18を書き込むことによって、クローバ電流が、第1および第3のインバータ型回路内に流動するのを防止する。読み取りモード中に読み取りトランジスタNRは、0を読み取る場合、データラインを完全低電圧レベルに放電し得る。トランジスタNRは、1を読み取る場合、データラインを準高電圧まで充電し得る。一般に、信号データは、格納されたビットの状態に応じて、電圧VssまたはVcc-Vtnのいずれかとなるであろう。図8のセル18は、図2のメモリセルと比較して、より強力な読み取り駆動強度を有し得る。1または0を読み取る場合、図8のセル18において、読み取り電流は、2つの直列に接続されたトランジスタを通してのみ流動する必要があるが、図2のセル18において、読み取り電流は、3つの直列に接続されたトランジスタを通して流動する必要があるであろう。本潜在的性能拡張は、ノードX1およびX3の代わりに、ノードX0およびX2から値を読み取ることによって提供される。なぜなら、第1および第3のインバータ型回路が、第2および第4のインバータ型回路より少ないプルアップおよびプルダウントランジスタを有するからである。一般に、より少ない数のトランジスタを通って流動する電流は、抵抗をあまり被らず、したがって、改良された性能例えば、電流値がより高いを呈する。図9は、メモリセル18のための別の好適な構成を示す。図9のセル18のストレージ部分は、図2のものと同一であり得る。図9のメモリセル18は、3つのアドレストランジスタPA、NA’、およびPA’と、1つのNMOSアクセストランジスタNAを含み得る。アドレストランジスタPAは、ノードX1に接続されている第1のソース-ドレイン端子と、データラインに接続される第2のソース-ドレイン端子と、信号ADDBによって制御されるゲート端子とを有し得る。アドレストランジスタNA’は、ノードX3に接続されている第1のソース-ドレイン端子と、データラインに接続される第2のソース-ドレイン端子と、信号ADDによって制御されるゲート端子とを有し得る。アクセストランジスタPA’は、ノードX3に接続されている第1のソース-ドレイン端子と、データラインに接続される第2のソース-ドレイン端子と、信号ADDBによって制御されるゲート端子とを有し得る。図9のメモリセル18は、図2のメモリセルと同様に動作し得る。データ信号DATA、アドレス信号ADDおよびADDB、ならびに読み取り/書き込みイネーブル信号RWは、図3および4と関連して説明されたタイプのタイミング方式を使用して、制御され得る。図9のメモリセル18は、図2のメモリセル18のものと同一数のトランジスタを含み得るが、図2のメモリセルより少ない制御信号例えば、ADD、ADDB、およびRWを必要とし得る。図9に示されるアドレスおよびアクセストランジスタNAは、伝送ゲートのように挙動し、1を書き込む場合、ストレージノードX1およびX3を完全高電圧レベルに、0を書き込む場合、完全低電圧レベルに駆動させ得る。アクセストランジスタNAは、書き込みモード中にイネーブルにされ得る。このようにセル18を書き込むことによって、クローバ電流が、第1および第3のインバータ型回路内を流動するのを排除する。読み取りモード中にアクセストランジスタNAは、0を読み取る場合、データラインを完全低電圧レベルに放電し得る。トランジスタNAは、1を読み取る場合、データラインを準高電圧まで充電し得る。図10は、メモリセル18のための別の好適な配列を示す。図10内のセル18のストレージ部分は、図2のものと同一であり得る。図10のメモリセル18は、4つのアドレストランジスタNA、PA、NA’、およびPA’と、読み取りバッファ回路39等の読み取り回路とを含み得る。アドレストランジスタNAは、ノードX1に接続されている第1のソース-ドレイン端子と、データラインに接続される第2のソース-ドレイン端子と、信号ADDによって制御されるゲート端子とを有し得る。アドレストランジスタPAは、ノードX1に接続されている第1のソース-ドレイン端子と、データラインに接続される第2のソース-ドレイン端子と、信号ADDBによって制御されるゲート端子とを有し得る。アドレストランジスタNA’は、ノードX3に接続されている第1のソース-ドレイン端子と、データラインに接続される第2のソース-ドレイン端子と、信号ADDによって制御されるゲート端子とを有し得る。アドレストランジスタPA’は、ノードX3に接続されている第1のソース-ドレイン端子と、データラインに接続される第2のソース-ドレイン端子と、信号ADDBによって制御されるゲート端子とを有し得る。図10のメモリセル18は、図2のメモリセルと同様に動作し得る。データ信号DATAおよびアドレス信号ADDならびにADDBは、図3および4と関連して説明されたタイプのタイミング方式を使用して、制御され得る。信号READは、信号RWのように挙動し、読み取り動作の間、アクセストランジスタNRをイネーブルまたディスエーブルにし得る。バッファ回路39は、2つの直列に接続されたNMOSトランジスタNR1およびNR2を含み得る。トランジスタNR1およびNR2は、データラインと接地ラインとの間に連結され得る。トランジスタNR1は、信号READによって制御されるゲート端子を有し得る一方、トランジスタNR2は、ノードX0に接続されるゲート端子を有し得る。所望に応じて、読み取りバッファ回路39は、異なる内部ストレージノードに接続され得る。図5のメモリセル18は、図2のメモリセルより少ない制御信号例えば、ADD、ADDB、および読み取りを必要とし得る。図10に示されるアドレストランジスタは、伝送ゲートのように挙動し、1を書き込む場合、ストレージノードX1およびX3を完全高電圧レベルに、0を書き込む場合、完全低電圧レベルに駆動し得る。このようにセル18を書き込むことによって、第1および第3のインバータ型回路を通って流動し得る、クローバ電流を排除する。読み取りモード中にデータラインは、例として正電源電圧Vccまで事前充電され得る。バッファ回路39は、1を読み取る場合、データラインを0ボルトに放電し得る例えば、ノードX0は、0を格納している。データラインは、0を読み取る場合、高のままであり得例えば、ノードX0は、1を格納している。このようにセル18を読み取ることによって、内部ノードX0が、読み取りバッファ回路39内のトランジスタNR2のゲート端子に接続されるため、読み取り外乱をもたらさない例えば対応する内部ノードX0における無視可能な電圧上昇。図10に示される読み取りバッファ回路は、単なる例証である。読み取り外乱をもたらさない、他のタイプのバッファ回路が、所望に応じて、使用され得る。図11は、書き込みモードにおいて、メモリセル18を動作させる際に伴う、例証的ステップを示す。ステップ40では、集積回路10は、メモリアレイ17内の各行の信号データを所望の値に設定し得る。ステップ42では、所望のセルに対応するアドレス信号ADDおよびADDBが、アサートされ、メモリセルの列をトライステートモードにし得る例えば、セル18のストレージ部分内の第2および第4のインバータ型回路のプルアップおよびプルダウン電流パスは、ディスエーブルにされる。ステップ44では、書き込みイネーブル信号例えば、信号RW/RWB、nRW等が、アサートされ、書き込みアクセストランジスタ該当する場合をイネーブルにし、メモリセルに書き込み得る。セルが、所望の値で書き込まれると、書き込みイネーブル信号は、ディアサートすることができるステップ46。次いで、アドレス信号は、ディアサートされ得るステップ48。メモリアレイ17内のメモリセルの各列は、このように書き込まれ得る。より多くのメモリセルに、所望のデータをロードする必要がある場合、処理は、ステップ40にループバックしパス50によって示されるように、メモリセルの次の列に書き込み得る。全セルに、所望のデータがロードされると、メモリセルは、通常動作にされ得る。実施例として、プログラム可能集積回路内のメモリセルに、パストランジスタゲーとを制御する、静的出力信号を提供するための構成データをロードし得るステップ52。図12は、読み取りモードにおいて、メモリセル18を動作させる際に伴う、例証的ステップを示す。ステップ54では、メモリセル18に、図11に関連して説明されたタイプのアプローチを使用して、所望のデータをロードし得る。アドレス信号ADDおよびADDBは、読み取りモード中にディアサートされ得るステップ56。読み取り動作の間、アドレス信号をディアサートすることによって、4つのインバータ型回路に、高読み取り安定性およびソフトエラーアップセット不感性を提供するように、適切に動作させ得る。ステップ58では、データラインは、所望の事前充電電圧例えば、Vss、Vcc、Vcc/2等に事前充電され得る。実施例として、信号データは、Vcc/2の値を有し、全体的電力消費を削減し得る。ステップ60では、列内の所望のセルに対応する読み取りイネーブル信号例えば、信号、RW/RWB、nRW、READ等が、アサートされ、読み取りアクセストランジスタをイネーブルにし、格納されたビットの値に応じて、データラインを充電または放電し得る。ステップ62では、読み取りデータは、格納されたビットの状態を捕捉するようにサンプリングラッチされ得る。所望のデータがサンプリングされた後、読み取りイネーブル信号が、ディアサートされ得るステップ62。次いで、読み取りデータが、さらなる処理のために、制御回路12に駆動され得るステップ66。メモリアレイ17内のメモリセルの各列は、このように読み取られ得る。より多くのメモリセルが、読み取られる必要がある場合、処理は、パス68によって示されるように、ステップ58にループバックし、メモリセルの次の群を読み取り得る。全ての所望のセルが読み取られると、メモリセルは、その通常動作モードにおいて使用され、プログラム可能論理ゲート等の回路構成要素を制御する、静的出力信号を提供し得るステップ70。さらなる実施形態さらになる実施形態を、以下に項目として示す。項目1読み取りおよび書き込みモードで動作可能なメモリ要素であって、双安定要素を形成するために相互接続されている少なくとも第1および第2のトランジスタ対であって、少なくとも第1および第2のデータストレージノードを有し、各データストレージノードは、前記第1および第2のトランジスタ対のうちのそれぞれの1つにおける第1のトランジスタと第2のトランジスタとの間に結合されている、少なくとも第1および第2のトランジスタ対と、前記第1および第2のトランジスタ対のうちの所与の1つにおける前記第1のトランジスタおよび前記第2のトランジスタと直列に接続されている所与のトランジスタと、アクセス回路とを備え、前記アクセス回路は、前記書き込みモード中に前記メモリ要素にデータを書き込むようにイネーブルにされ、前記アクセス回路は、前記読み取りモード中にディスエーブルにされる、メモリ要素。項目2前記アクセス回路は、並列に接続されているn-チャネルトランジスタとp-チャネルトランジスタとを備えている、項目1に記載のメモリ要素。項目3前記アクセス回路は、p-チャネルトランジスタを備えている、項目1に記載のメモリ要素。項目4前記アクセス回路は、n-チャネルトランジスタを備えている、項目1に記載のメモリ要素。項目5読み取り回路をさらに備え、前記読み取り回路は、前記読み取りモード中に前記メモリ要素からデータを読み取るようにイネーブルにされ、前記読み取り回路は、前記書き込みモード中にディスエーブルにされる、項目1に記載のメモリ要素。項目6前記読み取り回路は、直列に接続されている第1および第2のトランジスタを備え、前記第1のトランジスタは、前記第1および第2のデータストレージノードのうちの所与の1つに接続されているゲートを有している、項目5に記載のメモリ要素。項目7前記読み取り回路は、並列に接続されているn-チャネルトランジスタとp-チャネルトランジスタとを備えている、項目5に記載のメモリ要素。項目8前記読み取り回路は、n-チャネルトランジスタを備えている、項目5に記載のメモリ要素。項目9第1のトランジスタと、第2のトランジスタと、前記第1のトランジスタと前記第2のトランジスタとの間に結合されている第3のデータストレージノードとを有する第3のトランジスタ対と、第1のトランジスタと、第2のトランジスタと、前記第1のトランジスタと前記第2のトランジスタとの間に結合されている第4のデータストレージノードとを有する第4のトランジスタ対とをさらに備えている、項目5に記載のメモリ要素。項目10読み取りおよび書き込みモードで動作可能なメモリ要素であって、少なくとも第1および第2のデータストレージノードを有する双安定要素と、データラインと、前記データラインと前記第1のデータストレージノードとの間に結合されている第1のアクセス回路と、前記データラインと前記第2のデータストレージノードとの間に結合されている第2のアクセス回路であって、前記第1および第2のアクセス回路は、前記書き込みモード中にオンにされ、前記第1および第2のアクセス回路は、前記読み取りモード中にオフにされる、第2のアクセス回路と、前記第1および第2のアクセス回路から独立している読み取り回路であって、前記書き込みモード中にオフにされ、前記読み取りモード中にオンにされる、読み取り回路とを備えている、メモリ要素。項目11前記第1および第2のアクセス回路は、各々、並列に接続されているn-チャネルトランジスタとp-チャネルトランジスタとを備えている、項目10に記載のメモリ要素。項目12前記読み取り回路は、直列に接続されている第1および第2のトランジスタを備えている、項目11に記載のメモリ要素。項目13前記読み取り回路の前記第1のトランジスタは、前記第1および第2のデータストレージノードのうちの所与の1つに接続されているゲートを有している、項目12に記載のメモリ要素。項目14前記読み取り回路は、直列に接続されている第1および第2のトランジスタを備えている、項目10に記載のメモリ要素。項目15前記読み取り回路の前記第1のトランジスタは、前記第1および第2のデータストレージノードのうちの所与の1つに接続されているゲートを有している、項目14に記載のメモリ要素。項目16前記双安定要素は、第3および第4のデータストレージノードをさらに備えている、項目10に記載のメモリ要素。項目17前記読み取り回路は、直列に接続されている第1および第2のトランジスタを備え、前記読み取り回路の前記第1のトランジスタは、前記第3および第4のデータストレージノードのうちの所与の1つに接続されているゲートを有している、項目16に記載のメモリ要素。項目18読み取りおよび書き込みモードで動作可能なメモリ要素であって、データラインと、少なくとも第1および第2のデータストレージノードを有する双安定要素であって、前記双安定要素は、少なくとも1つのトランジスタを含み、前記トランジスタは、前記書き込みモード中に前記双安定要素を選択的に減衰させるように制御される、双安定要素と、前記データラインと前記第1のデータストレージノードとの間のアクセス回路であって、前記書き込みモード中にオンにされ、前記読み取りモード中にオフにされる、アクセス回路とを備えている、メモリ要素。項目19第1および第2の電源供給端子をさらに備え、前記トランジスタは、前記第1の電源供給端子と前記第1および第2のデータストレージノードのうちの所与の1つとの間に結合され、前記書き込みモード中に前記トランジスタはオフにされ、前記第1および第2のデータストレージノードのうちの前記所与の1つを前記第1の電源供給端子から分断することによって、前記双安定要素を減衰させる、項目18に記載のメモリ要素。項目20前記データラインと前記第2のデータストレージノードとの間に結合されている回路をさらに備え、前記回路は、前記書き込みモード中にオフにされ、前記回路は、前記読み取りモード中にオフにされる、項目18に記載のメモリ要素。前述は、本発明の原理の例証にすぎず、種々の修正が、当業者によって、本発明の範囲および精神から逸脱することなく、成され得る。前述の実施形態は、個々に、または任意の組み合わせにおいて、実装され得る。