"下部半導体パッケージ、前記下部半導体パッケージの上部に前記下部半導体パッケージと所定間隔離隔して配置される上部半導体パッケージ、前記下部半導体パッケージと前記上部半導体パッケージとの間の隔離空間を支持し、前記下部半導体パッケージと前記上部半導体パッケージを電気的に接続するパッケージ間接続部、および少なくとも前記パッケージ間接続部の外周に配置され、前記下部半導体パッケージと前記上部半導体パッケージとの間の隔離空間を充填する絶縁層を含む積層パッケージと、前記積層パッケージの側面と上面を囲む電磁波シールド膜と、を含む、積層パッケージ構造物。前記絶縁層は、接着性を有するアンダーフィル材料、誘電体、または絶縁テープを含む請求項1に記載の積層パッケージ構造物。前記絶縁層は、前記パッケージ間接続部を除いた領域の全部または一部に配置される請求項1または2に記載の積層パッケージ構造物。前記電磁波シールド膜は、軟磁性材料、フェライト、炭素ナノチューブまたは金属膜を含む請求項1~3のいずれか一つに記載の積層パッケージ構造物。前記電磁波シールド膜は、コーティングまたはメッキ方式によって形成された請求項1~4のいずれか一つに記載の積層パッケージ構造物。前記下部半導体パッケージは、下部パッケージ基板、前記下部パッケージ基板の上面に形成された下部半導体チップおよび前記下部半導体チップの少なくとも側面を囲む下部成形材料を含み、前記上部半導体パッケージは、上部パッケージ基板および前記上部パッケージ基板の上面に形成された上部半導体チップを含み、前記パッケージ間接続部は、前記下部成形材料を貫通して延び、前記下部成形材料の上面上から突出して前記下部パッケージ基板の上面と前記上部パッケージ基板の下面を接続する請求項1~5のいずれか一つに記載の積層パッケージ構造物。前記パッケージ間接続部は、前記下部パッケージ基板の上面と接する第1導電体と前記上部パッケージ基板の下面と接する第2導電体を含む請求項6に記載の積層パッケージ構造物。前記下部成形材料は、前記下部成形材料を貫通して前記下部パッケージ基板の上面を露出させる開口部を含み、前記第1導電体は、前記開口部内に埋め込まれる請求項7に記載の積層パッケージ構造物。前記下部成形材料は、前記下部成形材料を貫通して前記第1導電体の表面を露出させる開口部を含み、前記第2導電体は、前記開口部の内部に形成される下部と前記下部成形材料の上面上に突出した上部を含む請求項7に記載の積層パッケージ構造物。前記第1導電体は、前記第2導電体に比べ、垂直高さ、水平方向幅または体積のうち少なくとも何れか一つのサイズが大きい請求項7~9のいずれか一つに記載の積層パッケージ構造物。前記パッケージ間接続部は、前記第1導電体と前記第2導電体との間に介在する第3導電体をさらに含む請求項7~10のいずれか一つに記載の積層パッケージ構造物。前記下部成形材料は、前記下部半導体チップの上面を露出させる請求項6~11のいずれか一つに記載の積層パッケージ構造物。前記上部半導体チップは、前記下部半導体チップより水平方向幅がより大きい請求項6~12のいずれか一つに記載の積層パッケージ構造物。前記上部半導体パッケージは、前記上部半導体チップの上面に垂直方向に積層される少なくとも一つの半導体チップをさらに含む請求項6~13のいずれか一つに記載の積層パッケージ構造物。前記絶縁層は、前記パッケージ間接続部の外周に配置され、前記下部成形材料と同一物質からなる請求項6~14のいずれか一つに記載の積層パッケージ構造物。下部パッケージ基板、前記下部パッケージ基板の上面に形成された下部半導体チップおよび前記下部半導体チップの少なくとも側面を囲む下部成形材料を含む下部半導体パッケージと、上部パッケージ基板および前記上部パッケージ基板の上面に形成された上部半導体チップを含み、前記上部パッケージ基板の下面が前記下部成形材料と所定間隔隔離するように前記下部半導体パッケージの上部に配置される上部半導体パッケージと、下部成形材料を貫通して前記下部成形材料上面から延び、前記下部パッケージ基板の上面と前記上部パッケージ基板の下面を接続するパッケージ間接続部と、少なくとも前記パッケージ間接続部の外周に配置され、前記上部パッケージ基板の下面と前記下部成形材料との間の隔離空間を充填する絶縁層と、前記下部半導体パッケージ、前記上部半導体パッケージ、前記パッケージ間接続部および前記絶縁層を含む構造物の側面および上面を囲む電磁波シールド膜と、を含む、積層パッケージ構造物。下部パッケージ基板上に積層された少なくとも一つの第1下部半導体チップを含む下部半導体パッケージ、上部パッケージ基板上に積層された少なくとも一つの第1上部半導体チップを含む上部半導体パッケージ、前記下部パッケージ基板と前記上部パッケージ基板との間に配置され、前記第1下部半導体チップの側面を囲んでいる複数の接続導電体であって、前記複数の接続導電体それぞれは少なくとも前記下部パッケージ基板の上面から前記上部パッケージ基板まで少なくとも延び、前記上部半導体パッケージを前記下部半導体パッケージと物理的かつ電気的に接続し、前記複数の接続導電体が配置された領域の側面を囲むように配置された絶縁層、を含むパッケージオンパッケージと前記パッケージオンパッケージの側面と上面を囲む電磁波シールド膜とを含むパッケージオンパッケージ素子。前記第1下部半導体チップは、前記下部パッケージ基板と上部パッケージ基板との間に配置され、前記第1下部半導体チップは前記下部パッケージ基板上にあり、前記上部パッケージ基板の下にあり、前記第1上部半導体チップは前記上部パッケージ基板上にあり、前記絶縁層は、前記第1下部半導体チップと前記上部パッケージ基板との間に位置する空間に配置される請求項17に記載のパッケージオンパッケージ素子。前記絶縁層の内部縁は、複数の接続導電体の複数の最外角接続導電体と接し、前記絶縁層の外部縁は、前記電磁波シールド膜と接する請求項18に記載のパッケージオンパッケージ素子。前記複数の接続導電体は、前記上部半導体パッケージと前記下部半導体パッケージを物理的かつ電気的に接続するいずれの接続導電体を含む請求項19に記載のパッケージオンパッケージ素子。前記電磁波シールド膜は、磁性物質、フェライト、炭素ナノチューブまたは金属膜を含む請求項17~20のいずれか一つに記載のパッケージオンパッケージ素子。前記電磁波シールド膜は、コーティングまたはメッキによって形成された物質を含む請求項17~21のいずれか一つに記載のパッケージオンパッケージ素子。前記電磁波シールド膜は、軟性金属粉末、軟性合金粉末またはフェライト材のうち一つ以上を含む軟性磁性物質を含む請求項17~22のいずれか一つに記載のパッケージオンパッケージ素子。前記フェライトは、酸化鉄を含むフェライト材を含む請求項21に記載のパッケージオンパッケージ素子。前記下部半導体パッケージと前記上部半導体パッケージとの間に位置して所定の距離だけ前記下部半導体パッケージと前記上部半導体パッケージを分離する分離領域と、前記下部半導体チップの少なくとも一つの側面を囲み、前記分離領域と前記下部パッケージ基板の上面との間に配置される下部成形材料をさらに含み、前記複数の接続導電体それぞれは、前記下部成形材料を貫通して延びる請求項17~24のいずれか一つに記載のパッケージオンパッケージ素子。それぞれの接続導電体は、前記下部パッケージ基板の上面と接する第1導電体と前記上部パッケージ基板の下面に接する第2導電体を含む請求項17~25のいずれか一つに記載のパッケージオンパッケージ素子。前記下部成形材料は、前記下部成形材料を貫通して延び、前記下部パッケージ基板の上面を露出させる開口部を含み、前記第1導電体は、前記開口部内に含まれる請求項26に記載のパッケージオンパッケージ素子。垂直高さ、水平幅または容積のうちいずれか一つにおいて、前記第1導電体は第2導電体よりサイズが大きい請求項26または27に記載のパッケージオンパッケージ素子。前記第1導電体は、導電性バンプおよび貫通ビアのうち一つであり、前記第2導電体は、導電性バンプおよび貫通ビアのうち一つである請求項26~28のいずれか一つに記載のパッケージオンパッケージ素子。前記第1導電体は、前記上部パッケージ基板と直接接続された導電性ボールまたは導電性バンプであり、前記第2導電体は、前記下部パッケージ基板と前記第1導電体との間で接続された導電性ボール、導電性バンプまたは導電性貫通ビアである請求項29に記載のパッケージオンパッケージ素子。前記第1導電体と前記第2導電体との間に挿入される第3導電体をさらに含む請求項29に記載のパッケージオンパッケージ素子。前記第1下部半導体チップは、前記第1上部半導体チップよりさらに大きい面積を有する請求項17~31のいずれか一つに記載のパッケージオンパッケージ素子。前記第1下部半導体チップは、前記下部パッケージ基板上に積層された追加の半導体チップの積層体のうち一部である請求項17~32のいずれか一つに記載のパッケージオンパッケージ素子。前記第1上部半導体チップは、前記上部パッケージ基板上に積層された追加の半導体チップの積層体のうち一部である請求項17~23のいずれか一つに記載のパッケージオンパッケージ素子。前記パッケージオンパッケージ素子は、6面体の形状を有しており、前記電磁波シールド膜は、前記パッケージオンパッケージの5面をすべて覆う請求項17~34のいずれか一つに記載のパッケージオンパッケージ素子。前記絶縁層は、接着性のアンダーフィル材料、誘電材料または絶縁テープを含む請求項17~35のいずれか一つに記載のパッケージオンパッケージ素子。下部パッケージ基板上に積層された少なくとも一つの第1下部半導体チップを含む下部半導体パッケージと、上部パッケージ基板上に積層された少なくとも一つの第1上部半導体チップを含む上部半導体パッケージと、前記下部パッケージ基板と前記上部パッケージ基板との間に配置され、前記第1下部半導体チップを水平に囲んでいる複数の接続導電体であって、前記複数の接続導電体それぞれは、少なくとも前記下部パッケージ基板の上面から前記上部パッケージ基板まで少なくとも延び、前記上部半導体パッケージを前記下部半導体パッケージと物理的かつ電気的に接続し、前記複数の接続導電体が配置された領域を水平に囲み配置された絶縁層、および前記パッケージオンパッケージの側面を囲み前記絶縁膜と接する電磁波シールド膜を含むパッケージオンパッケージ素子。前記電磁波シールド膜は、前記パッケージオンパッケージ素子の上面も覆う請求項37に記載のパッケージオンパッケージ素子。前記パッケージオンパッケージ素子は6面体の形状であり、前記電磁波シールド膜は、前記パッケージオンパッケージの5面をすべて覆う請求項37または38に記載のパッケージオンパッケージ素子。下部パッケージ基板上に積層された少なくとも一つの第1下部半導体チップを含む下部半導体パッケージと、前記第1下部半導体チップの側面を囲む下部成形部を形成し、前記下部成形部に複数の開口部を形成し、上部パッケージ基板上に積層された少なくとも一つの第1上部半導体チップを含む上部半導体パッケージを形成し、前記複数の開口部に複数の第1導電体をそれぞれ形成し、前記下部半導体パッケージ上に前記上部半導体パッケージを積層し、それぞれ前記複数の第1導電体を含む複数の接続導電体は、前記上部パッケージ基板と前記下部パッケージ基板との間に配置され、前記第1下部半導体チップの側面を囲む領域に配置され、前記複数の接続導電体それぞれは、少なくとも前記下部パッケージ基板の上面から前記上部パッケージ基板まで延び、前記上部半導体パッケージを前記下部半導体パッケージと物理的かつ電気的に接続し、前記複数の接続導電体が配置された領域の側面を囲む絶縁層を形成し、前記パッケージオンパッケージの側面と上面を囲む電磁波シールド膜を形成することを含むパッケージオンパッケージ素子製造方法。前記複数の第1導電体を形成することは、導電性ボール、導電性バンプまたは貫通ビアを形成することを含み、前記複数の接続導電体それぞれは、導電性ボール、導電性バンプまたは貫通ビアと他の導電性ボール、他の導電性バンプまたは他の貫通ビアを含む請求項40に記載のパッケージオンパッケージ素子製造方法。前記電磁波シールド膜を形成することは、前記パッケージオンパッケージ上に前記電磁波シールド膜をコーティングまたはメッキして前記パッケージオンパッケージ素子の側面および上面を覆うことを含む請求項40または41に記載のパッケージオンパッケージ素子製造方法。前記電磁波シールド膜は、前記絶縁層と接する請求項40~42のいずれか一つに記載のパッケージオンパッケージ素子製造方法。前記下部パッケージ基板の上面から前記下部半導体パッケージの上面まで延びる導電性の貫通ビアを形成することによって前記複数の開口部内に前記複数の第1導電体を形成し、前記上部パッケージ基板の下面上に複数のボールまたはバンプを形成することを含む複数の第2導電体を形成し、前記複数の第1導電体と前記複数の第2導電体を整列し、それぞれの第1導電体とそれぞれの第2導電体を物理的に接続する過程を行うことによって前記接続導電体を形成することをさらに含む請求項40~43のいずれか一つに記載のパッケージオンパッケージ素子製造方法。本発明が解決しようとする課題は、積層パッケージから発生する電磁気波を効率的に遮断することによって電磁妨害による影響を最小化できる積層パッケージ構造物、この積層パッケージ構造物を用いたパッケージオンパッケージ素子、およびこのパッケージオンパッケージ素子製造方法を提供することにある。本発明が解決しようとする課題は、以上で言及した課題に制限されず、言及されていないまた他の課題は次の記載から当業者に明確に理解できるであろう。前記課題を解決するための本発明の一実施形態による積層パッケージ構造物は、下部半導体パッケージ、前記下部半導体パッケージの上部に前記下部半導体パッケージと所定間隔離隔して配置される上部半導体パッケージ、前記下部半導体パッケージと前記上部半導体パッケージとの間の隔離空間を支持し、前記下部半導体パッケージと前記上部半導体パッケージを電気的に接続するパッケージ間接続部、および少なくとも前記パッケージ間接続部の外周に配置され、前記下部半導体パッケージと前記上部半導体パッケージとの間の隔離空間を充填する絶縁層を含む積層パッケージ、および前記積層パッケージの側面と上面を囲む電磁波シールド膜を含む。また、前記課題を解決するための本発明の他の一実施形態による積層パッケージ構造物は、下部パッケージ基板、前記下部パッケージ基板の上面に形成された下部半導体チップおよび前記下部半導体チップの少なくとも側面を囲む下部成形材料を含む下部半導体パッケージと、上部パッケージ基板および前記上部パッケージ基板の上面に形成された上部半導体チップを含み、前記上部パッケージ基板の下面が前記下部成形材料と所定間隔隔離するように前記下部半導体パッケージの上部に配置される上部半導体パッケージと、下部成形材料を貫通し、前記下部パッケージ基板の上面から延び、前記下部パッケージ基板の上面と前記上部パッケージ基板の下面を接続するパッケージ間接続部と、少なくとも前記パッケージ間接続部の外周に配置され、前記上部パッケージ基板の下面と前記下部成形材料との間の隔離空間を充填する絶縁層と、および前記下部半導体パッケージ、前記上部半導体パッケージ、前記パッケージ間接続部および前記絶縁層を含む構造物の側面および上面を囲む電磁波シールド膜を含む。前記課題を解決するための本発明の他の実施形態によるパッケージオンパッケージ素子は、下部パッケージ基板上に積層された少なくとも一つの第1下部半導体チップを含む下部半導体パッケージと、上部パッケージ基板上に積層された少なくとも一つの第1上部半導体チップを含む上部半導体パッケージと、前記下部パッケージ基板と前記上部パッケージ基板との間に配置され、前記第1下部半導体チップの側面を囲んでいる複数の接続導電体であって、前記複数の接続導電体それぞれは、少なくとも前記下部パッケージ基板の上面から前記上部パッケージ基板まで少なくとも延び、前記上部半導体パッケージを前記下部半導体パッケージと物理的かつ電気的に接続し、前記複数の接続導電体が配置された領域の側面を囲み配置された絶縁層、および前記パッケージオンパッケージの側面と上面を囲む電磁波シールド膜を含む。前記課題を解決するための本発明のまた他の実施形態によるパッケージオンパッケージ素子は、下部パッケージ基板上に積層された少なくとも一つの第1下部半導体チップを含む下部半導体パッケージと、上部パッケージ基板上に積層された少なくとも一つの第1上部半導体チップを含む上部半導体パッケージと、前記下部パッケージ基板と前記上部パッケージ基板との間に配置され、前記第1下部半導体チップの水平に囲んでいる複数の接続導電体であって、前記複数の接続導電体それぞれは、少なくとも前記下部パッケージ基板の上面から前記上部パッケージ基板まで少なくとも延び、前記上部半導体パッケージを前記下部半導体パッケージと物理的かつ電気的に接続し、前記複数の接続導電体が配置された領域を水平に囲み配置された絶縁層、および前記パッケージオンパッケージの側面を囲み前記絶縁膜と接する電磁波シールド膜を含む。前記他の課題を解決するための本発明の一実施形態によるパッケージオンパッケージの製造方法は、下部パッケージ基板上に積層された少なくとも一つの第1下部半導体チップを含む下部半導体パッケージと、前記第1下部半導体チップの側面を囲む下部成形部を形成し、前記下部成形部に複数の開口部を形成し、上部パッケージ基板上に積層された少なくとも一つの第1上部半導体チップを含む上部半導体パッケージを形成し、前記複数の開口部に複数の第1導電体をそれぞれ形成し、前記下部半導体パッケージ上に前記上部半導体パッケージを積層し、それぞれ前記複数の第1導電体を含む複数の接続導電体は前記上部パッケージ基板と前記下部パッケージ基板との間に配置され、前記第1下部半導体チップの側面を囲む領域に配置され、前記複数の接続導電体それぞれは、少なくとも前記下部パッケージ基板の上面から前記上部パッケージ基板まで少なくとも延び、前記上部半導体パッケージを前記下部半導体パッケージと物理的かつ電気的に接続し、前記複数の接続導電体が配置された領域の側面を囲む絶縁層を形成し、前記パッケージオンパッケージの側面と上面を囲む電磁波シールド膜を形成することを含む。本発明のその他具体的な内容は詳細な説明および図面に含まれている。本発明の利点、特徴、及びそれらを達成する方法は、図面と共に詳細に後述する実施形態を参照すると明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、異なる多様な形態で具現することが可能である。本実施形態は、単に本発明の開示が完全になるように、本発明が属する技術分野で通常の知識を有する者に対して発明の範疇を完全に知らしめるために提供するものであり、本発明は、請求項の範疇によってのみ定義される。図面において層及び領域のサイズ及び相対的なサイズは説明の明瞭性のために誇張することがある。素子elementsまたは層が、異なる素子または層の上onと指称するものは、他の素子或いは層の真上だけでなく、中間に他の層または他の素子を介在する場合を全て含む。これに対し、1つの素子が他の素子と直接上directlyon真上と指称するものは中間に他の素子又は層を介在しないものを示す。及び/またはは、言及したアイテムのそれぞれ及び1つ以上の全ての組み合わせを含む。空間的に相対的な用語である下below、下beneath、下部lower、上above、上部upperなどは、図面に示しているように、1つの素子または構成要素と異なる素子または構成要素との相関関係を容易に記述するために使用することがある。空間的に相対的な用語は、図面に示している方向に加えて、使用時または動作時における素子の互いに異なる方向を含む用語として理解しなければならない。明細書全体において、同一参照符号は同一構成要素を指す。本明細書で記述する実施形態は本発明の概略図の平面図および断面図を参照して説明する。したがって、製造技術および/または許容誤差などによって例示図の形態を変形することがある。したがって、本発明の実施形態は、図示する特定の形態に制限されず、製造プロセスにより生成される形態の変化も含む。したがって、図面で例示する領域は概略的な属性を有し、図面で例示する領域の形態は素子の領域の特定形態を例示するためであり、発明の範疇を制限するためではない。以下、図1および図2A~図2Fを参照して本発明の第1実施形態およびその変形例による積層パッケージ構造物について説明する。図1は、本発明の実施形態による積層パッケージ構造物に含まれる下部半導体パッケージのパッケージ間接続部を示す平面図である。図2A~図2Fは、本発明の第1実施形態およびその変形例による積層パッケージ構造物を示す断面図である。ここで、図2A~図2Fに示す積層パッケージ構造物は、パッケージ間接続部を除いては、同一の下部および上部半導体パッケージの構成を有する。したがって、以下の説明では図1および図2Aを参照して本発明の第1実施形態による積層パッケージ構造物を説明した後、図2B~図2Fに示す本発明の第1実施形態の変形例については第1実施形態との異なる点、すなわち、パッケージ間接続部について詳細に説明し、その他の構成についての説明は省略する。図1および図2Aを参照すると、本発明の第1実施形態による積層パッケージ構造物100aは、下部半導体パッケージ105L、下部半導体パッケージ105Lの上部に下部半導体パッケージ105Lと所定間隔離隔して配置される上部半導体パッケージ105U、下部半導体パッケージ105Lと上部半導体パッケージ105Uとの間の隔離空間を支持し、下部半導体パッケージ105Lと上部半導体パッケージ105Uを電気的に接続するパッケージ間接続部150a、パッケージ間接続部150aの外周に配置され、下部半導体パッケージ105Lと上部半導体パッケージ105Uとの間の隔離空間を充填する絶縁層160、および前述した構成要素すなわち、下部半導体パッケージ105L、上部半導体パッケージ105U、パッケージ間接続部150aおよび絶縁層160を含む構造物の側面および上面を囲むシールド膜170を含む。以下では説明の便宜のため、シールド膜170を除いた下部半導体パッケージ105L、上部半導体パッケージ105U、パッケージ間接続部150aおよび絶縁層160を含む構造物を積層パッケージといい、積層パッケージにシールド膜170がさらに形成された構造物を積層パッケージ構造物またはパッケージオンパッケージという。下部半導体パッケージ105Lは、下部パッケージ基板110L、下部パッケージ基板110Lの上面に形成された下部半導体チップ115L、下部成形材料130L、moldingcompound、および下部パッケージ基板110Lの下面に形成された導電性のはんだボール125を含む。下部パッケージ基板110Lは、パッケージ用基板であり得、例えば、印刷回路基板、セラミック基板などであり得る。下部半導体チップ115Lは、例えばマイクロプロセッサのようなロジック素子であり得る。下部半導体チップ115Lは、フリップチップボンディングによって下部パッケージ基板110Lに実装され得、それにより複数の導電性チップバンプ120が下部パッケージ基板110Lと下部半導体チップ115Lとの間に配置され、これらを電気的に接続することができる。このような導電性チップバンプ120ははんだ付プロセスにより形成される。一つの下部半導体チップ115Lを図示しているが、下部半導体パッケージ105Lは第1半導体チップと第2半導体チップなどを含む積層された複数の半導体チップを含み得る。一つ以上のチップは、ロジックチップであり得、一つ以上のチップはメモリチップのような異なる形態のチップであり得る。あるチップは、ロジックとメモリ保存機能が結合したチップであり得る。下部成形材料130Lは、下部パッケージ基板110Lの上面に成形層を形成することができ、下部半導体チップ115Lと下部パッケージ基板110Lとの間の空間を充填し、下部半導体チップ115Lの側面を囲むように形成される。また、下部成形材料130Lは後述するパッケージ間接続部150aのうち下部成形材料130Lを貫通する部分図面符号151aを参照の側面を囲む。下部成形材料130LはエポキシモールディングコンパウンドEpoxyMoldingCompound、EMCまたはポリイミドなどを含み得る。本実施形態で、下部成形材料130Lは下部半導体チップ115Lと実質に同一表面の高さまたはそれ以下の高さを有し、下部半導体チップ115Lの上面を露出させる。このように下部半導体チップ115Lの上面が下部成形材料130Lの外部に露出する場合、下部半導体パッケージ105Lの全体厚さおよび積層パッケージ構造物100aの全体厚さが薄くなり、放熱特性が改善され、高温プロセスに対する耐性および撓みや捻れに対する耐性が高くなる。また、成形材を介せず直接下部半導体チップ115Lの一面に直接物理的圧力を与えることができるため、グリッドアレイ技術や多層モルディン技術などが安定して適用され得る。また、下部成形材料130Lの厚さが薄くなる場合、後述するパッケージ間接続部150aの全体の高さが低くなりパッケージ間接続部150a形成プロセスが容易である。しかし、本発明がこれに限定されるものではなく、他の実施形態で下部成形材料130Lは下部半導体チップ115Lを覆うように形成され得る図4を参照。はんだボール125は、積層パッケージ構造物100aをモジュールボードmoduleboardまたは主回路基板maincircuitboardなどと電気的に接続するための構成要素である。はんだバンプはハンダボール125の代わりに使用され得る。上部半導体パッケージ105Uは、上部パッケージ基板110U、上部パッケージ基板110Uの上面に形成された上部半導体チップ115U、および上部成形材130Uを含み得る。上部パッケージ基板110Uはパッケージ用基板であり得、例えば、印刷回路基板、セラミック基板などであり得る。上部半導体チップ115Uは、例えばDRAMまたはフラッシュのようなメモリ素子であり得る。上部半導体チップ115Uは、ワイヤーボンディングによって上部パッケージ基板110Uに実装され得、これにより上部半導体チップ115Uと上部パッケージ基板110Uはワイヤー140によって電気的に接続される。具体的には、上部半導体チップ115Uは絶縁性接着剤119などによって上部パッケージ基板110Uの上面に貼り付け、上部半導体チップ115Uの上面に配置されたチップパッド135と上部パッケージ基板110Uの上面に配置されたワイヤーボンディングパッド145がワイヤー140によって電気的に接続される。しかし、ワイヤーボンディングを使用せず、貫通ビア基板貫通ビアまたはシリコン貫通ビアのように他の接続方法を使用して上部半導体チップは上部パッケージ基板110Uに電気的に接続されることもできる。さらに、一つの上部半導体チップのみを図示しているが、上部半導体パッケージ105Uは第1半導体チップと第2半導体チップなどを含む積層された複数の半導体チップを含み得る。一つ以上のチップは例えばロジックチップであり得、一つ以上のチップは例えばメモリチップのような異なる形態のチップであり得る。あるチップは例えばロジックとメモリ保存機能が結合したチップであり得る。本実施形態で、上部半導体チップ115Uは下部半導体チップ115Lより水平方向の幅または面積がより大きい場合もある。後述するパッケージ間接続部150aは上部パッケージ基板110Uの下面と下部パッケージ基板110Lの上面との間に配置されるため、パッケージ間接続部150aが占める面積は下部半導体チップ115Lの面積によって影響を受けることに対し、上部半導体チップ115Uの面積によっては影響を受けない。したがって、上部半導体チップ115Uが下部半導体チップ115Lより水平方向でより大きいサイズを有するようにすることによって空間の制限を減少させ、かつ効率性を改善することができる。しかし、本発明がこれに限定されるものではなく、他の実施形態では上部半導体チップ115Uが下部半導体チップ115Lより水平方向での幅または面積が同じであるかまたはより小さい場合もある。上部成形材130Uは、上部半導体チップ115Uを囲み覆うように上部パッケージ基板110Uの上面上に形成された上部成形層を形成することができる。上部成形材130Uは例えばエポキシモールディングコンパウンドまたはポリイミドなどの樹脂材料を含み得る。前述した上部半導体パッケージ105Uおよび下部半導体パッケージ105Lは垂直方向で所定間隔離隔して上下部に配置される。具体的には、上部パッケージ基板110Uの下面と下部成形材料130Lおよび/または下部半導体チップ115Lとの間に前記所定間隔の隔離空間が存在する。所定の空間も分離した領域として見ることができる。パッケージ間接続部150aは、例えば、下部半導体チップ115Lを囲むように下部半導体チップ115Lの周囲に水平方向に配置された複数のパッケージ間接続導電体を含む。パッケージ間接続部150aは、下部半導体チップ115Lの側面を囲み外部の周辺領域によって面が囲まれた内部領域を含み得る。図1に図示するように、例えば、パッケージ間接続導電体は配列を形成して下部半導体チップ115Lを囲む同心円の連続例えば、四角形を形成する。または、パッケージ間接続導電体は、配列を形成するかあるいは下部半導体チップ115Lを囲む同心円の連続例えば、四角形を形成する。しかし、他の配列を使用することもできる。パッケージ間接続部150aは、垂直方向に下部半導体パッケージ105Lと上部半導体パッケージ105Uとの間の前記隔離空間を支持し、これらを電気的に接続することができる。これにより、二つのパッケージ間は電気的かつ物理的に接続される。より具体的には、パッケージ間接続部150aは下部パッケージ基板110Lの上面と上部パッケージ基板110Uの下面を物理的かつ電気的に接続することができる。このため、それぞれのパッケージ間接続導電体150aは下部成形材料130Lを貫通して下部パッケージ基板110Lの上面から延長され突出し、下部成形材料130Uの上面上に一部が突出し、上部パッケージ基板110Uの下面と接することができる。パッケージ間接続導電体は、例えば、下部パッケージ基板110L上のパッドと上部パッケージ基板110U上のパッドを接続して実装された上下部半導体チップ115U、115Lに信号を送るようにするために基板内に電気回路が接続される。このようなパッケージ間接続部150aの一部または全部は実質に下部半導体パッケージ105Lの一部および/または上部半導体パッケージ105Uの一部からなる。また、パッケージ間接続部150aは一つの導電体で構成されるが複数の導電体が積層された構造を有し得、これらの複数の導電体はそれぞれ別個のプロセスによって形成されるかあるいは互いに異なる形状、高さ、幅などを有し得る。本実施形態で、パッケージ間接続部150aは下部成形材料130Lを貫通して下部パッケージ基板110Lの上面と接し、実質に下部成形材料130Lの厚さと同じ高さを有する下部導電体151aと、下部導電体151aの上部に配置され、上部パッケージ基板110Uの下面と接する上部導電体152aが積層された構造を含む。これにより、本実施形態では上部導電体152aが下部半導体パッケージ105Lと上部半導体パッケージ105Uとの間の隔離空間を支持する。ここで、下部導電体151aはビアviaで形成され、上部導電体152aははんだ材料で形成され得る。以下のビアで形成されるものとして説明される構成要素は、ビア形成プロセスすなわち、下部パッケージ基板110Lの上面が露出するように下部成形材料130Lの一部を除去してビアホールを形成し、このビアホールに導電物質を充填するプロセスによって形成される意味で解釈される。ビアも貫通ビアとして見なされ、または導電物質が充填されると導電貫通ビアとして見ることができる。また、はんだ材料および/またはバンプまたはボールで形成されるものと説明された構成要素は、はんだ付プロセスを利用して形成できるという意味で解釈される。しかし、本発明がこれに限定されるものではなく、他の実施形態でのパッケージ間接続部は多様な導電体の積層構造を有し得る図2B~図2Eを参照。絶縁層160は、後述するシールド膜170とパッケージ間接続部150aとの間の電気的短絡を防止するためのものであって、水平方向でパッケージ間接続部150aの外周にパッケージ間接続部150aを囲むように配置され例えば、パッケージ間接続導電体が配置された領域を囲む、垂直方向で下部半導体パッケージ105Lと上部半導体パッケージ105Uとの間の隔離空間を充填するように形成される。より具体的には、絶縁層160は垂直方向で下部成形材料130Lの上面および上部パッケージ基板110Uの下面と接す。また、絶縁層160は水平方向で例えば、図1の点線の外側領域に配置される。通常、絶縁層160の内部の側面または内部縁は一つ以上の最外角パッケージ間接続導電体と接するパッケージ間接続部150aと接し、絶縁層160の外側面または外部縁はシールド膜170と接する。さらに、シールド膜170が蒸着される際、絶縁層160は上部半導体パッケージ105Uと下部半導体パッケージ105Lとの間の全体垂直距離を充填し、シールド膜170からの導電物質がパッケージ間接続部150aと接し、短絡回路を引き起こすことを防止する物理的障壁の役割を果たす。絶縁層160は、絶縁性を有すると共にさらに接着性を有し得る。例えば、絶縁層160はアンダーフィル材under-fillmaterial、誘電体dielectricmaterialまたは絶縁テープinsulatingtapeからなる。または、絶縁層160は、下部成形材料130Lと同一物質、例えば、エポキシモールディングコンパウンドやポリイミドからなることもある。以上で説明した下部半導体パッケージ105L、上部半導体パッケージ105U、パッケージ間接続部150aおよび絶縁層160を含む構造物、すなわち、積層パッケージは全体的に6面体形状を有する。シールド膜170は、前記6面体形状の積層パッケージのうちはんだボール125が配置された下面を除いた表面、すなわち、積層パッケージの上面と側面を囲み覆うように形成される。シールド膜170は、また電磁気波を遮断するため、電磁気波遮断膜170として見なされ、積層パッケージ構造物100aに含まれる下部半導体チップ115Lまたは上部半導体チップ115Uから発生する電磁気波を除去したり、この電磁気波が外部に放出されることを遮断したり、外部からの電磁気波が下部半導体チップ115Lまたは上部半導体チップ115Uに影響を及ぼすことを遮断したりすることによって電磁妨害による影響を最小化することができる。シールド膜170は導電性を有し得る。例えば、シールド膜170は、軟磁性材料、フェライトferrite、炭素ナノチューブCarbonNanoTube、CNTまたは金属膜を含み得る。軟磁性材料は、軟磁性金属粉末、または軟磁性合金粉末であり得、フェライトferrite物質を含み得る。フェライト材は、酸化鉄FeO、Fe2O3,Fe2O4,Fe3O4などと少なくとも一つ以上の金属からなる。酸化鉄と組み合わせて使用される金属は、例えば、ニッケルNi、亜鉛Zn、マンガンMn、コバルトCo、マグネシウムMg、アルミニウムAl、バリウムBa、銅Cu、鉄Feなどが含まれる。フェライト材は、高い抵抗率を有し、低い飽和磁化を有し得る。また、低い機械的強度を有するため、金属と組み合わせて使用され得る。軟磁性材料は、シールド膜170の内部で連続的または非連続的に配列され得る。このようなシールド膜170は、コーティングやメッキによって形成される後述する積層パッケージ構造物の製造方法を参照。シールド膜170がコーティングやメッキによって形成される場合、薄い厚さを有し得る。このような場合、シールド膜170によって積層パッケージ構造物100aのサイズが大きくなることを防止しながらも、積層パッケージ構造物100aと隣接するパッケージ構造物との間の電磁妨害による影響を最小化することができる。さらに、シールド膜170がコーティングやメッキによって形成される場合にも、下部半導体パッケージ105Lと上部半導体パッケージ105Uとの間で露出されたパッケージ間接続部150aの一部図面符号152aを参照は絶縁層160によって囲まれるため、シールド膜170から電気的に分離される。結果的に、絶縁層160が露出されたパッケージ間接続部150aを囲み、シールド膜170を形成するためのコーティングやメッキの際、遮蔽物質が下部半導体パッケージ105Lと上部半導体パッケージ105Uとの間に侵入することができないため、パッケージ間接続部150aとシールド膜170を電気的に分離することが容易である。次に、図2Bを参照すると、本発明の第1実施形態の第1変形例による積層パッケージ構造物100bはパッケージ間接続部150bを除いては第1実施形態の積層パッケージ構造物100aと実質に同一構成を有する。本実施形態のパッケージ間接続部150bは、下部導電体153bと、下部成形材料130Lを貫通して下部導電体153bの上面を露出させるビアホール内に形成され、下部成形材料130Lの上面上に一部が突出した上部導電体154bの積層構造を有するパッケージ間接続導電体を含む。下部導電体153bは、下部パッケージ基板110Lの上面と接し、下部成形材料130Lの厚さより低い高さを有し、上部導電体154bはビアホール内に配置される下部と下部成形材料130Lの上面上に突出する上部を含む。前記下部導電体153bおよび上部導電体154bは、はんだ材料で形成されたはんだバンプまたははんだボールを含み得る。これにより、下部導電体153bおよび上部導電体154bはそれぞれ実質に球形または半球形であり得る。例えば、図示するように、下部導電体153bは実質に中心点が下部パッケージ基板110Lの上面より上にある半球形状を有し、上部導電体154bは実質に球形状を有する。しかし、本発明がこれに限定されるものではなく、下部導電体153bおよび上部導電体154bの形状は変形することができる。また、下部導電体153bの垂直高さは、下部成形材料130Lの厚さより小さい、上部導電体154bの垂直高さより小さいこともあり、下部導電体153bの水平幅または面積は上部導電体154bの水平幅または面積より小さいこともある。すなわち、下部導電体153bのサイズは上部導電体154bのサイズより小さいこともある。後述する積層パッケージ構造物の製造方法を参照すると、下部導電体153bは下部半導体パッケージ105Lの一部として形成され、上部導電体154bは上部半導体パッケージ105Uの一部として形成される。したがって、このように下部導電体153bのサイズを相対的に小さくし、上部導電体154bのサイズを相対的に大きくする場合、パッケージ間接続部150bのサイズおよび配列の精密度が改善される。次に、図2Cを参照すると、本発明の第1実施形態の第2変形例による積層パッケージ構造物100cはパッケージ間接続部150cを除いては第1実施形態の積層パッケージ構造物100aと実質に同一構成を有する。本実施形態のパッケージ間接続部150cは、下部導電体155cと、下部成形材料130Lを貫通して下部導電体155cの上面を露出させるビアホール内に形成され、下部成形材料130Lの上面上に一部が突出した上部導電体154cの積層構造を有するパッケージ間接続導電体を含む。下部導電体155cは、下部パッケージ基板110Lの上面と接し、下部成形材料130L厚さより低い高さを有し、上部導電体154cはビアホール内に配置される下部と下部成形材料130Lの上面の上に突出する上部を含む。前記下部導電体155cは、鋳物、蒸着、付着、またはメッキなどの多様な方法で形成される円柱、多角柱などのような柱形態の導電体であり得る。上部導電体154cは、図2Bの上部導電体154bと同様にはんだ材料からなり、実質に球形または半球形であり得る。また、下部導電体155cの垂直高さは、下部成形材料130Lの厚さより小さく、上部導電体154cの垂直高さより小さいこともあり、下部導電体155cの水平幅または面積は上部導電体154cの水平幅または面積より小さいこともある。すなわち、下部導電体153bのサイズは、上部導電体154bのサイズより小さいこともある。後述する積層パッケージ構造物の製造方法を参照すると、下部導電体155cは下部半導体パッケージ105Lの一部として形成され、上部導電体154cは上部半導体パッケージ105Uの一部として形成され得る。次に、図2Dを参照すると、本発明の第1実施形態の第3変形例による積層パッケージ構造物100dは、パッケージ間接続部150dを除いては第1実施形態の積層パッケージ構造物100aと実質に同一構成を有する。本実施形態のパッケージ間接続部150dは、下部導電体153dと、下部成形材料130Lを貫通して下部導電体153dの上面を露出させるビアホール内に形成され、下部成形材料130Lの上面上に一部が突出した上部導電体156dの積層構造を有するパッケージ間接続導電体を含む。下部導電体153dは、下部パッケージ基板110Lの上面と接し、下部成形材料130Lの厚さより低い高さを有し、上部導電体156dは、ビアホール内に配置される下部と下部成形材料130Lの上面の上に突出する上部を含む。前記下部導電体153dは、前述した図2Bの下部導電体153bと実質に同一であり得る。例えば、下部導電体153dは、下部半導体パッケージ105Lの一部であり得、はんだ材料で形成され、実質に球形または半球形であり得る。上部導電体156dは上部半導体パッケージ105Uの一部のパッケージバンプであり得る。より具体的には上部導電体156dは、上部パッケージ基板110Uの下面に別途のプロセスにより取り付けられたパッケージバンプであり得、金属物質としてスタッド型、スティック型または柱型で形成され得る。あるいは、上部導電体156dは下部半導体パッケージ150Lの一部であり得、下部成形材料130L内の溝を充填することができる。次に、図2Eを参照すると、本発明の第1実施形態の第4変形例による積層パッケージ構造物100eはパッケージ間接続部150eを除いては第1実施形態の積層パッケージ構造物100aと実質に同一構成を有する。本実施形態のパッケージ間接続部150eは、下部導電体155eと、下部成形材料130Lを貫通して下部導電体155eの上面を露出させるビアホール内に形成され、下部成形材料130Lの上面上に一部が突出した上部導電体156dと、下部導電体155eと上部導電体156dとの間に介在する中間導電体158eの積層構造を有するパッケージ間接続導電体を含む。下部導電体155eは、下部パッケージ基板110Lの上面と接し、下部成形材料130Lの厚さより低い高さを有し、上部導電体156dはビアホール内に配置される下部と下部成形材料130Lの上面上に突出する上部を含み、中間導電体158eは下部導電体155eと上部導電体156dとの間に介在する。前記下部導電体155eは、前述した図2Cの下部導電体155cと実質に同一であり得、上部導電体156eは前述した図2Dの上部導電体156dと実質に同一であり得る。例えば、下部導電体155eは、下部半導体パッケージ105Lの一部として柱形状を有し得、上部導電体156eは上部半導体パッケージ105Uの一部として例えば、パッケージバンプであり得る。中間導電体158eは、下部導電体155eと上部導電体156eの接続を助けるため、これらの間に介在することができ、例えば、導電性の接着性物質であり得る。次に、図2Fを参照すると、本発明の第1実施形態の第5変形例による積層パッケージ構造物100fは遮蔽膜171を除いて、第1実施形態と実質に同一である。遮蔽膜171は下部半導体チップ115L上に遮蔽膜171が形成される。さらに具体的には、遮蔽膜171は下部半導体チップ115Lと下部成形材料130Lの一部に隣接して例えば、下部半導体チップ115Lと下部成形材料130Lの上面上に形成され得、テープタイプtapetypeであり得る。遮蔽膜171は、下部半導体チップ115Lと上部半導体チップ115Uとの間で、互いに影響を与えられる電磁気波電磁波を除去したり遮断したりする役割を果たす。すなわち、電磁妨害による影響を最小化することができる。したがって、遮蔽膜171は電磁波の遮蔽機能を有するものであるから、下部半導体チップ115Lと上部半導体チップ115Uの間に位置する電磁波シールド膜ということができる。以上で説明した第1実施形態およびその変形例のパッケージ間接続部150a~150eは、二つ以上の導電体が積層された構造を含む。ここで、一つのパッケージ間接続部150に含まれる積層された導電体それぞれは、別個のプロセスにより形成され、下部半導体パッケージ105Lまたは上部半導体パッケージ105Uの一部を成し、互いに異なる形状、高さ、または幅を有し得る。また、以上で説明した第1実施形態およびその変形例では、フリップチップボンディングによって実装された下部半導体チップ115Lを含む下部半導体パッケージ105Lと、ワイヤーボンディングによって実装された上部半導体チップ115Uを含む上部半導体パッケージ105Uを説明した。しかし、本発明はこれに限定されず、下部半導体パッケージ105Lの下部半導体チップ115Lおよび上部半導体パッケージ105Uの上部半導体チップ115Uがいずれもフリップチップボンディングによって実装されるか、あるいは、いずれもワイヤーボンディングによって実装されることができる。または、第1実施形態およびその変形例とは異なり、下部半導体パッケージ105Lの下部半導体チップ115Lおよび上部半導体パッケージ105Uの上部半導体チップ115Uがそれぞれワイヤーボンディングおよびフリップチップボンディングによって実装される場合もある。また、以上の説明によれば、チップは導電貫通ビア電極を使用してそれぞれのパッケージ基板と電気的に接続され、一つ以上のチップはそれぞれの半導体パッケージに含まれ得る。以下、図3を参照して本発明の第2実施形態による積層パッケージ構造物について説明する。図3は、本発明の第2実施形態による積層パッケージ構造物を示す断面図である。ここで、図3に図示する積層パッケージ構造物は、上部半導体パッケージに垂直方向で積層された二つの上部半導体チップが含まれることを除いては第1実施形態による積層パッケージ構造物100aと実質に同一構成を有する。したがって、以下の説明では第1実施形態との差異点について詳細に説明し、その他の構成に関するついては省略する。図3を参照すると、本発明の第2実施形態による積層パッケージ構造物200aは下部半導体パッケージ105L、下部半導体パッケージ105Lの上部に下部半導体パッケージ105Lと所定間隔離隔して配置される上部半導体パッケージ205U、下部半導体パッケージ105Lと上部半導体パッケージ205Uとの間の隔離空間を支持し、下部半導体パッケージ105Lと上部半導体パッケージ205Uを電気的に接続するパッケージ間接続部150a、パッケージ間接続部150aの外周に配置され、下部半導体パッケージ105Lと上部半導体パッケージ205Uとの間の隔離空間を充填する絶縁層160を含む積層パッケージ、および積層パッケージの側面と上面を囲むシールド膜170を含む。上部半導体パッケージ205Uは、上部パッケージ基板110U、上部パッケージ基板110Uの上面に形成された第1上部半導体チップ115U、第1上部半導体チップ115Uの上面に形成された第2上部半導体チップ215Uおよび上部成形材130Uを含み得る。ここで、第1上部半導体チップ115Uは、第1実施形態の上部半導体チップ115Uと実質に同一構成であるが、第2上部半導体チップ215Uとの区別のために第1上部半導体チップ115Uと記載する。第2上部半導体チップ215Uは、第1上部半導体チップ115U上に配置され、ワイヤー240によって上部パッケージ基板110Uに電気的に接続される。具体的には、第2上部半導体チップ215Uは、絶縁性接着剤図示せずなどによって、第1上部半導体チップ115Uの上面上に付着され、第2上部半導体チップ215Uの上面に配置されたチップパッド235と上部パッケージ基板110Uの上面に配置されたワイヤーボンディングパッド145がワイヤー240によって電気的に接続される。あるいは、貫通ビア例えば、貫通基板ビアまたは貫通シリコンビアは電気的にチップを接続することに使用され得る。本実施形態では、水平方向で第1上部半導体チップ115Uの面積を第2上部半導体チップ215Uの面積より大きくして図示しているが、本発明がこれに限定されるものではなく、第1上部半導体チップ115Uの面積が第2上部半導体チップ215Uの面積と同一であるかまたはより小さい場合もある。また、第1上部半導体チップ115Uと第2上部半導体チップ215Uは、同種あるいは異種のチップであり得る。前述したようにパッケージ間接続部150aを容易に形成するなどの目的のために下部半導体パッケージ105Lの全体厚さは減少されることがあるが、上部半導体パッケージ105Uはこのような制限を受けない。したがって、本実施形態のように、上部半導体パッケージ205Uは垂直方向に積層された二つの半導体チップを含み得る。さらに、本発明がこれに限定されるものではなく、上部半導体パッケージは垂直方向に積層された三つ以上の半導体チップを含み得、これら半導体チップは異種あるいは同種であり得る。一方、本発明の第2実施形態の積層パッケージ構造物200aは、第1実施形態のパッケージ間接続部150aを含む。しかし、本発明がこれに限定されるものではなく、本発明の第2実施形態の積層パッケージ構造物200aと他の構成要素はいずれも同一であり、第1実施形態のパッケージ間接続部150aの代わりに第1実施形態の変形例のパッケージ間接続部150b~150eのうちいずれか一つを有する積層パッケージ構造物または本明細書に図示していない構造のパッケージ間接続部を有する積層パッケージ構造物も本発明の技術的思想に含まれる。以下、図4を参照して本発明の第3実施形態による積層パッケージ構造物について説明する。図4は、本発明の第3実施形態による積層パッケージ構造物を示す断面図である。ここで、図4に図示する積層パッケージ構造物は、下部半導体パッケージの下部成形材料が下部半導体チップを覆うことを除いては、第1実施形態による積層パッケージ構造物100aと実質に同一構成を有する。したがって、以下の説明では第1実施形態との差異点について詳細に説明し、その他の構成についての説明は省略する。図4を参照すると、本発明の第3実施形態による積層パッケージ構造物300aは、下部半導体パッケージ205L、下部半導体パッケージ205Lの上部に下部半導体パッケージ205Lと所定間隔離隔して配置される上部半導体パッケージ105U、下部半導体パッケージ205Lと上部半導体パッケージ105Uとの間の隔離空間を支持し、下部半導体パッケージ205Lと上部半導体パッケージ105Uを電気的に接続するパッケージ間接続部150a、パッケージ間接続部150aの外周に配置され、下部半導体パッケージ205Lと上部半導体パッケージ105Uとの間の隔離空間を充填する絶縁層160を含む積層パッケージ、および積層パッケージの側面と上面を囲むシールド膜170を含む。下部半導体パッケージ205Uは、下部パッケージ基板110L、下部パッケージ基板110Lの上面にフリップチップボンディングによって形成された下部半導体チップ115L、下部成形材料230L、および前記下部パッケージ基板110Lの下面に形成された導電性のはんだボール125を含み得る。ここで、下部成形材料230Lは、下部半導体チップ115Lと下部パッケージ基板110Lとの間の空間を充填し、下部半導体チップ115Lを覆うように、すなわち、下部半導体チップ115Lの側面および上面を囲み覆うように下部パッケージ基板110Lの上面上に形成され得る。一方、本発明の第3実施形態の積層パッケージ構造物300aは、第1実施形態のパッケージ間接続部150aを含んでいる。しかし、本発明がこれに限定されるものではなく、本発明の第3実施形態の積層パッケージ構造物300aと他の構成要素はいずれも同一であり、第1実施形態のパッケージ間接続部150aの代わりに第1実施形態の変形例のパッケージ間接続部150b~150eのうちいずれか一つを有する積層パッケージ構造物または本明細書に図示していない構造のパッケージ間接続部を有する積層パッケージ構造物も本発明の技術的思想に含まれる。以下、図5を参照して本発明の第4実施形態による積層パッケージ構造物について説明する。図5は、本発明の第4実施形態による積層パッケージ構造物を示す断面図である。ここで、図5に図示する積層パッケージ構造物は、下部半導体パッケージと上部半導体パッケージとの間の隔離空間を充填する絶縁層を除いては、第1実施形態による積層パッケージ構造物100aと実質に同一構成を有する。したがって、以下の説明では第1実施形態との差異点について詳細に説明し、その他の構成についての説明は省略する。図5を参照すると、本発明の第4実施形態による積層パッケージ構造物400aは、下部半導体パッケージ105L、下部半導体パッケージ105Lの上部に下部半導体パッケージ105Lと所定間隔離隔して配置される上部半導体パッケージ105U、下部半導体パッケージ105Lと上部半導体パッケージ105Uとの間の隔離空間を支持し、下部半導体パッケージ105Lと上部半導体パッケージ105Uを電気的に接続するパッケージ間接続部150a、パッケージ間接続部150aが形成されていない部分に配置され、下部半導体パッケージ105Lと上部半導体パッケージ105Uとの間の隔離空間を充填する絶縁層260を含む積層パッケージ、および積層パッケージの側面と上面を囲むシールド膜170を含む。例えば、本実施形態で絶縁層260は、垂直方向で下部半導体パッケージ105Lと上部半導体パッケージ105Uとの間の隔離空間を充填し、水平方向でパッケージ間接続部150aの外周に配置されるだけではなく、さらにパッケージ間接続部150aを除いたすべての領域に配置される。絶縁層260は、シールド膜170とパッケージ間接続部150aとの間の電気的短絡を防止するためのものであるため、パッケージ間接続部150aの外周でパッケージ間接続部150aを囲むように配置されれば、パッケージ間接続部150aを除いた他の領域にさらに配置されもよい。この絶縁層260は、絶縁性を有することに加え、接着性をさらに有し得る。例えば、絶縁層260は、アンダーフィル材料under-fillmaterial、誘電体dielectricmaterialまたは絶縁テープinsulatingtapeからなる。本実施形態の積層パッケージ構造物400aは、絶縁層260を除いては第1実施形態の積層パッケージ構造物100aと同一構成を有する。しかし、本発明がこれに限定されるものではなく、第1実施形態の変形例の積層パッケージ構造物100b~100e、第2実施形態の積層パッケージ構造物200a、第3実施形態の積層パッケージ構造物300aなどで絶縁層160の代わりに本実施形態の絶縁層260が形成された積層パッケージ構造物も本発明の技術的思想に含まれる。以下、図6A~図7Eを参照して本発明の実施形態による積層パッケージ構造物の製造方法について説明する。図6A~図6Iは、本発明の第5実施形態による積層パッケージ構造物の製造方法について説明するための断面図である。まず、図6Aと図6Bのプロセスにより、下面に形成された上部導電体152aを含む上部半導体パッケージ105Uを提供する。これについて以下でより詳細に説明する。図6Aを参照すると、ワイヤーボンディングパッド145、その他ランドやパッド図示せずなどを含む上部パッケージ基板110U上に上部半導体チップ115Uを配置する。上部半導体チップ115Uは、絶縁性接着剤図示せずなどによって上部パッケージ基板110U上に付着される。上部半導体チップ115Uは、上部半導体チップ115Uの上面に配置されたチップパッド135と他のパッド図示せずを含み得る。続いて、上部半導体チップ115Uの上面のチップパッド135と上部パッケージ基板110Uの上面のワイヤーボンディングパッド145を、ワイヤー140を利用して電気的に接続する。しかし、基板パッドとチップパッド135をワイヤーで接続する代りに貫通ビアのような要素を使用することができる。このような場合、チップパッドと基板パッドは貫通ビアを使用して接続が許される別の場所に位置し得る。続いて、上部半導体チップ115Uを覆って囲むように上部パッケージ基板110Uの上面上に上部成形材130Uを形成する。図6Bを参照すると、上部パッケージ基板110Uの下面に上部導電体152aを形成する。上部導電体152aは、上部半導体パッケージ105Uの一部を形成し、さらにパッケージ間接続部150aの一部を形成する。このような上部導電体152aは、例えば、はんだ付プロセスによって形成され、例えば、バンプまたは小さいボール形状を有し得る。また、図6Cないし図6Fのプロセスにより下部導電体151aを含む下部半導体パッケージ105Lを提供する。これについて以下でより詳細に説明する。図6Cを参照すると、要求されるランドやパッド図示せずなどを含む下部パッケージ基板110L上に複数のチップバンプ120を形成する。チップバンプ120は、はんだ付プロセスを利用して形成され、下部パッケージ基板110Lのチップバンプランド図示せずと電気的に接続される。続いて、チップバンプ120上に下部半導体チップ115Lを実装する。下部半導体チップ115Lはフリップチップ設計を有し得、例えば、ロジック素子であり得る。続いて、下部半導体チップ115Lの側面を囲み、下部半導体チップ115Lの上面を露出させる厚さで下部成形材料130Lを形成する。このような下部成形材料130Lは、例えば次のような方法によって形成される。一実施形態により、下部半導体チップ115Lの上部表面に密着するようにモルディン制御フィルム図示せずを形成し、モルディン制御フィルムと下部パッケージ基板110Lとの間の空間を確保した後、この空間に下部成形材料130Lを充填fillingすることにより、下部成形材料130Lを形成することができる。しかし、本発明がこれに限定されるものではなく、下部成形材料130Lは下部半導体チップ115Lを覆うように形成され得る図4参照。図6Dを参照すると、下部成形材料130Lの一部すなわち、パッケージ間接続部150aが形成される領域の下部成形材料130Lを除去し、下部パッケージ基板110Lの上面を露出させる一つ以上の開口部0を形成する。この開口部0はビアホールであり得る。前記下部成形材料130Lの一部除去はレーザ穴あけプロセスによって行われる。図6Eを参照すると、前記それぞれの開口部0に導電物質を充填することによって下部導電体151aを形成する。このような下部導電体151aは、下部成形材料130Lを貫通するビアであり得る。下部導電体151aは、下部半導体パッケージ105Lの一部を形成し、パッケージ間接続部150aの一部を形成することができる。図6Fを参照すると、下部パッケージ基板110Lの下面にはんだバンプまたはボール125を形成する。はんだボール125は、チップバンプ120と電気的に接続され、例えば、はんだ付プロセスにより形成され得る。前記図6A~図6Fのプロセスを行った後、図6Gを参照すると、下部成形材料130Lの上面の外周を覆い、下部導電体151aを露出させるように絶縁層160を形成する。絶縁層160の形成は、例えば、アンダーフィル材料をコーティングするか、あるいは絶縁テープを貼り付けるなどの方式で行われる。しかし、本発明がこれに限定されるものではなく、図示していないが、絶縁層160は上部パッケージ基板110Uの下面の外周を覆い、上部導電体152aを露出させるように、すなわち、図6Gの絶縁層160と対応する位置に択一的に形成されることもできる。図6Hを参照すると、絶縁層160が形成された下部半導体パッケージ105L上に上部半導体パッケージ105Uを積層する。より具体的には説明すると、絶縁層160が形成された下部半導体パッケージ105L上に上部半導体パッケージ105Uを配置した後、加熱および/または圧搾して対応する下部導電体151aと上部導電体152aが電気的かつ物理的に結合および/または接続されるようにする。本プロセスの結果、電気的かつ物理的に結合および/または接続されたそれぞれの下部導電体151aおよび上部導電体152aは複数が一体でパッケージ間接続部を形成するパッケージ間接続導電体図2Aの150aを参照を構成する。また、前述したように絶縁層160は接着特性を有し、これにより本プロセスで下部半導体パッケージ105Lの下部成形材料130Lの上面と上部半導体パッケージ105Uの上部パッケージ基板110Uの下面が絶縁層160に取り付けられる。図6Iを参照すると、図6Hの結果である6面体形状の積層パッケージの側面と上面を囲むように電磁波シールド膜170を形成する。電磁波シールド膜170の形成は、例えば、液状タイプの遮蔽物質をコーティングする方式で行われ、ここで、コーティングはペインティングまたはスプレー方式で行われる。または、シールド膜170の形成は、メッキする方式で行われることもできる。絶縁層160は、パッケージ間接続部150aとシールド膜170との間に形成されるため、シールド膜170に使用される物質はパッケージ間接続部と接触を防止し、回路短絡の発生を防がなければならない。以上で説明した本実施形態の積層パッケージ構造物製造方法によれば、例えば、第1実施形態の積層パッケージ構造物100aを形成することができる。一方、前記第5実施形態の積層パッケージ構造物製造方法のうち図6Gのプロセス段階を変形すると、例えば、第4実施形態の積層パッケージ構造物400aを形成することができる。例えば、前記図6A~図6Fのプロセスを行った後、図6Gのプロセスの代わりに、下部成形材料130Lの上面に下部導電体151aを除いた領域に絶縁層260図5を参照を形成するか、または、上部パッケージ基板110Uの下面に上部導電体152aを除いた領域に絶縁層260を形成するプロセスを行った後、図6Hと図6Iのプロセスを行うこともできる。次に、前記図6A~図6Iのうち一部図面と、図7A~図7Eを参照して本発明の第6実施形態による積層パッケージ構造物の製造方法について説明する。図7A~図7Eは、本発明の第6実施形態による積層パッケージ構造物の製造方法について説明するための断面図である。本実施形態の説明において、前述した第5実施形態のプロセス段階および図面と一致する部分の詳細な説明は省略する。まず、図6Aのような上部半導体パッケージ105Uを提供した後、図7Aを参照すると、上部パッケージ基板110Uの下面に上部導電体154bを形成する。上部導電体154bは、上部半導体パッケージ105Uの一部を形成し、さらにパッケージ間接続部150aの一部を形成する。このような上部導電体154bは、例えば、はんだ付プロセスによって形成され、第5実施形態に比べ相対的に大きいボール形状を有し得る。しかし、本発明がこれに限定されるものではなく、パッケージバンプとして金属のスタッド型、スティック型、柱型などの形状を有する上部導電体図2Dの156dまたは図2Eの156eを参照が上部パッケージ基板110Uの下面に形成され得る。また、図7Bおよび図7Cのプロセスにより、下部導電体153bを含む下部半導体パッケージ105Lを提供する。これについて以下で詳細に説明する。図7Bを参照すると、要求されるランドやパッド図示せずなどを含む下部パッケージ基板110L上に複数のチップバンプ120と下部導電体153bを形成する。チップバンプ120ははんだ付プロセスを利用して形成され得、下部パッケージ基板110Lのチップバンプランド図示せずと電気的に接続される。下部導電体153bは、はんだ付プロセスにより形成され得、球形または半球形のボール形状を有する。しかし、本発明がこれに限定されるものではなく、鋳物、蒸着、付着、メッキなどの方式で形成され、柱形状を有する下部導電体図2Cの155cまたは図2eの155eを参照が下部パッケージ基板110Lの上面に形成され得る。このようなチップバンプ120および下部導電体153bは、同時に形成されるか、または時間的間隔をおいて形成され得、互いに同一高さを有するか、または互いに異なる高さを有し得る。続いて、チップバンプ120上に下部半導体チップ115Lを実装し、下部半導体チップ115Lの側面を囲み、下部半導体チップ115Lの上面を露出させる厚さで下部成形材料130Lを形成する。しかし、本発明がこれに限定されるものではなく、下部成形材料130Lは下部半導体チップ115Lを覆うように形成され得る図4参照。図7Cを参照すると、下部成形材料130Lの一部すなわち、パッケージ間接続部150bが形成される領域の下部成形材料130Lを除去し、下部導電体153bの表面を露出させる一つ以上の開口部0を形成する。この開口部0はビアホールであり得る。後述する積層プロセス図7E参照で上部導電体154bの下部がそれぞれの開口部0内に挿入されるため、下部導電体153bが上部導電体154bに比べ、水平幅または面積が小さい場合、それぞれの開口部0は下から上へ行くほど水平幅が増加する形状を有する。このような下部成形材料130Lの一部除去はレーザ穴あけプロセスによって行われる。続いて、下部パッケージ基板110Lの下面にはんだボール125を形成する。はんだボール125はチップバンプ120と電気的に接続され得、はんだ付プロセスにより形成され得る。前記図6Aと図7A~図7Cのプロセスを行った後、図7Dを参照すると、下部成形材料130Lの上面に開口部0の外周から開口部0を囲むように絶縁層160を形成する。絶縁層160の形成は、アンダーフィル材料をコーティングするか、または絶縁テープを貼り付けるなどの方式で行われる。しかし、本発明がこれに限定されるものではなく、図示していないが、絶縁層160は上部パッケージ基板110Uの下面に上部導電体154bの外周から上部導電体154bを囲むように、すなわち、図7Dの絶縁層160と対応する位置に形成され得る。図7Eを参照すると、絶縁層160が形成された下部半導体パッケージ105L上に上部半導体パッケージ105Uを積層する。より具体的に説明すると、絶縁層160が形成された下部半導体パッケージ105L上に上部半導体パッケージ105Uを配置するが、上部導電体154bが対応する開口部0に挿入されるように配置した後、加熱および/または圧搾し、対応する下部導電体153bと上部導電体154bが電気的かつ物理的に結合および/または接続されるようにする。本プロセスの結果、電気的かつ物理的に結合および/または接続された下部導電体153bおよび上部導電体154bは一体でパッケージ間接続部図2Bの150bを参照を構成する。また、前述したように絶縁層160は接着特性を有し、これにより、本プロセスで下部半導体パッケージ105Lの下部成形材料130Lの上面と上部半導体パッケージ105Uの上部パッケージ基板110Uの下面が絶縁層160に取り付けられる。続いて、図7Eの結果物である6面体形状の積層パッケージの側面と上面を囲むように電磁波シールド膜170を形成することについては、図6Iで説明した内容と実質に同一である。以上で説明した本実施形態の積層パッケージ構造物製造方法によれば、例えば、第1実施形態の変形例の積層パッケージ構造物100b~100eを形成することができる。図8は、本発明の実施形態による積層パッケージ構造物を含む半導体モジュールを概念的に図示する図である。図8を参照すると、半導体モジュール700は、モジュールボード710、およびモジュールボード710上に実装された多数の半導体パッケージを含む。このような多数の半導体パッケージのうち少なくとも一つは本発明の実施形態による積層パッケージ構造物700aを含み得る。本発明の実施形態による積層パッケージ構造物700aは、積層パッケージを含むパッケージオンパッケージであり得、電磁波シールド膜によって囲まれているため、モジュールボード710上の隣接するパッケージとの間から発生する電磁妨害による影響を最小化することができる。以上、添付する図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明がその技術的思想や必須の特徴を変更しない範囲で他の具体的な形態で実施され得ることを理解することができる。したがって、上記実施形態はすべての面で例示的なものであり、限定的なものではないと理解しなければならない。"