"データ信号、制御信号、クロック信号、及び、振幅調整信号を受け付ける入力端子を備える入力回路と、前記データ信号及び前記制御信号に基づいて、複数画素を備えて構成される映像表示装置の映像信号線または走査信号線を駆動する駆動回路と、前記振幅調整信号によって入力される複数ビットで構成される振幅調整データを保持するレジスタと、前記制御信号及び前記クロック信号の少なくとも何れか一方の信号を、前記レジスタに保持された前記振幅調整データに応じて出力振幅を調整して、転送信号として出力する転送回路と、を備えることを特徴とする半導体装置。前記入力回路が、前記データ信号及び前記制御信号を受け付けるデータ入力端子を備え、前記振幅調整信号を前記データ入力端子により受け付けることを特徴とする請求項1に記載の半導体装置。前記振幅調整信号がシリアル信号であり、前記入力回路が、前記振幅調整信号を受け付ける1つの振幅調整信号入力端子と、前記データ信号及び前記制御信号を受け付けるデータ入力端子と、を備えることを特徴とする請求項1に記載の半導体装置。前記入力回路が、前記振幅調整信号を受け付ける1つの振幅調整信号入力端子と、前記データ信号及び前記制御信号を受け付けるデータ入力端子と、を備えて構成され、前記振幅調整信号を前記振幅調整信号入力端子により受け付ける第1モードと、前記振幅調整信号を前記データ入力端子により受け付ける第2モードとを、任意に設定可能に構成されることを特徴とする請求項1に記載の半導体装置。前記第1モードで設定可能な複数の前記出力振幅と、前記第2モードで設定可能な複数の前記出力振幅が、夫々異なることを特徴とする請求項4に記載の半導体装置。前記振幅調整データが示す振幅に応じて、前記転送回路の最終段に流れる電流量を調整する電流量調整回路を備えて構成されることを特徴とする請求項1~5の何れか1項に記載の半導体装置。1つの前記映像表示装置に対し、請求項1~6の何れか1項に記載の半導体装置を複数備え、前段の前記半導体装置の前記転送信号が、後段の前記半導体装置に前記クロック信号または前記制御信号として入力されるように構成されていることを特徴とする表示装置。後段の前記半導体装置までの伝送経路の状態に応じて、前記半導体装置別に前記転送信号の振幅を設定し、前記半導体装置の夫々に対して、設定された振幅の前記振幅調整信号を出力するコントローラを備えることを特徴とする請求項7に記載の表示装置。ここで、伝搬損失の違いに対応する方法としては、例えば、伝搬損失の違いによる転送信号の減衰量に応じて、各ドライバの転送信号の出力振幅を調整する方法がある。具体的には、例えば、転送信号の減衰量が大きい場合は、転送信号の出力信号振幅を大きくし、次段のドライバが正常に動作する信号振幅を確保する必要がある。一方、転送信号の減衰量が小さい場合は、転送信号の出力振幅を小さくし、転送信号からの輻射ノイズを低減する必要がある。また、データ転送レートの大きい信号以下、適宜高速信号と称するを伝送する場合等、輻射ノイズが比較的大きくなる場合は、転送信号の出力振幅を小さくし、転送信号からの輻射ノイズを低減する必要がある。ドライバの転送信号の出力振幅を調整する方法としては、例えば、転送信号の出力振幅を指定するための振幅調整データを受け付ける専用の端子を備え、転送信号の出力振幅を、振幅調整データに基づいて設定する方法がある。当該方法によれば、転送信号のデータ転送レートに応じて、転送信号の出力振幅を変更できる。上述したように、ドライバには汎用性が求められており、液晶パネルの色数、画素数、フレームレート数の種類が増大し、データ転送レートも様々に異なることから、転送信号の出力振幅の設定数を相当数設けることが望ましい。しかしながら、出力振幅の設定数を増加させると、振幅調整データのビット数が増加することになるので、振幅調整データを受け付けるための外部端子数を増やす必要があるが、外部端子数を増やすと、チップサイズが大きくなるという問題があった。更に、振幅調整データを伝送するための伝送経路についても外部端子の増加数に応じて増やす必要があり、チップサイズの増加だけでなく、レイアウトが複雑になり、表示装置の製造時間の増大を招く可能性がある。本発明は上記の問題に鑑みてなされたものであり、その目的は、ドライバの外部端子数を増やすことなく、転送信号の出力振幅の設定数を増やし、ドライバの汎用性を拡大することができる半導体装置を提供する点にある。また、当該半導体装置を用いた表示装置を提供する。上記目的を達成するための本発明に係る半導体装置は、データ信号、制御信号、クロック信号、及び、振幅調整信号を受け付ける入力端子を備える入力回路と、前記データ信号及び前記制御信号に基づいて、複数画素を備えて構成される映像表示装置の映像信号線または走査信号線を駆動する駆動回路と、前記振幅調整信号によって入力される複数ビットで構成される振幅調整データを保持するレジスタと、前記制御信号及び前記クロック信号の少なくとも何れか一方の信号を、前記レジスタに保持された前記振幅調整データに応じて出力振幅を調整して、転送信号として出力する転送回路と、を備えることを特徴とする。更に好ましくは、上記特徴の半導体装置は、前記入力回路が、前記データ信号及び前記制御信号を受け付けるデータ入力端子を備え、前記振幅調整信号を前記データ入力端子により受け付ける。更に好ましくは、上記特徴の半導体装置は、前記振幅調整信号がシリアル信号であり、前記入力回路が、前記振幅調整信号を受け付ける1つの振幅調整信号入力端子と、前記データ信号及び前記制御信号を受け付けるデータ入力端子と、を備える。更に好ましくは、上記特徴の半導体装置は、前記入力回路が、前記振幅調整信号を受け付ける1つの振幅調整信号入力端子と、前記データ信号及び前記制御信号を受け付けるデータ入力端子と、を備えて構成され、前記振幅調整信号を前記振幅調整信号入力端子により受け付ける第1モードと、前記振幅調整信号を前記データ入力端子により受け付ける第2モードとを、任意に設定可能に構成される。更に好ましくは、上記特徴の半導体装置は、前記第1モードで設定可能な複数の前記出力振幅と、前記第2モードで設定可能な複数の前記出力振幅が、夫々異なる。更に好ましくは、上記特徴の半導体装置は、前記振幅調整データが示す振幅に応じて、前記転送回路の最終段に流れる電流量を調整する電流量調整回路を備えて構成される。上記目的を達成するための本発明に係る表示装置は、1つの前記映像表示装置に対し、上記何れかの特徴の半導体装置を複数備え、前段の前記半導体装置の前記転送信号が、後段の前記半導体装置に前記クロック信号または前記制御信号として入力されるように構成されていることを特徴とする。更に好ましくは、上記特徴の表示装置は、後段の前記半導体装置までの伝送経路の状態に応じて、前記半導体装置別に前記転送信号の振幅を設定し、前記半導体装置の夫々に対して、設定された振幅の前記振幅調整信号を出力するコントローラを備える。上記特徴の半導体装置によれば、振幅調整信号によって入力される複数ビットで構成される振幅調整データを保持するレジスタを備えるように構成したので、例えば、振幅調整信号をシリアル信号で構成した場合は、1つの外部端子で複数ビットの振幅調整信号を受け付けることが可能になり、転送信号の出力振幅をより多くの種類に設定可能になる。更に、上記特徴の半導体装置によれば、複数ビットで構成される振幅調整データを保持するレジスタを備えるように構成したので、データ信号を受け付けるデータ入力端子を用いて振幅調整信号を受け付けるように構成することが可能になり、専用の外部端子を設ける必要が無くなる。即ち、上記特徴の半導体装置によれば、複数ビットで構成される振幅調整データを保持するレジスタを備えるように構成することにより、振幅調整データのビット数が相当数増加したとしても、外部端子を設けない、或いは、1つの外部端子のみで複数ビットの振幅調整データを受け付けることが可能になるので、チップサイズの増大を押えることが可能になる。更に、上記特徴の半導体装置では、振幅調整データのビット数を相当数増加させることが可能であることから、転送信号の出力振幅の設定数を増加させることができ、様々な色数、画素数、フレームレート数の液晶パネルに対応できる。以下、本発明に係る半導体装置以下、適宜本発明装置と略する及び表示装置の実施形態を図面に基づいて説明する。第1実施形態本発明に係る表示装置及び本発明装置の第1実施形態について、図1~図4を基に説明する。先ず、本発明に係る表示装置1の構成について、図1を基に説明する。表示装置1Aは、図1に示すように、液晶パネル10、液晶パネル10上に形成されたTFTのソースに接続するソース線映像信号線に相当を駆動するソース側ドライバ11の複数、液晶パネル10上に形成されたTFTのゲートに接続するゲート線走査信号線に相当を駆動するゲート側ドライバ12の複数、複数のソース側ドライバ11が接続されるソース側基板13、複数のゲート側ドライバ12が接続されるゲート側基板14、及び、各ドライバの制御を行うコントローラ15を備えている。ソース側ドライバ11は、データ信号、制御信号、クロック信号、及び、振幅調整信号を受け付ける入力端子を備える入力回路と、データ信号及び制御信号に基づいて、複数画素を備えて構成される映像表示装置1Aの映像信号線を駆動する駆動回路と、振幅調整信号によって入力される複数ビットで構成される振幅調整データを保持するレジスタ回路11eと、制御信号及びクロック信号の少なくとも何れか一方の信号を、レジスタ回路11eに保持された振幅調整データに応じて出力振幅を調整して、転送信号として出力する転送回路11fと、を備えて構成されている。尚、本実施形態では、振幅調整データが2ビットのデータである場合を想定して説明するが、これに限るものではなく、2ビット以上で構成されていれば良い。また、本実施形態では、クロック信号の出力振幅を調整して、転送信号として出力するように構成されている。ソース側ドライバ11は、本実施形態では、コントローラ15から、データ信号、制御信号、及び、振幅調整信号を受け付けるように構成されている。更に、複数のソース側ドライバ11は、夫々カスケード接続されており、本実施形態では、1段目のソース側ドライバ11にはコントローラ15からクロック信号が入力され、入力されたクロック信号の出力振幅を調整して転送信号として後段のソース側ドライバ11に出力する。2段目以降のソース側ドライバ11は、夫々、前段のソース側ドライバ11から出力される転送信号をクロック信号として受け付け、当該クロック信号の出力振幅を調整して転送信号として後段のソース側ドライバ11に出力する。尚、本実施形態では、クロック信号を転送信号とする場合について説明したが、これに限るものではなく、制御信号を転送信号としても良いし、クロック信号と制御信号の両方、或いは、他の信号を含めて転送信号としても良い。ここで、図2は、ソース側ドライバ11の一構成例を示している。図2に示すソース側ドライバ11は、データ信号及び制御信号を受け付けるデータ入力端子Idと、振幅調整信号を受け付ける1つの振幅調整信号入力端子Iaと、クロック信号を受け付けるクロック端子Iclkと、データ信号及び制御信号、振幅調整信号をシリアル信号からパラレル信号に変換するシリアルパラレル変換回路11aと、コマンドデコーダ回路11bと、シフトレジスタレベルシフタ回路11cと、映像信号線を駆動する信号線駆動用バッファ11dと、振幅調整データを保持するレジスタ回路11eと、転送回路11fと、を備えている。シリアルパラレル変換回路11aは、データ入力端子Idからデータ信号及び制御信号が入力された場合は、データ信号及び制御信号をシリアル信号からパラレル信号に変換してコマンドデコーダ回路11bに出力する。また、シリアルパラレル変換回路11aは、振幅調整信号入力端子Iaから振幅調整信号が入力された場合は、振幅調整信号によって入力される複数ビットの振幅調整データ、ここでは2ビットの振幅調整データをレジスタ回路11eに出力する。コマンドデコーダ回路11bは、シリアルパラレル変換回路11aからデータ信号を受け付けると、データ信号により入力される映像データに基づき、シフトレジスタレベルシフタ回路11c及び信号線駆動用バッファ11dを介して、ソース線を駆動する映像信号を生成し、液晶パネル10のソース線に出力する。また、コマンドデコーダ回路11bは、シリアルパラレル変換回路11aに振幅調整信号が入力された場合は、レジスタ制御信号としてイネーブル信号EN及び反転信号ENを生成してレジスタ回路11eに出力し、レジスタ回路11eにおける振幅調整データの記憶更新等の制御を行う。より具体的には、コマンドデコーダ回路11bは、シリアルパラレル変換回路11aに振幅調整信号が入力された場合は、レジスタ回路11eの振幅調整データの更新を行うために、Hレベルのイネーブル信号ENを出力する。振幅調整データの更新後、次の振幅調整データが入力されるまでは、記憶した振幅調整データを保持するために、Lレベルのイネーブル信号ENを出力する。レジスタ回路11eは、コマンドデコーダ回路11bからのレジスタ制御信号であるイネーブル信号EN及び反転信号ENに基づき、シリアルパラレル変換回路11aからの振幅調整データDATA0~DATAnn=振幅調整データのビット数-1、本実施形態ではn=1の保持更新を行う。また、記憶した振幅調整データをバスB[n:0]を介して転送回路11fに出力する。ここで、図3aは、レジスタ回路11eの一構成例を示している。図3aに示すように、レジスタ回路11eは、振幅調整データのビット数に応じた数の1ビットレジスタR0~Rnを備えて構成されている。本実施形態では、振幅調整データが2ビットである場合を想定していることから、2つの1ビットレジスタR0及びR1を備えている。1ビットレジスタRii=0~nは、イネーブル信号EN及び反転信号ENに応じて、振幅調整データDATAiの保持更新を行い、保持された振幅調整データDATAiをバスBiに出力する。図3bは、1ビットレジスタRiの一構成例を示している。1ビットレジスタは、本実施形態では、反転信号ENがLレベルの場合に入力信号DATAiの反転信号を出力するインバータINV1、入力端子がインバータINV1の出力ノードに、出力端子が1ビットレジスタRiの出力ノードに夫々接続されたインバータINV2、及び、入力端子が1ビットレジスタRiの出力ノードに、出力端子がインバータINV1の出力ノードに、夫々接続されたインバータINV3を備えて構成されている。図3cは、1ビットレジスタRiの動作を示している。1ビットレジスタRiは、イネーブル信号ENがHレベルの期間はデータの更新期間、Lレベルのときはデータの保持期間となっており、イネーブル信号ENがHレベルからLレベルに遷移する時の振幅調整データDATAiを、イネーブル信号がLレベルの期間保持する。より具体的には、期間t1~t2はデータの更新期間であり、時間t1において、反転信号ENがLレベルになると、インバータINV1がDATAiの反転信号DATAiを出力する。時間t1では、DATAiがHレベル、DATAiがLレベルである。このとき、インバータINV2の出力はHレベルになる。次に、期間t2~t3はデータの保持期間であり、時間t2において、反転信号ENがHレベルになると、インバータINV1は、ハイインピーダンス状態となる。このとき、インバータINV2は、入力ノードがLレベル、出力ノードがHレベルに維持され、1ビットレジスタRiの出力はHレベルに維持される。引き続き、時間t3~時間t4はデータの更新期間となり、時間t3において、反転信号ENがLレベルになり、インバータINV1がDATAiの反転信号DATAiを出力する。時間t3では、DATAiがLレベル、DATAiがHレベルである。このとき、インバータINV2の出力はLレベルになる。更に、時間t4以降はデータの保持期間となり、時間t4において、反転信号ENがHレベルになると、インバータINV1は、ハイインピーダンス状態となる。このとき、インバータINV2は、入力ノードがHレベル、出力ノードがLレベルに維持され、1ビットレジスタRiの出力はLレベルに維持される。このようにして、振幅調整データの更新保持を行う。転送回路11fは、転送回路11fの最終段を構成する差動増幅回路FE、レジスタ回路11eに記憶された振幅調整データを後述する電流量調整回路CAで利用可能な信号に変換するビットデコーダ回路BD、レジスタ回路11eに記憶された振幅調整データが示す振幅に応じて、転送回路11fの最終段に流れる電流量を調整する電流量調整回路CAを備えて構成されている。尚、本実施形態では、振幅調整データが2ビットのデータである場合を想定していることから、転送信号の出力振幅を4つに設定可能である場合について説明する。ここで、図4aは、転送回路11fの一構成例を示している。ビットデコーダ回路BDは、図4aに示すように、レジスタ回路11eからの出力信号B0~Bnを信号ST0~STmm=n×21、ここではm=3に変換する。ここで、図4bはビットデコーダ回路BDの入力信号B0、B1と出力信号ST0~ST3の関係を示している。尚、図4bに示す表の1はHレベルの信号に対応し、0はLレベルの信号に対応している。差動増幅回路FEは、一端が電源電圧に、他端が転送回路11fの出力ノードNOjj=0、1に接続されたプルアップ素子RPjと、ゲート端子が転送回路11fの入力ノードNIjに、ソース端子がプルアップ素子RPjの他端に、ドレイン端子が電流量調整回路CAとの接続ノードNAに夫々接続される1対のトランジスタTjj=0、1で構成されている。尚、図示しないが、転送回路11fには、入力されるクロック信号Iclkの反転信号Iclkを生成する回路が構成されており、入力ノードNI1にはクロック信号Iclkが、入力ノードNI0にはクロック信号の反転信号Iclkが入力される。電流量調整回路CAは、一端がバイアス電圧発生回路に接続され、ビットデコーダ回路BDからの信号ST0~STmに応じてON状態とOFF状態が切り替わるスイッチ素子M1kk=0~mと、一端がノードNAに、他端が接地電圧に夫々接続され、スイッチ素子M1kの出力電圧に応じてON状態とOFF状態が切り替わる電流制限素子M2kを備えて構成されている。より具体的には、電流量調整回路CAは、信号STkが1の場合、信号STkがゲート端子に入力されるスイッチ素子M1kがON状態となり、電流制限素子M2kのゲート端子にバイアス電圧発生回路からの電圧が印加され、電流制限素子M2kがオン状態になる。これに対し、信号STkが0の場合、信号STkがゲート端子に入力されるスイッチ素子M1kがOFF状態となり、電流制限素子M2kがOFF状態になる。ON状態となる電流制限素子M2kの数1~m1により差動増幅回路FEの電流量をm1段階に設定することができ、これにより、出力振幅がm1段階に設定できる。ここで、図4cは、ON状態となる電流制限素子M2kの数別に、転送信号Oclkの出力振幅を示している。より具体的には、B0,B1=0,0の場合はST0,ST1,ST2,ST3=0,0,0,1となり、スイッチ素子M13及び電流制限素子M23がON状態に、スイッチ素子M10~M12及び電流制限素子M20~M22がOFF状態となる。ON状態となる電流制限素子M2kが1つであることから、転送信号の出力振幅は図4cのV0となる。同様にして、B0,B1=0,1の場合はST0,ST1,ST2,ST3=0,0,1,1となり、スイッチ素子M12、13及び電流制限素子M22、23がON状態に、スイッチ素子M10、M11及び電流制限素子M20、M21がOFF状態となる。ON状態となる電流制限素子M2kが2つであることから、転送信号の出力振幅は図4cのV1となる。B0,B1=0,0の場合はST0,ST1,ST2,ST3=0,1,1,1となり、スイッチ素子M11~M13及び電流制限素子M21~M23がON状態に、スイッチ素子M10及び電流制限素子M20がOFF状態となる。ON状態となる電流制限素子M2kが3つであることから、転送信号の出力振幅は図4cのV2となる。B0,B1=0,0の場合はST0,ST1,ST2,ST3=1,1,1,1となり、スイッチ素子M10~M13及び電流制限素子M20~M23の全てがON状態になる。ON状態となる電流制限素子M2kが4つであることから、転送信号の出力振幅は図4cのV3となる。尚、図4aに示す回路では、転送信号の出力振幅は、入力されるクロック信号の振幅にも依存することから、クロック信号の振幅により出力振幅V0~V3は異なる場合がある。但し、差動増幅回路FEを多段にする事で入力されるクロック信号の振幅依存性をなくす事が可能である。上述したように、ソース側ドライバ11にレジスタ回路11eを設け、シリアル信号の振幅調整信号を受け付ける構成にすることにより、1つの振幅調整信号入力端子Iaのみで、複数段階4段階以上の出力振幅を設定可能になる。尚、振幅調整信号をシリアル信号で構成するので、振幅調整データが3ビット以上の場合でも、振幅調整信号入力端子を構成する外部端子を増やす必要がない。ゲート側ドライバ12は、データ信号、制御信号、クロック信号、及び、振幅調整信号を受け付ける入力端子を備える入力回路と、データ信号及び制御信号に基づいて、映像表示装置1Aの走査信号線を駆動する駆動回路と、振幅調整信号によって入力される振幅調整データを保持するレジスタ回路11eと、制御信号及びクロック信号の少なくとも何れか一方の信号を、レジスタ回路11eに保持された振幅調整データに応じて出力振幅を調整して、転送信号として出力する転送回路11fと、を備えて構成されている。また、本実施形態では、ソース側ドライバ11と同様に、クロック信号の出力振幅を調整して、転送信号として出力するように構成されている。更に、ゲート側ドライバ12は、本実施形態では、ソース側ドライバ11と同様に、コントローラ15から、データ信号、制御信号、及び、振幅調整信号を受け付けるように構成されている。更に、複数のゲート側ドライバ12は、ソース側ドライバ11と同様に、夫々カスケード接続されている。尚、ゲート側ドライバ12は、駆動対象が走査信号線である点でソース側ドライバ11と異なるが、ソース側ドライバ11と回路構成は同じである。第2実施形態本発明に係る表示装置及び本発明装置の第2実施形態について、図5及び図6を基に説明する。第1実施形態では、ソース側ドライバ11について、振幅調整信号を振幅調整信号入力端子Iaから入力する場合について説明したが、本実施形態では、振幅調整信号入力端子Iaを設けず、データ入力端子Idを用いて振幅調整信号を入力する場合について説明する。本実施形態の表示装置1Bは、図5に示すように、液晶パネル10、液晶パネル10上に形成されたTFTのソースに接続するソース線映像信号線に相当を駆動するソース側ドライバ11’の複数、液晶パネル10上に形成されたTFTのゲートに接続するゲート線走査信号線に相当を駆動するゲート側ドライバ12’の複数、複数のソース側ドライバ11’が接続されるソース側基板13、複数のゲート側ドライバ12’が接続されるゲート側基板14、及び、各ドライバの制御を行うコントローラ15を備えている。ソース側ドライバ11’は、本実施形態では、図6に示すように、データ信号、制御信号及び振幅調整信号を時分割で受け付けるデータ入力端子Idと、クロック信号を受け付けるクロック端子Iclkと、データ信号及び制御信号、振幅調整信号をシリアル信号からパラレル信号に変換するシリアルパラレル変換回路11a’と、コマンドデコーダ回路11b’と、シフトレジスタレベルシフタ回路11cと、映像信号線を駆動する信号線駆動用バッファ11dと、振幅調整データを保持するレジスタ回路11eと、転送回路11fと、を備えている。尚、シフトレジスタレベルシフタ回路11c、信号線駆動用バッファ11d、レジスタ回路11e、及び、転送回路11fの構成は、上記第1実施形態と同じである。シリアルパラレル変換回路11a’は、データ入力端子Idからデータ信号及び制御信号が時分割で入力された場合は、データ信号及び制御信号をシリアル信号からパラレル信号に変換してコマンドデコーダ回路11bに出力する。また、シリアルパラレル変換回路11a’は、データ入力端子Idから振幅調整信号を受け付けるように構成されており、振幅調整信号を受け付けると、シリアル信号からパラレル信号に変換してコマンドデコーダ回路11b’に出力する。コマンドデコーダ回路11b’は、シリアルパラレル変換回路11a’からデータ信号を受け付けると、データ信号により入力される映像データに基づき、シフトレジスタレベルシフタ回路11c及び信号線駆動用バッファ11dを介して、ソース線を駆動する映像信号を生成し、液晶パネル10のソース線に出力する。また、コマンドデコーダ回路11b’は、シリアルパラレル変換回路11a’に振幅調整信号が入力された場合は、振幅調整信号によって入力される振幅調整データをレジスタ回路11eに出力すると共に、レジスタ制御信号としてイネーブル信号EN及び反転信号ENを生成してレジスタ回路11eに出力し、レジスタ回路11eにおける振幅調整データの記憶更新等の制御を行う。本実施形態では、データ入力端子Idから振幅調整信号を受け付けるように構成したので、振幅調整信号を受け付けるための専用の端子を設けること無く、複数段階に転送信号の出力振幅を調整可能になる。尚、ゲート側ドライバ12’は、駆動対象が走査信号線である点でソース側ドライバ11’と異なるが、第1実施形態と同様に、ソース側ドライバ11’と回路構成は同じである。第3実施形態本発明に係る表示装置及び本発明装置の第3実施形態について、図7~図9を基に説明する。尚、上記第1実施形態では、ソース側ドライバ11が、振幅調整信号入力端子Iaにより振幅調整信号を受け付ける場合について、上記第2実施形態では、ソース側ドライバ11’が、データ入力端子Idにより振幅調整信号を受け付ける場合について説明したが、本実施形態では、振幅調整信号入力端子Iaにより振幅調整信号を受け付ける第1モードと、データ入力端子Idにより振幅調整信号を受け付ける第2モードの何れか一方を選択する場合について説明する。本実施形態の表示装置1Cは、図1に示す第1実施形態の場合と同様に、液晶パネル10、ソース側ドライバ11の複数、ゲート側ドライバ12の複数、ソース側基板13、ゲート側基板14、及び、各ドライバの制御を行うコントローラ15を備えている。ソース側ドライバ11は、本実施形態では、図7に示すように、データ信号、制御信号及び振幅調整信号を受け付けるデータ入力端子Idと、振幅調整信号を受け付ける1つの振幅調整信号入力端子Iaと、クロック信号を受け付けるクロック端子Iclkと、データ信号及び制御信号、振幅調整信号をシリアル信号からパラレル信号に変換するシリアルパラレル変換回路11aと、コマンドデコーダ回路11bと、シフトレジスタレベルシフタ回路11cと、映像信号線を駆動する信号線駆動用バッファ11dと、振幅調整データを保持するレジスタ回路11eと、転送回路11fと、を備えている。シリアルパラレル変換回路11aは、データ入力端子Idからデータ信号及び制御信号が入力された場合は、データ信号及び制御信号をシリアル信号からパラレル信号に変換してコマンドデコーダ回路11bに出力する。また、シリアルパラレル変換回路11aは、本実施形態では、テストモード等を設定するための他の外部端子Ieを利用して、第1モードまたは第2モードを指定するモード選択信号を受け付ける。尚、第1モード及び第2モードのモード切り替え信号を受け付けるモード設定端子を設けても良いし、振幅調整信号入力端子Iaから振幅調整信号が入力された場合は、第1モードが選択されたと判定し、データ入力端子Idからデータ信号及び制御信号が入力された後に振幅調整信号が更に入力された場合に、第2モードが選択されたと判定する等、モード設定信号を入力しない構成としても良い。シリアルパラレル変換回路11aは、モード選択信号により第1モードが選択されている場合において、振幅調整信号入力端子Iaから振幅調整信号が入力された場合は、振幅調整信号によって入力される複数ビットの振幅調整データ、ここでは2ビットの振幅調整データをレジスタ回路11eに出力する。シリアルパラレル変換回路11aは、モード選択信号により第2モードが選択されている場合において、データ入力端子Idから振幅調整信号を受け付けた場合は、シリアル信号からパラレル信号に変換してコマンドデコーダ回路11bに出力する。コマンドデコーダ回路11bは、シリアルパラレル変換回路11aからデータ信号を受け付けると、データ信号により入力される映像データに基づき、シフトレジスタレベルシフタ回路11c及び信号線駆動用バッファ11dを介して、ソース線を駆動する映像信号を生成し、液晶パネル10のソース線に出力する。また、コマンドデコーダ回路11bは、モード選択信号により第1モードが選択されている場合において、振幅調整信号入力端子Iaから振幅調整信号が入力された場合は、レジスタ制御信号としてイネーブル信号EN及び反転信号ENを生成してレジスタ回路11eに出力し、レジスタ回路11eにおける振幅調整データの記憶更新等の制御を行う。コマンドデコーダ回路11bは、モード選択信号により第2モードが選択されている場合において、データ入力端子Idから振幅調整信号を受け付けた場合は、振幅調整信号によって入力される振幅調整データをレジスタ回路11eに出力すると共に、レジスタ制御信号としてイネーブル信号EN及び反転信号ENを生成してレジスタ回路11eに出力し、レジスタ回路11eにおける振幅調整データの記憶更新等の制御を行う。更に、本実施形態のコマンドデコーダ回路11bは、選択されたモードに応じて、後述する転送回路11fのビットデコーダ回路BD0、BD1を制御するための入力選択信号を生成し、転送回路11fに出力する。具体的には、第1モードが選択されている場合は、Hレベルの入力選択信号Isを生成し、第2モードが選択されている場合は、Lレベルの入力選択信号Isを生成する。転送回路11fは、図8に示すように、転送回路11fの最終段を構成する差動増幅回路FE、ビットデコーダ回路BD0、BD1、差動増幅回路FEに流れる電流量を調整する2つの電流量調整回路CA0、CA1を備えて構成されている。尚、差動増幅回路FEの構成は、上記第1及び第2実施形態と同じである。ビットデコーダ回路BD0は、レジスタ回路11eから出力信号B0~Bnを受け付け、コマンドデコーダ回路11bから1ビットの入力選択信号Isを受け付け、入力選択信号IsがHレベルの場合に、信号B0~Bnを信号ST0~STmm=n×21、ここではm=3に変換し、差動増幅回路FEに流れる電流量を調整する電流量調整回路CA0に出力する。尚、入力選択信号IsがLレベルの場合は、信号ST0~STmは全てLレベルとなる。ビットデコーダ回路BD1は、レジスタ回路11eから出力信号B0~Bnを受け付け、コマンドデコーダ回路11bから入力選択信号Isの反転信号Isを受け付け、信号IsがHレベルの場合に、信号B0~Bnを信号STm1~ST2m、図8ではST4~ST7に変換し、差動増幅回路FEに流れる電流量を調整する電流量調整回路CA1に出力する。尚、信号IsがLレベルの場合は、信号STm1~ST2mは全てLレベルとなる。ここで、図9aは、入力選択信号Is、信号B0、B1と信号ST0~ST7の関係を示している。電流量調整回路CA0は、一端がバイアス電圧発生回路に接続され、ビットデコーダ回路BD0からの信号ST0~STm、本実施形態ではST0~ST3に応じてON状態とOFF状態が切り替わるスイッチ素子M1kk=0~mと、一端がノードNAに、他端が接地電圧に夫々接続され、スイッチ素子M1kの出力電圧に応じてON状態とOFF状態が切り替わる電流制限素子M2kを備えて構成されている。電流量調整回路CA1は、一端がバイアス電圧発生回路に接続され、ビットデコーダ回路BD1からの信号STm1~ST2m、本実施形態ではST4~ST7に応じてON状態とOFF状態が切り替わるスイッチ素子M1hh=m1~2mと、一端がノードNAに、他端が接地電圧に夫々接続され、スイッチ素子M1hの出力電圧に応じてON状態とOFF状態が切り替わる電流制限素子M2hを備えて構成されている。尚、電流量調整回路CA0の電流制限素子M2kと、電流量調整回路CA1の電流制限素子M2hは、異なるサイズのトランジスタで構成されている。これにより、ON状態の電流制限素子M2の数が同じ場合であっても、電流量調整回路CA0の電流制限素子M2kがON状態となる場合と、電流量調整回路CA1の電流制限素子M2hがON状態となる場合とでは、差動増幅回路FEに流れる電流量が異なることになり、差動増幅回路FEから出力される転送信号の出力振幅も異なることになり、転送信号の出力振幅を8種類に設定可能になる。次に、転送回路11fの動作について説明する。尚、簡単のため、振幅調整データが2ビットn=1、m=4の場合について説明する。第1モードにおいて、Hレベルの入力選択信号Isが入力されると、ビットデコーダ回路BD0は、図9aに示す表に従って、信号B0、B1に応じた信号ST0~ST3を出力する。これにより、電流量調整回路CA0では、信号ST0~ST3により振幅調整データで指定された数の電流制限素子M2kがON状態となり、差動増幅回路FEでは、ON状態の電流制限素子M2kの数に応じた量の電流が流れ、当該電流量に応じて出力振幅がV0~V3の転送信号が出力される。尚、ビットデコーダ回路BD1は、Hレベルの入力選択信号Isの反転信号Is、即ち、Lレベルの信号Isが入力されると、信号ST4~ST7が全てLレベルとなる。電流制限回路CA1では、信号ST4~ST7がLレベルとなるので全ての電流制限素子M2hがOFF状態となる。第2モードにおいて、Hレベルの信号IsLレベルの入力選択信号Isが入力されると、ビットデコーダ回路BD1は、図9aに示す表に従って、信号B0、B1に応じた信号ST4~ST7を出力する。これにより、電流量調整回路CA1では、信号ST4~ST7により振幅調整データで指定された数の電流制限素子M2hがON状態となり、差動増幅回路FEでは、ON状態の電流制限素子M2hの数に応じた量の電流が流れ、当該電流量に応じて出力振幅がV4~V7の転送信号が出力される。尚、ビットデコーダ回路BD0は、Lレベルの入力選択信号Isが入力されると、信号ST0~ST3が全てLレベルとなる。電流制限回路CA0では、信号ST0~ST3がLレベルとなるので全ての電流制限素子M2kがOFF状態となる。尚、ゲート側ドライバ12は、駆動対象が走査信号線である点でソース側ドライバ11と異なるが、第1及び第2実施形態と同様に、ソース側ドライバ11と回路構成は同じである。本実施形態において、ソース側ドライバ11とゲート側ドライバ12で、選択されるモードが異なっていても良い。別実施形態1上記第1~第3実施形態において、コントローラ15は、所定のソース側ドライバ11から後段のソース側ドライバ11までの伝送経路の状態に応じて、ソース側ドライバ11別に転送信号の振幅を設定し、ソース側ドライバ11の夫々に対して、設定された振幅の振幅調整信号を出力するように構成しても良い。同様に、コントローラ15は、所定のゲート側ドライバ12から後段のゲート側ドライバ12までの伝送経路の状態に応じて、ゲート側ドライバ12別に転送信号の振幅を設定し、ゲート側ドライバ12の夫々に対して、設定された振幅の振幅調整信号を出力するように構成しても良い。2上記第1~第3実施形態において、振幅調整信号の入力及びレジスタの更新保持は、データ信号及び制御信号の入力タイミングとは関係なく、任意のタイミングで実施される場合を想定して説明したが、これに限るものではない。例えば、振幅調整信号の入力及びレジスタの更新保持は、周期的に実施しても良い。周期的に振幅調整信号の入力及びレジスタの更新保持を行う場合は、誤った振幅調整データが入力され更新保持されたとしても、一定周期後にレジスタ回路11eを更新するので、早期に正しいデータに更新することが可能になる。"