第1導電型の半導体からなる領域を有する隣接する一対のフォトダイオードの間に設けられた第2導電型の半導体からなるチャネルストップ層と、前記チャネルストップ層の上に設けられた素子分離用絶縁膜と、前記フォトダイオードの表面に設けられ前記素子分離用絶縁膜より薄い絶縁膜と、を有する光電変換装置において、前記フォトダイオードと前記絶縁膜との界面と、前記チャネルストップ層と前記素子分離用絶縁膜との界面が、同一レベルの平面上にあり、前記第1導電型の半導体領域と前記チャネルストップ層とが互いに接していることを特徴とする光電変換装置。光電変換装置、およびそれを用いた増幅型個体撮像装置において、単位画素における光電効果によって発生した信号電荷以外のノイズ、すなわちリーク電流はできるだけ小さいことが望ましい。さらには、隣接画素間もできるだけ小さいことが望ましいので、隣接画素間を狭くしても十分な素子分離の実現が求められる。さらに、画素においてはその感度を下げないことは勿論のことである。前記素子分離用絶縁膜にLOCOS酸化膜を用いた場合には、LOCOS酸化膜により生じるストレスによる欠陥領域がフォトダイオードの空乏層内に取り込まれることにより、リーク電流が発生していた。さらに、LOCOS酸化膜のバーズビークにより、フォトダイオードの開口率を向上できない。本発明は上述の問題に鑑みて発明されたもので、その目的は、リーク電流の低減と、フォトダイオードの開口率を向上させることができる光電変換装置を提供することにある。上記課題を解決するために、請求項1の発明は、第1導電型の半導体からなる領域を有する隣接する一対のフォトダイオードの間に設けられた第2導電型の半導体からなるチャネルストップ層と、前記チャネルストップ層の上に設けられた素子分離用絶縁膜と、前記フォトダイオードの表面に設けられ前記素子分離用絶縁膜より薄い絶縁膜と、を有する光電変換装置において、前記フォトダイオードと前記絶縁膜との界面と、前記チャネルストップ層と前記素子分離用絶縁膜との界面が、同一レベルの平面上にあり、前記第1導電型の半導体領域と前記チャネルストップ層とが互いに接していることを特徴とする。上記課題を解決するために、請求項6の発明は、第1導電型の半導体からなる領域を有するフォトダイオードと第1導電型の半導体からなるソースドレイン領域を有するMOSトランジスタとを備えた画素が共通の半導体基体上に複数配列された光電変換装置において、前記フォトダイオードと前記MOSトランジスタとの間に形成された第2導電型の半導体からなるチャネルストップ層と、前記チャネルストップ層の上に設けられた素子分離用絶縁膜と、を有する素子分離構造を備えており、前記チャネルストップ層と前記素子分離用絶縁膜との界面と、前記フォトダイオードの表面に設けられ前記素子分離用絶縁膜より薄い絶縁膜と前記フォトダイオードとの界面とが、同一レベルの平面上にあることを特徴とする。上記課題を解決するために、請求項18の発明は、第1導電型の半導体からなる領域を有するフォトダイオードを備えた画素が複数配列された撮像領域と、前記画素を駆動するための駆動回路と前記画素からの信号を読み出すための読み出し回路とが形成された周辺回路領域と、が共通の半導体基体上に設けられた光電変換装置において、前記撮像領域の素子分離構造は、素子間に形成された第2導電型の半導体からなるチャネルストップ層と、前記チャネルストップ層の上に設けられた素子分離用絶縁膜と、を有し、前記チャネルストップ層と前記素子分離用絶縁膜との界面と、前記フォトダイオードの表面に設けられ前記素子分離用絶縁膜より薄い絶縁膜と前記フォトダイオードとの界面とが、同一レベルの平面上にある構造であり、前記周辺回路領域の素子分離構造は、素子間に形成された第2のチャネルストップ層と、前記チャネルストップ層の上に設けられ、前記素子分離用絶縁膜の底面より深い底面を有する第2の素子分離用絶縁膜と、を有する構造であることを特徴とする。以上述べたようにこの発明によれば、フォトダイオードのリーク電流を低減できるとともに、フォトダイオードの開口率を向上した光電変換装置及び固体撮像装置を提供することができる。実施形態1図1は、本発明の実施形態1の光電変換装置の1画素の構成を示す模式図である。図1のbは本実施形態の光電変換装置の平面構造を示しており、図1のaは図1のbのQ-Q’における断面構造を示している。また、図1は1画素のみを示しているが、実際の光電変換装置は、このような構造の画素が1次元又は2次元状に多数隣接して配置されている。図1において、101はP型基板、102は第1導電型の半導体からなる領域を有するフォトダイオードとしてのN型半導体からなるN型領域、105は隣接する一対のフォトダイオード間に設けられた第2導電型の半導体からなるチャネルストップ層としてのP型基板101よりも濃いP型のチャネルストップ層、103はチャネルストップ層105の上に設けられたメサ型にパターニングされた素子分離用絶縁膜、104はN型領域102の表面に設けられた素子分離用絶縁膜103より薄い絶縁膜である。このフォトダイオード構造を形成するためには、始めに、後に隣接する一対のフォトダイオードの間に設けられたことになるP型のチャネルストップ層105を、P型基板101の表面付近にイオン注入により形成する。次に、CVD法によって堆積した酸化膜を異方性エッチングによりメサ型にパターニングして素子分離用絶縁膜103をチャネルストップ層105の上に形成する。次に、N型領域102がP型基板101の表面付近に、素子分離用絶縁膜103に対して自己整合的にイオン注入される。さらにN型領域102の表面に熱酸化法によって素子分離用絶縁膜103より薄い絶縁膜104を形成する。以上の手順により、N型領域102と絶縁膜104との界面と、チャネルストップ層105と素子分離用絶縁膜103との界面が同一レベルの平面上に形成できる。よって、LOCOS構造のような凹凸を形成しないことで、LOCOS酸化膜形成時にできる欠陥領域がフォトダイオードの空乏層内に取り込まれることで流れるリーク電流と、LOCOS酸化膜のバーズビークがフォトダイオードの開口率を下げていた問題を改善した。さらに、本発明では、チャネルストップ層105がN型領域102と必ず互いに接するように工夫されている。そのためには、チャネルストップ層105の上に素子分離用絶縁膜103を形成する際に、チャネルストップ層105の端部が、CVD法で堆積された酸化膜を異方性エッチングしてできた素子分離用絶縁膜103の端部よりも界面方向に沿って長さAだけ外側に形成されるようにする素子分離用絶縁膜103を形成する。さらに、その素子分離用絶縁膜103に対してN型領域102は自己整合的にイオン注入で形成するので、チャネルストップ層105の端部は素子分離用絶縁膜103の端部よりも長さAだけN型領域102の受光面内方に形成され、その重なった領域が重なり幅Aとなる。このことに関して図2を用いてさらに詳しく述べる。図2は、図1の光電変換装置における重なり幅Aを有しない光電変換装置の模式図である。図2のaはチャネルストップ層105が素子分離用絶縁膜103の直下に形成された構造を示しており、図2のbは図2のaの素子分離用絶縁膜103を形成する際にアライメントのズレが生じた構造を示している。N型領域102表面におけるリーク電流は、空乏層が絶縁膜104、または素子分離用絶縁膜103に接している幅に依存するので、できるだけその幅は狭い方が良い。理想的には図2のaのようにチャネルストップ層105の端部とN型領域102の端部とが一致している状態である。この時、界面付近における空乏層の拡がりは最も狭くなり、流れるリーク電流も小さくなる。しかしながらこのような構造を再現性良く形成することはきわめて難しい。実際には図2のbに示すように、チャネルストップ層105と素子分離用絶縁膜103を形成するときに、アライメントのズレが生じるなどのプロセス的な要因で、図2のbの領域Xが形成される。領域Xでは空乏層の幅の拡がりを充分に小さくできないので、チャネルストップ層105がN型領域102に接していない時よりも若干大きなリーク電流が流れてしまう。一方で、空乏層が絶縁膜104又は、素子分離用絶縁膜103に接しないようにするためには、P型のチャネルストップ層105をN型領域102の表面を覆うように配置することでも可能であるが、この方法だとN型領域102の表面付近における感度が低下してしまう。また、同様にP型のチャネルストップ層105とN型領域102とが受光面内方に重なれば重なるほど、N型領域102の感度は低下する。そこで、チャネルストップ層105とN型領域102とが受光面内方に重なって形成された領域の界面方向に沿った重なり幅Aは、界面方向に沿って薄い程よく、さらにアライメントのズレなどが生じても、互いに離れてしまい領域Xを形成しないことが望まれる。したがって、重なり幅Aとしては、素子分離用絶縁膜103とチャネルストップ層105の間のアライメントズレ、あるいは加工寸法の変動が生じた場合でもチャネルストップ層105とN型領域102とが必ず接するような値が求められる。また、その重なり幅Aの値は望ましくは、リーク電流の抑制とアライメント誤差と開口率とのバランスを考慮し0.05μm~0.3μmとすることが良い。また、本実施形態では、チャネルストップ層105とN型領域102との重なり幅Aの導電型はチャネルストップ層105と同一の導電型で表示されているが、例えば、N型領域102の濃度がチャネルストップ層105に比べて濃度が充分に濃ければ、重なり幅Aの導電型はN型領域102と同一の導電型となる。その場合は、チャネルストップ層105の端部はN型領域102の端部と一致することになる。また、以後本明細書で述べる界面方向とはN型領域102と絶縁膜104との界面を含む平面のことである。実施形態2図3は、本発明の実施形態2の光電変換装置における1画素の構成を示す模式図である。図3のbは本実施形態の光電変換装置の平面構造を示しており、図3のaは図3のbのR-R’における断面構造を示している。より効果的にリーク電流を低減するために、図1の構成の中にP型のチャネルストップ層105と同じ導電型で、且つ、絶縁膜104とN型領域102との界面からの深さがチャネルストップ層105よりも浅くなるようにP層106をN型領域102の表面全域にイオン注入により形成した光電変換装置である。この方法によりN型領域102はP型導電型の半導体で完全に囲まれたことになる。また、図3は1画素のみを示しているが、実際の光電変換装置は、このような構造の画素が1次元又は2次元状に多数隣接して配置されている。このフォトダイオード構造は、P層106を、実施形態1のフォトダイオードを形成する中で、N型領域102がP型基板101の表面付近に素子分離用絶縁膜103に対して自己整合的にイオン注入によって形成された後に、同じく素子分離用絶縁膜103に対して自己整合的にイオン注入することで形成できる。本実施形態では、実施形態1における効果に加えて、さらにP層106を形成したことで、P型基板101とN型領域102とで形成されたフォトダイオードの空乏層が絶縁膜104に接することが無くなり、リーク電流が発生しなくなった。また、本実施形態は、実施形態1と同様に、チャネルストップ層105とN型領域102とが重なり幅Aで重なる領域を有する構造である。このことに関して図4を用いてさらに詳しく説明する。図4は、図3の光電変換装置における重なり幅Aを有しない光電変換装置の模式図である。図4のaはチャネルストップ層105が素子分離用絶縁膜103の直下に形成された構造を示しており、図4のbは図4のaの素子分離用絶縁膜103を形成する際にアライメントのズレが生じた構造を示している。図4のaのようにチャネルストップ層105の端部とN型領域102の端部とが一致している状態が、最もN型領域102における感度を低下させず理想的であるが、このような構造を再現性良く形成することはきわめて難しい。実際には図4のbに示すように、チャネルストップ層105と素子分離用絶縁膜103を形成するときに、アライメントのズレが生じるなどのプロセス的な要因で、図4のbの領域Xが形成される。その結果、リーク電流が流れてしまうこととなる。一方、P型のチャネルストップ層105とN型領域102との重なり幅Aが大きければ大きいほど、フォトダイオードの感度は低下するので、重なり幅Aは界面方向に沿って薄い程よい。したがって、重なり幅Aは、素子分離用絶縁膜103とチャネルストップ層105を形成する際のアライメントのズレ、あるいは加工寸法の変動が生じた場合でもN型領域102とチャネルストップ層105とが必ず接するような値が求められる。また、その重なり幅Aの値は望ましくは、リーク電流の抑制とアライメント誤差と開口率とのバランスを考慮し0.05μm~0.3μmとすることが良い。また、本実施形態では、N型領域102とチャネルストップ層105との重なり幅Aの導電型はチャネルストップ層105と同一の導電型で表示されているが、例えば、N型領域102の濃度がチャネルストップ層105に比べて濃度が充分に濃ければ、重なり幅Aの導電型はN型領域102と同一の導電型となる。その場合は、チャネルストップ層105の端部はN型領域102の端部と一致することになる。実施形態3図5は、本発明の実施形態3による光電変換装置を示す模式図であり、詳しくはフォトダイオードとソースドレイン領域を有するMOSトランジスタとを備えた画素が共通の半導体基体上に複数配列された光電変換装置における単位画素領域の一部を示している。図5のbは単位画素領域の一部の平面構造を示しており、図5のaは図5のbのB-B’間における断面構造を示している。一方、図5のc、d、eは図5のbのT-T’の断面における領域Yの断面構造を示している。本実施形態は、光電変換装置において、リーク電流や、開口率の問題から、フォトダイオードとMOSトランジスタとの間の素子分離用絶縁膜にはLOCOSを用いない分離方法で形成し、画素内における複数のMOSトランジスタ間の素子分離用絶縁膜にはLOCOS酸化膜401を形成するものである。本実施形態は、第1導電型の半導体からなる領域を有するフォトダイオードとしてN型半導体からなるN型領域102と、フォトダイオードと隣接するMOSトランジスタとを素子分離するためにメサ型にパターニングされた素子分離用絶縁膜103とP型のチャネルストップ層105と、N型領域102の表面付近にチャネルストップ層105よりも浅く形成されたP層106と、N型領域102の表面に素子分離用絶縁膜103より薄い絶縁膜104と、第1導電型の半導体からなるソースドレイン領域を有するMOSトランジスタとして転送MOSトランジスタ302と増幅MOSトランジスタ303と、複数のMOSトランジスタ間に設けられた第2導電型の半導体からなる第2のチャネルストップ層としてチャネルストップ層402と、第2チャネルストップ層の上に設けられ素子分離用絶縁膜103よりも深い底面を有する第2の素子分離用絶縁膜としてLOCOS酸化膜401と、増幅MOSトランジスタで増幅された信号電荷を出力する信号線307で構成されている。また、本実施形態では、複数のMOSトランジスタとして転送MOSトランジスタ及び増幅MOSトランジスタを用いたが、リセットMOSトランジスタなどのように、ソースドレイン領域を有するMOSトランジスタを有するものであってもよい。N型領域102で光電変換された信号電荷はゲート線304への転送信号の印加によって転送MOSトランジスタ302のドレイン領域309に転送され、増幅MOSトランジスタ303のゲート部305の電位を変化させる。増幅MOSトランジスタ303のドレイン領域306は動作するのに適当な電圧が供給されており、ゲート部305の電圧に応じた出力がソース領域310に接続された信号線307に出力される構成となっている。本実施形態では、素子分離用絶縁膜103とチャネルストップ層105との界面と、N型領域102表面のP層106と絶縁膜14との界面は同一レベルの平面にある。さらに、本実施形態では、転送MOSトランジスタ302と増幅MOSトランジスタ303との間の素子分離構造にLOCOS酸化膜401とチャネルストップ層402とを配置した事を特徴としており、すなわちチャネルストップ層402と増幅MOSトランジスタ303のソース領域306とドレイン領域310の間のチャネル領域とは離れた構造となる。その結果、増幅MOSトランジスタ303のチャネル領域のチャネル幅は最大にできることから、駆動能力も最大となる。しかしながら、単位画素領域内においてLOCOS酸化膜401と素子分離用絶縁膜103とを併用すると図5のbにおける領域Yで問題が生じる。領域Yとは素子分離用絶縁膜103とLOCOS酸化膜401とのつなぎ目の領域である。図5のcのように、領域Yにおいてアライメントのズレが完全にない場合でも微妙な凹部分にゲート線304を形成する配線用のポリシリコンが残り易くなり配線の短絡を生じる可能性がある。また、図5のdのように、領域Yにおいてアライメントのズレにより素子分離用絶縁膜103とLOCOS酸化膜401とが離れて形成された場合、その隙間にゲート線304を走らせてしまうと余計なMOSトランジスタを形成し誤作動を誘発する可能性や、面積的に無駄が多い構成となる。また、図5eのように、領域YにおいてLOCOS酸化膜401と素子分離用絶縁膜103とが重なり合って形成された場合、ゲート線304のような配線を走らせる時に凹凸が大きくなるため、細かい配線の形成が困難となる。よって、単位画素領域内において素子分離用絶縁膜103とLOCOS酸化膜401とを併用することは好ましくない。また、本実施形態では、N型領域102で光電変換されている間ゲート線304に負電圧を印加することで、ゲート線304の下のP型基盤を比較的濃いP型にすることで空乏層が絶縁膜104と接しないことから、リーク電流は発生しない。また、増幅MOSトランジスタ303でリーク電流を考慮に入れなくて良いのは、増幅MOSトランジスタのゲート部305に電圧がかかる瞬間は一瞬受光領域で電荷をためる事に比べてであるため、リーク電流の影響が少ないからである。実施形態4図6は、本発明の実施形態4による光電変換装置を示す図であり、詳しくはフォトダイオードとソースドレイン領域を有するMOSトランジスタとを備えた画素が共通の半導体基体上に複数配列された光電変換装置における単位画素領域の一部を示している。図6のbは単位画素領域の一部の平面構造を示しており、図6のaは図6のbのD-D’間における断面構造を示しており、また、図6のcは図6のbのE-E’間における断面構造を示している。図5との相違点は、実施形態3の問題に備えて、複数MOSトランジスタ間の素子分離構造に、すなわち転送MOSトランジスタ302と増幅MOSトランジスタ303との素子分離構造に素子分離用絶縁膜103と第2導電型の半導体からなるチャネルストップ層としてP型のチャネルストップ層308とを配置したことである。図6のcは、N型領域102と増幅MOSトランジスタ303のソース領域310とを素子分離するために素子分離用絶縁膜103とチャネルストップ層308と配置した構成を示している。N型領域102表面のP層106と絶縁膜104との界面と、素子分離用絶縁膜103とチャネルストップ層308との界面が同一レベルの平面上になるように形成している。従来はフォトダイオードと隣接するMOSトランジスタとの間の素子分離用絶縁膜にはLOCOS酸化膜が用いられてきたが、本実施形態の構成にすることでリーク電流が低減されるとともに、フォトダイオードの開口率を向上できる。また、図6においては、チャネルストップ層105と同じ導電型の薄いP層106をN型領域102表面に形成した構造を示しているが、P層106は無くてもよい。また、N型領域102と増幅MOSトランジスタ303との間の電気的な耐圧は、N型領域102と増幅MOSトランジスタ303との距離により決まる。N型領域102及びドレイン領域309、ソース領域310は共に素子分離用絶縁膜103に対して自己整合的に形成することができるため、仮にチャネルストップ層105及び308と素子分離用絶縁膜103間にアライメントのズレが生じても素子間の距離は変化しないため安定した素子分離耐圧が得られ、精度の良い微細な加工が可能となる。一方、図6のaでは転送MOSトランジスタ302と増幅MOSトランジスタ303とを素子分離するために素子分離用絶縁膜103とチャネルストップ層308とを配置した構造を示している。本実施形態では、チャネルストップ層105とN型領域102との重なり幅よりもチャネルストップ層308とソースドレイン領域を有するMOSトランジスタとソース領域との、或いはドレイン領域との、或いはソース領域とドメイン領域との間のチャネル領域との重なり幅は小さくても良い。さらには、重なり幅がなく離れて形成されていても良い。それは、図6のaにおいて、転送MOSトランジスタ302と増幅MOSトランジスタ303とを素子分離する際に、チャネルストップ層308の端部が素子分離用絶縁膜103の端部よりも界面方向に沿って外側に形成されていると、増幅MOSトランジスタ303のゲート部305に電圧が印加された際に反転するチャネル領域が狭くなる。すなわちチャネル幅が狭くなることで増幅MOSトランジスタ303の駆動能力が低減することとなる。また、チャネルストップ層308の端部が界面方向に沿って素子分離用絶縁膜103よりも内側に形成されていると、チャネルストップ層308と増幅MOSトランジスタ303のソース領域との、或いはドレイン領域との、或いは前記ソース領域と前記ドメイン領域との間のチャネル領域との重なり幅はなく、離れた構成となる。結果、増幅MOSトランジスタ303のチャネル幅は最大となるので駆動能力も最大となる。よって、増幅MOSトランジスタ303の駆動能力を低減しないためにはチャネルストップ層308と増幅MOSトランジスタ303との重なり幅は小さい、もしくは離れた構成が望ましい。また、本実施形態では、N型領域102で光電変換されている間ゲート線304に負電圧を印加することで、ゲート線304の下のP型基盤を比較的濃いP型にすることで空乏層が絶縁膜104と接しないことから、リーク電流は発生しない。また、増幅MOSトランジスタ303でリーク電流を考慮に入れなくて良いのは、増幅MOSトランジスタのゲート部305に電圧がかかる瞬間は一瞬受光領域で電荷をためる事に比べてであるため、リーク電流の影響が少ないからである。実施形態5図7は、本発明の実施形態5による光電変換装置を示す図である。本図はフォトダイオードを備えた画素が複数配列された撮像領域と、前記画素を駆動するための駆動回路と前記画素からの信号を読み出すための読み出し回路とが形成された周辺回路領域と、が共通の半導体基体上に設けられた光電変換装置を概念的に示したものである.図7のbは本実施形態の光電変換装置の平面構造を示しており、図7のaは図7bのC-C’における断面構造の中で配置されている素子分離用絶縁膜を示している。本実施形態の光電変換装置のセンサチップ基板501は、フォトダイオードを有する画素が複数配列された撮像領域502と、センサを駆動するための周辺回路の領域503~506とから構成されている。さらに詳しく述べると、503はセンサを順次駆動する垂直シフトレジスタ、504は水平シフトレジスタ、505は、必要に応じて設けられるタイミングジェネレータ、506は、必要に応じて設けられるA/D変換器である。実際に駆動する際にはその他にアンプ等も必要であるが本概念図では特に図示していない。また、本実施例は光電変換装置のセンサチップの一例を示したもので、センサチップ内の構成はこの限りでない。本実施例では図7のaに示したように、撮像領域502ではすべて素子分離用絶縁膜103を用いて素子分離し、それ以外の周辺領域は、LOCOS酸化膜401により素子分離することを特徴としている。それは、撮像領域502は、フォトダイオードに流れ込むリーク電流および開口率を考慮して、フォトダイオードと隣接する素子間の間の素子分離には、ストレスによる欠陥領域やバーズビークを形成しない素子分離用絶縁膜103を配置するが望ましい。さらには、実施形態3のように単位画素領域内においてLOCOS酸化膜401と素子分離用絶縁膜103とを併用する時の問題から、撮像領域内において素子間を素子分離するにはすべて素子分離用絶縁膜103を形成することが望ましい。一方、LOCOS酸化膜401は、各素子を自己整合的に形成できるので、微細化に関して素子分離用絶縁膜103よりも優れているため、リーク電流の影響も少なく、開口率の問題も無い周辺回路領域503~506ではLOCOS酸化膜401を素子間の間に形成することが望ましい。このことにより周辺回路の分離性能、集積性が向上する一方、画素のリーク電流が低減されたS/Nの高い光電変換装置が実現できた。また一方で、撮像領域502、周辺回路領域503~506をすべて素子分離用絶縁膜103で各素子間を分離すれば、LOCOS酸化膜401と両方を併用する時に比べて工程が少なくなるので、コスト面ではメリットがある。図8は、本発明に用いられる光電変換装置の回路構成図である。図8では、単位画素はフォトダイオード31と、転送MOSトランジスタ32と、増幅MOSトランジスタ33と、増幅MOSトランジスタ33のゲート電極をリセットするリセットMOSトランジスタ34と、フォトダイオードを選択する選択MOSトランジスタ35と、で構成されている。図8では、タイミングジェネレータ505やA/D変換器506は省略されている。図8では、単位画素が3×4個配列された回路を示しているが、本発明はその画素数、及び単位画素の回路構成はこれに限定されず、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。図9は、本発明の撮像装置として、前述した各実施形態の光電変換装置を用いた撮像装置のシステムの構成図である。撮像装置は、レンズのプロテクトとメインスイッチを兼ねるバリア1、被写体の光学像を固体撮像素子4に結像させるレンズ2、レンズ2を通った光量を可変するための絞り3、レンズ2で結像された被写体を画像信号として取り込むための固体撮像素子4上記の各実施形態で説明した光電変換装置に相当する、固体撮像素子4から出力される画像信号に各種の補正、クランプ等の処理を行う撮像信号処理回路5、固体撮像素子4より出力される画像信号のアナログ-ディジタル変換を行うA/D変換器6、A/D変換器6より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部7、固体撮像素子4及び撮像信号処理回路5及びA/D変換器6及び信号処理部7に各種タイミング信号を出力するタイミング発生部8で構成される。なお、5~8の各回路は固体撮像素子4と同一チップ上に形成しても良い。また、各種演算とスチルビデオカメラ全体を制御する全体制御演算部9、画像データを一時的に記憶するためのメモリ部10、記録媒体に記録又は読み出しを行うための記録媒体制御インターフェース部11、画像データの記録又は読み出しを行うための半導体メモリ等の着脱可能な記録媒体12、外部コンピュータ等と通信するための外部インターフェースI/F部13で固体撮像システムは構成される。次に、図9の動作について説明する。バリア1がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、さらに、A/D変換器6などの撮像系回路の電源がオンされる。それから、露光量を制御するために、全体制御演算部9は絞り3を開放にし、固体撮像素子4から出力された信号は、撮像信号処理回路5をスルーしてA/D変換器6へ出力される。A/D変換器6は、その信号をA/D変換して、信号処理部7に出力する。信号処理部7は、そのデータを基に露出の演算を全体制御演算部9で行う。この測光を行った結果により明るさを判断し、その結果に応じて全体制御演算部9は絞りを制御する。次に、固体撮像素子4から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御演算部9で行う。その後、レンズ2を駆動して合焦か否かを判断し、合焦していないと判断したときは、再びレンズ2を駆動し測距を行う。そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像素子4から出力された画像信号は、撮像信号処理回路5において補正等がされ、さらにA/D変換器6でA/D変換され、信号処理部7を通り全体制御演算9によりメモリ部10に蓄積される。その後、メモリ部10に蓄積されたデータは、全体制御演算部9の制御により記録媒体制御I/F部を通り半導体メモリ等の着脱可能な記録媒体12に記録される。また外部I/F部13を通り直接コンピュータ等に入力して画像の加工を行ってもよい。次に、本発明に用いられるメサ型の素子分離領域の形成方法の一例について説明する。図10は、メサ型にパターニングされた素子分離用絶縁膜103と、重なり幅Aを有してチャネルストップ層105とN型領域102とが接する構造の形成方法を説明するための模式的断面図である。シリコンからなるP型基板101上に熱酸化膜602を形成した後、既存のフォトリソグラフィー技術によりレジストパターン603を形成し、そこに選択的にチャネルストップ層105を、イオン注入技術により形成する図10のa。上記レジストパターン603を剥離した後、減圧CVD法によりCVD酸化膜605を堆積させる。これに、またリソグラフィー技術によって新たにレジストパターン606を形成する。このリソグラフィー工程は、先程のチャネルストップ層105を形成するためのリソグラフィー工程とは異なる工程であり、これら2層間の整合精度には有限のアライメントのズレZが存在する図10のb。次に、選択的にCVD酸化膜605を反応性イオンエッチング装置を用いて異方性エッチングを行い、CVD酸化膜からなる素子分離用絶縁膜103を形成する。この際、異方性エッチングといえども、残した素子分離用絶縁膜103の側壁に、適度なテーパー角が付くように条件を定めれば、後の膜形成およびエッチング工程での素子分離用絶縁膜103側壁におけるエッチング残渣等を回避できる。また、このエッチングの際に、素子分離用絶縁膜103を残さない領域の熱酸化膜602は完全にエッチングされる。この後、レジストパターン606を剥離する図10のc。さらに、素子領域に閾値コントロールのためのイオン注入を行うために、熱酸化により犠牲酸化膜608を形成してから、イオン注入を行う。この工程は同時に素子分離用絶縁膜103のデンシファイ工程を兼ねている。デンシファイ工程とは、CVDフィールド酸化膜である素子分離用絶縁膜103を密な膜にするために熱を加えることである図10のd。続いて、犠牲酸化膜608を、HF溶液を用いたウェットエッチング法により剥離する。このとき素子分離用絶縁膜103の寸法は幅、高さともに縮小する。この後、熱酸化により素子分離用絶縁膜103より薄い熱酸化膜である絶縁膜104を形成する図10のe。前記素子分離用絶縁膜103とチャネルストップ層105との間のアライメントのズレZがあっても、素子分離用絶縁膜103の端部が、チャネルストップ層105の端部よりも、界面方向に沿って長さAだけ短く形成されるように、レジストパターン606の位置と寸法が定められている。しかる後、絶縁膜104を介して、P型基板101上の素子領域内に選択的にMOSトランジスタのゲート電極となるゲート線304やドレイン領域309、およびN型領域102を形成する図10のf。上記半導体装置の製造方法によれば、素子分離用絶縁膜103とチャネルストップ層105との間にアライメントのズレZが存在しても、素子分離用絶縁膜103の下に常にチャネルストップ層105が形成されるとともに、N型領域102とチャネルストップ層105とは必ず重なり幅Aを有して接する構造となる。また、上記半導体装置の製造方法によれば、素子分離用絶縁膜103とチャネルストップ層105との界面と、N型領域102と絶縁膜104との界面が、同一レベルの平面上に形成されることとなる。また、ここでいう同一レベルの平面とは、素子分離用絶縁膜103の下界面がLOCOS酸化膜のように極端に下方向に突出しない構造であり、実際にはN型領域102と絶縁膜104との界面は、製造工程におけるエッチング作用により若干、素子分離用絶縁膜103の下界面よりも深く形成されることもあるが、これも同一レベルの平面という範疇に含む。具体的な数値としては、素子分離用絶縁膜103の下界面と絶縁膜104の下界面との深さの差が16.7nm程度であれば同一レベルの平面とする。本数値は現状どの程度N型領域102と絶縁膜104との界面が下がるかを考慮した値である。