"基準クロック信号の1周期内に存在する発振クロック信号のパルス数をカウントするカウンタと、複数の第1の遅延素子を用いて前記発振クロック信号を前記基準クロック信号に対して相対的に遅延させることにより複数相の第1のクロック信号を生成し、前記基準クロック信号のエッジ時点における前記複数相の第1のクロック信号の値を第1のデジタル値として出力する第1の時間デジタル変換器と、前記第1の遅延素子の遅延時間より短い遅延時間の複数の第2の遅延素子を用いて前記発振クロック信号を前記基準クロック信号に対して相対的に遅延させることにより複数相の第2のクロック信号を生成し、前記基準クロック信号のエッジ時点における前記複数相の第2のクロック信号の値を第2のデジタル値として出力する第2の時間デジタル変換器と、前記第2の遅延素子の遅延時間と同じ遅延時間の複数の第3の遅延素子を用いて、前記複数の第1の遅延素子により遅延させられた前記第1のクロック信号を前記基準クロック信号に対して相対的に遅延させることにより複数相の第3のクロック信号を生成し、前記基準クロック信号のエッジ時点における前記複数相の第3のクロック信号の値を第3のデジタル値として出力する第3の時間デジタル変換器と、少なくとも前記第1のデジタル値及び前記第3のデジタル値を基に得られる前記発振クロック信号の周期と目標周期との差分を基に遅延制御信号を出力する遅延制御部と、前記カウンタのカウント数及び前記第1~第3のデジタル値を基に得られる前記基準クロック信号の周期を基に、前記基準クロック信号の周期の1/mmは2以上の整数の周期の前記発振クロック信号を生成する発振器とを有し、前記第1の時間デジタル変換器内の前記複数の第1の遅延素子は、前記遅延制御部により出力される前記遅延制御信号に応じて遅延時間が変化し、前記第1の時間デジタル変換器は、前記複数相の第1のクロック信号を出力することを特徴とするクロック生成回路。さらに、前記発振器の入力端子に接続される第1のローパスフィルタを有することを特徴とする請求項1記載のクロック生成回路。前記遅延制御部は、少なくとも前記第1のデジタル値及び前記第3のデジタル値を基に得られる前記発振クロック信号の周期と目標周期との差分を出力する減算器を有することを特徴とする請求項1記載のクロック生成回路。前記遅延制御部は、前記減算器及び前記第1の時間デジタル変換器の間に接続される第2のローパスフィルタを有することを特徴とする請求項3記載のクロック生成回路。前記遅延制御部は、少なくとも前記第1のデジタル値及び前記第3のデジタル値を基に得られる前記発振クロック信号の周期と目標周期との間で上位ビットから順に逐次比較することにより、上位ビットから順に遅延制御信号を決定する逐次比較レジスタエンジンを有することを特徴とする請求項1記載のクロック生成回路。さらに、前記第2のデジタル値及び前記第3のデジタル値の中に前記発振クロック信号のエッジが存在しない状態でロックした場合には、前記発振器に入力される周期にオフセット位相を付与するオフセットロック検出器を有することを特徴とする請求項1記載のクロック生成回路。さらに、前記第2のデジタル値及び前記第3のデジタル値の中に前記発振クロック信号のエッジが存在しない状態でロックした場合には、前記発振器が出力する発振クロック信号にオフセット位相を付与するオフセットロック検出器を有することを特徴とする請求項1記載のクロック生成回路。さらに、前記遅延制御部により出力される遅延制御信号をデジタルからアナログに変換するデジタルアナログ変換器を有し、前記第1の時間デジタル変換器内の前記複数の第1の遅延素子は、前記アナログの遅延制御信号に応じて遅延時間が変化することを特徴とする請求項1記載のクロック生成回路。前記発振器は、複数相の発振クロック信号を生成し、さらに、前記複数相の発振クロック信号のうちの一の発振クロック信号を分周し、前記カウンタ、前記第1の時間デジタル変換器及び前記第2の時間デジタル変換器に出力する分周器を有することを特徴とする請求項1記載のクロック生成回路。本発明の目的は、複数相のクロック信号を生成することができる高精度及び/又は小型のクロック生成回路を提供することである。クロック生成回路は、基準クロック信号の1周期内に存在する発振クロック信号のパルス数をカウントするカウンタと、複数の第1の遅延素子を用いて前記発振クロック信号を前記基準クロック信号に対して相対的に遅延させることにより複数相の第1のクロック信号を生成し、前記基準クロック信号のエッジ時点における前記複数相の第1のクロック信号の値を第1のデジタル値として出力する第1の時間デジタル変換器と、前記第1の遅延素子の遅延時間より短い遅延時間の複数の第2の遅延素子を用いて前記発振クロック信号を前記基準クロック信号に対して相対的に遅延させることにより複数相の第2のクロック信号を生成し、前記基準クロック信号のエッジ時点における前記複数相の第2のクロック信号の値を第2のデジタル値として出力する第2の時間デジタル変換器と、前記第2の遅延素子の遅延時間と同じ遅延時間の複数の第3の遅延素子を用いて、前記複数の第1の遅延素子により遅延させられた前記第1のクロック信号を前記基準クロック信号に対して相対的に遅延させることにより複数相の第3のクロック信号を生成し、前記基準クロック信号のエッジ時点における前記複数相の第3のクロック信号の値を第3のデジタル値として出力する第3の時間デジタル変換器と、少なくとも前記第1のデジタル値及び前記第3のデジタル値を基に得られる前記発振クロック信号の周期と目標周期との差分を基に遅延制御信号を出力する遅延制御部と、前記カウンタのカウント数及び前記第1~第3のデジタル値を基に得られる前記基準クロック信号の周期を基に、前記基準クロック信号の周期の1/mmは2以上の整数の周期の前記発振クロック信号を生成する発振器とを有し、前記第1の時間デジタル変換器内の前記複数の第1の遅延素子は、前記遅延制御部により出力される前記遅延制御信号に応じて遅延時間が変化し、前記第1の時間デジタル変換器は、前記複数相の第1のクロック信号を出力する。第1の時間デジタル変換器は、複数相の第1のクロック信号を出力することができる。第1~第3の時間デジタル変換器を設けることにより、デジタル処理が可能になるため、高精度及び/又は小型のクロック生成回路を提供することができる。第1の実施形態図3Aはデジタル位相ロックループ回路を用いた多相クロック生成回路の構成例を示す図であり、図5は多相クロック生成回路の動作例を説明するためのタイミングチャートである。カウンタ306は、基準クロック信号CLK1の1周期内に存在する発振クロック信号CLK2のパルス数ECをカウントする。例えば、カウンタ306は、基準クロック信号CLK1の1周期内に存在する発振クロック信号CLK2の立ち上がりエッジ数をカウントすることにより、パルス数ECをカウントする。例えば、図5の場合、パルス数ECは8である。時間デジタル変換器TDC301は、基準クロック信号CLK1及び発振クロック信号CLK2を入力し、複数相のクロック信号φβ1~φβpを生成する。図3Bは図3Aの時間デジタル変換器301の構成例を示す図であり、図4は多相クロック信号φβ1~φβpの例を示すタイミングチャートである。ここでは、pが12の例を示す。複数の遅延素子311~313等の直列接続回路は、発振クロック信号CLK2を順次遅延させる。遅延素子311~313等は、それぞれ、入力信号を遅延させて出力する。クロック信号φβ1は、発振クロック信号CLK2と同じ信号である。クロック信号φβ2は、遅延素子311の出力信号である。クロック信号φβ3は、遅延素子312の出力信号である。クロック信号φβ1~φβ12の各位相差は、遅延素子311~313等の各遅延時間に対応する。遅延素子311~313等の各々は、遅延時間が同じである。このようにして、時間デジタル変換器301は、例えば12相のクロック信号φβ1~φβ12を生成することができる。D型フリップフロップ321~323等は、基準クロック信号CLK1の立ち上がりエッジの時点420で、クロック信号φβ1~φβ12の値をラッチし、2値のデジタル値をQ端子から出力する。例えば、D型フリップフロップ321は、基準クロック信号CLK1の立ち上がりエッジの時点420で、クロック信号φβ1の値をラッチし、1のデジタル値をQ端子から出力する。これにより、例えば、D型フリップフロップ321~323等のQ端子は、図4に示すように、111000000111のデジタル値421を出力する。変化点422は、デジタル値421が0から1に変化する点である。この変化点422は、発振クロック信号CLK2の基準クロック信号CLK1に対する位相差である。図3Aのデコーダ302が変化点422に対応する位相差を検出する。図5において、発振クロック信号CLK2は、例えば0~24の単位遅延量の分解能で表すことができる。0~24の単位遅延量は、24個の遅延素子311~313等に対応し、単位遅延量の1は、1個の遅延素子の遅延時間に相当する。発振クロック信号CLK2の立ち上がりエッジは、量子化誤差により単位遅延量3として検出される。これに対応する位相差PE1は、図4の変化点422の位相差に対応し、発振クロック信号CLK2の基準クロック信号CLK1に対する位相差を表す。このようにして、デコーダ302は、基準クロック信号CLK1の1回目の立ち上がりエッジに対する発振クロック信号CLK2の立ち上がりエッジの位相差PE1を検出し、同様に、基準クロック信号CLK1の2回目の立ち上がりエッジに対する発振クロック信号CLK2の立ち上がりエッジの位相差PE2を検出する。量子化誤差のため、発振クロック信号CLK2は、1回目の立ち上がりエッジが単位遅延量3として検出され、2回目の立ち上がりエッジが単位遅延量16として検出される。したがって、発振クロック信号CLK2の周期Tvは、16-3=13の単位遅延量となる。基準クロック信号CLK1は、タイミングt2の立ち上がりエッジから次のタイミングt2の立ち上がりエッジまでの周期Trefを有する。パルス数ECは、量子化誤差を含み、最大、タイミングt1から次のタイミングt1までの間の発振クロック信号CLK2のパルス数である。次に、基準クロック信号CLK1の周期Trefの検出方法を説明する。周期Trefは、パルス数EC、位相差PF1及びPF2を基に次式1で表される。Tref=EC-PF1PF21ここで、位相差PF1は、発振クロック信号の周期Tv及び位相差異PE1を基に次式2で表される。PF1=Tv-PE12また、位相差PF2は、発振クロック信号の周期Tv及び位相差異PE2を基に次式3で表される。PF2=Tv-PE23周期Tvは、上記のように例えば単位遅延量13である。また、位相差PE1は、例えば単位遅延量3である。位相差PE1を周期Tvの比率に正規化すると、位相差PE1は単位遅延量3/13で表される。同様に、位相差PE2の正規化も行われる。デコーダ302及び加算器303は、正規化後に、上式1により基準クロック信号CLK1の周期Trefを演算する。加算器303は、基準クロック信号CLK1の周期Trefを第1のローパスフィルタ304に出力する。第1のローパスフィルタ304は、基準クロック信号CLK1の周期Trefをデジタルのローパスフィルタリングにより平均化して出力する。発振器305は、第1のローパスフィルタ304が出力する基準クロック信号CLK1の周期Trefを基に、基準クロック信号CLK1の周期Trefの1/mmは2以上の整数の周期の発振クロック信号CLK2を生成し、カウンタ306及び時間デジタル変換器301にフィードバック出力する。このフィードバック回路は、位相ロックループ回路である。発振クロック信号CLK2及び基準クロック信号CLK1の位相差は0に近づき、その位相差は0付近に収束する。すなわち、例えばクロック信号φβ1は、基準クロック信号CLK1の位相に同期した状態でロックする。多相クロック生成回路は、基準クロック信号CLK1の位相に同期した複数相のクロック信号φβ1~φβpを出力することができる。時間デジタル変換器301を用いることにより、その後段のデコーダ302、加算器303及び第1のローパスフィルタ304をデジタル回路で構成することができるので、多相クロック生成回路を小型化し、低消費電力化することができる。図6Aは単位遅延量が比較的小さい場合の発振クロック信号CLK2の分解能を示す図であり、図6Bは単位遅延量が比較的大きい場合の発振クロック信号CLK2の分解能を示す図である。単位遅延量1の大きさは、図3Bの遅延素子311等の遅延時間により決まる。遅延素子311等は、プロセス条件、電圧及び/又は温度に依存して遅延時間が動的に変化する。したがって、図6Aのように単位遅延量1の大きさが比較的小さい場合と、図6Bのように単位遅延量1の大きさが比較的大きい場合とが存在する。図6A及び図6Bは、同じ発振クロック信号CLK2の基準クロック信号CLK1に対する位相差を検出する様子を示す。図6A及び図6Bの両方において、位相差は単位遅延量1として検出される。しかし、図6Bの量子化誤差611は、図6Bの量子化誤差601より大きくなり、性能を劣化させる。分解能を上げた方がよいが、分解能と消費電力、面積はトレードオフの関係にあるため、出力クロック信号φβ1~φβpの相数を任意に設定できない。また、遅延素子311等の遅延時間はプロセス、温度及び/又は電圧に依存するため、位相ロックループ回路でロックされる相数は条件により変わる。図7Aは16相のクロック信号φβ1~φβ16が生成される例を示す図であり、図7Bは18相のクロック信号φβ1~φβ18が生成される例を示す図である。上記のように、出力クロック信号φβ1~φβpの相数は、条件により変わるため、所望の相数が得られないという課題がある。また、精度をBビットとすると、遅延素子311等の段数は2Bになるため、精度を上げると遅延素子311等の段数は急激に増える。この場合、分解能を1ビット増やすと、遅延素子311等の段数が2倍増える。消費電力と面積も共に2倍増える。また、正規化するためには、割り算器が必要になり、面積及び消費電力が増大する。次に、上記の課題を解決するための多相クロック生成回路を説明する。図8Aは2ステージ時間デジタル変換器を用いた多相クロック生成回路の構成例を示す図であり、図8Bはその動作を説明するための図である。時間デジタル変換器は、粗時間デジタル変換器801及び微細時間デジタル変換器803の2ステージを有する。粗時間デジタル変換器801は、図3Bと同様の構成を有し、遅延素子311~313等の遅延時間が比較的長いため、単位遅延量1の大きさが大きい低分解能で発振クロック信号521の周期823が検出される。ステージパルス発生器及び遅延補償器802は、粗時間デジタル変換器801と微細時間デジタル変換器803の間に設けられる。遅延回路804は、発振クロック信号CLK2に対して、ステージ802の遅延時間と同じ時間の遅延を行って微細時間デジタル変換器803に出力し、粗時間デジタル変換器801と微差時間デジタル変換器803との間の位相を補償する。微細時間デジタル変換器803は、図3Bと同様の構成を有し、遅延素子311~313等の遅延時間が比較的短いため、単位遅延量1の大きさが小さい高分解能で発振クロック信号822の位相差が検出される。例えば、発振クロック信号822において、xは発振クロック信号821の単位遅延量2に対応し、yは発振クロック信号821の単位遅延量3に対応する。単位遅延量f0~f1の間の位相は、微細時間デジタル変換器803の遅延素子311~313等の各遅延時間に相当する。発振クロック信号821において、周期823は、例えば、10-3=7の単位遅延量である。したがって、発振クロック信号CLK2の基準クロック信号CLK1に対する位相差は、2/10-3f11/f12×1/10-3で表される。ここで、2は、発振クロック信号821の位相差の単位遅延量である。10-3は、上記の周期823の単位遅延量である。f11は、発振クロック信号822の位相差の単位遅延量である。f12は、発振クロック信号821の単位遅延量1の大きさに対応する発振クロック信号822の単位遅延量の大きさである。粗時間デジタル変換器801の精度をB1ビットとし、微細時間デジタル変換器803の精度をB2ビットとすると、遅延素子の数は、2B12B2になる。例えば、8ビット精度の場合、図3Aの回路では、28=256個の遅延素子が必要になる。これに対し、図8Aの回路では、2424=32個の遅延素子が必要になり、図3Aの回路に比べて遅延素子の数が少なくなる。また、7ビットから8ビットに増やす場合、図3Aの回路では遅延素子が128個から256個に増える。しかし、図8Aの回路では、仮に粗時間デジタル変換器801及び微細時間デジタル変換器803がそれぞれ4ビット及び3ビットになると、遅延素子は168=24個から、微細時間デジタル変換器803を1ビット増やすと、遅延素子は1616=32個になる。図8Aの回路は、遅延素子の数が減るので、面積及び消費電力が減る。しかし、図8Aの回路の課題は2つある。1番目の課題は、ステージ802と遅延回路804の遅延のミスマッチにより線形性が低下することである。2番目の課題は、粗時間デジタル変換器801の正規化された値は粗時間デジタル変換器801の分解能しか持っていないため、正規化された量子化ノイズは高く、微細時間デジタル変換器803の分解能があっても、正規化した後、有効分解能はほとんど粗時間デジタル変換器801の精度で決まってしまうことである。以下、上記の課題を解決するための多相クロック生成回路を説明する。図18は、第1の実施形態による多相クロック生成回路の構成例を示す図である。カウンタ306は、図5に示すように、基準クロック信号CLK1の1周期内に存在する発振クロック信号CLK2のパルス数ECをカウントする。例えば、カウンタ306は、基準クロック信号CLK1の1周期内に存在する発振クロック信号CLK2の立ち上がりエッジ数をカウントすることにより、パルス数ECをカウントする。例えば、図5の場合、パルス数ECは8である。時間デジタル変換器1501は、基準クロック信号CLK1及び発振クロック信号CLK2を入力し、複数相の低分解能クロック信号φc1~φcp及び複数相の高分解能クロック信号φf1~φfp,φg1~φgpを生成する。図9A及び図9Bは時間デジタル変換器1501の構成例を示すブロック図であり、図9Cはその動作例を説明するためのタイムチャートである。時間デジタル変換器1501は、第1の時間デジタル変換器901、第2の時間デジタル変換器902及び第3の時間デジタル変換器903を有する。まず、第1の時間デジタル変換器901について説明する。第1の時間デジタル変換器901は、粗時間デジタル変換器であり、遅延時間が比較的長い第1の遅延素子921~928等を有する。バッファ920は、発振クロック信号CLK2を増幅する。第1の遅延素子921~928等の直列接続回路は、バッファ920の出力端子に接続される。第1の遅延素子921~928等は、発振クロック信号CLK2を順次遅延させる。第1の遅延素子921~928等は、それぞれ、入力信号を遅延させて出力する。クロック信号φc1は、発振クロック信号CLK2と同じ位相の信号である。クロック信号φc2は、遅延素子921の出力信号である。クロック信号φc3は、遅延素子922の出力信号である。クロック信号φc1~φcpの各位相差は、第1の遅延素子921~928等の各遅延時間に対応する。第1の遅延素子921~928等の各々は、遅延時間が同じであり、遅延制御信号914により遅延時間が変わる。このようにして、第1の時間デジタル変換器901は、複数相の低分解能クロック信号φc1~φcpを生成する。D型フリップフロップ931~938等は、図4と同様に、基準クロック信号CLK1の立ち上がりエッジの時点420で、クロック信号φc1~φcpの値をラッチし、2値の第1のデジタル値911をQ端子から出力する。以上のように、第1の時間デジタル変換器901は、複数の第1の遅延素子921~928を用いて発振クロック信号CLK2を基準クロック信号CLK1に対して相対的に遅延させることにより複数相の第1のクロック信号φc1~φcpを生成し、基準クロック信号CLK1のエッジ時点420における複数相の第1のクロック信号φc1~φcpの値を第1のデジタル値911として出力する。第1の時間デジタル変換器901では、遅延素子921~928の遅延時間を制御することにより、図9Cに示すように、発振クロック信号CLK2の単位遅延量965の大きさが可変である。発振クロック信号CLK2の単位遅延量0~1の間の位相は、第1の遅延素子921の遅延時間に相当する。次に、第2の時間デジタル変換器902について説明する。第2の時間デジタル変換器902は、微細時間デジタル変換器であり、第1の遅延素子921~928等より遅延時間が短い第2の遅延素子941~943等を有する。第2の遅延素子941~943等の直列接続回路は、バッファ920の出力端子に接続される。第2の遅延素子941~943等は、発振クロック信号CLK2を順次遅延させる。第2の遅延素子941~943等は、それぞれ、入力信号を遅延させて出力する。クロック信号φf1は、発振クロック信号CLK2と同じ位相の信号である。クロック信号φf2は、遅延素子941の出力信号である。クロック信号φf3は、遅延素子942の出力信号である。クロック信号φf1~φfpの各位相差は、第2の遅延素子941~943等の各遅延時間に対応する。第2の遅延素子941~943等の各々は、遅延時間が同じである。このようにして、第2の時間デジタル変換器902は、複数相の高分解能クロック信号φf1~φfpを生成する。D型フリップフロップ951~953等は、図4と同様に、基準クロック信号CLK1の立ち上がりエッジの時点420で、クロック信号φf1~φfpの値をラッチし、2値の第2のデジタル値912をQ端子から出力する。以上のように、第2の時間デジタル変換器902は、第1の遅延素子921~928等の遅延時間より短い遅延時間の複数の第2の遅延素子941~943等を用いて発振クロック信号CLK2を基準クロック信号CLK1に対して相対的に遅延させることにより複数相の第2のクロック信号φf1~φfpを生成し、基準クロック信号CLK1のエッジ時点420における複数相の第2のクロック信号φf1~φfpの値を第2のデジタル値912として出力する。第2の時間デジタル変換器902は、図9Cに示すように、発振クロック信号CLK2の1回目の立ち上がりエッジ962の位相を検出するための回路である。発振クロック信号CLK2の単位遅延量f0~f1の間の位相は、第2の遅延素子941の遅延時間に相当する。次に、第3の時間デジタル変換器903について説明する。第3の時間デジタル変換器903は、第2の時間デジタル変換器902と同様の微細時間デジタル変換器であり、第2の遅延素子941~943等と同じ遅延時間の第3の遅延素子981~983等を有する。第3の遅延素子981~983等の直列接続回路は、第1の遅延素子927の出力端子第1の遅延素子928の入力端子に接続される。第3の遅延素子981~983等は、第1の遅延素子927が出力する第1のクロック信号φc8を順次遅延させる。第3の遅延素子981~983等は、それぞれ、入力信号を遅延させて出力する。クロック信号φg1は、第1の遅延素子927が出力する第1のクロック信号φc8と同じ信号である。クロック信号φg2は、遅延素子981の出力信号である。クロック信号φg3は、遅延素子982の出力信号である。クロック信号φg1~φgpの各位相差は、第3の遅延素子981~983等の各遅延時間に対応する。第3の遅延素子981~983等の各々は、遅延時間が同じである。このようにして、第3の時間デジタル変換器903は、複数相の高分解能クロック信号φg1~φgpを生成する。D型フリップフロップ991~993等は、図4と同様に、基準クロック信号CLK1の立ち上がりエッジの時点420で、クロック信号φg1~φgpの値をラッチし、2値の第3のデジタル値913をQ端子から出力する。以上のように、第3の時間デジタル変換器903は、第2の遅延素子941~943等の遅延時間と同じ遅延時間の複数の第3の遅延素子981~983等を用いて、複数の第1の遅延素子921~927により遅延させられた第1のクロック信号φc8を遅延させることにより複数相の第3のクロック信号φg1~φgpを生成し、基準クロック信号CLK1のエッジ時点における複数相の第3のクロック信号φg1~φgpの値を第3のデジタル値913として出力する。第3の時間デジタル変換器903は、図9Cに示すように、発振クロック信号CLK2の2回目の立ち上がりエッジ963の位相を検出するための回路である。発振クロック信号CLK2の単位遅延量f0~f1の間の位相は、第3の遅延素子981の遅延時間に相当する。図9Aのキャリブレーション回路904は、図18のデコーダ302、減算器1504、第2のローパスフィルタ1505及び加算器303を有する。キャリブレーション回路904は、第1の時間デジタル変換器901の第1のデジタル値911、第2の時間デジタル変換器902の第2のデジタル値912及び第3の時間デジタル変換器903の第3のデジタル値913を入力し、図4及び図5の方法と同様に、発振クロック信号CLK2の周期964を演算する。周期964は、信号915として、図18の第1のローパスフィルタ304に出力される。具体的には、第1の時間デジタル変換器901は、図9Cに示すように、発振クロック信号CLK2の立ち上がりエッジ962及び963を低分解能で検出するための回路である。例えば、立ち上がりエッジ962は単位遅延量1として検出され、立ち上がりエッジ963は単位遅延量8として検出される。第2の時間デジタル変換器902は、図9Cに示すように、発振クロック信号CLK2の1回目の立ち上がりエッジ962を高分解能で検出するための回路である。例えば、立ち上がりエッジ962は、単位遅延量f5として検出される。第3の時間デジタル変換器903は、図9Cに示すように、発振クロック信号CLK2の2回目の立ち上がりエッジ963を高分解能で検出するための回路である。例えば、立ち上がりエッジ963は、単位遅延量f6として検出される。図18において、デコーダ302及び加算器303は、図5と同様に、正規化後に、上式1により、カウンタ306のカウント数EC及び第1~第3のデジタル値911~913を基に、基準クロック信号CLK1の周期Trefを演算する。加算器303は、基準クロック信号CLK1の周期Trefを第1のローパスフィルタ304に出力する。第1のローパスフィルタ304は、発振器305の入力端子に接続され、基準クロック信号CLK1の周期Trefをデジタルのローパスフィルタリングにより平均化して出力する。発振器305は、第1のローパスフィルタ304が出力する基準クロック信号CLK1の周期Trefを基に、基準クロック信号CLK1の周期Trefの1/mmは2以上の整数の周期の発振クロック信号CLK2を生成し、カウンタ306及び時間デジタル変換器1501にフィードバック出力する。このフィードバック回路は、位相ロックループ回路である。発振クロック信号CLK2及び基準クロック信号CLK1の位相差は0に近づき、その位相差は0付近に収束する。すなわち、例えばクロック信号φc1は、基準クロック信号CLK1の位相に同期した状態でロックする。多相クロック生成回路は、基準クロック信号CLK1の位相に同期した複数相のクロック信号φc1~φcpを出力することができる。時間デジタル変換器1501を用いることにより、その後段のデコーダ302、加算器303、第1のローパスフィルタ304、減算器1504及び第2のローパスフィルタ1505をデジタル回路で構成することができるので、多相クロック生成回路を小型化し、低消費電力化することができる。また、図9Aのキャリブレーション回路904は、第1のデジタル変換器901の第1の遅延素子921~928等に、遅延制御信号914を出力する。第1の遅延素子921~928等は、遅延制御信号914に応じて遅延時間が変化する。図10Aは、図9Bの可変遅延素子921~928等の各々の構成例を示す図である。遅延素子1001は、可変電流源1002に接続され、入力端子INの信号を遅延し、出力端子OUTに出力する。制御端子CON1は、図9Bのアナログの遅延制御信号914を入力し、可変電流源1002に流れる電流を制御する。可変電流源1002の電流が大きければ遅延素子1001の遅延時間が短くなり、可変電流源1002の電流が小さければ遅延素子1001の遅延時間が長くなる。図10Bは、図9Bの可変遅延素子921~928等の各々の他の構成例を示す図である。遅延素子1001は、電流源1011及びスイッチ1012の直列接続回路が複数組み並列に接続され、入力端子INの信号を遅延し、出力端子OUTに出力する。制御端子CON2は、図9Bのデジタルの遅延制御信号914を入力し、複数のスイッチ1012のオン/オフを制御する。複数の電流源1011に流れる合計電流が大きければ遅延素子1001の遅延時間が短くなり、複数の電流源1011に流れる合計電流が小さければ遅延素子1001の遅延時間が長くなる。図10Cは、図9Bの可変遅延素子921~928等の各々の他の構成例を示す図である。遅延素子1001は、可変容量1021に接続され、入力端子INの信号を遅延し、出力端子OUTに出力する。制御端子CON3は、図9Bのアナログの遅延制御信号914を入力し、可変容量1021の容量値を制御する。可変容量1021の容量値が小さければ遅延素子1001の遅延時間が短くなり、可変容量1021の容量値が大きければ遅延素子1001の遅延時間が長くなる。図10Dは、図9Bの可変遅延素子921~928等の各々の他の構成例を示す図である。遅延素子1001は、容量1031及びスイッチ1032の直列接続回路が複数組み並列に接続され、入力端子INの信号を遅延し、出力端子OUTに出力する。制御端子CON4は、図9Bのデジタルの遅延制御信号914を入力し、複数のスイッチ1032のオン/オフを制御する。遅延素子1001に接続される容量値が小さければ遅延素子1001の遅延時間が短くなり、遅延素子1001に接続される容量値が大きければ遅延素子1001の遅延時間が長くなる。図11A及び図11Bは、図9Aのキャリブレーション回路904の遅延時間制御を説明するための図である。図11Aは、上記の位相ロックループ回路がロックする前の状態を示すタイムチャートである。横軸は、第1の時間デジタル変換器901の単位遅延量を示す。領域1101は、単位遅延量0~1の間の領域であり、第2の時間デジタル変換器902の高分解能の単位遅延量を有する領域である。領域1104は、単位遅延量15~16の間の領域であり、第3の時間デジタル変換器903の高分解能の単位遅延量を有する領域である。発振クロック信号CLK2の立ち上がりエッジは、基準クロック信号CLK1の立ち上がりエッジに対して位相差1102を有する。図11Bは、上記の位相ロックループ回路がロックした後かつキャリブレーション前の状態を示すタイムチャートである。位相ロックループ回路により、基準クロック信号CLK1に対する発振クロック信号CLK2の位相差が小さくなっていく。位相ロックループ回路がロックすると、基準クロック信号CLK1に対する発振クロック信号CLK2の位相差1103は、略0になる。本実施形態では、16相の第1のクロック信号φc1~φc16を生成する例を説明する。この場合、第2の時間デジタル変換器902は単位遅延量が0~1の間の領域1101で動作し、第3の時間デジタル変換器903は単位遅延量が15~16の間の領域1104で動作する。発振クロック信号CLK2は、1回目の立ち上がりエッジが領域1101に位置し、2回目の立ち上がりエッジが領域1104に位置すれば、発振クロック信号CLK2を遅延素子により16分割することにより、16相の第1のクロック信号φc1~φc16を生成することができる。しかし、図11Bの場合、キャリブレーション前であるため、発振クロック信号CLK2の2回目の立ち上がりエッジは、単位遅延量の13~14の間に位置する。この状態では、14相の第1のクロック信号φc1~φc14が生成されてしまい、所望の16相を得ることができない。上記のように、第1の遅延素子921~928等の遅延時間は、プロセス、温度及び/又は電圧により動的に変動する。したがって、第1のクロック信号φc1~φcpの相数も動的に変化し得る。そこで、図9Aのキャリブレーション回路904の遅延時間制御により、安定した16相の第1のクロック制御信号φc1~φc16を生成することができる。ここで、位相ロックループ回路がロックした状態では、発振クロック信号CLK2の2回目の立ち上がりエッジの位相情報が発振クロック信号CLK2の周期情報になる。図18のデコーダ302は、発振クロック信号CLK2の2回目の立ち上がりエッジの位相情報を発振クロック信号CLK2の周期情報として、減算器1504に出力する。例えば、図11Bの場合、発振クロック信号CLK2の周期は、単位遅延量14である。減算器1504は、デコーダ302により検出された周期例えば14と目標周期目標相数RD例えば16との差分を第2のローパスフィルタ1505に出力する。減算器1504は、少なくとも第1のデジタル値911及び第3のデジタル値913を基に得られる発振クロック信号CLK2の周期と目標周期RDとの差分を出力する。第2のローパスフィルタ1505は、減算器1504及び第1の時間デジタル変換器901の間に接続され、減算器1504の出力信号をデジタルローパスフィルタリングすることにより、減算器1504の出力信号を平均化した信号を遅延制御信号914として、第1の時間デジタル変換器901内の第1の遅延素子921~928等に出力する。減算器1504及び第2のローパスフィルタ1505は、遅延制御部を構成する。例えば、図11Bでは、発振クロック信号CLK2は、周期が14であり、目標周期RD例えば16より短いので、第1の遅延素子921~928等の遅延時間を短くする。領域1101及び1104の長さは、第1の遅延素子921~928等の遅延時間に対応する。その結果、図12に示すように、16相の第1のクロック信号φc1~φc16を生成可能な状態にキャリブレーションされる。図12及び図13は、キャリブレーション回路904のキャリブレーション後の状態を示すタイムチャートである。発振クロック信号CLK2は、1回目の立ち上がりエッジが領域1101内に位置し、2回目の立ち上がりエッジが領域1104内に位置する。これにより、発振クロック信号CLK2は、16分割可能になり、16相の第1のクロック信号φc1~φc16が生成される。このキャリブレーションのフィードバックループ処理により、発振クロック信号CLK2は、1回目の立ち上がりエッジが領域1101内に位置し、2回目の立ち上がりエッジが領域1104内に位置するようにロックされる。その結果、第1のクロック信号φc1~φcpの相数は16にロックされる。図13に示すように、発振クロック信号CLK2の1回目の立ち上がりエッジは、領域1101内の位置するようにロックされるので、第2の時間デジタル変換器902は、発振クロック信号CLK2の1回目の立ち上がりエッジの位相を検出可能になる。同様に、発振クロック信号CLK2の2回目の立ち上がりエッジは、領域1104内の位置するようにロックされるので、第3の時間デジタル変換器903は、発振クロック信号CLK2の2回目の立ち上がりエッジの位相を検出可能になる。上記のように、本実施形態は、図8Aのステージ802が不要になり、領域1101及び1104に対応する2個の微細時間デジタル変換器902及び903を設けるだけでよく、1周期の全領域の微細時間デジタル変換器を設ける必要がない。図14Aは、微細時間デジタル変換器902及び903を粗時間デジタル変換器901に正規化するための回路の構成例を示す図である。図5を参照しながら、微細デジタル変換器803と粗時間デジタル変換器801を用いた位相差の演算方法を上記で説明した。本実施形態は、それと同様に、微細デジタル変換器902,903と粗時間デジタル変換器901を用いて位相差を演算する。以下、微細時間デジタル変換器902及び903を粗時間デジタル変換器901に正規化する方法を説明する。1個の第1の遅延素子1401は、図9Bの第1の遅延素子921~928等の中のいずれか1個の遅延素子である。複数の第2の遅延素子1402は、図9Bの第2の遅延素子941~943等に対応する。第1の遅延素子1401は、例えば基準クロック信号CLK1を遅延して出力する。複数の第2の遅延素子1402の直列接続回路は、例えば基準クロック信号CLK1を遅延して出力する。フリップフロップバンク1403は、複数のフリップフロップを有し、第1の遅延素子1401の出力信号の例えば立ち上がりエッジに同期し、複数の第2の遅延素子1402の出力信号をラッチし、デコーダ1404に出力する。デコーダ1404は、第1の遅延素子1401の遅延時間が第2の遅延素子1401の何個分の遅延時間であるかを検出することができる。すなわち、第1の時間デジタル変換器901の単位遅延量の1の大きさは、第2の時間デジタル変換器902の単位遅延量の何個分なのかを検出することができる。これにより、デコーダ302は、図8Bと同様に、正規化を行い、発振クロック信号CLK2の1回目の立ち上がりエッジ及び2回目の立ち上がりエッジの位相を検出することができる。上記では、第2のデジタル変換器902の場合を例に説明したが、第3の時間デジタル変換器903についても同様である。図14Bは、微細時間デジタル変換器902及び903を粗時間デジタル変換器901に正規化するための回路の他の構成例を示す図である。図14Bの回路は、図14Aの回路に対して、ローパスフィルタ1411を追加したものである。以下、図14Bの回路が図14Aの回路と異なる点を説明する。第2の遅延素子1412は、第2の遅延素子1402の代わりに設けられる可変遅延素子である。デコーダ1404は、第1の遅延素子1401の遅延時間が第2の遅延素子1412の何個分の遅延時間であるかを検出し、その個数と目標個数との差分をローパスフィルタ1411に出力する。ローパスフィルタ1411は、デコーダ1404の出力をローパスフィルタリングすることにより平均化し、遅延制御信号を複数の第2の遅延素子1412に出力する。複数の第2の遅延素子1412は、遅延制御信号により遅延時間が変化する。このフィードバック制御により、デコーダ1404が出力する差分が0になる状態に収束する。これにより、図18のデコーダ302は、目標個数を用いた正規化を行い、発振クロック信号CLK2の1回目の立ち上がりエッジ及び2回目の立ち上がりエッジの位相を検出することができる。以上のように、図18の多相クロック生成回路は、図8Aのステージ802を通さないで、粗時間デジタル変換器901を微細時間デジタル変換器902,903に直接接続する。この接続により、ステージ802による遅延のミスマッチがなくなり、特性の線形性が向上する。図18の回路において、粗時間デジタル変換器901の精度をB1ビットとし、微細時間デジタル変換器902及び903の精度をB2ビットとすると、遅延素子の数は、2B12B21になる。例えば、8ビット精度の場合、図3Aの回路では、28=256個の遅延素子が必要になる。これに対し、図18の回路では、24241=48個の遅延素子が必要になり、図3Aの回路に比べて遅延素子の数が少なくなる。また、時間デジタル変換器1501を用いることにより、その後段のデコーダ302、加算器303、第1のローパスフィルタ304、減算器1504及び第2のローパスフィルタ1505をデジタル回路で構成することができるので、多相クロック生成回路を小型化し、低消費電力化することができる。また、図14A及び図14Bに示すように、正規化処理が簡単になるため、正規化する時の必要なビット数が少なくなり、多相クロック生成回路は、回路規模の面積及び消費電力が低減する。第2の実施形態図15Aは、第2の実施形態による多相クロック生成回路の構成例を示す図である。図15Aの回路は、図18の回路に対して、オフセットロック検出器1503及び加算器1502を追加したものである。以下、本実施形態が第1の実施形態と異なる点を説明する。オフセットロック検出器1503は、デコーダ302の出力信号を基にオフセットロックを検出した場合には、オフセット位相を加算器1502に出力する。加算器1502は、デコーダ302の出力信号に対してオフセット位相を加算して加算器303に出力する。以下、その動作の詳細を説明する。図15Bは、オフセットロックを説明するための図である。時間デジタル変換器1501自身がオフセット位相を有する場合、位相ロックループ回路は、周波数クロック信号CLK2がオフセット位相を有する状態でロックされる。例えば、発振クロック信号CLK2は、1回目の立ち上がりエッジが単位遅延量の1及び2の間の領域に位置し、2回目の立ち上がりエッジが単位遅延量の16及び17の間の領域に位置する状態でロックされる。この状態では、第2の時間デジタル変換器902及び第3の時間デジタル変換器903は、発振クロック信号CLK2の立ち上がりエッジを検出することができない。このオフセット位相を除去するために、キャリブレーションが必要になる。オフセットロック検出器1503は、位相ロックループ回路がロックした状態で、発振クロック信号CLK2の1回目の立ち上がりエッジが領域1101内に位置せず、発振クロック信号CLK2の2回目の立ち上がりエッジが領域1104内に位置しないときには、オフセット位相が存在すると判断し、オフセット位相を加算器1502に出力する。加算器1502は、デコーダ302の出力信号に対してオフセット位相を加算して加算器303に出力する。すなわち、オフセットロック検出器1503及び加算器1502は、第2のデジタル値912及び第3のデジタル値913の中に発振クロック信号CLK2のエッジが存在しない状態でロックした場合には、発振器305に入力される周期にオフセット位相を付与する。このキャリブレーションにより、オフセット位相が除去され、発振クロック信号CLK2は、1回目の立ち上がりエッジが領域1101内に位置し、2回目の立ち上がりエッジが領域1104内に位置する状態に修正される。このオフセット位相の除去により、正常な動作が可能になる。第3の実施形態図17Aは、第3の実施形態による多相クロック生成回路の構成例を示す図である。図17Aの回路は、図15Aの回路に対して、加算器1502の代わりに可変遅延回路1701を設けたものである。以下、本実施形態が第2の実施形態と異なる点を説明する。オフセットロック検出器1503は、オフセットロックを検出すると、オフセット位相に対応する遅延制御信号を可変遅延回路1701に出力する。可変遅延回路1701は、遅延制御信号に応じた遅延時間で、発振器305が出力する発振クロック信号CLK2を遅延してカウンタ306及び時間デジタル変換器1501に出力する。以下、その動作の詳細を説明する。図16A及び図16Bは、位相ロックループ回路のロック状態の収束例を示す図である。位相ロックループ回路は、発振クロック信号CLK2の位相差が0付近で振動しながら収束する。その結果、発振クロック信号CLK2の1回目の立ち上がりエッジは、図16Aのように、単位遅延量0のプラス側にずれる場合と、図16Bのように、単位遅延量0のマイナス側にずれる場合とが存在する。図16Aの状態であれば、発振クロック信号CLK2は、1回目の立ち上がりエッジが領域1101内に位置し、2回目の立ち上がりエッジが領域1104内に位置するので、正常な動作が行われる。これに対し、図16Bの状態では、発振クロック信号CLK2は、1回目の立ち上がりエッジが領域1101内に位置せず、2回目の立ち上がりエッジが領域1104内に位置しないので、微細時間デジタル変換器902及び903は発振クロック信号CLK2の立ち上がりエッジを検出することができない。カウンタ306を使用する場合、図16Bのように位相差がマイナスになると、発振クロック信号CLK2の1回目の立ち上がりエッジは、単位遅延量14及び15の間で検出されてしまう。この課題を解決するため、図15Aの回路によりオフセット位相を加算することもできる。これに対し、図17Aの回路では、可変遅延回路1701を設けることにより、図17Bに示すように、横軸の単位遅延量を右にシフトし、単位遅延量を-1から開始させることができる。オフセットロック検出器1503は、位相ロックループ回路がロックした状態で、発振クロック信号CLK2の1回目の立ち上がりエッジが領域1101内に位置せず、発振クロック信号CLK2の2回目の立ち上がりエッジが領域1104内に位置しないときには、オフセット位相が存在すると判断し、オフセット位相に対応する遅延制御信号を可変遅延回路1701に出力する。可変遅延回路1701は、遅延制御信号に応じた遅延時間で、発振器305が出力する発振クロック信号CLK2を遅延してカウンタ306及び時間デジタル変換器1501に出力する。すなわち、オフセットロック検出器1503及び可変遅延回路1701は、第2のデジタル値912及び第3のデジタル値913の中に発振クロック信号CLK2のエッジが存在しない状態でロックした場合には、発振器305が出力する発振クロック信号CLK2にオフセット位相を付与する。これにより、図17Bに示すように、発振クロック信号CLK2は、1回目の立ち上がりエッジが領域1101内に位置し、2回目の立ち上がりエッジが領域1104内に位置するように修正されるので、正常動作が可能になる。第4の実施形態図19は、第4の実施形態による多相クロック生成回路の構成例を示す図である。図19の回路は、図18の回路に対して、デジタルアナログ変換器1901及びアナログローパスフィルタ1902を追加したものである。以下、本実施形態が第1の実施形態と異なる点を説明する。デジタルアナログ変換器1901は、第2のローパスフィルタ1505により出力される遅延制御信号をデジタルからアナログに変換する。ローパスフィルタ1902は、アナログの遅延制御信号をローパスフィルタリングにより平均化して第1の時間デジタル変換器901内の第1の遅延素子921~928等に出力する。第1の遅延素子921~928は、アナログの遅延制御信号に応じて遅延時間が変化する。この場合、第1の遅延素子921~928は、図10A又は図10Cの構成によりアナログ制御可能となる。本実施形態によれば、第1の時間デジタル変換器901の遅延制御が簡単になる。なお、ローパスフィルタ1902は、削除してもよい。ローパスフィルタ1902を設けることにより、遅延制御信号が安定し、ノイズが減る。第5の実施形態図20は、第5の実施形態による多相クロック生成回路の構成例を示す図である。図20の回路は、図18の回路に対して、減算器1504及び第2のローパスフィルタ1505の代わりに逐次比較レジスタSAR:successiveapproximationregisterエンジン2001を設けたものである。以下、本実施形態が第1の実施形態と異なる点を説明する。逐次比較レジスタエンジン2001は、図9Bの少なくとも第1のデジタル値911及び第3のデジタル値913を基に得られる発振クロック信号CLK2の周期と目標周期RDとの間で上位ビットから順に逐次比較することにより、上位ビットから順に遅延制御信号を決定し、第1の時間デジタル変換器901内の第1の遅延素子921~928等に出力する遅延制御部である。逐次比較レジスタエンジン2001は、上位ビットから順に、デコーダ302が出力する発振クロック信号CLK2の周期と目標周期RDの差分を取り、第1の遅延素子921~928等の遅延制御信号を上位ビットから順に1ビットずつ変更する。第1の遅延素子921~928等の遅延時間を変更する前と後とを比較することにより、その遅延制御信号のビットを変更するとエラーが小さくなるか否かを判断し、次のビットについて同じことを繰り返し、1ビットずつキャリブレーションする。逐次比較レジスタエンジン2001の処理は簡単なため、回路規模及び消費電力が小さくなり、収束も速くなる。ただし、全てのビットをキャリブレーションした後、逐次比較レジスタエンジン2001を止めると、温度又は電圧等の変動により、デコーダ302が出力する発振クロック信号CLK2の周期の値が変化する可能性がある。そのため、全てのビットをキャリブレーションした後でも、逐次比較レジスタエンジン2001を停止させないで、デコーダ302が出力する発振クロック信号CLK2の周期が正しかどうかを検出する必要がある。周期が正しくなければ、遅延制御信号の値を変更し、発振クロック信号CLK2の周期を合わせる必要がある。この場合、発振クロック信号CLK2の周期の変動は小さいため、遅延制御信号の下位ビットのみを変更すればよい。第6の実施形態図21は、第6の実施形態による多相クロック生成回路の構成例を示す図である。図21の回路は、図18の回路に対して、分周器2201を追加したものである。以下、本実施形態が第1の実施形態と異なる点を説明する。発振器305は、第1のローパスフィルタ304が出力する基準クロック信号CLK1の周期を基に、基準クロック信号CLK1の周期の1/mmは2以上の整数の周期の複数相の発振クロック信号φα1~φαpを生成する。すなわち、発振器305は、カウンタ306のカウント数及び第1~第3のデジタル値911~913を基に得られる基準クロック信号CLK1の周期を基に、基準クロック信号CLK1の周期の1/mmは2以上の整数の周期の複数相の発振クロック信号φα1~φαpを生成する。分周器2201は、複数相の発振クロック信号φα1~φαpのうちの一の発振クロック信号例えば発振クロック信号φα1を分周し、カウンタ306、第1の時間デジタル変換器901及び第2の時間デジタル変換器902に出力する。すなわち、分周器2201は、発振クロック信号φα1~φαpよりも周波数が低いクロック信号を出力する。第1のクロック信号φc1~φcpは、分周器2201の出力クロック信号と同じ周波数を有する。その結果、複数相の第1のクロック信号φc1~φcpは、複数相の発振クロック信号φα1~φαpよりも低い1/mの周波数になる。本実施形態の多相クロック生成回路は、低周波数の複数相の第1のクロック信号φc1~φcp及び高周波数の複数相の発振クロック信号φα1~φαpを外部に出力することができる。例えば、第1のクロック信号φc1~φcpの周波数は100MHzであり、発振クロック信号φα1~φαpの周波数は1GHzである。本実施形態によれば、2種類の周波数のクロック信号φc1~φcp及びクロック信号φα1~φαpを生成することができる。以上のように、第1~第6の実施形態によれば、時間デジタル変換器1501を用いることにより、その後段でデジタル処理が可能になるため、多相クロック生成回路は、小面積及び低消費電力になり、ノイズが減り、性能が上がる。時間デジタル変換器1501の精度を2ビット上げると量子化ノイズは4分の1に減る。また、粗時間デジタル変換器901及び微細時間デジタル変換器902,903を用いることにより、図3Aのように1ステージの時間デジタル変換器301を用いる場合に比べ、遅延素子数が減り、小型化及び低消費電力化することができる。上記実施形態の多相クロック生成回路は、無線通信回路、プロセッサ、アナログデジタル変換器、又はクロックデータリカバリシステム等に使用することができる。なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。"