"第1部分~第3部分を含む第1導電型の第1ウエル領域と、前記第1ウエル領域よりも高い不純物濃度を持つ前記第1導電型の第1給電領域と、第4部分を含む第2導電型の第2ウエル領域とを備え、前記第1部分と前記第2部分は、第1方向において前記第4部分の両側に隣接して配置され、前記第3部分は、前記第1方向に向けて延伸する形状を持ち、前記第1方向と交わる第2方向において前記第1および第2部分に連結すると共に前記第4部分と隣接して配置され、前記第1給電領域は、前記第3部分内で略矩形状に形成され、前記第1ウエル領域を介して前記第1部分と前記第2部分に対して所定の電圧を供給し、前記第1給電領域の前記第1方向のサイズは前記第2方向のサイズよりも大きいことを特徴とする半導体装置。請求項1記載の半導体装置において、前記第1給電領域は、前記第2方向において前記第4部分と対向して配置される区間を含むことを特徴とする半導体装置。請求項1記載の半導体装置において、さらに、前記第1部分と前記第4部分の境界又は前記第4部分と前記第2部分の境界を跨いで前記第1方向に向けて延伸する第1ゲート層と、前記第1部分又は前記第2部分に形成され、前記第1ゲート層をゲートとするMISトランジスタのソースドレイン領域となる前記第2導電型の第1半導体領域と、前記第4部分に形成され、前記第1ゲート層をゲートとするMISトランジスタのソースドレイン領域となる前記第1導電型の第2半導体領域とを有することを特徴とする半導体装置。請求項3記載の半導体装置において、さらに、前記1ゲート層と並んで延伸し、前記第2方向において前記第1ゲート層と前記第1給電領域の間に配置されるダミーゲート層を備え、前記ダミーゲート層は、前記第1給電領域側にソースまたはドレインとなる半導体領域を備えないことを特徴とする半導体装置。請求項1記載の半導体装置において、さらに、前記第1方向に向けて延伸するワード線と、前記第2方向に向けて延伸する複数のビット線と、前記ワード線と前記複数のビット線の交点に配置される複数のメモリセルとを含んだメモリアレイと、前記複数のビット線に対して信号の入出力を行うカラム制御回路とを備え、前記複数のメモリセルのそれぞれに含まれるMISトランジスタのゲート層は前記第1方向に向けて延伸し、前記第1および第2ウエル領域には、前記カラム制御回路の一部が形成されることを特徴とする半導体装置。請求項5記載の半導体装置において、前記第1および第2ウエル領域には、前記複数のビット線に向けて印加する外部入力データを取り込む入力バッファ回路と、前記複数のビットから読み出した信号を外部出力データとして出力する出力バッファ回路とが形成されることを特徴とする半導体装置。請求項1記載の半導体装置において、前記半導体装置は、前記第1方向に向けて順次並んで配置される複数の第1単位領域を備え、前記複数の第1単位領域のそれぞれは、前記第1~第3部分を含む前記第1ウエル領域と、前記第1給電領域と、前記第4部分を含む前記第2ウエル領域とを備え、前記複数の第1単位領域にそれぞれ含まれる前記第1ウエル領域の前記第3部分は、前記複数の第1単位領域を跨いで共に連結されていることを特徴とする半導体装置。請求項1記載の半導体装置において、さらに、前記第2ウエル領域よりも高い不純物濃度を持つ前記第2導電型の第2給電領域を備え、前記第2ウエル領域は、さらに、前記第1方向において前記第2部分を挟んで前記第4部分と対向して配置される第5部分と、前記第1方向に向けて延伸する形状を持ち、前記第2方向において前記第4、第2、第5部分を挟んで前記第3部分と対向する側で前記第4および第5部分に連結すると共に前記第2部分に隣接して配置される第6部分を備え、前記第2給電領域は、前記第6部分内で略矩形状に形成され、前記第2ウエル領域を介して前記第4部分と前記第5部分に対して所定の電圧を供給し、前記第2給電領域の前記第1方向のサイズは前記第2方向のサイズよりも大きいことを特徴とする半導体装置。請求項8記載の半導体装置において、さらに、前記第1部分と前記第4部分の境界又は前記第4部分と前記第2部分の境界或いは前記第2部分と前記第5部分の境界を跨いで前記第1方向に向けて延伸する第2ゲート層と、前記第1部分又は前記第2部分に形成され、前記第2ゲート層をゲートとするMISトランジスタのソースドレイン領域となる前記第2導電型の第3半導体領域と、前記第4部分又は前記第5部分に形成され、前記第2ゲート層をゲートとするMISトランジスタのソースドレイン領域となる前記第1導電型の第4半導体領域とを有することを特徴とする半導体装置。請求項8記載の半導体装置において、前記半導体装置は、前記第1方向に向けて順次並んで配置される複数の第2単位領域を備え、前記複数の第2単位領域のそれぞれは、前記第1~第3部分を含む前記第1ウエル領域と、前記第1給電領域と、前記第4~第6部分を含む前記第2ウエル領域と、前記第2給電領域とを備え、前記複数の第2単位領域にそれぞれ含まれる前記第1ウエル領域の前記第3部分は、前記複数の第2単位領域を跨いで共に連結されていることを特徴とする半導体装置。第1部分~第4部分を含む第1導電型の第1ウエル領域と、前記第1ウエル領域よりも高い不純物濃度を持つ前記第1導電型の第1給電領域と、第2導電型の第2~第4ウエル領域とを備え、前記第1部分と前記第2部分は、第1方向において前記第2ウエル領域の両側に隣接して配置され、前記第3ウエル領域と前記第4ウエル領域は、前記第1方向において前記第3部分の両側に隣接して配置され、前記第4部分は、前記第1方向に向けて延伸する形状を持ち、前記第1方向と交わる第2方向における一方の側で前記第1および第2部分に連結すると共に前記第2ウエル領域と隣接し、前記第2方向における他方の側で前記第3部分に連結すると共に前記第3および第4ウエル領域と隣接して配置され、前記第1給電領域は、前記第4部分内で略矩形状に形成され、前記第1ウエル領域を介して前記第1~第3部分に対して所定の電圧を供給し、前記第1給電領域の前記第1方向のサイズは前記第2方向のサイズよりも大きいことを特徴とする半導体装置。請求項11記載の半導体装置において前記第4部分と前記第3部分の連結部分の長さは、前記第4部分と前記第1部分の連結部分の長さ又は前記第4部分と前記第2部分の連結部分の長さとは異なっていることを特徴とする半導体装置。請求項11記載の半導体装置において、前記半導体装置は、前記第1方向に向けて順次並んで配置される複数の第1単位領域を備え、前記複数の第1単位領域のそれぞれは、前記第1~第4部分を含む前記第1ウエル領域と、前記第1給電領域と、前記第2~第4ウエル領域とを備え、前記第1単位領域内で、前記第2方向における一方の側で前記第4部分と連結される前記第1ウエル領域の部分の数と、前記第2方向における他方の側で前記第4部分と連結される前記第1ウエル領域の部分の数とは異なっていることを特徴とする半導体装置。請求項13記載の半導体装置において、さらに、前記第3ウエル領域又は前記第4ウエル領域内に形成され、前記第3ウエル領域又は前記第4ウエル領域よりも高い不純物濃度を持つ前記第2導電型の第2給電領域を備え、前記第2給電領域の前記第2方向のサイズは前記第1方向のサイズよりも大きいことを特徴とする半導体装置。請求項11記載の半導体装置において、さらに、前記第1部分と前記第2ウエル領域の境界又は前記第2ウエル領域と前記第2部分の境界を跨いで前記第1方向に向けて延伸する第1ゲート層と、前記第1部分又は前記第2部分に形成され、前記第1ゲート層をゲートとするMISトランジスタのソースドレイン領域となる前記第2導電型の第1半導体領域と、前記第2ウエル領域に形成され、前記第1ゲート層をゲートとするMISトランジスタのソースドレイン領域となる前記第1導電型の第2半導体領域と、前記第3ウエル領域と前記第3部分の境界又は前記第3部分と前記第4ウエル領域の境界を跨いで前記第1方向に向けて延伸する第2ゲート層と、前記第3部分に形成され、前記第2ゲート層をゲートとするMISトランジスタのソースドレイン領域となる前記第2導電型の第3半導体領域と、前記第3ウエル領域又は前記第4ウエル領域に形成され、前記第2ゲート層をゲートとするMISトランジスタのソースドレイン領域となる前記第1導電型の第4半導体領域とを有することを特徴とする半導体装置。請求項15記載の半導体装置において、さらに、前記1ゲート層と並んで延伸し、前記第2方向において前記第1ゲート層と前記第1給電領域の間に配置される第1ダミーゲート層と、前記2ゲート層と並んで延伸し、前記第2方向において前記第2ゲート層と前記第1給電領域の間に配置される第2ダミーゲート層とを備え、前記第1および第2ダミーゲート層は、前記第1給電領域側にソースまたはドレインとなる半導体領域を備えないことを特徴とする半導体装置。請求項11記載の半導体装置において、前記第1~第3部分のいずれかには、さらに、前記第1ウエル領域よりも高い不純物濃度を持つ前記第1導電型の第3給電領域が形成され、前記第3給電領域の前記第2方向のサイズは前記第1方向のサイズよりも大きいことを特徴とする半導体装置。a半導体基板上に第4部分を含む第2導電型の第2ウエル領域を形成する工程と、b前記半導体基板上に、第1方向において前記第4部分の両側に隣接して配置される第1部分および第2部分と、前記第1方向と交わる第2方向において前記第1および第2部分に連結すると共に前記第4部分と隣接して配置される第3部分とを含む第1導電型の第1ウエル領域を形成する工程と、c前記第1および第2ウエル領域上で、前記第4部分の一部の領域である第1ソースドレインパターン、および前記第1部分または前記第2部分の一部の領域である第2ソースドレインパターン、ならびに前記第3部分の一部の領域であり前記第2方向のサイズよりも大きい前記第1方向のサイズを持つ略矩形状の領域である給電パターンを除いた箇所に第1絶縁膜を形成する工程と、d線状の形状を持ち、前記第1方向に向けて前記第1ソースドレインパターン上および前記第2ソースドレインパターン上を跨いで延伸するゲート層を形成する工程と、e前記ゲート層の一部をマスク加工を介してエッチングする工程と、f前記第1ソースドレインパターンに前記第1導電型の不純物を導入し、前記第2ソースドレインパターンに前記第2導電型の不純物を導入し、前記給電パターンに前記第1導電型の不純物を導入する工程とを有することを特徴とする半導体装置の製造方法。請求項18記載の半導体装置の製造方法において、前記給電パターンは、前記第2方向において前記第4部分と対向して配置される区間を含むことを特徴とする半導体装置の製造方法。請求項18記載の半導体装置の製造方法において、前記ゲート層は、前記第1および第2ソースドレインパターン上でゲート絶縁膜を介して搭載され、前記ゲート絶縁膜は、二酸化シリコンよりも高い誘電率を備え、前記ゲート層は、金属膜によって形成されることを特徴とする半導体装置の製造方法。近年、半導体装置の微細化が益々進んでいる。こうした中、例えば、メモリユニット等を搭載した半導体装置では、p型ウエルとn型ウエルを交互に配置したようなレイアウトが用いられる。p型ウエル内にはnチャネル型MOSFETが形成され、n型ウエル内にはpチャネル型MOSFETが形成されるが、各ウエル内には、このようなMOSFETに加えてウエルに給電を行うための給電領域を確保する必要がある。この際に、単純に給電領域を確保しただけではレイアウトの自由度が低下し、結果的に半導体装置の小面積化微細化が阻害される恐れがあることが本発明者等の検討によって見出された。特に、最小加工寸法が例えば28nm等の製造プロセスを用いる場合、加工精度を十分に確保するためには、半導体装置半導体チップ上でゲート層を全て同一方向に延伸させることが望ましい。しかしながら、ゲート層を全て同一方向に延伸させると、ゲート層の延伸方向に制約が無い場合と比べてレイアウトの自由度が低下するため、結果的に半導体装置の小面積化微細化が図れない場合がある。このような場合に、前述した給電領域と併せて、更に効率的なレイアウト手法が求められる。本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、自由度が高いレイアウトを備えた半導体装置および当該半導体装置の製造方法を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。本実施の形態による半導体装置は、第1部分ARN1a、第2部分ARN1b、第3部分ARN2を含む第1導電型の第1ウエル領域NWと、第1ウエル領域よりも高い不純物濃度を持つ第1導電型の第1給電領域NDFWと、第4部分ARP1bを含む第2導電型の第2ウエル領域PWとを備える。第1部分ARN1aと第2部分ARN1bは、第1方向において第4部分ARP1bの両側に隣接して配置される。第3部分ARN2は、第1方向に向けて延伸する形状を持ち、第1方向と交わる第2方向において第1部分ARN1aおよび第2部分ARN1bに連結すると共に第4部分ARP1bと隣接して配置される。第1給電領域NDFWは、第3部分ARN2内で略矩形状に形成され、第1ウエル領域NWを介して第1部分ARN1aと前記第2部分ARN1bに対して所定の電圧を供給する。ここで、第1給電領域NDFWは、第1方向のサイズが第2方向のサイズよりも大きく形成されている。また、本実施の形態による半導体装置の製造方法は、a~f工程を有している。a工程では、半導体基板SUBp上に第4部分ARP1bを含む第2導電型の第2ウエル領域PWが形成される。b工程では、半導体基板SUBp上に、第1方向において第4部分ARP1bの両側に隣接して配置される第1部分ARN1aおよび第2部分ARN1bと、第1方向と交わる第2方向において第1および第2部分に連結すると共に第4部分と隣接して配置される第3部分ARN2とを含む第1導電型の第1ウエル領域NWが形成される。c工程では、第1および第2ウエル領域上で、第4部分の一部の領域である第1ソースドレインパターンNDF用PW露出部分、および第1部分または第2部分の一部の領域である第2ソースドレインパターンPDF用NW露出部分、ならびに第3部分の一部の領域である給電パターンNDFW用NW露出部分を除いた箇所に第1絶縁膜STIが形成される。なお、給電パターンは、第2方向のサイズよりも大きい第1方向のサイズを持つ略矩形状の領域となる。d工程では、線状の形状を持ち、第1方向に向けて第1ソースドレインパターン上および第2ソースドレインパターン上を跨いで延伸するゲート層GTが形成される。e工程では、ゲート層の一部がマスク加工GTREを介してエッチングされる。f工程では、第1ソースドレインパターンに第1導電型の不純物が導入され、第2ソースドレインパターンに第2導電型の不純物が導入され、給電パターンに第1導電型の不純物が導入される。本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、レイアウトの自由度を向上させることが可能になる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。なお、実施の形態では、MISMetalInsulatorSemiconductor型の電界効果トランジスタFET:FieldEffectTransistorをMISトランジスタと称し、pチャネル型のMISトランジスタをPMISトランジスタ、nチャネル型のMISトランジスタをNMISトランジスタと称す。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。実施の形態1《半導体装置全体の概略構成》図1は、本発明の実施の形態1による半導体装置において、その全体の概略構成例を示すブロック図である。図2は、図1におけるメモリユニットの使用例を示す説明図である。図1には、1個の半導体チップ内に各種ロジック回路とメモリ回路が形成されたSOCSystemOnaChip等と呼ばれる半導体装置LSIが示されている。図1の半導体装置は、例えば携帯電話用LSIであり、2個のプロセッサユニットCPU1,CPU2と、アプリケーションユニットAPPUと、メモリユニットMEMUと、ベースバンドユニットBBUと、入出力ユニットIOUを備える。CPU1,CPU2はプログラムに基づく所定の演算処理を行い、APPUは携帯電話で必要とされる所定のアプリケーション処理を行い、BBUは無線通信に伴う所定のベースバンド処理を行い、IOUは外部との間の入出力インタフェースを担う。MEMUは、例えば、SRAMStaticRandomAccessMemory等を含み、このような各回路ブロックの処理に伴い適宜アクセスされる。例えば、図2に示すように、MEMUは、デュアルポート型のSRAMDPRAMとシングルポート型のSRAMSPRAMを備え、プロセッサユニットCPUのキャッシュメモリとして使用される。この際には、例えばMEMU等に備わったキャッシュコントローラCCNがDPRAM,SPRAMを適宜アクセスすることで、キャッシュのヒット/ミスヒットの判定や、キャッシュデータの読み出し処理/更新処理が行われる。このような半導体装置において、DPRAM,SPRAMは、例えばメモリコンパイラ等と呼ばれる自動設計ツールで実装される場合が多く、これによって生成されたSRAMはコンパイルドSRAM等と呼ばれる。メモリコンパイラは、例えば指定されたビット線やワード線の数等に応じて、ある単位レイアウト等を順次繰り返して配置することでコンパイルドSRAMを自動生成する。この場合、このような繰り返し配置にも対しても、自由度が高く、また面積効率が高いレイアウト方式が求められる。《メモリユニットの主要部の概略構成》図3は、図1の半導体装置において、それに含まれるメモリユニットの主要部の概略構成例を示すブロック図である。図3に示すメモリユニットMEMUは、全体制御回路ブロックCTLBKと、ワード線駆動回路ブロックWLDBKと、レプリカ回路REPと、メモリアレイMARYと、カラム制御回路ブロックCOLBKを備えている。MARYは、第1方向に延伸するm1本のワード線WL[0]~WL[m]と、第1方向と交差する第2方向に延伸するn1個のビット線対BL[0],ZBL[0]~BL[n],ZBL[n]と、m1本のワード線とn1個のビット線対の交点に配置される複数のメモリセルMCを備えている。各ビット線対は、相補信号を伝送する2本のビット線例えばBL[0]とZBL[0]で構成される。全体制御回路ブロックCTLBKは、例えば、外部から入力された読み出し用/書き込み用制御信号やアドレス信号等に応じて、ワード線駆動回路ブロックWLDBK、レプリカ回路REP、カラム制御回路ブロックCOLBKを適宜制御する。WLDBKは、CTLBKがアドレス信号に基づいて生成した行選択信号を受け、これに応じてm1本のワード線WL[0]~WL[m]のいずれか1本を活性化する。COLBKは、センスアンプ回路や入力/出力バッファ回路等を備え、CTLBKがアドレス信号に基づいて生成した列選択信号を受け、これに応じてn1個のビット線対の中の所定のビット線対を選択する。COLBKは、読み出し動作時には、この選択されたビット線対のデータをセンスアンプ回路で増幅したのち出力バッファ回路を介して外部に出力し、書き込み動作時には、この選択されたビット線対に、入力バッファ回路を介して外部から入力されたデータを伝送する。レプリカ回路REPは、内部にタイミング調整回路を備え、CTLBKが読み出し用制御信号に基づいて生成した起動信号を受け、当該起動信号に対して所定の遅延を加えることでCOLBK内のセンスアンプ回路の活性化タイミングを定める。また、REPは、例えばCTLBKが書き込み用制御信号に基づいて生成した起動信号を受け、当該起動信号に対して所定の遅延を加えることでWLDBKにおいて活性化されているワード線の非活性化タイミングを定める。《メモリアレイの詳細》図4は、図3のメモリユニットにおける各メモリセルの構成例を示す回路図である。図4に示すメモリセルMCは、ここでは、4個のNMISトランジスタMN_AC1,MN_AC2,MN_DR1,MN_DR2と、2個のPMISトランジスタMP_LD1,MP_LD2を備えたSRAMメモリセルとなっている。MN_DR1,MN_DR2はドライバ用トランジスタであり、MN_AC1,MN_AC2はアクセス用トランジスタであり、MP_LD1,MP_LD2は負荷用トランジスタである。MN_AC1は、ゲートがワード線WLに接続され、ソースドレインの一方が正極側のビット線BLに接続される。MN_AC2は、ゲートがWLに接続され、ソースドレインの一方が負極側のビット線ZBLに接続される。MN_DR1,MP_LD1とMN_DR2,MP_LD2は、それぞれ、電源電圧VDDと接地電源電圧VSSの間で相補型MISインバータ回路CMISインバータ回路と称すを構成する。この2個のCMISインバータ回路は、一方の入力が他方の出力に接続されることでラッチ回路を構成する。MN_AC2のソースドレインの他方は、CMISインバータ回路MN_DR1,MP_LD1の入力CMISインバータ回路MN_DR2,MP_LD2の出力に接続される。MN_AC1のソースドレインの他方は、CMISインバータ回路MN_DR2,MP_LD2の入力CMISインバータ回路MN_DR1,MP_LD1の出力に接続される。図5は、図4のメモリセルのレイアウト構成例を示す平面図である。図5では、ワード線の延伸方向長手方向をX軸方向、ビット線の延伸方向長手方向をY軸方向として、それらと交差するZ軸方向において順次形成されるウエル~第1メタル配線層までのレイアウトと、第1メタル配線層~第3メタル配線層までのレイアウトが分離して示されている。図5に示すメモリセルMCでは、まず、n型ウエルNWが配置され、X軸方向においてNWの両側に隣接してp型ウエルPWが配置される。2個のPWとNWの上部Z軸方向には、並んでX軸方向に延伸する2本のゲート層GTがそれぞれゲート絶縁膜図示せずを介して配置される。ただし、この2本のゲート層GTのそれぞれは、ゲート2度切りマスクパターンGTREを用いたゲート2度切り加工によって2個のGTに分断されている。その結果、PWの一方とNWの上部を延伸するGTGTaとすると、GTaの延長線上でPWの他方の上部を延伸するGTGTbとすると、PWの他方とNWの上部を延伸するGTGTcとすると、GTcの延長線上でPWの一方の上部を延伸するGTGTdとするが形成される。なお、ゲート2度切り加工とは、例えば、不連続点を介して一直線に延伸する2本の線状パターンを形成するにあたり、一旦、マスク加工によって1本の線状パターンを形成したのち、当該線状パターンの一部をGTREを用いて切断することで2本の線状パターンに分離する技術である。これによって、2本の線状パターンを1度のマスク加工で個々に形成する場合と比較して、線状パターンの加工精度を高めることができ、微細化に有益となる。PWの一方の上部におけるGTaの部分には前述したドライバ用のNMISトランジスタMN_DR1が形成され、NWの上部におけるGTaの部分には前述した負荷用のPMISトランジスタMP_LD1が形成される。また、GTbの部分には、前述したアクセス用のNMISトランジスタMN_AC2が形成される。同様に、PWの他方の上部におけるGTcの部分にはドライバ用のNMISトランジスタMN_DR2が形成され、NWの上部におけるGTcの部分には負荷用のPMISトランジスタMP_LD2が形成される。また、GTdの部分には、アクセス用のNMISトランジスタMN_AC1が形成される。PWの一方において、MN_DR1,MN_AC1を構成する各ゲート層GTの両側Y軸方向にはn型の半導体領域拡散層DFが形成される。この内、MN_DR1のGTとMN_AC1のGTの間に位置するDFは、MN_DR1,MN_AC1で共有化され、その上部に配置されたコンタクト層CTを介して第1メタル配線層M1に接続される。同様に、PWの他方において、MN_DR2,MN_AC2を構成する各GTの両側にはn型の半導体領域拡散層DFが形成される。この内、MN_DR2のGTとMN_AC2のGTの間に位置するDFは、MN_DR2,MN_AC2で共有化され、その上部に配置されたCTを介してM1に接続される。NWにおいて、MN_LD1を構成するゲート層GTとMN_LD2を構成するGTの両側Y軸方向にはp型の半導体領域拡散層DFがそれぞれ形成される。MN_LD1における一方のDFは、前述したMN_DR1,MN_AC1で共有化されたDFと、MN_LD2,MN_DR2の共通のGTとに対して、コンタクト層CTおよび/または第1メタル配線層M1を適宜介して接続される。同様に、MN_LD2における一方のDFは、前述したMN_DR2,MN_AC2で共有化されたDFと、MN_LD1,MN_DR1の共通のGTとに対して、CTおよび/またはM1を適宜介して接続される。なお、n型の拡散層又はウエルは、例えばシリコンSi中にリンPやヒ素As等の不純物を導入することで形成され、p型の拡散層又はウエルは、例えばシリコンSi中にボロンB等の不純物を導入することで形成される。また、n型はn型よりも不純物濃度が高く、p型はp型よりも不純物濃度が高い。MN_LD1,MN_LD2における他方の半導体領域拡散層DFは、それぞれ、その上部に配置されたコンタクト層CTを介して第1メタル配線層M1に接続される。当該2個のM1は、M1の上部にそれぞれ配置された第1ビア層V1を介して、V1の上部に配置されY軸方向に延伸する第2メタル配線層M2に共通に接続される。当該M2は、電源電圧VDD用の配線となる。MN_AC1におけるMN_DR1とは共有しない側のDFは、その上部に配置されたCTを介してM1に接続され、更に、M1の上部に配置されたV1を介してY軸方向に延伸するM2に接続される。当該M2は、ビット線BL用の配線となる。同様に、MN_AC2におけるMN_DR2とは共有しない側のDFは、その上部に配置されたCTを介してM1に接続され、更に、M1の上部に配置されたV1を介してY軸方向に延伸するM2に接続される。当該M2は、ビット線ZBL用の配線となる。更に、当該メモリセルMCの上部には、並んでX軸方向に延伸する3本の第3メタル配線層M3が配置される。この内、真ん中のM3はワード線WL用の配線となり、その両側のM3は接地電源電圧VSS用の配線となる。WL用のM3は、2個のp型ウエルPWのそれぞれの上部において、M3の下部に配置される第2ビア層V2を介して第2メタル配線層M2に接続され、更に、M2の下部に配置される第1ビア層V1を介して第1メタル配線層M1に接続される。この2個のM1の一方は、その下部に配置されるコンタクト層CTを介してMN_AC1のゲート層GTに接続され、2個のM1の他方も、同様に、CTを介してMN_AC2のGTに接続される。また、ワード線WL用の第3メタル配線層M3を除く残り2本のM3の内の一方は、PWの一方の上部において、M3の下部に配置されるV2を介してM2に接続され、更に、M2の下部に配置されるV1を介してM1に接続される。当該M1は、その下部に配置されるCTを介してMN_DR1におけるMN_AC1とは共有しない側のDFに接続される。同様に、残り2本のM3の内の他方は、PWの他方の上部において、M3の下部に配置されるV2を介してM2に接続され、更に、M2の下部に配置されるV1を介してM1に接続される。当該M1は、その下部に配置されるCTを介してMN_DR2におけるMN_AC2とは共有しない側のDFに接続される。図6は、図5のメモリセルにおいて、そのA-A’間の概略的なデバイス構造例を示す断面図である。図6では、p型の半導体基板SUBp上にn型ウエルNWおよび2個のp型ウエルPWが配置される。2個のPWは、X軸方向においてNWの両側に隣接して配置される。半導体基板の主面において、2個のPW内にはそれぞれn型の半導体領域拡散層NDFが形成され、NW内にはp型の半導体領域拡散層PDFが形成される。また、半導体基板の主面において、PW,NW内には埋め込み絶縁膜素子分離膜STIが形成される。当該STIは、XY平面上で、NDF,PDFのそれぞれを囲むように形成される。半導体基板の主面上には、ゲート絶縁膜GOXを介してゲート層GTが形成される。GOXは、望ましくは、例えばハフニウム系等を代表に二酸化シリコンよりも高い誘電率を持つ高誘電率膜で構成され、GTは金属膜等で構成される。ただし、勿論、広く知られているように、二酸化シリコンSiO2等のGOXや、ポリシリコン、金属膜窒化チタンTIN等、シリサイド膜等を適宜組み合わせた積層膜からなるGTを用いることも可能である。GTおよび半導体基板の主面上には、層間絶縁膜ISL1が形成され、その一部において、一端がGTに接続されるようにコンタクト層CTが形成される。ISL1は、例えば、TEOSTetraEthylOrthoSilicate膜や二酸化シリコン等で構成され、CTは、例えば、チタンTI、窒化チタン、タングステンW等を組み合わせた積層膜等で構成される。ISL1上には、CTの他端と接続するように第1メタル配線層M1が形成される。M1は、例えば銅Cu等を主体として構成される。M1およびISL1上には、層間絶縁膜ISL2が形成され、更に、その上部に第2メタル配線層M2が形成される。図7は、図3のメモリユニットにおいて、そのメモリアレイの一部の概略的なレイアウト構成例を示す平面図である。図7には、メモリアレイ内における4×4ビット分のメモリセルMCのレイアウト構成例が示されている。実際には、X軸方向のビット数すなわちビット線対の個数およびY軸方向のビット数すなわちワード線の本数に応じて、当該4×4ビット分のレイアウトがX軸方向およびY軸方向に向けて順次連続的に配置される。図7に示すように、互いに隣接するMCのレイアウトは、線対称な関係になっている。例えば、X軸方向において隣接する2個のMCのレイアウトはY軸を基準に線対称であり、Y軸方向において隣接する2個のMCのレイアウトはX軸を基準に線対称である。なお、図7では、各MCのレイアウトとして、代表的にp型ウエルPW、n型ウエルNW、ゲート層GTおよびゲート2度切りマスクパターンGTREが示されているが、より詳細には、前述した図5のレイアウトが適用される。《カラム制御回路ブロックの詳細》図8は、図3のメモリユニットにおいて、そのカラム制御回路ブロックの概略的な構成例を示す回路図である。図9は、図8のカラム制御回路ブロックを用いた実際上の構成例を示す模式図である。図8に示すカラム制御回路ブロックCOLBKは、カラム制御回路COLCTL、列選択回路YSEL、ビット線プリチャージ回路BLPREを備えている。更に、COLBKは、書き込み系回路として、入力バッファ回路DIBF、書き込みアンプ回路WAMP、書き込み用スイッチ回路WSWを備え、読み出し系回路として、出力バッファ回路DOBF、読み出し用スイッチ回路RSW、センスアンププリチャージ回路SAPRE、センスアンプ回路SAを備えている。カラム制御回路COLCTLは、全体制御回路ブロックCTLBKやレプリカ回路REPからの制御信号に基づいてCOLBK全体を制御する。CTLBKからの制御信号の中には、例えばカラム選択信号列選択信号や、読み出し動作と書き込み動作の識別信号等などが含まれ、REPからの制御信号の中にはセンスアンプ回路の活性化信号等が含まれる。なお、カラム選択信号は、CTLBKが外部から入力されたアドレス信号をラッチ回路FFでラッチし、それをアドレスデコード回路ADRDECでデコードすることで生成され、読み出し動作と書き込み動作の識別信号は、CTLBKが外部から入力された制御信号を解釈することで生成される。ビット線プリチャージ回路BLPREは、ここでは3個のPMISトランジスタで構成され、列選択回路YSELの制御に基づいて、読み出し動作や書き込み動作の前段階で予めビット線対BL,ZBLを電源電圧VDDにプリチャージする。DIBFは、例えば複数のPMISトランジスタおよびNMISトランジスタの組合せで構成され、書き込み動作の際に、外部からのデータ入力信号Dinを取り込み、書き込みアンプ回路WAMPに出力する。WAMPは、例えば複数のPMISトランジスタおよびNMISトランジスタの組合せで構成され、DIBFから入力された信号を増幅し、それを相補のデータ信号として出力する。書き込み用スイッチ回路WSWは、ここでは2個のNMISトランジスタで構成され、列選択回路YSELの制御に基づいて、WAMPから入力された相補のデータ信号を所定のビット線対BL,ZBLに伝達する。図8では、簡略化して1個のWAMPに対して1個のWSWが接続されているが、実際には、図9に示すように、1個のWAMPに対して複数例えば4個等のWSWが並列に接続され、その中の1個のWSWがYSELを介して選択される。図9の例では、カラム制御回路ブロックCOLBK内の1I/O分に対応するカラム回路COL[0]において、データ入力信号Din[0]に対応する1個のWAMPの出力が、4個のWSWを介して4個のビット線対BL[0],ZBL[0]~BL[3],ZBL[3]にそれぞれ接続される。また、COLBK内の別の1I/O分に対応するカラム回路COL[1]においても同様に、一部図示は省略するが、データ入力信号Din[1]に対応する1個のWAMPの出力が、4個のWSWを介して4個のビット線対BL[4],ZBL[4]~BL[7],ZBL[7]にそれぞれ接続される。YSELは、書き込み動作時に、COL[0],COL[1]の中からそれぞれ1個ずつWSWを選択する。その結果、COL[0]に対応する4個のビット線対の中の1個例えばBL[0],ZBL[0]にDin[0]の情報が伝送され、当該1個のビット線対と別途選択されたワード線WLとの交点に位置するメモリセルMCにDin[0]の情報が書き込まれる。更に、これと並行して、COL[1]に対応する4個のビット線対の中の1個例えばBL[4],ZBL[4]にDin[1]の情報が伝送され、当該1個のビット線対と当該選択されたWLとの交点に位置するMCにDin[1]の情報が書き込まれる。なお、ここでは、2I/O分のカラム回路COL[0],COL[1]を示したが、例えば32I/Oを備える場合には、同様にして、COL[0]~COL[31]が存在することになる。また、ここでは、1I/Oに対して4個のビット線対を対応させたが、勿論、8個、16個等のビット線対を対応させることも可能である。図8において、読み出し用スイッチ回路RSWは、ここでは2個のPMISトランジスタで構成され、読み出し動作の際に、列選択回路YSELの制御に基づいて所定のビット線対BL,ZBLをセンスアンプ回路SAの相補入力ノードに接続する。ここでは、WSWの場合と同様に、簡略化して1個のSAに対して1個のRSWが接続されているが、実際には、図9に示すように、1個のSAに対して複数例えば4個等のRSWが並列に接続され、その中の1個のRSWがYSELを介して選択される。図9の例では、カラム回路COL[0]において、4個のビット線対BL[0],ZBL[0]~BL[3],ZBL[3]がそれぞれ4個のRSWを介して1個のSAに接続され、当該SAの出力からデータ出力信号Dout[0]が得られる。同様に、カラム回路COL[1]において、一部図示は省略するが、4個のビット線対BL[4],ZBL[4]~BL[7],ZBL[7]がそれぞれ4個のRSWを介して1個のSAに接続され、当該SAの出力からデータ出力信号Dout[1]が得られる。この読み出し動作時に、YSELは、COL[0],COL[1]の中からそれぞれ1個ずつRSWを選択する。図8において、センスアンププリチャージ回路SAPREは、ここでは3個のPMISトランジスタで構成され、RSWがオンに駆動される前段階で予めSAの相補入力ノードを電源電圧VDDにプリチャージする。センスアンプ回路SAは、例えば、CMISクロスカップル型のアンプ回路で構成され、SAの相補入力ノードの信号を増幅する。この際に、SAの活性化タイミングは、前述したレプリカ回路REPからの制御信号に基づいて定められる。出力バッファ回路DOBFは、例えば複数のPMISトランジスタおよびNMISトランジスタの組合せで構成され、SAの出力信号をデータ出力信号Doutとして外部に出力する。その結果、図9の例において、COL[0]に対応する4個のビット線対の中の1個例えばBL[0],ZBL[0]と別途選択されたワード線WLとの交点に位置するメモリセルMCの情報が、Dout[0]として読み出される。これと並行して、COL[1]に対応する4個のビット線対の中の1個例えばBL[4],ZBL[4]と当該選択されたWLとの交点に位置するMCの情報が、Dout[1]として読み出される。なお、図8において、列選択回路YSELは、ここでは複数の論理演算回路で構成され、カラム制御回路COLCTLからの入力信号に基づいて、前述したようなWSW,RSW,BLPRE,SAPREの選択ならびに制御を行う。すなわち、COLCTLが認識している読み出し動作と書き込み動作の識別情報に基づいてWSWかRSWのいずれか一方を選択すると共に、COLCTLが認識している列選択情報に基づいて前述した複数のWSW又は複数のRSWの中から特定のスイッチをオンに駆動する。また、このWSW,RSWの制御と共に、BLPRE,SAPRE内の各スイッチMISトランジスタのオンオフも適宜制御する。《カラム制御回路ブロックのウエル配置給電構成本実施の形態1の主要な特徴》図10は、図8および図9のカラム制御回路ブロックにおいて、そのウエル配置およびウエル給電に関する概略的なレイアウト構成例を示す平面図である。図10には、図9におけるカラム回路COL[0],COL[1]とそれに接続されるメモリアレイMARYの一部に関し、そのウエルならびにウエル給電のレイアウト構成例が示されている。図10では、Y軸方向図示しないビット線の延伸方向において、順に、MARYと、WSWと、BLPRE,RSWと、YSELと、SANMISと、COLCTL,WAMP,SAPMISと、DIBF,DOBFとに伴う各ウエルが配置されている。メモリアレイMARYでは、図5および図7に示したように、X軸方向図示しないワード線の延伸方向において、p型ウエルPWとn型ウエルNWが交互に繰り返して配置されている。書き込み用スイッチ回路WSWでは、図8に示したような各NMISトランジスタを形成するため、X軸方向に連続してPWが配置されている。ビット線プリチャージ回路BLPRE、読み出し用スイッチ回路RSWでは、図8に示したような各PMISトランジスタを形成するため、X軸方向に連続してNWが配置されている。列選択回路YSELでは、図8に示したような各種論理演算回路すなわちCMIS型の回路を形成するため、X軸方向においてPWとNWが交互に配置されている。センスアンプ回路SANMISでは、図8で説明したCMISクロスカップル型アンプ回路のNMISトランジスタを形成するため、X軸方向に連続してPWが配置されている。カラム制御回路COLCTL、書き込みアンプ回路WAMP、センスアンプ回路SAPMISでは、COLCTL,WAMPのそれぞれを構成するPMISトランジスタおよびNMISトランジスタを形成するため、X軸方向においてPWとNWが交互に配置されている。更に、このNW内には、SACMISクロスカップル型アンプ回路のPMISトランジスタが形成される。入力バッファ回路DIBF、出力バッファ回路DOBFでは、それぞれを構成するPMISトランジスタおよびNMISトランジスタを形成するため、X軸方向において、PWとNWが交互に繰り返して配置されている。このようなウエル配置例において、まず、MARYでは、X軸方向において交互に配置されるPWおよびNWのそれぞれに応じて、p型の半導体領域給電用拡散層PDFWおよびn型の半導体領域給電用拡散層NDFWが、X軸方向において順次並んで配置される。各PW内に配置される各PDFWには、接地電源電圧VSSが供給され、これによって当該各PWに対する給電が行われる。また、各NW内に配置される各NDFWには、電源電圧VDDが供給され、これによって当該各NWに対する給電が行われる。一方、前述したWSW~SAPMISの領域では、互いに隣接するカラム回路COL[0],COL[1]の境界部分において、Y軸方向に延伸する給電領域WPA1が設けられる。WPA1は、それぞれY軸方向を長辺として細長い略矩形形状を持つ2個のPDFWと1個のNDFWで構成される。当該2個のPDFWの内の一方はWSWの領域におけるPW内に配置され、他方はYSEL~SAPMISの領域におけるPW内に配置される。当該1個のNDFWは、BLPRE,RSWの領域におけるNW内に配置される。当該2個のPDFWにはVSSが供給され、当該1個のNDFWにはVDDが供給され、これによってそれぞれ対応するPWおよびNWに対して給電が行われる。このように、各カラム回路の境界部分に給電領域WPA1を配置することで、前述したように、メモリコンパイラ等を用いてカラム回路をI/O数に応じた数だけ繰り返して配置する際に、WPA1をその両側のカラム回路で共有化できるため、面積効率を向上させることが可能になる。ここで、図10のウエル配置例では、更に、Y軸方向において、DIBF,DOBFの領域の両側に、それぞれX軸方向に延伸する給電領域WPAn,WPApが備わっている。このWPAn,WPApが本実施の形態1の主要な特徴の一つとなっている。WPAnは、DIBF,DOBFの領域とSAPMIS等の領域との間に配置され、COL[0],COL[1]を縦断する形でX軸方向に向けて連続的に延伸するn型ウエルNWと、当該NW内に形成されるn型の半導体領域給電用拡散層NDFWを備えている。当該NWは、前述したSAPMIS等の領域内のNWと、DIBF,DOBFの領域内のNWとにそれぞれ連結される。当該NDFWにはVDDが供給され、これによってSAPMIS等の領域内のNWと、DIBF,DOBFの領域内のNWに対して給電が行われる。なお、図10の例では、前述したWPAnからSAPMIS用のNWに向けた給電を更に強化するため、当該SAPMIS用のNW内にVDDが供給されるNDFWが別途形成されている。一方、WPApは、Y軸方向においてDIBF,DOBFの領域を挟んでWPAnと対向する位置に配置され、COL[0]の中でX軸方向に向けて延伸するp型ウエルPWと、当該PW内に形成されるp型の半導体領域給電用拡散層PDFWと、COL[1]の中でX軸方向に向けて延伸するPWと、当該PW内に形成されるPDFWとを備えている。COL[0]に対応するWPAp内のPWは、COL[0]に対応するDIBF,DOBFの領域内のPWに連結され、COL[1]に対応するWPAp内のPWは、COL[1]に対応するDIBF,DOBFの領域内のPWに連結される。WPAp内の各PDFWにはVSSが供給され、これによってDIBF,DOBFの領域内の各PWに対して給電が行われる。図11は、図10のレイアウトにおいて、そのB-B’間の概略的なデバイス構造例を示す断面図である。図11では、図10のメモリアレイMARYに関する給電部分のデバイス構造例が示され、図10に示したウエルおよびその給電部分に加えて、その上部Z軸方向のデバイス構造も併せて示されている。図11では、p型半導体基板SUBp上で、X軸方向に沿ってp型ウエルPWとn型ウエルNWが交互に連続して配置される。半導体基板の主面において、各PW内にはそれぞれp型の半導体領域給電用拡散層PDFWが形成され、各NW内にはそれぞれn型の半導体領域給電用拡散層NDFWが形成される。また、半導体基板の主面において、PW,NW内には埋め込み絶縁膜素子分離膜STIが形成される。当該STIは、XY平面上で、NDFW,PDFWのそれぞれを囲むように形成される。半導体基板の主面上には、層間絶縁膜ISL1が堆積され、ISL1内には複数のコンタクト層CTが形成される。複数のCTの一部は、一端が前述した各PW内のPDFWにそれぞれ接続され、複数のCTの他の一部は、一端が前述した各NW内のNDFWにそれぞれ接続される。ISL1上には、第1メタル配線層M1が形成され、当該ISL1,M1上には層間絶縁膜ISL2が堆積される。ISL2上には、第2メタル配線層M2が形成され、当該ISL2,M2上には層間絶縁膜ISL3が堆積される。ISL3上には、第3メタル配線層M3が形成される。また、ISL2内にはM1とM2を接続するための第1ビア層V1が形成され、ISL3内にはM2とM3を接続するための第2ビア層V2が形成される。ここで、前述した各PW内のPDFWに一端が接続された各CTは、他端がM1、V1、M2、V2を順に介してM3に接続されている。当該M3は、ここではX軸方向に延伸する1本の配線となっており、当該M3に対して前述した各PW内のPDFWが共通に接続される。当該M3には接地電源電圧VSSが供給される。一方、前述した各NW内のNDFWに一端が接続された各CTは、他端がM1、V1を順に介してM2に接続されている。当該M2は、ここでは並んでY軸方向に延伸する複数の配線となっている。ただし、当該複数のM2は、図示しない領域において共通に接続される。当該M2には電源電圧VDDが供給される。図12は、図10のレイアウトにおいて、そのC-C’間の概略的なデバイス構造例を示す断面図である。図12では、図10のCOLCTL,WAMP,SAPMISの領域に関する給電部分のデバイス構造例が示され、図10に示したウエルおよびその給電部分に加えて、その上部Z軸方向のデバイス構造も併せて示されている。図12のデバイス構造例は、前述した図11のデバイス構造例と比較して交互に配置される各ウエルの数が異なっており、これを除いた基本的な構造は図11の場合と同様である。《ウエル給電方式の詳細本実施の形態1の主要な特徴および効果の詳細》図13は、本発明の実施の形態1の半導体装置において、そのウエル配置およびウエル給電方式の基本概念を示す平面図である。図13は、図10におけるDIBF,DOBFの領域周りを抽出したものであり、p型ウエルPWが第1部分AR1と第2部分ARP2を備えることや、n型ウエルNWが第1部分AR1と第2部分ARN2を備えることが特徴となっている。図13のレイアウト構成は、概略的には、AR1において、X軸方向に沿ってPWとNWが交互に複数個隣接して配置され、当該AR1をY軸方向で挟む一方の側に当該複数のPWに対する共通の給電領域第2部分ARP2が配置され、他方の側に当該複数のNWに対する共通の給電領域第2部分ARN2が配置されるものとなっている。AR1では、X軸方向に沿って、PWの第1A部分ARP1a、NWの第1A部分ARN1a、PWの第1B部分ARP1b、NWの第1B部分ARN1bが順に隣接して配置される。PWの第2部分ARP2は、X軸方向に向けて延伸する細長い帯状の形状を持ち、Y軸方向においてARP1a,ARP1bに連結すると共にARN1aと隣接して配置される。NWの第2部分ARN2は、X軸方向に向けて延伸する細長い帯状の形状を持ち、Y軸方向においてARN1a,ARP1b,ARN1bを挟んでARP2と対向する側でARN1a,ARN1bに連結すると共にARP1bに隣接して配置される。ここで、PWの第2部分ARP2内には、p型の半導体領域給電用拡散層PDFWが形成される。PDFWは、ARP1a,ARP1bに対して十分に給電を行うため、X軸方向のサイズX1がY軸方向のサイズY1よりも大きい略矩形状の形状を備えている。言い換えれば、PDFWは、ARP1aとARP1bの間に挟まれたARN1aに対してY軸方向で対向する区間を含んでいる。同様に、NWの第2部分ARN2内には、n型の半導体領域給電用拡散層NDFWが形成される。NDFWは、ARN1a,ARN1bに対して十分に給電を行うため、X軸方向のサイズがY軸方向のサイズよりも大きい略矩形状の形状を備えている。言い換えれば、NDFWは、ARN1aとARN1bの間に挟まれたARP1bに対してY軸方向で対向する区間を含んでいる。また、第1部分AR1においては、X軸方向に向けて延伸する複数のゲート層GTが配置される。当該複数のGTは、ARP1aとARN1aの境界部分、ARN1aとARP1bの境界部分、ARP1bとARN1bの境界部分の少なくともいずれか1個を跨ぐように配置される。なお、図示は省略するが、Y軸方向において当該GTを挟む両側には当該GTをMISトランジスタのゲートとするソースドレイン領域が適宜形成されている。当該ソースドレイン領域は、PWARP1a,ARP1b内ではn型の半導体領域拡散層となり、NWARN1a,ARN1b内ではp型の半導体領域拡散層となる。さらに、図13では、図10等でも述べたように、X軸方向に沿って複数のカラム回路COL[0],COL[1]が順に並んで配置され、各カラム回路が、前述したPWの第1部分ARP1a,ARP1bおよび第2部分ARP2と、NWの第1部分ARN1a,ARN1bおよび第2部分ARN2を備えた構成となっている。ここでは、このカラム回路の繰り返し配置に伴い、NWの第2部分ARN2がX軸方向において各カラム回路で連続する構成となっている。一方、ARN2内の給電用拡散層NDFWに関しては、ここでは各カラム回路で不連続な構成となっているが、勿論、連続する構成とすることも可能である。なお、図13では、第1部分AR1に含まれるPWARP1a,ARP1bおよびNWARN1a,ARN1bのそれぞれが、並んでY軸方向に一直線上に延伸する両辺を持っているが、当該両辺は必ずしも一直線上である必要はなく、例えば、Y軸方向に向けて階段状に延伸するような形状であってもよい。すなわち、例えばPWのARP1a内に複数のNMISトランジスタをY軸方向に順次形成するような場合でその各NMISトランジスタのトランジスタサイズが異なるような場合には、このサイズの違いに応じて、PWのX軸方向のサイズすなわちゲート幅をY軸方向の位置に依存して適宜変えることで面積効率を高められる場合がある。また、各カラム回路において、給電用拡散層PDFW,NDFWは、ここでは連続的な1本の線状パターンで実現されるが、場合によっては、当該1本の線状パターンをX軸方向のいずれかの箇所で適宜分割することで複数本の線状パターンで実現することも可能である。ただし、PDFW,NDFWの面積は、できるだけ大きい方が望ましいため、1本の線状パターンで実現する方が望ましい。このようなウエル配置およびウエル給電方式を用いることで、例えば、下記1~3のような効果が得られる。図14a、図15a、図16aは、それぞれ図13のウエル配置およびウエル給電方式の効果の一例を示す説明図であり、図14b、図15b、図16bは、それぞれ図14a、図15a、図16aの比較例を示す説明図である。1ある単位レイアウトをX軸方向へ繰り返して配置する際に、当該単位レイアウトにおけるウエルの個数の制約が無くなるため、レイアウトの自由度が向上し、結果的に半導体装置の小面積化が図れる。すなわち、例えば図14bに示すように、1I/O分を単位レイアウトとしてX軸方向に繰り返して配置する際に、この各I/Oの境界部分に給電用拡散層ここではPDFWを設けるような方式を用いると、当該単位レイアウト内のウエルの個数が奇数個である必要性が生じる。すなわち、単位レイアウト内で、X軸方向においてp型ウエルPWとn型ウエルNWが交互に配置されるものとして、その両端が共にPWあるいは共にNWである必要性が生じる。そこで、図13のような方式を用いると、図14aに示すように、単位レイアウト内のウエルの個数が奇数個であっても偶数個であっても、X軸方向への繰り返し配置を問題なく用いることが可能になる。2各ウエル内において、内部に形成される各トランジスタのトランジスタサイズを広い範囲から選択することができすなわちレイアウトの自由度が向上し、結果的に半導体装置の小面積化が図れる。すなわち、例えば図15bに示す比較例では、X軸方向において交互に配置されるPWおよびNWに対して、Y軸方向に延伸する給電用拡散層PDFWおよびNDFWが設けられている。PW,NW内には、適宜MISトランジスタが形成され、当該MISトランジスタのゲート層GTは、例えば、図5に示したSRAMメモリセルにおけるゲート層の延伸方向に併せてX軸方向に延伸させることが望ましい。PW内にはGTの両側にNMISトランジスタのソースドレインとなるn型の半導体領域拡散層NDFが形成され、NW内にはGTの両側にPMISトランジスタのソースドレインとなるp型の半導体領域拡散層PDFが形成される。ここで、各PMISトランジスタおよび各NMISトランジスタのサイズは、ゲート幅によって調整され、このゲート幅は、各NDF,PDFのX軸方向のサイズに該当する。そうすると、図15bのように、Y軸方向に延伸する給電用拡散層PDFW,NDFWを設けると、これが障害となり、各NDF,PDFのX軸方向のサイズを広げることが困難となる。特に、図10および図13に示したようなカラム回路COL[0],COL[1]では、各カラム回路のX軸方向の最大サイズがメモリアレイMARY内のSRAMメモリセルのX軸方向のサイズ図10の例ではSRAMメモリセルの4個分のサイズに制約される。この場合、単純に、PW,NW自体のX軸方向のサイズを広げることでトランジスタサイズを確保するようなことは困難となる。そこで、図13のような方式を用いると、図15aに示すように、前述したような障害Y軸方向の給電用拡散層が無くなるため、PW,NW内の各NDF,PDFをX軸方向に十分に広げることが可能になる。3給電用拡散層自体の面積を十分に確保できるため、例えば、ラッチアップ等に対する耐性が向上し、半導体装置の信頼性を向上させることが可能になる。すなわち、前述した1および2で述べた問題を解決するため、例えば図16bに示すような方式を用いることが考えられる。図16bの比較例では、各PW毎に、Y軸方向の一方の端部において、X軸方向に延伸する給電用拡散層PDFWが配置され、各NW毎に、Y軸方向の他方の端部において、X軸方向に延伸する給電用拡散層NDFWが配置される。しかしながら、この場合、給電用拡散層の面積又は面積比率=給電用拡散層の面積/ウエル面積が小さくなる。そこで、図13のような方式を用いると、図16aに示すように、給電用拡散層の面積を図16bの場合と比べて大きくすることが可能になる。以上、本実施の形態1の半導体装置を用いることで、代表的には、自由度が高いレイアウトを備えた半導体装置を実現可能になる。その結果、半導体装置の小面積化が図れる。実施の形態2《ウエル給電方式の詳細変形例1》図17は、本発明の実施の形態2による半導体装置において、そのウエル配置およびウエル給電方式の概略構成例を示す平面図である。図17に示す半導体装置は、図10におけるCOLCTL,WAMP,SAPMISの領域からDIBF,DOBFの領域までを抽出したものである。図17では、実施の形態1で述べたようなX軸方向に延伸する給電領域がそのY軸方向の両側に位置するウエルに対して給電を行う点と、X軸方向に延伸する給電領域のY軸方向における両側にダミーゲート層を備えた点と、X軸方向に延伸する給電領域に対して更にY軸方向に延伸する給電領域を組み合わせた点とが特徴となっている。図17において、n型ウエルNWは、X軸方向に延伸する細長い帯状の形状を持つ第4部分ARN4と、Y軸方向でARN4を挟む一方の側に配置されARN4との連結部分を持つ第3A部分ARN3aおよび第3B部分ARN3bと、Y軸方向でARN4を挟む他方の側に配置されARN4との連結部分を持つ第3C部分ARN3cを備える。ARN3a,ARN3bは、X軸方向においてp型ウエルPWを間に挟んで配置され、当該PWはY軸方向においてARN4と隣接して配置される。また、X軸方向においてARN3cの両側には共にPWが配置され、当該PWはY軸方向においてARN4と隣接して配置される。図17では、ARN4とARN3cの連結部分の長さW1は、ARN4とARN3aの連結部分の長さW2と異なっており、ARN4とARN3bの連結部分の長さW3とも異なっている。また、各カラム回路例えばCOL[0]内において、Y軸方向でARN4を挟む一方の側に配置されるNWの部分の数と他方の側に配置されるNWの部分の数とは異なっている図17の例では1個の部分と2個の部分。ARN4内には、n型の半導体領域給電用拡散層NDFWが配置され、ARN3a,ARN3b,ARN3cには、当該NDFWならびにNWを介して給電が行われる。このように、X軸方向に延伸する給電領域ARN4からそのY軸方向の両側に設けられたウエルに対して給電を行うことで、この両側のウエルで給電領域を共用化できるため、面積効率を高めることが可能になる。また、ARN4は、図17のように、特に、Y軸方向に進む過程でウエルの幅X軸方向のサイズが異なる箇所やウエルの数が異なる箇所に配置することが有益となる。これによって、レイアウトの自由度の向上すなわちウエル幅やウエル数を柔軟に変更できるや面積効率の向上を実現することが可能になる。また、図17では、図13でも述べたように、PWのNWの境界部分を跨いで並んでX軸方向に延伸する複数のゲート層GTと当該GTのソースドレイン領域となる拡散層PW内ではn型の半導体領域拡散層NDF、NW内ではp型の半導体領域拡散層PDFが配置される。ここで、ARN4のY軸方向での両側において、ARN4とGTとの間には、GTと並んでX軸方向に延伸するダミーゲート層GT_DMYが設けられる。GT_DMYは、GTと異なりMISトランジスタのゲートとして機能しない。具体的には、当該GT_DMYは、そのARN4側にソースドレイン領域となる拡散層を備えない。図17のように、ARN4を設けると、このARN4近辺においてGTのパターン密度が変化し、これに伴い製造ばらつきが増大する恐れがあるが、このようにGT_DMYを設けると、パターン密度をある程度均一に保つことができ、製造プロセスの加工精度を十分に維持することが可能になる。さらに、図17では、各カラム回路COL[0],COL[1]の境界部分におけるPW内にY軸方向に延伸するp型の半導体領域給電用拡散層PDFWが配置され、また、各カラム回路におけるNWの第3C部分ARN3c内にY軸方向に延伸するn型の半導体領域給電用拡散層NDFWが配置される。当該PDFW,NDFWのそれぞれは、Y軸方向のサイズがX軸方向のサイズよりも大きい略矩形状の形状を備えている。このように、X軸方向に延伸する給電領域とY軸方向に延伸する給電領域を組み合わせて用いることで、各ウエルに対して、より効率的に、又は十分に給電を行える場合がある。例えば、Y軸方向に延伸する給電領域を用いずに、全てX軸方向に延伸する給電領域のみで構成した場合、例えば次のような点が懸念される。まず、X軸方向に延伸する給電領域を用いると、Y軸方向のウエルサイズが若干増大する恐れがある。したがって、例えば半導体装置においてY軸方向のサイズに制約があるような場合には、X軸方向に加えて、Y軸方向に延伸する給電領域を適宜用いることが有益となる。次に、X軸方向に延伸する給電領域を用いると、例えば、当該給電領域の給電対象となるウエルにおけるY軸方向のサイズが大きい場合に、当該ウエル内に当該給電領域からの距離が遠くなる部分が生じ得るため、給電能力が不足する恐れがある。このような場合にも、X軸方向に加えて、Y軸方向に延伸する給電領域を適宜用いることが有益となる。また、これらに加えて、図14で述べたように、ある繰り返し単位内のウエルの個数が奇数個の場合には、Y軸方向に延伸する給電領域でもレイアウトの自由度面積効率を十分に確保できる場合がある。このような場合にも、Y軸方向に延伸する給電領域を適宜用いることが有益となる。図17の例において、ARN3c内のNDFWは、例えばSAPMISに対する給電能力をより高めるために設けられている。また、COL[0],COL[1]の境界部分におけるPDFWは、特にWAMP内のNMISトランジスタに対して十分な給電を行うと共に、併せてある程度十分な面積効率も実現できるため設けられている。すなわち、WAMP等の領域では、各カラム回路内のウエルの数が図14で述べたように奇数個であるため各カラム回路の境界部分に給電領域を配置することができ、これによってその両側のカラム回路で当該給電領域を共用化することができるため、面積効率も十分に確保できる。《本実施の形態2の半導体装置の詳細なデバイス構造》図18は、図17の半導体装置において、その一部の領域のより詳細な構成例を示す平面図である。図19aは、図18におけるE-E’間の概略的なデバイス構造例を示す断面図であり、図19bは、図18におけるF-F’間の概略的なデバイス構造例を示す断面図である。図20aは、図18におけるG-G’間の概略的なデバイス構造例を示す断面図であり、図20bは、図18におけるH-H’間の概略的なデバイス構造例を示す断面図である。図18に示す構成例は、図17における領域AREA10を抽出すると共により具体化したものである。図18では、X軸方向において1個のカラム回路COLの範囲が示されており、当該カラム回路のX軸方向における境界部分にそれぞれY軸方向に延伸するp型の半導体領域給電用拡散層PDFW[1],[2]が配置される。この2個のPDFW[1],[2]の間では、X軸方向に沿って順に、n型の半導体領域拡散層NDF[1]、p型の半導体領域拡散層PDF[1]、n型の半導体領域給電用拡散層NDFW[2]、p型の半導体領域拡散層PDF[2]、n型の半導体領域拡散層NDF[2]が配置される。NDFW[2]はY軸方向に延伸する形状を持つ。また、Y軸方向において、NDF[1],PDF[1],NDFW[2],PDF[2],NDF[2]と対向するように、X軸方向に延伸するn型の半導体領域給電用拡散層NDFW[1]が配置される。PDFW[1],NDF[1]はp型ウエルPW内に形成され、PDF[1],NDFW[2],PDF[2],NDFW[1]はn型ウエルNW内に形成され、PDFW[2],NDF[2]はp型ウエルPW内に形成される。これに伴いNWとPWの接合部分が存在するが、実際には、各拡散層および給電用拡散層は、XY平面上において埋め込み絶縁膜素子分離膜STIから露出する形で形成されるため、当該NWとPWの接合部分は、当該STIの下部Z軸方向に存在することになる。NDF[1]とPDF[1]の上部Z軸方向には、PWとNWの接合部分を跨ぐ形で並んでX軸方向に延伸する複数本ここでは2本のゲート層GTが配置される。NDF[1],PDF[1]は、当該GTのソースドレイン領域となる。更に、当該GTとNDFW[1]の間には、当該GTと並んでX軸方向に延伸するダミーゲート層GT_DMYが配置される。GT_DMYはMISトランジスタのゲートとしては機能せず、GT_DMYのNDFW[1]側にはソースドレイン領域となる拡散層が存在しない。同様に、NDF[2]とPDF[2]の上部Z軸方向には、PWとNWの接合部分を跨ぐ形で並んでX軸方向に延伸する複数本ここでは2本のGTが配置される。NDF[2],PDF[2]は、当該GTのソースドレイン領域となる。更に、当該GTとNDFW[1]の間には、当該GTと並んでX軸方向に延伸し、MISトランジスタとして機能しないダミーゲート層GT_DMYが配置される。また、各拡散層および給電用拡散層、ならびに各ゲート層の上部Z軸方向には、適宜、コンタクト層CTが配置される。図19aには、図18における給電用拡散層NDFW[1]の領域をX軸方向のラインで切断した断面構成例が示されている。図19aでは、図18に示した各構成例に加えて、更にその上部Z軸方向のデバイス構造例も併せて示されている。図19aでは、p型半導体基板SUBp上にn型ウエルNWが配置される。半導体基板の主面において、NW内にはn型の半導体領域給電用拡散層NDFWが形成される。また、半導体基板の主面において、NW内には埋め込み絶縁膜素子分離膜STIが形成され、当該STIは、XY平面上で、NDFWを囲むように形成される。半導体基板の主面上には、層間絶縁膜ISL1が堆積され、ISL1内には複数のコンタクト層CTが形成される。複数のCTは、一端が前述したNW内のNDFWにそれぞれ接続される。ISL1上には、第1メタル配線層M1が形成され、当該M1上には層間絶縁膜ISL2が堆積される。複数のCTの他端は、このM1にそれぞれ接続される。当該M1には電源電圧VDDが供給される。図19bには、図18における各拡散層ならびにY軸方向に延伸する給電用拡散層の領域をX軸方向のラインで切断した断面構成例が示されている。図19bでは、図18に示した各構成例に加えて、更にその上部Z軸方向のデバイス構造例も併せて示されている。図19bでは、p型半導体基板SUBp上で、X軸方向に沿って順にp型ウエルPWとn型ウエルNWとp型ウエルPWが配置される。半導体基板の主面において、各PW内にはそれぞれp型の半導体領域給電用拡散層PDFWが形成され、NW内にはn型の半導体領域給電用拡散層NDFWが形成される。また、半導体基板の主面において、PW,NW内には埋め込み絶縁膜素子分離膜STIが形成される。当該STIは、XY平面上で、PDFW,NDFWのそれぞれを囲むように形成される。半導体基板の主面において、PWの一方とNWの上部には、ゲート絶縁膜GOXを介してゲート層GTが形成される。PWの一方とNWの領域内において当該GOXの下部にはMISトランジスタのチャネル領域がそれぞれ存在しており、当該チャネル領域以外の部分にはSTIが配置されている。同様に、PWの他方とNWの上部には、GOXを介してGTが形成される。PWの他方とNWの領域内において当該GOXの下部にはMISトランジスタのチャネル領域がそれぞれ存在しており、当該チャネル領域以外の部分にはSTIが配置されている。また、半導体基板の主面上には、層間絶縁膜ISL1が堆積され、ISL1内には複数ここでは5個のコンタクト層CTが形成される。この内、2個のCTは、一端が前述した各PW内のPDFWにそれぞれ接続され、1個のCTは、一端が前述したNW内のNDFWに接続され、残り2個のCTは、一端が前述した2個のGTにそれぞれ接続される。ISL1上には、複数の第1メタル配線層M1が形成され、当該ISL1,M1上には層間絶縁膜ISL2が堆積される。5個のCTの他端は、当該複数のM1に適宜接続される。この内、CTを介してPDFWに接続されるM1には接地電源電圧VSSが供給され、CTを介してNDFWに接続されるM1には電源電圧VDDが供給される。図20aには、図18におけるn型のソースドレイン拡散層ならびにX軸方向に延伸するn型の給電用拡散層の領域をY軸方向のラインで切断した断面構成例が示されている。図20aでは、図18に示した各構成例に加えて、更にその上部Z軸方向のデバイス構造例も併せて示されている。図20aでは、p型半導体基板SUBp上で、Y軸方向に沿って順にn型ウエルNWとp型ウエルPWが配置される。半導体基板の主面において、PW内にはソースドレイン領域となる複数のn型の半導体領域拡散層NDFが形成され、NW内にはn型の半導体領域給電用拡散層NDFWが形成される。また、半導体基板の主面において、PW,NW内には埋め込み絶縁膜素子分離膜STIが形成される。当該STIは、XY平面上で、NDFWを囲むように形成される。半導体基板の主面において、PW上にはゲート絶縁膜GOXを介して複数ここでは2個のゲート層GTが形成される。この各GTを挟んで両側に位置するPW内に前述したソースドレイン領域となる複数のNDFが配置される。また、半導体基板の主面におけるNWとPWの境界付近には前述したNDFWを囲むSTIが配置され、このSTIの上部において、前述した2個のGTと並ぶようにGOXを介してダミーゲート層GT_DMYが配置される。このように、GT_DMYは、STI上に配置されており、MISトランジスタのゲートとして機能しない。半導体基板の主面上には、層間絶縁膜ISL1が堆積され、ISL1内には複数のコンタクト層CTが形成される。複数のCTの一部は、一端が前述したPW内のソースドレイン領域となる複数のNDFにそれぞれ接続され、他の一部は、一端がNW内のNDFWに接続される。ISL1上には、複数の第1メタル配線層M1が形成され、当該ISL1,M1上には層間絶縁膜ISL2が堆積される。複数のCTの他端は、当該複数のM1に適宜接続される。この内、CTを介してNDFWに接続されるM1には電源電圧VDDが供給される。図20bには、図18におけるp型のソースドレイン拡散層ならびにX軸方向に延伸するn型の給電用拡散層の領域をY軸方向のラインで切断した断面構成例が示されている。図20bでは、図18に示した各構成例に加えて、更にその上部Z軸方向のデバイス構造例も併せて示されている。図20bでは、p型半導体基板SUBp上にn型ウエルNWが配置される。半導体基板の主面において、NW内にはソースドレイン領域となる複数のp型の半導体領域拡散層PDFとn型の半導体領域給電用拡散層NDFWが形成される。また、半導体基板の主面において、NW内には埋め込み絶縁膜素子分離膜STIが形成される。当該STIは、XY平面上で、NDFWを囲むように形成される。半導体基板の主面において、NW上にはゲート絶縁膜GOXを介して複数ここでは2個のゲート層GTが形成される。この各GTを挟んで両側に位置するNW内に前述したソースドレイン領域となる複数のPDFが配置される。また、半導体基板の主面において、NDFWとこれに最も近いPDFの間には前述したNDFWを囲むSTIが配置され、このSTIの上部において、前述した2個のGTと並ぶようにGOXを介してダミーゲート層GT_DMYが配置される。このように、GT_DMYは、STI上に配置されており、MISトランジスタのゲートとして機能しない。半導体基板の主面上には、層間絶縁膜ISL1が堆積され、ISL1内には複数のコンタクト層CTが形成される。複数のCTの一部は、一端が前述したNW内のソースドレイン領域となる複数のPDFにそれぞれ接続され、他の一部は、一端がNW内のNDFWに接続される。ISL1上には、複数の第1メタル配線層M1が形成され、当該ISL1,M1上には層間絶縁膜ISL2が堆積される。複数のCTの他端は、当該複数のM1に適宜接続される。この内、CTを介してNDFWに接続されるM1には電源電圧VDDが供給される。以上、本実施の形態2の半導体装置を用いることで、代表的には、実施の形態1の場合と同様に、X軸方向に延伸する給電領域に伴い自由度が高いレイアウトを備えた半導体装置を実現可能になる。その結果、半導体装置の小面積化が図れる。また、ダミーゲート層を用いることにより製造ばらつきを低減でき、更に、X軸方向に加えてY軸方向に延伸する給電領域を用いることで給電領域の更なる効率化を図れる場合がある。実施の形態3《ウエル給電方式の詳細変形例2》図21aは、本発明の実施の形態3による半導体装置において、そのウエル配置およびウエル給電方式の構成例を示す平面図であり、図21bは図21aの比較例を示す平面図である。図21aに示す半導体装置は、図13で述べたようなウエル給電方式に対してゲート2度切りマスクパターンGTREを組み合わせた点が特徴となっている。まず、図21bに示す比較例では、図15aの場合と同様に、X軸方向においてPWおよびNWが交互に配置され、当該PW,NWをY軸方向で挟む一方の側に、X軸方向に延伸すると共に当該NWに連結する給電領域が配置され、他方の側に、X軸方向に延伸すると共に当該PWに連結する給電領域が配置される。当該NW用の給電領域は、X軸方向に延伸するNWとその内部に形成されたn型の半導体領域給電用拡散層NDFWを備え、当該PW用の給電領域は、X軸方向に延伸するPWとその内部に形成されたp型の半導体領域給電用拡散層PDFWを備える。給電領域以外のPW,NW内には、適宜MISトランジスタが形成される。当該MISトランジスタのゲート層GTは、図15aで述べたようにX軸方向に延伸する。また、PW内にはGTの両側にNMISトランジスタのソースドレインとなるn型の半導体領域拡散層NDFが形成され、NW内にはGTの両側にPMISトランジスタのソースドレインとなるp型の半導体領域拡散層PDFが形成される。ここで、各PMISトランジスタおよび各NMISトランジスタのサイズは、ゲート幅によって調整され、このゲート幅は、各NDF,PDFのX軸方向のサイズに該当する。図15aで述べたように、X軸方向に延伸する給電領域を用いることで、このゲート幅のサイズの可変範囲が増大し、レイアウトの自由度を高めることが可能になる。ただし実際には、図18bに示すように、通常の製造プロセスを用いると、ゲート層GTの端部が丸みを帯びたパターンになり得るため、拡散層例えばNDFの境界とGTの端部との距離WW2をある程度確保する必要がある。この場合、その分だけゲート幅の可変範囲が減少することになる。そこで、図18aに示すように、ゲート2度切りマスクパターンGTREを用いると、拡散層例えばNDFの境界とGTの端部との距離WW1を図18bの場合よりも短くすることができるため、レイアウトの自由度を更に高めることが可能になる。《本実施の形態3による半導体装置の製造方法》図22は、図21aに示す半導体装置の製造方法の一例を示す説明図であり、図23は、図22に続く半導体装置の製造方法の一例を示す説明図である。図22において、ステップS101では、まず、半導体基板図示せず上にp型ウエルPWおよびn型ウエルNWが形成され、当該PWの一部の領域PW露出部分および当該NWの一部の領域NW露出部分を除いて埋め込み絶縁膜素子分離膜STIが形成される。次いで、ステップS102では、フォトリソグラフィ工程マスク加工等を介して、並んでX軸方向に延伸する線状パターンとなる複数本ここでは2本のゲート層GTが形成される。なお、実際には、当該GTの形成に先だって、当該GTのZ軸方向の下部にゲート絶縁膜図示せずが形成される。ゲート絶縁膜は、例えばハフニウム系等の高誘電率膜で構成され、GTは金属膜又は複数の金属からなる積層膜等で形成される。続いて、ステップS103では、フォトリソグラフィ工程マスク加工によって、GTの一部を露出させるレジスト膜が塗布される。この際に、前述したようなゲート2度切りマスクパターンGTREが用いられる。次いで、図23のステップS104において、ドライエッチング装置等を用いて当該レジスト膜をマスクとしてGTのエッチングが行われ、その後、当該レジスト膜が除去される。このゲート2度切り加工によって、前述した2本のGTから3本のGTが生成されると共に、前述したように、各GTとそれに対応する拡散層この段階ではPW露出部分又はNW露出部分の境界との距離を短縮することが可能になる。続いて、図23のステップS105において、イオン注入装置等を用いて当該GTの両脇に位置するPW露出部分に対してリンPやヒ素As等の不純物が注入され、また、当該GTの両脇に位置するNW露出部分に対してボロンB等の不純物が注入される。これによって、当該PW露出部分はソースドレイン用のn型の半導体領域拡散層NDFとなり、当該NW露出部分はソースドレイン用のp型の半導体領域拡散層PDFとなる。さらに、イオン注入装置等を用いて、X軸方向に延伸するNW露出部分に対してリンPやヒ素As等の不純物が注入され、また、X軸方向に延伸するPW露出部分に対してボロンB等の不純物が注入される。これによって、当該NW露出部分はn型の半導体領域給電用拡散層NDFWとなり、当該PW露出部分はp型の半導体領域給電用拡散層PDFWとなる。次いで、ステップS106において、プラズマCVD装置等を用いて半導体基板の主面上に層間絶縁膜ISL1が堆積され、その後、フォトリソグラフィ工程によって、NDF,PDF,NDFW,PDFW,GTの所定の箇所に向けてコンタクトホールがISL1内に形成される。そして、当該コンタクトホールに対して、例えばチタンTI、窒化チタン、タングステンW等を組み合わせた積層膜等からなるコンタクト層CTが埋め込まれる。なお、ここでは、ゲートファースト法と呼ばれる方法を用いた例で説明を行ったが、ゲートラスト法と呼ばれる方法を用いることも可能である。ゲートラスト法を用いた場合には、一旦、ダミーのポリシリコンを用いてゲート層、ソースドレイン拡散層NDF,PDFならびに層間絶縁膜ISL1の厚み方向の一部を形成したのち、当該ダミーのポリシリコンを除去し、これによってISL1の一部内に空いた溝に金属膜からなるゲート層メタルゲートGTが埋め込まれる。または、このメタルゲートの埋め込みに先だってゲート絶縁膜の埋め込みも行われる。すなわち、図23で述べたステップS105の手順この段階でメタルゲートや加えてゲート絶縁膜が形成されるや、図22で述べたステップS102の手順この段階でゲート絶縁膜の形成が不要な場合があるが若干変わることになる。以上、本実施の形態3の半導体装置を用いることで、代表的には、実施の形態1の場合と比べて、更に自由度が高いレイアウトを備えた半導体装置を実現可能になる。その結果、半導体装置の小面積化が図れる。なお、図22および図23で述べたゲート2度切り加工は、図5で述べたSRAMメモリセルに対するゲート2度切り加工と同一の工程で行うことが可能である。実施の形態4《半導体装置全体のウエル配置方式》本実施の形態4では、実施の形態1~3で述べたような各種特徴を含む半導体装置の全体的なウエル配置方式について説明する。図24aは、本発明の実施の形態4による半導体装置において、そのウエル配置方式の基本概念の一例を示す平面図であり、図24bは、図24aの比較例となるウエル配置方式を示す平面図である。図24a、図24bでは、Y軸方向において順に、図7に示したようなメモリアレイMARYと、MARY内の複数のビット線対に対して信号の送受信を行うカラム制御ユニットCOLUCOLU’が配置されている。前述したように、特に最小加工寸法が28nm以下の製造プロセスを用いる場合、十分な加工精度を保つためには半導体装置全体でゲート層の延伸方向を同一方向に揃えることが望ましい。この場合、比較例となる図24bに示すように、COLU’において、p型ウエルPWとn型ウエルNWがY軸方向において交互に並んで配置され、PWとNWの境界ラインがX軸方向に延伸する横縞構造のウエル配置方式を用いると、レイアウトの自由度が低下し、結果的に半導体装置の小面積化が困難となる恐れがある。図26a~図26cは、図24bのウエル配置方式を用いた場合の問題点の一例を表す説明図である。図26a、図26bには、2段接続されたCMIS型インバータ回路IV1,IV2のそれぞれ異なるレイアウト構成例が示されている。図26aでは第1メタル配線層M1で形成される電源配線VDD,VSSがY軸方向に延伸しており、図26bではM1で形成される電源配線VDD,VSSがX軸方向に延伸している。ここで、CMIS型インバータ回路の段数を更に増やす場合を想定する。図26aのレイアウトを用いた場合、後段のIV2の出力ノードOTここではM1からの信号を次段に伝送させる際に、X軸方向は電源配線ここではVDDによって阻まれ、Y軸方向もこの電源配線VDD,VSSと各MISトランジスタのソースノードとを接続する配線X軸方向に延伸する配線M1によって阻まれる。一方、図26bのレイアウトを用いた場合には、後段のIV2の出力ノードOTここではM1からの信号を次段に伝送させる際に、X軸方向は特に障壁が無いが、Y軸方向は、図26cに示すように電源配線ここではVDDによって阻まれることになる。特に、カラム制御ユニットCOLU’等では、MARYに伴いX軸方向のサイズに制約が加わるため、X軸方向に伝送させるよりもY軸方向に伝送させる方が望ましい。したがって、図26a、bのようなレイアウトを用いた場合には、前述したようにCMIS型インバータ回路の段数を増やす際にM1の上層配線第2メタル配線層を用いる必要があり、レイアウトの自由度が低下し、結果的に半導体装置の小面積化が困難となる恐れがある。そこで、図24aに示すようなウエル配置方式を用いることが有益となる。図24aでは、COLUにおいて、p型ウエルPWとn型ウエルNWがX軸方向において交互に並んで配置され、PWとNWの境界ラインがY軸方向に延伸する縦縞構造のウエル配置方式が用いられる。図25a、図25bは、図24aのウエル配置方式を用いた場合の効果の一例を表す説明図である。図25aには、2段接続されたCMIS型インバータ回路IV1,IV2のレイアウト構成例が示され、図25bには、4段接続されたCMIS型インバータ回路IV1~IV4のレイアウト構成例が示される。図25a、図25bでは、第1メタル配線層M1で形成される電源配線VDD,VSSがY軸方向に延伸しており、IV1~IV4が、Y軸方向に順次配置されている。このように、図24aのウエル配置方式を用いると、CMIS型インバータ回路の段数を増やす際にM1の上層配線第2メタル配線層を用いる必要が無く、M1までの配線で実現することが可能となる。更に、各ゲート層GTをNWとPWの境界を跨ぐ形で配置し、これをPMISトランジスタとNMISトランジスタの共通ゲートとすることで、図26a~図26cのように、PMISトランジスタとNMISトランジスタのゲート層を個々に設ける場合と比べて各CMIS型インバータ回路を高い面積効率で実現できる。これらの結果、レイアウトの自由度が向上し、結果的に半導体装置の小面積化が実現可能となる。《カラム制御回路ブロックのウエル配置方式》図27は、本発明の実施の形態4による半導体装置において、図8および図9のカラム制御回路ブロックにおける概略的なウエル配置の構成例を示す平面図である。図27の構成例は、前述した図10の構成例とほぼ同様なものであり、主に図10の構成例に対してゲート層GTの配置方式を明示したものとなっている。また、図27の構成例では、図10の構成例における一部の給電領域Y軸方向に延伸する給電領域の記載が省略されている。図27に示すように、カラム制御回路ブロックでは、全体として可能な限り、X軸方向に延伸するゲート層GTに対して前述した縦縞構造のウエル配置が用いられている。そして、この縦縞構造のウエル配置に対して、よりレイアウトの自由度を向上させるために、これまでの各実施の形態で述べたようなX軸方向に延伸する給電領域図27のWPAn,WPApを設けることが有益となる。《ワード線駆動回路ブロックのウエル配置およびウエル給電方式》図28aは、本発明の実施の形態4による半導体装置において、図3のワード線駆動回路ブロックのウエル配置およびウエル給電に関する概略的なレイアウト構成例を示す平面図であり、図28bは、図28aにおけるI-I’間の概略的なデバイス構造例を示す断面図である。図28aに示すワード線駆動回路ブロックWLDBKでは、X軸方向に沿って順に複数のp型ウエルPWと複数のn型ウエルNWが交互に配置されている。各ウエル上には、PWとNWの境界を跨いでX軸方向に延伸するゲート層GTが適宜配置される。また、各PW内にはY軸方向に延伸するp型の半導体領域給電用拡散層PDFWが配置され、各NW内にはY軸方向に延伸するn型の半導体領域給電用拡散層NDFWが配置される。図28bには、図28aに示したウエルおよびその給電部分に加えて、その上部Z軸方向のデバイス構造も併せて示されている。図28bでは、p型半導体基板SUBp上で、X軸方向に沿ってPWとNWが交互に連続して配置される。半導体基板の主面において、各PW内にはそれぞれPDFWが形成され、各NW内にはそれぞれNDFWが形成される。また、半導体基板の主面において、PW,NW内には埋め込み絶縁膜素子分離膜STIが形成され、当該STIは、XY平面上で、NDFW,PDFWのそれぞれを囲むように形成される。半導体基板の主面上には、層間絶縁膜ISL1が堆積され、ISL1内には複数のコンタクト層CTが形成される。複数のCTの一部は、一端が前述した各PW内のPDFWにそれぞれ接続され、複数のCTの他の一部は、一端が前述した各NW内のNDFWにそれぞれ接続される。ISL1上には、第1メタル配線層M1が形成され、当該ISL1,M1上には層間絶縁膜ISL2が堆積される。ISL2上には、第2メタル配線層M2が形成され、当該ISL2,M2上には層間絶縁膜ISL3が堆積される。ISL3上には、第3メタル配線層M3が形成される。また、ISL2内にはM1とM2を接続するための第1ビア層V1が形成され、ISL3内にはM2とM3を接続するための第2ビア層V2が形成される。ここで、前述した各PW内のPDFWに一端が接続された各CTは、他端がM1、V1、M2、V2を順に介してM3に接続されている。当該M3は、ここではX軸方向に延伸する1本の配線となっており、当該M3に対して前述した各PW内のPDFWが共通に接続される。当該M3には接地電源電圧VSSが供給される。一方、前述した各NW内のNDFWに一端が接続された各CTは、他端がM1、V1を順に介してM2に接続されている。当該M2は、ここでは並んでY軸方向に延伸する複数の配線となっている。ただし、当該複数のM2は、図示しない領域において共通に接続される。当該M2には電源電圧VDDが供給される。《全体制御回路ブロックのウエル配置および給電方式》図29aは、本発明の実施の形態4による半導体装置において、図3の全体制御回路ブロックのウエル配置およびウエル給電に関する概略的なレイアウト構成例を示す平面図であり、図29bは、図29aにおけるJ-J’間の概略的なデバイス構造例を示す断面図である。図29aに示す全体制御回路ブロックCTLBKも、図28aの場合と同様に、X軸方向に沿って順に複数のp型ウエルPWと複数のn型ウエルNWが交互に配置されている。各ウエル上には、PWとNWの境界を跨いでX軸方向に延伸するゲート層GTが適宜配置される。また、各PW内にはY軸方向に延伸するp型の半導体領域給電用拡散層PDFWが配置され、各NW内にはY軸方向に延伸するn型の半導体領域給電用拡散層NDFWが配置される。図29bには、図29aに示したウエルおよびその給電部分に加えて、その上部Z軸方向のデバイス構造も併せて示されている。図29bのデバイス構造例は、前述した図28bのデバイス構造例と比較して交互に配置される各ウエルの数が異なっており、これを除いた基本的な構造は図11の場合と同様である。以上のように、ワード線駆動回路ブロックWLDBKおよび全体制御回路ブロックCTLBKでは、図24aで述べたような縦縞構造のウエル配置が用いられており、これによって効率的なレイアウトを実現している。ただし、当該ブロック内の各ウエルは、Y軸方向のサイズが大きくなり得るため、ここでは、Y軸方向に延伸する給電領域給電用拡散層が用いられている。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、これまでの各実施の形態では、メモリユニットとしてSRAMを例に説明を行ったが、勿論、DRAMDynamicRandomAccessMemoryを代表とする各種揮発性メモリや、フラッシュメモリを代表とする各種不揮発性メモリに対しても同様に適用可能である。また、ここでは、メモリユニットを搭載したSOC等の半導体装置を例に説明を行ったが、メモリユニット単体からなる半導体記憶装置に対しても同様に適用可能であり、場合によってはメモリユニットを備えないロジック系の半導体装置に対しても適用可能である。"