"ワード線が接続されるゲート端子並びに、ソース又はドレインの第1端子及び第2端子を有するメモリセルトランジスタと、前記第1端子に接続されたローカルビット線とを含む第1回路部と、グローバルビット線を含み、前記ローカルビット線を前記グローバルビット線に接続し、前記グローバルビット線を用いて前記メモリセルトランジスタのデータの書き込み及び読み出しを行う第2回路部と、を有し、前記第2回路部は、前記グローバルビット線の電圧が印加されるトランジスタに、耐圧を電源電圧としたトランジスタが用いられ、前記データの書き込みを行うときには、前記第1端子に前記ローカルビット線を介して接続される前記グローバルビット線に前記電源電圧以下の電圧を印加し、前記第2端子に前記電源電圧よりも高い電圧を印加することを特徴とする半導体記憶装置。前記データの読み出し時に、前記第2端子を接地電圧とし、前記第1端子に前記ローカルビット線を介して接続される前記グローバルビット線に前記電源電圧以下の電圧を印加することを特徴とする請求項1に記載の半導体記憶装置。前記第1回路部は、ゲート入力信号に基づいて前記ローカルビット線と前記グローバルビット線とを接続するスイッチング素子を含み、前記データの書き込みを行うときには、前記ゲート入力信号の電圧が前記グローバルビット線の電圧を上回るようにすることを特徴とする請求項1又は2に記載の半導体記憶装置。前記ゲート入力信号を前記電源電圧とすると共に前記グローバルビット線を前記接地電圧とすることを特徴とする請求項3に記載の半導体記憶装置。1個の前記メモリセルトランジスタで単一ビットの前記データを記憶することを特徴とする請求項1乃至4のいずれかに記載の半導体記憶装置。ところで、上記のような不揮発性メモリのグローバルビット線には、読み出し時にローカルビット線の電圧を検出するローカルセンスアンプや、書き込み及び読み出し時にそれぞれグローバルビット線に所定電圧を印加するバッファ回路等が繋がっている。こういった回路部内の、少なくともグローバルビット線の電圧が印加されるトランジスタには、書き込み時にグローバルビット線に印加される高電圧を考慮し、書き込み時の印加電圧に対して耐圧を有するものが用いられる。しかし、このような耐圧の高いトランジスタは、耐圧の低いトランジスタに比べ、同じ電圧を印加してもその動作速度が遅くなる。このようなトランジスタを上記のようなグローバルビット線に繋がるローカルセンスアンプ等の回路部に用いているため、その分、読み出し時には、その読み出し動作に時間を要してしまい得る。本発明の一観点によれば、ワード線が接続されるゲート端子並びに、ソース又はドレインの第1端子及び第2端子を有するメモリセルトランジスタと、前記第1端子に接続されたローカルビット線とを含む第1回路部と、グローバルビット線を含み、前記ローカルビット線を前記グローバルビット線に接続し、前記グローバルビット線を用いて前記メモリセルトランジスタのデータの書き込み及び読み出しを行う第2回路部と、を有し、前記第2回路部は、前記グローバルビット線の電圧が印加されるトランジスタに、耐圧を電源電圧としたトランジスタが用いられ、前記データの書き込みを行うときには、前記第1端子に前記ローカルビット線を介して接続される前記グローバルビット線に前記電源電圧以下の電圧を印加し、前記第2端子に電源電圧よりも高い電圧を印加する半導体記憶装置が提供される。開示の半導体記憶装置により、メモリセルトランジスタからのデータの読み出しを高速化することが可能になる。以下、フラッシュメモリを例に、図面を参照して説明する。図1はフラッシュメモリの構成例を示す図である。フラッシュメモリ100は、複数のメモリセルトランジスタを含むメモリセルアレイ121を有するメモリコア120、及びメモリコア120の動作を制御する各種回路部を備えている。図1の例では、コマンド生成回路101、テストモード制御回路102、データ入出力回路103が設けられている。更に図1の例では、内部電圧生成回路104、CAMContentAddressableMemoryアクセス制御回路105、CAM106、動作制御回路107、アドレスコントローラ108、アドレス生成回路109、バス制御回路110が設けられている。コマンド生成回路101は、メモリコア120を制御する各種コマンドを生成する。コマンド生成回路101には、信号クロック信号CLK、信号チップイネーブル信号CEX、及び信号ライトイネーブル信号WEXが入力される。更に、コマンド生成回路101には、アドレス端子FA00-FA20からアドレス信号が入力され、後述のテストモード時等にデータ入出力回路103とバス制御回路110の間でやり取りされる信号が入力される。コマンド生成回路101は、これらの信号を用い、メモリコア120のメモリセルアレイ121に対する読み出しを制御する信号読み出し信号RD、書き込みを制御する信号プログラム信号PGM、消去を制御する信号消去信号ERS等を生成する。また、コマンド生成回路101は、例えば、テストモード制御回路102を起動する信号テストモード信号TMを生成する。テストモード制御回路102は、信号TMに基づき、アドレス端子FA00-FA20から入力されるアドレス信号を用いて、フラッシュメモリ100の内部状態初期値を設定するための信号テスト信号TSを生成する。例えば、信号TSは、内部電圧生成回路104、CAMアクセス制御回路105、動作制御回路107に入力され、内部電圧生成回路104での内部電圧の設定生成に用いられる。データ入出力回路103は、書き込み時には、データ入力端子DIN00-DIN15から入力される書き込みデータを、入力データ線DTinに出力する。また、データ入出力回路103は、読み出し時には、メモリコア120から読み出され出力データ線DToutを介して送られてくる読み出しデータを、データ出力端子DO00-DO15に出力する。内部電圧生成回路104は、電源電圧VDD及び接地電圧VSS、並びにCAM106に記憶されている所定の設定情報SIに基づき、フラッシュメモリ100で用いられる内部電圧を設定する。内部電圧生成回路104は、例えば、メモリセルアレイ121に対する書き込み及び読み出し時に、メモリセルアレイ121内のメモリセルトランジスタに接続されるワード線WLに対して印加する電圧を設定する。例えば、書き込み及び読み出し時にワード線WLに印加する電圧は、いずれも電源電圧VDDよりも高い電圧に設定される。また、内部電圧生成回路104は、例えば、メモリセルアレイ121に対する書き込み及び読み出し時に、メモリセルアレイ121内のメモリセルトランジスタに接続されるソース線SLに対して印加する電圧を設定する。例えば、ソース線SLに印加する電圧は、接地電圧VSS、或いは電源電圧VDDよりも高い電圧に設定される。また、内部電圧生成回路104は、例えば、メモリセルアレイ121内のメモリセルトランジスタに接続されるローカルビット線及びグローバルビット線GBLをプリチャージする際の電圧プリチャージ電圧を設定する。例えば、プリチャージ電圧は、電源電圧VDDの1/2等、電源電圧VDD以下に設定される。このほか、内部電圧生成回路104は、書き込み、読み出し、プリチャージを行うための各種電圧の設定を行う。CAMアクセス制御回路105は、信号TSに基づき、CAM書き込みコマンドをCAM106に出力する。CAM106は、コマンド生成回路101からの要求に応答して、内部電圧設定のために記憶している所定の設定情報SIを内部電圧生成回路104に出力する。動作制御回路107は、コマンド生成回路101からの信号RD、信号PGM及び信号ERSに基づき、或いはそれらと信号TSに基づき、メモリコア120を制御する各種信号を含む信号メモリコア制御信号MCを出力する。アドレスコントローラ108は、コマンド生成回路101からの信号RD、信号PGM及び信号ERSに基づき、複数のグローバルビット線GBLのうち、いずれかを選択する信号内部アドレス信号IAを生成する。アドレス生成回路109は、アドレス端子FA00-FA20から入力されるアドレス信号、アドレスコントローラ108で生成される信号IAに基づき、ロウrowアドレス信号RA及びコラムアドレス信号CAを生成する。ロウアドレス信号RAは、ワード線WL及びソース線SLの選択に用いられる。コラムアドレス信号CAは、メモリセルアレイ121内のローカルビット線、及びローカルビット線に接続されるグローバルビット線GBLの選択に用いられる。メモリコア120は、メモリセルアレイ121、X制御回路122、Y制御回路123、リードライトアンプ124を有している。メモリセルアレイ121は、複数のセクタを有している。各セクタには、ワード線WL、ソース線SL、ローカルビット線に接続された、複数のメモリセルトランジスタが設けられる。1本のグローバルビット線GBLには、少なくとも1つのセクタが接続される。X制御回路122は、動作制御回路107からのメモリコア120を制御する信号MC、及びロウアドレス信号RAに基づき、選択されたワード線WL及びソース線SLに、内部電圧生成回路104で設定された所定電圧を印加する。Y制御回路123は、メモリコア120を制御する信号MC、及びコラムアドレス信号CAに基づき、メモリセルアレイ121内の選択されたローカルビット線に対し、内部電圧生成回路104で設定された所定電圧の選択信号SECYを印加する。また、Y制御回路123は、信号MC及びコラムアドレス信号CAに基づき、選択されたグローバルビット線GBLに対し、リードライトアンプ124を用いて、内部電圧生成回路104で設定された所定電圧を印加する。更に、Y制御回路123は、選択されたローカルビット線とグローバルビット線GBLとを繋ぐローカルセンスアンプ部等の回路部に対し、内部電圧生成回路104で設定された所定電圧の各種信号を印加する。バス制御回路110は、読み出し時には、リードライトアンプ124から受ける読み出しデータDOを出力データ線DToutに出力する。バス制御回路110は、書き込み時には、入力データ線DTinを介して受ける書き込みデータDIをリードライトアンプ124に出力する。続いて、上記のような構成を有するフラッシュメモリに設けられるメモリセルアレイについて、より詳細に説明する。まず、グローバルビット線に比較的耐圧の高いトランジスタ高耐圧トランジスタが接続される場合のメモリセルアレイの一例について、図2を参照して説明する。図2はメモリセルアレイの一例を示す図である。尚、図2において、太線で示したトランジスタが高耐圧トランジスタであり、細線で示したトランジスタが低耐圧トランジスタである。この点の詳細については後述する。ここでは図2に例示するメモリセルアレイ121Aの構成を、複数ここでは一例として2本のみ図示のグローバルビット線GBLのうち、1本のグローバルビット線GBL0に接続される回路部を例にして説明する。メモリセルアレイ121Aは、メモリセル部130、セクタセレクタSSEL部140、ローカルセンスアンプLSA部150を有している。メモリセル部130は、複数のメモリセルトランジスタ131を含む。各メモリセルトランジスタ131は、フローティングゲートFG及びコントロールゲートCGを備えているゲート端子G。フローティングゲートFGには、チャネルホットエレクトロンが注入される。コントロールゲートCGは、チャネルへの電界印加に用いられる。各メモリセルトランジスタ131では、フローティングゲートFGのチャネルホットエレクトロンの有無によって、0又は1の単一1ビットデータの記憶状態を得る。各メモリセルトランジスタ131のコントロールゲートCGゲート端子にはワード線WLWL0-WL3が接続され、ソース端子Sにはソース線SLが接続され、ドレイン端子Dには、ローカルビット線LBLLBL0-LBL3が接続されている。SSEL部140のローカルビット線LBL0-LBL3にはそれぞれ、nチャネル型MOSMetalOxideSemiconductorトランジスタnMOSトランジスタ141が接続されている。各nMOSトランジスタ141は、そのゲート端子にそれぞれ信号S0-S3選択信号SECYが入力され、信号S0-S3によってオン、オフが制御される。書き込み及び読み出し時には、nMOSトランジスタ141のオン、オフによって、ローカルビット線LBL0-LBL3のいずれかが選択され、接続ビット線CBL0に接続される。選択されたローカルビット線LBLに接続されているメモリセルトランジスタ131のうち、ワード線WL0-WL3のいずれかに所定電圧が印加されて選択される一のメモリセルトランジスタ131に対し、書き込み、読み出しが行われる。LSA部150は、第1~第5のnMOSトランジスタ151A,152A,153,154A,155を含む。第1のnMOSトランジスタ151Aは、接続ビット線CBL0とグローバルビット線GBL0との間に設けられている。このnMOSトランジスタ151Aのゲート端子には、ローカルビット線LBLのプリチャージ、又は書き込みを制御する信号プリチャージ信号又は書き込み信号PR0が入力される。プリチャージの際は、信号PR0でnMOSトランジスタ151Aがオン状態とされ、所定のプリチャージ電圧が印加されたグローバルビット線GBL0が、接続ビット線CBL0を介して、SSEL部140で選択されたローカルビット線LBLに接続される。書き込み及び読み出しの際は、信号PR0でnMOSトランジスタ151Aがオン状態とされ、所定の書き込み電圧が印加されたグローバルビット線GBL0が、接続ビット線CBL0を介して、SSEL部140で選択されたローカルビット線LBLに接続される。LSA部150の第2のnMOSトランジスタ152Aは、接続ビット線CBL0に接続され、そのゲート端子に入力される信号読み出し信号RD0によってオン、オフが制御される。メモリセルトランジスタ131からのデータの読み出し時には、読み出し信号RD0によってこのnMOSトランジスタ152Aがオン状態とされる。SSEL部140で選択され、接続ビット線CBL0に接続されたローカルビット線LBLの電圧が、このオン状態のnMOSトランジスタ152Aを介して、第3のnMOSトランジスタ153のゲート端子に入力される。LSA部150の第3のnMOSトランジスタ153は、そのゲート端子に繋がるローカルビット線LBLの電圧、即ちそのローカルビット線LBLに接続された、データを読み出すメモリセルトランジスタ131の記憶状態に応じた電圧によって、オン、オフする。nMOSトランジスタ153のドレイン端子は、信号センスアンプ起動信号SAEがゲート端子に入力される第4のnMOSトランジスタ154Aに接続されている。nMOSトランジスタ153のドレイン電圧は、信号SAEでオン状態とされたnMOSトランジスタ154Aによって、グローバルビット線GBL0に伝達される。LSA部150の第5のnMOSトランジスタ155は、そのゲート端子に入力される信号リセット信号Rによってオン、オフが制御される。このnMOSトランジスタ155は、読み出し終了後、信号Rによってオン状態とされる。nMOSトランジスタ155がオン状態とされることで、nMOSトランジスタ152A及び接続ビット線CBL0を介して繋がるローカルビット線LBLを、接地電圧VSSにクランプし、リセットする。尚、LSA部150には、信号PR1がゲート端子に入力されるnMOSトランジスタ151Aa、及び信号RD1がゲート端子に入力されるnMOSトランジスタ152Aaを介して、更に別のSSEL部及びメモリセル部図示せずが接続される。即ち、この例では、1本のグローバルビット線GBL0に、LSA部150を共有する一対のセクタSSEL部、メモリセル部が繋がっている。図示を省略するもう一方のメモリセル部の、SSEL部で選択されるローカルビット線に接続されワード線で選択されたメモリセルトランジスタに対しても、グローバルビット線GBL0を用い、上記同様の書き込み、読み出しが可能になっている。また、ここでは1本のグローバルビット線GBL0に着目し、このグローバルビット線GBL0に接続される回路部についてその構成を説明したが、他のグローバルビット線GBL1等に接続される回路部についても、上記同様の構成とすることができる。続いて、上記のような構成を有するメモリセルアレイ121Aでの書き込み動作について説明する。ここでは、便宜上、グローバルビット線GBL0を用い、ワード線WL0とローカルビット線LBL0に接続されたメモリセルトランジスタ131に対して書き込みを行う場合を例にして説明する。図3及び図4は図2に示すメモリセルアレイでの書き込み動作の一例の説明図である。図3において、Aは書き込みを行うメモリセルトランジスタとそれに接続されている回路部の一例を示す図、B~Dは書き込みを行わないメモリセルトランジスタとそれに接続されている回路部の一例を示す図である。尚、上記図2同様、この図3においても、高耐圧トランジスタを太線で示している。また、図4は書き込み時の動作波形の一例を示す図である。まず、メモリセルアレイ121Aにおける、書き込み時に選択されるグローバルビット線GBL選択グローバルビット線GBL0を含む回路部での0の書き込み動作を、図3A,B及び図4を参照して説明する。電源電圧VDDは、例えば、1.2Vに設定される。書き込み動作時には、まず、全てのローカルビット線LBLLBL0-LBL3のnMOSトランジスタ141の選択信号SECYS0-S3をLレベルにする図4I。ここでは一例として、全ての選択信号SECYS0-S3を接地電圧VSS0Vとする。これにより、全てのnMOSトランジスタ141をオフ状態にする。次いで、書き込みを行うメモリセルトランジスタ131に繋がるローカルビット線LBL選択ローカルビット線LBL0のnMOSトランジスタ141の選択信号SECYS0をHレベル、ここでは一例として9.3Vにする図3A及び図4II。同時に、書き込みを行うメモリセルトランジスタ131に繋がるワード線WL選択ワード線WL0をHレベル、ここでは一例として9.3Vにする図3A,B及び図4II。書き込みを行わないメモリセルトランジスタ131に繋がるローカルビット線LBL非選択ローカルビット線LBL1-LBL3のnMOSトランジスタ141の選択信号SECYS1-S3は接地電圧VSS0Vのままとする図3B及び図4II。次いで、選択グローバルビット線GBL0をHレベル、ここでは一例として5Vにする図3A,B及び図4III。nMOSトランジスタ151Aは、信号PR0をHレベル、ここでは一例として9.3Vとし、オン状態としておく。選択グローバルビット線GBL0がHレベル5Vとされることで、オン状態のnMOSトランジスタ151A、接続ビット線CBL0、及びオン状態のnMOSトランジスタ141を介して、選択ローカルビット線LBL0もHレベル5Vとなる図3A及び図4III。nMOSトランジスタ141がオフ状態とされている非選択ローカルビット線LBL1-LBL3は、接地電圧VSS0Vのままである図3B及び図4III。このようにして選択ローカルビット線LBL0がHレベル5Vとされることで、選択ワード線WL0でオン状態とされているメモリセルトランジスタ131に対し、ローカルビット線LBL0側からソース線SL側に書き込み電流が流れる。そして、そのメモリセルトランジスタ131のフローティングゲートFGにチャネルホットエレクトロンが注入され、そのメモリセルトランジスタ131に対する書き込みが行われる。このとき、ソース線SLは、接地電圧VSS0Vにクランプしておく。或いは、抵抗を挿入して書き込み電流が大量に流れるのを抑制するが、この場合は、ソース線SLが0.5V程度上昇するようになる図3A及び図4III。書き込み後は、一旦全てのローカルビット線LBL0-LBL3のnMOSトランジスタ141の選択信号SECYS0-S3を接地電圧VSS0Vとして各nMOSトランジスタ141をオフ状態にする図4IV。その後、再び選択信号SECYS0-S3を元の所定電圧に戻す図4V。一方、選択されていないグローバルビット線GBL非選択グローバルビット線GBL1を含む回路部では、図3C,D及び図4に示すようになる。即ち、上記のような書き込み動作の際、非選択グローバルビット線GBL1はLレベル、ここでは一例として接地電圧VSS0Vとされる図3C,D及び図4III。そのため、非選択グローバルビット線GBL1に接続ビット線CBL1を介して繋がるローカルビット線LBL4は、選択信号SECYS0でオン状態にあるnMOSトランジスタ141により、接地電圧0Vとなり、電流は流れない図3C及び図4III。また、非選択ローカルビット線LBL5-LBL7では、選択信号SECYS1-S3でオフ状態にあるnMOSトランジスタ141により、電流は流れない図3D及び図4III。このように、非選択グローバルビット線GBL1を含む回路部のメモリセルトランジスタ131に対しては電流が流れず、書き込みは行われない。ここでは、ワード線WL0とローカルビット線LBL0に接続されたメモリセルトランジスタ131に対する書き込み動作を例にして説明したが、他のメモリセルトランジスタ131に対する書き込み動作もこれと同様にして行われる。また、読み出し動作は、例えば、ワード線WL0とローカルビット線LBL0に接続されたメモリセルトランジスタ131に対する読み出し動作を例にとると、次のように行われる。電源電圧VDDは、例えば、1.2Vに設定される。まず、図2のローカルビット線LBL0-LBL3のnMOSトランジスタ141の信号S0-S3選択信号SECY、nMOSトランジスタ155の信号R、及びnMOSトランジスタ152A,152Aaの信号RD0,RD1はHレベルとなっている。この状態から、非選択ローカルビット線LBL1-LBL3のnMOSトランジスタ141の信号S1-S3、nMOSトランジスタ155の信号R、及びnMOSトランジスタ152Aaの信号RD1をLレベル0Vとする。そして、信号PR0をHレベルとし、所定のプリチャージ電圧電源電圧VDD以下とされた選択グローバルビット線GBL0を接続ビット線CBL0に接続して、選択ローカルビット線LBL0のプリチャージを行う。その後、信号PR0をLレベルとしてプリチャージを終え、選択ワード線WL0をHレベル9.3Vにすると、メモリセルトランジスタ131の記憶状態に応じて選択ローカルビット線LBL0の電圧が低下するか、又は維持される。選択ローカルビット線LBL0の電圧は、nMOSトランジスタ152Aを介して、nMOSトランジスタ153のゲート端子に入力される。このnMOSトランジスタ153のドレイン電圧が、信号SAEがHレベルとされてオン状態とされたnMOSトランジスタ154Aを介して、選択グローバルビット線GBL0に伝達される。このときの選択グローバルビット線GBL0の電圧によって、メモリセルトランジスタ131の記憶情報、即ち0又は1が読み出される。読み出し後は、非選択ローカルビット線LBL1-LBL3のnMOSトランジスタ141の信号S1-S3、nMOSトランジスタ155の信号R、及びnMOSトランジスタ152Aaの信号RD1を、再び元の所定電圧に戻す。ここでは、ワード線WL0とローカルビット線LBL0に接続されたメモリセルトランジスタ131に対する読み出し動作を例にして説明したが、他のメモリセルトランジスタ131に対する読み出し動作もこれと同様にして行われる。上記のようにして書き込み及び読み出しが行われる図2のメモリセルアレイ121Aでは、書き込み及び読み出しのいずれの場合にも、グローバルビット線GBLが用いられる。ここで、読み出しの場合には、グローバルビット線GBLにプリチャージ電圧が印加されるが、このプリチャージ電圧は、電源電圧VDDである1.2V以下に設定される。一方、書き込みの場合には、グローバルビット線GBLに、電源電圧VDDを上回る電圧、ここでは5Vが印加される。そのため、上記のメモリセルアレイ121Aでは、メモリセルトランジスタ131やnMOSトランジスタ141のほか、グローバルビット線GBLの電圧が印加されるトランジスタに高耐圧のものを用いる必要がある。具体的には、図2の点線で囲っている、LSA部150のnMOSトランジスタ151A,151Aa,152A,152Aa,154A等である。これらのトランジスタは、例えば、電源電圧VDDである1.2Vより高く、9.8V以下の電圧を印加することができるように形成される。上記のLSA部150では、ローカルビット線LBLの電圧がゲート端子に入力されるnMOSトランジスタ153、及び読み出し終了後にローカルビット線LBLを0VにリセットするnMOSトランジスタ155のみ、比較的耐圧を低く設定することができる。これらのトランジスタは、例えば、電源電圧VDDである1.2V以下の電圧であれば印加することができるように形成される。これに対し、グローバルビット線GBLに接続されるnMOSトランジスタ151A,152A,154A等には、書き込み時にグローバルビット線GBLに電源電圧VDDを上回る高電圧が印加されることを考慮し、電源電圧VDDを上回る耐圧構造が採用される。例えば、ゲート絶縁膜の耐圧を上げるためにその膜厚を厚くしたり、拡散層の耐圧を上げるためにドーピング濃度を薄くしたりした構造が採用される。しかし、このような構造を採用したトランジスタは、一般的には同じ電圧を印加しても動作速度が遅くなる。上記のメモリセルアレイ121Aでは、書き込み時の高電圧を考慮して、このように動作速度の面で能力の低いnMOSトランジスタ151A,152A,154A等をグローバルビット線GBLに接続しているため、読み出し時にはその速度が低下してしまい得る。そこで以下では、グローバルビット線に比較的耐圧の低いトランジスタ低耐圧トランジスタが接続されているフラッシュメモリの一例について説明する。図5はメモリセルアレイの一例を示す図である。尚、図5において、太線で示したトランジスタが高耐圧トランジスタであり、細線で示したトランジスタが低耐圧トランジスタである。図5に示すメモリセルアレイ121は、LSA部150のトランジスタがいずれも、耐圧が電源電圧VDD以下とされた低耐圧トランジスタになっている点で、上記図2に示したメモリセルアレイ121Aと相違している。即ち、例えば、1本のグローバルビット線GBL0に着目すると、グローバルビット線GBL0の電圧が印加されるnMOSトランジスタ151,151a,152,152a,154等に、低耐圧トランジスタが用いられている。尚、上記図2に示したメモリセルアレイ121Aにおいて、耐圧が電源電圧VDDを上回る高耐圧トランジスタによってグローバルビット線GBL0から分離されていたnMOSトランジスタ153,155等には、同様に低耐圧トランジスタが用いられている。LSA部150をこのような構成とすることにより、読み出し時のプリチャージの際には、グローバルビット線GBL0を、低耐圧のnMOSトランジスタ151を介して、接続ビット線CBL0、及び選択されたローカルビット線LBLと接続することができる。従って、プリチャージの高速化を図ることが可能になる。また、選択されたローカルビット線LBLの電圧を、低耐圧のnMOSトランジスタ152を介して、nMOSトランジスタ153のゲート端子に入力することができる。更に、このnMOSトランジスタ153のドレイン電圧を、低耐圧のnMOSトランジスタ154を介して、グローバルビット線GBL0に伝達することができる。従って、選択されたメモリセルトランジスタ131からのデータの読み出しの高速化を図ることが可能になる。ここではグローバルビット線GBL0を例にしたが、他のグローバルビット線GBL1等についても同様に、その電圧が印加されるトランジスタに低耐圧のものを用いることで、読み出しの高速化が図られるようになっている。このように、図5に示したメモリセルアレイ121では、グローバルビット線GBLを用いた読み出しの高速化を図ることが可能になる。但し、このメモリセルアレイ121では、上記図2のメモリセルアレイ121Aのように、グローバルビット線GBLに電源電圧VDDを上回る高電圧を印加するような書き込みは行えない。図5のメモリセルアレイ121では、書き込み及び読み出しのいずれの場合にも、グローバルビット線GBLの電圧を、電源電圧VDD以下に抑える必要がある。そのため、図5のメモリセルアレイ121では、書き込み時にソース線SL側から高電圧を印加してメモリセルトランジスタ131に対する書き込みを行う。この書き込み時の高電圧を、接続ビット線CBL及びグローバルビット線GBLには伝えないようにし、書き込み時のグローバルビット線GBLの電圧を、接地電圧VSSと電源電圧VDDの振幅に抑えるようにする。以下、このようなメモリセルアレイ121での動作を実現するためにメモリコア120に設ける回路、及びそのような回路を用いたメモリセルアレイ121での動作について、詳細に説明していく。はじめに、メモリコア120に設ける回路について説明する。まず、選択信号生成回路について説明する。図6は選択信号生成回路の一例を示す図である。図7は選択信号生成回路の動作波形の一例を示す図であって、Aは読み出し時の動作波形の一例、Bは書き込み時の動作波形の一例である。選択信号生成回路200は、例えば、図1に示したメモリコア120のY制御回路123に設けられる。選択信号生成回路200の出力S0-S3選択信号SECYは、図5に示したSSEL部140のnMOSトランジスタ141のゲート端子に入力される。図6には、1つの選択信号生成回路200を示すが、選択信号生成回路200は、例えば、図5に示したnMOSトランジスタ141に入力される各信号S0-S3について、それぞれ設けられる。図6の選択信号生成回路200には、書き込みモードであることを示す信号PGM、選択信号SECYのプリデコードアドレスを示す信号GSECY、セクタ選択アドレスを示す信号SEC、Y制御回路123の活性化クロックを示す信号YFCLKが入力される。信号GSECYと信号SECのAND条件で選択される選択信号生成回路200が、信号YFCLKがHレベルである期間に、出力を活性化する。選択信号生成回路200のHレベル電源VPPIは、スイッチ210により、書き込み時PGM=Hは1.2V、それ以外PGM=Lでは2.5Vに切り替えられる。選択信号生成回路200は、読み出し及び書き込み前のスタンバイ時には、ローカルビット線LBLのnMOSトランジスタ141に入力する選択信号SECYを全て2.5Vにする図7A,B。これにより、全てのローカルビット線LBLが、LSA部150内のnMOSトランジスタ155によって接地電圧VSS0Vにクランプされる。選択信号生成回路200は、読み出し時には、選択セクタ内の非選択ローカルビット線LBLのnMOSトランジスタ141に入力する選択信号SECYを接地電圧VSS0Vにする図7A。そして、選択信号生成回路200は、選択ローカルビット線LBLのnMOSトランジスタ141に入力する選択信号SECYのみ2.5Vを維持する図7A。このようにして、選択ローカルビット線LBLのみをLSA部150の接続ビット線CBLに接続する。例えば、読み出し時に、図5のローカルビット線LBL0-LBL3を含むセクタが選択され、そのセクタ内のローカルビット線LBL0が選択された場合には、信号S1-S3が0Vとされ、信号S0のみ2.5Vが維持される。これにより、当該セクタ内の選択ローカルビット線LBL0のみが、接続ビット線CBL0に接続されるようになる。書き込み時には、信号PGMがHレベルとなり、選択信号生成回路200は、選択セクタ内のローカルビット線LBLのnMOSトランジスタ141に入力する選択信号SECYを、2.5Vから一旦接地電圧VSS0Vにリセットする図7B。その後、信号YFCLKがHレベルとなると、選択信号生成回路200は、選択ローカルビット線LBLのnMOSトランジスタ141に入力する選択信号SECYのみを電源電圧VDD1.2Vに上げる図7B。例えば、書き込み時に、図5のローカルビット線LBL0-LBL3を含むセクタの、ローカルビット線LBL0が選択された場合には、0Vへのリセット後、信号S1-S3は0Vのまま、信号S0のみが1.2Vに上げられる。このように、図5のメモリセルアレイ121の書き込みにおいては、選択信号生成回路200により、選択ローカルビット線LBLのnMOSトランジスタ141に入力する選択信号SECYを、電源電圧VDDである1.2Vにする。この点の詳細については後述する。続いて、ソース線制御回路について説明する。図8はソース線制御回路の一例を示す図である。図9はソース線制御回路の動作波形の一例を示す図であって、Aは読み出し及び書き込み時の動作波形の一例、Bは消去時の動作波形の一例である。ソース線制御回路300は、例えば、図1に示したメモリコア120のX制御回路122に設けられる。ソース線制御回路300の出力SLVは、図5に示したソース線SLに入力される。図8には、1つのソース線制御回路300を示すが、ソース線制御回路300は、例えば、図5に示した各ソース線SLについてそれぞれ設けられる。図8のソース線制御回路300には、書き込みモードであることを示す信号PGM、実際に書き込みパルスを発生する信号PGMENが入力される。更に、図8のソース線制御回路300には、消去モードであることを示す信号ERS、消去パルスの終了後にローカルビット線LBLの高電圧をディスチャージする期間を示す信号ERSDIS、セクタ選択アドレスを示す信号SECが入力される。ソース線制御回路300のHレベル電源VH5VPは、スイッチ310により、書き込み時は5V、それ以外では1.2Vに切り替えられる。ソース線制御回路300は、読み出し時信号PGMがLレベル時には、信号SECによらず、全セクタでソース線SLを接地電圧VSS0Vにクランプする図9A。ソース線制御回路300は、書き込み時信号PGMがHレベル時には、選択されたセクタで、信号PGMENがHレベルである期間、ソース線SLに5Vを供給する図9A。消去時には、選択されたセクタでメモリセルトランジスタ131のウェルpウェルを9.3Vにすることで、ソース線SLも9V程度まで上がる図9B。ソース線制御回路300は、信号ERSDISがHレベルである期間、メモリセルトランジスタ131の耐圧や劣化の観点で、ソース線SLの電圧をソース線制御回路300で徐々にディスチャージする図9B。そして、ソース線制御回路300は、耐圧や劣化の問題が生じない5V程度まで下がったら、接地電圧VSS0Vまで引き下げる図9B。図5のメモリセルアレイ121の書き込みにおいては、ソース線制御回路300により、上記のようにソース線SLの電圧を、電源電圧VDDである1.2Vを上回る5Vにする。この点の詳細については後述する。続いて、グローバルビット線に繋がるバッファ回路について説明する。図10はバッファ回路の一例を示す図である。図11はバッファ回路の動作波形の一例を示す図であって、Aは読み出し時の動作波形の一例、Bは書き込み時の動作波形の一例である。バッファ回路400は、書き込み用回路部ライトアンプ410と、読み出し用回路部リードアンプ420を含む。この図10に示すようなバッファ回路400が、各グローバルビット線GBLについて、それぞれ設けられる。スタンバイ時には、信号PGM1XがHレベル、信号PGM0ZがLレベルとされて、書き込み用回路部410のpチャネル型MOSトランジスタpMOSトランジスタ411、nMOSトランジスタ412が共にオフ状態とされる。信号PREXがLレベルとされることで、読み出し用回路部420のpMOSトランジスタプリチャージトランジスタ421がオン状態とされて、グローバルビット線GBLがプリチャージ電圧VPR電源電圧VDD未満にプリチャージされる。読み出し時には、図10及び図11Aに示すように、信号LTXをHレベルにして、CMOS伝達ゲート422を開ける。尚、信号LTZは、信号LTXの逆論理の信号である。また、信号LTXがHレベルのときには、ラッチ回路424はインバータとして動作する。そして、信号PREXをHレベルとしてpMOSトランジスタ421をオフ状態にし、プリチャージを終了する。その後、LSA部150でデータを読み出すことにより、0データの読み出しの場合はグローバルビット線GBLの電圧が下がり、1データの読み出しの場合はグローバルビット線GBLがプリチャージ電圧VPRを維持する。グローバルビット線GBLの電圧はインバータ423で反転され、0データの読み出しの場合にはDATABがHレベルとなり、1データの読み出しの場合にはDATABがLレベルとなる。その後、信号LTXをLレベル信号LTZをHレベルにして、ラッチ回路424でデータをラッチした後、信号PREXをLレベルにしてグローバルビット線GBLをプリチャージ電圧VPRにプリチャージする。書き込み時には、図10及び図11Bに示すように、まず、信号PREXをHレベルにしてグローバルビット線GBLのプリチャージを終える。その後、0を書き込む場合、即ち選択グローバルビット線GBLの場合には、信号PGM1XはHレベルのまま、信号PGM0ZをHレベルにして、当該選択グローバルビット線GBLを接地電圧VSS0Vにする。0を書き込まない場合、即ち非選択グローバルビット線GBLの場合には、信号PGM0ZをLレベルのまま、信号PGM1XをLレベルにして、当該非選択グローバルビット線GBLを電源電圧VDD1.2Vにする。バッファ回路400では、読み出し時及び書き込み時のいずれの場合も、グローバルビット線GBLに印加される電圧が、接地電圧VSSから電源電圧VDDの間に抑えられるように制御される。そのため、上記のLSA部150と同様、このバッファ回路400においても、グローバルビット線GBLに接続されるトランジスタを、耐圧が電源電圧VDDとされた低耐圧トランジスタとすることが可能になっている。図10の例では、バッファ回路400の書き込み用回路部410及び読み出し用回路部420に含まれる全てのトランジスタに、そのような低耐圧トランジスタが用いられている。次に、上記のような回路を含むメモリコア120における、メモリセルアレイ121の動作について説明する。まず、書き込み動作について説明する。ここでは、便宜上、グローバルビット線GBL0を用い、ワード線WL0とローカルビット線LBL0に接続されたメモリセルトランジスタ131に対して0の書き込みを行う場合を例にして説明する。図12及び図13はメモリセルアレイでの書き込み動作の一例の説明図である。図12において、Aは書き込みを行うメモリセルトランジスタとそれに接続されている回路部の一例を示す図、B~Dは書き込みを行わないメモリセルトランジスタとそれに接続されている回路部の一例を示す図である。尚、上記図5同様、この図12においても、高耐圧トランジスタを太線で示し、低耐圧トランジスタを細線で示している。また、図13は書き込み時の動作波形の一例を示す図である。メモリセルアレイ121Aにおける、書き込み時に選択されるグローバルビット線GBL選択グローバルビット線GBL0を含む回路部での0の書き込み動作を、図12A~D及び図13を参照して説明する。電源電圧VDDは、例えば、1.2Vに設定される。書き込み動作時には、まず、全てのローカルビット線LBLLBL0-LBL3のnMOSトランジスタ141に入力する選択信号SECYS0-S3をLレベルとする。ここでは一例として、全ての選択信号SECYS0-S3を接地電圧VSS0Vとし、全てのnMOSトランジスタ141をオフ状態にする図13I。次いで、nMOSトランジスタ151をオン状態とし、選択グローバルビット線GBL0以外のグローバルビット線GBL非選択グローバルビット線GBL1を電源電圧VDD1.2Vにする図12C,D及び図13II。選択グローバルビット線GBL0は、接地電圧VSS0Vにクランプする図12A,B及び図13II。同時に、書き込みを行うメモリセルトランジスタ131に繋がるワード線WL選択ワード線WL0をHレベル、ここでは一例として9.3Vにする図12A~D及び図13II。尚、このときのソース線SLは、Lレベル、ここでは一例として接地電圧VSS0Vにしておく図13II。次いで、書き込みを行うメモリセルトランジスタ131に、ドレイン-ソース間電圧Vdsがかからないようにしながら、ソース線SLをHレベル、ここでは一例として5Vまで上げる図13III。このようにしてソース線SLをHレベル5Vにすることで、ローカルビット線LBL0-LBL3もHレベル5Vに上昇するようになる図12A~D及び図13III。次いで、選択ローカルビット線LBL0のnMOSトランジスタ141の選択信号SECYS0をHレベル、ここでは一例として電源電圧VDD1.2Vにする図12A及び図13IV。これにより、選択ローカルビット線LBL0のnMOSトランジスタ141がオン状態となり、書き込みを行うメモリセルトランジスタ131に、ソース線SL側から選択ローカルビット線LBL0側に電流が流れるようになる。そして、そのメモリセルトランジスタ131のフローティングゲートFGにチャネルホットエレクトロンが注入され、そのメモリセルトランジスタ131に対する書き込みが行われる。非選択ローカルビット線LBL1-LBL3のnMOSトランジスタ141は、選択信号SECYS1-S3が接地電圧VSS0Vでオフ状態にあるため、各々のメモリセルトランジスタ131には電流が流れず、書き込みは行われない図12B及び図13IV。非選択グローバルビット線GBL1の回路部側では、ローカルビット線LBL4のnMOSトランジスタ141のゲート端子に電源電圧VDD1.2Vの選択信号SECYS0が入力される図12C及び図13IV。しかし、非選択グローバルビット線GBL1、及びそれに接続される接続ビット線CBL1を、選択信号SECYS0と同じ電圧レベル1.2Vとしているため、ゲート-ソース間電圧Vgsが0Vとなる。そのため、ローカルビット線LBL4のメモリセルトランジスタ131には電流が流れず、書き込みが行われない。他の非選択ローカルビット線LBL5-LBL7については、nMOSトランジスタ141が、接地電圧VSS0Vの選択信号SECYS1-S3でオフ状態にあるため、メモリセルトランジスタ131には電流が流れず、書き込みが行われない図12D及び図13IV。このようにメモリセルアレイ121では、nMOSトランジスタ141のゲート-ソース間電圧Vgsが0Vを上回るときに書き込みが行われる。nMOSトランジスタ141がオフ状態非選択のとき、及びそのゲート-ソース間電圧Vgsが0Vになるときには書き込みが行われないようになっている。書き込み後は、一旦全てのローカルビット線LBL0-LBL7のnMOSトランジスタ141の選択信号SECYS0-S3を接地電圧VSS0Vとして各nMOSトランジスタ141をオフ状態にする図13V。その後、再び選択信号SECYS0-S3を元の所定電圧に戻す図13VI。ここでは、ワード線WL0とローカルビット線LBL0に接続されたメモリセルトランジスタ131に対する書き込み動作を例にして説明したが、他のメモリセルトランジスタ131に対する書き込み動作もこれと同様にして行われる。このように、上記のメモリセルアレイ121では、書き込みを行うメモリセルトランジスタ131に対し、ソース線SL側から高電圧5Vを印加し、ローカルビット線LBL、接続ビット線CBL及びグローバルビット線GBL側へと電流を流す。これにより、当該メモリセルトランジスタ131に対する書き込みを行う。この書き込み時に、ソース線SL側から印加する高電圧は、SSEL部140のnMOSトランジスタ141の、メモリセルトランジスタ131側までしか伝わらない。グローバルビット線GBL及び接続ビット線CBLの電圧は、接地電圧VSS0Vと電源電圧VDD1.2Vの振幅とすることができる。このようにして書き込みを行うため、LSA部150のグローバルビット線GBLに接続されその電圧が印加されるnMOSトランジスタ151,152,154等に、耐圧を電源電圧VDDに設定した低耐圧トランジスタを用いることが可能になっている。また、前述のように、グローバルビット線GBLの電圧を制御するバッファ回路400にも、そのような低耐圧トランジスタを用いることが可能になっている。続いて、読み出し動作について説明する。ここでは、便宜上、グローバルビット線GBL0を用い、ワード線WL0とローカルビット線LBL0に接続されたメモリセルトランジスタ131に対して1データ、0データの読み出しを行う場合を例にして説明する。図14はメモリセルアレイでの読み出し動作の一例の説明図である。図14において、Aは1データの読み出しの場合を示し、Bは0データの読み出しの場合を示している。1データの読み出し、0データの読み出しのいずれの場合にも、読み出し前のスタンバイ状態では、ワード線WL0-WL3、信号PR0,PR1がLレベル接地電圧VSSとされ、信号S0-S3、信号RD0,RD1、信号RがHレベルとされる。スタンバイ状態では、ローカルビット線LBL0-LBL3がいずれも接地電圧VSS0Vにクランプされる。このような状態から読み出しを開始するには、非選択ローカルビット線LBL1-LBL3に対応する信号S1-S3選択信号SECY、及び信号R、信号RD1を接地電圧VSS0Vとする。その後、信号PR0をHレベルとしてグローバルビット線GBL0と選択ローカルビット線LBL0を接続し、電源電圧VDD以下のプリチャージ電圧VPRにプリチャージする。ここで、LSA部150のnMOSトランジスタ151に低耐圧トランジスタを用いているため、このプリチャージの高速化を図ることが可能になっている。次いで、選択ワード線WL0をHレベルにし、信号PR0を接地電圧VSS0Vに下げ、プリチャージを終了する。プリチャージを終了すると、1データの読み出しの場合には、セル電流で選択ローカルビット線LBL0の電圧が下がっていく。0データの読み出しの場合には、選択ローカルビット線LBL0の電圧が維持される。ここで、選択ローカルビット線LBL0の電圧を伝達する、接続ビット線CBL0に接続されたnMOSトランジスタ152に低耐圧トランジスタを用いているため、選択ローカルビット線LBL0の電圧を伝達する際の高速化を図ることが可能になっている。ある程度の時間が経過したタイミングで、信号SAEをHレベルにすることで、1データの読み出しの場合には、グローバルビット線GBL0の電圧が維持され、0データの読み出しの場合には、グローバルビット線GBL0の電圧が引き下げられる。ここで、信号SAEが入力されるnMOSトランジスタ154に低耐圧トランジスタを用いているため、グローバルビット線GBL0の電圧の維持、引き下げの検出の高速化を図ることが可能になっている。信号LTXがHレベルとされ、グローバルビット線GBL0の電圧が反転され、1データの読み出しの場合には、読み出し用回路部420の出力DATABのLレベルが確定し、0データの読み出しの場合には、出力DATABのHレベルが確定する。ここで、読み出し用回路部420には低耐圧トランジスタを用いているため、グローバルビット線GBL0とバッファ回路400の、ラッチの間の遅延時間が小さくなる。出力DATABの確定後は、信号SAEを接地電圧VSS0Vにして電流パスを切断し、信号S1-S3選択信号SECY、及び信号R、信号RD1をHレベルにしてスタンバイ状態にリセットする。上記のように、メモリセルアレイ121では、読み出し時のLSA部150後段の電流パスにあるトランジスタを低耐圧トランジスタとすることにより、読み出し動作全体を高速化することが可能になる。ここでは、ワード線WL0とローカルビット線LBL0に接続されたメモリセルトランジスタ131に対する読み出し動作を例にして説明したが、他のメモリセルトランジスタ131に対する読み出し動作もこれと同様にして行われる。以上、1ビットを1つのメモリセルトランジスタ131で記憶するメモリセルアレイ121を含むフラッシュメモリ100において、グローバルビット線GBLに接続されその電圧が印加されるトランジスタに、耐圧が電源電圧VDDの低耐圧トランジスタを用いる。これにより、読み出し時の電流パスを、低耐圧トランジスタを用いて構成することが可能になるため、メモリセルトランジスタ131のデータの読み出しを高速化することが可能になる。また、グローバルビット線GBLの電圧が印加されるトランジスタにそのような低耐圧トランジスタを用いるため、書き込み時には、メモリセルトランジスタ131のソース線SL側の端子から高電圧を印加する。そして、ソース線SL側と反対側の端子に接続されるローカルビット線LBL、それに接続される接続ビット線CBL及びグローバルビット線GBLには、電源電圧VDD以下の電圧を印加する。これにより、メモリセルトランジスタ131に対する書き込みを実現する。尚、メモリセルトランジスタ131に対する書き込みを行うために、書き込みを行うメモリセルトランジスタ131を選択するデコーダをソース線SL側に追加すると、メモリマクロの面積が大きくなってしまう。そのため、上記のメモリセルアレイ121では、ソース線SL側にはデコーダを追加せず、ソース線SL側と反対側の端子を選択することで、書き込みを行うメモリセルトランジスタ131を選択する。これにより、面積の増加を抑えつつ、ソース線SL側からの書き込みを可能にしている。以上の説明では、LSA部150及びバッファ回路400に含まれる、全てのトランジスタを低耐圧トランジスタとする場合について述べたが、必ずしも全てのトランジスタを低耐圧トランジスタとすることを要しない。例えば、LSA部150とバッファ回路400のうち、LSA部150の方だけ、全てのトランジスタを低耐圧トランジスタとするといった構成も可能である。また、読み出し速度の一定の向上効果が得られるようであれば、信頼性等の観点から、LSA部150に含まれるいずれかのトランジスタ、或いはバッファ回路400に含まれるいずれかのトランジスタに、高耐圧トランジスタを適用することも可能である。また、図示したLSA部150及びバッファ回路400の構成は一例であって、LSA部150及びバッファ回路400には、更に別のトランジスタが含まれていてもよい。これらのトランジスタについても、上記同様、グローバルビット線GBLの電圧が印加されるものには低耐圧トランジスタを用いることが可能である。また、以上の説明では、フラッシュメモリを例にして説明したが、EPROM等の他の不揮発性メモリについても同様の構成とし、同様の効果を得ることが可能である。以上説明した実施の形態に関し、更に以下の付記を開示する。付記1ワード線が接続されるゲート端子並びに、ソース又はドレインの第1端子及び第2端子を有するメモリセルトランジスタと、前記第1端子に接続されたローカルビット線とを含む第1回路部と、グローバルビット線を含み、前記ローカルビット線を前記グローバルビット線に接続し、前記グローバルビット線を用いて前記メモリセルトランジスタのデータの書き込み及び読み出しを行う第2回路部と、を有し、前記第2回路部は、前記グローバルビット線の電圧が印加されるトランジスタに、耐圧を電源電圧としたトランジスタが用いられ、前記データの書き込みを行うときには、前記第1端子に前記ローカルビット線を介して接続される前記グローバルビット線に前記電源電圧以下の電圧を印加し、前記第2端子に前記電源電圧よりも高い電圧を印加することを特徴とする半導体記憶装置。付記2前記データの読み出し時に、前記第2端子を接地電圧とし、前記第1端子に前記ローカルビット線を介して接続される前記グローバルビット線に前記電源電圧以下の電圧を印加することを特徴とする付記1に記載の半導体記憶装置。付記3前記第1回路部は、ゲート入力信号に基づいて前記ローカルビット線と前記グローバルビット線とを接続するスイッチング素子を含み、前記データの書き込みを行うときには、前記ゲート入力信号の電圧が前記グローバルビット線の電圧を上回るようにすることを特徴とする付記1又は2に記載の半導体記憶装置。付記4前記ゲート入力信号を前記電源電圧とすると共に前記グローバルビット線を前記接地電圧とすることを特徴とする付記3に記載の半導体記憶装置。付記5前記データの書き込みを行わないときには、前記ゲート入力信号の電圧が前記グローバルビット線の電圧と同じか又は下回るようにすることを特徴とする付記3に記載の半導体記憶装置。付記6前記ゲート入力信号及び前記グローバルビット線を前記接地電圧とするか、又は、前記ゲート入力信号を前記電源電圧若しくは前記接地電圧とすると共に前記グローバルビット線を前記電源電圧とすることを特徴とする付記5に記載の半導体記憶装置。付記71個の前記メモリセルトランジスタで単一ビットの前記データを記憶することを特徴とする付記1乃至6のいずれかに記載の半導体記憶装置。付記8ワード線が接続されるゲート端子並びに、ソース又はドレインの第1端子及び第2端子を有するメモリセルトランジスタと、前記第1端子に接続されたローカルビット線とを含む第1回路部と、グローバルビット線を含み、前記ローカルビット線を前記グローバルビット線に電気的に接続し、前記グローバルビット線を用いて前記メモリセルトランジスタのデータの書き込み及び読み出しを行う第2回路部と、を含み、前記第2回路部は、前記グローバルビット線の電圧が印加されるトランジスタに、耐圧を電源電圧としたトランジスタが用いられることを特徴とする半導体記憶装置。"