集積回路の論理機能を実行するための機能論理と、前記集積回路の外部からアクセス可能な端子と、前記機能論理と前記端子との間に接続されて、信号を伝達する信号経路と、からなり、前記信号経路は前記端子又は機能論理の一つに接続された出力を有するバッファを含み、及び前記信号経路はメモリ素子を含み、当該メモリ素子はバッファを含む、集積回路。請求項1に記載の集積回路において、前記メモリ素子は前記バッファの入力に接続されたスイッチを備える、ことを特徴とする集積回路。請求項1に記載の集積回路において、前記端子は出力端子であって、前記バッファは出力バッファであり、当該バッファの出力は前記出力端子に接続されている、ことを特徴とする集積回路。請求項1に記載の集積回路において、前記端子は入力端子であって、前記バッファは入力バッファであり、当該入力バッファの出力は前記機能論理に接続されている、ことを特徴とする集積回路。現在の集積回路の境界走査設計は、11491と呼ばれるIEEE基準に基づいている。11491では、下記でメモリと呼ばれるフリップフロップおよび/またはラッチは、ICの入力、出力および双方向ピンにおいて境界走査セルを構成する。これらの境界走査セルメモリは、検査動作に対し専用であることが要求される。このことは、検査が実行されない時、これらのメモリをICにより機能的に利用することができないことを意味する。ICによっては、ICが正規モードにある時、これらのメモリを機能的に利用することができ、そして、ICが境界走査検査モードに置かれる時、これらのメモリを検査目的のために再び利用できることは、技術的な利点である。機能と検査との目的のためにメモリを再利用することは、ICの内部走査設計ではよく行われることである。けれども、11491境界走査は、ICが正規モードにある間ICの境界の走査アクセスを必要とする内部走査とは異なる。したがって、境界走査セルのメモリはいつでも走査のために利用可能でなければならなく、それらが専用の検査回路でならなければならない。IEEE基準11491の前記で説明された全時間走査アクセスの要請に対する理由は、2重にある。第1は、正規のIC動作の期間中境界走査路がアクセス可能であることにより、正規の動作の期間中にICの入力および出力のオンラインサンプルを取り出す1つの方法が得られることである。第2は、正規のIC動作の期間中境界走査路がアクセス可能であることにより、境界走査検査モードに入る前に、境界走査セルのメモリを検査データでプリロードする1つの方法が得られることである。これらの2つの要請に関して、プリロードが最も重要である。それは、ICを境界走査検査モードにスイッチする前に、IC出力ピンに安全な検査データを備えて、境界走査セルを開始することができるからである。サンプリングと正規のIC動作とを同期することにおける種々の問題点により、サンプリングは価値評価の可能な検査特性であることが証明されていない。サンプリングのこの無効性により、要求された検査特性の代わりに、それはオプションの11491検査特性になるであろう。もしサンプリングがオプションで行われたならば、境界走査セルとIC機能回路との間でメモリを共有することが可能であるであろう。けれども、もし共有されたメモリがサンプリングの要請がない場合に用いられるならば、出力境界走査セルの中の安全な検査データをプリロードの要請に適合させて設定することは困難であるであろう。それは、正規IC動作の期間中、境界走査セルメモリの共有は走査アクセスを抑止するからである。11491境界走査セルに対する別の要請は、走査動作の期間中、出力ピンを所定の論理状態に制御することである。このことを達成するために、先行技術の出力境界走査セルは2個のメモリを用いた。第1メモリは、セルを通してデータを捕獲およびシフトするために用いられ、そして第2メモリは、第1メモリが捕獲およびシフトを行っている間、出力ピンに安定な検査データを保持するために用いられる。もし前記で説明したサンプリング動作がオプションで行われるならば、第1メモリを機能論理装置と共有することができる。けれども、第1共有メモリがデータを捕獲およびシフトする間、出力ピンから安定な検査データを維持するために、第2メモリが検査のために要求されそして専用にされるであろう。IEEEP11492と呼ばれる最近開発中の新規な境界走査基準の提案は、境界走査セルの第1メモリ捕獲/シフトメモリが機能目的と検査目的とに対して共有される、または検査のために専用にされる、のいずれかであることができることに基づいている。したがって、P11492は、共有された捕獲/シフトメモリのみを有する出力境界セルを可能にする。このような出力境界走査セルを用いることは検査論理装置を小さくするが、共有された捕獲/シフトメモリの捕獲動作およびシフト動作の期間中、このようなセルにより制御されるIC出力ピンはリップルするであろう。捕獲およびシフトの動作の期間中に出力ピンに及ぼすリップル効果は、境界検査の期間中、それら自身は境界走査を実施しないICの入力に検査データをリップルさせることにより検査の汚損のような問題点を生じ、それらを未知であおして潜在的に危険な状態にする。例えば、もし出力リップルが境界走査ICの出力から非境界走査ICの入力に生ずるならば、非境界走査ICはリップルする入力例えば、クロック、リセットおよび/またはイネーブルピンに応答して、好ましくない状態に入ることがある。この好ましくない状態は、このICまたはこのICが接続されている他のICに損傷を与えることがある。さらに、リップルする出力は、検査の期間中、非境界走査ICの完全な制御を妨げ、したがって、検査できることおよび検査できないことを制限する。P11492により捕獲/シフトメモリの共有が可能であるから、境界走査検査モードに入る前に、捕獲/シフトメモリを走査して検査データをオプション出力ホールドメモリにプリロードすることは、要求された特性ではない。P11492では、ICを機能モードから検査モードに単にスイッチすることができ、そしてP11492は、このスイッチの時刻におけるIC出力境界セルの共有された捕獲/シフトメモリの中に記憶された機能データが、ICから最初に出力されるべき安全検査データであることが仮定される。このことは、共有された捕獲/シフトメモリのみを用いるIC出力境界セルが、検査モードにおいて最初に出力されることを意味し、この論理状態は機能モードにおいて以前に出力されている。ICからの機能出力は検査モードへのスイッチの時刻には未知であるであろうから、未知の検査データが出力されるであろう。例えば、検査モードへのスイッチが起こっている時、もし出力ピンにアースへの短絡が存在するならば、そしてこのスイッチが起こる時、もし共有された捕獲/シフトメモリの中に論理値レベル1が記憶されるならば、出力バッファはアースされた短絡を通して論理値レベル1を駆動しようとする。もし多重出力がそれら自身に、またはアースに、または電源電圧に短絡されるならば、そして検査モードにスイッチされる時、もし共有された捕獲/シフトメモリが競合する電圧レベルの外に駆動されようとするならば、IC出力および/またはICそれ自身が過剰な電流により損傷を受けることがある。同様の問題点は、共有された捕獲/シフトメモリと組み合わせてオプション出力ホールドメモリを用いるP11492出力境界セルの場合に存在する。それは、安全検査データで出力ホールドメモリをプリロードできないからである。したがって、P11492により、出力セルを検査データで走査プリロードしないで、検査モードに入る非常に安全な方法が得られるが、IC出力ピンがアースに、または電源電圧に、または他のピンに短絡されている時、この検査モードエントリ法は安全ではない。したがって、ICが機能モードから検査モードにスイッチされる時、IC出力に起こることがある電圧競合の問題点を解決する方法が、11491またはP11492のいずれでも得ることができない。図1および図2は、先行技術と本発明との説明を明確にするために用いられるIC機能アーキテクチャの2つの実施例の図である。図1のICの実施例は1個の入力と1個の2状態出力とを有し、そして図2のICの実施例は1個の入力と1個の3状態出力とを有する。ICの機能動作の期間中、入力データは入力バッファIB11を通り、そして機能入力メモリFIM13、例えばラッチ、の中に記憶される。FIMの出力はICの機能コア論理装置FCL15に入力される。機能コア論理装置は、機能出力メモリFOM17、例えばラッチ、に記憶されるべきデータを出力し、そして図1の出力バッファOB19を通して、または図2の3状態出力バッファ3SOB21を通して、このICから出力される。データは、機能コア論理装置からの制御出力23により、FIMおよびFOMの中に記憶される。2つのICの間のただ1つの違いは、図2のFCLはFOM27に制御信号を出力して、ICの3状態出力バッファをエーブルにする、またはディスエーブルにすることである。ICの入力および出力にFIMおよびFOMを用いることは、高速ICデータ入力および出力の転送に対しそれらが提供する同期効果またはパイプライン処理効果により、高速ICアーキテクチャにおいて利点が得られる。また、FIMおよびFOMを、それぞれ、入力バッファおよび出力バッファの物理的な近傍に配置することができ、それにより、入力および出力の時間遅延を小さくすることができる。IB11とFCL15との間にFIM13が配置されることにより、IBはFCLを直接には駆動しない。FIMはIBと同じ駆動能力を有してはいなく、したがって、FCLにより要求される入力駆動を得ることができる高駆動バッファを、FIMとFCLとの間に備えることがしばしば必要である。図11は、図1および図2と同様の図であって、データを記憶するために機能入力メモリFIMおよび機能出力メモリFOMを用い、そして機能コア論理装置FCLと入力Iピン、出力Oピンおよび入力/出力I/Oピンとの間の信号の流れを制御する、ICを示している。FIMは入力バッファからデータを受け取り、およびこのデータを記憶するためにFCLから更新制御UCを受け取る。FIMはFCLにこの記憶されたデータを出力する。FOMはFCLからデータまたは制御を受け取り、およびこのデータまたは制御を記憶するためにFCLからUCを受け取る。FOMは記憶されたデータを出力する、または出力バッファに制御を出力する。1個のFOMが2状態出力バッファ2SOBにデータを出力し、そして2個のFOMが3状態出力バッファ3SOBにデータおよび制御を出力する。個別の入力ピン、出力ピンおよびI/Oピンが示されているが、入力ピン、出力ピンおよびI/Oピンのバス接続体を形成するために、多数個の入力ピン、出力ピンおよびI/OピンがICに用いることが可能であることが理解されるはずである。図1、図2および図11により、下記の事項に注目することが重要である。すなわち、1FIMおよびFOMのおのおのは、データを受け取るための回路と、UCに応答してデータを記憶するための回路と、記憶されたデータを出力するための回路と、を必要とする完全なメモリエレメントである。2FIMおよびFOMのおのおのは、その要求された回路により、データ路の中に遅延を導入する。3出力ピンが、たとえアースまたは電源電圧のような対抗する電圧データレベルに短絡されても、FOMのおのおのは、記憶されたデータで出力バッファおよび出力ピンを持続的に駆動する。図3Aおよび図4は、11491境界走査に対する検査論理装置がその中に設備される時、図1および図2のICアーキテクチャを示した図である。IC入力に関して、入力境界セルIBC29が、入力バッファの出力にAにおいて接続される。2状態IC出力に関して図3A、出力境界セルOBC31が、FOM17と2状態出力バッファとの間のデータ路と一緒にBおよびCにおいて直列に挿入される。3状態IC出力に関して図4、OBC31がFOM17と3状態出力バッファ3SOBとの間のデータ路と一緒に直列に挿入され、およびまた別のOBC31がFOM27と3状態出力バッファイネーブル入力との間の制御路と一緒に直列に挿入される。IBC検査論理装置およびOBC検査論理装置の実施例が、それぞれ、図3Bおよび図3Cに示されている。IBCおよびOBCは、ICのシリアル入力ピンからICのシリアル出力ピンに直列に接続され、それにより、セルを通してデータをシフトすることができる。セルは、それらの動作を制御するために、検査ポートTP35をから制御バス33を通して制御を受け取る。図4に関して、1個の制御路OBCが機能3状態バスを形成する一群のデータ路OBCを制御することができる、すなわち、1つのバスのそれぞれの3状態出力ピンはそれ自身の制御セルを有することを11491が要求しない、ことに注目することが重要である。図3BのIBC29は、入力マルチプレクサMux1および捕獲/シフトメモリMem1を有する。Mux1はTPにより制御されて、シリアルデータ入力SIまたはシステムデータ入力AのいずれかをMem1に入力する。Mem1は、TP制御に応答して、データをロードする。Mem1の出力は、シリアル出力SOデータとして出力される。図3CのOBC31は、入力マルチプレクサMux1、捕獲/シフトメモリMem1、出力ホールドメモリMem2、および出力マルチプレクサMux2を有する。Mux1はTPにより制御されて、シリアルデータ入力SIまたはシステムデータ入力BのいずれかをMem1に入力する。Mem1は、TP制御に応答して、データをロードする。Mem1の出力はMem2に入力され、そしてまたシリアル出力SOデータとして出力される。Mem2は、TP制御に応答して、Mem1からのデータをロードする。Mux2はTPにより制御されて、Mem2からのデータまたはシステムデータBのいずれかを出力バッファCに出力する。11491基準は、IBCおよびOBCの論理装置は検査のために専用であり、そしてICにより機能的に再使用されないことを要求する。OBCはIBCとは異なる。それは、IC出力を所定の出力論理状態に制御できることを11491境界走査が要請し、一方、データがOBCに捕獲されおよびOBCを通してシフトされるからである。この要請に対する理由は、捕獲およびシフト動作の期間中、IC出力から生ずるデータリップル効果を接続されたIC入力が受け取ることを防止するためである。この要請により、OBCは2個のメモリと、データを捕獲およびシフトするための第1メモリMem1と、IC出力ピンを要求された論理状態論理値1、論理値ゼロまたは3状態に維持するための第2メモリMem2と、を有しなければならなく、一方、データが第1メモリにより捕獲およびシフトされる。OBCのMux2は、FOMと2状態/3状態出力バッファとの間のデータ路と制御路との両方に遅延を導入し、そしてこのことはICの特性に有害な影響を与えることがある、ことに注目することが重要である。11491基準は、境界走査セル、サンプル動作およびプリロード動作サンプル/プリロード、および外部検査動作Extestに対し、2つの形式の検査動作を要求する。サンプル/プリロードのサンプル部分により、ICが正規動作にある間、システムデータを捕獲およびシフトアウトするために、IBCおよびOBCのMux1およびMem1をTPにより制御することが可能である。サンプル/プリロードのプリロード部分により、ICが正規動作にある間、TPによりデータをOBCのMem1にシフトすることが可能であり、およびデータをOBCのMem1の中に更新することが可能である。ICがExtestに置かれる前にOBCのMem2をプリロードする能力が重要である。それは、ICがExtestに入る時、すなわち、OBCのMem2がシステムデータBを出力することからデータをMem2から出力することにスイッチする時、ICからどの検査データが出力されるかを設定することができるからである。Mem2をプリロードする能力がない場合、正規動作からExtest動作にスイッチされる時、潜在的に有害である検査データがICから出力されるであろう。ICがExtestに置かれる時、Mem2の中に記憶された検査データを出力バッファに出力するために、OBCのMux2がTPにより制御される。図3Aにおいて、Extestに入る時、OB19から出力される検査データは、論理値1または論理値ゼロのいずれかである。図4において、Extestに入る時、3SOB21から出力される検査データは、論理値1、論理値ゼロまたは3状態のいずれかである。Extestの期間中、IC出力に検査データをシフトインおよび更新し、出力を3状態とするために、または相互接続配線に論理値レベルを駆動するために、OBCがTPにより動作し、および相互接続配線からIC入力に到達する検査データを捕獲およびシフトするために、IBCがTPにより動作する。このように、例えばプリント配線基板の上の、ICの入力と出力との間の相互接続配線を検査するために用いられる。サンプル/プリロード動作のサンプル部分の有用性は限定される。それは、IBCとOBCのMem1の捕獲動作を、ICの入力および出力からそれぞれ到達および出発する機能データと同期させることが困難であるからである。このことは、IBCおよびOBCがTPからのタイミングにより制御され、そしてFIMおよびFOMが機能コア論理装置からのタイミングにより制御されるからである。その結果、サンプル/プリロード動作のサンプル部分は、それはいまは要求された検査特性であるけれども、11491の中ではオプションの境界走査検査特性になる。もしサンプル/プリロード動作のサンプル部分がオプションになるならば、その場合には、図3Aおよび図4のICのFIMおよびFOMは、ICがExtestモードにある時、それぞれ、IBCおよびOBCのMem1としての役割を果たす。図5Aおよび図6Aは境界走査設計を示した図であって、この場合、サンプル特性が省略され、FIMおよびFOMは、正規IC動作の期間中、機能メモリとしての役割を果たすことができ、および検査動作の期間中、境界セル捕獲/シフトメモリMem1としての役割を果たすことができる。このことは、入力ピンにおいて1個のメモリだけ境界走査検査論理装置オーバヘッドを小さくし、2状態出力ピン図5Aにおいて1個のメモリだけオーバヘッドを小さくし、3状態出力ピン図6Aにおいて2個のメモリだけオーバヘッドを小さくする。FIMおよびFOMを機能メモリおよび検査メモリとして用いるために、それぞれに対する制御37は、正規動作の期間中機能コア論理装置からの制御23に応答して、および検査動作の期間中TPからの制御に応答して、FIMおよびFOMを動作させることができるように、スイッチ可能でなければならない。このことを達成するために、検査動作と正規動作との間で制御をスイッチすることができる制御マルチプレクシングCMX回路が図5Aおよび図6Aに示されている。CMX回路により、機能コア論理装置からの制御またはTPからの制御が、それぞれのFIMおよびFOMに対し全体的に配布されることが可能である。CMXを制御するための制御はTPから行われる。図5Aおよび図6Aにおいて、共有されたFIMを用いる時、専用の検査回路として要求されるMux1のみでIBC機能が実施されることが分かる。図5Aおよび図6Aにおいて、共有されたFOMを用いる時、専用の検査回路としてMux1、Mem2およびMux2のみでOBC機能が実施されることが分かる。Mem2およびMux2MM回路41が、図5Bに示されている。共有されたFOMと出力バッファとの間B1およびCにおいてに、Mem2およびMux2MMがなお挿入されなければならないことに注目することが重要である。また、データ路および制御路に関するMux2遅延は、図5Aおよび図6Aの境界走査設計の中で維持され、このことがIC特性に有害な影響を与えることに注目することが重要である。機能メモリをMem2機能と共有することは可能であるけれども、このことを実行するために、FCLの内側のメモリを、Mux2および共有されたFOM17または27に結合することができるように、少なくとも1つの付加的マルチプレクサおよび付加的配線を必要とするであろう。図5Aおよび図6Aの境界走査設計についての1つの問題点は、図3Aおよび図4の境界走査設計で説明したように、データを走査することによりMem1の中にMem2をプリロードする方法がないことである。これは、共有されたFOMMem1がICにより機能的に用いられないためであり、したがって、Mem2にアップロードするのに対し安全検査データを入力するために、TPにより走査することができない。したがって、ICが最初にExtestに置かれる時、Mux2は、Mem2から、図5Aの2状態出力バッファにおよび図6Aの3状態出力バッファに、未知の検査データを出力するためにスイッチされる。この未知の検査データは、Extestに入る時、この出力バッファを、他の回路または他の出力バッファに損傷を与える可能性のある出力状態にする。したがって、図5Aおよび図6Aの境界走査設計はICの入力ピンおよび出力ピンにおいて検査論理装置オーバヘッドを縮小するが、ICから出力される安全検査状態で最初にExtestに入ることができない。Extestに入った後、IBCおよびOBCに対する第1走査動作に続いて、出力ピンのMem2が、共有されたMem1メモリからの安全検査データでアンロードされる。けれども、Extestへの最初のエントリとMem2への安全検査データの更新との間の時間間隔により、回路および/またはバッファが損傷を受ける機会が生ずる。図5Aおよび図6Aの境界走査セルは、P11492境界走査基準に提案されている境界走査セルと同じである。P11492境界走査基準では、Mem1が機能メモリFOMと共有されている。P11492では、共有されたMem117と2状態または3状態の出力バッファとの間にある図5Aおよび図6Aのデータ路の中のMM回路は、オプションで省略することができ、それにより図5Cおよび図6Bに示されているように、Mem117の出力を2状態または3状態の出力バッファに直接に入力することができる。けれども、11491と同じようにP11492は、共有されたMem127の出力と3状態出力バッファ3SOBの3状態制御入力との間に、MM回路を直列に配置することを要求する。制御路の中にMM回路を配置するというこの要請により、3状態出力を3状態またはイネーブルされた状態のいずれかに制御することができ、一方、制御路のMem127を通してデータが捕獲またはシフトされる。けれども、2状態出力および3状態出力のデータ路からオプションで省略されたMM回路の場合、これらのピンからのデータは、3状態出力がイネーブルにされるこのことは、Extestの期間中、出力ピンに対する検査データの更新を可能にしなければならないと仮定して、データ路の共有されたMem117を通してデータが捕獲およびシフトされる時、リップルするであろう。前記で説明したように、捕獲動作およびシフト動作の期間中のデータ出力のこのリップルは、ICに損傷を与える原因となり得る、および/または検査できることおよび検査できないことの限界を与えることになる。機能回路と境界走査回路との間でメモリを共有することに対して強い関心が持たれるようになってきており、および共有されたメモリに付随する前記で説明された問題点に関し、2状態出力バッファおよび3状態出力バッファに対する改良されたOBCに対する要請がますます強くなってきている。本発明により、共有された捕獲/シフトメモリを備えた境界走査セル、および出力バッファ構造体が得られる。この構造体により、下記の性能が得られる。1安全検査データを最初に走査することなく、ICが機能モードから境界検査モードにスイッチされる時、IC出力に安全検査データを設定する、2ピンとアースまたは電源電圧との間の短絡によるIC出力ピンにおける電圧競合の問題点を解決する、3出力ホールドメモリを用いることなく、共有された捕獲/シフトメモリを通してデータが捕獲されおよびシフトされる間、出力ピンに安全な検査データを保持する。本発明の境界走査セルは、2状態型IC出力ピンおよび3状態型IC出力ピンに用いられる時、非常に低いオーバヘッドを必要とする。従来のFIM構造体およびFOM構造体に付随する回路オーバヘッドを縮小すること、FIMとFCLとの間の高駆動バッファの必要をなくすること、出力ピンにおける電圧競合の問題点を解決できるFOMを得ること、従来のFIM構造体およびFOM構造体に付随する信号路遅延を小さくすること、および従来のFIM/FOM構造体および境界走査セルに付随する信号路遅延を小さくすること、がまた好ましい。この目的のために、本発明は、フィードバック回路およびスイッチと入力バッファとを組み合わせることによりFIM機能を実現し、およびフィードバック回路およびスイッチと出力バッファとを組み合わせることによりFOM機能を実現する。本発明はまた、スイッチとバスホールダ回路を用いて、FIM機能およびFOM機能を実現する。本発明はまた、前記のFIM機能およびFOM機能と境界走査構造体とを組み合わせて、機能動作に対してスピードを犠牲にすることなく、境界走査動作を得ることができる。図7Aは、図5Aに示されたようなIBCおよびOBCのMem1を備えた、FIMおよびFOMを共有するICの図である。図5Aと図7AのIBCの設置は同じである。図7AのIBCの設置の場合、Mem1機能はFOM17で共有され、Mux1機能は必要な検査論理装置として残り、そしてMem2およびMux2の機能はMMは削除される。Mux2およびMem2の削除は、図7Aの51に示された新規なラッチ可能出力バッファLOB設計により可能になる。LOBは、図7AのDにおいて共有されたFOMの出力と、Eにおいて出力ピンと、FにおいてTPとに接続される。図7Bは、LOB51の回路の1つの実施例の図である。このLOBは、スイッチSと、出力バッファOBと、入力バッファIBとを有する。スイッチは、DにおいてIC機能回路に接続するための入力端子1と、OBの入力に接続するための出力端子2と、FにおいてTPに接続するための制御端子3とを有する。OBは、出力端子2に接続された入力と、EにおいてICピンに接続された出力とを有する。IBは、EにおいてOBの出力に接続された入力と、OBの入力に接続された出力とを有する。通常のIC動作の期間中、スイッチSはTPから3における制御入力により閉じ、そしてFOM17からの機能データがOBを通してICピンから出力される。LOB51のIBは弱いバッファであり、したがって、スイッチSが閉じている間、IBからの出力はFOMからのデータにより過剰駆動され、それにより通常のIC動作の期間中、LOBの動作に対しIBを透明にする。したがって、通常のIC動作の期間中、図7Aの2状態出力は図1のICの2状態出力のように動作する。Extestの期間中、スイッチSはTPにより作動されて開き、そして検査の期間中の必要な時に閉じる。スイッチが開いている時、IBはOBの入力にフィードバックを行い、そしてOBから現在出力されている検査データをラッチする。スイッチが閉じている時、FOMからの検査データはIBを過剰に駆動し、そしてこの検査データがOBから出力される。LOBの中のスイッチSとして用いることができるスイッチ回路のいくつかの例が、図7Cおよび図7Dに示されている、すなわち、伝送ゲート型スイッチおよび3状態型スイッチとして示されている。図8Aは、図6Aに示されたようなIBCおよびOBCのMem1を備えた、FIMおよびFOMを共有するICの図である。図6Aと図8AのIBCの設置は同じである。図8AのIBCの設置の場合、Mem1機能はFOM17および27で共有され、Mux1機能は必要な検査論理装置として残り、そしてMem2およびMux2の機能はMMは削除される。データ路の中におけるMux2およびMem2の削除は、図8Aの53で示された新規な3状態ラッチ可能出力バッファ3SLOB設計により可能になる。制御路の中におけるMux2およびMem2の削除は、図8Aの55で示された新規なラッチ可能制御バッファLCB設計により可能になる。3SLOBはDにおいて共有されたデータ路FOM17の出力と、Eにおいて出力ピンと、FにおいてTPと、GにおいてLCBの制御出力とに接続される。LCBは、Dにおいて共有された制御路FOM27の出力と、Eにおいて3SLOBの制御入力Gと、FにおいてTPとに接続される。図8Bは、3SLOB53の回路の1つの実施例を示した図である。この3SLOBは、スイッチSと、3状態出力バッファ3SOBと、入力バッファIBとを有する。3SLOBの構造および動作は、図7Aで説明されたLOBの構造および動作と同じである。LOBと3SLOBとの間の違いは、3SLOBが3SOBを有し、および3SOBの駆動をエーブルまたはディスエーブルにするための制御入力Gを有することである。図8Cは、LCB55の回路の1つの実施例を示した図である。このLCBは、スイッチSと、出力バッファOBと、入力バッファIBとを有する。LCBの構造および動作は、図8Aで説明されたLOBの構造および動作と同じである。LOBとLCBとの間の違いは、LCBはOBおよびIBに対し小さな機能バッファを使用し、一方LOBはIC出力ピンを駆動するための大きなバッファを使用することである。例えば、LCBのIB機能は、実際のバッファの代わりに、単純なパストランジスタまたは伝送ゲートにより実現することができる。図8Aの正規IC動作の期間中、3SLOBおよびLCBのスイッチはTPからの制御入力により閉じ、そしてFOMからの機能データおよび制御がICの3状態出力ピンの状態を定める。3SLOBおよびLCBのスイッチが閉じている時、3SLOBおよびLCBのIBからの出力は、それぞれ、FOM17からのデータおよびFOM27からの制御により過剰駆動されるように設計され、通常のIC動作の期間中、3SLOBおよびLCBの動作に対しIBを透明にする。したがって、通常の動作の期間中、図8Aの3状態出力は図2の3状態出力として動作する。Extestの期間中、LCBおよび3SLOBのスイッチはTPにより作動されて開き、そして検査の期間中の必要な時に閉じる。LCBのスイッチが開いている時、IBはOBの入力にフィードバックを行い、そしてOBから3SLOBに現在出力されている検査データ3状態制御をラッチする。LCBのスイッチが閉じている時、制御FOM27からの検査データはIBを過剰に駆動し、そしてこの検査データがOBから3SLOBに出力される。3SLOBのスイッチが開いている時、IBは3SOBの入力にフィードバックを行い、そして3SOBから3状態出力ピンに現在出力されている検査データをラッチする。3SOBのスイッチが閉じている時、データFOM17からの検査データはIBを過剰に駆動し、そしてこの検査データが3SOBから3状態出力ピンに出力される。もしLCBから3SLOBへの制御入力が3SLOBの3SOBをディスエーブルにするならば、3状態出力ピン駆動がディスエーブルにされることに注目されたい。3状態出力ピンがディスエーブルにされる時、3SLOBのIBは3SOBに入力を行うが、この3SOBは入力されるものを駆動することはできない、例えば、もし図8A~図8Bの3状態出力ピンがディスエーブルにされるならば、そして接続された3状態出力ピンがイネーブルにされるならば、その場合には図8BのIBはイネーブルにされたピンから駆動されるデータを3SOBに入力するが、しかし図8Bの3SOBはデータを出力することができないであろう。図7B、図8Cおよび図8BのLOB、LCBおよび3SLOBはIBで実施することができる。このIBは、スイッチがFにおけるTP入力により開かれる時イネーブルにされてOB/3SOBを駆動し、そしてスイッチがFにおけるTP入力により閉じられる時ディスエーブルにされてOB/3SOBを駆動しない。けれども、実施の形式にかかわらず、スイッチが開かれる時、IBの機能がOB/3SOBにフィードバックされ、出力ピンにおける論理状態を保持する。また、LOB、LCBおよび3SOBは、図5Aおよび図6AのOBCに見られるMux2およびMem2による信号ロードとMux2遅延とを削除する。このことにより、改善されたIC特性が得られる。図5Aおよび図6Aの先行技術による境界走査設計に関して前記で説明した1つの問題点は、Mem1に対する共有された機能メモリが、Extestに入る前に安全な検査データでMem2をプリロードするためにMem1を走査することを妨げることである。図7Aおよび図8Aの境界走査設計の出力境界セルは、Mem2またはMux2を有しないことに注目されたい。ICが正規動作からExtestモードにスイッチされるとすぐに、図7AのLOBにより、および図8Aの3SLOBおよびLCBにより、Mem2およびMux2セルの機能が実現される。正規動作の期間中、LOB、3SLOBおよびLCBが、出力機能データに対するICの機能コア論理装置により駆動される。ICがExtestモードにスイッチされる時、正規動作の期間中の機能データ出力は安全に出力される。したがって、機能動作からExtestモードにスイッチされるために図7Aおよび図8AのLOB、3SLOBおよびLCBがTPから制御を受け取る時、図7Aおよび図8AのLOB、3SLOBおよびLCBはそれらのすぐ前の機能データのすべてをラッチおよび保持する。ICをExtestモードに置くために、LOB図7Aのスイッチまたは3SLOBおよびLCB図8Aのスイッチを開くように、TP出力が制御を行う。スイッチが開く時、付随するFOMからの入力駆動はディスエーブルにされ、そして出力ピンの現在の機能状態がIBにより供給されるフィードバックによって保持される。例えば、図7Aにおいて、TPがLOBのスイッチを開いてExtestに入る時、もしLOBが機能モードの2状態出力ピンに1つの論理値レベルを出力するならば、LOBのOBから出力されるこの論理レベルが、IBを通して、OBの入力にフィードバックされ、そしてラッチされる。したがって、Extestに入る時、LOBにより、2状態出力から駆動されるすぐ前の機能論理レベル状態をラッチする1つの方法が得られる。図8Aにおいて、TPがそれらのスイッチを開いてExtestに入る時、もし3SLOBおよびLCBが機能モードにおいて3状態出力に対しデータおよび制御を出力するならば、3SLOBの3SOBおよびLCBのOBからそれぞれ出力されるデータおよび制御は、IBを通して、それぞれ、3SOBおよびOBの入力にフィードバックされ、そしてラッチされる。したがって、Extestに入る時、3SLOBおよびLCBにより、3状態出力から駆動されるすぐ前の機能論理レベル状態をラッチする1つの方法が得られる。ICが機能モードからExtestモードに遷移する時、すぐ前の機能出力状態を保持するという前記で説明した特徴により、図5Aおよび図6AのOBCにより提供されるよりも安全なExtestエントリの方法が得られる。さらに、Extestへのエントリの期間中、もし出力バッファが他の出力バッファとの競合に置かれるならば、または、アースまたは電源電圧に短絡されるならば、LOBおよび3SLOBの中に組み込まれたフィードバック機構体により、この電圧の競合は直ちに解決される。例えば、Extestがエントリされる時、もしICの出力ピンおよび機能論理装置に存在するアースへの短絡が行われて、LOBを通して論理値1が出力されるならば、LOBのスイッチが開き、そしてIBにより得られるフィードバックがOBに論理値ゼロを出力させ、それにより、2状態出力ピンにおける電圧の競合が終了する。Extestがエントリされそして安全な出力がIC出力に設定された後、図3Aおよび図4で説明されたように、11491捕獲動作、シフト動作および更新動作を実行するために、TPはMem1を走査することができる。Extestがエントリされ安全検査出力状態が設定されるのに加えて、Extestの期間中にMem1がデータを捕獲しそしてシフトする間、3SLOB、LCBおよびLOBにより、また出力ピンに対し安定な検査データを保持するMem2機能が得られることに注目されたい。捕獲動作およびシフト動作の期間中、3SLOB、LCBおよびLOBのスイッチを開くTPにより、このことが達成される。次に、3SLOB、LCBおよびLOBのスイッチは捕獲動作およびシフト動作の終了時に一時的に閉じ、それにより、3SLOBおよびLOBの3SOBおよびOBを通して、更新されるべき新しい検査データをMem1からIC出力に送ることができる。捕獲/シフト動作の終了時にスイッチが一時的にのみ閉じることが好ましいが、もし必要ならば、これらのスイッチは次の捕獲/シフト動作の始まる直前まで閉じたままであることができる。しかし、もしスイッチが開いていないならば、前記で説明された電圧競合の解決は起こらないであろう。図9Aおよび図10Aにおいて、LOB1、3SLOB1およびLCB1は前記で説明されたLOB、3SLOBおよびLCBと同じであるが、IBから信号出力Hを付加することにより、おのおのからの検査データ出力をMem1が捕獲することが可能なように設計される。信号出力Hは、図9B、図10Bおよび図10CのLOB1、3SLOB1およびLCB1にそれぞれ示されている。信号出力Hは、付随するそれぞれのMem1のMux1に対する付加入力に接続される。このことにより、事前に存在するマルチプレクサ入力を用いて機能コア論理装置からのシステムデータ、または付加されたマルチプレクサ入力を用いてLOB1、3SLOB1およびLCB1からの検査データ出力H、のいずれかをMem1が選択的に捕獲することができる。いずれを捕獲するかを決定するための選択制御は、TPから得られる。LOB1、3SLOB1およびLCB1の出力を捕獲するこの性能により、2状態ピン出力または3状態ピン出力が期待される論理レベルを実際に駆動しているかどうかを調べる検査を行うことができる。例えば、もし図9AのLOB1が論理値1でもって更新されそして2状態ピン出力がアースに短絡されるならば、スイッチSが開く時、LOB1のフィードバックは出力を論理値ゼロに進め、そしてこの論理値ゼロにラッチさせるであろう。Mux1が信号HをLOB1からMem1にロードするように設定されると仮定して次の捕獲動作およびシフト動作の期間中、2状態出力の論理ゼロ状態は以前に更新された期待される論理値1とは異なることが分かり、それにより、2状態ピンのアースへの短絡状態の検出を可能にする。3SOB1およびLCB1からのデータ出力および制御出力を検査するために捕獲およびシフトを行うことにより、3状態出力ピンについても同様な出力状態検出検査が可能である。LOB1、3SLOB1およびLCB1の出力をMem1の中に捕獲することができることのまた別の利点は、ICが機能動作からExtestに最初にスイッチされる時、Mem1の捕獲動作およびシフト動作により、2状態出力ピンおよび3状態出力ピンの最初の検査状態を観察することができることである。前記で説明したように、本発明により、2状態出力ピンのデータ路に対する自己開始および自己補正の境界走査セルと、3状態出力ピンのデータ路に対する自己開始および自己補正の境界走査セルと、3状態出力ピンの制御路に対する自己開始境界走査セルと、出力ホールドメモリを用いる必要のない捕獲動作およびシフト動作の期間中のリップルのない出力を有する2状態および3状態の出力境界走査セルと、ICが正規機能モードにある間透明であるMux2およびMem2の検査機能を備えた2状態および3状態の出力境界走査セルと、2状態および3状態の出力バッファに対し小さな信号遅延を有する出力境界走査設計と、が得られる。図3Aに示された先行技術の11491境界走査設計において、それぞれの2状態IC出力ピンは、Mux1、Mem1、Mem2およびMux2を実現するために、専用の検査論理装置を必要とすることが分かる。図4に示された先行技術の11491境界走査設計において、2個のMux1、2個のMem1、2個のMem2および2個のMux2を実現するために、それ自身の3状態制御を有する3状態IC出力ピンのそれぞれは、専用の検査論理装置を必要とすることが分かる。図5Aの先行技術の共有された境界走査設計において、Mux1、Mem2およびMux2を実現するために、2状態IC出力ピンのそれぞれは、専用の検査論理装置を必要とすることが分かる。図6Aに示された先行技術の共有された境界走査設計において、2個のMux1、2個のMem2および2個のMux2を実現するために、それ自身の3状態制御を有する3状態IC出力ピンのそれぞれは、専用の検査論理装置を必要とすることが分かる。図7Aおよび図9Aに示された本発明の共有された境界走査設計において、Mux1を実現するために、2状態IC出力ピンのそれぞれは、専用の検査論理装置を必要とすることが分かる。図8Aおよび図10Aに示された本発明の共有された境界走査設計において、2個のMux1とLCB/LCB1を実現するために、それ自身の3状態制御を有する3状態IC出力のそれぞれは、専用の検査論理装置を必要とすることが分かる。LOB/LOB1および3SLOB/3SLOB1は、先行技術には備えられていなかった付加回路すなわち、IBおよびSを備えているが、この付加回路はICのバッファパッド領域の中に利点を有して備えられていることに注目することが重要であり、したがって、IC機能コア論理装置の領域の中の回路を使い尽くさない。したがって、本発明により、出力バッファパッド領域の中に透過的に設置された先行技術のMux2およびMem2機能に等価な出力バッファ設計が得られる。図12Aの実施例では、出力ピンのFOM121は図7B~図7Dのラッチ可能出力バッファLOBを用いて実施され、および入力ピンのFIM123は図7B~図7DのLOBに類似のラッチ可能入力バッファLIBを用いるが、入力ピンの入力バッファ11を弱いフィードバックバッファと組み合わせて用いて実施され、およびI/Oピンの制御FOM125は図7C~図7Dに示された形式のバスホールダBHおよびスイッチSを用いて実施され、およびI/Oピンの出力FOM125は図8Aの3SLOBを用いて実施され、およびI/OピンのFIM123はLIBを用いて実施される。図12Eは、2個の交差結合された内部ICバッファを備えたバスホールダの1つの実施例の図である。機能出力動作の期間中、制御路25の中のスイッチSは、制御出力23を通して、FCLからUC更新制御信号を受け取る。このUC信号により、付随するスイッチSが閉じ、それにより、FCL制御および出力信号を、スイッチSを通り、LOBおよび3SLOB出力信号におよびBH3状態制御信号に、入力することができる。したがって、UC信号はスイッチSを開き、そしてLOB、3SLOBおよびBHの中のデータが維持される。BHの3状態制御信号は、付随するスイッチSが最初に閉じる時、3SLOBの3SOBに出力され、そしてSが開いた後、BHの3状態制御信号は3SOBに出力されることを継続する。出力ピンのLOBにおける出力信号は、付随するスイッチSが最初に閉じる時、ICから出力され、そしてSが開いた後、この出力信号はICから出力されることを継続する。I/Oピンの3SLOBにおける出力信号は、もし3SOBがBHからの制御信号によりイネーブルにされるならば、付随するスイッチSが最初に閉じる時、ICから出力され、そしてSが開いた後、この出力信号はICから出力されることを継続する。もし出力ピンまたはI/Oピンが短絡される、またはより強力な反対電圧レベルにより機能的に駆動されるならば、SがUCにより閉じられる時、LOB/3SLOBはこの反対レベルに過剰に駆動されようとするが、しかしSがUCにより開かれる時、反対レベルになってしまうおよび反対レベルに状態を変えるであろう。UC信号は、必要な動作を得るために、一緒にまたは個別に動作することができる。機能入力動作の期間中、入力路の中のスイッチSはFCLからUC信号を受け取る。このUC信号はスイッチSを閉じさせ、それにより、スイッチSを透過する入力信号がLIBに入力することができる。その後、UC信号がスイッチSを開き、そしてLIBの中のデータが維持される。付随するスイッチSが最初に閉じる時、それぞれのLIBの入力信号がFCLに入力され、そしてSが開いた後、FCLに入力されることを継続する。図12Bにおいて、制御バス23とLOB/3SLOB/LIBのそれぞれのフィードバックバッファとの間の接続は、これらのフィードバックバッファが3状態バッファとしてまたは図7Cに示されたように伝送ゲートとしてまた実施できることを示す。この3状態バッファは、付随するスイッチSが開く時、UCまたは別の信号によりイネーブルにされ、そして付随するスイッチSが閉じる時、UCまたは別の信号によりディスエーブルにされる。このことにより、ICのピンは、ラッチされたピンとしてまたは正規のラッチされないピンとして、選択的に動作することができる。後者の動作は、スイッチSを閉じたまま保持しそしてフィードバックバッファをディスエーブルに保持することにより達成される。もし弱い2状態フィードバックバッファがLOB/3SLOB/LIB図12Aに用いられるならば、前記のラッチされない動作は付随するスイッチSを閉じたままに単に保持することにより達成され、したがって、FCL15は弱い2状態フィードバックバッファを過剰駆動することができる。図12AのFIM123およびFOM121、127と、図12BのFIM123AおよびFOM121A、127Aとは、FIMの中にICの入力バッファを用い、およびFOMの中にICの出力バッファを用いる。したがって、先行技術のFIMおよびFOMに比べて、回路オーバヘッドの大きさが縮小される。FOM125のバスホールダおよびスイッチの組み合わせはまた、先行技術のFOMに比べて、小さな回路オーバヘッドを用いる。図12AのFIMおよびFOMのそれぞれの回路により導入される信号の遅延は、Sを通る遅延のみである。この遅延は、先行技術の典型的なFIM/FOMの遅延よりも小さい。図11の先行技術のFOMは、たとえ出力バッファが反対の電圧レベルに短絡されても、ラッチされたデータを有する出力バッファを持続的に駆動するけれども、Sが開かれた後、図12Aおよび図12BのLOB/3SLOBは反対電圧レベルに対抗するその駆動を止め、そして反対電圧レベルに状態を変える。したがって、図12Aおよび図12Bにおいて、出力バッファのさらによい保護が得られる。さらに、FOM121121AのスイッチSが開く時、図12A12Aの出力ピンに接続されたまた別のICのような外部装置は、データを記憶するためにFOM121121AのLOBにより得られるメモリを利用することができる。このことは、先行技術の図11の出力ピンでは可能ではない。図12Aおよび図12Bにおいて、ICの入力バッファ11がFCL15を直接に駆動することに注目されたい。それにより、先行技術のFIMの場合に必要であることが多かった前記高駆動バッファは、すべて必要でなくなる。図13Aは、2状態出力ピンにおけるFOM131のまた別の実施例の図である。FOM131は、2状態出力バッファであるように接続された3状態出力バッファを備えたラッチ可能出力バッファLOB2と、FCL15を駆動するように接続されていない入力バッファ11と、フィードバックエレメントFEとを有する。この形式の装置は、ユーザプログラム可能装置で実行することができる。この装置では、すべてのピンはI/O型として指定され、したがって図13Aに示されているように、IC入力バッファおよびIC出力バッファが備えられる。もしピンが2状態出力ピンとしてだけ動作することが決定されるならば、図に示されているように、用いられない入力バッファはOB2の一部分として用いることができる。FEにより、そうでなければ用いられない入力バッファから出力バッファへのフィードバックが得られる。図13B~図13Dは、FEの実施例を示した図である。図に示されているように、FEは、伝送ゲート、3状態バッファ、または弱い2状態バッファを用いて設計することができる。図13Eは、FOM131に類似したFOM131Dのまた別の実施例の図である。図13Eにおける制御バス23とFEとの間の接続は、FEが伝送ゲートまたは3状態バッファである場合FEをUCまたは別の信号で制御することができることを示している。したがって、Sが開いている時、FEはイネーブルであり、そしてSが閉じている時、FEはディスエーブルである。このことにより、図12Bに関して前記で説明されたのと同じ方式で、図13Eの出力ピンはラッチされたピンとしてまたはラッチされないピンとして選択的に動作することができる。もし弱い2状態バッファがFEに対して用いられるならば図13Aおよび図13D、Sは単に閉じたままに維持され、それによりFCLは弱い2状態バッファを過剰駆動することができ、そしてラッチされない出力ピンが得られる。LOB2を実現するためにFEおよび入力バッファを用いることのまた別の利点は、FEが3SOB21およびIB11のFCL側にあり、したがって、静電気放電ESD保護回路および電圧レベルシフト回路のような、ピンに付随するピンロード静電容量またはピン回路に、有害な影響を及ぼさないことである。実際、ピンのバッファ回路を変更する必要はなく、単純に図に示されているように接続される。図14は、IC141の1つの実施例の図である。IC141は、2状態出力2SO、3状態出力3SO、入力IN、および入力/出力I/Oピンに関する機能メモリとしてLIBおよびLOBを用いる。2SO、3SO、IN、およびI/Oで示されたブロックは、例えば図12Aから、対応するFOMおよびFIMを備えることができる。IC141は、プロセッサ1、プロセッサ2、メモリ、キャッシュ、浮動点装置FPUを備えたデータ処理装置である。動作の期間中、内部データバスDBおよび内部制御バスCBを用いて、これらのプロセッサは相互に通信を行う。これらのプロセッサはまた、DBおよびCBを用いて、内部のメモリ、キャッシュ、およびFPUと通信を行う。これらのプロセッサはまた、DBおよびCBを用いて外部の装置と通信を行ない、および2SO、3SO、IN、およびI/Oのブロックの中のFOMおよびFIMと通信を行う。CBは、図12Aに示されているように、FOMおよびFIMの中にデータを記憶するために必要なUC信号を伝送し、そしてDBはデータを伝送する。記憶のあるピンの1つの利点は、ピンデータがラッチされる間、処理装置141は内部通信に対しDBおよびCBを用いるのが自由であることである。1つの実施例では、プロセッサ1はDBおよびCBを用いて記憶のある出力ピンの中に出力データを記憶することができ、そしてこの場合、ピンデータが記憶されそして出力される間、ICの中の他の回路と内部で通信を行うためにDBおよびCBを用いることができる。また別の実施例では、プロセッサ2は他の装置に多数のデータワードを送信するのに必要である。記憶のあるピンを用いて、プロセッサ2は転送されるべき第1データワードを記憶のある出力ピンに記憶することができ、そしてその場合、第1データワードが記憶される間、転送されるべき次のデータワードの取り出しに進み、そして最後のデータワードが転送されるまでこのことが行なわれる。記憶のあるピンが備えられない場合、データワードが受信装置により受信されるまで、プロセッサ2はDBを用いてデータワードをピンに保持し、そしてそれから次のデータワードの取り出しに進む。また別の実施例では、入力ピンに入力が生ずる時、プロセッサ1はDBおよびCBを用いて内部通信を実行することができる。FIMは、データ入力を記憶するためにCBからフリーランニングの周期的UC信号を受け取ることができ、それにより、外部入力がなくなった後、プロセッサ1に対してそれが利用可能である。その内部通信が完了した後、プロセッサ1は記憶された入力を受け取り、そしてそれに応答する。なお別の実施例では、プロセッサ2は、IC141が外部通信に対して利用可能でないことを外部装置に知らせるデータを、出力ピンに記憶することができる。出力ピンデータが記憶される間、IC141は拡大された内部通信を実行することができる。内部通信が完了する時、出力ピンにこのようなことを示すデータを記憶することによりICが再び外部通信に対して準備ができたことを、プロセッサ2が指示する。通常、記憶のあるピンにより入力信号および出力信号の記憶が得られ、それにより、ICの内部動作を妨害することなく、ピンデータを入力/出力することができる。記憶のあるピンを備えたアーキテクチャのまた別の利点は、ICの間で高速同期通信が得られることである。例えば、1つの装置が多数個のICを備え、そしてそれぞれのICが記憶のあるピンを備えることができ、および記憶のあるピンのおのおのがこの装置の中の記憶のあるすべてのピンに共通のクロックまたはUCにより駆動されることができる。このことにより、ICの間の通信が同期方式で起こることが可能である。それぞれのICの記憶のあるピンに到達するデータおよびICの記憶のあるピンから出ていくデータにより、これらの記憶のあるピンの中に記憶が得られる。このピン記憶により、外部同期通信の流れを有する段階において、外部通信よりも典型的にははるかに速く動作するそれぞれのICの内部回路が、データを受け取る時期を設定し、そしてデータを処理し、そしてデータを出力することができる。図15は、記憶のあるピンを有するICを備えたコンピュータシステム装置の実施例の図である。コンピュータシステム装置151は、マイクロプロセッサ、ディスク駆動装置、メモリ、キャッシュ、モデム、モニタ、キーボード、およびI/Oを備えた相互接続された部品を備えている。このコンピュータシステム装置の種々の部品の中のICに記憶のあるピンを用いることは、例えば、このシステム装置の中のICの間の外部通信の期間中、前記で説明されたピンデータ転送のパイプラインにより、その特性を改善することができる。図16Aに示された実施例では、IC161は、機能ピンメモリとして用いられそしてまた入力および出力の境界走査セルBSCのための出力ラッチを得るために接続された、FIM123およびFOM121を備えている。正規動作では、FIMおよびFOMにより、図12Aにおけるように機能ピンメモリが得られる。機能IC動作のために必要な回路は、図16Aで斜線が付されて示されている。BSC回路は、検査にだけ用いられることを示すために、斜線が付されていない。ICの正規動作の期間中、S2スイッチスイッチSと同じであることができるは制御バス33図3Aからの検査更新TU信号により開き、そしてFIMおよびFOMの中の機能データを記憶するためにFCL出力23図12Aからの機能更新FU信号により、Sスイッチが動作する開く/閉じる。ICの検査動作の期間中、SスイッチはFUにより開き、そしてIB11および2SOB19の出力におけるMem1からの検査データを記憶するために、S2スイッチはTUにより動作する。図16Aの境界走査回路斜線が付されないで示された専用の検査回路は、入力ピンと出力ピンとの両方に対し、Mux1、Mux2、およびS2のみを有する。図16AのFCLとピンとの間の信号路を図12Aの対応する信号路とを比べるならば、図16Aの境界走査回路は入力信号路または出力信号路に遅延を付加しないことは明らかである。したがって、境界走査動作は、機能信号路に対しスピードを犠牲にすることなく達成される。図3~図10の境界走査回路は、図1~図2の入力信号路および出力信号路に遅延を導入するという欠点を有する。図16AのスイッチS2により、SIからSOへの走査路を、FIM123およびFOM121から分離することができ、それにより、IC161の機能動作または検査動作の期間中、必要な時にはいつでも走査動作を実行することができる。図16BのFOM121AおよびFIM123Aのフィードバックバッファに対するENA1入力は、図12Bおよび図13Eにおけるように、このフィードバックバッファは3状態バッファとして設置できることを示す。ENA1信号は、FU信号およびTU信号の論理ORであることができる、または分離した信号であることができる。図17Aには、図12Aにおけるように、機能的に必要な斜線の付されたFIM123およびFOM127および125を用いた入力/出力ピンの1つの実施例が示されている。境界走査回路は斜線が付されていなく、そしてそれぞれの信号路制御、出力、入力に対しS2、Mux1、およびMem1のみを有する。また図16Aにおけるように、スイッチS2は走査路をFIMおよびFOMから分離することができ、そして境界走査のための回路は、図12Aの対応する信号路に遅延を付加しない。3状態出力ピンに対する境界走査の実施例は、ピンからFCLへの入力信号路と付随するBSCを省略することにより、図17Aに明確に示されている。図17BのENA1信号は、図16Bに関して前記で説明した信号と同じである。図16~図17に示されている点線により、フィードバック路が得られる。このフィードバック路により、FIM/FOM構造体の中に以前にラッチされたデータがMem1の中に捕獲され、そして評価のために走査路を通してそれを取り出すことができる。このことにより、例えば、BSCが自己検査を実行することができる。システム装置によっては、このシステム装置により発生する電気的ノイズまたはこのシステム装置が配置されている環境により発生する電気的ノイズに対し、大きな抵抗力を有する記憶のあるピンを得ることが好ましい。このような電気的ノイズは、高速で動作する大きなシステム装置、不適切な電源容量、フィルタ装置、分離装置、または不適切に終端された信号伝送線路から生ずることがある。電気的ノイズは、ICの内部またはICの外部で発生することが可能である。図12Aおよび図12Bのフィードバックバッファに関し、ヒステリシスおよび/または他の周知のノイズ回避回路は通常の装置環境の偶然のピン状態の変化に対して保護を行うことができるが、ノイズが極めて多い装置環境では、フィードバックバッファを用いることにより、ピン状態の変化が起こることがあるかも知れない。図12Cは、また別の記憶のあるピンの回路の実施例の図である。図12CのFOM121B、FOM127B、およびFIM123Bは、Sと入力または出力のバッファの間にBHを配置することにより実現される。IC出力に関しては、FCLは一時的に閉じたSにUCを出力する。Sが閉じる時、FCLからのデータ値は出力バッファを通して出力ピンを駆動し、そしてSが開く時、駆動された出力データ値がBHの動作により保持される。IC入力に関しては、FCLは一時的に閉じたSにUCを出力する。Sが閉じる時、入力ピンからのデータ値は入力バッファを通してFCLを駆動し、そしてSが開く時、駆動された入力データ値がBHにより保持される。BHのみがデータを保持するのに用いられるから、ピンバッファ11、19、および21の出力と入力との間にフィードバックが存在しなく、したがって、ピンバッファにより駆動されるデータは、ピンバッファの出力に存在する高いレベルの内部ノイズまたは外部ノイズに対して許容度を有する。1つの実施例である図12Dには、IC出力ピンに関し、BH図12Cと3状態フィードバックバッファ図12Bのメモリ技術を用いたFOM121Dおよび127Dが示されている。BHと3状態フィードバックバッファとにより、IC出力ピンメモリ動作の2つの別個のモードが得られる。1つのモードはデベロップメントモードと呼ばれ、そしてもう1つのモードはミッションモードと呼ばれる。デベロップメントモードは、システム装置のハードウエアとソフトウエアが一緒に統合され、ソフトウエアコードデバッグ、システム装置エミュレーションおよび検査のようなタスクが行われる場合である。デベロップメントモードの期間中、システム装置に常に存在するICには、組立体の欠陥例えば、短絡したピン、またはICピンを相互に競合する関係に置く可能性のあるハードウエア/ソフトウエアの設計エラー、による出力バッファの故障の危険性がある。したがって、デベロップメントモードの期間中、3状態フィードバックバッファにより提供される安全動作モードを有する出力バッファを得ることは有益である。信号ENAによりイネーブルにされた3状態フィードバックバッファの場合、出力ピンでの競合をなくするために、BHの状態をフィードバックバッファにより過剰駆動することができるフィードバックバッファはBHを過剰駆動することができるように十分に強くなければならない。すなわち、図12DのICは、全体的に、図12BのICと同じように動作する。出力ピンの競合状態は、デベロップメントモードの期間中、高価なICおよび/または回路基板に損傷を与えるまたは破壊をもたらすことを避ける安全な方法で、解決される。デベロップメントモードが完了した後、そして装置が安定しおよび期待通りに動作する時、ICをそのミッションモードに置くことができる。ミッションモードでは、フィードバックバッファはENAによりディスエーブルにされて、ノイズの多い装置環境に応答してピンメモリ状態が変化する可能性を防止することができる。このことにより、図12CのICについて説明したのと同じように、図12DのICが動作する。図12Eは、マルチプレクサ回路120の1つの実施例の図である。マルチプレクサ回路120は、図12DのICをデベロップメントモードまたはミッションモードのいずれかで選択的に動作させる。デベロップメントモードでは、このマルチプレクサは、前記で説明した図12Bの制御装置をENAに結合して、フィードバックバッファをイネーブルにする。ミッションモードでは、マルチプレクサはアースGNDをENAに結合し、フィードバックバッファをディスエーブルにし、そして図12Cに関して前記で説明した記憶のあるピンの高ノイズに耐える動作が得られる。もちろん、初期の開発から実際の配備までの装置の寿命の任意の段階において、デベロップメントモードまたはミッションモードのいずれをも必要に応じて選択することができる。デベロップメントモードまたはミッションモードを選定するためにマルチプレクサに入力されるモード信号は、ICの中のICピンまたはレジスタから得ることができる。図16Cの実施例は、図16Aおよび図16Bの実施例と同じであるが、しかしFOM121BおよびFIM123Bは、図16Aおよび図16BのFOMおよびFIMの中に用いられるフィードバックバッファの代わりに、バスホールダBHを用いる。記憶のあるピンに対しBHを用いることの利点は、図12Cに関して説明された。図16Dの実施例は図16A~図16Cの実施例と同様であるが、しかし図12Dと同様に、FOM121Cの中にBH図16Cと3状態フィードバックバッファ図16Bとの両方を用いることを示している。境界走査検査の期間中、信号ENA2によりFOM121Cを制御して、フィードバックバッファをイネーブルにすることができ、そしてそれにより、図16Aに関して前記で説明した安全境界走査検査が可能になる。図16Eに示されているように、マルチプレクサ回路120は、デベロップメントモードENA1またはミッションモードGNDのいずれが選定されるかに応じて、ENA2をENA1図16BまたはGNDに選択的に接続することができる。ENA2によりイネーブルにされる時、出力バッファ競合をなくするために、フィードバックバッファはBHの状態を過剰駆動することができる。図16Dの実施例の利点の例を挙げれば次の通りである。1図16Cのピンメモリノイズの高い回避性、2図16Dと同様のデベロップメントモードとミッションモードとの間の選択性、3図16Aの安全で共有されたリソース境界走査検査。もちろん、境界走査検査に対してミッションモードとデベロップメントモードとのいずれをも選定することができ、そしてこの検査をICの寿命のすべての段階で実行することができる。例えば、ICの製造の期間中、または装置の開発の期間中、またはICが実際の装置環境の中で装置の一部分として配備された後、において実行することができる。図17C~図17Eの実施例は、図12C~図12Eおよび図16C~図16Eの技術を図17Aおよび図17Bに示された方式のI/Oピンアーキテクチャに応用された場合を示す。図18Aは、インサーキットテスタICTを用いて、回路基板が従来の方式で検査される方法を示した図である。ICTは、機械的プローブ接触体を用いて、基板の導線基板の上のICを接続する導電路と接触する。基板との接触がいったん行われると、ICTはIC入力に信号を注入し、そしてIC出力からの応答を観察する。このようにして、ICが基板に存在する他のICに接続されていても、ICTは基板の上の1個のICまたはICの群を分離し、そして検査することができる。図18Aにおいて、IC2に対する例えば入力は、IC1からの例えば出力に接続配線され、そしてICTにより検査される。検査の期間中、IC2を検査するために、ICTは強い論理値レベルを注入する。これらの強い論理値レベルは、IC2の検査の期間中、IC1の出力バッファOBを過剰駆動する。ICTにより過剰駆動される出力バッファは、検査の期間中に損傷を受けるまたは劣化することがあるという欠点を有する。もし出力バッファが損傷を受けるならば、このICは取り替えられなければならない。もしIC出力バッファがなお機能しているがしかし劣化しているならば、このIC出力バッファの寿命の期待値が問題点になる。図18Bにおいて、IC1の従来の出力バッファは初期にIC2の入力に対し論理値1高レベルに駆動し、そしてICTからのプローブ接触体180は高インピーダンスHI-Z状態にある。ICT検査の期間中、1回の検査時間の間、ICTはIC2の入力強制的に論理値ゼロにする。この強制された論理値ゼロは、検査時間のこの周期の期間中、IC1からの論理値1出力を過剰駆動する。したがって、図18Bの斜線が付された領域で示されているように、検査の期間中、OB出力が強制的に低レベルにされる。IC2の全体のICT検査の期間中に繰り返すことができる検査のこの期間中、IC1の出力バッファに損傷または劣化が起こる可能性がある。この損傷/劣化は、ICTからの過剰駆動信号により大電流モードに強制的に駆動される間に、出力バッファの中に発生する過剰な熱の結果として起こる。いくつかの従来の開放ドレインおよび開放コレクタの出力バッファ設計は、もしバッファ出力において異なる論理値レベルが強制されるならば、それらの論理値レベル駆動を放棄することができるが、しかし1つの論理値レベルからのそれらの駆動を放棄することのみができる。例えば、その出力に論理値1が強制される時、その論理値ゼロ駆動を放棄する従来のバッファは、その出力に論理値ゼロが強制される時、その論理値1駆動を放棄しないであろう。したがって、前記大電流モードに強制的にされるであろう。同様に、その出力に論理値ゼロが強制される時、その論理値1駆動を放棄する従来のバッファは、その出力に論理値1が強制される時、その論理値ゼロ駆動を放棄しないであろう。したがって、前記大電流モードに強制的にされるであろう。図19Aは、IC1の例示された出力が図12AのFOM121を備えた記憶のある出力である、1つの実施例の図である。FOM121を用いることにより、前記で説明した従来のICT検査の問題点に対する1つの解決が得られる。図19AのIC1は、従来の出力バッファの代わりに、LOB図5Aおよび図12Aを用いる。このICTはIC1を入力制御して、その出力2状態および3状態においてスイッチSを開かせることができる。図20は、ICTがどのようにスイッチSを制御して開かせることができるかを示した、1つの実施例の図である。この開信号は、UCと一緒にマルチプレクサ201に入力される。ICTがセレクト入力203を高レベルに駆動する時、開信号はLOBのスイッチSを開く。ICTがIC1と非接続にされる時、すなわちHI-Z状態にされる時、セレクト入力が抵抗器205を通して低レベルに引き下げられ、したがって、UCがスイッチSに透過する。図19Bの実施例では、検査の開始時に、IC1のLOBがFCLから論理値1を出力し、そしてSが開く。ICTからIC1出力へのプローブ接触体180は、最初、HI-Z状態にある。検査の期間中、ICTはIC2の入力に論理値ゼロを出力する。ICTからの論理値ゼロにより、IC1のLOBは、図19Bに示されているように、IC1の出力状態を論理値1から論理値ゼロ低レベルに直ちに変更させる。IC1の出力状態のこの変更により、IC2の検査期間中の競合が避けられ、したがって、前記で説明したICT検査の問題点が回避される。図19Bの斜線の付された領域は、LOBがICTからの論理値ゼロをラッチするために必要な比較的短い時間を表す。LOBがICTからの論理値ゼロをいったんラッチすると、図19Bの全検査時間の間、もしICTプローブ180が論理値ゼロに保持されていても、IC1出力の電圧競合はなくなる。ICTはIC1のLOBを実際に用いて、IC2に対する検査入力を得ることができる。このことは図19Bにおいて、Sを開いてICTプローブ180を論理値ゼロに単にパルス動作させ、その結果LOBが論理値ゼロに進み、そして次にプローブ180をHI-Z状態し、そしてIC1の出力ピンメモリ121のLOBをIC2に対し必要な検査入力状態に実際に維持することを可能にすることにより、達成される。この実施例は、ピン記憶IC1に対し外部にある装置いまの場合ICTがそのICの中の記憶機能を達成するために、IC1のLOBをまたどのように用いることができるかを示す。この技術は、電子装置の設計、製造、および検査において幅広い応用を有する。図18Bにおけるように全検査時間の間低レベルに駆動する代わりに、図19Bにおいて低レベルにパルス動作させることにより、図18Bにおけるよりは図19BにおいてICTの消費電力が少ないことが、図18Bおよび図19Bから明らかである。本発明の実施例を前記において説明したが、この説明は、本発明の範囲がこれらの実施例に限定されることを意味するものではない。本発明は多様な種々の実施例で実施することができる。以上の説明に関して更に以下の項を開示する。1集積回路に外部からアクセス可能である端子と、前記端子に結合され、かつ前記集積回路に対し外部の信号源により前記端子に加えられる信号を前記端子でラッチするように動作することが可能な、回路と、を有する集積回路。2集積回路の動作を実行するための機能論理装置と、前記集積回路に外部からアクセス可能である出力端子と、前記機能論理装置から受け取った出力信号を前記出力端子にラッチするために、前記機能論理装置と前記出力端子との間に接続されたラッチ装置と、を有し、かつ前記集積回路の外部の信号源により前記出力端子に加えられる信号を前記出力端子にラッチするように前記ラッチ装置がまた動作可能である、集積回路。3集積回路の動作を実行するための機能論理装置と、前記集積回路に外部からアクセス可能である出力端子と、前記機能論理装置と前記出力端子との間に接続されかつ前記機能論理装置から受け取った出力信号を前記出力端子にラッチするためにその制御入力に応答するラッチ装置と、を有する集積回路と、前記集積回路の外部に配置され、かつ前記集積回路の前記出力端子に接続され、かつ前記ラッチ装置の前記制御入力に結合された、信号源と、を有し、かつ前記ラッチ装置が前記信号源により前記制御入力に加えられる制御信号に応答しそして前記信号源により前記出力端子に加えられる信号を前記出力端子にラッチする、電子装置。4外部からアクセス可能である端子を備えた集積回路と、第1時間間隔の間前記端子に検査信号を維持するための検査回路と、を有し、かつ前記集積回路の外部に配置されかつ前記第1時間間隔よりも短い第2時間間隔の間だけ前記端子に前記検査信号を加えるために前記端子に接続された検査装置を前記検査回路が有する、電子装置。5外部からアクセス可能である第1端子を備えた第1集積回路と、外部からアクセス可能でありかつ前記第1端子に接続された第2端子を備えた第2集積回路と、前記第1集積回路および前記第2集積回路の外部に配置されかつ前記第1集積回路および前記第2集積回路の前記接続された端子に接続された信号源と、を有し、かつ前記第1端子に結合されおよび前記外部信号源により前記接続された端子に加えられる信号を前記接続された端子にラッチするように動作可能である回路を前記第1集積回路が有する、電子装置。6第1集積回路および第2集積回路の接続された端子に信号を加えるために、前記第1集積回路および前記第2集積回路の外部に配置された信号を用いる段階と、前記接続された端子に信号を保持するために、前記第1集積回路の内部にありかつ前記端子に結合された回路を用いる段階と、を有する、前記第1集積回路の外部からアクセス可能である端子が前記第2集積回路の外部からアクセス可能である端子に接続されている、電子装置を動作する方法。7第1集積回路および第2集積回路の接続された端子と、前記第1集積回路および前記第2集積回路の外部に配置された信号源のさらに別の端子と、に接続する段階と、第1時間間隔の間前記第1集積回路および前記第2集積回路の前記接続された端子に信号を供給し、かつ第1時間間隔よりも短い第2時間間隔の間だけ前記外部信号源の前記さらに別の端子に信号を供給する段階と、を有する、前記第1集積回路の外部からアクセス可能である端子が前記第2集積回路の外部からアクセス可能である端子に接続されている、電子装置を動作する方法。8集積回路の外部からアクセス可能である端子に信号を加えるために集積回路の外部に配置された信号を用いる段階と、端子に信号を保持するために集積回路の内部に配置されかつ前記端子に結合された回路を用いる段階と、を有する、集積回路を用いる方法。9外部からアクセス可能である出力端子を有し、かつ前記出力端子を複数個の論理値レベルに駆動するために前記出力端子に結合された出力バッファを有する、集積回路と、前記集積回路の外部に配置され、かつ前記出力端子を前記複数個の論理値レベルに駆動するために前記集積回路の前記出力端子に接続された、信号源と、を有し、かつ前記出力端子に結合され、そして前記外部信号源と前記出力バッファが前記複数個の論理値レベルの中の異なる論理値レベルに前記出力端子を同時に駆動しようとする時、前記出力バッファが前記複数個の論理値レベルのいずれに駆動しようとするのかにかかわらず、前記出力バッファからの競合が起こらないで前記外部信号源が前記出力端子を駆動することができるように動作可能である、回路を前記集積回路が有する、電子装置。10集積回路の出力バッファを用いて複数個の論理値レベルの中の1つの論理値レベルに出力端子を駆動する段階と、一方外部信号源を用いて複数個の論理値レベルの中の他の1つの論理値レベルに出力端子を駆動する段階と、その後、出力バッファが前記複数個の論理値レベルのいずれに駆動しようとするのかにかかわらず、出力バッファからの競合が起こらないで外部信号源が出力端子を駆動することができる段階と、を有する、集積回路の外部からアクセス可能である出力端子が集積回路の外部に配置された信号源に接続される、電子装置を動作させる方法。11集積回路の論理機能を実行するための機能論理装置と、集積回路の外部からアクセス可能である端子と、前記機能論理装置と、それらの間で信号を伝送する前記端子と、の間に接続された信号路と、を有し、かつ前記信号路が前記端子および前記機能論理装置の1つに接続された出力を有するバッファを備え、かつ前記信号路がメモリエレメントを備え、および前記メモリエレメントが前記バッファを備える、電子集積回路。12集積回路の論理機能を実行するための機能論理装置と、集積回路の外部からアクセス可能である端子と、前記機能論理装置と、それらの間で信号を伝送する前記端子と、の間に接続された信号路と、を有し、かつ前記信号路が前記端子および前記機能論理装置の1つに接続された出力を有するバッファを備え、かつ前記バッファの前記出力に接続され、および前記出力から前記バッファの入力にフィードバック信号を伝送するために前記バッファの前記入力に接続された、フィードバック路を有する、電子集積回路。13集積回路の論理機能を実行するための機能論理装置と、集積回路の外部からアクセス可能である入力端子と、前記機能論理装置と、前記入力端子から前記機能論理装置に信号を伝送するための前記入力端子と、の間に接続された信号路と、を有し、かつ前記信号路が前記機能論理装置に接続された出力を有する入力バッファと、前記入力バッファの入力に接続されたスイッチとを有し、かつ前記入力バッファの前記入力に接続されたバスホールダ回路を有する、電子集積回路。14集積回路の論理機能を実行するための機能論理装置と、集積回路の外部からアクセス可能である入力端子と、前記機能論理装置と、前記機能論理装置から前記出力端子に信号を伝送するための前記出力端子と、の間に接続された信号路と、を有し、かつ前記信号路が前記出力端子に結合されたおよび前記出力端子における電圧競合を解決するように動作可能である、電子集積回路。15集積回路の論理機能を実行するための機能論理装置と、集積回路の外部からアクセス可能である入力端子と、入力バッファと、出力バッファと、を有するユーザプログラム可能端子構造体と、前記機能論理装置と、それらの間で信号を伝送するための前記端子と、の間に接続された信号路と、を有し、かつ前記出力バッファが前記信号路の中で接続されている出力端子として、前記ユーザプログラム可能端子構造体が構成され、かつ前記信号路がメモリエレメントを有し、および前記メモリエレメントが前記入力バッファを備える、電子集積回路。16バッファ出力をバッファの入力にフィードバックする段階と、バッファの入力において信号路を開く段階と、を有し、かつ電子装置の内部論理装置を電子装置の外部からアクセス可能な端子に接続しおよび内部論理装置と端子の1つに接続された出力を有するバッファを備えた信号路に、メモリ性能を得る方法。17入力端子と入力バッファとの間の信号路にバスホールダ回路を接続する段階と、入力端子とバスホールダ回路との間の信号路を開く段階と、を有し、かつ電子装置の外部からアクセス可能な入力端子を電子装置の内部論理装置に接続しおよび内部論理装置に接続された出力を有する入力バッファを備えた信号路に、メモリ性能を得る方法。18集積回路の論理機能を実行するための機能論理装置と、集積回路の外部からアクセス可能である端子と、前記機能論理装置を前記端子に接続するために、および前記論理機能に関与する機能信号をそれらの間で伝送するために、前記機能論理装置と前記端子との間に接続された信号路と、検査信号を前記信号路に選択的に加えることができるために前記信号路に接続された第1スイッチと、を有し、かつ前記検査信号が前記信号路に加えられる時、前記検査信号を前記機能信号から分離するための第2スイッチを有し、かつ前記検査信号がメモリエレメントを備え、および前記メモリエレメントが前記第2スイッチを備える、電子集積回路。19集積回路の論理機能を実行するための機能論理装置と、集積回路の外部からアクセス可能である端子と、前記論理機能に関与する機能信号をそれらの間で伝送するために前記機能論理装置と前記端子との間に接続され、および前記端子と前記機能論理装置との1つに接続された出力を有するバッファを備えた、信号路と、前記バッファの出力に接続されおよび前記バッファの入力に接続され、それにより前記出力から前記入力にフィードバック信号を伝送する、フィードバック路と、検査信号を前記信号路に選択的に加えることができるために前記バッファの前記入力において前記信号路に接続された第1スイッチと、前記バッファの前記入力に接続された第2スイッチと、を有し、かつ前記検査信号が前記信号路に加えられる時、前記検査信号を前記機能信号から分離する前記第2スイッチが前記信号路に備えられる、電子集積回路。20演算信号の転送を可能にするために、内部論理装置を信号路を通して端子に接続する段階と、検査信号を信号路に加える段階と、検査信号を演算信号から分離するために、メモリエレメントの中のスイッチを開くことを含めて信号路を開放する段階と、を有し、かつ電子装置の外部からアクセス可能な端子と内部論理装置との間で演算信号を伝送し、およびメモリエレメントを有する、信号路に対し検査アクセスを得る方法。21集積回路の論理機能を実行するための機能論理装置と、集積回路の外部からアクセス可能である端子と、前記機能論理装置からの信号を前記出力端子に伝送するために前記機能論理装置と前記出力端子との間に接続された信号路と、を有し、かつ前記出力端子に結合されおよび制御入力を有するメモリ回路を前記信号路が備え、かつ前記出力端子における電圧競合を検出しおよび解決するために前記メモリ回路が前記制御入力で受け取られた制御信号に選択的に応答し、かつ前記メモリ回路を前記出力端子の電圧から分離するために前記メモリ回路がまた前記制御入力で受け取られた制御信号に選択的に応答する、電子集積回路。22集積回路の論理機能を実行するための機能論理装置と、集積回路の外部からアクセス可能である端子と、前記機能論理装置からの信号を前記出力端子に伝送するために前記機能論理装置と前記出力端子との間に接続された信号路と、を有し、かつ前記信号路が前記出力端子に接続された入力を有する出力バッファと、および前記出力バッファの入力に接続されたメモリエレメントとを備え、かつ前記出力バッファの前記出力から前記出力バッファの前記入力にフィードバック信号を伝送するために、前記出力バッファの前記出力に接続されかつ前記出力バッファの前記入力に接続されたフィードバック路を有する、電子集積回路。23複数個の電子装置、および前記電子装置を接続するバスと、その論理動作を実行するための機能論理装置を備えた前記電子装置の1つと、前記1つの電子装置の外部からアクセス可能である出力端子と、前記機能論理装置から前記出力端子に信号を伝送するために前記機能論理装置と前記出力端子との間に接続された信号路と、を有し、かつ前記出力端子に結合されかつデベロップメント動作モードまたはミッション動作モードのいずれでこのシステム装置が動作しているかを示す信号を受け取るための制御入力を有するメモリ回路を前記信号路が備え、かつ装置がデベロップメント動作モードで動作していることを前記信号が示す時前記出力端子における電圧の競合を検出しおよび解決するために前記メモリ回路が動作可能であり、かつこのシステム装置がミッション動作モードで動作していることを前記信号が示す時前記出力端子における電圧から前記メモリ回路を分離するために前記メモリ回路が動作可能である、電子システム装置。241つの電子装置の内部機能論理装置を1つの電子装置の外部からアクセス可能な出力端子に接続する信号路の中にメモリ回路を挿入する段階を備えた、メモリ回路を有する電子装置の1つを備える段階と、このシステム装置の機能性を検査する段階と、このシステム装置の機能性が検査される間出力端子における電圧の競合を検出しおよび解決するためにメモリ回路を用いる段階と、前記検査段階が完了した後、出力端子の電圧からメモリ回路を分離する段階と、を有する、複数個の電子装置を備えた電子システム装置を発展される方法。25出力端子からメモリ回路に電圧をフィードバックする段階と、出力端子の電圧からメモリ回路を分離する段階と、を有する、集積回路の内部機能論理装置を集積回路の外部からアクセス可能な出力端子に接続し、かつメモリ回路を備えた、電子集積回路を動作させる方法。26この集積回路は、集積回路の外部からアクセスすることが可能な端子と、前記端子に結合されかつ前記集積回路の外部の信号源ICTにより前記端子に加えられる信号を前記端子にラッチするように動作することができる回路121と、を有する。