印刷データ流にあるピクセルデータをソートする方法であって、各ピクセルデータはそれぞれnビットを有し、該ピクセルデータは、これらが印刷ラインで並んで印刷されるべき順序で印刷データ流に配置されており、印刷ヘッド6、7、8が、該印刷ヘッド6、7、8内にm列で配置されたピクセル形成素子9を有し、該ピクセル形成素子9は、m列内でそれぞれ互いに等間隔で離れており、該間隔は、記録担体11に印刷すべき1つの印刷ラインのピクセル数mに対応し、列の異なるピクセル形成素子9は、それぞれ互いにオフセットされており、したがって印刷ヘッド6、7、8のすべての列の各ピクセル形成素子9は、印刷ライン内のそれぞれ別のピクセルに割り当てられており、ピクセルデータがデータソートメモリ17に記憶され、該データソートメモリは少なくとも1つの論理的2次元アレイの列23と行22に配置されたメモリセル19を有しており、各メモリセル19は、それぞれのピクセルデータを書き込むためにそれぞれn個のメモリユニットを有しており、各列23にはm個のメモリセル19が配置されており、当該方法において、ピクセルデータが、メモリセル19のそれぞれ1つに書き込まれる際に、該ピクセルデータは、印刷データ流にあるのと同じ順序で列23に書き込まれ、1つの列23のすべてのメモリセル19に完全に書き込まれると、さらなるピクセルデータがこれに隣接する列23に書き込まれ、読み出しの際に、該ピクセルデータはメモリセル19の行22に沿って読み出される、ことを特徴とする印刷データ流にあるピクセルデータをソートする方法。印刷データ流にあるピクセルデータをソートする装置であって、ピクセルデータはそれぞれnビットを有しており、各1つのデータユニットがピクセルの制御のためにデジタル印刷ヘッド6、7、8に設けられており、該ピクセルデータは、これらが印刷担体11上で印刷ラインに並んで印刷されるべき順序で印刷データ流に配置されており、前記印刷ヘッド6、7、8は、該印刷ヘッド6、7、8内にm列で配置されたピクセル形成素子11を有し、該ピクセル形成素子11は、m列内でそれぞれ互いに等間隔で離れており、該間隔は、印刷ラインのピクセル数mに対応し、列の異なるピクセル形成素子11は、それぞれ互いにオフセットされており、したがって印刷ヘッド6、7、8のすべての列の各ピクセル形成素子11は、印刷ライン内のそれぞれ別のピクセルに割り当てられており、さらに少なくとも1つの論理的2次元アレイの列23と行22に配置されたメモリセル19を備えるデータソートメモリ17を有しており、各メモリセル19はそれぞれ、n個のメモリユニットをそれぞれピクセルデータを記憶するために有しており、制御回路を有し、該制御回路は、ピクセルデータが印刷データ流にあるのと同じ順序で列23に書き込まれ、1つの列23のすべてのメモリセル19に完全に書き込まれると、さらなるピクセルデータがこれに隣接する列23に書き込まれ、読み出しの際に、ピクセルデータがメモリセル19の行22に沿って読み出されるように構成されており、かつメモリセル19と接続されている、ことを特徴とする印刷データ流にあるピクセルデータをソートする装置。各メモリセル19は、2セットのアドレス線路およびデータ線路を備えるデュアルポートRAMから構成されており、アドレス線路とデータ線路の一方のセットは、データを書き込むために書き込み論理回路と接続されており、書き込みアドレス線路および書き込みデータ線路を形成し、アドレス線路とデータ線路の他方のセットは、データを読み出すために読み出し論理回路と接続されており、読み出しアドレス線路および読み出しデータ線路を形成する、ことを特徴とする請求項2に記載の装置。読み出しアドレス線路は、所定の読み出しアドレスによってアレイの所定の行が選択され、読み出しの際に1つの行のすべてのメモリセルが読み出されるように構成されている、ことを特徴とする請求項3に記載の装置。列23内では、すべてのメモリセルの書き込み信号が並列に接続され、書き込み論理回路によりメモリセルは共通に制御され、書き込みの際には書き込み信号の印加によって1つの列23のすべてのメモリセルが書き込まれる、ことを特徴とする請求項2から4までのいずれか一項に記載の装置。メモリセル19からなるアレイは、それぞれi個のメモリユニットを備える複数のメモリブロックから構成されており、それぞれn個のメモリブロックのアドレス入力端が並列に接続されており、当該それぞれn個の並列に接続されたメモリブロックがメモリラッチ18を形成し、各メモリラッチのメモリブロックの同じ箇所に配置されたメモリユニットが、メモリセル19の1つを形成し、メモリセル19の上下に重なる複数のアレイが、1つの論理クワッドを形成し、メモリラッチ18は、アレイの平面に対して横方向に延在し、メモリセル19を有する各メモリラッチ18はアレイの1つに配置されている、ことを特徴とする請求項2から5までのいずれか一項に記載の装置。書き込みアドレス線路は、所定の読み出しアドレスによって所定のアレイが選択され、書き込みの際に当該アレイの1つの列23のすべてのメモリセルが書き込まれるように構成されている、ことを特徴とする請求項6に記載の装置。読み出しアドレス線路は、すべてのアレイにある同じ行内のすべてのメモリセル19をアドレシングするように構成されており、読み出しデータ線路はマルチプレクサ24の入力端と接続されており、読み出しの際にただ1つのアレイのデータ線路が選択される、ことを特徴とする請求項6または7に記載の装置。請求項2から8までのいずれか一項に記載の装置が使用される請求項1に記載の方法。本発明の基礎とする課題は、印刷データ流にあるピクセルデータをソートする方法および装置を提供することであり、これによりピクセルデータを高速に簡単な手段によってソートすることができ、その際に対応する高い計算能力を必要としないようにする。この課題は、独立請求項に記載された本発明によって解決される。本発明の有利な構成は、各従属請求項に記載されている。本発明の方法により、印刷データ流にあるピクセルデータがソートされる。各ピクセルデータはそれぞれnビットを有しており、印刷データ流にあるピクセルデータは、これらが印刷ラインで並んで印刷されるべき順序で配置されている。各ピクセルデータによって印刷ヘッドのピクセル形成素子が制御される。このピクセル形成素子は印刷ヘッド内にm列で配置されており、m列内でそれぞれ互いに等しい間隔で離れている。この間隔は、印刷ラインのピクセル数mに対応する。印刷ヘッドの列の異なるピクセル形成素子は、それぞれ互いにオフセットされており、したがって印刷ヘッドのすべての列の各ピクセル形成素子は、印刷ライン内のそれぞれ別のピクセルに割り当てられている。ピクセルデータはデータソートメモリに記憶されており、このデータソートメモリは行と列の論理的2次元アレイに配置されたメモリセルを有する。各メモリセルは、それぞれ1つのピクセルデータを記憶するためにそれぞれn個のメモリユニットを有し、m個のメモリセルの各列に配置されている。ピクセルデータは、印刷データ流と同じ順序で列に書き込まれ、1つの列のすべてのメモリセルに完全に書き込まれると、これに隣接する列に別のピクセルデータが書き込まれる。ピクセルデータを読み出す際には、メモリセルの行に沿って読み出される。ピクセルデータは列に沿ってメモリセルの2次元アレイに書き込まれ、行に沿って2次元アレイから読み出されるから、ピクセルデータは再ソートされる。ソート過程は、データソートメモリへのピクセルデータの一度の書き込みと、それぞれのピクセルデータの一度の読み出しによってのみ行われる。ソフトウエア解決手段によって実施される従来のソートアルゴリズムで生じるような、さらなる変換およびソート演算は必要ない。ピクセルデータがソートされた順序では、それぞれm1番目のピクセルデータが2次元アレイの行に連続して配置される。したがってピクセルデータは、ピクセル形成素子のそれぞれの列により印刷すべき順序でソートされている。好ましくは、それぞれ1つの行のメモリセルの数が、印刷ヘッドのそれぞれ1つの列のピクセル形成素子の数に対応する。本発明の方法を実施するためには、列に沿って書き込まれ、行に沿って読み出すことのできるメモリセルの2次元アレイが必要なだけである。このようなメモリセルのアレイは、たとえばFPGAのメモリ領域でコンフィギュレートすることができる。高い計算能力を有していなければならず、ピクセルデータをソートするためにソフトウエア解決手段が必要となる付加的なマイクロプロセッサを使用する場合よりも、このようなFPGAの使用は格段に有利である。本発明の装置は、印刷データ流にあるピクセルデータをソートするように構成されている。各ピクセルデータはそれぞれnビットを有する。ピクセルデータは、これらが印刷ラインで並んで印刷されるべき順序で印刷データ流に配置されている。この装置は、ピクセル形成素子を備える印刷ヘッドを有し、ピクセル形成素子は印刷ヘッドのm列に配置されている。m列内のピクセル形成素子はそれぞれ互いに均等に離れており、この間隔は印刷ラインのピクセル数mに相当する。列の異なるピクセル形成素子は、それぞれ互いにオフセットされており、したがって印刷ヘッドのすべての列の各ピクセル形成素子は、印刷ライン内のそれぞれ別のピクセルに割り当てられている。装置はデータソートメモリを有しており、このデータソートメモリは論理的2次元アレイに行と列で配置されたメモリセルを有している。ここで各列にはm個のメモリセルが配置されている。各メモリセルはそれぞれ、n個のメモリユニットをそれぞれ1つのピクセルデータを記憶するために有する。制御回路が設けられており、この制御回路は、ピクセルデータが、印刷データ流と同じ順序で列に書き込まれ、1つの列のすべてのメモリセルに完全に書き込まれると、これに隣接する列に別のピクセルデータが書き込まれる用に構成されており、メモリセルと接続されている。ここでピクセルデータを読み出す際には、メモリセルの行に沿って読み出される。この装置のデータソートメモリは、メモリセルの2次元アレイの列にピクセルデータを書き込み、同じピクセルデータをアレイの行に沿って読み出すだけでソートされるように構成されている。このようにソートされたピクセルデータは、この順序で印刷ヘッドにピクセル形成素子の制御のために供給することができる。印刷ヘッドは好ましくはインクジェット印刷ヘッドである。ピクセル形成素子はこの場合、インクジェットノズルである。しかし本発明の枠内で、デジタル印刷機の別の印刷ヘッドを使用することもできる。好ましくはメモリセルは、2つの端子を備える揮発性メモリとして構成されている。すなわちそれぞれ2セットのアドレス線路およびデータ線路を備えるデュアルポートRAMとして構成されている。ここで一方のアドレス線路およびデータ線路のセットは、ピクセルデータの書き込みのために書き込み論理回路と接続されており、書き込みアドレス線路および書き込みデータ線路と称される。他方のアドレス線路およびデータ線路のセットは、ピクセルデータの読み出しのための読み出し論理回路と接続されており、読み出しアドレス線路および読み出しデータ線路と称される。デュアルポートRAMを使用することにより、メモリセルへのピクセルデータの書き込みとこれからの読み出しを互いに分離することができる。これによってメモリセルを列方向に書き込むための書き込み論理回路と、メモリセルを行方向に読み出すための読み出し論理回路を簡単に実現することができる。好ましくは読み出しアドレス線路は、所定の読み出しアドレスによってアレイの所定の行が選択され、読み出しの際にこの行のすべてのメモリセルが読み出されるように構成されている。列内では好ましくはすべてのメモリセルの書き込み信号が並列に接続され、書き込み論理回路によりメモリセルは、書き込みの際に書き込み信号の印加によって1つの列のすべてのメモリセルが書き込まれるよう選択されるよう構成されている。メモリセルからなるアレイは、それぞれi個のメモリユニットを備える複数のメモリブロックから構成することができる。それぞれn個のメモリブロックのアドレス入力端が並列に接続されており、それぞれn個の並列に接続されたメモリブロックがメモリラッチと称される。各メモリラッチのメモリブロックの同じ箇所に配置されたメモリユニットが、メモリセルを形成する。メモリセルの上下に重なる複数のアレイが論理クワッドを形成し、ここでメモリラッチはアレイの平面に対して横に延在している。したがって1つのメモリセルを備える各メモリラッチが各アレイに配置されている。概念論理アレイと論理クワッドにより、2次元アレイまたはクワッドを構成するために、個々のメモリブロックまたはメモリラッチが空間的構成で配置されている必要はなく、これらは列に沿って列ごとに書き込まれるように接続されており、行に沿って行ごとに読み出されるように接続されていることが表現される。第3の次元が存在する場合クワッド、このようなメモリセルの2次元アレイが複数存在する。好ましくは書き込みアドレス線路は、所定の読み出しアドレスによって複数のアレイの1つが選択され、書き込みの際にこのアレイの1つの列のすべてのメモリセルが書き込まれるように構成されている。読み出しアドレス線路は、好ましくはすべてのアレイにおいて同じ行のすべてのメモリセルをアドレス指定するように構成されており、読み出しデータ線路は、ただ1つのアレイの読み出しデータ線路が読み出しの際に選択され、出力端に接続されるように構成されている。本発明の装置のデータソートメモリは、好ましくはコンフィギュラブルなデータソートメモリであり、たとえばFPGA内のコンフィギュラブルなデータソートメモリである。書き込み論理回路と読み出し論理回路を備える制御回路も、好ましくはデータソートメモリを含むFPGA内に形成される。データソートメモリと制御回路を、1つまたは複数のアプリケーション専用集積回路ASICから形成することもできる。この装置は、データソートメモリに後置接続されたバッファメモリを有することができる。バッファメモリは、ソートされたピクセルデータが印刷過程の実施のために印刷ヘッドに転送される前にこれを中間記憶するため、データソートメモリの複数倍のメモリ容量を有している。本発明を、図面に示された実施例に基づき、以下詳細に説明する。図1は、本発明にしたがって構成された印刷システム1を示す。この印刷システム1は、印刷機2と印刷サーバプリントサーバ3を含み、印刷サーバには印刷機2がデータ線路4によって接続されている。データ線路4は印刷機2で、スケーラブルラスタアーキテクチャSRA印刷データコントローラ5に接続されて終端している。印刷データコントローラ5は、プリントサーバから到来する印刷データ流を処理する。この処理は種々異なる処理ステップを含むことができる。印刷データ流は、印刷データコントローラ5でソートされるピクセルデータを含む。必要な場合には印刷データも配列される。このことは、印刷データが、印刷データコントローラ5と接続された印刷ヘッド6、7、8を直接制御するか、または印刷データを対応するハーフトーンに配列しなければならないかに依存する。以下の実施形態では、印刷ヘッド6~8がそれぞれ、インクジェットノズル9の形の複数のピクセル形成素子を有するインクジェット印刷ヘッドである。これらのインクジェットノズルは、それぞれの印刷ヘッド6、7、8に複数の列10で配置されている図2。個々の列におけるインクジェットノズル9は互いに同じ間隔で離れているから、それらの間隔dは、記録担体上の1つのラインにあるピクセルの数に等しく、それは列の数に対応する。印刷ヘッドがたとえば16列のインクジェットノズルを有していれば、各1つの列内でインクジェットノズルは16ピクセルだけ互いに離れている。印刷ヘッド6、7、8により、種々の色のインキが記録担体11上に塗布される。記録担体11は連続紙であり、入口ローラ12に巻き付けられており、出口ローラ13に巻き取られる。レーン状の記録担体11は、搬送方向14に搬送路に沿って運動する。搬送路は、搬送路の上方と下方に配置されたローラ15によって規定される。ローラ15の1つには、記録担体の経路運動を走査するためのデコーダ16が設けられている。デコーダ16は、印刷データコントローラ5と接続されており、印刷データコントローラ5に記録担体11の目下の位置を送出する。この信号に基づいて、印刷データコントローラ5はインクジェットノズル9の個々の列を、所望の印刷画像が記録担体上に形成されるように制御する。インクジェットノズル9は個々の列10において記録担体11の搬送方向14に対して横方向に互いにオフセットされており、したがって印刷ヘッド6、7、8の各ノズル9は、搬送方向14に対し横方向のラインの別のピクセルに記録担体11上で割り当てられている。これによって印刷ラインが複数のステップで印刷される。ここで各ステップでは、インクジェットノズル9の1つの列10が印刷ラインのピクセルの所定の部分を印刷する。実際には、すべての列10のインクジェットノズル9が同時に制御される。したがって各印刷ヘッドは、噴射中に印刷ラインのそれぞれ複数の部分を記録担体11上に印刷する。印刷サーバ3から印刷データコントローラ5に送出される印刷データはピクセルデータを、これが印刷ラインで並んで印刷されるべき順序で含んでいる。しかし印刷ラインは1つの噴射によって一度に印刷することはできず、1つの印刷ラインに所属する複数のピクセルは、列10の異なるインクジェットノズル9によって印刷されるから、各列10に所属するピクセルを印刷データ流から取り出し、ソートすることが必要である。このために、図3に概略的に示されたデータソートメモリ17が設けられている。データソートメモリ17は、それぞれi個のメモリユニットを備える複数のメモリブロックを含む。各メモリユニットには1ビットが記憶される。本実施形態では、メモリブロックはそれぞれ16個のメモリユニットを有するi=16。それぞれn個のメモリブロックのアドレス入力端が並列に接続されており、n個のメモリブロックがそれぞれ1つのメモリラッチ18RAM0.0~RAM15.19を形成する。本実施形態では、それぞれ4つのメモリブロックが1つのメモリラッチに統合して接続されている。メモリブロックの同じ箇所に配置された、各メモリラッチ18のメモリユニットが、1つのメモリセル19を形成する。本実施形態では、4つのメモリブロックが1つのメモリラッチ19に統合して接続されているから、各メモリセル19は4ビットを記憶するために4つのメモリユニットを有する。したがって各メモリセル19には、4ビットのピクセルデータを記憶することができる。それぞれ20のメモリラッチ18が、入力端20と出力端21の間に並列に接続されている。これら20の並列に接続されたメモリラッチ18がそれぞれ1つの行22を形成する。16のこの種の行が互いに平行に、入力端20と出力端21の間に配置されている。それぞれの行22の第1から第20のメモリラッチが、それぞれ列23を形成する。したがって16の行と20の列からなる1つのアレイが、メモリラッチのこの回路によって形成されている。出力端21の前方にはマルチプレクサ24が設けられている。メモリブロックはそれぞれデュアルポートRAMである。すなわちそれぞれ2セットのデータ線路とアドレス線路を有する。このデータ線路とアドレス線路の一方のセットは、データを書き込むために使用され、したがって書き込みデータ線路および書き込みアドレス線路と称される。他方のアドレス線路とデータ線路は、メモリブロックの内容の読み出しのために使用され、したがって読み出しデータ線路および読み出しアドレス線路と称される。書き込みデータ線路と書き込みアドレス線路は、入力端20からそれぞれメモリブロックまたはメモリラッチ18までつながっており、読み出しデータ線路および読み出しアドレス線路はメモリブロックまたはメモリラッチ18からマルチプレクサ24につながっている。すべてのメモリブロックは、書き込み信号を受信するために信号端子を有する。1つの列23のすべてのメモリブロックの信号端子は互いに接続されており、したがって1つの列のすべてのメモリブロックまたはメモリラッチ18は、データをメモリブロックに書き込むことができるようにすることにより、書き込みのためのただ1つの制御信号によって書き込み状態をずらすことができる。対応する書き込み信号の印加により、それぞれ所定の列をデータの書き込みのために選択することができる。書き込みアドレス線路は、所定の書き込みアドレスが、すべてのメモリラッチ18にある所定のメモリセル19をそれぞれ制御するように構成されている。図3に示されたデータメモリ17のすべてのメモリセル19は論理クワッドを形成する図4。ここでZ方向には互いに平行に配置されたメモリラッチ18が延在しており、0番目のメモリセルが最下レベルに、15番目のメモリセルが最上レベルに配置されている。X方向には列23が、Y方向には行22が延在している。このクワッドの各レベルは、メモリセル19の2次元アレイを形成する。0から15の書き込みアドレスにより書き込みアドレス線路で、メモリセル19のそれぞれ1つのレベルまたは2次元アレイをアドレシングすることができる。したがって書き込み信号との組み合わせで、個々のレベルまたは個々のアレイにある所期の列を制御することができる。したがって所定のアレイの所定の列に書き込むことができる。各アレイの1列は16のメモセル19を含み、各メモリセルは4ビットを有するから、1つの書き込みステップで64ビットを1列に書き込むことができる。これに対して読み出しアドレス線路により、すべてのアレイの同じ行が制御される。したがって0から19の読み出しアドレスjがアドレス線路に印加されると、すべてのアレイのj番目の行のメモリセル19の内容が対応する読み出しデータ線路に印加される。この16セットa20×4の読み出しデータ線路から、個々の2次元アレイの1つのセットがマルチプレクサ24により出力端21に印加される。したがって出力端21には、1つのアレイの1つの行22の80ビットが印加される。したがってデータソートメモリ17により、データを列23に沿ってメモリセル19のアレイに書き込み、行22に沿って読み出すことができる。その結果、それぞれ4ビットのピクセル情報を含むピクセルデータが、到来するデータ流に含まれている順序たとえば図5ではP0からP15で列23に書き込まれ、各メモリセル19にそれぞれピクセルデータPが記録される。行には、k番目のピクセルデータ、k16番目のピクセルデータ、k32番目のピクセルデータからk304番目のピクセルデータ図5の行0ではP0からP304がある。ここでkはアレイにある0から15の行番号である。したがい行には、元の印刷データ流内で行の数だけ互いに離れたピクセルが並んで配置されている。個々の行は、1つの印刷ヘッドのインクジェットノズル9の列に供給されるべきピクセルデータを含む。したがってインクジェットノズル9の所定の列10を制御するためには、データソートメモリ17の所定の1つの行を読み出せばよい。個々の行は読み出しアドレス線路とマルチプレクサ24によって正確に制御されるから、各任意の行をデータソートメモリ17から読み出すことができる。したがってピクセルデータは、メモリセル19へのピクセルデータの列ごとの書き込みと、メモリセル19からのピクセルデータの行ごとの読み出しによって正確にソートされ、インクジェットノズル9の列を制御するために正しく統合される。本実施形態では、データソートメモリ17が16の行と20の列を有する。印刷ヘッドの別の実施形態ではもちろん、別の数の列と行を設けることができる。本実施形態では、ピクセルデータが4ビットを含む。しかしピクセルデータが1ビットまたは2ビット、または8ビットを含む印刷ヘッドも公知である。対応してメモリセル19も構成される。データソートメモリ17には有利にはバッファメモリが後置されており、このバッファメモリはデータソートメモリ17より大きな記憶容量を有する。バッファメモリには、対応してソートされたピクセルデータを、これらが対応する印刷ヘッドの制御、または印刷ヘッドにあるインクジェットノズル9の列を制御するために必要になるまでファイルし、中間記憶することができる。本実施形態は、製品番号Virtex5XC5VLX50T-FF1136で入手されるFPGAによって実現された。このFPGAは、いわゆる離散的RAMを有しており、ソフトウエアXilinxCOREGeneratorによって任意にコンフィギュレートすることができる。ここで個々のメモリブロックはシングルポートRAMとしても、デュアルポートRAMとしてもコンフィギュレートすることができ、アドレセス線路およびデータ線路について多種多様に初期化することができる。印刷ヘッドにあるインクジェットノズルの列が、別の数のインクジェットノズルにより、または別の数のインクジェットノズル列により構成されていれば、データソートメモリの列と行にあるメモリセルの数も対応して適合される。