"パターンデータに基づいて被試験デバイスを試験する試験装置であって、予め定められた試験レートに同期してそれぞれ入力される入力パターンに応じた前記パターンデータを出力する複数のパターン出力部を備え、それぞれのパターン出力部は、前記試験レート内で1個の前記パターンデータを出力する通常モード、および、前記試験レートを分割した複数の分割レートのそれぞれにおいて前記パターンデータを出力する高速モードの2つの動作モードを有し、前記高速モードにおいて、それぞれの前記パターン出力部は、自己の前記パターン出力部に入力される前記入力パターンに対応する前記パターンデータ、および、他の前記パターン出力部に入力される前記入力パターンに対応する前記パターンデータのそれぞれを、前記複数の分割レートに対する前記パターンデータのうちの少なくとも一つとして出力する試験装置。それぞれの前記パターン出力部は、前記複数の分割レートに対応して設けられた複数のデータメモリを有し、それぞれのデータメモリは、前記入力パターンと前記パターンデータとの関係を示すテーブルを記憶し、入力される前記入力パターンに対応する前記パターンデータを出力する請求項1に記載の試験装置。それぞれの前記パターン出力部は、前記通常モードにおいては、自己の前記パターン出力部に入力される前記入力パターンを、それぞれの前記データメモリに入力し、前記高速モードにおいては、他の前記パターン出力部に入力される前記入力パターンを、少なくとも一つの前記データメモリに入力する入力切替部と、前記複数のデータメモリが出力する前記パターンデータに応じた信号を出力する波形整形部とを更に有する請求項2に記載の試験装置。それぞれの前記パターン出力部は、前記高速モードにおいて、他のいずれかの前記パターン出力部に入力される前記入力パターンを選択し、前記少なくとも一つの前記データメモリに入力させるピン選択部を更に有する請求項3に記載の試験装置。同一の前記パターン出力部に設けられる前記データメモリには、同一の前記テーブルが記憶される請求項2から4のいずれか一項に記載の試験装置。前記高速モードにおいて、第1のパターン出力部の前記入力切替部は、第2のパターン出力部の前記入力パターンを、前記第1のパターン出力部のいずれかの前記データメモリに入力し、前記第2のパターン出力部の前記入力切替部は、前記第1のパターン出力部の前記入力パターンを、前記第2のパターン出力部のいずれかの前記データメモリに入力する請求項3または4に記載の試験装置。前記第2のパターン出力部に、前記第1のパターン出力部とは反転した信号を出力させるか否かを制御する反転制御部を更に備える請求項6に記載の試験装置。同一の前記パターン出力部に設けられる前記データメモリには、同一の前記テーブルが記憶され、前記反転制御部は、前記第2のパターン出力部の前記データメモリに、前記第1のパターン出力部の前記データメモリと同一の前記テーブルを記憶させるか、前記パターンデータを反転させた前記テーブルを記憶させるかを制御する請求項7に記載の試験装置。前記複数のパターン出力部に対応して設けられ、対応する前記パターン出力部が出力する前記パターンデータに応じた試験信号を出力する複数のドライバと、前記複数のパターン出力部に対応して設けられ、対応する前記パターン出力部が出力する前記パターンデータに応じた期待値と、前記被試験デバイスの出力信号の値とを比較する複数の比較部とを更に備え、前記データメモリは、前記試験信号の論理値を示すビット、ドライバを動作させるか否かを制御するビット、および、前記期待値を示すビットを含む前記パターンデータを、それぞれの前記入力パターンに対応させた前記テーブルを記憶する請求項2から8のいずれか一項に記載の試験装置。試験装置は、予め定められた複数のパターンを記憶し、試験レートごとに指定されるパターンを出力するデータメモリを有する。データメモリの各パターンが複数個のパターンデータ分のビットを有することで、試験レートごとに複数個のパターンデータを生成することができる。例えば、各パターンは、試験レートの前半部分に対応する前半用ビット列と、試験レートの後半部分に対応する後半用ビット列とを有する。前半用ビット列に応じて前半のパターンデータを生成し、後半用ビット列に応じて後半のパターンデータを生成することで、倍速のパターンデータを生成することができる。また、前半用ビット列および後半用ビット列が同一となるパターンを選択することで、通常モードにおけるパターンデータを生成することができる。しかし、データメモリのパターンを指定する指定信号のビット数は、通常モードで発生すべきパターンの個数に応じて定められている場合がある。例えば、被試験デバイスに入力するデータパターンPATが1/0の2値を有し、被試験デバイスの出力信号と比較する期待値パターンEXPがH/L/Z/Hの4値を有する場合、通常モードでは24=6個のパターンを発生できればよい。この場合、指定信号のビット数は3ビットに設定される。これに対し、倍速モードにおいては、試験レート内のデータパターンPATは、前半データ,後半データ=0,0、1,0、0,1、1,1の4種類となる。同様に、試験レート内の期待値パターンEXPは、4×4=16種類となる。このため、3ビットの指定信号では、倍速モードにおける全パターンを指定することができない。例えば、3ビットの指定信号では8個のパターンを指定できるので、4個のパターンにデータパターンPATを割り当てると、期待値パターンEXPには4個のパターンしか割り当てることができない。このため、倍速の期待値パターンEXPを生成することができなくなる。本発明の第1の態様においては、パターンデータに基づいて被試験デバイスを試験する試験装置であって、予め定められた試験レートに同期してそれぞれ入力される入力パターンに応じたパターンデータを出力する複数のパターン出力部を備え、それぞれのパターン出力部は、試験レート内で1個のパターンデータを出力する通常モード、および、試験レートを分割した複数の分割レートのそれぞれにおいてパターンデータを出力する高速モードの2つの動作モードを有し、高速モードにおいて、それぞれのパターン出力部は、自己のパターン出力部に入力される入力パターンに対応するパターンデータ、および、他のパターン出力部に入力される入力パターンに対応するパターンデータのそれぞれを、複数の分割レートに対するパターンデータのうちの少なくとも一つとして出力する試験装置を提供する。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。図1は、パターンデータに基づいて被試験デバイス200を試験する試験装置100の構成例を示す。被試験デバイス200は、例えばメモリ、論理回路、および、アナログ回路の少なくとも一つを含むデバイスである。被試験デバイス200は、例えば半導体デバイスであってよい。試験装置100は、被試験デバイス200に、パターンデータに応じた試験信号を入力する。試験装置100は、試験信号に応じて被試験デバイス200が出力する出力信号の値と、パターンデータに応じた期待値とを比較することで被試験デバイス200の良否を判定する。試験装置100は、複数の入出力部10本例では入出力部10-1および入出力部10-2を備える。それぞれの入出力部10は、被試験デバイス200の異なるピン、または、異なる被試験デバイス200に接続される。それぞれの入出力部10は、被試験デバイス200に試験信号を入力し、また、被試験デバイス200から出力信号を受け取る。それぞれの入出力部10は、パターン発生部12、パターン出力部30、ドライバ14、コンパレータ16、比較部18、および、判定部20を有する。パターン発生部12は、予め定められた試験レートに同期して入力パターンLPATを出力する。試験レートは、予め定められた周期を有する。入力パターンLPATは、試験レートの対応するサイクルにおける試験信号の論理値、および、出力信号の期待値の少なくとも一方を規定する。また、それぞれの入出力部10は、試験レート内で試験信号の論理値が1回遷移し得る通常モード、および、試験レートを分割した複数の分割レート内で試験信号の論理値が遷移し得る高速モードの2つの動作モードを有する。パターン発生部12は、予め定められたアルゴリズムに応じて入力パターンLPATを発生するアルゴリズムパターン発生回路を有してよい。また、パターン発生部12は、予め定められたシーケンスに応じて入力パターンLPATを発生するシーケンシャルパターン発生回路を有してもよい。当該アルゴリズムおよび当該シーケンスは、試験装置100の利用者が設定できる。パターン出力部30には、試験レートに同期して、パターン発生部12から入力パターンLPATが入力される。それぞれの入出力部10におけるパターン出力部30は、自己の入出力部10に設けられたパターン発生部12、および、他の少なくとも一つの入出力部10に設けられたパターン発生部12から、入力パターンLPATを受け取る。パターン出力部30は、入力される入力パターンLPATに応じたパターンデータを出力する。パターンデータは、ドライバ14に入力するデータパターンPATを示すビット、ドライバ14を動作させるか否かを制御するイネーブルパターンDREを示すビット、および、比較部18に入力する期待値パターンEXPを示すビットを含む。例えばパターンデータは、2ビットのデータパターンPAT、2ビットのイネーブルパターンDRE、および、2ビットの期待値パターンEXPを含む。通常モードにおいて、パターン出力部30は、試験レート内で1個のパターンデータを出力する。このときパターン出力部30は、対応するパターン発生部12から自己に入力される入力パターンLPATに対応してパターンデータを出力する。高速モードにおいて、パターン出力部30は、試験レートを分割した複数の分割レートのそれぞれにおいてパターンデータを出力する。このときパターン出力部30は、対応するパターン発生部12例えば、パターン発生部12-1から自己に入力される入力パターンLPATに対応するパターンデータを生成する。また、パターン出力部30は、他の入出力部10におけるパターン発生部12例えば、パターン発生部12-2から他のパターン出力部30に入力される入力パターンLPATに対応するパターンデータを生成する。そして、それぞれのパターンデータを、複数の分割レートに対するパターンデータのうちの少なくとも一つとして出力する。ドライバ14は、パターン出力部30に対応して設けられる。ドライバ14は、対応するパターン出力部30が出力するデータパターンPATに応じた試験信号を出力する。ドライバ14は、試験レートの各サイクルにおけるデータパターンPATに応じた論理値の試験信号を出力してよい。また、ドライバ14は、対応するパターン出力部30が出力するイネーブルパターンDREに応じて、試験信号を出力するか否かを切り替える。コンパレータ16は、被試験デバイス200の出力信号を受け取り、出力信号の論理値を検出する。コンパレータ16は、試験レートおよび動作モードに応じた周期で、出力信号の論理値をサンプリングしてよい。例えば通常モードの場合、コンパレータ16は、試験レートの各サイクルにおいて、出力信号の論理値を1回サンプリングする。また、試験レートを2分割する高速モードの場合、コンパレータ16は、各分割レートにおいて、出力信号の論理値を1回サンプリングする。比較部18は、パターン出力部30に対応して設けられる。比較部18は、対応するパターン出力部30が出力する期待値パターンEXPに応じた期待値と、被試験デバイス200の出力信号の値とを比較する。本例の比較部18は、コンパレータ16が出力する論理値と期待値とを比較する。判定部20は、比較部18における比較結果に基づいて、被試験デバイス200の良否を判定する。判定部20は、比較部18が出力信号の値と期待値との不一致を検出した場合に、被試験デバイス200を不良と判定してよく、また、所定の期間内において、比較部18が出力信号の値と期待値との不一致を検出する回数に基づいて、被試験デバイス200の良否を判定してもよい。図2は、パターン出力部30の構成例を示す。それぞれのパターン出力部30は、複数のデータメモリ32本例ではデータメモリ32-Aおよびデータメモリ32-B、入力切替部34、および、波形整形部36を有する。複数のデータメモリ32は、高速モードにおける複数の分割レートに対応して設けられる。例えば、高速モードにおいて試験レートが最大N分割される場合、データメモリ32はN個設けられる。それぞれのデータメモリ32は、入力パターンLPATとパターンデータとの関係を示すテーブルを記憶する。それぞれのデータメモリ32は、入力される入力パターンLPATに対応するパターンデータを出力する。データメモリ32は、各分割レートにおいてパターンデータを出力する。それぞれのデータメモリ32は、試験信号の各論理値および期待値の各論理値の全パターンを生成できるパターンデータが記憶される。データメモリ32において、パターンデータを指定する指定信号例えばアドレス信号のビット数kは、試験信号の各論理値および期待値の各論理値の全パターンを指定できる最小の値であってよい。例えば、試験信号の各論理値および期待値の各論理値の全パターンがm種類である場合、ビット数kは、m≦2^kを満たす最小の整数である。入力切替部34は、通常モードにおいては、対応するパターン発生部12から自己のパターン出力部30に入力される入力パターンLPATを、それぞれのデータメモリ32に入力する。入力切替部34は、高速モードにおいては、他のパターン発生部12から他のパターン出力部30に入力される入力パターンLPATを、少なくとも一つのデータメモリ32に入力する。本例では、高速モードにおいて試験レートを2分割する場合を説明する。この場合、それぞれのパターン出力部30-1は、第1のデータメモリ32-Aおよび第2のデータメモリ32-Bを有する。第1のパターン出力部30-1における第1のデータメモリ32-Aには、第1のパターン出力部30-1に対応する第1の入力パターンLPAT1が入力される。また、第2のパターン出力部30-2における第2のデータメモリ32-Bには、第2のパターン出力部30-2に対応する第2の入力パターンLPAT2が入力される。高速モードにおいて、第1のパターン出力部30-1の入力切替部34-1は、第2のパターン出力部30-2の入力パターンLPAT2を、第1のパターン出力部30-1のいずれかのデータメモリ32に入力する。また、第2のパターン出力部30-2の入力切替部34-2は、第1のパターン出力部30-1の入力パターンLPAT1を、第2のパターン出力部30-2のいずれかのデータメモリ32に入力する。より具体的には、第1のパターン出力部30-1における第1の入力切替部34-1は、第1のパターン出力部30-1における第2のデータメモリ32-Bに入力する入力パターンLPATを、動作モードmodeに応じて切り替える。第1の入力切替部34-1は、通常モードにおいては、第1の入力パターンLPAT1を第2のデータメモリ32-Bに入力し、高速モードにおいては、第2の入力パターンLPAT2を第2のデータメモリ32-Bに入力する。第2のパターン出力部30-2における第2の入力切替部34-2は、第2のパターン出力部30-2における第1のデータメモリ32-Aに入力する入力パターンLPATを、動作モードmodeに応じて切り替える。第2の入力切替部34-2は、通常モードにおいて、第2の入力パターンLPAT2を第1のデータメモリ32-Aに入力し、高速モードにおいては、第1の入力パターンLPAT1を第1のデータメモリ32-Aに入力する。波形整形部36は、複数のデータメモリ32が出力するパターンデータに応じた信号を出力する。波形整形部36は、それぞれのデータメモリ32が出力するパターンデータを、対応する分割レートにおいて出力する。本例の波形整形部36は、第1のデータメモリ32-Aが出力するパターンデータを前半の分割レートにおいて出力し、第2のデータメモリ32-Bが出力するパターンデータを後半の分割レートにおいて出力する。なお、同一のパターン出力部30に設けられるデータメモリ32には、同一のテーブルが記憶される。このような構成により、それぞれの分割レートにおいて出力するパターンデータを、全パターンデータから選択することができる。このため、高速モードにおいても、自由度の高いパターンデータを生成することができる。また、通常モードにおいては、同一のパターン出力部30に設けられるデータメモリ32に、同一の入力パターンLPATが入力されるので、それぞれの分割レートにおけるパターンデータが同一となり、試験レートに同期したパターンデータが出力される。また、異なるパターン出力部30のデータメモリ32にも、同一のテーブルが記憶されてよい。この場合、高速モードにおいては、第1のパターン出力部30-1および第2のパターン出力部30-2が出力するパターンデータは同一となる。また、第2のパターン出力部30-2のデータメモリ32には、第1のパターン出力部30-1のデータメモリ32とは、データパターンPATおよび期待値パターンEXPに対応するビットの論理値が反転したテーブルが記憶されてもよい。この場合、高速モードにおいては、第1のパターン出力部30-1および第2のパターン出力部30-2が出力するパターンデータは反転したものとなる。このため、差動デバイスを試験する場合に有用となる。図3は、データメモリ32が記憶するテーブルの一例を示す。本例では、第1のパターン出力部30-1のデータメモリ32を例として説明する。上述したように、第1のデータメモリ32-Aおよび第2のデータメモリ32-Bは、同一のテーブルを記憶する。本例におけるテーブルの各ワードは、第0から第5までの6ビットを有する。第0および第1ビットが、データパターンPATを規定する。また、第2および第3ビットが、イネーブルパターンDREを規定する。また、第4および第5ビットが、期待値パターンEXPを規定する。本例のテーブルは、2種類のデータパターンPATに対応するパターンデータ0および1、ならびに、4種類の期待値パターンEXPに対応するパターンデータL、H、ZおよびXを有する。期待値Lは、出力信号の信号レベルが所定の閾値VOLより低いことを示し、期待値Hは、出力信号の信号レベルが所定の閾値VOHより高いことを示す。なお、閾値VOHは、閾値VOLより高い。また、期待値Zは、出力信号の信号レベルが閾値VOLからVOHの間であることを示し、期待値Xは、出力信号の信号レベルが任意のレベルであることを示す。なお、パターンデータ0および1においては、イネーブルパターンDREはドライバ14を動作させるイネーブルパターンを示し、パターンデータL、H、ZおよびXにおいては、イネーブルパターンDREはドライバ14を無効にさせるディセーブルパターンを示す。第1のデータメモリ32-Aにおける第0および第1ビットのパターンは、タイムスロットT1に割り当てられ、第2および第3のパターンは、タイムスロットT3に割り当てられ、第4および第5のパターンは、タイムスロットT5に割り当てられる。同様に、第2のデータメモリ32-Bにおける第0および第1ビットのパターンは、タイムスロットT2に割り当てられ、第2および第3のパターンは、タイムスロットT4に割り当てられ、第4および第5のパターンは、タイムスロットT6に割り当てられる。図4は、波形整形部36が出力するパターンデータの一例を示す。本例では、第1のパターン出力部30-1の波形整形部36-1を例として説明する。波形整形部36-1は、前半の分割レートにおけるデータパターンPAT、イネーブルパターンDREおよび期待値パターンEXPとして、タイムスロットT1、T3、T5に対応するパターンを出力する。また、波形整形部36-2は、後半の分割レートにおけるデータパターンPAT、イネーブルパターンDREおよび期待値パターンEXPとして、タイムスロットT2、T4、T6に対応するパターンを出力する。通常モードにおける波形整形部36-1は、データメモリ32-Aおよびデータメモリ32-Bの双方から、第1の入力パターンLPAT1に対応するパターンデータを受け取る。つまり、波形整形部36-1は、前半の分割レートおよび後半の分割レートにおいて同一のパターンデータを出力するので、試験レートに同期したパターンデータが出力される。高速モードにおける波形整形部36-1は、データメモリ32-Aから第1の入力パターンLPAT1に対応するパターンデータを受け取り、データメモリ32-Bから第2の入力パターンLPAT2に対応するパターンデータを受け取る。このため、波形整形部36-2は、試験レートを分割した前半の分割レートにおいて第1の入力パターンLPAT1に対応するパターンデータを出力し、後半の分割レートにおいて第2の入力パターンLPAT2に対応するパターンデータを出力する。つまり、波形整形部36-1は、分割レートに同期したパターンデータを出力する。このように、パターン出力部30は、高速モード時における各分割レートで、異なる入力パターンLPATに応じたパターンデータを出力することができる。このため、入力パターンのビット数を増大させずに、自由度の高い高速データを出力することができる。つまり、パターン発生部12の回路規模を増大させずに、自由度の高い高速データを出力することができる。図5は、パターン出力部30の他の構成例を示す。本例のパターン出力部30は、図2に関連して説明したパターン出力部30の構成に加え、ピン選択部38を更に備える。他の構成は、図2に関連して説明したパターン出力部30と同一であってよい。ピン選択部38は、自己のパターン出力部30とは異なる他のパターン出力部30に入力される入力パターンLPATを受け取る。ここで、他のパターン出力部30に入力される入力パターンLPATとは、それぞれのパターン出力部30-kに対応するパターン発生部12-kから入力される入力パターンを指す。ピン選択部38は、いずれかの入力パターンLPATを選択して、対応する入力切替部34に入力する。高速モード時において、入力切替部34は、ピン選択部38から受け取った入力パターンLPATを、対応するデータメモリ32に入力する。これにより、ピン選択部38は、高速モードにおいて、他のいずれかのパターン出力部30に入力される入力パターンLPATを選択し、少なくとも一つのデータメモリ32に入力させる。このような構成により、様々なパターン出力部30を組み合わせて、高速モード時に動作させることができる。このため、より自由度の高いパターンデータを生成することができる。なお、第1データメモリ32-Aに対してピン選択部38および入力切替部34が設けられるパターン出力部30と、第2データメモリ32-Bに対してピン選択部38および入力切替部34が設けられるパターン出力部30とが同数となるように、複数のパターン出力部30が設けられてよい。また、回路基板上で隣接して設けられるパターン出力部30は、一方が第1データメモリ32-Aに対してピン選択部38および入力切替部34が設けられるパターン出力部30であり、他方が第2データメモリ32-Bに対してピン選択部38および入力切替部34が設けられるパターン出力部30であってよい。また、パターン出力部30-aにおけるピン選択部38が、パターン出力部30-bに対応する入力パターンLPATbを選択する場合、パターン出力部30-bにおけるピン選択部38は、パターン出力部30-aに対応する入力パターンLPATaを選択してよい。図6は、パターン出力部30の他の構成例を示す。本例のパターン出力部30は、高速モード時において試験レートをN分割して動作する。なお、Nは3以上の整数である。図6においては、N=3の例を示す。それぞれのパターン出力部30は、他のN-1個のパターン出力部30に対応する入力パターンLPATを分岐して受け取る。また、それぞれのパターン出力部30は、N個のデータメモリ32、N-1個の入力切替部34、N-1個のピン選択部38、および、波形整形部36を備える。パターン出力部30-k但し、kは1からNの整数においては、N-1個の入力切替部34は、k番目のデータメモリ32以外のデータメモリ32に対応して設けられてよい。波形整形部36は、1番目のデータメモリ32が出力するパターンデータから、N番目のデータメモリ32が出力するパターンデータまでを順番に配列したパターンデータに応じたパターンデータを出力する。また、パターン出力部30におけるp番目の入力切替部34には、自己のパターン出力部30に対応する入力パターンLPATと、p番目のパターン出力部30に対応する入力パターンとが入力されてよい。また、図6に示すように、それぞれの入力切替部34には、対応するピン選択部38が選択した入力パターンと、自己のパターン出力部30に対応する入力パターンLPATとが入力されてもよい。ピン選択部38には、自己のパターン出力部30以外の全てのパターン出力部30に対応する入力パターンLPATが入力されてよい。ピン選択部38は、いずれかの入力パターンを選択して、対応する入力切替部34に入力する。このような構成により、多様なパターンデータを生成することができる。図7は、第2のパターン出力部30の他の構成例を示す。本例の第2のパターン出力部30は、図2または図5に関連して説明したいずれかのパターン出力部30の構成に加え、反転制御部46を更に備える。また、第2のパターン出力部30は、演算部42または信号反転部44の一方を更に備えてもよい。反転制御部46は、第2のパターン出力部30-2に、第1のパターン出力部30-1とは反転した信号を出力させるか否かを制御する。例えば反転制御部46は、第2のパターン出力部30-2のそれぞれのデータメモリ32に、第1のパターン出力部30-1のデータメモリ32と同一のテーブルを記憶させるか、パターンデータにおけるデータパターンPATおよび期待値パターンEXPに対応するビットの論理値を反転させたテーブルを記憶させるかを制御する。これにより、第1のパターン出力部30-1および第2のパターン出力部30-2が出力する信号を差動信号にすることができる。また、第2のパターン出力部30-2が信号反転部44を備える場合、反転制御部46は、信号反転部44を制御することで、第2のパターン出力部30の信号を反転させるか否かを制御してもよい。信号反転部44は、それぞれのデータメモリ32が出力するパターンデータにおけるデータパターンPATおよび期待値パターンEXPに対応するビットの論理値を反転して出力するか否かを切り替える。また、第2のパターン出力部30-2が演算部42を備える場合、反転制御部46は、演算部42を制御することで、第2のパターン出力部30の信号を反転させるか否かを制御してもよい。演算部42は、それぞれのデータメモリ32に入力される入力パターンLPATを、そのまま通過させるか、異なる変換パターンに変換して出力するかを切り替える。変換パターンは、元の入力パターンが選択するパターンデータとは、データパターンPATおよび期待値パターンEXPに対応するビットの論理値が反転したパターンデータを指定するパターンである。例えば図3の例において、入力パターンLPATがパターンデータ0を指定する場合、変換パターンはパターンデータ1を指定する。また、入力パターンLPATがパターンデータHを指定する場合、変換パターンはパターンデータLを指定する。演算部42は、予め定められたアルゴリズムまたはテーブル等によって、変換パターンを生成してよい。このような構成によっても、第1のパターン出力部30-1および第2のパターン出力部30-2が出力する信号を差動信号にすることができる。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段より前に、先立って等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上まず、、次に、等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。"