窒化物系半導体デバイスであって、基板と、前記基板の上方に形成された電子走行層と、前記電子走行層上に形成された、前記電子走行層とバンドギャップエネルギーの異なる電子供給層と、前記電子供給層上に形成されたドレイン電極と、前記ドレイン電極に流れる電流を制御するゲート電極と、前記ゲート電極をはさんで前記ドレイン電極の反対側に形成されたソース電極と、を備え、前記ゲート電極と前記ドレイン電極との間の前記電子走行層の表面には、2次元電子ガスの濃度が他の領域より低い複数の低濃度領域が、互いに離れて形成されている、窒化物系半導体デバイス。前記複数の低濃度領域は、n型ドーパントが予め定められた濃度でイオン注入されて形成された請求項1に記載の窒化物系半導体デバイス。前記予め定められた濃度は、前記複数の低濃度領域のうちの前記ゲート電極側の低濃度領域に比べ前記複数の低濃度領域のうちの前記ドレイン電極側の低濃度領域の方が高い請求項2に記載の窒化物系半導体デバイス。前記予め定められた濃度は、1E16cm-3以上である、請求項2または3に記載の窒化物系半導体デバイス。前記ゲート電極は、前記電子供給層を貫通して形成される請求項1に記載の窒化物系半導体デバイス。前記複数の低濃度領域は、レーザを照射して形成された請求項1に記載の窒化物系半導体デバイス。前記複数の低濃度領域は、互いに等間隔に配置されている請求項1から6のいずれか一項に記載の窒化物系半導体デバイス。前記複数の低濃度領域は、前記電子走行層の表面において等間隔でかつマトリクス状に配置されている請求項1から7のいずれか一項に記載の窒化物系半導体デバイス。前記n型ドーパントは、Si、Ge、またはOのいずれかを含む、請求項2に記載の窒化物系半導体デバイス。前記電子走行層は、p型ドーパントがドープされたGaNを含む、請求項1から9のいずれか一項に記載の窒化物系半導体デバイス。前記p型ドーパントは、Mg、Be、Zn、Cのいずれかを含む、請求項10に記載の窒化物系半導体デバイス。前記電子供給層はAlxGa1-xN0.01≦x≦0.4を含む請求項1から11のいずれか一項に記載の窒化物系半導体デバイス。窒化物系半導体デバイスであって、基板と、前記基板の上方に形成された電子走行層と、前記電子走行層上に形成された、前記電子走行層とバンドギャップエネルギーの異なる電子供給層と、前記電子供給層上に形成されたカソード電極及びアノード電極と、を備え、前記カソード電極と前記アノード電極との間の前記電子走行層の表面には、2次元電子ガスの濃度が他の領域より低い複数の低濃度領域が、互いに離れて形成されている、窒化物系半導体デバイス。窒化物系半導体デバイスの製造方法であって、基板の上方に電子走行層を形成する工程と、前記電子走行層上に前記電子走行層とバンドギャップエネルギーの異なる電子供給層を形成する工程と、ゲート電極を形成すべき領域とドレイン電極を形成すべき領域との間の前記電子走行層の表面に、2次元電子ガスの濃度が他の領域より低い、互いに離れた複数の低濃度領域を形成する工程と、前記電子走行層上に前記ドレイン電極及びソース電極を形成する工程と、前記ドレイン電極に流れる電流を制御する前記ゲート電極を形成する工程と、を備える製造方法。窒化物系半導体デバイスの製造方法であって、基板の上方に電子走行層を形成する工程と、前記電子走行層上に前記電子走行層とバンドギャップエネルギーの異なる電子供給層を形成する工程と、カソード電極を形成すべき領域とアノード電極を形成すべき領域との間の前記電子走行層の表面に、2次元電子ガスの濃度が他の領域より低い、互いに離れた複数の低濃度領域を形成する工程と、前記電子供給層上に前記アノード電極を形成する工程と、前記電子供給層上に前記カソード電極を形成する工程とを備える製造方法。前記複数の低濃度領域を形成する工程は、n型ドーパントを予め定められた濃度でイオン注入する工程を含む請求項14または15に記載の製造方法。前記複数の低濃度領域を形成する工程は、レーザを照射して結晶欠陥を形成する工程を含む請求項14または15に記載の製造方法。二段形状の電子供給層を形成する方法として、電子供給層を再成長させる方法とドライエッチングにより電子供給層の表面をエッチングする方法とがある。前者の場合、結晶成長を二度行わなければならず、生産性が低下する。後者の場合、エッチングを施した面に表面準位が発生し電流コラプスにより抵抗が大きくなる。したがって、プロセスが単純で、大電流かつ高耐圧な窒化物系半導体デバイスの実現が困難であった。本発明の第1の態様においては、基板と、基板の上方に形成された電子走行層と、電子走行層上に形成された、電子走行層とバンドギャップエネルギーの異なる電子供給層と、電子供給層上に形成されたドレイン電極と、ドレイン電極に流れる電流を制御するゲート電極と、ゲート電極をはさんでドレイン電極の反対側に形成されたソース電極とを備え、ゲート電極とドレイン電極との間の電子走行層の表面には、2次元電子ガスの濃度が他の領域より低い複数の低濃度領域が、互いに離れて形成されている、窒化物系半導体デバイスが提供される。本発明の第2の態様においては、基板と、基板の上方に形成された電子走行層と、電子走行層上に形成された、電子走行層とバンドギャップエネルギーの異なる電子供給層と、電子供給層上に形成されたカソード電極及びアノード電極とを備え、カソード電極とアノード電極との間の電子走行層の表面には、2次元電子ガスの濃度が他の領域より低い複数の低濃度領域が、互いに離れて形成されている、窒化物系半導体デバイスが提供される。本発明の第3の態様においては、基板の上方に電子走行層を形成する工程と、電子走行層上に電子走行層とバンドギャップエネルギーの異なる電子供給層を形成する工程と、ゲート電極を形成すべき領域とドレイン電極を形成すべき領域との間の電子走行層の表面に、2次元電子ガスの濃度が他の領域より低い、互いに離れた複数の低濃度領域を形成する工程と、電子走行層上にドレイン電極及びソース電極を形成する工程と、ドレイン電極に流れる電流を制御するゲート電極を形成する工程とを備える窒化物系半導体デバイスの製造方法が提供される。本発明の第4の態様においては、基板の上方に電子走行層を形成する工程と、電子走行層上に電子走行層とバンドギャップエネルギーの異なる電子供給層を形成する工程と、カソード電極を形成すべき領域とアノード電極を形成すべき領域との間の電子走行層の表面に、2次元電子ガスの濃度が他の領域より低い、互いに離れた複数の低濃度領域を形成する工程と、電子供給層上にアノード電極を形成する工程と、電子供給層上にカソード電極を形成する工程とを備える窒化物系半導体デバイスの製造方法が提供される。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。図1は、本発明に係る窒化物系半導体デバイスの第1実施形態に係るMOSFET100の断面図である。なお、本発明の窒化物系半導体デバイスはMOSFETに限定されない。例えば、窒化物系半導体デバイスは、MISFET、MESFET、HFETであってよい。MOSFET100は、基板10と、バッファ層20と、電子走行層30と、電子供給層40と、ゲート絶縁膜60と、ゲート電極70と、ドレイン電極80と、ソース電極90とを備える。基板10は、Si、サファイア、SiC、またはZrB2であってよい。バッファ層20は、基板10および電子走行層30の間に設けられる。バッファ層20は、基板10および電子走行層30の間の格子定数を有し、格子定数の異なる基板10と電子走行層30とを格子整合させ、転位密度を低減するための緩衝層として機能する。バッファ層20は、例えば、厚さが200nmのGaN層と20nmのAlN層とのGaN/AlN複合層を、6から10層積層して形成する。電子走行層30は、バッファ層20および電子供給層40の間に設けられる。電子走行層30は、電子供給層40とのヘテロ界面において、2次元電子ガスを生成する。電子走行層30は、例えば、p型ドーパントであるマグネシウムMgがドープされたGaNであってよい。Mgのドープ濃度は1E17cm-3であってよい。p型ドーパントはMg以外にBe、Zn、Cであってもよい。電子走行層30は、厚さが例えば、1.5μm~2μmであってよい。電子供給層40は、電子走行層30とバンドギャップエネルギーが異なる。電子供給層40は、AlxGa1-xN0.01≦x≦0.4を含む。電子走行層30のGaNと電子供給層40のAlxGa1-xNとは格子定数が異なるため、格子歪みが生じ、ピエゾ分極が生成される。ピエゾ分極により生じる電界によって、ヘテロ界面においてバンドオフセットが形成され2次元電子ガスが生成される。電子供給層40の厚さは例えば、30nmである。電子供給層40は、リセス部50を有してよい。リセス部50は、電子供給層40を貫通し、かつ、電子走行層30まで至る底面が長方形の溝であってよい。リセス部50は、電子供給層40をドレイン電極80側と、ソース電極90側とに分離する。リセス部50は深さが約60nm、幅が約2μmであってよい。ゲート絶縁膜60は、リセス部50における電子走行層30及び電子供給層40並びに電子供給層40の表面を覆って形成される。ゲート絶縁膜60は、SiO2であってよい。ゲート絶縁膜60の膜厚は例えば10nmである。ゲート電極70は、ゲート絶縁膜60上に堆積され、電子供給層40を貫通して形成される。ゲート電極70は、リセス部50の内部に形成されることで、電子供給層40を貫通する。ゲート電極70は、一部が電子供給層40の表面に形成されてよい。ゲート電極70は、ポリシリコンであってよい。ドレイン電極80及びソース電極90は、ゲート電極70をはさんで電子供給層40上に形成される。ドレイン電極80とソース電極90との間隔は例えば30μmである。ドレイン電極80及びソース電極90は、例えばTi/Alである。ただし、ドレイン電極80及びソース電極90はTi/Alに限定されず、AlxGa1-xNとオーミック接触することができる金属であればよい。ゲート電極70とドレイン電極80との間の電子走行層30の表面には、複数の低濃度領域32が形成されている。ここで低濃度領域とは、2次元電子ガスの濃度が、電子走行層30の表面における他の領域より低い領域を指す。複数の低濃度領域32は、電子走行層30の表面において互いに離れて形成されている。複数の低濃度領域32は、互いに等間隔に形成されてよい。例えば、低濃度領域32の幅は2μm、深さは20nm、間隔は2μmである。一例として複数の低濃度領域32は、n型ドーパントが予め定められた濃度でイオン注入されて形成される。n型ドーパントは、Si、GeまたはOのいずれかであってよい。例えば、n型ドーパントとしてSiが電子走行層30の表面にイオン注入されることにより、ヘテロ界面において導電型がn型の低濃度領域32が形成される。低濃度領域32は、Siのイオン注入によりヘテロ接合界面のバンドが下がるので、三角ポテンシャルが低下または消滅し、2次元電子ガスの濃度が低下する。複数の低濃度領域32はp型の電子走行層30の表面において互いに離れて形成されるので、電子の走行方向に沿って、pn接合が連続して形成される。pn接合は電界を発生させる。図2及び図3は、MOSFET100において、ソース電極90及びゲート電極70を接地し、ドレイン電極80にドレイン電圧Vdを印加した場合のゲートドレイン間における電子供給層40の内部の電位と電界の変化を示すグラフである。位置Aはゲート電極70のドレイン電極80側の端部を示し、位置Bはドレイン電極80のゲート電極側の端部を示す。図2は、低濃度領域32が存在しない場合のゲートドレイン電極間の電位及び電界の変化を示すグラフである。電位は、位置A及び位置Bにおいて他の領域よりも大きく上昇し、位置Aから位置Bに向かってなだらかに上昇している。また電界は、位置A及び位置Bにおいて高いピークを有する。つまり、位置A及び位置Bにおいて、電界が集中していることがわかる。電界の集中する位置において、耐圧が低下する。図3は、低濃度領域32が存在する場合のゲートドレイン電極間の電位及び電界の変化を示すグラフである。電位は、ゲート電極70からドレイン電極80に向かってなだらかに上昇している。電界は、位置A及び位置Bの間においていくつかの低いピークを有するが高いピークは消滅している。つまり、電界の集中が緩和されていることがわかる。ところで、電位は電界を積分して求められる。ここで、電位はVdで一定であるから図2の電界を積分した値と、図3の電界を積分した値は等しい。つまり、位置Aと位置Bとの間に複数の低濃度領域32を形成することでpn接合を形成して電界を発生させることにより、電界のピークを分散させることができる。結果として電界の集中を緩和させることができるので、耐圧が向上する。図4は、Siのドープ量が1E14cm-3の場合と、1E19cm-3の場合とで、ゲートドレイン電極間の電界の変化を示すグラフである。図4の横軸Xは、ゲート電極からの距離を示す。X=36μm近傍が、図2および図3における位置Bドレイン電極80の端部の位置に対応する。Siのドープ量が1E14cm-3の場合には、電界は位置Bにおいてのみ急峻なピークを有し、そのピーク値は約1.4E06V/cmとなる。つまり、ドレイン電極80の端部において電界の集中が生じている。したがって、低濃度領域32をSiのイオン注入により形成した場合であっても、ドープ量が1E14cm-3の場合には、電界集中の緩和効果が得られないことがわかる。一方、Siのドープ量が1E19cm-3の場合には、電界は位置Bにおいて急峻なピークを有するものの、そのピーク値は約1.1E06V/cmまで低下している。また、電界は位置B以外においても複数の低いピークを有する。つまり、ドレイン電極80の端部における電界の集中が緩和されている。したがって、低濃度領域32をSiのイオン注入により形成した場合には、ドープ量が1E19cm-3の場合には、電界集中の緩和効果が得られることがわかる。図5は、ドレイン電極80の端部における電界とSiのドープ濃度との関係を示すグラフである。図5のグラフから、1E16cm-3以上になると、ドレイン電極80の端部における電界が減少し始めることがわかる。つまり、ドレイン電極80の端部以外に電界のピークが現れ始めるのが、ドープ量1E16cm-3以上である。したがって、電界集中の緩和効果を得るためには、Siのドープ濃度が1E16cm-3以上であることが好ましい。また、Siのドープ濃度が1E17cm-3以上になると、ドレイン電極80の端部における電界が大きく減少する。従ってSiのドープ濃度を、1E17cm-3以上としてもよい。また、Siのドープ濃度が1E18cm-3以上となると、それ以上にドープ濃度を大きくしても、ドレイン電極80の端部における電界はそれほど変化しない。従ってSiのドープ濃度を、1E18cm-3以上としてもよい。イオン注入されるn型ドーパントの予め定められた濃度は一定であってよい。また、イオン注入されるn型ドーパントの予め定められた濃度は、ゲート電極70側の低濃度領域32に比べドレイン電極80側の低濃度領域32の方が高くてもよい。こうすることにより、ゲート電極70側及びドレイン電極80側において空乏層の伸びが促進されるので、耐圧が向上する。複数の低濃度領域32は、電子走行層30の表面にレーザを照射して形成してもよい。レーザは、例えば紫外線レーザである。後述するように、予め定められた波長及びパワーの紫外線レーザをマスク層41の複数の開口部44に対してスキャンまたは開口部44に選択的に照射することにより、複数の低濃度領域32を形成してよい。ここで、予め定められた波長とは、AlGaNの基礎吸収端よりも長くGaNの基礎吸収端よりも短い波長を指す。また、予め定められたパワーとは、開口部44に対応する電子供給層40及び電子走行層30の表面に結晶欠陥を生じさせるパワーを指す。結晶欠陥により表面準位が形成され、2次元電子ガスの電子が捕獲される。その結果、2次元電子ガス濃度が低下する。図6から図14は、MOSFET100の製造方法を説明する工程図である。MOSFET100の製造方法は、半導体基板10上に、バッファ層20、電子走行層30、電子供給層40を順次形成する工程と、素子分離する工程と、複数の低濃度領域32を形成する工程と、リセス部50を形成する工程と、ゲート絶縁膜60を堆積する工程と、電子供給層40上にドレイン電極80及びソース電極90を形成する工程と、ゲート電極70を形成する工程とを備える。以下において半導体層は、例えば、有機金属成長MOCVD法、ハライド気相エピタキシャルHVPE法、分子線エピタキシMBE法によるエピタキシャル成長によって形成される。図6は、MOSFET100の製造方法の第1工程図を示す。例えば、111面を主面とするSiからなる半導体基板10上に、例えばGaN/AlN複合層を6から10層積層したバッファ層20を成長させる。次に、例えば、濃度を1E17cm-3に制御したMgをドーパントとしてp型GaNをバッファ層20上に約1.5μm成長させて電子走行層30を形成する。次に、例えばAlの組成比が0.2のAlGaNからなる電子供給層40を電子走行層30上に約30nm成長させる。なお、電子供給層40を成長させる際には、シランガスを用いてAlGaNにSiを約1E17cm-3ドープしてもよい。次に、素子分離する工程を行なう。電子供給層40の表面にフォトレジストを塗布し、フォトリソグラフィ工程を経て、素子分離用のパターンを形成する。次に、ICP、RIEなどのドライエッチング装置を用いて、電子供給層40の表面から電子走行層30へ向かって深さ約200nmの溝を形成する。次に、フォトレジストをアセトンにより除去して、素子分離を完了する。図6は、分離された一つの素子の領域を示す。図7は、図6の後工程を示す。プラズマCVD法により、電子供給層40の表面全体に例えば約1μmの厚さのSiO2からなるマスク層41を堆積する。次に、フォトリソグラフィ工程により、ゲート電極70を形成すべき領域とドレイン電極80を形成すべき領域との間において、低濃度領域32を形成するべき領域に複数の開口部44を形成する。複数の開口部44は等間隔に形成されてよい。図8は、図7の後工程を示す。複数の低濃度領域32を形成する工程は、n型ドーパントを予め定められた濃度でイオン注入する工程を含む。n型ドーパントはSi、GeまたはOのいずれかであってよい。イオン注入法によりマスク層41の複数の開口部44に向けて、Siイオン31を例えばドープ量約1E16cm-3~1E19cm-3、加速電圧10keV~30keVでイオン注入する。加速電圧は、Siイオン31が、電子走行層30の表面に注入されるように設定される。イオン注入は1回で行なってよく、複数回にわたって行なってもよい。複数回にわたってイオン注入する場合、ゲート電極70に近い開口部44にはドープ量が例えば約1E16cm-3の低濃度Siイオンを注入し、ドレイン電極80に近い開口部44にはドープ量が例えば約1E19cm-3の高濃度Siイオンをイオン注入してよい。複数の低濃度領域32を形成する工程は、レーザを照射して結晶欠陥を形成する工程を含む。イオン注入に替えて、マスク層41の複数の開口部44に向けて紫外線レーザを照射してもよい。この場合、マスク層41は金属製であってよい。上述した予め定められた波長及びパワーの紫外線レーザをマスク層41の複数の開口部44に対してスキャンまたは開口部44に選択的に照射することにより、複数の低濃度領域32を形成してよい。照射線は紫外線レーザに限定されず、電子走行層30の表面に結晶欠陥を形成することができるものであればよい。図9は、図8の後工程を示す。イオン注入の終了後、フッ酸を使ってマスク層41を除去する。次に、プラズマCVD法により電子供給層40の表面全体にSiO2膜42を例えば500nm堆積する。次に、RTARapidThermalAnnealにより、例えば1200°C、10秒間活性化アニールを行なう。活性化アニール処理により、電子走行層30の表面に注入されたSiイオンが活性化し、2次元電子ガスの濃度が他の領域より低い、互いに離れた複数の低濃度領域32が形成される。図10は、図9の後工程を示す。SiO2膜42をフッ酸により除去する。次に、プラズマCVD法により電子供給層40上にSiO2からなる厚さ約300nmのマスク層43を堆積する。次に、フォトリソグラフィ工程を用いてパターニングを行ない、フッ酸系水溶液を用いてリセス部50を形成すべき領域に開口部45を形成する。図11は、図10の後工程を示す。開口部45を形成後、RIEなどのドライエッチング装置を用いて、開口部45下の電子供給層40及び電子走行層30を深さ約60nmだけエッチングしてリセス部50を形成する。電子供給層40はリセス部50によって分離される。また、電子走行層30の表面の一部がリセス部50によって掘削される。次に、フッ酸系水溶液を用いてマスク層43を除去する。図12は、図11の後工程を示す。プラズマCVD法を用いて、リセス部50の内側の面全体及び電子供給層40表面全体を覆うように、SiO2からなる厚さ約60nmのゲート絶縁膜60を形成する。図13は、図12の後工程を示す。フォトリソグラフィ工程により、ゲート絶縁膜60のドレイン電極80及びソース電極90を形成するべき領域に開口部を形成する。次に、リフトオフ法を用いて、開口部において露出した電子供給層40上に、ドレイン電極80及びソース電極90を形成する。ドレイン電極80及びソース電極90は電子供給層40とオーミック接触するものであり、例えば、厚さ25nm/300nmのTi/Al構造を有する。ドレイン電極80及びソース電極90はTi/Alに限定されず、電子供給層40とオーミック接触するものであればよい。図14は、図13の後工程を示す。低圧化学気相成長LPCVD法またはスパッタ法を用いて、ポリシリコンをデバイスの表面全体に堆積する。次に、POCL3ガスが封入された熱拡散炉を用いて900°Cで20分間熱拡散処理を行なう。熱拡散処理によりポリシリコンにリンPがドープされる。ポリシリコンにPを蒸着させた後に熱拡散することによりPをドープしてもよい。次に、ポリシリコンがドレイン電極80とソース電極90との間に残るようにフォトリソグラフィ工程によりポリシリコンを除去し、ゲート電極70を形成する。ゲート電極70の材料はポリシリコンに限定されず、Au、Pt、Niなどをリフトオフ法によって形成してもよい。以上の工程により、図1に示すMOSFET100が製造される。こうして製造されたMOSFET100は、1回のSiイオン注入を行なうことで複数の低濃度領域32を形成することができるのでプロセスが単純でかつ高耐圧、大電流のノーマリオフ型窒化物系半導体デバイスを実現することができる。図15は、MOSFET100の上面図である。複数の低濃度領域32は、電子走行層30の表面において等間隔でかつマトリクス状に配置されている。つまり、複数の低濃度領域32は、電子走行層30の表面において、X軸方向に等間隔でかつY軸方向に等間隔に配置されてよい。複数の低濃度領域32をこのように配置することにより、ゲート電極70とドレイン電極80との間に多くのpn接合を形成することができるので、電界の集中をより緩和させることができる。したがって、高移動度のMOSFET100において、耐圧を向上させることができる。なお、複数の低濃度領域32は、X軸方向における間隔と、Y軸方向における間隔が異なってよい。例えば、Y軸方向において隣接する低濃度領域32のX軸方向の相対位置がX軸方向の間隔の半分だけシフトしてもよい。この場合、Y軸方向における低濃度領域32の間隔は、X軸方向における間隔の2倍となる。複数の低濃度領域32をこのように構成しても電界集中を緩和することができる。図16は、本発明に係る窒化物系半導体デバイスの第2実施形態に係るダイオード200の断面図である。ダイオード200は、基板10と、バッファ層20と、電子走行層30と、電子供給層40と、パッシベーション膜62と、カソード電極72と、アノード電極82と、フィールドプレート74とを備える。基板10、バッファ層20、電子走行層30、及び電子供給層40の構成は、第1実施形態と同様なので説明を省略する。パッシベーション膜62は、カソード電極72とアノード電極82とを電気的に分離するとともに、外部環境から素子を保護する表面保護膜として機能する。パッシベーション膜62は、例えば厚さが300nmのSiO2である。SiO2の他に、PSG、Si3N4などであってもよい。カソード電極72とアノード電極82とは、電子供給層40上に例えば約30μmの間隔で形成される。カソード電極72は電子供給層40との間でショットキー接触する。カソード電極は例えばNi/Auから構成されるショットキー電極である。カソード電極はNi/Auに限定されず、電子供給層40とショットキー接触することができる金属であればよい。カソード電極72上にはアノード電極82の方向に伸長するフィールドプレート74が形成されている。フィールドプレート74は電流コラプスを低減することができる。アノード電極82は、電子供給層40との間でオーミック接触する。アノード電極82は例えばTi/Alである。アノード電極82はTi/Alに限定されず、電子供給層40とオーミック接触することができる金属であればよい。カソード電極72とアノード電極82との間の電子走行層30の表面には、複数の低濃度領域32が形成されている。ここで低濃度領域とは、2次元電子ガスの濃度が、電子走行層30の表面における他の領域より低い領域を指す。複数の低濃度領域32は、電子走行層30の表面において互いに離れて形成されている。複数の低濃度領域32の構成及び作用効果については第1実施形態と同様なので説明を省略する。複数の低濃度領域32は、電界集中を緩和し、耐圧を向上させる。図17から図21はダイオード200の製造方法を説明する工程図である。ダイオード200を製造する方法は、基板10上に、バッファ層20、電子走行層30、電子供給層40を順次形成する工程と、素子分離する工程と、複数の低濃度領域32を形成する工程と、パッシベーション膜62を形成する工程と、電子供給層40上にアノード電極82を形成する工程と、電子供給層40上にカソード電極72を形成する工程と、カソード電極72にフィールドプレート74を形成する工程とを備える。図17は、ダイオード200の製造方法の第1工程図を示す。例えば、111面を主面とするSiからなる半導体基板10上に、例えばGaN/AlN複合層を6から10層積層したバッファ層20を成長させる。次に、例えば、濃度を1E17cm-3に制御したMgをドーパントとしてp型GaNをバッファ層20上に約1.5μm成長させて電子走行層30を形成する。次に、例えばAlの組成比が0.2のAlGaNからなる電子供給層40を電子走行層30上に約30nm成長させる。なお、電子供給層40を成長させる際には、シランガスを用いてAlGaNにSiを約1E17cm-3ドープしてもよい。次に、素子分離する工程を行なう。電子供給層40の表面にフォトレジストを塗布し、フォトリソグラフィ工程を経て、素子分離用のパターンを形成する。次に、ICP、RIEなどのドライエッチング装置を用いて、電子供給層40の表面から電子走行層30へ向かって深さ約200nmの溝を形成する。次に、フォトレジストをアセトンにより除去して、素子分離を完了する。図17は、分離された一つの素子の領域を示す。図18は、図17の後工程を示す。プラズマCVD法により、電子供給層40の表面全体に例えば約1μmの厚さのSiO2からなるマスク層41を堆積する。次に、フォトリソグラフィ工程により、カソード電極72を形成すべき領域とアノード電極82を形成すべき領域との間において、低濃度領域32を形成するべき領域に複数の開口部44を形成する。複数の開口部44は等間隔に形成されてよい。図19は、図18の後工程を示す。複数の低濃度領域32を形成する工程は、n型ドーパントを予め定められた濃度でイオン注入する工程を含む。n型ドーパントはSi、GeまたはOのいずれかであってよい。イオン注入法によりマスク層41の複数の開口部44に向けて、Siイオン31を例えばドープ量約1E16cm-3~1E19cm-3、加速電圧10keV~30keVでイオン注入する。加速電圧は、Siイオン31が、電子走行層30の表面に注入されるように設定される。イオン注入は1回で行なってよく、複数回にわたって行なってもよい。複数回にわたってイオン注入する場合、アノード電極82に近い開口部44にはドープ量が例えば約1E16cm-3の低濃度Siイオンを注入し、カソード電極72に近い開口部44にはドープ量が例えば約1E19cm-3の高濃度Siイオンをイオン注入してよい。複数の低濃度領域32を形成する工程は、レーザを照射して結晶欠陥を形成する工程を含む。イオン注入に替えて、マスク層41の複数の開口部44に向けて紫外線レーザを照射してもよい。この場合、マスク層41は金属製であってよい。予め定められた波長及びパワーの紫外線レーザをマスク層41の複数の開口部44に対してスキャンまたは開口部44に選択的に照射することにより、複数の低濃度領域32を形成してよい。ここで、予め定められた波長とは、AlGaNの基礎吸収端よりも長くGaNの基礎吸収端よりも短い波長を指す。また、予め定められたパワーとは、開口部44に対応する電子供給層40及び電子走行層30の表面に結晶欠陥を生じさせるパワーを指す。照射線は紫外線レーザに限定されず、電子走行層30の表面に結晶欠陥を形成することができるものであればよい。図20は図19の後工程を示す。イオン注入の終了後、フッ酸を使ってマスク層41を除去する。次に、プラズマCVD法により電子供給層40の表面全体にSiO2膜42を例えば500nm堆積する。次に、RTARapidThermalAnnealにより、例えば1200°C、10秒間活性化アニールを行なう。活性化アニール処理により、電子走行層30の表面に注入されたSiイオンが活性化し、2次元電子ガスの濃度が他の領域より低い、互いに離れた複数の低濃度領域32が形成される。図21は図20の後工程を示す。SiO2膜42をフッ酸により除去する。次に、電子供給層40の表面全体にプラズマCVD法によってパッシベーション膜62を構成するSiO2を厚さ約300nm堆積する。パッシベーション膜としては、SiO2の他に、熱CVD法によりPSGまたはSi3N4膜を堆積してもよい。次に、フォトリソグラフィ工程によりアノード電極82を形成するべき領域に開口部を形成する。次にリフトオフ法を用いて開口部において露出した電子供給層40上に、アノード電極82を形成する。アノード電極82は、電子供給層40とオーミック接触するものであり、例えば、厚さ25nm/300nmのTi/Al構造を有する。図22は図21の後工程を示す。フォトリソグラフィ工程により、カソード電極72を形成するべき領域に開口部を形成する。次にリフトオフ法を用いて開口部において露出した電子供給層40上にカソード電極72を形成する。カソード電極72は電子供給層40とショットキー接触するものであり、例えば25nm/25nmのNi/Au構造を有する。次に、フォトリソグラフィ工程により、フィールドプレート74を形成するべき領域に開口部を形成する。次にリフトオフ法を用いて開口部において露出したカソード電極72及び電子供給層40上にカソード電極72からアノード電極82方向へ伸長するフィールドプレート74を形成する。以上の工程により、図16に示すダイオード200を製造することができる。このように製造されたダイオード200は、1回のSiイオン注入により複数の低濃度領域32を形成することができるのでプロセスが単純でかつ高耐圧、大電流の窒化物系半導体デバイスを実現することができる。図23は、ダイオード200の上面図である。複数の低濃度領域32は、電子走行層30の表面において等間隔でかつマトリクス状に配置されている。つまり、複数の低濃度領域32は、電子走行層30の表面において、X軸方向に等間隔でかつY軸方向に等間隔に配置される。複数の低濃度領域32をこのように配置することにより、カソード電極72とアノード電極82との間に多くのpn接合を形成することができるので、電界の集中をより緩和させることができる。したがって、ダイオード200において、耐圧を向上させることができる。なお、複数の低濃度領域32は、X軸方向における間隔と、Y軸方向における間隔が異なってよい。例えば、Y軸方向において隣接する低濃度領域32のX軸方向の相対位置がX軸方向の間隔の半分だけシフトしてもよい。この場合、Y軸方向における低濃度領域32の間隔は、X軸方向における間隔の2倍となる。複数の低濃度領域32をこのように構成しても電界の集中を緩和することができる。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段より前に、先立って等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上まず、、次に、等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。