半導体基板より上に延伸したfinFETの第1および第2のフィンを、その間にシャロートレンチアイソレーションSTI領域、および前記STI領域の上面と前記第1および第2のフィンの上面との間の距離を有して、形成するステップ、前記STI領域の上面より上に前記第1および第2のフィンの上面および側面に第1および第2のフィン延伸部を提供するステップ、前記STI領域から材料を除去し、前記STI領域の上面と前記第1および第2のフィンの上面との間の距離を増加させるステップ、前記フィンおよびSTI領域上に共形のストレッサ誘電材料を堆積するステップ、および前記共形のストレッサ誘電材料を前記STI領域の上面より上の前記第1および第2のフィンの間の空間内に流入するようにリフローし、前記finFETのチャネルに応力を加えるステップを含む方法。前記堆積のステップは、前記共形のストレッサ誘電材料を前記finFETのゲート電極上に堆積するステップを含む請求項1に記載の方法。前記リフローのステップは、前記ゲート電極に隣接する前記ストレッサ材料の薄膜を残し、側壁スペーサを形成する請求項2に記載の方法。前記側壁スペーサを形成後、ソースおよびドレインドーパント注入を行うステップを更に含む請求項3に記載の方法。前記フィン延伸部を提供するステップは、SiGe薄膜を前記第1および第2のフィンの上面および側面上に堆積するステップを含む請求項1ないし4の何れかに記載の方法。前記材料を除去するステップは、前記STI領域の上面を前記フィン延伸部の底部より下の距離だけ下げるステップを含む請求項1ないし5の何れかに記載の方法。前記リフローのステップは、前記ストレッサ材料の十分な量を前記STI領域の上部の空間内に流入し、前記空間を前記フィン延伸部の底部より上の高さまで、少なくとも部分的に充填するステップを含む請求項6に記載の方法。前記ストレッサ材料は、約1GPa~約3GPaの圧縮応力を前記フィン延伸部上のコンタクトエッチングストップ層CESLに加える請求項1ないし7の何れかに記載の方法。半導体基板より上に延伸した第1および第2のフィンであって、その間にシャロートレンチアイソレーションの誘電材料を有するシャロートレンチアイソレーションSTI領域、および前記STI誘電材料の上面と前記第1および第2のフィンの上面との間の距離を有すること、前記第1および第2のファン上のゲート電極、前記STI誘電材料の上面より上の、前記第1および第2のフィンの上面および側面にある第1および第2のSiGeフィン延伸部、前記STI材料の上面より上の、前記第1および第2のフィンの間に規定された空間にあり、前記finFETのチャネル領域に応力を加えるストレッサ誘電材料、および前記ゲート電極に隣接し、側壁スペーサを形成するストレッサ誘電材料の薄膜を含むfinFET。前記ストレッサ材料の上面は、前記SiGeフィン延伸部の底部より上にある請求項9に記載のfinFET。フィン型電界効果トランジスタおよびその製造方法を提供する。いくつかの実施の形態において、本方法は、半導体基板より上に延伸したfinFETの第1および第2のフィンを、その間にシャロートレンチアイソレーションSTI領域、およびSTI領域の上面と第1および第2のフィンの上面との間の距離を有して、形成するステップを含む。第1および第2のフィン延伸部は、STI領域の上面より上の第1および第2のフィンの上面および側面に提供される。材料は、STI領域から除去され、STI領域の上面と第1および第2のフィンの上面との間の距離を増加させる。共形のストレッサ誘電材料は、フィンおよびSTI領域上に堆積される。共形のストレッサ誘電材料は、STI領域の上面より上の第1および第2のフィンの間の空間内に流入するようにリフローされ、finFETのチャネルに応力を加える。いくつかの実施の形態において、本方法は、半導体基板より上に延伸したfinFETの第1および第2のフィンを、その間にシャロートレンチアイソレーションSTI領域、およびSTI領域の上面と第1および第2のフィンの上面との間の距離を有して、提供するステップを含む。ゲート電極は、第1および第2のフィン上に形成される。第1および第2のSiGeのフィン延伸部は、STI領域の上面より上の第1および第2のフィンの上面および側面に形成される。材料は、STI領域から除去され、STI領域の上面と第1および第2のフィンの上面との間の距離を増加させる。共形のストレッサ誘電材料は、フィン、ゲート電極、およびSTI領域上に堆積される。共形のストレッサ誘電材料は、STI領域の上面より上の第1および第2のフィンの間に規定された空間内に流入するようにリフローされ、finFETのチャネルに応力を加え、かつゲート電極に隣接するストレッサ材料の薄膜を残して側壁スペーサを形成する。ソースおよびドレイン領域はリフロー後、注入される。いくつかの実施の形態において、finFETは、半導体基板より上に延伸した第1および第2のフィンを含み、その間にシャロートレンチアイソレーションの誘電材料を有するシャロートレンチアイソレーションSTI領域、およびSTI誘電材料の上面と第1および第2のフィンの上面との間の距離を有する。ゲート電極は、第1および第2のファン上に提供される。第1および第2のSiGeフィン延伸部は、STI誘電材料の上面より上の第1および第2のフィンの上面および側面に提供される。ストレッサ誘電材料は、STI材料の上面より上の第1および第2のフィンの間に規定された空間に提供され、finFETのチャネル領域に応力を加える。ストレッサ誘電材料の薄膜は、ゲート電極に隣接して提供され、側壁スペーサを形成する。この模範的な実施の形態の説明は、添付の図面と併せて解釈されることを意図しており、全ての説明の一部と考えられる。説明において、相対的な用語、例えば下方上方水平垂直上の下の上下上部底部などと、その派生語例えば水平に下方に上方になどは、討論において述べられたまたは図に示された方向を指すものと解釈されるべきである。これらの相対的な用語は、説明のためであり、特定の方向で装置を動作する必要はない。接続connectedおよび相互接続connectedなどの付着、接合などに関する用語は、構造が介在する構造によって直接的に、または間接的に相互に固定または付着される関係を指しており、特に別に説明されない限り、可動的な、または固定した両方の関係も指している。これらの図面は一定の比率で描かれていない。発明者は、進化した技術ノード例えば、22nm以下に対して、finFETのフィン上のエピタキシャルSiGeの形成は、NMOSおよびPMOSトランジスタの隣接するフィンの横方向延伸部間のウィンドウ窓をとても厳しく狭めるので、橋絡bridgingが起こる可能性があることを発見した。この橋絡は、ダイを分離singulateする能力を妨げる。完全な橋絡はないとしても、隣接するフィン間のウィンドウの狭化は、アクティブデバイスのプロセスの完了後に堆積される第1の金属層間誘電体IMD層に空洞voidを形成する可能性がある。このような空洞は、隣接するNMOSおよびPMOSのフィン延伸部の間、かつ下方の空間に生じ得る。発明者が先端技術の設計にて生じることを発見した他の問題は、超狭Ultranarrowのフィン幅小体積を有するfinFETに関する選択エピタキシャル成長の技術の低効率である。いくつかの設計例えば犬の骨構造を有するfinFETにおいて、ゲートダミー側壁スペーサのプロセスを実行することがより困難になる可能性がある。ここでは、SiGeエピタキシャル層がフィンの上部に形成され、STI誘電材料の表面は、フィンの上部付近の第1の高さにある実施例が説明される。フィンの上部とSTI材料の上部間の減少した距離により、結果として生じるSiGe薄膜は、より短い横方向延伸部を有する。その結果、隣接するフィン延伸部間のウィンドウの減少はより小さくなり、隣接するフィンの横方向延伸部は、溶け合わない。エピタキシャルSiGeを堆積した後、STI誘電体の高さは、第2の高さに下げられ、ストレッサ材料は、共形の薄膜conformalfilmの形でデバイス上に加えられる。ストレッサ材料は、フィンと上述のSTI誘電材料間の空間を少なくとも部分的に充填するようにリフローされる。いくつかの実施の形態において、共形の薄膜の一部は、finFETのゲート電極に隣接して残り、側壁スペーサを形成する。図2A~9Bは、finFET200を形成する模範的な統合方法を表している。このプロセスは、追加のマスクまたはフォトリソグラフィーステップを必要とすることなく、チャネル応力が増加されるようにする。各一対の隣接の図2Aおよび2B、3Aおよび3B、4Aおよび4B、5Aおよび5B、6Aおよび6B、7Aおよび7B、8Aおよび8B、9Aおよび9Bは、プロセスのそれぞれの段階でfinFETのX方向およびY方向の図を提供する。XとY方向は、図1Aに表示された同じ方向である。図2Aおよび2Bを参照して、半導体基板201より上に延伸したfinFET200の第1および第2のフィン206を形成した後の構成を表している。ゲート誘電体層図示されていないおよびゲート電極208は、フィン206上に形成される。ハードマスク層212は、ゲート電極上に形成される。シャロートレンチアイソレーションSTI領域202は、フィン206の間に形成される。第1の距離207aは、STI領域202の上面と第1および第2のフィン206の上面との間に規定される。第1の距離207aは、図1Cに示される高さ107より約15~20nmだけ小さい。即ち、STI領域202の上面の高さフィン106の上部に対しては、STI領域102の高さより、約15~20nmだけ高いフィン206の上部に対して。例えば、いくつかの実施の形態において、第1の距離207aは、約80nmとなり得る図1Cの対応する距離107は、約100nmとなり得る場合である。半導体基板201は、バルクシリコン、バルクシリコンゲルマニウムSiGe、または他のIII-V族化合物基板であってもよい。基板は、単一のSTI202領域しか図に表されていないが、それぞれの一対のフィン206の間に複数のSTI領域202を有する数個のフィン206を含む。STI形成は、一般的にSi基板上の凹部形成を含み、低圧化学気相蒸着LPCVDまたはプラズマ化学気相蒸着PECVDなどのCVDプロセスを用いて誘電体層を形成し、次いで化学機械研磨CMPを用いて余分なSTI誘電体層を除去する。STI領域は、TEOS、SiO、SiNなどで充填され得る。STI領域は、さまざまなプロセスによって形成され得る。1つの実施の形態において、STIの誘電体は、500°C以上の温度でLPCVDプロセスによって堆積される。図3A、3Bは、軽ドープドレインLDD/ポケット注入ステップ203を表しており、少量のドーパントをチャネル領域に隣接するソースドレイン領域内に注入する。リン、ホウ素、または同様の材料などのドーパントが用いられ得る。LDD注入の後、基板がアニールされる。図4Aおよび4Bは、ダミー側壁DSW210、211の形成を表している。なお、DSW211層は、SiGeの堆積のプロセス後に除去されるため、図5Bに示されない。ダミー側壁スペーサ210および211は、酸化物および窒化物の連続的した共形層を堆積し、異方性エッチング例えばドライエッチングを用いて、ゲート電極に隣接した垂直面上に両方の層を保持したまま、全ての水平面から酸化物および窒化物を除去することで形成され得る。図5Aおよび図5Bは、STI領域202の上面より上の第1および第2のフィン206の上面および側面上のエピタキシャルSiGeのフィン延伸層206eの堆積を表している。STI領域202の上面と第1および第2のフィン206の上面との間の比較的小さい第2の高さ207aの結果として、フィン延伸部206eの横方向延伸部206Lは、図1Dのフィン延伸部106eの横方向延伸部ほど互いの方へ水平に延伸しない。よって、フィン延伸部206e間のウィンドウ206wは、フィン延伸部106e間のウィンドウ106wより大きい。次いで、ダミー側壁層211が除去され、よって図5Aおよび5Bに表されない。図6Aおよび6Bは、STI領域202から材料を除去して、STI領域202の上面と第1および第2のフィン206の上面との間の距離を第1の距離207aから第2の距離207bに増加させるプロセスを表している。第2の距離207bは、第1の距離207aより約15~20nm大きい。いくつかの実施の形態において、STI誘電体層は、希釈したフッ化水素の溶液に基板を浸漬させることで除去される。他の代替するエッチング液がゲート構造またはSiGe延伸部206eをエッチングすることなく、STI誘電体の一部を選択的に除去するように用いられてもよい。STI領域202から材料を除去するステップは、STI領域の上面をフィン延伸部206eの底部より下の距離H1~H2に下げるステップを含む。図7Aおよび7Bは、フィン206およびSTI領域202、およびfinFET200のゲート電極上に共形のストレッサ誘電材料conformalstressordielectricmaterial214を堆積するプロセスを表している。ストレッサ誘電材料214は、下方のSTI誘電材料202と十分に異なる格子間隔を有してチャネルに圧縮または引張応力を発生させる。例えば、PMOSトランジスタの実施例では、SiNxなどのストレッサ材料を用いて圧縮応力を発生させることが望ましい。他の実施の形態において、NMOSトランジスタでは、ストレッサ材料がチャネルを引張応力に置くため用いられ得る。SiOxの層は、NMOSに引張応力を作り出すため適用され得る。ストレッサ膜は、原子層堆積ALD、化学気相蒸着CVD、低圧CVDLPCVD、プラズマCVDLPCVD、または同様のものを含むさまざまな等方性の方法によって堆積され得る。図7Aおよび7Bの実施例において、ストレッサ材料214は、PECVDによって堆積されたシリコン窒化膜である。堆積時に、ストレッサ材料薄膜214の厚さT1が選択され、図8Aおよび8Bに示されたリフローステップの後、STI領域202上のストレッサ材料214rが所望の厚さT2を有して、所望の応力の量を分与する。例えば、堆積される共形膜214の厚さT1は、T1T2A2/A1により近似され得る。なお、T1は、堆積された共形膜の厚さであり、T2は、ストレッサ膜の所望の最終の厚さであり、A2は、STI領域の表面積であり、かつA1は、共形膜214が始めに堆積された水平表面積である。図8Aおよび8Bは、共形のストレッサ誘電材料214をリフローし、STI領域202の上面より上の第1と第2フィン間の空間に流入させ、ストレッサ層214rを形成してfinFETのチャネルに応力を加えるプロセスを表している。いくつかの実施の形態において、リフローステップは、ゲート電極208に隣接したストレッサ材料の垂直薄膜214sを残し、側壁スペーサを形成する。リフローされたストレッサ材料例えばSiNx層214rがSTI誘電体例えばSiOx202の上面にある状態で、コンタクトエッチングストップ層CESLに約1GPa~約3GPaの圧縮応力が加えられる。いくつかの実施の形態では、コンタクトエッチングストップ層への圧縮応力は、15GPa~約3GPaの範囲内に調整される。いくつかの実施の形態において、応力は約23GPaである。図8Aに示された距離T3およびT4凹部の深さは、変数であり、図11および12の説明で述べられる。いくつかの実施の形態において、PECVDによって堆積されているストレッサ材料214は、基板を約300°Cに加熱されることでリフローされ得る。他の実施の形態において、リフローは、異方性プラズマエッチングステップにより行われる。リフローのステップは、ストレッサ材料214の十分な量をフィンOD206の上部およびハードマスク212からフィン206とSTI領域202の上方との間の空間内に流入させるステップを含み、この空間をフィン延伸部206eの底部より上の高さT2に、少なくとも部分的に充填する。図9Aおよび9Bは、側壁スペーサ214sを形成後のソースおよびドレインドーパント注入217を行うプロセスを表している。図10は、上述の方法に基づいて形成されたfinFETの実施例を表す写真である。コンタクトエッチングストップ層CESL220および層間誘電体ILD230も示される。STI領域202の上面は、約100nm幅であるため、フィンSiGe延伸部206eは、隣接するフィン延伸部の間に十分なウィンドウを有し、延伸部206eの間および延伸部206eの下方にある上敷きの層間誘電体230に空洞が形成するのを避ける。フィン延伸部間のウィンドウも分離singulationを促進するのに十分である。図11および12は、ここに説明された寸法を用いた模擬データに基づいている。図11は、SiGeフィン延伸部の底部より上のストレッサ材料の厚さT3およびSiGeフィン延伸部の底部より下のストレッサ材料の厚さT4図6Aおよび図6Bで除去されたSTI誘電材料の厚さに対応するの関数としてチャネル応力を表している。曲線1101は、T3=15nmを有し15GPaの応力のあるストレッサ膜に対する凹部の深さT4図8A、9Aの関数としてfinFETのチャネル応力を表している。曲線1102は、T3=15nmを有し3GPaの応力のあるストレッサ膜に対する凹部の深さT4の関数としてfinFETのチャネル応力を表している。曲線1103は、T3=7nmを有し15GPaの応力のあるストレッサ膜に対する凹部の深さT4の関数としてfinFETのチャネル応力を表している。曲線1104は、T3=5nmを有し15GPaの応力のあるストレッサ膜に対する凹部の深さT4の関数としてfinFETのチャネル応力を表している。曲線1105は、T3=7nmを有し3GPaの応力のあるストレッサ膜に対する凹部の深さT4の関数としてfinFETのチャネル応力を表している。曲線1106は、T3=5nmを有し3GPaの応力のあるストレッサ膜に対する凹部の深さT4の関数としてfinFETのチャネル応力を表している。図12は、図11に示された6つのケースのPMOSの飽和電流Idsatの増加率を表している。曲線1201~1206の記号は、各曲線1101~1106の記号と同じである。曲線1201は、T3=15nmを有し15GPaのCESL応力のあるストレッサ膜に対する凹部の深さT4の関数としてfinFETのIdsatの変化を表している。曲線1202は、T3=15nmを有し3GPaのCESL応力のあるストレッサ膜に対する凹部の深さT4の関数としてfinFETのIdsatの変化を表している。曲線1203は、T3=7nmを有し15GPaのCESL応力のあるストレッサ膜に対する凹部の深さT4の関数としてfinFETのIdsatの変化を表している。曲線1204は、T3=5nmを有し15GPaのCESL応力のあるストレッサ膜に対する凹部の深さT4の関数としてfinFETのIdsatの変化を表している。曲線1205は、T3=7nmを有し3GPaのCESL応力のあるストレッサ膜に対する凹部の深さT4の関数としてfinFETのIdsatの変化を表している。曲線1206は、T3=5nmを有し3GPaのCESL応力のあるストレッサ膜に対する凹部の深さT4の関数としてfinFETのIdsatの変化を表している。曲線1202、1205、および1206は、3GPaのCESL圧縮応力および約20nmの凹部の深さT4に対して、8のIdsatの増加率が達成できることを示す。以上、本発明の好適な実施の形態を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することが可能である。従って、本発明が請求する保護範囲は、特許請求の範囲を基準とする。