"複数のドライバと、当該ドライバのそれぞれの出力に設けられた複数のワード線と、当該ドライバに接続された複数の主入力線であって、当該主入力線は第1の方向に配向されるものと、当該ドライバに接続される複数の2次入力線であって、当該2次入力線は第1の方向に配向されるものと、当該主入力線の各々に接続されるローカルデコード線と、当該ローカルデコード線に接続されるデコード線であって、当該デコード線は第1の方向に配向されるものと、そして当該デコード線に接続されるクラスタデコード線とからなり、当該クラスタデコード線および当該2次入力線により供給される信号に基づき、当該ワード線のうちの少なくとも1を選択するよう構成されたワード線デコーダ。前記ドライバ、前記主入力線および前記2次入力線は、第1のドライバクラスタを規定し、更に、全体でNの追加のドライバクラスタと、全体でNの追加のローカルデコード線であって、各々が対応する前記ドライバクラスタの当該主入力線に接続されるものと、全体でNの追加のデコード線であって、各々が対応する前記ローカルデコード線に接続されるものと、全体でNの追加のクラスタデコード線であって、各々が対応する前記デコード線に接続されるものからなる請求項1に記載のワード線デコーダ。前記各クラスタデコード線は、前記第1の方向に対して垂直な第2の方向に配向され、対応する前記デコード線の相互接続点で、またはそれを越えたわずかな距離で終端するよう形成され、前記各デコード線は、対応する前記ローカルデコード線の基端に接続され、最も長い前記クラスタデコード線は、最も短い前記クラスタデコード線の隣に設けられ、そして前記クラスタデコード線は、前記クラスタデコード線全体に、隣接する前記クラスタデコード線間の長さの差異の大きさの総和を最大にするよう配置される請求項2に記載のワード線デコーダ。前記各デコード線は、隣接する前記ドライバクラスタ間のストラップセルに設けられる請求項2に記載のワード線デコーダ。少なくとも4つの前記ワード線を備える請求項1に記載のワード線デコーダ。前記ドライバは、論理的ANDゲートである請求項1に記載のワード線デコーダ。複数のワード線と、複数のデータビットを記憶するように構成された複数のスタティックランダムアクセスメモリSRAMセルであって、各セルは対応するワード線によって、アクティブにされるものと、それぞれ、第1および第2の複数のデコード線に第1および第2の複数のデコード信号を供給するように構成された制御ロジックと、当該制御ロジックからの入力信号に基づいて当該データビットを読出し及び書込みするように構成された入出力アレイと、そしてワード線デコーダであって、複数のドライバクラスタ、各当該ドライバクラスタは複数のドライバ駆動回路、各当該ドライバの出力は対応する当該ワード線に供給されるもの、複数のローカルデコード線、各当該ローカルデコード線は第1の方向に配向された対応する複数の入力線を介して、対応する当該ドライバクラスタの当該ドライバに接続されたもの、そして第1の方向において、配向される第3の複数のデコード線、当該デコード線の各々は対応する当該ローカルデコード線と、前記第1の複数のデコード線のうちの1に接続されるものとをふくむワード線デコーダとからなるメモリ素子。前記第1の複数のデコード線の各々は、第1の方向に対して垂直な第2の方向に配向され、前記第3の複数のデコード線の対応する一つの相互接続点で、またはそれを過ぎたわずかな距離で終端するよう構成され、そして前記第3の複数のデコード線の各々は、最も近い対応するローカルデコード線の基端に接続され、前記第1の複数のデコード線のうちの最も長い1つは、前記第1の複数のデコード線のうちの最も短い1つに、隣り合って設けられ、そして前記第1の複数のデコード線は、前記第1の複数のデコード線の全体に、前記第1の複数のデコード線の隣接するものの長さの差異の大きさの総和を最大にするよう配置され、前記第1の複数のデコード線は長さが増える順に配置される請求項7に記載のメモリ素子。複数のドライバクラスタを備え、当該各ドライバクラスタは複数のドライバからなり、当該各ドライバの出力は、複数のワード線の中の対応する当該ワード線に供給され、第1および第2の複数のデコード線にそれぞれ第1および第2の複数デコード信号を供給し、当該第1の複数のデコード線は、ドライバクラスタのうちの1つを選択するように構成され、そして当該第2の複数のデコード線は、選択されたドライバクラスタの当該ドライバのうちの1つを選択するように構成され、第1の方向に配向する複数の入力線を備え、複数のローカルデコード線を備え、当該各ローカルデコード線は、対応する当該入力線を経て、対応する当該ドライバクラスタの当該ドライバに接続され、そして、第1の方向において、配向される第3の複数のデコード線を備え、当該第3の複数の各デコード線は、対応する当該ローカルデコード線と当該第1の複数のデコード線のうちの1つとに接続されることからなる回路のレイアウトを構成する方法。前記第1の複数のデコード線の各々は、第1の方向に対して垂直な第2の方向に配向され、前記第3の複数のデコード線の対応する一つの相互接続と、あるいはそれを過ぎたわずかな距離で終端するよう構成され、前記第3の複数のデコード線の各々は、対応する前記ローカルデコード線の基端に接続され、そして前記第1の複数のデコード線うちの最も長い1つは、前記第1の複数デコード線のうちの最も短い1つに、隣り合って設けられる請求項9に記載の回路のレイアウトを構成する方法。いくつかの実施形態で、ワード線デコーダが開示される。ワード線デコーダは、複数のドライバ、ドライバのそれぞれの出力に設けられた複数のワード線、そしてドライバに接続されて第1の方向に配向された複数の第1の入力線を備える。ワード線デコーダは、ドライバに接続されて第1の方向に配向された複数の第2の入力線も備える。また、ワード線デコーダは、第1の入力線の各々に接続されたローカルデコード線を備える。ワード線デコーダは、ローカルデコード線に接続され、第1の方向に配向されたデコード線も備える。クラスタデコード線はデコード線に接続される。ワード線デコーダは、クラスタデコード線および第2の入力線により供給される信号に基づいて、ワード線のうちの少なくとも1つを選択するように構成される。いくつかの実施形態で、メモリ素子は、複数のワード線、複数のデータビットを記憶するように構成された複数のスタティックランダムアクセスメモリSRAMセル、制御ロジック制御論理回路、入出力アレイ、そしてワード線デコーダを備える。各SRAMセルは、対応するワード線によってアクティブにされる。制御ロジックは、それぞれ、第1及び第2の複数のデコード線に第1および第2の複数のデコード信号を供給するように構成される。入出力アレイは、制御ロジックからの入力に基づいてデータビットの読出し書込みを行うように構成される。ワード線デコーダには、複数のドライバクラスタ、複数のローカルデコード線および第3の複数のデコード線を備える。各ドライバクラスタは、複数のドライバを備え、各ドライバの出力は対応するワード線へ供給される。各ローカルデコード線は、第1の方向に配向した複数の入力線の対応するものを通じて、対応するドライバクラスタのドライバに接続される。第3の複数のデコード線は、対応するローカルデコード線に、そして第1の複数のデコード線の1つに、各デコード線が接続して、第1の方向で配向される。いくつかの実施態様で、回路配置を構成する方法が開示される。複数のドライバクラスタが設けられる。各ドライバクラスタは、複数のドライバを備える。各ドライバの出力は、複数のワード線のなかの対応するワード線へ供給する。第1および第2の複数のデコード信号は、それぞれ、第1および第2の複数のデコード線に供給される。第1の複数のデコード線は、ドライバクラスタのうちの1つを選択するように構成され、そして第2の複数のデコード線は、選択されたドライバクラスタのドライバの1つを選択するように構成される。第1の方向に配向される複数の入力線が設けられる。複数のローカルデコード線が設けられる。各ローカルデコード線は、対応する入力線経由で、対応するドライバクラスタのドライバに接続される。第1の方向に配向された第3の複数のデコード線も設けられる。第3の複数のデコード線の各々は、対応するローカルデコード線と、第1の複数のデコード線の1つに接続される。以下は図の構成要素から明らかであろう。これらの図は説明の便宜のために提供され、必ずしも一定の縮尺で作成されてはいない。実施例のこの記載は添付の図面と共に読まれることを意図し、その図面は全記載の一部と見なされるべきものである。記載において、下方の、上方の、水平の、垂直の、上の下の、上へ、下へ、上部および底部およびその派生語例えば、水平に、垂直に、下方へ、上方へ、その他のような相対語は、考察中の図面に示されたあるいは描かれた方向に関するものと解釈されなければならない。これらの相対語は、記載の便宜のためのもので、装置が特定の方向に構成されるかあるいは操作されることを必要とするものではない。図2のワード線デコーダ200は、コンパイル可能なメモリとして単純化された、従来の構成で配置されている。デコード線および入力線により構成されるグリッドレイアウトは簡単であるが、ワード線デコーダ200は高い固有抵抗および容量をもちうる。このワード線デコーダの構成は、結果的に比較的高い結合容量および抵抗となる。デコード線の各々が、図2の最上部に対応するデコーダ200の末端にまで、ずっと伸びているすなわち、ワード線WL[31]の入力線へずっと向かう、このようなレイアウトはデコーダバスのために比較的大きい領域を必要とする。図3はワード線デコーダ300の回路図である。図3の実施例において、ワード線デコーダ300は32のワード線WL[0]、...、WL[31]総称してWLを有するが、別の数のワード線が同様に使用されてもよい。デコード線DEA[0]、DEA[1]、DEB[0]、DEB[1]が図3のように使用される場合、デコード線が2ビットの情報を提供して22すなわち、4のワード線を選択するので、最低4本のワード線が使用される。ドライバ310-0、310-1、...、310-31総称して310にはワード線WLが設けられ、そしてドライバ310はクラスタ320-0、...、320-7総称して320内に配置される。図3の実施例において、各クラスタ320は4つのドライバ310を有し、結果として8つのクラスタとなる。しかしながら、異なる数のクラスタを使用してもよい。各ドライバ310は3本の入力線を有するが、それは論理ANDゲートであってよい。ドライバ310-0の場合、SA0およびSB0と表示された入力線のうちの2本は、2次入力線と呼ばれる。2次入力線はデコード線DEA[0]、DEA[1]、DEB[0]およびDEB[1]に接続されるが、それらは補助デコード線と呼ばれる。クラスタ、例えば、クラスタ320-0の中で、第2のデコード線と共に補助デコード線が特定のドライバ310を決定する。例えば、クラスタ320―0では、補助デコード線DEA[0]、DEA[1]、DEB[0]、DEB[1]は、4つのドライバ310-0,310-1,310-2,310-3のうちの1つを選択する、2ビットの情報を供給する。各ドライバ310への3本目の入力線は、主入力線として知られている。ドライバ310-0、...、310-31への主入力線は、図3でP0、...、P31と表記される。主および2次入力線は第1の方向に配向され、それは図3の実施例で水平線と称してもよい。当該クラスタでは、クラスタの中のドライバ310への主入力線の全ては、第1の方向に対して垂直な第2の方向に配向されたローカルデコード線を介して、共に接続される。第2の方向は、図3の実施例において、垂直と称してもよい。水平および垂直の用語は互いに相対的なものであることは理解されるべきである。ローカルデコード線は、クラスタ320に対応する末尾番号を有する参照符号により表記される。例えば、クラスタ320-7の主入力線に接続するローカルデコード線はVLOCDEC7と表記され、ここで接頭語Vは便宜上垂直を示す。各ローカルデコード線は、ローカルデコード線と垂直に交差するデコード線に接続され、後者のデコード線は便宜上水平デコード線と称することができ、接頭語Hで表記されうる。例えば、水平デコード線HDEC7はローカルデコード線VLCDEC7に接続される。用語水平は相対的で、水平デコード線が駆動回路310に入力線と同じ方向に配向されることを示すこと、と理解されるべきである。各水平デコード線は、ローカルデコード線すなわち、水平デコード線と直角をなすと同方向に配向されるクラスタデコード線に接続される。クラスタデコード線DEC[0]、...、DEC[7]は、各クラスタデコード線が対応するクラスタを選択するので、そのように名づけられる。例えば、クラスタデコード線DEC[0]は、クラスタ320-0を選択するが、それは、クラスタデコード線DEC[0]は、それぞれ主入力線P0、P1、P2、P3を通してクラスタ320-0の駆動回路310-0、310-1、310-2、310-3の各々に、ローカルデコード線VLOCDEC0を介して接続されるから、である。各種の実施形態は図3に示される特徴の異なる組み合わせ部分集合を有してもよいが、図3に示されるワード線デコーダ300の具体例と従来のワード線デコーダ200との間にはいくつかの差異がある。各クラスタデコード線は、その対応するクラスタに接続するのに、すなわち、その対応する水平デコード線との相互接続部までに十分な距離を延びるだけなので、ワード線デコーダ300においてはデコーダ200より少ない回路でよい。例えば、クラスタデコード線DEC[0]は、ワード線デコーダ300の基端に近いところからからクラスタ320―0に付随する水平デコード線まで、またはその水平デコード線を過ぎたわずかな距離だけ、すなわち、ワード線デコーダ300の末端にまでずっとということではなく、水平デコード線HDEC0まで、あるいはそれをわずかに過ぎたところまで延びる。ここで、用語末端および基端は、クラスタ320-0第1のクラスタおよび320-31最後のクラスタがそれぞれ設けられたワード線デコーダ300の端に対応する。従来のワード線デコーダ200は、ワード線デコーダ300とは対照的に、対応するクラスタの駆動回路の全てに接続される単一の水平デコード線を備えていない。各クラスタのための単一の水平デコード線によって、ワード線デコーダ300は、ワード線デコーダ200に対して水平方向上記のように、用語水平は相対的の回路を減じる。例えば、クラスタ320-7のために、ワード線デコーダ300は、Xと表示されうる長さを有する4本の主入力線と、Yで表示されうる長さを有する1本の水平デコード線、そして全体の長さ4XYを有する。対照的に、サービス駆動回路310-28,310-29、310-30および310-31について、従来のワード線デコーダは、各々長さXYを有する4本の入力線を必要とし、全体の長さは4X4Yとなる。ローカルデコード線、例えばVLOCDEC0、はデバイスの近くに配置されることができ、従来技術を超えた更なる優位性を備える。クラスタデコード線DEC[0]、...、DEC[7]は、図3では特定の序列で配置される。すなわちこの序列は、図4Aにより理解されうる。図4A乃至図4Cは、各種実施形態のワード線デコーダのクラスタデコード線のレイアウトの回路図であり、そして、図4Aは結合容量および抵抗を最小化する実施例のレイアウトを示す。図4Aでは、クラスタデコード線は、左から右への序列で、DEC[0]、DEC[7]、DEC[1]、DEC[6]、DEC[2]、DEC[5]、DEC[3]、DEC[4]として、すなわち、一番遠くから最も近くのドライバ例えば、ANDゲートへ配置される。便宜上、この配置は、0-7-1-6-2-5-3-4と表示してよい。したがって、最も短いクラスタデコード線DEC[0]すなわち、ワード線デコーダの基端のクラスタに対応するクラスタデコード線は、最も長いクラスタデコード線DEC[7]と隣接しており、したがって、2つの間の重複を最小化し、金属負荷を減らすことによって、結合容量を最小化する。加えて、従来技術と比較してクラスタデコード線DEC[0]の長さを減らすことにより、抵抗それは線の長さに直接関連するは、同様に最小化される。図4Aのようなクラスタデコード線の0-7-1-6-2-5-3-4配置は、以下の数学的定式化で表されうる方法で、結合容量を最小化する。この配置は、クラスタデコード線全体に亘り、隣接するクラスタデコード線間の長さの差分の大きさの合計を最大にする。換言すれば、|L0-L7||L7-L1||L1-L6||L6-L2||L2-L5||L5-L3||L3-L4|の合計は、隣接するクラスタデコード線の長さの差分絶対値の、クラスタデコード線全体に亘るすべての可能な合計の、最大である。ここでLiはDEC[i]の長さを意味する。別の言い方をすれば、クラスタデコード線は、各対の隣接するクラスタデコード線との重複の合計が最小となるよう配置される。上記の合計最大化の属性を満足する他の配置は、例えば4-3-5-2-6-1-7-0上記の配置の反対、7-0-6-1-5-2-4-3および3-4-2-5-1-6-0-7である。当業者であれば、クラスタデコード線の配置の同じ判定基準がいかなる所与の数のクラスタへも、そしてクラスタ当たりのいかなる所与の数のドライバへも拡張できる、ことが分かる。32本のワード線が図3および図4A乃至図Cに示されているが、上述のように、別の数のワード線が使用されてもよい。例えば、128本または512本のワード線が使用されうる。例えば、128本のワード線の場合、3ビットの情報を供給するクラスタデコード線DEC[0]、...、DEC[7]は8つのすなわち23クラスタの間で選択することができ、各々のクラスタは16のドライバを有し、それらは、適当な補助デコード線を介して選択されうる。同様に、512本のワード線のためには、8本のクラスタデコード線は、各々64のドライバを有する8つのクラスタ間で選択できる。ワード線の数がより大きくなれば、従来技術に比較してより多くの利点が達成される。補助デコード線およびクラスタデコード線の配置、そして、ドライバへの異なる入力線間の補助デコード線の相対的な配置は、当業者が理解すべきものとして、特定の実装の過程で調整されうる。図4Bおよび図4Cに示すように、別の配置では、クラスタデコード線を、長さを減少するかまたは増加することによって、配置できる。これらの配置は、以下の数式により表されうる:Pp=p、ここでp=1x2x3x...p-1xp。符号pはクラスタデコード線の数である。これらの配置は、クラスタデコード線全体に、隣接するクラスタデコード線間の長さの差異の大きさの合計を最小化する上記のように最大化するのではなく。クラスタデコード線の他のいかなる配置も、同様に可能であり、すなわち、p配置のいずれもが、pクラスタデコード線の場合に使用されうる。図5は、メモリシステムのブロック図である。メモリシステム500は、ワード線デコーダ510、SRAMセルアレイ520、入出力I/Oアレイ530および制御ロジック540を備える。図5は、SRAMブロックの表面の図を提供するものと見なしてもよい。ワード線デコーダ510は、図3のワード線デコーダ300、または異なる数のデコード線および/またはワード線を有する同様のワード線デコーダであってもよい。ワード線デコーダ500は、SRAMセルアレイ520のnビットセルをアドレスするnワード線を有するものとして、図5に示されている。I/Oアレイ530は、SRAMセルアレイ520に対してデータを書き込む図5のDで示すまたはそれからデータを読出す図5のQで示すための、従来技術において、知られた通常の入出力アレイか、またはこれらの機能を有する、将来開発されるI/Oアレイであってよい。制御ロジック540は、アドレス図5でmビットからなるものとして示された、クロック信号、そしてSRAMセルアレイ520へ/からのアクセス、読出し/書込みを制御するための、チップイネーブル信号CEBを受信する。制御ロジック540は、アドレスA[m-l:0]を、デコード線DEAおよびDEB上記の補助デコード線およびDEC上記のクラスタデコード線に供給されるデコード信号に翻訳する。ワード線デコーダは図5ではワード線ドライバアレイと呼ばれる。図6は、メモリシステムのストラップセル構成のブロック図である。当業者には知られているように、SRAMストラップセルは、P-ウェルそしてN-ウェルに対するバイアス電圧を低下させるために、SRAMセルアレイに埋め込まれて使用されるスタンダードセルである。P-ウェルP型基板およびN-ウェルバイアスは、それぞれ、NMOSおよびPMOSデバイスのバルク本体とも呼ばれるである。SRAMストラップセルは、各固定数のSRAMセルビットセルに、すなわち、kビットセルごとに配置されることができる。図6において、ワード線ストラップセル632は、隣接する、64の列およびColカラムを有するSRAMセルアレイ620a、620bと隣接した、64x1ワード線ドライバアレイワード線デコーダ610a、610bの間に設けられる。1つの列およびColカラムを有するSRAMストラップセルアレイは、SRAMセルアレイ620aと620bとの間に設けられる。SRAMセルアレイの列の最大許容数はウェルバイアスwellbiasから一番遠いSRAMセルまでの最大距離により制限され、65nmCMOS製造工程のための設計仕様によると、それは典型的には約30μmである。図3のような水平デコード線例えば、HDEC0は、ストラップセル632中に、またはSRAMストラップセルアレイ634中に実装されうる。あるいは、水平デコード線は、図7の説明の中で後述するローカル制御ロジック中に実装されうる。図7は、メモリバンクのアレイのブロック図である。メモリバンク710-0、710-1は、図5のメモリシステム500と同様な構造である。メモリバンク1は、SRAMセルアレイ720、ワード線ドライバアレイ710、ローカル制御ロジック742、ローカル入出力LIOアレイ732、I/Oアレイ730および主制御部740を有する。主制御部740は、図3に示すようなデコード信号DEC[0]、DEC[1]、DEC[2]およびDEC[3]を供給する。他のデコード信号は図7に示されていない。ローカル制御部742は、ローカル読出し回路またはローカル書込みデータバッファのように、読出し及び書込みを行うためLIOアレイ732を制御する。ローカル読出し回路は、図1の信号BLとBL_INVとの間の電圧差を検出するための差動増幅器を含むことができる。水平デコード線は、金属ピッチのための充分な金属スペースがあるどの位置においても、ローカル制御部742を通過できる。各種の実施形態がテストされてきており、従来技術のワード線デコーダに対して、結合容量の減少、抵抗の減少、電源消費の減少およびより良いタイミング性能より速いアクセスを示している。表1は128本のワード線をもつ実施態様での結合容量の減少を示す。表2は、実施態様の32Kbレジスタファイルのための向上したタイミング性能アクセス時間を示す。実施例が示され、記載されているにもかかわらず、さまざまな変形および構造変更が、請求項と均等の範囲内で当業者によりなされうるので、実施態様は示された詳細に限定されない。"