"ワイドバンドギャップ半導体を用いたスイッチング素子が直列接続され上アームと下アームで形成されたアームと、各スイッチング素子を駆動する為のゲート駆動回路を備える半導体駆動回路において、前記アームは、上アームのスイッチング素子のドレイン端子を第1の電源の正極に接続し、下アームのスイッチング素子のソース端子を第1の電源の負極に接続し、上アームのスイッチング素子のソース端子と、下アームのスイッチング素子のドレイン端子が接続され、前記スイッチング素子単位に設けられたゲート駆動回路は、第1の抵抗と第1のコンデンサが並列接続され第1の端子をスイッチング素子のゲート端子に接続する並列回路と、FET回路を含み、前記FET回路は、そのソース端子に前記並列回路の第2の端子を接続し、そのゲート端子に第2のコンデンサの一方端を接続し、そのドレイン端子とゲート端子間に第2の抵抗を接続し、そのドレイン端子と前記第2のコンデンサの他端子間に第2の電源を接続し、前記第2の電源は、ゼロ電位と正値と負値より構成される3レベル電源であり、正値と負値の間でゼロ電位となる期間を含む交番電源であって、ゲート駆動回路の一方に正値が印加される期間にゲート駆動回路の他方に負値が印加されるように構成され、かつ前記FET回路のゲート端子に接続された第2のコンデンサの他方端を前記スイッチング素子のソース端子に接続していることを特徴とする半導体駆動回路。請求項1に記載の半導体駆動回路において、前記スイッチング素子は、炭化珪素や窒化ガリウムあるいはダイヤモンドのようなワイドバンドギャップ半導体を用いたノーマリオフ接合型FETやMOSFETあるいはバイポーラトランジスタであり、前記スイッチング素子に逆並列に第1のダイオードを備えていることを特徴とする半導体駆動回路。請求項1または請求項2に記載の半導体駆動回路において、前記FET回路のドレイン端子と前記スイッチング素子のゲート端子の間に、第2のダイオードと第3の抵抗を直列に接続し、前記第2のダイオードは、前記FET回路のドレイン端子側にそのアノード端子を接続し、前記スイッチング素子のゲート端子側にそのカソード端子を接続して、前記スイッチング素子のゲート端子へ順方向電流を通電することを特徴とする半導体駆動回路。請求項1から請求項3のいずれかに記載の半導体駆動回路において、前記FET回路のドレイン端子と前記スイッチング素子のゲート端子の間に、第3のダイオードを接続し、前記第3のダイオードは、前記FET回路のドレイン端子側にそのカソード端子を接続し、前記スイッチング素子のゲート端子側にそのアノード端子を接続することを特徴とする半導体駆動回路。ワイドバンドギャップ半導体を用いたスイッチング素子が直列接続され上アームと下アームで形成された複数のアームと、該複数のアームの各スイッチング素子を駆動する為のゲート駆動回路を備える半導体駆動回路を用いた電力変換装置において、前記複数のアームのそれぞれは、上アームのスイッチング素子のドレイン端子を第1の電源の正極に接続し、下アームのスイッチング素子のソース端子を第1の電源の負極に接続し、上アームのスイッチング素子のソース端子と下アームのスイッチング素子のドレイン端子が接続され、かつ前記複数のアームの、前記上アームのスイッチング素子のソース端子と下アームのスイッチング素子のドレイン端子の接続点の間に負荷を接続しており、前記スイッチング素子単位に設けられたゲート駆動回路は、第1の抵抗と第1のコンデンサが並列接続され第1の端子を前記スイッチング素子のゲート端子に接続する並列回路と、FET回路を含み、前記FET回路は、そのソース端子に前記並列回路の第2の端子を接続し、そのゲート端子に第2のコンデンサの一方端を接続し、そのドレイン端子とゲート端子間に第2の抵抗を接続し、そのドレイン端子と前記第2のコンデンサの他端子間に第2の電源を接続し、前記第2の電源は、ゼロ電位と正値と負値より構成される3レベル電源であり、正値と負値の間でゼロ電位となる期間を含む交番電源であって、上下アームのスイッチング素子を駆動する2組のゲート駆動回路の一方に正値が印加される期間に、ゲート駆動回路の他方に負値が印加されるように構成され、かつ前記FET回路のゲート端子に接続された第2のコンデンサの他方端を前記スイッチング素子のソース端子に接続していることを特徴とする半導体駆動回路を用いた電力変換装置。請求項5に記載の半導体駆動回路を用いた電力変換装置において、前記スイッチング素子は、炭化珪素や窒化ガリウムあるいはダイヤモンドのようなワイドバンドギャップ半導体を用いたノーマリオフ接合型FETやMOSFETあるいはバイポーラトランジスタであり、前記スイッチング素子に逆並列に第1のダイオードを備えていることを特徴とする半導体駆動回路を用いた電力変換装置。請求項5または請求項6に記載の半導体駆動回路を用いた電力変換装置において、前記FET回路のドレイン端子と前記スイッチング素子のゲート端子の間に、第2のダイオードと第3の抵抗を直列に接続し、前記第2のダイオードは、前記FET回路のドレイン端子側にそのアノード端子を接続し、前記スイッチング素子のゲート端子側にそのカソード端子を接続して、前記スイッチング素子のゲート端子へ順方向電流を通電することを特徴とする半導体駆動回路を用いた電力変換装置。請求項5から請求項7のいずれかに記載の半導体駆動回路を用いた電力変換装置において、前記FET回路のドレイン端子と前記スイッチング素子のゲート端子の間に、第3のダイオードを接続し、前記第3のダイオードは、前記FET回路のドレイン端子側にそのカソード端子を接続し、前記スイッチング素子のゲート端子側にそのアノード端子を接続することを特徴とする半導体駆動回路を用いた電力変換装置。以上述べたように従来の技術では、半導体駆動回路によりワイドバンドギャップ半導体を用いたスイッチング素子で構成される電力変換装置を駆動する際、デッドタイムを安定に確保することは困難であるという課題を有していた。本発明はこうした課題を解決するため、ワイドバンドギャップ半導体を用いたスイッチング素子を高速にターンオフする動作と、緩やかにターンオンする動作を両立することより、デッドタイムを安定に確保可能な、半導体駆動回路およびこれを用いた電力変換装置を提供することを目的とする。上記の課題を解決するための本発明は、ワイドバンドギャップ半導体を用いたスイッチング素子が直列接続され上アームと下アームで形成されたアームと、各スイッチング素子を駆動する為のゲート駆動回路を備える半導体駆動回路において、アームは、上アームのスイッチング素子のドレイン端子を第1の電源の正極に接続し、下アームのスイッチング素子のソース端子を第1の電源の負極に接続し、上アームのスイッチング素子のソース端子と、下アームのスイッチング素子のドレイン端子が接続され、スイッチング素子単位に設けられたゲート駆動回路は、第1の抵抗と第1のコンデンサが並列接続され第1の端子をスイッチング素子のゲート端子に接続する並列回路と、FET回路を含み、FET回路は、そのソース端子に並列回路の第2の端子を接続し、そのゲート端子に第2のコンデンサの一方端を接続し、そのドレイン端子とゲート端子間に第2の抵抗を接続し、そのドレイン端子と第2のコンデンサの他端子間に第2の電源を接続し、第2の電源は、ゼロ電位と正値と負値より構成される3レベル電源であり、正値と負値の間でゼロ電位となる期間を含む交番電源であって、ゲート駆動回路の一方に正値が印加される期間にゲート駆動回路の他方に負値が印加されるように構成され、かつFET回路のゲート端子に接続された第2のコンデンサの他方端をスイッチング素子のソース端子に接続している。また、スイッチング素子は、炭化珪素や窒化ガリウムあるいはダイヤモンドのようなワイドバンドギャップ半導体を用いたノーマリオフ接合型FETやMOSFETあるいはバイポーラトランジスタであり、スイッチング素子に逆並列に第1のダイオードを備えている。また、FET回路のドレイン端子とスイッチング素子のゲート端子の間に、第2のダイオードと第3の抵抗を直列に接続し、第2のダイオードは、FET回路のドレイン端子側にそのアノード端子を接続し、スイッチング素子のゲート端子側にそのカソード端子を接続して、スイッチング素子のゲート端子へ順方向電流を通電する。また、FET回路のドレイン端子とスイッチング素子のゲート端子の間に、第3のダイオードを接続し、第3のダイオードは、FET回路のドレイン端子側にそのカソード端子を接続し、スイッチング素子のゲート端子側にそのアノード端子を接続する。上記の課題を解決するための本発明は、ワイドバンドギャップ半導体を用いたスイッチング素子が直列接続され上アームと下アームで形成された複数のアームと、該複数のアームの各スイッチング素子を駆動する為のゲート駆動回路を備える半導体駆動回路を用いた電力変換装置において、複数のアームのそれぞれは、上アームのスイッチング素子のドレイン端子を第1の電源の正極に接続し、下アームのスイッチング素子のソース端子を第1の電源の負極に接続し、上アームのスイッチング素子のソース端子と下アームのスイッチング素子のドレイン端子が接続され、かつ複数のアームの、上アームのスイッチング素子のソース端子と下アームのスイッチング素子のドレイン端子の接続点の間に負荷を接続しており、スイッチング素子単位に設けられたゲート駆動回路は、第1の抵抗と第1のコンデンサが並列接続され第1の端子をスイッチング素子のゲート端子に接続する並列回路と、FET回路を含み、FET回路は、そのソース端子に並列回路の第2の端子を接続し、そのゲート端子に第2のコンデンサの一方端を接続し、そのドレイン端子とゲート端子間に第2の抵抗を接続し、そのドレイン端子と第2のコンデンサの他端子間に第2の電源を接続し、第2の電源は、ゼロ電位と正値と負値より構成される3レベル電源であり、正値と負値の間でゼロ電位となる期間を含む交番電源であって、上下アームのスイッチング素子を駆動する2組のゲート駆動回路の一方に正値が印加される期間に、ゲート駆動回路の他方に負値が印加されるように構成され、かつFET回路のゲート端子に接続された第2のコンデンサの他方端をスイッチング素子のソース端子に接続している。本発明によれば、ワイドバンドギャップ半導体のスイッチング素子を駆動する半導体駆動回路において、ターンオフ時間の高速化とターンオン時間の緩和により、デッドタイムを安定に確保することができる。また、本発明の実施例によれば、SiC-JFET等のワイドバンドギャップ半導体のスイッチング素子を駆動する半導体駆動回路において、デッドタイムの確保と低導通損失を両立できる。また、本発明の実施例によれば、ワイドバンドギャップ半導体のスイッチング素子を使用した電力変換装置、および電力変換装置を使用した電源回路、モータ駆動回路において、デッドタイムの確保と低導通損失を両立できる。また、本発明の実施例によれば、導通損失低減による、装置の小型化高効率化ができる。以下、本発明の半導体駆動回路およびこれを用いた電力変換装置の実施形態について図を用いて詳細に説明する。図1は第一の実施形態の半導体駆動回路の回路構成図であり、1相分直列に接続された上下アームのスイッチング素子にかかる半導体駆動回路部分を示している。<図1:半導体駆動回路の全体構成>この図において、1相分直列に接続された上下アームのスイッチング素子のうち、上アーム部分は、例えば炭化珪素SiCを用いたノーマリオフ接合型FETSiC-JFETS1Uと、炭化珪素SiCを用いたショットキーバリアダイオードSiC-SBDD1Uで構成されている。同様に下アーム部分は、炭化珪素SiCを用いたノーマリオフ接合型FETSiC-JFETS1Lと炭化珪素SiCを用いたショットキーバリアダイオードSiC-SBDD1Lで構成されている。なお、以下の説明においてはS1U、S1Lをスイッチング素子、D1U、D1Lをダイオードと呼ぶことにする。また、スイッチング素子とダイオードを組み合わせた構成のことをスイッチング素子回路ということがある。また半導体駆動回路は、これらの1相分直列に接続された上下アームのスイッチング素子回路のほかに、上アームのゲート駆動回路10Uと、下アームのゲート駆動回路10Lと、パルストランス20と、駆動波形発生回路30を備えている。このうち、上アームのゲート駆動回路10Uは、Nチャネル型MOSFET11Uと、ターンオン時間調整用の抵抗12Uとコンデンサ13Uと、ターンオフ高速化用のコンデンサ14Uと抵抗15Uを備えている。下アームのゲート駆動回路10Lも基本的に上アームのゲート駆動回路10Uと同じに構成される。この回路は、Nチャネル型MOSFET11Lと、ターンオン時間調整用の抵抗12Lとコンデンサ13Lと、ターンオフ高速化用のコンデンサ14Lと抵抗15Lを備えている。なお、以下の説明においては11U、11Lを単にFETと呼ぶことにする。パルストランス20は、一次側巻線21Pと、上アームの二次側巻線22Uと、下アームの二次側巻線22Lを備えている。なお、一次側と二次側上下アームともの巻数比は1:1である。また、極性は22U、22Lに黒丸にて図示の通り、上アームの二次側巻線には一次側と同極の電圧が発生し、下アームの二次側巻線には一次側と逆極性の電圧が発生する。なお、以下の説明では黒丸側を正極性側または第2の端子、黒丸がない側を負極性側または第1の端子と呼ぶことがある。駆動波形発生回路30は、ゲート電源31と偏磁抑制用のコンデンサ32を備えている。なお、以上の回路構成において、各回路や素子などの記号の末尾に付したU,Lの記号はそれぞれ、この回路や素子が上アーム側、下アーム側の回路や素子であることを意味している。この約束は、以降の図面においても適用されている。<図1:上下アームのスイッチング素子回路の構成>直列に接続された上下アームのスイッチング素子回路は、以下に示すように接続、構成されている。まず上アームのスイッチング素子回路について、ダイオードD1Uのカソード端子は、スイッチング素子S1Uのドレイン端子と接続している。ダイオードD1Uのアノード端子はスイッチング素子S1Uのソース端子と接続している。また下アームのスイッチング素子回路について、ダイオードD1Lのカソード端子は、スイッチング素子S1Lのドレイン端子と接続している。ダイオードD1Lのアノード端子はスイッチング素子S1Lのソース端子と接続している。これらの上下アームのスイッチング素子回路において、ダイオードD1は通常外付けとされ、ダイオードD1とスイッチング素子S1により上下アームのスイッチング素子回路が形成される。なお、スイッチング素子はワイドバンドギャップ半導体を用いて形成されている。また、上アームのスイッチング素子S1Uのソース端子と、下アームのスイッチング素子S1Lのドレイン端子を接続して、1相分直列に接続された上下アームのスイッチング素子回路を構成する。なお、上アームのスイッチング素子S1Uのドレイン端子は、図1には記載されていない電源の正極へ接続する。他方、下アームのスイッチング素子S1Lのソース端子は、図1には記載されていない電源の負極へ接続している。また、スイッチング素子S1Uのソース端子は、図1には記載されていないインダクタ等の負荷へ接続している。<図1:ゲート駆動回路10の構成>まず、上アームのゲート駆動回路10Uの構成について説明する。ゲート駆動回路10Uは、抵抗14Uとコンデンサ15Uの並列回路、FET11U、コンデンサ13U、抵抗12Uで構成される。このうち並列回路は、その第一の端子を上アームのスイッチング素子S1Uのゲート端子に接続し、反対側の第2の端子をFET11Uのソース端子に接続する。FET11Uは、ソース端子とドレイン端子の間にダイオードを備える。そして、ドレイン端子をパルストランス20内の二次側巻線22Uの第二の端子二次側巻線22Uの正極側:図1の二次側巻線22Uで、黒丸を付けた端子に接続している。また、ゲート端子がコンデンサ13Uを介して、パルストランス20内の二次側巻線22Uの第一の端子二次側巻線22Uの負極側:図1の二次側巻線22Uで、黒丸を付けない側の端子に接続されている。さらに、ゲート端子とドレイン端子の間に抵抗12Uが接続されている。次に、下アームのゲート駆動回路10Lの構成について説明するに基本的に上アームのゲート駆動回路10Uと同じ構成とされる。つまり、ゲート駆動回路10Lは、抵抗14Lとコンデンサ15Lの並列回路、FET11L、コンデンサ13L、抵抗12Lで構成される。このうち並列回路は、その第一の端子を下アームのスイッチング素子S1Lのゲート端子に接続し、反対側の第2の端子をFET11Lのソース端子に接続する。FET11Lは、ソース端子とドレイン端子の間にダイオードを備える。そして、ドレイン端子をパルストランス20内の二次側巻線22Lの第一の端子二次側巻線22Lの負極側:図1の二次側巻線22Lで、黒丸を付けない端子に接続している。また、ゲート端子がコンデンサ13Lを介して、パルストランス20内の二次側巻線22Lの第二の端子二次側巻線22Lの正極側:図1の二次側巻線22Lで、黒丸を付けた側の端子に接続されている。さらに、ゲート端子とドレイン端子の間に抵抗12Lが接続されている。<図1:パルストランス20と駆動波形発生回路30の構成>パルストランス20の一次側巻線21Pの両端子間に、駆動波形発生回路30とコンデンサ32の直列回路が接続されている。駆動波形発生回路30の一方の端子はアースされている。なお、駆動波形発生回路30は、3レベルの電圧波形を発生し、正値⇒0⇒負値⇒0⇒正値の順に変化する電圧値を発生する。この結果、図1のパルストランス20と駆動波形発生回路30の構成により、上アーム側巻線22Uに正値⇒0⇒負値⇒0⇒正値の順に変化する電圧値が印加されるときに、下アーム側巻線22Lには、負値⇒0⇒正値⇒0負値の順に変化する電圧値が印加される。つまり、電圧が0でない状態では、一方の巻線に正値が印加されている期間、他方の巻線に負値が印加されているという関係にある。また、上アーム側巻線22Uの第一の端子二次側巻線22Uの負極側:図1の二次側巻線22Uで、黒丸を付けない側の端子は、上アームのスイッチング素子S1Uのソース端子に接続され、下アーム側巻線22Lの第二の端子二次側巻線22Lの正極側:図1の二次側巻線22Lで、黒丸を付けた側の端子は、下アームのスイッチング素子S1Lのソース端子に接続される。以下、第一の実施形態における動作を、図2のタイミングチャートを用いて説明する。<図2:半導体駆動回路各部信号のタイミングチャート>図2では上から順に、a一次側巻線電圧V21P、bスイッチング素子S1Uのゲートソース電圧VgsU、cスイッチング素子S1UのON/OFF状態、dスイッチング素子S1Lのゲートソース電圧VgsL、eスイッチング素子S1LのON/OFF状態を記述している。以下の説明では、一次側巻線電圧V21Pの1周期間の電圧変化正値⇒0⇒負値⇒0⇒正値の順に変化の各レベルでの動作について順次説明する。なお、この例では正値が8[V]、負値が-8[V]であるとして説明する。<図2:一次側巻線電圧V21Pが正値t0-t1>まず、初期状態として設定した図2の時刻t0において、パルストランス一次側巻線電圧V21Pは所定の電圧Vtp8[V]となっている。そして、パルストランス二次側巻線22Uには電圧8[V]=V21Pが印加されている。このとき、Nチャネル型MOSFET11Uのゲートしきい電圧は例えば1.25[V]であり、ゲート端子に8[V]、ソース端子に6.75[V]が印加された状態でオン動作している。またこの状態では、スイッチング素子S1UのVgsUは、ゲートソース間ダイオードの順方向電圧Vfgs2.5[V]でクランプされている。即ち、期間t0-t1では、FET11Uとスイッチング素子S1Uはともにオン状態である。そして、抵抗15Uとコンデンサ14Uの並列回路の第1の端子側の電位B点電位は2.5[V]、並列回路の第2の端子側の電位A点電位は6.75[V]で安定している。このことにより、並列回路コンデンサ14Uの端子間には、スイッチング素子S1Uのゲート側の端子を基準にして4.25[V]の電圧が印加されている。この現象は、スイッチング素子S1Uのゲートソース間ダイオードに電流が流れているため、コンデンサ14Uの両端に電位差が発生していると考えてもよい。他方において、この期間パルストランス二次側巻線22Lには、電圧-8[V]-V21P=-Vtsが印加されている。この状態では、スイッチング素子S1Lのゲートソース間電圧VgsLは約-8[V]であり、スイッチング素子S1Lはオフ状態である。FET11Lのボディダイオードにより電流を通電し、スイッチング素子S1Lのゲート電圧は約-8Vとなる。即ち、期間t0-t1では、FET11Lとスイッチング素子S1Lはともにオフ状態であり、FET11Lのボディダイオードにより電流を通電している。このとき、抵抗15Lとコンデンサ14Lの並列回路の第1の端子側の電位D点電位は-8[V]になっている。またこのとき並列回路では、抵抗15Lによりコンデンサ14Lの電荷は放電されているため、並列回路の第2の端子側の電位C点電位は-8[V]になっており、並列回路の両端の電圧差はほぼゼロである。<図2:一次側巻線電圧V21Pが0値t1-t3>時刻t1において、パルストランス一次側巻線電圧V21Pは、Vtp8[V]から0[V]に変化する。これにより、上アーム側ではパルストランス二次側巻線22Uの端子電圧が電圧8[V]から0[V]=V21Pに変化する。このとき、FET11Uのゲート端子並びにソース端子の電圧は0[V]に急速に低下するが、この変化の前後において、コンデンサ14Uの両端の電荷は保存される。このため、一次側巻線電圧V21Pが正値から0値に変化した直後には、A点電位は0[V]になり、B点電位はコンデンサ14Uに保存された電位により-4.25[V]に低下する。これにより、スイッチング素子S1Uのゲートソース電圧VgsUは、-4.25[V]に引抜かれることとなる。このように、まずは時刻t1の時点において、VgsUは-4.25[V]に向けて低下を開始する。このときスイッチング素子S1Uは、まだオン状態であり、VgsUが所定の閾電圧Vth=0.7[V]以下になる時刻t2において、スイッチング素子S1Uはターンオフする。なお、時刻t2以降もVgsUは低下し続け、その後は並列回路の抵抗15Uとコンデンサ14Uで定まる放電特性に従って電圧変動する。このようにして、スイッチング素子S1Uのターンオフの際に、ゲートソース電圧を急激に負電位に引くことができるため、ターンオフを高速化可能となる。なお、ターンオフを高速化可能とするには、並列回路の抵抗15Uとコンデンサ14Uで定まる放電時定数を大きくするのがよい。他方においてこの期間、パルストランス二次側巻線22Lでは、電圧が-8[V]から0[V]に変化する。このとき、FET11Lのゲート端子にも電流が流れ込むことになるが、FET11Lのゲート端子に接続された抵抗12Uとコンデンサ13Uにより決まる時定数は所望のデッドタイムより長期間になるよう定数を調整しているため、FET11Lのゲート電位の上昇は緩やかでありFET11LはOFF状態を保っている。この状態で、VgsLはFET11Lの出力容量を介して増加する。しかしながらスイッチング素子S1Uの入力容量に比べFET11Lの出力容量が小さいため、VgsLは0[V]にも到達することは無く、オフ状態を安定に保つことが可能である。以上、この期間t1-t3での図1回路の動作全体についてみると、まずは、時刻t1の時点においては、VgsLは-8[V]から0[V]の間の電圧値に向け、変化を開始する。このとき、スイッチング素子S1Lはオフ状態である。また、これ以降もS1Lのゲートソース電圧VgsLは0[V]以下であり、スイッチング素子S1Lはオフ状態のままである。これに対し、時刻t2において、スイッチング素子S1Uのゲートソース電圧VgsUはゲートしきい電圧Vth0.7[V]に到達する。このため、スイッチング素子S1Uはオン状態からオフ状態に切り替わる。そして時刻t2の後、VgsUは-4.25[V]に向けて変化し、スイッチング素子S1Uはオフ状態を維持する。つまり、時刻t2において2つのスイッチング素子S1UとS1Lがともにオフ状態となり、この時点からいわゆるデッドタイムが開始する。<図2:一次側巻線電圧V21Pが0値t3-t5>時刻t3において、パルストランス一次側巻線電圧V21Pは0[V]から-Vtp-8[V]に変化する。このとき、パルストランス二次側巻線22Uでは、電圧が0[V]から-8[V]=V21Pに変化する。上側アームの駆動回路10Uでは、スイッチング素子S1Uのゲート、ソース間電圧VgsUは、-4.25[V]程度であったものが、-8[V]に向けて変化を開始する。以降、スイッチング素子S1Uのゲートソース電圧VgsUは0[V]以下であり、オフ状態のままである。なおここで、FET11Uは、オン、オフいずれの状態にもなり得るが、仮にオン状態であれば、そのチャネルを経由して電流を流し、オフ状態であった場合にはボディダイオードを経由して電流を流すため、どちらの状態であってもよい。他方、下側アームの駆動回路10Lでは、パルストランス二次側巻線22Lが電圧0[V]から8[V]に変化する。このときスイッチング素子S1Lのゲート、ソース間電圧VgsLは、直前まで負電位にあったものが、8[V]に向けて変化を開始する。このとき、FET11Lのゲートソース電圧が上昇しFET11Lがオン状態に移行するため、FET11Lのチャネルを介してスイッチング素子S1Lのゲート端子に電流供給が可能となる。この結果、時刻t4において、スイッチング素子S1Lのゲートソース電圧VgsLはゲート閾値電圧Vth0.7[V]に到達し、スイッチング素子S1Lはオフ状態からオン状態に切り替わる。即ち、このようにして時刻t4までデッドタイムが確保される。以上のように、t2からt4の期間において、デッドタイムを安定に確保可能となる。そして、t4の後、VgsLは8[V]に向けて上昇し、スイッチング素子S1Lのゲートソース間ダイオードにより、Vfgs2.5[V]でクランプされる。<図2:一次側巻線電圧V21Pが0値、または正値t5-t8>なお、時刻t5~t8の図1回路の動作に関しては、以上に説明した上アーム側の回路と下アーム側の回路の動作を入替えた動作となるため、詳細説明は省略する。このときには、同様にして時刻t6からt8の期間においてデッドタイムを安定に確保可能となる。以上説明したように、本実施形態によれば、FET11Uと11Lのゲートに、抵抗12U、コンデンサ13Uと、抵抗12L、コンデンサ13Lを接続することにより、スイッチング素子としてSiC-JFETを使用した場合においてもターンオフ時間を高速化しながらターンオン時間を緩和することができ、デッドタイムを安定に確保可能となる。尚、本発明の回路構成を行う場合に、以下の点を考慮するのがよい。まず、FET11のゲートに接続する抵抗12とコンデンサ13について、これらで決定される時定数は、所望のデッドタイムに比較して同等以上に大きくするのがよい。FET11のターンオンを決定する閾値電圧は極力低いものが望ましい。並列回路を構成するコンデンサ14の静電容量は、スイッチング素子S1の入力容量よりも大きいことが望ましい。なお、本実施例ではスイッチング素子S1U、S1Lとして、SiC-JFETを例示したが、炭化珪素や窒化ガリウムあるいはダイヤモンドのようなワイドバンドギャップ半導体を用いたノーマリオフ接合型FETやMOSFETあるいはバイポーラトランジスタであっても同様の効果を得ることができる。なお、図1において、パルストランス20と、駆動波形発生回路30により構成される電源について、この回路部分を構成する時には幾つかの変形が考えうるが、基本的には以下のようにされればよい。つまり、この電源は、ゼロ電位と正値と負値より構成される3レベルの矩形波電源であり、正値と負値の間でゼロ電位となる期間を含む交番電源である。そして、ゲート駆動回路の一方に正値が印加される期間にゲート駆動回路の他方に負値が印加されるように構成される。かつFET回路のゲート端子に接続されたコンデンサの他方端をスイッチング素子のソース端子に接続しているものであればよい。以下、本発明の半導体駆動回路の第二の実施形態について図3を用いて詳細に説明する。図3は実施例1における図1相当の図であり、第一の実施形態と同一又は同等部分には同一符号を付して説明を省略し、以下異なる部分を中心に説明する。図3に示すゲート駆動回路10Uは、図1に示すゲート駆動回路10Uにおいて、FET11Uのドレイン端子と、スイッチング素子S1Uのゲート端子の間に、ダイオード16Uと抵抗17Uの直列回路が付与されている点が異なっている。また、図3に示すゲート駆動回路10Lは、図1に示すゲート駆動回路10Lおいて、FET11Lのドレイン端子と、スイッチング素子S1Lのゲート端子の間に、ダイオード16Lと抵抗17Lの直列回路が付与されている点が異なっている。なお、ダイオード16のカソード端子をスイッチング素子S1のゲート端子側に、アノード端子をFET11のドレイン端子側に接続する。このように構成すべき理由について、以下説明する。まず、炭化珪素SiCを用いたノーマリオフ接合型FET半導体スイッチS1UおよびS1Lは、より低い導通抵抗を得ようとした場合、ゲートソース電圧を高くする必要がある。言い換えれば、ゲートソース間のダイオードにより大きな電流を通電する必要がある。また、抵抗15Uおよび抵抗15Lは、スイッチング素子S1U、S1Lの特性に合わせて高速にターンオフするための最適な抵抗値の範囲が存在する。大きな抵抗値が必要となった場合、スイッチング素子S1UおよびS1Lのゲートソース間に大きな電流を通電することが困難になる。本発明の第2の実施例では、この相反する課題を同時に満足させることができる。まず本実施例では、新たに付加したダイオード16と抵抗17の直列回路を通じて、図3のスイッチング素子S1UおよびS1Lのオン状態におけるゲートソース間ダイオードに充分な電流を通電する供給することができ、低導通抵抗を得ることができるため、導通損失を低減することが可能になる。また、VgsUおよびVgsLの増加速度は速くなるが、時刻t1からt3におけるVgsL、および時刻t5からt7におけるVgsUは、0[V]を超えることはないため、スイッチング素子S1UおよびS1Lがターンオンすることはない。このように、第二の実施形態によれば、スイッチング素子の特性によらず、安定したデッドタイムの確保と、低導通損失を両立できる半導体駆動回路を提供することが可能となる。以下、本発明の半導体駆動回路の第3の実施形態について図4を用いて詳細に説明する。図4は実施例1における図1相当の図であり、第一の実施形態と同一又は同等部分には同一符号を付して説明を省略し、以下異なる部分を中心に説明する。図4に示すゲート駆動回路10Uは、図1に示すゲート駆動回路10Uにおいて、FET11Uのドレイン端子と、スイッチング素子S1Uのゲート端子の間に、ダイオード19Uが付与されている点が異なっている。また、図4に示すゲート駆動回路10Lは、図1に示すゲート駆動回路10Lおいて、FET11Lのドレイン端子と、スイッチング素子S1Lのゲート端子の間に、ダイオード19Lが付与されている点が異なっている。なお、ダイオード19のカソード端子をFET11のドレイン端子側に、アノード端子をスイッチング素子S1のゲート端子側に接続する。本実施例に拠れば、ダイオード19のフォワードドロップ分0.7[V]により、FET11Uのドレイン端子電圧と、スイッチング素子S1Uのゲート端子電圧の大小関係が決定される。これにより、ドレインゲート間の容量を介して流入する電流などによりVgsU、パルストランス22U両端の電圧より高くなることを防止し、スイッチング素子の特性によらず、より安定にデッドタイムを確保可能である。第四の実施形態では、本発明の半導体駆動回路を用いた電力変換装置について図5を用いて詳細に説明する。なお、図5の半導体駆動回路を用いた電力変換装置において、半導体駆動回路として図3の半導体駆動回路を適用した構成を示している。ここでも、他の実施形態と同一又は同等部分には同一符号を付している。図5には、図3の半導体駆動回路に、直流電圧源200と、他相回路1000と、負荷であるインダクタ100が付与されている。なお、他相回路1000は、図3の半導体駆動回路と同一に構成されている。具体的には、SiC-JFETS2UおよびS2Lスイッチング素子が直列に接続され、かつSiC-SBDD2UおよびD2Lダイオードが、各スイッチング素子のソース、ドレイン間に接続されて上下アーム回路を構成している。また、ゲート駆動回路10Uと同じ構成のゲート駆動回路10Uaと、ゲート駆動回路10Lと同じ構成のゲート駆動回路10Laと、パルストランス20と同じ構成のパルストランス20aと、駆動波形発生回路30と同じ構成の駆動波形発生回路30aを備える。そして、スイッチング素子S1Uのドレイン端子と直流電圧源200の正極端子を接続し、スイッチング素子S1Lのソース端子と直流電圧源200の負極端子を接続し、直流電圧源200の負極端子をGNDに接続している。また他相回路1000についても、そのスイッチング素子S2Uのドレイン端子と直流電圧源200の正極端子を接続し、スイッチング素子S2Uのドレイン端子とダイオードD2Uのカソード端子を接続し、スイッチング素子S2Uのソース端子とダイオードD2Uのアノード端子を接続し、他相回路1000のスイッチング素子S2Lのソース端子と直流電圧源200の負極端子を接続し、スイッチング素子S2Lのドレイン端子とダイオードD2Lのカソード端子を接続し、スイッチング素子S2Lのソース端子とダイオードD2Lのアノード端子を接続している。さらにそのうえで、スイッチング素子S2Uのソース端子とスイッチング素子S2Lのドレイン端子を接続し、スイッチング素子S1Uのソース端子とインダクタ100の第一の端子を接続し、スイッチング素子S2Uのソース端子とインダクタ100の第二の端子を接続している。ゲート駆動回路10Uaはスイッチング素子S2Uのゲート端子とソース端子とパルストランス20aの上アーム二次側巻線に対してゲート駆動回路10Uの接続構成と同様に接続している。ゲート駆動回路10Laはスイッチング素子S2Lのゲート端子とソース端子とパルストランス20aの下アーム二次側巻線に対してゲート駆動回路10Lの接続構成と同様に接続している。パルストランス20aはゲート駆動回路10Uaとゲート駆動回路10Laと駆動波形発生回路30aに対してパルストランス20の接続構成と同様に接続している。駆動波形発生回路30aはパルストランス20aとアースGNDに対して駆動回路発生回路30の接続構成と同様に接続している。本実施例によれば、スイッチング素子S1U、S1LおよびS2U、S2Lを交互にスイッチングすることでインダクタ100に交流電流を発生させることが可能となる。第四の実施形態によれば、スイッチング素子の特性によらず、安定したデッドタイムの確保と、低導通損失を両立できる電力変換装置を提供することが可能となる。また、本実施例の電力変換装置は、電力変換装置としての単独の使用に限るものではなく、DC/DCコンバータ等の電源装置に搭載しても良い。また、本実施例の電力変換装置は、更に多相化したモータ駆動装置としても良い。"