複数の基本トランジスタを含み、網目状に設けられた垂直ナノワイヤに実装された電界効果トランジスタデバイスを製造する方法であって、各前記基本トランジスタは、ソース電極およびドレイン電極を含み、網目状に設けられた各前記垂直ナノワイヤの一端に置かれて、チャネルによって接続されており、各前記基本トランジスタは、各前記垂直ナノワイヤを取り囲むゲート電極を含み、前記ナノワイヤ上に実装された前記基本トランジスタの前記ドレイン、ソース、およびゲートの電極は、前記トランジスタデバイスに共通のドレイン、ソース、およびゲート電極を形成するべくそれぞれ互いに接続されており、前記製造方法は、各前記垂直ナノワイヤの各端部にソースおよびドレインの電極を作るステップであって、前記ソースおよびドレインの電極は、ナノワイヤ上に実装された各前記基本トランジスタの前記ゲート電極に対して対称的に配置されている、ステップと、各ナノワイヤの部分を取り囲む誘電材料の層を堆積させることと、各ナノワイヤの前記部分を取り囲む誘電材料の各層のまわりに導電性材料の層を堆積させることと、によってゲート電極を作るステップであって、前記導電性材料の層は、網目状に設けられた前記ナノワイヤのすべてに対して共通であり、導電性材料の前記層の厚みは、前記トランジスタデバイスの前記ゲートの長さに対応する、ステップと、ナノスケールゲートを形成して、前記ナノワイヤ上に実装された各前記基本トランジスタの前記ソースと前記ゲートとの間、および前記ドレインと前記ゲートとの間でコンタクトを形成するように、誘電材料の層を使って各電極どうしを絶縁するステップと、を備えることを特徴とする、製造方法。ナノワイヤのまわりに実装された各トランジスタの前記ゲート電極に前記ソースおよびドレインの電極をセルフアライメントさせる方法を使って、前記ソースおよびドレインの電極は、前記ゲート電極に対して対称的に配置されることを特徴とする、請求項1に記載の製造方法。前記誘電体を使って各ソースおよびドレインの電極を絶縁する前記ステップは、誘電材料の第1の層と誘電材料の第2の層とを堆積させることによって実行され、ゲート電極を作っている導電性材料の前記層が、誘電材料の前記第1の層の上に堆積され、誘電材料の前記第2の層が、前記ゲート電極を作っている導電性材料の前記層の上に堆積され、誘電材料の前記第1および第2の層の厚みと、前記ゲート電極を作っている導電性材料の前記層の位置とは、前記ソースおよびドレインの電極が、ナノワイヤ上に実装された各トランジスタの前記ゲート電極に対して対称的に配置されるように、あらかじめ画定されていることを特徴とする、請求項1に記載の製造方法。誘電材料の前記第1の層の平坦度が、実質的に5nm以下の精度で画定されることを特徴とする、請求項3に記載の製造方法。誘電材料の前記第1および第2の層の前記誘電材料は、流動性無機樹脂であることを特徴とする、請求項3または4に記載の製造方法。前記ゲート電極を作っている導電性材料の前記層の厚みが、20nm未満であり、前記層の前記厚みが、前記ゲートの長さを画定することを特徴とする、請求項1から5のいずれか一項に記載の製造方法。複数の基本トランジスタを含み、網目状に設けられた垂直ナノワイヤに実装されたトランジスタデバイスであって、各基本トランジスタは、ソース電極およびドレイン電極を含み、網目状に設けられた各前記垂直ナノワイヤの一端に配置されてチャネルによって接続され、各前記基本トランジスタは、網目状に設けられた各前記垂直ナノワイヤを取り囲むゲート電極を含み、前記ナノワイヤ上に実装された前記基本トランジスタの前記ドレイン、ソース、およびゲートの電極は、前記トランジスタデバイスに共通のドレイン、ソース、およびゲートの電極を形成するべくそれぞれ互いに接続されており、前記トランジスタデバイスは、前記ソースおよびドレインの電極が、ナノワイヤ上に実装された各前記トランジスタの前記ゲート電極に対して対称的に配置され、トランジスタの前記ゲート電極は、各ナノワイヤの部分を取り囲む誘電材料の層と、各ナノワイヤの部分を取り囲む誘電材料の各層のまわりの導電性材料の層と、によって形成され、前記導電性材料の層は、網目状に設けられた前記ナノワイヤのすべてに対して共通であり、前記導電性材料の層の厚みは、前記トランジスタの前記ゲートの長さに対応し、前記ナノワイヤに実装された各前記トランジスタの前記ソースとゲートとの間、および前記ドレインとゲートとの間にコンタクトを形成するべく、各ソースおよびドレインの電極を絶縁する誘電材料とを備えることを特徴とする、トランジスタデバイス。前記トランジスタの前記ゲートの長さが、20nm未満であることを特徴とする、請求項7に記載のトランジスタデバイス。前記垂直ナノワイヤを取り囲んで堆積された誘電体の材料層は、アルミニウム、ジルコニウム、ハフニウム、ガドリニウム、またはランタンをベースにした酸化物、およびケイ素酸化物からなる群から選択されることを特徴とする、請求項7または8に記載のトランジスタデバイス。前記垂直ナノワイヤは、元素周期表のIV族元素材料またはIII-V族元素材料から作られることを特徴とする、請求項7から9のいずれか一項に記載のトランジスタデバイス。前記IV族元素材料は、シリコンであることを特徴とする、請求項10に記載のトランジスタデバイス。前記導電性材料は、金属、ケイ素化合物、シリコン、および多結晶シリコンからなる群から選択されることを特徴とする、請求項7から11のいずれか一項に記載のトランジスタデバイス。請求項7から12のいずれか一項に記載の網目状に設けられた垂直ナノワイヤに実装された複数のトランジスタデバイスを含む、少なくとも1つのデバイスを備えたことを特徴とする、電子デバイス。前記電子デバイスは、CMOSインバータ、論理回路、マルチプレクサ、揮発性メモリ、不揮発性メモリ、およびガスまたは生化学物質を検出するデバイスからなる群から選択されることを特徴とする、請求項13に記載の電子デバイス。請求項13または14に記載の少なくとも1つの電子デバイスを備える、ことを特徴とする処理装置。したがって、トランジスタデバイスの寸法をナノスケールに縮小させ、かつソースおよびドレインの領域の過度な抵抗を減少させ、ならびに、オーバーラップ容量を最小化するような、網目状に設けられた垂直ナノワイヤに実装されたトランジスタデバイスを単純に製造する方法が望まれている。アクセス抵抗が低く、かつ、オーバーラップ容量が小さいトランジスタを提案することが望ましい。本発明は、以下のステップを含む点で特徴付けられる上述のタイプの製造方法に関する。当該方法は、ソースおよびドレインの電極を各垂直ナノワイヤの各端部に設けるステップと、ここで、ソースおよびドレインの電極は、ナノワイヤに実装された各単位トランジスタのゲート電極に対して対称的に配置されるものであり、各ナノワイヤの部分を取り囲む誘電材料の層を堆積させることによってゲート電極を作り、各ナノワイヤの部分を取り囲む誘電材料の各層のまわりに導電性材料の層を堆積させるステップと、ここで、導電性材料の層は、網目状に設けられたナノワイヤのすべてと、トランジスタデバイスのゲート長に対応する導電性材料の層の厚みと、に対して特有であるものであり、ナノスケールゲートを形成し、ナノワイヤに実装された各単位トランジスタのソースとゲートとの間、およびドレインとゲートとの間のコンタクトを絶縁できるように、誘電材料の平面層を使って各電極を絶縁するステップとを備える。他の態様によれば、製造方法は、以下の特徴のうちの1または複数、考えられる1つの特徴、またはすべての技術的に可能な単数または複数の組み合わせによる特徴を含む。ソースおよびドレインの電極は、ナノワイヤのまわりに実装されたトランジスタのゲート電極にソースおよびドレインの電極をオートアライメントさせる方法を使って、ゲート電極に対して対称的に配置される。誘電体を使って各ソースおよびドレインの電極を絶縁するステップは、誘電材料の第1の層と誘電材料の第2の層とを堆積させることによって行われる。ゲート電極を作る導電性材料の層は、誘電材料の第1の層の上に堆積され、誘電材料の第2の層は、ゲート電極を作っている導電性材料の層の上に堆積される。誘電材料の第1および第2の層の厚みと、ゲート電極を作っている導電性材料の層の位置は、ソースおよびドレインの電極が、ナノワイヤに実装されたトランジスタのゲート電極に対して対称的に配置されるように、あらかじめ定義される。誘電材料の第1の層の平坦度は、実質的には、5nm以下の精度で形成される。誘電材料の第1および第2の層の誘電材料は、流動性無機樹脂である。ゲート電極を作っている導電性材料の層の厚みは、20nm未満であり、層の厚みは、ゲート長を定義する。また本発明は、複数の単位トランジスタを含む網目状に設けられた垂直ナノワイヤに実装された電界効果トランジスタデバイスにも関するものである。各単位トランジスタは、ソース電極およびドレイン電極を含み、それぞれ網目状に設けられた垂直ナノワイヤの一端に配置されてチャネルによって接続される。各単位トランジスタは、網目状に設けられた各垂直ナノワイヤを取り囲むゲート電極を含む。ナノワイヤに実装された単位トランジスタのドレイン、ソース、およびゲートの電極は、トランジスタデバイスの特有のドレイン、ソース、およびゲートの電極を形成できるように、それぞれ互いに接続される。トランジスタデバイスは、以下の点で特徴付けられる。ソースおよびドレインの電極は、ナノワイヤに実装された各トランジスタのゲート電極に対して対称的に配置される。トランジスタのゲート電極は、各ナノワイヤの部分を取り囲む誘電材料の層と、各ナノワイヤの部分を取り囲む誘電材料の各層のまわりの導電性材料の層と、によって形成される。導電性材料の層は、網目状に設けられたナノワイヤのすべてに対して特有であり、導電性材料の層の厚みは、トランジスタデバイスのゲート長さに対応する。トランジスタデバイスは、ナノワイヤに実装された各トランジスタのソースとゲートとの間のコンタクト、およびドレインとゲートとの間のコンタクトを絶縁する誘電材料を含む。他の態様によれば、トランジスタデバイスは、以下の特徴のうちの1または複数、考えられる1つの特徴、またはすべての技術的に可能な組み合わせによる特徴を含む。トランジスタのゲート長は、20nm未満である。ナノワイヤは、元素周期表のIV族またはIII-V族の材料により作成されている。ナノワイヤは、シリコンにより作成されている。ゲート電極を構成する導電性材料は、金属、ケイ素化合物、シリコン、または多結晶シリコンにより作成されている。各ナノワイヤの部分を取り囲む誘電材料は、二酸化ケイ素Si02、またはアルミニウム、ジルコニウム、ハフニウム、ガドリニウム、またはランタンをベースにした酸化物のうちの高い誘電係数を有する絶縁材料により作成されている。したがって、本発明による網目状に設けられた垂直ナノワイヤに実装される電界効果トランジスタデバイスによれば、アクセス抵抗が低く、寄生オーバーラップ容量が小さく、かつ、ナノスケールのゲートを得ることができるように、底部および頂部のコンタクトソース/ドレインの最適化が可能になる。本発明はまた、網目状に設けられた垂直ナノワイヤに実装された複数の電界効果トランジスタを備えた少なくとも1つのデバイスを含む点で特徴付けられる電子デバイスにも関するものである。他の態様によれば、電子デバイスは、CMOSインバータ、論理回路、マルチプレクサ、揮発性メモリ、不揮発性メモリ、およびガスまたは生化学物質を検出するデバイスからなる群に属している。本発明はまた、上記電子デバイスを少なくとも一つ含む点で特徴付けられる処理装置にも関するものである。図1および2は、垂直ナノワイヤ4上に実装された電界効果トランジスタ2FETを示した図である。ナノワイヤを構成する材料は、元素周期表のIV族Si、Ge、など材料、またはIII-V族InAs、GaAs、InP、GaSb、その他の複合材料を含む。ナノワイヤは、ボトムアップ成長またはトップダウンエッチングの技法を使う既知の方法で作成される。既知の方法では、トランジスタ2は、3本の活性電極、すなわち、ソース6、ドレイン8、およびゲート10を含む半導体デバイスである。該トランジスタによれば、制御電極すなわちゲート10を使って、ソース6とドレイン8との間で電流の通過を制御することが可能になる。既知の方法では、ゲート10は、ナノワイヤ4を取り囲む誘電体で作られた第1の層12と、第1の層12を取り囲む好適には金属で作られた第2の層14とを含む金属酸化膜半導体MOSタイプのスタックで作られる。第2の層14は、いわゆるゲート導電体であり、金属、ケイ素化合物、または多結晶シリコンなどの導電性材料により作成される。第1の層12は、いわゆるゲート誘電体である。ナノワイヤとして使われる材料にもよるが、第1の層12は、原子層堆積ALD法、または化学気相成長CVD法を使って堆積される高誘電率材料、例えば、HfO2、ZrO2、Al2O3、Gd2O3など、および、それらの合成物である。ナノワイヤがシリコンから作成される場合は、第1の層12は、シリコン酸化物、例えば、SiO2、SiON、または、熱成長する高誘電率材料である。ゲートの寸法は、ナノスケールである。例えば、ゲート長は、実質的に0.1nm~30nmであり、ゲート誘電体の厚みは、実質的に0.1nm~10nmである。ナノワイヤで作られたチャネルの静電的制御は、ナノワイヤを取り囲むナノスケールのゲートによって確実に実行される。図3は、本発明に含まれる電子デバイス20を示す。電子デバイス20は、図1および2に示す単位トランジスタを含む、垂直ナノワイヤに実装/集積された電界効果トランジスタ2である。電子デバイス20は、例えば、シリコン製の基板22と、その基板上に網目状に設けられた垂直ナノワイヤ24とを含む。ナノワイヤは、基板22上に、好ましくは2方向に規則的に配列される。各ナノワイヤは、元素周期表に記載されたSi、GeなどのIV族材料、または、InAs、GaAsなどのIII-V族材料により作成される。各ナノワイヤ24は、シリコンにより作成されるのが好ましい。基板22に対向するナノワイヤ24のそれぞれの下端は、ナノワイヤ脚と呼ばれ、上述のように、トランジスタの底部またはソースコンタクト26を含む。ソースコンタクト26は、すべて同じ長さであり、電子デバイス20の単一コンタクトまたはソース電極として、接続用の引き出しを形成できるように、導電材料層28によって接続されている。同様に、基板22に対向するナノワイヤ24のそれぞれの上端は、ナノワイヤ頭と呼ばれ、上述のように、トランジスタの頂部またはドレインコンタクト30を含む。ドレインコンタクト30は、すべて同じ長さであり、電子デバイス20の単一コンタクトまたはドレイン電極として、接続用の引き出しを形成できるように、層によって接続されている。ソースコンタクト26は、誘電体層32によって絶縁されている。同様に、ドレインコンタクト30は、他の誘電体層34によって絶縁されている。各ナノワイヤ24は、ナノワイヤの側面部を取り囲むゲート誘電体と呼ばれる誘電体材料の誘電体層36と、誘電体材料の誘電体層36のまわりのゲート導電体と呼ばれる導電性材料の導電層38とによって形成されたゲートによって取り囲まれている。各ナノワイヤの側面部を取り囲む誘電体材料の誘電体層36は、二酸化ケイ素SiO2、または、アルミニウムAl、ジルコニウムZr、ガドリニウムGd、もしくはハフニウムHfをベースにした酸化物の群の中で誘電率が高い誘電体材料から作成されるのが好ましい。ゲート電極を構成する導電性材料の導電層38は、金属、ケイ素化合物、シリコン、または多結晶シリコンから作成されるのが好ましい。導電体材料の導電層38は、電子デバイス20の単一のコンタクトまたはゲート電極用の引き出しを形成するべく、互いに接続される。そしてナノワイヤを埋め込む導電性材料の単一層が形成される。導電性材料の導電層の厚みは、トランジスタデバイスのゲート長に対応する。トランジスタのゲート長は、30nm未満が好ましい。ゲートコンタクトとドレインコンタクトとの間、およびゲートコンタクトとソースコンタクトとの間のそれぞれのオーバーラップ領域を最小にし、それによって、寄生容量を最小にするべく、ドレインの引き出しをゲートの引き出しに対して、好適に、90°だけ角度オフセットさせる。同様に、ゲートの引き出しをソースの引き出しに対して、好適に、90°だけ角度オフセットさせる。ソースおよびドレインの電極は、ナノワイヤに実装された各トランジスタのゲート電極に関して対称的に配置される。好ましくは、誘電体層32および誘電体層34は、例えば、シリコン酸化物SiO、窒化ケイ素SiN、または、ポリメタクリル酸メチルPMMA、ポリジメチルシロキサンPDMS、感光性エポキシ樹脂SU-8などのポリマーをベースにした同じ材料から作成される。これらの誘電体層32および誘電体層34は、ナノワイヤに実装された各トランジスタのソースとゲートとの間、およびドレインとゲートとの間を絶縁する。誘電体層32および誘電体層34のそれぞれの層の厚み、つまり、導電性材料の導電層38の位置は、ソースおよびドレインの電極が、ナノワイヤに実装された各トランジスタのゲート電極に対して対称的に配置されるように、あらかじめ定義される。他の例において、ソースおよびドレイン電極は、ナノワイヤに実装されたトランジスタのゲート電極に対して、オートアライメント法を使って、対称的に配置されてもよい。図4は、網目状に設けられた垂直ナノワイヤの電界効果トランジスタデバイス20の概略を示す。図4は、デバイス20のソースおよびゲートの引き出し/コンタクトをそれぞれ形成する網目状に設けられたナノワイヤ24、導電材料層28、および導電体材料の導電層38を示す。本発明に含まれる電子デバイスは、前述のように、網目状に設けられた垂直ナノワイヤに実装された複数の電界効果トランジスタを備えた少なくとも1つのトランジスタデバイスを含む。トランジスタデバイスnFETおよびpFETは、例えば、CMOSインバータなどの論理回路を作るのに使用できる。電子デバイスは、CMOSインバータ、マルチプレクサ、揮発性メモリおよび不揮発性メモリ、ガスまたは生化学物質を検出するデバイスからなる群のいずれかであってよい。本発明に含まれる処理装置は、上述した少なくとも1つの電子デバイスを含む。電子デバイス20の製造方法を以下で説明する。図5は、実施形態にかかる電子デバイスの製造方法を示す。当該製造方法は、網目状に設けられたナノワイヤ24を作成するステップ50から開始される。ナノワイヤ24は、例えば、元素周期表IV属のシリコンSi、ゲルマニウムGe、またはIII-V族のInAs、GaAsなどの材料から作成される。ナノワイヤ24は、シリコンSi材料から作成されるのが好ましい。ナノワイヤ24は、トップダウン手法を使って、例えば、エッチングによって形成されるのが好ましい。他の例として、ナノワイヤ24は、ボトムアップ手法を使って、例えば、成長させて形成してもよい。ステップ52では、基板22にソースコンタクト用の導電材料層28を異方性堆積させることにより、方法を続行する。その結果、金属が、ナノワイヤのそれぞれの頭部および脚部になる。この材料は、ナノワイヤの機能に関して選ばれた金属である。例えば、シリコンの場合、コンタクトは、いわゆるバンド端金属p型としてプラチナPt、およびn型として希土類エルビウムErまたはイッテルビウムYbを使って、低いショットキー障壁高さ作られる。またはコンタクトとして、シリコンのギャップの半分に近い材料Ni、Ti、Co、などをベースにしたケイ素化合物が作られる。熱活性化によって、金属をナノワイヤに拡散でき、コンタクト抵抗を低減できるケイ素化合物が形成される。ナノワイヤが、III-V属の材料により形成される場合、コンタクトは、パラジウム/ゲルマニウムPd/Ge、Ni、チタン/金Ti/Au、ならびに熱活性化によって拡散できる材料が使用される。図6に示した他の例において、ステップ52’の堆積は、等方性である。この場合、同じ厚みの金属が、ナノワイヤの脚部、ナノワイヤの側面部、およびナノワイヤの頭部に堆積される。平坦化によるマスキングによって、ナノワイヤの脚部で金属をエッチングすることなく、ナノワイヤの側面図の金属を選択的にエッチングすることが可能になる。ステップ54において、平坦化ステップとも呼ばれる第1の誘電体層32が形成される。誘電体層32を形成した後に、ナノワイヤの頂部の金属が選択エッチングされる。この第1の誘電体層32は、オーバーラップ容量を最小にできるように、低い誘電率を有する誘電材料で作るのが好ましい。例えば、この第1の誘電体層32は、水素シルセスキオキサンHSQなどの流動性無機樹脂から作成される。この樹脂の化学構造によって、該樹脂はシリコン酸化物SiOxと同様になる。ステップ54において、第1の誘電体層32は、すべてを、すなわち、ソースコンタクト材料の導電材料層28全体と、基板22の一部とを網羅するように堆積される。シリコン酸化物SiOxの層を網目状に設けられたナノワイヤにスピンコーティングによって塗布し、次に、その層に存在する溶剤を蒸発させることができるように100°Cの温度でアニール処理することによって、網目状に設けられたナノワイヤを第1の誘電体層32に完全に埋め込み、それによって、波効果を制限することが可能になる。他の例において、この堆積を化学気相堆積CVDまたは物理気相堆積PVDなどの他の既知の技術を使って行ってもよい。次に、化学またはプラズマエッチング、あるいは、それらの2つの技術の組み合わせなどの技術を使って第1の誘電体層32を薄くしてもよい。他の例において、ナノワイヤの上側の第1の誘電体層32をCMP技術を使って薄くし、次に、化学エッチングおよびプラズマエッチングの両方または一方を行っても良い。第1の誘電体層32を作る材料の粘性は、実質的に、0.1~3cSt、すなわち、1×10-7~3×10-6m2/sである。例えば、粘性は、水素シルセスキオキサンHSQの場合、0.6cStに等しく、特に網目状に設けられたナノワイヤ24で、スピンコーティングによいいてによって層の優れた平坦度を得ることができる。したがって、第1の誘電体層32のレベル差または平坦度は、実質的に5nm以下の精度で形成される。制御されたエッチングプラズマおよびウェットの両方または一方と優れた平坦度とが一緒になって、各ナノワイヤ24のまわりで、第1の誘電体層32の表面をゲート10の好ましくかつ正確な高さに位置付けることが可能になる。水で1000倍に希釈したフッ化水素酸の溶液を使うことによって、エッチング速度を正確に、好ましくは、実質的に1オングストローム/秒に等しく制御することができる。第1の誘電体層32の表面の位置/高さを制御すると同時に、波効果なしで、エッチング前の第1の誘電体層32の表面の粗さと同一の非常に低い粗さを維持することができる。例えば、第1の誘電体層32は、網目状に設けられた直径25nmおよび直径220nm長のシリコンナノワイヤに対して実質的に1nmに等しい精度を有する110nmの高さで作られている。ステップ56において、ゲート絶縁膜となる誘電体層36の堆積につづいて、ゲート導電体となる導電性材料の導電層38が堆積される。ゲート絶縁膜は、5を上回る誘電率を有する絶縁体を原子層堆積ALD法または化学気相成長CVD法によって形成する。ゲート絶縁膜は、Si02を熱酸化によって形成してもよい。物理気相成長法によって、したがって、得られたゲート絶縁膜となる誘電体層36の表面に金属の薄い導電層38を異方的に堆積させることが可能になる。金属の薄い導電層38の厚みは、実質的に30nm未満である。ステップ58において、第2の誘電体層34を形成できるように、第2の絶縁または平坦化ステップを実行する。このステップは、上述のステップ54に類似している。したがって、ここでは説明しない。つづいて、ナノワイヤ24の上面を空けて、ナノワイヤ24の頭部に置かれたゲート絶縁膜となる誘電体層36およびゲート電極となる導電層38を選択的にエッチングするステップを実行する。これにより、トランジスタデバイス20のナノワイヤ24のそれぞれの上に実装されたトランジスタの電極またはドレインコンタクトを形成することができる。ステップ60において、ドレインコンタクト62を形成する層62が堆積される。層62は、ソースコンタクトを形成する導電材料層28を作成する金属と同一種類の金属であるのが好ましい。ステップ64において、ゲート電極となる導電層38と、ナノワイヤ24の脚部のコンタクトの引き出し/電極、すなわち、ソースコンタクト用の導電材料層28の電極と、を接続できるように、第2の誘電体層34および第1の誘電体層32にビア66、68をそれぞれ作成する。つづいて、従来のバックエンド配線形成方法が実行される。バックエンド法は、ゲートの引き出しが、ソースの引き出しおよび、ドレインの引き出しとがコンタクトするように、バックエンド金属と呼ばれる金属72を堆積させるステップ70をさらに含む。ビアを満たして、ドレイン62ナノワイヤの頭部、ソース28ナノワイヤの脚部、およびゲートの導電層38の外部コンタクトを形成できるように、金属層72の厚みをビアの深さの実質的に2倍の厚みとする。次に、製造方法の第2の実施形態を図7を参照して説明する。網目状に設けられたナノワイヤ24を作成するステップ50を使って製造方法を開始する。ステップ80において、ゲート絶縁膜となる誘電体層36が堆積させる。誘電率が5を超える絶縁体層は、原子層堆積ALD法または化学気相堆積CVD法により堆積されるか、SiOベースの誘電体層は熱酸化により堆積される。ステップ82において、ナノワイヤ24の頭部84および脚部86を空けると同時に、ナノワイヤの側壁88上にゲート絶縁膜となる誘電体層36を保持するために、ゲート絶縁膜となる誘電体層36の異方性エッチングを行う。ステップ90において、ソースコンタクト28およびドレインコンタクト62の層が堆積される。ソース/ドレインのコンタクトの材料は、好ましくは金属である。ナノワイヤ24の頭部84および脚部86を網羅すると同時に、ソースコンタクト28との接続を受け入れるために引き出し91を形成するべく、金属を、例えば、物理気相成長PVD法によって異方的に堆積させる。ナノワイヤの材料に対して選択された金属および材料によって、熱活性化を行ってもよい。ステップ92において、ソースとゲートとの間の絶縁ステップを第1の誘電体層32を堆積させることによって実行する。これはまた平坦化ステップとも呼ばれる。該ステップは、上述したので、ここでは説明しない。この絶縁および平坦化ステップでは、第1の誘電体層32の上面、およびゲート導電体は、好ましい高さに形成される。絶縁および平坦化ステップの後に、ナノワイヤ24を覆うゲートを形成するべく、例えば、クロムCr、窒化チタンTiN、タンタル窒化物TaN、タングステンWなどの金属からなる導電層38を堆積させる。堆積は、異方的に実行される。堆積された金属の厚みは、トランジスタのゲート長Lgに対応する。他の例として、金属は、平坦化および選択エッチングの後に異方的に堆積されてもよい。したがって、最終的なリソグラフ技術を使用することなくナノゲートを作成することができる。金属堆積によって、ゲートコンタクトとの接続を受け入れる層の引き出しを形成することも可能になる。この引き出しは、ゲートコンタクトとソースコンタクトとの間のオーバーラップ領域の寄生容量を最小にするべく、ソースの引き出し方向に対して90°だけ角度オフセットされている。このオーバーラップ領域は、トランジスタの活性部分に限定され、ナノワイヤのより高い密度によって、オーバーラップ領域を減少させることが可能になる。第2の絶縁/平坦化ステップを通じて、第2の誘電体層34が形成される。この平坦化ステップは、上述した実施形態のステップ58と同様なので、ここでは説明しない。この平坦化ステップの後に、ナノワイヤ24の頭部に置かれたゲート導電体となる導電層38を選択的にエッチングする。ゲートコンタクトに対して90°だけオフセットされたドレインコンタクトになるようにナノワイヤ24の頭部のコンタクトが開放される。ステップ94において、引き出し/ゲート電極となる導電層38と、ナノワイヤ24の脚部の引き出し/コンタクトの電極、すなわち、ソースコンタクト28の電極とを接続できるように、第2の誘電体層34および第1の誘電体層32にビア66、68をそれぞれ作成する。次に、バックエンド方法を実行する。ステップ96において、バックエンド方法により、ゲートの引き出しと、ソースの引き出しおよびドレインの引き出しとの間にコンタクトを作るために、いわゆるバックエンド金属72を堆積させる。ビアを満たして、ドレイン62ナノワイヤの頭部、ソース28ナノワイヤの脚部、およびゲートとなる導電層38の外部コンタクトを形成できるように、金属層72の厚みをビア66、68の深さの実質的に2倍の厚みにする。図11は、極短コーティングゲート15nmおよびPtSiシリコン処理をしたソース/ドレイン領域を備えた、網目状に設けられたシリコンナノワイヤの垂直FETデバイスをSTEM走査型透過電子顕微鏡によって捕捉した断面図である。図8および9は、網目状に設けられた垂直ナノワイヤに実装された電界効果トランジスタデバイスに対して得られた静的特性評価を示す図である。ここで、pFETは、図11で見られるように、各18nmの直径を有するナノワイヤ81本からなる網目形状に15nm長のゲートを備えている。さらにまた、このpFETトランジスタデバイスのゲート酸化物は、SiO2k=3.9である。図8を参照して、トランジスタデバイスの動作は、その極小の寸法を考慮すると卓越している。しきい値以下の傾きが98mV/decadeを有し、ドレイン誘起障壁低下DIBLが8mVを有し、およびIon/Ioff比率が50を有しているので、短チャネル効果は良好に制御された。ドレイン電源電圧VDD=0.8Vは、妥当である。なお、ナノワイヤは、従来の薄膜技術におけるようにわずかに高いレベルで均一にドーピングpFETトランジスタデバイスに対して~8×1018原子/cmされている。十分な直径のナノワイヤが作られたとき、例えば、直径が、実質的に30nmに等しいとき、チャネルの静電的制御は行われない。その場合、ナノワイヤの直径の減少に比例してゲート長が減少する。チャネルの制御が失われると、しきい値以下の傾きが劣化し、オフ状態のリーク電流が増加する。この現象は、ナノワイヤの直径が30nmより大きな場合顕著である。さらにまた、高いレベルの均一なドーピングは、金属/半導体コンタクトコンタクト抵抗と、ゲートまでのナノワイヤの抵抗との両方におけるアクセス抵抗を低下させることができる。製造方法は、全体として単純化される。実際、オートアライメントされるゲート構造はなく、ソース/ドレイン領域の特定のドーピングもない。図10を参照して、ソースおよびドレインの領域が各ナノワイヤを取り囲むナノスケールゲートとアライメントされている網目状に設けられた垂直ナノワイヤに実装されたFETトランジスタデバイスを製造する第3の実施形態を説明する。すべてのナノワイヤによって共有される領域をマスキングすることによって、ナノワイヤの脚部だけ、またはナノワイヤの脚部および頭部を露出させる。そして、ドーピングされたまたはオートアライメントされた金属領域であるゲート電極をマスキングされた領域に作成する。上述のように網目状に設けられた垂直ナノワイヤ24を形成する不図示のステップとともに製造方法を開始する。ステップ100において、誘電体層32を堆積させ、ナノワイヤの高さの3分の1を平坦化する。ステップ102において、例えば、高誘電率kを有する誘電体層36と金属または多結晶シリコンの微粉層とのスタックによりゲートを形成する。これらの2つの堆積は、ALDまたはCVDによって同一形状となるよう実行される。ステップ104において、ゲートを構成する導電層38、誘電体層36のスタックを異方性エッチングを行って、ナノワイヤ24の側壁を覆う層をエッチングすることなく、誘電体層32上に存在する材料の厚みを薄くすることができる。この段階で、誘電体層32を選択的にエッチングすることによって、図12で見るような網目状に設けられたナノワイヤの上部のマスキングを得ることができる。図12は、ゲートスタック、すなわち、高誘電率kを有する絶縁体と、平坦化絶縁体のエッチングの後、脚部が空いたままになっているナノワイヤの上部を覆う多結晶シリコンの導電層と、を備えた、網目状に設けられたSiから作られたナノワイヤを走査型電子顕微鏡法によって捕捉した画像である。ステップ106において、第2の絶縁材料堆積および平坦化を実行する。このステップによって、第2の絶縁層の厚みによるゲート長の画定が可能になる。次に、第2の平坦化によって保護された部分をエッチングすることなく、各ナノワイヤの上部を覆うために誘電体層36、導電層38を薄くするべく誘電体層36、導電層38の等方性エッチングを実行する。ステップ108において、誘電体の選択的なエッチングによって、ナノワイヤの脚部であるソースに自由にアクセスすることが可能となる。それによって、ナノワイヤの高さの中央に位置するナノスケールのゲートスタックを作成することができる。ゲートスタック上に同形にオートアライメントされたソース/ドレインの領域を画定することが可能になる。ステップ110において、ゲート上に同形にオートアライメントされたソース/ドレインの領域が画定される。ソース/ドレインの形成中、ゲートは、これら2つのソース/ドレインの領域が完全にアライメントされるように、マスキングとしての機能を果たす。同形にオートアライメントされたソース114およびドレイン112をドーピングする。ドーピングは、例えば、プラズマまたはドーピング済みの流動性樹脂によって実行される。したがって、ソース114およびドレイン112は、すでに画定されたゲート上に完全にオートアライメントされる。他の例として、ステップ110において、選択拡散メタライゼーションを実行して、ソース/ドレインを形成してもよい。このステップは、CVDまたはALDによって等方的に金属を堆積させ、次に半導体と接触している金属を熱活性化により反応させることを含む。非反応性金属の選択的エッチングによって、ゲート上に完全にアライメントされたソースまたは金属ドレインを得ることが可能になる。IV族の材料から作られるナノワイヤの場合、このステップは、シリコンSi処理またはゲルマニウムGe処理と呼ばれる。他に、このステップにおいてIII-V族の材料を使ってもよい。さらにまた、このシリコン処理ステップは、上述したドーピングステップと組み合わせてもよい。ステップ116において、ゲートの脚部まで誘電体材料を平坦化し、次に、好ましくは金属であるゲート導電体を堆積させて、あらかじめ形成されたゲートのすべてを互いに接続させる。この金属は、ゲート導電体と同一種類の金属であるのが好ましい。他の例において、この金属は、ゲート導電体と異なる種類の金属であってもよい。ステップ118において、誘電体材料を堆積させた後に、ナノワイヤの頭部およびゲート上に位置するゲート導電体の平坦化および選択的エッチングが実行される。ステップ120において、ゲートをドレインから絶縁し、バックエンドステップ用にナノワイヤの頭部を空ける最終の平坦化処理が実行される。上述したバックエンド方法を使用して、本実施形態に係る製造方法を終了する。本発明に従う製造方法によれば、ナノスケールの導電性ゲートを有し、各ナノワイヤを被覆し、それによって、チャネル内の電流の通過の制御が可能になる網目状に設けられた垂直ナノワイヤに実装されるFETトランジスタデバイスの製造が可能になる。本発明に従う製造方法によれば、ソースおよびドレインが、ゲートに関して対称形であるトランジスタの製造が可能になる。最初の2つの実施形態によれば、該対称形は、エッチングによる誘電体層の薄膜化/平坦化の精度に依存し、2つの誘電体層は、同じ厚みを有する。第3の実施形態では、ソースおよびドレインの領域が、ゲート上に完全にオートアライメントされるので、ゲートを最初に形成する。さらに、超高周波数用途の場合、本発明に従う製造方法を使って得られるゲート/ソースおよびゲート/ドレインの寄生オーバーラップ容量を最小化することが重要である。本発明によるトランジスタデバイスによれば、高密度の網目状の実装に関連するオーバーラップ表面を減らすこと、非常に低い誘電率を有する材料、例えば、2.7に近い誘電率を有する低密度酸化物を使用すること、およびゲートと、頂部および底部ソース/ドレインのコンタクトとの間の距離を増やすことの制御が可能となる。好都合なことに、本発明に従う製造方法は、超小型電子技術に対して既知の手法/技術を使用することができる。本発明に従う製造方法によれば、寸法が非常に小さいが、新しい装置を使用することなく、または高精度なリソグラフィなどのコストをかけることなく、電界効果ナノデバイスの製造に対して確かな解決策を提供することが可能になる。したがって、これらの製造方法によれば、検出用途に対して、より大きな寸法数ミクロンに容易に置き換え可能なナノスケールゲートの製造が可能になる。さらにまた、これらの製造方法は、異なるナノワイヤ材料の集積化、3次元集積化、柔軟な基板上の電子機器回路などの現在追及されている異なる研究開発手段に対して互換性を有しかつフレキシブルである。その上、これらの製造方法によれば、ソース/ドレインと呼ばれる脚部および頭部のコンタクトを最適化し、それによって、アクセス抵抗を減らしかつオーバーラップ容量を低減することが可能になる。好都合なことに、本発明のこれらの異なる実施形態にかかる製造方法は、基本論理回路、例えば、CMOSインバータなどの製造にも互換性がある。シリコン製のものをつくる場合、例えば、1平方センチメートル当たりおよそ1019の不純物の均一なドーピングによって、2つの領域n型およびp型を形成し、次に、トップダウン法を使用して網目状に設けられたナノワイヤを2つつくることが十分可能である。2つのデバイスnFETおよびpFETは、次に、ビアホール技術および従来のメタライゼーション技術を使ってより簡単に配線され、本発明による製造方法に従って同時に作られる。この製造方法は、異なる材料から作られる網目状に設けられたナノワイヤにも応用できる。例えば、p型用にGeまたはSiから作られたナノワイヤを用いて、n型用にIII-V族材料から作られたナノワイヤを用いて作ることが可能である。網目状に設けられたIII-V族材料から作られたナノワイヤでnFETおよびpFETを作ることも可能である。