第1の伝送路と、前記第1の伝送路にデータ及びリクエスト信号を送信するトランスミッタと、前記第1の伝送路を介して前記トランスミッタから前記データ及び前記リクエスト信号を受信するレシーバと、前記レシーバにより受信されたデータが書き込まれるFIFOメモリと、前記FIFOメモリ内のデータを読み出して受信処理するデータ受信回路と、前記FIFOメモリのデータ蓄積量が閾値より小さい場合に有効のアクノリッジ信号を前記トランスミッタに送信し、前記FIFOメモリのデータ蓄積量が閾値より大きい場合に無効のアクノリッジ信号を前記トランスミッタに送信するモニタ回路とを有し、前記トランスミッタは、前記アクノリッジ信号が有効である場合に有効の前記リクエスト信号及び前記データを送信し、前記アクノリッジ信号が無効である場合に前記データの送信処理を停止して無効の前記リクエスト信号を送信し、前記レシーバは、前記リクエスト信号が有効である場合に前記データを受信処理し、前記リクエスト信号が無効である場合に前記データの受信処理を停止することを特徴とする伝送システム。前記トランスミッタは、前記アクノリッジ信号が無効である場合にクロック信号を停止することによりデータ送信処理部の動作を停止させ、前記レシーバは、前記リクエスト信号が無効である場合にクロック信号を停止することによりデータ受信処理部の動作を停止させることを特徴とする請求項1記載の伝送システム。前記トランスミッタは、前記リクエスト信号及び前記データを1本の前記第1の伝送路に送信するために3値以上の信号を前記第1の伝送路に送信することを特徴とする請求項1又は2記載の伝送システム。前記第1の伝送路は、複数設けられ、前記トランスミッタは、前記複数の第1の伝送路を介して複数のデータ及び前記複数のデータに共通の一のリクエスト信号を前記レシーバに送信することを特徴とする請求項1又は2記載の伝送システム。前記トランスミッタは、パラレルのデータをシリアルのデータに変換する第1のマルチプレクサを有し、前記第1のマルチプレクサは、前記アクノリッジ信号が無効になると変換を停止して変換中のデータを保持し、その後に前記アクノリッジ信号が有効になると前記保持しているデータの変換を再開し、前記レシーバは、シリアルのデータをパラレルのデータに変換する第1のデマルチプレクサを有し、前記第1のデマルチプレクサは、前記リクエスト信号が無効になると変換を停止して変換中のデータを保持し、その後に前記リクエスト信号が有効になると前記保持しているデータの変換を再開することを特徴とする請求項1~3のいずれか1項に記載の伝送システム。前記第1の伝送路、前記レシーバ、前記FIFOメモリ及び前記データ受信回路は、複数の組みが設けられ、前記トランスミッタは、前記複数の第1の伝送路を介して複数のデータ及び前記複数のデータに対応する複数のリクエスト信号を前記複数のレシーバに送信し、前記モニタ回路は、前記複数のFIFOメモリのデータ蓄積量に対応する複数のアクノリッジ信号を生成し、さらに、前記複数のアクノリッジ信号をパラレルからシリアルに変換して前記トランスミッタに送信する第2のマルチプレクサを有し、前記トランスミッタは、前記第2のマルチプレクサにより送信されたアクノリッジ信号を基に前記複数のデータ及び前記複数のリクエスト信号を送信することを特徴とする請求項1~3のいずれか1項に記載の伝送システム。前記モニタ回路は、同時双方向伝送により前記第1の伝送路を介して前記データに対して逆方向に前記アクノリッジ信号を前記トランスミッタに送信することを特徴とする請求項1~3のいずれか1項に記載の伝送システム。前記モニタ回路は、前記FIFOメモリのデータ蓄積量が閾値より小さい場合に、前記FIFOメモリのデータ蓄積量に応じた値の有効のアクノリッジ信号を前記トランスミッタに送信し、前記トランスミッタは、前記有効のアクノリッジ信号の値に応じて前記データの送信ビットレートを変えることを特徴とする請求項1~3のいずれか1項に記載の伝送システム。前記トランスミッタは、前記リクエスト信号を低周波数から高周波数に変調する第1の変調回路を有し、前記高周波数のリクエスト信号を前記第1の伝送路を介して前記レシーバに送信し、前記レシーバは、受信した前記リクエスト信号を高周波数から低周波数に復調する第1の復調回路を有し、前記モニタ回路は、前記アクノリッジ信号を低周波数から高周波数に変調する第2の変調回路を有し、前記高周波数のアクノリッジ信号を前記トランスミッタに送信し、前記トランスミッタは、受信した前記アクノリッジ信号を高周波数から低周波数に復調する第2の復調回路を有することを特徴とする請求項1又は2記載の伝送システム。今日の情報処理装置にとって、消費電力の削減と処理性能の向上を両立させることは、大きな課題となっている。消費電力の削減の有効な方法の一つが、必要なときのみ回路を動作させる非同期的な動作を行うことである。半導体チップ内で非同期動作を行うことについては様々な方式が知られている。一般的な非同期論理回路では、入力データが処理可能な状態になったときに要求信号がアサートされ、信号が処理されて次の信号入力を受け入れることが可能になったときに完了信号がアサートされる。このような非同期方式によると、処理が必要なときのみ論理回路が動作するので消費電力の低減が可能になる。非同期型の論理回路の規模が大きくなると、複数の半導体チップにわたって論理回路を構成する必要がある。その場合に、半導体チップ間の信号の受け渡しに半導体チップ内部と同様の通常の非同期方式を用いると、半導体チップ間通信のデータレートが著しく低下する問題が生ずる。その理由は、送信側から受信側に有効な信号が渡され、受信側がそれを処理し、完了信号を返すのに、最低でも往復分の伝送路の遅延及びトランシーバの遅延の和の時間が必要になる。これがデータレートを通常の高速I/Oの数十分の1に低下させるからである。この問題は、半導体チップ間通信に限らず、半導体チップの内部で信号遅延の大きな長距離の信号伝送を行う場合にも存在する。また、半導体チップの処理性能が向上するのに伴って、半導体チップ間の信号伝送にはシリアル伝送を用いるいわゆる高速I/Oが用いられるようになっている。しかし、通常の高速I/Oは送受信を行っていない場合も内部回路が高速動作しているため非同期動作による消費電力低減効果がないという問題がある。本発明の目的は、データレートの向上及び消費電力の低減を実現することができる伝送システムを提供することである。伝送システムは、第1の伝送路と、前記第1の伝送路にデータ及びリクエスト信号を送信するトランスミッタと、前記第1の伝送路を介して前記トランスミッタから前記データ及び前記リクエスト信号を受信するレシーバと、前記レシーバにより受信されたデータが書き込まれるFIFOメモリと、前記FIFOメモリ内のデータを読み出して受信処理するデータ受信回路と、前記FIFOメモリのデータ蓄積量が閾値より小さい場合に有効のアクノリッジ信号を前記トランスミッタに送信し、前記FIFOメモリのデータ蓄積量が閾値より大きい場合に無効のアクノリッジ信号を前記トランスミッタに送信するモニタ回路とを有し、前記トランスミッタは、前記アクノリッジ信号が有効である場合に有効の前記リクエスト信号及び前記データを送信し、前記アクノリッジ信号が無効である場合に前記データの送信処理を停止して無効の前記リクエスト信号を送信し、前記レシーバは、前記リクエスト信号が有効である場合に前記データを受信処理し、前記リクエスト信号が無効である場合に前記データの受信処理を停止する。リクエスト信号及びアクノリッジ信号を用いることにより、データレートを向上し、トランスミッタ及びレシーバの消費電力を低減することができる。第1の実施形態図1は、第1の実施形態による伝送システムの構成例を示す図である。伝送システムは、集積回路の半導体チップ内、半導体チップ間、装置内又は装置間でビットレートの高い信号を送受信することができる。送信装置は、データ送信回路101、FIFOファーストインファーストアウトメモリ102、トランスミッタ103を有する。受信装置は、レシーバ105、FIFOメモリ106、データ受信回路107及びFIFOポインタモニタ回路108を有する。伝送システムは、リクエスト要求信号req及びアクノリッジ確認信号ackを用いた非同期インターフェースによりデータ伝送を行う。データ送信回路101は、有効アサートのリクエスト信号reqをFIFOメモリ102に出力する。FIFOメモリ102は、有効のリクエスト信号reqを入力すると、有効のアクノリッジ信号ackをデータ送信回路101に出力する。データ送信回路101は、有効のアクノリッジ信号ackを入力すると、データDTをFIFOメモリ102に出力する。データDTは、FIFOメモリ102に書き込まれる。FIFOメモリ102は、有効のリクエスト信号reqをトランスミッタ103に出力する。トランスミッタ103は、有効のリクエスト信号reqを入力すると、有効のアクノリッジ信号ackをFIFOメモリ102に出力する。FIFOメモリ102は、有効のアクノリッジ信号ackを入力すると、データを読み出してトランスミッタ103に出力する。トランスミッタ103は、FIFOメモリ102からの有効のリクエスト信号req及び第2の伝送路109からの有効のアクノリッジ信号ackを入力すると、第1の伝送路104を介して、有効のリクエスト信号req及びデータDTをレシーバ105に送信する。レシーバ105は、第1の伝送路104を介して、トランスミッタ103からリクエスト信号req及びデータDTを受信する。また、レシーバ105は、受信したリクエスト信号reqが有効である場合にデータDTを受信処理し、有効のリクエスト信号reqをFIFOメモリ106に出力する。FIFOメモリ106は、有効のリクエスト信号reqを入力すると、有効のアクノリッジ信号ackをレシーバ105に出力する。レシーバ105は、有効のアクノリッジ信号ackを入力すると、データDTをFIFOメモリ106に出力する。データDTは、FIFOメモリ106に書き込まれる。FIFOメモリ106は、有効のリクエスト信号reqをデータ受信回路107に出力する。データ受信回路107は、有効のリクエスト信号reqを入力すると、有効のアクノリッジ信号ackをFIFOメモリ106に出力する。FIFOメモリ106は、有効のアクノリッジ信号ackを入力すると、データDTをデータ受信回路107に出力する。データ受信回路107は、FIFOメモリ106内のデータを読み出して受信処理する。FIFOポインタモニタ回路108は、FIFOメモリ106のデータ蓄積量が閾値より小さい場合に有効のアクノリッジ信号ackを第2の伝送路109を介してトランスミッタ103に送信し、FIFOメモリ106のデータ蓄積量が閾値より大きい場合に無効のアクノリッジ信号ackを第2の伝送路109を介してトランスミッタ103に送信する。トランスミッタ103は、FIFOポインタモニタ回路108から受信したアクノリッジ信号ackが有効である場合に有効のリクエスト信号req及びデータDTを第1の伝送路104を介してレシーバ105に送信し、FIFOポインタモニタ回路108から受信したアクノリッジ信号ackが無効である場合にデータDTの送信処理を停止して無効のリクエスト信号reqを第1の伝送路104を介してレシーバ105に送信する。具体的には、トランスミッタ103は、受信したアクノリッジ信号ackが無効である場合にクロック信号を停止することによりデータ送信処理部の動作を停止させる。これにより、トランスミッタ103の消費電力を低減することができる。レシーバ105は、トランスミッタ103から受信したリクエスト信号reqが有効である場合にデータDTを受信処理し、トランスミッタ103から受信したリクエスト信号reqが無効である場合にデータDTの受信処理を停止する。具体的には、レシーバ105は、受信したリクエスト信号reqが無効である場合にクロック信号を停止することによりデータ受信処理部の動作を停止させる。これにより、レシーバ105の消費電力を低減することができる。第1の伝送路104は、データDT及びリクエスト信号reqをパラレルに伝送してもよいし、シリアルに伝送してもよい。データDTの伝送レートの1ビット時間ユニットインターバル:UIが第1の伝送路104の遅延時間より十分小さく、非同期的な動作により消費電力の削減可能な高速I/O回路を実現することができる。トランスミッタ103は、入力されるリクエスト信号req及びアクノリッジ信号ackが有効な限り、連続してデータDTを送信する。FIFOポインタモニタ回路108は、FIFOメモリ106のデータ蓄積量をモニタリングする。例えば、FIFOメモリ102がリングバッファである場合、FIFOメモリ102の書き込みポインタはデータ送信回路101からデータDTがFIFOメモリ102に書き込まれると増加し、FIFOメモリ102の読み出しポインタはFIFOメモリ102のデータDTがトランスミッタ103に出力されると増加する。書き込みポインタと読み出しポインタの差が蓄積データ量となる。同様に、レシーバ105からFIFOメモリ106にデータDTが書き込まれるとFIFOメモリ106の書き込みポインタが増加し、FIFOメモリ106からデータ受信回路107にデータDTが読み出されるとFIFOメモリ106の読み出しポインタが増加する。書き込みポインタと読み出しポインタの差が蓄積データ量となる。図2はデータDT及びリクエスト信号reqをシリアルに第1の伝送路104で伝送する例を示す図であり、図3はFIFOメモリ106の使用量を示す図である。FIFOメモリ106の使用量上限値はMmaxである。アクノリッジ信号ackは、FIFOポインタモニタ回路108が伝送路109を介してトランスミッタ103に送信する信号であり、ハイレベルが有効アサートを示し、ローレベルが無効デアサートを示す。アクノリッジ信号ackが有効の場合、トランスミッタ103は、第1の伝送路104を介して、レシーバ105にデータDTを送信する。最初、FIFOメモリ106の蓄積データ量は閾値Moより小さい。データ受信回路107の処理速度が遅い場合、やがて、FIFOメモリ106の蓄積データ量は閾値Moより大きくなる。すると、FIFOポインタモニタ回路108は、アクノリッジ信号ackを無効にする。すると、トランスミッタ103は、データDTの送信を停止し、データ終了信号ENを送信することによりリクエスト信号reqの無効を知らせる。その後、トランスミッタ103は、中間電位を出力することによりアイドル状態IDLになり、低消費電力状態になる。その後、やがて、FIFOメモリ106の蓄積データ量は閾値Moより小さくなる。すると、FIFOポインタモニタ回路108は、アクノリッジ信号ackを有効にする。すると、トランスミッタ103は、データ開始信号STを送信することによりリクエスト信号reqの有効を知らせる。その後、トランスミッタ103は、第1の伝送路104を介して、レシーバ105にデータDTを送信する。データ終了信号EN及びデータ開始信号STは、特定ビットパターン例えば、10B/8BのコンマK28.5である。閾値Moは、アクノリッジ信号ackの有効/無効の遷移頻度が多くなり過ぎないように決める。FIFOメモリ使用量上限値Mmaxは、トランスミッタ103がアクノリッジ信号ackを認識してデータDTの送信を停止するまでの遅延時間の間にFIFOメモリ106がオーバーフローしないような値にする。データレートD[ビット/秒]がデータ受信回路107の平均処理速度Dr[ビット/秒]より大きい場合、FIFOメモリ106にデータが蓄積されていく。ただし、FIFOメモリ106の蓄積データ量が閾値Moを越えない限りレシーバ105は処理が追いついているとして、FIFOポインタモニタ回路108は、アクノリッジ信号ackを有効にし続ける。データ蓄積量が閾値Moを超えたとき、FIFOポインタモニタ回路108は、レシーバ105の処理が追いついていないと判断し、アクノリッジ信号ackを無効にする。トランスミッタ103は、FIFOポインタモニタ回路108からのアクノリッジ信号ack及びFIFOメモリ102からのリクエスト信号reqの双方が有効である場合に限り、データDTを連続して送信し続ける。FIFOメモリ102からのリクエスト信号reqは、FIFOメモリ102にデータが蓄積されている限り有効である。I/O電力を削減するため、アクノリッジ信号ackが無効の場合にトランスミッタ103及びレシーバ105は直ちに動作を停止し、消費電力の小さなモードとなる。低消費電力モードでは、トランスミッタ103のドライバ段が低消費電力モードとなる。低消費電力モードに入ったことをレシーバ105に通知するため、トランスミッタ103は、他と認識可能なコード又は信号EN及びSTを作り出し、第1の伝送路104に送出する。トランスミッタ103はアクノリッジ信号ackのモニタ回路を動作させ、レシーバ105はリクエスト信号reqのモニタ回路を動作させ、これらの信号検出により、速やかに低消費電力モードから通常モードに復帰する。データ伝送が停止中のアイドル状態IDL中に同期専用の制御信号を適宜送受信することで、内部クロック信号の位相同期を行うことも可能である。本実施形態によれば、伝送の1サイクルの時間が第1の伝送路104の遅延時間及び送受信装置の往復分の遅延時間の合計遅延時間以上である必要がない。このため、第1の伝送路104の遅延時間及び送受信装置の往復分の遅延時間により、データレートが制限を受けない。第1の伝送路104のデータレートが十分に大きい場合には、データ受信回路107の処理能力に見合った伝送速度が自然に得られる。I/Oが動作していない期間には、トランスミッタ103もレシーバ105も消費電力の小さなモードとなるため、消費電力の削減が可能である。ここで、FIFOメモリ106の閾値Mo、FIFOメモリ106の使用量上限値Mmax、送受信装置の往復分の遅延時間Trtと、トランスミッタ103及びレシーバ105の動作率の関係について説明する。ここで、信号伝送のデータレートをD[ビット/秒]、データ受信回路107のデータ処理速度をDr[ビット/秒]とする。以下は、図3と同様に、D>Drの場合を説明する。図3のFIFOメモリ106のデータ蓄積量の変動の階段波を直線で近似すると、閾値Moの大きさに依存して図4又は図5のようになる。図4はMo<Dr×Trtの場合であり、図5はMo>Dr×Trtの場合である。図5のMo>Dr×Trtの場合は、FIFOメモリ106内でデータ蓄積量501による余分なデータ遅延が発生するため、必要以上に閾値Moの値を大きく設定することは望ましくないことがわかる。以下、図4の場合Mo<Dr×Trtを説明する。FIFOメモリ106のデータ蓄積量が閾値Moを越えたときに、アクノリッジ信号ackが無効になる。図4で最初にアクノリッジ信号ackが無効になるタイミングからトランスミッタ103からのデータDTの入力が停止するまでの時間がTrtである。FIFOメモリ106のデータ蓄積量が減少して、再びデータ蓄積量が閾値Moに戻るまで時間がD/Dr-1×Trtである。アクノリッジ信号ackが有効になって再びトランスミッタ103からのデータDTの入力が再開するまでの時間がTrtである。FIFOメモリ106のデータ蓄積量が再び閾値Moになる時間がMo/D-Drである。したがって、アクノリッジ信号ackが有効/無効になる周期Taは、次式で表される。Ta=2×TrtD/Dr-1×TrtMo/D-Drこれより、以下の3つの要因1~3を考慮して、FIFOメモリ106の使用量上限値Mmaxを定めればよいことがわかる。1動作中にFIFOメモリ106の使用量上限値Mmaxを超えないこと。FIFOメモリ106の使用量上限値Mmaxを超えると、受信データが失われるので、これは避ける必要がある。この条件を満たすためには、下記の条件を満たせばよい。Mmax-Mo>D-Dr×Trt2データがFIFOメモリ106を通過する遅延時間を最少とすること。FIFOメモリ106の中をデータが通過する遅延時間の最大値は、次式で表される。{MoD-Dr×Trt}/Drこの遅延時間を最少とするためには、データレートDと処理速度Drの差をできるだけ小さくし、閾値Moもできるだけ小さくすることが望ましい。D、Dr、Trtが与えられた条件で、FIFOメモリ106の遅延時間を最少にするには、閾値Moの値を最小、つまりゼロとすれば良いが、トランスミッタ103の電力削減という意味では閾値Moをむやみに小さくすることは得策ではない。3トランスミッタ103の電力削減のために周期Taが短すぎないこと。アクノリッジ信号ackが有効/無効を繰り返す周期Taが短すぎると、トランスミッタ103及びレシーバ105の停止/再開のための無駄時間及び停止/再開のための制御回路の消費電力の無駄が大きくなる問題がある。アクノリッジ信号ackの有効/無効が生ずる頻度1/TaがデータレートD及び処理速度Drに比べてある程度小さい例えば5以内場合は、制御のための電力増加より、トランスミッタ103及びレシーバ105を停止することによる電力削減の効果が大きくなる。トランスミッタ103が動作する割合は、周期TaのうちTrtMo/D-Drで与えられるため、トランスミッタ103の平均電力Paは、トランスミッタ103の停止/再開のためのエネルギ消費を1サイクル当たりEoとして、次式で表される。Pa=Eo/TaPt×{TrtMo/D-Dr}/Taここで、Ptはトランスミッタ103が連続動作した場合の消費電力である。想定されるTrtの範囲に対してPaの値が十分小さくなるように閾値Moの値を選ぶ必要がある。なお、Dr>Dでトランスミッタ103が連続動作している場合には、トランスミッタ103を停止する必要は生じない。一般に、レシーバ105はレシーバ内部クロック信号と入力データの位相を比較する仕組みを持っているため、入力データと内部クロック信号の位相スリップをモニタすることができる。Dr>Dの場合は、位相スリップが生ずる毎にレシーバ105の出力を1サイクル分無効とすればよく、データが失われることはない。図6Aは、トランスミッタ103の構成例を示す図である。トランスミッタ103は、入力端子IN1からデータDTを入力し、出力端子OUT1からデータDT及びリクエスト信号reqを出力する。トランスミッタ制御回路601は、FIFOメモリ102からのリクエスト信号req及びFIFOポインタモニタ回路108からのアクノリッジ信号ackの論理積AND信号をイネーブル信号ENとして出力する。イネーブル信号ENは、リクエスト信号req及びアクノリッジ信号ackが共にハイレベル有効のときにのみハイレベルとなる。フリップフロップ602は、クロック信号clkの立ち下がりエッジに同期してイネーブル信号ENをラッチする。否定論理積NAND回路603は、フリップフロップ602の出力信号及びクロック信号clkの否定論理積信号を出力する。インバータ604は、否定論理積回路603の出力信号の論理反転信号を出力する。したがって、インバータ604は、イネーブル信号ENがハイレベルであるときにはクロック信号clkを出力し、イネーブル信号ENがローレベルであるときにはローレベル固定信号を出力することによりクロック信号clkを停止することができる。フリップフロップ605は、インバータ604が出力するクロック信号に同期して、入力端子IN1のデータDTをラッチする。マルチプレクサ606は、インバータ604が出力するクロック信号に同期して、フリップフロップ605が出力するデータDTをパラレルからシリアルに変換する。イネーブル信号ENによりインバータ604が出力するクロック信号が停止すると、フリップフロップ605及びマルチプレクサ606の動作が停止し、消費電力を低減することができる。すなわち、トランスミッタ103は、アクノリッジ信号ackが無効である場合にクロック信号を停止することによりデータ送信処理部フリップフロップ605及びマルチプレクサ606の動作を停止させる。ドライバ607は、イネーブル信号ENがハイレベルであるときには、マルチプレクサ606が出力する2値のデータDTを増幅してハイレベル又はローレベルのデータDTを出力端子OUT1に出力する。また、ドライバ607は、イネーブル信号ENがローレベルであるときには、図2のアイドル状態IDLのように中間電位の信号を出力端子OUT1に出力し、低消費電力モードになる。図6Bは、ドライバ607の構成例を示す図である。ドライバ607は、入力端子IN2にマルチプレクサ606の出力信号を入力し、出力端子OUT1に信号を出力する。否定論理積回路612は、入力端子IN2の信号及びイネーブル信号ENの否定論理積信号を出力する。インバータ611は、イネーブル信号ENの論理反転信号を出力する。否定論理和NOR回路613は、インバータ611の出力信号及び入力端子IN2の信号の否定論理和信号を出力する。pチャネル電界効果トランジスタ614は、ソースが電源電圧ノードに接続され、ゲートが否定論理積回路612の出力端子に接続され、ドレインが出力ノード616に接続される。nチャネル電界効果トランジスタ615は、ドレインが出力ノード616に接続され、ゲートが否定論理和回路613の出力端子に接続され、ソースがグランド電位ノードに接続される。抵抗617は、出力ノード616及び出力端子OUT1間に接続される。イネーブル信号ENがハイレベルである場合、入力端子IN2のデータがハイレベルであるときにはトランジスタ614がオンし、トランジスタ615がオフし、出力端子OUT1からハイレベルのデータが出力され、入力端子IN2のデータがローレベルであるときにはトランジスタ614がオフし、トランジスタ615がオンし、出力端子OUT1からローレベルのデータが出力される。イネーブル信号ENがローレベルである場合には、トランジスタ614及び615がオフし、出力端子OUT1が中間電位となり、低消費電力モードとなる。トランスミッタ103は、第1の伝送路104のビット時間と同じオーダーの時間で停止及び再開が可能である。図7は、レシーバ105の構成例を示す図である。位相ロックループPLL回路705は、電圧制御発振器VCO706を有し、クロック信号clkを生成する。サンプラ701は、クロック信号clkに同期して、第1の伝送路104から受信した図2のデータDT及びリクエスト信号reqのシリアル信号をサンプリングして出力する。リクエスト検出回路702は、サンプラ701の出力信号を基にリクエスト信号reqを検出する。例えば、リクエスト検出回路702は、図2に示すように、データ終了信号ENを検出するとローレベル無効のリクエスト信号reqを出力し、データ開始信号STを検出するとハイレベル有効のリクエスト信号reqを出力する。フリップフロップ707は、クロック信号clkの立ち下がりエッジに同期して、リクエスト信号reqをラッチし、イネーブル信号ENを出力する。リクエスト信号reqがハイレベルになればイネーブル信号ENもハイレベルになり、リクエスト信号reqがローレベルになればイネーブル信号ENもローレベルになる。否定論理積回路708は、イネーブル信号EN及びクロック信号clkの否定論理積信号を出力する。インバータ709は、否定論理積回路708の出力信号の論理反転信号を出力する。したがって、インバータ709は、イネーブル信号ENがハイレベルであるときにはクロック信号clkを出力し、イネーブル信号ENがローレベルであるときにはローレベル固定信号を出力することによりクロック信号clkを停止することができる。コンパレータ703は、インバータ709が出力するクロック信号に同期して、サンプラ701の出力データをアナログからデジタルに変換する。デマルチプレクサ704は、インバータ709が出力するクロック信号に同期して、コンパレータ703の出力データをシリアルからパラレルに変換する。イネーブル信号ENによりインバータ709が出力するクロック信号が停止すると、コンパレータ703及びデマルチプレクサ704の動作が停止し、消費電力を低減することができる。すなわち、レシーバ105は、リクエスト信号reqが無効である場合にクロック信号を停止することによりデータ受信処理部コンパレータ703及びデマルチプレクサ704の動作を停止させる。停止の場合でも、リクエスト信号reqを検出するためにサンプラ701及びリクエスト検出回路702を動作させ、位相ロックループ回路705も再開に時間がかかるので動作させる。なお、FIFOメモリ106から入力されるリクエスト信号reqが無効になると、デマルチプレクサ704からFIFOメモリ106へのデータ出力が停止される。本実施形態は、第1の伝送路104の遅延時間及び送受信装置を往復する信号の遅延時間によりデータレートが制限されないという特徴を持つ。例えば、20cmの第1の伝送路104を往復する時間は約2nsであるため、通常の非同期プロトコルを用いると、トランスミッタ103及びレシーバ105の遅延時間、アクノリッジ信号ackの発生時間、処理を行う回路の遅延時間がゼロだとしても、500Mビット/秒以上の伝送を行うことができない。一方、本実施形態では、通常の高速I/Oと同等のデータレート例えば10Gビット/秒が得られるため、1桁以上の速度改善が得られる。また、本実施形態では、余分な伝送遅延は存在しない。例えば、FIFOメモリ106による遅延は常にデータ受信回路107の処理能力に合わせた最低限の値となる。また、データ伝送が行われない場合には、トランスミッタ103及びレシーバ105の双方が停止するため、高速I/Oの消費電力もデータレートにスケールして下がる利点がある。第2の実施形態図8は、第2の実施形態による受信装置の構成例を示す図である。以下、本実施形態が第1の実施形態と異なる点を説明する。レシーバ105は、トランスミッタ103からデータDT及びリクエスト信号reqをパラレルに受信する。具体的には、レシーバ105は、トランスミッタ103から、伝送路801を介してデータDTを受信し、伝送路802を介してリクエスト信号reqを受信する。レシーバ105は、リクエスト信号reqが有効であるときにはデータDTを書き込みセレクタ804に出力し、リクエスト信号reqが無効であるときにはアイドル信号IDLをFIFOポインタモニタ回路108に出力する。また、レシーバ105は、無効のリクエスト信号reqを受信すると、一部の動作を停止し、リクエスト信号reqのモニタのみを行う。また、レシーバ105は、クロック同期用信号を受信した場合にはクロック信号の位相調整を行う。FIFOメモリ106は、書き込みセレクタ804、リングバッファ805及び読み出しセレクタ806を有する。書き込みセレクタ804は、リングバッファ805の書き込みポインタにデータDTを書き込む。読み出しセレクタ806は、リングバッファ805の読み出しポインタからデータDTを読み出し、データ受信回路107に出力する。FIFOポインタモニタ回路108は、書き込みセレクタ804の書き込みポインタ及び読み出しセレクタ806の読み出しポインタを基にリングバッファ805のデータ蓄積量を演算し、データ蓄積量に応じてアクノリッジ信号ackを伝送路109を介してトランスミッタ103に送信する。FIFOポインタモニタ回路108は、書き込みセレクタ804の書き込みポインタ及び読み出しセレクタ806の読み出しポインタを制御する。また、FIFOポインタモニタ回路108は、リングバッファ805のデータ蓄積量をモニタし、データ蓄積量が閾値Mo以下であるときにはレシーバ105の処理速度が間に合っていると判断して、アクノリッジ信号ackを有効にする。また、FIFOポインタモニタ回路108は、リングバッファ805のデータ蓄積量が閾値Moを越えると、アクノリッジ信号ackを無効にする。また、FIFOポインタモニタ回路108は、データ受信回路107の処理速度が足りているかをデータ受信回路107が発行するアクノリッジ信号ackによりモニタし、このアクノリッジ信号ackが無効になった場合もトランスミッタ103へ送信するアクノリッジ信号ackを無効にする。図9Aは、図6Aのドライバ607の構成例を示す図であり、図6Bと基本的構成は同じである。以下、図9Aの回路が図6Bの回路と異なる点を説明する。容量901は、例えば60fFであり、入力端子IN2及びグランド電位ノード間に接続される。容量902は、例えば8fFであり、否定論理積回路612の出力端子及びグランド電位ノード間に接続される。容量903は、例えば8fFであり、否定論理和回路613の出力端子及びグランド電位ノード間に接続される。容量904は、例えば7fFであり、出力ノード616及びグランド電位ノード間に接続される。抵抗617は、例えば329Ωである。イネーブル信号ENがローレベル無効になると、プルアップトランジスタ614及びプルダウントランジスタ615の双方がオフとなるため、出力端子OUT1はハイインピーダンスとなり、消費電力が殆どゼロとなる。図9Bは図7のレシーバ105内のリクエスト検出回路702の構成例を示す図であり、図9Cは4相クロック信号φ1~φ4を示す図である。レシーバ105の停止状態ではリクエスト検出回路702のみを動作させ、コンパレータ703及びデマルチプレクサ704を停止させて消費電力を抑える。スイッチ911は、クロック信号φ2がハイレベルになると入力端子IN3及びノード916間を接続し、クロック信号φ2がローレベルになると入力端子IN3及びノード916間を切断する。スイッチ912は、クロック信号φ3がハイレベルになると入力端子IN3及びノード917間を接続し、クロック信号φ3がローレベルになると入力端子IN3及びノード917間を切断する。容量913は、ノード916及びグランド電位ノード間に接続される。容量914は、ノード917及びグランド電位ノード間に接続される。コンパレータ915は、クロック信号φ1に同期して、ノード916及び917の電圧の差が閾値を超えた場合に、データの遷移があると判定し、有効のリクエスト信号reqを出力端子OUT3に出力する。リクエスト検出回路702は、0.5UI間隔でデータをサンプリングし、連続したサンプルの値の差が閾値を超えたときにデータ遷移があると判定する。データ遷移があった場合、コンパレータ915は、トランスミッタ103からの有効のリクエスト信号reqを認識し、有効のリクエスト信号reqを出力する。第3の実施形態図10は、第3の実施形態による伝送システムの構成例を示す図である。以下、本実施形態が第1の実施形態と異なる点を説明する。トランスミッタ103は、トランスミッタ1001及び3値デジタルアナログ変換器1002を有する。トランスミッタ1001は、リクエスト信号reqをデータDTと共に送信するため3値デジタル信号を出力する。3値デジタルアナログ変換器1002は、3値デジタル信号をアナログ信号に変換し、第1の伝送路104を介してレシーバ105に送信する。3値デジタル信号は、通常のデータDTをバイナリで表現し、リクエスト信号reqが無効であることを0と1の中間電位差動信号の場合は差動電圧が0により表現する。例えば、3値デジタル信号は、図2に示すように、-1がデータDTの0を示し、1がデータDTの1を示し、0がアイドル状態IDLを示す。レシーバ105は、4ビットアナログデジタル変換器1003及び判定回路1004を有する。4ビットアナログデジタル変換器1003は、第1の伝送路104から受信したアナログ信号を4ビットデジタル信号に変換する。判定回路1004は、トランスミッタ103からの信号が中間電位差動0電位を脱したことを判定し、有効のリクエスト信号reqを検出する。図11Aは、トランスミッタ1001内のドライバ607図6Aの構成例を示す図である。図11Aの回路は、図6Bの回路に対して、トランジスタ1106及び1107を追加したものである。以下、図11Aの回路が図6Bの回路と異なる点を説明する。nチャネル電界効果トランジスタ1106は、ドレインが中間電位VDD/2のノードに接続され、ゲートがインバータ611の出力端子に接続され、ソースが出力ノード616に接続される。pチャネル電界効果トランジスタ1107は、ソースが中間電位VDD/2のノードに接続され、ゲートがイネーブル信号ENのノードに接続され、ドレインが出力ノード616に接続される。イネーブル信号ENがローレベル無効になると、トランジスタ614及び615がオフし、トランジスタ1106及び1107がオンする。その結果、出力端子OUT1は中間電位VDD/2になる。また、イネーブル信号ENがハイレベル有効である場合には、入力端子IN2のデータに応じて出力端子OUT1は電源電圧VDD又はグランド電位になる。これにより、ドライバ607は、3値デジタル信号を出力することができる。また、ドライバ607は、通常動作と同じ時定数で中間電位VDD/2を発生させることができる。図11Bは、レシーバ105内の中間電位検出回路の構成例を示す図である。レシーバ105は、図10の4ビットアナログデジタル変換器1003及び判定回路1004の代わりに、中間電位検出回路により中間電位を検出してもよい。レシーバ105は、ウインドウコンパレータ1111及び1112を有し、入力端子IN5の信号を基に中間電位VDD/2を検出し、検出信号を出力端子OUT5に出力する。コンパレータ1111は、入力端子IN5の電圧が正電圧Vより高いときにはハイレベルを出力し、入力端子IN5の電圧が正電圧Vより低いときにはローレベルを出力する。コンパレータ1112は、入力端子IN5の電圧が負電圧V-より高いときにはハイレベルを出力し、入力端子IN5の電圧が負電圧V-より低いときにはローレベルを出力する。論理積回路1113は、コンパレータ1111の出力信号の論理反転信号とコンパレータ1112の出力信号との論理積信号を出力端子OUT5に出力する。入力端子IN5の電圧が電源電圧VDD又はグランド電位であるときには、出力端子OUT5はローレベルになる。入力端子IN5の電圧が中間電気VDD/2であるときには、出力端子OUT5はハイレベルになる。出力端子OUT5がハイレベルのときには、無効のリクエスト信号reqが検出され、出力端子OUT5がローレベルのときには、有効のリクエスト信号reqが検出される。本実施形態では、トランスミッタ103は、リクエスト信号req及びデータDTを1本の第1の伝送路104に送信するために3値以上の信号を第1の伝送路104に送信する。これにより、トランスミッタ103がリクエスト信号reqを送信する場合に専用の伝送路を使う必要がないため伝送路の配線本数を減らすことができるというメリットがある。また、リクエスト信号reqとデータDTが同じ第1の伝送路104を共有するため、リクエスト信号reqとデータDT間のスキューを気にする必要がないというメリットがある。第4の実施形態図12は、第4の実施形態による伝送システムの構成例を示す図である。本実施形態では、複数の第1の伝送路104a~104d及び複数のレシーバ105a~105dが設けられる。以下、本実施形態が第1の実施形態と異なる点を説明する。トランスミッタ103は、複数の第1の伝送路104a~104dを介して複数のデータDT1~DT3及び複数のデータDT1~DT3に共通の一のリクエスト信号reqをレシーバ105a~105dに送信する。レシーバ105a~105cが受信したデータDT1~DT3は、FIFOメモリ106に書き込まれる。トランスミッタ103は、複数チャネルのデータDT1~DT3に対して1個のリクエスト信号reqを送信する。複数チャネルのデータDT1~DT3で1個のリクエスト信号reqを共有するため、複数チャネルのデータDT1~DT3に対応するトランスミッタ103は停止/動作の状態がすべて共通とする必要がある。本実施形態によれば、複数チャネルのデータDT1~DT3のバンドルに対して、1個のリクエスト信号reqを送信すればよいため、信号線の本数を減らすことができるメリットがある。第5の実施形態図13は、第5の実施形態による伝送システムの構成例を示す図である。以下、本実施形態が第1の実施形態と異なる点を説明する。トランスミッタ103は、第1のマルチプレクサ1301及び動作停止制御回路1302を有する。第1のマルチプレクサ1301は、パラレルのデータDTをシリアルのデータDTに変換する。トランスミッタ103は、シリアルのデータDT及びリクエスト信号reqを第1の伝送路104を介してレシーバ105に送信する。動作停止制御回路1302は、FIFOポインタモニタ回路108から受信するアクノリッジ信号ackに応じて、制御信号CTL1を第1のマルチプレクサ1301に出力し、第1のマルチプレクサ1301の動作停止を制御する。第1のマルチプレクサ1301は、アクノリッジ信号ackが無効になると変換を停止して変換中のデータを保持し、その後にアクノリッジ信号ackが有効になると保持しているデータの変換を再開する。レシーバ105は、判定回路1303、第1のデマルチプレクサ1304、及び動作停止制御回路1305を有する。判定回路1303は、第1の伝送路104から受信した信号を基にリクエスト信号reqを検出し、データDTを第1のデマルチプレクサ1304に出力し、リクエスト信号reqを動作停止制御回路1305に出力する。第1のデマルチプレクサ1304は、シリアルのデータDTをパラレルのデータDTに変換する。動作停止制御回路1305は、リクエスト信号reqに応じて、制御信号CTL2を第1のデマルチプレクサ1304に出力し、第1のデマルチプレクサ1304の動作停止を制御する。第1のデマルチプレクサ1304は、リクエスト信号reqが無効になると変換を停止して変換中のデータを保持し、その後にリクエスト信号reqが有効になると保持しているデータの変換を再開する。レシーバ105は、シリアルのデータDTをFIFOメモリ106に出力する。以上のように、トランスミッタ103は、複数のパラレルのデータDTとリクエスト信号reqを第1のマルチプレクサ1301によりシリアル信号に変換して第1の伝送路104に送信する。本実施形態によれば、トランスミッタ103とレシーバ105の間の第1の伝送路104の本数を削減することができると共に、リクエスト信号reqとデータDTとの間のタイミングがチャネル毎に異なるスキューの問題を防止することができるメリットが生ずる。第6の実施形態図14は、第6の実施形態による伝送システムの構成例を示す図である。以下、本実施形態が第1の実施形態と異なる点を説明する。本実施形態では、第1の伝送路1401~140n、レシーバ105、FIFOメモリ106及びデータ受信回路107の組みが複数n個設けられる。トランスミッタ103は、n個の第1の伝送路1401~140nを介してn個のデータDT1~DTn及びn個のデータDT1~DTnに対応するn個のリクエスト信号req_1~req_nをn個のレシーバ105に送信する。レシーバ105は、図13と同様に、判定回路1303及び第1のデマルチプレクサ1304を有する。FIFOポインタモニタ回路108は、n個のFIFOメモリ106のデータ蓄積量に対応するn個のアクノリッジ信号ack_1~ack_nを生成する。第2のマルチプレクサ1401は、n個のアクノリッジ信号ack_1~ack_nをパラレルからシリアルに変換し、第2の伝送路109を介して第2のデマルチプレクサ1402に送信する。第2のデマルチプレクサ1402は、n個のアクノリッジ信号ack_1~ack_nをシリアルからパラレルに変換する。トランスミッタ103は、第1の実施形態と同様に、n個のアクノリッジ信号ack_1~ack_nを基にn個のデータDT1~DTn及びn個のリクエスト信号req_1~req_nを送信する。本実施形態は、FIFOポインタモニタ回路108がトランスミッタ103にアクノリッジ信号ackを送信する際に、複数チャネルのアクノリッジ信号ack_1~ack_nを第2のマルチプレサ1401によりマルチプレクスして送信する。アクノリッジ信号ack_1~ack_nは、データレートより十分に低いレートであるため、数十本分をマルチプレクスしてもデータチャネルと同等以下の帯域しか必要としないため、十分に伝送することが可能である。本実施形態によれば、アクノリッジ信号ack_1~ack_nを伝送するための第2の伝送路109の信号本数を大幅に削減できるメリットが生ずる。第7の実施形態図15は、第7の実施形態による伝送システムの一部の構成例を示す図である。以下、本実施形態が第1の実施形態と異なる点を説明する。ハイブリッド回路1501は、トランスミッタ1501に接続され、トランスミッタ103のデータDT及びリクエスト信号reqを第1の伝送路104に送信する。ハイブリッド回路1502は、第1の伝送路104を介して、データDT及びリクエスト信号reqを受信し、レシーバ105に出力する。また、ハイブリッド回路1502は、FIFOポインタモニタ回路108に接続され、FIFOポインタモニタ回路108のアクノリッジ信号ackを第1の伝送路104に送信する。ハイブリッド回路1501は、第1の伝送路104を介して、アクノリッジ信号ackを受信し、トランスミッタ103に出力する。ハイブリッド回路1501及び1502は、第1の伝送路104を介して相互に接続される。ハイブリッド回路1501及び1502を用いることにより、FIFOポインタモニタ回路108は、同時双方向伝送により第1の伝送路104を介してデータDTに対して逆方向にアクノリッジ信号ackをトランスミッタ103に送信する。本実施形態では、FIFOポインタモニタ回路108は、同時双方向伝送技術を用いて、第1の伝送路104を介して、データDTとは逆方向に、アクノリッジ信号ackをトランスミッタ103に送信する。ハイブリッド回路1501及び1502は、同時双方向伝送技術により、一つの伝送路104に同時に双方向に信号を伝送することができる。ハイブリッド回路1501及び1502は、送信されるデータDTと、それに重畳される受信アクノリッジ信号ackを分離する機能を有し、一本の伝送路104に双方向に信号を送ることができる。本実施形態によれば、第1の伝送路104とは別に、アクノリッジ信号ack専用の第2の伝送路109を設けなくてもアクノリッジ信号ackの送信が可能となり、伝送路の信号本数を減らすことが可能となる。第8の実施形態図16は、第8の実施形態による伝送システムの構成例を示す図である。以下、本実施形態が第1の実施形態と異なる点を説明する。トランスミッタ103は、第1のマルチプレクサ1301及び数値制御発振器NCO1601を有する。レシーバ105は、図13と同様に、判定回路1303及び第1のデマルチプレクサ1304を有する。FIFOポインタモニタ回路108は、減算器1602及びアクノリッジ信号発生器1603を有する。減算器1602は、FIFOメモリ106のデータ蓄積量Pfから閾値Moを減算し、アクノリッジ信号発生器1603に出力する。アクノリッジ信号発生器1603は、減算器1602の出力値をアクノリッジ信号ackの値にして、アクノリッジ信号ackを第2の伝送路109を介してトランスミッタ103に送信する。ただし、アクノリッジ信号発生器1603は、減算器1602の出力値が0以下であるときにはアクノリッジ信号ackの値を0にする。本実施形態は、FIFOポインタモニタ回路108が送信するアクノリッジ信号ackとして、FIFOメモリ106のデータ蓄積量Pfから閾値Moを減算した値を用いる。トランスミッタ103は、受信したアクノリッジ信号ackが示すデータ蓄積量が設定値になるように、データDT及びリクエスト信号reqの送信データレートを調整する。具体的には、数値制御発振器1601は、アクノリッジ信号ackを基に発振周波数を制御し、その発振信号をマルチプレクサ1301に出力することにより、データレートを調整する。以上のように、FIFOポインタモニタ回路108は、FIFOメモリ106のデータ蓄積量Pfが閾値Moより大きい場合には無効のアクノリッジ信号ackを第2の伝送路109を介してトランスミッタ103に送信する。また、FIFOポインタモニタ回路108は、FIFOメモリ106のデータ蓄積量Pfが閾値Moより小さい場合には、FIFOメモリ106のデータ蓄積量Pfに応じた値の有効のアクノリッジ信号ackを第2の伝送路109を介してトランスミッタ103に送信する。トランスミッタ103は、有効のアクノリッジ信号ackの値に応じてデータDTの送信ビットレートを変える。なお、アクノリッジ信号ackの値は、連続的である必要はなく、データ蓄積量Pfに応じて複数段階例えば4段階に設定してもよい。本実施形態によれば、レシーバ105及びデータ受信回路107の処理能力に見合ったデータレートが選択されるため、トランスミッタ103の消費電力を最小化できるという利点がある。第9の実施形態図17A~Cは、第9の実施形態による変調回路及び復調回路を示す図である。以下、本実施形態が第2の実施形態と異なる点を説明する。図8の伝送路802及び109は、容量結合を用いた伝送路である場合がある。その場合、伝送路802及び109は、それぞれリクエスト信号req及びアクノリッジ信号ackの直流成分を伝達することができない。そこで、本実施形態では、リクエスト信号req及びアクノリッジ信号ackを低周波数信号から高周波数信号に変調し、高周波数信号のリクエスト信号req及びアクノリッジ信号ackをそれぞれ伝送路802及び109に送信する。これにより、伝送路802及び109は、リクエスト信号ack及びアクノリッジ信号ackを伝達することができる。図17Aは、リクエスト信号req及びアクノリッジ信号ackを低周波数信号から高周波数信号に変調する変調回路を示す。変調回路は、低周波数のリクエスト信号req又はアクノリッジ信号ackを高周波数のリクエスト信号reqt又はアクノリッジ信号acktに変調する。排他的論理和回路1701は、図17Cに示す低周波数のリクエスト信号req又はアクノリッジ信号ackとフリップフロップ1702の出力信号reqt又はacktとの排他的論理和信号を出力する。フリップフロップ1702は、クロック信号に同期して、排他的論理和回路1701の出力信号をラッチし、図17Cに示す高周波数のリクエスト信号reqt又はアクノリッジ信号acktを出力する。図17Bは、リクエスト信号req及びアクノリッジ信号ackを高周波数信号から低周波数信号に復調する復調回路を示す。復調回路は、高周波数のリクエスト信号reqt又はアクノリッジ信号acktを低周波数のリクエスト信号req又はアクノリッジ信号ackに復調する。フリップフロップ1711は、クロック信号に同期して、図17Cに示す高周波数のリクエスト信号reqt又はアクノリッジ信号acktをラッチして出力する。排他的論理和回路1712は、高周波数のリクエスト信号reqt又はアクノリッジ信号acktとフリップフロップ1711の出力信号との排他的論理和信号を低周波数のリクエスト信号req又はアクノリッジ信号ackとして出力する。トランスミッタ103は、低周波数のリクエスト信号reqを高周波数のリクエスト信号reqtに変調する第1の変調回路図17Aを有し、高周波数のリクエスト信号reqtを第1の伝送路802を介してレシーバ105に送信する。レシーバ105は、受信した高周波数のリクエスト信号reqtを低周波数のリクエスト信号reqに復調する第1の復調回路図17Bを有する。FIFOポインタモニタ回路108は、低周波数のアクノリッジ信号ackを高周波数のアクノリッジ信号acktに変調する第2の変調回路図17Aを有し、高周波数のアクノリッジ信号acktを第2の伝送路109を介してトランスミッタ103に送信する。トランスミッタ103は、受信した高周波数のアクノリッジ信号acktを低周波数のアクノリッジ信号ackに復調する第2の復調回路図17Bを有する。高周波数のリクエスト信号reqt又はアクノリッジ信号acktは、低周波数のリクエスト信号req又はアクノリッジ信号ackがローレベルであるときにはローレベル固定になり、低周波数のリクエスト信号req又はアクノリッジ信号ackがハイレベルであるときには繰り返しパルスが発生する。伝送路802及び109に送出される高周波数のリクエスト信号reqt及びアクノリッジ信号acktは、直流成分を持たないため、容量結合を用いた伝送路802及び109でも伝達可能になる利点がある。以上のように、第1~第9の実施形態によれば、FIFOメモリ106のデータ蓄積量に応じてトランスミッタ103及びレシーバ105の動作を停止させ、動作停止状態ではトランスミッタ103及びレシーバ105を低消費電力モードにすることができる。また、リクエスト信号req及びアクノリッジ信号ackを用いることにより、データレートを向上し、トランスミッタ103及びレシーバ105の消費電力を低減することができる。なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。