"入力電圧を受け取ってデジタルコンパレータ出力を供給するように動作するクロックトコンパレータと、前記クロックトコンパレータに結合され、前記デジタルコンパレータ出力を受け取って電流パルスを供給するように動作する出力回路と、を備えた装置。前記出力回路は、前記入力電圧の符号の変化を検出し、前記入力電圧の符号の変化が検出されたときに、前記電流パルスの振幅を減少させるように動作する請求項1の装置。前記出力回路は、前記入力電圧の符号の変化が検出されたときに、幾何学的なステップ又はリニアなステップにおいて前記電流パルスの前記振幅を減少させるように動作する請求項2の装置。前記出力回路は、前記デジタルコンパレータ出力に基づいて第1の極性を有する前記入力電圧を決定し、前記第1の極性と反対の第2の極性を有する電流パルスを発生するように動作する請求項1の装置。前記クロックトコンパレータは、コンパレータクロックの指定された部分の最中に前記入力電圧を検出するように動作し、前記出力電流は、前記クロックトコンパレータによる前記入力電圧の検出の後に前記電流パルスを供給するように動作する請求項1の装置。前記クロックトコンパレータは、直列に結合され、前記入力電圧を受け取って増幅された電圧を供給するように動作する少なくとも1つの増幅器ステージと、前記少なくとも1つの増幅器ステージに結合され、前記増幅された電圧を受け取って前記デジタルコンパレータ出力を供給するように動作するラッチと、を備える請求項1の装置。前記ラッチは、前記入力電圧の符号を検出し、前記入力電圧の符号が正である場合に第1のコンパレータ出力信号をアサートし、前記入力電圧の符号が負である場合に第2のコンパレータ出力信号をアサートするように動作し、前記デジタルコンパレータ出力は、前記第1及び第2のコンパレータ出力信号を備える請求項6の装置。前記出力回路は、前記クロックトコンパレータに結合され、前記デジタルコンパレータ出力を受け取ってデジタルコントロール信号を供給するように動作するコントロールロジックと、前記コントロールロジックに結合され、前記デジタルコントロール信号を受け取って前記電流パルスを供給するように動作する出力ドライバと、を備える請求項1の装置。前記コントロールロジックは、前記デジタルコンパレータ出力に基づいてコンパレータクロックを発生するように動作し、前記クロックトコンパレータは、前記コンパレータクロックに基づいてイネーブル又はディセーブルである請求項8の装置。前記コントロールロジックは、前記入力電圧の符号の変化に基づいて前記電流パルスの振幅を調整するように動作する請求項8の装置。前記出力ドライバは、並列に結合された複数の出力ステージを備え、各出力ステージは、前記コントロールロジックからデジタルコントロール信号のそれぞれのセットを受け取り、前記デジタルコントロール信号のセットによってイネーブルにされたときに電流パルスを供給する請求項8の装置。前記複数の出力ステージは、異なったサイズのトランジスタを備え、イネーブルにされたときに異なった量の電流を供給する請求項11の装置。前記複数の出力ステージは、等しいサイズのトランジスタを備え、イネーブルにされたときに等しい量の電流を供給する請求項11の装置。前記クロックトコンパレータ及び前記出力回路は、ディスクリートタイムオペレーショナルトランスコンダクタンス増幅器OTAをインプリメントする請求項1の装置。電流を充電及び放電するように動作する少なくとも1つのキャパシタと、入力電圧を受け取って電流パルスを供給するように動作するディスクリートタイムオペレーショナルトランスコンダクタンス増幅器OTAと、前記少なくとも1つのキャパシタを入力信号及び前記ディスクリートタイムOTAに結合させるように動作する複数のスイッチと、を備えたスイッチドキャパシタ回路を備えた装置。前記ディスクリートタイムOTAは、前記入力電圧の符号の変化を検出し、前記入力電圧の符号の変化が検出されたときに、前記電流パルスの振幅を減少させるように動作する請求項15の装置。前記ディスクリートタイムOTAは、第1の極性を有する前記入力電圧を決定し、前記第1の極性と反対の第2の極性を有する電流パルスを発生するように動作する請求項15の装置。前記スイッチドキャパシタ回路は、ロウパスフィルタをインプリメントする請求項15の装置。前記スイッチドキャパシタ回路は、積分器をインプリメントする請求項15の装置。入力電圧を増幅して増幅された電圧を得ることと、前記増幅された電圧をラッチしてデジタルコンパレータ出力を得ることと、前記デジタルコンパレータ出力に基づいて電流パルスを発生することと、を備えた方法。前記入力電圧の符号の変化を検出することと、前記入力電圧の符号の変化が検出されたときに、前記電流パルスの振幅を減少させることと、をさらに備えた請求項20の方法。前記デジタルコンパレータ出力に基づいてコンパレータクロックを発生することをさらに備え、前記入力電圧は、前記コンパレータクロックの指定された部分の最中に増幅及びラッチされ、前記電流パルスは、前記入力電圧の検出の後に発生される請求項20の方法。前記電流パルスを発生することは、前記デジタルコンパレータ出力に基づいて第1の極性を有する前記入力電圧を決定することと、前記第1の極性とは反対の第2の極性を有する電流パルスを発生することと、を備える請求項20の方法。前記電流パルスによってスイッチドキャパシタ回路の少なくとも1つのキャパシタを充電又は放電することをさらに備えた請求項20の方法。入力電圧を増幅して増幅された電圧を得る手段と、前記増幅された電圧をラッチしてデジタルコンパレータ出力を得る手段と、前記デジタルコンパレータ出力に基づいて電流パルスを発生する手段と、を備えた装置。前記入力電圧の符号の変化を検出する手段と、前記入力電圧の符号の変化が検出されたときに、前記電流パルスの振幅を減少させる手段と、をさらに備えた請求項25の装置。前記デジタルコンパレータ出力に基づいてコンパレータクロックを発生する手段をさらに備え、前記入力電圧は、前記コンパレータクロックの指定された部分の最中に増幅及びラッチされ、前記電流パルスは、前記入力電圧の検出の後に発生される請求項25の装置。前記電流パルスを発生する手段は、前記デジタルコンパレータ出力に基づいて第1の極性を有する前記入力電圧を決定する手段と、前記第1の極性とは反対の第2の極性を有する電流パルスを発生する手段と、を備える請求項25の装置。前記電流パルスによってスイッチドキャパシタ回路の少なくとも1つのキャパシタを充電又は放電する手段をさらに備えた請求項25の装置。例示的exemplaryなる語句は、例example、例示instance及び例証illustrationとして与えることを意味するために、ここでは用いられる。例示的exemplaryとしてここで説明されるいかなる設計も、他の設計にわたって好ましい或いは効果的であるとして必ずしも解釈されない。図1は、ディスクリートタイムOTA100の例示的な設計のブロック図を示し、それは、他の回路と同様にスイッチドキャパシタ回路に用いられるかもしれない。図1に示された例示的な設計において、ディスクリートタイムOTA100は、クロックトコンパレータclockedcomparator110及びデジタリコントロールドdigitallycontrolled出力回路120を含んでいる。コンパレータ110は、差動入力電圧Vinを受け取り、出力回路120からのコンパレータクロックによってイネーブルにされたときに、Vin電圧の符号を検出する。コンパレータ110は、COMPP及びCOMPN信号を備える相補的なデジタルコンパレータ出力を供給する。コンパレータ110は、出力回路120からのパワーダウン信号に基づいてパワーダウンするかもしれない。図1に示された例示的な設計において、出力回路120は、出力ドライバ140に結合されたコントロールロジック130を含んでいる。コントロールロジック130は、コンパレータ110及び出力ドライバ140の動作を制御して、ディスクリートタイムOTA100の所望のパフォーマンスを得る。コントロールロジック130は、コンパレータ110からのCOMPP及びCOMPN信号とクロックCLK信号を受け取り、以下に説明されるように、コンパレータ110に対するコンパレータクロック及びパワーダウン信号を発生する。コントロールロジック130は、出力ドライバ140に対するドライブコントロール信号のセットを発生する。出力回路140は、ドライブコントロール信号を受け取り、電流パルスを備える差動出力電流Ioutを供給する。コンパレータ110、コントロールロジック130及び出力ドライバ140の設計及び動作は、以下により詳細に説明される。図2Aは、OTA230を備えるスイッチドキャパシタ回路200の例示的な設計のブロック図を示している。スイッチドキャパシタ回路200内において、スイッチ212は、入力信号Sinを受け取る一端と、ノードAに結合された他端とを有している。スイッチ214は、ノードAに結合された一端と、回路グラウンドに結合された他端とを有している。キャパシタ216は、ノードAとノードBとの間に結合されている。スイッチ218は、ノードBに結合された一端と、回路グラウンドに結合された他端とを有している。スイッチ220は、ノードBに結合された一端と、OTA230の反転入力に結合された他端とを有している。OTA230の非反転入力は、回路グラウンドに結合されている。キャパシタ222は、OTA230の反転入力と出力との間に結合されている。キャパシタ224は、回路グラウンドと、出力信号Voutを供給するOTA230の出力との間に結合されている。OTA230は、図1のディスクリートタイムOTA100によってインプリメントされるかもしれない。スイッチ212及び218は、P1コントロール信号によってコントロールされ、スイッチ214及び220は、P2コントロール信号によってコントロールされる。簡単のため、図2Aはスイッチドキャパシタ回路200のシングルエンド設計を示している。異なった設計では、図2Aのスイッチ及びキャパシタは、相補的な信号パスに対して複製されreplicated及び用いられ、それは、相補的な入力信号を受け取り、相補的な出力信号を供給する。図2Bは、図2Aのスイッチドキャパシタ回路200内のスイッチに対するP1及びP2コントロール信号のタイミング図を示している。P1及びP2信号は、図2Bの先頭に示されたCLK信号に基づいて発生されるかもしれない。スイッチ212及び218は、P1信号がロジックハイのときの第1の位相φ1の最中にイネーブルenableにされ、残りの時間にディセーブルdisableにされる。スイッチ214及び220は、P2信号がロジックハイのときの第2の位相φ2の最中にイネーブルにされ、残りの時間にディセーブルにされる。第1及び第2の位相は、図2Bに示されるように、非オーバーラップである。スイッチドキャパシタ回路200は、以下のように動作する。第1の位相の最中にスイッチ212及び218は閉じ、スイッチ214及び220は開き、キャパシタ216はSin信号によって充電される。Sin信号が正であるとすると、ノードBがグラウンドであるため、キャパシタ216は正電圧によって充電される。第2の位相の最中に、スイッチ212及び218は開き、スイッチ214及び220は閉じ、キャパシタ216上の電荷はキャパシタ222に送られる。スイッチ214及び220が閉じているとき、ノードAがグラウンドであり、その前の位相でSin信号が正であるため、ノードBでの電圧は負である。OTA230は、非反転入力でのゼロボルト0Vに対する反転入力での入力電圧Vinを検出し、Iout電流を供給する。特に、OTA230は、検出されたVin電圧が0Vよりも小さいとすると、正のiout電流を発生してキャパシタ216及び222を充電し、検出されたVin電圧が0Vよりも大きいとすると、負のiout電流を発生してキャパシタ216及び222を放電する。Vin電圧は、安定状態において0V近くに落ち着くべきであり、Iout電流はゼロに落ち着くべきである。Sin信号が負であるとすると、相補的なアクションが生じる。図3Aは、アナログ入力電圧を受け取ってアナログ出力電流を供給するコンベンショナルなOTAによってインプリメントされたOTA230を有するスイッチドキャパシタ回路200に対する種々の信号のプロットを示している。明確化のため、図3Aは、Sin信号が正である場合の種々の信号を示している。最初に、図2Aのキャパシタ216は、Sin信号によって正電圧に充電される。時間T0において、スイッチ214及び220は閉じ、Vin電圧はキャパシタ216にまたがる電圧によって急激に負になる。コンベンショナルなOTAからのIout電流は、Vin電圧に関連し、Iout=-gmVin、として与えられ、gmはコンベンショナルなOTAのトランスコンダクタンスである。コンベンショナルなOTAは、時間T0において大きなIout電流を供給し、それは、キャパシタ216及び222を充電し、Vout電圧を増加させる。Vin電圧は、ゆっくりと増加し、キャパシタ216上の負電荷がキャパシタ222に送られるにしたがって0Vに近づく。Iout電流はゆっくりと減少し、Vin電圧が0Vに近づくにしたがってゼロに近づく。Vout電圧は、Vin及びIoutがゼロに近づくにしたがって、漸近的に安定状態電圧へと到達する。図3Bは、アナログ入力電圧を受け取って出力電流パルスを供給するディスクリートタイムOTA100によってインプリメントされたOTA230を有するスイッチドキャパシタ回路200に対する種々の信号のプロットを示している。図3Bはまた、コンパレータ110に対するコンパレータクロックを示している。コンパレータ110は、コンパレータクロックがロジックロウであるときにディセーブルであり、コンパレータクロックがロジックハイであるときにイネーブルである。明確化のため、図3Bは、Sin信号が正である場合の種々の信号を示している。最初に、図2Aのキャパシタ216は、Sin信号によって決定される正電圧に充電される。時間T0において、スイッチ214及び220は閉じ、Vin電圧はキャパシタ216にまたがる電圧によって急激に負になる。ディスクリートタイムOTAは、コンパレータクロックのリーディングエッジに対応する時間T1でのVin信号の符号を検出する。時間T2においてそれは、符号検出に続く短い遅延である、ディスクリートタイムOTAは、負であるVin信号による正電流パルスを供給する。この電流パルスは、キャパシタ216及び222を充電し、Vin及びVout電圧を増加させる。Iout電流上のパルスは、コンパレータ110の出力によってトリガされ、それは、いくらかの遅延の後にコンパレータクロックのリーディングエッジによってトリガされる。Iout電流は、コンパレータクロックに依存しない自身のタイミングによってゼロにもどる。ディスクリートタイムOTAは、コンパレータクロックの次のリーディングエッジに対応する時間T3でのVin信号の符号を再び検出する。時間T4において、ディスクリートタイムOTAは、負であるVin信号による正電流パルスを供給する。この電流パルスは、キャパシタ216及び222をさらに充電し、Vin及びVout電圧を増加させる。Iout電流は、その後、ゼロにもどる。ディスクリートタイムOTAは、コンパレータクロックの次のリーディングエッジに対応する時間T5でのVin信号の符号を再び検出する。時間T6において、ディスクリートタイムOTAは、負であるVin信号による正電流パルスを供給する。この電流パルスは、キャパシタ216及び222をさらに充電し、Vin及びVout電圧を増加させる。Iout電流は、その後、ゼロにもどる。ディスクリートタイムOTAは、時間T7においてVin信号の符号を再び検出し、正であるVin信号による時間T8での負電流パルスを供給する。この電流パルスは、キャパシタ216及び222を放電し、Vin及びVout電圧を減少させる。Iout電流は、その後、ゼロにもどる。ディスクリートタイムOTAは、時間T9においてVin信号の符号を再び検出し、負であるVin信号による時間T10での正電流パルスを供給する。この電流パルスは、キャパシタ216及び222を充電し、Vin及びVout電圧を増加させる。Iout電流は、その後、ゼロにもどる。ディスクリートタイムOTAは、時間T11においてVin信号の符号を再び検出し、予め決められた値よりも小さいVin信号による時間T12でのゼロ電流パルス、及び/又はゼロに減少した電流パルスの振幅を供給する。Vin及びVout電圧は今、安定状態である。図3Bに示されるように、ディスクリートタイムOTAは、コンパレータ110によって、Vin電圧の符号/極性を検出する。ディスクリートタイムOTAは、Vin電圧の極性とは反対の極性の電流パルスを適用する。さらに、パルス当たりの電流の量は、Vin電圧の各ゼロクロシングzerocrossingに対して減少し、Vin電圧はゼロに収束する。図3Bは、ディスクリートタイムOTAの種々の特性を示している。第1に、ディスクリートタイムOTAは、コンパレータクロックに基づいて動作し、1クロック位相の間にVin信号の符号を検出し、電流パルスを供給する。第2に、ディスクリートタイムOTAは、Vin電圧の極性に基づいて決定された極性を有し異なった振幅の電流パルスを供給することができる。図3Bに示された一設計において、Vin電圧が符号を変化させるときにはいつでも、すなわちVin電圧に対してゼロクロシングが検出されるときにはいつでも、電流パルスの振幅が減少する。電流パルスの振幅は、Vin電圧の大きさに依存して作成されるかもしれず、及び/又は、他の方法で調整されるかもしれない。これは、Vin電圧を複数のレベル正或いは負の電圧に対する2つのレベルの代わりにの1つに量子化し、量子化されたVin電圧レベルに基づいて電流パルスの振幅を設定することにより、達成されるかもしれない。図3A及び図3Bは、Sin信号がコンベンショナルなOTA及びディスクリートタイムOTAに対してそれぞれ正である場合を示している。これらのOTAは、負のSin信号に対して相補的な方法で動作する。図4は、図1のディスクリートタイムOTA100内のクロックトコンパレータ110の例示的な設計の図を示している。この例示的な設計において、クロックトコンパレータ110は、プリ増幅器410及びクロックトラッチ450を含んでいる。プリ増幅器410は、Vin電圧を受けて増幅し、増幅された電圧Vampを供給する。ラッチ450は、コンパレータクロックによってイネーブルにされたときにVamp電圧をさらに増幅し、COMPP及びCOMPN信号を供給する。図4に示された例示的な設計において、プリ増幅器410は、直列に結合された2つの増幅器ステージ412a及び412bを含んでいる。各増幅器ステージ412は、Nチャネル金属酸化物半導体NMOSトランジスタ422及び424によって形成された差動ペア414を含んでいる。抵抗426及び428は、それぞれ、アッパー電源upperpowersupplyVddとNMOSトランジスタ422及び424のドレインとの間に結合されている。抵抗426及び428は、差動ペア414に対する負荷として機能する。電流源420は、NMOSトランジスタ422及び424のソースに結合された一端と、ロウワ電源lowerpowersupplyVssに結合された他端とを有している。第1の増幅器ステージ412a内のNMOSトランジスタ422a及び424aは、差動Vin電圧を受けるゲートと、第2の増幅器ステージ412b内のNMOSトランジスタ422b及び424bのゲートに結合されたドレインとを有している。NMOSトランジスタ422b及び424bは、それらのドレインに差動Vamp電圧を供給する。図4に示された例示的な設計において、ラッチ450は、互いにクロス結合された2つのインバータ460a及び460bを含んでいる。各インバータ460は、Pチャネル金属酸化物半導体PMOS462及びNMOSトランジスタ464によって形成されている。MOSトランジスタ462a及び464aのゲートは、ノードF及びMOSトランジスタ462b及び464bのドレインに結合されている。MOSトランジスタ462b及び464bのゲートは、ノードE及びMOSトランジスタ462a及び464aのドレインに結合されている。NMOSトランジスタ466a及び466bは、プリ増幅器410からの差動Vamp電圧を受けるゲートと、NMOSトランジスタ464a及び464bのソースにそれぞれ結合されたドレインとを有している。NMOSトランジスタ468は、コンパレータクロックを受けるゲートと、Vssに結合されたソースと、NMOSトランジスタ466a及び466bのソースに結合されたドレインとを有している。NMOSトランジスタ470は、NMOSトランジスタ466aのドレインに結合されたソース/ドレイン端子の一方と、NMOSトランジスタ466bのドレインに結合されたソース/ドレイン端子の他方と、Vddに結合されたゲートとを有している。PMOSトランジスタ472a及び472bは、コンパレータクロックを受けるゲートと、Vddに結合されたソースと、ノードE及びFにそれぞれ結合されたドレインとを有している。インバータ474a及び474bは、ノードE及びFにそれぞれ結合された入力と、COMPP及びCOMPN信号をそれぞれ供給する出力とを有している。プリ増幅器410は、以下のように動作する。Vin電圧は、第1の増幅器ステージ412aによって増幅され、さらに第2の増幅器ステージ412bによって増幅され、所望のゲインを有するVamp電圧を得る。増幅器ステージ412a及び412bは、電流源420a及び420bをターンオフすることによってパワーダウンされるかもしれない。ラッチ450は、以下のように動作する。コンパレータクロックがロジックロウ或いは0であるとき、PMOSトランジスタ472a及び472bはターンオンされ、ノードE及びFはVddにプルされpulled、COMPP及びCOMPN信号はロジックロウである。NMOSトランジスタ468はターンオフされ、インバータ460a及び460bはディセーブルである。逆に、コンパレータクロックがロジックハイ或いは1であるとき、PMOSトランジスタ472a及び472bはターンオフされ、NMOSトランジスタ468はターンオンされ、Vamp信号はNMOSトランジスタ466a及び466bによってサンプルされる。クロス結合されたインバータ460a及び460bは、ポジティブフィードバックによってVamp信号をレールトゥレールrailtorailロジックレベルに増幅する。NMOSトランジスタ470は、アパーチャ時間を減少させるために含められるかもしれず、それはラッチの入力がラッチの出力に影響を与える時間期間である。図4は、クロックトコンパレータ110の例示的な設計を示しており、それは他の方法でもインプリメントされるかもしれない。例えば、プリ増幅器410は、より少ない或いはより多い増幅器ステージによってインプリメントされるかもしれず、或いは排除されるかもしれない。ラッチ450は、公知の他の設計によってインプリメントされるかもしれない。図5は、図1のディスクリートタイムOTA100内のコントロールロジック130の例示的な設計のブロック図である。この例示的な設計において、コントロールロジック130は、コンパレータコントロール回路510、ドライブ強度コントロール回路520、及び出力ドライバコントロール回路530を含んでいる。コンパレータコントロール回路510は、CLK信号、コンパレータ110からのCOMPP及びCOMPN信号、ドライブ強度コントロール回路520からのdone信号、及び出力ドライバコントロール回路530からのドライブコントロール信号を受ける。コンパレータコントロール回路510は、コンパレータ110に対するコンパレータクロックを発生する。ドライブ強度コントロール回路520は、CLK信号、及びCOMPP及びCOMPN信号を受け、コンパレータコントロール回路510に対するdone信号、及び出力ドライバコントロール回路530に対するドライブ強度信号を発生する。done信号は、Vout信号が安定状態に到達したことを示す。done信号は、コンパレータコントロール回路510がコンパレータ110をそれ以上イネーブルにしないように、Vin信号の最後のゼロクロシングが検出されたときに、ロジックハイに移行する。ドライブ強度信号は、電流パルスの所望の振幅を示す。出力ドライバコントロール回路530は、COMPP及びCOMPN信号、及びドライブ強度信号を受け、出力ドライバ140に対するドライブコントロール信号を発生する。ドライブコントロール信号は、出力ドライバ140内の1以上の出力ステージをターンオンして、所望の振幅の電流パルスを得る。図6は、CLK信号の1サイクルに対する図5のコンパレータコントロール回路510の動作を示すプロセス600の例示的な設計を示している。最初に、コンパレータクロックがロジックロウに設定され、コンパレータ110をディセーブルにする。ブロック612。CLK信号がロジックハイであるか否かの判断がなされるブロック614。CLK信号がロジックロウであるとすると、プロセスはブロック612にもどる。そうではなく、CLK信号がロジックハイであるとすると、コンパレータクロックはロジックハイに設定され、コンパレータ110をイネーブルにするブロック616。コンパレータコントロール回路510は、COMPP或いはCOMPN信号がロジックハイに遷移するのを待ち、それは、コンパレータ110による正のVin電圧或いは負のVin電圧の検出を指す。ロジックハイが、COMPP或いはCOMPN信号のいずれかで検出されたとき、コンパレータクロックはロジックロウに設定され、コンパレータ110をディセーブルにするブロック620。コンパレータコントロール回路510は、ドライブコントロール信号が設定されるのを待ちブロック622、スイッチドキャパシタ回路が安定するsettleのを待つブロック624。一設計において、コンパレータコントロール回路510は、ブロック622及び624に対して、予め決められた時間だけ待つかもしれない。この予め決められた時間は、遅延回路によって与えられるかもしれず、それは直列に結合されたインバータのセットによってインプリメントされるかもしれない。出力ドライバコントロール回路530内のパルス発生器の出力は、ドライブコントロール信号を検出することに用いられるかもしれず、或いは、これは以下に説明される手法の遅延に組み入れられるかもしれない。スイッチドキャパシタ回路のセトリングsettlingは、スイッチドキャパシタ回路の期待されるセトリング時間よりも長い予め決められた遅延を割り当てることによって説明されるかもしれない。ブロック616から624は、コンパレータクロックの1サイクルに対するものである。done信号がロジックハイにアサートされるassertedか否かの判断がなされるブロック626。done信号がアサートされなければ、プロセスはブロック616にもどり、コンパレータクロックはロジックハイに設定されてコンパレータ110をイネーブルにする。そうではなく、done信号がアサートされると、プロセスは終了する。単純化のために図6では示されていないが、CLK信号がロジックロウに遷移するとき、コンパレータクロックはロジックロウに設定されてコンパレータ110をディセーブルにするかもしれず、プロセスは終了するかもしれない。図6は、コンパレータ110の動作をコントロールすることの例示的な設計を示している。この例示的な設計において、コントロールロジック130は、done信号がアサートされるまで自己発信selfoscillateするかもしれず、外部クロックが必要とされないかもしれない。コンパレータクロックは、コンパレータ110の動作に基づいて発生するかもしれず、可変の期間を有するかもしれない。コンパレータ110の動作は、他の方法でもコントロールされるかもしれない。他の設計において、コンパレータクロックは、固定された周波数を有するかもしれず、それはCLK周波数の整数倍であるかもしれない。この設計において、コンパレータクロックは、COMPP或いはCOMPN信号及び/又は他の信号に基づいてゲートされるかもしれない。図7は、CLK信号の1サイクルに対する図5のドライブ強度コントロール回路520の動作を示すプロセス700の例示的な設計を示している。図1の出力ドライバ140は、K個の異なった電流パルス振幅に対するK個のドライブ強度レベルを有するかもしれず、Kは1以上であるかもしれない。ドライブ強度信号のK個のペアは、K個のドライブ強度レベルに対して用いられるかもしれず、各ドライブ強度レベルに対して1ペアのドライブ強度信号であるかもしれない。ドライブ強度信号の各ペアは、ik番目の振幅レベルを有する正電流パルスが発生されるべきであることを示すためにロジックハイに設定されるかもしれないENBP信号、及びiik番目の振幅レベルを有する負電流パルスが発生されるべきであることを示すためにロジックハイに設定されるかもしれないENBN信号、を含み、k∈{1,...,K}である。ENBP1からENBPK信号の多くても1つは、任意の与えられた瞬間にロジックハイに設定されるかもしれない。同様に、ENBN1からENBNK信号の多くても1つは、任意の与えられた瞬間にロジックハイに設定されるかもしれない。最初に、現在のドライブ強度を示すために用いられるインデックスkは、最大ドライブ強度に対してKに設定されるブロック712。done信号はロジックロウにイニシャライズされ、init信号はロジックハイにイニシャライズされるブロック712。ENBP信号及びENBN信号は、ロジックハイに設定されるブロック712。ループが実行され、Vin電圧の符号の変化が検出されるきにはいつでも、ドライブ強度が調整される。ドライブ強度コントロール回路520は、COMPP或いはCOMPN信号がロジックハイに遷移するのを待ち、それはコンパレータ110による正のVin電圧又は負のVin電圧の検出を指すブロック714。init信号がロジックハイであるか否かの決定がなされるブロック716。答えがYesであるとするとそれは、ループを通した第1の繰り返しを指す、init信号はロジックロウに設定されブロック718、プロセスはブロック724に移行する。ブロック720及び722は、第1の繰り返しに対してバイパスされる。そうではなく、ブロック716で決定されたように、init信号がロジックハイでないとすると、Vin電圧の符号が変化したか否かの判断がなされるブロック720。これは、現在のCOMPP値がその前のCOMPP値に等しいか否かが決定されることによって達成されるかもしれない。第1の繰り返し以外のループを通したその後の各繰り返しに対して、Vin信号の符号の変化が検出されるときにはいつでも、その前のCOMPP値が現在のCOMPP値に設定されるかもしれない。Vin電圧の符号の変化がないとすると、プロセスはブロック714にもどり、現在のドライブ強度が現在の電流パルスに対して用いられる。逆に、Vin電圧の符号の変化があるとすると、kが1だけデクリメントされ、ドライブ強度が減少するブロック722。そして、kがゼロに等しいか否かの決定がなされるブロック724。kがゼロに等しくないとすると、COMPP信号がロジックハイに設定されたか否かの判断がなされるブロック726。COMPP信号がロジックハイに設定されているとすると、Vin電圧が負から正へと変化したことを示し、ENBN信号がロジックロウに設定され、ENBN信号がロジックハイに設定され、負電流パルスのドライブ強度が減少するブロック728。そうではなく、COMPN信号がロジックハイに設定されているとすると、Vin電圧が正から負へと変化したことを示し、ENBP信号がロジックロウに設定され、ENBP信号がロジックハイに設定され、正電流パルスのドライブ強度が減少するブロック730。ブロック728及び730から、プロセスはブロック714にもどる。ブロック724にもどり、kがゼロに等しいとすると、kの全ての値に対して、ENBP及びENBN信号が、ロジックロウに設定されるブロック732。done信号は、ロジックハイに設定されるブロック732。そして、プロセスは終了する。図7は、出力ドライバ140のドライブ強度をコントロールすることの例示的な設計を示している。この例示的な設計において、ただ1つのENBP信号及びただ1つのENBN信号がロジックハイに設定され、それぞれ正及び負の電流パルスに対する現在のドライブ強度を指し示す。出力ドライバ140のドライブ強度は、他の方法でもコントロールされるかもしれない。例えば、ENBP及びENBN信号が、最初にロジックハイに設定されるかもしれず、ENBP及びENBN信号の1つのペアが、Vin電圧の符号の変化が検出されたときにロジックロウにリセットされるかもしれない。図8は、図5の出力ドライバコントロール回路530の例示的な設計の図を示している。この例示的な設計において、出力ドライバコントロール回路530は、iそれぞれCOMPP及びCOMPN信号に対する2つのパルス発生器810a及び810b、及びii出力ドライバ140内のK個の出力ステージに対するK個のドライブコントロール信号発生器820aから820K、を含む。パルス発生器810aは、リーディング遷移がCOMPP信号上で検出されるときにはいつでも、COMPP信号を受けて、その出力信号QP上にパルスを発生する。同様に、パルス発生器810bは、リーディング遷移がCOMPN信号上で検出されるときにはいつでも、COMPN信号を受けて、その出力信号QN上にパルスを発生する。各ドライブコントロール信号発生器820は、その出力ステージに対するENBP及びENBNドライブ強度信号のペアと同様に、パルス発生器810a及び810bからQP及びQN信号を受け取る。各信号発生器820は、iENBP及びENBN信号が両方ともロジックロウに設定されるとディセーブル、及びiiENBP及び/又はENBN信号がロジックハイに設定されるとイネーブル、であるかもしれない。ENBN信号がロジックハイに設定されると、QP信号上のパルスがANDゲート822を通過し、NEGドライブコントロール信号として供給される。NEG信号は、インバータ824によって反転され、/NEGドライブコントロール信号として供給される。ENBP信号がロジックハイに設定されると、QN信号上のパルスがANDゲート826を通過し、POSドライブコントロール信号として供給される。POS信号は、インバータ828によって反転され、/POSドライブコントロール信号として供給される。NEG、/NEG、POS及び/POS信号は、以下に説明されるように、k番目の出力ステージをコントロールするために用いられる。図9は、図1の出力ドライバ140の例示的な設計の図を示している。この例示的な設計において、出力ドライバ140は、Iout電流を供給するために互いに結合された出力を有するK個の出力ステージ910aから910Kを含んでいる。各出力ステージ910は、H-ブリッジHbridgeドライバとして結合されたPMOSトランジスタ922及び926のペア及びNMOSトランジスタ924及び928のペアを含んでいる。PMOSトランジスタ922は、Vddに結合されたソースと、/POS信号を受けるゲートと、ノードXに結合されたドレインとを有している。NMOSトランジスタ924は、Vssに結合されたソースと、NEG信号を受けるゲートと、ノードXに結合されたドレインとを有している。PMOSトランジスタ926は、Vddに結合されたソースと、/NEG信号を受けるゲートと、ノードYに結合されたドレインとを有している。NMOSトランジスタ928は、Vssに結合されたソースと、POS信号を受けるゲートと、ノードYに結合されたドレインとを有している。ノードX及びYは、出力ドライバ140からIout電流を供給する。図9に示されるように、各出力ステージ910は、その出力ステージに対して、NEG、/NEG、POS及び/POSドライブコントロール信号を受ける。各出力ステージ910は、その出力ステージがイネーブルであるとすると、正の差動電流パルス又は負の差動電流パルスを発生する。特に、各出力ステージ910は、図9に示されるように、iPOS信号が正パルスを有し、及びii/POS信号が負パルスを有していると、正の電流パルスを発生する。この場合、PMOSトランジスタ922は、ターンオンし、ソーシングsourcing電流をノードXに供給し、NMOSトランジスタ928も、ターンオンし、シンキングsinking電流をノードYに供給する。各出力ステージ910は、図9に示されるように、iNEG信号が正パルスを有し、及びii/NEG信号が負パルスを有していると、負の電流パルスを発生する。この場合、NMOSトランジスタ924は、ターンオンし、シンキング電流をノードXに供給し、PMOSトランジスタ926も、ターンオンし、ソーシング電流をノードYに供給する。一設計において、K個の出力ステージステージ910aから910K内のMOSトランジスタは、異なったトランジスタサイズを有し、異なった量の出力電流を供給することができる。例えば、各出力ステージは、前のpreceding出力ステージに対してx倍の出力電流の量を供給するかもしれず、xは1よりも大きい例えば、x=2整数又は非整数であるかもしれない。この設計は、異なるサイズの幾何学的ステップにおいて電流パルスの振幅の調整を許容するかもしれない。他の設計において、K個の出力ステージ910aから910K内のMOSトランジスタは、等しいサイズを有し、同様の量の出力電流を供給することができる。この設計は、等しいサイズのリニアなステップにおいて電流パルスの振幅の調整を許容するかもしれない。いずれの設計についても、1以上の出力ステージは、任意の与えられた瞬間にターンオンし、所望の大きさのIout電流を発生するかもしれない。より多くの出力ステージ及び/又はより大きなドライブ能力を有する出力ステージがターンオンし、より大きな振幅の電流パルスを供給するかもしれず、その反対も同様である。ここで説明されたディスクリートタイムOTAは、種々の効果を与える。第1に、ディスクリートタイムOTAは、スイッチドキャパシタ回路のより正確な電荷転送によって大きなゲインを与えるかもしれず、低電圧の小さな形状のCMOSプロセスにおけるコンベンショナルなOTAよりも大きな出力信号スイングを有するかもしれない。そのようなCMOSプロセスにおいて、コンベンショナルなOTAのゲイン及び出力信号スイングは、トランジスタの小さなゲイン及び小さな電源電圧によって動作する複数のスタックトランジスタのために、制限されるかもしれない。コンベンショナルなOTAの小さなゲインは、スイッチドキャパシタ回路の不正確な電荷転送に帰結するかもしれず、小さな出力信号スイングは、小さなダイナミックレンジに帰結するかもしれない。ディスクリートタイムOTAでは、クロックトコンパレータ110の大きなゲインのために正確な電荷転送が達成されるかもしれず、それは小さな入力信号を解決することができる。大きなゲインは、プリ増幅器及びラッチ450のポジティブフィードバックによって与えられるかもしれない。大きな出力信号スイングは、出力ドライバ140の単純な構造によって達成されるかもしれない。出力ドライバ140は、図9に示されるように、Vdd及びVss間に結合された2つのスタックトランジスタ1つのPMOSトランジスタ及び1つのNMOSトランジスタの複数のセットを含んでいるかもしれず、これらのトランジスタは飽和状態である必要はない。第2に、ディスクリートタイムOTAは、コンベンショナルなOTAよりも小電力であるかもしれない。コンベンショナルなOTAのセトリングスピードは、C/βgmによって決定されるかもしれず、gmはコンベンショナルなOTAのトランスコンダクタンスであり、βはフィードバックファクタであり、Cはキャパシティブ負荷であり、それはスイッチドキャパシタ回路からのものであるかもしれない。コンベンショナルなOTAに対し、より速いセトリングスピードは、より大きなgmによって達成されるかもしれず、それはより大きな電力を必要とするかもしれない。対照的に、ディスクリートタイムOTAは、デジタル的に電流パルスを発生し、ディスクリートタイムOTAのセトリングタイムは、プリ増幅器410のgmに依存しない。したがって、ディスクリートタイムOTAのプリ増幅器410及び他の回路は、コンベンショナルなOTAよりも少ない電力を消費するように設計されるかもしれない。第3に、ディスクリートタイムOTAは、アクティブコンポーネントに対してより小さなエリアでインプリメントされるかもしれない。プリ増幅器410は、ディスクリートタイムOTA内の唯一のクラスAタイプの回路であり、残りの回路は、本来的にデジタルであり、コンパクトなエリアでインプリメントされるかもしれない。他の効果もまた、ディスクリートタイムOTAによって達成されるかもしれない。ここで説明されるディスクリートタイムOTA及びスイッチドキャパシタ回路は、無線通信、コンピューティング、ネットワーキング、コンシューマエレクトロニクス、等のような、種々のアプリケーションに対して用いられるかもしれない。ディスクリートタイムOTA及びスイッチドキャパシタ回路は、無線通信デバイス、ブロードキャスト受信機、パーソナルデジタルアシスタントPDA、ハンドへルドデバイス、無線モデム、ラップトップコンピュータ、コードレスフォン、無線ローカルループWLLステーション、ブルートゥースデバイス、コンシューマエレクトロニクスデバイス、等のような、種々のエレクトロニクスデバイスに対して用いられるかもしれない。明確化のため、無線通信デバイスにおけるディスクリートタイムOTA及びスイッチドキャパシタ回路の使用が、以下に説明される。図10は、無線通信デバイス1000の例示的な設計のブロック図を示し、それは、セルラフォン、無線ローカルエリアネットワークWLANステーション、或いは他のデバイスであるかもしれない。図10示された例示的な設計において、無線デバイス1000は、双方向通信をサポートする受信機1020及び送信機1040を含んでいる。一般に、無線デバイス1000は、任意の数の通信システム及び任意の数の周波数帯に対して、任意の数の受信機及び任意の数の送信機を含むかもしれない。受信パスにおいて、アンテナ1012は、ベースステーション及び/又は他の送信機ステーションによって送信された無線周波数RF変調された信号を受信し、受信されたRF信号を供給し、それはRFユニット1014にルートされ、受信機1020に供給される。RFユニット1014は、RFスイッチ及び/又はデュプレクサを含むかもしれず、送信機1040及び受信機1020に対してRF信号をマルチプレックスするかもしれない。RFユニット1014はまた、RFフィルタ及び/又は他の回路を含むかもしれない。受信機1020内において、ロウノイズ増幅器LNA1022は、受信されたRF信号を増幅し、増幅されたRF信号を供給する。ミキサ1024a及び1024bは、増幅されたRF信号をRFからベースバンドにダウンコンバートし、同相I及び直交Qダウンコンバートされた信号を供給する。ローカルオシレータLO信号発生器1036は、周波数ダウンコンバージョンに用いられるI及びQLO信号を発生し、それぞれI及びQLO信号をミキサ1024a及び1024bに供給する。ミキサ1024a及び1024bからのI及びQダウンコンバートされた信号は、増幅器Amp1026a及び1026bによって増幅され、ロウパスフィルタ1028a及び1028bによってフィルタされ、増幅器1030a及び1030bによってさらに増幅されて、I及びQベースバンド信号が得られ、それはベースバンドプロセッサ1060に供給される。I及びQベースバンド入力信号は、ベースバンドプロセッサ1060によってデジタイズ及び処理され復調及びデコードされ、送信されたデータをリカバーする。送信パスにおいて、ベースバンドプロセッサ1060は、送信されるデータを処理し、I及びQベースバンド出力信号を送信機1040に供給する。送信機1040内において、I及びQベースバンド出力信号は増幅器1042a及び1042bによって増幅され、ロウパスフィルタ1044a及び1044bによってフィルタされ、増幅器1046a及び1046bによってさらに増幅されて、I及びQ入力信号が得られる。I及びQ入力信号は、ミキサ1048a及び1048bによってベースバンドからRFにアップコンバートされ、加算器1050によって加算され、電力増幅器PA1052によって増幅されて、出力RF信号が得られ、それはRFユニットによってルートされ、アンテナ1012を介して送信される。ここで説明されるディスクリートタイムOTA及びスイッチドキャパシタ回路は、図10内の種々の回路ブロックに対して用いられるかもしれない。例えば、ディスクリートタイムOTA及び/又はスイッチドキャパシタ回路は、ロウパスフィルタ1028及び/又は1044をインプリメントするために用いられるかもしれない。ディスクリートタイムOTA及びスイッチドキャパシタ回路は、LO信号発生器1036及び/又は1056及び/又は図10内の他の回路ブロックに用いられるかもしれない。図10は、ダイレクトコンバージョンアーキテクチャを有する受信機1020及び送信機1040の例示的な設計を示し、それは1つのステージにおいてRF及びベースバンド間で信号を周波数変換する。受信機1020及び送信機1040はまた、複数のステージにおいてRF及びベースバンド間で信号を変換するスーパーヘテロダインアーキテクチャによってインプリメントされるかもしれない。一般に、受信機1020及び送信機1040の信号のコンディショニングは、1以上のステージの増幅器、フィルタ、ミキサ等によって実行されるかもしれない。回路ブロックは、図10に示された構成から異なってアレンジされるかもしれない。さらに、図10に示されていない他の回路ブロックが、送信機及び受信機の信号をコンディションするのに用いられるかもしれない。図10内のいくつかの回路ブロックはまた、排除されてもよい。受信機1020及び送信機1040の全部或いは一部は、1以上のアナログIC、RFICRFIC、ミックス信号IC等にインプリメントされるかもしれない。ベースバンドプロセッサ1060は、他の機能と同様にデータ送信及び受信に対する種々のプロセッシングユニットを含むかもしれない。ベースバンドプロセッサ1060は、受信機1020及び送信機1040内の種々の回路ブロックに対するコントロールを発生するかもしれない。メモリ1062は、無線デバイス1000に対するプログラムコード及びデータを記憶するかもしれず、ベースバンドプロセッサ1060内にあってもよいし図10に示されるように、ベースバンドプロセッサ1060外にあってもよい。ベースバンドプロセッサ1060は、1以上の特定用途向けICASIC及び/又は他のICにインプリメントされてもよい。例示的な設計において、装置は、例えば図1に示されるように、クロックトコンパレータ及び出力回路を含んでいてもよい。クロックトコンパレータは、入力電圧を受け取り、デジタルコンパレータ出力を供給するかもしれない。出力回路は、クロックトコンパレータに結合されるかもしれず、デジタルコンパレータ出力を受け取って出力パルスを供給するかもしれない。クロックトコンパレータ及び出力回路は、OTA或いはいくつかの他の回路をインプリメントするかもしれない。本装置は、無線デバイス、エレクトロニックデバイス、集積回路等であるかもしれない。例示的な設計において、出力回路は、入力電圧の符号の変化入力電圧のゼロクロスを検出するかもしれず、図3に示されるように、入力電圧の符号の変化が検出されたときに、電流パルスの振幅を減少させるかもしれない。出力回路は、最小振幅に達するまで或いは他の終了条件が現れるまで、電流パルスの振幅を減少させ続けるかもしれない。出力回路は、入力電圧の符号の変化が検出されたときに、幾何学的なステップ例えば、2分の1によって、リニアなステップ例えば、固定量によって、或いは他の方法において、電流パルスの振幅を減少させるかもしれない。出力回路は、デジタルコンパレータ出力に基づいて入力電圧の極性を決定するかもしれず、入力電圧とは逆の極性を有する電流パルスを発生するかもしれない。例示的な設計において、クロックトコンパレータは、例えば図4に示されるように、少なくとも1つの増幅器ステージ及びラッチを含むかもしれない。増幅器ステージは、直列に結合されてもよく、入力電圧を受け取って増幅された電圧を供給してもよい。ラッチは、最後の増幅器ステージに結合されてもよく、増幅された電圧を受けてデジタルコンパレータ出力を供給してもよい。他の例示的な設計において、クロックトコンパレータは、ラッチを備え、増幅器ステージを備えていなくてもよい。いずれの例示的な設計においても、ラッチは入力電圧の符号を検出するかもしれず、入力電圧の符号が正であれば、第1のコンパレータ出力信号例えば、COMPP信号をアサートし、入力電圧の符号が負であれば、第2のコンパレータ出力信号例えば、COMPN信号をアサートする。デジタルコンパレータ出力は、第1及び第2のコンパレータ出力信号を備えるかもしれない。ラッチは、コンパレータクロックによってイネーブル及びディセーブルになるかもしれない。クロックトコンパレータは、コンパレータクロックの指示された部分の最中に例えば、立ち上がりエッジで、入力電圧を検出するかもしれず、出力回路は、クロックトコンパレータによる入力電圧の検出の後に、電流パルスを供給するかもしれない。例示的な設計において、出力回路は、例えば図1に示されるように、コントロールロジック及び出力ドライバを含んでいるかもしれない。コントロールロジックは、クロックトコンパレータからデジタルコンパレータ出力を受け取るかもしれず、デジタルコントロール信号例えば、NEG、/NEG、POS及び/POS信号を供給するかもしれない。出力ドライバは、コントロールロジックに結合されるかもしれず、デジタルコントロール信号を受け取って電流パルスを供給するかもしれない。コントロールロジックは、図6に示されるように、デジタルコンパレータ出力及び他の信号に基づいて、コンパレータクロックを発生するかもしれない。コントロールロジックは、例えば図7に示されるように、入力電圧の符号の変化に基づいて、電流パルスの振幅を調整するかもしれない。例示的な設計において、出力ドライバは、例えば図9に示されるように、並列に結合された複数の出力ステージを含むかもしれない。各出力ステージは、コントロールロジックからデジタルコントロール信号のそれぞれのセットを受け取るかもしれず、デジタルコントロール信号のセットによってイネーブルにされたときに電流パルスを供給するかもしれない。複数の出力ステージは、異なったサイズのトランジスタによってインプリメントされるかもしれず、それはイネーブルのときに異なった量の電流を供給するかもしれない。或いは、複数の出力ステージは、等しいサイズのトランジスタによってインプリメントされるかもしれず、それはイネーブルのときに等しい量の電流を供給するかもしれない。他の例示的な設計において、装置は、例えば図2Aに示されるように、少なくとも1つのキャパシタ、ディスクリートタイムOTA、及び複数のスイッチを備えたスイッチドキャパシタ回路を含んでいるかもしれない。キャパシタは、電流を充電及び放電するかもしれない。ディスクリートタイムOTAは、入力電圧を受けて電流パルスを供給するかもしれない。スイッチは、キャパシタを入力信号及びディスクリートタイムOTAに結合させるかもしれない。ディスクリートタイムOTAは、入力電圧の符号の変化を検出するかもしれず、入力電圧の符号の変化が検出されたときに電流パルスの振幅を減少させるかもしれない。ディスクリートタイムOTAは、入力電圧の極性を決定するかもしれず、入力電圧と逆の極性を有する電流パルスを発生するかもしれない。ディスクリートタイムOTAは、例えば図1に示されるように、クロックトコンパレータ及び出力回路によってインプリメントされるかもしれない。スイッチドキャパシタ回路は、ロウパスフィルタ、積分器、或いは他の回路をインプリメントするかもしれない。図11は、ディスクリートタイムOTAを動作させるプロセス1100の例示的な設計を示している。入力電圧が増幅されて増幅された電圧が得られるかもしれないブロック1112。増幅された電圧がラッチされ、デジタルコンパレータ出力が得られるかもしれないブロック1114。電流パルスが、デジタルコンパレータ出力に基づいて発生するかもしれないブロック1116。例示的な設計において、入力電圧は、デジタルコンパレータ出力に基づいて第1の極性を有するように決定されるかもしれない。第1の極性とは逆の第2の極性を有する電流パルスが発生するかもしれない。入力電圧の符号の変化が検出されるかもしれないブロック1118。電流パルスの振幅が、入力電圧の符号の変化が検出されたときに減少するかもしれないブロック1120。コンパレータクロックが、デジタルコンパレータ出力に基づいて発生するかもしれない。入力電圧が増幅され、コンパレータクロックの指示された部分の最中に例えば、立ち上がりエッジでラッチされるかもしれず、電流パルスが、クロックトコンパレータによる入力電圧の検出の後に発生するかもしれない。スイッチドキャパシタ回路の少なくとも1つのキャパシタが、電流パルスによって充電又は放電するかもしれないブロック1122。ここで説明されるディスクリートタイムOTA及びスイッチドキャパシタ回路は、IC、アナログIC、RFIC、ミックス信号IC、ASIC、プリント回路基板PCB、エレクトロニクスデバイス、等によってインプリメントされるかもしれない。ディスクリートタイムOTA及びスイッチドキャパシタ回路は、CMOS、NMOS、PMOS、バイポーラジャンクショントランジスタBJT、バイポーラCMOSBiCMOS、シリコンゲルマニウムSiGe、ガリウムヒ素GaAs、等のような、種々のICプロセスによって製造されるかもしれない。ここで説明されるディスクリートタイムOTA及び/又はスイッチドキャパシタ回路をインプリメントする装置は、スタンドアロンデバイスであるかもしれず、ラージデバイスの一部であるかもしれない。デバイスは、iスタンドアロンIC、iiデータ及び/又はインストラクションを記憶するメモリICを含むかもしれない1以上のICのせセット、iiiRF受信機RFR或いはRF送信機/受信機RTRのようなRFIC、ivモバイルステーションモデムMSMのようなASIC、v他のデバイス内にエンベッドされるかもしれないモジュール、vi受信機、セルラーフォン、無線デバイス、ハンドセット、或いはモバイルユニット、vii等、であるかもしれない。1以上の例示的な設計において、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、或いはそれらの任意の組合せでインプリメントされるかもしれない。ソフトウェアでインプリメントされる場合、機能は、1以上の命令又はコードとしてコンピュータ可読媒体上に記憶するか、或いはコンピュータ可読媒体を介して伝達されるかもしれない。コンピュータ可読媒体は、コンピュータ記憶媒体と、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む通信媒体との両方を含む。記憶媒体は、コンピュータによってアクセスできる任意の利用可能な媒体であるかもしれない。限定ではなく例として、そのようなコンピュータ可読媒体は、RAM、ROM、EEPROM、CD-ROM、もしくは他の光学ディスク記憶、磁気ディスク記憶、もしくは他の磁気記憶デバイス、又は、命令もしくはデータ構造の形態の所望のプログラムコードを運搬または記憶するために使用でき、コンピュータによってアクセスできる他の任意の媒体を備えることができる。さらに、任意の接続は、コンピュータ可読媒体と適切に呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線DSL、又は赤外線、無線、及びマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、又は他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、DSL、又は赤外線、無線、及びマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。ここで使用されるディスクdisk及びディスクdiscは、コンパクトディスクCD、レーザディスク、光学ディスク、デジタル多用途ディスクDVD、フロッピー登録商標ディスク及びブルーレイディスクを含み、ディスクdiskは通常、データを磁気的に再生し、ディスクdiscは、データをレーザで光学的に再生する。上記の組合せもまた、コンピュータ可読媒体の範囲内に含めるべきである。開示の前述の説明は、当業者が本開示を実施または使用できるようにするために提供される。開示に対する種々の変更は、当業者に容易に明らかになり、ここで定義された包括的な原理は、本開示の範囲から逸脱することなく、他の変更に適用されるかもしれない。それ故、本開示は、ここで説明された例及び設計に限定されることは意図されておらず、ここで開示された原理および新規な特徴に一致する最も広い範囲で扱われるべきものである。"