"所定の周期を有する同期信号が外部から供給されるクロック端子と、該半導体装置を選択するチップ選択信号が外部から供給されるチップ選択端子と、前記チップ選択端子に接続され、前記チップ選択信号に基づいて第1の内部チップ選択信号を生成するチップ選択レシーバと、コマンド信号が外部から供給されるコマンド端子と、前記コマンド端子に接続され、第1の制御信号によって活性及び非活性が制御され、前記コマンド信号に基づいて第1の内部コマンド信号を生成するコマンドレシーバと、前記第1の内部チップ選択信号に前記同期信号に同期した第1のレイテンシを加えて第2の内部チップ選択信号を生成するとともに、前記第1のレイテンシよりも大きな第2のレイテンシの期間に亘って前記チップ選択信号が連続して前記チップ選択端子に供給されないことに対応して、前記第2のレイテンシ後に第2の制御信号を生成するレイテンシ制御回路と、前記第1の内部チップ選択信号に応答して前記第1の制御信号を活性化させ、前記第2の制御信号に応答して前記第1の制御信号を非活性化させるレシーバコントロール回路と、を備える半導体装置。前記レイテンシ制御回路は、前記第1の内部チップ選択信号の活性化に応答して前記同期信号をカウントすることにより前記第2の制御信号を生成するビットカウンタを含む、請求項1に記載の半導体装置。前記レイテンシ制御回路は、更に、前記ビットカウンタのカウント値が前記第2のレイテンシを示したことに応答して検知信号を出力する検知回路を含み、前記第2の制御信号は、前記検知信号に基づいて生成される、請求項2に記載の半導体装置。前記レイテンシ制御回路は、前記第2の内部チップ選択信号を生成するシフトレジスタ及び前記第2の制御信号を生成するビットカウンタを含む、請求項1に記載の半導体装置。前記ビットカウンタの入力ノードは、前記シフトレジスタを構成する複数のフリップフロップ回路のいずれかの出力ノードに接続されている、請求項4に記載の半導体装置。更に、前記第1及び第2の内部チップ選択信号のいずれか一方を選択し、第3の内部チップ選択信号として出力するセレクタを備える、請求項1乃至5のいずれか一項に記載の半導体装置。更に、前記第3の内部チップ選択信号に基づいて活性化され、前記第1の内部コマンド信号が示すコマンドの種類を判定するコマンドデコーダを備える、請求項6に記載の半導体装置。更に、アドレス信号が外部から供給されるアドレス端子と、前記アドレス端子に接続され、前記第1の制御信号によって活性及び非活性が制御され、前記アドレス信号に基づいて第1の内部アドレス信号を生成するアドレスレシーバと、前記第3の内部チップ選択信号に基づいて活性化され、前記第1の内部アドレス信号をラッチするアドレスラッチ回路と、を備える請求項6又は7に記載の半導体装置。前記半導体装置は、第1及び第2のモードを備え、前記セレクタは、前記第1のモードが選択されている場合には前記第1の内部チップ選択信号を選択し、前記第2のモードが選択されている場合には前記第2の内部チップ選択信号を選択する、請求項6乃至8のいずれか一項に記載の半導体装置。更に、前記第1及び第2の内部チップ選択信号のいずれか一方を選択し、第3の内部チップ選択信号として出力するセレクタと、前記第3の内部チップ選択信号に基づいて活性化され、前記第1の内部コマンド信号が示すコマンドの種類を判定することによって第2の内部コマンド信号を出力するコマンドデコーダと、前記第2の内部コマンド信号の出力を基準として、前記同期信号に同期した第3のレイテンシが経過した後に第3の内部コマンド信号を生成するレイテンシシフタと、を備える請求項1乃至5のいずれか一項に記載の半導体装置。更に、前記第1の制御信号及び前記同期信号が供給され、前記第1の制御信号が活性している期間、前記同期信号を内部同期信号として出力する同期制御回路を備え、前記レイテンシシフタは、前記内部同期信号に同期して前記第3の内部コマンド信号を生成する、請求項10に記載の半導体装置。前記第3のレイテンシは、前記コマンド端子にリードコマンドが供給された後、前記半導体装置が備えるデータ端子からデータが出力されるまでの期間を示すリードレイテンシ、及び前記コマンド端子にライトコマンドが供給された後、前記データ端子にデータが供給されるまでの期間を示すライトレイテンシの少なくともいずれか一方を示す、請求項10又は11に記載の半導体装置。前記リードレイテンシ及び前記ライトレイテンシの少なくともいずれか一方は、対応する前記リードコマンド及びライトコマンドが前記半導体装置へ先行して供給される付加的なレイテンシを示すアディティブレイテンシを含む、請求項12に記載の半導体装置。CALレイテンシと消費電力に関連して、チップ選択信号が活性化した後、CALレイテンシが経過した時点においてアドレスレシーバ及びコマンドレシーバをどのタイミングで非活性状態から活性状態に遷移させ、或いは、どのタイミングで活性状態から非活性状態に遷移させるかについては、レシーバの消費電力、レシーバの活性/非活性を制御する制御信号の消費電力、並びに、CALレイテンシの値との3者の関連が重要である。例えば、特許文献1においては、チップ選択信号が活性化してから1/2クロックサイクルが経過したタイミングでイネーブル信号を活性化させ、その後1クロックサイクルが経過したタイミングでイネーブル信号を非活性化させている。しかしながら、特許文献1に記載の半導体装置では、イネーブル信号がチップ選択信号と連動した波形となることから、チップ選択信号が短期間で何度も変化するとイネーブル信号も短期間で何度も変化することになり、イネーブル信号の充放電電流を含めた消費電力の低減効果が十分に得られない。イネーブル信号は、多くの数のアドレスレシーバ及びコマンドレシーバに供給される負荷が大きな半導体装置内の内部信号であるからである。本発明の一側面による半導体装置は、所定の周期を有する同期信号が外部から供給されるクロック端子と、該半導体装置を選択するチップ選択信号が外部から供給されるチップ選択端子と、前記チップ選択端子に接続され、前記チップ選択信号に基づいて第1の内部チップ選択信号を生成するチップ選択レシーバと、コマンド信号が外部から供給されるコマンド端子と、前記コマンド端子に接続され、第1の制御信号によって活性及び非活性が制御され、前記コマンド信号に基づいて第1の内部コマンド信号を生成するコマンドレシーバと、前記第1の内部チップ選択信号に前記同期信号に同期した第1のレイテンシを加えて第2の内部チップ選択信号を生成するとともに、前記第1のレイテンシよりも大きな第2のレイテンシの期間に亘って前記チップ選択信号が連続して前記チップ選択端子に供給されないことに対応して、前記第2のレイテンシ後に第2の制御信号を生成するレイテンシ制御回路と、前記第1の内部チップ選択信号に応答して前記第1の制御信号を活性化させ、前記第2の制御信号に応答して前記第1の制御信号を非活性化させるレシーバコントロール回路と、を備える。本発明の他の側面による半導体装置は、外部からコマンド端子に供給されるコマンド信号に基づいて内部コマンド信号を生成するコマンドレシーバと、外部からチップ選択端子に供給されるチップ選択信号に第1のレイテンシを加えて内部チップ選択信号を生成するとともに、前記チップ選択信号の活性化から前記コマンドレシーバを活性化させ、前記チップ選択信号の非活性化から同期信号を基準として前記第1のレイテンシよりも長い第2のレイテンシの期間に亘って前記チップ選択信号が連続して前記チップ選択端子に供給されないことに対応して、前記第2のレイテンシ後に前記コマンドレシーバを非活性化させる制御回路と、を備える。本発明による情報処理システムは、チップ選択信号及びコマンド信号を出力するコントローラと、前記チップ選択信号及び前記コマンド信号を受ける前記半導体装置と、を備え、前記半導体装置は、外部からコマンド端子に供給されるコマンド信号に基づいて内部コマンド信号を生成するコマンドレシーバと、外部からチップ選択端子に供給されるチップ選択信号に第1のレイテンシを加えて内部チップ選択信号を生成するとともに、前記チップ選択信号の活性化から前記コマンドレシーバを活性化させ、前記チップ選択信号の非活性化から同期信号を基準として前記第1のレイテンシよりも長い第2のレイテンシの期間に亘って前記チップ選択信号が連続して前記チップ選択端子に供給されないことに対応して、前記第2のレイテンシ後に前記コマンドレシーバを非活性化させる制御回路と、を備える。本発明によれば、チップ選択信号が短期間で何度も変化する場合であっても、コマンドレシーバの活性状態が維持される。これにより、コマンドレシーバの活性化と非活性化を頻繁に繰り返すことによる充放電電流が削減されることから、半導体装置の消費電力を低減することが可能となる。本発明の課題を解決する技術思想コンセプトの代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、チップ選択信号の活性化に応答してコマンドレシーバを非活性状態から活性状態に遷移させるとともに、CALレイテンシ第1のレイテンシよりも長い時間第2のレイテンシに亘ってチップ選択信号が非活性状態を維持したことを条件として、コマンドレシーバを活性状態から非活性状態に遷移させる。言い換えれば、半導体装置へ供給された一回目のチップ選択信号に対応する第2のレイテンシ期間に、2回目のチップ選択信号が供給されなかったつまり、チップ選択信号が非活性状態を維持したことを条件として、一回目のチップ選択信号に対応するコマンドレシーバの活性状態を非活性状態に遷移させる。これにより、チップ選択信号が短期間で何度も変化する場合であっても、コマンドレシーバの活性状態が維持されることから、コマンドレシーバの制御に伴う充放電電流が削減される。図1は、本発明の原理を説明するためのブロック図である。図1には、1個のコントローラ50と1個の半導体装置10からなる情報処理システムが示されている。図1に示す半導体装置10は、クロック同期型のDRAMなどの半導体メモリデバイスであり、メモリセルアレイ11を備えている。メモリセルアレイ11には、互いに交差する複数のワード線WLと複数のビット線BLが設けられており、それらの交点にメモリセルMCが配置されている。ワード線WLの選択はロウデコーダ12によって行われ、ビット線BLの選択はカラムデコーダ13によって行われる。ビット線BLは、センス回路14内の対応するセンスアンプSAにそれぞれ接続されており、カラムデコーダ13により選択されたビット線BLは、センスアンプSAを介してアンプ回路15に接続される。ロウデコーダ12、カラムデコーダ13、センス回路14及びアンプ回路15の動作は、アクセス制御回路20によって制御される。アクセス制御回路20には、端子21~24を介してアドレス信号ADD、コマンド信号CMD、チップ選択信号CS及びクロック信号CKなどが供給される。アクセス制御回路20は、これらの信号に基づいてロウデコーダ12、カラムデコーダ13、センス回路14、アンプ回路15及びデータ入出力回路30を制御する。具体的には、コマンド信号CMDがアクティブコマンドである場合、アドレス信号ADDはロウデコーダ12に供給される。これに応答して、ロウデコーダ12はアドレス信号ADDが示すワード線WLを選択し、これにより対応するメモリセルMCがそれぞれビット線BLに接続される。その後、アクセス制御回路20は、所定のタイミングでセンス回路14を活性化させる。一方、コマンド信号CMDがリードコマンド又はライトコマンドである場合、アドレス信号ADDはカラムデコーダ13に供給される。これに応答して、カラムデコーダ13はアドレス信号ADDが示すビット線BLをアンプ回路15に接続する。これにより、リード動作時においては、センスアンプSAを介してメモリセルアレイ11から読み出されたリードデータDQがアンプ回路15及びデータ入出力回路30を介してデータ端子31から外部に出力される。また、ライト動作時においては、データ端子31及びデータ入出力回路30を介して外部から供給されたライトデータDQが、アンプ回路15及びセンスアンプSAを介してメモリセルMCに書き込まれる。図1に示すように、アクセス制御回路20には、アドレスレシーバ90a、コマンドレシーバ90b、レイテンシ制御回路100、レシーバコントロール回路200が含まれている。アドレスレシーバ90aは、アドレス端子21を介してコントローラ50から供給されるアドレス信号ADDを受け付ける回路である。アドレス信号ADDは複数のビットで構成され、アドレス端子21及びアドレスレシーバ90aのそれぞれは、複数のビットに対応して複数備えられる。コマンドレシーバ90bは、コマンド端子22を介してコントローラ50から供給されるコマンド信号CMDを受け付ける回路である。コマンド信号CMDは複数のビットで構成され、コマンド端子22及びコマンドレシーバ90bのそれぞれは、複数のビットに対応して複数備えられる。アドレスレシーバ90a及びコマンドレシーバ90bは、イネーブル信号RENに基づいて活性化される。したがって、イネーブル信号RENが非活性状態である場合にはアドレスレシーバ90a及びコマンドレシーバ90bも非活性化され、これにより消費電力が削減される。本発明においては、イネーブル信号RENを第1の制御信号と呼ぶことがある。レイテンシ制御回路100は、チップ選択端子23を介してコントローラ50から供給されるチップ選択信号CSを受け、これを予め定められたレイテンシだけ遅延させる回路である。レイテンシ制御回路100による遅延動作は、クロック信号CKに同期して行われる。クロック信号CKは、所定の周期を有する同期信号であり、クロック端子24を介してコントローラ50から供給される。レイテンシ制御回路100は2種類の遅延動作を実行する。1つ目の動作は、チップ選択信号CSが活性化した後、第1のレイテンシが経過したことに応答してアドレスレシーバ90a及びコマンドレシーバ90bから出力される内部アドレス信号や内部コマンド信号を有効化する動作である。2つ目の動作は、チップ選択信号CSが活性化した後、第1のレイテンシよりも長い第2のレイテンシに亘ってチップ選択信号CSが非活性状態を維持したことに応答して、レシーバコントロール回路200をリセットする動作である。本発明においては、第1のレイテンシを第1の時間と呼ぶことがある。レシーバコントロール回路200は、チップ選択信号CSの活性化に応答してセットされ、セット状態である場合にはイネーブル信号RENを活性化させる。そして、チップ選択信号CSが活性化した後、上記の第2のレイテンシが経過したことに応答してレシーバコントロール回路200がリセットされ、これによりイネーブル信号RENが非活性化される。これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図1に示す電源回路40によって生成される。電源回路40は、電源端子41,42を介してそれぞれ供給される外部電位VDD及び接地電位VSSを受け、これらに基づいて内部電圧VPP,VPERI,VARYなどを生成する。内部電位VPPは外部電位VDDを昇圧することによって生成され、内部電位VPERI,VARYは外部電位VDDを降圧することによって生成される。内部電圧VPPは、主にロウデコーダ12において用いられる電圧である。ロウデコーダ12は、アドレス信号ADDに基づき選択したワード線WLをVPPレベルに駆動し、これによりメモリセルMCに含まれるセルトランジスタを導通させる。内部電圧VARYは、主にセンス回路14において用いられる電圧である。センス回路14が活性化すると、ビット線対の一方をVARYレベル、他方をVSSレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧VPERIは、アクセス制御回路20などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧VDDよりも電圧の低い内部電圧VPERIを用いることにより、半導体装置10の低消費電力化が図られている。一方、コントローラ50は、出力回路60及びデータ処理回路70を備えている。出力回路60は、端子61~64を介してアドレス信号ADD、コマンド信号CMD、チップ選択信号CS及びクロック信号CKを半導体装置10に供給するための回路である。また、データ処理回路70は、データ端子71を介して入出力されるリードデータDQ及びライトデータDQを処理する回路である。コントローラ50は、半導体装置10にアクセスする際、チップ選択信号CSを活性化させてから第1のレイテンシが経過した後に、アドレス信号ADD及びコマンド信号CMDを供給する。以上により、コントローラ50からアドレス信号ADD及びコマンド信号CMDが供給されない期間においては、半導体装置10に設けられたアドレスレシーバ90a及びコマンドレシーバ90bが非活性化されることから、これらレシーバ90a,90bによる消費電力が削減される。しかも、チップ選択信号CSが活性化してから第1のレイテンシが経過した後、直ちにアドレスレシーバ90a及びコマンドレシーバ90bが非活性化されるのではなく、第1のレイテンシよりも長い第2のレイテンシが経過してからアドレスレシーバ90a及びコマンドレシーバ90bが非活性化されることから、チップ選択信号CSの活性化及び非活性化が短期間で何度も繰り返される場合であっても、これらレシーバ90a,90bの活性状態が維持される。これにより、チップ選択信号CSの活性化及び非活性化が短期間で何度も繰り返される場合であっても、レシーバ90a,90bの制御に伴う大きな負荷を有するイネーブル信号RENの充放電電流を削減することが可能となる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図2は、本発明の好ましい第1の実施形態による半導体装置10aを示すブロック図であり、主に図1に示したアクセス制御回路20に属する回路ブロックを詳細に示している。図2に示すように、アクセス制御回路20にはアドレスレシーバ90a及びコマンドレシーバ90bの他に、チップ選択レシーバ91及びクロックレシーバ92を備える。チップ選択レシーバ91は、コントローラ50から供給されるチップ選択信号CSを受けて、内部チップ選択信号ICS1を生成する。また、クロックレシーバ92は、コントローラ50から供給されるクロック信号CKを受けて、内部クロック信号ICLKを生成する。内部チップ選択信号ICS1及び内部クロック信号ICLKは、レイテンシ制御回路100に供給される。図3は、レイテンシ制御回路100の回路図である。図3に示すように、レイテンシ制御回路100は、縦続接続された3段のフリップフロップ回路FF1~FF3からなるシフトレジスタ110を有している。初段のフリップフロップ回路FF1には内部チップ選択信号ICS1が供給され、最終段のフリップフロップ回路FF3からは内部チップ選択信号ICS2が出力される。これらフリップフロップ回路FF1~FF3の動作は内部クロック信号ICLKに同期するため、シフトレジスタ110は内部チップ選択信号ICS1が活性化した後、3クロックサイクル後に内部チップ選択信号ICS2を出力することになる。シフトレジスタ110の段数は上述した第1のレイテンシに相当する。内部チップ選択信号ICS2は、セレクタ141の一方の入力ノードに供給される。尚、図3においては、第1のレイテンシが3クロックサイクルである場合を示しているが、第1のレイテンシが固定的である必要はなく、第1のレイテンシの数はモード設定によって可変とすることが好ましい。モード設定は、図2に示すモードレジスタ25に所定のモード信号を設定することにより行う。モードレジスタ25の設定値には、CALレイテンシ動作を有効とするか無効とするかの設定値も含まれる。CALレイテンシ動作を有効とする動作モードCALONモードが設定されている場合にはモード信号CALENが例えばハイレベルに活性化し、CALレイテンシ動作を無効とする動作モードCALOFFモードが設定されている場合にはモード信号CALENが例えばローレベルに非活性化する。レイテンシ制御回路100は、さらにビットカウンタ120を備えている。ビットカウンタ120は、内部クロック信号ICLKに同期してカウントダウン動作を行う回路であり、そのカウント値COUNTはORゲート回路からなる検知回路G0に供給される。ビットカウンタ120にはカウント値COUNTを初期値にセットするセットノードsetが設けられており、セットノードsetがハイレベルに活性化されるとカウント値COUNTは最大値にプリセットされる。図3に示すように、ビットカウンタ120のセットノードsetには、フリップフロップ回路FF1の出力信号CALm2が供給されている。このことは、内部チップ選択信号ICS1が活性化すると、1クロックサイクル後にビットカウンタ120が最大値にプリセットされることを意味する。検知回路G0は、ビットカウンタ120のカウント値COUNTが最小値に達したことを検出する回路である。本例ではカウント値COUNTが3ビットのバイナリ信号であり、したがって、最大値111=7から7回カウントダウンされると、最小値である000=0に到達する。つまり、内部チップ選択信号ICS1が活性化してから合計で8クロックサイクルが経過すると、検知回路G0の出力信号RSTaがハイレベルに活性化する。但し、内部チップ選択信号ICS1が活性化してから8クロックサイクル以内に再び内部チップ選択信号ICS1が活性化された場合には、カウント値COUNTが最大値に戻るため、最後に内部チップ選択信号ICS1が活性化した後、8クロックサイクル連続で内部チップ選択信号ICS1が活性化しなかったことを条件として出力信号RSTaがローレベルに活性化することになる。当該クロック数は、上述した第2のレイテンシに相当する。本発明においては、第2のレイテンシチップ選択信号CSが非活性化してからイネーブル信号RENがローレベルに非活性化するまでの時間を第2の時間と呼ぶことがある。図3においては、第2のレイテンシが8クロックサイクルである場合を示しているが、本発明がこれに限定されるものではない。しかしながら、第2のレイテンシの長さは、少なくとも第1のレイテンシよりも長い必要がある。これは、第2のレイテンシが第1のレイテンシよりも短いと、アドレス信号ADDやコマンド信号CMDが入力されるタイミングでレシーバ90a,90bが非活性化されてしまうからである。検知回路G0の出力信号RSTaは、パルス生成回路130に供給される。パルス生成回路130は、検知回路G0の出力信号RSTaがハイレベルからローレベルに変化したことに応答してワンショットパルスであるリセット信号RSTを活性化させる回路である。本発明においては、リセット信号RSTを第2の制御信号と呼ぶことがある。第2の制御信号は、レシーバコントロール回路200に供給される。図4は、レシーバコントロール回路200の回路図である。図4に示すように、レシーバコントロール回路200はSRラッチ回路Lを備えている。SRラッチ回路LのセットノードSには、モード信号CALENの反転信号と内部チップ選択信号ICS1を受けるNORゲート回路G1の出力が供給される。また、SRラッチ回路LのリセットノードRにはリセット信号RSTの反転信号が供給される。かかる構成により、モード信号CALENがハイレベルに活性化している状態、つまり、CALONモードに設定されている場合において、内部チップ選択信号ICS1が活性化すると、イネーブル信号RENは直ちにハイレベルに活性化する。本発明においては、チップ選択信号CSが活性化してからイネーブル信号RENがハイレベルに活性化するまでの時間を第3の時間と呼ぶことがある。その後、リセット信号RSTが活性化すると、イネーブル信号RENはローレベルに非活性化する。リセット信号RSTが活性化するタイミングについては、図3を用いて説明したとおりである。一方、モード信号CALENがローレベルに非活性化している場合、つまり、CALOFFモードに設定されている場合には、イネーブル信号RENは常にハイレベルに活性化される。イネーブル信号RENは、図2に示すレシーバ90に供給される。レシーバ90は、アドレスレシーバ90a及びコマンドレシーバ90bを含む回路ブロックである。レシーバ90は、イネーブル信号RENがハイレベルである期間に活性化され、イネーブル信号RENがローレベルになると非活性化される。これに対し、チップ選択信号CSを受けるチップ選択レシーバ91については常時活性化される。図2に示すように、内部チップ選択信号ICS1と、レイテンシ制御回路100を通過した内部チップ選択信号ICS2は、セレクタ141に供給される。セレクタ141は、内部チップ選択信号ICS1及びICS2のいずれかをモード信号CALENに基づいて選択し、これを内部チップ選択信号ICS3として回路ブロック80に供給する。具体的には、モード信号CALENがローレベルに非活性化している場合、つまり、CALOFFモードに設定されている場合には内部チップ選択信号ICS1が選択され、モード信号CALENがハイレベルに活性化している場合、つまり、CALONモードに設定されている場合には内部チップ選択信号ICS2が選択される。回路ブロック80は、アドレスラッチ回路80a及びコマンドデコーダ80bを含み、内部チップ選択信号ICS3が活性化している場合に内部アドレス信号IADD1及び内部コマンド信号ICMD1を有効化する。内部アドレス信号IADD1とは、アドレスレシーバ90aの出力信号である。また、内部コマンド信号ICMD1とは、コマンドレシーバ90bの出力信号である。アドレスラッチ回路80aは、内部チップ選択信号ICS3が活性化している場合、アドレスレシーバ90aから出力される内部アドレス信号IADD1をラッチし、内部アドレス信号IADD2として出力する。また、コマンドデコーダ路80bは、内部チップ選択信号ICS3が活性化している場合、コマンドレシーバ90bから出力される内部コマンド信号ICMD1をデコードし、内部コマンド信号ICMD2として出力する。アドレスラッチ回路80aにラッチされた内部アドレス信号IADD2は、内部コマンド信号ICMD2の内容に応じて、ロウデコーダ12、カラムデコーダ13又はモードレジスタ25などに供給される。図5は、コマンドデコーダ80bの動作を説明するための真理値表の一例である。図5に示す例では、チップ選択信号CS及びコマンド信号CMDの組み合わせによって生成される内部コマンドには、DESELコマンド、NOPコマンド、アクティブコマンドIACT、プリチャージコマンドIPRE、ライトコマンドIWR1、リードコマンドIRD1、モードレジスタセットコマンドMRSが含まれる。DESELコマンドは、チップ選択信号CSが非活性状態である場合に生成されるコマンドである。DESELコマンドが発行されると、アクセス制御回路20はコマンド信号CMDの組み合わせによって生成されるDESELコマンド以外の内部コマンドを認識しない。言い換えれば、DESELコマンド以外の内部コマンドの新たな生成をプリベントする。よって、アクセス制御回路20は、後段の回路ロウデコーダ12等に新たなコマンド新たな制御を発行しない。故に、後段の回路は、直前のコマンドに対応する状態を維持する。NOPコマンドは、チップ選択信号CSは活性状態であるものの、コマンド信号CMDを構成する各ビットACT,RAS,CAS,WEが全てローレベルである場合に生成されるコマンドである。NOPコマンドが発行された場合も、アクセス制御回路20は、後段の回路ロウデコーダ12等に新たなコマンド新たな制御を発行しない。故に、後段の回路は、直前のコマンドに対応する状態を維持する。図5から理解できるように、DESELコマンドは、NOPコマンドの上位のコマンドである。アクティブコマンドIACT、ライトコマンドIWR1、リードコマンドIRD1が発生した場合の動作については上述の通りであり、それぞれロウアクセス、ライトアクセス、リードアクセスが行われる。プリチャージコマンドIPREは、アクティブコマンドIACTによって活性化されたメモリセルアレイ11を非活性化させるためのコマンドである。また、モードレジスタセットコマンドMRSは、モードレジスタ25の設定値を書き換えるための内部コマンドである。以上が第1の実施形態による半導体装置10aの構成である。次に、本実施形態による半導体装置10aの動作について説明する。図6は、本実施形態による半導体装置10aの動作を説明するためのタイミング図であり、CALONモードにおける動作が示されている。図6に示すように、CALONモードに設定されている場合は、コントローラ50からチップ選択信号CSが発行されるタイミングと、コマンド信号CMD及びアドレス信号ADDが発行されるタイミングは同時ではなく、チップ選択信号CSが発行されてから第1のレイテンシが経過した後にコマンド信号CMD及びアドレス信号ADDが発行される。図6には、第1のレイテンシが3クロックサイクルに設定されている場合を例示している。図6に示すように、時刻t11にてチップ選択信号CSが発行されると、内部チップ選択信号ICS1がハイレベルに変化するため、イネーブル信号RENがハイレベルに活性化する。これにより、非活性化されていたアドレスレシーバ90a及びコマンドレシーバ90bが活性化され、アドレス信号ADD及びコマンド信号CMDの受信が可能となる。但し、これらレシーバ90a,90bの入力初段を非活性状態から活性状態に変化させるためにはある程度の時間が必要である。図6においてイネーブル信号RENの変化を緩やかとしているのは、これを意味している。レシーバ90a,90bに含まれる入力初段の数は、アドレス端子21及びコマンド端子22の数に等しく約20個程度存在するため、オフ状態であるこれら入力初段をオン状態に切り替えるためには、当該回路を構成するゲート電極を全て充電する必要があり、比較的大きな充放電電流が発生するからである。このことは、レシーバ90a,90bを非活性状態から活性状態に切り替える際、或いは、活性状態から非活性状態に切り替える際には、ある程度大きな電力が消費されることを意味する。内部チップ選択信号ICS1は、レイテンシ制御回路100に含まれるフリップフロップ回路FF1~FF3を経由し、3クロックサイクル後に内部チップ選択信号ICS2として出力される。内部チップ選択信号ICS2が活性化するタイミングは、コントローラ50からコマンド信号CMD及びアドレス信号ADDが発行されるタイミングと同期しており、これにより、当該コマンド信号CMD及びアドレス信号ADDがアドレスラッチ回路80a及びコマンドデコーダ80bによって処理される。図6においては、時刻t11に対応するコマンドやアドレスをAと表記している。一方、フリップフロップ回路FF1の出力信号CAL2mが活性化すると、ビットカウンタ120のカウント値COUNTが最大値=7にプリセットされる。ビットカウンタ120のカウント値COUNTは、内部クロック信号ICLKに同期してカウントダウンされる。しかしながら、図6に示す例では、ビットカウンタ120のカウント値COUNTが0に到達する前の時刻t12において再びチップ選択信号CSが活性化している。時刻t12は、時刻t11から7クロックサイクルが経過したタイミングである。このため、ビットカウンタ120のカウント値COUNTは0に到達する前に、最大値=7に戻されるため、この時点ではリセット信号RSTは活性化しない。図6に示す例では、時刻t12から2クロックサイクル後の時刻t13においてもチップ選択信号CSが活性化している。時刻t12及び時刻t13にて入力されたチップ選択信号CSに基づく動作は、時刻t11にて入力されたチップ選択信号CSに基づく動作と同じである。したがって、この間イネーブル信号RENはハイレベルを保持し続け、アドレス信号ADD及びコマンド信号CMDの受信が可能となる。図6においては、時刻t12、t13に対応するコマンドやアドレスをそれぞれB,Cと表記している。そして、時刻t13から8クロックサイクルが経過すると、ビットカウンタ120のカウント値COUNTが0に到達し、これによりリセット信号RSTが活性化する。これに応答してレシーバコントロール回路200に含まれるSRラッチ回路Lがリセットされるため、イネーブル信号RENはローレベルに非活性化する。この時点においては、少なくとも8クロックサイクルに亘ってチップ選択信号CSが活性化してないことが保証されるため、コントローラ50からアドレス信号ADD及びコマンド信号CMDが供給されることはない。このように、本実施形態による半導体装置10aは、チップ選択信号CSが活性化してから第1のレイテンシが経過した後、すぐにアドレスレシーバ90a及びコマンドレシーバ90bを非活性化させるのではなく、第1のレイテンシよりも長い第2のレイテンシの経過を待ってアドレスレシーバ90a及びコマンドレシーバ90bを非活性化させていることから、チップ選択信号CSの活性化及び非活性化が短期間で何度も繰り返される場合であっても、レシーバ90a,90bが活性状態に維持される。これにより、レシーバ90a,90bの制御に伴う充放電電流を削減することが可能となる。しかも、チップ選択信号CSが活性化した後、第1のレイテンシの経過を待つことなく直ちにアドレスレシーバ90a及びコマンドレシーバ90bを活性化させていることから、レシーバ90a,90bの活性化に時間がかかる場合であっても、アドレス信号ADD及びコマンド信号CMDを正しく受信することが可能となる。次に、本発明の第2の実施形態について説明する。図7は、本発明の好ましい第2の実施形態による半導体装置10bを示すブロック図であり、主に図1に示したアクセス制御回路20に属する回路ブロックを詳細に示している。図7に示すように、本実施形態においては、レイテンシシフタ310と、NDゲート回路からなる同期制御回路320とが追加されている点において、図2に示した半導体装置10aと相違している。その他の点については図2に示した半導体装置10aと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。レイテンシシフタ310は、コマンドデコーダ80bによって生成される内部コマンド信号ICMD2のうち、カラム系のコマンドライトコマンドやリードコマンドのレイテンシをカウントするカウンタである。レイテンシシフタ310は、カラム系の内部コマンド信号ICMD2を所定のレイテンシだけカウントした後、内部コマンド信号ICMD3として出力する。レイテンシシフタ310がカウントするレイテンシとしては、ライトコマンドに対するレイテンシであるライトレイテンシWLや、リードコマンドに対するレイテンシであるリードレイテンシRLが挙げられる。ライトレイテンシWLとは、コントローラ50からライトコマンドが発行された後、最初のライトデータDQが入力されるまでのレイテンシを指す。ライトコマンドの発行タイミングは、本来の発行タイミングよりもアディティブレイテンシAL分だけ先行して発行されることがある。したがって、ライトコマンドの本来の発行タイミングから最初のライトデータDQが入力されるまでのレイテンシをCASライトレイテンシCWLとした場合、ライトレイテンシWL=ALCWLで定義される。また、リードレイテンシRLとは、コントローラ50からリードコマンドが発行された後、最初のリードデータDQが出力されるまでのレイテンシを指す。リードコマンドの発行タイミングは、本来の発行タイミングよりもアディティブレイテンシAL分だけ先行して発行されることがある。したがって、リードコマンドの本来の発行タイミングから最初のリードデータDQが出力されるまでのレイテンシをCASレイテンシCLとした場合、リードレイテンシRL=ALCLで定義される。ライトレイテンシWL、リードレイテンシRL及びアディティブレイテンシALは、コントローラ50が半導体装置10に予め発行し、半導体装置10は、図2に示すモードレジスタ25にライトレイテンシWL、リードレイテンシRL及びアディティブレイテンシALのそれぞれの値をストアする。レイテンシシフタ310の動作は、同期制御回路320から出力される内部クロック信号ICLK2に同期して行われる。同期制御回路320は、内部クロック信号ICLKとイネーブル信号RENを受ける2入力のANDゲート回路であり、したがってイネーブル信号RENがハイレベルに活性化している期間だけクロッキングされる。本実施形態においては、第2のレイテンシがライトレイテンシWL及びリードレイテンシRL以上に設定される。図8は、本実施形態による半導体装置10bの動作を説明するためのタイミング図であり、CALONモードにおける動作が示されている。本例においては、ビットカウンタ120のカウント値COUNTが最大値=11にプリセットされる。図8に示すように、時刻t21にてチップ選択信号CSが発行されると、内部チップ選択信号ICS1がハイレベルに変化し、イネーブル信号RENがハイレベルに活性化する。これにより、非活性化されていたアドレスレシーバ90a及びコマンドレシーバ90bが活性化され、アドレス信号ADD及びコマンド信号CMDの受信が可能となる。この点は、第1の実施形態と同様である。イネーブル信号RENがハイレベルに活性化すると、内部クロック信号ICLK2のクロッキングが開始される。内部クロック信号ICLK2がクロッキングされると、レイテンシシフタ310が動作可能な状態となる。そして、チップ選択信号CSが活性化してから3クロックサイクルが経過すると、コントローラ50からコマンド信号CMD及びアドレス信号ADDが発行される。本例では、コントローラ50から発行されたコマンド信号CMDがライトコマンドである場合を示している。かかるコマンド信号CMDはコマンドレシーバ90bによって受け付けられ、且つ、コマンドデコーダ80bによってデコードされて内部コマンド信号ICMD2となる。内部コマンド信号ICMD2は、レイテンシシフタ310に入力される。この時点においては、レイテンシシフタ310が動作可能な状態となっている。このため、レイテンシシフタ310に入力された内部コマンド信号ICMD2は、レイテンシシフタ310によってライトレイテンシWL分の遅延が与えられた後、内部コマンド信号ICMD3として出力される。本発明においては、レイテンシシフタ310によって与えられるライトレイテンシWLやリードレイテンシRLを示すレイテンシを第3のレイテンシと呼ぶことがある。そして、時刻t21から12クロックサイクルが経過すると、ビットカウンタ120のカウント値COUNTが0に到達し、イネーブル信号RENがローレベルに非活性化する時刻t22。これに応答して内部クロック信号ICLK2のクロッキングも停止する。この時点においては、少なくとも12クロックサイクルに亘ってチップ選択信号CSが活性化してないため、レイテンシシフタ310にコマンドが貯留されていないことが保証される。これは、第2のレイテンシがライトレイテンシWL及びリードレイテンシRL以上に設定されているからである。尚、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。このように、本実施形態による半導体装置10bでは、イネーブル信号RENが非活性状態である期間において内部クロック信号ICLK2のクロッキングを停止していることから、コマンドがレイテンシシフタ310に貯留されていない期間において無駄なクロッキングが行われない。これにより、上述した第1の実施形態による効果に加え、消費電力をより低減することが可能となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、本願のメモリセルは、揮発性、不揮発性、及びそれらの混合でも構わない。また、本願の技術思想は、信号伝送回路を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、論理ゲート等を構成するトランジスタとして電界効果トランジスタFieldEffectTransistorFETを用いる場合、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETを用いることができる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。さらに、本発明による情報処理システムは、以下の特徴を有している。[付記1]外部からコマンド端子に供給されるコマンド信号に基づいて内部コマンド信号を生成するコマンドレシーバと、外部からチップ選択端子に供給されるチップ選択信号に第1のレイテンシを加えて内部チップ選択信号を生成するとともに、前記チップ選択信号の活性化から前記コマンドレシーバを活性化させ、前記チップ選択信号の非活性化から同期信号を基準として前記第1のレイテンシよりも長い第2のレイテンシの期間に亘って前記チップ選択信号が連続して前記チップ選択端子に供給されないことに対応して、前記第2のレイテンシ後に前記コマンドレシーバを非活性化させる制御回路と、を備える半導体装置。[付記2]前記制御回路は、前記チップ選択信号が供給された回数をカウントし、前記第2のレイテンシに関連するカウンタの値が所定の値に到達することに対応して前記コマンドレシーバを非活性させるビットカウンタを含む、付記1に記載の半導体装置。[付記3]更に、前記内部コマンド信号をデコードし、第1の内部コマンド信号を生成するコマンドデコーダと、前記チップ選択信号及び前記内部チップ選択信号のいずれか一方を選択し、前記コマンドデコーダに供給するセレクタと、を備える、付記1または2に記載の半導体装置。[付記4]更に、外部から供給されるアドレス信号に基づいて内部アドレス信号を生成するアドレスレシーバを備え、前記制御回路は、前記チップ選択信号の活性化から前記アドレスレシーバを活性化させ、前記第2のレイテンシの期間に亘って前記チップ選択信号が連続して前記チップ選択端子に供給されないことに対応して、前記第2のレイテンシ後に前記アドレスレシーバを非活性化させる、付記1乃至3のいずれかに記載の半導体装置。[付記5]更に、前記第1の内部コマンド信号を基準として、第3のレイテンシが経過した後に第2の内部コマンド信号を生成するレイテンシシフタ、を備える付記3に記載の半導体装置。[付記6]更に、前記コマンドレシーバの活性及び非活性を制御する第1の制御信号及び外部から供給される同期信号が供給され、前記第1の制御信号が活性している期間、前記同期信号を内部同期信号として出力する同期制御回路を備え、前記レイテンシシフタは、前記内部同期信号に同期して前記第2の内部コマンド信号を生成する、付記5に記載の半導体装置。[付記7]前記第3のレイテンシは、前記コマンド端子にリードコマンドが供給された後、前記半導体装置が備えるデータ端子からデータが出力されるまでの期間を示すリードレイテンシ、及び前記コマンド端子にライトコマンドが供給された後、前記データ端子にデータが供給されるまでの期間を示すライトレイテンシの少なくともいずれか一方を示す、付記5又は6に記載の半導体装置。[付記8]前記リードレイテンシ及び前記ライトレイテンシの少なくともいずれか一方は、対応する前記リードコマンド及びライトコマンドが前記半導体装置へ先行して供給される付加的なレイテンシを示すアディティブレイテンシを含む、付記7に記載の半導体装置。[付記9]チップ選択信号及びコマンド信号を出力するコントローラと、前記チップ選択信号及び前記コマンド信号を受ける前記半導体装置と、を備え、前記半導体装置は、外部からコマンド端子に供給されるコマンド信号に基づいて内部コマンド信号を生成するコマンドレシーバと、外部からチップ選択端子に供給されるチップ選択信号に第1のレイテンシを加えて内部チップ選択信号を生成するとともに、前記チップ選択信号の活性化から前記コマンドレシーバを活性化させ、前記チップ選択信号の非活性化から同期信号を基準として前記第1のレイテンシよりも長い第2のレイテンシの期間に亘って前記チップ選択信号が連続して前記チップ選択端子に供給されないことに対応して、前記第2のレイテンシ後に前記コマンドレシーバを非活性化させる制御回路と、を備える情報処理システム。[付記10]前記半導体装置は、更に、前記内部コマンド信号をデコードし、第1の内部コマンド信号を生成するコマンドデコーダと、前記チップ選択信号及び前記内部チップ選択信号のいずれか一方を選択し、前記コマンドデコーダに供給するセレクタと、を備える付記9に記載の情報処理システム。[付記11]前記半導体装置は、更に、外部から供給されるアドレス信号に基づいて内部アドレス信号を生成するアドレスレシーバを備え、前記制御回路は、前記チップ選択信号の活性化から前記アドレスレシーバを活性化させ、前記第2のレイテンシの期間に亘って前記チップ選択信号が連続して前記チップ選択端子に供給されないことに対応して、前記第2のレイテンシ後に前記アドレスレシーバを非活性化させる、を備える付記9に記載の情報処理システム。"