"少なくとも一部がチャネル領域として機能する第1導電型の半導体層と、前記チャネル領域を少なくとも囲み、前記半導体層の上部に活性領域を定義する素子分離絶縁膜と、前記活性領域の一方に設けられた第2導電型の第1主電極領域と、前記活性領域の他方に設けられた第2導電型の第2主電極領域と、前記活性領域の表面に設けられたゲート絶縁膜と、前記ゲート絶縁膜に接する多結晶シリコン層を含んで、前記ゲート絶縁膜の上に設けられ、前記第1主電極領域と前記第2主電極領域との間の前記チャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極とを備え、前記多結晶シリコン層が、平面パターン上、前記第1主電極領域及び前記第2主電極領域に接する領域の部分は第2導電型の第1多結晶シリコン領域であり、前記チャネル領域と前記素子分離絶縁膜との境界領域の上部となる部分の少なくとも一部は第1導電型の第2多結晶シリコン領域であることを特徴とする絶縁ゲート型半導体素子。前記ゲート電極が、前記多結晶シリコン層上に設けられたシリサイド膜を更に含むことを特徴とする請求項1に記載の絶縁ゲート型半導体素子。前記ゲート電極が、前記ゲート電極全体に電位を与えるコンタクトを前記シリサイド膜の上に設けていることを特徴とする請求項2に記載の絶縁ゲート型半導体素子。前記チャネル領域の中央の上部に前記第2多結晶シリコン領域が設けられるように、前記第2多結晶シリコン領域が、前記ゲート電極のゲート幅方向に沿って、前記チャネル領域と前記素子分離絶縁膜との一方の境界領域の上部から他方の境界領域の上部まで連続していることを特徴とする請求項1~3のいずれか1項に記載の絶縁ゲート型半導体素子。前記第1多結晶シリコン領域と前記第2多結晶シリコン領域との間の遷移領域となる第3多結晶シリコン領域が、前記ゲート幅方向に沿って存在することを特徴とする請求項4に記載の絶縁ゲート型半導体素子。前記チャネル領域の中央の上部に前記第1多結晶シリコン領域が設けられるように、前記第1多結晶シリコン領域が、前記ゲート電極のゲート長方向に沿って、前記第1主電極領域から前記第2主電極領域の上部まで連続していることを特徴とする請求項1~3のいずれか1項に記載の絶縁ゲート型半導体素子。前記第1多結晶シリコン領域と前記第2多結晶シリコン領域との間の遷移領域となる第3多結晶シリコン領域が、前記ゲート長方向に沿って存在することを特徴とする請求項6に記載の絶縁ゲート型半導体素子。前記第3多結晶シリコン領域が、第1導電型の不純物と第2導電型の不純物が添加された多結晶シリコン層の領域であることを特徴とする請求項5又は7に記載の絶縁ゲート型半導体素子。前記第3多結晶シリコン領域が、U字型をなして前記第1多結晶シリコン領域と前記第2多結晶シリコン領域との間に設けられていることを特徴とする請求項5~8のいずれか1項に記載の絶縁ゲート型半導体素子。前記第3多結晶シリコン領域が、バスタブ型をなして前記第1多結晶シリコン領域と前記第2多結晶シリコン領域との間に設けられていることを特徴とする請求項5~8のいずれか1項に記載の絶縁ゲート型半導体素子。少なくとも一部がチャネル領域として機能する第1導電型の半導体層、前記チャネル領域を少なくとも囲み、前記半導体層の上部に活性領域を定義する素子分離絶縁膜、前記活性領域の一方に設けられた第2導電型の第1主電極領域、前記活性領域の他方に設けられた第2導電型の第2主電極領域、前記活性領域の表面に設けられたゲート絶縁膜、前記ゲート絶縁膜に接する多結晶シリコン層を含んで、前記ゲート絶縁膜の上に設けられ、前記第1主電極領域と前記第2主電極領域との間の前記チャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極とを有する第1の絶縁ゲート型半導体素子と、該第1の絶縁ゲート型半導体素子が遮断時に、前記ゲート電極を前記半導体層と同じ電位に固定する第2の絶縁ゲート型半導体素子とを備え、前記多結晶シリコン層が、平面パターン上、前記第1主電極領域及び前記第2主電極領域に接する領域の部分は第2導電型の第1多結晶シリコン領域であり、前記チャネル領域と前記素子分離絶縁膜との境界領域の上部となる部分の少なくとも一部は第1導電型の第2多結晶シリコン領域であることを特徴とする絶縁ゲート型半導体集積回路。前記ゲート電極が、前記多結晶シリコン層上に設けられたシリサイド膜を更に含むことを特徴とする請求項11に記載の絶縁ゲート型半導体集積回路。前記ゲート電極が、前記ゲート電極全体に電位を与えるコンタクトを前記シリサイド膜の上に設けていることを特徴とする請求項12に記載の絶縁ゲート型半導体集積回路。前記チャネル領域の中央の上部に前記第2多結晶シリコン領域が設けられるように、前記第2多結晶シリコン領域が、前記ゲート電極のゲート幅方向に沿って、前記チャネル領域と前記素子分離絶縁膜との一方の境界領域の上部から他方の境界領域の上部まで連続していることを特徴とする請求項11~13のいずれか1項に記載の絶縁ゲート型半導体集積回路。前記第1多結晶シリコン領域と前記第2多結晶シリコン領域との間の遷移領域となる第3多結晶シリコン領域が、前記ゲート幅方向に沿って存在することを特徴とする請求項14に記載の絶縁ゲート型半導体集積回路。前記チャネル領域の中央の上部に前記第1多結晶シリコン領域が設けられるように、前記第1多結晶シリコン領域が、前記ゲート電極のゲート長方向に沿って、前記第1主電極領域から前記第2主電極領域の上部まで連続していることを特徴とする請求項11~13のいずれか1項に記載の絶縁ゲート型半導体集積回路。前記第1多結晶シリコン領域と前記第2多結晶シリコン領域との間の遷移領域となる第3多結晶シリコン領域が、前記ゲート長方向に沿って存在することを特徴とする請求項16に記載の絶縁ゲート型半導体集積回路。前記第3多結晶シリコン領域が、第1導電型の不純物と第2導電型の不純物が添加された多結晶シリコン層の領域であることを特徴とする請求項15又は17に記載の絶縁ゲート型半導体集積回路。前記第3多結晶シリコン領域が、U字型をなして前記第1多結晶シリコン領域と前記第2多結晶シリコン領域との間に設けられていることを特徴とする請求項15~18いずれか1項に記載の絶縁ゲート型半導体集積回路。前記第3多結晶シリコン領域が、バスタブ型をなして前記第1多結晶シリコン領域と前記第2多結晶シリコン領域との間に設けられていることを特徴とする請求項15~18のいずれか1項に記載の絶縁ゲート型半導体集積回路。しかしながら、図18に示したプレパルス印加法をCMOSイメージセンサの画素内の回路構成に適用しようとすると、以下に述べる重大な課題に直面する。図19に示すように、従来の4トランジスタ型CMOSイメージセンサの構成では、受光部Dphは通常埋め込みフォトダイオードで構成され、受光部Dphから電荷検出部FDへは転送トランジスタTTijにより信号電荷が転送される。電荷検出部FDは受光部から信号電荷が転送される前に、リセットトランジスタTRijにより電源電圧供給配線VDDの電圧にリセットされる。次いで、転送トランジスタTTijがオンとなり信号電荷が転送される。リセット後及び信号電荷転送後の電荷検出部FD部の電位は、増幅トランジスタTAijにより増幅され、選択トランジスタTSijを介して読み出し垂直信号線Bjへ読み出される。垂直信号線Bjには負荷トランジスタTLjが接続され、選択トランジスタTSijがオンのとき、増幅トランジスタTAijと負荷トランジスタTLjがソースフォロワを構成し、出力OUTを画素信号として得る。ここで、RTSノイズの主要発生源は増幅トランジスタTAijである。なぜなら、RTSノイズはゲート電圧のゆらぎとして表されるが、選択トランジスタTSijは十分オン状態導通状態でのリニア領域の動作でありゲート電圧の変動の影響は小さい。又、負荷トランジスタTLjは画素領域外なのでサイズを大きくでき、RTSノイズは十分に小さくできる。しかし増幅トランジスタTAijのゲートサイズは、電荷検出部FDでの電荷電圧変換ゲインを高めるためにも小さいのが望ましく、RTSノイズが大きくなる。図20に示すように、図19に示した従来の4トランジスタ型CMOSイメージセンサの構成にプレパルス印加法を適用した構成では、プレパルス印加の対象となるのは増幅トランジスタTAijであり、その電荷検出部FDにスイッチ素子TIijのドレイン電極側を接続し、ソース電極側は-1V程度の負電圧源NGVを接続する。RTSノイズ低減のためには、増幅トランジスタTAijがオンする直前までスイッチ素子TIijをオンし、電荷検出部FDに負電圧を印加する必要がある。しかし電荷検出部FDはp型半導体層11をアノード領域とする電荷蓄積ダイオードDACCのカソード領域を構成している。したがって、電荷検出部FDに-1V程度の負バイアスを印加すると電荷蓄積ダイオードDACCのpn接合に順方向電流が流れ、p型半導体層11に少数キャリアである電子が大量に注入される。p型半導体層11に注入された電子は拡散で周辺に広がり、間近にあるフォトダイオードDphへ流入し、大きな暗電流となる。即ち、使用不能状態となる。上記事情を鑑み、本発明は、RTSノイズを低減することが可能な絶縁ゲート型半導体素子、及びこの絶縁ゲート型半導体素子を用いた絶縁ゲート型半導体集積回路を提供することを目的とする。上記目的を達成するために、本発明の第1の態様は、少なくとも一部がチャネル領域として機能する第1導電型の半導体層と、チャネル領域を少なくとも囲み、半導体層の上部に活性領域を定義する素子分離絶縁膜と、活性領域の一方に設けられた第2導電型の第1主電極領域と、活性領域の他方に設けられた第2導電型の第2主電極領域と、活性領域の表面に設けられたゲート絶縁膜と、ゲート絶縁膜に接する多結晶シリコン層を含んで、ゲート絶縁膜の上に設けられ、第1主電極領域と第2主電極領域との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極とを備える絶縁ゲート型半導体素子であることを要旨とする。ここで第1主電極領域とは、MOSFETやMISFET等の絶縁ゲート型半導体素子のソース領域又はドレイン領域のいずれか一方を意味し、第2主電極領域とは、絶縁ゲート型半導体素子の第1主電極領域に対向するソース領域又はドレイン領域の他の一方を意味する。即ち、第1主電極領域がソース領域であれば、第2主電極領域はドレイン領域であり、第1主電極領域がドレイン領域であれば、第2主電極領域はソース領域である。又、第1導電型とは、p型又はn型のいずれか一方を意味し、第2導電型とは、第1導電型の反対導電型を意味する。即ち、第1導電型がp型であれば、第2導電型はn型であり、第1導電型がn型であれば、第2導電型はp型である。この第1の態様に係る絶縁ゲート型半導体素子においては、多結晶シリコン層が、平面パターン上、第1主電極領域及び第2主電極領域に接する領域の部分は第2導電型の第1多結晶シリコン領域であり、チャネル領域と素子分離絶縁膜との境界領域の上部となる部分の少なくとも一部は第1導電型の第2多結晶シリコン領域であることを特徴とする。この第1の態様に係る絶縁ゲート型半導体の構造によればゲート電極の直下のチャネル領域のポテンシャルが、第1主電極領域及び第2主電極領域に接する領域と、チャネル領域と素子分離絶縁膜との境界領域とで、異なる値を取ることができる。即ち、本発明の第1の態様に係る絶縁ゲート型半導体素子によれば、ゲート電極の直下のチャネル領域のポテンシャルが、第1主電極領域及び第2主電極領域に接する領域で深く、チャネル領域と素子分離絶縁膜との境界領域で浅くできる。したがって、第1の態様に係る絶縁ゲート型半導体素子を遮断状態とするときに、ゲート電極を半導体層と同じ電位にすることにより、少なくともチャネル領域と素子分離絶縁膜との境界領域を負バイアス印加と同じ状態にすることが可能となって、RTSノイズを大幅に低減可能となる。本発明の第2の態様は、少なくとも一部がチャネル領域として機能する第1導電型の半導体層、チャネル領域を少なくとも囲み、半導体層の上部に活性領域を定義する素子分離絶縁膜、活性領域の一方に設けられた第2導電型の第1主電極領域、活性領域の他方に設けられた第2導電型の第2主電極領域、活性領域の表面に設けられたゲート絶縁膜、ゲート絶縁膜に接する多結晶シリコン層を含んで、ゲート絶縁膜の上に設けられ、第1主電極領域と第2主電極領域との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極とを有する第1の絶縁ゲート型半導体素子と、この第1の絶縁ゲート型半導体素子が遮断時に、ゲート電極を半導体層と同じ電位に固定する第2の絶縁ゲート型半導体素子とを備える絶縁ゲート型半導体集積回路であることを要旨とする。この第2の態様に係る絶縁ゲート型半導体集積回路においては、第1の態様に係る絶縁ゲート型半導体素子と同様に、多結晶シリコン層が、平面パターン上、第1主電極領域及び第2主電極領域に接する領域の部分は第2導電型の第1多結晶シリコン領域であり、チャネル領域と素子分離絶縁膜との境界領域の上部となる部分の少なくとも一部は第1導電型の第2多結晶シリコン領域であることを特徴とする。本発明の第2の態様に係る絶縁ゲート型半導体集積回路によれば、ゲート電極の直下のチャネル領域のポテンシャルが、第1主電極領域及び第2主電極領域に接する領域で深く、チャネル領域と素子分離絶縁膜との境界領域で浅くできる。したがって、第1の絶縁ゲート型半導体素子を遮断状態とするときに、第2の絶縁ゲート型半導体素子を介して第1の絶縁ゲート型半導体素子のゲート電極を半導体層と同じ電位にすることにより、少なくとも第1の絶縁ゲート型半導体素子のチャネル領域と素子分離絶縁膜との境界領域を負バイアス印加と同じ状態にすることが可能となって、RTSノイズを大幅に低減可能となる。本発明によれば、RTSノイズを低減することが可能な絶縁ゲート型半導体素子、及びこの絶縁ゲート型半導体素子を用いた絶縁ゲート型半導体集積回路を提供することができる。次に、図面を参照して、本発明の第1及び第2の実施形態並びにその変形例を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。又、以下に示す第1及び第2の実施形態並びにその変形例は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。第1の実施形態本発明の第1の実施形態に係る絶縁ゲート型半導体素子は、図1a及びbに示すように、少なくとも一部がチャネル領域として機能する第1導電型の半導体層11と、チャネル領域を少なくとも囲み、半導体層11の上部に活性領域を定義する素子分離絶縁膜21と、活性領域の一方に設けられた第2導電型の第1主電極領域62と、活性領域の他方に設けられた第2導電型の第2主電極領域63と、活性領域の表面に設けられたゲート絶縁膜22と、ゲート絶縁膜22に接する多結晶シリコン層ポリシリコン層を含んで、ゲート絶縁膜22の上に設けられ、第1主電極領域62と第2主電極領域63との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極54とを備える。第1導電型の半導体層11は図1aでは半導体基板として示しているが、例示に過ぎず、少なくとも一部がチャネル領域として機能する半導体層11は、第1導電型若しくは第2導電型の半導体基板の上に設けられた第1導電型のエピタキシャル成長層でもよく、SOI構造に於けるSOI酸化膜の上に設けられた第1導電型の半導体層でもよい。更には、半導体集積回路等の場合は、半導体基板の上部の一部、若しくはエピタキシャル成長層の上部の一部に選択的に設けられた第1導電型のウェル領域等の占有面積占有容積を限定された個別の領域を第1導電型の半導体層11としてもよい。既に説明したとおり、第1主電極領域62とは、第1の実施形態に係る絶縁ゲート型半導体素子のソース領域又はドレイン領域のいずれか一方を意味し、第2主電極領域63とは、絶縁ゲート型半導体素子の第1主電極領域に対向するソース領域又はドレイン領域の他の一方を意味する。即ち、第1主電極領域62がソース領域であれば、第2主電極領域63はドレイン領域であり、第1主電極領域62がドレイン領域であれば、第2主電極領域63はソース領域である。いずれを第1主電極領域62とし、いずれを第2主電極領域63とするかは、単なる選択の問題であり、図1に示すような対称性を有するトポロジーの場合は、回路仕様やバイアスの選択により、任意にソース領域とドレイン領域とを互換することが可能である。又、集積回路を構成する場合は、回路のトポロジーにより、同一の半導体領域が一方の絶縁ゲート型半導体素子のソース領域として機能し、他方の絶縁ゲート型半導体素子のドレイン領域として機能するソースドレイン共通領域となる場合もあり得る。又、第1導電型とは、p型又はn型のいずれか一方を意味し、第2導電型とは、第1導電型の反対導電型を意味する。即ち、第1導電型がp型であれば、第2導電型はn型であり、第1導電型がn型であれば、第2導電型はp型であるが、第1の実施形態に係る絶縁ゲート型半導体素子では、第1導電型がp型、第2導電型がn型のnMOSFETの場合について説明するが、第1導電型をn型、第2導電型をp型とするpMOSFETの場合にも、以下の説明における極性を逆にすることで、同様に適用可能であるので図1等に示した構造に限定される必要はない。第1の実施形態に係る絶縁ゲート型半導体素子は、図1a及びbに示すように、多結晶シリコン層ポリシリコン層が、平面パターン上、第1主電極領域62及び第2主電極領域63に接する領域の部分は第2導電型n型の第1多結晶シリコン領域ドープドポリシリコン領域542であり、チャネル領域と素子分離絶縁膜21との境界領域の上部となる部分の少なくとも一部は第1導電型p型の第2多結晶シリコン領域ドープドポリシリコン領域541である。そして、図1aから明らかなように、チャネル領域の中央の上部に第2多結晶シリコン領域ドープドポリシリコン領域541が設けられるように、第2多結晶シリコン領域ドープドポリシリコン領域541が、ゲート絶縁膜22のゲート幅方向図1aにおいて上下方向に沿って、チャネル領域と素子分離絶縁膜21との一方の境界領域の上部から他方の境界領域の上部まで連続している。そして、第1多結晶シリコン領域ドープドポリシリコン領域542と第2多結晶シリコン領域ドープドポリシリコン領域541との間の遷移領域となる第3多結晶シリコン領域543が、ゲート幅方向図1aにおいて上下方向に沿って存在している。第3多結晶シリコン領域543は、第3多結晶シリコン領域543の部分で第1多結晶シリコン領域542と第2多結晶シリコン領域541とが重なっていても良いし、第3多結晶シリコン領域543を隔てて第1多結晶シリコン領域542と第2多結晶シリコン領域541とが離れていても良い。第1多結晶シリコン領域542と第2多結晶シリコン領域541とが重なっている場合はn型の不純物元素とp型の不純物元素が互いに補償する打ち消し合うことで高比抵抗の領域となる。第1多結晶シリコン領域542と第2多結晶シリコン領域541とが離れている場合は、第1多結晶シリコン領域542及び第2多結晶シリコン領域541を形成するために意図的に導入した高濃度のn型とp型の不純物元素が存在しないことで、不純物密度が低い領域となる。このように、第3多結晶シリコン領域543の部分は、フォトリソグラフィーにおけるアライメントマージンとして発生する領域であるので、以下に述べる効果に対しては無効領域となる。したがって、第1多結晶シリコン領域542と第2多結晶シリコン領域541との重畳、又は離間のいずれの場合においても、第3多結晶シリコン領域543の部分の寸法は小さいほど望ましい。即ち、第1多結晶シリコン領域542と第2多結晶シリコン領域541とが離れている場合における第3多結晶シリコン領域543は、アライメントマージン領域として第1多結晶シリコン領域542及び第2多結晶シリコン領域541を形成する前のゲート電極形成用の多結晶シリコン層が残留した領域であるため、プロセスの履歴に依存して、ノンド-プのポリシリコンや高比抵抗のポリシリコン領域等となる。いわゆるノンド-プのポリシリコン膜として、第1多結晶シリコン領域542及び第2多結晶シリコン領域541を形成するためのイオン注入や熱拡散、若しくは成膜中に於ける気相からの不純物導入等の種々の不純物導入プロセスにより、意図的に燐P,ヒ素As、ホウ素B等の不純物元素を多結晶シリコンに導入されなくても、原料ガスや成長容器からの汚染等の製造プロセスに起因した少量の残留不純物の第3多結晶シリコン領域543の存在は許容されるし、その前の段階のプロセスにおいて意図的に導入した比較的低濃度の不純物元素が第3多結晶シリコン領域543が存在する等の種々の状況が許容される。図1aの平面図に示すように、第1の実施形態に係る絶縁ゲート型半導体素子では、ゲート電極54を構成する多結晶シリコン層への不純物添加が単一ではない。図1aに示す例では、第3多結晶シリコン領域543が、角部がほぼ直角なU字型若しくは、片かなのコの字型をなして第1多結晶シリコン領域542と第2多結晶シリコン領域541との間に設けられている場合を示しているが、第3多結晶シリコン領域543を省略して、第1多結晶シリコン領域542と第2多結晶シリコン領域541とが互いに直接接するような平面構造でも構わない。更に、プロセスに依存するが、第1多結晶シリコン領域542と第2多結晶シリコン領域541とが互いに極く僅かオーバーラップして、オーバーラップした部分で、第1導電型p型の不純物と第2導電型の不純物n型が同時に添加された多結晶シリコンの領域からなる第3多結晶シリコン領域543を形成しても、第3多結晶シリコン領域543の幅が、無視できる程度に狭ければ構わない。即ち、製造プロセスの観点からは、フォトリソグラフィー工程におけるn型イオン注入領域となるイオン注入用マスクの開口部の部分には、平面パターン上、第1主電極領域62、第2主電極領域63と共に第1主電極領域62及び第2主電極領域63に接するゲート電極の領域が含まれて露出するので、このイオン注入用マスクの開口部の部分に第1主電極領域62及び第2主電極領域63と同じ燐31Pやヒ素75As等のn型の不純物イオンが注入される。他方、p型イオン注入領域となるイオン注入用マスクの開口部の部分には、素子分離絶縁膜21例えば、一般にはSTIShallowTrenchIsolation膜との境界付近及びチャネル領域中央付近が含まれて露出するので、このイオン注入用マスクの開口部の部分に第1主電極領域62及び第2主電極領域63と反対導電型となるホウ素11Bやフッ化ホウ素49BF等のp型の不純物イオンが注入される。n型イオン注入領域、p型イオン注入領域の境界はほぼ接するのが望ましいが、フォトリソグラフィー技術上、マスク合わせ余裕により、ゲートサイズに比べ僅かのギャップないし重なりがあっても効果に影響はない。但し、第1主電極領域62及び第2主電極領域63の一部にp型のイオンのみが注入されるようなマスクパターンのずれが発生すると、第1導電型p型の半導体層11と繋がり、n型イオン注入領域との間で電界集中が発生するから、マスクパターンの設計としては、第1主電極領域62及び第2主電極領域63にp型イオン注入領域が単独で重ならないように注意が必要である。ゲート絶縁膜22としては、シリコン酸化膜SiO2膜が好適であるが、シリコン酸化膜に限定されるものではなく、シリコン酸化膜以外のシリコン窒化膜Si3N4膜等の種々の絶縁膜を用いることが可能である。例えば、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜の3層積層膜からなるONO膜等の多層構造の絶縁膜でもよい。更には、ストロンチウムSr、アルミニウムAl、マグネシウムMg、イットリウムY、ハフニウムHf、ジルコニウムZr、タンタルTa、ビスマスBiのいずれか一つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等の単層膜若しくは多層膜が絶縁膜として使用可能である。同様に、素子分離絶縁膜21も、シリコン酸化膜等種々の絶縁膜が採用可能である。ゲート電極54の最下層に含まれる多結晶シリコン層がn型かp型かで、絶縁ゲート構造を構成するゲート電極54の直下の半導体シリコン層11に対する仕事関数は大きく異なる。即ち、図2に示すように、同じフェルミレベルであっても、p型はn型に比べほぼバンドギャップ約1V程度真性半導体の電位が低下する。したがって、図3に示すように、ゲート電圧が半導体層11と同じ接地電位0Vで比較すると、p型多結晶シリコン電極ポリ電極はn型多結晶シリコン電極ポリ電極の-1Vのときの値に相当する。このとき、図3の破線で示すようにチャネル領域はほぼ蓄積accumulate状態となる。したがって、第1の実施形態に係る絶縁ゲート型半導体素子によれば、絶縁ゲート型半導体素子のチャネル領域の第1主電極領域62及び第2主電極領域63間のゲート長方向の電位分布が、図1cに示すように、電位障壁の高さが第1主電極領域62及び第2主電極領域63側の端部で低く、ゲート長方向に測ったチャネル領域の中央部で高い形状となる。このため、第1の実施形態に係る絶縁ゲート型半導体素子が遮断状態のときに、ゲート電極54の電位を半導体層11と同じ接地電位0Vにすることにより、少なくとも、ゲート長方向に測ったチャネル領域の中央部の電位障壁の高さを-1V程度の負バイアスがn型の多結晶シリコンからなるゲート電極に印加された場合と同じ電位障壁の高さにすることが可能となって、RTSノイズを大幅に低減可能となる。なお、図1cと直交する方向の電位分布は示していないが、図1cと直交する方向において、第2多結晶シリコン領域541が、チャネル領域と素子分離絶縁膜21との一方の境界領域の上部から他方の境界領域の上部まで連続しているため、第1の実施形態に係る絶縁ゲート型半導体素子によれば、チャネル領域と素子分離絶縁膜21との境界領域近傍のチャネル領域を蓄積状態として、負バイアス印加と同じ状態にすることが可能であるので、RTSノイズを大幅に低減可能となる。図4は、第1の実施形態に係る絶縁ゲート型半導体素子をCMOSイメージセンサ上で実現する場合の画素Xijの回路構成を回路シンボル素子シンボルで表現した回路図である。図4に示すように、第1の実施形態に係るCMOSイメージセンサの画素Xijのフォトダイオードとして機能する受光部Dphのカソード領域は、転送トランジスタTTijのソース電極に接続され、転送トランジスタTTijのドレイン電極は、電荷蓄積ダイオードDACCのカソード領域である電荷検出部FDに接続されている。電荷検出部FDは、増幅トランジスタTAijのゲート電極に接続されている。ここで、増幅トランジスタTAijのゲート電極は、図1に示した導電型の異なる複数の多結晶シリコン領域541.542,543を有するゲート構造を有する。又、増幅トランジスタTAijのゲート電極に接続された電荷検出部FDには、スイッチ素子TWijのドレイン電極側を接続し、スイッチ素子TWijのソース電極側は接地電位0Vに固定されている。スイッチ素子TWijは、図4の素子シンボルから分かるようにnMOSFETで構成可能である。そして、図4の回路図に示すように、増幅トランジスタTAijのゲート電極は、電荷検出部FDを介して、リセットトランジスタTRijのソース電極とスイッチ素子TWijのドレイン電極に接続されている。リセットトランジスタTRijのドレイン電極及び増幅トランジスタTAijのドレイン電極は、それぞれ電源電圧供給配線VDDに接続され、増幅トランジスタTAijのソース電極は画素選択用の選択トランジスタTSijのドレイン電極に接続されている。図4の素子シンボルから分かるように、転送トランジスタTTij、増幅トランジスタTAij、リセットトランジスタTRij及び選択トランジスタTSijも、スイッチ素子TWijと同様にそれぞれnMOSFETで構成することが、CMOSイメージセンサの場合はプロセス上好適であるが、必ずしもnMOSFETに限定して解釈する必要はない。図4に示した回路図の構成において、リセットトランジスタTRijのリセットゲート電極に対し、リセット信号RTiをハイHレベルRTi=1にして、電荷検出部FDに蓄積された電荷をそれぞれ吐き出し、電荷検出部FDをリセットする。更に、画素選択用の選択トランジスタTSijのソース電極は、j列の垂直信号線Bjに接続され、ゲート電極にはi行の水平ラインの垂直選択信号SLiが、図示を省略したタイミング発生回路に駆動されて垂直シフトレジスタ垂直走査回路から与えられる。垂直信号線Bjには負荷トランジスタTLjが接続され、選択トランジスタTSijがオンのとき、増幅トランジスタTAijと負荷トランジスタTLjがソースフォロワを構成し、出力OUTを画素信号として得る等の動作は、。従来のCMOSイメージセンサの画素Xijの回路の動作と同様である。図4に素子シンボルで示した回路構成を、具体的に半導体基板上に半導体集積回路として実現する際の実体配線の物理的な構成は、断面図の図示を省略しているが、例えば不純物密度が1×1018cm3程度以上の高不純物密度の第1導電型p型基板上に、不純物密度が1×1012~1×1015cm3程度の低不純物密度の第1導電型p-型のエピタキシャル成長層を、例えば、厚さを、エピタキシャル成長層の不純物密度のそれぞれに対応して20~5μm程度となるように形成し、このp-型のエピタキシャル成長層と、エピタキシャル成長層の上部に埋め込んで設けた第2導電型n型の表面埋込領域とでフォトダイオードとして機能する受光部Dphを構成している。そして、図4に示すとおり、1画素領域内に1個の転送トランジスタTTijと4トランジスタからなる増幅回路をそれぞれ配置して5トランジスタ型の画素Xijを構成し、この画素Xijをマトリクス状に2次元配列しているi,jはそれぞれ2以上の正の整数である。。これらトランジスタは、図1の半導体層11上に形成される。第1導電型の半導体層11の不純物密度は1×1017cm3程度であるので、エピタキシャル成長層の表面側の受光部Dph以外の領域にウェル等で半導体層11が形成される。図5の回路配置図平面パターンに、一例として示すように、CMOSイメージセンサの画素Xijを構成する受光部Dphは、素子分離絶縁膜21中に設けられた開口部の内部に設けられている。即ち、図5に例示した平面パターンでは、素子分離絶縁膜21中に設けられた開口部の内部となる領域において、p-型のエピタキシャル成長層の上部に第2導電型n型の表面埋込領域が設けられ、フォトダイオードとして機能する受光部Dphが配置されている。又、CMOSイメージセンサの画素Xijを構成する4トランジスタの半導体集積回路の実体的な平面パターン回路配置図の一例を例示すれば、図5に示すように、素子分離絶縁膜21中に設けられた開口部を活性領域として定義し、この活性領域の内部に、第1主電極領域ソース領域61,第2主電極領域ソースドレイン共通領域62,第1主電極領域ドレイン領域63,第2主電極領域ソースドレイン共通領域64及び第1主電極領域ソース領域65を配置した平面パターンが例示できる。ここで図示しないが、受光部Dph以外の領域には、半導体表面側に不純物密度が1×1017cm3程度の第1導電型p型のウェルが形成されている。即ち、図5は、第1主電極領域61,第2主電極領域62,第1主電極領域63,第2主電極領域64及び第1主電極領域65は、周囲を素子分離絶縁膜21に囲まれて配置した平面パターンの一例を示しているが、このようなレイアウトに限定されるものではない。第2主電極領域64は、図4に示した回路構成における電荷検出部FDであり、図5に示した平面パターンにおいては、転送トランジスタTTijの転送ゲート電極52を介して、受光部Dphから第2主電極領域64に電荷が転送され、4トランジスタからなる増幅回路で増幅される。図5において、転送ゲート電極52の下でチャネルと素子分離絶縁膜21との境界を点線で示す。チャネル領域には素子分離絶縁膜21よりも薄いゲート絶縁膜が設けられ、転送ゲート電極52の下で点線で囲まれた内側に転送トランジスタTTijが構成されている。素子分離絶縁膜21の上にL字型に配置された転送ゲート電極52の部分は、転送トランジスタTTijのゲート電極52に印加する転送信号TXiを供給する配線層として機能している。図5に示したような平面パターンの例示において、第2導電型の第1主電極領域63及び第2導電型の第2主電極領域64と、第1主電極領域63及び第2主電極領域64の間のチャネル領域の上部に設けられたゲート電極55とで、63をドレインとするリセットトランジスタTRijを構成し、第2導電型の第1主電極領域65及び第2導電型の第2主電極領域64と、第1主電極領域65及び第2主電極領域64の間のチャネル領域の上部に設けられたゲート電極56とで64をドレインとする絶縁ゲート型半導体素子としてのスイッチ素子TWijを構成している。更に、図5に示す平面パターンの例示においては、第2導電型の第2主電極領域62及び第2導電型の第1主電極領域63と、第2主電極領域62及び第1主電極領域63の間のチャネル領域の上部に設けられたゲート電極54で第1主電極領域63をドレインとする増幅トランジスタTAijが構成される。ゲート電極54は、図1に示す構造であり、第1多結晶シリコン領域542、第2多結晶シリコン領域541、および第3多結晶シリコン領域543からなる。図5に、n型不純物元素添加するためのイオン注入用マスクパターンの開口部を領域41a.41b、p型不純物元素添加するためのイオン注入用マスクパターンの開口部を領域42a,42bで表す。ここで、第2主電極領域62は、増幅トランジスタTAijのソース領域として機能すると同時に、増幅トランジスタTAijに接続された選択トランジスタTSijのドレイン領域として機能するソースドレイン共通領域である。即ち、第2導電型の第1主電極領域61及び第2導電型の第2主電極領域62と、第1主電極領域61と第2主電極領域62の間のチャネル領域の上部に設けられたゲート電極53とで62をドレインとする選択トランジスタTSijが構成される。既に、図1の説明において、第1導電型の半導体層11は、半導体基板の上部、若しくはエピタキシャル成長層の上部に設けられた第1導電型のウェル領域でもよい、と説明したが、図5に示した第1主電極領域61,第2主電極領域62,第1主電極領域63,第2主電極領域64及び第1主電極領域65は、素子分離絶縁膜21の下方に設けられた、図示を省略した第1導電型p型の増幅回路形成ウェル領域の内部に設けられている。図5の右上方に位置する矩形の第1導電型p型の半導体領域は、素子分離絶縁膜21の開口部に設けられた、増幅回路形成ウェル領域の接地電位コンタクト部66であり、この接地電位コンタクト部66は第1導電型の増幅回路形成ウェル領域と電気的に接続され、当該ウェル領域および第1導電型のエピタキシャル層などを介して第1導電型p型基板にも電気的に接続され、共に接地電位GNDに固定されている。第1層配線層となるゲート電極52,53,54,55及び56の上には、図示を省略した第1層の層間絶縁膜が設けられ、この層間絶縁膜の上に、図6に示すような第2層配線層71,72,73,76,77及び78、更には、第2層配線層の上の図示を省略した第2層の層間絶縁膜と、第2層の層間絶縁膜の上の第3層配線層74,75が設けられている。第1層及び第2層の層間絶縁膜としては、シリコン酸化膜、PSG膜、BPSG膜、窒化膜、或いはこれらの複合膜や多層膜等、種々絶縁膜が採用可能である。即ち、図6に示すように、第2層配線層77によって、接地電位コンタクト部66は、第1層の層間絶縁膜を貫通するコンタクトホールを介して、スイッチ素子TWijの第1主電極領域ソース領域65に電気的に接続されている。なお、図6では、画素内の素子分離絶縁膜21中の開口部を用いて接地電位コンタクト部66を形成し、スイッチ素子TWijの第1主電極領域ソース領域65と第2層配線層77で接続して、これに第3層配線層81から接地GND電位を与えている。接地電位の与え方としては、これ以外に、各画素内の第2層配線層77は維持しつつ、接地電位の電源配線となる第2ないし第3層配線層を用いて、多数の画素が配列された画素エリア全体の周辺のみで第1導電型p型の増幅回路形成ウェル領域に対し、接地GND電位を与えることも可能である。又、第2層配線層78によって、スイッチ素子TWijとリセットトランジスタTRijとの共通の第2主電極領域64は、第1層の層間絶縁膜を貫通するコンタクトホールを介して、増幅トランジスタTAijのゲート電極54に電気的に接続されている。更に、転送トランジスタTTijのゲート電極52、選択トランジスタTSijのゲート電極53、リセットトランジスタTRijのゲート電極55、スイッチ素子TWijのゲート電極56は、それぞれ、第1層の層間絶縁膜を貫通するコンタクトホールを介して、転送信号TXi供給用の第2層配線層76,垂直選択信号SLi供給用の第2層配線層73,リセット信号RTi供給用の第2層配線層72,スイッチ駆動信号SWi供給用の第2層配線層71に電気的に接続されている。更に、図6に示すように、垂直信号線Bjとなる第3層配線層74が第1層及び第2層の層間絶縁膜を貫通するコンタクトホールを介して、選択トランジスタTSijの第1主電極領域61に電気的に接続され、電源線となる第3層配線層75が、第1層及び第2層の層間絶縁膜を貫通するコンタクトホールを介して、リセットトランジスタTRijと増幅トランジスタTAijの共通の第1主電極領域63に電気的に接続されている。図6に示した第2層配線層71,72,73,76,77及び78並びに第3層配線層74,75としては、不純物を添加した多結晶シリコン膜、アルミニウムAl、アルミニウム合金Al-Si,Al-Cu-Si、銅Cu、タングステンW、チタンTi、モリブデンMo等の金属配線が採用可能である。なお、図6の第2層配線層71,72,73,76,77及び78並びに第3層配線層74,75の構成は一例であり、配線層71,72,73,76,77及び78を第3層配線層とし、配線層74,75を第2層配線層としてもよい。或いは、配線層74,75を第2層の層間絶縁膜を介して、第2層配線層と第2層配線層に直交する第3層配線層の2層で構成してもよい。更に、第2層配線層や第3層配線層だけでなく、増幅回路のレイアウトは種々のトポロジーが可能であり、上記に限定されるものではない。更に、第3層配線層の上に更に他の上層の配線層や、シリコン酸化膜、PSG膜、BPSG膜、窒化膜、或いはポリイミド膜等からなるパッシベーション膜等があっても構わない。図4~図6に示した回路構成における各素子トランジスタの動作を説明するタイミング図を図7に示す。図7において、スイッチ素子TWijのゲート電極56に入力されるスイッチ駆動信号SWiの波形は、選択トランジスタTSijのゲート電極に入力される垂直選択信号SLiがハイHレベルRTi=1となる期間t2~t6よりやや長いt1~t7の期間だけロウLレベルSWi=0とする。したがって、増幅トランジスタTAijが動作する直前まで、増幅トランジスタTAijのゲート電極54は0Vに保持される。増幅トランジスタTAijのゲート電極54が0Vに保持されている期間は、図1の第2多結晶シリコン領域541の直下のチャネル領域は蓄積状態となる。即ち、スイッチ素子TWijによるプレパルス印加効果によりRTSノイズ源が不活性化され、その後の増幅トランジスタTAijが導通状態となって動作するとき、RTSノイズは大幅に抑圧される。特に、図1aの第2多結晶シリコン領域541の占有面積の範囲が示すように、図17で示したRTSノイズレベルが特に大きい領域Lだけでなく、RTSノイズレベルがやや大きい領域Mの上方をも、第2多結晶シリコン領域541がカバーでき、RTSノイズ抑圧効果が極めて大きくなる。第1の実施形態に係る絶縁ゲート型半導体素子では、増幅トランジスタTAijのゲート電極54には第1導電型p型の半導体層11と同じ0Vまでしか印加しないため、このゲート電極に接続された電荷検出部FDをカソード電極とする電荷蓄積ダイオードDACCのpn接合に順方向電流が流れることはなく、フォトダイオードDphに過剰な暗電流を生じることがない。なお、図1において増幅トランジスタTAijのゲート電極54に電位を与えるコンタクトを第1導電型p型の第2多結晶シリコン領域ドープドポリシリコン領域541側で取ると、ゲート電極54の電位変化が高い側へシフトする場合は、ゲート電極54の内部において、第1多結晶シリコン領域542と第2多結晶シリコン領域541との間がp-n接合の順方向となり、第2導電型n型の第1多結晶シリコン領域542側も追随するが、ゲート電極54の電位変化が低い側へシフトする場合は第1多結晶シリコン領域542と第2多結晶シリコン領域541との間がp-n接合が逆方向となるので、第2導電型n型の第1多結晶シリコン領域542側が、ゲート電極54の電位変化に追随できない可能性がある。そのため、図8に示すように、ゲート電極54を構成する多結晶シリコン層541,542,543の上に、WSi2,TiSi2,MoSi2等の高融点金属のシリサイドを含むシリサイド膜23を形成し、高融点金属のシリサイド膜23の上にコンタクトを取るようにすれば、増幅トランジスタTAijのゲート電極54の電位変化が低い側へシフトする場合でも、第1多結晶シリコン領域542と第2多結晶シリコン領域541との間がp-n接合の逆方向となるのを防止できるので、第2導電型n型の第1多結晶シリコン領域542側がゲート電極54の電位変化に追随できるようにできる。図8では、ゲート電極54を構成する多結晶シリコン層541,542,543の上にシリサイド膜23を形成する場合を示したが、更に、一般的に行われるセルフアラインドシリサイドサリサイドにより、図9に示すように、第1主電極領域62と第2主電極領域63の上にも同じように、高融点金属のシリサイド膜24を形成して、もよい。図8及び図9に示すように、ゲート電極54を構成する多結晶シリコン層541,542,543の上にシリサイド膜23ないし24を形成した場合の深さ方向ポテンシャル分布を図10に示す。シリサイド膜23ないし24のフェルミレベルが多結晶シリコン層541,542,543のフェルミレベルと一致するように形成されるから、多結晶シリコン層541,542,543より下側のチャネル領域のポテンシャルはシリサイド膜23ないし24がない場合と同様になり、前述したのと同様に、スイッチ素子TWijによる増幅トランジスタTAijのゲート電極54へのプレパルス印加効果によりRTSノイズ源が不活性化され、増幅トランジスタTAijのRTSノイズが大幅に抑圧される効果が維持される。図9に示すサリサイドの構造を、図5及び図6に示す物理的な回路配置図に適用し、第1主電極領域61,第2主電極領域62,第1主電極領域63,第2主電極領域64及び第1主電極領域65及びゲート電極52,53,54,55及び56の上にシリサイド膜24を設ければ、増幅トランジスタTAijのゲート電極54の電位変化が低い側へシフトする場合でも、第1多結晶シリコン領域542と第2多結晶シリコン領域541との間がp-n接合の逆方向となるのを防止できる。図9に示すサリサイドの構造を用いることにより第2導電型n型の第1多結晶シリコン領域542側がゲート電極54の電位変化に追随できるようにできる効果と共に、第1主電極領域61,第2主電極領域62,第1主電極領域63,第2主電極領域64及び第1主電極領域65に対する第2層配線層71,72,73,76,77,78、及び第3層配線層74,75のコンタクト取り出しのフォトリソグラフィー工程が容易になるので、CMOSイメージセンサの画素Xijの微細化が可能となる。図4において、スイッチ素子TWijのゲート電極56に入力されるスイッチ駆動信号SWiがハイHレベルSWi=1となり電荷検出部FDの電位が0Vとなったとき、遮断状態の転送トランジスタTTijを介してフォトダイオードDphへ電荷電子が流入しないためには、転送トランジスタTTijの閾値を1V程度の十分高い値に設定するか、以下に述べる別の手法と組み合わせるのが望ましい。即ち、転送トランジスタTTijの閾値が1V未満の低い値の場合、図11に示すように、スイッチ素子TWijのゲート電極56に入力されるスイッチ駆動信号SWiがハイHレベルの期間をt0bからt1bまでとし、少なくともその期間を含む期間t0aからt1aまで、転送トランジスタTTijの転送トランジスタTTijのゲート電極52に印加する転送信号TXiの電圧を、負電圧VLVL<0Vにする。なお、時刻t1aからRTiが立ち上がる時刻までは十分に短い値とする。図11に示すようなタイミング図を用いることで、電荷検出部FDの電位が0Vとなっても、転送トランジスタTTijを介してフォトダイオードDphへ電荷が流入することが防止される。第1の実施形態の変形例第1の実施形態に係る絶縁ゲート型半導体素子においては、n型不純物添加領域、p型不純物添加領域の平面パターン例として、図1に示す構造の場合について説明したが、これに限定されることはなく、例えば図1を図12に示す構造のように変形しても同様の効果が得られる。本発明の第1の実施形態の変形例に係る絶縁ゲート型半導体素子の断面構造は、図1bに示したのと同様であり、少なくとも一部がチャネル領域として機能する第1導電型の半導体層11と、チャネル領域を少なくとも囲み、半導体層11の上部に活性領域を定義する素子分離絶縁膜21と、活性領域の一方に設けられた第2導電型の第1主電極領域62と、活性領域の他方に設けられた第2導電型の第2主電極領域63と、活性領域の表面に設けられたゲート絶縁膜22と、ゲート絶縁膜22に接する多結晶シリコン層を含んで、ゲート絶縁膜22の上に設けられ、第1主電極領域62と第2主電極領域63との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極54とを備える。又、第1の実施形態の変形例に係る絶縁ゲート型半導体素子は、多結晶シリコン層が、平面パターン上、第1主電極領域62及び第2主電極領域63に接する領域の部分は第2導電型の第1多結晶シリコン領域ドープドポリシリコン領域542であり、チャネル領域と素子分離絶縁膜21との境界領域の上部となる部分の少なくとも一部は第1導電型の第2多結晶シリコン領域ドープドポリシリコン領域541であり、チャネル領域の中央の上部に第2多結晶シリコン領域541が設けられるように、第2多結晶シリコン領域541が、ゲート電極54のゲート幅方向に沿って、チャネル領域と素子分離絶縁膜21との一方の境界領域の上部から他方の境界領域の上部まで連続している点でも、基本的に図1aと同様である。しかし、図12に示すように、遷移領域となる第3多結晶シリコン領域543が、バスタブ型若しくは船底型をなして第1多結晶シリコン領域ドープドポリシリコン領域542と第2多結晶シリコン領域541との間に設けられていることが、図1aに示したトポロジーとは異なる。他は、図1aに示した第1の実施形態に係る絶縁ゲート型半導体素子と実質的に同様であるので、重複した説明を省略する。図12に示すような、第3多結晶シリコン領域543がバスタブ型の形状をなす第1の実施形態の変形例に係る絶縁ゲート型半導体素子においても、絶縁ゲート型半導体素子のチャネル領域の第1主電極領域62及び第2主電極領域63間のゲート長方向の電位分布は、既に図1cに示したのと同様に、電位障壁の高さが第1主電極領域62及び第2主電極領域63側の端部で低く、ゲート長方向に測ったチャネル領域の中央部で高い形状となる。このため、第1の実施形態の変形例に係る絶縁ゲート型半導体素子によれば、絶縁ゲート型半導体素子が遮断状態のときに、ゲート電極54の電位を半導体層11と同じ接地電位0Vにすることにより、少なくとも、ゲート長方向に測ったチャネル領域の中央部の電位障壁の高さを-1V程度の負バイアスがn型の多結晶シリコンからなるゲート電極に印加された場合と同じ電位障壁の高さにすることが可能となって、RTSノイズを大幅に低減可能となる。第2の実施形態本発明の第2の実施形態に係る絶縁ゲート型半導体素子は、図13に示すように、少なくとも一部がチャネル領域として機能する第1導電型の半導体層11と、チャネル領域を少なくとも囲み、半導体層11の上部に活性領域を定義する素子分離絶縁膜21と、活性領域の一方に設けられた第2導電型の第1主電極領域62と、活性領域の他方に設けられた第2導電型の第2主電極領域63と、活性領域の表面に設けられたゲート絶縁膜22と、ゲート絶縁膜22に接する多結晶シリコン層を含んで、ゲート絶縁膜22の上に設けられ、第1主電極領域62と第2主電極領域63との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極57とを備える。第1の実施形態に係る絶縁ゲート型半導体素子と同様に、第2の実施形態に係る絶縁ゲート型半導体素子において、第1主電極領域62とは、第1の実施形態に係る絶縁ゲート型半導体素子のソース領域又はドレイン領域のいずれか一方を意味し、第2主電極領域63とは、絶縁ゲート型半導体素子の第1主電極領域に対向するソース領域又はドレイン領域の他の一方を意味する。又、第1導電型とは、p型又はn型のいずれか一方を意味し、第2導電型とは、第1導電型の反対導電型を意味する。即ち、第2の実施形態に係る絶縁ゲート型半導体素子では、第1導電型がp型、第2導電型がn型のnMOSFETの場合について説明するが、例示であり、第1導電型をn型、第2導電型をp型としてpMOSFETの場合に適用可能であることは勿論である。図13aに示すように、第2の実施形態に係る絶縁ゲート型半導体素子は、多結晶シリコン層が、平面パターン上、第1主電極領域62及び第2主電極領域63に接する領域の部分は第2導電型の第1多結晶シリコン領域ドープドポリシリコン領域571であり、チャネル領域と素子分離絶縁膜21との境界領域の上部となる部分の少なくとも一部は第1導電型の第2多結晶シリコン領域ドープドポリシリコン領域572であるが、第1の実施形態に係る絶縁ゲート型半導体素子とは異なり、チャネル領域の中央の上部に第1多結晶シリコン領域571が設けられるように、第1多結晶シリコン領域571が、ゲート絶縁膜22のゲート長方向に沿って、第1主電極領域62から第2主電極領域63の上部まで連続している。このため、第2の実施形態に係る絶縁ゲート型半導体素子においては、図13aに示すように、第1多結晶シリコン領域571と第2多結晶シリコン領域572との間に設けられる遷移領域となる第3多結晶シリコン領域573が、ゲート長方向に沿って存在する。この第3多結晶シリコン領域573は、この部分で第1多結晶シリコン領域542と第2多結晶シリコン領域541とが重なっていても良いし、この部分を隔てて第1多結晶シリコン領域542と第2多結晶シリコン領域541とが離れていても良い。前者ではn型とp型が打ち消し合うことで、後者では両者が存在しないことで、不純物濃度が低い領域となる。この部分は以下に述べる効果に対しては無効領域となるので、542と541の重畳ないし離間のいずれの場合においてもこの部分の寸法は小さいほど望ましい。第3多結晶シリコン領域573が、図13aに示すように、U字型をなして第1多結晶シリコン領域571と第2多結晶シリコン領域572との間に設けられているので、第3多結晶シリコン領域573が、ゲート長方向に沿って、ゲート電極57を横切るトポロジーで存在する。したがって、遷移領域となる第3多結晶シリコン領域573のゲート幅方向に測った幅が大きいとゲート抵抗が高くなるので好ましくない。よって、図13に示す構造おいて、第1多結晶シリコン領域571と第2多結晶シリコン領域572との間の第3多結晶シリコン領域573を省略して、第1多結晶シリコン領域571と第2多結晶シリコン領域572とが互いに直接接するような構造の方が理想的である。しかし、フォトリソグラフィー技術におけるマスク合わせ余裕を考慮すると、マスク合わせ余裕を考慮した最小限の第3多結晶シリコン領域573の幅を、設計上考慮する必要がある。更に、フォトリソグラフィー技術等のプロセスに依存するが、第1多結晶シリコン領域571と第2多結晶シリコン領域572とが互いに極く僅かオーバーラップして、オーバーラップした部分で、第1導電型p型の不純物と第2導電型の不純物n型が同時に添加された多結晶シリコンの領域からなる第3多結晶シリコン領域573を形成しても、第3多結晶シリコン領域573の幅が、無視できる程度に狭ければ構わない。即ち、製造プロセスの観点からは、フォトリソグラフィー工程におけるn型イオン注入領域となるイオン注入用マスクの開口部の部分は、I字型若しくはカタカナのエの字型のマスクパターンとなり、第1主電極領域62、第2主電極領域63と共に第1主電極領域62及び第2主電極領域63に接するゲート電極の領域、及びチャネル領域中央付近が含まれてゲート長方向に沿って連続するように露出するので、このイオン注入用マスクの開口部の部分に第1主電極領域62及び第2主電極領域63と同じ燐31Pやヒ素75As等のn型の不純物イオンが注入される。他方、p型イオン注入領域となるイオン注入用マスクの開口部の部分は、対向する2つのT字型のマスクパターンとなり、チャネル領域の素子分離絶縁膜一般にはSTI膜21との境界付近が含まれて露出するので、このイオン注入用マスクの開口部の部分に、第1主電極領域62及び第2主電極領域63と反対導電型となるp型の不純物イオンが注入される。この場合、ゲート幅方向、即ち、図13aのB-B方向で示した図13bの断面図上、一方例えば図13bの左側の素子分離絶縁膜21とチャネル領域との境界から他方図13bの右側の素子分離絶縁膜21とチャネル領域との境界までの電位分布は図13に示すように、素子分離絶縁膜21とチャネル領域との境界端で浅く、チャネル領域の中央部で深い形状となる。図13に示した電位分布より明らかなように、第2の実施形態に係る絶縁ゲート型半導体素子によれば、絶縁ゲート型半導体素子がオン状態導通状態のとき、絶縁ゲート型半導体素子のチャネル領域中を流れる電流は、チャネル領域の中央部のみ流れ、素子分離絶縁膜21とチャネル領域との境界部は流れない。したがって、絶縁ゲート型半導体素子がオン状態導通状態のときに、チャネル領域中を流れる電流がRTSノイズ発生の最も大きな素子分離絶縁膜21とチャネル領域との境界部の主要発生源の領域の影響を受け難くなり、RTSノイズを低減することが可能となる図17aのレベルの大きい領域L参照。。或いは第2の実施形態に係る絶縁ゲート型半導体素子において、図7及び図11に示したプレパルス印加法を適用することも可能であり、その場合にも、素子分離絶縁膜21とチャネル領域との境界部の領域のRTSノイズ源が不活性化され、より一層RTSノイズ抑圧効果が高められる。なお、第2の実施形態に係る絶縁ゲート型半導体素子において、ゲート電極57に電位を与えるコンタクトをn型不純物添加領域側の第1多結晶シリコン領域571側及びp型不純物添加領域側と第2多結晶シリコン領域572の両方で取るか、図14に示したように、ゲート電極57を構成する多結晶シリコン層571,572,573の上にシリサイド膜24を形成し、シリサイド膜24の上にコンタクトを取るのが望ましい。図示を省略しているが、第2の実施形態に係る絶縁ゲート型半導体素子も、図4~図6に示したのと同様に、CMOSイメージセンサの画素Xijを構成する4トランジスタの半導体集積回路、特に増幅トランジスタTAijに適用し、マトリクス状に配置されたそれぞれの画素Xijにおいて、スイッチ素子TWijにより増幅トランジスタTAijのゲート電極54にプレパルスをそれぞれ印加する効果により、それぞれの増幅トランジスタTAijのRTSノイズ源が不活性化され、その後に、それぞれの増幅トランジスタTAijが導通状態となって動作するとき、RTSノイズが大幅に抑圧される。第2の実施形態に係る絶縁ゲート型半導体素子の場合には、図4においてスイッチ素子TWijを省略した、図19と同様の回路構成に適用することも可能である。この場合、図7ないし図11に示したプレパルス印加法は適用できないが、選択トランジスタTSijがオンとなり画素から信号読み出し動作を行う際、増幅トランジスタTAijに電流が流れるが、増幅トランジスタTAijのチャネル領域中を流れる電流がRTSノイズ発生の最も大きな素子分離絶縁膜21とチャネル領域との境界部の主要発生源の領域の影響を受け難くなり、RTSノイズを低減することが可能となる。第2の実施形態の変形例第2の実施形態に係る絶縁ゲート型半導体素子においては、n型不純物添加領域、p型不純物添加領域の平面パターン例として、図13に示す構造の場合について説明したが、これに限定されることはなく、例えば、図13を図15に示す構造のように変形しても同様の効果が得られる。本発明の第2の実施形態の変形例に係る絶縁ゲート型半導体素子の断面構造は、図13bに示したのと同様であり、少なくとも一部がチャネル領域として機能する第1導電型の半導体層11と、チャネル領域を少なくとも囲み、半導体層11の上部に活性領域を定義する素子分離絶縁膜21と、活性領域の一方に設けられた第2導電型の第1主電極領域62と、活性領域の他方に設けられた第2導電型の第2主電極領域63と、活性領域の表面に設けられたゲート絶縁膜22と、ゲート絶縁膜22に接する多結晶シリコン層を含んで、ゲート絶縁膜22の上に設けられ、第1主電極領域62と第2主電極領域63との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極57とを備える。又、第2の実施形態の変形例に係る絶縁ゲート型半導体素子は、図13aに示したのと同様に、多結晶シリコン層が、平面パターン上、第1主電極領域62及び第2主電極領域63に接する領域の部分は第2導電型の第1多結晶シリコン領域ドープドポリシリコン領域571であり、チャネル領域と素子分離絶縁膜21との境界領域の上部となる部分の少なくとも一部は第1導電型の第2多結晶シリコン領域ドープドポリシリコン領域572である。そして、チャネル領域の中央の上部に第1多結晶シリコン領域571が設けられるように、第1多結晶シリコン領域571が、ゲート絶縁膜22のゲート長方向に沿って、第1主電極領域62から第2主電極領域63の上部まで連続している点でも、基本的に図13aと同様である。しかしながら、図15に示すように、遷移領域となる第3多結晶シリコン領域573が、バスタブ型をなして第1多結晶シリコン領域571と第2多結晶シリコン領域572との間に設けられていることが、図13aに示したトポロジーとは異なる。他は、図13aに示した第2の実施形態に係る絶縁ゲート型半導体素子と実質的に同様であるので、重複した説明を省略する。図15に示すように、第3多結晶シリコン領域573の形状がバスタブ型をなして第1多結晶シリコン領域571と第2多結晶シリコン領域572との間に設けられている場合であっても、図13に示したのと実質的に同様な電位分布が実現できるので、第2の実施形態の変形例に係る絶縁ゲート型半導体素子によっても、絶縁ゲート型半導体素子がオン状態導通状態のとき、絶縁ゲート型半導体素子のチャネル領域中を流れる電流は、チャネル領域の中央部のみ流れ、素子分離絶縁膜21とチャネル領域との境界部は流れない。したがって、第2の実施形態の変形例に係る絶縁ゲート型半導体素子がオン状態導通状態のときに、チャネル領域中を流れる電流がRTSノイズ発生の最も大きな素子分離絶縁膜21とチャネル領域との境界部の主要発生源の領域の影響を受け難くなり、RTSノイズを低減することが可能となる。その他の実施の形態上記のように、本発明は第1,第2の実施の形態及びその変形例によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。即ち、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。"