"階調に対応した画素電位を記憶する容量素子と、前記容量素子から前記画素電位を読み出すと共に、読み出された画素電位の論理レベルを復元し、その復元された画素電位の論理レベルを反転して前記容量素子に書き込む自己リフレッシュ動作部とを有する画素回路を備え、前記容量素子は、一端が液晶素子の画素電極に電気的に接続され、前記自己リフレッシュ動作部は、インバータ回路を少なくとも有し、前記画素回路において、各々が前記画素電極を有する複数色のサブ画素に対して個別に前記容量素子が設けられ、前記自己リフレッシュ動作部は、前記複数色のサブ画素に対応する複数の前記容量素子において共用されている液晶表示パネル。前記画素回路は、前記容量素子の一端と信号線との間で互いに直列接続された、前記容量素子側の第1のスイッチ素子および前記信号線側の第2のスイッチ素子を有する請求項1に記載の液晶表示パネル。前記自己リフレッシュ動作部は第3のスイッチ素子を有し、前記画素電位は、前記第1および第3のスイッチ素子を通じて前記容量素子から読み出される請求項2に記載の液晶表示パネル。前記自己リフレッシュ動作部は第4のスイッチ素子を有し、論理レベルが復元および反転された前記画素電位は、前記第1および第4のスイッチ素子を通じて前記容量素子に書き込まれる請求項2または請求項3に記載の液晶表示パネル。複数の前記容量素子に個別に接続された複数の前記第1のスイッチ素子と、単一の前記第2のスイッチ素子との間に、前記自己リフレッシュ動作部が設けられている請求項2ないし請求項4のいずれか1項に記載の液晶表示パネル。前記自己リフレッシュ動作部は、2つのインバータ回路と、前記画素電位を読み出す期間と、論理ベルが復元および反転された前記画素電位を書き込む期間とに少なくともオン状態となることにより、前記2つのインバータ回路をラッチ回路として動作させるスイッチとを有する請求項1ないし請求項5のいずれか1項に記載の液晶表示パネル。液晶表示パネルを備え、前記液晶表示パネルは、階調に対応した画素電位を記憶する容量素子と、前記容量素子から前記画素電位を読み出すと共に、読み出された画素電位の論理レベルを復元し、その復元された画素電位の論理レベルを反転して前記容量素子に書き込む自己リフレッシュ動作部とを有する画素回路を備え、前記容量素子は、一端が液晶素子の画素電極に電気的に接続され、前記自己リフレッシュ動作部は、インバータ回路を少なくとも有し、前記画素回路において、各々が前記画素電極を有する複数色のサブ画素に対して個別に前記容量素子が設けられ、前記自己リフレッシュ動作部は、前記複数色のサブ画素に対応する複数の前記容量素子において共用されている電子機器。図1及び図2に、アナログ表示モードとメモリ表示モードの両方に対応する液晶表示パネルの画素回路例を示す。図1及び図2に示す画素回路は、サブ画素内のメモリに、SRAMを用いる場合を示している。なお、図1は、1つのサブ画素に対して1つのSRAMを配置する場合の画素回路例である。一方、図2は、3つのサブ画素に対して1つのSRAMを配置する場合の画素回路例である。なお、図1中のLCは、サブ画素に対応する液晶を示している。ただし、図2の場合には、作図上の都合により、LCの表示を省略している。また、図1中のCsは、階調電位を保存する保持容量である。図2の場合には、3つの保持容量をCsB、CsG、CsRで示している。カッコ内のBは、青色に対応するサブ画素に用いられることを示している。また、かっこ内のGは、緑色に対応するサブ画素に用いられることを示している。また、かっこ内のRは、赤色に対応するサブ画素に用いられることを示している。薄膜トランジスタN1、N1B、N1G、N1Rは、いずれも対応する保持容量Csへの階調電位の書き込み時にオン制御され、その他の期間にはオフ制御されるアクティブ素子である。これら薄膜トランジスタN1、N1B、N1G、N1Rの制御には、制御線CTL1、CTL1B、CTL1G、CTL1Rが用いられる。なお、図2の場合、薄膜トランジスタN1、N1B、N1G、N1Rのオン期間は時間順次に配置される。図1の場合、薄膜トランジスタN2は、対応する1つのサブ画素に対する階調電位の書き込み期間にオン制御されるアクティブ素子である。一方、図2の場合、薄膜トランジスタN2は、対応する3つのサブ画素のうちいずれか1つに階調電位を書き込み期間中、オン制御されるアクティブ素子である。図2の場合、青色に対応するサブ画素に対する階調電位の書き込みが最後に実行される。薄膜トランジスタN3は、アナログ表示モード時に階調電位を書き込む場合、又は、メモリ表示モード時に対向電極とは異なる電位VXCSを書き込む場合に、オン制御されるアクティブ素子である。この制御には、SRAMP1、P2、N6、N7の保持電位が用いられる。この回路例の場合、薄膜トランジスタN3がオン状態の場合、薄膜トランジスタN4はオフ状態であり、薄膜トランジスタN3がオフ状態の場合、薄膜トランジスタN4はオン状態である。薄膜トランジスタN4は、メモリ表示モードにおいて、保持容量に対向電極と同じ電位VCSを書き込む場合に、オン制御されるアクティブ素子である。薄膜トランジスタN5は、SRAMP1、P2、N6、N7に対する制御電位の書き込み時に、オン制御されるアクティブ素子である。この薄膜トランジスタN5の制御には、制御線CTL2が用いられる。なお、薄膜トランジスタN5のオンオフ制御は、アナログ表示モード時に階調電位を書き込む場合、又は、メモリ表示モード時に対向電極とは異なる電位VXCSを書き込む場合に、薄膜トランジスタN3をオン制御できるように実行される。ところで、図1及び図2に示す画素回路にも問題がある。問題の一つは、SRAMの形成に大きな面積を占めることである。特に、1つのサブ画素に対して1つのSRAMを配置する場合、透過開口率が低くなる問題が指摘されている。また、液晶表示パネルに要求される表示解像度が高い場合、1つのサブ画素内に1つのSRAMを配置することが技術的に困難になる。このため、図1や図2に示す回路構成を採用できる解像度が限定される問題がある。本発明の液晶表示パネルは、階調に対応した画素電位を記憶する容量素子と、この容量素子から画素電位を読み出すと共に、読み出された画素電位の論理レベルを復元し、その復元された画素電位の論理レベルを反転して容量素子に書き込む自己リフレッシュ動作部とを有する画素回路を備えたものである。容量素子は、一端が液晶素子の画素電極に電気的に接続され、自己リフレッシュ動作部は、インバータ回路を少なくとも有している。画素回路では、各々が画素電極を有する複数色のサブ画素に対して個別に容量素子が設けられ、自己リフレッシュ動作部が、複数色のサブ画素に対応する複数の容量素子において共用されている。また、本発明の電子機器は、上記本発明の液晶表示パネルを備えたものである。本発明の液晶表示パネルおよび電子機器では、階調に対応した画素電位が容量素子に書き込まれる。また、容量素子から自己リフレッシュ動作部へ画素電位が読み出される。そして、この自己リフレッシュ動作部において読み出された画素電位の論理レベルが復元および反転され、容量素子に書き込まれる。すなわち、自己リフレッシュ機能および自己反転機能が実行される。これにより、1フレーム単位で印加電圧の極性が反転駆動される液晶表示パネルにおいても、画素電極と対向電極間との電位関係を適切な状態に保持し続けることができる。本発明の液晶表示パネルおよび電子機器によれば、画素回路内の容量素子をDRAMとして使用することができる。記憶素子としてDRAMを用いる場合、リフレッシュ動作が必要であるが、本発明では、自己リフレッシュ動作部内でリフレッシュ動作を完結することができる。すなわち、リフレッシュ動作時に、大きな負荷容量を有する信号線の充放電が不要である。このため、リフレッシュ動作に伴う消費電力を低く抑えることができる。以下では、発明の最良の形態例を、以下に示す順番で説明する。A液晶表示パネルの基本構造B形態例1:1つのサブ画素に1つの回路1B-1システム構成例B-2画素回路の構成B-3駆動動作例B-4まとめC形態例2:3つのサブ画素に1つの回路1C-1画素回路の構成C-2駆動動作例C-3まとめD形態例3:6つのサブ画素に1つの回路1D-1画素回路の構成D-2駆動動作例D-3まとめE他の形態例なお言うまでもなく、発明者らの提案する発明は後述する形態例に限定されるものではない。また、本明細書で特に図示又は記載されない部分には、当該技術分野の周知又は公知技術を適用する。A液晶表示パネルの基本構造A-1外観構造まず、液晶表示パネルの外観例を説明する。ただし、この明細書においては、画素アレイ部と駆動回路を同じプロセスを用いて形成するパネルモジュールだけでなく、集積回路として構成された駆動回路を画素アレイ部が形成されたパネルに実装したものも液晶表示パネルと呼ぶ。ここでの集積回路が、特許請求の範囲における半導体装置に対応する。図4に、液晶表示パネルの外観例を示す。液晶表示パネル11は、支持基板13に対向基板15を貼り合わせた構造を有している。支持基板13は、ガラス、プラスチックその他の透過性基材で構成される。また、対向基板15も、ガラス、プラスチックその他の透過性基材で構成される。対向基板15は、封止材料を挟んで支持基板13の表面を封止する部材である。この他、液晶表示パネル11には、外部信号や駆動電源を入力するためのFPCフレキシブルプリントサーキット7が必要に応じて配置される。A-2断面構造図5に、液晶表示パネルの断面構造例を示す。図5に示す液晶表示パネル11は、2枚のガラス基板13及び15と、これらによって挟み込まれるように封入された液晶層19とで構成される。各基板のうち外側表面には偏光板21が配置され、内側表面には配向膜23が配置される。なお、配向膜23は、液晶層19の液晶分子群を一定方向に配列させるために使用される膜である。一般に、ポリイミド膜が使用される。また、ガラス基板15には、透明導電膜で形成された画素電極25と対向電極27が形成される。図5の場合、画素電極25は、櫛歯状に加工された5本の電極枝25Aの両端をそれぞれ連結部で連結した構造を有している。一方、対向電極27は、電極枝25Aよりも下層側ガラス基板15側に画素領域の全体を覆うように形成されている。この電極構造により、電極枝25Aと対向電極27の間に放物線状の電界が発生する。すなわち、電極枝25Aの上面領域についても、電界の影響を与えることができる。このため、画素領域全体の液晶を所望の配向方向に向けることができる。B形態例1B-1システム構成例まず、形態例に係る画素構造を有する液晶表示パネル31のシステム構成について説明する。図6に、液晶パネルモジュール31のシステム構成例を示す。液晶パネルモジュール31は、下部ガラス基板図5のガラス基板15に対応する。上に、画素アレイ部33と、信号線駆動部35と、制御線駆動部37と、駆動タイミング発生部39とを配置した構成を有している。この形態例の場合、画素アレイ部33の駆動回路は、1個又は複数個の半導体集積回路として形成され、ガラス基板上に実装される。因みに、画素アレイ部33は、表示上の1画素を構成するホワイトユニットがM行×N列に配置されたマトリクス構造を有している。なお、この明細書において、行とは、図中X軸方向に配列される3×N個のサブ画素41で構成される画素列をいう。また、列とは、図中Y軸方向に配列されるM個のサブ画素41で構成される画素列をいう。勿論、MとNの値は、垂直方向の表示解像度と水平方向の表示解像度に応じて定まる。図7に、ホワイトユニットを構成するサブ画素41の配列例を示す。図7は、3原色に対応するサブ画素41によって、ホワイトユニットが構成される場合の配列例である。勿論、ホワイトユニットの構成はこれに限らない。信号線駆動部35は、信号線DTLを駆動する回路である。この形態例の場合、信号線DTLは、図中Y軸方向に延びるように配線されている。例えばアナログ表示モードの場合、信号線駆動部35は、画素階調に応じた任意の階調電位アナログ電位Vsigを対応する信号線DTLに印加するように動作する。また例えばメモリ表示モードの場合にも、サブ画素41に保存する階調電位の論理レベルを入れ替える場合、信号線駆動部35は、必要な画素階調を対応する信号線DTLに印加するように動作する。制御線駆動部37は、制御線CTL21~25を駆動する回路である。この形態例の場合、制御線CTL21~25は、図中X軸方向に延びるように配線されている。例えばアナログ表示モードの場合、制御線駆動部37は、信号線DTLに印加された階調電位のサブ画素41に対する書き込み動作を制御する。また例えばメモリ表示モードの場合、制御線駆動部37は、サブ画素41に保存されている階調電位のリフレッシュ動作と再書き込み動作を制御する。駆動タイミング発生部39は、信号線駆動部35及び制御線駆動部37に駆動パルスを供給する回路デバイスである。B-2画素回路の構成図8に、この形態例に係るサブ画素41に対応する画素回路の構成例を示す。なお、図8に示す回路構成は、自己リフレッシュ機能と自己反転機能を実現する回路1図3を、サブ画素41に対して1対1に配置する場合の回路構成例である。以下、画素回路を構成する各素子について説明する。図8中のLCは、サブ画素41に対応する液晶を示している。図8中のCsは、階調電位を保存する保持容量である。この形態例の場合、保持容量Csは、メモリ表示モード時には、DRAMとして用いられる。薄膜トランジスタN11本発明における第1のスイッチ素子の一具体例に対応は、保持容量Csに対する階調電位の書き込み時にオン制御され、その他の期間にはオフ制御されるアクティブ素子である。薄膜トランジスタN11の制御には、制御線CTL21が用いられる。なお、薄膜トランジスタN11のうち主電極の一方は画素電極と接続される配線に接続され、主電極の他方は薄膜トランジスタN12の一方の主電極と配線を通じて接続される。薄膜トランジスタN12本発明における第2のスイッチ素子の一具体例に対応は、信号線DTLから階調電位を書き込む場合にオン制御されるアクティブ素子である。薄膜トランジスタN12の制御には、制御線CTL22が用いられる。なお、この薄膜トランジスタN12が、図3における第1のスイッチSW1に対応する。また、薄膜トランジスタN12の一方の主電極は信号線DTLに接続され、他方の主電極は薄膜トランジスタN11の一方の主電極と配線を通じて接続される。薄膜トランジスタN13本発明における第3のスイッチ素子の一具体例に対応は、信号線より前記容量素子に画素電位を書き込む場合にオフ制御されるアクティブ素子である。なお、薄膜トランジスタN13は、メモリ表示モードのうち内部リフレッシュ動作の実行動作時に、各フレームの終了直前の一定期間についてのみオン制御される。因みに、薄膜トランジスタN13がオン制御されている期間に、DRAMとして機能する保持容量Csが保持する階調電位が回路1図3に読み出される。この薄膜トランジスタN13の制御には、制御線CTL23が用いられる。また、この薄膜トランジスタN13が、図3における第2のスイッチSW2に対応する。薄膜トランジスタN14本発明における第4のスイッチ素子の一具体例に対応も、信号線より前記容量素子に画素電位を書き込む場合にオフ制御されるアクティブ素子である。なお、薄膜トランジスタN14は、メモリ表示モードのうち内部リフレッシュ動作の実行動作時に、各フレームの開始直後の一定期間についてのみオン制御される。因みに、薄膜トランジスタN14がオン制御されている期間に、回路1図3内で論理反転された階調電位が保持容量Csに書き込まれる。この薄膜トランジスタN14の制御には、制御線CTL24が用いられる。また、この薄膜トランジスタN14が、図3における第3のスイッチSW3に対応する。薄膜トランジスタP11、P12、N15、N16、N17は、図3の回路1を構成する回路である。なお、この回路1と、上記した薄膜トランジスタN13,N14とが、本発明における自己リフレッシュ動作部自己リフレッシュ回路部の一具体例に対応する。このうち、薄膜トランジスタP11とN15がインバータ回路増幅回路を構成する。また、薄膜トランジスタP12とN16がインバータ回路増幅回路を構成する。これらインバータ回路の駆動電源のうち高位電源はVDD、低位電源はVSSである。なお、薄膜トランジスタP11とN15で構成されるインバータ回路の入力側は、薄膜トランジスタN13の一方の主電極と接続されている。このインバータ回路は、薄膜トランジスタN13がオン状態の場合に、保持容量Csの階調電位を入力することができる。また、薄膜トランジスタP12とN16で構成されるインバータ回路の入力側は、薄膜トランジスタN14の一方の主電極と接続されている。このインバータ回路は、薄膜トランジスタN14がオン状態の場合に、保持容量Csに論理反転した階調電位を書き込むことができる。また、薄膜トランジスタP11とN15で構成されるインバータ回路の出力側は、薄膜トランジスタP12とN16で構成されるインバータ回路の入力側と接続されている。また、薄膜トランジスタP12とN16で構成されるインバータ回路の出力側は、薄膜トランジスタN17を通じて、薄膜トランジスタP11とN15で構成されるインバータ回路の入力側と接続されている。ここでの薄膜トランジスタN17が、回路1図3の動作を制御する。なお、薄膜トランジスタN17の制御には、制御線CTL25が用いられる。例えば薄膜トランジスタN17がオン状態のとき、2つのインバータ回路は、ラッチ回路として動作する。ラッチ回路として動作するとき、自己リフレッシュ機能が有効となる。すなわち、論理振幅をVDD-VSSとする論理レベルの復元動作が実行される。なお、薄膜トランジスタP11とN15で構成されるインバータ回路の出力側には、保持容量Csから読み出された階調電位の論理反転出力が現われる。また例えば薄膜トランジスタN17がオフ状態のとき、2つのインバータ回路は、それぞれ独立した増幅回路として動作する。B-3駆動動作例以下、表示モード別に、サブ画素41を構成する画素回路の駆動動作例を説明する。1アナログ表示モード図9に、ある走査線についてのアナログ表示モード時における制御線駆動部37の制御動作の内容を示す。なお、図9Aは、信号線DTLに印加される階調電位の波形である。この形態例の場合、画素電極と対向電極の間に印加される電圧の極性は1水平期間周期1H周期で反転駆動される。すなわち、ライン反転駆動される。従って、図9Aでは、信号線DTLに印加される階調電位の波形が1H周期毎に電位レベルが反転するように描いている。なお、信号線DTLに印加される階調電位の高位電位はVDD1であり、低位電位はVSSである。また、図9Aは、最大振幅の場合の例を表したものであり、実際には、画素階調に応じてVDD1-VSSのいずれかの電位レベルを採る。図9Bは、制御線CTL21と制御線CTL22の駆動波形である。駆動振幅の高位電位はVDD2であり、低位電位はVSS2である。図に示すように、信号線DTLから階調電位を書き込むタイミングでのみ駆動電位は高位電位VDD2に制御される。図9Cは、制御線CTL23と制御線CTL24の駆動波形である。駆動振幅の高位電位はVDD2であり、低位電位はVSS2である。ただし、アナログ表示モードの場合、制御線CTL23とCTL24は、常に低位電位VSS2に制御される。図9Dは、制御線CTL25の駆動波形である。駆動振幅の高位電位はVDD2であり、低位電位はVSS2である。ただし、アナログ表示モードの場合、制御線CTL25は、常に高位電位VDD2に制御される。図10に、アナログ表示モード時において、階調電位を信号線DTLから書き込む際の画素回路内の接続状態を示す。また、階調電位の書き込み経路を矢印にて示している。図10に示すように、この場合、第1のスイッチSW1に対応する薄膜トランジスタN12のみがオン制御される。一方、第2のスイッチSW2に対応する薄膜トランジスタN13と第3のスイッチSW3に対応する薄膜トランジスタN14は、二つとも全期間についてオフ制御される。すなわち、保持容量Csや画素電極側と回路1とは電気的に完全に分離される。なお、回路1内における薄膜トランジスタN17は常にオン状態に制御され、ラッチ回路として動作を継続する。2メモリ表示モードメモリ表示モードは、信号線DTLから保持容量Csに階調電位を書き込む動作とサブ画素内で保持容量Csに格納されている階調電位をリフレッシュする動作とで構成される。このうち、信号線DTLから保持容量Csに階調電位を書き込む動作は、表示内容の変更時等に実行される動作である。なお、信号線DTLから保持容量Csに階調電位を書き込む場合の動作は、アナログ表示モードと同じであるので説明を省略する。図11に、サブ画素内で保持容量Csに格納されている階調電位をリフレッシュする場合における制御線駆動部37の制御動作の内容を示す。なお、図11は、フレーム単位での駆動動作の関係を示している。図11Aは、制御線CTL21の駆動波形である。図11Bは、制御線CTL23及びCTL24の駆動波形である。これら2本の制御線には、1フレーム周期で高位電位がパルス状に印加される。図11Cは、制御線CTL25の駆動波形である。制御線CTL25には、1フレーム周期で低位電位がパルス状に印加される。図11Dは、対向電極電位VCSの駆動波形である。図に示すように、1フレーム周期で高位電位と低位電位が交互に出力される。図11Eは、保持容量Csに書き込む階調電位PIXの電位変化を示す波形である。図に示すように、メモリ表示モードにおいて、サブ画素41の発光状態を維持するためには、階調電位PIXを交互に入れ替える必要がある。なお、メモリ表示モードの場合、制御線CTL22は、常に、低位電位で駆動制御される。次に、1フレーム内での詳細な駆動動作を説明する。図12に、ある走査線についてのメモリ表示モード時における制御線駆動部37の制御動作の内容を示す。なお、図12は、図11におけるフレームの境界部分を拡大した状態を表している。なお、図12においては、前フレームをフレームNで表し、次フレームをフレームN1で表している。図12Aは、制御線CTL21の駆動波形である。図に示すように、制御線CTL21は、前フレームNの終了直前から次フレームの開始直後の一定期間、高位電位VDD2に駆動制御される。図12Bは、制御線CTL23の駆動波形である。図に示すように、制御線CTL23は、各フレームの終了直前に一定期間だけ、高位電位VDD2に駆動制御される。図12Cは、制御線CTL24の駆動波形である。図に示すように、制御線CTL24は、各フレームの開始直後に一定期間だけ、高位電位VDD2に駆動制御される。図12Dは、制御線CTL25の駆動波形である。図に示すように、制御線CTL25は、基本的に高位電位VDD2に駆動制御されるが、保持容量Csから回路1図3に階調電位の読み出しを開始する直前に低位電位VSS2に制御される。その後、一定時間が経過すると、制御線CTL25は、再び高位電位VDD2に駆動制御される。この高位電位VDD2の印加期間は、前フレームNが終了するまでの間に実行される。この高位電位VDD2の印加期間に回路1図3のラッチ機能が有効化され、読み出された階調電位PIXの電位が本来の電位に戻される。すなわち、自己リフレッシュ動作が実行される。このように、自己リフレッシュ動作には、信号線DTLの充放電は不要である。この自己リフレッシュ動作が終了すると、再び、制御線CTL25は低位電位VSS2に制御され、次フレームの開始から一定期間が経過するまで、その電位状態が維持される。そして、第3のスイッチSW3として機能する薄膜トランジスタN14がオン制御されてから一定時間が経過した後、制御線CTL25は再びオン状態に制御され、その電位状態が維持される。図12Eは、対向電極電位VCSの電位変化を示す波形である。図に示すように、フレーム周期で電位レベルが反転する。図13に、メモリ表示モードにおいて、保持容量Csから階調電位PIXを読み出す場合の回路内の様子を示す。このとき、薄膜トランジスタN11と薄膜トランジスタN13第2のスイッチSW2がオン状態に制御される。これにより、DRAMとして機能する保持容量Csが保持する階調電位が、薄膜トランジスタP11と薄膜トランジスタN15で構成されるインバータ回路の入力端に読み出される。この状態で、薄膜トランジスタN17がオン制御されると、図14に示すように、回路1図3はラッチ回路として動作し、保持容量Csから読み出された階調電位の論理振幅が回復される。この後、薄膜トランジスタN17がオフ制御され、続いて、薄膜トランジスタN13もオフ制御される。この状態が、図15に示す接続状態である。これにより、薄膜トランジスタP12と薄膜トランジスタN16の入力側には、フレームNの期間に保持容量Csから読み出された階調電位の論理振幅を回復した状態で論理反転した階調電位が現われる。この後、まず薄膜トランジスタN14がオン制御され、次に薄膜トランジスタN17がオン制御される。この状態が、図16に示す接続状態である。これにより、保持容量Csには、前フレームNの階調電位をリフレッシュ後に論理反転した階調電位が新たに書き込まれることになる。以上の動作が、メモリ表示モードの間、繰り返し実行される。B-4まとめこの形態例に係る画素構造の採用により、アナログ表示モードにもメモリ表示モードにも対応できる液晶表示パネルを実現できる。しかも、メモリ表示モードにおいて、保持容量CsをDRAMとして利用するため、容量面積が小さく済み、開口率を高く採ることができる。また、この形態例に係る画素構造の場合には、メモリ表示モードにおいて、サブ画素41と信号線DTLとを基本的に接続する必要がない。すなわち、信号線DTLを充放電しなくても、DRAMとして動作させる保持容量Csの階調電位をリフレッシュできる。このため、メモリ表示動作時における消費電力を更に低下させることができる。C形態例2続いて、2つ目の形態例を説明する。この形態例では、回路1図3を、ホワイトユニットを構成する3つのサブ画素41について1つ配置する場合について説明する。C-1画素回路の構成図17に、2つ目の形態例に係るサブ画素41に対応する画素回路の構成例を示す。なお、図17には、図8との対応部分に同一符号を付して示す。また、図17の場合にも、図2の場合と同様、LCは、作図上の都合により表示を省略している。図17と図8との違いは、薄膜トランジスタN11が、ホワイトユニットを構成する3つのサブ画素41に対応する個数だけ用意される点である。すなわち、薄膜トランジスタN11B、N11G、N11Rの3個が用意される。ここで、カッコ内のBは、青色に対応するサブ画素に用いられることを示している。また、かっこ内のGは、緑色に対応するサブ画素に用いられることを示している。また、かっこ内のRは、赤色に対応するサブ画素に用いられることを示している。従って、保持容量CsBは、青色表示に対応するサブ画素41の保持容量Csを示している。同じく、保持容量CsGは、緑色表示に対応するサブ画素41の保持容量Csを示している。同じく、保持容量CsRは、赤色表示に対応するサブ画素41の保持容量Csを示している。なお、薄膜トランジスタN11Bの制御には、制御線CTL21Bが用いられる。また、薄膜トランジスタN11Gの制御には、制御線CTL21Gが用いられる。また、薄膜トランジスタN11Rの制御には、制御線CTL21Rが用いられる。C-2駆動動作例以下、表示モード別に、この形態例に係る画素回路の駆動動作例を説明する。1アナログ表示モード図18に、ある走査線についてのアナログ表示モード時における制御線駆動部37の制御動作の内容を示す。なお、図18Aは、信号線DTLに印加される階調電位の波形である。この形態例の場合、画素電極と対向電極の間に印加される電圧の極性は1水平期間周期1H周期で反転駆動される。すなわち、ライン反転駆動される。従って、図18Aでは、信号線DTLに印加される階調電位の波形が1H周期毎に電位レベルが反転するように描いている。なお、信号線DTLに印加される階調電位の高位電位はVDD1であり、低位電位はVSSである。また、図18Aは、最大振幅の場合の例を表したものであり、実際には、画素階調に応じてVDD1-VSSのいずれかの電位レベルを採る。図18Bは、制御線CTL22の駆動波形である。駆動振幅の高位電位はVDD2であり、低位電位はVSS2である。図に示すように、信号線DTLから階調電位を書き込むタイミングでのみ駆動電位は高位電位VDD2に制御される。図18C1~C3は、制御線CTL21R、CTL21G、CTL21Bの駆動波形である。図に示すように、R→G→Bの順番に、制御線CTL21R、CTL21G、CTL21Bは高位電位VDD2に制御される。なお、制御線CTL21R、CTL21G、CTL21Bが高位電位VDD2である期間は互いに重複しないように設定されている。なお、制御線CTL21R、CTL21G、CTL21Bが高位電位VDD2である期間に、対応する信号電位Vsigが信号線DTLに印加されている。なお、駆動振幅の高位電位はVDD2であり、低位電位はVSS2である。図18Dは、制御線CTL23と制御線CTL24の駆動波形である。駆動振幅の高位電位はVDD2であり、低位電位はVSS2である。ただし、アナログ表示モードの場合、制御線CTL23とCTL24は、常に低位電位VSS2に制御される。図18Eは、制御線CTL25の駆動波形である。駆動振幅の高位電位はVDD2であり、低位電位はVSS2である。ただし、アナログ表示モードの場合、制御線CTL25は、常に高位電位VDD2に制御される。2メモリ表示モードメモリ表示モードは、信号線DTLから保持容量Csに階調電位を書き込む動作とサブ画素内で保持容量Csに格納されている階調電位をリフレッシュする動作とで構成される。このうち、信号線DTLから保持容量Csに階調電位を書き込む動作は、表示内容の変更時等に実行される動作である。なお、信号線DTLから保持容量Csに階調電位を書き込む場合の動作は、アナログ表示モードと同じであるので説明を省略する。図19に、サブ画素内で保持容量Csに格納されている階調電位をリフレッシュする場合における制御線駆動部37の制御動作の内容を示す。なお、図19は、フレーム単位での駆動動作の関係を示している。図19A1~A3は、制御線CTL21R、制御線CTL21G、制御線CTL21Bの駆動波形である。この形態例の場合、制御線CTL21R、制御線CTL21G、制御線CTL21Bは、3フレーム周期で高位電位がパルス状に印加される。図19Bは、制御線CTL23及びCTL24の駆動波形である。これら2本の制御線には、1フレーム周期で高位電位がパルス状に印加される。図19Cは、制御線CTL25の駆動波形である。制御線CTL25には、1フレーム周期で低位電位がパルス状に印加される。図19Dは、対向電極電位VCSの駆動波形である。図に示すように、1フレーム周期で高位電位と低位電位が交互に出力される。図19E1~E3は、保持容量Csに書き込む階調電位PIXR,PIXG,PIXBの電位変化を示す波形である。図中、破線で示す波形が対向電極電位VCSの駆動波形である。一方、実線で示す波形が個々のサブ画素41格納される階調電位の電位波形である。図に示すように、対向電極電位の変化に伴って階調電位も変化するが、対向電極電位VCSと保持容量Csに保持される階調電位PIXR,PIXG,PIXBとの電位関係は、3フレーム周期で変化する。すなわち、各色に対する自己リフレッシュ兼自己反転動作は、3フレーム周期で実行される。勿論、前回の自己リフレッシュ兼自己反転動作から次回の自己リフレッシュ兼自己反転動作までは、サブ画素41内における電位関係が保持される。従って、この形態例の場合、保持容量Csには、リフレッシュレートが3フレーム周期になっても階調電位を保持できるだけの容量が求められる。なお、メモリ表示モードの場合、制御線CTL22は、常に、低位電位で駆動制御される。次に、1フレーム内での詳細な駆動動作を説明する。図20に、ある走査線についてのメモリ表示モード時における制御線駆動部37の制御動作の内容を示す。なお、図20は、図19における各フレームの境界部分を拡大した状態を表している。なお、図20においては、前フレームをフレームNで表し、次フレームをフレームN1で表している。図20Aは、制御線CTL21R、CTL21G、CTL21Bの駆動波形である。すなわち、図20Aは、図19A1~A3の各パルス出力の時点の動作を表している。以下では、制御線CTL21Rについて説明する。図に示すように、制御線CTL21Rは、前フレームNの終了直前から次フレームの開始直後の一定期間、高位電位VDD2に駆動制御される。図20Bは、制御線CTL23の駆動波形である。図に示すように、制御線CTL23は、各フレームの終了直前に一定期間だけ、高位電位VDD2に駆動制御される。図20Cは、制御線CTL24の駆動波形である。図に示すように、制御線CTL24は、各フレームの開始直後に一定期間だけ、高位電位VDD2に駆動制御される。図20Dは、制御線CTL25の駆動波形である。図に示すように、制御線CTL25は、基本的に高位電位VDD2に駆動制御されるが、保持容量Csから回路1図3に階調電位の読み出しを開始する直前に低位電位VSS2に制御される。その後、一定時間が経過すると、制御線CTL25は、再び高位電位VDD2に駆動制御される。この高位電位VDD2の印加期間は、前フレームNが終了するまでの間に実行される。この高位電位VDD2の印加期間に回路1図3のラッチ機能が有効化され、読み出された階調電位PIXの電位が本来の電位に戻される。すなわち、自己リフレッシュ動作が実行される。このように、自己リフレッシュ動作には、信号線DTLの充放電は不要である。この自己リフレッシュ動作が終了すると、再び、制御線CTL25は低位電位VSS2に制御され、次フレームの開始から一定期間が経過するまで、その電位状態が維持される。そして、第3のスイッチSW3として機能する薄膜トランジスタN14がオン制御されてから一定時間が経過した後、制御線CTL25は再びオン状態に制御され、その電位状態が維持される。図20Eは、対応する対向電極電位VCSの電位変化を示す波形である。図に示すように、フレーム周期で電位レベルが反転する。以上の動作が、フレーム毎に、赤色表示に対応するサブ画素41、緑色表示に対応するサブ画素41、青色表示に対応するサブ画素41について順番に実行される。C-3まとめこの形態例の場合にも、アナログ表示モードにもメモリ表示モードにも対応できる液晶表示パネルを実現できる。しかも、この形態例の場合には、1つの回路1図3を3つのサブ画素41で順番に利用できる。すなわち、1つのホワイトユニット内に形成する回路1図3の数を3つから1つに削減することができる。結果的に、ホワイトユニットを構成する画素領域内の素子数を削減できる。勿論、液晶表示パネルを構成する素子数が削減されれば、その分、歩留まりも向上できる。D形態例3続いて、3つ目の形態例を説明する。この形態例では、回路1図3を、2つのホワイトユニットを構成する6つのサブ画素41について1つ配置する場合について説明する。D-1画素回路の構成図21に、3つ目の形態例に係るサブ画素41に対応する画素回路の構成例を示す。なお、図21には、図17との対応部分に同一符号を付して示す。また、図21の場合にも、図2や図17の場合と同様、LCは、作図上の都合により表示を省略している。図21と図17との違いは、薄膜トランジスタN11が、2つのホワイトユニットを構成する6つのサブ画素41に対応する個数だけ用意される点である。すなわち、薄膜トランジスタN11B1、N11G1、N11R1、N11B2、N11G2、N11R2の6個が用意される。図21の場合も、カッコ内のBは、青色に対応するサブ画素に用いられることを示している。また、かっこ内のGは、緑色に対応するサブ画素に用いられることを示している。また、かっこ内のRは、赤色に対応するサブ画素に用いられることを示している。また、かっこ内の1は、1つ目のホワイトユニットを構成するサブ画素に用いられることを示し、かっこ内の2は、2つ目のホワイトユニットを構成するサブ画素に用いられることを示している。従って、保持容量CsB1は、1つ目のホワイトユニットを構成する青色表示に対応するサブ画素41の保持容量Csを示している。同じく、保持容量CsG1は、1つ目のホワイトユニットを構成する緑色表示に対応するサブ画素41の保持容量Csを示している。同じく、保持容量CsR1は、1つ目のホワイトユニットを構成する赤色表示に対応するサブ画素41の保持容量Csを示している。また、保持容量CsB2は、2つ目のホワイトユニットを構成する青色表示に対応するサブ画素41の保持容量Csを示している。同じく、保持容量CsG2は、2つ目のホワイトユニットを構成する緑色表示に対応するサブ画素41の保持容量Csを示している。同じく、保持容量CsR2は、2つ目のホワイトユニットを構成する赤色表示に対応するサブ画素41の保持容量Csを示している。なお、薄膜トランジスタN11B1の制御には、制御線CTL21B1が用いられる。また、薄膜トランジスタN11G1の制御には、制御線CTL21G1が用いられる。また、薄膜トランジスタN11R1の制御には、制御線CTL21R1が用いられる。また、薄膜トランジスタN11B2の制御には、制御線CTL21B2が用いられる。また、薄膜トランジスタN11G2の制御には、制御線CTL21G2が用いられる。また、薄膜トランジスタN11R2の制御には、制御線CTL21R2が用いられる。D-2駆動動作例以下、表示モード別に、この形態例に係る画素回路の駆動動作例を説明する。1アナログ表示モード図22に、ある走査線についてのアナログ表示モード時における制御線駆動部37の制御動作の内容を示す。なお、図22Aは、信号線DTLに印加される階調電位の波形である。この形態例の場合も、画素電極と対向電極の間に印加される電圧の極性は1水平期間周期1H周期で反転駆動される。すなわち、ライン反転駆動される。従って、図22Aでは、信号線DTLに印加される階調電位の波形が1H周期毎に電位レベルが反転するように描いている。なお、信号線DTLに印加される階調電位の高位電位はVDD1であり、低位電位はVSSである。また、図22Aは、最大振幅の場合の例を表したものであり、実際には、画素階調に応じてVDD1-VSSのいずれかの電位レベルを採る。図22Bは、制御線CTL22の駆動波形である。駆動振幅の高位電位はVDD2であり、低位電位はVSS2である。図に示すように、信号線DTLから階調電位を書き込むタイミングでのみ駆動電位は高位電位VDD2に制御される。図22C1~C6は、制御線CTL21R1、CTL21G1、CTL21B1、CTL21R2、CTL21G2、CTL21B2の駆動波形である。なお、制御線CTL21B1、CTL21R2、CTL21G2の表記は省略している。図に示すように、R1→G1→B1→R2→G2→B2の順番に、制御線CTL21R1、CTL21G1、CTL21B1、CTL21R2、CTL21G2、CTL21B2は高位電位VDD2に制御される。なお、制御線制御線CTL21R1、CTL21G1、CTL21B1、CTL21R2、CTL21G2、CTL21B2が高位電位VDD2である期間は互いに重複しないように設定されている。なお、制御線制御線CTL21R1、CTL21G1、CTL21B1、CTL21R2、CTL21G2、CTL21B2が高位電位VDD2である期間に、対応する信号電位Vsigが信号線DTLに印加されている。なお、駆動振幅の高位電位はVDD2であり、低位電位はVSS2である。図22Dは、制御線CTL23と制御線CTL24の駆動波形である。駆動振幅の高位電位はVDD2であり、低位電位はVSS2である。ただし、アナログ表示モードの場合、制御線CTL23とCTL24は、常に低位電位VSS2に制御される。図22Eは、制御線CTL25の駆動波形である。駆動振幅の高位電位はVDD2であり、低位電位はVSS2である。ただし、アナログ表示モードの場合、制御線CTL25は、常に高位電位VDD2に制御される。2メモリ表示モードメモリ表示モードは、信号線DTLから保持容量Csに階調電位を書き込む動作とサブ画素内で保持容量Csに格納されている階調電位をリフレッシュする動作とで構成される。このうち、信号線DTLから保持容量Csに階調電位を書き込む動作は、表示内容の変更時等に実行される動作である。なお、信号線DTLから保持容量Csに階調電位を書き込む場合の動作は、アナログ表示モードと同じであるので説明を省略する。図23に、サブ画素内で保持容量Csに格納されている階調電位をリフレッシュする場合における制御線駆動部37の制御動作の内容を示す。なお、図23は、フレーム単位での駆動動作の関係を示している。図23A1~A6は、制御線CTL21R1、CTL21G1、CTL21B1、CTL21R2、CTL21G2、CTL21B2の駆動波形である。この形態例の場合、CTL21R1、CTL21G1、CTL21B1、CTL21R2、CTL21G2、CTL21B2は、6フレーム周期で高位電位がパルス状に印加される。図23Bは、制御線CTL23及びCTL24の駆動波形である。これら2本の制御線には、1フレーム周期で高位電位がパルス状に印加される。図23Cは、制御線CTL25の駆動波形である。制御線CTL25には、1フレーム周期で低位電位がパルス状に印加される。図23Dは、対向電極電位VCSの駆動波形である。図に示すように、1フレーム周期で高位電位と低位電位が交互に出力される。図23E1~E6は、保持容量Csに書き込む階調電位PIXR1,PIXG1,PIXB1,PIXR2,PIXG2,PIXB2の電位変化を示す波形である。図中、破線で示す波形が対向電極電位VCSの駆動波形である。一方、実線で示す波形が個々のサブ画素41格納される階調電位の電位波形である。図に示すように、対向電極電位の変化に伴って階調電位も変化するが、対向電極電位VCSと保持容量Csに保持される階調電位PIXR1,PIXG1,PIXB1,PIXR2,PIXG2,PIXB2との電位関係は、6フレーム周期で変化する。すなわち、各色に対する自己リフレッシュ兼自己反転動作は、6フレーム周期で実行される。勿論、前回の自己リフレッシュ兼自己反転動作から次回の自己リフレッシュ兼自己反転動作までは、サブ画素41内における電位関係が保持される。従って、この形態例の場合、保持容量Csには、リフレッシュレートが6フレーム周期になっても階調電位を保持できるだけの容量が求められる。なお、メモリ表示モードの場合、制御線CTL22は、常に、低位電位で駆動制御される。この場合も、1フレーム内での詳細な駆動動作は、前述した2つの形態例と同じである。具体的には、図20と同様の駆動動作になる。違いは、図20Aの駆動波形が、制御線CTL22R1、CTL22G1、CTL22B1、CTL22R2、CTL22G2、CTL22B2に対応することだけである。D-3まとめこの形態例の場合にも、アナログ表示モードにもメモリ表示モードにも対応できる液晶表示パネルを実現できる。しかも、この形態例の場合には、1つの回路1図3を6つのサブ画素41で順番に利用できる。すなわち、2つのホワイトユニット内に形成する回路1図3の数を6つから1つに削減することができる。結果的に、2つのホワイトユニットを構成する画素領域内の素子数を更に削減できる。勿論、液晶表示パネルを構成する素子数が削減されれば、その分、歩留まりも向上できる。E他の形態例E-1他の画素構造例前述した形態例の場合には、図8に示す画素構造を基本構成とする場合について説明した。すなわち、2つのインバータ回路の入出力端を接続する経路の1つに薄膜トランジスタN17を配置し、そのオンオフ制御によって回路1のラッチ動作を制御する場合について説明した。しかし、図24に示す画素回路によっても、前述した駆動動作を実現することができる。図24中のLCは、サブ画素41に対応する液晶を示している。図24中のCsは、階調電位を保存する保持容量である。この形態例の場合、保持容量Csは、メモリ表示モード時には、DRAMとして用いられる。薄膜トランジスタN11は、保持容量Csに対する階調電位の書き込み時にオン制御され、その他の期間にはオフ制御されるアクティブ素子である。薄膜トランジスタN11の制御には、制御線CTL21が用いられる。なお、薄膜トランジスタN11のうち主電極の一方は画素電極と接続される配線に接続され、主電極の他方は薄膜トランジスタN12の一方の主電極と配線を通じて接続される。薄膜トランジスタN12は、信号線DTLから階調電位を書き込む場合にオン制御されるアクティブ素子である。薄膜トランジスタN12の制御には、制御線CNT22が用いられる。なお、この薄膜トランジスタN12が、図3における第1のスイッチSW1に対応する。また、薄膜トランジスタN12の一方の主電極は信号線DTLに接続され、他方の主電極は薄膜トランジスタN11の一方の主電極と配線を通じて接続される。薄膜トランジスタN13は、信号線より前記容量素子に画素電位を書き込む場合にオフ制御されるアクティブ素子である。なお、薄膜トランジスタN13は、メモリ表示モードのうち内部リフレッシュ動作の実行動作時に、各フレームの終了直前の一定期間についてのみオン制御される。因みに、薄膜トランジスタN13がオン制御されている期間に、DRAMとして機能する保持容量Csが保持する階調電位が回路1図3に読み出される。この薄膜トランジスタN13の制御には、制御線CTL23が用いられる。また、この薄膜トランジスタN13が、図3における第2のスイッチSW2に対応する。薄膜トランジスタN14も、信号線より前記容量素子に画素電位を書き込む場合にオフ制御されるアクティブ素子である。なお、薄膜トランジスタN14は、メモリ表示モードのうち内部リフレッシュ動作の実行動作時に、各フレームの開始直後の一定期間についてのみオン制御される。因みに、薄膜トランジスタN14がオン制御されている期間に、回路1図3内で論理反転された階調電位が保持容量Csに書き込まれる。この薄膜トランジスタN14の制御には、制御線CTL24が用いられる。また、この薄膜トランジスタN14が、図3における第3のスイッチSW3に対応する。薄膜トランジスタP11、N15と容量Cは、図3の回路1を構成する回路である。このうち、薄膜トランジスタP11とN15がインバータ回路増幅回路を構成する。なお、薄膜トランジスタP11とN15で構成されるインバータ回路の入力側は、薄膜トランジスタN13の一方の主電極と接続されている。このインバータ回路は、薄膜トランジスタN13がオン状態の場合に、保持容量Csの階調電位を入力することができる。なお、保持容量Csの階調電位は、容量Cに保存される。因みに、図24の場合には、容量Cを明示的に配置しているが、配線容量を使用することもできる。また、薄膜トランジスタP11とN15で構成されるインバータ回路の出力側は、薄膜トランジスタN14の一方の主電極に接続される。この回路構成の場合、1つのインバータ回路により、リフレッシュ機能と論理反転機能を実現する。この回路構成の場合、図8では必要であった3個の薄膜トランジスタP12、N16、N17を無くすことができる。その分、回路面積を小さくすることができる。なお、図24に示す画素構造の場合も、信号線より前記容量素子に画素電位を書き込む場合には、薄膜トランジスタN13と薄膜トランジスタN14をオフ制御すれば良い。また、メモリ表示モードのうち内部リフレッシュ動作の実行動作時には、図25に示すように駆動制御すれば良い。図25は、ある走査線についてのメモリ表示モードのうち内部リフレッシュ動作の実行動作時における制御線駆動部37の制御動作の内容を示している。なお、図25においては、前フレームをフレームNで表し、次フレームをフレームN1で表している。図25Aは、制御線CTL21の駆動波形である。図に示すように、制御線CTL21は、前フレームNの終了直前から次フレームの開始直後の一定期間、高位電位VDD2に駆動制御される。図25Bは、制御線CTL23の駆動波形である。図に示すように、制御線CTL23は、各フレームの終了直前に一定期間だけ、高位電位VDD2に駆動制御される。この高位電位VDD2の印加期間に、保持容量Csから読み出された階調電位PIXが回路1図3内の容量Cに格納される。また、この階調電位PIXの反転出力がインバータ回路の出力端に現れ、この際に、階調電位は論理反転される。また、その出力振幅は、高位電位VDDか低位電位VSSに変換される。すなわち、自己リフレッシュ動作と自己反転動作が実行される。やはり、自己リフレッシュ動作には、信号線DTLの充放電は不要である。図25Cは、制御線CTL24の駆動波形である。図に示すように、制御線CTL24は、各フレームの開始直前に一定期間だけ、高位電位VDD2に駆動制御される。この高位電位VDD2の印加期間に、インバータ回路の出力端と保持容量Csとは電気的に接続され、論理反転された階調電位PIXが書き込まれる。図25Dは、対向電極電位VCSの電位変化を示す波形である。図に示すように、フレーム周期で電位レベルが反転する。E-2製品例電子機器前述した駆動電圧の印加技術は、液晶表示パネルの形態だけでなく、各種の電子機器に実装した商品形態でも流通される。以下、電子機器への実装例を示す。図26に、電子機器51の概念構成例を示す。電子機器51は、前述した駆動電圧の印加技術を採用する液晶表示パネル53、システム制御部55及び操作入力部57で構成される。システム制御部55で実行される処理内容は、電子機器51の商品形態により異なる。また、操作入力部57は、システム制御部55に対する操作入力を受け付けるデバイスである。操作入力部57には、例えばスイッチ、ボタンその他の機械式インターフェース、グラフィックインターフェース等が用いられる。なお、電子機器51は、機器内で生成される又は外部から入力される画像や映像を表示する機能を搭載していれば、特定の分野の機器には限定されない。図27に、その他の電子機器がテレビジョン受像機の場合の外観例を示す。テレビジョン受像機61の筐体正面には、フロントパネル63及びフィルターガラス65等で構成される表示画面67が配置される。また、この種の電子機器51には、例えばデジタルカメラが想定される。図28に、デジタルカメラ71の外観例を示す。図28Aが正面側被写体側の外観例であり、図28Bが背面側撮影者側の外観例である。デジタルカメラ71は、保護カバー73、撮像レンズ部75、表示画面77、コントロールスイッチ79及びシャッターボタン81で構成される。また、この種の電子機器51には、例えばビデオカメラが想定される。図29に、ビデオカメラ91の外観例を示す。ビデオカメラ91は、本体93の前方に被写体を撮像する撮像レンズ95、撮影のスタート/ストップスイッチ97及び表示画面99で構成される。また、この種の電子機器51には、例えば携帯端末装置が想定される。図30に、携帯端末装置としての携帯電話機101の外観例を示す。図30に示す携帯電話機101は折りたたみ式であり、図30Aが筐体を開いた状態の外観例であり、図30Bが筐体を折りたたんだ状態の外観例である。携帯電話機101は、上側筐体103、下側筐体105、連結部この例ではヒンジ部107、表示画面109、補助表示画面111、ピクチャーライト113及び撮像レンズ115で構成される。また、この種の電子機器51には、例えばコンピュータが想定される。図31に、ノート型コンピュータ121の外観例を示す。ノート型コンピュータ121は、下側筐体123、上側筐体125、キーボード127及び表示画面129で構成される。これらの他、電子機器51には、オーディオ再生装置、ゲーム機、電子ブック、電子辞書等が想定される。E-3その他前述した形態例には、発明の趣旨の範囲内で様々な変形例が考えられる。また、本明細書の記載に基づいて創作される又は組み合わせられる各種の変形例及び応用例も考えられる。"