互いに平行に配置された複数の配線と前記複数の配線を互いに接続する複数のビアとを備えるグリッド配線を配置するステップと、前記グリッド配線に接続された複数の内部回路を配置するステップと、前記複数の内部回路により前記グリッド配線内に流れる電流の電流密度を計算するステップと、前記電流密度に応じたエレクトロマイグレーションを抑制する配線長となるように、前記複数の配線の各々を分断するステップとを具備する半導体装置の設計方法。請求項1に記載の半導体装置の設計方法において、前記分断するステップは、前記電流密度と前記配線長との積が予め設定された値以下となるように、前記複数の配線の各々の配線長を決定するステップと、前記複数の配線の各々の配線長に基づいて、前記複数の配線の各々を分断するステップとを備える半導体装置の設計方法。請求項2に記載の半導体装置の設計方法において、前記複数の配線の各々は、電源配線である半導体装置の設計方法。請求項1乃至3のいずれか一項に記載の半導体装置の設計方法において、前記複数の配線は、二層以上の配線である半導体装置の設計方法。請求項1乃至4のいずれか一項に記載の半導体装置の設計方法において、前記グリッド配線は、電源が供給される電源端子を有し、前記複数の配線の各々を切断するステップは、前記複数の内部回路と、前記電源端子との間に少なくとも1つの電流経路が形成されているように、前記複数の配線の各々を切断する半導体装置の設計方法。請求項1乃至5のいずれか一項に記載の半導体装置の設計方法をコンピュータに実行させるためのプログラム。互いに平行に配置された複数の配線と前記複数の配線を互いに接続する複数のビアとを備えるグリッド配線を配置するグリッド配線部と、前記グリッド配線に接続された複数の内部回路を配置する回路配置部と、前記複数の内部回路により前記グリッド配線内に流れる電流の電流密度を計算する電流分析部と、前記電流密度に応じたエレクトロマイグレーションを抑制する配線長となるように、前記複数の配線の各々を分断するレイアウト調整部とを具備する半導体装置の設計装置。請求項7に記載の半導体装置の設計装置において、前記レイアウト調整部は、前記電流密度と前記配線長との積が予め設定された値以下となるように、前記複数の配線の各々の配線長を決定する配線長決定部と、前記複数の配線の各々の配線長に基づいて、前記複数の配線の各々を分断するレイアウト変更部とを備える半導体装置の設計装置。請求項8に記載の半導体装置の設計装置において、前記複数の配線の各々は、電源配線である半導体装置の設計装置。請求項7乃至9のいずれか一項に記載の半導体装置の設計装置において、前記複数の配線は、二層以上の配線である半導体装置の設計装置。互いに平行に配置された複数の配線と前記複数の配線を互いに接続する複数のビアとを備えるグリッド配線と、前記グリッド配線に接続された複数の内部回路とを具備し、前記グリッド配線は、前記複数の内部回路により電流が流れ、前記複数の配線の各々は、前記電流の電流密度に応じたエレクトロマイグレーションを抑制する配線長となるように、分断されている半導体装置。請求項11に記載の半導体装置において、前記複数の配線の各々は、電源配線である半導体装置。上記の特許文献1や特許文献2では、予め決定されたレイアウトにおいて、信頼性が要求値を満たすか否かを、レイアウト性や回路機能から得られる電流密度が、論文等で提案されたモデルに基づいて得られた電流制限値ワーストケース電流制限値を超えるか否かで判定する。そして、電流制限値を超える場合には、その超える箇所において、レイアウト変更を行っている。言い換えると、前述のワーストケースにおいて、電流値の制限を受けないように配線のレイアウトを変更することで、実質的に電流制限値の拡張を行っている。この場合、電流制限を超える箇所では、レイアウト変更として、配線幅の拡張や配線本数の増加のような配線の構成の変更が必要となる。図1は、本発明の課題を説明するために発明者が考えた半導体装置を示す模式図である。半導体装置101は、電源グリッド110と複数の内部ブロック回路104例示:104a~104dを具備している。電源グリッド110は、格子状に配置された電源配線102を備えている。電源配線102の配線幅は、初期的には例えばW0である。内部ブロック回路104は、論理回路等を構成する機能ブロックに例示され、電源グリッド110内に配置されている。内部ブロック回路104は、電源グリッド110に電源引込配線103を介して接続されている。内部ブロック回路104a~104dは、消費電力が同一でない。例えば、内部ブロック回路104a、104dは低消費電力、内部ブロック回路104cは中消費電力、内部ブロック回路104bは高消費電力である。このとき、消費電力の異なる内部ブロック回路104a~104dの稼働率などを考慮して、想定し得る最大の電流値が電源配線102に流れた場合でも、制限電流密度を超えないように、電源配線102の配線幅を、通常のW0より太くする必要がある。または、配線を追加して配線本数を増加させる必要がある。この図の例では、配線幅をW1>W0に拡張している。配線幅の拡張や配線本数の増加のような配線の構成の修正は、回路の面積を大きくしてしまうこと、修正確認を繰り返すことにより設計時間が長期化すること、大規模な回路の場合には他の部分との兼ね合いから容易には修正できないこと、等の課題がある。以下に、発明を実施するための形態で使用される番号符号を用いて、課題を解決するための手段を説明する。これらの番号符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明の設計方法は、互いに平行に配置された複数の配線11、12と複数の配線11、12を互いに接続する複数のビア15とを備えるグリッド配線10を配置するステップS01と、グリッド配線10に接続された複数の内部回路4を配置するステップS02と、複数の内部回路4によりグリッド配線10内に流れる電流の電流密度iを計算するステップS03と、電流密度iに応じたエレクトロマイグレーションを抑制する配線長Lとなるように、複数の配線11、12の各々を分断するステップS04、S05とを具備する。本発明では、グリッド配線10内を流れる電流の電流密度iに応じて、エレクトロマイグレーションを抑制するように逆流効果を得られるように、複数の配線11、12の配線長Lを調整している。そのため、電流密度iが上述したワーストケース電流制限値を超える場合であっても、逆流効果バックフロー効果により複数の配線11、12におけるエレクトロマイグレーションを抑制することができる。それにより、グリッド配線10を配線後にワーストケース電流制限値を超える部位が検出されても、複数の配線11、12の各々を分断するだけで、他のレイアウト変更例示:配線幅の拡張、配線本数の増加が必要なくなる。その結果、回路の面積の増大や、設計時間の長期化や、大規模な回路の場合における修正の困難性などの問題が発生することなく、EMの発生が著しく抑制された配線を設計することが可能となる。なお、複数の配線11、12及び複数のビア15で一つの電源配線2を構成しているので、一方の配線を分断しても他方の配線が接続していれば問題はない。本発明のプログラムは、上記の設計方法をコンピュータに実行させるプログラムである。本発明の設計装置は、グリッド配線部31と、回路配置部32と、電流分析部33と、レイアウト調整部34、35とを具備する。グリッド配線部31は、互いに平行に配置された複数の配線11、12と複数の配線11、12を互いに接続する複数のビア15とを備えるグリッド配線10を配置する。回路配置部32は、グリッド配線10に接続された複数の内部回路4を配置する。電流分析部33は、複数の内部回路4によりグリッド配線10に流れる電流の電流密度iを計算する。レイアウト調整部34、35は、電流密度iに応じたエレクトロマイグレーションを抑制する配線長Lとなるように、複数の配線11、12の各々を分断する。本発明の設計方法のプログラムや設計装置においても、上記本発明の設計方法と同様の作用効果を得ることができる。本発明の半導体装置は、グリッド配線10と、複数の内部回路4とを具備する。グリッド配線10は、互いに平行に配置された複数の配線11、12と複数の配線11、12を互いに接続する複数のビア15とを備える。複数の内部回路4は、グリッド配線10に接続されている。グリッド配線10は、複数の内部回路4により電流が流れる。複数の配線11、12の各々は、電流の電流密度iに応じたエレクトロマイグレーションを抑制する配線長Lとなるように、分断されている。本発明では、グリッド配線10の複数の配線11、12は、電流密度iに応じたエレクトロマイグレーションを抑制する逆流効果を得られる配線長Lとなるように分断されている。そのため、電流密度iが上述したワーストケース電流制限値を超える場合であっても、逆流効果バックフロー効果により複数の配線11、12におけるエレクトロマイグレーションを抑制することができる。それにより、グリッド配線10を配線後にワーストケース電流制限値を超える部位が検出されても、複数の配線11、12の各々を分断するだけで、他のレイアウト変更が必要なくなる。その結果、回路の面積の増大や、設計時間の長期化や、大規模な回路の場合における修正の困難性などの問題が発生することなく、EMの発生が著しく抑制された配線を設計することが可能となる。なお、複数の配線11、12及び複数のビア15で一つの電源配線2を構成しているので、一方の配線が分断されていても他方の配線が接続していれば問題はない。本発明により、回路の面積の増大や、設計時間の長期化や、大規模な回路の場合における修正の困難性などの問題が発生することなく、EMの発生が著しく抑制された配線を設計することが可能となる。以下、本発明の実施の形態に係る半導体装置の設計装置、半導体装置の設計方法、及び半導体装置に関して、添付図面を参照して説明する。図2は、本発明の実施の形態に係る半導体装置の設計装置の構成を示すブロック図である。設計装置30は、半導体装置用の自動配置配線ツールなどを用いて、半導体装置の配線設計を行う装置である。設計装置30は、配線の設計例示:電源グリッドの設計において、逆流効果を応用することを前提に配線を決定し、局所的な最適化を行う。設計装置30は、コンピュータに例示される情報処理装置であり、図示されていないCPUCentralProcessingUnitと、記憶装置と、入力装置と、出力装置と、インターフェースとを備えている。CPU、記憶装置、入力装置、出力装置、及びインターフェースは、バスやケーブルにより互いに情報の送受信が可能に接続されている。記憶装置は、RAMRandomAccessMemory、ROMReadOnlyMemory、及びHDDHardDiskDriveに例示される。入力装置は、キーボード、及びマウスに例示される。出力装置は、ディスプレイやプリンタに例示される。インターフェースは、外部のコンピュータや記憶装置や記憶媒体読取装置などと双方向通信可能に接続されている。CPUは、例えば記憶媒体からインターフェースを介してHDDにインストールされたコンピュータプログラムをRAMに展開する。そして、展開されたコンピュータプログラムを実行して、必要に応じて記憶装置や入力装置や出力装置のようなハードウエアを制御しながら、当該コンピュータプログラムの情報処理を実現する。記憶装置は、コンピュータプログラムを記録し、CPUが利用する情報や生成する情報を記録する。入力装置は、ユーザに操作されることにより生成される情報をCPUや記憶装置に出力する。出力装置は、CPUにより生成された情報や記憶装置の情報をユーザに認識可能に出力する。設計装置30は、コンピュータプログラムである電源グリッド配線部31と、内部ブロック回路配置部32と、電流分析部33と、配線長決定部34と、レイアウト変更部35とを具備している。これらは、半導体装置の設計用の自動配置配線ツールに含まれていてもよい。更に、上記の記憶装置又は記憶媒体読取装置に例示される記憶部36を具備している。電源グリッド配線部31は、半導体装置の配置情報や接続情報に基づいて、互いに平行に配置された複数の配線例示:電源配線と、複数の配線を互いに接続する複数のビアとを備えるグリッド配線電源グリッドを配置する。そして、その配置を示すレイアウトデータを生成する。内部ブロック回路配置部32は、半導体装置の配置情報や接続情報に基づいて、電源グリッドに接続された複数の内部ブロック回路例示:論理回路を配置する。そして、その配置を示すレイアウトデータを生成する。電流分析部33は、電源グリッド及び内部ブロック回路の配置を示すレイアウトデータに基づいてネットリストを生成し、回路シミュレーションを実行して、複数の内部ブロック回路により電源グリッド例示:電源配線、上層配線、下層配線、ビアに流れる電流の電流密度を計算する。配線長決定部34は、電流密度に応じたエレクトロマイグレーションを抑制する配線長となるように、複数の配線例示:上層配線、下層配線の各々の配線長を決定する。具体的には、電流密度と配線長との積が予め設定された値後述以下となるように、複数の配線の各々の配線長を決定する。レイアウト変更部35は、決定された複数の配線の各々の配線長に基づいて、複数の配線の各々を分断する。そして、分断された複数の配線の各々に対応させて、レイアウトデータを変更する。ここで、配線長決定部34とレイアウト変更部35とは、レイアウト調整に関する機能を有することから、レイアウト調整部と見ることができる。記憶部36は、半導体装置の配置情報や接続情報、レイアウトデータ、やネットリスト、ライブラリ、ワーストケース電流制限値などを記憶する。また、後述される電源配線の配線長と電流密度との関係式1を格納する。この設計装置30は、半導体装置の回路設計装置に含まれていても良い。図3A~図3Dは、それぞれ本発明の実施の形態に係る半導体装置の構成の一例を示す模式図である。この半導体装置は、図2の半導体装置の設計装置により設計される。ただし、図3A、図3Dは平面図、図3Bは図3AにおけるAA’断面図、図3Cは図3BのB部拡大図をそれぞれ示している。半導体装置1は、電源グリッド10と、複数の内部ブロック回路4例示:4a~4dを具備している。電源グリッドグリッド配線10は、内部ブロック回路4に電源電圧VDDや接地電圧VSSを供給する配線である。電源電圧VDDや接地電圧VSSの供給に伴い、電源グリッド10には内部ブロック回路4の動作に応じた電流が流れる。電源グリッド10は、格子状に配置された複数の電源配線2を備えている図はその一部を示している。電源グリッド10には、図3Dに示すように、電源電圧VDDを供給する電源と接続される電源端子16または、接地電圧VSSを供給する接地端子17が設けられている。内部ブロック回路4は、論理回路等を構成する機能ブロックに例示され、電源グリッド10内に配置されている。内部ブロック回路4は、電源グリッド10の電源配線2のいずれかに電源引込配線3を介して接続されている。内部ブロック回路4a~4dは、消費電力が必ずしも同一でない。例えば、内部ブロック回路4a、4dは低消費電力、内部ブロック回路4cは中消費電力、内部ブロック回路4bは高消費電力である。電源グリッド10の電源配線2は、内部ブロック回路4に電圧電流を供給する。電源配線2の配線幅は、例えばWである。電源配線2は、上層配線11及び下層配線12と、複数のビアスルーホール15とを備えている。上層配線11及び下層配線12は、互いに平行に配置されている。複数のビアスルーホール15は、上層配線11と下層配線12とを互いに並列接続している。それにより、電源配線2は2層配線になっており、2層の配線で一つの配線とみなすことができる。なお、図3Bでは上層配線11と下層配線12との2層で構成された配線構造を図示したが、電源配線2は、3層以上の配線であってもよい。また、電源配線2の上層配線11と下層配線12とは互いに平面視において重なっている。ただし、上層配線11と下層配線12とは平面視において完全には重なっていなくてもよい。例えば上層配線11と下層配線12とは平面視において一部は重なっていなくても良い。電源配線2において、各内部ブロック回路4の消費電力と稼働率に応じて、後述の条件に基づいて、電源引込配線3を形成する層の電源配線2上層配線11又は下層配線12に切断箇所切断箇所18又は切断箇所19が入っている。これは、上層配線11及び下層配線12の配線長が、それらを流れる電流の電流密度に応じたエレクトロマイグレーションを抑制する配線長となるようにするためである。このとき、上層配線11及び下層配線12に切断箇所18、19があっても、上層配線11、下層配線12、及びビア15を介して連続した一つの電源配線の経路が形成されているので、全体として一つの配線として機能することができる。それにより、電源グリッド10の機能が損なわれることはない。このように、内部ブロック回路4は、電源引込配線3を介して、電源配線2から、電源電圧VDDまたは接地電圧VSSが供給されるように、上層配線11と下層配線12とが分断される。言い換えれば、電源配線2は、電源引込配線3と電源電圧VDDが供給される電源端子または接地電圧VSSが供給される接地端子との間に少なくとも1つの電流経路が形成されているように、電源配線2が分断される。例えば、電源配線2を構成する複数の配線上層配線11と下層配線12等及び複数の配線を互いに接続するビア15を介して、電源配線2の両端に接続される少なくとも1つの電流経路が形成されるように複数の配線が分断される。ここで、電源配線2におけるエレクトロマイグレーションを抑制する配線長について説明する。図3Cを参照して、上層配線11を例にして説明する。図3Cにおいて、上層配線11の両端をビア15u、15dで終端し、電流電流密度i1がビア15dからビア15uに流れる場合を考える。また、上層配線11は、金属膜21とバリア膜22とから形成されているものとする。このとき、EMの原子輸送によって、金属膜21の材料原子は上層配線11の一方の端部11uから他方の端部11dへ輸送される。しかし、端部11dに接続されたビア15dでは、バリア膜21により金属膜21の材料原子の移動が妨げられた状態になっている。その結果、上層配線11の端部11u及びビア15uでは引張応力が発生し、端部11d及びビア15dでは圧縮応力が発生する。すなわち、上層配線11内部に内部応力差応力勾配が生じる。この内部応力差が、EMとは逆方向の原子輸送駆動力逆流応力となる。この内部応力差により、EMによる原子輸送が抑制され、EMが起き難くなる。この内部応力差は配線長L1が短いほど大きくなる。そのため、同じ電流密度i1の下では配線長Lが短いほどEMによる原子輸送が抑制されて、上層配線11の寿命が長くなる。そして、配線長L1がある閾値以下になれば、EMによるボイドが発生成長しなくなる。すなわち、EMが実質的に発生しなくなり、配線寿命は無限大になる。その関係を示しているのが下記の式1である。このことは下層配線12についても同様である。すなわち、下層配線12の場合、下層配線12の両端内が同じ層内で、バリア膜で終端されているので、同様の効果を得ることができる。分断箇所18、19は、上層配線11及び下層配線12の配線長がエレクトロマイグレーションを抑制する配線長となるように、以下のように設定される。上層配線11及び下層配線12は、それぞれを流れる電流の電流密度iに応じたエレクトロマイグレーションを抑制する配線長Lとなるように、分断箇所18、19において分断されている。より具体的には、上層配線11及び下層配線12は、i×L≦C...1を満たす配線長Lとなるように、分断されている。ただし、定数Cは、配線の材料や断面積、配線周囲の絶縁膜の材料、配線及び絶縁膜の形成方法等に基づいて実験やシミュレーション等により、電流密度iと配線長Lとの関係で逆流効果が発現できるように決定される定数である。また、電流密度iは、ワーストケース電流制限値を超えていても良いが、ジュール熱による溶断が起きる電流密度、もしくは電流値よりも小さい値とする。この図の例では、上層配線11及び下層配線12は、それぞれを流れる電流の電流密度i1、i2と配線長L1、L2とが、i1×L1≦C、i2×L2≦Cの関係を満たすように、分断箇所18、19において分断されている。例えば、回路シミュレーション等により電流密度i1が判明すると、L1≦C/i1を満たすように、配線長L1が決定され、それを満たすように分断箇所18が設定される。このように上層配線11及び下層配線12の配線長L1、L2を式1に基づいて制限することで、上層配線11及び下層配線12において逆流効果を発現させることができる。それにより、電流密度i1、i2が所定の電流制限値を超えた場合であっても、逆流効果によりエレクトロマイグレーションの発生を抑制でき、配線の寿命を延ばすことができる。すなわち、電流密度i1、i2が所定の電流制限値を超えた場合であっても、配線幅Wの拡張や配線本数の増加のような修正が不要となる。その結果、回路の面積が大きくなること、修正確認を繰り返すことにより設計時間が長期化すること、大規模な回路の場合には他の部分との兼ね合いから容易には修正できないこと、等の問題を回避することができる。このとき、複数のビア15を、十分に多く配置することが好ましい。所望のビア15とビア15との間で上層配線11を切断し、及び/又は、下層配線12を切断して、配線長L1、L2を上述の所望の長さ調整することができるようにするためである。それにより、レイアウトに変更の自由度を高めることができる。そのような配置としては、例えば、100nm~1000nmに1個程度である。この図の例では、電源配線2は2層上層配線11及び下層配線12になっている。しかし、本実施の形態はこの例に限定されることはなく、互いにビアで接続された更に多くの層を有していてもよい。また、この図の例では、電源配線2について説明している。しかし、本実施の形態はこの例に限定されることはなく、他の配線についても同様に適用可能である。次に、本発明の実施の形態に係る半導体装置の設計装置の動作半導体装置の設計方法について説明する。図4は、本発明の実施の形態に係る半導体装置の設計装置の動作半導体装置の設計方法を示すフロー図である。図5A、図5B、図6、図7A、及び図7Bは、それぞれ本発明の実施の形態に係る半導体装置の設計装置による各設計段階における半導体装置の構成の一例を示す模式図である。ただし、図5Aは平面図、図5Bは図5AにおけるBB’断面図、図6は平面図、図7Aは平面図、図7Bは図7AにおけるCC’断面図をそれぞれ示している。まず、電源グリッド配線部31は、半導体装置の配置情報や接続情報に基づいて、電源グリッド10の基本構造を例えば図5A及び図5Bのように構成するステップS01。それにより、電源配線2が格子状に配置されるただし、これらの図では、その一部を表示。各電源配線2は、上層配線11及び下層配線12の2層の配線を、互いに平行に配置し、最適な複数のビア15で並列接続した構造を有している。このプロセスにより、電源グリッド10の配置を示すレイアウトデータが生成されるステップS01。次に、内部ブロック回路配置部32は、半導体装置の配置情報や接続情報に基づいて、電源グリッド10の網目格子の内部に複数の内部ブロック回路4を例えば図6のように配置するステップS02。それにより、複数の内部ブロック回路4は、電源グリッド10に電源引込配線3を介して接続される。これらの図の例では、内部ブロック回路4a~4dが配置されているが、それらは必ずしも消費電力が同一でない。例えば、内部ブロック回路4a、4dは低消費電力、内部ブロック回路4cは中消費電力、内部ブロック回路4bは高消費電力である。このプロセスにより、内部ブロック回路4の配置を示すレイアウトデータが生成されるステップS02。続いて、電流分析部33は、生成されたレイアウトデータからネットリストを生成し、回路シミュレーションを実行する。電流分析部33は、その回路シミュレーションにより、複数の内部ブロック回路4の各々における消費電力、稼働率に応じて電流の分析を行い、電流密度がワーストケース電流制限値を超える部位を検出するステップS03。このとき、電流密度の計算に当たっては、例えば、電源配線2が上層配線11又は下層配線12のみの1層分断面積の配線であるとしてそれぞれ計算する。次に、配線長決定部34は、電流密度がワーストケース電流制限値を超える部位又は、その部位を含むその周辺の部位について、電流密度に応じたエレクトロマイグレーションを抑制する配線長となるように、電源配線2における上層配線11及び下層配線12の配線長を決定するステップS04。すなわち、該当する電源配線2の部分とそれに接続する内部ブロック回路4への電源引込配線3の電流密度と配線長との積が予め設定された値以下となるように上記式1を満たすように、上層配線11及び下層配線12の配線長を決定する。あるいは、該当する電源配線2の部分とそれに接続する内部ブロック回路4への電源引込配線3の電流密度が、配線長に応じた制限値以下となるように、上層配線11及び下層配線12の配線長を決定する。続いて、レイアウト変更部35は、図7A及び図7Bに示すように、決定された各電源配線2の上層配線11及び下層配線12の配線長となるように、各電源配線2の上層配線11及び下層配線12を分断するステップS05。これらの図の例では、式1を満たすように決定された配線長となるように、上層配線11が4箇所で分断され、下層配線12が3箇所で分断され、それぞれ配線長が短くなっている。そのため、電流密度が高い場合でも、逆流効果によりEMの影響を抑制することができる。このとき、レイアウト変更部35は、各電源配線2の上層配線11及び下層配線12が決定された配線長の位置で分断されたレイアウトとなるように、電源グリッド10のレイアウトデータを変更する。なお、ビア15や電源引込配線3の位置の関係で決定された配線長の位置で分断ができない場合、配線長をより短くして対応する。このとき、分断される配線層例示:上層配線11は、他方の配線層例示:下層配線12とビア15で接続されているので、電気的に電源配線2電源グリッド12の機能が損なわれることはない。このような動作により、電源グリッド10に内部ブロック回路4を配置することができ、本実施の形態の半導体装置の設計装置の動作半導体装置の設計方法を実行することができる。なお、ステップS3において、電流密度の計算に当たって、電源配線2が上層配線11及び下層配線12の2層分断面積の配線として計算することも可能である。その場合、上層配線11や下層配線12の分断により、対応して下層配線12や上層配線11には、計算された電流密度の2倍の電流密度を有する電流が流れることになる。ステップS4では、その計算された電流密度の2倍の電流密度に基づいて、下層配線12や上層配線11の配線長が計算される。本実施の形態では、電流密度がワーストケース電流制限値を超える電源配線があったとしても、その電流密度に応じて、所定の条件を満たすようにその電源配線の上層配線や下層配線の配線長を調整している。その結果、その配線長により発生する逆流効果により、その電源配線でのEMを抑制することができる。このとき、その電源配線における既に存在する上層配線や下層配線を分断することにより、それらの配線長を調整している。その結果、電源配線2の配線幅の拡張や、配線本数の増加のような配線の構成の変更をする必要がなくなる。そのため、回路の面積の増大や、修正確認を繰り返すことによる設計時間の長期化や、大規模な回路の場合における他の部分との兼ね合いよる修正の困難性などの問題が発生することがない。このように、電源配線2は網目状のグリッド電源グリッド10を構成している。消費電力が大きく、電源配線2に流れる電流値電流密度が大きい網目周辺については電源配線2を短くすることで、レイアウトを大きく変更することなくEMの信頼性を向上させることができる。本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。