不揮発性記憶手段と、前記不揮発性記憶手段に情報を書き込むために、外部機器で生成した書込パルスを入力する入力手段と、を備える半導体装置において、前記書込パルスのパルス長で、前記不揮発性記憶手段に前記情報が書き込まれたか否かの判定を行なう判定手段を設けたことを特徴とする半導体装置。前記判定手段は、前記書込パルスのパルス長が所定の範囲にあるか否かで判定を行なうことを特徴とする請求項1に記載の半導体装置。前記書込パルスの時間を計測する計時手段を備え、前記判定手段は、前記計時手段により計測された前記書込パルスのパルス長が所定の時間以上かつ所定の時間以下であることで前記判定を行なうことを特徴とする請求項2に記載の半導体装置。前記計時手段は、前記入力手段から前記書込パルスが入力されたときから前記不揮発性記憶手段に適正に情報が書き込まれるための適正書込時間まで時間計測を行ない、前記判定手段は、前記書込パルスを計測した結果の計測時間と前記適正時間とを比較することで前記判定を行なうことを特徴とする請求項3に記載の半導体装置。前記書込パルスの終端部を検出する検出パルスを生成するパルス生成手段を有し、前記判定手段は、前記書込パルスの前記終端部を所定の時間幅を有する検出パルスのパルス幅の期間内で前記書込パルスの終了の有無を調べることで前記判定を行なうことを特徴とする請求項2に記載の半導体装置。判定結果を出力する出力手段を有し、前記判定手段は、前記出力手段を用いて前記外部機器に前記判定結果を出力することを特徴とする請求項1から5のいずれか1つに記載の半導体装置。ところで、半導体装置の製造においては、不揮発性メモリの記憶状態と、記憶状態の保持時間が目的どおりであることに加え、生産性が高いことが重要である。特許文献1に示した従来技術は、半導体装置内に内部テスト回路を付加しており、この内部テスト回路によって、不揮発性メモリ素子の数に応じてテストする必要があるため、テスト時間が不揮発性メモリ素子の数に比例し、生産性が高いとは言いがたい。特許文献2によれば、検査プログラムを半導体装置内に転送し、複数の不揮発性メモリ素子をテストすることができるから、テスト時間の大幅な削減が行なえる。しかし、そもそも検査プログラム自体に制御ミス、例えば不揮発性メモリ素子の閾値の変化に必要な書き換え条件の過不足があった場合については、対応できない。ところで、不揮発性メモリ素子への書き込みで問題となるのは、書込パルスの書込電圧パルスの波高値ではなく、パルス長パルスの長さ、つまり書込時間である。不揮発性メモリ素子へのデータ書き換えに用いられる昨今の書込手段を備える外部機器は、発生する書込電圧の管理は厳重である。書込電圧が過剰であったとすると、不揮発性メモリ素子を破壊してしまうからである。一方、パルス長の管理はそれほど厳しいものとはしていない。なぜなら、外部機器からの配線や端子を辿って半導体装置に印加される書込パルスには多少の遅延が生じてしまうことが分かっているから、その遅延分の時間マージンを加味したパルス長としているためである。さらに、その時間マージンは、半導体装置間で書込パルスのパルス長にばらつきがあっても対処できるような意味合いも含まれている。しかしながら、外部機器が発生する書込パルスのパルス長は、それを印加する半導体装置にとって問題となる場合がある。すなわち、図12bを用いてすでに説明したように、過剰な書き込み条件となる書込パルスを印加すると、データを書き込んでいるはずなのにデータ消去が起きてしまったりするからである。このような問題は、ひとえに書込パルスを外部機器側の制御で行っているからであって、不揮発性メモリ素子を搭載する半導体機器側で、書込パルスを制御できればよいのである。しかしながら、そのような対策のために、特許文献1及び特許文献2に示した従来技術を転用しようとすると、半導体装置が大掛かりになってしまい、コスト競争力にも不利である。そこで、より簡便な手法で、搭載する不揮発性メモリ素子に適する書き込みを実施できる手法が熱望されていたが、いまだそのような技術は提案されていない。本発明の目的は、上記課題を解決するものである。外部機器から入力される書込パルスが、不揮発性メモリ素子のデータ書き込みに有効か否かを、より簡便に判定することができる半導体装置を提供することにある。上記課題を解決するため、本発明の半導体装置は下記記載の構成を採用する。本発明の半導体装置は不揮発性記憶手段と、不揮発性記憶手段に情報を書き込むために、外部機器で生成した書込パルスを入力する入力手段と、を備える半導体装置において、書込パルスのパルス長で、不揮発性記憶手段に情報が書き込まれたか否かの判定を行なう判定手段を設けたことを特徴とする。これにより、大掛かりな構成を必要とせず、正しく不揮発性メモリ素子にデータが書き込まれたか否かを判定できる。また、本発明の半導体装置の判定手段は、書込パルスのパルス長が所定の範囲にあるか否かで判定を行なうようにしてもよい。搭載する不揮発性記憶手段の適正なパルス長に対して、入力した書込パルスのパルス長が所定の範囲にあるか否かで判定することができる。このように、範囲を規定することにより、より正しく不揮発性記憶手段の書き込み状態を判定できる。また、本発明の半導体装置は、書込パルスの時間を計測する計時手段を備え、判定手段は、その計時手段により計測された書込パルスのパルス長が所定の時間以上かつ所定の時間以下であることで判定を行なってもよい。このような構成にすれば、計時手段は、所定の時間幅で見比べて判定することができる。また、その計時手段は、入力手段から書込パルスが入力されたときから不揮発性記憶手段に適正に情報が書き込まれるための適正書込時間まで時間計測を行ない、判定手段は、書込パルスを計測した結果の計測時間と適正時間とを比較することで判定を行なってもよい。このような構成にすれば、計時手段は、書込パルスが入力すると時間計測を開始し、書込パルスの終了時間が、搭載する不揮発性記憶手段の適正なパルス長に達していたかどうかを比較して判定することができる。また、本発明の半導体装置は、書込パルスの終端部を検出する検出パルスを生成するパルス生成手段を有し、判定手段は、書込パルスの終端部を所定の時間幅を有する検出パルスのパルス幅の期間内で書込パルスの終了の有無を調べることで判定を行なってもよい。このような構成にすれば、書込パルスの終端部分を所定の時間幅を有する検出パルスで判定することができる。また、本発明の半導体装置は、判定結果を出力する出力手段を有し、判定手段は、出力手段を用いて外部機器に判定結果を出力するようにしてもよい。これにより、外部装置の書込パルスに係わる設定過不足を発信することができ、例えば、外部機器へ書き換えの中止やリトライの機会を促すことができる。本発明によれば、半導体装置側で書込パルスのパルス長で不揮発性記憶手段に情報が書き込まれたか否かの判定を行なうので、簡便に情報の書き込みの可否を判定できる。本発明の半導体装置は、搭載する不揮発性記憶手段に対して外部機器で生成した書込パルスを印加して情報を書き込むとき、その書込パルスのパルス長が適正であったか否かを判定する判定手段を設けている。半導体装置側に判定手段を設けているため、共に搭載する不揮発性記憶手段に適したパルス長であったか否かを半導体装置側で判定できる。これにより、不揮発性記憶手段に適する書き込みを実施できる。そして何よりも、書込パルスのパルス長が適正であったか否かで判定するため、大掛かりな構成が必要ではなく、正しく不揮発性メモリ素子にデータが書き込まれたか否かを判定できる。判定手段によるパルス長書込パルスが印加されている時間の計測は、パルスを発生させてそれをカウントすることや、計時手段を備えて実際に不揮発性記憶手段に印加されている書込パルスの時間計測を行うようにしてもよい。これにより、不揮発性記憶手段に適正な書き込みが実施されたかどうかを判定することができる。以下、本発明の半導体装置を4つの実施形態に分けて説明する。第1の実施形態は、外部機器から入力された書込パルスのパルス長を、カウンタ回路でカウントした個数から演算して求め、内蔵する不揮発性記憶手段に適正な書き込みがなされたか否かを判定するものである。第2の実施形態は、計時手段を備え、これにより書込パルスのパルス長印加時間を計測し、所定の時間以上であり所定の時間以下であることを判定するものである。第3の実施形態は、計時手段により書込パルスが印加されてから時間計測を開始し、適正時間までパルス長書込時間の計測を行い、計測時間と適正時間とを比較判定するものである。第4の実施形態は、パルス生成手段により書込パルスの終端部を検出する検出パルスを生成し、検出パルス幅の間に書込パルスの終端部があるかないかを判定するものである。各実施形態の説明にあっては、主にその実施形態の特徴を説明し、重複する部分の説明は省略する。半導体装置に搭載する不揮発性記憶手段は、特に限定しないがMONOS型の不揮発性メモリ素子であれば、比較的低電圧で書き込み及び消去ができるので、好ましい。したがって、パルス長書込時間の数値の例示は、MONOS型の不揮発性メモリ素子の例を記載している。そして、実施形態の説明は図面を指示して説明を行うが、指示していない図面も適宜参照されたい。また、図面はすでに説明した構成には同一の番号を付与するものとする。[第1の実施形態の説明:図1、図2]まず、図1と図2とを用いて半導体装置の第1の実施形態を詳述する。図1は半導体装置の第1の実施形態である機能ブロック図であり、図2は書込パルスの波形を模式的に示す波形図である。第1の実施形態の特徴は、外部機器から印加された書込パルスのパルス長を調べることで、不揮発性記憶手段に情報が適正に書き込まれたか否かを判断するものである。図1において、1は外部機器、2は半導体装置、5は入力手段、6は出力手段、7は不揮発性記憶手段、8は適正な書き込みが成されたか否かを判定する判断手段、10は不揮発性メモリ素子への適正な書き込み時間情報である適正書込時間情報を記憶する時間情報記憶手段、11はパルス長演算手段である。3は書込パルス、4は判定信号である。図2において、23は書き込み開始時の波形エッジ、24は書き込み終了時の波形エッジである。この2つの波形エッジ間が書込パルスのパルス長、つまり書込時間となる。図1に示すように、外部機器1から半導体装置2の入力手段5を介して、不揮発性記憶手段7と判断手段8とに書込パルス3が入力している。判断手段8には、書込パルス3のパルス長を演算するパルス長演算手段11が設けてある。外部機器1から書込パルス3が入力されると、パルス長演算手段11は、例えば、書込パルス3の書き込み開始時の波形エッジ23を捉える。その後、書込パルス3の書き込み終了時の波形エッジ22を捉える。このエッジ間をカウンタ回路を用いて算出する。パルス長演算手段11には、知られているカウンタ回路を設けており、書き込み開始時の波形エッジ23が現れたとき、カウントを開始する。そして、書き込み終了時の波形エッジ24が現れたとき、そのカウントを終了する。カウンタ回路は、例えば、0.1msを1カウントとするような動作を行う、知られているカウンタ回路である。つまりこの例では、カウンタ回路が10カウントすると時間に換算すると1msとなり、100カウントで10msとなる。パルス長演算手段11は、このカウンタ回路がカウントした回数から、半導体装置2に印加した書込パルスのパルス長の実時間を調べる。例えば、不揮発性メモリ素子へ印加している時間波形エッジ間、カウンタ回路が100カウントしたとすると、パルス長の実時間は10msである。判断手段8は、搭載する不揮発性記憶手段7を構成する不揮発性メモリ素子への適正な書き込み時間を示す適正書込時間情報を、時間情報記憶手段10に記憶している。時間情報記憶手段10は、例えば、不揮発性メモリ素子やワンタイム型PROMなどで構成することができる。これに不揮発性メモリ素子への適正な書き込み時間を示す適正書込時間情報を電子データとして記憶している。そして、パルス長演算手段11が演算して求めたパルス長の実時間と、時間情報記憶手段10に記憶している適正書込時間情報とを比較して、不揮発性記憶手段7を構成する不揮発性メモリ素子への適正な書き込みが行われたか否かを判断するのである。例えば、適正書込時間情報の内容が10msであったとする。このままこの10msという値と入力された書込パルス3とを比較してもよいが、通常は若干のマージンを取った値と比較する。この適正書込時間10msに最小限のマージンを加えた余裕を持った書き込み時間が、10ms±0.5msとする。このとき、書き込み開始時の波形エッジ23から書き込み終了時の波形エッジ24までのカウントが90カウントであったとし、カウンタ回路のカウント数が1カウント0.1msであったとすると、書込パルスの実時間は9msと計算できる。これでは、最小のマージンを加えた余裕を持った書き込み時間10ms±0.5msの範囲には入っておらず、この場合は正しい書き込みがなされなかったことになる。もちろん、適正書込時間である10msと比較したとしても、1msの差があるため、正しい書き込みがなされなかったことになる。判断手段8は、このような適正な書き込みがなされなかったとき、エラー信号を発生することができる。図1に示す例では、出力手段6を介して判定信号4を出力し、外部機器1にその情報を送信するようにしてもよい例が記載されている。時間情報記憶手段10に記憶している適正書込時間情報は、半導体装置を製造するときの製造プロセス情報や、製造直後にテスターなどで動作検証を行う際に調べることができ、そしてその際に記憶させればよい。また、過去に製造した半導体装置の情報から適正書込時間情報を決定してもよい。いずれの場合も、すでに説明したように、時間情報記憶手段10に事前に記憶させておくのである。[第2の実施形態の説明:図3、図4、図5]次に、図3と図4と図5とを用いて半導体装置の第2の実施形態を詳述する。図3は半導体装置の第2の実施形態である機能ブロック図であり、図4はタイミングチャートであり、図5はフローチャートである。第2の実施形態の特徴は、計時手段を備え、この計時手段により書込パルスのパルス長書込時間を計測し、所定の時間以上であり所定の時間以下であるか否かを判定するものである。図3において、9は計時手段、12は制御信号群、13は最小所定時間判定回路、14は最大所定時間判定回路、15は総合判定信号生成回路である。図3に示すように、外部機器1から半導体装置2の入力手段5を介して、不揮発性記憶手段7と計時手段9とに書込パルス3が入力している。計時手段9から判断手段8に制御信号群12が入力している。判断手段8から出力手段6を介して、外部機器1に判定信号4が入力している。計時手段9は、図示しないが知られている発振回路と分周回路と組合せ回路とからなり、これらの回路で、適性書込時間という時間を作り出す、いわゆるストップウォッチのように動作する時計回路である。そして、この適正書込時間から、最小の所定時間と最大の所定時間とを作り出す。例えば、作り出した適正書込時間を10msとすると、これを元にこの時間を含む下限と上限との時間を生成する。例えば、最小の所定時間を9.5ms、最大の所定時間を10.5msとするのである。そして、作り出した最小及び最大の所定時間と書込パルス3とを用いて、それぞれに対応するタイミング信号を生成する。計時手段9は、外部機器1から書込パルス3が入力されると、常時、書込パルス3を計時する。分周信号と、組合せ回路によって書込パルス3が入力した直後のタイミングでリセット信号を生成する。この信号は、判断手段8に入力する制御信号群12を構成する1つである。次に、最小の所定時間と書込パルス3とを組合せて、書込パルス3が終了していないときに最小所定タイミング信号を生成する。この信号も、判断手段8に入力する制御信号群12を構成する1つである。次に、最大の所定時間と書込パルス3とを組合せて、書込パルス3が終了しているときに最大所定タイミング信号を生成する。この信号が最後の判断手段8に入力する制御信号群12を構成する信号である。判断手段8は、最小所定時間判定回路13と最大所定時間判定回路14と総合判定信号生成回路15とからなる。最小所定時間判定回路13には、制御信号群12からリセット信号と最小所定タイミング信号が入力され、書込パルス3が所定のタイミング以上であるか否かの情報を含んだ出力信号を生成し、総合判定信号生成回路15に入力する。最大所定時間判定回路14には、制御信号群12からリセット信号と最大所定タイミング信号が入力され、書込パルス3が所定のタイミング以上であるか否かの情報を含んだ出力信号を生成し、総合判定信号生成回路15に入力する。総合判定信号生成回路15は、最小所定時間判定回路13と最大所定時間判定回路14とからの出力信号から、書込パルス3が所定のタイミング以上かつ所定のタイミング以下であるか否かを判定した結果を判定信号4として出力手段6を介し外部機器1へ出力する。最小所定時間判定回路13は、例えば、データ型フリップフロップで構成できる。リセット端子に制御信号群12を構成するリセット信号を接続し、データ端子にハイレベルの信号線を接続し、制御端子に最小所定タイミング信号を接続している。書込パルス3が入力した直後のリセット信号を受けて出力をリセットし、最小所定タイミング信号の入力を受けてデータ端子の信号レベルを出力し、書込パルス3の入力後、最小所定タイミング信号がない場合、つまり、所定の時間以前に書込パルス3が終了した場合は、リセット時の出力レベルを出力する。最大所定時間判定回路14も、例えば、データ型フリップフロップ構成できる。リセット端子に制御信号群12を構成するリセット信号を接続し、データ端子にハイレベルの信号線を接続し、制御端子に最大所定タイミング信号を接続している。書込パルス3が入力した直後のリセット信号を受けて出力をリセットし、最大所定タイミング信号の入力を受けてデータ端子の信号レベルを出力し、書込パルス3の入力後、最小所定タイミング信号がない場合、つまり、所定の時間以降に書込パルス3が終了した場合は、リセット時の出力レベルを出力する。総合判定信号生成回路15は、例えば、2入力AND回路で構成できる。最小所定時間判定回路13の出力信号と最大所定時間判定回路14の出力信号とをAND演算し結果を出力する。上述の例と同じく、例えば、適正書込パルスのパルス長が10msとする。そして、最小の所定時間を9.5ms、最大の所定時間を10.5msとする。図4のタイミングチャートと図5のフローチャートとを参照しつつ、書込パルス3の状態に応じた判定を説明する。例えば、書込パルス3のパルス長が10.3msであったとする。この場合、最小所定タイミングで書込パルス3が終了していないので、最小所定タイミング信号が発生し、最大所定タイミングでは書込パルス3が終了しているので最大所定タイミング信号も発生し、総合判定生成回路15は、正しい書き込みがなされたことをあらわす判定信号4を出力する。また、例えば、書込パルス3のパルス長が10.6msであったとする。この場合、最小所定タイミングで書込パルス3が終了していないので最小所定タイミング信号を発生するが、最大所定タイミングでも書込パルス3が終了していないので最大所定タイミング信号が発生せず、総合判定生成回路は、正しい書き込みがなされなかったことをあらわす判定信号4を出力する。第2の実施形態は、第1の実施形態が有する時間情報記憶手段10を有さない。計時回路9がロジカルに時間を生成する。そしてその生成した時間を基にして書込パルス3のパルス長が所定の範囲にあるか否かを判断するのである。計時回路9が生成する時間は、事前に試作品などの半導体装置を製造するなどして適する時間を生成できるように回路設計すればよい。また、過去に製造した半導体装置の情報や、回路シミュレータなどを用いて回路設計してもよい。[第3の実施形態の説明:図6、図7、図8]次に、図6と図7と図8とを用いて半導体装置の第3の実施形態を詳述する。図6は半導体装置の第3の実施形態である機能ブロック図であり、図7はタイミングチャートであり、図8はフローチャートである。第3の実施形態の特徴は、書込パルスが印加される計時手段が時間計測を開始してから所定の時間までパルス長書込時間の計測を行い、計測した時間と適正時間とを比較して判定するものである。図6において、17は計時信号、16は比較回路である。時間情報記憶手段10は第1の実施形態と同様な構成である。図6に示すように、外部機器1から半導体装置2の入力手段5を介して、不揮発性記憶手段7と計時手段9とに書込パルス3が入力している。計時手段9から判断手段8に計時信号17が入力している。判断手段8から出力手段6を介して、外部機器1に判定信号4が入力している。計時手段9は、図示しないが知られている発振回路と分周回路と組合せ回路とからなり、書込パルスが印加されてから所定の時間のパルス長を計測し、計測時間を計時信号17として生成し、判断手段8へ入力する。発振回路と分周回路とは、すでに説明した例と同じく、公知の回路である。組合せ回路は、分周回路が出力する分周信号を元に目的のタイミング信号を生成したり、書込パルス3の入力タイミングから基準クロックを分周回路に伝達する制御信号を生成する。外部機器1から書込パルス3が入力されると、計時手段9は組み合わせ回路によって基準クロックを分周回路への伝達を開始し、書込パルス3の計時を開始する。つまり、図2に示す波形エッジ23を検出して時間計測を開始する。組み合わせ回路は、波形エッジ24を検出すると書込パルス3の計時を終了する。この計測した時間は、組合せ回路によって保持され、そして計時信号17として出力する。組み合せ回路は、計時が終了すると組合せ回路が生成したリセット信号によって分周回路をリセットする。判断手段8は、時間情報記憶手段10と比較回路16とからなる。比較回路16には、計時信号17と時間情報記憶手段10に記憶している適性書込時間情報とを入力し、夫々比較する。その比較結果を判定信号4として出力手段6を介し外部機器1へ出力する。比較回路16は、入力信号と比較基準信号との大小を判定する良く知られた回路であり、時間情報記憶手段10が記憶している適性書込時間情報を満足しているかどうかで判定信号4のレベルを変えて出力する。図7のタイミングチャートと図8のフローチャートとを参照しつつ、書込パルス3の状態に応じた判定を説明する。例えば、書込パルス3のパルス長が10.3msであったとする。計時手段9は、この10.3msという時間を計測する。適正書込時間情報である適正書込時間が10msとすると、0.3msずれているので、比較回路16は正しい書き込みがなされなかったことをあらわす判定信号を出力する。また、適正書込時間である10msにマージンを加味した余裕を持った書き込み時間を比較対象にするようにしているときは、比較基準の最小値と比較基準の最大値との範囲に入っているため、比較回路16は正しい書き込みがなされたことをあらわす判定信号を出力する。また、例えば、書込パルス3のパルス長が10.6msであったとする。この場合、余裕を持った書き込み時間を比較対象にするようにしているときは、比較基準の最小値を満足しているが、比較基準の最大値を満足していないので、比較回路16は、正しい書き込みがなされなかったことをあらわす判定信号を出力する。[第4の実施形態の説明:図9、図10、図11]次に、図9と図10と図11とを用いて半導体装置の第4の実施形態を詳述する。図9は半導体装置の第4の実施形態である機能ブロック図であり、図10はタイミングチャートであり、図11はフローチャートである。第4の実施形態の特徴は、パルス生成手段により書込パルスの終端部を検出する検出パルスを生成し、検出パルス幅の間に書込パルスの終端部があるかないかを判定するものである。図9において、20はパルス生成手段、18は検出パルス、22はリセット信号、19はデータ型フリップフロップ、21は2入力AND回路である。図9に示すように、外部機器1から半導体装置2の入力手段5を介して、不揮発性記憶手段7とパルス生成手段20とに書込パルス3が入力している。パルス生成手段20から判断手段8に検出パルス18とリセット信号22とが入力している。パルス生成手段20は、図示しないが例えば、発振回路と分周回路と組合せ回路とからなり、書込パルス3が印加されてから計時し、書込パルス3の印加直後のタイミングにリセット信号22と書込パルスの終端部を検出する検出パルス18とを生成し、判断手段8へ出力する。発振回路と分周回路とは、すでに説明した実施形態と同様な回路である。組合せ回路は、分周回路が出力する分周信号を元に適正な書込パルスを検出するための所定の時間幅を有する検出パルス18と、判断手段をリセットするリセット信号22を生成する。外部機器1から書込パルス3が入力されると、直後にパルス生成手段20は組み合わせ回路によって基準クロックを分周回路への伝達を開始し、書込パルス3の印加直後にリセット信号22を生成し、書込パルス3の終端部図2に示す書き込み終了時の波形エッジ24を検出するための、所定のパルス幅時間幅を有する検出パルス18を生成する。判断手段8は、例えば、2入力AND回路21とデータ型フリップフロップ19とで構成することができる。パルス生成手段20が生成するリセット信号22と検出パルス18と書込パルス3とを入力し、判定信号4を出力する。2入力AND回路21は、書込パルス3と検出パルス18とをAND演算してデータ型フリップフロップ19の制御端子に接続し、検出パルス18の入力の間のみ書込パルス3を制御端子に伝達する。データ型フリップフロップ19は、リセット端子にパルス生成手段20が生成するリセット信号22をリセット端子に接続し、リセット信号の入力で出力をリセットし、ローレベルを出力し、リセット信号の入力以外でフリップフロップ動作を行う。データ型フリップフロップ19のデータ端子は、ハイレベルの信号線を接続し、制御端子に書込パルス3の終端図2に示す書き込み終了時の波形エッジ24を受け付けたとき、適正な書込時間の終端を含む所定のパルス幅を有する検出パルス18の間に書込パルス3の終端があったときのみデータ端子のレベルをデータ型フリップフロップ19の出力端子に伝達し、判定信号4として出力手段6を介し外部機器1へ出力する。また、検出パルス18の間に書込パルス3の終端がない場合は、リセット時の出力レベルを判定信号4として出力手段6を介し外部機器1へ出力する。例えば、適正書込パルスのパルス長が10msであったとする。また、この適正書込時間に最小限のマージンを加えた余裕を持った書き込み時間が、10ms±0.5msとする。このとき、適正な書き込み時間の最小値は9.5msとなり適正な書き込み時間の最大値は10.5msとなり、検出パルス18の所定のパルス幅時間幅は、9.5msから10.5msの1msとなる。図10のタイミングチャートと図11のフローチャートとを参照しつつ、書込パルス3の状態に応じた判定を説明する。例えば、書込パルスのパルス長が10.3msであったとする。この場合、書込パルス3の終了は検出パルス18の間にあるため、データ型フリップフロップ19の制御端子に制御信号が入力し、データ型フリップフロップ19は正しい書き込みがなされたことをあらわす判定信号4を出力する。また、例えば、書込パルスのパルス長が10.6msであったとする。この場合、書込パルス3の終了は検出パルス18の外にあるため、データ型フリップフロップ19の制御端子に制御信号は入力せず、データ型フリップフロップ19は正しい書き込みがなされなかったことをあらわす判定信号4を出力する。[全体説明まとめ]以上述べたように、本発明の半導体装置によれば、書込パルスのパルス長で不揮発性記憶手段に情報が書き込まれたか否かの判定を行なうので、半導体装置側で簡便に情報の書き込みの可否を判定でき、さらには、外部装置の誤設定を半導体装置内部の基準に基づいて半導体装置の外部に発信できる。なお、以上説明した実施形態は、これに限定されるものではなく、本発明の要旨を満たすものであれば任意に変更することができる。