"ゲートバイアスが供給されるゲートが入力端子と接続され、ソースがグランドと接続されており、上記入力端子から入力された信号を増幅するソース接地型増幅素子と、一端からドレインバイアスが印加される複数の並列抵抗を有するとともに、上記複数の並列抵抗の他端間を結ぶ複数の直列抵抗を有するラダー抵抗回路と、ゲートバイアスが供給されるゲートが高周波的に接地され、ドレインが上記ラダー抵抗回路における各並列抵抗の他端と接続され、ソースが上記ソース接地型増幅素子のドレインと接続されており、上記ソース接地型増幅素子により増幅された信号を増幅する複数のゲート接地型増幅素子と、上記複数のゲート接地型増幅素子のいずれかのドレインに接続された出力端子と、上記複数のゲート接地型増幅素子のゲートと接続されており、上記複数のゲート接地型増幅素子のゲートに対してゲートバイアスを選択的に供給するゲートバイアス制御回路とを備えた可変利得増幅器。ラダー抵抗回路における直列抵抗の抵抗値が並列抵抗の抵抗値の半分に設定されていることを特徴とする請求項1記載の可変利得増幅器。ラダー抵抗回路における直列抵抗が分割されて、上記直列抵抗が複数の分割抵抗から構成されており、複数のゲート接地型増幅素子のいずれかのドレインが並列抵抗の他端ではなく、上記複数の分割抵抗の接続点に接続されていることを特徴とする請求項1記載の可変利得増幅器。ゲートバイアス制御回路は、複数のゲート接地型増幅素子と対応するように設けられ、ゲートバイアスを当該ゲート接地型増幅素子のゲートに供給する複数のスイッチ用トランジスタと、上記複数のスイッチ用トランジスタのうち、ゲート接地型増幅素子のゲートにゲートバイアスを供給するスイッチ用トランジスタを利得制御信号にしたがって選択する利得制御論理回路とを備えていることを特徴とする請求項1記載の可変利得増幅器。ゲートバイアスをソース接地型増幅素子のゲートに供給するゲートバイアス回路を設けたことを特徴とする請求項1記載の可変利得増幅器。ゲートバイアス回路は、基準電流源から供給される基準電流に応じたゲートバイアスをソース接地型増幅素子のゲートに供給するゲートバイアス供給用トランジスタと、上記ゲートバイアス供給用トランジスタと対になってカレントミラー回路を構成する第1のトランジスタと、ソースが上記第1のトランジスタのドレインと接続され、ドレインバイアスが供給されるドレインがゲートと短絡されており、上記ゲートに発生する電圧をゲートバイアスの基準電圧としてゲートバイアス制御回路に供給する第2のトランジスタとを備えていることを特徴とする請求項5記載の可変利得増幅器。ゲートバイアスが供給されるゲートが正相入力端子と接続され、ソースがグランドと接続されており、上記正相入力端子から入力された差動信号の正相側信号を増幅する第1のソース接地型増幅素子と、一端からドレインバイアスが印加される複数の並列抵抗を有するとともに、上記複数の並列抵抗の他端間を結ぶ複数の直列抵抗を有する第1のラダー抵抗回路と、ゲートバイアスが供給されるゲートが高周波的に接地され、ドレインが上記第1のラダー抵抗回路における各並列抵抗の他端と接続され、ソースが上記第1のソース接地型増幅素子のドレインと接続されており、上記第1のソース接地型増幅素子により増幅された信号を増幅する複数の第1のゲート接地型増幅素子と、上記複数の第1のゲート接地型増幅素子のいずれかのドレインに接続された差動信号の正相出力端子と、ゲートバイアスが供給されるゲートが逆相入力端子と接続され、ソースがグランドと接続されており、上記逆相入力端子から入力された差動信号の逆相側信号を増幅する第2のソース接地型増幅素子と、一端からドレインバイアスが印加される複数の並列抵抗を有するとともに、上記複数の並列抵抗の他端間を結ぶ複数の直列抵抗を有する第2のラダー抵抗回路と、ゲートバイアスが供給されるゲートが高周波的に接地され、ドレインが上記第2のラダー抵抗回路における各並列抵抗の他端と接続され、ソースが上記第2のソース接地型増幅素子のドレインと接続されており、上記第2のソース接地型増幅素子により増幅された信号を増幅する複数の第2のゲート接地型増幅素子と、上記複数の第2のゲート接地型増幅素子のいずれかのドレインに接続された差動信号の逆相出力端子と、上記複数の第1及び第2のゲート接地型増幅素子のゲートと接続されており、上記複数の第1及び第2のゲート接地型増幅素子のゲートに対してゲートバイアスを選択的に供給するゲートバイアス制御回路とを備えた可変利得増幅器。ソース接地型増幅素子及びゲート接地型増幅素子がFET又はBJTであることを特徴とする請求項1から請求項7のうちいずれか1項記載の可変利得増幅器。従来の可変利得増幅器は以上のように構成されているので、出力側に設けられているゲート接地FETのサイズを等価的に変更すれば、利得を変化させることができる。しかし、出力側に設けられているゲート接地FETのサイズを等価的に変更すると、可変利得増幅器の出力インピーダンスが変化してしまう課題があった。また、出力側をインダクタやキャパシタ等のリアクタンス素子で整合を図っても、可変利得増幅器の出力インピーダンスが変化してしまうため、整合がずれてしまうなどの課題があった。この発明は上記のような課題を解決するためになされたもので、利得を変化させても、出力インピーダンスの変動を抑えることができる可変利得増幅器を得ることを目的とする。この発明に係る可変利得増幅器は、ゲートバイアスが供給されるゲートが入力端子と接続され、ソースがグランドと接続されており、入力端子から入力された信号を増幅するソース接地型増幅素子と、一端からドレインバイアスが印加される複数の並列抵抗を有するとともに、複数の並列抵抗の他端間を結ぶ複数の直列抵抗を有するラダー抵抗回路と、ゲートバイアスが供給されるゲートが高周波的に接地され、ドレインがラダー抵抗回路における各並列抵抗の他端と接続され、ソースがソース接地型増幅素子のドレインと接続されており、ソース接地型増幅素子により増幅された信号を増幅する複数のゲート接地型増幅素子と、複数のゲート接地型増幅素子のいずれかのドレインに接続された出力端子と、複数のゲート接地型増幅素子のゲートと接続されており、複数のゲート接地型増幅素子のゲートに対してゲートバイアスを選択的に供給するゲートバイアス制御回路とを備えたものである。この発明によれば、利得を変化させても、出力インピーダンスの変動を抑えることができる効果がある。実施の形態1.図1はこの発明の実施の形態1によるFETで構成された可変利得増幅器を示す回路図であり、図において、入力端子1は信号を入力する端子である。DCカットキャパシタ21~2nnは任意の自然数は入力端子1と接続され、入力端子1から入力された信号に含まれる直流成分をカットする部材である。ソース接地FET31~3nnは任意の自然数はゲートがDCカットキャパシタ21~2nを介して入力端子1と接続され、ソースが共通のグランド4と接続されており、入力端子1から入力された信号を増幅するソース接地型増幅素子である。ゲート接地FET5はゲートがゲート端子6に接続されると共に、ハイパスキャパシタ7を介してグランド4に高周波的に接地され、ドレインが出力負荷回路負荷インダクタ10又は負荷抵抗11及び出力端子12と接続され、ソースがソース接地FET31~3nのドレインと接続されており、ソース接地FET31~3nにより増幅された信号を増幅して出力端子12に出力するゲート接地型増幅素子である。ゲート端子6はゲートバイアスが供給される端子である。ハイパスキャパシタ7はゲート端子6とグランド4間に接続され、不要な高周波信号をグランド4に吸収させる部材である。ドレインバイアス端子8は予め設定されたドレインバイアスが供給される端子である。ハイパスキャパシタ9はドレインバイアス端子8とグランド4間に接続され、不要な高周波信号をグランド4に吸収させる部材である。出力負荷回路である負荷インダクタ10はゲート接地FET5のドレインとドレインバイアス端子8間に接続されている。図1の例では、ゲート接地FET5のドレインとドレインバイアス端子8間に負荷インダクタ10が接続されているものを示しているが、負荷インダクタ10の代わりに、出力負荷回路である負荷抵抗11を接続するようにしてもよい。出力端子12はDCカットキャパシタ13を介してゲート接地FET5のドレイン及び負荷インダクタ10と接続され、ゲート接地FET5により増幅された信号を出力する端子である。DCカットキャパシタ13はゲート接地FET5により増幅された信号に含まれる直流成分をカットする部材である。ゲートバイアス制御回路14はゲートバイアス端子151~15n及びゲートバイアスフィード抵抗161~16nを介してソース接地FET31~3nのゲートとDCカットキャパシタ21~2nの接続点に接続されている。ゲートバイアス制御回路14は基準電流入力端子17から基準電流を受けると、利得制御信号入力端子19から入力される利得制御信号に応じて当該基準電流からゲートバイアスを生成し、そのゲートバイアスを選択的にソース接地FET31~3nのゲートに供給する。基準電流入力端子17は基準電流を入力する端子であり、基準電流源18は基準電流を基準電流入力端子17に供給する電源である。利得制御信号入力端子19は可変利得増幅器の利得を制御する利得制御信号を入力する端子である。次に動作について説明する。入力端子1から入力された信号は、DCカットキャパシタ21~2nを介してソース接地FET31~3nに入力され、ソース接地FET31~3nにより増幅される。ソース接地FET31~3nにより増幅された信号は、ゲート接地FET5に入力され、ゲート接地FET5により増幅される。ゲート接地FET5により増幅された信号は、負荷インダクタンス10もしくは負荷抵抗11およびDCカットキャパシタ13を介して出力端子12より出力される。この際、ドレインバイアス端子8には、予め設定されたドレインバイアスが供給されており、ソース接地FET31~3nのゲートには、ゲートバイアス制御回路14より予め設定された適切なゲートバイアスが供給されている。また、ゲート接地FET5のゲート端子6には、予め設定されたゲートバイアスが供給されており、可変利得増幅器がカスコード増幅器として動作する。このように、可変利得増幅器が、複数のソース接地FET31~3nとゲート接地FET5をカスコード接続したカスコード増幅器として動作することで、高い利得を得ることができる。なお、ドレインバイアス端子8はハイパスキャパシタ9を介してグランド4に接地され、ゲート端子6はハイパスキャパシタ7を介してグランド4に接地されているので、信号に含まれている不要な高周波信号はグランド4に吸収される。その結果、可変利得増幅器と電源間のアイソレーションを高めることができる。ここで、ゲートバイアス制御回路14は、ゲートバイアスを選択的にソース接地FET31~3nのゲートに供給することにより、複数のソース接地FET31~3nのうち、実際に動作させるソース接地FET3を切り替えて、可変利得増幅器の利得を変化させるようにしている。以下、ゲートバイアス制御回路14の動作を具体的に説明する。カスコード増幅器の電流は、ソース接地FET31~3nに流れる電流によって決定される。全てのソース接地FET31~3nに流れるドレイン電流Idtotalは、各ソース接地FET31~3nに流れるドレイン電流Id1、Id2、、Idnの和で表される。また、出力電力Poutは、負荷をZLとすると、下記のように表される。ただし、Idtotalは、Idtotalの複素共役である。Pout=Idtotal×Idtotal×ZL/2出力電力Poutは、全てのソース接地FET31~3nに流れるドレイン電流Idtotalの2乗に比例する。従って、ソース接地FET31~3nのトータルのサイズを変更することによって、全てのソース接地FET31~3nに流れるドレイン電流Idtotalが変化して、出力電力Poutが変化し、その結果として、可変利得増幅器の利得を変化させることができる。例えば、ソース接地FET31~3nのトータルのサイズを1/2とすれば、出力電力Poutが1/4となり、利得が約6dB減少する。ここで、例えば、ソース接地FET31~3nのサイズであるゲート幅Wg1、Wg2Wgnをトータルのゲート幅Wgtotalに対して、次のように設定する場合を考える。Wg1=Wgtotal/2、Wg2=Wg1/2:Wgn=Wgn1/2適切なゲートバイアスを全てのソース接地FET31~3nのゲートに供給した場合に利得が最大となる。最大の利得を基準として、ゲート幅Wg1のソース接地FET31から、ゲート幅Wg2、、Wgn1のソース接地FET3n1まで、順々にゲートバイアスをオフ=0Vにして、ソース接地FETをオフしていく度に、ドレイン電流が1/2ずつ減少し、利得が約6dBずつ低下していくことになる。即ち、6dBステップの可変利得増幅器を実現することが可能である。この例では、各々のソース接地FET31~3nのゲート幅を1/2ずつ小さくするものについて示したが、例えば、1/√2ずつ小さくすれば、3dBステップの可変利得増幅器となる。即ち、XdBステップの可変利得増幅器とするためには、10のX/20乗分の1ずつに、ソース接地FET31~3nのゲート幅を小さくしていけば良いことになる。以上のように、この実施の形態1によれば、ゲートバイアス制御回路14がゲートバイアスを選択的にソース接地FET31~3nのゲートに供給することにより、複数のソース接地FET31~3nのうち、実際に動作させるソース接地FET3を切り替えて、ソース接地FET31~3nのトータルのサイズを変更するようにしているので、全てのソース接地FET31~3nに流れる電流を変化させて、出力電力Poutを変化させることができるようになり、その結果として、可変利得増幅器の利得を変化させることができる。なお、実際に可変利得増幅器を実現する場合には、寄生素子の影響で利得の可変量がずれることがある。その場合には、ソース接地FET31~3nのゲート幅を微調整することによって、利得の可変量を設定することができる。また、主に歪を発生するソース接地FET31~3nのサイズを変えることによって、出力電力Poutを変化させているため、入力電力が一定の条件で利得が変化して、出力が変化したとしても、歪特性が劣化しない特性を有することができる。さらに、出力側のゲート接地FET5は、利得の変化に対してサイズが変わらないため、出力インピーダンスの変化を抑圧することが可能である。これにより、出力負荷回路として負荷インダクタ10を接続して整合した場合においても、利得の変化に対して整合状態が変化しないようにすることができる。したがって、整合状態が変化することによる利得可変幅の誤差を減らすことができる。さらに、利得を低下させる際に、可変利得増幅器の電流の値を決定しているソース接地FET31~3nの一部をオフして、ソース接地FET31~3nのトータルサイズを小さくすため、消費電流を利得に応じて低減することができる。なお、この実施の形態1では、図1に示すように、ソース接地型増幅素子としてソース接地FET31~3nを用い、ゲート接地型増幅素子としてゲート接地FET5を用いる例を説明したが、図2に示すように、ソース接地型増幅素子としてエミッタ接地BJT31~3nを用い、ゲート接地型増幅素子としてベース接地BJT5を用いるようにしてもよく、図1の可変利得増幅器と同様の効果を奏することができる。ただし、図2のBJTで構成された可変利得増幅器では、エミッタ接地BJT31~3nのベース、エミッタ及びコレクタがそれぞれ、ソース接地型増幅素子のゲート、ソース及びドレインに相当するものとする。また、ベース接地BJT5のベース、エミッタ及びコレクタがそれぞれ、ゲート接地型増幅素子のゲート、ソース及びドレインに相当するものとする。なお、ソース接地型増幅素子としては、ソース接地FET31~3n及びエミッタ接地BJT31~3nに限るものではなく、ソース接地型のトランジスタであれば、他のトランジスタを用いるようにしてもよい。また、ゲート接地型増幅素子としては、ゲート接地FET5及びベース接地BJT5に限るものではなく、ゲート接地型のトランジスタであれば、他のトランジスタを用いるようにしてもよい。また、この実施の形態1では、出力負荷回路として、負荷インダクタ10または負荷抵抗11を接続したものを示したが、利得の変化に対して出力インピーダンスの変化を抑圧することができるため、設計に応じていずれのものを適用するようにしても成立する。例えば、高周波信号を扱う場合や出力が大きい場合には、性能利得、出力、効率等を重視して、負荷インダクタ10を適用し、そのような特性上の問題が無い場合には、負荷抵抗11を適用し、チップの小型化および低コスト化を図るようにしても良い。実施の形態2.図3はこの発明の実施の形態2によるFETで構成されたゲートバイアス制御回路14を示す回路図であり、図において、カレントミラー回路用FET21はドレイン及びゲートが基準電流入力端子17と接続され、ソースがグランド4に接地されており、基準電流入力端子17から入力される基準電流をスイッチ用FET221~22nに流すための基準電流入力用トランジスタである。スイッチ用FET221~22nはソース接地FET31~3nに対応して設けられ、ドレインがカレントミラー回路用FET21のゲートに共通に接続されると共に、カレントミラー回路用FET21と共にカレントミラー回路を構成している。スイッチ用FET221~22nはカレントミラー回路用FET21から基準電流を受けると、カレントミラー回路用FET21とのサイズ比に応じたゲートバイアスをソース接地FET31~3nのゲートに供給するスイッチ用トランジスタである。バイパスキャパシタ23はカレントミラー回路用FET21のゲートとグランド4間に接続され、不要な高周波信号をグランド4に吸収するための部材である。利得制御論理回路24は利得制御信号入力端子19と接続され、利得制御信号入力端子19から入力される利得制御信号を分割数nのゲート制御信号に変換し、そのゲート制御信号をゲート制御信号端子251~25nに出力するものである。即ち、利得制御論理回路24はスイッチ用FET221~22nのうち、ソース接地FET31~3nのゲートにゲートバイアスを供給するスイッチ用FET221~22nを利得制御信号にしたがって選択する処理を実施する。ゲートバイアスフィード抵抗261~26nはスイッチ用FET221~22nのゲートとゲート制御信号端子251~25n間に接続されている抵抗である。スイッチ用FET271~27nは、ソース接地FET31~3nに対応して設けられ、ドレインがスイッチ用FET221~22nのソース及びゲートバイアス端子151~15nと接続され、ソースがグランド4に接地されているトランジスタである。インバータ281~28nはアノードがゲート制御信号端子251~25nと接続され、カソードがゲート制御信号フィード抵抗291~29nを介してスイッチ用FET271~27nのゲートと接続されている。次に動作について説明する。カレントミラー回路用FET21には、基準電流入力端子17から入力される基準電流が流れる。このとき、カレントミラー回路用FET21と共にカレントミラー回路を各々構成しているスイッチ用FET221~22nには、各自のスイッチ用FET221~22nがオンであれば、基準電流に対してカレントミラー回路用FET21とのサイズ比に応じた電流が流れる。スイッチ用FET221~22nを流れる電流は、ゲートバイアス端子151~15n及び図1のゲートバイアスフィード抵抗161~16nを介してソース接地FET31~3nにゲートバイアスとして供給される。したがって、スイッチ用FET221~22nのサイズを予め適切なサイズに設定しておくことにより、ソース接地FET31~3nに適切なゲートバイアスを供給することができる。一方、利得制御論理回路24には、利得制御信号入力端子19から利得制御信号が入力され、利得制御論理回路24では、入力される利得制御信号を分割数nのゲート制御信号に変換し、そのゲート制御信号をゲート制御信号端子251~25nに出力する。これらのゲート制御信号端子251~25nから出力されるゲート制御信号により、ゲートバイアス端子151~15nのうちのいずれにゲートバイアスを供給するか否かが決定される。例えば、ゲート制御信号端子251~25nから出力されるゲート制御信号がHレベルの時には、ゲートバイアスフィード抵抗261~26nを介してスイッチ用FET221~22nのゲートにHレベルが供給されて、スイッチ用FET221~22nがオンする。また、インバータ281~28n及びゲート制御信号フィード抵抗291~29nを介してスイッチ用FET271~27nのゲートにLレベルが供給されて、スイッチ用FET271~27nがオフする。これにより、ゲートバイアス端子151~15nにはゲートバイアスが供給される。逆に、ゲート制御信号端子251~25nから出力されるゲート制御信号がLレベルの時には、ゲートバイアスフィード抵抗261~26nを介してスイッチ用FET221~22nのゲートにLレベルが供給されて、スイッチ用FET221~22nがオフする。また、インバータ281~28n及びゲート制御信号フィード抵抗291~29nを介してスイッチ用FET271~27nのゲートにHレベルが供給されて、スイッチ用FET271~27nがオンする。これにより、ゲートバイアス端子151~15nがグランド4に接地されるため、ゲートバイアス端子151~15nにはゲートバイアスが供給されない。以上のように、この実施の形態2によれば、カレントミラー回路用FET21と複数のスイッチ用FET221~22nとでカレントミラー回路を構成し、スイッチ用FET221~22nでは、基準電流に対してカレントミラー回路用FET21とのサイズ比に応じた電流を流すようにしたので、スイッチ用FET221~22nに流れる電流を基準電流に対して離散的に設定することができる。よって、これらの電流とゲートバイアスフィード抵抗161~16nとで最適なゲートバイアスをソース接地FET31~3nの各ゲートに供給することができる。また、カレントミラー回路用FET21と複数のスイッチ用FET221~22nとで同じ種類のFETを用いることによって、カレントミラー回路用FET21と複数のスイッチ用FET221~22nとで温度特性が同じになり、基準電流に対してサイズ比に応じた電流を流すという関係を温度に対しても一定にすることができる。さらに、入力される利得制御信号をスイッチ用FET221~22nに供給するゲート制御信号に変換する利得制御論理回路24を備えるようにしたので、ゲートバイアス制御回路14の入力端子の数をソース接地FET31~3nの数nから利得制御信号の入力端子の数に減らすことができる。例えば、ソース接地FET31~3nの数nが4であれば、利得制御信号入力端子19の数を2個まで、ソース接地FET31~3nの数nが8であれば、利得制御信号入力端子19の数を3個までといった具合に、2を底とする対数個に利得制御信号入力端子19の数を減らすことができる。さらに、シリアル-パラレル変換回路を内蔵すれば、利得制御信号入力端子19の数を1つに減らすことができる。なお、この実施の形態2では、カレントミラー回路用FET21と複数のスイッチ用FET221~22nとでカレントミラー回路を構成するとともに、ソース接地FET31~3nに対応してスイッチ用FET271~27nを設けるものについて示したが、図4に示すように、カレントミラー回路用BJT21と複数のスイッチ用BJT221~22nとでカレントミラー回路を構成するとともに、ソース接地FET31~3nに対応してスイッチ用BJT271~27nを設けるようにしてもよく、図3のゲートバイアス制御回路14と同様の効果を奏することができる。ただし、図4のように、FETをBJTに置き換えて、ゲートバイアス制御回路14を構成する場合、ゲートをベース、ソースをエミッタ、ドレインをコレクタに置き換えたものとなる。また、この実施の形態2では、入力される利得制御信号を分割数nのゲート制御信号に変換し、そのゲート制御信号をゲート制御信号端子251~25nに出力する利得制御論理回路24を設けたものについて示したが、利得制御論理回路24を無くし、ゲート制御信号端子251~25nに直接ゲート制御信号を入力するようにしてもよい。この場合、利得制御論理回路24を無くした分だけ、回路構成を簡単にすることができる。実施の形態3.図5はこの発明の実施の形態3によるFETで構成された可変利得増幅器を示す回路図であり、図において、図1と同一符号は同一または相当部分を示すので説明を省略する。図5の可変利得増幅器は差動増幅器を構成しており、差動増幅器の正相側にある差動正相入力端子31は差動信号の正相側信号を入力する端子であり、差動正相出力端子32はゲート接地FET5により増幅された正相側信号を出力する端子である。また、ソース接地FET31~3nは第1のソース接地型増幅素子を構成し、ゲート接地FET5は第1のゲート接地型増幅素子を構成する。また、負荷インダクタ10または負荷抵抗11が第1の出力負荷回路を構成する。差動増幅器の逆相側にある差動逆相入力端子41は差動信号の逆相側信号を入力する端子である。DCカットキャパシタ421~42nnは任意の自然数は差動逆相入力端子41と接続され、差動逆相入力端子41から入力された逆相側信号に含まれる直流成分をカットする部材である。ソース接地FET431~43nnは任意の自然数はゲートがDCカットキャパシタ421~42nを介して差動逆相入力端子41と接続され、ソースが共通のグランド4と接続されており、差動逆相入力端子41から入力された逆相側信号を増幅する第2のソース接地型増幅素子である。ゲート接地FET45はゲートがゲート端子6に接続されると共に、ハイパスキャパシタ7を介してグランド4に高周波的に接地され、ドレインが第2の出力負荷回路負荷インダクタ50又は負荷抵抗51及び差動逆相出力端子52と接続され、ソースがソース接地FET431~43nのドレインと接続されており、ソース接地FET431~43nにより増幅された逆相側信号を増幅して差動逆相出力端子52に出力する第2のゲート接地型増幅素子である。第2の出力負荷回路である負荷インダクタ50はゲート接地FET45のドレインとドレインバイアス端子8間に接続されている。図5の例では、ゲート接地FET45のドレインとドレインバイアス端子8間に負荷インダクタ50が接続されているものを示しているが、負荷インダクタ50の代わりに、第2の出力負荷回路である負荷抵抗51を接続するようにしてもよい。差動逆相出力端子52はDCカットキャパシタ53を介してゲート接地FET45のドレイン及び負荷インダクタ50と接続され、ゲート接地FET45により増幅された逆相側信号を出力する端子である。ゲートバイアス制御回路14はゲートバイアス端子151~15n及びゲートバイアスフィード抵抗161~16nを介してソース接地FET31~3nのゲートとDCカットキャパシタ21~2nの接続点に接続されており、また、ゲートバイアス端子151~15n及びゲートバイアスフィード抵抗561~56nを介してソース接地FET431~43nのゲートとDCカットキャパシタ421~42nの接続点に接続されている。ゲートバイアス制御回路14は基準電流入力端子17から基準電流を受けると、利得制御信号入力端子19から入力される利得制御信号に応じて当該基準電流からゲートバイアスを生成し、そのゲートバイアスを選択的にソース接地FET31~3n及びソース接地FET431~43nのゲートに供給する。次に動作について説明する。この実施の形態3による可変利得増幅器は、上記実施の形態1による可変利得増幅器と比較して、可変利得増幅器の構成が差動構成になっている点のみが異なる。したがって、この実施の形態3による可変利得増幅器の動作は、差動増幅器の正相側および逆相側において、上記実施の形態1による可変利得増幅器の動作と同様の動作を行う。よって、上記実施の形態1と同様な効果を奏することができる。また、この実施の形態3による可変利得増幅器では、差動構成としているので、差動構成とした時の回路上の相互に対応する場所では、一方がプラスの時に他方が必ずマイナスとなり、その振幅も理想的には同じとなる。よって、差動構成とした時に対応する場所を共通に接続した場合に、その中点は必ず0電位、すなわち、高周波的な仮想グランドになる。高周波的な仮想グランドが無い場合は、実グランドに接地されることになるが、実グランドまではチップ上の引き回し線路や、チップ上のパッドや、パッドから接地するためのワイヤ等の寄生成分インダクタンスが入ってしまう。この寄生成分がFETとFETとの間に入るとFETの利得が小さくなる。高周波的な仮想グランドがある場合は、実グランドと比較してFETの近くにグランドがあるため、寄生成分が小さくなり、FETの利得の減少を小さく抑えることができる。その結果として、高周波動作が可能となる。もしくは、高い利得を得ることができる。さらに、例えば、差動構成とした時に対応するゲートバイアスフィード抵抗161~16nの他端とゲートバイアスフィード抵抗561~56nの他端とが共通に接続され、共通の各接続点にゲートバイアスを選択的に供給するゲートバイアス端子151~15nが接続され、各接続点を高周波的な仮想グランドとして構成したり、ソース接地FET431~43nのソースがソース接地FET31~3nのソースも含めて共通のグランド4に接地されるように構成したり、ゲート接地FET45のゲートがゲート接地FET5のゲートと共に共通に接続され、ハイパスキャパシタ7を介してグランド4に接地されるように構成し、且つレイアウトにおいても共通の接続点を中心に対称に配置することによって、差動構成とした際の高周波グランドを実現し、高周波動作が可能となる。もしくは、高い利得を得ることができる。以上のように、この実施の形態3によれば、差動増幅器の機能を有することができる。また、差動増幅器の構成とすることで、差動間の仮想グランドにより、高周波動作が可能となる。もしくは、高い利得を得ることができる。さらに、レイアウトにおいても仮想グランドを中心に対称に配置することによって、差動構成とした際の高周波グランドを実現し、高周波動作が可能となる。もしくは、高い利得を得ることができる。なお、この実施の形態3では、図5に示すように、ソース接地型増幅素子としてソース接地FET31~3n及びソース接地FET431~43nを用い、ゲート接地型増幅素子としてゲート接地FET5及びゲート接地FET45を用いる例を説明したが、図6に示すように、ソース接地型増幅素子としてエミッタ接地BJT31~3n及びエミッタ接地BJT431~43nを用い、ゲート接地型増幅素子としてベース接地FET5及びベース接地FET45を用いるようにしてもよく、図5の可変利得増幅器と同様の効果を奏することができる。ただし、図6のBJTで構成された可変利得増幅器では、エミッタ接地BJT31~3n及びエミッタ接地BJT431~43nのベース、エミッタ及びコレクタがそれぞれ、ソース接地型増幅素子のゲート、ソース及びドレインに相当するものとする。また、ベース接地BJT5及びベース接地FET45のベース、エミッタ及びコレクタがそれぞれ、ゲート接地型増幅素子のゲート、ソース及びドレインに相当するものとする。なお、ソース接地型増幅素子としては、ソース接地FET31~3n,431~43n及びエミッタ接地BJT31~3n,431~43nに限るものではなく、ソース接地型のトランジスタであれば、他のトランジスタを用いるようにしてもよい。また、ゲート接地型増幅素子としては、ゲート接地FET5,45及びベース接地BJT5,45に限るものではなく、ゲート接地型のトランジスタであれば、他のトランジスタを用いるようにしてもよい。また、この実施の形態3のゲートバイアス制御回路14として、上記実施の形態2に示したゲートバイアス制御回路14を用いてもよい。実施の形態4.図7はこの発明に実施の形態4による可変利得増幅器を示す回路図であり、図において、図1と同一符号は同一または相当部分を示すので説明を省略する。この実施の形態4の可変利得増幅器では、上記実施の形態1における図1の可変利得増幅器と比較して、ゲート接地FET5を2段以上カスコード接続した構成になっている点でのみ相違している。次に動作について説明する。入力端子1から入力された信号は、DCカットキャパシタ21~2nを介してソース接地FET31~3nに入力され、ソース接地FET31~3nにより増幅される。ソース接地FET31~3nにより増幅された信号は、最前段のゲート接地FET5に入力され、ゲート接地FET5により増幅される。最前段のゲート接地FET5により増幅された信号は、順次、後段のゲート接地FET5に入力され、後段のゲート接地FET5により増幅される。最終段のゲート接地FET5により増幅された信号は、負荷インダクタンス10もしくは負荷抵抗11およびDCカットキャパシタ13を介して出力端子12より出力される。図7の可変利得増幅器は、複数のソース接地FET31~3nと、2個以上のゲート接地FET5とをカスコード接続したカスコード増幅器として動作することで、高い利得を得ることができる。図7の可変利得増幅器は、上述したように、上記実施の形態1における図1の可変利得増幅器と比較して、ゲート接地FET5を2段以上カスコード接続した構成になっている点でのみ相違しているので、図1の可変利得増幅器と同様の効果を奏することができる。また、可変利得増幅器の出力側にゲート接地FET5を複数個配することで、利得変化時の出力インピーダンスの変化を更に抑圧することが可能になる。図8はこの発明に実施の形態4による可変利得増幅器の効果を示すグラフ図である。図8のグラフ図は、ソース接地FET31~3nの出力インピーダンス、カスコード1段の出力インピーダンス、カスコード2段の出力インピーダンスの利得可変時のインピーダンスの変化を周波数4.5GHz~5.5GHzの範囲で比較している。図中、Aはソース接地FET31~3n、Bはカスコード1段の出力インピーダンス、Cはカスコード2段の出力インピーダンスの計算結果である。図8の出力インピーダンスの計算においては、図7の可変利得増幅器を構成するトランジスタとして、例えば、ゲート長Lg=0.13μmのFETを用いている。ソース接地FET31~3nのゲート幅を切り替えることで、利得を3段階に変化した場合の出力インピーダンスの計算結果である。図8に示すように、利得減衰量をHighからLowまで、3段階で変化した場合、ソース接地FET31~3nでは出力インピーダンスが大きく変化するのに対して、カスコード1段とすることで、出力インピーダンスの変化が少なくなり、カスコード2段とすることで、ほとんど出力インピーダンスの変化が無くなっていることが分かる。これは、ソース接地FET31~3nの後段に配するゲート接地FET5のアイソレーションによって、インピーダンスの変化が抑圧されるためである。また、ゲート接地FET5を複数個配することで、更にアイソレーションが大きくなり、出力インピーダンスが変化しなくなる。したがって、利得変化時に出力インピーダンスが変化し、整合状態が変わることによる利得可変幅の誤差と出力飽和特性の変化を減らすことができる。この実施の形態4では、図7に示すように、ソース接地型増幅素子としてソース接地FET31~3nを用い、ゲート接地型増幅素子としてゲート接地FET5を用いる例を説明したが、ソース接地型増幅素子としてエミッタ接地BJT31~3nを用い、ゲート接地型増幅素子としてベース接地BJT5を用いるようにしてもよく、図7の可変利得増幅器と同様の効果を奏することができる。ただし、BJTで構成された可変利得増幅器では、エミッタ接地BJT31~3nのベース、エミッタ及びコレクタがそれぞれ、ソース接地型増幅素子のゲート、ソース及びドレインに相当するものとする。また、ベース接地BJT5のベース、エミッタ及びコレクタがそれぞれ、ゲート接地型増幅素子のゲート、ソース及びドレインに相当するものとする。なお、ソース接地型増幅素子としては、ソース接地FET31~3n及びエミッタ接地BJT31~3nに限るものではなく、ソース接地型のトランジスタであれば、他のトランジスタを用いるようにしてもよい。また、ゲート接地型増幅素子としては、ゲート接地FET5及びベース接地BJT5に限るものではなく、ゲート接地型のトランジスタであれば、他のトランジスタを用いるようにしてもよい。実施の形態5.図9はこの発明に実施の形態5による可変利得増幅器を示す回路図であり、図において、図7と同一符号は同一または相当部分を示すので説明を省略する。ゲート接地FET5Eは最も出力側に配置されている最終段のゲート接地型増幅素子である。図9の例では、ゲート接地FET5及びソース接地FET31~3nは耐圧が低いFETが用いられ、ゲート接地FET5Eは耐圧が高いFETが用いられている。次に動作について説明する。入力端子1から入力された信号は、DCカットキャパシタ21~2nを介してソース接地FET31~3nに入力され、ソース接地FET31~3nにより増幅される。ソース接地FET31~3nにより増幅された信号は、最前段のゲート接地FET5に入力され、ゲート接地FET5により増幅される。最前段のゲート接地FET5により増幅された信号は、順次、後段のゲート接地FET5に入力され、後段のゲート接地FET5により増幅される。最後に、耐圧が高い最終段のゲート接地FET5Eにより増幅された信号は、負荷インダクタンス10もしくは負荷抵抗11およびDCカットキャパシタ13を介して出力端子12より出力される。図9の可変利得増幅器は、複数のソース接地FET31~3nと、1個以上のゲート接地FET5及び耐圧が高い最終段のゲート接地FET5Eとをカスコード接続したカスコード増幅器として動作することで、高い利得を得ることができる。図9の可変利得増幅器は、上記実施の形態4における図7の可変利得増幅器と比較して、最も出力側に配置されている最終段のゲート接地FET5Eとして、耐圧が高いFETが用いられている点でのみ相違しているので、図7の可変利得増幅器と同様の効果を奏することができる。また、ソース接地FET31~3nと2段以上のゲート接地FET5,5Eを用いて、カスコード接続した可変利得増幅器においては、ゲート接地FET5及びソース接地FET31~3nとして耐圧が低いFETを用い、最終段のゲート接地FET5Eとして耐圧が高いFETを用いることで、飽和出力電力時に最終段のゲート接地FET5Eのドレイン-ソース間に印加される最大電圧振幅を耐圧以下に抑えることができる。これにより、微細化により耐圧が低下したFETを使って高出力、高利得、高効率な電力増幅器を実現することができる。この実施の形態5では、図9に示すように、最終段のゲート接地型増幅素子としてゲート接地FET5Eを用いる例を説明したが、最終段のゲート接地型増幅素子としてベース接地BJT5Eを用いるようにしてもよく、図9の可変利得増幅器と同様の効果を奏することができる。ただし、ベース接地BJT5Eを用いている可変利得増幅器では、ベース接地BJT5のベース、エミッタ及びコレクタがそれぞれ、ゲート接地型増幅素子のゲート、ソース及びドレインに相当するものとする。実施の形態6.図10はこの発明の実施の形態6によるFETで構成された可変利得増幅器を示す回路図であり、図において、図5、図7及び図9と同一符号は同一または相当部分を示すので説明を省略する。図10の例では、差動増幅器の正相側における出力側の最終段に、耐圧が低いゲート接地FET5を配置する場合には、差動増幅器の逆相側における出力側の最終段には、耐圧が低いゲート接地FET45を配置する。一方、差動増幅器の正相側における出力側の最終段に、耐圧が高いゲート接地FET5Eを配置する場合には、差動増幅器の逆相側における出力側の最終段には、耐圧が高いゲート接地FET45Eを配置する。この実施の形態6による可変利得増幅器は、上記実施の形態4,5による図7及び図9の可変利得増幅器と比較して、可変利得増幅器の構成が差動構成になっている点のみが異なる。したがって、この実施の形態6による可変利得増幅器の動作は、差動増幅器の正相側および逆相側において、上記実施の形態4,5による図7及び図9の可変利得増幅器の動作と同様の動作を行う。よって、上記実施の形態4,5と同様な効果を奏することができる。また、この実施の形態6による可変利得増幅器では、差動構成としているので、差動構成とした時の回路上の相互に対応する場所では、一方がプラスの時に他方が必ずマイナスとなり、その振幅も理想的には同じとなる。よって、差動構成とした時に対応する場所を共通に接続した場合に、その中点は必ず0電位、すなわち、高周波的な仮想グランドになる。高周波的な仮想グランドが無い場合は、実グランドに接地されることになるが、実グランドまではチップ上の引き回し線路や、チップ上のパッドや、パッドから接地するためのワイヤ等の寄生成分インダクタンスが入ってしまう。この寄生成分がFETとFETとの間に入るとFETの利得が小さくなる。高周波的な仮想グランドがある場合は、実グランドと比較してFETの近くにグランドがあるため、寄生成分が小さくなり、FETの利得の減少を小さく抑えることができる。その結果として、高周波動作が可能となる。もしくは、高い利得を得ることができる。さらに、例えば、差動構成とした時に対応するゲートバイアスフィード抵抗161~16nの他端とゲートバイアスフィード抵抗561~56nの他端とが共通に接続され、共通の各接続点にゲートバイアスを選択的に供給するゲートバイアス端子151~15nが接続され、各接続点を高周波的な仮想グランドとして構成したり、ソース接地FET431~43nのソースがソース接地FET31~3nのソースも含めて共通のグランド4に接地されるように構成したり、ゲート接地FET45のゲートがゲート接地FET5のゲートと共に共通に接続され、ハイパスキャパシタ7を介してグランド4に接地されるように構成し、且つレイアウトにおいても共通の接続点を中心に対称に配置することによって、差動構成とした際の高周波グランドを実現し、高周波動作が可能となる。もしくは、高い利得を得ることができる。以上のように、この実施の形態6によれば、差動増幅器の機能を有することができる。また、差動増幅器の構成とすることで、差動間の仮想グランドにより、高周波動作が可能となる。もしくは、高い利得を得ることができる。さらに、レイアウトにおいても仮想グランドを中心に対称に配置することによって、差動構成とした際の高周波グランドを実現し、高周波動作が可能となる。もしくは、高い利得を得ることができる。なお、この実施の形態6のゲートバイアス制御回路14として、上記実施の形態2における図3のゲートバイアス制御回路14を用いてもよい。実施の形態7.図11はこの発明の実施の形態7によるFETで構成された可変利得増幅器を示す回路図であり、図において、図1と同一符号は同一または相当部分を示すので説明を省略する。ソース接地FET3はゲートがDCカットキャパシタ2を介して入力端子1と接続され、ソースがグランド4に接地されており、入力端子1から入力された信号を増幅するソース接地型増幅素子である。ゲート接地FET51~5nはゲートがゲートバイアスフィード抵抗661~66nを介してゲートバイアス端子651~65nと接続されると共に、ハイパスキャパシタ71~7nを介して共通のグランド4に高周波的に接地され、ドレインがラダー抵抗回路61における並列抵抗63の他端と接続され、ソースがソース接地FET3のドレインと接続されており、ソース接地FET3により増幅された信号を増幅するゲート接地型増幅素子である。ラダー抵抗回路61は一端がドレインバイアス端子8と接続されている複数の並列抵抗63を有するとともに、複数の並列抵抗63の他端間を結ぶ複数の直列抵抗62を有している。即ち、ラダー抵抗回路61における複数の直列抵抗62と複数の並列抵抗63がはしご型の抵抗回路を形成している。ゲートバイアス制御回路64はゲートバイアス端子651~65n及びゲートバイアスフィード抵抗661~66nを介してゲート接地FET51~5nのゲートと接続されており、ゲート接地FET51~5nのゲートに対してゲートバイアスを選択的に供給する回路である。即ち、ゲートバイアス制御回路64はゲートバイアス基準電圧入力端子67により入力されたゲートバイアス基準電圧からゲートバイアスを生成し、利得制御信号入力端子68から入力される利得制御信号に応じて当該ゲートバイアスを供給する何れか1つのゲート接地FET5のゲートを選択して、そのゲートバイアスを当該ゲート接地FET5のゲートに供給する。ゲートバイアス基準電圧入力端子67はドレインバイアス端子8と接続されており、ゲートバイアス制御回路64がゲートバイアスを生成する際、ドレインバイアス端子8から供給されるドレインバイアスをゲートバイアス基準電圧としてゲートバイアス制御回路64に出力する。利得制御信号入力端子68は利得制御信号を入力する端子である。ゲートバイアス回路71は基準電流入力端子17により入力された基準電流を用いて、ソース接地FET3のゲートに供給するゲートバイアスを生成する回路である。ゲートバイアス回路71のカレントミラー回路用FET21はゲート及びソースが基準電流入力端子17と接続され、ドレインがグランド4に接地されており、ゲート及びソース間に発生する定電圧をゲートバイアス基準電流源18から供給される基準電流に応じたゲートバイアスとしてソース接地FET3のゲートに供給するゲートバイアス供給用トランジスタである。ゲートバイアス回路71のバイパスキャパシタ23はカレントミラー回路用FET21のゲートとグランド4間に接続され、ゲートバイアスに含まれる不要な高周波信号をグランド4に吸収するための部材である。次に動作について説明する。入力端子1から入力された信号は、DCカットキャパシタ2を介してソース接地FET3に入力され、ソース接地FET3により増幅される。ソース接地FET3により増幅された信号は、ゲート接地FET51~5nに入力され、ゲート接地FET51~5nにより増幅される。ゲート接地FET51~5nにより増幅された信号は、ラダー抵抗回路61及びDCカットキャパシタ13を介して出力端子12より出力される。この際、ドレインバイアス端子8には、予め設定されたドレインバイアスが供給されており、ソース接地FET3のゲートには、ゲートバイアス回路71より予め設定された適切なゲートバイアスが供給されている。また、ゲート接地FET51~5nのゲートのうち、いずれか1つのゲート接地FET5のゲートには、予め設定された適切なゲートバイアスが供給されことによりゲートバイアス制御回路64におけるゲートバイアスの供給動作は後述する、可変利得増幅器がカスコード増幅器として動作する。このように、可変利得増幅器が、ソース接地FET3と複数のゲート接地FET51~5nをカスコード接続したカスコード増幅器として動作することで、高い利得を得ることができる。なお、ドレインバイアス端子8はハイパスキャパシタ9を介してグランド4に接地され、ゲート接地FET51~5nのゲートはハイパスキャパシタ71~7nを介してグランド4に接地されているので、信号に含まれている不要な高周波信号はグランド4に吸収される。その結果、可変利得増幅器と電源間のアイソレーションを高めることができる。ここで、ゲートバイアス制御回路64は、ゲートバイアス基準電圧入力端子67からゲートバイアス基準電圧を受けると、そのゲートバイアス基準電圧からゲートバイアスを生成する。ゲートバイアス制御回路64は、ゲートバイアス基準電圧からゲートバイアスを生成すると、利得制御信号入力端子68から入力される利得制御信号に応じて、ゲート接地FET51~5nのゲートの中から、当該ゲートバイアスを供給する何れか1つのゲート接地FET5のゲートを選択し、そのゲートバイアスを当該ゲート接地FET5のゲートに供給する。このように、ゲートバイアス制御回路64がゲート接地FET51~5nのゲートの中から、ゲートバイアスを供給するゲート接地FET5のゲートを1つ選択して、ゲートバイアスを選択的に供給することにより、複数のゲート接地FET51~5nの中から、実際に唯一オン動作させるゲート接地FET5を順次切り替えれば、可変利得増幅器の利得を変化させることができる。図11の例では、出力端子12が、DCカットキャパシタ13を介してゲート接地FET51のドレインとラダー抵抗回路61の間に接続されている。この場合、複数のゲート接地FET51~5nのうち、唯一オン動作させるゲート接地FETを、ゲート接地FET51~5nの右から順51~5nの順に切り替えるようにすれば、切替対象のゲート接地FET5の系統に含まれるラダー抵抗回路61の抵抗値が順に増加する。したがって、ゲート接地FET51~5nを右から順に切り替えるようにすれば、ラダー抵抗回路61の抵抗値が順に増加して、出力電力が順に低下し、利得が順に低下することになる。これにより、可変利得増幅器の利得を離散的に可変することが可能となる。以上のように、この実施の形態7によれば、ゲートバイアス制御回路64がゲートバイアスをゲート接地FET51~5nのゲートに選択的に供給することにより、複数のゲート接地FET51~5nのうち、実際に動作させるゲート接地FET5を切り替えて、出力端子12との間のラダー抵抗回路61による損失を変化させて、出力電力を変化させれば、結果として、可変利得増幅器の利得を変化させることができる。また、利得の変化は、歪を発生する増幅素子であるソース接地FET3よりも出力側でなされるため、入力レベルを固定した状態で、歪特性を劣化することなく利得を可変することができる。さらに、可変利得増幅器の出力インピーダンスは、出力端子12及び高周波的に接地されたドレインバイアス端子8間に設けられたラダー抵抗回路61のインピーダンスが支配的であり、且つラダー抵抗回路61は、利得の変化に対してインピーダンスが変わらないため、出力インピーダンスの変化を抑圧することができる。さらに、利得の可変量は、直列抵抗62と並列抵抗63との抵抗値によって決まるため、任意に精度良く設定することができる。なお、この実施の形態7では、図11に示すように、ソース接地型増幅素子としてソース接地FET3を用い、ゲート接地型増幅素子としてゲート接地FET51~5nを用いる例を説明したが、図12に示すように、ソース接地型増幅素子としてエミッタ接地BJT3を用い、ゲート接地型増幅素子としてベース接地BJT51~5nを用いるようにしてもよく、図11の可変利得増幅器と同様の効果を奏することができる。ただし、図12のBJTで構成された可変利得増幅器では、エミッタ接地BJT3のベース、エミッタ及びコレクタがそれぞれ、ソース接地型増幅素子のゲート、ソース及びドレインに相当するものとする。また、ベース接地BJT51~5nのベース、エミッタ及びコレクタがそれぞれ、ゲート接地型増幅素子のゲート、ソース及びドレインに相当するものとする。なお、ソース接地型増幅素子としては、ソース接地FET3及びエミッタ接地BJT3に限るものではなく、ソース接地型のトランジスタであれば、他のトランジスタを用いるようにしてもよい。また、ゲート接地型増幅素子としては、ゲート接地FET51~5n及びベース接地BJT51~5nに限るものではなく、ゲート接地型のトランジスタであれば、他のトランジスタを用いるようにしてもよい。また、この実施の形態7では、出力端子12をゲート接地FET51のドレインとラダー抵抗回路61の間に接続するものについて示したが、出力端子12は、ゲート接地FET51~5nのうちのいずれか一つのドレインとラダー抵抗回路61の間に接続すればよく、適宜選択することができる。実施の形態8.図13はこの発明の実施の形態8によるFETで構成された可変利得増幅器を示す回路図であり、図において、図11と同一符号は同一または相当部分を示すので説明を省略する。ゲートバイアス回路71の第1のFET73はゲートがカレントミラー回路用FET21のゲートと接続され、ソースがグランド4に接地されており、カレントミラー回路用FET21と対になってカレントミラー回路を構成する第1のトランジスタである。ゲートバイアス回路71の第2のFET75はソースが第1のFET73のドレインと接続され、ドレインが抵抗76を介してドレインバイアス端子8に接続され、ドレインに短絡されたゲートがゲートバイアス基準電圧入力端子67と接続されており、ゲートに発生する電圧をゲートバイアスの基準電圧としてゲートバイアス制御回路64に供給する第2のトランジスタである。次に動作について説明する。上記実施の形態7では、ゲートバイアス制御回路64のゲートバイアス基準電圧入力端子67にドレインバイアス端子8を接続して、ゲートバイアス基準電圧にドレインバイアスを適用したものについて示したが、この実施の形態8では、ゲートバイアス基準電圧入力端子67とドレインバイアス端子8間の接続を無くし、その代わりに、ゲートバイアス回路71からゲートバイアス基準電圧をゲートバイアス基準電圧入力端子67に供給するようにしたものである。即ち、ゲートバイアス回路71は、カレントミラー回路用FET21が基準電流源18から供給される基準電流に応じてゲートバイアスを生成すると、第1のFET73と第2のFET75によるFETの2段重ねの回路と、抵抗76とによる分圧によって、ゲートバイアス基準電圧を生成し、そのゲートバイアス基準電圧をゲートバイアス制御回路64のゲートバイアス基準電圧入力端子67に供給する。このように、FETの2段重ねの回路によってゲートバイアス基準電圧を発生させることにより、ゲート接地FET51~5nの温度特性とゲートバイアス基準電圧の温度特性とを合わせて、可変利得増幅器の温度特性を抑えることができる。以上のように、この実施の形態8によれば、第1のFET73と第2のFET75によるFETの2段重ねの回路によってゲートバイアス基準電圧を発生させるようにしているので、第1及び第2のFET73,75と、ソース接地FET3及びゲート接地FET51~5nを同一の種類で構成すれば、ゲート接地FET51~5nの温度特性とゲートバイアス基準電圧の発生源の温度特性を合わせることができ、可変利得増幅器の温度特性を抑えることができる。また、抵抗76の抵抗値を変更することによって、ゲート接地FET51~5nのゲートバイアスを変更することができる。そのため、可変利得増幅器に供給されるドレインバイアスを、ソース接地FET3とゲート接地FET51~5nとに分配する分配率が最適化されるように抵抗76の抵抗値を設定すれば、可変利得増幅器の出力電力を改善することができる。なお、この実施の形態8では、図13に示すように、ソース接地型増幅素子としてソース接地FET3を用い、ゲート接地型増幅素子としてゲート接地FET51~5nを用い、ゲートバイアス回路71がFET21,73,75を用いている例を説明したが、図14に示すように、ソース接地型増幅素子としてエミッタ接地BJT3を用い、ゲート接地型増幅素子としてベース接地BJT51~5nを用い、ゲートバイアス回路71がBJT21,73,75を用いるようにしてもよく、図13の可変利得増幅器と同様の効果を奏することができる。実施の形態9.上記実施の形態7,8では、図11~図14のラダー抵抗回路61における複数の直列抵抗62と複数の並列抵抗63がはしご型の抵抗回路を形成しているものについて示したが、ラダー抵抗回路61における全ての直列抵抗62の抵抗値を全ての並列抵抗63の抵抗値の半分に設定するようにしてもよい。ラダー抵抗回路61における直列抵抗62の抵抗値を並列抵抗63の抵抗値の半分に設定すると、ゲート接地FET51~5nを切り替えた場合のラダー抵抗回路61による出力インピーダンスの変動が、並列抵抗63の抵抗値と直列抵抗62の抵抗値とを同一に設定した場合と比較して、小さくなる特徴を有する。これにより、上記実施の形態7,8による可変利得増幅器と比較して、さらに、利得を可変した際の出力インピーダンスの変動を抑えることができる。また、ラダー抵抗回路61において、並列抵抗63の抵抗値を直列抵抗62の抵抗値の半分に設定すれば、ゲート接地FET51~5nを順に切り替える毎に、損失が6dBずつ増加する特性を有する。これにより、この実施の形態9による可変利得増幅器においては、6dBステップの可変利得増幅器を実現することが可能である。但し、可変利得増幅器を実現するに際して、発生する寄生素子の影響のために利得の可変量がずれてしまう可能性がある。その場合には、直列抵抗62及び並列抵抗63の抵抗値を微調整することによって、設定した利得可変量を精度良くすることができる。以上のように、この実施の形態9によれば、ラダー抵抗回路61において、直列抵抗62の抵抗値を並列抵抗63の抵抗値の半分に設定したので、ゲート接地FET51~5nの切り替えによって、可変利得増幅器の利得を変化させた際の出力インピーダンスの変動を抑えることができる。また、ゲート接地FET51~5nの切り替えが、出力端子12から離れる方向に一つ移動する毎に、6dBのステップがある可変利得増幅器を実現することができる。実施の形態10.図15はこの発明の実施の形態10によるFETで構成された可変利得増幅器を示す回路図であり、図において、図13と同一符号は同一または相当部分を示すので説明を省略する。上記実施の形態8では、ラダー抵抗回路61における複数の直列抵抗62と複数の並列抵抗63がはしご型の抵抗回路を形成しているものについて示したが、図15に示すように、ラダー抵抗回路61における直列抵抗62を二つに分割して、各直列抵抗62が複数の分割抵抗から構成されているようにしてもよい。この場合、全てのゲート接地FET51~5nのドレインが並列抵抗63の他端に接続されるものではなく、一部のゲート接地FET5のドレイン例えば、ゲート接地FET52,54のドレインは、直列抵抗62を構成する二つの分割抵抗の接続点に接続される。次に動作について説明する。この実施の形態10では、上述したように、ラダー抵抗回路61における直列抵抗62を二つに分割しているため、利得の可変量を小さく設定することができる。即ち、ラダー抵抗回路61における直列抵抗62を二つに分割することにより、上記実施の形態8における図13の可変利得増幅器の半分の利得可変幅に設定することができる。特に、分割した二つの直列抵抗62の抵抗値の和が並列抵抗63の半分の抵抗値の場合、上記実施の形態8の場合には、6dBステップであった利得可変量を3dBステップにすることができる。以上のように、この実施の形態10によれば、ラダー抵抗回路61において、一つの直列抵抗62を二つに分割したので、ゲート接地FET51~5nの切り替えによって増幅器の利得を変化させた際の出力インピーダンスの変動を抑えることができる。また、ゲート接地FET51~5nの切り替えが、出力端子12から離れる方向に一つ移動する毎の利得可変量を小さくする可変利得増幅器を実現することができる。なお、この実施の形態10では、図15に示すように、ソース接地型増幅素子としてソース接地FET3を用い、ゲート接地型増幅素子としてゲート接地FET51~5nを用い、ゲートバイアス回路71がFET21,73,75を用いている例を説明したが、図16に示すように、ソース接地型増幅素子としてエミッタ接地BJT3を用い、ゲート接地型増幅素子としてベース接地BJT51~5nを用い、ゲートバイアス回路71がBJT21,73,75を用いるようにしてもよく、図15の可変利得増幅器と同様の効果を奏することができる。また、この実施の形態10では、図15に示すように、ゲートバイアス回路71からゲートバイアス基準電圧をゲートバイアス基準電圧入力端子67に与えているものを示しているが、図11に示すように、ドレインバイアス端子8から直接バイアス基準電圧をゲートバイアス基準電圧入力端子67に与えるようにしてもよい。実施の形態11.図17はこの発明の実施の形態11によるFETで構成された可変利得増幅器を示す回路図であり、図において、図15と同一符号は同一または相当部分を示すので説明を省略する。上記実施の形態10では、ラダー抵抗回路61における直列抵抗62を二つに分割して、各直列抵抗62が複数の分割抵抗から構成されているものについて示したが、図17に示すように、ラダー抵抗回路61における直列抵抗62を六つに分割して、二つの並列抵抗63の他端間に、直列抵抗62を構成する六つの分割抵抗を直列に接続するようにしてもよい。この場合、全てのゲート接地FET51~5nのドレインが並列抵抗63の他端に接続されるものではなく、一部のゲート接地FET5のドレイン例えば、ゲート接地FET52~56のドレインは、直列抵抗62を構成する各分割抵抗の接続点に接続される。次に動作について説明する。この実施の形態11では、上述したように、ラダー抵抗回路61における直列抵抗62を六つに分割しているため、利得の可変量を小さく設定することができる。特に、分割した六つの直列抵抗62の抵抗値の和が並列抵抗63の半分の抵抗値の場合、上記実施の形態10の場合には、3dBステップであった利得可変量を1dBステップにすることができる。なお、実施の形態10,11では、直列抵抗62の分割数が2又は6の場合について説明したが、2又は6以外の分割数であっても良い。また、分割された直列抵抗62間の全ての接続点に、ゲート接地FET51~5nのドレインを接続していたが、必ずしも、全ての接続点に接続する必要はなく、その場合は、利得の可変量が飛び飛びの値になる可変利得増幅器を実現することができる。以上のように、この実施の形態11によれば、ラダー抵抗回路61において、一つの直列抵抗62を六つに分割したので、ゲート接地FET51~5nの切り替えによって増幅器の利得を変化させた際の出力インピーダンスの変動を抑えることができる。また、ゲート接地FET51~5nの切り替えが、出力端子12から離れる方向に一つ移動する毎の利得可変量を小さくする可変利得増幅器を実現することができる。なお、この実施の形態11では、図17に示すように、ソース接地型増幅素子としてソース接地FET3を用い、ゲート接地型増幅素子としてゲート接地FET51~5nを用い、ゲートバイアス回路71がFET21,73,75を用いている例を説明したが、図18に示すように、ソース接地型増幅素子としてエミッタ接地BJT3を用い、ゲート接地型増幅素子としてベース接地BJT51~5nを用い、ゲートバイアス回路71がBJT21,73,75を用いるようにしてもよく、図17の可変利得増幅器と同様の効果を奏することができる。また、この実施の形態11では、図17に示すように、ゲートバイアス回路71からゲートバイアス基準電圧をゲートバイアス基準電圧入力端子67に与えているものを示しているが、図11に示すように、ドレインバイアス端子8から直接バイアス基準電圧をゲートバイアス基準電圧入力端子67に与えるようにしてもよい。実施の形態12.図19はこの発明の実施の形態12によるFETで構成されたゲートバイアス制御回路64を示す回路図であり、図において、スイッチ用FET821~82nはゲート接地FET51~5nと対応するように設けられ、ドレインがゲートバイアス基準電圧入力端子67と接続され、ソースがゲートバイアス端子651~65nと接続されており、ゲートバイアスをゲート接地FET51~5nのゲートに供給するスイッチ用トランジスタである。利得制御論理回路84は利得制御信号入力端子68と接続されており、利得制御信号入力端子68から入力される利得制御信号を分割数nのゲート制御信号に変換し、そのゲート制御信号をゲート制御信号端子851~85nに出力する。即ち、利得制御論理回路84は複数のスイッチ用FET821~82nのうち、ゲート接地FET51~5nのゲートにゲートバイアスを供給するスイッチ用FET82を利得制御信号にしたがって選択する回路である。ゲートバイアスフィード抵抗861~86nはスイッチ用FET821~82nのゲートとゲート制御信号端子851~85n間に接続されている抵抗である。スイッチ用FET871~87nはゲート接地FET51~5nに対応して設けられ、ドレインがスイッチ用FET821~82nのソース及びゲートバイアス端子651~65nと接続され、ソースがグランド4に接地されているトランジスタである。インバータ881~88nはアノードがゲート制御信号端子851~85nと接続され、カソードがゲート制御信号フィード抵抗891~89nを介してスイッチ用FET871~87nのゲートと接続されている。次に動作について説明する。利得制御論理回路84には、利得制御信号入力端子68から利得制御信号が入力され、利得制御論理回路24では、入力される利得制御信号を分割数nのゲート制御信号に変換し、そのゲート制御信号をゲート制御信号端子851~85nに出力する。これらのゲート制御信号端子851~85nから出力されるゲート制御信号によって、ゲートバイアス端子651~65nの中から、ゲートバイアスを供給するゲートバイアス端子65が一つ決定される。例えば、ゲート制御信号端子851から出力されるゲート制御信号がHレベルの時には、ゲートバイアスフィード抵抗861を介してスイッチ用FET821のゲートにHレベルが供給されて、スイッチ用FET821がオンする。また、インバータ881及びゲート制御信号フィード抵抗891を介してスイッチ用FET871のゲートにLレベルが供給されて、スイッチ用FET871がオフする。これにより、ゲートバイアス端子651にはゲートバイアスが供給される。逆に、ゲート制御信号端子851から出力されるゲート制御信号がLレベルの時には、ゲートバイアスフィード抵抗861を介してスイッチ用FET821~22nのゲートにLレベルが供給されて、スイッチ用FET821がオフする。また、インバータ881及びゲート制御信号フィード抵抗891を介してスイッチ用FET871のゲートにHレベルが供給されて、スイッチ用FET871がオンする。これにより、ゲートバイアス端子651がグランド4に接地されるため、ゲートバイアス端子651にはゲートバイアスが供給されない。以上より、ゲート制御信号のレベルを適切に制御することによって、ゲートバイアスを選択的にゲート接地FET51~5nのゲートに供給することができる。以上のように、この実施の形態12によれば、ゲートバイアス制御回路64に入力される利得制御信号をスイッチ用FET821~82nに供給するゲート制御信号に変換する利得制御論理回路84を備えるようにしたので、ゲートバイアス制御回路64の入力端子の数をゲート接地FET51~5nの数から利得制御信号の入力端子の数に減らすことができる。なお、この実施の形態12では、ゲート接地FET51~5nに対応してスイッチ用FET821~82n,871~87nを設けるものについて示したが、図20に示すように、ゲート接地FET51~5nに対応してスイッチ用BJT821~82n,871~87nを設けるようにしてもよく、図19のゲートバイアス制御回路14と同様の効果を奏することができる。ただし、図20のように、FETをBJTに置き換えて、ゲートバイアス制御回路84を構成する場合、ゲートをベース、ソースをエミッタ、ドレインをコレクタに置き換えたものとなる。また、この実施の形態12では、入力される利得制御信号を分割数nのゲート制御信号に変換し、そのゲート制御信号をゲート制御信号端子851~85nに出力する利得制御論理回路84を設けたものについて示したが、利得制御論理回路84を無くし、ゲート制御信号端子851~85nに直接ゲート制御信号を入力するようにしてもよい。この場合、利得制御論理回路84を無くした分だけ、回路構成を簡単にすることができる。実施の形態13.図21はこの発明の実施の形態13によるFETで構成された可変利得増幅器を示す回路図であり、図において、図5及び図13と同一符号は同一または相当部分を示すので説明を省略する。図21の可変利得増幅器は差動増幅器を構成しており、差動増幅器の正相側にあるソース接地FET3は第1のソース接地型増幅素子であり、差動増幅器の逆相側にあるソース接地FET43は第2のソース接地型増幅素子である。ソース接地FET43はゲートがDCカットキャパシタ42を介して差動逆相入力端子41と接続されるとともに、ゲートバイアスフィード抵抗56を介してゲートバイアス回路71と接続され、ソースがグランド4に接地されており、差動逆相入力端子41から入力された信号を増幅する。差動増幅器の正相側にあるゲート接地FET51~5nは第1のゲート接地型増幅素子であり、差動増幅器の逆相側にあるゲート接地FET451~45nは第2のゲート接地型増幅素子である。ゲート接地FET451~45nはゲートがゲートバイアスフィード抵抗1061~106nを介してゲートバイアス端子651~65nと接続されると共に、ハイパスキャパシタ971~97nを介して共通のグランド4に高周波的に接地され、ドレインがラダー抵抗回路101における並列抵抗103の他端と接続され、ソースがソース接地FET43のドレインと接続されており、ソース接地FET43により増幅された信号を増幅するゲート接地型増幅素子である。差動増幅器の正相側にあるラダー抵抗回路61は第1のラダー抵抗回路であり、差動増幅器の逆相側にあるラダー抵抗回路101は第2のラダー抵抗回路である。ラダー抵抗回路101は一端がドレインバイアス端子8と接続されている複数の並列抵抗103を有するとともに、複数の並列抵抗103の他端間を結ぶ複数の直列抵抗1022を有している。即ち、ラダー抵抗回路101における複数の直列抵抗102と複数の並列抵抗103がはしご型を形成している。ゲートバイアス制御回路64はゲートバイアス端子651~65n及びゲートバイアスフィード抵抗661~66n,1061~106nを介してゲート接地FET51~5n,451~45nのゲートと接続されており、ゲート接地FET51~5n,451~45nのゲートに対してゲートバイアスを選択的に供給する回路である。即ち、ゲートバイアス制御回路64はゲートバイアス基準電圧入力端子67により入力されたゲートバイアス基準電圧からゲートバイアスを生成し、利得制御信号入力端子68から入力される利得制御信号に応じて、ゲート接地FET51~5n及びゲート接地FET451~45nの中から、当該ゲートバイアスを供給する何れか1つのゲート接地FET5,45のゲートをそれぞれ選択して、そのゲートバイアスを当該ゲート接地FET5,45のゲートに供給する。次に動作について説明する。この実施の形態13による可変利得増幅器は、上記実施の形態8による可変利得増幅器と比較して、可変利得増幅器の構成が差動構成になっている点のみが異なる。したがって、この実施の形態13による可変利得増幅器の動作は、差動増幅器の正相側および逆相側において、上記実施の形態8による可変利得増幅器の動作と同様の動作を行う。よって、上記実施の形態8と同様な効果を奏することができる。また、この実施の形態13による可変利得増幅器では、差動構成としているので、差動構成とした時の回路上の相互に対応する場所では、一方がプラスの時に他方が必ずマイナスとなり、その振幅も理想的には同じとなる。よって、差動構成とした時に対応する場所を共通に接続した場合に、その中点は必ず0電位、すなわち、高周波的な仮想グランドになる。高周波的な仮想グランドが無い場合は、実グランドに接地されることになるが、実グランドまではチップ上の引き回し線路や、チップ上のパッドや、パッドから接地するためのワイヤ等の寄生成分インダクタンスが入ってしまう。この寄生成分がFETとFETとの間に入るとFETの利得が小さくなる。高周波的な仮想グランドがある場合は、実グランドと比較してFETの近くにグランドがあるため、寄生成分が小さくなり、FETの利得の減少を小さく抑えることができる。その結果として、高周波動作が可能となる。もしくは、高い利得を得ることができる。さらに、例えば、差動構成とした時に対応するゲートバイアスフィード抵抗661~66nの他端とゲートバイアスフィード抵抗1061~106nの他端とが共通に接続され、共通の各接続点にゲートバイアスを選択的に供給するゲートバイアス端子651~65nが接続され、各接続点を高周波的な仮想グランドとして構成したり、ソース接地FET3のソースがソース接地FET43のソースに共通のグランド4に接地されるように構成したり、ゲートバイアスフィード抵抗16の他端とゲートバイアスフィード抵抗56の他端とが共通に接続され、接続点を高周波的な仮想グランドとして構成したり、ゲート接地FET51~5nの各ゲートがハイパスキャパシタ71~7nを介すると共に、ゲート接地FET451~45nの各ゲートがハイパスキャパシタ971~97nを介して共通に接続され、グランド4に接地されるように構成し、且つレイアウトにおいても共通の接続点を中心に対称に配置することによって、差動構成とした際の高周波グランドを実現し、高周波動作が可能となる。もしくは、高い利得を得ることができる。以上のように、この実施の形態13によれば、差動増幅器の機能を有することができる。また、差動増幅器の構成とすることで、差動間の仮想グランドにより、高周波動作が可能となる。もしくは、高い利得を得ることができる。さらに、レイアウトにおいても仮想グランドを中心に対称に配置することによって、差動構成とした際の高周波グランドを実現し、高周波動作が可能となる。もしくは、高い利得を得ることができる。なお、この実施の形態13では、図21に示すように、ソース接地型増幅素子としてソース接地FET3及びソース接地FET43を用い、ゲート接地型増幅素子としてゲート接地FET51~5n及びゲート接地FET451~45nを用いる例を説明したが、図22に示すように、ソース接地型増幅素子としてエミッタ接地BJT3及びエミッタ接地BJT43を用い、ゲート接地型増幅素子としてベース接地FET51~5n及びベース接地FET451~45nを用いるようにしてもよく、図21の可変利得増幅器と同様の効果を奏することができる。ただし、図22のBJTで構成された可変利得増幅器では、エミッタ接地BJT3及びエミッタ接地BJT43のベース、エミッタ及びコレクタがそれぞれ、ソース接地型増幅素子のゲート、ソース及びドレインに相当するものとする。また、ベース接地BJT51~5n及びベース接地FET451~45nのベース、エミッタ及びコレクタがそれぞれ、ゲート接地型増幅素子のゲート、ソース及びドレインに相当するものとする。なお、ソース接地型増幅素子としては、ソース接地FET3,43及びエミッタ接地BJT3,43に限るものではなく、ソース接地型のトランジスタであれば、他のトランジスタを用いるようにしてもよい。また、ゲート接地型増幅素子としては、ゲート接地FET51~5n,451~45n及びベース接地BJT51~5n,451~45nに限るものではなく、ゲート接地型のトランジスタであれば、他のトランジスタを用いるようにしてもよい。また、この実施の形態13では、図13に示した構成に差動構成を適用したものについて示したが、図11、図15及び図17に示した構成に差動構成を適用しても良い。"