半導体試験装置に内蔵されている信号発生部から出力される複数系統の論理信号を加算する加算器とこの加算器の出力をリタイミングクロックにしたがって取り込むラッチとこのラッチ出力を選択的に出力するスイッチとで構成された複数のパターン信号発生ユニットと、これら複数のパターン信号発生ユニットからスイッチを介して出力される出力信号間のスキューを補正する校正経路が設けられた半導体試験装置において、前記リタイミングクロックは少なくとも2系統の論理信号を加算することにより生成され、前記校正経路は、前記各パターン信号発生ユニットのスイッチに連動して駆動され択一的に所定の出力信号を選択するロジックゲートを含むことを特徴とする半導体試験装置。前記複数のパターン信号発生ユニットは、それぞれ半導体試験装置に対して着脱可能なカードに実装されていることを特徴とする請求項1記載の半導体試験装置。前記複数のパターン信号発生ユニットは、それぞれ半導体試験装置に組み込まれていることを特徴とする請求項1記載の半導体試験装置。半導体試験装置に内蔵されている信号発生部から出力される複数系統の論理信号を加算する加算器とこの加算器の出力をリタイミングクロックにしたがって取り込むラッチとこのラッチ出力を選択的に出力するスイッチとで構成された複数のパターン信号発生ユニットを含む半導体試験装置において、前記リタイミングクロックは少なくとも2系統の論理信号を加算することにより生成されることを特徴とする半導体試験装置。複数のパターン信号間のスキューを補正する校正経路が設けられた半導体試験装置において、前記校正経路は、前記各パターン信号の選択に連動して駆動され択一的に所定の出力信号を選択するロジックゲートを含むことを特徴とする半導体試験装置。しかし、図5のような従来の構成によれば、PLL5から出力されるクロックCL1のタイミングでリタイミングしているため、PLL5のロックインループの設定を切り換えた場合には安定するまでにたとえば数m秒要することになり、リアルタイムでパターン信号のエッジの間隔や周波数を変更することができず、高速切換によるDUT測定は困難である。リアルタイムにエッジを変更するために、PLL5から出力されるクロックCL1でのリタイミングを行わない方法も考えられるが、その場合には、もともと信号発生部1、2が持っているデータ依存性タイミング誤差が大きくなり、この誤差が無視できなくなってしまう。また、トーナメントリレー8における伝送路の伝送ロスが大きくなることから、スキューの校正が正しくできないおそれがある。トーナメントリレー8における伝送路のロスが大きい場合、スキュー調整のため各ポゴピンのタイミングをタイミング経路に接続して測定するのにあたり、各ポゴピンのタイミング誤差が小さい場合には、図8に示すように伝送路のロスによりタイミング誤差が検出できなくなってしまう。図8において、aはラッチ4によりリタイミングされた第1ピンPIN1の波形を示し、bは第1ピンPIN1の校正経路のラッチ9に入力される波形を示し、cは第1ピンPIN1の校正経路のラッチ9から出力される波形を示し、dはラッチ4によりリタイミングされた第2ピンPIN2の波形を示し、eは第2ピンPIN2の校正経路のラッチ9に入力される波形を示し、fは第2ピンPIN2の校正経路のラッチ9から出力される波形を示している。ラッチ4によりリタイミングされた第1ピンPIN1の波形と第2ピンPIN2の波形との間には初期スキューTskwが存在するが、それぞれの波形がトーナメントリレー8とラッチ9からなる校正経路を通る際に、各リレーそれぞれとラッチ9までの伝送路による信号ロスの影響を受けて波形が鈍ってしまう。また、これらの信号には通常ノイズが重畳されていることから、所定の論理閾値をよぎる際に、論理が不定となる不定区間が発生してしまう。この不定区間では、基準タイミングと正しく比較することができず、時間差スキューTskwを測定できなくなってしまう。図8の例では、リタイミングされた第1ピンPIN1の波形と第2ピンPIN2の波形との間の初期スキューTskwの幅よりも不定区間が大きくなってしまい、もともとの初期スキューTskwを正しく検出ができない状況を示している。本発明は、これらの課題を解決するものであり、その目的は、半導体試験装置のシステム周波数よりも高い周波数の論理信号を低コストで生成出力することができ、リアルタイムにエッジや周波数を変更でき、高精度のタイミング精度が得られる半導体試験装置を提供することにある。このような課題を達成するために、本発明のうち請求項1記載の発明は、半導体試験装置に内蔵されている信号発生部から出力される複数系統の論理信号を加算する加算器とこの加算器の出力をリタイミングクロックにしたがって取り込むラッチとこのラッチ出力を選択的に出力するスイッチとで構成された複数のパターン信号発生ユニットと、これら複数のパターン信号発生ユニットからスイッチを介して出力される出力信号間のスキューを補正する校正経路が設けられた半導体試験装置において、前記リタイミングクロックは少なくとも2系統の論理信号を加算することにより生成され、前記校正経路は、前記各パターン信号発生ユニットのスイッチに連動して駆動され択一的に所定の出力信号を選択するロジックゲートを含むことを特徴とする。請求項2記載の発明は、請求項1記載の半導体試験装置において、前記複数のパターン信号発生ユニットは、それぞれ半導体試験装置に対して着脱可能なカードに実装されていることを特徴とする。請求項3記載の発明は、請求項1記載の半導体試験装置において、前記複数のパターン信号発生ユニットは、それぞれ半導体試験装置に組み込まれていることを特徴とする。請求項4記載の発明は、半導体試験装置に内蔵されている信号発生部から出力される複数系統の論理信号を加算する加算器とこの加算器の出力をリタイミングクロックにしたがって取り込むラッチとこのラッチ出力を選択的に出力するスイッチとで構成された複数のパターン信号発生ユニットを含む半導体試験装置において、前記リタイミングクロックは少なくとも2系統の論理信号を加算することにより生成されることを特徴とする。請求項5記載の発明は、複数のパターン信号間のスキューを補正する校正経路が設けられた半導体試験装置において、前記校正経路は、前記各パターン信号の選択に連動して駆動され択一的に所定の出力信号を選択するロジックゲートを含むことを特徴とする。これらにより、高速の論理信号を低コストで生成でき、既存の半導体試験装置にも適用できる。リタイミングクロックは、少なくとも2系統の論理信号を加算することにより生成されることから、リアルタイムにエッジ間隔や周波数が変更できる。さらに、校正経路にはロスが大きいトーナメントリレーなどのタイミング悪化要因が無いため、高精度の校正が行え、高精度のタイミング精度が得られる。以下、本発明について、図面を用いて詳細に説明する。図1は本発明の一実施例を示すブロック図であり、図5と共通する部分には同一の符号を付けている。図1と図5の相違点は、図5のPLL5に代えて論理信号s11を出力する第3の信号発生部11と論理信号s12を出力する第4の信号発生部12とこれら論理信号s11とs12を加算する加算器13とで構成されるリタイミングクロック発生部を用いていることと、図5のトーナメントリレー8に代えてロジックゲート14を用いていることである。図1において、第3の信号発生部11と第4の信号発生部12と加算器13とで構成されるリタイミングクロック発生部は、カードごとにあるいは複数のカードよりなるグループごとに複数系統設けられている。これらリタイミングクロック発生部の加算器13の出力信号s13は、複数のカードに設けられているそれぞれのラッチ4のクロック端子Cにリタイミングクロックとして出力される。ロジックゲート14には、各パターン信号発生ユニットのラッチ4の出力信号s4がそれぞれスイッチ7を介して入力される。ロジックゲート14は、図5のトーナメントリレー8と同様に各パターン信号発生ユニットからラッチ4を介して出力される複数の出力信号s4間のタイミング誤差を補正するための校正経路を構成するものであり、DUTにラッチ4の出力信号s4を出力しているカードの系統のみを択一的に選択するように、スイッチ6、7に連動して駆動される。ロジックゲート14の出力信号s14はラッチ9に入力され、クロック発生部10から出力されるクロックCL2のタイミングでラッチされる。ラッチ9の出力信号s9は、図5と同様に、図示しない半導体試験装置の信号判定部に出力される。図2は、図1の動作を説明するタイミングチャートである。図2において、aは第1の信号発生部1の出力信号s1を示し、bは第2の信号発生部2の出力信号s2を示し、cは加算器3の出力信号s3を示し、dは第3の信号発生部11の出力信号s11を示し、eは第4の信号発生部12の出力信号s12を示し、fは加算器13の出力信号s13を示し、gはリタイミングされたラッチ4の出力信号s4を示している。第3の信号発生部11の出力信号s11と第4の信号発生部12の出力信号s12は、単純なトグル0101波形の繰り返しであることから、データ依存性タイミング誤差は存在しない。その結果、加算器13で加算出力されるリタイミングクロック信号s13もデータ依存性タイミング誤差がない波形となり、このデータ依存性タイミング誤差がないリタイミング波形でリタイミング処理を行う。データ依存性タイミング誤差の発生要因について、図3を用いて詳しく説明する。図3は、トリガ点TPで論理レベルをLoからHiに変化させた時に、実際に閾値Thをよぎるタイミングをケース1とケース2で比較したものであり、それぞれのケースで上段aは理想波形を示し、下段bは実際の波形例を示している。ケース1の理想波形は、Hiレベルに遷移する前のLoレベルの時間がケース2よりも長く、ケース2の理想波形は、Hiレベルに遷移する前のLoレベルの時間がケース1よりも短くてHiレベルに遷移する直前でHiレベルからLoレベルに遷移している。実際の波形では、オーバーシュート、アンダーシュート、立ち上がりおよび立下りの遷移時間があり、図示したような波形となる。ケース1の実際の波形は、理想波形がHiレベルからLoレベルに遷移してLoレベルに安定した後に、LoレベルからHiレベルへ遷移が始まっている。一方、ケース2の実際の波形は、HiレベルからLoレベルに遷移するアンダーシュートのリンギングの最中に、次のLoレベルからHiレベルへの遷移が始まっていて、ケース1よりも低いレベルでのLoレベルからHiレベルへの遷移となっている。この結果、図示のように、ケース1と比較すると、閾値Thに到達するまでの時間に差が発生している。この差が、データ依存性タイミング誤差Terとなって現れてくる。これに対し、前データの時間が常に一定の場合は、常に一定のレベルからの立ち上がりとなり、このようなデータ依存性タイミング誤差Terは発生しなくなる。つまり、図2のdおよびeに示すような単純なトグルパターン0101の場合には、データ依存性タイミング誤差Terは発生しなくなる。そして、リタイミングされた後は、校正経路を介して、スキューなどのタイミング誤差が校正される。図1に示す本発明の校正経路では、従来のトーナメントリレー8の代わりに、ロジックゲート14で各信号の切り換えを行う。これにより、ロジックゲート14の出力近くにラッチ9が接続されることから、従来のトーナメントリレー8と異なって信号をロスする部分が少なくなり、図4のタイミングチャートに示すように、波形の鈍りやノイズの影響を受けることなく精度よくタイミング誤差を校正できる。図4において、aはラッチ4によりリタイミングされた第1ピンPIN1の波形を示し、bは第1ピンPIN1の校正経路のラッチ9に入力される波形を示し、cは第1ピンPIN1の校正経路のラッチ9から出力される波形を示し、dはラッチ4によりリタイミングされた第2ピンPIN2の波形を示し、eは第2ピンPIN2の校正経路のラッチ9に入力される波形を示し、fは第2ピンPIN2の校正経路のラッチ9から出力される波形を示している。ラッチ4によりリタイミングされた第1ピンPIN1の波形と第2ピンPIN2の波形との間には初期スキューTskwが存在するものの、それぞれの波形がロジックゲート14とラッチ9からなる校正経路を通る際の伝送路の信号ロスにより波形が鈍ってしまう影響は実用上無視できる程度に改善され、高精度で初期スキューTskwの校正が行える。一般的に、ロジックゲートを用いた信号選択は、同一チップのゲートを用いて信号選択をした方が信号間のスキューが低減される。同一チップのゲートの入力チャネル数は、4から8CHが一般的である。8CH以上の信号のスキュー調整では、別々のチップのロジックゲートを経由することになり、別のチップ同士のスキューは若干悪化する。しかし、一般的に、半導体試験装置の測定対象である高速シリアル入力デバイスは1ペアから多くても4ペアの入力であって、少なくとも8CHのスキューが揃っていれば、実質的に問題になることはない。近年のシリアルインターフェースの高速化に伴い、高速シリアル入力を要求するICテストが急増している。しかしながら、たとえばLCDドライバICは、汎用の高速IOをもったSOCテスタでは測定ができず、LCDドライバIC専用テスタが必要であるが、急激な入力周波数の高速化にLCDドライバテスタのIO周波数が追従できておらず、テストが困難な状況となっている。さらに、近年、この分野のICはコモディティ化が進むとともに出荷数も飽和傾向にあり、テストにコストがかけられない状況となっている。仮に高速IOを備えた専用テスタが商品化されていたとしても、新規テスタを投資できない状況になっている。このような状況で、高速シリアルインターフェースに対応するため、既存のテスタ上で高速シリアル信号を発生できることが強く望まれていた。ところが、図5に示すような従来の構成では、高速信号発生時のタイミング誤差が大きいだけではなく、周波数をリアルタイムで変更できないなど制約が多く、十分なテストを行うことができなかった。これに対し、本発明によれば、従来のテスタを活用することで新規投資を大幅に削減できるとともに、高速テストも行えるという格別な効果を得ることができる。なお、上記実施例では、複数のパターン信号発生ユニットが、それぞれ半導体試験装置に対して着脱可能なカードに実装されている例について説明したが、これに限るものではなく、半導体試験装置に組み込むようにしてもよい。また、上記実施例では、半導体試験装置に設けられている第1の信号発生部1と第2の信号発生部2の論理信号s1とs2をポゴピンを介してパターン信号発生ユニットを構成する加算器3に入力する例について説明したが、ポゴピンに限るものではなく、たとえばコネクタを介して入力するものであってもよい。また、上記実施例では、リタイミング回路とロジックゲートを用いた校正経路との両方を具備した例を説明したが、要求されるタイミング精度の仕様により、どちらか片方を省略してもよい。さらに、上記実施例では、2系統の論理信号を加算する例を説明したが、3系統以上の論理信号を加算してもよい。