"半導体基板の主面上に第1の半導体層を形成する工程と、前記第1の半導体層と同じ導電型であって、前記第1の半導体層よりも低い不純物濃度である第2の半導体層を、前記第1の半導体層の下面と接するように形成する工程と、前記半導体基板に前記第1の半導体層及び前記第2の半導体層を含む活性領域を規定する工程と、前記活性領域を横断して、前記第1の半導体層及び前記第2の半導体層を前記活性領域内で少なくとも2つの領域に分ける溝を形成する工程と、前記溝内にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板の主面を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通し、前記第1の半導体層の上面の一部を露出させるコンタクトホールを形成する工程と、前記コンタクトホールを導電膜で埋め込んでコンタクトプラグを形成する工程と、を有することを特徴とする半導体装置の製造方法。前記コンタクトホールを前記第1の半導体層の一部がえぐられるまで開口させて、前記コンタクトホール内に前記導電膜を充填することを特徴とする請求項1に記載の半導体装置の製造方法。前記半導体基板にシリコン基板を用い、前記第1の半導体層及び前記第2の半導体層として砒素ドープシリコンを用いることを特徴とする請求項1または請求項2に記載の半導体装置の製造方法。前記第1の半導体層の上面と接するようにビット線を形成する工程と、前記コンタクトプラグの上面と接するようにキャパシタを形成する工程と、を有することを特徴とする請求項1~請求項3のいずれかの請求項に記載の半導体装置の製造方法。半導体基板の主面上に形成された第1の半導体層と、前記第1の半導体層の下面と接するように形成された、前記第1の半導体層と同じ導電型であって、前記第1の半導体層よりも低い不純物濃度である第2の半導体層と、前記第1の半導体層と前記第2の半導体層を有する活性領域と、前記活性領域を横断して、前記第1の半導体層及び前記第2の半導体層を前記活性領域内で少なくとも2つの領域に分ける溝の内部にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の主面を覆うように形成された層間絶縁膜と、前記層間絶縁膜を貫通し、前記第1の半導体層の上面の一部を露出させるように形成されたコンタクトホールに導電膜が埋め込まれることにより形成されたコンタクトプラグと、を有することを特徴とする半導体装置。前記コンタクトホールが前記第1の半導体層の一部をえぐるように形成され、前記コンタクトプラグの底部が前記第1の半導体層内に埋め込まれていることを特徴とする請求項5に記載の半導体装置。前記半導体基板にシリコン基板が用いられ、前記第1の半導体層及び前記第2の半導体層として砒素ドープシリコンが用いられることを特徴とする請求項5または請求項6に記載の半導体装置。前記第1の半導体層の上面に接するように形成されたビット線と、前記コンタクトプラグの上面に接するように形成されたキャパシタと、を有することを特徴とする請求項5~請求項7のいずれかの請求項に記載の半導体装置。しかしながら、埋め込みゲート型トランジスタ半導体装置において、ソースドレイン領域として機能する半導体層に給電を行うために、コンタクトプラグを半導体層に接続する場合、コンタクトプラグ形成用のコンタクトホールの加工精度により、コンタクトプラグと半導体層との接触面積がトランジスタ毎にばらついてしまう。その結果、従来の埋め込みゲート型トランジスタの製造方法では、コンタクトプラグと半導体層との接触抵抗及びトランジスタの電流駆動特性のばらつきが増大する問題があった。また、従来の埋め込みゲート型トランジスタの製造方法では、コンタクトホールを形成した後に、コンタクトホールに接する活性領域の半導体層に不純物イオンを注入することにより高濃度不純物半導体層を形成する。この形成方法では、前述のようにコンタクトプラグと高濃度不純物半導体層との接触面積にトランジスタ毎のばらつきが生じた際に、高濃度不純物半導体層の不純物濃度を均一にすることが難しくなってしまう。また、不純物のイオン注入によって形成された高濃度不純物半導体層と、その下部に形成された低濃度不純物半導体層との界面がブロードになるため、半導体層における不純物濃度の制御が困難になる問題があった。本発明の半導体装置の製造方法は、半導体基板の主面上に第1の半導体層を形成する工程と、第1の半導体層と同じ導電型であって、第1の半導体層よりも低い不純物濃度である第2の半導体層を第1の半導体層の下面と接するように形成する工程と、半導体基板に第1の半導体層及び第2の半導体層を含む活性領域を規定する工程と、活性領域を横断して、第1の半導体層及び第2の半導体層を活性領域内で少なくとも2つの領域に分ける溝を形成する工程と、溝内にゲート絶縁膜を介してゲート電極を形成する工程と、半導体基板の主面を覆う層間絶縁膜を形成する工程と、層間絶縁膜を貫通し、第1の半導体層の上面の一部を露出させるコンタクトホールを形成する工程と、コンタクトホールを導電膜で埋め込んでコンタクトプラグを形成する工程とを有することを特徴とする。また、本発明の半導体装置は、半導体基板の主面上に形成された第1の半導体層と、第1の半導体層の下面と接するように形成された、第1の半導体層と同じ導電型であって、第1の半導体層よりも低い不純物濃度である第2の半導体層と、第1の半導体層と第2の半導体層を有する活性領域と、活性領域を横断して、第1の半導体層及び第2の半導体層を活性領域内で少なくとも2つの領域に分ける溝の内部にゲート絶縁膜を介して形成されたゲート電極と、半導体基板の主面を覆うように形成された層間絶縁膜と、層間絶縁膜を貫通し、第1の半導体層の上面の一部を露出させるように形成されたコンタクトホールに導電膜が埋め込まれることにより形成されたコンタクトプラグを有することを特徴とする。本発明によれば、半導体基板の主面上に高濃度の不純物を含む第1の半導体層低抵抗層が形成され、第1の半導体層の下面に接して低濃度の不純物を含む第2の半導体層高抵抗層が形成される。この構成では、活性領域とコンタクトプラグが第1の半導体層を介して接続される。したがって、低抵抗層と高抵抗層との接触面積は、第1の半導体層と第2の半導体層との接触面積によって決まり、低抵抗であるコンタクトプラグと活性領域との接続面積には依存しない。即ち、コンタクトホールの加工精度によって、第1の半導体層と第2の半導体層との接触面積のばらつきが生じることを防ぐことができる。従って、低抵抗層と高抵抗層との接触面積を活性領域の面積と同程度にすることができる。従来のように、第2の半導体層にコンタクトプラグを直接接続するよりも、第1の半導体層と第2の半導体層との接触面積を大きくとることができる。また、コンタクトプラグと半導体層との接触抵抗を低減すると共に、そのばらつきを抑えることができる。その結果、トランジスタ毎の電流駆動特性のばらつきを低減することができる。更に、本発明の半導体装置の製造方法では、半導体基板の主面上に、予め第1の半導体層及びその下面に接する第2の半導体層を形成した後に、第1の半導体層に接続するコンタクトプラグを形成する。従って、トランジスタ毎の第1の半導体層の不純物濃度を均一にすることができる。また、第1の半導体層と第2の半導体層との界面がブロードになることがなく、各半導体層の不純物濃度の制御を容易に行うことができる。以下、本発明を適用した一実施形態である半導体装置について、図面を参照して詳細に説明する。本実施形態では、半導体装置としてDRAMに本発明を適用した場合を例に挙げて説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。第1実施形態先ず、本発明を適用した一実施形態であるDRAM半導体装置60の構成について説明する。本実施形態のDRAM60はメモリセル領域と、周辺回路領域とから構成されている。図1はDRAM60のメモリセル領域の構成を示す平面図であり、図2は図1に示すA-A ́線における断面図である。なお、本実施形態のDRAM60は、図1に示すように、6F2セル配置Fは半導体装置の最小加工寸法で構成されている。本実施形態のDRAM60のメモリセル領域には、STIshallowtrenchisolation素子分離膜8から成る素子分離領域に囲まれて区画された活性領域2が、図1のA方向に複数形成されている。また、活性領域2を横断するように、DRAM60の埋め込みゲート型トランジスタにおいてワード線として用いられる埋め込みゲート電極23が、図1のY方向に複数形成されている。さらに、複数のビット線30が埋め込みゲート電極23の延在方向と直交する方向図1のX方向に、一定の間隔で形成されている。そして、埋め込みゲート電極23と活性領域2が交差する領域にそれぞれメモリセルが形成されている。メモリセル領域全体には、図1に示すように複数のメモリセルが形成されており、個々のメモリセルには、キャパシタ52が設けられている。キャパシタ52は、互いに重ならないようにメモリセル領域内に一定の間隔を設けて配置されている。次に、本実施形態のDRAM60におけるメモリセルの構成について説明する。本実施形態のDRAM60のメモリセルは、埋め込みゲート電極23と活性領域2に囲まれた半導体基板1に形成された、埋め込みゲート型トランジスタとビット線30とキャパシタ52の積層構造体である。図2に示すように、埋め込みゲート型トランジスタは、p型半導体であるシリコンから成る半導体基板1と、半導体基板1に形成された埋め込み絶縁膜からなるSTI素子分離膜8と、STI素子分離膜8によって区画形成された活性領域2と、ゲート電極形成用の溝の底部にゲート絶縁膜15を介して埋め込み形成された埋め込みゲート電極23と、半導体基板1の主面を覆うように形成された層間絶縁膜24と、半導体基板1上に形成されたビット線30から構成されている。また、埋め込みゲート型トランジスタには、埋め込みゲート電極23のX方向両側の活性領域2への不純物イオンにより、不純物半導体層10が形成されている。不純物半導体層10は高濃度不純物半導体層第1の半導体層10aとその底面に接するように形成された低濃度不純物半導体層第2の半導体層10bとの2層構造になっている。不純物半導体層10のうち、隣接する埋め込みゲート電極23間に形成される不純物半導体層25は、埋め込みゲート型トランジスタのソースドレイン領域として機能する。不純物半導体層25の高濃度不純物半導体層25aの上面は、ビット線30の底面に接している。また、不純物半導体層10のうち、埋め込みゲート電極23とSTI素子分離膜8との間に形成される不純物半導体層37も、埋め込みゲート型トランジスタのソースドレイン領域として機能する。不純物半導体層37の高濃度不純物半導体層37aの上面は、キャパシタコンタクトプラグ41の底面に接している。キャパシタコンタクトプラグ41の側面には、サイドウォールスペーサ36が形成され、キャパシタコンタクトプラグ41間にはキャパシタコンタクトプラグ間絶縁膜33が設けられている。埋め込みゲート型トランジスタの上方には、キャパシタコンタクトプラグ間絶縁膜33及びキャパシタコンタクトプラグ41を介して、キャパシタ52が設けられている。キャパシタコンタクトプラグ間絶縁膜33上には、キャパシタコンタクトプラグ41とキャパシタ52を接続するためのキャパシタコンタクトパッド42が設けられている。また、キャパシタコンタクトパッド42上に、下部電極46と、キャパシタ絶縁膜47と、上部電極48から構成されるキャパシタ52が形成されている。更に、キャパシタ52を埋め込むように、プレート導電膜49が設けられている。なお、本実施形態のDRAM60においては、一例として下部電極46の内壁のみを電極として用いるシリンダ型のキャパシタ52を示しているが、この形態に限定されるものではない。例えば、下部電極の内壁及び外壁を電極として用いてもよい。続いて、上記の構成を有するDRAM60の製造方法について、図3~図27を参照しながら説明する。先ず、半導体基板1上に、図示略の熱酸化膜を成長させる。熱酸化膜の膜厚は10nm程度とすることが好ましい。その後、フォトリソグラフィ及びエッチングにより、メモリセル領域上の熱酸化膜を除去する。以下では、DRAM60のメモリセル領域の製造方法について説明する。<高濃度不純物半導体層形成工程>次に、図3~6に示すように、高濃度不純物半導体層10aを形成する。高濃度不純物半導体層10aとしては、n型の半導体である砒素ドープシリコンを用いることができる。このとき、砒素ドープシリコン膜の膜厚は50nm程度とすることが好ましい。また、砒素ドープシリコン膜の砒素の濃度は5×1019~2×1021/cm3程度とすることが好ましく、抵抗値の関係から5×1020/cm3とすることがより好ましい。ここでは、上記のような砒素ドープシリコン膜を半導体基板1上に堆積することで、高濃度不純物半導体層10aを形成する。堆積は、CVD法やエピタキシャル成長法などにより行うことができる。また、例えば周辺回路領域のように当該高濃度不純物半導体層10aを形成したくない領域がある場合、当該領域を保護膜で覆ってから砒素ドープシリコン膜を堆積する。その後、通常のリソグラフィ法およびエッチング法により保護膜上の砒素ドープシリコン膜を除去し、保護膜を除去することで、所望の領域に選択的に高濃度不純物半導体層10aを形成できる。保護膜としては、例えば、半導体基板を熱酸化することで得られる10nm程度の熱酸化膜を、通常のリソグラフィ法およびエッチング法により所望の領域を覆うようにパターニングしたものを適用できる。また、本願の高濃度不純物半導体層10aは砒素ドープシリコン膜に限定されず、同じn型半導体であれば、リンやアンチモンなどのドナーイオンがドープされたシリコン膜であってもよい。更に、適用して望ましい導電型がp型であれば、ホウ素などのアクセプタイオンがドープされたシリコン膜を適用してもよい。更に、本願の高濃度半導体層10aは、多結晶シリコン膜であっても単結晶シリコン膜であってもよい。以後、特記しない限り、半導体層については同様であるとする。<STI素子分離膜形成工程>次に、フォトリソグラフィとドライエッチングにより、高濃度不純物半導体層10aのパターニングを行い、半導体基板1に活性領域2を区画するための図示しない素子分離溝を形成する。続いて、素子分離溝内に露出した半導体基板1の表面を覆うように酸化シリコン膜を形成する。具体的には、素子分離溝内のシリコン基板1と活性領域2の表面を被覆する窒化シリコン膜の上に、熱酸化処理等の方法によって酸化シリコン膜を形成する。窒化シリコンを素子分離溝の内部を充填するように堆積し、エッチバックを行い、素子分離溝の底部に窒化シリコン膜を残存させる。CVD法によって、酸化シリコンを素子分離溝の内部を充填するように堆積した後、CMP法によりマスク用の窒化シリコン膜が露出するまで半導体基板1の表面を研磨すると共に平坦化し、酸化シリコン膜を形成する。このような工程により、図7に示すように、STI素子分離膜8が形成され、同時に高濃度不純物半導体層10aが区分される。<低濃度不純物半導体層形成工程>次に、区分された高濃度不純物半導体層10aの上方から基板内部に向けて不純物イオンを注入し、図8~10に示すように、高濃度不純物半導体層10aの下面に接する低濃度不純物半導体層10bを形成する。低濃度不純物半導体層10bの不純物としては、n型半導体であるリンと砒素の混合イオンを用いることができる。また、不純物イオンの濃度は1×1017~5×1018/cm3であることが好ましい。なお、不純物半導体層10の形成方法は、上記の方法に限るものではない。例えば、STI素子分離膜8の形成後に、半導体基板1のエッチバックを行い、選択エピタキシャル成長により高濃度不純物半導体層10aを形成し、in-situドーピングにより低濃度不純物半導体層10bを形成してもよい。<埋め込みゲート電極形成工程>次に、図11~図14に示すように、STI素子酸化膜8により区画され、高濃度不純物半導体層10aと低濃度不純物半導体層10bから成る活性領域2を規定する。続いて、従来の6F2型DRAMの製造方法と同様に、活性領域2に交差するゲート電極形成用の溝を形成する。ゲート電極形成用の溝の内壁と、高濃度不純物半導体層10a及びSTI素子分離膜8を覆うように、酸化シリコン膜等からなるゲート絶縁膜15を形成する。その後、ゲート電極形成用の溝内のゲート絶縁膜15上に導電膜を埋め込み、埋め込みゲート電極23を形成する。そして、ゲート絶縁膜15及び埋め込みゲート電極23を覆うように、酸化シリコン膜から成る層間絶縁膜24を形成する。図11及び図12に示すように、ゲート電極形成用の溝が形成される際に、各活性領域2の不純物半導体膜10は、埋め込みゲート電極23間の不純物半導体層と、埋め込みゲート電極23とSTI素子分離膜8との間の不純物半導体層とに分割される。これらの不純物半導体層は、それぞれ埋め込みゲート型トランジスタのソースドレイン領域25,37として機能する。<ビット線形成工程>次いで、ビット線と接続する活性領域部分、即ち、ソースドレイン領域25の高濃度不純物半導体層25aの上面を露出させるように、ビットコンタクト絶縁膜24のパターニングを行い、図示略のビット線形成用の開口部を形成する。そして、ビット線形成用の開口部に導電膜とキャップ用の窒化シリコン膜27を形成し、パターニングを行うことにより、図15,図16に示すようなX方向に延在するビット線30を形成する。次に、層間絶縁膜24及び窒化シリコン膜27を覆うように、ALDatomiclayerdeposition法によりライナー膜28を形成する。その後、ライナー膜28を覆うように、SODspinondielectric膜を塗布し、隣接するビット線30の間の凹部にSOD膜を充填する。そして、H2Oの蒸気雰囲気中でアニール処理を行い、塗布したSOD膜を固体の膜に改質することにより、絶縁膜であるキャパシタコンタクトプラグ間絶縁膜33を形成する。引き続き、CMP法により、ライナー膜28の上面が露出するまでキャパシタコンタクトプラグ間絶縁膜33の上部を除去する。その後、キャパシタコンタクトプラグ間絶縁膜33及びライナー膜28の上面を覆うように、酸化シリコン膜から成るキャップ膜34を形成する。<コンタクトホール形成工程>次に、図15~図18に示すように、フォトリソグラフィとエッチングにより、コンタクトホール35を形成する。コンタクトホール35は、ビット線30の上面及び側面に形成された窒化シリコン膜27及びライナー膜28をサイドウォールとして用いたラインSACselfalignmentcontact法によって形成することができる。具体的には、キャパシタコンタクトプラグ間絶縁膜33に、例えば埋め込みゲート電極23の延在方向と同一の方向Y方向に延在するライン状の開口パターンを形成する。この開口パターンを形成する際に、キャパシタコンタクトプラグ間絶縁膜33をエッチングすると、ビット線30の周囲に形成された窒化シリコン膜27及びライナー膜28に、X方向に延在する開口が自己整合的に形成される。その後、この開口から露出する窒化シリコン膜27、ライナー膜28、キャパシタコンタクトプラグ間絶縁膜33をエッチングで除去することにより、図16に示すコンタクトホール35が形成される。また、図18に示すように、Y方向においてコンタクトホール35と活性領域2とが重なる部分では、コンタクトホール35の底面にゲート絶縁膜15が露出される。<キャパシタコンタクトプラグ形成工程>次に、ALD法を用いて窒化シリコンをコンタクトホール35内に形成し、その窒化シリコンのエッチバックを行う。この工程により、図19~図22に示すように、コンタクトホール35の側壁にサイドウォールスペーサ36が形成される。続いて、露出されたゲート絶縁膜15と、サイドウォールスペーサ36と、キャパシタコンタクトプラグ間絶縁膜33を覆うように、キャパシタコンタクトプラグ形成用の導電膜を形成する。キャパシタコンタクトプラグ形成用の導電膜としては、高濃度の不純物ドープシリコン、ポリシリコン、金属膜、シリサイド、もしくはそれらの積層膜を用いることができる。CMP法により、キャパシタコンタクトプラグ用層間絶縁膜33の上面が露出するまでキャパシタコンタクトプラグ形成用の導電膜の上部を除去しながら平坦化する。このような工程により、図20及び図22に示すように、導電膜からなるキャパシタコンタクトプラグ41を形成する。<キャパシタ形成工程>次に、キャパシタコンタクトプラグ41と、ライナー膜28と、キャパシタコンタクトプラグ間絶縁膜33を覆うように、窒化タングステンとタングステンを順次堆積して積層膜を形成する。続いて、この積層膜のパターニングを行い、図2に示すようなキャパシタコンタクトパッド42を形成する。後にキャパシタコンタクトパッド42上に形成するキャパシタ52は、図1に示すようにメモリセル領域に均等な間隔で配置する必要がある。そのため、キャパシタコンタクトパッド42は、図2に示すようにキャパシタコンタクトプラグ41の直上からずれた位置に形成される。キャパシタコンタクトパッド42は、キャパシタコンタクトパッド42の底面とキャパシタコンタクトプラグ41の上面とが重なる面で、キャパシタコンタクトプラグ41と、その下に形成されている高濃度不純物半導体層37aに接する。次に、キャパシタコンタクトパッド42を覆うように窒化シリコン膜から成るストッパ膜44を形成する。続いて、ストッパ膜44上に、例えばシリコン酸化膜等を用いて図示略の犠牲酸化膜を形成する。その後、犠牲酸化膜とストッパ膜44を貫通するシリンダ孔を形成し、シリンダ孔の底面にキャパシタコンタクトパッド42の上面を露出させる。次に、シリンダ孔の内壁面と露出されたキャパシタコンタクトパッド42の上面を覆うようにして、窒化チタンから成る下部電極46を形成する。これにより、下部電極46の底部は、容量コンタクトパッド42の上面に接続される。続いて、下部電極46を覆うようにしてキャパシタ絶縁膜47を形成する。キャパシタ絶縁膜47としては、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ハフニウム及びこれらの積層膜を用いることができる。次に、キャパシタ絶縁膜47の表面を覆うように、窒化チタンから成る上部電極48を形成する。このような工程により、キャパシタコンタクトパッド42上に、下部電極46と、キャパシタ絶縁膜47と、上部電極48から成る埋め込みゲート型トランジスタのキャパシタ52を形成する。更に、上部電極48を覆うようにプレート導電膜49を形成する。以上の工程により、図1及び図2に示す本実施形態のDRAM60が完成する。上記説明したように、本実施形態のDRAM60の製造方法では、活性領域2の上部に高濃度かつ低抵抗の不純物半導体層10aを形成し、その下部に低濃度かつ高抵抗の不純物半導体層10bを形成する。同時に、高濃度不純物半導体層10aの底面に低濃度不純物半導体層10bとの接触面を形成する。また、DRAM60の活性領域2とキャパシタコンタクトプラグ41は、高濃度不純物半導体層37aを介して電気的に接続される。本実施形態における製造方法によれば、コンタクトホール35の形成前に、活性領域2を構成する高濃度不純物半導体層10a及び低濃度不純物半導体層10bが予め形成される。高濃度不純物半導体層-低濃度不純物半導体層接触部40bは、図8~図10に示す低濃度不純物半導体層10bの形成後、図12~図14に示すゲート電極溝13の形成の際に、図24に示すように形成される。それに対し、キャパシタコンタクトプラグ-高濃度不純物半導体層接触部40aは、不純物半導体層10の形成後に、図16~図18に示すコンタクトホール35の形成の際に、高濃度不純物半導体層-低濃度不純物半導体層接触部40bとは独立して図23に示すように形成される。従って、本実施形態のDRAM60の製造方法によれば、抵抗値の低い層と高い層との接触面積は、図25~図27に示すように、高濃度不純物半導体層10aと低濃度不純物半導体層10bとの接触面積で決まり、抵抗値の低いコンタクトプラグ41と活性領域2との接触面積、例えばDRAM60におけるキャパシタコンタクトプラグ41と高濃度不純物半導体層10aとの接触面積には依存しない。このことにより、抵抗値の低い層と高い層との接触面積を、高濃度不純物半導体層10aと低濃度不純物半導体層10bとの接触面積、即ち活性領域2の面積と同程度にすることができる。その結果、従来のDRAMの製造方法のように低濃度不純物半導体層10bに直接コンタクトプラグを形成するよりも、接触面積を大きく確保することができる。第2実施形態次いで、本発明を適用した第2の実施形態であるDRAM半導体装置61の構成について説明する。図28及び図29に示すDRAM61の構成要素において、図1及び図2に示すDRAM60の構成要素と同一の構成要素については、同一の符号を付し、その説明を省略する。図28はDRAM61のメモリセル領域の構成を示す平面図であり、図29は図28に示すA-A ́線における断面図である。DRAM61は、図1及び図2に示すDRAM60の構成において、コンタクトホール35がソースドレイン領域となる高濃度不純物半導体層第1の半導体層37aをえぐるように形成される。即ち、キャパシタコンタクトプラグ41が、高濃度不純物半導体層37a内部に埋まるように形成されている。これにより、DRAM61のキャパシタコンタクトプラグ41は、底面だけでなく側面の一部で高濃度不純物半導体層37aと接している。続いて、本実施形態のDRAM61の製造方法について、図30及び図31を参照しながら説明する。また、以下ではDRAM61のメモリセル領域の製造工程を説明する。なお、本実施形態のDRAM61の製造方法における各工程で、第1実施形態のDRAM60の製造方法における各工程と同様の内容については、その説明を省略する。先ず、図3~6に示す第1実施形態のDRAM60の製造方法における高濃度不純物半導体層形成工程までの同様の工程を行う。続く本実施形態の高濃度不純物半導体層形成工程では、半導体基板1の主面上に形成する高濃度不純物半導体層10aの膜厚を150nm程度とすることが好ましい。また、砒素ドープシリコン膜における砒素の濃度は5×1020/cm3程度とすることが好ましい。その後、図7~14に示す第1実施形態のDRAM60の製造方法におけるコンタクトホール形成工程まで同様の工程を行う。次に、第1実施形態のDRAM60の製造方法におけるコンタクトホール形成工程と同様に、フォトリソグラフィとエッチングにより、キャパシタコンタクトプラグ間絶縁膜33内にコンタクトホール35を形成する。但し、コンタクトホール35の形成のためのエッチング工程において、コンタクトホール35から露出する窒化シリコン膜27、ライナー膜28、キャパシタコンタクトプラグ用層間絶縁膜33に加え、高濃度不純物半導体層37aの上部をえぐるように除去する。この工程により、図30及び図31に示すように、底部が高濃度不純物半導体層37a内に埋め込まれたキャパシタコンタクトプラグ41を形成する。上記のコンタクトホール形成工程における高濃度不純物半導体層37aのエッチング深さは約100nmとすることが好ましい。高濃度不純物半導体層37aのエッチング深さが増す程、DRAM61におけるキャパシタコンタクトプラグ41と高濃度不純物半導体層37aとの接触面積が大きくなる。また、この接触面積が大きくなる程、キャパシタコンタクトプラグと高濃度不純物半導体層37aとの接触抵抗が低減される。即ち、高濃度不純物半導体層37aのエッチング深さが、DRAM61におけるキャパシタコンタクトプラグ41と高濃度不純物半導体層37aとの接触面積及び接触抵抗を決める。従って、本実施形態のDRAM61におけるコンタクトホール35の形成のためのエッチング工程高濃度不純物半導体層37aのエッチング深さは、キャパシタコンタクトプラグ41と高濃度不純物半導体層37aとの接触抵抗を考慮して決められることがより好ましい。続いて、第1実施形態のDRAM60の製造方法と同様に、キャパシタコンタクトプラグ形成工程とキャパシタ形成工程を行う。以上の工程により、図28及び図29に示す本実施形態のDRAM61が完成する。本実施形態のDRAM61の製造方法では、キャパシタコンタクトプラグ41形成の際にコンタクトホール35が高濃度不純物半導体層37aをえぐるように形成される。このため、キャパシタコンタクトプラグ41と高濃度不純物半導体層37aとの接触面には、キャパシタコンタクト41の底面だけではなく、高濃度不純物半導体層37aに埋まっているキャパシタコンタクトプラグ41の側壁部分が含まれる。従って、本実施形態のDRAM61の製造方法によれば、キャパシタコンタクトプラグ41と高濃度不純物半導体層37aとの接触面積を増やすことができ、キャパシタコンタクトプラグ41と高濃度不純物半導体層37aとの接触抵抗を低減することができる。ところで、以上で説明した実施形態のDRAM60,61の製造方法では、初期段階で半導体基板上に不純物半導体層が堆積されるため、不純物半導体からシリコンに不純物が拡散する虞がある。しかしながら、不純物半導体として砒素ドープシリコンを使用することにより、この拡散を抑制することができる。図34aに、埋め込みゲート型トランジスタのポリシリコンから成るコンタクトプラグと、高濃度砒素ドープシリコンソースドレイン領域と、イオン注入で形成されたn型半導体の接合部分図34におけるpn接合部が形成されている領域における、プロセスシミュレーションを用いた砒素濃度プロファイルの計算結果を示す。不純物半導体からシリコンへの拡散は、pn接合部より充分に浅い図34ではpn接合部の上方位置で発生している。図34bは、図34aの状態から、1000°Cで60秒間の熱処理を加えた場合の砒素濃度プロファイルの計算結果を示している。このような熱処理を加えた場合でも、不純物半導体からシリコンへの拡散は、イオン注入で形成されたn型半導体の接合部分より充分に浅い位置で発生している。これらの計算結果により、本発明を適用したDRAM60,61の製造方法では、活性領域を形成するための不純物半導体として砒素ドープシリコンを使用することにより、不純物半導体からシリコンへの不純物の拡散を抑制できることが確認された。なお、上記の実施形態のDRAM60,61の製造方法においては、隣接するメモリセルをSTI素子分離膜により分離する構成を例に挙げて説明したが、本発明の適用はこの構成に限るものではない。例えば、ダミーゲートを用いてメモリセル領域を区分してもよい。本発明は、ダミーゲート等を用いるDRAMへの適用にも有効である。また、本発明の技術範囲は上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることができる。上記の実施形態のDRAM60,61の製造方法では、メモリセルの構成に、ワード線が半導体基板内に完全に埋め込まれた埋め込み型トランジスタとして、リセスチャネル型トランジスタを用いる例を示したが、本発明はこれに限定されるものではなく、種々の縦型トランジスタに適用することができる。"