基板上に、複数の電極層と、複数の第1絶縁層と、を、各1層ずつ交互に積層した第1積層体を形成し、前記第1積層体の上に、選択ゲートと、第2絶縁層と、を含む第2積層体を形成する工程と、前記第1積層体を積層方向に貫通する第1部分と、前記第1部分と連通し前記選択ゲートを前記積層方向に貫通する第2部分と、前記第2部分と連通し前記第2絶縁層を前記積層方向に貫通する第3部分と、を有する貫通孔を形成する工程と、前記第1部分の側壁にメモリ膜を形成し、前記第2部分の側壁及び前記第3部分の側壁にゲート絶縁膜を形成し、前記メモリ膜の内側及び前記ゲート絶縁膜の内側にチャネルボディを形成する工程と、前記チャネルボディの内側に酸化シリコンを含む第3絶縁層を形成し、前記貫通孔における前記第2部分と前記第3部分との境界部分を前記第3絶縁層により閉塞する工程と、前記第3部分の内側における前記境界部分よりも上にシリコンを含む第1埋め込み部を形成する工程と、前記第1埋め込み部の一部と、前記第3部分内の前記第3絶縁層の一部と、を除去して前記チャネルボディを露出させる工程と、前記第3部分の内側における前記第1埋め込み部の上に、前記第1埋め込み部よりも不純物濃度の高いシリコンを含む第2埋め込み部を埋め込む工程と、を備えた不揮発性半導体記憶装置の製造方法。前記貫通孔を形成する工程は、前記第3部分の孔径を、前記第2部分の孔径よりも大きくすることを含む請求項1記載の不揮発性半導体記憶装置の製造方法。前記チャネルボディを露出させる工程は、前記第3絶縁膜を前記第1埋め込み部の表面よりも後退させた凹部を形成することを含み、前記第2埋め込み部を埋め込む工程は、前記凹部内に前記第2埋め込み部を埋め込むことを含む請求項1または2に記載の不揮発性半導体記憶装置の製造方法。前記メモリ膜、前記ゲート絶縁膜及び前記チャネルボディを形成する工程は、前記第3部分の側壁に設けられた前記チャネルボディに不純物イオンを注入することを含む請求項1~3のいずれか1つに記載の不揮発性半導体記憶装置の製造方法。前記第3絶縁膜を形成する工程を形成する工程は、前記第3絶縁膜を介して前記第3部分の側壁に設けられた前記チャネルボディに不純物イオンを注入することを含む請求項1~3のいずれか1つに記載の不揮発性半導体記憶装置の製造方法。基板上に設けられた第1積層体であって、複数の電極層と複数の第1絶縁層とが各1層ずつ交互に積層された第1積層体と、前記第1積層体の上に設けられた第2積層体であって、選択ゲートと、前記選択ゲートの上に設けられた第2絶縁層と、を含む第2積層体と、前記第1積層体及び前記第2積層体を積層方向に貫通する貫通孔のうち前記第1積層体を貫通する第1部分の側壁に設けられたメモリ膜と、前記貫通孔のうち前記選択ゲートを貫通する第2部分の側壁と、前記貫通孔のうち前記第2絶縁膜を貫通する第3部分の側壁と、に設けられたゲート絶縁膜と、前記ゲート絶縁膜の内側及び前記メモリ膜の内側に設けられたチャネルボディと、前記チャネルボディの内側に設けられ、前記貫通孔における前記第2部分と前記第3部分との境界部分を閉塞する酸化シリコンを含む前記第3絶縁層と、前記第3部分内における前記境界部分よりも上に設けられたシリコンを含む第1埋め込み部と、前記第3部分内において前記第1埋め込み部の上に設けられ、前記チャネルボディと接触し、前記第1埋め込み部よりも不純物濃度が高いシリコンを含む第2埋め込み部と、を備えた不揮発性半導体記憶装置。前記第2埋め込み部は、前記第1埋め込み部と、前記第3絶縁層と、の間に設けられた延在部を有する請求項6記載の不揮発性半導体記憶装置。本発明の実施形態は、メモリセルの制御性を向上した不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置を提供する。実施形態に係る不揮発性半導体記憶装置の製造方法は、第1積層体及び第2積層体を形成する工程と、貫通孔を形成する工程と、メモリ膜、ゲート絶縁膜及びチャネルボディを形成する工程と、第3絶縁層を形成する工程と、第1埋め込み部を形成する工程と、チャネルボディを露出させる工程と、第2埋め込み部を埋め込む工程と、を備える。第1積層体及び第2積層体を形成する工程では、基板上に、複数の電極層と、複数の第1絶縁層と、を、各1層ずつ交互に積層した第1積層体を形成し、第1積層体の上に、選択ゲートと、第2絶縁層と、を含む第2積層体を形成する。貫通孔を形成する工程では、第1積層体を積層方向に貫通する第1部分と、第1部分と連通し選択ゲートを積層方向に貫通する第2部分と、第2部分と連通し第2絶縁層を積層方向に貫通する第3部分と、を有する貫通孔を形成する。メモリ膜、ゲート絶縁膜及びチャネルボディを形成する工程では、第1部分の側壁にメモリ膜を形成し、第2部分の側壁及び第3部分の側壁にゲート絶縁膜を形成し、メモリ膜の内側及びゲート絶縁膜の内側にチャネルボディを形成する。第3絶縁層を形成する工程では、チャネルボディの内側に酸化シリコンを含む第3絶縁層を形成し、貫通孔における第2部分と第3部分との境界部分を第3絶縁層により閉塞する。第1埋め込み部を形成する工程では、第3部分の内側における境界部分よりも上にシリコンを含む第1埋め込み部を形成する。チャネルボディを露出させる工程では、第1埋め込み部の一部と、第3部分内の前記第3絶縁層の一部と、を除去して前記チャネルボディを露出させる。第2埋め込み部を埋め込む工程では、第3部分の内側における第1埋め込み部の上に、第1埋め込み部よりも不純物濃度が高いシリコンを含む第2埋め込み部を埋め込む。以下、本発明の実施形態を図に基づき説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。第1の実施形態図1は、第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。図1では、不揮発性半導体記憶装置の一部を破断した模式的斜視図を表している。また、図1では、図を見やすくするために、絶縁部分の一部の図示を省略している。図2は、選択ゲート部分の模式的拡大断面図である。図3は、メモリセル部分の模式的拡大断面図である。図4は、メモリストリングの回路図である。先ず、実施形態に係る不揮発性半導体記憶装置110の概要について説明する。本明細書においては、説明の便宜上、XYZ直交座標系を導入する。この座標系においては、基板10の主面10aに対して平行な方向であって相互に直交する2軸に沿った方向をX軸方向及びY軸方向とし、これらX軸方向及びY軸方向の双方に対して直交する軸に沿った方向をZ軸方向とする。Z軸に沿って基板10の主面10aから離れる方向を上上側、その反対を下下側ということにする。図1に表す一部の破断面は、Y軸方向の断面に対応する。図1~図3に表したように、不揮発性半導体記憶装置110は、第1積層体ST1と、第2積層体ST2と、メモリ膜30と、ゲート絶縁膜GDと、チャネルボディ第1チャネルボディ20及び第2チャネルボディ51と、第3絶縁層52と、第1埋め込み部53Aと、第2埋め込み部53Bと、を備える。第1積層体ST1は、複数の絶縁層42第1絶縁層と、複数の電極層WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sと、を、各1層ずつ交互に積層した構造を含む。積層方向は、Z軸方向である。第2積層体ST2は、選択ゲートSGソース側選択ゲートSGS及びドレイン側選択ゲートSGDと、第2絶縁層47と、を積層した構造を含む。第1積層体ST1及び第2積層体ST2には、Z軸方向に沿って第1積層体ST1及び第2積層体ST2を貫通するメモリホールMH貫通孔が設けられる。図2に表したように、メモリホールMHは、第1部分MH1、第2部分MH2及び第3部分MH3を有する。第1部分MH1は、第1積層体ST1を貫通する部分である。第2部分MH2は、第1部分MH1と連通し選択ゲートSGを貫通する部分である。第3部分MH3は、第2部分MH2と連通し第2絶縁層47を貫通する部分である。第1部分MH1の側壁15aには、メモリ膜30が設けられる。第2部分MH2の側壁15b及び第3部分MH3の側壁15cには、ゲート絶縁膜GDが設けられる。メモリホールMH内において、ゲート絶縁膜GD及びメモリ膜30の内側には、チャネルボディ第1チャネルボディ20及び第2チャネルボディ51が設けられる。第1チャネルボディ20は、第1積層体ST1を貫通する半導体層を含む。第2チャネルボディ51は、第2積層体ST2を貫通する半導体層を含む。第1チャネルボディ20は、第2チャネルボディ51と連続して設けられている。メモリホールMH内における第2チャネルボディ51の内側には、第3絶縁層52が設けられる。第3絶縁層52は、酸化シリコンを含む。第3絶縁層52は、メモリホールMHにおける第2部分MH2と第3部分MH3との境界部分BPを閉塞するように設けられる。第3部分MH3内における境界部分BPよりも上には、シリコンを含む第1埋め込み部53Aが設けられる。また、第3部分MH3内において第1埋め込み部53Aの上には、第2埋め込み部53Bが設けられる。第2埋め込み部53Bは、第2チャネルボディ51と接触する。第2埋め込み部53Bは、第1埋め込み部53Aよりも不純物濃度が高いシリコンを含む。第1埋め込み部53Aには、例えば、不純物を添加していない多結晶シリコンが用いられる。第2埋め込み部53Bには、例えば、不純物を添加した多結晶シリコンが用いられる。次に、不揮発性半導体記憶装置110の具体的な構成例について説明する。図1に表したように、基板10上には図示しない絶縁層を介してバックゲートBGが設けられている。バックゲートBGは、例えば不純物が添加された導電性を有するシリコン層である。バックゲートBG上には、複数の絶縁層42図2参照と、複数の電極層WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sと、が、それぞれ交互に積層されている。電極層WL1Dと電極層WL1Sとは、同じ階層に設けられ、下から1層目の電極層を表す。電極層WL2Dと電極層WL2Sとは、同じ階層に設けられ、下から2層目の電極層を表す。電極層WL3Dと電極層WL3Sとは、同じ階層に設けられ、下から3層目の電極層を表す。電極層WL4Dと電極層WL4Sとは、同じ階層に設けられ、下から4層目の電極層を表す。電極層WL1Dと電極層WL1Sとは、Y軸方向に分断されている。電極層WL2Dと電極層WL2Sとは、Y軸方向に分断されている。電極層WL3Dと電極層WL3Sとは、Y軸方向に分断されている。電極層WL4Dと電極層WL4Sとは、Y軸方向に分断されている。電極層WL1Dと電極層WL1Sとの間、電極層WL2Dと電極層WL2Sとの間、電極層WL3Dと電極層WL3Sとの間、及び電極層WL4Dと電極層WL4Sとの間には、図7b~図8bに示す絶縁膜45が設けられている。電極層WL1D~WL4Dは、バックゲートBGとドレイン側選択ゲートSGDとの間に設けられている。電極層WL1S~WL4Sは、バックゲートBGとソース側選択ゲートSGSとの間に設けられている。電極層の層数は任意であり、図1に例示する4層に限らない。また、以下の説明において、各電極層WL1D~WL4D及びWL1S~WL4Sを総称して、単に電極層WLと表すこともある。電極層WLは、例えば不純物が添加され導電性を有するシリコン層である。電極層WLは、例えばホウ素等の不純物がドープされた多結晶シリコン層である。絶縁層42は、例えばシリコン酸化物を含むTEOStetraethoxysilane層である。電極層WL4D上には、ドレイン側選択ゲートSGDが設けられている。ドレイン側選択ゲートSGDは、例えば不純物が添加され導電性を有するシリコン層である。ドレイン側選択ゲートSGDは、例えばホウ素等の不純物がドープされた多結晶シリコン層である。電極層WL4S上には、ソース側選択ゲートSGSが設けられている。ソース側選択ゲートSGSは、例えば不純物が添加され導電性を有するシリコン層である。ソース側選択ゲートSGSは、例えばホウ素等の不純物がドープされた多結晶シリコン層である。ドレイン側選択ゲートSGDとソース側選択ゲートSGSとは、Y軸方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートSGDとソース側選択ゲートSGSとを区別することなく単に選択ゲートSGと表すこともある。ソース側選択ゲートSGS上には、ソース線SLが設けられている。ソース線SLは、例えば、金属層である。ドレイン側選択ゲートSGD及びソース線SL上には、複数本のビット線BLが設けられている。各ビット線BLはY軸方向に延在する。バックゲートBG及びこのバックゲートBG上の第1積層体ST1には、U字状のメモリホールMHが複数形成されている。電極層WL1D~WL4D及びドレイン側選択ゲートSGDには、それらを貫通しZ軸方向に延びるホールが形成されている。電極層WL1S~WL4S及びソース側選択ゲートSGSには、それらを貫通しZ軸方向に延びるホールが形成されている。それらZ軸方向に延びる一対のホールは、バックゲートBG内に形成された凹部81図6bに示すを介してつながり、U字状のメモリホールMHを構成する。メモリホールMHの内部には、第1チャネルボディ20及び第2チャネルボディ51が設けられている。第1チャネルボディ20及び第2チャネルボディ51は、例えばシリコン膜である。第1チャネルボディ20と、メモリホールMHの内壁との間にはメモリ膜30が設けられている。ドレイン側選択ゲートSGDと第2チャネルボディ51との間、及びソース側選択ゲートSGSと第2チャネルボディ51との間には、ゲート絶縁膜GDが設けられている。なお、図1においてメモリホールMH内のすべてをチャネルボディで埋める構造に限らず、メモリホールMHの中心軸側に空洞部が残るようにチャネルボディを形成してもよい。あるいは、そのチャネルボディ内側の空洞部に絶縁物を埋め込んだ構造であってもよい。メモリセルトランジスタ以下、単にメモリセルMCとも言うにおける各電極層WLと第1チャネルボディ20との間にはメモリ膜30が設けられる。図3に表したように、メモリ膜30は、電極層WL側から順に第1の絶縁膜としてブロック膜31、電荷蓄積膜32及び第2の絶縁膜としてトンネル膜33を含む。ブロック膜31は電極層WLに接し、トンネル膜33は第1チャネルボディ20に接し、ブロック膜31とトンネル膜33との間に電荷蓄積膜32が設けられている。第1チャネルボディ20は、メモリセルトランジスタにおけるチャネルとして機能する。電極層WLはコントロールゲートとして機能する。電荷蓄積膜32は第1チャネルボディ20から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、第1チャネルボディ20と各電極層WLとの交差部分にメモリセルMCが形成される。メモリセルMCは、チャネルの周囲をコントロールゲートによって囲まれた構造を有する。メモリセルMCは、例えばチャージトラップ型の情報記憶領域である。電荷蓄積膜32は、電荷を捕獲するトラップサイトを多数有する。電荷蓄積膜32は、例えばシリコン窒化膜である。トンネル膜33は、例えばシリコン酸化膜である。トンネル膜33は、電荷蓄積膜32に第1チャネルボディ20から電荷が注入される際、または電荷蓄積膜32に蓄積された電荷が第1チャネルボディ20へ拡散する際の電位障壁となる。ブロック膜31は、例えばシリコン酸化膜である。ブロック膜31は、電荷蓄積膜32に蓄積された電荷の電極層WLへの拡散を防止する。メモリ膜30は、例えば一対のシリコン酸化膜ブロック膜31及びトンネル膜33でシリコン窒化膜電荷蓄積膜32を挟んだONOOxideNitrideOxide構造を有する。ドレイン側選択ゲートSGD、第2チャネルボディ51及びそれらの間のゲート絶縁膜GDは、ドレイン側選択トランジスタSTDを構成する。ドレイン側選択トランジスタSTDにおける第2チャネルボディ51は、ビット線BLと接続されている。ソース側選択ゲートSGS、第2チャネルボディ51及びそれらの間のゲート絶縁膜GDは、ソース側選択トランジスタSTSを構成する。ソース側選択トランジスタSTSにおける第2チャネルボディ51は、ソース線SLと接続されている。なお、以下の説明において、ドレイン側選択トランジスタSTDとソース側選択トランジスタSTSとを区別することなく単に選択トランジスタSTと表すこともある。バックゲートBG、このバックゲートBG内に設けられた第1チャネルボディ20及びメモリ膜30は、バックゲートトランジスタBGTを構成する。ドレイン側選択トランジスタSTDとバックゲートトランジスタBGTとの間には、各電極層WL4D~WL1DをコントロールゲートとするメモリセルMCが複数設けられている。同様に、バックゲートトランジスタBGTとソース側選択トランジスタSTSの間にも、各電極層WL1S~WL4SをコントロールゲートとするメモリセルMCが複数設けられている。それら複数のメモリセルMC、ドレイン側選択トランジスタSTD、バックゲートトランジスタBGT及びソース側選択トランジスタSTSは、第1チャネルボディ20及び第2チャネルボディ51を通じて直列接続され、U字状の1つのメモリストリングMSを構成する。図4に表したように、1つのメモリストリングMSは、ソース線SLとビット線BLとの間に複数のメモリセルMCが直列接続された回路構成を有する。ソース線SLとソース線側のメモリセルMCとの間にはソース側選択トランジスタSTSが接続される。ビット線BLとビット線側のメモリセルMCとの間にはドレイン側選択トランジスタSTDが接続される。U字状のメモリストリングMSの中央には、バックゲートトランジスタBGTが接続される。1つのメモリストリングMSは、複数の電極層WLを含む積層体例えば、第1積層体ST1の積層方向に延びる一対の柱状部CLと、バックゲートBGに埋め込まれ、一対の柱状部CLの下端をつなぐ連結部JPとを有する。このメモリストリングMSがX軸方向及びY軸方向に複数配列されていることにより、複数のメモリセルMCがX軸方向、Y軸方向及びZ軸方向に3次元的に設けられている。複数のメモリストリングMSは、基板10におけるメモリセルアレイ領域に設けられている。基板10におけるメモリセルアレイ領域の例えば周辺には、メモリセルアレイを制御する周辺回路が設けられている。不揮発性半導体記憶装置110では、第1チャネルボディ20及び第2チャネルボディ51の内側に酸化シリコンを含む第3絶縁層52が設けられている。これにより、不揮発性半導体記憶装置110では、第1チャネルボディ20及び第2チャネルボディ51の内側に窒化シリコンを含む絶縁層が設けられている場合に比べて、電荷トラップが減少する。不揮発性半導体記憶装置110では、電荷トラップによるメモリセルMCの電流電圧特性のばらつきが抑制される。したがって、メモリセルMCのトランジスタ特性が安定する。また、第3部分MH3に埋め込まれる第1埋め込み部53Aとして、第2埋め込み部53Bよりも不純物濃度の低い材料例えば、ノンドープの多結晶シリコンを用いることで、第3部分MH3への埋め込み性能が高まる。したがって、製造工程で行う第1埋め込み部53Aのエッチバックの制御性が高まり、第2埋め込み部53Bがより選択ゲートSGに近づくことで、配線ビット線BL及びソース線SLと、選択トランジスタSTとの間の寄生抵抗が抑制される。これにより、不揮発性半導体記憶装置110では、メモリセルMCの制御性が高まる。次に、実施形態に係る不揮発性半導体記憶装置110の製造方法を説明する。図5は、製造方法を例示するフローチャートである。不揮発性半導体記憶装置110の製造方法は、第1積層体及び第2積層体の形成ステップS101と、貫通孔の形成ステップS102と、メモリ膜、ゲート絶縁膜及びチャネルボディの形成ステップS103と、第3絶縁層の形成ステップS104と、第1埋め込み部の形成ステップS105と、チャネルボディの露出ステップS106と、第2埋め込み部の形成ステップS107と、を備える。次に、具体的な製造方法の一例を説明する。図6a~図12は、不揮発性半導体記憶装置の製造方法を例示する模式的断面図である。基板10上には、図示しない絶縁層を介してバックゲートBGが設けられる。バックゲートBGは、例えばホウ素等の不純物がドープされた多結晶シリコン層である。そのバックゲートBG上に、図6aに示すように、レジスト94を形成する。レジスト94は、パターニングされ、選択的に形成された開口94aを有する。次に、レジスト94をマスクにして、バックゲートBGを選択的にドライエッチングする。これにより、図6bに示すように、バックゲートBGに凹部81が形成される。次に、図6cに示すように、凹部81に犠牲膜82を埋め込む。犠牲膜82は、例えば、シリコン窒化膜、ノンドープシリコン膜である。その後、犠牲膜82を全面エッチングして、図6dに示すように、凹部81と凹部81との間のバックゲートBGの表面を露出させる。次に、図7aに示すように、バックゲートBG上に絶縁膜41を形成した後、その上に、複数の電極層WL及び複数の絶縁層42を含む第1積層体ST1を形成する。電極層WLと絶縁層42とは交互に積層され、絶縁層42は電極層WL間に介在される。最上層の電極層WL上には、絶縁膜43が形成される。なお、便宜上、第1積層体ST1は、絶縁膜41及び43を含んでいてもよい。次に、フォトリソグラフィ及びエッチングにより、第1積層体ST1を分断し、絶縁膜41に達する溝を形成した後、その溝を、図7bに示すように、絶縁膜45で埋め込む。溝を絶縁膜45で埋め込んだ後、全面エッチングにより絶縁膜43を露出させる。その絶縁膜43上には、図7cに示すように、絶縁膜46が形成される。さらに、絶縁膜46上には、選択ゲートSG及び絶縁層47を含む第2積層体ST2が形成される。絶縁膜46上に選択ゲートSGが形成され、選択ゲートSG上に絶縁層47が形成される。なお、便宜上、第2積層体ST2は、絶縁膜46を含んでいてもよい。図7a~cに示す工程は、図5に表したステップS101の一例である。次に、図8aに示すように、バックゲートBG上の第1積層体ST1及び第2積層体ST2に、ホールhを形成する。ホールhは、図示しないマスクを用いた例えばRIEReactiveIonEtching法で形成される。ホールhの下端は犠牲膜82に達し、ホールhの底部に犠牲膜82が露出する。犠牲膜82のほぼ中央に位置する絶縁膜45を挟むように、一対のホールhが1つの犠牲膜82上に位置する。次に、犠牲膜82を例えばウェットエッチングによりホールhを通じて除去する。このときのエッチング液としては、例えばKOH水酸化カリウム溶液等のアルカリ系薬液、あるいは、温度条件によりエッチングレートが調整されたリン酸溶液H3PO4を用いることができる。これにより、犠牲膜82は、図8bに示すように、除去される。犠牲膜82の除去により、バックゲートBGに凹部81が形成される。1つの凹部81につき、一対のホールhがつながっている。すなわち、一対のホールhのそれぞれの下端が1つの共通の凹部81とつながり、1つのU字状のメモリホールMHが形成される。図8a~bに示す工程は、図5に表したステップS102の一例である。メモリホールMHにおける第2積層体については、図9a~図12に例示する工程が行われる。先ず、先に例示した工程で図9aに表したようなメモリホールMHを形成した後、メモリホールMH内に露出する電極層WL及び選択ゲートSGの表面に形成された自然酸化膜を、弗酸等により除去する。弗酸等の処理によって、第3部分MH3の孔径φ3は、第2部分MH2の孔径φ2に比べて大きくなる。第2部分MH2と、第3部分MH3との間には、例えば5ナノメートルnm程度の段差が設けられる。次に、図9bに表したように、メモリホールMH内における第2部分MH2の側壁15b及び第3部分MH3の側壁15cにゲート絶縁膜GDを形成する。また、第1部分MH1の側壁15aにメモリ膜30を形成する。さらに、ゲート絶縁膜GD及びメモリ膜30の内側に、第1チャネルボディ20及び第2チャネルボディ51を形成する。第1チャネルボディ20及び第2チャネルボディ51は、例えば多結晶シリコン膜である。第1チャネルボディ20及び第2チャネルボディ51は、例えばCVDChemicalVaporDeposition法によって形成される。図9bに示す工程は、図5に表したステップS103の一例である。その後、第2部分MH2と第3部分MH3との段差部分の第2チャネルボディ51例えば、多結晶シリコン膜に向けて、例えば砒素をイオン注入する。このイオン注入後、メモリホールMH内のフォトレジストPR1を除去する。次に、図10aに表したように、第3部分MH3の第2チャネルボディ51に、例えば砒素をイオン注入する。イオンは、例えばZ軸に対して5度の角度で注入される。次に、図10bに表したように、メモリホールMH内にフォトレジストPR3を塗布し、第3部分MH3の途中までエッチバックする。そして、フォトレジストPR3よりも上側の第2チャネルボディ51の一部メモリホールMHの開口端部分を除去する。例えば、不純物を導入した多結晶シリコンに熱が加わると体積膨張することが知られている。メモリホールMHの開口端部分では、第2チャネルボディ51が膨らみ、オーバーハング形状になっている。このオーバーハングを除去することで、その後の工程で、メモリホールMH内への材料の埋め込み特性を向上させる。次に、図11aに表したように、第2絶縁層47の表面のゲート絶縁膜GD及び第2チャネルボディ51を除去する。その後、メモリホールMH内における第1チャネルボディ20及び第2チャネルボディ51の内側に、第3絶縁層52を形成する。第3絶縁層52は、酸化シリコンを含む。第3絶縁層52は、例えばALDAtomicLayerDeposition法によって形成される。第3絶縁層52は、メモリホールMHにおける第2部分MH2と第3部分MH3との境界部分BPが第3絶縁層52によって閉塞されるまで形成される。その後、第3部分MH3の内側における境界部分BPよりも上に、第1埋め込み部53Aを埋め込む。第1埋め込み部53Aは、例えばノンドープの多結晶シリコンを含む。第1埋め込み部53Aは、例えばCVD法によって形成される。図11aに示す工程は、図5に表したステップS104~ステップS105の一例である。次に、図11bに表したように、第3部分MH3内の第3絶縁層52の一部を除去し、第2チャネルボディ51を露出させる。例えば、弗酸を用いた等方性エッチングにより、第1埋め込み部53Aよりも上側の第3絶縁層52を除去する。これにより、第2チャネルボディ51を露出させる。このエッチングでは、第3絶縁層52のエッチング速度が、第1埋め込み部53Aのエッチング速度よりも速いエッチャントを用いる。これにより、露出した第3絶縁層52は除去され、第1埋め込み部53Aによって被覆された第3絶縁層52は残る。次に、第3部分MH3の内側における第1埋め込み部53Aの上に、第2埋め込み部53Bを埋め込む。第2埋め込み部53Bは、例えば、燐をドープした多結晶シリコンを含む。第2埋め込み部53Bは、例えばCVD法によって形成される。第2埋め込み部53Bは、第3部分MH3において露出した第2チャネルボディ51と接触する。第2埋め込み部53Bは、第2チャネルボディ51と、その後に形成する金属配線ソース線SL、ビット線BLと、を電気的に接続する。図11bに示す工程は、図5に表したステップS106~ステップS107の一例である。その後、図12に表したように、第2埋め込み部53Bの上に、金属配線であるソース線SLまたはビット線BLを形成する。実施形態に係る製造方法では、メモリホールMHには、円筒状の第1チャネルボディ20及び第2チャネルボディ51が形成され、芯の部分には酸化シリコンを含む第3絶縁層52が設けられる。シリコン酸化膜は、シリコン窒化膜よりも電荷トラップが少ない膜である。そのため、第3絶縁層52が設けられることで、電荷トラップによる電流電圧特性のばらつきが抑制される。これにより、メモリセルMCのトランジスタ特性が安定する。また、第1埋め込み部53Aの不純物濃度は、第2埋め込み部53Bの不純物濃度よりも低い。第1埋め込み部53Aに用いられる、例えばノンドープの多結晶シリコンは、シリコン窒化膜よりも埋め込み性能が高い。そのため、第1埋め込み部53Aをエッチバックする際の深さの制御性が高い。第2埋め込み部53Bがより選択ゲートSGに近づくことで、ビット線BL及びソース線SLと、選択トランジスタSTとの間の寄生抵抗が抑制され、メモリセルMCの制御性が高まる。第2の実施形態図13は、第2の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。図13では、不揮発性半導体記憶装置の選択ゲート部分の模式的拡大図を表している。図13に表したように、第2の実施形態に係る不揮発性半導体記憶装置120の第2埋め込み部53Bは、接続部530と、延在部531と、を有する。延在部531は、接続部530から下方に伸びる部分である。接続部530は、第1埋め込み部53Aと、ソース線SL及びビット線BLとの間に設けられる。延在部531は、第1埋め込み部53Aと、第3絶縁層52との間に設けられる。第2の実施形態に係る不揮発性半導体記憶装置120では、延在部531が設けられているため、第1の実施形態に係る不揮発性半導体記憶装置110よりも、第2埋め込み部53Bと第2チャネルボディ51との接触面積が広い。したがって、不揮発性半導体記憶装置120では、ソース線SL及びビット線BLと、第2チャネルボディ51との間の寄生抵抗が抑制され、メモリセルMCの制御性が高まる。次に、実施形態に係る不揮発性半導体記憶装置120の製造方法を説明する。図14a~図15は、不揮発性半導体記憶装置の製造方法を例示する模試的断面図である。不揮発性半導体記憶装置120の製造方法において、図6a~図10bに例示した処理は第1の実施形態に係る不揮発性半導体記憶装置110の製造方法の工程と同じである。次に、図14aに表したように、第3部分MH3内の第3絶縁層52の一部を除去し、第2チャネルボディ51を露出させる。例えば、弗酸を用いた等方性エッチングにより、少なくとも第1埋め込み部53Aの上側の第3絶縁層52を除去する。これにより、第2チャネルボディ51を露出させる。また、このエッチングを行う際、エッチング条件の調整によって、第1埋め込み部53Aと第2チャネルボディ51との間の第3絶縁層52の一部も除去する。例えば、エッチング時間を調整することで、第1埋め込み部53Aの上面より下の位置まで第3絶縁層52をエッチングする。このエッチングにより、第3絶縁層52は第1埋め込み部53Aの表面よりも後退する。すなわち、第1埋め込み部53Aと第2チャネルボディ51との間で第3絶縁層52が除去された部分は、凹部52hになる。次に、図14bに表したように、第3部分MH3の内側における第1埋め込み部53Aの上及び凹部52h内に、第2埋め込み部53Bを埋め込む。第3部分MH3の内側において、第1埋め込み部53Aの上に形成された第2埋め込み部53Bは接続部530になり、凹部52h内に埋め込まれた第2埋め込み部53Bは延在部531になる。延在部531のZ軸方向に沿った深さは、凹部52hの深さによって決定される。凹部52hの深さは、第3絶縁層52のエッチング条件によって設定される。したがって、第3絶縁膜層52のエッチング条件によって、延在部531の深さが設定される。その後、図15に表したように、第2埋め込み部53Bの上に、金属配線であるソース線SLまたはビット線BLを形成する。実施形態に係る製造方法では、第3絶縁層52のエッチング条件によって延在部531の深さが設定され、ソース線SL及びビット線BLと、第2チャネルボディ51との間の寄生抵抗を抑制した不揮発性半導体記憶装置120が提供される。第3の実施形態次に、第3の実施形態に係る不揮発性半導体記憶装置の製造方法を説明する。図16a~図18bは、第3の実施形態に係る揮発性半導体記憶装置の製造方法を例示する模式的断面図である。第3の実施形態に係る不揮発性半導体記憶装置の製造方法において、図6a~図9aに例示した処理は第1の実施形態に係る不揮発性半導体記憶装置110の製造方法の工程と同じである。次に、図16aに表したように、メモリホールMH内における第2部分MH2の側壁15b及び第3部分MH3の側壁15cにゲート絶縁膜GDを形成する。また、第1部分MH1の側壁15aにメモリ膜30を形成する。さらに、ゲート絶縁膜GD及びメモリ膜30の内側に、第1チャネルボディ20及び第2チャネルボディ51を形成する。第1チャネルボディ20及び第2チャネルボディ51は、例えば多結晶シリコン膜である。第1チャネルボディ20及び第2チャネルボディ51は、例えばCVD法によって形成される。次に、図16bに表したように、第2絶縁層47の上、及びメモリホールMH内にフォトレジストPR4を塗布し、エッチバックした後、第3部分MH3の上端部側壁に設けられた第2チャネルボディ51多結晶シリコンの肩部を除去する。この際、第2絶縁層47の平坦部に形成された第2チャネルボディ51多結晶シリコンとゲート絶縁膜GDも除去される。その後、フォトレジストPR4を除去する。次に、図17aに表したように、メモリホールMH内における第1チャネルボディ20及び第2チャネルボディ51の内側に、第3絶縁層52を形成する。第3絶縁層52は、酸化シリコンを含む。第3絶縁層52は、例えばALD法によって形成される。第3絶縁層52は、メモリホールMHにおける第2部分MH2と第3部分MH3との境界部分BPが第3絶縁層52によって閉塞されるまで形成される。第3絶縁層52を形成した後は、この第3絶縁層52を介して、第2部分MH2と第3部分MH3との段差部分の第2チャネルボディ51例えば、多結晶シリコン膜、及び第3部分MH3の第2チャネルボディ51例えば、多結晶シリコン膜に向けて、例えば砒素をイオン注入する。このイオン注入では、第2チャネルボディ51のほか、境界部分BPを閉塞する第3絶縁層52の部分52aにもイオンが注入される。部分52aの不純物濃度は、境界部分BPよりも下側第2部分MH2側の第3絶縁層52の不純物濃度よりも高い。部分52aの不純物濃度は、例えば1×1018cm-3を超える。次に、図17bに表したように、第3部分MH3の内側における境界部分BPよりも上に、第1埋め込み部53Aを埋め込む。第1埋め込み部53Aは、例えばノンドープの多結晶シリコンを含む。第1埋め込み部53Aは、例えばCVD法によって形成される。第1埋め込み部53Aは、第3部分MH3に埋め込まれた後、所定の深さまでエッチバックされる。このエッチングでは、第1埋め込み部53Aのエッチング速度が、第3絶縁層52のエッチング速度よりも速いエッチャントを用いる。これにより、第3部分MH3の上部側壁には第3絶縁層52が残存する。次に、図18aに表したように、第3部分MH3内の第3絶縁層52の一部を除去し、第2チャネルボディ51を露出させる。例えば、弗酸を用いた等方性エッチングにより、第1埋め込み部53Aよりも上側の第3絶縁層52を除去する。これにより、第2チャネルボディ51を露出させる。このエッチングでは、第3絶縁層52のエッチング速度が、第1埋め込み部53Aのエッチング速度よりも速いエッチャントを用いる。これにより、露出した第3絶縁層52は除去され、第1埋め込み部53Aによって被覆された第3絶縁層52は残る。次に、第3部分MH3の内側における第1埋め込み部53Aの上に、第2埋め込み部53Bを埋め込む。第2埋め込み部53Bは、例えば、燐をドープした多結晶シリコンを含む。第2埋め込み部53Bは、例えばCVD法によって形成される。第2埋め込み部53Bは、第3部分MH3において露出した第2チャネルボディ51と接触する。第2埋め込み部53Bは、第2チャネルボディ51と、その後に形成する金属配線ソース線SL、ビット線BLと、を電気的に接続する。その後、図18bに表したように、第2埋め込み部53Bの上に、金属配線であるソース線SLまたはビット線BLを形成する。実施形態に係る製造方法では、図17aに表したイオン注入の際、第2チャネルボディ51のほか、境界部分BPを閉塞する第3絶縁層52にも例えば砒素のイオンが高濃度で注入される。このため、メモリセルMCや選択トランジスタSTを形成した後の熱工程において、第2チャネルボディ51に注入した砒素等の不純物の第3絶縁層52側への抜けが抑制される。第2チャネルボディ51の不純物濃度を高く保つと、選択ゲートSG側でのGIDLGateInducedDrainLeakage電流の発生効率が高まり、メモリの消去特性が向上する。これにより、メモリセルMCの制御性が高まる。なお、第3の実施形態において、図13に表したような延在部531を第2埋め込み部53Bに設けるようにしてもよい。延在部531を設けるには、図18aに表した第3絶縁層52のエッチングを行う際、図14aに表したように、エッチング条件を調整して第1埋め込み部53Aと第2チャネルボディ51との間に凹部52hを形成し、この凹部52h内にも第2埋め込み部53Bを埋め込むようにすればよい。上記説明したメモリストリングはU字状であるが、メモリストリングはU字状に限らず、I字状であってもよい。図19は、メモリストリングの他の具体例を示す模式的斜視図である。図19には、I字状のメモリストリングが表されている。図19では、導電部分のみを示し、絶縁部分の図示は省略している。この構造では、基板10上にソース線SLが設けられ、その上にソース側選択ゲートまたは下部選択ゲートSGSが設けられ、その上に複数例えば4層の電極層WLが設けられ、最上層の電極層WLとビット線BLとの間にドレイン側選択ゲートまたは上部選択ゲートSGDが設けられている。この構造においては、メモリストリングの上端部に設けられた選択トランジスタSTに対して、図9a~図12、図14a~図15、図16a~図18bを参照して前述したプロセス及び構造が適用される。以上説明したように、実施形態によれば、メモリセルの制御性を向上した不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置が提供される。なお、上記に本実施の形態及びその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。