クロック及び出力イネーブル信号から生成され、データ送信制御信号に応じてイネーブル時点が遅延される第1のデータストローブ信号を生成する第1のデータストローブ信号生成部と、前記クロック及び前記出力イネーブル信号をシフトして生成された複数の出力イネーブルシフト信号に応じて第2のデータストローブ信号を生成する第2のデータストローブ信号生成部と、を備えることを特徴とする半導体装置。前記第1のデータストローブ信号が、前記第2のデータストローブ信号よりイネーブル時点が遅いことを特徴とする請求項1に記載の半導体装置。前記クロックが、該クロックの立上がり時点を検出して生成された第1のクロックと、該クロックの立下がり時点を検出して生成された第2のクロックとを備えることを特徴とする請求項1に記載の半導体装置。前記第1のデータストローブ信号生成部が、前記データ送信制御信号のうち、第1のデータ送信制御信号ないし第3のデータ送信制御信号に応じて、前記出力イネーブル信号を遅延して遅延出力イネーブル信号に出力する第2の遅延設定部と、前記第1のデータ送信制御信号ないし第3のデータ送信制御信号に応じて、前記第1のクロックを遅延して第1のデータ出力同期信号に出力する第3の遅延設定部と、前記第1のデータ送信制御信号ないし第3のデータ送信制御信号に応じて、前記第2のクロックを遅延して第2のデータ出力同期信号に出力する第4の遅延設定部と、前記第1のデータ出力同期信号に応じて、前記遅延出力イネーブル信号を順次シフトさせて、前記複数の出力イネーブルシフト信号のうち、第1の出力イネーブルシフト信号ないし第4の出力イネーブルシフト信号を生成する出力イネーブルシフト信号生成部と、前記第3の出力イネーブルシフト信号及び第4の出力イネーブルシフト信号と、前記第1のデータ出力同期信号及び第2のデータ出力同期信号に応じて、前記第1のデータストローブ信号を出力する第1のデータストローブ信号出力部と、を備えることを特徴とする請求項3に記載の半導体装置。前記第2の遅延設定部が、前記第3のデータ送信制御信号に応じて、前記出力イネーブル信号及びプルダウン電圧から第1の前置遅延出力イネーブル信号を生成する第1の単位遅延回路と、前記第2のデータ送信制御信号に応じて、前記出力イネーブル信号及び前記第1の前置遅延出力イネーブル信号から第2の前置遅延出力イネーブル信号を生成する第2の単位遅延回路と、前記第1のデータ送信制御信号に応じて、前記出力イネーブル信号及び前記第2の前置遅延出力イネーブル信号から前記遅延出力イネーブル信号を生成する第3の単位遅延回路と、を備えることを特徴とする請求項4に記載の半導体装置。前記第3の遅延設定部が、前記第3のデータ送信制御信号に応じて、前記第1のクロック及びプルダウン電圧から第1の前置データ出力同期信号に出力する第4の単位遅延回路と、前記第2のデータ送信制御信号に応じて、前記第1のクロック及び前記第1の前置データ出力同期信号から第2の前置データ出力同期信号に出力する第5の単位遅延回路と、前記第1のデータ送信制御信号に応じて、前記第1のクロック及び前記第2の前置データ出力同期信号から前記第1のデータ出力同期信号に出力する第6の単位遅延回路と、を備えることを特徴とする請求項4に記載の半導体装置。前記第4の遅延設定部が、前記第3のデータ送信制御信号に応じて、前記第2のクロック及びプルダウン電圧から第3の前置データ出力同期信号に出力する第7の単位遅延回路と、前記第2のデータ送信制御信号と、前記第2のクロックと、前記第3の前置データ出力同期信号とに応じて第4の前値データ出力同期信号に出力する第8の単位遅延回路と、前記第1のデータ送信制御信号と、前記第2のクロックと、前記第4の前値データ出力同期信号とに応じて、前記第2のデータ出力同期信号に出力する第9の単位遅延回路と、を備えることを特徴とする請求項4に記載の半導体装置。前記出力イネーブルシフト信号生成部が、前記遅延出力イネーブル信号を前記第1のデータ出力同期信号に同期させて第1の出力イネーブルシフト信号に出力する第1のシフタと、前記第1の出力イネーブルシフト信号を前記第1のデータ出力同期信号に同期させて第2の出力イネーブルシフト信号に出力する第2のシフタと、前記第2の出力イネーブルシフト信号を前記第1のデータ出力同期信号に同期させて第3の出力イネーブルシフト信号に出力する第3のシフタと、前記第3の出力イネーブルシフト信号を前記第1のデータ出力同期信号に同期させて第4の出力イネーブルシフト信号に出力する第4のシフタと、を備えることを特徴とする請求項4に記載の半導体装置。前記第1のデータストローブ信号出力部が、前記第3の出力イネーブルシフト信号及び第4の出力イネーブルシフト信号を否定論理和して第1のハイインピーダンス決定信号に出力する第1のハイインピーダンス決定信号生成部と、前記第3の出力イネーブルシフト信号と前記第1のデータ出力同期信号とを論理積して第1の立上がり制御信号に出力する第1の立上がり制御信号生成部と、前記第4の出力イネーブルシフト信号と前記第2のデータ出力同期信号とを論理積して第1の立下がり制御信号に出力する第1の立下がり時点制御信号生成部と、前記第1のハイインピーダンス決定信号と、前記第1の立上がり制御信号及び前記第1の立下がり制御信号とに応じて、前記第1のデータストローブ信号を出力する第1の信号出力部と、を備えることを特徴とする請求項4に記載の半導体装置。クロック及び出力イネーブル信号に応じて第1のデータストローブ信号を生成する第1のデータストローブ信号生成部と、前記クロック及び前記出力イネーブル信号をシフトして生成された複数の出力イネーブルシフト信号から生成され、データ受信制御信号に応じてイネーブル時点が遅延される第2のデータストローブ信号を生成する第2のデータストローブ信号生成部と、を備えることを特徴とする半導体装置。前記第2のデータストローブ信号が、前記第1のデータストローブ信号よりイネーブル時点が遅いことを特徴とする請求項10に記載の半導体装置。前記クロックが、該クロックの立上がり時点を検出して生成された第1のクロックと、該クロックの立下がり時点を検出して生成された第2のクロックとを備えることを特徴とする請求項10に記載の半導体装置。前記第2のデータストローブ信号生成部が、前記データ受信制御信号のうち、第1のデータ受信制御信号ないし第3のデータ受信制御信号に応じて、前記第1のクロックを遅延して第1のデータ入力同期信号に出力する第1の遅延設定部と、前記第1のデータ受信制御信号ないし第3のデータ受信制御信号に応じて、前記第2のクロックを遅延して第2のデータ入力同期信号に出力する第2の遅延設定部と、前記複数の出力イネーブルシフト信号のうち、前記第1の出力イネーブルシフト信号ないし前記第4の出力イネーブルシフト信号と、前記第1のデータ入力同期信号及び前記第2のデータ入力同期信号とに応じて、前記第2のデータストローブ信号を出力する第2のデータストローブ信号出力部と、を備えることを特徴とする請求項12に記載の半導体装置。前記第1の遅延設定部が、前記第3のデータ受信制御信号に応じて、前記第1のクロック及びプルダウン電圧から第1の前置データ入力同期信号を生成する第1の単位遅延回路と、前記第2のデータ受信制御信号に応じて、前記第1のクロック及び前記第1の前置データ入力同期信号から第2の前置データ入力同期信号を生成する第2の単位遅延回路と、前記第1のデータ受信制御信号に応じて、前記第1のクロック及び前記第2の前置データ入力同期信号から前記第1のデータ入力同期信号を生成する第3の単位遅延回路と、を備えることを特徴とする請求項13に記載の半導体装置。前記第2の遅延設定部が、前記第3のデータ受信制御信号に応じて、前記第2のクロック及びプルダウン電圧から第3の前置データ入力同期信号を生成する第4の単位遅延回路と、前記第2のデータ受信制御信号に応じて、前記第2のクロック及び前記第3の前置データ入力同期信号から第4の前置データ入力同期信号を生成する第5の単位遅延回路と、前記第1のデータ受信制御信号から前記第2のクロック及び前記第4の前置データ入力同期信号から前記第2のデータ入力同期信号を生成する第6の単位遅延回路と、を備えることを特徴とする請求項13に記載の半導体装置。前記第2のデータストローブ信号出力部が、前記第2の出力イネーブルシフト信号に応じて、前記第1のデータ入力同期信号を第2の立上がり制御信号に出力する第2の立上がり制御信号生成部と、前記第3の出力イネーブルシフト信号に応じて、前記第2のデータ入力同期信号を第2の立下がり制御信号に出力する第2の立下がり制御信号生成部と、前記第1の出力イネーブルシフト信号及び第4の出力イネーブルシフト信号と、前記第2のデータ入力同期信号とに応じて第2のハイインピーダンス決定信号を生成する第2のハイインピーダンス決定信号生成部と、前記第1の出力イネーブルシフト信号及び第3の出力イネーブルシフト信号と、前記第2のデータ入力同期信号とに応じてローインピーダンス決定信号を生成するローインピーダンス決定信号生成部と、前記第2の立上がり制御信号及び前記第2の立下がり制御信号と、前記第2のハイインピーダンス決定信号と、ローインピーダンス決定信号とに応じて、前記第2のデータストローブ信号を生成する第2の信号出力部と、を備えることを特徴とする請求項13に記載の半導体装置。クロックを設定された遅延期間の分だけ遅延してDLLクロックを生成し、DLL遅延設定信号に応じて、前記設定された遅延期間を減少させるDLL回路と、前記DLLクロック及び出力イネーブル信号から生成され、データ送信制御信号に応じてイネーブル時点が遅延される第1のデータストローブ信号を生成する第1のデータストローブ信号生成部と、前記DLLクロック及び前記出力イネーブル信号をシフトして生成された複数の出力イネーブルシフト信号から生成され、データ受信制御信号に応じてイネーブル時点が遅延される第2のデータストローブ信号を生成する第2のデータストローブ信号生成部と、を備えることを特徴とする半導体装置。前記DLL回路が、前記クロックをバッファリングして内部クロックに出力するクロックバッファ部と、複数の比較信号に応じて、前記内部クロックを遅延して前記DLLクロックに出力する遅延ラインと、前記DLL遅延設定信号に応じて、前記DLLクロックを遅延して位相比較DLLクロックに出力する第1の遅延部と、前記内部クロックと前記位相比較DLLクロックとの位相を比較し、前記複数の比較信号に出力する位相比較部と、を備えることを特徴とする請求項17に記載の半導体装置。前記第1の遅延部が、前記DLL遅延設定信号のうち、第1のDLL遅延設定信号ないし第3のDLL遅延設定信号に応じて、前記DLLクロックを遅延して遅延DLLクロックに出力する第1の遅延設定部と、前記遅延DLLクロックを固定された遅延期間で遅延して、前記位相比較DLLクロックに出力する遅延モデル部と、を備えることを特徴とする請求項18に記載の半導体装置。前記第1の遅延設定部が前記DLLクロックを遅延して、前記遅延DLLクロックに出力する場合、前記遅延ラインの遅延期間が減少することを特徴とする請求項19に記載の半導体装置。前記第1の遅延設定部が、前記第3のDLL遅延制御信号に応じて、前記DLLクロック及びプルダウン電圧から第1の前置遅延DLLクロックを生成する第1の単位遅延回路と、前記第2のDLL遅延制御信号に応じて、前記DLLクロック及び前記第1の前置遅延DLLクロックから第2の前置遅延DLLクロックを生成する第2の単位遅延回路と、前記第1のDLL遅延制御信号に応じて、前記DLLクロック及び前記第2の前置遅延DLLクロックから前記遅延DLLクロックを生成する第3の単位遅延回路と、を備えることを特徴とする請求項19に記載の半導体装置。前記DLL回路が、前記DLLクロックの位相を分割して第1のDLLクロック及び第2のDLLクロックに出力する位相分割部をさらに備えることを特徴とする請求項18に記載の半導体装置。前記第1のデータストローブ信号生成部が、前記データ送信制御信号のうち、第1のデータ送信制御信号ないし第3のデータ送信制御信号に応じて、前記出力イネーブル信号を遅延して遅延出力イネーブル信号に出力する第2の遅延設定部と、前記第1のデータ送信制御信号ないし第3のデータ送信制御信号に応じて、前記第1のDLLクロックを遅延して第1のデータ出力同期信号に出力する第3の遅延設定部と、前記第1のデータ送信制御信号ないし第3のデータ送信制御信号に応じて、前記第2のDLLクロックを遅延して第2のデータ出力同期信号に出力する第4の遅延設定部と、前記第1のデータ出力同期信号に応じて、前記遅延出力イネーブル信号を順次シフトさせて、前記複数の出力イネーブルシフト信号のうち、前記第1の出力イネーブルシフト信号ないし第4の出力イネーブルシフト信号に出力する出力イネーブルシフト信号生成部と、前記第3の出力イネーブルシフト信号及び第4の出力イネーブルシフト信号と、前記第1のデータ出力同期信号及び第2のデータ出力同期信号とに応じて、前記第1のデータストローブ信号を出力する第1のデータストローブ信号出力部と、を備えることを特徴とする請求項22に記載の半導体装置。出力イネーブル信号に応じて第1のデータストローブ信号及び第2のデータストローブ信号を生成するデータストローブ信号生成部と、前記第1のデータストローブ信号に同期してデータを送信するデータ出力部とを備えるデータ送信装置と、前記第2のデータストローブに同期して、前記データを受信するデータ受信装置と、を備えることを特徴とするシステム。前記第1のデータストローブ信号及び前記第2のデータストローブ信号の遷移時点が同じであるか、または互いに異なることを特徴とする請求項24に記載のシステム。前記第2のデータストローブ信号と前記データとが、同じであるか、または互いに異なるロードで伝達されることを特徴とする請求項24に記載のシステム。本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、データ及びデータストローブ信号の伝達経路に差異が発生しても、受信装置が安定的にデータストローブ信号に同期してデータを受信する半導体装置及びシステムを提供することにある。そこで、上記の目的を達成するための本発明に係る半導体装置は、クロック及び出力イネーブル信号から生成され、データ送信制御信号に応じてイネーブル時点が遅延される第1のデータストローブ信号を生成する第1のデータストローブ信号生成部と、前記クロック及び前記出力イネーブル信号をシフトして生成された複数の出力イネーブルシフト信号に応じて第2のデータストローブ信号を生成する第2のデータストローブ信号生成部とを備えることを特徴とする。また、上記の目的を達成するための本発明に係る半導体装置は、クロック及び出力イネーブル信号に応じて第1のデータストローブ信号を生成する第1のデータストローブ信号生成部と、前記クロック及び前記出力イネーブル信号をシフトして生成された複数の出力イネーブルシフト信号から生成され、データ受信制御信号に応じてイネーブル時点が遅延される第2のデータストローブ信号を生成する第2のデータストローブ信号生成部とを備えることを特徴とする。さらに、上記の目的を達成するための本発明に係る半導体装置は、クロックを設定された遅延期間の分だけ遅延してDLLクロックを生成し、DLL遅延設定信号に応じて、前記設定された遅延期間を減少させるDLL回路と、前記DLLクロック及び出力イネーブル信号から生成され、データ送信制御信号に応じてイネーブル時点が遅延される第1のデータストローブ信号を生成する第1のデータストローブ信号生成部と、前記DLLクロック及び前記出力イネーブル信号をシフトして生成された複数の出力イネーブルシフト信号から生成され、データ受信制御信号に応じてイネーブル時点が遅延される第2のデータストローブ信号を生成する第2のデータストローブ信号生成部とを備えることを特徴とする。さらに、上記の目的を達成するための本発明に係るシステムは、出力イネーブル信号に応じて第1のデータストローブ信号及び第2のデータストローブ信号を生成するデータストローブ信号生成部と、前記第1のデータストローブ信号に同期してデータを送信するデータ出力部とを備えるデータ送信装置と、前記第2のデータストローブ信号に同期して、前記データを受信するデータ受信装置とを備えることを特徴とする。本発明の一実施形態に係る半導体装置は、データとデータストローブ信号との間の伝達経路の差異によるデータ伝送エラーを防止するために、データの出力時点及びデータストローブ信号の出力時点を制御する。例えば、データストローブ信号の伝送経路がデータの伝送経路より長い場合、データの到達時点よりデータストローブ信号の到達時点が遅い。この場合、本発明の一実施形態に係る半導体装置は、データストローブ信号の出力時点をデータの出力時点より早くし、メモリコントローラがデータストローブ信号に同期してデータを安定的に受信するように誘導する。したがって、半導体装置とメモリコントローラとの間の安定したデータ送受信が可能になる。以下、添付された図面を参照して本発明の好ましい実施形態を説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる様々な形態で構成されることができる。図3は、本発明の一実施形態に係るシステムを示したブロック図である。同図に示すように、システムは、送信装置であるDDRDRAM3及び受信装置であるメモリコントローラ4で構成される。DDRDRAM3は、出力イネーブル信号OUTENに応じて第1のデータストローブ信号及び第2のデータストローブ信号DQS1、DQS2を生成するデータストローブ信号生成部1と、第1のデータストローブ信号DQS1に同期してデータDQを送信するデータ出力部2とで構成される。データストローブ信号生成部1は、図4に示すように、DLL回路11と、第1のデータストローブ信号生成部12と、第2のデータストローブ信号生成部13とで構成される。DLL回路11は、図5に示すように、クロックバッファ部111と、遅延ライン112と、第1の遅延部113と、位相比較部114と、位相分割部115とで構成される。クロックバッファ部111は、クロックECLKをバッファリングして内部クロックICLKに出力する。遅延ライン112は、複数の比較信号COMPに応じて内部クロックICLKを遅延してDLLクロックDCLKに出力する。第1の遅延部113は、DLL遅延設定信号に応じてDLLクロックDCLKを遅延して位相比較DLLクロックBCLKに出力する。詳細に説明すれば、第1の遅延部113は、DLL遅延設定信号のうち、第1のDLL遅延設定信号ないし第3のDLL遅延設定信号PSEL<1:3>に応じてDLLクロックDCLKを遅延して遅延DLLクロックVCLKに出力する第1の遅延設定部1132と、遅延DLLクロックVCLKを固定された遅延期間で遅延して位相比較DLLクロックBCLKに出力する遅延モデル部1131とで構成される。第1の遅延設定部1132は、図6に示すように、第3のDLL遅延制御信号PSEL<3>に応じてDLLクロックDCLK及びプルダウン電圧である接地電圧VSSから第1の前置遅延DLLクロックPREVCLK1を生成する第1の単位遅延回路1133と、第2のDLL遅延制御信号PSEL<2>に応じてDLLクロックDCLK及び第1の前置遅延DLLクロックPREVCLK1から第2の前置遅延DLLクロックPREVCLK2を生成する第2の単位遅延回路1134と、第1のDLL遅延制御信号PSEL<1>に応じてDLLクロックDCLK及び第2の前置遅延DLLクロックPREVCLK2から遅延DLLクロックVCLKを生成する第3の単位遅延回路1135とで構成される。詳細に説明すれば、第1の単位遅延回路1133は、図7に示すように、接地電圧VSS及びプルアップ電圧である電源電圧VDDを否定論理積する第1のNANDゲートND1と、DLLクロックDCLK及び第3のDLL遅延制御信号PSEL<3>を否定論理積する第2のNANDゲートND2と、第1のNANDゲート及び第2のNANDゲートND1、ND2の出力を否定論理積して第1の前置遅延DLLクロックPREVCLK1に出力する第3のNANDゲートND3とで構成される。残りの第2の単位遅延回路及び第3の単位遅延回路1134、1135は、図7のような第1の単位遅延回路1133で接地電圧VSSではない、第1の前置遅延DLLクロックまたは第2の前置遅延DLLクロックPREVCLK1、PREVCLK2を受信し、第3のDLL遅延制御信号PSEL<3>ではない、第2のDLL遅延制御信号及び第1のDLL遅延制御信号PSEL<2:1>を受信するという差異があるだけであり、同じ回路で構成される。以上のような構成の第1の遅延設定部1132は、第3のDLL遅延制御信号PSEL<3>のみがハイレベルにイネーブルされたと仮定すれば、第1の単位遅延回路1133がDLLクロックDCLKを第2のNANDゲート及び第3のNANDゲートND2、ND3の遅延期間の分だけ遅延して第1の前置遅延DLLクロックPREVCLK1に出力し、第2の単位遅延回路及び第3の単位遅延回路1134、1135は、第1の前置遅延DLLクロックPREVCLK1を遅延して遅延DLLクロックVCLKに出力する。別の場合として、第1のDLL遅延制御信号PSEL<1>のみがハイレベルにイネーブルされたと仮定すれば、第3の単位遅延回路1135がDLLクロックDCLKを遅延して遅延DLLクロックVCLKに出力する。まとめてみると、第1の遅延設定部1132は、第3のDLL遅延制御信号PSEL<3>がイネーブルされると、DLLクロックDCLKを最も多い遅延期間で遅延して遅延DLLクロックVCLKに出力し、第1のDLL遅延制御信号PSEL<1>がイネーブルされると、DLLクロックDCLKを最も少ない遅延期間で遅延して遅延DLLクロックVCLKに出力する。位相比較部114は、内部クロックICLKと位相比較DLLクロックBCLKとの位相を比較し、遅延ライン112の遅延期間を調整する複数の比較信号COMPを出力する。位相分割部115は、DLLクロックDCLKの位相を分割し、第1のDLLクロック及び第2のDLLクロックRDCLK、FDCLKに出力する。このために、位相分割部115は、DLLクロックDCLKを伝達して第1のDLLクロックRDCLKを生成する第1の伝達ゲートT1と、DLLクロックDCLKを反転して第2のDLLクロックFDCLKを生成する第1のインバータIN1とで構成される。以上の構成のようなDLL回路11は、クロックECLKを設定された遅延期間の分だけ遅延してDLLクロックRDCLK、FDCLKを生成し、DLL遅延設定信号PSEL<1:3>に応じて設定された遅延期間を減少させてDLLクロックRDCLK、FDCLKの遷移時点を操り上げる。一般的に、DLL回路11は、クロックECLKの遷移時点とデータの出力時点とを同期させるために備えられた回路であって、クロックECLKとDLLクロックDCLKとの位相が同じであれば、出力回路は、DLLクロックDCLKに同期してデータを出力させる。DLL回路11をより詳しく説明すれば、図8に示すように、クロックバッファ部111は、クロックECLKを受信し、バッファリングして内部クロックICLKを生成する。このとき、クロックECLKは、クロックバッファ部111の内部遅延によって第1の遅延期間t1の分だけ遅延された後に内部クロックICLKに出力される。遅延ライン112は、内部クロックICLKを第2の期間t2-1の分だけ遅延して初期DLLクロックDCLK1に出力する。次いで、第2のDLL遅延設定信号PSEL<2>がイネーブルされて第1の遅延設定部1132の遅延期間を調整し、これにより、第1の遅延設定部1132は、初期DLLクロックDCLK1を第3の遅延期間t3の分だけ遅延して遅延DLLクロックVCLKに出力する。遅延モデル部1131は、遅延DLLクロックVCLKを第4の遅延期間t4の分だけ遅延して位相比較DLLクロックBCLKに出力する。位相比較部114は、内部クロックICLKと位相比較DLLクロックBCLKとの位相を比較して複数の比較信号COMPを生成する。このとき、位相比較DLLクロックBCLKの遷移時点が内部クロックICLKより先んじるため、位相比較部114は、複数の比較信号COMPをダウンカウントする。遅延ライン112は、ダウンカウントされた複数の比較信号COMPに応じて内部クロックICLKを第5の遅延期間t2-2の分だけ遅延して第2のDLLクロックDCLK2に出力する。このとき、第5の遅延期間t2-2は、第2の遅延期間t2-1より遅延期間が短いため、DLLクロックDCLKは、初期DLLクロックDCLK1より遷移時点が先んじる。言い替えれば、DLLクロックDCLKは、クロックECLKより遷移時点が先んじる。このように生成されたDLLクロックDCLKは、位相分割部115で第1のDLLクロック及び第2のDLLクロックRDCLK、FDCLKに分割される。第1のデータストローブ信号生成部12は、図9に示すように、第2の遅延設定部ないし第4の遅延設定部121~123と、出力イネーブルシフト信号生成部124と、第1のデータストローブ信号出力部125とで構成される。第2の遅延設定部121は、前述した第1の遅延設定部1132と同じ回路として実現される。すなわち、第2の遅延設定部121は、第3のデータ送信制御信号DSEL<3>に応じて出力イネーブル信号OUTEN及びプルダウン電圧VSSから第1の前置遅延出力イネーブル信号に出力する第4の単位遅延回路と、第2のデータ送信制御信号DSEL<2>に応じて出力イネーブル信号OUTEN及び第1の前置遅延出力イネーブル信号から第2の前置遅延出力イネーブル信号に出力する第5の単位遅延回路と、第1のデータ送信制御信号DSEL<1>に応じて出力イネーブル信号OUTEN及び第2の前置遅延出力イネーブル信号から遅延出力イネーブル信号OUTENDに出力する第6の単位遅延回路とで構成される。以上のような構成の第2の遅延設定部121は、第3のデータ送信制御信号DSEL<3>のみがハイレベルにイネーブルされたと仮定すれば、第4の単位遅延回路が出力イネーブル信号OUTENを遅延して第1の前置出力イネーブル信号に出力し、第5の単位遅延回路及び第6の単位遅延回路は、第1の前置出力イネーブル信号を遅延して遅延出力イネーブル信号OUTENDに出力する。別の場合として、第1のデータ送信制御信号DSEL<1>のみがハイレベルにイネーブルされたと仮定すれば、第6の単位遅延回路が出力イネーブル信号OUTENを遅延して遅延出力イネーブル信号OUTENDに出力する。まとめてみると、第4の遅延設定部121は、第1のデータ送信制御信号ないし第3のデータ送信制御信号DSEL<1:3>に応じて出力イネーブル信号OUTENを遅延して遅延出力イネーブル信号OUTENDに出力するが、第3のデータ送信制御信号DSEL<3>がイネーブルされると、出力イネーブル信号OUTENを最も多い遅延期間で遅延して遅延出力イネーブル信号OUTENDに出力し、第1のデータ送信制御信号DSEL<1>がイネーブルされると、出力イネーブル信号OUTENを最も少ない遅延期間で遅延して遅延出力イネーブル信号OUTENDに出力する。第3の遅延設定部122は、第3のデータ送信制御信号DSEL<3>に応じて第1のDLLクロックRDCLK及びプルダウン電圧VSSから第1の前置データ出力同期信号に出力する第7の単位遅延回路と、第2のデータ送信制御信号DSEL<2>に応じて第1のDLLクロックRDCLK及び第1の前置データ出力同期信号から第2の前置データ出力同期信号に出力する第8の単位遅延回路と、第1のデータ送信制御信号DSEL<1>に応じて第1のDLLクロックRDCLK及び第2の前置データ出力同期信号から第1のデータ出力同期信号RDCLKDに出力する第9の単位遅延回路とで構成される。以上のような構成の第3の遅延設定部122は、前述した第2の遅延設定部121と類似した動作を行うので、動作の説明を省略する。第4の遅延設定部123は、第3のデータ送信制御信号DSEL<3>に応じて第2のDLLクロックFDCLK及びプルダウン電圧VSSから第3の前置データ出力同期信号に出力する第10の単位遅延回路と、第2のデータ送信制御信号DSEL<2>に応じて第2のDLLクロックFDCLK及び第3の前置データ出力同期信号から第4の前値データ出力同期信号に出力する第11の単位遅延回路と、第1のデータ送信制御信号DSEL<1>に応じて第2のDLLクロックFDCLK及び第4の前値データ出力同期信号から第2のデータ出力同期信号FDCLKDに出力する第12の単位遅延回路とで構成される。以上のような構成の第4の遅延設定部123も前述した第2の遅延設定部121と類似した動作を行うので、動作説明を省略する。出力イネーブルシフト信号生成部124は、図10に示すように、遅延出力イネーブル信号OUTENDを第1のデータ出力同期信号RDCLKDに同期させて第1の出力イネーブルシフト信号OUTEND05に出力する第1のシフタ1241と、第1の出力イネーブルシフト信号OUTEND05を第1のデータ出力同期信号RDCLKDに同期させて第2の出力イネーブルシフト信号OUTEND10に出力する第2のシフタ1242と、第2の出力イネーブルシフト信号OUTEND10を第1のデータ出力同期信号RDCLKDに同期させて第3の出力イネーブルシフト信号OUTEND15に出力する第3のシフタ1243と、第3の出力イネーブルシフト信号OUTEND15を第1のデータ出力同期信号RDCLKDに同期させて第4の出力イネーブルシフト信号OUTEND20に出力する第4のシフタ1244とで構成される。このような構成の出力イネーブルシフト信号生成部124は、遅延出力イネーブル信号OUTENDを第1のデータ出力同期信号RDCLKDに同期させて、順次イネーブルされる第1の出力イネーブルシフト信号ないし第4の出力イネーブルシフト信号OUTEND05~OUTEND20を生成する。第1のデータストローブ信号出力部125は、第3の出力イネーブルシフト信号及び第4の出力イネーブルシフト信号OUTEND15、OUTEND20を否定論理和して第1のハイインピーダンス決定信号QOFFに出力する第1のハイインピーダンス決定信号生成部1251と、第3の出力イネーブルシフト信号OUTEND15と第1のデータ出力同期信号RDCLKDとを論理積して第1の立上がり制御信号RDCLKDQに出力する第1の立上がり制御信号生成部1252と、第4の出力イネーブルシフト信号OUTEND20と第2のデータ出力同期信号FDCLKDとを論理積して第1の立下がり制御信号FDCLKDQに出力する第1の立下がり時点制御信号生成部1253と、第1のハイインピーダンス決定信号QOFFと、第1の立上がり制御信号RDCLKDQと、第1の立下がり制御信号FDCLKDQとに応じて第1のデータストローブ信号DQS1を出力する第1の信号出力部1254とで構成される。ここで、第1のハイインピーダンス決定信号QOFFは、第3の出力イネーブルシフト信号OUTEND15のイネーブル時点に応じてイネーブルし、第4の出力イネーブルシフト信号OUTEND20に応じてディセーブルする。第1の立上がり制御信号RDCLKDQは、第3の出力イネーブルシフト信号OUTEND15のイネーブル期間内で遷移する第1のデータ出力同期信号RDCLKDであり、第1の立下がり制御信号FDCLKDQは、第4の出力イネーブルシフト信号OUTEND20のイネーブル期間内で遷移する第2のデータ出力同期信号FDCLKDである。以上のような構成の第1のデータストローブ信号生成部12は、第1のDLLクロック及び第2のDLLクロックRDCLK、FDCLKと出力イネーブル信号OUTENとから生成され、データ送信制御信号DSEL<1:3>に応じてイネーブル時点が遅延される第1のデータストローブ信号DQS1を生成する。第2のデータストローブ信号生成部13は、図11に示すように、第5の遅延設定部及び第6の遅延設定部131、132と第2のデータストローブ信号出力部133とで構成される。第5の遅延設定部131は、第3のデータ受信制御信号QSEL<3>に応じて第1のDLLクロックRDCLK及びプルダウン電圧VSSから第1の前置データ入力同期信号に出力する第13の単位遅延回路と、第2のデータ受信制御信号QSEL<2>に応じて第1のDLLクロックRDCLK及び第1の前置データ入力同期信号から第2の前置データ入力同期信号に出力する第14の単位遅延回路と、第1のデータ受信制御信号QSEL<1>に応じて第1のDLLクロックRDCLK及び第2の前置データ入力同期信号から第1のデータ入力同期信号RDCLKQDに出力する第15の単位遅延回路とで構成される。以上のような構成の第5の遅延設定部131は、前述した第2の遅延設定部121と類似した動作を行うので、動作説明を省略する。第6の遅延設定部132は、第3のデータ受信制御信号QSEL<3>に応じて第2のDLLクロックFDCLK及びプルダウン電圧VSSから第3の前置データ入力同期信号に出力する第16の単位遅延回路と、第2のデータ受信制御信号QSEL<2>に応じて第2のDLLクロックFDCLK及び第3の前置データ入力同期信号から第4の前値データ入力同期信号に出力する第17の単位遅延回路と、第1のデータ受信制御信号QSEL<1>に応じて第2のDLLクロックFDCLK及び第4の前値データ入力同期信号から第2のデータ入力同期信号FDCLKQDに出力する第18の単位遅延回路とで構成される。以上のような構成の第6の遅延設定部132は、前述した第2の遅延設定部121と類似した動作を行うので、動作説明を省略する。第2のデータストローブ信号出力部133は、第2の立上がり制御信号生成部1331と、第2の立下がり制御信号生成部1332と、第2のハイインピーダンス決定信号生成部1333と、ローインピーダンス決定信号生成部1334と、第2の信号出力部1335とで構成される。第2の立上がり制御信号生成部1331は、図12に示すように、第1のデータ入力同期信号RDCLKQDの反転信号に応じて第2の出力イネーブルシフト信号OUTEND10をシフトして第1のシフト信号SH1に出力する第5のシフタ1336と、第1のデータ入力同期信号RDQCLKQDに応じて第1のシフト信号SH1をシフトして第2のシフト信号SH2に出力する第6のシフタ1337と、第1のデータ入力同期信号RDCLKQDと第2のシフト信号SH2とを論理積して第2の立上がり制御信号RDCLKDQSに出力する第1のANDゲート1338とで構成される。このような構成の第2の立上がり制御信号生成部1331は、第1のデータ入力同期信号RDCLKQDに応じて第2の出力イネーブルシフト信号OUTEND10を順次シフトさせて生成された第2のシフト信号SH2のイネーブル期間で遷移する第1のデータ入力同期信号RDCLKQDを第2の立上がり制御信号RDCLKDQSに出力する。第2の立下がり制御信号生成部1332は、図13に示すように、第2のデータ入力同期信号FDCLKQDの反転信号に応じて第3の出力イネーブルシフト信号OUTEND15をシフトして第3のシフト信号SH3に出力する第7のシフタ1339と、第2のデータ入力同期信号FDCLKQDに応じて第3のシフト信号SH3をシフトして第4のシフト信号SH4に出力する第8のシフタ1340と、第2のデータ入力同期信号FDCLKQDと第4のシフト信号SH4とを論理積して第2の立下がり制御信号FDCLKDQSに出力する第2のANDゲート1341とで構成される。このような構成の第2の立下がり制御信号生成部1332は、第2のデータ入力同期信号FDCLKQDに応じて第3の出力イネーブルシフト信号OUTEND15を順次シフトさせて生成された第4のシフト信号SH4のイネーブル期間で遷移する第2のデータ入力同期信号FDCLKQDを第2の立下がり制御信号FDCLKDQSに出力する。第2のハイインピーダンス決定信号生成部1333は、図14に示すように、第1の出力イネーブルシフト信号及び第4の出力イネーブルシフト信号OUTEND05、OUTEND20を否定論理和して前置ハイインピーダンス決定信号QOFFに出力する第1のNORゲート1342と、第2のデータ入力同期信号FDCLKQDの反転信号に応じて前置ハイインピーダンス決定信号QOFFをシフトして第5のシフト信号SH5に出力する第9のシフタ1343と、第2のデータ入力同期信号FDCLKQDに応じて第5のシフト信号SH5をシフトして第2のハイインピーダンス決定信号QSOFFに出力する第10のシフタ1344とで構成される。このような構成の第2のハイインピーダンス決定信号生成部1333は、第1の出力イネーブルシフト信号OUTEND05のイネーブル時点から第4の出力イネーブルシフト信号OUTEND20のディセーブル時点までイネーブルされる前置ハイインピーダンス決定信号QOFFを第2のデータ入力同期信号FDCLKQDに同期して第2のハイインピーダンス決定信号QSOFFに出力する。ローインピーダンス決定信号生成部1334は、図15に示すように、第1の出力イネーブルシフト信号及び第3の出力イネーブルシフト信号OUTEND05、OUTEND15に応じて前置ローインピーダンス決定信号QSENに出力する前置ローインピーダンス決定信号生成部1345と、第2のデータ入力同期信号FDCLKQDの反転信号に応じて前置ローインピーダンス決定信号QSENをシフトして第6のシフト信号SH6に出力する第11のシフタ1346と、第2のデータ入力同期信号FDCLKQDに応じて第6のシフト信号SH6をシフトして第7のシフト信号SH7に出力する第12のシフタ1347と、第2のデータ入力同期信号FDCLKQDと第7のシフト信号SH7とを論理積してローインピーダンス決定信号QSCLKに出力する第3のANDゲート1348とで構成される。ここで、前置ローインピーダンス決定信号生成部1345は、第3の出力イネーブルシフト信号OUTEND15を反転する第2のインバータIN2と、第1の出力イネーブルシフト信号OUTEND05と第2のインバータIN2との出力を論理積して前置ローインピーダンス決定信号QSENに出力する第4のANDゲート1349とで構成される。以上の構成のような第2のデータストローブ信号生成部13は、第1のDLLクロック及び第2のDLLクロックRDCLK、FDCLKと出力イネーブル信号とをシフトして生成された第1の出力イネーブルシフト信号ないし第4の出力イネーブルシフト信号OUTEND05~OUTEND20から生成され、データ受信制御信号QSEL<1:3>に応じてイネーブル時点が遅延される第2のデータストローブ信号DQS2を生成する。前述したような構成のシステム内において、DDRDRAM3の動作を説明すれば、図16のとおりである。このとき、DDRDRAM3は、データの送信装置として動作し、メモリコントローラ4は、データの受信装置として動作し、データDQの伝達経路が第2のデータストローブ信号DQS2の伝達経路より長い場合であると仮定する。まず、DLL回路11は、クロックECLKのt0時点でリードコマンドREADが入力されれば、クロックECLKを設定された遅延期間の分だけ遅延してDLLクロックDCLKを生成する。このとき、DLL遅延設定信号PSEL<1:3>は、全てローレベルにディセーブルされた状態でDLL回路11に入力される。したがって、DLL回路11は、DLLクロックDCLKの位相がクロックECLKと同一になるまでDLLクロックDCLKの遷移時点を調整する。次いで、クロックECLKとDLLクロックDCLKとの位相が同一になると、DLL回路11は、DLLクロックDCLKの位相を分割して第1のDLLクロック及び第2のDLLクロックRDCLK、FDCLKに出力する。第1のデータストローブ信号生成部12は、データ送信制御信号DSEL<1:3>に応じて出力イネーブル信号OUTENと第1のDLLクロック及び第2のDLLクロックRDCLK、FDCLKとを遅延させて遅延出力イネーブル信号OUTENDと第1のデータ出力同期信号及び第2のデータ出力同期信号RDCLKD、FDCLKDとに出力する。このとき、データ送信制御信号DSEL<1:3>は、全てローレベルにディセーブルされた状態で第1のデータストローブ信号生成部12に入力される。したがって、第1のデータストローブ信号生成部12は、出力イネーブル信号OUTENと第1のDLLクロック及び第2のDLLクロックRDCLK、FDCLKとを遅延せずに、遅延出力イネーブル信号OUTENDと第1のデータ出力同期信号及び第2のデータ出力同期信号RDCLKD、FDCLKDとに出力する。結果的に、第1のデータストローブ信号生成部12は、第1のデータ出力同期信号及び第2のデータ出力同期信号RDCLKD、FDCLKに同期して、クロックECLKのt4時点から遷移する第1のデータストローブ信号DQS1を生成する。データ出力部2は、第1のデータストローブ信号DQS1に同期してクロックECLKのt4時点でデータDQ1~DQ4を出力する。第2のデータストローブ信号生成部13は、データ受信制御信号QSEL<1:3>に応じて第1のDLLクロック及び第2のDLLクロックRDCLK、FDCLKを遅延して第1のデータ入力同期信号及び第2のデータ入力同期信号RDCLKQD、FDCLKQDに出力する。このとき、第1のデータ受信制御信号QSEL<1>のみハイレベルにイネーブルされた状態で第2のデータストローブ信号生成部13に入力される。したがって、第2のデータストローブ信号生成部13は、第1のDLLクロック及び第2のDLLクロックRDCLK、FDCLKをtD期間の分だけ遅延して第1のデータ入力同期信号及び第2のデータ入力同期信号RDCLKQD、FDCLKQDに出力する。ここで、tD期間は、第5の遅延設定部及び第6の遅延設定部131、132内の第1のデータ受信制御信号QSEL<1>に応じて遅延期間を設定する第15の単位遅延回路及び第18の単位遅延回路の遅延期間である。結果的に、第2のデータストローブ信号生成部13は、第1のデータ入力同期信号及び第2データ入力同期信号RDCLKQD、FDCLKQDに同期してクロックECLKのt4tD時点から遷移する第2のデータストローブ信号DQS2を生成する。以上のように、半導体装置がクロックECLKのt4時点でデータDQ1~DQ4を出力し、クロックECLKのt4tD時点で第2のデータストローブ信号DQS2を出力する場合、データDQ1~DQ4の出力時点が第2のデータストローブ信号DQS2の出力時点より早いため、メモリコントローラは安定的にデータDQ1~DQ4を受信することができる。すなわち、上記のような仮定でも、メモリコントローラは第2のデータストローブ信号DQS2に同期してデータDQ1~DQ4を受信することができる。上述した図16の内容を参照する場合、図17のように、半導体装置がデータDQ1~DQ4の出力時点を遅延させて、メモリコントローラが第2のデータストローブ信号DQS2に同期してデータDQ1~DQ4を安定的に受信するように誘導する方法と、図18のように、半導体装置がデータDQ1~DQ4の出力時点を操り上げて、メモリコントローラが第2のデータストローブ信号DQS2に同期してデータDQ1~DQ4を安定的に受信するように誘導する方法を類推することができる。以上で説明した本発明は、前述した実施形態及び添付図面によって限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形、及び変更が可能であることが本発明の属する技術分野における通常の知識を有した者にとって明白であろう。