"外部から供給される第1のビット及び複数の第2のビットの論理の組み合わせによって定義される複数の外部コマンドを構成する前記複数の第2のビットを検証し、その検証の結果に基づいて検証結果信号を出力する検証回路を含み、前記検証結果信号及び前記複数の外部コマンドに基づいて、複数の内部コマンドを生成するアクセス制御回路と、前記複数の内部コマンドに基づいて動作する第1の回路と、を備え、前記複数の外部コマンドは、前記第1の回路にアクセスする第1のコマンドと、前記第1の回路にアクセスしない又は前記第1の回路のステートを維持する第2のコマンドとを含み、前記アクセス制御回路は、前記検証結果信号が第1の論理を示す場合、前記複数の外部コマンドにそれぞれ対応する前記複数の内部コマンドのいずれかを生成し、前記検証結果信号が第2の論理を示す場合、前記複数の外部コマンドにかかわらず、前記第2のコマンドを生成する、半導体装置。前記第1のビットは、前記半導体装置を選択するチップ選択信号であり、前記複数の第2のビットは、前記第1の回路の動作の種類を選択する複数の制御信号であり、前記第2のコマンドは、前記チップ選択信号が非活性レベルであるDESELコマンド、及び前記チップ選択信号が活性レベルであり且つ前記複数の制御信号の論理の組み合わせに基づいて前記第1の回路のステートを維持するNOPコマンドを含む、請求項1に記載の半導体装置。前記アクセス制御回路は、前記検証結果信号が前記第2の論理を示す場合、前記DESELコマンドを生成する、請求項2に記載の半導体装置。前記アクセス制御回路は、前記検証結果信号が前記第2の論理を示す場合、前記NOPコマンドを生成する、請求項2に記載の半導体装置。前記アクセス制御回路は、第3及び第4の入力ノードを有する第2の回路、第3の回路、第4の回路、及び第1及び第2の入力ノードを有するコマンドデコーダを含み、前記第2の回路は、前記第3及び第4の入力ノードにそれぞれ供給される前記チップ選択信号及び前記複数の制御信号を、前記検証回路が検証する検証期間であるパリティレイテンシに関連して保持し、前記パリティレイテンシが経過した後、保持された前記チップ選択信号を第1のチップ選択信号として前記第3の回路へ出力し、保持された前記複数の制御信号を第1の複数の制御信号として前記第4の回路へ出力し、前記第3の回路は、前記チップ選択信号及び前記第1のチップ選択信号が供給され、第1のモード信号が第1の論理を示している場合には前記チップ選択信号を選択し、前記第1のモード信号が第2の論理を示している場合には前記第1のチップ選択信号を選択し、前記第4の回路は、前記複数の制御信号及び前記第1の複数の制御信号が供給され、前記第1のモード信号が前記第1の論理を示している場合には前記複数の制御信号を選択し、前記第1のモード信号が前記第2の論理を示している場合には前記第1の複数の制御信号を選択し、前記コマンドデコーダは、前記第3の回路を介して前記第1の入力ノードに供給された前記チップ選択信号又は前記第1のチップ選択信号と、前記第4の回路を介して前記第2の入力ノードに供給された前記複数の制御信号又は前記第1の複数の制御信号の論理の組み合わせとに基づいて、前記複数の内部コマンドを生成するコマンドデコーダと、を含む請求項3に記載の半導体装置。前記第2の回路は、前記検証結果信号が前記第2の論理を示す場合、前記第1のチップ選択信号を非活性状態とすることによって、前記DESELコマンドに相当する論理を生成する論理ゲート回路を含む、請求項5に記載の半導体装置。更に、第1のタイミングで外部から供給された前記チップ選択信号を、その後、外部から前記複数の制御信号が供給される第2のタイミングまで保持する第5の回路を備え、前記第5の回路は、前記第1のタイミングから前記第2のタイミングまでの期間を示すCALレイテンシが経過した後、保持された前記チップ選択信号を第2のチップ選択信号として出力し、前記第3の回路は、前記第1のモード信号及び第2のモード信号の論理に基づいて、前記チップ選択信号、前記第1のチップ選択信号、及び前記第2のチップ選択信号のいずれか一つを選択して前記コマンドデコーダの前記第1の入力ノードに供給する、請求項6に記載の半導体装置。前記第3の回路は、前記第1のモード信号が第1の論理であり且つ前記第2のモード信号が第1の論理である場合、前記チップ選択信号を選択し、前記第1のモード信号が前記第1の論理であり且つ前記第2のモード信号が第2の論理である場合、前記第2のチップ選択信号を選択し、前記第1のモード信号が前記第2の論理である場合、前記第1のチップ選択信号を選択する、請求項7に記載の半導体装置。更に、前記第2のモード信号が前記第1の論理である場合には前記チップ選択信号を選択し、前記第2のモード信号が前記第2の論理である場合には前記第2のチップ選択信号を選択して、前記第2の回路の前記第3の入力ノードに供給する第6の回路を備える、請求項7に記載の半導体装置。前記第4の回路は、前記第1のモード信号が前記第1の論理を示している場合には前記第2のモード信号の論理にかかわらず前記複数の制御信号を選択し、前記第1のモード信号が前記第2の論理を示している場合には前記第2のモード信号の論理にかかわらず前記第1の複数の制御信号を選択する請求項9に記載の半導体装置。前記第5の回路は、前記第2のモード信号が前記第1の論理である場合に非活性化される、請求項7に記載の半導体装置。前記アクセス制御回路は、第3及び第4の入力ノードを有する第2の回路、第4の回路、及び第1及び第2の入力ノードを有するコマンドデコーダを含み、前記第2の回路は、前記チップ選択信号及び前記複数の制御信号が前記第3及び第4の入力ノードにそれぞれ供給され、前記チップ選択信号及び前記複数の制御信号の論理を合成して合成信号を生成すると共に、前記合成信号を前記検証回路が検証する検証期間であるパリティレイテンシに関連して保持し、前記パリティレイテンシが経過した後、保持された前記合成信号を第1の複数の制御信号として前記第4の回路へ出力し、前記第4の回路は、前記複数の制御信号及び前記第1の複数の制御信号が供給され、前記第1のモード信号が前記第1の論理を示している場合には前記複数の制御信号を選択し、前記第1のモード信号が前記第2の論理を示している場合には前記第1の複数の制御信号を選択し、前記コマンドデコーダは、前記第1の入力ノードに供給された前記チップ選択信号と、前記第2の入力ノードに供給された前記複数の制御信号又は前記第1の複数の制御信号の論理の組み合わせとに基づいて、前記複数の内部コマンドを生成するコマンドデコーダと、を含み、前記第2の回路は、前記検証結果信号が前記第2の論理を示す場合、前記第1の複数の制御信号の論理の組み合わせを特定の組み合わせに変化させた前記合成信号を生成する、請求項4に記載の半導体装置。前記第2の回路は、前記検証結果信号が前記第2の論理を示す場合、前記第1の複数の制御信号の論理の組み合わせを前記特定の組み合わせに制御することによって、前記NOPコマンドを生成する第1の論理ゲート回路を含む、請求項12に記載の半導体装置。前記第1の論理ゲート回路には、前記合成信号及び前記前記検証結果信号が供給される、請求項13に記載の半導体装置。更に、第1のタイミングで外部から供給された前記チップ選択信号を、その後、外部から前記複数の制御信号が供給される第2のタイミングまで保持し、前記第1のタイミングから前記第2のタイミングまでの期間を示すCAレイテンシが経過した後、保持された前記チップ選択信号を第2のチップ選択信号として出力する第5の回路と、第2のモード信号が第1の論理である場合には前記チップ選択信号を選択し、前記第2のモード信号が第2の論理である場合には前記第2のチップ選択信号を選択して、前記第2の回路の前記第3の入力ノードに供給する第6の回路を備える、請求項13に記載の半導体装置。前記第5の回路は、前記第2のモード信号が前記第1の論理である場合に非活性化される、請求項15に記載の半導体装置。前記第2の回路は、前記第4の入力ノードから供給される前記複数の制御信号を受け、前記第1の複数の制御信号を出力する同期型の複数のラッチ回路が縦続接続されたシフトレジスタと、前記シフトレジスタの第1の場所に配置された前記第1の論理ゲート回路と、前記シフトレジスタの第2の場所に配置され、前記第3の入力ノードから供給されたチップ選択信号の論理と前記第1の複数の制御信号の論理を合成する第2の論理ゲート回路と、を含み、前記シフトレジスタの中における前記第2の場所は、前記第1の場所よりも前段である、請求項13に記載の半導体装置。前記半導体装置は、更に、外部から供給される複数のアドレス信号に基づいて、前記第1の回路に含まれる複数のメモリセルを選択するアドレスデコーダを備え、前記検証回路は、前記複数の第2のビット及び前記複数のアドレス信号を検証することによって前記検証結果信号を生成し、前記第2の回路は、第5の入力ノードから供給された前記複数のアドレス信号を、前記パリティレイテンシに関連して保持し、前記パリティレイテンシが経過した後、保持された前記複数のアドレス信号を第1の複数のアドレス信号として出力し、前記第4の回路は、前記第1のモード信号が前記第1の論理を示している場合には前記複数のアドレス信号を選択し、前記第1のモード信号が前記第2の論理を示している場合には前記第1の複数のアドレス信号を選択して、前記アドレスデコーダに供給する、請求項5乃至17のいずれか一項に記載の半導体装置。前記検証回路は、更に、一方の論理を示す前記複数の第2のビット及び前記複数のアドレス信号の合計が偶数であるか奇数であるかを示すパリティビットを外部から受け、前記パリティビットを参照することによって検証を行う、請求項18に記載の半導体装置。パリティエラーが発生した場合、DRAM側でどのような処理を行うべきかが、実使用時における半導体装置の信頼性を高める視点から重要である。パリティエラーが発生した場合に適切な処理を実行可能なDRAMが望まれる。尚、このような要望は、DDR4仕様のDRAMに限らず、外部から供給された制御信号を検証可能な半導体装置全般に対する要望である。本発明の一側面による半導体装置は、外部から供給される第1のビット及び複数の第2のビットの論理の組み合わせによって定義される複数の外部コマンドを構成する前記複数の第2のビットを検証し、その検証の結果に基づいて検証結果信号を出力する検証回路を含み、前記検証結果信号及び前記複数の外部コマンドに基づいて、複数の内部コマンドを生成するアクセス制御回路と、前記複数の内部コマンドに基づいて動作する第1の回路と、を備え、前記複数の外部コマンドは、前記第1の回路にアクセスする第1のコマンドと、前記第1の回路にアクセスしない又は前記第1の回路のステートを維持する第2のコマンドとを含み、前記アクセス制御回路は、前記検証結果信号が第1の論理を示す場合、前記複数の外部コマンドにそれぞれ対応する前記複数の内部コマンドのいずれかを生成し、前記検証結果信号が第2の論理を示す場合、前記複数の外部コマンドにかかわらず、前記第2のコマンドを生成する。本発明の他の一側面による半導体装置は、複数のメモリセルを有するメモリセルアレイと、アクセスすべき前記メモリセルのアドレスを示すアドレス信号及びアクセスの種別を示すコマンド信号を外部から受け、前記アドレス信号及び前記コマンド信号に基づいて前記メモリセルアレイにアクセスするアクセス制御回路と、を備え、前記アクセス制御回路は、外部から供給される検証信号に基づいて前記アドレス信号及び前記コマンド信号を検証する検証回路を含み、前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、前記コマンド信号が示す前記メモリセルアレイへのアクセスを停止する。本発明による情報処理システムは、複数のメモリセルを有するメモリセルアレイを備えた半導体装置と、前記半導体装置を制御するコントローラと、を備える情報処理システムであって、前記コントローラは、アクセスすべき前記メモリセルのアドレスを示すアドレス信号、アクセスの種別を示すコマンド信号、並びに、前記アドレス信号及び前記コマンド信号に基づき生成された検証信号を前記半導体装置に供給する出力回路を備え、前記半導体装置は、前記アドレス信号及び前記コマンド信号に基づいて前記メモリセルアレイにアクセスするアクセス制御回路を備え、前記アクセス制御回路は、前記検証信号に基づいて前記アドレス信号及び前記コマンド信号を検証する検証回路を含み、前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、前記コマンド信号が示す前記メモリセルアレイへのアクセスを停止する。本発明によれば、いわゆるパリティエラーなどの不良が検出された場合、メモリセルアレイなどの内部回路へのアクセスが停止されることから、誤ったコマンドの実行によってデータが破壊されたり、誤ったアドレスにデータを上書きしたりすることがない。これにより、実使用時における半導体装置の信頼性を高めることが可能となる。本発明の課題を解決する技術思想コンセプトの代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、検証信号に基づいてアドレス信号及びコマンドを検証し、その結果、アドレス信号又はコマンド信号がエラーであると判定した場合、そのコマンド信号が示すメモリセルアレイへのアクセスを停止することを技術思想とする。尚、停止とは、そのコマンド信号が示すアクセス種別を異なるアクセス種別に変換することを意味し、異なるアクセス種別とは例えばDESELコマンド、NOPコマンドを示す。アクセスの停止方法としては、チップ選択信号を強制的に非活性化させることによってアクセス自体を無効化する方法DESELコマンドに対応や、コマンドの内容を強制的にNOPnooperationコマンドに変換する方法などが挙げられる。これにより、いわゆるパリティエラーなどの不良が検出された場合であっても、誤ったコマンドの実行によって後段の回路の誤動作後段の回路が、メモリセルである場合、そのデータが破壊されたり、誤ったアドレスにデータを上書きしたりすることがない。図1は、本発明の原理を説明するためのブロック図である。図1には、1個のコントローラ50と1個の半導体装置10からなる情報処理システムが示されている。図1に示す半導体装置10は、DRAMなどの半導体メモリデバイスであり、メモリセルアレイ11を備えている。メモリセルアレイ11には、互いに交差する複数のワード線WLと複数のビット線BLが設けられており、それらの交点にメモリセルMCが配置されている。ワード線WLの選択はロウデコーダ12によって行われ、ビット線BLの選択はカラムデコーダ13によって行われる。ビット線BLは、センス回路14内の対応するセンスアンプSAにそれぞれ接続されており、カラムデコーダ13により選択されたビット線BLは、センスアンプSAを介してアンプ回路15に接続される。ロウデコーダ12、カラムデコーダ13、センス回路14及びアンプ回路15の動作は、アクセス制御回路20によって制御される。アクセス制御回路20には、端子21~24を介してアドレス信号ADD、コマンド信号CMD、チップ選択信号CS及び検証信号PRTYなどが供給される。アクセス制御回路20は、これらの信号に基づいてロウデコーダ12、カラムデコーダ13、センス回路14、アンプ回路15及びデータ入出力回路30を制御する。アクセス制御回路20によって制御される各回路ブロック、例えば、メモリセルアレイ11、ロウデコーダ12、カラムデコーダ13、センス回路14、アンプ回路15、データ入出力回路30などは、本発明において第1の回路と呼ぶことがある。また、本発明においては、チップ選択信号CSを構成するビットを第1のビット、コマンド信号CMDを構成する複数のビットを第2のビットと呼ぶことがある。具体的には、コマンド信号CMDがアクティブコマンドである場合、アドレス信号ADDはロウデコーダ12に供給される。これに応答して、ロウデコーダ12はアドレス信号ADDが示すワード線WLを選択し、これにより対応するメモリセルMCがそれぞれビット線BLに接続される。その後、アクセス制御回路20は、所定のタイミングでセンス回路14を活性化させる。一方、コマンド信号CMDがリードコマンド又はライトコマンドである場合、アドレス信号ADDはカラムデコーダ13に供給される。これに応答して、カラムデコーダ13はアドレス信号ADDが示すビット線BLをアンプ回路15に接続する。これにより、リード動作時においては、センスアンプSAを介してメモリセルアレイ11から読み出されたリードデータDQがアンプ回路15及びデータ入出力回路30を介してデータ端子31から外部に出力される。また、ライト動作時においては、データ端子31及びデータ入出力回路30を介して外部から供給されたライトデータDQが、アンプ回路15及びセンスアンプSAを介してメモリセルMCに書き込まれる。図1に示すように、アクセス制御回路20にはアドレスラッチ回路80a、コマンドデコーダ80b及び検証回路90が含まれている。アドレスラッチ回路80aは、アドレス端子21を介して供給されたアドレス信号ADDをラッチする回路である。アドレスラッチ回路80aにラッチされたアドレス信号ADDは、上述の通り、コマンド信号CMDの内容に基づいてロウデコーダ12又はカラムデコーダ13に供給される。コマンドデコーダ80bは、コマンド端子22を介して供給されたコマンド信号CMDをデコードする回路である。特に限定されるものではないが、コマンド信号CMDは、アクティブ信号ACT、ロウアドレスストローブ信号RAS、カラムアドレスストローブ信号CAS、ライトイネーブル信号WEからなる複数ビットの制御信号であり、これら信号の論理レベルの組み合わせによってアクセスの種類が定義される。アクセスの種類としては、アクティブコマンドに基づくロウアクセス、リードコマンドに基づくリードアクセス、ライトアクセスに基づくライトアクセスなどの他、NOPコマンドに基づく現状維持動作が挙げられる。図2は、半導体装置10のコマンド種別を示し、コマンドデコーダ80bの動作を説明するための真理値表の一例である。図2に示す例では、チップ選択信号CS及びコマンド信号CMDの組み合わせによって生成される内部コマンドには、DESELコマンド、NOPコマンド、アクティブコマンドIACT、プリチャージコマンドIPRE、ライトコマンドIWR1、リードコマンドIRD1、モードレジスタセットコマンドMRSが含まれる。DESELコマンドは、チップ選択信号CSが非活性状態である場合に生成されるコマンドである。DESELコマンドが発行されると、アクセス制御回路20はアクセス動作を一切実行しない。NOPコマンドは、チップ選択信号CSは活性状態であるものの、コマンド信号CMDを構成する各ビットが全てローレベルである場合に生成されるコマンドである。NOPコマンドが発行された場合も、アクセス制御回路20はアクセス動作を一切実行しない。アクティブコマンドIACT、ライトコマンドIWR1、リードコマンドIRD1が発生した場合の動作については上述の通りであり、それぞれロウアクセス、ライトアクセス、リードアクセスが行われる。プリチャージコマンドIPREは、アクティブコマンドIACTによって活性化されたメモリセルアレイ11を非活性化させるためのコマンドである。また、モードレジスタセットコマンドMRSは、後述するモードレジスタの設定値を書き換えるための内部コマンドである。アドレスラッチ回路80a及びコマンドデコーダ80bは、チップ選択端子23を介して供給されたチップ選択信号CSに基づいて活性化される。チップ選択信号CSが非活性状態である場合にはアドレスラッチ回路80a及びコマンドデコーダ80bも非活性化され、この場合、入力されたアドレス信号ADD及びコマンド信号CMDは無効化される。本発明ではチップ選択信号CSが非活性状態された状態も一種のコマンドとして捉え、DESELコマンドと呼ぶことがある。DESELコマンドが発行されると、アクセス制御回路20はアクセス動作を一切実行しないため、NOPコマンドが発行された場合と同じ結果が得られる。検証回路90は、検証端子24を介して供給された検証信号PRTYに基づいて、アドレス信号ADD及びコマンド信号CMDを検証する回路である。検証の方法については特に限定されないが、アドレス信号ADD及びコマンド信号CMDを構成する複数のビットのうち、ハイレベル又はローレベルであるビットの数が偶数であるか奇数であるかを判定し、判定結果を検証信号PRTYと照合する方法を好ましく挙げることが可能である。この場合、検証信号PRTYはいわゆるパリティビットに相当し、1ビットで足りる。これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図1に示す電源回路40によって生成される。電源回路40は、電源端子41,42を介してそれぞれ供給される外部電位VDD及び接地電位VSSを受け、これらに基づいて内部電圧VPP,VPERI,VARYなどを生成する。内部電位VPPは外部電位VDDを昇圧することによって生成され、内部電位VPERI,VARYは外部電位VDDを降圧することによって生成される。内部電圧VPPは、主にロウデコーダ12において用いられる電圧である。ロウデコーダ12は、アドレス信号ADDに基づき選択したワード線WLをVPPレベルに駆動し、これによりメモリセルMCに含まれるセルトランジスタを導通させる。内部電圧VARYは、主にセンス回路14において用いられる電圧である。センス回路14が活性化すると、ビット線対の一方をVARYレベル、他方をVSSレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧VPERIは、アクセス制御回路20などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧VDDよりも電圧の低い内部電圧VPERIを用いることにより、半導体装置10の低消費電力化が図られている。一方、コントローラ50は、出力回路60及びデータ処理回路70を備えている。出力回路60は、端子61~64を介してアドレス信号ADD、コマンド信号CMD、チップ選択信号CS及び検証信号PRTYを半導体装置10に供給するための回路である。また、データ処理回路70は、データ端子71を介して入出力されるリードデータDQ及びライトデータDQを処理する回路である。コントローラ50は、半導体装置10にアクセスする際、チップ選択信号CSを活性化させるとともに、アドレス信号ADD及びコマンド信号CMDを供給し、さらに、アドレス信号ADD及びコマンド信号CMDに基づき生成した検証信号PRTYを供給する。検証信号PRTYは、検証信号生成回路60aによって生成される。検証信号PRTYとしてパリティビットを用いる場合、アドレス信号ADD及びコマンド信号CMDを構成する複数のビットのうち、ハイレベルであるビットの数が偶数であれば、検証信号生成回路60aは検証信号PRTYをローレベルとし、奇数であれば検証信号PRTYをハイレベルとする。このことは、アドレス信号ADD、コマンド信号CMD及び検証信号PRTYを構成する複数のビットのうち、ハイレベルであるビットの数は常に偶数になることを意味する。チップ選択信号CS、アドレス信号ADD、コマンド信号CMD及び検証信号PRTYをコントローラ50から半導体装置10に供給するタイミングについては特に限定されず、全て同時であっても構わないし、或いは、チップ選択信号CSのみを先行して発行し、そのご所定時間が経過してからアドレス信号ADD、コマンド信号CMD及び検証信号PRTYを発行しても構わない。そして、コントローラ50から半導体装置10に対してアクセスが行われる度に、半導体装置10に含まれる検証回路90は、アドレス信号ADD及びコマンド信号CMDの検証を行う。検証の結果、アドレス信号ADD及びコマンド信号CMDに不良がなければ、コマンドデコーダ80bによるコマンド信号CMDのデコード動作を許可し、これによりコマンド信号CMDによって選択されたアクセス動作が実行される。本発明においては、メモリセルアレイ11に対して有効なアクセスを行うためのコマンドを第1のコマンドと呼ぶことがある。これに対し、検証の結果、アドレス信号ADD又はコマンド信号CMDに不良があることが判明した場合、検証回路90はコマンドデコーダ80bを制御し、DESELコマンド又はNOPコマンドが発行された場合と同じ動作をコマンドデコーダ80bに実行させる。本発明においては、メモリセルアレイ11に対してアクセスを行わない又はメモリセルアレイ11の状態を維持するコマンドを第2のコマンドと呼ぶことがある。DESELコマンドが発行された場合とは、チップ選択信号CSが非活性状態である場合を意味する。したがって、DESELコマンドが発行された場合と同じ動作をコマンドデコーダ80bに実行させるためには、外部から供給されたチップ選択信号CSを活性状態から非活性状態に内部で強制的に変換すればよい。また、NOPコマンドが発行された場合とは、チップ選択信号CSは活性状態であるものの、コマンド信号CMDの組み合わせがNOPコマンドを示している場合を意味する。したがって、NOPコマンドが発行された場合と同じ動作をコマンドデコーダ80bに実行させるためには、外部から供給されたコマンド信号CMDの組み合わせをNOPコマンドの組み合わせに内部で強制的に変換すればよい。これにより、例えばアドレス信号ADD及びコマンド信号CMDをコントローラ50から半導体装置10に伝送する途中である1ビットが反転してしまった場合、検証回路90によってエラーが検出され、その結果、当該コマンドはDESELコマンド又はNOPコマンドに変換される。これにより、メモリセルアレイ11に対する有効なアクセスは実行されないため、誤ったコマンドが実行されたり、誤ったデータをメモリセルアレイ11に上書きしたりするといった問題が生じない。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図3は、本発明の好ましい第1の実施形態による半導体装置10aを示すブロック図であり、主に図1に示したアクセス制御回路20に属する回路ブロックを詳細に示している。図3に示すように、アクセス制御回路20にはレシーバ111,112が含まれている。レシーバ111は、コントローラ50から供給されるチップ選択信号CSを受けて、内部チップ選択信号ICS1を生成する。また、レシーバ112は、コントローラ50から供給されるアドレス信号ADD、コマンド信号CMD及び検証信号PRTYを受け、内部アドレス信号IADD1、内部コマンド信号ICMD1及び内部検証信号IPRTYを生成する。内部チップ選択信号ICS1、内部アドレス信号IADD1、内部コマンド信号ICMD1及び内部検証信号IPRTYは、いずれも検証回路90に供給される。本実施形態では、検証信号PRTYがパリティビットであり、アドレス信号ADD及びコマンド信号CMDを構成する複数のビットのうち、ハイレベルであるビットが偶数個であるか奇数個であるかを示す。具体的には、アドレス信号ADD及びコマンド信号CMDを構成する複数のビットのうち、ハイレベルであるビットが偶数個であれば検証信号PRTYはローレベルを取り、ハイレベルであるビットが奇数個であれば検証信号PRTYはハイレベルを取る。したがって、アドレス信号ADD及びコマンド信号CMDに検証信号PRTYを含めた複数のビットのうち、ハイレベルであるビットは常に偶数個でなければならない。したがって、これが奇数個であれば、アドレス信号ADD又はコマンド信号CMDに誤りが生じていることを意味する。図4は、検証回路90の機能を説明するための回路図である。図4に示す検証回路90は、アドレス信号ADD及びコマンド信号CMDを構成する複数のビット、並びに、検証信号PRTYを構成するビットを2ビットずつ排他的論理和演算し、得られた結果をさらに排他的論理和演算することによって、最終的に1ビットの演算結果を得る。排他的論理和演算においては、入力された2ビットが一致した場合つまりハイレベルの数が偶数個である場合にはローレベルとなり、入力された2ビットが一致しない場合つまりハイレベルの数が奇数個である場合にはハイレベルとなることから、最終的に得られるビットがローレベルであれば、入力された複数のビットのうち、ハイレベルであるビットが偶数個であることが分かる。これに対し、最終的に得られるビットがハイレベルであれば、入力された複数のビットのうち、ハイレベルであるビットが奇数個であることが分かる。検証回路90によって最終的に得られるビットは、パリティエラー信号PERRであり、ハイレベルであればエラーが発生したことを示す。本発明においては、パリティエラー信号PERRを検証結果信号と呼ぶことがある。パリティエラー信号PERRは、図3に示すパリティレイテンシ回路100、エラー処理回路120及びエラーレジスタ130などに供給される。パリティレイテンシ回路100は、検証回路90によるパリティチェックに要する時間分すなわち、検証期間であるパリティレイテンシ分、内部チップ選択信号ICS1、内部アドレス信号IADD1及び内部コマンド信号ICMD1を保持し、パリティレイテンシが経過した後、保持されたこれらの信号をそれぞれ内部チップ選択信号PCS、内部アドレス信号PADD及び内部コマンド信号PCMDとして出力する回路である。本発明においては、パリティレイテンシ回路100を第2の回路と呼ぶことがある。また、パリティレイテンシ回路100が備える内部チップ選択信号ICS1の入力ノードを第3の入力ノードと呼び、パリティレイテンシ回路100が備える内部コマンド信号ICMD1の入力ノードを第4の入力ノードと呼ぶことがある。エラー処理回路120は、パリティエラー信号PERRがハイレベルに活性化した場合、エラー処理を行う回路である。エラー処理の内容については特に限定されず、例えば、メモリセルアレイ11を強制的に非活性化させる処理などが挙げられる。メモリセルアレイ11の非活性化とは、アクティブコマンドによってワード線WLが選択された状態のメモリセルアレイをプリチャージ状態、すなわち、全てのワード線WLを非活性状態に戻す処理などが該当する。メモリセルアレイ11が複数のバンクに分割されている場合は、全てのバンクを非活性状態とすることが好ましい。パリティエラーが発生した場合にメモリセルアレイ11を非活性化させれば、誤ったコマンドや誤ったアドレスによってメモリセルアレイ11に保持されているデータが破損することがない。また、本実施形態では、パリティエラー信号PERRが活性化するとエラー処理回路120によってアラート信号ALRTが生成され、ドライバ113を介して外部に出力される。外部に出力されたアラート信号ALRTはコントローラ50に供給され、これによりコントローラ50はパリティエラーが発生したことを知ることができる。エラーレジスタ130は、パリティエラー信号PERRがハイレベルに活性化した場合、パリティエラーの対象となったアドレス信号ADD及びコマンド信号CMDを保持する回路である。実際には、パリティレイテンシ回路100による遅延途中の内部アドレス信号PADDm1及び内部コマンド信号PCMDm1がエラーレジスタ130に保持される。エラーレジスタ130に保持された内部アドレス信号PADDm1及び内部コマンド信号PCMDm1は、データ入出力回路30を介して外部に出力される。外部に出力された内部アドレス信号PADDm1及び内部コマンド信号PCMDm1はコントローラ50に供給され、これによりコントローラ50はどのアドレス信号ADD又はコマンド信号CMDがパリティエラーを発生させたか知ることができる。図5は、パリティレイテンシ回路100の回路図である。図5に示すパリティレイテンシ回路100は、レイテンシが5クロックサイクルである場合を示しているが、レイテンシが固定的である必要はなく、モード設定によって可変とすることが好ましい。モード設定は、図3に示すモードレジスタ25に所定のモード信号を設定することにより行う。モードレジスタ25の設定値には、アドレス信号ADD及びコマンド信号CMDのパリティチェックを有効とするか無効とするかの設定値も含まれる。パリティチェックを有効とする動作モードパリティONモードが設定されている場合にはモード信号PENが例えばハイレベルに活性化し、パリティチェックを無効とする動作モードパリティOFFモードが設定されている場合にはモード信号PENが例えばローレベルに非活性化する。パリティレイテンシ回路100に用いられる内部クロック信号ICLKは、コントローラ50から供給される外部クロック信号に基づき生成された信号である。本例では、内部チップ選択信号ICS1を受けて内部チップ選択信号PCSを出力するパスに5段のシフトレジスタが用いられており、これにより、内部チップ選択信号ICS1を受けてから、5クロックサイクル後に内部チップ選択信号PCSが出力される。内部コマンド信号ICMD1及び内部アドレス信号IADD1についても同様であり、5段のシフトレジスタを経由することによって、それぞれ内部コマンド信号PCMD及び内部アドレス信号PADDとして出力される。図5に示すパリティレイテンシ回路100においては、内部チップ選択信号ICS1をカウントするパスのうち、4段目のフリップフロップFF4の出力ノードと、5段目のフリップフロップFF5の出力ノードとの間にANDゲート回路G1が挿入されている。ANDゲート回路G1は、パリティエラー信号PERRがローレベルであれば4段目のフリップフロップFF4から出力される信号PCSm1aをそのまま5段目のフリップフロップFF5に供給する。これに対し、パリティエラー信号PERRがハイレベルである場合、ANDゲート回路G1は、4段目のフリップフロップFF4から出力される信号PCSm1に関わらず、5段目のフリップフロップFF5に供給する信号PCSm1を強制的にローレベルとする。本例では、5段目のフリップフロップFF5に信号PCSm1がラッチされる前に、検証回路90によるパリティチェックが完了する必要がある。これにより、検証回路90によるパリティチェックの結果、パリティエラーが発生していない場合には、5クロックサイクル目に正しく内部チップ選択信号PCSが出力される。これに対し、検証回路90によるパリティチェックの結果、パリティエラーが発生している場合には、5クロックサイクル目に出力される内部チップ選択信号PCSは、強制的にローレベルに非活性化される。つまり、当該コマンドがDESELコマンドに変換される。一方、内部コマンド信号ICMD1及び内部アドレス信号IADD1については、パリティチェックの結果にかかわらず、5クロックサイクル目に内部コマンド信号PCMD及び内部アドレス信号PADDとして出力される。尚、4段目のフリップフロップFF4から出力される信号PCMDm1,PADDm1は、上述したエラーレジスタ130に供給される。これに同期する内部検証信号PPRTYm1についても同様である。パリティレイテンシ回路100から出力される内部チップ選択信号PCSは、図3に示すセレクタ141の一方の入力ノードに供給される。セレクタ141の他方の入力ノードには、パリティレイテンシ回路100を経由していない内部チップ選択信号ICS1が供給される。本発明においては、セレクタ141を第3の回路と呼ぶことがある。セレクタ141は、モード信号PENに基づいてこれらのいずれかを内部チップ選択信号ICS2として出力する。具体的には、モード信号PENがハイレベルに活性化している場合パリティONモードに設定されている場合には内部チップ選択信号PCSが選択され、モード信号PENがローレベルに非活性化している場合パリティOFFモードに設定されている場合には内部チップ選択信号ICS1を選択される。選択の結果出力される内部チップ選択信号ICS2は、回路ブロック80の第1の入力ノードに供給される。回路ブロック80は、図1に示したアドレスラッチ回路80aとコマンドデコーダ80bを含む回路ブロックである。回路ブロック80は、内部チップ選択信号ICS2に基づいて活性化される。同様に、パリティレイテンシ回路100から出力される内部コマンド信号PCMD及び内部アドレス信号PADDは、セレクタ142の一方の入力ノードに供給される。セレクタ142の他方の入力ノードには、パリティレイテンシ回路100を経由していない内部コマンド信号ICMD1及び内部アドレス信号IADD1が供給される。本発明においては、セレクタ142を第4の回路と呼ぶことがある。セレクタ142は、モード信号PENに基づいてこれらのいずれかを内部コマンド信号ICMD2及び内部アドレス信号IADD2として出力する。具体的には、モード信号PENがハイレベルに活性化している場合パリティONモードに設定されている場合には内部コマンド信号PCMD及び内部アドレス信号PADDが選択され、モード信号PENがローレベルに非活性化している場合パリティOFFモードに設定されている場合には内部コマンド信号ICMD1及び内部アドレス信号IADD1が選択される。選択の結果出力される内部コマンド信号ICMD2及び内部アドレス信号IADD2は、回路ブロック80の第2の入力ノードに供給される。その結果、内部アドレス信号IADD2はアドレスラッチ回路80aにラッチされ、内部コマンド信号ICMD2はコマンドデコーダ80bによってデコードされる。アドレスラッチ回路80aにラッチされた内部アドレス信号IADD2は、内部アドレス信号IADD3として出力され、図1に示したロウデコーダ12やカラムデコーダ13に供給される。また、コマンドデコーダ80bによって内部コマンド信号ICMD2がデコードされると、内部コマンド信号ICMD3が生成され、ロウデコーダ12やカラムデコーダ13などの回路ブロックが制御される。内部コマンド信号ICMD3には、ロウアクセスを行うためのアクティブ信号IACT、リード動作を行うためのリード信号IRD1、ライト動作を行うためのライト信号IWR1など、メモリセルアレイに対して有効なアクセスを行うための複数の信号が含まれる。これらの信号は、内部コマンド信号ICMD2に対応していずれかが活性化される。また、内部コマンド信号ICMD3には、メモリセルアレイに対してアクセスを行わない内部コマンドDESELも含まれている。内部チップ選択信号ICS2が非活性化している場合には、内部コマンド信号ICMD2に関わらず内部コマンドDESELが活性化する。以上が本実施形態による半導体装置10aの主要な回路構成である。次に、本実施形態による半導体装置10aの動作について説明する。図6は本実施形態による半導体装置10aの動作を説明するためのタイミング図であり、aはパリティOFFモードにおける動作を示し、bはパリティONモードにおける動作を示している。尚、図6に示す波形/ICLKは、内部クロック信号ICLKの反転信号である。パリティOFFモードにおいては、モード信号PENがローレベルに非活性化していることから、セレクタ141は内部チップ選択信号ICS1を選択し、セレクタ142は内部コマンド信号ICMD1及び内部アドレス信号IADD1を選択する。これにより、図6aに示すように、内部チップ選択信号ICS1、内部コマンド信号ICMD1及び内部アドレス信号IADD1は、そのまま内部チップ選択信号ICS2、内部コマンド信号ICMD2及び内部アドレス信号IADD2として回路ブロック80に供給され、内部コマンド信号ICMD2のデコード動作と内部アドレス信号IADD2のラッチ動作が実行される。したがって、パリティレイテンシを待つことなく、内部コマンド信号ICMD3及び内部アドレス信号IADD3が出力され、これらに基づいた動作が直ちに実行される。一方、パリティONモードにおいては、モード信号PENがハイレベルに活性化していることから、セレクタ141は内部チップ選択信号PCSを選択し、セレクタ142は内部コマンド信号PCMD及び内部アドレス信号PADDを選択する。図6bに示す例では、時刻t11,t12,t13にて内部チップ選択信号ICS1、内部コマンド信号ICMD1及び内部アドレス信号IADD1が発生している。ここで、時刻t11にて発生した内部コマンド信号ICMD1及び内部アドレス信号IADD1は、ハイレベルであるビットがそれぞれ奇数及び偶数である。このため合計で奇数であり、これに対応して内部検証信号IPRTYが正しくハイレベルであることから、検証回路90はパリティエラー信号PERRをローレベルに非活性化させる。パリティエラー信号PERRのレベルが確定するタイミングは、時刻t11から4クロックサイクル目パリティレイテンシ-1であり、時刻t11から5クロックサイクルが経過すると、パリティレイテンシ回路100から内部チップ選択信号PCS、内部コマンド信号PCMD及び内部アドレス信号PADDが出力される。その結果、内部コマンド信号ICMD3及び内部アドレス信号IADD3が出力され、これらに基づいた動作が実行される。また、時刻t12にて発生した内部コマンド信号ICMD1及び内部アドレス信号IADD1は、ハイレベルであるビットがいずれも偶数である。このため合計でも偶数であり、これに対応して内部検証信号IPRTYが正しくローレベルであることから、検証回路90はパリティエラー信号PERRをローレベルに非活性化させる。パリティエラー信号PERRのレベルが確定するタイミングは、時刻t12から4クロックサイクル目パリティレイテンシ-1であり、時刻t12から5クロックサイクルが経過すると、パリティレイテンシ回路100から内部チップ選択信号PCS、内部コマンド信号PCMD及び内部アドレス信号PADDが出力される。その結果、内部コマンド信号ICMD3及び内部アドレス信号IADD3が出力され、これらに基づいた動作が実行される。これに対し、時刻t13にて発生した内部コマンド信号ICMD1及び内部アドレス信号IADD1は、ハイレベルであるビットがそれぞれ奇数及び偶数である。このため合計で奇数であり、内部検証信号IPRTYがハイレベルとなるはずであるにも関わらず、本例ではローレベルとなっている。このため、検証回路90はパリティエラー信号PERRをハイレベルに活性化させる。パリティエラー信号PERRのレベルが確定するタイミングは、時刻t13から4クロックサイクル目パリティレイテンシ-1である。時刻t13から5クロックサイクルが経過すると、パリティレイテンシ回路100からは内部コマンド信号PCMD及び内部アドレス信号PADDが出力される一方、内部チップ選択信号PCSはローレベルに非活性化された状態となる。つまり、DESELコマンドが発行された状態と同じ状態になる。その結果、アドレスラッチ回路80a及びコマンドデコーダ80bの動作は行われず、したがって、メモリセルアレイ11に対するアクセスも実行されない。このことは、時刻t11に開始されたアクセスA、時刻t12に開始されたアクセスBが実行中であっても、これらアクセスA,Bを停止させたり、変化させたりしないことを意味する。したがって、アクセスA,Bについては正常に実行される。そして、時刻t13にて発生した内部コマンド信号ICMD1及び内部アドレス信号IADD1は、エラーレジスタ130に取り込まれる。また、エラー処理回路120によってアラート信号ALRTが発生する。これにより、コントローラ50はパリティエラーの発生を知ることができるとともに、どのコマンド信号CMD又はアドレス信号ADDがエラーを発生させたのかを知ることも可能となる。次に、本発明の第2の実施形態について説明する。図7は、本発明の好ましい第2の実施形態による半導体装置10bを示すブロック図であり、主に図1に示したアクセス制御回路20に属する回路ブロックを詳細に示している。図7において、図3に示した構成要素と同じ構成要素には同じ符号を付し、重複する説明は省略する。図7に示すように、本実施形態においては、アクセス制御回路20にCAレイテンシ回路150及びレシーバコントロール回路160が追加されている。CAレイテンシ回路150は、内部チップ選択信号ICS1を所定のクロックサイクル分遅延させ、内部チップ選択信号CCSとして出力する回路である。本発明においては、CAレイテンシ回路150を第5の回路と呼ぶことがある。内部チップ選択信号CCSは、セレクタ141b,143に供給される。本発明においては、セレクタ143を第6の回路と呼ぶことがある。また、レシーバコントロール回路160は、内部チップ選択信号ICS1及びリセット信号RSTに基づいてイネーブル信号RENを生成する回路である。イネーブル信号RENはレシーバ112に供給され、レシーバ112の動作を制御する。図8は、CAレイテンシ回路150の回路図である。図8に示すCAレイテンシ回路150は、レイテンシが3クロックサイクルである場合を示しているが、レイテンシが固定的である必要はなく、モード設定によって可変とすることが好ましい。モード設定は、図3に示すモードレジスタ25に所定のモード信号を設定することにより行う。モードレジスタ25の設定値には、CAレイテンシ動作を有効とするか無効とするかの設定値も含まれる。CAレイテンシ動作を有効とする動作モードCALONモードが設定されている場合にはモード信号CALENが例えばハイレベルに活性化し、CAレイテンシ動作を無効とする動作モードCALOFFモードが設定されている場合にはモード信号CALENが例えばローレベルに非活性化する。図8に示すCAレイテンシ回路150においては、内部チップ選択信号ICS1を受けて内部チップ選択信号CCSを出力するパスに3段のシフトレジスタが用いられている。これにより、内部チップ選択信号ICS1を受けてから、3クロックサイクル後に内部チップ選択信号CCSが出力される。内部チップ選択信号ICS1、1段目のフリップフロップ回路FF11の出力信号CCSm2、2段目のフリップフロップ回路FF12の出力信号CCSm1は、NORゲート回路G2に供給される。NORゲート回路G2の出力信号G2a及び3段目のフリップフロップ回路FF13の出力信号内部チップ選択信号CCSは、ANDゲート回路G3に供給される。ANDゲート回路G3の出力はフリップフロップ回路FF14に供給される。かかる構成により、3クロックサイクルに亘って内部チップ選択信号ICS1がハイレベルに活性化しなかった場合、4クロックサイクル目にリセット信号RSTがハイレベルに活性化する。リセット信号RSTは、レシーバコントロール回路160に供給される。また、CAレイテンシ回路150に用いられるシフトクロックは、ANDゲート回路G0によって内部クロック信号ICLKとモード信号CALENを論理積合成した信号が用いられる。これは、CALOFFモードが選択されている場合にシフト動作を停止させることによって、消費電力を低減させるためである。図9は、レシーバコントロール回路160の回路図である。図9に示すように、レシーバコントロール回路160はSRラッチ回路Lを備えている。SRラッチ回路LのセットノードSには、モード信号CALENの反転信号と内部チップ選択信号ICS1を受けるNORゲート回路G4の出力が供給される。また、SRラッチ回路LのリセットノードRにはリセット信号RSTの反転信号が供給される。かかる構成により、モード信号CALENがハイレベルに活性化している状態、つまり、CALONモードに設定されている場合において、内部チップ選択信号ICS1が活性化すると、イネーブル信号RENは直ちにハイレベルに活性化する。その後、リセット信号RSTが活性化すると、イネーブル信号RENはローレベルに非活性化する。リセット信号RSTが活性化するタイミングについては、図8を用いて説明したとおりである。一方、モード信号CALENがローレベルに非活性化している場合、つまり、CALOFFモードに設定されている場合には、イネーブル信号RENは常にハイレベルに活性化される。イネーブル信号RENは、図7に示すレシーバ112に供給される。レシーバ112は、イネーブル信号RENがハイレベルである期間に活性化され、イネーブル信号RENがローレベルになると非活性化される。これに対し、チップ選択信号CSを受けるレシーバ111については常時活性化される。図7に示すように、内部チップ選択信号ICS1と、CAレイテンシ回路150を通過した内部チップ選択信号CCSは、セレクタ143に供給される。セレクタ143は、内部チップ選択信号ICS1及びCCSのいずれかをモード信号CALENに基づいて選択し、これを内部チップ選択信号ICCSとしてパリティレイテンシ回路100に供給する。具体的には、モード信号CALENがローレベルに非活性化している場合、つまり、CALOFFモードに設定されている場合には内部チップ選択信号ICS1が選択され、モード信号CALENがハイレベルに活性化している場合、つまり、CALONモードに設定されている場合には内部チップ選択信号CCSが選択される。また、内部チップ選択信号ICS1,CCS,PCSは、セレクタ141bに供給される。セレクタ141bは、図10に示す真理値表にしたがって、内部チップ選択信号ICS1,CCS,PCSのいずれかを選択し、これを内部チップ選択信号ICS2として回路ブロック80に出力する。以上が第2の実施形態による半導体装置10bの構成である。その他の構成については基本的に第1の実施形態による半導体装置10aと同じである。次に、本実施形態による半導体装置10bの動作について説明する。図11~図14は、本実施形態による半導体装置10bの動作を説明するためのタイミング図である。このうち、図11はCALOFFモード且つパリティOFFモードに設定されている場合の動作を示しており、図12はCALONモード且つパリティOFFモードに設定されている場合の動作を示しており、図13はCALOFFモード且つパリティONモードに設定されている場合の動作を示しており、図14はCALONモード且つパリティONモードに設定されている場合の動作を示している。CALOFFモード且つパリティOFFモードに設定されている場合の動作は、図11に示すように、図6aに示した動作と同じである。つまり、チップ選択信号CSとコマンド信号CMD及びアドレス信号ADDはコントローラ50から同時に発行され、これらに基づいた動作が直ちに実行される。CALOFFモードに設定されている場合、図9に示したレシーバコントロール回路160に含まれるSRラッチ回路Lが常にセットされることから、レシーバ112は常時活性化される。これに対し、CALONモード且つパリティOFFモードに設定されている場合は、図12に示すように、コントローラ50からチップ選択信号CSが発行されるタイミングと、コマンド信号CMD及びアドレス信号ADDが発行されるタイミングは同時ではなく、チップ選択信号CSが発行されてからCALレイテンシが経過した後にコマンド信号CMD及びアドレス信号ADDが発行される。図12には、CALレイテンシが3クロックサイクルに設定されている場合を例示している。図12に示すように、チップ選択信号CSが発行されると、内部チップ選択信号ICS1がハイレベルに変化するため、イネーブル信号RENがハイレベルに活性化する。これにより、非活性化されていたレシーバ112が活性化され、コマンド信号CMD及びアドレス信号ADDの受信が可能となる。但し、レシーバ112の入力初段を非活性状態から活性状態に変化させるためにはある程度の時間が必要である。図12においてイネーブル信号RENの変化を緩やかとしているのは、これを意味している。内部チップ選択信号ICS1は、CAレイテンシ回路150に含まれるフリップフロップ回路FF11~FF13を経由し、3クロックサイクル後に内部チップ選択信号CCSとして出力される。内部チップ選択信号CCSが活性化するタイミングは、コントローラ50からコマンド信号CMD及びアドレス信号ADDが発行されるタイミングと同期しており、これにより、当該コマンド信号CMD及びアドレス信号ADDが回路ブロック80に含まれるアドレスラッチ回路80a及びコマンドデコーダ80bによって処理される。そして、内部チップ選択信号CCSが活性化した後さらに1クロックサイクルが経過すると、リセット信号RSTが活性化する。これにより、レシーバコントロール回路160に含まれるSRラッチ回路Lがリセットされるため、レシーバ112は非活性状態に戻り、レシーバ112の消費電力が低減される。一方、CALOFFモード且つパリティONモードに設定されている場合の動作は、図13に示すように、図6bに示した動作と同じである。図13に示す例では、時刻t21,t22にてチップ選択信号CS、コマンド信号CMD及びアドレス信号ADDが発行されている。ここで、時刻t21,t22にて供給されたコマンド信号CMD及びアドレス信号ADDは、ハイレベルであるビットがそれぞれ奇数及び偶数である。このため合計で奇数であり、これに対応する正しい検証信号PRTYはハイレベルである。時刻t21にて発行されたコマンド信号CMD及びアドレス信号ADDに対しては、ハイレベルの検証信号PRTYが正しく供給されているのに対し、時刻t22にて発行されたコマンド信号CMD及びアドレス信号ADDに対しては、ローレベルの検証信号PRTYが供給されている。これに応答して、検証回路90はパリティエラー信号PERRをハイレベルに活性化させる。パリティエラー信号PERRが活性化すると、内部チップ選択信号PCSはローレベルに非活性化されるため、DESELコマンドが発行された状態と同じ状態になる。また、時刻t22にて発行されたコマンド信号CMD及びアドレス信号ADDは、エラーレジスタ130に取り込まれるとともに、アラート信号ALRTが発生する。そして、CALONモード且つパリティONモードに設定されている場合は、図14に示すように、図12及び図13に示した動作が組み合わされる。つまり、チップ選択信号CSが発行されてからCALレイテンシが経過した後にコマンド信号CMD及びアドレス信号ADDが発行されるとともに、発行されたコマンド信号CMD及びアドレス信号ADDのパリティチェックが行われる。図14に示す例では、時刻t31,t32にてチップ選択信号CSが発行されるとともに、これら時刻t31,t32から3クロックサイクル経過後に、対応するコマンド信号CMD及びアドレス信号ADDが発行されている。図13に示した例と同様、時刻t31,t32から3クロックサイクル経過後に供給されたコマンド信号CMD及びアドレス信号ADDは、ハイレベルであるビットがそれぞれ奇数及び偶数である。このためいずれも合計で奇数であり、これに対応する正しい検証信号PRTYはハイレベルである。しかしながら、時刻t32から3クロックサイクル経過後に供給された検証信号PRTYはローレベルであり、その結果、検証回路90はパリティエラー信号PERRをハイレベルに活性化させる。このコマンド信号CMD及びアドレス信号ADDは、エラーレジスタ130に取り込まれるとともに、アラート信号ALRTが発生する。このように、本実施形態による半導体装置10bは、CALONモードを備えていることから、第1の実施形態による半導体装置10aによる効果に加え、アドレス信号ADD及びコマンド信号CMDが発行されるタイミングでレシーバ112を活性化させることができる。換言すれば、アドレス信号ADD及びコマンド信号CMDが発行されないタイミングにおいては、レシーバ112を非活性状態とすることができるため、消費電力を削減することができる。次に、本発明の第3の実施形態について説明する。図15は、本発明の好ましい第3の実施形態による半導体装置10cを示すブロック図であり、主に図1に示したアクセス制御回路20に属する回路ブロックを詳細に示している。図15に示すように、本実施形態においては、図7に示したパリティレイテンシ回路100、CAレイテンシ回路150及びセレクタ141bがそれぞれパリティレイテンシ回路100c、CAレイテンシ回路150c及びセレクタ141cに置き換えられている。その他の点については図7に示した半導体装置10bと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。図16は、パリティレイテンシ回路100cの回路図である。図16に示すように、パリティレイテンシ回路100cは、図5に示すパリティレイテンシ回路100に含まれるフリップフロップ回路FF5及びANDゲート回路G1が削除され、その代わりに、フリップフロップ回路FF24とFF25との間に論理ゲート回路G5が挿入された構成を有している。図16においては、論理ゲート回路G5をANDゲート回路のシンボルマークで表記している。これは、後述するように、コマンド信号CMD構成する各ビットACT,RAS,CAS,WEが全てローレベルである場合にはNOPコマンドとして取り扱われることに対応している。論理ゲート回路G5は、フリップフロップ回路FF4,FF24の出力信号とパリティエラー信号PERRを受ける回路であり、それらの論理を合成したPCMDm1_2信号合成信号をフリップフロップ回路FF25へ出力する。フリップフロップ回路FF4の出力である内部チップ選択信号PCSm1aがハイレベル、パリティエラー信号PERRがローレベルである場合は、フリップフロップ回路FF24から出力される内部コマンド信号PCMDm1aをそのままフリップフロップ回路FF25に供給する。つまり、当該半導体装置10cが選択されており、且つ、パリティエラーが発生していない場合には、内部コマンド信号の通過を許可する。これに対し、内部チップ選択信号PCSm1aがローレベル又はパリティエラー信号PERRがハイレベルである場合、論理ゲート回路G5は、フリップフロップ回路FF24から出力される内部コマンド信号PCMDm1aの内容にかかわらず、NOPコマンドをフリップフロップ回路FF25に供給する。つまり、当該半導体装置10cが選択されていないか、或いは、パリティエラーが発生した場合には、内部コマンド信号を強制的にNOPコマンドに変換する。図17は、CAレイテンシ回路150cの回路図である。図17に示すように、CAレイテンシ回路150cは、図9に示すCAレイテンシ回路150に含まれるフリップフロップ回路FF13の代わりに、並列接続された2つのフリップフロップ回路FF13a,FF13bが備えられている。フリップフロップ回路FF13aの出力は内部チップ選択信号CPCSとして用いられ、フリップフロップ回路FF13bの出力は内部チップ選択信号CCSとして用いられる。フリップフロップ回路FF13bは、モード信号PENが入力されるセットノードSNを備えており、これによりモード信号PENがハイレベルパリティONモードである場合には、内部チップ選択信号CCSがハイレベルに固定される。図15に示すように、内部チップ選択信号CCSはセレクタ141cに供給され、内部チップ選択信号CPCSはセレクタ143に供給される。セレクタ141cは、図18に示す真理値表にしたがって、内部チップ選択信号ICS1,CCSのいずれかを選択し、これを内部チップ選択信号ICS2として回路ブロック80に出力する。本実施形態においては、回路ブロック80から出力される内部コマンド信号ICMD3として、メモリセルアレイのステートを維持する内部コマンドINOPが含まれている。内部コマンドINOPは、内部コマンド信号ICMD2がNOPコマンドを示している場合に生成される。以上が第3の実施形態による半導体装置10cの構成である。その他の構成については基本的に第2の実施形態による半導体装置10bと同じである。次に、本実施形態による半導体装置10cの動作について説明する。図19~図22は、本実施形態による半導体装置10cの動作を説明するためのタイミング図である。このうち、図19はCALOFFモード且つパリティOFFモードに設定されている場合の動作を示しており、図20はCALONモード且つパリティOFFモードに設定されている場合の動作を示しており、図21はCALOFFモード且つパリティONモードに設定されている場合の動作を示しており、図22はCALONモード且つパリティONモードに設定されている場合の動作を示している。CALOFFモード且つパリティOFFモードに設定されている場合の動作は、図19に示すように、図11に示した動作と基本的に同じである。つまり、コントローラ50からは、チップ選択信号CSとコマンド信号CMD及びアドレス信号ADDが同時に発行され、これらに基づいた動作が直ちに実行される。CALOFFモードに設定されている場合、イネーブル信号RENがハイレベルに固定されることから、レシーバ112は常時活性化される。CALONモード且つパリティOFFモードに設定されている場合の動作は、図20に示すように、図12に示した動作と基本的に同じである。つまり、チップ選択信号CSが発行されてからCALレイテンシが経過した後に、コマンド信号CMD及びアドレス信号ADDが発行される。そして、チップ選択信号CSの活性化に応答してイネーブル信号RENがハイレベルに変化し、これにより、非活性化されていたレシーバ112が活性化される。その後、CALレイテンシが経過すると、コマンド信号CMD及びアドレス信号ADDが発行され、レシーバ112はこれを正しく受信することが可能となる。一方、CALOFFモード且つパリティONモードに設定されている場合、図21に示すように、パリティチェックが行われる。ここで、時刻t41,t42にて供給されたコマンド信号CMD及びアドレス信号ADDは、ハイレベルであるビットがそれぞれ奇数及び偶数である。このため合計で奇数であり、これに対応する正しい検証信号PRTYはハイレベルである。時刻t41にて発行されたコマンド信号CMD及びアドレス信号ADDに対しては、ハイレベルの検証信号PRTYが正しく供給されているのに対し、時刻t42にて発行されたコマンド信号CMD及びアドレス信号ADDに対しては、ローレベルの検証信号PRTYが供給されている。これに応答して、検証回路90はパリティエラー信号PERRをハイレベルに活性化させる。パリティエラー信号PERRがハイレベルになると、図16に示した論理ゲート回路G5は、入力されたコマンドにかかわらずNOPコマンドを出力する。このため、時刻t42にて発行されたコマンド信号CMDは、パリティレイテンシ回路100cによってNOPコマンドに変換され、NOPコマンドがコマンドデコーダ80bに供給される。その結果、ロウデコーダ12やカラムデコーダ13などの内部回路は現在の状態を維持することになる。また、このコマンド信号CMD及びアドレス信号ADDは、エラーレジスタ130に取り込まれるとともに、アラート信号ALRTが発生する。そして、CALONモード且つパリティONモードに設定されている場合は、図22に示すように、図20及び図21に示した動作が組み合わされる。つまり、チップ選択信号CSが発行されてからCALレイテンシが経過した後にコマンド信号CMD及びアドレス信号ADDが発行されるとともに、発行されたコマンド信号CMD及びアドレス信号ADDのパリティチェックが行われる。図22に示す例では、時刻t51,t52にてチップ選択信号CSが発行されるとともに、これら時刻t51,t52から3クロックサイクル経過後に、対応するコマンド信号CMD及びアドレス信号ADDが発行されている。図22に示した例と同様、時刻t51,t52から3クロックサイクル経過後に供給されたコマンド信号CMD及びアドレス信号ADDは、ハイレベルであるビットがそれぞれ奇数及び偶数である。このため合計で奇数であり、これに対応する正しい検証信号PRTYはハイレベルである。しかしながら、時刻t52から3クロックサイクル経過後に供給された検証信号PRTYはローレベルであり、その結果、検証回路90はパリティエラー信号PERRをハイレベルに活性化させる。これにより、時刻t52から3クロックサイクル経過後に発行されたコマンド信号CMDはNOPコマンドに変換される。また、このコマンド信号CMD及びアドレス信号ADDは、エラーレジスタ130に取り込まれるとともに、アラート信号ALRTが発生する。このように、本実施形態による半導体装置10cは、パリティエラーが発生した場合、発行されたコマンドをNOPコマンドに変換していることから、誤ったアドレス信号ADD又は誤ったコマンド信号CMDに基づいてロウデコーダ12やカラムデコーダ13などの内部回路が動作することがない。次に、本発明の第4の実施形態について説明する。図23は、本発明の第4の実施形態において使用するパリティレイテンシ回路100dの回路図である。図23に示すように、本実施形態において使用するパリティレイテンシ回路100dは、図16に示すパリティレイテンシ回路100cに含まれるフリップフロップ回路FF2~FF4が削除され、その代わりに、フリップフロップ回路FF21とFF22との間に論理ゲート回路G6が挿入されている。図23においては、論理ゲート回路G6をANDゲート回路のシンボルマークで表記している。これは、上述した論理ゲート回路G5をANDゲート回路のシンボルマークで表記したのと同じ理由である。論理ゲート回路G6は、フリップフロップ回路FF1の出力信号PCSm4とフリップフロップ回路FF21の出力信号PCMDm4aを受ける回路であり、それらの論理を合成したPCMDm4信号第1の合成信号をフリップフロップ回路FF22へ出力する。そして、フリップフロップ回路FF1の出力である内部チップ選択信号PCSm4がハイレベルである場合は、フリップフロップ回路FF21から出力される内部コマンド信号PCMDm4aをそのままフリップフロップ回路FF22に供給する。これに対し、内部チップ選択信号PCSm4がローレベルである場合、論理ゲート回路G6は、フリップフロップ回路FF21から出力される内部コマンド信号PCMDm4aの内容にかかわらず、NOPコマンドをフリップフロップ回路FF22に供給する。フリップフロップ回路FF24とFF25との間には、論理ゲート回路G5の代わりに論理ゲート回路G7が挿入されている。図23においては、論理ゲート回路G7をANDゲート回路のシンボルマークで表記しているが、これも上記と同様の理由による。論理ゲート回路G7は、フリップフロップ回路FF24の出力信号PCMDm1とパリティエラー信号PERRを受ける回路であり、それらの論理を合成したPCMDm1_2信号第2の合成信号をフリップフロップ回路FF25へ出力する。そして、パリティエラー信号PERRがローレベル、つまり、パリティエラーが発生してない場合には、フリップフロップ回路FF24から出力される内部コマンド信号PCMDm1をそのままフリップフロップ回路FF25に供給する。これに対し、パリティエラー信号PERRがハイレベル、つまり、パリティエラーが発生した場合、論理ゲート回路G7は、フリップフロップ回路FF24から出力される内部コマンド信号PCMDm1の内容にかかわらず、NOPコマンドをフリップフロップ回路FF25に供給する。このように、本実施形態では、内部チップ選択信号ICCSがローレベルである場合、つまり、当該半導体装置が非選択状態である場合、内部コマンド信号をより前段でNOPコマンドに変換していることから、内部チップ選択信号をシフトとするフリップフロップ回路の段数を削減することができる。これにより、回路規模を縮小することが可能となるとともに、消費電力をより削減することが可能となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記の各実施形態では、コマンド信号CMD及びアドレス信号ADDの全体の論理を検証しているが、本発明がこれに限定されるものではなく、コマンド信号CMDのみの論理を検証しても構わないし、アドレス信号ADDのみの論理を検証しても構わない。本願のメモリセルは、揮発性、不揮発性、及びそれらの混合でも構わない。また、本願の技術思想は、メモリセルを含む半導体装置に限らず、信号伝送回路を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、論理ゲート等を構成するトランジスタとして電界効果トランジスタFieldEffectTransistorFETを用いる場合、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETを用いることができる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。さらに、本発明による半導体装置及びこれを備える情報処理システムは、以下の特徴を有している。[付記1]複数のメモリセルを有するメモリセルアレイと、アクセスすべき前記メモリセルのアドレスを示すアドレス信号及びアクセスの種別を示すコマンド信号を外部から受け、前記アドレス信号及び前記コマンド信号に基づいて前記メモリセルアレイにアクセスするアクセス制御回路と、を備え、前記アクセス制御回路は、外部から供給される検証信号に基づいて前記アドレス信号及び前記コマンド信号を検証する検証回路を含み、前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、前記コマンド信号が示す前記メモリセルアレイへのアクセスを停止する、ことを特徴とする半導体装置。[付記2]前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、前記コマンド信号が示すアクセス種別を異なるアクセス種別に変換する、ことを特徴とする付記1に記載の半導体装置。[付記3]前記アクセス制御回路は、外部から供給されるチップ選択信号が第1の論理レベルであることに応答して活性化され、前記チップ選択信号が第2の論理レベルであることに応答して非活性化される、ことを特徴とする付記2に記載の半導体装置。[付記4]前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、外部から供給された前記第1の論理レベルである前記チップ選択信号を前記第2の論理レベルに変化させ、よって前記コマンド信号が示すアクセス種別を異なるアクセス種別に変換する、ことを特徴とする付記1又は3に記載の半導体装置。[付記5]前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、外部から供給された前記コマンド信号が示すアクセス種別を前記メモリセルアレイに対してアクセスを実行しないNOPコマンドに変化させる、ことを特徴とする付記1又は3に記載の半導体装置。[付記6]前記アクセス制御回路は、更に、前記チップ選択信号を所定時間遅延させるレイテンシ回路を有し、前記検証回路は、前記チップ選択信号が外部から供給された後、前記所定時間後に外部から供給された前記アドレス信号及び前記コマンド信号を検証する、ことを特徴とする請求項3又は4に記載の半導体装置。[付記7]複数のメモリセルを有するメモリセルアレイを備えた半導体装置と、前記半導体装置を制御するコントローラと、を備える情報処理システムであって、前記コントローラは、アクセスすべき前記メモリセルのアドレスを示すアドレス信号、アクセスの種別を示すコマンド信号、並びに、前記アドレス信号及び前記コマンド信号に基づき生成された検証信号を前記半導体装置に供給する出力回路を備え、前記半導体装置は、前記アドレス信号及び前記コマンド信号に基づいて前記メモリセルアレイにアクセスするアクセス制御回路を備え、前記アクセス制御回路は、前記検証信号に基づいて前記アドレス信号及び前記コマンド信号を検証する検証回路を含み、前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、前記コマンド信号が示す前記メモリセルアレイへのアクセスを停止する、ことを特徴とする情報処理システム。[付記8]前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、前記コマンド信号が示すアクセス種別を異なるアクセス種別に変換する、ことを特徴とする付記7に記載の情報処理システム。[付記9]前記出力回路は、更に、前記半導体装置を選択するチップ選択信号を前記半導体装置に供給し、前記アクセス制御回路は、前記チップ選択信号が第1の論理レベルであることに応答して活性化され、前記チップ選択信号が第2の論理レベルであることに応答して非活性化される、ことを特徴とする付記8に記載の情報処理システム。[付記10]前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、前記コントローラから供給された前記第1の論理レベルである前記チップ選択信号を前記第2の論理レベルに変化させ、よって前記コマンド信号が示すアクセス種別を異なるアクセス種別に変換する、ことを特徴とする付記7又は9に記載の情報処理システム。[付記11]前記検証回路は、前記アドレス信号又は前記コマンド信号がエラーであると判定した場合、前記コントローラから供給された前記コマンド信号が示すアクセス種別を前記メモリセルアレイに対してアクセスを実行しないNOPコマンドに変化させる、ことを特徴とする付記7又は9に記載の情報処理システム。[付記12]前記出力回路は、前記チップ選択信号を出力してから所定時間後に前記アドレス信号及び前記コマンド信号を出力し、前記アクセス制御回路は、更に、前記チップ選択信号を前記所定時間遅延させるレイテンシ回路を有し、前記検証回路は、前記チップ選択信号が前記コントローラから供給された後、前記所定時間後に前記コントローラから供給された前記アドレス信号及び前記コマンド信号を検証する、ことを特徴とする請求項9又は10に記載の情報処理システム。"