"データを一時的に格納するメモリと、前記メモリへ前記データを書き込む書込手段と、前記メモリに格納された前記データを読み出す読出手段と、を有し、前記書込手段は、前記データを前記メモリに書き込む際に、所定の個数の前記データをグループ分けし、同じ前記グループに属する前記個数の前記データについて格納されるアドレスが連続するように予め前記データを並べ替え、前記読出手段は、アドレスが連続して格納された前記個数の前記グループに属する前記データを、前記グループ毎に異なる遅延時間後に読み出した後に、所定のインタリーブ処理された順序となるように前記データを並べ替える、ことを特徴とするインタリーブ装置。前記メモリは、前記書き込みを行うタイミングと前記読み出しを行うタイミングを前記グループ毎に異なるものとすることによって前記遅延時間に対応する深さを有する前記個数のシフトレジスタとして動作することを特徴とする請求項1に記載のインタリーブ装置。前記メモリに前記書き込み及び前記読み出しを行う際に、バースト転送を行うバースト転送制御手段を更に有し、前記メモリに前記書き込み及び前記読み出しを行う際に、前記バースト転送を行うことを特徴とする請求項1または請求項2に記載のインタリーブ装置。前記メモリは外部メモリであることを特徴とする請求項1乃至請求項3の何れかに記載のインタリーブ装置。データを一時的に格納するメモリと、前記メモリへ前記データを書き込む書込手段と、前記メモリに格納された前記データを読み出す読出手段と、を有し、前記書込手段は、前記データを前記メモリに書き込む際に、所定の個数の前記データをグループ分けし、同じ前記グループに属する前記個数の前記データについて格納されるアドレスが連続するように予め前記データを並べ替え、前記読出手段は、アドレスが連続して格納された前記個数の前記グループに属する前記データを、前記グループ毎に異なる遅延時間後に読み出した後に、所定のデインタリーブ処理された順序となるように前記データを並べ替える、ことを特徴とするデインタリーブ装置。データをメモリに書き込む際に、所定の個数の前記データをグループ分けし、同じ前記グループに属する前記個数の前記データについて格納されるアドレスが連続するように予めデータを並べ替え、アドレスが連続して格納された複数の前記グループに属する前記データを、前記グループ毎に異なる遅延時間後に読み出した後に、所定のインタリーブ処理された順序となるように前記データを並べ替える、ことを特徴とするインタリーブ処理方法。地上デジタルテレビジョン放送などの送受信装置において,メモリを用いて前記のようなインタリーブを行う場合,必要となるメモリ容量が数Mバイトに達するので,外部メモリを使用して実現することになる。しかし特許文献1のインタリーブ手法を適用する場合,内部メモリから外部メモリへ1ワード転送する度に,アドレスやコマンドなどの制御信号を生成する。また外部メモリから内部メモリに1ワード転送する度にも,アドレスやコマンドなどの制御信号を生成する。そのため外部メモリへのアクセス毎にアドレスやコマンドなどの制御信号を生成しているので転送時間全体に占めるレイテンシの割合が大きく,データ転送速度が低下してしまう。そのため外部メモリを用いてインタリーブ処理を行う際にインタリーブ処理速度の低下を招くという問題点がある。メモリへのアクセスを高速化する方法の1つにバースト転送技術がある。これは、メモリのアクセスにおいて、1つのアドレス情報を基に複数のデータを連続して転送することにより一度に複数データを転送し、メモリへの読み書きの高速化を図る技術である。バースト転送では、まず最初に特定のアクセス個所の起点を表すアドレスが、メモリに対して1回だけ送信される。その際、バースト転送で一度に転送するデータ量に関する情報も送信される場合がある。その後、送信されたアドレスに続くアドレスのデータが連続して転送される。先に説明した様な1ワード転送する度にも,アドレスやコマンドなどの制御信号を生成する方法と比べると、バースト転送ではアドレス情報の送信にかかる時間を大幅に省けるため、高速なメモリアクセスが実現できる。しかし、バースト転送の性質上、連続したアドレスのデータを転送する際にはバースト転送は効果を発揮するが、連続していないアドレスに対しては転送時間全体に占めるレイテンシの割合の大きさがオーバヘッドになることがある。従ってかえってメモリアクセスが遅くなってしまう。例えば図9の例の場合、最初のデータはA0から順にA1,A2と、順番に並んでいるが、パス毎の長さシフトレジスタの長さが異なるのでインタリーブ後の順番は入れ替わってしまう。従って、仮にメモリへの書込時にバースト転送を用いて書込を行ったとしても、読み出し時にはインタリーブ後のデータの順番が入れ替わるので、メモリ上のアドレス配置は連続しない。従って、読み出し時にバースト転送技術を適用するとオーバヘッドが増加して却ってメモリアクセスが遅くなるという問題が生ずる。本発明は上記の問題に鑑みてなされたものである。即ち,メモリを用いてインタリーブ処理を行う際の速度低下を防ぐことのできるインタリーブ装置およびインタリーブ手法を提供することを目的とする。本発明のインタリーブ装置は、データを一時的に格納するメモリと、前記メモリへ前記データを書き込む書込手段と、前記メモリに格納された前記データを読み出す読出手段と、を有し、前記書込手段は、前記データを前記メモリに書き込む際に、所定の個数の前記データをグループ分けし、同じ前記グループに属する前記個数の前記データについて格納されるアドレスが連続するように予め前記データを並べ替え、前記読出手段は、アドレスが連続して格納された前記個数の前記グループに属する前記データを、前記グループ毎に異なる遅延時間後に読み出した後に、所定のインタリーブ処理された順序となるように前記データを並べ替える。本発明のデインタリーブ装置は、データを一時的に格納するメモリと、前記メモリへ前記データを書き込む書込手段と、前記メモリに格納された前記データを読み出す読出手段と、を有し、前記書込手段は、前記データを前記メモリに書き込む際に、所定の個数の前記データをグループ分けし、同じ前記グループに属する前記個数の前記データについて格納されるアドレスが連続するように予め前記データを並べ替え、前記読出手段は、アドレスが連続して格納された前記個数の前記グループに属する前記データを、前記グループ毎に異なる遅延時間後に読み出した後に、所定のデインタリーブ処理された順序となるように前記データを並べ替える。本発明のインタリーブ処理方法は、データをメモリに書き込む際に、所定の個数の前記データをグループ分けし、同じ前記グループに属する前記個数の前記データについて格納されるアドレスが連続するように予めデータを並べ替え、アドレスが連続して格納された複数の前記グループに属する前記データを、前記グループ毎に異なる遅延時間後に読み出した後に、所定のインタリーブ処理された順序となるように前記データを並べ替える。本発明によれば、メモリを用いてインタリーブを行う際の速度低下を防ぐことのできるインタリーブ装置およびインタリーブ手法を提供することができる。第1の実施形態構成第1の実施形態のインタリーブ装置の構成について説明する。図1は本発明の第1の実施形態の構成を示すブロック図である。インタリーブ装置10は,データ入力端子100,第1のメモリ20,第1のメモリ制御手段30,第1のバッファ40を有する。更に、インタリーブ装置10は,第2のメモリ50,第2のメモリ制御手段60,第2のバッファ70,バースト転送制御手段80,第3のメモリ90およびデータ出力端子110を有する。なお、本実施形態に係るインタリーブ装置10は,1インタリーブ処理するデータの長さをN×M,所定のバースト長をBLと想定している。更に、本実施形態に係るインタリーブ装置10は,全N本のパスのうちk番目k=0,1,2,,N-1のパスが深さLkのシフトレジスタを持つことで規定される単位インタリーブ回路を想定している。更に本実施形態に係るインタリーブ装置10は,その単位インタリーブがM個並列に接続されているインタリーブ処理を行うことを想定している。動作データ入力端子100にはインタリーブすべきデータが入力され,入力したデータは第1のメモリ20へと出力される。第1のメモリ20はN×Mの領域を持ち,データ入力端子100から入力したデータを,1インタリーブ処理が終わるまで保管する。また,第1のメモリ20は第1のメモリ制御手段30の生成する制御信号に従い,制御信号により指定されたアドレスから長さ1のデータを読み出し,第1のバッファ40に出力する。第1のメモリ制御手段30は,同じ深さのシフトレジスタを持つパスに入力されるデータが連続したアドレスとなるように,読み出しアクセスする順番を入れ替えるような制御信号を生成し,前記第1のメモリ20へ出力する。アドレスが連続となることにより、バースト転送を可能とするためである。同じ深さのシフトレジスタを持つパスとは、ここではM並列ある単位インタリーブそれぞれのk番目のパスに相当する。第1のバッファ40はMの領域を持ち,第1のメモリ20から入力したデータを一時的に保管し,長さ1のデータがBL回入力される毎に,長さBLの1データとして第3のメモリ90へ複数回に分けて出力する。第1のメモリ制御手段30は、第1のメモリ20から第1のバッファ40への長さ1のデータ転送を行ったとき、その旨をバースト転送制御手段80に通知する。バースト転送制御手段80は,第1のメモリ20から第1のバッファ40へ長さ1のデータがBL個転送される毎に,第3のメモリ90へデータをバースト読み出しするバースト転送制御信号を供給する。またバースト転送制御手段80は,同じアドレスへデータをバースト書き込みするバースト転送制御信号を供給する。第3のメモリ90は,バースト転送制御手段80から出力される制御信号によって制御され,制御信号によって指定された連続したメモリアドレスにある長さBLのデータを読み出す。読み出されたデータは第2のバッファ70へ出力される。ただし,第3のメモリ90内の当該領域に対する最初のアクセス時は、まだ何も書き込まれていない。従って最初のアクセスにて読み出されたデータは意味を持たないので,出力されるデータは空ということになる。その後,前記の連続したメモリアドレスへ第1のバッファ40から入力した長さBLのデータを保管する。第2のバッファ70はMの領域を持ち,第3のメモリ90から入力された長さBLのデータを一時的に保管し,前記のデータの合計が長さM個分蓄積される毎に,長さ1のデータをN回に分けて第2のメモリ50に出力する。第2のメモリ50はN×Mの領域を持ち,第2のメモリ制御手段60の生成する制御信号に従い,制御信号により指定されたアドレスに第2のバッファ70から入力したデータを保管する。また,第2のメモリ50は,1インタリーブ処理が終了した後,保管しているデータをデータ出力端子110へ出力する。第2のメモリ制御手段60は,同じ深さのシフトレジスタを持つパスに入力されるデータが連続したアドレスとなっていたものを,本来の順序に戻るように,書き込みアクセスする順番を入れ替えるような制御信号を生成し,前記第2のメモリ50へ出力する。これにより実際にインタリーブされたデータが生成されることになる。データ出力端子110は,第2のメモリから入力したデータを出力する。ここで,データ出力端子110からは,インタリーブされたデータが出力される。図2に本実施形態に係る第3のメモリ90のメモリ領域の一例を示す。図2において,第3のメモリ90は,M列,L0L1L2LN-1行からなる方形のメモリ領域を有する。そしてこれらのメモリ領域はN個の領域Z0~ZN-1に分割されている。領域Z0には0~L0-1のL0行が,領域Z1にはL0~L0L1-1のL1行が,領域Z2にはL0L1~L0L1L2-1のL2行が割り当てられる。同様にして,領域Zkkは3以上N-1の自然数にはL0L1Lk-1~L0L1Lk-1のLk行が割り当てられる。また,領域Z0にはパスP0,0,P1,0,,PM-1,0に入力されるデータが保管され,領域Z1にはパスP0,1,P1,1,,PM-1,1に入力されるデータが保管される。同様にして領域ZkにはパスP0,k,P1,k,,PM-1,kに入力されるデータが保管される。このようにメモリ領域を構成したとき,いずれの領域Zkにおいてもメモリの同一の行に格納されるデータは,同じ深さのシフトレジスタを持ったパスの同じ位置に入力されるデータが格納されることになる。したがって,それらは同一の遅延を有するデータである。そのため,データをまとめて扱うことができるようになる。本実施形態に係るバースト転送制御手段80から出力される制御信号により指定される列アドレス0~M-1として,1インタリーブ基本単位入力毎に,各領域の列アドレスの初期値=0が指示される。先ず第3のメモリ90から連続したメモリアドレスにある長さBLのデータが読み出される。次に前記の連続したメモリアドレスへ次の長さBLの入力データが書き込まれる。その後、バースト転送制御手段80から出力される制御信号により指定される列アドレス番号をBL分増加インクリメントさせる。アドレス番号の増加の結果M-1に達したら,再び列アドレスの初期値=0に戻る。また,前記バースト転送制御手段80から出力される制御信号により指定される行アドレスは,1インタリーブ基本単位入力毎に,各領域の行アドレス番号を増加する。行アドレス番号の増加の結果,行アドレス番号が各領域に対する行アドレス値の上限値に達したら行アドレスを初期値に戻す。なお,領域Zkは1インタリーブ処理がLk回終了すると,その領域に含まれるメモリがすべて書き換えられる。なお,本実施形態において,上述のインタリーブ装置10はインタリーブ処理に適用する場合について説明した。上述のインタリーブ装置10はデインタリーブ処理に適用することもできる。デインタリーブ処理に適用する場合,第1のメモリ制御手段30,第2のメモリ制御手段60,バースト転送制御手段80のそれぞれ動作や,第3のメモリ90のメモリ領域の使用方法をインタリーブ処理とは逆の処理を行うように変更することによって実現できる。インタリーブ処理とは逆の処理とは、インタリーブによって並び順の変更されたデータを、インタリーブ前の並び順となるように並び替える処理、即ちデインタリーブ処理のことを言う。以上のように,本実施形態に係るインタリーブ装置は,インタリーブの特徴を利用してバースト長BL分のデータをまとめて扱うことにより,外部メモリへの書き込みや外部メモリからの読み出しを行う際にバースト転送ができる。従って,インタリーブ処理に於けるデータ転送速度低下を防ぐことができ、処理の高速化を図ることができる。第2の実施形態次に、本発明を実施するための第2の実施形態について説明する。本実施形態は,特許文献1の説明で用いたインタリーブ処理を,第1の実施形態のインタリーブ装置およびインタリーブ方法を用いて具体的に実現したものである。インタリーブ処理する単位データ長はN×M=12N=3,M=4シンボルであり,3本のパスの深さはそれぞれL0=0,L1=1,L2=2であり,バースト長BL=4とした。なお,本実施形態では説明を簡単化するためにL0=0としているが,L0が1段以上でも構わない。まず,本実施形態に係るインタリーブ回路およびその動作の概念図を図3に示す。図3のインタリーブ回路200は,パス入れ換え部210と,データ連結部220と,シフトレジスタ230と,データ分解部240,パス入れ換え部250とを備える。パス入れ換え部210は,入力されたデータを同じ深さのシフトレジスタを持つパスに入力されるデータのアドレスが連続するように,パスの順番を入れ替えた後出力する。これによってバースト転送が可能になる。パス入れ換え部210の入力側では,パスP0,0,P0,1,P0,2,P1,0,,P3,2の順にデータが入力される。出力側ではP0,0,P1,0,P2,0,P3,0,P0,1,P1,1,P2,1,P3,1,P0,2,P1,2,P2,2,P3,2の順にデータが出力される。パス入れ換え部210のこの動作は,第1のメモリ制御手段30の動作に対応する。データ連結部220は,パス入れ換え部210から1シンボルずつ入力されたデータ4シンボル分を、アドレスが連続するように連結して出力する。データ連結部220の入力側では,パスP0,1,P1,1,P2,1,P3,1,P0,2,P1,2,P2,2,P3,2から入力されたそれぞれ4シンボル分が連結される。出力側ではアドレスが連続したデータになって出力される。データ連結部220のこの動作は,第1のバッファ40の動作に対応する。なお,パスP0,0,P1,0,P2,0,P3,0に関しては,本実施形態ではL0=0としているため,シフトレジスタによる遅延はなく,データ連結部220は不要である。シフトレジスタ230は,データ連結部220から入力されたデータを遅延させた後,データ分解部240へと出力する。シフトレジスタ230のこの動作は,バースト転送制御手段80および第3のメモリ90の動作に対応する。データ分解部240は,シフトレジスタ230からアドレスが連続していることにより連結されて読み出されたデータを,1シンボル単位に分解し,パス入れ換え部250へ出力する。データ分解部240の入力側では連結して読み出されたデータが,パスP0,1,P1,1,P2,1,P3,1,P0,2,P1,2,P2,2,P3,2のように分解され出力される,データ分解部240のこの動作は,第2のバッファ70の動作に対応する。パス入れ換え部250は,データ分解部240から入力されたデータが、同じ深さのシフトレジスタを持つパスに入力されていることによりアドレスが連続していた順序を,本来の順序に戻るように順番を入れ替え出力する。これによってインタリーブ処理が実現される。パス入れ換え部250の入力側では,パスP0,0,P1,0P2,0,P3,0のパス順で入力され,出力側ではパスP0,0,P0,1,P0,2,P1,0,,P3,2のように出力される。パス入れ換え部250のこの動作は,第2のメモリ制御手段60の動作に対応する。次に,本実施形態に係るシフトレジスタ230を外部メモリで構成した場合のメモリ領域の使用状態の一例を図4に,タイミングチャートを図5A及び図5Bに示す。図4a~dは入力データA0~A11,B0~B11,C0~C11の順に計36シンボル入ってきた場合のメモリ領域の状況を示している。また図5A及び図5Bは入力データA0~A11,B0~B11が入力された後,C1,C4,C7,C10とC2,C5,C8,C11とが外部メモリへ入力された時の状況を示している。図4において,シフトレジスタ230は領域Z1およびZ2を有し,シフトレジスタ230のメモリ所要量は12シンボルである。領域Z1にはアドレス0,0~3,0が割り当てられ,パスP0,1,P1,1,P2,1,P3,1から入力されたデータが一時的に保管される。また,領域Z2にはアドレス0,1~3,1,0,2~3,2が割り当てられ,パスP0,2,P1,2,P2,2,P3,2から入力されたデータが一時的に保管される。なお,本実施形態においては,単位インタリーブの全3本のパスのうち0番目のパスの深さはL0=0より,パスP0,0,P1,0,P2,0,P3,0から入力されたデータは,メモリに一時保管されずにそのまま出力される。そのため,対応するメモリ領域Z0はシフトレジスタ230上には確保されない。ここで、斜線の入った領域は新たに書き込まれたデータを表し,×印の領域は、データが書き込まれていないか,もしくは意味を持たないデータが入っている状況を表す。また,図5A及び図5Bにおいて縦方向は時間方向を表し,横方向はデータの移動方向を表している。例えば,パス入れ換え部210からデータ連結部220へ引かれている細線4本は,パス入れ換え部210からデータ連結部220へのワード単位のデータ転送が4回行われていることを表し,一方,データ連結部220からシフトレジスタ230へ引かれている太線は,データ連結部220からシフトレジスタ230へバースト単位のデータ転送が行われていることを表している。図4と図5A及び図5Bを用いて,各データが入力された時のシフトレジスタ230の状態およびその時のタイミングチャート上での位置について説明する。まず,パス入れ換え部210に1インタリーブ処理分のデータA0~A11が入力される。次に,データA0,A3,A6,A9は,図5Aに示すように順にパス入れ換え部210から読み出され,そのままパス入れ換え部250へと直接データが転送されるので,シフトレジスタ230には書き込まれず,図4bには表れない。次に,A1,A4,A7,A10がパス入れ換え部210から図5Aに示すようにデータ連結部220へ順に転送され,一旦データ連結部220で保管される。その時,アドレス0,0を開始とする4シンボル分のデータが,シフトレジスタ230からデータ分解部240へ連続的に出力される。ただし,この時シフトレジスタ230内の当該の領域には意味を持たないデータが入っているので,出力されたデータは空である。その後,シフトレジスタ230のアドレス0,0を開始とする4シンボル分のデータ領域が空いているので,その領域へデータ連結部220に保管されていたデータA1,A4,A7,A10を連続的に出力する。その時,データ分解部240からパス入れ換え部250へ1シンボルずつ4回,所定の位置へデータを出力する。同様に,A2,A5,A8,A11が順にパス入れ換え部210から読み出された時,図5Aに示すようにデータ連結部220へ転送され,一旦データ連結部220で保管される。その時,アドレス0,1を開始とする4シンボル分のデータが,シフトレジスタ230からデータ分解部240へ連続的に出力する。ただし,上記と同様にこのときシフトレジスタ230内の当該の領域には意味のないデータが入っているので,出力されたデータは空である。その後,シフトレジスタ230のアドレス0,1を開始とする4シンボル分のデータ領域が空いているので,その領域へデータ連結部220に保管されていたデータA2,A5,A8,A11を連続的に出力し,図4bの状態になる。その時,データ分解部240からパス入れ換え部250へ1ワードずつ4回所定の位置へデータを出力する。同様に,図4cはデータB0,B1,,B11がインタリーブ装置10へ入力された後の状態を表している。ここで,C2,C5,C8,C11が順にパス入れ換え部210から読み出された時,図5Bに示すようにデータ連結部220へ出力され,一旦データ連結部220で保管される。その時,アドレス0,0を開始とする4シンボル分のデータ前記で第3のメモリに保管したA2,A5,A8,A11が,第3のメモリから第2のバッファへ転送される。その後,シフトレジスタ230のアドレス0,1を開始とする4シンボル分のデータ領域が空いているので,その領域へデータ連結部220に保管されていたデータC2,C5,C8,C11を連続的に転送する。その時,データ分解部240からパス入れ換え部250へ1ワードずつ4回所定の位置へデータ転送を行う。図4dはデータC0,C1,,C11がインタリーブ装置10へ入力された後の状態を表している。この最後の12シンボルのデータが入力された時,インタリーブ装置10から読み出されるデータは,特許文献1に記載された関連技術で説明したようにC0,B1,A2,C3,B4,A5,C6,B7,A8,C9,B10,A11という並び順になる。即ち,特許文献1で説明した通りにインタリーブされた出力系列と同じ出力系列になる。以上のように,本実施形態に係るインタリーブ装置10は,インタリーブの特徴を利用してメモリの格納アドレスを連続させているので、バースト長分のデータをまとめて扱うことができる。これにより,外部メモリへの書き込みアクセスや読出しアクセスを行う際に,バースト転送ができるので,データ転送の高速化が実現できる。また,副次的な効果として,インタリーブ装置と他のモジュールが,外部メモリのインターフェースを共有している場合,上述のインタリーブ装置10がデータ転送をバースト的に行うことで,インターフェースを占有する時間が短くなる。そのため,上述の他のモジュールが外部メモリのインターフェースへアクセスしやすくなるという効果もある。なお,本実施形態に係る上述のインタリーブ装置10は,インタリーブ処理に適用する場合について説明した。上述のインタリーブ装置10はデインタリーブ処理に適用することもできる。デインタリーブ処理に適用する場合,第1のメモリ制御手段30と,第2のメモリ制御手段60と,バースト転送制御手段80と,のそれぞれ動作や,第3のメモリ90のメモリ領域の使用方法をインタリーブ処理とは逆の処理を行うように変更することによって実現できる。なお,本実施形態に係るインタリーブ装置は,上述のパラメータN=3,M=4,L0=0,L1=1,L2=2のみに適用されるものではない。即ち非特許文献1の地上デジタルテレビジョン放送の時間インタリーブ処理や時間デインタリーブ処理,また,他の同様のインタリーブ処理やデインタリーブ処理を必要とするディジタル通信にも応用することができる。以上のように,本実施形態に係るインタリーブ装置は,インタリーブの特徴を利用してバースト長BL分のデータをまとめて扱うことにより,外部メモリへの書き込みや外部メモリからの読み出しを行う際にバースト転送ができる。従って,インタリーブ処理に於けるデータ転送速度低下を防ぐことができ、処理の高速化を図ることができる。第3の実施形態次に、本発明を実施するための第3の実施形態について説明する。図11は第3の実施形態に係るインタリーブ装置の構成図である。本実施形態のインタリーブ装置1100は、データを一時的に格納するメモリ1101と、前記メモリへデータを書き込む書込手段1102と、前記メモリに格納されたデータを読み出す読出手段1103と、を有する。本実施形態のインタリーブ装置1100の前記書込手段は、データをメモリに書き込む際に、所定の個数の前記データをグループ分けし、同じ前記グループに属する前記個数の前記データについて格納されるアドレスが連続するように予め前記データを並べ替える。更に前記読出手段は、アドレスが連続して格納された前記個数の前記グループに属する前記データを、前記グループ毎に異なる遅延時間後に読み出した後に、所定のインタリーブ処理されたデータの順序となるように前記データを並べ替える。本実施形態によれば、以下の効果を奏する。即ちメモリを用いてインタリーブを行う際の速度低下を防ぐことのできるインタリーブ装置およびインタリーブ手法を提供することができる。"