"差動対となる第1および第2のP型MISFETと、ドレインが前記第1および第2のP型MISFETの共通ソースノードに接続され、ソースに第4電圧が印加される第3のP型MISFETと、ドレインが前記第1のP型MISFETのドレインに接続され、ソースに前記第4電圧よりも低い第1電圧が印加される第1のN型MISFETと、ドレインが前記第2のP型MISFETのドレインおよび前記第1のN型MISFETのゲートに共通接続され、ソースに前記第1電圧が印加される第2のN型MISFETと、前記第2のN型MISFETのドレインと前記第3のP型MISFETのゲートの間に接続される第1スイッチと、前記第4電圧と前記第3のP型MISFETのゲートの間に接続され、オンオフが前記第1スイッチと相補等に制御される第2スイッチとを備え、前記第1のP型MISFETのゲートには、前記第1電圧より高い第2電圧と前記第2電圧より高く前記第4電圧より低い第3電圧の間で振幅する第1信号が入力され、前記第2のP型MISFETのゲートには、前記第2電圧と前記第3電圧の間の固定電圧レベルを持つ参照電圧が入力されることを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、さらに、オンオフが前記第1スイッチと相補等に制御され、オンに駆動された際に前記第1のN型MISFETのドレインを前記第1電圧に固定する第3スイッチと、前記第1のN型MISFETのドレインからの信号を入力として前記第1電圧と前記第4電圧の間で振幅する第2信号を出力するバッファ回路とを有することを特徴とする半導体集積回路装置。請求項2記載の半導体集積回路装置において、前記半導体集積回路装置は、前記第1信号を受けて前記第2信号を出力する第1回路と、前記第2信号を受けて、前記第1電圧と前記第1電圧よりも高く前記第4電圧よりも低い第5電圧の間で振幅する第3信号を出力するレベルコンバータとを備えた入力回路を有し、前記第1回路は、前記第1~第3のP型MISFETと、前記第1および第2のN型MISFETと、前記第1~第3スイッチと、前記バッファ回路とを備えることを特徴とする半導体集積回路装置。ところで、前記のような技術について、本発明者が検討した結果、以下のようなことが明らかとなった。現在主流のSoCSystem-on-a-Chip用LSIは、CPUなどの論理回路を構成するトランジスタへの供給電圧であるコア電圧例えば1.2Vと、外部機器と合わせるためのI/O電圧例えば3.3Vで動作させることを前提として、MISFETのゲート絶縁膜厚を2種類として設計される。このような設計上の境界条件の下で1.8VのI/Oを設計する場合、上記3.3V用のMISFETを用いて1.8V動作させることが考えられる。この場合、MISFETの飽和電流Idsがゲート電圧Vgとしきい値電圧Vthの差の2乗に比例するIds∝Vg-Vth2という、いわゆるMISFETの電流-電圧関係から明らかなように、3.3V動作時の飽和電流と1.8V動作時の飽和電流には、Vth=0.7Vと仮定する場合に、約6倍程度の差が生じ、遅延時間Tpdに換算すると、遅延時間が電源電圧Vとゲート容量Cの積をIdsで除した商Tpd≒C×V/Idsであることから、およそ3倍程度遅くなることがわかる。したがって、3.3V用のトランジスタを用いて1.8Vでの高速動作は難しい。1.8V動作を高速化するために、3.3V用のMISFETを、インプラ工程の追加による低いしきい値のMISFETを用いて設計することも考えられるが、低いしきい値MISFETをレベル変換回路からプリバッファ、メインバッファに到る、低電力用I/O回路全体に使用するとリーク電流量が増大し、携帯機器で必須となる低電力性が失われてしまうデメリットが発生する。また、1.2Vで動作する論理回路用のMISFETを用いて1.8V動作のI/Oを設計する方法も考えられる。これは特許文献1に記載される例がある。この文献の場合、1.8Vデバイスを用いて2.5VのI/Oを構成することが開示されている。MISFETにかかる最大印加電圧を緩和する耐圧緩和技術を利用する。しかし、このような例を応用し、1.2V用のMISFETにて1.8VのI/O回路を構築する場合、1.2V用のMISFETはいわゆるスケーリング則により一般的にしきい値が低く設定せざるを得ないため、リーク電流の増大という課題がある。さらに、静電破壊に対する対策ESD対策も新規に実施しなくてはならず、追加の工数及びコストがかかってしまう。上記の例は、LSIの製造プロセス及びマスク枚数に対して打撃の少ない方法であるが、この点を意識しなくても良い場合は、ゲート絶縁膜厚の異なる複数のMISFETを用いて構成する方法もある。1.8Vで電流が多くとれるようなゲート絶縁膜厚にて設計されたMISFETを使用すると、MISFETのオン電流は、ゲート絶縁膜厚の逆数に比例する関係があるため、このような特別のMISFETを追加できれば高速化が達成できる。この場合、リーク電流は問題とならないが、ゲート絶縁膜厚を3種類作成するために、製造プロセスの複雑化とマスク枚数の増大や品質管理の工数増大は避けられず、製造コストが増加してしまう。携帯機器をはじめとする民生機器は、競合他社との競争に勝ち抜くために、コスト意識が高い製品である。したがって、SoC用のLSIを製造する際のデバイス種類を絞り、使用するマスク数を削減させ、プロセスステップを簡易化することが望まれている。したがって、携帯機器向けのI/O回路としては、低コストな1.8V高速I/Oを3.3V用のトランジスタを用いて設計することが課題である。そこで、本発明の目的は、低コストで低電圧高速動作が可能なI/O回路を備えた半導体集積回路装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明では、I/O回路でI/O電圧vccが低電圧化した場合に、速度劣化を引き起こす部分が、レベル変換部と、メインの大型バッファを駆動するためのプリバッファ部分であることに着目し、この部分の回路に高電圧を印加することで前記課題である低コストで低電圧高速動作I/Oを実現させる。すなわち、本発明による半導体集積回路装置は、第1の電源電圧で動作する回路と、前記第1の電源電圧より高い第2の電源電圧で動作する出力回路を有する半導体集積回路装置であって、前記第1の電源電圧で動作する回路から前記第2の電源電圧で動作する出力回路への信号伝達に際し、前記第2の電源電圧より高い第3の電源電圧へ信号電圧振幅を一度増幅し、その後、前記第2の電源電圧の振幅を持った信号に変換する手段を有することを特徴とするものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。すなわち、I/O回路を備えた半導体集積回路装置において、低コストで低電圧高速動作が可能となる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。図1は本発明の一実施の形態による半導体集積回路装置の主たる構成を示す図である。本実施の形態は、LSI半導体集積回路装置内部の論理回路からLSI外部へ信号を送出するための出力バッファにおいて、まず、インターフェース部に使用される電源電圧よりも高い電圧振幅の信号に変換し、その後、インターフェース用電源電圧振幅に変換することが特徴である。図1には、LSI内部のCPUなどの論理回路ロジック部LGCで使用する電源vdd例えば1.2V、第1の電源電圧と、標準インターフェース用電源vcc例えば3.3V、第3の電源電圧と、低電圧インターフェース用電源vcc_18例えば1.8V、第2の電源電圧が供給されたLSIを示した。1.8Vのインターフェース信号がLSIへ入力され、その信号が内部の論理で処理されてLSIから出力される経路をブロック図で示してある。入力パッドPAD_Iから入力された信号は、入力バッファIBFを経由してI/O入出力電圧1.8Vから論理回路の電源vddへの信号レベル変換回路レベルダウンコンバータLDCを介して内部の論理回路LGCへ伝達される。一方、論理回路LGCから外部への信号は、論理回路の電源電圧vddからI/O用の電源vcc_18に信号レベルを変換する必要がある。その際、本実施の形態の特徴は、いったん、レベルアップコンバータLUCで、より高電圧であるvccレベルに信号振幅を増幅し、その後、その信号をプリバッファPBFで増幅し、最終段のメインバッファMBFにてインターフェース電圧vcc_18に変換して送出することである。これにより動作速度の劣化を生じていたレベル変換部とプリバッファ部を高速に動作させることができるため、高耐圧MISFETを用いながらも低電圧で高速動作が可能となる。ここで使用するレベル変換回路は、例えば、特許文献2に記載のレベル変換回路を使用すれば実現できる。また、レベルアップコンバータLUCを低電圧vcc_18用I/Oと高電圧vcc用I/Oで共用できることは、レベル変換回路の再設計が不要となるため、設計工数が削減できる効果もある。特許文献2に記載のレベルアップコンバータはより低電圧1V以下の信号振幅を高電圧3.3V振幅へ高速に変換させる回路であり、構造が多少複雑であるため、レベルアップコンバータをすべてのI/O回路入出力回路で共用できれば設計コストが削減できる効果がある。ところで、本実施の形態は、信号振幅をvdd電源レベルからvcc_18電源レベルへ変換する際に、途中、レベル変換飽回路及びプリバッファにて信号振幅を昇圧して駆動させるため、消費電力の増加が懸念される。しかし、一般的なI/O回路では、そのI/O回路が駆動する負荷が、内部のトランジスタのゲート容量などに比べて桁違いに大きいため問題にならない。例えば、仕様で外部の出力負荷CLが15pFと非常に大きなものが規定されている。一方、I/O回路のゲートは高々100μm程度であり、その容量は数百fF程度である。したがって、消費電力は最終段のメインバッファMBFにより負荷容量CLを充放電する電力が支配的であり、レベルアップコンバータLUC及びプリバッファPBFで消費される電力は無視できるレベルであることが分かる。また、リーク電流に関しても無視できるレベルにある。それは、リーク電流はドレインソース間電圧に比例する傾向があるため1.8V印加時に比べて増大するが、もともと、高耐圧MISFETはしきい値が高めに設定されているため、SoCチップ全体のリーク電流を考慮した場合に無視できる量になるからである。さらに、本実施の形態は、低電圧用のI/O回路と高電圧用のI/O回路で、レベルアップコンバータとプリバッファを共用するため、I/O回路の特性を決めるレベルアップコンバータとプリバッファの構成がほぼ最終段の電圧に依存せず決められることにある。そのため、特性の粗調整及びある程度の微調整を1種類の電圧仕様例えば高電圧の3.3Vの場合、これからのマージンとして、例えば10減を見込んだ電圧値である3Vのみで実施できる。そのため、安定した性能を短TATかつ低コストで実現できる効果もある。したがって、本実施の形態による半導体集積回路装置によれば、レベル変換部とプリバッファ部を高電圧駆動することで、1.8VI/Oの動作速度が高速化できる。また、レベル変換部とプリバッファ部が、3.3VI/Oと1.8VI/Oとで共通化でき、さらに印加電圧を共通の3.3Vとすれば、部品の共通化とセル特性の抽出が容易となる。図1において、入力回路の接地電位と出力回路のレベル変換回路の接地電位が内部の論理回路と同じvssにしている。その理由は、出力回路のメインバッファMBFが非常に大きなトランジスタで構成されるため、そのトランジスタがオンオフすることで出力回路のプリバッファPBFとメインバッファMBFの接地電位vsscには大きなノイズが載る恐れがある。入力回路やレベル変換回路はこのようなノイズを取り込まないようにしておくと、動作速度の劣化や信号品質の向上などの効果がある。なお、このような状況が起こりえない製品がある場合には、入力回路やレベル変換回路にもI/O用の接地電位vsscを用いて設計することも可能である。次に、出力側のI/O回路OIOCの構成について述べる。図2は出力側のI/O回路OIOCの構成を示したものである。図2aは出力側のI/O回路OIOCの概略であり、図2bはそのトランジスタの各端子の電源を示したものである。まず図2aを用いて出力側のI/O回路OIOCの概略を説明する。レベルアップコンバータLUCは信号振幅を増加させる機能を持った回路であり、内部の論理回路で使用するvdd電源と高電位であるvcc電源とを印加して動作させる。プリバッファPBFは高電圧vccで駆動する。最終段のメインバッファMBFはインターフェース電源であるvcc_18電源で駆動される。図2には、このメインバッファMBFの構成として、P型MISFETの基板端子がvccに、ソース端子をvcc_18に接続された例を示した。また、そのP型MISFETのしきい値電圧を小さく設定した場合を記した。ここでは図示しないが、メインバッファMBFのP型MISFETとして、しきい値電圧の小さいMISFETを用いずに構成する場合は、ゲート幅Wを大きくとることによって、このP型MISFETの駆動電流を確保するようにすればよい。しかし、一般的なプロセスにおいてはミックスドシグナルを扱うアナログ用のトランジスタが設定される場合が多く、その多くの場合で、そのトランジスタはしきい値電圧の小さいMISFETで構成される。そのため、このようなMISFETを用いるとプロセスステップ数とマスク枚数を増やすことなく高速な低電圧I/O回路が実現できるため、ここでは主に、その実施形態を説明する。図2bは、図2aで示したプリバッファPBFとメインバッファMBFの回路図である。一般的に、I/O回路はイネーブル信号や駆動倍力切り替え信号などがあり複雑であるが、ここでは最もシンプルな増幅回路としてのインバータで説明する。インバータ以外の複雑な機能を持ったI/O回路にも本実施の形態は適用できる。プリバッファPBFはvcc印加を想定したMISFETで構成されており、そのしきい値電圧もvccが供給される回路の標準的なもので設計されている。一方、メインバッファMBFのN型MISFETはプリバッファと同様のMISFETを用いるが、P型MISFETはMISFETのチャネルのインプラントを変更し、いわゆるMISFETのしきい値電圧を小さくしたMISFETを用いる。このP型MISFETは基板電極VBの電位がvccであり、ソース電極VSがvcc_18であるため、基板バイアス効果が発生する。また、この前段のプリバッファPBFは動作電圧がvccであるため、その出力はハイ出力状態がvccレベルとなる。したがって、メインバッファMBFのP型MISFETがオフする条件P型MISFETのゲート電圧がvccの場合においては、基板バイアス効果とともにいわゆるネガティブゲート電圧効果ここではP型MISFETなので、ゲート電圧がソース電圧より高い値であるため強くオフすると相乗して低リーク化が可能である。図3は、図2に示した出力側のI/O回路の動作波形図である。内部の論理回路LGCからの出力ノードnd1はvdd電圧の振幅を有し、時刻T1でロウレベルvssレベルからハイレベルvddレベルへ遷移する場合を説明する。以後、ここでの遷移の定義は、信号が振幅の半値を横切る時刻とする。ノードnd1はその後レベルアップコンバータLUCに入力され、そこで信号振幅をvccレベルに変換される。レベルアップ回路の遅延時間があるので、レベルアップ回路の出力ノードnd2は時刻T2でロウレベルvsscレベルからハイレベルvccレベルへ遷移する。この例は、バッファ型のレベルアップコンバータを想定したため、ノードnd1とノードnd2の論理が一致しているが、インバータ型のレベルアップコンバータを用いる場合は、論理が反転することを除けば同じような信号レベル変換が実施される。その後、ノードnd2はプリバッファPBFへ入力され、メインバッファMBFを駆動するのに十分な駆動力まで駆動力の増幅がなされる。プリバッファPBFもvcc電源で動作させるため、プリバッファPBFの出力ノードnd3の信号振幅はノードnd2と同じvcc電源の振幅である。この例ではプリバッファPBFの遅延量を考慮して時刻T3でロウレベルvsscレベルからハイレベルvccレベルへ遷移する場合を示した。その後、ノードnd3はメインバッファMBFに入力され、メインバッファMBFは出力パッドPAD_Oを通じて外部の高負荷を駆動する。メインバッファMBFはvcc_18電源で駆動されるため、出力ノードnd4の振幅はvcc_18電源の振幅となる。また、この例では外部の負荷が大きいためメインバッファMBFの出力波形が鈍っている様子を示し、時刻T4でロウレベルvsscレベルからハイレベルvcc_18レベルへ変化する例を示した。次に、時刻T5でハイレベルvddレベルからロウレベルvssレベルへ遷移する場合を説明する。ノードnd1はその後レベルアップコンバータLUCに入力され、そこで信号振幅をvccレベルに変換される。レベルアップ回路の遅延時間があるので、レベルアップ回路の出力ノードnd2は時刻T6でハイレベルvccレベルからロウレベルvsscレベルへ遷移する。この例はバッファ型のレベルアップコンバータを想定したため、ノードnd1とノードnd2の論理が一致しているが、インバータ型のレベルアップコンバータを用いる場合は、論理が反転することを除けば同じような信号レベル変換が実施される。その後、ノードnd2はプリバッファPBFへ入力され、メインバッファMBFを駆動するのに十分な駆動力まで駆動力の増幅がなされる。プリバッファPBFもvcc電源で動作させるため、プリバッファPBFの出力ノードnd3の信号振幅はノードnd2と同じvcc電源の振幅である。この例ではプリバッファPBFの遅延量を考慮して時刻T7でハイレベルvccレベルからロウレベルvsscレベルへ遷移する場合を示した。その後、ノードnd3はメインバッファMBFに入力され、メインバッファMBFは出力パッドPAD_Oを通じて外部の高負荷を駆動する。メインバッファMBFはvcc_18電源で駆動されるため、出力ノードnd4の振幅はvcc_18電源の振幅となる。また、この例では外部の負荷が大きいためメインバッファMBFの出力は鈍った例を示し、時刻T8でハイレベルvcc_18レベルからロウレベルvsscレベルへ変化する例を示した。図4は、本実施の形態で使用するMISFETの例をその断面図と共に示したものである。ここで、VGはゲート電極、VDはドレイン電極、VSはソース電極、VBは基板電極を示す。この図には、ゲート電極のシンボルが線分で示された、ゲート絶縁膜厚の薄いMISFETと、ゲート電極が四角いボックスで示されたゲート絶縁膜厚の厚いMISFETを、N型とP型、しきい値電圧の大小で分類して表示した。内部の論理回路で使用されるMISFETのゲート絶縁膜厚は、例えば2nm程度の厚さで設計されるのに対し、I/O回路で用いられるゲート絶縁膜厚の厚いMISFETは、内部論理回路のMISFETのSゲート絶縁膜厚よりも厚く、例えば6~7nm程度の厚さで設計されている。TNS-NMISFETは内部の論理回路で用いられる薄膜標準しきい値電圧N型MISFETで、TNS-PMISFETは薄膜標準しきい値電圧P型MISFETである。TNL-NMISFETは内部の論理回路で用いられる薄膜低しきい値電圧N型MISFETで、TNL-PMISFETは薄膜低しきい値電圧P型MISFETである。TCS-NMISFETはI/O回路で用いられる厚膜標準しきい値電圧N型MISFETで、TCS-PMISFETは厚膜標準しきい値電圧P型MISFETである。TCL-NMISFETはI/O回路で用いられる厚膜低しきい値N型MISFETで、TCL-PMISFETは厚膜低しきい値P型MISFETである。これらのトランジスタは、P型半導体基板P-sub上に深いNウエルDNWを作りこみ、その上にP型MISFETを構成するためのNウエルNWとN型MISFETを構成するためのPウエルPWを作りこんだ、いわゆる、3重ウエル構成の場合について説明しているが、この深いNウエルDNWを用いないで、NウエルNW、PウエルPWのみの2重ウエル構成も可能である。低しきい値電圧MISFETはトランジスタのチャネル部に追加インプラを打ち込みMISFETのしきい値電圧を小さくしている。N型拡散層NLはN型MISFETの拡散層インプラ領域及びP型MISFETの基板給電用拡散層インプラ領域であり、P型拡散層PLはP型MISFETの拡散層インプラ領域及びN型MISFETの基板給電用拡散層インプラ領域である。図5に、I/O回路のレイアウト例を示した。このレイアウト例は、図2に記載の出力側のI/O回路を想定しており、レイアウト領域を大きく4つの領域に分けて示した。ここでは、レイアウトの平面概念図を下部に、図中に示したA-A’間の断面図を上部に示した。図5には簡略化のため、各領域に2つのセルが背中合わせにレイアウトされている例N型MISFETとP型MISFETの組が2組で構成されている例を示した。実際のレイアウトは縦方向及び横方向の制約から各領域の大きさを決めればよく、ここに示した以外の組数で実現されてもよい。第1の領域AREA1は、内部のロジック回路の供給電源であるvddが印加された領域であり、vddとvssの電源が供給されている。第2の領域AREA2はvccが印加される領域であり、vcc電源とvssc電源が印加される。第3の領域AREA3はvcc_18が印加される領域であり、vcc_18とvsscが印加される。第4の領域AREA4は、第1の領域と第2及び第3の領域とを電気的に分離するためのウエル分離領域である。この第4の領域は、2重ウエル構造を用いる場合は面積を小さくすることが出来る。第2及び第3の領域のグランドレベル電源vsscが第1の領域のグランドレベル電源vssと同一とする場合、深いNウエルDNWを設けなくてもLSIを構成することが可能である。vccとvddの基板の分離はPウエルPWのみで実施可能なため、ウエル分離領域は不要となる。しかし、深いNウエルDNWはノイズ分離に有効なため、第1の領域と、電源ノイズの最も激しい第2及び第3の領域の電源を分離することはノイズ耐性が向上するなどの効果がある。第1の領域は、I/O回路の制御論理やレベルアップコンバータとレベルダウンコンバータのvdd印加部がレイアウトされる。第2の領域はレベルアップコンバータのvcc印加部とプリバッファがレイアウトされる。第3の領域はレベルダウンコンバータのvcc_18印加部とメインバッファとESD保護素子がレイアウトされる。vcc_18が印加される第3の領域AREA3は、メインバッファMBFのP型MISFETの電源と基板電源が異なるため、第2の領域AREA2とレイアウトが一部異なる。この例では、セル内の電源配線をメタル第1層で実施することを念頭に置いたため、vcc電源1本とvcc_18電源2本でレイアウトした例を示した。vcc電源はP型MISFETの基板にのみ供給するため、電流供給量はvcc_18に比べて少なくてよいため、このレイアウトでは細いメタル配線で十分である。続いて、断面構造を説明する。図5の上部には、図中に示したA-A’間の断面を模式的に示した。ここに示したのは、いわゆる3重ウエル構造の場合であり、P型半導体基板P-sub上に深いNウエルDNWを作り、その上にP型MISFET用のNウエルNWとN型MISFET用のPウエルPWを作ることで、MISFETを構成する。内部の論理回路用トランジスタはゲート絶縁膜の薄いMISFETで構成され、このMISFETはポリシリコンpoly12をゲート電極として構成される。I/O用のゲート絶縁膜厚の厚いMISFETで構成され、このMISFETはポリシリコンpoly33をゲート電極として構成される。各トランジスタの基板とソースへの給電はメタル第1層M1を用いて実施され、基板及びソースへはメタル第1層M1からコンタクトCTを通じて給電される。ここでは、基板への給電のみを図示したが、MISFETのソース電極への給電も当業者に周知の方法で給電すればよい。図6は、図5記載のレイアウトの変形例であり、電源配線に2層のメタル配線を使用できる場合の実施形態である。図中のB-B’間の断面も合わせて図示した。図5と同様にメタル第1層M1で電源配線が実施されるが、そのほかにメタル第0層M0を用いて電源が強化される。このように、2層の電源配線を用いると、メタル第0層M0の配線で基板給電を実施し、メタル第1層M1の配線でMISFETのソースに給電することが可能となり、面積削減効果や配線自由度の向上などの効果がある。図6に示した例では、メインバッファMBFのP型MISFETの基板とソース電極を異なる配線層で配線していることを示している。図6からも明らかなように、このレイアウトは、各セルにはメタル第1層の電源が2本で済むことである。vcc_18が印加される部分は断面図に示したように、vcc_18とvcc電源を分離させるためにメタル第1層M1とメタル第0層M0間のコンタクトCTがないことである。その他の電源はメタル第1層M1とメタル第0層M0間をコンタクトCTで結線する。このようなレイアウトを実施することで、メタル第1層M1の配線自由度が高まり、レイアウトが容易化するという効果がある。図7は、本発明の別の実施形態を示す図である。図2と同様に、出力側のI/O回路を示したものである。図7aは出力側のI/O回路の概略であり、図7bはそのトランジスタの各端子の電源を示した。まず、図7aを用いて出力側のI/O回路の概略を説明する。レベルアップコンバータLUCは信号振幅を増加させる機能を持った回路であり、内部の論理回路で使用するvdd電源と高電位であるvcc電源とを印加して動作させる。プリバッファPBFは高電圧vccで駆動する。最終段のメインバッファMBFはインターフェース電源であるvcc_18電源で駆動される。図7には、図2と異なり、メインバッファの構成として、P型MISFETの基板電極VBがvcc_18に接続され、そのP型MISFETを標準しきい値電圧のMISFETで構成した場合を記した。図7bは、図7aで示したプリバッファPBFとメインバッファMBFの構成を示したものである。一般的にI/O回路はイネーブル信号や駆動倍力切り替え信号などがあり複雑であるが、ここでは最もシンプルな増幅回路としてのインバータ回路で説明する。インバータ以外の複雑な機能を持ったI/O回路にも本実施の形態は適用できる。プリバッファPBFはvcc印加を想定したMISFETで構成されており、そのしきい値電圧もvccを供給される回路の標準的なもので設計されている。一方、メインバッファMBFのN型MISFETはプリバッファPBFと同様のMISFETを用いる。このP型MISFETは基板電極の電位がvcc_18であり、ソース電極VSがvcc_18であるため、このP型MISFETがオフする条件P型MISFETのゲート電圧がvccの場合においては、ネガティブゲート電圧効果で低リーク化が可能である。図8は、メインバッファMBFの別の実施形態である。ここでは、図7に示したメインバッファのP型MISFETにしきい値電圧の小さいMISFETを用いることが特徴である。これにより、P型MISFETの駆動力が高まるため、出力ノードのプルアップが高速になり、結果として出力側のI/O回路の高速化が出来る効果がある。また、ここには図示しないが、MISFETのゲート長LGを短くすることも高速化のためには効果がある。MISFETの電流はゲート長の逆数にほぼ比例するためである。図9は、図7の構成のレイアウト例である。このレイアウト例は、図7に記載の出力側のI/O回路を想定しており、レイアウト領域を大きく5つの領域に分けて示した。レイアウトの平面概念図を下部に、図中に示したC-C’間の断面図を上部に示した。図9には簡略化のため、各領域に2つのセルが背中合わせにレイアウトされている例N型MISFETとP型MISFETの組が2組で構成されている例を示した。実際のレイアウトは縦方向及び横方向の制約から各領域の大きさを決めればよく、ここに示した以外の組数で実現されてもよい。これら5つの領域はMISFETの基板電源によって分けられる。第1の領域AREA1は、内部のロジック回路の供給電源であるvddが印加された領域であり、vddとvssの電源が供給されている。第2の領域AREA2はvccが印加される領域であり、vcc電源とvssC電源が印加される。第3の領域AREA3はvcc_18が印加される領域であり、vcc_18とvsscが印加される。第4の領域AREA4は、第1の領域と第2及び第3の領域とを電気的に分離するためのウエル分離領域である。第5の領域AREA5は、第2の領域と第3の領域とを電気的に分離するためのウエル分離領域である。なぜなら、メインバッファMBFのP型MISFETの基板電位とプリバッファPBF及びレベルアップコンバータLUCのP型MISFETの基板電位が異なるため、メインバッファMBFとプリバッファPBF間で基板の絶縁が必要となるからである。この第4及び第5の領域は、2重ウエル構造を用いる場合は面積を小さくすることが出来る。第5領域は深いNウエルDNWを設定しない場合はvccとvcc_18の基板分離に際してPウエルPWのみで実施できるため、深いNウエルDNWの分離が必要ないからである。この深いNウエルDNWは第2及び第3の領域のグランドレベル電源vsscが第1の領域のグランドレベル電源vssと同一とする場合には設定しなくてもよい。しかし、深いNウエルDNWはノイズ分離に有効なため、第1の領域と、電源ノイズの最も激しい第2及び第3の領域の電源を分離することはノイズ耐性が向上するなどの効果がある。ここでは、電源配線をメタル第1層M1で配線する場合を示しているが、例えば図6に示したように、メタル第0層M0とメタル第1層M1とを用いた2層以上のメタル配線層を用いて配線することも可能である。この場合レイアウト容易化や小面積化などの効果がある。図10は、本発明を用いるようなLSIの電源構成電源割り付けを示した図である。図10には、vdd電源とvcc1電源とvcc2電源とvcc_18電源とで構成された例を示した。vdd電源は例えば1.2Vであり、vcc1は例えば2.5Vであり、vcc2は例えば3.3Vであり、vcc_18は例えば1.8Vである。なお接地レベル電源は省略した。図10aは、SDRAMへの入出力回路SDRAMIFにvcc2とvcc_18を給電した図、図10bは、SDRAMへの入出力回路SDRAMIFにvcc1とvcc_18を給電した図を示す。前記図1に示した入力バッファIBF、プリバッファPBF、メインバッファMBFなどは、入出力回路SDRAMIFの中に設けられる。まず、vdd電源を用いる回路ブロックは、CPUなどの論理部Logicとオンチップの記憶素子であるSRAMが挙げられる。これらは複数集積される構成であっても良い。また、ここには図示しないが、これらの回路は異なる電源電圧例えばvdd2=0.9Vなどで動作させても構成するMISFETの耐圧以下であれば良い。vcc1はアナログ回路ANLGやオフチップの記憶素子であるフラッシュメモリなどへの入出力回路IFC1,IFC2などで構成される。vcc2電源が供給されるのは、チップがスタンバイ状態に入り、例えばvddが印加される回路ブロックがチップの外あるいはオンチップの電源スイッチで遮断された場合にもチップの制御を実施するスタンバイ回路STBYCやオンチップの電源遮断スイッチの制御回路PSWC1,PSWC2などである。vcc_18電源を用いるのは外部の記憶素子であるSDRAMへの入出力回路SDRAMIFである。このSDRAMIFにはvcc_18よりも高い電圧が供給される。図10aでは最も高い電圧であるvcc2を用いている。仕様によっては、図10bに示すように、vcc1を用いてもvcc2と比較して遅くはなるが、それでも高速化の効果がある。多くの場合で、アナログ回路ANLG、フラッシュメモリなどへの入出力回路IFC1,IFC2、スタンバイ回路STBYC、電源遮断スイッチの制御回路PSWC1,PSWC2、SDRAMへの入出力回路SDRAMIFを構成するMISFETは、ゲート絶縁膜の厚いMISFETで構成される。また、そのゲート絶縁膜厚の設計値は同じである。これは、製造コストを削減するという効果がある。図11は、LSIのI/O回路及び電源端子の結線を示す概念図である。図11は、LSIチップの上面から電源をとるボールグリッド型電源配線を示した図である。製造プロセスの微細化に伴い、LSI内部の電源供給はチップの上部から直接ボンディングして電圧降下を避ける方法が主流になりつつある。その際、低電圧で駆動する1.8VI/Oの近傍に、チップ上部からvcc_18とvssc及びvcc電源を配置すれば、電源供給能力も最も効果があり、しかも、レイアウトが容易になるという効果がある。図11では、vssとvddがほぼ均等になるようにボールグリッドの配置を実施したが、LSIによっては電力消費に偏りがある場合もあるので、その場合は、最も電流を消費する回路ブロック上に多くの電源がとれるように電源用ボールグリッドを配置すればよい。図12は、I/O回路の別の実施形態である。ここでは、3種類のI/O回路が記載されている。簡単のため、内部の論理回路CLGCからチップ外部への出力系のみ記載した。各I/O回路は、最も低電圧例えば1.8Vで動作させるI/O回路IO18Cと最も高い電圧例えば3.3Vで動作させるI/O回路IO33Cとこれらの回路の中間電圧例えば2.5Vで動作させるI/O回路IO25Cで構成される。I/O回路IO33Cは、動作電圧としてvddとvcc及びそれらの接地レベルであるvss、vsscとで構成される。また、外部からの静電気などからLSI内部を保護する保護素子ESD1を有する。I/O回路IO25Cは、動作電圧としてvddとvcc_25とvcc及びそれらの接地レベルであるvss、vsscとで構成される。また、外部からの静電気などからLSI内部を保護する保護素子ESD1を有する。I/O回路IO18Cは、動作電圧としてvddとvcc_18とvcc及びそれらの接地レベルであるvss、vsscとで構成される。また、外部からの静電気などからLSI内部を保護する保護素子ESD1を有する。なお、前記図1に示したI/O回路がI/O回路IO18Cに該当する。これらのI/O回路を構成するMISFETは、vdd電源で動作するように設計されたゲート絶縁膜厚の薄いMISFETと、vcc電源で動作するように設計されたゲート絶縁膜厚の厚いMISFETとの2種類で構成される。保護素子ESD1はすべて同じ回路で構成されており、能動素子としてはvccで動作できるMISFETなどが使用される。このような回路を採用することで、保護素子の共通化が可能であり、設計コストが削減できるという効果がある。図13は、図12の変形例であり、I/O回路の別の実施形態である。ここでは3種類のI/O回路が記載されている。簡単のため、内部の論理回路CLGCからチップ外部への出力系のみ記載した。各I/O回路は、最も低電圧例えば1.8Vで動作させるI/O回路IO18C2と、最も高い電圧例えば3.3Vで動作させるI/O回路IO33C2と、これらの回路の中間電圧例えば2.5Vで動作させるI/O回路IO25C2とで構成される。I/O回路IO33C2は、動作電圧としてvddとvcc、vcc_25及びそれらの接地レベルであるvss、vsscとで構成される。この回路は図12に記載のIO33Cと異なり、構成されるMISFETがvcc_25電源で動作させることを前提に作成されてMISFETである。vcc_25で動作させるMISFETは、vccで動作させるMISFETよりゲート絶縁膜厚が薄いことが特徴である。したがって、vcc用のMISFETで構成した場合より低電圧例えば2.5Vで高速動作が可能である。ただし、このMISFETを、そのままvcc電源を印加させて動作させてしまうと、ゲート絶縁膜の耐圧を超えてしまうため、MISFETの破壊に繋がってしまう。また、外部からの静電気などからLSI内部を保護する保護素子ESD2を有する。このESD2はESD1と異なり能動素子としてvcc_25で動作させるMISFET等を用いる。ただし、このMISFETを、そのままvcc電圧を印加するとゲート絶縁膜の破壊が起きる。そのため、このESD2回路は最大印加電圧を抑えるための回路的な対策が必要である。I/O回路IO25C2は、動作電圧としてvddとvcc_25及びそれらの接地レベルであるvss、vsscとで構成される。この回路は図12に記載のIO25Cと同様であるが、vcc_25を印加するMISFETのゲート絶縁膜厚がIO25Cで使用されるMISFETに比べて薄い。また、外部からの静電気などからLSI内部を保護する保護素子ESD3を有する。このESD3はESD1と異なり能動素子としてvcc_25で動作させるMISFET等を用いる。I/O回路IO18Cは、動作電圧としてvddとvcc_18とvcc_25及びそれらの接地レベルであるvss、vsscとで構成される。この回路は図12に記載のI/O回路IO18Cと同様であるが、vcc_25及びvcc_18を印加するMISFETのゲート絶縁膜厚がI/O回路IO18Cで使用されるMISFETに比べて薄い。また、外部からの静電気などからLSI内部を保護する保護素子ESD3を有する。このESD3はESD1と異なり能動素子としてvcc_25で動作させるMISFET等を用いる。なお、前記図1に示したI/O回路がI/O回路IO18C2に該当する。これらのI/O回路を構成するMISFETはvdd電源で動作するように設計されたゲート絶縁膜厚の薄いMISFETと、vcc電源で動作するように設計された、ゲート絶縁膜厚の厚いMISFETの2種類で構成される。さらに、IO33C2の回路においては、vcc電源をvcc_25電源用に設計されたMISFETを用いる際にゲート絶縁膜の破壊を避ける必要がある。本回路を用いると、高耐圧MISFETとしてvcc_25電圧印加にて最適化されたMISFETを使用できるため、vcc_25電源を印加する回路も高速に動作させることが可能である。図14は、図13に示したI/O回路IO33C2の一実施の形態である。図14には、レベルアップコンバータLSCとプリバッファPBFとメインバッファMBFを示した。ここで使用するMISFETは、内部の論理回路で使用するゲート絶縁膜厚の薄いMISFETと、I/O用として、vcc_25電圧で最適化されたMISFETを用いることが特徴である。図14には、図4に示したMISFETの記号と同様の記号を用いて説明するが、ゲート絶縁膜厚の厚いMISFETの最大印加電圧はvcc_25とする。このMISFETを使用することで、vcc電源を印加することを念頭に設計された、ゲート絶縁膜厚のより厚いMISFETと比較してvcc_25電圧下での高速動作が可能である。ところで、このMISFETにはvcc電源を直接印加することは出来ない。それは、このMISFETのゲート絶縁膜厚がvccの印加に耐えうるだけの十分な厚さを有していないからである。そのため、vcc電源で動作させるためには、このMISFETへかかる最大印加電圧をvcc_25電圧以下に抑えなくてはならない。そこで、本実施の形態では、vcc動作を可能とさせるためのMISFETへの最大印加電圧をvcc_25に抑えるため、後述する耐圧緩和機構を設けている。まず、この回路の接続関係を説明する。レベルアップコンバータLUCの入力はLUC_Bにまず入力され、ここで、vdd電源とvss電源間の振幅を有する信号をvcc_25電源とvss電源間の振幅を有する信号に変換される。この回路は相補信号nd11とnd11bを出力する。これらの出力信号はLUC_Aに入力されて、ここでvcc電源とvdd電源の振幅を有する信号に変換される。LUC_Aの出力は信号nd12bである。LUC_AとLUC_Bの出力である、nd11とnd12は引き続きプリバッファPBFへ入力される。プリバッファPBFは図示したようにPBF_AとPBF_Bで構成される。PBF_Aは電源vddと電源vcc間を遷移する信号の駆動力を増幅し、PBF_Bは電源vsscと電源vcc_25間を遷移する信号の駆動力を増幅させる。プリバッファPBFの出力はPBF_Aからの信号nd16、PBF_Bからの信号nd15であり、それらはメインバッファMBFへ入力される。ここで、MN1,MN2,MN3,MN4,MN9,MN10,MN5,MP5はMISFETのしきい値電圧の小さいMISFETを用いる。それは、これらのMISFETが耐圧緩和用途に用いられるため、ゲートソース間電圧が小さいためである。動作速度が多少遅くなっても問題ない場合は、これらのMISFETを標準的なしきい値電圧を持ったMISFETにすることも可能である。その場合、製造プロセスが簡易化し低コスト化する効果がある。次に図14に示した回路の動作を説明する。入力信号iがハイレベルvddの場合を説明する。このとき、LUC_B内で、インバータINV1の出力はMISFETMN1,MN7,MP1,MP9に入力され、インバータINV1の出力信号を受けるインバータINV2の出力がMISFETMN2,MN8,MP2,MP10に入力される。その結果、nd11がロウレベルvssになるので、MP7がオンし、MP9がオンしているためnd11bがハイレベルvcc_25となる。nd11がロウレベルvss、nd11bがハイレベルvcc_25になると、LUC_A内で、MP3がオフ、MN9がオンし、MP4がオン、MN10がオフする。MP11がオフし、MN3がオンしているためnd12がロウレベルvddとなり、MP12がオンし、nd12bがハイレベルvccとなる。MP13とMP14は常にオンしている。このMISFETMP13,MP14は電流抑止用の目的で用いられるもので、信号レベル変換時にロウレベルへ高速に遷移させる目的がある。これらのMISFETがなくても所望の性能が出る場合は、MP13、MP14は用いずに構成できる。その場合小面積化の効果がある。以上によりレベル変換回路の動作は確定する。レベルアップコンバータLUCで信号振幅を変換された2つの信号はプリバッファPBFで最終段のメインバッファMBFを駆動するのに十分な駆動力までバッファリングされる。このとき、nd11はロウレベルであるためnd15はロウレベルvsscである。一方のnd12はハイレベルvccであるので、nd16はロウレベルvddとなる。これらプリバッファPBFからの出力はメインバッファMBFへ入力される。メインバッファMBF内では、nd15がロウレベルであるので、MN16はオフし、MP6はオンする。そのため、nd13はvcc_25電位となり、MN5のゲート電位がvcc_25電源であることからMN5もオフする。一方、nd16がロウレベルvddであるので、MP13はオンし、MN6はオフする。そのため、nd14はvcc電位となり、MP5のゲート電位がvddであることからMP5もオン状態である。したがって出力oはvccレベルになる。入力信号iがロウレベルvssの場合を説明する。このとき、LUC_B内で、インバータINV1の出力はMISFETMN1,MN7,MP1,MP9に入力され、インバータINV1の出力信号を受けるインバータINV2の出力がMISFETMN2,MN8,MP2,MP10に入力される。その結果、nd11bがロウレベルvssになるので、MP8がオンし、MP10がオンしているためnd11がハイレベルvcc_25となる。nd11bがロウレベルvss、nd11がハイレベルvcc_25になると、LUC_A内で、MP4がオフ、MN10がオンし、MP3がオン、MN9がオフする。その結果MP12がオフする。MN4がオンしているためnd12bがロウレベルvddとなり、その結果MP11がオンし、nd12がハイレベルvccとなる。このときMP13とMP14は常にオンしている。このMISFETMP13,MP14は電流抑止用の目的で用いられるもので、信号レベル変換時にロウレベルへ高速に遷移させる目的がある。これらのMISFETがなくても所望の性能が出る場合は、MP13、MP14は用いずに構成できる。その場合小面積化の効果がある。以上によりレベル変換回路の動作は確定する。レベルアップコンバータLUCで信号振幅を変換された2つの信号はプリバッファPBFで最終段のメインバッファMBFを駆動するのに十分な駆動力までバッファリングされる。このとき、nd11はハイレベルvcc_25であるため、nd15はハイレベルvcc_25である。一方のnd12はロウレベルvddであるので、nd16はハイレベルvccとなる。これらプリバッファPBFからの出力はメインバッファMBFへ入力される。メインバッファMBF内では、nd15がハイレベルであるので、MN16はオンし、MP6はオフする。そのため、nd13はvssc電位となり、MN5のゲート電位がvcc_25電源であることからMN5もオンする。一方、nd16がハイレベルvccであるので、MP13はオフし、MN6はオンする。そのため、nd14はvdd電位となり、MP5のゲート電位がvddであることからMP5もオフ状態である。したがって出力oはvsscレベルになる。図15に図14のI/O回路の主要ノードの動作波形図を示す。次に耐圧緩和について説明する。図14に示したMN1~6,MP1~6で示したMISFETが耐圧緩和機構を構成する。MN1のゲート電圧がロウレベルの場合、MP1がオンしてMN1のソース側はvddとなる。このときの電圧関係を見る。MN7に関しては、ゲート電圧がvss、ソース電圧がvss、ドレイン電圧がvddであるため、ゲート絶縁膜厚の薄いMISFETの最大印加電圧以内にある。MP1に関しては、ゲート電圧がvss、ソース電圧がvdd、ドレイン電圧がvddであるため、ゲート絶縁膜厚の薄いMISFETの最大印加電圧以内にある。MN1に関しては、ゲート電圧がvss、ソース電圧がvdd、ドレイン電圧がvcc_25であるため、ゲート絶縁膜厚の厚いMISFETの最大印加電圧以内にある。一方、MN1のゲート電圧がハイレベルvddの場合、MP1がオフしてMN1のソース側はvssとなる。このときの電圧関係を見る。MN7に関しては、ゲート電圧がvdd、ソース電圧がvss、ドレイン電圧がvssであるため、ゲート絶縁膜厚の薄いMISFETの最大印加電圧以内にある。MP1に関しては、ゲート電圧がvdd、ソース電圧がvdd、ドレイン電圧がvssであるため、ゲート絶縁膜厚の薄いMISFETの最大印加電圧以内にある。MN1に関しては、ゲート電圧がvdd、ソース電圧がvss、ドレイン電圧がvssであるため、ゲート絶縁膜厚の厚いMISFETの最大印加電圧以内にある。ここでは、MN7の最大印加電圧を上述のようにvdd以下に抑えることを目的としている。MN8、MN2、MP2についても同様な機能を有し、MN8の最大印加電圧をvdd以下に抑えられる。次に、LUC_Aを構成する耐圧緩和機構について説明する。nd11がロウレベルvssの場合について説明する。このときMN10に関しては、ゲート電圧がvss、ソース電圧がvdd、ドレイン電圧がvcc_25であるため、ゲート絶縁膜厚の厚いMISFETの最大印加電圧以内にある。MP4に関しては、ゲート電圧がvss、ソース電圧がvcc_25、ドレイン電圧がvcc_25であるため、ゲート絶縁膜厚の厚いMISFETの最大印加電圧以内にある。MN4に関しては、ゲート電圧がvcc_25、ソース電圧がvcc_25、ドレイン電圧がvccであるため、ゲート絶縁膜厚の厚いMISFETの最大印加電圧以内にある。nd11がハイレベルvcc_25の場合について説明する。MN10に関しては、ゲート電圧がvcc_25、ソース電圧がvdd、ドレイン電圧がvddであるため、ゲート絶縁膜厚の厚いMISFETの最大印加電圧以内にある。MP4に関しては、ゲート電圧がvcc_25、ソース電圧がvcc_25、ドレイン電圧がvddであるため、ゲート絶縁膜厚の厚いMISFETの最大印加電圧以内にある。MN4に関しては、ゲート電圧がvcc_25、ソース電圧がvdd、ドレイン電圧がvddであるため、ゲート絶縁膜厚の厚いMISFETの最大印加電圧以内にある。ここでは、MN10の最大印加電圧を上述のようにvcc-vcc_25以下に抑えることを目的としている。MN9、MN3、MP3についても同様な機能を有し、MN8の最大印加電圧をvcc-vcc_25以下に抑えられる。以上、高耐圧のMISFETを用いながら、そのMISFETの耐圧より低い電圧で高速に動作させるI/O回路について述べたが、動作速度が図1で示した実施形態よりも遅くなっても良い場合には、レベルアップコンバータを変更することも考えられる。図16は、vcc電源で動作させるMISFETを用いながらそれよりも低い電源vcc_18で動作させるための別の実施形態である。ここではレベルアップコンバータを示しており、プリバッファ及びメインバッファは従来と同様の回路を用いる。この場合は、電源を2種類配線する必要がないため、設計の複雑度を低く出来る効果がある。次に、この回路レベルアップコンバータを説明する。このレベルアップコンバータは、ゲート絶縁膜厚の薄いMISFETでMN21,MN22、MP21,MP22、とインバータINV21が構成され、それ以外の、MN23,MN24,MN25,MN26,MP23,MP24,MP25,MP26及びインバータINV22はvcc電源を印加可能なゲート絶縁膜厚の厚いMISFETで構成される。この回路は標準的なレベル変換回路と同様のクロスカップル型のレベル変換回路であるが、本実施例の特徴は、電流制御用のMP23,及びMP24がMP25、MP26よりも小さいしきい値電圧のMISFETで構成され、MN23、及びMN24がMN25、MN26よりもしきい値電圧の低いMISFETで構成されていることである。なお、MN25およびMN26は電源遮断時の状態保持や、安定動作のためのラッチとして機能する。このゲート絶縁膜厚の厚いMISFETはvcc例えば3.3Vで動作させることを前提に設計されているため、vcc_18例えば1.8Vで動作させる場合にMISFETの飽和電流が少なくなってしまう。レベルアップコンバータは、MN21,MN22のMISFETで電流を引き抜くことで信号振幅の変換を実現するため、例えば入力信号がロウからハイへ変換する最にMP23をオフする制御を実施することで高速に変換できる。そのため、レベル変換時のvcc_18電源への電流経路を制限する目的でMP23及びMP24は効果がある。しかし、もともとvccで動作させるように設計されたMISFETをvcc_18電源で動作させるため、入力iがハイレベルになったときに、MP23のドレインをvcc_18電源レベルに引き上げる際の駆動電流が少なくなり動作が遅くなってしまう。そこで、これらMP23,MP24のしきい値電圧を小さくすることで、vcc_18レベルへの引き上げを高速化させることが可能となる。それにより、動作電源電圧が低い場合においても、レベルアップコンバータの動作を高速化できる効果がある。MN25、MN26についても同様に、ゲート絶縁膜の厚いMISFETで構成することによる動作遅延を防ぐため、しきい値電圧を小さくしている。本実施例では、MN25およびMN26のソース側に電流制御を目的としたゲートにVCC18電源を印加したN型MISFETを用いている。このMISFETによりMN25およびMN26の駆動能力が制限されてレベル変換回路の拘束動作が可能となる。このMISFETのゲート長を長くすると実効的にしきい値が上がり電流抑制効果が大きくなる。このN型MISFETは必須ではなく、このN型MISFETが無くても所望の性能が満たされれば、このN型MISFETを省いて設計することも可能である。その場合、面積が小さくなるなどの効果がある。以下、本発明に係るインターフェースで使用する電源よりも高い電圧で駆動するI/O回路を、SSTLについて適用した例について説明する。図17は、1.8VのSSTL2規格の仕様を満たす入力回路の一実施の形態である。1.8VのSSTL2規格は入力信号が完全な0Vとvcc_18の間を遷移する、いわゆるフル振幅信号ではなく、基準電圧VREFとしてvcc_18の半分の電圧vcc18が1.8VであればVREF=0.9Vを振幅の中心とした、最大振幅が1.8V未満の振幅の信号で伝達される。本実施の形態の特徴は、入力に差動アンプSAを設け、その差動アンプSAの電源をvcc電源で駆動するということである。これにより、vcc電源の印加を前提としたトランジスタを用いても低電圧である1.8V振幅の信号を、高速かつ安定に増幅することが可能となり、後段へ品質の高い信号を伝達することが可能となる。差動アンプSAの出力はフル振幅の信号として入力バッファIBFに入力され、レベル変換回路を経て内部ロジックへ伝達される。なお、vdd電圧が低く、例えば1Vである場合は、VREFとしてvddを使用することもできる。この回路には、接地レベルをすべて内部の論理回路で使用している接地電源vssとしている。その理由は出力バッファで発生する大きな電源線上のノイズを入力回路側で遮断するためである。図18は、図17の差動アンプSAの回路例を示す図である。図18には、差動型増幅器を用いた差動アンプSAを示してある。この回路の特徴は、入力信号の電源レベルが1.8Vである場合に、その入力信号を受けるセンスアンプ回路の電源を1.8Vではなく3.3Vという高電圧で動かすことにより、3.3V用に最適化されたトランジスタを使用して高速かつ安定に動作する回路を提供できることである。この実施形態に示した差動アンプSAは、一般的な差動型オペアンプの例を示している。この回路の入力信号レベルと、VREFvcc_18/2=0.9Vの電圧レベルが低いため、P型MISFETにて電圧をセンスする方式をとっている。その理由は、ゲート電圧が1V程度と低いため、P型MISFETのソースドレイン間電圧及びソースゲート間電圧を3.3V化することで大きくすることで、いわゆるトランジスタの飽和領域で動作させるためである。この差動アンプSAは電流増幅型の増幅器という回路特性上、電圧レベルをセンスするために常に電流を流しておく必要がある。低電力化のためには、非動作時にこの電流を削減することが必要となる。そのために、制御信号CTLをロウレベルとすることによってセンスアンプの電流制御P型MISFETをオフし、オペアンプに流れる電流をカットする。このとき、センスアンプの出力O1はフローティングになるため、後段の回路で貫通電流の恐れがある。そこで、このCTL信号をロウにすることで、NANDの出力がハイ固定され、このNAND回路での貫通電流を阻止する。図19は、図16の入力回路の別の実施形態である。この回路はオペアンプの電流制御用P型MISFETMP30のゲートにバイアス電圧を印加させてオペアンプのゲインやオフセットの特性を向上させることを考えたものである。通常、一般的なオペアンプでは、バイアス発生回路から発生された電圧をこのP型MISFETに印加するが、I/O回路においてはこのバイアス発生回路を設けることが難しい場合がある。その際、オペアンプ内のノードND30が一種のバイアス発生回路になることに着目して、この電圧をバイアス電圧として使用することが特徴である。この回路においても、非動作時に不要な消費電流を抑える必要があるため、制御信号CTLで消費電流削減制御をする必要がある。制御信号CTLをロウにすることで、MN33、MP33で構成されるトランスミッションゲートがオフし、ND30とMP30のゲートが遮断され、同時に、MP37のP型MISFETがオンするため、MP30のゲート電圧がvccとなり、オペアンプの電源が遮断される。このときオペアンプの電源が遮断されることに伴いオペアンプの出力に不定が発生するが、このとき、MN32がオンするため、後段の回路で貫通電流を回避することが可能である。図19では、内部の回路へハイ信号を送出してオペアンプを停止させることもこのCTL信号で実施している。図20に、図17の回路の動作波形を示す。SSTL18の入力レベルは1.8Vのフル振幅ではなく、VREFを中心とした0.4~1V程度の振幅の信号である。ここで、VREFは、vcc_18電源の半分の電圧が規格で決められている。まず、ロウレベルからハイレベルへの変換について説明する。時刻T1で入力がロウレベルからハイレベルに変化すると、時刻T1で入力信号がVREFを横切るためセンスアンプの出力が変化する。センスアンプはこの入力信号IとVREFの差を増幅し、0Vとvccの振幅の信号に変換する。ここでは時刻T2でセンスアンプの出力を受けた入力バッファによって波形整形されるとしている。その後レベル変換回路によってvdd振幅の信号に変換され、時刻T3でハイレベルへと遷移する。次に、ハイレベルからロウレベルへの変換について説明する。時刻T4で入力がハイレベルからロウレベルに変化すると、時刻T4で入力信号がVREFを横切るためセンスアンプの出力が変化する。センスアンプはこの入力信号IとVREFの差を増幅し、0Vとvccの振幅の信号に変換する。ここでは時刻T5でセンスアンプの出力を受けた入力バッファによって波形整形されるとしている。その後レベル変換回路によってvdd振幅の信号に変換され、時刻T6で0Vに変化する。図21は、入力回路の終端抵抗の一実施の形態を示す図である。ここで、終端抵抗はESD回路内のMP40,MN40で構成される。これらのMISFETは入力IとVTT電源の間に設置される。VTT電源はSSTLなどではvcc_18/2の値に設定される。これらのMISFETのゲート信号は、P型MISFET側はCTL1に、N型MISFET側はCTL2に、それぞれ結線される。CTL1及びCTL2はvcc電圧の印加に耐えられるMISFETを用いて構成されており、これらの信号はvcc電源電圧で駆動される。MN40をこのように構成すると、トランジスタのオン抵抗が小さいところで使えるため面積削減が可能という効果がある。例えば、終端抵抗を50Ωとした場合、1.8Vで駆動する場合には、MISFETのオン抵抗が単位幅1マイクロメートルあたり2.5KΩと仮定すると、50μm必要となるが、3.3Vで駆動する場合にMISFETのオン抵抗が単位幅あたり1KΩになると仮定すると、20μmのMISFETで実現できる。このようにMISFETの小型化が実現できて、ひいては面積の小型化が可能となる。また、CTL1,CTL2の制御電圧が高いので、特にN型MISFETの制御において、十分に高いゲート電圧が印加できるため、このN型MISFETを十分な飽和領域で動作が可能なため、制御電圧のちょっとした変動に対してもオン抵抗のばらつき具合への影響を十分に小さく出来るという効果もある。なお、ここではP型MISFETについては省略が可能で、N型MISFETだけで構成することも可能である。本実施の形態は、SSTLについて主に述べたが、一般の低振幅I/Oの終端抵抗にも適用可能である。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。"