"第1配線層、及び前記第1配線層上に位置する第2配線層を含む多層配線層と、前記第1配線層を用いて形成された第1トランジスタ及び第2トランジスタと、を備え、前記第1トランジスタは、前記第1配線層に埋め込まれた第1ゲート電極と、前記第1ゲート電極上に位置する第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に位置する第1半導体層と、前記第2配線層の下に位置し、前記第1半導体層の上面及び側面を覆う被覆絶縁膜と、を備え、前記第2トランジスタは、前記第1配線層に埋め込まれた第2ゲート電極と、前記第2ゲート電極上に位置する第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に位置し、少なくとも一部が前記被覆絶縁膜より上に位置しており、前記第1半導体層とは異なる材料からなる第2半導体層と、を備える半導体装置。請求項1に記載の半導体装置において、前記多層配線層は、前記第1配線層及び前記第2配線層の間に位置する拡散防止膜を備え、前記第1ゲート絶縁膜及び前記第2ゲート絶縁膜は、前記拡散防止膜を含んでいる半導体装置。請求項2に記載の半導体装置において、前記被覆絶縁膜は、前記第2半導体層の下にも位置しており、前記第2ゲート絶縁膜は、前記第2半導体層の下に位置する前記被覆絶縁膜を含んでいる半導体装置。請求項1に記載の半導体装置において、前記多層配線層は、前記第1配線層及び前記第2配線層の間に位置する拡散防止膜を備え、前記拡散防止膜は、前記第1ゲート電極上に位置する第1開口を有しており、前記第1ゲート絶縁膜は、前記第1開口内に位置している半導体装置。請求項1に記載の半導体装置において、前記多層配線層は、前記第1配線層及び前記第2配線層の間に位置する拡散防止膜を備え、前記被覆絶縁膜は、前記拡散防止膜上にも形成されており、前記拡散防止膜及び前記被覆絶縁膜の積層膜は、前記第2ゲート電極上に位置する第2開口を有しており、前記第2ゲート絶縁膜は、前記第2開口内に位置している半導体装置。半導体装置。請求項1~5のいずれか一項に記載の半導体装置において、前記第1ゲート絶縁膜と前記第2ゲート絶縁膜は膜厚が異なる半導体装置。請求項1~6のいずれか一項に記載の半導体装置において、前記第1半導体層及び前記第2半導体層は、導電型が互いに異なる半導体装置。請求項1~6のいずれか一項に記載の半導体装置において、前記第1半導体層及び前記第2半導体層は、導電型が互いに同一である半導体装置。請求項1~8のいずれか一項に記載の半導体装置において、前記被覆絶縁膜は、SiN膜、SiO2膜、SiOC膜、及びSiOCH膜のいずれか一つを含む半導体装置。請求項2~5のいずれか一項に記載の半導体装置において、前記拡散防止膜は、SiN膜、SiCN膜、及びSiC膜の少なくとも一つを含んでいる半導体装置。請求項1~10のいずれか一項に記載の半導体装置において、前記第1ゲート電極及び前記第2ゲート電極は、Cu配線である半導体装置。請求項1~11のいずれか一項に記載の半導体装置において、前記第1半導体層及び前記第2半導体層は、酸化物半導体層である半導体装置。請求項12に記載の半導体装置において、前記酸化物半導体層は、InGaZnO層、InZnO層、ZnO層、ZnAlO層、ZnCuO層、NiO層、SnO層、SnO2層、CuO層、Cu2O層、CuAlO層、ZnO層、ZnAlO層、Ta2O5層、またはTiO2層である半導体装置。第1層間絶縁膜を形成する工程と、前記第1層間絶縁膜に、第1ゲート電極及び第2ゲート電極を埋め込む工程と、前記第1ゲート電極上に、第1ゲート絶縁膜及び第1半導体層を形成する工程と、前記第1半導体層の上面上及び側面上に被覆絶縁膜を形成する工程と、前記被覆絶縁膜上及び前記第2ゲート電極上に第2半導体層を形成する工程と、前記第2半導体層を選択的に除去して、前記第2半導体層のうち前記第2ゲート電極上に位置する部分を残す工程と、を備える半導体装置の製造方法。回路設計の自由度を上げるには、同一層に複数種類のトランジスタを形成することが好ましい。トランジスタの種類を変えるためには、チャネルとなる半導体層の種類を変えるのが好ましい。しかし、同一層に複数種類の半導体層を形成しようとした場合、これら複数の半導体層が成膜時に互いに接触すると、これら半導体層の特性が変わる恐れがある。本発明によれば、第1配線層、及び前記第1配線層上に位置する第2配線層を含む多層配線層と、前記第1配線層を用いて形成された第1トランジスタ及び第2トランジスタと、を備え、前記第1トランジスタは、前記第1配線層に埋め込まれた第1ゲート電極と、前記第1ゲート電極上に位置する第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に位置する第1半導体層と、前記第2配線層の下に位置し、前記第1半導体層の上面及び側面を覆う被覆絶縁膜と、を備え、前記第2トランジスタは、前記第1配線層に埋め込まれた第2ゲート電極と、前記第2ゲート電極上に位置する第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に位置し、少なくとも一部が前記被覆絶縁膜より上に位置しており、前記第1半導体層とは異なる材料からなる第2半導体層と、を備える半導体装置が提供される。本発明によれば、前記第1層間絶縁膜に、第1ゲート電極及び第2ゲート電極を埋め込む工程と、前記第1ゲート電極上に、第1ゲート絶縁膜及び第1半導体層を形成する工程と、前記第1半導体層の上面上及び側面上に被覆絶縁膜を形成する工程と、前記被覆絶縁膜上及び前記第2ゲート電極上に第2半導体層を形成する工程と、前記第2半導体層を選択的に除去して、前記第2半導体層のうち前記第2ゲート電極上に位置する部分を残す工程と、を備える半導体装置の製造方法が提供される。本発明によれば、第1半導体層と第2半導体層が接触することを防止できるため、第1トランジスタ及び第2トランジスタの特性が変化することを抑制できる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施形態図1は、第1の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、多層配線層100を備えている。多層配線層100は、第1配線層120及び第2配線層140を有している。第1配線層120は、拡散防止膜122上に層間絶縁膜124を積層することにより、形成されている。第2配線層140は、第1配線層120上に形成されており、拡散防止膜142上に層間絶縁膜144を積層することにより、形成されている。拡散防止膜122,142は、Si、C、及びNのうち少なくとも2種の元素を含む絶縁膜、例えばSiN膜、SiCN膜、又はSiC膜を含んでいる。拡散防止膜122,142は、これらの少なくとも2つを積層した積層膜であってもよい。拡散防止膜122,142の厚さは、例えば10nm以上50nm以下である。層間絶縁膜124,144は、例えば酸化シリコン又は酸化シリコンより誘電率が低い例えば比誘電率が2.7以下低誘電率絶縁層である。低誘電率絶縁層は、例えばSiOC膜、SiOCH膜、もしくはSiLK登録商標等の炭素含有膜、HSQハイドロジェンシルセスキオキサン膜、MHSQメチル化ハイドロジェンシルセスキオキサン膜、MSQメチルシルセスキオキサン膜、またはこれらの多孔質膜である。層間絶縁膜124には、ビア132及び配線134が埋め込まれている、ビア132及び配線134は、例えば銅を主成分95以上とする金属材料により形成されている。ビア132及び配線134は、シングルダマシン法により形成されていても良いし、デュアルダマシン法により形成されていても良い。なお、ビア132はコンタクトであってもよい。多層配線層100は、シリコン基板などの半導体基板本図では図示せず上に形成されている。この半導体基板には、例えばトランジスタなどの素子が形成されている。これら半導体基板及びトランジスタについては、後述する別の実施形態において説明する。多層配線層100は、第1トランジスタ200及び第2トランジスタ300を有している。第1トランジスタ200は、第1ゲート電極210及び第1半導体層230を有している。第1ゲート電極210は、配線134と同一工程で形成されている。すなわち第1ゲート電極210は、銅を主成分95以上とする金属材料により形成されており、第1配線層120に埋め込まれている。第1半導体層230は、拡散防止膜142上に形成されている。第1半導体層230は、拡散防止膜142を介して第1ゲート電極210と対向している。拡散防止膜142のうち第1ゲート電極210と第1半導体層230の間に位置する部分は、第1トランジスタ200のゲート絶縁膜として機能する。第1半導体層230上には、ハードマスク232が形成されている。ハードマスク232は、第1半導体層230をエッチングにより選択的に残す際に用いられる。このため、ハードマスク232と第1半導体層230の平面形状は同一である。ハードマスク232は、第1半導体層230に対してエッチング選択比が取れる材料であれば良い。ハードマスク232及び拡散防止膜142上には、被覆絶縁膜146が形成されている。被覆絶縁膜146は、ハードマスク232の上面及び側面、並びに第1半導体層230の側面も覆っている。被覆絶縁膜146は、SiN膜、SiO2膜、SiOC膜、及びSiOCH膜のいずれか一つを含んでいる。第2トランジスタ300は、第2ゲート電極310及び第2半導体層330を有している。第2ゲート電極310は、配線134及び第1ゲート電極210と同一工程で形成されている。すなわち第2ゲート電極310は、銅を主成分95以上とする金属材料により形成されており、第1配線層120に埋め込まれている。第2半導体層330は、被覆絶縁膜146上に形成されている。第2半導体層330は、拡散防止膜142及び被覆絶縁膜146を介して第2ゲート電極310と対向している。拡散防止膜142のうち第2ゲート電極310と第2半導体層330の間に位置する部分は、第2トランジスタ300のゲート絶縁膜として機能する。本図に示す例では、拡散防止膜142及び被覆絶縁膜146のうち第2ゲート電極310と第2半導体層330の間に位置する部分が、第2トランジスタ300のゲート絶縁膜として機能する。第2半導体層330上には、ハードマスク332が形成されている。ハードマスク332は、第2半導体層330をエッチングにより選択的に残す際に用いられる。このため、ハードマスク332と第2半導体層330の平面形状は同一である。ハードマスク332は、第2半導体層330に対してエッチング選択比が取れる材料であれば良い。第1半導体層230及び第2半導体層330は、厚さが例えば10nm以上300nm以下である。第1半導体層230及び第2半導体層330は、例えば、InGaZnOIGZO層、InZnO層、ZnO層、ZnAlO層、ZnCuO層、NiO層、SnO層、SnO2層、CuO層、Cu2O層、CuAlO層、ZnO層、ZnAlO層、Ta2O5層、またはTiO2層などの酸化物半導体層を有している。第1トランジスタ200がn型トランジスタの場合、第1半導体層230は、InGaZnOIGZO層、InZnO層、ZnO層、ZnAlO層、ZnCuO層、及びCuO層のいずれか一つである。第1トランジスタ200がp型トランジスタの場合、第1半導体層230は、NiO層、SnO層、CuO層、Cu2O層、CuAlO層、ZnO層、ZnAlO層、のいずれか一つである。第2半導体層330も同様である。なお、第1半導体層230及び第2半導体層330は、上記した酸化物半導体層の単層構造であっても良いし、上記した酸化物半導体層と他の層の積層構造であっても良い。後者の例としては、IGZO/Al2O3/IGZO/Al2O3の積層膜がある。また第1半導体層230及び第2半導体層330はポリシリコン層又はアモルファスシリコン層であってもよい。第1半導体層230及び第2半導体層330は、厚さ及び材料の少なくとも一方が異なっている。これにより、第1トランジスタ200及び第2トランジスタ300は、互いに特性が異なる。例えば第1トランジスタ200及び第2トランジスタ300の一方はnチャネル型のトランジスタであり、他方はpチャネル型のトランジスタである。ただし、第1トランジスタ200及び第2トランジスタ300は、互いに同一導電型、例えばn型のトランジスタであっても良い。この場合、第1半導体層230及び第2半導体層330は、例えば厚さが互いに異なっている。第1半導体層230及び第2半導体層330には、いずれもソース及びドレインが設けられている。以下、第1半導体層230を例にしてソース及びドレインの形成方法を説明する。第1半導体層230が酸化物半導体層である場合、ソース及びドレインは、例えば酸素欠陥を導入することにより形成されるが、不純物を導入することにより形成されても良い。また、ソース及びドレインは、コンタクト形成時に第1半導体層230を改質させることにより形成されても良い。第1半導体層230がポリシリコン層やアモルファスシリコン層である場合、ソース及びドレインは不純物を導入することにより形成される。ゲート幅方向すなわち図1の紙面に垂直な方向におけるソース及びドレインの幅は、例えば50nm以上10μm以下である。第1半導体層230のうちソース及びドレインに挟まれている領域は、チャネル領域となる。平面視において、このチャネル領域は、第1ゲート電極210と重なっている。同様に第2半導体層330のうちソース及びドレインに挟まれている領域は、チャネル領域となる。平面視において、このチャネル領域は、第2ゲート電極310と重なっている。第2配線層140は、配線152,154,156及びビア151,153,155を有している。配線152,154,156は互いに同一工程で形成されており、ビア151,153,155も互いに同一工程で形成されている。これら配線及びビアは、シングルダマシン法により形成されていても良いし、デュアルダマシン法により形成されていてもよい。配線152は、ビア151を介して第1トランジスタ200のソース/ドレインに接続している。配線154は、ビア153を介して第2トランジスタ300のソース/ドレインに接続している。配線156は、ビア155を介して配線134に接続している。図2は、図1に示した第1トランジスタ200の平面図である。本図に示す例において、第1半導体層230及び第2半導体層330は、長方形を有している。2つのビア151は、第1半導体層230の2つの短辺の近傍に接続している。また2つのビア153は、第2半導体層330の2つの短辺の近傍に接続している。図3~図7は、図1に示した半導体装置の製造方法を示す断面図である。この半導体装置の製造方法は、以下の工程を有している。まず、層間絶縁膜124を形成する。次いで層間絶縁膜124に、第1ゲート電極210及び第2ゲート電極310を埋め込む。次いで、層間絶縁膜124上、第1ゲート電極210上、及び第2ゲート電極310上に、拡散防止膜142を形成する。次いで、第1ゲート電極210上の拡散防止膜142上に、第1半導体層230を形成する。次いで、第1半導体層230の上面上及び側面上、ならびに拡散防止膜142上に、被覆絶縁膜146を形成する。次いで、被覆絶縁膜146上に半導体膜334を形成する。ついで、半導体膜334を選択的に除去して第2ゲート電極上に位置する部分を残すことにより、第2半導体層330を形成する。以下、詳細に説明する。まず図3に示すように、半導体基板図示せずにトランジスタ等を形成し、さらに半導体基板上に下層の配線層図示せずを形成する。ついで、この配線層の上に拡散防止膜122を形成する。次いで、拡散防止膜122上に、層間絶縁膜124を形成する。次いで、層間絶縁膜124に、ビアホール及び配線溝を形成する。次いで、必要に応じて、ビアホール及び配線溝の底面及び側壁、ならびに層間絶縁膜124上に、バリアメタル膜図示せずを形成する。このバリアメタル膜は、例えばスパッタリング法を用いて形成される。次いで、ビアホール及び配線溝内、ならびに層間絶縁膜124上に、金属膜例えば銅膜を例えばめっき法を用いて形成する。次いで、層間絶縁膜124上の金属膜及びバリアメタル膜を、例えばCMP法を用いて除去する。これにより、第1配線層120が形成される。第1配線層120には、ビア132及び配線134、第1ゲート電極210、並びに第2ゲート電極310が含まれている。次いで、第1配線層120上に、拡散防止膜142を形成する。拡散防止膜142は、例えばCVD法を用いて形成される。次いで図4に示すように、拡散防止膜142上に、半導体層を形成する。この半導体層が酸化物半導体層を含んでいる場合、半導体層は、例えばスパッタリング法により形成される。このとき半導体基板は、400°C以下の温度に加熱される。また半導体層がポリシリコン層やアモルファスシリコン層である場合、半導体層は、例えばプラズマCVD法により形成される。次いで、半導体層上に、ハードマスク232を形成する。次いで、ハードマスク232上にレジストパターンを形成し、このレジストパターンをマスクとして、ハードマスク232をエッチングする。これにより、ハードマスク232は、所定のパターンに加工される。その後、レジストパターンを除去する。次いで、ハードマスク232をマスクとして、半導体層をエッチングする。これにより、第1半導体層230が形成される。次いで、第1半導体層230にソース及びドレインを形成する。次いで図5に示すように、ハードマスク232上及び拡散防止膜142上に、被覆絶縁膜146を形成する。被覆絶縁膜146は、例えばCVD法により形成される。この工程において、被覆絶縁膜146は、第1半導体層230の側面も被覆する。次いで図6に示すように、被覆絶縁膜146上に半導体膜334を形成する。半導体膜334は、第1半導体層230とは異なる材料により形成されている。この工程において、第1半導体層230と半導体膜334の間には被覆絶縁膜146が位置している。このため、第1半導体層230と半導体膜334が直接接触することを防止できる。次いで図7に示すように、半導体膜334上にハードマスク332を形成する。次いで、ハードマスク332上にレジストパターンを形成し、このレジストパターンをマスクとして、ハードマスク332をエッチングする。これにより、ハードマスク332は、所定のパターンに加工される。その後、レジストパターンを除去する。次いで、ハードマスク332をマスクとして、半導体膜334をエッチングする。これにより、第2半導体層330が形成される。次いで、第2半導体層330にソース及びドレインを形成する。次いで、被覆絶縁膜146上及びハードマスク332上に、層間絶縁膜144を形成する。次いで、層間絶縁膜144に、ビアホール及び配線溝を形成する。層間絶縁膜144にビアホールを形成する工程において、ハードマスク232,332は、エッチングストッパーとしても機能する。なお、第1半導体層230ソース及びドレインを形成する工程、ならびに第2半導体層330にソース及びドレインを形成する工程は、ここで行われても良い。例えば、第1半導体層230及び第2半導体層330のうちビアホールの底面に露出している領域に、還元性プラズマ例:水素プラズマによる処理、又は窒素含有プラズマ例:アンモニアプラズマによる処理を行うと、第1半導体層230及び第2半導体層330にソース及びドレインが形成される。次いで、ビアホール及び配線溝の底面及び側壁、ならびに層間絶縁膜144上に、必要に応じてバリアメタル膜を形成する。このバリアメタル膜は、例えばスパッタリング法を用いて形成される。次いで、ビアホール及び配線溝内、ならびに層間絶縁膜144上に、金属膜を例えばめっき法を用いて形成する。次いで、層間絶縁膜144上の金属膜及びバリアメタル膜を、例えばCMP法を用いて除去する。これにより、第2配線層140が形成される。第2配線層140には、配線152,154,156及びビア151,153,155が含まれている。このようにして、図1に示す半導体装置が形成される。以上、本実施形態によれば、第1半導体層230を形成した後、半導体膜334を形成する前に、第1半導体層230の上面及び側面に被覆絶縁膜146を形成している。このため、第1半導体層230と半導体膜334が接触してこれらの半導体層の特性が変わることを抑制できる。また、第1トランジスタ200のゲート絶縁膜は拡散防止膜142であるが、第2トランジスタ300のゲート絶縁膜は、拡散防止膜142と被覆絶縁膜146の積層構造となっている。従って、第1トランジスタ200のゲート絶縁膜の厚さと第2トランジスタ300のゲート絶縁膜の厚さを互いに独立して調節することができる。例えば図1に示す例では、第2トランジスタ300のゲート絶縁膜を、第1トランジスタ200のゲート絶縁膜より厚くしている。第2の実施形態図8は、第2の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、以下の点を除いて、第1の実施形態に係る半導体装置と同様の構成である。まず、拡散防止膜142は、第1半導体層230に覆われていない部分が、第1半導体層230に覆われている部分と比べて薄くなっている。これは、拡散防止膜142のうち第1半導体層230に覆われていない部分が、第1半導体層230を選択的に除去する際にエッチングされるためである。また、被覆絶縁膜146は、第2半導体層330に覆われていない部分が、第2半導体層330に覆われている部分と比べて薄くなっている。これは、被覆絶縁膜146のうち第2半導体層330に覆われていない部分が、第2半導体層330を選択的に除去する際にエッチングされるためである。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、拡散防止膜142のうち第2トランジスタ300のゲート絶縁膜として機能する部分は、第1半導体層230を選択的に除去する際に薄くなる。これに対して、第2トランジスタ300のゲート絶縁膜は、拡散防止膜142と被覆絶縁膜146の積層膜になっている。このため、第2トランジスタ300のゲート絶縁膜が薄くなりすぎることを抑制できる。第3の実施形態図9は、第3の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、第1トランジスタ200のゲート絶縁膜が第2トランジスタ300のゲート絶縁膜よりも厚い点を除いて、第2の実施形態に係る半導体装置と同様の構成である。このような構成は、例えば、以下のようにして実現できる。まず、拡散防止膜142をある程度厚くした上で、拡散防止膜142のうち第1半導体層230に覆われていない部分のエッチング量を増やす。また、被覆絶縁膜146を薄くする。本実施形態によっても、第2の実施形態と同様の効果を得ることができる。また、第1トランジスタ200のゲート絶縁膜を第2トランジスタ300のゲート絶縁膜よりも厚くできるため、回路の設計自由度が向上する。第4の実施形態図10は、第4の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、第2配線層140の配線152,154,156がAl配線である点を除いて、第1~第3の実施形態のいずれかに係る半導体装置と同様の構成である。本図は、第2の実施形態と同様の場合を示している。詳細には、配線152,154,156は、層間絶縁膜144の上に位置している。また、ビア151,153,155は、配線152,154,156と一体にすなわちAlで形成されていても良いし、タングステンにより形成されていても良い。なお、第2配線層140には、電極パッドが含まれていてもよい。本実施形態によっても、第1~第3の実施形態と同様の効果を得ることができる。第5の実施形態図11~図14は、第5の実施形態に係る半導体装置の製造方法を示す断面図である。この方法により製造される半導体装置は、図14に示すように、以下の点を除いて第1~第4の実施形態に係る半導体装置と同様の構成である。なお図11~図14は、第1の実施形態と同様の場合を示している。まず、拡散防止膜142のうち第1ゲート電極210と重なる部分及びその周囲には、第1開口143が形成されている。そして第1半導体層230と第1ゲート電極210の間には、ゲート絶縁膜231が成膜されている。すなわち本実施形態では、第1トランジスタ200のゲート絶縁膜231は、拡散防止膜142とは異なる膜で形成されている。ゲート絶縁膜231を形成する材料は、拡散防止膜142を形成する材料よりも、比誘電率が高い。例えばゲート絶縁膜231は、SiN層、ペロブスカイト構造を有する複合金属酸化物層、またはSi,Al、Hf、Zr、Ta、Tiから選ばれた一種類以上の金属の酸化物層を含んでいる。また、ゲート絶縁膜231は、拡散防止膜142よりも薄い。ゲート絶縁膜231の厚さは、例えば5nm以上100nm以下である。また、ゲート絶縁膜231及び第1半導体層230の平面形状は、第1開口143の平面形状よりも大きい。すなわちゲート絶縁膜231及び第1半導体層230の一部は、拡散防止膜142の上に位置している。次に、この半導体装置の製造方法を説明する。まず図11に示すように、拡散防止膜122、層間絶縁膜124、ビア132、配線134、第1ゲート電極210、第2ゲート電極310、及び拡散防止膜142を形成する。これらの形成方法は、第1の実施形態と同様である。次いで拡散防止膜142上にマスクパターン図示せずを形成し、このマスクパターンをマスクとして拡散防止膜142をエッチングする。これにより、拡散防止膜142には第1開口143が形成される。第1開口143の底面からは、第1ゲート電極210が露出している。その後、マスクパターンを除去する。次いで図12に示すように、拡散防止膜142上及び第1開口143内に、ゲート絶縁膜231、第1半導体層230、及びハードマスク232をこの順に形成する。次いで、ハードマスク232を所定のパターンに加工した後、ハードマスク232をマスクとして、ゲート絶縁膜231及び第1半導体層230の積層膜をエッチングする。これにより、ゲート絶縁膜231及び第1半導体層230は所定のパターンに加工される。その後、拡散防止膜142上及びハードマスク232上に、被覆絶縁膜146を形成する。次いで図13に示すように、第2半導体層330及びハードマスク332を形成する。これらの形成方法は、第1の実施形態と同様である。次いで図14に示すように、層間絶縁膜144、ビア151,153,155、及び配線152,154,156を形成する。これらの形成方法も、第1の実施形態と同様である。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、第1トランジスタ200のゲート絶縁膜231を、拡散防止膜142とは異なる膜で形成している。このため、ゲート絶縁膜231の誘電率の調整幅が広くなる。第6の実施形態図15は、第6の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、以下の点を除いて、第5の実施形態に係る半導体装置と同様の構成である。まず、拡散防止膜142及び被覆絶縁膜146の積層膜のうち第2ゲート電極310と重なる部分及びその周囲には、第2開口147が形成されている。そして第2半導体層330と第2ゲート電極310の間には、ゲート絶縁膜331が成膜されている。すなわち本実施形態では、第2トランジスタ300のゲート絶縁膜331は、拡散防止膜142とは異なる膜で形成されている。ゲート絶縁膜331を形成する材料は、拡散防止膜142を形成する材料よりも、比誘電率が高い。例えばゲート絶縁膜331は、SiN層、ペロブスカイト構造を有する複合金属酸化物層、またはSi,Al、Hf、Zr、Ta、Tiから選ばれた一種類以上の金属の酸化物層を含んでいる。また、ゲート絶縁膜331は、拡散防止膜142よりも薄い。ゲート絶縁膜331の厚さは、例えば5nm以上100nm以下である。また、ゲート絶縁膜331及び第2半導体層330の平面形状は、第2開口147の平面形状よりも大きい。すなわちゲート絶縁膜331及び第2半導体層330の一部は、被覆絶縁膜146の上に位置している。次に、この半導体装置の製造方法を、図15及び図16を用いて説明する。まず図16に示すように、拡散防止膜122、層間絶縁膜124、ビア132、配線134、第1ゲート電極210、第2ゲート電極310、拡散防止膜142、第1開口143、ゲート絶縁膜231、第1半導体層230、ハードマスク232、及び被覆絶縁膜146を形成する。これらの形成方法は、第5の実施形態と同様である。次いで、被覆絶縁膜146上にマスクパターン図示せずを形成し、このマスクパターンをマスクとして被覆絶縁膜146及び拡散防止膜142の積層膜をエッチングする。これにより、被覆絶縁膜146及び拡散防止膜142には第2開口147が形成される。第2開口147の底面からは、第2ゲート電極310が露出している。その後、マスクパターンを除去する。次いで図15に示すように、被覆絶縁膜146上及び第2開口147内に、ゲート絶縁膜331、半導体膜334、及びハードマスク332をこの順に形成する。次いで、ハードマスク332を所定のパターンに加工した後、ハードマスク332をマスクとして、ゲート絶縁膜331及び半導体膜334の積層膜をエッチングする。これにより、ゲート絶縁膜331は所定のパターンに形成され、かつ第2半導体層330が形成される。次いで、層間絶縁膜144、ビア151,153,155、及び配線152,154,156を形成する。これらの形成方法は、第5の実施形態と同様である。本実施形態によっても、第5の実施形態と同様の効果を得ることができる。また、第2トランジスタ300のゲート絶縁膜331を、拡散防止膜142及び被覆絶縁膜146とは異なる膜で形成している。このため、ゲート絶縁膜331の誘電率の調整幅が広くなる。第7の実施形態図17は、第7の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、第1トランジスタ200が第1~第3の実施形態と同様の構成である点を除いて、第6の実施形態に係る半導体装置と同様の構成である。そしてこの半導体装置の製造方法は、第1開口143及びゲート絶縁膜231を形成しない点を除いて、第6の実施形態に係る半導体装置と同様である。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、第2トランジスタ300のゲート絶縁膜331を、拡散防止膜142及び被覆絶縁膜146とは異なる膜で形成している。このため、ゲート絶縁膜331の誘電率の調整幅が広くなる。第8の実施形態図18は、第8の実施形態に係る半導体装置の構成を示す平面図である。図19は、図18に示した半導体装置の回路図である。この半導体装置は、インバータ回路を有している。このインバータ回路は、第1トランジスタ200及び第2トランジスタ300により構成されている。本図に示す例では、第1トランジスタ200はp型トランジスタであり、第2トランジスタ300はn型トランジスタである。ただし第1トランジスタ200及び第2トランジスタ300の双方がn型トランジスタであってもよい。すなわち第1トランジスタ200の第1ゲート電極210と第2トランジスタ300の第2ゲート電極310は同一の配線に接続しており、互いに同一の制御信号Vinが入力される。第1トランジスタ200の第1半導体層230は、一方のビア151及び配線152を介して電源配線Vddに接続しており、かつ他方のビア151及び配線152を介して、出力用の配線に接続している。また第2トランジスタ300の第2半導体層330は、一方のビア153及び配線154を介してグランド配線GNDに接続しており、かつ他方のビア153及び配線154を介して、出力用の配線に接続している。本実施形態によれば、同一配線層に形成された第1トランジスタ200及び第2トランジスタ300を用いて、インバータ回路を構成することができる。第9の実施形態図20は、第9の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、半導体基板10及び多層配線層100を備えている。半導体基板10には、素子分離膜20及びトランジスタ12,14が形成されている。さらに、素子分離膜20上には、受動素子例えば抵抗素子16が形成されている。受動素子16は、トランジスタ12のゲート電極と同一工程で形成されている。多層配線層100の第1配線層120及び第2配線層140には、第1~第8の実施形態のいずれかに示した第1トランジスタ200及び第2トランジスタ300が形成されている。本図に示す例では、第1の実施形態図1に示した第1トランジスタ200及び第2トランジスタ300が形成されている。第1トランジスタ200の平面形状は、トランジスタ12,14の平面形状よりも大きい。多層配線層100は、ローカル配線層及びグローバル配線層を有している。ローカル配線層は、回路を形成するための配線層である。グローバル配線層は、電源配線及び接地配線を引き回すための配線である。ローカル配線層を構成する各配線層は、グローバル配線層を構成する配線層よりも薄い。そしてローカル配線層の各配線も、グローバル配線層の各配線よりも薄い。第1配線層120及び第2配線層140は、ローカル配線層に位置していてもよいし、グローバル配線層に位置していても良い。トランジスタ12のドレイン又はソースは、多層配線層100に形成された配線及びビアを介して、ビア132に接続している。トランジスタ14のドレインは、多層配線層100に形成された配線及びビアを介して、第2トランジスタ300の第2ゲート電極310に接続している。なお、半導体基板10に形成された他のトランジスタが、第1トランジスタ200の第1ゲート電極210に接続していても良い。トランジスタ12,14は、半導体装置の内部回路を構成している。なお、トランジスタ14は、平面視において第2トランジスタ300の第2半導体層330と重なっている。本実施形態によれば、第1トランジスタ200及び第2トランジスタ300を、平面視でトランジスタ12,14と重ねることができる。従ってトランジスタの集積率を向上させて、半導体装置を小型化することができる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。"