"単一の半導体チップに設けられた半導体集積回路であって、前記半導体チップの外部から与えられた外部電源を伝達するための外部電源線と、チャージポンプ回路を有しており、前記外部電源を基にして、前記チャージポンプ回路を用いて、電源電圧が前記外部電源と異なる内部電源を生成する電源生成ブロックと、前記電源生成ブロックを制御するものであり、前記内部電源の電源電圧と比較するための基準電圧を生成する電源制御ブロックと、前記内部電源を受けて動作する回路ブロックと、前記外部電源線から分岐して、前記電源生成ブロックに接続されている第1の電源配線と、前記外部電源線から分岐して、前記電源制御ブロックに接続されている第2の電源配線と、前記第1および第2の電源配線の少なくともいずれか一方に設けられており、当該電源配線を伝播するノイズを除去するためのフィルタ部とを備えたことを特徴とする半導体集積回路。請求項1記載の半導体集積回路において、前記フィルタ部は、前記電源配線に挿入された抵抗素子と、前記電源配線とグランドとの間に接続された容量素子とを備えたものであることを特徴とする半導体集積回路。請求項1記載の半導体集積回路において、前記フィルタ部は、前記電源配線に挿入されており、ゲートにスイッチ制御信号を受けるMOSトランジスタと、前記電源配線とグランドとの間に接続された容量素子とを備えたものであることを特徴とする半導体集積回路。請求項1記載の半導体集積回路において、前記フィルタ部は、前記電源配線に並列に挿入されており、ゲートに互いに異なる制御信号を受ける複数のMOSトランジスタと、スイッチ制御信号を受けるとともに、前記電源配線の、前記複数のMOSトランジスタの両側における電位差を検知し、前記スイッチ制御信号および電位差に応じて、前記複数のMOSトランジスタのゲートにそれぞれ前記制御信号を与える制御回路と、前記電源配線とグランドとの間に接続された容量素子とを備えたものであることを特徴とする半導体集積回路。請求項3または4記載の半導体集積回路において、前記スイッチ制御信号は、前記半導体チップの外部から与えられることを特徴とする半導体集積回路。請求項3または4記載の半導体集積回路において、前記スイッチ制御信号は、前記回路ブロックから与えられることを特徴とする半導体集積回路。請求項3または4記載の半導体集積回路において、前記スイッチ制御信号は、前記電源生成ブロックにも与えられ、前記電源生成ブロックは、前記スイッチ制御信号が前記MOSトランジスタをオフ状態に設定する値を示しているとき、動作を停止するように構成されていることを特徴とする半導体集積回路。請求項3記載の半導体集積回路において、前記MOSトランジスタと並列に、第1のヒューズ素子が設けられており、前記容量素子と直列に、第2のヒューズ素子が設けられていることを特徴とする半導体集積回路。請求項1記載の半導体集積回路において、前記外部電源線に、スイッチ制御信号によってオンオフが制御されるスイッチ素子が挿入されていることを特徴とする半導体集積回路。請求項9記載の半導体集積回路において、前記スイッチ素子は、前記外部電源線に挿入されており、ゲートに前記スイッチ制御信号を受けるMOSトランジスタであることを特徴とする半導体集積回路。請求項2記載の半導体集積回路において、前記抵抗素子と、前記容量素子とは、平面的に見て重なるように、積層して形成されていることを特徴とする半導体集積回路。請求項2記載の半導体集積回路において、前記抵抗素子および前記容量素子のうち少なくともいずれか一方は、前記回路ブロック、または、前記回路ブロックとは別の回路ブロックと、平面的に見て重なるように、積層して形成されていることを特徴とする半導体集積回路。請求項1記載の半導体集積回路において、前記電源生成ブロックは、電源電圧が前記外部電源よりも高い前記内部電源を生成する昇圧電源ブロックであることを特徴とする半導体集積回路。請求項1記載の半導体集積回路において、前記回路ブロックは、メモリコアを含むことを特徴とする半導体集積回路。請求項1記載の半導体集積回路において、前記電源制御ブロックは、前記チャージポンプ回路のポンピング動作を制御するための基準クロック信号を生成して、前記電源生成ブロックに供給することを特徴とする半導体集積回路。外部電源より高い電圧やグランドGNDより低い電圧をチップ内部で生成する内部電源回路は、一般的には、チャージポンプ回路を有しており、ポンピング動作を実施して内部電源を生成する。このような内部電源回路には、電源生成を制御するための電源制御ブロックが設けられている。電源制御ブロックは、通常、内部電源の電源電圧を安定制御するための基準となる基準電圧を生成する。また、電源制御ブロックは、ポンピング動作の基準となる基準クロック信号も生成していることが多い。そして、この電源制御ブロックは外部電源によって動作を行う。このため、内部電源回路のポンピング動作に起因して外部電源に電源ノイズが発生すると、その影響は、他の回路ブロックだけでなく、内部電源回路内の電源制御ブロックにも及ぶことになる。これにより、電源制御ブロックによって生成される基準電圧の電圧レベルや、基準クロック信号の周波数が変動してしまう可能性が生じ、したがって、安定した内部電源の生成供給が困難になってしまう。ところが、従来の構成では、ポンピング動作で発生する外部電源の電源ノイズについて、内部電源回路以外の他の回路ブロックへの影響については対策がとられているもののの、内部電源回路内の電源制御ブロックへの影響については、何ら考慮されておらず、対策もとられていない。また、チャージポンプ回路を利用した内部電源回路は、少ないポンピング動作でより多くの電流を供給することが望ましい反面、1回のポンピング動作で多くの電流を供給すると、電流の供給元となる外部電源の電源ノイズがより大きくなってしまう、という相反する特性を持っている。このため、ポンピング動作に起因した外部電源の電源ノイズの影響を低減することができれば、同じポンピング能力を持つ内部電源回路でも、内部電源をより安定的にメモリに供給することが可能になる。本発明は、このような課題に鑑みてなされたものであり、チャージポンプ回路を利用する内部電源回路を有する半導体集積回路において、内部電源生成時のポンピング動作に起因する外部電源の電源ノイズの影響を抑制し、内部電源を安定的に供給可能にすることを目的とする。本発明の一態様では、単一の半導体チップに設けられた半導体集積回路は、前記半導体チップの外部から与えられた外部電源を伝達するための外部電源線と、チャージポンプ回路を有しており、前記外部電源を基にして、前記チャージポンプ回路を用いて、電源電圧が前記外部電源と異なる内部電源を生成する電源生成ブロックと、前記電源生成ブロックを制御するものであり、前記内部電源の電源電圧と比較するための基準電圧を生成する電源制御ブロックと、前記内部電源を受けて動作する回路ブロックと、前記外部電源線から分岐して、前記電源生成ブロックに接続されている第1の電源配線と、前記外部電源線から分岐して、前記電源制御ブロックに接続されている第2の電源配線と、前記第1および第2の電源配線の少なくともいずれか一方に設けられており、当該電源配線を伝播するノイズを除去するためのフィルタ部とを備えている。この態様によると、チャージポンプ回路を用いて内部電源を生成する電源生成ブロックと、この電源生成ブロックを制御し、内部電源の電源電圧と比較するための基準電圧を生成する電源制御ブロックとが、設けられている。そして外部電源線から別々に、第1および第2の電源配線がそれぞれ、電源生成ブロックと電源制御ブロックとに接続されている。さらに、第1および第2の電源配線の少なくともいずれか一方に、電源配線を伝搬するノイズを除去するためのフィルタ部が設けられている。これにより、電源生成ブロックにおける内部電源生成のためのポンピング動作に起因して、外部電源に電源ノイズが生じても、その電源ノイズの電源制御ブロックへの影響は、フィルタ部によって抑制される。したがって、電源ノイズによる基準電圧の変動が抑制されることになり、内部電源が安定して供給可能になる。本発明によると、チャージポンプ回路を利用する内部電源回路を有する半導体集積回路において、内部電源生成時のポンピング動作に起因する外部電源の電源ノイズの影響が抑制されて、内部電源を安定的に供給することが可能になる。以下、本発明の実施の形態について、図面を参照しながら説明する。第1の実施形態図1は第1の実施形態に係る半導体集積回路の概略構成を示す図である。図1の半導体集積回路は、単一の半導体チップすなわち、いわゆるSoC101に設けられている。図1において、メモリ領域102には、メモリコア103と、電源生成ブロック105と、電源制御ブロック110とが設けられている。回路ブロックとしてのメモリコア103は、図示していないメモリセルアレイやロウデコーダ等から構成されており、内部電源IPを受けて動作する。また、図示していなが、メモリコア103には、電圧の異なる他の電源も供給されている。電源生成ブロック105は、チャージポンプ回路106を有しており、外部電源EPを基にして、チャージポンプ回路106を用いて、電源電圧が外部電源EPと異なる内部電源IPを生成する。チャージポンプ回路106は、図示していないポンピング容量素子等を含む。なおここでは、電源生成ブロック105は、電源電圧が外部電源EPよりも高い内部電源IPを生成する昇圧電源ブロックであるものとする。電源制御ブロック110は、電源生成ブロック105を制御するものであり、基準クロック生成回路111、定電流源112、基準電圧生成回路113および電圧レベル検知回路114を含む。基準クロック生成回路111はチャージポンプ回路106のポンピング動作を制御するための基準クロック信号RCLを生成し、電源生成ブロック105に供給する。定電流源112は定電流CIを生成し、基準電圧生成回路113はこの定電流CIを基にして、内部電源IPの電源電圧VIPと比較するための基準電圧RVを生成する。電圧レベル検知回路114は内部電源IPの電源電圧VIPと基準電圧RVとを比較し、電源電圧VIPが基準電圧RVを下回っているとき、電圧レベル検知信号SVDを電源生成ブロック105に送る。また、104はSoC101の外部から外部電源EPを受ける外部電源端子、120は外部電源EPを伝達するための外部電源線、121は外部電源線120から分岐して電源生成ブロック105に接続されている第1の電源配線、122は外部電源線120から分岐して電源制御ブロック110に接続されている第2の電源配線である。そして、第2の電源配線122には、抵抗素子131および容量素子132を備えたフィルタ部130が設けられている。抵抗素子131は例えば金属配線で形成されており、第2の電源配線122に挿入されている。容量素子132は第2の電源配線122とグランドとの間に接続されている。フィルタ部130は、電源生成ブロック105のポンピング動作に起因して生じ、第1および第2の電源配線121,122を伝播する電源ノイズを除去するためのものである。さらに、外部電源線120に、スイッチ制御信号SC1によってオンオフが制御されるスイッチ素子140が挿入されている。141はスイッチ制御信号SC1が与えられる外部端子である。図1の半導体集積回路の動作について説明する。まず、電源生成ブロック105が内部電源IPを生成し、この内部電源IPを受けてメモリコア103が動作する場合について説明する。外部電源端子104に与えられた外部電源EPは、外部電源線120並びに第1および第2の電源配線121,122を介して、電源生成ブロック105および電源制御ブロック110に供給される。この場合、スイッチ素子140は、外部端子141に与えられるスイッチ制御信号SC1によってオン状態導通状態に設定されている。外部電源EPが供給された電源制御ブロック110では、基準クロック生成回路111が基準クロック信号RCLを生成し、電源生成ブロック105に供給する。また、定電流源112が定電流CIを生成し、基準電圧生成回路113がこの定電流CIを受けて基準電圧RVを生成する。電圧レベル検知回路114は、内部電源IPの電源電圧VIPと基準電圧RVとを比較し、電源電圧VIPが基準電圧RVを下回っているときは、電圧レベル検知信号SVDを電源生成ブロック105に出力する一方、電源電圧VIPが基準電圧RVを上回っているときは、電圧レベル検知信号SVDを出力しない。外部電源EPが供給された電源生成ブロック105は、電源制御ブロック110から供給された基準クロック信号RCLに従って、チャージポンプ回路106がポンピング動作を行い、内部電源IPを生成する。また電源生成ブロック105は、電源制御ブロック110から電圧レベル検知信号SVDを受けているときは、ポンピング動作を実行する一方、電圧レベル検知信号SVDを受けていないときは、ポンピング動作を停止する。電圧レベル検知信号SVDを受けていないときにポンピング動作を停止するのは、内部電源IPの電源電圧VIPが基準電圧RVを上回っている場合は、内部電源IPがメモリコア103に十分に供給できていると考えられるためである。ポンピング動作停止後、メモリコア103における電流消費によって内部電源IPの電源電圧VIPが基準電圧RVを下回ったときは、電圧レベル検知回路114が再度、電圧レベル検知信号SVDを出力し、電源生成ブロック105がポンピング動作を開始する。このような動作によって、内部電源IPの電源電圧VIPが安定して保たれる。ここで、電源生成ブロック105がポンピング動作を実施しているとき、このポンピング動作に起因した電源ノイズが、第1および第2の電源配線121,122を介して電源制御ブロック110に伝搬してしまう可能性がある。ポンピング動作に起因した電源ノイズが電源制御ブロック110に伝搬すると、電源制御ブロック110において生成される基準電圧RVや基準クロック信号RVLが不安定になったり、基準クロック生成回路111で生成される基準クロック信号RCLの周期が不安定になる。これにより、安定した内部電源IPの供給が困難になるおそれがある。そこで本実施形態では、第2の電源配線122に、抵抗素子131と容量素子132とを備えたフィルタ部130を設けており、このフィルタ部130によって、伝搬する電源ノイズを大きく低減している。このため、電源生成ブロック105のポンピング動作に起因した電源ノイズが電源制御ブロック110に与える影響を大幅に抑制することが可能になる。したがって、電源制御ブロック110は、安定した基準電圧RVや基準クロック信号RCLを生成供給することが可能となり、この結果、安定した内部電源IPの供給が実現される。次に、内部電源IPをメモリコア103に供給する必要がない場合、例えばSoC101においてメモリを使用しない場合について説明する。この場合、スイッチ素子140は、外部端子141に与えられるスイッチ制御信号SC1によってオフ状態非導通状態に設定される。これにより、電源生成ブロック105および電源制御回路110への外部電源EPの供給は遮断される。外部電源EPの供給が遮断されるため、電源生成ブロック105はポンピング動作を行わず、電源制御ブロック110も回路動作を停止する。外部電源線120に設けたスイッチ素子140によって外部電源EPの供給を元から遮断するため、電源生成ブロック105および電源制御ブロック110での電流消費は、リークなどのスタンバイ成分も含めて全て遮断される。この結果、メモリ領域102における外部電源EPによる電流消費は、スイッチ素子140におけるリーク成分のみとなる。このように、メモリを使用しない等の場合には、スイッチ素子140をオフすることによって、外部電源EPで消費される電流をほぼ全て削減することが可能となる。以上のように本実施形態によると、メモリの動作時には、電源生成ブロック105で発生する外部電源EPの電源ノイズが電源制御ブロック110に与える影響を大幅に低減することができるので、安定した内部電源IPの供給が実現できる。また、メモリを使用しない場合には、スイッチ素子140をオフ状態に設定することによって、メモリ領域102における外部電源EPの電流消費をほぼ全て削減することが可能となり、SoC101全体としての大幅な低消費電力化を実現できる。なお、抵抗素子131の抵抗値や容量素子132の容量値は、電源制御ブロック110の動作安定性や低減したい電源ノイズの周波数成分等を鑑みて、適宜設定すればよい。例えば一例として、抵抗素子131は50Ω、容量素子132は100pFとすればよい。この場合、電源制御ブロック110での消費電流が例えば500uAとすると、周期5ns程度以下の高周波の電源ノイズを削除しつつ、電源制御ブロック110に供給される外部電源EPの電圧降下は25mV程度に抑えることができる。なお、本実施形態では、フィルタ部130は、抵抗素子131と容量素子132とを用いて構成するものとしたが、これに限定するものではなく、例えば、抵抗素子131のみを用いても一定の電源ノイズの低減効果は得られる。この場合、容量素子132の配置に必要となる面積を削減することができる。同様に、容量素子132のみを用いてもよい。図2は図1におけるフィルタ部130の構成例を示すレイアウト平面図である。図2の構成では、抵抗素子131は、複数段の折り返し形状を有する長距離の金属配線によって構成されており、また容量素子132は、抵抗素子131の下層に形成されたMOSキャパシタ素子によって構成されている。抵抗素子131と容量素子132とを平面的に見て重なるように積層して形成することによって、レイアウト面積を小さくすることができる。例えば、抵抗素子131をポリシリコンで構成した場合に比べて、レイアウト面積を2分の1程度に削減することが可能となる。これにより、SoC101のチップサイズおよびコスト削減を実現できる。抵抗素子131をポリシリコンで形成した場合には、抵抗素子131が必要とする面積を大幅に縮小できるという効果が得られる。なお、図2では、抵抗素子131と容量素子132とを積層して形成した構成を一例として示したが、これに限定されるものではなく、例えば、抵抗素子131や容量素子132を、メモリコア103と平面的に見て重なるように、積層して形成してもよい。あるいは、メモリ領域102内の他の構成要素、例えばトランジスタ機能ブロックや容量素子、信号配線、電源配線等と積層して形成してもよいし、メモリ領域102外にある他の回路ブロックと積層して形成してもよい。また、容量素子132をMOSキャパシタ素子によって構成されている例を示したが、これに限定されるものではなく、例えば配線間容量によって構成したいわゆるMOM容量によって構成してもよい。この場合でも、抵抗素子131と異なる金属配線層で形成すれば積層可能であるし、他の構成要素との積層も容易となる。第2の実施形態図3は第2の実施形態に係る半導体集積回路の概略構成を示す図である。図3の構成は図1とほぼ同様であり、図1と共通の構成要素については図1と同一の符号を付しており、ここではその詳細な説明を省略する。図3において、図1の構成と異なっているのは、抵抗素子131に代えて、PMOSトランジスタ201が第2の電源配線122に挿入されており、PMOSトランジスタ201および容量素子132によって、フィルタ部200が構成されている点である。PMOSトランジスタ201は、SoC101の外部から外部端子203に与えられるスイッチ制御信号SC2をゲートに受ける。なお、このスイッチ制御信号SC2は電源生成ブロック105にも供給される。また、図1と対比すると、スイッチ素子140が省かれている点も異なっている。PMOSトランジスタ201は、スイッチ制御信号SC2がL論理の信号であるときは導通しオン状態、H論理の信号であるときは非導通状態オフ状態になる。電源生成ブロック105は、スイッチ制御信号SC2がL論理の信号であるときはポンピング動作を実行する一方、スイッチ信号SC2がH論理の信号であるときすなわちPMOSトランジスタ201をオフ状態に設定する値を示しているときは、動作を停止する。図3の半導体集積回路の動作について説明する。ただし、第1の実施形態と同様の点については適宜、説明を簡略にする。まず、電源生成ブロック105が内部電源IPを生成し、メモリコア103が動作する場合について説明する。外部電源端子104に与えられた外部電源EPは、外部電源線120並びに第1および第2の電源配線121,122を介して、電源生成ブロック105および電源制御ブロック110に供給される。この場合、PMOSトランジスタ201は、スイッチ制御信号SC2としてL論理の信号を与えることによって導通状態に設定されている。また、電源生成ブロック105は、スイッチ制御信号SCがL論理であるため、ポンピング動作を実施する。電源生成ブロック105および電源制御ブロック110の動作は、図1の半導体集積回路と同様であり、ここでは説明を省略する。ここで、第1の実施形態で説明したとおり、電源生成ブロック105がポンピング動作を実施しているとき、このポンピング動作に起因した電源ノイズが、第1および第2の電源配線121,122を介して電源制御ブロック110に伝搬してしまう可能性がある。ポンピング動作に起因した電源ノイズが電源制御ブロック110に伝搬すると、電源制御ブロック110において生成される基準電圧RVや基準クロック信号RVLが不安定になり、これにより安定した内部電源IPの供給が困難になるおそれがある。そこで本実施形態では、第2の電源配線122に、PMOSトランジスタ201と容量素子132とを備えたフィルタ部200を設けており、このフィルタ部200によって、伝搬する電源ノイズを大きく低減している。すなわち、オン状態に設定されたPMOSトランジスタ201は、デバイスサイズで定まるオン抵抗を有する抵抗素子として機能する。このため、電源生成ブロック105のポンピング動作に起因した電源ノイズが電源制御ブロック110に与える影響を大幅に抑制することが可能になる。したがって、電源制御ブロック110は、安定した基準電圧RVや基準クロック信号RCLを生成供給することが可能となり、この結果、安定した内部電源IPの供給が実現される。次に、内部電源IPをメモリコア103に供給する必要がない場合、例えばSoC101においてメモリを使用しない場合について説明する。この場合、PMOSトランジスタ201は、スイッチ制御信号SC2としてH論理の信号を与えることによって、オフ状態に設定される。これにより、電源制御ブロック110への外部電源EPの供給は遮断され、電源制御ブロック110は回路動作を停止する。また同時に、電源生成ブロック105は、スイッチ制御信号SC2としてH論理の信号を与えられたので、ポンピング動作を停止する。第2の電源配線122に設けたPMOSトランジスタ201をオフ状態することによって電源制御ブロック110への外部電源EPの供給を遮断するため、電源制御ブロック110での電流消費は、リークなどのスタンバイ成分も含めて全て遮断される。また電源生成ブロック105はポンピング動作を停止する。この結果、メモリ領域102における外部電源EPによる電流消費は、PMOSトランジスタ201におけるリーク成分と電源生成ブロック105におけるリーク電流のみとなる。このように、メモリを使用しない等の場合は、PMOSトランジスタ201をオフ状態にするとともに、電源生成ブロック105が動作を停止することによって、外部電源EPで消費される電流をほぼ全て削減することが可能となる。以上のように本実施形態によると、メモリの動作時には、電源生成ブロック105で発生する外部電源EPの電源ノイズが電源制御ブロック110に与える影響を大幅に低減することができるので、安定した内部電源IPの供給が実現できる。また、メモリを使用しない場合には、PMOSトランジスタ201をオフ状態に設定し、かつ電源生成ブロック105のポンピング動作を停止することによって、メモリ領域102における外部電源EPの電流消費をほぼ全て削減することが可能となり、SoC101全体としての大幅な低消費電力化を実現できる。また、PMOSトランジスタ201が、電源ノイズ低減のための抵抗素子として、かつ外部電源EPの遮断用スイッチとして兼用されている。これにより、電源ノイズの低減および消費電流の削減という効果を、メモリ面積の増加を招くことなく実現することができる。なお、PMOSトランジスタ201のデバイスサイズは、電源制御ブロック110の動作安定性や低減したい電源ノイズの周波数成分等を鑑みて、適宜設定すればよい。例えば一例として、PMOSトランジスタ201をオン抵抗が50Ωとなるようなデバイスサイズにし、容量素子132は100pFとすればよい。この場合、電源制御ブロック110での消費電流が例えば500uAとすると、周期5ns程度以下の高周波の電源ノイズを削除しつつ、電源制御ブロック110に供給される外部電源EPの電圧降下は25mV程度に抑えることができる。なお、本実施形態では、フィルタ部200は、PMOSトランジスタ201と容量素子132とを用いて構成するものとしたが、これに限定するものではなく、例えば、PMOSトランジスタ201のみを用いても一定の電源ノイズの低減効果は得られる。この場合、容量素子132の配置に必要となる面積を削減することができる。また、本実施形態では、フィルタ部200に用いるトランジスタ素子を、PMOSトランジスタで構成した一例を示したが、これに限定するものではなく、NMOSタイプの素子、あるいはNMOSとPMOSの組み合わせタイプの素子などの他の素子を用いた場合でも、同様の効果が得られる。図4は本実施形態の変形例1に係る半導体集積回路の概略構成を示す図である。図4の構成は図3とほぼ同様であり、図3と共通の構成要素については図3と同一の符号を付しており、ここではその詳細な説明を省略する。図4において、図3の構成と異なっているのは、スイッチ制御信号SC2がSoC101の外部から与えられるのではなく、メモリコア103から与えられている点である。メモリコア103は、例えばメモリ領域102の外部から供給されるRAS信号などのメモリ制御信号を基にして、論理回路によって、スイッチ制御信号SC2を生成する。ここでは、メモリコア103はスイッチ制御信号SC2として、メモリを動作させる期間はL論理を出力し、メモリを停止させる期間はH論理を出力するものとする。図4の構成の動作は図3と同様であり、よって同様の効果が得られる。これに加えて本変形例では、スイッチ制御信号SC2がSoC101内部で生成されるので、外部端子を省くことができる。これにより、端子数やチップ面積の削減が可能になる。なお、本変形例では、スイッチ制御信号SC2をメモリコア103から供給する構成を一例として示したが、これに限定するものではなく、例えば、SoC101内部のメモリ領域102以外に配置されている機能ブロックによって、スイッチ制御信号SC2を生成するようにしてもかまわない。図5は本実施形態の変形例2に係る半導体集積回路の概略構成を示す図である。図5の構成は図3および図4とほぼ同様であり、図4と共通の構成要素については図4と同一の符号を付しており、ここではその詳細な説明を省略する。図5において、図4の構成と異なっているのは、フィルタ部210が、第2の電源配線122に並列に挿入された複数図では3個のPMOSトランジスタ211,212,213と、これらPMOSトランジスタ211~213のゲートにそれぞれ制御信号SGを与える制御回路214と、容量素子132とを備えている点である。制御回路214は、スイッチ制御信号SC2を受けるとともに、第2の電源配線122のPMOSトランジスタ211~213の両側における電位差、すなわち外部電源EPの電圧降下を検出する。そして、この電圧降下の程度に基づいて、制御信号SGによって、各PMOSトランジスタ211~213のオンオフを制御する。制御回路214は、図示していない電圧レベル検知回路を有している。図5の半導体集積回路の動作について、特にフィルタ部210における制御回路214の動作を中心にして説明する。なお、電源生成ブロック105および電源制御ブロック110の動作は、図3の半導体集積回路と同様である。まず、電源生成ブロック105が内部電源IPを生成し、メモリコア103が動作する場合には、メモリコア103はスイッチ制御信号SC2としてL論理の信号を出力する。制御回路214は、L論理のスイッチ制御信号SC2を受けているとき、PMOSトランジスタ211~213の両側の電位差を電圧レベル検知回路によって検知する。電圧レベル検知回路は、第2の電源配線122における外部電源EPの電圧降下が問題ない程度の範囲であるか否かを示す内部検知信号を出力する。制御回路214はこの内部検知信号に応じて、制御信号SGによって、PMOSトランジスタ211~213の少なくとも1つをオン状態に設定する。また、制御回路214は、第2の電源配線122における外部電源EPの電圧降下が大きくなると、オン状態にするPMOSトランジスタを増やし、逆に、小さくなると、オン状態にするPMOSトランジスタを減らす。すなわち、外部電源EPの電圧降下が大きくなって電源制御ブロック110の安定動作に支障が出るレベルとなった場合は、導通させるPMOSトランジスタを増やしてトランジスタ全体のオン抵抗を低く調整し、電圧降下量を抑制する。内部電源IPをメモリコア103に供給する必要がない場合は、メモリコア103はスイッチ制御信号SC2としてH論理の信号を出力する。制御回路214は、H論理のスイッチ制御信号SC2を受けているとき、制御信号SGによって、PMOSトランジスタ211~213を全てオフ状態に設定する。これにより、電源制御ブロック110への外部電源EPの供給は遮断される。本変形例では、図3の構成と同様の効果が得られる。加えて、第2の電源配線122に複数のトランジスタを並列に挿入し、外部電源EPの電圧降下量に応じて各トランジスタのオンオフを制御することによって、フィルタ部210におけるトランジスタのオン抵抗値が、外部電源EPの電圧降下量に従って調整可能となる。これにより、フィルタ部210による外部電源EPの電圧降下を抑制することが可能となる。なお、図3と同様に、スイッチ制御信号SC2をSoC101の外部から与えるようにしてもよい。あるいは、他の機能ブロックから与えてもよい。図6は本実施形態の変形例3に係る半導体集積回路の概略構成を示す図である。図6の構成は図3とほぼ同様であり、図3と共通の構成要素については図3と同一の符号を付しており、ここではその詳細な説明を省略する。図6において、図3の構成と異なっているのは、フィルタ部220において、PMOSトランジスタ221が複数個図では4個直列に接続されており、そのうちの3個のPMOSトランジスタ221と並列に第1のヒューズ素子222が設けられている点と、容量素子223が複数個図では4個並列に接続されており、各容量素子223に直列に第2のヒューズ素子223が設けられている点である。各ヒューズ素子222,223はそれぞれ個別に切断することが可能になっている。このようにフィルタ部220にヒューズ素子222,224を設けたことによって、PMOSトランジスタ221全体のオン抵抗、および、容量素子223全体の容量値を調整することができる。これにより例えば、ウェハ状態であってもパッケージング後状態であっても、メモリの実動作の評価結果等に従ってヒューズ素子222,224を切断して、フィルタ部220のノイズ抑制特性を調整することが可能になる。なお、本変形例で示したフィルタ部220の構成はあくまでも一例であり、ヒューズ素子222,224の配置位置や個数、PMOSトランジスタ221や容量素子223の個数等については、これに限定されるものではない。また、ヒューズ切断によりトランジスタや容量素子の素子数を調整できる他の構成、例えばヒューズ切断信号を基にした論理信号を受けるスイッチ素子によってトランジスタや容量素子の接続を制御するような構成としても、同様の効果が得られる。なお、図4と同様に、スイッチ制御信号SC2をメモリコア103から与えるようにしてもよい。あるいは、他の機能ブロックから与えてもよい。第3の実施形態図7は第3の実施形態に係る半導体集積回路の概略構成を示す図である。図7の構成は図1とほぼ同様であり、図1と共通の構成要素については図1と同一の符号を付しており、ここではその詳細な説明を省略する。図7において、図1の構成と異なっているのは、外部電源線120に設けられていたスイッチ素子140に代えて、PMOSトランジスタ301が設けられている点である。PMOSトランジスタ301は、SoC101の外部から外部端子302に与えられるスイッチ制御信号SC3をゲートに受ける。PMOSトランジスタ301は、スイッチ制御信号SC3がL論理の信号であるときは導通しオン状態、H論理の信号であるときは非導通状態オフ状態になる。電源生成ブロック105が内部電源IPを生成し、メモリコア103が動作する場合には、PMOSトランジスタ301は、スイッチ制御信号SC3としてL論理の信号を与えることによって導通状態に設定されている。一方、SoC101としてメモリを使用しない場合には、PMOSトランジスタ301は、スイッチ制御信号SC3としてH論理の信号を与えることによってオフ状態に設定される。電源生成ブロック105および電源制御ブロック110の動作は、図1の半導体集積回路と同様であり、ここでは説明を省略する。本実施形態によると、メモリの動作時には、電源生成ブロック105で発生する外部電源EPの電源ノイズが電源制御ブロック110に与える影響を大幅に低減することができるので、安定した内部電源IPの供給が実現できる。また、メモリを使用しない場合には、PMOSトランジスタ301をオフ状態に設定することによって、メモリ領域102における外部電源EPの電流消費をほぼ全て削減することが可能となり、SoC101全体としての大幅な低消費電力化を実現できる。さらに、メモリの動作時において、オン状態に設定されているPMOSトランジスタ301のオン抵抗が、電源生成ブロック105で発生した外部電源EPの電源ノイズが外部電源端子104に伝搬することを低減する機能を果たす。すなわち、PMOSトランジスタ301が、電源ノイズ低減のための抵抗素子として、かつ外部電源EPの遮断用スイッチとして兼用されている。図8は本実施形態の変形例に係る半導体集積回路の概略構成を示す図であり、図3の構成に図7に示したPMOSトランジスタ301および外部端子302を追加したものである。図8の構成においても、図3および図7と同様の効果が得られる。なお、図8において、PMOSトランジスタ301を図1に示したスイッチ素子140に代えてもよい。なお、本実施形態では、外部電源線120に設けるトランジスタ素子をPMOSトランジスタで構成した一例を示したが、これに限定するものではなく、NMOSタイプの素子、あるいはNMOSとPMOSの組み合わせタイプの素子などの他の素子を用いた場合でも、同様の効果が得られる。なお、上述の各実施形態では、電源生成ブロック105が用いる基準クロック信号RCLは電源制御ブロック110から供給されるものとしたが、この代わりに、例えば、電源生成ブロック105が、SoC101のシステムクロックあるいはそれから生成されたクロックを受けるようにしてもかまわない。また、上述の各実施形態では、フィルタ部を第2の電源配線122に設けた構成を一例として示したが、これに限定するものではなく、例えば、フィルタ部を、第1の電源配線121に設けてもよいし、第1および第2の電源配線121,122の両方に設けてもよい。ただし、第1の電源配線121にフィルタ部を設ける場合には、電源生成ブロック105の消費電流は、ポンピング動作を実施するため電源制御ブロック110よりも大きいことを考慮して、フィルタ部における外部電源EPの電圧降下について留意して、デバイスサイズ等を定める必要がある。また、上述の各実施形態では、フィルタ部130,200,210,220、スイッチ素子140およびPMOSトランジスタ301等はメモリ領域102に設けられているものとしているが、これに限られるものではなく、これらの全てまたは一部について、メモリ領域102以外の領域、例えば、ロジック領域やIO領域に設けてもかまわない。また、上述の各実施形態では、電源生成ブロック105として、電源電圧が外部電源EPよりも高い内部電源IPを生成する昇圧電源ブロックを用いた構成を一例として示したが、これに限定するものではなく、負電圧を生成する内部負電圧電源ブロックを用いた場合であっても、同様の効果が実現できる。また、上述の各実施形態では、内部電源IPの電源電圧VIPが基準電圧RVより下回っているときに電圧レベル検知信号SVDが出力されるものとしたが、内部電源IPの電圧の制御方法はこれに限定されるものではない。例えば、内部電源IPの電源電圧VIPが基準電圧RVより上回っているときに、電圧レベル検知信号SVDが出力されるものとしてもよい。あるいは、上限および下限の基準電圧を設定しておき、内部電源IPの電源電圧VIPが上限基準電圧と下限基準電圧との範囲内から外れたときに、電圧レベル検知信号SVDが出力されるようにしてもよい。この場合には、内部電源IPの電源電圧VIPが上がり過ぎることも抑制することができる。また、上述の各実施形態では、内部電源IPはメモリコア103に供給されるものとしたが、これに限られるものではない。メモリ以外の回路ブロック、例えばプロセッサ等に、外部電源と電源電圧が異なる内部電源を供給する構成においても、上述の各実施形態を適用することは可能であり、上述した各実施形態と同様の効果が得られる。"