メモリにエラーを注入する装置であって、エラー注入システムアドレスレジスタと、前記エラー注入システムアドレスレジスタに結合されているエラー注入マスクレジスタとを備え、前記エラー注入システムアドレスレジスタが、入力される書き込みアドレスに一致するシステムアドレスを含む場合、前記エラー注入マスクレジスタは前記メモリにエラーを出力する装置。プロセッサのメモリコントロールハブMCHのコンポーネントである請求項1に記載の装置。前記エラー注入マスクレジスタは、前記エラーが予めプログラミングされている請求項1または2に記載の装置。前記エラーは、修正済みエラーまたは未修正エラーのうち少なくとも1つを含む請求項3に記載の装置。前記エラー注入システムアドレスレジスタに結合されているロックメカニズムをさらに備え、前記ロックメカニズムは、前記エラー注入システムアドレスレジスタをロックするか、または、前記エラー注入システムアドレスレジスタのロックを解除して、前記エラー注入マスクレジスタが前記メモリに対して前記エラーを出力できるようにするか、または、前記メモリに前記エラーを出力できないようにする請求項1から4の何れか1項に記載の装置。前記ロックメカニズムはさらに、前記エラー注入システムアドレスレジスタの有効ビットを有する請求項5に記載の装置。ロジックブロックをさらに備え、前記ロジックブロックは、エラー注入信号を前記エラー注入マスクレジスタに送信し、前記エラー注入マスクレジスタが前記エラーを前記メモリに出力する請求項5または6に記載の装置。前記ロックメカニズムのロックが解除され、前記システムアドレスが前記入力される書き込みアドレスに一致する場合、前記ロジックブロックは、前記エラー注入信号を前記エラー注入マスクレジスタに送信する請求項7に記載の装置。メモリと、命令を処理するプロセッサと、前記メモリにエラーを注入する専用インターフェースを有するメモリコントロールハブMCHとを備え、前記専用インターフェースは、エラー注入システムアドレスレジスタと、前記エラー注入システムアドレスレジスタに結合されているエラー注入マスクレジスタとを有し、前記エラー注入システムアドレスレジスタが、入力される書き込みアドレスに一致するシステムアドレスを持っている場合、前記エラー注入マスクレジスタは前記エラーを前記メモリに出力するコンピュータシステム。前記エラー注入マスクレジスタは、前記エラーが予めプログラミングされている請求項9に記載のコンピュータシステム。前記エラーは、修正済みエラーまたは未修正エラーのうち少なくとも1つを含む請求項10に記載のコンピュータシステム。前記エラー注入システムアドレスレジスタに結合されているロックメカニズムをさらに備え、前記ロックメカニズムは、前記エラー注入システムアドレスレジスタをロックするか、または、前記エラー注入システムアドレスレジスタのロックを解除して、前記エラー注入マスクレジスタが前記メモリに前記エラーを出力できるようにするか、または、前記メモリに前記エラーを出力できないようにする請求項9から11の何れか1項に記載のコンピュータシステム。前記ロックメカニズムはさらに、前記エラー注入システムアドレスレジスタの有効ビットを有する請求項12に記載のコンピュータシステム。ロジックブロックをさらに備え、前記ロジックブロックは、エラー注入信号を前記エラー注入マスクレジスタに送信して、前記エラー注入マスクレジスタが前記エラーを前記メモリに出力する請求項12または13に記載のコンピュータシステム。前記ロックメカニズムのロックが解除されており、前記システムアドレスが前記入力される書き込みアドレスに一致する場合、前記ロジックブロックは、前記エラー注入マスクレジスタに前記エラー注入信号を送信する請求項14に記載のコンピュータシステム。メモリにエラーを注入する方法であって、エラー注入システムアドレスレジスタにおいて試験ソフトウェアからシステムアドレスを受信する段階と、前記エラー注入システムアドレスレジスタの前記システムアドレスが、入力される書き込みアドレスに一致するか否かを判断する段階と、前記システムアドレスが、前記入力される書き込みアドレスに一致する場合、前記メモリにエラーを出力するようエラー注入マスクレジスタに命令する段階とを備える方法。前記エラーを前記エラー注入マスクレジスタに予めプログラミングする段階をさらに備える請求項16に記載の方法。前記エラーは、修正済みエラーまたは未修正エラーのうち少なくとも1つを含む請求項17に記載の方法。ロックメカニズムは、前記エラー注入システムアドレスレジスタに結合されており、前記ロックメカニズムは、前記エラー注入システムアドレスレジスタをロックするか、または、前記エラー注入システムアドレスレジスタのロックを解除して、前記エラー注入マスクレジスタが前記メモリに前記エラーを出力できるようにするか、または、前記エラーを前記メモリに出力できないようにする請求項16から18の何れか1項に記載の方法。前記ロックメカニズムはさらに、前記エラー注入システムアドレスレジスタの有効ビットを有する請求項19に記載の方法。以下の説明では、説明の便宜上、後述する本発明の実施形態を深く理解していただくべく具体的且つ詳細な内容を数多く記載する。しかし、本発明の実施形態は以下に記載する具体的且つ詳細内容の一部を採用することなく実施し得ることは当業者には明らかである。また、公知の構造およびデバイスは、本発明の実施形態の基礎的な原理をあいまいにしないようにブロック図形式で図示している。以下に記載するのは、後述する本明細書で詳細に説明する命令を実行するための本発明の実施形態と共に利用し得るコンピュータシステムの一例である。ラップトップ、デスクトップ、手持ちPC、携帯情報端末、エンジニアリングワークステーション、サーバ、ネットワークデバイス、ネットワークハブ、スイッチ、埋め込みプロセッサ、デジタルシグナルプロセッサDSP、グラフィクスデバイス、ビデオゲームデバイス、セットトップボックス、マイクロコントローラ、携帯電話、ポータブルメディアプレーヤ、手持ちデバイス、および、さまざまなその他の電子デバイスについての関連技術分野で公知の他のシステム設計およびシステム構成も適宜利用される。一般的に、本明細書に開示するプロセッサおよび/または他の実行ロジックを組み込むことが可能な非常に多岐にわたるシステムまたは電子デバイスは概して、適宜利用される。ここで図1を参照すると、本発明の一実施形態に係るコンピュータシステム100のブロック図が図示されている。システム100は、1以上の処理要素110、115を備えるとしてよい。処理要素110、115は、グラフィクスメモリコントローラハブGMCH120に結合されている。任意の追加の処理要素115を、図1において破線で示している。各処理要素は、シングルコアであってもよいし、または、これに代えて複数のコアを含むとしてもよい。処理要素は任意で、処理コア以外に、統合メモリコントローラおよび/または統合I/O制御ロジック等の他のオンダイ要素を含むとしてもよい。また、少なくとも一の実施形態について、処理要素のコアは、複数のハードウェアスレッドコンテキストをコア毎に持つという点で、マルチスレッド型としてもよい。図1では、GMCH120が、メモリ140に結合されている様子が図示されている。メモリ140は、例えば、ダイナミックランダムアクセスメモリDRAMであってよい。DRAMは、少なくとも一の実施形態について、不揮発性キャッシュに対応付けられているとしてよい。GMCH120は、チップセットであってもよいし、または、チップセットの一部であってもよい。GMCH120は、プロセッサ110、115と通信するとしてよく、プロセッサ110、115とメモリ140との間のやり取りを制御するとしてよい。GMCH120はまた、プロセッサ110、115と、システム100の他の要素との間のアクセラレーテッドバスインターフェースとして動作するとしてよい。少なくとも一の実施形態について、GMCH120は、フロントサイドバスFSB195等のマルチドロップバスを介してプロセッサ110、115と通信する。さらに、GMCH120は、ディスプレイ140フラットパネルディスプレイ等に結合されている。GMCH120は、統合グラフィクスアクセラレータを含むとしてよい。GMCH120はさらに、入出力I/OコントローラハブICH150に結合されている。ICH150は、さまざまな周辺機器をシステム100に結合するために用いられるとしてよい。図1の実施形態では、一例として、ICH150に結合されているディスクリートなグラフィクスデバイスである外部グラフィクスデバイス160と、別の周辺機器170とを図示している。これに代えて、システム100にはさらに追加の処理要素または異なる処理要素が設けられているとしてもよい。例えば、追加の処理要素115は、プロセッサ110と同一の追加のプロセッサ、プロセッサ110と異質または非対称の追加のプロセッサ、アクセラレータ例えば、グラフィクスアクセラレータまたはデジタルシグナルプロセッサDSPユニット、フィールドプログラマブルゲートアレイ、または、任意のその他の処理要素を含むとしてよい。物理リソース110、115には、アーキテクチャ上の特徴、マイクロアーキテクチャ上の特徴、熱特性、消費電力特性等を含む多岐にわたるメトリックに関して、さまざまな違いがあるとしてよい。これらの違いは、処理要素110、115の非対称性および異質性を事実上示しているとしてよい。少なくとも一の実施形態において、さまざまな処理要素110、115は同じダイパッケージに存在しているとしてよい。ここで図2を参照すると、本発明の実施形態に応じた別のコンピュータシステム200のブロック図が図示されている。図2に示すように、マルチプロセッサシステム200は、ポイントツーポイントインターコネクトシステムであり、ポイントツーポイントインターコネクト250を介して結合されている第1の処理要素270および第2の処理要素280を備える。図2に図示されているように、処理要素270および280のそれぞれは、マルチコアプロセッサであってよく、第1のプロセッサコアおよび第2のプロセッサコアを含むつまり、プロセッサコア274aおよび274b、ならびに、プロセッサコア284aおよび284b。これに代えて、処理要素270、280のうち1以上は、プロセッサ以外の要素であってもよく、例えば、アクセラレータまたはフィールドプログラマブルゲートアレイであってよい。図示している処理要素は270、280の2つのみであるが、本発明の範囲はこれに限定されないと理解されたい。他の実施形態では、1以上の追加の処理要素を一の所与のプロセッサに設けるとしてもよい。第1の処理要素270はさらに、後述するように専用インターフェース273を含むメモリコントローラハブMCH272と、ポイントツーポイントP-Pインターフェース276および278とを有するとしてよい。同様に、第2の処理要素280は、後述するように専用インターフェース283を含むMCH282と、P-Pインターフェース286および288とを有するとしてよい。プロセッサ270、280は、ポイントツーポイントPtPインターフェース250を介してPtPインターフェース回路278、288を用いてデータをやり取りするとしてよい。図2に示すように、MCH272および282は、プロセッサを対応するメモリに結合しており、つまり、メモリ232およびメモリ234に結合している。メモリ232およびメモリ234は、メインメモリのうち対応するプロセッサにローカルに取り付けられている部分であってよい。プロセッサ270、280はそれぞれ、ポイントツーポイントインターフェース回路276、294、286、298を用いて、個々のPtPインターフェース252、254を介してチップセット290とデータをやり取りするとしてよい。チップセット290はさらに、高性能グラフィクスインターフェース239を介して高性能グラフィクス回路238とデータをやり取りするとしてよい。本発明の実施形態は、任意の数の処理コアを持つ任意の処理要素に設けられているとしてよい。一実施形態によると、任意のプロセッサコアは、ローカルキャッシュメモリ不図示を含むとしてもよいし、または、ローカルキャッシュメモリ不図示に対応付けられているとしてもよい。さらに、共有キャッシュ不図示は、一方のプロセッサに含まれているとしてもよいし、または、両プロセッサの外部にあるがp2pインターコネクトを介して両プロセッサに接続されているとしてもよく、一方または両方のプロセッサのローカルキャッシュ情報は、プロセッサが低電力モードである場合には共有キャッシュに格納されるとしてよい。第1の処理要素270および第2の処理要素280はそれぞれ、P-Pインターコネクト276、286を介してチップセット290に結合されているとしてよい。図2に図示されているように、チップセット290はP-Pインターフェース294および298を含む。さらに、チップセット290は、チップセット290を高性能グラフィクスエンジン248に結合するべくインターフェース292を含む。一実施形態によると、バス249は、グラフィクスエンジン248をチップセット290に結合するために用いられるとしてよい。これに代えて、ポイントツーポイントインターコネクト249は、これらの構成要素を結合するとしてもよい。そして、チップセット290は、インターフェース296を介して第1のバス216に結合されているとしてよい。一実施形態によると、第1のバス216は、ぺリフェラルコンポーネントインターコネクトPCIバスであってよく、または、PCIExpressバス等のバスであってよく、または、別の第三世代I/Oインターコネクトバスであってもよい。しかし、本発明の範囲はこれに限定されない。図2に図示するように、さまざまなI/Oデバイス214は、第1のバス216を第2のバス220に結合するバスブリッジ218と共に、第1のバス216に結合されているとしてよい。一実施形態によると、第2のバス220はローピンカウントLPCバスであってよい。さまざまなデバイスが第2のバス220に結合されているとしてよい。例えば、一実施形態によると、キーボード/マウス222、通信デバイス226、および、コード230を含むディスクドライブまたは他の大容量格納デバイス等のデータ格納ユニット228が結合されているとしてよい。さらに、オーディオI/O224が第2のバス220に結合されているとしてよい。尚、他のアーキテクチャも可能である。例えば、ポイントツーポイントアーキテクチャの代わりに、システムはマルチドロップバスまたは他の同様のアーキテクチャを実現するとしてもよい。一実施形態によると、処理要素270は、専用インターフェース273を含むMCH272を含むとしてよい。他の処理要素が、同様に専用インターフェース例えば、処理要素280の専用インターフェース283を含むMCHを含み得ると認められたい。説明するように、MCH272の専用インターフェース273は、エラーを注入すべきシステムアドレスをプログラミングするべくコンピュータシステム200の試験ソフトウェアによって用いられるとしてよく、注入すべきエラーの種類を選択するべくマスクレジスタを含むとしてよい。ここで図3を参照すると、本発明の一実施形態に応じたMCH専用インターフェース273のブロック図が図示されている。一実施形態によると、MCH専用インターフェース273は、エラー注入システムアドレスレジスタ302、および、エラー注入システムアドレスレジスタに結合されているエラー注入マスクレジスタ330を含む。エラー注入システムアドレスレジスタ302が、入力される書き込みアドレス325と一致するシステムアドレスを含む場合、エラー注入マスクレジスタ330はメモリ350にエラーを出力する。MCH専用インターフェース273の概略をここで説明する。図3に示すように、エラー注入システムアドレスレジスタ302は、コンピュータシステムの試験ソフトウェアがエラーを注入すべき所望のシステムアドレスをプログラミングできるように設けられている。このようにプログラミングされたアドレスと入力される要求のアドレス325とが一致するか否かを検証するためのロジック310がさらに設けられている。システムアドレスがエラー注入システムアドレスレジスタ302にプログラミングされると、試験ソフトウェアはこの後、このシステムアドレス325に対して書き込みを実行することができる。アドレスが一致すると、メモリ350の当該位置へのエラー例えば、データ333の入力がトリガされるとしてよい。エラーの種類修正済み、または、未修正は、どのビットがエラーを含むかを制御するエラー注入マスクレジスタ330のソフトウェアプログラミングによって選択されるとしてよい。一例として、MCH専用インターフェース273は、メモリ232に対応付けられているコンピュータシステム200の処理要素270のMCH272と共に利用されるとしてよいが、理解されるように、任意のコンピュータシステムで利用され得る。例えば、本発明の実施形態は、図1のコンピュータシステム100で実現されるとしてよい。一例として、図3に示すように、セキュリティのために、ロックメカニズム301がエラー注入システムアドレスレジスタ302に結合されているとしてよい。具体例として、ロックメカニズム301は、システム管理モードSMM時にはロックが解除されているとしてよい。試験ソフトウェアは、インバータ322を介してANDゲート324に結合されているロック320のロックを解除するとしてよく、レジスタへの書き込み321をANDゲート324に送信するとしてよい。このようにして、有効ビット304がエラー注入システムアドレスレジスタ302に設定されるとしてよく、システムのロックが解除される。前述したように、試験ソフトウェアは、エラー注入システムアドレスを、エラー注入システムアドレスレジスタ302に供給するとしてよい。判断ロジックブロック310は、試験ソフトウェアプログラム書き込みアドレス325と、エラー注入システムアドレス302とが一致するか否かを検証するために用いられる。具体的には、メモリ書き込み信号309および有効信号304が、判断ロジックブロック310に信号を送信するANDゲート306によって受信され、判断ロジックブロック310が、レジスタ302からのエラー注入システムアドレスが、試験ソフトウェアプログラム書き込みアドレス325と一致すると判断すると、判断ロジックブロック310はエラー注入信号312をエラー注入マスクレジスタ330に送信する。このため、エラー注入システムアドレスがレジスタ302にプログラミングされると、試験ソフトウェアはこの後、システムアドレス325への書き込みを実行することができ、判断ロジックブロック310によってアドレスが一致すると判断されると、決定ブロック310は、エラー注入マスクレジスタ330を通して、当該位置へと注入すべきエラー注入信号312をトリガすることができる。エラーの種類修正済み、または、未修正は、エラーを含むビットを制御するエラー注入マスクレジスタ330のデータマスクレジスタを予めプログラミングする試験ソフトウェアによって選択され得る。図3から分かるように、データエラー333は、試験のために、メモリ350へとデータバッファ340を介して供給され得る。このようにして、上述した構造および方法によると、コンピュータシステム200の試験ソフトウェアによってソフトウェアの問題を検出して修正するべく、メモリエラー333修正済み、または、未修正をメモリ350に注入することができるようになる。さらに図4を参照すると、図4は、試験ソフトウェアフローおよびMCH専用インターフェースフロー例えば、ハードウェアHWフローを示すフローチャート400である。図4から分かるように、試験ソフトウェアは、上述したようにロックメカニズム301のロックを解除するサークル402。続いて、試験ソフトウェアは、エラー注入システムアドレスレジスタ302にXをプログラミングするサークル404。Xは試験ソフトウェアがエラーを注入したいシステムアドレスであると考えられたい。続いて、試験ソフトウェアは、所望のエラーを発生させるようにエラー注入マスクレジスタ330をプログラミングするサークル406。さらに、試験ソフトウェアは、有効ビット304を設定して、注入のためにハードウェアロジックを準備するサークル408。続いて、試験ソフトウェアは、アドレスXへの書き込みを実行するサークル410。ハードウェアまたはMCH専用インターフェースフローについて、メモリ書き込みアクセスが存在するか否かを判断する判断サークル420。存在しない場合、トランザクションはエラーを注入することなく継続するサークル422。しかし、メモリ書き込みである場合、アクセスの対象がアドレスXであるか否か、および、メカニズムが準備されているか否かを判断する判断サークル425。アドレスXではなく、メカニズムが準備されていない場合、トランザクションはエラーを注入することなく継続するサークル422。しかし、メカニズムが準備されており、アクセスの対象がアドレスXである場合例えば、ロジックブロック310によって判断される、エラー注入マスク330が適用されるとしてよいサークル430。この場合、データ333はエラー434と共にメモリ350に書き込まれる。上述したように、エラーの種類修正済み、または、未修正は、どのビットがエラーを含むかを制御するエラー注入マスクレジスタ330のデータマスクレジスタを予めプログラミングする試験ソフトウェアによって選択することができる。さらに、試験ソフトウェアは、アドレスX読み出しを実行するとしてよくサークル450、ハードウェアはエラーを検出するとしてよいサークル452。ハードウェアはこの後、エラーを記録して伝達しサークル454、エラー処理ソフトウェアがエラーを処理するとしてよいサークル456。このように、上述した構造および方法によれば、コンピュータシステムの試験ソフトウェアによってソフトウェアの問題を検出して修正するべくメモリへのメモリエラー修正済み、または、未修正の注入が可能になる。さらに、上述した専用インターフェースおよびソフトウェア方法の実施形態は、ソフトウェアベンダー、例えば、オペレーティングシステムベンダーおよび仮想マシンマネジメントベンダー、そして、OEM相手先商標製品製造者によるエラー注入要件を満たすために用いられるとしてよい。上述した本発明では、試験のためにメモリにエラーを注入するように特別に構成された簡単なインターフェースが提供される。具体的には、上記の方法によると、検出および修正を目的としてメモリエラー修正済み、および/または、未修正の注入が可能になる。基本的には、上述した構造および方法は、メモリへの真のエラー注入を可能とし、エラー修復フローの開発および評価を可能とする。本明細書に開示したメカニズムの実施形態は、ハードウェア、ソフトウェア、ファームウェアまたはこれらの実装方法の組み合わせで実現され得る。本発明の実施形態は、少なくとも一のプロセッサ、データ格納システム揮発性および不揮発性のメモリおよび/または格納素子を含む、少なくとも一の入力デバイス、および、少なくとも一の出力デバイスを備えるプログラミング可能システムで実行されるコンピュータプログラムまたはプログラムコードとして実現され得る。プログラムコードを入力データに適用して、本明細書で説明した機能を実行し、出力情報を生成するとしてよい。出力情報は、公知の方法で1以上の出力デバイスに適用されるとしてよい。本願において、処理システムは、例えば、デジタルシグナルプロセッサDSP、マイクロコントローラ、特定用途向け集積回路ASIC、または、マイクロプロセッサ等のプロセッサを備える任意のシステムを含む。プログラムコードは、処理システムと通信するべく高級プロシージャ言語またはオブジェクト指向型プログラミング言語で実装されるとしてよい。プログラムコードはさらに、所望される場合、アセンブリ言語または機械言語で実装されるとしてもよい。実際には、本明細書で説明するメカニズムの範囲は、任意の特定のプログラミング言語に限定されるものではない。どの場合でも、言語はコンパイラ型またはインタプリタ型のどちらであってもよい。少なくとも一の実施形態の1以上の側面を、プロセッサにおけるさまざまなロジックを表す機械可読媒体に格納されているデータ表現で実装するとしてよい。当該データ表現は、機械によって読み出されると、機械にロジックを製造させて本明細書で説明した方法を実現させる。このような表現は、IPコアとして知られており、有形の機械可読媒体に格納されているとしてよく、さまざまな顧客または製造設備に供給され、ロジックまたはプロセッサを実際に生成する製造機械にロードされる。このような機械可読格納媒体は、これらに限定されることなく、機械またはデバイスによって製造または形成される非一時的で有形の粒子の配列を含むとしてよい。例えば、ハードディスク、任意のその他の種類のディスク、例えば、フロッピー登録商標ディスク、光ディスク、コンパクトディスクリードオンリーメモリCD-ROM、コンパクトディスクリライタブルCD-RWおよび光磁気ディスク等の格納媒体、半導体デバイス、例えば、リードオンリーメモリROM、ダイナミックランダムアクセスメモリDRAM、スタティックランダムアクセスメモリSRAM等のランダムアクセスメモリRAM、消去可能プログラミング可能リードオンリーメモリEPROM、フラッシュメモリ、電気的消去可能プログラミング可能リードオンリーメモリEEPROM、磁気カードまたは光カード、または、電子命令を格納するのに適した任意のその他の種類の媒体を含む。したがって、本発明の実施形態はさらに、本発明の実施形態に係る処理を実行するための命令を含む、または、本明細書で説明した構造、回路、装置、プロセッサおよび/またはシステムフィーチャを定義するHDL等の設計データを含む非一時的で有形の機械可読媒体を含む。このような実施形態は、プログラム製品とも呼ばれるとしてよい。本明細書で開示した命令の特定の処理は、ハードウェア素子によって実行されるとしてよく、機械実行可能命令で具現化されるとしてよく、当該機械実行可能命令は、当該機械実行可能命令がプログラミングされている回路または他のハードウェア素子に当該処理を実行させるか、または、少なくとも当該回路または他のハードウェア素子で当該処理を発生させるために用いられる。回路は、汎用プロセッサまたは特定用途向けプロセッサを含むとしてよく、または、ロジック回路を含むとしてもよい。これは数例に過ぎない。処理はさらに任意で、ハードウェアおよびソフトウェアの組み合わせで実行されるとしてもよい。実行ロジックおよび/またはプロセッサは、機械命令または機械命令から導出される1以上の制御信号に応答して、命令が特定した結果であるオペランドを格納する特別または特定の回路または他のロジックを含むとしてよい。例えば、本明細書で開示した命令の実施形態は、図1および図2のシステムのうち1以上で実行されるとしてよい。命令の実施形態は、システムで実行されるべきプログラムコードに格納されるとしてよい。さらに、これらの図面の処理要素は、本明細書で詳細に説明した詳細なパイプラインおよび/またはアーキテクチャ例えば、インオーダアーキテクチャおよびアウトオブオーダアーキテクチャのうち1つを利用するとしてよい。例えば、インオーダアーキテクチャのデコードユニットは、命令をデコードして、デコードされた命令をベクトルユニットまたはスカラーユニットに供給する等としてよい。上記の説明では、説明の便宜上、本発明を深く理解していただくべく具体的且つ詳細な内容を数多く記載している。しかし、本発明が上記の具体的且つ詳細な内容の一部を採用することなく実施し得ることは当業者には明らかであろう。したがって、本発明の範囲および意図は、特許請求の範囲によってのみ判断されるべきである。