"以下の工程を含むノーマリオフ型パワーJFETの製造方法:a第1導電型のシリコンカーバイド系半導体基板の第1主面側に、前記半導体基板よりも低濃度であって前記第1導電型と同一導電型の第1シリコンカーバイド系半導体エピタキシャル層を有する半導体ウエハを準備する工程;b前記半導体ウエハの前記第1主面側の前記第1シリコンカーバイド系半導体エピタキシャル層の表面に、イオン注入により、第2導電型の不純物をドープすることにより、複数の第1ゲート不純物領域を導入する工程;c前記工程bの後、前記ウエハの前記第1主面側に対して、第1活性化アニールを実行する工程;d前記工程cの後、前記半導体ウエハの前記第1主面側の前記第1エピタキシャル層の表面に、前記半導体基板よりも低濃度であって前記第1導電型と同一導電型の第2シリコンカーバイド系半導体エピタキシャル層を形成する工程;e前記半導体ウエハの前記第1主面側の前記第2シリコンカーバイド系半導体エピタキシャル層の表面に、イオン注入により、前記第2導電型と同一導電型の不純物をドープすることにより、各第1ゲート不純物領域と連結してゲート不純物領域を構成すべき複数の第2ゲート不純物領域を導入する工程;f前記工程eの後、前記ウエハの前記第1主面側に対して、第2活性化アニールを実行する工程。前記1項のノーマリオフ型パワーJFETの製造方法において、前記第1活性化アニールおよび前記第2活性化アニールは、前記半導体ウエハの前記第1主面側の表面を炭素系膜で被覆した状態で実行される。前記2項のノーマリオフ型パワーJFETの製造方法において、前記パワーJFETは、縦型である。前記3項のノーマリオフ型パワーJFETの製造方法において、前記シリコンカーバイド系半導体基板のポリタイプは、4Hである。前記4項のノーマリオフ型パワーJFETの製造方法において、前記第1主面の結晶面は、0001面又はこれと等価な面である。前記5項のノーマリオフ型パワーJFETの製造方法において、更に以下の工程を含む:g前記工程fの後、前記半導体ウエハの前記第1主面側の表面に、前記半導体基板よりも低濃度であって前記第1導電型と同一導電型の第3シリコンカーバイド系半導体エピタキシャル層を形成する工程;h前記半導体ウエハの前記第1主面側の前記第3シリコンカーバイド系半導体エピタキシャル層の表面に、イオン注入により、前記第2導電型と同一導電型の不純物をドープすることにより、各第2ゲート不純物領域とともにゲート不純物領域を構成する複数の第3ゲート不純物領域を導入する工程;i前記工程hの後、前記ウエハの前記第1主面側に対して、第3活性化アニールを実行する工程。前記6項のノーマリオフ型パワーJFETの製造方法において、前記複数の第3ゲート不純物領域の間隔は、前記複数の第2ゲート不純物領域の間隔よりも広い。前記7項のノーマリオフ型パワーJFETの製造方法において、前記第3活性化アニールは、前記半導体ウエハの前記第1主面側の表面を炭素系膜で被覆した状態で実行される。前記8項のノーマリオフ型パワーJFETの製造方法において、更に以下の工程を含む:j前記工程iの後であって前記炭素系膜を除去した後に、前記半導体ウエハの前記第1主面側の表面に、メタルゲート電極およびメタルソース電極を形成する工程。前記9項のノーマリオフ型パワーJFETの製造方法において、前記メタルゲート電極および前記メタルソース電極は、前記第3シリコンカーバイド系半導体エピタキシャル層の表面上に形成されている。前記10項のノーマリオフ型パワーJFETの製造方法において、前記パワーJFETは、エッジターミネーション構造として、アクティブ領域の周辺を取り巻くリング状の前記第2導電型と同一導電型のエッジターミネーション不純物領域を有する。前記11項のノーマリオフ型パワーJFETの製造方法において、前記シリコンカーバイド系半導体基板は、SiC半導体基板である。前記12項のノーマリオフ型パワーJFETの製造方法において、前記シリコンカーバイド系半導体基板は、N型基板である。前記13項のノーマリオフ型パワーJFETの製造方法において、各ゲート不純物領域の平面形状は、ほぼリニア形状である。前記13項のノーマリオフ型パワーJFETの製造方法において、各ゲート不純物領域の平面形状は、ほぼドット形状である。前記14項のノーマリオフ型パワーJFETの製造方法において、更に以下の工程を含む:k前記工程iの後に、前記半導体ウエハの前記第1主面と反対側の第2主面に、メタルドレイン電極を形成する工程。一般に、シリコン等に比べて、格段に不純物拡散速度が遅いSiC系のノーマリオフNormallyOFF型JFET等の半導体能動素子においては、ゲート領域にトレンチを形成し、その側壁等にイオン注入して、ゲート領域を形成する。しかし、本願発明者らが、これらの素子について、検討したところによると、以下のような問題点があることが明らかとなった。すなわち、たとえば、1JFETの性能を確保するためには、ゲート領域間を高精度に制御する必要がる。2プロセスの制約により、ソース領域内にゲート領域を形成するため、ソース領域およびゲート領域間で高濃度PN接合が形成されるため、接合電流の増加が避けられない。3エッジターミネーションに特に高エネルギのイオン注入を必要とする。4ゲート領域直上の電極配線が困難であるため、ゲート抵抗が高くなる。本願発明は、これらの課題を解決するためになされたものである。本発明の目的は、信頼性の高いSiC系JFET等の半導体装置の製造プロセスを提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、本願の一つの発明は、ノーマリオフ型パワーJFETの製造方法であって、エピタキシャル成長、イオン注入、および活性化アニールを含むプロセスを複数回繰り返すマルチエピタキシ方式により、複数の領域からなるゲート領域を形成するものである。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、ノーマリオフ型パワーJFETの製造方法において、エピタキシャル成長、イオン注入、および活性化アニールを含むプロセスを複数回繰り返すマルチエピタキシ方式により、複数の領域からなるゲート領域を形成するので、ゲート間隔を高精度に設定することができる。実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。1.以下の工程を含むノーマリオフ型パワーJFETの製造方法:a第1導電型のシリコンカーバイド系半導体基板の第1主面側に、前記半導体基板よりも低濃度であって前記第1導電型と同一導電型の第1シリコンカーバイド系半導体エピタキシャル層を有する半導体ウエハを準備する工程;b前記半導体ウエハの前記第1主面側の前記第1シリコンカーバイド系半導体エピタキシャル層の表面に、イオン注入により、第2導電型の不純物をドープすることにより、複数の第1ゲート不純物領域を導入する工程;c前記工程bの後、前記ウエハの前記第1主面側に対して、第1活性化アニールを実行する工程;d前記工程cの後、前記半導体ウエハの前記第1主面側の前記第1エピタキシャル層の表面に、前記半導体基板よりも低濃度であって前記第1導電型と同一導電型の第2シリコンカーバイド系半導体エピタキシャル層を形成する工程;e前記半導体ウエハの前記第1主面側の前記第2シリコンカーバイド系半導体エピタキシャル層の表面に、イオン注入により、前記第2導電型と同一導電型の不純物をドープすることにより、各第1ゲート不純物領域と連結してゲート不純物領域を構成すべき複数の第2ゲート不純物領域を導入する工程;f前記工程eの後、前記ウエハの前記第1主面側に対して、第2活性化アニールを実行する工程。2.前記1項のノーマリオフ型パワーJFETの製造方法において、前記第1活性化アニールおよび前記第2活性化アニールは、前記半導体ウエハの前記第1主面側の表面を炭素系膜で被覆した状態で実行される。3.前記1または2項のノーマリオフ型パワーJFETの製造方法において、前記パワーJFETは、縦型である。4.前記1から3項のいずれか一つのノーマリオフ型パワーJFETの製造方法において、前記シリコンカーバイド系半導体基板のポリタイプは、4Hである。5.前記1から4項のいずれか一つのノーマリオフ型パワーJFETの製造方法において、前記第1主面の結晶面は、0001面又はこれと等価な面である。6.前記1から5項のいずれか一つのノーマリオフ型パワーJFETの製造方法において、更に以下の工程を含む:g前記工程fの後、前記半導体ウエハの前記第1主面側の表面に、前記半導体基板よりも低濃度であって前記第1導電型と同一導電型の第3シリコンカーバイド系半導体エピタキシャル層を形成する工程;h前記半導体ウエハの前記第1主面側の前記第3シリコンカーバイド系半導体エピタキシャル層の表面に、イオン注入により、前記第2導電型と同一導電型の不純物をドープすることにより、各第2ゲート不純物領域とともにゲート不純物領域を構成する複数の第3ゲート不純物領域を導入する工程;i前記工程hの後、前記ウエハの前記第1主面側に対して、第3活性化アニールを実行する工程。7.前記6項のノーマリオフ型パワーJFETの製造方法において、前記複数の第3ゲート不純物領域の間隔は、前記複数の第2ゲート不純物領域の間隔よりも広い。8.前記6または7項のノーマリオフ型パワーJFETの製造方法において、前記第3活性化アニールは、前記半導体ウエハの前記第1主面側の表面を炭素系膜で被覆した状態で実行される。9.前記6から8項のいずれか一つのノーマリオフ型パワーJFETの製造方法において、更に以下の工程を含む:j前記工程iの後であって前記炭素系膜を除去した後に、前記半導体ウエハの前記第1主面側の表面に、メタルゲート電極およびメタルソース電極を形成する工程。10.前記9項のノーマリオフ型パワーJFETの製造方法において、前記メタルゲート電極および前記メタルソース電極は、前記第3シリコンカーバイド系半導体エピタキシャル層の表面上に形成されている。11.前記1から10項のいずれか一つのノーマリオフ型パワーJFETの製造方法において、前記パワーJFETは、エッジターミネーション構造として、アクティブ領域の周辺を取り巻くリング状の前記第2導電型と同一導電型のエッジターミネーション不純物領域を有する。12.前記1から11項のいずれか一つのノーマリオフ型パワーJFETの製造方法において、前記シリコンカーバイド系半導体基板は、SiC半導体基板である。13.前記1から12項のいずれか一つのノーマリオフ型パワーJFETの製造方法において、前記シリコンカーバイド系半導体基板は、N型基板である。14.前記1から13項のいずれか一つのノーマリオフ型パワーJFETの製造方法において、各ゲート不純物領域の平面形状は、ほぼリニア形状である。15.前記1から13項のいずれか一つのノーマリオフ型パワーJFETの製造方法において、各ゲート不純物領域の平面形状は、ほぼドット形状である。16.前記6から14項のいずれか一つのノーマリオフ型パワーJFETの製造方法において、更に以下の工程を含む:k前記工程iの後に、前記半導体ウエハの前記第1主面と反対側の第2主面に、メタルドレイン電極を形成する工程。17.前記1から4項および6から16項のいずれか一つのノーマリオフ型パワーJFETの製造方法において、前記第1主面の結晶面は、0001面から[1、1、-2,0]方向に10度以内程度傾けた面、又はこれと等価な面である。本願における記載形式、基本的用語、用法の説明1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。更に、本願において、半導体チップ、半導体装置または半導体集積回路装置というときは、主に、各種トランジスタ能動素子単体、および、それらを中心に、抵抗、コンデンサ、ダイオード等を半導体チップ等半導体チップ材料としては、たとえば単結晶SiC基板、単結晶シリコン基板、これらの複合基板等。SiCの結晶多形としては、主に4H-SiCを対象とするが、その他の結晶多形でもよいことは、言うまでもない上に集積したものをいう。また、本願において、電子回路装置というときは、半導体チップ、半導体装置、半導体集積回路装置、抵抗、コンデンサ、ダイオード等、及び、これらの相互接続系を示す。ここで、各種トランジスタの代表的なものとしては、接合FETFieldEffectTransistorを例示することができる。今日のパワー系の電子回路装置、半導体装置、または半導体集積回路装置のソースおよびゲートのメタル電極は、通常、たとえば、アルミニウム系またはタングステン系などの高融点金属系のM1配線層の一層か、または、アルミニウム系またはタングステン系などの高融点金属系のM1配線層およびM2配線層からなる2層から構成される場合が多い。なお、これらの配線層として、銅系配線層が用いられることがある。2.同様に実施の態様等の記載において、材料、組成等について、AからなるX等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、A以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、Aを主要な成分として含むX等の意味である。たとえば、シリコン部材またはSiC炭化珪素部材等といっても、純粋なシリコンやSiCに限定されるものではなく、その他シリコンまたはSiCを主要な成分とする多元半導体、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、酸化シリコン膜、酸化シリコン系絶縁膜等と言っても、比較的純粋な非ドープ酸化シリコンだけでなく、FSGFluorosilicateGlass、TEOSベース酸化シリコン、SiOCまたはカーボンドープ酸化シリコンまたはOSG、PSG、BPSG等の熱酸化膜、CVD酸化膜、SOG、ナノクラスタリングシリカNanoClusteringSilicaNCS等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Lowk絶縁膜ポーラス系絶縁膜、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、SiN,SiCN,SiNH,SiCNH等がある。ここで、窒化シリコンというときは、特にそうでない旨明示したときを除き、SiNおよびSiNHの両方を含む。同様に、SiCNというときは、特にそうでない旨明示したときを除き、SiCNおよびSiCNHの両方を含む。3.同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。4.さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。5.ウエハというときは、通常は半導体集積回路装置半導体装置、電子装置も同じをその上に形成する炭化珪素単結晶ウエハ、単結晶シリコンウエハ等を指すが、エピタキシャルウエハ、LCDガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。6.本願において、常温または室温というときは、平均的には、たとえば、摂氏25度程度の温度を指す。また、範囲としては、たとえば摂氏15度程度から摂氏35度程度の範囲である。実施の形態の詳細実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。1.本願の一実施の形態のノーマリオフ型パワーJFETの製造方法における対象デバイスの構造等の説明主に図1から図3、図22及び図24なお、ここでは、説明を具体的にするために、ソースドレイン耐圧が、800から1000ボルト程度のデバイスを想定して説明する。図1は本願の一実施の形態のノーマリオフ型パワーJFETの製造方法における対象デバイスの一例のチップ上面図である。図2は図1又は図24のセル部および周辺部分切り出し領域R1のX-X’断面にほぼ対応するデバイス模式断面図である。図3は本願の前記一実施の形態のノーマリオフ型パワーJFETの製造方法に使用するSiCウエハの平面構造、図1のチップに対応するチップ領域、およびウエハの結晶方位等の関係を示すウエハ上面図である。図22は図1のセル部局所切り出し領域R3の拡大平面図である。図24は本願の前記一実施の形態のノーマリオフ型パワーJFETの製造方法における対象デバイスの一例のチップ上面図であり、図1と同様であるが、説明に関係のない拡散領域等を削除する一方、複数のメタル層の関係を模式的に示したものである。これらに基づいて、本願の一実施の形態のノーマリオフ型パワーJFETの製造方法における対象デバイスの構造等を説明する。先ず、図1に示すように、シリコン系半導体デバイスと同様に、半導体チップ2SiCチップは、ほぼ正方形に近い矩形形状を呈しており、その表側主面1a第1主面の中心部には、アクティブセル領域3が設けられている。このアクティブセル領域3内には、マトリクス状に複数のPゲート領域4が設けられており、各Pゲート領域4は、下層Pゲート領域4a第1ゲート不純物領域、中層Pゲート領域4b第2ゲート不純物領域、上層Pゲート領域4c等、および最上層Pゲート領域4t第3ゲート不純物領域から構成されている。アクティブセル領域3上は、たとえば上層メタル電極層12bの一部であるメタルソース電極5に覆われており、アクティブセル領域3の外側には、上層メタル電極層12bの一部であって、たとえばリング状を呈するメタルゲート電極6ゲートパッドを含むが設けられている。また、アクティブセル領域3の外側には、これに接するように、最上層Pゲート引き出し領域4tpが設けられており、これに一部重複するように、アクティブセル領域3を取り囲むように、たとえば、リング状のPエッジターミネーション領域7が設けられている。次に、図24に基づいて、2層配線構造メタル2層電極構造を説明する。図24に示すように、半導体チップ2の表側主面1a上のメタル配線構造は、たとえば下層メタル電極層12aと上層メタル電極層12bから構成されており、下層メタル電極層12aと上層メタル電極層12bの間は、メタル1層2層間接続部29によって、相互接続されている。各Pゲート領域4は、ゲートコンタクト部31の表面ニッケルシリサイド膜18図2を介して実際には、全てのPゲート領域4にゲートコンタクト部31が設けられているが、煩雑であるので、一部のみに表示する下層メタル電極層12aの一部であるゲート引き出しメタル配線28に接続されており、各ゲート引き出しメタル配線28は、メタル1層2層間接続部29を介して、上層メタル電極層12bの一部であるメタルゲート電極6に接続されている。次に図2図1又は図24のX-X’断面に基づいて、デバイスの縦構造等を説明する。図2に示すように、半導体チップ2は、N型半導体基板1sN型SiC基板をベース部材としており、その裏側主面1b第2主面の表面領域には、イオン注入等により、N高濃度ドレイン層8は設けられている。そして、チップ2の裏面1bには、裏面ニッケルシリサイド膜17を介して、裏面メタルドレイン電極10が形成されている。一方、N型SiC基板1sの表面1a側には、N-エピタキシャル下層1ea第1シリコンカーバイド系半導体エピタキシャル層、N-エピタキシャル中層1eb第2シリコンカーバイド系半導体エピタキシャル層、N-エピタキシャル上層1ec、N-エピタキシャル最上層1et第3シリコンカーバイド系半導体エピタキシャル層等からなるN型SiCエピタキシャル層1eが設けられており、N型SiCエピタキシャル層1e上のN型SiC基板1sの表側主面1a上には、下層層間絶縁膜14a、上層層間絶縁膜14b等からなる層間絶縁膜14が設けられている。下層層間絶縁膜14aと上層層間絶縁膜14bの間には、下層メタル電極層12aゲート引き出しメタル配線28、ソース引き出しメタル配線30等が設けられており、コンタクトホールを介して半導体チップ2の基板部と、接続孔を介して上層メタル電極層12bメタルソース電極5、メタルゲート電極6等と接続されている。N型SiCエピタキシャル層1eの表面領域N-エピタキシャル最上層1etの表面領域には、複数のNソース領域9が設けられており、これらのNソース領域9の間には、Pゲート領域4N-エピタキシャル最上層1etに関しては、最上層Pゲート領域4tが設けられている。N-エピタキシャル層1eの内部には、アクティブセル領域3の外端部に接するように、下層Pエッジターミネーション領域7a、中層Pエッジターミネーション領域7b、上層Pエッジターミネーション領域7c等からなるPエッジターミネーション領域7が設けられている。図中、破線で囲った部分が縦チャネルVerticalChannel型JFETのユニットセルUCであり、矢印で示したところが、縦チャネル部VCである。次に、図1のセル部局所切り出し領域R3の拡大上面図を図22に示す。図22に示すように、Pゲート領域最上部間の間隔Bは、Pゲート領域主要部4m間の間隔A各構成要素である隣接する下層Pゲート領域4a、中層Pゲート領域4b、上層Pゲート領域4c間の間隔でもあるよりも広くされている。次に、製造途中におけるウエハ1とチップ2の関係を図3に基づいて説明する。SiCウエハ1ポリタイプは、たとえば4Hは、たとえば、76φなお、ウエハの直径は、100ファイでも、150ファイでも、それ以外のものでも良いといし、主面の結晶面は、たとえば0001面または、これと等価な面とする。なお、任意であるが、ここでは、主オリエンテーションフラット15とサブオリエンテーションフラット16を有するものを使用した。結晶方位は、たとえば主オリエンテーションフラット15の方向が、[1-100]方向であり、サブオリエンテーションフラット16と反対の方向が、たとえば[11-20]方向である。また、主面1aの結晶面は、たとえば0001面自体または、これと等価な面自体のみでなく、これらと結晶面の性質が類似している0001面または、これと等価な面から一定の方位に10度以内程度傾けた面でも良いことはいうまでもない。ここで、傾ける方向は、たとえば、[1、1、-2,0]方向などである。2.本願の前記一実施の形態のノーマリオフ型パワーJFETの製造方法における主要プロセスの説明主に図2及び図4から図20以下のプロセスにおいて、イオン注入におけるウエハ温度は、イオン種が、窒素のときは、たとえば、摂氏400度程度比較的高温であるが、それ以外のイオン種では、たとえば常温又は室温で行われる。なお、これは一例であり、これら以外の温度更に高温または、摂氏15度未満の冷却状態などを排除するものではない。図4は本願の前記一実施の形態のノーマリオフ型パワーJFETの製造方法における主要プロセス下層Pエッジターミネーション領域導入用リスグラフィ工程を説明するための図2に対応するデバイス断面図である。図5は本願の前記一実施の形態のノーマリオフ型パワーJFETの製造方法における主要プロセス下層Pエッジターミネーション領域導入用イオン注入工程を説明するための図2に対応するデバイス断面図である。図6は本願の前記一実施の形態のノーマリオフ型パワーJFETの製造方法における主要プロセス下層Pゲート領域導入用イオン注入工程を説明するための図2に対応するデバイス断面図である。図7は本願の前記一実施の形態のノーマリオフ型パワーJFETの製造方法における主要プロセス第1活性化アニール工程を説明するための図2に対応するデバイス断面図である。図8は本願の前記一実施の形態のノーマリオフ型パワーJFETの製造方法における主要プロセス中層Pエッジターミネーション領域導入用イオン注入工程を説明するための図2に対応するデバイス断面図である。図9は本願の前記一実施の形態のノーマリオフ型パワーJFETの製造方法における主要プロセス中層Pゲート領域導入用イオン注入工程を説明するための図2に対応するデバイス断面図である。図10は本願の前記一実施の形態のノーマリオフ型パワーJFETの製造方法における主要プロセス第2活性化アニール工程を説明するための図2に対応するデバイス断面図である。図11は本願の前記一実施の形態のノーマリオフ型パワーJFETの製造方法における主要プロセス上層Pエッジターミネーション領域導入用イオン注入工程を説明するための図2に対応するデバイス断面図である。図12は本願の前記一実施の形態のノーマリオフ型パワーJFETの製造方法における主要プロセス上層Pゲート領域導入用イオン注入工程を説明するための図2に対応するデバイス断面図である。図13は本願の前記一実施の形態のノーマリオフ型パワーJFETの製造方法における主要プロセス第3活性化アニール工程を説明するための図2に対応するデバイス断面図である。図14は本願の前記一実施の形態のノーマリオフ型パワーJFETの製造方法における主要プロセス最上層Pゲート領域導入用イオン注入工程を説明するための図2に対応するデバイス断面図である。図15は本願の前記一実施の形態のノーマリオフ型パワーJFETの製造方法における主要プロセスポリシリコン膜埋め込み平坦化工程を説明するための図2に対応するデバイス断面図である。図16は本願の前記一実施の形態のノーマリオフ型パワーJFETの製造方法における主要プロセスポリシリコンサイドウォール形成Nソース領域導入用イオン注入工程を説明するための図2に対応するデバイス断面図である。図17は図16のポリシリコンサイドウォール等周辺切り出し領域R2の拡大断面図である。図18は本願の前記一実施の形態のノーマリオフ型パワーJFETの製造方法における主要プロセス第4活性化アニール工程を説明するための図2に対応するデバイス断面図である。図19は本願の前記一実施の形態のノーマリオフ型パワーJFETの製造方法における主要プロセス層間絶縁膜形成工程を説明するための図2に対応するデバイス断面図である。図20は本願の前記一実施の形態のノーマリオフ型パワーJFETの製造方法における主要プロセス表面裏面シリサイド層形成工程を説明するための図2に対応するデバイス断面図である。これらに基づいて、本願の前記一実施の形態のノーマリオフ型パワーJFETの製造方法における主要プロセスを説明する。まず、図3に説明したように、たとえば、700マイクロメートル程度好適な範囲としては、たとえば500から1000マイクロメートル程度の厚さのN型第1導電型SiC単結晶ウエハ1を準備する。抵抗率は、たとえば、20mΩcm程度である。次に、図3に示すように、裏面1bからN型不純物をたとえばイオン注入により導入することにより、N高濃度ドレイン層8を形成する。イオン注入条件としては、イオン種:たとえば窒素、ドーズ量:たとえば5x1014cm2程度、注入エネルギ:たとえば50KeV程度を好適なものとして例示することができる。この後、活性化アニールを実施するたとえば、不活性ガス雰囲気下、摂氏1650度で3分程度。次に、ウエハ1の表面1a側のほぼ全面に、気相エピタキシャル成長により、必要な耐圧に対応して、たとえば5から10マイクロメートル程度厚さのN-エピタキシャル下層1ea第1シリコンカーバイド系半導体エピタキシャル層を形成する。N型不純物たとえば、窒素の濃度は、たとえば、1x1016cm3程度から2x1016cm3程度を好適な範囲として例示することができる。次に、ウエハ1の表面1a側のほぼ全面に、たとえばTEOSTetraethoxysilaneを用いたCVDChemicalVaporDeposition等により、たとえば2000nm程度の厚さのエッジ終端領域導入用酸化シリコン膜21を成膜する。このエッジ終端領域導入用酸化シリコン膜21上に、エッジ終端領域導入用レジスト膜22を塗布し、通常のリソグラフィにより、レジスト膜22をパターニングする。続いて、パターニングされたレジスト膜22をマスクとして、酸化シリコン膜21を、たとえば、フルオロカーボン系エッチングガス等を用いて、異方性ドライエッチング処理を実行することにより、パターニングする。その後、不要になったレジスト膜22をアッシング等により除去する。次に、図5に示すように、パターニングされたエッジ終端領域導入用酸化シリコン膜21をマスクとして、P型不純物のイオン注入を以下のように実行することにより、たとえば、0.7マイクロメートル程度の深さの下層Pエッジターミネーション領域7aを形成する。すなわち、以下の各ステップを実行する。たとえば、1イオン種:たとえばアルミニウム、ドーズ量:たとえば4x1011cm2程度、注入エネルギ:たとえば500KeV程度、2イオン種:たとえばアルミニウム、ドーズ量:たとえば2x1012cm2程度、注入エネルギ:たとえば400KeV程度、3イオン種:たとえばアルミニウム、ドーズ量:たとえば1x1012cm2程度、注入エネルギ:たとえば250KeV程度、4イオン種:たとえばアルミニウム、ドーズ量:たとえば2x1012cm2程度、注入エネルギ:たとえば100KeV程度、5イオン種:たとえばアルミニウム、ドーズ量:たとえば3x1012cm2程度、注入エネルギ:たとえば50KeV程度を好適なものとして例示することができる。その後、不要になったエッジ終端領域導入用酸化シリコン膜21を、たとえば、弗酸系酸化シリコン膜エッチング液により、除去する。次に、図6に示すように、ウエハ1の表面1a側のほぼ全面に、たとえばTEOSを用いたCVD等により、たとえば1500nm程度の厚さのPゲート領域導入用酸化シリコン膜23を成膜する。続いて、先と同様に、Pゲート領域導入用酸化シリコン膜23をパターニングし、パターニングされた酸化シリコン膜23をマスクとして、P型第2導電型不純物のイオン注入を以下のように実行することにより、たとえば、0.2マイクロメートル程度の深さの下層Pゲート領域4a第1ゲート不純物領域を形成する。すなわち、以下の各ステップを実行する。たとえば、1イオン種:たとえばアルミニウム、ドーズ量:たとえば6x1014cm2程度、注入エネルギ:たとえば150KeV程度、2イオン種:たとえばアルミニウム、ドーズ量:たとえば5x1014cm2程度、注入エネルギ:たとえば75KeV程度、3イオン種:たとえばアルミニウム、ドーズ量:たとえば3x1014cm2程度、注入エネルギ:たとえば50KeV程度を好適なものとして例示することができる。その後、不要になった酸化シリコン膜23を、たとえば、弗酸系酸化シリコン膜エッチング液により、除去する。次に、図7に示すように、ウエハ1の表面1a側のほぼ全面に、たとえば、プラズマCVD等により、たとえば、100nm程度の厚さの炭素膜24炭素系膜を成膜する。成膜条件としては、ガス流量:たとえばCH4Ar=1000sccm100sccm程度、処理圧力:たとえば1キロパスカル程度、高周波電力:たとえば1キロワット程度を好適なものとして例示することができる。次に、ウエハ1の表面1a側のほぼ全面に、炭素膜24が形成された状態で、活性化アニール第1活性化アニールを実行する。この条件としては、処理雰囲気:たとえば不活性ガス雰囲気、処理温度:たとえば摂氏1650度程度、処理時間:たとえば3分程度を好適なものとして例示することができる。その後、不要になった炭素膜24をO2プラズマアッシング等により除去する。次に、図8に示すように、ウエハ1の表面1a側のほぼ全面に、気相エピタキシャル成長により、たとえば0.5マイクロメートル程度厚さの中層Pゲート領域4b第2ゲート不純物領域を形成する。N型不純物たとえば、窒素の濃度は、たとえば、1x1016cm3程度を好適な範囲として例示することができる。次に、先と同様に、エッジ終端領域導入用酸化シリコン膜21をパターニングし、パターニングされたエッジ終端領域導入用酸化シリコン膜21をマスクとして、P型不純物のイオン注入を以下のように実行することにより、たとえば、0.5マイクロメートル程度の深さの中層Pエッジターミネーション領域7bを形成する。すなわち、以下の各ステップを実行する。たとえば、1イオン種:たとえばアルミニウム、ドーズ量:たとえば2x1012cm2程度、注入エネルギ:たとえば400KeV程度、2イオン種:たとえばアルミニウム、ドーズ量:たとえば1x1012cm2程度、注入エネルギ:たとえば250KeV程度、3イオン種:たとえばアルミニウム、ドーズ量:たとえば2x1012cm2程度、注入エネルギ:たとえば100KeV程度、4イオン種:たとえばアルミニウム、ドーズ量:たとえば3x1012cm2程度、注入エネルギ:たとえば50KeV程度を好適なものとして例示することができる。その後、不要になったエッジ終端領域導入用酸化シリコン膜21を、たとえば、弗酸系酸化シリコン膜エッチング液により、除去する。次に、図9に示すように、ウエハ1の表面1a側のほぼ全面に、たとえばTEOSを用いたCVD等により、たとえば1500nm程度の厚さのPゲート領域導入用酸化シリコン膜23を成膜する。続いて、先と同様に、Pゲート領域導入用酸化シリコン膜23をパターニングし、パターニングされた酸化シリコン膜23をマスクとして、P型不純物のイオン注入を以下のように実行することにより、たとえば、0.5マイクロメートル程度の深さの中層Pゲート領域4b第2ゲート不純物領域を形成する。すなわち、以下の各ステップを実行する。たとえば、1イオン種:たとえばアルミニウム、ドーズ量:たとえば1x1014cm2程度、注入エネルギ:たとえば400KeV程度、2イオン種:たとえばアルミニウム、ドーズ量:たとえば5x1014cm2程度、注入エネルギ:たとえば250KeV程度、3イオン種:たとえばアルミニウム、ドーズ量:たとえば5x1014cm2程度、注入エネルギ:たとえば100KeV程度、4イオン種:たとえばアルミニウム、ドーズ量:たとえば3x1014cm2程度、注入エネルギ:たとえば50KeV程度を好適なものとして例示することができる。その後、不要になった酸化シリコン膜23を、たとえば、弗酸系酸化シリコン膜エッチング液により、除去する。次に、図10に示すように、先と同様に、ウエハ1の表面1a側のほぼ全面に、たとえば、プラズマCVD等により、たとえば、100nm程度の厚さの炭素膜24炭素系膜を成膜する。次に、ウエハ1の表面1a側のほぼ全面に、炭素膜24が形成された状態で、先と同様に、活性化アニール第2活性化アニールを実行する。その後、不要になった炭素膜24をO2プラズマアッシング等により除去する。次に、図11に示すように、ウエハ1の表面1a側のほぼ全面に、気相エピタキシャル成長により、たとえば0.5マイクロメートル程度厚さの上層Pゲート領域4cを形成する。N型不純物たとえば、窒素の濃度は、たとえば、1x1016cm3程度を好適な範囲として例示することができる。次に、先と同様に、エッジ終端領域導入用酸化シリコン膜21をパターニングし、パターニングされたエッジ終端領域導入用酸化シリコン膜21をマスクとして、P型不純物のイオン注入を以下のように実行することにより、たとえば、0.5マイクロメートル程度の深さの上層Pエッジターミネーション領域7cを形成する。すなわち、以下の各ステップを実行する。たとえば、1イオン種:たとえばアルミニウム、ドーズ量:たとえば2x1012cm2程度、注入エネルギ:たとえば400KeV程度、2イオン種:たとえばアルミニウム、ドーズ量:たとえば1x1012cm2程度、注入エネルギ:たとえば250KeV程度、3イオン種:たとえばアルミニウム、ドーズ量:たとえば2x1012cm2程度、注入エネルギ:たとえば100KeV程度、4イオン種:たとえばアルミニウム、ドーズ量:たとえば3x1012cm2程度、注入エネルギ:たとえば50KeV程度を好適なものとして例示することができる。その後、不要になったエッジ終端領域導入用酸化シリコン膜21を、たとえば、弗酸系酸化シリコン膜エッチング液により、除去する。次に、図12に示すように、ウエハ1の表面1a側のほぼ全面に、たとえばTEOSを用いたCVD等により、たとえば1500nm程度の厚さのPゲート領域導入用酸化シリコン膜23を成膜する。続いて、先と同様に、Pゲート領域導入用酸化シリコン膜23をパターニングし、パターニングされた酸化シリコン膜23をマスクとして、P型不純物のイオン注入を以下のように実行することにより、たとえば、0.5マイクロメートル程度の深さの上層Pゲート領域4cを形成する。すなわち、以下の各ステップを実行する。たとえば、1イオン種:たとえばアルミニウム、ドーズ量:たとえば1x1014cm2程度、注入エネルギ:たとえば400KeV程度、2イオン種:たとえばアルミニウム、ドーズ量:たとえば5x1014cm2程度、注入エネルギ:たとえば250KeV程度、3イオン種:たとえばアルミニウム、ドーズ量:たとえば5x1014cm2程度、注入エネルギ:たとえば100KeV程度、4イオン種:たとえばアルミニウム、ドーズ量:たとえば3x1014cm2程度、注入エネルギ:たとえば50KeV程度を好適なものとして例示することができる。その後、不要になった酸化シリコン膜23を、たとえば、弗酸系酸化シリコン膜エッチング液により、除去する。次に、図13に示すように、先と同様に、ウエハ1の表面1a側のほぼ全面に、たとえば、プラズマCVD等により、たとえば、100nm程度の厚さの炭素膜24を成膜する。次に、ウエハ1の表面1a側のほぼ全面に、炭素膜24が形成された状態で、先と同様に、活性化アニールを実行する。その後、不要になった炭素膜24をO2プラズマアッシング等により除去する。次に、図14に示すように、ウエハ1の表面1a側のほぼ全面に、たとえばTEOSを用いたCVD等により、たとえば500nm程度の厚さのPゲート領域導入用酸化シリコン膜23を成膜する。続いて、先と同様に、Pゲート領域導入用酸化シリコン膜23をパターニングし、パターニングされた酸化シリコン膜23をマスクとして、P型不純物のイオン注入を以下のように実行することにより、たとえば、0.2マイクロメートル程度の深さの最上層Pゲート領域4t第3ゲート不純物領域、Pゲート領域最上部を形成する。すなわち、以下の各ステップを実行する。たとえば、1イオン種:たとえばアルミニウム、ドーズ量:たとえば2x1014cm2程度、注入エネルギ:たとえば200KeV程度、2イオン種:たとえばアルミニウム、ドーズ量:たとえば3x1014cm2程度、注入エネルギ:たとえば100KeV程度、3イオン種:たとえばアルミニウム、ドーズ量:たとえば5x1014cm2程度、注入エネルギ:たとえば50KeV程度、4イオン種:たとえばアルミニウム、ドーズ量:たとえば7x1014cm2程度、注入エネルギ:たとえば30KeV程度を好適なものとして例示することができる。その後、不要になった酸化シリコン膜23を、たとえば、弗酸系酸化シリコン膜エッチング液により、除去する。次に、図15に示すように、ウエハ1の表面1a側のほぼ全面に、たとえばCVD等により、たとえば1000nm程度の厚さのポリシリコン膜26を成膜する。次に、たとえばCMPChemicalMechanicalPolishing等により、表面の平坦化を実行することにより、Pゲート領域導入用酸化シリコン膜23上のポリシリコン膜26を除去する。その後、たとえば、弗酸系酸化シリコン膜エッチング液により、酸化シリコン膜23を除去する。次に、図16に示すように、ウエハ1の表面1a側のほぼ全面に、たとえばCVD等により、たとえば200nm程度の厚さのポリシリコン膜27を成膜する。続いて、たとえば、塩素酸素系エッチングガスを用いた異方性ドライエッチング等によりエッチバックを実行し、ポリシリコン膜サイドウォール27を形成する。次に、アクティブセル領域3以外をたとえば300nm程度の厚さのNソース領域導入用酸化シリコン膜25で被覆した状態で、酸化シリコン膜25をマスクとして、N型不純物のイオン注入を以下のように実行することにより、たとえば、0.1マイクロメートル程度の深さのNソース領域9を形成する。すなわち、以下の各ステップを実行する。たとえば、1イオン種:たとえば窒素、ドーズ量:たとえば5x1014cm2程度、注入エネルギ:たとえば100KeV程度、2イオン種:たとえば窒素、ドーズ量:たとえば5x1014cm2程度、注入エネルギ:たとえば75KeV程度、3イオン種:たとえば窒素、ドーズ量:たとえば5x1014cm2程度、注入エネルギ:たとえば50KeV程度を好適なものとして例示することができる。その後、不要になった酸化シリコン膜25を弗酸系酸化シリコン膜エッチング液により除去する。次に、図17に図16のポリシリコンサイドウォール等周辺切り出し領域R2の拡大断面図を示す。図17に、各部の寸法の一例を示す。すなわち、Pゲート領域主要部4mの間隔Aは、たとえば1.1マイクロメートル程度、Pゲート領域最上部4tの間隔Bは、たとえば0.9マイクロメートル程度、ソースゲート間隔Cは、たとえば0.2マイクロメートル程度、ゲート領域主要部幅GMたとえば1.1マイクロメートル程度、ゲート領域最上部幅GTたとえば0.9マイクロメートル程度、ソース領域幅Sたとえば0.9マイクロメートル程度である。次に、酸化シリコン膜25のウエットエッチング等による除去の後、たとえば、弗硝酸弗酸と硝酸の混合水溶液等によるウエットエッチングにより、ポリシリコン膜26およびポリシリコン膜サイドウォール27を除去する。次に、図18に示すように、先と同様に、ウエハ1の表面1a側のほぼ全面に、たとえば、プラズマCVD等により、たとえば、100nm程度の厚さの炭素膜24炭素系膜を成膜する。次に、ウエハ1の表面1a側のほぼ全面に、炭素膜24が形成された状態で、活性化アニール第3活性化アニールを実行するたとえば、不活性ガス雰囲気下、摂氏1800度で30秒程度。その後、不要になった炭素膜24をO2プラズマアッシング等により除去する。なお、必要であれば、バックグラインディング等を実施する。次に、図19に示すように、ウエハ1の表面1a側のほぼ全面に、たとえばTEOSを用いたCVD等により、たとえば500nm程度の厚さの下層層間絶縁膜14aを成膜する。次に、ウエハ1の裏面1bのほぼ全面に、たとえばスパッタリング成膜により、ニッケル膜たとえば、厚さ50nm程度を形成し、続いて、通常のリソグラフィにより、下層層間絶縁膜14aにゲート及びソースコンタクト孔を開口する。次に、ウエハ1の表面1a側のほぼ全面に、たとえばスパッタリング成膜により、ニッケル膜たとえば、厚さ50nm程度を形成し、1次シリサイデーションアニールを実施するたとえば、不活性ガス雰囲気下、摂氏600度、60分程度。続いて、たとえば、硫酸と過酸化水素の混合水溶液等に浸漬することにより、ウエハ1の表裏に残存するニッケル膜を除去する。その後、2次シリサイデーションアニールを実施するたとえば、不活性ガス雰囲気下、摂氏1000度、30秒程度ことにより、表面ニッケルシリサイド膜18および裏面ニッケルシリサイド膜17を形成する。次に、図20に示すように、ウエハ1の表面1a側のほぼ全面に、たとえばスパッタリング成膜により、順次、タンタル膜たとえば厚さ50nm程度、窒化タンタル膜たとえば厚さ100nm程度、アルミニウム系メタル膜たとえば厚さ500nm程度等からなる下層メタル電極層12aを成膜する。続いて、この下層メタル電極層12aを通常のリソグラフィによりパターニングして、ゲート引き出しメタル配線28、ソース引き出しメタル配線30等を形成する。次に、図2に示すように、ウエハ1の表面1a側のほぼ全面に、たとえばたとえばTEOSを用いたCVD等により、たとえば500nm程度の厚さの上層層間絶縁膜14bを成膜する。続いて、通常のリソグラフィにより、上層層間絶縁膜14bに相互接続孔を開口する。次に、ウエハ1の表面1a側のほぼ全面に、たとえばスパッタリング成膜により、順次、チタン膜たとえば厚さ50nm程度、窒化チタン膜たとえば厚さ100nm程度、アルミニウム系メタル膜たとえば厚さ500nm程度等からなる上層メタル電極層12bを成膜する。続いて、この上層層間絶縁膜14bを通常のリソグラフィによりパターニングして、メタルソース電極5、メタルゲート電極6等を形成する。その後、必要に応じて、ポリイミド膜等のファイナルパッシベーション膜等を形成する。その後、ウエハ1の裏面1bのほぼ全面に、裏面メタルドレイン電極10裏面に近い側から、たとえば、チタン、ニッケル、金等をたとえばスパッタリング成膜等により形成する。その後、ダイシング等により、チップ2に分割する。3.本願の前記一実施の形態のノーマリオフ型パワーJFETの製造方法における対象デバイスの平面構造の変形例等の説明主に図21及び図23セクション1に説明したデバイス構造は、リニアゲート領域に関するものであるが、このセクションの例は、ドット上のゲート領域をほぼ正方格子状に配置したものである。この構造は、面積効率が高いというメリットを有する。なお、図24に示すゲート及びソースの取り出し方法に関しては、セクション1とほぼ同じであるので、説明は繰り返さない。図21は本願の一実施の形態のノーマリオフ型パワーJFETの製造方法における対象デバイスの変形例のチップ上面図である。図23は図21のセル部局所切り出し領域R4の拡大平面図である。これらに基づいて、本願の前記一実施の形態のノーマリオフ型パワーJFETの製造方法における対象デバイスの平面構造の変形例等を説明する。図21に示すように、基本的な構造は図1とほぼ同様であるが、図1の例では、Pゲート領域4の平面構造が、細長い長方形リニア形状を呈していたが、この例ではほぼ正方形のドット形状を呈しており、ほぼ正方格子を構成するマトリクス状に配列されている点が相違している。図21のセル部局所切り出し領域R4の拡大上面図を図23に示す。図23に示すように、図22と同様に、Pゲート領域最上部の間隔Bは、Pゲート領域主要部の間隔Aよりも広くなっている。4.本願の前記一実施の形態変形例を含む等に関する補足的説明及び全般に対する考察主に図2、図17、図22、図24等を参照不純物拡散速度が比較的速いシリコン等のシリコン系半導体においては、高温のエピタキシ成長、イオン注入および高温の活性化アニール処理を繰り返すマルチエピタキシ処理は、横方向の精度が要求されるところでは、好ましくないと考えられている。しかし、SiC系の半導体では、不純物拡散速度が圧倒的に遅いので、高温所リサイクルを複数回繰り返しても、横方向の拡散による精度低下や図形寸法の肥大化は、あまり問題とならない。従って、SiC系の半導体では、マルチエピタキシ処理のマスクによってゲートパターンを既定すると、容易に高精度のゲート領域を定義することができる。また、ノーマリオフ素子を作るためには、ゲート領域間隔は一定程度以下でなければならず、複数のゲート領域間隔のばらつきも低く抑える必要がある。また、ゲート領域間に多数のソース領域を配置する必要から、基板表面領域のゲート領域間隔は一定程度以上長くなければならない。この矛盾する要求を満たすために、前記実施の形態では、Pゲート領域主要部4mの間隔は、確実なノーマリオフ動作を確保するために比較的狭くし、その表面部分である最上層Pゲート領域4tトップゲート部の間隔は、電極の取り出し機能さえ確保できれば良いので、比較的広くすることで、その分、ソース領域9を配置するスペースを十分にとることができるようになっている。同様の理由により、ゲート領域とソース領域の間隔も余裕があるので、両領域間の接触によるリーク増大を防止することが容易である。一方、通常の製法では、ジャンクションによるエッジターミネーション構造の作製には、極めて高エネルギたとえば2MeV程度のイオン打ち込みを適用する必要があるが、マルチエピタキシ処理の各ステップを利用して作製するのであれば、比較的薄いジャンクションを各エピタキシャル層毎に積み重ねてゆけば、通常のレベルの打ち込みエネルギたとえば、高い方で700KeV程度のイオン打ち込み処理だけで作製が可能である。また、ソース引き出し配線やゲート引き出し配線をトレンチで凹凸が激しくなった部分に作るのではなく、前記実施の形態のように、比較的平坦な基板表面上に形成する場合には、メタルによる裏打ち配線が比較的容易に適用できるので、ゲート抵抗等を低減することが容易である。5.サマリ以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、前記実施の形態では、主にNチャネル型パワーJFETについて具体的に説明したが、本発明はそれに限定されるものではなく、Pチャネル型パワーJFETについても適用できることは言うまでもない。また、前記実施の形態では、主にノーマリオフ型パワーJFETについて具体的に説明したが、本発明はそれに限定されるものではなく、ノーマリオン型パワーJFETについても適用できることは言うまでもない。更に、前記実施の形態では、主にパワーJFETについて具体的に説明したが、本発明はそれに限定されるものではなく、パワーMISFETMetalInsulatorSemiconductorFieldEffectTransistorまたはMOSFETMetalOxideSemiconductorFieldEffectTransistorについても適用できることは言うまでもない。また、前記実施の形態では、主にSiC等のシリコンカーバイド系の半導体基板ポリタイプは4Hに限らず、他のものでも良いを使用した能動デバイスFET,IGBT,ダイオードなどについて具体的に説明したが、本発明はそれに限定されるものではなく、GaN系の能動デバイスについても適用できることは言うまでもない。"