差動信号を中継するリドライバICであって、前記差動信号を受信する一対の受信端子と、前記差動信号を送信する一対の送信端子と、備え、前記リドライバICの一端側には、前記受信端子と前記送信端子の一方のみが設けられ、前記リドライバICの他端側には、前記受信端子と前記送信端子の他方のみが設けられているリドライバIC。差動信号を中継するリドライバICであって、前記差動信号を受信する一対の受信端子と、前記差動信号を送信する一対の送信端子と、備え、一対の前記受信端子、及び一対の前記送信端子が、1系統のみ設けられているリドライバIC。上面視において、前記リドライバICが略矩形状であり、一対の前記受信端子が、前記リドライバICの一方の長辺に沿って配列され、一対の前記送信端子が、前記リドライバICの他方の長辺に沿って配列されていることを特徴とする請求項1、又は2に記載のリドライバIC。一対の前記受信端子の一方と一対の前記送信端子の一方との間隔が、一対の前記受信端子の他方と一対の前記送信端子の他方との間隔が、略等しくなっていることを特徴とする請求項1、2、又は3に記載のリドライバIC。前記差動信号を補正する補正回路をさらに備え、前記補正回路での補正を設定するための設定用端子が、一対の前記送信端子の間隙の外側であって、一対の前記受信端子の間隙の外側に配置されている請求項1~4のいずれか1項に記載のリドライバIC。第1の電源端子、及び第2の電源端子をさらに備え、前記第1の電源端子、及び前記第2の電源端子が、一対の前記送信端子の間隙の外側であって、一対の前記受信端子の間隙の外側に配置されている請求項1~5のいずれか1項に記載のリドライバIC。差動信号が伝送される差動配線が形成された配線基板と、前記配線基板に実装され、外部への前記差動信号を中継する第1のリドライバICと、前記配線基板に実装され、外部からの前記差動信号を中継する第2のリドライバICと、を備え、前記第1、及び第2のリドライバICのそれぞれが、請求項1~6のいずれか1項に記載のリドライバICである半導体装置。差動信号が伝送される差動配線が形成された配線基板と、前記配線基板に搭載され、外部機器に対して前記差動信号を送受信するコネクタと、前記配線基板に搭載され、前記コネクタから受信した差動信号を中継する受信系リドライバICと、前記受信系リドライバICと離間した位置において前記配線基板に搭載され、前記コネクタに送信する差動信号を中継する送信系リドライバICと、を備える半導体装置。前記送信系リドライバICが前記差動信号を補正する補正回路を備え、前記補正回路での補正の設定を行うための設定用端子が前記送信系リドライバICに設けられ、前記一対の受信端子の外側であって、前記一対の送信端子の外側に、前記設定用端子、が配置されていることを特徴とする請求項8に記載の半導体装置。前記設定用端子に接続された補正用抵抗が前記配線基板に搭載されていることを特徴とする請求項9に記載の半導体装置。前記補正用抵抗の抵抗値に応じて、前記補正回路の設定が変更されることを特徴とする請求項10に記載の半導体装置。前記配線基板には、前記補正用抵抗と前記設定用端子を接続する抵抗用パターンが形成されていることを特徴にする請求項10、又は11に記載の半導体装置。前記送信系リドライバICには、第1の電源端子と第2の電源端子が設けられ、前記送信系リドライバICの一端には、前記差動信号を受信する一対の受信端子が設けられ、前記送信系リドライバICの他端には、前記差動信号を送信する一対の送信端子が設けられ、前記一対の受信端子の外側であって、前記一対の送信端子の外側に、前記第1の電源端子、及び前記第2の電源端子が配置されていることを特徴とする請求項8~12のいずれか1項に記載の半導体装置。前記配線基板には、前記第1及び第2の電源端子と接続される電源用パターンが形成されていることを特徴とする請求項13に記載の半導体装置。前記送信系リドライバIC、及び前記差動配線の下層には、グランドとなる導電パターンが形成されていることを特徴とする請求項8~14のいずれか1項に記載の半導体装置。配線基板に差動配線を形成する工程と、前記差動配線の伝送ロスに応じて、前記差動配線が分断された分断箇所にリドライバICを実装するか否かを判定する工程と、前記リドライバICを実装しないと判定した場合、前記分断箇所に分断された前記差動配線を接続する接続用素子を実装する工程と、を備える半導体装置の製造方法。前記差動配線の伝送ロスを測定し、測定結果に応じて、実装するか否かを判定することを特徴とする請求項16に記載の半導体装置の製造方法。前記接続用素子が0Ω抵抗であることを特徴とする請求項16、又は17に記載の半導体装置の製造方法。前記接続用素子がチップ抵抗であることを特徴とする請求項16、17、又は18に記載の半導体装置の製造方法。前記リドライバICを実装すると決定した場合、前記リドライバにおける補正の設定を行うための設定用素子を前記伝送ロスに応じて決定する工程と、決定された前記設定用素子を前記配線基板に実装する工程と、をさらに備える請求項16~19のいずれか1項に記載の半導体装置の製造方法。前記設定用素子が抵抗であり、前記抵抗の抵抗値に応じて、前記設定が変化することを特徴とする請求項20に記載の半導体装置の製造方法。非特許文献1に記載のリドライバICでは、送信系と受信系の2系統のバッファが一つのパッケージに搭載されている。このため、送信系の差動配線と、受信系の差動配線をリドライバICに引き回す必要が生じてしまう。それぞれの系統がリドライバIC付近で接近するため、送信と受信間でクロストークが発生しやすく、信号品質を劣化させるおそれがある。特許文献1には、クロストーク等の雑音の発生を抑制する半導体集積回路装置が開示さている。特許文献1の半導体集積回路装置では、大規模セルに2つの入力バッファが設けられている。しかしながら、特許文献1の半導体集積回路装置では、一方の入力バッファが、大規模セルの一端に配置され、他方の入力バッファが大規模セルの他端に配置されている。このため、差動配線を入力バッファに入力させようとすると、配線間隔が変化してしまい、損失が大きくなってしまうという問題点がある。本発明の一態様に係るリドライバICは、差動信号を中継するリドライバICであって、前記差動信号を受信する一対の受信端子と、前記差動信号を送信する一対の送信端子と、備え、前記リドライバICの一端側には、前記受信端子と前記送信端子の一方のみが設けられ、前記リドライバICの他端側には、前記受信端子と前記送信端子の他方のみが設けられているものである。この構成によれば、一端側には、前記受信端子と前記送信端子の一方のみが設けられ他端側には、前記受信端子と前記送信端子の他方のみが設けられている。これにより、配線レイアウトの自由度を高めることができ、差動信号の損失を低減することができる。本発明の一態様に係るリドライバICは、差動信号を中継するリドライバICであって、前記差動信号を受信する一対の受信端子と、前記差動信号を送信する一対の送信端子と、備え、一対の前記受信端子、及び一対の前記送信端子が、1系統のみ設けられているものである。この構成によれば、送信系のリドライバICと、受信系のリドライバICが別系統になるので、配線レイアウトの自由度を高めることができる。これにより、差動信号の損失を低減することができる。本発明の一態様に係る半導体装置は、差動信号が伝送される差動配線が形成された配線基板と、前記配線基板に搭載され、外部機器に対して前記差動信号を送受信するコネクタと、前記配線基板に搭載され、前記コネクタから受信した差動信号を中継する受信系リドライバICと、前記受信系リドライバICと離間した位置において前記配線基板に搭載され、前記コネクタに送信する差動信号を中継する送信系リドライバICと、を備えるものである。これにより、送信系リドライバICと、受信系リドライバICを離間して配置することができるので、配線レイアウトの自由度を高めることができる。これにより、差動信号の損失を低減することができる。本発明の一態様に係る半導体装置の製造方法は、配線基板に差動配線を形成する工程と、前記差動配線の伝送ロスに応じて、前記差動配線が分断された分断箇所にリドライバICを実装するか否かを判定する工程と、前記リドライバICを実装しないと判定した場合、前記分断箇所に分断された前記差動配線を接続する接続用素子を実装する工程と、を備えるものである。これにより、配線基板を製造した後に、リドライバICを配置するか、接続用素子を配置するかを決定することができる。よって、配線基板上での実際の伝送ロスに応じた構成にすることができ、差動信号の損失を低減することができる。また、リドライバICの配置の有無によって配線基板を修正する必要がなく、配線基板の設計製造期間の短縮及び費用低減に効果がある。本発明によれば、低損失で差動信号を伝送することができるリドライバIC、半導体装置、及びその製造方法を提供することができる。本実施の形態にかかる半導体装置について、図1を用いて説明する。図1は、本実施の形態にかかる半導体装置の構成を模式的に示す上面図である。本実施の形態にかかる半導体装置は、例えば、5.0GbpsのUSB3.0等の高速伝送に用いられる。本実施の形態にかかる半導体装置の一具体例としては、USBボード等の電子機器が挙げられる。図1に示すように半導体装置は、配線基板10、コネクタ11、コントローラ12、差動配線13~16、コンデンサ17、及びリドライバIC20、21を有している。配線基板10は、例えば、差動配線13~16が形成されたプリント配線基板である。配線基板10上に形成された差動配線13~16はそれぞれ一対の配線を有している。すなわち、差動配線13~16のそれぞれは、正の差動信号配線と負の差動信号配線を有している。さらに、配線基板10には、コネクタ11、コントローラ12、リドライバIC20、及びリドライバIC21が搭載されている。差動配線13の一端はコネクタ11に接続され、他端は送信用のリドライバIC20に接続されている。なお、差動配線13に含まれる一対の配線を等長、及び等幅とすることが好ましい。同様に、差動配線14の一端はコネクタ11に接続され、他端は受信用のリドライバIC21に接続されている。なお、差動配線14に含まれる一対の配線を等長、及び等幅とすることが好ましい。差動配線15の一端はリドライバIC20に接続され、他端はコントローラ12に接続されている。なお、差動配線15に含まれる一対の配線を等長、及び等幅とすることが好ましい。差動配線16の一端はリドライバIC21に接続され、他端はコントローラ12に接続されている。なお、差動配線16に含まれる一対の配線を等長、及び等幅とすることが好ましい。リドライバIC20、21のそれぞれは、差動信号を中継するための半導体ICチップである。コネクタ11は外部機器との接続のために設けられている。外部機器は、例えば、USBのペリフェラル機器であり、例えばUSBメモリやハードディスクなどである。あるいは、外部機器は、例えばUSBのホストであるPCなどである。本実施の形態にかかる半導体装置は、USB機器とのインターフェース機器となる。例えば、コネクタ11を外部機器と接続することで、コネクタ11を介して外部機器からの受信信号がコントローラ12に入力される。例えば、コントローラ12は、ペリフェラル機器との通信を制御するホストコントローラである。あるいは、コントローラ12は、例えばホストとの通信を制御するデバイスコントローラである。また、コントローラ12からの送信信号が、コネクタ11を介して、外部機器に出力される。より具体的には、コネクタ11が受信した差動信号は、差動配線14を介して、リドライバIC21に伝送される。そして、リドライバIC21は差動信号を中継して、コントローラ12に送信する。例えば、リドライバIC21は、イコライザ処理等の受信に関する補正を行う。さらに、リドライバIC21は、差動信号の振幅の増幅やデエンファシス処理を行う。リドライバIC21で補正された差動信号は、コントローラ12に出力される。このようにすることで、差動信号に対して周波数補正が行われ、高域の周波数成分が強調された差動信号が出力される。送信側の系統も同様の構成となっている。すなわち、コントローラ12からの差動信号は、差動配線15を介して、リドライバIC20に伝送される。リドライバIC20は差動信号を中継して、コネクタ11に送信する。例えば、リドライバIC20は、イコライザ処理等の受信に関する補正を行う。さらに、リドライバIC20は、差動信号の振幅の増幅はデエンファシス処理を行う。リドライバIC20で増幅された差動信号は、コネクタ11を介して、外部機器に出力される。さらに、差動配線13の途中には、カップリング用のコンデンサ17が設けられている。リドライバIC20、21は、平面視において、矩形状になっている。このように、本実施の形態では、送信系のリドライバIC20と受信系のリドライバIC21とを別々のパッケージとしている。すなわち、送信系のリドライバIC20、及び受信系のリドライバIC21が、異なるチップとして配置されている。従って、送信系のリドライバIC20は、受信系のリドライバIC21から離間した位置に配置される。リドライバIC20、21のそれぞれは1系統の送受信端子しか有していない。送信系と受信系を別系統として、それぞれに独立したリドライバIC20、21を設けている。こうすることで、配線基板10上での配線レイアウトを自由に行うことができる。よって、受信系の差動配線と、送信系の差動配線とを離して配置することが可能となり、クロストークを低減することができる。すなわち、差動配線と周囲の導体例えば、別系統の差動配線の距離を一定以上離すことができ、クロストークの影響を低減することができる。これにより、伝送損失を低減することができる。一方、比較例として図2に示されている半導体装置では、送信側と受信側の2系統で同じリドライバIC70を用いている。すなわち、1つのパッケージに、送信側と受信側の2系統の差動配線が接続されている。この場合、送信系の差動配線と受信系の配線をリドライバIC70まで引き回す必要がある。従って、送信系の差動配線13、15と、受信系の配線14、16とを近づける必要があり、クロストークが発生しやすくなる。よって、本実施の形態に係る半導体装置は、図2で示した比較例の構成に比べて、伝送損失を低減することができる。次に、リドライバIC20の構成について、図3を用いて説明する、図3は、配線基板10上に実装されたリドライバIC20の端子配置を模式的に示す斜視図である。リドライバIC20の端子配置を明確にするため、リドライバIC20自体を透視した図を示している。なお、リドライバIC21は、リドライバIC20と同様の構成を有しているため、詳細な説明については省略する。図3に示すように、リドライバIC20は、略立方体形状をしているため、上面視では略矩形状になっている。リドライバIC20は、電源端子第1の電源端子31、受信部設定用端子32、受信端子33、送信部設定用端子34、グランド端子第2の電源端子35、及び送信端子36を有している。電源端子31、受信部設定用端子32、受信端子33、送信部設定用端子34、グランド端子35、送信端子36は、リドライバIC20の配線基板10側の面下面に形成され、配線基板10上に設けられた接続パッドなどに接続される。受信側の差動配線15と接続されるよう、リドライバIC20には、2つの受信端子33が設けられている。送信側の差動配線13に接続されるよう、リドライバIC20には、2つの送信端子36が設けられている。上面視矩形状のリドライバIC20の四隅には、それぞれ電源端子31、受信部設定用端子32、送信部設定用端子34、及びグランド端子35が配置されている。電源端子31には、電源に接続され、グランド端子35は、グランドに接続される。また、受信部設定用端子32は、受信部設定用の抵抗に接続され、送信部設定用端子34は、送信部設定用の抵抗に接続される。これらの端子の接続構成については後述する。電源端子31とグランド端子35は、リドライバIC20の一方の長辺Aに配設されている。そして、電源端子31とグランド端子35の間には、一対の送信端子36が配置されている。2つの送信端子36は、送信側の差動配線13に接続されている。受信部設定用端子32と受信端子33はリドライバIC20の他方の長辺Bに配設されている。受信部設定用端子32と送信部設定用端子34の間には一対の受信端子33が配置されている。2つの受信端子33は、受信側の差動配線15に接続されている。リドライバIC20の長辺Aに沿って、電源端子31、送信端子36、グランド端子35が一列に配列されている。同様に、リドライバIC20の長辺Bに沿って、受信部設定用端子32、受信端子33、及び、送信部設定用端子34が一列に配列されている。従って、電源端子31、送信端子36、及びグランド端子35は、リドライバIC20の一端側に配置され、受信部設定用端子32、受信端子33、及び送信部設定用端子34がリドライバIC20の他端側に配置されていることになる。このように、送信端子36が、リドライバIC20の一端側に配置され、送信端子36と対向するように受信端子33がリドライバIC20の他端側に配置されている。そして、リドライバIC20の長辺A側には、2つの送信端子36が隣接して配置されている。換言すると、電源端子31とグランド端子35との間に、2つの送信端子36が配置されている。このようにすることで、差動配線13の間隔を一定にしたまま、差動配線13と送信端子36とが接続される。同様に、リドライバIC20の長辺B側には、2つの受信端子33が隣接して配置されている。換言すると、受信部設定用端子32と送信部設定用端子34との間に、2つの受信端子33が配置されている。このようにすることで、差動配線15の間隔を一定にしたまま、差動配線15と送信端子36とが接続される。すなわち、差動配線13に含まれる2本の配線を平行にし、差動配線15に含まれる2本の配線を平行にした状態で引き回すことができる。さらに、差動ペアの配線長を揃えることができる。これにより、差動配線の特性インピーダンスを一定に保つことができ、伝送ロスを低減することができる。また、受信部設定用端子32と送信部設定用端子34とは、それぞれ設定用の抵抗に接続される。図4に、受信部設定用端子32と送信部設定用端子34を設定用抵抗に接続した状態を示す。配線基板10には、抵抗用パターン41、抵抗用パターン43、抵抗用パターン45、及び抵抗用パターン46が形成されている。さらに、配線基板10には、補正用抵抗42、補正用抵抗44が実装されている。補正用抵抗42、44は、差動信号の伝送路の損失を補正するために設けられている。抵抗用パターン41の一端は受信部設定用端子32に接続され、他端は補正用抵抗42に接続されている。抵抗用パターン45の一端は補正用抵抗42に接続され、他端はグランドに接続されている。抵抗用パターン43の一端は送信部設定用端子34に接続され、他端は補正用抵抗44に接続されている。抵抗用パターン46の一端は補正用抵抗44に接続され、他端はグランドに接続されている。受信部設定用端子32、送信部設定用端子34をそれぞれ補正用抵抗42、44に接続している。これにより、受信部の設定と、送信部の設定を容易に行うことができる。すなわち、配線基板10上の伝送路の減衰量に応じた抵抗値の補正用抵抗42、44を接続することで、簡便に設定を最適化することができる。補正用抵抗42、44の抵抗値に基づいて、リドライバIC20が補正を行う。このように伝送路の減衰量に応じた補正を行うことで、高速な通信においてもエラーの少ない伝送を行える。また、差動配線13、差動配線15の下層には、導電パターン18が設けられている。帯状の導電パターン18は、配線基板10のチップ搭載面に下側に設けられた下層導電層である。帯状の導電パターンは、差動配線13と差動配線15とに沿って形成されている。導電パターン18は、リドライバIC20、差動配線13、差動配線15の下側に配置されている。なお、差動配線13、15と導電パターン18との間には、絶縁層19が設けられている。リドライバIC20、差動配線13、及び差動配線15は、導電パターン18の上層からはみ出すことなく、配置されている。この導電パターン18をリファレンスグランドとする。このように、下層の導電パターンをグランドとして用いることで、配線基板10上の差動配線13、15の特性インピーダンスを一定に保つことができる。よって、伝送ロスを低減することができる。次に、リドライバIC20の回路構成例について、図5を用いて説明する。図5は、伝送損失を補正する回路を示す回路図である。リドライバIC20には、デコーダ51、コンパレータ52、検知用抵抗53、定電流源54、イコライザ55、送信レベルデエンファシス回路56、デコーダ57、コンパレータ58、検知用抵抗59を有している。また、リドライバIC20は、電源端子31、受信部設定用端子32、受信端子33、送信部設定用端子34、グランド端子35、送信端子36を有している図3も合わせて参照。また、補正用抵抗42の一端は抵抗用パターン45を介してグランドと接続され、他端は抵抗用パターン41を介して受信部設定用端子32と接続されている。補正用抵抗44の一端は抵抗用パターン43を介して送信部設定用端子34と接続され、他端は抵抗用パターン46を介してグランドと接続されている。まず、受信部側の補正回路について説明する。電源端子31に接続された定電流源54は、受信部設定用端子32を介して、補正用抵抗42に定電流を供給する。従って、定電流源54からの電流は補正用抵抗42を流れる。補正用抵抗42の抵抗値に応じて、受信部設定用端子32の電圧が変化する。また、受信部側の補正回路には、4つのコンパレータ52と4つの検知用抵抗53が設けられている。受信部設定用端子32は、コンパレータ52の入力側に接続される。また、4つの検知用抵抗53は直列に接続され、検知用抵抗53間の間の電圧がコンパレータ52に入力される。コンパレータ52は、受信部設定用端子32の電圧と、検知用抵抗53の間の電圧を比較する。これにより、コンパレータ52が補正用抵抗42の抵抗値を検知する。ここでは、コンパレータ52、及び検知用抵抗53が4つ設けられているため、補正用抵抗42の抵抗値を5段階で検出することができる。そして、コンパレータ52は、補正用抵抗42の抵抗値に応じた信号La0~La3をデコーダ51に出力する。デコーダ51は補正用抵抗42の抵抗値に応じた信号をイコライザ55に出力する。イコライザ55の入力側は、受信端子33が接続されている。従って、イコライザ33には、差動配線15を伝送された差動信号が入力される。イコライザ55は、デコーダ51の出力に応じて、入力された差動信号を補正する。例えば、イコライザ55は、配線基板10等における伝送損失によって変化した信号波形の復元や変化の最小化を行う。ここでは、補正用抵抗42の抵抗値に応じて、イコライザ55が差動信号をイコライザ処理等して、周波数補正している。適切な抵抗値の補正用抵抗42を実装することで、より適切に補正することができる。イコライザ55は、補正した差動信号を送信レベルデエンファシス回路56に出力する。ここで、受信設定用の補正用抵抗42の抵抗値は、リドライバIC20とコントローラ12の間の差動配線15における伝送損失に応じて決定することができる。すなわち、実際に製作された配線基板10上の配線レイアウトに応じて設定することができる。例えば、差動配線15の配線長が長い場合、抵抗値を高くするようにしてもよい。これにより、リドライバIC20において、実際の配線基板10に応じた補正を行うことができるようになる。よって、高速な通信においてもエラーの少ない伝送を行える。次に、送信部側の補正回路について説明する。電源端子31に接続された定電流源54は、送信部設定用端子34を介して、補正用抵抗44に定電流を供給する。従って、定電流源54からの電流は補正用抵抗44を流れる。補正用抵抗44の抵抗値に応じて、送信部設定用端子34の電圧が変化する。また、送信部側の補正回路には、4つのコンパレータ58と4つの検知用抵抗59が設けられている。送信部設定用端子34は、コンパレータ58の入力側に接続されている。また、4つの検知用抵抗59は直列に接続され、検知用抵抗59間の電圧がコンパレータ58に入力される。コンパレータ58は、送信部設定用端子34の電圧と、検知用抵抗59の間の電圧を比較する。これにより、コンパレータ58が補正用抵抗44の抵抗値を検知する。ここでは、コンパレータ58、及び検知用抵抗59が4つ設けられているため、補正用抵抗44の抵抗値を5段階で検出することができる。そして、コンパレータ58は、補正用抵抗44の抵抗値に応じた信号Lb0~Lb3をデコーダ57に出力する。従って、デコーダ57は補正用抵抗44の抵抗値に応じた信号を送信レベルデエンファシス回路56に出力する。送信レベルデエンファシス回路56の入力側は、イコライザ55の出力側が接続されている。よって、送信レベルデエンファシス回路56には、イコライザ55で補正された差動信号が入力される。送信レベルデエンファシス回路56は、デコーダ57の出力に応じて、差動信号の振幅の増幅、及びデエンファシス処理を行う。例えば、送信レベルデエンファシス回路56は、送信される差動信号のデエンファシス及び送信レベルを設定する。すなわち、補正用抵抗44の抵抗値に応じて、出力レベルと高域強調レベルを設定する。適切な抵抗値の補正用抵抗44を実装することで、適切に補正することができる。ここで、送信設定用の補正用抵抗44の抵抗値は、リドライバIC20とコントローラ12の間の差動配線13における伝送損失に応じて決定することができる。すなわち、実際に製作された配線基板10上の配線レイアウトに応じて設定することができる。例えば、差動配線13の配線長が長い場合、抵抗値を高くするようにしてもよい。これにより、リドライバIC20において、実際の配線基板10に応じた補正を行うことができるようになる。よって、高速な通信においてもエラーの少ない伝送を行える。さらに、配線基板10に電源供給用パターンと、グランドパターンとを形成した構成について、図6を用いて説明する。図6に示すように、配線基板10には、電源供給用パターン47と、グランドパターン48が形成されている。電源供給用パターン47は、電源端子31に接続されている。外部からの電源が電源供給用パターン47を介して、リドライバIC20に供給される。この電源によって、リドライバIC20が動作する。また、グランドパターン48は送信端子36に接続されている。一対の送信端子36の外側に電源端子31と送信端子36とが配置されている。すなわち、2つの送信端子36の間隙に他の端子を配置しない構成となっている。同様に、一対の受信端子33の外側に受信部設定用端子32と送信部設定用端子34とが配置されている。すなわち、2つの受信部設定用端子32の間隙に他の端子を配置しない構成となっている。差動配線13、差動配線15を自在に引き回すことができる。すなわち、配線基板10上の送信受信の差動配線を邪魔することなく、電源供給、及び送受信の設定を行うことができる。なお、上記の説明では、電源端子31とグランド端子35とを送信端子36の両側に配置し、受信部設定用端子32と送信部設定用端子34とを受信端子33の両側に配置したが、端子の具体的な配置は特に限定されるものではない。例えば、電源端子31とグランド端子35とを送信端子36の片側のみ配置してもよく、受信部設定用端子32と送信部設定用端子34とをグランド端子35の片側のみに配置してもよい。すなわち、一対の送信端子36の外側の領域であって、一対の受信端子33の外側の領域に、電源用の端子と設定用の端子を配置すればよい。実際に配線基板10を製作した後、伝送ロスが十分小さいことが分かった場合、リドライバIC20、21が不要となることがある。すなわち、伝送ロスが十分に小さいため、リドライバIC20、21によって、差動信号を補正せずとも、高速伝送が可能となる場合がある。この場合、リドライバIC20、21を配線基板10上に実装しなくてもよくなる。本実施の形態では、このような場合、受信端子33と送信端子36とを0Ω抵抗で接続することができる。このようにすることで、リドライバIC20、21を0Ωのチップ抵抗で置き換えることができる。このため、部品コストを低減することができる。さらに、配線基板10を設計、製作した後に、実装形態を変えることができる。これにより、配線基板10を再設計する必要がなくなるため、利便性を向上することができる。よって生産性を向上することができる。ここで、0Ω抵抗を端子間に接続した構成について、図7を用いて説明する。図7に示すように、配線基板10には、2つの接続抵抗が実装されている。接続抵抗49は、0Ω抵抗であり、例えばチップ抵抗を用いることができる。接続抵抗49として、例えば、チップ抵抗を用いた場合、接続抵抗49は上面視において1対2の矩形状になっている。一方の接続抵抗49が受信端子33の一方と送信端子36の一方とを接続し、他方の接続抵抗49が受信端子33の他方と送信端子36の他方とを接続している。これにより、受信端子33と送信端子36とが接続抵抗49を介して接続される。よって、差動信号が補正されずに、コネクタ11とコントローラ12の間を伝送される。2つの接続抵抗49は、平行に配置されている。また、接続抵抗49は、差動配線13、15と平行に配置されている。このように、リドライバIC20、21の代わりに接続抵抗49を用いることができる。このようにするため、受信端子33と送信端子36のレイアウトを接続抵抗49の大きさに応じて決定する。例えば、接続抵抗49が1005上面視において、長手方向が1mm、短手方向が0.5mmの矩形形状のチップ抵抗の場合、対応する受信端子33と送信端子36を約0.5~0.6mm程度離間して配置する。このように、実装可能な接続抵抗49の大きさに応じて、受信端子33と送信端子36との間隔を設定する。さらに、実装可能な接続抵抗49の大きさに応じて、2つの受信端子33の間隔、及び幅を設定する。もちろん、接続抵抗49としては、1608長手方向1.6mm、短手方向0.8mm、0603長手方向0.6mm、短手方向0.3mm、0402長手方向0.4mm、短手方向0.2mm等のチップ抵抗を用いてもよい。このようなチップ抵抗を接続抵抗49として用いる場合、受信端子33と送信端子36の間隔を0.15~0.9mm程度にすることが好ましい。もちろん、実装する接続抵抗49のサイズは特に限定されるものではない。さらに、0Ω抵抗以外の接続用素子で、差動配線13と差動配線15とを接続してもよい。以下に、リドライバIC20、21、又は接続抵抗49を実装する方法について説明する。まず、目的、用途に応じて配線基板10を設計、製作する。コネクタ11とコントローラ12とを接続するための差動配線13~16をプリント配線基板上に形成する。ここで、差動配線13と差動配線15との間隔、及び差動配線14と差動配線16との間隔は接続抵抗49のサイズに応じて決定されている。そして、コネクタ11、コントローラ12、及びコンデンサ17等を実装する。なお、コネクタ11、コントローラ12、及びコンデンサ17を実装するタイミングは特に限られるものでない。例えば、リドライバIC20、21を実装した後に、コネクタ11、コントローラ12、及びコンデンサ17を実装してもよい。次に、差動配線13~16に差動信号を伝送した時の伝送ロスを評価する。そして、評価結果ロスに応じて、リドライバIC20を実装するか否かを判定する。例えば、伝送ロスの実測値が、しきい値よりも小さい場合、配線基板10にリドライバIC20、21ではなく、接続抵抗49を実装すると判定する。従って、差動配線の分断箇所すなわち、差動配線13と差動配線15の間に接続抵抗49を実装する。伝送ロスの実測値が、しきい値よりも大きい場合、リドライバIC20、21を実装すると判定する。この場合、測定した伝送ロスに応じて、実装する補正用抵抗42と補正用抵抗44の抵抗値を決定する。そして、配線基板10に補正用抵抗42、補正用抵抗44、リドライバIC20、リドライバIC21を実装する。リドライバIC20、リドライバIC21は、差動配線の分断箇所に実装され、補正用抵抗42、補正用抵抗44はリドライバIC20、21の近傍に実装される。このように実際に作成した配線基板10の伝送ロスを考慮して実装構成を決定する。よって、配線基板10で生じる実際の伝送ロスに応じて、差動信号を適切に補正することができる。配線基板10の伝送ロスに応じて、リドライバIC20、21、又は接続抵抗49を実装するかを決定する。このようにすることで、配線基板10のパターン変更なしで、リドライバIC20、21を接続抵抗49に置き換えることができる。0Ω抵抗で差動配線13と差動配線15とを接続し、0Ω抵抗で差動配線14と差動配線15とを接続している。こうすることで、差動配線のインピーダンスの連続性を保つことができる。よって、配線基板10を設計変更する必要が無くなる。これにより、再設計を行う必要がなくなるため、製造コストを低減することができる。さらに、リドライバIC20、21を実装する場合、配線基板10での伝送ロスに応じて、補正用抵抗44と補正用抵抗42の抵抗値を決定する。こうすることで、より適切に差動信号を補正することができる。実際に作成した配線基板10を用いて、実装構成を選択することができる。これにより、適切な構成を実現することができる。さらに、部品コストや設計変更コストを低減することができるため、生産性を向上することができる。もちろん、ある配線基板10について伝送ロスを測定した場合、同じ設計の配線基板10については、同様に実装構成とすることができる。すなわち、あるタイプの配線基板10の伝送ロスがしきい値以下であった場合、同じタイプの配線基板10については、接続抵抗49を接続する。あるタイプの配線基板10の伝送ロスがしきい値以下であった場合、同じタイプの配線基板10については、同じリドライバIC20、21、及び補正用抵抗42、補正用抵抗44を実装する。このような製造方法を用いて、半導体装置を製造することで、差動信号の損失を低減することができるとともに、生産性を向上することができる。以上、まとめると、本実施の形態にかかるリドライバIC20、21では以下の効果を得ることができる。リドライバIC20、21のそれぞれで、1系統の差動信号のみが伝送される。これにより、2系統の差動配線を1つのリドライバICで中継する場合に比べて、レイアウトの自由度を高めることができる。すなわち、伝送ロスを考慮して差動配線13~16のレイアウト設計をすることができるため、伝送ロスを低減することができる。よって、信号品質の劣化を防ぐことができ、高速伝送が可能になる。特に、差動方式を用いた高速シリアル伝送の場合、高い周波数の差動信号を用いることが多い。本実施の形態では、リドライバIC20、21のそれぞれでは、一端に受信端子33と送信端子36の一方のみが配置され、他端に受信端子33と送信端子36の他方のみが配置されている構成となっている。このようにすることで、伝送ロスを効果的に低減することができる。さらに、リドライバIC20の長辺Aに沿って、2つの送信端子36が隣接して配列さら、長辺Bに沿って、2つの受信端子33が隣接して配列されている。このため、差動ペアの間隔を自在に設定することができるため、差動ペアを容易にカップリングさせることができる。一対の受信端子33の一方と一対の送信端子36の一方との間隔が、一対の受信端子33の他方と一対の送信端子36の他方との間隔が、略等しくなっている。こうすることで、リドライバIC20、21の代わりに、接続抵抗49を配置することができるようなレイアウトにすることができる。よって、配線基板10の流用を視野に入れて設計することができる。すなわち、伝送ロスが小さい場合でも、配線基板10の設計を変える必要が無くなるため、生産性を向上することができる。さらに、差動ペアで、同じタイプのチップ抵抗を用いることができるため、伝送ロスを低減することができる。さらに、一対の受信端子33の間隙、一対の送信端子36の間隙には、電源供給用の端子設定用端子、電源端子、グランド端子が配置されない構成となっている。すなわち、一対の受信端子33の外側の領域であって、一対の送信端子36の外側の領域に、他の端子設定用端子、電源端子、グランド端子が配置されない構成となっている。これにより、一対の差動配線の間隔を変えることなく、電源供給や補正の設定を行うことができる。よって、端子部分における伝送ロスを低減することができる。また、配線基板10上での伝送ロスの実測値に応じて、リドライバIC20、21を実装するか、接続抵抗49を実装するかを選択することができる。これにより、配線基板10上での実際の伝送ロスに応じて、実装形態を最適化することができる。よって、伝送ロスを低減することができる。つまり、リドライバIC20、21の代わりに、接続抵抗49を実装できるように、リドライバIC20、21の端子配置と、配線基板10の配線レイアウトを決定する。配線基板10上での伝送ロスが小さい場合、リドライバIC20、21の実装位置に、接続抵抗49を実装する。このようにすることで、最適な実装形態を容易に実現することができる。もちろん、受信側の系統と、送信側の系統の伝送ロスが異なる場合、リドライバIC20とリドライバIC21の一方のみを接続抵抗49に置き換えてもよい。また、配線基板10上での伝送ロスの実測値に応じて、実装する補正用抵抗44、補正用抵抗42を選択することができる。すなわち、実装する補正用抵抗42と補正用抵抗44の抵抗値を、実測値に基づいて、最適化することができる。これにより、伝送ロスを低減することができ、信号品質の劣化を防ぐことができる。特に、差動信号の伝送路としてはストリップラインを用いた場合、差動配線のインピーダンスが設計値から変わってしまうことがある。例えば、マイクロストリップラインでは、コア材、グランド層、絶縁層19となるプリプレグ、差動配線13~16となる導体層が積層されている。導体層は、銅箔、及び銅メッキから構成され、プリプレグはガラスとエポキシとの混合材料によって構成される。導体層の線幅Wと厚み、プリプレグの誘電率から、インピーダンスが近似される。さらに、差動信号の場合は、2本の差動配線の線ギャップをパラメータとして、インピーダンスを算出することができる。しかしながら、実際のマイクロストリップラインの配線基板10では、圧延機のようなローラでプレスしているため、プリプレグの厚さが設計値から変化することがある。さらに、ガラスとエポキシとの混合具合によって、プリプレグの誘電率が変化してしまう。USB3.0の場合、インピーダンスが90Ωに合うように設計しているが、上記の理由により、設計値からずれてしまうことがある。この場合、本実施の形態にかかる製造方法を用いることで、実際の製品に適した実装構成とすることができる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施の形態に係るリドライバICをUSBに限らず、PCI-ExpressPeripheralComponentInterconnect、SATA、各種SerDes応用通信などの通信に利用することが可能である。また、上記の説明では、補正用抵抗42と補正用抵抗44を用いて、補正の設定を行ったが、抵抗以外の素子を用いて、補正の設定を行ってもよい。例えば、補正用抵抗の代わりにスイッチ等を用いて設定を行ってもよい。同様に、受信端子33と送信端子36の接続には接続抵抗49を用いたが、抵抗以外の素子を用いて接続を行ってもよい。