"入力電圧を昇圧した出力電圧を生成するDCDCコンバータであって、第1発振信号を出力する第1発振回路と、前記第1発振信号よりも高い発振周波数の第2発振信号を出力する第2発振回路と、前記出力電圧の電圧レベルに基づいて、前記第1及び前記第2発振信号のうち何れかを選択し出力する選択回路と、前記選択回路によって選択された発振信号のデューティ比に応じた電圧レベルまで前記入力電圧を昇圧し、前記出力電圧として生成する電圧変換部と、を備えたDCDCコンバータ。前記選択回路は、前記出力電圧の電圧レベルが所定の電圧レベルより低い場合、前記第2発振信号を選択して出力し、前記出力電圧の電圧レベルが前記所定の電圧レベル以上である場合、前記第1発振信号を選択して出力する、請求項1に記載のDCDCコンバータ。前記出力電圧の電圧レベルが前記所定の電圧レベル以上である場合、前記第2発振回路による前記第2発振信号の発振を停止させることを特徴とする、請求項2に記載のDCDCコンバータ。前記電圧変換部は、前記選択回路によって選択された発振信号のデューティ比が大きいほど、前記入力電圧を大きく昇圧した前記出力電圧を生成し、前記選択回路によって選択された発振信号のデューティ比が小さいほど、前記入力電圧を小さく昇圧した前記出力電圧を生成する、請求項1~3のいずれか一項に記載のDCDCコンバータ。前記第2発振回路は、前記第1発振信号よりも大きなデューティ比の前記第2発振信号を出力することを特徴とする請求項1~4のいずれか一項に記載のDCDCコンバータ。前記第1発振回路は、PFM方式の発振回路であることを特徴とする請求項1~5のいずれか一項に記載のDCDCコンバータ。前記第1発振回路は、PWM方式の発振回路であることを特徴とする請求項1~5のいずれか一項に記載のDCDCコンバータ。入力電圧を昇圧した出力電圧を生成するDCDCコンバータの制御方法であって、第1発振信号及び前記第1発振信号よりも高い発振周波数の第2発振信号を生成し、前記出力電圧の電圧レベルに基づいて、前記第1及び前記第2発振信号のうち何れかを選択し出力し、選択された発振信号のデューティ比に応じた電圧レベルまで前記入力電圧を昇圧し、前記出力電圧として生成する、DCDCコンバータの制御方法。前記出力電圧の電圧レベルが所定の電圧レベルより低い場合、前記第2発振信号を選択して出力し、前記出力電圧の電圧レベルが前記所定の電圧レベル以上である場合、前記第1発振信号を選択して出力する、請求項8に記載のDCDCコンバータの制御方法。前記出力電圧の電圧レベルが前記所定の電圧レベル以上である場合、前記第2発振信号の発振を停止させることを特徴とする、請求項9に記載のDCDCコンバータの制御方法。選択された発振信号のデューティ比が大きいほど、前記入力電圧を大きく昇圧した前記出力電圧を生成し、選択された発振信号のデューティ比が小さいほど、前記入力電圧を小さく昇圧した前記出力電圧を生成する、請求項8~10のいずれか一項に記載のDCDCコンバータの制御方法。前記第2発振信号は、前記第1発振信号よりもデューティ比が大きいことを特徴とする請求項8~11のいずれか一項に記載のDCDCコンバータの制御方法。ここで、関連する技術のDCDCコンバータ500が発振回路502,503のうち何れの発振回路の発振信号に基づいて入力電圧VBATTを昇圧し出力電圧Voutとして出力するかは、タイマ504のカウント値により決定されるものと考えられる。したがって、関連する技術のDCDCコンバータ500は、出力電圧Voutが発振回路503を安定動作させるのに適した電圧レベルにまで達していないにもかかわらず、昇圧動作に用いる発振信号の出力元発振回路を切り替えてしまう可能性があった。それにより、関連する技術のDCDCコンバータ500は、出力電圧Voutを正常に立ち上げることができない可能性があった。このように、関連する技術のDCDCコンバータは、消費電力の増大を抑制しようとした場合、入力電圧を昇圧した出力電圧を精度良く生成することができないという問題があった。本発明にかかるDCDCコンバータは、入力電圧を昇圧した出力電圧を生成するDCDCコンバータであって、第1発振信号を出力する第1発振回路と、前記第1発振信号よりも高い発振周波数の第2発振信号を出力する第2発振回路と、前記出力電圧の電圧レベルに基づいて、前記第1及び前記第2発振信号のうち何れかを選択し出力する選択回路と、前記選択回路によって選択された発振信号のデューティ比に応じた電圧レベルまで前記入力電圧を昇圧し、前記出力電圧として生成する電圧変換部と、を備える。また、本発明にかかるDCDCコンバータの制御方法は、入力電圧を昇圧した出力電圧を生成するDCDCコンバータの制御方法であって、第1発振信号及び前記第1発振信号よりも高い発振周波数の第2発振信号を生成し、前記出力電圧の電圧レベルに基づいて、前記第1及び前記第2発振信号のうち何れかを選択し出力し、選択された発振信号のデューティ比に応じた電圧レベルまで前記入力電圧を昇圧し、前記出力電圧として生成する。上述のような回路構成により、入力電圧を昇圧した出力電圧を精度良く生成することができる。本発明により、入力電圧を昇圧した出力電圧を精度良く生成することが可能なDCDCコンバータを提供することができる。以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素動作ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等個数、数値、量、範囲等を含むについても同様である。実施の形態1図1は、本発明の実施の形態1にかかる昇圧用DCDCコンバータ100の構成例を示す図である。本実施の形態にかかるDCDCコンバータ100は、出力電圧Voutの電圧レベルに基づいて昇圧動作に用いる発振信号の出力元発振回路を切り替えることを特徴とする。それにより、本実施の形態にかかるDCDCコンバータは、消費電力の増大を抑制しつつ、入力電圧を昇圧した出力電圧を精度良く生成することができる。以下、具体的に説明する。図1に示すDCDCコンバータ100は、PFMPulseFrequencyModulation方式の発振回路第1発振回路1と、起動用の発振回路第2発振回路2と、選択回路3と、コンパレータ4と、制御回路5と、基準電圧生成回路6と、バッファ7,8と、PチャネルMOSトランジスタ以下、単にPMOSと称す9と、NチャネルMOSトランジスタ以下、単にNMOSと称す10と、インダクタ11と、コンデンサ12と、抵抗素子13~15と、を備える。なお、制御回路5と、バッファ7,8と、PMOS9と、NMOS10と、インダクタ11と、コンデンサ12と、により電圧変換部が構成される。また、抵抗素子13~15により、抵抗分圧部が構成される。DCDCコンバータ100には、入力端子IN及び出力端子OUTが設けられている。DCDCコンバータ100は、外部から入力電圧INに供給される入力電圧Vinを昇圧し、出力電圧Voutとして出力端子OUTから外部に出力する。発振回路2は、昇圧動作の初期において、出力電圧Voutを急速に上昇させるために用いられる発振回路である。なお、発振回路2は、図示していないが、出力電圧Voutによって駆動される。発振回路2は、入力電圧Vinが入力端子INに供給された後、出力電圧Voutが発振回路2を駆動するのに十分な電圧レベル以下、第1電圧レベルと称すに達してから所定の電圧レベル以下、第2電圧レベルと称すに達するまでの間、比較的高い発振周波数で信号Vosc2を発振させる。そして、出力電圧Voutが第2電圧レベル以上となった場合、発振回路2は、信号Vosc2の発振を停止する。以下の説明では、発振している信号Vosc2を、発振信号第2発振信号Vosc2と称す場合がある。発振回路1は、昇圧動作の初期を経過した後、即ち、出力電圧Voutが第2電圧レベルに達した後に、出力電圧Voutを引き続き上昇又は安定させるために用いられる発振回路である。なお、発振回路1は、図示していないが、出力電圧Voutによって駆動される。発振回路1は、基準電圧Vrefと電圧Vb出力電圧Voutの分圧とを比較し、その比較結果に基づいて信号Vosc1を発振させるか否かを制御する。例えば、電圧Vbが基準電圧Vrefより低い場合、発振回路1は、上記した信号Vosc2よりも低い発振周波数で信号Vosc1を発振させる。一方、電圧Vbが基準電圧Vref以上の場合、発振回路1は、信号Vosc1の発振を停止する。以下の説明では、発振している信号Vosc1を、発振信号第1発振信号Vosc1と称す場合がある。なお、PFM方式の発振回路1とは、DCDCコンバータ100の出力負荷電流が変化した場合に、パルス幅を一定に保った状態でパルスの出力タイミングを変化させる即ち、発振周波数を変化させることにより、当該出力負荷電流を安定化させる方式の発振回路のことである。また、第2電圧レベルは、例えば、PFM方式の発振回路1が安定して信号Vosc1を発振させることが可能な値に設定される。選択回路3は、後述するコンパレータ4による比較結果stopに基づいて、発振回路1から出力される信号Vosc1及び発振回路2から出力される信号Vosc2のうち何れかを選択し、信号Vselとして出力する。例えば、比較結果stopがLレベルの場合、選択回路3は、発振回路2から出力される信号Vosc2を選択して信号Vselとして出力する。一方、比較結果stopがHレベルの場合、選択回路3は、発振回路1から出力される信号Vosc1を選択して信号Vselとして出力する。制御回路5は、選択回路3から出力される信号Vselに基づいて、PMOS9及びNMOS10をそれぞれオンオフするための一対の制御信号を出力する。例えば、制御回路5は、信号Vselの発振周波数が高いほど、各トランジスタのオンオフを切り替える周期を短くし、信号Vselの発振周波数が低いほど、各トランジスタのオンオフを切り替える周期を長くする。制御回路5から出力される一方の制御信号は、バッファ7を介してPMOS9のゲート制御端子に供給される。制御回路5から出力される他方の制御信号は、バッファ8を介してNMOS10のゲート制御端子に供給される。PMOS9では、第1端子がノードN1に接続され、第2端子が出力端子OUTに接続される。なお、PMOS9のバックゲートは、PMOS9の第2端子に接続されている。また、NMOS10では、第1端子がノードN1に接続され、第2端子が接地電圧端子GNDに接続される。インダクタ11は、入力端子INとノードN1との間に設けられる。コンデンサ12は、出力端子OUTと接地電圧端子GNDとの間に設けられる。抵抗分圧部を構成する抵抗素子13~15は、出力端子OUTと接地電圧端子GNDとの間に直列に設けられる。より具体的には、抵抗素子13の一端が出力端子OUTに接続され、抵抗素子13の他端がノードNaに接続される。抵抗素子14の一端がノードNaに接続され、抵抗素子14の他端がノードNbに接続される。抵抗素子15の一端がノードNbに接続され、抵抗素子15の他端が接地電圧端子GNDに接続される。この抵抗分圧部は、出力電圧Voutと接地電圧便宜上、GNDと称すとを抵抗分圧したノードNaの電圧Vaを、コンパレータ4の非反転入力端子に対して出力する。また、この抵抗分圧部は、出力電圧Voutと接地電圧GNDとを抵抗分圧したノードNbの電圧Vbを、発振回路1の一方の入力端子に対して出力する。なお、それぞれの電圧の大小関係は、Vout>Va>Vb>GNDとなっている。基準電圧生成回路6は、安定した電圧レベルの基準電圧Vrefを生成する回路である。この基準電圧Vrefは、コンパレータ4の反転入力端子と、発振回路1の他方の入力端子と、に供給される。コンパレータ4は、基準電圧Vrefと、出力電圧Voutを分圧した電圧Vaと、を比較して比較結果stopを出力する。例えば、電圧Vaが基準電圧Vrefより低い場合、コンパレータ4は、Lレベルの比較結果stopを出力する。一方、電圧Vaが基準電圧Vref以上である場合、コンパレータ4は、Hレベルの比較結果stopを出力する。この比較結果stopは、選択回路3の制御端子及び発振回路2に供給される。なお、本実施の形態では、電圧Vaが基準電圧Vrefと一致した場合に、出力電圧Voutが第2電圧レベルを示すものとする。例えば、比較結果stopがLレベルの場合、発振回路2は、信号Vosc2を発振させる。一方、比較結果stopがHレベルの場合、発振回路2は、信号Vosc2の発振を停止する。つまり、発振回路2は、昇圧動作の初期等、出力電圧Voutが第2電圧レベルより低い場合には、信号Vosc2を発振させ、出力電圧Voutが第2電圧レベル以上の場合には、信号Vosc2の発振を停止する。また、比較結果stopがLレベルの場合、選択回路3は、発振回路2から出力される信号Vosc2を選択して信号Vselとして出力する。一方、比較結果stopがHレベルの場合、選択回路3は、発振回路1から出力される信号Vosc1を選択して信号Vselとして出力する。要するに、昇圧動作の初期等、出力電圧Voutが第2電圧レベルより低い場合、選択回路3は、高い発振周波数の信号Vosc2を選択して出力する。それにより、出力電圧Voutは急速に上昇する。即ち、出力電圧Voutは確実に上昇する。その後、出力電圧Voutが第2電圧レベル以上になると、選択回路3は低い発振周波数の信号Vosc1を選択して出力し、また、発振回路2は信号Vosc2の発振を停止する。それにより、消費電力の増大が抑制される。タイミングチャート次に、図1に示すDCDCコンバータ100の動作について、図2を用いて説明する。図2は、本実施の形態にかかるDCDCコンバータ100の動作を示すタイミングチャートである。初期状態時刻t0では、出力電圧Voutは接地電圧レベル例えば、0Vを示している。このとき、発振回路1,2は、駆動電圧出力電圧Voutが不足しているため、Lレベルに固定された信号Vosc1,Vosc2を出力している。また、コンパレータ4は、電圧Vaが基準電圧Vrefより低いため、Lレベルの比較結果stopを出力している。したがって、選択回路3は、起動用の発振回路2から出力されるLレベルの信号Vosc2を選択し、Lレベルの信号Vselとして出力している。そのため、制御回路5は、何れもLレベルの一対の制御信号を出力している。まず、外部から入力端子INに入力電圧Vinが供給される時刻t1。PMOS9は、ゲートにLレベルの制御信号が供給されているため、オンする。また、NMOS10は、ゲートにLレベルの制御信号が供給されているため、オフする。それにより、出力電圧Voutは、入力電圧Vinと同等程度の電圧レベル第1電圧レベルまで上昇する時刻t2。出力電圧Voutが入力電圧Vinと同等程度の電圧レベルに達すると時刻t2、発振回路1,2は、それぞれ信号Vosc1,Vosc2の発振を開始する。発振開始直後は、電圧Vaが基準電圧Vrefより低いため、コンパレータ4はLレベルの比較結果stopを出力する。したがって、選択回路3は、高い発振周波数で発振している信号Vosc2を選択して信号Vselとして出力する。制御回路5は、高い発振周波数で発振している信号Vselに基づいて、比較的短い周期でPMOS9及びNMOS10のオンオフを切り替える。なお、電圧変換部による昇圧動作は、次の通りである。まず、出力電圧Voutが入力電圧Vinと同等程度の電圧レベルまで上昇した状態で、PMOS9がオフして、NMOS10がオンする。それにより、入力端子INからインダクタ11及びNMOS10を介して接地電圧端子GNDに向けて電流が流れる。このとき、インダクタ11には電流エネルギーが蓄えられる。次に、NMOS10がオフして、PMOS9がオンする。それにより、入力端子INからインダクタ11及びNMOS10を介して接地電圧端子GNDまでの電流経路が遮断される。インダクタ11は、直前に流れていた電流の電流値を維持しようとして、蓄えた電流エネルギーをオンしているPMOS9を介して出力端子OUTに向けて放出する。それにより、コンデンサ12にはさらに電荷が蓄積され、出力端子OUTの電圧Voutは上昇する。このような動作が繰り返されることにより、電圧変換部は、入力電圧Vinを昇圧し出力電圧Voutとして出力する。タイミングチャートの説明に戻る。選択回路3は、高い発振周波数で発振している信号Vosc2を選択して信号Vselとして出力している時刻t2~t3。そのため、制御回路5は、比較的短い周期でPMOS9及びNMOS10のオンオフを切り替えている。そのため、電圧変換部は、出力電圧Voutの電圧レベルを急速に上昇させる。出力電圧Voutが上昇して第2電圧レベルに達すると時刻t3、電圧Vaが基準電圧Vref以上になるため、コンパレータ4は、比較結果stopをLレベルからHレベルに切り替えて出力する。それにより、選択回路3は、低い発振周波数で発振している信号Vosc1に選択を切り替えて信号Vselとして出力し始める。同時に、起動用の発振回路2は、信号Vosc2の発振を停止する。制御回路5は、低い発振周波数で発振している信号Vselに基づいて、比較的長い周期でPMOS9及びNMOS10のオンオフを切り替える。電圧変換部は、上記した昇圧動作により、出力電圧Voutを所望の電圧レベルにまで上昇させる。このように、本実施の形態にかかるDCDCコンバータ100は、出力電圧Voutの電圧レベルに基づいて昇圧動作に用いる発振信号の出力元発振回路を切り替える。換言すると、本実施の形態にかかるDCDCコンバータ100は、出力電圧VoutがPFM方式の発振回路1を安定動作させるのに適した電圧レベルにまで達した後に、昇圧動作に用いる発振信号の出力元発振回路を切り替える。そのため、本実施の形態にかかるDCDCコンバータ100は、出力電圧Voutを正常に立ち上げることができる。換言すると、本実施の形態にかかるDCDCコンバータ100は、入力電圧Vinを昇圧した出力電圧Voutを精度良く生成することができる。また、本実施の形態にかかるDCDCコンバータ100は、出力電圧Voutが第2電圧レベル以上の場合、起動用の発振回路2による発振を停止させるとともに、他方の発振回路1から出力される低い発振周波数の発振信号に基づいて出力電圧Voutを上昇させる。そのため、本実施の形態にかかるDCDCコンバータ100は、消費電力の増大を抑制することができる。要するに、本実施の形態にかかるDCDCコンバータ100は、消費電力の増大を抑制しつつ、入力電圧Vinを昇圧した出力電圧Voutを精度良く生成することができる。なお、図2のタイミングチャートに示すように、出力電圧Voutが所望の電圧レベルにまで上昇した後に入力電圧Vinが瞬断等で意図せず低下した場合時刻t4~t5、それに伴って出力電圧Voutも低下する。同時に、出力電圧Voutを分圧した電圧Vaも低下する。そのため、コンパレータ4は、比較結果stopをHレベルからLレベルに切り替える。それにより、本実施の形態にかかるDCDCコンバータ100は、再び起動用の発振回路2による発振を開始させ、当該発振回路2の発振信号Vosc2に基づいて出力電圧Voutを上昇させる。このように、本実施の形態にかかるDCDCコンバータ100は、入力電圧Vinが瞬断等で意図せず低下した場合でも、通常の昇圧動作と同様の処理を経て、問題なく再起動することが可能である。次に、発振回路1,2のそれぞれの発振信号Vosc1,Vosc2、入力電圧Vin、及び、出力電圧Voutの関係について、さらに具体的に説明する。図1に示すDCDCコンバータ100の出力電圧Voutは、以下の式1のように表すことができる。Vout=VinTonToff/Toff1なお、TonはNMOS10のオン期間を示し、ToffはNMOS10のオフ期間を示す。式1でも明らかなように、出力電圧Voutは、発振回路1又は発振回路2から出力される発振信号の発振周波数には依存せず、NMOS10のオンしている割合即ち、発振回路1又は発振回路2から出力される発振信号のデューティ比、及び、入力電圧Vinに基づいて決定される。したがって、入力電圧Vinが一定であると仮定すると、昇圧動作に用いる発振信号のデューティ比が大きいほど、出力電圧Voutは大きくなる。つまり、DCDCコンバータ100は、昇圧動作に用いる発振信号のデューティ比が大きいほど、昇圧度の大きな出力電圧Voutを出力する。一方、入力電圧Vinが一定であると仮定すると、昇圧動作に用いる発振信号のデューティ比が小さいほど、出力電圧Voutは小さくなる。つまり、DCDCコンバータ100は、昇圧動作に用いる発振信号のデューティ比が小さいほど、昇圧度の小さな出力電圧Voutを出力する。図3は、発振回路1,2のそれぞれの発振信号の波形を示す図である。起動用の発振回路2は、出力電圧Voutの電圧レベルを急速に確実に上昇させるために用いられるものであるから、PFM方式の発振回路1の発振信号Vosc1よりも高い発振周波数の発振信号Vosc2を出力しているのがわかる。一方、PFM方式の発振回路1は、消費電力の増大を抑制するために用いられるものであるから、比較的低い発振周波数の発振信号Vosc2を出力している。さらに、起動用の発振回路2は、NMOS10のオン期間Tonがオフ期間Toffより長くなるようなデューティ比の発振信号Vosc2を出力することが好ましい。それにより、起動用の発振回路2は、出力電圧Voutの電圧レベルが低く不安定な状況においても、十分な大きさのデューティ比の発振信号Vosc2を出力し続けることができる。その結果、DCDCコンバータ100は、高い昇圧度を維持することができ、より確実に出力電圧Voutの電圧レベルを上昇させることが可能になる。なお、PFM方式の発振回路1は、出力電圧Voutが第2電圧レベル以上で安定している状況では、常に安定したデューティ比の発振信号を出力することができるため、余分に大きなデューティ比の発振信号Vosc1を出力する必要はない。続いて、発振回路1,2が何れも発振している場合におけるDCDCコンバータ100の電力変換効率ηaと、PFM方式の発振回路1のみが発振している場合におけるDCDCコンバータ100の電力変換効率ηbと、の違いについて説明する。まず、発振回路1,2が何れも発振している場合におけるDCDCコンバータ100の電力変換効率ηaは、以下の式2のように表すことができる。ηa=VoutIout/VinIin=VoutIout/{VinIpfmIstIetc2なお、Iinは入力電流を示し、Ioutは負荷電流を示し、IpfmはPFM方式の発振回路1の消費電流を示し、Istは起動用の発振回路2の消費電流を示し、Ietcはその他の消費電流を示す。一方、PFM方式の発振回路1のみが発振している場合におけるDCDCコンバータ100の電力変換効率ηbは、以下の式3のように表すことができる。ηb=VoutIout/VinIin=VoutIout/{VinIpfmIetc3式2及び式3から明らかなように、電力変換効率ηbの方が電力変換効率ηaより高い。つまり、DCDCコンバータ100は、出力電圧Voutが第2電圧レベル以上で安定している場合には、起動用の発振回路2による発振を停止させ、PFM方式の発振回路1のみにより発振させることにより、電力変換効率を向上させることができる。さらに、DCDCコンバータ100は、PFM方式の発振回路1による発振の周波数を低くすることにより、さらに電力変換効率を向上させることができる。このようにして、本実施の形態にかかるDCDCコンバータ100は、消費電力の増大を抑制しつつ、入力電圧Vinを昇圧した出力電圧Voutを精度良く生成することができる。実施の形態2図4は、本発明の実施の形態2にかかる昇圧用DCDCコンバータ101の構成例を示す図である。図4に示すDCDCコンバータ101は、図1に示すDCDCコンバータ100と比較して、PFM方式の発振回路1に代えて、PWMPulseWidthModulation方式の発振回路第1発振回路16を備える。図4に示すDCDCコンバータ101のその他の回路構成については、図1に示すDCDCコンバータ100と同様であるため、その説明を省略する。なお、PWM方式の発振回路16とは、DCDCコンバータ101の出力負荷電流が変化した場合に、パルスの出力タイミングを一定に保った状態で即ち、発振周波数を一定に保った状態でパルス幅を変化させることにより、当該出力負荷電流を安定化させる方式の発振回路のことである。発振回路2,16が何れも発振している場合におけるDCDCコンバータ101の電力変換効率ηcは、式2のIpfmをIpwmに置き換えて、次の式4のように表すことができる。ηc=VoutIout/{VinIpwmIstIetc4なお、IpwmはPWM方式の発振回路16の消費電流を示す。また、PWM方式の発振回路16のみが発振している場合におけるDCDCコンバータ101の電力変換効率ηdは、式3のIpfmをIpwmに置き換えて、次の式5のように表すことができる。ηd=VoutIout/{VinIpwmIetc5本実施の形態にかかるDCDCコンバータ101でも、実施の形態1にかかるDCDCコンバータ100と同様の効果を奏することが可能である。実施の形態3図5は、本発明の実施の形態3にかかる昇圧用DCDCコンバータ102の構成例を示す図である。図5に示すDCDCコンバータ102は、図1に示すDCDCコンバータ100と比較して、PMOS9に代えて逆流防止用のダイオード17を備える。より具体的には、ダイオード17では、アノードがノードN1に接続され、カソードが出力端子OUTに接続される。また、制御回路5は、PMOS9をオンオフ制御するための制御信号を出力せず、NMOS10のオンオフを制御するための制御信号のみを出力する。図5に示すDCDCコンバータ102のその他の回路構成については、図1に示すDCDCコンバータ100と同様であるため、その説明を省略する。本実施の形態にかかるDCDCコンバータ102でも、実施の形態1にかかるDCDCコンバータ100と同様の効果を奏することができる。ただし、本実施の形態にかかるDCDCコンバータ102は、ダイオード17の順方向降下電圧約0.6V分があるので、負荷電流Ioutを引いた場合、電力変換効率を悪くしてしまう点に留意する必要があるが、制御回路7をシンプルにでき、さらにバッファ7を削除できる特徴がある。実施の形態4図6は、本発明の実施の形態4にかかる昇圧用DCDCコンバータ103の構成例を示す図である。図6に示すDCDCコンバータ103では、図1に示すDCDCコンバータ100と比較して、起動用の発振回路2にコンパレータ4の比較結果stopが供給されない。つまり、図6に示すDCDCコンバータ103は、出力電圧Voutが第2電圧レベル以上で安定している場合でも、起動用の発振回路2による発振を停止させない。本実施の形態にかかるDCDCコンバータ103は、起動用の発振回路2による発振を停止させないため、上記した他の実施形態の場合よりも消費電力の増大を抑制できない可能性はあるが、実施の形態1にかかるDCDCコンバータ100と同様に、入力電圧Vinを昇圧した出力電圧Voutを精度良く生成することができる。以上のように、上記実施の形態にかかるDCDCコンバータは、出力電圧Voutの電圧レベルに基づいて昇圧動作に用いる発振信号の出力元発振回路を切り替える。それにより、上記実施の形態にかかるDCDCコンバータは、出力電圧Voutを正常に立ち上げることができる。即ち、上記実施の形態にかかるDCDCコンバータは、入力電圧Vinを昇圧した出力電圧Voutを精度良く生成することができる。また、上記実施の形態にかかるDCDCコンバータは、出力電圧Voutが第2電圧レベル以上の場合、起動用の発振回路による発振を停止させるとともに、他方の発振回路から出力される低い発振周波数の発振信号に基づいて出力電圧Voutを上昇させる。そのため、上記実施の形態にかかるDCDCコンバータ100は、消費電力の増大を抑制することができる。つまり、上記実施の形態にかかるDCDCコンバータは、消費電力の増大を抑制しつつ、入力電圧Vinを昇圧した出力電圧Voutを精度良く生成することができる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、出力電圧Voutを抵抗分圧した電圧Va,Vbを出力する抵抗分圧部が設けられた場合を例に説明したが、これに限られない。抵抗分圧部は、出力電圧Voutに応じた電圧を生成できる他の回路構成に置き換えられても良い。"