"LSIのレイアウトパターンを示す設計データに基づいて、当該LSIの回路図を復元するLSIの回路図復元装置であって、LSIを構成する個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データを格納するセル構成データ格納部と、複数のセルを所定位置に配置してなるブロックについて、各セルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、を含むブロック構成データを格納するブロック構成データ格納部と、前記セル構成データ格納部および前記ブロック構成データ格納部に対してデータを入力する設計データ入力部と、前記セル構成データおよび前記ブロック構成データに基づいて、平面上に表示対象パターンを描画し、これを画像として表示するレイアウトパターン表示部と、前記セル構成データに含まれるレイヤーのうち、セル枠決定に用いる特定のレイヤーを示す情報を含むセル枠決定条件と、前記セル構成データおよび前記ブロック構成データに含まれる複数の図形が、相互に等電位となる要件を示す等電位追跡条件と、前記セル構成データに含まれている図形に基づいて領域認識を行うための領域認識条件と、複数の領域および端子点の接続関係に基づいて特定の素子を認識する素子認識条件と、を設定する条件設定部と、個々のセルについて、前記セル構成データの前記セル枠決定に用いる特定のレイヤーに収録されている図形を抽出し、抽出した図形の論理和図形を形成し、この論理和図形の外接図形をセル枠として求めるセル枠決定部と、前記セル間配線情報に含まれる図形のうち、前記セル枠と交差する交差図形について、前記セル枠が前記交差図形によって切り取られる交差線分を認識し、この交差線分上の1点に端子点を決定する端子点決定部と、前記等電位追跡条件に基づいて、レイアウトパターンを構成する特定の着目図形に対して等電位となる別な図形を等電位図形として認識する等電位追跡部と、前記領域認識条件に基づいて、所定の認識対象セル内のセル構成データに含まれている図形について、素子を構成する個々の素子構成領域を認識する領域認識部と、前記領域認識部が認識した複数の素子構成領域および前記端子点決定部が決定した端子点の接続関係を、前記等電位追跡部によって相互に等電位であると認識された図形については電気的に接続されたものとして取り扱いながら、前記素子認識条件と照合することにより、前記認識対象セルに対応する素子を認識する素子認識部と、前記素子認識部が認識した素子を論理回路記号に対応づけ、セル間配線情報を論理回路記号間の結線に対応づけることにより、表示対象回路についての論理回路図を表示する回路図表示部と、前記レイアウトパターン表示部に対して表示対象パターンを指定する機能と、前記回路図表示部に対して表示対象回路を指定する機能と、を有する表示対象指定部と、を備えることを特徴とするLSIの回路図復元装置。請求項1に記載のLSIの回路図復元装置において、ブロックが配置された第1番目~第n-1番目の階層と、セルが配置された第n番目の階層と、を含む全n階層但し、n≧2からなる階層構造をもったLSIのレイアウトパターンを取り扱うために、セル構成データ格納部には、第n番目の階層に所属する個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データが格納されており、ブロック構成データ格納部には、第i番目1≦i≦n-1の階層に所属するブロックについてのブロック構成データとして、i<n-1の場合には、下位階層に所属するブロックの位置座標を示すブロック配置情報と、ブロック間配線を構成する図形を示すブロック間配線情報と、が格納され、i=n-1の場合には、下位階層に所属するセルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、が格納されており、端子点決定部は、セル間配線情報に含まれる図形についての端子点とともに、ブロック間配線情報に含まれる図形についての端子点を決定することを特徴とするLSIの回路図復元装置。請求項1または2に記載のLSIの回路図復元装置において、セル構成データ格納部が、xy座標系において、x軸もしくはy軸に平行な辺によって構成される多角形からなる図形を収録したセル構成データを格納し、セル枠決定部が、x軸もしくはy軸に平行な辺によって構成される正則外接矩形をセル枠として求めることを特徴とするLSIの回路図復元装置。請求項1~3のいずれかに記載のLSIの回路図復元装置において、セル構成データ格納部が、所定の識別コードが付されたレイヤーごとに、それぞれその構成要素となる図形を収録したセル構成データを格納し、ブロック構成データ格納部が、所定の識別コードが付されたレイヤーごとに、セル間配線もしくはブロック間配線を構成する図形を収録した配線情報を格納し、条件設定部が、等電位追跡条件として、導電性レイヤーを示す情報とともに、複数のレイヤー間を接続するためのコンタクトを示す図形を含むコンタクトレイヤーを示す情報を設定し、等電位追跡部が、互いに同一の識別コードが付された複数の導電性レイヤーに所属する図形が平面的に重畳している場合には、当該重畳図形が等電位であると認識し、互いに異なる識別コードが付された複数の導電性レイヤーに所属する図形が平面的に重畳している場合には、重畳領域に前記コンタクトレイヤーに所属する図形が存在する場合に限り、当該重畳図形が等電位であると認識することを特徴とするLSIの回路図復元装置。請求項4に記載のLSIの回路図復元装置において、条件設定部が、等電位追跡条件として、互いに異なる識別コードが付された一対のレイヤーの組み合わせについての優先順位を設定し、等電位追跡部が、互いに異なる識別コードが付された3以上のレイヤーに所属する図形が平面的に重畳しており、重畳領域にコンタクトレイヤーに所属する図形が存在する場合には、前記優先順位に基づく一対のレイヤーに所属する重畳図形のみが等電位であると認識することを特徴とするLSIの回路図復元装置。請求項1~5のいずれかに記載のLSIの回路図復元装置において、端子点決定部が、セル枠と交差する各交差図形を着目図形として等電位追跡部に等電位追跡指示を与え、前記各交差図形のうち前記セル枠に対応するセル構成データに収録されているいずれかの図形が等電位図形となる交差図形のみについて交差線分の認識を行うことを特徴とするLSIの回路図復元装置。請求項1~6のいずれかに記載のLSIの回路図復元装置において、条件設定部が、異なる複数のレイヤーに所属する図形の論理積領域を特定の素子構成領域に対応づけるルール、および、特定のレイヤーに所属し、認識した特定の素子構成領域を含む図形の領域を特定の素子構成領域に対応づけるルールを、領域認識条件として設定することを特徴とするLSIの回路図復元装置。請求項1~7のいずれかに記載のLSIの回路図復元装置において、条件設定部が、候補となる複数の素子のそれぞれについて、当該素子を構成する複数の素子構成領域および端子点の相互の接続関係を示すルールを、素子認識条件として設定することを特徴とするLSIの回路図復元装置。請求項1~8のいずれかに記載のLSIの回路図復元装置において、条件設定部が、チャネル領域、ゲート領域、ソースドレイン領域を認識するための領域認識条件と、前記チャネル領域、ゲート領域、ソースドレイン領域の相互の接続関係およびこれらと端子点との接続関係に基づいてMOSトランジスタを含む論理素子を認識する素子認識条件と、を設定することを特徴とするLSIの回路図復元装置。請求項1~9のいずれかに記載のLSIの回路図復元装置において、回路図表示部が、同一セルに所属する論理回路の範囲を示すためのセル範囲枠を、回路図上に表示する機能を有することを特徴とするLSIの回路図復元装置。請求項1~10のいずれかに記載のLSIの回路図復元装置において、表示対象指定部が、レイアウトパターン表示部に対して、全レイアウトパターンのうちの一部分を表示対象パターンとして指定する機能と、回路図表示部に対して、前記表示対象パターンに対応した部分の回路を表示対象回路として指定する機能と、を有することを特徴とするLSIの回路図復元装置。請求項1~10のいずれかに記載のLSIの回路図復元装置において、表示対象指定部が、レイアウトパターンの表示画面上の特定図形を指定するオペレータの指示を入力する機能と、回路図表示部に対して、前記特定図形に関連した一部分の回路を表示対象回路として指定する機能と、を有することを特徴とするLSIの回路図復元装置。請求項12に記載のLSIの回路図復元装置において、表示対象指定部が、レイアウトパターン上で指定された特定図形が、セル枠内の図形であった場合には、当該セル枠内のセルを起点として、上流もしくは下流へn段分nは0以上の整数だけ信号を辿って隣接セルを認識し、前記起点となったセルおよび前記隣接セルに対応する回路を表示対象回路とする旨の指定を行い、レイアウトパターン上で指定された特定図形が、セル枠外の配線を構成する図形であった場合には、当該配線を起点として、上流もしくは下流へn段分nは1以上の整数だけ信号を辿って隣接セルを認識し、前記隣接セルに対応する回路を表示対象回路とする旨の指定を行うことを特徴とするLSIの回路図復元装置。請求項13に記載のLSIの回路図復元装置において、条件設定部が、入力端子および出力端子の少なくとも2種類の属性をもつ端子点を含む接続関係に基づいて特定の素子を認識する素子認識条件を設定し、素子認識部が、前記素子認識条件に基づいて、各セルの端子点の属性認識を行い、回路図表示部が、各セルの端子点の属性を考慮して、起点からn段分のセルを追跡するセル間信号追跡処理を実行し、表示対象回路を特定することを特徴とするLSIの回路図復元装置。請求項1~14のいずれかに記載のLSIの回路図復元装置としてコンピュータを機能させるためのプログラム。上述したとおり、セルを最小単位とする階層構造を有するLSIの設計データに基づいて、階層構造を展開することによりレイアウトパターンを作成し、これをディスプレイの画面上に表示する装置は従来から利用されている。また、前掲の特許文献4などによって、レイアウトパターンから、元の回路図を復元する手法もいくつか提案されている。しかしながら、平面上に展開されたレイアウトパターンは、多数の図形の集合体であり、レイアウトパターン自身には、セルの概念は存在しない。そのため、レイアウトパターンから回路図を正確に復元することは困難であり、これまで提案されている手法は、いずれも実用性に問題がある。特に、従来提案されている方法では、ディスプレイ画面上に一部のレイアウトパターンを表示させた状態において、当該レイアウトパターンの特定箇所近傍の回路図を効率的、かつ、正確に復元させることは困難である。そこで本発明は、レイアウトパターンの任意の一部分の回路図を正確に復元することが可能なLSIの回路図復元装置を提供することを目的とする。本発明の第1の態様は、LSIのレイアウトパターンを示す設計データに基づいて、当該LSIの回路図を復元するLSIの回路図復元装置において、LSIを構成する個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データを格納するセル構成データ格納部と、複数のセルを所定位置に配置してなるブロックについて、各セルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、を含むブロック構成データを格納するブロック構成データ格納部と、セル構成データ格納部およびブロック構成データ格納部に対してデータを入力する設計データ入力部と、セル構成データおよびブロック構成データに基づいて、平面上に表示対象パターンを描画し、これを画像として表示するレイアウトパターン表示部と、セル構成データに含まれるレイヤーのうち、セル枠決定に用いる特定のレイヤーを示す情報を含むセル枠決定条件と、セル構成データおよびブロック構成データに含まれる複数の図形が、相互に等電位となる要件を示す等電位追跡条件と、セル構成データに含まれている図形に基づいて領域認識を行うための領域認識条件と、複数の領域および端子点の接続関係に基づいて特定の素子を認識する素子認識条件と、を設定する条件設定部と、個々のセルについて、セル構成データのセル枠決定に用いる特定のレイヤーに収録されている図形を抽出し、抽出した図形の論理和図形を形成し、この論理和図形の外接図形をセル枠として求めるセル枠決定部と、セル間配線情報に含まれる図形のうち、セル枠と交差する交差図形について、セル枠が交差図形によって切り取られる交差線分を認識し、この交差線分上の1点に端子点を決定する端子点決定部と、等電位追跡条件に基づいて、レイアウトパターンを構成する特定の着目図形に対して等電位となる別な図形を等電位図形として認識する等電位追跡部と、領域認識条件に基づいて、所定の認識対象セル内のセル構成データに含まれている図形について、素子を構成する個々の素子構成領域を認識する領域認識部と、領域認識部が認識した複数の素子構成領域および端子点決定部が決定した端子点の接続関係を、等電位追跡部によって相互に等電位であると認識された図形については電気的に接続されたものとして取り扱いながら、素子認識条件と照合することにより、認識対象セルに対応する素子を認識する素子認識部と、素子認識部が認識した素子を論理回路記号に対応づけ、セル間配線情報を論理回路記号間の結線に対応づけることにより、表示対象回路についての論理回路図を表示する回路図表示部と、レイアウトパターン表示部に対して表示対象パターンを指定する機能と、回路図表示部に対して表示対象回路を指定する機能と、を有する表示対象指定部と、を設けるようにしたものである。本発明の第2の態様は、上述した第1の態様に係るLSIの回路図復元装置において、ブロックが配置された第1番目~第n-1番目の階層と、セルが配置された第n番目の階層と、を含む全n階層但し、n≧2からなる階層構造をもったLSIのレイアウトパターンを取り扱うために、セル構成データ格納部には、第n番目の階層に所属する個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データが格納されており、ブロック構成データ格納部には、第i番目1≦i≦n-1の階層に所属するブロックについてのブロック構成データとして、i<n-1の場合には、下位階層に所属するブロックの位置座標を示すブロック配置情報と、ブロック間配線を構成する図形を示すブロック間配線情報と、が格納され、i=n-1の場合には、下位階層に所属するセルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、が格納されており、端子点決定部が、セル間配線情報に含まれる図形についての端子点とともに、ブロック間配線情報に含まれる図形についての端子点を決定するようにしたものである。本発明の第3の態様は、上述した第1または第2の態様に係るLSIの回路図復元装置において、セル構成データ格納部が、xy座標系において、x軸もしくはy軸に平行な辺によって構成される多角形からなる図形を収録したセル構成データを格納し、セル枠決定部が、x軸もしくはy軸に平行な辺によって構成される正則外接矩形をセル枠として求めるようにしたものである。本発明の第4の態様は、上述した第1~第3の態様に係るLSIの回路図復元装置において、セル構成データ格納部が、所定の識別コードが付されたレイヤーごとに、それぞれその構成要素となる図形を収録したセル構成データを格納し、ブロック構成データ格納部が、所定の識別コードが付されたレイヤーごとに、セル間配線もしくはブロック間配線を構成する図形を収録した配線情報を格納し、条件設定部が、等電位追跡条件として、導電性レイヤーを示す情報とともに、複数のレイヤー間を接続するためのコンタクトを示す図形を含むコンタクトレイヤーを示す情報を設定し、等電位追跡部が、互いに同一の識別コードが付された複数の導電性レイヤーに所属する図形が平面的に重畳している場合には、当該重畳図形が等電位であると認識し、互いに異なる識別コードが付された複数の導電性レイヤーに所属する図形が平面的に重畳している場合には、重畳領域にコンタクトレイヤーに所属する図形が存在する場合に限り、当該重畳図形が等電位であると認識するようにしたものである。本発明の第5の態様は、上述した第4の態様に係るLSIの回路図復元装置において、条件設定部が、等電位追跡条件として、互いに異なる識別コードが付された一対のレイヤーの組み合わせについての優先順位を設定し、等電位追跡部が、互いに異なる識別コードが付された3以上のレイヤーに所属する図形が平面的に重畳しており、重畳領域にコンタクトレイヤーに所属する図形が存在する場合には、優先順位に基づく一対のレイヤーに所属する重畳図形のみが等電位であると認識するようにしたものである。本発明の第6の態様は、上述した第1~第5の態様に係るLSIの回路図復元装置において、端子点決定部が、セル枠と交差する各交差図形を着目図形として等電位追跡部に等電位追跡指示を与え、各交差図形のうちセル枠に対応するセル構成データに収録されているいずれかの図形が等電位図形となる交差図形のみについて交差線分の認識を行うようにしたものである。本発明の第7の態様は、上述した第1~第6の態様に係るLSIの回路図復元装置において、条件設定部が、異なる複数のレイヤーに所属する図形の論理積領域を特定の素子構成領域に対応づけるルール、および、特定のレイヤーに所属し、認識した特定の素子構成領域を含む図形の領域を特定の素子構成領域に対応づけるルールを、領域認識条件として設定するようにしたものである。本発明の第8の態様は、上述した第1~第7の態様に係るLSIの回路図復元装置において、条件設定部が、候補となる複数の素子のそれぞれについて、当該素子を構成する複数の素子構成領域および端子点の相互の接続関係を示すルールを、素子認識条件として設定するようにしたものである。本発明の第9の態様は、上述した第1~第8の態様に係るLSIの回路図復元装置において、条件設定部が、チャネル領域、ゲート領域、ソースドレイン領域を認識するための領域認識条件と、チャネル領域、ゲート領域、ソースドレイン領域の相互の接続関係およびこれらと端子点との接続関係に基づいてMOSトランジスタを含む論理素子を認識する素子認識条件と、を設定するようにしたものである。本発明の第10の態様は、上述した第1~第9の態様に係るLSIの回路図復元装置において、回路図表示部が、同一セルに所属する論理回路の範囲を示すためのセル範囲枠を、回路図上に表示する機能を有するようにしたものである。本発明の第11の態様は、上述した第1~第10の態様に係るLSIの回路図復元装置において、表示対象指定部が、レイアウトパターン表示部に対して、全レイアウトパターンのうちの一部分を表示対象パターンとして指定する機能と、回路図表示部に対して、表示対象パターンに対応した部分の回路を表示対象回路として指定する機能と、を有するようにしたものである。本発明の第12の態様は、上述した第1~第10の態様に係るLSIの回路図復元装置において、表示対象指定部が、レイアウトパターンの表示画面上の特定図形を指定するオペレータの指示を入力する機能と、回路図表示部に対して、特定図形に関連した一部分の回路を表示対象回路として指定する機能と、を有するようにしたものである。本発明の第13の態様は、上述した第12の態様に係るLSIの回路図復元装置において、表示対象指定部が、レイアウトパターン上で指定された特定図形が、セル枠内の図形であった場合には、当該セル枠内のセルを起点として、上流もしくは下流へn段分nは0以上の整数だけ信号を辿って隣接セルを認識し、起点となったセルおよび隣接セルに対応する回路を、表示対象回路とする旨の指定を行い、レイアウトパターン上で指定された特定図形が、セル枠外の配線を構成する図形であった場合には、当該配線を起点として、上流もしくは下流へn段分nは1以上の整数だけ信号を辿って隣接セルを認識し、隣接セルに対応する回路を表示対象回路とする旨の指定を行うようにしたものである。本発明の第14の態様は、上述した第13の態様に係るLSIの回路図復元装置において、条件設定部が、入力端子および出力端子の少なくとも2種類の属性をもつ端子点を含む接続関係に基づいて特定の素子を認識する素子認識条件を設定し、素子認識部が、素子認識条件に基づいて、各セルの端子点の属性認識を行い、回路図表示部が、各セルの端子点の属性を考慮して、起点からn段分のセルを追跡するセル間信号追跡処理を実行し、表示対象回路を特定するようにしたものである。本発明の第15の態様は、上述した第1~第14の態様に係るLSIの回路図復元装置を、コンピュータに専用プログラムを組み込むことにより構成したものである。本発明に係るLSIの回路図復元装置によれば、セル枠決定条件として設定された特定のレイヤーに収録されている図形群の外接図形がセル枠として求められ、このセル枠と配線との交差位置に端子点が決定される。このため、レイアウトパターン上に仮想のセル枠および端子点が定義され、セルの概念を復活させることができる。そして、セル枠内の図形に対して、素子を構成する個々の素子構成領域の認識が行われ、これら各領域と端子点との相互の接続関係に基づいて素子の認識が行われる。したがって、レイアウトパターンの所望部分について、セル単位で素子を効率的かつ正確に認識することができるようになり、レイアウトパターンの任意の一部分の回路図を効率的、かつ、正確に復元することが可能になる。以下、本発明を図示する実施形態に基づいて説明する。<<<§1.一般的なLSIの設計データの構造>>>既に述べたとおり、LSIの設計データは、通常、セルを最小単位とした階層構造をもって構築されている。したがって、LSI全体のレイアウトパターンを得るためには、この階層構造をもった設計データを展開する処理が必要になる。図1は、一般的なLSIの設計データの階層構造の一例を示す図である。この例は、3階層からなる単純な例であり、最上位階層のTOPの下に、中間階層の4つのブロックA~Dが位置し、各ブロックの下に最下位階層のセルが位置しているブロックB~Dの下のセルは図示省略。図2は、図1に示すような3階層が定義された場合のレイアウトパターンデータの具体的な内容を示す図である。まず、最上位階層TOPには、ブロック配置情報とブロック間配線情報が収容される。ここで、ブロック配置情報は、中間階層の4つのブロックA~Dの配置を示す情報であり、ブロック間配線情報は、ブロックA~D相互間の配線を示す情報である。一方、中間階層ブロックには、セル配置情報とセル間配線情報が収容される。ここで、セル配置情報は、最下位階層の各セルの配置を示す情報であり、セル間配線情報は、各セル相互間の配線を示す情報である。そして、最下位階層セルには、セルパターン情報が収容される。このセルパターン情報は、セルの構成要素となる図形の情報をレイヤーごとに収録したものである。図3は、図1に示す最上位階層TOPに収録されたブロック配置情報図3およびブロック間配線情報図3の具体例を示す平面図である。ここでは、この最上位階層の情報を、原点Qをもったαβ二次元座標系を用いて例示している。このαβ二次元座標系は、いわばLSIの全レイアウトパターンを表示するためのグローバル座標系ということができる。まず、最上位階層TOPに収録されたブロック配置情報は、図3に示すとおり、4つのブロックA~Dのαβ二次元座標系上での配置を示す情報である。この例では、各ブロックA~Dはいずれも矩形の輪郭を有し、その左下の点Qaα1,β1,Qbα2,β2,Qcα3,β3,Qdα4,β4の座標値がブロック配置情報を構成する実体データということになる。一方、最上位階層TOPに収録されたブロック間配線情報は、図3に示すとおり、ブロックA~D相互間の配線W1~W3を示す情報である。図3に示されている破線の矩形は、図3に示す4つのブロックA~Dの位置を示しており、この例の場合、ブロックAB間の配線W1、ブロックBD間の配線W2、ブロックCD間の配線W3が例示されている。配線W1~W3は、いずれも多角形からなり、各頂点の座標値により、その形状および位置が特定される。すなわち、配線W1の実体データは4頂点P1~P4の座標値、配線W2の実体データは4頂点P5~P8の座標値、配線W3の実体データは4頂点P9~P12の座標値ということになる。図4は、図1に示す中間階層の1つであるブロックAに収録されたセル配置情報図4およびセル間配線情報図4の具体例を示す平面図である。ここでは、この中間階層の情報を、原点OをもったXY二次元座標系を用いて例示している。このXY二次元座標系は、グローバルなαβ二次元座標系に対して、ローカル座標系ということができ、図4に示す原点Oは、図3に示すαβ二次元座標系における点Qaに割り付けられる。座標軸X,Yは、それぞれ座標軸α,βに平行な軸であり、図4に示されているXY二次元座標系は、図3に矩形で示されているブロックA内にそっくり収容される。中間階層ブロックAに収録されたセル配置情報は、図4に示すとおり、3つのセルC101~C103のXY二次元座標系上での配置を示す情報である。この例では、各セルC101~C103はいずれも矩形の輪郭を有し、その左下の点R1X1,Y1,R2X2,Y2,R3X3,Y3の座標値がセル配置情報を構成する実体データということになる。一方、中間階層ブロックAに収録されたセル間配線情報は、図4に示すとおり、セルC101~C103相互間の配線W4,W5を示す情報である。図4に示されている破線の矩形は、図4に示す3つのセルC101~C103の位置を示しており、この例の場合、セルC101/C102間の配線W4とセルC102/C103間の配線W5が例示されている。配線W4,W5は、いずれも多角形からなり、各頂点の座標値により、その形状および位置が特定される。すなわち、配線W4の実体データは4頂点P21~P24の座標値、配線W5の実体データは6頂点P25~P30の座標値ということになる。中間階層の他のブロックB~Dについても、同様に、セル配置情報とセル間配線情報が用意されるが、ここでは例示は省略する。図5は、図1に示す最下位階層の1つであるセルC101に収録されたセルパターン情報の具体例を示す平面図である。セルパターン情報は、セルC101の構成要素となる図形のパターンをレイヤーごとに収録した情報である。ここでは、このセルパターン情報を、原点oをもったxy二次元座標系を用いて例示している。この小文字で示すxy二次元座標系は、大文字で示すXY二次元座標系に対するローカル座標系ということができ、図5に示す原点oは、図4に示すXY二次元座標系における点R1に割り付けられる。座標軸x,yは、それぞれ座標軸X,Yに平行な軸であり、図5に示されているxy二次元座標系は、図4に矩形で示されているセルC101内にそっくり収容される。最下位階層セルC101に収録されたセルパターン情報は、図5に示すとおり、11個の図形f1~f11の形状および位置を示す情報である。この例では、図形f1~f11は、いずれも矩形であり、セルパターン情報の実体データは、xy二次元座標系上での各頂点の座標値ということになる。ここに例示したセルC101は、実際には、PMOSトランジスタとNMOSトランジスタとによって構成されるインバータ回路である。図5に示す11個の図形f1~f11を示す情報は、実際には、それぞれ構成材料が異なる5つのレイヤーに分けて収録されている。図6は、図5に示すセルパターン情報のレイヤー構成を示す図である。すなわち、セルC101には、ポリシリコンレイヤーL1,拡散層レイヤーL2,メタルレイヤーL3,ウェルレイヤーL4,コンタクトレイヤーL5の5つのレイヤーが定義されており、ポリシリコンレイヤーL1には図形f1のパターン情報,拡散層レイヤーL2には図形f2およびf3のパターン情報,メタルレイヤーL3には図形f4~f6のパターン情報,ウェルレイヤーL4には図形f7のパターン情報,コンタクトレイヤーL5には図形f8~f11のパターン情報がそれぞれ収録されている。最下位階層の他のセルについても、同様に、それぞれ特定の機能をもった回路を構成するためのセルパターン情報が用意されるが、ここでは例示は省略する。結局、このLSI全体のレイアウトパターンを得るには、図5に例示する個々のセル構成図形を図4に例示する個々のセル内に割り付け、図4に例示するセル間配線を施してブロックを構成し、そのようなブロックを図3に例示する個々のブロック内に割り付け、図3に例示するブロック間配線を施す作業を行えばよい。以上、図1に示すような3階層によるレイアウトパターンの構成例を平面図を用いて模式的に説明したが、実際には、各情報は文字や数値を用いたデータとして用意される。図7は、図3に示すTOPについてのブロック配置情報およびブロック間配線情報に対応する具体的なデータ構成例を示す表である。上述したとおり、ブロック配置情報の実体データは、4つのブロックA~Dについて、たとえば、左下隅などの基準点のαβ二次元座標系上での配置座標Qaα1,β1~Qdα4,β4によって構成され、ブロック間配線情報の実体データは、ブロック間配線W1~W3を構成する多角形の頂点P1~P12の座標によって構成される。また、図8は、図4に示すブロックAについてのセル配置情報およびセル間配線情報に対応する具体的なデータ構成例を示す表である。上述したとおり、セル配置情報の実体データは、3つのセルC101~C103について、たとえば、左下隅などの基準点のXY二次元座標系上での配置座標R1X1,Y1~R3X3,Y3によって構成され、セル間配線情報の実体データは、セル間配線W4,W5を構成する多角形の頂点P21~P30の各座標値X,Yによって構成される。更に、図9は、図5に示すセルC101についてのセルパターン情報に対応する具体的なデータ構成例を示す表である。上述したとおり、セルパターン情報の実体データは、レイヤーごとに収録した個々の図形の頂点座標によって構成される。図9に示す表には、図形f1~f11の各頂点座標座標値の図示は省略が、5つのレイヤーL1~L5に分けて、それぞれ収録されている。<<<§2.本発明の主眼>>>これまで述べてきたとおり、LSIのレイアウトパターンは、多数の図形の集合体である。§1では、説明の便宜上、ごく単純な構成例を示したが、実際のLSIのレイアウトパターンは、非常に複雑な図形の集合体から構成され、ディスプレイ画面上に表示しても、直観的に回路素子を認識することは困難である。したがって、レイアウトパターンをディスプレイ画面上に表示して確認作業や検証作業を行う際には、実用上、論理回路の回路図を入手する必要がある。たとえば、図5に示すセルC101の図形パターンは、前述したとおり、実際にはインバータ回路を構成するセルパターンであり、論理回路図で示した場合、図10のような形式で表現される。すなわち、入力端子Inに論理値Aを与えると、出力端子Outには、その論理反転出力が得られることになる。図10の回路図を見れば、当該論理素子がインバータ回路であることは一目瞭然であるが、図5に示す図形パターンを、図10に示すインバータ回路として把握するには、ある程度の熟練を要する。しかも、図5は、1つのセルC101内の図形パターンのみを抽出して示した図であるため、インバータ回路の認識は比較的容易であるが、実際のレイアウトパターン上では、多数のセルを構成する膨大な数の図形が密集して配置されており、セル間配線やブロック間配線を構成する図形も混在することになるため、実際のレイアウトパターン上で個々の回路素子を認識することは非常に困難である。図11は、図5に示すインバータ回路のセルC101を6組並べて配置し、更にセル間配線を付加したレイアウトパターンを示す平面図である。図5に示すセルパターンを参照しながら、図11に示すレイアウトパターンを注視すれば、6組のインバータ回路が認識できるであろう。なお、図11のレイアウトパターン上では、図5に示す図形f7ウェルレイヤーL4の図形は、横方向に伸びた1つの図形に融合している。これは、セルC101を横方向に配置した段階では、図形f7の端部が左右に隣接した別なセルの図形f7の端部と重なり合うため、階層構造を展開したレイアウトパターン上では互いに融合するためである。同様に、セル内の図形とセル間配線の図形とが同一の材料からなるレイヤーであった場合にも、両者は融合することになる。そのため、図11に示すレイアウトパターン上には、セル単位で区画を分ける情報は残っておらず、どの部分が1つのセルに対応する領域であるかを視覚的に把握することは困難である。実際、セルという概念は、図1に示すような階層構造を利用して、LSI全体のレイアウトパターンを効率的に表現するために導入された抽象概念であり、LSIというハードウエアを構成する上で必須の概念ではない。別言すれば、LSIというハードウエア構造物内には、セルという抽象概念上の輪郭に相当する物理的な構造は何も存在せず、当然ながら、レイアウトパターン上にも、実体のないセルの輪郭を示す図形が表示されることはない。しかしながら、LSIの設計者が、設計途中のレイアウトパターンを確認したり、検証したりする作業を行う上では、個々の回路素子およびその接続関係を認識することが不可欠である。すなわち、図11に示すレイアウトパターンは単なる図形の集合体であるが、設計者は、このパターンを6組のインバータ回路とこれらの間の配線として把握することにより、はじめて意味のある解析を行うことができる。したがって、回路設計者が、図11に示すようなレイアウトパターンをディスプレイ画面上に表示して、確認作業や検証作業を行う上では、このレイアウトパターンに対応した論理回路の回路図を併せて表示し、両者を目視比較する作業が重要である。もちろん、このようなレイアウトパターンで実現される論理回路は、もともと回路図を用いて設計されたものであるから、そのような回路図を取り寄せることができれば、回路図を参照しながら、レイアウトパターンに対する確認作業や検証作業を行うことは可能である。しかしながら、一般に、LSIの製造プロセスにおいて、回路を設計する設計部門と、レイアウトパターンを半導体ウエハ上に焼き付ける製造部門とは、組織的にも地理的にも離れていることが多く、製造部門において、レイアウトパターンの確認や検証を行う際に、設計部門から回路図を直ちに取り寄せることができないケースも少なくない。また、仮に回路図が入手できたとしても、図11に示すように、一部分のレイアウトパターンを表示させた状態において、これに対応する回路図の部分を探し出すには多大な労力を要する。本発明の主眼は、図11に示すように、ディスプレイ画面上に表示されているレイアウトパターンすなわち、多数の図形の集合体から、元の回路図の一部分を復元する処理を行うことにある。回路図は、複数の論理素子を信号の流れに沿って接続したものであるから、回路図を復元するには、レイアウトパターン上で信号の流れを辿る処理も行う必要がある。レイアウトパターン上で信号の流れを辿る方法としては、従来から等電位追跡の手法が知られている。この手法を利用すれば、たとえば、図11に示すレイアウトパターンを構成する多数の図形のうち、起点となる特定の図形に対して等電位となる図形を自動的に認識し、起点に対して等電位となる領域のみを特別な色に着色して表示させるようなことも可能である。しかしながら、この等電位追跡の手法は、基本的に、半導体ウエハ上で導電性材料によって構成されるレイヤーを辿ってゆく方法を採るものであり、途中に絶縁性材料によって構成されるレイヤーが介在した場合、信号の追跡を行うことはできない。たとえば、MOSトランジスタの場合、ゲート電極とチャネル領域との間にはゲート絶縁膜が介在しており、ゲート電極へ繋がる配線について等電位追跡を行ったとしても、チャネル領域からソースドレイン電極へ至る信号経路についての追跡を行うことはできない。回路図は、個々の論理回路間の信号の流れを図式化したものであるから、レイアウトパターンから回路図を復元するためには、レイアウトパターン上で個々の素子を認識する処理が不可欠である。ここで、LSI設計データ上のセルは、1つもしくは複数の素子を、その論理機能に着目してひとまとまりにしたものであり、個々の素子を認識するための大きな手掛かりになるが、図11に示す例のように、平面上に展開されたレイアウトパターンは多数の図形の集合体であり、既にセルという概念は失われてしまっている。そこで本願発明者は、まず、レイアウトパターン上にセルの概念を復活させた上で、個々のセル単位で素子認識を行う手法を案出した。具体的には、本発明では、まず、レイアウトパターンデータを利用して、個々のセルについて仮想的な輪郭を示すセル枠と、当該セルと外部配線との仮想的な接続位置を示す端子点を定義し、個々のセル枠内の図形および端子点に基づいてセル単位で素子認識を行い、更に、セル間配線に基づいて、論理素子間の信号の流れを辿って回路図を復元する、という方法が採られる。図12は、図11に示すレイアウトパターンに本発明に係るセル枠および端子図形を定義した状態を示す平面図である。図に太線矩形で示す枠が、6組のセルの仮想的な輪郭を示すセル枠F1~F6であり、このセル枠上に配置されたx印が、各セルと外部配線との仮想的な接続位置を示す端子点T11~T64である。もちろん、図12に示すセル枠F1~F6や端子点T11~T64は、実際のLSIを構成する物理的な構造物ではなく、レイアウトパターンを構成する実体的な図形でもない。これらセル枠F1~F6および端子点T11~T64は、回路図復元装置の内部的なパラメータとして発生されるものであり、実際にレイアウトパターン上に表示されるものではないもちろん、必要に応じて、ディスプレイ画面上のレイアウトパターン上に表示させるようなことも可能である。このような概念的なセル枠や端子点を装置の内部パラメータとして発生させると、セル単位での素子認識を行う上で便利になる。たとえば、図12において、配線W10~W40は、セル枠F1~F6の外部に位置しているため、セル内の構成要素ではなく、セル間配線を構成する図形であることが直ちに認識できる。ここで、図において水平方向に伸びる配線W10,W20,W30,W40や、縦方向に伸びる配線W11~W16,W21~W26,W31~W36は、各セルに供給する信号や電源ラインであり、小さな白抜きの正方形はコンタクトを示す図形である。また、セル枠F1上の端子点T13、セル枠F4上の端子点T41、配線W30は、配線W21を介して接続されているので、等電位追跡処理を行えば、配線W21に沿って、端子点T13,T41の位置に対する信号の入出力もしくは電源供給が行われていることが把握できる。更に、後述するように、個々の端子点について、入力端子、出力端子、電源端子、接地端子という属性を認識すれば、信号の流れの方向を認識することができるようになり、回路素子間の信号の流れを詳細に解析することも可能になる。<<<§3.本発明に係る装置の基本構成>>>続いて、本発明の基本的実施形態に係るLSIの回路図復元装置の構成を説明する。図13は、この基本的実施形態に係る装置構成を示すブロック図である。この装置は、LSIのレイアウトパターンを示す設計データに基づいて、当該LSIの回路図を復元する装置である。この装置は、設計データに基づいて、ディスプレイ画面上にレイアウトパターンを表示する機能も併せもち、現在表示中のレイアウトパターン近傍の回路図を、リアルタイムで復元して表示することができる。図13に示すとおり、この表示装置は、設計データ入力部100、ブロック構成データ格納部200、セル構成データ格納部300、レイアウトパターン表示部400、端子点決定部500、等電位追跡部550、セル枠決定部600、回路復元部700、条件設定部800、表示対象指定部900、によって構成される。実際には、この復元装置は、コンピュータに専用プログラムを組み込むことによって構成されるものであり、上記各構成要素は、コンピュータのハードウエア資源を利用した専用プログラムの機能として実現されることになる。たとえば、ブロック構成データ格納部200、セル構成データ格納部300、条件設定部800は、ハードディスク装置などの記憶装置とこれを機能させるためのプログラムによって実現され、設計データ入力部100、表示対象指定部900は、オペレータLSIの設計者からの入力操作や指示操作を受け付けるハードウエアたとえば、キーボードやマウスとこれを機能させるためのプログラムによって実現される。また、レイアウトパターン表示部400、端子点決定部500、等電位追跡部550、セル枠決定部600、回路復元部700は、CPU、メモリ、ディスプレイ装置などのハードウエアと、それぞれ固有の処理を行うためのプログラムによって実現される。以下、各構成要素の機能を順に説明する。まず、設計データ入力部100は、ブロック構成データ格納部200およびセル構成データ格納部300に対してデータを入力する機能をもった構成要素である。具体的には、キーボードやマウスなどの入力機器と、入力対象となるデータファイルを指定するマンマシンインターフェイスプログラムによって設計データ入力部100を構成することができる。ブロック構成データ格納部200およびセル構成データ格納部300に格納されているデータは、この設計データ入力部100によって入力されたデータということになる。ブロック構成データ格納部200は、複数のセルを所定位置に配置してなるブロックについて、各セルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、を含むブロック構成データを格納する機能を果たす。すなわち、図1に示す例の場合、ブロックA~ブロックDの内部構造を示す情報がブロック構成データとして、ブロック構成データ格納部200内に格納される。たとえば、ブロックAの場合は、図4,に示す情報、より具体的には、図8の表に示すようなDataブロックAが格納されることになる。なお、必要に応じて、セル間配線情報についてレイヤーを定義し、セル間配線を構成する図形をレイヤーごとに収録することも可能である。たとえば、ポリシリコンからなる配線と、メタルからなる配線とを共用する場合、レイヤーL1ポリシリコンとレイヤーL3メタルとの2通りのレイヤーを定義し、セル間配線を構成する個々の図形を、いずれかのレイヤーに所属するデータとして用意すればよい。一方、セル構成データ格納部300は、LSIを構成する個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データを格納する機能を果たす。すなわち、図1に示す例の場合、セルC101,C102,等の各セルの内部構造を示す情報がセル構成データとして、セル構成データ格納部300内に格納される。たとえば、セルC101の場合は、図5に示すセルパターン情報、より具体的には、図9の表に示すようなDataセルC101が格納されることになる。なお、図1に示す例のように、3階層からなる設計データの場合は、最上位階層TOPについての情報も、ブロック構成データとしてブロック構成データ格納部200に格納される。すなわち、図3,に示す情報、より具体的には、図7の表に示すようなDataTOPも、ブロック構成データ格納部200に格納されることになる。最上位階層TOPも、基本的には1つのブロックであり、DataTOPもブロック構成データとして格納部200に格納される。また、ここでは述べないが、4階層以上からなる設計データの場合、最下位階層セルに関する情報セルパターン情報がセル構成データ格納部300に格納され、その上位階層に関するすべての情報がブロック構成データ格納部200に格納されることになる。一般論として、全n階層但し、n≧2からなる階層構造をもったLSIのレイアウトパターンを取り扱う場合は、第1番目~第n-1番目の階層にはブロックが配置され、第n番目の階層最下位階層にはセルが配置された構成をとるので、第1番目~第n-1番目の階層に関する情報はブロック構成データ格納部200に格納され、第n番目の階層最下位階層に関する情報はセル構成データ格納部300に格納される。この場合、ブロック構成データ格納部200に格納される第i番目1≦i≦n-1の階層に所属するブロックについてのブロック構成データは、i<n-1の場合には、下位階層に所属するブロックの位置座標を示すブロック配置情報と、ブロック間配線を構成する図形を示すブロック間配線情報と、によって構成されたとえば、n=3の場合、図2に示す階層TOPの情報、i=n-1の場合には、下位階層に所属するセルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、によって構成されるたとえば、n=3の場合、図2に示す階層ブロックの情報。一方、セル構成データ格納部300には、第n番目の階層に所属する個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データが格納されることになる図2に示す階層セルの情報。レイアウトパターン表示部400は、ブロック構成データ格納部200に格納されているブロック構成データと、セル構成データ格納部300に格納されているセル構成データと、に基づいて、平面上にレイアウトパターンを描画し、これを画像としてディスプレイ画面上に表示する機能を果たす。このような描画機能は公知の機能であるため、ここでは詳しい描画方法についての説明は省略する。以上、図13に示す設計データ入力部100、ブロック構成データ格納部200、セル構成データ格納部300、レイアウトパターン表示部400の機能について述べたが、これらの各構成要素は、従来の一般的なレイアウトパターン表示装置に備わっている要素である。本発明の特徴は、この一般的なレイアウトパターン表示装置に、更に、端子点決定部500、等電位追跡部550、セル枠決定部600、回路復元部700、条件設定部800、表示対象指定部900、を付加し、LSIの回路図復元装置を構成した点にある。以下、これらの各構成要素の機能について、章を改めて説明する。<<<§4.セル枠および端子点の決定>>>ここでは、端子点決定部500およびセル枠決定部600の機能について説明する。セル枠決定部600は、条件設定部800内に設定されているセル枠決定条件に基づいて、セル構成データに概念として含まれている個々のセルの仮想の輪郭線を示すセル枠を決定する機能を有し、端子点決定部500は、セル枠上に端子点を決定する機能を有する。§2で述べたとおり、ここで決定されるセル枠および端子点は、レイアウトパターンを構成する実体的な図形ではなく、セル単位での素子認識を行うために、回路図復元装置の内部的なパラメータとして定義されるものである。まず、セル枠決定部600において行われるセル枠決定処理の具体的な内容を説明する。セル枠決定処理は、条件設定部800に予め設定されているセル枠決定条件を参照して行われる。ここで、セル枠決定条件は、セル構成データに含まれるレイヤーのうち、セル枠決定に用いる特定のレイヤーを示す情報によって規定される。条件設定部800に設定すべきセル枠決定条件は、この装置で取り扱うLSIの種類に応じて異なる。ここでは、主としてCMOSトランジスタを用いた回路素子を含む一般的なLSIの場合を例にとって、セル枠決定条件の設定例を説明する。図5には、セルC101のセルパターン情報として、図形f1~f11の形状および配置が示されている。これらの図形は、図6に示すように、L1~L5の5つのレイヤーのいずれかに所属し、実際には、図9に示すように、レイヤーごとに収録した図形データによって定義される。この図5に示す各図形f1~f11は、いずれもセルC101の構成要素ではあるが、図形f7N型トランジスタ用のウェル領域を構成する図形については、レイアウトパターン上では、図11に示す例のように、左右に隣接する別なセルの図形f7と融合し、横方向に並ぶ複数のセル間に跨がって伸びる細長い一体図形を構成することになる。これは、図形f7は、単位セルのセル枠輪郭の決定に利用するには不適切な図形であることを意味する。また、図5に示す図形f8~f11は、コンタクトを示す図形であり、実際の物理的なLSIでは、複数のレイヤー間を電気的に接続するために紙面に垂直な方向に伸びる配線として機能する。このため、図形f8~f11は、単位セルのセル枠輪郭の決定には役立たない図形であることがわかる。このような観点から、図5に示すセルC101については、たとえば、図形f1~f6を利用してセル枠を決定すれば、適切なセル枠決定を行うことが可能であることがわかる。すなわち、図形f1~f6の分布領域を、概念的にセルC101の内部として取り扱えば、適切なセル枠を決定することができる。そこで、ここでは、図6に示す5つのレイヤーのうち、L1ポリシリコン、L2拡散層、L3メタルの3つのレイヤーを、セル枠決定に用いる特定のレイヤーとして選択し、セル枠決定条件として設定したものとしよう。図5に示すセルC101は、インバータ回路として機能するセルであるが、CMOSトランジスタを用いた回路素子を含む一般的なセルの場合も同様に、L1,L2,L3の3つのレイヤーをセル枠決定条件として設定することは妥当である。そこで、図13に示す装置において、CMOSトランジスタを用いた回路素子を含むLSIを取り扱う場合には、条件設定部800に対して、L1,L2,L3の3つのレイヤーを示す情報をセル枠決定条件として設定しておくようにする。これら3つのレイヤーは、セル枠決定部600で実行されるセル枠決定処理において、抽出対象レイヤーとして取り扱われる。すなわち、セル枠決定部600は、セル枠決定の対象となる個々のセルについて、セル構成データ格納部300からセル構成データを読み出し、セル枠決定条件として設定されている特定のレイヤー上例の場合、セル枠決定に用いる3つのレイヤーL1,L2,L3に収録されている図形を抽出し、抽出した図形の論理和図形を形成し、更に、この論理和図形の外接図形をセル枠として求める処理を実行する。たとえば、セルC101については、セル枠決定部600によって、セル構成データ格納部300から図9に示すセル構成データDataセルC101が読み出されるので、このうち、セル枠決定条件として設定されている3つのレイヤーL1,L2,L3に収録されている図形f1~f6が抽出されることになる。図14は、このようにして抽出された図形群を示す平面図である。そして、セル枠決定部600は、これら抽出図形f1~f6の論理和図形として、図15にハッチングを施して示すような図形fORを求める処理を行う。この論理和図形fORは、セルC101の内部領域と把握されるべき概念的な領域を示している。そこで、セル枠決定部600は、更に、この論理和図形fORの外接図形をセル枠として求める処理を実行する。図16に太線で示すセル枠Fは、このようにして求められた外接図形であり、セルC101の概念的な輪郭を示すものになる。ここに示す例では、外接図形として、外接する矩形を用いている。図17は、図5に示すセルC101のレイアウトパターンに、図16に示すセル枠Fを重畳した状態を示す平面図である。セル枠決定条件として、レイヤーL4ウェルを外したため、図形f7はセル枠Fからはみ出した状態になっているが、上述したとおり、図形f7は左右に隣接する別なセルの図形f7と融合したレイアウトパターンを形成するため、セル枠Fを跨ぐようになっても問題はない。かくして、セル枠決定部600により、適切なセル枠を決定することが可能になる。なお、セル構成データ格納部300内に格納されるセル構成データは、通常、図5に示す例のように、xy座標系において、x軸もしくはy軸に平行な辺によって構成される多角形からなる図形を収録したデータになっている。このような場合、セル枠決定部600によりセル枠として決定される外接図形は、x軸もしくはy軸に平行な辺によって構成される正則外接矩形にするのが好ましい。図16に示すセル枠Fは、論理和図形fORに対する正則外接矩形を構成するものであり、上下二辺はx軸に平行、左右二辺はy軸に平行になっている。セルを構成する図形がx軸もしくはy軸に平行な辺によって構成される多角形からなる図形である場合、セル枠もx軸もしくはy軸に平行な辺によって構成される正則外接矩形によって構成した方が、図12に示す例に見られるように、レイアウトパターン上への配置に適した単純な形状のセル枠が得られる。なお、適切なセル枠を決定するために設定すべきセル枠決定条件は、必ずしも1つに決まっているわけではなく、オペレータ設計者の判断によって、適切と思われる様々な条件を設定することが可能である。たとえば、上例の場合は、3つのレイヤーL1,L2,L3を示す情報をセル枠決定条件として設定したが、更に、レイヤーL5コンタクトを付加した4つのレイヤーを示す情報をセル枠決定条件として設定しても全く同じ結果が得られる。あるいは、上例の場合、2つのレイヤーL1,L2のみを示す情報をセル枠決定条件として設定しても全く同じ結果が得られる。もちろん、セル枠決定条件の設定内容が変わると、得られるセル枠の形状や位置が異なってくるケースもあるが、そもそも正しいセル枠が存在するわけではないので、セル枠決定条件の設定により、定義されるセル枠に変動が生じても支障はない。既に述べたとおり、本発明において、セル枠Fの役割は、概念的なセルの境界位置をレイアウトパターン上で定義し、後述する端子点の決定を可能にするためのものであるから、レイアウトパターン上での大まかなセルの領域を示す位置にセル枠が定義されれば問題はない。次に、端子点決定部500において行われる端子点決定処理の具体的な内容を説明する。端子点決定部500は、セル枠決定部600によって決定されたセル枠F上に端子点を発生する処理を実行する。そのために、ブロック構成データ格納部200に格納されているセル間配線情報を利用する。ここでは、ブロックA内のセルC101について、図17に示すようなセル枠Fが決定された場合を例にとって、端子点を生成する具体的な処理を述べることにする。ブロックA内のセル間配線情報は、図4に示すように、ブロックAに含まれる複数のセルについてのセル間の配線を示すものである。ここでは、このようなセルC101に対するセル間配線として、図18に破線で示すような4つの配線w1~w4を示す図形データが、ブロックA内のセル間配線情報として収録されていたものとしよう。セル間配線は、1つのセル内の構成要素と、別なセル内の構成要素との間を電気的に接続するための配線であり、セル間配線の図形は、その端部がセル内の図形に重畳するように配置されている。図18に示す例の場合も、配線w1~w4の端部は、セル内の図形に一部重なった状態になっている。このため、セルC101に対するセル間配線w1~w4は、セル枠Fと交差する図形として認識できる。端子点決定部500は、セル間配線情報に含まれる図形のうち、セル枠と交差する交差図形について、セル枠が交差図形によって切り取られる交差線分を認識し、この交差線分上の1点に端子点を決定する処理を行う。図19は、セル枠Fとセル間配線w1~w4との交差位置に、端子点T1~T4×印の点が決定された状態を示す平面図である。まず、セル枠Fと交差する交差図形セル間配線w1~w4について、セル枠Fを交差図形によって切り取ることによって得られる交差線分H1~H4が認識される。続いて、各交差線分H1~H4上の1点ここに示す実施例の場合は、各交差線分の中点に端子点T1~T4が決定される。実際には、この端子点決定処理により、端子点T1~T4の座標値が得られることになる。図20は、図5に示すセルC101の周囲を含めたレイアウトパターン上に、セル枠Fおよび端子点T1~T4を配置した状態を示す平面図である。レイアウトパターン上では、階層構造が展開され、セルパターン情報内の図形およびセル間配線情報内の図形のうち、同一材料からなるレイヤーに所属する図形は融合したパターンを形成する。図20に示す例の場合も、図形f4およびw1、図形f1およびw2、図形f5およびw3、図形f6およびw4は、それぞれ同一材料からなるレイヤーに所属する図形であるため、相互に融合して一体化したパターン図形を構成している。図20に太線で示されているセル枠Fは、図17に示すセル枠Fであり、図20に示されている4つの端子点T1~T4は、図19に示す手順で決定された端子点である。このようなセル枠Fと端子点T1~T4とが求まると、回路図を構成する論理回路記号上の各端子と、レイアウトパターン上の特定位置との対応関係を認識することが可能になる。前述したとおり、図20に示すレイアウトパターンからなる論理回路は、インバータ回路を構成する回路であり、回路図上では、図21に示す論理回路記号で表現される。ここで、端子Inは入力端子、端子Outは出力端子、端子Vddは電源端子、端子Gndは接地端子である。後に詳述するとおり、本発明では、セル枠上に定義された端子点の情報を利用してセル内の素子認識が行われるので、レイアウトパターン上の各端子点と、回路図上の論理回路記号の各端子との対応づけを行うことができる。たとえば、図21に示すインバータ回路において、入力端子Inは、図20に示すレイアウトパターン上の端子点T2に対応することが認識できる。同様に出力端子Outは端子点T4に、電源端子Vddは端子点T1に、接地端子Gndは端子点T3に、それぞれ対応することが認識できる詳細は後述。特に、入力端子Inと出力端子Outとが認識できる点は、信号の流れを辿る上で重要である。すなわち、図21に示す回路図上では、入力端子Inに入った信号が、出力端子Outから出力され、次段の論理回路へ伝達されることになるが、このような信号の流れを、図20に示すレイアウトパターン上でも認識することが可能になる。すなわち、図20において、入力端子Inは端子点T2であり、出力端子Outは端子点T4であるから、セル間配線w2を伝わってきた信号が、セル枠F内の論理回路に入り、セル間配線w4を伝わって次段の論理回路へと伝達されることが、レイアウトパターン上で認識できることになる。かくして、ディスプレイ画面上に表示されているレイアウトパターン上で、信号の追跡が可能になり、たとえば、図20に示されているインバータ回路を起点として、下流へ3段分だけ信号を辿って後段の隣接セルを認識し、これら隣接セルのみについての回路図を復元する、ということも可能になる。なお、上述した例では、セルとセルとを接続するセル間配線について、セル枠との交差を判定して端子点を生成する処理を行うことを述べたが、ブロックとブロックとを接続するブロック間配線がセル内の構成要素に接続される可能性があるケースでは、ブロック間配線についても、セル枠との交差を判定して端子点を決定する処理を行うようにすればよい。すなわち、端子点決定部500は、セル間配線情報に含まれる図形についての端子点とともに、ブロック間配線情報に含まれる図形についての端子点を決定すればよい。<<<§5.等電位追跡処理>>>ここでは、等電位追跡部550によって行われる等電位追跡処理について説明する。等電位追跡部550は、レイアウトパターンを構成する特定の着目図形に対して等電位となる別な図形を等電位図形として認識する等電位追跡処理を行う機能を有する。図13に示す装置の場合、等電位追跡部550による等電位追跡処理の結果は、端子点決定部500および回路復元部700で利用される。端子点決定部500および回路復元部700は、必要に応じて、レイアウトパターン上の特定の図形を着目図形として指定し、等電位追跡部550に対して等電位追跡指示を与える。等電位追跡部550は、このような等電位追跡指示を受けたときに、条件設定部800に設定されている等電位追跡条件に基づいて、指示された着目図形に対して等電位となる図形を等電位図形と認識する等電位追跡処理を実行する。条件設定部800には、セル構成データおよびブロック構成データに含まれる複数の図形が、相互に等電位となる要件を示す等電位追跡条件を予め設定しておくようにする。具体的には、セル構成データおよびブロック構成データに含まれるレイヤーのうち、導電性レイヤーを示す情報を、予め等電位追跡条件として設定しておけばよい。たとえば、メタルレイヤーを導電性レイヤーとして設定した場合、メタルレイヤーに属する図形が着目図形として指定されると、メタルレイヤーに属し、かつ、当該着目図形に連なる図形群が等電位図形と認識されることになる。もっとも、CMOSトランジスタを含む一般的なLSIでは、複数の導電性レイヤーが用いられることが多い。そのような場合は、等電位追跡条件として、これら複数の導電性レイヤーを示す情報とともに、複数のレイヤー間を接続するためのコンタクトを示す図形を含むコンタクトレイヤーを示す情報を設定するようにする。たとえば、図6に示すような5つのレイヤーが定義されている場合、レイヤーL1ポリシリコンおよびレイヤーL3メタルを導電性レイヤーとし、レイヤーL5コンタクトをコンタクトレイヤーとする等電位追跡条件を設定すればよい。実際には、個々のレイヤーには、図5に例示するように、L1,L2,等の識別コードを付しておくようにする。この場合、セル内のパターン、セル間配線、ブロック間配線について、互いに同一の材料から構成されるレイヤーには同一の識別コードを付すようにする必要に応じて、同一の材料から構成されるレイヤーに異なる複数種類の識別コードを付し、たとえば、メタル1レイヤー/メタル2レイヤーのように区別してもかまわない。このように、セル構成データ格納部300に、所定の識別コードが付されたレイヤーごとに、それぞれその構成要素となる図形を収録したセル構成データが格納され、ブロック構成データ格納部200に、所定の識別コードが付されたレイヤーごとに、セル間配線もしくはブロック間配線を構成する図形を収録した配線情報が格納され、条件設定部800に、等電位追跡条件として、導電性レイヤーを示す情報とともに、複数のレイヤー間を接続するためのコンタクトを示す図形を含むコンタクトレイヤーを示す情報が設定されていれば、等電位追跡部550は、次のような判断基準で、等電位図形の認識を行うことができる。まず、互いに同一の識別コードが付された複数の導電性レイヤーに所属する図形が平面的に重畳している場合には、当該重畳図形が等電位であると認識できる。たとえば、レイヤーL1ポリシリコンに属するセル内図形と、同じくレイヤーL1ポリシリコンに属するセル間配線図形とが平面的に重なりあっている場合、レイアウトパターン上では、これらの図形は融合することになるので、両者は等電位であると判断できる。一方、互いに異なる識別コードが付された複数の導電性レイヤーに所属する図形が平面的に重畳している場合には、重畳領域にコンタクトレイヤーに所属する図形が存在する場合に限り、当該重畳図形が等電位であると認識することができる。これは、異なるレイヤー同士は、平面的に重畳していても、三次元的には離れているため、コンタクトを介して接続していた場合に限って、両者が等電位であると判断できるためである。たとえば、レイヤーL1ポリシリコンに属する図形とレイヤーL3メタルに属する図形が平面的に重なりあっていた場合、重畳領域にレイヤーL5コンタクトに所属する図形が存在する場合に限って、両者が等電位であると認識することになる。なお、互いに異なるレイヤーに所属する3つ以上の図形が平面的に重なっており、その重複領域にコンタクトが配置されている場合、通常、コンタクトは、重なっている3つ以上の図形のうちの所定の2図形のみを接続する決まりになっていることが多い。このような場合、条件設定部800には、等電位追跡条件として、互いに異なる識別コードが付された一対の導電性レイヤーの組み合わせについての優先順位を設定しておくようにし、等電位追跡部550が、互いに異なる識別コードが付された3以上のレイヤーに所属する図形が平面的に重畳しており、重畳領域にコンタクトレイヤーに所属する図形が存在する場合には、上記優先順位に基づく一対のレイヤーに所属する重畳図形のみが接続されていると認識するようにすればよい。図22は、このような優先順位を考慮した等電位追跡条件の設定例を示す図である。まず、条件には、導電性レイヤーを示す情報として、レイヤーL1ポリシリコンとレイヤーL3メタルが設定されている。また、条件には、コンタクトレイヤーを示す情報として、レイヤーL5コンタクトが設定されている。そして、条件には、コンタクトの優先順位を示す情報として、第1優先順位L3メタルとL1ポリシリコン、第2優先順位L3メタルとL2拡散層なる情報が設定されている。この条件として設定された優先順位を示す情報は、図23に示すレイヤー構造を前提としたものである。図23は、物理的なレイヤー構造の断面図であり、上方から順に、L3メタル,L1ポリシリコン,L2拡散層の順に積層されている。実際には、各層間に示す空間には、絶縁層が形成されることになる。コンタクトC1,C2の実体は、この絶縁層に形成されたコンタクトホールに充填された導電材料からなる配線である。図示のような構造を前提とすると、レイヤーL3メタルの下方にレイヤーL1ポリシリコンが存在する場合は、コンタクトC1のように、コンタクトによってL3メタルとL1ポリシリコンとが接続されることになる。コンタクトの第1優先順位は、このような場合に接続される一対のレイヤーを示している。一方、レイヤーL3メタルの下方にレイヤーL1ポリシリコンは存在せず、レイヤーL2拡散層が存在する場合は、コンタクトC2のように、コンタクトによってL3メタルとL2拡散層とが接続されることになる。コンタクトの第2優先順位は、このような場合に接続される一対のレイヤーを示している。ここに示す例の場合、レイヤーL2拡散層は導電性レイヤーではないため、図23において、レイヤーL2拡散層の一部とレイヤーL3メタルの一部がコンタクトC2によって接続されていたとしても、レイヤーL2拡散層全体がレイヤーL3メタルに対して等電位になることはない。しかしながら、コンタクトの下端部分まではレイヤーL3メタルと等電位になるので、コンタクトの下端がレイヤーL2拡散層に接続されているのか図23のコンタクトC2の場合、あるいは接続されていないのか図23のコンタクトC1の場合を区別することは、後に述べる素子認識処理を行う上で必要な情報になる。このような点において、図22に示す条件の優先順位は重要な役割を果たす。図24は、等電位追跡部550による具体的な処理を説明するための単純なレイアウトパターンを示す平面図である。この例では、L1ポリシリコン,L2拡散層,L3メタル,L5コンタクトの4種類のレイヤーに所属する複数の図形が示されている。ここでは、条件設定部800に、等電位追跡条件として、図22に示すような条件,,が設定されているものとしよう。そして、等電位追跡部550に対して、右上に図示する図形fzL3メタルを着目図形とする等電位追跡指示が与えられた場合を考えてみる。図22に示す等電位追跡条件によると、導電性レイヤーはL1,L3であるので、レイヤーL1もしくはL3に所属する図形であって、着目図形fzに対して直接もしくは間接的に接続されている図形群が等電位図形と認識されることになる。その結果、図25にハッチングを施して示す図形が、着目図形およびその等電位図形として認識される。この例の場合、ハッチングが施された4つの長方形は、3つのコンタクトによって接続されている。なお、図22に示す条件により、中央のコンタクトは、L1ポリシリコンとL3メタルとを接続するコンタクトと認識され、L2拡散層に接続するコンタクトではないとの認識がなされる。<<<§6.通過配線の除外処理>>>ここでは、端子点決定部500が端子点を決定する際に、上述した等電位追跡処理を利用して、セルを単に通過する配線を除外する処理を述べておく。§4では、図18および図19に示す例に基づいて、端子点決定部500による端子点の決定処理の手順を説明し、図20に例示するような4つの端子点T1~T4が得られることを説明した。この図20に示す例の場合、4つの端子点T1~T4は、いずれもセルC101に対して信号の出入りもしくは電源供給を行うための適切な端子を示している。しかしながら、セル枠と交差する配線は、必ずしも当該セルに対する配線であるとは限らず、当該セルを単に通過するだけの配線である場合もある。たとえば、図26には、横方向に並んだ3つのセルC11,C12,C13と、2本のセル間配線w12,w13が示されている。ここで、配線w12がセルC12の内部要素に対する配線であり、配線w13がセルC13の内部要素に対する配線であったとしよう。すなわち、配線w12は、セル枠F11を横切っているが、セルC11のいずれの内部要素にも接続されておらず、単に、セルC11を横切っているだけである。同様に、配線w13は、セル枠F11,F12を横切っているが、セルC11,C12のいずれの内部要素にも接続されておらず、単に、セルC11,C12を横切っているだけである。このように、セルを単に通過する配線が存在する場合、端子点決定部500が、§4で述べたアルゴリズムで端子点決定処理を行うと、不適切な端子点が生成されることになる。すなわち、図26に示す例では、配線w12,w13を構成する図形と各セル枠F11,F12,F13との交差部分に、端子点T11~T18が定義されることになる。ところが、図示の端子点T11~T14、T16,T17は、単にセルを通過する配線との交差によって生じた端子点であり、本来、端子点となるべき点ではない。このような無用な端子点の生成を防ぐには、端子点決定部500が、セル枠と交差する各交差図形を着目図形として等電位追跡部550に等電位追跡指示を与え、各交差図形のうち、セル枠に対応するセル構成データに収録されているいずれかの図形が等電位図形となる交差図形のみについて交差線分の認識を行うようにすればよい。たとえば、図26に示す例の場合、端子点決定部500がセルC11についての端子点を決定する際に、配線w12を構成する図形を着目図形として、等電位追跡部550に等電位追跡指示を与える。その結果、着目図形に対して等電位図形となる図形は、セルC11内には発見されないので、配線w12についての交差線分の認識は行われず、図示の端子点T11,T13は生じないことになる。配線w13を構成する図形を着目図形とする等電位追跡処理によっても同様の結果が得られるので、配線w13についての交差線分の認識も行われず、図示の端子点T12,T14は生じないことになる。一方、端子点決定部500がセルC12についての端子点を決定する際に、配線w12を構成する図形を着目図形として、等電位追跡部550に等電位追跡指示を与えると、セルC12内のいずれかの図形が等電位図形として発見されることになるので、配線w12についての交差線分は通常どおり認識され、図示の端子点T15が生成される。これに対して、配線w13を構成する図形を着目図形とする等電位追跡処理では、等電位図形は発見されないので、配線w13についての交差線分の認識は行われず、図示の端子点T16,T17は生じないことになる。また、端子点決定部500がセルC13についての端子点を発生する際に、配線w13を構成する図形を着目図形として、等電位追跡部550に等電位追跡指示を与えると、セルC13内のいずれかの図形が等電位図形として発見されることになるので、配線w13についての交差線分は通常どおり認識され、図示の端子点T18が生成される。かくして、図26に示す例の場合、本来、端子点を生成すべき位置である端子点T15およびT18の位置にのみ端子点が生成され、無用な端子点の生成を防ぐことができる。図27は、図5に示すセルC101を通過するセル間配線w5の取り扱いを示す平面図である。この例の場合、セル間配線w1~w4は、いずれもセル内のいずれかの図形と接続されているため、各セル間配線を着目図形とする等電位追跡処理により、セル内のいずれかの図形が等電位図形として発見されることになる。したがって、通常どおり、端子点T1~T4が発生される。これに対して、セル間配線w5セル内の各図形が所属するレイヤーとは異なる識別コードをもったレイヤーに所属するものとするは、セル内のいずれの図形とも接続されておらず、セル間配線w5を着目図形とする等電位追跡処理を行っても、セル内に等電位図形が発見されることはない。よって、図示の端子点T5,T6は、実際には発生せず、これらの位置に無駄な端子点が生成されることもない。<<<§7.領域および素子の認識と回路復元処理>>>ここでは、図13に示す装置における回路復元部700の機能を説明する。図示のとおり、回路復元部700は、領域認識部710、素子認識部720、回路図表示部730という3つの構成要素を含んでおり、その役割は、表示対象指定部900から指定された表示対象回路について、その回路図をディスプレイ画面上に表示することにある。そのために、回路復元部700は、ブロック構成データ格納部200から必要なブロック構成データを読み出し、セル構成データ格納部300から必要なセル構成データを読み出す機能を有している。また、必要に応じて、等電位追跡部550に対して等電位追跡指示を与え、着目図形に対して等電位となる等電位図形の認識を行う。一方、条件設定部800内には、予め、領域認識条件と素子認識条件とが設定されている。ここで、領域認識条件は、セル構成データに含まれている図形に基づいて領域認識を行うための条件であり、領域認識部710は、この領域認識条件に基づいて、所定の認識対象セル内のセル構成データに含まれている図形について、素子を構成する個々の素子構成領域を認識する機能を果たすことになる。また、素子認識条件は、複数の領域および端子点の接続関係に基づいて特定の素子を認識するための条件であり、素子認識部720は、領域認識部710が認識した複数の素子構成領域および端子点決定部500が決定した端子点の接続関係を、等電位追跡部550によって相互に等電位であると認識された図形については電気的に接続されたものとして取り扱いながら、条件設定部800内の素子認識条件と照合することにより、認識対象セルに対応する素子を認識する機能を果たすことになる。後述するように、MOSトランジスタを含む論理素子を取り扱う場合には、条件設定部800に、チャネル領域、ゲート領域、ソースドレイン領域を認識するための領域認識条件と、チャネル領域、ゲート領域、ソースドレイン領域の相互の接続関係およびこれらと端子点との接続関係に基づいてMOSトランジスタを含む論理素子を認識する素子認識条件と、を設定しておけばよい。図28は、一般的なMOSトランジスタの回路図と素子構成領域との関係を示す図である。MOSトランジスタの中枢をなす素子構成領域はチャネル領域であり、P型MOSトランジスタの場合はP型のチャネル領域が形成され、N型MOSトランジスタの場合はN型のチャネル領域が形成される。図28の回路図では、トランジスタを示す記号のうち、PまたはNと記述した中央部分をチャネル領域に対応させている。これに対して、図にGと記述した部分はゲート領域であり、図にSDと記述した2箇所の部分はソースドレイン領域である。実際には、SDと記述した2箇所の部分は、一方がソース領域、他方がドレイン領域になるが、ソース/ドレインは可換性があり、LSI内の実装状態によって、どちらがソース、どちらがドレインになるかが決まるため、ここでは両者をソースドレイン領域として区別せずに取り扱うことにする。図28では、便宜上、MOSトランジスタの回路図の各部に、チャネル領域、ゲート領域、そして2箇所のソースドレイン領域という4つの素子構成領域を対応づけて説明したが、これらの素子構成領域は、物理的なLSI内に実際に形成される領域に対応しており、レイアウトパターン上で特定のレイヤーの組み合わせとして定義できる領域である。条件設定部800に設定される領域認識条件は、このような特定のレイヤーの組み合わせとして各素子構成領域を定義した条件ということができる。図29は、CMOS回路P型MOSトランジスタとN型MOSトランジスタとの組み合わせ回路から構成される素子について設定された領域認識条件の一例を示す図である。この例では、まず、P型MOSトランジスタのチャネル領域Pとして、L1andL2andL4バー電子出願の制約上、明細書上では、記号の上部に付すべきバーについては、記号に後続してバーと表記するなる認識条件が設定され、N型MOSトランジスタのチャネル領域Nとして、L1andL2andL4なる認識条件が設定されている。ここで、L1,L2,L4は、図6に示す各レイヤーに所属する図形を示しており、andは、各レイヤーに所属する図形の論理積を示しており、L4バーは、レイヤーL4に所属する図形が存在しない状態であることを示している。また、ゲート領域Gとして、チャネル領域を含むL1なる認識条件が設定されており、ソースドレイン領域SDとして、チャネル領域を含むL2なる認識条件が設定されている。図30は、領域認識部710が、図29に示す領域認識条件に基づいて、図20に示すセルについて領域認識を行った結果を示す平面図である。図にハッチングを施して示す正方形領域Pは、図形f1およびf2の論理積領域であり、図29の1行目に記載された条件に基づいて、P型MOSトランジスタのチャネル領域Pと認識されることになる。すなわち、この正方形領域Pは、レイヤーL1に所属する図形f1とレイヤーL2に所属する図形f2との論理積領域であり、しかもレイヤーL4に所属する図形f7は存在しない領域となっており、L1andL2andL4バーなる条件を満たしている。また、図にハッチングを施して示す正方形領域Nは、図形f1およびf3の論理積領域であり、図29の2行目に記載された条件に基づいて、N型MOSトランジスタのチャネル領域Nと認識されることになる。すなわち、この正方形領域Nは、レイヤーL1に所属する図形f1と、レイヤーL2に所属する図形f3と、レイヤーL4に所属する図形f7との論理積領域となっており、L1andL2andL4なる条件を満たしている。こうして、チャネル領域P,Nの認識が完了すると、これらチャネル領域P,Nを含むレイヤーL1に所属する図形の領域がゲート領域Gとして認識され図29の3行目に記載された条件、これらチャネル領域P,Nを含むレイヤーL2に所属する図形の領域がソースドレイン領域SDとして認識される図29の4行目に記載された条件。具体的には、図30において、図形f1がゲート領域Gと認識され、図形f2,f3がソースドレイン領域SDとして認識される。ゲート領域Gおよびソースドレイン領域SDは、一部分にチャネル領域を包含することになる。図29に示す領域認識条件は、結局、異なる複数のレイヤーに所属する図形の論理積領域を特定の素子構成領域に対応づけるルール1行目および2行目に記載された認識条件と、特定のレイヤーに所属し、認識した特定の素子構成領域を含む図形の領域を特定の素子構成領域に対応づけるルール3行目および4行目に記載された認識条件とによって構成されていることになる。このように、MOSトランジスタの素子構成領域がそれぞれ認識できれば、等電位追跡部550による等電位追跡処理を利用することにより、個々の領域および各端子点の相互の接続関係を認識することが可能になる。具体的には、図30に示すセルパターンにおいて、端子点T1は図形f4を介して図形f2すなわち、ソースドレイン領域SDに接続され、端子点T2は図形f1すなわち、ゲート領域Gに接続され、端子点T3は図形f5を介して図形f3すなわち、ソースドレイン領域SDに接続され、端子点T4は図形w4およびf6を介して図形f2,f3すなわち、ソースドレイン領域SDに接続されていることが認識できる。図31は、図30に示すセルについて、各端子点T1~T4と各素子構成領域との接続関係を示す平面図である。等電位追跡処理の結果、チャネル領域Pとチャネル領域Nとが接続されていることも認識できるので、結局、チャネル領域Pおよびチャネル領域Nと各端子点T1~T4との間には、各素子構成領域を介して、太線で描かれた接続関係が存在することが認識できる。この接続関係を、図28に示す接続関係と照合すれば、図31に示すセル内の上半分はP型MOSトランジスタ回路であり、下半分はN型MOSトランジスタ回路であることが認識できる。また、端子点T1はP型MOSトランジスタ回路のソースドレイン端子、端子点T2はP型MOSトランジスタ回路とN型MOSトランジスタ回路との共通のゲート端子、端子点T3はN型MOSトランジスタ回路のソースドレイン端子、端子点T4はP型MOSトランジスタ回路とN型MOSトランジスタ回路との共通のソースドレイン端子、という対応関係を認識することができる。素子認識部720は、このように、領域認識部710が認識した素子構成領域および端子点決定部500が決定した端子点の相互の接続関係に基づいて、セル単位で素子を認識する処理を行う。そのためには、条件設定部800に、候補となる複数の素子のそれぞれについて、当該素子を構成する複数の素子構成領域および端子点の相互の接続関係を示すルールを、素子認識条件として設定しておけばよい。図32は、条件設定部800に設定される素子認識条件の一例を示す図である。ここでは、候補となる3通りの素子1つのセルに対応する素子について、当該素子を構成する素子構成領域および端子点の相互の接続関係を示すルールが示されている。すなわち、図32はインバータ回路についてのルール、図32はNAND回路についてのルール、図32はNOR回路についてのルールである。ここでは、説明の便宜上、個々の接続ルールをトランジスタレベルの回路図で示してあるが右側に括弧書きで、論理回路記号を併記した、実際の素子認識条件は、具体的な領域間の接続関係を示すルールいわゆるネットリストとして設定される。たとえば、図32に示すインバータ回路の場合、上半分には、チャネル領域Pに対して、第1のソースドレイン領域SD、第2のソースドレイン領域SD、ゲート領域Gが接続されたP型MOSトランジスタPMOSが構成され、下半分には、チャネル領域Nに対して、第1のソースドレイン領域SD、第2のソースドレイン領域SD、ゲート領域Gが接続されたN型MOSトランジスタNMOSが構成され、両トランジスタのゲート領域Gは、セルの入力端子Inに接続され、PMOSの第1のソースドレイン領域SDには電源Vddが接続され、NMOSの第2のソースドレイン領域SDには接地電位Gndが接続され、PMOSの第2のソースドレイン領域SDとNMOSの第1のソースドレイン領域SDは、セルの出力端子Outに接続されている、という具体的な接続関係を示すルールが、素子認識条件として設定される。前述したとおり、素子認識部720は、等電位追跡部550によって互いに等電位であると認識された領域については電気的に接続されたものとして、個々のセル枠内の素子構成領域の接続関係を認識する。たとえば、図31に示すセルC101の例の場合、既に述べたとおり、各領域および各端子点の間に、図に太線で示すような接続関係があることが認識できる。図33は、こうして認識された各領域および各端子点の相互間の接続関係を抽出し、トランジスタレベルの回路図に対応させて書き直した図である。図31に示すレイアウトパターンについて、前述したような領域認識が行われたことを考えれば、このレイアウトパターンから、図33に示すような接続関係が抽出できることは容易に理解できよう。素子認識部720は、この図33に示すような接続関係セル枠内の実際のパターンから認識した素子構成領域と端子点の相互の接続関係を、図32に示す個々の候補となる素子この例の場合は3通りの素子について設定された接続関係とそれぞれ照合する処理を行う。そして、接続関係が合致する素子があれば、セル内の回路を当該素子と認識することになる。上例の場合、図33に示す接続関係を、図32,,に示す各素子の接続関係と照合することにより、図32のインバータ回路と合致することがわかる。したがって、図31に示すセルC101は、素子認識部720によって、インバータ回路素子と認識されることになる。しかも、図33の接続関係を、図32の接続関係と照らし合わせれば、端子点T1は電源端子Vddに対応し、端子点T2は入力端子Inに対応し、端子点T3は接地端子Gndに対応し、端子点T4は出力端子Outに対応することが判明するので、図31に示すレイアウトパターンに基づいて、図21に示す回路図を復元することができる。この回路図における端子T1~T4は、図31に示すレイアウトパターン上に定義された端子点T1~T4に対応する。回路図表示部730は、こうして素子認識部720が認識した素子を論理回路記号に対応づけ、セル間配線情報もしくはブロック間配線情報を論理回路記号間の結線に対応づけることにより、表示対象回路についての論理回路図を作成し、これをディスプレイ画面上に画像として表示する機能を果たす。すなわち、図31に示すレイアウトパターンについては、これを図21に示すインバータ回路の論理回路記号に対応づけ、回路図上に当該論理回路記号を表示すればよい。もっとも、論理回路図では、通常、電源端子Vddや接地端子Gndを表示する必要はないので、実用上は、入力端子Inと出力端子Outのみが描かれた論理回路記号を表示すれば十分である。以上、認識対象となる1つのセル内のレイアウトパターンに基づいて、素子認識を行い、1つの論理回路記号を表示する例を述べたが、本発明では、レイアウトパターン上で端子点の入出力属性が認識されているので、レイアウトパターン上で信号の流れを辿る信号追跡処理を行うことが可能であり、回路図表示部730は、この信号追跡処理の結果を踏まえて、信号の流れに沿った特定のセルについての回路図を作成し、これを表示することが可能になる。図34は、図31に示すセルについて、個々の端子点について認識された端子属性を、説明のために、それぞれ異なる図形で示した平面図である。すなわち、この例の場合、セル枠F上に4つの端子点が表示されているが、左上の端子点図31の端子点T1は電源端子Vddであることを示す白抜き正方形、右上の端子点図31の端子点T2は入力端子Inであることを示す白抜き三角形、左下の端子点図31の端子点T3は接地端子Gndであることを示す白抜き円形、右下の端子点図31の端子点T4は出力端子Outであることを示す白抜き菱形でそれぞれ示してある。もちろん、実際には、これら端子属性の相違は、素子認識部720の内部において、何らかの識別コードの相違として把握されていることになる。この図34に示す例の場合、白抜き三角形で示した端子点T2が入力端子Inであるから、これに接続されたセル間配線w2が入力信号ラインということになり、白抜き菱形で示した端子点T4が出力端子Outであるから、これに接続されたセル間配線w4が出力信号ラインということになる。このように端子点の入出力属性を利用して、入出力信号ラインを特定することができるので、この論理素子を起点として、前段の論理素子は、入力信号ラインw2を上流へと辿ることによって特定することができるし、後段の論理素子は、出力信号ラインw4を下流へと辿ることによって特定することができる。もちろん、セル間配線を辿る処理には、等電位追跡部550による等電位追跡処理を利用すればよい。このように、論理素子を信号の流れに沿って辿る上では、入力端子Inおよび出力端子Outの属性をもつ端子点が特定できればよいので、条件設定部800には、入力端子Inおよび出力端子Outの少なくとも2種類の属性をもつ端子点を含む接続関係に基づいて特定の素子を認識する素子認識条件を設定しておけばよい。図32に例示した素子認識条件には、更に電源端子Vddおよび接地端子Gndを加えた合計4種類の属性をもつ端子点を含む接続関係が定義されているが、電源端子Vddおよび接地端子Gndに関する接続関係は、省略してもかまわない。素子認識部720が、各セルの端子点について、少なくとも入力端子Inおよび出力端子Outという2通りの属性認識を行うことができれば、回路図表示部730は、レイアウトパターン上の所定の起点から、n段分のセルだけ上流もしくは下流へ辿った追跡範囲を表示対象回路として、対応する回路図を復元し、これを表示させることができるようになる。たとえば、回路図表示部730に対して、現在表示されているレイアウトパターン上の所定の起点から、n段分のセルだけ下流へ辿った範囲を表示対象回路として、回路の復元表示を行う旨の指示が与えられた場合、回路図表示部730は、各セルの端子点の入出力属性を考慮して、起点から下流へn段分のセルを追跡するセル間信号追跡処理を実行し、追跡範囲の回路図のみを抽出して表示することができる。図35は、このようなセル間信号追跡処理の概念を説明するための平面図である。この例では、便宜上、6つのセルCC1~CC6を示すためのセル枠FF1~FF6と、これらのセルを相互に連結するためのセル間配線の一部wa~weが示されている電源関係の配線は図示省略。なお、各セル枠FF1~FF6上に描かれた白抜き図形は、端子点を示しており、その形状は、図34の例と同様に端子点の属性を示している。したがって、セル間配線は、白抜き菱形で示される端子点出力端子から白抜き三角形で示される端子点入力端子へと信号を伝達するラインということになる。ここでは、図35の左上に示されているセルCC1を起点として、3段分のセルだけ下流へ辿った範囲を表示対象回路として、回路の復元表示を行う旨の指示が与えられた場合を一例として考えてみよう。この場合、回路図表示部730は、まず、起点となったセルCC1についての出力端子からセル間配線waを辿ってすなわち、出力属性をもつ端子点位置に配置されているセル間配線waを着目図形とする等電位追跡処理を行うことにより、第1段目の下流セルCC2に辿りつくことになる。続いて、この第1段目の下流セルCC2からセル間配線wbを辿って、第2段目の下流セルCC5に辿りつくことになり、最後に、この第2段目の下流セルCC5からセル間配線wdおよびweを辿って、第3段目の下流セルCC3およびCC6に辿りつくことになる。結局、このセル間信号追跡処理では、起点セルCC1から下流へ3段分だけ信号を辿ることにより、4組の隣接セルCC2,CC5,CC3,CC6が認識される。この例では、図の左下のセルCC4は、上記条件に基づくセル間信号追跡処理では、追跡範囲には入らない。図36は、上述のようなセル間信号追跡処理によって追跡範囲内に入る部分を表示対象回路としたときに得られる回路図である。ここで、図36において一点鎖線の矩形で示したCC1′~CC6′は、図35に示すセルCC1~CC6との対応関係を示すセル範囲枠であり、各セル範囲枠の内部には、対応するセル内の論理素子の論理回路記号が表示されている。また、図36におけるwa′~we′は、図35に示すセル間配線wa~weに対応する結線である。回路図表示部730は、素子認識部720が認識した素子を論理回路記号に対応づけ、セル間配線情報を論理回路記号間の結線に対応づけることにより、表示対象回路について、図示のような論理回路図を表示する機能を果たしたことになる。なお、図36では、図35に示すセルCC1~CC6との対応関係を示すために、説明の便宜上、セル範囲枠CC1′~CC6′を表示しているが、実際には、これらのセル範囲枠を回路図上に表示する必要はない。もっとも、このセル範囲枠は、同一セルに所属する論理回路の範囲を示す役割を果たすことができるので、必要があれば、このセル範囲枠CC1′~CC6′をディスプレイ画面上の回路図上に重畳して表示するようにしてもかまわない。セル範囲枠を回路図に重畳表示すれば、オペレータ回路設計者は、回路図を構成する個々の論理回路をセル単位で把握することが容易になる。以上、セルCC1を起点として、3段分のセルだけ下流へ辿った範囲を表示対象回路とする例を述べたが、もちろん、上流へ遡上するセル間信号追跡処理を行うことも可能である。たとえば、図35において、セルCC6を起点として、3段分のセルだけ上流へ辿った範囲を表示対象回路とする場合は、セルCC5,CC4,CC2,CC1、図示されていないCC4の上流にあるセル,図示されていないCC2の上流にあるセルが上流側の隣接セルとして認識され、これらについての回路図が表示されることになる。もちろん、上流側へ○段および下流へ○段という範囲でセル間信号追跡処理を行うことも可能である。また、起点は必ずしも特定のセルにする必要はなく、セル間配線を起点としてもかまわない。たとえば、セル間配線waを起点として、3段分のセルだけ下流へ辿るセル間信号追跡処理を行った場合も、図36と同じ結果が得られることになる。<<<§8.表示対象の指定>>>最後に、図13に示す装置における表示対象指定部900の機能について説明する。この表示対象指定部900は、レイアウトパターン表示部400に対して表示対象パターンを指定する機能と、回路図表示部730に対して表示対象回路を指定する機能と、を有する構成要素であり、実際には、キーボードやマウスなどのハードウエアとこれを機能させるためのプログラムによって実現される。既に述べたとおり、レイアウトパターン表示部400は、ディスプレイ画面上に、たとえば、図11に示すようなレイアウトパターンを表示する機能を果たす。ただ、通常、LSIの全レイアウトパターンTOPの階層となるチップ全体のレイアウトパターンには膨大な数の図形が含まれており、限られた表示面積しかもたないディスプレイ画面上に一度に表示することはできない。したがって、実用上、レイアウトパターン表示部400が一度に表示できるのは、特定の一部分のレイアウトパターンに限られる。表示対象指定部900は、レイアウトパターン表示部400に対して、全レイアウトパターンのうちの一部分を表示対象パターンとして指定する機能を果たす。レイアウトパターン表示部400は、指定された表示対象パターンを選択的にディスプレイ画面上に表示する処理を行うことになる。表示対象パターンを指定する最も代表的な方法は、全レイアウトパターンのどの部分をどの倍率で表示するかを指定する方法である。ここに示す実施例の場合、表示対象指定部900には、表示対象となるレイアウトパターンの範囲を指定する機能が備わっており、レイアウトパターン表示部400は、全レイアウトパターンの中から指定された範囲内のパターンのみを選択的に出力することになる。より具体的には、オペレータが、表示対象指定部900に対して、特定の箇所を特定の倍率で表示すべき指示を行うと、レイアウトパターン表示部400は、この指示に応じて、表示対象となったレイアウトパターンの表示を行うために必要な情報を、ブロック構成データ格納部200およびセル構成データ格納部300から読み出し、指示された箇所のレイアウトパターンを指示された倍率で表示する処理を行うことになる。表示対象指定部900によって指定された表示対象パターンは、セル枠決定部600にも伝達される。§4で詳述したとおり、セル枠決定部600は、個々のセルについてのセル枠を決定するセル枠決定処理を行うことになるが、実用上は、全レイアウトパターンに含まれるセルに対して処理を行う必要はなく、ディスプレイ画面上に表示されている領域およびその近傍領域前述したセル間信号追跡処理による追跡範囲となる可能性のある領域に含まれるセルについてのみ、セル枠決定処理を行えば十分である。そこで、セル枠決定部600は、表示対象指定部900から伝達された表示対象パターンに基づいて、必要な領域内のセルについてセル枠決定を行う。もちろん、端子点決定部500による端子点決定処理は、セル枠決定部600によって決定されたセル枠に対してのみ行われる。一方、回路図表示部730は、ディスプレイ画面上に、たとえば、図36に示すような回路図を表示する機能を果たす。レイアウトパターン表示部400によるレイアウトパターンの表示と、回路図表示部730による回路図の表示とは、必ずしも同一画面上で同時に行う必要はないが、実用上は、両者を同一画面上で同時にあるいは、複数台のディスプレイを併置した環境では、これらの画面上に同時に行うようにするのが好ましい。本発明に係る装置の役割は、レイアウトパターン表示部400によって、現在、ディスプレイ画面上に表示されている一部分のレイアウトパターンに関連した回路図を表示させることにより、レイアウトパターンに対する確認作業や検証作業の一助とすることにあるので、オペレータ回路設計者が、レイアウトパターンとその回路図とを対比して観察できるようにするのが好ましい。実用上は、ディスプレイ画面上に、レイアウトパターン表示用のウインドウと、回路図表示用のウインドウとを表示し、レイアウトパターンおよび回路図を各ウインドウに表示すればよい。このように、レイアウトパターンに対する確認作業や検証作業の一助とするために回路図を表示する、という観点では、表示対象となる回路は、レイアウトパターン表示部400によって表示されているレイアウトパターンに応じたものにすべきである。そこで、表示対象指定部900は、レイアウトパターン表示部400に対して指定した表示対象パターンに関連づけて、所定の表示対象回路を決定し、これを回路図表示部730に対して指定する処理を行う。表示対象となる回路を決定する最も簡単な方法は、現在、ディスプレイ画面上に表示されているレイアウトパターンに対応する回路を、そのまま表示対象回路とする方法である。このような方法を採るのであれば、表示対象指定部900は、回路図表示部730に対して、常に、表示対象パターンに対応した部分の回路を表示対象回路として指定する処理を行えばよい。この場合、レイアウトパターン表示部400によって表示されているレイアウトパターンに対応する回路図が、回路図表示部730によって表示されることになる。要するに、オペレータが、表示対象指定部900に対して、表示対象となるレイアウトパターンを指定する入力を行うと、指定された部分のレイアウトパターンが表示されるとともに、当該レイアウトパターンに対応する回路図が同時に表示されることになる。一方、オペレータが意図的に表示対象回路を指定する入力を行えるようにしてもよい。一例としては、表示対象指定部900に、レイアウトパターンの表示画面上の特定図形を指定するオペレータの指示を入力する機能と、回路図表示部730に対して、当該特定図形に関連した一部分の回路を表示対象回路として指定する機能と、をもたせておけば、オペレータの指示入力に応じて表示対象回路を指定することができる。たとえば、図11に示すようなレイアウトパターンが表示されている状態において、オペレータが、マウスを用いて、このレイアウトパターン上の特定図形をクリックする操作を行ったときに、指示対象指定部900が、当該特定図形を認識し、当該特定図形を含むセルや、当該特定図形の近傍に位置するセルに関する回路を、表示対象回路として指定するようにすれば、オペレータは、レイアウトパターン上の所望のパターン近傍の回路図を表示させることができるようになる。また、§7で述べたとおり、回路図表示部730には、セル間信号追跡処理を行う機能が備わっているので、オペレータは、マウスを用いて、レイアウトパターン上の特定図形をクリックする操作により、当該クリック位置を起点とする指定を行い、更に、この起点から上流もしくは下流へn段分だけ信号を辿るセル間信号追跡処理を行い、追跡範囲内の回路を表示対象回路とする旨の指示を入力することも可能である。このような表示対象回路の指定方法を採る場合、表示対象指定部900は、セル枠決定部600が決定したセル枠の情報を利用して、オペレータの指定入力に基づいて、次のようなプロセスで、回路図表示部730に対して表示対象回路の指定を行えばよい。まず、レイアウトパターン上でオペレータが指定した特定図形が、セル枠内の図形であった場合には、当該セル枠内のセルを起点として、上流もしくは下流へn段分nは、オペレータが指定した0以上の整数だけ信号を辿って隣接セル二次元配置の上で隣接しているセルという意味ではなく、信号の流れの上で隣接しているセルいう意味を認識し、起点となったセルおよび隣接セルに対応する回路を表示対象回路とする旨の指示を回路図表示部730に対して与えればよいn=0の場合は、実際にはセル間信号追跡処理は行われず、起点となったセルのみが表示対象回路になる。たとえば、図35に示す概念図において、オペレータがセル枠FF1内に相当する位置を起点として指定し実際には、画面に表示されているレイアウトパターン上でマウスクリックを行い、n=3として、下流へ3段分だけ信号追跡を行う旨の指示を与えたとすると、表示対象指定部900は、回路図表示部730に対して表示対象回路を指定する情報として、当該起点位置と信号追跡段数を伝達すればよい。回路図表示部730が、このような指示に基づいて、セル間信号追跡処理を行い、その結果、図36に示すような回路図を表示することは、既に述べたとおりである。一方、レイアウトパターン上でオペレータが指定した特定図形が、セル枠外の配線を構成する図形であった場合には、当該配線を起点として、上流もしくは下流へn段分nは1以上の整数だけ信号を辿って隣接セルを認識し、当該隣接セルに対応する回路を表示対象回路とする旨の指示を回路図表示部730に対して与えればよい。たとえば、図35に示す概念図において、オペレータがセル間配線wa内に相当する位置を起点として指定し実際には、画面に表示されているレイアウトパターン上でマウスクリックを行い、n=3として、下流へ3段分だけ信号追跡を行う旨の指示を与えたとすると、表示対象指定部900は、回路図表示部730に対して表示対象回路を指定する情報として、当該起点位置と信号追跡段数を伝達すればよい。この場合も、回路図表示部730が、セル間信号追跡処理を行い、図36に示すような回路図を表示することは、既に述べたとおりである。このようなセル間信号追跡処理機能を利用した表示対象回路の指定方法は、回路設計者がレイアウトパターンに対する確認作業や検証作業を行う上で極めて有用である。レイアウトパターン自身は、平面上に展開された多数の図形の集合体であるが、回路設計者は、上述した方法により、レイアウトパターン上の任意の位置を起点として、その上流もしくは下流にあたる関連領域の回路図を適宜表示させることができるので、レイアウトパターンに対する解析は非常に楽になる。たとえば、レイアウトパターンに欠陥がある場合、当該欠陥に起因して論理動作に不良が生じる可能性がある部分を、レイアウトパターン上で追跡することも可能になる。このように、現在表示されているレイアウトパターンの任意の一部分の回路図を効率的、かつ、正確に復元することが可能になる点が、本発明の大きな効果である。本発明は、特に、レイアウトパターンを半導体ウェハ上に焼き付ける製造部門において、レイアウトパターンの最終チェックを行う際に特に有効である。最終チェックにおいて、欠陥箇所を早期に発見できるようになるため、不良製品の発生を未然に防止することが可能になる。また、欠陥箇所が発見された場合でも、復元した回路図を参照した解析を行うことにより、冗長回路を利用して救済が可能か否かの判断を容易に行うことができるようになる。"