"出力電圧を監視するモニタ電圧に基づいて、前記出力電圧を所定電圧に制御する制御回路と、前記出力電圧を通常動作時に第1電圧に設定し、評価時に前記第1電圧より高い第2電圧に設定するスイッチ回路と、前記出力電圧の振幅をクロック信号の振幅として前記クロック信号を発生するクロックドライバと、コンデンサ及びダイオードを含む単位回路が直列に複数段接続され、前記コンデンサに入力される前記クロック信号により入力電圧を昇圧するチャージポンプと、を具備することを特徴とする半導体装置。前記制御回路は、前記モニタ電圧と参照電圧とを比較し、比較結果に基づいた比較信号を出力する差動増幅器と、前記比較信号がゲートに入力され、前記比較信号に応じた第3電圧を出力する第1トランジスタと、前記第3電圧がゲートに入力され、前記第3電圧に応じた前記出力電圧を出力する第2トランジスタとを有することを特徴とする請求項1に記載の半導体装置。前記スイッチ回路は、前記第2トランジスタから出力される前記出力電圧が第1抵抗を介して入力される第3トランジスタと、前記出力電圧が第2抵抗を介して入力される第4トランジスタとを有することを特徴とする請求項2に記載の半導体装置。前記単位回路は、前記ダイオードの出力端に前記コンデンサの第1電極が接続され、前記コンデンサの第2電極には前記クロック信号が供給される回路を含むことを特徴とする請求項1乃至3のいずれかに記載の半導体装置。前記ダイオードは、ゲートと電流通路の一端が接続されたトランジスタを含むことを特徴とする請求項1乃至4のいずれかに記載の半導体装置。コンデンサ及びダイオード接続されたMOSトランジスタを含む単位回路が直列に複数段接続され、前記コンデンサに入力されるクロック信号により電源電圧を昇圧するチャージポンプと、前記クロック信号を生成する生成回路とを具備し、前記入力電圧は2.5V、前記単位回路の段数は2であるとき、前記チャージポンプによって昇圧される電圧は12Vであることを特徴とする半導体装置。回路面積を縮小でき、昇圧効率の高い昇圧回路を備える半導体装置を提供する。一実施態様の半導体装置は、出力電圧を監視するモニタ電圧に基づいて、前記出力電圧を所定電圧に制御する制御回路と、前記出力電圧を通常動作時に第1電圧に設定し、評価時に前記第1電圧より高い第2電圧に設定するスイッチ回路と、前記出力電圧の振幅をクロック信号の振幅として前記クロック信号を発生するクロックドライバと、コンデンサ及びダイオードを含む単位回路が直列に複数段接続され、前記コンデンサに入力される前記クロック信号により入力電圧を昇圧するチャージポンプとを具備することを特徴とする。以下、図面を参照して実施形態の半導体装置について説明する。ここでは、半導体装置として、NAND型フラッシュメモリを例に取る。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。[1]設計から製造への流れ図1は、実施形態のNAND型フラッシュメモリの設計から製造までの流れを示すフロー図である。NAND型フラッシュメモリにおいては、以下のような流れにより、設計から製造までの作業が実行される。まず、NAND型フラッシュメモリを構成するメモリセルアレイ及び周辺回路の回路設計を行うステップS1。次に、NAND型フラッシュメモリ装置の試作を行うステップS2。半導体基板上にメモリセルアレイ及び周辺回路を形成する。メモリセルアレイは、データを記憶する不揮発性メモリセルを複数含む。周辺回路は、メモリセルに対して書き込み、読み出し、及び消去を行うための回路を含む。例えば、周辺回路は、これらの動作に必要な電圧を生成する昇圧回路内部電源回路を有する。昇圧回路は、外部から供給される電源電圧を昇圧して昇圧電圧を生成する。次に、試作されたNAND型フラッシュメモリに対して、昇圧回路により昇圧した電圧を用いて各種の評価を行い、NAND型フラッシュメモリにおける設計パラメータを決定するステップS3。その後、決定された設計パラメータを持つNAND型フラッシュメモリの製造を行うステップS4。このような設計から製造までの流れの中で、ステップS3でのNAND型フラッシュメモリの評価時には、例えば以下のような動作が行われる。NAND型フラッシュメモリの周辺回路に設けられた昇圧回路により、電源電圧を昇圧して昇圧電圧、例えば電圧VPASSを生成する。そして、電圧VPASSを用いて書き込み動作のテストが実施される。なおここでは、以降に、昇圧電圧として電圧VPASSを生成する構成を説明するが、これに限るわけではなく、その他の周辺回路内で昇圧される電圧、例えば書き込み電圧VPGMや読み出し電圧VREADに対しても適宜変更を加えることで同様に適用できる。[2]昇圧回路の構成周辺回路内の昇圧回路は、クロック信号生成回路と、チャージポンプを含む電圧生成回路とを備える。クロック信号生成回路は、チャージポンプを駆動するためのクロック信号を生成する。電圧生成回路は、電源電圧とチャージポンプ駆動用のクロック信号により、電源電圧を昇圧する。以下に、クロック信号生成回路と電圧生成回路について説明する。図2は、クロック信号生成回路の構成を示す回路図である。図示するように、クロック信号生成回路は、差動増幅器OP1、pチャネルMOSトランジスタTR1,nチャネルMOSトランジスタTR2、デプレッション型のnチャネルMOSトランジスタTR3、nチャネルMOSトランジスタTR4,TR5、デプレッション型のnチャネルMOSトランジスタTR6、抵抗R1,R2,R3、及びクロックドライバ11を有している。クロックドライバ11は、インバータIV1,IV2を含む複数のインバータを有している。差動増幅器OP1の出力端は、トランジスタTR1のゲートに接続されている。トランジスタTR1の電流通路の一端には電源電圧VCCが供給され、その電流通路の他端はトランジスタTR2の電流通路を介して基準電位例えば、接地電位に接続されている。トランジスタTR2のゲートには、イネーブル信号ENが入力されている。トランジスタTR1の電流通路の他端は、またトランジスタTR3,TR6のゲートにそれぞれ接続されている。トランジスタTR3の電流通路の一端には電源電圧VCCが供給され、その電流通路の他端は抵抗R1,R2、及びトランジスタTR5の電流通路を介して接地電位に接続されている。抵抗R1と抵抗R2間のノードは、差動増幅器OP1の正入力端に接続される。差動増幅器OP1の負入力端には、参照電圧VREF1が入力されている。トランジスタTR5の電流通路と抵抗R2と間のノードは、抵抗R3及びトランジスタTR4の電流通路を介して接地電位に接続されている。トランジスタTR4のゲートには、イネーブル信号ENが入力されている。トランジスタTR6の電流通路の一端には電源電圧VCCが供給され、その電流通路の他端はクロックドライバ11内のインバータIV1,IV2の第1電源端にそれぞれ接続されている。クロックドライバ11内のインバータIV1,IV2の第2電源端は、接地電位にそれぞれ接続されている。図3は、電圧生成回路の構成を示す回路図である。図示するように、電圧生成回路は、チャージポンプ12、差動増幅器OP2、抵抗R4,R5,R6、及びコンデンサC1を有している。なお、抵抗R6とコンデンサC1はそれぞれDC負荷とAC負荷を示す。チャージポンプ12には、電源電圧VCC、クロック信号CLK,CLK、及びイネーブル信号ENが入力される。クロック信号CLKは、クロック信号CLKの反転信号であることを示す。チャージポンプ12の出力端は、抵抗R4,R5を介して接地電位に接続されている。抵抗R4と抵抗R5間のノードは、差動増幅器OP2の負入力端に接続されている。差動増幅器OP2の正入力端には、参照電圧VREF2が入力されている。差動増幅器OP2の出力端は、チャージポンプ12に接続されている。そして、チャージポンプ12の出力端からは電圧VPASSが出力される。図4は、図3中のチャージポンプ12の構成を示す回路図である。図示するように、チャージポンプ12は、イントリンシック型I型のnチャネルMOSトランジスタTR11,TR12,TR13、コンデンサC11,C12,C13、及びインバータIV3,IV4を有している。トランジスタTR11,TR12,TR13は、ゲート絶縁膜の膜厚が厚い高耐圧型トランジスタである。トランジスタTR11,TR12,TR13は、それぞれゲートと電流通路の一端とが接続されたダイオード接続になっている。トランジスタTR11のゲートと電流通路の一端には電源電圧VCCが供給される。トランジスタTR11の電流通路の他端は、トランジスタTR12のゲートと電流通路の一端に接続される。さらに、トランジスタTR12の電流通路の他端は、トランジスタTR13のゲートと電流通路の一端に接続されている。インバータIV3の入力端にはクロック信号CLKが入力され、インバータIV4の入力端にはクロック信号CLKが入力されている。インバータIV3の出力端は、コンデンサC11を介してトランジスタTR11の電流通路とトランジスタTR12の電流通路との間に接続されている。インバータIV4の出力端は、コンデンサC12を介してトランジスタTR12の電流通路とトランジスタTR13の電流通路との間に接続されている。さらに、インバータIV3の出力端は、コンデンサC13を介してトランジスタTR13の電流通路の他端に接続されている。そして、トランジスタTR13の電流通路の他端からは電圧VPASSが出力される。チャージポンプ12では、コンデンサ及びダイオード接続されたMOSトランジスタ、すなわちコンデンサ及びダイオードを含む基本単位回路21を直列に多段に接続し、そのコンデンサの一方の電極にパルス状のクロック信号バイアス電圧CLK,CLKを入力する。これにより、基本単位回路21内のコンデンサに蓄積された電荷をクロック毎に次のステップ基本単位回路21へ転送し、出力の容量性負荷の電位を上昇させる。[3]昇圧回路の動作次に、実施形態の昇圧回路の動作について説明する。図2に示したクロック信号生成回路において、通常動作時にはイネーブル信号ENとしてHが入力され、トランジスタTR4がオンする。すると、抵抗R1,R2,R3にて抵抗分割されたモニタ電圧MON1が差動増幅器OP1の正入力端に入力される。差動増幅器OP1は、モニタ電圧MON1と参照電圧VREF1とを比較し、比較結果に応じた信号POUTを出力端からトランジスタTR1のゲートに出力する。これにより、電圧PMPDRREFがトランジスタTR6のゲートに入力され、電圧PMPDRREFに応じて第1所定電圧に制御された電圧VCLKSUPがクロックドライバ11に供給される。一方、評価時には、イネーブル信号ENがLとなり、テスト信号TESTがHとなる。これにより、トランジスタTR4がオフし、トランジスタTR5がオンする。すると、抵抗R1,R2にて抵抗分割されたモニタ電圧MON1が差動増幅器OP1の正入力端に入力される。差動増幅器OP1は、モニタ電圧MON1と参照電圧VREF1とを比較し、比較結果に応じた信号POUTを出力端からトランジスタTR1のゲートに出力する。これにより、電圧PMPDRREFがトランジスタTR6のゲートに入力され、電圧PMPDRREFに応じて第1所定電圧より高い第2所定電圧に制御された電圧VCLKSUPがクロックドライバ11に供給される。評価時には、トランジスタTR3のソース側の電位、つまり電圧VCLKSUPに対応する電位が通常動作時より高くなるように設定するため、信号POUTの電圧が低くなる。このため、通常動作時より電圧PMPDRREFが高くなる。例えば、抵抗を流れる電流をI、参照電圧VREF1を1.2V、抵抗R1=100Ω、抵抗R2=80Ω、及び抵抗R3=12.5Ωとすると、テスト信号TESTにより電圧PMPDRREFを調整することによって電圧VCLKSUPを以下のように高くすることができる。通常動作時では、電圧PMPDRREFは2.5Vで使用する。テスト信号TESTがL、イネーブル信号ENがHのとき通常動作時、VCLKSUP=IR1R2R3=VREF1R1R2R3/R2R3=2.5また、テスト信号TESTがH、イネーブル信号ENがLのとき評価時、VCLKSUP=IR1R2=VREF1R1R2/R2=2.7前記式より、通常動作時では電圧VCLKSUPは2.5Vとなり、評価時では電圧VCLKSUPは2.7Vとなる。電圧VCLKSUPはクロックドライバ11に供給され、クロックドライバ11からクロック信号PMPCLK2.5Vまたは2.7Vが出力される。その後、クロックドライバ11から出力されたクロック信号PMPCLKは、クロックブースタ図示しないに入力され、クロックブースタにより増幅されて電圧生成回路に入力される。図3に示した電圧生成回路には、イネーブル信号ENAが入力され、チャージポンプ12が活性化される。チャージポンプ12には、クロックドライバ11から出力され、クロックブースタにより増幅されたクロック信号CLK,CLK、及び電源電圧VCCが入力される。電圧生成回路では、チャージポンプ12によって電源電圧VCCが昇圧されて電圧VPASSが出力される。クロック信号PMPCLKとして例えば2.5Vが出力されると、複数段の基本単位回路21で電源電圧VCCが昇圧されて第1電圧が生成される。また、クロック信号PMPCLKとして例えば2.7Vが出力されると、複数段の基本単位回路21のうち1段の基本単位回路21で昇圧される電圧が高くなり、第1電圧より高い第2電圧が生成される。電圧VPASSは抵抗R4と抵抗R5で抵抗分割され、分割されたモニタ電圧MON2は差動増幅器OP2の負入力端に入力される。差動増幅器OP2の正入力端には、参照電圧VREF2が入力されている。差動増幅器OP2は、モニタ電圧MON2と参照電圧VREF2とを比較し、比較結果に応じた信号FLAGを出力端からチャージポンプ12に出力する。これにより、電圧VPASSが所定電圧より低いときは、信号FLAGによりチャージポンプ12が活性化され、電圧VPASSが昇圧されて所定電圧に近づく。一方、電圧VPASSが所定電圧より高いときは、信号FLAGによりチャージポンプ12が不活性化され、電圧VPASSの昇圧が停止されて所定電圧に近づく。このようにして、電圧VPASSが所定電圧に保たれる。次に、図4を参照してチャージポンプの動作を詳述する。なおここでは、イネーブル信号ENAと信号FLAGは省略している。チャージポンプ12には、電源電圧VCCと、クロックドライバ11から出力され、クロックブースタにより増幅されたクロック信号CLK,CLKが入力される。チャージポンプでは、コンデンサ及びダイオード接続されたMOSトランジスタを含む基本単位回路21が直列に多段ここでは3段に接続されている。基本単位回路21内のコンデンサの一方の電極には、パルス状のクロック信号CLK,CLKが入力される。これにより、基本単位回路21内のコンデンサに蓄積された電荷をクロック毎に次のステップ基本単位回路21へ転送し、出力の容量性負荷の電位を上昇させている。このようにして、通常電圧時に比べて評価時における電圧VPASSを高くすることができる。本実施形態は、制御回路、スイッチ回路、クロックドライバ11、及びチャージポンプ12を備える。制御回路は、差動増幅器OP1、トランジスタTR1,TR3、及び抵抗R1を含み、電圧VCLKSUP出力電圧を監視するモニタ電圧MON1に基づいて、電圧VCLKSUPを所定電圧に制御する。スイッチ回路は、トランジスタTR4,TR5、及び抵抗R2,R3を含み、モニタ電圧MON1を、通常動作時に第1電圧に設定し、評価時に第2電圧に設定する。クロックドライバ11は、電圧VCLKSUPの振幅をクロック信号の振幅としてクロック信号を発生する。チャージポンプ12は、コンデンサ及びダイオードを含む単位回路21が直列に複数段接続され、コンデンサに入力されるクロック信号により電源電圧VCCを昇圧する。本実施形態では、昇圧回路におけるクロック信号の電源を生成する回路の出力を一時的に評価時に上げることにより、1段の基本単位回路21での1回のポンピングによって昇圧する電圧を上げることができ、昇圧性能を向上させることが可能である。これにより、製品仕様以上の性能を満足するために、昇圧回路にチャージポンプ基本単位回路21の段数を増加する必要がなくなり、製品仕様の必要最低限のチャージポンプ段数で昇圧回路を形成できる。また、チャージポンプの段数の削減により、消費電流の削減を行うことができ、昇圧効率の改善を図ることができる。さらに、評価の際に必要となる昇圧回路の仕様を緩和することができ、周辺回路の回路面積及び消費電流の増大を回避することができる。[4]チャージポンプの段数と昇圧電圧との関係次に、実施形態の昇圧回路におけるチャージポンプ内の基本単位回路21の段数と昇圧電圧との関係について述べる。ここでは、チャージポンプに供給される電源電圧VCCは3.3Vとする。評価時には製品仕様で規定される最低電圧2.7Vを保証する必要がないため3.3Vを使用できるものとする。図5は、昇圧回路におけるチャージポンプの段数と昇圧電圧との関係を示す図である。図示するように、例えば、チャージポンプにおける基本単位回路の段数が2のとき、通常動作時には電圧VPASSを2Vから10Vまで昇圧できる。本実施形態の評価時には、クロック信号の振幅を通常動作時より高くできるため、電圧VPASSを2Vから12Vまで昇圧できる。また、例えば、チャージポンプにおける基本単位回路の段数が3のとき、通常動作時には電圧VPASSを2Vから12Vまで昇圧できる。本実施形態の評価時には、クロック信号の振幅を通常動作時より高くできるため、電圧VPASSを2Vから16Vまで昇圧できる。さらに、例えば、チャージポンプにおける基本単位回路の段数が4のとき、通常動作時には電圧VPASSを2Vから16Vまで昇圧できる。本実施形態の評価時には、クロック信号の振幅を通常動作時より高くできるため、電圧VPASSを2Vから18Vまで昇圧できる。このように、評価時では、通常動作時に比べて、より広く高い電圧まで電圧VPASSを昇圧することができる。従来では、評価時にクロック信号の振幅を高くする構成を備えていないため、例えば評価時に、電圧VPASSを2Vから12Vまで昇圧する必要がある場合、基本単位回路を3段にする必要があった。一方、本実施形態では、基本単位回路を2段にすれば電圧VPASSを2Vから12Vまで昇圧することができるため、基本単位回路の段数を1段削減することができる。このように、チャージポンプにおける基本単位回路の段数の削減により、消費電流の削減を行うことができ、昇圧効率の改善を図ることができる。さらに、評価の際に必要となる昇圧回路の仕様を緩和することができ、周辺回路の回路面積及び消費電流の増大を回避することができる。尚、各実施形態で説明した評価時には評価に用いたセルには過大な負荷がかかる場合があるが、これらの評価をサンプリング評価として評価したデバイスは出荷されないこととすれば、出荷製品に過大な負荷履歴を残すことなく、適切な評価が可能である。このような評価技術を用いることにより、メモリセルの温度特性、及びトランジスタ特性閾値条件依存性を的確に評価したうえで、回路面積を縮小でき、昇圧効率の高い低消費電力の昇圧回路を備える半導体装置を提供することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"