"液晶表示装置に映像データ及び制御信号を出力するパネル制御装置であって、映像データと垂直同期信号と水平同期信号とを入力とし、前記液晶表示装置の映像データと制御信号との仕様に係る情報を含むコンフィギュレーションコードの内容に従って動作するプログラマブルアレイと、前記プログラマブルアレイとの間でデータを入出力する第1の記憶手段とを備え、前記プログラマブルアレイは、複数の第1種エレメントと、少なくとも1個の第2種エレメントとを持つことを特徴とするパネル制御装置。請求項1記載のパネル制御装置において、前記第1種エレメントは、前記コンフィギュレーションコードを制御情報として格納する第2の記憶手段と、前記第2の記憶手段が出力する制御情報に基づいて動作し、当該第1種エレメントとは別の第1種エレメントが出力するデータを入力とする演算器と、前記演算器の出力データを、前記第2の記憶手段が出力する制御情報に基づいて保持する複数のレジスタと、前記複数のレジスタを前記第2の記憶手段が出力する制御情報に基づいて選択し、他の第1種エレメントに出力し、又は前記演算器に出力するマルチプレクサとを有することを特徴とするパネル制御装置。請求項2記載のパネル制御装置において、前記演算器は、算術演算器であることを特徴とするパネル制御装置。請求項1記載のパネル制御装置において、前記第2種エレメントは、前記コンフィギュレーションコードを制御情報として格納する第3の記憶手段と、前記第1種エレメントのデータ幅よりも大きいビット幅の演算器とを有することを特徴とするパネル制御装置。請求項4記載のパネル制御装置において、前記演算器は、カウンタであることを特徴とするパネル制御装置。ディジタルテレビ放送を受信する放送受信部と、前記放送受信部が出力する圧縮された映像データをデコードするデコード部と、前記デコード部が出力する映像データと垂直同期信号と水平同期信号とを入力とするパネル制御装置とを1チップに内蔵したパネル制御システムであって、前記パネル制御装置は、請求項1~5のいずれか1項に記載のパネル制御装置であることを特徴とするパネル制御システム。しかしながら、上記した従来の構成では、将来的にも多様な仕様を有する液晶表示装置を駆動するパネル制御装置を、ディジタルテレビのシステムを構成するSoCに内蔵することができない。特許文献1では、多様な仕様を有する液晶表示装置のパネル駆動システムを提供するとしているものの、マイクロコントローラにより制御される被制御ブロックが専用回路ASICで構成されていると考えるのが至当である。つまり、特許文献1のパネル駆動システムは、このパネル駆動システム設計以前に知り得た多様な仕様の液晶表示装置については対応できる可能性があるものの、一旦設計したパネル駆動システムの対応を超えた将来の液晶表示装置のパネルを駆動することができない。特許文献2で開示された構成はこの課題を解決していると考えられる。なぜなら特許文献2では、パネルコントローラ又はディスプレイシーケンサの機能を実現するためにプログラマブルロジックICを用いることが開示されており、このプログラマブルロジックICの例としてFPGAFieldProgrammableGateArray、PALProgrammableArrayLogic、PLAProgrammableLogicArrayを挙げているからである。一般に、これらプログラマブルロジックICは十分な汎用度を持つため、特許文献2で開示されたデータ信号線駆動回路と走査信号線駆動回路とのタイミングを決定する情報又はプログラムがあれば、将来の液晶表示装置のパネルを駆動することも可能であると考えられる。しかしながら、このようなプログラマブルロジックICは回路面積が大きく専用回路の数十~数百倍、SoC内に実装することができない。つまり特許文献2で開示された構成は独立した専用のLSIに実装せざるを得ない。本発明は以上の点に鑑み、回路面積が小さくSoCに実装するのに好適で、かつ将来的にも多様な仕様の液晶表示装置を駆動するパネル制御装置を提供することを目的とする。上記問題点を解決するために、本発明においては、液晶表示装置に映像データ及び制御信号を出力するパネル制御装置において、映像データと垂直同期信号と水平同期信号とを入力とし、前記液晶表示装置の映像データと制御信号との仕様に係る情報を含むコンフィギュレーションコードの内容に従って動作するプログラマブルアレイと、前記プログラマブルアレイとの間でデータを入出力する第1の記憶手段とを備え、前記プログラマブルアレイは、複数の第1種エレメントと、少なくとも1個の第2種エレメントとを持つことを特徴とするパネル制御装置としている。本発明は、上記した構成により、小さい回路面積で将来的にも多様な仕様の液晶表示装置を駆動する柔軟さを持つ。上記のとおり、本発明によれば、パネル制御装置をプログラマブルアレイで構成し、このプログラマブルアレイを、各々コンフィギュレーションコードに従って動作する、複数の第1種エレメントと、少なくとも1個の第2種エレメントとで構成することで、回路面積が小さくSoCに実装するのに好適で、かつ将来的にも多様な仕様の液晶表示装置を駆動することができる。図1は、本発明の実施形態に係るパネル制御装置を含むパネル制御システムを示した図である。パネル制御部100は、パネル制御装置110と、パネル制御装置110が出力する映像データ116を液晶表示装置150に伝送するインターフェース120と、パネル制御装置110及びインターフェース120にクロック131を出力するクロック生成部130とから構成される。パネル制御装置110は、R、G、Bの3色からなる映像データ111と、垂直同期信号112と、水平同期信号113とを入力とし、コンフィギュレーションコード115の内容に従って、映像データ111の出力順序を変更した映像データ116、また液晶表示装置150の仕様を満たす制御信号117,118を出力する。パネル制御部100と接続される液晶表示装置150は、インターフェース120が出力する映像データ121を入力とするインターフェース160と、制御信号117,118を入力とするインターフェース170と、インターフェース160が出力する映像データ161と、インターフェース170が出力する制御信号177とを入力とし、パネル180を水平方向から駆動するソースドライバ182と、インターフェース170が出力する制御信号178を入力とし、パネル180を垂直方向から駆動するゲートドライバ184とから構成される。図2は、パネル制御装置110の構成を更に詳細に示した図である。図示しない外部より供給されるコンフィギュレーションコード115はコンフィギュレーション制御部210に入力され、適宜コンフィギュレーションコード215がプログラマブルアレイ200の内部のエレメントに例えば1ビット毎に順次ダウンロードされ、プログラマブルアレイ200の動作を規定する詳細な動作については後述。プログラマブルアレイ200は、映像データ111と、垂直同期信号112と、水平同期信号113とを入力とし、ダウンロードされたコンフィギュレーションコード215の内容に従って動作する。また、プログラマブルアレイ200にはメモリ220,222が接続されている。プログラマブルアレイ200とメモリ220,222とを組み合わせて動作させることで、液晶表示装置150の仕様に従った映像データ116と、制御信号117,118とを出力する詳細な動作については後述。図3は、プログラマブルアレイ200の構成を示した図である。プログラマブルアレイ200は、複数個の第1種エレメント310を含む第1の領域320と、少なくとも1個の第2種エレメント350を含む第2の領域360とからなる。複数の第1種エレメント310及び第2種エレメント350は相互にバス315で接続されている。なお、プログラマブルアレイ200のデータ幅は、特に注記がない場合、全て4ビットである。図4は、第1種エレメント310の更に詳細な構成を示している。第1種エレメント310は、コンフィギュレーションコード215を制御情報として格納するコンフィギュレーションメモリCM410と、コンフィギュレーションメモリ410が出力する制御情報に基づいて動作するALUArithmeticandLogicUnit:算術論理演算器460と、コンフィギュレーションメモリ410が出力する制御情報に基づいてALU460の出力データを保持する複数のレジスタ470,472と、コンフィギュレーションメモリ410が出力する制御情報に基づいて複数のレジスタ470,472の出力のいずれかを選択してバス315に出力し又はALU460に出力するマルチプレクサMUX480と、固定データ又はバス315を介して他の第1種エレメント310から得たデータのいずれかをALU460へ供給するマルチプレクサMUX450とを有する。なお、第1種エレメント310のデータ幅は全て4ビットである。図5は、第2種エレメント350の更に詳細な構成を示している。第2種エレメント350は、コンフィギュレーションコード215を制御情報として格納するコンフィギュレーションメモリCM510と、バス315を介して水平同期信号113を受け取る12ビット幅のカウンタ520と、第1の比較値を保持する12ビット幅のレジスタ530と、第2の比較値を保持する12ビット幅のレジスタ532と、カウンタ520の出力とレジスタ530の出力とを比較して1ビットの比較結果550をバス315へ供給する比較器540と、カウンタ520の出力とレジスタ532の出力とを比較して1ビットの比較結果552をバス315へ供給する比較器542とを有する。パネル制御装置110では2種類の処理を実行する。1つは接続する液晶表示装置150の仕様に適合するように映像データ111を並べ替えた上で映像データ116として出力することであり、もう1つは液晶表示装置150に含まれるソースドライバ182、ゲートドライバ184を駆動するに適合した制御信号117,118を生成することである。<ケース1:映像データ111を並べ替えた上で映像データ116として出力>以下では、まず映像データ111に対する処理の例について詳細に説明する。映像データ111はR、G、Bの3種類のデータから構成され、それぞれが8ビットであり、図6に示したタイミングでプログラマブルアレイ200に入力される。この映像データは液晶表示装置150の種類により、例えば図7に示したタイミングでプログラマブルアレイ200から出力する場合もあれば、例えば図10に示したタイミングで出力する場合もある。図6に示したR1はクロック131に同期して受信する1番目のR赤色データを、またR2は2番目のデータを表している。G緑色、B青色についても同様である。また図7、図10の末尾に示したL、Uの文字はそれぞれ下位4ビット、上位4ビットを示す。<ケース1A:図7に示したタイミングで映像データ116を出力する場合>図示しない読み出し専用メモリ例えばROMに予め格納したコンフィギュレーションコード115をプログラマブルアレイ200にダウンロードする図2。コンフィギュレーションコード115はコンフィギュレーション制御部210に入力され、その出力であるコンフィギュレーションコード215は順次、複数の第1種エレメント310及び第2種エレメント350に出力される図3、図4、図5。これによりプログラマブルアレイ200に含まれる全ての第1種エレメント310及び第2種エレメント350のコンフィギュレーションメモリCM410,510それぞれにコンフィギュレーションコード215が格納される。本実施形態ではコンフィギュレーションメモリ410,510への格納に関する機構について記載しないが、例えば1ビット毎に順次格納してもよいし、また複数ビットを一度に複数の第1種エレメント310内のコンフィギュレーションメモリ410又は第2種エレメント350内のコンフィギュレーションメモリ510に格納する方式でもよい。以降、この動作をコンフィギュレーションと呼ぶ。また図3に示すように複数の第1種エレメント310が2次元状に配列されたその水平方向X方向、垂直方向Y軸で1,1のように記載して識別することにする。コンフィギュレーションが終了すると、第1種エレメント3101,1はバス315を経由してアドレスをメモリ220及び222に出力する。これは、例えば第1種エレメント3101,1を4ビットカウンタの構成とすることで実現する。詳細には、例えば図4においてマルチプレクサ450が固定値1を選択してALU460に出力し、ALU460で加算を実行し、加算結果がレジスタ470に保持され、マルチプレクサ480がレジスタ470を選択してALU460と第1種エレメント3101,1に接続されるバス315とに出力することで実現される。なお、もしアドレスが5ビット以上必要な場合には、第1種エレメント3101,1と同様の構成を他の第1種エレメント、例えば第1種エレメント3101,2と組み合わせて実現できることは容易に想定できるためここでは述べない。また、コンフィギュレーションにより第1種エレメント3102,1はライト信号又はリード信号をバス315を経由してメモリ220に出力し、第1種エレメント3103,1はライト信号又はリード信号をバス315を経由してメモリ222に出力する。このとき、第1種エレメント3102,1と第1種エレメント3103,1とは1サイクル毎に交互にライト信号をアクティブにする。また、コンフィギュレーションにより第1種エレメント3104,1と第1種エレメント3104,2とは、入力したデータを1サイクル遅延させるラッチの動作を行う。これは例えば、図4においてマルチプレクサ450はバス315を入力として選択し、ALU460はマルチプレクサ450の出力をそのまま出力し、レジスタ470がその出力を保持し、マルチプレクサ480がレジスタ470を選択して、バス315に出力することで実現される。次に、映像データ111をプログラマブルアレイ200に入力する図2。映像データ111は既に説明したように図6に示したタイミングでプログラマブルアレイ200に入力される。以降ではR、G、Bのうち、Rについてのみ記載するが、他の2色についても同様である。まず、第1クロックサイクルで、第1種エレメント3101,1がアドレス0番地をメモリ220及び222に出力する。同時に第1種エレメント3102,1がアクティブなライト信号をメモリ220に出力し、第1種エレメント3103,1がアクティブでないライト信号をメモリ222に出力する。同時に、図3及び図6に示した態様で入力されたR1のデータの下位4ビットのR1Lと、上位4ビットのR1Uとはそれぞれバス315を経由してそのままメモリ220に出力される。これによりメモリ220の0番地にR1L、R1Uが書き込まれる。G、Bの2色についても同様の動作により、結果、メモリ220の0番地に図8aに示した態様でデータが格納される。第2クロックサイクルで、第1種エレメント3101,1が同じアドレス0番地をメモリ220及び222に出力する。同時に第1種エレメント3102,1がアクティブでないライト信号をメモリ220に出力し、第1種エレメント3103,1がアクティブなライト信号をメモリ222に出力する。同時に、図3及び図6に示した態様で入力されたR2のデータの下位4ビットのR2Lと、上位4ビットのR2Uとはそれぞれバス315を経由してそのままメモリ222に出力される。これによりメモリ222の0番地にR2L、R2Uが書き込まれる。G、Bの2色についても同様の動作により、結果、メモリ222の0番地に図8bに示した態様でデータが格納される。第3クロックサイクルでは、第1種エレメント3101,1は1インクリメントした値、すなわちアドレス1番地をメモリ220及び222に出力する。以降、第1種エレメント3102,1と第1種エレメント3103,1とは上述の動作を行うことにより、結果、図8a、図8bに示した態様で映像データ111がメモリ220,222に格納される。一連のライト動作を行った後、次にメモリ220,222からデータをリードする。まず、第1種エレメント3101,1がアドレス0番地をメモリ220及び222に出力する。同時に第1種エレメント3102,1がアクティブなリード信号をメモリ220に出力し、第1種エレメント3103,1がアクティブなリード信号をメモリ222に出力する。これにより、図9に示すようにメモリ220からR1L、R1Uが出力され、メモリ222からR2L、R2Uが出力される。次のサイクルでR1L、R2Lはバス315を経由してプログラマブルアレイ200から映像データ116として外部に出力され、同時にR1U、R2Uはそれぞれ、第1種エレメント3104,1と第1種エレメント3104,2にラッチされ、更に次のサイクルでバス315を経由してプログラマブルアレイ200から映像データ116として外部に出力される。同様の動作をG、Bの2色についても実行することにより、図7に示したタイミングで映像データ116がプログラマブルアレイ200から出力される。<ケース1B:図10に示したタイミングで映像データ116を出力する場合>コンフィギュレーションに係る動作は上述と同じである。すなわち、図示しない読み出し専用メモリ例えばROMに予め格納したコンフィギュレーションコード115はコンフィギュレーション制御部210に入力され、その出力であるコンフィギュレーションコード215は順次、複数の第1種エレメント310及び第2種エレメント350に出力される図3、図4、図5。これによりプログラマブルアレイ200に含まれる全ての第1種エレメント310及び第2種エレメント350のコンフィギュレーションメモリ410,510それぞれにコンフィギュレーションコードが格納される。なお、以降の説明から明らかなように、本ケースで用いるコンフィギュレーションコード115の内容はケース1Aで用いたものと異なる。これにより、第1種エレメント310はケース1Aと異なる動作をする。コンフィギュレーションが終了すると、第1種エレメント3101,1はバス315を経由してアドレスをメモリ220及び222に出力する。なお、もしアドレスが5ビット以上必要な場合には、第1種エレメント3101,1と同様の構成を他の第1種エレメント、例えば第1種エレメント3101,2と組み合わせて実現できることは容易に想定できるためここでは述べない。また、コンフィギュレーションにより第1種エレメント3102,1はライト信号又はリード信号をバス315を経由してメモリ220に出力し、第1種エレメント3103,1はライト信号又はリード信号をバス315を経由してメモリ222に出力する。このとき、第1種エレメント3102,1は、第1種エレメント3101,1がアドレスとして8番地を出力するまでライト信号をアクティブにし、第1種エレメント3103,1は、第1種エレメント3101,1がアドレスとして8番地を出力した後、ライト信号をアクティブにする。また、コンフィギュレーションにより第1種エレメント3104,1と第1種エレメント3104,2とは、入力したデータを1サイクル遅延させるラッチの動作を行う。次に、映像データ111をプログラマブルアレイ200に入力する図2。映像データ111は既に説明したように図6に示したタイミングでプログラマブルアレイ200に入力される。以降ではR、G、Bのうち、Rについてのみ記載するが、他の2色についても同様である。まず、第1クロックサイクルで、第1種エレメント3101,1がアドレス0番地をメモリ220及び222に出力する。同時に第1種エレメント3102,1がアクティブなライト信号をメモリ220に出力し、第1種エレメント3103,1がアクティブでないライト信号をメモリ222に出力する。同時に、図3及び図6に示した態様で入力されたR1のデータの下位4ビットのR1Lと、上位4ビットのR1Uとはそれぞれバス315を経由してそのままメモリ220に出力される。これによりメモリ220の0番地にR1L、R1Uが書き込まれる。G、Bの2色についても同様の動作により、結果、メモリ220の0番地に図11aに示した態様でデータが格納される。第2クロックサイクルで、第1種エレメント3101,1は1インクリメントした値、すなわちアドレス1番地をメモリ220及び222に出力する。同時に第1種エレメント3102,1がアクティブなライト信号をメモリ220に出力し、第1種エレメント3103,1がアクティブでないライト信号をメモリ222に出力する。同時に、図3及び図6に示した態様で入力されたR2のデータの下位4ビットのR2Lと、上位4ビットのR2Uとはそれぞれバス315を経由してそのままメモリ220に出力される。これによりメモリ220の1番地にR2L、R2Uが書き込まれる。以降、G、Bの2色についても第8クロックサイクルまで同様の動作を繰り返すことで、結果、メモリ220に図11aに示した態様でデータが格納される。第9クロックサイクルで、第1種エレメント3101,1がアドレス0番地をメモリ220及び222に出力する。同時に第1種エレメント3102,1がアクティブでないライト信号をメモリ220に出力し、第1種エレメント3103,1がアクティブなライト信号をメモリ222に出力する。同時に、図3及び図6に示した態様で入力されたR9のデータの下位4ビットのR9Lと、上位4ビットのR9Uとはそれぞれバス315を経由してそのままメモリ222に出力される。以降、第1種エレメント3101,1は1インクリメントした値をアドレスとしてメモリ222に出力することにより、メモリ222に図11bに示した態様でデータが格納される。一連のライト動作を行った後、次にメモリ220,222からデータをリードする。まず、第1種エレメント3101,1がアドレス0番地をメモリ220及び222に出力する。同時に第1種エレメント3102,1がアクティブなリード信号をメモリ220に出力し、第1種エレメント3103,1がアクティブなリード信号をメモリ222に出力する。これにより、図12に示すようにメモリ220からR1L、R1Uが出力され、メモリ222からR9L、R9Uが出力される。次のサイクルでR1L、R9Lはバス315を経由してプログラマブルアレイ200から映像データ116として外部に出力され、同時にR1U、R9Uはそれぞれ、第1種エレメント3104,1と第1種エレメント3104,2とにラッチされ、更に次のサイクルでバス315を経由してプログラマブルアレイ200から映像データ116として外部に出力される。同様の動作をG、Bの2色についても実行することにより、図10に示したタイミングで映像データ116がプログラマブルアレイ200から出力される。以上述べたように、コンフィギュレーションコード115,215に従って複数の第1種エレメント310がその動作を変更することで、図7及び図10に記載した態様で映像データ116を出力する。なお、第1種エレメント310の構成は図4に記載したものに限定されるものではなく、映像データ116の出力形態は図7、図10に限られたものではない。また、本実施形態ではプログラマブルアレイ200と共に用いられるメモリを2つとしたが、これも任意の数でもよい。<ケース2:制御信号117,118の生成>次に、液晶表示装置150に含まれるソースドライバ182、ゲートドライバ184を駆動するに適合した制御信号117,118を生成する動作について述べる。これら制御信号は液晶表示装置150の仕様により、その本数、変化タイミング1になるタイミング、0になるタイミングが変わる。したがって肝要なのは任意のタイミングで制御信号117又は118を変化させることである。一般にこのような動作は、クロック数をカウントするカウンタを設け、そのカウンタが複数の予め設定した値になったときに信号を変化させることで実現できる。以下、この動作について図2~図5と図13とを用いて説明する。上述のケース1A又はケース1Bに記載したとおり、図示しない読み出し専用メモリ例えばROMに予め格納したコンフィギュレーションコード115をプログラマブルアレイ200にダウンロードする図2。コンフィギュレーションコード115はコンフィギュレーション制御部210に入力され、その出力であるコンフィギュレーションコード215は順次、複数の第1種エレメント310及び第2種エレメント350に出力される図3、図4、図5。これによりプログラマブルアレイ200に含まれる全ての第1種エレメント310及び第2種エレメント350のコンフィギュレーションメモリ410,510それぞれにコンフィギュレーションコード215が格納される。このようにケース1とケース2に係るコンフィギュレーションは同時になされる。コンフィギュレーションが終了すると、第2種エレメント350内の12ビット構成のカウンタ520が初期値0を保持する。また12ビットのレジスタ530には第1の比較値例えば6が、12ビットのレジスタ532には第2の比較値例えば1920がコンフィギュレーションメモリ510に従って設定される。比較器540,542はそれぞれカウンタ520とレジスタ530の値を、またカウンタ520とレジスタ532の値をそれぞれ比較し、その値が一致すると1ビットの比較結果550,552として1をそれぞれバス315に出力する。カウンタ520、レジスタ530,532、比較器540,542が第1種エレメント310の構成と違って12ビット構成となっているのは、液晶表示装置150の水平方向の解像度が近年では1024以上となっているため、そのカウントをするのに4ビットでは不足するからである。また、コンフィギュレーションにより第1種エレメント3105,1は、バス315から入力したデータが1であるとき、レジスタ472の値を反転してバス315に出力する図4。詳細には、レジスタ472にはコンフィギュレーション後、初期値0が格納され、マルチプレクサ480はレジスタ472を選択してALU460及びバス315に出力する。マルチプレクサ450はバス315を経由して比較結果550,552を選択してALU460に出力する。ALU460では2つの入力に対して排他的論理和の演算を行う。次に、水平同期信号113をプログラマブルアレイ200に入力する。この信号はバス315を経由してカウンタ520に入力される図5。これによりカウンタ520は初期値0からのインクリメント動作を開始する。カウンタ520の値が6になったとき、比較結果550は1となり、バス315に出力される。比較結果550は図4に示す第1種エレメント3105,1内部のマルチプレクサ450を経由してALU460に入力される。レジスタ472の初期値02進数で表記すると0000と比較結果550の12進数で表記すると0001との排他的論理和の結果、2進数で0001が新たにレジスタ472の値として格納され、この値はバス315に出力される。この値はプログラマブルアレイ200から制御信号117として出力される。すなわち、カウンタ520の値が6の時点で制御信号117は0から1に変化したことになる。以降も図5に示すカウンタ520はインクリメント動作を継続し、その値が1920になったときに、比較結果552は1となり、バス315に出力される。比較結果552は図4に示す第1種エレメント3105,1内部のマルチプレクサ450を経由してALU460に入力される。レジスタ472の値が12進数で表記すると0001と比較結果552の12進数で表記すると0001との排他的論理和の結果、2進数で0000が新たにレジスタ472の値として格納され、この値はバス315に出力される。この値はプログラマブルアレイ200から制御信号117として出力される。すなわち、カウンタ520の値が1920の時点で制御信号117は1から0に変化したことになる。図13は、以上の説明をタイミング図で示したものである。以上の説明から明らかなように、本実施形態によると任意のタイミングで制御信号117又は118を変化させることができる。更に多くのタイミングで制御信号117又は118を変化させる必要がある場合、第2種エレメント350を複数用いればよい。また第1種エレメント310の内部のALU460の動作を排他的論理和としたが、論理和等他の論理演算に変更することで更に多様な制御信号117又は118の出力を得ることができる。更に、本実施形態によれば、小さい回路規模で任意のタイミングで制御信号を出力することも明らかである。なぜなら図5に示した第2種エレメント350の構成を第1種エレメント310だけで実現しようとした場合、カウンタ520を実現するのに少なくとも3個、レジスタ530,532及び比較器540,542を実現するのに少なくとも6個、総計少なくとも9個の第1種エレメント310が必要である。これに比し、第2種エレメント350のような構成では、これらの構成要素を1つのエレメントに緊密に実装することができるからである。なお、本実施形態では、液晶表示装置150の仕様に従って制御信号117,118を生成するとしたが、液晶表示装置150の仕様からだけでなく、映像データの内容を反映して制御信号117,118を生成してもよい。図14は、本実施形態に係るパネル制御システムを示した図である。ディジタルテレビ放送電波はアンテナ610で受信され、そのアナログ信号がシステムオンチップ600に入力される。アナログ信号はシステムオンチップ600に内蔵される放送受信部620に入力された後、映像データを含むディジタル信号に変換される。通常、このディジタル信号からなる映像データはMPEG2やH.264といった画像コーデックの形式により符号化されたものである。この符号化データ625はデコード部630でデコードされ、映像データ611が出力される。映像データ611は画質補正部640で更に色の変換や映像輪郭の補正等が施され、映像データ111としてパネル制御部100に出力される。また、合わせて垂直同期信号112、水平同期信号113もパネル制御部100に出力される。なお、図14では、垂直同期信号112、水平同期信号113が画質補正部640から出力される構成を記載したが、これは、デコード部630でも、また放送受信部620、あるいはシステムオンチップ600に内蔵される図示しないクロック生成部が出力してもよい。本実施形態によると、パネル制御部100を含むLSIをシステムオンチップ600とは個別に構成した場合に比べ、映像データ111を極めて低消費電力で伝送することができる。なぜなら、パネル制御部100を含むLSIを個別に構成した場合、映像データ111を伝送するのに専用のLSIの端子及び端子入出力部が必要である。この端子はLSIの電源電圧の2倍以上の電圧で伝送されるのが一般的であり、しかも映像データ111は通常8ビット以上のデータ幅でその伝送クロック周波数は75MHz以上といった大きい帯域が必要だからである。また、本実施形態により、パネル制御部100を含むLSIをシステムオンチップ600に内蔵するため、セット製品例えばディジタルテレビのLSI部品数が少なくなるのは自明である。なお、上記した例ではプログラマブルアレイに内蔵される第1種エレメントの個数、第2種エレメントの個数、パネル制御装置に含まれるメモリの個数が任意でよいこと、また映像データの入力形式、出力形式がR、G、Bの3色に限定されないことは言うまでもない。また、本実施形態ではディジタルテレビ放送電波がアンテナ610で受信され、そのアナログ信号がシステムオンチップ600に入力されるとしたが、このアナログ信号はアンテナ経由に限定されるものではなく、例えばケーブルの形態でもよい。またディジタルテレビ放送又はディジタルテレビ放送を記録した媒体例えばディジタルビデオディスクからディジタル信号としてシステムオンチップ600に入力する形態でもよい。同様に、映像データは、ディジタルテレビ放送でないコンテンツ例えば映画、個人撮影のホームビデオを記録した媒体からディジタル信号としてシステムオンチップ600に入力する形態でもよい。これらの場合、このディジタル信号は放送受信部620に入力されるのではなく、デコード部630に入力されることとなる。また、更には、映像データは、上記の記録メディアを再生するプレーヤ例えばDVDプレーヤや、ブルーレイディスクプレーヤから出力される非圧縮の映像データであってもよい。その場合は、非圧縮の映像データは映像データ611として直接画質補正部640に入力されることとなる。"