"プログラムを実行可能なCPUと、上記CPUがアクセス可能な内蔵RAMと、ブートプログラムが格納されたブート用メモリとを備えた半導体装置と、上記半導体装置に結合され、記憶情報を連続して読み出し可能なブートオペレーションモードを有するメモリカードと、上記半導体装置に結合された外部RAMと、を含むデータ処理装置であって、上記メモリカードは、それぞれ上記CPUで実行可能な第1プログラムと第2プログラムとを記憶し、上記CPUは、上記ブートプログラムの実行により上記メモリカードをブートオペレーションモードに遷移させて、上記メモリカード内の上記第1プログラムを上記内蔵RAMに転送させ、上記メモリカードに対してブートオペレーションモードを維持させた状態で、上記内蔵RAM内の上記第1プログラムの実行に遷移し、上記メモリカード内の上記第2プログラムを上記外部RAMに転送させることを特徴とするデータ処理装置。上記CPUは、上記第1プログラムの実行により、上記メモリカード内の上記第2プログラムを上記外部RAMに転送させる前に、上記外部RAMを初期化する請求項1記載のデータ処理装置。上記第1プログラムは、上記内蔵RAMの記憶容量以下のサイズとされ、上記第2プログラムは、上記内蔵RAMの記憶容量を越えるサイズとされる請求項2記載のデータ処理装置。上記メモリカードには、上記内蔵RAMの記憶容量を越えるサイズの第3プログラムが更に格納され、上記CPUは、上記メモリカード内の上記第2プログラムを上記外部RAMに転送させた後、上記メモリカードに対してブートオペレーションモードを維持させた状態で、上記第2プログラムの実行に遷移し、上記メモリカード内の上記第3プログラムを上記外部RAMに転送させてから、上記ブートオペレーションモードを終了させる請求項3記載のデータ処理装置。上記半導体装置は、液晶パネルへの情報表示を制御するための液晶コントローラを含む請求項4記載のデータ処理装置。上記CPUは、上記第2プログラムの実行により、上記液晶パネルへのスプラッシュ画面表示を制御する請求項5記載のデータ処理装置。上記半導体装置は、専用バスを介して上記メモリカードに結合され、上記メモリカードの動作制御を行うホストコントローラを含む請求項6記載のデータ処理装置。上記ホストコントローラは、上記専用バスにおけるコマンド信号ラインを第1論理状態からそれとは異なる第2論理状態に遷移させることで、上記メモリカードに対してブートオペレーションモードを指示し、上記コマンド信号ラインを上記第2状態から上記第1状態に遷移させることで上記メモリカードに対してブートオペレーションモードの終了を指示する通信制御回路を含む請求項7記載のデータ処理装置。プログラムを実行可能なCPUと、上記CPUがアクセス可能な内蔵RAMと、ブートプログラムが格納されたブート用メモリと、を含む半導体装置に、メモリカードと外部RAMとが結合された状態で行われるプログラム実行方法であって、上記メモリカードには、上記内蔵RAMの記憶容量以下のサイズの第1プログラムと、上記内蔵RAMの記憶容量を越えるサイズの第2プログラムと、を格納し、上記CPUは、上記ブートプログラムの実行により上記メモリカードをブートオペレーションモードに遷移させて、上記メモリカード内の上記第1プログラムを上記内蔵RAMに転送させ、上記メモリカードに対してブートオペレーションモードを維持させた状態で、上記内蔵RAM内の上記第1プログラムの実行に遷移し、上記メモリカード内の上記第2プログラムを上記外部RAMに転送させることを特徴とするプログラム実行方法。上記CPUは、上記第1プログラムの実行により、上記メモリカード内の上記第2プログラムを上記外部RAMに転送させる前に、上記外部RAMを初期化する請求項9記載のプログラム実行方法。上記メモリカードには、上記内蔵RAMの記憶容量を越えるサイズの第3プログラムを更に格納し、上記CPUは、上記メモリカード内の上記第2プログラムを上記外部RAMに転送させた後、上記メモリカードに対してブートオペレーションモードを維持させた状態で、上記第2プログラムの実行に遷移し、上記メモリカード内の上記第3プログラムを上記外部RAMに転送させてから、上記ブートオペレーションモードを終了させる請求項10記載のプログラム実行方法。メモリカードの一例とされるマルチメディアカードMMCのうち、特に組み込みマルチメディアカードは、eMMCEmbeddedMMCと呼ばれる。このeMMCにおいて、2009年3月のJEDEC規格によれば、ブートオペレーションモードBootoperationmodeがサポートされているEmbeddedMMCStandardMMCA44。本願発明者は、eMMCが結合されたMCUMicroControllerUnit;マイクロコントロールユニットにおけるブートオペレーションについて検討した。MCUは、CPU、ブート用ROM、内蔵RAM、MMCホストコントローラを含む。上記MMCホストコントローラにeMMCや外部RAMが結合される。ブート用ROMには、ブートプログラムPRG0が格納される。eMMCには、第1プログラムPRG1及びPRG2が格納される。第1プログラムPRG1は、上記内蔵メモリの記憶容量以下のサイズとされ、第2プログラムPRG2は、上記内蔵メモリの記憶容量を越えるサイズとされる。従って、第2プログラムは外部RAMに転送される。外部RAMは、使用前に初期化する必要がある。内蔵ROM内のブートプログラムPRG0は、基本的には書き換え不可能であるため、書き換え不可能なPRG0の実行によって、素性の分からない外部RAMを初期化することはできない。このため、ブート用ROM内のブートプログラムPRG0がCPUで実行されることによって、eMMC内の第1プログラムPRG1が上記内蔵RAMに転送され、内蔵RAM内の第1プログラムPRG1がCPUで実行されることで、上記外部RAMが初期化される。そしてこの初期化後に、eMMC内の第2プログラムPRG2が上記外部RAMに転送される。しかし、外部RAMを初期化してから当該第2プログラムPRG2や当該第2プログラムPRG2の実行で用いられるデータを上記外部RAMに転送するまでの時間が長くなることが、本願発明者によって見いだされた。例えば、第2プログラムPRG2が液晶パネル等のユーザインタフェースにスプラッシュ画面等の起動表示を行う等のプログラムの場合には、外部RAMを初期化してから当該第2プログラムPRG2や当該第2プログラムPRG2の実行で用いられるデータを上記外部RAMに転送するまでの時間が長くなることによって、スプラッシュ画面等の起動表示が遅くなってしまう。本発明の目的は、メモリカードから転送されたプログラムを実行することによって上記メモリカードから再び別のプログラムを転送するのに要する時間を短縮するための技術を提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、データ処理装置には、プログラムを実行可能なCPUと、上記CPUがアクセス可能な内蔵RAMと、ブートプログラムが格納されたブート用メモリとを備えた半導体装置が設けられる。また、上記データ処理装置には、上記半導体装置に結合され、記憶情報を連続して読み出し可能なブートオペレーションモードを有するメモリカードと、上記半導体装置に結合された外部RAMとが設けられる。上記メモリカードには、それぞれ上記CPUで実行可能な第1プログラムと第2プログラムとが記憶される。上記CPUは、上記ブートプログラムの実行により上記メモリカードをブートオペレーションモードに遷移させて、上記メモリカード内の上記第1プログラムを上記内蔵RAMに転送させ、上記メモリカードに対してブートオペレーションモードを維持させた状態で、上記内蔵RAM内の上記第1プログラムの実行に遷移し、上記メモリカード内の上記第2プログラムを上記外部RAMに転送させる。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、メモリカードから転送されたプログラムを実行することによって上記メモリカードから再び別のプログラムを転送するのに要する時間を短縮するための技術を提供することができる。1.実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。1本発明の代表的な実施の形態に係るデータ処理装置1は、プログラムを実行可能なCPU121と、上記CPUがアクセス可能な内蔵RAM125と、ブートプログラムPRG0が格納されたブート用メモリ123とを備えた半導体装置12と、記憶情報を連続して読み出し可能なブートオペレーションモードを有するメモリカード13と、上記半導体装置に結合された外部RAM14とを含む。上記メモリカードは、それぞれ上記CPUで実行可能な第1プログラムPRG1と第2プログラムPRG2とを記憶する。上記CPUは、上記ブートプログラムの実行により上記メモリカードをブートオペレーションモードに遷移させて、上記メモリカード内の上記第1プログラムを上記内蔵RAMに転送させ、上記メモリカードに対してブートオペレーションモードを維持させた状態で、上記内蔵RAM内の上記第1プログラムの実行に遷移し、上記メモリカード内の上記第2プログラムを上記外部RAMに転送させる。上記の構成によれば、メモリカードがブートオペレーションモードに遷移され、第1プログラムPRG1が内蔵RAMに転送されると、上記ブートオペレーションモードを終了しないままの状態で、CPUはブートプログラムPRG0から第1プログラムPRG1の実行に遷移される。そして第1プログラムPRG1がCPUで実行されることにより、第2プログラムPRG2の転送が行われる。このように1回のブートオペレーション期間に、第1プログラムPRG1及び第2プログラムPRG2の転送が行われるため、メモリカードから転送されたプログラムPRG1を実行することによって上記メモリカードから再び別のプログラムPRG2を転送するのに要する時間を短縮することができる。2上記1において、上記CPUは、上記第1プログラムの実行により、上記メモリカード内の上記第2プログラムを上記外部RAMに転送させる前に、上記外部RAMを初期化するように構成することができる。3上記2において、上記第1プログラムは、上記内蔵RAMの記憶容量以下のサイズとし、上記第2プログラムは、上記内蔵RAMの記憶容量を越えるサイズとすることができる。4上記3において、上記メモリカードには、上記内蔵RAMの記憶容量を越えるサイズの第3プログラムを更に格納することができる。このとき、上記CPUは、上記メモリカード内の上記第2プログラムを上記外部RAMに転送させた後、上記メモリカードに対してブートオペレーションモードを維持させた状態で、上記第2プログラムの実行に遷移し、上記メモリカード内の上記第3プログラムを上記外部RAMに転送させてから、上記ブートオペレーションモードを終了させるように構成することができる。5上記4において、上記半導体装置には、液晶パネルへ11の情報表示を制御するための液晶コントローラ122を設けることができる。6上記5において、上記CPUは、上記第2プログラムの実行により、上記液晶パネルへのスプラッシュ画面表示を制御するように構成することができる。7上記6において、上記半導体装置には、専用バスを介して上記メモリカードに結合され、上記メモリカードの動作制御を行うホストコントローラ127を設けることができる。8上記7において、上記ホストコントローラは、上記専用バスにおけるコマンド信号ラインを第1論理状態からそれとは異なる第2論理状態に遷移させることで、上記メモリカードに対してブートオペレーションモードを指示し、上記コマンド信号ラインを上記第2状態から上記第1状態に遷移させることで上記メモリカードに対してブートオペレーションモードの終了を指示する通信制御回路1273を設けることができる。上記第1論理状態をローレベルとするとき、上記第2論理状態はハイレベルとされる。9プログラムを実行可能なCPUと、上記CPUがアクセス可能な内蔵RAMと、ブートプログラムが格納されたブート用メモリと、を含む半導体装置に、メモリカードと外部RAMとが結合された状態でブートオペレーションを実行するとき、上記メモリカードには、上記内蔵RAMの記憶容量以下のサイズの第1プログラムと、上記内蔵RAMの記憶容量を越えるサイズの第2プログラムとが格納される。上記CPUは、上記ブートプログラムの実行により上記メモリカードをブートオペレーションモードに遷移させて、上記メモリカード内の上記第1プログラムを上記内蔵RAMに転送させ、上記メモリカードに対してブートオペレーションモードを維持させた状態で、上記内蔵RAM内の上記第1プログラムの実行に遷移し、上記メモリカード内の上記第2プログラムを上記外部RAMに転送させる。上記の構成によれば、上記1の場合と同様に、1回のブートオペレーション期間に、第1プログラムPRG1及び第2プログラムPRG2の転送が行われるため、メモリカードから転送されたプログラムPRG1を実行することによって上記メモリカードから再び別のプログラムPRG2を転送するのに要する時間を短縮することができる。10上記9において、上記CPUは、上記第1プログラムの実行により、上記メモリカード内の上記第2プログラムを上記外部RAMに転送させる前に、上記外部RAMを初期化する。11上記10において、上記メモリカードには、上記内蔵RAMの記憶容量を越えるサイズの第3プログラムが更に格納される。このとき、上記CPUは、上記メモリカード内の上記第2プログラムを上記外部RAMに転送させた後、上記メモリカードに対してブートオペレーションモードを維持させた状態で、上記第2プログラムの実行に遷移し、上記メモリカード内の上記第3プログラムを上記外部RAMに転送させてから、上記ブートオペレーションモードを終了させる。2.実施の形態の詳細実施の形態について更に詳述する。《実施の形態1》図1には、本発明にかかるデータ処理装置の構成例が示される。図1に示されるデータ処理装置1は、所定のデータ処理を行い、その処理結果を表示する機能を有する。このデータ処理装置1は、特に制限されないが、液晶パネル11、半導体装置の一例とされるMCUMicroControllerUnit;マイクロコントロールユニット12、メモリカードの一例とされるeMMC13、SDRAMSynchronousDynamicRandomAccessMemory等の外部RAM14を含む。MCU12は、予め設定されたプログラムに従って各種データ処理を行う。液晶パネルLCD11とMCU12とは、LCD専用バスによって接続されている。LCD専用バスには、クロック信号を伝達するためのクロック信号ラインや、制御信号を伝達するための制御ラインが含まれる。液晶パネル11は、MCU12から伝達された画像データを表示する。eMMC13は、MMC専用バスを介してMCU12に結合される。MMC専用バスには、クロックCLK信号を供給するためのクロックCLK信号ライン、コマンドCMDを供給するためのコマンドCMD信号ライン、8ビットデータDAT7:0を供給するためのデータラインが含まれる。eMMC13には、パーティション先頭から、内蔵RAM125の記憶容量以下の第1プログラムPRG1と、内蔵RAM125の記憶容量を越えるサイズの第2プログラムPRG2と、スプラッシュ画面用画像データ131と、内蔵RAM125の記憶容量を超えるサイズの第3プログラムPRG3とが連続して書き込まれている。ここで、第1プログラムPRG1は外部RAM14を初期化するためのプログラム、第2プログラムPRG2は、スプラッシュ画面用画像を液晶パネル11に表示させるためのプログラム、第3プログラムPRG3は、MCU12で所定のデータ処理を行うためのプログラムである。MCU12は、外部バスを介して外部RAM14に結合される。外部バスには、クロック信号を伝達するためのクロック信号ラインや、制御信号を伝達するための制御ラインが含まれる。この外部RAM14は、第2プログラムPRG2や第3プログラムPRG3を格納するための十分な記憶容量を備えている。MCU12は、特に制限されないが、CPU中央処理装置121、LCDコントローラ122、ブート用ROMReadOnlyMemory123、内蔵RAMRandomAccessMemory125、クロック生成回路126、MMCホストコントローラ127を含む。さらにMCU12は、MMCFIFOFirstInFirstOut128、DMACDirectMemoryAccessControler129、及びバスコントローラ130を含む。CPU121は、ブート用ROM123内のブートプログラムPRG0や、内蔵RAM125又は外部RAM14内のプログラムを実行することができる。CPU121は、ALUなどの演算部やCPU全体を制御する制御部を含む。この制御部には、メモリ上の実行すべき命令の位置アドレスを指定するためのプログラムが設けられる。ブート用ROM123、内蔵RAM125、外部RAM14などの外部デバイスは、CPU121によって管理されるアドレス空間に配置されており、いずれのデバイスから命令をフェッチするかは、プログラムカウンタの値によって決定される。LCDコントローラ122は、液晶パネル11における表示動作を制御する。ブート用ROM123には、第1プログラムPRG1をブートするためのブートプログラムPRG0が格納される。内蔵RAM125は、外部RAM14に比べて記憶容量が小さい。このため、蔵RAM125には、比較的サイズの小さい第1プログラムPRG1を書き込むことはできるが、第2プログラムPRG2、スプラッシュ画面用画像データ、及び第3プログラムPRG3を書き込むことはできない。第2プログラムPRG2、スプラッシュ画面用画像データ、及び第3プログラムPRG3は、外部RAM14に転送される。クロック生成回路126は、所定周波数のクロック信号を生成する。生成されたクロック信号は、CPU121LCDコントローラ122、MMCホストコントローラ127、DMAC129、及びバスコントローラ130に供給される。MMCホストコントローラ127は、eMMC13の動作を制御する。MMCFIFO128は、先入れ先出し方式でデータを伝達する。DMAC129は、MMCホストコントローラ127からの転送リクエストに従って、DMA転送を制御する。バスコントローラ130は、外部RAM14が接続された外部バスの制御を行う。CPU121やDMAC129は、データレジスタ1275を介してMMCFIFO128にアクセスすることができる。上記CPU121、LCDコントローラ122、ブート用ROM123、内蔵RAM125,MMCホストコントローラ127、DMAC129、及びバスコントローラ130は、内部バスを介して互いに信号のやり取りが可能に結合されている。MMCホストコントローラ127は、特に制限されないが、CLK生成回路1271、トライステートバッファ1272、通信制御回路1273、FIFO制御FIFO状態検出回路1274、データレジスタ1275、及び制御レジスタ1276を含む。CLK生成回路1271は、クロック生成回路126で生成されたクロック信号を分周することで、eMMC13に応じた周波数のクロック信号を形成する。生成されたクロック信号は、後段のトライステートバッファ1272を介してeMMC13に供給される。通信制御回路1273は、FIFO制御FIFO状態検出回路1274でのFIFO状態検出結果に応じてトライステートバッファ1272のオン/オフ状態を制御する。FIFO制御FIFO状態検出回路1274は、MMCFIFO128の動作制御及び状態検出を行う。データレジスタ1275には、転送されるデータが一時的に保持される。制御レジスタ1276には、データ転送の制御情報が保持される。次に、上記構成の作用について詳述する。図2には、図1に示されるデータ処理装置1における主要部の動作タイミングが示される。また、図3には、eMMC13から内蔵RAM125又は外部RAM14へのデータ転送の様子が示される。この実施の形態1において、ブートオペレーションシーケンスには、第一フェーズ、第二フェーズ、第三フェーズ含まれる。先ず、第一フェーズについて、図4のフローチャートに従って説明する。データ処理装置1に電源が投入されS400、MCU12のCPU121がブート用ROM123から命令のフェッチを開始することによって、ブート用ROM123内のブートプログラムPRG0が実行されるS401。このブートプログラムPRG0の実行により、MCU12内蔵のDMAC129が設定されるS402。つまり、MMCFIFO128から内蔵RAM125に対してeMMC13内に格納されている第1プログラムPRG1のサイズ分のデータをDMA転送するように設定される。次にCPU121は、ブートプログラムPRG0の実行により、MCU12内蔵のMMCホストコントローラ127を制御し、ブートオペレーションシーケンスを開始するS403。このブートオペレーションシーケンスでは、MMCホストコントローラ127からeMMC13に対し、クロックCLK信号ラインからクロックを供給し、次にコマンドCMD信号ラインをローレベルに固定し続けることで、eMMC13に格納されているプログラムやデータが、eMMC13の先頭ブロックから順に、クロック信号に同期してデータDAT7:0ラインに出力されるS404。MMCホストコントローラ127は、データDAT7:0ラインから第1プログラムPRG1を受信すると、MMCFIFO128にそれを書き込んでいくS405。MMCFIFO128のバッファフルが検出されると、MMCホストコントローラ127は、クロック信号の出力を一次停止し、eMMC13からの第1プログラムPRG1の転送を中断し、DMAC129に対してデータ転送リクエスト信号をアサートするS406。DMAC129は、ブートプログラムPRG0がCPU121で実行された際の転送設定に従って、MMCFIFO128から内蔵RAM125に対してデータ転送を行うS407。DMAC129は、MMCホストコントローラ127からのデータ転送リクエスト信号がネゲートされるまで連続してデータ転送を行う。MMCホストコントローラ127は、DMAC129によりMMCFIFO128が読み出され、MMCFIFO128のバッファエンプティを検出すると、DMAC129に対するデータ転送リクエスト信号をネゲートする。そして一時停止していたクロック信号の出力を再開し、中断した位置から第1プログラムPRG1の受信を再開するS408。以上の手順により、例えば図3に示されるように、MMCFIFO128から内蔵RAM125までの間で第1プログラムPRG1の転送が行われる。内部RAM125又は外部RAM14の書込みアドレスは、メモリの先頭アドレスとオフセットバッファサイズとによって決定される。図3において、Nは内蔵RAM125又は外部RAM14における先頭アドレスを示し、FSIZEは、MMCFIFO128のバッファサイズを意味する。そして、DMAC129は、延べ転送バイト数がPRG1のサイズに達した時点で、DMA転送処理が終了されるS409,S410。一方、MMCホストコントローラ127は、クロックCLK信号ラインを介して、eMMC13に対してクロックCLK信号を出力し続けている。このとき、MMCFIFO128は、エンプティである。このため、eMMC13内のPRG1の直後のブロックに格納されている第2プログラムPRG2のMMCFIFO128への転送が開始されるS411。そして、MMCホストコントローラ127は、MMCFIFO128のバッファフルを検出すると、クロック信号の出力を一次停止し、eMMC13からのPRG2のバイナリデータ転送を中断するS412。そしてDMAC129に対してデータ転送リクエスト信号をアサートした状態で待機状態となる。CPU121は、ブートプログラムPRG0の実行により、プログラムカウンタの値を、内蔵RAM125上に読み出された第1プログラムPRG1の先頭アドレスに変更する。これにより、CPU121は、ブートプログラムPRG0から第1プログラムPRG1の実行に遷移される。次に、第二フェーズについて、図5のフローチャートに従って説明する。CPU121は、第1プログラムPRG1の実行により、外部バスコントローラ130を制御し、外部RAM14の初期化を行って、外部RAM14へのランダムアクセスが可能な状態にするS500,S501。次に、DMAC129を設定するS502。すなわち、MMCFIFO128から外部RAM14に対してeMMC13内に格納されている第2プログラムPRG2とスプラッシュ画面データとの合計サイズ分のデータをDMA転送可能に設定される。尚、以降、第2プログラムPRG2とスプラッシュ画面データとを第2プログラムPRG2等と総称する。既に第一フェーズの最後においてMMCホストコントローラ127からDMAC129へのデータ転送リクエスト信号がアサートされている状態であるため、MMCFIFO128から外部RAM14に対して第2プログラムPRG2等の転送が開始されるS503。以降、第一フェーズの場合と同様に、MMCホストコントローラ127とDMAC129の動作によって第2プログラムPRG2等の外部RAM14への転送が行われるS504~S508。DMAC129は、延べ転送バイト数が第2プログラムPRG2等のサイズに達した時点で、DMA転送処理を終了するS509,S510。MMCホストコントローラ127は、eMMC13に対してクロックを出力し続けているため、eMMC13内の第2プログラムPRG2等の直後のブロックに格納されている第3プログラムPRG3をMMCFIFO128に転送するS511。そしてMMCホストコントローラ127は、MMCFIFO128がバッファフルになったことを検出すると、MMCホストコントローラ127はクロック信号の出力を一次停止し、eMMC13からのPRG3のバイナリデータ転送を中断するS512。そしてDMAC129に対してデータ転送リクエスト信号をアサートした状態で待機状態となる。CPU121は、第1プログラムPRG1の実行により、プログラムカウンタの値を、内蔵RAM125上に読み出された第2プログラムPRG2の先頭アドレスに変更する。これにより、第1プログラムPRG1から第2プログラムPRG2の実行に遷移される。次に、第三フェーズについて、図6のフローチャートに従って説明する。CPU121は、第2プログラムPRG2の実行により、LCDコントローラ122を制御し、外部RAM14に読み出してあるスプラッシュ画面データを液晶パネル11に表示するS600,S601。次に、CPU121は、第2プログラムPRG2の実行により、DMAC129を設定するS602。すなわち、MMCFIFO128から外部RAM14に対してeMMC13内に格納してある第3プログラムPRG3のサイズ分のデータをDMA転送するように設定される。既に第一フェーズの最後においてMMCホストコントローラ127からDMAC129へのデータ転送リクエスト信号がアサートされている状態であるため、MMCFIFO128から外部RAM14に対してPRG3の転送が開始されるS603。以降、第一フェーズや第二フェーズの場合と同様に、MMCホストコントローラ127とDMAC129の動作によってPRG3の外部RAM14への転送が行われるS604~S608。DMAC129は、延べ転送バイト数が第3プログラムPRG3のサイズに達した時点で、DMA転送処理を終了するS609,S610。そして、CPU121は、第2プログラムPRG2の実行により、MMCホストコントローラ127を制御し、ブートオペレーションシーケンスを終了するS611。ブートオペレーションシーケンスは、ローレベルに固定していたコマンドCMD信号ラインをハイレベルにすることで終了される。CPU121は、第2プログラムPRG2の実行により、プログラムカウンタの値を、内蔵RAM125上に読み出された第3プログラムPRG3の先頭アドレスに変更する。これにより、第3プログラムPRG3がCPU121によって実行されるS612。ここで、従来技術に従えば、例えば図7に示されるように、CPUによってブートプログラムPRG0が実行され、コマンドCMD信号ラインがローレベルにされることで、eMMC13がブートオペレーションモードに遷移されるものの、eMMC13から第1プログラムPRG1の転送が終了した時点で、コマンドCMD信号ラインがハイレベルにされることで、ブートオペレーションモードが終了されてしまう。そして、MMC初期化期間において、シリアルデータのパターンによって識別される各種コマンドが発行される。つまり、コマンドCMD1,CMD2,CMD3,CMD9,CMD7,CMD16,CMD6,CMD19,CMD14,CMD6が順次発行される。そして、リードコマンドCMD17,CMD18の発行により、それぞれ第2プログラムPRG2や第3プログラムPRG3の転送が行われる。この結果、第2プログラムPRG2や第3プログラムPRG3を実行までに時間がかかる。これに対して、図1に示されるデータ処理装置によれば、図2に示されるように、CPU121によってブートプログラムPRG0が実行され、コマンドCMD信号ラインがローレベルにされることで、eMMC13がブートオペレーションモードに遷移される。そして第1プログラムPRG1が内蔵RAM125に転送されると、上記ブートオペレーションモードを終了しないままの状態で、CPU121はブートプログラムPRG0から第1プログラムPRG1の実行に遷移される。さらに第1プログラムPRG1がCPU121で実行されることにより、外部RAM14が初期化された後に、第2プログラムPRG2及びスプラッシュ画面データの転送が行われる。第2プログラムPRG2がCPU121で実行されることによって液晶パネル11へのスプラッシュ画面表示が開始され、第3プログラムPRG3の転送が終了した時点で、コマンドCMD信号ラインがハイレベルにされることでブートオペレーションモードが終了される。このように1回のブートオペレーション期間に、第1プログラムPRG1の転送が行われ、外部RAM14が初期化されて第2プログラムPRG2,PRG3の転送が行われるため、外部RAM14が初期化されてから、図7に示されるのに比べて、第2プログラムPRG2や第3プログラムPRG3を速やかに実行することができる。これにより、外部RAM14が初期化されてからスプラッシュ画面表示までの時間を短縮することができる。《実施の形態2》実施の形態1では、第3プログラムPRG3が外部RAM14に転送された後に、コマンドCMD信号ラインがハイレベルにされることでブートオペレーションモードが終了された。しかし、この第3プログラムPRG3の転送を行わない場合には、例えば図8に示されるように、第2プログラムPRG2が外部RAM14に転送された後に、コマンドCMD信号ラインをハイレベルにすることでブートオペレーションモード終了させるようにしても良い。以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、eMMC13は、組み込みマルチメディアカードに限定されるものではなく、組み込みマルチメディアカード以外のメモリカードとすることができる。外部RAM14は、SDRAMに限定されるものではなく、ランダムアクセス可能な一般的なRAMを適用することができる。第2プログラムPRG2の実行によって、スプラッシュ画面の表示を行わない場合もあり得る。"