n型のドリフト層2を有する半導体基板1、30、40と、前記ドリフト層2の内における該ドリフト層2の表層部に形成されたp型のコレクタ領域4と、前記ドリフト層2の内における該ドリフト層2の表層部において、前記コレクタ領域4から離間して配置されたp型のチャネル層6と、前記チャネル層6内における該チャネル層6の表層部において、該チャネル層6の終端部よりも内側で終端するように形成された、前記ドリフト層2よりも高不純物濃度のn型のエミッタ領域7と、前記チャネル層6の表面のうち、前記エミッタ領域7と前記ドリフト層2との間に挟まれた部分をチャネル領域として、該チャネル領域の表面に形成されたゲート絶縁膜10と、前記ゲート絶縁膜10の表面に形成されたゲート電極11と、前記コレクタ領域4と電気的に接続されたコレクタ電極12と、前記エミッタ領域7および前記チャネル層6と電気的に接続されたエミッタ電極13と、を有したnチャネルの横型の絶縁ゲート型バイポーラトランジスタであって、前記コレクタ領域4は、異なる不純物濃度の領域が設けられ、比較的高不純物濃度とされた高不純物濃度領域4aと、該高不純物濃度領域4aよりも不純物濃度が低くされた低不純物濃度領域4bを有しており、前記コレクタ電極12は、前記コレクタ領域4のうち前記高不純物濃度領域4aとはオーミック接触させられており、前記低不純物濃度領域4bとはショットキー接触させられていることを特徴とする横型の絶縁ゲート型バイポーラトランジスタ。前記コレクタ電極12は、前記低不純物濃度領域4bとの界面に挟まれ、該低不純物濃度領域4bに対してショットキー接触させられるバリア金属12aが備えられていることを特徴とする請求項1に記載の横型の絶縁ゲート型バイポーラトランジスタ。前記バリア金属12aの仕事関数が4.9eV以下であることを特徴とする請求項2に記載の横型の絶縁ゲート型バイポーラトランジスタ。前記低不純物濃度領域4bの表面のp型不純物濃度が3×1018cm3以下に設定されていることを特徴とする請求項1ないし3のいずれか1つに記載の横型の絶縁ゲート型バイポーラトランジスタ。前記ドリフト層2内における該ドリフト層2の表層部において、前記コレクタ領域4を囲むように、不純物濃度が4×1016~1×1018cm3、または1×1015~1×1018cm3とされたn型のバッファ層5が備えられていることを特徴とする請求項1ないし3のいずれか1つに記載の横型の絶縁ゲート型バイポーラトランジスタ。前記低不純物濃度領域4bの表面のp型不純物濃度が前記バッファ層5のn型不純物濃度よりも高くされていることを特徴とする請求項5に記載の横型の絶縁ゲート型バイポーラトランジスタ。前記コレクタ電極12と前記高不純物濃度領域4aにおけるオーミック接触面積をSi、前記コレクタ電極12と低不純物濃度領域4bとのショットキー接触面積をSeとすると、前記オーミック接触面積に対する前記ショットキー接触面積の比Se/Siが3~50の範囲に設定されていることを特徴とする請求項1ないし6のいずれか1つに記載の横型の絶縁ゲート型バイポーラトランジスタ。低オン電圧と高速スイッチング動作とはトレードオフの関係となり、基本的にはオン電圧の増加に伴ってフォール時間が低下していく関係になる。しかしながら、特許文献1に示されるようにコレクタ電極と二重構造のコレクタ領域とをオーミック接触させた構造では、低オン電圧と高速スイッチング動作のトレードオフの関係が崩れ、オン電圧を犠牲にしてもフォール時間を低下することができなくなり、かつバラツキが大きくなることが分かった。従来のようにコレクタ電極とコレクタ領域とをオーミック接触させたものの場合、フォール時間はある値で下げ止まりし、それ以上はオン電圧の増加に対してフォール時間が安定して低下する関係にならない。このため、スイッチング動作をより高速化することができないという課題があった。我々の分析によれば、例えば低濃度pウエル表面の濃度を1×1017cm3とし、コレクタ電極材料にシリコンを1含有したアルミニウムを使用した場合、低濃度pウエル表面とコレクタ電極の接触状態が不安定になることが、バラツキの原因であることが分かった。本発明は上記に鑑みて、更なるスイッチング動作の高速化を図ることが可能な構造の横型IGBTを提供することを目的とする。上記目的を達成するため、請求項1に記載の発明では、nチャネル型の横型の絶縁ゲート型バイポーラトランジスタであって、コレクタ領域4は、異なる不純物濃度の領域が設けられ、比較的高不純物濃度とされた高不純物濃度領域4aと、該高不純物濃度領域4aよりも不純物濃度が低くされた低不純物濃度領域4bを有しており、コレクタ電極12は、コレクタ領域4のうち高不純物濃度領域4aとはオーミック接触させられており、低不純物濃度領域4bとはショットキー接触させられていることを特徴としている。このように、コレクタ電極12が高不純物濃度領域4aに対してオーミック接触させられ、かつ、低不純物濃度領域4bに対してショットキー接触させられるようにしている。このため、コレクタ側からのホールの注入を抑制して低注入効率となるようにでき、ライフタイム制御を行わなくてもスイッチング動作を更に高速化することが可能な構造の横型IGBTとすることができる。請求項2に記載の発明では、コレクタ電極12は、低不純物濃度領域4bとの界面に挟まれ、該低不純物濃度領域4bに対してショットキー接触させられるバリア金属12aが備えられていることを特徴としている。このように、コレクタ電極12と低不純物濃度領域4bとの接触部位が確実にショットキー接触となるように、低不純物濃度領域4bの表面上にバリア金属12aを配置するようにしている。これにより、ショットキー接触させられる領域を規定することが可能となり、決められた領域を安定してショットキー接触とすることが可能となる。このため、ショットキー接触を有する横型IGBTの製造も容易に行うことができる。請求項3に記載の発明では、バリア金属12aの仕事関数が4.9eV以下であることを特徴としている。このように、バリア金属12aの仕事関数が4.9eV以下となるようにすることで、よりホールの注入効率を低下させられ、よりスイッチング動作の高速化を図ることが可能となる。請求項4に記載の発明では、低不純物濃度領域4bの表面のp型不純物濃度が3×1018cm3以下に設定されていることを特徴としている。このように、低不純物濃度領域4bの表面のp型不純物濃度が3×1018cm3以下となるようにすることで、ショットキー接触部分がオーミック接触とならないようにでき、確実にターンオフ時間を短くすることが可能となる。請求項5に記載の発明では、ドリフト層2内における該ドリフト層2の表層部において、コレクタ領域4を囲むように、不純物濃度が4×1016~1×1018cm3、または1×1015~1×1018cm3とされたn型のバッファ層5が備えられていることを特徴としている。このように、コレクタ電極12とコレクタ領域4との接触形態によって、ホールの注入を抑制することができることから、バッファ層5がホールの注入を抑制する役割を果たさなくても良くなり、単にフィールドストップFS層としての役割を果たせば良くなる。このため、バッファ層5の不純物濃度をコレクタ側の注入効率を変化させない程度の低不純物濃度に設定することが可能となる。請求項6に記載の発明では、低不純物濃度領域4bの表面のp型不純物濃度がバッファ層5のn型不純物濃度よりも高くされていることを特徴としている。このように、低不純物濃度領域4bの表面のp型不純物濃度がバッファ層5のn型不純物濃度よりも高くなるようにすることで、低不純物濃度領域4bがバッファ層5内のn型不純物によって補償されてn型化することを防止できる。これにより、確実にオン電圧Vonを低くすることが可能となる。請求項7に記載の発明では、コレクタ電極12と高不純物濃度領域4aにおけるオーミック接触面積をSi、コレクタ電極12と低不純物濃度領域4bとのショットキー接触面積をSeとすると、オーミック接触面積に対するショットキー接触面積の比Se/Siが3~50の範囲に設定されていることを特徴としている。オーミック接触面積Seに対するショットキー接触面積Siの比Se/Siが大きくなるほど、ターンオフ時間が短くなる。そして、比Se/Siが3以上になると150nsec0.15μsec以下となり、目標とする0.3μsecの半分以下にすることが可能となる。そして、実験では、少なくとも比Se/Siが3~50の範囲において、安定的にターンオフ時間toffを150nsec以下にすることができた。したがって、比Se/Siが3~50の範囲に設定されるようにすることで、横型IGBTのターンオフ時間toffをより短くすることが可能になる。なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。第1実施形態本発明の第1実施形態について説明する。図1は、本実施形態にかかるnチャネルの横型IGBTの断面構成を示した図である。また、図2は、図1に示す横型IGBTの上面レイアウト図であり、横型IGBTの1セル分に相当している。図1は、図2におけるA-A’線上の断面構成を示した図に相当している。以下、これらの図を参照して、本実施形態にかかる横型IGBTの構造について説明する。図1に示すように、本実施形態では、半導体基板としてSOI基板1を用いてnチャネルの横型IGBTを形成している。SOI基板1は、シリコンなどによって構成された支持基板1a上に、埋込酸化膜Box、BuriedOxide1bを介してシリコンからなる活性層1cを形成することにより構成されている。本実施形態では、活性層1cがn型ドリフト層2として機能しており、このn型ドリフト層2の表層部に、横型IGBTを構成する各部が形成されている。SOI基板1における埋込酸化膜1bの厚みや活性層1cn型ドリフト層2の厚さおよび不純物濃度に関しては任意であるが、所望の耐圧が得られる設計としてある。例えば、高い耐圧が得られるようにするためには埋込酸化膜1bの厚みは4μm以上であることが望ましく、特に、耐圧が安定して600V以上確保できるようにするためには厚みを5μm以上にするのが好ましい。また、活性層1cについては、耐圧が安定して600V以上確保できるようにするためには、厚さ15μm以下のときにはn型不純物濃度が1×1014~1.2×1015cm3、厚さ20μmのときにはn型不純物濃度が1×1014~8×1014cm3とすると好ましい。n型ドリフト層2の表面には、LOCOS酸化膜3が形成されており、LOCOS酸化膜3によって横型IGBTを構成する各部が分離されている。そして、n型ドリフト層2の表層部のうち、LOCOS酸化膜3が形成されていない部分に、図2に示すように、一方向を長手方向とするコレクタ領域4が形成されている。コレクタ領域4は、異なる不純物濃度の領域が設けられ、比較的高不純物濃度とされた高不純物濃度領域となるp型領域4aと、それよりも不純物濃度が低くされた低不純物濃度領域となるp型領域4bとを有した構成とされている。p型領域4aは、例えば表面濃度が1×1019~1×1020cm3とされ、p型領域4bは、例えば表面濃度が1×1016~1×1019cm3、または1×1015~1×1018cm3とされている。図1および図2に示すように、本実施形態では、p型領域4aとp型領域4bは共に一方向を長手方向とする短冊状をなしており、p型領域4aの周囲がp型領域4bによって覆われた構造とされている。また、コレクタ領域4の周囲はn型ドリフト層2よりも高不純物濃度とされたn型バッファ層5にて囲まれている。n型バッファ層5は、FSFieldStop層としての役割を果たすものであり、n型ドリフト層2よりも高不純物濃度のn型層にて構成され、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図っている。例えば、n型バッファ層5は、n型不純物濃度が4×1016~1×1018cm3とされている。また、n型ドリフト層2の表層部のうち、LOCOS酸化膜3が形成されていない部分に、コレクタ領域4を中心としてチャネルpウェル層6、n型エミッタ領域7、p型コンタクト層8およびp型ボディ層9が形成されている。チャネルpウェル層6は、表面にチャネル領域を形成するための部分であり、例えば厚みが2μm以下、幅が6μm以下とされている。このチャネルpウェル層6は、図2に示すように、コレクタ領域4および後述するコレクタ電極12を中心として、コレクタ領域4の周囲を1周囲むように同心状に配置されている。また、n型エミッタ領域7は、チャネルpウェル層6の表層部において、チャネルpウェル層6の終端位置よりも内側で終端するように形成されており、コレクタ領域4の長手方向と同方向を長手方向として形成されている。このn型エミッタ領域7は、図2に示したようにコレクタ領域4のコーナー部、つまり一方向を長手方向としたコレクタ領域4の両端には形成されておらず、コレクタ領域4と平行に配置された直線状のレイアウトとされている。本実施形態では、n型エミッタ領域7がp型コンタクト層8およびp型ボディ層9を挟んだ両側に一本ずつ配置してある。p型コンタクト層8は、チャネルpウェル層6をエミッタ電位に固定するためのものであり、チャネルpウェル層6よりも高不純物濃度とされている。このp型コンタクト層8も、図2に示すようにコレクタ領域4および後述するコレクタ電極12を中心として、コレクタ領域4の周囲を1周囲むように同心状に配置されている。p型ボディ層9は、コレクタからエミッタへ表面を経由して流れるホール電流により生じる電圧ドロップを低減する役割を果たす。このp型ボディ層9も、コレクタ領域4および後述するコレクタ電極12を中心として、コレクタ領域4の周囲を1周囲むように同心状に配置されている。このp型ボディ層9により、n型エミッタ領域7とチャネルpウェル層6およびn型ドリフト層2にて構成される寄生npnトランジスタが動作し難くなるようにでき、ターンオフ時間をより改善することが可能となる。そして、図2に示されるように、これらチャネルpウェル層6、n型エミッタ領域7、p型コンタクト層8およびp型ボディ層9は、各セル毎に、コレクタ領域4および後述するコレクタ電極12を挟んだ両側に配置されている。また、チャネルpウェル層6の表面には、ゲート絶縁膜10を介してドープドPoly-Siなどで構成されたゲート電極11が配置されている。このゲート電極11に対してゲート電圧を印加することで、チャネルpウェル層6の表面部にチャネル領域が形成されるようになっている。また、コレクタ領域4の表面には、コレクタ領域4に対して電気的に接続されたコレクタ電極12が形成されていると共に、n型エミッタ領域7およびp型コンタクト層8の表面には、これらn型エミッタ領域7およびp型コンタクト層8に対して電気的に接続されたエミッタ電極13が形成されている。コレクタ電極12は、p型領域4aに対してはオーミック接触させられ、p型領域4bに対してはショットキー接触させられている。本実施形態では、コレクタ電極12を二層構造とし、p型領域4bの表面上についてはバリア金属12aで覆い、p型領域4aの表面およびバリア金属12aの表面上については電極材料12bで覆っている。バリア金属12aは、p型領域4bの露出表面LOCOS酸化膜3から露出させられている表面と同じ平面パターンとされ、このバリア金属12aによってp型領域4bの露出表面が全面覆われている。例えば、バリア金属12aとしては、低不純物濃度とされるp型領域4bに対して確実にショットキー接触させられる金属材料を適用でき、仕事関数が4.9eV以下の材料が好ましく、例えばTi、TiN、Ni等を用いることができる。また、電極材料12bとしては、p型領域4aに対してオーミック接触させられる金属材料を用いることができ、例えばAl、Cu等を用いることができる。さらに、コレクタ-ゲート間に形成されたLOCOS酸化膜3の表面には、ドープドPoly-Siが延設されて構成された抵抗層14が形成されており、コレクタ-ゲート間の電位勾配の偏りがなくなるようにされている。具体的には、抵抗層14は、図2に示すように、コレクタ電極12を中心として渦巻状に巻回された構造とされ、その一端がコレクタ電極12に電気的に接続されていると共に、他端がゲート電極11に接続されている。このため、抵抗層14は、コレクタ電極12に接続された部位がコレクタ電位とされ、そこから内部抵抗によって徐々に電圧降下しながらエミッタ側に進んでいく。このため、抵抗層14の電位がコレクタ電極12からの距離に応じた電位勾配となり、LOCOS酸化膜3を介して抵抗層14の下方に位置しているn型ドリフト層2中の電位勾配も一定に保たれるようにできる。これにより、電位勾配に偏りがある場合に発生し得る電界集中を抑制することができ、耐圧を向上させられると共に、インパクトイオン化を抑制でき、スイッチング時ターンオフ時のスイッチング時間増加を抑制することが可能となる。以上のような構造により、本実施形態にかかる横型IGBTが構成されている。このように構成される横型IGBTでは、ゲート電極11に対して所望のゲート電圧を印加すると、n型エミッタ領域7とn型ドリフト層2の間に挟まれたゲート電極11の下方に位置するチャネルpウェル層6の表層部にチャネル領域が形成され、エミッタ電極13およびn型エミッタ領域7からチャネル領域を通じてn型ドリフト層2内に電子が流れ込む。これに伴って、コレクタ電極12およびコレクタ領域4を通じてn型ドリフト層2内にホールが流れ込み、n型ドリフト層2内において導電率変調が起きる。これにより、エミッタ―コレクタ間に大電流を流すというIGBT動作を行う。このような横型IGBTにおいて、本実施形態では、コレクタ電極12がp型領域4aに対してオーミック接触させられ、かつ、p型領域4bに対してショットキー接触させられるようにしている。このため、コレクタ側からのホールの注入を抑制して低注入効率となるようにすることができる。特に、このようなコレクタ電極12とコレクタ領域4との接触形態によって、ホールの注入を抑制することができることから、n型バッファ層5がホールの注入を抑制する役割を果たさなくても良く、単にFS層としての役割を果たせば良くなるため、n型バッファ層5の不純物濃度をコレクタ側の注入効率を変化させない程度の低不純物濃度に設定することが可能となる。このような構造とすることにより、以下の効果を得ることができる。図3は、本実施形態の横型IGBTと従来のようにコレクタ電極とコレクタ領域とがオーミック接触させられている横型IGBTのオン電圧Vonに対するフォール時間tfの関係を調べた結果を示している。この図に示されるように、従来の横型IGBTでは、フォール時間tfが0.3μsec程度で下げ止まりし、オン電圧Vonを犠牲にしてもそれ以上はフォール時間tfが低下していない。つまり、フォール時間tfが0.3μsec以下の領域ではオン電圧Vonに対する高速スイッチング動作のトレードオフの関係が崩れている。これに対して、本実施形態の横型IGBTでは、フォール時間tfを0.3μsec以下に低下されることが可能となり、その値以下になっても、オン電圧Vonと高速スイッチング動作とのトレードオフの関係が維持されるようにできる。したがって、本実施形態のように、コレクタ電極12とp型領域4bとをショットキー接触させ、コレクタ側からのホールの注入を抑制して低注入効率となるようにすることで、ライフタイム制御を行わなくてもスイッチング動作を更に高速化することが可能な構造の横型IGBTとすることができる。また、上記したように、コレクタ電極12のうちp型領域4bとショットキー接触させられる部分をバリア金属12aとしているが、バリア金属12aとして仕事関数が4.9eV以下の金属材料を用いると好ましい。これについて、図4および図5を参照して説明する。図4は、バリア金属12aの仕事関数φmeVとホールの注入効率ホール電流Ih/コレクタ電流Icの関係を示した図である。また、図5は、仕事関数φmが4.5eVのときと4.9eVのときのエネルギーバンド図である。図4に示されるように、仕事関数が4.9eVよりも大きくなると、注入効率が上昇し、低注入効率を得られなくなる場合がある。このような場合には、スイッチング動作の十分な高速化を行うことができなくなる。これに対して、仕事関数が4.9eV以下になると、注入効率を0.3程度に低下させることが可能となる。このため、スイッチング動作の高速化を図ることが可能となる。例えば、図5に示されるように、仕事関数φmが4.5eVの時には、ホールに対するバリアハイトが十分に高く、ショットキー界面をホールを通過することができない。一方、仕事関数φmが4.9eVの時には、ホールに対するバリアが僅かに存在し、ショットキー界面をホールを通過することができない。そして、仕事関数φmが4.9eVより大きくなると、ホールに対するバリアが無くなり、バリア金属12aからp型領域4bヘホールが注入される。このように、バリア金属12aの仕事関数φmの大きさに応じて、ホール注入のされ方が変わる。このため、バリア金属12aの仕事関数φmが4.9eV以下となるようにすることで、よりホールの注入効率を低下させることが可能となり、スイッチング動作の更なる高速化を図ることが可能となる。以上説明したように、本実施形態の横型IGBTでは、コレクタ電極12がp型領域4aに対してオーミック接触させられ、かつ、p型領域4bに対してショットキー接触させられるようにしている。このため、コレクタ側からのホールの注入を抑制して低注入効率となるようにでき、ライフタイム制御を行わなくてもスイッチング動作を更に高速化することが可能な構造の横型IGBTとすることができる。そして、コレクタ電極12とp型領域4bとの接触部位が確実にショットキー接触となるように、p型領域4bの表面上にバリア金属12aを配置するようにしている。これにより、ショットキー接触させられる領域を規定することが可能となり、決められた領域を安定してショットキー接触とすることが可能となる。このため、ショットキー接触を有する横型IGBTの製造も容易に行うことができる。なお、本実施形態の横型IGBTの形成方法は、従来に対してバリア金属12aの形成工程を加えた点が異なるだけで、その他については同様である。バリア金属12aの形成工程としては、電極材料12bの形成前に、例えばTi、Ni、TiNなどの金属を成膜したのち、それをパターニングしてp型領域4bの表面上に残るようにするという工程を行えば良い。また、バリア金属12aの仕事関数φmが4.9eV以下となるようにすることで、よりホールの注入効率を低下させられ、よりスイッチング動作の高速化を図ることが可能となる。なお、上述した特許文献1に示されているように、従来では、オン電圧増大を抑制するためにコレクタ電極とコレクタ領域との接触をオーミック接触させるようにしている。このため、コレクタ電極とコレクタ領域との接触箇所を部分的にショットキー接触にするということ、特に、所定の領域が安定してショットキー接触となるようにすることは想定できない。次に、本実施形態のように構成された横型IGBTがオン状態からオフ状態へ遷移する時のターンオフ過程の動作メカニズムについて、図6を参照して説明する。図6は、本実施形態にかかる横型IGBTの動作中の様子を示した断面図である。この図では、横型IGBTをスイッチング素子として、例えば電源20から負荷21の電流供給のスイッチングを行う回路を想定し、負荷21のローサイド側に横型IGBTのコレクタを接続すると共に、エミッタをGNDに接続した回路構成としている。このような回路構成とした場合において、本実施形態にかかる横型IGBTは、次のi~iVに示す動作を行う。iまず、初期状態として、閾値電圧を超える電圧がゲート電極11に印加され、ゲート電極11の下のチャネルが閉じて電子がn型エミッタ領域7からn型ドリフト層2に流入し、コレクタ領域4に達してp/p/n接合のp型領域4aに注入されて、これを順バイアスする図6中において、電子の流入経路は1で示した点線矢印に沿って流れる。この電子の注入に対して、p型領域4aからn型バッファ層5に対して2に示す矢印のようにホールが逆注入される。これにより、3に示す点線領域で囲んだように、n型ドリフト層2を導電率変調による高キャリア濃度状態とすることができる。この結果、コレクタ-エミッタ間に大電流が流れる。ii次に、ゲート電圧がステップ的に低下すると、チャネルが開いて、1の点線矢印で示した電子の流入が止まり、コレクタ領域4のp/p/n接合における電子の注入と、2で示したホールの逆注入が止まる。iiin型ドリフト層2に大量に蓄積したキャリア電子とホールのうち、電子はプラス電位のコレクタ領域4に引かれ、ポテンシャル障壁の無いショットキー接触を経由して電子がコレクタに抜き取られる。このとき、ショットキー接触が存在するため、電子が抜き取られ易くなる。iVn型ドリフト層2の電子が抜き取られると、電荷中性条件が崩れるため、この領域のホールがマイナス電位のエミッタ領域に引かれ、p型コンタクト層8を経由してホールがエミッタに排出される。以上のメカニズムにより、iiiで述べた様にオン時に蓄積した電子がショットキー接触から効率的に抜き取られるため、本実施形態で説明したショットキー接触とオーミック接触の両方を有したコレクタ構造により、ターンオフ時間を短くすることが可能となる。さらに、本実施形態のような構造の横型IGBTにおいて、電子の抜取りはショットキー接触面積に依存するため、ショットキー接触面積とオーミック接触面積の比を大きくすると、よりターンオフ時間を短くすることができる。具体的には、コレクタでのコレクタ電極12と高不純物濃度領域となるp型領域4aとのオーミック接触面積をSi、コレクタ電極12と低不純物濃度領域となるp型領域4bとのショットキー接触面積をSeとして、オーミック接触面積Siに対するショットキー接触面積Seの比Se/Siが3~50の範囲に設定されるようにすると良い、図7は、オーミック接触面積Siとショットキー接触面積Seの関係を示した断面図である。断面図上では、オーミック接触の幅とショットキー接触の幅が図示されていることになるが、紙面垂直方向においてオーミック接触部分とショットキー接触部分が延設され、その長さは等しくされているため、オーミック接触の幅とショットキー接触の幅がオーミック接触面積Siとショットキー接触面積Seと等しくなる。また、図7では、コレクタに対向するエミッタの一方のみを示してあるが、実際には紙面左側にもエミッタが備えられていることから、オーミック接触部分の両側に位置するショットキー接触部分の幅をSe/2としている。図7に示すようなオーミック接触面積Siとショットキー接触面積Seとの比Se/Siを変化させ、ターンオフ時間toffの変化について調べた。その結果、図8に示すグラフが得られた。図8に示されるように、オーミック接触面積Seに対するショットキー接触面積Siの比Se/Siが大きくなるほど、ターンオフ時間toffが短くなる。そして、比Se/Siが3以上になると150nsec0.15μsec以下となり、目標とする0.3μsecの半分以下にすることが可能となる。そして、実験では、少なくとも比Se/Siが3~50の範囲において、安定的にターンオフ時間toffを150nsec以下にすることができた。したがって、比Se/Siが3~50の範囲に設定されるようにすることで、横型IGBTのターンオフ時間toffをより短くすることが可能になる。また、本実施形態のような構造の横型IGBTにおいて、ショットキー接触部でのp型領域4bの表面のp型不純物濃度により、オン電圧Vonやターンオフ時間Toffが変化する。このため、次のようにp型領域4bの表面のp型不純物濃度を設定するのが好ましい。図9は、p型領域4bの表面のp型不純物濃度Cspに対するオン電圧Vonとターンオフ時間toffの関係を示した図である。この図に示されるように、p型領域4bの表面のp型不純物濃度Cspが3×1018cm3を超えると、ターンオフ時間toffが急激に上昇する。これは、p型領域4bの表面のp型不純物濃度Cspが3×1018cm3を超えると、ショットキー接触がオーミック接触になってしまうためと考えられる。一方、p型領域4bの表面のp型不純物濃度Cspが1×1017cm3未満になると、オン電圧Vonが急激に上昇している。これは、本実験においてn型バッファ層5のn型不純物濃度を1×1017cm3程度にしたためと考えられ、p型領域4bの表面のp型不純物濃度Cspがn型バッファ層5のn型不純物濃度よりも高くないと、p型領域4bがn型バッファ層5内のn型不純物によって補償されてしまい、n型化するためと考えられる。したがって、オン電圧Vonを低くするには、p型領域4bの表面のp型不純物濃度Cspがn型バッファ層5のn型不純物濃度よりも高くなるようにすれば良い。また、ターンオフ時間Toffが短くなるようにするには、p型領域4bの表面のp型不純物濃度Cspが3×1018cm3以下となるようにすればよい。なお、ターンオフ時間toffを短くすることと電流駆動能力を確保することはトレードオフの関係となる。しかしながら、本実施形態の横型IGBTでは、高い電流駆動能力を確保しつつ、ターンオフ時間toffをより短くすることを実現できる。図10は、ターンオフ時間toffと電流駆動能力との関係を調べたものである。なお、電流能力については、ゲート電圧を5V、コレクタ-エミッタ間電圧を3Vとしたときの電流密度として調べてある。電流密度が高いほど電流駆動能力が大きいことを表しており、電流駆動能力が大きいほどオン電圧が低くなることを意味している。また、参考として、従来の横型IGBTの特性についても本図中に示しておく。この従来の横型IGBTの特性は、HFunakietalProceedingofISPSD’97pp33361997の特性を参照としている。この図に矢印で示したように、左斜め上方に向かうほど高い電流駆動能力を確保しつつ、ターンオフ時間toffを短くすることができ、特性改善を実現できる。この図から分かるように、本実施形態の横型IGBTによれば、従来の横型IGBTと比較して、同程度の電流駆動能力を確保している場合でも、ターンオフ時間toffを短くできていることが判る。また、本実施形態の横型IGBTのオン電圧の温度特性やターンオフ時間toffの温度特性について調べた。その結果を、それぞれ図11a、bに示す。比較のため、本実施形態の横型IGBTの表面積に対して7.9倍の表面積のLDMOSを試作し、LSMOSについても各温度特性について調べた。その結果を図11a、b中に示してある。図11aに示すように、本実施形態の横型IGBTは、LDMOSと比べて、温度が上昇してもオン電圧Vonの変化が小さい。このことから、本実施形態の横型IGBTによれば、オン電圧Vonの温度特性を小さくすることができていることが判る。また、図11bに示すように、ターンオフ時間toffの温度特性についても、温度上昇に伴うターンオフ時間toffの変化は殆どなく、かつ、LDMOSと比べて、ターンオフ時間toffを短くできていることが判る。このように、本実施形態の横型IGBTによれば、オン電圧Vonやターンオフ時間toffの温度特性を抑制できると共に、ターンオフ時間toffの短時間化を図ることが可能になると言える。一方、横型Diodeのアノード構造についても横型IGBTと同様に、ホールの注入を抑制することが行われており例えば、特許第4157184号公報参照、大きい低濃度pウェルと小さい高濃度p領域の二重構造を構成し、さらに、アノード電極に対して、低濃度pウェルがショットキー接触、高濃度p領域がオーミック接触となるようにしている。このように、横型Diodeでは、部分的にショットキー接触させる技術があるが、横型IGBTの場合には、オン電圧の抑制の観点から部分的にショットキー接触させるということは想定できないし、上記特許公報にも、横型IGBTに対してショットキー接触を適用した構造や方法については明らかにされていない。図12~図15を参照して、本実施形態で説明した横型IGBTと上記横型Diodeの相違について説明する。図12は、IGBTやDiodeが適用されたスイッチング回路の一例を示した回路図である。このスイッチング回路は、IGBTとDiodeとしてフリーホイールダイオード以下、FWDというからなるアームを上下2組並べて接続し、ハイサイドとなる上アーム側のIGBThとローサイドとなる下アーム側のIGBTlのゲート電圧Vgh、Vglを制御して連続的にプッシュプル動作させることで、インダクタンス負荷Lに電流を供給する構成とされている。図13は、そのときの動作を説明するタイミングチャートである。図13において、期間T1では、ハイサイドスイッチを成す上アーム側のIGBThがオンし、コレクタ電流Ichを経路1に沿って負荷Lに流す。一方、期間T2では、IGBThがオフし、ローサイドのFWDlがフリーホイーリング電流としてアノード電流Ialを経路2に沿って負荷Lに流す。この結果、負荷Lには連続した負荷電流ILが流れる。IGBThのコレクタ-エミッタ間電圧VcehとFWDlのアノード-カソード間電圧Vaklは、期間T1においては、それぞれ約2Vと約-200Vをとる。一方、期間T2においては、それぞれ約200Vと約2Vをとる。このように、IGBTとFWDのオフ時のバイアス状態は、それぞれコレクタには200V、アノードには-200Vが印加される。また、スイッチング回路やインバータ回路に横型IGBTと横型Diodeを使用する場合、図12および図13で説明したように、それぞれの素子のバイアス条件は、オフ時において、横型IGBTのコレクタ-エミッタ間電圧としてプラスの高電圧、横型Diodeのアノード-カソード間電圧としてマイナスの高電圧が印加される。このバイアス条件の違いが、デバイス内部の動作の違いにどのように関連するかについて、図14および図15を参照して説明する。図14は、本実施形態の横型IGBTの動作を表した断面図であり、図15は、特許第4157184号公報に開示された横型Diodeを基にして、本実施形態のようなショットキー構造とオーミック構造を組み合わせた横型Diodeの断面図である。図14に示すように、横型IGBTでは、オフ時にコレクタに対して200Vが印加されている。このとき、n型ドリフト層2にある少量の電子とホールについては、電子はプラス電位のコレクタに引かれて移動し、n型バッファ層5からp型領域4b、ショットキー接触を経由してコレクタ電極12に排出され、ホールは、マイナス電位のエミッタに引かれ、p型ボディ層9、p型コンタクト層8を経由してエミッタ電極13に排出される。このように、コレクタにあるショットキー接触は電子が通過することになる。一方、図15に示すように、横型Diodeでは、オフ時にアノードに対して-200Vが印加されている。このとき、n型ドリフト層101にある少量の電子とホールについては、ホールはマイナス電位のアノードに引かれて移動し、p型ウェル層102、ショットキー接触を経由してアノード電極103に排出され、電子はプラス電位のカソードに引かれ、n型ウェル層104からn型コンタクト層105を経由して、カソード電極106に排出される。このように、アノードにあるショットキー接触はホールが通過することになる。以上より、ショットキー構造とオーミック構造を横型IGBTや横型Diodeに適用した場合、一見、同様の動作メカニズムと効果が得られるように見えるが、詳細分析の結果からも、動作メカニズムは全く異なっていることが分かる。したがって、本実施形態のような横型IGBTに対して、ショットキー構造とオーミック構造を適用することにより、上記した効果を奏することが可能となるのである。このように、本実施形態の横型IGBTでは、所定の領域が安定してショットキー接触となるようにすることで、従来では想定できない、スイッチング動作を更に高速化できるという効果を得ることが可能となる。第2実施形態本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対してコレクタ電極12の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図16は、本実施形態にかかるnチャネルの横型IGBTの断面構成を示した図である。この図に示すように、本実施形態では、コレクタ電極12に備えるバリア金属12aがp型領域4bの表面上だけでなく、p型領域4aの表面上にも形成されるようにしている。バリア金属12aと半導体との接触状態は、バリア金属12aを構成する金属材料と半導体の不純物濃度との関係によって決まるため、バリア金属12aをp型領域4aとp型領域4bの両方の表面上に形成したとしても、p型領域4aとp型領域4bの不純物濃度により、接触状態を変えることができる。そして、本実施形態でも、第1実施形態と同様に、p型領域4aよりもp型領域4bが低不純物濃度となるようにしており、その不純物濃度がバリア金属12aとショットキー接触させられる濃度に設定されている。このため、バリア金属12aがp型領域4aに対してはオーミック接触させられ、p型領域4bに対してはショットキー接触させられるようにすることができる。このように、バリア金属12aがp型領域4bの表面上だけでなく、p型領域4aの表面上にも形成されるようにしても、第1実施形態と同様の効果を得ることができる。また、バリア金属12aをp型領域4aとp型領域4bの両方の表面上に形成する場合、バリア金属12aのパターニングが容易となり、マスクずれなどの影響も受け難くなるという効果も得られる。第3実施形態本発明の第3実施形態について説明する。本実施形態は、第1実施形態に対してコレクタ領域4の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図17は、本実施形態にかかるnチャネルの横型IGBTの断面構成を示した図である。この図に示すように、本実施形態では、コレクタ領域4を構成するp型領域4aの横にp型領域4bを配置しているが、p型領域4aの下方にはp型領域4bが形成されておらず、p型領域4aがp型領域4bには覆われていない構造としている。このように、p型領域4aがp型領域4bにて覆われていない構造とされていても良い。このような構造であっても、第1実施形態と同様の効果を得ることができる。第4実施形態本発明の第4実施形態について説明する。本実施形態は、第1実施形態に対して半導体基板としてSOI基板1以外のものを用いたものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図18は、本実施形態にかかるnチャネルの横型IGBTの断面構成を示した図である。この図に示すように、p型シリコン基板31の上にn型層32を形成したものを半導体基板として用いている。そして、n型層32によってn型ドリフト層2を構成し、n型ドリフト層2の表面からp型シリコン基板31に達するように、p型分離領域33が形成されている。このp型分離領域33は、横型IGBTの周囲を囲むように形成されており、このp型分離領域33とn型ドリフト層2とのPN接合により、接合分離構造が構成されている。なお、半導体基板30の裏面側にはGNDパターン34が形成されており、このGNDパターン34が接地されることで、p型シリコン基板31が接地されるようにしてある。このように、半導体基板30としてp型シリコン基板31のような単なるシリコン基板などを用いた、接合分離型の横型IGBTとしても良い。第5実施形態本発明の第5実施形態について説明する。本実施形態も、第1実施形態に対して半導体基板としてSOI基板1以外のものを用いたものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図19は、本実施形態にかかるnチャネルの横型IGBTの断面構成を示した図である。この図に示すように、ポリシリコンにて構成される半導体基板40を用いて、半導体基板40内の横型IGBTの形成領域を囲むようにシリコン酸化膜41を形成すると共に、そのシリコン酸化膜41の内側をn型シリコン層42としている。このn型シリコン層42をn型ドリフト層2として、横型IGBTを形成している。つまり、誘電体分離型DielectricIsolationの横型IGBTとしている。なお、半導体基板40の裏面側にはGNDパターン43が形成されており、このGNDパターン43が接地されることで、半導体基板40が接地されるようにしてある。このように、半導体基板40としてポリシリコンにて構成される基板内に、シリコン酸化膜41などの絶縁膜で囲むようにn型ドリフト層2を配置したものを用いた、誘電体分離型の横型IGBTとしても良い。他の実施形態上記各実施形態では、p型領域4aが短冊状に形成された構造となるようにしている。このような形態は単なる一例を示したに過ぎず、p型領域4aが短冊状以外の形状とされていても良い。図20は、横型IGBTの他の例を示すコレクタ領域4の上面レイアウト図である。この図に示されるように、p型領域4aがp型領域4b内において複数に分断されたドット状に配置されたレイアウトとされていても良い。ホールの注入量は、p型領域4aのトータルの面積体積に依存するため、p型領域4aを分断した場合には、分断しない場合と比較して、1つ1つのp型領域4aの幅を広げることができる。このため、p型領域4aを形成するためのマスク開口幅を広げることができ、容易にマスク形成できるため、よりp型領域4aを容易に形成することができる。勿論、ドット状に限らず、p型領域4aを櫛歯状にレイアウトしても良いし、それ以外の形状としても良い。さらに、上記実施形態に対して、活性層1cの裏面、つまり埋込酸化膜1bと接触させられる部位に、図21に示すように、活性層1cよりも高不純物濃度となるn型不純物領域20を備えることでより高耐圧化を行う構造とすることも可能である。このような構造とする場合、各部の不純物濃度を第1実施形態で説明した濃度から若干変更するのが好ましい。例えば、n型不純物領域20を厚さ4μm、n型不純物濃度が1.25×1016cm3とする場合、活性層1cのうちのn型不純物領域20以外の部分のn型不純物濃度を1.0×1014cm3程度にすると好ましい。また、上記各実施形態では、横型IGBTについて説明したが、本発明を縦型IGBTに適用することもできる。図22は、本実施形態にかかるnチャネルの横型IGBTの断面構成を示した図である。この図に示すように、n型ドリフト層2の裏面にFS層となるn型バッファ層5を介してp型のコレクタ領域4が形成されている。n型ドリフト層2の表面側には、チャネルpウェル層6が形成されていると共に、チャネルpウェル層6の表層部にn型エミッタ領域7およびp型コンタクト層8が形成され、n型エミッタ領域7およびチャネルpウェル層6を貫通してn型ドリフト層2に至るようにトレンチ15が形成されている。また、トレンチ15内にゲート絶縁膜10を介してドープドPoly-Siなどで構成されたゲート電極11が配置されている。さらに、層間絶縁膜16を介してエミッタ電極13や図示しないゲート配線が形成され、コンタクトホールを介して、エミッタ電極13がn型エミッタ領域7およびp型コンタクト層8に接続されていると共に、ゲート配線がゲート電極11に接続されている。そして、裏面側において、コレクタ領域4にコレクタ電極12が接続されることで縦型IGBTが構成される。このような縦型IGBTにおいて、コレクタ領域4をp型領域4aとp型領域4bとによって構成し、p型領域4aではコレクタ電極12がオーミック接触させられ、p型領域4bではコレクタ電極12がショットキー接触させられるようにする。このような構成とすることで、横型IGBTと同様の効果を得ることができる。