基板と、前記基板上方に形成された化合物半導体積層構造と、前記化合物半導体積層構造上方に形成されたゲート電極、ソース電極及びドレイン電極と、を有し、前記化合物半導体積層構造は、電子走行層と、前記電子走行層上方に形成された電子供給層を含む窒化物半導体層と、を有し、前記窒化物半導体層の表面のIn組成は、平面視で前記ゲート電極と前記ソース電極との間に位置する領域及び前記ゲート電極と前記ドレイン電極との間に位置する領域において、前記ゲート電極の下方よりも低くなっていることを特徴とする化合物半導体装置。前記窒化物半導体層は、前記電子供給層上方に形成されたIn含有層を有することを特徴とする請求項1に記載の化合物半導体装置。前記窒化物半導体層は、前記電子供給層として機能するIn含有層を有することを特徴とする請求項1に記載の化合物半導体装置。前記In含有層は、平面視で前記ゲート電極と前記ソース電極との間及び前記ゲート電極と前記ドレイン電極との間に、表面に近づくほどIn組成が小さくなるIn脱離領域を有することを特徴とする請求項2又は3に記載の化合物半導体装置。前記窒化物半導体層の組成がInxAlyGa1xyN0<x≦1、0≦y<1、xy≦1で表わされることを特徴とする請求項1乃至4のいずれか1項に記載の化合物半導体装置。請求項1乃至5のいずれか1項に記載の化合物半導体装置を有することを特徴とする電源装置。請求項1乃至5のいずれか1項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。基板上方に化合物半導体積層構造を形成する工程と、前記化合物半導体積層構造上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、を有し、前記化合物半導体積層構造を形成する工程は、電子走行層を形成する工程と、前記電子走行層上方に電子供給層を含む窒化物半導体層を形成する工程と、を有し、前記窒化物半導体層の表面のIn組成は、平面視で前記ゲート電極と前記ソース電極との間に位置する領域及び前記ゲート電極と前記ドレイン電極との間に位置する領域において、前記ゲート電極の下方よりも低くなっていることを特徴とする化合物半導体装置の製造方法。前記窒化物半導体層を形成する工程は、前記電子供給層上方にIn含有層を形成する工程と、前記In含有層の、平面視で前記ゲート電極と前記ソース電極との間に位置する領域及び前記ゲート電極と前記ドレイン電極との間に位置する領域から、Inを脱離させる工程と、を有することを特徴とする請求項8に記載の化合物半導体装置の製造方法。前記窒化物半導体層を形成する工程は、前記電子供給層として機能するIn含有層を形成する工程と、前記In含有層の、平面視で前記ゲート電極と前記ソース電極との間に位置する領域及び前記ゲート電極と前記ドレイン電極との間に位置する領域から、Inを脱離させる工程と、を有することを特徴とする請求項8に記載の化合物半導体装置の製造方法。本発明の目的は、電流コラプスを抑制しながらノーマリオフ動作を実現することができる化合物半導体装置及びその製造方法を提供することにある。化合物半導体装置の一態様には、基板と、前記基板上方に形成された化合物半導体積層構造と、前記化合物半導体積層構造上方に形成されたゲート電極、ソース電極及びドレイン電極と、が設けられている。前記化合物半導体積層構造には、電子走行層と、前記電子走行層上方に形成された電子供給層を含む窒化物半導体層と、が設けられている。前記窒化物半導体層の表面のIn組成は、平面視で前記ゲート電極と前記ソース電極との間に位置する領域及び前記ゲート電極と前記ドレイン電極との間に位置する領域において、前記ゲート電極の下方よりも低くなっている。化合物半導体装置の製造方法の一態様では、基板上方に化合物半導体積層構造を形成し、前記化合物半導体積層構造上方にゲート電極、ソース電極及びドレイン電極を形成する。前記化合物半導体積層構造を形成する際には、電子走行層を形成し、前記電子走行層上方に電子供給層を含む窒化物半導体層を形成する。前記窒化物半導体層の表面のIn組成は、平面視で前記ゲート電極と前記ソース電極との間に位置する領域及び前記ゲート電極と前記ドレイン電極との間に位置する領域において、前記ゲート電極の下方よりも低くなっている。上記の化合物半導体装置等によれば、電子走行層上方にIn組成が適切に規定された窒化物半導体層が形成されているため、電流コラプスを抑制しながらノーマリオフ動作を実現することができる。以下、実施形態について、添付の図面を参照して具体的に説明する。第1の実施形態先ず、第1の実施形態について説明する。図1Aは、第1の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す断面図である。第1の実施形態では、図1Aに示すように、Si基板等の基板1上に化合物半導体積層構造7が形成されている。化合物半導体積層構造7には、初期層2a、バッファ層2b、電子走行層3、スペーサ層4、電子供給層5及びIn含有層6が含まれている。初期層2aとしては、例えば厚さが160nm程度のAlN層が用いられる。バッファ層2bとしては、例えばAl組成が初期層2a側から電子走行層3側まで徐々に高くなる複数のAlxGa1xN層0.2<x<0.8の積層体が用いられる。バッファ層2bの厚さは、例えば500nm程度である。電子走行層3としては、例えば厚さが1μm程度の、不純物の意図的なドーピングが行われていないi-GaN層が用いられる。スペーサ層4としては、例えば厚さが5nm程度の、不純物の意図的なドーピングが行われていないi-Al02Ga08N層が用いられる。電子供給層5としては、例えば厚さが20nm程度のn型のn-Al02Ga08N層が用いられる。電子供給層5には、n型の不純物として、例えばSiが5×1018cm3程度の濃度でドーピングされている。In含有層6としては、例えば厚さが10nm程度のInAlN層が用いられる。スペーサ層4、電子供給層5及びIn含有層6は窒化物半導体層の一例である。化合物半導体積層構造7に、素子領域を画定する素子分離領域20が形成されており、素子領域内において、In含有層6上にソース電極11s及びドレイン電極11dが形成されている。また、ソース電極11s及びドレイン電極11dを覆う絶縁膜12がIn含有層6上に形成されている。絶縁膜12の平面視でソース電極11s及びドレイン電極11dの間に位置する部分に開口部13gが形成されており、開口部13g内にゲート電極11gが形成されている。そして、絶縁膜12上に、ゲート電極11gを覆う絶縁膜14が形成されている。絶縁膜12及び14の材料は特に限定されないが、例えばSi窒化膜が用いられる。絶縁膜12及び14は終端化膜の一例である。In含有層6にIn脱離領域6aが含まれている。In脱離領域6aは、平面視でゲート電極11gと重なる領域を除き、In含有層6の表層部に位置している。In含有層6のIn含有層6を除く領域のIn組成は後述のように一定であるのに対し、In脱離領域6aのIn含有率In組成は、図1Bに示すように、表面に近づくほど低くなっている。ここで、In含有層6及びIn脱離領域6aの組成について説明する。本実施形態では、In含有層6が存在しない場合、電子走行層3のGaNと電子供給層5のAlGaNとの格子定数の相違に起因して電子走行層3の表面近傍に2DEGが発生する。一方、電子供給層5上にIn含有層6が存在すると、その組成に応じて2DEGが打ち消される。本実施形態では、ゲート電極11gの下方の領域において2DEGがほとんど消失するような組成例えば、In組成:0.35~0.40が採用されている。従って、本実施形態では、ゲート電極11gの下方に2DEGがほとんど存在せず、ノーマリオフ動作が可能となる。その一方で、平面視で、In脱離領域6aが存在する領域の下方では、すなわちアクセス部では、In脱離領域6aのIn組成が、2DEGのほとんどを打ち消す程度のものより低くなっているため、2DEGが十分な濃度で存在する。従って、オン抵抗を低く抑えることができる。更に、In脱離領域6aの形成のためには、詳細は後述するが、ドライエッチングは必要とされず、例えば熱処理を行えばよいため、ドライエッチングによるダメージに伴う電流コラプスの発生を防止することができる。更にまた、In脱離領域6aの組成は、In含有層6の他の領域の組成よりもAlNに近いため、図2aに示すように、バンドギャップが大きい。このため、図2bに示すように、In脱離領域6aが存在しない場合と比較すると、ゲート電極11gに対して高いショットキーバリアが形成されて、横方向の表面への電子注入リーク電流が抑制される。表面への電子注入はトラップの荷電状態を変化させ、電流コラプス等の動作不安定性の要因となり得るが、本実施形態はこれを抑制することができる。このように、本実施形態によれば優れた特性を得ることができる。次に、第1の実施形態に係るGaN系HEMT化合物半導体装置の製造方法について説明する。図3A~図3Dは、第1の実施形態に係るGaN系HEMT化合物半導体装置の製造方法を工程順に示す断面図である。先ず、図3Aaに示すように、基板1上に化合物半導体積層構造7を形成する。化合物半導体積層構造7の形成では、初期層2a、バッファ層2b、電子走行層3、スペーサ層4、電子供給層5及びIn含有層6を、例えば有機金属気相成長MOVPE:metalorganicvaporphaseepitaxy法又は分子線エピタキシーMBE:MolecularBeamEpitaxy法等の結晶成長法により形成する。MOVPE法によりAlN層、AlGaN層、GaN層を形成する場合、例えば、Al源であるトリメチルアルミニウムTMAガス、Ga源であるトリメチルガリウムTMGガス、及びN源であるアンモニアNH3ガスの混合ガスを用いる。このとき、成長させる化合物半導体層の組成に応じて、トリメチルアルミニウムガス及びトリメチルガリウムガスの供給の有無及び流量を適宜設定する。各化合物半導体層に共通の原料であるアンモニアガスの流量は、100ccm~10LM程度とする。また、例えば、成長圧力は50Torr~300Torr程度、成長温度は1000°C~1200°C程度とする。また、n型の化合物半導体層を成長させる際には、例えば、Siを含むSiH4ガスを所定の流量で混合ガスに添加し、化合物半導体層にSiをドーピングする。Siのドーピング濃度は、1×1018/cm3程度~1×1020/cm3程度、例えば5×1018/cm3程度とする。また、MOVPE法によりInAlN層を形成する場合、例えば、Al源であるTMAガス、In源であるトリメチルインジウムTMIガス、及びN源であるNH3ガスの混合ガスを用いる。そして、例えば、成長圧力は50Torr~200Torr程度、成長温度は650°C~800°C程度とする。次いで、図3Abに示すように、化合物半導体積層構造7に、素子領域を画定する素子分離領域20を形成する。素子分離領域20の形成では、例えば、素子分離領域20を形成する予定の領域を露出するフォトレジストのパターンを化合物半導体積層構造7上に形成し、このパターンをマスクとしてAr等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。その後、図3Acに示すように、全面にシリコン窒化膜21を形成する。シリコン窒化膜21は、例えばプラズマ化学気相成長CVD:chemicalvapordeposition法により100nm程度の厚さで形成する。また、素子分離領域20の形成前に、In含有層6に引き続いてMOCVD法にて連続的に成長させてもよい。この場合、例えばSiH4ガスを原料ガスとして用い、シリコン窒化膜21の厚さは10nm程度とする。続いて、図3Bdに示すように、フォトレジストの塗布及びパターニングを行うことにより、ゲート電極を形成する予定の領域を覆い他の領域を露出するレジストパターン22を形成する。次いで、図3Beに示すように、レジストパターン22をエッチングマスクとし、HF系の溶液を用いてシリコン窒化膜21のウェットエッチングを行う。この結果、GaN系HEMTのアクセス部のIn含有層6の表面が露出する。そして、レジストパターン22を除去する。その後、非酸化雰囲気での熱処理を行うことにより、In含有層6の表層部からInを脱離させる。この結果、図3Bfに示すように、In含有層6の表層部に、Inが低下したIn脱離領域6aが形成される図1B参照。なお、非酸化雰囲気のガスは特に限定されないが、例えば、N2ガス雰囲気、H2ガス雰囲気、N2ガス及びH2ガスの混合ガス雰囲気を用いることができる。また、熱処理の温度は特に限定されないが、700°C~800°C程度とすることが好ましく、例えば750°C程度とする。In脱離領域6aの形成に伴って、In脱離領域6aの下方では、電子走行層3の表面近傍に高濃度の2DEGが発生する。続いて、図3Cgに示すように、In含有層6上にソース電極11s及びドレイン電極11dを形成する。ソース電極11s及びドレイン電極11dは、例えばリフトオフ法により形成することができる。すなわち、ソース電極11s及びドレイン電極11dを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが100nm程度のTi膜を形成した後に、厚さが300nm程度のAl膜を形成する。次いで、例えば、N2ガス雰囲気中にて400°C~1000°C例えば600°Cで熱処理例えば急速加熱処理RTA:rapidthermalannealingを行い、オーミック特性を確立する。その後、図3Chに示すように、ウェットエッチングによりシリコン窒化膜21を除去する。続いて、図3Ciに示すように、全面に絶縁膜12を形成する。絶縁膜12は、例えば原子層堆積ALD:atomiclayerdeposition法、プラズマCVD法又はスパッタ法により形成することが好ましい。続いて、図3Djに示すように、絶縁膜12の平面視でソース電極11s及びドレイン電極11dの間に位置する部分に開口部13gを形成する。このとき、例えば、平面視でIn含有層6のIn脱離領域6aが形成されていない部分と開口部13gが重なり合うようにする。次いで、図3Dkに示すように、開口部13g内にゲート電極11gを形成する。ゲート電極11gは、例えばリフトオフ法により形成することができる。すなわち、ゲート電極11gを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが50nm程度のNi膜を形成した後に、厚さが300nm程度のAu膜を形成する。そして、図3Dlに示すように、絶縁膜12上に、ゲート電極11gを覆う絶縁膜14を形成する。このようにして、第1の実施形態に係る化合物半導体装置を製造することができる。第2の実施形態次に、第2の実施形態について説明する。図4は、第2の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す断面図である。第1の実施形態では、ゲート電極11gが化合物半導体積層構造7にショットキー接合しているのに対し、第2の実施形態では、ゲート電極11gと化合物半導体積層構造7との間に絶縁膜12が介在しており、絶縁膜12がゲート絶縁膜として機能する。つまり、絶縁膜12に開口部13gが形成されておらず、MIS型構造が採用されている。このような第2の実施形態によっても、第1の実施形態と同様に、In脱離領域6aの存在に伴う、ノーマリオフ動作を実現しながら電流コラプスを抑制することができるという効果等を得ることができる。なお、絶縁膜12の材料は特に限定されないが、例えばSi、Al、Hf、Zr、Ti、Ta又はWの酸化物、窒化物又は酸窒化物が好ましく、特にAl酸化物が好ましい。また、絶縁膜12の厚さは、2nm~200nm、例えば10nm程度である。第3の実施形態次に、第3の実施形態について説明する。図5は、第3の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す断面図である。第1の実施形態では、ソース電極11s及びドレイン電極11dが平坦なIn含有層6上に形成されているのに対し、第3の実施形態では、In含有層6にリセス10s及び10dが形成されており、リセス10s及び10d内に、それぞれ、ソース電極11s及びドレイン電極11dが形成されている。このような第3の実施形態によっても、第1の実施形態と同様に、In脱離領域6aの存在に伴う、ノーマリオフ動作を実現しながら電流コラプスを抑制することができるという効果等を得ることができる。このような第3の実施形態に係る化合物半導体装置は、In脱離領域6aの形成図3Bfの後、かつソース電極11s及びドレイン電極11dの形成図3Cgの前に、リセス10s及び10dを形成しておき、リセス10s及び10d内にソース電極11s及びドレイン電極11dを形成するようにすれば製造することができる。リセス10s及び10dの形成では、例えば、リセス10s及び10dを形成する予定の領域を露出するフォトレジストのパターンを化合物半導体積層構造7上に形成し、このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。また、以下に示す第4の実施形態の製造方法によっても、第3の実施形態と同様の構造を得ることができる。第4の実施形態次に、第4の実施形態について説明する。図6A~図6Bは、第4の実施形態に係るGaN系HEMT化合物半導体装置の製造方法を工程順に示す断面図である。本実施形態では、先ず、第1の実施形態と同様にして、シリコン窒化膜21のウェットエッチングパターニング及びレジストパターン22の除去までの処理を行う図3Be。次いで、図6Aaに示すように、In含有層6にリセス10s及び10dを形成する。その後、図6Abに示すように、リセス10s及び10d内にソース電極11s及びドレイン電極11dを形成する。続いて、例えば、N2ガス雰囲気中にて400°C~1000°C例えば600°Cで熱処理例えばRTAを行うことにより、オーミック特性を確立すると共に、In含有層6の表層部からInを脱離させる。この結果、図6Acに示すように、In含有層6の表層部に、Inが低下したIn脱離領域6aが形成される。つまり、本実施形態では、オーミック特性を確立するための熱処理がIn脱離領域6aを形成するための熱処理を兼ねる。次いで、図6Bdに示すように、ウェットエッチングによりシリコン窒化膜21を除去する。その後、第1の実施形態と同様にして、図6Beに示すように、絶縁膜12の形成から絶縁膜14の形成までの処理を行う。第4の実施形態によれば、第1の実施形態と比較して熱処理の回数を低減することができる。第5の実施形態次に、第5の実施形態について説明する。図7は、第5の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す断面図である。第5の実施形態では、図7に示すように、Si基板等の基板31上に化合物半導体積層構造37が形成されている。化合物半導体積層構造37には、初期層32a、バッファ層32b、電子走行層33及びIn含有層36が含まれている。初期層32aとしては、例えば厚さが160nm程度のAlN層が用いられる。バッファ層32bとしては、例えばAl組成が初期層32a側から電子走行層33側まで徐々に高くなる複数のAlxGa1xN層0.2<x<0.8の積層体が用いられる。バッファ層32bの厚さは、例えば500nm程度である。電子走行層33としては、例えば厚さが1μm程度の、不純物の意図的なドーピングが行われていないi-GaN層又はi-AlGaN層が用いられる。In含有層36としては、例えば厚さが10nm程度のInAlN層が用いられる。In含有層36は窒化物半導体層の一例である。化合物半導体積層構造37に、素子領域を画定する素子分離領域20が形成されており、素子領域内において、In含有層36上にソース電極11s及びドレイン電極11dが形成されている。また、ソース電極11s及びドレイン電極11dを覆う絶縁膜12がIn含有層36上に形成されている。絶縁膜12の平面視でソース電極11s及びドレイン電極11dの間に位置する部分に開口部13gが形成されており、開口部13g内にゲート電極11gが形成されている。そして、絶縁膜12上に、ゲート電極11gを覆う絶縁膜14が形成されている。絶縁膜12及び14の材料は特に限定されないが、例えばSi窒化膜が用いられる。絶縁膜12及び14は終端化膜の一例である。In含有層36にIn脱離領域36aが含まれている。In脱離領域36aは、平面視でゲート電極11gと重なる領域を除き、In含有層36の表層部に位置している。In含有層36のIn含有層36を除く領域のIn組成は一定であるのに対し、In脱離領域36aのIn含有率は、第1の実施形態のIn脱離領域6aと同様に、表面に近づくほど低くなっている。ここで、In含有層36及びIn脱離領域36aのInAlNの組成について説明する。本実施形態では、平面視でIn脱離領域36aが存在しない領域、つまり、ゲート電極11gの下方の領域において、電子走行層33のGaNとIn含有層36のInAlNとの格子定数の関係に基づいて、電子走行層33の表面近傍に2DEGがほとんど発生しないような組成例えば、In組成:0.30がIn含有層36に採用されている。従って、本実施形態では、ゲート電極11gの下方に2DEGがほとんど存在せず、ノーマリオフ動作が可能となる。その一方で、平面視で、In脱離領域36aが存在する領域の下方では、すなわちアクセス部では、In脱離領域36aのIn組成が、2DEGがほとんど発生しない程度のものより低くなっているため、2DEGが十分な濃度で発生している。つまり、本実施形態では、In脱離領域36aが電子供給層として機能する。従って、オン抵抗を低く抑えることができる。更に、In脱離領域36aの形成のためには、詳細は後述するが、ドライエッチングは必要とされず、例えば熱処理を行えばよいため、ドライエッチングによるダメージに伴う電流コラプスの発生を防止することができる。更にまた、第一の実施形態と同様に、電子注入を抑制して、電子注入に伴う動作の不安定性を抑制することもできる。更に、第5の実施形態に含まれる窒化物半導体層の数が第1の実施形態のそれよりも少ない。つまり、異種材料の層間の界面が少ない。この界面が多いほど、トラップ準位が多くなって動作の不安定性が引き起こされる。従って、第5の実施形態によれば、第1の実施形態よりも安定した動作が実現できる。また、製造過程では、異種材料の層間の界面において、成長条件の大幅な変更及び緻密な制御を行うが、この回数を減らすこともできる。このように、本実施形態によればより優れた特性を得ることができる。次に、第5の実施形態に係るGaN系HEMT化合物半導体装置の製造方法について説明する。図8A~図8Dは、第5の実施形態に係るGaN系HEMT化合物半導体装置の製造方法を工程順に示す断面図である。先ず、図8Aaに示すように、基板31上に化合物半導体積層構造37を形成する。化合物半導体積層構造37の形成では、初期層32a、バッファ層32b、電子走行層33及びIn含有層36を、例えばMOVPE法又はMBE法等の結晶成長法により形成する。これらの成長条件は、In含有層36の形成時の混合ガスの組成を除き、第1の実施形態の初期層2a、バッファ層2b、電子走行層3及びIn含有層6と同様のものとすることができる。次いで、図8Ab~図8Bdに示すように、化合物半導体積層構造37に素子領域を画定し、シリコン窒化膜21し、ゲート電極を形成する予定の領域を覆い他の領域を露出するレジストパターン22を形成する。その後、図8Beに示すように、第1の実施形態と同様にして、レジストパターン22をエッチングマスクとし、HF系の溶液を用いてシリコン窒化膜21のウェットエッチングを行う。この結果、GaN系HEMTのアクセス部のIn含有層36の表面が露出する。そして、レジストパターン22を除去する。続いて、第1の実施形態と同様にして、非酸化雰囲気での熱処理を行うことにより、In含有層36の表層部からInを脱離させる。この結果、図8Bfに示すように、In含有層36の表層部に、Inが低下したIn脱離領域36aが形成される。In脱離領域36aの形成に伴って、In脱離領域36aの下方では、電子走行層33の表面近傍に高濃度の2DEGが発生する。その後、図8Cg~図8Ciに示すように、第1の実施形態と同様にして、ソース電極11s及びドレイン電極11dを形成し、熱処理を行ってオーミック特性を確立し、ウェットエッチングによりシリコン窒化膜21を除去し、絶縁膜12を形成する。続いて、図8Dj~図8Dlに示すように、第1の実施形態と同様にして、開口部13gを形成し、ゲート電極11gを形成し、絶縁膜14を形成する。このようにして、第5の実施形態に係る化合物半導体装置を製造することができる。第6の実施形態次に、第6の実施形態について説明する。図9は、第6の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す断面図である。第5の実施形態では、ゲート電極11gが化合物半導体積層構造37にショットキー接合しているのに対し、第6の実施形態では、第2の実施形態と同様に、ゲート電極11gと化合物半導体積層構造37との間に絶縁膜12が介在しており、絶縁膜12がゲート絶縁膜として機能する。つまり、絶縁膜12に開口部13gが形成されておらず、MIS型構造が採用されている。このような第6の実施形態によっても、第5の実施形態と同様に、In脱離領域36aの存在に伴う、ノーマリオフ動作を実現しながら電流コラプスを抑制することができるという効果等を得ることができる。なお、第2の実施形態と同様に、絶縁膜12の材料は特に限定されないが、例えばSi、Al、Hf、Zr、Ti、Ta又はWの酸化物、窒化物又は酸窒化物が好ましく、特にAl酸化物が好ましい。また、絶縁膜12の厚さは、2nm~200nm、例えば10nm程度である。第7の実施形態次に、第7の実施形態について説明する。図10は、第7の実施形態に係るGaN系HEMT化合物半導体装置の構造を示す断面図である。第5の実施形態では、ソース電極11s及びドレイン電極11dが平坦なIn含有層36上に形成されているのに対し、第7の実施形態では、第3の実施形態と同様に、In含有層36にリセス10s及び10dが形成されており、リセス10s及び10d内に、それぞれ、ソース電極11s及びドレイン電極11dが形成されている。このような第7の実施形態によっても、第6の実施形態と同様に、In脱離領域36aの存在に伴う、ノーマリオフ動作を実現しながら電流コラプスを抑制することができるという効果等を得ることができる。このような第7の実施形態に係る化合物半導体装置は、第3の実施形態と同様に、In脱離領域36aの形成図8Bfの後、かつソース電極11s及びドレイン電極11dの形成図8Cgの前に、リセス10s及び10dを形成しておき、リセス10s及び10d内にソース電極11s及びドレイン電極11dを形成するようにすれば製造することができる。また、以下に示す第8の実施形態の製造方法によっても、第7の実施形態と同様の構造を得ることができる。第8の実施形態次に、第8の実施形態について説明する。図11A~図11Bは、第8の実施形態に係るGaN系HEMT化合物半導体装置の製造方法を工程順に示す断面図である。本実施形態では、先ず、第5の実施形態と同様にして、シリコン窒化膜21のウェットエッチングパターニング及びレジストパターン22の除去までの処理を行う図8Be。次いで、図11Aaに示すように、In含有層36にリセス10s及び10dを形成する。その後、図11Abに示すように、リセス10s及び10d内にソース電極11s及びドレイン電極11dを形成する。続いて、例えば、N2ガス雰囲気中にて400°C~1000°C例えば600°Cで熱処理例えばRTAを行うことにより、オーミック特性を確立すると共に、In含有層36の表層部からInを脱離させる。この結果、図11Acに示すように、In含有層36の表層部に、Inが低下したIn脱離領域36aが形成される。つまり、第4の実施形態と同様に、本実施形態では、オーミック特性を確立するための熱処理がIn脱離領域36aを形成するための熱処理を兼ねる。次いで、図11Bdに示すように、ウェットエッチングによりシリコン窒化膜21を除去する。その後、第5の実施形態と同様にして、図11Beに示すように、絶縁膜12の形成から絶縁膜14の形成までの処理を行う。第8の実施形態によれば、第5の実施形態と比較して熱処理の回数を低減することができる。第9の実施形態第9の実施形態は、GaN系HEMTのディスクリートパッケージに関する。図12は、第9の実施形態に係るディスクリートパッケージを示す図である。第9の実施形態では、図12に示すように、第1~第8の実施形態のいずれかのGaN系HEMTのHEMTチップ210の裏面がはんだ等のダイアタッチ剤234を用いてランドダイパッド233に固定されている。また、ドレイン電極11dが接続されたドレインパッド226dに、Alワイヤ等のワイヤ235dが接続され、ワイヤ235dの他端が、ランド233と一体化しているドレインリード232dに接続されている。ソース電極11sに接続されたソースパッド226sにAlワイヤ等のワイヤ235sが接続され、ワイヤ235sの他端がランド233から独立したソースリード232sに接続されている。ゲート電極11gに接続されたゲートパッド226gにAlワイヤ等のワイヤ235gが接続され、ワイヤ235gの他端がランド233から独立したゲートリード232gに接続されている。そして、ゲートリード232gの一部、ドレインリード232dの一部及びソースリード232sの一部が突出するようにして、ランド233及びHEMTチップ210等がモールド樹脂231によりパッケージングされている。このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、HEMTチップ210をはんだ等のダイアタッチ剤234を用いてリードフレームのランド233に固定する。次いで、ワイヤ235g、235d及び235sを用いたボンディングにより、ゲートパッド226gをリードフレームのゲートリード232gに接続し、ドレインパッド226dをリードフレームのドレインリード232dに接続し、ソースパッド226sをリードフレームのソースリード232sに接続する。その後、トランスファーモールド法にてモールド樹脂231を用いた封止を行う。続いて、リードフレームを切り離す。第10の実施形態次に、第10の実施形態について説明する。第10の実施形態は、GaN系HEMTを備えたPFCPowerFactorCorrection回路に関する。図13は、第10の実施形態に係るPFC回路を示す結線図である。PFC回路250には、スイッチ素子トランジスタ251、ダイオード252、チョークコイル253、コンデンサ254及び255、ダイオードブリッジ256、並びに交流電源AC257が設けられている。そして、スイッチ素子251のドレイン電極と、ダイオード252のアノード端子及びチョークコイル253の一端子とが接続されている。スイッチ素子251のソース電極と、コンデンサ254の一端子及びコンデンサ255の一端子とが接続されている。コンデンサ254の他端子とチョークコイル253の他端子とが接続されている。コンデンサ255の他端子とダイオード252のカソード端子とが接続されている。また、スイッチ素子251のゲート電極にはゲートドライバが接続されている。コンデンサ254の両端子間には、ダイオードブリッジ256を介してAC257が接続される。コンデンサ255の両端子間には、直流電源DCが接続される。そして、本実施形態では、スイッチ素子251に、第1~第8の実施形態のいずれかのGaN系HEMTが用いられている。PFC回路250の製造に際しては、例えば、はんだ等を用いて、スイッチ素子251をダイオード252及びチョークコイル253等に接続する。第11の実施形態次に、第11の実施形態について説明する。第11の実施形態は、GaN系HEMTを備えた電源装置に関する。図14は、第11の実施形態に係る電源装置を示す結線図である。電源装置には、高圧の一次側回路261及び低圧の二次側回路262、並びに一次側回路261と二次側回路262との間に配設されるトランス263が設けられている。一次側回路261には、第10の実施形態に係るPFC回路250、及びPFC回路250のコンデンサ255の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路260が設けられている。フルブリッジインバータ回路260には、複数ここでは4つのスイッチ素子264a、264b、264c及び264dが設けられている。二次側回路262には、複数ここでは3つのスイッチ素子265a、265b及び265cが設けられている。本実施形態では、一次側回路261を構成するPFC回路250のスイッチ素子251、並びにフルブリッジインバータ回路260のスイッチ素子264a、264b、264c及び264dに、第1~第8の実施形態のいずれかのGaN系HEMTが用いられている。一方、二次側回路262のスイッチ素子265a、265b及び265cには、シリコンを用いた通常のMIS型FET電界効果トランジスタが用いられている。第12の実施形態次に、第12の実施形態について説明する。第12の実施形態は、GaN系HEMTを備えた高周波増幅器に関する。図15は、第12の実施形態に係る高周波増幅器を示す結線図である。高周波増幅器には、ディジタルプレディストーション回路271、ミキサー272a及び272b、並びにパワーアンプ273が設けられている。ディジタルプレディストーション回路271は、入力信号の非線形歪みを補償する。ミキサー272aは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ273は、第1~第8の実施形態のいずれかのGaN系HEMTを備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー272bで交流信号とミキシングしてディジタルプレディストーション回路271に送出できる。なお、化合物半導体積層構造に用いられる化合物半導体層の組成は特に限定されず、例えば、GaN、AlN及びInN等を用いることができる。また、これらの混晶を用いることもできる。特に、In含有層を含む窒化物半導体層の材料としては、InAlNに限らず、InxAlyGa1xyN0<x≦1、0≦y<1、xy≦1等を用いることもできる。また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。また、基板として、炭化シリコンSiC基板、サファイア基板、シリコン基板、GaN基板又はGaAs基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。但し、コストを考慮すると、Si基板例えば表面が111面のSi基板、SiC基板又はサファイア基板を用いることが好ましい。各層の厚さ及び材料等も上述の実施形態のものに限定されない。次に、本願発明者が行った実験について説明する。第1の実験第1の実験では、In04Al06N層を形成した後、種々の温度で熱処理を行い、熱処理後のIn組成を測定した。なお、熱処理はN2雰囲気で行い、その時間は10分間とした。この結果を図16に示す。図16に示すように、In組成は熱処理温度に強く依存し、特に700°C~800°Cの場合に、Inの脱離を効果的に生じさせることができた。第2の実験第2の実験では、Inを脱離させるための熱処理を種々の温度で行い、第5の実施形態と同様の化合物半導体装置を製造した。そして、熱処理の温度と最大ドレイン電流との関係を求めた。この結果を図17に示す。図17に示すように、熱処理温度が高いほどアクセス抵抗が低減し、最大ドレイン電流が大きくなった。これは、熱処理温度が高く、Inの脱離が顕著になってIn組成が低いほど、より強い自発分極及びピエゾ分極が働き、2DEGが誘起されることに起因する。第3の実験第3の実験では、第5の実施形態及び図18aに示す第1の参考例について、ゲート電圧とドレイン電流との関係を求めた。この結果を図19aに示す。なお、第1の参考例には、第5の実施形態のIn含有層36に代えて、In脱離領域36aを含まないIn含有層136が用いられている。図19aに示すように、第5の実施形態では、In脱離領域36aが存在しているために、アクセス抵抗が低く、最大ドレイン電流が高くなった。また、アクセス抵抗の低下に伴って、ゲート制御性相互コンダクタンスgmも増加した。このことから、第5の実施形態によれば、ゲート制御性の向上及び最大ドレイン電流の増加という効果が得られるといえる。第4の実験第4の実験では、第5の実施形態及び図18bに示す第2の参考例について、ドレイン電極11dに高バイアスを印加してストレスをかけた後にドレイン電圧VDSとドレイン電流との関係を求めた。つまり、電流コラプスの程度に関する調査を行った。この結果を図19bに示す。なお、第2の参考例には、第1の実施形態のIn含有層6に代えて、In脱離領域6aを含まず、かつ、2DEGを発生させるためにドライエッチングが行われたIn含有層106が用いられている。図19bに示すように、第5の実施形態では、第2の参考例と比較して電流コラプスが大幅に抑制された。これは、主に次の3つの要因による。第一に、第2の参考例では、In含有層106にドライエッチングが行われているため、アクセス部の表面に多くのエッチングダメージが残っている。このため、電流コラプスの原因となる高密度のトラップ準位が存在し、高ドレインバイアス負荷が印加された後に、ドレイン電流が大幅に低下したのである。これに対し、第5の実施形態では、In含有層36にドライエッチングが行われていないため、トラップ準位を引き起こすエッチングダメージが存在しない。このような理由により、電流コラプスが抑制されたのである。第二に、第二の参考例には、InAlN/AlGaNの界面が存在する。これら窒化物半導体の成長時には、界面において成長条件の大きく異ならせるため、トラップ準位が多く発生しやすい。これに対し、第5の実施形態では、InAlN/AlGaNの界面が存在しないため、その分、電流コラプスの原因となるトラップ準位が少ない。このような理由により、電流コラプスが抑制されたのである。第三に、In脱離領域6aを含むIn含有層6の表面のIn組成は、In含有層106のIn組成よりも低い。このため、第5の実施形態の方が、ゲート電極11gと接する表面の半導体層のバンドギャップが高くなっており、ゲート電極11gに対するショットキーバリアが大きくなっている。従って、ゲート電極11gからリーク電流が表面へ流れにくく、電流コラプスの原因ともなり得る表面への電子注入が抑制される。このような理由により、電流コラプスが抑制されたのである。以下、本発明の諸態様を付記としてまとめて記載する。付記1基板と、前記基板上方に形成された化合物半導体積層構造と、前記化合物半導体積層構造上方に形成されたゲート電極、ソース電極及びドレイン電極と、を有し、前記化合物半導体積層構造は、電子走行層と、前記電子走行層上方に形成された電子供給層を含む窒化物半導体層と、を有し、前記窒化物半導体層の表面のIn組成は、平面視で前記ゲート電極と前記ソース電極との間に位置する領域及び前記ゲート電極と前記ドレイン電極との間に位置する領域において、前記ゲート電極の下方よりも低くなっていることを特徴とする化合物半導体装置。付記2前記窒化物半導体層は、前記電子供給層上方に形成されたIn含有層を有することを特徴とする付記1に記載の化合物半導体装置。付記3前記窒化物半導体層は、前記電子供給層として機能するIn含有層を有することを特徴とする付記1に記載の化合物半導体装置。付記4前記In含有層は、平面視で前記ゲート電極と前記ソース電極との間及び前記ゲート電極と前記ドレイン電極との間に、表面に近づくほどIn組成が小さくなるIn脱離領域を有することを特徴とする付記2又は3に記載の化合物半導体装置。付記5前記窒化物半導体層の組成がInxAlyGa1xyN0<x≦1、0≦y<1、xy≦1で表わされることを特徴とする付記1乃至4のいずれか1項に記載の化合物半導体装置。付記6前記ゲート電極と前記化合物半導体積層構造との間に形成されたゲート絶縁膜を有することを特徴とする付記1乃至5のいずれか1項に記載の化合物半導体装置。付記7平面視で前記ゲート電極と前記ソース電極との間に位置する領域及び前記ゲート電極と前記ドレイン電極との間に位置する領域において、前記化合物半導体積層構造を覆う終端化膜を有することを特徴とする付記1乃至6のいずれか1項に記載の化合物半導体装置。付記8付記1乃至7のいずれか1項に記載の化合物半導体装置を有することを特徴とする電源装置。付記9付記1乃至7のいずれか1項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。付記10基板上方に化合物半導体積層構造を形成する工程と、前記化合物半導体積層構造上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、を有し、前記化合物半導体積層構造を形成する工程は、電子走行層を形成する工程と、前記電子走行層上方に電子供給層を含む窒化物半導体層を形成する工程と、を有し、前記窒化物半導体層の表面のIn組成は、平面視で前記ゲート電極と前記ソース電極との間に位置する領域及び前記ゲート電極と前記ドレイン電極との間に位置する領域において、前記ゲート電極の下方よりも低くなっていることを特徴とする化合物半導体装置の製造方法。付記11前記窒化物半導体層を形成する工程は、前記電子供給層上方にIn含有層を形成する工程と、前記In含有層の、平面視で前記ゲート電極と前記ソース電極との間に位置する領域及び前記ゲート電極と前記ドレイン電極との間に位置する領域から、Inを脱離させる工程と、を有することを特徴とする付記10に記載の化合物半導体装置の製造方法。付記12前記窒化物半導体層を形成する工程は、前記電子供給層として機能するIn含有層を形成する工程と、前記In含有層の、平面視で前記ゲート電極と前記ソース電極との間に位置する領域及び前記ゲート電極と前記ドレイン電極との間に位置する領域から、Inを脱離させる工程と、を有することを特徴とする付記10に記載の化合物半導体装置の製造方法。付記13前記Inを脱離させる工程は、前記ゲート電極を形成する予定の領域を覆うマスクを用いた非酸化雰囲気での熱処理を行う工程を有することを特徴とする付記11又は12に記載の化合物半導体装置の製造方法。付記14前記非酸化雰囲気は、N2ガス雰囲気、H2ガス雰囲気、N2ガス及びH2ガスの混合ガス雰囲気であることを特徴とする付記13に記載の化合物半導体装置の製造方法。付記15前記熱処理により前記ソース電極及び前記ドレイン電極のオーミック特性を確立することを特徴とする付記13又は14に記載の化合物半導体装置の製造方法。付記16前記ゲート電極を形成する前に前記化合物半導体積層構造上にゲート絶縁膜を形成する工程を有することを特徴とする付記10乃至15のいずれか1項に記載の化合物半導体装置の製造方法。付記17平面視で前記ゲート電極と前記ソース電極との間に位置する領域及び前記ゲート電極と前記ドレイン電極との間に位置する領域に、前記化合物半導体積層構造を覆う終端化膜を形成する工程を有することを特徴とする付記10乃至16のいずれか1項に記載の化合物半導体装置の製造方法。