"以下を含むパワーMOSFET:a第1の主面及び第2の主面を有し、ほぼ矩形を呈する半導体基板の前記第1の主面上に設けられたソース電極;b前記半導体基板の前記第1の主面側のほぼ全面の半導体表面領域内に設けられた第1導電型のドリフト領域;c前記第1の主面上のほぼ中央部に設けられ、前記半導体基板と配向がほぼ同一のほぼ矩形形状を有するアクティブセル領域、このアクティブセル領域の各辺に沿って、その外部に設けられた複数の周辺サイド領域、および、前記アクティブセル領域の各コーナ部の外部に設けられた複数の周辺コーナ領域;d前記第1の主面上に、前記アクティブセル領域を取り囲むように設けられたリング状のフィールドプレート、ここで、前記フィールドプレートは、前記複数の周辺サイド領域の少なくともいずれか一つに於いては、前記半導体表面領域との間にオーミックコンタクト部を有し、前記複数の周辺コーナ領域の各々においては、前記半導体表面領域との間にオーミックコンタクト部を有さない。前記1項のパワーMOSFETにおいて、前記半導体基板は、シリコン系半導体基板である。前記2項のパワーMOSFETにおいて、更に以下を含む:e前記半導体基板のほぼ全面であって前記ドリフト領域に設けられたスーパジャンクション構造。前記3項のパワーMOSFETにおいて、前記フィールドプレートは、主にアルミニウム系配線層によって構成されている。前記4項のパワーMOSFETにおいて、前記複数の周辺サイド領域における前記スーパジャンクション構造は、2次元リサーフ構造を有する。前記4項のパワーMOSFETにおいて、前記複数の周辺サイド領域における前記スーパジャンクション構造は、3次元リサーフ構造を有する。以下を含むIGBT:a第1の主面及び第2の主面を有し、ほぼ矩形を呈する半導体基板の前記第1の主面上に設けられたエミッタ電極およびゲート電極;b前記半導体基板の前記第1の主面側のほぼ全面の半導体表面領域内に設けられた第1導電型のドリフト領域;c前記第1の主面上のほぼ中央部に設けられ、前記半導体基板と配向がほぼ同一のほぼ矩形形状を有するアクティブセル領域、このアクティブセル領域の各辺に沿って、その外部に設けられた複数の周辺サイド領域、および、前記アクティブセル領域の各コーナ部の外部に設けられた複数の周辺コーナ領域;d前記第1の主面上に、前記アクティブセル領域を取り囲むように設けられたリング状のフィールドプレート、ここで、前記フィールドプレートは、前記複数の周辺サイド領域の少なくともいずれか一つに於いては、前記半導体表面領域との間にオーミックコンタクト部を有し、前記複数の周辺コーナ領域の各々においては、前記半導体表面領域との間にオーミックコンタクト部を有さない。前記7項のIGBTにおいて、前記半導体基板は、シリコン系半導体基板である。前記8項のIGBTにおいて、更に以下を含む:e前記半導体基板のほぼ全面であって前記ドリフト領域に設けられたスーパジャンクション構造。前記9項のIGBTにおいて、前記フィールドプレートは、主にアルミニウム系配線層によって構成されている。前記10項のIGBTにおいて、前記複数の周辺サイド領域における前記スーパジャンクション構造は、2次元リサーフ構造を有する。前記10項のIGBTにおいて、前記複数の周辺サイド領域における前記スーパジャンクション構造は、3次元リサーフ構造を有する。以下を含むパワーダイオード:a第1の主面及び第2の主面を有し、ほぼ矩形を呈する半導体基板の前記第1の主面上に設けられたアノード電極;b前記半導体基板の前記第1の主面側のほぼ全面の半導体表面領域内に設けられた第1導電型のドリフト領域;c前記第1の主面上のほぼ中央部に設けられ、前記半導体基板と配向がほぼ同一のほぼ矩形形状を有する主ダイオード領域、この主ダイオード領域の各辺に沿って、その外部に設けられた複数の周辺サイド領域、および、前記主ダイオード領域の各コーナ部の外部に設けられた複数の周辺コーナ領域;d前記第1の主面上に、前記主ダイオード領域を取り囲むように設けられたリング状のフィールドプレート、ここで、前記フィールドプレートは、前記複数の周辺サイド領域の少なくともいずれか一つに於いては、前記半導体表面領域との間にオーミックコンタクト部を有し、前記複数の周辺コーナ領域の各々においては、前記半導体表面領域との間にオーミックコンタクト部を有さない。前記12項のパワーダイオードにおいて、前記半導体基板は、シリコン系半導体基板である。前記14項のパワーダイオードにおいて、更に以下を含む:e前記半導体基板のほぼ全面であって前記ドリフト領域に設けられたスーパジャンクション構造。前記15項のパワーダイオードにおいて、前記フィールドプレートは、主にアルミニウム系配線層によって構成されている。前記16項のパワーダイオードにおいて、前記複数の周辺サイド領域における前記スーパジャンクション構造は、2次元リサーフ構造を有する。前記16項のパワーダイオードにおいて、前記複数の周辺サイド領域における前記スーパジャンクション構造は、3次元リサーフ構造を有する。トレンチフィル方式によるスーパジャンクションMOSFETは、ボイドフリーの埋め込みエピ成長が必要な為、トレンチの面方位を一定方向に揃えることが要求される場合がある。また、スーパジャンクション構造で所望の耐圧を維持するには周辺構造のカラムレイアウトが重要である。特にチップコーナ部のカラムレイアウトは、上記面方位の制約により、チップコーナの対角線に対して左右が非対称になる場合がある。この場合、チップコーナのカラム非対称性からブロッキング状態での等電位線の様子はコーナ部で湾曲し、等電位線が密になるポイントが発生し易く、耐圧低下を引き起こすおそれがある。本願発明は、これらの課題を解決するためになされたものである。本発明の目的は、信頼性の高いパワー系半導体装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、本願の一つの発明は、パワーMOSFET等のパワー系半導体能動素子に於いて、ほぼ矩形を呈するアクティブセル領域等の周りのチップ周辺領域に、リング状のフィールドプレートを設け、そのフィールドプレートは、前記矩形の辺に沿った部分の少なくとも一部にオーミックコンタクト部を有するが、前記矩形のコーナ部に対応する部分には、オーミックコンタクト部を設けないものである。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、パワーMOSFET等のパワー系半導体能動素子に於いて、ほぼ矩形を呈するアクティブセル領域等の周りのチップ周辺領域に、リング状のフィールドプレートを設けている。そして、そのフィールドプレートは、前記矩形の辺に沿った部分の少なくとも一部にオーミックコンタクト部を有するが、前記矩形のコーナ部に対応する部分には、オーミックコンタクト部を設けないものとすることにより、チップコーナ部における耐圧の低下を防止することができる。実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。1.以下を含むパワーMOSFET:a第1の主面及び第2の主面を有し、ほぼ矩形を呈する半導体基板の前記第1の主面上に設けられたソース電極;b前記半導体基板の前記第1の主面側のほぼ全面の半導体表面領域内に設けられた第1導電型のドリフト領域;c前記第1の主面上のほぼ中央部に設けられ、前記半導体基板と配向がほぼ同一のほぼ矩形形状を有するアクティブセル領域、このアクティブセル領域の各辺に沿って、その外部に設けられた複数の周辺サイド領域、および、前記アクティブセル領域の各コーナ部の外部に設けられた複数の周辺コーナ領域;d前記第1の主面上に、前記アクティブセル領域を取り囲むように設けられたリング状のフィールドプレート、ここで、前記フィールドプレートは、前記複数の周辺サイド領域の少なくともいずれか一つに於いては、前記半導体表面領域との間にオーミックコンタクト部を有し、前記複数の周辺コーナ領域の各々においては、前記半導体表面領域との間にオーミックコンタクト部を有さない。2.前記1項のパワーMOSFETにおいて、前記半導体基板は、シリコン系半導体基板である。3.前記1または2項のパワーMOSFETにおいて、更に以下を含む:e前記半導体基板のほぼ全面であって前記ドリフト領域に設けられたスーパジャンクション構造。4.前記1から3項のいずれか一つのパワーMOSFETにおいて、前記フィールドプレートは、主にアルミニウム系配線層によって構成されている。5.前記3または4項のパワーMOSFETにおいて、前記複数の周辺サイド領域における前記スーパジャンクション構造は、2次元リサーフ構造を有する。6.前記3または4項のパワーMOSFETにおいて、前記複数の周辺サイド領域における前記スーパジャンクション構造は、3次元リサーフ構造を有する。7.以下を含むIGBT:a第1の主面及び第2の主面を有し、ほぼ矩形を呈する半導体基板の前記第1の主面上に設けられたエミッタ電極およびゲート電極;b前記半導体基板の前記第1の主面側のほぼ全面の半導体表面領域内に設けられた第1導電型のドリフト領域;c前記第1の主面上のほぼ中央部に設けられ、前記半導体基板と配向がほぼ同一のほぼ矩形形状を有するアクティブセル領域、このアクティブセル領域の各辺に沿って、その外部に設けられた複数の周辺サイド領域、および、前記アクティブセル領域の各コーナ部の外部に設けられた複数の周辺コーナ領域;d前記第1の主面上に、前記アクティブセル領域を取り囲むように設けられたリング状のフィールドプレート、ここで、前記フィールドプレートは、前記複数の周辺サイド領域の少なくともいずれか一つに於いては、前記半導体表面領域との間にオーミックコンタクト部を有し、前記複数の周辺コーナ領域の各々においては、前記半導体表面領域との間にオーミックコンタクト部を有さない。8.前記7項のIGBTにおいて、前記半導体基板は、シリコン系半導体基板である。9.前記7または8項のIGBTにおいて、更に以下を含む:e前記半導体基板のほぼ全面であって前記ドリフト領域に設けられたスーパジャンクション構造。10.前記7から9項のいずれか一つのIGBTにおいて、前記フィールドプレートは、主にアルミニウム系配線層によって構成されている。11.前記9または10項のIGBTにおいて、前記複数の周辺サイド領域における前記スーパジャンクション構造は、2次元リサーフ構造を有する。12.前記9または10項のIGBTにおいて、前記複数の周辺サイド領域における前記スーパジャンクション構造は、3次元リサーフ構造を有する。13.以下を含むパワーダイオード:a第1の主面及び第2の主面を有し、ほぼ矩形を呈する半導体基板の前記第1の主面上に設けられたアノード電極;b前記半導体基板の前記第1の主面側のほぼ全面の半導体表面領域内に設けられた第1導電型のドリフト領域;c前記第1の主面上のほぼ中央部に設けられ、前記半導体基板と配向がほぼ同一のほぼ矩形形状を有する主ダイオード領域、この主ダイオード領域の各辺に沿って、その外部に設けられた複数の周辺サイド領域、および、前記主ダイオード領域の各コーナ部の外部に設けられた複数の周辺コーナ領域;d前記第1の主面上に、前記主ダイオード領域を取り囲むように設けられたリング状のフィールドプレート、ここで、前記フィールドプレートは、前記複数の周辺サイド領域の少なくともいずれか一つに於いては、前記半導体表面領域との間にオーミックコンタクト部を有し、前記複数の周辺コーナ領域の各々においては、前記半導体表面領域との間にオーミックコンタクト部を有さない。14.前記12項のパワーダイオードにおいて、前記半導体基板は、シリコン系半導体基板である。15.前記13または14項のパワーダイオードにおいて、更に以下を含む:e前記半導体基板のほぼ全面であって前記ドリフト領域に設けられたスーパジャンクション構造。16.前記13から15項のいずれか一つのパワーダイオードにおいて、前記フィールドプレートは、主にアルミニウム系配線層によって構成されている。17.前記15または16項のパワーダイオードにおいて、前記複数の周辺サイド領域における前記スーパジャンクション構造は、2次元リサーフ構造を有する。18.前記15または16項のパワーダイオードにおいて、前記複数の周辺サイド領域における前記スーパジャンクション構造は、3次元リサーフ構造を有する。本願における記載形式、基本的用語、用法の説明1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のパートおよびセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。更に、本願において、半導体装置というときは、主に、各種トランジスタ能動素子単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等たとえば単結晶シリコン基板上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、MOSFETMetalOxideSemiconductorFieldEffectTransistorに代表されるMISFETMetalInsulatorSemiconductorFieldEffectTransistorを例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーMOSFETやIGBTInsulatedGateBipolarTransistorを例示することができる。なお、本願において、半導体能動素子とは、トランジスタ、ダイオード等を指す。2.同様に実施の態様等の記載において、材料、組成等について、AからなるX等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、A以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、Aを主要な成分として含むX等の意味である。たとえば、シリコン部材等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、酸化シリコン膜、酸化シリコン系絶縁膜等と言っても、比較的純粋な非ドープ酸化シリコンだけでなく、FSGFluorosilicateGlass、TEOSベース酸化シリコン、SiOCまたはカーボンドープ酸化シリコンまたはOSG、PSG、BPSG等の熱酸化膜、CVD酸化膜、SOG、ナノクラスタリングシリカNanoClusteringSilicaNCS等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Lowk絶縁膜ポーラス系絶縁膜、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、SiN,SiCN,SiNH,SiCNH等がある。ここで、窒化シリコンというときは、特にそうでない旨明示したときを除き、SiNおよびSiNHの両方を含む。同様に、SiCNというときは、特にそうでない旨明示したときを除き、SiCNおよびSiCNHの両方を含む。なお、SiCは、SiNと類似の性質を有するが、SiONは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。3.同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。4.さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。5.ウエハというときは、通常は半導体装置半導体集積回路装置、電子装置も同じをその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、SOI基板、LCDガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。6.一般にスーパジャンクション構造は、ある導電型の半導体領域に反対導電型の柱状又は板状のカラム領域をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。本願において、トレンチフィル方式によるスーパジャンクション構造に言及するときは、原則として、ある導電型の半導体領域に反対導電型の板状通常は、平板状であるが屈曲又は屈折していてもよいのカラム領域をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。実施の形態では、N型半導体層たとえばドリフト領域にP型カラムを平行に等間隔を置いて形成されたものについて説明する。また、各部分のP型カラムの厚さWpたとえば、図4は、その箇所によって相互に相違しても良いが、トレンチフィル方式で製造する場合は、相互に同一の厚さWp幅であることが望ましい。これは、トレンチ幅が異なると、埋め込み特性が各部において、相違することとなるからである。なお、本願に於いて、スーパジャンクション構造を有しないドリフト領域を単一導電型ドリフト領域という場合がある。スーパジャンクション構造について、配向とは、そのスーパジャンクション構造を構成するP型カラムまたはN型カラムをチップの主面に対応して二次元的に見た場合チップまたはウエハの主面に平行な面においての長手方向を指す。また、周辺スーパジャンクション領域とは、アクティブセル領域の周辺外部の領域例えば、図2のチップ周辺領域21、すなわち、周辺終端領域EdgeTerminationAreaであって、そこに、スーパジャンクション構造が設けられた領域をいう。更に、本願においては、周辺スーパジャンクション領域の主要な領域においてコーナ等の一部を除く、空乏層が延びる自由度が、3のものを3D3次元-Resurfリサーフ構造という。また、同自由度が、2のものを2D3次元-Resurfリサーフ構造という。本願において、リサーフResurf:ReducedSurfaceField構造に関して、表面リサーフ領域具体的にはP-型リサーフ領域またはジャンクションターミネーションエクステンションJunctionTerminationExtensionとは、ドリフト領域の表面領域に形成され、チャネル領域を構成するP型ボディ領域P型ウエル領域の端部に連結した同一導電型でそれよりも不純物濃度の低い領域主接合に逆方向電圧が印加されたときに完全空乏化する程度の濃度であるを言う。通常、セル部を取り巻くようにリング状に形成される。また、ソース電極端のフィールドプレートFieldPlateとは、ソース電位又はそれと等価な電位に接続された導電体膜パターンであって、絶縁膜を介してドリフト領域の表面デバイス面の上方に延在し、セル部を取り巻く部分を言う。一方、チップ周辺領域におけるフィールドプレートとは、ほぼリング状のフィールドプレートであって、その下の半導体基板に電気的に接続された物を言う。なお、本願に於いて、リング状とは、通常、クローズドループこのループの形状は、後に説明する一定の条件を満たす限り、ほぼ矩形でも、ほぼ円環、または、ほぼ楕円環でもよいを成すものを言うが、厳密に閉じている必要はなく、外形的に閉じていれば良い。すなわち、相互に分離した導体のリング状配列であっても良い。また、本願に於いて、矩形または矩形形状とは、ほぼ正方形又は長方形の形状を指すが、全体の面積に比して比較的小さな面積を有する凹凸を有しても良いし、ラウンド、面取り処理等がされていても良い。なお、矩形について配向が同じとは、対応する平面図形としての回転対称軸の少なくとも一つが、ほぼ同じであることを指す。言い換えれば、対応する辺同士がほぼ平行であることを言う。更に、フローティングフィールドリングFloatingFieldRingまたはフィールドリミッティングリングFieldLimitingRingとは、ドリフト領域の表面デバイス面にP型ボディ領域P型ウエル領域とは分離して設けられ、それと同一導電形を有するとともに類似した濃度主接合に逆方向電圧が印加されたときに完全空乏化しない程度の濃度であるを有し、リング状にセル部を1重又は多重に取り巻く不純物領域または不純物領域群を言う。また、本願においてローカルチャージバランスを保つとは、たとえばチップ主面を平面的に見たとき、カラムの厚さWp,Wn程度の距離の範囲において、チャージバランスが取れていることをいう。実施の形態の詳細実施の形態について更に詳述する。以下、実施の形態の詳細については、複数のパートに分けて説明する。特に断らない限り、引用するセクション、実施の形態等は、原則として同一のパートに属するもの指す。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。なお、各図に示すP型カラムの数は、図示の都合上、たとえば、周辺サイド領域等に関して、3か5本程度を示したが、実際は10本程度を超える場合もある因みに、チップ全体のP型カラムの数は、通常、数百本から数千本と考えられるが、図示の都合上、少ない本数で代表させている。ここに示す例は、耐圧が数百ボルト程度のものを例にとり説明する。以下の例では、一例として数百ボルト程度具体的には、たとえば600ボルト程度の耐圧の製品を例にとり説明する。なお、本願発明者等によるスーパジャンクション構造を有するMOSFET等に関する特許出願としては、前記の公開特許日本特開2011-108906号のほか、たとえば日本特願第2010-109957号日本出願日2010年5月12日、日本特願第2010-81905号日本出願日2010年3月31日、日本特願第2010-116466号日本出願日2010年5月20日、日本特願第2010-292117号日本出願日2010年12月28日、日本特願第2010-292119号日本出願日2010年12月28日、日本特願第2010-292118号日本出願日2010年12月28日等がある。1.本願の一実施の形態のパワーMOSFETパワー系半導体能動素子の一例2次元リサーフ構造のデバイス構造基本構造等の説明主に図1から図7この例では、シリコン系半導体基板に作られたプレーナ型パワーMOSFETであって、ソースドレイン耐圧600ボルト程度のものに例をとり具体的に説明するプレーナ型パワーMOSFETについては、以下のセクションでも同じが、その他の耐圧値を有するパワーMOSFETその他のデバイスにも適用できることは言うまでもない。なお、本願に於いては、詳細の平面構造等を説明する場合、図3のように、一つのチップコーナ部を例に取り説明するが、各コーナ部は、配向が異なるもののほぼ同一のレイアウトをしているので、特定のコーナ部についてした説明は、他のコーナ部についても基本的に当てはまる。図1は本願の一実施の形態のパワーMOSFETパワー系半導体能動素子の一例2次元リサーフ構造のデバイス構造基本構造等を説明するための半導体チップの全体上面図主に表面である。図2は図1のメタル電極下の状況を説明するための前記半導体チップの全体上面図主に不純物領域構造である。図3は図2図1のチップコーナ部切出領域R1に対応するチップ上面部分模式拡大図である。図4は図3のA-A’断面図1のアクティブセル部チップ端部切出し領域R3に関するA-A’断面にもほぼ対応するに対応する模式的チップ断面図である。図5は図3より現実のものに近い図2図1のチップコーナ部切出領域R1に対応するチップ上面部分拡大図である。図6は図1のアクティブセル部切出領域R2のB-B’断面に対応するチップ断面図である。図7は図4よりも現実のものに近い図1のアクティブセル端部チップ端部切出し領域R4のC-C’断面に対応するチップ断面図である。これらに基づいて、本願の一実施の形態のパワーMOSFETパワー系半導体能動素子の一例2次元リサーフ構造のデバイス構造基本構造等を説明する。まず、チップ通常、数ミリメートル角の上面の模式的なレイアウトを説明する。図1および図2に示すように、正方形又は長方形すなわち、矩形の板状のシリコン系半導体基板個々のチップ2に分割する前はウエハ1である上に素子を形成したパワーMOSFET素子チップ2は、デバイス主面1a第1の主面上の中央部にあるメタルソース電極5アルミニウム系電極が主要な面積を占めている。メタルソース電極5の下方には、アクティブセル領域4が設けられており、その外端部は、P型主接合6Pボディ領域の外縁部となっている。なお、アクティブセル領域4の外部であるチップの周辺をチップ周辺領域21という。P型主接合6の内側は、アクティブセル領域4の繰り返し構造部4rとなっている。リング状のP型主接合6の外側には、同じくリング状のP-型表面リサーフ領域8および、周辺スーパジャンクション領域周辺のドリフト領域11に線状のPカラム12pとその間のN型ドリフト領域11nがほぼ等間隔で周期的に配列された領域、又は、その集合領域。が設けられている。ここで、P-型表面リサーフ領域8の外端は、たとえば周辺スーパジャンクション領域の外端の近傍にある。なお、この例では、周辺スーパジャンクション領域は、それぞれ4個ずつの周辺サイド領域16a,16b,16c,16dおよび周辺コーナ領域17a,17b,17c,17dから構成されている。更にその周りには、アルミニウム系メタルガードリング3が設けられており、アルミニウム系メタルガードリング3とメタルソース電極5の間には、ポリシリコンゲート電極を外部に取り出すためのメタルゲート電極7メタルゲート配線7wを含む、およびメタルソース電極外周部5pソース電極端のフィールドプレート部が設けられている。なお、この図1図2および図3についても同じでは、周辺終端領域EdgeTerminationAreaの構造をわかりやすくするために、誇張して幅広く描いている。次に、チップ2の平面的の拡散構造不純物ドープ構造、デバイスレイアウトを説明する。図2に示すように、チップ2の中央部には、アクティブセル領域4この下部には、アクティブセル部スーパジャンクション構造があるが設けられており、その内部には、多数の線状ポリシリコンゲート電極15が設けられている。更に、アクティブセル領域4の外縁部であり、それの周囲を取り囲むリング状P型主接合6の外部には、P型主接合6に連結して、アクティブセル領域4を取り囲むリング状P-型表面リサーフ領域8が設けられている。次に、アクティブセル部スーパジャンクション構造の周辺のスーパジャンクション構造、すなわち、周辺スーパジャンクション領域について説明する。周辺サイド領域16a、16cには、それぞれアクティブセル部スーパジャンクション構造と連結せず、これと直交する配向を有するスーパジャンクション構造が設けられている。一方、周辺サイド領域16b、16dには、それぞれアクティブセル部スーパジャンクション構造と連結せず、それと同じ周期性と配向を有するスーパジャンクション構造が設けられている。なお、このカラムレイアウトでは、各周辺コーナ領域17a,17b,17c,17dは、それらの左又は右の周辺サイド領域16b、16dの延長領域となっている。次に、図1のチップコーナ部切出領域R1の部分に対応する図2の模式的なPカラム12pの数を実際より減らして、各要素間の関係を明確にしたものである拡大図を図3に示す。図3に示すように、P-型表面リサーフ領域8の外端は、全周に渡って、周辺スーパジャンクション領域の外端の近傍にある。図1に示すように、アクティブセル領域内の繰り返し構造部4rには、Pボディコンタクト領域23図6参照とポリシリコンゲート電極15とが交互に繰り返す周期構造1次元周期構造が設けられている。更に、周辺スーパジャンクション領域図1には、アクティブセル領域4を取り巻くように、リング状のフィールドプレート30チップ周辺領域におけるメタルフィールドプレートが設けられている。また、フィールドプレート30には、ほぼ矩形のアクティブセル領域4の辺に沿って、ほぼ平衡に延びるフィールドプレートコンタクト部9コンタクト溝またはコンタクトホールが設けられている。一方、フィールドプレート30の周辺コーナ領域17b17a,17c,17d内の部分には、フィールドプレートコンタクト部9が設けられていない。これは、等電位面の分布が比較的平坦な周辺サイド領域16a16b,16c,16dにおいて、コンタクト部9を介して得られたポテンシャルを周辺コーナ領域17b17a,17c,17d上のフィールドプレート30に供給するためである。次に、図3のA-A’断面を図4に示す。図4に示すように、チップ2の裏面1bのNドレイン領域25N型単結晶シリコン基板の表面には、メタル裏面ドレイン電極24が設けられており、Nドレイン領域25の上方は、ドリフト領域11となっており、Nカラム12n、Pカラム12pP型ドリフト領域、N型ドリフト領域11n等から構成されている。ドリフト領域11の表面領域には、P型主接合6Pウエル、Pボディ領域またはその外縁部が設けられており、Pボディ領域6内には、Nソース領域26、Pボディコンタクト領域23等が設けられている。P型主接合6の外部には、それに連結して、P-型表面リサーフ領域8が設けられており、チップ2の端部のN型ドリフト領域11nの表面領域には、Nチャンネルストップ領域31、Pチップ周辺コンタクト領域32等が設けられている。一対のNソース領域26間の半導体表面には、ゲート絶縁膜27を介して、ポリシリコンゲート電極15が設けられており、このポリシリコンゲート電極15およびフィールド絶縁膜34上には、層間絶縁膜29が設けられている。この層間絶縁膜29上には、メタルソース電極5、メタルガードリング3等のアルミニウム系電極膜が形成されており、それぞれNドレイン領域25、Pボディコンタクト領域23セル領域のコンタクト部14を介しておよびNチャンネルストップ領域31チップ周辺コンタクト部19すなわち、周辺リセス部を介して、Pチップ周辺コンタクト領域32等と電気的に接続されている。なお、Nカラム12nの幅Wn厚さ、およびPカラム12pの幅Wp厚さは、たとえば、それぞれ6マイクロメートル程度および4マイクロメートル程度である。また、Nカラム12nの不純物濃度は、たとえば、3.3x1015cm3程度たとえば、燐であり、Pカラム12pの不純物濃度は、たとえば、5.0x1015cm3程度たとえば、ボロンである。ここで、この例では、メタルソース電極5とメタルガードリング3間には、これらと同層のアルミニウム系電極膜等で構成された、ほぼリング状のメタルフィールドプレート30が設けられており、このメタルフィールドプレート30は、コンタクト部9を介して、半導体基板2の表面1aに設けられたコンタクト領域18に電気的に接続されているすなわち、オーミックコンタクトされている。なお、この例におけるドリフト領域11の一部は、たとえば、N型エピタキシャル領域10nで構成されたN型ドリフト領域11nすなわち、Nカラム領域12nと、P型エピタキシャル領域10pで構成されたP型ドリフト領域11pすなわち、Pカラム領域12pとが交互に配列されたスーパジャンクション構造となっている。一方、他の一部は、単一導電型、たとえば、N型エピタキシャル領域10nで構成されたN型ドリフト領域11nから構成されている。次に、図3の平面図を現実のデバイスに近づけたものを図5に示す。図5に示すように、この図の例では、構成は、ほぼ同じであるが、リング状のメタルフィールドプレート30が複数2本になっている。現実的には、2本から5本程度が良いと考えられる。次に、図5に対応して、図1のアクティブセル部切出領域R2のデバイス断面図を図6に示す。図6に示すように、チップ2の裏面1bのNドレイン領域25N型単結晶シリコン基板の表面には、メタル裏面ドレイン電極24が設けられており、Nドレイン領域25の上方は、ドリフト領域11となっており、Nカラム12nN型ドリフト領域11n、Pカラム12pP型ドリフト領域11pから構成されている。ドリフト領域11の表面領域には、Pボディ領域6が設けられており、Pボディ領域6内には、Nソース領域26、Pボディコンタクト領域23等が設けられている。一対のNソース領域26間の半導体表面には、ゲート絶縁膜27を介して、ポリシリコンゲート電極15が設けられており、このポリシリコンゲート電極15上には、層間絶縁膜29が設けられている。この層間絶縁膜29上には、メタルソース電極5等のアルミニウム系電極膜が形成されており、Nドレイン領域25およびPボディコンタクト領域23と電気的に接続されている。次に、図5に対応して、図1のアクティブセル端部チップ端部切出し領域R4のデバイス断面図を図7に示す。図7に示すように、図4とほぼ同じであるが、この図の例では、メタルフィールドプレート30が複数になっているほか、ポリシリコンゲート電極15を、ゲートコンタクト部22を介してメタルゲート配線7wに接続するためのポリシリコンゲート電極引き出し部15cが示されている。また、P型主接合6の外端部の半導体基板2の表面領域には、メタルソース電極外周部5pソース電極端のフィールドプレート部をコンタクト部42を介して電気的に接続するためのPボディコンタクト領域23pが設けられている。2.本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子に関する製造プロセスの説明主に図8から図22このセクションでは、セクション1の構造に対応するプロセスを説明するが、他の構造においても、これらの工程は基本的に共通しているので、他の構造については、原則として以下の記載を繰り返さない。図8は本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子に関する製造プロセスを説明する図4に対応する製造工程途上の模式的チップ断面図トレンチ形成工程である。図9は本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子に関する製造プロセスを説明する図4に対応する製造工程途上の模式的チップ断面図トレンチ形成用ハードマスク除去工程である。図10は本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子に関する製造プロセスを説明する図4に対応する製造工程途上の模式的チップ断面図トレンチフィル工程である。図11は本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子に関する製造プロセスを説明する図4に対応する製造工程途上の模式的チップ断面図平坦化工程である。図12は本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子に関する製造プロセスを説明する図4に対応する製造工程途上の模式的チップ断面図P-型表面リサーフ領域導入工程である。図13は本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子に関する製造プロセスを説明する図4に対応する製造工程途上の模式的チップ断面図フィールド絶縁膜パターニング工程である。図14は本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子に関する製造プロセスを説明する図4に対応する製造工程途上の模式的チップ断面図Pボディ領域導入工程である。図15は本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子に関する製造プロセスを説明する図4に対応する製造工程途上の模式的チップ断面図ゲート酸化膜形成工程である。図16は本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子に関する製造プロセスを説明する図4に対応する製造工程途上の模式的チップ断面図ゲートポリシリコン膜形成工程である。図17は本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子に関する製造プロセスを説明する図4に対応する製造工程途上の模式的チップ断面図ゲート加工工程である。図18は本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子に関する製造プロセスを説明する図4に対応する製造工程途上の模式的チップ断面図Nソース領域導入工程である。図19は本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子に関する製造プロセスを説明する図4に対応する製造工程途上の模式的チップ断面図層間絶縁膜形成工程である。図20は本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子に関する製造プロセスを説明する図4に対応する製造工程途上の模式的チップ断面図コンタクト溝等形成工程である。図21は本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子に関する製造プロセスを説明する図4に対応する製造工程途上の模式的チップ断面図半導体基板エッチングPボディコンタクト領域導入工程である。図22は本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子に関する製造プロセスを説明する図4に対応する製造工程途上の模式的チップ断面図アルミニウム系メタル電極膜形成工程である。これらに基づいて、本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子に関する製造プロセスの一例を説明する。まず、図8に示すように、たとえばアンチモンをドープたとえば1018から1019cm3のオーダ程度したN型シリコン単結晶基板25ここでは、たとえば、200φウエハ、なお、ウエハ径は、150φ、300φでも450φでもよい上に、たとえば、厚さ45マイクロメートル程度の燐ドープNエピタキシャル層10nドリフト領域、濃度としては、たとえば1015cm3のオーダ程度である。この領域は、N型ドリフト領域11nとなる部分であり、一部はNカラム12nでもあるを形成した半導体ウエハ1を準備する。この半導体ウエハ1のデバイス面1a裏面1bの反対の主面上に、たとえばP-TEOSPlasma-Tetraethylorthosilicate等からなるP型カラム用トレンチ形成用ハードマスク膜33を形成する。次に、図8に示すように、P型カラム用トレンチ形成用ハードマスク膜33をマスクとして、Nエピタキシャル層10n等をドライエッチングすることにより、P型カラム用トレンチ20を形成する。ドライエッチング雰囲気としては、たとえば、Ar,SF6,O2等を主要なガス成分として含む雰囲気を例示することができる。ドライエッチング深さの範囲としては、たとえば、40から55マイクロメートル程度を例示することができる。なお、P型カラム用トレンチ20はN型シリコン単結晶基板25に到達していることが望ましい。ただし、到達していなくとも、近接していればよい。次に図9に示すように、不要になったハードマスク膜33を除去する。次に、図10に示すように、P型カラム用トレンチ20に対して、埋め込みエピタキシャル成長トレンチ内エピタキシャル埋め込み方式を実行し、P型埋め込みエピタキシャル層10pドーパントは、ボロンであり、濃度としては、たとえば1015cm3のオーダ程度を形成する。このP型エピタキシャル領域10pは、P型ドリフト領域11pとなる部分であり、たま、Pカラム12pでもある。埋め込みエピタキシャル成長の条件としては、たとえば、処理圧力:たとえば1.3x104パスカルから1.0x105パスカル程度、原料ガス:四塩化珪素、トリクロロシラン、ジクロロシラン、またはモノシラン等を例示することができる。次に、図11に示すように、平坦化工程、例えばCMPChemicalMechanicalPolishingにより、P型カラム用トレンチ20外のP型埋め込みエピタキシャル層10pを除去するとともに、半導体ウエハ1の表面1aを平坦化する。なお、ここでは、スーパジャンクション構造は、トレンチフィル方式のほか、マルチエピタキシャル方式で形成してもよい。次に、図12に示すように、半導体ウエハ1の表面1aのほぼ全面に熱酸化により、シリコン酸化膜34フィールド絶縁膜を形成し、その上に、リソグラフィによりP-型リサーフ領域導入用レジスト膜35を形成する。フィールド絶縁膜34の厚さとしては、たとえば、350nm程度を例示することができる。続いて、P-型リサーフ領域導入用レジスト膜35をマスクとして、イオン注入たとえばボロンにより、P-型表面リサーフ領域8を導入する。このイオン注入条件としては、イオン種:ボロン、注入エネルギ:たとえば200keV程度、ドーズ量:たとえば1x1011cm2から1x1012cm2程度を好適な範囲として例示することができる。その後、不要になったレジスト膜35を全面除去する。次に、図13に示すように、半導体ウエハ1の表面1a上に、リソグラフィによりシリコン酸化膜エッチング用レジスト膜36を形成する。続いて、これをマスクとして、たとえば、フルオロカーボン系のエッチングガス等を用いたドライエッチングにより、フィールド絶縁膜34をパターニングする。その後、不要になったレジスト膜36を全面除去する。次に、図14に示すように、半導体ウエハ1の表面1a上に、リソグラフィによりPボディ領域導入用レジスト膜37を形成する通常、この前に、半導体ウエハ1の表面1a上に、たとえば10nm程度の熱酸化膜等のイオン注入保護膜を形成しておくが、図示が煩雑になるため省略する。他の部分においても同じ。続いて、Pボディ領域導入用レジスト膜37をマスクとして、イオン注入により、P型ボディ領域6を導入する。このイオン注入条件としては、1第1ステップ:イオン種:ボロン、注入エネルギ:たとえば200keV程度、ドーズ量:たとえば1013cm2のオーダ程度、2第1ステップ:イオン種:ボロン、注入エネルギ:たとえば75keV程度、ドーズ量:たとえば1012cm2のオーダ程度を好適な範囲として例示することができる濃度としては、たとえば1017cm3のオーダ程度。その後、不要になったレジスト膜37を全面除去する。次に、図15に示すように、半導体ウエハ1の表面1aに、ゲート酸化膜27ゲート絶縁膜を形成する。ゲート絶縁膜27の厚さとしては、耐圧にもよるが、たとえば、50nmから200nm程度を例示することができる。成膜方法としては、たとえばCVDChemicalVaporDepositionや熱酸化等を例示することができる。なお、ゲート酸化前のウエハ洗浄としては、たとえば第1洗浄液、すなわち、アンモニア:過酸化水素:純水=1:1:5体積比、及び第2洗浄液、すなわち、塩酸:過酸化水素:純水=1:1:6体積比を用いてウエット洗浄を適用することができる。次に、図16に示すように、ゲート酸化膜27上に、ゲート電極用ポリシリコン膜15厚さとしては、たとえば200nmから800nm程度を、たとえば低圧CVDChemicalVaporDepositionにより形成する。次に、図17に示すように、ドライエッチングによりゲート電極15をパターニングする。次に、図18に示すように、リソグラフィによりNソース領域導入用レジスト膜38を形成し、それをマスクとして、イオン注入により、Nソース領域26、チップエッジ部のNチャネルストッパ領域31を導入する。このイオン注入条件としては、イオン種:砒素、注入エネルギ:たとえば40keV程度、ドーズ量:たとえば1015cm2のオーダ程度を好適な範囲として例示することができる濃度としては、たとえば1020cm3のオーダ程度。その後、不要になったレジスト膜38を全面除去する。次に、図19に示すように、半導体ウエハ1の表面1aのほぼ全面にPSGPhospho-Silicate-Glass膜29層間絶縁膜をCVD等により成膜する。なお、層間絶縁膜29としては、PSG膜のほか、BPSG膜,TEOS膜,SOG膜,HDPHighDensityPlasmaシリコン酸化膜、あるいは、PSG膜および、これらの膜の内、複数の膜の積層膜でもよい。層間絶縁膜29のトータル厚さとしては、たとえば、900nm程度を好適な例として示すことができる。次に、図20に示すように、半導体ウエハ1の表面1a上に、ソースコンタクトホール開口用レジスト膜41を形成し、それをマスクとして、ドライエッチングにより、ソースコンタクトホール14、フィールドプレートコンタクト部9コンタクト溝またはコンタクトホール、チップ周辺コンタクト部19周辺リセス部等を開口する。続いて、不要になったレジスト膜41を全面除去する。次に、図21に示すように、シリコン基板をエッチングした後、イオン注入により、ソース部のPボディコンタクト領域23、チップ周辺領域21におけるフィールドプレートのコンタクト領域18およびPチップ周辺コンタクト領域32を導入する。このイオン注入条件としては、イオン種:BF2、注入エネルギ:たとえば30keV程度、ドーズ量:たとえば1015cm2のオーダ程度を好適な範囲として例示することができる濃度としては、たとえば1019cm3のオーダ程度。次に、図22に示すように、たとえばTiW等のバリアメタル膜を介して、アルミニウム系金属層をスパッタリング等により成膜して、パターニングすることにより、メタルソース電極5、メタルフィールドプレート30、ガードリング電極3等を形成する。この後、必要であれば、たとえば、無機系ファイナルパッシベーション膜や有機系無機系ファイナルパッシベーション膜等のファイナルパッシベーション膜を上層に形成して、パッド開口およびゲート開口を開口する。ファイナルパッシベーション膜としては、無機系ファイナルパッシベーション膜または有機系無機系ファイナルパッシベーション膜等の単層膜のほか、下層の無機系ファイナルパッシベーション膜上に有機系無機系ファイナルパッシベーション膜等を積層しても良い。次に、バックグラインディング処理を施し、元のウエハ厚さたとえば750マイクロメートル程度をたとえば80から280マイクロメートル程度すなわち、300マイクロメートル未満まで薄くする。更に、ウエハ1の裏面1bにメタル裏面ドレイン電極24図4、及び図6参照をスパッタリング成膜により、成膜する。裏面メタル電極膜24は、ウエハ1に近い側から、たとえば、裏面チタン膜金およびニッケルの拡散防止層、裏面ニッケル膜チップボンディング材との接着層、裏面金膜ニッケルの酸化防止層等からなる。その後、個々のチップに分割し、封止樹脂でトランスファーモールド等を施すと、パッケージされたデバイスとなる。3.本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子のドリフト領域の構造に関する変形例単一導電型ドリフト領域の説明主に図23セクション1およびセクション2では、スーパジャンクション構造を有するパワー系半導体能動素子について、チップ周辺領域におけるメタルフィールドプレート等の適用を具体的に説明したが、通常の単一導電型ドリフト領域を有するパワー系半導体能動素子についても同様に適用できることは言うまでもない。このセクションでは、その一例について簡単に説明する。図23は本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子のドリフト領域の構造に関する変形例単一導電型ドリフト領域を説明するための図4に対応する模式的チップ断面図である。これに基づいて、本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子のドリフト領域の構造に関する変形例単一導電型ドリフト領域を説明する。図23に示すように、この例は、図4の例と基本的に同じであるが、スーパジャンクション構造や、スーパジャンクション構造を補強するためのP-型表面リサーフ領域8通常のP型主接合6についてのジャンクションエクステンションとして、有ってもよいがない点が異なっている。すなわち、先に説明したチップ周辺領域21におけるメタルフィールドプレート30と、そのコンタクト部9をアクティブセル領域4の片に沿った部分に制限する構成は、アクティブセル領域4およびチップ周辺領域21にスーパジャンクション構造を有するデバイスにも有効であるが、同時に、アクティブセル領域4およびチップ周辺領域21にスーパジャンクション構造を有さないデバイス単一導電型ドリフト領域によるデバイスにも有効である。なお、言うまでもないことであるが、アクティブセル領域4およびチップ周辺領域21のいずれか一つの領域に、スーパジャンクション構造を有するデバイスにも有効である。なお、このことは、以下の各セクションの変形例に関しても同様に当てはまり、また、他のパワー系デバイスIGBT、パワーダイオード等にもそのまま当てはまる。4.本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子の周辺領域終端領域におけるフィールドプレートに関する変形例等の説明主に図24から図27セクション1から3では、主に、チップ周辺領域におけるメタルフィールドプレートの数が、主に1又は2の例を具体的に説明したが、この数は、1又は2に限らず、任意の数に設定することができる。このセクションでは、4本の例を具体的に説明する。このセクションの図面では、原則として、スーパジャンクション構造の表示を省略している。これは、先にセクション3で説明したように、メタルフィールドプレート30と、そのコンタクト部9をアクティブセル領域4の片に沿った部分に制限する構成は、スーパジャンクション構造を有さないデバイスにも適用できるほか、図面が煩雑になるからである。1フィールドプレート基本構造の詳細説明主に図24および図25このサブセクションは、図3の詳細説明であるほか、図3に対する変形例と見ることもできる。図24は本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子の周辺領域終端領域におけるフィールドプレートに関する変形例多数フィールドプレート等を説明するための図3に対応するチップ上面部分模式拡大図である。図25は図24のX-X’断面に対応するチップ上部模式部分断面図である。これらに基づいて、本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子の周辺領域終端領域におけるフィールドプレートに関する変形例等フィールドプレート基本構造の詳細を説明する。図24に示すように、この例は、図3とほぼ同じであるが、チップ周辺領域21におけるメタルフィールドプレート30の数が4複数となっている点が異なる。また、メタルフィールドプレート30の周辺コーナ領域17b17a,17c,17dにおける平面形状は、半導体チップ又は周辺コーナ領域の対角線40に関して、線対称にするのが、ポテンシャルの局所的に歪みを発生させない点で耐圧の観点から有利である。更に、外に向かって凸のラウンド形状とするのが、同様な観点から有利である。ただし、それに限定されるものではない。なお、フィールドプレートの平面形状について、線対称というときは、マクロ的な対象性を言っているのであって、ミクロ的な対象性線幅と同程度又はそれ以下の領域での対象性を要求するものではない。次に、図4、図7、図23等のコンタクト領域18の周辺の構造を説明するために、図24のX-X’断面を図25に示す。図3、図4、図7等では、コンタクト領域18は、Pカラム領域12p上にあるように描かれているが、図25に示すように、コンタクト領域18は、必ずしもPカラム領域12p上にある必要はなく、同一のメタルフィールドプレート30に属するコンタクト領域18は、近接するアクティブセル領域4の辺からほぼ同一距離同一距離条件にあればよい。従って、実質的に同一距離条件を満たす限り、コンタクト領域18は、Pカラム領域12p上のほか、Nカラム領域12n上でもよいし、隣接するPカラム領域12pおよびNカラム領域12nを跨ぐように形成されても良い。また、同一のメタルフィールドプレート30に属する複数のコンタクト領域18に関して言えば、実質的に同一距離条件を満たす限り、両方のコンタクト領域18をPカラム領域12p上に置いても良いし、Nカラム領域12n上に置いても良い。更に、実質的に同一距離条件を満たす限り、一方のコンタクト領域18をPカラム領域12p上に置き、他の一つのコンタクト領域18をNカラム領域12n上に置いても良い。また、各周辺サイド領域16a,16b,16c,16dについて言えば、全ての周辺サイド領域16a,16b,16c,16dにコンタクト部9を置くことは、必ずしも必要ではなく、少なくとも一つの周辺サイド領域16a,16b,16c,16dに有ればよい。しかし、コンタクト部9が、たとえば周辺サイド領域16aのみにあるよりも、周辺サイド領域16a,16cの両方に有る方が、ポテンシャルの応答は改善される。更に、周辺サイド領域16a,16cの両方にのみ有るよりも、周辺サイド領域16a,16b,16c,16dの全部に有る方が、ポテンシャルの応答は更に改善される。また、一つの周辺サイド領域16a16b,16c,16dについて言えば、コンタクト部9は、その全長さに亘ってある必要は、必ずしもなく、一部長さについてあればよい。しかし、できるだけ長い方が、ポテンシャルの応答は改善される。次に、P-型表面リサーフ領域8について説明する。図25に示すように、P-型表面リサーフ領域8は、半導体基板2の表面領域に於いて、耐圧が低下するのを防止する効果を有するものであるが、もちろん、必須の要素ではない。また、図3、図4、図7等では、作図上、平坦な深さの不純物ドープ領域として示したが、P-型表面リサーフ領域8は、必ずしも、このような形状を呈する必要はない。たとえば、P-型表面リサーフ領域8’のように、Nカラム領域12n上において、N反転していても良い。すなわち、熱酸化、表面熱処理等により、半導体基板2の表面1aのボロンは、幾分、シリコン酸化膜等により消費される吸収される傾向にあるが、その結果、Pカラム領域12p上端の幅が細くなると、そこで、耐圧が低下することとなる。これに対して、P-型表面リサーフ領域8’のような場合には、Pカラム領域12p上端の幅が太くなっているので、Pカラム領域12p上端で耐圧が低下することはない。すなわち、P-型表面リサーフ領域8のように、所定の領域に一様に追加の不純物を導入しておけば、熱処理プロセスにより、一部のボロンが消費されても、P-型表面リサーフ領域8’のようになることで、Pカラム領域12p上端の幅が細くなることを防止することができる。2ドット状コンタクト方式主に図26この例は、図24図3又は図5のコンタクト部9等に対する変形例である。図26は本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子の周辺領域終端領域におけるフィールドプレートに関する変形例ドット状コンタクト等を説明するための図3に対応するチップ上面部分模式拡大図である。これに基づいて、本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子の周辺領域終端領域におけるフィールドプレートに関する変形例等ドット状コンタクト方式を説明する。図24図3又は図5に於いて示したコンタクト部9は、単一の周辺サイド領域16a16b,16c,16d内に於いて、一体の長いスリット状のものであるが、これらは図26に示すように、分割して、ドット状コンタクト群9あるいは、短いスリット群としても良い。3直角屈曲フィールドプレート主に図27この例は、図3、図5、図24又は図26の例に対するメタルフィールドプレート30の平面形状に関する変形例です。図27は本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子の周辺領域終端領域におけるフィールドプレートに関する変形例直角屈曲フィールドプレート等を説明するための図3に対応するチップ上面部分模式拡大図である。これに基づいて、本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子の周辺領域終端領域におけるフィールドプレートに関する変形例等直角屈曲フィールドプレートを説明する。図27に示すように、メタルフィールドプレート30の平面形状は、半導体チップ又は周辺コーナ領域17b17a,17c,17dの対角線40に関して、線対称とするのが、好適であるが、そのコーナ部における屈曲形態は、ラウンド屈曲図3、図5、図24又は図26に限らず、直角屈曲であっても良い。しかし、一般に、ラウンド屈曲の方が、等ポテンシャル面の不所望な歪みが生じにくいメリットがある。5.本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子の周辺領域終端領域におけるスーパジャンクションレイアウト等に関する変形例等の説明主に図28から図34チップコーナ部におけるスーパジャンクションレイアウト、すなわち、Pカラム領域のレイアウトには、種々の選択が可能である。このセクションでは、基本的なPカラムレイアウトと他の要素との組み合わせおよび、Pカラムレイアウトの種々のバリエーションについて説明する。1基本構造のコーナ部スーパジャンクションレイアウトの詳細説明主に図28このサブセクションの説明は、周辺コーナ領域17b17a,17c,17dにおけるスーパジャンクションレイアウトのバリエーションを説明する基礎として、図5等で説明した基本構造のコーナ部スーパジャンクションレイアウトを更に説明する。図28は本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子の周辺領域終端領域におけるスーパジャンクションレイアウト2次元リサーフ構造基本レイアウト等に関する変形例等を説明するための図5に対応するチップ上面部分拡大図である。これらに基づいて、本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子の周辺領域終端領域におけるスーパジャンクションレイアウト等に関する変形例等基本構造のコーナ部スーパジャンクションレイアウトの詳細を説明する。図28に示すように、基本構造のコーナ部スーパジャンクションレイアウトにおいては、周辺コーナ領域17bにおけるPカラム領域12pは、周辺サイド領域16aにおけるPカラム領域12pと一体のもので、これらのPカラム領域12pは、スーパジャンクションを構成するように、周辺コーナ領域17b17a,17c,17dのほぼ全体に敷き詰められている。2基本構造と直角屈曲フィールドプレートの組み合わせ主に図29このサブセクションの例は、図28の例に対するメタルフィールドプレート30の平面形状に関する変形例である。図29は本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子の周辺領域終端領域におけるスーパジャンクションレイアウト構造基本レイアウトと直角屈曲フィールドプレートの組み合わせ等に関する変形例等を説明するための図5に対応するチップ上面部分拡大図である。これに基づいて、本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子の周辺領域終端領域におけるスーパジャンクションレイアウト等に関する変形例等基本構造と直角屈曲フィールドプレートの組み合わせを説明する。図29に示すように、この例は、図28の例のラウンド屈曲フィールドプレート30を直角屈曲フィールドプレート30に置き換えたものである。3コーナPカラム領域ラウンドレイアウトまたはコーナPカラム領域トリム方式主に図30このサブセクションの例は、図28図1、図3、図5または図29の例に対するコーナ部スーパジャンクションレイアウトに関する変形例である。図30は本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子の周辺領域終端領域におけるスーパジャンクションレイアウトラウンドコーナレイアウト等に関する変形例等を説明するための図5に対応するチップ上面部分拡大図である。これに基づいて、本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子の周辺領域終端領域におけるスーパジャンクションレイアウト等に関する変形例等コーナPカラム領域ラウンドレイアウトを説明する。図30に示すように、基本構造のコーナ部スーパジャンクションレイアウトにおいては、周辺コーナ領域17bにおけるPカラム領域12pは、周辺サイド領域16aにおけるPカラム領域12pと一体のものである。しかし、図28等の例と相違して、この例では、これらのPカラム領域12pは、スーパジャンクションを構成するように、周辺コーナ領域17b17a,17c,17dの一部において敷き詰められているが、最外側のフィールドプレート30に沿うように、外側部分がトリムされている。このトリム形状とラウンド屈曲フィールドプレート30の組み合わせによって、コーナ部における等ポテンシャル面の不所望な歪みの発生を有効に防止することができる。しかし、ラウンド屈曲フィールドプレート30は、必須のものではなく、他の平面形状のフィールドプレート30とも組み合わせることができる。4コーナ部連続スーパジャンクションレイアウト主に図31このサブセクションの例は、図28図1、図3、図5、図29または図30の例に対するコーナ部スーパジャンクションレイアウトに関する変形例である。図31は本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子の周辺領域終端領域におけるスーパジャンクションレイアウト連続コーナレイアウト等に関する変形例等を説明するための図5に対応するチップ上面部分拡大図である。これに基づいて、本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子の周辺領域終端領域におけるスーパジャンクションレイアウト等に関する変形例等コーナ部連続スーパジャンクションレイアウトを説明する。図31に示すように、コーナ部連続スーパジャンクションレイアウトにおいては、周辺コーナ領域17bにおけるPカラム領域12pは、両周辺サイド領域16a、16bにおけるPカラム領域12pと一体のもので、これらのPカラム領域12pは、スーパジャンクションを構成するように、周辺コーナ領域17b17a,17c,17dのほぼ全体に敷き詰められている。また、半導体チップ又は周辺コーナ領域の対角線40に関して、コーナ部連続スーパジャンクションレイアウトは、ラウンド屈曲フィールドプレート30と同様に、ほぼ線対称となっている。この線対称同士のフィールドプレート30直角屈曲フィールドプレートでもよいとコーナ部連続スーパジャンクションレイアウトの組み合わせによって、コーナ部における不所望な等ポテンシャル面の歪みの発生を有効に防止することができる。しかし、このような線対称同士の組み合わせは有効であるが、必須ではない。なお、このコーナ部連続スーパジャンクションレイアウトは、対角線40に関して、マクロ的にも、ミクロ的にも線対称であるが、チャージバランスという点では、他の例図28、図30等と相違して、非チャージバランス型レイアウトとなる。また、このコーナ部連続スーパジャンクションレイアウトは、配向に敏感な条件に於いて、トレンチフィルプロセスを実行する場合に於いては、先に説明したように不利な点を有する。5チャージバランス型コーナ部スーパジャンクションレイアウト主に図32から図34このサブセクションの例は、図28図1、図3、図5、図29、図30または図31の例に対するコーナ部スーパジャンクションレイアウトに関する変形例である。図32は本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子の周辺領域終端領域におけるスーパジャンクションレイアウトチャージバランス型コーナレイアウト等に関する変形例等を説明するための図5に対応するチップ上面部分拡大図である。図33は図32と同じ部分のスーパジャンクションレイアウト等を説明するためのチップ上面模式部分拡大図である。図34は図33のコーナ部チャージバランス処理部一部切り出し領域R5のスーパジャンクションレイアウト説明図である。これらに基づいて、本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子の周辺領域終端領域におけるスーパジャンクションレイアウト等に関する変形例等チャージバランス型コーナ部スーパジャンクションレイアウトを説明する。図32に示すように、アクティブセル部スーパジャンクション構造、および周辺サイド領域16a,16b16c,16dにおいては、非チャージバランス型のカラムレイアウトと同じであるが、周辺コーナ領域17b17a,17c,17dでは、非チャージバランス型の屈曲レイアウト図31と比較して、対角線40に沿った部分で、Pカラム領域12pが分離されている。また、各Pカラム領域12pの端部は、両側から相互に入り組んだ位置関係をしている。この点をわかりやすくするために、Pカラム領域12pの本数を減らして、模式的に示したのが図33である。このX,Y方向に走るPカラム領域12pの相互関係を説明するために、コーナ部チャージバランス処理部一部切出し領域R5を図34に拡大変形して表示する。図34においては、Nカラムの厚さWnとPカラムの厚さWpが図上でほぼ同一になるように、Nカラムの厚さWnを縮小して表示Nカラム縮小表示しているこの図に限って、図上では見かけ上、Wn=Wpとなっている。従って、同一の面積に含まれる電荷量は同一となっている。図34に示すように、チャージバランス型のコーナカラムレイアウトにおいては、Pカラム領域12pの長手方向の辺の両側の同じハッチングを付した半幅領域カラムの厚さの半分の幅Wn2、Wp2の帯状領域同士の電荷量が絶対値が同一で符号が反対になっている。これにより、ハッチング部が全領域たとえば、周辺コーナ領域17bを埋め尽くす量にレイアウトすると、ローカルチャージバランスを保持することとなる。このためには、たとえば、半導体チップ又は周辺コーナ領域の対角線40上に、Pカラム領域12pの短手方向の辺の中心が来るようにするとともに、近接するPカラム領域12pの最近接距離をNカラムの厚さの半分Wn2程度とすればよいことがわかる。なお、図33等に示すように、コーナ部スーパジャンクション構造は、微細カラムすなわち、微細なPカラム領域12pを含まないことが望ましい。これは、微細カラムが存在すると、トレンチエピタキシ埋め込み方式で埋め込む際に、他のマクロ的なPカラム領域12pと比較して、埋め込み特性が異なるので、埋め込み特性を良好に保持できるプロセスウインドウが狭小になるからである。ここで、微細カラムとは、Pカラム領域12pの長さが、その幅または厚さWpの2倍未満のものをいう。また、マクロ的なカラムとは、Pカラム領域12pの長さが、その幅または厚さWpの2倍以上のものをいう。このようなチャージバランス型のコーナカラムレイアウトは、マクロ的にいって、半導体チップ又は周辺コーナ領域の対角線40に関して、線対称である。もちろんミクロ的には、線対称ではない。従って、図32の例は、コーナ部スーパジャンクションレイアウトとメタルフィールドプレートのコーナ部における平面形状の双方が、マクロ的に線対称となっており、この組み合わせによって、コーナ部における等ポテンシャル面の歪みの発生を有効に防止することができる。線対称のメタルフィールドプレートは、ラウンド屈曲でも直角屈曲でも良い。また、線対称同士の組み合わせは、必須のものではない。このサブセクションで説明した例は、図31の弱点である非チャージバランスという点を改良して、チャージバランス型としたものである。従って、対角線40に関して、コーナ部スーパジャンクションレイアウトは、マクロ的に線対称であるが、ミクロ的には、線対称ではない。しかし、ミクロ的対象性の欠如は、主にチャージバランスの欠如を通して、耐圧に悪影響を与えるので、ミクロ的対象性の欠如自体は、耐圧に顕著な悪影響を与えるものではない。なお、ここで、コーナ部スーパジャンクションレイアウトの対象性対角先頭に関するについて、まとめて分類を示す。すなわち、ミクロ的に非対称となるのは、図2、図3、図5、図28、図29、図30、図32、図33、図35、図36、図37、図38、図39等である。このうち、図32、図33、図38、図39は、マクロ的に対象である。一方、ミクロ的に対称となるのは、図31である。また、図31の例は、非チャージバランス型となり、これ以外は、チャージバランス型である。6.本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子の周辺領域終端領域におけるフィールドプレートの3次元リサーフ構造への適用の説明主に図35および図36、図1を参照ここまでは、主に2次元リサーフ構造について説明してきたが、チップ周辺領域におけるメタルフィールドプレートおよび先に説明した種々の変形等は、ほぼ、そのまま3次元リサーフ構造へも適用できる。3次元リサーフ構造においては、より小さなチップ面積で、高い耐圧を確保できる可能性がある。これは、高い次元を有するからである。図35は本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子の周辺領域終端領域におけるフィールドプレートの3次元リサーフ構造への適用を説明するための図2に対応する半導体チップの全体上面図主に不純物領域構造である。図36は図35のチップコーナ部切出領域R1のチップ上面部分拡大図3次元リサーフ構造の基本レイアウトである。これらに基づいて、本願の前記一実施の形態のパワーMOSFETパワー系半導体能動素子の周辺領域終端領域におけるフィールドプレートの3次元リサーフ構造への適用を説明する。まず、チップ通常、数ミリメートル角の上面の模式的なレイアウトを説明する。図1および図35に示すように、正方形又は長方形すなわち、矩形の板状のシリコン系半導体基板個々のチップ2に分割する前はウエハ1である上に素子を形成したパワーMOSFET素子チップ2は、デバイス主面1a第1の主面上の中央部にあるメタルソース電極5アルミニウム系電極が主要な面積を占めている。メタルソース電極5の下方には、アクティブセル領域4が設けられており、その外端部は、P型主接合6Pボディ領域の外縁部となっている。なお、アクティブセル領域4の外部であるチップの周辺をチップ周辺領域21という。P型主接合6の内側は、アクティブセル領域4の繰り返し構造部4rとなっている。リング状のP型主接合6の外側には、同じくリング状のP-型表面リサーフ領域8および、周辺スーパジャンクション領域周辺のドリフト領域11に線状のPカラム12pとその間のN型ドリフト領域11nがほぼ等間隔で周期的に配列された領域、又は、その集合領域。が設けられている。ここで、P-型表面リサーフ領域8の外端は、たとえば周辺スーパジャンクション領域の外端の近傍にある。なお、この例では、周辺スーパジャンクション領域は、それぞれ4個ずつの周辺サイド領域16a,16b,16c,16dおよび周辺コーナ領域17a,17b,17c,17dから構成されている。更にその周りには、アルミニウム系メタルガードリング3が設けられており、アルミニウム系メタルガードリング3とメタルソース電極5の間には、ポリシリコンゲート電極を外部に取り出すためのメタルゲート電極7メタルゲート配線7wを含む、およびメタルソース電極外周部5pソース電極端のフィールドプレート部が設けられている。なお、この図1図35についても同じでは、周辺終端領域EdgeTerminationAreaの構造をわかりやすくするために、誇張して幅広く描いている。次に、チップ2の平面的の拡散構造不純物ドープ構造、デバイスレイアウトを説明する。図35に示すように、チップ2の中央部には、アクティブセル領域4この下部には、アクティブセル部スーパジャンクション構造があるが設けられており、その内部には、多数の線状ポリシリコンゲート電極15が設けられている。更に、アクティブセル領域4の外縁部であり、それの周囲を取り囲むリング状P型主接合6の外部には、P型主接合6に連結して、アクティブセル領域4を取り囲むリング状P-型表面リサーフ領域8が設けられている。次に、アクティブセル部スーパジャンクション構造の周辺のスーパジャンクション構造、すなわち、周辺スーパジャンクション領域について説明する。周辺サイド領域16a、16cには、それぞれアクティブセル部スーパジャンクション構造と連結し同一の配向を有するスーパジャンクション構造が設けられている。一方、周辺サイド領域16b、16dには、それぞれアクティブセル部スーパジャンクション構造と連結せず、それと直交する配向を有するスーパジャンクション構造が設けられている。なお、このカラムレイアウトでは、各周辺コーナ領域17a,17b,17c,17dは、それらの下又は上の周辺サイド領域16b、16dの周期性の延長領域となっている。次に、図35のチップコーナ部切出領域R1の部分に対応する部分の拡大図を図36に示す。図36に示すように、P-型表面リサーフ領域8の外端は、全周に渡って、周辺スーパジャンクション領域の外端の近傍にあるなお、P-型表面リサーフ領域8は、必須の要素ではなく、その外端の位置も、周辺スーパジャンクション領域の外端の近傍にある必要はなく、たとえば中間領域にあってもよい。図1に示すように、アクティブセル領域内の繰り返し構造部4rには、Pボディコンタクト領域23図6参照とポリシリコンゲート電極15とが交互に繰り返す周期構造1次元周期構造が設けられている。更に、周辺スーパジャンクション領域図1には、アクティブセル領域4を取り巻くように、リング状のフィールドプレート30チップ周辺領域におけるメタルフィールドプレートが設けられている。また、フィールドプレート30には、ほぼ矩形のアクティブセル領域4の辺に沿って、ほぼ平衡に延びるフィールドプレートコンタクト部9コンタクト溝またはコンタクトホールが設けられている。一方、フィールドプレート30の周辺コーナ領域17b17a,17c,17d内の部分には、フィールドプレートコンタクト部9が設けられていない。これは、等電位面の分布が比較的平坦な周辺サイド領域16a16b,16c,16dにおいて、コンタクト部9を介して得られたポテンシャルを周辺コーナ領域17b17a,17c,17d上のフィールドプレート30に供給するためである。先にも説明したように図36、同一距離条件を実質的に満たす限り、コンタクト部9は、複数のPカラム領域12pおよびNカラム領域12nを跨いで形成されても良い。7.3次元リサーフ構造への適用についての周辺領域終端領域におけるスーパジャンクションレイアウトに関する変形例等の説明主に図37から図402次元リサーフ構造についてのセクション5と同様に、このセクションでは、3次元リサーフ構造について、スーパジャンクションレイアウト等に関して種々のバリエーション等を説明する。1コーナPカラム領域ラウンドレイアウト主に図37このサブセクションの例は、図35および図36に示した3次元リサーフ構造における周辺部スーパジャンクション構造の基本形態に対する変形例である。図37は図35のチップコーナ部切出領域R1のチップ上面部分拡大図ラウンドコーナレイアウトである。これに基づいて、3次元リサーフ構造への適用についての周辺領域終端領域におけるスーパジャンクションレイアウトに関する変形例等コーナPカラム領域ラウンドレイアウトを説明する。図37に示すように、基本構造のコーナ部スーパジャンクションレイアウトにおいては、周辺コーナ領域17bにおけるPカラム領域12pは、図35および図36と同様に、周辺サイド領域16bにおけるPカラム領域12pのレイアウト都の周期性とほぼ同一の周期性を持っているものである。しかし、図35および図36等の例と相違して、この例では、これらのPカラム領域12pは、スーパジャンクションを構成するように、周辺コーナ領域17b17a,17c,17dの一部において敷き詰められているが、最外側のフィールドプレート30に沿うように、外側部分がトリムされている。このトリム形状とラウンド屈曲フィールドプレート30の組み合わせによって、コーナ部における等ポテンシャル面の不所望な歪みの発生を有効に防止することができる。しかし、ラウンド屈曲フィールドプレート30は、必須のものではなく、他の平面形状のフィールドプレート30とも組み合わせることができる。2チャージバランス型コーナ部スーパジャンクションレイアウト主に38から図40このサブセクションの例は、周辺部スーパジャンクション構造の基本形態図35および図36に対する更に別の変形例である。図38は図35のチップコーナ部切出領域R1のチップ上面部分拡大図チャージバランス型コーナレイアウトである。図39は図38と同じ部分のスーパジャンクションレイアウト等を説明するためのチップ上面模式部分拡大図である。図40は図39のコーナ部チャージバランス処理部一部切り出し領域R5のスーパジャンクションレイアウト説明図である。これらに基づいて、3次元リサーフ構造への適用についての周辺領域終端領域におけるスーパジャンクションレイアウトに関する変形例等チャージバランス型コーナ部スーパジャンクションレイアウトを説明する。図38にチャージバランス型のチップコーナ部のPカラムレイアウトを示す。図38に示すように、アクティブセル部スーパジャンクション構造14、および周辺サイド領域16a,16b16c,16dにおいては、非チャージバランス型のカラムレイアウトと同じであるが、周辺コーナ領域17b17a,17c,17dでは、非チャージバランス型の屈曲レイアウト図31と比較して、対角線40に沿った部分で、Pカラム領域12pが分離されている。また、各Pカラム領域12pの端部は、両側から相互に入り組んだ位置関係をしている。この点をわかりやすくするために、Pカラム領域12pの本数を減らして、模式的に示したのが図39である。このX,Y方向に走るPカラム領域12pの相互関係を説明するために、コーナ部チャージバランス処理部一部切出し領域R5を図40に拡大変形して表示する。図40においては、Nカラムの厚さWnとPカラムの厚さWpが図上でほぼ同一になるように、Nカラムの厚さWnを縮小して表示Nカラム縮小表示しているこの図に限って、図上では見かけ上、Wn=Wpとなっている。従って、同一の面積に含まれる電荷量は同一となっている。図40に示すように、チャージバランス型のコーナカラムレイアウトにおいては、Pカラム領域12pの長手方向の辺の両側の同じハッチングを付した半幅領域カラムの厚さの半分の幅Wn2、Wp2の帯状領域同士の電荷量が絶対値が同一で符号が反対になっている。これにより、ハッチング部が全領域たとえば、周辺コーナ領域17bを埋め尽くす量にレイアウトすると、ローカルチャージバランスを保持することとなる。このためには、たとえば、半導体チップ又は周辺コーナ領域の対角線40上に、Pカラム領域12pの短手方向の辺の中心が来るようにするとともに、近接するPカラム領域12pの最近接距離をNカラムの厚さの半分Wn2程度とすればよいことがわかる。8.他のパワー系能動素子IGBT,パワーダイオードへの適用の説明主に図41および図42ここまでは、チップ周辺領域におけるメタルフィールドプレート等を、主に、パワーMOSFET等のパワー系半導体能動素子に適用した場合を例に取り具体的に説明したが、このセクションでは、パワー系半導体能動素子に属する他の種類の素子への適用を具体的に説明する。ただし、電極、不純物ドープ領域等の呼び名が若干変わるだけで、ドリフト領域等の要部構造は、ほぼ同一であるので、重複する説明は原則として省略する。また、このセクションでは、主にスーパジャンクション構造を有する阻止について具体的に説明するが、セクション3又は4で説明したように、スーパジャンクション構造を有さない素子にもほぼそのまま適用できることは言うまでもない。従って、このセクションでは、相違点が比較的多い、図4に対応するデバイス断面図のみを示す。1IGBTへの適用主に図41IGBTは、純構造的に言うと、基本的にセクション1から7で説明したパワーMOSFETの裏面にP型コレクタ領域を挿入したものであり、外部端子の観点では、すでに説明したパワーMOSFETのソースをエミッタに、ドレインをコレクタに置き換えたものということができる。図41は他のパワー系能動素子IGBTへの適用を説明するための図4に対応する模式的チップ断面図である。これに基づいて、他のパワー系能動素子IGBTへの適用について説明する。図41に示すように、チップ2の裏面1bのP型コレクタ領域43の表面には、メタル裏面コレクタ電極44が設けられており、P型コレクタ領域43の上方は、N型フィールドストップ領域47およびドリフト領域11となっており、ドリフト領域11はNカラム12n、Pカラム12pP型ドリフト領域、N型ドリフト領域11n等から構成されている。ドリフト領域11の表面領域には、P型主接合6Pウエル、Pボディ領域またはその外縁部が設けられており、Pボディ領域6内には、Nエミッタ領域46、Pボディコンタクト領域23等が設けられている。P型主接合6の外部には、それに連結して、P-型表面リサーフ領域8が設けられており、チップ2の端部のN型ドリフト領域11nの表面領域には、Nチャンネルストップ領域31、Pチップ周辺コンタクト領域32等が設けられている。一対のNエミッタ領域46間の半導体表面には、ゲート絶縁膜27を介して、ポリシリコンゲート電極15が設けられており、このポリシリコンゲート電極15およびフィールド絶縁膜34上には、層間絶縁膜29が設けられている。この層間絶縁膜29上には、メタルエミッタ電極45、チップ周辺領域21におけるメタルフィールドプレート30、メタルガードリング3等のアルミニウム系電極膜が形成されている。これらのメタル電極は、それぞれPボディコンタクト領域23セル領域のコンタクト部14を介して、フィールドプレートコンタクト部9を介して、コンタクト領域18、およびNチャンネルストップ領域31チップ周辺コンタクト部19すなわち、周辺リセス部を介して、Pチップ周辺コンタクト領域32等と電気的に接続されている。なお、Nカラム12nの幅Wn厚さ、およびPカラム12pの幅Wp厚さは、たとえば、それぞれ6マイクロメートル程度および4マイクロメートル程度である。また、Nカラム12nの不純物濃度は、たとえば、3.3x1015cm3程度たとえば、燐であり、Pカラム12pの不純物濃度は、たとえば、5.0x1015cm3程度たとえば、ボロンである。ここで、この例では、メタルエミッタ電極45とメタルガードリング3間には、これらと同層のアルミニウム系電極膜等で構成された、ほぼリング状のメタルフィールドプレート30が設けられており、このメタルフィールドプレート30は、コンタクト部9を介して、半導体基板2の表面1aに設けられたコンタクト領域18に電気的に接続されているすなわち、オーミックコンタクトされている。2パワーダイオードへの適用主に図42ここに例示したPINダイオードは、純構造的に言うと、基本的にセクション1から7で説明したパワーMOSFETのPボディ領域内の複雑なドープ構造および基板上のゲート構造を除去したものと見ることができる。また、外部端子の観点では、すでに説明したパワーMOSFETのソースをアノードに、ドレインをカソードに置き換えたものということができる。なお、パワーダイオードに於いては、ゲートは存在しない。また、このセクションでは、PINダイオードPinDiodeの例を具体的に説明するが、ショットキダイオードSchottkyDiode、複合的なMPSMergedPin-Schottkyダイオード、SSDStatic-Shielding-Diode等にも適用できることは言うまでもない。図42は他のパワー系能動素子パワーダイオードへの適用を説明するための図4に対応する模式的チップ断面図である。これに基づいて、他のパワー系能動素子パワーダイオードへの適用について説明する。図42に示すように、チップ2の裏面1bのN型カソード領域57の表面には、メタル裏面カソード電極58が設けられており、N型カソード領域57の上方は、ドリフト領域11となっており、ドリフト領域11はNカラム12n、Pカラム12pP型ドリフト領域、N型ドリフト領域11n等から構成されている。ドリフト領域11の表面領域には、P型アノード領域56が設けられており、P型アノード領域56内には、P型コンタクト領域53等が設けられている。P型アノード領域56の外部には、それに連結して、P-型表面リサーフ領域8が設けられており、チップ2の端部のN型ドリフト領域11nの表面領域には、Nチャンネルストップ領域31、Pチップ周辺コンタクト領域32等が設けられている。半導体基板2の表面1a上には、フィールド絶縁膜34および層間絶縁膜29が設けられている。これらの絶縁膜29、34上には、メタルアノード電極55、チップ周辺領域21におけるメタルフィールドプレート30、メタルガードリング3等のアルミニウム系電極膜が形成されている。これらのメタル電極は、それぞれ主ダイオード領域54のコンタクト部52を介してP型コンタクト領域53、フィールドプレートコンタクト部9を介してコンタクト領域18、および、チップ周辺コンタクト部19すなわち、周辺リセス部を介してNチャンネルストップ領域31Pチップ周辺コンタクト領域32等と電気的に接続されている。なお、Nカラム12nの幅Wn厚さ、およびPカラム12pの幅Wp厚さは、たとえば、それぞれ6マイクロメートル程度および4マイクロメートル程度である。また、Nカラム12nの不純物濃度は、たとえば、3.3x1015cm3程度たとえば、燐であり、Pカラム12pの不純物濃度は、たとえば、5.0x1015cm3程度たとえば、ボロンである。ここで、この例では、メタルアノード電極55とメタルガードリング3間には、これらと同層のアルミニウム系電極膜等で構成された、ほぼリング状のメタルフィールドプレート30が設けられており、このメタルフィールドプレート30は、コンタクト部9を介して、半導体基板2の表面1aに設けられたコンタクト領域18に電気的に接続されているすなわち、オーミックコンタクトされている。9.図3のチップコーナ部切出領域R1における周辺サイド領域16a内のフィールドコンタクト部9と周辺サイド領域16b内のフィールドコンタクト部9の間をメタルフィールドプレート30に沿うように縦方向に切った場合の構造の考察図43は、図3のチップコーナ部切出領域R1における周辺サイド領域16a内のフィールドコンタクト部9と周辺サイド領域16b内のフィールドコンタクト部9の間をメタルフィールドプレート30に沿うように縦方向に切った場合の断面図である。図43に示されるように、メタルフィールドプレート30は、周辺サイド領域16a内のフィールドコンタクト部9のコンタクト領域18及び周辺サイド領域16b内のフィールドコンタクト部9のコンタクト領域18において、P型カラム領域12pに電気的に接続されているすなわち、オーミックコンタクトされている。一方、周辺コーナ領域17b17a,17c,17dにおいて、メタルフィールドプレート30は、フィールド絶縁膜34上に形成された層間絶縁膜29の上に形成されており、フィールド絶縁膜34下に形成されるP型カラム領域12p及びN型カラム領域12nに電気的に接続されていない。なお、周辺サイド領域16bと周辺コーナ領域17cと周辺サイド領域16cの部分、周辺サイド領域16cと周辺コーナ領域17dと周辺サイド領域16dの部分、及び、周辺サイド領域16dと周辺コーナ領域17aと周辺サイド領域16aの部分も、図43の断面図と同様になっていることは、説明するまでも無い。また、フィールドコンタクト部9は、図26のドット状コンタクト方式を採用できる。また、メタルフィールドプレート30の形状は、図27の直角屈曲形状を利用することが出来る。また、コーナ部のスーパジャンクションレイアウトは、図28、図29、図30、図31、図32、図33を利用することが出来る。また、図44は、図35から図42において説明された3次元リサーフ構造のスーパージャンクションカラムレイアウトに用いた場合の、図43に対応する断面図である。IGBT、パワーダイードの周辺コーナ領域17b17a,17c,17dも、図43や図44の断面図と同様な構成とされる。10.各実施の形態等に関する補足的説明並びに、これらおよび全般に関する考察以上説明した各実施の形態等変形例を含むは、トレンチフィル方式で製造されるスーパジャンクションを有するパワー系半導体能動素子に特に有効であるが、コーナ部における不所望なポテンシャルの歪みを是正する効果は、マルチエピタキシ方式で製造されるスーパジャンクションを有するパワー系半導体能動素子にも共通である。また、先に説明したように、スーパジャンクションを有さない単一導電型のドリフト領域を有するデバイスにおいても同様に有効である。また、結晶成長方向に敏感な条件で行われるトレンチフィル方式に限らず、結晶成長方向に比較的敏感でない条件で行われるトレンチフィル方式においても同様に有効である。以上に説明した各実施の形態変形例を含むは、チップ周辺領域21にフィールドプレート30を有し、等ポテンシャル面が平面的な形状を呈するアクティブセルの辺に沿う部分通常は、チップの辺に沿う部分でもあるに基板コンタクトを有し、等ポテンシャル面が湾曲するチップコーナ部では、基板コンタクトを有しないようにすることによって、比較的安定に変化する等ポテンシャル面が平面的な部分の電位を、フィールドプレート30を介して、チップコーナ部に付与するものである。すなわち、通常の場合、リング状のフィールドプレート30は、各辺チップ又はアクティブセル領域に沿う直線部分比較的直線的な部分と、コーナ部に対応する湾曲部分又はL字条部分等の屈曲部分から構成されている。なお、フィールドプレート30は、ここに説明したようなアルミニウム系電極層で構成しても良いし、ポリシリコン等の他の導電層で構成してもよい。ただし、アルミニウム系電極層で構成すると、プロセスを単純にできるメリットがある。また、電気抵抗も比較的低い。11.サマリ以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、前記実施の形態では、プレーナ型ゲート構造のMOS構造を例にとり具体的に説明したが、本発明はそれに限定されるものではなく、トレンチ型ゲート構造にも全く同様に適用できることは言うまでもない。また、MOSFETのゲート電極のレイアウトは、pnカラムに平行にストライプ状に配置した例を示したが、pnカラムに直交する方向に配置したり、格子状に配置したり種種応用可能である。なお、前記実施の形態では、Nシリコン単結晶基板上のNエピタキシャル層上面に主にNチャネルデバイスを形成するものを具体的に説明したが、本発明はそれに限定されるものではなく、Pシリコン単結晶基板上のNエピタキシャル層上面にPチャネルデバイスを形成するものでもよい。また、前記実施の形態では、パワーMOSFETを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、スーパジャンクション構造を有するパワーデバイス、すなわち、ダイオード、バイポーラトランジスタIGBTを含む等にも適用できることは言うまでもない。なお、これらのパワーMOSFET、ダイオード、バイポーラトランジスタ等を内蔵する半導体集積回路装置等にも適用できることは言うまでもない。更に、前記実施の形態では、スーパジャンクション構造の形成法として、主にトレンチフィル方式を具体的に説明したが、本発明はそれに限定されるものではなく、たとえば、マルチエピタキシャル方式等も適用できることは言うまでもない。また、前記実施の形態では、主にシリコン系半導体基板に作られるデバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、GaAs系半導体基板、シリコンカーバイド系半導体基板及びシリコンナイトライド系半導体基板に作られるデバイスについてもほぼそのまま適用できることは言うまでもない。"