"第1電圧範囲を持つ第1入力信号に応答し、第1出力信号を出すデコーダ回路と、前記第1出力信号に応答して、第2電圧範囲を持つ第2出力信号を出す出力回路であって、前記第2電圧範囲は前記第1電圧範囲の最小電圧より小さい電圧を含むとともに前記第1電圧範囲の最大電圧より大きい電圧を含む、出力回路と、を備える回路。メモリセル内の電荷損失を減少させる方法であって、第2伝導型を持つ半導体領域内に、第1伝導型を持つ第1の軽くドープされた領域を形成し、前記第1の軽くドープされた領域内に少なくとも部分的に、前記第2伝導型を持つ第2の軽くドープされた領域を形成し、前記第2の軽くドープされた領域内に少なくとも部分的に第1トランジスタを形成し、ただし前記第1トランジスタは電流路とゲートを備え、前記ゲートは前記第2の軽くドープされた領域に隣接して絶縁して配置され、前記第2伝導型を持ち、前記第2の軽くドープされた領域から間隔をとっている、第3の軽くドープされた領域を形成し、前記第3の軽くドープされた領域内に少なくとも部分的に第2トランジスタを形成し、ただし前記第2トランジスタは電流路とゲートを備え、前記ゲートは前記第3の軽くドープされた領域に隣接して絶縁して配置される、メモリセル内の電荷損失を減少させる方法。従来型のメモリ回路は、米国特許出願第08/339,308号、TI-16660Bに開示されているように、レベル変換器を備える行デコーダを用いている。図7に示す行デコーダは、レベル変換器を用いて語線ワード線の電圧を上げ、アクセストランジスタのために、記憶コンデンサでしきい値電圧損失が生じることのないようにする。図8に示す別の実施態様では、語線駆動回路内にレベル変換器を用いて同様な目的を達成する。しかし、どちらの実施態様も、語線の電圧を基準電圧VSSにしてアクセストランジスタをオフにする。したがって、アクセストランジスタの副しきい値特性のために、記憶コンデンサからやはり許容できないほど速く電荷が漏れ出す。この問題を、第1電圧範囲を持つ第1入力信号に応答して第1出力信号を出すデコーダ回路を備える回路を用いて解決する。この第1出力信号に応答して、出力回路が、第2電圧範囲を持つ第2出力信号を出す。この第2電圧範囲は、第1電圧範囲の最小電圧より小さい電圧を持ち、また第1電圧範囲の最大電圧より大きい電圧を持つ。この発明は、高電圧レベル変換を行って、アクセストランジスタのために、記憶コンデンサでしきい値電圧損失を生じることのないようにする。また、低電圧レベル変換を行って、アクセストランジスタを通して記憶コンデンサからの電荷の副しきい値漏れを小さくする。図1を参照して、ダイナミックランダムアクセスメモリ装置を詳細に説明する。メモリ配列130とその関連回路は基本ブロックを表す。この基本ブロックをメモリ装置上に部分的に繰り返すと、所望の大きさのメモリができる。たとえば、メモリ配列130は256行1024列に配列した、参照符号46,48のようなメモリセルを備える。したがって、メモリ配列130を64個繰り返すと、16メガビットのダイナミックランダムアクセスメモリを作ることができる。メモリ配列130内の各メモリセルは、たとえば記憶コンデンサ30と記憶コンデンサ30をビット線38に選択的に接続するアクセストランジスタ32とを備えている。記憶コンデンサ30に一時的に蓄えられる電荷の量は、論理1か0のデータ状態を表す電圧に対応する。しかし、記憶コンデンサ30に蓄えられる電荷は時間が経つと漏れて出るので、メモリセル内に適当な電荷を周期的に充電しすなわち再蓄電して、正しいデータ状態を保つ必要がある。バス78上のアドレス信号RFLに応答してブロック選択回路79がリード線80上にブロック選択信号を出すとき、メモリ配列130内のメモリセルのアドレスが指定されて読み出しまたは書き込みが行われる。ブロック選択信号により、参照符号10,88で表す行デコーダを使用可能にする。バス81上のアドレス信号RFJ,RFKにより、参照符号10,88で表す64個の行デコーダの中の1個、たとえば行デコーダ10を選択する。アドレス信号RFJ,RFKの電圧範囲は、一般に、基準電圧VSSから供給電圧VDDまでで、それぞれ論理0と論理1のデータ状態を表す。RFI係数発生器84は、リード線82上のアドレス信号RA0とリード線83上のアドレス信号RA1に応答して、バス85上にアドレス信号RFIを出し、4個の語線駆動回路の中の1個を選択する。たとえば、選択された行デコーダ10に関連する出力回路11の中の語線駆動回路12を選択したとする。語線駆動回路12は語線20上に高電圧を出す。これは、供給電圧VDDに対して、アクセストランジスタ32のしきい値電圧以上に正である。この高電圧は、アクセストランジスタ32を含めて語線20に接続するアクセストランジスタをすべてオンにできるので、記憶コンデンサ30はビット線38に結合する。記憶コンデンサ30の電荷はビット線38と共有になり、記憶コンデンサ30のデータ状態を表す電圧を出す。ビット線38上のこの電圧は、相補ビット線40の電圧より大きいかまたは小さい。センス増幅器50はこのビット線差電圧を増幅して、メモリセルの記憶コンデンサ30に蓄えられたデータを表す電荷をリフレッシュする。語線20に接続する他のメモリセルも、同様にして同時にリフレッシュされる。読み出し動作中は、バス87上のアドレス信号CFJ,CFKは256個の列デコーダの中の1個、たとえば列デコーダ62を選択する。列デコーダ62は列選択リード線64上に信号を出して、センス増幅器50を含む4個のセンス増幅器をそれぞれのローカルデータバス72,76,108,112に結合する。バス86上のアドレス信号CFIは4個のローカル増幅器の中の1個、たとえばローカル増幅器70を選択して、センス増幅器50からのデータをデータI/Oバス77に、したがって出力端子図示せずに出す。書き込み動作中は、入力端子図示せずからのデータをデータI/Oバス77に受ける。制御信号図示せずにより、ローカル増幅器70は、データI/Oバス77からのデータを、ローカルデータバス72を通してセンス増幅器50に書き込む。センス増幅器50は、ビット線38とアクセストランジスタ32を通して新しいデータを記憶コンデンサ30に結合する。最後に、選択された行デコーダ10と語線駆動回路12とが語線20上の電圧を基準電圧VSSに対して負電圧にすると、読み出しまたは書き込み動作は終わる。語線20が負電圧になると、アクセストランジスタ32のチャンネル領域は多数キャリアの密度の高い、強く蓄積された状態になる。この状態は、語線を単に基準電圧VSSにするだけに比べて大きな利点がある。それは、アクセストランジスタ32内の副しきい値伝導が小さくなり、したがってアクセストランジスタ32を通して記憶コンデンサ30から漏れる電荷が最小になるからである。次に、図2Aと図2Bを参照して、図1に用いられる行デコーダと出力回路を詳細に説明する。行デコーダ10は、リード線80上のブロック選択信号を受ける。ブロック選択信号は、トランジスタ204のソースとトランジスタ211のゲートに加わる。ブロック選択信号が高ハイのときは行デコーダ10は使用禁止になり、トランジスタ204はオフで、トランジスタ211はオンである。したがって、行デコーダ10が使用禁止のときは、トランジスタ211により出力端子208は基準電圧VSSになる。端子208がこのように低出力信号のときは、出力回路11の各語線駆動回路12,14,16,18は使用禁止になり、したがって各語線WL0,WL1,WL2,WL3は低ロウである。ブロック選択信号が低になると行デコーダ10は使用可能になり、トランジスタ211はオフになる。アドレス信号RFJ,RFKは行デコーダ10に対して一意的である。アドレス信号RFJ,RFKの少なくとも一方が低のときは行デコーダ10が選択されず、端子202は高であり、端子208の出力信号はトランジスタ210により低である。しかし、アドレス信号RFJ,RFKが共に高になると、行デコーダ10は選択される。トランジスタ203,204はトランジスタ200より伝導度がはるかに高いので、端子202は低になる。端子202が低になると、トランジスタ210はオフに、トランジスタ206はオンになり、出力端子208は高電圧供給VPPに接続する。端子208の電圧が高電圧供給VPPのPチャンネルしきい値電圧以内のときはトランジスタ200はオフになり、トランジスタ200,203,204に電流が流れない。出力端子208が高電圧になると、出力回路11は使用可能になる。各語線駆動回路12,14,16,18は同じなので、語線駆動回路18だけについて詳細に説明する。端子208が高電圧出力信号になると、トランジスタ220はオフに、トランジスタ212はオンになる。アドレス信号が高のときは語線駆動回路18は選択されない。この条件では、トランジスタ214はオフである。端子218は、トランジスタ222,224,226により形成されるラッチで高に保たれる。したがって語線WL3は低である。バス85のアドレス信号が低電圧供給VBBになると、語線駆動回路18を選択する。トランジスタ212,214はトランジスタ222より伝導度がはるかに高いので、端子218は低電圧供給VBBになる。端子218が低電圧になると、トランジスタ226はオフに、トランジスタ224はオンになって、語線WL3は高電圧供給VPPになる。語線WL3の電圧が高電圧供給VPPのPチャンネルしきい値電圧VTP以内のときはトランジスタ222はオフになり、したがってトランジスタ222,212,214に電流が流れない。したがって、語線WL3の電圧は高電圧供給VPPのレベルに達し、端子26に接続するアクセストランジスタをすべてオンにする。語線WL3がこのように高電圧になることは大きな利点である。それは、しきい値電圧の損失なしに供給電圧VDDと同じ電圧を記憶コンデンサ30図1に結合して、最大の初期電荷を蓄えるからである。ブロック選択信号が高になって行デコーダ10が使用禁止になり、出力端子208が低になると、語線WL3図2Aは低になる。端子208の出力信号によりトランジスタ212はオフに、トランジスタ220はオンになり、端子218は高電圧供給レベルVPPになる。端子218が高電圧になると、トランジスタ224はオフになり、トランジスタ226は語線WL3を低電圧供給VBBに結合する。語線WL3が低電圧になるとトランジスタ222はオンになり、端子218を高電圧供給レベルVPPにラッチする。語線WL3の電圧がこのように低になることは大きな利点である。それは、アクセストランジスタ32図1の副しきい値伝導が小さくなるので、記憶コンデンサ30からの電荷の漏れが小さくなるからである。また、バス85のアドレス信号が高になると、語線WL3図2Aは低になる。バス85のアドレス信号の電圧が供給電圧VDDに近づくと、ゲート対ソース電圧が小さくなるのでトランジスタ214はオフになる。トランジスタ224,226の幅対長さの比は、端子218が供給電圧VDDよりNチャンネルしきい値電圧VTNだけ低くても十分語線WL3を低電圧にできるようになっている。語線WL3が低電圧になるとトランジスタ222はオンになり、端子218は高電圧供給レベルVPPに、語線WL3は低電圧供給レベルVBBになる。次に、図3を参照して、図1のメモリ装置に用いられるRFI発生器を詳細に説明する。インバータ316,320は、アドレス信号RA0,RA1をそれぞれ反転させる。アドレス信号RA0,RA1と端子318,322におけるその補信号補数は、それぞれNANDゲート300,304,308,312に論理的に接続して、端子302,306,310,314にそれぞれデコードされた出力信号を出す。たとえば端子302の出力信号は、アドレス信号RA0,RA1の論理和の補信号である。端子302,306,310,314の各出力信号を各レベル変換器に接続する。各レベル変換器回路324,326,328,330は同じなので、レベル変換器回路324だけを詳細に説明する。端子302の出力信号を、トランジスタ332,334,336,338で形成する第1NANDゲートの1つの入力に接続する。インバータ352は端子302の出力信号の補信号を、トランジスタ340,342,344,346で形成する第2NANDゲートの1つの入力に与える。各NANDゲートの出力を、端子348で他のNANDの第2入力およびバス85に、それぞれ交差結合する。両NANDゲートは、低電圧供給VBBと供給電圧VDDとの間に接続する。端子302の出力信号が低のときは、端子348における第1NANDゲートの出力は高である。端子354におけるインバータ352の出力も高なので、第2NANDゲートの出力とバス85のアドレス信号とはトランジスタ344,346により低電圧供給VBBに結合し、これにより語線駆動回路を選択する。端子302の出力信号が高のときは、端子354におけるインバータ352の出力は低になり、第2NANDゲートの出力とバス85のアドレス信号とは高になる。第1NANDゲートの入力端子が両方とも高になると、端子348における出力はトランジスタ336,338により低電圧供給VBBに結合する。次に、図4において、レベル変換器を必要としない簡単化されたRFI発生器84’を、行デコーダおよび出力回路の別の実施態様と共に用いることができる。RFI発生器84’の機能はRFI発生器84図3の機能と全く同じであるが、異なるところは、出力信号302,306,310,314をバス85’に直接接続して、アドレス信号をそれぞれ与えることである。この簡単化されたRFI発生器は大きな利点を持つ。それは、バス85’の容量性負荷を、比較的効率の低い低電圧供給VBBではなく、直接に基準電圧VSSにできるからである。次に、図5A,Bを参照して、RFI発生器84’図4と共に用いられる出力回路を詳細に説明する。各語線駆動回路12’,14’,16’,18’は同じものなので、語線駆動回路18’だけを詳細に説明する。リード線208における行デコーダ出力信号が低のときは、トランジスタ500はオフでトランジスタ502はオンなので、端子504は高電圧供給VPPに結合する。したがって、トランジスタ506はオフで、トランジスタ508はオンである。トランジスタ508により正の電圧がトランジスタ518のゲートにかかるので、語線WL3は低電圧供給VBBに結合する。語線WL3が低電圧レベルなので、トランジスタ516はオフである。リード線208における行デコーダ出力信号が高になると、出力回路11’は使用可能になる。トランジスタ502はオフに、トランジスタ500はオンになる。アドレス信号が高のときは語線駆動回路18’は選択されず、トランジスタ506はオフである。端子511は、ゲートが語線WL3に接続しているトランジスタ512により高にラッチされる。したがって、語線駆動回路18’が使用禁止かまたは選択されないときは、語線WL3は低電圧供給VBBのレベルである。語線WL3がこのように低電圧であることは大きな利点である。それは、アクセストランジスタ32図1内の副しきい値伝導が小さくなるので、記憶コンデンサ30からの電荷の漏れが小さくなるからである。アドレス信号が低になると出力回路11’図5Aが使用可能になり、かつ語線駆動回路18’が選択される。トランジスタ506,500はトランジスタ512に比べてはるかに伝導度が高くなって端子511を放電し、このためトランジスタ514はオンになり、駆動語線WL3は正になる。同時に、端子510はトランジスタ508,500を通して部分的に放電するVSSVTPので、トランジスタ518の伝導度は低くなる。語線WL3が低電圧供給VBBよりNチャンネルしきい値電圧以上に正になると、トランジスタ516はオンになり、端子510は低電圧供給VBBに結合してトランジスタ518はオフになる。語線WL3の電圧が高電圧供給VPPのPチャンネルしきい値電圧VTP以内のときはトランジスタ512はオフなので、トランジスタ512,506,500を電流が流れない。語線WL3の電圧は高電圧供給VPPのレベルに上がるので、語線WL3に接続するアクセストランジスタはすべてオンになる。この行デコーダ10と出力回路11’は大きな利点を持つ。それは、語線WL3の高電圧はローカルレベル変換器が生成するので、アドレス信号RFJ,RFKの電圧範囲を供給電圧VDDと基準電圧VSSとの間に制限するからである。このように電圧範囲を制限すると、バス81,85’の寄生コンデンサの充電や放電により消費する電力は少なくなる。端子208における行デコーダ出力信号が低になると語線駆動回路18’は使用禁止になり、トランジスタ500はオフで、トランジスタ502はオンになる。トランジスタ502は端子504を高電圧供給VPPに結合する。トランジスタ506は正電圧VDDVTNを端子511に加えるのでトランジスタ514の伝導度は減る。同時に、トランジスタ508は高電圧供給VPPを端子510に加えてトランジスタ518をオンにし、語線WL3を放電させる。語線WL3の電圧が下がるとトランジスタ512はオンになり、高電圧供給VPPがトランジスタ514のゲートに加わる。語線WL3の電圧が低電圧供給VBBよりNチャンネルしきい値電圧VTNだけ高い電圧まで下がるとトランジスタ516はオフになり、トランジスタ516,508を電流が流れない。このようにして、語線WL3の電圧範囲が低電圧供給VBBから高電圧供給VPPになることの利点は、電圧範囲が基準電圧VSSから供給電圧VDDまでであるアドレス信号RFI,RFJ,RFKをローカルレベルで変換することにより達成される。行デコーダ10と出力回路11’では、この発明と従来の相補型金属酸化物半導体CMOS工程を共に用いてよい。端子4の低電圧供給VBBをP型バルク領域と周辺のトランジスタのNソース領域に十分接触させて、電圧の移行中のポテンシャル差を最小にしなければならない。さもないと、このようなポテンシャル差はトランジスタ518のソースなどのN拡散領域をそのバルク端子に対して順バイアスして、バルクまたは基板に少数キャリアを注入する可能性がある。当業者によく知られているように、これは端子4の低電圧供給VBBとPバルク接点とNソース領域の間にオーム抵抗を形成することにより行うことができる。図6は図1のメモリ装置の部分的な断面図で、アクセストランジスタ32と記憶コンデンサ30とトランジスタ518図5Aを三段ウエルCMOS工程で構成したものを示す。行デコーダ10と出力回路11’の各Nチャンネルトランジスタ、たとえばトランジスタ518をPウエル602内に置く。メモリ配列のアクセストランジスタたとえばアクセストランジスタ32を別のPウエル618内に置く。両方のPウエルをNウエル600内に置き、Pウエル602とPウエル618との間に接合絶縁を与える。Pウエル602はP領域608に接触する。Pウエル618はP領域612に接触する。リード線610をP領域608,612のそれぞれに、また低電圧供給VBBに結合してオーム接触を形成する。使用可能でありかつ選択された語線、たとえば語線WL2を使用禁止にして低電圧供給VBBに結合すると、トランジスタ518に隣接するPウエル602の電圧は、変位電流のために少し高くなる。ソース領域604とドレン領域606は低電圧供給VBBなので、Pウエル602に対して順バイアス条件に近づく。このため少数キャリアがPウエル602の中にいくらか注入される。しかし、少数キャリアは、離れているPウエル618に移動して記憶ノード616の電荷と再結合することができない。したがって、この発明と三段ウエル工程とを組み合わせて得られる別の利点は、周辺に生成された少数キャリアを配列内のメモリセルから効果的に絶縁するということである。この発明について、望ましい実施態様を参照して詳細に説明したが、この説明は単なる例であって制限するものではない。たとえば、トランジスタ502図5Aのソースを供給電圧VDDに接続して、行デコーダ10図2A内のレベル変換器をなくしてもよい。その場合は、出力信号の電圧範囲が基準電圧VSSから供給電圧VDDまでの従来型の行デコーダを行デコーダ10の代わりに用いることができる。さらに、この発明の実施態様の詳細をいろいろ変形できることは、この説明を参照すれば当業者には明らかである。このような変形や追加の実施態様は、特許請求の範囲に示すこの発明の精神と真の範囲内にあるものである。以上の説明に関して更に以下の項を開示する。1回路であって、第1電圧範囲を持つ第1入力信号に応答し、第1出力信号を出すデコーダ回路、前記第1出力信号に応答して、第2電圧範囲を持つ第2出力信号を出す出力回路、ただし前記第2電圧範囲は前記第1電圧範囲の最小電圧より小さい電圧を含み、また前記第1電圧範囲の最大電圧より大きい電圧を含む、を備える回路。2前記第1出力信号は前記第1電圧範囲より大きい電圧範囲を持つ、第1項記載の回路。3前記第2出力信号に応答してデータを記憶するメモリセルを更に含む、第1項記載の回路。4前記出力回路は複数の駆動回路をさらに含み、各駆動回路は、前記第1出力信号を受けるための第1入力端子を持ち、また第2入力端子を持ち、前記駆動回路の中の少なくとも1つの第2入力端子は第2入力信号を受けて前記第2出力信号を作る、第3項記載の回路。5前記デコーダ回路は複数のデコーディングトランジスタを更に備え、各デコーディングトランジスタは制御端子を備え、前記デコーディングトランジスタの中の少なくとも1個の制御端子は前記第1入力信号を受けて前記第1出力信号を選択的に作る、第4項記載の回路。6前記第1入力信号は複数のアドレス信号を含み、各デコーディングトランジスタの制御端子は前記アドレス信号の中の1つを受ける、第5項記載の回路。7前記第2入力信号は複数のアドレス信号を含み、各駆動回路の前記第2入力端子は前記アドレス信号の中の1つを受ける、第4項記載の回路。8前記第2入力信号は前記第1電圧範囲より大きい電圧範囲を持つ、第7項記載の回路。9メモリセル内の電荷損失を減少させる方法であって、第2伝導型を持つ半導体領域内に、第1伝導型を持つ第1の軽くドープされた領域を形成し、前記第1の軽くドープされた領域内に少なくとも部分的に、前記第2伝導型を持つ第2の軽くドープされた領域を形成し、前記第2の軽くドープされた領域内に少なくとも部分的に第1トランジスタを形成し、ただし前記第1トランジスタは電流路とゲートを備え、前記ゲートは前記第2の軽くドープされた領域に隣接して絶縁して配置され、前記第2伝導型を持ち、前記第2の軽くドープされた領域から間隔をとっている、第3の軽くドープされた領域を形成し、前記第3の軽くドープされた領域内に少なくとも部分的に第2トランジスタを形成し、ただし前記第2トランジスタは電流路とゲートを備え、前記ゲートは前記第3の軽くドープされた領域に隣接して絶縁して配置され、メモリセル内の電荷損失を減少させる方法。10前記第1トランジスタのゲートを前記第2トランジスタの電流路に結合して前記第1トランジスタの伝導度を制御するステップを更に含み、ただし前記第1トランジスタの電流路は記憶コンデンサに結合する、第9項記載のメモリセル内の電荷損失を減少させる方法。11前記第3の軽くドープされた領域を前記第1の軽くドープされた領域内に少なくとも部分的に形成する、第10項記載のメモリセル内の電荷損失を減少させる方法。12第2伝導型を持つ第4の軽くドープされた領域を形成して前記第2および第3の軽くドープされた領域を結合するステップを更に含み、ただし前記第4の軽くドープされた領域は前記第1トランジスタと第2トランジスタの間の区域から間隔をとっている、第11項記載のメモリセル内の電荷損失を減少させる方法。13前記第1伝導型を持つ第4の軽くドープされた領域を形成するステップを更に含み、ただし前記第4の軽くドープされた領域は前記第1の軽くドープされた領域から間隔をとっており、前記第3の軽くドープされた領域を前記第4の軽くドープされた領域内に少なくとも部分的に形成する、第10項記載のメモリセルの電荷損失を減少させる方法。14伝導路を形成して前記第2の軽くドープされた領域を前記第3の軽くドープされた領域に結合するステップを更に含む、第13項記載のメモリセル内の電荷損失を減少させる方法。15伝導路を形成する前記ステップは、前記第2および第3の軽くドープされた領域のそれぞれにオーム接触を形成し、また前記オーム接触間に導体を形成して前記第2の軽くドープされた領域を前記第3の軽くドープされた領域に結合する、ステップを更に含む、第14項記載のメモリセル内の電荷損失を減少させる方法。16伝導路を形成する前記ステップは、前記第2および第3の軽くドープされた領域のそれぞれにオーム接触を形成し、また前記オーム接触間に結合された電流路を備えるトランジスタを形成して前記第2の軽くドープされた領域を前記第3の軽くドープされた領域に結合する、ステップを更に含む、第14項記載のメモリセル内の電荷損失を減少させる方法。17前記第2トランジスタのゲートを前記第1トランジスタの電流路に結合して前記第2トランジスタの伝導度を制御するステップを更に含み、ただし前記第2トランジスタの電流路は記憶コンデンサに結合する、第9項記載のメモリセル内の電荷損失を減少させる第9項記載の方法。18前記第3の軽くドープされた領域を前記第1の軽くドープされた領域内に少なくとも部分的に形成する、第17項記載のメモリセル内の電荷損失を減少させる方法。19前記第2伝導型を持つ第4の軽くドープされた領域を形成して前記第2および第3の軽くドープされた領域を結合するステップを更に含み、ただし前記第4の軽くドープされた領域は前記第1トランジスタと第2トランジスタの間の区域から間隔をとっている、第18項記載のメモリセル内の電荷損失を減少させる方法。20前記第1伝導型を持つ第4の軽くドープされた領域を形成するステップを更に含み、ただし前記第4の軽くドープされた領域は前記第1の軽くドープされた領域から間隔をとっており、前記第3の軽くドープされた領域を前記第4の軽くドープされた領域内に少なくとも部分的に形成する、第17項記載のメモリセル内の電荷損失を減少させる方法。21伝導路を形成して前記第2の軽くドープされた領域を前記第3の軽くドープされた領域に結合するステップを更に含む、第20項記載のメモリセル内の電荷損失を減少させる方法。22伝導路を形成する前記ステップは、前記第2および第3の軽くドープされた領域のそれぞれにオーム接触を形成し、また前記オーム接触間に導体を形成して前記第2の軽くドープされた領域を前記第3の軽くドープされた領域に結合する、ステップを更に含む、第21項記載のメモリセル内の電荷損失を減少させる方法。23伝導路を形成する前記ステップは、前記第2および第3の軽くドープされた領域のそれぞれにオーム接触を形成し、また前記オーム接触間に結合された電流路を備えるトランジスタを形成して前記第2の軽くドープされた領域を前記第3の軽くドープされた領域に結合する、ステップを更に含む、第21項記載のメモリセル内の電荷損失を減少させる方法。24メモリセル内のデータ保持を改善する方法であって、あるトランジスタの電流路に、少なくとも2つのデータ状態を表す電圧範囲を持つ信号を加え、前記トランジスタの制御端子に前記電圧範囲外の第2電圧を加えて前記トランジスタを使用可能にし、また前記信号を記憶コンデンサに結合し、前記トランジスタの制御端子に前記電圧範囲外の第3電圧を加えて前記トランジスタを使用禁止にし、また前記信号から実質的にすべての電荷を前記記憶コンデンサに蓄える、メモリセル内のデータ保持を改善する方法。25前記第2電圧は前記電圧範囲内の最大の正電圧より正であり、前記第3電圧は前記電圧範囲内の最大の負電圧より負である、第24項記載のメモリセル内のデータ保持を改善する方法。26前記第2電圧は前記電圧範囲内の最大の負電圧より負であり、前記第3電圧は前記電圧範囲内の最大の正電圧より正である、第25項記載のメモリセル内のデータ保持を改善する方法。27第1電圧範囲を持つ第1入力信号81に応答して第1出力信号を出すデコーダ回路10を備える回路。出力回路11は、前記第1出力信号に応答して、第2電圧範囲を持つ第2出力信号26を出す。第2電圧範囲は、前記第1電圧範囲の最小電圧より小さい電圧と、前記第1電圧範囲の最大電圧より大きい電圧を含む。"