多段階に設定される電圧と基準電圧とを比較して、互いにパルスパターンが異なる複数のパルス信号を出力する複数の比較器と、複数の前記パルス信号の電圧レベルの組み合わせに基づいてクロック信号及びデータ信号を生成し、前記複数のパルス信号の一部から生成されたトリガー信号に基づいて前記データ信号をシリアル/パラレル変換してテスト信号を生成するテスト信号発生回路と、を含むことを特徴とするテスト回路。前記テスト信号発生回路は、前記複数のパルス信号に基づいて前記クロック信号と前記データ信号を生成する信号生成回路と、前記クロック信号をカウントし、前記トリガー信号でカウントのリセット動作を行うカウンタと、前記カウンタからのカウント値にもとづき、前記データ信号をシリアル/パラレル変換して前記テスト信号を生成するシリアル/パラレル変換器と、を備えることを特徴とする請求項1に記載のテスト回路。前記信号生成回路は、前記複数のパルス信号を入力し、前記複数のパルス信号のパルスパターンの組み合わせに応じて前記クロック信号を生成する論理回路と、前記複数のパルス信号の少なくとも一部を入力し、入力された前記パルス信号と、テスト開始を通知するテストモード遷移信号との変化に応じて前記データ信号を生成するフリップフロップ回路と、を含むことを特徴とする請求項2に記載のテスト回路。前記基準電圧が、各々異なる電圧値を有する複数の電圧を含むことを特徴とする請求項1~3のいずれか1項に記載のテスト回路。請求項1乃至4のいずれかに記載のテスト回路と、前記テスト回路によるテストの対象である被テスト回路と、を含むことを特徴とする半導体装置。シリアルデータ入力信号に基づいて多段階に設定される電圧と基準電圧とを比較して、互いにパルスパターンが異なる複数のパルス信号を出力する複数の比較器と、複数の前記パルス信号の電圧レベルの組み合わせに基づいてクロック信号及びデータ信号を生成し、前記複数のパルス信号の一部から生成されたトリガー信号に基づいて前記データ信号をシリアル/パラレル変換してデータ信号を生成するデータ信号発生回路と、を含むことを特徴とするシリアルI/F回路。前記データ信号発生回路は、前記複数のパルス信号に基づいて前記クロック信号と前記データ信号を生成する信号生成回路と、前記クロック信号をカウントし、前記トリガー信号でカウントのリセット動作を行うカウンタと、前記カウンタからのカウント値にもとづき、前記データ信号をシリアル/パラレル変換して前記テスト信号を生成するシリアル/パラレル変換器と、を備えることを特徴とする請求項6に記載のシリアルI/F回路。前記信号生成回路は、前記複数のパルス信号を入力し、前記複数のパルス信号のパルスパターンの組み合わせに応じて前記クロック信号を生成する論理回路と、前記複数のパルス信号の少なくとも一部を入力し、入力された前記パルス信号と、データ読み込みを開始を通知する遷移信号との変化に応じて前記データ信号を生成するフリップフロップ回路と、を含むことを特徴とする請求項7に記載のシリアルI/F回路。前記基準電圧が、各々異なる電圧値を有する複数の電圧を含むことを特徴とする請求項6~8のいずれか1項に記載のシリアルI/F回路。請求項6乃至9のいずれかに記載のシリアルI/F回路と、前記シリアルI/F回路により前記データ信号が入力される半導体回路と、を含むことを特徴とする半導体装置。しかしながら、特許文献1、特許文献2に記載された発明では、専用のテストモード端子は必要なくなるものの、テストモードに遷移した後の検査においてテスト信号の入力端子が必要になる。例えば、通常動作モード時に使用する端子と、テスト信号入力端子とを兼用することが可能であれば、ピン数が増加することはないが、電源電圧端子とグラウンド端子、出力端子の3ピンで構成されているようなパッケージでは、テスト信号入力端子数の追加により、パッケージの端子数が増加することになる。また、これらの技術を、データ等のやり取りをするI/Fインターフェース回路に応用した場合でも、余分な端子インターフェースとして動作する場合に不必要な端子が必要になり、入力端子数の追加によりパッケージの端子数が増加することになる。本発明は、上記した点に鑑みて行われたものであり、半導体パッケージにテストモード時にのみ使用される端子を設けなくても、テストモードの設定及びテストモード設定後のテスト信号入力ができるテスト回路、余分な端子を設けることなく半導体回路を制御することができるI/F回路、半導体装置を提供することを目的とする。以上説明した課題を解決するため、本発明のある態様によれば、多段階に設定される電圧と基準電圧とを比較して、互いにパルスパターンが異なる複数のパルス信号を出力する複数の比較器例えば図1に示した比較器6a~6cと、複数の前記パルス信号の電圧レベルの組み合わせに基づいてクロック信号及びデータ信号を生成し、前記複数のパルス信号の一部から生成されたトリガー信号に基づいて前記データ信号をシリアル/パラレル変換してテスト信号を生成するテスト信号発生回路例えば図1に示したテスト信号生成回路5と、を備えることを特徴とするテスト回路が提供される。また、本発明のテスト回路は、上記した発明において、前記テスト信号発生回路例えば図1に示したテスト信号生成回路5が、前記複数のパルス信号に基づいて前記クロック信号と前記データ信号を生成する信号生成回路例えば図1に示した制御回路4と、前記クロックデータをカウントし、前記トリガー信号でカウントのリセット動作を行うカウンタ例えば図1に示したnビットカウンタ7と、前記カウンタからのカウント値にもとづき、前記データ信号をシリアル/パラレル変換して前記テスト信号を生成するシリアル/パラレル変換器例えば図1に示したシリアル/パラレル変換器8と、を備えることが望ましい。また、本発明のテスト回路は、上記した発明において、前記信号生成回路が、前記複数のパルス信号を入力し、前記複数のパルス信号のパルスパターンの組み合わせに応じて前記クロック信号を生成する論理回路例えば図2に示したTCK/TDI信号生成回路44の図3に示した排他的論理和EXOR回路441と、前記複数のパルス信号の少なくとも一部を入力し、入力された前記パルス信号と、テスト開始を通知するテストモード遷移信号との変化に応じて前記データ信号を生成するフリップフロップ回路例えば図2に示したTCK/TDI信号生成回路44の図3に示したD-FF442と、を含むことを特徴とする。また、本発明のテスト回路は、上記した発明において、前記基準電圧が、各々異なる電圧値を有する複数の電圧を含むことを特徴とする。以上のテスト回路は、図1に示したように、電源電圧VDDの電圧レベルを制御し、その特定の波形をテスト回路で検知することによって、テストモード設定、さらに、電圧比較器3からのコンパレータ出力信号DET3のLレベルからHレベルの変化をトリガー信号として、多数ビットのテスト信号を各々独立にHレベルまたはLレベルにして被テスト回路に入力できるようにしたものである。本発明の半導体装置は、請求項1乃至4のいずれかに記載のテスト回路例えば図1に示したテスト回路101、図10に示したテスト回路901、図12に示したテスト回路111と、前記テスト回路によるテストの対象である被テスト回路例えば図1、図2に示した被テスト回路9、図12に示した被テスト回路119と、を含むことを特徴とする。本発明のある態様によれば、シリアルデータ入力信号に基づいて多段階に設定される電圧と基準電圧とを比較して、互いにパルスパターンが異なる複数のパルス信号を出力する複数の比較器例えば図15に示した比較器6a~6cと、複数の前記パルス信号の電圧レベルの組み合わせに基づいてクロック信号及びデータ信号を生成し、前記複数のパルス信号の一部から生成されたトリガー信号に基づいて前記データ信号をシリアル/パラレル変換してデータ信号を生成するデータ信号発生回路例えば図15に示したデータ信号生成回路145と、を含むことを特徴とするシリアルI/F回路が提供される。また、本発明のシリアルI/F回路は、上記した発明において、前記データ信号発生回路が、前記複数のパルス信号に基づいて前記クロック信号と前記データ信号を生成する信号生成回路例えば図15に示した制御回路4と、前記クロック信号をカウントし、前記トリガー信号でカウントのリセット動作を行うカウンタ例えば図15に示したnビットカウンタ7と、前記カウンタからのカウント値にもとづき、前記データ信号をシリアル/パラレル変換して前記テスト信号を生成するシリアル/パラレル変換器例えば図15に示したシリアル/パラレル変換器8と、を備えることが望ましい。また、本発明のシリアルI/F回路は、上記した発明において、前記信号生成回路が、前記複数のパルス信号を入力し、前記複数のパルス信号のパルスパターンの組み合わせに応じて前記クロック信号を生成する論理回路と、前記複数のパルス信号の少なくとも一部を入力し、入力された前記パルス信号と、データ読み込みを開始を通知する遷移信号との変化に応じて前記データ信号を生成するフリップフロップ回路例えば図2に示したTCK/TDI信号生成回路44の図3に示した排他的論理和EXOR回路441と、を含むことが望ましい。また、本発明のシリアルI/F回路は、上記した発明において、前記基準電圧が、各々異なる電圧値を有する複数の電圧を含むことが望ましい。本発明のある態様によれば、請求項6乃至9のいずれかに記載のシリアルI/F回路例えば図15に示したシリアルI/F回路141と、前記シリアルI/F回路により前記データ信号が入力される半導体回路例えば図15、図16に示した半導体回路149、図17に示した半導体回路169と、を含むことを特徴とする半導体装置が提供される。本発明にかかるテスト回路によれば、電源電圧の電圧レベルを制御し、テストモードの設定及びテスト信号入力を行うことにより、半導体パッケージにテストモード時にのみ使用される端子を設けなくても、テストモードの設定及びテストモード設定後のテスト信号入力ができるテスト回路を提供することができる。なお、このようなテスト回路は、少ピンパッケージの半導体装置の検査に特に有効である。本発明にかかるシリアルI/F回路によれば、入力信号の電圧レベルを制御し、モードの設定等を行うことにより、半導体パッケージに余分な端子を設けなくても、モードの設定等のための信号入力ができるシリアルI/F回路を提供することができる。以下、本発明の実施形態1~6について図面を用いて説明する。なお、本発明の実施形態1~6のうち、実施形態1~3は、本発明を、被テスト回路をテストするテスト回路として構成したものである。また、実施形態4~6は、実施形態1~3のテスト回路と要部が同一の回路を、シリアルI/F回路として構成したものである。テスト回路実施形態1回路構成図1は、本発明の実施形態1のテスト回路以下、単にテスト回路とも記すを説明するための回路図であって、電圧比較器3、テスト信号生成回路5、被テスト回路9を含んだ回路を示している。実施形態1のテスト回路101は、電圧比較器3、テスト信号生成回路5によって構成されている。被テスト回路9は、テスト回路101によってテストされる半導体集積回路である。テスト回路101と被テスト回路9は、集積化され、半導体装置を構成している。電圧比較器3は、コンパレータ6a、6b、6cを含んでいる。コンパレータ6a、6b、6cの非反転入力端子には、電源電圧VDDを印加する電源端子1が接続され、各反転端子には半導体装置内で生成されたリファレンス電圧VREF1、VREF2、VREF3が印加される。電源端子1とグランド端子2との間には抵抗素子11、12、13、14抵抗値:R1、R2、R3、R4が直列に接続されていて、コンパレータ6aの非反転入力端子には抵抗素子11、12間にかかる電圧V1が印加されている。また、コンパレータ6bの非反転入力端子には抵抗素子12、13間にかかる電圧V2が印加され、コンパレータ6cの非反転入力端子には抵抗素子13、14間にかかる電圧V3が印加されている。コンパレータ6aは、電圧V1と電圧Vref1とを比較し、その結果を出力端子からコンパレータ出力信号DET1として出力する。また、コンパレータ6bは、電圧V2と電圧Vref2とを比較して結果を出力端子からコンパレータ出力信号DET2として出力し、コンパレータ6cは、電圧V3と電圧Vref3とを比較して結果を出力端子からコンパレータ出力信号DET3として出力する。本明細書では、以下、コンパレータ出力信号DET1、DET2、DET3を、各々コンパレータ出力信号DET1、DET2、DET3と記す。テスト信号生成回路5は、電圧比較器3からのコンパレータ出力信号DET1、DET2、DET3を論理的に処理する制御回路4と、トリガー信号として利用される電圧比較器3からのコンパレータ出力信号DET3と制御回路4からの出力信号TCKにより動作するnビットカウンタ7と、nビットカウンタ7からのカウント信号C1と制御回路4からのシリアルの出力信号であるテスト信号生成用クロックTCK、テスト信号生成用データTDIとから複数ビットのテスト信号T1~Tnを生成するシリアル/パラレル変換器8と、によって構成されている。被テスト回路9は、テスト信号生成回路5により生成された信号TEN、テスト信号T1~Tnを用いて検査される。図2は、図1に示した制御回路4をより具体的に説明するための回路図である。制御回路4は、図2に示したように、発振器41と、カウント値設定回路421と、Hレベル検出カウンタ422と、比較判定回路43と、TCK/TDI信号生成回路44と、によって構成されている。制御回路4において、TCK/TDI信号生成回路44にはコンパレータ出力信号DET1~DET3が入力される。Hレベル検出カウンタ422には、コンパレータ出力信号DET1~DET3のうち、コンパレータ出力信号DET3が分岐されて入力される。また、発振器41はクロックOSCを出力し、クロックOSCはHレベル検出カウンタ422と比較判定回路43とに入力される。Hレベル検出カウンタ422は、コンパレータ出力信号DET3とクロックOSCを使ってカウント値CNT1を比較判定回路43に出力する。比較判定回路43は、カウント値設定回路421によって出力されたカウント値CNT0を入力し、カウント値CNT0、CNT1、クロックOSCを使ってテストモード遷移信号TENを出力する。テストモード遷移信号TENは外部に出力されると共にTCK/TDI信号生成回路44に入力される。TCK/TDI信号生成回路44は、コンパレータ出力信号DET1~DET3及びテストモード遷移信号TENを使ってテスト信号生成用クロックTCK、テスト信号生成用データTDIを出力する。図3は、図2に示したTCK/TDI信号生成回路44を例示した図である。図3に示したTCK/TDI信号生成回路44は、排他的論理和EXOR回路441と、D-FFディレイフリップフロップ442と、インバータ443とを備え、テスト信号生成用クロックTCKとテスト信号生成用データTDIとを生成する。排他的論理和EXOR回路441は、コンパレータ出力信号DET1~DET3を入力し、コンパレータ出力信号DET1~DET3が全てHレベルまたはいずれか1つだけHレベルのときTCKとしてHレベルを出力する。D-FF442は、コンパレータ出力信号DET1~DET3のうちコンパレータ出力信号DET1、DET2及びテストモード遷移信号TENを入力し、コンパレータ出力信号DET2、テストモード遷移信号TENのLレベル、Hレベルの組み合わせに応じたテスト信号生成用データTDIを出力する。インバータ443は、コンパレータ出力信号を反転させてD-FF442に入力する。このようなTCK/TDI信号生成回路44によれば、コンパレータ出力信号DET1~DET3、テストモード遷移信号TENのパルスパターンを制御することにより、テスト信号生成用データTDIのパルスパターンを任意に設定することができる。動作次に、以上述べたテスト回路の動作について図1~図8を用いて説明する。前記に示したように、コンパレータ6a、6b、6cは、電源電圧VDDとグラウンド電圧GNDとの間に抵抗素子11~14を直列に接続し、電源電圧VDDを分圧して生成された電圧V1~V3と、リファレンス電圧VREF1、VREF2、VREF3とをそれぞれ比較し、比較結果に応じた出力信号DET1、DET2、DET3を生成する。抵抗素子11~14の抵抗値R1~R4の各抵抗値が等しい場合、電圧V1、V2、V3は、順に3/4VDD、2/4VDD、1/4VDDとなる。以下では、説明を判りやすくするために、各反転端子にはリファレンス電圧VREF1、VREF2、VREF3として共通のリファレンス電圧VREFが印加されているものとする。図4は、電源電圧VDDと、コンパレータ出力信号DET1~DET3との関係を説明するための図であって、縦軸に電圧レベルを、横軸に時間を示している。図4のように、電源電圧VDDを0Vから上昇させると、コンパレータ出力信号DET1~DET3は、DET1、DET2、DET3の順にリファレンス電圧VREFを越え、LレベルからHレベルに変化する。実施形態1では、コンパレータ出力信号DET1~DET3を利用し、制御回路4が、テストモード遷移信号TENと、テスト信号生成用クロックTCK及びテスト信号生成用データTDIを生成する。次に、テストモード遷移信号TENの動作を説明する。図2に示したように、Hレベル検出カウンタ422は、図4中に示したコンパレータ6cの出力信号DET3のHレベルを検出し、発振器41からのクロックOSCによってカウントアップ動作を行う。その後段の比較判定回路43は、カウント値設定回路421によって生成された所定のカウント値CNT0とHレベル検出カウンタ422のカウント値CNT1とを比較し、テストモード遷移条件を満たす場合に、テストモード遷移信号TENをLレベルからHレベルに変化させる。次に、テスト信号生成用クロックTCK及びテスト信号生成用データTDIを説明する。図5は、実施形態1のテスト回路において生成される信号を説明するためのタイミングチャートであって、縦軸に電源電圧VDDの値が示されている。電源電圧VDDのDET1反転しきい値はコンパレータ6aのコンパレータ出力値DET1が反転する電圧値である。また、DET2反転しきい値はコンパレータ6bのコンパレータ出力値DET2が反転する電圧値であり、DET3反転しきい値はコンパレータ6cのコンパレータ出力値DET3が反転する電圧値である。また、図5の縦軸には、コンパレータ出力信号DET1~DET3、テストモード遷移信号TEN、テスト信号生成用クロックTCK、テスト信号生成用データTDIのHレベルまたはLレベルが示され、横軸には時間が示されている。図中のテストモード設定の期間は被テスト回路9がテストモードに設定されるまでの期間であり、それに続くテストモードは被テスト回路9にテストパターンを持ったテスト信号が入力される期間である。テストモード中のa0~a9は、テスト回路の動作タイミングを示している以下、タイミングa0~a9と記す。図5に示したように、電源電圧VDDには、例えば、DET2反転しきい値を上回った後DET1反転しきい値を下回る図5に示したタイミングa2~a4を参照ためには、DET2反転しきい値を通過する必要がある、あるいは、DET1反転しきい値を上回った後DET3反転しきい値を上回る図5に示したタイミングa5~a7を参照ためには、DET2反転しきい値を通過する必要がある、といった制約がある。この制約に対処する構成例として、図3に示すようなTCK/TDI信号生成回路44が設けられている。つまり、DET1反転しきい値、DET2反転しきい値、DET3反転しきい値は、その大小関係が決定されていて、コンパレータ出力信号DET1~DET3のLレベル、Hレベルを組み合わせて生成されるパターンが制限される。TCK/TDI信号生成回路44は、コンパレータ出力信号DET1~DET3を入力し、これを論理演算等してさらに加工することから、コンパレータ出力信号DET1~DET3のLレベル、Hレベルの組み合わせを変更し、テスト信号生成用データTDIを任意のパルスパターンにすることができる。テスト信号生成用クロックTCK及びテスト信号生成用データTDIは、電源電圧VDDの電圧レベルを変化させてテスト信号のパターンを生成している。すなわち、図3に示したように、テスト信号生成用クロックTCKは、図1に示した電圧比較器3から出力されたコンパレータ出力信号DET1、DET2、DET3の排他的論理和EXOR回路441により論理的に処理される。この処理により、テスト信号生成用クロックTCKのLレベルとHレベルは、図5に示したタイミングa0~a9の期間において交互に切り替わる。このことにより、電源電圧VDDの電圧レベルの変化に対応するパターンを持ったテスト信号生成用クロックTCKが生成される。また、テスト信号生成用データTDIのHレベルとLレベルは、図3に示したD-FF442によって切り替えられる。例えば、図1に示したコンパレータ6bからのコンパレータ出力信号DET2がLレベルからHレベルに変化するタイミングで、テストモード遷移信号TENのHレベル信号がD-FF442によって取り込まれる。このとき、テスト信号生成用データTDIはHレベルを保持する図5に示したタイミングa2、a3を参照。また、図1に示したコンパレータ6aからのコンパレータ出力信号DET1がLレベル、すなわち図3に示したD-FF442がリセット状態になるとき、テスト信号生成用データTDIはLレベルを保持する図5に示したタイミングa4、a5を参照。次に、図1に示した被テスト回路9に供給されるテスト信号T1~Tnについて、3つの例を挙げて説明する。第1の例第1の例は、図1に示したnビットカウンタ7のカウント値C11~nと、被テスト回路9に供給されるテスト信号T1~Tnとを対応させてテスト回路を制御するものである。ここで、図6を用い、第1の例を具体的に説明する。図6は、第1の例において生成される信号を説明するためのタイミングチャートである。図6の縦軸には電源電圧VDDの値、コンパレータ出力信号DET1~DET3、テストモード遷移信号TEN、テスト信号生成用クロックTCK、テスト信号生成用データTDIのHレベルまたはLレベルの他、カウント値C1、テスト信号T1~Tnが示され、横軸には時間が示されている。テストモード中のa1、a2、b1、b2はテスト回路の動作タイミングを示している以下、タイミングa1、a2、b1、b2と記す。図6に示したように、第1の例では、テスト回路がテストモードに遷移された後、コンパレータ6cからのコンパレータ出力信号DET3がnビットカウンタ7のカウントアップ動作を開始させるトリガー信号trg1、trg2として利用される。このため、トリガー信号DET3がLレベルからHレベルに変化するタイミングで、nビットカウンタ7のカウント値C1がデータ0にセットされる。その後、カウント値C1は、テスト信号生成用クロックTCKがLレベルからHレベルに変化する毎にカウントアップされ、nカウントまでカウントアップされると、それ以降はカウントアップが行われずにリセットされる0に戻る。このような制御により、第1の例では、テスト信号生成用クロックTCKがLレベルからHレベルに変化する所定のカウント値C1のタイミングで、それぞれテスト信号生成用データTDIのHレベルまたはLレベルを取り込んだテスト信号T1~Tnを被テスト回路9に供給することが可能になる。例えば、被テスト回路9に供給されるテスト信号T1は、カウント値C1が1のタイミングでテスト信号生成用データTDIのレベルをもとに切り替わり、図6に示したタイミングa1でHレベルになり、タイミングb1ではLレベルになる。また、被テスト回路9に供給されるテスト信号T2は、カウント値C1が2のタイミングでテスト信号生成用データTDIのレベルをもとに切り替わり、図6に示したタイミングa2ではHレベルになり、図6に示したb2のタイミングではHレベルに保持される。第2の例第2の例は、図1に示した電圧比較器3からのコンパレータ出力信号DET3をトリガー信号、コンパレータ出力信号DET2をテスト用クロック信号とするものである。第2の例では、nビットカウンタ7のカウント値C1が所定の値になるタイミングで、被テスト回路9に供給されるテスト信号Tnのレベルを切り替えることが可能になる。図7は、第2の例において生成される信号を説明するためのタイミングチャートである。図7の縦軸には電源電圧VDDの値、コンパレータ出力信号DET2、DET3、テストモード遷移信号TEN、カウント値C1、テスト信号T1~Tnが示され、横軸には時間が示されている。テストモード中のa1、a2、a3はテスト回路の動作タイミングを示している以下、タイミングa1、a2、a3と記す。第2の例では、図7のように、テスト回路がテストモードに遷移された後、トリガー信号trg1となるコンパレータ出力信号DET3がLレベルからHレベルに変化する。このタイミングで、nビットカウンタ7のカウント値C1がデータ0にセットされる図7に示したtrg1を参照。その後、テスト用クロック信号となるコンパレータ出力信号DET2がLレベルからHレベルに変化する毎に、nビットカウンタ7のカウント値C1がカウントアップされる。被テスト回路9に供給されるテスト信号T1は、カウント値C1が1、2、3になるタイミングでLレベルからHレベル、またはHレベルからLレベルに変化する。また、被テスト回路9に供給されるテスト信号Tnは、カウント値C1が1、3になるタイミングで、LレベルとHレベルとが切り替えられる。このような第2の例によれば、電圧比較器3から出力されたコンパレータ出力信号DET3、DET2でテスト回路を制御することにより、被テスト回路9に供給されるテスト信号T1~TnのLレベル、Hレベルを、カウント値C1が任意の値になったタイミングで切り替えることができる。このため、第2の例では、パルスパターンやイネーブルパターンのようなテストパターン信号を被テスト回路に供給することが可能になる。第3の例第3の例は、テスト信号生成用クロックTCKとテスト信号生成用データTDIとをそのまま利用する期間図8に示したタイミングa0からtrg1までの期間、またはスキャンタイミングs7からtrg2までの期間と、所定のカウント値C1において、テスト信号生成用クロックTCKがLレベルからHレベルに変化するタイミングでテスト信号生成用データTDIのHレベルまたはLレベルを取り込んで出力する期間図8に示したtrg1からスキャンタイミングs7までの期間と、を交互に設けるものである。図8は、第3の例において生成される信号を説明するためのタイミングチャートである。図8の縦軸には電源電圧VDDの値、コンパレータ出力信号DET1~DET3、テストモード遷移信号TEN、カウント値C1、テスト信号生成用クロックTCK、テスト信号生成用データTDIのHレベルまたはLレベルの他、カウント値C1、テスト信号T1~T4が示され、横軸には時間が示されている。スキャンテストモード中のs1~s7はテスト回路の動作タイミングを示している以下、スキャンタイミングs1~s7と記す。第3の例では、被テスト回路9に供給されるテスト信号T1がスキャンテスト用イネーブル信号SEとして使用される。また、テスト信号T2がスキャンテスト用リセット信号SRとして使用され、テスト用信号T3がスキャンテスト用クロック信号SCKとして使用され、テスト用信号T4がスキャンテスト用入力データ信号SDIとして使用される。スキャンテスト用イネーブル信号SEとなるテスト信号T1は、テスト回路がスキャンテストモードに遷移された後、Hレベルとなる。そして、テスト信号生成用クロックTCKがLレベルからHレベルに変化するタイミングで、テスト信号生成用データTDIのHレベルまたはLレベルを取り込んで出力される。図8に示した例では、テスト信号T1にテスト信号生成用データTDIのレベルが取り込まれるタイミングはカウント値C1が2及び6となるタイミングであって、図8中のスキャンタイミングs2、s6に一致している。スキャンテスト用リセット信号SRとなるテスト信号T2は、テスト回路がスキャンテストモードに遷移するとLレベルとなる。そして、テスト信号T2はテスト信号生成用クロックTCKがLレベルからHレベルに変化するタイミングで、テスト信号生成用データTDIのHレベルまたはLレベルを取り込んで出力される。図8に示した例では、テスト信号T2にテスト信号生成用データTDIのレベルが取り込まれるタイミングはカウント値C1が3及び4となるタイミングであって、図8中のスキャンタイミングs3、s4に一致している。スキャンテスト用クロック信号SCKとなるテスト信号T3は、スキャンテストモードに遷移するとテスト信号生成用クロックTCKのレベルと同様のレベルを出力する。そして、トリガー信号trg1となるコンパレータ出力信号DET3がLレベルからHレベルに変化するタイミングでLレベルになる。さらに、テスト信号T3は、テスト信号生成用クロックTCKがLレベルからHレベルに変化するタイミングで、テスト信号生成用データTDIのHレベル又はLレベルを取り込んで出力される。図8に示したスキャンタイミングs4、s5は、テスト信号T3がテスト信号生成用データTDIのレベルを取り込むタイミングを示し、カウント値C1が4または5になるタイミングに一致する。スキャンテスト用入力データ信号SDIとなるテスト信号T4は、スキャン回路がスキャンテストモードに遷移すると、テスト信号生成用データTDIと同様のレベルを出力する。そして、トリガー信号trg1となるコンパレータ出力信号DET3がLレベルからHレベルに変化するタイミングでHレベルになる。さらに、テスト信号T4は、テスト信号生成用クロックTCKがLレベルからHレベルに変化するタイミングで、テスト信号生成用データTDIのレベルを取り込んで出力する。図8に示したスキャンタイミングs1、s6は、テスト信号T4がテスト信号生成用データTDIのレベルを取り込むタイミングを示し、カウント値C1が1または6になるタイミングに一致する。上記した第3の例によれば、半導体集積回路のテスト方式として知られているスキャンテストが可能になる。以上述べた実施形態1によれば、図6~図8に示したように、電源電圧VDDの電圧レベルを制御することで、テストモードの設定を可能にし、また、コンパレータ6cからのコンパレータ出力信号DET3をトリガー信号として、シリアル/パラレル変換器8の出力信号T1~TnのHレベルまたはLレベルを任意に設定することができる。このため、実施形態1のテスト回路は、テストされる半導体装置に専用のテスト端子が必要なく、少ピンパッケージの半導体装置の検査に有効である。また、実施形態1は、以上説明した構成に限定されるものではない。例えば、図1に示した回路では、リファレンス電圧としてそれぞれ値が異なる複数のリファレンス電圧VREF1、VREF2、VREF3を用いている。しかし、実施形態1は、図9に示すように、各反転端子に共通のリファレンス電圧VREFが印加されるようにしてもよい。実施形態2次に、実施形態2のテスト回路について説明する。図10は、実施形態2のテスト回路を説明するための回路図である。なお、実施形態2では、図10中に示した構成のうち、図1に示した構成と同様の構成については同様の符号を付し、説明を一部略するものとする。構成図10に示した実施形態2のテスト回路のテスト回路901は、図1に示した実施形態1の電圧比較器3に代えて、n個のコンパレータ6a~6nを含む電圧比較器93を有している。動作次に、実施形態2のテスト回路901の動作について説明する。以下では、説明を判りやすくするために、実施形態1と同様に、各反転端子にはリファレンス電圧VREF1、VREF2、、VREFnとして共通のリファレンス電圧VREFが印加されているものとする。図10に示したように、実施形態2のテスト回路901は、電源電圧VDDの電圧レベルを制御し、電圧比較器93から出力されるコンパレータ出力信号DET1~DETnを用いることで、被テスト回路9に複数の状態を識別させることが可能になる。図11は、コンパレータ出力信号DET1~DETnを使ったテスト回路901の動作モードを説明するための図である。図11の縦軸はコンパレータ出力信号DETn2~DETn、コンパレータ出力信号DET4~DET6、コンパレータ出力信号DET1~DET3を示し、横軸は時間を示している。横軸の時間は、被テスト回路9が本来の動作をする通常動作モードタイミングc0~c1の期間と、ユーザがテスト回路を通信手段として使用する通常コマンドモード1、通常コマンドモード2タイミングc1~c2及びタイミングc2~c3の期間と、被テスト回路9がテストモードに設定されるまでのテストモード設定タイミングc3~タイミングa0に分割されていて、各期間の開始タイミングをタイミングc0~c3とする。テストモード設定の期間の後、被テスト回路9がテストされるテストモードタイミングa0以降の期間が開始される。実施形態2では、図11に示したように、コンパレータ6a~6nからのコンパレータ出力信号DET1~DETnが、DET1~DET3、DET4~DET6、...、DETn2~DETnをそれぞれ1つのまとまりとして利用される。このようにすることにより、実施形態2では、図11に示したように、通常動作モード、通常コマンドモード1、2、テストモード設定、テストモードの各期間に特有のパターンを持った信号が制御回路4に入力される。このため、実施形態2では、制御回路4が通常動作モード、通常コマンドモード、テストモード設定、テストモードの各状態を識別することが可能になる。このような実施形態2は、ユーザ側が被テスト回路を通常使用する期間例えば、通常動作モードや通常コマンドモードから被テスト回路9がテストされる期間テストモードまでを、電源電圧VDDの電圧レベルを制御することによって設定することが可能になる。このため、実施形態2のテスト回路は、少ピンパッケージの半導体装置の検査に対して効果的である。実施形態3図12は、本発明の実施形態3のテスト回路を説明するための回路図である。なお、実施形態3では、図12中に示した構成のうち、図1に示した構成と同様の構成については同様の符号を付し、説明を一部略するものとする。構成実施形態3のテスト回路111は、図1に示したシリアル/パラレル変換器8に代えてn個のシリアル/パラレル変換器81~8nを備えている。また、実施形態3のテスト回路111は、シリアル/パラレル変換器81~8nのいずれかを選択するセレクタ回路10を備えている。実施形態3の被テスト回路119は、テスト信号生成回路115により生成された信号TEN、T11~Tnnを用いて検査される。シリアル/パラレル変換器81~8nは、nビットカウンタ7からのカウント信号C1と制御回路4からのシリアルの出力信号TCK、TDIとから複数ビット信号T11~Tnnを生成して被テスト回路119に出力する。セレクタ回路10では、コンパレータ出力信号DET3がトリガー信号となる。図13は、図12に示したセレクタ回路10の内部を説明するためのブロック図である。図13に示すように、セレクタ回路10は、電圧比較器3から出力されたコンパレータ出力信号DET3により動作するnビットカウンタ121と、nビットカウンタ121のカウント値C1をセレクト信号SEL1~SELnにデコードするデコーダ回路122と、によって構成されている。動作次に、本発明の実施形態3のテスト回路の動作について説明する。以下では、説明を判りやすくするために、実施形態1、2と同様に、各反転端子にはリファレンス電圧VREF1、VREF2、VREF3として共通のリファレンス電圧VREFが印加されているものとする。nビットカウンタ121は、図12に示した電圧比較器3から出力されたコンパレータ出力信号DET3がLレベルからHレベルに変化する毎にカウントアップ動作を行う。デコーダ回路122は、nビットカウンタ121のカウンタ値C1をもとに、セレクト信号SEL1~SELnをLレベルからHレベルに変化させ、このときセレクト信号は選択状態になる。例えば、カウンタ値C1が1の場合は、SEL1のみHレベルになり、また、カウンタ値C1がnの場合は、SELnのみがHレベルになる。このセレクト信号SEL1~SELnを、夫々シリアル/パラレル変換器81~8nのイネーブル信号に割り当てることで、被テスト回路119に選択的にテスト信号を入力することが可能になる。図14は、上記した実施形態3のテスト回路の動作をより具体的に説明するための図である。図14に示した例では、説明の簡単化のため、コンパレータ出力信号DET3がLレベルからHレベルに変化する毎に、nビットカウンタ121のカウント値C1が繰り返し1または2になる、すなわちセレクト信号SEL1、SEL2が順に選択されるものとする。図14の縦軸には電源電圧VDDの値、コンパレータ出力信号DET1~DET3、テストモード遷移信号TEN、テスト信号生成用クロックTCK、テスト信号生成用データTDIのHレベルまたはLレベルの他、カウント値C1、テスト信号T1~Tnの他、セレクト信号SEL1、SEL2が示されている。図14の横軸には時間が示されている。テストモード中のa1~anはテスト回路の動作タイミングを示している以下、タイミングa1~anと記す。図14に示したtrg1からtrg2の期間では、セレクタ信号SEL1がHレベルになり、図12に示したシリアル/パラレル変換器81の出力信号T11~T1nが、選択状態になる。この状態において、実施形態3では、図12に示したnビットカウンタ7のカウント値C1が1~nになるタイミングをもとに、被テスト回路119に供給されるテスト信号T11~T1nを、任意にHレベルまたはLレベルにすることが可能になる。また、実施形態3では、同様に、図14に示したtrg2からtrg3の期間にセレクタ信号SEL2がHレベルになり、被テスト回路119に供給されるテスト信号T21~T2nを任意にHレベルまたはLレベルにすることが可能になる。このような実施形態3によれば、電源電圧VDDの電圧レベルを制御し、トリガー信号としてコンパレータ出力信号DET3を使用することで、被テスト回路119に対して選択的にテスト信号を供給することが可能になる。シリアルI/F回路実施形態4回路構成図15は、本発明の実施形態4のシリアルI/F回路を説明するための回路図である。なお、実施形態4では、図15中に示した構成のうち、図1に示した構成と同様の構成については同様の符号を付し、説明を一部略するものとする。構成図15に示した実施形態4のシリアルI/F回路は、電圧比較器3、データ信号生成回路145、半導体回路149によって構成されている。実施形態4のシリアルI/F回路141は、電圧比較器3、データ信号生成回路145によって構成されている。半導体回路149は、シリアルI/F回路141によってデータが入力される半導体集積回路である。シリアルI/F回路141と半導体回路149は、集積化され、半導体装置を構成している。この半導体装置には、別の半導体装置143が接続され、半導体装置143からの信号がシリアルI/F回路141を介して半導体回路149に入力されるようになっている。データ信号生成回路145は、図1に示した実施形態1のテスト信号生成回路5と同様の構成になっている。半導体回路149は、レジスタ142を有している。レジスタ142は、データ信号生成回路145により生成された信号TEN、制御信号T1~Tnを用いて設定される。動作次に、本発明の実施形態4のシリアルI/F回路141の動作について説明する。実施形態4の動作は実施形態1と同様の動作であり、実施形態1はVDDが電圧比較器3に入力されるのに対し、実施形態4は別の半導体装置143によって電圧比較器3に入力される。従って、実施形態4の動作は実施形態1の動作説明に示した図6~図8中のVDDを別の半導体装置143の出力信号に変更した波形と等しくなる。以上述べた実施形態4によれば、図6~図8に示したように、電源電圧VDDの電圧レベルを制御することで、レジスタ142の設定を可能にし、また、コンパレータ6cからのコンパレータ出力信号DET3をトリガー信号として、シリアル/パラレル変換器8の出力信号T1~TnのHレベルまたはLレベルを任意に設定することができる。このため、実施形態4のシリアルI/F回路は、半導体回路に専用の設定端子が必要なく、少ピンパッケージの半導体装置を制御するのに有効である。実施形態5図16は、本発明の実施形態5のシリアルI/F回路を説明するための回路図である。なお、実施形態5では、図16中に示した構成のうち、図10、15に示した構成と同様の構成については同様の符号を付し、説明を一部略するものとする。構成図16に示した実施形態5のシリアルI/F回路141は、図15に示した実施形態4の電圧比較器3に代えて、n個のコンパレータ6a~6nを含む電圧比較器93を有している。動作次に、本発明の実施形態5のシリアルI/F回路の動作について説明する。実施形態5の動作は実施形態2と同様の動作であり、実施形態2はVDDが電圧比較器93に入力されるのに対し、実施形態5は別の半導体装置143によって電圧比較器93に入力される。従って、実施形態5の動作は実施形態2の動作説明に示した図11中のVDDを別の半導体装置143の出力信号に変更した波形と等しくなる。以上述べた実施形態5によれば、図11に示したように、電源電圧VDDの電圧レベルを制御することで、レジスタ142の設定を可能にし、また、コンパレータ6cからのコンパレータ出力信号DET3をトリガー信号として、シリアル/パラレル変換器8の出力信号T1~TnのHレベルまたはLレベルを任意に設定することができる。このため、実施形態5のシリアルI/F回路は、半導体回路に専用の設定端子が必要なく、少ピンパッケージの半導体装置を制御するのに有効である。実施形態6図17は、本発明の実施形態6のシリアルI/F回路を説明するための回路図である。なお、実施形態6では、図17中に示した構成のうち、図12に示した構成と同様の構成については同様の符号を付し、説明を一部略するものとする。構成実施形態6のシリアルI/F回路141は、図15に示したシリアル/パラレル変換器8に代えてn個のシリアル/パラレル変換器81~8nを備えている。また、実施形態6のシリアルI/F回路141は、シリアル/パラレル変換器81~8nのいずれかを選択するセレクタ回路10を備えている。実施形態6の半導体回路169は、データ信号生成回路165により生成された信号TEN、T11~Tnnを用いて設定される。シリアル/パラレル変換器81~8nは、nビットカウンタ7からのカウント信号C1と制御回路4からのシリアルの出力信号TCK、TDIとから複数ビット信号T11~Tnnを生成してレジスタ161~163に出力される。セレクタ回路10では、コンパレータ出力信号DET3がトリガー信号となる。動作次に、本発明の実施形態6のシリアルI/F回路の動作について説明する。実施形態6の動作は実施形態3と同様の動作であり、実施形態3はVDDが電圧比較器3に入力されるのに対し、実施形態6は別の半導体装置143によって電圧比較器3に入力される。従って、実施形態6の動作は実施形態3の動作説明に示した図14中のVDDを別の半導体装置143の出力信号に変更した波形と等しくなる。以上述べた実施形態6によれば、図6~図8に示したように、電源電圧VDDの電圧レベルを制御することで、レジスタ142の設定を可能にし、また、コンパレータ6cからのコンパレータ出力信号DET3をトリガー信号として、シリアル/パラレル変換器8の出力信号T1~TnのHレベルまたはLレベルを任意に設定することができる。このため、実施形態6のシリアルI/F回路は、半導体回路に専用の設定端子が必要なく、少ピンパッケージの半導体装置を制御するのに有効である。