カソード電極と、前記カソード電極と電気的に接続されると共に第1の不純物濃度を有する第1導電型の半導体基板と、前記半導体基板上に形成され前記第1の不純物濃度よりも小さい第2の不純物濃度を有する第1導電型の半導体層と、前記半導体層の上面から下方に延びるように前記半導体層中に形成された複数のトレンチと、前記トレンチの内壁に沿って形成された絶縁層と、前記絶縁層を介して前記トレンチを埋めるように形成され且つ前記半導体層の上面から第1の位置まで下方に延びる導電層と、前記複数のトレンチの間に位置する前記半導体層の上面から第2の位置に達し且つ前記第2の不純物濃度より小さい第3の不純物濃度を有する第1半導体拡散層と、前記第1半導体拡散層及び前記導電層の上面に形成され且つ前記第1半導体拡散層とショットキー接合されたアノード電極とを備え、前記半導体層の上面から前記第2の位置までの長さは、前記半導体層の上面から前記第1の位置までの長さの1/2以下であることを特徴とする半導体装置。前記絶縁層と前記第1半導体拡散層との間に設けられた第2導電型の第2半導体拡散層を更に備えることを特徴とする請求項1記載の半導体装置。前記絶縁層は、ボロンシリケートガラスにて構成されていることを特徴とする請求項1又は請求項2記載の半導体装置。カソード電極と、前記カソード電極と電気的に接続されると共に第1の不純物濃度を有する第1導電型の半導体基板と、前記半導体基板上に形成され前記第1の不純物濃度よりも小さい第2の不純物濃度を有する第1導電型の半導体層と、前記半導体層の上面から下方に延びるように前記半導体層中に形成された複数のトレンチと、第1の位置より下層において前記トレンチの内壁に沿って形成された第1絶縁層と、前記第1の位置より下層において前記第1絶縁層を介して前記トレンチを埋めるように形成され且つ前記第1の位置から第2の位置まで下方に延びる第1導電層と、前記第1の位置より上層において前記トレンチの内壁に沿って形成された第2絶縁層と、前記第1の位置より上層において前記第2絶縁層を介して前記トレンチを埋めるように形成され且つ前記半導体層の上面から前記第1の位置に達する第2導電層と、前記複数のトレンチの間に位置する前記半導体層の上面から第3の位置に達し且つ前記第2の不純物濃度より小さい第3の不純物濃度を有する第1半導体拡散層と、前記第1半導体拡散層及び前記第2導電層の上面に形成され且つ前記第1半導体拡散層とショットキー接合されたアノード電極とを備え、前記第1導電層は、前記アノード電極と電気的に接続され、前記半導体層の上面から前記第3位置までの長さは、前記半導体層の上面から前記第2の位置までの長さの1/2以下であることを特徴とする半導体装置。前記第2絶縁層と前記第1半導体拡散層との間に設けられた第2導電型の第2半導体拡散層を更に備えることを特徴とする請求項4記載の半導体装置。カソード電極と、前記カソード電極と電気的に接続されると共に第1の不純物濃度を有する第1導電型の半導体基板と、前記半導体基板上に形成され前記第1の不純物濃度よりも小さい第2の不純物濃度を有する第1導電型の第1半導体層と、前記第1半導体層の上面から下方に延びるように前記第1半導体層中に形成された複数のトレンチと、第1の位置より下層において前記トレンチの内壁に沿って形成された絶縁層と、前記第1の位置より下層において前記絶縁層を介して前記トレンチを埋めるように形成され且つ前記第1の位置から第2の位置まで下方に延びる導電層と、前記第1の位置より上層において前記トレンチを埋めるように形成された第2半導体層と、前記複数のトレンチの間に位置する前記第1半導体層の上面から第3の位置に達し且つ前記第2の不純物濃度より小さい第3の不純物濃度を有する第1半導体拡散層と、前記第1半導体拡散層及び前記導電層の上面に形成され且つ前記第1半導体拡散層とショットキー接合されたアノード電極とを備え、前記導電層は、前記アノード電極と電気的に接続され、前記第1半導体層の上面から前記第3位置までの長さは、前記第1半導体層の上面から前記第2の位置までの長さの1/2以下であることを特徴とする半導体装置。前記第2半導体層と前記第1半導体拡散層との間に設けられた第2導電型の第2半導体拡散層を更に備え、前記第2半導体層は、ボロンシリケートガラスを含有したポリシリコン又はボロンを含有したポリシリコンにて構成されていることを特徴とする請求項6記載の半導体装置。本発明は、リーク電流を抑制した半導体装置を提供する。一態様に係る半導体装置は、カソード電極、第1導電型の半導体基板、第1導電型の半導体層、複数のトレンチ、絶縁層、導電層、第1半導体拡散層、及びアノード電極を有する。半導体基板は、カソード電極と電気的に接続されると共に第1の不純物濃度を有する。半導体層は、半導体基板上に形成され第1の不純物濃度よりも小さい第2の不純物濃度を有する。複数のトレンチは、半導体層の上面から下方に延びるように半導体層中に形成されている。絶縁層は、トレンチの内壁に沿って形成されている。導電層は、絶縁層を介してトレンチを埋めるように形成され且つ半導体層の上面から第1の位置まで下方に延びる。第1半導体拡散層は、複数のトレンチの間に位置する半導体層の上面から第2の位置に達し且つ第2の不純物濃度より小さい第3の不純物濃度を有する。アノード電極は、第1半導体拡散層及び導電層の上面に形成され且つ第1半導体拡散層とショットキー接合されている。半導体層の上面から第2の位置までの長さは、半導体層の上面から第1の位置までの長さの1/2以下である。以下、図面を参照して、実施の形態に係る半導体装置について説明する。[第1の実施の形態][構成]先ず、図1を参照して、第1の実施の形態に係る半導体装置の積層構造を説明する。図1は、第1の実施の形態に係る半導体装置の断面図である。図1に示すように、第1の実施の形態に係る半導体装置は、一例として、トレンチMOS構造のMOSFET、及び上述したTMBS構造のショットキーバリアダイオードSBDを有する。なお、本実施の形態は、MOSFET、及びショットキーバリアダイオードSBDを有するものとしているが、ショットキーバリアダイオードSBDのみを有する半導体装置にも本実施の形態は適応可能である。図1に示すように、本実施の形態のMOSFETは、チャネル領域となるP型半導体層1に所定の間隔で複数のトレンチTを有する。このトレンチTの内壁には、ゲート絶縁膜となる絶縁膜2が形成され、この絶縁膜2を介して、ゲート電極となる導電膜3がトレンチT内に埋め込まれる。図1に示すように、本実施の形態のショットキーバリアダイオードSBDは、カソード電極11、N型半導基板12a、N型ドリフト層12b、絶縁層13、導電層14、N-型拡散層15、及びアノード電極16により構成されている。なお、N-型は、N型よりも不純物濃度が低いことを意味し、N型は、N型よりも不純物濃度が低いことを意味する。カソード電極11は、チタンTi、ニッケルNi、金Auの三層の積層物にて構成されている。N型半導体基板12aは、カソード電極11の上面に形成され、カソード電極11と電気的に接続されている。N型ドリフト層12bは、N型半導体基板12a上に形成されており、N型半導体基板12aよりも低い不純物濃度を有する。一例として、N型半導体基板12aまた、N型ドリフト層12bは、その上面12buから下方に延びる複数のトレンチTを有する。複数のトレンチTは、図1の紙面垂直方向を長手方向として延び、紙面方向に所定の間隔を空けて形成されている。1つのトレンチTの幅は例えば200~1000nmであり、2つのトレンチTの間の間隔は、例えば、200~1000nmである。絶縁層13は、トレンチT内の内壁に沿って、例えば、20~100nmの膜厚をもって形成されている。導電層14は、アノード電極16に電気的に接続されると共に、絶縁層13を介してトレンチTを埋めるように形成されている。具体的に導電層14は、N型ドリフト層12bの上面12buから位置P1まで達するように形成されている。N-型拡散層15は、ショットキーバリアダイオードSBDを構成する複数のトレンチTの間のN型ドリフト層12bの表面に形成されている。N-型拡散層15は、N型ドリフト層12bの上面12buから位置P2まで達するように形成されている。ここで、N型ドリフト層12bの上面12buから位置P2までの長さL2は、N型ドリフト層12bの上面12buから位置P1までの長さL1の1/2以下であり、好ましくは、1/5~1/2である。N-型拡散層15の濃度は、N型ドリフト層12bの濃度よりも低い。例えば、N-型拡散層15の濃度は、5×1015~3×1016[atoms/cm-3]であり、N型ドリフト層12bの濃度は、1×1016~1×1017[atoms/cm-3]である。アノード電極16は、N-型拡散層15及び導電層14の上面に形成されている。アノード電極16は、バナジウムV、及びアルミニウムAlの積層物により構成されている。N-型拡散層15とアノード電極16とはショットキー接合されており、それらはショットキーバリアダイオードSBDの一部を構成する。[効果]次に、図1を参照して、第1の実施の形態に係る半導体装置の効果について説明する。第1の実施の形態において、ショットキーバリアダイオードSBDに逆電圧がかかるように電圧を印加すると、図1に示すように、2つのトレンチT内の導電層14から、N型ドリフト層12b、及びN-型拡散層15に向かって空乏層Dが延びる。逆バイアス電圧の大きさが例えば定格電圧の5程度に達すると、2つのトレンチTから延びた空乏層Dが合体するピンチオフ。これにより、リーク電流が抑制される。上述のように、N-型拡散層15は、N型ドリフト層12bよりも低い不純物濃度を有しているので、N-型拡散層15は、N型ドリフト層12bに比べ早い段階で全体が空乏化する。アノード電極16との間にショットキー障壁を形成しているN-型拡散層15において空乏化を促進することにより、逆バイアス印加時におけるリーク電流を大幅に低減することが可能になる。なお、N-型拡散層15の積層方向の長さ深さL2は、導電層14の長さL1の1/2以下とされている。L2をL1の1/2よりも大きくした場合には、逆バイアス時は空乏化の促進が可能である一方で、順方向バイアスの印加時においては、順方向電圧Vfが増大し、オン抵抗が高くなるという問題がある。このように、L2をL1の1/2以下とすることにより、例えば定格電圧の5程度の逆バイアス電圧が印加された状態において、ショットキー障壁近傍において空乏層を広げることができる。よって、順方向バイアス印加時におけるオン抵抗を十分低く維持する一方で、逆バイアス時におけるリーク電流を低減することができる。[製造方法]次に、図2及び図3を参照して、第1の実施の形態に係る半導体装置に係るショットキーバリアダイオードSBDの製造工程を説明する。図2及び図3は、第1の実施の形態に係る半導体装置の製造工程を示す断面図である。先ず、図2aに示すように、N型半導体基板12aの上面にエピタキシャル成長等により、N型ドリフト層12bが形成される。次に、図2bに示すように、N型ドリフト層12bの上面から下方に延びる複数のトレンチTが形成される。トレンチTは、例えば、N型ドリフト層12bに対しフォトリソグラフィを用いてドライエッチングを実行することにより形成される。続いて、900°C程度の熱酸化工程が実行され、これにより、図3aに示すように、トレンチT内の内壁に沿って絶縁層13が形成される。また、CVD等が実行され、これにより、絶縁層13を介してトレンチTを埋める導電層14が形成される。次に、図3bに示すように、イオン注入が実行されることによりN型ドリフト層12bの上面12buから位置P2に達するようにN-型拡散層15が形成される。ここで、N型ドリフト層12bの上面12buから位置P2までの長さL2は、N型ドリフト層12bの上面12buから位置P1までの長さL1の1/2以下となるよう、イオン注入の加速電圧が調整される。N-型拡散層15は、例えば、極性反転が生じない程度にN型ドリフト層12bの上面にボロンBを注入し、その後に熱処理を加えることで形成される。続いて、スパッタリング法等を用いて、N型ドリフト層12bの上面12buにアノード電極16が形成され、N型半導体基板12aの下面にカソード電極11が形成される。これにより、図1に示した半導体装置が形成される。アノード電極16は、ショットキーバリアメタルとして働くバナジウムV、及びアルミニウムAlの積層物にて構成される。カソード電極11は、チタンTi-ニッケルNi、金Auの三層の積層物にて構成される。[第2の実施の形態][構成]次に、図4を参照して、第2の実施の形態に係る半導体装置の積層構造を説明する。図4は、第2の実施の形態に係る半導体装置の断面図である。図4において、MOSFETは図示を省略されている。もちろん、ショットキーバリアダイオードSBDのみを有する半導体装置にも本実施の形態は適応可能である。図4に示すように、第2の実施の形態に係る半導体装置は、トレンチT内の構成において第1の実施の形態と異なる。なお、第2の実施の形態において、第1の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。第2の実施の形態において、トレンチT内には、第1の実施の形態の絶縁層13及び導電層14の代わりに、絶縁層21a、21b、導電層22a、22bを有する。導電層22aは、素子終端部においてアノード電極16に電気的に接続されている図示略。導電層22bは、アノード電極16に電気的に接続されている。絶縁層21aは、位置P2より下層においてトレンチTの内壁に沿って形成されている。絶縁層21aは、第1の実施の形態の絶縁層13よりも大きな膜厚、例えば、100~800nm程度の膜厚を有している。導電層22aは、位置P2より下層において絶縁層21aを介してトレンチT内を埋めるように形成されている。導電層22aは、位置P2から位置P1まで下方に延びる。導電層22aは、第1の実施の形態の導電層14よりも、図4の紙面方向の幅が小さくなるように形成されており、例えば、100~300nm程度の幅を有している。絶縁層21bは、位置P2より上層においてトレンチTの内壁に沿って形成されている。絶縁層21bは、絶縁層21aよりもその膜厚が薄くなるように形成されている。導電層22bは、位置P2より上層において絶縁層21bを介してトレンチTを埋めるように形成されている。上述したように、導電層22bは、アノード電極16に電気的に接続されている。また、導電層22aも、アノード電極16に電気的に接続されている。したがって、ショットキーバリアダイオードSBDに逆電圧がかかるように電圧を印加すると、第1の実施の形態と同様に、2つのトレンチT内の導電層22a、22bから、N型ドリフト層12b、及びN-型拡散層15に向かって空乏層Dが延びる。これにより、リーク電流が抑制される。N-型拡散層15の不純物濃度は、N型ドリフト層12bよりも低い不純物濃度を有しているので、N-型拡散層15は、N型ドリフト層12bに比べ早い段階で全体が空乏化する。アノード電極16との間にショットキー障壁を形成しているN-型拡散層15において空乏化を促進することにより、逆バイアス印加時におけるリーク電流を大幅に低減することが可能になる。また、第1の実施の形態と同様に、L2をL1の1/2以下とすることにより、順方向バイアス印加時におけるオン抵抗を十分低く維持する一方で、逆バイアス時におけるリーク電流を低減することができる。[製造方法]次に、図5~図7を参照して、第2の実施の形態に係る半導体装置に係るショットキーバリアダイオードSBDの製造工程を説明する。図5~図7は、第2の実施の形態に係る半導体装置の製造工程を示す断面図である。先ず、第1の実施の形態の図2abと同様の製造工程が実行される。続いて、図5に示すように、1100°C程度の熱酸化工程が実行され、これにより、トレンチTの内壁に沿って絶縁層21aAが形成される。また、CVD等が実行され、これにより、絶縁層21aを介してトレンチTを埋める導電層22aAが形成される。次に、図6aに示すように、導電層22aAの上面はフォトリソグラフィを用いたドライエッチングによって位置P2まで掘り下げられ、導電層22aが形成される。続いて、図6bに示すように、絶縁層21aAの上面は位置P2までウェットエッチングにより掘り下げられ、絶縁層21aが形成される。次に、900°C程度の熱酸化工程が実行され、これにより、図7aに示すように、位置P2より上層においてトレンチTの内壁に沿って絶縁層21bが形成される。続いて、CVD等が実行され、これにより、図7bに示すように、位置P2よりも上層において絶縁層21bを介してトレンチTを埋める導電層22bが形成される。そして、第1の実施の形態の図3bと同様の製造工程が実行され、N-型拡散層15が形成された後、アノード電極16及びカソード電極11が形成される。以上により、第2の実施の形態に係る半導体装置が製造される。[第3の実施の形態][構成]次に、図8を参照して、第3の実施の形態に係る半導体装置の積層構造を説明する。図8は、第3の実施の形態に係る半導体装置の断面図である。図8において、MOSFETは図示を省略されている。もちろん、ショットキーバリアダイオードSBDのみを有する半導体装置にも本実施の形態は適応可能である。第3の実施の形態に係る半導体装置は、図8に示すように、絶縁層22bとN-型拡散層15との間に設けられたP型拡散層31を有する。この点において、第3の実施の形態は、第2の実施の形態と異なる。その他、第3の実施の形態は、第2の実施の形態と同様の構成を有するので、それらには同一符号を付し、その説明を省略する。第3の実施の形態は、P型拡散層31により、N-型拡散層15付近における空乏層Dの発生を、第2の実施の形態に比べ一層促進させることができる。すなわち、第3の実施の形態によれば、第2の実施の形態に比べ、逆方向バイアス時のリーク電流を抑制する効果を一層高めることができる。[製造工程]次に、第3の実施の形態に係る半導体装置に係るショットキーバリアダイオードSBDの製造方法について説明する。第3の実施の形態においては、第2の実施の形態の図5~図7bと同様の製造工程が実行される。そして、図7bに示す状態において、絶縁層21bの側面のみに開口を有するレジストを介して絶縁層21bの側面にボロンBが注入され、P型拡散層31が形成される。この後、第2の実施の形態と同様の製造工程が実行され、第3の実施の形態に係る半導体装置が製造される。[第4の実施の形態][構成]次に、図9を参照して、第4の実施の形態に係る半導体装置の積層構造を説明する。図9は、第4の実施の形態に係る半導体装置の断面図である。図9において、MOSFETは図示を省略されている。もちろん、ショットキーバリアダイオードSBDのみを有する半導体装置にも本実施の形態は適応可能である。第4の実施の形態に係る半導体装置は、図9に示すように、トレンチT内の構成において第1の実施の形態と異なる。また、第4の実施の形態に係る半導体装置は、第3の実施の形態と同様に、P型拡散層31を有する。なお、第4の実施の形態において、第1の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。第4の実施の形態は、トレンチT内に絶縁層21aA及び導電層22aAを有する。絶縁層21aAは、第1の実施の形態の絶縁層13よりも大きな膜厚を有し、例えば、100~800nm程度の膜厚を有している。導電層22aAは、第1の実施の形態の導電層14よりも紙面方向の幅が小さく、例えば、100~300nm程度の幅を有している。導電層22aAは、アノード電極16と電気的に接続されている。P型拡散層31は、絶縁層21aAとN-型拡散層15との間に形成されている。第4の実施の形態は、第3の実施の形態と同様に動作し、同様の効果を奏する。[製造工程]次に、第4の実施の形態に係る半導体装置に係るショットキーバリアダイオードSBDの製造方法について説明する。第4の実施の形態においては、第2の実施の形態の図5と同様の製造工程が実行される。そして、図6a~図7bの工程を省略して、N-型拡散層15、アノード電極16、及びカソード電極11が形成され、第4の実施の形態に係る半導体装置が製造される。以上のように、第4の実施の形態は、第2の実施の形態よりも製造工程を省略することができるので、第2の実施の形態よりも製造コストを抑えることができる。[第5の実施の形態][構成]次に、図10を参照して、第5の実施の形態に係る半導体装置の積層構造を説明する。図10は、第5の実施の形態に係る半導体装置の断面図である。図10において、MOSFETは図示を省略されている。もちろん、ショットキーバリアダイオードSBDのみを有する半導体装置にも本実施の形態は適応可能である。なお、第5の実施の形態において、第4の実施の形態と同様の構成については同一符号を付しその説明を省略する。第5の実施の形態において、P型拡散層31aは、絶縁層21aAとN-型拡散層15との間だけではなく、絶縁層21aAとN型ドリフト層12bとの間にも形成されている。また、絶縁層21aAは、ボロンシリケートガラスBSGにより構成されている。なお、P型拡散層31aは、絶縁層21aA中から熱拡散されたボロンにより形成される。以上の点においてのみ第5の実施の形態は第4の実施の形態と異なる。なお、第5の実施の形態において、第4の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。第5の実施の形態は、P型拡散層31aにより、第4の実施の形態よりもリーク電流を抑制すると共に、耐圧を向上させることができる。[製造工程]次に、第5の実施の形態に係る半導体装置に係るショットキーバリアダイオードSBDの製造方法について説明する。第5の実施の形態においては、第4の実施の形態と略同様の製造工程が実行される。ただし、第5の実施の形態においては、絶縁層21aAをボロンシリケートガラスBSGにより形成する。そして、熱処理を施し、絶縁層21aA中のボロンBを熱拡散させる。これにより、絶縁層21aAの周りにP型拡散層31aが形成される。以上のように、第5の実施の形態において、P型拡散層31aは熱拡散により形成される。したがって、第5の実施の形態は、イオン注入でP型拡散層31aを形成する場合よりも、P型拡散層31aの形成領域を狭くすることができる。すなわち、第5の実施の形態は、アノード電極16とN-型拡散層15との接合面積ショットキー面積の減少を抑制することができる。また、第5の実施の形態は、イオン注入でP型拡散層31aを形成する場合よりも、P型拡散層31aの形成領域のバラツキを抑えることができる。よって、第5の実施の形態は、耐圧のバラツキを抑えることができる。[第6の実施の形態][構成]次に、図11を参照して、第6の実施の形態に係る半導体装置の積層構造を説明する。図11は、第6の実施の形態に係る半導体装置の断面図である。図11において、MOSFETは図示を省略されている。もちろん、ショットキーバリアダイオードSBDのみを有する半導体装置にも本実施の形態は適応可能である。なお、第6の実施の形態において、第3の実施の形態と同様の構成については同一符号を付しその説明を省略する。第6の実施の形態は、図11に示すように、第3の実施の形態とほぼ同様の構成を有する。第6の実施の形態は、第3の実施の形態の絶縁層21b及び導電層22bの代わりに半導体層23を有する。半導体層23は、ボロンシリケートガラスBSGを含有したポリシリコン、又はボロンを含有したポリシリコンにて構成されている。なお、導電層22aAは、素子終端部においてアノード電極16と電気的に接続されている図示略。[製造工程]次に、第6の実施の形態に係る半導体装置に係るショットキーバリアダイオードSBDの製造方法について説明する。第6の実施の形態においては、第2の実施の形態の図5~図6bと同様の製造工程が実行される。図6bに示す工程の後、CVD法によって位置P2より上層においてトレンチTを埋める半導体層23が形成される。半導体層23は、ボロンシリケートガラスBSGを含有したポリシリコン、又はボロンを含有したポリシリコンを堆積させて形成される。そして、熱処理を施し、半導体層23中のボロンBを熱拡散させる。これにより、半導体層23の側面にP型拡散層31が形成される。以上のように、第6の実施の形態において、P型拡散層31は熱拡散により形成される。したがって、第6の実施の形態は、イオン注入でP型拡散層31を形成する場合よりも、P型拡散層31の形成領域を狭くすることができる。すなわち、第6の実施の形態は、アノード電極16とN-型拡散層15との接合面積ショットキー面積の減少を抑制することができる。また、第6の実施の形態は、イオン注入でP型拡散層31を形成する場合よりも、P型拡散層31の形成領域のバラツキを抑えることができる。よって、第6の実施の形態は、耐圧のバラツキを抑えることができる。[第7の実施の形態][構成]次に、図12を参照して、第7の実施の形態に係る半導体装置の積層構造を説明する。図12は、第7の実施の形態に係る半導体装置の断面図である。図12において、MOSFETは図示を省略されている。もちろん、ショットキーバリアダイオードSBDのみを有する半導体装置にも本実施の形態は適応可能である。なお、第7の実施の形態において、第3の実施の形態と同様の構成については同一符号を付しその説明を省略する。第7の実施の形態は、図12に示すように、第3の実施の形態のトレンチT、及び導電層22a、22bの代わり、トレンチT’、及び導電層22a’、22b’を有する。導電層22a’は、素子終端部においてアノード電極16に電気的に接続されている図示略。導電層22b’は、アノード電極16に電気的に接続されている。第7の実施の形態において、トレンチT’は、N型ドリフト層12bの領域において径R1を有する。一方、トレンチT’は、N-型拡散層15の上面で径R2R2<R1を有する。導電層22a’は、テーパ部221、及び柱状部222にて構成されている。テーパ部221は、上端から下端へと径が細くなるテーパ状に形成されている。柱状部222は、テーパ部221の下端から下方に延び且つ上端から下端まで略同一の径を有する柱状に形成されている。導電層22b’は、第3の実施の形態の導電層22bよりも小さい径を有する。以上のように、トレンチT’の上端の径R2は、トレンチT’の下端の径R1よりも小さく形成されている。これにより、第7の実施の形態は、アノード電極16とN-型拡散層15との接合面積ショットキー面積を第3の実施の形態よりも増やすことができる。[その他]本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。