"集積回路における複数の単位ピラー型トランジスタで構成されるピラー型トランジスタを、配置領域内に配置可能な前記単位ピラー型トランジスタの整数単位に分割し、前記配置領域内に配置するサブピラー型トランジスタを生成するトランジスタ調整部を備えていることを特徴とするレイアウトデータ作成装置。前記トランジスタ調整部が、前記ピラー型トランジスタを構成する前記単位ピラー型トランジスタの個数を、前記配置領域の高さ方向に配置可能な前記単位ピラートランジスタの配置個数により除算し、当該除算の結果における小数点以下の数値を繰り上げた数を、当該ピラー型トランジスタの分割数とすることを特徴とする請求項1に記載のレイアウトデータ作成装置。前記トランジスタ調整部が、前記配置個数と前記分割数とを乗算し、前記ピラー型トランジスタの配置面積に配置可能な前記単位ピラー型トランジスタの配置可能個数を求め、当該配置可能個数から前記ピラー型トランジスタの前記単位ピラー型トランジスタの個数を減算し、前記配置面積に配置されない前記単位ピラー型トランジスタの個数としてピラー欠け数を算出することを特徴とする請求項2に記載のレイアウトデータ作成装置。前記トランジスタ調整部が、前記ピラー欠け数を前記分割数で除算し、当該除算の結果の小数点を繰り上げ平均数を算出し、当該平均数を前記配置個数から減算し、当該減算の結果を前記配置領域内に対し、配置する前記サブピラー型トランジスタの高さとすることを特徴とする請求項3に記載のレイアウトデータ作成装置。複数の単位ピラー型トランジスタで構成されるピラー型トランジスタを、当該ピラー型トランジスタを配置する配置領域内に配置可能な前記単位ピラー型トランジスタの整数値からなるサブピラー型トランジスタに分割され、当該サブピラー型トランジスタの各々のソース、ドレイン及びゲートがそれぞれ共通に接続され、内部の回路が形成されていることを特徴とする半導体装置。前記ピラー型トランジスタが少なくとも2つの前記サブピラー型トランジスタに分割され、前記サブピラー型トランジスタが異なる個数の前記単位ピラー型トランジスタから構成されていることを特徴とする請求項5に記載の半導体装置。従来から、半導体装置を構成するトランジスタのレイアウトを行う場合、自動レイアウトツールを用いてトランジスタにより構成されるセルの自動配値配線が行われている。一般的に、セルの自動配値配線においては、セルを配置するための一定の高さと幅とからなるセルロウと呼ばれる配置領域が設定されている。例えば、図7は、半導体記憶装置におけるメモリセルで構成されるアレイ部周辺の周辺回路部に配置されるセルロウを示す図である。この図7aに示されるように、メモリセルから構成されるアレイ部300に対し、周辺回路部200にはセルロウ100が配置されている。図7bには、セルロウ100に対してトランジスタからなるセル150が配置される。次に、図8は、従来の配置配線の処理における、セルロウ100の高さHに対応したMOSMetalOxideSemiconductorトランジスタの分割を説明する図である。以下の説明においてMOSトランジスタのゲートのチャネル長は一定とする。ここでいう分割とは、半導体基板の主面における、平面視でのトランジスタの分割を示している。ここで、例えばセル150のMOSトランジスタのゲート幅Wを、図8aに示すようにW=7μmである場合でのMOSトランジスタの分割について検討する。図7におけるセルロウ100の高さHがH=4μmである場合、セルの高さ、すなわちMOSトランジスタのゲート幅を均等にW=3.5μmとして、図8bに示すようにMOSトランジスタが2分割される。また、図7におけるセルロウ100の高さHがH=3μmである場合、MOSトランジスタのゲート幅を均等にW=2.3μmとして、図8bに示すようにMOSトランジスタが3分割される。一方、ピラー型のMOSトランジスタは、ピラーの深さでチャネル長が、ピラーの径でゲート幅が決定されている。このため、セルロウの高さに対して、ピラーのトランジスタの配置個数が制限され、ピラー型のMOSトランジスタを分割する場合、単位ピラートランジスタのゲート幅に基づいて分割し、小数点以下の端数を含まないように、単位ピラートランジスタの径を変更することになる。しかしながら、ピラー型のMOSトランジスタを用いる場合、ピラーを形成するプロセスの加工精度を保つため、ピラーの深さとピラーの径とが一定の単位ピラートランジスタ1個のピラー型のMOSトランジスタの整数個の組合せにより、所望の能力のMOSトランジスタが形成されており、ピラーの径を変更することは現実的ではない。また、ピラーの径を変更した場合、ピラー型のMOSトランジスタの径を精度良く加工するためには、径の大きさごとにピラーを形成するプロセスを行う必要があり、かなりの工程変更が必要となる。本発明のレイアウトデータ作成装置は、集積回路における複数の単位ピラー型トランジスタで構成されるピラー型トランジスタを、配置領域内に配置可能な前記単位ピラー型トランジスタの整数単位に分割し、前記配置領域内に配置するサブピラー型トランジスタを生成するトランジスタ調整部を備えていることを特徴とする。本発明の半導体装置は、複数の単位ピラー型トランジスタで構成されるピラー型トランジスタを、当該ピラー型トランジスタを配置する配置領域内に配置可能な前記単位ピラー型トランジスタの整数値からなるサブピラー型トランジスタに分割され、当該サブピラー型トランジスタの各々のソース、ドレイン及びゲートがそれぞれ共通に接続され、内部の回路が形成されていることを特徴とする。この発明によれば、従来のようにピラーの分割単位が小数点数とならず、単位ピラートランジスタのピラーの径の変更を行う必要が無くなり、半導体装置を製造するプロセスを複雑化することなく、ピラー型のトランジスタによりセルを、セルロウ内に効率的に配置することができる。以下、図面を参照して、本発明の実施の形態について説明する。図1は、この発明の一実施形態によるレイアウトデータ作成装置の構成例を示す概略ブロック図である。図1において、本実施形態のレイアウトデータ作成装置は、回路設計部1、トランジスタ調整部2、レイアウト設計部3、回路図ネットリストデータベース4、設計仕様データベース5、ピラートランジスタ情報記憶部6とを備えている。回路設計部1は、回路の仕様に合わせて記述されたシステムレベル記述を、C/Cシミュレータ、高位合成ツールにより検証し、HDL記述に展開し、展開されたHDLHardwaredescriptionlanguage記述のシミュレーションを行う。また、回路設計部1は、作成されたHDL記述の回路図からトランジスタの接続を示すネットリストを生成し、回路図の識別情報を付加し、この識別情報を添付して、当該回路のネットリストを回路図ネットリストデータベース4に書き込んで記憶させる。ここで、ネットリストは、回路を構成するトランジスタの接続情報と、各単位ピラートランジスタの種別pチャネル型、nチャネル型及びピラー数とを有するトランジスタデータから構成されている。ピラー型トランジスタ縦型トランジスタの場合、ネットリストにはトランジスタサイズがゲート幅の寸法として記載されて設定されているわけでは無く、トランジスタサイズが単位ピラー型トランジスタを半導体基板平面に配置する個数として記載されて設定されている。設計仕様データベース5には、ピラー型のMOSトランジスタ以下、ピラートランジスタの面積、セルロウの高さRmax、レイアウトパターンに関する規則などが予め記憶されている。ここで、ロウセルの高さRmaxは、平面視において、ロウセルの高さ方向図の上下方向に配置可能な単位ピラートランジスタの個数で設定されている。ここで、セルロウの高さRmaxとは、セルロウに単位ピラートランジスタを配置するときの縦方向における単位ピラートランジスタの最大配置数を示す数として設定されている。トランジスタ調整部2は、回路図ネットリストデータベース4から回路を構成するトランジスタデータを読み出し、また、設計仕様データベース5からセルロウの高さRmaxを読み出す。また、トランジスタ調整部2は、読み出したトランジスタデータとセルロウの高さRmaxとから、半導体基板平面においてレイアウトするピラートランジスタを、単位ピラートランジスタに分割した分割数と、分割した際のセルの高さRとを算出する。ここで、トランジスタ調整部2は、セルを構成するピラートランジスタ複数の単位ピラートランジスタから構成されているの単位ピラートランジスタ数Pがセルロウの高さRmaxを超えるか否かの判定を行い、単位ピラートランジスタ数Pが高さRmaxを超えている場合、ピラートランジスタの単位ピラートランジスタを複数のグループ、すなわちサブピラートランジスタに分割し、ピラートランジスタを構成する単位ピラートランジスタ数Pが高さRmax以下の場合、ピラートランジスタの分割を行わない。ピラートランジスタ情報記憶部6は、ネットリストにおけるセルを構成するピラートランジスタの識別情報とともに、ピラートランジスタあるいはサブピラートランジスタを配置するセル高さR、ピラートランジスタの分割数ピラートランジスタを構成する単位ピラートランジスタを分割するグループ数、ピラートランジスタが分割されサブピラートランジスタ毎の単位ピラートランジスタ数とが記憶されている。トランジスタ調整部2は、ピラートランジスタの分割処理が終了すると、例えば、単位ピラートランジスタ数Pが8で、分割数セル高さRが4で、分割数がLxが2の場合、ピラートランジスタの分割情報としてTr=R:4、Lx:2、14、24のデータ構成で、ピラートランジスタの識別情報とともに、ピラートランジスタ情報記憶部5に書き込んで記憶させる。ここで、14は、ピラートランジスタ分割された2つのサブピラートランジスタにおいて、第1番目のサブピラートランジスタが4個の単位ピラートランジスタから構成されていることを示している。また、24は、ピラートランジスタ分割された2つのサブピラートランジスタにおいて、第2番目のサブピラートランジスタが4個の単位ピラートランジスタから構成されていることを示している。レイアウト設計部3は、回路図ネットリストデータベース4から回路のネットリストを読み出し、作成したセルをセルロウに対して自動配置し、ネットリストに基づいて各トランジスタの端子の配線を行う。次に、図2を用いて、本実施形態におけるレイアウトデータ作成装置を用いたピラートランジスタの分割処理の流れを説明する。図2は、レイアウトデータ作成装置におけるトランジスタ調整部2を用いたピラートランジスタの分割処理の動作例を示すフローチャートである。ステップS1:トランジスタ調整部2は、回路図ネットリストデータベース4から、トランジスタデータを順次読み出す。また、トランジスタ調整部2は、設計仕様データベース5から、セルロウの高さRmaxを読み出し、処理をステップS2へ進める。ステップS2:次に、トランジスタ調整部2は、以下の1式により、読み出したトランジスタデータを用い、ピラートランジスタをサブピラートランジスタに分割する分割数Lxの算出を行う。すなわち、トランジスタ調整部2は、トランジスタデータからピラートランジスタの単位ピラートランジスタ数Pを、セルロウの高さRmaxで除算し、分割数Lxを整数値により出力し、処理をステップS2へ進める。Lx=ROUNDUPP/Rmax,0...1ここで使用しているROUNDUP式,0は、式で計算した結果に対し、小数点以下の切り上げを行う関数である。ステップS3:次に、トランジスタ調整部2は、ピラートランジスタを構成する単位ピラートランジスタを、分割数Lxに分割した際のピラー欠け数Lpを、以下の2式により算出し、処理をステップS4へ進める。Lp=Lx×Rmax-P...2ここで、ピラー欠け数Lpとは、分割数Lxに対し、セルロウの高さRmaxを乗算することにより得られる実際にセルが占有する面積内の単位ピラートランジスタ数配置可能な個数と、実際のピラートランジスタの単位ピラートランジスタの個数Pとの差分を示している。すなわち、ピラー欠け数Lpは、現在の配置において単位ピラートランジスタが配置されないにも係わらず、無駄にセルの配置領域として、セルに占有されている単位ピラートランジスタ数を示している。ステップS4:次に、トランジスタ調整部2は、2式で算出したピラー欠け数Lpが0か否かの判定を行い、ピラー欠け数Lpが0であるすなわち、Lp=0場合、トランジスタセルの高さRをセルロウの高さRmaxとして、処理をステップS7へ進める。一方、トランジスタ調整部2は、ピラー欠け数Lpが0でないすなわち、Lp≠0の場合、セルロウの高さを求めるために処理をステップS5へ進める。ステップS5:次に、トランジスタ調整部2は、以下の3式により、セルロウの高さRmaxから、トランジスタのセルの高さRを算出し、処理をステップS6へ進める。R=Rmax-ROUNDDOWNLp/Lx,0...3ここで使用しているROUNDDOWN式,0は、式で計算した結果に対し、小数点以下の切り下げを行う関数である。この3式の行う処理は、ピラー欠け数が発生したサブピラートランジスタの列において、単位ピラートランジスタが配置されていない領域における単位ピラートランジスタの配置可能な数、すなわちピラー欠け数Lpを、分割数Lxで乗算することにより、ピラー欠け数Lpを各サブピラートランジスタに分散させた際のピラー数を算出する処理である。ステップS6:次に、トランジスタ調整部2は、新たに算出したセルの高さRの数値を、1式のRmaxに代入し、セル高さ変更後の分割数Lxを算出する。また、トランジスタ調整部2は、2式によりピラー欠け数Lpを算出し、高さRからピラー欠け数Lpを減算し、分割したいずれかのサブピラートランジスタの単位ピラートランジスタ数として用いる。そして、トランジスタ調整部2は、処理をステップS7へ進める。ステップS7:次に、トランジスタ調整部2は、すでに求めたセルの高さR、分割数Lx及びピラー欠け数Lpから、セルにおけるサブピラートランジスタの配置構成を決定し、このセルにおけるサブピラートランジスタの配置構成をmピラートランジスタの識別情報に対応させて、ピラートランジスタ情報記憶部6に書き込んで記憶させ、処理をステップS8へ進める。トランジスタ調整部2は、例えば、ピラー数Pが8で、分割数セル高さRが4で、分割数Lxが2の場合、Tr=R:4、Lx:2、14、24として示す、ピラートランジスタを複数のサブピラートランジスタに分割した際の分割情報を、ピラートランジスタの識別情報とともに、トランジスタ調整部2により書き込んで記憶させる。ステップS8:次に、トランジスタ調整部2は、回路図ネットリストデータベース4から、処理していないセルにおけるピラートランジスタのトランジスタデータの有無を検出する。このとき、トランジスタ調整部2は、回路図ネットリストデータベース4において、処理されていないセルのピラートランジスタが検出された場合、処理をステップS1へ進める。一方、トランジスタ調整部2は、回路図ネットリストデータベース4において、処理されていないセルのピラートランジスタが検出されない場合、処理を終了する。以下に、図2のフローチャートに従ったピラートランジスタをサブピクセルに分割して行うセルの配置構成の生成について、実際の処理の例を以下に説明する。<例-No.1>ピラートランジスタの単位ピラートランジスタ数P=8セルロウの高さRmax=3この場合、ステップS2において、トランジスタ調整部2は、1式により、Lx=3を算出する。そして、ステップS3において、トランジスタ調整部2は、2式により、ピラー欠け数Lp=1を算出する。このとき、トランジスタ調整部2は、ピラー欠け数Lpが0ではないため、ステップS4において、処理をステップS5へ進める。次に、トランジスタ調整部2は、ステップS5において、3式により、セル高さR=3を算出する。次に、トランジスタ調整部2は、ステップS6において、1式により、ピラートランジスタを分割したサブピラートランジスタの数である分割数Lx=3を算出する。また、トランジスタ調整部2は、ステップS6において、2式により、ピラートランジスタのピラー欠け数Lp=1を算出し、セル高さR=3からピラー欠け数Lp=1を減算し、3番目のサブピラートランジスタの単位ピラートランジスタ数2とする。そして、トランジスタ調整部2は、上述した処理により、このピラートランジスタの分割情報Tr=R:3、Lx:3、13,23,32とし、このピラートランジスタの識別情報とともに、ピラートランジスタ情報記憶部6へ書き込んで、記憶させる。<例-No.2>ピラートランジスタのピラー数P=10セルロウの高さRmax=4この場合、ステップS2において、トランジスタ調整部2は、1式により、Lx=3を算出する。そして、ステップS3において、トランジスタ調整部2は、2式により、ピラー欠け数Lp=2を算出する。このとき、トランジスタ調整部2は、ピラー欠け数Lpが0ではないため、ステップS4において、処理をステップS5へ進める。次に、トランジスタ調整部2は、ステップS5において、3式により、セル高さR=4を算出する。次に、トランジスタ調整部2は、ステップS6において、1式により、ピラートランジスタを分割したサブピラートランジスタの数であるの分割数Lx=3を算出する。また、トランジスタ調整部2は、ステップS6において、2式により、ピラートランジスタのピラー欠け数Lp=2を算出し、セル高さR=4からピラー欠け数Lp=2を減算し、3番目のサブピラートランジスタ3の単位ピラートランジスタ数2とする。そして、トランジスタ調整部2は、上述した処理により、このピラートランジスタの分割情報Tr=R:4、Lx:3、14,24,32とし、このピラートランジスタの識別情報とともに、ピラートランジスタ情報記憶部6へ書き込んで、記憶させる。<例-No.3>ピラートランジスタのピラー数P=36セルロウの高さRmax=18この場合、ステップS2において、トランジスタ調整部2は、1式により、ピラートランジスタを分割したサブピラートランジスタの数である分割数Lx=2を算出する。そして、ステップS3において、トランジスタ調整部2は、2式により、ピラー欠け数Lp=0を算出する。このとき、トランジスタ調整部2は、ピラー欠け数Lpが0であるため、ステップS4において、処理をステップS7へ進める。次に、トランジスタ調整部2は、上述した処理により、このピラートランジスタの分割情報Tr=R:18、Lx:2、118,218とし、このピラートランジスタの識別情報とともに、ピラートランジスタ情報記憶部6へ書き込んで、記憶させる。<例-No.4>ピラートランジスタのピラー数P=28セルロウの高さRmax=18この場合、ステップS2において、トランジスタ調整部2は、1式により、分割数Lx=2を算出する。そして、ステップS3において、トランジスタ調整部2は、2式により、ピラー欠け数Lp=8を算出する。このとき、トランジスタ調整部2は、ピラー欠け数Lpが0ではないため、ステップS4において、処理をステップS5へ進める。次に、トランジスタ調整部2は、ステップS5において、3式により、セル高さR=14を算出する。次に、トランジスタ調整部2は、ステップS6において、1式により、ピラートランジスタを分割したサブピラートランジスタの数である分割数分割数Lx=2を算出する。また、トランジスタ調整部2は、ステップS6において、2式により、ピラートランジスタのピラー欠け数Lp=0を算出し、セル高さR=14からピラー欠け数Lp=0を減算し、2番目のサブピラートランジスタの単位ピラートランジスタ数14とする。そして、トランジスタ調整部2は、上述した処理により、このピラートランジスタの分割情報Tr=R:14、Lx:2、114,214とし、このピラートランジスタの識別情報とともに、ピラートランジスタ情報記憶部6へ書き込んで、記憶させる。次に、図3は、上述した例-No1からNo.4の処理の結果を示すテーブルである。トランジスタ調整部2が読み込んて入力するパラメータとして、処理対象のピラートランジスタの単位ピラートランジスタ数Pとセルロウ高さRmaxとがあり、出力として分割数Lx、ピラー欠け数Lp及び修正後のセルの高さRとが示されている。例-No.3の場合、ピラー欠け数Lpが0であるため、セルの高さRを3式により新たに求めず、セルロウの高さRmaxをそのままRとして用いる。また、例-No.1及びNo.2においては、ピラー欠け数Lpが存在するが、セル高さRを求めても、セルロウ高さRmaxと変わらない。このため、トランジスタ調整部2は、ピラー欠け数Lpが0ではないが、このピラー欠け数Lpのまま、ピラートランジスタの分割情報Trを生成する。一方、例-No.4の場合、セルロウの高さRmaxから、3式によりセルの高さRを算出し、このセルの高さRにより、ピラーの欠け数Lpが0となっている。次に、図4は、本実施形態のレイアウトデータ作成装置により生成した、ピラートランジスタを用いたインバータNOT回路のレイアウトを示す図である。図4aに示すネットリストにおけるpチャネル型トランジスタP1と、nチャネル型トランジスタN1とからなるインバータのピラートランジスタの分割を行った結果が図4bに示されている。ここで、図4aに示すインバータにおいて、pチャネル型のピラートランジスタP1の単位ピラートランジスタ数PがP=64であり、セルロウの高さRmaxがRmax=16である。また、図4aに示すインバータにおいて、nチャネル型のピラートランジスタN1の単位ピラートランジスタ数PがP=32であり、セルロウの高さRmaxがRmax=11である。図3に示すフローチャートの処理により、トランジスタ調整部2は、図4bに示すように、pチャネル型のピラートランジスタP1の分割情報がTr=R:16、Lx:4、116,216,316,416と設定する。また、同様に、図4bに示すように、図3に示すフローチャートの処理により、トランジスタ調整部2は、nチャネル型のピラートランジスタN1の分割情報がTr=R:11、Lx:3、111,211,310と設定する。ピラートランジスタP1を分割したサブピラートランジスタSP11、SP22、SP33、SP44の各々は、構成する単位ピラートランジスタの数が同一である。一方、ピラートランジスタN1を分割したサブピラートランジスタSN11とSN22とは同一である。しかしながら、サブピラートランジスタSN33は、他のサブピラートランジスタSN11及びSN22と異なる単位ピラートランジスタの数で構成されている。また、図4cには、セルロウにおける、ピラートランジスタP1とピラートランジスタN1との配置が示されている。セルロウは、pチャネル型のピラートランジスタを形成するpチャネル型ピラートランジスタ形成領域n型不純物が拡散されたウェル領域内のトランジスタ形成領域と、nチャネル型ピラートランジスタ形成領域p型不純物が拡散されたウェル領域内のトランジスタ形成領域と、電源配線領域及びセル内トランジスタの配線領域とを有している。上述した分割情報に示されているように、pチャネル型のピラートランジスタP1は、ピラー欠け数が0であるため、それぞれピラートランジスタ領域にセルの高さを変えずに配置されることになる。また、nチャネル型のピラートランジスタN1は、ピラー欠け数Pが1であるが、ROUNDDOUNLp/Lx,0の結果が0となるため、すなわち、Lp<Lxが0であるため、セルの高さRはセルロウの高さRmaxと同一となる。また、図4cに示すように、サブピラートランジスタSP11、SP22、SP33及びSP44の各々のソース、ドレイン及びゲートは共通に接続されている。すでに述べたように、pチャネル型ピラートランジスタを配置するときの縦方向のピラーの最大配置数を示す数としてのセルロウの高さRmaxが、pチャネル型ピラートランジスタ形成領域の高さとして設定されている。同様に、nチャネル型ピラートランジスタを配置するときの縦方向の単位ピラートランジスタの最大配置数を示す数としてのセルロウの高さRmaxが、nチャネル型ピラートランジスタ形成領域の高さとして設定されている。次に、図5は、本実施形態のレイアウトデータ作成装置により生成した、ピラートランジスタを用いた2入力否定論理積回路NAND回路のレイアウトを示す図である。図5aに示すネットリストにおけるpチャネル型トランジスタP2及びP3と、nチャネル型トランジスタN2及びN3とからなるNAND回路のピラートランジスタの分割を行った結果が図5bに示されている。ここで、図5aに示すNAND回路において、pチャネル型のピラートランジスタP2及びP3の単位ピラートランジスタ数PがP=22であり、セルロウの高さRmaxがRmax=11である。また、図5aに示すNAND回路において、nチャネル型のピラートランジスタN2及びN3の単位ピラートランジスタ数PがP=16であり、セルロウの高さRmaxがRmax=8である。図3に示すフローチャートの処理により、トランジスタ調整部2は、図5bに示すように、pチャネル型のピラートランジスタP2及びP3の分割情報がTr=R:11、Lx:2、111,211と設定する。また、同様に、図5bに示すように、図3に示すフローチャートの処理により、トランジスタ調整部2は、nチャネル型のピラートランジスタN2及びN3の分割情報がTr=R:8,Lx:2,18,28と設定する。ピラートランジスタP2を分割したサブピラートランジスタSP11及びSP2の各々は、構成する単位ピラートランジスタの数が同一である。同様に、ピラートランジスタP3を分割したサブピラートランジスタSP31及びSP4の各々は、構成する単位ピラートランジスタの数が同一である。また、ピラートランジスタN2を分割したサブピラートランジスタSN11及びSN22の各々は、構成する単位ピラートランジスタの数が同一である。同様に、ピラートランジスタN3を分割したサブピラートランジスタSN31及びSN42の各々は、構成する単位ピラートランジスタの数が同一である。また、図5cには、セルロウにおける、ピラートランジスタP1及びP2とピラートランジスタN2及びN3との配置が示されている。セルロウは、pチャネル型のピラートランジスタを形成するpチャネル型ピラートランジスタ形成領域と、nチャネル型ピラートランジスタ形成領域と、電源配線領域及びセル内トランジスタの配線領域とを有している。上述した分割情報に示されているように、pチャネル型のピラートランジスタP2及びP3と、nチャネル型のピラートランジスタN2及びN3との各々は、ピラー欠け数が0であるため、それぞれピラートランジスタ領域にセルの高さを変えずに配置されることになる。他の例として、セルロウの高さがRmax=300であり、ピラートランジスタのピラー数がP=1000の場合を考えると、ピラートランジスタのサブピクセルへの分割数がLx=4となり、ピラー欠け数がLp=200となる。この結果、セル高さがR=300-ROUNDDOWN200/4,0=250となり、サブピラートランジスタが単位ピラートランジスタが4列分割数Lxであり、各サブピラートランジスタが単位ピラートランジスタが250個セル高さRのピラートランジスタ構成、すなわち、Tr=R:250,Lx:4,1250,2250,2250,4250となる。このため、一個の単位ピラートランジスタを配置単位とした面積としては、4×250=1000となり、最小化された面積となる。一方、ピラー欠け数が発生した場合のトランジスタ構成は、Tr=R:300,Lx:4,1300,2300,2300,4100となり、一個の単位ピラートランジスタを配置単位とした面積としては、4×300=1200となり、1200個分の単位ピラートランジスタを配置する面積が必要となる。したがって、平準化処理、すなわちピラー欠け数Lpが発生した場合、3式により平準化処理、すなわちピラートランジスタを分割したサブピラートランジスタの単位ピラートランジスタ数を各列で平均化しない場合に比較しての実質的に面積を削減できることになる。上述したように、本実施形態は、セルを構成するピラートランジスタのサイズを、従来のゲート幅の長さに変え、単位ピラートランジスタの整数で示される個数で設計しており、単位ピラートランジスタの整数倍で設定されたセルロウの高さに対し、ピラートランジスタを単位ピラートランジスタが整数個で配置できるサブピラートランジスタとなるように分割する。このため、本実施形態によれば、従来のようにピラーの分割単位が小数点数とならず、単位ピラートランジスタのサイズ変更を行う必要が無くなり、半導体装置を製造するプロセスを複雑化することなく、ピラー型のトランジスタによりセルを、セルロウ内に効率的に配置することができる。また、本実施形態によれば、分割されたサブピラートランジスタを構成するピラーの個数を、それぞれの分割されたサブピラートランジスタでほぼ同様とするため、ピラートランジスタで構成されるセルの面積を低減することができる。また、本発明は、集積回路における複数の単位ピラートランジスタ単位ピラー型トランジスタで構成されるピラー型トランジスタピラートランジスタを、集積回路におけるピラー型トランジスタの配置領域内に配置可能な単位ピラー型トランジスタの整数単位に分割し、配置領域内に配置するサブピラー型トランジスタを生成するトランジスタ調整部2を有している。このため、本発明によれば、半導体装置の回路セルを構成するピラートランジスタのサイズを、従来のゲート幅の長さに変え、単位ピラートランジスタの整数で示される個数で設計しており、単位ピラートランジスタの整数倍で設定されたセルロウの高さに対し、ピラートランジスタを分割し、単位ピラートランジスタをセルロウ内に整数個で配置することができる。図6は、本発明を半導体装置、例えば外部から供給されるクロック信号に同期して動作するSDRAMシンクロナスダイナミックランダムアクセスメモリに適用した場合の半導体装置10の概略構成を示す。なお、図6に示されている各回路ブロックは、全て単結晶シリコンからなる同一の半導体チップ上に形成される。各回路ブロックは、例えば、PMOSピラー型トランジスタピラー型のP型チャネルMOSトランジスタ及びNMOSピラー型トランジスタピラー型のN型チャネルMOSトランジスタ等の複数のトランジスタで構成される。また、○印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドである。半導体装置10は、メモリセルアレイ20及びデータ入出力部100を含んで構成される。ここで、制御回路21及びデータ入出力部100のトランジスタは、本実施形態における複数の単位ピラー型トランジスタからなるピラートランジスタすなわち、サブピラートランジスタから構成されている。また、半導体装置10は、外部端子半導体チップ上のパッドとして、コマンド端子12a、アドレス端子13、データ端子DQ0~DQnを備えている。その他、クロック端子、電源端子等の外部端子も備えるが、これらについては本発明とは関連がないため図示を省略してある。コマンド端子12aは、例えばロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、チップセレクト信号/CS等の信号が供給される端子を総称して示した端子である。これらの端子に入力される信号の組合せによりコマンド信号CMDが構成される。このコマンド端子12aは、制御回路21に接続される。また、アドレス端子13は、アドレス信号ADDが供給される端子であり、制御回路21に接続される。データ端子DQは、リードデータの出力及びライトデータの入力を行うための端子であり、データ入出力部100に接続されている。メモリセルアレイ20は、複数のワード線と複数のビット線と、ワード線とビット線との交点に配置された複数のメモリセルを含む。このメモリセルを構成するトランジスタも、周辺回路と同様に、図に示すように、ピラー型のMOSトランジスタから構成されている。制御回路21は、外部からコマンド端子12aを介して供給されるコマンド信号CMDと、外部からアドレス端子13を介して供給されるアドレス信号ADDとに応じて、メモリセルアレイ20の動作を制御する各種動作制御信号ICNTを、メモリセルアレイ20に供給する。制御回路21は、各種動作制御信号ICNTを、メモリセルアレイ20に供給することで、メモリセルアレイ20におけるメモリセルからのデータの読み出し動作であるリード動作と、メモリセルへのデータの書き込み動作であるライト動作とを制御する。また、制御回路21は、外部からコマンド端子12aを介して、コマンド信号CMDとしてモードレジスタセットコマンドMRSコマンドが供給された場合、このMRSコマンドとともにアドレス端子13からアドレス信号ADDとして供給されるモード設定コードに応じたモードレジスタセット信号MRSにより、メモリセルアレイ20のメモリセルに対するデータの書き込み、及びデータの読み出しを制御する。データ入出力部100は、リード動作時には、メモリセルアレイ20から供給されるデータDataを、データ端子DQ0~DQnを介して外部に供給し、一方、ライト動作時には、外部からデータ端子DQ0~DQnを介して供給されるデータDataをメモリセルアレイ20に供給する。本発明は、複数の単位ピラー型トランジスタで構成されるピラー型トランジスタを、配置領域内に配置可能な単位ピラー型トランジスタの整数値からなるサブピラー型トランジスタに分割し、当該サブピラー型トランジスタの各々のソース、ドレイン及びゲートがそれぞれ共通に接続され、内部の回路が形成されている。このため、本発明によれば、従来のようにピラーの分割単位が小数点数の端数を有さないため、単位ピラートランジスタのサイズ変更を行う必要が無くなり、半導体装置を製造するプロセスを複雑化することなく、ピラー型のトランジスタによりセルを、セルロウ内に効率的に配置することができる。また、図1におけるレイアウトデータ作成装置の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することによりピラートランジスタのセルに配置する際のピラートランジスタの分割処理を行ってもよい。なお、ここでいうコンピュータシステムとは、OSや周辺機器等のハードウェアを含むものとする。また、コンピュータシステムは、WWWシステムを利用している場合であれば、ホームページ提供環境あるいは表示環境も含むものとする。また、コンピュータ読み取り可能な記録媒体とは、フレキシブルディスク、光磁気ディスク、ROM、CD-ROM等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらにコンピュータ読み取り可能な記録媒体とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含むものとする。また上記プログラムは、前述した機能の一部を実現するためのものであっても良く、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであっても良い。以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。"