上部と下部よりも中央部の不純物濃度の濃いシリコン膜を下地層上に形成する工程と、前記シリコン膜上にマスクパターンを形成する工程と、前記マスクパターンを介して前記シリコン膜を選択的にエッチングすることにより、前記シリコン膜に凹部を形成する工程と、前記シリコン膜の酸化処理にて前記凹部の表面にシリコン酸化膜を形成する工程と、前記マスクパターンを介して前記凹部下の前記シリコン膜をエッチングする工程とを備えることを特徴とする半導体装置の製造方法。前記凹部の表面にシリコン酸化膜を形成する工程と、前記マスクパターンを介して前記凹部下の前記シリコン膜をエッチングする工程とを交互に複数回繰り返すことにより、前記凹部下の前記シリコン膜を除去することを特徴とする請求項1に記載の半導体装置の製造方法。前記凹部下の前記シリコン膜が除去された時の前記シリコン膜の中央部の幅をa、前記シリコン膜の上部の幅をb、前記シリコン膜の下部の幅をcとすると、a>bかつa>cであることを特徴とする請求項1または2に記載の半導体装置の製造方法。前記凹部下の前記シリコン膜が除去された後、前記マスクパターンを介して前記下地層をエッチングすることにより、前記下地層にトレンチを形成する工程を更に備えることを特徴とする請求項1から3のいずれか1項に記載の半導体装置の製造方法。前記下地層にトレンチが形成された時の前記シリコン膜の中央部の幅をa ́、前記シリコン膜の上部の幅をb ́とすると、a ́≧b ́であることを特徴とする請求項4に記載の半導体装置の製造方法。本発明の一つの実施形態の目的は、シリコン膜のエッチング時に膜厚方向中央部での括れの発生を防止することが可能な半導体装置の製造方法を提供することである。実施形態の半導体装置の製造方法によれば、上部と下部よりも中央部の不純物濃度の濃いシリコン膜を下地層上に形成する。次に、前記シリコン膜上にマスクパターンを形成する。次に、前記マスクパターンを介して前記シリコン膜を選択的にエッチングすることにより、前記シリコン膜に凹部を形成する。次に、前記シリコン膜の酸化処理にて前記凹部の表面にシリコン酸化膜を形成する。次に、前記マスクパターンを介して前記凹部下の前記シリコン膜をエッチングする。以下、実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。第1実施形態図1a~図3aおよび図1b~図3bは、第1実施形態に係る半導体装置の製造方法を示す断面図である。図1aにおいて、半導体基板1上には絶縁膜2を介して多結晶シリコン膜3が形成されている。なお、半導体基板1の材料は、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、InGaAsP、GaP、GaNまたはZnSeなどを用いることができる。また、絶縁膜2としては、例えば、シリコン酸化膜を用いることができる。この絶縁膜2は、トンネル酸化膜として用いるようにしてもよいし、ゲート酸化膜として用いるようにしてもよい。また、多結晶シリコン膜3は、NANDフラッシュメモリなどのフローティングゲート電極として用いるようにしてもよいし、電界効果トランジスタなどのゲート電極として用いるようにしてもよい。また、多結晶シリコン膜3の代わりにアモルファスシリコン膜を用いるようにしてもよい。ここで、多結晶シリコン膜3の上部と下部はノンドープ層3a、3cにてそれぞれ構成され、多結晶シリコン膜3の中央部は不純物ドープ層3bにて構成されている。なお、不純物ドープ層3bの不純物としては、例えば、P、B、Asなどを用いることができる。また、多結晶シリコン膜3の上部と下部は、多結晶シリコン膜3の中央部よりも不純物濃度の薄い不純物ドープ層にて構成されていてもよい。多結晶シリコン膜3の不純物濃度プロファイルは、上部と下部と中央部とで段階的に変化するようにしてもよいし、連続的に変化するようにしてもよい。ノンドープ層3a、3cおよび不純物ドープ層3bの形成方法としては、多結晶シリコン膜3をCVDにて形成する時のソースガスを変更するようにしてもよい。あるいは、ノンドープ多結晶シリコン膜を形成した後、不純物のイオン注入にて不純物ドープ層3bを形成するようにしてもよい。そして、CVDなどの方法にてシリコン酸化膜4を多結晶シリコン膜3上に形成する。なお、シリコン酸化膜4としては、例えば、TEOS膜を用いることができる。ここで、多結晶シリコン膜3の上部をノンドープ層3cとすることにより、多結晶シリコン膜3上にシリコン酸化膜4を成膜しやすくすることができる。また、多結晶シリコン膜3の中央部を不純物ドープ層3bとすることにより、多結晶シリコン膜3の抵抗を下げることができ、多結晶シリコン膜3をフローティングゲート電極として用いた時の電子の書き込みを容易化することができる。また、多結晶シリコン膜3の下部をノンドープ層3aとすることにより、多結晶シリコン膜3をフローティングゲート電極として用いた時に電子が抜けにくくすることができる。そして、フォトリソグラフィ技術にてシリコン酸化膜4上にレジストパターン5を形成する。次に、図1bに示すように、レジストパターン5をマスクとしてシリコン酸化膜4をエッチングすることにより、シリコン酸化膜4をパターニングする。そして、アッシングなどの方法にてレジストパターン5をシリコン酸化膜4上から除去する。次に、図2aに示すように、パターニングされたシリコン酸化膜4をマスクとして多結晶シリコン膜3をエッチングすることにより、多結晶シリコン膜3に凹部M1を形成する。なお、凹部M1の深さは、不純物ドープ層3bの側壁が露出するように設定することが好ましい。次に、図2bに示すように、多結晶シリコン膜3の酸化処理にて凹部M1の表面にシリコン酸化膜6を形成する。なお、多結晶シリコン膜3の酸化処理としては、多結晶シリコン膜3の熱酸化であってもよいし、プラズマ酸化であってもよい。ここで、不純物ドープ層3bの側壁が露出するように凹部M1の深さを設定することにより、不純物ドープ層3bの側壁をシリコン酸化膜6にて覆うことができる。次に、図3aに示すように、凹部M1の底面に形成されたシリコン酸化膜6を異方的にエッチングして除去した後、パターニングされたシリコン酸化膜4をマスクとして多結晶シリコン膜3を再度エッチングすることにより、凹部M1下の多結晶シリコン膜3を除去する。ここで、凹部M1の底面のシリコン酸化膜6のエッチング除去は、エッチング条件を適宜異ならせることにより、多結晶シリコン膜3のエッチングと同一のエッチングチャンバー内で基板をチャンバーから取り出すことなく実施することができる。この時、凹部M1の側面はシリコン酸化膜6にて覆われているので、凹部M1の多結晶シリコン膜3ではサイドエッチが防止されるとともに、凹部M1下の多結晶シリコン膜3ではサイドエッチが進行する。このため、多結晶シリコン膜3の中央部の幅は上部と下部の幅に比べて大きくすることができる。すなわち、凹部M1下の多結晶シリコン膜3が除去された時の多結晶シリコン膜3の中央部の幅をa、多結晶シリコン膜3の上部の幅をb、多結晶シリコン膜3の下部の幅をcとすると、a>bかつa>cとすることができる。次に、図3bに示すように、パターニングされたシリコン酸化膜4をマスクとして絶縁膜2および半導体基板1をエッチングすることにより、半導体基板1にトレンチM2を形成する。その後、シリコン酸化膜4をエッチングにより除去する。ここで、半導体基板1としてシリコン基板が用いられた場合、絶縁膜2のエッチング時などにシリコン酸化膜6が除去されて多結晶シリコン膜3がシリコン酸化膜6から露出された部分では、半導体基板1にトレンチM2を形成する際に多結晶シリコン膜3がサイドエッチされる。この時、多結晶シリコン膜3の上部と下部よりも中央部の不純物濃度の濃い場合、多結晶シリコン膜3の上部と下部よりも中央部のエッチングレートが大きくなることから、多結晶シリコン膜3の上部と下部よりも中央部のエッチングが速く進む。ここで、半導体基板1にトレンチM2を形成する前に、多結晶シリコン膜3の中央部の幅を上部と下部の幅に比べて大きくすることにより、多結晶シリコン膜3の上部と下部よりも中央部のエッチングが速く進んだ場合においても、多結晶シリコン膜3の中央部の幅が上部の幅よりも小さくなるのを防止することができ、多結晶シリコン膜3に括れが発生するのを防止することができる。すなわち、半導体基板1にトレンチM2を形成した後の多結晶シリコン膜3の中央部の幅をa ́、多結晶シリコン膜3の上部の幅をb ́とすると、a ́≧b ́とすることができる。なお、多結晶シリコン膜3をフローティングゲート電極としてNANDフラッシュメモリを形成する場合、素子分離絶縁膜をトレンチM2に埋め込むことができる。そして、多結晶シリコン膜3上に電極間絶縁膜を介して制御ゲート電極膜を形成し、トレンチM2に直交する溝を制御ゲート電極膜、電極間絶縁膜、多結晶シリコン膜3および絶縁膜2に形成することで、メモリセルを形成することができる。第2実施形態図4a、図4b、図5a、図5bは、第2実施形態に係る半導体装置の製造方法を示す断面図である。図4aにおいて、図1a、図1bおよび図2aと同様の工程にて多結晶シリコン膜3に凹部M1を形成した後、図2bと同様の工程にて凹部M1の表面にシリコン酸化膜6を形成する。なお、この時の凹部M1の深さは図2aの凹部M1の深さよりも浅くしてもよい。そして、凹部M1の底面のシリコン酸化膜6を異方性エッチングにて除去した後、パターニングされたシリコン酸化膜4をマスクとして多結晶シリコン膜3を再度エッチングすることにより、凹部M1下の多結晶シリコン膜3の一部を除去し、凹部M1の深さを増大させる。次に、図4bに示すように、多結晶シリコン膜3の酸化処理にて、凹部M1内で新たに露出された多結晶シリコン膜3の表面にシリコン酸化膜6を形成する。なお、図4aおよび図4bの工程は、複数回繰り返すようにしてもよい。次に、図5aに示すように、凹部M1の底面のシリコン酸化膜6を異方性エッチングにて除去した後、パターニングされたシリコン酸化膜4をマスクとして多結晶シリコン膜3を再度エッチングすることにより、凹部M1下の多結晶シリコン膜3を除去する。次に、図5bに示すように、半導体基板面内における凹部M1下の多結晶シリコン膜3が除去されるタイミングのばらつきに対応するために、多結晶シリコン膜3のオーバーエッチを行う。この時、多結晶シリコン膜3の下部はシリコン酸化膜6にて覆われていないため、多結晶シリコン膜3の下部はサイドエッチされる。ここで、凹部M1内で新たに露出された多結晶シリコン膜3の表面にシリコン酸化膜6を形成しつつ、凹部M1の深さを徐々に増大させることにより、エッチング加工された多結晶シリコン膜3の形状を精密に制御することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。