"半導体基板に設けられたMISトランジスタからなる半導体デバイスにおいて、前記半導体基板に設けられた素子分離領域と、前記素子分離領域によって区画された活性領域と、前記活性領域に設けられた前記MISトランジスタのチャネル領域よりも上方へ突出した前記MISトランジスタのソース/ドレイン領域と、前記ソース/ドレイン領域の下方に設けられた拡散層と、を備えており、前記ソース/ドレイン領域の導電型に対する前記拡散層の導電型が逆の極性となっていることを特徴とする半導体デバイス。前記拡散層が前記ソース/ドレイン領域の底部と接していることを特徴とする請求項1に記載の半導体デバイス。前記ソース/ドレイン領域の下端が前記チャネル領域よりも下方に設けられていることを特徴とする請求項1又は2に記載の半導体デバイス。半導体基板の活性領域にゲート絶縁膜とゲート電極とを形成する工程と、前記ゲート絶縁膜の形成領域を除いた活性領域にエピタキシャル層を形成する工程と、前記エピタキシャル層の下方に第1導電型の不純物を注入して拡散層を形成する工程と、前記エピタキシャル層に第2導電型の不純物を注入してソース/ドレイン領域を形成する工程と、を具備しており、前記第1導電型と前記第2導電型が夫々逆の極性であることを特徴とする半導体デバイスの製造方法。前記拡散層を形成してから前記ソース/ドレイン領域を形成することを特徴とする請求項4に記載の半導体デバイスの製造方法。前記エピタキシャル層がエピタキシャルシリコンであることを特徴とする請求項4又は5に記載の半導体デバイスの製造方法。従来の半導体デバイスでは、ファセットの近傍におけるチャネル長が、その他の部分におけるチャネル長よりも必然的に短く形成されるので、短チャネル効果が生じ易く、短チャネル効果を回避することができないという問題がある。特許文献1および2は、エピタキシャル成長によりソース/ドレイン領域を積み上げるトランジスタの製造方法を開示しているに過ぎない。一方、特許文献3は、カウンタの不純物をイオン注入することを開示しているに過ぎない。本発明による半導体デバイスは、半導体基板に設けられたMISトランジスタからなる半導体デバイスであって、半導体基板に設けられた素子分離領域と、この素子分離領域によって区画された活性領域と、この活性領域に設けられたMISトランジスタのチャネル領域よりも上方へ突出したMISトランジスタのソース/ドレイン領域と、このソース/ドレイン領域の下方に設けられた拡散層と、を備えており、ソース/ドレイン領域の導電型に対する拡散層の導電型が逆の極性となっていることを特徴とする。また、本発明による半導体デバイスの製造方法は、半導体基板の活性領域にゲート絶縁膜とゲート電極とを形成する工程と、ゲート絶縁膜の形成領域を除いた活性領域にエピタキシャル層を形成する工程と、このエピタキシャル層の下方に第1導電型の不純物を注入して拡散層を形成する工程と、エピタキシャル層に第2導電型の不純物を注入してソース/ドレイン領域を形成する工程と、を具備しており、第1導電型と第2導電型が夫々逆の極性であることを特徴とする。本発明によると、活性領域に、ソース/ドレイン領域とする不純物とは逆の極性を有する不純物層を事前にソース/ドレイン領域の下方へ設けているので、ファセット起因による短チャネル効果を回避することができる。本発明を説明する前に、本発明の理解を容易にするために、本発明に関連する技術について説明する。以下の説明において、半導体基板上のS/D領域とする活性領域にエピタキシャル層を成長させた構造を有する半導体デバイスを、以降、エピタキシャルトランジスタと称することがある。図1及び図2を参照して、本発明に関連する半導体装置の製造方法について説明する。なお図中において、aは平面図であり、bはDD部を主面とした透視平面図であり、cはAA部における断面図であり、dはBB部における断面図であり、eはCC部における断面図である。図1はエピタキシャル層を設けた直後の半導体デバイス100の構造を示している。半導体デバイス100では、半導体基板1の素子分離領域となるSTIShallowTrenchIsolation2によって区画された活性領域3に、ゲート絶縁膜4、ゲート電極5、およびマスク絶縁膜6が積層されて設けられている。さらに、ゲート絶縁膜4、ゲート電極5、およびマスク絶縁膜6の側面部が、サイドウォール絶縁膜7で覆われている。なお、図1aにおいて、マスク絶縁膜6の上端部の幅が拡大しているが、ここは、マスク絶縁膜6よりも上層の配線と、マスク絶縁膜6の下方に位置しているゲート電極5を接続するコンタクトプラグの形成領域である。活性領域3では、ゲート絶縁膜4並びにサイドウォール絶縁膜7で覆われた領域を除いて、エピタキシャル層8が設けられている。ここで、半導体基板1がシリコンであれば、エピタキシャル層8はエピタキシャルシリコン層となるので、これ以降、エピタキシャル層8をエピタキシャルシリコン層と称することがある。なお、STI2と接した活性領域3の近傍におけるエピタキシャルシリコン層8の側面に、傾斜面9以降、ファセット[facet]9と称する。が位置している。ファセット9と半導体基板1の主面とのなす鋭角度夾角は、30°~60°となっている。図2は、S/D領域を設けた半導体デバイス100の構造を示している。以下、図2を参照して、活性領域3へS/D領域を形成する方法について説明する。イオン注入法によって、エピタキシャルシリコン層8内に不純物を導入し、さらにアニール処理によって不純物の拡散並びに活性化を行う。このときの不純物は、図2cに示すように、一旦、エピタキシャルシリコン層8の深さ方向Z方向へ拡散してから、活性領域3に深さH3が100nm程度のS/D領域10aを形成する。従って、エピタキシャルシリコン層8からは、水平方向XY方向への拡散が直ちに出来ないため、ゲート直下へ不純物が拡散されることなく、必要なゲート長L1を確保することができる。しかしながら、エピタキシャルシリコン層8を成長させると、STI2に隣接した活性領域3における成長速度が遅いため、ファセット9が必ず生じる。図2dに示すように、ファセット9におけるエピタキシャルシリコン層8の膜厚H2は、他の部分の膜厚H1よりも薄くなっているH1>H2ので、イオン注入時に不純物が深く導入されてしまい、半導体基板1の内部にまで到達する。この状態でアニール処理すると、半導体基板1に到達していた不純物が直ちに水平方向XY方向へ拡散して、活性領域3に深さH4が120nm程度のS/D領域10bを形成する。ここで、図2dにおけるファセット9近傍のS/D領域10bの深さH4は、図2cにおけるS/D領域10aの深さH3よりも深く形成されるので、X方向へ拡散した不純物がゲート直下まで到達して、ゲート長L2はL1よりも短くなる。これは、図2bにおいて、ファセット9の端部で挟まれたチャネル長がL2に相当し、それ以外の部分におけるチャネル長L1よりも短くなっていることを示している。このように、ファセット9の近傍におけるチャネル長は、その他の部分におけるチャネル長よりも必然的に短く形成されるので、短チャネル効果が生じ易いという欠点があり、短チャネル効果を回避することができないという問題があった。そこで、本発明では、エピタキシャルトランジスタの活性領域にS/D領域とする不純物とは逆の極性を有する不純物層を事前にS/D領域の下方へ設けておくことで、ファセット起因による短チャネル効果を回避することができる半導体デバイス及びその製造方法を提供する。以下、添付図面を参照しながら、本発明の好ましい実施例について詳細に説明する。図3は、本発明の第1の実施例に係る半導体デバイス200の構造を示した図面である。図3において、aは平面図であり、bはDD部を主面とした透視平面図であり、cはAA部における断面図であり、dはBB部における断面図であり、eはCC部における断面図である。ここでは、従来構造の半導体デバイス100との相違点に重点をおいて説明するので、符号は可能な限り図1と図2のものを転用する。半導体デバイス200では、半導体基板1の素子分離領域となるSTI2によって区画された活性領域3に、ゲート絶縁膜4、ゲート電極5、マスク絶縁膜6が積層されて設けられている。さらに、ゲート絶縁膜4、ゲート電極5、およびマスク絶縁膜6の側面部がサイドウォール絶縁膜7で覆われている。なお、図3aにおいて、マスク絶縁膜6の上端部の幅が拡大しているが、ここは、マスク絶縁膜6よりも上層の配線と、マスク絶縁膜6の下方に位置しているゲート電極5を接続するコンタクトプラグの配置領域である。活性領域3では、ゲート絶縁膜4並びにサイドウォール絶縁膜7で覆われた領域を除いて、半導体基板1の主面から上方に突出した高さH1のS/D領域13が設けられている。なお、STI2と接した活性領域3の近傍におけるS/D領域13の側面に、ファセット9が位置している。ファセット9と半導体基板1の主面とのなす鋭角度夾角は、30°~60°となっている。図3cに示すように、S/D領域13aは、半導体基板1の活性領域3内にも設けられており、その深さはH5となっている。さらに、S/D領域13aの底部と接するように拡散層12が設けられており、その深さはH6となっている。ここで、ゲート絶縁膜4、ゲート電極5、およびS/D領域13によって、MISトランジスタが構成されている。従って、S/D領域13の上端は、半導体基板の主面に位置しているMISトランジスタのチャネル領域よりも上方へ突出している。逆に、S/D領域13の下端は、チャネル領域よりも下方に設けられている。さらに、SD領域13aと拡散層12の導電型は逆極性となっており、このような構成は、半導体デバイス200における全てのS/D領域と拡散層において共通である。このとき、SD領域13aで挟まれたゲート長はL3となっている。図3dに示すように、ファセット9の近傍におけるSD領域13bの高さH2は、その他の領域におけるS/D領域13aの高さH1よりも低くなっている。さらに、半導体基板1の活性領域3内に設けられたS/D領域13bの深さはH7となっており、S/D領域13aの深さはH5よりも深くなっている。さらにファセット9の下方に位置している拡散層12bの深さH8は、その他の領域における拡散層12aの深さH6よりも深くなって、SD領域13bの底部と接している。このとき、SD領域13bで挟まれたゲート長はL4となっている。S/D領域13の横方向XY方向への配置場所は、半導体基板1におけるS/D領域13の深さ方向Z方向の配置場所とリンクする。このため、Z方向の配置場所は、図3cにおけるS/D領域13aよりも図3dにおけるS/D領域13bが深いので、S/D領域13aで挟まれた図3cにおけるゲート長L3よりも、S/D領域13bで挟まれた図3dにおけるゲート長L4が短くなる。このゲート長L3とL4の位置関係は、DD部を主面とした透視平面図である図3bに示している。さらに、活性領域3の半導体基板1中には、拡散層12が形成されているので、S/D領域13aおよび13bの半導体基板1におけるZ方向の配置場所は、図2に示したS/D領域10よりも浅くなっている。従って、夫々のゲート長Lを比較すると、L3>L4>L1>L2となって、本発明の実施例によって形成されるゲート長L3とL4は、ファセット9の有無に関わらず、従来構造におけるファセット9の近傍のゲート長L2よりも長くすることができるので、短チャネル効果によるトランジスタ特性の変動を回避することができる。すなわち、本第1の実施例による半導体デバイス200は、半導体基板1に設けられたMISトランジスタ4,5,13からなる半導体デバイスであって、半導体基板1に設けられた素子分離領域2と、素子分離領域2によって区画された活性領域3と、活性領域3に設けられたMISトランジスタのチャネル領域よりも上方へ突出したMISトランジスタのソース/ドレイン領域13と、ソース/ドレイン領域13の下方に設けられた拡散層12と、を備えており、ソース/ドレイン領域13の導電型に対する拡散層12の導電型が逆の極性となっていることを特徴とする。以上説明したように、本第1の実施例における半導体デバイス200によれば、活性領域3上にエピタキシャルシリコン層8を突出させて、拡散層12をエピタキシャルシリコン層8と半導体基板1の界面に位置させており、さらにエピタキシャルシリコン層8に設けたS/D領域13を拡散層12と接触させている。この構造によれば、S/D領域13の底面の位置が拡散層12で規制されるので、S/D領域13の側面の位置も必然的に規制されることになって、S/D領域13の位置で規定されるゲート長のばらつきを低減させることができる。図4乃至図10は、本発明の第2の実施例による半導体デバイス200の製造方法を示した図である。図4乃至図10の各々において、aは平面図であり、bはaにおけるAA部の断面図であり、cはaにおけるBB部の断面図である。最初に図4を参照して、フォトリソグラフィとドライエッチングによって、半導体基板1に凹部2aを形成し、さらにその凹部2aを埋め込むようにCVDChemicalVaporDeposition法によってシリコン酸化膜SiO2などの絶縁膜を形成する。次に、CMP法によって半導体基板1上に残留している絶縁膜を除去すると、STI2が完成する。次に、STI2で囲まれた半導体基板1の活性領域3上に、熱酸化法にて5nm厚のシリコン酸化膜を形成する。さらにCVD法にてリンP濃度を1×1020~2×1020atomscm3とした100nm厚のポリシリコンと、マスク絶縁膜6となる200nmm厚のシリコン窒化膜SiNを成膜する。次に、フォトリソグラフィとドライエッチングによって、Y方向に延在したゲート絶縁膜4とゲート電極5を形成する。なおここでは、ゲート電極5をポリシリコンの単層として形成したが、リン濃度を1×1020~2×1020atomscm3とした60nm厚のポリシリコンを成膜して、その上に40nm厚のタングステンWを積層して形成することも可能である。ここまでの工程において、図4b、図4c図は、同じ断面形状となっている。次に、図5を参照して、CVD法によって、半導体基板1上に70nm厚のシリコン窒化膜を成膜して全面エッチバックすると、ゲート絶縁膜4、ゲート電極5、およびマスク絶縁膜6の側面部だけにシリコン窒化膜が残留して、サイドウォール絶縁膜7が完成する。このとき活性領域3では、マスク絶縁膜6とサイドウォール絶縁膜7で覆われた場所以外は、半導体基板1が露出している。なおサイドウォール絶縁膜7を形成する前に、フォトリソグラフィによって、サイドウォール絶縁膜7の底面に相当する活性エリアを露出させたレジストマスクを形成しておき、続いてイオン注入法によって、リンあるいは砒素Asを1×1013~1×1014ionscm2程度のドーズ量で半導体基板1に注入して、LDDを形成しておくことも可能である。なお、ここまでの工程においても、図5b、図5cは同じ断面形状となっている。次に、図6を参照して、流量を70sccmstandardcubiccentimeterperminuteとしたモノシランSiH4と40sccmとした塩素Cl2をプロセスガスとして使用し、成膜温度を700~900°C、圧力を12Paとしたエピタキシャル成長法を用いて、露出している活性領域3に100nm厚のエピタキシャルシリコン層8を形成する。このとき、STI2の近傍におけるエピタキシャルシリコン層8の側面部には、半導体基板1の主面からの鋭角度夾角が30°から60°となった傾斜面であるファセット9が形成される。ここで、図6bに示したエピタキシャルシリコン層8aの膜厚H1は、そのファセット9aの領域を除いて100nmとなっている。これは、図6bがエピタキシャルシリコン層8の中央部分における断面図を示しており、ファセット9の形成場所が、前述の通りエピタキシャルシリコン層8の端部におけるSTI2の近傍に限定されるためである。これに対して、図6cにおけるエピタキシャルシリコン層8bは、全てファセット9bにおける断面となっているため、その膜厚H2はエピタキシャルシリコン層8aの膜厚H1よりも薄くなる。エピタキシャルシリコン層8において、一方の端部は、STI2の上部を一部覆っており、他方の端部は、ゲート電極5を覆っているサイドウォール絶縁膜7と接触している。これは、エピタキシャルシリコン層8は、半導体基板1の結晶軸に沿って成長するので、上方Z方向に成長するが、結晶軸における歪みの影響で横方向XY方向にも徐々に成長するためである。そして、STI2の上部は、近傍の半導体基板1に成長したエピタキシャルシリコン層8によって徐々に覆われていくのに対して、サイドウォール絶縁膜7は半導体基板1より突出しているので、エピタキシャルシリコン層8は横方向に成長できずに、サイドウォール絶縁膜7の側面に沿って上方に成長する。次に、図7を参照して、フォトリソグラフィによって、半導体基板1の全面にレジストマスク11を形成し、レジストマスク11の開口部11aからエピタキシャルシリコン層8の表面を露出させる。次に、注入エネルギーを10~40keV、ドーズ量を1×1012~1×1014ionscm2としたイオン注入法によって、露出したエピタキシャルシリコン層8から、第1導電型の不純物となるボロンBをエピタキシャルシリコン層8の下方に位置した半導体基板1中に導入して、拡散層12を形成する。このときの注入エネルギーは、半導体基板1とエピタキシャルシリコン層8の界面にボロンが注入されるように設定しており、注入したボロンの深さ方向Z方向の分布は、前記界面を中心にしたガウス分布となっている。なお、ファセット9の下方にも拡散層12が形成されるが、エピタキシャルシリコン層8が薄くなっているために、イオン注入されたボロンが前記界面よりも、半導体基板1中に深く導入されている。従って、図7bにおける拡散層12は、エピタキシャルシリコン層8が厚くなっているサイドウォール絶縁膜7の近傍における拡散層12aとファセット9の下方における拡散層12bが混在している。拡散層12aは、前記界面付近に形成されて、その深さばらつきH9が35nm程度となっているが、拡散層12bは、半導体基板1中に形成されて、その深さH10は100nm程度となっている。これに対して、図7cにおける拡散層12は、全てエピタキシャルシリコン層8が薄くなっているファセット9の下方に位置した拡散層12bであるので、半導体基板1中に形成されて、深さH11が100nm、深さばらつきH12が70nm程度となっている。次に、図8を参照して、前記レジストマスク11を用いて、注入エネルギーを30~50keV、ドーズ量を1×1015~1×1016ionscm2としたイオン注入法によって、第2導電型の不純物となる砒素Asをエピタキシャルシリコン層8に導入して、S/D領域13を形成する。このときの注入エネルギーは、エピタキシャルシリコン層8の表面から深さ25nmまで砒素が注入されるように設定されている。注入された砒素は深さ方向Z方向において、深さ25nmを中心としたガウス分布となっている。従って、図8bにおいて、深さH13は30nm、深さばらつきH14は10nmとなっている。図8cにおいても同様で、深さH15は30nm、深さばらつきH16は10nmとなっている。このように、砒素をエピタキシャルシリコン層8に注入する際には、事前に導入したボロンの注入位置よりも上方にするとともに、第1導電型の不純物となるボロンと第2導電型の不純物となる砒素のように、逆極性となる不純物を用いることが重要である。ここで、逆極性となる不純物とは、N型不純物とP型不純物であり、N型の逆極性はP型、P型の逆極性はN型となる。ここでは、注入エネルギーを注入イオンの飛程に応じて調節することで、拡散層12の上方にS/D領域13を形成することができる。なお、S/D領域13を形成後に、拡散層12を形成しても良い。しかし、拡散層12の構成イオンをS/D領域13中へ注入し、さらにその下方へ貫通させると、S/D領域13を構成するイオンによって貫通が阻害されるために、拡散層12から形成するのが効率的である。次に、図9を参照して、ランプアニール法によって、半導体基板1を800°C~1000°Cに加熱することで、S/D領域13から砒素を熱拡散させると、S/D領域13の活性化が完了する。この時、拡散層12からもボロンが熱拡散するので、夫々の拡散によって拡散層12とS/D領域13が接した領域では、逆極性を有するボロンと砒素が混在している。図9bに示したように、両者が混在した領域では、ボロンと砒素の極性が打ち消しあって電気的に中和されるが、ボロンよりも砒素の濃度を高くしてあるので、残留する砒素によってS/D領域13の深さが拡大しており、その半導体基板1における深さH17は30nm程度となる。さらに、1000°Cにおける拡散係数はボロン2×10-14cm2秒よりも、砒素1×10-15cm2秒が小さいので、砒素で構成されたS/D領域13がボロンで構成された拡散層12の下方Z方向まで拡散することができないため、S/D領域13の底面は常に拡散層12と接している。また、ファセット9の下方に位置した拡散層12bの深さH18は、半導体基板1において120nm程度となっている。これに対して、図9cに示したファセット9では、拡散層12が深く形成されているため、S/D領域13の下方拡散は、図9bよりも容易に進行して、S/D領域13の半導体基板1における深さH19は80nm程度となり、拡散膜12の半導体基板1における深さH20も120nm程度となっている。S/D領域13の横方向XY方向への拡散量距離は、半導体基板1におけるS/D領域13の深さ方向Z方向の拡散量に比例する。このため、Z方向の拡散量は、図9bにおけるS/D領域13aよりも図9cにおけるS/D領域13bが勝るので、S/D領域13aで挟まれた図9bにおけるゲート長L3よりも、S/D領域13bで挟まれた図9cにおけるゲート長L4が短くなる。このゲート長L3とL4の位置関係について、DD部を主面とした透視平面図である図9dに示す。しかしながら、活性領域3の半導体基板1中には拡散層12が形成されているので、S/D領域13aおよび13bの半導体基板1におけるZ方向の拡散量は、図2に示したS/D領域10よりも少なくなっている。従って、夫々のゲート長Lを比較すると、L3>L4>L1>L2となって、本実施例によって形成されるゲート長L3およびL4は、ファセット9の有無に関わらず、従来構造におけるファセット9の近傍のゲート長L2よりも長くすることができるので、短チャネル効果によるトランジスタ特性の変動を回避することができる。次に、図10を参照して、マスク絶縁膜6とS/D領域13を埋め込むように、ポリシラザンなどの塗布絶縁材料SODSpinOnDielectricsを半導体基板1上に塗布する。次に、600°Cとした拡散炉によって、水蒸気や酸素と共にSODをスチーム酸化することで、ポリシラザンの改質を進行させて、シリコン酸化膜である絶縁膜14を形成する。次に、絶縁膜14の表面における段差をCMPによって平坦化すると、ゲート絶縁膜4、ゲート電極5、S/D領域13で構成された半導体デバイス200のトランジスタが、絶縁膜14で覆われて完成する。すなわち、本第2の実施例による半導体デバイス200の製造方法は、半導体基板1の活性領域3にゲート絶縁膜4とゲート電極5とを形成する工程と、ゲート絶縁膜4の形成領域を除いた活性領域にエピタキシャル層8を形成する工程と、エピタキシャル層8の下方に第1導電型の不純物を注入して拡散層12を形成する工程と、エピタキシャル層8に第2導電型の不純物を注入してソース/ドレイン領域13を形成する工程と、を具備しており、第1導電型と第2導電型が夫々逆の極性であることを特徴とする。本第2の実施例における半導体デバイス200の製造方法によれば、拡散層12とS/D領域13を順次形成してから、ランプアニールによってS/D領域13の活性化を行っている。この製造方法によれば、エピタキシャルシリコン層8の形成時に避けることができないファセット9に起因したS/D領域13の深さばらつきを拡散層12で低減し、S/D領域13の形成位置を安定させることによって、ゲート長を規定以上に保つことができるので、短チャネル効果による半導体デバイスの特性変動を防止することができる。図11に、本発明に関連する半導体デバイス100と本実施例に係る半導体デバイス200におけるゲート電圧Vgとドレイン電流Idの特性グラフを示す。半導体デバイス200におけるVgId特性は、実線で示した通り、ゲート電圧の増加と共にドレイン電流がなだらかに上昇するが、従来構造の半導体デバイス100では、破線で示したように、特定のゲート電圧領域でドレイン電流がなだらかに上昇しないハンプHump特性と称する不具合が生じる。これは、図2で述べたように、ファセット9の近傍におけるゲート長L2がその他のゲート長L1よりも短くなっているために、特定のゲート電圧領域において、しきい値電圧Vtが降下してしまうことに依存している。しかしながら、しきい値電圧Vtが降下してしまうチャネル領域は、半導体デバイス100のチャネル領域全体からみると少ないので、しきい値電圧Vtよりもゲート電圧Vgが大きければ、VgId特性への影響はほとんどない。しかしながら、しきい値電圧Vtよりもゲート電圧Vgが低くなると、ゲート長が短くなった一部のチャネル領域でトランジスタがON状態となるため、破線のようにドレイン電流IdがΔIdだけ増加してしまう不具合が生じる。以上、本発明の好ましい実施例について説明したが、本発明は、上記の実施例に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。"