"複数のメモリチップが積層されたメモリモジュールであって、前記各メモリチップは、複数のブロックに分割されたメモリセル部と、入力アドレス信号を処理して、動作させるブロックを選択するアドレススクランブル回路と、を有する、ことを特徴とするメモリモジュール。前記各メモリチップは、さらに、前記アドレススクランブル回路が選択するブロックを規定するためのモードを保持するモードレジスタを有する、ことを特徴とする請求項1に記載のメモリモジュール。前記アドレススクランブル回路は、入力アドレス信号に対して異なるブロックを対応させる複数のモードパターンを有し、前記モードレジスタは、前記複数のモードパターンのいずれかを選択するモードを保持する、ことを特徴とする請求項2に記載のメモリモジュール。前記複数のメモリチップには、共通のアドレス信号が入力され、前記各メモリチップの前記アドレススクランブル回路は、積層された前記複数のメモリチップのそれぞれで動作するブロックの位置が分散するように選択する、ことを特徴とする請求項1乃至請求項3のいずれか1項に記載のメモリモジュール。請求項1乃至請求項4のいずれか1項に記載のメモリモジュールと、前記メモリモジュールにおける前記各メモリチップに対してアドレス信号を入力して、データの読み出しおよび書き込みを制御するメモリコントローラと、を有する、ことを特徴とする半導体記憶装置。上述したように、近年、TSV技術を利用して高速化,省電力化および小型化等を向上させた半導体集積回路の開発が進んでいる。特に、DRAMSDRAM:SynchronousDRAM等の半導体記憶装置は、メモリセル等の配列が共通とされた複数のメモリチップを積層することで、転送レートと共に、高速化,省電力化および小型化等の向上を図っている。ところで、例えば、TSV技術を適用して3次元実装した半導体記憶装置においては、電力供給や発熱、或いは、ノイズや不良チップの救済方法等が重要となっている。具体的に、例えば、積層された複数のメモリチップが同時にアクティブになって同時に動作すると、電流の集中や発熱の集中が生じるため、動作条件が厳しくなる。開示の技術の一実施形態によれば、複数のメモリチップが積層されたメモリモジュールであって、前記各メモリチップは、複数のブロックに分割されたメモリセル部と、アドレススクランブル回路と、を有する、ことを特徴とするメモリモジュールが提供される。前記アドレススクランブル回路は、入力アドレス信号を処理して、動作させるブロックを選択する。開示のメモリモジュールおよび半導体記憶装置は、電流の集中や発熱の集中を低減することができるという効果を奏する。まず、半導体記憶装置の実施例を詳述する前に、半導体記憶装置およびその問題点を図1および図2を参照して説明する。図1は、半導体記憶装置の一例を示すブロック図であり、図2は、図1の半導体記憶装置における問題点を説明するための図である。図1に示されるように、半導体記憶装置は、メモリモジュール100およびメモリコントローラ102を含む。図2に示されるように、メモリモジュール100は、例えば、TSV技術による積層された4枚のメモリチップ101A~101Dを含み、基板105上に設けられている。メモリコントローラ102は、アドレスマッピング部121を含み、例えば、図2bを参照して説明する欠陥セルに対する冗長処理を可能としている。各メモリチップ101A~101Dは、それぞれ4つのブロックblock0~block3を有する。すなわち、メモリチップ101Aは、ブロックblock0A~block3Aを有し、メモリチップ101Bは、ブロックblock0B~block3Bを有する。同様に、メモリチップ101Cは、ブロックblock0C~block3Cを有し、メモリチップ101Dは、ブロックblock0D~block3Dを有する。ここで、各メモリチップ101A~101Dには、メモリコントローラ102からアドレスバス103を介して共通のアドレス信号が入力される。また、各メモリチップ101A~101Dは、メモリコントローラ102とデータバス104を介して接続され、アドレス信号により選択されたメモリセルに対するデータの書き込みおよび読み出しが行われる。なお、図1では、各メモリチップ101A~101Dは、16ビットのデータ幅を有し、4つのメモリチップ101A~101Dにより64ビットのデータ同時に書き込みおよび読み出しできるようになっている。すなわち、図1および図2に示す半導体記憶装置では、4枚のメモリチップ101A~101Dを同時にアクセスすることにより1ワードの構成となるため、これらメモリチップ101A~101Dには、共通のアドレス信号が入力される。ところで、メモリコントローラ102からのアドレス信号により、選択されるメモリ領域動作ブロックは、各メモリチップにおいて、共通の位置がアクセスされる。具体的に、図2aに示されるように、あるアドレスに対しては、各メモリチップ101A~101Dのブロックblock0A~block0Dが動作ブロックとして選択される。また、別のアドレスに対しては、各メモリチップ101A~101Dのブロックblock1A~block1Dが動作ブロックとして選択される。このように、TSV技術による積層された4枚のメモリチップ101A~101Dを含むメモリモジュール100では、積層された各メモリチップ101A~101Dにおいて、同じ位置のブロックが動作ブロックとして選択される。具体的に、メモリコントローラ102のアドレスマッピング部121は、アドレスバス103を介して全てのメモリチップ101A~101Dへ共通のアドレス信号を入力するため、そのアドレスが変更しても、相変わらず局所的に電流および発熱が集中する。すなわち、ある時点では、動作ブロックblock0A~block0Dが選択されるため、その領域で電流および発熱が集中し、また、次の時点では、動作ブロックblock1A~block1Dが選択されるため、その領域で電流および発熱が集中する。図2bは、例えば、メモリチップ101Dのブロックblock1Dにエラー個所EPがあった場合を示し、このエラー個所EPを他のブロックの冗長個所RPに置き換えて使用する様子を示す。この場合、メモリコントローラ102のアドレスマッピング部121には、エラー個所EPに対応する冗長個所RPのアドレスが格納され、エラー個所EPの代わりに冗長個所RPがアクセスされる。このように、図2bのように、エラー個所EPを他のブロックの冗長個所RPに置き換えて使用する場合でも、その特定のエラー個所EPについては、他のブロックの冗長個所RPで動作するが、基本的には、局所的に電流および発熱が集中する。その結果、TSV技術を適用した半導体記憶装置では、例えば、メモリモジュール100の局所的な領域で電流の集中や発熱の集中が生じるため、動作条件が厳しくなる。或いは、局所的に発熱が集中すると、その発熱状態に適した放熱を行わなければならず、また、局所的に電流が集中すると、配線幅や配線間隔を広げなければならない。以下、メモリモジュールおよび半導体記憶装置の実施例を、添付図面を参照して詳述する。図3は、本実施例に係る半導体記憶装置を示すブロック図であり、図4は、図3の半導体記憶装置を示す斜視図である。図3に示されるように、本実施例の半導体記憶装置は、メモリモジュール10およびメモリコントローラ2を含む。図4に示されるように、メモリモジュール10は、例えば、TSV技術による積層された4枚のメモリチップ1A~1Dを含み、基板5上に設けられている。メモリコントローラ2は、アドレスマッピング部21を含み、図2bを参照して説明した欠陥セルに対する冗長処理を可能としている。各メモリチップ1A~1Dは、それぞれ4つのブロックblock0~block3を有する。すなわち、メモリチップ1Aは、ブロックblock0A~block3Aを有し、メモリチップ1Bは、ブロックblock0B~block3Bを有する。同様に、メモリチップ1Cは、ブロックblock0C~block3Cを有し、メモリチップ1Dは、ブロックblock0D~block3Dを有する。ここで、各メモリチップ1A~1Dには、メモリコントローラ2からアドレスバス3を介して共通のアドレス信号が入力される。また、各メモリチップ1A~1Dは、メモリコントローラ2とデータバス4を介して接続され、アドレス信号により選択されたメモリセルに対するデータの書き込みおよび読み出しが行われる。なお、図3では、各メモリチップ1A~1Dは、16ビットのデータ幅を有し、4つのメモリチップ1A~1Dにより64ビットのデータ同時に書き込みおよび読み出しできるようになっている。すなわち、図3および図4に示す半導体記憶装置では、4枚のメモリチップ1A~1Dを同時にアクセスすることにより1ワードの構成となるため、これらメモリチップ1A~1Dには、共通のアドレス信号が入力される。なお、図3は単なる例であり、本実施例は、図3の構成に限定されるものではない。すなわち、TSV技術により積層するメモリチップの数は、4枚に限定されるものではなく、8枚、或いは、さらに複数枚であってもよく、また、各メモリチップのデータ幅も適宜変更することができる。ここで、図3および図4に示されるように、本実施例の半導体記憶装置メモリモジュールにおいて、各メモリチップ1A~1Dは、それぞれアドレススクランブル回路11A~11Dを含む。アドレススクランブル回路11A~11Dは、メモリコントローラ2からアドレスバス3を介して与えられる論理アドレスを、外部からの設定モード設定に従い、メモリチップ1A~1D内部で、その論理アドレスを変えることなく物理アドレスを変化させる。すなわち、各メモリチップ1A~1Dに設けたアドレススクランブル回路11A~11Dにより、同時にアクセスされる動作ブロックを、積層されたメモリチップ1A~1Dの異なる位置のブロックとするようになっている。具体的に、図4に示されるように、あるアドレスに対しては、メモリチップ1Aのブロックblock3A,メモリチップ1Bのブロックblock2B,メモリチップ1Cのブロックblock1Cおよびメモリチップ1Dのブロックblock0Dを選択する。従って、あるアドレスに対する動作ブロックは、ブロックblock3A,block2B,block1Cおよびblock0Dとなり、積層されたメモリチップ1A~1Dの異なる位置に分散されることになる。また、別のアドレスに対しては、メモリチップ1Aのブロックblock1A,メモリチップ1Bのブロックblock0B,メモリチップ1Cのブロックblock3Cおよびメモリチップ1Dのブロックblock2Dを選択する。従って、別のアドレスに対する動作ブロックは、ブロックblock1A,block0B,block3Cおよびblock2Dとなり、積層されたメモリチップ1A~1Dの異なる位置に分散されることになる。このように、TSV技術による積層された4枚のメモリチップ1A~1Dを含むメモリモジュール100では、積層された各メモリチップ1A~1Dにおいて、異なる位置のブロックが動作ブロックとして選択される。従って、本実施例の半導体記憶装置メモリモジュールによれば、電流の集中や発熱の集中を低減することができる。これは、配線幅や放熱に要求される条件を緩和することができ、設計の自由度を向上させることにもなる。なお、図4において、例えば、メモリブロック10が積層された8枚のメモリチップを有する場合、同時に動作するブロック動作ブロックとしては、メモリブロック10の上面に対して均等に2つの動作ブロックを配置すればよい。さらに、この場合、必ずしも全ての動作ブロックを均等に配置しなくとも、例えば、8枚のメモリチップにおける各動作ブロックの位置が分散するように配置すれば、電流や発熱の集中を低減するという効果が得られることになる。図5は、図3の半導体記憶装置におけるさらなる効果を説明するための図である。図5において、参照符号EBAおよびEBBは、エラービットの位置を示し、110A~110Dは、前述したアドレススクランブル回路11A~11Dとロウおよびコラムアドレスバッファを含めた回路部分を示す。ここで、エラービットEBAおよびEBBは、アドレスバス3を介して入力される共通のアドレス信号に対応したメモリチップ1Aおよび1Bにおけるビット位置を示す。ところで、メモリコントローラ2がエラー訂正回路ECC回路を有しているとき、例えば、ECCの対象とするnビットnは1自然数に2ビットのエラービットが含まれると、エラー訂正を行うことができない。そこで、ECC回路でエラー訂正が発生したメモリチップを予め認識し、例えば、共通のアドレス信号により異なるメモリチップで選択される2つのメモリセルがエラー訂正を行う対象のnビットに含まれる場合には、同時に選択されないようにする。このように、不良ビットが存在する場合でも、各メモリチップの不良ビットを分散させることで、ECCにより救済可能とすることができる。すなわち、積層された複数枚のメモリチップにおいて同時に選択されるブロックの位置は、電流や発熱の集中を低減するという条件だけでなく、不良ビットやエラー訂正といった条件も考慮して規定することができる。これは、アドレススクランブル回路11モードレジスタ12は、各メモリチップ1A~1Dに対して設けられるため、電流や発熱の集中だけでなく、他の条件を考慮して同時に動作するブロックの位置を決めることが可能であることを意味する。図6は、図3の半導体記憶装置におけるアドレススクランブル回路の例を説明するための図であり、アドレススクランブル回路10は、モードレジスタ12に設定されるモードに従って、図6aおよび図6bのような処理を行う。すなわち、図6aに示されるように、例えば、モードレジスタ12に対して第1モードを設定すると、アドレススクランブル回路11は、入力されたアドレス信号A0~A8において、最下位ビットA8を反転してA8として出力する。また、図6bに示されるように、例えば、モードレジスタ12に対して第2モードを設定すると、アドレススクランブル回路11は、入力されたアドレス信号A0~A8において、下位2ビットA7,A8を入れ換えてA0~A6,A8,A7として出力する。なお、図6aおよび図6bは単なる例であり、様々な変形が可能である。例えば、メモリモジュール10に含まれるメモリチップの数が多く、また、各メモリチップにおけるブロック数も多い場合には、複数のモードに対して入力アドレスと出力アドレスを対応させたルックアップテーブルLATを利用することもできる。図7は、図6のアドレススクランブル回路を制御する信号の一例を説明するための図である。図7aに示されるように、モードレジスタ12のモードは、例えば、チップセレクト信号CS,ロウアドレスストローブ信号RAS,コラムアドレスストローブ信号CASおよびライトイネーブル信号WEを全て低レベルLとして設定する。ここで、は、各信号がローイネーブル信号であることを示す。すなわち、例えば、コントロール入力CS,RAS,CASおよびWEをLとし、バンクアドレスBA0~2によりモード設定を行うモードレジスタ12を選択し、そして、アドレス信号A0~Anによりモードオペコードを設定する。このようにして、図7bに示されるように、各メモリチップのモードレジスタMR1~MRn例えば、メモリチップ1A~1Dにおける各モードレジスタ12に対するモード設定を順次行うことになる。なお、コントロール入力CS,RAS,CASおよびWE、並びに、アドレス入力BA0~2およびA0~Anによる制御は、例えば、活性化ACTIVE,書き込みWRITEおよび読み出しREAD等の通常の動作モードの設定に利用される。図8および図9は、図3の半導体記憶装置における1つのメモリチップの一例をメモリコントローラと共に示すブロック図である。図8および図9に示されるように、本実施例の半導体記憶装置におけるメモリチップ11Aは、モードレジスタ12、および、アドレススクランブル回路11x,11y,11zを有する。ここで、アドレススクランブル回路が3つの回路11x,11y,11zに分割されているのは、アドレス信号ADを処理して、例えば、電流や発熱が集中しないブロックを選択するアドレスに変換するには、各回路ブロックに設けるのが好ましいからである。メモリコントローラ2は、論理アドレスと物理アドレスを対応付けるアドレスマッピング部21、および、所定の対象ビットに対するエラー訂正を行うエラー訂正回路ECC回路22を有する。なお、メモリコントローラ2は、前述したように、アドレスバス3およびデータバス4を介してメモリチップ1と接続されると共に、様々な制御信号を入力して制御する。すなわち、メモリチップ1は、アドレスバス3を介してアドレス信号ADおよびバンクアドレスBAを受け取り、データバス4を介して入出力データDQ[15:0]の受け渡しを行う。なお、図7を参照して説明したように、これらの信号AD/BAは、コントロール入力CS,RAS,CASおよびWEによるモードレジスタ12へのモード設定状態とした後、モード設定するモードレジスタ12の選択および設定するモードを規定する。メモリチップ1は、制御ロジック部31,アドレスレジスタ32,リフレッシュカウンタ33,ロウアドレスマルチプレクサMUX34,バンク制御ロジック部35およびコラムアドレスカウンタラッチ36を有する。ここで、リフレッシュカウンタ33は、リフレッシュアドレスを発生させ、ロウアドレスMUX34は、リフレッシュアドレスと外部アドレスの選択を行う。また、メモリチップ1は、16個のロウアドレスラッチデコーダ37-0~37-15,16個のメモリアレイ38-0~38-15,I/OゲーティングデータマスクDMロジック部39および16個のコラムデコーダ40-0~40-15を有する。ここで、ロウアドレスラッチデコーダ37-0~37-15,メモリアレイ38-0~38-15およびコラムデコーダ40-0~40-15は、それぞれ対応するバンクbank0~bank15に対して設けられている。なお、各メモリアレイ38-0~38-15は、それぞれ冗長メモリセル領域およびセンスアンプを含み、また、各ロウアドレスラッチデコーダ37-0~37-15は、不良があった場合に、冗長メモリセル領域の予備ラインに切り換える冗長選択回路を含む。さらに、メモリチップ1は、読み出しFIFOFirstInFirstOutデータマルチプレクサMUX41,読み出しドライバ42,DLLDelayLockedLoop43,データインターフェース44および書き込みドライバ入力ロジック部45を有する。ここで、読み出しFIFOデータMUX41は読み出しデータの制御を行い、読み出しドライバ42は読み出しを出力し、DLL43は位相調整を行い、そして、データインターフェース44は書き込みデータの制御を行う。なお、書き込みドライバ入力ロジック部45は、書き込みデータを入力する回路である。上述した図8および図9に示すメモリチップ1において、モードレジスタ12は、制御ロジック部31に設けられている。アドレススクランブル回路はロウアドレスMUX34に設けられた回路11x,バンク制御ロジック部35に設けられた回路11y,および,コラムアドレスカウンタラッチ36に設けられた回路11zを含む。制御ロジック部31は、コマンド発生するコマンドデコード部310を含み、例えば、図7を参照して説明したコントロール入力によるモードレジスタ12のモード設定を行うためのコマンドを発生する。ここで、コマンドデコード部310には、チップセレクト信号CS,ロウアドレスストローブ信号RAS,カラムアドレスストローブ信号CASおよびライトイネーブル信号WEが入力されている。また、制御ロジック部31には、リセット信号RESET,クロックイネーブル信号CKE,アドレス信号とバーストチョップバースト動作の中断A12/BCおよび差動クロック信号CK/CKが入力されている。なお、参照符号DQ[15:0]は、メモリチップ1Aにおけるデータ信号データ入出力を示し、例えば、メモリチップ1BではDQ[16:31],メモリチップ1CではDQ[32:47],そして,メモリチップ1DではDQ[48:63]となる。また、参照符号DQS/DQSは、データストローブ信号を示し、そして、DMは、データマスク信号を示す。なお、図8および図9に示すメモリチップは、単なる例であり、本実施例は、様々な構成のメモリチップに対して適用することができる。以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。付記1複数のメモリチップが積層されたメモリモジュールであって、前記各メモリチップは、複数のブロックに分割されたメモリセル部と、入力アドレス信号を処理して、動作させるブロックを選択するアドレススクランブル回路と、を有する、ことを特徴とするメモリモジュール。付記2前記各メモリチップは、さらに、前記アドレススクランブル回路が選択するブロックを規定するためのモードを保持するモードレジスタを有する、ことを特徴とする付記1に記載のメモリモジュール。付記3前記アドレススクランブル回路は、入力アドレス信号に対して異なるブロックを対応させる複数のモードパターンを有し、前記モードレジスタは、前記複数のモードパターンのいずれかを選択するモードを保持する、ことを特徴とする付記2に記載のメモリモジュール。付記4前記複数のメモリチップには、共通のアドレス信号が入力され、前記各メモリチップの前記アドレススクランブル回路は、積層された前記複数のメモリチップのそれぞれで動作するブロックの位置が分散するように選択する、ことを特徴とする付記1乃至付記3のいずれか1項に記載のメモリモジュール。付記5前記アドレススクランブル回路は、前記共通のアドレス信号に対応する、前記複数のメモリチップにおける第1メモリチップで選択される第1メモリセルと、前記複数のメモリチップにおける第2メモリチップで選択される第2メモリセルがエラーデータを出力する場合には、前記第2メモリチップにおける前記第2メモリセルを含むブロックを、前記第1メモリチップにおける前記第1メモリセルを含むブロックのアドレス信号とは異なるアドレス信号に対応させて選択する、ことを特徴とする付記4に記載のメモリモジュール。付記6付記1乃至付記5のいずれか1項に記載のメモリモジュールと、前記メモリモジュールにおける前記各メモリチップに対してアドレス信号を入力して、データの読み出しおよび書き込みを制御するメモリコントローラと、を有する、ことを特徴とする半導体記憶装置。付記7付記5に記載のメモリモジュールと、前記メモリモジュールにおける前記各メモリチップに対してアドレス信号を入力して、データの読み出しおよび書き込みを制御するメモリコントローラと、を有する半導体記憶装置であって、前記メモリコントローラは、前記複数のメモリチップの出力をまとめてnビットnは1自然数のエラー訂正を行うエラー訂正回路を有し、前記メモリコントローラは、前記共通のアドレス信号に対応する前記第1メモリセルと前記第2メモリセルが前記エラー訂正回路によりエラー訂正を行う対象のnビットに含まれるかどうかを予め認識し、前記アドレススクランブル回路は、前記共通のアドレス信号に対応する前記第1メモリセルと前記第2メモリセルが前記エラー訂正回路によりエラー訂正を行う対象のnビットに含まれる場合には、前記第2メモリチップにおける前記第2メモリセルを含むブロックを、前記第1メモリチップにおける前記第1メモリセルを含むブロックのアドレス信号とは異なるアドレス信号に対応させて選択する、ことを特徴とする半導体記憶装置。"