PCIカードからのPCIトランザクションが連続する回数として予め設定される連続トランザクション数を格納する連続トランザクション数格納部と、前記PCIカードからのPCIトランザクションが受信されるときに、当該PCIトランザクションを格納するトランザクションバッファと、前記トランザクションバッファにPCIトランザクションが格納されるときに、当該PCIトランザクションが連続する回数を計数し、その計数値を記憶するトランザクション連続受信回数カウンタと、前記計数値が前記連続トランザクション数に達するまで、前記PCIトランザクションに対応するメモリトランザクションをマージして1つのメモリトランザクションとして保留するPCIトランザクションマージ部と、前記計数値が前記連続トランザクション数に達したときに、その時点で保留されているメモリトランザクションをメモリに送り出すメモリトランザクション発行部とを有することを特徴とするデータ転送制御装置。前記連続トランザクション数をPCIカード毎に算出し、その算出値を前記連続トランザクション数に格納する初期化処理を行う制御プロセッサをさらに有することを特徴とする請求項1に記載のデータ転送制御装置。前記制御プロセッサは、前記PCIカードとそれに接続される周辺装置との間でやり取りされるデータのデータ長と、前記PCIカードから分割して送り出されるPCIトランザクションのデータ長とに基づいて、前記連続トランザクション数を算出することを特徴とする請求項2に記載のデータ転送制御装置。前記PCIトランザクションマージ部は、前記計数値が前記連続トランザクション数に達する前に、送り出すメモリトランザクションのデータ長に応じてマージを中止し、前記メモリトランザクション発行部は、前記マージが中止されたときに、その時点で保留されているメモリトランザクションをメモリに送り出すことを特徴とする請求項1から3のいずれか1項に記載のデータ転送制御装置。前記PCIトランザクションマージ部は、前記計数値が前記連続トランザクション数に達する前に、一定時間内に連続するPCIトランザクションが受信されないときにマージを中止し、前記メモリトランザクション発行部は、前記マージが中止されたときに、その時点で保留されているメモリトランザクションをメモリに送り出すことを特徴とする請求項1から4のいずれかに記載のデータ転送制御装置。連続トランザクション数格納部が、PCIカードからのPCIトランザクションが連続する回数として予め設定される連続トランザクション数を格納し、トランザクションバッファが、前記PCIカードからのPCIトランザクションが受信されるときに、当該PCIトランザクションを格納し、トランザクション連続受信回数カウンタが、前記トランザクションバッファにPCIトランザクションが格納されるときに、当該PCIトランザクションが連続する回数を計数し、その計数値を記憶し、PCIトランザクションマージ部が、前記計数値が前記連続トランザクション数に達するまで、前記PCIトランザクションに対応するメモリトランザクションをマージして1つのメモリトランザクションとして保留し、メモリトランザクション発行部が、前記計数値が前記連続トランザクション数に達したときに、その時点で保留されているメモリトランザクションをメモリに送り出すことを特徴とするデータ転送制御方法。制御プロセッサが、前記連続トランザクション数をPCIカード毎に算出し、その算出値を前記連続トランザクション数に格納する初期化処理を行うことを特徴とする請求項6に記載のデータ転送制御方法。請求項1から5のいずれかに記載のデータ転送制御装置と、前記データ転送制御装置に接続されるメモリと、前記データ転送制御装置に接続されるPCIカードとを有することを特徴とするコンピュータシステム。前記PCIカードは、複数のPCIカードで構成され、前記連続トランザクション数は、PCIカード毎に予め設定されることを特徴とする請求項8に記載のコンピュータシステム。前記データ転送制御装置は、複数のデータ転送制御装置で構成され、前記連続トランザクション数は、データ転送制御装置毎に予め設定されることを特徴とする請求項8に記載のコンピュータシステム。前述したように、PCIトランザクションを逐次的に処理し、メモリに送り出す方式では、データ転送速度の向上に伴い、小さいデータ長に分断されたPCIトランザクションを逐次的に処理していくと、トランザクション切れ目のオーバヘッドが大きくなるため、メモリバスの使用効率が落ち、期待されるシステム転送性能を確保することができない。そのため、トランザクション間でのオーバヘッドを減少させる必要がある。その対策として、小さいデータ長に分断された複数のPCIトランザクションをマージしてメモリへ送り出すことが考えられる。しかし、この場合、通常、PCIトランザクションの到着の連続性が予測できないため、一定時間内に続くPCIトランザクションが到着しマージ可能と判断できるケースのみマージするような機能しか実現ができない。すなわち、複数のトランザクションをマージしてメモリバスへ流す場合、通常、トランザクションの連続性が予測できないため、既に続くトランザクションが到着しているケースや続くトランザクションが一定時間内に到着した場合にしかマージできず、効率の良いマージができないという課題がある。このため、効率の良いマージ方式が求められている。一方、特許文献1のデータ転送装置は、複数のトランザクションをマージする場合を特に考慮したものではない。本発明の目的は、上記課題を解決し、トランザクションの連続性を考慮してPCIトランザクションを効率的にマージし、システム性能を向上させることができるデータ転送制御装置、データ転送制御方法、およびコンピュータシステムを提供することにある。本発明の第1の観点によれば、PCIカードからのPCIトランザクションが連続する回数として予め設定される連続トランザクション数を格納する連続トランザクション数格納部と、前記PCIカードからのPCIトランザクションが受信されるときに、当該PCIトランザクションを格納するトランザクションバッファと、前記トランザクションバッファにPCIトランザクションが格納されるときに、当該PCIトランザクションが連続する回数を計数し、その計数値を記憶するトランザクション連続受信回数カウンタと、前記計数値が前記連続トランザクション数に達するまで、前記PCIトランザクションに対応するメモリトランザクションをマージして1つのメモリトランザクションとして保留するPCIトランザクションマージ部と、前記計数値が前記連続トランザクション数に達したときに、その時点で保留されているメモリトランザクションをメモリに送り出すメモリトランザクション発行部とを有することを特徴とするデータ転送制御装置が提供される。本発明の第2の観点によれば、連続トランザクション数格納部が、PCIカードからのPCIトランザクションが連続する回数として予め設定される連続トランザクション数を格納し、トランザクションバッファが、前記PCIカードからのPCIトランザクションが受信されるときに、当該PCIトランザクションを格納し、トランザクション連続受信回数カウンタが、前記トランザクションバッファにPCIトランザクションが格納されるときに、当該PCIトランザクションが連続する回数を計数し、その計数値を記憶し、PCIトランザクションマージ部が、前記計数値が前記連続トランザクション数に達するまで、前記PCIトランザクションに対応するメモリトランザクションをマージして1つのメモリトランザクションとして保留し、メモリトランザクション発行部が、前記計数値が前記連続トランザクション数に達したときに、その時点で保留されているメモリトランザクションをメモリに送り出すことを特徴とするデータ転送制御方法が提供される。本発明の第3の観点によれば、上記に記載のデータ転送制御装置と、前記データ転送制御装置に接続されるメモリと、前記データ転送制御装置に接続されるPCIカードとを有することを特徴とするコンピュータシステムが提供される。本発明によれば、トランザクションの連続性を考慮してPCIトランザクションを効率的にマージし、システム性能を向上させることができる。以下、本発明に係るデータ転送制御装置、データ転送制御方法、およびコンピュータシステムの実施の形態について、図面を参照して詳細に説明する。図1は、本実施の形態に係るデータ転送制御装置を含むコンピュータシステムの構成を示す。図1に示す本実施の形態のコンピュータシステム100は、複数図中の例では4つのホストバスアダプタHBA等のPCIカード図中の例では、HBA1~HBA410を搭載し、各PCIカード10を介して個別に接続された複数のディスク装置等の周辺装置図中の例では、ディスク装置20と、メモリ30との間のデータ転送を行うものを前提としている。具体的に、このコンピュータシステムは、複数のPCIカード10を一括管理し、各PCIカード10とメモリ30との間のデータ転送を行うデータ転送制御装置以下、転送制御装置40を複数含み、各転送制御装置40が同一のメモリ30とデータ転送を行う構成である。この構成において、本実施の形態では、PCIカード10毎にPCIトランザクションが連続する回数の推定値を予め設定しておき、その回数までは連続してトランザクションが受信されるものとしてマージ動作を行う。このマージ動作は、トランザクションが連続する回数の設定値が実際のものと等しいほど効率が上がるため、本実施の形態では、以下のように転送制御装置40を構成している。すなわち、この転送制御装置40は、連続トランザクション数格納機構連続トランザクション数格納部41、トランザクション連続受信回数カウンタ42、複数のPCIカード10用図中の例では、HBA1用~HBA4用のトランザクションバッファ43、PCIトランザクションマージ機構PCIトランザクションマージ部44、メモリトランザクション発行機構メモリトランザクション発行部45、および制御プロセッサ46を含む。連続トランザクション数格納機構41は、制御プロセッサ46によるPCIカード10の初期化処理後述参照により算出及び設定される、PCIカード10毎に連続するトランザクション数を予め格納する。トランザクション連続受信回数カウンタ42は、転送制御装置40によるトランザクション処理後述参照時に、PCIカード10毎にPCIトランザクションが何回連続して受信したかをカウントし、その値を記憶する。トランザクションバッファ43は、PCIカード10毎に個別に設けられ、転送制御装置40によるトランザクション処理後述参照時に、PCIカード10毎にPCIトランザクションを格納する。PCIトランザクションマージ機構44は、転送制御装置40によるトランザクション処理後述参照時に、連続トランザクション数格納機構41に予め格納されている連続トランザクション数の値とトランザクション連続受信回数カウンタ42の値とにより、受信したトランザクションをマージする。メモリトランザクション発行機構45は、転送制御装置40によるトランザクション処理後述参照時に、PCIトランザクションマージ機構44によりマージされたトランザクションをメモリ30に送り出す。制御プロセッサ46は、転送制御装置40によるPCIカード10の初期化処理後述参照時に、PCIカード10毎に適切な連続トランザクション数を算出し、その値を連続トランザクション数格納機構41に設定する。次に、本実施の形態の動作について説明する。本実施の形態の特徴的な動作は、大きく分けて2つある。1つ目は、転送制御装置40による初期化処理である。2つ目は、転送制御装置40によるトランザクション処理である。まず、1つ目の転送制御装置40による初期化処理について、図2に示すフローチャートに基づき説明する。ここで、転送制御装置40では、実際にPCIカード10とメモリ30間のデータ転送を行う前に、制御プロセッサ46によりPCIカード10の初期化処理が行われる。これは、一般的な処理であり、制御プロセッサ46は、PCIカード10の種別を認識し、その種別に応じたPCIカード10の初期化処理を行う。即ち、制御プロセッサ46は、どのようなPCIカード10が搭載されているかを認識しているのが一般的である。この初期化処理の一環として、以下の転送制御装置40による初期化処理が制御プロセッサ46により実施される。図2において、転送制御装置40は、配下に接続されているPCIカード10を検索するステップS11。これにより、制御プロセッサ46は配下に搭載されているPCIカード10の種別を認識できる。ここでは、実際に搭載されているPCIカード10を認識しその種別を判断しているが、予め構成情報などにより搭載されるべきPCIカード20が限定できる場合は、実際に搭載されているPCIカード10を認識する必要はない。重要なのは、配下に搭載されているPCIカード10の種別を制御プロセッサ46が把握できていることである。続いて、転送制御装置40は、PCIカード10が全て検索済みか否かを判断するステップS12。その結果、PCIカード10が全て検索済みであり、他に搭載されているPCIカード10が無ければステップS12:YES、処理を終了する。一方、PCIカード10が全て検索済みでなく、他に搭載されているPCIカード10が有ればステップS12:NO、転送制御装置40は、PCIカード10の初期化処理を行うステップS13。本処理は、本発明とは直接関わりが無いので詳細は省略するが、一般的にはPCIカード10にアクセスするためのアドレスの設定やPCIカード10からの割込み機能の設定等が行われる。次いで、転送制御装置40は、制御プロセッサ46により、PCIカード10からのPCIトランザクションが連続する回数として、連続トランザクション数を算出するステップS14。ここで、通常、周辺装置20とデータ転送をする際には、予め決められたお互いの能力に応じた転送量に分割され転送されるのが一般的である。この転送量とPCIトランザクションのデータ長には関連性が無く、複数のPCIトランザクションに分割されることがある。この際、PCIカード10内に存在するデータを、複数の小さいデータ長のPCIトランザクションに分割して送り出すため、その数だけはPCIトランザクションが連続して発行されることとなる。例えば、PCIカード10が周辺装置ディスク装置20との間で1Kバイトのデータ長でやり取りすると決められており、PCIカード10はデータ長256バイトのPCIトランザクションに分割して送り出すとすれば、データ長256バイトのトランザクションが4回連続して送り出されることになる。このような種別のPCIカード10の場合、制御プロセッサ46は、連続トランザクション数を4と算出する。この場合、制御プロセッサ46は、PCIカード10からのPCIトランザクションが連続する回数として、PCIカード10と周辺装置20との間でやり取りされるデータのデータ長と、PCIカード10から分割して送り出されるPCIトランザクションのデータ長とに基づいて、連続トランザクション数を算出する。続いて、転送制御装置40は、制御プロセッサ46により算出された連続トランザクション数の算出値を連続トランザクション数格納機構41に格納するステップS15。本処理では、制御プロセッサ46は、前述のように算出された連続トランザクション数をPCIカード10毎に記憶することが可能な連続トランザクション数格納機構41に格納する。ここでは、全てのPCIカード10が同一の種別のものであるので、連続トランザクション数は全て4が格納される。このステップS15の処理後、ステップS11に戻り、以下同様の処理を繰り返す。これにより、上記の処理を配下の全PCIカード10に対して実施した後に、ステップS12により全て検索済みYESと判断され、転送制御装置40による初期化処理が完了する。次に、2つ目の転送制御装置によるトランザクション処理について、図3に示すフローチャートに基づき説明する。図2に示す初期化処理が完了後、転送制御装置40は、PCIカード10からトランザクションを受信すると、そのデータ転送要求を解釈して、指定されたメモリ30へデータ転送を行う。PCIカード10は、ディスク装置20より一定のデータ長ここでは、1Kバイトとするを受信すると、転送制御装置40に対し、データ転送を行うため、データ転送のトランザクションを送り出す。ここでは、前述のように4つのデータ長256バイトのPCIトランザクションに分割されるとする。1つ目のPCIトランザクション受信時の動作まず、PCIカード10から1つ目のPCIトランザクションを受信すると、転送制御装置40は、以下のように動作する。図3において、転送制御装置40は、1つ目のPCIトランザクションの受信を待つステップS21。これにより、1つ目のPCIトランザクションが受信されるとステップS21:YES、このトランザクションは、一旦PCIカード10毎に有するトランザクションバッファ43内に格納される。このとき、PCIトランザクションマージ機構44にトランザクション受信が通知される。次に、転送制御装置40は、受信されたPCIトランザクションを解析するステップS22。ここでは、PCIトランザクションの受信を認識したPCIトランザクションマージ機構44は、そのトランザクションの内容を解析し、メモリ30へのデータ転送要求であることを認識する。次に、転送制御装置40は、メモリトランザクションを作成するステップS23。ここで、PCIカード10から受信するPCIトランザクションと、メモリ30にデータ転送を要求するメモリトランザクションとは、その形式が異なるのが一般的である。このため、本処理では、1つ目のPCIトランザクションを、メモリ30にデータ転送を要求する形式に変換したメモリトランザクションを作成する。次に、転送制御装置40は、トランザクションが保留中か否かを判定するステップS24。ここでは、トランザクションの保留は無いので、保留中でないと判定されステップS24:NO、ステップS26の処理に移行する。次に、転送制御装置40は、トランザクション連続受信回数カウンタ42を更新するステップS26。すなわち、PCIカード10毎に存在するトランザクション連続受信回数カウンタ42をカウントアップする。ここでは、初期値である0から1に更新される。次に、転送制御装置40は、該当する連続トランザクション数を読み出すステップS27。本処理では、連続トランザクション数格納機構41から、受信したPCIトランザクションに対応する連続トランザクション数を読み出す。ここでは、連続トランザクション数として4が読み出される。次に、転送制御装置40は、連続トランザクション数に到達したか否かを判定するステップS28。すなわち、前述のステップS26により更新されたトランザクション連続受信回数カウンタ42と、ステップS27で読み出した連続トランザクション数が一致しているかを判定する。ここでは、トランザクション連続受信回数は1であり、連続トランザクション数4とは一致しない。その結果、転送制御装置40は、連続トランザクション数に到達していないと判定しステップS28:NO、メモリトランザクションを保留するステップS29。すなわち、前述のステップS28において一致しないと判定された場合は、続くトランザクションが短期間の間に発行されると判断できるため、現時点ではメモリ30に対してメモリトランザクションを発行せず一旦保留する。2つ目のPCIトランザクション受信時の動作続いて、PCIカード10から2つ目のPCIトランザクションを受信すると、転送制御装置40は、以下のように動作する。図3において、転送制御装置40は、2つ目のPCIトランザクションの受信を待つステップS21。これにより、2つ目のPCIトランザクションが受信されるとステップS21:YES、このトランザクションは、一旦PCIカード10毎に有するトランザクションバッファ43内に格納される。このとき、PCIトランザクションマージ機構44にトランザクション受信が通知される。次に、転送制御装置40は、受信されたPCIトランザクションを解析するステップS22。ここでは、PCIトランザクションの受信を認識したPCIトランザクションマージ機構44は、そのトランザクションの内容を解析し、メモリ30へのデータ転送要求であることを認識する。次に、転送制御装置40は、メモリトランザクションを作成するステップS23。ここで、PCIカード10から受信するPCIトランザクションと、メモリ30にデータ転送を要求するメモリトランザクションとは、その形式が異なるのが一般的である。このため、本処理では、2つ目のPCIトランザクションを、メモリ30にデータ転送を要求する形式に変換したメモリトランザクションを作成する。次に、転送制御装置40は、トランザクションが保留中か否かを判定するステップS24。ここでは、1つ目のメモリトランザクションが保留されているため、保留中であると判定されステップS24:YES、ステップS25の処理に移行する。次に、転送制御装置40は、2つ目のメモリトランザクションをマージするステップS25。ここでは、保留されているメモリトランザクションと、2つ目のメモリトランザクションをマージし、1つのメモリトランザクションとする。次に、転送制御装置40は、トランザクション連続受信回数カウンタ42を更新するステップS26。本処理では、PCIカード10毎に存在するトランザクション連続受信回数カウンタをカウントアップする。ここでは、1から2に更新される。次に、転送制御装置40は、該当する連続トランザクション数を読み出すステップS27。本処理では、連続トランザクション数格納機構41から、受信したPCIトランザクションに対応する連続トランザクション数を読み出す。ここでは、連続トランザクション数として4が読み出される。次に、転送制御装置40は、連続トランザクション数に到達したか否かを判定するステップS28。本処理では、前述のステップS26により更新されたトランザクション連続受信回数カウンタ42と、ステップS27で読み出した連続トランザクション数が一致しているかを判定する。ここでは、トランザクション連続受信回数は2であり、連続トランザクション数4とは一致しない。その結果、転送制御装置40は、連続トランザクション数に到達していないと判定しステップS28:NO、メモリトランザクションを保留するステップS29。すなわち、前述のステップS28において一致しないと判定された場合は、続くトランザクションが短期間の間に発行されると判断できるため、現時点ではメモリ30に対してメモリトランザクションを発行せず一旦保留する。3つ目のPCIトランザクション受信時の動作続いて、PCIカード10から3つ目のPCIトランザクションを受信すると、転送制御装置40は、以下のように動作する。図3において、転送制御装置40は、3つ目のPCIトランザクションの受信を待つステップS21。これにより、3つ目のPCIトランザクションが受信されるとステップS21:YES、このトランザクションは、一旦PCIカード10毎に有するトランザクションバッファ43内に格納される。このとき、PCIトランザクションマージ機構44にトランザクション受信が通知される。次に、転送制御装置40は、受信された3つ目のPCIトランザクションを解析するステップS22。ここでは、PCIトランザクションの受信を認識したPCIトランザクションマージ機構44は、そのトランザクションの内容を解析し、メモリ30へのデータ転送要求であることを認識する。次に、転送制御装置40は、メモリトランザクションを作成するステップS23。ここで、PCIカード10から受信するPCIトランザクションと、メモリ10にデータ転送を要求するメモリトランザクションとは、その形式が異なるのが一般的である。このため、本処理では、3つ目のPCIトランザクションを、メモリ30にデータ転送を要求する形式に変換したメモリトランザクションを作成する。次に、転送制御装置40は、トランザクションが保留中か否かを判定するステップS24。ここでは、1つ目と2つ目の各メモリトランザクションがマージされたメモリトランザクションが保留されているため、保留中であると判定されステップS24:YES、ステップS25の処理に移行する。次に、転送制御装置40は、3つ目のメモリトランザクションをマージするステップS25。ここでは、保留されているメモリトランザクションと、3つ目のメモリトランザクションをマージし、1つのトランザクションとする。次に、転送制御装置40は、トランザクション連続受信回数カウンタ42を更新するステップS26。ここでは、PCIカード10毎に存在するトランザクション連続受信回数カウンタ42をカウントアップする。ここでは、2から3に更新される。次に、転送制御装置40は、該当する連続トランザクション数を読み出すステップS27。本処理では、連続トランザクション数格納機構41から、受信したPCIトランザクションに対応する連続トランザクション数を読み出す。ここでは、連続トランザクション数として4が読み出される。次に、転送制御装置40は、連続トランザクション数に到達したか否かを判定するステップS28。本処理では、前述のステップS26により更新されたトランザクション連続受信回数カウンタ42と、ステップS27で読み出した連続トランザクション数が一致しているかを判定する。ここでは、トランザクション連続受信回数は3であり、連続トランザクション数4とは一致しない。その結果、転送制御装置40は、連続トランザクション数に到達していないと判定しステップS28:NO、メモリトランザクションを保留するステップS29。すなわち、前述のステップS28において一致しないと判定された場合は、続くトランザクションが短期間の間に発行されると判断できるため、現時点ではメモリ30に対してメモリトランザクションを発行せず一旦保留する。4つ目のPCIトランザクション受信時の動作最後に、PCIカード10から4つ目のPCIトランザクションを受信すると、転送制御装置40は、以下のように動作する。図3において、転送制御装置40は、4つ目のPCIトランザクションの受信を待つステップS21。これにより、4つ目のPCIトランザクションが受信されるとステップS21:YES、このトランザクションは、一旦PCIカード10毎に有するトランザクションバッファ43内に格納される。このとき、PCIトランザクションマージ機構44にトランザクション受信が通知される。次に、転送制御装置40は、受信されたPCIトランザクションを解析するステップS22。ここでは、PCIトランザクションの受信を認識したPCIトランザクションマージ機構44は、そのトランザクションの内容を解析し、メモリ30へのデータ転送要求であることを認識する。次に、転送制御装置40は、メモリトランザクションを作成するステップS23。ここで、PCIカード10から受信するPCIトランザクションと、メモリ30にデータ転送を要求するメモリトランザクションとは、その形式が異なるのが一般的である。このため、本処理では、メモリ30にデータ転送を要求する形式に変換したメモリトランザクションを作成する。次に、転送制御装置40は、トランザクションが保留中か否かを判定するステップS24。ここでは、1つ目、2つ目、及び3つ目の各トランザクションがマージされたメモリトランザクションが保留されているため、保留中であると判定されステップS24:YES、ステップS25の処理に移行する。次に、転送制御装置40は、4つ目のメモリトランザクションをマージするステップS25。ここでは、保留されているメモリトランザクションと、4つ目のメモリトランザクションをマージし、1つのトランザクションとする。次に、転送制御装置40は、トランザクション連続受信回数カウンタ42を更新するステップS26。本処理では、PCIカード10毎に存在するトランザクション連続受信回数カウンタ42をカウントアップする。ここでは、3から4に更新される。次に、転送制御装置40は、該当する連続トランザクション数を読み出すステップS27。本処理では、連続トランザクション数格納機構41から、受信したPCIトランザクションに対応する連続トランザクション数を読み出す。ここでは、連続トランザクション数として4が読み出される。次に、転送制御装置40は、連続トランザクション数に到達したか否かを判定するステップS28。本処理では、前述のステップS26により更新されたトランザクション連続受信回数カウンタ42と、ステップS27で読み出した連続トランザクション数が一致しているか否かを判定する。ここでは、トランザクション連続受信回数は4であり、連続トランザクション数4と一致する。その結果、転送制御装置40は、連続トランザクション数に到達したと判定しステップS28:YES、メモリトランザクションを送信するステップS30。すなわち、前述のステップS28において一致した場合は、続くトランザクションが短期間の間に発行されないと判断できるため、メモリトランザクション発行機構45を通じて、メモリ30に対してマージしたメモリトランザクションを送信する。その後、転送制御装置40は、トランザクション連続受信回数カウンタ42を初期化するステップS31。本処理では、トランザクション連続受信回数カウンタ42に0を設定する。このように動作することで、4つに分割されたPCIトランザクションをマージして1つのメモリトランザクションとして送り出すことが可能である。従って、本実施の形態によれば、複数のPCIカードを搭載し、周辺装置とメモリ間でデータ転送を行う際、トランザクションの連続性を判定して、小さいデータ長に分割されたPCIトランザクションを効率よくマージして1つのメモリトランザクションとして送り出すことが可能であるため、メモリバスの使用効率を上げることができ、システム転送性能を向上することができる。また、関連技術でマージする際には、既に続くトランザクションが受信されている場合にマージする方式や、一定期間だけ待って続くトランザクションが受信された場合にのみマージする方式が考えられる。これに対し、本実施の形態では連続してトランザクションが受信されるかを判定することができるため、関連技術に比べ効果的にマージ処理を行うことが出来る。それにより、メモリバスの使用効率を上げることができ、システム転送性能が向上する。なお、本実施の形態では、連続トランザクション数格納機構は、PCIカード毎に設定できることとしたが、どのような単位で持つかは限定されない。例えば、連続トランザクション数格納機構を、PCIカード内のファンクション単位、又は転送制御装置単位等の単位で持つように構成してもよく、連続トランザクション数を、システムに適した単位で格納してもよい。また、本実施の形態では、予め設定された連続トランザクション数になるまでマージを続けているが、通常、送信するメモリトランザクションのデータ長にも制限があるため、予め設定された連続トランザクション数に満たない場合でも、送り出すメモリトランザクションのデータ長に応じて例えば、送り出すメモリトランザクションのデータ長が予め設定された制限値を超える場合等、マージを止め、メモリトランザクションを送信する機能を含めてもよい。さらに、本実施の形態では、予め設定された連続トランザクション数になるまでマージを続けているが、故障などの特殊な事情に配慮し、一定時間内に連続するトランザクションが受信されない場合は、保留していたメモリトランザクションを送信する機能を含めてもよい。上記のデータ転送制御装置は、ハードウェア、ソフトウェア又はこれらの組合せにより実現することができる。この場合のハードウェア、ソフトウェア又はこれらの組合せによる構成は特に限定されるものではなく、上述した機能を実現可能なものであれば、いずれの形態でも適用可能である。上記の実施の形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限定されない。付記1PCIカードからのPCIトランザクションが連続する回数として予め設定される連続トランザクション数を格納する連続トランザクション数格納部と、前記PCIカードからのPCIトランザクションが受信されるときに、当該PCIトランザクションを格納するトランザクションバッファと、前記トランザクションバッファにPCIトランザクションが格納されるときに、当該PCIトランザクションが連続する回数を計数し、その計数値を記憶するトランザクション連続受信回数カウンタと、前記計数値が前記連続トランザクション数に達するまで、前記PCIトランザクションに対応するメモリトランザクションをマージして1つのメモリトランザクションとして保留するPCIトランザクションマージ部と、前記計数値が前記連続トランザクション数に達したときに、その時点で保留されているメモリトランザクションをメモリに送り出すメモリトランザクション発行部とを有することを特徴とするデータ転送制御装置。付記2前記連続トランザクション数をPCIカード毎に算出し、その算出値を前記連続トランザクション数に格納する初期化処理を行う制御プロセッサをさらに有することを特徴とする付記1に記載のデータ転送制御装置。付記3前記制御プロセッサは、前記PCIカードとそれに接続される周辺装置との間でやり取りされるデータのデータ長と、前記PCIカードから分割して送り出されるPCIトランザクションのデータ長とに基づいて、前記連続トランザクション数を算出することを特徴とする付記2に記載のデータ転送制御装置。付記4前記PCIトランザクションマージ部は、前記計数値が前記連続トランザクション数に達する前に、送り出すメモリトランザクションのデータ長に応じてマージを中止し、前記メモリトランザクション発行部は、前記マージが中止されたときに、その時点で保留されているメモリトランザクションをメモリに送り出すことを特徴とする付記1から3のいずれかに記載のデータ転送制御装置。付記5前記PCIトランザクションマージ部は、前記計数値が前記連続トランザクション数に達する前に、一定時間内に連続するPCIトランザクションが受信されないときにマージを中止し、前記メモリトランザクション発行部は、前記マージが中止されたときに、その時点で保留されているメモリトランザクションをメモリに送り出すことを特徴とする付記1から4のいずれかに記載のデータ転送制御装置。付記6連続トランザクション数格納部が、PCIカードからのPCIトランザクションが連続する回数として予め設定される連続トランザクション数を予め格納し、トランザクションバッファが、前記PCIカードからのPCIトランザクションが受信されるときに、当該PCIトランザクションを格納し、トランザクション連続受信回数カウンタが、前記トランザクションバッファにPCIトランザクションが格納されるときに、当該PCIトランザクションが連続する回数を計数し、その計数値を記憶し、PCIトランザクションマージ部が、前記計数値が前記連続トランザクション数に達するまで、前記PCIトランザクションに対応するメモリトランザクションをマージして1つのメモリトランザクションとして保留し、メモリトランザクション発行部が、前記計数値が前記連続トランザクション数に達したときに、その時点で保留されているメモリトランザクションをメモリに送り出すことを特徴とするデータ転送制御方法。付記7制御プロセッサが、前記連続トランザクション数をPCIカード毎に算出し、その算出値を前記連続トランザクション数に格納する初期化処理を行うことを特徴とする付記6に記載のデータ転送制御方法。付記8前記制御プロセッサが、前記PCIカードとそれに接続される周辺装置との間でやり取りされるデータのデータ長と、前記PCIカードから分割して送り出されるPCIトランザクションのデータ長とに基づいて、前記連続トランザクション数を算出することを特徴とする付記7に記載のデータ転送制御方法。付記9前記PCIトランザクションマージ部が、前記計数値が前記連続トランザクション数に達する前に、送り出すメモリトランザクションのデータ長に応じてマージを中止し、前記メモリトランザクション発行部が、前記マージが中止されたときに、その時点で保留されているメモリトランザクションをメモリに送り出すことを特徴とする付記6から8のいずれかに記載のデータ転送制御方法。付記10前記PCIトランザクションマージ部が、前記計数値が前記連続トランザクション数に達する前に、一定時間内に連続するPCIトランザクションが受信されないときにマージを中止し、前記メモリトランザクション発行部が、前記マージが中止されたときに、その時点で保留されているメモリトランザクションをメモリに送り出すことを特徴とする付記6から9のいずれかに記載のデータ転送制御方法。付記11付記1から5のいずれかに記載のデータ転送制御装置と、前記データ転送制御装置に接続されるメモリと、前記データ転送制御装置に接続されるPCIカードとを有することを特徴とするコンピュータシステム。付記12前記PCIカードは、複数のPCIカードで構成され、前記連続トランザクション数は、PCIカード毎に予め設定されることを特徴とする付記11に記載のコンピュータシステム。付記13前記データ転送制御装置は、複数のデータ転送制御装置で構成され、前記連続トランザクション数は、データ転送制御装置毎に予め設定されることを特徴とする付記11に記載のコンピュータシステム。以上、各実施の形態を参照して本願発明を説明したが、本願発明は上記各実施の形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。