不揮発性の複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイを駆動するための電源電圧を生成するパワージェネレータと、前記メモリセルアレイの動作を決定するコマンドおよびアドレスを受け取る第1のレシーバと、前記メモリセルアレイ、前記パワージェネレータおよび前記第1のレシーバのそれぞれの起動状態を制御するコントローラとを備え、前記メモリセルアレイ、前記パワージェネレータおよび前記第1のレシーバを起動状態にする起動モードと、前記メモリセルアレイ、前記パワージェネレータおよび前記第1のレシーバを休止状態にする第1のパワーセーブモードと、前記メモリセルアレイ、前記パワージェネレータを起動状態にし、前記第1のレシーバを休止状態にする第2のパワーセーブモードと、前記パワージェネレータの少なくとも一部を起動状態にし、前記メモリセルアレイおよび前記第1のレシーバを休止状態にする第3のパワーセーブモードとを有することを特徴とする半導体記憶装置。前記レシーバが揮発性メモリのデータをリテンションするリフレッシュ動作を指示するリフレッシュコマンドを受けた場合、前記第3のパワーセーブモードに遷移することを特徴とする請求項1に記載の半導体記憶装置。クロック信号の受信を可能とするクロックイネーブル信号を受け取る第2のレシーバをさらに備え、前記第2のレシーバは、前記第1から第3のパワーセーブモードにおいて起動状態を維持しており、該第2のレシーバが前記クロックイネーブル信号を受け取ったときに、前記第1から第3のパワーセーブモードから前記起動モードに復帰することを特徴とする請求項1または請求項2に記載の半導体記憶装置。前記パワージェネレータは、定電圧を生成する定電圧生成部と、前記メモリセルへ電流を流すために用いられる基準電圧を、前記定電圧生成部からの定電圧に基づいて生成する基準電圧生成部とを少なくとも備え、前記第3のパワーセーブモードにおいて、前記定電圧生成部または前記基準電圧生成部の少なくとも1つを休止状態にすることを特徴とする請求項1から請求項3のいずれかに記載の半導体記憶装置。前記パワージェネレータは、定電圧を生成する定電圧生成部と、前記メモリセルへ電流を流すために用いられる基準電圧を、前記定電圧生成部からの定電圧に基づいて生成する基準電圧生成部と、外部電圧を正極側に昇圧する第1の昇圧電圧部または外部電圧を負極側に昇圧する第2の昇圧電圧部と、を備え、前記第3のパワーセーブモードにおいて、前記定電圧生成部、前記基準電圧生成部または前記第1の昇圧電圧部のいずれか一部を休止状態にし、あるいは、前記定電圧生成部、前記基準電圧生成部または前記第2の昇圧電圧部のいずれか一部を休止状態にすることを特徴とする請求項1から請求項3のいずれかに記載の半導体記憶装置。前記第3のパワーセーブモードにおいて、前記定電圧生成部、前記基準電圧生成部および前記第1の昇圧電圧部の全てを休止状態にし、あるいは、前記定電圧生成部、前記基準電圧生成部および前記第2の昇圧電圧部の全てを休止状態にすることを特徴とする請求項5に記載の半導体記憶装置。不揮発性の複数のメモリセルを含むメモリセルアレイと、電源電圧を生成するパワージェネレータと、前記メモリセルアレイの動作を決定するコマンドおよびアドレスを受け取る第1のレシーバとを備えた半導体記憶装置の駆動方法であって、前記メモリセルアレイ、前記パワージェネレータおよび前記第1のレシーバを起動状態にする起動モードと、前記メモリセルアレイ、前記パワージェネレータおよび前記第1のレシーバを休止状態にする第1のパワーセーブモードと、前記メモリセルアレイ、前記パワージェネレータを起動状態にし、前記第1のレシーバを休止状態にする第2のパワーセーブモードと、前記パワージェネレータの少なくとも一部を起動状態にし、前記メモリセルアレイおよび前記第1のレシーバを休止状態にする第3のパワーセーブモードとを有し、前記起動モードと前記第1~第3のパワーセーブモードとの間で状態遷移することを特徴とする半導体記憶装置の駆動方法。本実施形態は、消費電力を低減し、かつ、高速動作を実現することができる不揮発性半導体記憶装置およびその駆動方法を提供する。本実施形態による半導体記憶装置は、複数の不揮発性メモリセルを含むメモリセルアレイを備える。パワージェネレータは、メモリセルアレイを駆動するための電源電圧を生成する。第1のレシーバは、メモリセルアレイの動作を決定するコマンドおよびアドレスを受け取る。コントローラは、メモリセルアレイ、パワージェネレータおよび第1のレシーバのそれぞれの起動状態を制御する。起動モードでは、メモリセルアレイ、パワージェネレータおよび第1のレシーバが起動状態される。第1のパワーセーブモードでは、メモリセルアレイ、パワージェネレータおよび第1のレシーバを休止状態にする。第2のパワーセーブモードでは、メモリセルアレイ、パワージェネレータを起動状態にし、第1のレシーバを休止状態にする。第3のパワーセーブモードでは、パワージェネレータの少なくとも一部を起動状態にし、メモリセルアレイおよび第1のレシーバを休止状態にする。以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。第1の実施形態図1は、第1の実施形態によるMRAMおよびチップコントローラCCを示すブロック図である。本実施形態は、MRAMに代えて、PRAM、ReRAM等の不揮発性メモリに適用可能である。チップコントローラCCは、CPU、ROM、SRAM、LPDDR2LowPowerDoubleDataRate2コントローラを備えている。LPDDR2コントローラは、チップ選択信号CS_1、クロックイネーブル信号CKE_1、コマンド信号CAアドレス信号含む、クロック信号CK、データDQ、ストローブ信号DQS、マスクデータDMをMRAMに出力する。LPDDR2コントローラはこれらの信号に基づいて、MRAMを制御する。一般に、JEDECのLPDDR2の規格は、DRAM等の揮発性メモリに適用される。コマンド信号CAは、リフレッシュ信号およびセルフリフレッシュ信号を含む。従って、図1に示すように、不揮発性メモリであるMRAMおよびリフレッシュが必要な揮発性メモリであるDRAMを混載することも可能である。図2は、第1の実施形態によるMRAMの構成を示すブロック図である。本実施形態によるMRAMは、メモリセルアレイMCAと、パワージェネレータPGと、ロジック回路LCと、クロックイネーブルレシーバRCKEと、コマンドアドレスレシーバRCAと、データバッファDQBと、入出力部I/Oとを備えている。メモリセルアレイMCAは、例えば、マトリクス状に二次元配置された複数のメモリセルMCを備えている。各メモリセルMCはビット線対例えば図2に示すようにビット線BL1とビット線BL2とワード線WLに接続される。すなわち、メモリセルMCの一端は、ビット線対の一方のビット線BL1に接続され、他端はビット線対の他方のビット線BL2に接続される。ビット線対BL1、BL2は、カラム方向に延伸している。ワード線WLは、カラム方向に対して直交するロウ方向に延伸している。メモリセルアレイMCAは、さらに、センスアンプSAと、ライトドライバWDと、カラムデコーダCDと、ロウデコーダRDと、メインコントローラMCNTと、ライトリードバッファWRBとを備えている。センスアンプSAは、例えばビット線BL1を介してメモリセルMCに接続されており、メモリセルMCのデータを検出する機能を有する。ビット線BL2は、基準電圧グランドに接続されている。ライトドライバWDは、例えばビット線BL1を介してメモリセルMCに接続されており、メモリセルMCにデータを書き込む機能を有する。メインコントローラMCNTは、DQバッファDQBから受け取ったデータを、カラムコントローラCCの制御を受けて、所望のカラムに書き込むようにライトドライバWDへ転送し、あるいは、カラムコントローラCCの制御を受けて、所望のカラムから読み出したデータをDQバッファDQBへ転送する。カラムデコーダCDは、コマンドアドレスレシーバRCAからのカラムアドレスに従って或るカラムのビット線対を選択するように構成されている。ロウデコーダRDは、コマンドアドレスレシーバRCAからのロウアドレスに従ってワード線WLを選択する。ライトリードバッファWRBは、入出力部I/OおよびデータバッファDQBを介して入力した書込みデータを一時的に格納し、あるいは、メモリセルMCからの読出しデータを一時的に格納する。データバッファDQBは、入出力部I/Oを介して読出しデータを外部へ出力し、あるいは、入出力部I/Oを介して外部から取り込んだ書込みデータを内部へ転送するために、それらのデータを一時的に保持する。クロックイネーブルレシーバRCKEは、クロック信号の受信の可否を決定するクロックイネーブル信号CKEを受け取り、クロックイネーブル信号CKEが活性化されている場合に、クロック信号を有効に通過させる。パワージェネレータPGは、メモリセルアレイMCAを駆動するための電源電圧を生成する。パワージェネレータPGは、外部からの電源電圧を正極側に昇圧する第1の昇圧電圧部としてのVppジェネレータGVppと、外部からの電源電圧を負極側に昇圧する第2の昇圧電圧部としてのVbbジェネレータGVbbと、定電圧を生成する定電圧生成部としてのバンドギャップリファレンスBGRと、メモリセルMCへ電流を流すために用いられる基準電圧Vrefを、バンドギャップリファレンスBGRからの定電圧に基づいて生成する基準電圧生成部としてのVrefジェネレータGVrefとを備えている。VppジェネレータGVppによって得られる高レベル電圧Vppは、例えば、ロウデコーダRDを介して選択ワード線WLに印加される。これにより、データ書込みまたはデータ読出し時に、選択メモリセルMCのセルトランジスタの電流駆動能力を向上させることができる。また、高レベル電圧Vppは、ライトドライバWDがメモリセルMCへセル電流を流すときにも用いられる。VbbジェネレータGVbbによって得られる低レベル電圧Vbbは、例えば、ロウデコーダRDを介して非選択ワード線WLに印加される。これにより、非選択メモリセルMCのセルトランジスタのオフリークを低減させることができる。バンドギャップリファレンスBGRによって得られる定電圧Vbgrは、例えば、基準電圧Vref等を生成するために元となる電圧である。VrefジェネレータGVrefによって得られる基準電圧Vrefは、例えば、データ読出し時にビット線対を介して選択メモリセルMCにセル電流Icellを流すために用いられる電圧である。このとき、センスアンプSAは、選択メモリセルMCに流れるセル電流Icellに応じて、該選択メモリセルMCに格納されているデータの論理を検出する。ロジック回路LCは、パワーコントローラPCと、コマンドコントローラCMDCとを備えている。パワーコントローラPCは、パワージェネレータPG、メインコントローラMCNTおよびコマンドアドレスレシーバRCAを制御する。例えば、パワーコントローラPCは、VppジェネレータGVpp、VbbジェネレータGVbb、バンドギャップリファレンスBGR、VrefジェネレータGVrefがそれぞれ電圧レベルVpp、Vbb、Vbgr、Vrefを生成するように、VppジェネレータGVpp、VbbジェネレータGVbb、バンドギャップリファレンスBGR、VrefジェネレータGVrefに含まれている各昇圧回路のスイッチングを制御する。また、パワーコントローラPCは、メインコントローラMCNTおよびコマンドアドレスレシーバRCAの各駆動スイッチを制御する。これにより、パワーコントローラPCは、パワージェネレータPG、メインコントローラMCNTおよびコマンドアドレスレシーバRCAを選択的に起動状態オン状態または休止状態オフ状態にすることができる。コマンドコントローラCMDCは、読出し動作、書込み動作等の各種動作を示すコマンドを受け取り、それらのコマンドに従ってメインコントローラMCNTを制御する。第1のレシーバとしてのコマンドアドレスレシーバRCAは、メモリセルアレイMCAの動作を決定するコマンドおよびアドレスを受け取る。コマンドアドレスレシーバRCAは、アドレスとして、例えば、カラムアドレス、ロウアドレス等を受け取る。コマンドアドレスレシーバRCAは、コマンドとして、例えば、アクティブコマンドACR、リフレッシュコマンドREF、セルフリフレッシュコマンドSREF、パワーダウンコマンドPD、ディープパワーダウンコマンドDPD、MRライトコマンドMRW、MRリードコマンドMRR、リセットコマンドRST等を受け取る。これらのコマンドによって、メモリセルアレイMCAは、様々な動作を実行することができる。各コマンドの説明については後述する。これらのコマンドは、クロックイネーブル信号CKE_1および/またはチップセレクト信号CS_1等の信号の論理の組み合わせに応じて区別可能である。コマンドアドレスレシーバRCAは、パワーコントローラPCの制御に基づいて、コマンドコントローラCMDCにコマンドを出力する。また、コマンドアドレスレジーバRCAは、受け取ったアドレスをロウデコーダRD、カラムでコーダCDに出力する。図3は、単一のメモリセルMCの構成を示す説明図である。各メモリセルMCは、それぞれ磁気トンネル接合素子MTJMagneticTunnelJunction素子と、セルトランジスタCTとを含む。MTJ素子およびセルトランジスタCTは、ビット線BL1とビット線BL2との間に直列に接続されている。メモリセルMCにおいて、セルトランジスタCTがビット線BL2側に配置され、MTJ素子がビット線BL1側に配置されている。セルトランジスタCTのゲートは、ワード線WLに接続されている。TMRtunnelingmagnetoresistive効果を利用したMTJ素子は、2枚の強磁性層とこれらに挟まれた非磁性層絶縁薄膜とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。MTJ素子は、2枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ0と定義し、高抵抗状態をデータ1と定義すれば、MTJ素子に1ビットデータを記録することができる。もちろん、低抵抗状態をデータ1と定義し、高抵抗状態をデータ0と定義してもよい。例えば、MTJ素子は、図3に示すように、固定層P、トンネルバリア層B、記録層Frを順次積層して構成される。固定層Pおよび記録層Frは、強磁性体で構成されており、トンネルバリア層Bは、絶縁膜からなる。固定層Pは、磁化の向きが固定されている層であり、記録層Frは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。書込み時に矢印A1の向きに反転閾値電流以上の電流を流すと、固定層Pの磁化の向きに対して記録層Frのそれがアンチパラレル状態となり、高抵抗状態データ1となる。書込み時に矢印A2の向きに反転閾値電流以上の電流を流すと、固定層Pと記録層Frとのそれぞれの磁化の向きがパラレル状態となり、低抵抗状態データ0となる。このように、TMJ素子は、電流の方向によって異なるデータを書き込むことができる。図4は、第1の実施形態によるMRAMのステートダイアグラムである。図5は、第1の実施形態の各状態におけるコマンドアドレスレシーバRCA、パワージェネレータPG、メモリセルアレイMCAの起動状態ONまたは休止状態OFFを示す表である。図4では、アイドル状態を中心に様々な状態への遷移を示している。起動モードとしてのアイドル状態では、図5に示すように、コマンドアドレスレシーバRCA、パワージェネレータPG、メモリセルアレイMCAは全て起動状態ON状態となっている。従って、コマンドアドレスレシーバRCAは、コマンドおよびアドレスを受け取ることができる状態にあり、それにより、MRAMは、アクティブ状態や他の様々な状態へ短時間で遷移することができる。しかし、通常、メモリは、アイドル状態において比較的大きな電力を消費する。よって、DRAMのように、不揮発でリフレッシュを必要とするメモリでは、消費電力削減のため、使用されていない時にアクティブ状態から電源を低減する状態に遷移する。これらの状態遷移は、外部から入力されるコマンドによって制御される。本実施形態の半導体記憶装置は、電力消費を軽減するモードとして、第1パワーセーブモード、第2パワーセーブモード、第3パワーセーブモードを有する。以下、それぞれのパワーセーブモードについて、詳細に説明する。第1のパワーセーブモードとしてのディープパワーダウン状態以下、DPDDeepPowerDown状態ともいうにおいて、パワーコントローラPCは、メモリセルアレイMCA、パワージェネレータPGおよびコマンドアドレスレシーバRCAをすべて休止状態にする図5参照。DPD状態では、メモリセルアレイMCA、パワージェネレータPGおよびコマンドアドレスレシーバRCAを休止状態とするので、消費電力Pdpdが非常に低いが、アイドル状態への復帰時間Tdpdが比較的長くなる。第2のパワーセーブモードとしてのパワーダウン状態以下、PDPowerDown状態ともいうにおいて、パワーコントローラPCは、メモリセルアレイMCAおよびパワージェネレータPGを起動状態にし、コマンドアドレスレシーバRCAを休止状態にする。PD状態では、メモリセルアレイMCAおよびパワージェネレータPGを起動状態にしているので、アイドル状態への復帰時間Tpdが比較的短いが、消費電力Ppdが或る程度大きくなる。例えば、消費電力Ppdは消費電力Pdpdより大きくなる。第3のパワーセーブモードとしての第1の中間状態以下、MID1状態ともいうにおいて、パワーコントローラPCは、パワージェネレータPGを起動状態にし、メモリセルアレイMCAおよびコマンドアドレスレシーバRCAを休止状態にする。MID1状態では、パワージェネレータPGを起動状態にしているので、アイドル状態への復帰時間Tmid1は、Tdpdより短く、Tpdよりも長い。消費電力Pmid1は、Pdpdより大きく、Ppdよりも小さい。第3のパワーセーブモードは、第1のパワーセーブモードと第2パワーセーブモードの中間状態を意味する。一般に、DRAM等の揮発性メモリでは、メモリセルのデータをリテンション対策のため、リフレッシュ動作およびセルフリフレッシュ動作を実行する。なお、これに限定されず、リフレッシュ動作、セルフリフレッシュ動作のいずれかのみ実行する場合もある。リフレッシュ動作とは、或るメモリセルに格納されたデータを一旦読み出し、同一論理のデータを同一メモリセルへ書き戻す動作である。DRAMのような揮発性メモリは、リフレッシュ動作を定期的に実行しなければ、データが消失揮発してしまう。従って、揮発性メモリは、リフレッシュ動作を定期的に実行することによって、データをリテンションする。通常のリフレッシュ動作は、例えば、全ワード線全ページに対してリフレッシュ動作を実行した後にアイドル状態に戻る動作である。セルフリフレッシュ動作は、リフレッシュ動作を自動で定期的に繰り返す動作であり、セルフリフレッシュ動作からアイドル状態へ戻るときには、所定のコマンドが必要となる。例えば、リフレッシュ動作またはセルフリフレッシュ動作に入る時には、コマンドアドレスレシーバは、コマンドREFまたはSREFをそれぞれ受け取る。そして、リフレッシュ動作を実行した場合、DRAMは、自動的にアイドル状態へ戻る。セルフリフレッシュ動作を実行した場合、DRAMは、コマンドSREFXを受け取ることによってセルフリフレッシュ動作からアイドル状態へ戻る。このように、揮発性メモリでは、データを保持するために、リフレッシュ動作およびセルフリフレッシュ動作が必要となる。リフレッシュ動作を定期的に繰り返すセルフリフレッシュ動作においては、コマンドアドレスレシーバRCAが休止状態となり、パワージェネレータPGおよびメモリセルアレイMCAは起動状態となる。従って、セルフリフレッシュ動作の消費電力Psrefは、PD状態の消費電力Ppdと同程度である。しかし、セルフリフレッシュ動作ではリフレッシュ動作を繰り返し実行しているため、セルフリフレッシュ動作からアイドル状態への復帰時間Tsrefは、PD状態からアイドル状態への復帰時間Tpdよりも長くなる。即ち、揮発性メモリにおいて、Pdpd<Psref=Ppd<Pidle、かつ、Tdpd>Tsref>Tpdが成り立つ。例えば、携帯電話に用いられるDRAMでは、携帯電話の使用時間の90以上がセルフリフレッシュ動作の期間で占められている場合がある。また、携帯電話の消費電力についてもその大半がセルフリフレッシュ動作によって消費される電力である。このような実態のもと、セルフリフレッシュ動作の消費電力の低減は、DRAM等の揮発性メモリにとって、非常に重要であり、かつ、有効である。一方、MRAM等の不揮発性メモリは、データを不揮発状態で保持することができるため、リフレッシュ動作およびセルフリフレッシュ動作を必要としない。従って、MRAM等の不揮発性メモリを、揮発性メモリの規格例えば、LPDDR2に適用した場合、リフレッシュ動作およびセルフリフレッシュ動作のコマンドREFおよびSREFは、本来不要なコマンドである。本実施形態は、このような本来不要なコマンドREFおよびSREFを用いて、MRAMを第3のパワーセーブモードとしてのMID1状態に遷移させる。MID1状態は、図5に示すように、パワージェネレータPGを起動状態としており、コマンドアドレスレシーバRCAおよびメモリセルアレイMCAを休止状態としている。従って、MID1状態の消費電力Pmid1は、PpdおよびPsrefよりも小さく、Pdpdよりも大きい。また、MID1状態からアイドル状態への復帰時間Tmid1は、Tdpdよりも短く、Tpdよりも長い。復帰時間Tmid1はTsrefと同程度かそれよりも短い。このように、本実施形態によるMID1状態は、復帰時間においてセルフリフレッシュ動作と同程度かそれよりも短く、かつ、消費電力においてセルフリフレッシュ動作よりも充分に低い。これは、揮発性メモリにおけるセルフリフレッシュ動作では、データリテンションのためにメモリセルアレイMCAを起動させておくことが必要であるのに対し、不揮発性メモリにおけるMID1状態ではリフレッシュ動作自体は実行しないため、メモリセルアレイMCAを起動させておく必要がないからである。単に揮発性メモリのセルアレイを不揮発性メモリのセルアレイに置き換えても、消費電力を低減し、かつ、高速動作を実現することは困難である。例えば、JEDECのLPDDR2の規格にMRAMを単に適用しても、その消費電力は、DRAMの消費電力とほとんど変わらない。しかし、図4に示すように、本実施形態による不揮発性メモリのコマンドアドレスレシーバRCAが揮発性メモリにおいて必要なリフレッシュコマンドREFまたはSREFを受けた場合、本実施形態による不揮発性メモリは、MID1状態に遷移する。これにより、本実施形態による不揮発性メモリは、揮発性メモリの規格に適用されつつも、低消費電力および高速復帰動作の両立を図ることができる。即ち、本実施形態による不揮発性メモリは、本来不要なリフレッシュコマンドREFまたはSREFを活用して第3のパワーセーブモードMID1状態への遷移を可能とし、それにより、高速動作を実現しつつ、従来の揮発性メモリよりも消費電力を低減さえることができる。また、本実施形態が携帯電話に用いられた場合、携帯電話の使用時間の90以上が第3のパワーセーブモードMID1状態で占められることになる。従って、MID1状態の消費電力Pmid1が揮発性メモリのセルフリフレッシュ動作の消費電力Psrefよりも小さいことは、MRAMにとって非常に有利である。尚、クロックイネーブル信号CKE、クロック信号CK_t、CK_cを受け取る第2のレシーバとしてのクロックイネーブルレシーバRCKEは、図4および図5に示すいずれの状態においても起動状態ON状態を維持している。そして、クロックイネーブルレシーバRCKEがクロックイネーブル信号CKEを受け取ったときに、パワーコントローラPCがコマンドアドレスレシーバRCAを起動させる。第1から第3までのパワーセーブモードにエントリーするコマンドは、コマンドレアドレスシーバRCAを介して入力される。第1から第3までのパワーセーブモードからエグジットする信号は、CKEの信号を用いる。コマンドレアドレスシーバRCAの活性非活性状態に関係ない。従って、クロックイネーブルレシーバRCKEがクロックイネーブル信号CKEを受け取った後、コマンドアドレスレシーバRCAがセルフリフレッシュEXITコマンドSREFXを受け取ったときに、MRAMは、MID1状態からアイドル状態に復帰することができる。図4において、MRModeRegisterリードおよびMRライトは、メモリのメーカ等のデータの読み出しまたは書き込み動作である。リセットは、DPD状態からアイドル状態へ復帰する場合にメモリをリセットするために設けられている。図6は、第1の実施形態に従ったMRAMの動作を示すタイミング図である。例えば、t0において、クロックイネーブル信号CKE_1が論理ロウに活性化されると、クロックイネーブルレシーバRCKEは、クロック信号CK_t、CK_cを内部へ通過させる。このとき、コマンドアドレスレシーバRCAがセルフリフレッシュコマンドSREFを受けている場合、チップ選択信号CS_1によって選択されたメモリチップが、アイドル状態からMID1状態へ遷移する。そして、t1において、クロックイネーブル信号CKE_1が論理ハイに不活性化されると、チップ選択信号CS_1によって選択されたメモリチップが、MID1状態からアイドル状態へ戻る。第2の実施形態図7は、第2の実施形態によるMRAMのステートダイアグラムである。図8は、第2の実施形態の各状態におけるコマンドアドレスレシーバRCA、パワージェネレータPG、メモリセルアレイMCAの起動状態ONまたは休止状態OFFを示す表である。尚、図8において、三角△は、パワージェネレータPGの構成のうち一部を休止状態にすることを意味する。第2の実施形態では、第3のパワーセーブモードとして、第2の中間状態以下、MID2状態ともいうが、MID1状態に代わって設定されている。MID2状態において、パワーコントローラPCは、パワージェネレータPGの一部を起動状態にし、メモリセルアレイMCAおよびコマンドアドレスレシーバRCAを休止状態にする。パワージェネレータPGは、図2に示すように、VppジェネレータGVppと、VbbジェネレータGVbbと、バンドギャップリファレンスBGRと、VrefジェネレータGVrefとを備えている。第1の実施形態では、第3のパワーセーブモードMID1状態において、第1の昇圧電圧部としてのVppジェネレータGVpp、第2の昇圧電圧部としてのVbbジェネレータGVbbおよび定電圧生成部としてのVrefジェネレータGVrefの全てを休止状態にする。尚、VrefジェネレータGVrefは、バンドギャップリファレンスBGRに基づいて生成されるので、VrefジェネレータGVrefが起動状態である場合には、バンドギャップリファレンスBGRも起動している。第2の実施形態では、VppジェネレータGVpp、VbbジェネレータGVbb、バンドギャップリファレンスBGR、VrefジェネレータGVrefの少なくとも一部の要素を休止し、その他の要素を起動状態とする。第2の実施形態のその他の構成は、第1の実施形態の構成と同様でよい。例えば、VppジェネレータGVppの90パーセントを休止、残り10パーセントを稼動させる使い方がある。その他、VbbジェネレータGVbb、バンドギャップリファレンスBGR、VrefジェネレータGVrefについても、それぞれ独立に休止と稼動の割合を設定できる構造が考えられる。これにより、比較的ノイズの増加するアクティブ、リードやライト時に対し、ノイズには弱いが消費電力が少ない状態を作ることが出来る。このように、パワージェネレータPGの一部を休止状態とするMID2状態の消費電力Pmid2は、上述のMID1状態の消費電力Pmid1と比べて増大するものの、揮発性メモリのセルフリフレッシュ動作の消費電力Psrefと比較すれば充分に小さくすることができる。一方、MID2状態からアイドル状態への復帰時間Tmid2は、上述のMID1状態からアイドル状態への復帰時間Tmid1に比べて短縮化される。このように、パワージェネレータPGのうちMID2状態において休止状態とする部分に依って、消費電力Pmid2および復帰時間Tmid2を調節することができる。尚、パワージェネレータPGは、バンドギャップリファレンスBGR、VrefジェネレータGVrefを有し、VppジェネレータGvppおよびVbbジェネレータGVbbを有しない場合がある。この場合、MID2状態では、パワージェネレータPGの一部としてVrefジェネレータGVrefを休止してよい。バンドギャップリファレンスBGRを休止してもよいが、その場合、VrefジェネレータGVrefも休止状態となる。また、パワージェネレータPGは、バンドギャップリファレンスBGR、VrefジェネレータGVrefの他に、VppジェネレータGvppまたはVbbジェネレータGVbbのいずれか一方を備える場合がある。このような場合、MID2状態では、パワージェネレータPGの一部としてバンドギャップリファレンスBGR、VrefジェネレータGVrefまたはVppジェネレータGvppのいずれかを休止するか、あるいは、バンドギャップリファレンスBGR、VrefジェネレータGVrefまたはVbbジェネレータGVbbのいずれかを休止してもよい。第2の実施形態において、復帰時間Tmid2は、Tdpdより短く、Tpdよりも長い。消費電力Imid2は、Pdpdより大きく、Ppdよりも小さい。従って、第2の実施形態も、第1の実施形態と同様の効果を得ることができる。尚、第2の実施形態の動作は、図6に示す動作において、MID1状態の代わりにMID2状態を用いればよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。