同一半導体基板上に配置された、MOSトランジスタ領域と非MOSトランジスタ領域とを有する半導体装置であって、前記MOSトランジスタ領域にはSOG膜が無く、前記非MOSトランジスタ領域にはSOG膜があり、さらにその上に上層配線がある半導体装置。前記MOSトランジスタ領域と前記非MOSトランジスタ領域との間に、さらに、境界配線が配置されている請求項1記載の半導体装置。前記境界配線は、前記上層配線よりも下層の配線からなる請求項2記載の半導体装置。第1導電型の半導体基板内に第2導電型のウェル領域を形成してMOSトランジスタ領域を形成し、他領域を非MOSトランジスタ領域とする工程と、前記第2導電型のウェル領域内に第1層配線を有する第1導電型のMOSトランジスタを形成し、前記非MOSトランジスタ領域に下層配線を形成する工程と、前記MOSトランジスタ領域と前記非MOSトランジスタ領域上に第1層間絶縁膜を介してSOG膜を形成する工程と、前記SOGおよび前記第1層間絶縁膜をエッチバックして平坦化する工程と、前記MOSトランジスタ領域上のSOGを選択的に除去する工程と、前記MOSトランジスタ領域と前記非MOSトランジスタ領域上に第2層間絶縁膜を形成した後、前記非MOSトランジスタ領域上に前記第2層間絶縁膜を介して上層配線を形成する工程と、を有する半導体装置の製造方法。前記SOGの選択的除去には等方性エッチングを用いる請求項4記載の半導体装置の製造方法。前記境界配線が前記下層配線形成時に同時形成される請求項4または請求項5記載の半導体装置の製造方法。しかしながら、下地の凹凸が大きいと、SOGを除去した領域の凹凸も大きくなり、その上に上層配線を配置できない場合もある。本発明の目的は、上記課題を解消し、多層配線可能な半導体装置およびその製造方法を提供することにある。上記課題を解決するたに、本発明では以下の手段を用いた。まず、MOSトランジスタ領域と非MOSトランジスタ領域とを有する半導体装置であって、前記MOSトランジスタ領域にはSOGが無く、前記非MOSトランジスタ領域にはSOG上の上層配線があることを特徴とする半導体装置とする。また、前記MOSトランジスタ領域と前記非MOSトランジスタ領域との間には境界配線を配置することを特徴とする半導体装置とする。また、前記境界配線は、前記上層配線よりも下層の配線からなることを特徴とする半導体装置とする。また、第1導電型の半導体基板内に第2導電型のウェル領域を形成してMOSトランジスタ領域を形成し、他領域を非MOSトランジスタ領域とする工程と、前記第2導電型のウェル領域内に第1層配線を有する第1導電型のMOSトランジスタを形成し、前記非MOSトランジスタ領域に下層配線を形成する工程と、前記MOSトランジスタ領域と前記非MOSトランジスタ領域上に第1層間絶縁膜を介してSOG膜を形成する工程と、前記SOGおよび前記第1層間絶縁膜をエッチバックして平坦化する工程と、前記MOSトランジスタ領域上のSOGを選択的に除去する工程と、前記MOSトランジスタ領域と前記非MOSトランジスタ領域上に第2層間絶縁膜を形成した後、前記非MOSトランジスタ領域上に前記第2層間絶縁膜を介して上層配線を形成することを特徴とする半導体装置の製造方法を用いる。また、前記SOGの選択的除去には等方性エッチングを用いることを特徴とする半導体装置の製造方法を用いる。さらには、前記下層配線形成時に境界配線を同時形成することを特徴とする半導体装置の製造方法を用いる。上記手段を用いることで、MOSトランジスタ領域においては、SOGが除去されているのでSOGによる水分の影響によるMOSトランジスタの閾値電圧の変動が無い。このとき、MOSトランジスタの上部には段差が残ってしまうが、2層目以上の配線を置かないので以降の工程で問題となることはない。一方、非MOSトランジスタ領域は、SOGにより平坦化され、多層配線可能な領域となる。以下、本発明の実施例を図面に基づいて説明する。図1は、本発明の第1の実施例に係る半導体装置の製造工程を示す断面図である。図1に示す工程では、公知の方法により第1導電型の半導体基板1上に第2導電型のウェル領域2を形成し、ウェル領域2をMOSトランジスタ領域14とすると同時に他の領域を非MOSトランジスタ領域15とする。次いで、MOSトランジスタ領域14内にMOSトランジスタを形成する。MOSトランジスタはウェル表面にゲート絶縁膜6を介して形成されたゲート電極7と、ゲート電極両端部のウェル領域2表面のLOCOS酸化膜5を有し、LOCOS酸化膜5の直下には第1導電型の低濃度不純物領域3が配置されている。低濃度不純物3と接して第1導電型の高濃度不純物領域4が形成され、ソースドレイン領域となる。ソースドレイン領域にはBPSG膜8を介して下層配線である第1層配線9が設けられる。一方、非MOSトランジスタ領域にはMOSトランジスタが配置されず、基板表面にはLOCOS酸化膜5が形成される。LOCOS酸化膜5上には第1の層間絶縁膜を介して下層配線である第1層配線9が設けられている。次に、図2に示す工程において、第1の層間絶縁膜10を例えばプラズマCVDを用いてTEOSを6000Å程度成膜する。次に、図3に示す工程において、SOG膜11をスピン塗布する。次に、図4に示す工程において、SOG膜11を例えばCF4を用いたプラズマエッチャーを使用してSOG膜11と第1の層間絶縁膜10のエッチングレートを同じにし、LOCOS酸化膜5上にある電極配線9上の第1の層間絶縁膜10の膜厚が所望の膜厚になるようにエッチバックを行なう。次に図5に示す工程において、MOSトランジスタ領域14上にだけレジスト12が無いようにフォトリソグラフィーを用いてレジストパターンを形成する。次に、図6に示す工程において、例えばバッファードフッ酸を用いた等方性湿式エッチングにより第2の層間絶縁膜10がすべてエッチングされない程度にSOG膜11をすべて除去した後、レジストを例えば硫酸過水を用いて除去する。ここで、等方性湿式エッチングに代えて等方性の乾式エッチングを利用しても構わない。次に、図7に示すように、第2の層間膜13を例えばプラズマCVDを用いてTEOSを6000Å程度成膜し、次いで、非MOSトランジスタ領域上のみに第2層配線上層配線17を形成することで本発明の第1の実施例に係る半導体装置が完成する。以上の様な工程で製造すれば、MOSトランジスタ14上にはSOG膜が存在せず、非MOSトランジスタ領域15がSOG膜により平坦化され、その上に第2層配線を配置した半導体製造装置を作ることができる。図8は、本発明の第2の実施例に係る半導体装置を示す断面図である。図7との違いはMOSトランジスタ14とMOSトランジスタ以外の領域15との間にアルミ金属からなる境界配線16を配置した点である。図5ではMOSトランジスタ14とMOSトランジスタ以外の領域15との間の上方にはSOG膜11があり、MOSトランジスタ14上のSOGを除去する時にレジスト12下端部のSOGが除去されてアンダーカットされ、その結果、図6に示すように境界領域に平坦でない領域が形成され、このため第2層配線を形成できる領域が少なくなってしまう。図8では境界配線16を配置しているため、上述のレジスト下端部でのアンダーカットが発生せず、広い平坦化領域が得られ、非MOSトランジスタ領域15上を上層配線である第2層配線17形成領域として有効に利用できる。図9は、本発明の第2の実施例に係る半導体装置を示す平面図である。MOSトランジスタ14と非MOSトランジスタ領域15の境界点線で示す上に境界配線16を形成する。このようにすることで、非MOSトランジスタ領域15の殆どを平坦化することができ、第2層配線17のレイアウトがし易くなる。上記説明した半導体装置およびその製造方法により形成された本発明の半導体装置であれば、MOSトランジスタ領域ではSOGが除去されているのでSOGによる水分の影響による閾値電圧の変動が無いが、単層配線であるMOSトランジスタが形成される。一方、非MOSトランジスタ領域は、SOGにより平坦化され、多層配線可能な領域となる。