"半導体基板上に、酸化によりパターン精度が劣化する材料からなるハードマスク膜、保護膜、第1マスク膜、第1反射防止膜、第1フォトレジスト膜を順次積層する工程、前記第1フォトレジスト膜を第1の方向に延在するラインパターンに加工する工程、前記ラインパターンの第1フォトレジスト膜をマスクに、前記第1反射防止膜をエッチングする工程、前記第1反射防止膜をマスクに前記第1マスク膜をエッチングして、前記ラインパターンを転写する工程、前記ラインパターンの転写された第1マスク膜上に残存する前記第1反射防止膜を除去する工程、前記第1反射防止膜を除去後に露出した第1マスク膜上及び保護膜上に有機膜からなる第2反射防止膜及び第2フォトレジスト膜を順次積層する工程、前記第2フォトレジスト膜を、前記第1の方向と交差する第2の方向に延在する開口を有するパターンに加工する工程、パターン化された第2フォトレジスト膜をマスクに、前記第2反射防止膜を一部エッチング除去し、前記ラインパターンの転写された前記第1マスク膜表面を露出させ、前記保護膜上に前記第2反射防止膜を残す工程、前記第2反射防止膜をマスクに前記第1マスク膜をエッチングし、前記第2の方向に分離した第1マスクパターンを形成する工程、前記第1マスクパターン及び前記保護膜上に残存する前記第2反射防止膜をアッシング除去する工程、前記第1マスクパターンをマスクに前記保護膜をエッチングする工程、前記第1マスクパターン及び前記保護膜をマスクに、前記ハードマスク膜、前記半導体基板を順次エッチングして、素子分離用の溝を形成する工程、とを有する半導体装置の製造方法。前記第2反射防止膜を一部エッチング除去する工程は、ドライエッチング装置にて実施され、該装置にCOプラズマの発光強度を測定する手段を設けて終点検知する請求項1に記載の半導体装置の製造方法。前記第2反射防止膜のエッチングは、前記第1マスク膜表面の露出を検知後、10オーバーエッチングする時間を終点とする請求項2に記載の半導体装置の製造方法。前記保護膜は、窒化シリコン膜であり、前記第1マスク膜が酸化シリコン膜である請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。前記第1マスク膜としての酸化シリコン膜は、30~100nmの厚みに形成される請求項4に記載の半導体装置の製造方法。前記第1反射防止膜をマスクに前記第1マスク膜を加工する際に、第2フォトレジスト膜加工用のアラインメントマークを同時に形成する請求項5に記載の半導体装置の製造方法。前記第1及び第2反射防止膜は、有機塗布膜とシリコン含有有機塗布膜の積層膜である請求項1乃至6のいずれか1項に記載の半導体装置の製造方法。前記ハードマスク膜と半導体基板との間に絶縁膜を有し、前記素子分離用の溝を形成する工程で、前記絶縁膜もエッチングし、前記素子分離用の溝を形成した後に、さらに前記ハードマスク膜を除去する工程、素子分離用絶縁膜を形成する工程、及び、前記絶縁膜をエッチングストッパーとして前記素子分離用絶縁膜を化学機械研磨法により平坦化する工程、とを有する請求項1乃至7のいずれか1項に記載の半導体装置の製造方法。前記ハードマスク膜は、アモルファスカーボン又は非晶質シリコン膜を前記保護層に接する膜として少なくとも有する請求項1乃至8のいずれか1項に記載の半導体装置の製造方法。基板上に、酸化によりパターン精度が劣化する材料からなるハードマスク膜、保護膜、第1マスク膜、第1フォトレジスト膜を順次積層する工程、前記第1フォトレジスト膜を第1パターンに加工する工程、前記第1パターンの第1フォトレジスト膜をマスクに、前記第1マスク膜をエッチングして前記第1パターンを転写する工程、前記第1パターンの転写された第1マスク膜上に残存する前記第1フォトレジスト膜を除去する工程、前記第1フォトレジスト膜を除去後に露出した前記第1マスク膜上及び前記保護膜上に有機膜からなる反射防止膜及び第2フォトレジスト膜を順次積層する工程、前記第2フォトレジスト膜を、前記第1パターンが転写された前記第1マスク膜端部の前記保護膜上方に少なくとも開口を有する第2パターンに加工する工程、前記第2パターンの第2フォトレジスト膜をマスクに、前記反射防止膜を一部エッチング除去し、前記第1パターンの転写された前記第1マスク膜表面を露出させ、前記保護膜上に前記反射防止膜を残す工程、前記反射防止膜をマスクに、露出する前記第1マスク膜をエッチングし、前記第1パターン及び第2パターンの転写された第1マスクパターンを形成する工程、前記第1マスクパターン及び前記保護膜上に残存する前記反射防止膜をアッシング除去する工程、前記第1マスクパターンをマスクに前記保護膜をエッチングする工程、前記第1マスクパターン及び前記保護膜をマスクに、前記ハードマスク膜、前記基板を順次エッチングする工程、とを有する半導体装置の製造方法。前記反射防止膜を一部エッチング除去する工程は、ドライエッチング装置にて実施され、該装置にCOプラズマの発光強度を測定する手段を設けて終点検知する請求項10に記載の半導体装置の製造方法。前記反射防止膜のエッチングは、前記第1マスク膜表面の露出を検知後、10オーバーエッチングする時間を終点とする請求項11に記載の半導体装置の製造方法。前記保護膜は、窒化シリコン膜であり、前記第1マスク膜が酸化シリコン膜である請求項10乃至12のいずれか1項に記載の半導体装置の製造方法。前記第1マスク膜としての酸化シリコン膜は、30~100nmの厚みに形成される請求項13に記載の半導体装置の製造方法。前記第1反射防止膜をマスクに前記第1マスク膜を加工する際に、第2フォトレジスト膜加工用のアラインメントマークを同時に形成する請求項14に記載の半導体装置の製造方法。前記第1及び第2反射防止膜は、有機塗布膜とシリコン含有有機塗布膜の積層膜である請求項10乃至15のいずれか1項に記載の半導体装置の製造方法。前記ハードマスク膜は、アモルファスカーボン又は非晶質シリコン膜を前記保護層に接する膜として少なくとも有する請求項10乃至16のいずれか1項に記載の半導体装置の製造方法。図3は、アモルファスカーボン膜を用いてダブルパターニング技術により半導体基板に島状の活性領域を形成する方法を説明する図である。なお、これら図1~3は、本発明の課題を説明するために発明者が作成したもので、従来技術そのものではない。半導体基板シリコン基板1表面に熱酸化により例えば5nm厚のパッド酸化膜Tox2を形成し、その上に例えば30nm厚の窒化シリコン膜SiN3を低圧CVDLP-CVD法により形成する。SiN3上にアモルファスカーボン膜a-C膜4を、例えば、プラズマCVD法にて200nm厚に形成する。さらにa-C膜4をエッチングするためのマスク層として窒化シリコン膜5及び酸化シリコン膜6を例えばプラズマCVD法でそれぞれ60nm、40nm厚に形成するプラズマCVD法による窒化シリコン膜5をP-SiN5、酸化シリコン膜6をP-Ox6と表記する。さらにその上に反射防止膜として有機塗布膜であるBARCBottomAntiReflectiveCoating7aとシリコン含有有機塗布膜SiBARC8aとをそれぞれ200nm、32nm形成する。最後にArF用のフォトレジスト膜PR9aを例えば150nm厚に塗布形成する。次に、ArFエキシマレーザーを用いて、PR9aを第1の方向に延在するラインパターンとなるよう露光現像することで図3aに示す構造が得られる。次に、PR9をマスクに反射防止膜SiBARC8a、BARC7aをエッチングし、さらにP-Ox6をエッチングする。P-Ox6のエッチングに際してP-SiN5はa-C膜4の保護膜として機能するが、ウエハ面内でP-Ox6を確実にパターニングするためのオーバーエッチングによりP-SiN5も若干エッチングされる。その後、アッシングにより残存する反射防止膜BARC7aを除去することで、図3bに示す構造が得られる。次に、図3cに示すように、先ほどと同様に反射防止膜SiBARC8b、BARC7b及びPR9bを形成した後、第1の方向と交差する第2の方向に延在する開口パターンとなるようにPR9bを露光現像する。ここでは、第1の方向と直交する方向を第2の方向としているがこれに限定されない。PR9bをマスクに反射防止膜SiBARC8b、BARC7bをエッチングする図3d1。この時の上部側面を図3d2に示す。同図に示すように、開口内にはP-SiN5表面が露出している。次に2回目のP-Ox6Lのエッチングを行う。この時も同様にオーバーエッチングを行うが、開口内に露出しているP-SiN5表面は、1回目のP-Oxエッチングにも曝されていたため、合計2回のエッチングにより下層のa-C膜4が露出する場合がある。このような状態で先ほどと同様に残存する反射防止膜をアッシングにより除去すると、a-C膜4の一部がアッシングガスO2ガスに曝され、欠陥部4-dが形成されてしまう図3e1及びその側面図e2参照。特に、セルマット端の開口パターンが広がる部分幅広の素子分離溝形成領域でこのような欠陥部が発生しやすい。露出しているP-SiN5を除去し、島状のマスク層P-Ox6I及びP-SiN5Iを形成する図3f。さらにa-C膜4、LP-SiN3、T-Ox2、半導体基板1を順次エッチングすると図3gに示すように、素子分離溝に囲まれた島状の活性領域が形成される。しかしながら、欠陥部4-dではa-C膜4の膜厚が減少しているため、その後の下層膜のエッチングでは、素子分離溝の形状異常1-d部分の原因となってしまう。また、最近ではより忠実なパターン転写ができることから、非晶質シリコンをアモルファスカーボン膜の代わりにハードマスクとして用いることが検討されている。非晶質シリコンの場合も、反射防止膜のアッシングの際に酸素雰囲気に曝されると、表面が酸化シリコンに変質してしまい、所望の形状が転写できなくなる。以上の問題は、島状活性領域を形成する場合に限らず、アモルファスカーボン膜などの酸化によりパターン精度が劣化する材料を含むハードマスクをダブルパターニング技術で加工したマスク材によりパターニングする場合に発生しうるものであり、その解決が求められている。本発明の一実施形態によれば、半導体基板上に、酸化によりパターン精度が劣化する材料からなるハードマスク膜、保護膜、第1マスク膜、第1反射防止膜、第1フォトレジスト膜を順次積層する工程、前記第1フォトレジスト膜を第1の方向に延在するラインパターンに加工する工程、前記ラインパターンの第1フォトレジスト膜をマスクに、前記第1反射防止膜をエッチングする工程、前記第1反射防止膜をマスクに前記第1マスク膜をエッチングして、前記ラインパターンを転写する工程、前記ラインパターンの転写された第1マスク膜上に残存する前記第1反射防止膜を除去する工程、前記第1反射防止膜を除去後に露出した第1マスク膜上及び保護膜上に有機膜からなる第2反射防止膜及び第2フォトレジスト膜を順次積層する工程、前記第2フォトレジスト膜を、前記第1の方向と交差する第2の方向に延在する開口を有するパターンに加工する工程、パターン化された第2フォトレジスト膜をマスクに、前記第2反射防止膜を一部エッチング除去し、前記ラインパターンの転写された前記第1マスク膜表面を露出させ、前記保護膜上に前記第2反射防止膜を残す工程、前記第2反射防止膜をマスクに前記第1マスク膜をエッチングし、前記第2の方向に分離した第1マスクパターンを形成する工程、前記第1マスクパターン及び前記保護膜上に残存する前記第2反射防止膜をアッシング除去する工程、前記第1マスクパターンをマスクに前記保護膜をエッチングする工程、前記第1マスクパターン及び前記保護膜をマスクに、前記ハードマスク膜、前記半導体基板を順次エッチングして、素子分離用の溝を形成する工程、とを有する半導体装置の製造方法が提供される。また、本発明の別の実施形態によれば、基板上に、酸化によりパターン精度が劣化する材料からなるハードマスク膜、保護膜、第1マスク膜、第1フォトレジスト膜を順次積層する工程、前記第1フォトレジスト膜を第1パターンに加工する工程、前記第1パターンの第1フォトレジスト膜をマスクに、前記第1マスク膜をエッチングして前記第1パターンを転写する工程、前記第1パターンの転写された第1マスク膜上に残存する前記第1フォトレジスト膜を除去する工程、前記第1フォトレジスト膜を除去後に露出した前記第1マスク膜上及び前記保護膜上に有機膜からなる反射防止膜及び第2フォトレジスト膜を順次積層する工程、前記第2フォトレジスト膜を、前記第1パターンが転写された前記第1マスク膜端部の前記保護膜上方に少なくとも開口を有する第2パターンに加工する工程、前記第2パターンの第2フォトレジスト膜をマスクに、前記反射防止膜を一部エッチング除去し、前記第1パターンの転写された前記第1マスク膜表面を露出させ、前記保護膜上に前記反射防止膜を残す工程、前記反射防止膜をマスクに、露出する前記第1マスク膜をエッチングし、前記第1パターン及び第2パターンの転写された第1マスクパターンを形成する工程、前記第1マスクパターン及び前記保護膜上に残存する前記反射防止膜をアッシング除去する工程、前記第1マスクパターンをマスクに前記保護膜をエッチングする工程、前記第1マスクパターン及び前記保護膜をマスクに、前記ハードマスク膜、前記基板を順次エッチングする工程、とを有する半導体装置の製造方法、が提供される。本発明の一実施形態によれば、ダブルパターニングにおける2回目のエッチングにアモルファスカーボン膜などの酸化によりパターン精度が劣化する材料からなるハードマスク膜の保護膜が曝されることがなく、有機膜からなる反射防止膜のアッシング除去の際にハードマスク膜に欠陥部が形成されるのを防止することができる。以下、具体的な実施形態例を挙げて本発明を詳しく説明するが、本発明はこの実施形態例のみ限定されるものではない。実施形態例1図4は、アモルファスカーボン膜を含むハードマスクにダブルパターニング技術により半導体基板に島状の活性領域となるパターンを転写し、活性領域を区画する素子分離溝を形成する方法を説明する斜視概念図である。半導体基板シリコン基板1表面に熱酸化により例えば5nm厚のパッド酸化膜Tox2を形成し、その上に例えば30nm厚の窒化シリコン膜SiN3を低圧CVDLP-CVD法により形成する。SiN3上にアモルファスカーボン膜a-C膜4を、例えば、プラズマCVD法にて200nm厚に形成する。さらにa-C膜4をエッチングするためのマスク層として窒化シリコン膜5及び酸化シリコン膜6を例えばプラズマCVD法でそれぞれ60nm、40nm厚に形成するプラズマCVD法による窒化シリコン膜5をP-SiN5、酸化シリコン膜6をP-Ox6と表記する。さらにその上に第1反射防止膜として有機塗布膜であるBARC7aとシリコン含有有機塗布膜SiBARC8aとをそれぞれ200nm、32nm形成する。最後にArF用の第1フォトレジスト膜PR9aを例えば150nm厚に塗布形成する。次に、ArFエキシマレーザーを用いて、PR9aを第1の方向に延在するラインパターンとなるよう露光現像することで図4aに示す構造が得られる。なお、この例では1本のラインパターンのみを示しているが、DRAMメモリセル用の活性領域は多数の活性領域をアレイ状に配置するため、実際には複数のラインパターンが平行に配置される。ここで、P-Ox6の膜厚は、30~100nmの範囲とすることができる。より好ましくは40~50nmの範囲とする。これは、図5に示すように、後述するP-Ox6の1回目のエッチングの際に、ダブルパターニングの2回目のリソグラフィーで用いるアラインメントマークAMをP-Ox6を用いて形成するが、30nmよりも薄くなるとこのアラインメントマークの検出が困難となる場合がある。また、下層のP-SiN5へパターン転写する際のマスクとして機能しなくなる場合がある。一方、100nmよりも厚くなると、背景技術において説明したように、短波長露光に適したフォトレジストは厚膜化できないことから、パターン転写精度が低下する。本実施形態例においては、P-Ox6の膜厚を40nmとしているため、これらの不具合を生じることはない。また、反射防止膜としてBARCとSiBARCの2層構造としているが、BARCのみでP-Ox6のエッチングが可能な場合にはSiBARCを設ける必要はない。なお、SiBARCはBARCと同等の材料にシリコン微粒子を40wt程度含有させた有機塗布膜を用いることができる。次に、PR9をマスクに反射防止膜SiBARC8a、BARC7aをエッチングし、さらにP-Ox6をエッチングする。P-Ox6のエッチングに際してP-SiN5はa-C膜4の保護膜として機能するが、ウエハ面内でP-Ox6を確実にパターニングするためのオーバーエッチングによりP-SiN5も若干エッチングされる。その後、アッシングにより残存する反射防止膜BARC7aを除去することで、図4bに示す構造が得られる。ここで、反射防止膜SiBARC8a、BARC7aのエッチングは以下の条件で実施した。エッチングガス:Cl2/HBr/O2=30/20/50sccm圧力:1.3Pa10mTorrソース/バイアスパワー:500W/100Wこの条件であれば、P-Ox6/反射防止膜SiBARC8a、BARC7aの選択比は1.7となり、十分な選択エッチングが可能となる。また、P-Ox6のエッチングは以下の条件で実施した。エッチングガス:CHF3=125sccm圧力:0.8Pa6mTorrソース/バイアスパワー:500W/200W次に、図4cに示すように、先ほどと同様に第2反射防止膜SiBARC8b、BARC7b及び第2フォトレジスト膜PR9bを形成した後、第1の方向と交差する第2の方向に延在する開口パターンとなるようにPR9bを露光現像する。ここでは、第1の方向と直交する方向を第2の方向としているがこれに限定されない。PR9bをマスクに第2反射防止膜SiBARC8b、BARC7bをエッチングする図4d1。この時の上部側面を図4d2に示す。同図に示すように、P-Ox6Lの表面は露出しているが、P-SiN5表面は露出しないようにエッチング終点を決定する。エッチング終点は、エッチング雰囲気内に存在するCOプラズマの発光強度を測定することで容易に検知することができる。図6は、COプラズマ発光強度のエッチング進行時間に対する変化を示すグラフである。COプラズマは、483nm付近に発光を示すことが知られており、この波長光を発光モニタで分光分析することで発光強度が測定できる。T1までの期間では、PR9bのエッチングにより高い強度の発光が観測されるが、その後、ある程度までエッチングが進むと定常的な状態となる。通常、T1までの期間はある程度分かっているため、この間はモニタしない。T2の時点では発光強度の変曲点が観測される。この時、P-Ox6Lの表面がちょうど露出する。さらに、ウエハ面内での均一性を得るため、オーバーエッチングを行う。T4の時点で別の変曲点が観測されるが、これは下層のP-SiN5表面の露出によるものである。そこで、本発明ではT2とT4との間のT3でエッチングを終了する。T3の時点は、P-Ox6Lの表面が露出してから約10のオーバーエッチングに相当する。続いて、図4e1に示すように、露出するP-Ox6Lをエッチングして島状のP-Ox6Iを形成する。P-SiN5表面はARC7bで覆われているため、エッチングに曝されない。この時も、1回目のエッチングと同様にオーバーエッチングを行う。その後、残存する反射防止膜SiBARC8b、ARC7bを除去する。本発明では、a-C4膜の保護膜としてP-SiN5が十分に機能するため、図3e1に示したような欠陥部4-dは形成されない。続いて、図4fに示すように、P-Ox6IをマスクにP-SiN5をエッチングして島状のP-SiN5Iに加工する。さらにa-C膜4、LP-SiN3、T-Ox2、半導体基板1を順次エッチングすると図4gに示すように、素子分離溝に囲まれた島状の活性領域が形成される。基板エッチング後、残存するa-C膜4はアッシングで除去した後、素子分離用の絶縁膜を形成する。なお、LP-SiN3、T-Ox2は除去しても良いが、除去せずに素子分離用絶縁膜を化学機械研磨法CMPで平坦化する際のエッチングストッパーとして残すことが有利である。図7に、このように形成される島状活性領域を用いたメモリセルアレイのレイアウト図を示す。201は本発明の方法により形成される活性領域表面は不純物導入された拡散層であり、202は活性領域間を素子分離する素子分離領域を示す。Sbcはビットコンタクト間スペース、Sccは容量コンタクト間スペース、Waは活性領域幅、Laは活性領域長さ、WL1~WL4はワード線を示す。なお、図示していないが、容量コンタクト間の素子分離領域202上にダミーのワード線を形成してワード線加工の寸法精度を確保することができる。また、203a、203cは容量コンタクト形成部、203bはビットコンタクト形成部を示す。例えば、本発明では、40nm世代のDRAMとして、活性領域の幅Waが40nm、長さLaが140nm程度、ビットコンタクト間スペースSbcが25nm、容量コンタクト間スペースSccが20nm程度のサイズに形成される。図8は、本発明の一実施形態に係る半導体装置の概略断面図であり、図7のA-Aに相当する断面図aとB-Bに相当する断面図bを示す。半導体基板101に、本発明の方法を適用して形成した素子分離溝に絶縁膜を埋め込んだ素子分離領域102が形成され、島状活性領域103が画定される。活性領域103表面には不純物導入された拡散層103a、103b、103cが形成される。活性層103a、103b、103cは、それぞれ、図7に示すコンタクト形成部203a、203b、203cに対応する。半導体基板1上には、ワード線の一部としてゲート電極105が形成されており、ゲート電極105は、ゲート絶縁膜104で拡散層と絶縁されるポリシリコンなどの導電層105a、タングステンWなどのメタル層105b、絶縁材料からなるキャップ層105cを有し、側面にゲートサイドウォール105dを有する。この例ではリセスゲート構造のゲート電極を示しているが、これに限定されるものではない。また、ポリシリコン上にメタル層を形成したポリメタル構造の例を示しているが、ポリシリコン上にタングステンシリサイドWSiを形成したポリサイド構造でも良い。半導体基板1上の第1層間絶縁膜106を貫通してセルコンタクトプラグ107が形成され、第2層間絶縁膜108を貫通してビット線コンタクト109が形成される。ビット線コンタクト109にはビット線110が接続される。また、ビット線110を覆う第3層間絶縁膜111と第2層間絶縁膜108を貫通して、容量コンタクト112が形成される。容量コンタクト112上には、キャパシタを形成する型枠となる第5層間絶縁膜114とシリンダホール形成の際のエッチングストッパーとなる第4層間絶縁膜113が積層される。シリンダホール内には、下部電極115、容量絶縁膜116、上部電極117が形成され、キャパシタが構成される。上部電極上には上層の層間絶縁膜118が形成され、上部電極に接続されるコンタクトプラグや配線不図示などが形成され、半導体装置が完成する。変形例上記実施形態例では、P-Ox6を1回目のフォトリソグラフィー工程にて第1の方向としてビットコンタクト間を先に分離し、2回目のフォトリソグラフィー工程にて第2の方向として容量コンタクト間の分離を行っていたが、1回目のフォトリソグラフィー工程にて第1の方向として容量コンタクト間を分離するラインパターンに形成した後、2回目のフォトリソグラフィー工程にて第2の方向としてビットコンタクト間の分離を行っても良い。実施形態例2上記実施形態例1では、メモリセルアレイに用いられる島状活性領域の形成に本発明に係る方法を適用する例を示しているが、本発明はこれに限定されず、ダブルパターニング技術を用いて、アモルファスカーボン膜上のマスク膜をパターニングするいずれの方法にも適用できる。以下、その他の適用例を示す。本実施形態例では、1回目のマスク膜パターニングには、フォトレジスト膜のみを用いて低解像度パターンを形成した後、2回目のマスク膜パターニングにて高解像度パターンを形成する場合について説明する。図9~図15は、本実施形態例の製造法を説明する図であり、各図aは平面図、b、b1はaのX1-X1断面図、b2はaのX2-X2断面図、cはaのY-Y断面図を示す。まず、基板11上にa-C膜12、保護膜13としてのP-SiN、第1マスク膜14としてのP-Oxを順次積層し、その上に第1フォトレジスト膜15を形成した後、図9に示すように第1パターンこの例ではラインパターンを露光現像して形成する。次に、図10に示すように、第1フォトレジスト膜15をマスクとして第1マスク膜14をエッチングして、第1のパターンを転写する。この時、オーバーエッチングにより保護膜13としてのP-SiNも少しエッチングされる。残存するフォトレジスト膜15を除去した後、反射防止膜BARC16,SiBARC17を堆積し、高解像度用の第2フォトレジスト膜18を形成した後、図11に示すように第2パターンこの例では第1パターンに直交するラインパターンを露光現像して形成する。次に、図12に示すように、第1の実施形態例と同様にして、第1マスク膜14を露出するが、保護膜13表面は露出しないように、第1フォトレジスト膜18をマスクに反射防止膜をエッチングして、第2パターンを反射防止膜BARC16,SiBARC17に転写する。次に、図13に示すように、反射防止膜をマスクに露出する第1マスク膜14をエッチングして、第1パターンと第2パターンにより画定される第1マスクパターン14Pを形成する。次に、残存する反射防止膜をアッシングにより除去した後、図14に示すように、第1マスクパターン14Pをマスクに保護膜13をエッチングし、続いて、図15に示すようにa-C膜12、基板11をエッチングする。本実施形態例2の場合も第1マスク膜14の2回目のエッチングの際に、保護膜13が露出していないため、保護膜13の欠損により、a-C膜12に欠陥部が形成されず、その後の基板エッチングでは第1マスクパターン14Pの形状を問題なく転写することができる。ここで、基板11としては、半導体基板、半導体基板上に導電膜或いは絶縁膜などを形成したものが挙げられる。また、第1パターン、第2パターンとしてラインパターンを用いたがこれに限定されず、任意のパターンの組合せであっても良い。但し、第2パターンは第1パターンが転写された第1マスク膜端部の保護膜上方に少なくとも開口を有するパターンに形成される。以上の実施形態例1,2では、ハードマスク膜としてアモルファスカーボン膜を含む場合について説明したが、アモルファスカーボン膜に代えて、非晶質シリコン膜を用いる場合にも適用できることは明らかである。非晶質シリコン膜を用いる場合も、保護膜が2回目のエッチングに曝されることがないため、反射防止膜をアッシング処理する際に保護膜により非晶質シリコン膜の変質を確実に防止でき、忠実なパターン転写が可能となる。アモルファスカーボン膜や非晶質シリコン膜以外の酸化によりパターン精度が劣化する材料からなるハードマスク膜を用いる場合も同様である。"