"入出力端子と、前記入出力端子を介して外部にデータを出力する出力バッファと、外部から前記入出力端子を介してデータが入力される入力バッファと、外部から第1基準電位の供給される第1入力端子と、外部から第2基準電位の供給される第2入力端子と、前記入出力端子と前記入力バッファの入力及び前記出力バッファの出力との間の信号線上のノードと、前記第1入力端子と、の間に設けられた第1スイッチと、前記第2基準電位と前記ノードの電位とを比較して比較結果を出力する比較部と、前記入力バッファから出力されるデータと前記比較部の比較結果との何れかを選択しテスト結果として出力する選択部と、を備えた半導体集積回路。前記第1スイッチに直列に設けられた第1抵抗素子をさらに備えた請求項1に記載の半導体集積回路。接地電圧の供給される第3入力端子と、前記ノードと前記第3入力端子との間に設けられた第2スイッチと、前記第2スイッチに直列に設けられた第2抵抗素子と、をさらに備えた請求項2に記載の半導体集積回路。前記出力バッファの出力をハイインピーダンス状態にするか否かを制御するイネーブル信号と、前記出力バッファに供給するためのテストデータと、を出力する制御部をさらに備えた請求項1~3のいずれか一項に記載の半導体集積回路。第1入出力端子と、前記第1入出力端子を介して外部にデータを出力する第1出力バッファと、外部から前記第1入出力端子を介してデータが入力される第1入力バッファと、外部から第1基準電位の供給される第1入力端子と、外部から第2基準電位の供給される第2入力端子と、前記第1入出力端子と前記第1入力バッファの入力及び前記第1出力バッファの出力との間の信号線上の第1ノードと、前記第1入力端子と、の間に設けられた第1スイッチと、前記第2基準電位と前記第1ノードの電位とを比較して比較結果を出力する第1比較部と、前記第1入力バッファから出力されるデータと前記第1比較部の比較結果との何れかを選択し出力する第1選択部と、第2入出力端子と、前記第2入出力端子を介して外部にデータを出力する第2出力バッファと、外部から前記第2入出力端子を介してデータが入力される第2入力バッファと、前記第2入出力端子と前記第2入力バッファの入力及び前記第2出力バッファの出力との間の信号線上の第2ノードと、前記第1入力端子と、の間に設けられた第2スイッチと、前記第2基準電位と前記第2ノードの電位とを比較して比較結果を出力する第2比較部と、前記第2入力バッファから出力されるデータと前記第2比較部の比較結果との何れかを選択し出力する第2選択部と、を備えた半導体集積回路。前記第1及び前記第2選択部のそれぞれの出力結果に応じたテスト結果を出力するテスト結果出力回路をさらに備えた請求項5に記載の半導体集積回路。前記第1スイッチに直列に設けられた第1抵抗素子と、前記第2スイッチに直列に設けられた第2抵抗素子と、をさらに備えた請求項5又は6に記載の半導体集積回路。接地電圧の供給される第3入力端子と、前記第1ノードと前記第3入力端子との間に設けられた第3スイッチと、前記第3スイッチに直列に設けられた第3抵抗素子と、前記第2ノードと前記第3入力端子との間に設けられた第4スイッチと、前記第4スイッチに直列に設けられた第4抵抗素子と、をさらに備えた請求項7に記載の半導体集積回路。前記第1及び前記第2出力バッファの出力をハイインピーダンス状態にするか否かを制御するイネーブル信号と、前記第1及び前記第2出力バッファに供給するためのテストデータと、をそれぞれ出力する制御部をさらに備えた請求項5~8のいずれか一項に記載の半導体集積回路。入出力端子と、前記入出力端子を介して外部にデータを出力する出力バッファと、外部から前記入出力端子を介してデータが入力される入力バッファと、外部から第1基準電位の供給される第1入力端子と、外部から第2基準電位の供給される第2入力端子と、前記入出力端子と前記入力バッファの入力及び前記出力バッファの出力との間の信号線上のノードと、前記第1入力端子と、の間に設けられた第1スイッチと、前記第2基準電位と前記ノードの電位とを比較して比較結果を出力する比較部と、前記入力バッファから出力されるデータと前記比較部の比較結果との何れかを選択しテスト結果として出力する選択部と、を備えた半導体集積回路のテスト方法であって、前記出力バッファにテストデータを供給し、前記出力バッファから出力されるデータの電圧レベルと、前記第2基準電位と、を前記比較部により比較し、前記比較部による比較結果を前記テスト結果として前記選択部から出力する、半導体集積回路のテスト方法。前記第1スイッチをオンして前記第1基準電位を前記入力バッファに供給し、前記入力バッファの出力結果を前記テスト結果として前記選択部からさらに出力する、請求項10に記載の半導体集積回路のテスト方法。前記第1スイッチをオンして前記第1基準電位を前記入力バッファに供給し、前記入力バッファに供給された前記第1基準電位と、前記第2基準電位と、を前記比較部により比較し、前記比較部による比較結果に基づき、前記第1又は前記第2基準電位のレベルを調整し、前記入力バッファの出力結果を前記テスト結果として前記選択部からさらに出力する、請求項10に記載の半導体集積回路のテスト方法。前記出力バッファの出力はハイインピーダンス状態に制御されていることを特徴とする請求項11又は12に記載の半導体集積回路のテスト方法。入出力端子と、前記入出力端子を介して外部にデータを出力する出力バッファと、外部から前記入出力端子を介してデータが入力される入力バッファと、外部から第1基準電位の供給される第1入力端子と、外部から第2基準電位の供給される第2入力端子と、前記入出力端子と前記入力バッファの入力及び前記出力バッファの出力との間の信号線上のノードと、前記第1入力端子と、の間に設けられた第1スイッチと、前記第2基準電位と前記ノードの電位とを比較して比較結果を出力する比較部と、前記入力バッファから出力されるデータと前記比較部の比較結果との何れかを選択しテスト結果として出力する選択部と、を備えた半導体集積回路のテスト方法であって、外部に設けられた外部出力バッファから出力されたデータを前記入出力端子に供給し、前記入出力端子の電圧レベルと、前記第2基準電位と、を前記比較部により比較し、前記比較部による比較結果を前記テスト結果として前記選択部から出力する、半導体集積回路のテスト方法。前記第1スイッチをオンして前記第1基準電位を前記入出力端子に供給し、前記入出力端子から外部に設けられた外部入力バッファに対して前記第1基準電位を供給する、請求項14に記載の半導体集積回路のテスト方法。前記第1スイッチをオンして前記第1基準電位を前記入出力端子に供給し、前記入出力端子に供給された前記第1基準電位と、前記第2基準電位と、を前記比較部により比較し、前記比較部による比較結果に基づき前記第1又は前記第2基準電位のレベルを調整し、前記入出力端子から外部に設けられた外部入力バッファに対して前記第1基準電位を供給する、請求項14に記載の半導体集積回路のテスト方法。前記出力バッファの出力はハイインピーダンス状態に制御されていることを特徴とする請求項15又は16に記載の半導体集積回路のテスト方法。特許文献1に開示された半導体集積回路装置では、出力回路出力バッファの出力信号の電圧レベルをアナログ的に測定する場合、プローブ針をパッドに接触させて外部にて測定する必要があった。また、この半導体集積回路装置では、入力回路入力バッファの閾値電圧の検査のために当該入力回路に対して所望の電圧レベルのアナログ信号を供給する場合、プローブ針をパッドに接触させて外部から供給する必要があった。つまり、特許文献1に開示された半導体集積回路装置では、入力回路及び出力回路によって構成されたIOセルのDCテストを行う場合、各IOセルに設けられたパッドに対してプローブ針を接触させる必要があるため、プローブ針を接触させるパッドの数を抑制できないという問題があった。特許文献2に開示された半導体集積回路では、特定のごく少ないピンのみの接触にて入力バッファの入力特性の試験を行っているが、出力バッファの出力信号の電圧レベルをどのように測定するかについては何ら記載されていない。そのため、出力バッファの出力信号の電圧レベルをアナログ的に測定する場合、プローブ針をパッドに接触させて外部にて測定する必要があると考えられる。つまり、特許文献2に開示された半導体集積回路では、プローブ針を接触させるパッドの数を抑制できないという問題があった。特許文献3に開示された半導体装置では、出力バッファの出力の電圧レベルを比較器にて比較しているが、入力バッファに対してアナログ信号をどのように供給するかについは何ら記載されていない。そのため、入力バッファの閾値電圧の検査のために当該入力バッファに対して所望の電圧レベルのアナログ信号を供給する場合、プローブ針をパッドに接触させて外部から供給する必要があると考えられる。つまり、特許文献3に開示された半導体装置では、プローブ針を接触させるパッドの数を抑制できないという問題があった。このように、関連する技術では、プローブ針を接触させる外部端子の数を抑制してDCテストを行うことができないという問題があった。本発明の一態様にかかる半導体集積回路は、入出力端子と、前記入出力端子を介して外部にデータを出力する出力バッファと、外部から前記入出力端子を介してデータが入力される入力バッファと、外部から第1基準電位の供給される第1入力端子と、外部から第2基準電位の供給される第2入力端子と、前記入出力端子と前記入力バッファの入力及び前記出力バッファの出力との間の信号線上のノードと、前記第1入力端子と、の間に設けられた第1スイッチと、前記第2基準電位と前記ノードの電位とを比較して比較結果を出力する比較部と、前記入力バッファから出力されるデータと前記比較部の比較結果との何れかを選択しテスト結果として出力する選択部と、を備える。また、本発明の一態様にかかる半導体集積回路は、第1入出力端子と、前記第1入出力端子を介して外部にデータを出力する第1出力バッファと、外部から前記第1入出力端子を介してデータが入力される第1入力バッファと、外部から第1基準電位の供給される第1入力端子と、外部から第2基準電位の供給される第2入力端子と、前記第1入出力端子と前記第1入力バッファの入力及び前記第1出力バッファの出力との間の信号線上の第1ノードと、前記第1入力端子と、の間に設けられた第1スイッチと、前記第2基準電位と前記第1ノードの電位とを比較して比較結果を出力する第1比較部と、前記第1入力バッファから出力されるデータと前記第1比較部の比較結果との何れかを選択し出力する第1選択部と、第2入出力端子と、前記第2入出力端子を介して外部にデータを出力する第2出力バッファと、外部から前記第2入出力端子を介してデータが入力される第2入力バッファと、前記第2入出力端子と前記第2入力バッファの入力及び前記第2出力バッファの出力との間の信号線上の第2ノードと、前記第1入力端子と、の間に設けられた第2スイッチと、前記第2基準電位と前記第2ノードの電位とを比較して比較結果を出力する第2比較部と、前記第2入力バッファから出力されるデータと前記第2比較部の比較結果との何れかを選択し出力する第2選択部と、を備える。本発明の一態様にかかる半導体集積回路のテスト方法は、入出力端子と、前記入出力端子を介して外部にデータを出力する出力バッファと、外部から前記入出力端子を介してデータが入力される入力バッファと、外部から第1基準電位の供給される第1入力端子と、外部から第2基準電位の供給される第2入力端子と、前記入出力端子と前記入力バッファの入力及び前記出力バッファの出力との間の信号線上のノードと、前記第1入力端子と、の間に設けられた第1スイッチと、前記第2基準電位と前記ノードの電位とを比較して比較結果を出力する比較部と、前記入力バッファから出力されるデータと前記比較部の比較結果との何れかを選択しテスト結果として出力する選択部と、を備えた半導体集積回路のテスト方法であって、前記出力バッファにテストデータを供給し、前記出力バッファから出力されるデータの電圧レベルと、前記第2基準電位と、を前記比較部により比較し、前記比較部による比較結果を前記テスト結果として前記選択部から出力する。また、本発明の一態様にかかる半導体集積回路のテスト方法は、入出力端子と、前記入出力端子を介して外部にデータを出力する出力バッファと、外部から前記入出力端子を介してデータが入力される入力バッファと、外部から第1基準電位の供給される第1入力端子と、外部から第2基準電位の供給される第2入力端子と、前記入出力端子と前記入力バッファの入力及び前記出力バッファの出力との間の信号線上のノードと、前記第1入力端子と、の間に設けられた第1スイッチと、前記第2基準電位と前記ノードの電位とを比較して比較結果を出力する比較部と、前記入力バッファから出力されるデータと前記比較部の比較結果との何れかを選択しテスト結果として出力する選択部と、を備えた半導体集積回路のテスト方法であって、外部に設けられた外部出力バッファから出力されたデータを前記入出力端子に供給し、前記入出力端子の電圧レベルと、前記第2基準電位と、を前記比較部により比較し、前記比較部による比較結果を前記テスト結果として前記選択部から出力する。上述のような回路構成により、プローブ針を接触させる外部端子の数を抑制してDCテストを行うことができる。本発明により、プローブ針を接触させる外部端子の数を抑制してDCテストを行うことが可能な半導体集積回路及びそのテスト方法を提供することができる。以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。実施の形態1図1は、本発明の実施の形態1にかかる半導体集積回路1の概要を示すブロック図である。本実施の形態1にかかる半導体集積回路1は、プローブ針を接触させる外部端子の数を抑制してDCテストを行うことができることを特徴とする。以下、具体的に説明する。図1に示す半導体集積回路1は、入出力回路2と、テスト制御部5と、駆動回路4と、入出力端子P1と、入力端子第1入力端子T1と、入力端子第2入力端子T2と、出力端子T3と、を備える。入出力回路2は、出力バッファ21と、入力バッファ22と、比較部23と、抵抗素子第1抵抗素子24と、抵抗素子第2抵抗素子25と、スイッチ第1スイッチ26と、スイッチ第2スイッチ27と、を有する。テスト制御部5は、出力データ制御部制御部51と、選択部52と、切替信号生成部53と、を有する。なお、入出力端子P1、入力端子T1、入力端子T2及び出力端子T3は、何れも半導体集積回路1の外部端子である。入出力回路2は、入出力端子P1に対して設けられる。具体的には、入出力回路2に設けられた出力バッファ21の出力は入出力端子P1に接続される。入出力回路2に設けられた入力バッファ22の入力は入出力端子P1に接続される。換言すると、入力バッファ22の入力は、入出力端子P1と出力バッファ21との間を接続する信号線上のノードN1に接続される。出力バッファ21は、出力データ制御部51から出力されたイネーブル信号に基づいて出力状態が制御される。出力バッファ21は、イネーブル信号がLレベルの場合、出力をハイインピーダンス状態HiZにし、イネーブル信号がHレベルの場合、出力データ制御部51から出力されたデータを駆動して出力する。例えば、入出力端子P1を介して半導体集積回路1の外部にデータを出力する場合、出力バッファ21は、出力データ制御部51から出力されたデータを駆動して入出力端子P1に対して出力する。入力バッファ22は、入出力端子P1と出力バッファ21との間の信号線上のノードN1の電位を駆動して出力する。例えば、入出力端子P1を介して半導体集積回路1の外部からデータを取り込む場合、入力バッファ22は、外部から入出力端子P1に供給されたデータを駆動して後段の受信回路不図示に対して出力する。入力バッファ22から出力されたデータは、選択部52の一方の入力端子にも入力される。スイッチ26は、入力端子T1と、ノードN1と、の間に設けられる。なお、スイッチ26のオンオフはテスト制御部5によって制御される。また、抵抗素子24は、スイッチ26に直列に設けられる。例えば、スイッチ26がオンの場合、外部から入力端子T1に供給される第1基準電位は、抵抗素子24を介してノードN1に伝達される。一方、スイッチ26がオフの場合、外部から入力端子T1に供給される第1基準電位は、抵抗素子24を介してノードN1に伝達されない。スイッチ27は、接地電位の供給される接地電圧端子第3入力端子GNDと、ノードN1と、の間に設けられる。なお、スイッチ27のオンオフはテスト制御部5によって制御される。また、抵抗素子25は、スイッチ27に直列に設けられる。例えば、スイッチ27がオンの場合、接地電位は抵抗素子25を介してノードN1に伝達される。一方、スイッチ27がオフの場合、接地電位は抵抗素子25を介してノードN1に伝達されない。比較部23は、ノードN1の電位と、外部から入力端子T2に供給される第2基準電位と、を比較して比較結果を出力する。比較部23は、ノードN1の電位が第2基準電位以上である場合にHレベルの比較結果を出力し、ノードN1の電位が第2基準電位より小さい場合にLレベルの比較結果を出力する。この比較結果は選択部52の他方の入力端子に入力される。出力データ制御部51は、出力バッファ21に対してデータを出力する部である。入出力端子P1を介して半導体集積回路1の外部にデータを出力する場合、出力データ制御部51は、Hレベルのイネーブル信号を出力バッファ21に出力するとともに、前段の送信回路不図示から出力されたデータをそのまま出力バッファ21に出力する。それにより、出力バッファ21は、出力データ制御部51から出力されたデータを駆動して入出力端子P1に対して出力する。また、出力バッファ21のDCテスト時では、出力データ制御部51は、Hレベルのイネーブル信号を出力バッファ21に出力するとともに、テストデータを出力バッファ21に出力する。それにより、出力バッファ21は、出力データ制御部51から出力されたデータを駆動して入出力端子P1に対して出力する。一方、入出力端子P1を介して半導体集積回路1の外部からデータを取り込む場合、即ち、入出力端子P1を介して半導体集積回路1の外部にデータを出力しない場合、出力データ制御部51は、Lレベルのイネーブル信号を出力バッファ21に出力する。それにより、出力バッファ21の出力は出力データ制御部51から出力されるデータに関わらずハイインピーダンス状態となる。選択部52は、入力バッファ22から出力されたデータ及び比較部23の比較結果のうち何れか一方を切替信号生成部53からの切替信号に基づいて選択し出力する部である。選択部52によって選択されたデータは、駆動回路4によって駆動された後、出力端子T3を介して半導体集積回路1の外部に出力される。なお、駆動回路4は設けられなくても良い。なお、半導体集積回路1の複数の外部端子のうち、プローブ針を接触させる外部端子は入力端子T1、入力端子T2及び出力端子T3のみであり、入出力端子P1にプローブ針を接触させる必要はない。図2は、本実施の形態にかかる半導体集積回路1の具体的な構成例を半導体集積回路1aとして示すブロック図である。図2に示す半導体集積回路1aは、nnは自然数個の入出力回路を有する例である。なお、図2では、n=2である場合を例に説明する。図2に示す半導体集積回路1aは、入出力回路2と、入出力回路3と、テスト制御部5aと、駆動回路4と、入出力端子第1入出力端子P1と、入出力端子第2入出力回路P2と、入力端子第1入力端子T1と、入力端子第2入力端子T2と、出力端子T3と、を備える。入出力回路2は、上記したように、出力バッファ第1出力バッファ21と、入力バッファ第1入力バッファ22と、比較部第1比較部23と、抵抗素子第1抵抗素子24と、抵抗素子第3抵抗素子25と、スイッチ第1スイッチ26と、スイッチ第3スイッチ27と、を有する。入出力回路3は、出力バッファ第2出力バッファ31と、入力バッファ第2入力バッファ32と、比較部第2比較部33と、抵抗素子第2抵抗素子34と、抵抗素子第4抵抗素子35と、スイッチ第2スイッチ36と、スイッチ第4スイッチ37と、を有する。なお、入出力端子P1、入出力端子P2、入力端子T1、入力端子T2及び出力端子T3は、何れも半導体集積回路1aの外部端子である。入出力回路3は、入出力端子P2に対して設けられる。具体的には、入出力回路3に設けられた出力バッファ31の出力は入出力端子P2に接続される。入出力回路3に設けられた入力バッファ32の入力は入出力端子P2に接続される。換言すると、入力バッファ32の入力は、入出力端子P2と出力バッファ31との間を接続する信号線上のノードN2第2ノードに接続される。なお、本実施の形態では、ノードN1を第1ノードとも称する。なお、入出力回路3は、入出力回路2と同じ回路構成である。つまり、出力バッファ31が出力バッファ21に対応し、入力バッファ32が入力バッファ22に対応し、比較部33が比較部23に対応し、抵抗素子34が抵抗素子24に対応し、抵抗素子35が抵抗素子25に対応し、スイッチ36がスイッチ26に対応し、スイッチ37がスイッチ27に対応する。したがって、入出力回路3の詳細な回路構成については、その説明を省略する。テスト制御部5aは、出力データ制御部51と、選択部第1選択部52と、切替信号生成部53とに加え、出力データ制御部54と、選択部第2選択部55と、切替信号生成部56と、テスト結果出力部テスト結果出力回路57と、をさらに有する。なお、出力データ制御部54、選択部55及び切替信号生成部56は、入出力回路2に対して設けられた出力データ制御部51、選択部52及び切替信号生成部53と同様の目的で、入出力回路3に対して設けられている。つまり、テスト制御部5aは、入出力回路の数に応じた数の出力データ制御部、選択部及び切替信号生成部をそれぞれ有することとなる。入出力回路3、出力データ制御部54、選択部55及び切替信号生成部56の回路構成及び基本動作については、入出力回路2、出力データ制御部51、選択部52及び切替信号生成部53の場合と同様であるため、その説明を省略する。テスト結果出力部57は、選択部52,55からそれぞれ出力されたデータ出力結果に基づいてテスト結果を出力する部である。テスト結果出力部57は、論理和回路以下、単にOR回路と称す571と、論理積回路以下、単にAND回路と称す572と、セレクタ573と、を有する。OR回路571は、選択部52,55からそれぞれ出力されたデータの論理和を出力する。AND回路572は、選択部52,55からそれぞれ出力されたデータの論理積を出力する。セレクタ573は、OR回路571の出力及びAND回路572の出力の何れかを選択的にテスト結果として出力する。このテスト結果は、駆動回路4によって駆動された後、出力端子T3を介して半導体集積回路1aの外部に出力される。なお、駆動回路4は設けられなくても良い。図3は、図2に示す半導体集積回路1aのDCテスト環境を説明するための構成図である。図3に示すように、半導体集積回路1aには、n個の入出力端子P1~Pnと、入力端子T1と、入力端子T2と、出力端子T3と、が外部端子として設けられている。なお、図3では、特にn=2と限定しているわけではない。ここで、入力端子T1にプローブ針を接触することにより、外部からプローブ針を介して入力端子T1に第1基準電位が供給される。入力端子T2にプローブ針を接触することにより、外部からプローブ針を介して入力端子T2に第2基準電位が供給される。また、出力端子T3にプローブ針を接触することにより、出力端子T3からプローブ針を介して外部にテスト結果が出力される。一方、複数の入出力端子P1~Pnには何れもプローブ針は接触されない。なお、これら以外にも、通常動作とDCテストとのモードを切り替えるモード切替信号や、テストの種別を指定するテスト選択信号の供給される外部端子が設けられる場合がある。出力データ制御部51、切替信号生成部53は、外部からプローブ針を介して与えられるモード切替信号やテスト選択信号不図示に基づいて制御される。次に、図2に示す半導体集積回路1aの動作について、図4、図5A及び図5Bを用いて説明する。図4は、入出力回路2,3に設けられた出力バッファ21,31のDCテスト方法を示すフローチャートである。図5A及び図5Bは、入出力回路2,3に設けられた入力バッファ22,32のDCテスト方法を示すフローチャートである。出力バッファのDCテスト方法各出力バッファ21,31のDCテスト方法、即ち、各出力バッファ21,31の出力信号の電圧レベルが所望の範囲内であるか否かをテストする方法について、図4のフローチャートを用いて説明する。なお、本実施の形態では、入出力回路2,3のDCテストは同時に同様に行われる。したがって、特に断りがない限り、主として入出力回路2のDCテスト方法について説明する。このテストでは、選択部52は、切替信号生成部53からの切替信号に基づき、比較部23側の信号経路を選択しておくS101。それにより、選択部52は、ノードN1の電位、即ち、出力バッファ21の出力信号の電圧レベルと、外部から入力端子T2に供給される第2基準電位と、の比較結果を出力可能な状態となる。まず、出力バッファ21がHレベルの出力信号として電圧レベルVOH以上の信号を出力しているか否かのテストを開始するS102。まず、スイッチ26をオフし、スイッチ27をオンするS103。つまり、接地電圧端子GNDとノードN1とを抵抗素子25を介して導通させる。また、出力データ制御部51は、出力バッファ21に対して、Hレベルのイネーブル信号及びHレベルのテストデータを出力するS103。それにより、出力バッファ21は、Hレベルのテストデータを駆動して出力する。また、入力端子T2には、電圧レベルVOHの第2基準電位を外部から供給するS103。なお、電圧レベルVOHとは、出力バッファ21のHレベルの出力信号として許容される当該出力信号の最低電圧レベルのことである。比較部23は、出力バッファ21の出力信号の電圧レベルが第2基準電位VOH以上である場合、Hレベルの比較結果を出力する。一方、比較部23は、出力バッファ21の出力信号の電圧レベルが第2基準電位VOHより低い場合、Lレベルの比較結果を出力する。出力バッファ31のテストのために入出力回路3に対しても同様の制御がなされる。そして、テスト結果出力部57は、AND回路572の出力信号を選択しテスト結果として出力するS103。換言すると、テスト結果出力部57は、選択部5255からそれぞれ出力されたデータの論理積をテスト結果として出力する。それにより、入出力回路2,3にそれぞれ設けられた比較部23,33の比較結果が何れもHレベルであるか否かを、出力端子T3にてモニタすることが可能になる。例えば、テスト結果出力部57からLレベルのテスト結果が出力された場合S104のNO、入出力回路2,3にそれぞれ設けられた比較部23,33のうち少なくとも一つがLレベルの比較結果を出力していることになる。この場合、対応する入出力回路に設けられた出力バッファの出力信号の電圧レベルが第2基準電位VOHより低いため、半導体集積回路1aに不良があると判断されるS105。一方、テスト結果出力部57からHレベルのテスト結果が出力された場合S104のYES、入出力回路2,3にそれぞれ設けられた比較部23,33は何れもHレベルの比較結果を出力していることになる。この場合、入出力回路2,3にそれぞれ設けられた出力バッファ21,31の出力信号の電圧レベルが何れも第2基準電位VOH以上であるため、半導体集積回路1aに不良がないと判断されるS106。その後、次のテストに進む。次に、出力バッファ21がLレベルの出力信号として電圧レベルVOL以下の信号を出力しているか否かのテストを開始するS107。まず、スイッチ26をオンし、スイッチ27をオフするS108。つまり、第1基準電位の供給される入力端子T1とノードN1とを抵抗素子24を介して導通させる。なお、入力端子T1には、出力バッファ21の駆動電圧と同じ電圧レベルの第1基準電位を供給するS108。また、出力データ制御部51は、出力バッファ21に対して、Hレベルのイネーブル信号及びLレベルのテストデータを出力するS108。それにより、出力バッファ21は、Lレベルのテストデータを駆動して出力する。また、入力端子T2には、電圧レベルVOLの第2基準電位を外部から供給するS108。なお、電圧レベルVOLとは、出力バッファ21のLレベルの出力信号として許容される当該出力信号の最高電圧レベルのことである。比較部23は、出力バッファ21の出力信号の電圧レベルが第2基準電位VOLより高い場合、Hレベルの比較結果を出力する。一方、比較部23は、出力バッファ21の出力信号の電圧レベルが第2基準電位VOL以下である場合、Lレベルの比較結果を出力する。出力バッファ31のテストのために入出力回路3に対しても同様の制御がなされる。そして、テスト結果出力部57は、OR回路571の出力信号を選択しテスト結果として出力するS108。換言すると、テスト結果出力部57は、選択部5255からそれぞれ出力されたデータの論理和をテスト結果として出力する。それにより、入出力回路2,3にそれぞれ設けられた比較部23,33の比較結果が何れもLレベルであるか否かを、出力端子T3にてモニタすることが可能になる。例えば、テスト結果出力部57からHレベルのテスト結果が出力された場合S109のNO、入出力回路2,3にそれぞれ設けられた比較部23,33のうち少なくとも一つがHレベルの比較結果を出力していることになる。この場合、対応する入出力回路に設けられた出力バッファの出力信号の電圧レベルが第2基準電位VOLより高いため、半導体集積回路1aに不良があると判断されるS110。一方、テスト結果出力部57からLレベルのテスト結果が出力された場合S109のYES、入出力回路2,3にそれぞれ設けられた比較部23,33は何れもLレベルの比較結果を出力していることになる。この場合、入出力回路2,3にそれぞれ設けられた出力バッファ21,31の出力信号の電圧レベルが何れも第2基準電位VOL以下であるため、半導体集積回路1aに不良がないと判断されるS111。その結果、各出力バッファに問題が無いと判断され、各出力バッファのDCテストが終了するS112。入力バッファのDCテスト方法次に、各入力バッファのDCテスト方法、即ち、各入力バッファの閾値電圧が所望の範囲内であるか否かをテストする方法について、図5A及び図5Bのフローチャートを用いて説明する。なお、本実施の形態では、入出力回路2,3のDCテストは同時に同様に行われる。したがって、特に断りがない限り、主として入出力回路2のテスト方法について説明する。このテストでは、スイッチ26をオンし、スイッチ27をオフしておくS201。つまり、第1基準電位の供給される入力端子T1とノードN1とを抵抗素子24を介して導通させる。また、出力データ制御部51は、出力バッファ21に対してLレベルのイネーブル信号を出力しておくS201。それにより、出力バッファ21の出力はハイインピーダンス状態となる。まず、入力バッファ22が電圧レベルVIH以上の入力信号をHレベルであると判定するか否かのテストを開始するS202。選択部52は、切替信号生成部53からの切替信号に基づき、比較部23側の信号経路を選択するS203。それにより、選択部52は、ノードN1の電位、即ち、入力バッファ22の入力信号の電圧レベルと、外部から入力端子T2に供給される第2基準電位と、の比較結果を出力可能な状態となる。次に、入力端子T1には、入力バッファ22に与える入力信号として電圧レベルVIHの第1基準電位を外部から供給するS204。また、入力端子T2には、電圧レベルVIHの第2基準電位を外部から供給するS204。なお、電圧レベルVIHとは、入力バッファ22のHレベルの入力信号として保証されるべき当該入力信号の最低電圧レベルのことである。比較部23は、入力バッファ22の入力信号の電圧レベルが第2基準電位VIH以上である場合、Hレベルの比較結果を出力する。この結果は、入力バッファ22に与えられる入力信号の電圧レベルが、保証されるべきHレベルの入力電圧を確保していることを意味する。一方、比較部23は、入力バッファ22の入力信号の電圧レベルが第2基準電位VIHより低い場合、Lレベルの比較結果を出力する。すなわち、入力バッファ22に与えられる入力信号の電圧レベルが、保証されるべきHレベルの入力電圧を満たしていないことを示す。入力バッファ32のテストのために入出力回路3に対しても同様の制御がなされる。そして、テスト結果出力部57は、AND回路572の出力信号を選択しテスト結果として出力するS204。換言すると、テスト結果出力部57は、選択部52,55からそれぞれ出力されたデータの論理積をテスト結果として出力する。それにより、入出力回路2,3にそれぞれ設けられた比較部23,33の比較結果が何れもHレベルであるか否かを、出力端子T3にてモニタすることが可能になる。例えば、テスト結果出力部57からLレベルのテスト結果が出力された場合S205のNO、入出力回路2,3にそれぞれ設けられた比較部23,33のうち少なくとも一つがLレベルの比較結果を出力していることになる。そのため、入力端子T1から各入力バッファに入力される入力信号の電圧レベルは、少なくとも一つの入力バッファにおいては、第2基準電位VIHより低く所望の電圧レベルを確保できておらず、テスト条件としては適していないと判断できる。この場合、一つ目の方法として、外部から入力端子T2に供給する第2基準電位の電圧レベルVIHを低下させるS206。そして、再び入出力回路2,3にそれぞれ設けられた比較部23,33の比較結果が何れもHレベルであるか否かを、出力端子T3にてモニタする。テスト結果出力部57からLレベルのテスト結果が出力された場合には、Hレベルのテスト結果が出力されるまで同様の動作が繰り返される。この方法では、第2基準電位VIHが低下するため、テスト条件としては厳しくなる。二つ目の方法として、外部から入力端子T1に供給する第1基準電位の電圧レベルを上昇させるS206。そして、再び入出力回路2,3にそれぞれ設けられた比較部23,33の比較結果が何れもHレベルであるか否かを、出力端子T3にてモニタする。テスト結果出力部57からLレベルのテスト結果が出力された場合には、Hレベルのテスト結果が出力されるまで同様の動作が繰り返される。この方法では、対応する入力バッファの入力信号の電圧レベルが第2基準電位VIH以上まで上昇するため、テスト条件としては一つ目の方法よりも緩和される。テスト結果出力部57からHレベルのテスト結果が出力されるとS205のYES、入出力回路2,3にそれぞれ設けられた比較部23,33は何れもHレベルの比較結果を出力していることになる。そのため、入出力回路2,3にそれぞれ設けられた入力バッファ22,32の入力信号の電圧レベルは、何れも第2基準電位VIH程度となり所望の電圧レベルを示していると判断できる。各入力バッファ22,32に与えられる入力信号の電圧レベルの確認及び調整の後、選択部52は、切替信号生成部53からの切替信号に基づき、入力バッファ22側の信号経路を選択するS207。それにより、選択部52は、入力バッファ22の出力信号を選択し出力する。入力バッファ32のテストのために入出力回路3に対しても同様の制御がなされる。そして、テスト結果出力部57は、AND回路572の出力信号を選択しテスト結果として出力するS208。換言すると、テスト結果出力部57は、選択部52,55からそれぞれ出力されたデータの論理積をテスト結果として出力する。それにより、入出力回路2,3にそれぞれ設けられた入力バッファ22,32の出力信号が何れもHレベルであるか否かを、出力端子T3にてモニタすることが可能になる。例えば、テスト結果出力部57からLレベルのテスト結果が出力された場合S208のNO、入出力回路2,3にそれぞれ設けられた入力バッファ22,32のうち少なくとも一つがLレベルの信号を出力していることになる。この場合、対応する入出力回路に設けられた入力バッファは電圧レベルVIHの入力信号をLレベルと判定してしまっているため、半導体集積回路1aに不良があると判断されるS209。一方、テスト結果出力部57からHレベルのテスト結果が出力された場合S208のYES、入出力回路2,3にそれぞれ設けられた入力バッファ22,32は何れもHレベルの信号を出力していることになる。この場合、入出力回路2,3にそれぞれ設けられた入力バッファ22,32は電圧レベルVIHの入力信号をいずれもHレベルと判定しているため、半導体集積回路1aに不良がないと判断されるS210。その後、次のテストに進む。次に、入力バッファ22が電圧レベルVIL以下の入力信号をLレベルであると判定するか否かのテストを開始するS211。まず、選択部52は、切替信号生成部53からの切替信号に基づき、比較部23側の信号経路を選択するS212。それにより、選択部52は、ノードN1の電位、即ち、入力バッファ22の入力信号の電圧レベルと、外部から入力端子T2に供給される第2基準電位と、の比較結果を出力可能な状態となる。次に、入力端子T1には、入力バッファ22に与える入力信号として電圧レベルVILの第1基準電位を外部から供給するS213。また、入力端子T2には、電圧レベルVILの第2基準電位を外部から供給するS213。なお、電圧レベルVILとは、入力バッファ22のLレベルの入力信号として保証されるべき当該入力信号の最高電圧レベルのことである。比較部23は、入力バッファ22の入力信号の電圧レベルが第2基準電位VILより高い場合、Hレベルの比較結果を出力する。すなわち、入力バッファ22に与えられる入力信号の電圧レベルが、保証されるべきLレベルの入力電圧を確保しており、テスト条件を満たすことを示す。一方、比較部23は、入力バッファ22の入力信号の電圧レベルが第2基準電位VIL以下である場合、Lレベルの比較結果を出力する。すなわち、入力バッファ22に与えられる入力信号の電圧レベルが、保証されるべきLレベルの入力電圧を満たしていないことを示す。入力バッファ32のテストのために入出力回路3に対しても同様の制御がなされる。そして、テスト結果出力部57は、OR回路571の出力信号を選択しテスト結果として出力するS213。換言すると、テスト結果出力部57は、選択部52,55からそれぞれ出力されたデータの論理和をテスト結果として出力する。それにより、入出力回路2,3にそれぞれ設けられた比較部23,33の比較結果が何れもLレベルであるか否かを、出力端子T3にてモニタすることが可能になる。例えば、テスト結果出力部57からHレベルのテスト結果が出力された場合S214のNO、入出力回路2,3にそれぞれ設けられた比較部23,33のうち少なくとも一つがHレベルの比較結果を出力していることになる。そのため、入力端子T1から各入力バッファに入力される入力信号の電圧レベルは、少なくとも一つの入力バッファにおいて第2基準電位VILより高く所望の電圧レベルを確保できておらず、テスト条件としては適していないと判断できる。この場合、一つ目の方法として、外部から入力端子T2に供給する第2基準電位の電圧レベルVILを上昇させるS215。そして、再び入出力回路2,3にそれぞれ設けられた比較部23,33の比較結果が何れもLレベルであるか否かを、出力端子T3にてモニタする。テスト結果出力部57からHレベルのテスト結果が出力された場合には、Lレベルのテスト結果が出力されるまで同様の動作が繰り返される。この方法では、第2基準電位VILが上昇するため、テスト条件としては厳しくなる。二つ目の方法として、外部から入力端子T1に供給する第1基準電位の電圧レベルを低下させるS215。そして、再び入出力回路2,3にそれぞれ設けられた比較部23,33の比較結果が何れもLレベルであるか否かを、出力端子T3にてモニタする。テスト結果出力部57からHレベルのテスト結果が出力された場合には、Lレベルのテスト結果が出力されるまで同様の動作が繰り返される。この方法では、対応する入力バッファの入力信号の電圧レベルが第2基準電位VIL以下まで低下するため、テスト条件としては一つ目の方法よりも緩和される。テスト結果出力部57からLレベルのテスト結果が出力されるとS214のYES、入出力回路2,3にそれぞれ設けられた比較部23,33は何れもLレベルの比較結果を出力していることになる。そのため、入出力回路2,3にそれぞれ設けられた入力バッファ22,32の入力信号の電圧レベルは、何れも第2基準電位VIL程度となり所望の電圧レベルを示していると判断できる。各入力バッファ22,32の入力信号の電圧レベルの確認及び調整の後、選択部52は、切替信号生成部53からの切替信号に基づき、入力バッファ22側の信号経路を選択するS216。それにより、選択部52は、入力バッファ22の出力信号を選択し出力する。入力バッファ32のテストのために入出力回路3に対しても同様の制御がなされる。そして、テスト結果出力部57は、OR回路571の出力信号を選択しテスト結果として出力するS217。換言すると、テスト結果出力部57は、選択部52,55からそれぞれ出力されたデータの論理和をテスト結果として出力するS217。それにより、入出力回路2,3にそれぞれ設けられた入力バッファ22,32の出力信号が何れもLレベルであるか否かを、出力端子T3にてモニタすることが可能になる。例えば、テスト結果出力部57からHレベルのテスト結果が出力された場合S217のNO、入出力回路2,3にそれぞれ設けられた入力バッファ22,32のうち少なくとも一つがHレベルの信号を出力していることになる。この場合、対応する入出力回路に設けられた入力バッファは電圧レベルVILの入力信号をHレベルと判定してしまっているため、半導体集積回路1aに不良があると判断されるS218。一方、テスト結果出力部57からLレベルのテスト結果が出力された場合S217のYES、入出力回路2,3にそれぞれ設けられた入力バッファ22,32は何れもLレベルの信号を出力していることになる。この場合、入出力回路2,3にそれぞれ設けられた入力バッファ22,32が電圧レベルVILの入力信号をいずれもLレベルと判定しているため、半導体集積回路1aに不良がないと判断されるS219。その結果、各入力バッファに問題が無いと判断され、各入力バッファのDCテストが終了するS220。このように、本実施の形態にかかる半導体集積回路は、各入出力回路に対して設けられた入出力端子にプローブ針を接触させる必要が無いため、プローブ針を接触させる外部端子の数を抑制してDCテストを行うことができる。また、本実施の形態にかかる半導体集積回路では、特許文献2の場合と異なり、通常動作時に使用される信号経路上にトランスファゲート等のテスト用回路は設けられていない。換言すると、本実施の形態にかかる半導体集積回路では、比較部23等のテスト用回路は通常動作時に使用される信号経路とは異なる信号経路上に設けられている。そのため、本実施の形態にかかる半導体集積回路は、通常動作時にテスト用回路の影響による伝搬遅延や入出力レベルの変動を受け難い。また、本実施の形態にかかる半導体集積回路は、特許文献1及び特許文献4の場合と異なり、バウンダリスキャンレジスタを用いてDCテストを行う必要はない。例えば、本実施の形態にかかる半導体集積回路は、組み合わせ回路であるテスト結果出力部57を用いて複数の入出力回路のテスト結果の論理積又は論理和を出力している。そのため、本実施の形態にかかる半導体集積回路は、関連する技術の場合よりも短いテスト時間で各入出力回路のテスト結果をモニタすることが可能である。また、本実施の形態にかかる半導体集積回路は、第1及び第2基準電位を調整可能であるため、精度の高いDCテストを最適なテスト環境で実施することが可能である。実施の形態2図6は、本発明の実施の形態2にかかる半導体集積回路1bを示すブロック図である。図6に示す半導体集積回路1bは、図2に示す半導体集積回路1aと比較して、各入出力回路の構成が異なる。図6に示す半導体集積回路1bは、入出力回路2bと、入出力回路3bと、テスト制御部5aと同じ構成のテスト制御部5bと、駆動回路4と、入出力端子P1と、入出力端子P2と、入力端子T1と、入力端子T2と、出力端子T3と、を備える。入出力回路2bは、入出力回路2と比較して、スイッチ27及び抵抗素子25を有しない。入出力回路2bのその他の回路構成については、入出力回路2の場合と同様であるため、その説明を省略する。入出力回路3bは、入出力回路3と比較して、スイッチ37及び抵抗素子35を有しない。入出力回路3bのその他の回路構成については、入出力回路3の場合と同様であるため、その説明を省略する。図6に示す半導体集積回路1bの場合、出力バッファ21がHレベルの出力信号として電圧レベルVOH以上の信号を出力しているか否かのテストを行う場合、スイッチ26をオンする。つまり、入力端子T1とノードN1とを抵抗素子24を介して導通させる。また、入力端子T1には、接地電圧レベルの第1基準電位を外部から供給する。それにより、図6に示す半導体集積回路1bは、図2に示す半導体集積回路1aにおいてスイッチ26をオフしスイッチ27をオンする場合と同等の効果を奏することができる。ただし、この場合、出力バッファ21のHレベルの出力信号をテストする場合と、出力バッファ21のLレベルの出力信号をテストする場合とで、それぞれ独自の抵抗値の抵抗素子を用いることはできず、共通の抵抗素子24を用いる必要がある点に留意する。なお、入出力回路3bを含む他の入出力回路に対しても同様の制御がなされる。このように、本実施の形態にかかる半導体集積回路1bは、実施の形態1にかかる半導体集積回路1aと同等の効果を奏することができる。また、本実施の形態にかかる半導体集積回路1bは、実施の形態1にかかる半導体集積回路1aよりも抵抗素子及びスイッチの数を低減することができるため、回路規模の増大をさらに抑制することができる。実施の形態3図7は、本発明の実施の形態3にかかる半導体装置100を示す構成図である。図7に示す半導体装置100は、本発明が適用された半導体集積回路101と、本発明が適用されていない半導体集積回路102と、を搭載してSiPSysteminPackage化したものである。図7に示す半導体装置100は、本発明が適用された半導体集積回路101を用いて、パッケージ封入後にプローブ針を接触さすることができない半導体集積回路102の入出力端子のDCテストを行うことができることを特徴とする。なお、本実施の形態では、半導体集積回路101が図2に示す半導体集積回路1aと同様の回路構成である場合を例に説明するが、これに限られない。例えば、半導体集積回路101は図6に示す半導体集積回路1bと同様の回路構成であっても良い。図7に示すように、半導体装置100には、半導体集積回路101及び半導体集積回路102が搭載されるとともに、外部との接続点として複数のリードフレーム103が外周に沿って配置されている。複数のリードフレーム103は、ボンディングワイヤ104を介して、半導体集積回路101の複数の外部端子又は半導体集積回路102の複数の外部端子に接続される。ここで、複数のリードフレーム103の一部は、ボンディングワイヤ104を介して、半導体集積回路101の入力端子T1、入力端子T2及び出力端子T3にも接続されている。なお、プローブ針を半導体集積回路101,102の何れかの外部端子に接触させるとは、プローブ針を半導体装置100の対応するリードフレーム103に接触させることと等価であるものとする。また、半導体集積回路101の他の複数の外部端子である入出力端子P1~Pmmは自然数は、チップ間ボンディングワイヤ以下、単にボンディングワイヤと称す105を介して、半導体集積回路102の他の複数の外部端子である入出力端子Pa1~Pamにそれぞれ接続されている。半導体集積回路101の入出力端子P1~Pm及び半導体集積回路102の入出力端子Pa1~Pamは、リードフレーム103に接続されないため、パッケージ封入後は、これら入出力端子にプローブ針を接触させることができない。このような場合でも、本発明が適用された半導体集積回路101は、入出力端子P1~Pmにプローブ針を接触させることなく対応する入出力回路のDCテストを行うことが可能である。一方、本発明が適用されていない半導体集積回路102は、単体では、入出力端子Pa1~Pamにプローブ針を接触できなければ対応する入出力回路のDCテストを行うことができない。しかしながら、本実施の形態にかかる半導体装置100は、半導体集積回路101の機能を用いて、半導体集積回路102に設けられたこれら入出力回路のDCテストを行うことを可能にしている。以下、詳細に説明する。図8は、図7に示す半導体装置100の一部の具体的構成を示すブロック図である。なお、図8では、m=2である場合を例に説明する。図8に示すように、半導体集積回路101の入出力端子P1は、ボンディングワイヤ105を介して、半導体集積回路102の入出力端子Pa1に接続されている。半導体集積回路101の入出力端子P2は、ボンディングワイヤ105を介して、半導体集積回路102の入出力端子Pa2に接続されている。半導体集積回路101の回路構成については、図2に示す半導体集積回路1aと同様であるため、その説明を省略する。半導体集積回路102は、入出力回路6,7と、入出力回路6,7を制御する制御部8と、を少なくとも備える。入出力回路6は、出力バッファ61と、入力バッファ62と、を有する。入出力回路7は、出力バッファ71と、入力バッファ72と、を有する。入出力回路6は、半導体集積回路102の外部端子の一つである入出力端子Pa1に対して設けられる。具体的には、入出力回路6に設けられた出力バッファ61の出力は入出力端子Pa1に接続される。入出力回路6に設けられた入力バッファの入力は入出力端子Pa1に接続される。出力バッファ61は、制御部8から出力されたイネーブル信号に基づいて出力状態が制御される。出力バッファ61は、イネーブル信号がLレベルの場合、出力をハイインピーダンス状態HiZにし、イネーブル信号がHレベルの場合、制御部8から出力されたデータを駆動して入出力端子Pa1に対して出力する。入力バッファ62は、入出力端子P1の電位を駆動して制御部8に対して出力する。入出力回路7は、半導体集積回路102の外部端子の一つである入出力端子Pa2に対して設けられる。なお、入出力回路7は、入出力回路6と同じ回路構成である。つまり、出力バッファ71が出力バッファ61に対応し、入力バッファ72が入力バッファ62に対応する。したがって、入出力回路7の回路構成については、その説明を省略する。制御部8は、出力バッファ61,71に対してイネーブル信号及びテストデータを出力可能であって、入力バッファ62,72の出力信号を取り込みテスト結果として外部に出力可能であれば良い。次に、図8に示す半導体装置100の動作について、図9、図10A及び図10Bを用いて説明する。図9は、半導体集積回路102の各出力バッファ61,71のDCテスト方法を示すフローチャートである。図10A及び図10Bは、半導体集積回路102の入力バッファ62,72のDCテスト方法を示すフローチャートである。出力バッファのDCテスト方法各出力バッファ61,71のDCテスト方法、即ち、各出力バッファ61,71の出力信号の電圧レベルが所望の範囲内であるか否かをテストする方法について、図9のフローチャートを用いて説明する。なお、本実施の形態では、入出力回路6,7のDCテストは同時に同様に行われる。したがって、特に断りがない限り、主として入出力回路6のDCテスト方法について説明する。このテストでは、出力データ制御部51は、出力バッファ21に対してLレベルのイネーブル信号を出力しておくS301。それにより、出力バッファ21の出力はハイインピーダンス状態となる。また、選択部52は、切替信号生成部53からの切替信号に基づき、比較部23側の信号経路を選択しておくS301。それにより、選択部52は、ノードN1の電位、即ち、入出力端子P1の電位と、外部から入力端子T2に供給される第2基準電位と、の比較結果を出力可能な状態となる。ここで、入出力端子P1は、ボンディングワイヤ105を介して、半導体集積回路102の入出力端子Pa1に接続されている。したがって、選択部52は、入出力端子Pa1の電位と、第2基準電位と、の比較結果を出力可能な状態となっている。まず、半導体集積回路102に設けられた出力バッファ61がHレベルの出力信号として電圧レベルVOH以上の信号を出力しているか否かのテストを開始するS302。まず、スイッチ26をオフし、スイッチ27をオンするS303。つまり、接地電圧端子GNDとノードN1とを抵抗素子25を介して導通させる。また、入力端子T2には、電圧レベルVOHの第2基準電位を外部から供給するS303。なお、電圧レベルVOHとは、出力バッファ61のHレベルの出力信号として許容される当該出力信号の最低電圧レベルのことである。比較部23は、出力バッファ61の出力信号の電圧レベルが第2基準電位VOH以上である場合、Hレベルの比較結果を出力する。一方、比較部23は、出力バッファ61の出力信号の電圧レベルが第2基準電位VOHより低い場合、Lレベルの比較結果を出力する。出力バッファ71のテストのために入出力回路3に対しても同様の制御がなされる。そして、テスト結果出力部57は、AND回路572の出力信号を選択しテスト結果として出力するS303。換言すると、テスト結果出力部57は、選択部52,55からそれぞれ出力されたデータの論理積をテスト結果として出力する。それにより、入出力回路2,3にそれぞれ設けられた比較部23,33の比較結果が何れもHレベルであるか否かを、出力端子T3より具体的には出力端子T3に接続されたリードフレーム103にてモニタすることが可能になる。次に、半導体集積回路102において、制御部8は、出力バッファ61,71に対して、Hレベルのイネーブル信号及びHレベルのテストデータを出力するS304。それにより、出力バッファ61,71は、それぞれHレベルのテストデータを駆動して出力する。例えば、テスト結果出力部57からLレベルのテスト結果が出力された場合S305のNO、比較部23,33のうち少なくとも一つがLレベルの比較結果を出力していることになる。この場合、半導体集積回路102に設けられた出力バッファ61,71の何れかの出力信号の電圧レベルが第2基準電位VOHより低いため、半導体集積回路102に不良があると判断されるS306。一方、テスト結果出力部57からHレベルのテスト結果が出力された場合S305のYES、比較部23,33は何れもHレベルの比較結果を出力していることになる。この場合、半導体集積回路102に設けられた出力バッファ61,71の出力信号の電圧レベルが何れも第2基準電位VOH以上であるため、半導体集積回路102に不良がないと判断されるS307。この場合、次のテストに進む。次に、出力バッファ61がLレベルの出力信号として電圧レベルVOL以下の信号を出力しているか否かのテストを開始するS308。まず、スイッチ26をオンし、スイッチ27をオフするS309。つまり、第1基準電位の供給される入力端子T1とノードN1とを抵抗素子24を介して導通させる。なお、入力端子T1には、出力バッファ61の駆動電圧と同じ電圧レベルの第1基準電位を外部から供給するS309。また、入力端子T2には、電圧レベルVOLの第2基準電位を外部から供給するS309。なお、電圧レベルVOLとは、出力バッファ61のLレベルの出力信号として許容される当該出力信号の最高電圧レベルのことである。比較部23は、出力バッファ61の出力信号の電圧レベルが第2基準電位VOLより高い場合、Hレベルの比較結果を出力する。一方、比較部23は、出力バッファ61の出力信号の電圧レベルが第2基準電位VOL以下である場合、Lレベルの比較結果を出力する。出力バッファ71のテストのために入出力回路3に対しても同様の制御がなされる。そして、テスト結果出力部57は、OR回路571の出力信号を選択しテスト結果として出力するS309。換言すると、テスト結果出力部57は、選択部52,55からそれぞれ出力されたデータの論理和をテスト結果として出力する。それにより、入出力回路2,3にそれぞれ設けられた比較部23,33の比較結果が何れもLレベルであるか否かを、出力端子T3より具体的には出力端子T3に接続されたリードフレーム103にてモニタすることが可能になる。次に、半導体集積回路102において、制御部8は、出力バッファ61,71に対して、Hレベルのイネーブル信号及びLレベルのテストデータを出力するS310。それにより、出力バッファ61,71は、それぞれLレベルのテストデータを駆動して出力する。例えば、テスト結果出力部57からHレベルのテスト結果が出力された場合S311のNO、比較部23,33のうち少なくとも一つがHレベルの比較結果を出力していることになる。この場合、半導体集積回路102に設けられた出力バッファ61,71の何れかの出力信号の電圧レベルが第2基準電位VOLより高いため、半導体集積回路102に不良があると判断されるS312。一方、テスト結果出力部57からLレベルのテスト結果が出力された場合S311のYES、比較部23,33は何れもLレベルの比較結果を出力していることになる。この場合、半導体集積回路102に設けられた出力バッファ61,71の出力信号の電圧レベルが何れも第2基準電位VOL以下であるため、半導体集積回路102に不良がないと判断されるS313。その結果、出力バッファ61,71に問題が無いと判断され、出力バッファ61,71のDCテストが終了するS314。入力バッファのDCテスト方法次に、各入力バッファ62,72のDCテスト方法、即ち、各入力バッファ62,72の閾値電圧が所望の範囲内であるか否かをテストする方法について、図10A及び図10Bのフローチャートを用いて説明する。なお、本実施の形態では、入出力回路6,7のDCテストは同時に同様に行われる。したがって、特に断りがない限り、主として入出力回路6のテスト方法について説明する。このテストでは、スイッチ26をオンし、スイッチ27をオフしておくS401。つまり、第1基準電位の供給される入力端子T1とノードN1とを抵抗素子24を介して導通させる。また、出力データ制御部51は、出力バッファ21に対してLレベルのイネーブル信号を出力しておくS401。それにより、出力バッファ21の出力はハイインピーダンス状態となる。また、選択部52は、切替信号生成部53からの切替信号に基づき、比較部23側の信号経路を選択しておくS401。それにより、選択部52は、ノードN1の電位、即ち、入出力端子P1の電位と、外部から入力端子T2に供給される第2基準電位と、の比較結果を出力可能な状態となる。ここで、入出力端子P1は、ボンディングワイヤ105を介して、半導体集積回路102の入出力端子Pa1に接続されている。したがって、選択部52は、入出力端子Pa1の電位と、第2基準電位と、の比較結果を出力可能な状態となっている。また、半導体集積回路102において、制御部8は、出力バッファ61,71に対してLレベルのイネーブル信号を出力しておくS402。それにより、出力バッファ61,71の出力は何れもハイインピーダンス状態となる。まず、入力バッファ62が電圧レベルVIH以上の入力信号をHレベルであると判定するか否かのテストを開始するS403。入力端子T1には、電圧レベルVIHの第1基準電位を外部から供給するS404。また、入力端子T2には、電圧レベルVIHの第2基準電位を外部から供給するS404。なお、電圧レベルVIHとは、入力バッファ62のHレベルの入力信号として許容される当該入力信号の最低電圧レベルのことである。比較部23は、入力バッファ62の入力信号の電圧レベルが第2基準電位VIH以上である場合、Hレベルの比較結果を出力する。一方、比較部23は、入力バッファ62の入力信号の電圧レベルが第2基準電位VIHより低い場合、Lレベルの比較結果を出力する。入力バッファ72のテストのために入出力回路3に対しても同様の制御がなされる。そして、テスト結果出力部57は、AND回路572の出力信号を選択しテスト結果として出力するS404。換言すると、テスト結果出力部57は、選択部52,55からそれぞれ出力されたデータの論理積をテスト結果として出力する。それにより、入出力回路2,3にそれぞれ設けられた比較部23,33の比較結果が何れもHレベルであるか否かを、出力端子T3より具体的には出力端子T3に接続されたリードフレーム103にてモニタすることが可能になる。例えば、テスト結果出力部57からLレベルのテスト結果が出力された場合S405のNO、比較部23,33のうち少なくとも一つがLレベルの比較結果を出力していることになる。そのため、半導体集積回路102に設けられた入力バッファ62,72の何れかの入力信号の電圧レベルは、第2基準電位VIHより低く所望の電圧レベルでないと判断できる。この場合、一つ目の方法として、外部から入力端子T2に供給する第2基準電位の電圧レベルVIHを低下させるS406。そして、再び、入出力回路2,3にそれぞれ設けられた比較部23,33の比較結果が何れもHレベルであるか否かを、出力端子T3にてモニタする。テスト結果出力部57からLレベルのテスト結果が出力された場合には、Hレベルのテスト結果が出力されるまで同様の動作が繰り返される。この方法では、第2基準電位VIHが低下するため、テスト条件としては厳しくなる。二つ目の方法として、外部から入力端子T1に供給する第1基準電位の電圧レベルを上昇させるS406。そして、再び、入出力回路2,3にそれぞれ設けられた比較部23,33の比較結果が何れもHレベルであるか否かを、出力端子T3にてモニタする。テスト結果出力部57からLレベルのテスト結果が出力された場合には、Hレベルのテスト結果が出力されるまで同様の動作が繰り返される。この方法では、対応する入力バッファの入力信号の電圧レベルが第2基準電位VIH以上まで上昇するため、テスト条件としては一つ目の方法よりも緩和される。テスト結果出力部57からHレベルのテスト結果が出力されるとS405のYES、比較部23,33が何れもHレベルのテスト結果を出力していることになる。そのため、半導体集積回路102に設けられた入力バッファ62,72の入力信号の電圧レベルは、何れも第2基準電位VIH程度となり所望の電圧レベルを示していると判断できる。各入力バッファ62,72の入力信号の電圧レベルの確認及び調整の後、半導体集積回路102に設けられた制御部8は、入力バッファ62,72の出力信号を取り込み、テスト結果として外部に出力する。例えば、入力バッファ62,72のうち少なくとも一つがLレベルの信号を出力している場合S407のNO、対応する入力バッファは電圧レベルVIHの入力信号をLレベルと判定してしまっているため、半導体集積回路102に不良があると判断されるS408。一方、入力バッファ62,72が何れもHレベルの信号を出力している場合S407のYES、入力バッファ62,72は電圧レベルVIHの入力信号を何れもHレベルと判定しているため、半導体集積回路102に不良がないと判断されるS409。その後、次のテストに進む。次に、入力バッファ62が電圧レベルVIL以下の入力信号をLレベルであると判定するか否かのテストを開始するS410。入力端子T1には、電圧レベルVILの第1基準電位を外部から供給するS411。また、入力端子T2には、電圧レベルVILの第2基準電位を外部から供給するS411。なお、電圧レベルVILとは、入力バッファ62のLレベルの入力信号として許容される当該入力信号の最高電圧レベルのことである。比較部23は、入力バッファ62の入力信号の電圧レベルが第2基準電位VILより高い場合、Hレベルの比較結果を出力する。一方、比較部23は、入力バッファ62の入力信号の電圧レベルが第2基準電位VIH以下である場合、Lレベルの比較結果を出力する。入力バッファ72のテストのために入出力回路3に対しても同様の制御がなされる。そして、テスト結果出力部57は、OR回路571の出力信号を選択しテスト結果として出力するS411。換言すると、テスト結果出力部57は、選択部52,55からそれぞれ出力されたデータの論理和をテスト結果として出力する。それにより、入出力回路2,3にそれぞれ設けられた比較部23,33の比較結果が何れもLレベルであるか否かを、出力端子T3より具体的には出力端子T3に接続されたリードフレーム103にてモニタすることが可能になる。例えば、テスト結果出力部57からHレベルのテスト結果が出力された場合S412のNO、比較部23,33のうち少なくとも一つがHレベルの比較結果を出力していることになる。そのため、半導体集積回路102に設けられた入力バッファ62,72の何れかの入力信号の電圧レベルは、第2基準電位VILより高く所望の電圧レベルでないと判断できる。この場合、一つ目の方法として、外部から入力端子T2に供給する第2基準電位の電圧レベルVILを上昇させるS413。そして、再び、入出力回路2,3にそれぞれ設けられた比較部23,33の比較結果が何れもLレベルであるか否かを、出力端子T3にてモニタする。テスト結果出力部57からHレベルのテスト結果が出力された場合には、Lレベルのテスト結果が出力されるまで同様の動作が繰り返される。この方法では、第2基準電位VILが上昇するため、テスト条件としては厳しくなる。二つ目の方法として、外部から入力端子T1に供給する第1基準電位の電圧レベルを低下させるS413。そして、再び、入出力回路2,3にそれぞれ設けられた比較部23,33の比較結果が何れもLレベルであるか否かを、出力端子T3にてモニタする。テスト結果出力部57からHレベルのテスト結果が出力された場合には、Lレベルのテスト結果が出力されるまで同様の動作が繰り返される。この方法では、対応する入力バッファの入力信号の電圧レベルが第2基準電位VIL以下まで低下するため、テスト条件としては一つ目の方法よりも緩和される。テスト結果出力部57からLレベルのテスト結果が出力されるとS412のYES、比較部23,33が何れもLレベルのテスト結果を出力していることになる。そのため、半導体集積回路102に設けられた入力バッファ62,72の入力信号の電圧レベルは、何れも第2基準電位VIL程度となり所望の電圧レベルを示していると判断できる。各入力バッファ62,72の入力信号の電圧レベルの確認及び調整の後、半導体集積回路102に設けられた制御部8は、入力バッファ62,72の出力信号を取り込み、テスト結果として外部に出力する。例えば、入力バッファ62,72のうち少なくとも一つがHレベルの信号を出力している場合S414のNO、対応する入力バッファは電圧レベルVILの入力信号をHレベルと判定してしまっているため、半導体集積回路102に不良があると判断されるS415。一方、入力バッファ62,72が何れもLレベルの信号を出力している場合S414のYES、入力バッファ62,72は電圧レベルVILの入力信号を何れもLレベルと判定しているため、半導体集積回路102に不良がないと判断されるS416。その結果、入力バッファ62,72に問題が無いと判断され、入力バッファ62,72のDCテストが終了するS220。なお、半導体集積回路101に設けられた入出力回路2,3のDCテストは、半導体集積回路102に設けられた出力バッファ61,71の出力をハイインピーダンス状態にして、実施の形態1の場合と同様の手順で実施される。このように、本実施の形態にかかる半導体集積回路101は、同じ半導体装置に搭載された他の半導体集積回路102のDCテストを行うことができる。より具体的には、本実施の形態にかかる半導体集積回路101は、他の半導体集積回路102がチップ間接続によりプローブ針を接触させることのできない入出力端子を有する場合でも、当該入出力端子に対して設けられた入出力回路のDCテストを行うことができる。また、本実施の形態にかかる半導体集積回路101は、同じ半導体装置に搭載された他の半導体集積回路102とのチップ間接続によりプローブ針を接触させることができない入出力端子を自己に有する場合でも、当該入出力端子に対して設けられた入出力回路のDCテストを行うことができる。なお、本発明は上記実施の形態1~3に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態1~3では、出力バッファ、入力バッファの順にDCテストが実施された場合を例に説明したが、これに限られない。当然ながら、入力バッファ、出力バッファの順にDCテストが実施されても良い。また、上記実施の形態1~3では、入出力端子に対して本発明が適用された場合を例に説明したが、これに限られず、入力専用端子や出力専用回路に対して本発明が適用されても良い。また、上記実施の形態1~3では、各入出力回路の出力結果に応じたテスト結果を出力するテスト結果出力部57が設けられた場合を例に説明したが、これに限られない。テスト結果出力部57に代えて、複数のバウンダリスキャンレジスタが設けられた構成に適宜変更可能である。これら複数のバウンダリスキャンレジスタは、複数の入出力回路の出力結果を取り込んでシリアルにテスト結果を出力する。この場合、テスト時間が長くなるが、故障している入出力回路を特定することが可能である。もっとも、実施の形態1~3の構成でも、一部の入出力回路のテスト結果をマスクすることにより、故障している入出力回路を特定することは可能である。また、上記実施の形態1~3では、各入出力回路がプルアップ用抵抗素子例えば、入出力回路2における抵抗素子24及びプルダウン用抵抗素子例えば、入出力回路2における抵抗素子25を有する場合を例に説明したが、これに限られない。各入出力回路はこれら抵抗素子を有しない構成に適宜変更可能である。この場合、各出力バッファのDCテストでは、対応するスイッチ例えば、入出力回路2におけるスイッチ26,27をオフにし、かつ対応するテスト結果出力部をマスク例えば、論理和判定の場合はOR入力をLレベル固定入力しておく必要がある。なお、特許文献4に開示された半導体装置では、出力バッファの出力信号の電圧レベルは、入力バッファによって判定される。入力バッファの閾値電圧は、出力バッファによって判定される。そのため、この半導体装置は、入力バッファのバラツキ誤差及び出力バッファのバラツキ誤差の両方の影響を受けるため、精度の高いDCテストを行うことができないという問題がある。一方、上記実施の形態にかかる半導体集積回路では、このような問題は生じない。さらに、特許文献4に開示された半導体装置では、配線を低抵抗にする必要のある電源ライン及び接地ラインを2系統引き回す必要があるため、回路規模が増大するという問題がある。一方、上記実施の形態にかかる半導体集積回路では、電源ライン及び接地ラインを2系統引き回す必要がないため、このような問題は生じない。また、入力端子T1に流れる電流量及び入力端子T2に流れる電流量はいずれも微量であるため、対応する配線を低抵抗にする必要性は低い。つまり、上記実施の形態に係る半導体集積回路は、特許文献4の場合と比較して、回路規模の増大を抑制することができる。"