"セット信号及びリセット信号に基づき出力信号を生成するRSフリップフロップと、第1及び第2コンデンサを有し、前記出力信号に基づき当該第1及び当該第2コンデンサを相補的に充電又は放電する電荷充放電部と、前記第1コンデンサに蓄積された電荷に応じた第1電圧と、第1基準電圧と、を比較して前記セット信号を出力する第1コンパレータと、前記第2コンデンサに蓄積された電荷に応じた第2電圧と、前記第1基準電圧と、を比較して前記リセット信号を出力する第2コンパレータと、前記第1基準電圧及び前記第1電圧のそれぞれの電圧レベルが一致するタイミングと、前記第1基準電圧及び前記第2電圧のそれぞれの電圧レベルが一致するタイミングと、を前記出力信号の周波数に応じて制御する制御部と、を備えた発振回路。前記制御部は、前記出力信号の周波数に応じて前記第1基準電圧の電圧レベルを制御することを特徴とする請求項1に記載の発振回路。前記制御部は、前記出力信号の周波数の上昇に伴って前記第1基準電圧の電圧レベルを上昇させ、前記出力信号の周波数の低下に伴って前記第1基準電圧の電圧レベルを低下させることを特徴とする請求項1又は2に記載の発振回路。前記制御部は、前記出力信号の周波数に応じた制御電圧を生成する制御電圧生成部と、第2基準電圧と前記制御電圧との差分に応じた参照電圧を前記第1基準電圧として生成する電圧制御部と、を有する請求項1~3のいずれか一項に記載の発振回路。前記電圧制御部は、積分回路であることを特徴とする請求項4に記載の発振回路。前記制御電圧生成部は、一定の電流を流す第1定電流源回路と、前記出力信号の周波数に応じた抵抗値を示すスイッチトキャパシタ抵抗と、を有し、前記第1定電流源回路に流れる電流の電流値と、前記スイッチトキャパシタ抵抗の抵抗値と、に基づいて決定される電圧レベルの前記制御電圧を生成することを特徴とする請求項4又は5に記載の発振回路。前記電荷充放電部は、一定の電流を流す第2定電流源回路と、前記第2定電流源回路と、前記第1及び前記第2コンデンサと、の間の導通状態、並びに、第1の電源と、前記第1及び前記第2コンデンサと、の間の導通状態を、前記出力信号に基づき制御するスイッチ部と、をさらに有し、前記電荷充放電部は、前記制御電圧生成部として、前記第2定電流源回路に流れる電流の電流値と、前記スイッチ部と前記第1及び前記第2コンデンサとにより構成されるスイッチトキャパシタ抵抗の抵抗値と、に基づいて決定される電圧レベルの前記制御電圧をさらに生成することを特徴とする請求項4又は5に記載の発振回路。前記制御部は、前記出力信号の周波数に応じて前記第1及び前記第2電圧のスルーレートを制御することを特徴とする請求項1に記載の発振回路。前記制御部は、前記出力信号の周波数の上昇に伴って前記第1及び前記第2電圧のスルーレートを小さくし、前記出力信号の周波数の低下に伴って前記第1及び前記第2電圧のスルーレートを大きくすることを特徴とする請求項1又は8に記載の発振回路。前記制御部は、前記出力信号の周波数に応じた制御電圧を生成する制御電圧生成部と、前記第1基準電圧としての第2基準電圧と、前記制御電圧と、の差分に応じて前記第1及び前記第2電圧のスルーレートを制御する電圧制御部と、を有する請求項1、8及び9のいずれか一項に記載の発振回路。前記電圧制御部は、積分回路であることを特徴とする請求項10に記載の発振回路。前記制御電圧生成部は、一定の電流を流す第1定電流源回路と、前記出力信号の周波数に応じた抵抗値を示すスイッチトキャパシタ抵抗と、を有し、前記第1定電流源回路に流れる電流の電流値と、前記スイッチトキャパシタ抵抗の抵抗値と、に基づいて決定される電圧レベルの前記制御電圧を生成することを特徴とする請求項10又は11に記載の発振回路。前記電圧制御部は、前記第2基準電圧と前記制御電圧との差分に応じた参照電圧を生成し、前記電荷充放電部は、前記参照電圧に応じた電流を流す可変電流源回路と、前記可変電流源回路と、前記第1及び前記第2コンデンサと、の間の導通状態、並びに、第1の電源と、前記第1及び前記第2コンデンサと、の間の導通状態を、前記出力信号に基づき制御するスイッチ部と、をさらに有する請求項10~12のいずれか一項に記載の発振回路。前記電圧制御部は、前記第2基準電圧と前記制御電圧との差分に応じた参照電圧を生成し、前記電荷充放電部は、一定の電流を流す第2定電流源回路と、前記第2定電流源回路と、前記第1及び前記第2コンデンサと、の間の導通状態、並びに、第1の電源と、前記第1及び前記第2コンデンサと、の間の導通状態を、前記出力信号に基づき制御するスイッチ部と、をさらに有し、前記第1及び前記第2コンデンサは、前記参照電圧に応じた容量値を示す可変コンデンサであることを特徴とする請求項10~12のいずれか一項に記載の発振回路。前記制御部は、前記出力信号の周期に応じたパルス幅の電流制御信号を発生するパルス発生回路であって、前記電荷充放電部は、前記電流制御信号の論理値に応じた電流を選択的に流す可変電流源回路と、前記可変電流源回路と、前記第1及び前記第2コンデンサと、の間の導通状態、並びに、第1の電源と、前記第1及び前記第2コンデンサと、の間の導通状態を、前記出力信号に基づき制御するスイッチ部と、をさらに有する請求項1、8及び9のいずれか一項に記載の発振回路。前記パルス発生回路は、前記第1又は前記第2電圧の電圧レベルが前記第1基準電圧に達してから前記出力信号が論理値変化するまでの期間に応じた期間中、第1論理値の前記電流制御信号を発生し、当該期間以外では、第1論理値と異なる第2論理値の前記電流制御信号を発生することを特徴とする請求項15に記載の発振回路。前記パルス発生回路は、前記第1又は前記第2電圧の電圧レベルが前記第1基準電圧に達してから前記出力信号が論理値変化するまでの期間と略同一の期間中、第1論理値の前記電流制御信号を発生し、当該期間以外では、第1論理値と異なる第2論理値の前記電流制御信号を発生することを特徴とする請求項16に記載の発振回路。前記可変電流源回路は、前記電流制御信号が第1論理値の場合、前記制御信号が第2論理値の場合よりも大きな電流を流すことを特徴とする請求項16又は17に記載の発振回路。前記可変電流源回路は、前記電流制御信号が第1論理値の場合、前記制御信号が第2論理値の場合の略2倍の電流を流すことを特徴とする請求項16又は17に記載の発振回路。前記第1基準電圧としての第2基準電圧を生成する基準電圧生成部をさらに備えた請求項15~19のいずれか一項に記載の発振回路。前記第2基準電圧を生成する基準電圧生成部をさらに備えた請求項4~7、10~14のいずれか一項に記載の発振回路。前記基準電圧生成部は、一定の電流を流す第3定電流源回路と、前記第3定電流源回路に直列に接続された第1抵抗素子と、を有し、前記第3定電流源回路に流れる電流の電流値と、前記第1抵抗素子の抵抗値、とによって決定される電圧レベルの前記第2基準電圧を生成することを特徴とする請求項20又は21に記載の発振回路。前記第1抵抗素子は、外部からの制御信号に応じた抵抗値を示す可変抵抗素子であることを特徴とする請求項22に記載の発振回路。前記第1抵抗素子に直列に接続され、前記第1抵抗素子とは異なる温度依存性を有する第2抵抗素子をさらに有し、前記第3定電流源回路に流れる電流の電流値と、前記第1及び前記第2抵抗素子のそれぞれの抵抗値、とによって決定される電圧レベルの前記第2基準電圧を生成することを特徴とする請求項22に記載の発振回路。前記第1及び前記第2抵抗素子は、外部からの制御信号に応じた抵抗値を示す可変抵抗素子であることを特徴とする請求項24に記載の発振回路。請求項1~25のいずれか一項に記載の発振回路と、前記発振回路の前記出力信号と、フィードバック信号と、の位相差を検出する位相差検出部と、前記位相差検出部の検出結果に応じた制御電圧を生成するループフィルタと、前記制御電圧に応じた周波数のクロック信号を生成する電圧制御発振回路と、前記クロック信号を分周して前記フィードバック信号として生成する分周回路と、を備えたPLL。前記出力信号をクロック信号として出力する請求項1~25のいずれか一項に記載の発振回路と、前記クロック信号に同期して動作する内部回路と、を備えた半導体集積回路。通常動作モードと停止モードとを切り替えるモード切替部と、通常動作モードの場合に前記出力信号をクロック信号として出力し、停止モードの場合に固定電圧を出力する請求項1~25のいずれか一項に記載の発振回路と、前記通常動作モードの場合に前記クロック信号に同期して動作する内部回路と、を備えた半導体集積回路。特許文献1に開示された発振回路では、理想的には、第1の電圧V1が基準電圧Vstに達すると同時に又は第2の電圧V2が基準電圧Vstに達すると同時に、RSフロップフロップ回路の出力信号がLレベルからHレベル又はHレベルからLレベルに変化する以下、単に論理値変化すると称す。しかしながら、実際には、RSフリップフロップ回路の出力信号発振信号が論理値変化するのは、第1の電圧V1が基準電圧Vstに達した時点又は第2の電圧V2が基準電圧Vstに達した時点から、第1の比較回路、第2の比較回路及びRSフリップフロップ回路の動作遅延により生じた遅延時間Tdを経過した後である。そのため、関連する技術の発振回路では、温度や電源電圧の変動により遅延時間Tdが変化すると、それに伴って発振信号の周波数が変動してしまうという問題があった。即ち、関連する技術の発振回路は、精度の高い周波数の発振信号を出力することができないという問題があった。本発明にかかる発振回路は、セット信号及びリセット信号に基づき出力信号発振信号を生成するRSフリップフロップと、第1及び第2コンデンサを有し、前記出力信号に基づき当該第1及び当該第2コンデンサを相補的に充電又は放電する電荷充放電部と、前記第1コンデンサに蓄積された電荷に応じた第1電圧と、第1基準電圧と、を比較して前記セット信号を出力する第1コンパレータと、前記第2コンデンサに蓄積された電荷に応じた第2電圧と、前記第1基準電圧と、を比較して前記リセット信号を出力する第2コンパレータと、前記第1基準電圧及び前記第1電圧のそれぞれの電圧レベルが一致するタイミングと、前記第1基準電圧及び前記第2電圧のそれぞれの電圧レベルが一致するタイミングと、を前記出力信号の周波数に応じて制御する制御部と、を備える。上述のような回路構成により、精度の高い周波数の発振信号を出力することができる。本発明により、精度の高い周波数の発振信号を出力することが可能な発振回路を提供することができる。まず、本発明の実施の形態を説明する前に、本発明に至る前に本発明者らが検討した構成について説明する。図30は、本発明に至る前の構想にかかる弛張型の発振回路の構成を示すブロック図である。図30に示す発振回路500は、RSフリップフロップ11と、電荷充放電部12と、コンパレータ第1コンパレータ13と、コンパレータ第2コンパレータ14と、基準電圧生成部15と、を備える。RSフリップフロップ11は、入力端子Sに供給される入力信号後述する比較結果X2及び入力端子Rに供給される入力信号後述する比較結果Y2に基づいて、出力端子Qから出力信号以下、出力信号Qと称すを出力し、出力端子QBから出力信号Qの反転信号以下、出力信号QBと称すを出力する。例えば、入力端子Rに供給される入力信号がLレベルの場合において入力端子Sに供給される入力信号が立ち上がると、RSフリップフロップ11は、出力信号Qを立ち上げ、出力信号QBを立ち下げる。一方、入力端子Sに供給される入力信号がLレベルの場合において入力端子Rに供給される入力信号が立ち上がると、RSフリップフロップ11は、出力信号Qを立ち下げ、出力信号QBを立ち上げる。RSフリップフロップ11は、入力端子R及び入力端子Sにそれぞれ供給される入力信号が交互に立ち上がることにより、出力信号Q,QBを発振させている。なお、出力信号Q,QBは、発振信号とも称す。電荷充放電部12は、出力信号Q,QBに基づいてコンデンサC1,C2に対して相補的に充電又は放電する部である。電荷充放電部12は、一定の電流を流す定電流源回路第2定電流源回路B1と、スイッチSW1~SW4と、コンデンサ第1コンデンサC1と、コンデンサ第2コンデンサC2と、を有する。なお、スイッチSW1~SW4によりスイッチ部とも称する。ここでは、コンデンサC1の容量値とコンデンサC2の容量値とが略同一である場合を例に説明する。電荷充放電部12において、定電流源回路B1の入力端子は、電源電圧VDDの供給される高電位側電源端子以下、電源電圧端子VDDと称すに接続される。定電流源回路B1の出力端子は、スイッチSW1の一方の端子及びスイッチSW3の一方の端子に接続される。スイッチSW1の他方の端子は、ノードX1を介して、スイッチSW2の一方の端子に接続される。スイッチSW2の他方の端子は、接地電圧GNDの供給される低電位側電源端子以下、接地電圧端子GNDと称すに接続される。また、スイッチSW3の他方の端子は、ノードY1を介して、スイッチSW4の一方の端子に接続される。スイッチSW4の他方の端子は、接地電圧端子GNDに接続される。なお、定電流源回路B1側とは異なる電源端子側ここでは接地電圧端子GNDに電圧を供給する電源を第1の電源と称す場合がある。コンデンサC1は、ノードX1と接地電圧端子GNDとの間に、スイッチSW2と並列に設けられる。コンデンサC2は、ノードY1と接地電圧端子GNDとの間に、スイッチSW4と並列に設けられる。スイッチSW1,SW4のオンオフは、RSフリップフロップ11の出力信号QBに基づいて制御される。一方、スイッチSW2,SW3のオンオフは、RSフリップフロップ11の出力信号Qに基づいて制御される。例えば、出力信号QがLレベル、出力信号QBがHレベルの場合、スイッチSW1,SW4はオンし、スイッチSW2,SW3はオフする。この場合、定電流源回路B1とコンデンサC1の一端ノードX1側が導通するため、コンデンサC1の一端には、定電流源回路B1に流れる電流により、徐々に電荷が蓄積される。それにより、ノードX1の電圧レベル第1電圧は徐々に上昇する。また、接地電圧端子GNDとコンデンサC2の一端ノードY1側が導通するため、コンデンサC2の一端に蓄えられていた電荷は瞬時に放出される。それにより、ノードY1の電圧レベル第2電圧は接地電圧レベルLレベルまで瞬時に低下する。一方、出力信号QがHレベル、出力信号QBがLレベルの場合、スイッチSW1,SW4はオフし、スイッチSW2,SW3はオンする。この場合、定電流源回路B1とコンデンサC2の一端ノードY1側が導通するため、コンデンサC2の一端には、定電流源回路B1に流れる電流により、徐々に電荷が蓄積される。それにより、ノードY1の電圧レベルは徐々に上昇する。また、接地電圧端子GNDとコンデンサC1の一端ノードX1側が導通するため、コンデンサC1の一端に蓄えられていた電荷は瞬時に放出される。それにより、ノードX1の電圧レベルは接地電圧レベルLレベルまで瞬時に低下する。このように、コンデンサC1及びコンデンサC2は、RSフリップフロップの出力信号Q,QBにより相補的に充電又は放電される。基準電圧生成部15は、安定した電圧レベルの基準電圧Vrefを生成する部である。基準電圧生成部15は、一定の電流を流す定電流源回路第3定電流源回路B3と、抵抗素子第1抵抗素子R1と、を有する。定電流源回路B3と抵抗素子R1とは、電源電圧端子VDDと接地電圧端子GNDとの間に直列に設けられる。より具体的には、電源電圧端子VDDは、定電流源回路B3の入力端子に接続される。定電流源回路B3の出力端子は、ノードN1を介して、抵抗素子R1の一端に接続される。抵抗素子R1の他端は、接地電圧端子GNDに接続される。ここで、ノードN1の電圧レベルは、定電流源回路B3から出力される電流の電流値と、抵抗素子R1の抵抗値と、に基づき決定される。基準電圧生成部15は、ノードN1の電圧第2基準電圧を基準電圧Vrefとして出力する。コンパレータ13は、基準電圧Vrefと、ノードX1の電圧レベルと、を比較して比較結果X2を出力する。図30の例では、コンパレータ13は、ノードX1の電圧レベルが基準電圧Vrefに達した場合にHレベルの比較結果X2を出力し、ノードX1の電圧レベルが基準電圧Vref未満の場合にLレベルの比較結果X2を出力する。なお、ノードX1の電圧レベルとの比較のためにコンパレータ13に供給される電圧ここでは基準電圧Vrefを第1基準電圧と称す場合がある。コンパレータ14は、基準電圧Vrefと、ノードY1の電圧レベルと、を比較して比較結果Y2を出力する。図30の例では、コンパレータ14は、ノードY1の電圧レベルが基準電圧Vrefに達した場合にHレベルの比較結果Y2を出力し、ノードY1の電圧レベルが基準電圧Vref未満の場合にLレベルの比較結果Y2を出力する。なお、ノードY1の電圧レベルとの比較のためにコンパレータ14に供給される電圧ここでは基準電圧Vrefを第1基準電圧と称す場合がある。例えば、出力信号QがLレベル、出力信号QBがHレベルの場合、上記したように、スイッチSW1,SW4はオンし、スイッチSW2,SW3はオフする。それにより、コンデンサC1が充電されるため、ノードX1の電圧レベルは徐々に上昇する。そして、ノードX1の電圧レベルが基準電圧Vrefのレベルに達すると、コンパレータ13は比較結果X2をLレベルからHレベルに立ち上げる。このとき、コンデンサC2は放電されているため、ノードY1の電圧レベルは基準電圧Vref未満Lレベルである。そのため、コンパレータ14はLレベルの比較結果Y2を出力している。それにより、RSフリップフロップ11は、出力信号Qを立ち上げ、出力信号QBを立ち下げる。出力信号QがHレベル、出力信号QBがLレベルになるため、スイッチSW1,SW4はオフし、スイッチSW2,SW3はオンする。それにより、コンデンサC2が充電されるため、ノードY1の電圧レベルは徐々に上昇する。そして、ノードY1の電圧レベルが基準電圧Vrefのレベルに達すると、コンパレータ14は比較結果Y2をLレベルからHレベルに立ち上げる。このとき、コンデンサC1は放電されているため、ノードX1の電圧レベルは基準電圧Vref未満Lレベルである。そのため、コンパレータ13はLレベルの比較結果X2を出力している。それにより、RSフリップフロップ11は、出力信号Qを立ち下げ、出力信号QBを立ち上げる。このような動作が繰り返される。このように、コンパレータ13,14の比較結果X2,Y2は交互に立ち上がる。RSフリップフロップ11は、入力端子R及び入力端子Sにそれぞれ供給される入力信号比較結果X2,Y2が交互に立ち上がることにより、出力信号Q,QBを発振させている。ここで、図30に示す発振回路500では、理想的には、ノードX1の電圧レベルが基準電圧Vrefのレベルに達すると同時に、又は、ノードY2の電圧レベルが基準電圧Vrefのレベルに達すると同時に、RSフリップフロップ11の出力信号Q,QBが論理値変化する。しかしながら、実際には、RSフリップフロップ11の出力信号Q,QBが論理値変化するのは、ノードX1の電圧レベルが基準電圧Vrefのレベルに達した時点又はノードY1の電圧レベルが基準電圧Vrefのレベルに達した時点から、コンパレータ13,14及びRSフリップフロップ11の動作遅延により生じた遅延時間Tdを経過した後である図31参照。なお、理想状態におけるノードX1又はノードY1の電圧レベルの変化速度スルーレートは、以下のように表される。dV/dt=I/C1なお、VはノードX1又はノードY1の電圧レベルを示し、Iは定電流源回路B1に流れる電流の電流値を示し、CはコンデンサC1又はコンデンサC2の容量値を示す。また、基準電圧Vrefは、以下のように表される。Vref=R1Ib2なお、R1は抵抗素子R1の抵抗値を示し、Ibは定電流源回路B3に流れる電流の電流値を示す。ここで、電流値Iと電流値Ibとが同じであると仮定すると、式1及び式2より、理想状態における出力信号Q,QBのパルス幅Tpは、以下のように表される。Tp=CVref/Ib=R1C3しかしながら、実際には、上記したようにコンパレータ13,14及びRSフリップフロップ11の動作遅延の影響により、出力信号Q,QBのパルス幅Tpは、以下のように表される。Tp=R1CTd4したがって、図30に示す発振回路500では、温度や電源電圧の変動により遅延時間Tdが変化すると、それに伴って出力信号Q,QBの発振周波数が変動してしまうという問題がある。即ち、図30に示す発振回路500は、精度の高い周波数の発振信号出力信号Q,QBを出力することができないという問題がある。以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。実施の形態1図1は、本発明の実施の形態1にかかる発振回路1の構成を示すブロック図である。また、図2は、本発明の実施の形態1にかかる発振回路1の動作を示すタイミングチャートである。本実施の形態にかかる発振回路1は、温度や電源電圧が変動した場合でも、精度の高い周波数の発振信号出力信号Q,QBを出力することを特徴とする。以下、図1及び図2を参照して説明する。図1に示す発振回路1は、RSフリップフロップ11と、電荷充放電部12と、コンパレータ第1コンパレータ13と、コンパレータ第2コンパレータ14と、基準電圧生成部15と、制御電圧生成部16と、参照電圧生成部電圧制御部17と、を備える。つまり、図1に示す発振回路1は、図30に示す発振回路500の場合と比較して、制御電圧生成部16と、参照電圧生成部17と、をさらに備える。なお、制御電圧生成部16と、参照電圧生成部17と、により、制御部とも称する。以下では、主として図30に示す発振回路500と異なる点について説明する。制御電圧生成部16は、RSフリップフロップ11の出力信号Q,QBの周波数に応じた電圧レベルの制御電圧Vscを生成する部である。制御電圧生成部16は、一定の電流を流す定電流源回路第1定電流源回路B4と、スイッチSW5と、スイッチSW6と、コンデンサC3と、を有する。定電流源回路B4と、スイッチSW5,SW6とは、電源電圧端子VDDと接地電圧端子GNDとの間に直列に設けられる。より具体的には、電源電圧端子VDDは、定電流源回路B4の入力端子に接続される。定電流源回路B4の出力端子は、ノードN2を介して、スイッチSW5の一方の端子に接続される。スイッチSW5の他方の端子は、ノードN3を介して、スイッチSW6の一方の端子に接続される。スイッチSW6の他方の端子は、接地電圧端子GNDに接続される。コンデンサC3は、ノードN3と接地電圧端子GNDとの間に、スイッチSW6と並列に設けられる。つまり、制御電圧生成部16は、いわゆるスイッチトキャパシタである。スイッチSW5のオンオフは、例えば、RSフリップフロップ11の出力信号Qに基づいて制御される。一方、スイッチSW6のオンオフは、例えば、RSフリップフロップ11の出力信号QBに基づいて制御される。つまり、スイッチSW5,SW6は相補的にオンオフする。例えば、出力信号QがHレベル、出力信号QBがLレベルの場合、スイッチSW5はオンし、スイッチSW6はオフする。この場合、定電流源回路B4とコンデンサC3の一端ノードN3側が導通するため、コンデンサC3の一端には定電流源回路B4から出力された電荷が蓄積される。それにより、ノードN2の電圧レベルは上昇する。一方、出力信号QがLレベル、出力信号QBがHレベルの場合、スイッチSW5はオフし、スイッチSW6はオンする。この場合、接地電圧端子GNDとコンデンサC3の一端が導通するため、コンデンサC3の一端に蓄えられていた電荷が放出される。それにより、ノードN2の電圧レベルは低下する。このようにして、スイッチSW5,SW6が出力信号Q,QBの発振周期で高速にオンオフすることにより、擬似的な抵抗素子が形成される。この擬似的な抵抗素子の抵抗値Rdは、以下のように表される。Rd=1/fC35なお、fは出力信号Q,QBの周波数、C3は、コンデンサC3の容量値を示す。式5から明らかなように、出力信号Q,QBの周波数fが大きいほど擬似的な抵抗素子の抵抗値Rdは小さくなり、出力信号Q,QBの周波数fが小さいほど擬似的な抵抗素子の抵抗値Rdは大きくなる。ここで、ノードN2の電圧レベルは、定電流源回路B4から出力される電流の電流値と、擬似的な抵抗素子の抵抗値Rdと、に基づき決定される。したがって、出力信号Q,QBの周波数fが大きいほどノードN2の電圧レベルは低下し、出力信号Q,QBの周波数fが小さいほどノードN2の電圧レベルは上昇する。そして、制御電圧生成部16は、このノードN2の電圧を制御電圧Vscとして出力する。つまり、制御電圧生成部16は、出力信号Q,QBの周波数fが大きいほど電圧レベルの低い制御電圧Vscを生成し、出力信号Q,QBの周波数fが小さいほど電圧レベルの高い制御電圧Vscを生成する。参照電圧生成部17は、制御電圧Vscと基準電圧Vrefの差分に応じた参照電圧Vcmpを生成する部である。参照電圧生成部17は、オペアンプA1と、抵抗素子R4と、コンデンサC4と、を有する。抵抗素子R4の一端は、制御電圧生成部16のノードN2に接続され、抵抗素子R4の他端は、オペアンプA1の反転入力端子に接続される。即ち、オペアンプA1の反転入力端子には、抵抗素子R4を介して制御電圧生成部16からの制御電圧Vscが供給される。なお、抵抗素子R4には、制御電圧Vscと基準電圧Vrefとの差分に比例した電流が流れる。また、オペアンプA1の非反転入力端子には、基準電圧生成部15からの基準電圧Vrefが供給される。また、オペアンプA1の出力端子及び反転入力端子間には、コンデンサC4が設けられている。そして、オペアンプA1は、出力端子から参照電圧Vcmpを出力する。参照電圧生成部17は、オペアンプA1の反転入力端子の電圧レベルとオペアンプA1の非反転入力端子の電圧レベルとが一致するように、オペアンプA1の出力の一部を入力側に帰還フィードバックしている。つまり、参照電圧生成部17は、いわゆる積分回路を構成している。このような構成により、参照電圧生成部17は、制御電圧Vscの平均値と、基準電圧Vrefと、の差分に応じた参照電圧Vcmpを生成する。制御電圧Vscが基準電圧Vrefより高くなるほど参照電圧Vcmpの電圧レベルは低くなり、制御電圧Vscが基準電圧Vrefより低くなるほど参照電圧Vcmpの電圧レベルは高くなる。したがって、制御電圧Vscが基準電圧Vrefと略同一の電圧レベルになったときに出力信号Q,QBが所望の周波数を示すように、例えば、制御電圧生成部16に設けられたコンデンサC3の容量値を予め調整しておく。そうすると、例えば、出力信号Q,QBの周波数が所望の周波数より大きくなると、制御電圧Vscが基準電圧Vrefよりも低くなるため、参照電圧Vcmpは高くなる。一方、出力信号Q,QBの周波数が所望の周波数より小さくなると、制御電圧Vscが基準電圧Vrefよりも高くなるため、参照電圧Vcmpは低くなる。そして、出力信号Q,QBの周波数が所望の周波数である場合、制御電圧Vscは基準電圧Vrefと略同一の電圧レベルを示す。ここで、コンパレータ13,14の反転入力端子には、それぞれ基準電圧Vrefに代えて参照電圧Vcmpが供給されている。つまり、コンパレータ13は、参照電圧Vcmpと、ノードX1の電圧レベルと、を比較して比較結果X2を出力する。コンパレータ14は、参照電圧Vcmpと、ノードY1の電圧レベルと、を比較して比較結果Y2を出力する。なお、ノードX1,Y1の電圧レベルとの比較のためにコンパレータ13,14に供給される電圧ここでは参照電圧Vcmpを第1基準電圧と称す場合がある。したがって、出力信号Q,QBの周波数が所望の周波数より大きくなって参照電圧Vcmpが高くなると、ノードX1,Y1の電圧レベルが参照電圧Vcmpに達するまでの時間は比較的長くなる。その結果、出力信号Q,QBの周波数は小さくなる。一方、出力信号Q,QBの周波数が所望の周波数より小さくなって参照電圧Vcmpが低くなると、ノードX1,Y1の電圧レベルが参照電圧Vcmpに達するまでの時間は比較的短くなる。その結果、出力信号Q,QBの周波数は大きくなる。そして、出力信号Q,QBの周波数が所望の周波数である場合、即ち、制御電圧Vscが基準電圧Vrefと略同一の電圧レベルである場合、出力信号Q,QBの周波数は所望の周波数を維持する。このように、本実施の形態にかかる発振回路1は、出力信号Q,QBの周波数が所望の周波数より大きい場合に、参照電圧Vcmpを高くすることにより、当該出力信号Q,QBの周波数を小さくする。一方、本実施の形態にかかる発振回路1は、出力信号Q,QBの周波数が所望の周波数より小さい場合に、参照電圧Vcmpを低くすることにより、当該出力信号Q,QBの周波数を大きくする。つまり、本実施の形態にかかる発振回路1は、出力信号Q,QBの周波数に応じた参照電圧Vcmpを生成することにより、ノードX1の電圧レベル及び参照電圧Vcmpの電圧レベルが一致するタイミングと、ノードY1の電圧レベル及び参照電圧Vcmpの電圧レベルが一致するタイミングと、をそれぞれ制御している。それにより、本実施の形態にかかる発振回路1は、コンパレータやRSフリップフロップの動作遅延に起因して生じる遅延時間Tdが温度や電源電圧の変動によって変化した場合でも、所望の周波数の出力信号発振信号Q,QBを精度良く出力することが可能である。実施の形態2図3は、本発明の実施の形態2にかかる発振回路1aの構成を示すブロック図である。図3に示す発振回路1aは、図1に示す発振回路1と比較して、電荷充放電部12に代えて電荷充放電部12aを備え、制御電圧生成部16に代えて制御電圧生成部16aを備える。また、図3に示す発振回路1aでは、図1に示す発振回路1と異なり、コンパレータ13,14の反転入力端子にそれぞれノードX1,Y1の電圧が供給され、コンパレータ13,14の非反転入力端子にそれぞれ参照電圧Vcmpが供給される。電荷充放電部12aでは、定電流源回路B1が接地電圧端子GND側に設けられている。より具体的には、電源電圧端子VDDは、スイッチSW1の一方の端子及びスイッチSW3の一方の端子に接続される。スイッチSW1の他方の端子は、ノードX1を介して、スイッチSW2の一方の端子に接続される。スイッチSW2の他方の端子は、定電流源回路B1の入力端子に接続される。また、スイッチSW3の他方の端子は、ノードY1を介して、スイッチSW4の一方の端子に接続される。スイッチSW4の他方の端子は、スイッチSW2の他方の端子とともに、定電流源回路B1の入力端子に接続される。定電流源回路B1の出力端子は、接地電圧端子GNDに接続される。コンデンサC1,C2の接続関係については、図1の場合と同様であるため、その説明を省略する。なお、定電流源回路B1側とは異なる電源端子側ここでは電源電圧端子VDDに電圧を供給する電源を第1の電源と称す場合がある。制御電圧生成部16aでは、定電流源回路B4が接地電圧端子GND側に設けられている。より具体的には、電源電圧端子VDDは、スイッチSW5の一方の端子に接続される。スイッチSW5の他方の端子は、ノードN3を介して、スイッチSW6の一方の端子に接続される。スイッチSW6の他方の端子は、ノードN2を介して、定電流源回路B4の入力端子に接続される。定電流源回路B4の出力端子は、接地電圧端子GNDに接続される。コンデンサC3は、ノードN3と接地電圧端子GNDとの間に設けられる。上記したように、出力信号Q,QBの周波数fが大きいほど擬似的な抵抗素子の抵抗値Rdは小さくなり、出力信号Q,QBの周波数fが小さいほど擬似的な抵抗素子の抵抗値Rdは大きくなる。ここで、ノードN2の電圧レベルは、定電流源回路B4から出力される電流の電流値と、擬似的な抵抗素子の抵抗値Rdと、に基づき決定される。したがって、出力信号Q,QBの周波数fが大きいほどノードN2の電圧レベルは上昇し、出力信号Q,QBの周波数fが小さいほどノードN2の電圧レベルは低下する。そして、制御電圧生成部16は、このノードN2の電圧を制御電圧Vscとして出力する。つまり、制御電圧生成部16は、出力信号Q,QBの周波数fが大きいほど電圧レベルの高い制御電圧Vscを生成し、出力信号Q,QBの周波数fが小さいほど電圧レベルの低い制御電圧Vscを生成する。そうすると、例えば、出力信号Q,QBの周波数が所望の周波数より大きくなると、制御電圧Vscが基準電圧Vrefよりも高くなるため、参照電圧Vcmpは低くなる。一方、出力信号Q,QBの周波数が所望の周波数より小さくなると、制御電圧Vscが基準電圧Vrefよりも低くなるため、参照電圧Vcmpは高くなる。そして、出力信号Q,QBの周波数が所望の周波数である場合、制御電圧Vscは基準電圧Vrefと略同一の電圧レベルを示す。図3に示す発振回路1aのその他の回路構成及び動作については、図1に示す発振回路1の場合と同様であるため、その説明を省略する。図4は発振回路1aの動作を示すタイミングチャートである。例えば、出力信号QがLレベル、出力信号QBがHレベルの場合、スイッチSW1,SW4はオンし、スイッチSW2,SW3はオフする。この場合、電源電圧端子VDDとコンデンサC1の一端ノードX1側が導通するため、コンデンサC1の一端には電源電圧端子VDDからの電荷が瞬時に蓄積される。それにより、ノードX1の電圧レベルは電源電圧レベルHレベルまで瞬時に上昇する。また、定電流源回路B1とコンデンサC2の一端ノードY1側が導通するため、コンデンサC2の一端に蓄積された電荷は、定電流源回路B1に流れる電流により、徐々に放出される。それにより、ノードY1の電圧レベルは徐々に低下する。一方、出力信号QがHレベル、出力信号QBがLレベルの場合、スイッチSW1,SW4はオフし、スイッチSW2,SW3はオンする。この場合、電源電圧端子VDDとコンデンサC2の一端ノードY1側が導通するため、コンデンサC2の一端には電源電圧端子VDDからの電荷が瞬時に蓄積される。それにより、ノードY1の電圧レベルは電源電圧レベルHレベルまで瞬時に上昇する。また、定電流源回路B1とコンデンサC1の一端ノードX1側が導通するため、コンデンサC1の一端に蓄積された電荷は、定電流源回路B1に流れる電流により、徐々に放出される。それにより、ノードX1の電圧レベルは徐々に低下する。コンパレータ13は、ノードX1の電圧レベルが低下して参照電圧Vcmpのレベルに達した場合にHレベルの比較結果X2を出力し、ノードX1の電圧レベルが参照電圧Vcmpのレベルより高い場合にはLレベルの比較結果X2を出力する。コンパレータ14は、ノードY1の電圧レベルが低下して参照電圧Vcmpのレベルに達した場合にHレベルの比較結果Y2を出力し、ノードY1の電圧レベルが参照電圧Vcmpのレベルより高い場合にはLレベルの比較結果Y2を出力する。したがって、出力信号Q,QBの周波数が所望の周波数より大きくなって参照電圧Vcmpが低くなると、ノードX1,Y1の電圧レベルが低下して参照電圧Vcmpに達するまでの時間は比較的長くなる。その結果、出力信号Q,QBの周波数は小さくなる。一方、出力信号Q,QBの周波数が所望の周波数より小さくなって参照電圧Vcmpが高くなると、ノードX1,Y1の電圧レベルが低下して参照電圧Vcmpに達するまでの時間は比較的短くなる。その結果、出力信号Q,QBの周波数は大きくなる。そして、出力信号Q,QBの周波数が所望の周波数である場合、即ち、制御電圧Vscが基準電圧Vrefと略同一の電圧レベルである場合、出力信号Q,QBの周波数は所望の周波数を維持する。このような回路構成により、図3に示す発振回路1aは、図1に示す発振回路1と同様の効果を奏することができる。以下の他の実施の形態においても、趣旨を逸脱しない範囲で適宜このような回路構成の変更が可能である。実施の形態3図5は、本発明の実施の形態3にかかる発振回路1bの構成を示すブロック図である。また、図6は、本発明の実施の形態3にかかる発振回路1bの動作を示すタイミングチャートである。図5に示す発振回路1bは、図1に示す発振回路1と比較して、電荷充放電部12に代えて電荷充放電部12bを備える。また、図5に示す発振回路1bでは、図1に示す発振回路1と異なり、コンパレータ13,14の反転入力端子にそれぞれ基準電圧Vrefが供給される。したがって、コンパレータ13,14は、それぞれノードX1,Y1と一定の基準電圧Vrefとを比較することとなる。また、参照電圧生成部17によって生成された参照電圧Vcmpは、電荷充放電部12bに供給される。以下、図5及び図6を参照して説明する。電荷充放電部12bは、電荷充放電部12と比較して、定電流源回路B1に代えて可変電流源回路B1bを有する。可変電流源回路B1bは、参照電圧Vcmpに応じた電流を流す。例えば、参照電圧Vcmpが高くなると、可変電流源回路B1bに流れる電流は小さくなり、参照電圧Vcmpが低くなると、可変電流源回路B1bに流れる電流は大きくなる。例えば、出力信号Q,QBの周波数が所望の周波数より大きくなって制御電圧Vscが基準電圧Vrefより低くなると、可変電流源回路B1bに流れる電流は小さくなる。それにより、コンデンサC1,C2の充電速度が遅くなるため、ノードX1,Y1の電圧レベルが基準電圧Vrefのレベルに達するまでの時間は比較的長くなる。その結果、出力信号Q,QBの周波数は小さくなる。一方、出力信号Q,QBの周波数が所望の周波数より小さくなって制御電圧Vscが基準電圧Vrefより高くなると、可変電流源回路B1bに流れる電流は大きくなる。それにより、コンデンサC1,C2の充電速度が速くなるため、ノードX1,Y1の電圧レベルが基準電圧Vrefに達するまでの時間は比較的短くなる。その結果、出力信号Q,QBの周波数は大きくなる。なお、出力信号Q,QBの周波数が所望の周波数である場合、即ち、制御電圧Vscが基準電圧Vrefと略同一の電圧レベルである場合、出力信号Q,QBの周波数は所望の周波数を維持する。このように、本実施の形態にかかる発振回路1bは、出力信号Q,QBの周波数が所望の周波数より大きい場合に、可変電流源回路B1bに流れる電流を小さくしてノードX1,Y1の電圧レベルの上昇速度スルーレートを遅くすることにより、当該出力信号Q,QBの周波数を小さくする。一方、本実施の形態にかかる発振回路1bは、出力信号Q,QBの周波数が所望の周波数より小さい場合に、可変電流源回路B1bに流れる電流を大きくしてノードX1,Y1の電圧レベルの上昇速度スルーレートを速くすることにより、当該出力信号Q,QBの周波数を大きくする。つまり、本実施の形態にかかる発振回路1bは、出力信号Q,QBの周波数に応じた電流を可変電流源回路B1bから流すことにより、ノードX1の電圧レベル及び基準電圧Vrefの電圧レベルが一致するタイミングと、ノードY1の電圧レベル及び基準電圧Vrefの電圧レベルが一致するタイミングと、をそれぞれ制御している。それにより、本実施の形態にかかる発振回路1bは、コンパレータやRSフリップフロップの動作遅延に起因して生じる遅延時間Tdが温度や電源電圧の変動によって変化した場合でも、所望の周波数の出力信号発振信号Q,QBを精度良く出力することが可能である。実施の形態4図7は、本発明の実施の形態4にかかる発振回路1cの構成を示すブロック図である。図7に示す発振回路1cは、図1に示す発振回路1と比較して、電荷充放電部12に代えて電荷充放電部12cを備える。また、図7に示す発振回路1cでは、図1に示す発振回路1と異なり、コンパレータ13,14の反転入力端子にそれぞれ基準電圧Vrefが供給される。したがって、コンパレータ13,14は、それぞれノードX1,Y1と一定の基準電圧Vrefとを比較することとなる。また、参照電圧生成部17によって生成された参照電圧Vcmpは、電荷充放電部12cに供給される。電荷充放電部12cは、電荷充放電部12と比較して、コンデンサC1,C2に代えて可変コンデンサC1c,C2cを有する。可変コンデンサC1c,C2cは、容量値を変更可能なコンデンサであって、それぞれ参照電圧Vcmpに応じた容量値を示す。例えば、参照電圧Vcmpが高くなると、可変コンデンサC1c,C2cの容量は大きくなり、参照電圧Vcmpが低くなると、可変コンデンサC1c,C2cの容量は小さくなる。例えば、出力信号Q,QBの周波数が所望の周波数より大きくなって制御電圧Vscが基準電圧Vrefより低くなると、可変コンデンサC1c,C2cの容量値は大きくなる。それにより、ノードX1、Y1の電圧レベルが基準電圧Vrefのレベルに達するまでの時間は比較的長くなる。その結果、出力信号Q,QBの周波数は小さくなる。一方、出力信号Q,QBの周波数が所望の周波数より小さくなって制御電圧Vscが基準電圧Vrefより高くなると、可変コンデンサC1c,C2cの容量値は小さくなる。それにより、ノードX1,Y1の電圧レベルが基準電圧Vrefのレベルに達するまでの時間は比較的短くなる。その結果、出力信号Q,QBの周波数は大きくなる。なお、出力信号Q,QBの周波数が所望の周波数である場合、即ち、制御電圧Vscが基準電圧Vrefと略同一の電圧レベルである場合、出力信号Q,QBの周波数は所望の周波数を維持する。このように、本実施の形態にかかる発振回路1cは、出力信号Q,QBの周波数が所望の周波数より大きい場合に、可変コンデンサC1c,C2cの容量値を大きくしてノードX1,Y1の電圧レベルの上昇速度スルーレートを遅くすることにより、当該出力信号Q,QBの周波数を小さくする。一方、本実施の形態にかかる発振回路1cは、出力信号Q,QBの周波数が所望の周波数より大きい場合に、可変コンデンサC1c,C2cの容量値を小さくしてノードX1,Y1の電圧レベルの上昇速度スルーレートを速くすることにより、当該出力信号Q,QBの周波数を大きくする。つまり、本実施の形態にかかる発振回路1cは、出力信号Q,QBの周波数に応じて可変コンデンサC1c,C2cの容量値を制御することにより、ノードX1の電圧レベル及び基準電圧Vrefの電圧レベルが一致するタイミングと、ノードY1の電圧レベル及び基準電圧Vrefの電圧レベルが一致するタイミングと、をそれぞれ制御している。それにより、本実施の形態にかかる発振回路1cは、コンパレータやRSフリップフロップの動作遅延に起因して生じる遅延時間Tdが温度や電源電圧の変動によって変化した場合でも、所望の周波数の出力信号発振信号Q,QBを精度良く出力することが可能である。実施の形態5図8は、本発明の実施の形態5にかかる発振回路1dの構成を示すブロック図である。図8に示す発振回路1dは、図1に示す発振回路1と比較して、電荷充放電部12及び制御電圧生成部16に代えて一つの電荷充放電及び制御電圧生成部18を備える。電荷充放電及び制御電圧生成部18は、電荷充放電部12及び制御電圧生成部16のそれぞれの機能を兼ね備えている。電荷充放電及び制御電圧生成部18は、出力信号Q,QBに基づいてコンデンサC1,C2に対して相補的に充電又は放電するとともに、出力信号Q,QBの周波数に応じた電圧レベルの制御電圧Vscを生成する部である。電荷充放電及び制御電圧生成部18は、一定の電流を流す定電流源回路B1と、スイッチSW1~SW4と、コンデンサC1,C2と、を有する。電源電圧端子VDDは、定電流源回路B1の入力端子に接続される。定電流源回路B1の出力端子は、ノードN4を介して、スイッチSW1の一方の端子及びスイッチSW3の一方の端子に接続される。スイッチSW1の他方の端子は、ノードX1を介して、スイッチSW2の一方の端子に接続される。スイッチSW2の他方の端子は、接地電圧端子GNDに接続される。スイッチSW3の他方の端子は、ノードY1を介して、スイッチSW4の一方の端子に接続される。スイッチSW4の他方の端子は、接地電圧端子GNDに接続される。コンデンサC1は、ノードX1と接地電圧端子GNDとの間に、スイッチSW2と並列に設けられる。コンデンサC2は、ノードY1と接地電圧端子GNDとの間に、スイッチSW4と並列に設けられる。ここで、電荷充放電及び制御電圧生成部18において、定電流源回路B1が制御電圧生成部16における定電流源回路B4に相当し、スイッチSW1,SW3が制御電圧生成部16におけるスイッチSW5に相当し、スイッチSW2,SW4が制御電圧生成部16におけるスイッチSW6に相当し、コンデンサC1,C2が制御電圧生成部16におけるコンデンサC3に相当する。電荷充放電及び制御電圧生成部18は、ノードN4の電圧を制御電圧Vscとして出力する。同様にして、電荷充放電及び制御電圧生成部18において、定電流源回路B1が電荷充放電部12における定電流源回路B1に相当し、スイッチSW1~SW4が電荷充放電部12におけるスイッチSW1~SW4に相当し、コンデンサC1,C2が電荷充放電部12におけるコンデンサC1,C2に相当する。電荷充放電及び制御電圧生成部18の動作については、電荷充放電部12及び制御電圧生成部16の場合と同様であるため、その説明を省略する。このように、本実施の形態にかかる発振回路1dは、出力信号Q,QBの周波数が所望の周波数より大きい場合に、参照電圧Vcmpを高くすることにより当該出力信号Q,QBの周波数を小さくする。一方、本実施の形態にかかる発振回路1dは、出力信号Q,QBの周波数が所望の周波数より小さい場合に、参照電圧Vcmpを低くすることにより当該出力信号Q,QBの周波数を大きくする。それにより、本実施の形態にかかる発振回路1は、コンパレータやRSフリップフロップの動作遅延に起因して生じる遅延時間Tdが温度や電源電圧の変動によって変化した場合でも、所望の周波数の出力信号発振信号Q,QBを精度良く出力することが可能である。さらに、本実施の形態にかかる発振回路1dは、電荷充放電部12及び制御電圧生成部16の各機能を実現するために定電流源回路、スイッチ及びコンデンサが共用されているため、回路規模を低減し消費電力を低減することができる。また、本実施の形態にかかる発振回路1dは、電荷充放電部12及び制御電圧生成部16の各機能を実現するために定電流源回路、スイッチ及びコンデンサが共用されているため、例えば、定電流源回路が別々に設けられた場合に生じ得る各電流値の誤差等を無くすことができる。なお、本実施の形態では、図1に示す発振回路1の電荷充放電部12及び制御電圧生成部16が一つの電荷充放電及び制御電圧生成部18に置き換えられた場合を例に説明したが、これに限られない。同様にして、図5に示す発振回路1bの電荷充放電部12b及び制御電圧生成部16が一つの電荷充放電及び制御電圧生成部18に置き換えられた場合でも、同様の効果を奏することができる。実施の形態6図9は、本発明の実施の形態6にかかる発振回路1eの構成を示すブロック図である。図9に示す発振回路1eは、図8に示す発振回路1dと比較して、基準電圧生成部15に代えて基準電圧生成部15eを備える。基準電圧生成部15eは、定電流源回路B3と、可変抵抗素子R1eと、を有する。つまり、基準電圧生成部15eは、基準電圧生成部15と比較して、抵抗素子R1に代えて可変抵抗素子R1eを有する。可変抵抗素子R1eは、抵抗値を変更可能な抵抗素子であって、制御信号Ctrl1に応じた抵抗値を示す。このように、基準電圧生成部15eは、制御信号Ctrl1に基づいて可変抵抗素子R1eの抵抗値を調整することにより、所望の電圧レベルの基準電圧Vrefを生成することができる。それにより、本実施の形態にかかる発振回路1eは、出力信号発振信号Q,QBの発振周波数を自由に変更することが可能になる。さらに、本実施の形態にかかる発振回路1eは、定電流源回路の電流値やコンデンサの容量値がプロセスばらつきにより意図した値と異なってしまった場合でも、制御信号Ctrl1に基づいて可変抵抗素子R1eの抵抗値を調整することにより、出力信号発振信号Q,QBの発振周波数を所望の値に調整することができる。図10は、基準電圧生成部15eに供給される制御信号Ctrl1を説明するための図である。図10に示すように、発振回路1e又は発振回路1eを搭載した半導体集積回路には、例えばレジスタM1eが設けられる。レジスタM1eは、外部から供給される制御信号外部制御信号の情報を記憶し、記憶された情報に基づいて制御信号Ctrl1を出力する。このように、本実施の形態にかかる発振回路1eは、外部から制御信号Ctrl1を制御することができるため、製品化後であっても出力信号発振信号Q,QBの発振周波数を変更することが可能である。なお、レジスタM1eは、外部制御信号に代えてCPUからの要求に応じた制御信号Ctrl1を生成してもよい。また、レジスタM1eは、フラッシュメモリ等の記憶素子であっても良い。なお、同様にして、上記した他の実施形態にかかる発振回路において、基準電圧生成部15の抵抗素子R1が可変抵抗素子R1eに置き換えられた場合でも、同様の効果を奏することができる。実施の形態7図11は、本発明の実施の形態7にかかる発振回路1fの構成を示すブロック図である。図11に示す発振回路1fは、図8に示す発振回路1dと比較して、基準電圧生成部15に代えて基準電圧生成部15fを備える。基準電圧生成部15fは、定電流源回路B3と、可変抵抗素子第1抵抗素子R1fと、可変抵抗素子第2抵抗素子R2fと、を有する。つまり、基準電圧生成部15fは、基準電圧生成部15と比較して、抵抗素子R1に代えて可変抵抗素子R1f,R2fを有する。より具体的には、電源電圧端子VDDは、定電流源回路B3の入力端子に接続される。定電流源回路B3の出力端子は、ノードN1を介して、可変抵抗素子R1fの一方の端子に接続される。可変抵抗素子R1fの他方の端子は、可変抵抗素子R2fの一方の端子に接続される。可変抵抗素子R2fの他方の端子は、接地電圧端子GNDに接続される。基準電圧生成部15fは、ノードN1の電圧を基準電圧Vrefとして出力する。可変抵抗素子R1fは、抵抗値を変更可能な抵抗素子であって、制御信号Ctrl1に応じた抵抗値を示す。さらに、可変抵抗素子R1fは、温度の上昇に応じて抵抗値が大きくなるという正の温度依存性を有する。可変抵抗素子R2fは、抵抗値を変更な可能な抵抗素子であって、制御信号Ctrl2に応じた抵抗値を示す。さらに、可変抵抗素子R2fは、温度の上昇に応じて抵抗値が小さくなるという負の温度依存性を有する。このように、基準電圧生成部15fは、制御信号Ctrl1,Ctrl2に基づいてそれぞれ可変抵抗素子R1f,R2fの抵抗値を調整することにより、所望の電圧レベルの基準電圧Vrefを生成することができる。それにより、本実施の形態にかかる発振回路1fは、出力信号発振信号Q,QBの発振周波数を自由に変更することが可能になる。さらに、本実施の形態にかかる発振回路1fは、定電流源回路の電流値やコンデンサの容量値がプロセスばらつきにより意図した値と異なってしまった場合でも、制御信号Ctrl1,Ctrl2に基づいてそれぞれ可変抵抗素子R1f,R2fの抵抗値を調整することにより、出力信号発振信号Q,QBの発振周波数を所望の値に調整することができる。さらに、基準電圧生成部15fは、互いに異なる温度依存性の可変抵抗素子R1f,R2fを有しているため、温度変動による抵抗値の変化を相殺することができる。したがって、基準電圧生成部15fは、温度が変動した場合でも安定した基準電圧Vrefを生成することができる。図12は、基準電圧生成部15fに供給される制御信号Ctrl1,Ctrl2を説明するための図である。図12に示すように、発振回路1f又は発振回路1fを搭載した半導体集積回路には、例えばレジスタM2fが設けられる。レジスタM2fは、外部から供給される制御信号外部制御信号の情報を記憶し、記憶された情報に基づいて制御信号Ctrl1,Ctrl2を出力する。このように、本実施の形態にかかる発振回路1fは、外部から制御信号Ctrl1を制御することができるため、製品化後であっても出力信号発振信号Q,QBの発振周波数を変更することが可能である。なお、レジスタM2fは、外部制御信号に代えてCPUからの要求に応じた制御信号Ctrl1,Ctrl2を生成しても良い。また、レジスタM2fは、フラッシュメモリ等の記憶素子であっても良い。なお、同様にして、上記した他の実施形態にかかる発振回路において、基準電圧生成部15の抵抗素子R1が可変抵抗素子R1f,R2fに置き換えられた場合でも、同様の効果を奏することができる。実施の形態8図13は、本発明の実施の形態8にかかる発振回路1gの構成を示すブロック図である。図13に示す発振回路1gは、図5に示す発振回路1bと比較して、電荷充放電部12bに代えて電荷充放電部12gを備え、制御電圧生成部16及び参照電圧生成部17に代えてパルス発生回路制御部19を備える。電荷充放電部12gは、可変電流源回路B1gと、スイッチSW1~SW4と、コンデンサC1,C2と、を有する。つまり、電荷充放電部12gは、電荷充放電部12と比較して、定電流源回路B1に代えて可変電流源回路B1gを有する。可変電流源回路B1gは、パルス発生回路19から出力される制御信号電流制御信号Vctrlに応じた電流を流す。例えば、制御信号Vctrlの電圧レベルがLレベル第2論理値の場合、可変電流源回路B1gには電流値Iの電流が流れる。一方、制御信号Vctrlの電圧レベルがHレベル第1論理値の場合、可変電流源回路B1gには、電流値2I電流値Iの2倍の電流が流れる。なお、可変電流源回路B1gに電流値2Iの電流が流れる場合におけるノードX1,Y1の電圧レベルの上昇速度スルーレートは、可変電流源回路B1gに電流値Iの電流が流れる場合におけるノードX1,Y1の電圧レベルの上昇速度スルーレートの2倍である。パルス発生回路19は、出力信号Q,QBの論理値変化に同期して、遅延時間Tdと略同一のパルス幅を有する制御信号Vctrlを発生する回路である。換言すると、パルス発生回路19は、出力信号Q,QBの論理値変化に同期して、制御信号Vctrlを立ち上げ、遅延時間Td経過後に立ち下げる。なお、遅延時間Tdに依存して出力信号Q,QBの周期が変化するため、パルス発生回路19は、出力信号Q,QBの周期に応じたパルス幅の制御信号Vctrlを発生するということもできる。図14は、図13に示す発振回路1gの動作を示すタイミングチャートである。図14の例では、時刻t0において、出力信号QがHレベル、出力信号QBがLレベルであるため、スイッチSW1,SW4はオフし、スイッチSW2,SW3はオンしている。そのため、ノードY1の電圧レベル第2電圧は徐々に上昇しており、一方で、ノードX1の電圧レベル第1電圧は接地電圧レベルLレベルを示している。ノードY1の電圧レベルが基準電圧Vrefに達すると時刻t1、コンパレータ14は少し遅れて比較結果Y2を立ち上げる。このとき、コンパレータ13はLレベルの比較結果X2を出力している。それにより、RSフリップフロップ11は、出力信号Qを立ち下げ、出力信号QBを立ち上げる時刻t2。換言すると、ノードY1の電圧レベルが基準電圧Vrefに達すると時刻t1、コンパレータ14及びRSフリップフロップ11の動作遅延に起因して生じる遅延時間Tdの経過後、出力信号Qが立ち下がり、出力信号QBが立ち上がる時刻t2。出力信号QがLレベル、出力信号QBがHレベルであるため、スイッチSW1,SW4はオンし、スイッチSW2,SW3はオフする時刻t2。それにより、ノードX1の電圧レベルは徐々に上昇し、一方で、ノードY1の電圧レベルは接地電圧レベルLレベルを示す。ここで、パルス発生回路19は、出力信号Q,QBの論理値変化に同期して制御信号Vctrlを立ち上げる時刻t2。そして、パルス発生回路19は、遅延時間Tdの経過後、制御信号Vctrlを立ち下げる時刻t3。つまり、パルス発生回路19は、出力信号Q,QBの論理値変化に同期して遅延時間Tdと略同一のパルス幅の制御信号Vctrlを出力する。制御信号Vctrlの電圧レベルがHレベルを示す期間中時刻t2~t3、可変電流源回路B1gには電流値2Iの電流が流れるため、ノードX1の電圧レベルは通常の2倍の速度スルーレートで上昇する。制御信号Vctrlが立ち下がった後時刻t3~t5は、可変電流源回路B1gには通常の電流値Iの電流が流れるため、ノードX1の電圧レベルは通常の速度スルーレートで上昇する。ノードX1の電圧レベルが基準電圧Vrefに達すると時刻t4、コンパレータ13は少し遅れて比較結果X2を立ち上げる。このとき、コンパレータ14はLレベルの比較結果Y2を出力している。それにより、RSフリップフロップ11は、出力信号Qを立ち上げ、出力信号QBを立ち下げる時刻t5。換言すると、ノードX1の電圧レベルが基準電圧Vrefに達すると時刻t4、コンパレータ13及びRSフリップフロップ11の動作遅延に起因して生じる遅延時間Tdの経過後、出力信号Qが立ち上がり、出力信号QBが立ち下がる時刻t5。ここで、制御信号Vctrlが立ち下がった時点時刻t3のノードX1の電圧レベルVx1は、以下のように表される。Vx1=2ITd/C16なお、C1は、コンデンサC1の容量値を示す。このときの基準電圧VrefとノードX1の電圧レベルとの差電圧は、以下のように表される。Vref-Vx1=Vref-2ITd/C17したがって、出力信号Q,QBが時刻t2にて論理値変化してから時刻t5にて再び論理値変化するまでの期間Txは、以下のように表される。Tx=TdC1/IVref-2ITd/C1Td=C1Vref/I=RC18式8から明らかなように、期間Txは遅延時間Tdに依存せずに決定される。続いて、出力信号QがHレベル、出力信号QBがLレベルであるため、スイッチSW1,SW4はオフし、スイッチSW2,SW3はオンする時刻t5。それにより、ノードY1の電圧レベルは徐々に上昇し、一方で、ノードX1の電圧レベルは接地電圧レベルLレベルを示す。ここで、パルス発生回路19は、出力信号Q,QBの論理値変化に同期して制御信号Vctrlを立ち上げる時刻t5。そして、パルス発生回路19は、遅延時間Tdの経過後、制御信号Vctrlを立ち下げる時刻t6。つまり、パルス発生回路19は、出力信号Q,QBの論理値変化に同期して遅延時間Tdと略同一のパルス幅の制御信号Vctrlを出力する。制御信号Vctrlの電圧レベルがHレベルを示す期間中時刻t5~t6、可変電流源回路B1gには電流値2Iの電流が流れるため、ノードY1の電圧レベルは通常の2倍の速度スルーレートで上昇する。制御信号Vctrlが立ち下がった後時刻t6~t8は、可変電流源回路B1gには通常の電流値Iの電流が流れるため、ノードY1の電圧レベルは通常の速度スルーレートで上昇する。ノードY1の電圧レベルが基準電圧Vrefに達すると時刻t7、コンパレータ14は少し遅れて比較結果Y2を立ち上げる。このとき、コンパレータ13はLレベルの比較結果X2を出力している。それにより、RSフリップフロップ11は、出力信号Qを立ち下げ、出力信号QBを立ち上げる時刻t8。換言すると、ノードY1の電圧レベルが基準電圧Vrefに達すると時刻t7、コンパレータ14及びRSフリップフロップ11の動作遅延に起因して生じる遅延時間Tdの経過後、出力信号Qが立ち下がり、出力信号QBが立ち上がる時刻t8。このような動作が繰り返される。ここで、出力信号Q,QBが時刻t5にて論理値変化してから時刻t8にて再び論理値変化するまでの期間Tyは、式6~式8を参照して、以下のように表される。Ty=TdC2/IVref-2ITd/C2Td=C2Vref/I=RC29なお、C2は、コンデンサC2の容量値を示す。式9から明らかなように、期間Tyは遅延時間Tdに依存せずに決定される。このように、出力信号Q,QBの論理値変化のタイミングは、遅延時間Tdに依存せずに決定される。つまり、本実施の形態にかかる発振回路1gは、コンパレータやRSフリップフロップの動作遅延に起因して生じる遅延時間Tdが温度や電源電圧の変動によって変化した場合でも、当該遅延時間Tdの変動の影響を受けることなく所望の周波数の出力信号発振子号Q,QBを精度良く出力することが可能である。さらに、本実施の形態にかかる発振回路1gは、発振の初期段階例えば、1サイクル目から遅延時間Tdの変動の影響を受けずに動作可能であるため、出力信号Q,QBの発振を高速に安定させることができる。なお、本実施の形態では、制御信号Vctrlのパルス幅本例ではHレベルである期間が遅延時間Tdと略同一である場合を例に説明したが、これに限られない。制御信号Vctrlのパルス幅は、遅延時間Tdの変動による期間Tx,Tyの変化量が小さくなる範囲内で、適宜変更可能である。この場合、本発明にかかる発振回路は、遅延時間Tdの変動の影響を受けて動作する可能性があるが、その影響を低減することができる。また、本実施の形態では、制御信号Vctrlが活性化されている場合本例では、制御信号Vctrlの電圧レベルがHレベルの場合に可変電流源回路B1gに通常の2倍の電流が流れる例を説明したが、これに限られない。制御信号Vctrlが活性化されている場合に可変電流源回路B1gに流れる電流の電流値は、遅延時間Tdの変動による期間Tx,Tyの変化量が小さくなる範囲内で、適宜変更可能である。この場合、本発明にかかる発振回路は、遅延時間Tdの変動の影響を受けて動作する可能性があるが、その影響を低減することができる。実施の形態9図15は、本発明の実施の形態9にかかる発振回路1hの構成を示すブロック図である。図15に示す発振回路1hは、図13に示す発振回路1gと比較して、電荷充放電部12gに代えて電荷充放電部12hを備える。ここで、図15に示す発振回路1hは、図13に示す発振回路1gのより具体的な構成例を示している。電荷充放電部12hは、電荷充放電部12gと比較して、可変電流源回路B1gに代えて定電流源回路B1,B2及びスイッチSW7を有する。定電流源回路B1の入力端子は、電源電圧端子VDDに接続され、定電流源回路B1の出力端子は、スイッチSW1の一方の端子及びスイッチSW3の一方の端子に接続される。定電流源回路B2の入力端子は、電源電圧端子VDDに接続され、定電流源回路B2の出力端子は、スイッチSW7の一方の端子に接続される。スイッチSW7の他方の端子は、スイッチSW1の一方の端子及びスイッチSW3の一方の端子に接続される。なお、定電流源回路B1,B2には何れも電流値Iの電流が流れる。また、スイッチSW7のオンオフは、パルス発生回路19からの制御信号Vctrlに基づいて制御される。電荷充放電部12hのその他の回路構成については、電荷充放電部12gの場合と同様であるため、その説明を省略する。例えば、制御信号Vctrlの電圧レベルがHレベルの場合、スイッチSW7はオンする。それにより、ノードX1又はノードY1には、電流値2Iの電流が流れる。一方、制御信号Vctrlの電圧レベルがLレベルの場合、スイッチSW7はオフする。それにより、ノードX1又はノードY1には、電流値Iの電流が流れる。図15に示す発振回路1hのその他の回路構成及び動作については、図13に示す発振回路1gと同様であるため、その説明を省略する。このような回路構成により、図15に示す発振回路1hは、図13に示す発振回路1gと同様の効果を奏することができる。なお、定電流源回路B2に流れる電流の電流値は、遅延時間Tdの変動による期間Tx,Tyの変化量が小さくなる範囲内で、適宜変更可能である。この場合、本発明にかかる発振回路は、遅延時間Tdの変動の影響を受けて動作する可能性があるが、その影響を低減することができる。実施の形態10本実施の形態では、図13や図15に示されるパルス発生回路19の具体例について説明する。ここでは、出力信号Q,QBの論理値変化に同期して遅延時間Tdと略同一のパルス幅の制御信号Vctrlを出力するパルス発生回路19について説明する。図16は、パルス発生回路19の具体的構成例を示すブロック図である。図16に示すように、パルス発生回路19は、RSフリップフロップ191と、電荷充放電部192と、コンパレータ193と、コンパレータ194と、SW制御回路195と、コンデンサC3D,C4Dと、スイッチSW5D,SW6Dと、を有する。ここで、RSフリップフロップ191は、発振回路1gにおけるRSフリップフロップ11に対応し、電荷充放電部192は、発振回路1gにおける電荷充放電部12gに対応し、コンパレータ193,194は、それぞれ発振回路1gにおけるコンパレータ13,14に対応する。なお、パルス発生回路19は、RSフリップフロップ191が出力信号Q,QBと略同一の周波数の出力信号発振信号QDQBDを出力するように構成されている。また、パルス発生回路19は、コンパレータ193,194及びRSフリップフロップ191の動作遅延に起因して生じる遅延時間が、コンパレータ13,14及びRSフリップフロップ11の動作遅延に起因して生じる遅延時間Tdと略同一となるように構成されている。そのため、例えば、コンパレータ193,194及びRSフリップフロップ191は、それぞれコンパレータ13,14及びRSフリップフロップ11と同じ構成のものが用いられる。RSフリップフロップ191は、入力端子Sに供給される入力信号後述する比較結果P3及び入力端子Rに供給される入力信号後述する比較結果Q3に基づいて、出力端子Qから出力信号QDを出力し、出力端子QBから出力信号QBD出力信号QDの反転信号を出力する。RSフリップフロップ191の基本動作は、RSフリップフロップ11の場合と同様である。SW制御回路195は、RSフリップフロップ191の出力信号QD,QBDと、RSフリップフロップ11の出力信号Q,QBと、に基づいて、切替信号S1~S4及び制御信号Vctrlを出力する。図17は、SW制御回路195の具体的構成例を示す図である。図17に示すように、SW制御回路195は、論理積回路以下、単にAND回路と称す1951~1954と、論理和回路以下、単にOR回路と称す1955と、を有する。AND回路1951は、出力信号QBD及び出力信号Qの論理積を切替信号S1として出力する。AND回路1952は、出力信号QD及び出力信号Qの論理積を切替信号S2として出力する。AND回路1953は、出力信号QD及び出力信号QBの論理積を切替信号S3として出力する。AND回路1954は、出力信号QBD及び出力信号QBの論理積を切替信号S4として出力する。そして、OR回路1955は、切替信号S1及び切替信号S3の論理和を制御信号Vctrlとして出力する。図16に戻り、電荷充放電部192は、SW制御回路195からの切替信号S1~S4に基づいてコンデンサC1D,C2Dに対して相補的に充電又は放電する部である。電荷充放電部192は、一定の電流を流す定電流源回路B1Dと、スイッチSW1D~SW4Dと、コンデンサC1D,C2Dと、を有する。電源電圧端子VDDは、定電流源回路B1Dの入力端子に接続される。定電流源回路B1Dの出力端子は、スイッチSW1Dの一方の端子及びスイッチSW3Dの一方の端子に接続される。スイッチSW1Dの他方の端子は、ノードP1を介して、スイッチSW2Dの一方の端子に接続される。スイッチSW2Dの他方の端子は接地電圧端子GNDに接続される。スイッチSW3Dの他方の端子は、ノードQ1を介して、スイッチSW4Dの一方の端子に接続される。スイッチSW4Dの他方の端子は、接地電圧端子GNDに接続される。コンデンサC1Dは、ノードP1と接地電圧端子GNDとの間に、スイッチSW2Dと並列に設けられる。コンデンサC2Dは、ノードQ1と接地電圧端子GNDとの間に、スイッチSW4Dと並列に設けられる。スイッチSW1D~SW4Dのオンオフは、それぞれ切替信号S1~S4に基づいて制御される。なお、定電流源回路B1Dには電流値Iの電流が流れる。また、コンデンサC1D,C2Dの容量値は、コンデンサC1,C2と同じ容量値を示す。電荷充放電部192の基本動作は、電荷充放電部12gと同様である。コンデンサC3Dは、ノードP1とノードP2との間に設けられる。コンデンサC4Dは、ノードQ1とノードQ2との間に設けられる。ノードP2とノードQ2との間には、スイッチSW5D及びスイッチSW6Dが直列に設けられる。スイッチSW5Dのオンオフは、出力信号QBに基づいて制御される。スイッチSW6Dのオンオフは、出力信号Qに基づいて制御される。スイッチSW5D及びスイッチSW6D間のノードには、バイアス電圧Vbiasが供給される。例えば、出力信号QがHレベル、出力信号QBがLレベルの場合、スイッチSW5Dがオフし、スイッチSW6Dがオンするため、ノードQ2側にバイアス電圧Vbiasが供給される。一方、出力信号QがLレベル、出力信号QBがHレベルの場合、スイッチSW5Dがオンし、スイッチSW6Dがオフするため、ノードP2側にバイアス電圧Vbiasが供給される。なお、図16の例では、バイアス電圧Vbiasとして基準電圧Vrefが用いられる場合を例に説明する。ただし、この場合、ノードP1の電圧レベルが接地電圧レベルの状態では、比較結果P3はLレベルに維持され、ノードP1の電圧レベルがわずかに上昇した時点で、比較結果P3はHレベルに切り替わるものとする。同様に、ノードQ1の電圧レベルが接地電圧レベルの状態では、比較結果Q3はLレベルに維持され、ノードQ1の電圧レベルがわずかに上昇した時点で、比較結果Q3はHレベルに切り替わるものとする。このような動作を実現するため、バイアス電圧Vbiasとして、基準電圧Vrefに代えて、コンパレータ193,194がHレベルの比較結果を出力しない程度に基準電圧Vrefよりもわずかに低い電圧が用いられても良い。この場合の基準電圧生成部の構成について図19を用いて説明する。図19は、基準電圧Vrefと、基準電圧Vrefよりわずかに低い電圧レベルのバイアス電圧Vbiasと、を生成する基準電圧生成部15hを示す図である。図19に示すように、基準電圧生成部15hは、定電流源回路B3と、抵抗素子R1,R2と、を有する。定電流源回路B3と抵抗素子R1と抵抗素子R2とは、電源電圧端子VDDと接地電圧端子GNDとの間に直列に設けられる。そして、基準電圧生成部15hは、定電流源回路B3と抵抗素子R1との間のノードノードN1の電圧を基準電圧Vrefとして出力し、抵抗素子R1と抵抗素子R2との間のノードの電圧をバイアス電圧Vbiasとして出力する。図16に戻り、コンパレータ193は、基準電圧Vrefと、ノードP2の電圧レベルと、を比較して比較結果P3を出力する。図16の例では、コンパレータ193は、ノードP2の電圧レベルが基準電圧Vrefのレベルに達した場合にHレベルの比較結果P3を出力し、ノードP2の電圧レベルが基準電圧Vref未満の場合にLレベルの比較結果P3を出力する。コンパレータ194は、基準電圧Vrefと、ノードQ2の電圧レベルと、を比較して比較結果Q3を出力する。図16の例では、コンパレータ194は、ノードQ2の電圧レベルが基準電圧Vrefのレベルに達した場合にHレベルの比較結果Q3を出力し、ノードQ2の電圧レベルが基準電圧Vref未満の場合にLレベルの比較結果Q3を出力する。図18は、図16に示すパルス発生回路19の動作を示すタイミングチャートである。図18の例では、時刻t0において、出力信号QがHレベル、出力信号QBがLレベルであり、出力信号QDがHレベル、出力信号QBDがLレベルである。そのため、SW制御回路195は、Hレベルの切替信号S2を出力し、Lレベルの切替信号S1,S3,S4を出力し、Lレベルの制御信号Vctrlを出力している。この場合、スイッチSW1DがオフしスイッチSW2Dがオンするため、ノードP1の電圧レベルはLレベルまで低下している。一方、スイッチSW3D,SW4Dが何れもオフするため、ノードQ1はフローティング状態となりLレベルを維持している。また、スイッチSW5Dがオフするため、ノードP2はフローティング状態となりバイアス電圧Vbiasの電圧レベル本例では基準電圧Vrefを維持している。一方、スイッチSW6Dがオンするため、ノードQ2はバイアス電圧Vbiasの電圧レベルにプリチャージされる。そのため、コンパレータ193,194はそれぞれLレベルの比較結果P3,Q3を出力している。出力信号Qが立ち下がり、出力信号QBが立ち上がると、SW制御回路195は、Hレベルの切替信号S3を出力し、Lレベルの切替信号S1,S2,S4を出力し、Hレベルの制御信号Vctrlを出力する時刻t1。それにより、スイッチSW3DがオンしスイッチSW4Dがオフするため、ノードQ1の電圧レベルは徐々に上昇する。一方、スイッチSW1D,SW2Dが何れもオフするため、ノードP1はフローティング状態となりLレベルを維持する。また、出力信号Qが立ち下がり、出力信号QBが立ち上がると、スイッチSW5Dはオンし、スイッチSW6Dはオフする時刻t1。それにより、ノードP2はバイアス電圧Vbiasの電圧レベルにプリチャージされる。一方、ノードQ2はフローティング状態となりバイアス電圧Vbiasの電圧レベルを維持する。ここで、ノードQ2の電圧レベルは、ノードQ1の電圧レベルの上昇に応じて上昇する。より具体的には、ノードQ2は、バイアス電圧VbiasにノードQ1の電圧レベルの上昇分を加えた電圧レベルを示す。ノードQ2の電圧レベルがバイアス電圧Vbiasからわずかに上昇すると時刻t1付近、コンパレータ194は少し遅れて比較結果Q3を立ち上げる。このとき、コンパレータ193はLレベルの比較結果P3を出力している。それにより、RSフリップフロップ191は、出力信号QDを立ち下げ、出力信号QBDを立ち上げる時刻t2。換言すると、ノードQ2の電圧レベルがバイアス電圧Vbiasからわずかに上昇してから時刻t1付近、コンパレータ194及びRSフリップフロップ191の動作遅延に起因して生じる遅延時間Tdの経過後、出力信号QDが立ち下がり、出力信号QBDが立ち上がる時刻t2。なお、バイアス電圧Vbiasは基準電圧Vrefと同等もしくはわずかに低い程度であるため、ノードQ2の電圧レベルは、出力信号Q,QBの論理値変化後に直ちに、即ち、時刻t1にて、比較結果Q3をHレベルに切り替えることができる程度の電圧レベルに達していると考えることができる。出力信号QDが立ち下がり、出力信号QBDが立ち上がると、SW制御回路195は、Hレベルの切替信号S4を出力し、Lレベルの切替信号S1~S3を出力し、Lレベルの制御信号Vctrlを出力する時刻t2。それにより、スイッチSW3DがオフしスイッチSW4Dがオンするため、ノードQ1の電圧レベルはLレベルまで低下する。それに応じて、ノードQ2の電圧レベルもバイアス電圧Vbiasのレベルまで低下する。一方、スイッチSW1D,SW2Dが何れもオフするため、ノードP1はフローティング状態となりLレベルを維持する。ノードP2の電圧レベルもバイアス電圧Vbiasのレベルを維持する。このように、パルス発生回路19は、出力信号Q,QBの論理値変化に同期して制御信号Vctrlを立ち上げ時刻t1、遅延時間Tdの経過後、制御信号Vctrlを立ち下げる時刻t2。つまり、パルス発生回路19は、出力信号Q,QBの論理値変化に同期して遅延時間Tdと略同一のパルス幅の制御信号Vctrlを出力する。その後、出力信号Qが立ち上がり、出力信号QDが立ち下がると、SW制御回路195は、Hレベルの切替信号S1を出力し、Lレベルの切替信号S2~S4を出力し、Hレベルの制御信号Vctrlを出力する時刻t3。それにより、スイッチSW1DがオンしスイッチSW2Dがオフするため、ノードP1の電圧レベルは徐々に上昇する。一方、スイッチSW3D,SW4Dが何れもオフするため、ノードQ1はフローティング状態となりLレベルを維持する。また、出力信号Qが立ち上がり、出力信号QBが立ち下がると、スイッチSW5Dはオフし、スイッチSW6Dはオンする時刻t3。それにより、ノードQ2はバイアス電圧Vbiasの電圧レベルにプリチャージされる。一方、ノードP2はフローティング状態となりバイアス電圧Vbiasの電圧レベルを維持する。ここで、ノードP2の電圧レベルは、ノードP1の電圧レベルの上昇に応じて上昇する。より具体的には、ノードP2は、バイアス電圧VbiasにノードP1の電圧レベルの上昇分を加えた電圧レベルを示す。ノードP2の電圧レベルがバイアス電圧Vbiasからわずかに上昇すると時刻t3付近、コンパレータ193は少し遅れて比較結果P3を立ち上げる。このとき、コンパレータ194はLレベルの比較結果Q3を出力している。それにより、RSフリップフロップ191は、出力信号QDを立ち上げ、出力信号QBDを立ち下げる時刻t4。換言すると、ノードP2の電圧レベルがバイアス電圧Vbiasからわずかに上昇すると時刻t3付近、コンパレータ193及びRSフリップフロップ191の動作遅延に起因して生じる遅延時間Tdの経過後、出力信号QDが立ち上がり、出力信号QBDが立ち下がる時刻t4。なお、バイアス電圧Vbiasは基準電圧Vrefと同等もしくはわずかに低い程度であるため、ノードP2の電圧レベルは、出力信号Q,QBの論理値変化後に直ちに、即ち、時刻t3にて、比較結果P3をHレベルに切り替えることができる程度の電圧レベルに達していると考えることができる。出力信号QDが立ち上がり、出力信号QBDが立ち下がると、SW制御回路195は、Hレベルの切替信号S2を出力し、Lレベルの切替信号S1,S3,S4を出力し、Lレベルの制御信号Vctrlを出力する時刻t4。それにより、スイッチSW1DがオフしスイッチSW2Dがオンするため、ノードP1の電圧レベルはLレベルまで低下する。それに応じて、ノードP2の電圧レベルはバイアス電圧Vbiasのレベルまで低下する。一方、スイッチSW1D,SW2Dが何れもオフするため、ノードQ1はフローティング状態となりLレベルを維持する。ノードQ2の電圧レベルもバイアス電圧Vbiasのレベルを維持する。このような動作が繰り返される。このように、パルス発生回路19は、出力信号Q,QBの論理値変化に同期して制御信号Vctrlを立ち上げ時刻t3、遅延時間Tdの経過後、制御信号Vctrlを立ち下げる時刻t4。つまり、パルス発生回路19は、出力信号Q,QBの論理値変化に同期して遅延時間Tdと略同一のパルス幅の制御信号Vctrlを出力する。実施の形態11図20は、本発明の実施の形態11にかかる基準電圧生成部15jを示す図である。図20に示す基準電圧生成部15jは、図19に示す基準電圧生成部15iの変形例であって、基準電圧Vrefと、基準電圧Vrefよりわずかに低い電圧レベルのバイアス電圧Vbiasと、を生成する。基準電圧生成部15jは、基準電圧生成部15iと比較して、抵抗素子R1に代えて可変抵抗素子R1jを有する。可変抵抗素子R1jは、抵抗値を変更可能な抵抗素子であって、制御信号Ctrl1に応じた抵抗値を示す。基準電圧生成部15jは、制御信号Ctrl1に基づいて可変抵抗素子R1jの抵抗値を調整することにより、所望の電圧レベルの基準電圧Vrefを生成することができる。図13や図15に示すようなパルス発生回路19を有する発振回路は、基準電圧生成部15jを備えることにより、出力信号発振信号Q,QBの発振周波数を自由に変更することが可能になる。さらに、基準電圧生成部15jは、制御信号Ctrl1に基づいて可変抵抗素子R1jの抵抗値を調整することにより、基準電圧Vrefとバイアス電圧Vbiasとの電圧差を自由に変更することができる。図13及び図15に示すようなパルス発生回路19を有する発振回路は、基準電圧生成部15jを備えることにより、パルス発生回路19から出力される制御信号Vctrlの論理値変化のタイミングを調整することが可能になる。なお、制御信号Ctrl1は、例えば、発振回路又は発振回路を搭載した半導体集積回路に設けられたレジスタM1jから出力される。レジスタM1jは、外部から供給される制御信号外部制御信号の情報を記憶し、記憶された情報に基づいて制御信号Ctrl1を出力する。それにより、本発明にかかる発振回路は、外部から制御信号Ctrl1を制御することができるため、製品化後であっても出力信号発振信号Q,QBの発振周波数を変更することが可能である。なお、レジスタM1eは、外部制御信号に代えてCPUからの要求に応じた制御信号Ctrl1を生成してもよい。また、レジスタM1eは、フラッシュメモリ等の記憶素子であっても良い。実施の形態12図21は、本発明の実施の形態12にかかる基準電圧生成部15kを示す図である。図21に示す基準電圧生成部15kは、図19に示す基準電圧生成部15iの変形例であって、基準電圧Vrefと、基準電圧Vrefよりわずかに低い電圧レベルのバイアス電圧Vbiasと、を生成する。基準電圧生成部15kは、基準電圧生成部15iと比較して、抵抗素子R1に代えて可変抵抗素子R1kを有し、抵抗素子R2に代えて可変抵抗素子R2kを有する。可変抵抗素子R1k,R2kは、抵抗値を変更可能な抵抗素子であって、それぞれ制御信号Ctrl1,Ctrl2に応じた抵抗値を示す。なお、制御信号Ctrl1,2は、例えば、発振回路又は発振回路を搭載した半導体集積回路に設けられたレジスタM2kから出力される。それにより、基準電圧生成部15kは、図20に示す基準電圧生成部15jと同等の効果を奏することができる。さらに、基準電圧生成部15kは、制御信号Ctrl2に基づいて可変抵抗素子R2kの抵抗値を調整することにより、所望の電圧レベルのバイアス電圧Vbiasを生成することができる。実施の形態13図22は、本発明の実施の形態13にかかる基準電圧生成部15mを示す図である。図22に示す基準電圧生成部15mは、図19に示す基準電圧生成部15mの変形例であって、基準電圧Vrefと、基準電圧Vrefよりわずかに低い電圧レベルのバイアス電圧Vbiasと、を生成する。基準電圧生成部15mは、基準電圧生成部15iと比較して、抵抗素子R1に代えて可変抵抗素子R1mを有し、抵抗素子R2に代えて可変抵抗素子R2m,R3mを有する。可変抵抗素子R1m,R2m,R3mは、抵抗値を変更可能な抵抗素子であって、それぞれ制御信号Ctrl1,Ctrl2,Ctrl3に応じた抵抗値を示す。なお、制御信号Ctrl1~Ctrl3は、例えば、発振回路又は発振回路を搭載した半導体集積回路に設けられたレジスタM3mから出力される。また、可変抵抗素子R2mは、温度の上昇に応じて抵抗値が大きくなるという正の温度依存性を有する。可変抵抗素子R3mは、温度の上昇に応じて抵抗値が小さくなるという負の温度依存性を有する。それにより、基準電圧生成部15mは、図21に示す基準電圧生成部15kと同等の効果を奏することができる。さらに、基準電圧生成部15mは、互いに異なる温度依存性の可変抵抗素子R2m,R3mを用いているため、温度変動による抵抗値の変化を相殺することができる。したがって、基準電圧生成部15mは、温度が変動した場合でも安定した基準電圧Vrefを生成することができる。実施の形態14図23は、本発明にかかる発振回路が適用されたPLLを示すブロック図である。本実施の形態では、図1に示す発振回路1がPLLに適用された場合を例に説明するが、他の実施の形態にかかる発振回路が適用されても良い。図23に示すPLL100は、発振回路1と、位相比較器PFD101と、チャージポンプ102と、ループフィルタ103と、電圧制御発振器VCO104と、分周器105と、を備える。なお、位相比較器101とチャージポンプ102とにより、位相差検出部とも称する。発振回路1は、発振信号を基準クロック信号として出力する。位相比較器101は、発振回路1からの基準クロック信号と分周器105からの分周クロック信号との位相差を検出する。チャージポンプ102は、位相比較器101によって検出された位相差に応じた出力電圧を生成する。ループフィルタ103は、チャージポンプ102の出力電圧を直流信号に変換し、制御電圧として出力する。電圧制御発振器104は、制御電圧に応じた周波数のクロック信号を出力する。分周器105は、電圧制御発振器104からのクロック信号を分周して分周クロック信号として出力する。このように、本発明にかかる発振回路が適用されたPLLは、当該発振回路から出力された基準クロック信号発振信号を逓倍することにより、より高速なクロック信号を精度良く生成することができる。実施の形態15図24は、本発明にかかる発振回路が適用された半導体集積回路LSIを示すブロック図である。本実施の形態では、図1に示す発振回路1がクロック源1として半導体集積回路に適用された場合を例に説明するが、他の実施の形態にかかる発振回路が適用されても良い。図24に示す半導体集積回路200は、クロック源1と、ロジック回路及びメモリによって構成される内部回路201と、電源202と、を備える。電源202は、クロック源1及び内部回路201に対して電源電圧を供給する。クロック源1は、外部からの起動信号が活性化されることにより動作し、予め設定された周波数のクロック信号発振信号を出力する。内部回路201は、クロック源1から供給されるクロック信号に同期して動作する。このように、本発明にかかる発振回路が適用された半導体集積回路200は、発振回路クロック源から出力された精度の高いクロック信号に同期して動作するため、安定した動作を実現することができる。特に、図13や図15に示すようなパルス発生回路19を有する発振回路が半導体集積回路200に適用された場合、当該半導体集積回路200は、高速にクロック信号を安定化させることができるため、起動時間を短縮させることができる。実施の形態16図25は、本発明にかかる発振回路が適用された半導体集積回路LSIを示すブロック図である。本実施の形態では、図1に示す発振回路1がクロック源1として半導体集積回路に適用された場合を例に説明するが、他の実施の形態にかかる発振回路が適用されても良い。図25に示す半導体集積回路300は、クロック源1と、ロジック回路及びメモリによって構成される内部回路301と、電源302と、センサ303と、クロック源304と、起動回路305と、を備える。なお、センサ303と、クロック源304と、起動回路305と、によりモード切替部とも称する。電源302は、クロック源1,クロック源304,内部回路301及び起動回路305に対して電源電圧を供給する。クロック源304は、高い精度の求められない低速のクロック信号を出力する。センサ303は、外部から供給される信号に基づきイネーブル信号の活性化状態を制御する。例えば、センサ303は、外部から供給される信号により半導体集積回路300を動作させるように要求された場合、イネーブル信号を活性化させる例えば、イネーブル信号を立ち上げる。起動回路305は、クロック源304からのクロック信号に同期して、センサ303からのイネーブル信号を取り込み、起動信号として出力する。クロック源1は、起動信号が活性化されることにより動作し、予め設定された周波数のクロック信号発振信号を出力する。そして、内部回路301は、クロック源1から供給されるクロック信号に同期して動作する。つまり、半導体集積回路300は、通常動作モード時に、内部回路301にクロック信号を供給することにより当該内部回路301を動作させ、停止モード時に、内部回路301に対するクロック信号の供給を停止することにより当該内部回路301の動作を停止する。半導体集積回路300は、停止モード時に内部回路301に対するクロック信号の供給を停止することができるため、消費電力を低減することができる。このように、本発明にかかる発振回路が適用された半導体集積回路300は、発振回路クロック源から出力された精度の高いクロック信号に同期して動作するため、安定した動作を実現することができる。特に、図13や図15に示すようなパルス発生回路19を有する発振回路が半導体集積回路300に適用された場合、当該半導体集積回路300は、高速にクロック信号を安定化させることができるため、停止モードから通常動作モードへの切り替わり毎の起動時間を短縮させることができ、より効率的な動作を実現することができる。本発明にかかる発振回路のレイアウト構成例以下では、本発明にかかる発振回路のレイアウト構成について説明する。図26は、本発明にかかる発振回路のレイアウト構成の一例を示す図である。なお、図26は、代表して図1に示す発振回路1のレイアウト構成の一例を示している。図26に示すように、RSフリップフロップ11と、紙面の横方向に隣り合って配置された一組のコンパレータ13,14と、紙面の横方向に隣り合って配置された一組のコンデンサC1,C2とが、紙面の上方から下方に向けて順に近接配置されている。さらに、RSフリップフロップ11と、一組のコンパレータ13,14と、一組のコンデンサC1,C2とは、紙面の縦方向を対称軸として左右対称に配置されている。このように、一対の差動信号の一方出力信号Qを生成する回路と、一対の差動信号の他方出力信号QBを生成する回路とが、左右対称に配置されることにより、差動信号間の精度のばらつきが低減される。また、コンパレータ13上には、4つのゲート電極が、当該コンパレータ13の中央から下部に向けて等間隔で順に配置されている。なお、各ゲート電極は、紙面の横方向を長手方向にして配置されている。図26の例では、4つのゲート電極のうち上2つのゲート電極がコンパレータ13の反転入力端子として用いられ、下2つの電極がコンパレータ13の非反転入力端子として用いられる。なお、コンパレータ13の反転入力端子用の2つのゲート電極と非反転入力端子用の2つのゲート電極とは、紙面の横方向を対称軸として左右対称に配置されている。コンパレータ14上の4つのゲート電極のレイアウト構成については、コンパレータ13の場合と同様であるため、その説明を省略する。このようなレイアウト構成により、コンパレータ13とコンデンサC1とを接続する配線の配線長、及び、コンパレータ14とコンデンサC2とを接続する配線の配線長を短くすることができるため、配線容量の影響による誤動作が抑制される。図27は、本発明にかかる発振回路のレイアウト構成の一例を示す図である。なお、図27は、代表して図1に示す発振回路1のレイアウト構成の一例を示している。以下では、図26のレイアウト構成とは異なる部分についてのみ説明する。図27に示すように、コンパレータ13上には、4つのゲート電極が、当該コンパレータ13の下部において右方から左方に向けて等間隔で順に配置されている。なお、各ゲート電極は、紙面の縦方向を長手方向にして配置されている。図27の例では、4つのゲート電極のうち右2つのゲート電極がコンパレータ13の反転入力端子として用いられ、左2つの電極がコンパレータ13の非反転入力端子として用いられる。なお、コンパレータ13の反転入力端子用の2つのゲート電極と非反転入力端子用の2つのゲート電極とは、紙面の縦方向を対称軸として左右対称に配置されている。コンパレータ14上の4つのゲート電極のレイアウト構成については、コンパレータ13の場合と同様であるため、その説明を省略する。このようなレイアウト構成により、図26に示すレイアウト構成の場合と同様の効果を奏することができる。図28は、図13及び図15に示すようなパルス発生回路19を有する発振回路のレイアウト構成の一例を示す図である。図28に示すように、一組のコンデンサC1D,C2Dと、一組のコンデンサC3D,C4Dと、一組のコンパレータ193,194と、一組のコンパレータ13,14と、一組のコンデンサC1,C2とは、それぞれ紙面の横方向に隣り合って配置されている。これらは、紙面の上方から下方に向けて順に近接配置されている。また、一組のコンデンサC1D,C2Dと、一組のコンデンサC3D,C4Dと、一組のコンパレータ193,194と、RSフリップフロップ191と、RSフリップフロップ11と、一組のコンパレータ13,14と、一組のコンデンサC1,C2とは、紙面の縦方向を対称軸として左右対称に配置されている。このように、一対の差動信号の一方出力信号Q,QDを生成する回路と、一対の差動信号の他方出力信号QB,QBDを生成する回路とが、左右対称に配置されることにより、差動信号間の精度のばらつきが低減される。また、コンパレータ193上には、4つのゲート電極が、当該コンパレータ193の上部において右方から左方に向けて等間隔で順に配置されている。なお、各ゲート電極は、紙面の縦方向を長手方向にして配置されている。図28の例では、4つのゲート電極のうち右2つのゲート電極がコンパレータ193の反転入力端子として用いられ、左2つのゲート電極がコンパレータ193の非反転入力端子として用いられる。なお、コンパレータ193の反転入力端子用の2つのゲート電極と非反転入力端子用の2つのゲート電極とは、紙面の縦方向を対象軸として左右対称に配置されている。コンパレータ194上の4つのゲート電極のレイアウト構成については、コンパレータ193の場合と同様であるため、その説明を省略する。また、コンパレータ13,14上にそれぞれ配置された4つのゲート電極のレイアウト構成については、図27に示すレイアウト構成の場合と同様であるため、その説明を省略する。このようなレイアウト構成により、コンパレータ13とコンデンサC1とを接続する配線の配線長、及び、コンパレータ14とコンデンサC2とを接続する配線の配線長に加え、コンパレータ193とコンデンサC3Dとを接続する配線の配線長、及びコンパレータ194とコンデンサC4Dとを接続する配線の配線長を短くすることができるため、配線容量の影響による誤動作が抑制される。コンデンサのレイアウト構成例次に、本発明にかかる発振回路に用いられるコンデンサのレイアウト構成について説明する。図29Aは、代表してコンデンサC1のレイアウト構成の一例を示す。また、図29Bは、代表してコンデンサC1のレイアウト構成の他の例を示す。図29Aに示すように、積層された2つの配線層のうち上部に配置された配線によりコンデンサC1の一方の電極が形成され、積層された2つの配線層のうち下部に配置された配線によりコンデンサC1の他方の電極が形成される。このように、積層された2つの配線層にそれぞれ配置された配線によってコンデンサC1が構成されることにより、温度や電源電圧の変動による容量値の変化が抑制される。また、図29Bに示すように、ある配線層に配置され櫛状に形成された複数の突出部を有する第1の配線により、コンデンサC1の一方の電極が形成される。また、第1の配線と同一配線層に配置され櫛状に形成された複数の突出部を有する第2の配線により、コンデンサC1の他方の電極が形成される。なお、第1の配線と第2の配線とは、紙面の横方向に対向配置されており、各々複数の突出部が交互に配置されている。このように、同一配線層に配置された2つの配線によってコンデンサC2が構成されることにより、温度や電源電圧の変動による容量値の変化が抑制される。以上のように、上記実施の形態1~16にかかる発振回路は、コンパレータやRSフリップフロップの動作遅延に起因して生じる遅延時間Tdが温度や電源電圧の変動によって変化した場合でも、所望の周波数の発振信号を精度良く出力することが可能である。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、コンデンサC1の容量値とコンデンサC2の容量値とが略同一である場合を例に説明したが、これに限られない。コンデンサC1の容量値及びコンデンサC2の容量値は、出力信号発振信号Q,QBのデューティ比に応じてそれぞれ適宜変更可能である。また、上記実施の形態では、電荷充放電部において、電源電圧端子VDD側及び接地電圧端子GND側の何れか一方に電流源回路例えば、図1における定電流源回路B1が設けられ、ノードX1側及びノードY1側にそれぞれコンデンサC1及びコンデンサC2が設けられた場合を例に説明したが、これに限られない。電荷充放電部は、電源電圧端子VDD側及び接地電圧端子GND側にそれぞれ個別に電流源回路が設けられ、ノードX1,Y1に代わる共通ノードに共通コンデンサが一つ設けられた回路構成に適宜変更可能である。このとき、当該共通ノードは、例えば、コンパレータ13の非反転入力端子に接続され、コンパレータ14の反転入力端子に接続される。そして、コンパレータ13の反転入力端子には、基準電圧Aが供給され、コンパレータ14の非反転入力端子には、基準電圧Aとは異なる基準電圧Bが供給される。つまり、この場合、コンパレータ13は、電源電圧端子VDD側の電流源回路に流れる電流によって徐々に上昇する共通ノードの電圧レベルが基準電圧Aに達したか否かを検出する。一方、コンパレータ14は、接地電圧端子GND側の電流源回路に流れる電流によって徐々に下降する共通ノードの電圧レベルが基準電圧Bに達したか否かを検出する。また、上記実施の形態では、電荷充放電部において、ノードX1側及びノードY1側にそれぞれ電流を流す一つの電流源回路例えば、図1における定電流源回路B1が設けられた場合を例に説明したが、これに限られない。電荷充放電部は、ノードX1側に電流を流す電流源回路と、ノードY1側に電流を流す電流源回路と、が個別に設けられた回路構成に適宜変更可能である。なお、特許文献2に開示された発振回路は、応答遅延時間を有するコンパレータを用いないように構成されたものであり、特許文献1に開示されているようなコンパレータを有する発振回路にその技術をそのまま適用することは容易に想到できないものと考えられる。"