同一の周波数で2π/nnは2以上の整数ずつ位相が異なり、AD変換のサンプリングに用いるn個のクロックからなる多層クロックのいずれかに従って、予め設定された同一の対象信号をAD変換するn個のAD変換器からなるAD変換手段と、予め設定された一定の基準電圧またはAD変換の対象となるアナログ信号のいずれかを前記対象信号として、前記AD変換手段に供給する対象信号供給手段と、前記対象信号が前記基準電圧であるときに取得される前記AD変換手段での変換結果を基準電圧変換結果として、前記AD変換器毎に、前記基準電圧に対応づけられた基準AD変換値に対する該AD変換器での前記基準電圧変換結果のずれ量を表すオフセットデータを生成するオフセットデータ生成手段と、前記対象信号が前記アナログ信号であるときに取得される前記AD変換手段での変換結果をアナログ信号変換結果として、前記AD変換器毎に、該AD変換器での前記アナログ信号変換結果に基づく被補正データから、該AD変換器について前記オフセットデータ生成手段にて生成された前記オフセットデータ分を、サンプリングポイント毎に除去する補正処理を行ったものをAD変換結果として出力する補正手段と、を備えることを特徴とする信号処理装置。前記オフセットデータ生成手段は、MMは2以上の整数個の前記基準電圧変換結果の平均値を前記オフセットデータとすることを特徴とする請求項1に記載の信号処理装置。前記オフセットデータの算出対象となる結果の個数Mは、2のkkは自然数乗に設定され、前記オフセットデータ生成手段は、二進数で表されたM個の前記基準電圧変換結果の加算値を下位ビット側にkビットシフトさせることで平均値を求めることを特徴とする請求項2に記載の信号処理装置。前記補正手段は、前記基準電圧が供給される予め設定された一定の期間をオフセット期間とし、前記アナログ信号が供給される予め設定された一定の期間をAD変換期間として、該AD変換期間毎に、直前の前記オフセット期間で得られた前記オフセットデータを用いて前記補正処理を行うことを特徴とする請求項1から3のいずれか一項に記載の信号処理装置。前記対象信号供給手段は、前記オフセット期間と前記AD変換期間とが交互に繰り返される様に、前記基準電圧と前記アナログ信号とを切り替えることを特徴とする請求項4に記載の信号処理装置。前記対象信号供給手段は、前記基準電圧が供給される予め設定された一定の期間をオフセット期間とし、前記アナログ信号が供給される予め設定された一定の期間をAD変換期間として、前記オフセット期間と前記AD変換期間とが交互に繰り返される様に、前記基準電圧と前記アナログ信号とを切り替え、前記補正手段は、前記AD変換期間がWWは2以上の整数回繰り返される毎に、同じ前記AD変換器で前記AD変換期間毎に取得された前記アナログ信号変換結果をサンプリングポイント毎にW個加算したデータを積算データとして、該積算データを前記被補正データとして用いて、前記補正処理を行うことを特徴とする請求項1から3のいずれか一項に記載の信号処理装置。前記補正手段は、前記AD変換期間がWWは2以上の整数回繰り返される毎に、直前の前記オフセット期間に得られたW個の前記オフセットデータを加算したデータを加算オフセットデータとして、該加算オフセットデータを前記オフセットデータとして用いて、前記補正処理を行うことを特徴とする請求項6に記載の信号処理装置。予め定められた角度範囲内にレーダ波を送信し、送信したレーダ波の物標からの反射波を受信し、受信した反射波の強度に応じた受信信号を出力するレーダ手段を備え、前記対象信号供給手段は、前記受信信号を前記アナログ信号とすることを特徴とする請求項1から7のいずれか一項に記載の信号処理装置。但し、上記装置は、二個のAD変換器であるADC1およびADC2の特性が同一であることを前提にして構成されている。しかしながら、AD変換器は、たとえ同一の品番であったとしても、パッケージ毎に少しずつ異なる特性を有しており、同じアナログ信号を入力したとしてもそのAD変換の出力結果が必ずしも同一の値になるとは限らない。例えば、AD変換器に0Vを入力した場合、AD変換結果として0が出力されるのはあくまで理想的な場合であり、実際には多くの場合に0からずれた値がAD変換結果として出力される。以下では、AD変換器に0Vを入力したとき、理想的な場合に出力される0からずれて実際に出力されるAD変換結果をゼロ点オフセットデータと称する。ここで図10は、一定温度条件下におけるAD変換器の出力特性入力電圧対AD変換結果を例示するグラフである。図10において、実線は、ゼロ点オフセットデータがマイナス側にばらついた場合の出力特性を示したものであり、ここではADC1の出力特性を示しているものとする。また、破線は、ゼロ点オフセットデータがプラス側にばらついた場合の出力特性を示したものであり、ここでは、ADC2の出力特性を示しているものとする。ゼロ点オフセットデータは、実線または点線で示されたグラフが、図中の縦軸との交点において示す値入力電圧が0Vの時のAD変換結果である。厳密には、このようなゼロ点オフセットデータは、温度によっても変動する。但し、ゼロ点オフセットデータの温度変動は波形のAD変換に要する時間比べて緩慢な変動であるため、ここではゼロ点オフセットデータを一定値として説明する。図11aは、このような特性を有するADC1およびADC2を用いて、従来と同様に同一のアナログ信号の倍速サンプリングを行うことで、取得したAD変換結果と、AD変換の対象となったアナログ信号の波形本来の波形とを重ねて示した説明図である。図中では、ADC1のAD変換結果を白丸で示し、ADC2のAD変換結果を黒丸で示す。図11aに示す様に、ゼロ点オフセットデータの影響により、ADC1のAD変換結果は、図中実線で示す本来の波形よりマイナス側つまり図中下側にずれ、ADC2のAD変換結果は、本来の波形よりプラス側つまり図中上側にずれる。図11bは、これらADC1およびADC2のAD変換結果を、取得順に並べて直線破線で結ぶことで得られる波形を示す。図11bに示すように、AD変換結果から得られる波形は、本来の波形には存在しなかった下に凸または上に凸の擬似的なピークが発生してしまうことがわかる。このような波形に対して波形形状からピークの中心を求める演算例えば特許文献1の段落0080~0083参照を行うと、正しい結果が得られない虞がある。つまり、特許文献1に開示されている構成は、あくまでも二つのAD変換器の特性が一致していると称する理想的な場合に成り立つものであり、実際に生じる個々の特性のずれについては考慮されていない。本発明は、上述の課題を解決するためになされたものであり、高分解能を得るために複数のAD変換器を用いて同一のアナログ信号をAD変換する信号処理装置において、個々のAD変換器の特性のばらつきによって生じる同一のアナログ信号のAD変換精度の低下を抑制することを目的とする。上記目的を達成するためになされた発明である請求項1に記載の信号処理装置では、AD変換手段はn個のAD変換器からなる。これらn個のAD変換器は、AD変換のサンプリングに用いるn個のクロックからなる多層クロックのいずれかに従って、予め設定された同一の対象信号をAD変換する。n個のクロックは、同一の周波数で2π/nnは2以上の整数ずつ位相が異なっている。ここで、AD変換手段に対象信号供給手段から供給される対象信号は、予め設定された一定の基準電圧またはAD変換の対象となるアナログ信号のいずれかである。そして、対象信号が基準電圧であるときに取得されるAD変換手段での変換結果としての基準電圧変換結果に従い、オフセットデータ生成手段にてオフセットデータを生成する。オフセットデータは、AD変換器毎に生成され、基準電圧に対応づけられた基準AD変換値に対する基準電圧変換結果のずれ量を表す。例えばAD変換器に0Vを入力すると理想的には0がAD変換の結果として出力されるような場合に、0Vを基準電圧といい、0Vに対するこの場合の理想的な出力である0を基準AD変換値と称する。実際には、個々のAD変換器毎に特性のばらつきが生じるため、0Vを入力しても0からずれた値が基準電圧変換結果として出力される。このずれ量を表すのがオフセットデータである。更に、補正手段では、対象信号がアナログ信号であるときに取得されるAD変換手段での変換結果をアナログ信号変換結果として、AD変換器毎に、該AD変換器でのアナログ信号変換結果に基づく被補正データから、該AD変換器でのオフセットデータ分をサンプリングポイント毎に除去したものをAD変換結果として出力する。なお、ここで称する基準電圧変換結果、およびオフセットデータはデータ値であり、アナログ信号変換結果およびAD変換結果はデータ列であるものとする。この様に構成された信号処理装置では、基準電圧をAD変換した結果から、AD変換器毎にオフセットデータを算出すると共に、アナログ信号をAD変換した結果からオフセットデータ分を除去する際に、全ての変換値に対して一律のオフセットデータを用いるのではなく、AD変換器毎に異なるオフセットデータを用いているため、各AD変換器の特性オフセットデータが異なることによってAD変換結果に表れる影響を除去することができる。その結果、複数のAD変換器の出力結果によって表される波形は、本来のアナログ信号により近い波形となる。従って、本発明の信号処理装置では、複数のAD変換器により同一のアナログ信号をAD変換する場合であっても、個々のAD変換器の特性のばらつきによりAD変換結果の精度が低下することを抑制できる。ここで、オフセットデータは、請求項2に記載の様に、MMは2以上の整数個の基準電圧変換結果の平均値とすることが望ましい。この様に構成された信号処理装置によると、ランダムノイズが抑制されるため、オフセットデータの精度を向上させることができる。更に、オフセットデータをM個の変換結果の平均値とする場合、請求項3に記載の様に、オフセットデータの算出対象となる結果の個数Mを2のkkは自然数乗に設定することが望ましい。この様に構成された信号処理装置によると、二進数で表されたM個の変換結果の加算値を下位ビット側にkビットシフトさせることで平均値を求めることができるため、結果として、オフセットデータを算出する構成を簡易にすることができる。また、補正手段は、請求項4に示す様に、基準電圧が供給される予め設定された一定の期間をオフセット期間とし、アナログ信号が供給される期間をAD変換期間とする場合、該AD変換期間毎に、直前のオフセット期間で得られたオフセットデータを用いて補正処理を行う様に構成されることが望ましい。つまり、上記構成では、まずオフセットデータが取得され、この後取得されたアナログ信号変換結果に対しては、毎回、オフセットデータを用いた補正処理が行われる。例えば、オフセット期間OT1、AD変換期間AT1、オフセット期間OT2、AD変換期間AT2、AD変換期間AT3、の順となる様に対象信号供給手段により基準電圧とアナログ信号とが切り替えられる場合、AD変換期間AT1で得られたアナログ信号変換結果については、オフセット期間OT1で得られたオフセットデータを用いて補正処理を行う。また、AD変換期間AT2、およびAD変換期間AT3で得られたアナログ信号変換結果については、それぞれオフセット期間OT2で得られたオフセットデータを用いて補正処理を行う。この様に構成された信号処理装置では、アナログ信号変換結果を取得する毎に補正処理を行うため、AD変換の変換結果の精度を向上させることができる。ここで特に、対象信号供給手段は、請求項5に示す様に、オフセット期間とAD変換期間とが交互に繰り返される様に、基準電圧とアナログ信号とを切り替えられる様に構成されてもよい。これによると、アナログ信号変換結果を取得する毎に、当該アナログ信号変換結果を取得する直前のオフセットデータを用いて補正処理を行うことができるため、オフセットデータの変動に追従した、応答性のよい補正処理を行うことができる。従って、この様に構成された信号処理装置では、オフセットデータが比較的短時間で変動する場合であっても、上記発明と同様の効果が奏される。ところで、対象信号であるアナログ信号にノイズが重畳しており、ノイズレベルと同程度のアナログ信号しか得られない場合、ノイズを除去してアナログ信号を強調する信号処理が必要となる。そこで、請求項6に示す様に、同じAD変換器について取得したWWは2以上の整数回のアナログ信号変換結果の加算値を積算データとし、該積算データを被補正データとして、補正処理を行っても良い。つまり、AD変換器毎に、複数回取得されたアナログ信号変換結果を、サンプリングポイント毎に加算するのである。これにより生成された積算データは、元の個々のアナログ信号変換結果と比較して、ノイズが抑制され、S/Nが向上したものとなる。結果として、ノイズに埋もれるようなアナログ信号であっても、AD変換結果を得ることが可能となり、AD変換の精度を向上させることができる。なお、積算データを被補正データとして補正処理を行う場合には、補正手段は、請求項7に示す様に、AD変換期間がW回繰り返される毎に、直前のオフセット期間に得られたW個のオフセットデータを加算したデータを加算オフセットデータとして、該加算オフセットデータをオフセットデータとして用いて補正処理を行う。この様に構成された信号処理装置は、請求項8に示す様に、予め定められた角度範囲内にレーダ波を照射し、照射したレーダ波の物標からの反射波を受信し、受信した反射波の強度に応じた受信信号を出力するレーダ手段を備える様に構成されてもよい。この場合、対象信号供給手段は、受信信号をアナログ信号とする様に構成される。本発明の実施形態を図面と共に説明する。以下の実施形態では、車両に搭載され、レーダ波としてパルス状のレーザ光を送信し、その反射波を受信し、レーザ光の送信タイミングから反射波の受信タイミングまでの時間差を計測することで、レーザ光を反射した物標に関する情報距離、相対速度等を求めるレーザレーダ装置に、本発明の信号処理装置を適用した例について説明する。なお以下では、レーザ光を送信し、該レーザ光の送信タイミングからレーザ光を反射した物標との距離を求める一連の処理を、測距処理と称する。[第1実施形態]<全体構成>図1は、本発明が適用されたレーザレーダ装置1の全体構成を表すブロック図である。レーザレーダ装置1は、送信タイミング信号STに従ってレーザ光を車両前方の予め定められた角度範囲内の領域以下、照射領域と称するに向けて照射する発光部10と、レーザ光を反射した物標からの反射光を受光して受光強度に応じた電気信号受信信号RSに変換する受光部20と、を備えている。また、レーザレーダ装置1は、測距開始信号SSに従って発光部10に供給する送信タイミング信号STを生成すると共に、受光部20から供給される受信信号RSに基づいてレーザ光を反射した物標との距離を測定する測距部30と、測距部30に供給する測距開始信号SSを生成するとともに、測距部30での測距データDDから、照射領域に存在する物標を検出し、その物標に関する情報距離、相対速度等を生成する信号処理部40とを備えている。<発光部>発光部10は、レーザ光を発生するレーザダイオードLD等からなる発光素子11と、送信タイミング信号STに従って発光素子11を駆動するLD駆動回路12と、レーザ光が照射領域に照射される様に発光素子11から放射されるレーザ光の照射範囲を調整するスキャナ機構部14と、送信タイミング信号STに従ってスキャナ機構部14を駆動して二次元的なビームスキャンを実現するスキャナ駆動回路15と、を備えている。発光部10は、送信タイミング信号STが入力される毎に毎回、レーザ光の照射方向を定めた後にレーザ光を照射するように構成されている。<受光部>受光部20は、レーザ光を反射した物標からの反射光を集光する受光レンズ21と、受光レンズ21を介して受光した反射光の受光強度に応じた電圧値を有する電気信号を発生させる受光素子22と、受光素子22からの電気信号を増幅するアンプ23と、を備えている。アンプ23により増幅された電気信号は、受信信号RSとして測距部30に出力される。<信号処理部>信号処理部40は、CPU、ROM、RAM等により構成された周知のマイクロコンピュータからなる。信号処理部40は、測距処理の開始を指示する測距開始信号SSを出力する。<測距部>図2は、測距部30の構成を示すブロック図である。測距部30は、受光部20から入力された受信信号RSをAD変換するAD変換出力部50と、AD変換出力部50による受信信号RSのAD変換の結果に基づいて受信信号RSが受信された時刻である受信タイミングを算出する受信タイミング算出部120と、を備えている。また、測距部30は、送信タイミング信号STが出力された時刻を送信タイミングとして、該送信タイミングから受信タイミングまでの時間差に基づいて物標までの距離を算出する距離算出部140を備えている。<AD変換出力部>AD変換出力部50は、測距部30内で用いられるクロックを生成するクロック生成部58と、AD変換の対象となる対象信号として、受信信号RSまたは基準電圧本実施形態では0Vのアナログ電圧のいずれかを選択して供給する対象信号供給部52と、を備えている。また、AD変換出力部50は、対象信号供給部52から供給される対象信号をクロック生成部58にて生成されたクロックに従ってAD変換する二つのAD変換器を有するAD変換部68と、AD変換部68にてAD変換されたデータに基づいて被補正データを生成する被補正データ生成部86と、を備えている。さらに、AD変換出力部は、AD変換部68でのAD変換器毎の測定誤差を表すオフセットデータを生成するオフセットデータ生成部76と、オフセットデータ生成部76にて生成されたオフセットデータに基づき被補正データを補正してサンプリングデータSDを生成する補正部100と、を備えている。<クロック生成部>クロック生成部58は、補正部100から出力されるサンプリングデータSDのサンプリング周期の2倍の周期を有したAD変換用のクロックである第1クロックCK1を生成するADクロック生成部62と、第1クロックCK1を反転させることで、第1クロックCK1と同じ周波数で、位相がπ[rad]異なる第2クロックCK2を生成する否定論理回路64と、を備えている。また、クロック生成部58は、被補正データ生成部86、補正部100、受信タイミング算出部120、および距離算出部140の動作クロックとなるロジッククロックLCKを生成するロジッククロック生成部66を備えている。なお、ロジッククロックLCKは、第1クロックCK1および第2クロックCK2と同じ周波数に設定されている。<対象信号供給部>対象信号供給部52は、切替指令信号SCに従って、受光部20から入力される受信信号RSおよび基準電圧のうちいずれか一方を選択して、これを対象信号としてAD変換部68に出力する信号切替部56を備えている。また、対象信号供給部52は、測距開始信号SSが入力されると、予め設定されたスケジュールに従って、対象信号が切り替わるように信号切替部56を制御するための切替指令信号SCを生成すると共に、対象信号として受信信号RSのAD変換を開始するタイミングで、被補正データ生成部86、補正データ生成部、補正部100、および発光部10の動作に用いる送信タイミング信号STを生成する切替制御部54を備えている。以下では、対象信号として基準電圧を供給する期間をオフセット期間OTと称し、対象信号として受信信号RSを供給する期間をAD変換期間ATと称する。オフセット期間OTは、M個のAD変換結果を取得するのに要する時間以上に設定され、AD変換期間ATは、当該装置1の最大検知距離をレーザ光が往復するに要する時間より十分に長い時間となるように設定されている図3参照。ここで、Mは、2のk乗個に設定されている。切替制御部54は、信号処理部40から測距開始信号SSが入力されることをきっかけとして、オフセット期間OTとAD変換期間ATとが交互に切り替わるように、信号切替部56を制御する切替指令信号SCを出力する様に構成されている。以下では、切替指令信号SCが出力されてから、引き続き次の切替指令信号SCが出力されるまでの期間を、基本測定期間BTと称する。なお、切替制御部54は、AD変換期間ATの開始後、後述する被補正データ生成部86での動作遅延時間WTだけ遅れたタイミングで送信タイミング信号STを出力する様に構成されている。また、信号切替部56は、切替指令信号SCがアクティブレベルの時に基準電圧を出力し、切替指令信号SCが非アクティブレベルの時に受信信号RSを出力する様に構成されている。<AD変換部>AD変換部68は、信号切替部56から供給される対象信号を、第1クロックCK1に従って繰り返しAD変換する第1AD変換器72と、第2クロックCK2に従って繰り返しAD変換する第2AD変換器74とからなる。ここで、各AD変換器において、サンプリングされた個々のデータは、Pビットの二進数で表されている。以下では、対象信号が基準電圧である時に、第1AD変換器72から出力されるAD変換結果を第1基準電圧変換結果Z1[i]、第2AD変換器74から出力されるAD変換結果を第2基準電圧変換結果Z2[i]と称し、対象信号が受信信号RSである時に、第1AD変換器72から出力されるAD変換結果を第1AD変換結果D1[i]、第2AD変換器74から出力されるAD変換結果を第2AD変換結果D2[i]と称する。<オフセットデータ生成部>オフセットデータ生成部76は、第1クロックCK1に従って、第1AD変換器72にてAD変換された結果を順次加算する第1加算器82と、第2クロックCK2に従って、第2AD変換器74にてAD変換された結果を順次加算する第2加算器84とからなり、第1AD変換器72のオフセットデータとして第1オフセットデータAZ1を生成し、第2AD変換器74のオフセットデータとして第2オフセットデータAZ2を生成するように構成されている。ここで、第1加算器82および第2加算器84は、切替指令信号SCがアクティブレベルである間、作動する様に構成されている。つまり、対象信号供給部52から対象信号として基準電圧が供給される間、第1加算器82は、第1基準電圧変換結果Z1[i]i=1、2、MをM回順次加算して第1加算データS1=S1[M]を生成し、同様に、第2加算器84は、第2基準電圧変換結果Z2[i]をM回順次加算して第2加算データS2=S2[M]を生成するように構成されている。但し、S1[i]は、i個の第1基準電圧変換結果Z1[1]~Z1[i]を加算した時点での第1加算データの経過値を示す。また、S1=S1[M]は、M個の第1基準電圧変換結果Z1[1]~Z1[M]を加算し終えた時点での第1加算データの値であり、式1で表される。ここで、基準電圧に対応づけられAD変換値として理想的に出力されるべき値を基準AD変換値と称する。基準電圧が0Vの場合の基準AD変換値が0であるとすると、個々の第1基準電圧変換結果Z1[i]および第2基準電圧変換結果Z2[i]は、そのまま、基準AD変換値からのずれ量を表すことになる。これらのずれ量は、各AD変換器に固有の値であり、AD変換を実施する毎に一貫して生じている。また、オフセットデータ生成部76は、Pビットの二進数で表された第1加算データS1=S1[M]および第2加算データS2=S2[M]のうち、それぞれ、下位kビットを切り捨てたデータ、即ち、第1加算データS1および第2加算データS2の下位側からk1番目のビットをLSBとするP―kビットのデータを、第1加算器出力A1=A1[M]、第2加算器出力A2=A2[M]として出力するように構成されている。但し、A1[i]は、i個の第1基準電圧変換結果Z1[1]~Z1[i]を加算した時点での第1加算器出力の経過値を示す。また、A1=A1[M]は、M個の第1基準電圧変換結果Z1[1]~Z1[M]を加算し終えた時点での第1加算器出力のデータの値である。つまり、第1加算器出力A1および第2加算器出力A2は、第1加算データS1および第2加算データS2を、それぞれ、下位ビット側にkビットシフトさせたデータ、即ち、2のk乗で除して少数点以下を切り捨てたデータとなる。第1加算器出力A1[M]を例にとると、第1加算器出力A1[M]は式2で表される。上述のように、Mは2のk乗に設定されていることから、Pビットの二進数で表された第1加算データS1[M]を下位ビット側にkビットシフトさせて第1加算器出力A1[M]を得ることは、M個の第1基準電圧変換結果Z1iの平均値を算出することに相当する。第2加算器出力A2[M]についても同様である。このように算出される第1加算器出力A1[M]および第2加算器出力A2[M]は、それぞれ、第1オフセットデータAZ1および第2オフセットデータAZ2として、オフセットデータ生成部76から出力される。つまり、Mは、第1オフセットデータAZ1および第2オフセットデータAZ2の算出対象となる、第1AD変換結果D1[i]および第2AD変換結果D2[i]の個数を示している。なお、第1AD変換器72は第1クロックCK1の動作エッジここでは立ち上がりで動作し、第2AD変換器74は第2クロックCK2の動作エッジここでは立ち上がりで作動する。図3は、第1加算器、第2加算器等、各部の動作タイミングを示すタイミング図である。図3に示す様に、切替指令信号SCが非アクティブレベルローレベルからアクティブレベルハイレベルに切り替えられる時刻t1参照と、第1AD変換器72および第2AD変換器74への基準電圧対象信号の供給が開始され、その後、クロックの最初の動作エッジここでは立ち上がりで、第1加算器82の第1加算データS1[i]および第2加算器84の第2加算データS2[i]がリセットされる時刻t2、t3参照。また、第1AD変換器72および第2AD変換器74は、クロックの最初の動作エッジでAD変換を開始し時刻t2、t3参照、以後、動作クロック毎に、第1基準電圧変換結果Z1[i]および第2基準電圧変換結果Z2[i]を出力する。つまり、第1基準電圧変換結果Z1[i]および第2基準電圧変換結果Z2[i]は、クロックの半周期分ずつずれたタイミングで、交互に出力され、第1加算器82および第2加算器84に供給される。なお、切替指令信号SCは、第1クロックCK1、第2クロックCK2のM=4周期分だけアクティブレベルに保持された後、非アクティブレベルに切り替えられるため時刻t6参照、第1AD変換器72および第2AD変換器74は、基準電圧をM回ずつAD変換することになる。つまり、クロックの動作エッジ毎に、順次、第1基準電圧変換結果Z1[1]~Z1[M]および第2基準電圧変換結果Z2[1]~Z2[M]が出力されることになる。第1加算器82および第2加算器84は、第1加算データS1[i]および第2加算データS2[i]のリセット後、クロックの動作エッジ毎に、第1基準電圧変換結果Z1[iおよび第2基準電圧変換結果Z2[i]を、それぞれ順次加算することで、第1加算データS1[i]および第2加算データS2[i]を更新する時刻t4、t5参照。また、M個目の第1基準電圧変換結果Z1[M]および第2基準電圧変換結果Z2[M]、これらZ1[M]、Z2[M]が反映された第1加算データS1[M]および第2加算データS2[M]は、切替指令信号SCが非アクティブレベルに切り替わった後に出力され時刻t7、t8参照、以降、次にリセットが行われるまで、S1[M]およびS2[M]の値が保持される。第1加算データS1および第2加算データS2の下位Kビットを除いた値である第1加算器出力A1および第2加算器出力A2はそれぞれ、送信タイミング信号STが出力されるまでの間に、ロジッククロックLCKに従って、第1オフセットデータAZ1および第2オフセットデータAZ2として補正部100に取り入れられる時刻t9参照。なお、切替制御部54は、切替指令信号SCを非アクティブレベルに切り替えてから、予め定めた時間の経過後、送信タイミング信号STを出力する時刻t10参照。<被補正データ生成部>図2に戻り、被補正データ生成部86は、第1クロックCK1に従って第1AD変換結果D1[i]i=1、2、をラッチするフリップフロップFF88と、第1クロックCK1に従ってFF88の出力をラッチするFF89と、第2クロックCK2に従って第2AD変換結果D2[i]をラッチするFF91と、第1クロックCK1に従ってFF91の出力をラッチするFF92と、を備えている。また、被補正データ生成部86は、FF89およびFF92の出力を記憶するデュアルポートRAMDPRAM94と、DPRAM94へのデータの書き込みを許可する書込イネーブル信号WEおよびデータを書き込む際の書込アドレスAWを生成する書込アドレス生成部96と、DPRAM94からのデータの読み出しを許可する読出イネーブル信号REおよびデータを読み出す際の読出アドレスARを生成する読出アドレス生成部98と、を備えている。なお、DPRAM94は、FF89およびFF92の出力、即ち、時間的に連続する二つのサンプリングポイントでの第1AD変換結果D1[i]、第2AD変換結果D2[i]の書き込みを同時に行い、書き込まれた第1AD変換結果D1[i]、第2AD変換結果D2[i]を、ひとつずつ読み出すように構成されている。つまり、第1AD変換結果D1[i]、第2AD変換結果D2[i]がPビットで表され、AD変換部がn個本実施形態ではn=2のAD変換器で構成されているものとして、DPRAM94の書き込み側ではn×Pビット単位でデータが処理され、読み出し側ではPビット単位でデータが処理されるように構成されている。なお、DPRAM94への書込データは、FF89の出力D1[i]が下位データL[i]となり、FF92の出力D2[i]が上位データH[i]となり、DPRAM94から読み出す時には、書込データの下位データL[i]Pビット、書込データの上位データH[i]Pビットの順に読み出されるように設定されている。つまり、読出データRD[k]k=1、2、は、奇数番目が第1AD変換結果D1[k1/2]で構成され、偶数番目が第2AD変換結果D2[k/2]で構成されることになる。この読出データRD[i]は、上述の被補正データに相当する。書込アドレス生成部96は、送信タイミング信号STが出力されてから予め定められた動作遅延時間WTの経過後から、レーザ光が最大検出距離を往復するのに要する時間である検知期間Tadが経過するまでの間、DPRAM94へ書込イネーブル信号WEを出力すると共に、この検知期間Tadの間、予め設定されたQ個の書込アドレスAWを、第1クロックCK1の動作タイミング毎に出力する。但し、第1クロックCK1の周期をTcyとして、書込アドレスAWの発生個数Qは、Q=Tad/Tcyである。つまり、検知期間Tadの間に、2Q個のサンプリングポイントについてAD変換が実行され、そのAD変換結果がDPRAMに格納されることになる。ここでいう動作遅延時間WTとは、送信タイミング信号STが出力されてから、最初の第1AD変換結果D1[i]および第2AD変換結果D2[i]が、書込データの下位データL[i]および上位データH[i]としてDPRAM94の入力端に出現するまでの時間であり、第1クロックCK1のクロック数で定められている。読出アドレス生成部98は、DPRAM94に最初のデータが書き込まれてから予め定められた待機時間DTを経過すると、DPRAM94に読出イネーブル信号REを出力すると共に、読出アドレスARの生成を開始する。読出アドレス生成部98は、DPRAM94の読出クロックCKBと同じロジッククロックLCKに従って作動し、Pビットのデータの読み出しを2×Q回繰り返すように読出アドレスARを生成する。図4は、各FF88、89、91、92、DPRAM94等各部の動作タイミングを示すタイミング図である。簡単のため、図4では、Q=3、M=4、k=2とする。ここで、FF88、89、92、書込アドレス生成部96、およびDPRAM94の書込みは、第1クロックCK1の動作エッジここでは立ち上がりで動作する。一方、FF91は第2クロックCK2の動作エッジここでは立ち上がりで動作し、読出アドレス生成部98およびDPRAM94の読み出しは、ロジッククロックLCKの動作エッジここでは立ち上がりで作動する。切替指令信号SCが非アクティブレベルに切り替えられ、送信タイミング信号STが出力されると時刻t10参照、発光部10はレーザ光を照射し、第1AD変換器72および第2AD変換器74への受信信号RS対象信号の供給が開始される。送信タイミング信号STは、第1クロックCK1の動作エッジに同期して出力され、第1AD変換器72はその次の動作エッジで動作を開始し時刻t11参照、第2AD変換器74は第1AD変換器72の動作開始から半クロック遅れた第2クロックCK2の動作エッジで動作を開始する時刻t12参照。以後、動作クロックの動作エッジ毎に、第1AD変換結果D1[i]および第2AD変換結果D2[i]を、Q=3周期分出力する。FF88、91は、動作エッジ毎に、第1AD変換結果D1[i]および第2AD変換結果D2[i]をラッチし、FF89、92に出力する時刻t11、t12参照。つまり、第1AD変換結果D1[i]および第2AD変換結果D2[i]は、クロックの半周期分ずつずれたタイミングで、FF89、92に出力される。FF89、92は、動作クロック毎に、FF88、91から出力された第1AD変換結果D1[i]および第2AD変換結果D2[i]を、第1クロックCK1の動作エッジでラッチする時刻t13参照。つまり、第1AD変換結果D1[i]および第2AD変換結果D2[i]は、同じタイミングで、DPRAM94に出力され時刻t14参照、その次の第1クロックCK1の動作エッジで、同時にDPRAM94に書き込まれる時刻t15参照。以後、動作エッジ毎に合計Q=3回の書き込みを繰り返す。読出アドレス生成部98は、DPRAM94に最初のデータが書き込まれてから予め定められた待機時間DT時刻t16~時刻t17参照の経過後、ロジッククロックLCKの動作エッジ毎に、DPRAM94に書き込まれた順、且つ、同時に書き込まれたデータの中では、下位データL[1]、上位データH[1]の順に、合計2×Q=6回の読み出しを行う時刻t17~時刻t19参照。<補正部>補正部100は、送信タイミング信号STが出力された後、読出イネーブル信号REがアクティブレベルここではハイレベルに切り替えられると、読出データRD[i]の読み出しを開始し、読出イネーブル信号REがアクティブレベルに保持されている間、読み出しを継続する。補正部100は、DPRAM94から奇数番目の読出データRD[i]が読み出されると、これを第1オフセットデータAZ1で減算し、偶数番目の読出データRD[i]が読み出されると、これを第2オフセットデータAZ2で減算し、これら減算結果を、サンプリングデータSD[i]として出力するように構成されている。なお、このような補正部100は、具体的には、ロジッククロックLCKの動作エッジ毎に、第1オフセットデータAZ1および第2オフセットデータAZ2のいずれかを選択して出力するセレクタ、DPRAM94から読み出した読出データRD[i]から、セレクタから出力されるオフセットデータを減算する減算器によって構成することができる。ここで、図5は、補正部100等の動作タイミングを示すタイミング図である。補正部100は、ロジッククロックLCKの動作エッジここでは立ち上がりで作動する。読出データRD[i]i=1、2、2Q、簡単のため図6ではQ=3とするが入力されると時刻t11参照、補正部100は、ロジッククロックLCKの最初の動作エッジで、最初の読出データRD[1]すなわち第1AD変換結果D1[1]から第1オフセットデータAZ1を減算して最初のサンプリングデータSD[1]とする時刻t12参照。以後、補正部100は、ロジッククロックの動作タイミング毎に、2個目の読出データRD[2]すなわち第2AD変換結果D2[1]から第2オフセットデータAZ2を減算して2個目のサンプリングデータSD[2]とし時刻t11参照、3個目の読出データRD[3]すなわち第1AD変換結果D1[2]から第1オフセットデータAZ1を減算して3個目のサンプリングデータSD[3]とする時刻t11参照という様に、読出データRD[i]から第1オフセットデータAZ1又は第2オフセットデータAZ2を減算する補正処理を2×Q=6回実行する時刻t11参照。また、補正部100は、最初のサンプリングデータSD[1]を出力してから、2Q=6番目のサンプリングデータSD[2Q]を出力するまでの間時刻12~t13参照、アクティブレベルに保持されたサンプリングデータ有効信号SDAを出力する。なお、サンプリングデータSD[i]およびサンプリングデータ有効信号SDAは、基本測定期間BTが繰り返される毎に毎回出力される。<受信タイミング信号算出部および距離算出部>受信タイミング算出部120は、補正部100からのサンプリングデータ有効信号SDAがアクティブレベルに保持されている間、補正部100から入力されるサンプリングデータSD[i]に基づいて、受信信号RSの受信タイミングを算出する。受信タイミング算出部120にて算出された受信タミング例えば、サンプリングデータSD[i]が示す波形がピークとなるタイミングに基づき、距離算出部140は、物標までの距離を算出して測距データDDを生成し、該測距データDDを信号処理部40に出力する。なお、受信タイミング算出部120および距離算出部140にて実行される処理は、本発明の主要部ではなく、周知の処理であるため、その詳細についての説明は省略する。<効果>以上説明したように、本実施形態のレーザレーダ装置1におけるAD変換出力部50では、0Vの電圧基準電圧をAD変換した結果から、第1AD変換器72および第2AD変換器74毎に、第1オフセットデータAZ1および第2オフセットデータAZ2を算出する。そして、受信信号RSをAD変換した結果からオフセットデータ分を除去する際に、全てのAD変換値に対して一律のオフセットデータを用いるのではなく、第1AD変換結果D1iに対しては第1オフセットデータAZ1を用い、第2AD変換結果D2iに対しては第2オフセットデータAZ2を用いている。これにより、第1AD変換器72および第2AD変換器74の特性オフセットデータがそれぞれ異なることによりAD変換結果に表れる影響が、除去される。従って、本実施形態のレーザレーダ装置1のAD変換出力部50では、第1AD変換器72および第2AD変換器74という二個n=2のAD変換器の出力結果によって表される波形は、本来の受信信号RSにより近い波形となる。従って、二個のAD変換器により同一の受信信号RSをAD変換する場合であっても、個々のAD変換器の特性のばらつきによりAD変換結果の精度が低下することを抑制できる。結果として、個々のAD変換器の動作上限速度以上の速さで、精度の良いAD変換を実現することができる。また、本実施形態のAD変換出力部50では、第1オフセットデータAZ1および第2オフセットデータAZ2を、M個の第1基準電圧変換結果Z1[i]および第2基準電圧変換結果Z2[i]の平均値としている。これによると、ランダムノイズが抑制されるため、第1オフセットデータAZ1および第2オフセットデータAZ2の精度を向上させることができる。さらにまた、本実施形態のAD変換出力部50では、Mを2のkkは自然数乗に設定している。これにより、二進数で表されたM個の第1基準電圧変換結果Z1[i]および第2基準電圧変換結果Z2[i]の加算値を下位ビット側にkビットシフトさせることで、平均値である第1オフセットデータAZ1および第2オフセットデータAZ2を求めることができる。結果として、第1オフセットデータAZ1および第2オフセットデータAZ2を算出する構成を簡易にすることができる。また、本実施形態のAD変換出力部50は、オフセット期間OTとAD変換期間ATとが交互に繰り返される様に、基準電圧と受信信号RSとが切り替えられる様に構成されている。これによると、第1AD変換結果D1[i]および第2AD変換結果D2[i]を取得する毎に、当該第1AD変換結果D1[i]および第2AD変換結果D2[i]を取得する直前の第1オフセットデータAZ1および第2オフセットデータAZ2を用いて補正処理を行うことができるため、第1オフセットデータAZ1および第1オフセットデータAZ2に変動があった場合でも、最新のデータを用いて補正処理を行うことができる。従って、本実施形態のレーザレーダ装置1のAD変換出力部50では、第1オフセットデータAZ1および第2オフセットデータAZ2が比較的短時間で変動する場合であっても、変動に追従した、応答性のよい補正処理を行うことができる。[発明との対応]本実施形態におけるAD変換出力部50が特許請求の範囲における信号処理装置に相当し、対象信号供給部52が特許請求の範囲における対象信号供給手段に相当する。また、AD変換部68が特許請求の範囲におけるAD変換手段に相当し、オフセットデータ生成部76が特許請求の範囲におけるオフセットデータ生成手段に相当する。さらにまた、補正部100が特許請求の範囲における補正手段に相当し、発光部10、受光部20が特許請求の範囲におけるレーダ手段に相当する。また、第1クロックCK1および第2クロックCK2が特許請求の範囲における多層クロックに相当し、第1AD変換器72および第2AD変換器74が特許請求の範囲におけるn個のAD変換器に相当し、受信信号RSが特許請求の範囲におけるアナログ信号に相当する。さらにまた、第1基準電圧変換結果Z1および第2基準電圧変換結果Z2が特許請求の範囲における基準電圧変換結果に相当し、第1オフセットデータAZ1および第2オフセットデータAZ2が特許請求の範囲におけるオフセットデータに相当する。また、第1AD変換結果D1および第2AD変換結果D2が特許請求の範囲におけるアナログ信号変換結果に相当し、読出データRDが特許請求の範囲における被補正データに相当し、サンプリングデータSDが特許請求の範囲におけるAD変換結果に相当する。[第2実施形態]次に、第2実施形態について説明する。本実施形態では、AD変換出力部が積算部を備える点が第1実施形態とは異なっている。また、上記実施形態は、基本測定期間BT毎に毎回、第1オフセットデータAZ1および第2オフセットデータAZ2を取得し補正部にて読出データRDを補正するように構成されていたが、本実施形態は、積算部を備えることに伴い、基本測定期間BTが予め設定されたWWは2以上の整数回繰り返される毎に一回、補正部にて読出データRDを補正するように構成されている。以下では、基本測定期間BTがW回繰り返される期間を積算測定期間ITと称する。図6は、本実施形態の測距部31の構成を示すブロック図である。以下、上記実施形態と異なる部分を中心に説明する。<オフセットデータ生成部>本実施形態では、オフセットデータ生成部77にて生成される第1加算データS1および第2加算データS2が、上記実施形態とは異なり、積算部110に出力されている。以下では、積算測定期間ITのうちjj=1、2、W回目の基本測定期間BTのときに、積算部110に出力される第1加算データS1を第1加算データS1[j]と表し、第2加算データS2を第2加算データS2[j]と表す。<被補正データ生成部>本実施形態では、被補正データ生成部86にて生成される読出データRD[i]が、上記実施形態とは異なり、積算部110に出力されている。以下では、積算測定期間ITのうちj回目の基本測定期間BTのときに、積算部110に出力される読出データRD[i]を読出データRD[i]_jと表す。<積算部>積算部110は、積算測定期間ITの間、基本測定期間BTが繰り返される毎に毎回、オフセットデータ生成部77から入力される第1加算データS1[j]を順次加算し、加算した結果として第1積算データI1=I1Wを生成し、同様に、第2加算データS2[j]を基本測定期間BTが繰り返される毎に毎回加算し、第2積算データI2=I2Wを生成するように構成されている。但し、I1jは、j回目の基本測定期間BTのときに、第1加算データS1[j]を加算した時点での第1積算データの経過値を示す。また、I1Wは、W回目の基本測定期間BTのときに、第1加算データS1[j]を加算し終えた時点での第1積算データのであり、式3で表される。また、I2jはj回目の基本測定期間BTのときに、第2加算データS2[j]を加算した時点での第2積算データの経過値であり、W回目の基本測定期間BTのときの第2積算データI2Wの値は、式3と同様に表される。なお、積算部110は、Pビットの二進数で表された第1積算データI1および第2積算データI2のうち、それぞれ、下位kビットを切り捨てたデータ、即ち、第1積算データI1Wよび第2積算データI2Wの下位側からk1番目のビットをLSBとするP-kビットのデータを、第1積算オフセットデータB1、および第2積算オフセットデータB2として出力するように構成されている。つまり、第1積算オフセットデータB1および第2積算オフセットデータB2は、それぞれ、第1積算データI1Wよび第2積算データI2Wを2のk乗で除して小数点以下を切り捨てたデータとなる。ここで、上記実施形態と同様に、Mは2のk乗個に設定されている。第1積算オフセットデータB1を例にとると、第1積算オフセットデータB1は式4で表される。すなわち、第1積算オフセットデータB1は、上記実施形態の第1オフセットデータAZ1を、基本測定期間BT毎に合計W回、順次加算したデータに相当する。同様に、第2積算オフセットデータB2は、上記実施形態の第2オフセットデータAZ2を、基本測定期間BT毎に合計W回、順次加算したデータに相当する。また、積算部110は、積算測定期間ITの間、基本測定期間BTが繰り返される毎に毎回、DPRAM94から読み出される2Q個の読出データRD[i]_ji=1、2、2Q、j=1、2、Wをサンプリングポイント毎に加算するレジスタRii=1、2、2Qを有しており、W回目の基本測定期間BTのときに、加算結果としてレジスタRiに記憶されているレジスタデータRi[W]を順次読み出し、積算被補正データIRD[i]として出力するように構成されている。ここで、読出データRD[i]の2Q個のデータのうちの一つめデータである読出データRD[1]を例にとると、レジスタデータR1[j]は、j回目の基本測定期間BTのときに読出データRD[1]_jを加算した時点での加算値の経過値であり、式5で表される。二つめのデータである読出データRD[2]に基づくレジスタデータR2[j]~2Q個めのデータである読出データRD[2Q]に基づくレジスタデータR2Q[j]についても、同様に表される。つまり、レジスタデータRi[W]は、第1AD変換結果D1[i]および第2AD変換結果D2[i]を、サンプリングポイント毎にW回加算したデータに相当する。図7は、積算部110の作動を示す説明図である。すなわち、積算部110は、図7に示すように、送信タイミング信号STが出力される毎に、検知期間Tadの間に取得された読出データRD[i]_jを、サンプリングポイント毎に加算する処理を繰り返している合計W回。また、図示していないが、積算部110は、切替指令信号SCが出力される毎に第1オフセットデータAZ1および第2オフセットデータAZ2を取得し、送信タイミング信号STが出力される毎にそれぞれを順次加算する処理を繰り返している合計W回。ここで、図8は、積算部110の動作タイミングを示すタイミング図である。図8では、簡単のためW=3、Q=3の場合を示す。一回目j=1の切替指令信号SCがアクティブレベルに切り替わると、積算部110は、第1積算データI1j、第2積算データI2j、およびレジスタデータR1[j]~R6[j]をリセットする。切替指令信号SCが非アクティブレベルに切り替わると、最初の第1クロックCK1の動作エッジでオフセットデータ生成部77の第1加算器82から一回目の第1加算データS1[1]が出力される時刻t1参照とともに、次の第2クロックCK2の動作エッジで第2加算データS2[1]が出力される時刻t2参照。次に、切替制御部54により一回目の送信タイミング信号STが出力されると時刻t3参照、最初のロジッククロックLCKの動作エッジで、積算部110は、第1加算データS1[1]および第2加算データS2[1]を、それぞれ第1積算データI11および第2積算データI21とする時刻t4参照。また、一回目の送信タイミング信号STが出力されると、最初のロジッククロックLCKの動作エッジで、被補正データ生成部86からの読出データRD[i]_1の読出しが開始される。時刻t4参照。読出データRD[i]_1の読み出しが開始されてから、最初のロジッククロックLCKの動作エッジで、積算部110は、読出データRD[1]_1をレジスタR1に格納する時刻t5参照。つまり、レジスタデータR1[1]=RD[1]_1となる。以後、積算部110は、動作クロック毎に、読出データRD[2]_1~RD[6]_1を、レジスタデータR2[1]~R6[1]として、レジスタR2~R6に順次格納する時刻t5~時刻t6参照。積算部110は、送信タイミング信号STが二回目j=2、三回目j=3と出力される時刻t7、t11参照毎に毎回、第1加算データS1[2]、S1[3]、および第2加算データS2[2]、S2[3]を順次加算して第1積算データI12、I13および第2積算データI22、I23を生成する時刻t8、t12参照。また、積算部110は、送信タイミング信号STが二回目j=2、三回目j=3と出力される時刻t7、t11参照毎に毎回、読出データRD[1]_2~RD[6]_2、RD[1]_3~RD[6]_3を、レジスタR1~R6にて、サンプリングポイント毎に順次加算していく時刻t9~t10、t13~t15参照。なお、送信タイミング信号STが三回目j=3、W=3であるときは、積算部110は、第1積算データI13および第2積算データI23に基づく第1積算オフセットデータB1および第2積算オフセットデータB2を出力する。また、送信タイミング信号STが三回目j=3、W=3であるときは、積算部110は、レジスタR1~R6に格納されているレジスタデータR1[3]~R6[3]を、ロジッククロックLCKに従って順次読み出し、積算被補正データIRD[i]として出力する時刻t16参照。第1積算オフセットデータB1、第2積算オフセットデータB2、および積算被補正データIRD[i]は、いずれも、補正部100に出力される。<補正部>補正部100は、上記実施形態とは異なり、送信タイミング信号STがW回入力される毎に一回作動するように構成されている。また、上記実施形態の読出データRD[i]に代わり積算被補正データIRD[i]i=1、2、2Qが入力され、第1オフセットデータAZ1に代わり第1積算オフセットデータB1が入力され、第2オフセットデータAZ2に代わり第2積算オフセットデータB2が入力されている。つまり、補正部100は、積算部110のレジスタR1~R6に保持されているデータを、積算被補正データIRD[i]としてW回に一回のタイミングで読み出す。さらに、補正部100は、読み出された積算被補正データIRD[i]に対して、奇数番目の積算被補正データIRD[k1/2]k=1、2、から第1積算オフセットデータB1を減算し、偶数番目の積算被補正データIRD[k/2]k=1、2、から第2積算オフセットデータB2を減算して、積算サンプリングデータISD[i]を生成する。また、補正部100は、積算サンプリングデータISD[i]を生成している間、アクティブレベルを示す積算データ有効信号IDAを生成する。<効果>以上説明したように、本実施形態のAD変換出力部51では、第1AD変換結果D1[i]および第2AD変換結果D2[i]を、サンプリングポイント毎にW回加算して積算被補正データIRD[i]を生成している。この結果、W回加算することにより生成された積算被補正データIRD[i]は、元の個々の第1AD変換結果D1[i]および第2AD変換結果D2[i]と比較して、ノイズが抑制され、S/Nが向上したものとなっている。したがって、受信信号RSがノイズに埋もれるような場合であってもAD変換の結果を得ることが可能となり、結果としてAD変換出力部51のAD変換の精度を向上させることができる。[発明との対応]本実施形態におけるAD変換出力部51が特許請求の範囲における信号処理装置に相当し、オフセットデータ生成部77が特許請求の範囲におけるオフセットデータ生成手段に相当する。また、本実施形態における積算被補正データIRD[i]が特許請求の範囲における積算データに相当し、第1積算オフセットデータB1および第2積算オフセットデータB2が加算オフセットデータに相当する。本実施形態におけるAD変換出力部50が特許請求の範囲における信号処理装置に相当し、対象信号供給部52が特許請求の範囲における対象信号供給手段に相当し、AD変換部68が特許請求の範囲におけるAD変換手段に相当し、補正部100が特許請求の範囲における補正手段に相当し、発光部10、受光部20が特許請求の範囲におけるレーダ手段に相当する。他の実施形態以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲にて様々な態様で実施することが可能である。イ上記実施形態では、AD変換出力部50、51は、送信タイミング信号STを送信する毎に、つまり、発光部10にレーザ光を照射させる前に毎回、第1オフセットデータAZ1および第2オフセットデータAZ2を取得していた。これに対し、AD変換出力部は、送信タイミング信号STを複数回送信する毎に一回の割合で、つまり、レーザ光を複数回照射させる毎に一回の割合で、第1オフセットデータおよび第2オフセットデータを取得するように構成されてもよい。ロ上記実施形態では、クロック生成部58において第1クロックCK1とロジッククロックLCKは独立して生成されていたが、第1クロックCK1または第2クロックCK2のいずれかをロジッククロックLCKとして使用してもよい。ハ上記実施形態では、第1クロックCK1、第2クロックCK2、およびロジッククロックLCKは同じ周波数に設定されていたが、ロジッククロックLCKは、第1クロックCK1および第2クロックCK2と異なる周波数に設定されていてもよい。但し、第1クロックCK1の周波数をCK1、ロジッククロックの周波数をLCKとしてLCK>CK1である場合、ロジッククロックLCKに従ってDPRAM94が読出データRD[i]を読み出す動作は、DPRAM94への書込データである下位データL[i]および上位データH[i]が書き込まれるタイミングより、後になるように設定する必要がある。ニ上記実施形態では基準電圧が0Vに設定されていたが、基準電圧は、0Vに限るものではなく、個々のAD変換器の特性に応じて設定することができる。ホ上記実施形態では、AD変換部68は二個n=2のAD変換器により構成されていたが、AD変換器の数はこれに限るものではなく、必要に応じてn個nは2以上の整数に設定することができる。この場合、上述したAD変換出力部50に対しては、以下のような修正を加えればよい。即ち、クロック生成部は、同一の周波数で2π/n[rad]ずつ位相が異なるn個のクロックを多層クロックとして生成し、n個のAD変換器は、それぞれ、多層クロックのいずれかに従って作動するように構成する。また、オフセットデータ生成部は、対象信号が基準電圧である場合に、n個のAD変換器それぞれについてオフセットデータを生成し、被補正データ生成部は、基準電圧が受信信号である場合に、n個のAD変換器のAD変換結果を順に合成し、個々のAD変換器の動作クロックの周波数のn倍でサンプリングした波形に相当する合成波形を読出データとして生成するように構成する。さらに、補正部は、読出データから、1~nの順に個々のAD変換器のオフセットデータを除去する処理を繰り返し、サンプリングデータを生成するように構成する。なお、上述したAD変換出力部51についても、同様の修正を加えることで、AD変換器の数を必要に応じてn個に設定することができる。