"第1のIII-V族トランジスタと、前記第1のIII-V族トランジスタよりも大きな降伏電圧を有する第2のIII-V族トランジスタと、前記第1のIII-V族トランジスタと並列配置されるシリコンダイオードと、ここにおいて当該並列配置は前記第2のIII-V族トランジスタと直列に接続されるものであり、前記第2のIII-V族トランジスタのゲート、前記第1のIII-V族トランジスタのソースおよび前記シリコンダイオードのアノードと結合する第1端子と、前記第1のIII-V族トランジスタのゲートと結合する第2端子と、前記第2のIII-V族トランジスタのドレインと結合する第3端子と、を備える高電圧スイッチング回路。請求項1に記載の高電圧スイッチング回路において、前記第1のIII-V族トランジスタは、エンハンスメントモードトランジスタを備えることを特徴とする高電圧スイッチング回路。請求項1に記載の高電圧スイッチング回路において、前記第2のIII-V族トランジスタは、デプレションモードトランジスタを備えることを特徴とする高電圧スイッチング回路。請求項1に記載の高電圧スイッチング回路において、前記第1のIII-V族トランジスタおよび前記第2のIII-V族トランジスタは、GaNHEMTであることを特徴とする高電圧スイッチング回路。請求項1に記載の高電圧スイッチング回路において、前記第1のIII-V族トランジスタは低~中電圧のIII-V族トランジスタを備え、前記第2のIII-V族トランジスタは高電圧のIII-V族トランジスタを備えることを特徴とする高電圧スイッチング回路。請求項1に記載の高電圧スイッチング回路において、前記シリコンダイオードは、ショットキーダイオードを備えることを特徴とする高電圧スイッチング回路。請求項1に記載の高電圧スイッチング回路において、前記シリコンダイオードは、PN接合ダイオードを備えることを特徴とする高電圧スイッチング回路。請求項1に記載の高電圧スイッチング回路において、前記シリコンダイオード、前記第1のIII-V族トランジスタおよび前記第2のIII-V族トランジスタは、共通基板上にモノリシックに集積されることを特徴とする高電圧スイッチング回路。請求項8に記載の高電圧スイッチング回路において、前記第2のIII-V族トランジスタの前記ソースは、前記第1のIII-V族トランジスタの前記ドレインと共有されていることを特徴とする高電圧スイッチング回路。高電圧スイッチング回路であって、第1のIII-V族トランジスタと、前記第1のIII-V族トランジスタよりも大きな降伏電圧を有する第2のIII-V族トランジスタと、前記第1のIII-V族トランジスタのソースおよびドレインと並列配置されるシリコンダイオードと、ここにおいて当該並列配置は前記第2のIII-V族トランジスタと直列に接続されるものであり、を備え、前記シリコンダイオード、前記第1のIII-V族トランジスタおよび前記第2のIII-V族トランジスタは、共通基板上にモノリシックに集積されることを特徴とする高電圧スイッチング回路。請求項10に記載の高電圧スイッチング回路において、前記第2のIII-V族トランジスタのソースは、前記第1のIII-V族トランジスタの前記ドレインと共有されていることを特徴とする高電圧スイッチング回路。請求項10に記載の高電圧スイッチング回路において、前記第2のIII-V族トランジスタのソースおよび前記第1のIII-V族トランジスタの前記ドレインを接続する複数の相互結合金属配線部を備える高電圧スイッチング回路。請求項10に記載の高電圧スイッチング回路において、前記シリコンダイオードのカソードは前記共通基板内に配置され、前記第1のIII-V族トランジスタおよび前記第2のIII-V族トランジスタは前記共通基板上に形成されることを特徴とする高電圧スイッチング回路。請求項10に記載の高電圧スイッチング回路において、前記第1のIII-V族トランジスタは、エンハンスメントモードトランジスタを備えることを特徴とする高電圧スイッチング回路。請求項10に記載の高電圧スイッチング回路において、前記第2のIII-V族トランジスタは、デプレションモードトランジスタを備えることを特徴とする高電圧スイッチング回路。請求項10に記載の高電圧スイッチング回路において、前記第1のIII-V族トランジスタおよび前記第2のIII-V族トランジスタは、それぞれ、GaNHEMTであることを特徴とする高電圧スイッチング回路。請求項10に記載の高電圧スイッチング回路において、前記第1のIII-V族トランジスタは低~中電圧のIII-V族トランジスタを備え、前記第2のIII-V族トランジスタは高電圧のIII-V族トランジスタを備えることを特徴とする高電圧スイッチング回路。請求項10に記載の高電圧スイッチング回路において、前記シリコンダイオードは、ショットキーダイオードを備えることを特徴とする高電圧スイッチング回路。請求項10に記載の高電圧スイッチング回路において、前記シリコンダイオードは、PN接合ダイオードを備えることを特徴とする高電圧スイッチング回路。従って、高電圧処理能力および改善された実行能力を有する効率的なスイッチング回路を提供することにより、従来技術の欠点および欠陥を解決する必要がある。本発明は、少なくとも1つの図面について示され、及び/又は、説明されるように、また、より完全には特許請求の範囲に記載されるように、モノリシック集積された効率的な高電圧スイッチング回路を提供する。本発明は、効率的な高電圧スイッチング回路およびそのモノリシック集積を目的とする。以下の説明には、本発明の実施態様に関する特定の情報が含まれる。当業者であれば理解できるように、本発明は、本出願で説明する特定の方法とは異なる方法によっても実施可能である。さらに、本発明を不明確にしないために、本発明の特定の細部についての説明は省略した。本出願の図面およびこれらに関連する詳細な説明は、本発明の例示的な実施形態に関するものにすぎない。簡潔さを保つために、本発明の他の実施形態は、本出願では具体的に説明せず、さらに、本出願の図面によって具体的に図示していない。図1は、例示的なIII-V族半導体デバイス100の断面図を示し、より詳細には、III族窒化物高電子移動度トランジスタIIINitridehighelectronmobilitytransistorHEMTを示す。他の実施形態においては、III-V族半導体デバイス100は、例えば、III族窒化物FET、または、本明細書では具体的に記載しない他のIII-V族トランジスタを備えることができる。基板N102は、シリコン基板内にNドーパントを高濃度にドープしたシリコン層とすることができ、または、サファイア基板またはシリコンカーバイド基板上にエピタキシャル成長させたシリコンNドープ層とすることもできる。EpiN-層104として示す低濃度ドープエピタキシャルシリコン層は、基板N102上に形成される。図1に示すように、III-V族半導体デバイス100は、さらに、EpiN-層104上に配置されるバッファ層106を含む。バッファ層106は、例えば、窒化アルミニウムAlN層とすることができる。III-V族半導体デバイス100においては、AlN層上に、任意の遷移層を様々なアルミニウム濃度で形成することができる。遷移層108および110は、窒化アルミニウムガリウムAlGaNを備える。図示する実施例においては、遷移層108および110のアルミニウム濃度は、バッファ層106に近づくほど高くなり、GaN層112に近づくほど低くなる。図1に示すように、窒化ガリウムGaN層112は、バッファ層106上また、実施形態によっては任意の遷移層上に形成される。さらに、比較的薄いAlGaN層114はGaN層112上に形成される。従来技術において周知のように、AlGaN層114およびGaN層112の境界面において、二次元電子ガスtwodimensionalelectrongas2DEGが生成される。本実施例においては、III-V族半導体デバイス100は、ソース電極116、ドレイン電極118、およびゲート絶縁膜122上に形成されるゲート電極120を有する。図1は絶縁ゲートを示すが、III-V族半導体デバイス100のゲートは、絶縁ゲートとすることが必須ではない。例えば、他の実施形態においては、ゲートはショットキーゲートとすることができる。また、通常ONのデプレションモードデバイス、または通常OFFのエンハンスメントモードデバイスとして動作するIII-V族半導体デバイス100の種々の実施形態を製造することが可能である。III-V族半導体デバイス等のIII-V族半導体デバイス100は、例えば、これらが高降伏電圧および高スイッチング速度であることにより使用されているが、これらの製造は、一般的に通常使用されているシリコンデバイスとは多くの場合互換性がない。例えば、GaNまたはIII族窒化物デバイス等のIII-V族半導体デバイスは、シリコンデバイスとは別に製造され、典型的には、2つのダイ例えば、GaNダイおよびシリコンダイとなる。これらのダイは、パッケージの段階で相互に接続する必要がある。別個のダイとすることは、製造コスト、パッケージングコストおよびプリント基板上の占有領域を増加させ、結果的に、パッケージングおよびプリント基板の段階で相互接続を要求されることにより、寄生インダクタンス、寄生キャパシタンスおよび寄生抵抗を増加させる。また、組立コスト、複雑性の増加、および、製造収率の減少もあり、別個のダイとすることは極めて不利益である。一実施形態においては、本発明は、シリコンダイオードとモノリシック集積したすなわち、共通ダイの共通基板上に集積したIII族窒化物デバイス例えば、GaNHEMTを備える効率的な高電圧スイッチング回路を提供する。特に、例えば、シリコンショットキーダイオードのようなシリコンダイオードは、GaNHEMTのソースおよびドレインと並列に結合する。このシリコンダイオードおよびGaNHEMTの並列配列は、高電圧GaNHEMTと直列接続する。結果的に得られるモノリシック集積デバイスは、例えば、多くの高電圧、高パワーのスイッチング用途に使用することができる。シリコンダイおよびGaNHEMTの並列配置の実施形態は、以下、図1~図3に示される。図2Aを参照すると、図2Aは、シリコンデバイスおよびIII-V族トランジスタを有する例示的な回路を示す。図2Aにおいては、例示的な回路200は、GaNHEMT228のソースおよびドレインと並列に結合するシリコンショットキーダイオード226を備える。図2Aに示すように、シリコンショットキーダイオード226のアノードは、GaNHEMT228のソースにノード230において接続し、シリコンショットキーダイオード226のカソードは、GaNHEMT228のドレインにノード232において接続する。回路200の従来の実施態様においては、ショットキーダイオード226およびGaNHEMT228は、異なるダイの異なる基板上に形成された別個の電気部品である。しかしながら、本発明の一実施形態においては、例えば、図2Bに示して関連説明をするように、シリコンショットキーダイオード226およびGaNHEMT228はモノリシック集積することができる。図2Bを参照すると、図2Bは図2Aの回路に対応し、本発明の一実施形態による例示的なモノリシック集積構造を示す。図2Bにおいては、GaNHEMT構造250は、基板N202上に形成されたIII-V族トランジスタを有する。図2BのGaNHEMT構造250の種々の特徴は、図1に関連して説明しており、図2Bの説明においては繰り返さない。例えば、図2Bの要素は、図1において類似の参照番号を有する要素に対応する。例えば、AlGaN層214、GaN層212、4および遷移層210,208は、図1におけるAlGaN層114、GaN層112、および遷移層110,108に対応し、その他も同様である。GaNHEMT構造250を実施例とするが、本発明の概念は、GaNFETにも適用でき、また、他のIII族窒化物構造またはIII-V族トランジスタ構造を用いて製造されたHEMTおよびFETにも適用できる。図2Bに示すように、GaNHEMT構造250のソース216は、EpiN-層204例えば、Siの低濃度ドープ領域に、図2Bにおいてアノードビアと記載される相互接続金属配線236およびビア238を介して接続する。アノードビア238の底部にある金属コンタクト240は、例えば、白金、アルミニウムまたは他の適切な金属であるショットキーメタルを備える。ショットキーダイオードは、EpiN-層204の領域300に生成される。この領域は図2Bにおいて破線で囲んだ領域であり、図3の拡大した構造300においてより詳細に示される。GaNHEMT250のドレイン218は、相互接続金属配線242およびカソードビアと記載されるビア244を介して、例えばNシリコン層202である基板N202に接続する。このようにして、図2Aにおけるシリコンショットキーダイオード226のアノードは、金属コンタクト240に対応し、図2Aにおけるシリコンショットキーダイオード226のカソードは、カソードビア244を介してドレイン218に接続する基板N202に対応する。GaNHEMT構造250においては、アノードビア238は、III-V族トランジスタに沿って延在してシリコンダイオードのアノードに接触し、カソードビア244は、III-V族トランジスタに沿って延在して、シリコンダイオードのカソードに接触する。アノードビア238およびカソードビア244の深さは、一般的に、同じ深さではない。金属コンタクト240と基板N202との界面は極めて高い逆バイアスリーク電流および減少した降伏電圧を有し得るため、金属コンタクト240は、基板N202の代わりにEpiN-層204と接触することが好ましい。したがって、金属コンタクト240は、EpiN-層204と接触して良好なショットキー接触を生成し、より高い降伏電圧を支えることができる。EpiN-層204は、例えば、約0.5~10ミクロンの厚さとすることができる。EpiN-層204を厚く形成することによって、デバイスの降伏電圧を増大させることができる。図2Aにおいては、GaNHEMT228のソースは、シリコンショットキーダイオード226のアノードにノード230において結合し、これは、図2Bの接続236に対応することができることに注目されたい。接続236は、従来技術で周知の種々の形態、レイアウトおよび技術を用いたコンタクトおよび相互接続金属を使用することによって形成することができる。同様に、図2Aにおいては、GaNHEMT228のドレインは、シリコンショットキーダイオード226のカソードにノード232において結合し、これは、図2Bの接続242に対応することができる。結合242は、従来技術で周知の種々の形態、レイアウトおよび技術を用いたコンタクトおよび相互接続金属を使用することによって形成することができる。図1におけるIII-V族半導体デバイス100と同様に、図2BのGaNHEMT構造250は、エンハンスメントモードFETまたはデプレションモードFETとすることができることに注目されたい。降伏電圧をさらに向上させ、例えば、降伏電圧を30ボルトまたは40ボルトより高い電圧に引き上げることを、図3を参照して説明する。図3は、ショットキーダイオードの構造をより詳細に示す領域300の拡大図を示す。図3においては、基板N302、EpiN-層304、バッファ306、アノードビア338および金属コンタクト340は、それぞれ、図2における基板N202、EpiN-層204、バッファ層206、アノードビア238および金属コンタクト240に対応する。ショットキーダイオードのコーナー部346および348における早期降伏を解決するために、P領域において、例えば、金属コンタクト340が堆積するコーナー部346および348の隣接部において、角度を付けたP注入を使用することができる。好適な方法によれば、アノードビア338を充填する直前に、トレンチのコーナー部346および348において、角度を付けたP注入が実施される。ボロンのような典型的なPドーパントを使用することができる。コーナー部346および348をP領域で密封することにより、結果的に結合ショットキーmergedSchottkyデバイスを形成する。結合ショットキーデバイスは、PN接合とショットキーダイオードを結合する。Pドーパントを注入する代わりに、アノードの中央領域はブロックまたはマスクされ、これにより金属コンタクト340がEpiN-層304と接する領域におけるコーナー部にのみ、Pドーパントは拡散される。結合したデバイスは、コーナー部346および348においてPN接合を有するショットキーダイオードである。依然として、P領域の間に位置する金属コンタクト340の中央においては、ショットキー動作schottkyactionが存在する。コーナー部346および348におけるP領域は、2つの理由から降伏電圧能力を増大する。第1に、PN接合すなわち、コーナー部346および348は、電場を広げ、コーナー部346および348に集まる電場を減少させるのに役立つ。第2に、ショットキーダイオードに逆バイアスがかかると、P領域のコーナー部346および348付近において空乏領域が延びる。これによりショットキーダイオードはピンチオフpinchoffし、逆リーク電流が低減するため、このショットキーダイオードとPN接合との結合構成により、リーク電流がより小さくなり、降伏電圧がより高くなるため、より高い電圧を使用することが可能となる。特定の実施形態においては、コーナー部346および348のP領域によって、ショットキーダイオードの降伏電圧を100ボルト以上に上昇させることができる。シリコンショットキーダイオードの使用は、GaNショットキーダイオードの使用に対し、利点をもたらすことに注目されたい。例えば、シリコンショットキーダイオードの順バイアス電圧は、GaNショットキーダイオードの順バイアス電圧に比べて極めて低い。さらに、GaNショットキーダイオードを作製するためには、金、銅またはニッケルのような金属が、金属コンタクト340におけるショットキー金属として必要になるが、これは、一般に、シリコンCMOSプロセスと互換性がない。本発明のモノリシック集積デバイスは、しかしながら、シリコンCMOSの製造設備において製造することが可能であり、結果的に大幅にコストを軽減することができる。図4は、本発明の一実施形態による、効率的な高電圧スイッチング回路を示す。図4に示すように、回路400は、428および460として示すトランジスタに、GaNHEMTまたはGaNFETまたは他のIII族窒化物やIII-V族トランジスタを用い、また、シリコンショットキーまたはPN接合ダイオード426を用いる。シリコンショットキーダイオード426は、図1~図3に関連して説明した上述の方法で、図4に示すようにGaNデバイス428および460と集積することができる。さらに、図4において示さなかった種々の構造も、図1、図2Bおよび図3に関連して説明した構造と同様のものとすることができる。図4を参照すると例えば、GaNHEMTまたはGaNFETであるGaNデバイス428は、エンハンスメントモードトランジスタまたはデプレションモードトランジスタとすることができるが、エンハンスメントトランジスタであることが好ましい。GaNデバイス428は、低~中電圧のGaNデバイスであり、降伏電圧は10~50ボルトの範囲である。高電圧GaNデバイス460の降伏電圧は、典型的に100ボルト以上例えば、100~1200ボルトであり、エンハンスメントモードデバイスまたはデプレションモードデバイスとすることができるが、デプレションモードデバイスであることが好ましい。図4に示すように、GaNデバイス428は、シリコンダイオードシリコンショットキーダイオードまたはPN接合ダイオード426と並列に接続される。シリコンダイオード426とGaNデバイス428との並列接続は、高電圧GaNデバイス460と直列に接続する。高電圧GaNデバイス460のゲートは、GaNデバイス428のソースとノード462において結合する。回路400は、3つの端子を有し外部回路と結合可能であることが示されている。端子464はノード462と接続し、端子434はGaNHEMT428のゲートと接続し、端子466はGaNHEMT460のドレインと接続する。図1~図3に関連して説明したシリコン/GaN半導体集積構造は、図4の回路に適用できることに注目されたい。本発明によると、図4の回路400は、モノリシックの1つのダイ、または、共通または1つの基板を使用した、直列接続した通常オフの高電圧スイッチとして実現することができる。このように、低電圧の高効率シリコンダイオード426ショットキーダイオードまたはPN接合ダイオードとすることができるは、高性能の低~中電圧GaNデバイス428と並列に配置される。いくつかの実施形態においては、GaNデバイス428は、図2BのGaNHEMT構造250に対応する。シリコンダイオード426およびGaNデバイス428と、高電圧GaNデバイス460との直列接続は、2つの高性能デバイスであるシリコンダイオード426およびGaNデバイス428を並列配置した高性能スイッチを使用しているものの、結果的に高電圧処理能力を有する。したがって、最終的には、高性能の高電圧スイッチであって、低電圧デバイスの入力ゲート特性を有する高電圧スイッチとなる。さらに、回路400はモノリシック集積回路として実現されるので、回路400は、図1~図3に関連して説明した種々の利点を備え、さらに、上述した2つの別個のダイとした場合の欠点を解決する。例えば、回路400に対応するモノリシック構造は、パッケージングが極めて容易であり、高電圧GaNデバイス460のソースと低電圧GaNデバイス428のドレインとの間の寄生インダクタンスを削減する。図5Aは、図4の回路に対応する本発明の一実施形態によるモノリシック集積構造580を示す。特に、図5Aは、レイアウトまたはフロアプラン段階における図4の回路400のさらなる集積化に対応する集積構造580を示すこの構造は、図1~図3示され、関連して説明した集積構造に加えて採用することができる。集積構造580は、GaNデバイス528および560を有し、これらはそれぞれ図4のGaNデバイス428および460に対応する。集積構造580においては、GaNデバイス528はソース516およびゲート520を有し、GaNデバイス560はドレイン564およびゲート566を有する。集積構造580は、さらに、共有されるソース/ドレイン562を有し、これは、GaNデバイス560のソースがGaNデバイス528のドレインとレイアウト段階において共有されたものであり、結果的に集積度を高めている。図5Aにおいては、レイアウトされたGaNデバイス528およびGaNデバイス560のソース、ゲートおよびドレインのフィンガーの一部が示されている。当技術分野で周知のように、図5Aのフィンガー構造を多数回繰り返して所望のトランジスタサイズとすることができるが、図5Aにおいては、1つのフィンガー構造のみを示している。上述のように、GaN528のドレインとGaN560のソースとは、領域562において共有される。この技術は、ダイ上における占有領域を低減するだけでなく、この構造でなければGaN528のドレインとGaN560のソースとの接続に生じてしまう寄生インダクタンスおよび寄生抵抗を削減する。このような寄生インダクタンスおよび寄生抵抗の削減は、例えば、結果的に図4に示す回路400のノイズおよびリンギングringingを減少させ、安定性を向上させ、性能を向上させる。したがって、一実施形態によれば、2つの別個のダイとした場合の欠点を削減することができる図1~図3に関連して説明したシリコン/GaN集積方式によって。図5Aに示すレイアウトを使用すれば、さらなる集積化を達成することができる。図5Bを参照すると、図5Bは、図4の回路に対応する本発明の一実施形態によるモノリシック集積構造590を示す。図5Bにおいては、レイアウトされたGaNデバイス528およびGaNデバイス560のソース、ゲートおよびドレインのフィンガーの一部を示す。当技術分野で周知のように、図5Bのフィンガー構造を多数回繰り返して所望のトランジスタサイズとすることができるが、図5Bにおいては、1つのフィンガー構造のみを示している。図5Bに示す実施形態においては、GaNデバイス528のドレイン518とGaNデバイス560のソース566とは、金属配線部568と、コンタクト570および572のような金属配線によって、互いに接続される。典型的には、多数の金属配線部が使用される。図5Bにおいては、このような金属配線部の一実施例のみを示す。図5Bによると、2つの別個のダイとした場合の種々の欠点は、図1~図3に関連して説明したシリコン/GaN集積方式によって削減でき、GaN528のドレイン518とGaN560のソース566との間の接続による少量の寄生インダクタンスおよび寄生抵抗のみが存在する。したがって、上述の種々の実施形態によると、本発明は、効率的な高電圧スイッチング回路を達成する。一実施形態においては、シリコンダイオードはGaNHEMTのソースおよびドレインと並列に結合し、このシリコンダイオードとGaNHEMTとの並列配置は、高電圧GaNHEMTと直列に接続する。結果的に得られるスイッチング回路は、高電圧処理能力、実行能力および入力ゲート特性を提供することができる。スイッチング回路をモノリシックに形成することによって、製造コスト、パッケージングコストおよびプリント基板上における占有領域を低減することができる。さらに、パッケージングおよびプリント基板の段階における相互結合を削減することによって、寄生インダクタンス、寄生容量および寄生抵抗を低減することができる。1つの特定の実施例においては、本発明は、さらに、ダイ上の占有面積を低減して、寄生インダクタンスおよび寄生抵抗を削減する。これは、結果的に、例えば、スイッチング回路のノイズおよびリンギングを低減し、安定性を向上させ、スイッチング回路の性能を向上させる。本発明の上記説明から、種々の技術を使用して、本発明の範囲から逸脱することなく本発明の概念を実行することができることは明らかである。さらに、本発明を、特定の実施形態に関連して特に説明してきたが、当業者は、本発明の精神および範囲を逸脱することなく、形態および詳細に変化を加えることができることを理解するであろう。したがって、説明した実施形態は、全ての点において、例示的なものであって、限定的なものではないとして、考慮されるべきである。本発明は、本出願で説明した特定の実施形態に限定されるものではなく、本発明の範囲から逸脱することなく多くの改変、修正および代替が可能であることを理解すべきである。"