"可変抵抗回路と、第1~第Mただし、Mは2以上の整数であるのレプリカ回路と、各レプリカ回路に対応して設けられた演算増幅器とを備え、前記可変抵抗回路および前記第1~第Mのレプリカ回路の各々は、第1の電圧のラインと所定のノードとの間に直列接続された第1~第Mの抵抗素子と、それぞれ前記第1~第Mの抵抗素子に対応して設けられ、各々が、前記第1の電圧のラインと対応の抵抗素子の前記所定のノード側の電極との間に接続された第1~第Mのトランジスタとを含み、前記第1~第Mのレプリカ回路の各々は、さらに、前記所定のノードと第2の電圧のラインとの間に接続され、予め定められた定電流を流す定電流源を含み、第mただし、mは1からM-1までのいずれかの整数であるのレプリカ回路の第m1~第Mのトランジスタの各々は非導通状態に固定され、前記可変抵抗回路および前記第1~第Mのレプリカ回路に含まれるM1個の第kただし、kは1からMまでのいずれかの整数であるのトランジスタのうちの非導通状態に固定されていない複数の第kのトランジスタのゲートは互いに接続され、前記演算増幅器は、対応する第kのレプリカ回路の前記所定のノードの電圧が予め定められた参照電圧になるように、対応する第kのレプリカ回路の第kのトランジスタのゲート電圧を制御する、半導体装置。前記第1~第Mのレプリカ回路の各々は、さらに、前記第1の電圧のラインと前記第2の電圧のラインとの間に前記定電流源と直列接続された第M1のトランジスタを含み、前記第1のレプリカ回路の前記第M1のトランジスタは導通状態に固定され、前記第mのレプリカ回路の第mのトランジスタが導通状態にされていない場合は、前記第m1のレプリカ回路の前記第M1のトランジスタが非導通状態にされる、請求項1に記載の半導体装置。前記第mのレプリカ回路の第mのトランジスタが導通状態にされていない場合は、さらに、前記第m1のレプリカ回路に対応する演算増幅器が非活性状態にされる、請求項2に記載の半導体装置。前記第1~第Mのレプリカ回路の各々は、さらに、前記第1の電圧のラインと前記第2の電圧のラインとの間に前記定電流源と直列接続された第M1のトランジスタを含み、前記第Mのレプリカ回路の前記第M1のトランジスタは導通状態に固定され、前記第m1のレプリカ回路の第m1のトランジスタが導通状態にされている場合は、前記第mのレプリカ回路の前記第M1のトランジスタが非導通状態にされる、請求項1に記載の半導体装置。出力バッファと、出力端子と、第1~第Mただし、Mは2以上の整数であるのレプリカ回路と、各レプリカ回路に対応して設けられた演算増幅器とを備え、前記出力バッファおよび前記第1~第Mのレプリカ回路の各々は、第1の電圧のラインと第1のノードとの間に直列接続された第1~第Mの抵抗素子と、それぞれ前記第1~第Mの抵抗素子に対応して設けられ、各々が、前記第1の電圧のラインと対応の抵抗素子の前記所定のノード側の電極との間に接続された第1~第Mのトランジスタと、前記第1のノードと第2のノードとの間に直列接続された第M1のトランジスタおよび第M1の抵抗素子とを含み、前記出力バッファの前記第2のノードは前記出力端子に接続され、前記出力バッファの前記第M1のトランジスタは、内部信号に応答して導通状態または非導通状態になり、前記第1~第Mのレプリカ回路の第M1のトランジスタはともに導通状態に固定され、前記第1~第Mのレプリカ回路の各々は、さらに、前記第2のノードと第2の電圧のラインとの間に接続され、予め定められた定電流を流す第1の定電流源を含み、第mただし、mは1からM-1までのいずれかの整数であるのレプリカ回路の第m1~第Mのトランジスタの各々は非導通状態に固定され、前記可変抵抗回路および前記第1~第Mのレプリカ回路に含まれるM1個の第kただし、kは1からMまでのいずれかの整数であるのトランジスタのうちの非導通状態に固定されていない複数の第kのトランジスタのゲートは互いに接続され、前記演算増幅器は、対応する第kのレプリカ回路の前記第2のノードの電圧が予め定められた参照電圧になるように、対応する第kのレプリカ回路の第kのトランジスタのゲート電圧を制御する、半導体装置。前記出力バッファと、前記第1~第Mのレプリカ回路と、各レプリカ回路に対応して設けられた演算増幅器とは2組設けられ、一方の組においては、前記第1および第2の電圧はそれぞれ電源電圧および接地電圧であり、前記第1~第M1のトランジスタの各々はPチャネルMOSトランジスタであり、他方の組においては、前記第1および第2の電圧はそれぞれ接地電圧および電源電圧であり、前記第1~第M1のトランジスタの各々はNチャネルMOSトランジスタであり、前記出力バッファの前記第M1の抵抗素子は2つの組で共用されている、請求項5に記載の半導体装置。前記出力バッファの前記第M1のトランジスタは導通状態に固定され、前記出力バッファは、さらに、その一方電極が前記第2のノードに接続され、内部信号に応答して導通状態または非導通状態になるスイッチング素子と、前記スイッチング素子の他方電極と第2の電圧のラインとの間に接続され、前記予め定められた定電流を流す第2の定電流源とを含む、請求項5に記載の半導体装置。前記第1および第2の電圧はそれぞれ接地電圧および電源電圧である、請求項7に記載の半導体装置。しかし、従来の半導体装置では、可変抵抗回路の抵抗値の調整可能範囲が小さいので、製造プロセスや温度の変動によって抵抗素子の抵抗値が大きく変動した場合には、可変抵抗回路の抵抗値を所定値に設定することができないと言う問題があった。それゆえに、この発明の主たる目的は、可変抵抗回路の抵抗値の調整可能範囲が大きな半導体装置を提供することである。この発明に係る半導体装置は、可変抵抗回路と、第1~第Mただし、Mは2以上の整数であるのレプリカ回路と、各レプリカ回路に対応して設けられた演算増幅器とを備えたものである。可変抵抗回路および第1~第Mのレプリカ回路の各々は、第1の電圧のラインと所定のノードとの間に直列接続された第1~第Mの抵抗素子と、それぞれ第1~第Mの抵抗素子に対応して設けられ、各々が、第1の電圧のラインと対応の抵抗素子の所定のノード側の電極との間に接続された第1~第Mのトランジスタとを含む。第1~第Mのレプリカ回路の各々は、さらに、所定のノードと第2の電圧のラインとの間に接続され、予め定められた定電流を流す定電流源を含む。第mただし、mは1からM-1までのいずれかの整数であるのレプリカ回路の第m1~第Mのトランジスタの各々は非導通状態に固定される。可変抵抗回路および第1~第Mのレプリカ回路に含まれるM1個の第kただし、kは1からMまでのいずれかの整数であるのトランジスタのうちの非導通状態に固定されていない複数の第kのトランジスタのゲートは互いに接続される。演算増幅器は、対応する第kのレプリカ回路の所定のノードの電圧が予め定められた参照電圧になるように、対応する第kのレプリカ回路の第kのトランジスタのゲート電圧を制御する。この発明に係る半導体装置では、M組の抵抗素子およびトランジスタで可変抵抗回路を構成し、M組のレプリカ回路および演算増幅器でM個のトランジスタのゲート電圧を制御するので、可変抵抗回路の抵抗値の調整可能範囲を従来よりも大きくすることができる。[実施の形態1]本発明の実施の形態1による半導体装置は、図1に示すように、制御電圧発生回路VCG、レプリカ回路RP1~RP3、出力バッファDOB、および出力端子TOを備える。出力バッファDOBは、USBUniversalSerialBusのフルスピードドライバ回路を構成しており、抵抗素子RA1~RA4,RB1~RB3、PチャネルMOSトランジスタP1~P4、NチャネルMOSトランジスタQ1~Q4、およびドライバDRを含む。抵抗素子RA1~RA3、PチャネルMOSトランジスタP4、および抵抗素子RA4は、電源電圧VDDのラインと出力端子TOとの間に直列接続される。PチャネルMOSトランジスタP1~P3のソースはともに電源電圧VDDを受け、それらのドレインはそれぞれ抵抗素子RA1~RA3の低電圧側出力端子TO側の電極に接続される。抵抗素子RB1~RB3およびNチャネルMOSトランジスタQ4は、接地電圧VSSのラインとPチャネルMOSトランジスタP4のドレインとの間に直列接続される。NチャネルMOSトランジスタQ1~Q3のソースはともに接地電圧VSSを受け、それらのドレインはそれぞれ抵抗素子RB1~RB3の高電圧側出力端子TO側の電極に接続される。トランジスタP4,Q4のゲートは互いに接続されている。ドライバDRは、内部データ信号φDをトランジスタP4,Q4のゲートに伝達させる。レプリカ回路RP1~RP3の各々は、出力バッファDOBを模したものであり、抵抗素子RA1~RA4,RB1~RB4、PチャネルMOSトランジスタP1~P4、NチャネルMOSトランジスタQ1~Q4、および定電流源CA,CBを含む。レプリカ回路RP1~RP3の各々の抵抗素子RA1~RA4,RB1~RB3は、それぞれ出力バッファDOBの抵抗素子RA1~RA4,RB1~RB3と同じ抵抗値を有する。レプリカ回路RP1~RP3の各々の抵抗素子RB4は、出力バッファDOBの抵抗素子RA4と同じ抵抗値を有する。レプリカ回路RP1~RP3の各々のPチャネルMOSトランジスタP1~P4、NチャネルMOSトランジスタQ1~Q4は、それぞれ出力バッファDOBのPチャネルMOSトランジスタP1~P4、NチャネルMOSトランジスタQ1~Q4と同じサイズ電流駆動能力である。レプリカ回路RP1~RP3の各々の定電流源CAは、出力バッファDOBのPチャネルMOSトランジスタP4がオンしたときに、出力バッファDOBから出力端子TOを介して外部に流出する電流と同じ値の電流を流す。レプリカ回路RP1~RP3の各々の定電流源CBは、出力バッファDOBのNチャネルMOSトランジスタQ4がオンしたときに外部から出力端子TOを介して出力バッファDOBに流入する電流と同じ値の電流を流す。レプリカ回路RP1~RP3の各々において、抵抗素子RA1~RA3、PチャネルMOSトランジスタP4、抵抗素子RA4、および定電流源CAは、電源電圧VDDのラインと接地電圧VSSのラインとの間に直列接続される。PチャネルMOSトランジスタP1~P3のソースはともに電源電圧VDDを受け、それらのドレインはそれぞれ抵抗素子RA1~RA3の低電圧側接地電圧VSS側の電極に接続される。PチャネルMOSトランジスタP4のゲートは、接地電圧VSSを受ける。PチャネルMOSトランジスタP4は、抵抗素子として動作する。抵抗素子RB1~RB3、NチャネルMOSトランジスタQ4、抵抗素子RB4、および定電流源CBは、接地電圧VSSのラインと電源電圧VDDのラインとの間に直列接続される。NチャネルMOSトランジスタQ1~Q3のソースはともに接地電圧VSSを受け、それらのドレインはそれぞれ抵抗素子RB1~RB3の高電圧側電源電圧VDD側の電極に接続される。NチャネルMOSトランジスタQ4のゲートは、電源電圧VDDを受ける。NチャネルMOSトランジスタQ4は、抵抗素子として動作する。レプリカ回路RP1~RP3の抵抗素子RA4と定電流源CAとの間の電圧VFP1~VFP3は、制御電圧発生回路VCGにフィードバックされる。また、レプリカ回路RP1~RP3の抵抗素子RB4と定電流源CBとの間の電圧VFN1~VFN3は、制御電圧発生回路VCGにフィードバックされる。制御電圧発生回路VCGは、演算増幅器AP1~AP3,AN1~AN3を含む。演算増幅器AP1~AP3の反転入力端子-端子はともに参照電圧VRPを受け、それらの非反転入力端子端子はそれぞれレプリカ回路RP1~RP3の出力電圧VFP1~VFP3を受ける。演算増幅器AP1の出力端子は、レプリカ回路RP1~RP3および出力バッファDOBのPチャネルMOSトランジスタP1のゲートに接続される。演算増幅器AP1は、レプリカ回路RP1の出力電圧VFP1が参照電圧VRPに一致するように、レプリカ回路RP1~RP3および出力バッファDOBのPチャネルMOSトランジスタP1のゲート電圧VP1を制御する。演算増幅器AP2の出力端子は、レプリカ回路RP2,RP3および出力バッファDOBのPチャネルMOSトランジスタP2のゲートに接続される。演算増幅器AP2は、レプリカ回路RP2の出力電圧VFP2が参照電圧VRPに一致するように、レプリカ回路RP2,RP3および出力バッファDOBのPチャネルMOSトランジスタP2のゲート電圧VP2を制御する。レプリカ回路RP1のPチャネルMOSトランジスタP2は、そのゲートに電源電圧VDDを受けて、非導通状態に固定される。演算増幅器AP3の出力端子は、レプリカ回路RP3および出力バッファDOBのPチャネルMOSトランジスタP3のゲートに接続される。演算増幅器AP3は、レプリカ回路RP3の出力電圧VFP3が参照電圧VRPに一致するように、レプリカ回路RP3および出力バッファDOBのPチャネルMOSトランジスタP3のゲート電圧VP3を制御する。レプリカ回路RP1,RP2の各々のPチャネルMOSトランジスタP3は、そのゲートに電源電圧VDDを受けて、非導通状態に固定される。演算増幅器AN1~AN3の反転入力端子-端子はともに参照電圧VRNを受け、それらの非反転入力端子端子はそれぞれレプリカ回路RP1~RP3の出力電圧VFN1~VFN3を受ける。演算増幅器AN1の出力端子は、レプリカ回路RP1~RP3および出力バッファDOBのNチャネルMOSトランジスタQ1のゲートに接続される。演算増幅器AN1は、レプリカ回路RP1の出力電圧VFN1が参照電圧VRNに一致するように、レプリカ回路RP1~RP3および出力バッファDOBのNチャネルMOSトランジスタQ1のゲート電圧VN1を制御する。演算増幅器AN2の出力端子は、レプリカ回路RP2,RP3および出力バッファDOBのNチャネルMOSトランジスタQ2のゲートに接続される。演算増幅器AN2は、レプリカ回路RP2の出力電圧VFN2が参照電圧VRNに一致するように、レプリカ回路RP2,RP3および出力バッファDOBのNチャネルMOSトランジスタQ2のゲート電圧VN2を制御する。レプリカ回路RP1のNチャネルMOSトランジスタQ2は、そのゲートに接地電圧VSSを受けて、非導通状態に固定される。演算増幅器AN3の出力端子は、レプリカ回路RP3および出力バッファDOBのNチャネルMOSトランジスタQ3のゲートに接続される。演算増幅器AN3は、レプリカ回路RP3の出力電圧VFP3が参照電圧VRNに一致するように、レプリカ回路RP3および出力バッファDOBのNチャネルMOSトランジスタQ3のゲート電圧VN3を制御する。レプリカ回路RP1,RP2の各々のNチャネルMOSトランジスタQ3は、そのゲートに接地電圧VSSを受けて、非導通状態に固定される。次に、この半導体装置の動作について説明する。演算増幅器AP1~AP3は、抵抗素子RA1~RA3およびPチャネルMOSトランジスタP4の合成抵抗の値に応じて、レプリカ回路RP1~RP3の出力電圧VFP1~VFP3が参照電圧VRPと等しくなるように、PチャネルMOSトランジスタP1~P3のゲート電圧VP1~VP3を制御する。もし、レプリカ回路RP1の出力電圧VFP1が参照電圧VRPと等しくなれば、ゲート電圧VP1によって、VDD-VRP/ICAで決まる抵抗特性が得られる。ただし、ICAは定電流源CAの電流値である。このとき、ゲート電圧VP1によってレプリカ回路RP2,RP3の出力電圧VFP2,VFP3も参照電圧VRPと等しく制御されていることになるので、ゲート電圧VP2,VP3は最大電圧電源電圧VDDとなってPチャネルMOSトランジスタP2,P3をオフするように働く。一方、レプリカ回路RP1の出力電圧VFP1が参照電圧VRPと等しくならなければ、ゲート電圧VP1は最小電圧接地電圧VSSになってPチャネルMOSトランジスタP1のドレイン電流を最大にする。さらに、レプリカ回路RP2の出力電圧VFP2も参照電圧VRPと等しくならなければ、ゲート電圧VP2は最小電圧になってPチャネルMOSトランジスタP2のドレイン電流も最大にする。この状態で例えば、レプリカ回路RP3の出力電圧VFP3が参照電圧VRPと等しくなれば、ゲート電圧VP3によってVDD-VRP/ICAで決まる抵抗特性が得られる。ゲート電圧VP1~VP3は出力バッファDOBのPチャネルMOSトランジスタVP1~VP3をも制御するので、出力バッファDOBがHレベルを出力するときの出力インピーダンスZpは、VDD-VRP/ICAで決まる抵抗特性を持つように調整される。具体的に説明すると、図2の上欄に示すように、抵抗素子RA1~RA4およびPチャネルMOSトランジスタP4の合成抵抗値が所定値よりも高く、抵抗素子RA2~RA4およびPチャネルMOSトランジスタP4の合成抵抗値が所定値よりも低いときは、レプリカ回路RP1~RP3の出力電圧VFP1~VFP3がともに参照電圧VRPに等しくなる。また、ゲート電圧VP1は中間電圧になり、ゲート電圧VP2,VP3はともに最大電圧になる。これにより、PチャネルMOSトランジスタP1のドレイン電流が適値に調整され、PチャネルMOSトランジスタP2,P3がオフされて、出力バッファDOBの抵抗素子RA1~RA4およびPチャネルMOSトランジスタP1~P4の合成抵抗値が所定値に調整される。また、図2の中欄に示すように、抵抗素子RA2~RA4およびPチャネルMOSトランジスタP4の合成抵抗値が所定値よりも高く、抵抗素子RA3,RA4およびPチャネルMOSトランジスタP4の合成抵抗値が所定値よりも低いときは、レプリカ回路RP1の出力電圧VFP1が参照電圧VRPよりも低くなり、レプリカ回路RP2,RP3の出力電圧VFP2,VFP3がともに参照電圧VRPに等しくなる。また、ゲート電圧VP1は最小電圧になり、ゲート電圧VP2は中間電圧になり、ゲート電圧VP3は最大電圧になる。これにより、PチャネルMOSトランジスタP1がオンし、PチャネルMOSトランジスタP2のドレイン電流が適値に調整され、PチャネルMOSトランジスタP3がオフされて、出力バッファDOBの抵抗素子RA1~RA4およびPチャネルMOSトランジスタP1~P4の合成抵抗値が所定値に調整される。また、図2の下欄に示すように、抵抗素子RA3,RA4およびPチャネルMOSトランジスタP4の合成抵抗値が所定値よりも高く、抵抗素子RA4およびPチャネルMOSトランジスタP4の合成抵抗値が所定値よりも低いときは、レプリカ回路RP1,RP2の出力電圧VFP1,VFP2がともに参照電圧VRPよりも低くなり、レプリカ回路RP3の出力電圧VFP3が参照電圧VRPに等しくなる。また、ゲート電圧VP1,VP2がともに最小電圧になり、ゲート電圧VP3は中間電圧になる。これにより、PチャネルMOSトランジスタP1,P2がオンし、PチャネルMOSトランジスタP3のドレイン電流が適値に調整されて、出力バッファDOBの抵抗素子RA1~RA4およびPチャネルMOSトランジスタP1~P4の合成抵抗値が所定値に調整される。同様に、演算増幅器AN1~AN3は、抵抗素子RB1~RB3およびNチャネルMOSトランジスタQ4の合成抵抗値に応じて、レプリカ回路RP1~RP3の出力電圧VFN1~VFN3が参照電圧VRNと等しくなるように、NチャネルMOSトランジスタQ1~Q3のゲート電圧VN1~VN3を制御する。もし、レプリカ回路RP1の出力電圧VFN1が参照電圧VRNと等しくなれば、ゲート電圧VN1によって、VRN-VSS/ICBで決まる抵抗特性が得られる。ただし、ICBは定電流源CBの電流値である。このとき、ゲート電圧VN1によってレプリカ回路RP2,RP3の出力電圧VFN2,VFN3も参照電圧VRNと等しく制御されていることになるので、ゲート電圧VN2,VN3は最小電圧となってNチャネルMOSトランジスタQ2,Q3をオフするように働く。一方、レプリカ回路RP1の出力電圧VFN1が参照電圧VRと等しくならなければ、ゲート電圧VN1は最大電圧になってNチャネルMOSトランジスタQ1のドレイン電流を最大にする。さらに、レプリカ回路RP2の出力電圧VFN2も参照電圧VRNと等しくならなければ、ゲート電圧VN2は最大電圧になってNチャネルMOSトランジスタQ2のドレイン電流も最大になる。この状態で例えば、レプリカ回路RP3の出力電圧VFN3が参照電圧VRNと等しくなれば、ゲート電圧VN3によってVRN-VSS/ICBで決まる抵抗特性が得られる。ゲート電圧VN1~VN3は出力バッファDOBのNチャネルMOSトランジスタQ1~Q3をも制御するので、出力バッファDOBがLレベルを出力するときの出力インピーダンスZnも、VRN-VSS/ICBで決まる抵抗特性を持つように調整される。具体的に説明すると、図3の上欄に示すように、抵抗素子RB1~RB4およびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも高く、抵抗素子RB2~RB4およびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも低いときは、レプリカ回路RP1~RP3の出力電圧VFN1~VFN3がともに参照電圧VRNに等しくなる。また、ゲート電圧VN1は中間電圧になり、ゲート電圧VN2,VN3はともに最小電圧になる。これにより、NチャネルMOSトランジスタQ1のドレイン電流が適値に調整され、NチャネルMOSトランジスタQ2,Q3がオフされて、出力バッファDOBの抵抗素子RB1~RB3,RA4およびNチャネルMOSトランジスタQ1~Q4の合成抵抗値が所定値に調整される。なお、抵抗素子RB4の抵抗値と抵抗素子RA4の抵抗値とは等しい。また、図3の中欄に示すように、抵抗素子RB2~RB4およびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも高く、抵抗素子RB3,RB4およびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも低いときは、レプリカ回路RP1の出力電圧VFN1が参照電圧VRNよりも高くなり、レプリカ回路RP2,RP3の出力電圧VFN2,VFN3がともに参照電圧VRNに等しくなる。また、ゲート電圧VN1は最大電圧になり、ゲート電圧VN2は中間電圧になり、ゲート電圧VN3は最小電圧になる。これにより、NチャネルMOSトランジスタQ1がオンし、NチャネルMOSトランジスタQ2のドレイン電流が適値に調整され、NチャネルMOSトランジスタQ3がオフされて、出力バッファDOBの抵抗素子RB1~RB3,RA4およびNチャネルMOSトランジスタQ1~Q4の合成抵抗値が所定値に調整される。また、図3の下欄に示すように、抵抗素子RB3,RB4およびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも高く、抵抗素子RB4およびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも低いときは、レプリカ回路RP1,RP2の出力電圧VFN1,VFN2がともに参照電圧VRNよりも高くなり、レプリカ回路RP3の出力電圧VFN3が参照電圧VRNに等しくなる。また、ゲート電圧VN1,VN2がともに最大電圧になり、ゲート電圧VN3は中間電圧になる。これにより、NチャネルMOSトランジスタQ1,Q2がオンし、NチャネルMOSトランジスタQ3のドレイン電流が適値に調整されて、出力バッファDOBの抵抗素子RB1~RB3,RA4およびNチャネルMOSトランジスタQ1~Q4の合成抵抗値が所定値に調整される。また、内部データ信号φDがHレベルである場合は、PチャネルMOSトランジスタP4がオフするとともにNチャネルMOSトランジスタQ4がオンし、出力端子TOはLレベルになり、データ信号DOはLレベルになる。また、内部データ信号φDがLレベルである場合は、NチャネルMOSトランジスタQ4がオフするとともにPチャネルMOSトランジスタP4がオンし、出力端子TOはHレベルになり、データ信号DOはHレベルになる。図4は、半導体装置の温度変化に伴うゲート電圧VP1~VP3,VN1~VN3の変化のシミュレーション結果を示す図である。図4では、ゲート電圧VP1,VN1がそれぞれ最小電圧および最大電圧にされてトランジスタP1,Q1がともにオンし、ゲート電圧VP3,VN3がそれぞれ最大電圧および最小電圧にされてトランジスタP3,Q3がともにオフし、ゲート電圧VP2,VN2の各々が中間電圧にされてトランジスタP2,Q2の各々のドレイン電流が調整されている。温度が上昇すると、出力インピーダンスZp,Znが一定になるように、ゲート電圧VP2が下降するとともにゲート電圧VN2が上昇している。図5は、半導体装置の温度変化に伴うゲート電圧VP1~VP3,VN1~VN3の変化の他のシミュレーション結果を示す図である。図5において、低温度領域では、ゲート電圧VP2,VP3がともに最大電圧にされてトランジスタP2,P3がともにオフし、ゲート電圧VN2,VN3がともに最小電圧にされてトランジスタQ2,Q3がともにオフし、ゲート電圧VP1,VN1の各々が中間電圧にされてトランジスタP1,Q1の各々のドレイン電流が調整されている。低温度領域では、温度が上昇すると、出力インピーダンスZp,Znが一定になるように、ゲート電圧VP1が下降するとともにゲート電圧VN1が上昇している。また、高温度領域では、ゲート電圧VP1,VN1がそれぞれ最小電圧および最大電圧にされてトランジスタP1,Q1がともにオンし、ゲート電圧VP3,VN3がそれぞれ最大電圧および最小電圧にされてトランジスタP3,Q3がともにオフし、ゲート電圧VP2,VN2の各々が中間電圧にされてトランジスタP2,Q2の各々のドレイン電流が調整されている。高温度領域では、温度が上昇すると、出力インピーダンスZp,Znが一定になるように、ゲート電圧VP2が下降するとともにゲート電圧VN2が上昇している。図6は、実施の形態1の比較例となる半導体装置の構成を示す回路図であって、図1と対比される図である。図6において、この半導体装置が図1の半導体装置と異なる点は、制御電圧生成回路VCGから演算増幅器AP2,AP3,AN2,AN3が除去され、レプリカ回路RP1からトランジスタP2,P3,Q2,Q3および抵抗素子RA2,RA3,RB2,RB3が除去され、レプリカ回路RP2,RP3が除去され、出力バッファDOBからトランジスタP2,P3,Q2,Q3および抵抗素子RA2,RA3,RB2,RB3が除去されている点である。この比較例では、PチャネルMOSトランジスタP1のドレイン電流で調整可能な範囲を越えて抵抗素子RA1の抵抗値が変化した場合は、出力バッファDOBの出力インピーダンスZpを所定の値たとえば、40.5~49.0Ωに調整することはできない。また、NチャネルMOSトランジスタQ1のドレイン電流で調整可能な範囲を越えて抵抗素子RB1の抵抗値が変化した場合は、出力バッファDOBの出力インピーダンスZnを所定の値に調整することはできない。これに対して本実施の形態1では、複数のPチャネルMOSトランジスタP1~P3を設けたので、1つのPチャネルMOSトランジスタPのドレイン電流で調整可能な範囲を越えて抵抗素子RA1~RA4の抵抗値の和が変動した場合でも、出力インピーダンスZpを所定の値に調整することができる。また、複数のNチャネルMOSトランジスタQ1~Q3を設けたので、1つのNチャネルMOSトランジスタQのドレイン電流で調整可能な範囲を越えて抵抗素子RB1~RB4RB1~RB3,RA4の抵抗値の和が変動した場合でも、出力インピーダンスZnを所定の値に調整することができる。なお、この実施の形態1では、3組のトランジスタPQおよび抵抗素子RARBを設け、3組のレプリカ回路RPと3組の演算増幅器APANを設けたが、これに限るものではなく、4組以上または2組のトランジスタPQおよび抵抗素子RARBを設け、4組以上または2組のレプリカ回路RPと4組以上または2組の演算増幅器APANを設けてもよいことは言うまでもない。[実施の形態2]本発明の実施の形態2による半導体装置は、図7に示すように、制御電圧発生回路VCG10、レプリカ回路RP11~RP13、出力バッファDOB10、および出力端子TOを備える。出力バッファDOB10は、USBのハイスピードドライバ回路を構成しており、抵抗素子RB1~RB4、NチャネルMOSトランジスタQ1~Q5、定電流源CB、およびドライバDRを含む。定電流源CBおよびNチャネルMOSトランジスタQ5は、電源電圧VDDのラインと出力端子TOとの間に直列接続され、NチャネルMOSトランジスタQ5のゲートは内部データ信号φDを受ける。抵抗素子RB1~RB3、NチャネルMOSトランジスタQ4、および抵抗素子RB4は、接地電圧VSSのラインと出力端子TOとの間に直列接続される。NチャネルMOSトランジスタQ1~Q3のソースはともに接地電圧VSSを受け、それらのドレインはそれぞれ抵抗素子RB1~RB3の高電圧側出力端子TO側の電極に接続される。ドライバDRは、Hレベルの信号をトランジスタQ4のゲートに与えてトランジスタQ4をオンさせている。制御電圧生成回路VCG10は、図1の制御電圧生成回路VCGから演算増幅器AP1~AP3を除去したものである。レプリカ回路RP11~RP13は、それぞれ図1のレプリカ回路RP1~RP3から抵抗素子RA1~RA4、PチャネルMOSトランジスタP1~P4、および定電流源CAを除去したものである。次に、この半導体装置の動作について説明する。演算増幅器AN1~AN3は、抵抗素子RB1~RB3およびNチャネルMOSトランジスタQ4の合成抵抗値に応じて、レプリカ回路RP11~RP13の出力電圧VFN1~VFN3が参照電圧VRNと等しくなるように、NチャネルMOSトランジスタQ1~Q3のゲート電圧VN1~VN3を制御する。もし、レプリカ回路RP11の出力電圧VFN1が参照電圧VRNと等しくなれば、ゲート電圧VN1によって、VRN-VSS/ICBで決まる抵抗特性が得られる。ただし、ICBは定電流源CBの電流値である。このとき、ゲート電圧VN1によってレプリカ回路RP12,RP13の出力電圧VFN2,VFN3も参照電圧VRNと等しく制御されていることになるので、ゲート電圧VN2,VN3は最小電圧となってNチャネルMOSトランジスタQ2,Q3をオフするように働く。一方、レプリカ回路RP11の出力電圧VFN1が参照電圧VRNと等しくならなければ、ゲート電圧VN1は最大電圧になってNチャネルMOSトランジスタQ1のドレイン電流を最大にする。さらに、レプリカ回路RP12の出力電圧VFN2も参照電圧VRNと等しくならなければ、ゲート電圧VN2は最大電圧になってNチャネルMOSトランジスタQ2のドレイン電流も最大になる。この状態で例えば、レプリカ回路RP13の出力電圧VFN3が参照電圧VRNと等しくなれば、ゲート電圧VN3によってVRN-VSS/ICBで決まる抵抗特性が得られる。ゲート電圧VN1~VN3は出力バッファDOB10のNチャネルMOSトランジスタQ1~Q3をも制御するので、出力バッファDOBがLレベルを出力するときの出力インピーダンスZnも、VRN-VSS/ICBで決まる抵抗特性を持つように調整される。また、内部データ信号φDがHレベルである場合は、NチャネルMOSトランジスタQ5がオンし、出力端子TOはHレベルになり、データ信号DOはHレベルになる。また、内部データ信号φDがLレベルである場合は、NチャネルMOSトランジスタQ5がオフし、出力端子TOはLレベルになり、データ信号DOはLレベルになる。具体的に説明すると、図8の上欄に示すように、抵抗素子RB1~RB4およびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも高く、抵抗素子RB2~RB4およびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも低いときは、レプリカ回路RP11~RP13の出力電圧VFN1~VFN3がともに参照電圧VRNに等しくなる。また、ゲート電圧VN1は中間電圧になり、ゲート電圧VN2,VN3はともに最小電圧になる。これにより、NチャネルMOSトランジスタQ1のドレイン電流が適値に調整され、NチャネルMOSトランジスタQ2,Q3がオフされて、出力バッファDOB10の抵抗素子RB1~RB4およびNチャネルMOSトランジスタQ1~Q4の合成抵抗値が所定値に調整される。また、図8の中欄に示すように、抵抗素子RB2~RB4およびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも高く、抵抗素子RB3,RB4およびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも低いときは、レプリカ回路RP11の出力電圧VFN1が参照電圧VRNよりも高くなり、レプリカ回路RP12,RP13の出力電圧VFN2,VFN3がともに参照電圧VRNに等しくなる。また、ゲート電圧VN1は最大電圧になり、ゲート電圧VN2は中間電圧になり、ゲート電圧VN3は最小電圧になる。これにより、NチャネルMOSトランジスタQ1がオンし、NチャネルMOSトランジスタQ2のドレイン電流が適値に調整され、NチャネルMOSトランジスタQ3がオフされて、出力バッファDOB10の抵抗素子RB1~RB4およびNチャネルMOSトランジスタQ1~Q4の合成抵抗値が所定値に調整される。また、図8の下欄に示すように、抵抗素子RB3,RB4およびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも高く、抵抗素子RB4およびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも低いときは、レプリカ回路RP11,RP12の出力電圧VFN1,VFN2がともに参照電圧VRNよりも高くなり、レプリカ回路RP13の出力電圧VFN3が参照電圧VRNに等しくなる。また、ゲート電圧VN1,VN2がともに最大電圧になり、ゲート電圧VN3は中間電圧になる。これにより、NチャネルMOSトランジスタQ1,Q2がオンし、NチャネルMOSトランジスタQ3のドレイン電流が適値に調整されて、出力バッファDOB10の抵抗素子RB1~RB4およびNチャネルMOSトランジスタQ1~Q4の合成抵抗値が所定値に調整される。図9は、実施の形態2の比較例となる半導体装置の構成を示す回路図であって、図7と対比される図である。図9において、この半導体装置が図7の半導体装置と異なる点は、制御電圧生成回路VCG10から演算増幅器AN2,AN3が除去され、レプリカ回路RP11からトランジスタQ2,Q3および抵抗素子RB2,RB3が除去され、レプリカ回路RP12,RP13が除去され、出力バッファDOB10からトランジスタQ2,Q3および抵抗素子RB2,RB3が除去されている点である。この比較例では、NチャネルMOSトランジスタQ1のドレイン電流で調整可能な範囲を越えて抵抗素子RB1の抵抗値が変化した場合は、出力バッファDOBの出力インピーダンスZnを所定の値に調整することはできない。これに対して本実施の形態2では、複数のNチャネルMOSトランジスタQ1~Q3を設けたので、1つのNチャネルMOSトランジスタQのドレイン電流で調整可能な範囲を越えて抵抗素子RB1~RB4RB1~RB3,RA4の抵抗値の和が変動した場合でも、出力インピーダンスZnを所定の値に調整することができる。なお、この実施の形態2では、3組のトランジスタQおよび抵抗素子RBを設け、3組のレプリカ回路RPと3組の演算増幅器ANを設けたが、これに限るものではなく、4組以上または2組のトランジスタQおよび抵抗素子RBを設け、4組以上または2組のレプリカ回路RPと4組以上または2組の演算増幅器ANを設けてもよいことは言うまでもない。[実施の形態3]図10は、本発明の実施の形態3による半導体装置の要部を示す回路図であって、図1と対比される図である。図10において、この半導体装置が図1の半導体装置と異なる点は、レプリカ回路RP1にNチャネルMOSトランジスタQSおよびPチャネルMOSトランジスタPSが追加され、レプリカ回路RP2,RP3の各々にインバータIP,IN、NチャネルMOSトランジスタQS、およびPチャネルMOSトランジスタPSが追加されている点である。NチャネルMOSトランジスタQSのドレインは抵抗素子RA4の低電圧側接地電圧VSS側の電極に接続され、そのソースは定電流源CAを介して接地電圧VSSのラインに接続される。PチャネルMOSトランジスタPSのソースは定電流源CBを介して電源電圧VDDのラインに接続され、そのドレインは抵抗素子RB4の高電圧側電源電圧VDD側の電極に接続される。レプリカ回路RP1においては、トランジスタQS,PSのゲートにそれぞれ電源電圧VDDおよび接地電圧VSSが与えられ、トランジスタQS,PSはともにオン状態に固定される。レプリカ回路RP2においては、インバータIPの入力ノードはゲート電圧VP1を受け、その出力信号はNチャネルMOSトランジスタQSのゲートに与えられる。ゲート電圧VP1がインバータIPのしきい値電圧VTHPよりも低い場合は、インバータIPの出力信号がHレベルになり、NチャネルMOSトランジスタQSがオンする。ゲート電圧VP1がインバータIPのしきい値電圧VTHPよりも高い場合は、インバータIPの出力信号がLレベルになり、NチャネルMOSトランジスタQSがオフする。また、インバータINの入力ノードはゲート電圧VN1を受け、その出力信号はPチャネルMOSトランジスタPSのゲートに与えられる。ゲート電圧VN1がインバータINのしきい値電圧VTHNよりも低い場合は、インバータINの出力信号がHレベルになり、PチャネルMOSトランジスタPSがオフする。ゲート電圧VN1がインバータINのしきい値電圧VTHNよりも高い場合は、インバータINの出力信号がLレベルになり、PチャネルMOSトランジスタPSがオンする。レプリカ回路RP3においては、インバータIPの入力ノードはゲート電圧VP2を受け、その出力信号はNチャネルMOSトランジスタQSのゲートに与えられる。ゲート電圧VP2がインバータIPのしきい値電圧VTHPよりも低い場合は、インバータIPの出力信号がHレベルになり、NチャネルMOSトランジスタQSがオンする。ゲート電圧VP2がインバータIPのしきい値電圧VTHPよりも高い場合は、インバータIPの出力信号がLレベルになり、NチャネルMOSトランジスタQSがオフする。また、インバータINの入力ノードはゲート電圧VN2を受け、その出力信号はPチャネルMOSトランジスタPSのゲートに与えられる。ゲート電圧VN2がインバータINのしきい値電圧VTHNよりも低い場合は、インバータINの出力信号がHレベルになり、PチャネルMOSトランジスタPSがオフする。ゲート電圧VN2がインバータINのしきい値電圧VTHNよりも高い場合は、インバータINの出力信号がLレベルになり、PチャネルMOSトランジスタPSがオンする。次に、この半導体装置の動作について説明する。レプリカ回路RP1の出力電圧VFP1が参照電圧VRPと等しくなった場合は、ゲート電圧VP1が最小電圧ではないことをレプリカ回路RP2のインバータIPが検知し、レプリカ回路RP2のNチャネルMOSトランジスタQSをオフさせて定電流源CAの電流を遮断する。定電流源CAの電流を遮断すると、レプリカ回路RP2の出力電圧VFP2は電源電圧VDDとなり、ゲート電圧VP2が最大電圧になる。これにより、レプリカ回路RP3のインバータIPがNチャネルMOSトランジスタQSをオフさせて定電流源CAの電流を遮断する。定電流源CAの電流を遮断すると、レプリカ回路RP3の出力電圧VFP3は電源電圧VDDとなり、ゲート電圧VP3が最大電圧になる。具体的に説明すると、図11の上欄に示すように、抵抗素子RA1~RA4およびPチャネルMOSトランジスタP4の合成抵抗値が所定値よりも高く、抵抗素子RA2~RA4およびPチャネルMOSトランジスタP4の合成抵抗値が所定値よりも低いときは、レプリカ回路RP1の出力電圧VFP1は、参照電圧VRPに等しくなる。また、ゲート電圧VP1は中間電圧になり、ゲート電圧VP2,VP3がともに最大電圧になる。これにより、レプリカ回路RP2,RP3の各々において、インバータIPの出力信号がLレベルになり、NチャネルMOSトランジスタQSがオフし、レプリカ回路RP2,RP3の出力電圧VFP2,VFP3が電源電圧VDDになる。また、PチャネルMOSトランジスタP1のドレイン電流が適値に調整され、PチャネルMOSトランジスタP2,P3がオフされて、出力バッファDOBの抵抗素子RA1~RA4およびPチャネルMOSトランジスタP1~P4の合成抵抗値が所定値に調整される。また、図11の中欄に示すように、抵抗素子RA2~RA4およびPチャネルMOSトランジスタP4の合成抵抗値が所定値よりも高く、抵抗素子RA3,RA4およびPチャネルMOSトランジスタP4の合成抵抗値が所定値よりも低いときは、レプリカ回路RP1の出力電圧VFP1が参照電圧VRPよりも低くなり、レプリカ回路RP2の出力電圧VFP2が参照電圧VRPに等しくなる。また、ゲート電圧VP1は最小電圧になり、ゲート電圧VP2は中間電圧になり、ゲート電圧VP3は最大電圧になる。これにより、レプリカ回路RP2において、インバータIPの出力信号がHレベルになり、NチャネルMOSトランジスタQSがオンする。また、レプリカ回路RP3において、インバータIPの出力信号がLレベルになり、NチャネルMOSトランジスタQSがオフし、レプリカ回路RP3の出力電圧VFP3が電源電圧VDDになる。また、PチャネルMOSトランジスタP1がオンし、PチャネルMOSトランジスタP2のドレイン電流が適値に調整され、PチャネルMOSトランジスタP3がオフされて、出力バッファDOBの抵抗素子RA1~RA4およびPチャネルMOSトランジスタP1~P4の合成抵抗値が所定値に調整される。また、図11の下欄に示すように、抵抗素子RA3,RA4およびPチャネルMOSトランジスタP4の合成抵抗値が所定値よりも高く、抵抗素子RA4およびPチャネルMOSトランジスタP4の合成抵抗値が所定値よりも低いときは、レプリカ回路RP1,RP2の出力電圧VFP1,VFP2がともに参照電圧VRPよりも低くなり、レプリカ回路RP3の出力電圧VFP3が参照電圧VRPに等しくなる。また、ゲート電圧VP1,VP2がともに最小電圧になり、ゲート電圧VP3は中間電圧になる。これにより、レプリカ回路RP2,RP3の各々において、インバータIPの出力信号がHレベルになり、NチャネルMOSトランジスタQSがオンする。また、PチャネルMOSトランジスタP1,P2がオンし、PチャネルMOSトランジスタP3のドレイン電流が適値に調整されて、出力バッファDOBの抵抗素子RA1~RA4およびPチャネルMOSトランジスタP1~P4の合成抵抗値が所定値に調整される。同様に、レプリカ回路RP1の出力電圧VFN1が参照電圧VRNと等しくなった場合は、ゲート電圧VN1が最大電圧ではないことをレプリカ回路RP2のインバータINが検知し、レプリカ回路RP2のPチャネルMOSトランジスタPSをオフさせて定電流源CBの電流を遮断する。定電流源CBの電流を遮断すると、レプリカ回路RP2の出力電圧VFN2は接地電圧圧VSSとなり、ゲート電圧VN2も最小電圧となる。これにより、レプリカ回路RP3のインバータINがPチャネルMOSトランジスタPSをオフさせ、定電流源CBの電流を遮断する。定電流源CBの電流を遮断すると、レプリカ回路RP3の出力電圧VFN3は接地電圧VSSとなり、ゲート電圧VN3も最小電圧となる。具体的に説明すると、図12の上欄に示すように、抵抗素子RB1~RB4およびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも高く、抵抗素子RB2~RB4およびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも低いときは、レプリカ回路RP1の出力電圧VFN1は、参照電圧VRNに等しくなる。また、ゲート電圧VN1は中間電圧になり、ゲート電圧VN2,VN3がともに最小電圧になる。これにより、レプリカ回路RP2,RP3の各々において、インバータINの出力信号がHレベルになり、PチャネルMOSトランジスタPSがオフし、レプリカ回路RP2,RP3の出力電圧VFN2,VFN3が接地電圧VSSになる。また、NチャネルMOSトランジスタQ1のドレイン電流が適値に調整され、NチャネルMOSトランジスタQ2,Q3がオフされて、出力バッファDOBの抵抗素子RB1~RB4およびNチャネルMOSトランジスタQ1~Q4の合成抵抗値が所定値に調整される。また、図12の中欄に示すように、抵抗素子RB2~RB4およびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも高く、抵抗素子RB3,RB4およびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも低いときは、レプリカ回路RP1の出力電圧VFN1が参照電圧VRNよりも高くなり、レプリカ回路RP2の出力電圧VFN2が参照電圧VRNに等しくなる。また、ゲート電圧VN1は最大電圧になり、ゲート電圧VN2は中間電圧になり、ゲート電圧VN3は最小電圧になる。これにより、レプリカ回路RP2において、インバータINの出力信号がLレベルになり、PチャネルMOSトランジスタPSがオンする。また、レプリカ回路RP3において、インバータINの出力信号がHレベルになり、PチャネルMOSトランジスタPSがオフし、レプリカ回路RP3の出力電圧VFN3が接地電圧VSSになる。また、NチャネルMOSトランジスタQ1がオンし、NチャネルMOSトランジスタQ2のドレイン電流が適値に調整され、NチャネルMOSトランジスタQ3がオフされて、出力バッファDOBの抵抗素子RB1~RB4およびNチャネルMOSトランジスタQ1~Q4の合成抵抗値が所定値に調整される。また、図12の下欄に示すように、抵抗素子RB3,RB4およびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも高く、抵抗素子RB4およびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも低いときは、レプリカ回路RP1,RP2の出力電圧VFN1,VFN2がともに参照電圧VRPよりも高くなり、レプリカ回路RP3の出力電圧VFN3が参照電圧VRPに等しくなる。また、ゲート電圧VN1,VN2がともに最大電圧になり、ゲート電圧VN3は中間電圧になる。これにより、レプリカ回路RP2,RP3の各々において、インバータINの出力信号がLレベルになり、PチャネルMOSトランジスタPSがオンする。また、NチャネルMOSトランジスタQ1,Q2がオンし、NチャネルMOSトランジスタQ3のドレイン電流が適値に調整されて、出力バッファDOBの抵抗素子RB1~RB4およびPチャネルMOSトランジスタQ1~Q4の合成抵抗値が所定値に調整される。図13は、半導体装置の温度変化に伴うゲート電圧VP1~VP3,VN1~VN3の変化のシミュレーション結果を示す図である。図13において、低温度領域では、ゲート電圧VP2,VP3がともに電源電圧VDDにされてトランジスタP2,P3がともにオフし、ゲート電圧VN2,VN3がともに接地電圧VSSにされてトランジスタQ2,Q3がともにオフし、ゲート電圧VP1,VN1の各々が中間電圧にされてトランジスタP1,Q1の各々のドレイン電流が調整されている。低温度領域では、温度が上昇すると、出力インピーダンスZp,Znが一定になるように、ゲート電圧VP1が下降するとともにゲート電圧VN1が上昇している。さらに温度が上昇してゲート電圧VN1がインバータINのしきい値電圧VTHNよりも高くなると、レプリカ回路RP2のPチャネルMOSトランジスタPSがオンし、ゲート電圧VN2が接地電圧VSSから中間電圧に立ち上げられる。さらに温度が上昇してゲート電圧VP1がインバータIPのしきい値電圧VTHPよりも低くなると、レプリカ回路RP2のNチャネルMOSトランジスタQSがオンし、ゲート電圧VP2が電源電圧VDDから中間電圧に立ち下げられる。高温度領域では、ゲート電圧VP1,VN1がそれぞれ最小電圧および最大電圧にされてトランジスタP1,Q1がともにオンし、ゲート電圧VP3,VN3がそれぞれ電源電圧VDDおよび接地電圧VSSにされてトランジスタP3,Q3がともにオフし、ゲート電圧VP2,VN2の各々が中間電圧にされてトランジスタP2,Q2の各々のドレイン電流が調整されている。高温度領域では、温度が上昇すると、出力インピーダンスZp,Znが一定になるように、ゲート電圧VP2が下降するとともにゲート電圧VN2が上昇している。この実施の形態3では、実施の形態1と同じ効果が得られる他、出力インピーダンスZp,Znの調整に影響を与えないレプリカ回路RPの貫通電流を遮断できるので、実施の形態1よりも消費電力が小さくなる。[実施の形態4]図14は、本発明の実施の形態4による半導体装置の要部を示す回路図であって、図7と対比される図である。図14において、この半導体装置が図7の半導体装置と異なる点は、レプリカ回路RP11にPチャネルMOSトランジスタPSが追加され、レプリカ回路RP12,RP13の各々にインバータINおよびPチャネルMOSトランジスタPSが追加されている点である。PチャネルMOSトランジスタPSのソースは定電流源CBを介して電源電圧VDDのラインに接続され、そのドレインは抵抗素子RB4の高電圧側電源電圧VDD側の電極に接続される。レプリカ回路RP11においては、トランジスタPSのゲートに接地電圧VSSが与えられ、トランジスタPSはオン状態に固定される。レプリカ回路RP12においては、インバータINの入力ノードはゲート電圧VN1を受け、その出力信号はPチャネルMOSトランジスタPSのゲートに与えられる。ゲート電圧VN1がインバータINのしきい値電圧VTHNよりも低い場合は、インバータINの出力信号がHレベルになり、PチャネルMOSトランジスタPSがオフする。ゲート電圧VN1がインバータINのしきい値電圧VTHNよりも高い場合は、インバータINの出力信号がLレベルになり、PチャネルMOSトランジスタPSがオンする。レプリカ回路RP13においては、インバータINの入力ノードはゲート電圧VN2を受け、その出力信号はPチャネルMOSトランジスタPSのゲートに与えられる。ゲート電圧VN2がインバータINのしきい値電圧VTHNよりも低い場合は、インバータINの出力信号がHレベルになり、PチャネルMOSトランジスタPSがオフする。ゲート電圧VN2がインバータINのしきい値電圧VTHNよりも高い場合は、インバータINの出力信号がLレベルになり、PチャネルMOSトランジスタPSがオンする。次に、この半導体装置の動作について説明する。レプリカ回路RP11の出力電圧VFN1が参照電圧VRNと等しくなった場合は、ゲート電圧VN1が最大電圧ではないことをレプリカ回路RP12のインバータINが検知し、レプリカ回路RP12のPチャネルMOSトランジスタPSをオフさせて定電流源CBの電流を遮断する。定電流源CBの電流を遮断すると、レプリカ回路RP12の出力電圧VFN2は接地電圧VSSとなり、ゲート電圧VN2も最小電圧となる。これにより、レプリカ回路RP13のインバータINがPチャネルMOSトランジスタPSをオフさせ、定電流源CBの電流を遮断する。定電流源CBの電流を遮断すると、レプリカ回路RP13の出力電圧VFN3は接地電圧VSSとなり、ゲート電圧VN3も最小電圧となる。具体的に説明すると、図15の上欄に示すように、抵抗素子RB1~RB4およびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも高く、抵抗素子RB2~RB4およびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも低いときは、レプリカ回路RP11の出力電圧VFN1は、参照電圧VRNに等しくなる。また、ゲート電圧VN1は中間電圧になり、ゲート電圧VN2,VN3がともに最小電圧になる。これにより、レプリカ回路RP12,RP13の各々において、インバータINの出力信号がHレベルになり、PチャネルMOSトランジスタPSがオフし、レプリカ回路RP2,RP3の出力電圧VFN2,VFN3が接地電圧VSSになる。また、NチャネルMOSトランジスタQ1のドレイン電流が適値に調整され、NチャネルMOSトランジスタQ2,Q3がオフされて、出力バッファDOBの抵抗素子RB1~RB4およびNチャネルMOSトランジスタQ1~Q4の合成抵抗値が所定値に調整される。また、図15の中欄に示すように、抵抗素子RB2~RB4およびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも高く、抵抗素子RB3,RB4およびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも低いときは、レプリカ回路RP11の出力電圧VFN1が参照電圧VRNよりも高くなり、レプリカ回路RP12の出力電圧VFN2が参照電圧VRNに等しくなる。また、ゲート電圧VN1は最大電圧になり、ゲート電圧VN2は中間電圧になり、ゲート電圧VN3は最小電圧になる。これにより、レプリカ回路RP12において、インバータINの出力信号がLレベルになり、PチャネルMOSトランジスタPSがオンする。また、レプリカ回路RP13において、インバータINの出力信号がHレベルになり、PチャネルMOSトランジスタPSがオフし、レプリカ回路RP13の出力電圧VFN3が接地電圧VSSになる。また、NチャネルMOSトランジスタQ1がオンし、NチャネルMOSトランジスタQ2のドレイン電流が適値に調整され、NチャネルMOSトランジスタQ3がオフされて、出力バッファDOBの抵抗素子RB1~RB4およびNチャネルMOSトランジスタQ1~Q4の合成抵抗値が所定値に調整される。また、図15の下欄に示すように、抵抗素子RB3,RB4およびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも高く、抵抗素子RB4およびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも低いときは、レプリカ回路RP11,RP12の出力電圧VFN1,VFN2がともに参照電圧VRNよりも高くなり、レプリカ回路RP13の出力電圧VFN3が参照電圧VRNに等しくなる。また、ゲート電圧VN1,VN2がともに最大電圧になり、ゲート電圧VN3は中間電圧になる。これにより、レプリカ回路RP12,RP13の各々において、インバータINの出力信号がLレベルになり、PチャネルMOSトランジスタPSがオンする。また、NチャネルMOSトランジスタQ1,Q2がオンし、NチャネルMOSトランジスタQ3のドレイン電流が適値に調整されて、出力バッファDOBの抵抗素子RB1~RB4およびPチャネルMOSトランジスタQ1~Q4の合成抵抗値が所定値に調整される。この実施の形態4では、実施の形態2と同じ効果が得られる他、出力インピーダンスZp,Znの調整に影響を与えないレプリカ回路RPの貫通電流を遮断できるので、実施の形態2よりも消費電力が小さくなる。[実施の形態5]図16は、本発明の実施の形態5による半導体装置の要部を示す回路図であって、図1と対比される図である。図16において、この半導体装置が図1の半導体装置と異なる点は、制御電圧生成回路VCGにNチャネルMOSトランジスタQS1~QS3およびPチャネルMOSトランジスタPS1~PS3が追加され、レプリカ回路RP2,RP3の各々にインバータIP1,IP2,IN1,IN2が追加されている点である。NチャネルMOSトランジスタQS1~QS3のドレインはそれぞれ演算増幅器AP1~AP3の負側電源ノードに接続され、それらのソースはともに接地電圧VSSを受ける。NチャネルMOSトランジスタQS1は、そのゲートに電源電圧VDDを受け、オン状態に固定される。PチャネルMOSトランジスタPS1~PS3のソースはともに電源電圧VDDを受け、それらのドレインはそれぞれ演算増幅器AN1~AN3の正側電源ノードに接続される。PチャネルMOSトランジスタPS1は、そのゲートに接地電圧VSSを受け、オン状態に固定される。レプリカ回路RP2においては、インバータIP1の入力ノードはゲート電圧VP1を受け、その出力信号はインバータIP2を介してPチャネルMOSトランジスタP4のゲートに与えられる。また、インバータIP1の出力信号は、NチャネルMOSトランジスタQS2のゲートに与えられる。ゲート電圧VP1がインバータIP1のしきい値電圧VTHPよりも低い場合は、インバータIP1,IP2の出力信号がそれぞれHレベルおよびLレベルになり、トランジスタQS2,P4がともにオンする。ゲート電圧VP1がインバータIP1のしきい値電圧VTHPよりも高い場合は、インバータIP1,IP2の出力信号がそれぞれLレベルおよびHレベルになり、トランジスタQS2,P4がともにオフする。また、レプリカ回路RP2においては、インバータIN1の入力ノードはゲート電圧VN1を受け、その出力信号はインバータIN2を介してNチャネルMOSトランジスタQ4のゲートに与えられる。また、インバータIN1の出力信号は、PチャネルMOSトランジスタPS2のゲートに与えられる。ゲート電圧VN1がインバータIN1のしきい値電圧VTHNよりも低い場合は、インバータIN1,IN2の出力信号がそれぞれHレベルおよびLレベルになり、トランジスタPS2,Q4がともにオフする。ゲート電圧VN1がインバータIN1のしきい値電圧VTHNよりも高い場合は、インバータIN1,IN2の出力信号がそれぞれLレベルおよびHレベルになり、トランジスタPS2,Q4がともにオンする。レプリカ回路RP3においては、インバータIP1の入力ノードはゲート電圧VP2を受け、その出力信号はインバータIP2を介してPチャネルMOSトランジスタP4のゲートに与えられる。また、インバータIP1の出力信号は、NチャネルMOSトランジスタQS3のゲートに与えられる。ゲート電圧VP2がインバータIP1のしきい値電圧VTHPよりも低い場合は、インバータIP1,IP2の出力信号がそれぞれHレベルおよびLレベルになり、トランジスタQS3,P4がともにオンする。ゲート電圧VP2がインバータIP1のしきい値電圧VTHPよりも高い場合は、インバータIP1,IP2の出力信号がそれぞれLレベルおよびHレベルになり、トランジスタQS3,P4がともにオフする。また、レプリカ回路RP3においては、インバータIN1の入力ノードはゲート電圧VN2を受け、その出力信号はインバータIN2を介してNチャネルMOSトランジスタQ4のゲートに与えられる。また、インバータIN1の出力信号は、PチャネルMOSトランジスタPS3のゲートに与えられる。ゲート電圧VN2がインバータIN1のしきい値電圧VTHNよりも低い場合は、インバータIN1,IN2の出力信号がそれぞれHレベルおよびLレベルになり、トランジスタPS3,Q4がともにオフする。ゲート電圧VN2がインバータIN1のしきい値電圧VTHNよりも高い場合は、インバータIN1,IN2の出力信号がそれぞれLレベルおよびHレベルになり、トランジスタPS3,Q4がともにオンする。次に、この半導体装置の動作について説明する。レプリカ回路RP1の出力電圧VFP1が参照電圧VRPと等しくなった場合は、ゲート電圧VP1が最小電圧ではないことをレプリカ回路RP2のインバータIP1が検知し、トランジスタP4,QS2をオフさせる。これにより、定電流源CAの電流が遮断されるとともに、演算増幅器AP2の負側電源ノードへの接地電圧VSSの印加が停止され、演算増幅器AP2の出力電圧であるゲート電圧VP2が最大電圧となる。ゲート電圧VP2が最大電圧になると、レプリカ回路RP3のインバータIP1がトランジスタP4,QS3をオフさせる。これにより、定電流源CAの電流が遮断されるとともに、演算増幅器AP3の負側電源ノードへの接地電圧VSSの印加が停止され、演算増幅器AP3の出力電圧であるゲート電圧VP3が最大電圧となる。同様に、レプリカ回路RP1の出力電圧VFN1が参照電圧VRPと等しくなった場合は、ゲート電圧VN1が最大電圧ではないことをレプリカ回路RP2のインバータIN1が検知し、トランジスタQ4,PS2をオフさせる。これにより、定電流源CBの電流が遮断されるとともに、演算増幅器AN2の正側電源ノードへの電源電圧VDDの印加が停止され、演算増幅器AN2の出力電圧であるゲート電圧VN2が最小電圧となる。ゲート電圧VN2が最小電圧になると、レプリカ回路RP3のインバータIN1がトランジスタQ4,PS3をオフさせる。これにより、定電流源CBの電流が遮断されるとともに、演算増幅器AN3の正側電源ノードへの電源電圧VDDの印加が停止され、演算増幅器AN3の出力電圧であるゲート電圧VN3が最小電圧となる。他の動作は、実施の形態3と同様であるので、その説明は繰り返さない。この実施の形態5では、実施の形態1と同じ効果が得られる他、出力インピーダンスZp,Znの調整に影響を与えないレプリカ回路RPの貫通電流と演算増幅器AP,ANの貫通電流とを同時に遮断できるので、実施の形態3よりも更に消費電力を減らすことができる。[実施の形態6]図17は、本発明の実施の形態6による半導体装置の要部を示す回路図であって、図1と対比される図である。図17において、この半導体装置が図1の半導体装置と異なる点は、レプリカ回路RP1,RP2の各々にインバータIP,INが追加されている点である。レプリカ回路RP1においては、インバータIPの入力ノードはゲート電圧VP2を受け、その出力信号はPチャネルMOSトランジスタP4のゲートに与えられる。ゲート電圧VP2がインバータIPのしきい値電圧VTHPよりも低い場合は、インバータIPの出力信号がHレベルになり、PチャネルMOSトランジスタP4がオフする。ゲート電圧VP2がインバータIPのしきい値電圧VTHPよりも高い場合は、インバータIPの出力信号がLレベルになり、PチャネルMOSトランジスタP4がオンする。また、インバータINの入力ノードはゲート電圧VN2を受け、その出力信号はNチャネルMOSトランジスタQ4のゲートに与えられる。ゲート電圧VN2がインバータINのしきい値電圧VTHNよりも低い場合は、インバータINの出力信号がHレベルになり、NチャネルMOSトランジスタQ4がオンする。ゲート電圧VN2がインバータINのしきい値電圧VTHNよりも高い場合は、インバータINの出力信号がLレベルになり、NチャネルMOSトランジスタQ4がオフする。レプリカ回路RP2においては、インバータIPの入力ノードはゲート電圧VP3を受け、その出力信号はPチャネルMOSトランジスタP4のゲートに与えられる。ゲート電圧VP3がインバータIPのしきい値電圧VTHPよりも低い場合は、インバータIPの出力信号がHレベルになり、PチャネルMOSトランジスタP4がオフする。ゲート電圧VP3がインバータIPのしきい値電圧VTHPよりも高い場合は、インバータIPの出力信号がLレベルになり、PチャネルMOSトランジスタP4がオンする。また、インバータINの入力ノードはゲート電圧VN3を受け、その出力信号はNチャネルMOSトランジスタQ4のゲートに与えられる。ゲート電圧VN3がインバータINのしきい値電圧VTHNよりも低い場合は、インバータINの出力信号がHレベルになり、NチャネルMOSトランジスタQ4がオンする。ゲート電圧VN3がインバータINのしきい値電圧VTHNよりも高い場合は、インバータINの出力信号がLレベルになり、NチャネルMOSトランジスタQ4がオフする。次に、この半導体装置の動作について説明する。レプリカ回路RP3が参照電圧VRPと等しくなった場合は、ゲート電圧VP3が最大電圧ではないことをレプリカ回路RP2のインバータIPが検知し、レプリカ回路RP2のPチャネルMOSトランジスタP4をオフさせ、定電流源CAの電流を遮断する。定電流源CAの電流を遮断すると、レプリカ回路RP2の出力電圧VFP2は接地電圧VSSとなるので、ゲート電圧VP2も最小電圧となる。これにより、レプリカ回路RP1のインバータIPがPチャネルMOSトランジスタP4をオフさせ、定電流源CAの電流を遮断する。定電流源CAの電流を遮断すると、レプリカ回路RP1の出力電圧VFP1は接地電圧VSSとなるので、ゲート電圧VP1も最小電圧となる。具体的に説明すると、図18の上欄に示すように、抵抗素子RA1~RA4およびPチャネルMOSトランジスタP4の合成抵抗値が所定値よりも高く、抵抗素子RA2~RA4およびPチャネルMOSトランジスタP4の合成抵抗値が所定値よりも低いときは、ゲート電圧VP1は中間電圧になり、ゲート電圧VP2,VP3がともに最大電圧になる。これにより、レプリカ回路RP1,RP2の各々において、インバータIPの出力信号がLレベルになり、PチャネルMOSトランジスタP4がオンし、レプリカ回路RP1~RP3の出力電圧VFP1~VFP3はともに参照電圧VRPに等しくなる。また、PチャネルMOSトランジスタP1のドレイン電流が適値に調整され、PチャネルMOSトランジスタP2,P3がオフされて、出力バッファDOBの抵抗素子RA1~RA4およびPチャネルMOSトランジスタP1~P4の合成抵抗値が所定値に調整される。また、図18の中欄に示すように、抵抗素子RA2~RA4およびPチャネルMOSトランジスタP4の合成抵抗値が所定値よりも高く、抵抗素子RA3,RA4およびPチャネルMOSトランジスタP4の合成抵抗値が所定値よりも低いときは、ゲート電圧VP1は最小電圧になり、ゲート電圧VP2は中間電圧になり、ゲート電圧VP3は最大電圧になる。これにより、レプリカ回路RP1において、インバータIPの出力信号がHレベルになり、PチャネルMOSトランジスタP4がオフし、出力電圧VFP1が接地電圧VSSになる。また、レプリカ回路RP2において、インバータIPの出力信号がLレベルになり、PチャネルMOSトランジスタP4がオンし、レプリカ回路RP2の出力電圧VFP2が参照電圧VRPに等しくなる。また、レプリカ回路RP3において、PチャネルMOSトランジスタP4がオンしているので、レプリカ回路RP3の出力電圧VFP3が参照電圧VRPに等しくなる。また、PチャネルMOSトランジスタP1がオンし、PチャネルMOSトランジスタP2のドレイン電流が適値に調整され、PチャネルMOSトランジスタP3がオフされて、出力バッファDOBの抵抗素子RA1~RA4およびPチャネルMOSトランジスタP1~P4の合成抵抗値が所定値に調整される。また、図18の下欄に示すように、抵抗素子RA3,RA4およびPチャネルMOSトランジスタP4の合成抵抗値が所定値よりも高く、抵抗素子RA4およびPチャネルMOSトランジスタP4の合成抵抗値が所定値よりも低いときは、ゲート電圧VP1,VP2がともに最小電圧になり、ゲート電圧VP3は中間電圧になる。これにより、レプリカ回路RP1,RP2の各々において、インバータIPの出力信号がHレベルになり、PチャネルMOSトランジスタP4がオフし、出力電圧VFP1,VFP2が接地電圧VSSになる。また、レプリカ回路RP3において、PチャネルMOSトランジスタP4がオンしているので、レプリカ回路RP3の出力電圧VFP3が参照電圧VRPに等しくなる。また、PチャネルMOSトランジスタP1,P2がオンし、PチャネルMOSトランジスタP3のドレイン電流が適値に調整されて、出力バッファDOBの抵抗素子RA1~RA4およびPチャネルMOSトランジスタP1~P4の合成抵抗値が所定値に調整される。同様に、レプリカ回路RP3の出力電圧VFN3が参照電圧VRNと等しくなった場合は、ゲート電圧VN3が最小電圧ではないことをレプリカ回路RP2のインバータINが検知し、NチャネルMOSトランジスタQ4をオフさせ、定電流源CBの電流を遮断する。定電流源CBの電流を遮断すると、レプリカ回路RP2の出力電圧VFN2は電源電圧VDDとなるので、ゲート電圧VN2も最大電圧となる。これにより、レプリカ回路RP1のインバータINがNチャネルMOSトランジスタQ4をオフさせ、定電流源CBの電流を遮断する。定電流源CBの電流を遮断すると、レプリカ回路RP1の出力電圧VFN1は電源電圧VDDとなるので、ゲート電圧VN1も最大電圧となる。具体的に説明すると、図19の上欄に示すように、抵抗素子RB1~RABおよびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも高く、抵抗素子RB2~RB4およびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも低いときは、ゲート電圧VN1は中間電圧になり、ゲート電圧VN2,VN3がともに最小電圧になる。これにより、レプリカ回路RP1,RP2の各々において、インバータINの出力信号がHレベルになり、NチャネルMOSトランジスタQ4がオンし、レプリカ回路RP1~RP3の出力電圧VFN1~VFN3はともに参照電圧VRNに等しくなる。また、NチャネルMOSトランジスタQ1のドレイン電流が適値に調整され、NチャネルMOSトランジスタQ2,Q3がオフされて、出力バッファDOBの抵抗素子RB1~RABおよびNチャネルMOSトランジスタQ1~Q4の合成抵抗値が所定値に調整される。また、図19の中欄に示すように、抵抗素子RB2~RB4およびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも高く、抵抗素子RB3,RB4およびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも低いときは、ゲート電圧VN1は最大電圧になり、ゲート電圧VN2は中間電圧になり、ゲート電圧VN3は最小電圧になる。これにより、レプリカ回路RP1において、インバータIPの出力信号がLレベルになり、NチャネルMOSトランジスタQ4がオフし、出力電圧VFN1が電源電圧VDDになる。また、レプリカ回路RP2において、インバータIPの出力信号がHレベルになり、NチャネルMOSトランジスタQ4がオンし、レプリカ回路RP2の出力電圧VFN2が参照電圧VRNに等しくなる。また、レプリカ回路RP3において、NチャネルMOSトランジスタQ4がオンしているので、レプリカ回路RP3の出力電圧VFN3が参照電圧VRNに等しくなる。また、NチャネルMOSトランジスタQ1がオンし、NチャネルMOSトランジスタQ2のドレイン電流が適値に調整され、NチャネルMOSトランジスタQ3がオフされて、出力バッファDOBの抵抗素子RB1~RB4およびNチャネルMOSトランジスタQ1~Q4の合成抵抗値が所定値に調整される。また、図19の下欄に示すように、抵抗素子RB3,RB4およびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも高く、抵抗素子RB4およびNチャネルMOSトランジスタQ4の合成抵抗値が所定値よりも低いときは、ゲート電圧VN1,VN2がともに最大電圧になり、ゲート電圧VN3は中間電圧になる。これにより、レプリカ回路RP1,RP2の各々において、インバータIPの出力信号がLレベルになり、NチャネルMOSトランジスタQ4がオフし、出力電圧VFN1,VFN2が電源電圧VDDになる。また、レプリカ回路RP3において、NチャネルMOSトランジスタQ4がオンしているので、レプリカ回路RP3の出力電圧VFN3が参照電圧VRNに等しくなる。また、NチャネルMOSトランジスタQ1,Q2がオンし、NチャネルMOSトランジスタQ3のドレイン電流が適値に調整されて、出力バッファDOBの抵抗素子RB1~RB4およびNチャネルMOSトランジスタQ1~Q4の合成抵抗値が所定値に調整される。この実施の形態6では、実施の形態1と同じ効果が得られる他、出力インピーダンスZp,Znの調整に影響を与えないレプリカ回路RPの貫通電流を遮断できるので、実施の形態1よりも消費電力が小さくなる。[実施の形態7]図20は、この発明の実施の形態7による半導体装置のレイアウトを示すブロック図である。図20において、この半導体装置は、たとえばパーソナルコンピュータのポート部に使用されるものであり、半導体基板10を備える。半導体基板10の1辺に沿って、7つのパッドPD1~PD7が所定の間隔で図中の縦方向に1列に配置される。パッドPD1~PD3は第1ポートを構成し、パッドPD5~PD7は第2ポートを構成する。第1ポートまたは第2ポートには、たとえばマウスが接続される。パッドPD1,PD2は、相補信号V,V-の入出力に使用される。パッドPD5,PD6は、相補信号V,V-の入出力に使用される。パッドPD3,PD4,PD7の各々には、電源電圧VDDが出力される。パッドPD1~PD7は、それぞれESDElectroStaticDischarge:静電気放電保護回路11~17の領域内に設けられている。ESD保護回路11~17は、それぞれパッドPD~PD7に発生した静電気を接地電圧VSSのライン図示せずに流出させて内部回路を保護する。ESD保護回路11の図中の右側の領域に出力バッファ21および入力バッファ31が順次配置され、ESD保護回路12の図中の右側の領域に出力バッファ22および入力バッファ32が順次配置される。また、ESD保護回路15の図中の右側の領域に出力バッファ25および入力バッファ34が順次配置され、ESD保護回路16の図中の右側の領域に出力バッファ26および入力バッファ35が順次配置される。出力バッファ21,22,25,26の各々は、図1で示したフルスピードの出力バッファDOBと、図7で示したハイスピードの出力バッファDOB0を含む。出力バッファ21は、内部信号φVに応答して信号VをパッドPD1に出力する。出力バッファ22は、内部信号φV-に応答して信号V-をパッドPD2に出力する。出力バッファ25は、内部信号φVに応答して信号VをパッドPD5に出力する。出力バッファ26は、内部信号φV-に応答して信号V-をパッドPD6に出力する。入力バッファ31,32,34,35の各々は、フルスピードの入力バッファと、ハイスピードの入力バッファを含む。入力バッファ31は、パッドPD1に与えられた外部信号Vに応答して内部信号φVを生成する。入力バッファ32は、パッドPD2に与えられた外部信号V-に応答して内部信号φV-を生成する。入力バッファ34は、パッドPD5に与えられた外部信号Vに応答して内部信号φVを生成する。入力バッファ35は、パッドPD6に与えられた外部信号V-に応答して内部信号φV-を生成する。ESD保護回路13の図中の右側の領域に電源検知回路VBUS23および制御電圧生成回路レプリカ回路33が順次配置され、ESD保護回路14の図中の右側の領域にPLL回路24が配置される。また、ESD保護回路17の図中の右側の領域に、電源検知回路VBUS27が配置される。電源検知回路23は、第1ポートのパッドPD3に電源電圧VDDが出力されたことに応じて、電源検知信号を発生する。電源検知回路27は、第2ポートのパッドPD7に電源電圧VDDが出力されたことに応じて、電源検知信号を発生する。制御電圧生成回路レプリカ回路33は、図1に示した制御電圧生成回路VCGおよびレプリカ回路RP1~RP3を含み、出力バッファ21,22,25,26のフルスピード出力バッファDOBにゲート電圧VP1~VP3,VN1~VN3を供給する。また、制御電圧生成回路レプリカ回路33は、図7に示した制御電圧生成回路VCG10およびレプリカ回路RP11~RP13を含み、出力バッファ21,22,25,26のハイスピード出力バッファDOB10にゲート電圧VN1~VN3を供給する。PLL回路24は、外部クロック信号に同期した内部クロック信号を発生する。この実施の形態7では、複数の出力バッファ21,22,25,26に対して1つの制御電圧生成回路レプリカ回路33を設けたので、レイアウト面積の低減化を図ることができる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"