被試験デバイスに信号を出力するドライバおよびこのドライバのタイミングを校正するために設けた基準コンパレータを備える半導体試験装置であって、前記ドライバと前記基準コンパレータとの間に設けられる信号を反射する反射物により前記ドライバから前記基準コンパレータに出力した信号が減衰する変化点よりも前のタイミングの電圧を前記基準コンパレータの閾値に設定する閾値設定部を備えたことを特徴とする半導体試験装置。前記閾値設定部は、前記ドライバから出力された信号が前記ドライバに接続されるコンパレータに入力されている間の電圧を第1の閾値とし、前記基準コンパレータで反射をして前記コンパレータに信号が入力されてからこの信号が減衰する変化点よりも前のタイミングの電圧を第2の閾値として前記コンパレータに設定することを特徴とする請求項1記載の半導体試験装置。被試験デバイスに信号を出力するドライバおよびこのドライバのタイミングを校正するために設けた基準コンパレータを備える半導体試験装置であって、前記ドライバが出力する電圧をVpp、前記ドライバと前記基準コンパレータとの間の経路インピーダンスをZ0、前記ドライバの出力抵抗をR0、前記基準コンパレータの入力インピーダンスをRn、前記経路の抵抗をReq、定数K0<K<1としたときに、前記信号の波形が立ち上がるときの前記基準コンパレータの閾値Vthrおよび立ち下がるときの前記基準コンパレータの閾値Vthfを、Vthr=Vpp×Z0/R0Z0×2×Z0/Req2×Z0×2×Rn/RnZ0×K、Vthf=Vpp×Rn/R0ReqRn-Vthrとして設定する閾値設定部を備えたことを特徴とする半導体試験装置。前記閾値設定部は、前記ドライバに接続されるコンパレータの前記信号の波形が立ち上がるときの閾値をVthrL、この閾値VthrLよりも高い閾値をVthrH、前記信号の波形が立ち下がるときの前記コンパレータの閾値をVthfLおよびこの閾値VthfLよりも高い閾値VthfHを、VthrL=Vpp×Z0/R0Z0×K、VthrH=Vpp×Z0/R0Z0Vpp×Z0/R0Z0×2×R0/R0Z0×Req/Req2×Z0Vpp×Z0/R0Z0×2×R0/R0Z0×2×Z0/Req2×Z02×K、VthfL=Vpp-VthrL、VthfH=Vpp―VthrH、として設定していることを特徴とする請求項3記載の半導体試験装置。被試験デバイスに信号を出力するドライバのタイミングを校正するために設けた基準コンパレータを用いて前記ドライバのタイミングを校正するタイミング校正方法であって、前記ドライバと前記基準コンパレータとの間に設けられる信号を反射する反射物により前記ドライバから前記基準コンパレータに出力した信号が減衰する変化点よりも前のタイミングの電圧を閾値として前記基準コンパレータが比較を行って前記ドライバのタイミングを校正することを特徴とするタイミング校正方法。前記ドライバから出力された信号が前記ドライバに接続されるコンパレータに入力されている間の電圧を第1の閾値とし、前記基準コンパレータで反射をして前記コンパレータに信号が入力されてからこの信号が減衰する変化点よりも前のタイミングの電圧を第2の閾値として前記コンパレータが比較を行うことで前記ドライバと前記基準コンパレータとの間の電気長を測定し、この測定した電気長を用いて前記ドライバのタイミングを校正することを特徴とする請求項5記載のタイミング校正方法。被試験デバイスに信号を出力するドライバのタイミングを校正するために設けた基準コンパレータを用いて前記ドライバのタイミングを校正するタイミング校正方法であって、前記ドライバが出力する電圧をVpp、前記ドライバと前記基準コンパレータとの間の経路インピーダンスをZ0、前記ドライバの出力抵抗をR0、前記基準コンパレータの入力インピーダンスをRn、前記経路の抵抗をReq、定数K0<K<1としたときに、前記信号の波形が立ち上がるときの前記基準コンパレータの閾値Vthrおよび立ち下がるときの前記基準コンパレータの閾値Vthfを、Vthr=Vpp×Z0/R0Z0×2×Z0/Req2×Z0×2×Rn/RnZ0×K、Vthf=Vpp×Rn/R0ReqRn-Vthrとして設定した閾値Vthrおよび閾値Vthfを用いて前記基準コンパレータが比較を行って前記ドライバのタイミングを校正することを特徴とするタイミング校正方法。前記ドライバに接続されるコンパレータの前記信号の波形が立ち上がるときの閾値をVthrL、この閾値VthrLよりも高い閾値をVthrH、前記信号の波形が立ち下がるときの前記コンパレータの閾値をVthfLおよびこの閾値VthfLよりも高い閾値VthfHを、VthrL=Vpp×Z0/R0Z0×K、VthrH=Vpp×Z0/R0Z0Vpp×Z0/R0Z0×2×R0/R0Z0×Req/Req2×Z0Vpp×Z0/R0Z0×2×R0/R0Z0×2×Z0/Req2×Z02×K、VthfL=Vpp-VthrL、VthfH=Vpp―VthrH、として設定した閾値VthrL、VthrH、VthfLおよびVthfHを用いて前記コンパレータが比較を行うことで前記ドライバと前記基準コンパレータとの間の電気長を測定し、この測定した電気長を用いて前記ドライバのタイミングを校正することを特徴とする請求項7記載のタイミング校正方法。特許文献1の技術では、ドライバから基準コンパレータに信号を出力する。そして、基準コンパレータにて入力される信号の電圧がLレベル電圧とHレベル電圧との間の50の割合に到達したときを基準として、タイミング校正を行っている。ドライバと基準コンパレータとの間には複数の半導体リレーが介在している。そして、これらの半導体リレーは所定の抵抗成分オン抵抗を有している。このオン抵抗によりインピーダンスの不整合が生じる。よって、ドライバから基準コンパレータに伝送される信号は半導体リレーにより一部が反射する。この反射により信号が減衰して、基準コンパレータにおける信号の波形の傾きが緩やかになる。図8は基準コンパレータに入力される波形を示しており、ドライバから出力された信号が入力されると、電圧VL1から電圧VH1にまで立ち上がる。図中の一点鎖線は半導体リレーによる反射がない場合の理想的な波形であり、この波形は一定の傾きで電圧VL1からVH1にまで立ち上がる。同図の実線は半導体リレーによる反射の影響で信号が減衰した状態を示している。この減衰により波形の傾きに変化点を生じて、傾きが緩やかになる。Vthは特許文献1にもあるように、Lレベル電圧VLとHレベル電圧VHとの間の50の割合の電圧閾値である。この閾値Vthに到達したときのタイミングに基づいてタイミング校正を行う。このとき、半導体リレーのオン抵抗により信号に減衰を生じており、閾値Vthに信号が到達するタイミングが一点鎖線の波形の場合と実線の波形の場合とで異なる。このため、波形が閾値Vthに到達するタイミングにずれ時間Δtpを生じることになる。ドライバのタイミング校正は基準コンパレータに到達する信号が閾値Vthに到達したタイミングに基づいて行う。よって、時間Δtpのタイミングのずれを生じることで、ドライバのタイミング校正の正確性が損なわれる。そこで、本発明は、ドライバと基準コンパレータとの間の半導体リレーの影響を考慮した正確なタイミング校正を行うことを目的とする。以上の課題を解決するため、本発明の第1の半導体試験装置は、被試験デバイスに信号を出力するドライバおよびこのドライバのタイミングを校正するために設けた基準コンパレータを備える半導体試験装置であって、前記ドライバと前記基準コンパレータとの間に設けられる信号を反射する反射物により前記ドライバから前記基準コンパレータに出力した信号が減衰する変化点よりも前のタイミングの電圧を前記基準コンパレータの閾値に設定する閾値設定部を備えたことを特徴とする。この半導体試験装置によれば、反射物により信号が減衰する変化点よりも前のタイミングの電圧を閾値として設定している。このため、反射によって信号が減衰したとしても、信号の波形が閾値に到達するタイミングがずれることはない。これにより、ドライバの正確なタイミング校正を行うことができる。本発明の第2の半導体試験装置は、第1の半導体試験装置であって、前記閾値設定部は、前記ドライバから出力された信号が前記ドライバに接続されるコンパレータに入力されている間の電圧を第1の閾値とし、前記基準コンパレータで反射をして前記コンパレータに信号が入力されてからこの信号が減衰する変化点よりも前のタイミングの電圧を第2の閾値として前記コンパレータに設定することを特徴とする。この半導体試験装置によれば、第1の閾値および第2の閾値を設定しており、第2の閾値に反射の影響を考慮している。第1の閾値および第2の閾値を用いて電気長の測定を行うときに信号が減衰する変化点よりも前のタイミングの電圧を閾値として設定していることで、ドライバの正確なタイミング校正を行うことができる。本発明の第3の半導体試験装置は、被試験デバイスに信号を出力するドライバおよびこのドライバのタイミングを校正するために設けた基準コンパレータを備える半導体試験装置であって、前記ドライバが出力する電圧をVpp、前記ドライバと前記基準コンパレータとの間の経路インピーダンスをZ0、前記ドライバの出力抵抗をR0、前記基準コンパレータの入力インピーダンスをRn、前記経路の抵抗をReq、定数K0<K<1としたときに、前記信号の波形が立ち上がるときの前記基準コンパレータの閾値Vthrおよび立ち下がるときの前記基準コンパレータの閾値Vthfを、Vthr=Vpp×Z0/R0Z0×2×Z0/Req2×Z0×2×Rn/RnZ0×K、Vthf=Vpp×Rn/R0ReqRn-Vthrとして設定する閾値設定部を備えたことを特徴とする。この半導体試験装置によれば、閾値VthrおよびVthfを設定している。この閾値を設定することで、反射の影響を考慮した正確なタイミング校正を行うことができる。本発明の第4の半導体試験装置は、第3の半導体試験装置であって、前記閾値設定部は、前記ドライバに接続されるコンパレータの前記信号の波形が立ち上がるときの閾値をVthrL、この閾値VthrLよりも高い閾値をVthrH、前記信号の波形が立ち下がるときの前記コンパレータの閾値をVthfLおよびこの閾値VthfLよりも高い閾値VthfHを、VthrL=Vpp×Z0/R0Z0×K、VthrH=Vpp×Z0/R0Z0Vpp×Z0/R0Z0×2×R0/R0Z0×Req/Req2×Z0Vpp×Z0/R0Z0×2×R0/R0Z0×2×Z0/Req2×Z02×K、VthfL=Vpp-VthrL、VthfH=Vpp―VthrH、として設定していることを特徴とする。この半導体試験装置によれば、閾値VthrL、VthrH、VthfL、VthfHを設定している。これにより、電気長を測定するときにも反射の影響を考慮することができ、正確なタイミング校正を行うことができる。本発明の第5のタイミング校正方法は、被試験デバイスに信号を出力するドライバのタイミングを校正するために設けた基準コンパレータを用いて前記ドライバのタイミングを校正するタイミング校正方法であって、前記ドライバと前記基準コンパレータとの間に設けられる信号を反射する反射物により前記ドライバから前記基準コンパレータに出力した信号が減衰する変化点よりも前のタイミングの電圧を閾値として前記基準コンパレータが比較を行って前記ドライバのタイミングを校正することを特徴とする。本発明の第6のタイミング校正方法は、第5のタイミング校正方法であって、前記ドライバから出力された信号が前記ドライバに接続されるコンパレータに入力されている間の電圧を第1の閾値とし、前記基準コンパレータで反射をして前記コンパレータに信号が入力されてからこの信号が減衰する変化点よりも前のタイミングの電圧を第2の閾値として前記コンパレータが比較を行うことで前記ドライバと前記基準コンパレータとの間の電気長を測定し、この測定した電気長を用いて前記ドライバのタイミングを校正することを特徴とする。本発明の第7のタイミング校正方法は、被試験デバイスに信号を出力するドライバのタイミングを校正するために設けた基準コンパレータを用いて前記ドライバのタイミングを校正するタイミング校正方法であって、前記ドライバが出力する電圧をVpp、前記ドライバと前記基準コンパレータとの間の経路インピーダンスをZ0、前記ドライバの出力抵抗をR0、前記基準コンパレータの入力インピーダンスをRn、前記経路の抵抗をReq、定数K0<K<1としたときに、前記信号の波形が立ち上がるときの前記基準コンパレータの閾値Vthrおよび立ち下がるときの前記基準コンパレータの閾値Vthfを、Vthr=Vpp×Z0/R0Z0×2×Z0/Req2×Z0×2×Rn/RnZ0×K、Vthf=Vpp×Rn/R0ReqRn-Vthrとして設定した閾値Vthrおよび閾値Vthfを用いて前記基準コンパレータが比較を行って前記ドライバのタイミングを校正することを特徴とする。本発明の第8のタイミング校正方法は、第7のタイミング校正方法であって、前記ドライバに接続されるコンパレータの前記信号の波形が立ち上がるときの閾値をVthrL、この閾値VthrLよりも高い閾値をVthrH、前記信号の波形が立ち下がるときの前記コンパレータの閾値をVthfLおよびこの閾値VthfLよりも高い閾値VthfHを、VthrL=Vpp×Z0/R0Z0×K、VthrH=Vpp×Z0/R0Z0Vpp×Z0/R0Z0×2×R0/R0Z0×Req/Req2×Z0Vpp×Z0/R0Z0×2×R0/R0Z0×2×Z0/Req2×Z02×K、VthfL=Vpp-VthrL、VthfH=Vpp―VthrH、として設定した閾値VthrL、VthrH、VthfLおよびVthfHを用いて前記コンパレータが比較を行うことで前記ドライバと前記基準コンパレータとの間の電気長を測定し、この測定した電気長を用いて前記ドライバのタイミングを校正することを特徴とする。本発明は、ドライバのタイミング校正を行うときに、校正経路に存在する反射物の反射の影響で信号が減衰しても、タイミング校正を行うための閾値を反射の影響を考慮した値に設定しているため、正確なタイミング校正を行うことができる。以下、図面を参照して、本発明の実施形態について説明する。図1において、半導体試験装置1はピンエレクトロニクスカード2図中でPEカードを1枚または複数枚備えて構成しており、各ピンエレクトロニクスカード2はDUT3を接続して試験を行う。DUTDeviceUnderTest3は試験対象である被試験デバイスである。ピンエレクトロニクスカード2はnnは2以上の整数個の駆動部4-1~4-n総称して駆動部4と経路選択部5と基準コンパレータ6と閾値設定部7とを備えて構成している。各駆動部4はドライバ10とコンパレータ11とドライバ出力抵抗12とを備えている。ドライバ10はDUT3の試験を行うための信号を出力している。DUT3はドライバ10が出力した信号を入力して動作を行い、応答信号を出力する。コンパレータ11はこの応答信号を入力して良否判定を行うことで、DUT3の試験を行う。ドライバ出力抵抗12はドライバ10の出力側に接続される抵抗である。ピンエレクトロニクスカード2内部のDUT3に近い側には、DUT3との間の接続をオンまたはオフにする半導体リレー13が設けられる。DUT3の試験を行うときには半導体リレー13をオンにしてドライバ10およびコンパレータ11とDUT3との間を接続させる。一方、ドライバ10のタイミング校正を行うときには、半導体リレー13をオフにする。駆動部4とDUT3との間の経路は分岐して、経路選択部5に入力される。この分岐して経路選択部5に入力される経路はドライバ10のタイミングを校正する校正経路Lになる。校正経路Lはドライバ10のタイミングを校正するときに使用される経路になる。図2に示すように、経路選択部5は複数の半導体リレー20を有して構成している。各半導体リレー20のオンオフ制御を行うことにより、n個のドライバ10-1~10-nのうち何れか1つのドライバ10と基準コンパレータ6とを接続する校正経路Lが確立される。複数の半導体リレー20はトーナメント方式により1つのドライバ10が基準コンパレータ6に接続されるようにしている。トーナメント方式は複数のドライバ10を1つの群として、この群の中から1つのドライバ10を選択する。さらに、これら選択された複数のドライバ10を1つの群として、この群の中から1つのドライバ10を選択する。そして、最終的に1つのドライバ10が選択される。図中では2つのドライバ10から1つを選択するようにしているが、3つ以上のドライバ10から1つを選択するようにしてもよい。また、トーナメント方式ではなくn個のドライバ10から1つを選択するようにしてもよい。ただし、各ドライバ10と基準コンパレータ6との間を均等な経路にするために、トーナメント方式を採用することが望ましい。図1に示すように、基準コンパレータ6は経路選択部5に接続される。基準コンパレータ6の入力側には終端抵抗21が接続され、この終端抵抗21はグランド22に接続される。終端抵抗21は校正経路Lとインピーダンスの整合を取るために設けている。基準コンパレータ6は選択された校正経路Lを伝送される信号の電圧と閾値設定部7から入力する閾値とを比較する。そして、比較の結果に基づいて、ドライバ10のタイミング校正を行う。閾値設定部7は基準コンパレータ6が比較を行うための閾値を設定している。この閾値は予め設定された値になっており、設定された値を閾値設定部7は記憶する。閾値設定部7に設定される閾値は基準コンパレータ6に入力する信号の波形が立ち上がるときの閾値Vthrと立ち上がるときの閾値Vthfとがある。ここで、ドライバ10が出力する電圧をVppドライバ10が出力する最小電圧をVL、最大電圧をVHとしたときにVpp=VH-VL、校正経路Lの経路インピーダンスをZ0、ドライバ出力抵抗12の抵抗値をR0、終端抵抗21の入力インピーダンスをRn、校正経路Lに設けられる複数の半導体リレー20の抵抗合成抵抗値をReq、定数K0<K<1としたときに、以下の式1および式2のようになるように設定する。Vthr=Vpp×Z0/R0Z0×2×Z0/Req2×Z0×2×Rn/RnZ0×K式1Vthf=Vpp×Rn/R0ReqRn-Vthr式2以上が構成である。次に、動作について説明する。ドライバ10のタイミングを校正するために、経路選択部5は1つのドライバ10と基準コンパレータ6とが接続されるように、半導体リレー20のオンとオフとを制御する。これにより、ドライバ10と基準コンパレータ6との間の校正経路Lが確立される。なお、このときには、DUT3との間に設けられる半導体リレー13はオフにする。そして、ドライバ10から信号を出力させ、校正経路Lを介して基準コンパレータ6に入力させる。信号の波形が立ち上がりの場合、基準コンパレータ6は入力した信号と閾値Vthrとを比較する。なお、信号の波形が立ち下りの場合、基準コンパレータ6は入力した信号と閾値Vthfとを比較する。ドライバ10は可変遅延素子図示せずにより信号出力タイミングを時間軸方向に変化させるスキュー調整を行う。このスキュー調整を行うことで、基準コンパレータ6に入力する信号の波形が時間軸方向に変化する。基準コンパレータ6は固定されたタイミングで信号の比較を行っており、入力した信号の波形が変化することにより信号の波形が閾値Vthrに到達する。このときのドライバ10のスキュー調整の調整量がドライバ10と基準コンパレータ6との間のタイミングのずれになる。よって、この調整量をタイミングの校正値としてドライバ10に設定することで、ドライバ10のタイミング校正を行うことができる。ただし、校正経路Lを伝送される信号には反射による減衰を生じる。図3aはドライバ10と基準コンパレータ6との間の校正経路Lを示している。校正経路Lには複数図中では3つの半導体リレー20が設けられており、これらの半導体リレー20は所定の抵抗オン抵抗を有している。よって、同図aの等価回路は同図bのようになる。同図bの抵抗Reqは複数の半導体リレー20のオン抵抗の合成抵抗である。また、校正経路Lはこの抵抗Reqを挟んで両側が経路インピーダンスZ0の経路になる。従って、ドライバ10が出力した信号は校正経路Lの半導体リレー20のオン抵抗により一部が反射する。これが、透過する信号基準コンパレータ6に向かう信号に減衰を生じさせる。図4は基準コンパレータ6に入力される信号の波形を示している。図中の一点鎖線は半導体リレー20の反射による減衰を生じていない理想的な波形を示しており、実線は半導体リレー20の反射による減衰を生じている波形を示している。反射による減衰を生じることで、基準コンパレータ6に入力される波形の傾きが変化する。この変化点の電圧をVAとする。よって、電圧VAに到達したタイミングで波形の傾きは緩やかな角度に変わる。波形の傾きが変化する変化点の電圧VAは、半導体リレー20のオン抵抗Reqが大きくなると、低い値になる。電圧VAが低くなると、その分だけ一点鎖線の波形と実線の波形との間のタイミングの誤差は大きくなる。この誤差が大きくなると、基準コンパレータ6が比較する閾値に到達するタイミングにも大きなずれを生じる。このずれにより、ドライバ10のタイミング校正の精度が大幅に低下する。そこで、波形の傾きが変化する変化点の電圧VAよりも前のタイミングで比較される閾値を設定する。これが、閾値Vthrである。なお、波形が立ち下がる場合も同様に波形の傾きが変化する変化点よりも前のタイミングに閾値Vthfを設定する。ここでは、閾値Vthrを電圧VAと最小電圧VLとの間の中間点に設定している。閾値Vthrは電圧VAよりも前のタイミングで比較される値になる。よって、基準コンパレータ6に入力される信号の波形に反射の影響による減衰を生じたとしても、この減衰の影響を受ける前のタイミングの閾値Vthrで比較を行っている。このため、閾値Vthrに到達するタイミングは一点鎖線の波形と実線の波形とで同じになる。従って、タイミング校正に誤差を生じることがなく、正確なタイミング校正を行うことができる。閾値Vthrは前述した式1より得られる既知の値となる。式1のうちVpp×Z0/R0Z0の部分はドライバ10の出力と経路インピーダンスZ0を加味した電圧になり、2×Z0/Req2×Z0の部分は合成抵抗Reqと経路インピーダンスZ0を考慮した透過係数になり、2×Rn/RnZ0の部分は終点抵抗Rnを考慮した基準コンパレータ6に入力する透過係数になる。また、定数Kは閾値Vthrを電圧VAとVLとの中間点にする場合には1/2になるが、中間点にしない場合には1/2以外の値としてもよい。以上により、閾値Vthrが設定される。また、波形が立ち下がるときの閾値Vthfは前述した式2になる。閾値設定部7は予め閾値Vthr、Vthfを設定しており、信号の波形が立ち上がるときには閾値Vthrを基準コンパレータ6に出力し、立ち下がるときには閾値Vthfを出力する。これにより、半導体リレー20の反射による影響で入力する信号が減衰したとしても、基準コンパレータ6は減衰の影響を受ける前のタイミング閾値Vthrで比較を行うことができる。よって、誤差を生じていない正確なタイミング校正をドライバ10に対して行うことができる。信号の波形が立ち下がるときには、半導体リレー20の反射による波形の傾きの変化点の電圧VAと最大電圧VHとの間の閾値Vthfで比較を行う。また、前述した式2のうちRn/R0ReqRnの部分はR0、Req、Rnを分圧した値になる。また、ここでは、信号を反射する反射物として半導体リレー20を示したが、これ以外にも反射をする要因となるものは存在する。この反射物としてはインピーダンスの不整合箇所が該当する。半導体リレー20以外にインピーダンスの不整合箇所がある場合には、その分を加味して閾値Vtrh、Vthfを設定する。つまり、インピーダンスの不整合箇所の抵抗をReq1としたときに、前述した式1に2×Z0/Req12×Z0の項を乗算する。これにより、インピーダンスの不整合箇所を反映した閾値の設定を行うことができる。図4では電圧VAは電圧VHとVLとの中間点の閾値Vthよりも低い電圧としていたが、図5に示すように、電圧VAはこの閾値Vthよりも高い電圧になる場合がある。いずれにしても、反射による減衰の影響を受ける前のタイミングで比較されるように閾値Vthrを設定している。これにより、ドライバ10のタイミング校正に誤差を生じることがなくなる。次に、電気長の測定について説明する。電気長Tpdはドライバ10と基準コンパレータ6との間の電気的な長さになる。前述したように、基準コンパレータ6に対してドライバ10をスキュー調整することで、ドライバ10のタイミングが校正される。ただし、スキュー調整後の校正値は電気長Tpdを反映していない値になる。つまり、実際には電気長Tpdの分だけ信号には遅延を生じている。このため、校正値に電気長Tpdを加算することで、より正確なタイミング校正を行う。この電気長Tpdの測定は基準コンパレータ6をハイインピーダンスにして行う。この状態で、ドライバ10は基準コンパレータ6に信号を出力する。基準コンパレータ6はハイインピーダンスになっているため、信号は全反射する。全反射した信号は校正経路Lを伝送されて、ドライバ10に接続されるコンパレータ11に入力される。このときのコンパレータ11に入力される信号に基づいて、電気長Tpdを測定する。図6は校正経路Lに反射による減衰を生じていない場合の理想的な信号の波形を示している。この図に示すように、コンパレータ11に入力される波形は2段階に立ち上がっている。1段目の立ち上がりはドライバ10が出力した信号が直接的にコンパレータ11に入力されたときの立ち上がりである。2段目の立ち上がりは基準コンパレータ6で全反射をして校正経路Lを往復した信号による立ち上がりである。ドライバ10が出力する最大電圧をVDH、最小電圧をVDLとしたとき、コンパレータ11に入力される信号により1段目に波形が電圧VDMにまで立ち上がる。この電圧VDMはドライバ出力抵抗12の抵抗値R0と校正経路Lの経路インピーダンスZ0とが同じ値であれば、最大電圧VDHと最小電圧VDLとの半分の値になる。電圧VDMにまで立ち上がった後に波形は安定した状態になる。次に、基準コンパレータ6で全反射して校正経路Lを往復した信号がコンパレータ11に入力される。これにより、波形が2段目に立ち上がる。そして、最大電圧VDHとなった後に波形は安定した状態になる。1段目の波形と2段目の波形との間には所定の時間差が生じている。この時間差は信号が校正経路Lを往復した時間になる。つまり、電気長Tpdを2倍にした時間になる。1段目の波形が立ち上がっている間の所定の閾値をVthrLとし、2段目の波形が立ち上がっている間の所定の閾値VthrHとしたときに、コンパレータ11に入力される波形が閾値VthrLに到達したときの時間と閾値VthrHに到達したときの時間との時間差が電気長Tpdの2倍の時間になる。よって、この時間差を半分にすることにより、電気長Tpdを得ることができる。ただし、校正経路Lには複数の半導体リレー20が介在しており、これらの半導体リレー20のオン抵抗が反射を生じさせることは同じである。このため、この反射の影響があるときには、コンパレータ11に入力される波形は図7のような波形になる。この図に示すように、1段目の波形が立ち上がった後にも緩やかに波形は変化している。これは、半導体リレー20で反射した信号がコンパレータ11に入力されるためである。そして、校正経路Lを往復した信号がコンパレータ11に入力されることで、波形は2段目に立ち上がる。このときの電圧をVBとする。電圧VBになったときに、波形の立ち上がり角度が大きくなる。校正経路Lを往復した信号にも半導体リレー20の反射によって減衰を生じる。このため、波形の傾きが変化する緩やかになる。この減衰の影響によって波形の傾きが変化する変化点の電圧をVCとする。閾値設定部7はコンパレータ11に第1の閾値VthrLおよび第2の閾値VthrH>VthrLを出力する。コンパレータ11が第1の閾値VthrLおよび第2の閾値VthrHと入力する信号の電圧とを比較することにより、電気長Tpdの測定を行う。第1の閾値VthrLは1段目に波形が立ち上がっている間に設定する。このために、第1の閾値VthrLは以下の式3として設定する。また、第2の閾値VthrHは2段目に波形が立ち上がり始めてから校正経路Lを往復した信号がコンパレータ11に入力されてから:電圧VB、反射によって減衰する変化点電圧VCよりも前のタイミングの電圧に設定する。よって、第2の閾値VthrHは以下の図4として設定する。VthrL=Vpp×Z0/R0Z0×K式3VthrH=Vpp×Z0/R0Z0Vpp×Z0/R0Z0×2×R0/R0Z0×Req/Req2×Z0Vpp×Z0/R0Z0×2×R0/R0Z0×2×Z0/Req2×Z02×K式4式4のうちVpp×Z0/R0Z0の部分は1段目の立ち上がりの電圧を示しており、Vpp×Z0/R0Z0×2×R0/R0Z0×Req/Req2×Z0の部分は半導体リレー20で反射した信号の電圧を示しており、Vpp×Z0×R0Z0×2×R0/R0Z0×2×Z0/Req2×Z02の部分は基準コンパレータ6で全反射した信号の電圧を示している。定数Kは閾値を中間点にする場合には1/2になるが、中間点にしない場合には1/2以外の値としてもよい。式3および式4は信号の波形が立ち上がる場合の閾値VthrLおよびVthrHを示したが、信号の波形が立ち下がる場合の閾値VthfLおよびVthfHは以下の式5および式6のようになる。VthfL=Vpp-VthrL式5VthfH=Vpp-VthrH式6以上のように閾値設定部7は第1の閾値VthrLおよび第2の閾値VthrHを設定する。なお、立ち下りのときには、図5および図6のVthfLおよびVthfHを設定する。そして、設定した閾値をコンパレータ11に出力し、コンパレータ11は入力した閾値で比較を行う。第2の閾値VthrHは半導体リレー20の反射の影響を考慮した閾値に設定されている。つまり、校正経路Lを往復した信号が入力されてから、反射の影響による減衰する変化点よりも前のタイミングに閾値を設定している。このため、半導体リレー20によって反射を生じたとしても、その影響によって電気長Tpdの測定に誤差を生じることがなく、正確な電気長Tpdの測定を行うことができる。この測定した電気長Tpdを前述した校正値に加算することで、電気長Tpdを考慮した正確なタイミング校正を行うことができる。