"ユニットセル毎に5つのメモリセルを含む複数の不揮発性メモリセルのアレイ。ユニットセル毎に5つのメモリセルのみが存在する、ことを特徴とする請求項1に記載のアレイ。前記5つのメモリセルは、4F2の水平領域を占有する、ことを特徴とする請求項2に記載のアレイ。ユニットセル40毎に6つのメモリセルのみが存在する、ことを特徴とする請求項1に記載のアレイ。前記6つのメモリセルは、4F2の水平領域を占有する、ことを特徴とする請求項4に記載のアレイ。複数の垂直方向メモリセルと、複数の水平方向メモリセルとを含む、ことを特徴とする請求項1に記載のアレイ。複数の水平方向メモリセルよりも多数の、複数の垂直方向メモリセルを含む、ことを特徴とする請求項6に記載のアレイ。ユニットセル毎に5つのメモリセルのみが存在し、4つの垂直方向メモリセル毎に1つの水平方向メモリセルが存在する、ことを特徴とする請求項6に記載のアレイ。ユニットセル毎に6つのメモリセルのみが存在し、4つの垂直方向メモリセル毎に2つの水平方向メモリセルが存在する、ことを特徴とする請求項6に記載のアレイ。前記ユニットセルは、多面体の2つの相対する面の間に伸長する4つの角部を有する多面体であって、前記5つのメモリセルはプログラマブル材料を含み、前記複数のメモリセルのうちの4つの前記プログラマブル材料は、前記相対する複数の面のうちの一方もしくは他方から、前記4つの角部のうちの1つ内の前記多面体内へと伸長する、ことを特徴とする請求項1に記載のアレイ。前記4つ以外の別のメモリセルの前記プログラマブル材料は、前記単一の角部の対角線の逆側にある前記多面体の前記角部に支持される、ことを特徴とする請求項10に記載のアレイ。前記4つのメモリセルは、各々垂直方向であり、前記別のメモリセルは水平方向である、ことを特徴とする請求項11に記載のアレイ。前記ユニットセルは、プログラマブル材料を含む6つのメモリセルを含み、前記4つ以外の2つのメモリセルの前記プログラマブル材料は、前記単一の角部の対角線の逆側にある前記多面体の前記角部に支持される、ことを特徴とする請求項10に記載のアレイ。前記4つのメモリセルは、各々垂直方向であり、前記2つのメモリセルは、水平方向である、ことを特徴とする請求項13に記載のアレイ。複数の不揮発性メモリセルの垂直に積重ねられた複数の層のアレイであって、前記複数の層の個々の内の4F2の連続的水平領域を占有する5つのメモリセルを含む、ことを特徴とするアレイ。6つのメモリセルが前記複数の層の個々のうちの4F2の前記連続的水平領域を占有する、ことを特徴とする請求項15に記載のアレイ。複数のユニットセルを含む複数の不揮発性メモリセルのアレイであって、前記個々のユニットセルは、プログラマブル材料の3つの高さ領域を含み、前記3つの高さ領域は、前記ユニットセルの少なくとも3つの異なるメモリセルの前記プログラマブル材料を含む、ことを特徴とするアレイ。前記3つの高さ領域は、前記ユニットセルの少なくとも4つの異なるメモリセルの前記プログラマブル材料を含む、ことを特徴とする請求項17に記載のアレイ。前記3つの高さ領域は、5つの異なるメモリセルの前記プログラマブル材料を含む、ことを特徴とする請求項18に記載のアレイ。プログラマブル材料の別の高さ領域を含み、前記ユニットセルの別のメモリセルを含み、前記ユニットセルは6つの異なるメモリセルを含む、ことを特徴とする請求項18に記載のアレイ。前記ユニットセルは多面体である、ことを特徴とする請求項17に記載のアレイ。前記複数の高さ領域は、前記複数のユニットセルの個々の内に、お互いに横方向に平行して伸長する、ことを特徴とする請求項17に記載のアレイ。前記複数の高さ領域は、前記複数のユニットセルの個々の内に其々一定の高さ方向の厚みからなる、ことを特徴とする請求項17に記載のアレイ。前記複数の高さ領域は、前記複数のユニットセルの個々の内に、少なくとも2つの異なる高さ方向の厚みからなる、ことを特徴とする請求項23に記載のアレイ。前記複数の高さ領域は、前記複数のユニットセルの個々の内に、2つの異なる高さ方向の厚みのみからなる、ことを特徴とする請求項24に記載のアレイ。前記3つの高さ領域の内の、最も外側の高さと最も内側の高さは、前記複数のユニットセルの個々の内で同一の厚みからなる、ことを特徴とする請求項25に記載のアレイ。前記3つの高さ領域の内の、前記最も外側の高さと最も内側の高さは、前記複数のユニットセルの個々の内で挟まれた前記3つの高さ領域の中間よりも厚い、ことを特徴とする請求項26に記載のアレイ。複数の垂直方向のメモリセルと、複数の水平方向のメモリセルとの組み合わせを有する連続体を含む、複数の不揮発性メモリセルの垂直に積重ねられた複数の層のアレイ。複数の水平方向のメモリセルよりも多くの、複数の垂直方向のメモリセルを含む、ことを特徴とする請求項28に記載のアレイ。4つの垂直方向のメモリセル毎に、1つの水平方向メモリセルが存在する、ことを特徴とする請求項29に記載のアレイ。4つの垂直方向のメモリセル毎に、2つの水平方向メモリセルが存在する、ことを特徴とする請求項29に記載のアレイ。前記アレイの全てが、複数の垂直方向のメモリセルと、複数の水平方向のメモリセルとの組み合わせを含む、ことを特徴とする請求項28に記載のアレイ。前記連続体が、全体として垂直方向の複数のメモリセルと、全体として水平方向の複数のメモリセルとの組み合わせを含む、ことを特徴とする請求項28に記載のアレイ。複数の不揮発性メモリセルの垂直に積重ねられた複数の層のアレイであって、前記複数の垂直の層の個々は、其々、複数の水平方向の第一の電極ラインの外側の高さの層および内側の高さの層であって、前記外側の層の前記第一の複数の電極ラインは、前記内側の層の前記第一の複数の電極ラインと交差する、外側の高さの層および内側の高さの層と、前記内側の層および前記外側の層を通って伸長する複数の垂直方向の第二の電極ラインであって、前記複数の垂直方向の第二の電極ラインの個々は、前記内側の層および前記外側の層における複数の第一の電極ラインのうちの直接隣接する其々の複数の対の間に伸長し、前記個々の垂直方向の第二の複数の電極ラインは、相対する横側面の第一および第二の対を有する、複数の垂直方向の第二の電極ラインと、前記内側の層および前記外側の層のうちの一方における、前記第一の対の前記相対する複数の横側面と、前記複数の第一の電極ラインとの間、ならびに、前記内側の層および前記外側の層のうちの他方における、前記第二の対の前記相対する複数の横側面と、前記複数の第一の電極ラインとの間のプログラマブル材料と、を含む、ことを特徴とするアレイ。前記第一の複数の電極ラインは複数のデータ/センスラインであり、前記第二の複数の電極ラインは、複数のアクセスラインである、ことを特徴する請求項34に記載のアレイ。前記外側の層の個々の複数の第一の電極ラインと、前記内側の層の個々の複数の第一の電極ラインとの間の高さで、交差する位置に、プログラマブル材料を含む、ことを特徴する請求項34に記載のアレイ。前記外側の層の前記第一の複数の電極ラインは、前記アレイ内の前記内側の層の前記第一の複数の電極ラインから間隔の開いた高さの至る所にある、ことを特徴する請求項34に記載のアレイ。前記外側の層の前記第一の複数の電極ラインは、前記外側の層の個々の複数の第一の電極ラインと、前記内側の層の個々の第一の複数の電極ラインとの間の交差する位置にあるプログラマブル材料によって、少なくとも部分的に、前記内側の層の前記第一の複数の電極ラインから間隔の開いた高にある、ことを特徴する請求項37に記載のアレイ。前記外側の層の個々の複数の第一の電極ラインは、約90°で、前記内側の層の個々の第一の電極ラインに対して交差する、ことを特徴する請求項34に記載のアレイ。相対する複数の横側面の前記第一および第二の対は、お互いに対して約90°に方向づけられる、ことを特徴する請求項34に記載のアレイ。プログラマブル材料は、前記外側の層の垂直方向の第二の複数の個々の電極ラインを、円周方向に包囲する、ことを特徴する請求項34に記載のアレイ。プログラマブル材料は、前記内側の層の垂直方向の第二の複数の個々の電極ラインを、円周方向に包囲する、ことを特徴する請求項34に記載のアレイ。プログラマブル材料は、前記内側の層および前記外側の層の垂直方向の第二の複数の個々の電極ラインを、円周方向に包囲する、ことを特徴する請求項34に記載のアレイ。複数のメモリセルの前記垂直に積重ねられた複数の層の直接隣接する複数の対は、複数のメモリセルの前記垂直に積重ねられた複数の層の直接隣接する前記対の内の一方の前記内側の高さの層の前記第一の複数の電極ラインと、複数のメモリセルの前記垂直に積重ねられた複数の層の直接隣接する前記対の内の他方の前記外側の高さの層の前記第一の複数の電極ラインとの間の高さに支持されたプログラマブル材料によって、少なくとも部分的に、お互いから間隔を開けられている、ことを特徴とする請求項34に記載のアレイ。本発明の実施形態は、不揮発性メモリセルのアレイを含む。幾つかの例示的な実施形態は、このようなメモリセルの垂直に積重ねられた層のアレイ10の図1-図5を参照して最初に記述される。図1は、複数の不揮発性メモリセルが作製されるアレイ領域の一部を示す。図示されていない論理回路は、典型的にはアレイ領域の外側に作製される。メモリアレイ操作用の図示されていない制御および/もしくは他の周辺回路は、アレイ領域内に完全にもしくは部分的に支持されていてもよいし、そうでなくてもよく、一実施例としてのアレイ領域は、任意のアレイ/サブアレイのメモリセルの全てを最小限に包含するものとして示される。さらに、複数のサブアレイは、独立して、協力して、さもなければお互いに関連して作製され、動作してもよい。本文書で使用されるように、サブアレイは、アレイとして考えられてもよい。図1は、メモリセルの3つの垂直に積重ねられた層12、14、16を示す。より多数のもしくはより少数の層が使用されてもよい。したがって、一つ以上の層は、層12の外側の高さで支持されてもよいし、ならびに/または、層16の内側の高さで支持されてもよい。それにもかかわらず、アレイ10は、例えば、多数の異なる組成の材料および/もしくは層を含む均質もしくは不均質な適切な図示されていないベース基板に関連して作製される。一実施例として、このようなアレイは、バルク単結晶性シリコンおよび/もしくは半導体オンインシュレータ基板を含んでもよい。さらなる一実施例として、これらは、その中に形成される導電性接触もしくはビアを有する誘電性材料を含んでもよく、導電性接触もしくはビアは、垂直に伸長するか、または、融点性材料の内側の高さに支持された電子デバイスコンポーネント、領域、もしくは材料との電流伝導性電子接続へと伸長する。本文書においては、垂直とは、作製中に基板が処理され、かつ概して水平方向を画定すると考えられうる主表面に対して概して垂直な方向である。さらに、本明細書で使用される垂直および水平とは、三次元空間における基板の方向には依存せず、お互いに対して概して直角の方向である。さらに、本文書における、elevational高さのおよびelevationally高さにとは、回路が作製されるベース基板から垂直な方向のことを称する。ベース基板は半導体基板であってもよいし、そうでなくてもよい。本文書の文脈においては、半導体基板もしくは半導電性基板という用語は、半導電性ウェーハ単独もしくは他の材料をその上に含むアセンブリのいずれかおよび半導電性材料層単独もしくは他の材料をその上に含むアセンブリのいずれかなどのバルク半導電性材料を含むがそれに限定はされない半導電性材料を含む任意の構造を意味するものとして定義される。基板という用語は、上述された半導電性基板を含むがそれに限定はされない任意の支持構造のことを称する。図1のアレイ構造は、おそらくは、誘電性材料内に包含されるか、誘電性材料によって被包されるが、誘電性材料は、アレイ内で動作するメモリセルコンポーネントの明瞭性のためにいずれの図面にも示されていない。垂直層12、14、16は、同一の構造、もしくはそれぞれ異なる構造であってもよい。一実施形態においては、例えば、最終的な最高の密度および/もしくは作製の容易さを達成するために、その全てが同一の構造である。それとは関係なく、少なくとも幾つかの個々の垂直層が、図1-図5を参照して最初に記述された例示的な実施形態のある特性によって特徴づけられてもよい。図2―図5は、本発明の幾つかの実施形態に対して興味ある領域として考えられうる図1の同一の部分の図である。層12の一部のみが図2-図5に示され、直下の隣接層14のコンポーネントは明瞭性のために図示されていない。一実施形態においては、図2-図5は、図1のアレイ10の連続体を含むものと考えられてもよく、一実施形態においては、以下に記述されるアレイ12のユニットセルの等角図を示す、もしくは包含するものとして考えられてもよい。それとは関係なく、図5は、図2の左側から真っ直ぐに見た高さの端面図であり、図4は、図2の上面図である。図3は、図2の一部の部分断片図である。個々の垂直層は、其々複数の水平方向の第一の電極ラインのうちの、外側の高さの層18図2、図3および図5と内側の高さの層20とを含む。具体的には、外側の層18は第一の電極ライン22を有し、内側の層20は第一の電極ライン24を有する。外側の層18の第一の電極ライン22は、内側の層20の第一の電極ライン24に対して、一実施形態においては約90°で交差する。複数の垂直方向の第二の電極ライン26は、内側の層20と外側の層18とを通って伸長する。個々の垂直方向の第二の電極ライン26は、内側の層および外側の層において其々直接隣接する第一の電極ラインの対の間に伸長する。例えば、図2-図5においては、図示された第二の電極ライン26は、外側の層18の示された直接隣接する一対の第一の電極ライン22の間に伸長し、内側の層20の示された直接隣接する一対の第一の電極ライン24の間に伸長する。垂直方向の第二の電極ライン26は、不揮発性メモリセルの垂直に積重ねられた層のうちの他方の内側の高さおよび外側の高さにも伸長する。垂直方向の第二の電極ライン26は、第一の対の相対する横側面30と、第二の対の相対する横側面32とを有するものと考えられてもよい。一実施形態においては、示されるように、第一の対の相対する横側面30および第二の対の相対する横側面32は、お互いに対して約90°の方向である。一実施形態においては、第一の電極ラインは、データ/センスラインであり、第二の電極ラインはアクセスラインである。第一および第二の電極ラインは、電流伝導性材料を含み、均質であってもよいし、不均質であってもよく、同一の組成であってもよいし、異なる組成であってもよい。本文書の文脈においては、電流伝導性材料とは、電流の流れが、亜原子の正電荷および/もしくは負電荷の移動によって主にそこに生じ、亜原子の正電荷および/もしくは負電荷の移動は、対照的に、イオンの移動によって主に生成される組成物である。例示的な電流伝導性材料は、金属元素、金属元素の合金、電流伝導性金属化合物、および導電性を有するようにドープされた半導電性材料であり、その任意の組み合わせを含む。プログラマブル材料35は、第二の電極ライン26の相対する横側面の対のうちの各一方と、内部の層および外部の層のうちの一方の第一の電極ラインのうちの一方との間に支持される。プログラマブル材料は、第二の電極ライン26の相対する横側面の対のうちの他方と、内部の層および外部の層のうちの他方の第一の電極ラインとの間にも支持される。図1-図5においては、例示的なプログラマブル材料35は、各横側面30と、外部の層18内の異なる隣接する第一の電極ライン22との間に支持され、各横側面32と内部の層20における異なる隣接する第一の電極ライン24との間にも支持される。プログラマブル材料35は、内部の層および外部の層のうちの一方もしくはその双方内の個々に垂直方向の第二の電極ライン26を円周全体にわたって包囲し、図1-図5の例示的な実施形態における層18および20の双方に関連して完全に包囲するように示される。一実施形態においては、示されるように、プログラマブル材料35は、交差する部分において、外部の層18の個々の第一の電極ライン22と、内部の層20の個々の第一の電極ライン24との間にも支持される。にもかかわらず、プログラマブル材料35は、固体、ゲル、非晶質、結晶質、もしくは任意の他の適切な相であってもよく、均質であっても不均質であってもよい。任意の現存する、もしくは未開発のプログラマブル材料が使用されてもよいが、以下にはほんの幾つかの実施例のみが提供される。一実施例としてのプログラマブル材料はイオン伝導性材料である。この例示的な適切な材料は、カルコゲナイドタイプ例えば、ゲルマニウム、セレン、アンチモン、テルル、硫黄、銅などのうちの一つ以上を含む材料であり、例示的なカルコゲナイドタイプ材料は、Ge2Sb2Te5、GeS2、GeSe2、CuS2、CuTeであるおよび/もしくは酸化ジルコニウム、酸化ハフニウム、酸化タングステン、酸化銅、酸化ニオビウム、酸化鉄、酸化シリコン特に、二酸化シリコン、酸化ガドリニウムなど、電解質作用を本質的にもしくは添加物とともに補助することが可能な酸化物を含む。これらは、銀、銅、コバルトおよび/もしくはニッケルイオンおよび/もしくはイオン伝導用にそこに拡散された他の適切なイオンを有し、米国特許整理番号7,405,967および米国特許公報整理番号2010/0193758に開示された構造に類似する。さらなる例示的なプログラマブル材料は、多抵抗性状態金属酸化物含有材料を含む。これらは、例えば、アクティブ領域もしくはパッシブ領域として概してみなされるか、またはそのように解される少なくとも二つの異なる層もしくは領域を含んでもよいが、必ずしもそうではない。あるいは、これらはアクティブ材料のみを含んでもよい。金属酸化物を含み、かつ多抵抗性状態において構成されうる例示的なアクティブセル領域の組成は、SrxRuyOz、RuxOyおよびInxSnyOzのうちの一つもしくはその組み合わせを含む。他の実施例は、MgO、Ta2O、SrTiO3、SrZrO3、BaTiO3、Ba1-xSrxTiO3、おそらくはLaをドープされたZrOxおよびPr、La、SrもしくはSmのうちの一つ以上をドープされたCaMnO3を含む。例示的なパッシブセル領域の組成は、Al2O3、TiO2およびHfO2のうちの一つもしくはその組み合わせを含む。それとは関係なく、プログラマブル材料合成物は、さらなる金属酸化物もしくは金属酸化物を含有しない他の材料を含むことがある。プログラマブル金属酸化物含有材料を含む一つ以上の層を含む多抵抗性状態領域用の例示的な材料および構造は、米国特許整理番号6,753,561、7,149,108、7,067,862および7,187,201と、米国特許出願整理番号2006/0171200および2007/0173019に開示され、記述されている。さらに従来と同様に、多抵抗性状態金属酸化物含有材料は、金属酸化物含有材料の抵抗値を選択的に変化できる限り、現存、未開発に関わらず、フィラメントタイプ金属酸化物、強誘電性金属酸化物その他を包含する。プログラマブル材料は、メムリスティブ材料を含んでもよい。一実施例として、これらの材料は、材料が少なくとも二つの異なる抵抗状態間で静的にプログラム可能であるように、誘電体内に支持された可動性ドーパントを含む静的なプログラマブル半導電性材料であってもよい。状態のうちの少なくとも一つは、誘電性領域が形成されそれによってより高い抵抗性状態を提供するように、可動性ドーパントの極在もしくは凝集を含む。さらに、三つ以上のプログラマブル抵抗性状態が使用されてもよい。本文書の文脈においては、可動性ドーパントとは、一対の電極に対する差動電圧の印加によって、少なくとも二つの異なる静的状態間でデバイスを繰り返しプログラミングする通常のデバイス動作の間に、誘電体内の異なる位置へと移動可能である自由電子以外の半導電性材料のコンポーネントのことである。実施例としては、他の化学量論的材料における原子空孔および格子間原子を含む。具体的、かつ例示的な可動性ドーパントは、非晶質もしくは結晶質酸化物または他の酸素含有材料における酸素原子空孔、非晶質もしくは結晶質窒化物または他の窒素含有材料における窒素原子空孔、非晶質もしくは結晶質フッ化物または他のフッ素含有材料におけるフッ素原子空孔、ならびに非晶質もしくは結晶質酸化物における格子間金属原子を含む。2タイプ以上の可動性ドーパントが使用されてもよい。可動性ドーパントが支持される例示的な誘電体は、可動性ドーパントの十分な量および十分な高濃度に基づいて、電子伝導性を局在化させることが可能な、適切な酸化物、窒化物、および/もしくはフッ化物を含む。可動性ドーパントが支持される誘電体は、可動性ドーパントの検討とは関係なく、均質であってもよいし、均質でなくてもよい。具体的かつ例示的な誘電体は、TiO2、AlNおよび/もしくはMgF2を含む。可動性ドーパントとして酸素空孔を含む例示的なプログラマブル材料は、酸素空孔の位置と、プログラマブル材料が支持される位置における酸素空孔の量とに依存した少なくとも一つのプログラムされた抵抗性状態において、TiO2およびTiO2-xの組み合わせを含んでもよい。可動性ドーパントとして窒素空孔を含む例示的なプログラマブル材料は、窒素空孔の位置と、プログラマブル材料が支持される位置における窒素空孔の量とに依存した少なくとも一つのプログラムされた状態において、AlNおよびAlN1-xの組み合わせである。可動性ドーパントとしてフッ素空孔を含む例示的なプログラマブル材料は、フッ素空孔の位置と、プログラマブル材料が支持される位置におけるフッ素空孔の量とに依存した少なくとも一つのプログラムされた抵抗性状態において、MgF2およびMgF2-xの組み合わせである。別の実施例として、可動性ドーパントは、窒素含有材料における格子間アルミニウム原子を含んでもよい。さらに他の例示的なプログラマブル材料は、ベンガラローズ、AlQ3Ag、Cu-TCNQ、DDQ、TAPAおよびフルオレシンベースポリマーなどのポリマー材料を含む。本明細書で開示された他の材料と同様に、プログラマブル材料は、任意の現存の技術もしくは未開発の技術によって配置されてもよい。実施例は、気相堆積すなわち、化学気相堆積、原子層堆積および/もしくは物理蒸着および/もしくは液相堆積を含み、気相堆積と液相堆積のうちのいずれかは、一つ以上の下層材料に対して選択的であってもよいし、非選択的であってもよい。液相堆積の実施例においては、表面媒介輸送毛細管現象もしくは界面動電流が生じることがある。湿潤剤、界面活性剤もしくは他の表面改質剤が使用されてもよいし、使用されなくてもよい。さらに、堆積方法とは関係なく、任意の堆積された材料が、例えば、アニーリングもしくは照射などのその後の処理をされてもよい。図1-図5の実施形態は、プログラマブル材料35が支持される導電性ラインの各々に直接相対して支持されるものとしてプログラム材料35を示す。本文書においては、材料もしくは構造は、お互いに対して所定の材料もしくは構造との少なくとも幾らかの物理的接触が存在する場合に、他の材料もしくは構造とdirectlyagainst直接相対している。対照的に、overの上には、一つもしくは複数の中間材料もしくは中間構造がお互いに対して所定の材料もしくは構造と物理的接触がない場合の構造と同様に、directlyagainst直接相対してを包含する。あるいは、一つ以上の選択デバイスなどの一つ以上のさらなる材料が、プログラマブル材料とこれらの交差するラインのうちの一つもしくはその双方との間に支持されてもよい。任意の現存もしくは未開発の選択デバイスが使用されてもよく、トランジスタおよびダイオードが二つの実施例である。直接隣接する電極ラインは、お互いに対して二つの隣接するラインが恒常的に短絡することを回避するために、例えば、プログラマブル材料35によっておよび/もしくは誘電性材料によって、お互いから間隔を開けられてもよい。一実施形態においては、外側の層の第一の電極ラインは、アレイ内の内部の層の第一の電極ラインから間隔をあけられた高さの至るところにある。一実施形態においては、この分離は、外側の層18の個々の第一の電極ライン22と内側の層20の個々の第一の電極ライン24との間の高さにあるこれらが交差する部分におけるプログラマブル材料35によって少なくとも部分的に生じる。本発明の一実施形態は、個々の層内の連続的水平領域4F2を占有する5つのメモリセルを含む不揮発性メモリセルの垂直に積重ねられた層のアレイを含む。図1-図5の実施形態は、このような実施形態のうちの単なる一つの実施例である。本文書においては、Fは、最小のフィーチャが形成される材料の外側に支持されるマスクパターンのフィーチャのエッジを使用して形成される最小フィーチャの最小横方向フィーチャ寸法である。例えば、図4は、各辺が2Fであって、4F2の面積を有する太線正方形で構成された連続的水平領域Aを示す。図4の実施例における最小のフィーチャ幅Fは、図示された第一の電極ライン22の個々のラインの幅と、直接隣接するラインの間の空間の幅とによって特徴づけられる。この具体的な実施例においては、示された最小のライン幅および最小の空間幅はお互いに等しく、Fである。個々のメモリセルは、その間にプログラマブル材料35を有する重なり合う直接隣接する電極ラインを含み、図2-図4における領域A内の5個のメモリセルが、点線の円として個々のメモリセル1、2、3、4および5として指定されている。円1、2、3、4および5は、図面において明瞭性のために小さく示されており、無論、メモリセルは、その間にプログラマブル材料35を有する其々の向かい合う電極の表面領域の全てを最低限包含する。本発明の一実施形態は、複数の垂直方向メモリセルと複数の水平方向メモリセルの組み合わせを有する幾らかの連続体を含む不揮発性メモリセルの垂直に積重ねられた層のアレイを含む。本文書の文脈においては、垂直方向メモリセルは、水平方向においてプログラマブル材料を通って流れる主な電流によって特徴づけられる。さらに本文書の文脈においては、水平方向メモリセルは、垂直方向においてプログラマブル材料を通って流れる主な電流によって特徴づけられる。歴史的に、水平交点メモリセルは、その相対する電極が典型的には水平に方向づけられ、さらにお互いに垂直に相対しているために、そのように名付けられた。垂直交点メモリセルは、歴史的に、その相対する電極がお互いに対して横方向に方向づけられ、電極のうちの一方が垂直方向に伸長され、延長されているためそう名付けられた。しかしながら、本文書の文脈においては、メモリセルの垂直方向もしくは水平方向に対する言及は、電極の方向とは関係なく、単にプログラマブル材料を通って流れる主な電流に対するものである。にもかかわらず、一実施形態においては、連続体が垂直方向メモリセルの全体と、水平方向メモリセルの全体との組み合わせを有する。本文書の文脈においては、電極への電流、電極からの電流、および電極間の電流の、全ての電流が水平方向に流れる場合に、メモリセルは、全体として垂直方向である。さらに、本文書の文脈においては、電極への電流、電極からの電流、および電極間の電流の、全ての電流が垂直方向に流れる場合に、メモリセルは、全体として水平方向である。図1-図5の実施形態は、垂直方向メモリセルと水平方向メモリセルとの組み合わせを有する単なる例示的な一実施形態である。例えば、アレイ内のメモリセル1は、水平方向メモリセルであって、メモリセル2、3、4および5は、垂直方向メモリセルである。さらに、メモリセル1は、全体として水平方向であり、メモリセル2、3、4および5は、全体として垂直方向である。それとは関係なく、一実施形態においては、アレイは、水平方向メモリセルよりも多くの垂直方向メモリセルを含む。一実施形態においては、4つの垂直方向メモリセル毎に1つの水平方向メモリセルが存在する。一実施形態においては、アレイの全ては、そのうちの幾つかの連続体に対して、垂直方向メモリセルと水平方向メモリセルとの組み合わせを含む。図1-図5に示され記述された実施形態は、これらの上述された各特性を有するアレイの単なる一実施例である。一実施形態においては、不揮発性メモリセルのアレイは、ユニットセル毎に5つのメモリセルを含む。本文書の文脈においては、ユニットセルとは、三次元の繰り返しで構成することによって、アレイの格子の全ての構造的特徴を具現化する最も単純な多面体である。例えば、図4、図6および図7について考える。図4は、2F×2Fによって画定される水平領域を示す。メモリセル層12内の内側の領域を、より低層20における第一の電極ライン24のベースとして解釈することによって、図1のアレイ10の図6および図7におけるユニットセル40となる。明瞭性のために、ユニットセル40は、図6では空であるものとして示され、図7においては、メモリセルコンポーネント22、24、26および35を含むものとして示される。図1-図7は、ユニットセル40が立方体であってもよいし立方体でなくてもよい多面体であって、かつ示された実施形態においては、完全な立方体ではない一実施形態を示す。図1-図7は、ユニットセル40毎に5つだけのメモリセルが存在する一実施形地をも示す。それにもかかわらず、一実施形態における多面体形状のユニットセル40は、二つの相対する面42、44および相対する面42と44との間に伸長する4つの角部45、46、47、48を有するものとして考えられてもよい図6。一実施形態においては、4つのメモリセル用のプログラマブル材料は、この相対する面のうちの一方もしくは他方から、4つの角部のうちの一つの内の多面体の内側へと伸長する。例えば、図7を参照すると、角部46は、メモリセル2、3、4および5のプログラマブル材料35が支持されるためのその内側の単一の角部を構成する。一実施形態においては、4つのメモリセル以外の別のメモリセルのプログラマブル材料は、単一の角部とは対角線の逆側にある多面体の角部内に支持される。例えば図7においては、メモリセル1は、角部46とは対角線の逆側にある角部48内の別の例示的なメモリセルを構成する。本発明の一実施形態は、個々がプログラマブル材料の3つの高さ領域を含む複数のユニットセルを含む不揮発性メモリセルのアレイを包含する。これらの領域は、ユニットセルの少なくとも3つの異なるメモリセルのプログラマブル材料を含む。一実施形態においては、3つの領域は、ユニットセルの少なくとも4つの異なるメモリセルのプログラマブル材料を含み、一実施形態においては、5つの異なるメモリセルのプログラマブル材料を含む。図1-図7の上述された実施形態は、これらの上述された各特性を有する単なる例示的な一実施形態である。例えば、図5は、図6および図7によって表されるように、単一のユニットセル40に対して3つの高さ領域18、50、20を示すものとして考えられる。これらの各領域は、ユニットセルの少なくとも3つの異なるメモリセルのプログラマブル材料35を含む。換言すると、少なくとも一つの異なるメモリセルは、3つの領域の各々に含まれる。例えば、高さ領域18は、メモリセル3および4のプログラマブル材料を含み、高さ領域20は、メモリセル2および5のプログラマブル材料を含み、高さ領域50は、メモリセル1のプログラマブル材料を含む。一実施形態においては、高さ領域は、個々のユニットセルのうちでお互いに横方向に平行して伸長し、図1-図7は、このような一実施例を示す。これらは、高さ領域が各ユニットセル内において、其々、一定の高さ方向の厚みを有する一実施形態を示す。示された実施例においては、集合性高さ領域は、少なくとも二つの異なる高さ方向の厚みから成り、例えば、領域18の高さ方向の厚みは、領域20の高さ方向の厚みと同一である。これらは、3つの領域のうちの最も外側の高さの領域18と3つの領域のうちの最も内側の高さの領域20とが、個々のユニットセル内で同一の厚みから成り、これらの各厚みは、そこに挟まれた中間領域50よりも厚い例示的な一実施形態をも構成する。図1は、メモリセルの垂直に積重ねられた層の直接隣接する対12/14および14/16がお互いから間隔を開けられ、その間にプログラマブル材料が支持されていない例示的な一実施形態を示す。したがって、メモリセルの垂直に積重ねられた層の隣接する対の間の寄生的な電気的相互作用を最小限化するまで、この隣接する層12および14と14および16との間の空間は、誘電性材料で/誘電性材料によって充填されてもよい。図8は、別の一実施形態のアレイ10aを示す。第一に記述された実施形態と類似する参照番号は、添え字aもしくは異なる参照番号で示される幾らか違う構成で、適切な位置で使用される。アレイ10aにおいては、プログラマブル材料35aは、メモリセルの垂直に積重ねられた層の直接隣接する対のうちの一方の内側の高さの層20の第一の電極ライン24と、メモリセルの垂直に積重ねられた層の直接隣接する対のうちの他方の外側の高さの層18の第一の電極ライン22との間の高さに支持される。プログラマブル材料35aは、プログラマブル材料35と同一の組成であってもよいし、または、異なる組成であってもよい。図8の実施形態は、メモリセル12、14、16の垂直に積重ねられた層の直接隣接する対の間に支持されたプログラマブル材料35aの領域のうちの一つを包含するように、下方もしくは上方のいずれかへとユニットセルを伸長するものと考えられてもよい。したがってこの実施例においては、別のメモリセルがユニットセル毎に追加されてもよく、各ユニットセルは、一実施形態においては、示されるように、6つのメモリセルを含む。これらは、4F2の水平領域を占有する。例えば、メモリセル1、2、3、4、5、6を示す図9および図10と、ユニットセル40aを示す図11とを参照されたい。図9および図10は、其々図3および図4と同一であるが、領域A内に占有された追加されたメモリセル6の指定を図面に追加している。メモリセル6は、一方の層例えば、層12の第一の電極ライン24、直下の層14の第一の電極ライン22、そこに挟まれたプログラマブル材料35aを包含する。図11は、図7と同一であるが、プログラマブル材料35aを包含するように下方に伸長するユニットセル40aをさらに示す。これらは、4つの垂直方向メモリセル2、3、4、5毎に二つの水平方向メモリセル1および6が存在する例示的な一実施形態をも構成する。これらは、ユニットセル内に6つのメモリセルがある単なる例示的な一実施形態を示すが、最初に記述された4つ以外の2つのメモリセルが、最初に記述された4つのメモリセルが支持される単一の角部と対角線の逆側にある多面体の角部に支持される。これらは、ユニットセルの別のメモリセルメモリセル6を含む、プログラマブル材料35aのさらに別の高さ領域60図12をも構成する。図8は、プログラマブル材料35/35aの大部分のみが、直接隣接する導電性電極ライン間に支持される例示的な一実施形態を示す。図13は、別の例示的なアレイ10bを示す。上述された実施形態と類似する参照番号は、添え字bで示される幾らか違う構成で、適切な位置で使用される。アレイ10bにおいては、プログラマブル材料35bは、ブランケットコンフォーマル層として至るところに配置される。メモリアレイ10の個々のユニットセル40は、5つの電極ラインを含むものとして考えられてもよく、5つの電極ラインのうちの4つは、x軸もしくはy軸に対して水平方向に伸長する。nとして指定された個々の層12、14、16に対して、x軸に対して伸長するライン24は、図4においては、さらに個々にVRiおよびVRi1と指定される。y軸に対して伸長するライン22は、図4においては、さらに個々にVCjおよびVCj1と指定される。5番目のラインは、図4においてVVとしてさらに指定される、単一の垂直に伸長する第二の電極ライン26によって包含される。表Iは、個々の層n内の図1-図7の任意の個々のセル1、2、3、4、5を読み出す、書き込むもしくは消去する上で使用されうる、例示的な相対電圧Vの相対的絶対値を以下に示す。例示的な表Iの傾向は、例えば、ダイオードなどの上述された選択デバイスに固有の、もしくは選択デバイスを介する、個々のセルの電流電圧特性の非線形性に依存することがある。以下の表IIは、図9における層n12およびn114に対する、図8-図13の実施形態のメモリセル1、2、3、4、5、6に対応する類似の表である。"