ディジタル信号を処理する電子回路であって、各々が前記ディジタル信号の遅延されたレプリカを生成するように構成されている、複数のディジタル遅延回路と、各々が、前記ディジタル信号、または前記遅延回路の1つからの前記遅延されたレプリカを、アナログ信号へ変換するように構成されている、複数のディジタル対アナログコンバータと、各々がディジタル対アナログコンバータの1つからの前記アナログ信号を利得係数によって調節するように構成されていて、かつ各々が出力をもつ、複数のアナログ利得回路と、前記アナログ利得回路の前記出力の和をとるように構成されているアナログ加算器とを含む電子回路。前記ディジタル遅延回路、ディジタル対アナログコンバータ、アナログ利得回路、およびアナログ加算器が、前記回路にフィルタリング機能を行わせるように構成され、相互接続される請求項1記載の電子回路。各ディジタル遅延回路の前記遅延と各アナログ利得回路の前記利得とが、前記回路に前記フィルタリング機能を行わせるような大きさをもつ請求項2記載の電子回路。前記フィルタリング機能が、ローパス機能である請求項3記載の電子回路。前記ディジタル遅延回路が、直列に接続される請求項1記載の電子回路。前記ディジタル遅延回路の各々が出力をもち、前記ディジタル対アナログコンバータの各々が入力をもち、各ディジタル遅延回路の前記出力が、前記ディジタル対アナログコンバータの1つの前記入力に接続される請求項1記載の電子回路。前記ディジタル対アナログコンバータの各々が出力をもち、前記アナログ利得回路の各々が入力をもち、各ディジタル対アナログコンバータの前記出力が、前記アナログ遅延回路の1つの前記入力に接続される請求項1記載の電子回路。前記アナログ利得回路の各々が出力をもち、前記アナログ加算器が複数の入力をもち、各アナログ利得回路の前記出力が、前記アナログ加算器の入力の1つに接続される請求項1記載の電子回路。前記ディジタル遅延回路の各々が、1ビットのみをもつディジタルワードを遅延するように構成される請求項1記載の電子回路。前記ディジタル対アナログコンバータの各々が、1ビットのみをもつディジタルワードを変換するように構成される請求項1記載の電子回路。前記遅延回路の各々が、前記ディジタル対アナログコンバータの1つに接続され、前記アナログ利得回路の各々が、前記ディジタル対アナログコンバータの1つに接続され、前記アナログ加算器が、前記アナログ利得回路に接続される請求項1記載の電子回路。前記遅延回路の数が、前記ディジタル対アナログコンバータの数よりも1つ少ない請求項1記載の電子回路。前記アナログ加算器によって与えられた前記和を送信するように構成されたアンテナをさらに含む請求請1記載の電子回路。前記受信信号を受信するように構成された受信機をさらに含む請求項13記載の電子回路。複数の入力をもつアナログ加算器と、各々が前記アナログ信号加算器の前記入力の1つに接続された出力と、入力とをもつ、複数のアナログ利得回路と、各々が前記アナログ利得回路の1つの前記入力に接続された出力と、入力とをもつ、複数のディジタル対アナログコンバータと、各々が前記複数のディジタル対アナログコンバータの1つの前記入力に接続された出力をもつ、複数の直列接続されたディジタル遅延回路とを含む電子フィルタ。前記ディジタル信号のディジタルレプリカの組を生成することであって、前記ディジタルレプリカの各々が、前記ディジタル信号と実質的に同じであるが、前記ディジタル信号から、時間を、他のディジタルレプリカの遅延と異なる量分遅延されていることと、前記ディジタル信号と、前記ディジタル信号の前記遅延されたディジタルレプリカの各々とを、アナログ信号に変換することと、利得係数を前記アナログ信号の各々に適用することと、重み付けされたアナログ信号を加算することととを含む方法。前記ディジタルレプリカの組を生成することが、前記信号を一連のディジタル回路に通すことを含む請求項16記載の方法。各ディジタル遅延回路の前記遅延と各アナログ信号に適用される前記利得係数とが、前記方法にフィルタリング機能を行わせる請求項17記載の方法。前記フィルタリング機能が、ローパス機能である請求項18記載の方法。ディジタル信号のディジタルレプリカの組を生成する手段であって、前記ディジタルレプリカの各々が、前記ディジタル信号と実質的に同じであるが、前記ディジタル信号から、時間を、他のディジタルレプリカの遅延とは異なる量分遅延されている手段と、前記ディジタル信号と、前記ディジタル信号の前記遅延されたディジタルレプリカの各々とを、アナログ信号に変換する手段と、前記アナログ信号の各々に利得係数を適用する手段と、重み付けされたアナログ信号を加算する手段とを含む電子回路。添付の図面に関連して後述される詳細な記述は、例示的であり、実行されることができる実施形態のみを表わしてない。例示的という用語は、例、事例、または例証としての役目を果たすことを意味しており、他の実施形態よりも好適な、または有利なものとして解釈されるべきではない。詳細な記述は、開示されるものを全体的に理解させるための特定の詳細を含む。いくつかの事例では、周知の構造および装置は、概念を最も明らかに示すために、ブロック図で示されている。しかしながら、当業者には、これらの概念は、これらの特定の詳細なしに実行され得ることが明らかになるであろう。図2は、結合されたディジタル対アナログコンバータおよび信号フィルタのブロック図である。図2に示されているように、ディジタル信号201は、ディジタル遅延回路203、205、および207のような、一連のディジタル遅延回路へ送られることができる。図2では、ディジタル遅延回路は、直列接続されているように示されているが、その代りに、これらはディジタル信号201に並列で、直列または並列の混合で、あるいは任意の他の構成で接続されることもできる。各ディジタル遅延回路は、ディジタル信号201のレプリカであるが、所定の時間量を遅延されたものを生成するように構成されることができる。各遅延回路は、1つのみの遅延素子、または一連の直列遅延素子から構成されてもよい。元のディジタル信号201およびその各遅延されたレプリカは、図2に示されているディジタル対アナログコンバータ211、213、215、および217の入力のような、ディジタル対アナログコンバータの入力に送られることができる。周知のように、ディジタル対アナログコンバータは、ディジタル信号を、そのアナログの対応するものに変換する回路である。各ディジタル対アナログコンバータのアナログ出力は、アナログ利得回路221、223、225、および227の入力のような、アナログ利得回路の入力へ送られることができる。周知のように、アナログ利得回路は、予め定められた利得係数によって乗算されることを除いて、その入力と実質的に同じ出力を生成する電子回路である。各アナログ利得回路の出力は、図2に示されているアナログ加算器231の入力のような、アナログ加算器の入力へ送られることができる。周知のように、アナログ加算器は、そのアナログ入力の和に実質的に等しい出力を生成する電子回路である。この出力は、オプションで、アナログ加算器内で、利得係数によって内部で乗算されることができる。図3は、結合されたディジタル対アナログコンバータおよび信号フィルタのフローチャートである。これは、図2に関連して既に記載された回路によって実行される処理を示す。具体的には、処理は、ディジタル信号を遅延回路に通すステップ301によって反映されているように、ディジタル信号をディジタル回路の組に通すことによって始めることができる。次に、各ディジタル信号をアナログ信号に変換するステップ303によって反映されているように、元のディジタル信号と、各遅延されたディジタル信号とが、アナログ信号へ変換されることができる。利得係数を各アナログ信号へ適用するステップ305によって反映されているように、利得係数は各アナログ信号に適用されることができる。次に、重み付けされたアナログ信号を加算するステップ307によって反映されているように、重み付けされたアナログ信号は加算されることができる。使用されるディジタル遅延回路の数と、各遅延および各アナログ利得回路の利得係数の大きさとは、広範囲にわたって様々であってよい。これらの基準は、図2の回路がフィルタリング機能を実行するように選択されてもよい。同様に、実行される正確なフィルタリング機能が、行われる特定の選択によって決定されてもよい。当業者には明らかになるように、図2に示されている回路構成は、従来のディジタルフィルタの構成に類似している。しかしながら、従来のディジタルフィルタは、通常は、図2に示されているディジタル対アナログコンバータおよびアナログ利得回路例えば、ディジタル対アナログコンバータ211およびアナログ利得回路221の代わりに、ディジタル利得回路を使用する。この違いにもかからわず、ディジタル遅延回路の数と、各遅延およびディジタルフィルタの利得係数の大きさとの選択を探る検討事項は、図2に示されている対応する構成要素に適用されることもできる。この知識をディジタルフィルタ設計の分野に使用して、図2におけるディジタル遅延回路の数と、各遅延および利得係数の大きさとは、ローパスフィルタ、ハイパスフィルタ、バンドパスフィルタ、またはノッチフィルタのような、ほぼ何れのフィルタ設計をも構成するように、選択されることができる。さらに加えて、同様に、ゼロの数および位置を含むフィルタの正確な仕様は、ディジタルフィルタ設計に関連して生成された知識を適用することによって、制御されることができる。ディジタル信号201の各ワードのビット数も、広範囲にわたって様々であってよい。1つの例では、ディジタル信号201は、1ビットのみのディジタルワードから構成されてもよい。この場合に、ディジタル遅延回路203、205、および207のようなディジタル遅延回路と、ディジタル対アナログコンバータ211、213、215、および217のようなディジタル対アナログコンバータとは、1ビットのみのワードを処理するように構成されてもよい。ディジタル遅延回路の数と、ディジタル対アナログコンバータおよび連結されたアナログ利得回路の数との比も、様々であってよい。図2に示されている例では、ディジタル対アナログコンバータおよび連結されたアナログ利得回路の数は、ディジタル遅延回路の数に1を加えた数に等しい。これまで記載されてきた結合されたディジタル対アナログコンバータおよび信号フィルタは、多様な応用において使用されることができる。図4は、ローパスディジタル対アナログコンバータを使用した、送信機のブロック図である。図4に示されているように、ディジタル信号源401は、ディジタルフォーマットで伝送される情報信号を送るのに使用されることができる。この情報信号は、音声、音楽、ビデオ、データ、または任意の他のタイプの情報、あるいはこれらのタイプのものの組合せを表わすことができる。ディジタル信号源401によって与えられるディジタル信号が、要求されるカットオフよりも高くないことを保証するために、ディジタル信号は、ローパスディジタル対アナログコンバータへ送られることができる。ローパスディジタル対アナログコンバータは、図2に示されていて、かつ図3に示されている処理を実行する回路全て上述でより詳しく記載されているのような、結合されたディジタル対アナログコンバータおよび信号フィルタであってもよい。この例では、ディジタル遅延回路の数と、各遅延および関連する利得係数の大きさとは、標準のディジタルフィルタ設計技術にしたがって、必要なローパスの基準を満たすローパスディジタル対アナログコンバータ403を構成するように、選択されることができる。ローパスディジタル対アナログコンバータ403の出力は、変調器405へ送られることができ、変調器405は、ローパスディジタル対アナログコンバータ403の出力と、ローカルオシレータ407によって生成された搬送波信号とを混合する。変調器405の出力は、増幅器409へ送られ、被変調搬送波の強度を増加することができる。増幅器409の出力は、アンテナ411に送られ、増幅された被変調信号を放射することができる。非常に低い電力の構成では、増幅器409は、存在しないこともあり、または、存在しても、使用されないこともある。図5は、任意の無線通信装置において使用されることができ、かつローパスディジタル対アナログコンバータを使用するトランシーバのブロック図である。図5に示されているように、トランシーバは、ローパスディジタル対アナログコンバータ501を備えた送信機を含むことができる。これは、図4に関連して既に記載したタイプのものであってもよい。これは、受信機503とアンテナ505とをさらに含むことができ、アンテナ505は送信機501と受信機503との間でスイッチ507で切換えられる。スイッチ507は、機械的に動作されても、音声で作動されても、または他の手段によって動作されてもよい。ここで、送信機図4およびトランシーバ図5に関連して記載してきたが、図2に示されている結合されたディジタル対アナログコンバータおよび信号フィルタと、図3に示されている関係する処理とは、多様な応用において使用されることができる。例えば、結合されたディジタル対アナログコンバータおよび信号フィルタは、有限インパルス応答finiteimpulseresponseFIRディジタルフィルタと、無限インパルス応答infiniteimpulseresponseIIRディジタルフィルタとを必要とする応用に関連して使用されてもよい。IIRフィルタの場合は、回路をフィードバック経路に加えて、結合されたディジタル対アナログコンバータおよび信号フィルタのアナログ出力をディジタル入力に整合させる必要があることがある。結合されたディジタル対アナログコンバータおよび信号フィルタは、アンテナと、他のアナログまたはディジタルで誘発される振幅および/または位相の歪みとのための事前補正機能を支援することもある。結合されたディジタル対アナログコンバータおよび信号フィルタにおいて使用される回路は、1つの混合モードの集積回路チップへ組込まれることもある。当業者は、情報および信号が様々な異なる技術および技法の任意のものを使用して表現され得ることを理解するであろう。例えば、上述で参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光学場または光学粒子、あるいはこれらの組合せによって表されてもよい。当業者は、本明細書に開示されている実施形態に関連して説明されている様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムのステップは、電子ハードウエア、コンピュータソフトウエア、またはこの両者の組合せとして実現され得ることも理解するであろう。ハードウエアおよびソフトウエアのこの互換性を明確に説明するために、種々の例示的なコンポーネント、ブロック、モジュール、回路、およびステップが、一般的にこれらの機能性に関して上述されている。このような機能性がハードウエアまたはソフトウエアのいずれで実行されるかは、システム全体に課される設計の制約および具体的な用途に依存する。熟練工は、特定の用途ごとに様々な方法で上記の機能性を実施し得るが、このような実現上の決定は、開示されているものからの逸脱を招くものとして解釈されるべきではない。本明細書に開示されている実施形態に関連して説明されている種々の例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、ディジタル信号プロセッサdigitalsignalprocessorDSP、特定用途向け集積回路applicationspecificintegratedcircuitASIC、フィールドプログラマブルゲートアレイfieldprogrammablegatearrayFPGAまたは他のプログラマブル論理デバイス、ディスクリートゲートまたはトランジスタロジック、離散ハードウエアコンポーネント、あるいは本明細書に説明されている機能を実行するように設計されているこれらの任意の組合せで実現または実行可能である。汎用プロセッサは、マイクロプロセッサであってもよいが、代替例においては、プロセッサは任意の従来のプロセッサ、制御装置、マイクロ制御装置、または状態機械であってもよい。プロセッサは、計算機の組合せとして、例えば、DSPとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、DSPコアと関連した1つ以上のマイクロプロセッサ、または任意の他のこのような構成としても実現されてもよい。本明細書に開示されている実施形態に関連して説明されている方法またはアルゴリズムのステップは、ハードウエアにおいて、プロセッサによって実行されるソフトウエアモジュールにおいて、またはこの2つの組み合わせにおいて直接に具現化され得る。ソフトウエアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野において公知の任意の他の形態の記憶媒体に常駐してもよい。例示的な記憶媒体は、プロセッサがこの記憶媒体から情報を読み取り、かつ情報を書き込むことができるようにプロセッサに結合される。代替例において、記憶媒体は、プロセッサと一体であってもよい。プロセッサおよび記憶媒体はASICに常駐し得る。代替例において、プロセッサおよび記憶媒体は、ユーザ端末に別個のコンポーネントとして常駐し得る。開示されている実施形態の上記説明は、当業者が開示されている概念を構成かつ使用することを可能にすべく提供されている。これらの実施形態の種々の変形は、当業者には容易に明らかであり、本明細書に定義されている一般的な原理は、開示されているものの主旨および範囲から逸脱することなく他の実施形態に適用され得る。したがって、本出願は、本明細書に示されている実施形態に制限されることを意図されるものではなく、本明細書に開示されている原理および新規な特徴と合致する最大の範囲に一致すべきものである。