半導体層に離間して設けられたソース領域/ドレイン領域と、前記ソース領域/ドレイン領域間の前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ソース領域/ドレイン領域にそれぞれ設けられたソース電極/ドレイン電極と、前記ソース電極/ドレイン電極のうちの一方の電極上に設けられ、少なくとも第1および第2強磁性層と、前記第1および第2強磁性層間に設けられた絶縁性のトンネルバリア層とを備えた第1積層構造と、前記ソース電極/ドレイン電極のうちの他方の電極上に設けられ、少なくとも前記第1および第2強磁性層と同じ材料で形成された層を有し、前記第1積層構造と実質的に同じ高さを有するコンタクトプラグと、を備えていることを特徴とする磁気記憶装置。前記コンタクトプラグは前記第1積層構造と同じ材料で積層された第2積層構造を有し、前記第2積層構造の少なくとも側部の絶縁性が前記第1積層構造の絶縁性よりも低いことを特徴とする請求項1記載の磁気記憶装置。前記第2積層構造における前記トンネルバリア層に対応する層の少なくとも側部の絶縁性が前記第1積層構造の前記トンネルバリア層の絶縁性よりも低いことを特徴とする請求項2記載の磁気記憶装置。前記ソース電極/ドレイン電極は、前記ソース領域/ドレイン領域および前記ゲート電極を覆う層間絶縁膜に設けられ、前記コンタクトプラグは前記他方の電極上に設けられ前記第1積層構造と同じ材料でかつ同じ膜厚の層が積層された第2積層構造と、前記ソース電極/ドレイン電極のうちの他方の電極の上部の周りの前記層間絶縁膜に形成された凹部に積層され前記第1積層構造と同じ材料でかつ同じ膜厚の層が積層された第3積層構造と、を有し、前記第2積層構造の前記トンネルバリア層に対応する層より下層の強磁性層と、前記第3積層構造の前記トンネルバリア層に対応する層より上層の強磁性層とが電気的に接続されるとともに、前記第2積層構造の前記トンネルバリア層に対応する層より上層の強磁性層と、前記第3積層構造の前記トンネルバリア層に対応する層より上層の強磁性層とが電気的に接続されることを特徴とする請求項1記載の磁気記憶装置。半導体層に離間して設けられたソース領域/ドレイン領域と、前記ソース領域/ドレイン領域間の前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を有するMOSトランジスタを形成する工程と、前記MOSトランジスタを覆う層間絶縁膜を形成する工程と、前記ソース領域/ドレイン領域にそれぞれ接続するソース電極/ドレイン電極を、前記層間絶縁膜に形成する工程と、前記ソース電極/ドレイン電極のうちの一方の電極上に、少なくとも第1および第2強磁性層と、前記第1および第2強磁性層間に設けられた絶縁性のトンネルバリア層とを備えた第1積層構造を形成するとともに、前記ソース電極/ドレイン電極のうちの他方の電極上に、前記第1積層構造と同じ材料で同じ膜厚の層が積層された第2積層構造を形成する工程と、前記第1積層構造を保護膜で覆う工程と、前記第2積層構造における前記トンネルバリア層に対応する層の少なくとも側部の絶縁性を低下させる処理を行う工程と、を備えていることを特徴とする磁気記憶装置の製造方法。本発明が解決しようとする課題は、メモリセルまたはMTJ素子が不良となることを抑制することができるとともに、製造コストが増加するのを抑制することができる磁気記憶装置を提供することである。本実施形態による磁気記憶装置は、半導体層に離間して設けられたソース領域/ドレイン領域と、前記ソース領域/ドレイン領域間の前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ソース領域/ドレイン領域にそれぞれ設けられたソース電極/ドレイン電極と、前記ソース電極/ドレイン電極のうちの一方の電極上に設けられ、少なくとも第1および第2強磁性層と、前記第1および第2強磁性層間に設けられた絶縁性のトンネルバリア層とを備えた第1積層構造と、前記ソース電極/ドレイン電極のうちの他方の電極上に設けられ、少なくとも前記第1および第2強磁性層と同じ材料で形成された層を有し、前記第1積層構造と実質的に同じ高さを有するコンタクトプラグと、を備えていることを特徴とする。以下に、実施形態について図面を参照して説明する。第1実施形態第1実施形態による磁気記憶装置以下、MRAMともいうについて図1を参照して説明する。第1実施形態のMRAMは、マトリクス状に配列された複数のメモリセルを有している。各メモリセルは、図1に示すように、半導体層2に形成されたセルトランジスタ3と、MTJ素子10とを備えている。ここで、半導体層とは、ウェル領域、絶縁膜上に形成された半導体層、またはバルク半導体基板を意味する。セルトランジスタ3は、半導体層2に離間して形成されたソース領域/ドレイン領域4a、4bと、ソース領域とドレイン領域との間の半導体層2上に設けられたゲート絶縁膜5と、このゲート絶縁膜5上に設けられたゲート電極6とを備えている。そしてセルトランジスタ3は層間絶縁膜7によって覆われている。この層間絶縁膜7に、ソース領域/ドレイン領域4a、4bに接続するソース電極/ドレイン電極8a、8bが設けられている。ソース電極/ドレイン電極8a、8bおよび層間絶縁膜7を覆う層間絶縁膜16が設けられている。この層間絶縁膜16には、ソース電極/ドレイン電極8a、8bのうちの一方の電極8aに接続するMTJ素子10が設けられるとともに、ソース電極/ドレイン電極8a、8bのうちの他方の電極8bに接続する導電性のコンタクトプラグ14が設けられている。なお、ゲート電極6は図示しないワード線に接続される。MTJ素子10とコンタクトプラグ14の厚さ高さはほぼ同じとなっている。MTJ素子10は、強磁性層11と、トンネルバリア層12と、強磁性層13とがこの順序で積層された構造を有している。強磁性層11および強磁性層13はそれぞれ、膜面に垂直な磁化を有している。ここで、膜面とは、それぞれの強磁性層の上面を意味する。なお、強磁性層11および強磁性層13はそれぞれ、膜面に平行な磁化を有していてもよい。強磁性層11、13のうちの一方の強磁性層は、磁化が可変の磁化自由層となり、他方の強磁性層は、磁化が不変の磁化固定層となる。なお、トンネルバリア層12として、MgO、Al2O3等が用いられる。また、強磁性層11、13は、例えばCo、Fe、またはNiを含む強磁性材料が用いられる。また、強磁性層11、13はそれぞれ、複数の磁性膜と、それらの間に設けられた非磁性膜とを有する積層構造であってもよい。層間絶縁膜16上には、MTJ素子10に接続する上部電極20aが設けられるとともに、導電性のコンタクトプラグ14に接続する上部電極20bが設けられる。上部電極20a、20bは同じ厚さを有している。これらの上部電極20a、20bは、層間絶縁膜22によって覆われる。そして、この層間絶縁膜22に、上部電極20aおよび上部電極20bにそれぞれ接続する第1ビット線24aおよび第2ビット線24bがそれぞれ設けられる。次に、第1実施形態のMRAMの製造方法について図2a乃至図5bを参照して説明する。以下の説明ではセルトランジスタは、nチャネルMOSトランジスタであるとして説明する。まず、公知のMOSトランジスタの製造技術を用いて、半導体層2、例えばp型シリコン基板2にセルトランジスタ3であるMOSトランジスタを形成する。例えば、半導体層2上にゲート絶縁膜材料、ゲート電極材料膜を順次堆積し、フォトリソグラフィー技術を用いてパターニングすることにより、ゲート絶縁膜5、ゲート電極6を形成する。続いて、ゲート電極をマスクとして半導体層2にn型不純物、例えばPリン、Asヒ素、Sbアンチモンを導入し、ソース領域/ドレイン領域4a、4bを形成する。続いて、熱処理を行うことにより、ソース領域/ドレイン領域4a、4bに導入された不純物を活性化し、MOSトランジスタ3を完成する図2a。なお、MOSトランジスタがpチャネルトランジスタの場合には、半導体層2としてはn型の半導体層を用い、ソース領域/ドレイン領域を形成するための不純物としてはp型不純物例えばBボロン等が用いられる。次いで、MOSトランジスタ3を覆うように、例えばCVD法を用いて、例えばSiO2からなる層間絶縁膜7を堆積する。そして、フォトリソグラフィー技術を用いて層間絶縁膜7に、ソース領域/ドレイン領域4a、4bに達するコンタクト孔を開口し、これらのコンタクト孔を金属、例えばWタングステンで埋め込み、ソース電極/ドレイン電極8a、8bを形成する図2a。続いて、層間絶縁膜7およびソース電極/ドレイン電極8a、8bを覆うように、強磁性層11、トンネルバリア層12を順次形成する図2b。次に、図3aに示すように、トンネルバリア層12上にフォトレジストからなるレジストパターン50を形成し、このレジストパターン50をマスクとしてトンネルバリア層12をパターニングする。このとき、ソース電極/ドレイン電極8a、8bのうちの一方の電極8a上の領域を含む領域にトンネルバリア層12が残置され、ソース電極/ドレイン電極8a、8bのうちの他方の電極8b上のトンネルバリア層12が除去され、強磁性層11が露出する。続いて、レジストパターンを除去した後、トンネルバリア層12および露出された強磁性層11を覆うように、強磁性層13を堆積する図3b。トンネルバリア層12の膜厚は例えば1nm程度であるので、堆積された強磁性層13の上面はほぼ平坦となる。次に、公知のフォトリソグラフィー技術を用いて、強磁性層13、トンネルバリア層12、強磁性層11をパターニングする。これにより、ソース電極/ドレイン電極8a、8bのうちの一方の電極8a上に、強磁性層11、トンネルバリア層12、および強磁性層13の積層構造を有するMTJ素子10を形成するとともに、ソース電極/ドレイン電極8a、8bのうちの他方の電極8b上に強磁性層11および強磁性層13の積層構造からなる導電性のコンタクトプラグ14が形成される図4a。このとき、MTJ素子10と、コンタクトプラグ14の厚さ高さはほぼ同じとなる。続いて、MTJ素子10およびプラグ14を覆うように、例えばCVD法を用いて、例えばSiO2からなる層間絶縁膜16を堆積した後、この層間絶縁膜16の上面を、例えばCMPを用いて、平坦化し、MTJ素子10およびコンタクトプラグ14のそれぞれの上面を露出させる図4b。次に、例えばスパッタ法を用いて、金属材料膜を堆積し、フォトリソグラフィー技術およびドライエッチングを用いて上記金属材料膜をエッチングし、MTJ素子10およびコンタクトプラグ14上にそれぞれ接続する上部電極20a、20bを形成する図5a。なお、上部電極20a、20bとなる金属材料膜としては、Ta、Ti、TiNが用いられる。続いて、上部電極20a、20bを覆うように、例えばCVD法を用いて、例えばSiO2からなる層間絶縁膜22を堆積する。その後、ダマシン法を用いて、層間絶縁膜22に、上部電極20a、20bに接続する、例えば、Cuからなる第1ビット線24aおよび第2ビット線24bを形成する。すなわち、フォトリソグラフィー技術を用いて層間絶縁膜22に、上部電極20a、20bに達する開口を形成し、この開口をCuで埋め込み、第1ビット線24aおよび第2ビット線24bを形成する図5b。その後、必要に応じて通常の多層配線を形成しても良い。これにより、メモリセルを完成する。このように構成された本実施形態のMRAMにおいては、MTJ素子10とコンタクトプラグ14の厚さ高さはほぼ同じであり、上部電極20a、20bも同じ高さとなっているので、上部電極20a、20bに接続される第1ビット線24a、第2ビット線24bを形成する際に、上部電極20a、20bおよびMTJ素子を損傷することがなく、MTJ素子10およびメモリセルが不良となるのを抑制することができる。また、本実施形態のMRAMを形成する場合は、従来の製造方法に比べて、ビアの製造工程を省略する代わりに接地線側のトンネルバリア層を除去するという工程が新たに追加される。しかし、トンネルバリア層を除去する際に用いるマスク50はビアを形成する際に用いるマスクにくらべサイズを大きくすることが可能であるため、マスクのコストとしてはビア形成する場合に比べて低くすることができる。以上説明したように、本実施形態によれば、メモリセルまたはMTJ素子が不良となることを抑制することができるとともに、製造コストが増加するのを抑制することができる。第2実施形態次に、第2実施形態によるMRAMについて図6を参照して説明する。この第2実施形態によるMRAMのメモリセルを図6に示す。この実施形態に係るメモリセルは、図1に示す第1実施形態に係るメモリセルにおいて、コンタクトプラグ14をコンタクトプラグ10Aに置き換えた構成となっている。このコンタクトプラグ10Aは、MTJ素子10とほぼ同じ構成を有しており、二つの強磁性層11、13に挟まれるトンネルバリ層12の少なくとも側部12aの絶縁性が低下した状態となっている。トンネルバリア層の絶縁性の低下方法は、製造方法において詳細に説明する。次に、第2実施形態に係るメモリセルの製造方法について図7a乃至図8bを参照して説明する。セルトランジスタ3のソース電極/ドレイン電極8a、8bを形成するまでは、第1実施形態と同様に行う。その後、図7aに示すように、層間絶縁膜7およびソース電極/ドレイン電極8a、8bの上面を覆うように、強磁性層11、トンネルバリア層12、強磁性層13を順次形成する。続いて、フォトリソグラフィー技術を用いて強磁性層13、トンネルバリア層12、強磁性層11をパターニングし、ソース電極/ドレイン電極8a、8b上にそれぞれ、強磁性層11、トンネルバリア層12、強磁性層13が積層されたMTJ素子10を形成する図7b。次に、ソース電極/ドレイン電極8a、8bのうちの一方の電極8a上に設けられたMTJ素子10を覆うように、例えば、保護膜60を形成する図8a。この保護膜60としては、SiNやSiO2などが挙げられるが、後述する水等の液体や還元性ガスをブロックするものであればこれらには限定されない。続いて、ソース電極/ドレイン電極8a、8bのうちの他方の電極8b上に設けられたMTJ素子10のトンネルバリア層12の少なくとも側部12aの絶縁性を低下させる処理を行う。絶縁性を低下させる処理としては、まず水に浸漬する方法が挙げられる。トンネルバリア層12がMgOである場合、MgOには潮解性を有しているため、MTJ素子10のトンネルバリア層12の側部12aからMgOが溶出、あるいは一部がOH基の形で水素が付着して絶縁性が低下する。また、別の方法としては、プラズマ化した水素やアンモニア処理で還元させる方法が挙げられる。この場合、トンネルバリア層12に含まれる酸素が還元作用によって側壁から脱離し、導電性の金属に変化し絶縁性が低下する。例えば、トンネルバリア層12がAl2O3である場合は、トンネルバリア層12の側部12aはAlとなる。また、トンネルバリア層12がMgOである場合は、トンネルバリア層12の側部12aはMgとなる図8b。続いて保護膜60を除去する。以降の工程は、第1実施形態と同じ工程を用いてメモリセルを完成する。第2実施形態では、トンネルバリア層12上に、フォトレジストを塗布する必要がないため、トンネルバリア層12と強磁性層13との界面特性は悪化しない。以上説明したように、第2実施形態も第1実施形態と同様に、メモリセルまたはMTJ素子が不良となることを抑制することができるとともに、製造コストが増加するのを抑制することができる。第3実施形態第3実施形態によるMRAMについて図9を参照して説明する。この第3実施形態によるMRAMのメモリセルを図9に示す。この第3実施形態に係るメモリセルは、図1に示す第1実施形態において、電極8b上のコンタクトプラグ14を、コンタクトプラグ14Aに置き換えた構成となっている。このコンタクトプラグ14Aは、電極8b上に設けられた強磁性層11、トンネルバリア層12、強磁性層13を有する積層構造10Bと、電極8bの上部の側部の層間絶縁膜7に形成された凹部に設けられた強磁性層11、トンネルバリア層12、強磁性層13の積層構造10Cと、を有し、積層構造10Cのうちの強磁性層13と、少なくとも積層構造10Bのトンネルバリア層12より下層の強磁性層11とが電気的に接続されるとともに、積層構造10Cのうちの強磁性層13と、積層構造10Bのうちの強磁性層13とが電気的に接続された構成となっている。次に、第3実施形態に係るメモリセルの製造方法について図10a乃至図11を参照して説明する。セルトランジスタ3のソース電極/ドレイン電極8a、8bを形成するまでは、第1実施形態と同様に行う。その後、図10aに示すように、フォトリソグラフィー技術を用いて、電極8bの側部の一部の領域を取り囲んでいる層間絶縁膜7を除去し、凹部70を形成し、段差を形成する。続いて、図10bに示すように、強磁性層11、トンネルバリア層12、強磁性層13を順次成膜する。このとき、溝70は、強磁性層11、トンネルバリア層12、強磁性層13の積層構造によって埋め込まれる。そして、凹部70に埋め込まれた積層構造の強磁性層13と電極8bとが電気的に接続され、電流が矢印80に示すように流れる。このためには、凹部70は、その深さが、強磁性層11の膜厚と、トンネルバリア層12の膜厚の合計値よりも大きくなるように設けられる。また、上記凹部70の深さの上限は、電極8b上の強磁性層13と、凹部70に埋め込まれた積層構造の強磁性層13とが段切れを起こさない深さであることが好ましい。次に、図11に示すように、フォトリソグラフィー技術を用いて、電極8a上の強磁性層11、トンネルバリア層12、強磁性層13の積層膜をパターニングし、電極8a上にMTJ素子10を形成する。以降は、第1実施形態と同様の工程を行い、メモリセルを完成する。以上説明したように、第2実施形態も第1実施形態と同様に、メモリセルまたはMTJ素子が不良となることを抑制することができるとともに、製造コストが増加するのを抑制することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。