"シリコンよりもバンドギャップの広い半導体材料からなる第1導電型の半導体基板に、少なくとも1つ以上のバイポーラトランジスタおよび少なくとも1つ以上のユニポーラトランジスタを設けた半導体装置であって、前記半導体基板の第1主面側で前記半導体基板を構成する第1導電型の第1半導体層と、前記半導体基板の第2主面側で前記半導体基板を構成する、前記第1半導体層よりも不純物濃度が高い第1導電型の第2半導体層と、前記第1半導体層と前記第2半導体層との間に設けられ、少なくとも前記第1半導体層に接する第1導電型の第3半導体層と、前記半導体基板の第2主面側に設けられ、前記第2半導体層を貫通して前記第3半導体層に達する凹部と、前記凹部の底面に設けられ、前記第3半導体層に接する第2導電型の第4半導体層と、前記第4半導体層に接する前記バイポーラトランジスタの出力電極と、前記半導体基板の第1主面側の、前記凹部に対応した位置に設けられた前記バイポーラトランジスタの入力電極および制御電極と、前記半導体基板の第2主面側に、前記凹部に対応して形成された凸部と、前記凸部の表面に設けられ、前記バイポーラトランジスタの出力電極に電気的に接続された前記ユニポーラトランジスタの出力電極と、前記半導体基板の第1主面側の、前記凸部に対応した位置に設けられ、前記バイポーラトランジスタの入力電極に電気的に接続された前記ユニポーラトランジスタの入力電極と、前記半導体基板の第1主面側の、前記凸部に対応した位置に設けられ、前記バイポーラトランジスタの制御電極に電気的に接続された前記ユニポーラトランジスタの制御電極と、を備えることを特徴とする半導体装置。前記ユニポーラトランジスタおよび前記バイポーラトランジスタは、電気的に並列に接続されていることを特徴とする請求項1に記載の半導体装置。前記凹部は、複数設けられ、前記半導体基板の前記凹部に対応した位置に、それぞれ前記バイポーラトランジスタが設けられ、複数の前記バイポーラトランジスタの各入力電極、各出力電極および各制御電極は、それぞれ電気的に接続されていることを特徴とする請求項1に記載の半導体装置。前記凸部は、複数設けられ、前記半導体基板の前記凸部に対応した位置に、それぞれ前記ユニポーラトランジスタが設けられ、複数の前記ユニポーラトランジスタの各入力電極、各出力電極および各制御電極は、それぞれ電気的に接続されていることを特徴とする請求項1に記載の半導体装置。前記バイポーラトランジスタは、複数のバイポーラトランジスタセルからなり、複数の前記バイポーラトランジスタセルの各入力電極、各出力電極および各制御電極は、それぞれ電気的に接続されていることを特徴とする請求項1に記載の半導体装置。前記ユニポーラトランジスタは、複数のユニポーラトランジスタセルからなり、複数の前記ユニポーラトランジスタセルの各入力電極、各出力電極および各制御電極は、それぞれ電気的に接続されていることを特徴とする請求項1に記載の半導体装置。前記第1半導体層の、前記凹部に対応する位置の表面層に選択的に設けられた前記バイポーラトランジスタの第2導電型の第5半導体層と、前記第5半導体層の表面層に選択的に設けられた前記バイポーラトランジスタの第1導電型の第6半導体層と、をさらに備え、前記バイポーラトランジスタの入力電極は、前記第6半導体層に接することを特徴とする請求項1に記載の半導体装置。前記第1半導体層の、前記凸部に対応する位置の表面層に選択的に設けられた前記ユニポーラトランジスタの第2導電型の第7半導体層と、前記第7半導体層の表面層に選択的に設けられた前記ユニポーラトランジスタの第1導電型の第8半導体層と、をさらに備え、前記ユニポーラトランジスタの入力電極は、前記第8半導体層に接することを特徴とする請求項1に記載の半導体装置。前記バイポーラトランジスタは、前記半導体基板と前記バイポーラトランジスタの制御電極との間で前記半導体基板に接してゲート絶縁膜が設けられた絶縁ゲート構造を有し、前記ユニポーラトランジスタは、前記半導体基板と前記ユニポーラトランジスタの制御電極との間で前記半導体基板に接してゲート絶縁膜が設けられた絶縁ゲート構造を有することを特徴とする請求項1に記載の半導体装置。前記第1半導体層の、前記凹部に対応する位置の表面層に選択的に設けられた前記バイポーラトランジスタの第1導電型の第6半導体層と、前記第1半導体層の、前記凹部に対応する位置の表面層に、前記第6半導体層と離れて選択的に設けられた前記バイポーラトランジスタの第2導電型の第9半導体層と、前記第1半導体層の、前記凸部に対応する位置の表面層に選択的に設けられた前記ユニポーラトランジスタの第1導電型の第8半導体層と、前記第1半導体層の、前記凸部に対応する位置の表面層に、前記第8半導体層と離れて選択的に設けられた前記ユニポーラトランジスタの第2導電型の第10半導体層と、をさらに備え、前記バイポーラトランジスタは、前記第9半導体層に接して前記バイポーラトランジスタの制御電極が設けられたゲート構造を有し、前記ユニポーラトランジスタは、前記第10半導体層に接して前記ユニポーラトランジスタの制御電極が設けられたゲート構造を有することを特徴とする請求項1に記載の半導体装置。前記第4半導体層は、前記凹部の底面に露出する前記第3半導体層の表面に成長させたエピタキシャル層であることを特徴とする請求項1に記載の半導体装置。前記第4半導体層は、前記凹部の底面に露出する前記第3半導体層に第2導電型不純物を注入することによって形成された半導体層であることを特徴とする請求項1に記載の半導体装置。前記バイポーラトランジスタおよび前記ユニポーラトランジスタを囲む電界緩和領域をさらに備えることを特徴とする請求項1に記載の半導体装置。前記電界緩和領域は、前記半導体基板の、外周部に設けられた凸部に対応する位置に設けられていることを特徴とする請求項13に記載の半導体装置。前記第3半導体層は、さらに前記第2半導体層に接することを特徴とする請求項1に記載の半導体装置。しかしながら、本発明者が鋭意研究を重ねた結果、次のような問題が生じることが新たに判明した。上述した非特許文献2~4に示すスイッチング装置の構造は、ワイドギャップ半導体材料固有の特性に基づく制約や、ワイドギャップ半導体材料からなる半導体基板の加工精度に起因する制約により、ワイドギャップ半導体材料で構成されたスイッチング装置以下、ワイドギャップ半導体スイッチング装置とするの本来の性能を実現する上で種々問題があることについて言及されていない。ワイドギャップ半導体スイッチング装置を作製する際に生じる上記問題は、特に高性能で信頼性の高いワイドギャップ半導体スイッチング装置を実現する上で深刻な問題となる。具体的には、図11に示すSiC-IGBTのようなワイドギャップ半導体スイッチング装置は、ワイドギャップ半導体材料の特徴である広いバンドギャップに起因して、順方向に電圧を印加したときにオン電流が流れ始めるまでのビルトイン電圧が格段に大きくなる。例えば、Si-IGBTのビルトイン電圧が約0.7Vであるのに対し、SiC-IGBTのビルトイン電圧は約2.7Vである。すなわち、SiC-IGBTは、順方向に電圧を印加しても印加電圧が約2.7Vに達するまでは通電されないため、電力損失が増大するという第1の問題がある。また、SiCのp型単結晶の結晶品質を大きく損ねることなくp型不純物を添加してp型単結晶を成長させ、1×1020cm3以上の高い不純物濃度を有するp型単結晶を得ることは難しい。このため、SiCを半導体材料としてp型単結晶を成長させた半導体基板以下、p型SiC支持基板とするは、抵抗率を低くすることができないという材料固有の問題を有する。例えば、図11に示すSiC-IGBTをp型SiC支持基板を用いて作製する場合、p型SiC支持基板からなるpコレクタ層1009を厚くするほど、pコレクタ層1009における内部抵抗が高くなり、SiC-IGBTの電力損失が増大する。したがって、pコレクタ層1009を例えば約10μm程度に極力薄くする必要がある。しかしながら、pコレクタ層1009を薄くした場合、SiC-IGBT全体の厚さが薄くなる。例えば、上述した非特許文献2に示す13kV級の耐圧を有するSiC-IGBTでは、SiC-IGBT全体の厚さは150~200μm以下となる。また、SiC-IGBT全体の厚さを薄くする場合、SiC-IGBTが形成されるSiCを半導体材料とするウエハ以下、SiCウエハとするを薄く加工することになるが、薄く加工され平坦な形状を有するSiCウエハは、SiC-IGBTを形成するための各種プロセスが行われるごとに凸状に反った状態や凹状に反った状態に変化し、複雑な湾曲形状に変形してしまう。一般に、ワイドギャップ半導体材料に対して行なわれる各種の熱処理は高い温度で処理する必要があるため、SiCウエハの湾曲はさらに助長されて大きくなってしまう。SiCウエハが湾曲している場合、SiCウエハの表面または表面層にエッチング等による微細パターンを形成することが困難となったり、各種処理装置によってSiCウエハに加わる外力以下、機械ストレスとするおよび熱以下、熱ストレスとするによってSiCウエハが破壊に至ったり、破壊に至らないまでもSiCウエハに多数の各種の欠陥が発生してしまうなどの問題が生じる。SiCウエハに生じた欠陥は、リーク電流の増大や内部ノイズの増大を招き、SiC-IGBTの性能を大きく損ねる原因となる。また、SiCウエハの湾曲が大きくなることにより、ワイドギャップ半導体材料本来の高い性能を発揮させたSiC-IGBTを形成することができなくなる。仮に、ワイドギャップ半導体材料本来の高性能を発揮させたSiC-IGBTを形成することができたとしても歩留まりが極端に低く、経済性が大きく損ねられるという第2の問題がある。さらに、SiC-IGBTのpコレクタ層1009における内部抵抗が高くなることを防止するために、上述したようにpコレクタ層1009を薄く形成せざるを得ない。このため、SiC-IGBTをパッケージに実装する際のダイボンディング時に、半田を溶融させなじませるスクラブ工程によって、SiC-IGBTに機械ストレスが生じる虞がある。また、SiC-IGBTを実装するとき、および実装後におけるSiC-IGBTの稼働時に、ワイドギャップ半導体材料とパッケージを構成する材料との熱膨張率差によってSiC-IGBTに熱ストレスが加わる虞がある。SiC-IGBTに機械ストレスや熱ストレスが加わった場合、SiC-IGBTのpコレクタ層1009に多くの欠陥が発生する。pコレクタ層1009に発生した欠陥は、pコレクタ層1009とnバッファ層1008との接合にまで容易に達し、リーク電流を増大させる。リーク電流が増大した場合、SiC-IGBTの性能を損ねてしまうという第3の問題がある。さらに、SiCウエハの湾曲や、SiC-IGBTのpコレクタ層1009を薄くすることに起因する機械ストレスや熱ストレスにより、ワイドギャップ半導体材料で構成されたSiC-IGBTの各層に各種欠陥が多量に発生する。それらの欠陥のうちの積層欠陥は、注入された少数キャリアが結晶の格子点に衝突したときの衝突エネルギーで格子点の原子が動かされ積層欠陥の大きさが拡大してしまう。積層欠陥の大きさが拡大する性質は、ワイドギャップ半導体特有の性質である。積層欠陥は、ワイドギャップ半導体材料内の少数キャリアをトラップして再結合させ通電に寄与させることなく消滅させる。このため、SiC-IGBTの内部抵抗が増大する。したがって、SiC-IGBTのようなワイドギャップ半導体材料によって作製されたバイポーラタイプの半導体装置は、装置を稼働し通電している間に注入される少数キャリアにより積層欠陥が増大し、内部抵抗が増大する。これにより、装置の信頼性が大きく低減するという第4の問題がある。SiC-IGBTのpコレクタ層1009となる半導体基板を厚くすることができないという問題を緩和するために、例えば図11に示すSiC-IGBTにおいてnドリフト層1001をより厚く形成し、nバッファ層1008を設けないノンパンチスルー構造が公知である不図示。しかしながら、ノンパンチスルー構造のSiC-IGBTの場合、nドリフト層を厚くすることに起因する第5の問題が発生する。すなわち、所定の耐圧に相当する逆電圧印加時に形成される空乏層の幅以上にnドリフト層を厚く形成するため、nドリフト層を厚くした分だけnドリフト層の内部抵抗が増大し電力損失が増大するという問題が生じる。また、現在のエピタキシャル層の形成技術では、SiCを用いて形成されたエピタキシャル層に、上記のように各種の結晶欠陥が多く存在する。このため、エピタキシャル層からなるnドリフト層を備えたSiC-IGBTは、nドリフト層を厚くするほどnドリフト層内の結晶欠陥が増加し、逆方向電圧印加時オフ時のリーク電流が激増してしまう。これにより、エピタキシャル層からなるnドリフト層を備えたSiC-IGBTは、耐圧が低下し、歩留まりが大きく低下する。一方、エピタキシャル層からなるnドリフト層を備えたSiC-IGBTは、順方向電圧印加時オン時に、順方向電圧の劣化がより激しくなり信頼性が損ねられ、Siで構成されたSi-IGBTには発生しない極めて深刻な問題が生じる。エピタキシャル層からなるnドリフト層を備えたSiC-IGBTに順方向電圧を印加したときに生じる問題は、SiCで形成されたエピタキシャル層に発生する結晶欠陥のうちの主に積層欠陥に起因し、エピタキシャル層内の積層欠陥がSiC-IGBTに順方向電圧が印加され通電されるに伴って積層欠陥が増大することによって生じることが判明している。しかしながら、エピタキシャル層からなるnドリフト層を備えたSiC-IGBTに逆方向電圧印加時に生じる問題は、SiCで形成されたエピタキシャル層に発生する結晶欠陥のうちのいずれの結晶欠陥が主な原因となっているかは判明していない。また、ノンパンチスルー構造のSiC-IGBTは、nバッファ層が設けられていないため、pコレクタ層からpコレクタ層よりも不純物濃度の低いnドリフト層へ注入されるキャリアが過剰となり、逆方向電圧印加時にnドリフト層内に残る残存キャリアが増大する。nドリフト層内に残る残存キャリアが増大した場合、ノンパンチスルー構造のSiC-IGBTのターンオフ時間が長くなり、ターンオフ損失が増大するという問題が生じる。この発明は、上述した従来技術による問題点を解消するため、電力損失を低減した半導体装置を提供することを目的とする。この発明は、上述した従来技術による問題点を解消するため、経済性が高い半導体装置を提供することを目的とする。この発明は、上述した従来技術による問題点を解消するため、信頼性が高い半導体装置を提供することを目的とする。上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、シリコンよりもバンドギャップの広い半導体材料からなる第1導電型の半導体基板に、少なくとも1つ以上のバイポーラトランジスタおよび少なくとも1つ以上のユニポーラトランジスタを設けた半導体装置であって、前記半導体基板の第1主面側で前記半導体基板を構成する第1導電型の第1半導体層と、前記半導体基板の第2主面側で前記半導体基板を構成する、前記第1半導体層よりも不純物濃度が高い第1導電型の第2半導体層と、前記第1半導体層と前記第2半導体層との間に設けられ、少なくとも前記第1半導体層に接する第1導電型の第3半導体層と、前記半導体基板の第2主面側に設けられ、前記第2半導体層を貫通して前記第3半導体層に達する凹部と、前記凹部の底面に設けられ、前記第3半導体層に接する第2導電型の第4半導体層と、前記第4半導体層に接する前記バイポーラトランジスタの出力電極と、前記半導体基板の第1主面側の、前記凹部に対応した位置に設けられた前記バイポーラトランジスタの入力電極および制御電極と、前記半導体基板の第2主面側に、前記凹部に対応して形成された凸部と、前記凸部の表面に設けられ、前記バイポーラトランジスタの出力電極に電気的に接続された前記ユニポーラトランジスタの出力電極と、前記半導体基板の第1主面側の、前記凸部に対応した位置に設けられ、前記バイポーラトランジスタの入力電極に電気的に接続された前記ユニポーラトランジスタの入力電極と、前記半導体基板の第1主面側の、前記凸部に対応した位置に設けられ、前記バイポーラトランジスタの制御電極に電気的に接続された前記ユニポーラトランジスタの制御電極と、を備えることを特徴とする。バイポーラトランジスタは、IGBT、MAGBT、SIサイリスタなどのビルトイン電圧を有するものである。SIサイリスタは、サイリスタの自己保持機能を有しないため、バイポーラトランジスタに該当する。ユニポーラトランジスタは、MOSFET、JFET、SIT、SIAFETなどである。また、この発明にかかる半導体装置は、上述した発明において、前記ユニポーラトランジスタおよび前記バイポーラトランジスタは、電気的に並列に接続されていることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記凹部は、複数設けられ、前記半導体基板の前記凹部に対応した位置に、それぞれ前記バイポーラトランジスタが設けられ、複数の前記バイポーラトランジスタの各入力電極、各出力電極および各制御電極は、それぞれ電気的に接続されていることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記凸部は、複数設けられ、前記半導体基板の前記凸部に対応した位置に、それぞれ前記ユニポーラトランジスタが設けられ、複数の前記ユニポーラトランジスタの各入力電極、各出力電極および各制御電極は、それぞれ電気的に接続されていることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記バイポーラトランジスタは、複数のバイポーラトランジスタセルからなり、複数の前記バイポーラトランジスタセルの各入力電極、各出力電極および各制御電極は、それぞれ電気的に接続されている。また、この発明にかかる半導体装置は、上述した発明において、前記ユニポーラトランジスタは、複数のユニポーラトランジスタセルからなり、複数の前記ユニポーラトランジスタセルの各入力電極、各出力電極および各制御電極は、それぞれ電気的に接続されている。また、この発明にかかる半導体装置は、上述した発明において、前記第1半導体層の、前記凹部に対応する位置の表面層に選択的に設けられた前記バイポーラトランジスタの第2導電型の第5半導体層と、前記第5半導体層の表面層に選択的に設けられた前記バイポーラトランジスタの第1導電型の第6半導体層と、をさらに備え、前記バイポーラトランジスタの入力電極は、前記第6半導体層に接することを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第1半導体層の、前記凸部に対応する位置の表面層に選択的に設けられた前記ユニポーラトランジスタの第2導電型の第7半導体層と、前記第7半導体層の表面層に選択的に設けられた前記ユニポーラトランジスタの第1導電型の第8半導体層と、をさらに備え、前記ユニポーラトランジスタの入力電極は、前記第8半導体層に接することを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記バイポーラトランジスタは、前記半導体基板と前記バイポーラトランジスタの制御電極との間で前記半導体基板に接してゲート絶縁膜が設けられた絶縁ゲート構造を有し、前記ユニポーラトランジスタは、前記半導体基板と前記ユニポーラトランジスタの制御電極との間で前記半導体基板に接してゲート絶縁膜が設けられた絶縁ゲート構造を有することを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第1半導体層の、前記凹部に対応する位置の表面層に選択的に設けられた前記バイポーラトランジスタの第1導電型の第6半導体層と、前記第1半導体層の、前記凹部に対応する位置の表面層に、前記第6半導体層と離れて選択的に設けられた前記バイポーラトランジスタの第2導電型の第9半導体層と、前記第1半導体層の、前記凸部に対応する位置の表面層に選択的に設けられた前記ユニポーラトランジスタの第1導電型の第8半導体層と、前記第1半導体層の、前記凸部に対応する位置の表面層に、前記第8半導体層と離れて選択的に設けられた前記ユニポーラトランジスタの第2導電型の第10半導体層と、をさらに備え、前記バイポーラトランジスタは、前記第9半導体層に接して前記バイポーラトランジスタの制御電極が設けられたゲート構造を有し、前記ユニポーラトランジスタは、前記第10半導体層に接して前記ユニポーラトランジスタの制御電極が設けられたゲート構造を有することを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第4半導体層は、前記凹部の底面に露出する前記第3半導体層の表面に成長させたエピタキシャル層であることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第4半導体層は、前記凹部の底面に露出する前記第3半導体層に第2導電型不純物を注入することによって形成された半導体層であることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記バイポーラトランジスタおよび前記ユニポーラトランジスタを囲む電界緩和領域をさらに備えることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記電界緩和領域は、前記半導体基板の、外周部に設けられた凸部に対応する位置に設けられていることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第3半導体層は、さらに前記第2半導体層に接することを特徴とする。この発明によれば、上記構成により、バイポーラトランジスタおよびユニポーラトランジスタ両素子のゲート電極制御電極にゲート電圧を印加することにより、ワイドギャップ半導体材料からなるSiC-IGBTのようなバイポーラトランジスタは、ビルトイン電圧以下の順方向電圧では駆動できないが、並列接続したワイドギャップ半導体材料からなるMOSFETのようなユニポーラトランジスタを零V付近から駆動させることができる。さらに、ビルトイン電圧以上の順方向電圧では、バイポーラトランジスタおよびユニポーラトランジスタの両素子を駆動させることができる。この結果、本発明の半導体装置は、バイポーラトランジスタのビルトイン電圧以下の順方向電圧でも出力を取り出すことができるため電力損失の大幅な低減が可能となり、前記第1の問題を解決することができる。また、バイポーラトランジスタおよびユニポーラトランジスタの両素子のゲート電極にゲート電圧を印加した際には、バイポーラトランジスタのビルトイン電圧以下の順方向電圧でもバイポーラトランジスタのエミッタ入力電極とユニポーラトランジスタのドレイン出力電極間でユニポーラトランジスタとして動作し通電されるので、半導体装置面積の有効活用が可能となる。さらに、バイポーラトランジスタのビルトイン電圧以上の順方向電圧が印加されたときには、バイポーラトランジスタが駆動されるとともに、バイポーラトランジスタのpコレクタ層第4半導体層から注入されたキャリアがユニポーラトランジスタのnドリフト層第1半導体層にも流れ込み伝導度変調を起す。このため、ユニポーラトランジスタがバイポーラトランジスタとして動作する。これにより、半導体装置面積の有効活用が可能となる。また、本発明の半導体装置以下、複合スイッチング装置とするを構成するにあたり、例えば300μm以上の厚さを有し、かつnドリフト層よりも不純物濃度の高いn型のSiC支持基板を用いる。SiC支持基板は、ユニポーラトランジスタのnドレイン層第2半導体層となる。SiC支持基板の第1主面にnバッファ層第3半導体層、nドリフト層を順次積層してSiC基板を構成し、このSiC基板にバイポーラトランジスタおよびユニポーラトランジスタを設ける。一例として、絶縁ゲート構造を有するバイポーラトランジスタまたはユニポーラトランジスタの構成について説明する。nドリフト層の表面に選択的にpボディ層第5半導体層を設ける。さらに、pボディ層の表面層に複数のnエミッタ層第6半導体層、またはnソース層:第8半導体層を設ける。pボディ層および複数のnエミッタ層またはnソース層の表面には、エミッタ電極またはソース電極を設ける。また、nドリフト層とnエミッタ層またはnソース層の間のpボディ層上にはゲート絶縁膜を介してゲート電極を設ける。ゲート絶縁膜およびゲート電極はその両端が各々nドリフト層とnエミッタ層またはnソース層上に跨って存在するように設ける。ところで、バイポーラトランジスタおよびユニポーラトランジスタのそれぞれの各種電極を形成する前に、SiC基板の第2主面から例えば研磨や研削、エッチングなど公知の手法で、nドレイン層の厚さが150μm以下に好ましくは80μm以下になるまでSiC基板を薄く加工する。SiC基板の加工した側の主面には、例えば、外周部が凸部となり、SiC基板の中央部が複数の凹凸を有するように凹部および凸部を設ける。このようにすることにより、本複合スイッチング装置の中の配置は、SiC基板の外周部の凸部に対向する第1主面には、例えばJTEJunctionTerminationExtensionなどの電界緩和層を含む耐圧構造部が配置され、かつ、SiC基板の外周部の凸部の内部に隣り合う凹部にはバイポーラトランジスタが配置され、さらに内部に隣り合う凸部にはユニポーラトランジスタが配置される。凹部はその底面にnバッファ層が露出する深さで設けられており、凹部の底面に露出するnバッファ層の表面には、nバッファ層よりも高濃度のpコレクタ層が設けられる。pコレクタ層の表面には、コレクタ電極が形成される。凸部の少なくとも表面にはユニポーラトランジスタのドレイン電極を設ける。凸部の表面から側面に跨ってユニポーラトランジスタのドレイン電極を設けてもよい。バイポーラトランジスタのコレクタ電極とユニポーラトランジスタのドレイン電極とは電気的に接続されている。本発明の複合スイッチング装置を上記構造とすることにより、高性能化のために微細パターンが不可欠なゲート層第9半導体層、第10半導体層やエミッタ層、ソース層を、nドレイン層となるSiC支持基板が厚い間に形成することができる。このため、複合スイッチング装置の作製過程におけるSiCウエハの湾曲を大幅に抑制することができ、フォトエッチング等による微細パターンの形成が容易となる。かつ、SiCウエハに形成された複合スイッチング装置を構成する各素子が機械ストレスおよび熱ストレスで破壊したり、多数の欠陥が発生したりするのを防ぐことができる。また、本発明の複合スイッチング装置を上記構造とすることにより、結晶欠陥が多く形成されてしまう厚いp型SiC支持基板を用いずに、n型SiC支持基板を用いて複合スイッチング装置を構成することができる。最終的には、n型SiC支持基板の厚さを150μm以下に、好ましくは80μm以下に薄くするのでSiC支持基板からなるnドレイン層部分における内部抵抗を大幅に抑制することができる。このように、素子の微細化を図ることができ、SiC支持基板からなるnドレイン層部分での内部抵抗も大幅に抑制することができるので、ワイドギャップ半導体材料からなる複合スイッチング装置本来の高速で低損失という高性能を発揮させることができ、かつ歩留まりを向上させることができる。これにより、経済性を大きく向上させることができ、前記第2の問題を解決することができる。また、pコレクタ層は凹部の底面に形成されるので、ダイボンディングの際に熱膨張係数が大きく異なるパッケージとpコレクタ層とが直接接続されることを回避することができる。これにより、pコレクタ層に熱ストレスや機械ストレスが直接加わらないようにすることができ、クラックや欠陥の発生を大幅に抑制することができる。さらに、SiC基板をワイヤボンディングの際に、パッケージにはSiC基板の凸部が接触してSiC基板を支えるため、ワイヤの圧着力を大きくするために加えられる機械ストレスにより、凹部に加わるストレスが大きくなることを大幅に緩和することができ、クラックや欠陥の発生をさらに抑制することができる。したがって、pコレクタ層に欠陥が発生することによるpコレクタ層とnバッファ層との接合におけるリーク電流の増大を抑制し、複合スイッチング装置のバイポーラトランジスタの性能が損ねられることを抑制することができ前記第3の問題を解決することができる。また、上述したように、nドレイン層となるSiC支持基板が薄いことやpコレクタ層が薄いことに起因して複合スイッチング装置の作製過程で生じるSiCウエハの湾曲や、複合スイッチング装置の実装過程で増大するSiC支持基板への熱ストレスおよび機械ストレスを抑制することができ、積層欠陥など各種欠陥の発生を大幅に低減することができる。この結果、積層欠陥に起因する複合スイッチング装置の内部抵抗の増大を抑制することができ、信頼性を向上することができ前記第4の問題を解決することができる。また、nバッファ層を具備する構成により、nドリフト層をより薄くすることが可能なパンチスルー構造を採用することができる。すなわち、パンチスルー構造の半導体装置では空乏層を薄くしているので、耐圧に相当する逆電圧印加時には、空乏層がnドリフト層内いっぱいに広がり、さらにnドリフト層よりも不純物濃度の高いnバッファ層内にも進入して広がる。しかし、nバッファ層を所定の厚さと所定の不純物濃度にすることにより空乏層をnバッファ層内で終端させることができ耐圧を確保することができる。この結果、ノンパンチスルー構造の半導体装置に比べてnドリフト層をかなり薄くすることができるので、nドリフト層を薄くした分だけnドリフト層の内部抵抗分が減少し電力損失を低減することができる。また、nドリフト層が厚くなるほど激増する逆電圧印加時のリーク電流も低減することができ、歩留まりが大きく増加する。一方、複合スイッチング装置のオンしたときの通電時における順方向電圧の劣化も抑制され、信頼性を向上することができるので前記第5の問題を解決することができる。さらに、pコレクタ層からの過剰なキャリアの注入を抑えることができるので、複合スイッチング装置のオフ時における残存キャリアを低減することができターンオフ時間を早くし、ターンオフ損失も低減することができる。このように、複合スイッチング装置は、零V付近の低い順方向バイアス時でも電力を出力することができ、かつバイポーラトランジスタのビルトイン電圧以上では伝導度変調効果により大電力を出力することができる。また、半導体装置の作製過程におけるSiCウエハの湾曲を大幅に抑制することができ、半導体装置内部に発生する積層欠陥を含む各種欠陥を大幅に抑制することができる。さらに、nドリフト層の厚さを低減することができるので、複合スイッチング装置の低損失低リーク電流といった高性能化を実現することができるのに加えて、信頼性や歩留まり向上による経済性も向上させることができる。本発明にかかる半導体装置によれば、電力損失を低減することができるという効果を奏する。また、本発明にかかる半導体装置によれば、経済性を向上することができるという効果を奏する。本発明にかかる半導体装置によれば、信頼性を向上することができるという効果を奏する。以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付すおよび-は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。実施の形態1図1は、実施の形態1にかかる半導体装置の平面レイアウトを示す平面図である。また、図2は、図1の切断線A-A’における断面図である。図1,2に示す半導体装置は、炭化珪素SiCの四層周期六方晶4H-SiCなどシリコンよりもバンドギャップが広い材料ワイドギャップ半導体からなる同一の半導体基板SiC基板に形成された複数の素子から構成される例えば10kV級の耐圧を有するスイッチング装置以下、複合スイッチング装置とする1である。図1に示すように、複合スイッチング装置1の平面レイアウトにおいて、ワイドギャップ半導体で構成された絶縁ゲート型電界効果トランジスタMOSFET、ユニポーラトランジスタの形成領域としてのMOSFET領域2はSiC基板の中央部に配置されている。ワイドギャップ半導体で構成された絶縁ゲート型バイポーラトランジスタIGBT、バイポーラトランジスタの形成領域としてのIGBT領域3a,3bはMOSFET領域2に接してMOSFET領域2を挟んで配置されている。SiC基板の外周部には、耐圧構造部4aとしてのJTEJunctionTerminationExtension、電界緩和領域4およびnチャネルストッパー5が互いに離れて設けられている。MOSFET領域2およびIGBT領域3a,3bは、耐圧構造部4aで囲まれている。JTE4は、MOSFET領域2およびIGBT領域3a,3bを囲んでいる。nチャネルストッパー5は、JTE4を囲んでいる。また、JTE4は、MOSFET領域2の、MOSFET領域2およびIGBT領域3a,3bが並列して配置された方向以下、素子配置並列方向とするにおいてIGBT領域3a,3bに接し、素子配置並列方向に直交する方向以下、素子配置直交方向とするにおいてMOSFET領域2およびIGBT領域3a,3bに接する。MOSFET領域2には、複数のMOSFETセル不図示が並列に接続されてなるMOSFETが設けられている。MOSFETセルは、例えば長方形状の平面形状を有する。複数のMOSFETセルは、素子配置並列方向に並列に配置されている。また、複数のMOSFETセルの各ゲート電極制御電極、各ソース電極入力電極、および各ドレイン電極出力電極は、それぞれ電気的に接続されている。IGBT領域3a,3bには、複数のIGBTセル不図示が並列に接続されてなるIGBTがそれぞれ設けられている。IGBTセルは、例えば長方形状の平面形状を有する。IGBT領域3a,3bにおいて、複数のIGBTセルは、素子配置並列方向に並列に配置されている。複数のIGBTセルの各ゲート電極制御電極、各エミッタ電極入力電極、および各コレクタ電極出力電極は、それぞれ電気的に接続されている。MOSFET領域2に設けられたMOSFETおよびIGBT領域3a,3bに設けられたIGBTのゲート電極どうしは電気的に接続されている不図示。MOSFET領域2に設けられたMOSFETのソース電極およびIGBT領域3a,3bに設けられたIGBTのエミッタ電極は電気的に接続されている不図示。MOSFET領域2に設けられたMOSFETのドレイン電極およびIGBT領域3a,3bに設けられたIGBTのコレクタ電極は電気的に接続されている不図示。複合スイッチング装置1は、例えば正方形状の平面形状を有する。複合スイッチング装置1の素子配置並列方向および素子配置直交方向の幅は、それぞれ4mmであってもよい。MOSFETセルおよびIGBTセルは、ともに、素子配置並列方向の幅が約16μmであり、素子配置直交方向の幅が2.5mmであってもよい。MOSFET領域2には、例えば約45個のMOSFETセルが配置されている不図示。IGBT3a、3bには、各々55個のIGBTセルが配置されている不図示。JTE4の幅は、素子配置並列方向および素子配置直交方向ともに約500μmであってもよい。次に、図2を用いて、複合スイッチング装置1の主要な断面構造を説明する。図2に示すように、複合スイッチング装置1は、MOSFETセルのnドレイン層第2半導体層6となるSiC支持基板を用いて作製される。SiC支持基板の第1主面には、nバッファ層第3半導体層8となるn型のエピタキシャル層がSiCなどのワイドギャップ半導体材料を用いて形成される。nバッファ層8の表面には、nドリフト層第1半導体層11となるn型のエピタキシャル層がSiCなどのワイドギャップ半導体材料を用いて形成される。nドリフト層11は、nバッファ層8よりも低い不純物濃度を有する。また、nバッファ層8は、nドレイン層6よりも低い不純物濃度を有する。以下、nドレイン層6となるSiC支持基板、ワイドギャップ半導体材料からなるnバッファ層8およびワイドギャップ半導体材料からなるnドリフト層11が積層されてなる基板をSiC基板とする実施の形態2~6においても同様に、nドレイン層となるSiC支持基板、nバッファ層およびnドリフト層が積層されてなる基板をSiC基板とする。MOSFET領域2において、SiC基板の第1主面nドリフト層11の表面には、MOSFETのおもて面素子構造2_0が形成されている。IGBT領域3a,3bにおいて、SiC基板の第1主面には、それぞれIGBTのおもて面素子構造3a_0,3b_0が形成されている。耐圧構造部4aにおいて、SiC基板の第1主面側のnドリフト層11の表面層には、JTE4が設けられている。JTE4は、IGBT領域3aの外周部側でおもて面素子構造3a_0に接し、IGBT領域3bの外周部側でおもて面素子構造3b_0に接する。具体的には、JTE4は、IGBT領域3aの最も耐圧構造部4a側に配置されたIGBTセルのpボディ層第5半導体層、不図示、およびIGBT領域3bの最も耐圧構造部4a側に配置されたIGBTセルのpボディ層不図示に接する。また、耐圧構造部4aにおいて、SiC基板の第1主面の表面層には、nドリフト層11よりも高い不純物濃度のnチャネルストッパー5が設けられている。具体的には、nチャネルストッパー5は、SiC基板の第1主面の外周端部に設けられている。nチャネルストッパー5は、JTE4と離れて設けられており、nチャネルストッパー5とJTE4との間においてSiC基板の第1主面にはnドリフト層11が露出する。IGBT領域3a,3bにおいて、SiC基板の第2主面側nドレイン層6側には、nドレイン層6を貫通しnバッファ層8に達する凹部7a,7bがそれぞれ設けられている。すなわち、IGBTは、SiC基板の凹部7a,7bに対応する位置に設けられている。凹部7a,7bの底面には、n型バッファ層8が露出する。IGBT領域3a,3bにおけるSiC基板の第2主面に凹部7a,7bが設けられていることにより、SiC基板の第2主面には、MOSFET領域2において凸部6bが形成され、耐圧構造部4aにおいて凸部6aが形成される。すなわち、MOSFETは、SiC基板の凸部6bに対応する位置に設けられている。耐圧構造部4aは、SiC基板の凸部6bに対応する位置に設けられている。これにより、SiC基板の第2主面には、SiC基板のIGBT領域3a側の耐圧構造部4aから中央部のMOSFET領域2を経て、SiC基板のIGBT領域3b側の耐圧構造部4aに向かって凸部6a、凹部7a、凸部6b、凹部7b、凸部6aからなる凹凸が形成される。図2に示す複合スイッチング装置においては、SiC基板の第2主面に、1つの凸部6bおよび2つの凹部7a,7bからなる凹凸を設けているが、さらに複数の凹凸を設けてもよい。SiC基板の第2主面に複数の凹凸を設ける場合、SiC基板には各凸部および各凹部に対応する位置にそれぞれMOSFETおよびIGBTが設けられる。凸部に対応する位置に設けられたMOSFETの各ゲート電極、各ソース電極および各ドレイン電極は、それぞれ電気的に接続されている。凹部に対応する位置に設けられたIGBTの各ゲート電極、各エミッタ電極、各コレクタ電極は、それぞれ電気的に接続されている。SiC基板の第2主面の凹部7a,7bに露出するnバッファ層8の表面には、それぞれpコレクタ層第4半導体層9a,9bが設けられている。pコレクタ層9a,9bは、n型ドリフト層11よりも高い不純物濃度を有する。pコレクタ層9a,9bの表面には、それぞれ例えばチタンTiからなる金属膜以下、Ti膜とする10a,10bが形成されている。Ti膜10a,10bは、pコレクタ層9a,9bとのオーミックコンタクトを形成する。Ti膜10a,10bは、凹部7a,7b内においてpコレクタ層9a,9bを覆う。Ti膜10a,10bの表面には、コレクタ電極20が設けられている。コレクタ電極20は、例えば、Ti膜10a,10b側から、ニッケルNi膜、金Au膜の順で積層された積層膜であってもよい。コレクタ電極20は、凸部6a,6bの表面に延在して設けられており、凸部6a,6bの表面、Ti膜10a,10bの表面、および凹部7a,7bの側壁のnドレイン層6が露出する部分のすべてを覆う。凸部6a,6bの側面と表面に設けられたコレクタ電極20は、MOSFET領域2においてMOSFETセルのドレイン電極として機能する。図3は、実施の形態1にかかる半導体装置の要部断面図である。図3には、図1,2に示す複合スイッチング装置1の耐圧構造部4a近傍の断面構造を示す。以下、IGBT領域3b側の耐圧構造部4a近傍の断面構造について説明するが、IGBT領域3a側の耐圧構造部4a近傍の断面構造は、MOSFET領域2を中心にIGBT領域3b側の耐圧構造部4a近傍の断面構造と対称となっている。図3に示すように、耐圧構造部4aにおいて、SiC基板の第1主面には溝が設けられ、耐圧構造部4aにおけるSiC基板の第1主面は、MOSFET領域2およびIGBT領域3a,3bにおけるSiC基板の第1主面よりも低くなっている。溝と溝との間の部分以下、メサ部とするは、MOSFET領域2およびIGBT領域3a,3bである。耐圧構造部4aに設けられた溝によって、JTE4およびnチャネルストッパー5は、MOSFET領域2に設けられたMOSFETセルのおもて面素子構造不図示やIGBT領域3bに設けられたIGBTセルのおもて面素子構造3b_0よりも例えば約2μm程度低い位置に形成されている。耐圧構造部4aに設けられた溝は、例えばエッチングにより形成される。図3において、点線で区切られた符号3b_1,3b_2は、それぞれIGBT領域3bに設けられたIGBTセルを示している。IGBTセル3b_1,3b_2のおもて面素子構造3b_0は、nドリフト層11の表面層に設けられたp型の抵抗低減層18に設けられている。抵抗低減層18は、nドリフト層11よりも高い不純物濃度を有する。また、抵抗低減層18は、図示省略するMOSFET領域2におけるnドリフト層11の表面層にまで連続して形成されている。IGBTセル3b_2のおもて面素子構造3b_0において、抵抗低減層18の表面層には、pボディ層22aが選択的に設けられている。pボディ層22aの表面層には、nエミッタ層第6半導体層23aが選択的に設けられている。SiC基板の第1主面側からnエミッタ層23aを貫通してpボディ層22aに達するpコンタクト層24aが設けられている。IGBTセル3b_2のMOSFET領域2側の、IGBTセル3b_2のnエミッタ層23aとnドリフト層11との間においてSiC基板の第1主面に露出するpボディ層22aの表面には、ゲート絶縁膜26aを介してゲート電極27aが設けられている。IGBTセル3b_2のMOSFET領域2側に隣り合う図示省略するIGBTセルのpボディ層不図示の表面にも、ゲート絶縁膜26aを介してゲート電極27aが延在する。IGBTセル3b_2の耐圧構造部4a側の、IGBTセル3b_2のnエミッタ層23aとnドリフト層11との間においてSiC基板の第1主面に露出するpボディ層22aの表面には、ゲート絶縁膜26bを介してゲート電極27bが設けられている。IGBTセル3b_2の耐圧構造部4a側に隣り合うIGBTセル3b_1のpボディ層22bの表面にも、ゲート絶縁膜26bを介してゲート電極27bが延在する。すなわち、IGBTセル3b_2のおもて面素子構造は、絶縁ゲート構造となっている。エミッタ電極25aは、nエミッタ層23aおよびpコンタクト層24aに接する。エミッタ電極25aは、pコンタクト層24aとのオーミックコンタクトを形成する。また、エミッタ電極25aは、層間絶縁膜不図示によってゲート電極27a,27bと絶縁されている。IGBTセル3b_1のおもて面素子構造3b_0は、IGBTセル3b_2において、pコンタクト層24bのJTE4側にnエミッタ層23bが設けられていない構造となっている。IGBTセル3b_1のpコンタクト層24b、エミッタ電極25b、ゲート絶縁膜26bおよびゲート電極27bの構成は、IGBTセル3b_2のpコンタクト層24a、エミッタ電極25a、ゲート絶縁膜26aおよびゲート電極27aと同様である。図3においてはIGBTセル3b_1,3b_2のみを図示するが、IGBTセルは、IGBTセル3b_2の、SiC基板の中央部側MOSFET領域2側に複数並列して設けられている。IGBTセル3b_2の、SiC基板の中央部側に設けられたIGBTセルのおもて面素子構造3b_0の構造は、IGBTセル3b_2のおもて面素子構造3b_0と同様である。nバッファ層8、pコレクタ層9b、Ti膜10bおよびコレクタ電極20は、SiC基板の第2主面の凹部7b全面に設けられ、すべてのIGBTセルに共通した領域となっている。JTE4は、IGBT領域3bの最も耐圧構造部4a側に設けられたIGBTセル3b_1のpボディ層22bに接続されている。JTE4がpボディ層22bに接続されていることにより、pボディ層22bのJTE4側のJTE4との接合端や、メサ部のコーナー部4bにおける電界を緩和し、複合スイッチング装置1の耐圧を向上することができる。図3において図示を省略するが、IGBTセル3b_1,3b_2の素子配置直交方向紙面に垂直な方向の両端部においてもJTE4はpボディ層22bに接続されている。耐圧構造部4aにおいて、SiC基板の第1主面には、パッシベーション膜28が設けられている。パッシベーション膜28は、JTE4およびnチャネルストッパー5の表面を覆う。また、耐圧構造部4aにおいて、コレクタ電極20は、SiC基板の第2主面の凸部6aの表面および側面に設けられnドレイン層6を覆う。図4は、実施の形態1にかかる半導体装置の要部断面図である。図4には、図1,2に示す複合スイッチング装置1のMOSFET領域2に形成された1つのMOSFETセルの断面構造を示す。図4において、紙面左側がIGBT領域3a側であり、紙面右側がIGBT領域3b側である。MOSFETセルは、nドレイン層6を除いてIGBTセル3b_2と同様の断面構造を有する。すなわち、MOSFETセルのおもて面素子構造2_0は、IGBTセル3b_2のおもて面素子構造3b_0と同様である。具体的には、SiC基板の第1主面側において、nドリフト層11の表面層に設けられたp型の抵抗低減層18には、pボディ層第7半導体層12が選択的に設けられている。pボディ層12の表面層には、nソース層第8半導体層13が選択的に設けられている。SiC基板の第1主面側からnソース層13を貫通してpボディ層12に達するpコンタクト層14が設けられている。MOSFETセルのnソース層13と、MOSFETセルのIGBT領域3a側紙面の左側に隣り合う図示省略するMOSFETセルのnソース層との間で、SiC基板の第1主面に露出するpボディ層12の表面には、ゲート絶縁膜16aを介してゲート電極17aが設けられている。MOSFETセルのnソース層13と、MOSFETセルのIGBT領域3b側に隣り合う図示省略するMOSFETセルのnソース層との間で、SiC基板の第1主面に露出するpボディ層12の表面には、ゲート絶縁膜16bを介してゲート電極17bが設けられている。ソース電極15は、nソース層13およびpコンタクト層14に接する。ソース電極15は、pコンタクト層14とのオーミックコンタクトを形成する。また、ソース電極15は、層間絶縁膜不図示によってゲート電極17a,17bと絶縁されている。nバッファ層8、nドレイン層6およびドレイン電極として機能するコレクタ電極20は、凸部6bの表面に設けられ、すべてのMOSFETセルに共通した領域となっている。コレクタ電極20は、MOSFETセルのnドレイン層6のコンタクトメタルとして機能するNi膜20a、Au膜20bが積層されてなる。次に、実施の形態1にかかる複合スイッチング装置1の製造方法について説明する。まず、nドレイン層6となるn型のSiC支持基板を用意する。SiC支持基板の直径は、例えば3インチであってもよい。SiC支持基板は、例えば四層周期六方晶4H-SiCの基板であり、かつ0001Si結晶面から例えば8°Cのオフアングル面を持つ基板である。次に、SiC支持基板の第1主面に、厚さが例えば約10μmで、不純物濃度が例えば8×1016cm3の窒素Nドープのnバッファ層8をエピタキシャル成長させる。次に、nバッファ層8の表面に、厚さが例えば約110μmで、不純物濃度が例えば3×1014cm3の窒素ドープのnドリフト層11をエピタキシャル成長させる。これにより、SiC支持基板の第1主面にnバッファ層8およびnドリフト層11が積層されたSiC基板が完成する。次に、pボディ層12,22a,22b間に存在する寄生JFETの抵抗低減のために、厚さが例えば約1μmで、不純物濃度が例えば8×1015cm3の窒素ドープのn型JFETの抵抗低減層18をエピタキシャル成長させる。次に、イオン注入によって、抵抗低減層18の表面層に、pボディ層12,22a,22bを形成する。pボディ層12,22a,22bを形成するためのイオン注入は、例えばドーパントをAlとし、ドーズ量を約3×1012cm2としてもよい。次に、イオン注入によって、pボディ層12,22a,22bの表面層に、それぞれnソース層13およびnエミッタ層23a,23bを形成する。nソース層13およびnエミッタ層23a,23bを形成するためのイオン注入は、例えばドーパントを窒素Nとし、ドーズ量を約3×1014cm2としてもよい。MOSFETセルおよびIGBTセルのチャネル長がともに約0.5μmとなるように、nソース層13およびnエミッタ層23a,23bを形成するのがよい。次に、SiC基板の第1主面を保護するために、SiC基板の第1主面全体を例えば樹脂レジンなどの絶縁性の保護膜で覆う。次に、SiC基板の第2主面側、すなわちnドレイン層6となるSiC支持基板の第2主面からSiC支持基板の厚さが約70μmになるまでSiC支持基板を研磨し、SiC支持基板を薄板化する。SiC支持基板の薄板化により、SiC基板の全体の厚さは、例えば約200μm程度になる。次に、フォトリソグラフィによって、SiC支持基板の研磨された第2主面に、IGBT領域3a,3bが開口するレジストマスクを形成する。IGBT領域3a,3bが開口するレジストマスクによって、SiC支持基板の第2主面側の耐圧構造部4aおよびMOSFET領域2が保護された状態となる。次に、IGBT領域3a,3bが開口するレジストマスクをマスクとして、異方性エッチングを行い、IGBT領域3a,3bにそれぞれ凹部7a,7bを形成する。凹部7a,7bを形成するための異方性エッチングは、ドライエッチングであってもよいし、塩化カリウムKOH溶液などを用いたウェットエッチングであってもよい。凹部7a,7bを形成するための異方性エッチングによって、凹部7a,7bの開口部は、凹部7a,7bの底面に比べて広がる。すなわち、凹部7a,7bは、底面と側壁とのなす角は鈍角となり、側壁が底面に対して斜度を有する断面形状となる。凹部7a,7bを形成するための、SiC支持基板の研磨された第2主面からのエッチング深さ、すなわち凹部7a,7bの深さは、凹部7a,7bの底面にnバッファ層8が露出する深さとする。具体的には、凹部7a,7bの深さは、例えば約75μm程度であってもよい。次に、凹部7a,7bの形成に用いたレジストマスクを除去する。次に、凹部7a,7bを含めたSiC支持基板の研磨された第2主面全体に厚さが約2μmで、不純物濃度が1×1019cm3のAlドープのエピタキシャル成長を行う。次に、フォトリソグラフィによって、IGBT領域3a,3bの凹部7a,7bのみにAlドープのエピタキシャル層を残す。これにより、IGBT領域3a,3bの凹部7a,7bの底面に、IGBTセルのpコレクタ層9a,9bが形成される。pコレクタ層9a,9bは、凹部7a,7bの底面に露出するnバッファ層8の表面に成長させたエピタキシャル層であってもよいし、凹部7a,7bの底面に露出するnバッファ層8にp型不純物をイオン注入することによって形成された半導体層であってもよい。次に、SiC基板の第1主面を保護する絶縁性の保護膜を除去し、SiC基板の第1主面全体に、シリコン酸化SiO2膜を含む複数の絶縁膜が積層されてなるパッシベーション膜28を形成する。次に、フォトリソグラフィによって、SiC基板の第1主面に、パッシベーション膜28の形成領域以外の領域が開口するレジストマスクを形成する。次に、パッシベーション膜28の形成領域以外の領域が開口するレジストマスクをマスクとして、SiC基板の第1主面に形成されたパッシベーション膜28を選択的に除去する。これにより、耐圧構造部4aにおいて、SiC基板の第1主面にパッシベーション膜28が残る。次に、SiC基板の第1主面全体に、ゲート絶縁膜用の酸化膜を形成する。次に、フォトリソグラフィによって、SiC基板の第1主面に、ゲート絶縁膜の形成領域のみを覆うレジストマスクを形成する。次に、ゲート絶縁膜の形成領域のみを覆うレジストマスクをマスクとして、SiC基板の第1主面に形成したゲート絶縁膜用の酸化膜を選択的に除去し、SiC基板の第1主面にゲート絶縁膜16a,16b,26a,26bを形成する。ゲート絶縁膜16a,16b,26a,26bの厚さは、例えば約50nmであってもよい。次に、例えばスパッタリング法によって、ゲート絶縁膜16a,16b,26a,26bの表面に、ゲート電極17a,17b,27a,27b、ソース電極15およびエミッタ電極25a,25bを形成する。ゲート電極17a,17b,27a,27b、ソース電極15およびエミッタ電極25a,25bは、例えばAl膜で形成してもよい。次に、例えばスパッタリング法によって、SiC基板の第2主面の凹部7a、7bに形成されたIGBTセルのpコレクタ層9a,9bの表面に、それぞれコンタクト用の約0.5μmの厚さのTi膜10a,10bを形成する。次に、Ti膜10a,10bおよびnドレイン層6の表面に、MOSFETセルのnドレイン層6のコンタクトメタルとして機能する約0.5μmのNi膜20aを形成する。Ni膜20aは、nドレイン層6を構成するMOSFET領域2の凸部6bの表面から、IGBT領域3a,3bの凹部7a,7bの底面および側壁、耐圧構造部4aの凸部6aに跨って、SiC基板の第2主面全面に形成される。次に、Ni膜20aの表面全体にさらに4μmの厚さでAu膜20bを形成し、Ni膜20aおよびAu膜20bが積層されてなるコレクタ電極20MOSFETセルのドレイン電極を兼ねるを形成し、図1~4に示す複合スイッチング装置1が完成する。Ni膜20aは、凸部6aの表面のみに設けてもよい。その場合、Au膜20bは、IGBT領域3a,3bの凹部7a,7bの底面に設けられたpコレクタ層9a,9bに接する。次に、実施の形態1にかかる複合スイッチング装置1の動作と代表的な特性を、複合スイッチング装置1の動作試験時の動作に沿って説明する。まず、図1~4に示す複合スイッチング装置1を作製し、TO型ピン挿入型のパッケージにダイボンディングした。次に、Alからなるソース電極15上に結線用の複数本のAlワイヤをワイヤボンディングした。Alワイヤの直径は、例えば100μmとした。次に、SiC基板の第1主面の保護用の絶縁膜でSiC基板の第1主面全体とAlワイヤとを覆い、複合スイッチング装置1を動作可能な状態にした。SiC基板の第1主面の保護用の絶縁膜は、高耐熱レジンであるナノテクレジンを用いた。そして、複合スイッチング装置1の動作試験を実施した。複合スイッチング装置1の動作試験において、まず、MOSFETセルのゲート電極17およびIGBTセルのゲート電極27a,27bに閾値電圧以上のゲート電圧を印加した。その後、複合スイッチング装置1に順方向電圧を印加した。具体的には、コレクタ電極20とソース電極15およびエミッタ電極25a,25bとの間に、コレクタ電極20の電位がソース電極15およびエミッタ電極25a,25bの電位よりも高い状態になるように電圧を印加した。そして、複合スイッチング装置1の順方向出力特性を測定した。複合スイッチング装置1には、印加電圧零V付近になったあたりからオン電流が流れ始めた。そして、順方向の印加電圧をさらに高くすることにより、MOSFETセルがオン状態となるため、複合スイッチング装置1のオン電流はほぼ直線的に増大する。その後、順方向の印加電圧をさらに高くすることで、SiCで構成されたIGBTのビルトイン電圧にあたる2.7V付近の電圧が印加されたあたりから複合スイッチング装置1のオン電流が急増し始めた。その理由は、次のとおりである。順方向の印加電圧を高くしていくことによって、MOSFETセルがオンになった後にIGBTセルがオン状態となり、複合スイッチング装置1にさらにIGBTセルによるオン電流が流れる。このため、IGBTセルがオンすることによって流れるオン電流と、MOSFETセルのオン時からすでに流れているオン電流とが重畳したオン電流が複合スイッチング装置1に流れるからである。複合スイッチング装置1において、印加電圧がIGBTのビルトイン電圧以下での単位面積当たりのオン抵抗は約145mΩcm2であり、印加電圧がIGBTのビルトイン電圧以上での単位面積当たりのオン抵抗は約16mΩcm2であった。これにより、複合スイッチング装置1が極めて良好に動作することが確認された。このように、複合スイッチング装置1は、IGBTのビルトイン電圧以下の順方向電圧印加時においても出力を取り出すことができるため電力損失の大幅な低減が可能となる。また、MOSFETのゲート電極17およびIGBTのゲート電極27a,27bにゲート電圧を印加しない状態で、コレクタ電極20とソース電極15およびエミッタ電極25a,25bとの間に順方向電圧を印加した。複合スイッチング装置1は、リーク電流が流れるが良好な順阻止特性を示し、室温で順方向電圧11.3kV付近でなだれ降伏を示した。なだれ降伏を示すまでのリーク電流は、室温で1×104A/cm2以下であり、複合スイッチング装置1の動作中平均して1.5×105A/cm2程度であった。このように、リーク電流の顕著な増大はないことが確認された。また、複合スイッチング装置1のリーク電流は、250°Cの高温下で4.5×103A/cm2以下と良好であった。また、複合スイッチング装置1のターンオン時間およびターンオフ時間は、それぞれ220nsおよび450nsであり、複合スイッチング装置1の高速動作を実現することができた。直径3インチのSiCウエハの個々の素子領域に、実施の形態1にかかる複合スイッチング装置1を形成した。具体的には、SiCウエハの第2主面に凸部6a,6bおよび凹部7a,7bを形成した。SiCウエハの第1主面から凸部6a,6bまでの厚さは140μmである。SiCウエハの外周端部と中心部との湾曲による高低差以下、湾曲高さとするは約300μm以下であった。複合スイッチング装置1の作製過程におけるSiCウエハの破損はごく少数にとどまり、複合スイッチング装置1の製造ラインにおける許容範囲内であった。また、SiCウエハからチップ状に切断された複合スイッチング装置1は、リーク電流の顕著な増大はなく良好であった。チップ状に切断された複合スイッチング装置1をTO型パッケージにダイボンディングやワイヤボンディングした際に、複合スイッチング装置1のnドリフト層11やnバッファ層8などのエピタキシャル層、特に凹部7a,7bの底面コーナー部に、機械ストレスおよび熱ストレスによるクラックや各種欠陥は発生しなかった。一方、比較として、複合スイッチング装置1を作製したSiCウエハと同様の直径および厚さを有するSiCウエハに、凸部6a,6bおよび凹部7a,7bを有しておらず従ってその分だけ厚さが薄い複合スイッチング装置を作製した。凸部6a,6bおよび凹部7a,7bを有していない複合スイッチング装置が作製されたSiCウエハの湾曲高さは、約650μmから3500μmであった。凸部6a,6bおよび凹部7a,7bを有していない複合スイッチング装置の作製過程において、SiCウエハの破損が多発し、複合スイッチング装置1の製造ラインにおける許容範囲を超えていた。また、1000時間の通電試験によるオン電圧の増大は0.2V以下にとどまり、複合スイッチング装置1の顕著な信頼性の低下は確認されなかった。これにより、複合スイッチング装置1を構成するエピタキシャル層に生じる欠陥のうちの積層欠陥によって、通電中に特にIGBTセルの内部抵抗が増大することを防止し、複合スイッチング装置1の信頼性を向上することができることが確認された。以上、説明したように、実施の形態1によれば、IGBTおよびMOSFETを上述したように設けることで、IGBTのゲート電極27a,27bおよびMOSFETのゲート電極17a,17bにゲート電圧を印加することにより、IGBTは、ビルトイン電圧以下の順方向電圧では駆動できないが、並列接続したMOSFETを零V付近から駆動させることができる。さらに、IGBTのビルトイン電圧以上の順方向電圧では、IGBTおよびMOSFETの両素子を駆動させることができる。この結果、本発明の半導体装置は、IGBTのビルトイン電圧以下の順方向電圧でも出力を取り出すことができるため電力損失の大幅な低減が可能となる。また、IGBTのゲート電極27a,27bおよびMOSFETのゲート電極17a,17bにゲート電圧を印加した際には、複合スイッチング装置1は、IGBTのビルトイン電圧以下の順方向電圧でもIGBTのエミッタ電極25とMOSFETのドレイン電極として機能するコレクタ電極20間でユニポーラトランジスタとして駆動し通電されるので、半導体装置面積の有効活用が可能となる。さらに、複合スイッチング装置1は、IGBTのビルトイン電圧以上の順方向電圧が印加されたときには、IGBTが駆動するとともに、IGBTのpコレクタ層9から注入されたキャリアがMOSFETのnドリフト層11にも流れ込み伝導度変調を起す。このため、MOSFETがバイポーラトランジスタとして駆動する。これにより、複合スイッチング装置1の面積の有効活用が可能となる。また、IGBTおよびMOSFETのそれぞれの各種電極を形成する前に、SiC基板の第2主面から例えば研磨や研削、エッチングなど公知の手法で、nドレイン層6の厚さが150μm以下に好ましくは80μm以下になるまでSiC基板を薄く加工する。SiC基板の加工した側の主面には、例えば、外周部が凸部6aとなり、中央部が複数の凹凸を有するように凹部7a,7bおよび凸部6bを設ける。SiC基板の外周部の凸部6aには、例えばJTE4などの電界緩和層を含む耐圧構造部が設けられる。SiC基板の外周部の凸部6aの内部に隣り合う凹部7bにはIGBTが設けられ、さらに内部に隣り合う凸部6bにはMOSFETが設けられる。凹部7a,7bは、その底面にnバッファ層8が露出する深さで設けられている。凹部7a,7bの底面に露出するnバッファ層8の表面には、nバッファ層8よりも高濃度のpコレクタ層9が設けられる。pコレクタ層9の表面には、コレクタ電極20が形成される。凸部6bの少なくとも表面にはMOSFETのドレイン電極として機能するコレクタ電極20を設ける。凸部6bの表面から側面に跨ってMOSFETのドレイン電極として機能するコレクタ電極20を設けてもよい。IGBTのコレクタ電極20はMOSFET領域2の凸部6bにまで延在しており、コレクタ電極20は、MOSFET領域2においてドレイン電極として機能する。複合スイッチング装置1を上記構造とすることにより、高性能化のために微細パターンが不可欠なnエミッタ層23a,23b、nソース層13を、nドレイン層6となるSiC支持基板が厚い間に形成することができる。このため、複合スイッチング装置1の作製過程におけるSiCウエハの湾曲を大幅に抑制することができ、フォトエッチング等による微細パターンの形成が容易となる。かつ、SiCウエハに形成された複合スイッチング装置1を構成する各素子が機械ストレスおよび熱ストレスで破壊したり、多数の欠陥が発生したりするのを防ぐことができる。また、複合スイッチング装置1を上記構造とすることにより、結晶欠陥が多く形成されてしまう厚いp型SiC支持基板を用いずに、n型SiC支持基板を用いて複合スイッチング装置1を構成することができる。最終的には、n型SiC支持基板の厚さを150μm以下に、好ましくは80μm以下に薄くするのでSiC支持基板からなるnドレイン層6部分における内部抵抗を大幅に抑制することができる。このように、素子の微細化を図ることができ、SiC支持基板からなるnドレイン層6部分での内部抵抗も大幅に抑制することができるので、ワイドギャップ半導体材料からなる複合スイッチング装置1本来の高速で低損失という高性能を発揮させることができ、かつ歩留まりを向上させることができる。これにより、経済性を大きく向上させることができる。また、pコレクタ層9は凹部の底面に形成されるので、ダイボンディングの際に熱膨張係数が大きく異なるパッケージとpコレクタ層9とが直接接続されることを回避することができる。これにより、pコレクタ層9に熱ストレスや機械ストレスが直接加わらないようにすることができ、クラックや欠陥の発生を大幅に抑制することができる。さらに、SiC基板をワイヤボンディングの際に、パッケージにはSiC基板の凸部6a,6bが接触してSiC基板を支えるため、ワイヤの圧着力を大きくするために加えられる機械ストレスにより、凹部7a,7bに加わるストレスが大きくなることを大幅に緩和することができ、クラックや欠陥の発生をさらに抑制することができる。したがって、pコレクタ層9に欠陥が発生することによるpコレクタ層9とnバッファ層8との接合におけるリーク電流の増大を抑制し、複合スイッチング装置1のバイポーラトランジスタの性能が損ねられることを抑制することができる。また、上述したように、nドレイン層6となるSiC支持基板が薄いことやpコレクタ層9が薄いことに起因して複合スイッチング装置1の作製過程で生じるSiCウエハの湾曲や、複合スイッチング装置1の実装過程で増大するSiC基板への熱ストレスおよび機械ストレスを抑制することができ、積層欠陥など各種欠陥の発生を大幅に低減することができる。この結果、積層欠陥に起因する複合スイッチング装置1の内部抵抗の増大を抑制することができ、信頼性を向上することができる。また、nバッファ層8を具備する構成により、nドリフト層11をより薄くすることが可能なパンチスルー構造を採用することができる。すなわち、パンチスルー構造の半導体装置では空乏層を薄くしているので、耐圧に相当する逆電圧印加時には、空乏層がnドリフト層11内いっぱいに広がり、さらにnドリフト層11よりも不純物濃度の高いnバッファ層8内にも進入して広がる。しかし、nバッファ層8を所定の厚さと所定の不純物濃度にすることにより空乏層をnバッファ層8内で終端させることができ耐圧を確保することができる。この結果、ノンパンチスルー構造の半導体装置に比べてnドリフト層11をかなり薄くすることができるので、nドリフト層11を薄くした分だけnドリフト層11の内部抵抗分が減少し電力損失を低減することができる。また、nドリフト層11が厚くなるほど激増する逆電圧印加時のリーク電流も低減することができ、歩留まりが大きく増加する。一方、複合スイッチング装置1がオンしたときの通電時における順方向電圧の劣化も抑制され、信頼性を向上することができる。さらに、pコレクタ層9からの過剰なキャリアの注入を抑えることができるので、複合スイッチング装置1のオフ時における残存キャリアを低減することができターンオフ時間を早くし、ターンオフ損失も低減することができる。実施の形態2図5は、実施の形態2にかかる半導体装置の平面レイアウトを示す平面図である。図5に示す半導体装置は、4H-SiCからなる同一のSiC基板に形成された複数の素子から構成される例えば15kV級の耐圧を有する複合スイッチング装置221である。図5に示すように、複合スイッチング装置221の平面レイアウトにおいて、ワイドギャップ半導体で構成されたMOSFETの形成領域としてのMOSFET領域222はSiC基板の中央部に配置されている。ワイドギャップ半導体で構成されたIGBTの形成領域としてのIGBT領域223は、MOSFET領域222に接してMOSFET領域222を囲んでいる。SiC基板の外周部には、耐圧構造部224aとしてのJTE224およびnチャネルストッパー225が設けられている。MOSFET領域222およびIGBT領域223は、耐圧構造部224aで囲まれている。具体的には、耐圧構造部224aには、JTE224およびnチャネルストッパー225が互いに離れて設けられている。JTE224は、IGBT領域223を囲んでいる。nチャネルストッパー225は、JTE224を囲んでいる。MOSFET領域222には、実施の形態1と同様に、複数のMOSFETセル不図示が並列に接続されてなるMOSFETが設けられている。IGBT領域223には、実施の形態1と同様に、複数のIGBTセル不図示が並列に接続されてなるIGBTが設けられている。MOSFETセルおよびIGBTセルの平面形状および平面レイアウトは、実施の形態1と同様である。複合スイッチング装置221の平面形状は、実施の形態1の複合スイッチング装置と同様である。次に、複合スイッチング装置221の主要な断面構造を説明する。図5の切断線B-B’における断面構造は、実施の形態1に示す複合スイッチング装置の断面構造図2参照と同様である。図5に示す複合スイッチング装置221のIGBTセルの、実施の形態1のIGBTセルと異なる点は、15kV級の高耐圧を達成するために構造諸元を変更している点と、IGBTセルの凹部7bの底面にAlのイオン打込みにより実施の形態1のpコレクタ層9a,9bとほぼ同じ不純物濃度を有するpコレクタ層39を形成している点である。複合スイッチング装置221のMOSFETセルの断面構造およびIGBTセルの断面構造は、実施の形態1のMOSFETセルおよびIGBTセルと同様である。複合スイッチング装置221において、15kV級の高耐圧を達成するために構造諸元は次のとおりである。nバッファ層8は、エピタキシャル成長で形成される。nバッファ層8の厚さおよび不純物濃度は、例えば、それぞれ約13μmおよび6×1016cm3であってもよい。nドリフト層11は、エピタキシャル成長で形成される。nドリフト層11の厚さおよび不純物濃度は、例えば、それぞれ約160μm、および3×1014cm3であってもよい。JFET抵抗低減用のn型の抵抗低減層18は、エピタキシャル成長で形成される。抵抗低減層18の厚さおよび不純物濃度は、例えば、それぞれ約1μmおよび6×1015cm3であってもよい。耐圧構造部224aのJTE224の幅は、素子配置並列方向および素子配置直交方向ともに650μmであってもよい。JTE224の深さおよび不純物濃度は、例えば、それぞれ1.3μmおよび約2×1017cm3であってもよい。JTE224とnチャネルストッパー225との間隔は、例えば100μmである。nチャネルストッパー25の不純物濃度は、実施の形態1と同様である。凸部6a,6bおよび凹部7a,7bからなる凹部7a,7bの深さは、例えば70μm程度であり、実施の形態1と同程度である。これにより、複合スイッチング装置221の、SiC基板の第1主面SiC基板のnドリフト層11側の表面からSiC支持基板の第2主面SiC基板のnドレイン層6側の表面の凸部6a,6bまでの厚さ以下、全体の厚さとするは約250μmである。次に、実施の形態2の動作と代表的な特性を、複合スイッチング装置221の動作試験時の動作に沿って説明する。まず、実施の形態1と同様に、複合スイッチング装置221をTO型のパッケージにダイボンディングした後、Alからなるソース電極15上に結線用の複数のAlワイヤをワイヤボンディングした。次に、SiC基板の第1主面の保護用の絶縁膜でSiC基板の第1主面全体とAlワイヤとを覆い、複合スイッチング装置1を動作可能な状態にした。SiC基板の第1主面の保護用の絶縁膜は、実施の形態1と同様である。そして、複合スイッチング装置221の動作試験を実施した。実施の形態1と同様に、MOSFETのゲート電極17およびIGBTのゲート電極27a,27bに閾値電圧以上のゲート電圧を印加し、複合スイッチング装置221の順方向出力特性を測定した。複合スイッチング装置221には、実施の形態1と同様に、印加電圧零V付近からオン電流が流れ始めた。そして、順方向の印加電圧をさらに高くすることにより、実施の形態1と同様に、複合スイッチング装置221のオン電流はほぼ直線的に増大した。その後、印加電圧をさらに高くすることで、実施の形態1と同様に、IGBTのビルトイン電圧にあたる2.7V付近の電圧が印加されたあたりから複合スイッチング装置221のオン電流が急増し始めた。その理由は、実施の形態1と同様である。複合スイッチング装置221において、印加電圧がIGBTのビルトイン電圧以下での単位面積当たりのオン抵抗は約250mΩcm2であり、印加電圧がIGBTのビルトイン電圧以上での単位面積当たりのオン抵抗は約19mΩcm2であり極めて良好であった。このように、複合スイッチング装置221は、順方向の印加電圧がIGBTのビルトイン電圧以下であっても、複合スイッチング装置221から出力を取り出すことができるので電力損失の大幅な低減が可能となる。また、複合スイッチング装置221にゲート電圧を印加しない状態で、コレクタ電極20とソース電極15およびエミッタ電極25a,25bとの間に順方向電圧を印加した。複合スイッチング装置221は、リーク電流が流れるが良好な順阻止特性を示し、室温で順方向電圧16.7kV付近でなだれ降伏を示した。なだれ降伏を示すまでのリーク電流は、室温で3×103A/cm2以下であり、250°Cの高温下で4×102A/cm2以下と良好であった。また、複合スイッチング装置221のターンオン時間およびターンオフ時間は、それぞれ270nsおよび520nsとなり、複合スイッチング装置221の高速動作を実現することができることが確認された。実施の形態2にかかる複合スイッチング装置221は、実施の形態1にかかる複合スイッチング装置に比べて全体の厚さが厚い。このため、直径3インチのSiCウエハの湾曲高さは、約250μm以下であった。複合スイッチング装置221の作製過程におけるSiCウエハの破損は実施の形態1にかかる複合スイッチング装置に比べてさらに少数にとどまった。また、1000時間の通電試験によるオン電圧の増大は0.15V以下にとどまり、複合スイッチング装置221の顕著な信頼性の低下は確認されなかった。以上、説明したように、実施の形態2によれば、実施の形態1と同様の効果を得ることができる。実施の形態3図6,7は、実施の形態3にかかる半導体装置の要部断面図である。図6,7に示す半導体装置は、それぞれ、4H-SiCからなる同一のSiC基板に形成され、かつ例えば10kV級の耐圧を有する複合スイッチング装置を構成する素子である。実施の形態3にかかる複合スイッチング装置は、実施の形態1にかかる複合スイッチング装置のMOSFETおよびIGBTに代えて、図7に示す静電誘導型トランジスタSIT:StaticInductionTransistorおよび図6に示すバイポーラ型静電誘導型トランジスタBSIT:Bipolar-modeStaticInductionTransistorを設けている。実施の形態3にかかる複合スイッチング装置の平面レイアウトにおいて、ワイドギャップ半導体で構成されたユニポーラトランジスタである静電誘導型トランジスタSITの形成領域としてのSIT領域はSiC基板の中央部に配置されている。ワイドギャップ半導体で構成されたバイポーラトランジスタであるバイポーラ型静電誘導型トランジスタBSITの形成領域としてのBSIT領域はSIT領域に接してSIT領域を挟んで配置されている。BSITは、サイリスタの自己保持機能を有しないため、バイポーラトランジスタに該当する。SiC基板の外周部には、耐圧構造部としてのJTEおよびnチャネルストッパーが互いに離れて設けられている。JTEは、SIT領域およびBSIT領域を囲んでいる。nチャネルストッパーは、JTEを囲んでいる。すなわち、実施の形態3におけるSIT領域、BSIT領域、JTEおよびnチャネルストッパーの平面レイアウトは、実施の形態1のMOSFET領域、IGBT領域、JTEおよびnチャネルストッパーの平面レイアウトと同様である図1参照。SIT領域に設けられたSITおよびBSIT領域に設けられたBSITのゲート電極どうしは電気的に接続されている不図示。SIT領域に設けられたSITのソース電極およびBSIT領域に設けられたBSITのエミッタ電極は電気的に接続されている不図示。SIT領域に設けられたSITのドレイン電極およびBSIT領域に設けられたBSITのコレクタ電極は電気的に接続されている不図示。SIT領域には、複数のSITセルが並列に接続されてなるSITが設けられている。複数のSITセルの各ゲート電極、各ソース電極、および各ドレイン電極は、それぞれ電気的に接続されている。SITセルの平面形状、寸法および平面レイアウトは、実施の形態1のMOSFETセルと同様である。BSIT領域には、複数のBSITセルが並列に接続されてなるBSITが設けられている。複数のBSITセルの各ゲート電極、各エミッタ電極、および各コレクタ電極は、それぞれ電気的に接続されている。BSITセルの平面形状、寸法および平面レイアウトは、実施の形態1のIGBTセルと同様である。SITセルおよびBSITセルが形成されたSiC基板は、実施の形態1と同様に、SITセルのnドレイン層36、エピタキシャル層からなるnバッファ層38およびエピタキシャル層からなるnドリフト層311が積層されてなる。SiC基板の第2主面側nドレイン層36側には、実施の形態1と同様に、凹部および凸部が設けられている。SiC基板の凹部に対応する位置にBSIT領域が設けられ、凸部に対応する位置にSITが設けられている。BSITセルの断面構造について説明する。図6に示すBSITセルは、BSIT領域に設けられている。BSIT領域において、SiC基板の第1主面nドリフト層311の表面には、例えばn型の抵抗低減層318となるエピタキシャル層が形成されている。抵抗低減層318は、nドリフト層311よりも高い不純物濃度を有する。抵抗低減層318の表面層には、nエミッタ層313aが選択的に設けられている。nエミッタ層313aは、抵抗低減層318よりも高い不純物濃度を有する。抵抗低減層318を貫通しnドリフト層311の表面層にまで至るp型のゲート層以下、p接合ゲート層とする、第9半導体層316aが設けられている。p接合ゲート層316aは、nエミッタ層313aと離れて設けられている。エミッタ電極315aは、nエミッタ層313aに接する。ゲート電極317aは、p接合ゲート層316aに接する。ゲート電極317aは、層間絶縁膜不図示によってnエミッタ電極315aと絶縁されている。すなわち、BSITは、p接合ゲート層316aに接してゲート電極317aが設けられたゲート構造となっている。BSIT領域において、SiC基板の第2主面には、凹部が設けられ、nバッファ層38が露出する。図6において、SiC基板の第2主面は凹部の底面であり、凹部の側壁は図示省略する以下、図8に示す素子断面図においても同様に、凹部の底面のみを図示する。nバッファ層38の表面には、実施の形態1のIGBTセルと同様に、pコレクタ層39、Ti膜40,Ni膜およびAu膜からなるコレクタ電極320が設けられている。SITの断面セルについて説明する。図7に示すSITセルは、SIT領域に設けられている。SITセルの断面構造は、nドレイン層36を除いてBSITセルのおもて面素子構造と同様の断面構造となっている。すなわち、SITセルのnソース層313b、p接合ゲート層第10半導体層316b、ソース電極315bおよびゲート電極317bは、図6に示すBSITセルのnエミッタ層313a、p接合ゲート層316a、エミッタ電極315aおよびゲート電極317aと同様の構成を有する。すなわち、SITは、p接合ゲート層316bに接してゲート電極317bが設けられたゲート構造となっている。SIT領域において、SiC基板の第2主面には、nドレイン層36となる凸部が形成されている。図7において、SiC基板の第2主面は凸部の表面であり、凸部の側面は図示省略する以下、図9に示す素子断面図においても同様に、凸部の表面のみを図示する。nドレイン層36の表面には、実施の形態1のMOSFETセルと同様に、Ni膜320aおよびAu膜320bからなるコレクタ電極320が設けられている。実施の形態3にかかる複合スイッチング装置のSITセルの断面構造およびBSITセルの断面構造以外の構造は、実施の形態1の複合スイッチング装置と同様である。実施の形態3にかかる複合スイッチング装置は、ノーマリーオフ型の装置であり、BSITセルのゲート電極317aおよびSITセルのゲート電極317bにゲート電圧を印加しない状態では、コレクタ電極320とエミッタ電極315aおよびソース電極315bとの間に順方向電圧を印加してもリーク電流が流れるのみでオン電流は流れない。その理由は、次のとおりである。ゲート電圧を印加しない状態では、BSITセルにおいて、nエミッタ層313aの下方のnドリフト層311内に形成されるチャネル321aが、p接合ゲート層316aから延びる空乏層でピンチオフされているからである。かつ、SITセルにおいて、nソース層313bの下方のnドリフト層311内に形成されるチャネル321bが、p接合ゲート層316bから伸びる空乏層でピンチオフされているからである。次に、実施の形態3にかかる複合スイッチング装置の動作と代表的な特性について説明する。まず、実施の形態1と同様に、複合スイッチング装置をTO型のパッケージにダイボンディングした後、エミッタ電極315aおよびソース電極315b上に結線用の複数のAlワイヤをワイヤボンディングした。実施の形態3にかかる複合スイッチング装置のリーク電流は、順方向電圧10kV印加時に室温で5×103A/cm2以下であり、複合スイッチング装置の動作中平均して8×105A/cm2程度であった。また、実施の形態3にかかる複合スイッチング装置のリーク電流は、250°Cの高温下で8×102A/cm2以下であり良好であった。また、実施の形態3にかかる複合スイッチング装置は、室温では10.8kV付近の印加電圧でなだれ降伏を示し、高い耐圧を実現することができることが確認された。また、ゲート電極317a,317bにBSITのビルトイン電圧2.7V以下のゲート電圧を印加し、コレクタ電極320とエミッタ電極315aおよびソース電極315bとの間にコレクタ電極320の電位がエミッタ電極315aおよびソース電極315bの電位よりも高い順方向状態になるように電圧順方向電圧を印加し、複合スイッチング装置の順方向出力特性を測定した。複合スイッチング装置には、実施の形態1と同様に、印加電圧零V付近からオン電流が流れ始めた。順方向の印加電圧をさらに高くすることにより、SITがオン状態となるため、実施の形態1と同様に、複合スイッチング装置のオン電流はほぼ直線的に増大した。その後、順方向の印加電圧をさらに高くすることで、実施の形態1と同様に、BSITのビルトイン電圧にあたる2.7V付近の電圧が印加されたあたりから複合スイッチング装置のオン電流が急増し始めた。その理由は、次のとおりである。順方向の印加電圧を高くしていくことによって、SITがオンになった後にBSITもオン状態となる。BSITがさらにオン状態となることにより、pコレクタ層39内の正孔がpコレクタ層39からnバッファ層38を介してnドリフト層311に注入されて伝導度変調が起こる。これにより、nドリフト層311の内部抵抗が低減するため、nドリフト層311に多量のオン電流が重畳して流れる。これにより、複合スイッチング装置のオン電流が急増する。実施の形態3にかかる複合スイッチング装置において、印加電圧がBSITのビルトイン電圧以下での単位面積当たりのオン抵抗は約125mΩcm2であり、印加電圧がBSITのビルトイン電圧以上での単位面積当たりのオン抵抗は約19mΩcm2であり極めて良好である。実施の形態3にかかる複合スイッチング装置においては、ゲート電圧を2.7V以上にした場合、順方向電圧がBSITのビルトイン電圧以下であっても、ビルトイン電圧以上であっても複合スイッチング装置のオン電流が著しく増大する。この理由は、p接合ゲート層316a,316bとnドリフト層311とで形成されるゲート接合がビルトインし、p接合ゲート層316a,316b内の正孔がp接合ゲート層316a,316bからnドリフト層311に注入されnドリフト層311での伝導度変調がさらに促進されるからである。この結果、実施の形態3にかかる複合スイッチング装置において、印加電圧がBSITのビルトイン電圧以下での単位面積当たりのオン抵抗は約75mΩcm2であり、印加電圧がBSITのビルトイン電圧以上での単位面積当たりのオン抵抗は約11mΩcm2であった。したがって、複合スイッチング装置のオン抵抗をさらに大幅に低減することができることが確認された。これにより、実施の形態3にかかる複合スイッチング装置は、実施の形態1にかかる複合スイッチング装置に比べて、BSITのビルトイン電圧以下の順方向電圧印加時であってもさらに大きな出力を取り出すことができるので、さらに電力損失の大幅な低減が可能となる。また、実施の形態3にかかる複合スイッチング装置のターンオン時間およびターンオフ時間は、それぞれ205nsおよび350nsであり、複合スイッチング装置の高速動作を実現することができた。実施の形態3にかかる複合スイッチング装置を形成した直径3インチのSiCウエハの湾曲高さを測定した。SiCウエハの湾曲高さは、実施の形態1と同様に約300μm以下であった。実施の形態3にかかる複合スイッチング装置の作製過程におけるSiCウエハの破損はごく少数にとどまり、複合スイッチング装置の製造ラインにおける許容範囲内であった。また、実施の形態3にかかる複合スイッチング装置をTO型のパッケージにダイボンディングやワイヤボンディングした前後でのリーク電流の顕著な増大もなく良好であった。また、1000時間の通電試験によるオン電流およびオン電圧の増大はそれぞれ50A/cm2および0.2V以下にとどまった。これにより、実施の形態3にかかる複合スイッチング装置において、複合スイッチング装置を構成するエピタキシャル層に生じる積層欠陥等の増大などによって生じる顕著な信頼性の低下は確認されなかった。以上、説明したように、実施の形態3によれば、実施の形態1と同様の効果を得ることができる。実施の形態4図8,9は、実施の形態4にかかる半導体装置の要部断面図である。図8,9に示す半導体装置は、それぞれ、4H-SiCからなる同一のSiC基板に形成され、かつ例えば10kV級の耐圧を有する複合スイッチング装置を構成する素子である。実施の形態4にかかる複合スイッチング装置は、実施の形態1にかかる複合スイッチング装置のMOSFETおよびIGBTに代えて、図9に示すMOS型SIAFETMOS-SIAFET:MOS-StaticinductionInjectedAccumulatedFETおよび図8に示すバイポーラ型SIAFETBSIAFET:BipolarStaticinductionInjectedAccumulatedFETを設けている。実施の形態4にかかる複合スイッチング装置の平面レイアウトにおいて、ワイドギャップ半導体で構成されたユニポーラトランジスタであるMOS型SIAFETMOS-SIAFETの形成領域としてのMOS-SIAFET領域はSiC基板の中央部に配置されている。ワイドギャップ半導体で構成されたバイポーラトランジスタであるバイポーラ型SIAFETBSIAFETの形成領域としてのBSIAFET領域はMOS-SIAFET領域に接してMOS-SIAFET領域を挟んで配置されている。SiC基板の外周部には、耐圧構造部としてのJTEおよびnチャネルストッパーが互いに離れて設けられている。JTEは、MOS-SIAFET領域およびBSIAFET領域を囲んでいる。nチャネルストッパーは、JTEを囲んでいる。すなわち、実施の形態4におけるMOS-SIAFET領域、BSIAFET領域、JTEおよびnチャネルストッパーの平面レイアウトは、実施の形態1のMOSFET領域、IGBT領域、JTEおよびnチャネルストッパーの平面レイアウトと同様である図1参照。MOS-SIAFET領域に設けられたMOS-SIAFETおよびBSIAFET領域に設けられたBSIAFETのゲート電極どうしは電気的に接続されている不図示。MOS-SIAFET領域に設けられたMOS-SIAFETのソース電極およびBSIAFET領域に設けられたBSIAFETのエミッタ電極は電気的に接続されている不図示。MOS-SIAFET領域に設けられたMOS-SIAFETのドレイン電極およびBSIAFET領域に設けられたBSIAFETのコレクタ電極は電気的に接続されている不図示。MOS-SIAFET領域には、複数のMOS-SIAFETセルが並列に接続されてなるMOS-SIAFETが設けられている。また、複数のMOS-SIAFETセルの各ゲート電極、各ソース電極、および各ドレイン電極は、それぞれ電気的に接続されている。MOS-SIAFETセルの平面形状、寸法および平面レイアウトは、実施の形態1のMOSFETセルと同様である。BSIAFET領域には、複数のBSIAFETセルが並列に接続されてなるBSIAFETが設けられている。BSIAFETセルの平面形状、寸法および平面レイアウトは、実施の形態1のIGBTセルと同様である。複数のBSIAFETセルの各ゲート電極、各エミッタ電極、および各コレクタ電極は、それぞれ電気的に接続されている。MOS-SIAFETセルおよびBSIAFETセルが形成されたSiC基板は、実施の形態1と同様に、MOS-SIAFETセルのnドレイン層46、エピタキシャル層からなるnバッファ層48およびエピタキシャル層からなるnドリフト層411が積層されてなる。SiC基板の第2主面側nドレイン層46側には、実施の形態1と同様に、凹部および凸部が設けられている。SiC基板の凹部に対応する位置にBSIAFET領域が設けられ、凸部に対応する位置にMOS-SIAFET領域が設けられている。BSIAFETセルの断面構造について説明する。図8に示すBSIAFETセルは、BSIAFET領域に設けられている。BSIAFET領域において、SiC基板の第1主面nドリフト層411の表面には、例えばn型の抵抗低減層418となるエピタキシャル層が形成されている。抵抗低減層418は、nドリフト層411よりも高い不純物濃度を有する。抵抗低減層418の表面層には、nエミッタ層413aが選択的に設けられている。nエミッタ層413aは、抵抗低減層418よりも高い不純物濃度を有する。抵抗低減層418を貫通しnドリフト層411の表面層にまで至るp型のゲート層p接合ゲート層、第9半導体層416aが設けられている。p接合ゲート層416aは、nエミッタ層413aと離れて設けられている。nエミッタ層413aの下方のnドリフト層411内には、p型のゲート層以下、p埋め込みゲート層とする422aが設けられている。p埋め込みゲート層422aは、SiC基板の第1主面側に選択的に設けられた隣り合うp接合ゲート層416a間に、p接合ゲート層416aと離れて設けられている。すなわち、BSIAFETは、p接合ゲート層416aに接してゲート電極417aが設けられ、さらに隣り合うp接合ゲート層416aの間、かつnエミッタ層413aの下方にp埋め込みゲート層422aが設けられたゲート構造となっている。SiC基板の第1主面にゲート絶縁膜を介して設けられたゲート電極以下、第1のゲート電極とする417aは、nエミッタ層413aとp接合ゲート層416aとの間でSiC基板の第1主面に露出する抵抗低減層418を覆う。SiC基板の第1主面に設けられたゲート電極以下、第2のゲート電極とする423aは、p接合ゲート層416aに接する。第2のゲート電極423aは、層間絶縁膜不図示によって第1のゲート電極417aと絶縁されている。エミッタ電極415aは、nエミッタ層413aに接する。また、エミッタ電極415aは、層間絶縁膜不図示によって第1のゲート電極417aと絶縁されている。すなわち、BSIAFETは、p接合ゲート層416aに接してゲート電極417aが設けられ、さらに隣り合うp接合ゲート層416aの間、かつnエミッタ層413aの下方にp埋め込みゲート層422aが設けられたゲート構造となっている。BSIAFET領域において、SiC基板の第2主面には、凹部が設けられnバッファ層48が露出する。nバッファ層48の表面には、実施の形態1のIGBTセルと同様に、pコレクタ層49、Ti膜50、Ni膜およびAu膜からなるコレクタ電極420が設けられている。MOS-SIAFETセルの断面構造について説明する。図9に示すMOS-SIAFETセルは、MOS-SIAFET領域に設けられている。MOS-SIAFETセルの断面構造は、nドレイン層46を除いてBSIAFETセルと同様の断面構造となっている。すなわち、MOS-SIAFETセルのnソース層413b、p接合ゲート層第10半導体層416b、ソース電極415b、第1のゲート電極417bおよび第2のゲート電極423bは、図8に示すBSIAFETセルのnエミッタ層413a、p接合ゲート層416a、エミッタ電極415a、第1のゲート電極317aおよび第2のゲート電極423aと同様の構成を有する。MOS-SIAFET領域において、SiC基板の第2主面には、nドレイン層46となる凸部が形成されている。nドレイン層46の表面には、実施の形態1のMOSFETセルと同様に、Ni膜420aおよびAu膜420bからなるコレクタ電極420が設けられている。実施の形態4にかかる複合スイッチング装置のMOS-SIAFETセルの断面構造およびBSIAFETセルの断面構造以外の構造は、実施の形態1の複合スイッチング装置と同様である。実施の形態4にかかる複合スイッチング装置は、ノーマリーオフ型の装置であり、ゲート電極417aおよびMOS-SIAFETのゲート電極417bにゲート電圧を印加しない状態では、コレクタ電極420とエミッタ電極415a,415bとの間に順方向電圧を印加してもリーク電流が流れるのみでオン電流は流れない。その理由は、次のとおりである。ゲート電圧を印加しない状態では、BSIAFETにおいて、nエミッタ層413aとp接合ゲート層416aおよびp埋め込みゲート層422aとの間に形成されるチャネルが、p接合ゲート層416aおよびp埋め込みゲート層422aから延びる空乏層でピンチオフされているからである。かつ、MOS-SIAFETにおいて、nエミッタ層413bとp接合ゲート層416bおよびp埋め込みゲート層422bとの間に形成されるチャネルが、p接合ゲート層416bおよびp埋め込みゲート層422bから延びる空乏層でピンチオフされているからである。次に、実施の形態4にかかる複合スイッチング装置の動作と代表的な特性について説明する。まず、実施の形態1と同様に、複合スイッチング装置をTO型のパッケージにダイボンディングした後、エミッタ電極415a,415b上に結線用の複数のAlワイヤをワイヤボンディングした。実施の形態4にかかる複合スイッチング装置のリーク電流は、順方向電圧10kV印加時に室温で5×103A/cm2以下であり、複合スイッチング装置の動作中平均して3×105A/cm2であった。また、実施の形態4にかかる複合スイッチング装置のリーク電流は、250°Cの高温下では6×102A/cm2以下であり良好であった。また、実施の形態4にかかる複合スイッチング装置は、室温では12.1kV付近の印加電圧でなだれ降伏を示し、高い耐圧を実現することができることが確認された。また、ゲート電極417a,417bに閾値電圧以上のゲート電圧を印加し、コレクタ電極420とエミッタ電極415a,415bとの間にコレクタ電極420の電位がエミッタ電極415a,415bの電位よりも高い順方向状態になるように電圧順方向電圧を印加し、複合スイッチング装置の順方向出力特性を測定した。複合スイッチング装置には、実施の形態1と同様に、印加電圧零V付近からオン電流が流れ始めた。順方向の印加電圧をさらに高くすることにより、実施の形態1と同様に、複合スイッチング装置のオン電流はほぼ直線的に増大した。その理由は、ゲート電圧の増大に伴い空乏層によるピンチオフが解除されてMOS―SIAFETがオン状態となり、ゲート電圧の増大に伴ってチャネル幅が増大するからである。その後、順方向の印加電圧をさらに高くすることで、実施の形態1と同様に、BSIAFETのビルトイン電圧にあたる2.7V付近の電圧が印加されたあたりから複合スイッチング装置のオン電流が急増し始めた。その理由は、次のとおりである。順方向の印加電圧を高くしていくことによって、MOS―SIAFETがオンになった後にBSIAFETもオン状態となる。BSIAFETもさらにオン状態となることにより、pコレクタ層49内の正孔がpコレクタ層49からnバッファ層48を介してnドリフト411に注入されて伝導度変調が起こる。これにより、nドリフト411の内部抵抗が低減するため、nドリフト411に多量のオン電流が重畳して流れる。これにより、複合スイッチング装置のオン電流が急増する。実施の形態4にかかる複合スイッチング装置において、印加電圧がBSIAFETのビルトイン電圧以下での単位面積当たりのオン抵抗は約128mΩcm2であり、印加電圧がBSIAFETのビルトイン電圧以上での単位面積当たりのオン抵抗は約21mΩcm2であり極めて良好である。実施の形態4にかかる複合スイッチング装置においては、第2のゲート電極423a、423bに電圧を印加し2.7V以上にした場合、順方向電圧がBSIAFETのビルトイン電圧以下であっても、ビルトイン電圧以上であっても、実施の形態3にかかる複合スイッチング装置と同様にオン電流が著しく増大する。その理由は、実施の形態3と同様に、p接合ゲート層416a,416bとnドリフト層411で形成されるゲート接合がビルトインし、p接合ゲート層416a,416b内の正孔がp接合ゲート層416a,416bからnドリフト層411に注入されnドリフト層411での伝導度変調がさらに促進されるからである。この結果、実施の形態4にかかる複合スイッチング装置において、印加電圧がBSIAFETのビルトイン電圧以下での単位面積当たりのオン抵抗は約82mΩcm2であり、印加電圧がBSIAFETのビルトイン電圧以上での単位面積当たりのオン抵抗は約13.5mΩcm2であった。したがって、複合スイッチング装置のオン抵抗を実施の形態1にかかる複合スイッチング装置に比べ大幅に低減することができることが確認された。これにより、実施の形態4にかかる複合スイッチング装置は、実施の形態1にかかる複合スイッチング装置に比べて、BSIAFETのビルトイン電圧以下の順方向電圧印加時であってもさらに大きな出力を取り出すことができるので電力損失の大幅な低減が可能となる。また、実施の形態4にかかる複合スイッチング装置のターンオン時間およびターンオフ時間は、それぞれ180nsおよび320nsであり、複合スイッチング装置の高速動作を実現することができた。実施の形態4にかかる複合スイッチング装置を形成した直径3インチのSiCウエハの湾曲高さを測定した。SiCウエハの湾曲高さは、実施の形態1と同様に約300μm以下であった。実施の形態4にかかる複合スイッチング装置の作製過程におけるSiCウエハの破損もごく少数にとどまり、複合スイッチング装置の製造ラインにおける許容範囲内であった。また、実施の形態4にかかる複合スイッチング装置をTO型のパッケージにダイボンディングやワイヤボンディングした前後でのリーク電流も顕著な増大はなく良好であった。また、1000時間の通電試験によるオン電流およびオン電圧の増大はそれぞれ50A/cm2および0.2V以下にとどまった。これにより、実施の形態4にかかる複合スイッチング装置において、複合スイッチング装置を構成するエピタキシャル層に生じる積層欠陥等の増大などによる顕著な信頼性の低下は確認されなかった。以上、説明したように、実施の形態4によれば、実施の形態1と同様の効果を得ることができる。実施の形態5実施の形態5にかかる半導体装置は、4H-SiCからなる同一のSiC基板に複数の素子が形成された例えば24kV級の耐圧を有する複合スイッチング装置である。実施の形態5にかかる複合スイッチング装置は、実施の形態1にかかる複合スイッチング装置のIGBTに代えて、IGBT領域にFS-IGBTFieldStopIGBTを配置している。FS-IGBTは、nバッファ層がもつ2つの機能、すなわち、空乏層の延びを止めるフィールドストップ機能とpコレクタ層からのキャリア注入の抑制機能とを分離し、空乏層の延びを止めるフィールドストップ機能のみをnバッファ層に残した構成となっている。pコレクタ層からのキャリア注入の抑制機能は、pコレクタ層の不純物濃度をパンチスルー型のIGBTの不純物濃度に比べて大幅に低い不純物濃度にすることにより達成している。pコレクタ層の不純物濃度を大幅に低くすることにより、nバッファ層からpコレクタ層に注入された電子の多くはコレクタ電極に到達する。実施の形態5におけるpコレクタ層は、いわゆる、トランスパレントコレクタである以下、トランスパレントpコレクタ層とする。このようにpコレクタ層を低濃度化しキャリアの注入を抑制することにより、pコレクタ層側からキャリアが過剰に注入されることによって引き起こされる問題を抑制することができる。このため、pコレクタ層側からキャリアの過剰注入を抑制するために通常用いるキャリアのライフタイム制御が不要となる。pコレクタ層側からキャリアが過剰に注入されることによって引き起こされる問題とは、FS-IGBTのターンオフ時に残存するキャリアが過剰になるためにターンオフ時間が長くなり、ターンオフ損失が著しく増大することである。ライフタイム制御は、一般に、電子線照射、プロトンやヘリウム等の粒子線照射、または重金属のドーピング等を素子に施すことにより行うが、ライフタイム制御によってSiC基板に各種の結晶欠陥が形成される。このため、リーク電流の増大やオン時の順方向電圧の劣化などの問題が併発する虞がある。したがって、ライフタイム制御が不要となることにより、リーク電流の増大やオン時の順方向電圧の劣化などの問題を回避することができる。実施の形態5にかかる複合スイッチング装置においては、nドリフト層は、窒素ドープのエピタキシャル層である。nドリフト層の厚さおよび不純物濃度は、例えば、それぞれ約230μmおよび約9×1013cm3であってもよい。nバッファ層は、窒素ドープのエピタキシャル層である。nバッファ層の厚さおよび不純物濃度は、例えば、それぞれ約8μmおよび約3×1017cm3であってもよい。nバッファ層の不純物濃度は、高耐圧にしては低い不純物濃度となっている。pコレクタ層は、例えばドーパントをAlとし、イオン注入によって形成される。pコレクタ層の厚さは、例えば約0.5μmであってもよい。pコレクタ層の不純物濃度は、約8×1017cm3とパンチスルー型のIGBTに比べて低い不純物濃度である。また、実施の形態5にかかる複合スイッチング装置において24kV級の高耐圧を実現するために、隣り合うpボディ層間の幅やJTEの幅等が大きく設定されている。例えば、JTEは2ゾーン構成にしており、JTEのトータルの幅は800μmであってもよい。例えば、nチャネルストッパー側に設けたJTEの幅および不純物濃度は、それぞれ350μmおよび約1.8×1017cm3であってもよい。メサ部側に設けたJTEの幅および不純物濃度は、それぞれ450μmおよび約3.6x1017cm3であってもよい。実施の形態5にかかる複合スイッチング装置のMOSFETセル、FS-IGBTセル、JTEおよびnチャネルストッパーの断面構造および平面レイアウトは、実施の形態1にかかる複合スイッチング装置のMOSFETセル、IGBTセル、JTEおよびnチャネルストッパーの断面構造および平面レイアウトと同様である。また、実施の形態5にかかる複合スイッチング装置において24kV級の高耐圧を実現するためにSiC基板を構成するnドリフト層の厚さを例えば約230μmと厚くしている。ウエハハンドリング時の破損を極力防ぐために素子全体の厚さを約250μm確保する場合、nドレイン層となるSiC支持基板の厚さが約20μmになるまでSiC支持基板を薄板化することができる。この結果、FS-IGBTセルのpコレクタ層を形成するために必要な凹部の異方性エッチングの深さを約20μmとすることができる。異方性エッチングによって形成される凹部の深さが50μm以上の場合、エッチング用のマスクが1回のエッチング中に劣化するため、マスクを形成しなおして複数回にわけて異方性エッチングを実施せざるをえない虞がある。したがって、SiC基板の第2主面側nドレイン層側、すなわちSiC支持基板の第2主面に凹部を形成するためのエッチング深さが浅いことにより、複合スイッチング装置の製造工程を大幅に簡易化することができる。次に、実施の形態5にかかる複合スイッチング装置の動作と代表的な特性について説明する。まず、実施の形態1と同様に、実施の形態5にかかる複合スイッチング装置をTO型のパッケージに実装した後にゲート電圧20Vを印加し、複合スイッチング装置の順方向出力特性を測定した。実施の形態1と同様に、複合スイッチング装置には、コレクタ-エミッタ間に印加される電圧Vceが零V付近となったあたりからオン電流が流れ始めた。さらにコレクタ-エミッタ間に印加される電圧Vceを高くしていくことにより、複合スイッチング装置のオン電流はほぼ直線的に増大し、さらにコレクタ-エミッタ間に印加される電圧Vceが2.7V付近となったあたりからオン電流が急増し始めた。この理由は、順方向の印加電圧零V付近からMOSFETがオン状態となり、その後、順方向の印加電圧2.7V付近からFS-IGBTもオン状態となり、MOSFETによって流れるオン電流とFS-IGBTによって流れるオン電流とが重畳して流れるからである。実施の形態5にかかる複合スイッチング装置において、印加電圧がFS-IGBTのビルトイン電圧以下での単位面積当たりのオン抵抗は約890mΩcm2であり、印加電圧がFS-IGBTのビルトイン電圧以上での単位面積当たりのオン抵抗は約67mΩcm2であり極めて良好であった。このように、FS-IGBTのビルトイン電圧以下の順電圧でも出力を取り出すことができるので電力損失の低減が可能となる。また、実施の形態5にかかる複合スイッチング装置において、ゲート電圧を印加しない状態でコレクタ電極とソース電極およびエミッタ電極との間に順方向電圧を印加した。この場合、複合スイッチング装置は、リーク電流が流れるが良好な順阻止特性を示し、室温において順方向電圧24.8kV付近でなだれ降伏を示した。順方向電圧20kVでのリーク電流は、室温で2×103A/cm2以下と良好であった。また、複合スイッチング装置のターンオン時間およびターンオフ時間はそれぞれ420nsおよび760nsであり、複合スイッチング装置の高速動作を実現することができた。また、1000時間の通電試験によるオン電圧の増大は0.3V以下にとどまり、複合スイッチング装置の顕著な信頼性の低下は確認されなかった。以上、説明したように、実施の形態5によれば、実施の形態1と同様の効果を得ることができる。実施の形態6図10は、実施の形態6にかかる半導体装置を示す断面図である。図10に示す半導体装置は、4H-SiCからなる同一のSiC基板に形成された複数の素子から構成される例えば9kV級の耐圧を有する複合スイッチング装置である。実施の形態6にかかる複合スイッチング装置において、実施の形態5にかかる複合スイッチング装置と異なる点は、実施の形態5のフィールドストップ機能のみを有するnバッファ層以下、nフィールドストップ層とする58a,58bがIGBT領域3a,3bのみに形成されておりMOSFET領域2には形成されていない点と、nフィールドストップ層58a,58bがイオン注入によって形成されている点である。IGBT領域3a,3bには、実施の形態5と同様に複数のFS-IGBTセルが並列に接続されてなるFS-IGBTが配置されている。具体的には、図10に示すように、凹部57a,57bは、例えばnドリフト層11に達する深さで設けられている。そして、凹部57a,57bの底面に露出するnドリフト層11の表面層のみに、nフィールドストップ層58a,58bが設けられている。nフィールドストップ層58a,58bは、MOSFET領域2には設けられていない。MOSFET領域2においては、SiC支持基板からなるnドレイン層56がnフィールドストップ層として機能する。FS-IGBTセルのトランスパレントpコレクタ層59a,59bは、それぞれnフィールドストップ層58a,58bの表面層に形成されている。トランスパレントpコレクタ層59a,59bの端部およびnドリフト層11側は、nフィールドストップ層58a,58bによって囲まれている。Ti膜510a,510bは、実施の形態1と同様に、トランスパレントpコレクタ層59a,59bの表面に形成されている。IGBTセルのおもて面素子構造3a_0,3b_0は、実施の形態1のIGBTセルと同様である。MOSFETセルの断面構造は、実施の形態1のMOSFETセルと同様である。実施の形態6にかかる複合スイッチング装置のMOSFET領域2、IGBT領域3a,3b、JTE4およびnチャネルストッパー5の平面レイアウトは、実施の形態1にかかる複合スイッチング装置と同様である。実施の形態6にかかる複合スイッチング装置のMOSFETセルおよびFS-IGBTセルの各領域の不純物濃度および寸法は、実施の形態1にかかる複合スイッチング装置とほぼ同様である。次に、実施の形態6にかかる複合スイッチング装置1の製造方法について説明する。まず、実施の形態1と同様に、nドレイン層56となるn型のSiC支持基板を用意する。次に、SiC支持基板の第1主面に、実施の形態1と同様に、nドリフト層11をエピタキシャル成長させる。実施の形態6において、SiC基板は、nドレイン層56となるSiC支持基板、後の工程でnドリフト層11に形成されるnフィールドストップ層58a,58b、およびSiC支持基板表面にエピタキシャル成長させたnドリフト層11が積層されてなる基板である。次に、SiC基板の第1主面側nドリフト層11側にMOSFETセルのおもて面素子構造2およびFS-IGBTセルのおもて面素子構造2_0,3a_0,3b_0のうちの抵抗低減層、pボディ層、nソース層およびnエミッタ層を形成する工程から、SiC基板の第2主面側nドレイン層56側に凹部57a,57bを形成する工程までを、実施の形態1と同様に行う。次に、イオン注入によって、凹部57a,57bに露出するnドレイン層56の底面に、FS-IGBTセルのnフィールドストップ層58a,58bを形成する。nフィールドストップ層58a,58bの厚さおよび不純物濃度は、それぞれ約0.85μmおよび約4×1017cm3であってもよい。nフィールドストップ層58a,58bを形成するイオン注入のドーパントは、例えば窒素であってもよい。nフィールドストップ層58a,58bを形成するための凹部57a,57bの底面へのイオン注入により、凹部57a,57bの側壁や凸部56a,56bのnドレイン層56にも同時に窒素がイオン注入される。しかし、nドレイン層56に注入される窒素はnドレイン層56と同一の導電型であるため、nドレイン層56に窒素がイオン注入されることによって複合スイッチング装置の電気的特性が変化することはない。次に、凸部56a,56bの表面から凹部57a,57bの側壁および底面にかけて、SiC基板の第2主面の全面を保護膜で覆う。次に、フォトリソグラフィによって、トランスパレントpコレクタ層59a,59bの形成領域である凹部57a,57bの底面を覆う保護膜の一部を除去する。これにより、SiC基板の第2主面には、トランスパレントpコレクタ層59a,59bの形成領域のみが開口する保護膜が残る。次に、凹部57a,57bの底面に露出するnドリフト層11に、トランスパレントpコレクタ層59a,59bを形成するためのイオン注入を行う。トランスパレントpコレクタ層59a,59bを形成するためのイオン注入のドーパントは、例えばAlであってもよい。トランスパレントpコレクタ層59a,59bの厚さおよび不純物濃度は、それぞれ約0.25μmおよび約1.1×1018cm3であってもよい。次に、公知の方法でアニール処理を行うことにより、凹部57a,57bの底面に露出するnドリフト層11の表面層にトランスパレントpコレクタ層59a,59bが形成される。このように形成されたトランスパレントpコレクタ層59a,59bは、イオン注入されたSiC基板の第2主面側の表面以外はnフィールドストップ層58a,58bで囲まれた状態になり好適である。次に、MOSFETセルのおもて面素子構造2およびFS-IGBTセルのおもて面素子構造2_0,3a_0,3b_0のうち、まだ形成されていないゲート絶縁膜、ゲート電極、ソース電極およびエミッタ電極や、パッシベーション膜を実施の形態1と同様に形成する。次に、公知の方法でトランスパレントpコレクタ層59a,59bの表面に、Ti膜510a,510bを形成する。Ti膜510a,510bは、トランスパレントpコレクタ層59a,59bとのオーミックコンタクトを形成する。次に、凸部56bからなるnドレイン層56の表面に、nドレイン層56のコンタクトメタルとして機能するNi膜不図示を形成する。Ni膜は、nドレイン層56とのオーミックコンタクトを形成する。Ni膜は、凸部56bから凹部57a,57bの側壁に跨って形成されてもよいし、凸部56bから凹部57a,57bの底面に跨って形成されてもよい。次に、オーミックコンタクトが形成されたNi膜の表面を含む、SiC基板の第2主面全面、すなわちSiC支持基板の第2主面全面に、例えば厚さ約4μmのAu膜を形成し、Ni膜およびAu膜からなるコレクタ電極520を形成する。凸部56bの表面に形成されたコレクタ電極520は、MOSFETのドレイン電極として機能する。次に、実施の形態6にかかる複合スイッチング装置の動作と代表的な特性について説明する。まず、実施の形態1と同様に、実施の形態6にかかる複合スイッチング装置をTO型のパッケージに実装した後、ゲート電圧20Vを印加して順方向出力特性を測定する。複合スイッチング装置には、実施の形態1と同様に、コレクタ-エミッタ間に印加される電圧Vceが零V付近になったあたりからオン電流が流れ始めた。さらにコレクタ-エミッタ間に印加される電圧Vceを高くすることにより、複合スイッチング装置のオン電流はほぼ直線的に増大し、さらにコレクタ-エミッタ間に印加される電圧VceがFS-IGBTのビルトイン電圧2.7V付近となったあたりからオン電流が急増し始めた。この理由は、順方向の印加電圧零V付近からMOSFETがオン状態となり、その後、順方向の印加電圧2.7V付近からFS-IGBTもオン状態となり、MOSFETによって流れるオン電流とFS-IGBTによって流れるオン電流とが重畳して流れるからである。実施の形態6にかかる複合スイッチング装置において、印加電圧がFS-IGBTのビルトイン電圧以下での単位面積当たりのオン抵抗は約151mΩcm2であり、印加電圧がFS-IGBTのビルトイン電圧以上での単位面積当たりのオン抵抗は約27mΩcm2であり極めて良好であった。このように、FS-IGBTのビルトイン電圧以下の順電圧でも出力を取り出すことができるので電力損失の大幅な低減が可能となる。また、実施の形態6にかかる複合スイッチング装置において、ゲート電圧を印加しない状態でコレクタ電極とソース電極およびエミッタ電極との間に順方向電圧を印加した。この場合、複合スイッチング装置は、リーク電流が流れるが良好な順阻止特性を示し、室温において順方向電圧9.1kV付近でなだれ降伏を示した。また、複合スイッチング装置のターンオン時間およびターンオフ時間は、それぞれ240nsおよび420nsであり、複合スイッチング装置の高速動作を実現することができた。また、1000時間の通電試験によるオン電圧の増大は0.3V以下にとどまり、複合スイッチング装置の顕著な信頼性の低下は確認されなかった。以上、説明したように、実施の形態6によれば、実施の形態1と同様の効果を得ることができる。以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。例えば、MOSFETセルおよびIGBTセルの各領域の不純物濃度や厚さなどを種々変更し、25kV級や50kV級のさらに耐圧の高い複合スイッチング装置を構成してもよい。複合スイッチング装置の耐圧を高く設定した場合、より空乏層を広げて電界を緩和する必要があり、nドリフト層が厚く形成される。SiC基板を構成するnドリフト層を厚く形成した分だけ、SiC基板の第2主面側nドレイン層側、すなわちSiC支持基板の第2主面に凹部を形成するエッチングの加工深さを浅くすることができ、複合スイッチング装置を容易に作製することができる。また、電界緩和層をJTEとした場合について説明したが、JTEに代えて、FLRFieldlimittingringやRESURF等の他の電界緩和層や不純物濃度の異なる複数の領域からなるJTEを設けても同様の効果を得ることができる。また、MOSFETセルおよびIGBTセルの平面形状も種々変更可能である。ユニポーラトランジスタおよびバイポーラトランジスタの平面形状や面積比も複合スイッチング装置の仕様に合わせて変更し最適化を図ることが可能である。また、SiC支持基板の第2主面に設けた凹部および凸部の個数は、上述した実施の形態で説明した1~3個の場合に限らず、種々増減可能である。さらに、ワイドギャップ半導体材料としSiCを用いて説明したが、GaNやダイヤモンドなど他のワイドギャップ半導体を用いてもよいし、複数の異なるワイドギャップ半導体で構成するヘテロ接合構造のワイドギャップ半導体、例えばSiCを支持基板としGaNでSiC基板を置き換えたヘテロ接合構造のワイドギャップ半導体を用いてもよい。また、MOSFETセルのnドレイン層のコンタクトメタルとして機能するNi膜は、凸部の表面のみに形成されてもよいし、凸部の表面から凹部の側壁に跨って形成されてもよい。"