基準位相とフィードバック位相との間の位相および周波数における差を検出し、位相および周波数における前記差に応じて制御信号を供給する検出部と、前記制御信号に応じて第1の制御電圧を生成するためのフィルタを有する第1の充電経路と、前記制御信号に応じて第2の制御電圧を生成するためのフィルタを有する第2の充電経路と、前記フィードバック位相を生成し、かつ前記第1の制御電圧および前記第2の制御電圧を合成するための手段を含む電圧制御発振器と、を含む閉ループ周波数制御回路。前記第1の充電経路が、前記検出部と前記第1のフィルタ部との間に位置する、第1のフィルタ部内の電流を制御するための第1のチャージポンプ部を含み、前記第2の充電経路が、前記検出部と前記第1のフィルタ部との間に位置する、第2のフィルタ部内の電流を制御するための第2のチャージポンプ部を含み、前記第1および第2のフィルタ部が、前記制御信号を、前記第1および第2のフィルタ部に対応する前記第1および第2の制御電圧に変換する、請求項1に記載の回路。前記第1の制御電圧および前記第2の制御電圧を合成するための前記手段が、前記電圧制御発振器内に集積された伝達関数素子を含む、請求項2に記載の回路。前記伝達関数素子が、前記第1および第2の制御電圧を受け取るように構成された2つのバラクタを含む、請求項3に記載の回路。前記伝達関数素子が、前記第1の制御電圧を受け取る第1のバラクタ、および前記第2の制御電圧を受け取る第2のバラクタを含む、請求項3に記載の回路。前記2つのバラクタがダイオードである、請求項4に記載の回路。前記第1および第2のバラクタが、金属酸化物半導体デバイスである、請求項4に記載の回路。前記2つのバラクタがダイオードである、請求項5に記載の回路。前記第1および第2のバラクタが、金属酸化物半導体デバイスである、請求項5に記載の回路。閉ループ周波数制御回路内のループ部品を低減する方法であって、基準位相とフィードバック位相との間の位相および周波数における差を、位相および周波数における前記差に応じて制御信号を生成する位相周波数検出器を介して検出することと、フィルタを有する第1の充電経路内で、前記制御信号に応じて第1の制御電圧を生成することと、フィルタを有する第2の充電経路内で、前記制御信号に応じて第2の制御電圧を生成することと、前記フィードバック位相を生成する電圧制御発振器内で、前記第1の制御電圧および前記第2の制御電圧を合成することと、を含む方法。前記第1の充電経路が、第1のフィルタ部内の電流を制御するための第1のチャージポンプ部を含み、前記第1のチャージポンプ部が、前記検出部と前記第1のフィルタ部との間に位置し、前記第2の充電経路が、第2のフィルタ部内の電流を制御するための第2のチャージポンプ部を含み、前記第2のチャージポンプ部が、前記検出部と前記第1のフィルタ部との間に位置し、前記第1および第2のフィルタ部が、前記第1および第2のフィルタ部に対応する前記第1および第2の制御電圧に前記制御信号を変換する、請求項6に記載の方法。前記第1の制御電圧および前記第2の制御電圧を合成するための前記手段が、前記電圧制御発振器内に集積された伝達関数素子を含む、請求項7に記載の方法。前記伝達関数素子が、前記第1および第2の制御電圧を受け取るように構成された2つのバラクタを含む、請求項8に記載の方法。前記伝達関数素子が、前記第1の制御電圧を受け取る第1のバラクタ、および前記第2の制御電圧を受け取る第2のバラクタを含む、請求項8に記載の方法。前記2つのバラクタがダイオードである、請求項13に記載の回路。前記第1および第2のバラクタが、金属酸化物半導体である、請求項13に記載の回路。前記2つのバラクタがダイオードである、請求項14に記載の回路。前記第1および第2のバラクタが、金属酸化物半導体デバイスである、請求項14に記載の回路。発明の概要本発明の目的は、ループフィルタ部品を低減するためにデュアルバラクタを用いた集積されたタイプIIPLLを導入し、一方でノイズを低減することによって、上述の欠点を改善することである。この目的のために、本発明は、閉ループ周波数制御回路を提供するが、この回路には、基準位相とフィードバック位相との間の位相および周波数における差を検出するための検出部であって、位相および周波数における差に応じて制御信号を供給する検出部と、制御信号に応じて第1の制御電圧を生成するための第1の充電経路と、制御信号に応じて第2の制御電圧を生成するための第2の充電経路と、フィードバック位相を生成するVCOであって、第1の制御電圧および第2の制御電圧を合成するための手段を含むVCOと、が含まれる。合成のための手段には、VCO内の2つのバラクタが含まれる。別の実施形態において、本発明は、閉ループ周波数制御回路内のループ部品を低減する方法が提供するが、この方法には、位相および周波数における差に応じて制御信号を生成する位相周波数検出器を介して、基準位相とフィードバック位相との間の位相および周波数における差を検出することと、制御信号に応じて第1の充電経路内で第1の制御電圧を生成することと、制御信号に応じて第2の充電経路内で第2の制御電圧を生成することと、フィードバック位相を生成するVCO内で第1の制御電圧および第2の制御電圧を合成することと、が含まれる。合成は、VCO内の2つのバラクタによって実行される。詳細な説明本発明は、二重経路を加算するための回路によってもたらされるノイズの欠点なしに、デュアルチャージポンプおよび関連経路を有するPLLの機能を改善する。ここで、図3および5に示す実施形態に関連して、本発明を説明する。特定の実施形態を示すが、本発明の意図した範囲から逸脱せずに本PLL装置を形成するために、様々な特定の回路実装が可能であることを理解されたい。本発明によるPLL300の簡略ブロック図を図3に示す。PLL300には、第1および第2のチャージポンプCP1、CP2に接続して配置されたPFDが含まれる。任意の従来のチャージポンプを用いてもよいが、CP1およびCP2は、集積され低ノイズで通常の能動フィルタregularandactivefilterを備えた抵抗性チャージポンプresistivechargepumpであるのが望ましい。各チャージポンプCP1およびCP2は、それぞれの経路に形成される。図示のような第1の経路には、増幅器301およびキャパシタCzを有する能動フィルタが含まれる。同様に、第2の経路は、安定化ゼロを提供し、キャパシタCpおよび並列抵抗器Rpと共に増幅器302を有する能動フィルタを含む。各第1および第2の経路には、グランドと直列な、抵抗器R4と共に配置された充電キャパシタC4がさらに含まれる。PLL300のPFDは、基準クロックfrefおよびフィードバッククロックfxの入力間の位相および周波数における差を検出する。次に、PFDは、フィードバック周波数が基準周波数に遅れているかまたは先行しているかどうかに基づいて、アップまたはダウン制御信号を生成する。これらのアップまたはダウン制御信号は、それぞれ、VCOが、より高いかまたはより低い周波数で動作する必要があるかどうかを決定する。PFDは、これらのアップおよびダウン制御信号をデュアルチャージポンプCP1、CP2に出力する。チャージポンプCP1、CP2がアップ制御信号を受信すると、電流が、それぞれのループフィルタに駆動される。反対に、ダウン制御信号がチャージポンプCP1、CP2で受信されると、電流が、ループフィルタから引き出される。ループフィルタは、制御信号を、VCOにバイアスをかけるために用いられる合成制御電圧に変換する。部品Cz、Cp、Rpの値は、タイプIIPLLに対応する所望のループフィルタ応答を得るように選択される。部品R4、C4は、あらゆる帯域スパーまたはノイズを除去するために用いられる。各チャージポンプCP1、CP2には、利得Kpが含まれる。しかしながら、チャージポンプCP2には、利得係数Bが含まれる。利得係数Bは、上述のように、フィルタリング用に従来的に用いられる、以前はオフチップのそしてはるかに大きなキャパシタのサイズ低減を可能にするように選択される。利得係数は、低すぎても高すぎてもならないが、適切な範囲から選択可能であり、10の利得係数が好ましいことを理解されたい。この合成制御電圧に基づいて、VCOは、より高いかまたはより低い周波数で発振する。これは、フィードバッククロックの位相および周波数に影響する。PFDがアップ制御信号を生成した場合には、VCO周波数foutは増加する。ダウン制御信号が、VCO周波数foutを低減させる。基準クロックfrefおよびフィードバッククロックfxが同じ位相および周波数を有すると、VCOは安定する。ループフィルタは、チャージポンプCP1、CP2のジッタを除去し、電圧オーバーシュートを防ぐ。基準クロックfrefおよびフィードバッククロックfxが整合された場合には、PLLは、ロックされたと見なされる。各経路内のこの回路は、対応する制御電圧VzおよびVpを供給する。図2に示す先行技術と異なり、本発明は、VCO内で二重経路を結合することによって、追加的なノイズペナルティを回避する。本発明は、VCOの図5に示すようなデュアルバラクタアーキテクチャに固有の伝達関数に依存する。したがって、2つの経路は、VCO外部の追加的な加算回路を通してではなく、VCO内のバラクタを介して結合される。したがって、各経路は、各バラクタを表わす対応する伝達関数KvzおよびKvpに供される。このように、周波数fzおよびfpは、次の式に従って、出力周波数foutを形成するように合成する。fout=KvzVzKvpVpさらに、PLL300には、デジタル加算モジュールによって操作可能なデジタル分周器を含むことができるN素子Nelementによる分割が含まれる。分周器は、VCO周波数foutを、入力基準周波数frefより上に増加させるために挿入される。したがって、VCOが、たとえば2~4GHz範囲内の周波数foutを出力可能な場合には、N素子Nelementによる分割は、かかる周波数を、たとえば、おそらく13MHzの典型的で適切な動作範囲に減らす。かかる例において、位相ロック周波数は、次の式によって決定される。fref=fout=KvzVzKvpVp/Nであり、この場合に、Nは任意の整数または非整数とすることができる。図4は、図1または図2のいずれかにおける典型的なVCOの代表的な回路を示す。差動出力を供給するために、かかる公知のVCOには、典型的な増幅段と、単一のバラクタ401を有する共振段と、が含まれるが、このバラクタ401は、インダクタンス402、およびキャパシタンス403として示すあるデジタル同調素子と並列に配置される。本発明のPLL300に従って、図5は、図3のVCOの代表的な回路を示す。ここで、差動出力を供給するために、VCOには再び典型的な増幅段が含まれるが、ここで、キャパシタンス503として示すデジタル同調素子と共にインダクタンス502と並列に配置されたバラクタ501aおよび501bを有する共振段内のデュアルバラクタ配置が含まれる。図3に示す二重経路を結合するデュアルバラクタ501a、501bに依存することによって、フィルタリングに用いられるオンチップ部品のサイズおよび数における全体的な低減が可能になることを理解されたい。したがって、PLL300は、ますます重大なサイズ上の制約の下で設計された最新のRF装置内で望ましく機能する。バラクタは、ダイオード、MOSデバイス、または当該技術分野で公知のバラクタとして一般に用いられる任意の他の部品であってもよい。本発明の上記の実施形態は、単に例として意図されている。特定の実施形態に対する変更、修正および変形が、本明細書に添付された特許請求の範囲によってのみ定義される本発明の範囲から逸脱せずに、当業者によって達成可能である。