"第1の直流電圧を第2の直流電圧に変換するDC-DCコンバータであって、前記第1の直流電圧を出力側に供給するか否かを切替えるスイッチング素子と、前記スイッチング素子の出力側信号を整流して、前記第2の直流電圧を生成するローパスフィルタと、それぞれ位相の異なる複数のクロック信号を生成する発振器と、前記第2の直流電圧を複数ビットからなる第1のデジタル値に変換するAD変換器と、前記第1のデジタル値と参照電圧に対応する第2のデジタル値との差分を表す複数ビットからなるエラー信号を生成するエラー信号生成器と、所定のクロック信号に同期してカウント動作を行うカウンタと、前記エラー信号の上位側ビットの値が前記カウンタのカウント値に一致するか否かを検出する比較器と、前記比較器で一致が検出されたタイミングに同期して、前記エラー信号の下位側ビットの値に応じて前記複数のクロック信号のいずれかを選択するセレクタと、前記セレクタが選択したクロック信号に応じて前記スイッチング素子のオン/オフを制御するスイッチング制御部と、を備え、前記セレクタは、前記複数のクロック信号と、前記複数のクロック信号のうち位相が隣り合う2以上のクロック信号同士を合成して生成される新たなクロック信号と、の中から一つを、前記エラー信号の下位側ビットの値に応じて選択することを特徴とするDC-DCコンバータ。前記セレクタは、前記複数のクロック信号のうち位相が隣り合う2以上のクロック信号同士の論理積信号を前記新たなクロック信号として生成することを特徴とする請求項1に記載のDC-DCコンバータ。前記セレクタは、前記複数のクロック信号のうち位相が隣り合う2つのクロック信号同士を抵抗分圧または容量分圧して前記新たなクロック信号を生成することを特徴とする請求項1に記載のDC-DCコンバータ。第1の直流電圧を第2の直流電圧に変換するDC-DCコンバータであって、前記第1の直流電圧を出力側に供給するか否かを切替えるスイッチング素子と、前記スイッチング素子の出力側信号を整流して、前記第2の直流電圧を生成するローパスフィルタと、それぞれ位相の異なる複数のクロック信号を生成する発振器と、前記複数のクロック信号の位相を補間した新たな位相の複数の補間クロック信号を生成して、前記複数のクロック信号と前記複数の補間クロック信号とを出力する位相補間器と、前記第2の直流電圧を複数ビットからなる第1のデジタル値に変換するAD変換器と、前記第1のデジタル値と参照電圧に対応する第2のデジタル値との差分を表す複数ビットからなるエラー信号を生成するエラー信号生成器と、所定のクロック信号に同期してカウント動作を行うカウンタと、前記エラー信号の上位側ビットの値が前記カウンタのカウント値に一致するか否かを検出する比較器と、前記比較器で一致が検出されたタイミングに同期して、前記エラー信号の下位側ビットの値に応じて前記複数のクロック信号と前記複数の補間クロック信号とのいずれかを選択するセレクタと、前記セレクタが選択したクロック信号に応じて前記スイッチング素子のオン/オフを制御するスイッチング制御部と、を備えることを特徴とするDC-DCコンバータ。前記位相補間器は、前記複数のクロック信号のそれぞれを複数の三角波信号に変換する三角波生成部と、前記複数の三角波信号のうち位相が隣り合う2つの三角波信号同士を抵抗分圧または容量分圧して前記複数の補間クロック信号を生成する補間クロック生成部と、を有することを特徴とする請求項4に記載のDC-DCコンバータ。前記発振器は、複数個の論理反転部をリング状に接続して発振信号を生成するリング発振部を有し、前記複数個の論理反転部の出力信号のうち、論理が揃った複数の出力信号を用いて前記複数のクロック信号を生成することを特徴とする請求項4または5に記載のDC-DCコンバータ。本発明は、高精度かつ高速に出力電圧を制御可能なDC-DCコンバータを提供するものである。本実施形態の一態様は、第1の直流電圧を第2の直流電圧に変換するDC-DCコンバータに関する。このDC-DCコンバータは、前記第1の直流電圧を出力側に供給するか否かを切替えるスイッチング素子と、前記スイッチング素子の出力側信号を整流して、前記第2の直流電圧を生成するローパスフィルタと、それぞれ位相の異なる複数のクロック信号を生成する発振器と、前記第2の直流電圧を複数ビットからなる第1のデジタル値に変換するAD変換器と、前記第1のデジタル値と参照電圧に対応する第2のデジタル値との差分を表す複数ビットからなるエラー信号を生成するエラー信号生成器と、所定のクロック信号に同期してカウント動作を行うカウンタと、前記エラー信号の上位側ビットの値が前記カウンタのカウント値に一致するか否かを検出する比較器と、前記比較器で一致が検出されたタイミングに同期して、前記エラー信号の下位側ビットの値に応じて前記複数のクロック信号のいずれかを選択するセレクタと、前記セレクタが選択したクロック信号に応じて前記スイッチング素子のオン/オフを制御するスイッチング制御部と、を備える。前記セレクタは、前記複数のクロック信号と、前記複数のクロック信号のうち位相が隣り合う2以上のクロック信号同士を合成して生成される新たなクロック信号と、の中から一つを、前記エラー信号の下位側ビットの値に応じて選択することを特徴とするDC-DCコンバータを提供する。本実施形態によるDC-DCコンバータは、内部の各素子の抵抗値が非常に小さく、そこを通過する電流による発熱を抑制できるため、電圧変換に要する消費電力が小さく、電力変換効率が高いという特徴を持つ。一方、低電圧になるほど、また、高電流になるほど、電源の精度と安定性に対する要求が厳しくなり、その実現が困難になってきている。スイッチング電源は、矩形波のオンオフ時間のデューティ比を変化させることで、出力電圧を制御する。スイッチング電源の性能向上のためには、出力電圧を高精度にかつ高速に制御する必要がある。出力電圧を高精度に制御するには、矩形波の発振周波数を極力一定に保ち、細かい粒度granularityでパルス幅を制御する必要がある。また、電流値が大きくなるほど、変化量も大きくなり、それに追従するために、矩形波のパルス幅の制御速度を高めなければ、出力電圧の高速制御は行えない。従来のスイッチング電源では、差動増幅器により出力電源の電圧と参照電圧との差分を検出して、その差分を電圧増幅してエラー信号を得る一方で、一定周期の三角波を生成し、電圧比較器によりエラー信号と三角波の電位を比較して矩形波を得て、この矩形波をパルス幅制御することにより、出力電圧の調整を行っていた。この種の従来のスイッチング電源は、一般にはアナログ回路で構成されており、アナログ回路の弱点であるノイズの影響を強く受け、精度を保つことが難しい。さらに、低電圧化の影響により、精度と高速動作のトレードオフが顕在化し、求められる性能が出せないという問題がある。このような問題を解決するため、出力電源電圧をアナログデジタル変換器でデジタル値に変換し、参照電圧との比較と制御系の動作を安定させるための位相補償をデジタルの演算処理で求め、その結果にしたがってデジタルパルス幅変調器によりクロックのパルス幅を制御するという、デジタル制御のスイッチ電源が提案されている。デジタル演算処理を用いることにより、ノイズの影響による誤動作の危険を回避することができる。さらに、素子の微細化の恩恵を享受することができ、演算処理回路の高集積化と高速化が可能になる。したがって、デジタル制御のスイッチング電源により、精度と高速動作のトレードオフの問題を解決することができる。ところが、デジタル制御のスイッチ電源を実現するためには、高精度のアナログデジタル変換器と、さらに高精度なデジタルパルス幅変調器が必要となる。例えば、10Vの入力電源電圧を1Vの出力電源電圧に変換する降圧DC-DCコンバータにおいて、その出力電源電圧を10mVの精度で制御する場合には、少なくとも7bit精度のアナログデジタル変換器と10bit精度のデジタルパルス幅変調器が必要となる。また、電圧帰還制御の安定性を確保するために、出力電源電圧Voの電圧調整精度は出力電源電圧Voの取り込み電圧精度、この例では10mVより細かくなければならないという制約がある。この制約が守られない場合、リミットサイクルと呼ばれる出力電位が周期的に振動する現象が発生し、出力電源電圧が安定しないという不具合が生じる。このように、入力側のアナログデジタル変換器に対して、出力側のデジタルパルス幅変調器では、数倍から数十倍の精度が要求される。さらに、近年、電源装置の小型化、高精度化、高速化、高効率化が求められる傾向にある。これらの要求を満たすには、スイッチング周波数を高周波化して、出力段のローパスフィルタ内のインダクタとキャパシタを小型化するとともに、電圧制御の帰還制御速度を高速化して、かつ高精度化することが効果的である。ところが、その実現には、高速、低消費電力、高精度のデジタルパルス変調器が必須となる。例えば、スイッチング周期を1μsとするならば、10bit精度のデジタルパルス幅変調器のパルス幅制御の粒度は1ns程度となり、これは現在広く利用されている高集積回路のゲート数段分の遅延時間と同等である。高精度なデジタルパルス幅変調器を実現するため、ディレイラインを用いるものや、電圧制御発振器VCOを利用するものなどが提案されている。ところが、これらは回路規模が大きく消費電力も大きい。さらに、供給電源電圧や環境温度や製造プロセスのバラツキなどの影響を受け、パルス幅制御の粒度が安定しないという問題がある。この場合、最悪の状態を見込んで、さらに細かな粒度のパルス幅制御が必要となるという悪循環を生じる。つまり、デジタルパルス幅変調器のパルス幅制御の粒度の問題が、電源装置の小型化、高精度化、高速化、高効率化の妨げになっている。以下、図面を参照しながら、本発明の実施形態を説明する。第1の実施形態図1は第1の実施形態に係るデジタル制御のスイッチング電源の概略構成を示すブロック図である。図1のスイッチング電源は、電界効果トランジスタからなる出力電源CMOSスイッチ1と、出力電源ローパスフィルタ15を構成するインダクタ2および容量3と、出力電源電圧検知用アナログデジタル変換器4と、エラー電圧値算出用デジタル減算器5と、出力電圧フィードバック制御用PIDProportionalIntegralDerivative補償器6と、スイッチング動作制御信号デジタルパルス幅変調器7DPWMDigitalPulseWidthModulatorと、同期クロック信号発振器8と、同期リセットカウンタ9とを備えている。出力電源電圧検知用アナログデジタル変換器4は、出力電源電圧Voをデジタル値に変換する。エラー電圧値算出用デジタル減算器5は、出力電源電圧Voと与えられたリファレンス電圧VREFとの差を求める。出力電圧フィードバック制御用PID補償器6は、エラー電圧値算出用デジタル減算器5で求めた差に基づいて、出力電圧のフィードバック制御の安定性を補償するための数値処理を行ってデジタル補償信号を生成する。スイッチング動作制御信号デジタルパルス幅変調器7は、出力電圧フィードバック制御用PID補償器6からのデジタル補償信号に基づいて矩形波のパルス幅を変調し、出力電源CMOSスイッチ1の動作を制御する制御信号を生成する。同期クロック信号発振器8および同期リセットカウンタ9は、出力電源電圧検知用アナログデジタル変換器4、出力電圧フィードバック制御用PID補償器6およびスイッチング動作制御信号デジタルパルス幅変調器7の各動作の同期をとる。図1のスイッチング電源は、上述した各部1~9により、出力電源ローパスフィルタ15を通過して得られる出力電圧V0を帰還制御する制御ループを構成している。図1の中の主要な構成要素であるスイッチング動作制御信号デジタルパルス幅変調器7は、主クロック信号カウンタ10と、主クロックカウントPID出力比較器11と、多相クロック信号位相選択器12と、出力電源CMOSスイッチ制御用SRラッチ13とを有する。主クロック信号カウンタ10は、同期リセットカウンタ9が出力するリセット信号RSTCでリセットされた後、同期クロック信号発振器8の主クロック信号CLKの数を数える。主クロックカウントPID出力比較器11は、主クロック信号カウンタ10のカウント値が出力電圧フィードバック制御用PID補償器6の上位7ビットの出力の値に達したことを検知する。多相クロック信号位相選択器12は、出力電圧フィードバック制御用PID補償器6の下位3ビットの出力を受け、同期クロック信号発振器8が出力する4相のクロック信号CLKCLKCLKCLKから1つのクロックエッジを選択する。出力電源CMOSスイッチ制御用SRラッチ13は、同期リセットカウンタ9からのリセット信号RSTCをセット端子に受け、多相クロック信号位相選択器12の出力信号をリセット端子に受けて、出力電源CMOSスイッチ制御信号/SWを出力する。図2は図1のスイッチング電源の動作波形図である。図2aは入力電源電圧Vi実線、出力電源電圧Vo破線および出力電源CMOSスイッチ1の出力電圧SW実線の動作波形を示しており、横軸が時刻、縦軸が電圧である。図2bは図1では不図示の負荷に流れる負荷電流Iloadの動作波形図であり、横軸が時刻、縦軸が電流である。まず、時刻T1のとき、図1のスイッチング電源は動作を開始する。出力電源CMOSスイッチ1は瞬間的に動作して、その出力SWは入力電源電圧Viになった後、再び接地電位に戻る。そのような動作を一定周期で繰り返す。ただし、繰り返し毎に出力電源CMOSスイッチ1の出力SWが入力電源電圧Viになる期間が徐々に延び、逆に接地電位である期間が徐々に短くなる。これに伴い、インダクタ2および容量3からなる出力電源ローパスフィルタ15を通過した出力電源電圧Voは徐々に上昇していく。その後、時刻T2のとき、出力電源電圧Voは目標の電圧、ここでは入力電源電圧の二分の一の値に達する。このとき、出力電源CMOSスイッチ1の出力SWのクロックデューティ一周期に占める出力SWが入力電源電圧Viになる時間の割合はほぼ50になる。その後、時刻T3のとき、図1のスイッチング電源に接続された負荷に流れる負荷電流Iloadが急激に増加したと仮定している。出力電源ローパスフィルタ15を構成するインダクタ2は一定の電流を流し続けるという電気特性を有するため、不足する電流は出力電源ローパスフィルタ15容量3に蓄積された電荷により補われ、出力電源電圧Voがいったん低下する。その出力電源電圧Voはフィードバック制御され、その後の出力電源CMOSスイッチ1の出力SWのクロックデューティが増加する。そして、数回のスイッチング動作の後、その出力電源電圧Voは元の設定電位に回復し、同時に、SWのクロックデューティも元の値、50に戻る。逆に、ある時刻T4のとき、図1のスイッチング電源に接続された負荷に流れる負荷電流Iload急激に減少したと仮定している。出力電源ローパスフィルタ15を構成するインダクタ2は、やはり一定の電流を流し続けるという電気特性を有するため、余剰の電流により出力電源ローパスフィルタ15容量3に電荷が蓄積され、出力電源電圧Voが上昇する。その出力電源電圧Voは制御ループへ入力され、その後の出力電源CMOSスイッチ1の出力SWのクロックデューティが減少する。そして、数回のスイッチング動作の後、その出力電源電圧Voは元の設定電位に回復し、同時に、SWのクロックデューティも元の値、50に戻る。このように、図1のスイッチング電源は、出力電源電圧Voを制御ループに帰還させて、出力電源電圧Voに応じてスイッチング動作の出力信号SWのクロックデューティを調整することにより、一定の出力電源電圧Voを出力する定電圧源である。その電圧帰還制御動作は、以下のようにしてなされる。まず、出力電源電圧Voは出力電源電圧検知用アナログデジタル変換器4によりデジタル値vokへ変換され、制御ループに取り込まれる。制御ループでは、エラー電圧値算出用デジタル減算器5により、出力電源電圧Voとリファレンス電圧VREFとの電位差に相当する、デジタルのエラー信号ekvk-VREFを算出する。このエラー信号ekは出力電圧フィードバック制御用PID補償器6により、例えば以下の式にしたがって、乗算、積分および微分の演算処理されて、電圧調整に適切なクロックデューティ制御信号dkが得られる。dk=b0ekb1ek1b2ek2a1dk1a2dk2...1上記式で、ek-1は一回前にサンプリングされたエラー信号を表し、ek-2は二回前にサンプリングされたエラー信号を表す。同様に、dk-1は一回前に求められたクロックデューティ制御信号であり、dk-2は二回前に求められたクロックデューティ制御信号である。また、それぞれの係数b0、b1、b2、a1、a2は定数である。なお、クロックデューティ制御信号の初期値d0は、VREF/Viにするのが望ましい。図3は出力電圧フィードバック制御用PID補償器6の詳細なブロック図である。図3の出力電圧フィードバック制御用PID補償器6は、レジスタregと、乗算器xa1xa2xb0xb1xb2と、和算器60とで構成されており、デジタルのエラー信号ekに対して、式で示される演算処理を施し、和算器60からクロックデューティ制御信号dkを出力する。出力電圧フィードバック制御用PID補償器6で得られたクロックデューティ制御信号dkはスイッチング動作制御信号デジタルパルス幅変調器7DPWMに与えられる。DPWM7は、パルス幅が調整された一定周期の矩形クロック信号であるスイッチング動作制御信号/SWを生成する。このスイッチング動作制御信号/SWにしたがって、出力電源CMOSスイッチ1が動作して、矩形波SWが得られる。その矩形波SWをインダクタ2および容量3により構成される出力電源ローパスフィルタ15により平滑化して、一定電圧の出力電源電圧Voが得られる。ここで、制御ループ内のデジタル信号および各構成部品の必要な計算精度ビット数について、例を示して説明する。まず、出力電源電圧検知用アナログデジタル変換器4により取り込まれた出力電源電圧Vokが8ビットのデジタル値とし、その出力電源電圧Voの最大値が25Vとすると、8ビットの分解能で表すことができる出力電源電圧の取り込み電圧精度は約10mVとなる。電圧帰還制御の安定性を確保するために、出力電源電圧Voの電圧調整精度は出力電源電圧Voの取り込み電圧精度、この例では、約10mVより高くなければならないという制約がある。この制約が守られない場合、リミットサイクルと呼ばれる出力電位が周期的に振動する現象が発生し、出力電源電圧が安定しないという不具合が生じる。入力電源電圧Viが5Vの場合、出力電源電圧Voを約10mVより細かな精度で制御するには少なくとも9bit、さらに、安全を見込むと10bitの分解能を持つスイッチング動作制御信号デジタルパルス幅変調器7DPWMが必要となる。さらに、出力電圧フィードバック制御用PID補償器6は前述のように複数のレジスタと積和演算器から構成されており、それらの繰り返し処理で乗算、積分、微分の演算が行われている。したがって、計算誤差が蓄積しないように、構成するレジスタと積和演算器には入力される信号の約2倍の精度、つまり、16ビットの計算精度が必要とされる。16ビットの計算精度を持つ出力電圧フィードバック制御用PID補償器6から上位10ビットの結果がクロックデューティ制御信号として出力され、スイッチング動作制御信号デジタルパルス幅変調器7へ入力される。この第1の実施形態に係るスイッチング動作制御信号デジタルパルス幅変調器7DPWMの分解能は10ビットであるから、クロックデューティの調整精度は1024分の1となり、入力電源電圧Viは最大10Vまで、必要な10mVの制御精度を確保することができる。このように、スイッチング動作制御信号デジタルパルス幅変調器7DPWMには高いクロックデューティ制御精度が必要とされる。また、最近ではスイッチング周波数の高周波化が進んでおり、1MHzから10MHzにまで達している。それは、スイッチング周波数を高めるほど、出力電源ローパスフィルタ15を構成するインダクタ2を小型化でき、装置の小型化、もしくは、EMCElectroMagneticCompatibilityの要求、つまり電磁波による誤動作防止のために有利だからである。1MHzのスイッチング周波数に対して、そのクロックデューティを10bitの分解能で制御するためには、そのクロックパルス幅を約1nsの粒度で調整できる能力が必要である。さらに、スイッチング周波数が10MHzになると、クロックパルス幅の調整粒度は約100psとなり、これはインバータ一段分の遅延でしかない。従来、このように遅延を小さな粒度で制御するため、インバータを多数段接続してその段数を制御するディレイラインと呼ばれる回路が使用されてきた。しかし、そのようなディレイライン回路は、多数のインバータと選択回路により構成されるため、回路規模が大きくなり製造コストが高くなるという問題がある。さらに、製造プロセスのバラツキや、環境温度の変化や、供給電源電圧の変化の影響を受け、その遅延量が大きく変動するという問題がある。その変動を予め見込むと、さらに、小さな粒度の遅延時間制御が必要となる。本実施形態では、次に説明するように、同期クロック信号発振器8から出力される多相のクロック信号を用いてスイッチング動作制御信号デジタルパルス幅変調器7DPWMを構成することによりこの問題を解決している。次に、4相のクロック信号CLK、CLK、CLK、CLKを生成する同期クロック信号発振器8の詳細な構成とその動作について説明する。図4aは同期クロック信号発振器8の詳細構成を示す回路図、図4bは同期クロック信号発振器8の出力信号波形図である。図4aの同期クロック信号発振器8は5段のインバータにより構成されるリングオッシレータである。その構成は大きく3つの構成要素に分かれる。すなわち、同期クロック信号発振器8は、バイアス電圧VCOPおよびVCONを生成するVCOPVCONバイアス電圧生成部81と、5段のインバータから構成されるリングオッシレータ部82と、リングオッシレータ内の各インバータの出力信号を増幅して多相のクロック信号として出力する多相クロックバッファ部83とからなる。VCOPVCONバイアス電圧生成部81は、分圧抵抗81および分圧可変抵抗82と、Vbiasボルテージフォロア差動アンプ83と、VbiasVtn生成用ダイオード接続N型MOSトランジスタ84と、VbiasVtn生成用高抵抗P型MOSトランジスタ85と、Vbias生成用ソースフォロア接続N型MOSトランジスタ86と、Vbias→Ibias電圧電流変換用抵抗素子87と、第1のインバータスイッチモニタP型MOSトランジスタ88と、VCOPバイアス電圧生成用P型MOSトランジスタ89と、第2のインバータスイッチモニタP型MOSトランジスタ810と、Ibias電流ミラーP型MOSトランジスタ811と、インバータスイッチモニタN型MOSトランジスタ812と、VCONバイアス電圧生成用N型MOSトランジスタ813とを有する。分圧抵抗81および分圧可変抵抗82は、入力電源電圧を抵抗分圧する。Vbiasボルテージフォロア差動アンプ83は、抵抗分圧した電圧を用いてバイアス電圧Vbiasを生成する。VbiasVtn生成用ダイオード接続N型MOSトランジスタ84は、バイアス電圧Vbiasをソース電位としてダイオード接続されたN型MOSトランジスタによりバイアス電圧VbiasよりN型MOSトランジスタの閾値電圧Vtnだけ高いバイアス電圧VbiasVtnを生成する。VbiasVtn生成用高抵抗P型MOSトランジスタ85は、VbiasVtn生成用ダイオード接続N型MOSトランジスタ84に対して、入力電源から常時導通状態の高抵抗P型MOSトランジスタを介して微少電流を供給する。Vbias生成用ソースフォロア接続N型MOSトランジスタ86は、生成されたバイアス電圧VbiasVtnをゲート電極に受けて、ソースフォロア動作により再びバイアス電圧Vbiasを生成する。Vbias→Ibias電圧電流変換用抵抗素子87は、Vbias生成用ソースフォロア接続N型MOSトランジスタ86のソース端子と接地電極間に接続され、バイアス電圧Vbiasをバイアス電流Ibiasへ変換する。第1のインバータスイッチモニタP型MOSトランジスタ88は、入力電源に常時導通状態で接続され、後に説明する遅延時間が調整可能なインバータのスイッチ部を構成するP型MOSトランジスタと同じ電気特性を有する。VCOPバイアス電圧生成用P型MOSトランジスタ89は、第1のインバータスイッチモニタP型MOSトランジスタ88のドレイン端子とVbias生成用ソースフォロア接続N型MOSトランジスタ86のドレイン端子の間に接続され、そのゲート端子がそのドレイン端子にダイオード接続されてバイアス電圧信号VCOPを生成する。第2のインバータスイッチモニタP型MOSトランジスタ810は、入力電源に常時導通状態で接続され、第1のインバータスイッチモニタP型MOSトランジスタ88と同じ電気特性を有する。Ibias電流ミラーP型MOSトランジスタ811は、第2のインバータスイッチモニタP型MOSトランジスタ810と直列に接続され、VCOPバイアス電圧信号がゲート端子に接続され、Vbias→Ibias電圧電流変換用抵抗素子87に流れるバイアス電流Ibiasと同じ電流量に調整する。インバータスイッチモニタN型MOSトランジスタ812は、接地電圧に常時導通状態で接続され、後に説明する遅延時間が調整可能なインバータのスイッチ部を構成するP型MOSトランジスタと同じ電気特性を有する。VCONバイアス電圧生成用N型MOSトランジスタ813は、インバータスイッチモニタN型MOSトランジスタ812のドレイン端子とIbias電流ミラーP型MOSトランジスタ811のドレイン端子の間に接続され、そのゲート端子がそのドレイン端子にダイオード接続されてバイアス電圧信号VCONを生成する。リングオッシレータ部82は、4段の遅延時間調整機能付きインバータ814a814b814c814dと、インバータ814dの出力信号と発振開始制御信号OSCGOpとのNAND演算を行う発振動作制御用NAND論理回路815とがリングループ状に接続されて構成される。遅延時間調整機能付きインバータ814a814b814c814dはそれぞれ、入力電源から電源供給を受けており、インバータスイッチP型MOSトランジスタ8141と、電流制御P型MOSトランジスタ8142と、インバータスイッチN型MOSトランジスタ8143と、電流制御N型MOSトランジスタ8144とで構成されている。インバータスイッチP型MOSトランジスタ8141は、前段のインバータ出力信号がゲート端子に接続されている。電流制御P型MOSトランジスタ8142は、インバータスイッチP型MOSトランジスタ8141と直列に接続され、ゲート端子にバイアス電圧信号VCOPが接続されている。インバータスイッチN型MOSトランジスタ8143は、接地電極に接続されて前段のインバータ出力信号がゲート端子に接続されている。電流制御N型MOSトランジスタ8144は、インバータスイッチN型MOSトランジスタ8143と直列に接続され、ゲート端子にバイアス電圧信号VCONが接続されている。電流制御P型MOSトランジスタ8142のドレイン端子と電流制御N型MOSトランジスタ8144のドレイン端子が互いに接続されて、その遅延時間調整機能付きインバータの出力信号となっている。その出力信号端子には、P型MOS容量8145とN型MOS容量8146が付加されている。そのP型MOS容量8145のゲート端子は遅延時間調整機能付きインバータの出力信号端子に接続され、そのソース端子とドレイン端子は共に外部電源に接続されている。同様に、N型MOS容量8146のゲート端子は遅延時間調整機能付きインバータの出力信号端子に接続され、そのソース端子とドレイン端子は共に接地電極に接続されている。多相クロックバッファ部83は、4段の遅延時間調整機能付きインバータ814a814b814c814dの出力信号を受けて増幅して出力する4系統のクロックバッファ816a816b816c816dにより構成されている。クロックバッファ816aは、初段の遅延時間調整機能付きインバータ814aからの出力信号を受け、クロック信号CLKを出力する。クロックバッファ816cは、三段目の遅延時間調整機能付きインバータ814cからの出力信号を受け、クロック信号CLK<2を出力する。クロックバッファ816aとクロックバッファ816cはともに、2段のインバータにより構成されている。したがって、クロック信号CLKとCLKは、遅延時間調整機能付きインバータ814a814cの出力信号に対してほぼ同相のクロック信号となる。一方、クロックバッファ816bは、二段目の遅延時間調整機能付きインバータ814bからの出力信号を受けクロック信号CLKを出力する。クロックバッファ816dは、四段目の遅延時間調整機能付きインバータ814dからの出力信号を受け、クロック信号CLKを出力する。クロックバッファ816bとクロックバッファ816dはともに、3段のインバータにより構成されている。したがって、クロック信号CLKとCLKは、それぞれの遅延時間調整機能付きインバータ814b814dに対してほぼ逆相のクロック信号となっている。このように構成される同期クロック信号発振器8からは、図4bに示すように、互いにほぼ45度ずれた多相クロック信号CLKCLKCLKCLKが出力される。図4aの回路では、遅延時間調整機能付きインバータ814a814b814c814dの立ち上がり特性と立ち下がり特性を均等に保つため、多相クロック信号CLKCLKCLKCLKのクロックデューティは50となる。また、インバータ814a814b814c814dの立ち上がりタイミングと立ち下がりタイミングを用いることにより、同期クロック信号発振器8の発振周期に対して均等に8分割されたタイミングを得ることができる。さらに、同期クロック信号発振器8の発振周期は分圧可変抵抗82の抵抗値を変更することにより容易に調整可能であり、また、その発振周期は入力電源電圧が多少変動しても、ほぼ一定に保たれるという特徴を有する。その特徴は以下のような回路動作により担保されている。図4aにおけるリングオッシレータ部82の発振周期は、その構成要件の一部である発振動作制御用NAND論理回路815のスイッチング速度が十分に高速ならば、遅延時間調整機能付きインバータ814a814b814c814dの遅延時間の8倍となる。また、これらインバータ内の電流制御P型MOSトランジスタ8142および電流制御N型MOSトランジスタ8144の電流駆動能力をインバータスイッチP型MOSトランジスタ8141およびインバータスイッチN型MOSトランジスタ8143のオン電流に対して、十分に絞ることにより、遅延時間調整機能付きインバータ814a814b814c814dの遅延時間をバイアス電圧信号VCOPおよびVCONにより制御することが可能となる。ここで、インバータスイッチP型MOSトランジスタ8141と第1のインバータスイッチモニタP型MOSトランジスタ89の電気特性を互いに揃え、電流制御P型MOSトランジスタ8142とVCOPバイアス電圧生成用P型MOSトランジスタ89の電気特性を互いに揃え、インバータスイッチN型MOSトランジスタ8143とインバータスイッチモニタN型MOSトランジスタ812の電気特性を互いに揃え、電流制御N型MOSトランジスタ8144とVCONバイアス電圧生成用N型MOSトランジスタ813の電気特性を互いに揃えることにより、遅延時間調整機能付きインバータ814a814b814c814dの電流駆動力が、Vbias→Ibias電圧電流変換用抵抗素子87に流れるバイアス電流Ibiasと等価になる。また、入力電源電圧をVi、遅延時間調整機能付きインバータ814a814b814c814dの出力端子に付加される総容量をCinvとして、遅延時間調整機能付きインバータ814a814b814c814dの遅延時間τinvを表すと、次の式のようになる。VCOPVCONバイアス電圧生成部81の構成要素Vbias→Ibias電圧電流変換用抵抗素子87に流れるバイアス電流Ibiasは、その抵抗値Rbiasと分圧抵抗81の抵抗値Raと分圧可変抵抗82の抵抗値Rbおよび、入力電源電圧Viにより、次の式で示されるように、定めることが出来る。式と式より、遅延時間調整機能付きインバータ814a814b814c814dの遅延時間τinvは以下の式のように、入力電源電圧Viとは無関係に、回路定数である抵抗値によってのみ定めることができる。同期クロック信号発振器8の発振周期は遅延時間調整機能付きインバータ814a814b814c814dの遅延時間τinvの8倍であり、その遅延時間τinvは式に示されるように、分圧可変抵抗82の抵抗値Rbを変更することにより容易に調整可能である。また、その発振周期8×τinvは理想的には入力電源電圧Viに無関係に一定に保たれる。実際には、インバータスイッチP型MOSトランジスタ8141や、インバータスイッチN型MOSトランジスタ8143や、発振動作制御用NAND論理回路815の動作遅延時間が加わる。その動作遅延時間は入力電源電圧や温度や製造プロセスによるバラツキの影響を受けるため、同期クロック信号発振器8の発振周期は若干変動する。しかし、その場合においても、同期クロック信号発振器8の発振周期8×τinvと、遅延時間調整機能付きインバータ814a814b814c814dの遅延時間τinvの倍率は変らない。スイッチング動作制御信号デジタルパルス幅変調器7DPWMに求められる精度で重要なことは、パルスの時間そのものを制御することではなく、パルス幅のデューティを制御することである。従来のディレイラインを用いたデジタルパルス幅変調器では、クロックの発振周期と遅延時間が個別に変動してしまうため、デジタルパルス幅変調器の精度を確保することが難しかった。一方、本実施形態によれば、クロックの発振周期と遅延時間の関係が保たれるため、スイッチング動作制御信号デジタルパルス幅変調器7は、入力電源電圧や温度や製造プロセスによるバラツキの影響を受けず、高精度に保たれる。次に、スイッチング動作制御信号デジタルパルス幅変調器7の特に重要な要素である多相クロック信号位相選択器12の詳細な構成を説明する。図5は多相クロック信号位相選択器12の詳細構成を示す回路図である。図5の多相クロック信号位相選択器12は、クロック選択器121と、非反転クロック選択器122と、反転クロック選択器123と、dxラッチアンドホールドバッファ124と、dxxラッチアンドホールドバッファ125と、dxxxラッチアンドホールドバッファ126と、非反転クロックゲーティング回路127と、反転クロックゲーティング回路128と、クロックゲーティングOR論理回路129とを有する。クロック選択器121は、出力電圧フィードバック制御用PID補償器6の出力信号dkkはサンプリング回数を示す整数の下位2ビット目の信号dと最下位ビットの信号dにしたがって同期クロック信号発振器8からの多相クロックCLKCLKCLKCLKの内1つのクロック信号を選択する。非反転クロック選択器122は、出力電圧フィードバック制御用PID補償器6の出力信号dkの下位3ビット目の信号dが0の場合にクロック選択器121の出力クロック信号から非反転クロック信号CLKtを出力する。反転クロック選択器123は、出力電圧フィードバック制御用PID補償器6の出力信号dkの下位3ビット目の信号dが1の場合にクロック選択器121の出力クロック信号から反転クロック信号CLKcを出力する。dxラッチアンドホールドバッファ124は、主クロックカウントPID出力比較器11の結果dmatchを受けて主クロック信号CLKの立ち上がりタイミングで捕えてその値を主クロック信号CLKの1周期間保持してdx信号を出力する。dxxラッチアンドホールドバッファ125は、dx信号を受けて135°位相遅れのクロック信号CLKの立ち上がりタイミングで捕えてその値を135°位相遅れのクロック信号CLKの1周期間保持してdxx信号を出力する。dxxxラッチアンドホールドバッファ126は、dxx信号を受けて135°位相遅れのクロック信号CLKの半周期間位相が遅れた信号dxxxを出力する。非反転クロックゲーティング回路127は、dxx信号を受け、非反転クロック信号CLKtの立ち上がりタイミングで捕えてその非反転クロック信号CLKtが1である期間状態を保持し非反転リセット信号RSTtを出力する。反転クロックゲーティング回路128は、dxxx信号を受け、反転クロック信号CLKcの立ち上がりタイミングで捕えてその反転クロック信号CLKcが1である期間状態を保持し反転リセット信号RSTcを出力する。クロックゲーティングOR論理回路129は、非反転リセット信号RSTtと反転リセット信号RSTcを受けてそのどちらかが1である場合1となるリセット信号resetを出力する。図6はスイッチング動作制御信号デジタルパルス幅変調器7の波形図である。以下、図1、図5および図6を用いて、スイッチング動作制御信号デジタルパルス幅変調器7の動作を説明する。スイッチング動作制御信号デジタルパルス幅変調器7は、同期リセットカウンタ9からのリセット信号RSTCを受けて動作を開始する。まず、リセット信号RSTCを受けて、出力電源CMOSスイッチ制御用SRラッチ13はセットされ、出力電源CMOSスイッチ制御信号SWが活性化される。また、主クロック信号カウンタ10はリセットされ、次の主クロックCLKの立ち上がりのタイミングで主クロックカウンタ出力cは0になる。その後、主クロックカウンタ出力cは主クロックCLKの立ち上がりのタイミングで一つずつカウントアップされていく。一方、出力電圧フィードバック制御用PID補償器6の出力信号ddは、主クロックカウンタ出力cが0になるタイミングで与えられており、その値は上位7ビットdが16進数で3A下位3ビット目dが0下位2ビット目および最下位ビットdと出力電圧フィードバック制御用PID補償器6の出力信号の上位7ビットdを比較し、同じになったタイミングでマッチ信号dmatchを活性化する。マッチ信号dmatchは多相クロック信号位相選択器12の内部のdxラッチアンドホールドバッファ124により、主クロックCLKの次の立ち上がりタイミングで取り込まれて保持され、dx信号となる。dx信号は、dxxラッチアンドホールドバッファ125により、主クロック信号CLK<0の立ち下がりタイミングまでその状態変化が遅延され、dxx信号となる。さらに、dxx信号は、dxxxラッチアンドホールドバッファ126により、主クロック信号CLKの次の立ち上がりタイミングまでその状態変化が遅延され、dxxx信号となる。一方、出力電圧フィードバック制御用PID補償器6の出力信号の下位2ビット目と最下位ビットdは、クロック選択器121の選択信号として用いられ、そのビット列の値により4つの多相クロック信号CLKCLKCLKCLKの内の1つが選択される。さらに、出力電圧フィードバック制御用PID補償器6の出力信号の下位3ビット目dは、非反転クロック選択器122および反転クロック選択器123の選択信号となり、その値が0の場合には非反転クロックCLKtが出力され、逆に1の場合には反転クロックCLKcが出力される。図6に示される例の場合、出力電圧フィードバック制御用PID補償器6の出力信号の下位2ビット目と最下位ビットdは2、下位3ビット目dは0であるので、90°遅れたクロック信号CLKが選択されて非反転クロックCLKtが生成される。また、図6の後半では、出力電圧フィードバック制御用PID補償器6の出力信号の下位2ビット目と最下位ビットdは3、下位3ビット目dは1であるので、135°遅れたクロック信号CLKが選択されて反転クロックCLKcが生成される。なお、この反転クロックCLKcは315°遅れたクロック信号と見なすことができる。非反転クロックCLKtは非反転クロックゲーティング回路127に与えられ、反転クロックCLKcは反転クロックゲーティング回路128に与えられる。非反転クロックゲーティング回路127には、dxx信号が入力されており、dxx信号を非反転クロックCLKtが立ち上がるタイミングで捕え、非反転クロックCLKtが1の期間状態を保持して、非反転リセット信号RSTtを出力する。つまり、非反転クロックゲーティング回路127は、dxx信号が活性状態の時のみ与えられる非反転クロック信号CLKtを通して、非反転リセット信号RSTtを生成する単発のクロックゲーティング回路と見なすことができる。同様に、反転クロックゲーティング回路128には、dxxx信号が入力されており、dxxx信号を反転クロックCLKcが立ち上がるタイミングで捕え、反転クロックCLKcが1の期間状態を保持して、反転リセット信号RSTcを出力する。つまり、反転クロックゲーティング回路128は、dxxx信号が活性状態の時のみ与えられる反転クロック信号CLKcを通して、反転リセット信号RSTcを生成する単発のクロックゲーティング回路と見なすことができる。生成された非反転リセット信号RSTtと反転リセット信号RSTcはクロックゲーティングOR論理回路129により合成され、どちらかが活性化されたタイミングで、出力電源CMOSスイッチ制御信号SWが非活性化される。なお、図6の例では、主クロック信号カウンタ10が16進数で7Fを数えたところで、再びリセット信号RSTCが入力され、そのカウンタ出力信号cが0へリセットされている。この動作を繰り返すことにより、スイッチング動作制御信号デジタルパルス幅変調器7はその出力である出力電源CMOSスイッチ制御信号SWのクロックデューティを与えられる出力電圧フィードバック制御用PID補償器6の出力信号dにより、10ビットの精度で制御している。ここで、以前に説明したように、同期クロック信号発振器8が出力する多相クロックCLKCLKCLKCLK間の遅延時間τinvは、同期クロック信号発振器8内部の回路定数で決められ一定であり、入力電源電圧Viや環境温度やプロセスバラツキの影響を比較的受けずに安定である。たとえ、これらの影響を受け遅延時間τinvが多少変動したとしても、同期クロック信号発振器8の発振周期は遅延時間τinvの8倍であり、その相対関係は変らない。つまり、このように構成されるスイッチング動作制御信号デジタルパルス幅変調器7DPWMはその出力である出力電源CMOSスイッチ制御信号SWのクロックデューティを安定して10ビットの精度で制御することが可能である。上述したように、図5に示した多相クロック信号位相選択器12は、PID補償器6の出力信号の下位2ビットdのビット値により、4つの多相クロック信号CLKCLKCLKCLKの内の1つを選択する。これでは、90度単位で位相が異なる信号を選択できるに過ぎない。より細かな位相差の多相クロック信号を選択するための一手法として、多相クロック信号位相選択器12の構成を変えることが考えられる。図7は多相クロック信号位相選択器12の一変形例の詳細構成を示す回路図である。図7の多相クロック信号位相選択器12は、4つの多相クロック信号CLKCLKCLKCLKからより細かな位相差の多相クロック信号を生成する位相補間抵抗1210を有する。この位相補間抵抗1210は、隣接する2つの多相クロック信号間に複数個図7の場合は2つ直列接続され、各抵抗間から新たな多相クロック信号が出力される。この位相補間抵抗1210を設けることにより、上述した4つの多相クロック信号CLKCLKCLKCLKを含めて、計8個の多相クロック信号が生成され、隣接する多相クロック信号間の位相差は45度になる。位相補間抵抗1210で生成された計8個の多相クロック信号は、PID補償器6の出力信号の下位3ビットdのビット値により選択される。この選択を行うために、位相補間抵抗1210の後段には、dのビット値と一致するか否かを検出するためのデコーダと、このデコーダで選択信号と多相クロック信号との論理積信号を生成する8個のアンド論理回路とからなる8個の単位クロック選択器群1210~1217が設けられている。これら単位クロック選択器群1210~1217で選択したクロック信号は、オア論理回路122123に入力される。このオア論理回路122123は、クロック信号CLKt,CLKcを出力する。図5の代わりに、図7の多相クロック信号位相選択器12を用いることにより、出力電源CMOSスイッチ1のスイッチング動作制御信号/SWの位相をより細かに制御でき、出力電源電圧Voを高精度かつ高速に制御できる。また、本実施形態によれば、出力電源電圧Voの制御ループをすべてデジタル信号処理で構成できるため、小型化が可能であり、高効率なスイッチング電源を低コストに実現できる。第2の実施形態第2の実施形態は、一部の信号のビット数を第1の実施形態よりも増やして、高精度化を図ったものである。ビット数を増やした以外は、第1の実施形態と同様であるため、以下では、第1の実施形態との相違点を中心に説明する。図8は第2の実施形態に係るデジタル制御のスイッチング電源の概略構成を示すブロック図である。図8の構成は、図1に類似するため、図1と同じ符号を付している。図8では、出力電源電圧検知用アナログデジタル変換器4のデジタル出力信号vokの精度を8ビットから9ビットへ高精度化したことと、スイッチング動作制御信号デジタルパルス幅変調器7へのデューティ制御信号dkの精度を10ビットから11ビットへ高精度化したこととが図1との相違点である。これにより、第2の実施形態は第1の実施形態に比べて、その出力電源の電圧をより高精度に制御することが可能となる。ここで、スイッチング動作制御信号デジタルパルス幅変調器7の詳細な構成をみると、主クロックカウントPID出力比較器11へ向かうデューティ制御信号dkの精度は7ビットと変りないが、多相クロック信号位相選択器12へ向かうデューティ制御信号dkの精度は3ビットから4ビットへ高精度化されている。本実施形態の他に、スイッチング動作制御信号デジタルパルス幅変調器7のデューティ制御精度を向上する方法として、主クロックカウントPID出力比較器11へ向かうデューティ制御信号dkの精度を7ビットから8ビットにし、多相クロック信号位相選択器12へ向かうデューティ制御信号dkの精度は3ビットを変えないという手法も考えられる。ところが、この手法では、主クロック信号カウンタ10の最大値が第1の実施形態に比べて2倍になるため、スイッチング周波数が半分に落ちてしまう。それにより生じる出力電源電圧Voの電圧リップルを抑えるには、出力電源ローパスフィルタ15を構成するインダクタ2と出力電源ローパスフィルタ15を構成する容量3の回路定数積を2倍にしなければならない。これでは、電源装置のサイズが大きくなり、コストの増加を招いてします。そればかりか、EMCElectroMagneticCompatibility特性が悪化するというペナルティも発生する。その対策として、同期クロック信号発振器8の発振周波数を2倍に上げるという手段も考えられが、これでは同期クロック信号発振器8および主クロック信号カウンタ10などのクロック信号を受ける回路の消費電流が増加してしまう。また、同期クロック信号発振器8の発振周波数および多相クロックCLKCLKCLK間の遅延時間τinvの制御性が悪化し、出力電源の電圧制御精度が期待したほど向上しないというジレンマが生じる。本実施形態では、主クロックカウントPID出力比較器11へ向かうデューティ制御信号dkの精度は7ビットと変りないため、上述のようなスイッチング周波数が半減するとか、クロック周波数倍増に伴う不都合は発生しない。その上、多相クロック信号位相選択器12へ向かうデューティ制御信号dkの精度が3ビットから4ビットへ高精度化されたにも関わらず、多相クロック信号位相選択器12へ入力される多相クロック信号CLK<0CLKCLKCLKは4相のまま変わらないのが本実施形態の特徴である。図9は本実施形態に適用される多相クロック信号位相選択器12の詳細構成を示す回路図である。図9の概略的な構成および動作は図5と似通っているため、共通する構成部分には同一号を付して説明の重複を避ける。図9と図5の違いは、クロック選択器121の構成のみである。本実施形態に適用される多相クロック信号位相選択器12は、4ビットのデューティ制御信号dのデコーダと、そのデコーダの出力信号からクロック信号を選択するアンド論理回路とからなる16種類の単位クロック選択器群121012121219120a120b120fを有する。アンド論理回路の出力はワイヤードオアされており、これにより、複数のクロック信号を合成して中間位相のクロック信号が生成される。図10はアンド論理回路から出力されるクロック信号とびアンド論理回路同士のワイヤードオアにより生成されるクロック信号の信号波形図である。図10において、例えばCLKCLKは、クロック信号CLKとCLKをワイヤードオアした信号であり、立ち上がりおよび立ち下がり波形が緩やかになり、中間位相を生成できる。図5の多相クロック信号位相選択器12のクロック選択器121は、互いに45°遅れた4相のクロック信号CLKCLKCLKCLKの内の1つを下位2ビットのデューティ制御信号dのビット値で選択した。これに対して、本実施形態のクロック選択器121は、4相のクロック信号CLKCLKCLKCLKと、これらの反転クロック信号と、これら計8つのクロック信号のうち位相が隣接する2つのクロック信号を合成して、中間位相のクロック信号を生成する。そして、これら計16種類のクロック信号の内1つを4ビットのデューティ制御信号dのビット値に従って選択する。例えば、デューティ制御信号dの値が0の場合、単位クロック選択器1210が活性化され、主クロックCLKが選択され、非反転クロック選択器122を介して、主クロックCLKに対して位相遅れのない非反転クロック信号CLKtが生成される。また、デューティ制御信号dの値が12、16進数表現でCの場合、単位クロック選択器121cが活性化され、90°の位相差を持つCLKの反転信号が選択され、反転クロック選択器123を介して、主クロックCLKに対して270°位相が遅れた非反転クロック信号CLKcが生成される。また、デューティ制御信号dの値が1の場合、単位クロック選択器1211が活性化され、主クロック信号CLKと45°位相が遅れたクロック信号CLKが選択され、それぞれアンド論理回路に与えられる。それら2つのアンド論理回路の出力はワイヤード結合ショートされており、非反転クロック選択器122を介して、主クロックCLKに対して225°位相が遅れた非反転クロック信号CLKtが生成される。同様に、デューティ制御信号dの値が奇数の場合、奇数番目の単位クロック選択器12111213121512171219121b121c121eのうち何れかが活性化され、それぞれ接続されている隣接した2つのクロック信号が選択され、その合成クロック信号が出力される。隣接したクロック信号間の遅延時間τinvが適当に短ければ、図10に示されるように、その合成クロック信号の遅延時間は半分のτinv2となる。なお、図10には、互いに位相が45°ずつずれた4相のクロック信号CLKCLKCLKCLKおよびそれらの反転クロック信号/CLK/CLK/CLK/CLKの計8種類の波形の他に、それぞれ隣接した2つのクロック信号をワイヤード結合して生成された合成信号、例えば、CLKとCLKの合成信号ならばCLKCLK、CLKとCLKの反転信号の合成信号ならばCLK/CLKの計8種類の波形が示されている。以上に説明したように、本実施形態では、第1の実施形態よりも、一部の信号のビット数を増やしているが、ワイヤードオアを利用するなどして、回路部品をそれほど増やすことなく、中間位相の信号を生成しており、コストおよび消費電力の増加をほとんど伴わずに、スイッチング電源の出力電源の電圧精度の向上を図ることができる。第3の実施形態第3の実施形態は、多相クロック信号CLKCLKCLKCLKの生成方法と、多相クロック信号位相選択器12の内部構成とが第2の実施形態と異なる。第3の実施形態の概略構成は図8と同じであるため、重複した説明を省略する。図11は第3の実施形態に係る同期クロック信号発振器8の詳細構成を示す回路図である。図11は、多相クロック信号CLKCLKCLKCLKを生成するためのリングオッシレータ部82の信号取り出し位置が図4と異なる。その他は、図4と共通するため、共通の符号を付している。図11の同期クロック信号発振器8は、多相クロック信号CLKCLKCLKCLKの各位相間の遅延を均等化して、出力電源の電源制御の精度を向上させる点に特徴がある。本実施形態で使用される同期クロック信号発振器8は、互いに90°位相がずれた多相クロック信号CLKCLKCLKCLKを出力する。上述した第1および第2の実施形態では、互いに45°位相がずれた多相クロック信号の立ち上がりエッジと立ち下がりエッジの両方を使って一周期内の8つの位相の異なるクロック信号を利用するのに対し、本実施形態の場合、立ち上がりエッジのみを用いて4つの位相の異なるクロック信号を生成する。より具体的には、本実施形態に係る同期クロック信号発振器8は、リングオッシレータ部82内の第1の遅延時間調整機能付きインバータ814aの出力OSC0から第1のクロックバッファ816aおよび位相が反転する第3のクロックバッファ816a’を介して、主クロックCLKと180°位相が遅れたCLKを生成し、第3の遅延時間調整機能付きインバータ814cの出力OSC2から第2のクロックバッファ816cおよび位相が反転する第3のクロックバッファ816c’を介して、90°位相が遅れたCLK<1と、270°位相が遅れたCLKとを生成することにある。これにより、遅延制御の粒度の細かさの面では第1および第2の実施形態の方が優れるが、立ち上がりエッジのみを用いることにより遅延制御の粒度を均一化できるという点で本実施形態の方が優れている。以下、その理由を図12を用いて説明する。図12は4つの遅延時間調整機能付きインバータ814a814b814c814dの出力OSC0OSC10SC20SC3の波形を示している。図12は立ち上がり時間と立ち下がり時間が均衡している場合の様子を示し、図12は立ち上がり時間が長く、立ち下がり時間が短くなってしまった場合の様子を表している。本実施形態を含めて、第1および第2の実施形態の何れの場合も、同期クロック信号発振器8は、遅延時間調整機能付きインバータ814の立ち上がり時間と立ち下がり時間が等しくなるように、VCOPVCONバイアス電圧生成部81にてバイアス電圧信号VCOPおよびVCONを制御して、遅延時間の調整を行っている。しかし、実際には立ち上がり時間と立ち下がり時間を全く等しくすることは難しい。本実施形態では、たとえ立ち上がり時間と立ち下がり時間が、図12に示されるように、不均衡になってしまった場合においても、第1の遅延時間調整機能付きインバータ814aの出力OSC0と第3の遅延時間調整機能付きインバータ814cの出力OSC2のみを利用することにより、多相クロック信号CLKCLKCLKCLKの位相差を常に90°に保っている。また、本実施形態で使用される多相クロック信号位相選択器12は、図9とは異なる構成を採用して、図9と同様に中間位相のクロック信号を生成している。図13は第3の実施形態に係る多相クロック信号位相選択器12の詳細構成を示す回路図である。図13の多相クロック信号位相選択器12は、互いに90°位相がずれた多相クロック信号CLKCLKCLKCLKからより細かな位相差のクロック信号を発生する位相補間抵抗1210を有する。位相補間抵抗1210は、隣接する2つのクロック信号間に複数個直列接続され、それぞれの節点から中間のタイミングのクロック信号を発生する。位相補間抵抗1210を設ける点では、第1の実施形態の変形例で説明した図7と同様であるが、図7は図13よりも精度を落としており、隣接する2つのクロック信号間に2つの抵抗のみが直列接続されていたが、図9の場合は3つの抵抗が直列接続されている。これにより、図7よりも中間位相のクロック信号の数を増やすことができ、結果として、PID補償器6の出力信号の下位4ビットdにより選択可能な計16個のクロック信号を生成できる。その他の構成については、第1の実施形態および第2の実施形態で使用される多相クロック信号位相選択器12と同様である。以上説明したように、本実施形態によれば、第2の実施形態と同様の精度を得ることができる。また、第2の実施形態と同様に、コストおよび消費電力の増大を招かずに済む。第4の実施形態第4の実施形態は、多相クロック信号位相補間器を設けることにより、多相クロック信号位相選択器12が選択可能なクロック信号の数を増やすものである。図14は第4の実施形態に係るデジタル制御のスイッチング電源の概略構成を示すブロック図である。図14は、スイッチング動作制御信号デジタルパルス幅変調器7内に多相クロック信号位相補間器14を新たに追加した点を除けば、図8と同様であり、共通する構成部分には同一符号を付している。以下では、第3の実施形態との相違点を中心に説明する。多相クロック信号位相補間器14は、同期クロック信号発振器8と多相クロック信号位相選択器12の間に挿入される。図15は多相クロック信号位相補間器14の詳細構成を示す回路図である。多相クロック信号位相補間器14は同期クロック信号発振器8が生成する互いに90°位相が遅れた多相クロック信号CLKCLKCLKCLKから、225°という細かな位相差の16相クロック信号を生成する。多相クロック信号位相補間器14は、図15に示されるように、大きく分けて3つの構成要素、VPVNバイアス電圧生成部141と、4つの遅延時間調整機能付きバッファ部142と、位相補間部143とからなる。VPVNバイアス電圧生成部141は、分圧抵抗141および分圧可変抵抗142と、Vbiasボルテージフォロア差動アンプ143と、VbiasVtn生成用ダイオード接続N型MOSトランジスタ144と、VbiasVtn生成用高抵抗P型MOSトランジスタ145と、Vbias生成用ソースフォロア接続N型MOSトランジスタ146と、Vbias→Ibias電圧電流変換用抵抗素子147と、第1のインバータスイッチモニタP型MOSトランジスタ148と、VPバイアス電圧生成用P型MOSトランジスタ149と、第2のインバータスイッチモニタP型MOSトランジスタ1410と、Ibias電流ミラーP型MOSトランジスタ1411と、インバータスイッチモニタN型MOSトランジスタ1412と、VNバイアス電圧生成用N型MOSトランジスタ1413とを有する。分圧抵抗141および分圧可変抵抗142は、同期クロック信号発振器8のVCOPVCONバイアス電圧生成部81と同様に、入力電源電圧を抵抗分圧する。Vbiasボルテージフォロア差動アンプ143は、抵抗分圧した電圧からバイアス電圧Vbiasを生成する。VbiasVtn生成用ダイオード接続N型MOSトランジスタ144は、バイアス電圧Vbiasをソース電位として、ダイオード接続されたN型MOSトランジスタによりバイアス電圧VbiasよりN型MOSトランジスタの閾値電圧Vtnだけ高いバイアス電圧VbiasVtnを生成する。VbiasVtn生成用高抵抗P型MOSトランジスタ145は、VbiasVtn生成用ダイオード接続N型MOSトランジスタ144に対して、常時導通状態の高抵抗P型MOSトランジスタにより入力電源から微少電流を供給する。Vbias生成用ソースフォロア接続N型MOSトランジスタ146は、バイアス電圧VbiasVtnをゲート電極に受けソースフォロア動作により再びバイアス電圧Vbiasを生成する。Vbias→Ibias電圧電流変換用抵抗素子147は、Vbias生成用ソースフォロア接続N型MOSトランジスタ146のソース端子と接地電極間に接続され、バイアス電圧Vbiasからバイアス電流Ibiasへ変換する。第1のインバータスイッチモニタP型MOSトランジスタ148は、入力電源に常時導通状態で接続され、後に説明する遅延時間が調整可能なインバータのスイッチ部を構成するP型MOSトランジスタと同じ電気特性を有する。VPバイアス電圧生成用P型MOSトランジスタ149は、第1のインバータスイッチモニタP型MOSトランジスタ148のドレイン端子とVbias生成用ソースフォロア接続N型MOSトランジスタ146のドレイン端子の間にされ、そのゲート端子がそのドレイン端子にダイオード接続されてバイアス電圧信号VPを生成する。第2のインバータスイッチモニタP型MOSトランジスタ1410は、入力電源に常時導通状態で接続され、第1のインバータスイッチモニタP型MOSトランジスタ148と同じ電気特性を有する。Ibias電流ミラーP型MOSトランジスタ1411は、第2のインバータスイッチモニタP型MOSトランジスタ1410と直列に接続され、VCOPバイアス電圧信号がゲート端子に接続され、Vbias→Ibias電圧電流変換用抵抗素子147に流れるバイアス電流Ibiasと同じ電流量に調整する。インバータスイッチモニタN型MOSトランジスタ1412は、接地電圧に常時導通状態で接続され、後に説明する遅延時間が調整可能なインバータのスイッチ部を構成するP型MOSトランジスタと同じ電気特性を有する。VNバイアス電圧生成用N型MOSトランジスタ1413は、インバータスイッチモニタN型MOSトランジスタ1412のドレイン端子とIbias電流ミラーP型MOSトランジスタ1411のドレイン端子の間に接続され、そのゲート端子がそのドレイン端子にダイオード接続されてバイアス電圧信号VNを生成する。4つの遅延時間調整機能付きバッファ部1414a1414b1414c1414dにはそれぞれ4相のクロック信号CLKCLKCLKCLKが入力され、三角波を生成する。遅延時間調整機能付きバッファ1414a1414b1414c1414dはそれぞれ、インバータスイッチP型MOSトランジスタ14141と、電流制御P型MOSトランジスタ14142と、インバータスイッチN型MOSトランジスタ14143と、電流制御N型MOSトランジスタ14144と、P型MOS容量14145と、N型MOS容量14146とを有する。インバータスイッチP型MOSトランジスタ14141は、入力されるクロック信号を増幅して位相を反転するクロック信号入力インバータ14140と入力電源に接続され、クロック信号入力インバータ14140の出力がゲート端子に接続される。電流制御P型MOSトランジスタ14142は、インバータスイッチP型MOSトランジスタ14141と直列に接続され、ゲート端子にバイアス電圧信号VPが接続される。インバータスイッチN型MOSトランジスタ14143は、電流制御P型MOSトランジスタ14142と接地電極に接続され、クロック信号入力インバータ14140の出力がゲート端子に接続される。電流制御N型MOSトランジスタ14144は、インバータスイッチN型MOSトランジスタ14143と直列に接続され、ゲート端子にバイアス電圧信号VNが接続される。電流制御P型MOSトランジスタ14142のドレイン端子と電流制御N型MOSトランジスタ14144のドレイン端子は互いに接続され、その節点はこの遅延時間調整機能付きインバータの出力信号となり、その節点にP型MOS容量14145とN型MOS容量14146がそれぞれ入力電源と接地電極との間に付加される。位相補間部143は、遅延時間調整機能付きバッファ1414a1414b1414c1414dが出力する三角波を元に、その隣接する2つの信号を補間して、合計16相の位相補間クロック信号PH~PHを生成する。それは、遅延機能付きバッファ1414a1414b1414c1414dから隣接する2つの間に4つ直列に接続された位相補間抵抗1415と、その節点それぞれを入力とし位相補間クロック信号PH~PHを出力する合計16個の位相補間クロック信号出力バッファ1416から構成される。図16は多相クロック信号位相補間器14の動作波形図である。図中、CLKCLKは遅延時間調整機能付きバッファ1410aと1410bの出力信号とその3つの補間信号を示す。CLKCLKは遅延時間調整機能付きバッファ1410bと1410cの出力信号とその3つの補間信号を示す。CLKCLKは遅延時間調整機能付きバッファ1410cと1410dの出力信号とその3つの補間信号を示す。CLKCLKは遅延時間調整機能付きバッファ1410dと1410aの出力信号とその3つの補間信号の振る舞いを示す。また、PH~PHは多相クロック信号位相補間器14の出力である16相の位相補間クロック信号である。本実施形態の多相クロック信号位相補間器14において、その内部信号である三角波の立ち上がりおよび立ち下がり時間を決める分圧可変抵抗142の値は、図11に示す同期クロック信号発振器8内の分圧可変抵抗82の値と同じに設定するのが望ましい。その様に設定することにより、図16に示されるように、16相の位相補間クロック信号PH~PHは等間隔に並ぶことになる。図17は本実施形態で使用可能な多相クロック信号位相選択器12の詳細構成を示す回路図である。図17の回路構成は、位相補間抵抗を持たない点を除いて図13の多相クロック信号位相選択器12に類似しており、共通する構成部分には同一符号を付している。本実施形態では、多相クロック信号位相補間器14で中間位相クロック信号を生成するため、位相補間抵抗は不要である。図17は、多相クロック信号位相補間器14で生成された16相のクロック信号PH~PHの中から一つを単純にデューティ制御信号dkの下位4ビットdd<2ddにしたがって選択する回路になっている。以上説明したように、本実施形態によれば、多相クロック信号位相補間器14を設けて、中間位相のクロック信号を生成した上で、クロック信号の選択を行うため、第2および第3の実施形態と同様の効果を得ることができる。すなわち、本実施形態によれば、コストの増加、消費電力の増加をほとんど伴わずに、スイッチング電源の出力電源の電圧精度の向上を図ることができる。本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。"