"第1の電流端子及び第2の電流端子を有し、入射する光の照度に応じて前記第1の電流端子及び前記第2の電流端子の間に電流が流れる光電変換素子と、ソース及びドレインの一方が前記光電変換素子の第2の電流端子に電気的に接続される第1の電界効果トランジスタと、ゲートが前記第1の電界効果トランジスタのソース及びドレインの他方に電気的に接続される第2の電界効果トランジスタと、を備え、前記第1の電界効果トランジスタのゲートとしての機能を有する第1の導電層と、前記第1の導電層の上に設けられ、前記第1の電界効果トランジスタのゲート絶縁層としての機能を有する絶縁層と、前記絶縁層を介して前記第1の導電層に重畳し、前記第1の電界効果トランジスタのチャネル形成層としての機能を有する半導体層と、前記半導体層に電気的に接続され、前記第1の電界効果トランジスタのソース及びドレインの一方としての機能を有する第2の導電層と、前記半導体層に電気的に接続され、対向する一対の側面が、前記絶縁層を介して、前記第1の導電層を含む1つ以上の導電層に重畳し、前記第1の電界効果トランジスタのソース及びドレインの他方としての機能を有する第3の導電層と、を含む光検出回路。第1の電流端子及び第2の電流端子を有し、入射する光の照度に応じて前記第1の電流端子及び前記第2の電流端子の間に電流が流れる光電変換素子と、ソース及びドレインの一方が前記光電変換素子の第2の電流端子に電気的に接続される第1の電界効果トランジスタと、ソース及びドレインの一方が前記光電変換素子の第2の電流端子に電気的に接続される第2の電界効果トランジスタと、ゲートが前記第1の電界効果トランジスタのソース及びドレインの他方、並びに前記第2の電界効果トランジスタのソース及びドレインの他方に電気的に接続される第3の電界効果トランジスタと、を備え、前記第1の電界効果トランジスタのゲート及び前記第2の電界効果トランジスタのゲートとしての機能を有する第1の導電層と、前記第1の導電層の上に設けられ、前記第1の電界効果トランジスタのゲート絶縁層及び前記第2の電界効果トランジスタのゲート絶縁層としての機能を有する絶縁層と、前記絶縁層を介して前記第1の導電層に重畳し、前記第1の電界効果トランジスタのチャネル形成層としての機能を有する第1の半導体層と、前記絶縁層を介して前記第1の導電層に重畳し、前記第2の電界効果トランジスタのチャネル形成層としての機能を有する第2の半導体層と、前記第1の半導体層に電気的に接続され、前記第1の電界効果トランジスタのソース及びドレインの一方としての機能を有する第2の導電層と、前記第2の半導体層に電気的に接続され、前記第2の電界効果トランジスタのソース及びドレインの一方としての機能を有する第3の導電層と、前記第1の半導体層及び前記第2の半導体層に電気的に接続され、対向する一対の側面が、前記絶縁層を介して前記第1の導電層に重畳し、前記第1の電界効果トランジスタのソース及びドレインの他方、並びに前記第2の電界効果トランジスタのソース及びドレインの他方としての機能を有する第4の導電層と、を含む光検出回路。第1の電流端子及び第2の電流端子を有し、入射する光の照度に応じて前記第1の電流端子及び前記第2の電流端子の間に電流が流れる光電変換素子と、ソース及びドレインの一方が前記光電変換素子の第2の電流端子に電気的に接続される第1の電界効果トランジスタと、ソース及びドレインの一方に単位電圧が入力される第2の電界効果トランジスタと、ゲートが前記第1の電界効果トランジスタの前記ソース及びドレインの他方、並びに前記第2の電界効果トランジスタのソース及びドレインの他方に電気的に接続される第3の電界効果トランジスタと、を備え、前記第1の電界効果トランジスタのゲートとしての機能を有する第1の導電層と、前記第2の電界効果トランジスタのゲートとしての機能を有する第2の導電層と、前記第1の導電層及び前記第2の導電層の上に設けられ、前記第1の電界効果トランジスタのゲート絶縁層及び前記第2の電界効果トランジスタのゲート絶縁層としての機能を有する絶縁層と、前記絶縁層を介して前記第1の導電層に重畳し、前記第1の電界効果トランジスタのチャネル形成層としての機能を有する第1の半導体層と、前記絶縁層を介して前記第1の導電層に重畳し、前記第2の電界効果トランジスタのチャネル形成層としての機能を有する第2の半導体層と、前記第1の半導体層に電気的に接続され、前記第1の電界効果トランジスタのソース及びドレインの一方としての機能を有する第3の導電層と、前記第2の半導体層に電気的に接続され、前記第2の電界効果トランジスタのソース及びドレインの一方としての機能を有する第4の導電層と、前記第1の半導体層及び前記第2の半導体層に電気的に接続され、対向する一対の側面の一方が、前記絶縁層を介して前記第1の導電層に重畳し、前記一対の側面の他方が、前記絶縁層を介して前記第2の導電層に重畳し、前記第1の電界効果トランジスタの前記ソース及びドレインの他方、並びに前記第2の電界効果トランジスタのソース及びドレインの他方としての機能を有する第5の導電層と、を含む光検出回路。第1の電流端子及び第2の電流端子を有し、入射する光の照度に応じて前記第1の電流端子及び第2の電流端子の間に電流が流れる光電変換素子と、ソース及びドレインの一方が前記光電変換素子の第2の電流端子に電気的に接続される第1の電界効果トランジスタと、ゲートが前記第1の電界効果トランジスタの前記ソース及びドレインの他方に電気的に接続される第2の電界効果トランジスタと、容量素子と、を備え、前記第1の電界効果トランジスタのゲートとしての機能を有する第1の導電層と、前記容量素子の第1の電極としての機能を有する第2の導電層と、前記第1の導電層及び前記第2の導電層の上に設けられ、前記第1の電界効果トランジスタのゲート絶縁層及び前記容量素子の誘電体層としての機能を有する絶縁層と、前記絶縁層を介して前記第1の導電層に重畳し、前記第1の電界効果トランジスタのチャネル形成層としての機能を有する半導体層と、前記半導体層に電気的に接続され、前記第1の電界効果トランジスタの前記ソース及びドレインの一方としての機能を有する第3の導電層と、前記半導体層に電気的に接続され、対向する一対の側面の一方が、前記絶縁層を介して前記第1の導電層に重畳し、且つ前記一対の側面の他方が、前記絶縁層を介して前記第2の導電層に重畳し、前記第1の電界効果トランジスタのソース及びドレインの他方、並びに前記容量素子の第2の電極としての機能を有する第4の導電層と、を含む光検出回路。画素部を含み、前記画素部に設けられた請求項2乃至請求項4のいずれか一項に記載の光検出回路を具備する入力装置。画素部を含み、前記画素部に設けられた請求項2乃至請求項4のいずれか一項に記載の光検出回路と、前記画素部に設けられ、前記光検出回路により生成された光データに応じて生成される表示データ信号が入力され、前記表示データ信号に応じた表示状態になる表示回路と、を具備する入出力装置。しかしながら、従来の光検出回路では、寄生容量に応じて光データの値が変化してしまうといった問題があった。例えば、特許文献1に示す入力装置又は特許文献2に示す入出力装置では、光検出回路の増幅トランジスタのゲートが浮遊状態になる期間が存在する。このとき、電荷蓄積制御トランジスタのゲートとソース及びドレインとの間に寄生容量が存在すると、電荷蓄積制御トランジスタのゲートの電圧に応じて光データの値が変動してしまう。特に、従来の光検出回路では、増幅トランジスタを用いて光電変換素子に流れる電流を増幅し、電圧変換して光データとして出力するため、寄生容量の値が小さい場合であっても、該寄生容量の影響は大きい。また、光検出回路の作製時に、該光検出回路を構成する各層のパターンの位置が設計時における所望の位置からずれる場合がある。例えば、光検出回路を構成する各層のパターンの形成に用いられるレジストマスクを作製する際の露光を複数回に分けて行うと、該光検出回路を構成する各層のパターンの位置が設計時における所望の位置からずれる場合がある。このとき、複数の光検出回路を同時に作製すると、各光検出回路における電荷蓄積制御トランジスタのゲートとソース及びドレインとの間の寄生容量の値にばらつきが生じる場合があり、例えば同じ照度の光が入射する場合であっても、光が入射する光検出回路によって異なる値の光データとなってしまう可能性がある。本発明の一態様では、光検出回路における寄生容量の影響を抑制することを課題の一つとする。本発明の一態様では、光検出回路における増幅トランジスタのゲートに付加される容量の和が一定の範囲内になるように、該容量を構成する複数の導電層の重畳面積を調整することにより、寄生容量の影響の抑制を図る。本発明の一態様は、第1の電流端子及び第2の電流端子を有し、入射する光の照度に応じて第1の電流端子及び第2の電流端子の間に光電流が流れる光電変換素子と、ソース及びドレインの一方が光電変換素子の第2の電流端子に電気的に接続される第1の電界効果トランジスタと、ゲートが第1の電界効果トランジスタのソース及びドレインの他方に電気的に接続される第2の電界効果トランジスタと、を備え、第1の電界効果トランジスタのゲートとしての機能を有する第1の導電層と、第1の導電層の上に設けられ、第1の電界効果トランジスタのゲート絶縁層としての機能を有する絶縁層と、絶縁層を介して第1の導電層に重畳し、第1の電界効果トランジスタのチャネル形成層としての機能を有する半導体層と、半導体層に電気的に接続され、第1の電界効果トランジスタのソース及びドレインの一方としての機能を有する第2の導電層と、半導体層に電気的に接続され、対向する一対の側面が絶縁層を介して第1の導電層を含む1つ以上の導電層に重畳し、第1の電界効果トランジスタのソース及びドレインの他方としての機能を有する第3の導電層と、を含む光検出回路である。このとき、第3の導電層における一対の側面の少なくとも一方に重畳する導電層としては、例えば信号線又は配線としての機能を有する導電層、第1の電界効果トランジスタ及び第2の電界効果トランジスタ以外のトランジスタが存在する場合には、該トランジスタのゲートとしての機能を有する電極としての機能を有する導電層、又は容量素子が存在する場合には、該容量素子の電極などが挙げられる。また、本発明の一態様は、上記構成の光検出回路を画素部に備える入力装置である。また、本発明の一態様は、上記構成の光検出回路及び表示回路を画素部に備える入出力装置である。本発明の一態様により、光検出回路における光データへの寄生容量の影響を抑制することができる。本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。なお、本発明の趣旨及びその範囲から逸脱することなく実施の形態の内容を変更することは、当業者であれば容易である。よって、本発明は、以下に示す実施の形態の記載内容に限定されない。なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態の内容を互いに置き換えることができる。また、第1、第2などの序数は、構成要素の混同を避けるために付しており、各構成要素の数は、序数の数に限定されない。実施の形態1本実施の形態では、光検出回路の例について説明する。本実施の形態における光検出回路の例について図1を用いて説明する。まず、本実施の形態における光検出回路の構成例について、図1Aを用いて説明する。図1Aに示す光検出回路は、光電変換素子111と、トランジスタ112aと、トランジスタ112bと、トランジスタ113と、トランジスタ114と、を備える。トランジスタ112a、トランジスタ112b、トランジスタ113、及びトランジスタ114のそれぞれは、電界効果トランジスタである。光電変換素子111は、第1の電流端子及び第2の電流端子を有し、入射する光の照度に応じて第1の電流端子及び第2の電流端子の間に電流光電流ともいうが流れる。光電変換素子111の第1の電流端子には、パルス信号である光検出リセット信号信号PRSTともいうが入力される。また、本実施の形態における光検出回路の構成を、光検出リセット信号の代わりに電圧Vaが光電変換素子111の第1の電流端子に入力される構成にしてもよい。このとき、電界効果トランジスタである光検出リセットトランジスタを設け、光検出リセットトランジスタのソース及びドレインの一方に電圧Vaを入力し、光検出リセットトランジスタのソース及びドレインの他方をトランジスタ113のゲートに接続させ、光検出リセットトランジスタのゲートに光検出リセット信号を入力する構成にしてもよい。なお、一般的に電圧とは、ある二点間における電位の差電位差ともいうのことをいう。しかし、電圧及び電位の値は、回路図などにおいていずれもボルトVで表されることがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、ある一点の電位と基準となる電位基準電位ともいうとの電位差を、該一点の電圧として用いる場合がある。光電変換素子111としては、例えばフォトダイオード又はフォトトランジスタなどを用いることができる。フォトダイオードの場合、フォトダイオードのアノード及びカソードの一方が光電変換素子の第1の電流端子に相当し、フォトダイオードのアノード及びカソードの他方が光電変換素子の第2の電流端子に相当し、フォトトランジスタの場合、フォトトランジスタのソース及びドレインの一方が光電変換素子の第1の電流端子に相当し、フォトトランジスタのソース及びドレインの他方が光電変換素子の第2の電流端子に相当する。トランジスタ112aのソース及びドレインの一方は、光電変換素子111の第2の電流端子に接続され、トランジスタ112aのゲートには、パルス信号である電荷蓄積制御信号信号TXともいうが入力される。トランジスタ112aは、光電変換素子111の第1の電流端子及び第2の電流端子の間に流れる電流に応じた値の電荷の蓄積を行うか否かを選択する機能を有し、該機能を有する電荷蓄積制御トランジスタとしての機能を有する。トランジスタ112bのソース及びドレインの一方は、光電変換素子111の第2の電流端子に接続され、トランジスタ112bのゲートには、電荷蓄積制御信号が入力される。トランジスタ112bは、光電変換素子111の第1の電流端子及び第2の電流端子の間に流れる電流に応じた値の電荷の蓄積を行うか否かを選択する機能を有し、該機能を有する電荷蓄積制御トランジスタとしての機能を有する。トランジスタ113のゲートは、トランジスタ112aのソース及びドレインの他方及びトランジスタ112bのソース及びドレインの他方に電気的に接続される。トランジスタ113は、光電変換素子111の光電流を増幅する機能を有し、該機能を有する増幅トランジスタとしての機能を有する。トランジスタ114のソース及びドレインの一方は、トランジスタ113のソース及びドレインの一方に接続され、トランジスタ114のゲートには、パルス信号である出力選択信号信号OSELともいうが入力される。トランジスタ114は、トランジスタ113のソース及びドレインの間に流れる電流に応じた値の電圧を光データとして出力するか否かを選択する機能を有し、該機能を有する出力選択トランジスタとしての機能を有する。なお、必ずしもトランジスタ114を設けなくてもよいが、トランジスタ114を設けることにより、光検出回路から光データを出力するタイミングを設定しやすくなる。なお、トランジスタ113のソース及びドレインの他方、並びにトランジスタ114のソース及びドレインの他方のうちの一方には、電圧Vbが入力される。なお、電圧Va及び電圧Vbの一方は、高電源電圧Vddであり、電圧Va及び電圧Vbの他方は、低電源電圧Vssである。電圧Vaの値及び電圧Vbの値の差の絶対値は、少なくとも増幅トランジスタの閾値電圧の絶対値より大きいことが好ましい。また、電圧Va及び電圧Vbの値は、例えばトランジスタの極性などにより互いに入れ替わる場合がある。さらに、トランジスタ112aのゲート並びにソース及びドレインの他方の間には寄生容量117aが存在する。また、トランジスタ112bのゲート並びにソース及びドレインの他方の間には寄生容量117bが存在する。以上が図1Aに示す光検出回路の構成例である。次に、図1Aに示す光検出回路の駆動方法例について、図1Bを用いて説明する。図1Bは、図1Aに示す光検出回路の駆動方法例を説明するためのタイミングチャートである。図1Aに示す光検出回路の駆動方法例では、まず期間T11において信号PRSTのパルスplsともいうを入力し、また、期間T11から期間T12にかけて信号TXのパルスを入力してトランジスタ112a及びトランジスタ112bをオン状態状態ONともいうにする。なお、期間T11において、信号PRSTのパルスの入力開始のタイミングは、信号TXのパルスの入力開始のタイミングより早くてもよい。このとき、期間T11において、光電変換素子111が順方向に電流が流れる状態になり、トランジスタ113のゲートの電圧は、リセット状態になる。次に、期間T12において、光電変換素子111が順方向とは逆方向に電圧が印加された状態になる。また、トランジスタ112a及びトランジスタ112bがオン状態のままになる。このとき、光電変換素子111に入射した光の照度に応じて、光電変換素子111の第1の電流端子及び第2の電流端子の間に光電流が流れる。さらに、光電流に応じてトランジスタ113のゲートの電圧の値が変化する。このとき、トランジスタ113のゲートの電圧に応じてトランジスタ113のソース及びドレインの間のチャネル抵抗の値が変化する。さらに、信号TXのパルスの入力が終わると、トランジスタ112a及びトランジスタ112bがオフ状態状態OFFになる。次に、期間T13において、トランジスタ112a及びトランジスタ112bがオフ状態のままになる。このとき、トランジスタ113のゲートの電圧は、期間T12における光電変換素子111の光電流に応じた値に保持される。なお、期間T13を必ずしも設けなくてもよいが、期間T13を設けることにより、光検出回路において、データ信号を出力するタイミングを適宜設定することができ、例えば複数の光検出回路において、それぞれデータ信号を出力するタイミングを適宜設定することができる。さらに、期間T14において、信号OSELのパルスを入力し、トランジスタ114をオン状態にする。このとき、光電変換素子111が順方向とは逆方向に電圧が印加された状態のままであり、トランジスタ114がオン状態になる。さらに、このとき、トランジスタ113のソース及びドレイン、並びにトランジスタ114のソース及びドレインを介して電流が流れ、図1Aに示す光検出回路は、トランジスタ113のソース及びドレインの他方、並びにトランジスタ114のソース及びドレインの他方のうちの他方から光データをデータ信号として出力する。以上が図1Aに示す光検出回路の駆動方法例である。次に、図1Aに示す光検出回路の一部の構造例について図1C及び図1Dを用いて説明する。図1C及び図1Dは、本実施の形態における光検出回路の一部の構造例を示す模式図であり、図1Cは、上面模式図であり、図1Dは、図1Cに示す線分A1-B1の断面模式図である。図1C及び図1Dに示す光検出回路の一部は、導電層121と、絶縁層122と、半導体層123aと、半導体層123bと、導電層124aと、導電層124bと、導電層124cと、を含む。導電層121は、例えば基板120の一平面に設けられる。導電層121は、トランジスタ112a及びトランジスタ112bのゲートとしての機能を有する。絶縁層122は、導電層121の上に設けられる。絶縁層122は、トランジスタ112a及びトランジスタ112bのゲート絶縁層としての機能を有する。また、絶縁層122は、トランジスタ113及びトランジスタ114のゲート絶縁層としての機能を有する。半導体層123aは、絶縁層122を介して導電層121に重畳する。半導体層123aは、トランジスタ112aのチャネルが形成される層チャネル形成層ともいうとしての機能を有する。半導体層123bは、絶縁層122を介して導電層121に重畳する。半導体層123bは、トランジスタ112bのチャネル形成層としての機能を有する。導電層124aは、半導体層123aに電気的に接続される。導電層124aは、トランジスタ112aのソース及びドレインの一方としての機能を有する。導電層124bは、半導体層123bに電気的に接続される。導電層124bは、トランジスタ112bのソース及びドレインの一方としての機能を有する。導電層124cは、半導体層123a及び半導体層123bに電気的に接続される。また、導電層124cは、対向する一対の側面を有し、導電層124cにおける一対の側面は、絶縁層122を介して導電層121に重畳する。なお、図1C及び図1Dでは、導電層124cに導電層121の側面を重畳させることにより、導電層121及び導電層124cの重畳部の面積をできるだけ少なくし、導電層121及び導電層124cにより生じる寄生容量をできるだけ少なくしているが、これに限定されず、導電層124cに導電層121の側面が重畳しない構造にすることもできる。導電層124cは、トランジスタ112aのソース及びドレインの他方、並びにトランジスタ112bのソース及びドレインの他方としての機能を有する。なお、半導体層123a及び半導体層123bを設ける代わりに、絶縁層122の上に設けられ、絶縁層122を介して導電層121に重畳する一つの半導体層を設け、導電層124a乃至導電層124cが該一つの半導体層に電気的に接続される構造にしてもよい。図1C及び図1Dに示す光検出回路では、導電層124cにおける一対の側面が絶縁層122を介して導電層121と重畳している。導電層124c及び導電層121の重畳部が図1Aに示す寄生容量117a及び寄生容量117bとなる。このとき、導電層124c及び導電層121の重畳部において、寄生容量117aに相当する領域を領域ARA11とし、寄生容量117bに相当する領域を領域ARA12とすると、トランジスタ113のゲートに付加される容量は、領域ARA11の容量と領域ARA12の容量との和になる。すなわち、トランジスタ113のゲートに付加される容量は、領域ARA11の面積と領域ARA12の面積との和によって決まる。また、光検出回路の一部において、作製時に導電層124a乃至導電層124cの位置が設計時の位置からy方向にずれた場合の模式図を図1E及び図1Fに示す。このとき、領域ARA11の面積は小さくなるが、その分領域ARA12の面積は大きくなり、領域ARA11の面積と領域ARA12の面積との和は、図1C及び図1Dに示す光検出回路と実質的に同じである。なお、導電層121の位置がずれた場合も同様である。このことから、図1に示す光検出回路では、寄生容量117aと寄生容量117bとの値の和を、各層の位置のずれに因らず実質的に一定にすることができる。さらに、各構成要素について、以下に説明する。導電層121としては、例えばモリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料を含む材料の層を用いることができる。また、導電層121としては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3―ZnOなどの金属酸化物、又はシリコン、酸化シリコン、窒素を含む該金属酸化物を用いることができる。また、導電層121に適用可能な材料の層の積層により、導電層121を構成することもできる。例えば、スパッタリング法などを用いて導電層121に適用可能な材料の導電膜を形成し、該導電膜の一部を除去することにより導電層121を形成することができる。絶縁層122としては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。また、絶縁層122に適用可能な材料の層の積層により絶縁層122を構成することもできる。例えば、スパッタリング法又はCVDChemicalVaporDeposition法などを用いて絶縁層122に適用可能な材料の膜を形成することにより、絶縁層122を形成することができる。半導体層123a及び半導体層123bとしては、例えば非晶質半導体、微結晶半導体、多結晶半導体、又は単結晶半導体を含む層を用いることができる。また、半導体層123a及び半導体層123bとしては、例えば元素周期表における第14族の半導体シリコンなどを含有する半導体層、又は酸化物半導体層を用いることができる。酸化物半導体層を用いる場合、用いる酸化物半導体としては、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。また、酸化物半導体として、InMO3ZnOmm>0、且つ、mは整数でないで表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、In3SnO5ZnOnn>0、且つ、nは整数で表記される材料を用いてもよい。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子数比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子数比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつきなどに応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度などを適切なものとすることが好ましい。例えば、In-Sn-Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物のrだけ近傍であるとは、a、b、cが、a―A2b―B2c―C2≦r2を満たすことをいう。rとしては、例えば、0.05とすればよい。他の酸化物でも同様である。酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現でき、以下の式で定義される。なお、上記において、S0は、測定面座標x1,y1x1,y2x2,y1x2,y2で表される4点によって囲まれる長方形の領域の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeで評価可能である。なお、測定面とは、全測定データの示す面であり、3つのパラメータX,Y,Zから成り立っており、Z=FX,Yで表される。なお、Xの及びYの範囲は0乃至XMAX及びYMAXであり、Zの範囲はZMIN乃至ZMAXである。例えば、スパッタリング法などを用いて半導体層123a及び半導体層123bに適用可能な材料の半導体膜を形成し、該半導体膜の一部を除去することにより半導体層123a及び半導体層123bを形成することができる。なお、例えば半導体層123a及び半導体層123bに適用可能な材料の半導体膜を形成した後に、400°C以上750°C以下、又は400°C以上基板の歪み点未満の温度で加熱処理を行ってよい。また、In-Sn-Zn系酸化物は、ITZOと呼ぶことができる。酸化物半導体としてITZOを用いる場合、ターゲットの組成比が、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、又は20:45:35などとなる酸化物ターゲットを用いることができる。また、上記酸化物半導体層としては、c軸配向し、かつab面、表面又は界面の方向から見て三角形状又は六角形状の原子配列を有し、c軸においては金属原子が層状又は金属原子と酸素原子とが層状に配列しており、ab面においてはa軸又はb軸の向きが異なるc軸を中心に回転した結晶CAAC:CAxisAlignedCrystalともいう。を含む酸化物を用いることができる。CAACを含む酸化物とは、広義に、非単結晶であって、そのab面に垂直な方向から見て、三角形、六角形、正三角形又は正六角形の原子配列を有し、かつc軸方向に垂直な方向から見て、金属原子が層状、又は金属原子と酸素原子が層状に配列した相を含む酸化物をいう。CAACを含む酸化物は、単結晶ではなく、全てが非晶質でもない。また、CAACを含む酸化物は、結晶化した部分結晶部分を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。CAACを含む酸化物に酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、CAACを構成する個々の結晶部分のc軸は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向に揃っていてもよい。又は、CAACを構成する個々の結晶部分のab面の法線は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向を向いていてもよい。CAACは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。このようなCAACの例として、膜状に形成され、膜表面又は支持する基板面に垂直な方向から観察すると三角形又は六角形の原子配列が認められ、かつその膜断面を観察すると金属原子又は金属原子及び酸素原子又は窒素原子の層状配列が認められる結晶を挙げることもできる。CAACに含まれる結晶構造の一例について図13乃至図15を用いて詳細に説明する。なお、特に断りがない限り、図13乃至図15は上方向をc軸方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。図13Aに、1個の6配位のInと、Inに近接の6個の4配位の酸素原子以下4配位のOと、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図13Aの構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図13Aの上半分及び下半分にはそれぞれ3個ずつ4配位のOがある。図13Aに示す小グループは電荷が0である。図13Bに、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子以下3配位のOと、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれもab面に存在する。図13Bの上半分及び下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、図13Bに示す構造をとりうる。図13Bに示す小グループは電荷が0である。図13Cに、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造を示す。図13Cの上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。また、図13Cの上半分に3個の4配位のOがあり、下半分に1個の4配位のOがあってもよい。図13Cに示す小グループは電荷が0である。図13Dに、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造を示す。図13Dの上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。図13Dに示す小グループは電荷が1となる。図13Eに、2個のZnを含む小グループを示す。図13Eの上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図13Eに示す小グループは電荷が-1となる。ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループユニットセルともいう。と呼ぶ。ここで、これらの小グループ同士が結合する規則について説明する。図13Aに示す6配位のInの上半分の3個のOは下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは上方向にそれぞれ3個の近接Inを有する。5配位のGaの上半分の1個のOは下方向に1個の近接Gaを有し、下半分の1個のOは上方向に1個の近接Gaを有する。4配位のZnの上半分の1個のOは下方向に1個の近接Znを有し、下半分の3個のOは上方向に3個の近接Znを有する。このように、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、6配位の金属原子In又はSnが下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子Ga又はIn又は4配位の金属原子Znのいずれかと結合することになる。これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、この他にも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。図14Aに、In-Sn-Zn-O系の層構造を構成する中グループのモデル図を示す。図14Bに、3つの中グループで構成される大グループを示す。なお、図14Cは、図14Bの層構造をc軸方向から観察した場合の原子配列を示す。図14Aにおいては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分及び下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、図14Aにおいて、Inの上半分及び下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図14Aにおいて、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。図14Aにおいて、In-Sn-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分及び下半分にあるSnが、4配位のOが1個ずつ上半分及び下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分及び下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分及び下半分にあるSnと結合している構成である。この中グループが複数結合して大グループを構成する。ここで、3配位のO及び4配位のOの場合、結合1本当たりの電荷はそれぞれ-0.667、-0.5と考えることができる。例えば、In6配位又は5配位、Zn4配位、Sn5配位又は6配位の電荷は、それぞれ3、2、4である。従って、Snを含む小グループは電荷が1となる。そのため、Snを含む層構造を形成するためには、電荷1を打ち消す電荷-1が必要となる。電荷-1をとる構造として、図13Eに示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。具体的には、図14Bに示した大グループが繰り返されることで、In-Sn-Zn-O系の結晶In2SnZn3O8を得ることができる。なお、得られるIn-Sn-Zn-O系の層構造は、In2SnZn2O7ZnOmmは0又は自然数。とする組成式で表すことができる。なお、In-Sn-Zn-O系の結晶は、mの数が大きいと結晶性が向上するため、好ましい。また、この他にも、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物や、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する。、In-Al-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物や、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物や、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物や、In-Ga系酸化物、一元系金属の酸化物であるIn系酸化物、Sn系酸化物、Zn系酸化物などを用いた場合も同様である。例えば、図15Aに、In-Ga-Zn-O系の層構造を構成する中グループのモデル図を示す。図15Aにおいて、In-Ga-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分及び下半分にあるInが、4配位のOが1個上半分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分及び下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分及び下半分にあるInと結合している構成である。この中グループが複数結合して大グループを構成する。図15Bに3つの中グループで構成される大グループを示す。なお、図15Cは、図15Bの層構造をc軸方向から観察した場合の原子配列を示している。ここで、In6配位又は5配位、Zn4配位、Ga5配位の電荷は、それぞれ3、2、3であるため、In、Zn及びGaのいずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。また、In-Ga-Zn-O系の層構造を構成する中グループは、図15Aに示した中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループもとりうる。CAACを含む酸化物半導体層は、例えば、基板温度を100°C以上500°C以下にして酸化物半導体膜を成膜し、その後加熱処理を行い、酸化物半導体層を形成することにより形成することができる。また、酸化物半導体層は複数の酸化物半導体層の積層であってもよい。CAACを含む酸化物半導体層を用いることにより、例えば光によるトランジスタの電気特性の変化を抑制することができる。導電層124a乃至導電層124cとしては、例えば導電層121に適用可能な材料の層を用いることができる。また、導電層124a乃至導電層124cに適用可能な材料の層の積層により導電層124a乃至導電層124cを構成することもできる。例えば、スパッタリング法などを用いて導電層124a乃至導電層124cに適用可能な材料の導電膜を絶縁層122の上に形成し、該導電膜の一部を除去することにより、導電層124a乃至導電層124cを同一工程で形成することができる。図1に示すように、本実施の形態における光検出回路の一例は、光電変換素子、2つの電荷蓄積制御トランジスタ、及び増幅トランジスタを少なくとも有する構成である。さらに、本実施の形態における光検出回路の一例は、2つの電荷蓄積制御トランジスタのソース及びドレインの一方が光電変換素子の第2の電流端子に電気的に接続され、2つの電荷蓄積制御トランジスタのソース及びドレインの他方が増幅トランジスタのゲートに電気的に接続され、2つの電荷蓄積制御トランジスタのソース及びドレインの他方としての機能を有する導電層の対向する一対の側面が絶縁層を介して2つの電荷蓄積制御トランジスタのゲートとしての機能を有する導電層に重畳する構造である。上記構造にすることにより、増幅トランジスタのゲートに付加される電荷蓄積トランジスタのゲート並びにソース及びドレインの間の寄生容量の値を、作製時における各層のずれに因らず実質的に一定にすることができるため、寄生容量による光データへの影響を抑制することができる。実施の形態2本実施の形態では、上記実施の形態1とは一部が異なる構成の光検出回路の例について説明する。なお、上記実施の形態1に示す光検出回路と同様の部分については、上記実施の形態1に示す光検出回路の説明を適宜援用することができる。本実施の形態における光検出回路の例について図2を用いて説明する。まず、本実施の形態における光検出回路の構成例について、図2Aを用いて説明する。図2Aに示す光検出回路は、光電変換素子151と、トランジスタ152と、トランジスタ153と、トランジスタ154と、トランジスタ155と、を備える。トランジスタ152、トランジスタ153、トランジスタ154、及びトランジスタ155のそれぞれは、電界効果トランジスタである。光電変換素子151は、第1の電流端子及び第2の電流端子を有し、入射する光の照度に応じて第1の電流端子及び第2の電流端子の間に光電流が流れる。光電変換素子151の第1の電流端子には、単位電圧である電圧Vaが入力される。光電変換素子151としては、図1Aに示す光電変換素子111と同様に、例えばフォトダイオード又はフォトトランジスタなどを用いることができる。トランジスタ152のソース及びドレインの一方は、光電変換素子151の第2の電流端子に接続され、トランジスタ152のゲートには、図1Aに示すトランジスタ112a及びトランジスタ112bと同様に、電荷蓄積制御信号信号TXが入力される。トランジスタ152は、光電変換素子151の第1の電流端子及び第2の電流端子の間に流れる電流に応じた値の電荷の蓄積を行うか否かを選択する機能を有し、電荷蓄積制御トランジスタとしての機能を有する。トランジスタ153のゲートは、トランジスタ152のソース及びドレインの他方に電気的に接続される。トランジスタ154のソース及びドレインの一方は、トランジスタ153のソース及びドレインの一方に接続され、トランジスタ154のゲートには、図1Aに示すトランジスタ114と同様に、出力選択信号信号OSELが入力される。なお、トランジスタ153のソース及びドレインの他方、並びにトランジスタ154のソース及びドレインの他方のうちの一方には、電圧Vbが入力される。トランジスタ155のソース及びドレインの一方には、電圧Vaが入力され、トランジスタ155のソース及びドレインの他方は、トランジスタ153のゲートに接続され、トランジスタ155のゲートには、光検出リセット信号信号PRSTが入力される。トランジスタ155は、トランジスタ153のゲートをリセット状態にするか否かを選択する機能を有し、該機能を有する光検出リセットトランジスタとしての機能を有する。さらに、トランジスタ152のゲート並びにソース及びドレインの他方の間には寄生容量157aが存在する。また、トランジスタ155のゲート並びにソース及びドレインの他方の間には寄生容量157bが存在する。以上が図2Aに示す光検出回路の構成例である。次に、図2Aに示す光検出回路の駆動方法例について、図2Bを用いて説明する。図2Bは、図2Aに示す光検出回路の駆動方法例を説明するためのタイミングチャートである。図2Aに示す光検出回路の駆動方法例では、まず期間T21において信号PRSTのパルスを入力してトランジスタ155をオン状態にし、また、期間T21から期間T22にかけて信号TXのパルスを入力してトランジスタ152をオン状態にする。なお、期間T21において、信号PRSTのパルスの入力開始のタイミングは、信号TXのパルスの入力開始のタイミングより早くてもよい。このとき、期間T21において、トランジスタ153のゲートの電圧は、電圧Vaと同等の値にリセットされる。さらに、信号PRSTのパルスの入力が終わると、トランジスタ155がオフ状態になる。次に、期間T22において、光電変換素子151が順方向とは逆方向に電圧が印加された状態になる。また、トランジスタ152がオン状態のままになる。このとき、光電変換素子151に入射した光の照度に応じて、光電変換素子151の第1の電流端子及び第2の電流端子の間に光電流が流れる。さらに、光電流に応じてトランジスタ153のゲートの電圧の値が変化する。このとき、トランジスタ153のゲートの電圧に応じてトランジスタ153のソース及びドレインの間のチャネル抵抗の値が変化する。さらに、信号TXのパルスの入力が終わると、トランジスタ152がオフ状態になる。次に、期間T23において、トランジスタ152がオフ状態のままになる。このとき、トランジスタ153のゲートの電圧は、期間T22における光電変換素子151の光電流に応じた値に保持される。なお、期間T23を必ずしも設けなくてもよいが、期間T23を設けることにより、光検出回路において、データ信号を出力するタイミングを適宜設定することができ、例えば複数の光検出回路において、それぞれデータ信号を出力するタイミングを適宜設定することができる。さらに、期間T24において、信号OSELのパルスを入力し、トランジスタ154をオン状態にする。このとき、光電変換素子151が順方向とは逆方向に電圧が印加された状態のままであり、トランジスタ154がオン状態になる。さらに、このとき、トランジスタ153のソース及びドレイン、並びにトランジスタ154のソース及びドレインを介して電流が流れ、図2Aに示す光検出回路は、トランジスタ153のソース及びドレインの他方、並びにトランジスタ154のソース及びドレインの他方のうちの他方から光データをデータ信号として出力する。以上が図2Aに示す光検出回路の駆動方法例である。さらに、図2Aに示す光検出回路の一部の構造例について図2C及び図2Dを用いて説明する。図2C及び図2Dは、本実施の形態における光検出回路の一部の構造例を示す模式図であり、図2Cは、上面模式図であり、図2Dは、図2Cに示す線分A2-B2の断面模式図である。図2C及び図2Dに示す光検出回路の一部は、導電層171aと、導電層171bと、絶縁層172と、半導体層173aと、半導体層173bと、導電層174aと、導電層174bと、導電層174cと、を含む。導電層171a及び導電層171bは、例えば基板170の一平面に設けられる。導電層171aは、トランジスタ152のゲートとしての機能を有する。導電層171bは、トランジスタ155のゲートとしての機能を有する。絶縁層172は、導電層171a及び導電層171bの上に設けられる。絶縁層172は、トランジスタ152及びトランジスタ155のゲート絶縁層としての機能を有する。また、絶縁層172は、トランジスタ153及びトランジスタ154のゲート絶縁層としての機能を有する。半導体層173aは、絶縁層172を介して導電層171aに重畳する。半導体層173aは、トランジスタ152のチャネル形成層としての機能を有する。半導体層173bは、絶縁層172を介して導電層171bに重畳する。半導体層173bは、トランジスタ155のチャネル形成層としての機能を有する。導電層174aは、半導体層173aに電気的に接続される。導電層174aは、トランジスタ152のソース及びドレインの一方としての機能を有する。導電層174bは、半導体層173bに電気的に接続される。導電層174bは、トランジスタ155のソース及びドレインの一方としての機能を有する。導電層174cは、半導体層173a及び半導体層173bに電気的に接続される。また、導電層174cは、対向する一対の側面を有する。導電層174cにおける一対の側面の一方は、絶縁層172を介して導電層171aに重畳し、導電層174cにおける一対の側面の他方は、絶縁層172を介して導電層171bに重畳する。なお、対向する一対の側面には、例えば互いに平行の関係である一対の側面が含まれるが、必ずしも平行に限定されない。また、対向する一対の側面には、垂直に対向する一対の側面だけではなく、垂直以外の角度で対向する一対の側面も含まれる。導電層174cは、トランジスタ152のソース及びドレインの他方、並びにトランジスタ155のソース及びドレインの他方としての機能を有する。図2C及び図2Dに示す光検出回路では、導電層174cにおける、対向する一対の側面の一方が絶縁層172を介して導電層171aに重畳し、導電層174cにおける一対の側面の他方が絶縁層172を介して導電層171bに重畳する。導電層174c及び導電層171aの重畳部が図2Aに示す寄生容量157aとなり、導電層174c及び導電層171bの重畳部が図2Aに示す寄生容量157bとなる。このとき、導電層174c及び導電層171aの重畳部を領域ARA21とし、導電層174c及び導電層171bの重畳部を領域ARA22とすると、トランジスタ153のゲートに付加される容量は、領域ARA21の容量と領域ARA22の容量との和になる。すなわち、トランジスタ153のゲートに付加される容量は、領域ARA21の面積と領域ARA22の面積との和によって決まる。また、光検出回路の一部において、作製時に導電層174a乃至導電層174cの位置が設計時の位置からy方向にずれた場合の模式図を図2E及び図2Fに示す。このとき、領域ARA21の面積は小さくなるが、その分領域ARA22の面積は大きくなり、領域ARA21の面積と領域ARA22の面積との和は、図2C及び図2Dに示す光検出回路と実質的に同じである。なお、導電層171a及び導電層171bの位置がずれた場合も同様である。このことから、図2に示す光検出回路では、寄生容量157aと寄生容量157bとの値の和を、各層の位置のずれに因らず実質的に一定にすることができる。さらに、各構成要素について以下に説明する。導電層171a及び導電層171bとしては、図1に示す導電層121に適用可能な材料の層を用いることができる。また、導電層171a及び導電層171bに適用可能な材料の層の積層により導電層171a及び導電層171bを構成することもできる。例えば、スパッタリング法などにより導電層171a及び導電層171bに適用可能な材料の導電膜を基板170の上に設け、該導電膜の一部を除去することにより、導電層171a及び導電層171bを同一工程により形成することができる。絶縁層172としては、例えば図1に示す絶縁層122に適用可能な材料の層を用いることができる。また、絶縁層172に適用可能な材料の層の積層により絶縁層172を構成することもできる。半導体層173a及び半導体層173bとしては、例えば図1に示す半導体層123a及び半導体層123bに適用可能な材料の層を用いることができる。導電層174a乃至導電層174cとしては、例えば導電層171a及び導電層171bに適用可能な材料の層を用いることができる。また、導電層174a乃至導電層174cに適用可能な材料の層の積層により導電層174a乃至導電層174cを構成することもできる。図2に示すように、本実施の形態における光検出回路の一例は、光電変換素子、電荷蓄積制御トランジスタ、光検出リセットトランジスタ、及び増幅トランジスタを少なくとも有する構成である。さらに、本実施の形態における光検出回路の一例では、電荷蓄積制御トランジスタのソース及びドレインの一方が光電変換素子の第2の電流端子に電気的に接続され、電荷蓄積制御トランジスタのソース及びドレインの他方が増幅トランジスタのゲートに電気的に接続され、電荷蓄積制御トランジスタのソース及びドレインの他方、並びに光検出リセットトランジスタのソース及びドレインの他方としての機能を有する導電層における対向する一対の側面の一方が絶縁層を介して電荷蓄積制御トランジスタのゲートとしての機能を有する導電層に重畳し、該一対の側面の他方が絶縁層を介して光検出リセットトランジスタのゲートとしての機能を有する導電層に重畳する構造である。上記構造にすることにより、増幅トランジスタのゲートに付加される電荷蓄積トランジスタのゲート並びにソース及びドレインの間の寄生容量と光検出リセットトランジスタのゲート並びにソース及びドレインの間の寄生容量との値の和を、作製時における各層のずれに因らず実質的に一定にすることができるため、寄生容量による光データへの影響を抑制することができる。実施の形態3本実施の形態では、上記実施の形態1及び実施の形態2とは一部が異なる構成の光検出回路の例について説明する。なお、上記実施の形態1又は実施の形態2に示す光検出回路と同様の部分については、上記実施の形態1又は実施の形態2に示す光検出回路の説明を適宜援用することができる。本実施の形態における光検出回路の例について図3を用いて説明する。まず、本実施の形態における光検出回路の構成例について、図3Aを用いて説明する。図3Aに示す光検出回路は、光電変換素子211と、トランジスタ212と、トランジスタ213と、トランジスタ214と、容量素子215と、を備える。トランジスタ212、トランジスタ213、及びトランジスタ214のそれぞれは、電界効果トランジスタである。光電変換素子211は、第1の電流端子及び第2の電流端子を有し、入射する光の照度に応じて第1の電流端子及び第2の電流端子の間に光電流が流れる。光電変換素子211の第1の電流端子には、図1Aに示す光電変換素子111と同様に、光検出リセット信号信号PRSTが入力される。また、本実施の形態における光検出回路の構成を、光検出リセット信号の代わりに電圧Vaが光電変換素子211の第1の電流端子に入力される構成にしてもよい。このとき、電界効果トランジスタである光検出リセットトランジスタを設け、光検出リセットトランジスタのソース及びドレインの一方に電圧Vaを入力し、光検出リセットトランジスタのソース及びドレインの他方をトランジスタ213のゲートに接続させ、光検出リセットトランジスタのゲートに光検出リセット信号を入力する構成にしてもよい。光電変換素子211としては、図1Aに示す光電変換素子111と同様に、例えばフォトダイオード又はフォトトランジスタなどを用いることができる。トランジスタ212のソース及びドレインの一方は、光電変換素子211の第2の電流端子に接続され、トランジスタ212のゲートには、図1Aに示すトランジスタ112a及びトランジスタ112bと同様に、電荷蓄積制御信号信号TXが入力される。トランジスタ212は、光電変換素子211の第1の電流端子及び第2の電流端子の間に流れる電流に応じた値の電荷の蓄積を行うか否かを選択する機能を有し、電荷蓄積制御トランジスタとしての機能を有する。トランジスタ213のゲートは、トランジスタ212のソース及びドレインの他方に電気的に接続される。トランジスタ214のソース及びドレインの一方は、トランジスタ213のソース及びドレインの一方に接続され、トランジスタ214のゲートには、図1Aに示すトランジスタ114と同様に、出力選択信号が入力される。なお、トランジスタ213のソース及びドレインの他方、並びにトランジスタ214のソース及びドレインの他方のうちの一方には、電圧Vbが入力される。容量素子215は、第1の容量電極、第2の容量電極、並びに第1の容量電極及び第2の容量電極に重畳する誘電体層を含む。なお、第1の容量電極を第1の電極ともいい、第2の容量電極を第2の電極ともいう。容量素子215の第1の容量電極には、電圧Vc又は信号が入力され、容量素子215の第2の容量電極は、トランジスタ213のゲートに接続される。容量素子215は、保持容量としての機能を有する。なお、容量素子215の容量の値は、光検出回路の仕様に応じて適宜設定することができる。さらに、トランジスタ212のゲート並びにソース及びドレインの他方の間には寄生容量217が存在する。次に、図3Aに示す光検出回路の駆動方法例について、図3Bを用いて説明する。図3Bは、図3Aに示す光検出回路の駆動方法例を説明するためのタイミングチャートである。図3Aに示す光検出回路の駆動方法例では、まず期間T31において信号PRSTのパルスを入力し、また、期間T31から期間T32にかけて信号TXのパルスを入力してトランジスタ212をオン状態にする。なお、期間T31において、信号PRSTのパルスの入力開始のタイミングは、信号TXのパルスの入力開始のタイミングより早くてもよい。このとき、期間T31において、光電変換素子211が順方向に電流が流れる状態になり、トランジスタ213のゲートは、リセット状態になる。次に、期間T32において、光電変換素子211が順方向とは逆方向に電圧が印加された状態になる。また、トランジスタ212がオン状態のままになる。このとき、光電変換素子211に入射した光の照度に応じて、光電変換素子211の第1の電流端子及び第2の電流端子の間に光電流が流れる。さらに、光電流に応じてトランジスタ213のゲートの電圧の値及び容量素子215の第2の容量電極の電圧の値が変化する。このとき、トランジスタ213のゲートの電圧に応じてトランジスタ213のソース及びドレインの間のチャネル抵抗の値が変化する。さらに、信号TXのパルスの入力が終わると、トランジスタ212がオフ状態になる。次に、期間T33において、トランジスタ212がオフ状態のままになる。このとき、トランジスタ213のゲートの電圧及び容量素子215の第2の容量電極の電圧は、期間T32における光電変換素子211の光電流に応じた値に保持される。なお、期間T33を必ずしも設けなくてもよいが、期間T33を設けることにより、光検出回路において、データ信号を出力するタイミングを適宜設定することができ、例えば複数の光検出回路において、それぞれデータ信号を出力するタイミングを適宜設定することができる。さらに、期間T34において、信号OSELのパルスを入力し、トランジスタ214をオン状態にする。このとき、光電変換素子211が順方向とは逆方向に電圧が印加された状態のままであり、トランジスタ214がオン状態になる。さらに、このとき、トランジスタ213のソース及びドレイン、並びにトランジスタ214のソース及びドレインを介して電流が流れ、図3Aに示す光検出回路は、トランジスタ213のソース及びドレインの他方、並びにトランジスタ214のソース及びドレインの他方のうちの他方から光データをデータ信号として出力する。以上が図3Aに示す光検出回路の駆動方法例である。さらに、図3Aに示す光検出回路の一部の構造例について図3C及び図3Dを用いて説明する。図3C及び図3Dは、本実施の形態における光検出回路の一部の構造例を示す模式図であり、図3Cは、上面模式図であり、図3Dは、図3Cに示す線分A3-B3の断面模式図である。図3C及び図3Dに示す光検出回路の一部は、導電層221aと、導電層221bと、絶縁層222と、半導体層223と、導電層224aと、導電層224bと、を含む。導電層221a及び導電層221bは、例えば基板220の一平面に設けられる。導電層221aは、トランジスタ212のゲートとしての機能を有する。導電層221bは、容量素子215の第1の容量電極としての機能を有する。絶縁層222は、導電層221a及び導電層221bの上に設けられる。絶縁層222は、トランジスタ212のゲート絶縁層、及び容量素子215の誘電体層としての機能を有する。また、絶縁層222は、トランジスタ213及びトランジスタ214のゲート絶縁層としての機能を有する。半導体層223は、絶縁層222を介して導電層221aに重畳する。半導体層223は、トランジスタ212のチャネル形成層としての機能を有する。導電層224aは、半導体層223に電気的に接続される。導電層224aは、トランジスタ212のソース及びドレインの一方としての機能を有する。導電層224bは、半導体層223に電気的に接続される。また、導電層224bは、対向する一対の側面を有する。導電層224bにおける対向する一対の側面の一方は、絶縁層222を介して導電層221aに重畳し、導電層224bにおける対向する一対の側面の他方は、絶縁層222を介して導電層221bに重畳する。導電層224bは、トランジスタ212のソース及びドレインの他方、並びに容量素子215の第2の容量電極としての機能を有する。図3C及び図3Dに示す光検出回路では、導電層224bにおける対向する一対の側面の一方が絶縁層222を介して導電層221aに重畳し、導電層224bにおける対向する一対の側面の他方が絶縁層222を介して導電層221bと重畳している。導電層224b及び導電層221aの重畳部が図3Aに示す寄生容量217となり、導電層224b及び導電層221bの重畳部が図3Aに示す容量素子215となる。このとき、導電層224b及び導電層221aの重畳部を領域ARA31とし、導電層224b及び導電層221bの重畳部を領域ARA32とすると、トランジスタ213のゲートに付加される容量は、領域ARA31の容量と領域ARA32の容量との和になる。すなわち、トランジスタ213のゲートに付加される容量は、領域ARA31の面積と領域ARA32の面積との和によって決まる。また、光検出回路の一部において、作製時に導電層224a及び導電層224bの位置が設計時の位置からy方向にずれた場合の模式図を図3E及び図3Fに示す。このとき、領域ARA31の面積は小さくなるが、その分領域ARA32の面積は大きくなり、領域ARA31の面積と領域ARA32との面積の和は、図3C及び図3Dに示す光検出回路と実質的に同じである。なお、導電層221a及び導電層221bの位置がずれた場合も同様である。このことから、図3に示す光検出回路では、容量素子215の容量と寄生容量217との値の和を、各層の位置のずれに因らず実質的に一定にすることができる。さらに、各構成要素について、以下に説明する。導電層221a及び導電層221bとしては、図1に示す導電層121に適用可能な材料の層を用いることができる。また、導電層221a及び導電層221bに適用可能な材料の層の積層により導電層221a及び導電層221bを構成することもできる。例えば、スパッタリング法などにより導電層221a及び導電層221bに適用可能な材料の導電膜を基板220の上に設け、該導電膜の一部を除去することにより、導電層221a及び導電層221bを同一工程により形成することができる。絶縁層222としては、例えば図1に示す絶縁層122に適用可能な材料の層を用いることができる。また、絶縁層222に適用可能な材料の層の積層により絶縁層222を構成することもできる。半導体層223としては、例えば図1に示す半導体層123a及び半導体層123bに適用可能な材料の層を用いることができる。導電層224a及び導電層224bとしては、例えば導電層221a及び導電層221bに適用可能な材料の層を用いることができる。また、導電層224a及び導電層224bに適用可能な材料の層の積層により導電層224a及び導電層224bを構成することもできる。図3に示すように、本実施の形態における光検出回路の一例は、光電変換素子、電荷蓄積制御トランジスタ、増幅トランジスタ、及び保持容量としての機能を有する容量素子を少なくとも有する構成である。保持容量としての機能を有する容量素子を設けることにより、寄生容量による光データへの影響をさらに抑制することができる。例えば電荷蓄積制御トランジスタのゲートの電圧の変化に応じた増幅トランジスタのゲートの電圧の変動を抑制することができる。さらに、本実施の形態における光検出回路の一例は、電荷蓄積制御トランジスタのソース及びドレインの一方が光電変換素子の第2の電流端子に電気的に接続され、電荷蓄積制御トランジスタのソース及びドレインの他方が増幅トランジスタのゲートに電気的に接続され、容量素子の第2の電極が増幅トランジスタのゲートに電気的に接続され、電荷蓄積制御トランジスタのソース及びドレインの他方、並びに容量素子の第2の電極としての機能を有する導電層における対向する一対の側面の一方が絶縁層を介して電荷蓄積制御トランジスタのゲートとしての機能を有する導電層に重畳し、該一対の側面の他方が絶縁層を介して容量素子の第1の電極としての機能を有する導電層に重畳する構造である。上記構造にすることにより、増幅トランジスタのゲートに付加される電荷蓄積トランジスタのゲート並びにソース及びドレインの間の寄生容量と保持容量との和を、作製時における各層のずれに因らず実質的に一定にすることができるため、寄生容量による光データへの影響を抑制することができる。実施の形態4本実施の形態では、上記実施の形態に示す光検出回路を画素部に備えた半導体装置の例について説明する。まず、本実施の形態における半導体装置の構成例について、図4を用いて説明する。図4は、本実施の形態における半導体装置の構成例を示すブロック図である。図4Aに示す半導体装置は、光により情報の入力が可能な入力装置である。図4Aに示す半導体装置は、光検出制御部PSCTL_aと、画素部PIX_aと、を含む。また、図4Aに示す半導体装置は、光検出駆動回路PSDRVともいう301_aと、読み出し回路READともいう302_aと、複数の光検出回路PSともいう305p_aと、を具備する。光検出駆動回路301_aは、光検出制御部PSCTL_aに設けられる。複数の光検出回路305p_aは、画素部PIX_aに設けられる。なお、図4Aに示す半導体装置では、1個以上の光検出回路305p_aにより1つの画素が構成される。読み出し回路302_aは、光検出制御部PSCTL_aに設けられる。なお、必ずしも光検出制御部PSCTL_aを図4Aに示す半導体装置入力装置に含めなくてもよい。また、図4Bに示す半導体装置は、光により情報の入力が可能であり、且つ画像を表示することにより情報の出力が可能な入出力装置である。図4Bに示す半導体装置は、光検出制御部PSCTL_bと、表示制御部DISPCTLと、画素部PIX_bと、を含む。なお、必ずしも光検出制御部PSCTL_b及び表示制御部DISPCTLを図4Bに示す半導体装置入出力装置に含めなくてもよい。また、図4Bに示す半導体装置は、光検出駆動回路301_bと、読み出し回路302_bと、表示駆動回路303と、表示データ信号出力回路304と、複数の光検出回路305p_bと、複数の表示回路305dと、を具備する。光検出駆動回路301_bは、光検出制御部PSCTL_bに設けられる。読み出し回路302_bは、光検出制御部PSCTL_bに設けられる。表示駆動回路303は、表示制御部DISPCTLに設けられる。表示データ信号出力回路304は、表示制御部DISPCTLに設けられる。複数の光検出回路305p_b及び複数の表示回路305dは、画素部PIX_bに設けられる。なお、図4Bに示す半導体装置では、1個以上の表示回路305dにより1つの画素が構成される。また、1個以上の表示回路305d及び1個以上の光検出回路305p_bにより1つの画素を構成してもよい。さらに、図4A及び図4Bに示す半導体装置の各構成要素について説明する。光検出駆動回路301_a及び光検出駆動回路301_bは、光検出動作を制御するための回路であり、光検出駆動回路301_aは、光検出回路305p_aの光検出動作を制御し、光検出駆動回路301_bは、光検出回路305p_bの光検出動作を制御する。光検出駆動回路301_a及び光検出駆動回路301_bは、パルス信号である光検出リセット信号及びパルス信号である出力選択信号を少なくとも出力する。光検出駆動回路301_a及び光検出駆動回路301_bは、例えば少なくとも2つのシフトレジスタを備える。このとき、光検出駆動回路301_a及び光検出駆動回路301_bは、2つのシフトレジスタの一方からパルス信号を出力させることにより、光検出リセット信号を出力し、2つのシフトレジスタの他方からパルス信号を出力させることにより、出力選択信号を出力することができる。読み出し回路302_a及び読み出し回路302_bは、光データを読み出す機能を有する。読み出し回路302_aは、光検出回路305p_aから光データを読み出し、読み出し回路302_bは、光検出回路305p_bから光データを読み出す。読み出し回路302_a及び読み出し回路302_bは、例えば選択回路を用いて構成される。例えば、選択回路は、トランジスタを備え、該トランジスタに従って光データが光データ信号として入力されることにより、光データを読み出すことができる。表示駆動回路303は、表示回路305dの表示動作を制御する回路である。表示駆動回路303は、例えばシフトレジスタを備える。このとき、表示駆動回路303は、シフトレジスタから複数のパルス信号を出力させることにより、表示回路305dを制御するための信号例えば表示選択信号信号DSELともいうを出力することができる。また、表示駆動回路303を複数のシフトレジスタを備える構成にすることもできる。このとき、表示駆動回路303は、上記複数のシフトレジスタのそれぞれから複数のパルス信号を出力させ、表示回路305dを制御するための複数の信号を出力することもできる。表示データ信号出力回路304は、表示制御部DISPCTLに設けられる。表示データ信号出力回路304には、画像信号が入力される。表示データ信号出力回路304は、入力された画像信号を元に電圧信号である表示データ信号信号DDともいうを生成し、生成した表示データ信号を出力する機能を有する。表示データ信号出力回路304は、例えば複数のトランジスタを備える。表示データ信号出力回路304は、上記トランジスタがオン状態のときに入力される信号のデータを表示データ信号として出力することができる。上記トランジスタは、電流制御端子にパルス信号である制御信号を入力することにより制御することができる。なお、表示回路305dの数が複数である場合には、複数のトランジスタを選択的にオン状態又はオフ状態にすることにより、画像信号のデータを複数の表示データ信号として出力してもよい。光検出回路305p_a及び光検出回路305p_bは、入射する光の照度に応じた値の電圧である光データを生成する。光検出回路305p_a及び光検出回路305p_bとしては、上記実施の形態1又は実施の形態2に示す光検出回路を用いることができる。なお、複数の光検出回路305p_a及び光検出回路305p_bとして、赤色を呈する光を受光する光検出回路、緑色を呈する光を受光する光検出回路、及び青色を呈する光を受光する光検出回路を設け、それぞれの光検出回路により光データを生成し、生成した異なる色を呈する光データを合成してフルカラーの画像信号のデータを生成することもできる。また、上記光検出回路に加え、シアン、マゼンタ、及びイエローの一つ又は複数の色を呈する光を受光する光検出回路を設けてもよい。シアン、マゼンタ、及びイエローの一つ又は複数の色を呈する光を受光する光検出回路を設けることにより、生成される画像信号に基づく画像において、再現可能な色の種類を増やすことができる。例えば、光検出回路に、特定の色を呈する光を透過する着色層を設け、該着色層を介して光検出回路に光を入射させることにより、特定の色を呈する光の照度に応じた値の電圧である光データを生成することができる。複数の表示回路305dのそれぞれには、表示データ信号が入力される。複数の表示回路305dは、入力された表示データ信号に応じた表示状態になる。表示回路305dとしては、例えば液晶素子を用いた表示回路又はエレクトロルミネセンスELともいう素子を用いた表示回路などを用いることができる。なお、赤色を呈する光を射出する表示回路、緑色を呈する光を射出する表示回路、及び青色を呈する光を射出する表示回路を設け、それぞれの表示回路により光を射出し、フルカラーの画像を画素部において表示することもできる。また、上記表示回路に加え、シアン、マゼンタ、及びイエローの一つ又は複数の色を呈する光を射出する表示回路を設けてもよい。シアン、マゼンタ、及びイエローの一つ又は複数の色を呈する光を射出する表示回路を設けることにより、表示画像において再現可能な色の種類を増やすことができるため、表示画像の品質を向上させることができる。例えば、表示回路に、発光素子及び発光素子が発光することにより射出する光のうち、特定の色を呈する光を透過する着色層を設け、発光素子から該着色層を介して光を射出させることにより、特定の色を呈する光を射出することができる。上記構成にすることにより、互いに異なる色を呈する光を射出する複数の発光素子を形成せずにフルカラー画像を表示することができるため、作製工程を容易にし、歩留まりを向上させることができ、また発光素子の品質を向上させ、発光素子の信頼性を向上させることができる。次に、図4A及び図4Bに示す半導体装置の駆動方法例について説明する。まず、図4Aに示す半導体装置の駆動方法例について説明する。図4Aに示す半導体装置では、光検出回路305p_aにおいて、入射する光の照度に応じた電圧である光データを生成し、該光データを光データ信号として順次出力する。さらに、読み出し回路302_aにより光検出回路305p_aから出力された光データを読み出す。読み出された光データは、例えば被検出物の画像データ生成など、所定の処理に用いられる。次に、図4Bに示す半導体装置の駆動方法例について、説明する。図4Bに示す半導体装置では、表示駆動回路303により表示回路305dを行毎に選択し、選択した各行の表示回路305dに表示データ信号を順次入力する。表示データ信号が入力された表示回路305dは、入力された表示データ信号のデータに応じた表示状態になり、画素部PIX_bは、画像を表示する。また、図4Bに示す半導体装置では、光検出回路305p_bにおいて、入射する光の照度に応じた電圧である光データを生成し、該光データを光データ信号として順次出力する。例えば、画素部PIX_bに被検出物がある場合、表示回路305dから射出された光が被検出物により反射し、該反射光が光検出回路305p_bに入射し、光検出回路305p_bにおいて、入射する光の照度に応じた電圧である光データを生成し、該光データを光データ信号として出力する。さらに、読み出し回路302_bにより光検出回路305p_bから出力された光データを読み出す。読み出された光データは、例えば被検出物の座標検出又は画像データ生成など、所定の処理に用いられる。以上が図4A及び図4Bに示す半導体装置の駆動方法例である。さらに、図4Bに示す半導体装置における表示回路の例について、図5を用いて説明する。図5Aに示す表示回路は、トランジスタ361aと、容量素子362aと、液晶素子363と、を備える。なお、図5Aに示す表示回路において、トランジスタ361aは、電界効果トランジスタである。また、液晶素子は、少なくとも第1の表示電極、第2の表示電極、並びに第1の表示電極及び第2の表示電極に重畳する液晶層を含む。液晶層は、第1の表示電極及び第2の表示電極の間に印加される電圧に応じて光の透過率が変化する。トランジスタ361aのソース及びドレインの一方には、信号DDが入力され、トランジスタ361aのゲートには、信号DSELが入力される。容量素子362aの第1の容量電極は、トランジスタ361aのソース及びドレインの他方に電気的に接続され、容量素子362aの第2の容量電極には、電圧Vcが入力される。液晶素子363の第1の表示電極は、トランジスタ361aのソース及びドレインの他方に電気的に接続され、液晶素子363の第2の表示電極には、電圧Vcが入力される。電圧Vcの値は、適宜設定することができる。また、図5Bに示す表示回路は、トランジスタ361bと、容量素子362bと、トランジスタ364と、発光素子LEEともいう365と、を備える。なお、図5Bに示す表示回路において、トランジスタ361b及びトランジスタ364は、電界効果トランジスタである。また、発光素子は、第1の電流端子と、第2の電流端子と、第1の電流端子及び第2の電流端子に重畳する電界発光層と、を含む。発光素子は、第1の電流端子及び第2の電流端子の間に印加される電圧に応じて第1の電流端子及び第2の電流端子の間に電流が流れることにより発光する。トランジスタ361bのソース及びドレインの一方には、信号DDが入力され、トランジスタ361bのゲートには、信号DSELが入力される。容量素子362bの第1の容量電極には、電圧Vbが入力され、容量素子362bの第2の容量電極は、トランジスタ364のゲートに電気的に接続される。トランジスタ364のソース及びドレインの一方には、電圧Vbが入力され、トランジスタ364のゲートは、トランジスタ361bのソース及びドレインの他方に電気的に接続される。発光素子365の第1の電流端子は、トランジスタ364のソース及びドレインの他方に電気的に接続され、発光素子365の第2の電流端子には、電圧Vbが入力される。さらに、図5A及び図5Bに示す表示回路の各構成要素について説明する。トランジスタ361a及びトランジスタ361bは、表示選択トランジスタとしての機能を有する。容量素子362a及び容量素子362bは、第1の容量電極及び第2の容量電極の間に信号DDに応じた値の電圧が印加される保持容量としての機能を有する。液晶素子363における液晶層としては、例えば第1の表示電極及び第2の表示電極に印加される電圧が0Vのときに光を透過する液晶層を用いることができ、例えば電気制御複屈折型液晶ECB型液晶ともいう、二色性色素を添加した液晶GH液晶ともいう、高分子分散型液晶、又はディスコチック液晶を含む液晶層などを用いることができる。また、液晶層としては、ブルー相を発現する液晶層を用いてもよい。ブルー相を発現する液晶層は、例えばブルー相を示す液晶とカイラル剤とを含む液晶組成物により構成される。ブルー相を発現する液晶は、応答速度が1msec以下と短く、光学的等方性であるため、配向処理が不要であり、視野角依存性が小さい。よって、ブルー相を発現する液晶を用いることにより、動作速度を向上させることができる。トランジスタ364は、駆動トランジスタである。なお、トランジスタ361a、トランジスタ361b、及びトランジスタ364としては、例えばチャネルが形成され、元素周期表における第14族の半導体シリコンなどを含有する半導体層、又は酸化物半導体層を含むトランジスタを用いることができる。発光素子365としては、例えばEL素子、発光ダイオード、又は発光トランジスタなどを用いることができる。例えばEL素子の場合、EL素子のアノード及びカソードの一方が発光素子の第1の電流端子に相当し、EL素子のアノード及びカソードの他方が発光素子の第2の電流端子に相当する。次に、図5A及び図5Bに示す表示回路の駆動方法例について説明する。まず、図5Aに示す表示回路の駆動方法例について、図5Cを用いて説明する。図5Cは、図5Aに示す表示回路の駆動方法例を説明するためのタイミングチャートであり、信号DD、信号DSEL、及びトランジスタ361aのそれぞれの状態を示す。図5Aに示す表示回路の駆動方法例では、期間T11において、信号DSELのパルスを入力し、トランジスタ361aをオン状態にする。トランジスタ361aがオン状態のとき、表示回路に信号DDが入力され、液晶素子363の第1の表示電極及び容量素子362aの第1の容量電極の電圧が信号DDの電圧ここでは電圧D11と同等の値になる。このとき、液晶素子363は、信号DDに応じた光の透過率になることにより、信号DDのデータに応じた表示状態になる。さらに、信号DSELのパルスの入力が終わるとトランジスタ361aがオフ状態になる。以上が図5Aに示す表示回路の駆動方法例である。次に、図5Bに示す表示回路の駆動方法例について、図5Dを用いて説明する。図5Dは、図5Bに示す表示回路の駆動方法例を説明するためのタイミングチャートであり、信号DD、信号DSEL、及びトランジスタ361bのそれぞれの状態を示す。図5Bに示す表示回路の駆動方法例では、期間T21において、信号DSELのパルスを入力し、トランジスタ361bをオン状態にする。トランジスタ361bがオン状態のとき、表示回路に信号DDが入力され、トランジスタ364のゲートの電圧及び容量素子362bの第2の容量電極の電圧が信号DDの電圧ここでは一例として電圧D21と同等の値になる。このとき、トランジスタ364のゲートの電圧に応じてトランジスタ364のソース及びドレインの間に電流が流れ、さらに、発光素子365の第1の電流端子及び第2の電流端子の間に電流が流れ、発光素子365が発光する。このとき、発光素子365の第1の電流端子の電圧は、信号DDの電圧ここでは電圧D21に応じた値になり、発光素子365の発光輝度は、信号DDに応じて設定された第1の電流端子の電圧、及び電圧Vbに応じた値になる。さらに、信号DSELのパルスの入力が終わるとトランジスタ361bがオフ状態になる。以上が図5Bに示す表示回路の駆動方法例である。図5A及び図5Bを用いて説明したように、本実施の形態の半導体装置における表示回路の一例は、表示選択トランジスタ及び表示素子を備える構成である。該構成にすることにより、表示回路を表示データ信号に応じた表示状態にすることができる。以上が図4Bに示す半導体装置における表示回路の例である。さらに、図4Bに示す半導体装置における表示回路、並びに図4A及び図4Bに示す半導体装置における光検出回路の構造例について説明する。なお、ここでは、図4Bに示す半導体装置の一例として、図5Aに示す表示回路を備える半導体装置の例について説明する。図4Aに示す半導体装置は、トランジスタなどの半導体素子が設けられた基板素子基板を含む。また、図4Bに示す半導体装置は、トランジスタなどの半導体素子が設けられた第1の基板素子基板と、第2の基板と、第1の基板及び第2の基板の間に設けられた液晶層と、を含む。さらに、本実施の形態の半導体装置における素子基板の構造例について、図6乃至図10を用いて説明する。図6乃至図10は、本実施の形態の半導体装置における素子基板の構造例を示す図であり、図6Aは、平面模式図であり、図6Bは、図6Aにおける線分A-Bの断面模式図であり、図7Aは、平面模式図であり、図7Bは、図7Aにおける線分C-Dの断面模式図であり、図8Aは、平面模式図であり、図8Bは、図8Aにおける線分E-Fの断面模式図であり、図9Aは、平面模式図であり、図9Bは、図9Aにおける線分G-Hの断面模式図であり、図10Aは、平面模式図であり、図10Bは、図10Aにおける線分I-Jの断面模式図である。図4Aに示す半導体装置における素子基板は、図6に示すように、基板500と、導電層501a乃至導電層501fと、絶縁層502と、半導体層503a乃至半導体層503cと、導電層504a乃至導電層504hと、絶縁層505と、半導体層506と、半導体層507と、半導体層508と、絶縁層509と、導電層510aと、を含む。導電層501a乃至導電層501fのそれぞれは、基板500の一平面に設けられる。導電層501aは、光検出リセット信号が入力される信号線としての機能を有する。導電層501bは、光検出回路における電荷蓄積制御トランジスタのゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する導電層をゲート電極又はゲート配線ともいう。導電層501cは、電荷蓄積制御信号が入力される信号線としての機能を有する。導電層501dは、光検出回路における増幅トランジスタのゲートとしての機能を有する。導電層501eは、光検出回路における出力選択トランジスタのゲートとしての機能を有する。導電層501fは、実施の形態3に示す光検出回路における保持容量の第1の容量電極、及び電圧Va又は電圧Vbが入力される配線としての機能を有する。絶縁層502は、導電層501a乃至導電層501fを介して基板500の一平面に設けられる。絶縁層502は、光検出回路における電荷蓄積制御トランジスタのゲート絶縁層、光検出回路における増幅トランジスタのゲート絶縁層、光検出回路における出力選択トランジスタのゲート絶縁層、及び実施の形態3に示す光検出回路における保持容量の誘電体層としての機能を有する。半導体層503aは、絶縁層502を介して導電層501bに重畳する。半導体層503aは、光検出回路における電荷蓄積制御トランジスタのチャネル形成層としての機能を有する。半導体層503bは、絶縁層502を介して導電層501dに重畳する。半導体層503bは、光検出回路における増幅トランジスタのチャネル形成層としての機能を有する。半導体層503cは、絶縁層502を介して導電層501eに重畳する。半導体層503cは、光検出回路における出力選択トランジスタのチャネル形成層としての機能を有する。導電層504aは、絶縁層502を貫通する開口部において導電層501aに電気的に接続される。導電層504aは、光検出回路における光電変換素子の第1の電流端子としての機能を有する。導電層504bは、半導体層503aに電気的に接続される。導電層504bは、光検出回路における電荷蓄積制御トランジスタのソース及びドレインの一方としての機能を有する。なお、トランジスタのソースとしての機能を有する導電層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する導電層をドレイン電極又はドレイン配線ともいう。導電層504cは、絶縁層502を貫通する開口部において導電層501b及び導電層501cに電気的に接続される。導電層504cは、電荷蓄積制御信号が入力される信号線としての機能を有する。導電層504dは、半導体層503aに電気的に接続され、且つ絶縁層502を貫通する開口部において導電層501dに電気的に接続される。また、導電層504dにおける対向する一対の側面の一方は、絶縁層502を介して導電層501bに重畳し、導電層504dにおける対向する一対の側面の他方は、絶縁層502を介して導電層501fに重畳する。導電層501f、絶縁層502、及び導電層504dにより、実施の形態3に示す光検出回路における保持容量が構成される。導電層504dは、光検出回路における電荷蓄積制御トランジスタのソース及びドレインの他方、並びに実施の形態3に示す光検出回路における保持容量の第2の容量電極としての機能を有する。導電層504eは、半導体層503b及び半導体層503cに電気的に接続される。導電層504eは、光検出回路における出力選択トランジスタのソース及びドレインの一方、並びに光検出回路における増幅トランジスタのソース及びドレインの一方としての機能を有する。導電層504fは、半導体層503cに電気的に接続される。導電層504fは、光検出回路における出力選択トランジスタのソース及びドレインの他方としての機能を有する。導電層504gは、半導体層503bに電気的に接続され、絶縁層502を貫通する開口部において導電層501fに電気的に接続される。導電層504gは、光検出回路における増幅トランジスタのソース及びドレインの他方としての機能を有する。導電層504hは、絶縁層502を貫通する開口部において導電層501fに電気的に接続される。導電層504hは、電圧Va又は電圧Vbが入力される配線としての機能を有する。絶縁層505は、導電層504a乃至導電層504hを介して半導体層503a乃至半導体層503cに接する。半導体層506は、絶縁層505を貫通して設けられた開口部において導電層504aに電気的に接続される。半導体層507は、半導体層506に接する。半導体層508は、半導体層507に接する。絶縁層509は、絶縁層505、半導体層506、半導体層507、及び半導体層508に重畳する。絶縁層509は、平坦化絶縁層としての機能を有する。導電層510aは、絶縁層505及び絶縁層509を貫通する開口部において導電層504bに電気的に接続され、絶縁層505及び絶縁層509を貫通する開口部において半導体層508に電気的に接続される。また、図6に示す素子基板の変形例について、図7乃至図9を用いて説明する。図7A及び図7Bに示す素子基板は、図6A及び図6Bに示す導電層504dにおける対向する一対の側面の他方が、絶縁層502を介して導電層501fではなく導電層501aに重畳する構造である。図7A及び図7Bに示す素子基板では、導電層501a、絶縁層502、及び導電層504dにより、実施の形態3に示す光検出回路における保持容量が構成される。なお、その他の構造は、図6A及び図6Bに示す素子基板の構成と同じであるため、その他の説明については、図6A及び図6Bに示す素子基板の説明を適宜援用する。また、図8A及び図8Bに示す素子基板は、図6A及び図6Bに示す半導体層503aの代わりに半導体層503a1及び半導体層503a2が設けられた構造である。このとき、半導体層503a1及び半導体層503a2は、絶縁層502を介して導電層501bに重畳し、導電層501bは、半導体層503aの代わりに半導体層503a1及び半導体層503a2に電気的に接続され、導電層504dは、半導体層503aの代わりに半導体層503a1及び半導体層503a2に電気的に接続される。導電層504dにおける対向する一対の側面は、絶縁層502を介して導電層501bに重畳する。上記構造にすることにより、上記実施の形態1に示す光検出回路を構成することができる。なお、その他の構造は、図6A及び図6Bに示す素子基板の構成と同じであるため、その他の説明については、図6A及び図6Bに示す素子基板の説明を適宜援用する。また、図9A及び図9Bに示す素子基板は、図6A及び図6Bに示す構成に加え、導電層501g乃至導電層501i、半導体層503d、及び導電層504i乃至導電層504kを含む構造である。導電層501g乃至導電層501iは、導電層501a乃至導電層501fと同様に基板500の一平面に設けられる。導電層501gは、実施の形態2に示す光検出回路における光検出リセットトランジスタのゲートとしての機能を有する。導電層501hは、実施の形態2に示す光検出回路における光検出リセット信号が入力される信号線としての機能を有する。導電層501iは、電圧Vaを供給する配線としての機能を有する。また、絶縁層502は、導電層501g乃至導電層501iの上にも設けられる。このとき、絶縁層502は、上記実施の形態2に示す光検出回路における光検出リセットトランジスタのゲート絶縁層としての機能を有する。半導体層503dは、絶縁層502を介して導電層501gに重畳する。半導体層503dは、上記実施の形態2に示す光検出回路における光検出リセットトランジスタのチャネル形成層としての機能を有する。導電層504iは、絶縁層502を貫通して設けられた開口部を介して導電層501g及び導電層501hに電気的に接続される。導電層504iは、光検出リセット信号が供給される信号線としての機能を有する。導電層504jは、半導体層503dに電気的に接続され、絶縁層502を貫通して設けられた開口部を介して導電層501iに電気的に接続される。導電層504jは、実施の形態2に示す光検出回路における光検出リセットトランジスタのソース及びドレインの一方としての機能を有する。導電層504kは、絶縁層502を貫通して設けられた開口部を介して導電層501iに電気的に接続される。導電層504kは、電圧Vaが供給される配線としての機能を有する。また、図9A及び図9Bにおいて、導電層504dは、半導体層503aに加えて半導体層503dに電気的に接続される。このとき、導電層504dは、光検出回路における電荷蓄積制御トランジスタのソース及びドレインの他方、並びに上記実施の形態2に示す光検出回路における光検出リセットトランジスタのソース及びドレインの他方としての機能を有する。また、導電層504dにおける対向する一対の側面の一方は、絶縁層502を介して導電層501bに重畳し、該一対の側面の他方は、絶縁層502を介して導電層501gに重畳する。上記構造にすることにより、上記実施の形態2に示す光検出回路を構成することができる。なお、その他の構造は図6A及び図6Bに示す素子基板の構成と同じであるため、その他の説明については、図6A及び図6Bに示す素子基板の説明を適宜援用する。また、図4Bに示す半導体装置における素子基板は、図6乃至図9のいずれか一つの構成に加え、図10A及び図10Bに示すように、導電層501jと、導電層501kと、半導体層503eと、導電層504l乃至導電層504nと、導電層510bと、を含む。導電層501j及び導電層501kは、導電層501a乃至導電層501iと同様に基板500の一平面に設けられる。導電層501jは、表示回路における表示選択トランジスタのゲートとしての機能を有する。導電層501kは、表示回路における保持容量の第1の容量電極としての機能を有する。なお、絶縁層502は、導電層501j及び導電層501kの上にも設けられる。半導体層503eは、絶縁層502を介して導電層501jに重畳する。半導体層503eは、表示回路における表示選択トランジスタのチャネル形成層としての機能を有する。導電層504lは、半導体層503eに電気的に接続される。導電層504lは、表示回路における表示選択トランジスタのソース及びドレインの一方としての機能を有する。導電層504mは、半導体層503eに電気的に接続され、絶縁層502を貫通する開口部において導電層501kに電気的に接続される。導電層504mは、表示回路における表示選択トランジスタのソース及びドレインの他方としての機能を有する。導電層504nは、絶縁層502を介して導電層501kに重畳する。導電層504nは、表示回路における保持容量の第2の容量電極としての機能を有する。なお、図10A及び図10Bに示す半導体装置において、絶縁層505は、半導体層503eにも接して設けられる。導電層510bは、絶縁層505及び絶縁層509を貫通する開口部において導電層504mに電気的に接続される。また、導電層510bを、導電層501jに重畳させることにより、光漏れを防止することができる。導電層510bは、表示回路における表示素子の画素電極としての機能を有する。なお、画素電極としての機能を有する層を画素電極ともいう。さらに、図4Bに示す半導体装置の構造例について、図11を用いて説明する。図11は、本実施の形態における半導体装置の構造例を示す断面模式図である。図4Bに示す半導体装置は、図6乃至図9のいずれか一つに示す構造及び図10に示す構造を含む素子基板に加え、図11に示すように、基板512と、絶縁層516と、導電層517と、液晶層518と、を含む。絶縁層516は、基板512の一平面に設けられる。導電層517は、基板512の一平面に設けられる。導電層517は、表示回路における共通電極としての機能を有する。なお、光検出回路において、必ずしも導電層517が設けられなくてもよい。液晶層518は、導電層510b及び導電層517の間に設けられる。なお、導電層510b、液晶層518、及び導電層517は、表示回路における表示素子としての機能を有する。また、基板512の一平面に着色層を設けてもよい。さらに、図6乃至図11に示す半導体装置の各構成要素について説明する。基板500及び基板512としては、例えば透光性を有する基板を用いることができ、透光性を有する基板としては、例えばガラス基板又はプラスチック基板を用いることができる。導電層501a乃至導電層501kとしては、例えば図1に示す導電層121に適用可能な材料の層を用いることができる。また、導電層501a乃至導電層501kに適用可能な材料の層の積層により導電層501a乃至導電層501kを構成することもできる。絶縁層502としては、例えば図1に示す絶縁層122に適用可能な材料の層を用いることができる。また、絶縁層502に適用可能な材料の層の積層により絶縁層502を構成することもできる。半導体層503a乃至半導体層503eとしては、例えば図1に示す半導体層123a及び半導体層123bに適用可能な材料の層を用いることができる。なお、加熱処理を行い、半導体層503a乃至半導体層503eを形成する場合、加熱処理を行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばGRTAGasRapidThermalAnneal装置又はLRTALampRapidThermalAnneal装置などのRTARapidThermalAnneal装置を用いることができる。LRTA装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。また、GRTA装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体例えば窒素を用いることができる。また、半導体層503a乃至半導体層503eを形成する場合、素子基板を減圧状態にし、素子基板を100°C以上600°C以下、好ましくは200°C以上400°C以下に加熱してもよい。素子基板を加熱することにより、酸化物半導体膜の不純物濃度を低減することができ、また、スパッタリング法による酸化物半導体膜の損傷を軽減することができる。また、酸化物半導体層により、半導体層503a乃至半導体層503eを形成する場合、酸化物半導体層のキャリア濃度を1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満にすることができ、温度変化による特性変化を抑制することができる。また、上記酸化物半導体層を用いてトランジスタのチャネル形成層を構成することにより、トランジスタにおけるチャネル幅1μmあたりのオフ電流を10aA1×10-17A以下にすること、さらには、チャネル幅1μmあたりのオフ電流を1aA1×10-18A以下、さらにはチャネル幅1μmあたりのオフ電流を10zA1×10-20A以下、さらにはチャネル幅1μmあたりのオフ電流を1zA1×10-21A以下、さらにはチャネル幅1μmあたりのオフ電流を100yA1×10-22A以下にすることができる。トランジスタのオフ電流は、低ければ低いほどよいが、本実施の形態のトランジスタのチャネル幅1μmあたりのオフ電流の下限値は、約10-30A/μmであると見積もられる。導電層504a乃至導電層504nとしては、導電層501a乃至導電層501kに適用可能な材料の層を用いることができる。また、導電層504a乃至導電層504nに適用可能な材料の層を積層して導電層504a乃至導電層504nを構成してもよい。絶縁層505としては、絶縁層502に適用可能な材料の層を用いることができる。また、絶縁層505に適用可能な層を積層して絶縁層505を構成してもよい。半導体層506は、一導電型P型及びN型の一方の半導体層である。半導体層506としては、例えばシリコンを含有する半導体層を用いることができる。半導体層507は、半導体層506より抵抗の高い半導体層である。半導体層507としては、例えばシリコンを含有する半導体層を用いることができる。半導体層508は、半導体層506とは異なる導電型P型及びN型の他方の半導体層である。半導体層508としては、例えばシリコンを含有する半導体層を用いることができる。絶縁層509及び絶縁層516としては、例えばポリイミド、アクリル、ベンゾシクロブテン、などの有機材料の層を用いることができる。また絶縁層509としては、低誘電率材料low-k材料ともいうの層を用いることもできる。導電層510a、導電層510b、及び導電層517としては、例えば透光性を有する導電材料の層を用いることができ、透光性を有する導電材料としては、例えばインジウム錫酸化物、酸化インジウムに酸化亜鉛を混合した金属酸化物、酸化インジウムに酸化珪素SiO2を混合した導電材料、有機インジウム、有機スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、又は酸化チタンを含むインジウム錫酸化物などを用いることができる。また、導電層510a、導電層510b、及び導電層517は、導電性高分子導電性ポリマーともいうを含む導電性組成物を用いて形成することもできる。導電性組成物を用いて形成した導電層は、シート抵抗が10000Ω/□以下、波長550nmにおける透光率が70以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率は、0.1Ωcm以下であることが好ましい。導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。π電子共役系導電性高分子としては、例えばポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、又は、アニリン、ピロール及びチオフェンの2種以上の共重合体若しくはその誘導体などが挙げられる。遮光層513としては、例えば金属材料の層を用いることができる。液晶層518としては、例えばTN液晶、OCB液晶、STN液晶、VA液晶、ECB型液晶、GH液晶、高分子分散型液晶、又はディスコチック液晶などを含む層を用いることができる。なお、液晶層518として、導電層510b及び導電層517に印加される電圧が0Vのときに光を透過する液晶を用いることが好ましい。図6乃至図11を用いて説明したように、本実施の形態における半導体装置の構造例は、基板上に光検出回路を備える構造である。さらに、本実施の形態における半導体装置の構造例は、光検出回路と同一基板上に表示回路を備える構造である。上記構造にすることにより、例えば入出力装置では、表示回路及び光検出回路を同一基板上に設けることができるため、製造コストを低減することができる。また、本実施の形態における半導体装置の構造例は、光検出回路において、電荷蓄積制御トランジスタのソース及びドレインの他方としての機能を有する第1の導電層と、絶縁層と、絶縁層を介して第1の導電層に重畳する他の導電層例えば電圧が供給される配線又は信号線としての機能を有する導電層により保持容量が構成される構造である。上記構造にすることにより、別途導電層を設けることなく、上記実施の形態2の光検出回路における保持容量を形成することができるため、光検出回路の面積の増大を抑制することができる。実施の形態5本実施の形態では、上記実施の形態に示す光検出回路に用いることができるトランジスタの電界効果移動度について説明する。酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁層との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥が無いと仮定した場合の電界効果移動度を理論的に導き出せる。半導体本来の移動度をμ0、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁粒界などが存在すると仮定すると、以下のように表現できる。ここで、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、以下のように表される。ここで、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Idは、以下のようになる。ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vdはドレイン電圧である。上式の両辺をVgで割り、更に両辺の対数を取ると、以下のようになる。数5の右辺はVgの関数である。この式からわかるように、縦軸をlnId/Vg、横軸を1/Vgとする直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。酸化物半導体としては、インジウムIn、スズSn、亜鉛Znの比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。このようにして求めた欠陥密度などをもとに数2及び数3よりμ0=120cm2/Vsが導出される。欠陥のあるIn-Sn-Zn酸化物で測定される移動度は40cm2/Vs程度である。しかし、半導体内部及び半導体と絶縁層との界面の欠陥が無い酸化物半導体の移動度μ0は120cm2/Vsとなると予想できる。ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、チャネルとゲート絶縁層との界面からxだけ離れた場所における移動度μ1は、以下のように表される。ここで、Dはゲート方向の電界、B、lは定数である。B及びlは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm/s、l=10nm界面散乱が及ぶ深さである。Dが増加するすなわち、ゲート電圧が高くなると数6の第2項が増加するため、移動度μ1は低下することがわかる。半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ2を計算した結果を図16に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5電子ボルト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁層の厚さは100nm、比誘電率は4.1とした。チャネル長及びチャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。図16で示されるように、ゲート電圧1V強で移動度100cm2/Vs以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすることAtomicLayerFlatnessが望ましい。このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図17乃至図19に示す。なお、計算に用いたトランジスタの断面構造を図20に示す。図20に示すトランジスタは酸化物半導体層にnの導電型を呈する半導体領域1103a及び半導体領域1103cを有する。半導体領域1103a及び半導体領域1103cの抵抗率は2×10-3Ωcmとする。図20Aに示すトランジスタは、下地絶縁膜1101と、下地絶縁膜1101に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物1102の上に形成される。トランジスタは半導体領域1103a、半導体領域1103cと、それらに挟まれ、チャネル形成領域となる真性の半導体領域1103bと、ゲート1105を有する。ゲート1105の幅を33nmとする。ゲート1105と半導体領域1103bの間には、ゲート絶縁層1104を有し、また、ゲート1105の両側面には側壁絶縁物1106a及び側壁絶縁物1106b、ゲート1105の上部には、ゲート1105と他の配線との短絡を防止するための絶縁物1107を有する。側壁絶縁物の幅は5nmとする。また、半導体領域1103a及び半導体領域1103cに接して、ソース1108a及びドレイン1108bを有する。なお、このトランジスタにおけるチャネル幅を40nmとする。図20Bに示すトランジスタは、下地絶縁膜1101と、酸化アルミニウムよりなる埋め込み絶縁物1102の上に形成され、半導体領域1103a、半導体領域1103cと、それらに挟まれた真性の半導体領域1103bと、幅33nmのゲート1105とゲート絶縁層1104と側壁絶縁物1106a及び側壁絶縁物1106bと絶縁物1107とソース1108a及びドレイン1108bを有する点で図20Aに示すトランジスタと同じである。図20Aに示すトランジスタと図20Bに示すトランジスタの相違点は、側壁絶縁物1106a及び側壁絶縁物1106bの下の半導体領域の導電型である。図20Aに示すトランジスタでは、側壁絶縁物1106a及び側壁絶縁物1106bの下の半導体領域はnの導電型を呈する半導体領域1103a及び半導体領域1103cであるが、図20Bに示すトランジスタでは、真性の半導体領域1103bである。すなわち、半導体領域1103a半導体領域1103cとゲート1105がLoffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Loffをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物1106a側壁絶縁物1106bの幅と同じである。その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用した。図17は、図20Aに示される構造のトランジスタのドレイン電流Id、実線及び移動度μ、点線のゲート電圧Vg、ゲートとソースの電位差依存性を示す。ドレイン電流Idは、ドレイン電圧ドレインとソースの電位差を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図17Aはゲート絶縁層の厚さを15nmとしたものであり、図17Bは10nmとしたものであり、図17Cは5nmとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Idオフ電流が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Idオン電流には目立った変化が無い。ゲート電圧1V前後で、ドレイン電流は10μAを超えることが示された。図18は、図20Bに示される構造のトランジスタで、オフセット長Loffを5nmとしたもののドレイン電流Id実線及び移動度μ点線のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図18Aはゲート絶縁層の厚さを15nmとしたものであり、図18Bは10nmとしたものであり、図18Cは5nmとしたものである。また、図19は、図20Bに示される構造のトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流Id実線及び移動度μ点線のゲート電圧依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図19Aはゲート絶縁層の厚さを15nmとしたものであり、図19Bは10nmとしたものであり、図19Cは5nmとしたものである。いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。なお、移動度μのピークは、図17では80cm2/Vs程度であるが、図18では60cm2/Vs程度、図19では40cm2/Vs程度と、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧1V前後で、ドレイン電流は10μAを超えることが示された。また、In、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で5atomic以上含まれる元素をいう。In、Sn、Znを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリオフ化させることが可能となる。例えば、図21は、In、Sn、Znを主成分とし、チャネル長Lが3μm、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁層を用いたトランジスタの特性である。なお、Vdは10Vとした。図21Aは基板を意図的に加熱せずにスパッタリング法でIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は18.8cm2/Vsecが得られている。一方、基板を意図的に加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図21Bは基板を200°Cに加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は32.2cm2/Vsecが得られている。電界効果移動度は、In、Sn、Znを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図21Cは、In、Sn、Znを主成分とする酸化物半導体膜を200°Cでスパッタリング成膜した後、650°Cで熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm2/Vsecが得られている。基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には100cm2/Vsecを超える電界効果移動度を実現することも可能になると推定される。In、Sn、Znを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。基板を意図的に加熱して成膜すること及び/又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリオフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリオフとなる方向に動き、このような傾向は図21Aと図21Bの対比からも確認することができる。なお、しきい値電圧はIn、Sn及びZnの比率を変えることによっても制御することが可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノーマリオフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。意図的な基板加熱温度若しくは熱処理温度は、150°C以上、好ましくは200°C以上、より好ましくは400°C以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリオフ化を図ることが可能となる。また、意図的に基板を加熱した成膜及び/又は成膜後に熱処理をすることで、ゲートバイアスストレスに対する安定性を高めることができる。例えば、2MV/cm、150°C、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V未満を得ることができる。実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料1と、650°Cの加熱処理を行った試料2のトランジスタに対してBT試験を行った。まず基板温度を25°Cとし、Vdを10Vとし、トランジスタのVg-Id特性の測定を行った。次に、基板温度を150°Cとし、Vdを0.1Vとした。次に、ゲート絶縁層に印加される電界強度が2MV/cmとなるようにVgに20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdを10Vとし、トランジスタのVg-Id測定を行った。これをプラスBT試験と呼ぶ。同様に、まず基板温度を25°Cとし、Vdを10Vとし、トランジスタのVg-Id特性の測定を行った。次に、基板温度を150°Cとし、Vdを0.1Vとした。次に、ゲート絶縁層に印加される電界強度が-2MV/cmとなるようにVgに-20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdを10Vとし、トランジスタのVg-Id測定を行った。これをマイナスBT試験と呼ぶ。試料1のプラスBT試験の結果を図22Aに、マイナスBT試験の結果を図22Bに示す。また、試料2のプラスBT試験の結果を図23Aに、マイナスBT試験の結果を図23Bに示す。試料1のプラスBT試験及びマイナスBT試験によるしきい値電圧の変動は、それぞれ1.80V及び-0.42Vであった。また、試料2のプラスBT試験及びマイナスBT試験によるしきい値電圧の変動は、それぞれ0.79V及び0.76Vであった。試料1及び試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、又は減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度を1×1016/cm3以上2×1020/cm3以下とすれば、結晶に歪みなどを与えることなく酸化物半導体中に含ませることができる。また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、X線回折XRD:X-RayDiffractionでハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば650°Cの熱処理を行うことで、X線回折により明確な回折ピークを観測することができる。実際に、In-Sn-Zn-O膜のXRD分析を行った。XRD分析には、BrukerAXS社製X線回折装置D8ADVANCEを用い、Out-of-Plane法で測定した。XRD分析を行った試料として、試料A及び試料Bを用意した。以下に試料A及び試料Bの作製方法を説明する。脱水素化処理済みの石英基板上にIn-Sn-Zn-O膜を100nmの厚さで成膜した。In-Sn-Zn-O膜は、スパッタリング装置を用い、酸素雰囲気で電力を100WDCとして成膜した。ターゲットは、In:Sn:Zn=1:1:1[原子数比]のIn-Sn-Zn-Oターゲットを用いた。なお、成膜時の基板加熱温度は200°Cとした。このようにして作製した試料を試料Aとした。次に、試料Aと同様の方法で作製した試料に対し加熱処理を650°Cの温度で行った。加熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。図26に試料A及び試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピークが観測されなかったが、試料Bでは、2θが35deg近傍及び37deg~38degに結晶由来のピークが観測された。このように、In、Sn、Znを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリオフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅1μmあたりの電流値を示す。具体的には、図27に示すように、基板温度が125°Cの場合には1aA/μm1×10-18A/μm以下、85°Cの場合には100zA/μm1×10-19A/μm以下、室温27°Cの場合には1zA/μm1×10-21A/μm以下にすることができる。好ましくは、125°Cにおいて0.1aA/μm1×10-19A/μm以下に、85°Cにおいて10zA/μm1×10-20A/μm以下に、室温において0.1zA/μm1×10-22A/μm以下にすることができる。また、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点-70°C以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。また、酸化物半導体膜成膜後に650°Cの加熱処理を行った試料のトランジスタにおいて、基板温度と電気的特性の関係について評価した。測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lovが0μm、dWが0μmである。なお、Vdは10Vとした。なお、基板温度は-40°C、-25°C、25°C、75°C、125°C及び150°Cで行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜に対する一対の電極のはみ出しをdWと呼ぶ。図24に、Id実線及び電界効果移動度点線のVg依存性を示す。また、図25Aに基板温度としきい値電圧の関係を、図25Bに基板温度と電界効果移動度の関係を示す。図25Aより、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は-40°C~150°Cで1.09V~-0.23Vであった。また、図25Bより、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は-40°C~150°Cで36cm2/Vs~32cm2/Vsであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。上記のようなIn、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30cm2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Si半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。実施の形態6本実施の形態では、In-Sn-Zn-O膜を酸化物半導体膜に用いたトランジスタの一例について、図28、29を用いて説明する。図28は、コプラナー型であるトップゲートトップコンタクト構造のトランジスタの上面図及び断面図である。図28Aにトランジスタの上面図を示す。また、図28Bに図28Aの一点鎖線A-Bに対応する断面A-Bを示す。図28Bに示すトランジスタは、基板2100と、基板2100上に設けられた下地絶縁膜2102と、下地絶縁膜2102の周辺に設けられた保護絶縁膜2104と、下地絶縁膜2102及び保護絶縁膜2104上に設けられた高抵抗領域2106a及び低抵抗領域2106bを有する酸化物半導体膜2106と、酸化物半導体膜2106上に設けられたゲート絶縁層2108と、ゲート絶縁層2108を介して酸化物半導体膜2106と重畳して設けられたゲート電極2110と、ゲート電極2110の側面と接して設けられた側壁絶縁膜2112と、少なくとも低抵抗領域2106bと接して設けられた一対の電極2114と、少なくとも酸化物半導体膜2106、ゲート電極2110及び一対の電極2114を覆って設けられた層間絶縁膜2116と、層間絶縁膜2116に設けられた開口部を介して少なくとも一対の電極2114の一方と接続して設けられた配線2118と、を有する。なお、図示しないが、層間絶縁膜2116及び配線2118を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜2116の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。また、上記とは異なるIn-Sn-Zn-O膜を酸化物半導体膜に用いたトランジスタの他の一例について以下に示す。図29は、本実施の形態で作製したトランジスタの構造を示す上面図及び断面図である。図29Aはトランジスタの上面図である。また、図29Bは図29Aの一点鎖線A-Bに対応する断面図である。図29Bに示すトランジスタは、基板3600と、基板3600上に設けられた下地絶縁膜3602と、下地絶縁膜3602上に設けられた酸化物半導体膜3606と、酸化物半導体膜3606と接する一対の電極3614と、酸化物半導体膜3606及び一対の電極3614上に設けられたゲート絶縁層3608と、ゲート絶縁層3608を介して酸化物半導体膜3606と重畳して設けられたゲート電極3610と、ゲート絶縁層3608及びゲート電極3610を覆って設けられた層間絶縁膜3616と、層間絶縁膜3616に設けられた開口部を介して一対の電極3614と接続する配線3618と、層間絶縁膜3616及び配線3618を覆って設けられた保護膜3620と、を有する。基板3600としてはガラス基板を、下地絶縁膜3602としては酸化シリコン膜を、酸化物半導体膜3606としてはIn-Sn-Zn-O膜を、一対の電極3614としてはタングステン膜を、ゲート絶縁層3608としては酸化シリコン膜を、ゲート電極3610としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜3616としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線3618としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜3620としてはポリイミド膜を、それぞれ用いた。なお、図29Aに示す構造のトランジスタにおいて、ゲート電極3610と一対の電極3614との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜3606に対する一対の電極3614のはみ出しをdWと呼ぶ。実施の形態7本実施の形態では、上記実施の形態における半導体装置の一つである入出力装置を備えた電子機器の例について説明する。本実施の形態の電子機器の構成例について、図12A乃至図12Dを用いて説明する。図12A乃至図12Dは、本実施の形態の電子機器の構成例を説明するための模式図である。図12Aに示す電子機器は、携帯型情報端末の例である。図12Aに示す情報端末は、筐体1001aと、筐体1001aに設けられた入出力部1002aと、を具備する。なお、筐体1001aの側面1003aに外部機器に接続させるための接続端子、及び図12Aに示す携帯型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。図12Aに示す携帯型情報端末は、筐体1001aの中に、CPUと、メインメモリと、外部機器とCPU及びメインメモリとの信号の送受信を行うインターフェースと、外部機器との信号の送受信を行うアンテナと、を備える。なお、筐体1001aの中に、特定の機能を有する集積回路を一つ又は複数設けてもよい。図12Aに示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。図12Bに示す電子機器は、折り畳み式の携帯型情報端末の例である。図12Bに示す携帯型情報端末は、筐体1001bと、筐体1001bに設けられた入出力部1002bと、筐体1004と、筐体1004に設けられた入出力部1005と、筐体1001b及び筐体1004を接続する軸部1006と、を具備する。また、図12Bに示す携帯型情報端末では、軸部1006により筐体1001b又は筐体1004を動かすことにより、筐体1001bを筐体1004に重畳させることができる。なお、筐体1001bの側面1003b又は筐体1004の側面1007に外部機器に接続させるための接続端子、及び図12Bに示す携帯型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。また、入出力部1002b及び入出力部1005に、互いに異なる画像又は一続きの画像を表示させてもよい。なお、入出力部1005を必ずしも設ける必要はなく、入出力部1005の代わりに、入力装置であるキーボードを設けてもよい。図12Bに示す携帯型情報端末は、筐体1001b又は筐体1004の中に、CPUと、メインメモリと、外部機器とCPU及びメインメモリとの信号の送受信を行うインターフェースと、を備える。また、筐体1001b又は筐体1004の中に、特定の機能を有する集積回路を1つ又は複数設けてもよい。また、図12Bに示す携帯型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。図12Bに示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。図12Cに示す電子機器は、設置型情報端末の例である。図12Cに示す設置型情報端末は、筐体1001cと、筐体1001cに設けられた入出力部1002cと、を具備する。なお、入出力部1002cを、筐体1001cにおける甲板部1008に設けることもできる。また、図12Cに示す設置型情報端末は、筐体1001cの中に、CPUと、メインメモリと、外部機器とCPU及びメインメモリとの信号の送受信を行うインターフェースと、を備える。なお、筐体1001cの中に、特定の機能を有する集積回路を一つ又は複数設けてもよい。また、図12Cに示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。さらに、図12Cに示す設置型情報端末における筐体1001cの側面1003cに券などを出力する券出力部、硬貨投入部、及び紙幣挿入部の一つ又は複数を設けてもよい。図12Cに示す設置型情報端末は、例えば現金自動預け払い機、券などの注文をするための情報通信端末マルチメディアステーションともいう、又は遊技機としての機能を有する。図12Dは、設置型情報端末の例である。図12Dに示す設置型情報端末は、筐体1001dと、筐体1001dに設けられた入出力部1002dと、を具備する。なお、筐体1001dを支持する支持台を設けてもよい。なお、筐体1001dの側面1003dに外部機器に接続させるための接続端子、及び図12Dに示す設置型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。また、図12Dに示す設置型情報端末は、筐体1001dの中に、CPUと、メインメモリと、外部機器とCPU及びメインメモリとの信号の送受信を行うインターフェースと、を備えてもよい。また、筐体1001dの中に、特定の機能を有する集積回路を一つ又は複数設けてもよい。また、図12Dに示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。図12Dに示す設置型情報端末は、例えばデジタルフォトフレーム、入出力モニタ、又はテレビジョン装置としての機能を有する。上記実施の形態4の半導体装置の一つである入出力装置は、例えば電子機器の入出力部として用いられ、例えば図12A乃至図12Dに示す入出力部1002a乃至入出力部1002dとして用いられる。また、図12Bに示す入出力部1005として上記実施の形態4の半導体装置の一つである入出力装置を用いてもよい。図12を用いて説明したように、本実施の形態の電子機器の一例は、上記実施の形態4の半導体装置の一つである入出力装置が用いられた入出力部を具備する構成である。上記構成にすることにより、例えば指又はペンを用いて電子機器の操作又は電子機器への情報の入力を行うことができる。また、本実施の形態の電子機器の一例では、筐体に、入射する照度に応じて電源電圧を生成する光電変換部、及び入出力装置を操作する操作部のいずれか一つ又は複数を設けてもよい。例えば光電変換部を設けることにより、外部電源が不要となるため、外部電源が無い場所であっても、該電子機器を長時間使用することができる。"