"支持基板上に半導体層が接合された構成を具備する半導体素子の製造方法であって、成長基板上にリフトオフ層を介して、前記半導体層からなる素子領域を形成する素子領域形成工程と、前記成長基板上に、柱状物を形成する柱状物形成工程と、支持基板に、前記半導体層及び前記柱状物の上部を接合する接合工程と、前記リフトオフ層を除去することにより前記半導体層の下面と前記成長基板とを分離し、かつ前記柱状物と前記成長基板とを分離しないリフトオフ工程と、前記柱状物と前記支持基板とを分離する工程と、を具備することを特徴とする半導体素子の製造方法。前記柱状物形成工程は、前記柱状物の一部に犠牲層を形成する犠牲層形成工程を備え、前記柱状物と前記支持基板とを分離する工程では、前記犠牲層を除去することを特徴とする請求項1記載の半導体素子の製造方法。前記柱状物は、前記半導体層と同じ材料から構成された核部を具備することを特徴とする請求項1または2記載の半導体素子の製造方法。前記素子領域形成工程において、前記半導体層を構成する材料を前記リフトオフ層を介して前記成長基板上に形成した後に、エッチングを施すことにより、前記素子領域と前記核部を形成し、前記柱状物形成工程において、前記リフトオフ工程において除去されない保護層を前記核部側面に形成することを特徴とする請求項3記載の半導体素子の製造方法。前記成長基板上に前記リフトオフ層を形成する工程において、前記柱状物を形成すべき領域における前記リフトオフ層を除去する工程を有し、前記半導体層を構成する材料を前記リフトオフ層を介して前記成長基板上に形成すると共に部分的にリフトオフ層を介さずに形成した後に、エッチングを施し、前記素子領域とリフトオフ工程においてリフトオフされない前記核部とを同時に形成することを特徴とする請求項3記載の半導体素子の製造方法。前記成長基板上に前記リフトオフ層を形成する工程において、前記素子領域と、前記柱状物を形成すべき領域の内部となる領域において前記リフトオフ層を選択的に形成する工程を有し、前記半導体層を構成する材料を前記リフトオフ層を介して前記成長基板上に形成すると共に部分的にリフトオフ層を介さずに形成した後に、エッチングを施し、前記素子領域とリフトオフ工程においてリフトオフされない前記核部とを同時に形成することを特徴とする請求項3記載の半導体素子の製造方法。支持基板上に半導体層が接合された構成を具備する半導体素子の製造方法であって、成長基板上にリフトオフ層を介して、前記半導体層からなる素子領域を形成する素子領域形成工程と、前記支持基板上に、柱状物を形成する柱状物形成工程と、前記支持基板に前記半導体層を接合し、前記成長基板に前記柱状物を接合する接合工程と、前記リフトオフ層を除去することにより前記半導体層の下面と前記成長基板とを分離し、かつ前記柱状物と前記成長基板とを分離しないリフトオフ工程と、前記柱状物と前記支持基板とを分離する工程と、を具備することを特徴とする半導体素子の製造方法。前記柱状物形成工程は、前記支持基板上に犠牲層を形成する犠牲層形成工程を備え、前記柱状物と前記支持基板とを分離する工程では、前記犠牲層を除去することを特徴とする請求項7記載の半導体素子の製造方法。前記半導体層は、前記成長基板側にn型層、当該n型層上に形成されたp型層を具備することを特徴とする請求項1~8のいずれか1項に記載の半導体素子の製造方法。前記接合工程前において、前記素子領域における前記半導体層の表面、及び前記支持基板の表面に、それぞれ導電性材料を形成することを特徴とする請求項1~9のいずれか1項に記載の半導体素子の製造方法。前記n型層に接合するn型電極を形成し、前記p型層に接合するp型電極を形成し、前記n型電極と前記p型電極との間に10ボルトの逆方向電圧を印加したときのリーク電流が10μA以下であることを特徴とする請求項9記載の半導体素子の製造方法。請求項1~請求項11のいずれか1項に記載の半導体素子の製造方法によって製造されたことを特徴とする半導体素子。しかしながら、リフトオフ技術によれば、サファイアを成長基板から化合物半導体層を剥離するときにリフトオフ層をエッチング液等により、周辺からエッチングしていく必要があるため、徐々にリフトオフ層と化合物半導体層が剥離していくため、成長時に成長基板と化合物半導体層の熱膨張係数の違いにより生じている内部応力により、化合物半導体層に割れが生じてしまう可能性があるという問題点がある。本発明の目的は、上記の課題に鑑み、リフトオフ時に化合物半導体層の内部応力による化合物半導体層の割れが生じない半導体素子と半導体素子の製造方法を提供することにある。本発明に係る半導体素子と半導体素子の製造方法は、上記の目的を達成するため、次のように構成される。第1の半導体素子の製造方法は、支持基板上に半導体層が接合された構成を具備する半導体素子の製造方法であって、成長基板上にリフトオフ層を介して、半導体層からなる素子領域を形成する素子領域形成工程と、成長基板上に、柱状物を形成する柱状物形成工程と、支持基板に、半導体層及び柱状物の上部を接合する接合工程と、リフトオフ層を除去することにより半導体層の下面と成長基板とを分離し、かつ柱状物と成長基板とを分離しないリフトオフ工程と、柱状物と支持基板とを分離する工程と、を具備することを特徴とする。第2の半導体素子の製造方法は、上記の方法において、好ましくは、柱状物形成工程は、柱状物の一部に犠牲層を形成する犠牲層形成工程を備え、柱状物と支持基板とを分離する工程では、犠牲層を除去することを特徴とする。第3の半導体素子の製造方法は、上記の方法において、好ましくは、柱状物は、半導体層と同じ材料から構成された核部を具備することを特徴とする。第4の半導体素子の製造方法は、上記の方法において、好ましくは、素子領域形成工程において、半導体層を構成する材料をリフトオフ層を介して成長基板上に形成した後に、エッチングを施すことにより、素子領域と核部を形成し、柱状物形成工程において、リフトオフ工程において除去されない保護層を核部側面に形成することを特徴とする。第5の半導体素子の製造方法は、上記の方法において、好ましくは、成長基板上にリフトオフ層を形成する工程において、柱状物を形成すべき領域におけるリフトオフ層を除去する工程を有し、半導体層を構成する材料をリフトオフ層を介して成長基板上に形成すると共に部分的にリフトオフ層を介さずに形成した後に、エッチングを施し、素子領域とリフトオフ工程においてリフトオフされない核部とを同時に形成することを特徴とする。第6の半導体素子の製造方法は、上記の方法において、好ましくは、成長基板上にリフトオフ層を形成する工程において、素子領域と、柱状物を形成すべき領域の内部となる領域においてリフトオフ層を選択的に形成する工程を有し、半導体層を構成する材料をリフトオフ層を介して成長基板上に形成すると共に部分的にリフトオフ層を介さずに形成した後に、エッチングを施し、素子領域とリフトオフ工程においてリフトオフされない核部とを同時に形成することを特徴とする。第7の半導体素子の製造方法は、支持基板上に半導体層が接合された構成を具備する半導体素子の製造方法であって、成長基板上にリフトオフ層を介して、半導体層からなる素子領域を形成する素子領域形成工程と、支持基板上に、柱状物を形成する柱状物形成工程と、支持基板に半導体層を接合し、成長基板に柱状物を接合する接合工程と、リフトオフ層を除去することにより半導体層の下面と成長基板とを分離し、かつ柱状物と成長基板とを分離しないリフトオフ工程と、柱状物と支持基板とを分離する工程と、を具備することを特徴とする。第8の半導体素子の製造方法は、上記の方法において、好ましくは、柱状物形成工程は、支持基板上に犠牲層を形成する犠牲層形成工程を備え、柱状物と支持基板とを分離する工程では、犠牲層を除去することを特徴とする。第9の半導体素子の製造方法は、上記の方法において、好ましくは、半導体層は、成長基板側にn型層、当該n型層上に形成されたp型層を具備することを特徴とする。第10の半導体素子の製造方法は、上記の方法において、好ましくは接合工程前において、素子領域における半導体層の表面、及び支持基板の表面に、それぞれ導電性材料を形成することを特徴とする。第11の半導体素子の製造方法は、上記の方法において、好ましくはn型層に接合するn型電極を形成し、p型層に接合するp型電極を形成し、n型電極とp型電極との間に10ボルトの逆方向電圧を印加したときのリーク電流が10μA以下であることを特徴とする。第1の半導体素子は、上記第1~第10の半導体素子の製造方法によって製造されたことを特徴とする。本発明によれば、リフトオフ時に化合物半導体層の内部応力による化合物半導体層の割れが生じない半導体素子と半導体素子の製造方法を提供することができる。以下に、本発明の好適な実施形態実施例を添付図面に基づいて説明する。以下、本発明の第1実施形態に係る半導体素子の製造方法について説明する。この半導体素子において用いられるn型、p型の半導体層は、成長基板上にエピタキシャル成長することによって得られる。ただし、実際に製造される半導体素子においては、この成長基板は除去され、成長基板があった側と反対側に成長基板とは異なる支持基板が接続される。図1は、本発明の第1実施形態に係る半導体素子の製造方法により半導体素子を製造する工程を示すフローチャートである。図2は、本発明の第1実施形態に係る半導体素子の製造方法の各工程での基板の断面図である。ここでは、この半導体素子として、窒化物半導体を材料とする発光ダイオードLEDを製造する場合につき説明する。窒化物半導体は、例えば、AlxInyGazN0≦x≦1、0≦y≦1、0≦z≦1、xyz=1の式で表される半導体である。このLEDは、窒化物半導体のn型層とp型層の積層体における発光を用いている。また、図2においてはLEDの1素子分だけの構成が示されているが、実際には、単一の支持基板上に複数のLEDを形成することができ、基板上に複数の素子を形成後にこれらを個々の素子に分離、あるいは、これらを直列あるいは並列に接続して使用することができる。第1実施形態に係る半導体素子の製造方法は、化合物半導体層形成工程ステップS11と、素子領域形成工程ステップS12と、柱状物形成工程ステップS13と、犠牲層形成工程ステップS14と、p側電極形成工程ステップS15と、接合層形成工程ステップS16と、支持基板接合前工程ステップS17と、接合工程ステップS18と、剥離工程ステップS19と、n側電極形成工程ステップS20と、ワイヤボンディング工程ステップS21と、を有し、剥離工程ステップS19は、リフトオフ工程ステップS191と犠牲層エッチング工程ステップS192からなり、剥離工程ステップS19のリフトオフ工程ステップS191においては、柱状物の接合が維持される。すなわち、リフトオフ工程ステップS191においては、リフトオフ層を除去することにより半導体層の下面と成長基板とを分離し、かつ柱状物と成長基板とを分離しない。化合物半導体層形成工程ステップS11では、成長基板上に、リフトオフ層金属バッファ層と、リフトオフ層上の化合物半導体層を形成する。まず、図2aに示されるように、成長基板11上に、金属バッファ層12を形成する。成長基板11としては、サファイア単結晶0001基板が特に好ましく用いられる。また、この上の金属バッファ層12としては、例えば100Å程度の膜厚のスカンジウムScを用いることができる。金属バッファ層12の成膜は、スパッタリング法、真空蒸着法等により行うことができる。次に、この状態で窒化処理、例えばアンモニア雰囲気で1040°C以上の高温とする工程を行なう。これにより、金属バッファ層金属層:Sc層12表面は窒化され、窒化スカンジウム層金属窒化物層:ScN層12sとなる。このScN層12sの厚さは、処理時間、温度等の調整によって設定することが可能である。次に、ScN層12sを持つSc金属バッファ層12上に、n型窒化物半導体層n型半導体層:n型層13、p型窒化物半導体層p型半導体層:p型層14を順次成膜するエピタキシャル成長工程。この成膜は、例えば有機金属気相成長法MOCVD法で行われ、n型層13にはドナーとなる不純物が、p型層14にはアクセプタとなる不純物がそれぞれドーピングされる。このエピタキシャル成長工程により、n型層13とp型層14からなる積層体15が形成され、その中には窒化物半導体のpn接合が形成され、発光層16となる。ScN層12s上においては、結晶欠陥の少ないn型層13及びp型層14を成長させることができる。従って、この積層体15中の窒化物半導体を高品質とすることができ、発光強度を高めることができる。素子領域形成工程ステップS12では、少なくとも化合物半導体層積層体15の一部を、エッチングにより除去して素子領域15aと核部21aと分離溝20を同時に形成する図2b。素子領域を形成するときには、成長基板11と支持基板とを接合するための核部21aを素子領域の周囲に残して形成する。この核部21aは、化合物半導体層積層体15から形成されたものである。図2bに示されるように、分離溝20は、図2中の上側p型層14側から、成長基板11表面に達する深さをもつ。これにより、積層体15は基板11上で分断される。図2bにおいては、一方向における断面が示されているが、この分離溝20はこれと異なる方向にも形成され、分離溝20で囲まれた複数の領域の素子領域15aが形成される。分離溝20の形成は、例えば、次のようにして行われる。化合物半導体層積層体15にCVDによりSiO2を成膜して、レジストを用いてパターニングを行い、BHFでエッチングすることで、SiO2のマスクを形成する。その後、SiO2をマスクとして化合物半導体層のドライエッチングを行い、サファイア基板が露出するまで、エッチングを行う。その後、BHFを使用してSiO2マスクを除去する。柱状物形成工程ステップS13では、核部21aおよび金属バッファ層を被覆するように保護膜22を形成し柱状物21を形成する。核部21aがリフトオフ工程でリフトオフされないようにするためである。保護膜22は、例えばSiO21μmなどを成膜することにより形成する図2c。図2c中、保護膜22は、核部21aの上部にも被覆させているが、リフトオフ工程において除去されない保護層を核部側面に形成するだけでもよい。また、保護層はリフトオフ工程で溶解、剥離をしない材料であれば、金属、樹脂等の材料を用いても良く、犠牲層や接合層を核部および金属バッファ層を被覆するように形成することで犠牲層や接合層が保護層を兼ねても良い。犠牲層形成工程ステップS14では、柱状物21の上部に犠牲層23として例えばCr250Åを、接合層24として例えばPt/Au2000Å/1μmを成膜する図2d。p側電極形成工程ステップS15では、最上面に存在するp型層14の全面に、p側電極25として、p型層14とオーミック性接触のとれる材料を成膜する。例えば、Ni/Au50Å/200Åを成膜し、アニールを行う。接合層形成工程ステップS16では、接合層26として、例えば、Pt/Au2000Å/2μmを成膜する図2d。支持基板接合前工程ステップS17では、上記の構造と別に準備した支持基板30の一方の主面上に、導電性接合層31を形成する図2e。支持基板30としては、機械的強度が充分であり、熱伝導率の高い任意の基板を用いることができ、その電気伝導度も任意である。例えば、半導体基板の一種である単結晶シリコンSi基板を用いることができる。導電性接合層31は、加熱圧着することによって接合層24と接合層26と接合可能な導電性材料で形成され、例えば接合層としてTi/Pt/Au/Sn/Au100Å/2000Å/1000Å/2000Å/1μmを成膜する。接合工程ステップS18では、化合物半導体層15と柱状物21と支持基板30とを接合する図2f。図2fに示されるように、図2dの構造と、図2eの構造とを、導電性接合層31と接合層24,26とが直接接するようにして、高温で加圧接合する。例えば、接合条件は、12kNの荷重を印加して、300°Cで60分、真空雰囲気で熱圧着する。この工程により、積層体15a及び柱状物21は、p側電極25及び接合層26と、犠牲層23及び接合層24と、導電性接合層31を介して支持基板30に接合される。剥離工程ステップS19では、リフトオフ層金属バッファ層12を除去して成長基板11を剥離する。この剥離工程は、リフトオフ工程ステップS191と犠牲層エッチング工程ステップS192からなる。リフトオフ工程ステップS191においては、柱状物21の接合が維持される図2g。リフトオフ工程ステップS191は、例えば、接合した基板40を塩酸に浸漬してケミカルエッチングを行うことによりリフトオフ層金属バッファ層12を溶解する図2g。また、犠牲層エッチング工程ステップS192は、例えば、Cr選択エッチング液硝酸セリウムアンモニウムを用いて、ケミカルエッチングを行うことにより犠牲層23を溶解し、サファイア基板11を剥離する。この剥離工程のリフトオフ工程ステップS191においては、柱状物21の接合が維持されるため、化合物半導体層15aにかかる応力が緩和され、割れが生じないようにして、サファイア基板11から化合物半導体層素子領域15aを剥離することができる。従って、この剥離工程後には、n側電極形成工程ステップS20とワイヤボンディング工程を経て、最終的には、割れのない高品質なLED半導体素子を製造することができる。図3は、本発明の第2実施形態に係る半導体素子の製造方法により半導体素子を製造する工程を示すフローチャートである。図4は、本発明の第2実施形態に係る半導体素子の製造方法の各工程での基板の断面図である。この第2実施形態では、分離溝の形成後に、柱状物を、成長基板上にリフトオフ層を設けないことで形成する。そして、好ましくは、柱状物は金属または樹脂で形成される。さらに、好ましくは、柱状物はリフトオフ工程にてケミカルエッチングされない金属または樹脂で形成される。第2実施形態に係る半導体素子の製造方法は、化合物半導体層形成工程ステップS31と、素子領域形成工程ステップS32と、柱状物形成工程ステップS33と、犠牲層形成工程ステップS34と、p側電極形成工程ステップS35と、接合層形成工程ステップS36と、支持基板接合前工程ステップS37と、接合工程ステップS38と、剥離工程ステップS39と、n側電極形成工程ステップS40と、ワイヤボンディング工程ステップS41と、を有し、剥離工程ステップS39は、リフトオフ工程ステップS391と犠牲層エッチング工程ステップS392からなり、剥離工程ステップS39のリフトオフ工程ステップS391においては、柱状物の接合が維持される。すなわち、リフトオフ工程ステップS391においては、リフトオフ層を除去することにより半導体層の下面と成長基板とを分離し、かつ柱状物と成長基板とを分離しない。化合物半導体層形成工程ステップS31では、成長基板上に、リフトオフ層金属バッファ層と、リフトオフ層上の化合物半導体層を形成する図4a。この工程は、第1実施形態でのステップS11と同様であるので説明を省略する。素子領域形成工程ステップS32では、少なくとも化合物半導体層積層体15の一部を、エッチングにより除去して素子領域と分離溝50を形成する図4b。この工程では、素子領域の周囲に核部を形成しないこと以外は、第1実施形態のステップS12と同様であるので説明を省略する。柱状物形成工程ステップS33では、分離溝の領域50の一部の素子領域の周囲に素子領域と略同じ高さの柱状物51を形成する。柱状物51は、まず、分離溝の領域の一部にシード層52を形成し、Niメッキ等により支柱53を形成する。シード層52と支柱53により柱状物51が形成される図4c。なお、支柱53は、Niめっきの代わりに、後の工程で用いる金属エッチング液によってエッチングされないレジストを用いて形成することもできる。犠牲層形成工程ステップS34では、柱状物51の上部に犠牲層23と接合層24として例えばCr/Pt/Au250Å/2000Å/1μmを成膜する図4d。この工程は、第1の実施形態のステップS14と同様である。p側電極形成工程ステップS35では、第1実施形態のステップS15と同様の工程であり、最上面に存在するp型層14の全面に、p側電極25として、p型層14とオーミック性接触のとれる材料を成膜する。例えば、Ni/Au50Å/200Åを成膜し、アニールを行う。接合層形成工程ステップS36では、第1実施形態のステップS16と同様に接合層26として、Pt/Au2000Å/2μmを成膜する図4e。支持基板接合前工程ステップS37では、上記の構造と別に準備した支持基板30の一方の主面上に、導電性接合層31を形成する。なお、この工程以降は、第1実施形態でのステップS17~ステップS21までの工程と同様な操作を行うので、断面図と具体的な説明は省略している。接合工程ステップS38では、化合物半導体層15と柱状物51と支持基板30とを接合する。剥離工程ステップS39では、リフトオフ層金属バッファ層12を除去して成長基板11を剥離する。この剥離工程は、リフトオフ工程ステップS391と犠牲層エッチング工程ステップS392からなる。リフトオフ工程ステップS391においては、柱状物51の接合が維持される。リフトオフ工程ステップS391は、例えば、接合した基板40を塩酸に浸漬してケミカルエッチングを行うことによりリフトオフ層金属バッファ層12を溶解する。また、犠牲層エッチング工程ステップS392は、例えば、Cr選択エッチング液硝酸セリウムアンモニウムを用いて、ケミカルエッチングを行うことにより犠牲層23を溶解し、サファイア基板11を剥離する。この剥離工程のリフトオフ工程ステップS391においては、柱状物51の接合が維持されるため、化合物半導体層15aにかかる応力が緩和され、割れが生じないようにして、サファイア基板11から化合物半導体層素子領域15aを剥離することができる。従って、この剥離工程後には、n側電極形成工程ステップS40とワイヤボンディング工程ステップS41を経て、最終的には、割れのない高品質なLED半導体素子を製造することができる。図5は、本発明の第3実施形態に係る半導体素子の製造方法により半導体素子を製造する工程を示すフローチャートである。図6は、本発明の第3実施形態に係る半導体素子の製造方法の各工程での基板の断面図である。この第3実施形態では、化合物半導体層形成工程において、金属バッファ層を形成する工程と柱状物核部を設ける領域の金属バッファ層を取り除く工程を設け、その後に、化合物半導体層を形成する工程を有することを特徴としている。第3実施形態に係る半導体素子の製造方法は、化合物半導体層形成工程ステップS51と、素子領域形成工程ステップS52と、犠牲層形成工程ステップS53と、p側電極形成工程ステップS54と、接合層形成工程ステップS55と、支持基板接合前工程ステップS56と、接合工程ステップS57と、剥離工程ステップS58と、n側電極形成工程ステップS59と、ワイヤボンディング工程ステップS60と、を有し、剥離工程ステップS58は、リフトオフ工程ステップS581と犠牲層エッチング工程ステップS582からなり、剥離工程ステップS58のリフトオフ工程ステップS581においては、柱状物の接合が維持される。すなわち、リフトオフ工程ステップS191においては、リフトオフ層を除去することにより半導体層の下面と成長基板とを分離し、かつ柱状物と成長基板とを分離しない。また、化合物半導体層形成工程ステップS51において、金属バッファ層形成工程ステップS511と、柱状物核部を形成する領域の金属バッファ層を取り除く工程ステップS512と、化合物半導体層堆積工程ステップS513を有している。化合物半導体層形成工程ステップS51では、選択的に形成された金属バッファ層が用いられる。まず、金属バッファ層を形成する工程ステップS511を行う。この工程では、成長基板上に、リフトオフ層金属バッファ層を形成する。まず、図6aに示されるように、成長基板11上に、金属バッファ層12を形成する。成長基板11としては、サファイア単結晶0001基板が特に好ましく用いられる。また、この上の金属バッファ層12としては、例えば100Å程度の膜厚のスカンジウムScを用いることができる。金属バッファ層12の成膜は、スパッタリング法、真空蒸着法等により行うことができる。次の柱状物核部を形成する領域の金属バッファ層を取り除く工程ステップS512を実行する。それにより、図6aに示されるように、成長基板11上に金属バッファ層が堆積した領域12bと、堆積していない領域60が設けられる。レジスト等をマスクとしたリフトオフ法やエッチング法を用いることができる。次に、この状態で窒化処理、例えばアンモニア雰囲気で1040°C以上の高温とする工程を行なう。これにより、金属バッファ層金属層:Sc層12表面は窒化され、窒化スカンジウム層金属窒化物層:ScN層12sとなる。このScN層12sの厚さは、処理時間、温度等の調整によって設定することが可能である。化合物半導体層堆積工程ステップS513では、ScN層12sを持つSc金属バッファ層12が堆積された領域12bと堆積されない領域60上に、n型窒化物半導体層n型半導体層:n型層13、p型窒化物半導体層p型半導体層:p型層14を順次成膜するエピタキシャル成長工程。この成膜は、例えば有機金属気相成長法MOCVD法で行われ、n型層13にはドナーとなる不純物が、p型層14にはアクセプタとなる不純物がそれぞれドーピングされる。このエピタキシャル成長工程により、n型層13とp型層14からなる積層体15が形成され、その中には窒化物半導体のpn接合が形成され、発光層16となる。ScN層12s上においては、結晶欠陥の少ないn型層13及びp型層14を成長させることができる。従って、この積層体15中の窒化物半導体を高品質とすることができ、発光強度を高めることができる。素子領域形成工程ステップS52では、少なくとも化合物半導体層積層体15の一部を、エッチングにより除去して素子領域と分離溝61を形成する図6b。素子領域を形成するときには、成長基板11と支持基板とを接合するための柱状物核部62を残して形成する。この柱状物核部62は、金属バッファ層が堆積されていない領域60に堆積された化合物半導体層積層体から形成されたものである。分離溝61の形成は、例えば、次のようにして行われる。化合物半導体層15にCVDによりSiO2を成膜して、レジストを用いてパターニングを行い、BHFでエッチングすることで、SiO2のマスクを形成する。その後、SiO2をマスクとして化合物半導体層のドライエッチングを行い、サファイア基板が露出するまで、エッチングを行う。その後、BHFを使用してSiO2マスクを除去する。犠牲層形成工程ステップS53では、柱状物核部62の上部に犠牲層23と接合層24としてCr/Pt/Au250Å/2000Å/1μmを成膜する図6d。この工程は、第1の実施形態のステップS14と同様である。p側電極形成工程ステップS54では、第1実施形態のステップS15と同様の工程であり、最上面に存在するp型層14の全面に、p側電極25として、p型層14とオーミック性接触のとれる材料を成膜する。例えば、Ni/Au50Å/200Åを成膜し、アニールを行う。接合層形成工程ステップS55では、第1実施形態のステップS16と同様に接合層26として、Pt/Au2000Å/2μmを成膜する図6e。支持基板接合前工程ステップS56では、上記の構造と別に準備した支持基板30の一方の主面上に、導電性接合層31を形成する。なお、この工程以降は、第1実施形態でのステップS17~ステップS21までの工程と同様な操作を行うので、断面図と具体的な説明は省略している。接合工程ステップS57では、化合物半導体層15と柱状物62と支持基板30とを接合する。剥離工程ステップS58では、リフトオフ層金属バッファ層12を除去して成長基板11を剥離する。この剥離工程は、リフトオフ工程ステップS581と犠牲層エッチング工程ステップS582からなる。リフトオフ工程ステップS581においては、柱状物核部62の接合が維持される。リフトオフ工程ステップS581は、例えば、接合した基板40を塩酸に浸漬してケミカルエッチングを行うことにより金属バッファ層12を溶解する。また、犠牲層エッチング工程ステップS392は、例えば、Cr選択エッチング液硝酸セリウムアンモニウムを用いて、ケミカルエッチングを行うことにより犠牲層23を溶解し、サファイア基板11を剥離する。この剥離工程のリフトオフ工程ステップS581においては、柱状物核部62の接合が維持されるため、化合物半導体層15aにかかる応力が緩和され、割れが生じないようにして、サファイア基板11から化合物半導体層素子領域15aを剥離することができる。従って、この剥離工程後には、n側電極形成工程ステップS59とワイヤボンディング工程ステップS60を経て、最終的には、割れのない高品質なLED半導体素子を製造することができる。また、化合物半導体層形成工程ステップS51における金属バッファ層金属層:Sc層12のパターンと、素子領域形成工程ステップS52における柱状物核部62のパターンを、図6の例と異ならせることもできる。図7は、この場合の製造工程を示す工程断面図である。図7a~eは、図6a~eに対応し、Sc層12bと柱状物62のパターンの位置関係のみが異なっている。ここでは、図5における、柱状物核部を形成する領域の金属バッファ層を取り除く工程ステップS512の代わりに、素子領域と、柱状物62を形成すべき領域の内部となる領域と、における金属バッファ層Sc層12を残し、これら以外の領域の金属バッファ層を除去する工程を行う。図7cにおいて、図6cの場合と同様に、柱状物62がエッチングによって形成される。ここで、図6の場合には、柱状物62が形成される箇所にはSc層1212bが形成されていなかったのに対し、ここでは、柱状物62の内部にSc層1212bが形成されるように設定される。ここで、柱状物62の内部のSc層12はn型層13から露出しない設定とされる。このように柱状物62とSc層12を設定することは、図6の場合と同様に行うことができる。この際、柱状物62の内部のSc層12はn型層13から露出しない設定とされるため、リフトオフ工程においても柱状物62中のSc層12はエッチングされず、柱状物62と成長基板11との間の接合は維持される。このため、以降の工程は図6の製造方法と同様に行うことができる。この場合には、図6の製造方法と比べて、図7cの状態において、素子領域における高さと柱状部62の高さが同等となる。このため、接合工程において重要となるこれらの高さ調整が特に容易となる。また、柱状物62内部のSc層12をリソグラフィや接合の際のアライメントマークとして用いることもできる。図8は、本発明の第4実施形態に係る半導体素子の製造方法により半導体素子を製造する工程を示すフローチャートである。図9は、本発明の第4実施形態に係る半導体素子の製造方法の各工程での基板の断面図である。この第4実施形態では、支持基板上に犠牲層を形成し、その犠牲層を基礎にして柱状物を形成する。そして、好ましくは柱状物は、金属で形成される。さらに、好ましくは柱状物は、ケミカルエッチングされない金属で形成される。第4実施形態に係る半導体素子の製造方法は、化合物半導体層形成工程ステップS71と、素子領域形成工程ステップS72と、p側電極形成工程ステップS73と、接合層形成工程ステップS74と、支持基板接合前工程ステップS75と、接合工程ステップS76と、剥離工程ステップS77と、n側電極形成工程ステップS78と、ワイヤボンディング工程ステップS79と、を有している。そして、支持基板接合前工程ステップS75は、犠牲層形成工程ステップS751と、柱状物形成工程ステップS752と、接合層形成工程ステップS753とを有している。また、剥離工程ステップS77は、リフトオフ工程ステップS771と犠牲層エッチング工程ステップS772からなり、剥離工程ステップS77のリフトオフ工程ステップS771においては、柱状物の接合が維持される。すなわち、リフトオフ工程ステップS771においては、リフトオフ層を除去することにより半導体層の下面と成長基板とを分離し、かつ柱状物と成長基板とを分離しない。化合物半導体層形成工程ステップS71では、成長基板11上に、リフトオフ層金属バッファ層と、リフトオフ層上の化合物半導体層を形成する。この工程は、第1実施形態でのステップS11と同様であるので説明を省略する。素子領域形成工程ステップS72では、少なくとも化合物半導体層積層体15の一部を、エッチングにより除去して素子領域と分離溝50を形成する。この工程では、素子領域の周囲に核部を形成しないこと以外は、第1実施形態のステップS12と同様であるので説明を省略する。p側電極形成工程ステップS73では、第1実施形態のステップS15と同様の工程であり、最上面に存在するp型層14の全面に、p側電極25として、p型層14とオーミック性接触のとれる材料を成膜する。例えば、Ni/Au50Å/200Åを成膜し、アニールを行う。接合層形成工程ステップS74では、第1実施形態のステップS16と同様に接合層80として、Pt/Au2000Å/2μmを成膜する図9b。支持基板接合前工程ステップS75では、まず、犠牲層形成工程ステップS751を実行する。犠牲層形成工程ステップS751では、上記の構造と別に準備した支持基板30の一方の主面上に、犠牲層81としてCr250Åを成膜する。なお、図9aでは、支持基板30を下向きに示している。柱状物形成工程ステップS752では、支持基板30に形成した犠牲層81を基礎として成長基板11上に形成した素子領域と略同じ高さの柱状物82を形成する。柱状物82は、まず、犠牲層81を基礎としてシード層82aを形成し、Niメッキ等により支柱82bを形成する。シード層82aと支柱82bにより柱状物82が形成される図9a。なお、支柱82bは、Niめっきの代わりに、後の工程で用いるエッチング液によってエッチングされないようなレジストを用いて形成することもできる。接合層形成工程ステップS753では、支持基板30上と柱状物82上に接合層83として、Pt/Au2000Å/2μmを成膜する図9a。接合工程ステップS76では、図9bで示した接合層80と図9aで示した接合層83を接合することにより化合物半導体層15と支持基板30を接合し、柱状物82と成長基板11を接合する図9c。剥離工程ステップS77では、リフトオフ層金属バッファ層12を除去して成長基板11を剥離する。この剥離工程は、リフトオフ工程ステップS771と犠牲層エッチング工程ステップS772からなる。リフトオフ工程ステップS771においては、柱状物82の接合が維持される図9d。リフトオフ工程ステップS771は、例えば、接合した基板40を塩酸に浸漬してケミカルエッチングを行うことにより金属バッファ層12を溶解する。また、犠牲層エッチング工程ステップS772は、例えば、Cr選択エッチング液硝酸セリウムアンモニウムを用いて、ケミカルエッチングを行うことにより犠牲層81を溶解し、サファイア基板11を剥離する。この剥離工程のリフトオフ工程ステップS771においては、柱状物82の接合が維持されるため、化合物半導体層素子領域15aにかかる応力が緩和され、割れが生じないようにして、サファイア基板11から化合物半導体層素子領域15aを剥離することができる。従って、この剥離工程後には、n側電極形成工程ステップS78とワイヤボンディング工程ステップS79を経て、最終的には、割れのない高品質なLED半導体素子を製造することができる。なお、上記実施形態においては、成長基板11として、サファイアを用いて説明したが、成長基板11としては、サファイア以外にも、バッファ層12等を介して良質のGaNやAlGaNなどのIII族窒化物半導体n型層13、p型層14を成長させることができるものであれば、他の材料、例えばAlNテンプレートやSiC等を用いることも可能である。また、支持基板30としては、シリコン以外にも、任意の材料を用いることが可能である。ただし、支持基板30は、製造されたLEDの機械的支持基板となると同時に、放熱基板ともなるため、高い機械的強度をもち、かつ高い熱伝導率をもつことが好ましい。支持基板30の材料は、広い範囲の材料の中から選択することが可能であり、各種の絶縁性基板、金属基板、半導体基板を用いることが可能である。また、機械的強度及び熱伝導率が高い絶縁性セラミックス基板上に金属配線が予め形成された金属セラミックス接合基板を用いることもできる。なお、上記の例では、積層体は、共に窒化物半導体からなるn型層13、p型層14で構成されるものとした。しかしながら、この他の場合であっても、同様の効果を奏することは明らかである。例えば、単純なpn接合を利用したLEDではなく、n型層とp型層との間に活性層となる多重量子井戸構造を設けた構造のLEDやLDレーザーダイオードを同様に製造できることも明らかである。この場合には、エピタキシャル成長工程において、n型層13を成長基板11上に形成し、この上に活性層を形成してからp型層14を形成する。上記実施形態における柱状物とは、例えば成長基板を床、支持基板を天井としたときに、一時的に床と天井の間の柱の役割を担うものであり、略円柱や多角柱などに限らず、その形状、大きさおよび配置関係については、様々な形態が可能である。ただし、いくつかのリフトオフ法のうち、ケミカルエッチングを用いる場合には、例えば四方を囲む壁のようにリフトオフ層にケミカルエッチングのエッチング液が届くことができる経路を完全に塞いでしまうものは使用すべきではない。リフトオフされる部分の形状に対して応力を均等に分散させるべく、配置に規則性があることは、好ましい形態である。上記実施形態における柱状物は、リフトオフ後に剥離する必要がある。剥離を容易にするために柱状物の一部に犠牲層を設けることが好ましいが、柱状物自体が犠牲層の機能を合わせ持つ場合も好ましい。また、本実施の形態において柱状物の剥離箇所が支持基板側となるようにしているのは、素子を個々に分離する際の悪影響を避けるためであるが、剥離箇所は成長基板側であってもよく、その場所は任意である。基板再利用などの目的で、柱の両側を剥離してもよい。上記実施形態における犠牲層は、リフトオフ層をリフトオフする際に剥離されないが、その後の犠牲層エッチング工程で素子や接合層に悪影響を与えずに分離が可能な層であればよい。ケミカルリフトオフの場合、リフトオフ層である金属バッファ層と犠牲層に異なる選択エッチング液があればよい。金属バッファ層は、例えばSc、Cr、Zr、Hfなどおよびそれらの窒化物を選択できる。犠牲層は、金属バッファ層で選択された以外の材料で、例えばCr、Ni、Tiなどの金属や樹脂、接着剤等を選択できる。なお、犠牲層を分離する方法は、エッチングに限らず、熱や光、機械的方法等を用いるものでも良い。接合層は、上記で選択された以外の材料でよく、例えばPt、Auなどの貴金属を使用できる。リフトオフ層の種類によって、および選択エッチング液の種類や分離方法によって、これらの組み合わせは多岐に亘る。実施形態第1~第4のうち、第1および第3の柱状物のように、半導体層と同じ材料から構成された核部を具備することが比較的好ましい。半導体層と異なる材料からなる柱状物を用いる第2および第4に比べ、支持基板との接合時に必要な、半導体層との高さを合わせる精度を出すことに関し、品質管理が容易となるためである。実施例1-1実際に、実施形態第1に例示した工程で化合物半導体層を形成し、サファイヤ基板剥離を行った。サファイア単結晶基板0001面上に金属バッファ層として100Åの膜厚のスカンジウムScをスパッタリング法により成膜した。次に、アンモニア雰囲気で1200°Cで10分間の窒化処理を行い、金属バッファ層は窒化され、窒化スカンジウム層ScN層が形成された。次に、ScN層上に、ノンドープAlGaNを2um、Siドープn型AlGaN層1.5μm、MQW活性層0.1μm、Mgドープp型AlGaN層0.3μmを順次MOCVD法で成膜した。p型AlGaN層上にCVDによりSiO2を成膜して、レジストを用いてパターニングを行い、BHFでエッチングすることでSiO2マスクを形成し、化合物半導体層のドライエッチングを行い、サファイア基板が露出するまで、エッチングを行った。その後、BHFを使用してSiO2マスクを除去し、直径850μmの円形の素子領域と、素子領域の周辺に、直径約90μmの核部を形成した。核部全体を被覆するように保護膜としてSiO21μmをCVDにより成膜した。核部の上部の保護膜上に犠牲層としてCr250Åを、接合層としてPt/Au2000Å/1μmを成膜した。また、素子領域のp型層全面に、p側電極としてNi/Au50Å/200Åを成膜して550°Cで15分のアニールを行った。その後、接合層として、Pt/Au2000Å/2μmを成膜した。支持基板30としてp型単結晶シリコンSi基板を用い、支持基板側の接合層としてTi/Pt/Au/Sn/Au100Å/2000Å/1000Å/2000Å/1μmを成膜した。素子領域および柱状物側の接合層と、支持基板側の接合層とを、12kNの荷重を印加して、300°Cで60分、真空雰囲気で熱圧着した。接合した基板を塩酸に24時間浸漬してScおよびScNを溶解してケミカルリフトオフを行った。その後、Cr選択エッチング液硝酸セリウムアンモニウムを用いて犠牲層を溶解し、サファイア基板を剥離した。サファイア基板剥離後の化合物半導体層の品質を、光学顕微鏡での表面観察により、従来の製造方法と比較した。ここで、比較対照とした従来の製造方法では、素子領域の周囲に柱状物を設けずにサファイア基板剥離を行ったものである。図10aは、核部を形成せず、柱状物を設けずにサファイア基板を剥離した、支持基板と化合物半導体層を示す図であり、図10bは、実施例1の柱状物を設けてサファイア基板を剥離し、その後、柱状物を分離した支持基板と化合物半導体層を示す図である。本実施例では、各素子の半導体層に対して等しく、直径850μmの円形の半導体層を囲うように、1辺850μmの四角形の頂点の位置に、直径約90μmの円柱の柱状物を配置した。この四角形の対角線側から見た1素子分の断面が、実施形態第1~4の断面図に例示される。図10の符号70は、支持基板を示し、符号71は、従来の方法での化合物半導体層、符号72は、本発明での化合物半導体層を示す。また、図10bの符号73は、柱状物を剥離した跡接合層24の犠牲層23側の面を示す。図10aおよび電子顕微鏡写真に示されるように、従来の製造方法では、サファイア基板剥離後の化合物半導体層の中央部に割れが生じていることが金属顕微鏡およびSEM観察された。化合物半導体層の外周部からエッチングされ、サファイア基板が剥離する直前に中央部に残る微小領域で、基板と化合物半導体層および支持基板との間の応力の集中が生じた結果、剥離後にこのような割れが観察されたと考えられる。しかしながら、図10bから分かるように、本発明の製造方法では、化合物半導体層に割れが生じていない。本発明の製造方法では電子顕微鏡による観察でも例えば図10cのような割れは観察されなかった。従って、実施例におけるサファイア基板剥離時に割れが生じないことが確認でき、リフトオフ層を周辺からエッチングしてリフトオフされる化合物半導体層のエッチングの進行により応力が集中する箇所の割れを抑制できることが分かった。実施例1-2実施形態1に例示した工程において、犠牲層および接合層が保護層を兼ねる場合、保護層の形成工程を省き、核部全体を被覆するように犠牲層としてCr250Åを成膜し、接合層としてPt/Au2000Å/1umを成膜し、素子領域の接合層をPt/Au2000Å/1umとした以外は実施例1と同様に行った。図10bと同様の結果が得られ、化合物半導体層に割れは生じなかった。実施例2実施形態第2に例示した工程のように、核部を形成せず、シード層としてPt/Au/Pt/Pd500Å/7500Å/500Å/500Åとし、柱状物を厚さ3μmのNiメッキにより形成し、柱状物と素子領域の接合層をPt/Au2000Å/1μmとした以外は、実施例1と同様に行った。図10bと同様の結果が得られ、化合物半導体層に割れは生じなかった。実施例3実施形態第3に例示した工程のように、核部の位置となる金属バッファ層を、レジストマスクを形成しエッチングにより除去し、保護膜を形成せずに柱状物と素子領域の接合層をPt/Au2000Å/1μmとした以外は、実施例1と同様に行った。図10bと同様の結果が得られ、化合物半導体層に割れは生じなかった。実施例4また、実施形態第4に例示する工程のように、支持基板側に剥離層を介して柱状物を形成した以外は実施例2と同様に行った。図10bの符号73のような柱状物を剥離した跡は見られず、化合物半導体層に割れは生じなかった。また、実施例1および比較例において作成したサンプルについて、さらに剥離した化合物半導体層のノンドープのAlGaN層をドライエッチングにより除去し、露出したn型AlGaN層にTi/Alを形成して、I-V測定を行った。逆方向電圧Vr-10μAにおいて、実施例1が10V以上であったのに対して、比較例1では約6Vと低かった。割れが発生したことでリーク電流が増加したと考えられる。よって本発明により、リーク電流の少ない素子が得られることが分かった。以上の実施形態で説明された構成、形状、大きさおよび配置関係については本発明が理解実施できる程度に概略的に示したものにすぎず、また数値および各構成の組成材質等については例示にすぎない。従って本発明は、説明された実施形態に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。"