"アナログ信号を保持する並列コンデンサを備えた入力回路を搭載し、外部制御電源に接続された基板に構成されたアナログ入力回路において、前記並列コンデンサとこれに並列に接続された抵抗と常閉接点の直列回路とを備えた前記入力回路、前記制御電源の端子間に接続され、制御用接点を介して励磁される前記常閉接点駆動用の補助リレーを含むアナログ入力回路。請求項1に記載のアナログ入力回路において、前記制御用接点は、並列コンデンサの電荷を放電するために使用されることを特徴とするアナログ入力回路。請求項1又は請求項2に記載のアナログ入力回路において、前記入力回路が接点を介して2組縦列接続されるとともに、各入力回路の前記常閉接点はそれぞれ当該の常閉接点駆動用の前記補助リレーにより操作されることを特徴とするアナログ入力回路。請求項3に記載のアナログ入力回路において、前記縦列接続された2組の入力回路が複数個並列接続され、共通の増幅器の入力端子に接続されていることを特徴とするアナログ入力回路。請求項4に記載のアナログ入力回路において、前記共通の増幅器は可変ゲインの増幅器であり、その後段にアナログ/ディジタル変換器を備えたことを特徴とするアナログ入力回路。請求項4に記載のアナログ入力回路において、前記縦列接続された2組の入力回路のうち、後段の入力回路の直列回路は前記増幅器の入力端子に共通に接続されていることを特徴とするアナログ入力回路。請求項6に記載のアナログ入力回路において、後段の入力回路の直列回路と並列コンデンサの間に直列に接点を設け、この直列接点を、前記制御電源の端子間に接続され、制御用接点を介して励磁される補助リレーにより駆動することを特徴とするアナログ入力回路。請求項1から請求項7のいずれかに記載のアナログ入力回路において、前記入力回路は、フィルタ回路またはフライングキャパシタ回路であることを特徴とするアナログ入力回路。縦列接続されたフィルタ回路とフライングキャパシタ回路を複数組備え、複数組のフライングキャパシタ回路の後段を増幅器の入力端子に共通に接続し、増幅器の後段にアナログ/ディジタル変換器を備えるとともに、外部制御電源に接続された基板上に構成されたアナログ/ディジタル変換装置において、前記フィルタ回路とフライングキャパシタ回路は、並列コンデンサとこれに並列に接続された抵抗と常閉接点の直列回路とを備えており、前記常閉接点は、前記制御電源の端子間に接続され、制御用接点を介して励磁される補助リレーにより駆動されていることを特徴とするアナログ/ディジタル変換装置。請求項9に記載のアナログ/ディジタル変換装置において、前記フライングキャパシタ回路の直列回路は、前記増幅器の入力端子に共通に接続されていることを特徴とするアナログ/ディジタル変換装置。請求項10に記載のアナログ/ディジタル変換装置において、前記フライングキャパシタ回路の直列回路と並列コンデンサの間に直列に接点を設け、この直列接点を、前記制御電源の端子間に接続され、制御用接点を介して励磁される補助リレーにより駆動することを特徴とするアナログ/ディジタル変換装置。上記のアナログ入力回路を搭載した制御システムは、製造工場出荷時に、あるいは現場への据付後の適宜の時期に制御システムの健全性確認を実施する。アナログ入力基板の点検作業では、アナログ入力基板の入力仕様全てを確認する。アナログ入力基板が、たとえば10ミリボルトmVから10ボルトVの広範囲のアナログ入力電圧を測定するものである場合、点検作業では10mVから10Vを入力してアナログ入力基板の健全性を確認する。然るに、最初の測定で10Vを測定すると、フィルタ回路やフライングキャパシタ回路内のコンデンサには10Vが保持される。次に10mVを測定する場合、10mVを印加しても、フィルタ特性により直ぐには10mVに安定せず精度悪化を生じていた。また、点検作業で入力した電圧が残っている状態で制御システムをオンラインに戻すと、正しいデータが取り込めず制御対象システムを正しく制御できない危険があった。従来は、この残電圧による影響を除去するためにアナログ入力基板の制御電源がONの状態で、アナログ入力電圧全てに0ボルトVの電圧を入力し、中央演算装置CPUからの指示によりコンデンサが保持している電荷を放電させていた。然しながらこの方式では、フィルタ回路のフィルタ時定数と、フライングキャパシタ回路のリレースイッチング周期によりコンデンサが保持した電荷を放電させるため、多大な時間を要していた。また、制御電源をOFFするとコンデンサを放電させる回路が形成されないため、必ず制御電源がON状態で放電させる操作が必要であった。これらの点に関し、特許文献1では浮遊容量等の小容量成分のみを放電させる方式であり、フィルタ回路で使用する大容量のコンデンサを放電させるには長時間要し、制御電源OFF状態では放電させることができない。従って本発明では、制御電源のON、OFFの状態に関係なく、また外部に放電用機材が無くてもフィルタ回路、フライングキャパシタ回路内コンデンサの放電を短時間で可能にするためのアナログ入力回路またはアナログ/ディジタル変換装置を提供することを目的とする。以上のことから本発明においては、アナログ信号を保持する並列コンデンサを備えた入力回路を搭載し、外部制御電源に接続された基板に構成されたアナログ入力回路において、並列コンデンサとこれに並列に接続された抵抗と常閉接点の直列回路とを備えた入力回路、制御電源の端子間に接続され、制御用接点を介して励磁される常閉接点駆動用の補助リレーを含むアナログ入力回路である。また制御用接点は、並列コンデンサの電荷を放電するために使用される。また入力回路が接点を介して2組縦列接続されるとともに、各入力回路の常閉接点はそれぞれ当該の常閉接点駆動用の補助リレーにより操作される。また縦列接続された2組の入力回路が複数個並列接続され、共通の増幅器の入力端子に接続されている。また共通の増幅器は可変ゲインの増幅器であり、その後段にアナログ/ディジタル変換器を備える。また縦列接続された2組の入力回路のうち、後段の入力回路の直列回路は増幅器の入力端子に共通に接続されている。また後段の入力回路の直列回路と並列コンデンサの間に直列に接点を設け、この直列接点を、制御電源の端子間に接続され、制御用接点を介して励磁される補助リレーにより駆動する。また入力回路は、フィルタ回路またはフライングキャパシタ回路である。以上のことから本発明においては、縦列接続されたフィルタ回路とフライングキャパシタ回路を複数組備え、複数組のフライングキャパシタ回路の後段を増幅器の入力端子に共通に接続し、増幅器の後段にアナログ/ディジタル変換器を備えるとともに、外部制御電源に接続された基板上に構成されたアナログ/ディジタル変換装置において、フィルタ回路とフライングキャパシタ回路は、並列コンデンサとこれに並列に接続された抵抗と常閉接点の直列回路とを備えており、常閉接点は、制御電源の端子間に接続され、制御用接点を介して励磁される補助リレーにより駆動されている。またフライングキャパシタ回路の直列回路は、増幅器の入力端子に共通に接続されている。またフライングキャパシタ回路の直列回路と並列コンデンサの間に直列に接点を設け、この直列接点を、制御電源の端子間に接続され、制御用接点を介して励磁される補助リレーにより駆動する。本発明により、制御電源のON、OFFの状態に関係なく、また外部に放電用機材が無くてもフィルタ回路、フライングキャパシタ回路内コンデンサの放電を短時間で可能にする以下、本発明に関わるアナログ入力回路の構成及び動作について詳細に説明する。図1に、計測するアナログ信号をフィルタ回路及びフライングキャパシタ回路内のコンデンサに保持させる本発明のアナログ入力回路の構成を示す。図1のアナログ入力回路では、アナログ入力電圧1a~1nをフィルタ回路2a~2n内の第1のコンデンサC1a~C1nに保持させる。そのあとフライングキャパシタ回路30で信号絶縁して回路内の第2のコンデンサC2a~C2nに保持させる。そのうえで中央演算処理装置CPUの指示により、1点ずつ可変ゲインアンプ40のゲイン設定を行い、アナログ/ディジタル変換器AD変換器50にてアナログ信号をディジタル信号に変換する。変換後のディジタル信号は中央演算処理装置CPUに送られ、ここで所定の演算を実行する為の入力として使用される。この回路構成では、フィルタ回路2a~2n、フライングキャパシタ回路30にコンデンサ放電回路を含んでいる。以下、アナログ入力回路を構成する主要な部分について更に詳細に説明する。まず、フィルタ回路2a~2nは、アナログ入力点数に応じて複数回路が並列に設置されている。いずれの回路も構成は同じであるので、以後は2aについてのみ説明する。なお、複数記載された他の回路についても、必用がない限り代表の1回路のみ説明することにする。フィルタ回路2aは、入力端子間に抵抗r1aと第1のコンデンサC1aの直列回路を接続する。また、出力端子間に抵抗r2aと第1のコンデンサC1aの直列回路を接続する。第1のコンデンサC1aは抵抗r1aと抵抗r2aの接続点間に接続されている。また第1のコンデンサC1aに並列に、抵抗r3aと第1の接点SW1aが接続されている。さらに、フィルタ回路2aの出力端子は、第2の接点SW2aを介して、次段のフライングキャパシタ回路30の入力端子に接続されている。このフィルタ回路2aの2つの接点SW1a、SW2aのうち、第1の接点SW1aは常閉接点b接点である。またこれを駆動するリレー図4を用いて後述するは、制御電源により励磁されて動作状態にあり、この結果第1の接点SW1aは開放している。第2の接点SW2aは、中央演算処理装置CPUの指示により周期的に開放と閉成が繰り返される。なお、複数のフィルタ回路2の第2の接点SW2は、同時に開閉されることが多い。複数入力を同時サンプリングする必要があるときには、この開閉は同期化される。次にフィルタ回路2aの動作について説明する。入力端子間の抵抗r1aと第1のコンデンサC1aの直列回路により積分回路を構成しており、第1のコンデンサC1aの端子電圧は、アナログ入力電圧1aに追従して変化している。またこのときの積分作用により、高調波除去のフィルタ機能を奏する。また、第1のコンデンサC1aに並列に、抵抗r3aと第1の接点SW1aの直列回路が接続されているが、第1の接点SW1aが開放状態にあるために、この第1のコンデンサC1aの端子電圧は、そのままフィルタ回路2aの出力電圧になっている。なお、第1の接点SW1aが閉成した場合、第1のコンデンサC1aに並列に、抵抗r3aと第1の接点SW1aの直列回路が接続されることになり、第1のコンデンサC1aに蓄えられた電荷は瞬時に放電される。この意味で、抵抗r3aと第1の接点SW1aの直列回路は、第1のコンデンサC1aの放電回路を形成しているということができる。コンデンサ放電回路において、抵抗r3aは、放電時の短絡電流を抑止するための保護抵抗の役割を果たす。次にフライングキャパシタ回路30の具体的な構成と機能について説明する。まず、回路構成であるが、ここには入力、出力用の抵抗を記述していないが基本的な構成はフィルタ回路2aと同じである。つまり、フライングキャパシタ回路30の1入力部分に着目すると、ここには入力端子間に第2のコンデンサC2aを接続し、第2のコンデンサC2aに並列に抵抗r4aと第3の接点SW3aの直列回路が接続されている。またフライングキャパシタ回路30の次段の可変ゲインアンプ40との間が、第4の接点SW4aで接続されている。さらにフライングキャパシタ回路30の2つの接点SW3a、SW4aのうち、第1の接点SW3aは常閉接点b接点である。またこれを駆動するリレーは、制御電源により励磁されて動作状態にあり、この結果第3の接点SW3aは開放している。第4の接点SW4aは、中央演算処理装置CPUの指示により周期的に開放と閉成が繰り返される。なお、第3の接点SW3aが閉成した場合、第2のコンデンサC2aに並列に、抵抗r4aと第3の接点SW3aの直列回路が接続されることになり、第2のコンデンサC2aに蓄えられた電荷は瞬時に放電される。この意味で、抵抗r4aと第3の接点SW3aの直列回路は、第2のコンデンサC2aの放電回路を形成しているということができる。コンデンサ放電回路において、抵抗r4aは、放電時の短絡電流を抑止するための保護抵抗の役割を果たす。従って、フィルタ回路2aの第1のコンデンサC1aが、フライングキャパシタ回路30の第2のコンデンサC2aに相当し、以下同様に抵抗r3aと第1の接点SW1aの直列回路が抵抗r4aと第3の接点SW3aの直列回路に相当し、第2の接点SW2aが第4の接点SW4aに相当していることがわかる。フライングキャパシタ回路30の動作について説明する。まず第2の接点SW2aが閉成した時点で、フィルタ回路2aの第1のコンデンサC1aに蓄えられた電荷が、フライングキャパシタ回路30の第2のコンデンサC2aに移転する。なお、第2の接点SW2aは、電荷移転に必要な時間経過後速やかに開放される。次に可変ゲインアンプ40の具体的な構成と、機能について説明する。可変ゲインアンプ40は、増幅器9と、帰還回路を構成する第5の接点SW5と帰還抵抗rfの直列回路で構成される。直列回路は複数組準備されており、第5の接点SW5を中央演算処理装置CPUの指示により選択することで、可変ゲインアンプを実現している。次にこの機能について説明すると、中央演算処理装置CPUは、フィルタ回路2aの第1のコンデンサC1aに蓄えられた電荷をフライングキャパシタ回路30の第2のコンデンサC2aに移転した後のタイミングで、第4の接点SW4a~SW4nのうちの1つ例えばSW4aの閉成を実行する。さらに、これに先立ち、可変ゲインアンプ40の第5の接点SW5のいずれかを選定して閉成しておく。なおここで、第2の接点SW2a~SW2nは、同時に開閉制御されることでいわゆる同時サンプリングを実現し、第4の接点SW4a~SW4nは1つずつ順次選択されることでマルチプレクサとしての機能を実現する。第4の接点SW4を閉じたときに、AD変換器50には、フライングキャパシタ回路30の第2のコンデンサC2aの端子電圧が、ゲイン調整されたうえで印加される。AD変換器50では、この大きさをディジタル変換することによって、回路全体としてアナログ入力信号の取り込みと、そのディジタル変換を実現する。また、中央演算処理装置CPUは、上記のアナログ/ディジタル変換を実現するために、複数の接点SWを図3のように開閉制御する。図3において、横軸は時間、縦軸には入力されるアナログ入力電圧1aと、接点SW1~SW5の開閉状態を示している。なお、この図で接点SW1~SW5について1は閉状態、0は開状態を表している。ここでは通常の信号取り込みモードについて説明する。図3の上の段のアナログ入力電圧1aは、例えばディジタル保護継電装置で使用する電力系統の交流電圧の1相分を示しており、電圧は30度間隔でサンプリングされ、ディジタル変換してから中央演算装置CPUに取り込まれ、所定の保護継電演算に使用される。サンプリング時刻t1前の時刻t0の初期状態において、全ての接点SW1~SW5は開放されており、図示上では全てレベル0になっている。この状態ではフィルタ回路2a~2n内の第1のコンデンサC1a~C1nには、アナログ入力電圧1a~1nがそれぞれ印加されており、その時間変化に追従した電荷を蓄積している。つまり、通常のアナログ入力電圧取り込み動作の初期状態では、アナログ入力電圧1a~1nがフィルタ回路2a~2n内のフィルタ時定数で決定される抵抗器r1a~r1nを介して第1のコンデンサC1a~C1nに常時蓄えられている。次にこの状態から中央演算装置CPUは、時刻t1において、フライングキャパシタ回路30内の第2の接点SW2a~SW2nを交流電圧の30度間隔で定まる一定周期Tで同時に短時間ON/OFFさせる。これにより、フィルタ回路2a~2n内のフィルタ時定数で決定される抵抗器r2a~r2nを介し、アナログ入力電圧信号1a~1nを絶縁して、フライングキャパシタ回路30内の第2のコンデンサC2a~C2nに電荷を移動させることができる。更にこの後、中央演算装置CPUは、時刻t2aにおいて、フライングキャパシタ回路30内の第4の接点SW4a~SW4nのうち、SW4aを短時間閉成する。その後時刻t2bにおいて、フライングキャパシタ回路30内の第4の接点SW4bを短時間閉成する。また、この操作を複数の第4の接点SW4に対して順次実行する。ただし、最後の第4の接点SW4nまでの一連の操作は、交流電圧の30度間隔で定まる一定周期T後の時刻t3までには完了するものとされる。このように、第4の接点SW4a~SW4nを、第2の接点SW2a~SW2nの操作後のタイミングでON/OFFさせることで、複数点あるアナログ入力電圧を1点ずつ可変ゲインアンプ40に接続することができる。またこのとき、中央演算処理装置CPUの指令によって、第5の接点SW5を適宜選択操作し、入力点毎にゲイン設定を行い、アナログ/ディジタル変換器50にてアナログ信号をディジタル信号に変換することでアナログ入力をディジタル信号として取り込むことができる。なお、第5の接点SW5についての適宜の選択操作タイミングは、図3に示すように、例えば第4の接点SW4aであれば、時刻t2aの直前に行うことになる。通常の信号取り込みモードでは、30度ごとに上記の操作が繰り返し実行されることになるが、この前提としては制御電源がON状態で、常閉接点フィルタ回路2a内の第1の接点SW1とフライングキャパシタ回路30内の第3の接点SW3が開放している必要がある。本発明においては、制御電源がON状態で、常閉接点フィルタ回路2a内の第1の接点SW1とフライングキャパシタ回路30内の第3の接点SW3が開放するようにし、かつコンデンサと並列に接続して放電回路を構成しているために、更に以下のように使用することができる。まず、アナログ入力基板の点検作業後の処理に関して応用することができる。つまり、制御電源がON状態でのコンデンサ放電回路の動作は、中央演算処理装置CPUによりコンデンサ放電指令が出されると、フィルタ回路2a~2n内の第1の接点SW1及びフライングキャパシタ回路30内の第3の接点SW3を閉状態とさせることでコンデンサC1,C2を抵抗器r3、r4を介して放電させることができる。このことから、点検作業後の残留電圧の開放処理に応用することができる。また、制御電源を何らかの理由により喪失したとしても、以後の回復時の信頼度を高くすることができる。つまり、制御電源がOFF状態でのコンデンサ放電回路の動作は、フィルタ回路2a~2n内の第1の接点SW1及びフライングキャパシタ回路30内の第3の接点SW3にb接点のリレー接点を使用することで、電源断時に各リレー接点が閉状態となるため、外部に機材がなくてもコンデンサを放電させることができる。従って、再稼動時の残留電圧の開放処理に応用することができる。図4は、アナログ入力回路を搭載する基板と、制御電源と、常閉接点を駆動するリレーの接続関係を示した図である。基板Bdにはコンデンサを含むアナログ回路として例えばフィルタ回路2が搭載されており、コンデンサC1に並列に抵抗r3と常閉接点SW1の直列回路が接続されている。なお、フィルタ回路2は、フライングキャパシタ回路30であってもよい。また基板Bd内には制御電源母線Busが配置されており、基板内の回路の各所に電力供給している。制御電源母線Busには、接続端子11を介して外部電源Btが接続されている。さらに制御電源母線Bus間には常閉接点SW8を介して補助リレーRy1が接続されている。放電回路の常閉接点SW1は補助リレーRy1により駆動される。なお、常閉接点SW8は中央演算処理装置CPUの出力により開放操作がなされる。放電回路の常閉接点SW1は、以上のようにして駆動されるので、制御電源Btを喪失したときと、制御電源が健全でかつ中央演算処理装置CPUが出力したときに開放されることになり、放電を実行する。以上の構成とすることで、制御電源がON状態でもOFF状態でもコンデンサ放電回路によって放電動作をさせることができる。なお、抵抗器r3、r4はコンデンサ放電時の短絡電流を保護し、さらに最短時間で放電できる値を選定する。実施例1では、フライングキャパシタ回路30に入力チャンネル毎にコンデンサ放電回路抵抗r3と常閉接点SW3の直列回路を設けており、コンデンサ放電回路の部品点数が入力チャンネルの数だけ必要となっている。実施例2ではコンデンサ放電回路が共通化できる部分を1回路に集約させて部品点数を削減した。コンデンサ放電回路は放電時の短絡電流を防止するための保護抵抗r4と放電用リレー接点SW3にて構成され、フライングキャパシタ回路30の後段に接続される。本発明に関わるコンデンサ放電回路の構成及び動作の実施形態について詳細を示す。図2は、本発明の実施例2を示す回路図である。コンデンサ放電回路が共通化できる部位は、入力個別絶縁方式であることからフライングキャパシタ回路30内のコンデンサ放電回路である。図1の実施例1において、接点SW4a~SW4nは常開接点を用いているため、制御電源OFF時は接点が開状態となる。このため、フライングキャパシタ回路30内の第2のコンデンサC2a~C2nを放電させるためには、チャンネル毎にコンデンサ放電回路の常閉接点SW3a~SW3nが必要であった。そこで実施例2では、図1の第4の接点SW4a~SW4nが常開接点であったものを常閉接点とする。但し、第4の接点SW4a~SW4nの機能としては第2のコンデンサC2に蓄えられた電荷をAD変換器ADに導入することにある。そこで、第4の接点SW4a~SW4nを駆動する補助リレーを励磁して通常は第4の接点SW4a~SW4nを開放状態とする。また第2のコンデンサC2に蓄えられた電荷をAD変換器ADに導入するタイミングでのみ、補助リレーを消磁して第4の接点SW4a~SW4nを閉成状態とする。更にその上で第3の接点SW3を、フライングキャパシタ回路30の複数の第2のコンデンサに共通に並列に配置した常閉接点とする。そして、第3の接点SW3を駆動する補助リレーを励磁して通常は第3の接点SW3を開放状態とする。また点検後の残余電圧開放のタイミングでのみ、補助リレーを消磁して第3の接点SW3を閉成状態とする。図2の第2の実施例における通常の信号入力時の接点操作について説明すると、これは第4の接点SW4を常開接点、常閉接点のいずれで構成するにしても、図3の開閉タイミングで各接点を開閉すればよく、この点において、図1と図2の相違点はない。また制御電源ON時のコンデンサ放電回路の動作も図1の実施例1と同じである。また、制御電源を何らかの理由により喪失したとしても、以後の回復時の信頼度を高くすることができる。制御電源OFF時のコンデンサ放電回路の動作は、接点SW1,SW3,SW4がb接点のため、制御電源OFFにより接点が閉状態となることで、外部に機材が無くても短時間で放電させることができる。第1のコンデンサC1の放電回路の制御電源喪失時の動作は、図1と同じである。第2のコンデンサC2の放電回路の制御電源喪失時の動作は、励磁される補助リレーの常閉接点SW3,SW4が復帰して閉成することで、C2-SW4-r4-SW3-C2に至る閉回路を構成することで達成される。図2回路の場合にも、入力取り込み、点検作業後の残留電圧の開放処理、電源喪失後の信頼性確保の観点において、図1回路と同等の効果を達成できることが理解できる。かつ、図2回路を用いることで制御電源OFF時にフライングキャパシタ回路が全チャンネル接続されることから、コンデンサ放電回路のリレー接点SW3を1回路に集約できる。図5は、図2回路においてアナログ入力回路を搭載する基板と、制御電源と、常閉接点を駆動する補助リレーの接続関係を示した図である。基板Bdにはコンデンサを含むアナログ回路として例えばフライングキャパシタ回路30が搭載されており、コンデンサC2に並列に抵抗r4と常閉接点SW3、SW4の直列回路が接続されている。また基板Bd内には制御電源母線Busが配置されており、基板内の回路の各所に電力供給している。制御電源母線Busには、接続端子11を介して外部電源Btが接続されている。さらに制御電源母線Bus間には常閉接点SW9を介して補助リレーRy2が接続されている。また、常閉接点SW10を介して補助リレーRy3が接続されている。常閉接点SW4は補助リレーRy3により駆動され、常閉接点SW3は補助リレーRy2により駆動される。なお、常閉接点SW9、SW10は中央演算処理装置CPUの出力により開放操作がなされる。常閉接点SW3、SW4は、以上のようにして駆動されるので、制御電源Btを喪失したときと、制御電源が健全でかつ中央演算処理装置CPUが出力したときに開放されることになり、放電を実行する。以上の構成とすることで、制御電源がON状態でもOFF状態でもコンデンサ放電回路によって放電動作をさせることができる。なお、抵抗器r4はコンデンサ放電時の短絡電流を保護し、さらに最短時間で放電できる値を選定する。以上詳述したように、本発明によれば制御電源のON/OFFに関らずコンデンサ両端に放電回路を設けることでコンデンサが保持した電荷を放電させることができ、入力される電圧に関係なく安定した計測が実現できる。"