"半導体基板と、複数のメモリセルを含むメモリストリングを有するメモリセルアレイと、前記複数のメモリセルに接続される複数のワード線と、前記メモリストリングの一端に電気的に接続されるビット線と、前記メモリストリングの他端に電気的に接続されるソース線と、前記メモリストリング、前記複数のワード線、前記ビット線、及び前記ソース線に印加する電圧を制御する制御回路とを備え、前記メモリセルは、前記半導体基板に対して上方に向かって延びる半導体層をボディとして、前記半導体基板上に積層されており、前記制御回路は、選択メモリストリング内の選択メモリトランジスタのデータを選択的に消去し、前記選択メモリストリング内の非選択メモリトランジスタ及び非選択メモリストリングに対する前記消去動作を禁止するように、前記選択メモリストリングの前記半導体層をフローティング状態としたのち、前記選択メモリストリング内の非選択メモリトランジスタのゲートに接続される非選択ワード線に第1電圧を印加し、前記選択メモリストリング内の前記選択メモリトランジスタのゲートに接続される選択ワード線に前記第1電圧よりも小さい第2電圧を印加することを特徴とする不揮発性半導体記憶装置。前記メモリストリングの一端と前記ビット線との間に設けられるドレイン側選択トランジスタと、前記メモリストリングの他端と前記ソース線との間に設けられるソース側選択トランジスタと、前記ドレイン側選択トランジスタのゲートに接続されるドレイン側選択ゲート線と、前記ソース側選択トランジスタのゲートに接続されるソース側選択ゲート線とを更に備え、前記制御回路は、前記選択メモリストリングにおいては、前記ビット線及び前記ソース線には第3電圧を与える一方前記ドレイン側選択ゲート線及び前記ソース側選択ゲート線には第4電圧を与え、これにより前記ドレイン側選択トランジスタ及び前記ソース側選択トランジスタを非導通状態として前記選択メモリストリングの前記半導体層をフローティング状態とし、前記制御回路は、前記選択メモリストリングと前記ビット線、及び前記ソース線を共有する第1の非選択メモリストリングにおいては、前記ドレイン側選択ゲート線及び前記ソース側選択ゲート線に前記第4電圧よりも所定値だけ大きい第5電圧を与え、これにより前記第1の非選択メモリストリングの前記半導体層の電圧が所定の電圧以上に上昇した場合に前記ドレイン側選択トランジスタ及び前記ソース側選択トランジスタを導通状態にし、前記制御回路は、前記選択メモリストリングと前記ドレイン側選択ゲート線、前記ソース側選択ゲート線、及び前記ソース線を共有する第2の非選択メモリストリングにおいては、前記ビット線に前記第3電圧よりも所定値だけ小さい第6電圧を与え、これにより前記第2の非選択メモリストリングの前記半導体層の電圧が所定の電圧以上に上昇した場合に前記ドレイン側選択トランジスタを導通状態にすることを特徴とする請求項1記載の不揮発性半導体記憶装置。前記第3電圧は、前記第3電圧が前記半導体層に印加され前記第1電圧が前記非選択ワード線に印加されることで前記メモリトランジスタに保持されたデータが変動しないような値に設定される請求項2記載の不揮発性半導体記憶装置。前記第3電圧は、前記第3電圧が前記半導体層に印加され前記第2電圧が前記選択ワード線に印加されることで前記メモリトランジスタに保持されたデータが変動しないような値に設定される請求項2又は請求項3記載の不揮発性半導体記憶装置。前記消去動作は、前記メモリトランジスタの閾値電圧分布が許容電圧以上となった場合に、前記閾値電圧分布が前記許容電圧未満となるように前記閾値電圧分布をシフトさせるソフトイレース動作を含むことを特徴とする請求項1乃至請求項4のいずれか1項記載の不揮発性半導体記憶装置。前記制御回路は、前記非選択ワード線の電圧を複数回に分けて前記第1電圧まで上げることを特徴とする請求項1乃至請求項5のいずれか1項記載の不揮発性半導体記憶装置。本明細書の実施形態は、複数のメモリストリングのうち特定のメモリストリングに対して選択的に消去動作を実行可能な不揮発性半導体記憶装置を提供する。一態様に係る不揮発性半導体記憶装置は、半導体基板、メモリセルアレイ、複数のワード線、ビット線、ソース線、及び制御回路を有する。メモリセルアレイは、複数のメモリセルを含むメモリストリングを有する。複数のワード線は、複数のメモリセルに接続される。ビット線は、メモリストリングの一端に電気的に接続される。ソース線は、メモリストリングの他端に電気的に接続される。制御回路は、メモリストリング、複数のワード線、ビット線、及びソース線に印加する電圧を制御する。メモリセルは、半導体基板に対して上方に向かって延びる半導体層をボディとして、半導体基板上に積層されている。制御回路は、選択メモリストリング内の選択メモリトランジスタのデータを選択的に消去し、選択メモリストリング内の非選択メモリトランジスタ及び非選択メモリストリングに対する消去動作を禁止する。制御回路は、選択メモリストリングの半導体層をフローティング状態としたのち、選択メモリストリング内の非選択メモリトランジスタのゲートに接続される非選択ワード線に第1電圧を印加し、選択メモリストリング内の選択メモリトランジスタのゲートに接続される選択ワード線に第1電圧よりも小さい第2電圧を印加する。以下、図面を参照して、不揮発性半導体記憶装置の実施の形態について説明する。[第1の実施の形態][概略構成]先ず、図1を参照して、第1の実施の形態に係る不揮発性半導体記憶装置の概略構成について説明する。第1の実施の形態に係る不揮発性半導体記憶装置は、図1に示すように、メモリセルアレイMA、及び周辺回路CCを備える。なお、周辺回路CCの具体的構成については、図5にて後述する。メモリセルアレイMAは、図1に示すように、m個のメモリブロックMB1、...MBmを含んでいる。なお、以下において、全てのメモリブロックMB1mを総称する場合には、メモリブロックMBと記載する場合もある。各メモリブロックMBは、2個のサブブロックSB1、SB2を有する。2個はあくまで一例であり、これに限定されるものではない。サブブロックSB1は、n個のメモリユニットMU1、1~MU1、nを有する。サブブロックSB2は、n個のメモリユニットMU2、1~MU2、nを有する。n個はあくまで一例であり、これに限定されるものではない。なお、以下において、全てのサブブロックSB1、SB2を総称する場合には、サブブロックSBと記載する場合もある。また、全てのメモリユニットMU1、1~MU2、nを総称する場合には、メモリユニットMUと記載する場合もある。メモリユニットMUの一端は、ビット線BLに接続され、メモリユニットMUの他端は、ソース線SLに接続される。ビット線BLは、複数のメモリブロックMBを跨ぐようにカラム方向に延びるように形成される。以下において、全てのビット線BL1BLnを総称する場合には、ビット線BLと記載する場合もある。メモリユニットMUは、メモリストリングMS、ソース側選択トランジスタSSTr、及びドレイン側選択トランジスタSDTrを有する。メモリストリングMSは、図1に示すように、直列接続されたメモリトランジスタMTr1~MTr8メモリセル、及びバックゲートトランジスタBTrを有する。メモリトランジスタMTr1~MTr4、MTr5~MTr8は、各々、直列接続される。バックゲートトランジスタBTrは、メモリトランジスタMTr4とメモリトランジスタMTr5との間に接続される。メモリトランジスタMTr1~MTr8は、その電荷蓄積層に電荷を蓄積することによってデータを保持する。バックゲートトランジスタBTrは、少なくともメモリストリングMSを動作の対象として選択した場合に導通状態とされる。メモリブロックMB1~MBmのそれぞれにおいて、n行2列のマトリクス状に配列されたメモリトランジスタMTr1~MTr8のゲートには、各々、ワード線WL1~WL8が共通に接続される。n行2列のバックゲートトランジスタBTrのゲートには、バックゲート線BGが共通に接続される。ソース側選択トランジスタSSTrのドレインは、メモリストリングMSのソースに接続される。ソース側選択トランジスタSSTrのソースはソース線SLに接続される。サブブロックSB1、SB2においてロウ方向に1列に並ぶn個のソース側選択トランジスタSSTrのゲートには、各々、1本のソース側選択ゲート線SGS1、SGS2が共通に接続される。なお、以下では、ソース側選択ゲート線SGS1、2を区別せず総称してソース側選択ゲート線SGSと称することもある。ドレイン側選択トランジスタSDTrのソースは、メモリストリングMSのドレインに接続される。ドレイン側選択トランジスタSDTrのドレインは、ビット線BLに接続される。サブブロックSB1、SB2においてロウ方向に一列に並ぶn個のドレイン側選択トランジスタSDTrのゲートには、各々、ドレイン側選択ゲート線SGD1、SGD2が共通に接続される。なお、以下では、ドレイン側選択ゲート線SGD1、2を区別せず総称してドレイン側選択ゲート線SGDと称することもある。[積層構造]1つのメモリブロックMBは、図2及び図3に示すように、半導体基板20上に順次積層されたバックゲート層30、メモリ層40、選択トランジスタ層50、及び配線層60を有する。バックゲート層30は、バックゲートトランジスタBTrとして機能する。メモリ層40は、メモリトランジスタMTr1~MTr8として機能する。選択トランジスタ層50は、ドレイン側選択トランジスタSDTr、及びソース側選択トランジスタSSTrとして機能する。配線層60は、ソース線SL、及びビット線BLとして機能する。バックゲート層30は、図2及び図3に示すように、バックゲート導電層31を有する。バックゲート導電層31は、バックゲート線BG、及びバックゲートトランジスタBTrのゲートとして機能する。バックゲート導電層31は、半導体基板20と平行なロウ方向及びカラム方向に2次元的に、板状に広がるように形成される。バックゲート導電層31は、例えば、ポリシリコンpoly-Siの材料を用いる。バックゲート層30は、図3に示すように、メモリゲート絶縁層43、及び連結半導体層44Bを有する。メモリゲート絶縁層43は、連結半導体層44Bとバックゲート導電層31との間に設けられる。連結半導体層44Bは、バックゲートトランジスタBTrのボディチャネルとして機能する。連結半導体層44Bは、バックゲート導電層31を掘り込むように形成される。連結半導体層44Bは、上面からみてカラム方向を長手方向とする略矩形状に形成される。連結半導体層44Bは、1つのメモリブロックMB中でロウ方向及びカラム方向にマトリクス状に形成される。連結半導体層44Bは、例えば、ポリシリコンpoly-Siの材料を用いる。メモリ層40は、図2及び図3に示すように、バックゲート層30の上層に形成される。メモリ層40は、4層のワード線導電層41a~41dを有する。ワード線導電層41aは、ワード線WL4、及びメモリトランジスタMTr4のゲートとして機能する。また、ワード線導電層41aは、ワード線WL5、及びメモリトランジスタMTr5のゲートとしても機能する。同様に、ワード線導電層41b~41dは、各々、ワード線WL1~WL3、及びメモリトランジスタMTr1~MTr3のゲートとして機能する。また、ワード線導電層41b~41dは、各々、ワード線WL6~WL8、及びメモリトランジスタMTr6~MTr8のゲートとしても機能する。ワード線導電層41a~41dは、その上下間に層間絶縁層45を挟んで積層される。ワード線導電層41a~41dは、ロウ方向図3の紙面垂直方向を長手方向として延びるように形成される。ワード線導電層41a~41dは、例えば、ポリシリコンpoly-Siの材料を用いる。メモリ層40は、図2及び図3に示すように、メモリゲート絶縁層43、柱状半導体層44A、及びダミー半導体層44Dを有する。メモリゲート絶縁層43は、柱状半導体層44Aとワード線導電層41a~41dとの間に設けられる。柱状半導体層44Aは、メモリトランジスタMTr1~MTr8のボディチャネルとして機能する。ダミー半導体層44Dは、配列ピッチの関連で設けられるものであり、メモリトランジスタMTr1~MTr8の一部を構成するものではない。メモリゲート絶縁層43は、ワード線導電層41a~41dの側面側からメモリ柱状半導体層44側へと、ブロック絶縁層43a、電荷蓄積層43b、及びトンネル絶縁層43cを有する。電荷蓄積層43bは、電荷を蓄積可能に構成される。ブロック絶縁層43aは、ワード線導電層41a~41dの側壁に所定の厚みをもって形成される。電荷蓄積層43bは、ブロック絶縁層43aの側壁に所定の厚みをもって形成される。トンネル絶縁層43cは、電荷蓄積層43bの側壁に所定の厚みをもって形成される。ブロック絶縁層43a、及びトンネル絶縁層43cは、酸化シリコンSiO2の材料を用いる。電荷蓄積層43bは、窒化シリコンSiNの材料を用いる。柱状半導体層44Aは、ワード線導電層41a~41d、及び層間絶縁層45を貫通するように形成される。柱状半導体層44Aは、半導体基板20に対して垂直方向に延びる。一対の柱状半導体層44Aは、連結半導体層44Bのカラム方向の端部近傍に整合するように形成される。柱状導体層44Aは、例えば、ポリシリコンpoly-Siの材料を用いる。なお、ダミー半導体層44Dは、ワード線導電層41a~41d、及び層間絶縁層45を貫通するように形成される。ダミー半導体層44Dは、前述のようにメモリトランジスタMTr1~8の一部を構成するものではないので、その下方には連結半導体層44A及びバックゲート導電層31は設けられていない。上記バックゲート層30及びメモリ層40において、一対の柱状半導体層44A、及びその下端を連結する連結半導体層44Bは、メモリストリングMSのボディチャネルとして機能するメモリ半導体層44を構成する。メモリ半導体層44は、ロウ方向からみてU字状に形成される。上記バックゲート層30の構成を換言すると、バックゲート導電層31は、メモリゲート絶縁層43を介して連結半導体層44Bの側面及び下面を取り囲むように形成される。また、上記メモリ層40の構成を換言すると、ワード線導電層41a~41dは、メモリゲート絶縁層43を介して柱状半導体層44Aの側面を取り囲むように形成される。選択トランジスタ層50は、図2及び図3に示すように、ソース側導電層51a、ドレイン側導電層51b、及びダミー導電層51cを有する。ソース側導電層51aは、ソース側選択ゲート線SGS、及びソース側選択トランジスタSSTrのゲートとして機能する。ドレイン側導電層51bは、ドレイン側選択ゲート線SGD、及びドレイン側選択トランジスタSDTrのゲートとして機能する。ダミー導電層51cは、配列ピッチの関係で設けられるものであり、ソース側選択ゲート線SGS及びドレイン側選択ゲート線SGDとしては機能しない。ソース側導電層51aは、メモリ半導体層44を構成する一方の柱状半導体層44Aの上層に形成される。ドレイン側導電層51bは、ソース側導電層51aと同層であって、メモリ半導体層44を構成する他方の柱状半導体層44Aの上層に形成される。ダミー導電層51cは、ソース側導電層51aと同層であって、柱状半導体層44Aの上層以外の箇所に設けられる。複数のソース側導電層51a、ドレイン側導電層51b、及びダミー導電層51cは、ロウ方向に延びるように形成される。ソース側導電層51a、及びドレイン側導電層51bは、例えば、ポリシリコンpoly-Siの材料を用いる。選択トランジスタ層50は、図3に示すように、ソース側ゲート絶縁層53a、ソース側柱状半導体層54a、ドレイン側ゲート絶縁層53b、ドレイン側柱状半導体層54b、及びダミー半導体層54Dを有する。ソース側柱状半導体層54aは、ソース側選択トランジスタSSTrのボディチャネルとして機能する。ドレイン側柱状半導体層54bは、ドレイン側選択トランジスタSDTrのボディチャネルとして機能する。ソース側ゲート絶縁層53aは、ソース側導電層51aとソース側柱状半導体層54aとの間に設けられる。ソース側柱状半導体層54aは、ソース側導電層51aを貫通するように形成される。ソース側柱状半導体層54aは、ソース側ゲート絶縁層53aの側面及び一対の柱状半導体層44Aの一方の上面に接続され、半導体基板20に対して垂直方向に延びるように柱状に形成される。ソース側柱状半導体層54aは、例えば、ポリシリコンpoly-Siの材料を用いる。ドレイン側ゲート絶縁層53bは、ドレイン側導電層51bとドレイン側柱状半導体層54bとの間に設けられる。ドレイン側柱状半導体層54bは、ドレイン側導電層51bを貫通するように形成される。ドレイン側柱状半導体層54bは、ドレイン側ゲート絶縁層53bの側面及び一対の柱状半導体層44Aの他方の上面に接続され、半導体基板20に対して垂直方向に延びるように柱状に形成される。ドレイン側柱状半導体層54bは、例えば、ポリシリコンpoly-Siの材料を用いる。ダミー半導体層54Dは、ダミー導電層51cを貫通するように形成される。ダミー半導体層54Dは、I字状に形成される。ダミー半導体層54Dの下面は、ダミー半導体層44Dの上面に接する。配線層60は、ソース線層61、ビット線層62、及びプラグ層63を有する。ソース線層61は、ソース線SLとして機能する。ビット線層62は、ビット線BLとして機能する。ソース線層61は、ソース側柱状半導体層54aの上面に接し、ロウ方向に延びるように形成される。ビット線層62は、プラグ層63を介してドレイン側柱状半導体層54bの上面に接し、カラム方向に延びるように形成される。ソース線層61、ビット線層62、及びプラグ層63は、例えば、タングステン等の金属の材料を用いる。次に、図4を参照して、ワード線導電層41aの形状について詳しく説明する。なお、ワード線導電層41b~41dは、ワード線導電層41aと同様の形状であるため、それらの説明は省略する。ワード線導電層41aは、図4に示すように、1つのメモリブロックMBに一対設けられる。一方のワード線導電層41aは、上面からみてT字状凸状に形成される。他方のワード線導電層41aは、T字状のワード線導電層41aに対向するように、コの字状凹状に形成される。[周辺回路CCの構成]次に、図5を参照して、上記第1の実施の形態の消去動作を実行可能とする周辺回路CCの具体的構成につていて説明する。周辺回路CCは、図5に示すように、アドレスデコーダ回路11、昇圧回路12a~12c、ワード線駆動回路13a、13b、バックゲート線駆動回路14、選択ゲート線駆動回路15a、15b、ソース線駆動回路16、センスアンプ回路17、シーケンサ18、及びロウデコーダ回路19a、19bを有する。アドレスデコーダ回路11は、バスを介してロウでコーダ19a、19bに接続される。アドレスデコーダ回路11は、信号BADをロウデコーダ回路19a、19bに出力する。信号BADは、メモリブロックMBブロックアドレスを指定するための信号である。昇圧回路12a~12cは、基準電圧を昇圧させた昇圧電圧を生成する。昇圧回路12aは、ワード線駆動回路13a、13bに接続される。昇圧回路12aは、昇圧した電圧をワード線駆動回路13a、13bに転送する。昇圧回路12bは、ソース線駆動回路16に接続される。昇圧回路12bは、昇圧した電圧をソース線駆動回路16に出力する。昇圧回路12cは、ロウデコーダ回路19a、19bに接続される。昇圧回路12cは、昇圧した信号RDECをロウデコーダ回路19a、19bに出力する。ワード線駆動回路13aは、ロウデコーダ19aに接続される。ワード線駆動回路13aは、信号VCG5~VCG8をロウデコーダ19aに出力する。ワード線駆動回路13bは、ロウデコーダ19bに接続される。ワード線駆動回路13bは、信号VCG1~VCG4をロウデコーダ19bに出力する。信号VCG1~VCG8は、選択メモリブロックMB内のワード線WL1~WL8を駆動する際に用いられる。バックゲート線駆動回路14は、ロウデコーダ19bに接続される。バックゲート線駆動回路14は、信号VBGをロウデコーダ19bに出力する。信号VBGは、選択メモリブロックMBのバックゲート線BGを駆動する際に用いられる。選択ゲート線駆動回路15aは、ロウデコーダ19aに接続される。選択ゲート線駆動回路15aは、信号VSGS2、信号VSGD1、及び信号VSGOFFをロウデコーダ19aに出力する。選択ゲート線駆動回路15bは、ロウデコーダ19bに接続される。選択ゲート線駆動回路15bは、信号VSGS1、信号VSGD2、及び信号VSGOFFをロウデコーダ19bに出力する。信号VSGS1、VSGS2は、各々、選択メモリブロックMB内のソース側選択ゲート線SGS1、SGS2を駆動する際に用いられる。信号VSGD1、VSGD2は、各々、選択メモリブロックMB内のドレイン側選択ゲート線SGD1、SGD2を駆動する際に用いられる。信号VSGOFFは、非選択メモリブロックMBのソース側選択ゲート線SGS1、SGS2、及びドレイン側選択ゲート線SGD1、SGD2を駆動する際に用いられる。上記信号VSGS2、信号VSGD1、及び信号VSGOFFは、選択ゲート線駆動回路15aからロウデコーダ回路19aを介して各種配線に入力される。また、信号VSGOFF、VSGD2、VSGS1は、選択ゲート線駆動回路15bからロウデコーダ回路19bを介して各種配線に入力される。ソース線駆動回路16は、ソース線SLに接続される。ソース線駆動回路16aは、信号VSLをソース線SLに出力する。信号VSLは、ソース線SLを駆動する際に用いられる。センスアンプ回路17は、ビット線BLに接続される。センスアンプ回路17は、信号VBLを出力することにより、ビット線BLを所定の電圧まで充電し、その後ビット線BLの電圧の変化に基づきメモリトランジスタMTr1~MTr8の保持データを判定する。シーケンサ18は、上記回路11~17に接続される。シーケンサ18は、回路11~17に制御信号を供給し、それら回路を制御する。ロウデコーダ回路19a、19bは、一つのメモリブロックMBに対して、各々一つ設けられる。ロウデコーダ19aは、ワード線WL5~8、ソース側選択ゲート線SGS2、及びドレイン側選択ゲート線SGD1に接続される。ロウデコーダ19bは、ワード線WL1~4、バックゲート線BG、ドレイン側選択ゲート線SGD2、及びソース側選択ゲート線SGS1に接続される。ロウデコーダ回路19aは、信号BAD、信号VCG5~VCG8に基づき、ワード線WL5~8を介してメモリトランジスタMTr5~MTr8のゲートに信号VCG5<i>~VCG8<i>を入力する。また、ロウデコーダ回路19aは、信号BAD、信号VSGS2、及び信号SGOFFに基づき、ソース側選択ゲート線SGS2を介して選択的にサブブロックSB2内のソース側選択トランジスタSSTrのゲートに信号VSGS2<i>を入力する。また、ロウデコーダ回路19aは、信号BAD、信号VSGD1、及び信号SGOFFに基づき、ドレイン側選択ゲート線SGD1を介して選択的にサブブロックSB1内のドレイン側選択トランジスタSDTrのゲートに信号VSGD1<i>を入力する。ロウデコーダ回路19aは、電圧変換回路19aa、第1転送トランジスタTra1~Tra6、及び第2転送トランジスタTrb1、Trb2を有する。電圧変換回路19aaは、アドレスデコーダ回路11、昇圧回路12d、第1転送トランジスタTra1~Tra6のゲート、及び第2転送トランジスタTrb1、Trb2のゲートに接続される。電圧変換回路19aaは、信号BAD、及び信号RDECに基づき信号VSELa<i>を生成し、第1転送トランジスタTra1~Tra6のゲートに出力する。また、電圧変換回路19aaは、信号BAD、信号RDECに基づき、信号VUSELa<i>を生成し、第2転送トランジスタTrb1、Trb2のゲートに出力する。第1転送トランジスタTra1~Tra4は、各々、ワード線駆動回路13aとワード線WL5~WL8との間に接続される。第1転送トランジスタTra1~Tra4は、各々、信号VCG5~VCG8、VSELa<i>に基づき、ワード線WL5~WL8に信号VCG5<i>~VCG8<i>を出力する。第1転送トランジスタTra5は、選択ゲート線駆動回路15aとドレイン側選択ゲート線SGD1との間に接続される。第1転送トランジスタTra5は、信号VSGD1、及び信号VSELa<i>に基づき、ソース側選択ゲート線SGS2に信号VSGD1<i>を出力する。第1転送トランジスタTra6は、選択ゲート線駆動回路15aとドレイン側選択ゲート線SGS2との間に接続される。第1転送トランジスタTra6は、信号VSGS2、及び信号VSELa<i>に基づき、ドレイン側選択ゲート線SGS2に信号VSGS2<i>を出力する。第2転送トランジスタTrb1は、選択ゲート線駆動回路15aとソース側選択ゲート線SGS2との間に接続される。第2転送トランジスタTrb2は、選択ゲート線駆動回路15aとドレイン側選択ゲート線SGD1との間に接続される。ロウデコーダ回路19bは、信号BAD、及び信号VCG1~VCG4に基づき、ワード線WL1~4を介してメモリトランジスタMTr1~MTr4のゲートに信号VCG1<i>~VCG4<i>を入力する。また、ロウデコーダ回路19bは、信号BAD、及び信号VBGに基づき、バックゲート線BGを介してバックゲートトランジスタBTrのゲートに信号VBG<i>を入力する。また、ロウデコーダ回路19bは、信号BAD、信号VSGS1、及び信号SGOFFに基づき、ソース側選択ゲート線SGS1を介して選択的にサブブロックSB1内のソース側選択トランジスタSSTrのゲートに信号VSGS1<i>を入力する。また、ロウデコーダ回路19bは、信号BAD、信号VSGD2、及び信号SGOFFに基づき、ドレイン側選択ゲート線SGD2を介して選択的にサブブロックSB2内のドレイン側選択トランジスタSDTrのゲートに信号VSGD2<i>を入力する。ロウデコーダ回路19bは、電圧変換回路19ba、第1転送トランジスタTrc1~Trc7、及び第2転送トランジスタTrd1、Trd2を有する。電圧変換回路19baは、アドレスデコーダ回路11、昇圧回路12d、第1転送トランジスタTrc1~Trc7のゲート、及び第2転送トランジスタTrd1、Trd2のゲートに接続される。電圧変換回路19baは、信号BAD、信号RDECに基づき信号VSELb<i>を生成し、第1転送トランジスタTrc1~Trc7のゲートに出力する。また、電圧変換回路19baは、信号BAD、信号RDECに基づき信号VUSELb<i>を生成し、第2転送トランジスタTrd1、Trd2のゲートに出力する。第1転送トランジスタTrc1~Trc4は、各々、ワード線駆動回路13bとワード線WL1~WL4との間に接続される。第1転送トランジスタTrc1~Trc4は、信号VCG1~VCG4、VSELb<i>に基づき、ワード線WL1~WL4に信号VCG1<i>~VCG4<i>を出力する。第1転送トランジスタTrc5は、バックゲート線駆動回路14とバックゲート線BGとの間に接続される。第1転送トランジスタTrc5は、信号VBG、及び信号VSELb<i>に基づき、バックゲート線BGに信号VBG<i>を出力する。第1転送トランジスタTrc6は、選択ゲート線駆動回路15bとソース側選択ゲート線SGS1との間に接続される。第1転送トランジスタTrc6は、信号VSGS1、及び信号VSELb<i>に基づき、ソース側選択ゲート線SGS1に信号VSGS1<i>を出力する。第1転送トランジスタTrc7は、選択ゲート線駆動回路15bとドレイン側選択ゲート線SGD2との間に接続される。第1転送トランジスタTrc7は、信号VSGD2、及び信号VSELb<i>に基づき、ドレイン側選択ゲート線SGD2に信号VSGD2<i>を出力する。第2転送トランジスタTrd1は、選択ゲート線駆動回路15bとソース側選択ゲート線SGS1との間に接続される。第2転送トランジスタTrd2は、選択ゲート線駆動回路15bとドレイン側選択ゲート線SGD2との間に接続される。以上に示した図5に示す周辺回路CCの構成によって、第1の実施の形態の消去動作は実行可能とされる。次に、図6を参照して、センスアンプ回路17の具体的構成について説明する。センスアンプ回路17は、図6に示すように、複数の選択回路171、及び電圧変換回路172A、172Bを有する。選択回路171は、選択的にソース線SLにビット線BLを接続し、ビット線BLの電位をソース線SLと同電位に設定する。選択回路171は、図6に示すように、ページバッファ171a、トランジスタ171b、171cを有する。ページバッファ171aは、ビット線BLからの信号を受け付け、その信号に基づく出力を入出力端子I/O、及びアドレスデコーダ回路11に入力する図5参照。トランジスタ171bの一端は、ページバッファ171aに接続される。また、トランジスタ171bの他端は、ビット線BLに接続され、その制御ゲートは、電圧変換回路172Aからの出力信号VCUTを受け付ける。トランジスタ171cの一端は、ビット線BLに接続される。トランジスタ171cの他端は、ソース線SLに接続され、その制御ゲートは、電圧変換回路172Bからの出力信号VRSTを受け付ける。電圧変換回路172Aは、シーケンサ18からの信号を受け付け、その信号に基づく信号VCUTを出力する。電圧変換回路172Bは、シーケンサ18からの信号を受け付け、その信号に基づく信号VRSTを出力する。[消去動作]次に、図7A及び図7Bを参照して、第1の実施の形態に係る不揮発性半導体記憶装置の消去動作について説明する。図7Aは、そのような選択的な消去動作を行う場合において各種配線に印加される電圧を示す図である。図7Aは、消去対象のメモリトランジスタが含まれるメモリユニットMU1,1と、同じブロック内のメモリユニットMU1,2、MU2,1、MU2,2を簡略的に示している。図7Bは、上述の選択消去動作を実行する時の各メモリユニットMUの状態を個別に示す図である。なお、図7Aにおいては、メモリトランジスタMTr5~MTr8を省略し、メモリストリングMSのボディは積層方向に延びるように示している。図7Aに示すように、メモリユニットMU1、2は、メモリユニットMU1、1とソース側選択ゲート線SGS1及びドレイン側選択ゲート線SGD1により共通接続される。メモリユニットMU2、2は、メモリユニットMU2、1とソース側選択ゲート線SGS2及びドレイン側選択ゲート線SGD2により共通接続される。また、図7Aに示すように、メモリユニットMU2、1は、メモリユニットMU1、1とビット線BL1により共通接続される。また、メモリユニットMU2、2は、メモリユニットMU1、2とビット線BL2により共通接続される。図7Aにおいて、周辺回路CCは、メモリブロックMB1選択メモリブロック内のメモリユニットMU1、1に含まれるメモリストリングMS選択メモリストリングに対して選択的に消去動作を実行する。さらに具体的には、周辺回路CCは、メモリストリングMSの例えばメモリトランジスタMTr3選択メモリトランジスタに対して選択的に消去動作を実行する。一方、周辺回路CCは、選択されたメモリユニットMU1,1内のその他のメモリトランジスタMTr1、MTr2、MTr4~MTr8非選択メモリトランジスタに対して消去動作を禁止する。また、周辺回路CCは、メモリブロックMB1内の、選択メモリユニットMU1,1以外のメモリセルユニットMUメモリユニットMU1、2、MU2、1、MU2、2における非選択メモリストリングに対して消去動作を禁止する。図7Aに示すように、消去動作時、メモリユニットMU1,1に接続されるビット線BL1は電圧Vmid5~15V程度を印加される。ソース線SLは、電圧Vmidを印加される。ここで電圧Vtは、選択トランジスタSSTr、SDTrの閾値電圧、またはそれに近似する電圧値であり、例えば1.5V程度である。選択メモリトランジスタMTr3のゲートに接続されるワード線WL3選択ワード線は接地電位GNDを与えられる。一方、ワード線WL1、WL2、WL4~WL8非選択ワード線、及びバックゲート線BGは、消去動作開始直後は接地電位を与えられ、その後、後述するタイミングで電圧VeraVera>Vmidを印加される。また、選択メモリユニット1、1に接続されるドレイン側選択ゲート線SGD1、及びソース側選択ゲート線SGS1は、電圧Vmidを印加される。上記図7Aに示した電圧制御により、図7Bに示すように、メモリユニットMU1、1において、ドレイン側選択トランジスタSDTr及びソース側選択トランジスタSSTrは非導通状態となり、メモリユニットMU1,1の柱状半導体層44Aボディはフローティング状態となる。その後、メモリユニット1,1内の非選択メモリトランジスタMTr1~2、MTr4~8のゲートに接続される非選択ワード線WL1、WL2、WL4に電圧Veraを印加し、一方、選択メモリトランジスタMTr3のゲートに接続される選択ワード線WL3には、接地電圧GNDを印加する。これにより、非選択メモリトランジスタMTr1~2、MTr4~8のボディの電位は、容量カップリングにより電圧Vera近くまで上昇する。一方、選択メモリトランジスタMTr3のボディの電位は、接地電位GND近くのまま維持される。このようなメモリトランジスタMTr3のボディの電位差と、メモリトランジスタMTr2、MTr4のボディの電位差により、メモリトランジスタMTr3においてトンネル電流が生じる。このトンネル電流で生じたホールは、メモリトランジスタMTr3のボディに注入され、そのメモリトランジスタMTr3のボディの電圧は上がる。これにより、メモリトランジスタMTr3選択メモリトランジスタのゲートとボディの間に高電圧が印加され、そのメモリトランジスタMTr3のみに対して選択的に消去動作が実行される。なお、メモリトランジスタMTr1、MTr2、MTr4~MTr8のボディにはホールは注入されず、それらメモリトランジスタMTr1、MTr2、MTr4~MTr8に対して消去動作は禁止される。次に、消去動作を禁止される非選択メモリユニットMU1、2に印加される電圧を説明する。図7Aに示すように、非選択メモリユニットMU1、2は、選択メモリユニットMU1、1とワード線WL1~8、バックゲート線BG、ドレイン側選択ゲート線SGD1、ソース側選択ゲート線SGS1、及びソース線SLを共有している。一方、非選択メモリユニットMU1、2は、選択メモリユニットMU1、1に接続されたビット線BL1とは別のビット線BL2に接続される。このビット線BL2には電圧Vmid-Vtが印加される。以上のような電圧関係から、図7Bに示すように、非選択メモリユニットMU1、2において、ソース線SL、ソース側選択ゲート線SGS1にいずれも電圧Vmidが印加されるので、ソース側選択トランジスタSSTrは、非導通状態に維持される。一方、ビット線BL2には電圧Vmid-Vtが印加され、ドレイン側選択ゲート線SGD1には電圧Vmidが印加されるので、非選択メモリユニットMU1,2のボディが電圧Vmid以上に上昇すると、ドレイン側選択トランジスタSDTrは導通する。これにより、非選択メモリユニット1,2のボディの電位は電圧Vmid以上には上昇しない。すなわち、非選択メモリユニットMU1,2のボディの電位は、選択メモリユニットMU1,1と同様、非選択ワード線WL1,WL2、WL4の電位がVeraに上昇することにより、カップリングで上昇しようとする。しかし、ボディの電位が電圧Vmid以上になると、ドレイン側選択トランジスタSDTr、及びソース側選択トランジスタSSTrは導通する。このため、非選択メモリユニット1,2のボディの電位は電圧Vmid以上には上昇しない。従って、非選択メモリユニット1,2では、メモリトランジスタMTr1~2、4~8では、そのボディの電圧が電圧Vmid付近に維持される。電圧Vmidと電圧Veraとの電位差では、十分な消去動作は実行されない値に設定されている。したがって、メモリトランジスタMTr1~2、4~8に保持されるデータは変動しない。また、電圧Vmidと接地電圧GNDとの電位差も、電圧Vmidと電圧Veraとの電位差と同様に、十分な消去動作は実行されない値に設定されている。したがって、メモリトランジスタMTr3に保持されたデータは変動しない。次に、同じく消去動作を禁止される非選択メモリユニットMU2、1に印加される電圧を説明する。図7Aに示すように、非選択メモリユニットMU2、1は、選択メモリユニットMU1、1とワード線WL1~WL8、バックゲート線BG、ビット線BL1、及びソース線SLを共有している。一方、非選択メモリユニットMU2、1は、選択メモリユニットMU1、1に接続されたドレイン側選択ゲート線SGD1、ソース側選択ゲート線SGS1とは別のドレイン側選択ゲート線SGD2、ソース側選択ゲート線SGS2に接続される。これらドレイン側選択ゲート線SGD2、ソース側選択ゲート線SGS2には電圧VmidVtが印加される。以上のような配線の接続及びその電圧から、図7Bに示すように、非選択メモリユニットMU2、1において、ソース線SLには電圧Vmidが印加され、ソース側選択ゲート線SGS2には電圧VmidVtが印加されるので、ソース側選択トランジスタSSTrは、導通状態にされる。また、ビット線BL1には電圧Vmidが印加され、ドレイン側選択ゲート線SGD2には電圧VmidVtが印加されるので、ドレイン側選択トランジスタSDTrは導通状態にされる。これにより、非選択メモリユニット1,2のボディの電位は電圧Vmid以上には上昇しない。よって、メモリトランジスタMTr1~8対して十分な消去動作は実行されずに、メモリトランジスタMTr1~8に保持されたデータは変動しない。次に、同じく消去動作を禁止される非選択メモリユニットMU2、2に印加される電圧を説明する。図7Aに示すように、非選択メモリユニットMU2、2は、選択メモリユニットMU1、1とワード線WL1~WL8、バックゲート線BG、及びソース線SLを共有している。一方、非選択メモリユニットMU2、2は、非選択メモリユニットMU1、2とビット線BL2を共有している。また、非選択メモリユニットMU2、2は、非選択メモリユニットMU2、1とドレイン側選択ゲート線SGD2、ソース側選択ゲート線SGS2を共有している。以上のような配線の接続及びその電圧から、図7Bに示すように、非選択メモリユニットMU2、2において、ソース側選択トランジスタSSTr及びドレイン側選択トランジスタSDTrは導通状態にされる。これにより、非選択メモリユニット1,2のボディの電位は電圧Vmid以上には上昇しない。よって、メモリトランジスタMTr1~8対して十分な消去動作は実行されずに、メモリトランジスタMTr1~8に保持されたデータは変動しない。次に、図7Aに示すように電圧を制御した場合におけるメモリユニットMU1、1、MU1、2、MU2、1、及びMU2、2の電位関係について図8~図11を参照してより詳しく説明する。先ず、図8を参照して、選択メモリユニットMU1、1の電位関係について説明する。図8に示すように、初期状態図8のaから上記図7Aのように電圧を印加すると、選択メモリユニットMU1、1において、ドレイン側選択トランジスタSDTr、及びソース側選択トランジスタSSTrは非導通状態OFFとなる図8のb。これにより、選択メモリユニットMU1、1内のメモリトランジスタMTr1~MTr8のボディはフローティング状態となる。上記のようにメモリトランジスタMTr1~MTr8のボディがフローティング状態で、メモリトランジスタMTr1、MTr2、MTr4~MTr8のゲートには電圧Veraが印加され、メモリトランジスタMTr3のゲートには電圧GNDが印加される。したがって、メモリトランジスタMTr1、MTr2、MTr4~MTr8のボディの電圧は、それらのゲートとカップリングして電圧Veraまで上がる一方、メモリトランジスタMTr3のボディの電圧は上がらず、略接地電圧GNDとなる。これにより、メモリトランジスタMTr3とメモリトランジスタMTr2、MTr4との間にポテンシャルの括れが生じる。そして、このポテンシャルの括れた部分において、ポテンシャル障壁を越えてトンネル電流が発生する図8のb。そして、図8のbの状態から所定時間経過後、トンネル電流により生じたホールがメモリトランジスタMTr3のボディへと蓄積され、メモリトランジスタMTr3のボディの電圧は上昇する図8のc。結果、上昇したメモリトランジスタMTr3のボディの電圧と、メモリトランジスタMTr3のゲートの接地電圧GNDとの間の電位差により、メモリトランジスタMTr3のデータは消去される。次に、図9を参照して、非選択メモリユニットMU1、2の電位関係について説明する。図9に示すように、初期状態図9のaから上記図7Aのように電圧を印加し、メモリトランジスタMTr4~8のボディが電圧Vmid以上に上昇すると、ドレイン側選択トランジスタSDTrは導通状態ONとなる一方、ソース側選択トランジスタSSTrは非導通状態OFFに保持される図9のb。これにより、ドレイン側選択トランジスタSDTrを介してビット線BLから電子が流れ込む一方、メモリトランジスタMTr1、MTr2はフローティング状態となる図9のb。したがって、メモリトランジスタMTr1、MTr2のボディは電圧Veraを印加されたそれらのゲートとカップリングして電圧Veraまで充電される。一方、メモリトランジスタMTr3のゲートは接地GNDされる。これにより、メモリトランジスタMTr2とメモリトランジスタMTr3との間にポテンシャルの括れが生じる。そして、このポテンシャルの括れた部分において、ポテンシャル障壁を越えてトンネル電流が発生する図9のb。しかしながら、ポテンシャルの関係により、ホールはメモリトランジスタMTr3のボディからメモリトランジスタMTr4のボディへと流れ、メモリトランジスタMTr3のボディの電圧は、電圧Vmid以上とはならない図9のc。これにより、非選択メモリユニットMU1、2において、メモリトランジスタMTr3のゲートとボディとの間には高電圧が印加されず、メモリトランジスタMTr3のデータは変更しない。なお、メモリユニット1、3~MU1、nも、非選択メモリユニットMU1、2と同様の電位関係となり、それらに含まれるメモリトランジスタMTr1~MTr8のデータも変更しない。次に、図10を参照して、非選択メモリユニットMU2、1の電位関係について説明する。図10に示すように、初期状態図10のaから上記図7Aのように電圧を印加すると、非選択メモリユニットMU2、1において、ドレイン側選択トランジスタSDTr及びソース側選択トランジスタSSTrは導通状態ONとなる図10のb。これにより、メモリトランジスタMTr1、2、4~8のボディは電圧Vmidまで充電される。よって、トンネル電流は生じず、メモリトランジスタMTr3のボディの電圧は、電圧Vmid近傍までしか上がらない。したがって、非選択メモリユニットMU2、1において、メモリトランジスタMTr3のゲートとボディとの間には高電圧が印加されず、メモリトランジスタMTr3のデータは変動しない。次に、図11を参照して、非選択メモリユニットMU2、2の電位関係について説明する。図11に示すように、初期状態図11のaから上記図7Aのように電圧を印加すると、メモリユニットMU2、2において、ドレイン側選択トランジスタSDTr及びソース側選択トランジスタSSTrは導通状態ONとなる図11のb。これにより、非選択メモリユニットMU2、1と同様の理由から、非選択メモリユニットMU2、2においてメモリトランジスタMTr3のゲートとボディとの間には高電圧が印加されず、メモリトランジスタMTr3のデータは変動しない。なお、図8~図11で示したバンド図はあくまで一例であり、実際には以下に示す理由1~理由3のような事情により、バンド図は図8~図11と異なることがある。理由1:電荷蓄積層に電荷がトラップされているメモリトランジスタが存在する場合上記の場合、電荷蓄積層にトラップされた電荷は、ゲートがボディへ及ぼす電界を遮蔽する効果を有する。そのため、メモリトランジスタの書込状態によって、ボディ内部のポテンシャルは図8~図11と異なり得る。理由2:ポテンシャル境界における電荷の振る舞いが異なる場合図8~図11では説明の単純化のため、トンネル効果が、あるポテンシャル差を越えると生じ、それを下回ると生じないとした。また、電荷の流れについても、順バイアスのみで発生し、逆バイアスではトンネル効果が発生するまでは停止するとした。しかし、実際には中間状態が存在するため、電荷の振る舞いは必ずしも図8~図11のように単純ではなく、ボディ内部のポテンシャルは図8~図11と異なり得る。理由3:ボディ内部のキャリア濃度が均一でない場合図8~図11では説明の単純化のため、ボディの内部の不純物濃度は一定とした。しかし、ソース側選択トランジスタSSTrのボディ、ドレイン側選択トランジスタSDTrのボディ、及びメモリトランジスタMTrのボディにおいて、その内部の不純物濃度は製造時に調整される。したがって、製造時の条件によりボディ内部のキャリア濃度が均一とならない場合、ボディ内部のポテンシャルは図8~図11と異なり得る。次に、図5、図12を参照して、消去動作時における各種配線の制御タイミングについて詳しく説明する。図12に示す例においては、i番目のメモリブロックMB<i>が選択され、その他のメモリブロックMB<x>は非選択とされる。また、j番目のビット線BL<j>が選択され、ビット線BL<k>kはjでない自然数は非選択とされる。図12に示すように、先ず、時刻t11にて、メモリブロックMB<i>の信号VSELa<i>と信号VSELb<i>は電圧Vppまで上げられる。その他の信号VSELa<x>と信号VSELb<x>は電圧VNNままとする。その結果、選択メモリブロックMB<i>のみが選択され、その他のメモリブロックMB<x>は非選択となる。続いて、時刻t12にて、選択メモリブロックMB<i>内において、信号VSGD1<i>、VSGS1<i>は、電圧Vmidまで上げられる。これにより、ソース側選択ゲート線SGS1、ドレイン側選択ゲート線SGD1の電圧は、電圧Vmidまで上げられる。また、時刻t12にて、信号VSGD2<i>、VSGS2<i>は、電圧VmidVtまで上げられる。これにより、ソース側選択ゲート線SGS2、ドレイン側選択ゲート線SGD2の電圧は、電圧VmidVtまで上げられる。さらに、時刻t12にて、信号VBL<j>、VBL<k>は、各々、電圧Vmid、Vmid-Vtまで上げられる。これにより、選択ビット線BL<j>、非選択ビット線BL<k>の電圧は、各々、電圧Vmid、Vmid-Vtまで上げられる。次に、時刻t13~t14にかけて、信号VCG1<i>~2<i>、4<i>~8<i>は、電圧Veraまで上げられる。これにより、選択メモリブロックMB<i>内の非選択ワード線WL1、2、4~8、及びバックゲート線BGの電圧は、時刻t13~t14の所定時間をかけて、電圧Veraまで上げられる。以上のタイミング制御により、選択メモリブロックMB<i>内の、1つのメモリトランジスタMTr3のみに対して選択的に保持されたデータを消去できる。上記図12に示すタイミング制御では、選択メモリユニットMU1、1において、ドレイン側選択トランジスタSDTr及びソース側選択トランジスタSSTrが非導通状態になった後、ワード線WL1、2、4~8の昇圧が始まる。よって、メモリストリングMSのボディの電位を確実に上げることができる。本実施形態の消去動作時における各種配線の制御タイミングは、図12に示すタイミング制御に限られず、図13に示すタイミング制御であってもよい。図13に示すタイミング制御において、時刻t12にて、信号VCG1<i>~2<i>、4<i>~8<i>は、電圧Veraまで一度上げられた後、時刻t12~t13aまで電圧Vmidに保持される。そして、それら信号VCG1<i>~2<i>、4<i>~8<i>は、時刻t13a~t14の所定時間をかけて電圧Veraまで上げられる。これにより、選択メモリブロックMB<i>内の非選択ワード線WL1、2、4~8、及びバックゲート線BGの電圧は、一度、電圧Vmidまで上げられた後、時刻t12~t13aまで電圧Vmidに保持される。そして、それら非選択ワード線WL1、2、4~8、及びバックゲート線BGの電圧は、時刻t13a~t14の所定時間をかけて電圧Veraまで上げられる。このようなタイミング制御によっても、選択メモリブロックMB<i>内の1つのメモリトランジスタMTrに対して選択的に保持されたデータを消去できる。上記図13に示すタイミング制御では、選択メモリユニットMU1、1、非選択メモリユニットMUのどちらにおいても、ワード線WL1~8、ソース側選択ゲート線SGS、及びドレイン側選択ゲート線SGDなどの間にかかる電位差が小さくなる。よって、消費電流を抑えることができる。[ソフトイレース]上述した消去動作は、オーバープログラムされたメモリトランジスタMTrの閾値分布を適正な閾値分布にするために行うソフトイレースにも適用できる。ここで、オーバープログラム状態は、過度な書き込み動作が行なわれて、メモリトランジスタMTrの閾値分布が許容範囲を超えている状態を示す。例えば多値4値を示すE,A,B,Cのデータを保持する場合に、メモリトランジスタMTrにAレベルの書き込み動作を行ったが、メモリトランジスタMTrの閾値分布が許容範囲を超えて、例えばBレベルの閾値電圧を有するまで過度な書き込み動作がされると、データを誤読み出しする可能性がある。しかし、オーバープログラムされたメモリトランジスタMTrに本実施形態のソフトイレースを行うことで、データの誤読み出しを低減できる。より具体的には、オーバープログラム状態は、メモリトランジスタの閾値電圧分布の上限の電圧Vthが所定の許容電圧Vmax以上となった状態を意味する。ソフトイレースは、メモリトランジスタの閾値電圧分布の上限が許容電圧Vmax未満となるようにその閾値電圧分布をシフトさせる動作を意味する。例えば、ソフトイレースは、図14に示すフローチャートのように実行される。図14に示す例では、選択メモリユニットMU1、1内の選択メモリトランジスタMTr3を対象にソフトイレースが実行されるものとする。先ず、メモリトランジスタMTr3に対してベリファイ読み出しが実行されるステップS101。ステップS101において、選択メモリトランジスタMTr3に対するベリファイ読み出しは、例えば、以下のように実行される。すなわち、まず、ビット線BL1が所定電圧に充電され、ソース線SLは接地GNDされる。ドレイン側選択トランジスタSDTr、ソース側選択トランジスタSSTr、及び非選択メモリトランジスタMTr1、MTr2、MTr4~MTr8は導通状態とされる。そして、選択メモリトランジスタMTr3のゲートは、許容電圧Vmaxを印加される。このような状態で、ビット線BLからソース線SLに所定値以上の電流が流れた場合Pass、選択メモリトランジスタMTr3の閾値電圧分布の上限の電圧Vthは許容電圧Vmax未満であり、選択メモリトランジスタMTr3は適性な書込み状態であると判定される。一方、ビット線BLからソース線SLに所定値以上の電流が流れない場合、電圧Vthは、許容電圧Vmax以上であり、選択メモリトランジスタMTr3はオーバープログラム状態であると判定される。次に、ステップS101のベリファイ動作によりメモリトランジスタMTr3はオーバープログラム状態であると判定されるとステップS102、N、そのメモリトランジスタMTr3に対して選択的にソフトイレースが実行されステップS103、その後ステップS101が実行される。一方、ステップS101のベリファイ動作によりメモリトランジスタMTr3はオーバープログラム状態でないと判定されるとステップS102、Y、処理は終了する。本実施の形態によれば、ステップS103のソフトイレースは、選択メモリブロックMB1内の選択メモリユニットMU1、1に含まれるメモリトランジスタMTr3に対して選択的に実行され、その他のメモリトランジスタMTrに対しては実行されない。ここで、従来の消去動作は、メモリブロックMB1に含まれる全てのメモリトランジスタMTrに対して一度に消去する方式をもつ。しかしながら、このような消去動作をソフトイレースに採用すると、選択メモリブロックMB1に含まれる全てのメモリトランジスタMTrのデータを一度に消去した後、再度選択的にメモリトランジスタMTrに対して書込み動作をする。すなわち、非選択のメモリブロックMBに含まれる全てのメモリトランジスタMTrのデータを消去する必要がない。その結果、本実施形態の不揮発性半導体記憶装置は、従来と比較して、非選択のメモリブロックMBに含まれる全てのメモリトランジスタMTrのデータを消去時間分、動作時間を短縮できる。[第2の実施の形態][構成]次に、第2の実施の形態に係る不揮発性半導体記憶装置について説明する。第2の実施の形態は、第1の実施の形態と同様の構成を有するため、その説明は省略する。第2の実施の形態は、以下で説明する消去動作が第1の実施の形態と異なる。[消去動作]図15を参照して、第2の実施の形態に係る不揮発性半導体記憶装置の消去動作について説明する。第2の実施の形態においては、消去動作における各種配線に印加する電圧が、第1の実施の形態と異なる。なお、第2の実施の形態は、第1の実施の形態と同様の構成を有するため、その説明については省略する。図15に示すように、第2の実施の形態において、ドレイン側選択ゲート線SGD1及びソース側選択ゲート線SGS1は接地GNDされる。ドレイン側選択ゲート線SGD2及びソース側選択ゲート線SGS2は電圧Vtを印加される。選択ワード線WL3は電圧-Vmidを印加される。非選択ワード線WL1、2、4~8は電圧Vmidを印加される。ビット線BL1、ソース線SLは接地GNDされ、ビット線BL2は電圧-Vtを印加される。以上、図15に示す電圧関係により、第2の実施の形態は、第1の実施の形態と同様に、選択メモリユニットMU1、1内の1つの選択メモリトランジスタMTr3に対して選択的に消去動作を実行することができる。[その他の実施の形態]本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"