両端の電位差に応じて容量値が変化する可変容量素子を有し、前記電位差に応じた発振周波数の出力信号を出力する電圧制御発振器と、前記可変容量素子の一端に所定の電圧を印加した状態で、基準信号と前記出力信号との周波数差に基づいて、当該可変容量素子の他端に印加する第1の制御電圧を決定する第1の比較器と、前記可変容量素子の他端の電圧を前記第1の比較器により決定された前記第1の制御電圧に固定した状態で、前記基準信号と前記出力信号との位相差に基づいて、前記可変容量素子の一端に印加する第2の制御電圧を決定する第2の比較器と、を備えるPLL回路。前記第1及び第2の制御電圧は、それぞれ独立して決定される請求項1に記載のPLL回路。前記所定の電圧は、前記電圧制御発振器の高電位側電源電圧と低電位側電源電圧との中間電圧である請求項1または2に記載のPLL回路。前記第1の比較器は、前記出力信号に基づく前記信号の周波数をカウントする周波数カウンタと、前記周波数カウンタがカウントした周波数と前記基準信号の周波数とを比較し、前記周波数差が予め定められた範囲内であるか否かを判定する周波数判定手段と、任意の電圧を生成する電圧生成手段と、を有し、前記所定の電圧が前記可変容量素子の一端に印加され、前記任意の電圧が前記可変容量素子の他端に印加された状態で、前記周波数差が予め定められた範囲内である場合、前記第1の比較器は、当該任意の電圧を前記第1の制御電圧として決定し、前記所定の電圧が前記可変容量素子の一端に印加され、前記任意の電圧が前記可変容量素子の他端に印加された状態で、前記周波数差が予め定められた範囲内でない場合、前記電圧生成手段は、当該任意の電圧を変化させて、前記可変容量素子の他端に印加し、前記周波数判定手段は、変化した前記任意の電圧が前記可変容量素子の他端に印加された状態で、前記周波数差が前記予め定められた範囲内であるか否かを再度判定する請求項1~3のいずれか一項に記載のPLL回路。前記可変容量素子はバラクタダイオードであり、前記第1の比較器は、前記バラクタダイオードのカソード端子に、前記第1の制御電圧を印加し、前記第2の比較器は、前記バラクタダイオードのアノード端子に、前記第2の制御電圧を印加し、前記バラクタダイオードには、順方向の電圧が印加される請求項1~4のいずれか一項に記載のPLL回路。前記第1の制御電圧には、当該バラクタダイオードの特性に応じた上限値が設定されている請求項5に記載のPLL回路。前記可変容量素子はMOSバラクタであり、前記第1の比較器は、前記MOSバラクタのNwell端子に、前記第1の制御電圧を印加し、前記第2の比較器は、前記MOSバラクタのゲート端子に、前記第2の制御電圧を印加する請求項1~4のいずれか一項に記載のPLL回路。両端の電位差に応じて容量値が変化する可変容量素子を有し、前記電位差に応じた発振周波数の出力信号を出力する電圧制御発振器を備えるPLL回路の制御方法であって、前記可変容量素子の一端に所定の電圧を印加した状態で、基準信号と前記出力信号との周波数差に基づいて、当該可変容量素子の他端に印加する第1の制御電圧を決定し、前記可変容量素子の他端の電圧を前記周波数差に基づいて決定した前記第1の制御電圧に固定した状態で、前記基準信号と前記出力信号との位相差に基づいて、前記可変容量素子の一端に印加する第2の制御電圧を決定するPLL回路の制御方法。しかしながら、図11に示すVCOは、広い範囲で周波数を変化させるために、可変容量素子V5、V6に加えて固定容量C3、C4を備える必要がある。つまり、複数の範囲で周波数変化を実現するために、容量値の異なる複数の固定容量を備える必要がある。そのため、VCOの回路規模が増大してしまう。なお、図11に記載のVCOは、本願発明者が上記の問題点を説明するために独自に考えたものであり、あくまで参考例である。したがって、図11を含む上述の説明は、何ら先行技術を構成するものではない。なお、特許文献1に記載のVCOは、時間切換えレベルシフト回路で生じるノイズ低減のために、ΔΣ変調回路が必要となる。ΔΣ変調回路は、回路構成が複雑であり、広い配置スペースが必要となるため、VCO全体の回路規模が増大してしまうという問題が生じる。また、特許文献2に記載のVCOにおいては、時間切換えレベルシフト回路は設けられていないが、バイアス回路から可変容量素子の一端に印加されるバイアス電圧が一定である。つまり、特許文献2に記載のVCOは、可変容量素子の他端のみしか電圧制御を行っていない。そのため、広い範囲で周波数を変化させることができない。本発明にかかるPLL回路は、両端の電位差に応じて容量値が変化する可変容量素子を有し、前記電位差に応じた発振周波数の出力信号を出力する電圧制御発振器と、前記可変容量素子の一端に所定の電圧を印加した状態で、基準信号と前記出力信号との周波数差に基づいて、当該可変容量素子の他端に印加する第1の制御電圧を決定する第1の比較器と、前記可変容量素子の他端の電圧を前記第1の比較器により決定された前記第1の制御電圧に固定した状態で、前記基準信号と前記出力信号との位相差に基づいて、前記可変容量素子の一端に印加する第2の制御電圧を決定する第2の比較器と、を備えるものである。このような構成により、発振周波数を広い範囲で変化させるために、複数の固定容量素子や、時間切換えレベルシフト回路及びΔΣ変調回路を備える必要が無い。そのため、回路規模の増大を抑制しつつ、VCOの発振周波数を広い範囲で変化させることができる。本発明にかかるPLL回路の制御方法は、両端の電位差に応じて容量値が変化する可変容量素子を有し、前記電位差に応じた発振周波数の出力信号を出力する電圧制御発振器を備えるPLL回路の制御方法であって、前記可変容量素子の一端に所定の電圧を印加した状態で、基準信号と前記出力信号との周波数差に基づいて、当該可変容量素子の他端に印加する第1の制御電圧を決定し、前記可変容量素子の他端の電圧を前記周波数差に基づいて決定した前記第1の制御電圧に固定した状態で、前記基準信号と前記出力信号との位相差に基づいて、前記可変容量素子の一端に印加する第2の制御電圧を決定するものである。このような構成により、発振周波数を広い範囲で変化させるために、複数の固定容量素子や、時間切換えレベルシフト回路及びΔΣ変調回路を備える必要が無い。そのため、回路規模の増大を抑制しつつ、VCOの発振周波数を広い範囲で変化させることができる。本発明により、回路規模の増大を抑制しつつ、VCOの発振周波数を広い範囲で変化させることができるPLL回路及びその制御方法を提供することができる。以下、図面を参照して本発明の実施の形態について説明する。本実施の形態にかかるPLL回路1を図1に示す。PLL回路1は、基準信号が入力され、当該基準信号の周波数を逓倍した信号をVCO出力信号として出力する。PLL回路1は、VCO11と、分周器12と、位相比較器13と、制御ロジック14と、を備える。VCO11は、両端の電位差に応じて容量値が変化する可変容量素子を有する。VCO11は、可変容量素子の一方の端子Vtaと他方の端子Vtcとの電位差に応じた発振周波数の出力信号を、出力端子Out、Outbから出力する。ここで、VCO11の具体的な回路図を図2に示す。VCO11は、能動部11aと、共振部11bと、を備える。能動部11aは、2つのMOSトランジスタM1、M2を有する。共振部11bは、発振周波数を決めるインダクタL1、L2と、バラクタダイオードV1、V2と、固定容量C1、C2と、を有する。制御端子Vtc、Vtaは、バラクタダイオードV1、V2の両端に接続される。具体的には、バラクタダイオードV1、V2のアノード端子は、抵抗素子R1、R2を介して、制御端子Vtaと接続される。バラクタダイオードV1、V2のカソード端子は、制御端子Vtcと接続される。また、バラクタダイオードV1のカソード端子は、バラクタダイオードV2のカソード端子と接続される。MOSトランジスタM1、M2のソースは、GND低電位側電源に接続される。MOSトランジスタM1のゲート端子は、MOSトランジスタM2のドレイン端子に接続される。MOSトランジスタM2のゲート端子は、MOSトランジスタM1のドレイン端子に接続される。MOSトランジスタM1、M2のソース端子は、GNDに接続される。インダクタL1の一端は、MOSトランジスタM1のドレイン端子に接続され、他端は、電源VDD高電位側電源に接続される。同様に、インダクタL2の一端は、MOSトランジスタM2のドレイン端子に接続され、他端は、電源VDDに接続される。インダクタL1、L2のインダクタンス値及びバラクタダイオードV1、V2の容量値に応じて、VCO11の発振周波数が決まる。具体的には、VCO11は、印加電圧を用いて発振周波数をコントロールする回路であり、共振周波数f=1/2π√LCのCの値、つまり、バラクタダイオードV1、V2の容量値を変化させることにより、発振周波数のコントロールを可能としている。固定容量C1の一端は、MOSトランジスタM1のドレイン端子に接続され、他端は、バラクタダイオードV1のアノード端子に接続される。同様に、容量素子C2の一端は、MOSトランジスタM2のドレイン端子に接続され、他端は、バラクタダイオードV2のアノード端子に接続される。容量素子C1、C2は、能動部11aからバラクタダイオードV1、V2への直流電位を遮断するために設けられている。図2に示したVCO11においては、MOSトランジスタM1、M2のソース端子は、GNDに接続されているが、電流源などに共通接続してもよい。また、MOSトランジスタM1、M2の替わりにバイポーラトランジスタを用いてもよいし、バラクタダイオードV1、V2のアノード端子とカソード端子とを反転させて接続してもよい。さらに、バラクタダイオードV1、V2の替わりにMOSバラクタV3、V4を用いてもよい図3参照。図3においては、MOSバラクタのNwell端子が制御端子Vtn制御端子Vtaに対応に接続され、MOSバラクタのゲート端子は、制御端子Vtg制御端子Vtcに対応に接続される。勿論、VCO11の構成は、図2、図3に示した構成に限られず、例えば、図4~図6に示すような構成であってもよい。VCO11は、共振部11bに何らかの電気的刺激が加わると、その共振周波数の交流信号が発生する。しかし、共振部11bの寄生抵抗により損失が発生するため、その共振現象は、減衰し、停止してしまう。共振現象の停止を回避するため、能動部11aを正帰還を用いて構成する。これにより、能動部11aにおいて生成される負性抵抗によってその損失が補填され、定常的な交流信号が得られる。分周器12は、VCO11の出力信号の周波数を分周し、分周した信号を位相比較器13及び制御ロジック14に出力する。位相比較器13第2の比較器は、端子ref_inから入力される基準信号と分周器12により分周された出力信号との位相差に基づいて、制御端子Vtaに印加する制御電圧第2の制御電圧を決定し、出力する。なお、図示は省略するが、位相比較器13の後段にチャージポンプやループフィルタを設ける構成としてもよい。制御ロジック14第1の比較器は、基準信号と分周器12により分周された出力信号との周波数差に基づいて、制御端子Vtcに印加する制御電圧第1の制御電圧を決定し、出力する。なお、基準信号は、端子ref_inから入力され、分周された出力信号は端子cnt_inから入力される。制御ロジック14は、VCO11の制御端子Vtaに接続される端子を切り替えるスイッチを制御する制御信号を、端子Vta_swから出力する。制御ロジック14の詳細な構成について説明する。制御ロジック14は、生成部141と、周波数カウンタ142と、周波数判定部143と、コンパレータ144と、を有する。生成部141は、任意の電圧を生成する。周波数カウンタ142は、分周器12が出力した信号の周波数をカウントする。周波数カウンタ142は、例えば、所定時間内における波形の立ち上がり回数をカウントする等して、周波数をカウントする。周波数判定部143は、周波数カウンタ142がカウントした周波数と基準信号の周波数とを比較し、周波数差が予め定められた範囲内であるか否かを判定する。コンパレータ144は、制御端子Vtcに印加される電圧と予め設定された電圧上限値とを比較する。続いて、PLL回路1のチューニング動作について説明する。PLL回路1においては、初めに制御端子Vtcに印加される制御電圧のチューニングが行われ、その後、制御端子Vtaに印加される制御電圧のチューニングが行われる。このとき、制御端子Vtcに印加される制御電圧と制御端子Vtaに印加される制御電圧とは独立してチューニングされる。独立してとは、固定電位や、他の制御端子等の電位を追従するような電位の印加が行われるのではなく、その端子専用の制御機構によるチューニングがなされることを意味する。図7は、制御端子Vtcに印加される制御電圧のチューニング動作を示すフローチャートである。まず、生成部141は、0vの電圧任意の電圧を生成し、制御端子Vtcに印加するステップS701。また、生成部141は、1/2VDDの電圧所定の電圧を生成し、制御端子Vtaに印加するステップS702。これにより、VCO11のバラクタダイオードV1、V2の両端に電圧が印加されるため、VCO11は、バラクタダイオードV1、V2の両端の電位差に応じた周波数の出力信号を出力する。当該出力信号は、分周器12によって分周され、制御ロジック14に入力される。なお、制御端子Vtcに印加される制御電圧のチューニングにおいて、制御端子Vtaを1/2VDDに設定しておくことにより、制御端子Vtaに印加される制御電圧のチューニングの際に、1/2VDDを中心に制御電圧を調整できる。つまり、GNDからVDDまでの電圧を上下に幅広く調整することができる。次に、周波数カウンタ142は、分周された出力信号の周波数を測定するステップS703。そして、周波数カウンタ142は、基準信号の周波数と測定した周波数とを比較し、周波数差が±20MHz所定の範囲以内であるか否かを判定するステップS704。周波数差が±20MHz以内である場合ステップS704:Yes、制御ロジック14は、0vの電圧を制御端子Vtcに印加する制御電圧第1の制御電圧として決定し、制御端子Vtcに印加する制御電圧のチューニングを終了する。なお、所定の範囲は±20MHzに限られず、要求されるチューニング精度に応じて適宜設定される。一方、周波数差が±20MHz以内でない場合ステップS704:No、生成部141は、制御端子Vtcに印加している制御電圧を0.05v高くするステップS705。そして、コンパレータ144は、制御端子Vtcに印加されている制御電圧が予め設定された電圧上限値本実施の形態においては0.55v未満であるか否かを判定するステップS706。制御端子Vtcに印加されている制御電圧が0.55v以下である場合ステップS706:No、ステップS705において上昇させた電圧を印加した状態で、周波数カウンタ142は、再度周波数を測定するステップS703。一方、制御端子Vtcに印加されている制御電圧が0.55vより高い場合ステップS706:Yes、生成部141は、制御端子Vtcに0.5vを印加するステップS707。つまり、制御ロジック14は、0.5vの電圧を制御端子Vtcに印加する制御電圧第1の制御電圧として決定し、制御端子Vtcに印加する制御電圧のチューニングを終了する。制御端子Vtcに印加される制御電圧のチューニングが終了すると、制御ロジック14は、制御端子Vtcの電圧を図7に示したフローチャートの処理により決定した電圧に固定する。そして、制御ロジック14は、端子Vta_swから制御信号を出力し、制御端子Vtaと接続される端子を端子Vta_tuneから位相比較器13の出力端子Outに切り替える。これにより、VCO11と、分周器12と、位相比較器13と、がフィードバック回路を構成する。位相比較器13は、制御端子Vtcに印加される制御電圧が制御ロジック14により決定された電圧に固定された状態で、制御端子Vtaに印加する制御電圧第2の制御電圧を決定する。具体的には、位相比較器13は、基準信号とVCO11の出力信号が分周された信号との位相差に応じた制御電圧を生成し、制御端子Vtaに印加する。なお、位相比較器13によるフィードバック制御は、公知のPLL回路における制御と同様であり、当業者に広く知られているため、詳細な説明は省略する。ここで、図2に示すVCO11の周波数特性について図8を参照して説明する。図8に示すグラフは、バラクタダイオードV1、V2のアノード側制御端子Vtaに印加される制御電圧とVCO11の出力信号の周波数との関係を示すグラフである。図8のグラフにおいて、横軸は制御端子Vtaに印加される制御電圧の値を示し、縦軸はVCO11の出力信号の周波数を示す。図8には、制御端子Vtaに印加される制御電圧とVCO11の出力信号の周波数との関係を示すグラフ線が複数記載されているが、当該線はバラクタダイオードV1、V2のカソード側制御端子Vtcに印加される制御電圧の値に応じて、これらの複数の線のうち、一の線が決まる。そして、決定した線において制御端子Vtaに印加される制御電圧をチューニングすることにより、VCO11の出力電圧の周波数が決定される。すなわち、本発明においては、まず、バラクタダイオードV1、V2の一方の端子制御端子Vtcに印加する制御電圧を粗くチューニングし、制御端子Vtcの電圧をチューニングにより決定した電圧に固定したまま、バラクタダイオードV1、V2の他方の端子制御端子Vtaに印加する制御電圧を細かくチューニングする。より詳細には、図8のグラフ中の複数の線のうち、一番上の線が制御端子Vtcに印加される制御電圧を0vに固定した場合の線である。上から2番目の線が制御端子Vtcに印加される制御電圧を0.05vに固定した場合の線である。以降の線も制御端子Vtcに印加される制御電圧を0.05vずつ増加させた場合を示しており、一番下の線が制御端子Vtcに印加される制御電圧を0.55vに固定した場合の線である。これに対して、バラクタダイオードの一方の端子制御端子Vtに印加する制御電圧のみをチューニングし、他方の端子に印加する制御電圧を固定した場合の制御電圧とVCOの出力信号の周波数との関係を図9に示す。言い換えると、図9は、バラクタダイオードのアノード側を直流的に高電位VDDに固定し、カソード側にそれ以下GND~VDDの制御電圧を印加することにより周波数を制御する場合の周波数特性を示すグラフである。図8及び図9から明らかなように、本実施の形態にかかるPLL回路1の動作によれば、バラクタダイオードV1、V2を用いるだけで図11に示すVCOのように、複数の固定容量を用いることなく、十分な周波数の制御範囲を確保できる。具体的には、図11に示すようにバラクタダイオードの一端のみの電圧を制御するPLL回路では、周波数の制御範囲が3.05GHz~3.5GHzであるのに対して図9参照、本実施の形態にかかるPLL回路1では、周波数の制御範囲が2.8GHz~3.5GHzである図8参照。勿論、本実施の形態にかかるPLL回路1は、可変容量素子を用いて容量値を連続的に変化させるため変調感度も抑制できる。加えて、本実施の形態にかかるPLL回路1は、時間切換えレベルシフト回路及びΔΣ変調回路を備えていない。このとき、本実施の形態にかかるPLL回路1の制御ロジック14に含まれる各構成要素は、通常、デジタルのPLL回路に搭載されているものであり、設計も容易である。さらに、制御ロジック14の回路規模は、ΔΣ変調回路の回路規模に比べて非常に小さい。そのため、本実施の形態にかかるPLL回路1の構成によれば、回路規模が拡大することも抑制できる。ここで、バラクタダイオードV1、V2に対する電圧の印加について詳細に説明する。本実施の形態においては、バラクタダイオードV1、V2に電圧を印加する際、PN接合に逆方向電圧だけでなく、順方向電圧の印加も許容する。順方向に電圧を印加した場合のバラクタダイオードV1、V2の一般的な特性を図10a~cに示す。図10a~cは、制御端子Vtaに印加される制御電圧が0vの条件において、制御端子Vtcに印加される制御電圧を0vから正の方向に増加させた場合のリーク電流図10a、Q値図10b、及び容量値図10cを示す。図10aに示すように、順方向に電圧を印加した場合であっても、バラクタダイオードV1、V2がオンするまでは制御端子Vtcに印加される電圧が0.7v付近までは、リーク電流は発生しない。また、このときのQ値の低下も容量値の増大に起因するものであり、順方向印加による弊害は生じない図10b参照。そのため、バラクタダイオードV1、V2がオンするまでは、容量値は逆方向印加時と同様に変化する図10c参照。このように、順方向電圧の印加も許容することにより、逆方向電圧のみの印加に比べてバラクタダイオードV1、V2に対して印加できる制御電圧の範囲が広がる。その結果、広い範囲で周波数変化を実現できる。一方、バラクタダイオードV1、V2がオンになると制御端子Vtcに印加される制御電圧が0.7v付近を超えると、微小なリーク電流が発生し始め図10a参照、それに伴って、Q値が異常低下する図10b参照。さらに、制御端子Vtcに印加される制御電圧が0.9vを越えた辺りで、PN接合がショート状態となる。これにより、バラクタダイオードV1、V2の容量値は減少し、バラクタダイオードV1、V2は、容量としての機能を失う図10c参照。つまり、バラクタダイオードV1、V2の順方向の印加電圧を大きくしていくと、VCO11の位相ノイズが悪化し、その後にVCO11のロックが外れることを意味している。ロックが外れた場合には、再度チューニング過程を経てから復帰することは可能である。ただし、ロックが外れる直前で留まった場合には、位相ノイズが悪化した状態が維持されてしまう。しかしながら、本実施の形態にかかるPLL回路1においては、図7のフローチャートのステップS706、S707において説明したように、制御端子Vtcに印加される制御電圧に上限値0.5vが設定されている。これにより、バラクタダイオードV1、V2に印加される順方向の電圧は大きくても0.5v制御端子Vtaに印加される制御電圧が0v、制御電圧Vtcに印加される制御電圧が0.5vの場合となる。そのため、バラクタダイオードV1、V2のPN接合がショート状態となることを防止できる。その結果、位相ノイズが悪化することを防止できる。なお、本実施の形態においては、制御電圧Vtcの上限値を0.5vとしているが、当該上限値はこれに限られるものではなく、バラクタダイオードV1、V2のダイオード特性に応じて適宜設定される。以上のように、本実施の形態にかかるPLL回路1の構成によれば、制御ロジック14が、バラクタダイオードV1、V2の一端に所定の電圧を印加した状態で、基準信号と分周器12の出力信号との周波数差に基づいて、当該バラクタダイオードV1、V2の他端制御端子Vtcに印加する制御電圧を決定する。そして、位相比較器13が、バラクタダイオードV1、V2の他端制御端子Vtcの電圧を、制御ロジック14により決定された制御電圧に固定した状態で、基準信号と分周器12の出力信号との位相差に基づいて、バラクタダイオードV1、V2の一端制御端子Vtaに印加する制御電圧を決定する。言い換えると、PLL回路1は、バラクタダイオードV1、V2の両端の制御電圧のチューニングを2段階に分けてそれぞれ独立に行う。これにより、PLL回路1は、複数の容量素子や、時間切替えレベルシフト回路及びΔΣ変調回路を備えることなく、可変容量素子のみを用いて幅広い範囲で周波数変化を実現できる。つまり、回路規模の増大を抑制しつつ、幅広い範囲で周波数変化を実現できる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更及び組み合わせをすることが可能である。例えば、図2においては、バラクタダイオードV1、V2は、それぞれ一つの素子を用いて構成されているが、複数の素子を用いて構成されていてもよい。さらに、カソード端子同士、アノード端子同士が束ねられ、直流的又は交流的にショートさせたものも含まれる。また、MOSバラクタの場合であれば、ゲート端子同士、Nwell端子同士を束ねた構成であってもよい。