"基板と、前記基板上に設けられた第1配線層と、前記第1配線層上に設けられた第2配線層と、前記第1配線層に設けられた第1層間絶縁層と、前記第2配線層に設けられ、前記第1層間絶縁層に接する半導体層と、前記半導体層上に設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられたゲート電極と、前記第1配線層に設けられ、上端を介して前記半導体層に接する、少なくとも二つの第1ビアと、を備える半導体装置。請求項1に記載の半導体装置において、前記基板は、半導体基板である半導体装置。請求項1または2に記載の半導体装置において、前記第2配線層に設けられ、平面視で前記ゲート電極と異なる位置に設けられた第2配線をさらに備え、前記ゲート電極は、前記第2配線と同じ材料で形成された層を含む半導体装置。請求項1~3のいずれか一項に記載の半導体装置において、少なくとも一つの前記第1ビアは、平面視で前記ゲート電極の一部と重なっている半導体装置。請求項4に記載の半導体装置において、少なくとも二つの前記第1ビアは、平面視で前記ゲート電極の範囲内に形成されている半導体装置。請求項1~5のいずれか一項に記載の半導体装置において、前記ゲート電極は、Alを含む半導体装置。請求項1~6のいずれか一項に記載の半導体装置において、前記半導体層が接する前記第1層間絶縁層の上面および前記第1ビアの上面は、同一面を形成している半導体装置。請求項1~7のいずれか一項に記載の半導体装置において、前記第2配線層に設けられ、前記第1層間絶縁層、前記ゲート絶縁層および前記ゲート電極上に設けられた第2層間絶縁層と、前記第2配線層に設けられ、下端を介して前記ゲート電極と接する第2ビアと、をさらに備える半導体装置。請求項8に記載の半導体装置において、前記第2配線層上に設けられた第3配線層と、前記第3配線層に設けられ、少なくとも平面視で前記第2ビアと重なる位置に設けられるとともに、前記第2ビアと一体として形成されている第3配線と、をさらに備える半導体装置。請求項8に記載の半導体装置において、前記第2配線層上に設けられた第3配線層と、前記第3配線層に設けられ、前記第2ビアに接するとともに、前記第2ビアと異なる材料で形成された第3配線と、をさらに備える半導体装置。請求項1~10のいずれか一項に記載の半導体装置において、前記基板の表層付近に設けられた第1トランジスタをさらに備える半導体装置。請求項11に記載の半導体装置において、前記第1トランジスタは、平面視で前記半導体層の一部と重なっている半導体装置。請求項1~12のいずれか一項に記載の半導体装置において、少なくとも二つ以上設けられた前記第1ビアのうちの一方はソース電極であり、前記第1ビアの他方は、平面視で前記ゲート電極の一部を挟んで前記ソース電極の反対側に位置するドレイン電極であり、平面視での前記ドレイン電極と前記ゲート電極の中心との距離は、平面視での前記ソース電極と前記ゲート電極の中心との距離よりも長い半導体装置。請求項1~13のいずれか一項に記載の半導体装置において、前記基板の表層付近に設けられた第1トランジスタと、前記第1トランジスタを含む内部回路と、多層配線層の最上層の配線層に設けられ、前記内部回路に信号を供給する電極パッドと、をさらに備え、前記半導体層、前記ゲート絶縁層、前記ゲート電極および前記第1ビアは、第2トランジスタを形成しており、前記内部回路は、前記第2トランジスタを介して前記電極パッドに接続している半導体装置。請求項14に記載の半導体装置において、第1電圧を供給する第1の前記電極パッドと、前記第1電圧よりも低い第2電圧を供給する第2の前記電極パッドと、前記第1の電極パッドおよび前記第2の電極パッドに接続され、前記第2トランジスタを含むインターフェース回路と、をさらに備え、前記内部回路は、前記インターフェース回路を介して、前記第1電圧で駆動される駆動素子に接続しており、前記インターフェース回路は、前記内部回路からの信号に基づいて、前記駆動素子に前記第1電圧を供給し、前記駆動素子からの信号に基づいて、前記内部回路に前記第2電圧を供給する半導体装置。請求項1~12のいずれか一項に記載の半導体装置において、少なくとも二つ以上設けられた前記第1ビアのうちの一方はソース電極であり、前記第1ビアの他方は、平面視で前記ゲート電極の一部を挟んで前記ソース電極の反対側に位置するドレイン電極であり、前記ソース電極は、前記ゲート電極と短絡し、前記ゲート電極、前記ゲート絶縁層、前記半導体層、前記ソース電極および前記ドレイン電極は、ダイオードを形成している半導体装置。請求項16に記載の半導体装置において、前記基板の表層付近に設けられた第1トランジスタと、前記第1トランジスタを含む内部回路と、多層配線層の最上層の配線層に設けられ、前記内部回路に信号を供給するI/Oパッドと、前記最上層の配線層に設けられ、前記内部回路に接地電位を供給する接地パッドと、をさらに備え、前記ダイオードは、前記I/Oパッドと前記接地パッドとの間に、前記I/Oパッドから前記接地パッドに向かう方向が順方向となる向きに接続されている半導体装置。請求項1~10のいずれか一項に記載の半導体装置において、前記半導体層、前記ゲート絶縁層、前記ゲート電極および前記第1ビアは、容量素子を形成している半導体装置。請求項18に記載の半導体装置において、前記基板の表層付近に設けられた第1トランジスタと、前記第1トランジスタを含む内部回路と、多層配線層の最上層の配線層に設けられ、前記内部回路に信号を供給する電極パッドと、前記最上層の配線層に設けられ、前記内部回路に接地電位を供給する接地パッドと、をさらに備え、前記容量素子は、前記電極パッドと前記接地パッドとの間に接続されている半導体装置。請求項1~19のいずれか一項に記載の半導体装置において、前記半導体層は、酸化物半導体層である半導体装置。請求項20に記載の半導体装置において、前記半導体層は、前記第1ビアと接する部分に設けられ、当該半導体層のうち相対的に酸素の濃度が低い酸素欠損層を備える半導体装置。請求項20または21に記載の半導体装置において、前記酸化物半導体層は、InGaZnO、InZnO、ZnO、ZnAlO、ZnCuO、NiO、SnO、またはCuOを含む半導体装置。請求項1~22のいずれか一項に記載の半導体装置において、前記ゲート絶縁層は、SiO2、SiN、または、Hf、Zr、Al、TiもしくはTaを含む金属酸化物もしくは金属シリケイトである半導体装置。請求項1~23のいずれか一項に記載の半導体装置において、前記ゲート電極は、前記ゲート絶縁層に接するゲートコンタクト層を備え、当該ゲートコンタクト層は、Ti、TiN、TiN/Ti、Ti/TiN、Ta、TaN、TaN/Ta、Ta/TaN、W、WN、W/TiN、WTi、TiSi、TaSi、WSi、TaC、TiC、WCまたはCuを含む半導体装置。請求項1~24のいずれか一項に記載の半導体装置において、前記第1ビアは、前記半導体層に接するビアコンタクト層をさらに備え、当該ビアコンタクト層は、Ti、TiN、Mo、TaまたはTaNを含む半導体装置。請求項1~25のいずれか一項に記載の半導体装置において、前記ゲート絶縁層の誘電率は、前記第1層間絶縁層よりも高い半導体装置。基板上に第1層間絶縁層を形成する工程と、前記第1層間絶縁層に、少なくとも二つ以上の第1ビアを形成する工程と、前記第1層間絶縁層および前記第1ビアに接するとともに、平面視で前記第1ビアと重なるように半導体層を形成する工程と、前記半導体層上にゲート絶縁層を形成するゲート絶縁層形成工程と、前記ゲート絶縁層上にゲート電極を形成するゲート電極形成工程と、を備える半導体装置の製造方法。請求項27に記載の半導体装置の製造方法において、前記ゲート電極形成工程において、平面視で前記ゲート電極と異なる位置に配置するとともに、前記ゲート電極の少なくとも一部と同時に第2配線を形成する半導体装置の製造方法。請求項27または28に記載の半導体装置の製造方法において、前記ゲート絶縁層形成工程において、平面視で前記第1ビアと重なる部分が残るように、前記ゲート絶縁層をパターニングし、前記ゲート絶縁層形成工程の後、パターニングされた前記ゲート絶縁層をマスクとして、前記半導体層を選択的に除去する半導体装置の製造方法。請求項27~29のいずれか一項に記載の半導体装置の製造方法において、前記第1ビアを形成する工程の後で且つ前記半導体層を形成する工程の前において、不活性ガスにより前記第1ビアの上面をプラズマ処理する工程をさらに備える半導体装置の製造方法。請求項27~30のいずれか一項に記載の半導体装置の製造方法において、前記第1層間絶縁層、前記ゲート絶縁層および前記ゲート電極上に第2層間絶縁層を形成する工程と、前記第2層間絶縁層に、前記ゲート電極と接するように第2ビアホールを形成する工程と、前記第2ビアホールを埋め込んで前記ゲート電極と接する第2ビアを形成するとともに、前記第2層間絶縁層上に位置する第3配線を前記第2ビアと一体として形成する工程と、をさらに備える半導体装置の製造方法。請求項27~30のいずれか一項に記載の半導体装置の製造方法において、前記第1層間絶縁層、前記ゲート絶縁層および前記ゲート電極上に第2層間絶縁層を形成する工程と、前記第2層間絶縁層に、前記ゲート電極と接するように第2ビアホールを形成する工程と、前記第2ビアホール内に金属を埋め込み、前記第2層間絶縁層上を平坦化することにより、第2ビアを形成する工程と、前記第2層間絶縁層および前記第2ビアに接するように第3配線を形成する工程と、をさらに備える半導体装置の製造方法。たとえば特許文献1~3のように、多層配線層中に半導体素子が設けられた半導体装置が開示されている。発明者らは、当該特許文献には開示されていない様々な多層配線層の構造においても、多層配線中に半導体素子を設けることができることを見出した。本発明によれば、基板と、前記基板上に設けられた第1配線層と、前記第1配線層上に設けられた第2配線層と、前記第1配線層に設けられた第1層間絶縁層と、前記第2配線層に設けられ、前記第1層間絶縁層に接する半導体層と、前記半導体層上に設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられたゲート電極と、前記第1配線層に設けられ、上端を介して前記半導体層に接する、少なくとも二つの第1ビアと、を備える半導体装置が提供される。本発明によれば、基板上に第1層間絶縁層を形成する工程と、前記第1層間絶縁層に、少なくとも二つ以上の第1ビアを形成する工程と、前記第1層間絶縁層および前記第1ビアに接するとともに、平面視で前記第1ビアと重なるように半導体層を形成する工程と、前記半導体層上にゲート絶縁層を形成するゲート絶縁層形成工程と、前記ゲート絶縁層上にゲート電極を形成するゲート電極形成工程と、を備える半導体装置の製造方法が提供される。本発明によれば、多層配線層中に設けられた半導体層、ゲート絶縁層、ゲート電極および第1ビアは、能動素子を形成している。したがって、多層配線層中に能動素子が設けられ、チップ面積が縮小された半導体装置を提供することができる。本発明によれば、多層配線層中に能動素子が設けられ、チップ面積が縮小された半導体装置を提供することができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施形態図1および図2を用い、第1の実施形態に係る半導体装置10について説明する。この半導体装置10は、以下の構成を備えている。第1配線層300は、基板100上に設けられている。第2配線層400は、第1配線層300上に設けられている。第1層間絶縁層310は、第1配線層300に設けられている。半導体層460は、第2配線層400に設けられ、第1層間絶縁層310に接している。ゲート絶縁層470は、半導体層460上に設けられている。ゲート電極450は、ゲート絶縁層470上に設けられている。少なくとも二つの第1ビア340は、第1配線層300に設けられ、上端を介して半導体層460に接している。以下、詳細を説明する。まず、図1を用い、半導体装置10の全体構造について、説明する。図1は、第1の実施形態に係る半導体装置10の構成を示す断面図である。基板100は、たとえば、半導体基板である。具体的には、基板100は、たとえばSi基板である。なお、基板100は、化合物半導体基板であってもよい。基板100には、複数の開口を有する素子分離領域120が設けられている。素子分離領域120の開口には、第1トランジスタ20が設けられている。この第1トランジスタ20は、半導体装置10の内部回路を構成している。ここでいう内部回路とは、たとえば、ロジック回路などである。第1トランジスタ20は、たとえば、ロジック回路を構成するFETFieldEffectTransistorである。ここでは、ロジック回路は、たとえば、複数の第1トランジスタ20等により形成されている。素子分離領域120の開口部には、不純物が注入されたソース領域140およびドレイン領域160が形成されている。ソース領域140およびドレイン領域160には、エクステンション領域不図示が設けられていてもよい。ソース領域140およびドレイン領域160で挟まれたチャネル領域符号不図示上には、ゲート絶縁層符号不図示が設けられている。ゲート絶縁層上には、ゲート電極220が設けられている。ゲート電極220は、たとえばポリシリコンである。ゲート電極220は、下部配線層200に設けられている。ゲート絶縁層およびゲート電極220の側壁には、側壁絶縁膜不図示が設けられている。これらのソース領域140、ドレイン領域160、ゲート電極220および側壁絶縁膜上には、ライナー絶縁層不図示が設けられていてもよい。以上のように、基板100の表層付近には、第1トランジスタ20が設けられている。後述するように、能動素子30は、第1トランジスタ20と同一の半導体装置10内のうち多層配線中に設けられている。これにより、半導体装置10を多機能化させるとともに、半導体装置10の面積を縮小化することができる。下部配線層200には、下部層間絶縁層210が設けられている。また、下部配線層200には、コンタクトプラグ240が設けられている。コンタクトプラグ240の底面および側面には、バリアメタル層242が設けられている。コンタクトプラグ240は、たとえば、ゲート電極220、ソース領域140またはドレイン領域160に接している。コンタクトプラグ240がソース領域140またはドレイン領域160に接している部分には、シリサイド層不図示が設けられていてもよい。なお、下部層間絶縁層210は、後述する第1層間絶縁層310と同じ材料に形成されていてもよい。また、下部配線層200には、ゲート電極220と同じ材料により形成された抵抗素子22が設けられていてもよい。抵抗素子22は、たとえば、素子分離領域120上に設けられている。下部配線層200上には、複数の第1配線層300が設けられている。各々の第1配線層300には、第1層間絶縁層310、第1配線320および第1ビア340が設けられている。第1層間絶縁層310は、下部配線層200の下部層間絶縁層210、または下層の第1配線層300のうち第1層間絶縁層310に接している。ここで、第1層間絶縁層310は、シリコン酸化膜SiO2あるいはそれよりも比誘電率の低いLow-k膜により形成されている。たとえば、第1層間絶縁層310の比誘電率は、3.2以下である。これにより、半導体装置10のキャパシタンスを下げることができる。第1層間絶縁層310は、少なくともSiおよびOを含む。また、第1層間絶縁層310は、その他、N、C、Fなどの元素を含んでいてもよい。具体的には、第1層間絶縁層310は、たとえばSiO2、SiN、SiON、SiOC、SiOCH、SiCOHまたはSiOFなどの膜である。さらに、第1層間絶縁層310は、たとえば、HSQHydrogenSilsequioxane膜、MSQMethylSilsequioxane膜、その他の有機ポリマーであってもよい。また、第1層間絶縁層310は、これらのポーラス膜であってもよい。第1配線320は、たとえば下部配線層200の下部層間絶縁層210、または下層の第1配線層300のうち第1層間絶縁層310に接している。第1配線320は、同じ第1配線層300の第1ビア340を介して、上層の配線たとえば第1配線320に接続している。また、最下層の第1配線層300における第1配線320は、コンタクトプラグ240を介して、ゲート電極220、ソース領域140またはドレイン領域160に接続している。第1配線320の上層および下層には、バリアメタル層322が設けられている。上層のバリアメタル層322を設けることにより、配線第1配線320等がAlである場合にAlのヒロック発生を抑制することができる。また、配線第1配線320等をパターニングする工程のうち露光をする際において、当該上層のバリアメタル層322を反射防止膜として機能させることができる。一方、下層のバリアメタル層322を設けることにより、配線第1配線320等と下部層間絶縁層210との密着性を改善することができる。ここでは、第1配線320は、たとえば、Alである。また、バリアメタル層322は、たとえば、Ti、TaまたはWなどの単体金属膜、これらの窒化物、または単体金属膜並びに窒化膜の積層膜である。例えば、上層のバリアメタル層322がTiN/Tiであり、下層のバリアメタル層322はTiN/Tiである。上層と下層のバリアメタル層322の材料膜が同一である必要はなく、例えば、上層バリア層がTiN/Tiであり、下層バリア層はTiNであってもよい。第1ビア340は、第1配線320上に設けられている。第1ビア340の下面は、第1配線320の上面に接している。第1ビア340の底面および側面には、バリアメタル層342が設けられている。ここでは、第1ビア340は、たとえばWである。また、バリアメタル層342は、たとえば、Ti、Taなどの高融点金属、これらの窒化物、またはこれらの積層膜である。なお、第1ビア340は、Cuであってもよい。第2配線層400は、第1配線層300上に設けられている。第2配線層400には、第2層間絶縁層410、第2配線420、ゲート電極450、半導体層460およびゲート絶縁層470が設けられている。半導体層460、ゲート絶縁層470、ゲート電極450および第1ビア340は、後述する能動素子30を形成している。第2層間絶縁層410は、第1層間絶縁層310と同じく、たとえば、比誘電率の低いLow-k膜により形成されている。第2層間絶縁層410は、たとえば、第1層間絶縁層310と同じ材料により形成されている。第1層間絶縁層310および第2層間絶縁層410がともにシリコン酸化膜SiO2であってもよい。一方で、第2層間絶縁層410は、第1層間絶縁層310と異なる材料により形成されていてもよい。次に、図2を用い、能動素子30について説明する。図2は、第1の実施形態に係る能動素子30の構成を示す図である。図2aは、能動素子30の断面図である。図2bは、能動素子30の平面図である。半導体層460は、第2配線層400に設けられ、第1層間絶縁層310に接している。半導体層460は、たとえば、酸化物半導体である。具体的には、半導体層460は、たとえば、InGaZnO、ZnO、NiO、CuO、Cu2O、SnO、SnO2を含む。ここでいう半導体層460はInGaZnO等を含むとは、半導体層460が当該化合物からなる場合、半導体層460が当該化合物等からなる部分または領域を含む場合、半導体層460が当該化合物の組成を含む場合などのことをいう。上記した半導体層460を構成する材料は、400°C以下の低温で成膜することができる。これにより、他の配線層にダメージを与えることなく、多層配線層中に半導体層460を形成することができる。ただし、半導体層460は、これらに限られたものではなく、抵抗率100Ωcm以下であれば任意の金属酸化物を適用することが可能である。半導体層460の厚さは、限定されるものではないが、たとえば10nm以上100nm以下であることが望ましい。当該厚さが上記下限値以上であることにより、後述するゲート電極450に過大な電圧を印加させることなく、オンオフ動作を実現することができる。すなわち、能動素子30として機能させることができる。当該厚さが上記上限値以下であることにより、半導体層460の応力によって、他の配線層にクラックを生じさせるなどの悪影響を与えることがない。また、半導体層460の下面は、第1ビア340の上面に接している。少なくとも二つの第1ビア340は、第1配線層300に設けられており、上端を介して半導体層460に接している。少なくとも二つ以上設けられた第1ビア340のうちの一方はソース電極350である。第1ビア340の他方は、平面視でゲート電極450の一部を挟んでソース電極350の反対側に位置するドレイン電極360である。ここで、半導体層460が酸化物半導体である場合、半導体層460におけるソース領域符号不図示およびドレイン領域符号不図示は、たとえば酸素欠陥を導入することにより形成されている。一方で、当該ソース領域およびドレイン領域は、半導体層460に不純物を注入することにより形成されていてもよい。また、半導体層460が酸化物半導体である場合、半導体層460のうち第1ビア340と接する部分には、酸素欠損層不図示が形成されていてもよい。ここでいう酸素欠損層とは、半導体層460のうち相対的に酸素濃度が低い層のことをいう。酸化物半導体は、酸素濃度が低いほど、低抵抗となる傾向がある。これにより、第1ビア340の上面と半導体層460との接触抵抗を下げることができる。該酸素欠損層は、透過電子顕微鏡TEMおよび電子エネルギー損失分光法EELS,ElectronEnergy-LossSpectroscopyにより存在を確認することができる。具体的には、第1ビア340上の半導体層460の断面をTEMで観測し、該領域に対してEELS測定を行う。これにより、半導体層460のうち相対的に酸素濃度が低い層を確認することができる。この酸素欠損層は、たとえば以下のようにして形成されている。まず、第1ビア340を形成する。次いで、不活性ガスにより、第1ビア340の上面をプラズマ処理する。不活性ガスは、たとえば、ArガスまたはHeガスである。これにより、第1ビア340の上面は活性化される。次いで、第1ビア340の上面と接するように、半導体層460を形成する。このとき、活性化された第1ビア340の表面は、酸化物半導体中の酸素の一部と接合する。これにより、酸化物半導体層内のうち第1ビア340と接した部分の近傍に、導電率の高い酸素欠損層を形成することができる。したがって、半導体層460が酸素欠損層を有していることにより、第1ビア340と半導体層460とを低抵抗に接続することができる。なお、当該酸素欠損層を、上述した半導体層460におけるソース領域またはドレイン領域としてもよい。製造工程については、再度、詳細を後述する。第1ビア340は、平面視で半導体層460からはみ出ていてもよい。言い換えれば、ソース電極350およびドレイン電極360である第1ビア340は、少なくとも平面視で半導体層460と重なる領域を有していればよい。ソース電極350およびドレイン電極360の間の距離は、たとえば、30nm以上10μm以下である。当該距離が上記範囲内であることにより、能動素子30を安定的に動作させることができる。半導体層460が接する第1層間絶縁層310および第1ビア340は、たとえば、CMPChemicalMechanicaPolishingにより平坦化されている。言い換えれば、半導体層460が接する第1層間絶縁層310の上面および第1ビア340の上面は同一面を形成している。ここで、半導体層460がたとえば段差を有する第1絶縁層310上に設けられている場合、当該段差の側壁では半導体層460の構造が乱れてしまう。このため、半導体層460の特性を劣化させてしまう可能性がある。これに対して、上記のように半導体層460が平坦面上に形成されていることにより、半導体層460の特性劣化を抑制することができる。ゲート絶縁層470は、半導体層460上に設けられている。ゲート絶縁層470の誘電率は、たとえば、第1層間絶縁層310よりも高い。また、ゲート絶縁層470の誘電率は、たとえば、第2層間絶縁層410よりも高い。これにより、ゲート絶縁層470を厚くすることができ、リーク電流を抑制することができる。具体的には、ゲート絶縁層470は、たとえば、SiO2、SiNなどである。または、ゲート絶縁層470は、これらに限られたものではなく、Hf、Zr、Al、TiまたはTaを含み、絶縁性を有する金属酸化物あるいは金属シリケイト物であってもよい。具体的には、ゲート絶縁層470は、たとえば、HfO2、ZrO2、Al2O3、TiO2、HfSiOx、ZrSiOx、AlSiOx、TiSiOxなどである。ゲート絶縁層470の厚さは、たとえば0.5nm以上100nm以下である。ゲート絶縁層470の厚さが上記範囲内であることにより、能動素子30を安定的に動作させることができる。ゲート絶縁層470は、少なくとも平面視でゲート電極450の領域以上であればよい。ここでは、ゲート絶縁層470は、平面視で半導体層460と重なるように形成されている。言い換えれば、半導体層460は、ゲート絶縁層470をマスクとしてエッチングすることにより形成されている。このため、ゲート絶縁層470の側面は、半導体層460の側面と同一面を形成している。ゲート電極450は、ゲート絶縁層470上に設けられている。ゲート電極450は、たとえば、Alを含む。ゲート電極450はAlの合金であってもよい。これにより、ドライエッチングによってゲート電極450を微細加工することができる。ここで、図1において、第2配線420は、第2配線層400に設けられており、平面視でゲート電極450と異なる位置に設けられている。ゲート電極450は、第2配線420と同じ材料で形成された層を含んでいる。言い換えれば、第2配線420は、ゲート電極の少なくとも一部と同時に形成されている。ここで、特許文献3特開2007-157932号公報のように、能動素子30と同一の層に配線を含まない場合について考える。この場合、上層の配線と下層の配線との間に、能動素子30を有している。このため、平面視および断面視での上層の配線および下層の配線の間隔が広くなる傾向にある。したがって、上層の配線および下層の配線の接続が困難となる可能性がある。また、配線容量が増大する可能性もある。これに対して、第1の実施形態では、ゲート電極450は、第2配線420と同じ材料で形成された層を含んでいる。これにより、多層配線構造や製造プロセスを大きく変更することなく、多層配線中に能動素子30を形成することができる。なお、第1の実施形態では、ゲート電極450は、第2配線420と同一である。ゲート電極450は、能動素子30に適した材料を含んでいてもよい。また、ゲート電極450は、ゲート絶縁層470に接するゲートコンタクト層後述を備えていてもよい。実際には、第2配線420の上層および下層には、バリアメタル層422が設けられているが、ゲート絶縁層470と接する下層のバリアメタル層422の材料選択が重要となる。たとえば、下層のバリアメタル層422は、半導体層460に合わせて仕事関数が調整された材料であってもよい。すなわち、下層のバリアメタル層422は、第5の実施形態において説明するゲートコンタクト層454であってもよい。この場合、下層のバリアメタル層422は、たとえば、TiN、TiN/Ti,TiAlN、TaN/TiN、TiN/TaNなどである。図2aのように、ソース電極350およびドレイン電極360である第1ビア340が半導体層460の下層に設けられている。言い換えれば、ソース電極350およびドレイン電極360である第1ビア340は、ゲート電極450が設けられた第2配線層400より下に位置する第1配線層300に設けられている。これにより、ソース電極350およびドレイン電極360の間の距離をゲート電極450の幅よりも狭くすることができる。なお、この場合、いわゆるチャネル長は、ソース電極350およびドレイン電極360の間の距離である。図2bのように、第1の実施形態では、少なくとも一つの第1ビア340は、たとえば、平面視でゲート電極450の一部と重なっている。このようにソース電極350およびドレイン電極360の間の距離をゲート電極450の幅よりも狭くすることにより、能動素子30の特性を向上させることができる。具体的には、小さい閾値電圧で大きなドレイン電流を得ることができる。以上のように、半導体層460、ゲート絶縁層470、ゲート電極450および第1ビア340は、能動素子30を形成している。第1ビア340の一方はソース電極であり、他方はドレイン電極である。したがって、第1の実施形態の能動素子30は、たとえば、FETである。ここで、第1の実施形態の能動素子30を第2トランジスタと呼ぶ。ここで、図1において、上述した第1トランジスタ20は、平面視で半導体層460の一部と重なっている。言い換えれば、第1トランジスタ20は、平面視で能動素子30の一部と重なっている。これにより、半導体装置10の面積を縮小化することができる。次に、半導体層460よりも上層の構造について説明する。第2配線層400には、第2層間絶縁層410が設けられている。第2層間絶縁層410は、第1層間絶縁層310、ゲート絶縁層470およびゲート電極450上に設けられている。第2ビア440は、第2配線層400に設けられ、下端を介してゲート電極450と接している。これにより、能動素子30をさらに上層の配線層と接続することができる。第3配線層500は、第2配線層400上に設けられている。第3配線520は、第3配線層500に設けられている。ここでは、第3配線520は、少なくとも平面視で第2ビア440と重なる位置に設けられるとともに、第2ビア440と一体として形成されている。第3配線520の上層および下層には、バリアメタル層522が設けられている。第2ビア440の側面および底面には、同様のバリアメタル層522が設けられている。ここで、第2ビア440および第3配線520は、たとえば、Alにより形成されている。上記のように、第3配線520が2ビア440と一体として形成されていることにより、たとえば、第2配線層より上層に、Al配線層を形成することができる。Al配線層は、ダマシン法によるCu配線層と異なり、CMP工程を必要としない。よって、上記構成であることにより、半導体装置10の製造工程数を削減することができる。また、第1の実施形態では、少なくとも下部配線層200、第1配線層300および第2配線層400の配線は、Cuを含まない。このため、それぞれの間には、いわゆる拡散防止層が設けられていない。ここでいう拡散防止層とは、Cuが層間絶縁層に拡散することを防止する絶縁層のことである。このように配線層がCuを含まないことにより、さらに製造工程を簡略化することができる。ここで、第3配線層500上にさらに複数の配線層が形成されていてもよい。多層配線層の最上層の配線層には、内部回路に電源電圧を供給する電極パッド後述600等が設けられていてもよい。内部回路は、たとえば、第2トランジスタを介して電極パッドに接続している。これにより、第2トランジスタである能動素子30を電源スイッチとして用いることができる。次に、図3~図8を用い、第1の実施形態に係る半導体装置10の製造方法について説明する。図3~図8は、第1の実施形態に係る半導体装置10の製造方法を説明するための断面図である。第1の実施形態に係る半導体装置10の製造方法は、以下の工程を備えている。基板100上に第1層間絶縁層310を形成する。次いで、第1層間絶縁層310に、少なくとも二つ以上の第1ビア340を形成する。次いで、第1層間絶縁層310および第1ビア340に接するとともに、平面視で第1ビア340と重なるように半導体層460を形成する。次いで、半導体層460上にゲート絶縁層470を形成するゲート絶縁層形成工程。次いで、ゲート絶縁層470上にゲート電極450を形成するゲート電極形成工程。以下、詳細を説明する。最初に、図3のように基板100を準備する。基板100は、上述のようにたとえば半導体基板である。基板100に、開口部符号不図示を有する素子分離領域120を形成する。次いで、当該開口部に、ゲート絶縁層符号不図示およびゲート電極220を形成する。次いで、当該ゲート絶縁層符号不図示およびゲート電極220をマスクとして、基板100に不純物をイオン注入することにより、エクステンション領域符号不図示を形成する。次いで、該ゲート絶縁層符号不図示およびゲート電極220の側壁に側壁絶縁膜不図示を形成する。次いで、これらをマスクとして、基板100に不純物をイオン注入することにより、ソース領域140およびドレイン領域160を形成する。このようにして、第1トランジスタ20を形成する。次いで、たとえばCVDChemicalVaporDepositionにより、基板100を覆うように、下部層間絶縁層210を形成する。次いで、たとえば、下部層間絶縁層210のうち平面視でソース領域140およびドレイン領域160と重なる位置に、コンタクトホール不図示を形成する。次いで、当該コンタクトホールにバリアメタル層242を形成する。次いで、たとえばCVDにより、コンタクトホール内に金属を埋め込む。次いで、CMPにより、下部層間絶縁層210の上面を平坦化する。これにより、下部配線層200に、コンタクトプラグ240を形成する。次いで、下部配線層200上に、上層および下層側にバリアメタル層322を有する第1配線320を形成する。たとえば、スパッタにより、Ti、Al、Tiの順で成膜する。次いで、当該薄膜をパターニングすることにより、下部配線層200上に、第1配線320を形成する。次いで、たとえばCVDにより、下部配線層200および第1配線320上に第1層間絶縁層310を形成する。次いで、RIEReactiveIonEtchingにより、第1層間絶縁層310に第1ビアホール346を形成する。次いで、たとえばスパッタにより、第1ビアホール346内に、バリアメタル層342を形成する。次いで、第1ビアホール内に金属344を埋め込む。ここでは、たとえばCVDにより第1ビアホール内にWを埋め込む。次いで、CMPにより、第1層間絶縁層310の上面を平坦化する。これにより、第1配線層300に、第1ビア340を形成する。次に、図4を用い、能動素子30周辺の構造を形成する方法について説明する。図4以降では、図3に図示された構成を省略する。図4aのように、たとえばCVDにより、下層の第1配線層300および第1配線320上に、第1層間絶縁層310を形成する。次いで、RIEにより、第1層間絶縁層310に少なくとも二つ以上の第1ビアホール346を形成する。次いで、図4bのように、たとえばスパッタにより、第1ビアホール346内にバリアメタル層342を形成する。次いで、第1ビアホール346内に金属344を埋め込む。ここでは、たとえばCVDにより、第1ビアホール346内に金属344としてWを埋め込む。次いで、図5aのように、CMPにより、第1層間絶縁層310の上面を平坦化する。これにより、第1配線層300に第1ビア340を形成する。このとき、第1層間絶縁層310の上面および第1ビア340の上面は同一面を形成している。これにより、平坦面上に、半導体層460を形成することができる。ここで、第1ビア340を形成する工程の後で、且つ後述する半導体層460を形成する工程の前において、不活性ガスにより、第1ビア340の上面をプラズマ処理する工程を行ってもよい。不活性ガスは、たとえば、ArガスまたはHeガスである。これにより、第1ビア340の上面を活性化することができる。また、CMPにより不純物等が付着した第1ビア340の上面を清浄化することができる。さらに、半導体層460が酸化物半導体である場合、後述する半導体層460を形成する工程と合わせて、第1ビア340の上面と半導体層460との接触抵抗を下げることができる。次いで、図5bのように、第1層間絶縁層310および第1ビア340に接するとともに、平面視で第1ビア340と重なるように、第1配線層300上に半導体層460を形成する。たとえば、スパッタにより、半導体層460として、酸化物半導体を形成する。具体的には、半導体層460として、たとえば、InGaZnO、InZnO、ZnO、ZnAlO、ZnCuO、NiO、SnO、またはCuOを形成する。このとき、成膜温度は、たとえば、450°C以下である。第1の実施形態では、この段階で半導体層460をパターニングすることなく、後述するゲート絶縁層形成工程の後において、半導体層460をパターニングする。ここで、第1ビア340の上面をプラズマ処理する工程を行い、半導体層460として酸化物半導体を形成した場合、活性化された第1ビア340の表面は、酸化物半導体中の酸素の一部と接合する。これにより、酸化物半導体層内のうち第1ビア340と接した部分の近傍に、導電率の高い酸素欠損層を形成することができる。したがって、第1ビア340の上面と半導体層460との接触抵抗を下げることができる。次いで、半導体層460上にゲート絶縁層470を形成するゲート絶縁層形成工程。たとえばスパッタにより、ゲート絶縁層470として、たとえば、SiO2、SiNなどを形成する。その他、プラズマCVD、熱CVD、ALDAtomicLayerDepositionなどにより、ゲート絶縁層470を形成してもよい。次いで、図6aのように、ゲート絶縁層形成工程において、平面視で第1ビア340と重なる部分が残るように、ゲート絶縁層470をパターニングする。このとき、たとえば、ゲート絶縁層470が半導体層460よりもエッチングされやすい条件で、ゲート絶縁層470を選択的にパターニングする。ここで、CxFyを含むガスによるドライエッチングにおいて、酸化物半導体のエッチング速度は遅い。半導体層460が酸化物半導体である場合、たとえばCxFyを含むガスを用いてゲート絶縁層470をドライエッチングする。これにより、ゲート絶縁層470を選択的にエッチングすることができる。次いで、図6bのように、ゲート絶縁層形成工程の後、パターニングされたゲート絶縁層470をマスクとして、半導体層460を選択的に除去する。このとき、たとえば、半導体層460がゲート絶縁層470よりもエッチングされやすい条件で、半導体層460を選択的にパターニングする。ここで、酸化物半導体はClを含むガスによってドライエッチングされる。また、Clを含むガスによるドライエッチングにおいて、SiO2、SiNなどのエッチング速度は遅い。半導体層460が酸化物半導体であり、ゲート絶縁層470がSiO2、SiNなどである場合、たとえばClを含むガスを用いて半導体層460をドライエッチングする。これにより、半導体層460を選択的にエッチングすることができる。なお、当該エッチングにより、第1配線層300の第1層間絶縁層310もエッチングすることがない。次いで、図7aのように、ゲート絶縁層470上にゲート電極450を形成するゲート電極形成工程。このゲート電極形成工程において、平面視でゲート電極450と異なる位置に配置するとともに、ゲート電極450の少なくとも一部と同時に第2配線420を形成する。ここでは、ゲート電極450の全部と同時に、第2配線420を形成する。具体的には、以下のようにして、ゲート電極450および第2配線420を形成する。まず、たとえば、スパッタにより、第1配線層300およびゲート絶縁層470上に、上層および下層にバリアメタル層422を有する金属層ゲート電極450および第2配線420を形成する。具体的には、Ti、TiNまたはTi/TiNからなるバリアメタル層422、およびAlからなる金属層ゲート電極450並びに第2配線420を形成する。次いで、当該金属層上の所定の位置に、フォトレジスト層不図示を形成する。次いで、当該フォトレジスト層をマスクとして、ドライエッチングを行う。これにより、同時に、ゲート電極450および第2配線420をパターニングする。このように、上述した半導体層460およびゲート絶縁層470を形成する工程を除けば、第2配線420だけを形成する工程と同一である。したがって、製造プロセスを大きく変更することなく、多層配線中に能動素子30を形成することができる。次いで、図7bのように、たとえばCVDにより、第1層間絶縁層310、ゲート絶縁層470およびゲート電極450上に、第2層間絶縁層410を形成する。次いで、図8aのように、RIEにより、第2層間絶縁層410に、ゲート電極450と接するように、第2ビアホール446を形成する。同時に、第2配線420と接するように、第2ビアホール446を形成する。次いで、図8bのように、第2ビアホール446を埋め込んでゲート電極450と接する第2ビア440を形成するとともに、第2層間絶縁層410上に位置する第3配線520を第2ビア440と一体として形成する。同時に、第2配線420と接する第2ビア440も形成する。具体的には、以下のようにして、ゲート電極450および第2配線420を形成する。まず、たとえば、スパッタにより、第2層間絶縁層410上および第2ビアホール446内に、上層および下層にバリアメタル層522を有する金属層を形成する。具体的には、Tiからなるバリアメタル層522、およびAlからなる金属層を形成する。次いで、当該金属層上の所定の位置に、フォトレジスト層不図示を形成する。次いで、当該フォトレジスト層をマスクとして、ドライエッチングを行う。これにより、同時に、第3配線520を第2ビア440と一体として形成する。このように、少ない工程によって、ゲート電極450に接続する配線パターンを形成することができる。次いで、図示されていない範囲において、第3配線層500上にさらに複数の配線層不図示を形成する。多層配線層の最上層の配線層に、電極パッド後述600等を形成する。以上により、第1の実施形態に係る半導体装置10を得ることができる。次に、第1の実施形態の効果について説明する。ここで、比較例として、ソース電極およびドレイン電極がゲート電極450と同じ側から半導体層460に接している場合について考える。この場合、同じ配線層のうちソース電極およびドレイン電極の間に、ゲート電極450が設けられる。ソース電極およびドレイン電極は、ゲート電極450との短絡を防ぐため、平面視でゲート電極450から離間して形成されなければならない。したがって、ソース電極およびドレイン電極の間の距離は、必然的に長くなる傾向にある。このため、ソース電極とドレイン電極の間のチャネル抵抗が増大してしまう。これに対して、第1の実施形態によれば、多層配線層中に設けられた半導体層460、ゲート絶縁層470、ゲート電極450および第1ビア340は、能動素子30を形成している。このうち、少なくとも二つの第1ビア340は、第1配線層300に設けられ、上端を介して半導体層460に接している。これにより、多層配線中に、能動素子30を設けることができる。また、第1の実施形態では、ソース電極およびドレイン電極である第1ビア340は、ゲート電極450が設けられた第2配線層400より下に位置する第1配線層300に設けられている。これにより、ゲート電極450に対して、ソース電極およびドレイン電極である第1ビア340を自由に配置することができる。具体的には、たとえば、ソース電極およびドレイン電極の間の距離を短くすることができる。また、ノーマリーオフ型およびノーマリーオン型のいずれのFETも形成することができる。また、第1の実施形態では、半導体層460およびゲート絶縁層470を形成する工程を除けば、多層配線構造の形成工程をそのまま適用することができる。したがって、製造プロセスを大きく変更することなく、多層配線中に能動素子30を形成することができる。以上のように、第1の実施形態によれば、多層配線層中に能動素子30が設けられ、チップ面積が縮小された半導体装置10を提供することができる。以上、第1の実施形態において、下部配線層200、第1配線層300、第2配線層400および第3配線層500がCuを含まない場合について説明した。一方で、ダマシン法により、Cuを含む配線層が形成されていてもよい。たとえば、第1配線層300は、Cuを含んでいてもよい。言い換えれば、第1配線層300は、ダマシン法により形成されていてもよい。この場合、半導体層460に接する第1層間絶縁層310は、拡散防止層不図示を含んでいることが好ましい。半導体層460は、第1層間絶縁層310の拡散防止層に接していることが好ましい。以上、第1の実施形態において、半導体層460が酸化物半導体である場合について説明した。一方で、半導体層460は、アモルファスシリコンやポリシリコンであってもよい。この場合、半導体層460のソース領域およびドレイン領域には、不純物が注入されていることが好ましい。第2の実施形態図9は、第2の実施形態に係る半導体装置10の構成を示す断面図である。第2の実施形態は、第3配線520が第2ビア440と異なる材料で形成されている点を除いて、第1の実施形態と同様である。以下、詳細を説明する。まず、第2の実施形態に係る半導体装置10の構成から説明する。なお、基板100側からゲート電極450および第2配線420までの構造は、第1の実施形態と同様である。図9のように、第2配線層400には、第2層間絶縁層410が設けられている。第2層間絶縁層410は、第1層間絶縁層310、ゲート絶縁層470およびゲート電極450上に設けられている。第2ビア440は、第2配線層400に設けられ、下端を介してゲート電極450と接している。第2ビア440は、たとえばWにより形成されている。また、第2配線層400の上面は、CMPにより平坦化されている。これにより、第2層間絶縁層410の上面および第2ビア440の上面は、同一面を形成している。第3配線層500は、第2配線層400上に設けられている。第3配線520は、第3配線層500に設けられている。ここでは、第3配線520は、第2ビア440に接するとともに、第2ビア440と異なる材料で形成されている。ここでは、第3配線520は、Alを含んでいる。第3配線520の上層および下層には、バリアメタル層422が設けられている。バリアメタル層422は、たとえばTiである。第2配線層400および第3配線520上には、第3層間絶縁層510が設けられている。第3配線層500よりも上層の配線層は、第1の実施形態と同様である。なお、第3配線層500は、第3配線520のみを含む配線層であってもよい。この場合、第3配線520は、ダマシン法によりCuで形成されていてもよい。次に、第2の実施形態に係る半導体装置10の製造方法について説明する。第2の実施形態に係る半導体装置10の製造方法は、第2ビア440を形成する工程以降が異なる点を除いて、第1の実施形態と同様である。ゲート電極形成工程の後から説明する。たとえばCVDにより、第1層間絶縁層310、ゲート絶縁層470およびゲート電極450上に、第2層間絶縁層410を形成する。次いで、RIEにより、第2層間絶縁層410に、ゲート電極450と接するように第2ビアホール446を形成する。次いで、たとえばスパッタにより、第2層間絶縁層410上および第2ビアホール446内に、バリアメタル層442を形成する。バリアメタル層442として、たとえば、Tiを形成する。次いで、第2ビアホール446内に、金属を埋め込む。ここでは、たとえばCVDにより、第2ビアホール446内に、Wを埋め込む。次いで、CMPにより、第2層間絶縁層410上を平坦化する。これにより、第2配線層400に、第2ビア440を形成する。次いで、第2層間絶縁層410および第2ビア440に接するように第3配線520を形成する。このとき、たとえば、スパッタにより、第3配線520として、Tiからなるバリアメタル層422、Alからなる金属層、およびTiからなるバリアメタル層422を形成する。これ以降の工程は、第1の実施形態と同様である。次に、第2の実施形態の効果について説明する。第2の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第2の実施形態によれば、ゲート電極450上に第1の実施形態と異なる配線構造を形成することができる。たとえば、第2ビア440は、第3配線520と異なる材料により形成されていてもよい。第3配線520は、第2ビア440を介して、ゲート電極450に接続している。これにより、ゲート電極450の材料に合わせて、任意に第2ビア440の材料を選択することができる。さらに、第3配線520の材料を、抵抗が低い等のように、配線に適した材料に選択することができる。第3の実施形態図10は、第3の実施形態に係る能動素子30の構成を示す図である。図10aは、能動素子30の断面図である。図10bは、能動素子30の平面図である。第3の実施形態は、第1ビア340の配置が異なる点を除いて、第1の実施形態と同様である。以下、詳細を説明する。第1配線層300には、少なくとも二つ以上の第1ビア340が設けられている。第1ビア340のうちの一方はソース電極350であり、第1ビア340の他方は、平面視でゲート電極450の一部を挟んでソース電極350の反対側に位置するドレイン電極360である。なお、ソース電極350は、必ずしも平面視でゲート電極450と重なっている必要はない。第3の実施形態では、平面視でのドレイン電極360とゲート電極450の中心との距離は、平面視でのソース電極350とゲート電極450の中心との距離よりも長い。たとえば、ソース電極350は、平面視でゲート電極450に隣接して設けられている。一方で、ドレイン電極360は、平面視でゲート電極450から離間して設けられている。これにより、ドレイン電極360に高電圧が印加されても、能動素子30が絶縁破壊することを抑制することができる。第3の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第3の実施形態によれば、平面視でのドレイン電極360とゲート電極450の中心との距離は、平面視でのソース電極350とゲート電極450の中心との距離よりも長い。これにより、能動素子30を高耐圧化させることができる。第4の実施形態図11は、第4の実施形態に係る能動素子30の構成を示す図である。図11aは、能動素子30の断面図である。図11bは、能動素子30の平面図である。第4の実施形態によれば、第1ビア340の配置が異なる点を除いて、第1の実施形態と同様である。以下、詳細を説明する。図11のように、少なくとも一つの第1ビア340は、たとえば、平面視でゲート電極450の一部と重なっている。このようにソース電極350およびドレイン電極360の間の距離をゲート電極450の幅よりも狭い。第4の実施形態によれば、少なくとも二つの第1ビア340は、平面視でゲート電極450の範囲内に形成されている。ここでは、ソース電極350およびドレイン電極360のいずれもが、平面視でゲート電極450の範囲内に形成されている。言い換えれば、第1ビア340の全体が、平面視でゲート電極450と重なっている。第4の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第4の実施形態によれば、少なくとも二つの第1ビア340は、平面視でゲート電極450の範囲内に形成されている。これにより、能動素子30の特性を向上させることができる。具体的には、小さい閾値電圧で大きなドレイン電流を得ることができる。第5の実施形態図12は、第5の実施形態に係る能動素子30の構成を示す断面図である。第5の実施形態によれば、ゲートコンタクト層454が設けられている点を除いて、第1の実施形態と同様である。以下、詳細を説明する。ゲート電極450は、ゲート絶縁層470に接するゲートコンタクト層454を備えている。ゲートコンタクト層454は、ゲート電極450の一部である。ゲートコンタクト層454は、たとえば、第2配線420と異なる材料により形成されている。ゲートコンタクト層454の上には、第2配線420と同じ構成を有する金属層が設けられている。すなわち、ゲートコンタクト層454上には、上層および下層にバリアメタル層422を有するゲート電極450が設けられている。当該ゲートコンタクト層454は、半導体層460に合わせて選択することができる。具体的には、ゲートコンタクト層454は、Ti、TiN、TiN/Ti、Ti/TiN、Ta、TaN、TaN/Ta、Ta/TaN、W、WN、W/TiN、WTi、TiSi、TaSi、WSi、TaC、TiC、WCまたはCuを含む。これにより、ゲート電極450の仕事関数を調整し、能動素子30の閾値電圧を所望する電圧に設定することができる。第5の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第5の実施形態によれば、ゲート電極450が半導体層460と接する部分に、ゲートコンタクト層454が設けられている。これにより、ゲートコンタクト層454を半導体層460に適した材料により形成することができる。したがって、ゲート電極450の仕事関数を調整して、能動素子30の閾値電圧を所望する電圧に設定することができる。第6の実施形態図13および14は、第6の実施形態に係る能動素子30の構成を示す断面図である。第6の実施形態によれば、ビアコンタクト層380が設けられている点を除いて、第1の実施形態と同様である。以下、詳細を説明する。第1ビア340の上方には、ビアコンタクト層380が設けられている。第1ビア340は、ビアコンタクト層380を介して、半導体層460に接している。具体的には、ソース電極350およびドレイン電極360の双方は、それぞれビアコンタクト層380を介して、半導体層460に接している。当該ビアコンタクト層380は、半導体層460に対して接触抵抗が低い材料により形成されている。ビアコンタクト層380は、半導体層460とオーミック接触することがさらに好ましい。また、ビアコンタクト層380が微細化された場合でも、ビアコンタクト層380は安定な材料により形成されていることが好ましい。具体的には、当該ビアコンタクト層380は、Ti、TiN、Mo、TaまたはTaNを含む。これにより、半導体層460が酸化物半導体である場合、接触抵抗を低くすることができる。また、ビアコンタクト層380が微細化した場合でも、層間剥離やマイグレーションなどの不良を抑制することができる。具体的な構造としては、図13のように、同一の第1ビア340のうち上端側に、ビアコンタクト層380が設けられている。ビアコンタクト層380の側面と、第1ビア340の下側の側面とは、同一面を形成している。また、バリアメタル層342は、ビアコンタクト層380の側面および第1ビア340の下側の側面に一体として形成されている。または、図14のように、ビアコンタクト層380が別の配線層として設けられていてもよい。下層の第1ビア340およびビアコンタクト層380により、ソース電極350またはドレイン電極360が構成されている。ビアコンタクト層380は、平面視で下層の第1ビア340と重なるように設けられている。たとえば、ビアコンタクト層380の平面積は、下層の第1ビア340よりも大きくてもよい。この場合、ビアコンタクト層380の側面には、バリアメタル層342はなくてもよい。なお、図14の場合は、半導体層460と接する第1ビア340の全体がビアコンタクト層380からなると考えてもよい。第6の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第6の実施形態によれば、第1ビア340は、ビアコンタクト層380を介して、半導体層460に接している。これにより、能動素子30の特性を向上させることができる。たとえば、ビアコンタクト層380と半導体層460との接触抵抗を低くすることができる。第7の実施形態図15は、第7の実施形態に係る能動素子の構成を示す図である。第7の実施形態によれば、能動素子が第2トランジスタ以外である点を除いて、第1の実施形態と同様である。以下、詳細を説明する。図15aは、第1の実施形態における能動素子30を示している。ソース電極350およびドレイン電極360である第1ビア340は、上端を介して半導体層460に接している。この能動素子30は、第2トランジスタである。図15bは、能動素子32がダイオードである場合を示している。少なくとも二つ以上の第1ビア340は、上端を介して半導体層460に接している。第1ビア340のうちの一方はソース電極350である。第1ビア340の他方は、平面視でゲート電極450の一部を挟んでソース電極350の反対側に位置するドレイン電極360である。ゲート電極450は、平面視で半導体層460およびゲート絶縁層470から外側へ延在している。平面視でゲート電極450が延在した部分には、第1ビア340が設けられている。当該第1ビア340は、第1配線320に接続している。ソース電極350は、第1配線320および第1ビア340を介して、ゲート電極450の延在部分に接続している。これにより、ソース電極350は、ゲート電極450と短絡している。以上のように、ゲート電極450、ゲート絶縁層470、半導体層460、ソース電極350およびドレイン電極360は、ダイオードを形成している。図15cも、能動素子34が容量素子である場合を示している。複数の第1ビア340は、上端を介して半導体層460に接している。全ての第1ビア340は、平面視で半導体層460と重なるように設けられている。また、全ての第1ビア340は、同一の第1配線320に接続している。以上のように、ゲート電極450、ゲート絶縁層470、半導体層460および第1ビア340は、容量素子を形成している。第7の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第7の実施形態によれば、能動素子は、様々な機能を有することができる。たとえば、能動素子は、ダイオードまたは容量素子として機能させることができる。したがって、多層配線中に、複数の能動素子を有する回路を形成することができる。また、第1の実施形態に比較して、当該能動素子を形成するために特段の工程を追加する必要がない。第8の実施形態図16は、第8の実施形態に係る半導体装置の構成を示す回路図である。第8の実施形態によれば、能動素子が電源スイッチを構成している点を除いて、第1の実施形態と同様である。以下、詳細を説明する。ここで、第1の実施形態と同様にして、基板100の表層付近には、第1トランジスタ20が設けられている。内部回路24は、第1トランジスタ20を含んでいる。ここで、内部回路24は、たとえばNAND回路である。その他、内部回路24は、NOR、NOT回路であってもよい。電極パッド600は、多層配線層の最上層の配線層に設けられている。電極パッド600の一方は、内部回路24に信号を供給する。当該信号は、たとえば電源電圧VDDである。電極パッド600の他方は、接地パッド610である。接地パッド610は、接地電位GNDを供給する。半導体層460、ゲート絶縁層470、ゲート電極450および第1ビア340は、第2トランジスタ能動素子30を形成している。内部回路24は、第2トランジスタを介して電極パッド600に接続している。ここでは、内部回路24は、第2トランジスタを介して、接地パッド610に接続している。内部回路24の他方は、電源電圧を供給する電極パッド600に接続している。たとえば、能動素子30に含まれていない半導体層460、ゲート絶縁層470、ゲート電極450および第1ビア340は、容量素子能動素子34を形成している。容量素子は、電極パッド600と接地パッド610との間に接続されている。これにより、電源電圧を安定化させることができる。ここで、第2トランジスタおよび容量素子を構成する半導体層460等は、同一の第2配線層に設けられている。第2トランジスタは、平面視で容量素子と異なる位置に配置されている。これにより、半導体層460およびゲート絶縁層470を形成する工程を一回だけ追加することにより、複数の能動素子を形成することができる。以上のように、第1トランジスタ20を含む内部回路24、第2トランジスタである能動素子30、および容量素子である能動素子34は、電源スイッチを構成している。電源スイッチは、同一の半導体チップ内に設けられている。第8の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第8の実施形態によれば、基板100に設けられた内部回路24と、多層配線中に設けられた能動素子30と、を組み合わせることにより、同一の半導体装置10内に様々な回路を形成することができる。したがって、半導体装置10のチップ面積を縮小化できるだけでなく、製品全体として半導体装置の数を減らすことができる。第9の実施形態図17は、第9の実施形態に係る半導体装置10の構成を示す回路図である。第9の実施形態によれば、能動素子がDC-DCコンバータを構成している点を除いて、第1の実施形態または第8の実施形態と同様である。以下、詳細を説明する。第9の実施形態に係る半導体装置10は、内部回路24、第2トランジスタ能動素子30、ダイオード能動素子32、容量素子能動素子34、およびインダクタ36を備えている。第2トランジスタ能動素子30、ダイオード能動素子32、容量素子能動素子34は、たとえば平面視で異なる位置に設けられている。電極パッドは、多層配線層の最上層の配線層に設けられている。電極パッドの一方は、内部回路24に信号を供給するI/Oパッド620である。電極パッドの他方は、接地パッド610である。接地パッド610は、接地電位GNDを供給する。インダクタ36は、I/Oパッド620に接続している。インダクタ36は、第2トランジスタ能動素子30を介して、接地パッド610に接続している。インダクタ36は、たとえば、渦巻き状に設けられた第2配線420である。インダクタ36は、複数の配線層に渡って形成されていてもよい。第2トランジスタ能動素子30のゲート電極450は、内部回路24に接続している。内部回路24は、第2トランジスタのスイッチング動作を制御する。能動素子32のうち、ソース電極350はドレイン電極360と短絡している。これにより、ゲート電極450、ゲート絶縁層470、半導体層460、ソース電極350およびドレイン電極360は、ダイオードを形成している。ダイオード能動素子32は、I/Oパッド620と接地パッド610との間に、I/Oパッド620から接地パッド610に向かう方向が順方向となる向きに接続されている。ここでは、ダイオード能動素子32は、インダクタ36と第2トランジスタ能動素子30との間に接続している。ダイオード能動素子32は、容量素子能動素子34を介して、接地パッド610に接続している。以上のように、内部回路24、能動素子30等は、DC-DCコンバータを構成している。第9の実施形態におけるDC-DCコンバータは、たとえば、I/Oパッド620および接地パッド610の間の電圧Vinを高い電圧Voutに昇圧する。第9の実施形態によれば、第1の実施形態または第8の実施形態と同様の効果を得ることができる。第10の実施形態図18は、第10の実施形態に係る半導体装置10の構成を示す回路図である。第10の実施形態によれば、能動素子がインターフェース回路を構成している点を除いて、第1、第8または第9の実施形態と同様である。以下、詳細を説明する。半導体装置10は、第1の電極パッド601、第2の電極パッド602、インターフェース回路38および内部回路24を備えている。内部回路24は、たとえば、低電圧で駆動されるMCUMicroControlUnitである。半導体装置10は、高電圧で駆動される駆動素子40に接続している。駆動素子40は、半導体装置10の外部に設けられている。第1の電極パッド601は、第1電圧Vhighを供給する。一方、第2の電極パッド602は、第1電圧よりも低い第2電圧Vlowを供給する。インターフェース回路38は、第1の電極パッド601および第2の電極パッド602に接続されている。また、インターフェース回路38は、第2トランジスタ能動素子30を含んでいる。内部回路24は、インターフェース回路38を介して、第1電圧Vhighで駆動される駆動素子に接続している。たとえば、少なくとも一つの第2トランジスタ能動素子30のドレイン電極360は、第1の電極パッド601に接続している。当該第2トランジスタのソース電極350は、駆動素子40に接続している。当該第2トランジスタのゲート電極450は、内部回路24に接続している。一方、インターフェース回路38に含まれている他の第2トランジスタ能動素子30のソース電極350は、第2の電極パッド602に接続している。当該第2トランジスタのドレイン電極360は、内部回路24に接続している。当該第2トランジスタのゲート電極450は、駆動素子40に接続している。インターフェース回路38は、内部回路24からの信号に基づいて、駆動素子40に第1電圧Vhighを供給する。また、インターフェース回路38は、駆動素子40からの信号に基づいて、内部回路24に第2電圧Vlowを供給する。第10の実施形態によれば、第1、第8、第9の実施形態と同様の効果を得ることができる。さらに、第10の実施形態によれば、能動素子30は、インターフェース回路38を形成している。これにより、内部回路24は、インターフェース回路38を介して、駆動素子40を駆動することができる。また、駆動素子40は、インターフェース回路38を介して、内部回路24に信号を転送することができる。第11の実施形態図19は、第11の実施形態に係る半導体装置の構成を示す断面図である。第11の実施形態によれば、基板100が半導体基板ではない点を除いて、第1の実施形態と同様である。以下、詳細を説明する。上述した一連の実施形態では、基板100に第1トランジスタ20が形成されており、且つ、多層配線層中に能動素子30が形成されている場合について説明した。しかし、第11の実施形態のように、基板100は半導体基板でなくてもよい。第11の実施形態における基板100は、多層配線を機械的に支えることが可能な部材であればよい。すなわち、基板100は、金属基板、絶縁基板であってもよい。具体的には、金属基板は、たとえば、Au、Cu、Ti、Feまたはそれらを含む合金などである。また、絶縁基板としては、ガラスSiO2、高分子樹脂、プラスチック、シリコン樹脂またはそれらの複合材料であってもよい。図11のように、基板100上に、下部層間絶縁層210が設けられていてもよい。これにより、基板100が金属基板である場合、第1配線層300と基板100との間で絶縁性を確保することができる。また、基板100の表面にたとえば数nm程度の凹凸がある場合、下部層間絶縁層210は平坦化層または密着強化層として機能させることができる。その他の構成は、第1の実施形態と同様である。第11の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第11の実施形態によれば、基板100が様々な部材である場合にも適用することができる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。"