"記憶データを保持するメモリセルアレイと、前記記憶データへのアクセス及び消費電力を制御するアクセス制御回路と、外部からのコマンドを受信し前記アクセス制御回路へ供給する第1のコマンド端子と、を有する少なくとも一つの半導体装置と、セルフリフレッシュコマンド及びセルフリフレッシュイグジットコマンド、オートリフレッシュコマンド、パワーダウンコマンド、パワーダウンイグジットコマンド、及び第1のコマンドを、それぞれ前記半導体装置に発行するコマンド発行部と、前記コマンド発行部が発行するコマンドを前記半導体装置へ供給する第2のコマンド端子と、を有するコントローラと、備え、前記第1及び第2のコマンド端子は、互いに接続され、前記コマンド発行部は、前記第1のコマンドが最も早く発行できる時間として、前記パワーダウンイグジットコマンドの発行に続いて第1の期間の後に、前記記憶データをアクセスする第1のコマンドを発行し、前記セルフリフレッシュイグジットコマンドの発行に続いて第2の期間の後に、前記第1のコマンドを発行し、前記第1及び第2の期間は、同一の時間長であり、前記アクセス制御回路は、前記セルフリフレッシュコマンドに応答して、セルフリフレッシュモードにエントリし、前記半導体装置の第1の数の記憶データをリフレッシュし、前記セルフリフレッシュイグジットコマンドに応答して、前記セルフリフレッシュモードを解除し、前記オートリフレッシュコマンドに応答して、前記第1の数の記憶データをリフレッシュし、前記セルフリフレッシュイグジットコマンドに応答して、前記セルフリフレッシュモードを解除し、前記パワーダウンコマンドに応答して、パワーダウンモードにエントリし、前記記憶データのリフレッシュを行なわず、前記半導体装置の消費電力をパワーダウンし、前記パワーダウンイグジットコマンドに応答して、前記パワーダウンモードを解除し、前記第1のコマンドに応答して、前記記憶データへのアクセスを実行する、ことを特徴とする情報処理システム。前記半導体装置は、更に、前記記憶データを外部と送受信するデータ端子を備え、前記コントローラは、更に、前記記憶データを外部と送受信する第2のデータ端子を備え、前記データ端子及び第2のデータ端子は、互いに接続され、前記コマンド発行部は、更に、第2のコマンドを発行し、前記第2のコマンドが最も早く発行できる時間として、前記コマンド発行部は、前記パワーダウンイグジットコマンドの発行に続いて第3の期間の後に、前記第2のコマンドを発行し、前記セルフリフレッシュイグジットコマンドの発行に続いて第4の期間の後に、前記第2のコマンドを発行し、前記第3及び第4の期間は、同一の時間長であり、前記アクセス制御回路は、前記第2のコマンドを受信し、前記データ端子から前記記憶データを出力し、または前記データ端子のインピーダンスを制御する、請求項1に記載の情報処理システム。前記コマンド発行部は、前記第1のコマンドが最も早く発行できる時間として、前記オートリフレッシュコマンドの発行に続いて前記第1及び第2の期間よりも遅い第5の期間の後に、前記第1のコマンドを発行し、前記アクセス制御回路は、前記オートリフレッシュコマンドを受信し、前記記憶データをリフレッシュする、請求項1または2に記載の情報処理システム。前記コマンド発行部は、前記第2のコマンドが最も早く発行できる時間として、前記オートリフレッシュコマンドの発行に続いて前記第3及び第4の期間よりも遅い第6の期間の後に、前記第2のコマンドを発行し、前記アクセス制御回路は、前記オートリフレッシュコマンドを受信し、前記記憶データをリフレッシュする、請求項2または3に記載の情報処理システム。前記半導体装置は、更に、同期信号を受信し前記アクセス制御回路へ供給する第1のクロック端子を備え、前記コントローラは、更に、所定の周波数を有する前記同期信号を発行するクロック発行部と、前記同期信号を前記半導体装置に供給する第2のクロック端子と、を備え、前記第1及び第2のクロック端子は、互いに接続され、前記クロック発行部は、前記同期信号を前記半導体装置に供給し、前記パワーダウンモードにおいて、前記同期信号を供給し続け、前記セルフリフレッシュモードの期間の少なくとも一部において、前記同期信号の供給を停止し、前記セルフリフレッシュイグジットコマンドの発行に同期して、前記同期信号を所定時間、供給する、請求項1乃至4のいずれか一項に記載の情報処理システム。前記クロック発行部は、前記同期信号の供給を停止した後、前記コマンド発行部が前記セルフリフレッシュイグジットコマンドを発行する前に、前記同期信号の発行を再開する、請求項5に記載の情報処理システム。前記クロック発行部は、前記コマンド発行部が前記セルフリフレッシュコマンドを発行した場合であっても、前記コマンド発行部が前記セルフリフレッシュイグジットコマンドを発行してから前記所定期間が経過するまでは、前記同期信号の発行を継続する、請求項5又は6に記載の情報処理システム。単位期間当たりの前記セルフリフレッシュコマンドの発行数は、前記単位期間当たりの前記オートリフレッシュコマンドの発行数と等しく、前記アクセス制御回路は、前記オートリフレッシュコマンドを受信し、前記記憶データをリフレッシュする、請求項1乃至7のいずれか一項に記載の情報処理システム。前記半導体装置は、更に、前記記憶データを外部と送受信するデータ端子を備え、前記コントローラは、更に、前記記憶データを外部と送受信する第2のデータ端子を備え、前記データ端子及び第2のデータ端子は、互いに接続され、前記コマンド発行部は、更に、第2のコマンドを、前記セルフリフレッシュモードの期間に発行し、前記アクセス制御回路は、前記第2のコマンド受信し、前記データ端子のインピーダンスを制御する、請求項1に記載の情報処理システム。前記半導体装置は、更に、同期信号を受信し前記アクセス制御回路へ供給する第1のクロック端子を備え、前記コントローラは、更に、所定の周波数を有する前記同期信号を発行するクロック発行部と、前記同期信号を前記半導体装置に供給する第2のクロック端子と、を備え、前記第1及び第2のクロック端子は、互いに接続され、前記クロック発行部は、前記同期信号を前記半導体装置に供給し、前記コマンド発行部は、前記第2のコマンドを、前記同期信号に関連なくに発行する、請求項9に記載の情報処理システム。前記半導体装置は、更に、同期信号を受信し前記アクセス制御回路へ供給する第1のクロック端子を備え、前記コントローラは、更に、所定の周波数を有する前記同期信号を発行するクロック発行部と、前記同期信号を前記半導体装置に供給する第2のクロック端子と、を備え、前記少なくとも一つの半導体装置は第1及び第2の半導体装置を含み、前記第1及び第2の半導体装置にそれぞれ対応する前記第1のクロック端子は、互いに共通に接続され、前記コントローラは、前記同期信号を前記第1及び第2の半導体装置に共通に供給する、請求項1乃至10のいずれか一項に記載の情報処理システム。前記コントローラは、更に、前記記憶データを外部と送受信する第2のデータ端子を備え、前記コントローラの前記第2のコマンド端子は、第1及び第2のクロックイネーブル端子、第1及び第2のODT端子を含み、前記コマンド発行部は、更に、インピーダンス制御コマンドを発行し、前記第1及び第2の半導体装置のそれぞれは、更に、前記記憶データを外部と送受信するデータ端子、前記同期信号が有効か否かを示すクロックイネーブル信号が供給されるクロックイネーブル端子、及び前記データ端子のインピーダンスを制御する前記インピーダンス制御コマンドが供給されるODT端子、を備え、前記第1及び第2の半導体装置にそれぞれ対応する前記第1のクロック端子、及び第2のクロック端子は、互いに共通に接続し、前記第1及び第2の半導体装置にそれぞれ対応する前記データ端子、及び前記第2のデータ端子は、互いに共通に接続し、前記第1の半導体装置の前記クロックイネーブル端子、及び第1のクロックイネーブル端子は、互いに共通に接続し、前記第2のクロックイネーブル端子と電気的に分離され、前記第2の半導体装置の前記クロックイネーブル端子、及び第2のクロックイネーブル端子は、互いに共通に接続し、前記第1のクロックイネーブル端子と電気的に分離され、前記第1の半導体装置の前記ODT端子及び第1のODT端子は、互いに共通に接続し、前記第2のODT端子と電気的に分離され、前記第2の半導体装置の前記ODT端子及び第2のODT端子は、互いに共通に接続し、前記第1のODT端子と電気的に分離され、前記コマンド発行部は、前記セルフリフレッシュイグジットコマンドを前記クロックイネーブル信号で定義し、互いに異なる制御の第1及び第2の前記クロックイネーブル信号を、前記第1及び第2の半導体装置にそれぞれ分離して供給し、互いに異なる制御の第1及び第2の前記インピーダンス制御コマンドを、前記第1及び第2の半導体装置にそれぞれ分離して供給する、請求項11に記載の情報処理システム。前記半導体装置は、更に、同期信号を受信し前記アクセス制御回路へ供給する第1のクロック端子を備え、前記コントローラは、更に、前記記憶データを、外部と送受信する第2のデータ端子と、所定の周波数を有する前記同期信号を発行するクロック発行部と、前記同期信号を前記半導体装置に供給する第2及び第3のクロック端子と、を備え、前記少なくとも一つの半導体装置は第1及び第2の半導体装置を含み、前記コントローラの前記第2のコマンド端子は、第1及び第2のクロックイネーブル端子、第1及び第2のODT端子を含み、前記コマンド発行部は、更に、インピーダンス制御コマンドを発行し、前記第1及び第2の半導体装置のそれぞれは、更に、前記記憶データを外部と送受信するデータ端子、前記同期信号が有効か否かを示すクロックイネーブル信号が供給されるクロックイネーブル端子、及び前記データ端子のインピーダンスを制御するインピーダンス制御コマンドが供給されるODT端子、を備え、前記第1及び第2の半導体装置にそれぞれ対応する前記データ端子、及び前記第2のデータ端子は、互いに共通に接続し、前記第1の半導体装置の前記クロック端子、及び前記第2のクロック端子は、互いに電気的に共通に接続し、前記第3のクロック端子と電気的に分離され、前記第2の半導体装置の前記クロック端子、及び前記第3のクロック端子は、互いに電気的に共通に接続し、前記第2のクロック端子と電気的に分離され、前記第1の半導体装置の前記クロックイネーブル端子、及び第1のクロックイネーブル端子は、互いに共通に接続し、前記第2のクロックイネーブル端子と電気的に分離され、前記第2の半導体装置の前記クロックイネーブル端子、及び第2のクロックイネーブル端子は、互いに共通に接続し、前記第1のクロックイネーブル端子と電気的に分離され、前記第1の半導体装置の前記ODT端子及び第1のODT端子は、互いに共通に接続し、前記第2のODT端子と電気的に分離され、前記第2の半導体装置の前記ODT端子及び第2のODT端子は、互いに共通に接続し、前記第1のODT端子と電気的に分離され、前記コントローラは、互いに異なる制御の第1及び第2の前記同期信号を、前記第1及び第2の半導体装置にそれぞれ分離して供給し、互いに異なる制御の第1及び第2の前記クロックイネーブル信号を、前記第1及び第2の半導体装置にそれぞれ分離して供給し、互いに異なる制御の第1及び第2の前記インピーダンス制御コマンドを、前記第1及び第2の半導体装置にそれぞれ分離して供給する、請求項1乃至10のいずれか一項に記載の情報処理システム。前記第1及び第2の半導体装置は、それぞれ異なるモジュール基板に搭載される、請求項13に記載の情報処理システム。前記コントローラの前記第2のコマンド端子は、前記第1及び第2の半導体装置を選択する第1及び第2のチップ選択端子を含み、前記第1及び第2の半導体装置のそれぞれは、更に、チップ選択信号を前記アクセス制御回路へ供給するチップ選択端子を備え、前記第1の半導体装置の前記チップ選択端子、及び第1のチップ選択端子は、互いに共通に接続し、前記第2のチップ選択端子と電気的に分離され、前記第2の半導体装置の前記チップ選択端子、及び第2のチップ選択端子は、互いに共通に接続し、前記第1のチップ選択端子と電気的に分離される、請求項1乃至14のいずれか一項に記載の情報処理システム。しかしながら、特許文献2に記載されたDRAMでは、セルフリフレッシュモードからイグジットした後、位相制御された内部クロック信号を必要とするコマンドを投入するタイミングについては短縮されるものの、もう一方の問題第1の理由を解決することができない。つまり、セルフリフレッシュモードからイグジットした後、ロウ系のコマンドを投入するタイミングについては短縮されない。このため、セルフリフレッシュモードからイグジットした後、アクティブコマンドなどを投入するためには、比較的長い時間を待つ必要があった。このような問題はDRAMに限らず、セルフリフレッシュモードを備えた全ての半導体装置において生じる問題である。例えば、セルデータのリテンション問題を有する不揮発性メモリセルを一部に有する半導体装置においても同様な問題である。本発明による半導体装置は、所定の周波数を有する外部同期信号が外部から供給される第1の入力バッファ回路と、前記第1の入力バッファ回路が出力する信号に基づいて、位相制御された内部同期信号を生成するDLL回路と、記憶データのリフレッシュが必要な複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイから読み出された記憶データを前記内部同期信号に同期してデータ端子を介して外部へ出力する出力バッファ回路と、アクセス制御回路と、を備え、前記アクセス制御回路は、第1のコマンドに応答して前記メモリセルアレイへのアクセスを行い、第2のコマンドに応答して前記データ端子から前記記憶データを出力し、または前記データ端子のインピーダンスを制御し、オートリフレッシュコマンドに同期して第1の時間で前記メモリセルアレイに含まれるn個のメモリセルをリフレッシュし、セルフリフレッシュコマンドに同期して前記第1の時間で前記メモリセルアレイに含まれるn個のメモリセルをリフレッシュするとともに、セルフリフレッシュモードにエントリし、前記セルフリフレッシュモードに対応して、前記DLL回路を一時的に所定時間活性化させ、これにより前記DLL回路の状態を更新する、ことを特徴とする。本発明によるコントローラは、半導体装置の第1の数の記憶データをリフレッシュするセルフリフレッシュモードにエントリさせるセルフリフレッシュコマンド、及び前記半導体装置をセルフリフレッシュモードからイグジットさせるセルフリフレッシュイグジットコマンド、並びに前記第1の数の記憶データをリフレッシュするオートリフレッシュコマンド、並びに前記記憶データのリフレッシュを行なわず前記半導体装置をパワーダウンさせるパワーダウンモードにエントリさせるパワーダウンコマンド、及び前記パワーダウンモードを解除するパワーダウンイグジットコマンド、並びに前記記憶データへのアクセスを行う第1のコマンド、を少なくとも発行するコマンド発行部を備え、前記コマンド発行部は、前記セルフリフレッシュコマンドのインターバル時間と、前記オートリフレッシュコマンドのインターバル時間とを同一として、それぞれ対応するコマンドを発行し、前記第1のコマンドが最も早く発行できる時間として、前記パワーダウンイグジットコマンドの発行に続いて第1の期間の後に、前記記憶データをアクセスする第1のコマンドを発行し、前記セルフリフレッシュイグジットコマンドの発行に続いて第2の期間の後に、前記第1のコマンドを発行し、前記第1及び第2の期間は、同一の時間長である、ことを特徴とする。本発明による情報処理システムは、記憶データを保持するメモリセルアレイと、前記記憶データへのアクセス及び消費電力を制御するアクセス制御回路と、外部からのコマンドを受信し前記アクセス制御回路へ供給する第1のコマンド端子と、を有する少なくとも一つの半導体装置と、セルフリフレッシュコマンド及びセルフリフレッシュイグジットコマンド、オートリフレッシュコマンド、パワーダウンコマンド、パワーダウンイグジットコマンド、及び第1のコマンドを、それぞれ前記半導体装置に発行するコマンド発行部と、前記コマンド発行部が発行するコマンドを前記半導体装置へ供給する第2のコマンド端子と、を有するコントローラと、備え、前記第1及び第2のコマンド端子は、互いに接続され、前記コマンド発行部は、前記第1のコマンドが最も早く発行できる時間として、前記パワーダウンイグジットコマンドの発行に続いて第1の期間の後に、前記記憶データをアクセスする第1のコマンドを発行し、前記セルフリフレッシュイグジットコマンドの発行に続いて第2の期間の後に、前記第1のコマンドを発行し、前記第1及び第2の期間は、同一の時間長であり、前記アクセス制御回路は、前記セルフリフレッシュコマンドに応答して、セルフリフレッシュモードにエントリし、前記半導体装置の第1の数の記憶データをリフレッシュし、前記セルフリフレッシュイグジットコマンドに応答して、前記セルフリフレッシュモードを解除し、前記オートリフレッシュコマンドに応答して、前記第1の数の記憶データをリフレッシュし、前記セルフリフレッシュイグジットコマンドに応答して、前記セルフリフレッシュモードを解除し、前記パワーダウンコマンドに応答して、パワーダウンモードにエントリし、前記記憶データのリフレッシュを行なわず、前記半導体装置の消費電力をパワーダウンし、前記パワーダウンイグジットコマンドに応答して、前記パワーダウンモードを解除し、前記第1のコマンドに応答して、前記記憶データへのアクセスを実行する、ことを特徴とする。本発明による情報処理システムの制御方法は、コントローラは、セルフリフレッシュコマンド及びセルフリフレッシュイグジットコマンド、オートリフレッシュコマンド、パワーダウンコマンド、パワーダウンイグジットコマンド、及び第1のコマンドを、それぞれ半導体装置へ発行し、前記第1のコマンドが最も早く発行できる時間として、前記パワーダウンイグジットコマンドの発行に続いて第1の期間の後に、前記半導体装置の記憶データをアクセスする第1のコマンドを発行し、前記セルフリフレッシュイグジットコマンドの発行に続いて第2の期間の後に、前記第1のコマンドを発行し、前記第1及び第2の期間は、同一の時間長であり、前記半導体装置は、前記セルフリフレッシュコマンドを受信して、セルフリフレッシュモードにエントリし、前記半導体装置の第1の数の記憶データをリフレッシュし、前記セルフリフレッシュイグジットコマンドを受信して、前記セルフリフレッシュモードを解除し、前記オートリフレッシュコマンドを受信して、前記第1の数の記憶データをリフレッシュし、前記パワーダウンコマンドを受信して、パワーダウンモードにエントリし、前記記憶データのリフレッシュを行なわず、前記半導体装置をパワーダウンし、前記パワーダウンイグジットコマンドを受信して、前記パワーダウンモードを解除し、前記第1のコマンドを受信して、前記記憶データへのアクセスを実行する、ことを特徴とする。本発明によるコントローラの制御方法は、半導体装置の第1の数の記憶データをリフレッシュするセルフリフレッシュモードにエントリさせるセルフリフレッシュコマンド、及び前記セルフリフレッシュモードを解除するセルフリフレッシュイグジットコマンドを、それぞれ発行し、前記第1の数の記憶データをリフレッシュするオートリフレッシュコマンドを発行し、前記記憶データのリフレッシュを行なわず前記半導体装置の消費電力をパワーダウンさせるパワーダウンモードにエントリさせるパワーダウンコマンド、及び前記パワーダウンモードを解除するパワーダウンイグジットコマンドを、それぞれ発行し、前記セルフリフレッシュコマンドのインターバル時間と、前記オートリフレッシュコマンドのインターバル時間とを、同一インターバル時間とし、前記記憶データへのアクセスを行う第1のコマンドを発行し、前記第1のコマンドが最も早く発行できる時間として、前記パワーダウンイグジットコマンドの発行に続いて第1の期間の後に、前記記憶データをアクセスする第1のコマンドを発行し、前記セルフリフレッシュイグジットコマンドの発行に続いて第2の期間の後に、前記第1のコマンドを発行し、前記第1及び第2の期間は、同一の時間長である、ことを特徴とする。本発明の半導体装置によれば、セルフリフレッシュコマンドに同期するリフレッシュ動作によりリフレッシュされるメモリセルの数を、オートリフレッシュコマンドに同期するリフレッシュ動作によりリフレッシュされるメモリセルの数と同じとし、セルフリフレッシュモードに対応してDLL回路の状態を更新させていることから、コントローラは、セルフリフレッシュイグジットコマンドを発行した後、コマンドを短時間で発行することが可能となる。また、本発明のコントローラ及びその制御方法によれば、半導体装置の第1の数の記憶データをリフレッシュさせるセルフリフレッシュ及びオートリフレッシュのそれぞれのインターバル及びそれらの実行タイミングをコントローラ側で自立して管理することが可能となる。これにより、コントローラは、パワーダウンイグジットコマンドと同様に、セルフリフレッシュイグジットコマンドを発行した後、短時間でロウ系のコマンドを発行することが可能となる。また、本発明の情報処理システム及びその制御方法によれば、同一の数の記憶データをリフレッシュするセルフリフレッシュコマンドとオートリフレッシュコマンドとすることから、半導体装置側におけるリフレッシュ動作の実行タイミングをコントローラ側で把握することが可能となる。これにより、コントローラは、パワーダウンイグジットコマンドと同様に、セルフリフレッシュイグジットコマンドを発行した後、短時間でロウ系のコマンドを発行することが可能となる。本発明の課題を解決する技術思想コンセプトの代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、セルフリフレッシュコマンドに応答してリフレッシュ動作を、例えば、オートリフレッシュコマンドに応答してリフレッシュ動作を実行する回数と同じ回数1回実行し、セルフリフレッシュイグジットコマンドに応答してDLL回路の状態更新を実行することを技術思想とする。よって、セルフリフレッシュにおいては、外部と非同期の周期を実現する内部オシレータは用いない。これにより、コントローラ側からセルフリフレッシュコマンドとセルフリフレッシュイグジットコマンドを周期的に交互に発行すれば、セルフリフレッシュイグジットコマンドを発行した後、ロウ系のコマンドや位相制御された内部クロック信号を必要とするコマンドを短時間で発行することが可能となる。尚、オートリフレッシュと本願のセルフリフレッシュは、ともに外部に同期してリフレッシュを実行する点で同じであるが、消費電力やリフレッシュ中のインタフェースの仕様が異なる。セルフリフレッシュの消費電流は、オートリフレッシュの消費電流よりも少ない。コントローラは、セルフリフレッシュ時の多くの期間において同期信号である外部クロック信号メモリバスのシステムクロックであり、外部同期信号とも言うを停止するからである。また、半導体装置においては、セルフリフレッシュ時の方が、外部と通信する複数のクロックバッファ入力バッファ回路の数を、より多く非活性にすることが可能となり、リフレッシュに関連しない半導体装置の内部回路のパワー制御を最も小さくすることができる。インタフェースの視点においては、例えばデータを出力するデータ端子のインピーダンス制御が異なり、セルフリフレッシュ時は原則としてインピーダンス制御ができず、オートリフレッシュ時は可能である。図1は、本発明の原理を説明するための模式図である。図1には、1個のコントローラ50と1個の半導体装置10からなる情報処理システムが示されている。半導体装置10には、コマンド端子22、クロック端子23及びデータ端子31が設けられており、これらの端子はコントローラ50に設けられたコマンド端子61、クロック端子62及びデータ端子63にそれぞれ接続されている。コマンド端子22は、後述するチップ選択端子28を含む。コントローラ50には、コマンドCMDを発行するコマンド発行部51、外部クロック信号CKを発行するクロック発行部52、記憶データDQを処理するデータ処理部53及びリフレッシュ動作を管理するリフレッシュ管理部54が含まれている。リフレッシュ管理部54には、セルフリフレッシュコマンドSRE及びセルフリフレッシュイグジットコマンドSRXを周期的に交互に発行するためのオシレータ55が含まれている。コマンド端子22は、不図示の複数の制御ピンで構成され、対応する複数の制御信号の論理の組み合わせによって後述する複数のコマンド例えば、第1及び第2のコマンドが定義される。本発明においては、所定の周波数を有する外部クロック信号を同期信号または外部同期信号と呼ぶことがある。コントローラ50は1チップ構成である必要はなく、例えば、クロック発行部52と他の部分が別チップで構成されていても構わない。半導体装置10は、記憶データを保持するメモリセルアレイ11と、メモリセルアレイ11から読み出された記憶データを内部クロック信号ICLK1に同期して出力する出力バッファ回路30aと、メモリセルアレイ11へのアクセスを行うアクセス制御回路20とを含む。アクセス制御回路20には、セルフリフレッシュ制御回路100及びDLL回路200が含まれる。セルフリフレッシュ制御回路100は、セルフリフレッシュコマンドSRE及びセルフリフレッシュイグジットコマンドSRXに基づいて、メモリセルアレイ11及びDLL回路200を制御する回路である。DLL回路200は、外部クロック信号CKに基づいて位相制御された内部クロック信号ICLK1を生成する回路である。コントローラ50から発行されるコマンドCMDとしては、ロウ系コマンド、カラム系コマンドの他に、セルフリフレッシュモードにエントリするセルフリフレッシュコマンドSRE、セルフリフレッシュモードからイグジットするセルフリフレッシュイグジットコマンドSRXなどが含まれる。ロウ系コマンドとは、アクセス制御回路20が、ロウアドレスに基づいてメモリセルアレイ11へのアクセスを行うコマンドであり、アクティブコマンドACTやオートリフレッシュコマンドREFなどが該当する。本発明においてはこれらの種のコマンドを第1のコマンドと呼ぶことがある。一方、カラム系コマンドとは、アクセス制御回路20が、カラムアドレスに基づいてデータ端子の状態を制御するコマンドであり、リードコマンドRDやライトコマンドWTなどが該当する。後述する図2に示される様に、リードコマンドRDが発行されると、アンプ回路15のデータは、データ端子31を介して外部へ出力される。ライトコマンドWTが発行されると、外部から供給されたデータは、データ端子31を介してアンプ回路15へ供給される。また、カラムアドレスとは無関係であるが、アクセス制御回路20が、データ端子31のインピーダンスを制御するインピーダンス制御信号ODTについてもカラム系コマンドに属する。これらのうち、リードコマンド及びインピーダンス制御信号は、内部クロック信号ICLK1に同期してデータ端子の状態を制御するコマンドであり、本発明においてはこれらの種のコマンドを第2のコマンドと呼ぶことがある。図1に示す情報処理システムは、第1及び第2の動作モードを有している。第1の動作モードとはDRAMの規格JEDECSolidStateTechnologyAssociationに準拠した動作モードであり、第2の動作モードとはDRAMの規格とは異なる動作モードである。第1及び第2の動作モードのいずれに設定されている場合であっても、コントローラ50から半導体装置10にセルフリフレッシュコマンドSREを発行すると、半導体装置10はセルフリフレッシュモードにエントリし、セルフリフレッシュイグジットコマンドSRXを発行すると、半導体装置10はセルフリフレッシュモードからイグジットする。しかしながら、セルフリフレッシュモード中におけるコントローラ50及び半導体装置10の動作は、第1の動作モードと第2の動作モードで相違する。第1の動作モードに設定されている場合、半導体装置10がセルフリフレッシュモードにエントリすると、アクセス制御回路20は、図示しない内部オシレータを用いてリフレッシュ動作を外部とは非同期に周期的に実行する。したがって、リフレッシュ動作の実行タイミングは外部クロック信号CKとは非同期となる。よって、セルフリフレッシュイグジットコマンドSRXの発行と非同期なリフレッシュ動作が重なっとき、後者が優先される。セルフリフレッシュモードにエントリすると、DLL回路200が非活性化され、消費電力が削減される。DLL回路200が非活性化されると、それまで保持していた更新情報は破棄される。コントローラが、セルフリフレッシュモード中に外部クロック信号CKの周波数を変更する場合、DLL回路200は、セルフリフレッシュイグジットコマンドSRXの発行に連動して従前の更新情報を参照しないコールドスタートすることが好ましいからである。なお、DLL回路200は、複数回の更新によってロックされた状態となる。更新情報及びロックについては、後述する。これに対し、第2の動作モードに設定されている場合、半導体装置10がセルフリフレッシュモードにエントリすると、セルフリフレッシュ制御回路100はリフレッシュ動作を1回だけ実行する。第1の動作モードとは異なり、オシレータを用いた周期的なリフレッシュ動作は行わない。また、セルフリフレッシュモードにエントリしている期間においては、コントローラ50に含まれるクロック発行部52は、原則として外部クロック信号CKの発行を停止する。停止とは、外部クロック信号CKがハイまたはローの状態を維持して振幅しない、またはハイインピーダンスであることを示す。そして、セルフリフレッシュイグジットコマンドSRXが発行されるとDLL回路200が一時的に活性化され、外部クロック信号CKと半導体装置内の内部クロック信号ICLK1の位相状態の更新が行われる。このときDLL回路200のリセットは行わず更新情報は保持される。したがって、従前の状態が更新される従前の更新値を元に次の更新値が決定されるのみである。このため、セルフリフレッシュイグジットコマンドSRXの発行に応答してDLL回路200を活性化した後、DLL回路200がロックする外部クロック信号CKと半導体装置内の内部クロック信号ICLK1の位相が、ほぼマッチングした状態となるのに要する時間は非常に短時間である。DLL回路200が活性化されている期間においては、コントローラ50に含まれるクロック発行部52から外部クロック信号CKが発行される。つまり、DLL回路200が活性化する期間のみに対応して、クロック発行部52から外部クロック信号CKが発行される。第2の動作モードにおいては、リフレッシュ管理部54による制御のもと、セルフリフレッシュコマンドSRE及びセルフリフレッシュイグジットコマンドSRXが所定の周期で周期的に交互に発行される。オシレータ55における所定の周期は、第1の動作モードにおける半導体装置内の内部オシレータを用いたリフレッシュ動作の動作周期に一致させることが好ましい。これにより、半導体装置10は、セルフリフレッシュコマンドSREに応答した1回のリフレッシュ動作と、セルフリフレッシュイグジットコマンドSRXに応答したDLL回路200の更新動作を交互に行うことになる。その結果、セルフリフレッシュモードからイグジットする時点においては、リフレッシュ動作が行われていないセルフリフレッシュイグジットコマンドSRXの発行と非同期なリフレッシュ動作が重ならない状態が保証されることから、コントローラ50は、セルフリフレッシュイグジットコマンドSRXを発行した後、短時間でメモリセルアレイ11をアクセスする第1のコマンドを発行することが可能となる。しかも、セルフリフレッシュイグジットコマンドSRXに応答してDLL回路200の状態更新を行っていることから、セルフリフレッシュイグジットコマンドSRXを発行した後、内部クロック信号ICLK1を使用する上記第2のコマンドを短期間で発行することが可能となる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図2は、本発明の好ましい実施形態による半導体装置10の全体構成を示すブロック図である。本実施形態による半導体装置10はDRAMであり、図2に示すようにメモリセルアレイ11を備えている。半導体装置10は、主にN型チャネルのトランジスタ及びP型チャネルのトランジスタで形成される。メモリセルアレイ11には、互いに交差する複数のワード線WLと複数のビット線BLが設けられており、それらの交点に複数のメモリセルMCが配置されている。ワード線WLの選択はロウデコーダ12によって行われ、ビット線BLの選択はカラムデコーダ13によって行われる。ビット線BLは、センス回路14内の対応するセンスアンプSAにそれぞれ接続されており、カラムデコーダ13により選択されたビット線BLは、センスアンプSAを介してアンプ回路15に接続される。後述するように、メモリセルアレイ11は8つのバンクに分かれている。ロウデコーダ12、カラムデコーダ13、センス回路14及びアンプ回路15の動作は、アクセス制御回路20によって制御される。アクセス制御回路20には、アドレス信号ADD、コマンド信号CMD、外部クロック信号CK,CKB、クロックイネーブル信号CKE、インピーダンス制御信号ODT及びチップ選択信号CSが供給される。これらの信号は、それぞれ対応する端子21~26,28を介して外部から入力される。外部クロック信号CK,CKBは、互いに相補の同期信号である。チップ選択信号CSは、コントローラ50が、半導体装置アクセス制御回路20を選択する信号である。アクセス制御回路20は、これらの信号に基づいて、ロウデコーダ12、カラムデコーダ13、センス回路14、アンプ回路15及びデータ入出力回路30を制御する。具体的には、コマンド信号CMDがアクティブコマンドACTである場合、アドレス信号ADDはロウデコーダ12に供給される。これに応答して、ロウデコーダ12はアドレス信号ADDが示すワード線WLを選択し、これにより対応するメモリセルMCがそれぞれビット線BLに接続される。その後、アクセス制御回路20は、所定のタイミングでセンス回路14を活性化させる。この動作を記憶データのアクセスと呼ぶことがあり、この動作を実行させるためのコマンドを第1のコマンドと呼ぶことがある。コマンド信号CMDがリードコマンドRD又はライトコマンドWTである場合、アドレス信号ADDはカラムデコーダ13に供給される。これに応答して、カラムデコーダ13はアドレス信号ADDが示すビット線BLをアンプ回路15に接続する。これにより、リード動作時においては、センスアンプSAを介してメモリセルアレイ11から読み出されたリードデータDQがアンプ回路15及びデータ入出力回路30を介してデータ端子31から外部に出力される。また、ライト動作時においては、データ端子31及びデータ入出力回路30を介して外部から供給されたライトデータDQが、アンプ回路15及びセンスアンプSAを介してメモリセルMCに書き込まれる。この動作を記憶データの出力と呼ぶことがあり、この動作を実行させるためのコマンドを第2のコマンドと呼ぶことがある。また、コマンド信号CMDがオートリフレッシュコマンドREFである場合、アクセス制御回路20は図示しないリフレッシュカウンタのカウント値リフレッシュアドレスをロウデコーダ12に供給する。これに応答して、ロウデコーダ12はリフレッシュアドレスが示すワード線WLを選択し、これにより当該ワード線WLに接続された複数のメモリセルMCがセンスアンプSAによってリフレッシュされる。この動作を記憶データのアクセスと呼ぶことがあり、この動作を実行させるためのコマンドを第1のコマンドと呼ぶことがある。さらに、コマンド信号CMDがセルフリフレッシュコマンドSREである場合、アクセス制御回路20に含まれるセルフリフレッシュ制御回路100が起動し、セルフリフレッシュモードにエントリする。そして、コマンド信号CMDがセルフリフレッシュイグジットコマンドSRXである場合、セルフリフレッシュモードからイグジットする。図2に示すように、アクセス制御回路20にはDLL回路200が含まれている。DLL回路200は、外部クロック信号CK,CKBを受け、これに基づいて位相制御された内部クロック信号ICLK1を生成する回路である。DLL回路200は、外部クロック信号CK,CKBを遅延する遅延回路図6の符号210、前記遅延回路の遅延量を調整する遅延調整回路図6の符号220及び250、前記遅延回路の出力である内部クロック信号ICLK1と外部クロック信号CK,CKBとの位相を比較し、該比較結果を前記遅延回路に供給する位相比較回路図6の符号240を含む。内部クロック信号ICLK1はデータ入出力回路30に含まれる出力バッファ回路30aに供給され、これにより、メモリセルアレイ11から読み出されたリードデータDQが内部クロック信号ICLK1に同期してデータ端子31から出力される。また、データ入出力回路30にはインピーダンス制御信号IODT1も供給される。インピーダンス制御信号IODT1が活性化すると、出力バッファ回路30aが所定の状態となり、これによりデータ端子31が所定のインピーダンスに制御される。この動作をデータ端子のインピーダンスを制御すると呼ぶことがあり、この動作を実行させるためのコマンドを第2のコマンドと呼ぶことがある。これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図2に示す電源回路40によって生成される。電源回路40は、電源端子41,42を介してそれぞれ供給される外部電位VDD及び接地電位VSSを受け、これらに基づいて内部電圧VPP,VPERI,VARYなどを生成する。内部電位VPPは外部電位VDDを昇圧することによって生成され、内部電位VPERI,VARYは外部電位VDDを降圧することによって生成される。電源回路40は、負電圧不図示も生成する。内部電圧VPPは、主にロウデコーダ12において用いられる電圧である。ロウデコーダ12は、アドレス信号ADDに基づき選択したワード線WLをVPPレベルに駆動し、これによりメモリセルMCに含まれるセルトランジスタを導通させる。内部電圧VARYは、主にセンス回路14において用いられる電圧である。センス回路14が活性化すると、ビット線対の一方をVARYレベル、他方をVSSレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧VPERIは、アクセス制御回路20などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧VDDよりも電圧の低い内部電圧VPERIを用いることにより、半導体装置10の低消費電力化が図られている。図3は、アクセス制御回路20に含まれる主要な回路ブロックを示すブロック図であり、本発明の第1の実施形態を示している。図3に示すように、アクセス制御回路20には入力バッファ回路71~73が含まれている。入力バッファ回路71は、外部クロック信号CK,CKBを受けて内部クロック信号ICLK0を生成する回路であり、本発明においては第1の入力バッファ回路と呼ぶことがある。入力バッファ回路72は、インピーダンス制御信号ODTを受けてインピーダンス制御信号IODT0を生成する回路であり、本発明においては第2の入力バッファ回路と呼ぶことがある。入力バッファ回路73は、クロックイネーブル信号CKEを受けてクロックイネーブル信号CKE0を生成する回路であり、本発明においては第3の入力バッファ回路と呼ぶことがある。入力バッファ回路71,72は、それぞれイネーブル信号CKen及びセルフステート信号SSによって活性化又は非活性化される。入力バッファ回路71は、イネーブル信号CKenがハイで活性化される。入力バッファ回路72は、セルフステート信号SSがロウで活性化される。これに対し、入力バッファ回路73については常時活性化される。これは、セルフリフレッシュイグジットコマンドSRXがクロックイネーブル信号CKEによって示されるため、セルフリフレッシュモード中においても入力バッファ回路73を活性化させておく必要があるからである。尚、セルフリフレッシュコマンドSREは、コマンド端子22から入力されるコマンドCMDと、クロックイネーブル端子25から入力されるクロックイネーブル信号CKEによって示される。図4は、コマンド信号CMD及びクロックイネーブル信号CKEによって示されるコマンドの一覧表である。図4に示すように、各コマンドは、コマンド信号CMDの組み合わせとクロックイネーブル信号CKEの論理レベルによって表現される。図4においてHと表記されているのはハイレベル、Lと表記されているのはローレベルであり、-と表記されているのはドントケアである。また、CSBと表記されているのはチップ選択信号であり、RASBと表記されているのはロウアドレスストローブ信号であり、CASBと表記されているのはカラムアドレスストローブ信号であり、WEBと表記されているのはライトイネーブル信号である。これらの信号CSB,RASB,CASB,WEBは、コマンド信号CMDを構成する信号である。具体的には、クロックイネーブル信号CKEをハイレベルHに保持したまま、CSB,RASB,CASBをローレベルLとし、WEBをハイレベルHとすれば、オートリフレッシュコマンドREFとして取り扱われる。また、CSB,RASB,CASBをローレベルLとし、WEBをハイレベルHとした状態で、クロックイネーブル信号CKEをハイレベルHからローレベルLに変化させれば、セルフリフレッシュコマンドSREとして取り扱われる。さらに、CSBをローレベルLとし、RASB,CASB,WEBをハイレベルHとした状態で、クロックイネーブル信号CKEをハイレベルHからローレベルLに変化させれば、パワーダウンコマンドPDEとして取り扱われる。そして、CSBをハイレベルHとした状態で、クロックイネーブル信号CKEをローレベルLからハイレベルHに変化させれば、セルフリフレッシュイグジットコマンドSRX又はパワーダウンイグジットコマンドPDXとして取り扱われる。入力バッファ回路71から出力される内部クロック信号ICLK0は、DLL回路200に供給される。DLL回路200は、内部クロック信号ICLK0に基づき位相制御された内部クロック信号ICLK1を生成する回路である。その詳細については後述するが、DLL回路200の動作状態としては、第1の活性状態、第2の活性状態及び非活性状態がある。第1の活性状態とは、遅延回路、遅延調整回路及び位相比較回路が活性状態であり、よって位相制御された内部クロック信号ICLK1を生成し続ける動作状態であり、リードコマンドやインピーダンス制御信号ODTが発行された場合にこの動作状態となる。したがって、第1の活性状態において生成された内部クロック信号ICLK1は、図2に示した出力バッファ回路30aに供給される。一方、第2の活性状態とは、位相制御された内部クロック信号ICLK1を所定時間毎に生成する動作状態であり、所定時間毎に遅延回路、遅延調整回路及び位相比較回路が活性化する。所定時間毎に内部クロック信号ICLK1と外部クロック信号CK,CKBとの位相を確認することによって、温度や電圧の変化による位相のずれを解消するための更新動作である。詳細には、遅延調整回路が遅延回路に供給する遅延量の情報を所定時間毎に更新する動作である。したがって、第2の活性状態において生成された内部クロック信号ICLK1は、図2に示した出力バッファ回路30aに供給する必要はない。そして、非活性状態とは遅延回路、遅延調整回路及び位相比較回路が非活性状態であり、よって内部クロック信号ICLK1を生成しない状態である。但し、遅延調整回路に含まれる更新情報を保持するカウンタ回路220の情報は保持される。本実施形態では、セルフリフレッシュイグジットコマンドSRXに応答してDLL回路200が第2の活性状態とされる。非活性状態から第2の活性状態への遷移は更新開始信号STとトリガとして行われ、更新動作が完了すると、DLL回路200から更新終了信号ENDが出力される。入力バッファ回路72から供給されるインピーダンス制御信号IODT0は、ODTラッチ回路82にラッチされる。ODTラッチ回路82は、内部クロック信号ICLK0に同期してインピーダンス制御信号IODT0をラッチする回路であり、その出力であるインピーダンス制御信号IODT1は、図2に示すデータ入出力回路30に供給される。入力バッファ回路73から出力されるクロックイネーブル信号ICKE0は、CKEラッチ回路83にラッチされる。CKEラッチ回路83は、内部クロック信号ICLK0に同期してクロックイネーブル信号ICKE0をラッチする回路であり、その出力であるクロックイネーブル信号ICKE1は、セルフリフレッシュ制御回路100に供給される。セルフリフレッシュ制御回路100は、クロックイネーブル信号ICKE0,ICKE1、リフレッシュコマンドREFCOM及び更新終了信号ENDを受け、各種内部信号を生成する回路ブロックである。リフレッシュコマンドREFCOMは、コマンド信号CMDが含むオートリフレッシュコマンドREF及びセルフリフレッシュコマンドSREに共通するコマンドである。リフレッシュコマンドREFCOMとは、オートリフレッシュコマンドREF又はセルフリフレッシュコマンドSREが投入された場合に活性化する信号である。セルフリフレッシュ制御回路100が生成する内部信号は、オートリフレッシュ信号AREF0、セルフリフレッシュ信号SREF0、イネーブル信号CKen、セルフステート信号SS及び更新開始信号STである。セルフリフレッシュ制御回路100の具体的な回路構成については後述する。図3に示すように、オートリフレッシュ信号AREF0及びセルフリフレッシュ信号SREF0は、ORゲート回路G1に供給され、その出力であるリフレッシュ信号REF1はリフレッシュカウンタ90に供給される。リフレッシュカウンタ90は、リフレッシュ信号REF1及びアイドル信号IDLEの複数回のトグルに応答して8本のリフレッシュ信号REF2<7:0>を互いに少しずつずらしてそれぞれ時系列に8回連続的に生成する回路である。本実施形態ではメモリセルアレイ11が8つのバンクに分かれており、リフレッシュ信号REF2<7:0>は、それぞれ対応するバンク<7:0>のリフレッシュ信号として用いられる。つまり、一回のリフレッシュ信号REF1に応答してアイドル信号IDLEが7回トグルし、よって8本のリフレッシュ信号REF2<7:0>のそれぞれが8回連続的に生成され、従って64本のワード線が選択される。リフレッシュ信号REF2<7:0>は、ロウコントロール回路95に供給される。ロウコントロール回路95にはリフレッシュアドレスを記憶するアドレスカウンタが含まれており、リフレッシュ信号REF2<7:0>のそれぞれが活性化すると、対応するバンク<7:0>にアクティブ信号ACT<7:0>とともにリフレッシュアドレスを出力する。アクティブ信号ACT<7:0>がそれぞれ活性化すると、対応するバンク<7:0>においては、リフレッシュアドレスが示すワード線に対してアクセスが行われる。その後、各バンク<7:0>からそれぞれ遅延アクティブ信号ACT_D<7:0>がロウコントロール回路95にフィードバックされることにより、次のリフレッシュアドレスが供給される。ロウコントロール回路95は、遅延アクティブ信号ACT_D<7:0>を受けてアイドル信号IDLEをリフレッシュカウンタ90へ出力する。リフレッシュカウンタ90は、アイドル信号IDLEに対応してリフレッシュカウンタ90をカウントアップし、再度8本のリフレッシュ信号REF2<7:0>を互いに少しずつずらして生成する。各バンク<7:0>のリフレッシュは、スタガー動作によって実行される。このルーチンを8回繰り返す。このような動作を所定回数例えば8回繰り返すことにより、各バンク<7:0>のそれぞれにおいて8本のワード線が時系列に選択されることになる。これにより、合計64本のワード線に繋がるメモリセルMCに対するリフレッシュ動作が完了する。つまり、一回のリフレッシュ信号REF1の活性に対応して、64回の内部リフレッシュが時系列に実行される。図5は、セルフリフレッシュ制御回路100の主要な回路図である。図5に示すように、セルフリフレッシュ制御回路100は、SRラッチ回路L1,L2を備えている。セルフリフレッシュ制御回路100にはセルフリフレッシュ用のオシレータが設けられていないが、後述するように、DRAMの規格に準拠した動作を可能とするためには、セルフリフレッシュ制御回路100にセルフリフレッシュ用のオシレータを設けておくことが望ましい。SRラッチ回路L1,L2は、いずれもセットノードS及びリセットノードRを備えており、各ノードにローレベルの信号が入力されるとセット又はリセットされる。具体的に説明すると、SRラッチ回路L1のセットノードSには、クロックイネーブル信号ICKE1の反転信号とリフレッシュコマンドREFCOMの否定論理積を取った信号が入力される。一方、SRラッチ回路L1のリセットノードRには、クロックイネーブル信号ICKE0の反転信号が入力される。これにより、SRラッチ回路L1は、クロックイネーブル信号ICKE1がローレベル、且つ、リフレッシュコマンドREFCOMがハイレベルになるとセットされ、クロックイネーブル信号ICKE0がハイレベルになるとリセットされる。クロックイネーブル信号ICKE1がローレベル、且つ、リフレッシュコマンドREFCOMがハイレベルになるのは、セルフリフレッシュコマンドSREが発行された場合であり、クロックイネーブル信号ICKE0がハイレベルになるのはセルフリフレッシュイグジットコマンドSRXが発行された場合である。したがって、SRラッチ回路L1は、セルフリフレッシュコマンドSREが発行されるとセットされ、セルフリフレッシュイグジットコマンドSRXが発行されるとリセットされることになる。SRラッチ回路L1の出力はセルフステート信号SSであり、図3に示した入力バッファ回路72に供給される。また、SRラッチ回路L1のセットノードSに供給される信号は、そのままセルフリフレッシュ信号SREF0として用いられる。セルフリフレッシュ信号SREF0は、図3に示すORゲート回路G1に供給される。したがって、セルフリフレッシュコマンドSREが発行される度に、リフレッシュ動作が行われることになる。また、クロックイネーブル信号ICKE1がハイレベル、且つ、リフレッシュコマンドREFCOMがハイレベルになるのは、オートリフレッシュコマンドREFが発行された場合であり、クロックイネーブル信号ICKE1とリフレッシュコマンドREFCOMの論理積を取った信号は、オートリフレッシュ信号AREF0として用いられる。オートリフレッシュ信号AREF0についても、図3に示すORゲート回路G1に供給される。セルフステート信号SSは、ワンショットパルス生成回路OP1にも供給される。ワンショットパルス生成回路OP1は、セルフステート信号SSがハイレベルからローレベルに変化したことに応答して更新開始信号STを活性化させる。したがって、セルフリフレッシュイグジットコマンドSRXが発行される度に、DLL回路200の更新動作が開始することになる。ワンショットパルス生成回路OP1の出力は、SRラッチ回路L2のセットノードSに供給される。また、SRラッチ回路L2のリセットノードRには、更新終了信号ENDの反転信号が入力される。これにより、SRラッチ回路L2は、セルフリフレッシュイグジットコマンドSRXが発行される度にセットされ、更新終了信号ENDが活性化する度にリセットされることになる。さらに、ラッチ回路L1,L2の出力はNANDゲート回路G0に供給され、その出力はイネーブル信号CKenとして用いられる。したがって、イネーブル信号CKenは、ラッチ回路L1がセットされ、且つ、ラッチ回路L2がリセットされるとローレベルとなる。その他の状態では、イネーブル信号CKenは常にハイレベルに活性化される。図6は、DLL回路200の構成を示すブロック図である。図6に示すように、DLL回路200は、内部クロック信号ICLK0を遅延させることによって内部クロック信号ICLK1を生成するディレイライン210を備えている。ディレイライン210は、カウンタ回路220のカウント値COUNTに応じた遅延を内部クロック信号ICLK0に与えることによって、内部クロック信号ICLK1を生成する回路である。内部クロック信号ICLK1は、図2に示した出力バッファ回路30aに供給されるとともに、レプリカバッファ回路230にも供給される。レプリカバッファ回路230は、内部クロック信号ICLK1に基づいてレプリカである内部クロック信号RCLKを生成する回路であり、出力バッファ回路30aと同一の特性を有している。出力バッファ回路30aは内部クロック信号ICLK1に同期してリードデータDQを出力するものであることから、レプリカバッファ回路230から出力される内部クロック信号RCLKは、リードデータDQと正確に同期する。DRAMにおいては、リードデータDQが外部クロック信号CK,CKBに対して正確に同期している必要があり、両者の位相にずれが生じている場合にはこれを検出し、補正する必要がある。かかる検出は、位相比較回路240によって行われ、その結果を、DLL制御回路250を介してカウンタ回路220にフィードバックすることによって位相のずれが補正される。位相比較回路240は、内部クロック信号ICLK0と内部クロック信号RCLKの位相を比較し、その結果に基づいて位相判定信号PDを生成する回路である。ここで、内部クロック信号ICLK0は外部クロック信号CK,CKBとタイミングが一致する信号であり、内部クロック信号RCLKはリードデータDQとタイミングが一致する信号であることから、位相比較回路240は、外部クロック信号CK,CKBとリードデータDQの位相を間接的に比較していることになる。比較の結果、内部クロック信号RCLKが内部クロック信号ICLK0に対して遅れていれば、位相判定信号PDを一方の論理レベル例えばローレベルとする。これに応答してDLL制御回路250はカウンタ回路220をカウントダウンし、これによりディレイライン210の遅延量を減少させる。逆に、内部クロック信号RCLKが内部クロック信号ICLK0に対して進んでいれば、位相判定信号PDを他方の論理レベル例えばハイレベルとする。これに応答してDLL制御回路250はカウンタ回路220をカウントアップし、これによりディレイライン210の遅延量を増大させる。このような動作を周期的に繰り返すことにより、内部クロック信号ICLK0と内部クロック信号RCLKの位相を一致させれば、結果的に、リードデータDQと外部クロック信号CK,CKBの位相が一致することになる。DLL制御回路250の動作は、リード信号RD、更新開始信号ST及びリセット信号RSTによって制御される。リード信号RDはリードコマンドが発行された場合に活性化される信号であり、これが活性化している期間においては、DLL制御回路250はカウンタ回路220の更新動作を継続する。これは、上述した第1の活性状態に相当し、位相制御された内部クロック信号ICLK1が連続的に生成される。これに対し、更新開始信号STは図5に示したセルフリフレッシュ制御回路100によって生成される信号であり、これが活性化するとDLL制御回路250は、カウンタ回路220の更新動作を一定期間又は一定回数実行する。これは、上述した第2の活性状態に相当し、温度や電圧の変化による位相のずれを解消するために実行される。カウンタ回路220の更新動作を一定期間又は一定回数実行し、これにより内部クロック信号ICLK1が所望の位相に達した後は、DLL制御回路250は更新終了信号ENDを発生させる。このとき、カウンタ回路220はリセットせず、更新終了信号ENDの発生時のカウント値を保持したまま非活性状態に遷移する。したがって、更新開始信号STを定期的に実行すれば、リード信号RDが発生した場合に位相制御された内部クロック信号ICLK1を速やかに生成することが可能となる。リセット信号RSTは、DLL回路200の全体を初期化する場合に活性化する信号であり、これが活性化すると、カウンタ回路220のカウント値は初期値にリセットされ、その後、位相制御された内部クロック信号ICLK1が生成されるまでDLL回路200が活性化される。つまり、従前の更新情報は、電気的に破棄される。したがって、一旦リセット信号RSTが活性化すると、位相制御された内部クロック信号ICLK1の出力が可能となるまでにある程度の時間が必要となる。リセット信号RSTは、半導体装置10の内部で自動生成されるとともに、コントローラ50からリセットコマンドが発行された場合にも活性化される。以上が第1の実施形態によるアクセス制御回路20の回路構成である。次に、第1の実施形態によるアクセス制御回路20の動作について説明する。図7は、第1の実施形態によるアクセス制御回路20の動作を説明するためのタイミング図である。図7に示す例では、時刻t11にオートリフレッシュコマンドREFが発行され、時刻t12にセルフリフレッシュコマンドSREが発行され、時刻t13にセルフリフレッシュイグジットコマンドSRXが発行され、時刻t14に再びセルフリフレッシュコマンドSREが発行されている。したがって、時刻t12~t13の期間及び時刻t14以降の期間は、半導体装置10がセルフリフレッシュモードにエントリしている期間であり、その他の期間は半導体装置10がセルフリフレッシュモードにエントリしていない期間である。図7には示されていないが、時刻t12以降の期間は、セルフリフレッシュコマンドSREとセルフリフレッシュイグジットコマンドSRXが周期的に交互に発行される期間であり、このような制御は、コントローラ50が疑似セルフリフレッシュモードにエントリしている場合に実行される。疑似セルフリフレッシュモードとは、セルフリフレッシュコマンドSREとセルフリフレッシュイグジットコマンドSRXを周期的に交互に発行することによって、規格に準拠したDRAMがセルフリフレッシュモードにエントリしている場合と同様の低消費電力を実現するための動作モードである。このため、疑似セルフリフレッシュモードにエントリしている期間においては、セルフリフレッシュイグジットコマンドSRXを発行した後、次のセルフリフレッシュコマンドSREを発行するまでの期間に、第1のコマンドや第2のコマンドなど、他のコマンドは発行しない。疑似セルフリフレッシュモードにおいては、セルフリフレッシュイグジットコマンドSRXを発行した後、直ちにセルフリフレッシュコマンドSREを発行する。この点は、通常のDRAMにおいて、セルフリフレッシュモードから復帰した後、次にセルフリフレッシュモードにエントリする場合と根本的に異なる。セルフリフレッシュモードにエントリしていない期間においては、図5に示したSRラッチ回路L1がリセットされているため、セルフステート信号SSはローレベルに固定されている。このため、図3に示した入力バッファ回路72は活性状態であり、インピーダンス制御信号ODTの入力がコントローラ50から可能となる。インピーダンス制御信号IODT0は、ODTラッチ回路82において内部クロック信号ICLK0に同期してラッチされ、ラッチされた信号であるインピーダンス制御信号IODT1が出力バッファ回路30aに供給される。このため、インピーダンス制御信号ODTは、外部クロック信号CKの立ち上がりエッジに同期して入力する必要がある。したがって、外部クロック信号CKの立ち上がりエッジからセットアップマージン及びホールドマージンを確保した期間においてインピーダンス制御信号ODTの入力が有効となり、その他の期間においては無効となる。図7においては、インピーダンス制御信号ODTの入力が無効となる期間ドントケアをハッチングで表示している。尚、図7に示す例では、インピーダンス制御信号ODTはセルフリフレッシュモードにエントリしている殆どの期間中において入力されていないつまり、ドントケアであるが、セルフリフレッシュモードにエントリしている殆どの期間中においては入力バッファ回路72が非活性化されるため、この期間においてはインピーダンス制御信号ODTをコントローラ50から供給することはできない。詳細には、図5で示したセルフステート信号SSの生成論理は、理解しやすく生成論理を簡易化したものであり、時刻t12のセルフリフレッシュコマンドSREが発行されるとき、時刻t13のセルフリフレッシュイグジットコマンドSRXが発行されるとき、のそれぞれにおいて、図3に示した入力バッファ回路72は活性化され、外部から供給されるインピーダンス制御信号ODTは半導体装置の内部に取り込まれる。インピーダンス制御信号IODT1を生成するODTラッチ回路82、ODTラッチ回路82を制御する内部クロック信号ICLK0、内部クロック信号ICLK0を生成するイネーブル信号CKenも同様である。つまり、図5が示すセルフリフレッシュ制御回路100は、例えば、後述する図11が示すDRAMの規格に準拠したセルフリフレッシュ制御回路100との違いを明確に理解することに有用である。まず、時刻t11にオートリフレッシュコマンドREFが発行されると、オートリフレッシュ信号AREF0が活性化する。これに応答して、リフレッシュカウンタ90は、各バンクに対してリフレッシュ信号REF2<7:0>を8回生成し、ロウコントロール回路95は各バンクに対してアクティブ信号ACT<7:0>を8回供給する。リフレッシュアドレスについてはロウコントロール回路95の内部でインクリメントされ、これにより8回のアクティブ信号ACT<7:0>に同期して異なる8本のワード線が次々と選択される。その結果、合計で64本のワード線が選択される。これら64本のワード線を選択するためには、リフレッシュ期間tRFCを要する。したがって、オートリフレッシュコマンドREFを発行した後、リフレッシュ期間tRFCが経過するまでは、コントローラ50による他のコマンドの発行が禁止される。次に、時刻t12においてセルフリフレッシュコマンドSREが発行されると、図5に示したSRラッチ回路L1がセットされ、セルフステート信号SSがハイレベルに変化する。これにより、図3に示した入力バッファ回路72が非活性化され、消費電力が削減される。さらに、SRラッチ回路L2はリセットされていることから、イネーブル信号CKenがローレベルに変化する。これにより、図3に示した入力バッファ回路71も非活性化され、消費電力が削減される。尚、コントローラ50のクロック発行部52は、時刻12において、それまで供給し続けていた外部クロック信号CKの供給を、セルフリフレッシュコマンドSREの発行に関連して停止してもよい。システムの低消費電力化が図れる。また、セルフリフレッシュコマンドSREが発行されると、直ちにセルフリフレッシュ信号SREF0がハイレベルに活性化する。リフレッシュ信号SREF0が活性化すると、リフレッシュカウンタ90は、オートリフレッシュ信号AREF0が活性化した場合と同じ動作を行う。つまり合計で64本のワード線が次々と選択される。本実施形態では、セルフリフレッシュモードにおいて実行されるリフレッシュ動作は1回限りである。そして、時刻t13においてセルフリフレッシュイグジットコマンドSRXが発行されると、図5に示したSRラッチ回路L1がリセットされ、セルフステート信号SSがローレベルに変化するとともに、イネーブル信号CKenがハイレベルに変化する。これにより、入力バッファ回路71,72が活性化され、外部クロック信号CK及びインピーダンス制御信号ODTの入力が可能となる。さらに、セルフステート信号SSがローレベルに変化したことに応答して、ワンショットパルス生成回路OP1から更新開始信号STが出力される。これにより、DLL回路200は、入力バッファ回路71から出力される内部クロック信号ICLK0に基づいて、位相制御された内部クロック信号ICLK1の生成を行う。つまり、DLL回路200の更新動作が行われる。DLL回路200の更新動作が終了すると、DLL回路200から更新終了信号ENDが出力され、SRラッチ回路L2はリセットされる。これにより、イネーブル信号CKenは再びローレベルに変化し、入力バッファ回路71が非活性化される。よって、セルフリフレッシュ中のDLL回路の更新時間以外の期間において、入力バッファ回路71の低消費電力が実現できる。このとき、カウンタ回路220はリセットせず、更新終了信号ENDの発生時のカウント値を保持したまま非活性状態に遷移する。尚、コントローラ50が外部クロック信号CKの発行を再開するタイミングは、時刻t13よりも前であることが望ましい。これは、本実施形態ではてセルフリフレッシュイグジットコマンドSRXに応答してDLL回路200の更新動作が直ちに実行されるからである。尚、再開された外部クロック信号CKの供給は、DLL回路200の更新動作が終了する所定の時間に対応して維持される。つまり、所定時間の後、コントローラ50は再度外部クロック信号CKの供給を停止する。図7に示す例では、DLL回路200の更新動作を行っている期間、すなわち、更新開始信号STが活性化してから更新終了信号ENDが活性化するまでの期間において、セルフリフレッシュコマンドSREが再び発行されている時刻t14。これにより、SRラッチ回路L1が再びセットされるが、この時点ではSRラッチ回路L2がセット状態であるため、イネーブル信号CKenはハイレベルを維持する。そして、更新終了信号ENDが出力され、これによりSRラッチ回路L2がリセットされると、イネーブル信号CKenはローレベルに変化し、入力バッファ回路71が非活性化される。このような動作、つまり、セルフリフレッシュコマンドSREとセルフリフレッシュイグジットコマンドSRXを交互に発行する動作は、コントローラ50が上述した疑似セルフリフレッシュモードにエントリしている期間中、繰り返し行われる。そして、セルフリフレッシュコマンドSREの発行周期を、通常のDRAMのセルフリフレッシュモード中におけるリフレッシュ動作の実行周期約7.8μsと一致させれば、単位期間規格では64ms内に全てのメモリセルMCをリフレッシュすることが可能となる。このことは、単位期間当たりのセルフリフレッシュコマンドSREの発行数を、単位期間当たりのオートリフレッシュコマンドREFの発行数と一致させればよいことを意味する。このように、本実施形態においては、セルフリフレッシュコマンドSREに応答してリフレッシュ動作をオートリフレッシュ時と同じ回数である1回だけ実行していることから、セルフリフレッシュコマンドSREを発行してから、リフレッシュ期間tRFCが経過した後にセルフリフレッシュイグジットコマンドSRXを発行すれば、その時点においてリフレッシュ動作が行われていない状態が保証される。このため、セルフリフレッシュイグジットコマンドSRXを発行した後、短時間で第1のコマンドを発行することが可能となる。しかも、セルフリフレッシュイグジットコマンドSRXに応答してDLL回路200の更新動作が行われることから、疑似セルフリフレッシュモード中においてもDLL回路200のロックした状態内部クロック信号ICLK0と内部クロック信号RCLKの位相がほぼマッチングした状態が保たれる。このため、セルフリフレッシュイグジットコマンドSRXを発行した後、内部クロック信号ICLK1を使用する第2のコマンドを短期間で発行することが可能となる。尚、本願の技術思想の一つは、擬似セルフリフレッシュモードにエントリしている期間中に、その他のコマンドを排除するわけではない。詳細には、コントローラは、時刻t12と時刻t14のセルフリフレッシュコマンドSREの両者のインターバル時間を、前述の実行周期約7.8μsに維持し、且つ、時刻t12と時刻t13の期間を64本のワード線に関連する内部リフレッシュの時間tRFC;数100nsを維持した上で、時刻t13と時刻t14の期間tCKEを、より長く設定することができる。セルフリフレッシュイグジットコマンドSRXの発行からセルフリフレッシュコマンドSREの発行までの期間を、より長く設定する。コントローラは、この期間にその他のコマンドを発行することができる。更に、後述する第2の実施形態に示すように、コントローラ50は、時刻t12と時刻t13の期間に、データ端子31のインピーダンス制御を行うインピーダンス制御コマンドインピーダンス制御信号ODTを、発行することができる。図8の変形例として、セルフリフレッシュイグジットコマンドSRXに応答してDLL回路200の更新動作を実施することに代えて、セルフリフレッシュコマンドSREに応答してDLL回路200の更新動作を実施してもよい。この場合も、セルフリフレッシュイグジットコマンドSRXを発行した後、内部クロック信号ICLK1を使用する第2のコマンドを短期間で発行することが可能となる。尚、この場合、セルフリフレッシュコマンドSREに関連して外部クロック信号CKの供給を停止することに代えて、時刻12においても、DLL回路200の更新動作が終了する所定の時間に対応して維持される。所定時間の後、再度外部クロック信号CKの供給が停止される。セルフリフレッシュモードにエントリしている期間を、オートリフレッシュに必要なリフレッシュ期間tRFCに準ずれば、セルフリフレッシュコマンドSREに応答してDLL回路200を更新した更新情報は、リフレッシュ期間tRFC後に発行されたセルフリフレッシュイグジットコマンドSRXの時刻においても有用である。よって、本実施形態においては、少なくとも、1セルフリフレッシュイグジットコマンドSRXに応答してDLL回路200の更新動作を実施する、2セルフリフレッシュコマンドSREに応答してDLL回路200の更新動作を実施する、のいずれか一方であれば良いことが理解できる。図8は、本実施形態による効果を説明するためのタイミング図である。図8に示す例では、時刻t21にオートリフレッシュコマンドREFが発行され、時刻t22にセルフリフレッシュコマンドSREが発行され、時刻t23にセルフリフレッシュイグジットコマンドSRXが発行され、時刻t24に第1のコマンドAが発行され、時刻t25に第2のコマンドBが発行されている。セルフリフレッシュコマンドSRE及びセルフリフレッシュイグジットコマンドSRXが発行された場合の動作は上述の通りであることから、重複する説明は省略する。図8に示すように、コントローラが、セルフリフレッシュイグジットコマンドSRXを発行してから第1のコマンドAを発行可能な最短期間は、一般的なDRAMと比べて大幅に短縮され、例えば、7.5nsである。つまり、セルフリフレッシュイグジットコマンドSRXを発行してから7.5nsが経過すれば、第1のコマンドAの発行が許可される。これは、上述の通り、セルフリフレッシュイグジットコマンドSRXを発行する時点において、リフレッシュ動作が行われていない状態が保証されるからである。また、セルフリフレッシュイグジットコマンドSRXを発行してから第2のコマンドBを発行可能な最短期間についても、一般的なDRAMと比べて大幅に短縮され、例えば、24nsである。つまり、セルフリフレッシュイグジットコマンドSRXを発行してから24nsが経過すれば、第2のコマンドBの発行が許可される。尚、DLL回路200から更新終了信号ENDが出力され、DLL回路200の更新動作が終了する前の時刻t25に、第2のコマンドBが発行されているが、実動作上は問題ない。図7の時刻t13に示される更新動作が繰り返し実行され、内部クロック信号ICLK1と外部クロック信号CK,CKBとの位相が、ほぼマッチングされているからである。セルフリフレッシュコマンドSREに応答してDLL回路200の更新動作を実施する図8の変形例においては、まったく問題ない。図9は、第1の実施形態によるアクセス制御回路20の動作を説明するための別のタイミング図である。図9に示す例では、時刻t31にパワーダウンコマンドPDEが発行され、時刻t32にパワーダウンイグジットコマンドPDXが発行され、時刻t33に第1のコマンドAが発行され、時刻t34に第2のコマンドBが発行されている。したがって、時刻t31~t32の期間は、パワーダウンモードにエントリしている期間である。ここで、パワーダウンモードとは、DRAMの規格に準拠したセルフリフレッシュモードと同様に第1及び第2のコマンドの入力が禁止される動作モードである。セルフリフレッシュモードとの主な違いは、コントローラは、パワーダウンモードにおいては、外部クロック信号CK,CKBを半導体装置10に供給し続ける必要がある点、及びインピーダンス制御信号ODTの入力が可能である点、並びに、半導体装置は、パワーダウンモードにおいては、自動的なリフレッシュ動作記憶データのリフレッシュを行わない点、及びDLL回路が動作する点、及び半導体装置10が備える内部回路の消費電力を低減するも半導体装置10が備える外部端子に接続する入力回路入力バッファ回路を活性化する点、等である。例えば、クロック端子23,24に接続する入力バッファ回路71は、パワーダウンモードにおいては活性され、DRAMの規格に準拠したセルフリフレッシュモードにおいては非活性される。これらの違いにより、パワーダウンモードの方がセルフリフレッシュモードよりもパワーダウンイグジット後にコマンド第1のコマンドを投入可能な時間が短い、という利点があるものの、セルフリフレッシュモードの方がパワーダウンモードよりも消費電力が少ない。特に、パワーダウンモードは、入力バッファ回路71及びDLL回路を、活性にしているからである。パワーダウンイグジットコマンドPDXを発行してから第1のコマンドAを発行可能な最短期間は、セルフリフレッシュイグジットコマンドSRXを発行してから第1のコマンドAを発行可能な最短期間と等しい。つまり、パワーダウンイグジットコマンドPDXを発行してから、例えば7.5nsが経過すれば、第1のコマンドAの発行が許可される。これは、上述の通り、パワーダウンモードにおいてはリフレッシュ動作が行われないため、パワーダウンイグジットコマンドPDXを発行する時点において、リフレッシュ動作が行われていない状態が保証されるからである。また、パワーダウンイグジットコマンドPDXを発行してから第2のコマンドBを発行可能な最短期間は、セルフリフレッシュイグジットコマンドSRXを発行してから第2のコマンドBを発行可能な最短期間と等しい。つまり、パワーダウンイグジットコマンドPDXを発行してから、例えば24nsが経過すれば、第2のコマンドBの発行が許可される。これは、パワーダウンモードにおいては外部クロック信号CKが入力されるため、DLL回路200の更新動作が可能であり、DLL回路200をロック状態に維持できるからである。このように、本実施形態においては、イグジット後における第1又は第2のコマンドの最短投入時間がセルフリフレッシュモードとパワーダウンモードとで一致する。このことは、セルフリフレッシュモードからの復帰時間が長いという従来の課題が解消されることを意味する。よって、このチップセットのアルゴリズムを構築するエンジニアは、アルゴリズムの中で、パワーダウンモードよりも本願の擬似リフレッシュモードを多く選択するであろう。上述した第1の実施形態の動作は、DRAMの規格に規定されていない動作であるため、そのままでは規格に準拠したDRAMとの互換性は確保できない。これが問題となる場合には、上述した第1の実施形態の動作と、規格に規定された動作との切り替えを可能に構成することが望ましい。つまり、第1の動作モードにおいてはDRAMの規格に準拠した動作を行い、第2の動作モードにおいては上述した第1の実施形態の動作を行うよう、回路設計すればよい。図10は、アクセス制御回路20に含まれる主要な回路ブロックを示す他のブロック図であり、DRAMの規格に準拠した第1の動作モードで動作する場合を示している。また、図11は、図10に示すセルフリフレッシュ制御回路100の主要な回路図である。図10に示す回路は、図3に示した回路と相違しているが、図3に示す回路と図10に示す回路を別個に備える必要はなく、選択された動作モードに応じて機能を切り替えれば足りる。したがって、第1の動作モードが選択されている場合には図10に示す回路として機能し、第2の動作モードが選択されている場合には図3に示す回路として機能するよう、図示しないゲート回路などを用いて機能の切り替えを実現すればよい。図11に示す回路についても同様である。図10に示すアクセス制御回路20では、イネーブル信号CKenが入力バッファ回路71のみならず、入力バッファ回路72aにも供給されている。これに伴い、セルフステート信号SSは使用されない。かかる構成により、セルフリフレッシュモードにエントリすると、入力バッファ回路71,72aの両方が非活性状態に固定されることになる。これにより、第2の動作モードに比べ、より消費電力が削減される。図11に示すセルフリフレッシュ制御回路100では、SRラッチ回路L1がセットされると活性化されるオシレータ150が用いられる。これにより、セルフリフレッシュモードにエントリすると、外部クロック信号CKとは非同期に周期的なリフレッシュ動作が実行される。また、SRラッチ回路L2は不要である。さらに、ワンショットパルス生成回路OP1の出力は、リセット信号RSTとして用いられる。したがって、第1の動作モードにおいては、セルフリフレッシュイグジットコマンドSRXが発行されると、DLL回路200がリセットされることになる。図12は、第1の動作モードにおけるアクセス制御回路20の動作を説明するためのタイミング図である。図12に示す例では、時刻t41にオートリフレッシュコマンドREFが発行され、時刻t42にセルフリフレッシュコマンドSREが発行され、時刻t43にセルフリフレッシュイグジットコマンドSRXが発行されている。したがって、時刻t42~t43の期間は、半導体装置10がセルフリフレッシュモードにエントリしている期間であり、その他の期間は半導体装置10がセルフリフレッシュモードにエントリしていない期間である。第1の動作モードにおけるセルフリフレッシュコマンドSREの発行からセルフリフレッシュイグジットコマンドSRXの発行までの期間は、第2の動作モードにおけるセルフリフレッシュコマンドSREの発行からセルフリフレッシュイグジットコマンドSRXの発行までの期間よりも長い。セルフリフレッシュモードにエントリしていない期間においては、図11に示したSRラッチ回路L1がリセットされているため、イネーブル信号CKenはハイレベルに固定されている。このため、図10に示した入力バッファ回路71,72aは活性状態である。ここで、時刻t41にオートリフレッシュコマンドREFが発行されると、オートリフレッシュ信号AREF0が活性化する。この場合の動作は、図7を用いて説明したとおりである。次に、時刻t42においてセルフリフレッシュコマンドSREが発行されると、図11に示したSRラッチ回路L1がセットされ、イネーブル信号CKenがローレベルに変化する。これにより、図10に示した入力バッファ回路71,72aが非活性化され、消費電力が削減される。さらに、オシレータ150から周期的にリフレッシュ信号SREF0が出力され、オートリフレッシュ信号AREF0が活性化した場合と同じ動作が行われる。図11においてはリフレッシュ信号SREF0が1回だけ活性化しているが、セルフリフレッシュモードにエントリしている期間中においては、オシレータ150によってリフレッシュ信号SREF0が周期的に生成される。第1の動作モードでは、セルフリフレッシュモードにエントリしている期間においては、入力バッファ回路71が常に非活性状態に保たれる。このため、コントローラは、外部クロック信号CK,CKBを供給しない。よって、システムの消費電力を低減することが可能である。第1の動作モードでは、半導体装置には外部クロック信号CK,CKBは供給されず、したがって、DLL回路200も非活性状態に保たれる。このため、上述した第1の動作モードは、セルフリフレッシュモードにエントリしている期間における消費電力は第2の動作モードよりも更に削減される。また、セルフリフレッシュモードにエントリしている期間中においては入力バッファ回路72aが非活性化されるため、この期間においてはインピーダンス制御信号ODTを入力することはできない。それは、複数の半導体装置のデータ端子を共通とするシステムつまり、システム内のデータバスに、それぞれの半導体装置のデータ端子が共通に接続する構造において、例えば、コントローラが、一方の半導体装置をセルフリフレッシュモードにエントリさせているとそのデータ端子のインピーダンス調整ができないので、他方の半導体装置にライトコマンドWTを発行できない、ことを意味する。高周波のデータが転送されるシステムにおいては、データの反射を防止することが必須であるからである。他方、パワーダウンモードにおいては、該期間中にデータ端子のインピーダンス調整が可能である。よって、コントローラはこのような場合、第1動作モードでは、消費電力が少ないセルフリフレッシュモードに代えてパワーダウンモードを選択する。従って、この視点においては、消費電力が少ないセルフリフレッシュモードを選択しつつセルフリフレッシュモード期間中にデータ端子のインピーダンス調整ができるようにすることが望ましい。これについては、後述する第2の実施形態で詳述する。そして、時刻t43においてセルフリフレッシュイグジットコマンドSRXが発行されると、図11に示したSRラッチ回路L1がリセットされ、イネーブル信号CKenがハイレベルに変化する。これにより、入力バッファ回路71,72aが活性化され、外部クロック信号CK及びインピーダンス制御信号ODTの入力が可能となる。さらに、ワンショットパルス生成回路OP1からリセット信号RSTが出力され、DLL回路200がリセットされる。上述の通り、リセット信号RSTはDLL回路200の全体を初期化するための信号であり、これが活性化すると、カウンタ回路220のカウント値は初期値にリセットされる。このため、位相制御された内部クロック信号ICLK1の出力が可能となるまでにある程度の時間が必要となる。本例では、セルフリフレッシュイグジットコマンドSRXを発行してから512クロックサイクルが経過するまでは、第2のコマンドの発行が禁止される。512クロックサイクルとは、DLL回路200がリセットされてからロックするのに要する最大期間よりも長い期間である。つまり、512クロックサイクル規格が経過すれば、DLL回路200が確実にロックされていることを意味する。図12に示す例では、時刻t45に第2のコマンドBが発行されている。このように、第1の動作モードにおいては、セルフリフレッシュイグジットコマンドSRXを発行してから第2のコマンドBを発行可能な最短期間が、第2の動作モードよりも長い。一方、ロウアドレスに基づいてメモリセルアレイ11へのアクセスを行うコマンド、すなわち第1のコマンドについては、セルフリフレッシュイグジットコマンドSRXを発行してから少なくともリフレッシュ期間tRFCが経過するまでは発行することができない。これは、セルフリフレッシュモードにおいてはリフレッシュ動作が外部クロック信号CKとは非同期に実行されるため、セルフリフレッシュイグジットコマンドSRXを発行した時点でリフレッシュ動作が実行中である可能性があるためである。図12においてAと表記しているのは第1のコマンドであり、時刻t44にて投入されている。第1の動作モードでは、セルフリフレッシュイグジットコマンドSRXを発行してから第1のコマンドAを発行可能な最短期間は、例えばtRFC10nsである。つまり、セルフリフレッシュイグジットコマンドSRXを発行してからtRFC10nsが経過すれば、第1のコマンドAの発行が許可される。このように、第1の動作モードにおいては、セルフリフレッシュイグジットコマンドSRXを発行してから第1のコマンドAを発行可能な最短期間が、第2の動作モードよりも長い。このように、第1の動作モードを選択すれば、セルフリフレッシュモードからの復帰時間が第2の動作モードよりも長くなるが、規格に準拠した動作が行われることから、既存のDRAMとの互換性を確保することが可能となる。しかも、第2の動作モードを選択した場合に比べ、セルフリフレッシュモードにエントリしている中における消費電力を更に削減することが可能となる。さらに、セルフリフレッシュモードにエントリした後、セルフリフレッシュモードからイグジットする際に外部クロック信号CK,CKBの周波数を変更することも可能となる。尚、第2の動作モードにおいては、セルフリフレッシュモード中においてもDLL回路200のロック状態を維持する必要があることから、セルフリフレッシュモードにエントリした場合であっても、外部クロック信号CK,CKBの周波数を変更することはできない。次に、本発明の第2の実施形態について説明する。図13は、本発明の第2の実施形態によるアクセス制御回路20bに含まれる主要な回路ブロックを示すブロック図である。図13に示すアクセス制御回路20bは、入力バッファ回路72の代わりに入力バッファ回路72bが用いられ、ODTラッチ回路82の代わりにODTラッチ回路82bが用いられている点において、図3に示したアクセス制御回路20と相違している。その他の点については、図3に示したアクセス制御回路20と基本的に同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。本実施形態では、入力バッファ回路72bは常に活性化されており、したがって、コントローラ50は、セルフリフレッシュモードにエントリしている期間であってもインピーダンス制御信号ODTを入力することができる。よって、コントローラは、一方の半導体装置をセルフリフレッシュモードにエントリさせていてもそのデータ端子のインピーダンス調整が可能であるので、他方の半導体装置にライトコマンドWTを発行できる。よって、コントローラは、消費電力を低減させつつ、他方の半導体装置の制御が可能である。図14は、ODTラッチ回路82bの回路図である。図14に示すように、ODTラッチ回路82bは、ラッチ回路84及びセレクタ85からなる。ラッチ回路84は、内部クロック信号ICLK0に同期してインピーダンス制御信号IODT0をラッチする回路である。また、セレクタ85は、ラッチ回路84の出力とインピーダンス制御信号IODT0のいずれか一方を選択する回路であり、その選択はセルフステート信号SSに基づいて行われる。具体的には、セルフステート信号SSがローレベルであればラッチ回路84の出力を選択し、セルフステート信号SSがハイレベルであればインピーダンス制御信号IODT0を選択する。このことは、セルフリフレッシュモードにエントリしていない期間中においてはラッチ回路84の出力がインピーダンス制御信号IODT1として用いられ、セルフリフレッシュモードにエントリしている期間中においてはインピーダンス制御信号IODT0がそのままインピーダンス制御信号IODT1として用いられることを意味する。図15は、第2の実施形態によるアクセス制御回路20bの動作を説明するためのタイミング図である。図15に示す例では、時刻t51にオートリフレッシュコマンドREFが発行され、時刻t52にセルフリフレッシュコマンドSREが発行され、時刻t55にセルフリフレッシュイグジットコマンドSRXが発行され、時刻t56にパワーダウンコマンドPDEが発行されている。したがって、時刻t52~t55の期間は、半導体装置10がセルフリフレッシュモードにエントリしている期間であり、時刻t56以降の期間は、半導体装置10がパワーダウンモードにエントリしている期間である。ここで、パワーダウンモードとは、セルフリフレッシュモードと同様に第1及び第2のコマンドの入力が禁止される動作モードである。セルフリフレッシュモードとの主な違いは、コントローラは、パワーダウンモードにおいては外部クロック信号CK,CKBを半導体装置10に供給し続ける必要がある点、及びパワーダウンモードにおいてはインピーダンス制御信号ODTの入力が可能である点、並びに、半導体装置は、パワーダウンモードにおいては自動的なリフレッシュ動作を行わない点、及びパワーダウンモードにおいてもDLL回路が間欠的に動作する点、及びパワーダウンにおいては半導体装置10が備える内部回路の消費電力を低減するも半導体装置10が備える複数の内部端子にそれぞれ接続する複数の入力回路を活性化する点、等である。これらの違いにより、パワーダウンモードの方がセルフリフレッシュモードよりもパワーダウンイグジット後にコマンド第1のコマンドを投入可能な時間が短い、という利点があるものの、セルフリフレッシュモードの方がパワーダウンモードよりも消費電力が少ない。パワーダウンモードは、入力バッファ回路71~73及びDLL回路を、活性にしているからである。セルフリフレッシュモードにエントリする前の期間の動作は、第1の実施形態における動作と同じである。したがって、時刻t51にオートリフレッシュコマンドREFが発行されると、ロウコントロール回路95は各バンクに対してアクティブ信号ACT<7:0>を8回供給する。これにより、8本のワード線が次々と選択され、合計で64本のワード線に繋がるメモリセルMCがリフレッシュされる。次に、時刻t52においてセルフリフレッシュコマンドSREが発行されると、セルフリフレッシュモードにエントリする。セルフリフレッシュコマンドSREに応答した半導体装置10の動作は上述の通りであり、リフレッシュ動作が1回実行される。また、セルフリフレッシュモードにエントリすると、セルフステート信号SSがハイレベルに変化するため、コントローラから供給されるインピーダンス制御信号ODTは、そのままインピーダンス制御信号IODT1として取り込まれることになる。つまり、外部クロック信号CK,CKBとは全く無関係非同期にインピーダンス制御信号IODT1が取り込まれる。図15に示す例では、時刻t53~t54の期間にインピーダンス制御信号ODTがハイレベルに活性化されており、これがそのままインピーダンス制御信号IODT1として内部で使用される。その結果、セルフリフレッシュモードにエントリしている期間中においては、クロック信号CK,CKBを取り込む入力バッファ回路71が基本的に非活性化されているにも関わらず、図2に示した出力バッファ回路30aは、外部クロック信号CK,CKBとは無関係にデータ端子31のインピーダンス制御を行うことが可能となる。そして、時刻t55においてセルフリフレッシュイグジットコマンドSRXが発行されると、入力バッファ回路71が活性化され、外部クロック信号CK,CKBの入力が可能となるとともに、内部クロック信号ICLK0に同期したインピーダンス制御信号ODTの入力が行われる。また、第1の実施形態と同様、DLL回路200の更新動作が行われる。本例では、時刻t56にパワーダウンコマンドPDEが発行され、さらに、パワーダウンモードにエントリしている期間中である時刻t57~t58の期間にインピーダンス制御信号ODTがハイレベルに活性化されている。この期間においては、インピーダンス制御信号ODTが内部クロック信号ICLK0に同期して取り込まれることから、図2に示した出力バッファ回路30aは、外部クロック信号CK,CKBに同期してデータ端子31のインピーダンス制御を行うことが可能となる。このように、本実施形態によれば、上述した第1の実施形態による効果に加え、コントローラは、セルフリフレッシュモードにエントリさせている期間中であっても、インピーダンス制御信号ODTの発行が可能となる。半導体装置は、セルフリフレッシュモードにエントリしている期間中であっても、インピーダンス制御信号ODTの入力が可能となり、該制御を実行する。尚、第2の実施形態の動作もDRAMの規格に規定されていない動作であるため、上述した第2の実施形態の動作と、規格に規定された動作との切り替えを可能に構成することが望ましい。つまり、第1の動作モードにおいてはDRAMの規格に準拠した動作を行い、第2の動作モードにおいては上述した第2の実施形態の動作を行うよう、回路設計すればよい。第1の動作モードについては既に説明したとおりである。第1及び第2の実施形態の動作をコンバインすることが可能である。次に、本発明の好ましい実施形態による情報処理システムについて説明する。図16は、本発明の情報処理システムの第1の実施形態のブロック図である。図16に示す例では、コントローラ50と半導体装置DRAM10が1つずつ用いられ、これらが相互に接続された構成を有している。コントローラ50は、アドレス信号ADD、コマンド信号CMD、外部クロック信号CK,CKB、クロックイネーブル信号CKE及びインピーダンス制御信号ODTを半導体装置10に供給する。また、コントローラ50は、半導体装置10を第1又は第2の動作モードに設定する。第1の動作モードに設定した場合、コントローラ50はDRAMの規格に準拠してコマンド信号CMDなどを発行する。これに対し、第2の動作モードに設定した場合、コントローラ50は、DRAMの規格に準拠しないタイミングでコマンド信号CMDなどを発行することにより、上述した第1及び第2の実施形態にて説明した動作を実現する。動作モードの選択は、半導体装置10に備えられたモードレジスタ27に動作モードを設定することによって行うことができる。モードレジスタ27への設定は、モードレジスタ設定コマンドMRSを発行するとともに、アドレス端子21を介して設定したい動作モードを入力することにより行う。この方法によれば、半導体装置10のイニシャライズ時に第1又は第2の動作モードが選択される。但し、動作モードの選択はこれに限られず、いわゆるオンザフライ方式で第1又は第2の動作モードの選択を行うことも可能である。つまり、セルフリフレッシュコマンドSREを発行する際に、アドレス端子21又はデータ端子31を利用して第1又は第2の動作モードを定義する付加信号を発行し、これにより、セルフリフレッシュモードにエントリする度に第1又は第2の動作モードを選択することもできる。図17は、本発明の情報処理システムの第2の実施形態のブロック図である。図17に示す例では、1つのコントローラ50に対し、2つの半導体装置DRAM10a,10bが接続されている。コントローラ50から供給されるアドレス信号ADD、コマンド信号CMD、外部クロック信号CK,CKBは、2つの半導体装置10a,10bに対し共通に供給される。半導体装置10a,10bのデータ端子31についても、コントローラ50に共通接続される。これに対し、クロックイネーブル信号CKE及びインピーダンス制御信号ODTについては、半導体装置10a,10bに対してそれぞれ個別に供給される。つまり、半導体装置10aに対してはクロックイネーブル信号CKE0及びインピーダンス制御信号ODT0が供給され、半導体装置10bに対してはクロックイネーブル信号CKE1及びインピーダンス制御信号ODT1が供給される。半導体装置10a,10bの選択は、チップ選択信号CS0,CS1によって行われる。すなわち、コントローラ50から発行されるコマンド信号CMDなどは、チップ選択信号が活性化している半導体装置10a又は10bに対してのみ有効となる。図18は、2つの半導体装置10a,10bを1つのパッケージに搭載したデュアルダイパッケージDDPの構造を説明するための模式的な断面図である。図18に示すデュアルダイパッケージDDPは、パッケージ基板300に2つの半導体装置10a,10bが積層された構成を有している。半導体装置10aと半導体装置10bとの間、並びに、半導体装置10bとパッケージ基板300との間には、接着剤301が介在しており、これによって両者が固定されている。半導体装置10a,10bとパッケージ基板300はボンディングワイヤ302によって接続されており、これにより、各半導体装置10a,10bは、パッケージ基板300に設けられた内部配線図示せずを介して外部端子303に電気的に接続される。また、パッケージ基板300の上には、半導体装置10a,10b及びボンディングワイヤ302を保護するための封止樹脂304が設けられている。図19は、デュアルダイパッケージDDPに設けられた外部端子303のレイアウトの一例を示す模式的な平面図である。図19に示すように、デュアルダイパッケージDDPには、複数の外部端子303がマトリクス状にレイアウトされている。このうち、アドレス信号ADD、コマンド信号CMD、外部クロック信号CK,CKB、データDQに関する端子は、半導体装置10a,10bに対して共通に設けられている。これに対し、クロックイネーブル信号CKE、インピーダンス制御信号ODT及びチップ選択信号CSについては、半導体装置10a,10bに対して個別に設けられている。したがって、半導体装置10a,10bの一方のみがセルフリフレッシュモードにエントリしている場合であっても、両方の半導体装置10a,10bに外部クロック信号CK,CKBが供給され続ける。また、上述した第2の実施形態のように、セルフリフレッシュモード中においてもインピーダンス制御信号ODTの入力を可能に構成すれば、半導体装置10a,10bの両方がセルフリフレッシュモードにエントリしている場合であっても、インピーダンス制御信号ODT0又はODT1をハイレベルとすることにより、出力バッファ回路30aのインピーダンス制御を行うことが可能となる。図20は、本発明の情報処理システムの第3の実施形態のブロック図である。図20に示す例では、1つのコントローラ50に対し、2つのDIMMDualInlineMemoryModule401,402が接続されている。DIMM401,402にはそれぞれ例えば16個の半導体装置DRAM10が搭載されている。各DIMM401,402はそれぞれ2ランク構成であり、したがって、合計で4ランクである。1つのランクは例えば8個の半導体装置10からなり、特に限定されるものではないがモジュール基板の一方の表面に並べて搭載される。ランクの選択は、チップ選択信号CS0~CS3によって排他的に行われる。コントローラ50から供給されるアドレス信号ADD及びコマンド信号CMDについては、DIMM401,402ごとに供給される。これに対し、外部クロック信号CK,CKBについては、ランクごとにそれぞれ供給される。データ端子31については、4つのランクにおいてコントローラ50に共通に供給される。図21は、各ランクにおけるインピーダンス制御を説明するための表であり、aはDIMM401に対してライト動作を行う場合、bはDIMM402に対してライト動作を行う場合、cはDIMM401に対してリード動作を行う場合、dはDIMM402に対してリード動作を行う場合を示している。DIMM401に対してライト動作を行う場合、図21aに示すように、DIMM401の一方のランク図21aではランク1を120Ωで終端し、DIMM402の一方のランク図21aではランク2を30Ωで終端する。逆に、DIMM402に対してライト動作を行う場合、図21bに示すように、DIMM401の一方のランク図21bではランク2を30Ωで終端し、DIMM402の一方のランク図21aではランク1を120Ωで終端する。また、DIMM401に対してリード動作を行う場合、図21cに示すように、DIMM402の一方のランク図21cではランク2を30Ωで終端する。逆に、DIMM402に対してリード動作を行う場合、図21dに示すように、DIMM401の一方のランク図21dではランク2を30Ωで終端する。上記の例では、DIMM401,402の一方に対してアクセスする場合であっても、DIMM401,402の他方を終点抵抗として機能させる必要がある。このような制御は、動作周波数が高い場合において特に必要となる。このような制御が必要な場合、上述した第2の実施形態による半導体装置を用いれば、アクセスする必要のないランクをパワーダウンモードよりも更に消費電力が少ないセルフリフレッシュモードにエントリさせることができる。つまり、第2の実施形態による半導体装置では、セルフリフレッシュモードにエントリした場合であっても、インピーダンス制御信号ODTの入力が可能となることから、他のランクのリード動作又はライト動作に同期してコントローラ50からインピーダンス制御信号ODTを出力すれば、所望の終端抵抗を得ることが可能となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記の各実施形態では、オートリフレッシュコマンドREFに応答してリフレッシュされるメモリセル数と、セルフリフレッシュコマンドSREに応答してリフレッシュされるメモリセル数を同一としているが、本発明においてこの点は必須でない。また、DLL回路に代えてPLL回路であってもよい。コントローラ50には、メモリを制御する以外の機能を有していても良い。本願の技術思想は、様々な機能チップを有する半導体装置、及び該コントローラ、並びにそれらシステムに適用できる。更に、図面で開示した各回路の構成は、実施例が開示する回路形式に限られない。本発明のシステムの技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等を含むシステム全般に、本発明を適用することができる。このような本発明が適用されたシステムの製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられ、更にそれらを適用したモジュールが上げられる。これらの任意の製品形態、パッケージ形態を有するシステムに対して本発明を適用することができる。また、トランジスタとして電界効果トランジスタFieldEffectTransistorFETを用いる場合、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。さらに、本発明によるコントローラは、以下の特徴を有している。[付記1]半導体装置の第1の数の記憶データをリフレッシュするセルフリフレッシュモードにエントリさせるセルフリフレッシュコマンド、及び前記半導体装置をセルフリフレッシュモードからイグジットさせるセルフリフレッシュイグジットコマンド、並びに前記第1の数の記憶データをリフレッシュするオートリフレッシュコマンド、並びに前記記憶データのリフレッシュを行なわず前記半導体装置をパワーダウンさせるパワーダウンモードにエントリさせるパワーダウンコマンド、及び前記パワーダウンモードを解除するパワーダウンイグジットコマンド、並びに前記記憶データへのアクセスを行う第1のコマンド、を少なくとも発行するコマンド発行部を備え、前記コマンド発行部は、前記セルフリフレッシュコマンドのインターバル時間と、前記オートリフレッシュコマンドのインターバル時間とを同一として、それぞれ対応するコマンドを発行し、前記第1のコマンドが最も早く発行できる時間として、前記パワーダウンイグジットコマンドの発行に続いて第1の期間の後に、前記記憶データをアクセスする第1のコマンドを発行し、前記セルフリフレッシュイグジットコマンドの発行に続いて第2の期間の後に、前記第1のコマンドを発行し、前記第1及び第2の期間は、同一の時間長である、ことを特徴とするコントローラ。[付記2]前記コマンド発行部は、更に、前記半導体装置が備えるデータ端子から前記記憶データを出力させる制御、または前記データ端子のインピーダンスを制御する第2のコマンドを発行し、前記第2のコマンドが最も早く発行できる時間として、前記パワーダウンイグジットコマンドの発行に続いて第3の期間の後に、前記第2のコマンドを発行し、前記セルフリフレッシュイグジットコマンドの発行に続いて第4の期間の後に、前記第2のコマンドを発行し、前記第3及び第4の期間は、同一の時間長である、付記1に記載のコントローラ。[付記3]前記コマンド発行部は、前記第1のコマンドが最も早く発行できる時間として、前記オートリフレッシュコマンドの発行に続いて前記第1及び第2の期間よりも遅い第5の期間の後に、前記第1のコマンドを発行する、付記1又は2に記載のコントローラ。[付記4]前記コマンド発行部は、前記第2のコマンドが最も早く発行できる時間として、前記オートリフレッシュコマンドの発行に続いて前記第3及び第4の期間よりも遅い第6の期間の後に、前記第2のコマンドを発行する、付記2または3に記載のコントローラ。[付記5]前記コントローラは、更に、所定の周波数を有する外部同期信号を前記半導体装置に供給するクロック発行部を備え、前記クロック発行部は、前記パワーダウンモードにおいて、前記外部同期信号を供給し続け、前記セルフリフレッシュモードの期間の少なくとも一部において、前記外部同期信号の供給を停止し、前記セルフリフレッシュイグジットコマンドの発行に同期して、前記外部同期信号を所定時間、供給する、付記1乃至4のいずれかに記載のコントローラ。[付記6]前記クロック発行部は、更に、前記外部同期信号の供給を停止した後、前記セルフリフレッシュイグジットコマンドを発行する前に、前記外部同期信号の発行を再開する、付記5に記載のコントローラ。[付記7]前記クロック発行部は、更に、前記セルフリフレッシュコマンドを発行した場合であっても、前記セルフリフレッシュイグジットコマンドを発行してから前記所定期間が経過するまでは、前記外部同期信号の発行を継続する、付記5又は6に記載のコントローラ。[付記8]前記コマンド発行部は、単位期間当たりの前記セルフリフレッシュコマンドの発行数は、前記単位期間当たりの前記オートリフレッシュコマンドの発行数と等しい、付記1乃至7のいずれかに記載のコントローラ。[付記9]前記コマンド発行部は、更に、前記半導体装置が備える前記記憶データを出力するデータ端子のインピーダンスを制御する第2のコマンドを、前記セルフリフレッシュモードの期間に発行する、付記1に記載のコントローラ。[付記10]前記コントローラは、更に、所定の周波数を有する外部同期信号を前記半導体装置に供給するクロック発行部を備え、前記第2のコマンドを、前記外部同期信号に関連なくに発行する、付記9に記載のコントローラ。[付記11]前記コントローラは、更に、第1及び第2の前記半導体装置を制御し、所定の周波数を有する同期信号を前記第1及び第2の半導体装置に共通に供給するクロック端子を、備える、付記1乃至10のいずれかに記載のコントローラ。[付記12]前記コントローラは、更に、前記記憶データを、前記第1及び第2の半導体装置に共通なバス線に供給するデータ端子と、前記同期信号が有効か否かを示す互いに独立な制御の第1及び第2のクロックイネーブル信号を、それぞれ対応する前記第1及び第2の半導体装置に供給する、第1及び第2のクロックイネーブル端子と、前記記憶データを出力する前記第1及び第2の半導体装置がそれぞれ備えるデータ端子のインピーダンスを制御する互いに独立な制御の第1及び第2のインピーダンス制御コマンドを、それぞれ対応する前記第1及び第2の半導体装置に供給する、第1及び第2のインピーダンス制御端子と、を備え、前記コマンド発行部は、前記セルフリフレッシュイグジットコマンドを、それぞれ前記第1及び第2のクロックイネーブル信号で定義する、付記11に記載のコントローラ。[付記13]前記コントローラは、第1及び第2の前記半導体装置を制御し、所定の周波数を有する互いに独立な制御の第1及び第2の同期信号を、それぞれ対応する前記第1及び第2の半導体装置に供給する、第1及び第2のクロック端子と、前記記憶データを、前記第1及び第2の半導体装置に共通なバス線に供給するデータ端子と、前記同期信号が有効か否かを示す互いに独立な制御の第1及び第2のクロックイネーブル信号を、それぞれ対応する前記第1及び第2の半導体装置に供給する、第1及び第2のクロックイネーブル端子と、前記記憶データを出力する前記第1及び第2の半導体装置がそれぞれ備えるデータ端子のインピーダンスを制御する互いに独立な制御の第1及び第2のインピーダンス制御コマンドを、それぞれ対応する前記第1及び第2の半導体装置に供給する、第1及び第2のインピーダンス制御端子と、を備える、付記1乃至10のいずれかに記載のコントローラ。[付記14]前記第1及び第2の半導体装置は、それぞれ異なるモジュール基板に搭載される、付記13に記載のコントローラ。[付記15]前記コントローラは、更に、前記第1及び第2の半導体装置を選択する第1及び第2のチップ選択端子を供給する、第1及び第2のチップ選択端子を備える、付記11乃至14のいずれかに記載のコントローラ。[付記16]前記コントローラは、更に、前記セルフリフレッシュコマンド及び前記セルフリフレッシュイグジットコマンドの発行タイミングを制御するリフレッシュ管理部を備え、前記リフレッシュ管理部は、疑似セルフリフレッシュモードにエントリすると、前記コマンド発行部に前記セルフリフレッシュコマンドと前記セルフリフレッシュイグジットコマンドを周期的に交互に発行させ、前記コマンド発行部は、前記疑似セルフリフレッシュモードにエントリしている期間においては、前記セルフリフレッシュイグジットコマンドを発行した後、前記セルフリフレッシュコマンドを発行するまでの期間に他のコマンドを発行しない、ことを特徴とする付記1に記載のコントローラ。[付記17]前記コントローラは、更に、所定の周波数を有する外部同期信号を前記半導体装置に供給するクロック発行部を備え、前記セルフリフレッシュコマンドは、第1の組み合わせからなるコマンド信号と、前記外部同期信号が有効か否かを示すイネーブル信号の第1の論理レベルによって定義され、前記セルフリフレッシュイグジットコマンドは、前記イネーブル信号の前記第1の論理レベルから第2の論理レベルへの遷移によって定義される、付記16に記載のコントローラ。[付記18]前記コマンド発行部は、更に、前記第1の組み合わせからなるコマンド信号と、前記第2の論理レベルのイネーブル信号によって定義されるオートリフレッシュコマンドを周期的に発行する、付記17に記載のコントローラ。[付記19]前記リフレッシュ管理部は、単位期間当たりの前記セルフリフレッシュコマンドの発行数を、前記単位期間当たりの前記オートリフレッシュコマンドの発行数と一致させる、付記18に記載のコントローラ。[付記20]前記コマンド発行部は、更に、前記半導体装置が備えるデータ端子から前記記憶データを出力する制御、または前記データ端子のインピーダンスを制御する第2のコマンドを発行し、前記パワーダウンコマンドは、第2の組み合わせからなるコマンド信号と前記第1の論理レベルのイネーブル信号によって定義され、前記パワーダウンイグジットコマンドは、前記イネーブル信号の前記第1の論理レベルから第2の論理レベルへの遷移によって定義され、前記セルフリフレッシュイグジットコマンドを発行した後、前記第1のコマンドを発行可能な最短時間は、前記パワーダウンイグジットコマンドを発行した後、前記第1のコマンドを発行可能な最短時間と等しく、前記セルフリフレッシュイグジットコマンドを発行した後、前記第2のコマンドを発行可能な最短時間は、前記パワーダウンイグジットコマンドを発行した後、前記第2のコマンドを発行可能な最短時間と等しい、付記17乃至19のいずれかに記載のコントローラ。[付記21]前記コントローラは、更に、所定の周波数を有する外部同期信号を前記半導体装置に供給するクロック発行部を備え、前記クロック発行部は、前記セルフリフレッシュコマンドを発行した後、前記セルフリフレッシュイグジットコマンドを発行するまでの少なくとも一部の期間において前記外部同期信号の発行を停止する、付記16乃至20のいずれかに記載のコントローラ。[付記22]前記クロック発行部は、前記外部同期信号の発行を停止した後、前記セルフリフレッシュイグジットコマンドが発行される前に、前記外部同期信号の発行を再開する、付記21に記載のコントローラ。[付記23]前記クロック発行部は、前記セルフリフレッシュコマンドが発行された場合であっても、前記セルフリフレッシュイグジットコマンドが発行されてから所定期間が経過するまでは、前記外部同期信号の発行を継続する、付記21又は22に記載のコントローラ。[付記24]前記コントローラは、更に、第1及び第2の動作モードを備え、前記コマンド発行部は、前記第1の動作モードにおいては、前記セルフリフレッシュコマンドの発行から前記セルフリフレッシュイグジットコマンドの発行までの期間を、第1の周期よりも長い期間とし、前記第2の動作モードにおいては、前記疑似セルフリフレッシュモード中に前記セルフリフレッシュコマンドを前記第1の周期で周期的に発行する、付記16乃至23のいずれかに記載のコントローラ。[付記25]前記コマンド発行部は、前記第1の動作モードにおいては、前記セルフリフレッシュイグジットコマンドを発行した後、前記記憶データへのアクセスを行う第1のコマンドを発行可能な最短時間を第1の時間とし、前記セルフリフレッシュイグジットコマンドを発行した後、前記半導体装置が備えるデータ端子の状態を制御する第2のコマンドを発行可能な最短時間を第2の時間とし、前記第2の動作モードにおいては、前記セルフリフレッシュイグジットコマンドを発行した後、前記第1のコマンドを発行可能な最短時間を前記第1の時間よりも短い第3の時間とし、前記セルフリフレッシュイグジットコマンドを発行した後、前記第2のコマンドを発行可能な最短時間を前記第2の時間よりも短い第4の時間とする、付記24に記載のコントローラ。[付記26]前記コマンド発行部は、更に、前記半導体装置を前記第1又は第2の動作モードに設定するモードレジスタ設定コマンドを発行する、付記24又は25に記載のコントローラ。[付記27]前記セルフリフレッシュコマンドと共に前記第1又は第2の動作モードを定義する付加信号を発行する、付記24又は25に記載のコントローラ。[付記28]更に、前記半導体装置とデータ線を介して送受信される前記記憶データを処理するデータ処理部と、前記記憶データのアドレスを指定するアドレス処理部とを備え、前記データ処理部または前記アドレス処理部が前記付加信号を発行する、付記27に記載のコントローラ。さらに、本発明によるコントローラの制御方法は、以下の特徴を有している。[付記29]半導体装置の第1の数の記憶データをリフレッシュするセルフリフレッシュモードにエントリさせるセルフリフレッシュコマンド、及び前記セルフリフレッシュモードを解除するセルフリフレッシュイグジットコマンドを、それぞれ発行し、前記第1の数の記憶データをリフレッシュするオートリフレッシュコマンドを発行し、前記記憶データのリフレッシュを行なわず前記半導体装置の消費電力をパワーダウンさせるパワーダウンモードにエントリさせるパワーダウンコマンド、及び前記パワーダウンモードを解除するパワーダウンイグジットコマンドを、それぞれ発行し、前記セルフリフレッシュコマンドのインターバル時間と、前記オートリフレッシュコマンドのインターバル時間とを、同一インターバル時間とし、前記記憶データへのアクセスを行う第1のコマンドを発行し、前記第1のコマンドが最も早く発行できる時間として、前記パワーダウンイグジットコマンドの発行に続いて第1の期間の後に、前記記憶データをアクセスする第1のコマンドを発行し、前記セルフリフレッシュイグジットコマンドの発行に続いて第2の期間の後に、前記第1のコマンドを発行し、前記第1及び第2の期間は、同一の時間長である、ことを特徴とするコントローラの制御方法。[付記30]前記コントローラは、更に、前記半導体装置が備えるデータ端子から前記記憶データを出力する制御、または前記データ端子のインピーダンスを制御する第2のコマンドを発行し、前記第2のコマンドが最も早く発行できる時間として、前記パワーダウンイグジットコマンドの発行に続いて第3の期間の後に、前記第2のコマンドを発行し、前記セルフリフレッシュイグジットコマンドの発行に続いて第4の期間の後に、前記第2のコマンドを発行し、前記第3及び第4の期間は、同一の時間長である、付記29に記載のコントローラの制御方法。[付記31]前記コントローラは、前記第1のコマンドが最も早く発行できる時間として、前記オートリフレッシュコマンドの発行に続いて前記第1及び第2の期間よりも遅い第5の期間の後に、前記第1のコマンドを発行する、付記29又は30に記載のコントローラの制御方法。[付記32]前記コントローラは、前記第2のコマンドが最も早く発行できる時間として、前記オートリフレッシュコマンドの発行に続いて前記第3及び第4の期間よりも遅い第6の期間の後に、前記第2のコマンドを発行する、付記30または31に記載のコントローラの制御方法。[付記33]前記コントローラは、更に、前記第1のコマンドが最も早く発行できる時間として、所定の周波数を有する同期信号を前記半導体装置に供給し、前記パワーダウンモードにおいて、前記同期信号を供給し続け、前記セルフリフレッシュモードの期間の少なくとも一部において、前記同期信号の供給を停止し、前記セルフリフレッシュイグジットコマンドの発行に同期して、前記同期信号を所定時間、供給する、付記29乃至32のいずれかに記載のコントローラの制御方法。[付記34]前記同期信号の供給を停止した後、前記セルフリフレッシュイグジットコマンドを発行する前に、前記同期信号の発行を再開する、付記33に記載のコントローラの制御方法。[付記35]前記セルフリフレッシュコマンドを発行した場合であっても、前記セルフリフレッシュイグジットコマンドを発行してから前記所定期間が経過するまでは、前記同期信号の発行を継続する、付記33又は34に記載のコントローラの制御方法。[付記36]前記コントローラは、単位期間当たりの前記セルフリフレッシュコマンドの発行数は、前記単位期間当たりの前記オートリフレッシュコマンドの発行数と等しい、付記29乃至35のいずれかに記載のコントローラの制御方法。[付記37]前記コントローラは、更に、前記半導体装置が備える前記記憶データを出力するデータ端子のインピーダンスを制御する第2のコマンドを、前記セルフリフレッシュモードの期間に発行する、付記29に記載のコントローラの制御方法。[付記38]前記コントローラは、更に、所定の周波数を有する同期信号を前記半導体装置に供給し、前記第2のコマンドを、前記同期信号に関連なくに発行する、付記37に記載のコントローラの制御方法。[付記39]前記コントローラは、第1及び第2の前記半導体装置を制御し、所定の周波数を有する同期信号を、前記第1及び第2の半導体装置に共通に供給する、付記29乃至38のいずれかに記載のコントローラの制御方法。[付記40]前記コントローラは、更に、前記記憶データを、前記第1及び第2の半導体装置に共通なバス線に供給し、前記同期信号が有効か否かを示す互いに独立な制御の第1及び第2のクロックイネーブル信号を、それぞれ対応する前記第1及び第2の半導体装置に供給し、前記記憶データを出力する前記第1及び第2の半導体装置がそれぞれ備えるデータ端子のインピーダンスを制御する互いに独立な制御の第1及び第2のインピーダンス制御コマンドを、それぞれ対応する前記第1及び第2の半導体装置に供給し、前記コマンド発行部は、前記セルフリフレッシュイグジットコマンドを、それぞれ前記第1及び第2のクロックイネーブル信号で定義する、付記39に記載のコントローラの制御方法。[付記41]前記コントローラは、第1及び第2の前記半導体装置を制御し、所定の周波数を有する互いに独立な制御の第1及び第2の同期信号を、それぞれ対応する前記第1及び第2の半導体装置に供給し、前記記憶データを、前記第1及び第2の半導体装置に共通なバス線に供給し、前記同期信号が有効か否かを示す互いに独立な制御の第1及び第2のクロックイネーブル信号を、それぞれ対応する前記第1及び第2の半導体装置に供給し、前記記憶データを出力する前記第1及び第2の半導体装置がそれぞれ備えるデータ端子のインピーダンスを制御する互いに独立な制御の第1及び第2のインピーダンス制御コマンドを、それぞれ対応する前記第1及び第2の半導体装置に供給する、付記29乃至38のいずれかに記載のコントローラの制御方法。[付記42]前記第1及び第2の半導体装置は、それぞれ異なるモジュール基板に搭載される、付記41に記載のコントローラの制御方法。[付記43]前記コントローラは、更に、前記第1及び第2の半導体装置を選択する第1及び第2のチップ選択端子を供給する、付記39乃至42のいずれかに記載のコントローラの制御方法。さらに、本発明による情報処理システムの制御方法は、以下の特徴を有している。[付記44]コントローラは、セルフリフレッシュコマンド及びセルフリフレッシュイグジットコマンド、オートリフレッシュコマンド、パワーダウンコマンド、パワーダウンイグジットコマンド、及び第1のコマンドを、それぞれ半導体装置へ発行し、前記第1のコマンドが最も早く発行できる時間として、前記パワーダウンイグジットコマンドの発行に続いて第1の期間の後に、前記半導体装置の記憶データをアクセスする第1のコマンドを発行し、前記セルフリフレッシュイグジットコマンドの発行に続いて第2の期間の後に、前記第1のコマンドを発行し、前記第1及び第2の期間は、同一の時間長であり、前記半導体装置は、前記セルフリフレッシュコマンドを受信して、セルフリフレッシュモードにエントリし、前記半導体装置の第1の数の記憶データをリフレッシュし、前記セルフリフレッシュイグジットコマンドを受信して、前記セルフリフレッシュモードを解除し、前記オートリフレッシュコマンドを受信して、前記第1の数の記憶データをリフレッシュし、前記パワーダウンコマンドを受信して、パワーダウンモードにエントリし、前記記憶データのリフレッシュを行なわず、前記半導体装置をパワーダウンし、前記パワーダウンイグジットコマンドを受信して、前記パワーダウンモードを解除し、前記第1のコマンドを受信して、前記記憶データへのアクセスを実行する、ことを特徴とする情報処理システムの制御方法。[付記45]前記コントローラは、更に、第2のコマンドを発行し、前記第2のコマンドが最も早く発行できる時間として、前記パワーダウンイグジットコマンドの発行に続いて第3の期間の後に、前記第2のコマンドを発行し、前記セルフリフレッシュイグジットコマンドの発行に続いて第4の期間の後に、前記第2のコマンドを発行し、前記第3及び第4の期間は、同一の時間長であり、前記半導体装置は、前記第2のコマンドを受信し、前記半導体装置が備えるデータ端子から前記記憶データを出力し、または前記データ端子のインピーダンスを制御する、付記44に記載の情報処理システムの制御方法。[付記46]前記コントローラは、前記第1のコマンドが最も早く発行できる時間として、前記オートリフレッシュコマンドの発行に続いて前記第1及び第2の期間よりも遅い第5の期間の後に、前記第1のコマンドを発行し、前記半導体装置は、前記オートリフレッシュコマンドを受信し、前記記憶データをリフレッシュする、付記44または45に記載の情報処理システムの制御方法。[付記47]前記半導体装置は、前記オートリフレッシュコマンドを受信し、前記記憶データをリフレッシュする、付記45または46に記載の情報処理システムの制御方法。[付記48]前記コントローラは、更に、所定の周波数を有する同期信号を供給し、前記パワーダウンモードにおいて、前記同期信号を供給し続け、前記セルフリフレッシュモードの期間の少なくとも一部において、前記同期信号の供給を停止し、前記セルフリフレッシュイグジットコマンドの発行に同期して、前記同期信号を所定時間、供給する、付記44乃至47のいずれかに記載の情報処理システムの制御方法。[付記49]前記同期信号の供給を停止した後、前記セルフリフレッシュイグジットコマンドを発行する前に、前記同期信号の発行を再開する、付記48に記載の情報処理システムの制御方法[付記50]前記セルフリフレッシュコマンドを発行した場合であっても、前記セルフリフレッシュイグジットコマンドを発行してから前記所定期間が経過するまでは、前記同期信号の発行を継続する、付記48又は49に記載の情報処理システムの制御方法。[付記51]単位期間当たりの前記セルフリフレッシュコマンドの発行数は、前記単位期間当たりの前記オートリフレッシュコマンドの発行数と等しく、前記半導体装置は、前記オートリフレッシュコマンドを受信し、前記記憶データをリフレッシュする、付記44乃至50のいずれかに記載の情報処理システムの制御方法。[付記52]前記コントローラは、更に、第2のコマンドを、前記セルフリフレッシュモードの期間に発行し、前記半導体装置は、前記第2のコマンドを受信し、前記半導体装置が備える前記記憶データを出力するデータ端子のインピーダンスを制御する、付記44に記載の情報処理システムの制御方法。[付記53]前記コントローラは、更に、所定の周波数を有する同期信号を前記半導体装置に供給し、前記第2のコマンドを前記同期信号に関連なく発行し、前記半導体装置は、前記同期信号に非同期に前記データ端子のインピーダンスを制御する、付記52に記載の情報処理システムの制御方法。[付記54]前記少なくとも一つの半導体装置は、第1及び第2の半導体装置を含み、前記コントローラは、更に、所定の周波数を有する同期信号を、前記第1及び第2の半導体装置に共通に供給する、付記44乃至53のいずれかに記載の情報処理システムの制御方法。[付記55]前記コントローラは、更に、前記記憶データを、前記第1及び第2の半導体装置に共通なバス線に供給し、前記同期信号が有効か否かを示す互いに独立な制御の第1及び第2のクロックイネーブル信号を、それぞれ対応する前記第1及び第2の半導体装置に供給し、前記記憶データを出力する前記第1及び第2の半導体装置がそれぞれ備えるデータ端子のインピーダンスを制御する互いに独立な制御の第1及び第2のインピーダンス制御コマンドを、それぞれ対応する前記第1及び第2の半導体装置に供給し、前記コントローラが備えるコマンド発行部は、前記セルフリフレッシュイグジットコマンドを、それぞれ前記第1及び第2のクロックイネーブル信号で定義する、付記54に記載の情報処理システムの制御方法。[付記56]前記少なくとも一つの半導体装置は第1及び第2の半導体装置を含み、前記コントローラは、更に、所定の周波数を有する互いに独立な制御の第1及び第2の同期信号を、それぞれ対応する前記第1及び第2の半導体装置に供給し、前記記憶データを、前記第1及び第2の半導体装置に共通なバス線に供給し、前記同期信号が有効か否かを示す互いに独立な制御の第1及び第2のクロックイネーブル信号を、それぞれ対応する前記第1及び第2の半導体装置に供給し、前記記憶データを出力する前記第1及び第2の半導体装置がそれぞれ備えるデータ端子のインピーダンスを制御する互いに独立な制御の第1及び第2のインピーダンス制御コマンドを、それぞれ対応する前記第1及び第2の半導体装置に供給する、付記44乃至53のいずれかに記載の情報処理システムの制御方法。[付記57]前記第1及び第2の半導体装置は、それぞれ異なるモジュール基板に搭載される、付記56に記載の情報処理システムの制御方法。[付記58]前記コントローラは、更に、前記第1及び第2の半導体装置を選択する第1及び第2のチップ選択端子を供給する、付記54乃至57のいずれかに記載の情報処理システムの制御方法。さらに、本発明による半導体装置は、以下の特徴を有している。[付記59]所定の周波数を有する外部同期信号が外部から供給される第1の入力バッファ回路と、前記第1の入力バッファ回路が出力する信号に基づいて、位相制御された内部同期信号を生成するDLL回路と、記憶データのリフレッシュが必要な複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイから読み出された記憶データを前記内部同期信号に同期してデータ端子を介して外部へ出力する出力バッファ回路と、アクセス制御回路と、を備え、前記アクセス制御回路は、第1のコマンドに応答して前記メモリセルアレイへのアクセスを行い、第2のコマンドに応答して前記データ端子から前記記憶データを出力し、または前記データ端子のインピーダンスを制御し、オートリフレッシュコマンドに同期して第1の時間で前記メモリセルアレイに含まれるn個のメモリセルをリフレッシュし、セルフリフレッシュコマンドに同期して前記第1の時間で前記メモリセルアレイに含まれるn個のメモリセルをリフレッシュするとともに、セルフリフレッシュモードにエントリし、前記セルフリフレッシュモードに対応して、前記DLL回路を一時的に所定時間活性化させ、これにより前記DLL回路の状態を更新する、ことを特徴とする半導体装置。[付記60]前記アクセス制御回路は、更に、セルフリフレッシュイグジットコマンドに応答して前記セルフリフレッシュモードからイグジットし、前記セルフリフレッシュコマンドまたは前記セルフリフレッシュイグジットコマンドに同期して前記DLL回路を一時的に所定時間活性化する、付記59に記載の半導体装置。[付記61]前記アクセス制御回路は、前記セルフリフレッシュイグジットコマンドが発行された後、前記第2のコマンドが発行されたことに応答して、前記セルフリフレッシュモードに対応して状態が更新された前記DLL回路により生成される前記内部同期信号に同期して前記データ端子の状態を制御する、付記60に記載の半導体装置。[付記62]前記アクセス制御回路は、前記セルフリフレッシュイグジットコマンドに同期して前記DLL回路を一時的に所定時間活性化し、前記セルフリフレッシュコマンドに応答して、前記第1の入力バッファ回路を非活性化させる、付記59乃至61のいずれかに記載の半導体装置。[付記63]前記アクセス制御回路は、前記セルフリフレッシュコマンドが発行された場合であっても、前記セルフリフレッシュイグジットコマンドが発行されてから所定期間が経過するまでは、前記第1の入力バッファ回路を活性状態に維持する、付記62に記載の半導体装置。[付記64]更に、前記データ端子のインピーダンスを制御するインピーダンス制御信号が外部から供給される第2の入力バッファ回路を備え、前記アクセス制御回路は、更に、前記セルフリフレッシュモードの期間に、前記第2の入力バッファ回路を非活性化させる、付記62又は63に記載の半導体装置。[付記65]前記アクセス制御回路は、前記セルフリフレッシュイグジットコマンドに応答して、前記DLL回路を活性化させる更新開始信号を出力し、前記DLL回路は、前記内部同期信号が所望の位相に達したことに応答して更新終了信号を前記アクセス制御回路へ出力し、前記アクセス制御回路は、前記更新開始信号に同期して前記第1の入力バッファ回路を活性化し、前記更新終了信号に同期して前記第1の入力バッファ回路を非活性化させる、付記62乃至64のいずれかに記載の半導体装置。[付記66]更に、前記外部同期信号が有効か否かを示すイネーブル信号が外部から供給される第3の入力バッファ回路を備え、前記セルフリフレッシュイグジットコマンドは、前記イネーブル信号によって示される、付記59乃至65のいずれかに記載の半導体装置。[付記67]前記セルフリフレッシュコマンドは、前記第1及び第2コマンドが供給されるコマンド端子からの信号及び前記イネーブル信号によって示される付記66に記載の半導体装置。[付記68]前記半導体装置は、第1及び第2の動作モードを備え、前記アクセス制御回路は、前記第1の動作モードにおいては、前記セルフリフレッシュモードの期間に、前記第1の時間でn個のメモリセルをリフレッシュするセットを、外部とは非同期に周期的に繰り返し、前記第2の動作モードにおいては、前記セルフリフレッシュコマンドに同期して、前記セットを一回実行する、付記59乃至67のいずれかに記載の半導体装置。[付記69]前記アクセス制御回路は、前記第1の動作モードにおいては、前記セルフリフレッシュイグジットコマンドに応答して前記DLL回路が有する遅延量に関連する保持情報をリセットした後に前記DLL回路を活性化させ、前記第2の動作モードにおいては、前記セルフリフレッシュイグジットコマンドに応答して前記DLL回路が有する前記保持情報をリセットすることなく活性化させる、付記68に記載の半導体装置。[付記70]前記半導体装置は、外部から供給されるモードレジスタ設定コマンドによって前記第1又は第2の動作モードに設定される、付記68又は69に記載の半導体装置。[付記71]前記半導体装置は、更に、前記セルフリフレッシュコマンドと共に外部から供給される付加信号によって前記第1又は第2の動作モードに設定される、付記68又は69に記載の半導体装置。[付記72]更に、前記データ端子のインピーダンスを制御するインピーダンス制御信号が外部から供給される第2の入力バッファ回路を備え、前記アクセス制御回路は、前記第1の動作モードにおいては、前記セルフリフレッシュモードの期間に、前記第2の入力バッファ回路を非活性化させ、前記第2の動作モードにおいては、前記セルフリフレッシュモードの期間に、前記第2の入力バッファ回路を活性化させる、付記59乃至64のいずれかに記載の半導体装置。[付記73]前記第2の動作モードにおいては、前記アクセス制御回路は、前記セルフリフレッシュモードの期間に前記インピーダンス制御信号が発行されたことに応答して、前記外部同期信号又は前記内部同期信号とは非同期に前記データ端子のインピーダンスを制御する、付記72に記載の半導体装置。[付記74]前記第1及び第2の動作モードのいずれにおいても、前記アクセス制御回路は、前記セルフリフレッシュモードにエントリしていない期間中に前記インピーダンス制御信号が発行されたことに応答して、前記外部同期信号又は内部同期信号に同期して前記データ端子のインピーダンスを制御する、付記72又は73に記載の半導体装置。"