"ソース拡散層と、前記ソース拡散層と逆導電型のウェルコンタクト拡散層とがチャネル幅方向に沿って隣接して配置されたソース領域を有する高耐圧MOSFETの回路シミュレーション用のMOSFETのモデルとして、ドレインが共通接続され、ゲートが共通接続され、バックゲートが共通接続され、前記ソース領域の前記ソース拡散層の幅と前記ウェルコンタクト拡散層の幅にそれぞれ対応した第1及び第2のチャネル幅を有する第1及び第2のMOSFETと、前記第2のMOSFETのソースに一端が接続された第1の可変抵抗素子と、を備え、前記第1のMOSFETのソースと前記第1の可変抵抗素子の他端との接続点をソース端子とし、前記第1及び第2のMOSFETの前記共通接続したドレイン、前記共通接続したゲート、前記共通接続したバックゲートを、それぞれ、ドレイン端子、ゲート端子、バックゲート端子とするモデルを作成する手段と、モデリング対象の前記高耐圧MOSFETの電気特性データを記憶する記憶手段と、前記記憶手段から、前記高耐圧MOSFETの電気特性データを読み出し、前記電気特性データに基づき、前記回路シミュレーション用のMOSFETのモデルの前記第1の可変抵抗素子の抵抗値を調整する手段と、を備えたことを特徴とするモデル作成装置。前記ソース領域において、前記ソース拡散層と前記ウェルコンタクト拡散層とが前記チャネル幅方向に交互に配置された、前記高耐圧MOSFETの前記回路シミュレーション用のMOSFETのモデルにおける前記第1のMOSFETのチャネル幅を、前記モデリング対象MOSFETのソース領域の前記ソース拡散層の幅の総和とし前記第2のMOSFETのチャネル幅を、前記モデリング対象MOSFETのソース領域の前記ウェルコンタククト拡散層の幅の総和とする手段を備えている、ことを特徴とする請求項1記載のモデル作成装置。前記回路シミュレーション用のMOSFETのモデルが、前記第1及び第2のMOSFETのドレインと前記モデルのドレイン端子の間に、第2及び第3の可変抵抗素子をそれぞれ備えた、ことを特徴とする請求項1又は2記載のモデル作成装置。前記回路シミュレーション用のMOSFETのモデルの前記第1の可変抵抗素子の抵抗値が、ドレインソース間電圧に依存する第1の領域と、前記ドレインソース間電圧に依存しない第2の領域と、を有し、前記第1の領域と前記第2の領域とを滑らかに接続するように設定する手段を備えている、ことを特徴とする請求項1乃至3のいずれか1項に記載のモデル作成装置。前記回路シミュレーション用のMOSFETのモデルの前記第1の可変抵抗素子の抵抗値の前記第1の領域と前記第2の領域の境界を、モデリング対象の前記高耐圧MOSFETの線形領域と飽和領域の境界のドレインソース間電圧を下限とし、前記境界のドレインソース間電圧を予め定められた所定数倍した電圧を上限とする電圧範囲内の値に対応させて設定する手段を備えている、ことを特徴とする請求項4記載のモデル作成装置。前記回路シミュレーション用のMOSFETモデルにおいて、前記第1の可変抵抗素子は、前記ウェルコンタクト拡散層近傍の寄生抵抗がMOSFETのドレイン電流に与える影響を表現するための等価抵抗に対応し、前記第1の可変抵抗素子の抵抗値が、ドレインソース間電圧の増加に伴い増加する第1の領域と、前記抵抗値がドレインソース間電圧に依存しない第2の領域と、を有し、前記第1の領域と前記第2の領域の境界で前記抵抗値が滑らかに接続し、前記第1の可変抵抗素子の前記抵抗値は、ゲートソース間電圧の上昇とともに低下する特性を有する、ことを特徴とする請求項1乃至3のいずれか1項に記載のモデル作成装置。前記回路シミュレーション用のMOSFETモデルにおいて、前記第1の可変抵抗素子の抵抗値が、ドレインソース間電圧に依存する第1の領域と、前記ドレインソース間電圧に依存しない第2の領域と、を有し、前記第1の領域を、前記抵抗値のドレインソース間電圧特性に対応させて少なくとも二つの領域に分割し、前記第1及び第2の領域間、及び、前記第1の領域を分割した領域の隣接領域間を互いに滑らかに接続するように設定する手段を備えている、ことを特徴とする請求項1乃至3のいずれか1項に記載のモデル作成装置。前記ウェルコンタククト拡散層を含まずに前記ソース拡散層からなるソース領域を有する通常構造の高耐圧MOSFETの電気特性データを用いて、通常構造のMOSFETのモデルを作成し、前記通常構造のMOSFETのモデルと、前記第1の可変抵抗素子とから構成されるMOSFETのモデルにおいて、モデリング対象の前記高耐圧MOSFETの前記電気特性データに合わせて、前記第1の可変抵抗素子のパラメータを調整する手段を備えている、ことを特徴とする請求項1乃至6のいずれか1項に記載のモデル作成装置。前記通常構造のMOSFETのモデルと、前記第1の可変抵抗素子とから構成されるMOSFETのモデルからなる第1のモデルを生成し、前記第1のモデルに基づき、前記回路シミュレーション用のMOSFETのモデルとして、前記モデリング対象MOSFETのドレイン端子の間に、前記第2及び第3の可変抵抗素子をそれぞれ備えた第2のモデルを生成し、前記第1の可変抵抗素子の抵抗値を調整した上で前記第2及び第3の可変抵抗素子の抵抗値を調整する手段を備えている、ことを特徴とする請求項3記載のモデル作成装置。前記通常構造のMOSFETの前記電気特性データに、モデリング対象の前記高耐圧MOSFETの前記ソース領域の前記ソース拡散層の幅の総和を、モデリング対象の前記高耐圧MOSFETのチャネル幅で除した値を乗じた値を、モデリング対象の前記高耐圧MOSFETの電気特性データから差し引いて電気特性差分データを求める手段と、モデリング対象の前記高耐圧MOSFETの前記ソース領域の前記ウェルコンタクト拡散層の幅の総和に相当する部分を、前記通常構造MOSFETのモデルと、前記通常構造MOSFETのモデルと、前記通常構造MOSFETのモデルのソースに接続された前記第1の可変抵抗素子の抵抗値を調整する手段と、を備えている、ことを特徴とする請求項1乃至5のいずれか1項に記載のモデル作成装置。モデリング対象の前記高耐圧MOSFETのソース側に付加された寄生抵抗に対する前記MOSFETの電流感度を表す寄生抵抗感度データを求める手段と、前記第1の可変抵抗素子のバイアスに依存した可変抵抗モデルを作成する手段と、を備えている、ことを特徴とする請求項1乃至5のいずれか1項に記載のモデル作成装置。ソース拡散層と、前記ソース拡散層と逆導電型のウェルコンタクト拡散層とがチャネル幅方向に沿って隣接して配置されたソース領域を有する高耐圧MOSFETの回路シミュレーション用のMOSFETのモデルとして、ドレインが共通接続され、ゲートが共通接続され、バックゲートが共通接続され、前記ソース領域の前記ソース拡散層の幅と前記ウェルコンタクト拡散層の幅にそれぞれ対応した第1及び第2のチャネル幅を有する第1及び第2のMOSFETと、前記第2のMOSFETのソースに一端が接続された第1の可変抵抗素子と、を備え、前記第1のMOSFETのソースと前記第1の可変抵抗素子の他端の接続点をソース端子とし、前記第1及び第2のMOSFETの共通接続したドレイン、共通接続したゲート、共通接続したバックゲートを、それぞれ、ドレイン端子、ゲート端子、バックゲート端子とし、前記第1の可変抵抗素子の抵抗素子が、モデリング対象の前記高耐圧MOSFETのドレインソース間電圧依存特性、及びゲートソース間電圧依存特性を有するように設定されたMOSFETモデルを記録した、コンピュータで読み出し可能な記録媒体。ソース拡散層と、前記ソース拡散層と逆導電型のウェルコンタクト拡散層とがチャネル幅方向に沿って隣接して配置されたソース領域を有する高耐圧MOSFETの回路シミュレーション用のMOSFETのモデルを情報処理装置で作成するにあたり、ドレインが共通接続され、ゲートが共通接続され、バックゲートが共通接続され、前記ソース領域の前記ソース拡散層の幅と前記ウェルコンタクト拡散層の幅にそれぞれ対応した第1及び第2のチャネル幅を有する第1及び第2のMOSFETと、前記第2のMOSFETのソースに一端が接続された第1の可変抵抗素子と、を備え、前記第1のMOSFETのソースと前記第1の可変抵抗素子の他端の接続点をソース端子とし、前記第1及び第2のMOSFETの前記共通接続したドレイン、前記共通接続したゲート、前記共通接続したバックゲートを、それぞれ、ドレイン端子、ゲート端子、バックゲート端子とするモデルを作成する処理と、モデリング対象の前記高耐圧MOSFETの電気特性データを記憶する記憶手段から、前記高耐圧MOSFETの電気特性データを読み出し、前記電気特性データに基づき、前記第1の可変抵抗素子の抵抗値を調整する処理を、前記情報処理装置に実行させるプログラム。ソース拡散層と、前記ソース拡散層と逆導電型のウェルコンタクト拡散層とがチャネル幅方向に沿って隣接して配置されたソース領域を有する高耐圧MOSFETの回路シミュレーション用のMOSFETのモデルを情報処理装置で作成するにあたり、ドレインが共通接続され、ゲートが共通接続され、バックゲートが共通接続され、前記ソース領域の前記ソース拡散層の幅と前記ウェルコンタクト拡散層の幅にそれぞれ対応した第1及び第2のチャネル幅を有する第1及び第2のMOSFETと、前記第2のMOSFETのソースに一端が接続された第1の可変抵抗素子と、を備え、前記第1のMOSFETのソースと前記第1の可変抵抗素子の他端との接続点をソース端子とし、前記第1及び第2のMOSFETの前記共通接続したドレイン、前記共通接続したゲート、前記共通接続したバックゲートを、それぞれ、ドレイン端子、ゲート端子、バックゲート端子とするモデルを作成し、モデリング対象の前記高耐圧MOSFETの電気特性データを記憶する記憶手段から、前記高耐圧MOSFETの電気特性データを読み出し、前記電気特性データに基づき、前記回路シミュレーション用のMOSFETのモデルの前記第1の可変抵抗素子の抵抗値を調整する、ことを特徴とするモデル作成方法。前記ソース領域において、前記ソース拡散層と前記ウェルコンタクト拡散層とが前記チャネル幅方向に交互に配置された前記高耐圧MOSFETの前記回路シミュレーション用のMOSFETのモデルにおける前記第1のMOSFETのチャネル幅を、前記モデリング対象MOSFETのソース領域の前記ソース拡散層の幅の総和とし、前記第2のMOSFETのチャネル幅を、前記モデリング対象MOSFETのソース領域の前記ウェルコンタククト拡散層の幅の総和とする、ことを特徴とする請求項14記載のモデル作成方法。前記回路シミュレーション用のMOSFETのモデルとして、前記第1及び第2のMOSFETのドレインと前記モデルのドレイン端子の間に、第2及び第3の可変抵抗素子をそれぞれ挿入する、ことを特徴とする請求項14又は15記載のモデル作成方法。前記回路シミュレーション用のMOSFETのモデルの前記第1の可変抵抗素子の抵抗値が、ドレインソース間電圧に依存する第1の領域と、前記ドレインソース間電圧に依存しない第2の領域と、を有し、前記第1の領域と前記第2の領域とを滑らかに接続するように設定する、ことを特徴とする請求項14乃至16のいずれか1項に記載のモデル作成方法。前記回路シミュレーション用のMOSFETのモデルの前記第1の可変抵抗素子の抵抗値の前記第1の領域と前記第2の領域の境界を、モデリング対象の前記高耐圧MOSFETの線形領域と飽和領域の境界のドレインソース間電圧を下限とし、前記境界のドレインソース間電圧を予め定められた所定数倍した電圧を上限とする電圧範囲内の値に対応させて設定する、ことを特徴とする請求項17記載のモデル作成方法。前記回路シミュレーション用のMOSFETモデルにおいて、前記第1の可変抵抗素子は、前記ウェルコンタクト拡散層近傍の寄生抵抗がMOSFETのドレイン電流に与える影響を表現するための等価抵抗に対応し、前記第1の可変抵抗素子の抵抗値が、ドレインソース間電圧の増加に伴い増加する第1の領域と、前記抵抗値がドレインソース間電圧に依存しない第2の領域と、を有し、前記第1の領域と前記第2の領域の境界で前記抵抗値が滑らかに接続し、前記第1の可変抵抗素子の前記抵抗値は、ゲートソース間電圧の上昇とともに低下する特性を有する、ことを特徴とする請求項14乃至16のいずれか1項に記載のモデル作成方法。前記回路シミュレーション用のMOSFETモデルにおいて、前記第1の可変抵抗素子の抵抗値が、ドレインソース間電圧に依存する第1の領域と、前記ドレインソース間電圧に依存しない第2の領域と、を有し、前記第1の領域を、前記抵抗値のドレインソース間電圧特性に対応させて少なくとも二つの領域に分割し、前記第1及び第2の領域間、及び、前記第1の領域を分割した領域の隣接領域間を互いに滑らかに接続するように設定する、ことを特徴とする請求項14乃至16のいずれか1項に記載のモデル作成方法。前記ウェルコンタククト拡散層を含まずに前記ソース拡散層からなるソース領域を有する通常構造の高耐圧MOSFETの電気特性データを用いて、通常構造のMOSFETのモデルを作成し、前記通常構造のMOSFETのモデルと、前記第1の可変抵抗素子とから構成されるMOSFETのモデルにおいて、モデリング対象の前記高耐圧MOSFETの前記電気特性データに合わせて、前記第1の可変抵抗素子のパラメータを調整する、ことを特徴とする請求項14乃至20のいずれか1項に記載のモデル作成方法。前記通常構造のMOSFETのモデルと前記第1の可変抵抗素子から構成されるMOSFETのモデルからなる第1のモデルを生成し、前記第1のモデルに基づき、前記回路シミュレーション用のMOSFETのモデルとして、前記モデリング対象MOSFETのドレイン端子の間に、前記第2及び第3の可変抵抗素子をそれぞれ備えた第2のモデルを生成し、前記第1の可変抵抗素子の抵抗値を調整した上で前記第2及び第3の可変抵抗素子の抵抗値を調整する、ことを特徴とする請求項16記載のモデル作成方法。前記通常構造のMOSFETの前記電気特性データに、モデリング対象の前記高耐圧MOSFETの前記ソース領域の前記ソース拡散層の幅の総和を、モデリング対象の前記高耐圧MOSFETのチャネル幅で除した値を乗じた値を、モデリング対象の前記高耐圧MOSFETの電気特性データから差し引いて電気特性差分データを求め、モデリング対象の前記高耐圧MOSFETの前記ソース領域の前記ウェルコンタクト拡散層の幅の総和に相当する部分を、前記通常構造MOSFETのモデルと、前記通常構造MOSFETのモデルと、前記通常構造MOSFETのモデルのソースに接続された前記第1の可変抵抗素子の抵抗値を調整する、ことを特徴とする請求項14乃至18のいずれか1項に記載のモデル作成方法。モデリング対象の前記高耐圧MOSFETのソース側に付加された寄生抵抗に対する前記MOSFETの電流感度を表す寄生抵抗感度データを求め、前記第1の可変抵抗素子のバイアスに依存した可変抵抗モデルを作成する、ことを特徴とする請求項14乃至18のいずれか1項に記載のモデル作成方法。請求項1乃至11のいずれか1項に記載のモデル作成装置で作成されたMOSFETのモデルを用いて回路シミュレーションを実行するシミュレーション装置。請求項14乃至24のいずれか1項に記載のモデル作成方法で作成されたMOSFETのモデルを用いて回路シミュレーションを実行するシミュレーション方法。以下に、関連技術の分析を与える。図20に示したレイアウト構造の高耐圧MOSFETに対して、特許文献1や非特許文献1に記載された関連技術を用いても、精度の良い回路シミュレーション用のモデルが得られないことを、本願発明者らは、全く独自に知見した。なお、ソース領域に図20に示したレイアウト構造を備えたトランジスタに関する関連技術として、例えば特許文献2、特許文献3等の記載が参照される。図20に示すように、高耐圧MOSFETは、ソース側に特殊な構造、すなわち、ソース拡散層112高濃度N拡散層と、Pウェル不図示に電源電圧を供給するためのウェルコンタクト拡散層ウェル電極拡散層ともいう111高濃度P拡散層とが、ゲート電極115シリコン基板上にゲート絶縁膜を介して配置されるのソース領域側の辺に沿って、交互に隣接して配置されたレイアウト構造を備えている。このような高耐圧MOSFETにおいて、図19等を参照して説明したMOSFETモデルを用いた場合、ドレイン電流を、広いバイアス範囲で精度良く求めることはできないこの点については、後に詳細に説明する。本願発明者らは、その原因を解析検討した結果、このたび、上記問題点を解決する全く新規なマクロモデルを開発し、該マクロモデルのシミュレーション精度を検証したので、以下に提案する。すなわち、本発明の目的は、ソース領域にソース拡散層とウェルコンタクト拡散層が隣接して配置された構造を備えた高耐圧MOSFETのモデルにおいて、ドレイン電流の精度を広いバイアス範囲で得ることができ、シミュレーション精度を向上させる装置、方法、プログラム、記録媒体を提供することにある。前記課題の少なくとも1つを解決するため、本発明は、概略以下の構成とされるだたし、以下に限定されるものでないことは勿論である。本発明の1つの側面によれば、ソース拡散層と、前記ソース拡散層と逆導電型のウェルコンタクト拡散層とがチャネル幅方向に沿って隣接して配置されたソース領域を有する高耐圧MOSFETの回路シミュレーション用のMOSFETのモデルとして、ドレインが共通接続され、ゲートが共通接続され、バックゲートが共通接続され、前記ソース領域の前記ソース拡散層の幅と前記ウェルコンタクト拡散層の幅にそれぞれ対応した第1及び第2のチャネル幅を有する第1及び第2のMOSFETと、前記第2のMOSFETのソースに一端が接続された第1の可変抵抗素子と、を備え、前記第1のMOSFETのソースと前記第1の可変抵抗素子の他端との接続点をソース端子とし、前記第1及び第2のMOSFETの前記共通接続したドレイン、前記共通接続したゲート、前記共通接続したバックゲートを、それぞれ、ドレイン端子、ゲート端子、バックゲート端子とするモデルを作成する手段と、モデリング対象の前記高耐圧MOSFETの電気特性データを記憶する記憶手段と、前記記憶手段から、前記高耐圧MOSFETの電気特性データを読み出し、前記電気特性データに基づき、前記回路シミュレーション用のMOSFETのモデルの前記第1の可変抵抗素子の抵抗値を調整する手段と、を備えたモデル作成装置が提供される。本発明の別の側面によれば、ソース拡散層と、前記ソース拡散層と逆導電型のウェルコンタクト拡散層とがチャネル幅方向に沿って隣接して配置されたソース領域を有する高耐圧MOSFETの回路シミュレーション用のMOSFETのモデルを情報処理装置で作成するにあたり、ドレインが共通接続され、ゲートが共通接続され、バックゲートが共通接続され、前記ソース領域の前記ソース拡散層の幅と前記ウェルコンタクト拡散層の幅にそれぞれ対応した第1及び第2のチャネル幅を有する第1及び第2のMOSFETと、前記第2のMOSFETのソースに一端が接続された第1の可変抵抗素子と、を備え、前記第1のMOSFETのソースと前記第1の可変抵抗素子の他端の接続点をソース端子とし、前記第1及び第2のMOSFETの前記共通接続したドレイン、前記共通接続したゲート、前記共通接続したバックゲートを、それぞれ、ドレイン端子、ゲート端子、バックゲート端子とするモデルを作成する処理と、モデリング対象の前記高耐圧MOSFETの電気特性データを記憶する記憶装置から、前記高耐圧MOSFETの電気特性データを読み出し、前記電気特性データに基づき、前記第1の可変抵抗素子の抵抗値を調整する処理を、前記情報処理装置に実行させるプログラムが提供される。本発明のさらに別の側面によれば、ソース拡散層と、前記ソース拡散層と逆導電型のウェルコンタクト拡散層とがチャネル幅方向に沿って隣接して配置されたソース領域を有する高耐圧MOSFETの回路シミュレーション用のMOSFETのモデルを情報処理装置で作成するにあたり、ドレインが共通接続され、ゲートが共通接続され、バックゲートが共通接続され、前記ソース領域の前記ソース拡散層の幅と前記ウェルコンタクト拡散層の幅にそれぞれ対応した第1及び第2のチャネル幅を有する第1及び第2のMOSFETと、前記第2のMOSFETのソースに一端が接続された第1の可変抵抗素子と、を備え、前記第1のMOSFETのソースと前記第1の可変抵抗素子の他端との接続点をソース端子とし、前記第1及び第2のMOSFETの前記共通接続したドレイン、前記共通接続したゲート、前記共通接続したバックゲートを、それぞれ、ドレイン端子、ゲート端子、バックゲート端子とするモデルを作成し、モデリング対象の前記高耐圧MOSFETの電気特性データを記憶する記憶手段から、前記高耐圧MOSFETの電気特性データを読み出し、前記電気特性データに基づき、前記回路シミュレーション用のMOSFETのモデルの前記第1の可変抵抗素子の抵抗値を調整する、モデル作成方法が提供される。本発明によれば、ソース領域にソース拡散層とウェルコンタクト拡散層が隣接して配置された構造を備えた高耐圧MOSFETのモデルにおいて、ドレイン電流の精度を広いバイアス範囲で得ることができ、シミュレーション精度を向上させることができる。本発明によれば、半導体基板上にゲート絶縁膜を介して配置されるゲート電極を間に挟んで半導体基板表面に対向配置される第1及び第2の拡散領域diffusedregionの一方の前記第1の拡散領域が、第1導電型の第1の拡散層例えば図2の12と、前記第1拡散層と逆導電型のウェルコンタクト拡散層図2の11とがチャネル幅方向に沿って隣接して配置されたMOSFETの回路シミュレーション用のMOSFETのモデルとして、前記第2の拡散領域例えば図1のドレイン同士が共通接続され、ゲート同士が共通接続され、バックゲート同士が共通接続され、前記第1の拡散領域の前記第1の拡散層図2の12の幅と前記ウェルコンタクト拡散層図2の11の幅にそれぞれ対応した第1及び第2のチャネル幅を有する第1及び第2のMOSFET図1の1、2と、前記第2のMOSFET図1の2の前記第1の拡散領域例えば図1のソースに一端が接続された第1の可変抵抗素子図1の3と、を備え、前記第1のMOSFET図1の1の前記第1の拡散領域と、前記第1の可変抵抗素子図1の3の他端との接続点を、第1端子Sとし、前記第1及び第2のMOSFET図1の1、2の前記共通接続した前記第2の拡散領域、前記共通接続したゲート、前記共通接続したバックゲートを、それぞれ、第2端子D、ゲート端子G、バックゲート端子Bとするモデルを用いる。モデリング対象の前記高耐圧MOSFETの電気特性データに基づき、前記回路シミュレーション用のMOSFETのモデルの前記第1の可変抵抗素子図1の3の抵抗値Rsを調整する。以下では、上記した本発明についてその基本原理を説明し、つづいて実施形態を説明する。上記したように、特許文献1、非特許文献1等に記載の関連技術を用いても、図20に示すレイアウト構造のMOSFETに対しては、精度の良い回路シミュレーションモデルが得られないことが、本願発明者らによるこの度の検討から明らかになったので、以下に説明する。図20において、ゲート電極115の左側のソース側には、N型のソース拡散層112と、P型のウェルコンタクト拡散層111P拡散層がチャネル幅方向に隣接して配置されている。図20の例では、P型のウェルコンタクト拡散層P拡散層111、N型のソース拡散層N拡散層112が交互に隣接して配置されている。図20では、P型のウェルコンタクト拡散層P拡散層111が3つ、これらの間に、N型のソース拡散層N拡散層112が2つ配置されている。なお、図20のレイアウト構成はあくまで説明のために簡略化して例示したものであって、P型のウェルコンタクト拡散層P拡散層111、N型のソース拡散層N拡散層112の数、配置形態は図20の構成に制限されるものでない。なお、N型のソース拡散層112とP型のウェルコンタクト拡散層111は、通常、電気的に接続するように形成される。図20において、ゲート電極115の右側のドレイン側には、ゲート電極115に隣接するN-型の低濃度ドレイン拡散層114と、低濃度ドレイン拡散層114に隣接したN型のドレイン拡散層113ドレインコンタクト用のN拡散層が設けられる。図20において、ゲート電極115への電圧の印加により、ゲート電極115下部のシリコン基板表面に反転層チャネルが形成され、ソースとドレイン間が導通する。なお、図20に示す例では、NチャネルMOSFETはP型ウェル内に形成されているが、NチャネルMOSFETをP型シリコン基板表面に形成する場合、P型のウェルコンタクト拡散層111はP型の基板コンタクトSubstrateContact拡散層となる。したがって、以下では、P型のウェルコンタクト拡散層111はP型の基板コンタクト拡散層であってもよい。ウェルコンタクト拡散層基板コンタクト拡散層は、単に、ウェルコンタクト基板コンタクトとも呼ばれる。なお、NチャネルMOSFETのP型のウェルコンタクト拡散層基板コンタクトは例えば電源VSS0Vに接続される。また図20では、NチャネルMOSFETのレイアウト構成を例示したが、PチャネルMOSFETの場合、極性が反転することを除いて同様である。図20において、Wnは、N型のソース拡散層112一つ当たりの幅、Wpは、P型のウェルコンタクト拡散層111一つ当たりの幅、Wは全チャネル幅である。このWは、各ソース拡散層112の幅Wnの総和=ΣWnと、各ウェルコンタクト拡散層111の幅Wpの総和=ΣWpを加算した値となるW=ΣWnΣWp。なお、Wnは、ソース領域のすべてのN型ソース拡散層112について同じ値である場合もあれば、ソース拡散層112毎に異なる場合もある。Wpについても、同様である。すなわち、ソース領域のすべてのP型ウェルコンタクト拡散層111の幅が同一である場合もあれば、P型ウェルコンタクト拡散層111毎にその幅が異なる場合もある。また、図20では、P型ウェルコンタクト拡散層111とN型ソース拡散層112のゲート電極115とは反対側の端部が面一に整列しているが、必ずしも整列している必要はない。例えば、N型ソース拡散層112が、ゲート電極115と対向する側と反対側にさらに延在し隣のN型ソース拡散層112と接続し、間のP型ウェルコンタクト拡散層111を囲むようにしてもよい。図20に示したレイアウト構造は、P型ウェルコンタクト拡散層111とN型ソース拡散層112が接続しているため、ソース基板接続構造とも称呼される。図21Aと図21Bは、図20の高耐圧MOSFETの異なるWnratioに関して、ドレイン電流-ドレイン電圧特性Id-Vd特性をモデリングした結果と、実測値をそれぞれ示す図である本願発明者らによって為された分析結果。ここで、Wnratioは、図20の全チャネル幅W=ΣWnΣWpに対して、各N型ソース拡散層112の幅Wnの合計=ΣWnが占める割合であり、表記を用いると、以下で与えられる。Wnratio={ΣWn/ΣWnΣWp}×100図21Aでは、Wnratio=48、図21Bでは、Wnratio=40としている。なお、図21A、Bにおいて、横軸はドレイン電圧drain-to-sourcevoltageVds単位:電圧Voltage、縦軸はドレイン電流drain-to-sourcecurrentId単位:Ampereであり、ゲート電圧gate-to-sourcevoltageVgsを0~5Vまで1Vステップで変化させたId-Vd特性曲線が示されている。ゲートソース間電圧Vgs=0Vでは、NチャネルMOSFETはオフ状態であり、ドレイン電流Id=0である。図21Aの例では、▲マークで示した実測値と、破線で示す関連技術によるモデリング結果従来モデルとは、ドレインソース間電圧Vdsの全範囲0~20Vに亘って、ゲートソース間電圧Vgs=0、1、2、、5Vの全てについて、比較的良く一致している。これに対して、同じモデルを、Wnratioが40の場合の実測値▲マークで示すと比較した図21Bの例では、実測値▲と、破線で示すモデルリング結果従来モデルとが合っていない。特に、ドレイン電流Idが、ドレインソース間電圧Vdsに依存せずにほぼ一定となる領域のうち、ゲートソース間電圧Vgsが高い領域で実測値▲との差異が顕著となる。これは、図20に示したレイアウト構成において、Wnratioの値の相違により、MOSFETのドレイン電流-ドレインソース間電圧Id-Vds特性が変化していることによるものと思料される。本願発明者らは、図19に示した関連技術のMOSFETモデルに関して、そのモデルパラメータの調整を試みたが、40と48というWnratioの値の相違によるドレイン電流-ドレインソース間電圧Id-Vds特性の変化を、図19に示したMOSFETモデルによって表現することはできなかった。このようなMOSFETモデル例えば図19に示したモデルのフィッティング誤差に対して、本願発明者らは、より詳細な検討を行ったので、以下にその結果を説明する。図22Aと図22Bは、図20に示したレイアウト構造のNチャネルMOSFETがオンした状態におけるドレインソース間電流Idsを、Wnratioが異なる素子MOSFET間で比較したものである本願発明者らによって為された分析結果である。なお、図22において、縦軸は、ドレインソース間電流Idsを全チャネル幅W=ΣWnΣWpで規格化し、Ids/Wとしている。図22において、横軸の素子MOSFETAのWnratioは40、素子MOSFETB、CのWnratioはともに48であるなお、素子BとCは、Wnratioは共通であるが、別のMOSFETである。図22A及び図22Bにおいて、マーク●は実測値を表している。また、破線で示す従来モデル素子A、B、Cと破線との交点は、例えば図19AのMOSFETモデルを用いてそのパラメータ例えば図19Aの可変抵抗素子101の抵抗値やその他のパラメータのフィティング等を行って得られたMOSFETモデルに対してシミュレーションを行い、Ids/Wを求めたものである。破線は、素子A、B、Cのそれぞれのモデリング結果を直線で結んだ線である破線...の各ドットがモデリング結果を表しているのではなく、素子A、B、Cと破線との交点が、素子A、B、CのIds/Wである。図22Bも同様である。図22Aに示した線形領域ドレインソース間電圧Vds=0.1V、ゲート電圧Vg=5Vでは、全チャネル幅Wで規格化したドレイン電流Ids/Wの実測値●は、Wnratio=40の素子Aと、Wnratio=48の素子B、Cでほぼ等しく、Wnratioにほとんど依存しないことが示されている。また、図19等の関連技術のモデル従来モデルを用いたモデリング結果Ids/Wは、図22Aに示すように、線形領域では、素子AのWnratio=40、素子B、CのWnratio=48のいずれの実測値●とも交差しており、ほぼ一致していることが分かる。一方、図22Bに示した飽和領域ドレインソース間電圧Vds=12V、ゲートソース間電圧Vg=5Vでは、全チャネル幅Wで規格化したドレイン電流Ids/Wの実測値●で示すは、Wnratioに依存して変化する。すなわち、Wnratio=40の素子Aでは、Ids/Wの実測値●で示すと、図19等の関連技術のモデル従来モデルを用いたモデリング結果破線と素子Aの交差部とは一致しない差異がある。しかしながら、Wnratio=48の素子B、Cでは、Ids/Wの実測値●で示すと、破線と素子B、Cとの交点であるモデリング結果従来モデルとはほぼ一致しており、Wnratio=40の素子Aのような、顕著な差異は認められない。図19等に示した関連技術では、Wnratio依存性は、例えば抵抗成分図19Aの可変抵抗101の抵抗値を調整することにより、全体の電流レベルを上下させることが可能である。しかしながら、図22A、図22Bに見られるように、ドレイン電圧ドレインソース間電圧に依存して、ドレインソース間電流Idsに異なるWnratio依存性が現れる、という傾向をうまくモデリングすることはできない。特に、図22A及び図22Bに示したように、線形領域では、ドレインソース間電流IdsはWnratioに依存せず、飽和領域でのみ、ドレインソース間電流IdsがWnratioに依存する、という傾向が認められる。通常の構造のMOSFET例えば、後述する図3の高耐圧MOSFET参照においては、線形領域の特性は、素子のレイアウト構造に依存して変化せず、飽和領域の特性だけが、素子のレイアウト構造に依存して変化する、ということはない。線形領域の特性は、素子のレイアウト構造に依存して変化せず、飽和領域の特性だけが素子のレイアウト構造に依存して変化する、ということは、図20に示したレイアウト構造のMOSFETに特有の特性である本願発明者らによって為された分析結果。このため、図19A乃至Cに示した関連技術MOSFETのドレインに接続した可変抵抗のモデリングで表現することは、著しく、困難である。図23Aと図23Bは、それぞれ線形領域と飽和領域で、ドレインソース間電流Idsのゲートソース間電圧Vgsによる微分値である相互コンダクタンスをゲート幅Wで規格化した値Gm/Wを、Wnratio=40破線とWnratio=48実線で比較した結果である本願発明者らによって為された分析結果である。図23A及び図23Bにおいて、横軸はゲートソース間電圧Vgs0~5V、縦軸はGm/W実測値である。なお、Wnratio=40破線とWnratio=48実線の特性極性は、ゲートソース間電圧Vgsを0~5Vの範囲で所定の電圧ステップ1V以下のステップ、例えば0.25Vステップで可変させて実測した複数点のGm/Wをカーブフィッティングして表示したものである。図22Aに示したドレイン電流Idsの場合と同様に、線形領域Vds=0.1Vでは、Gm/Wは、図23Aに示すように、Wnratioに依存しない。すなわち、Wnratio=40破線とWnratio=48実線とが、Vgs=0~5Vの範囲でほぼ一致する破線と実線がほぼ重なる。なお、その原因は不明だが、1V<Vgs<1.25V付近の一部区間では差異が現れている。一方、飽和領域Vds=12Vでは、図23Bに示すように、Gm/Wは、Wnratioに依存する。すなわち、Wnratio=40実線と、Wnratio=48破線とで特性が異なる1V<Vgs≦5Vの広い範囲で、破線と実線とが重ならない。この原因について、電気伝導に寄与するキャリアが誘起される領域である反転層inversionlayerの形成条件に着目して考察した。その結果を、図24A及び図24Bを参照して以下に説明する。図24A及び図24Bのいずれも、モデリング対象とする高耐圧MOSFETのレイアウトを簡略化し模式的に例示したものであり、本願発明者らによって為された分析結果を説明するための図である。図24A及び図24Bにおいて、参照番号117で示す領域は、反転層が形成されないあるいは、反転層が形成にくい領域である。図24Aには、ドレインソース間電圧ドレイン電圧Vdsが低く、NチャネルMOSFETが線形領域で動作する場合に、反転層が形成される様子が模式的に例示されている。ゲート電極115へのゲート電圧の印加によって、ゲート電極115下部ゲート酸化膜直下のシリコン基板表面付近に誘起される反転層116は、ソースからドレインにかけての電位差が小さいため、ドレイン側まで広がった形状で形成されると考えられる。P型のウェルコンタクト拡散層111付近では、ゲート電極115下部のシリコン基板表面に反転層は形成されないと考えられる。これを、図24Aでは、反転層が形成されにくい領域117として表している。しかし、図24Aに示すように、反転層116はゲート電極115下部のドレイン114側の端部まで広い範囲にわたって形成されることから、反転層116の電荷の全体量について考えると、P型のウェルコンタクト拡散層111近傍で反転層が形成されないことの影響は小さい。したがって、線形領域では、P型のウェルコンタクト拡散層111の幅の合計=ΣWpが全チャネル幅Wに対して占める割合Wpratio=ΣWp/ΣWnΣWp×100がドレインソース間電流Idsに与える影響が小さいと考えられる。また、ソース拡散層であるN拡散層112の幅の合計=ΣWnが全チャネル幅Wに占める割合Wnratio表記は、Wnratio=100-Wpratioであることから、線形領域では、Wnratioが反転層116の全電荷量に与える影響は小さく、Wnratioがドレイン電流Idsに与える影響は小さいと考えられる。このため、線形領域におけるドレインソース間電流-ドレインソース間電圧特性Ids-Vds特性やGm/Wは、N拡散層のチャネル幅の割合Wnratioには依存しない。図24Bには、ドレインソース間電圧Vdsが高く、NチャネルMOSFETが飽和領域で動作する場合に反転層が形成される様子が模式的に例示されている。飽和領域では、ソースからドレインにかけての電位差が大きく、反転層116はシリコン基板表面の電位が低い領域に形成される性質を持つ。このため、反転層116は、チャネル電位の低いソース近傍だけに形成されるものと思料されるピンチオフ:ドレイン拡散層とウェル基板間のpn接合に逆方向電圧が印加され空乏層が広がり、チャネルが狭くなる。この場合、P型のウェルコンタクト拡散層111近傍で反転層が形成されないことが、反転層16全体の電荷量に与える影響が大きくなる。この結果、飽和領域では、N拡散層112の幅ΣWnの全チャネル幅Wに対する割合Wnratioが、ドレイン電流Idsに与える影響が増すものと思料される。そして、図24Bに示すように、反転層16は、ゲート電極115直下のシリコン基板表面のソース側の限られた範囲に形成されるため図24Bでは、反転層116の先端はゲート電極115の中間よりもソース側に近い領域に限られる、反転層116の全電荷量は、N拡散層112の幅の合計=ΣWnが全チャネル幅Wに占める割合Wnratioの値の相違に敏感である。換言すれば、図24Bの飽和領域においては、ゲート電極115直下の反転層115のドレイン側の縁とソース側の縁N拡散層112で囲まれる領域の面積における反転層が形成されにくい領域117の占める面積の割合が、図24Aの線形領域の場合よりも増大し、P型のウェルコンタクト拡散層111の幅の合計=ΣWpが全チャネル幅Wに対して占める割合Wpratioがドレインソース間電流ドレイン電流Idsに与える影響が大きくなるものと思料される。図23A及び図23Bに示したような効果Gm/WのWnratio依存性は、図19等に示した関連技術のMOSFETモデルでは、一切考慮されていないため、取り扱うことができない。これが、図20の高耐圧MOSFET対して、精度の良い回路シミュレーション用モデルを作成することが困難であることの理由原因と考えられる。以上、ソース領域において、ゲート電極の辺に沿って、ソース拡散層112とウェルコンタクト拡散層111が隣接して交互に配置される高耐圧MOSFETにおいて、ソース拡散層112とウェルコンタクト拡散層111の幅の割合Wnratioに依存して変化する電気特性の特徴を表現できる回路シミュレーション用のMOSFETモデルが存在せず、このため、その実現の必要性を説明した。すなわち、飽和領域では、ドレインソース間電流IdsのWnratio依存性が大きく、線形領域では,ドレインソース間電流IdsのWnratio依存性が小さい,という特徴を表現できる回路シミュレーション用のMOSFETのモデルの実現が必要である。そして、MOSFETのモデルとしては、これらの電気的特性の特徴をできるだけ、少数のモデリングパラメータを用いて表現することができるMOSFETモデルの実現が望ましい。さらに、回路シミュレーション用のMOSFETモデルに対して、回路シミュレータに、Wnratioの値を受け渡す仕組み、あるいは、MOSFETモデル内においてWnratioの値を決定するための仕組みが望まれる。また、これらの特徴を表現するMOSFETモデルの抽出するための手順を確立することも望まれる。特に、モデル抽出に用いるTEGTestElementGroup:評価用ウェハの構造、抽出アルゴリズム、抽出ツールを含めた形でモデル抽出の手順が確立されることが望まれる。本発明によれば、ソース領域において、ソースの拡散層NチャネルMOSFETの場合、N拡散層、PチャネルMOSFETの場合、P拡散層と、ウェルコンタクト拡散層NチャネルMOSFETの場合、P層、PチャネルMOSFETの場合、N層が互いに隣接して交互に配置されたLDMOSLaterallyDiffusedMOS構造横方向拡散MOS構造を有する高耐圧MOSFET横型パワーMOSトランジスタの回路シミュレーション用のモデル、該モデルの作成方法、及びモデル作成装置が提供される。図1Aは、本発明の一つの形態による高耐圧MOSFETNチャネルMOSFETのマクロモデルの構成を示す図である。図1Aに示すように、第1のMOSFET1、第2のMOSFET2、可変抵抗素子3から構成され、第1のMOSFET1のドレイン、ゲート、バックゲートバルクをそれぞれ第2のMOSFET2のドレイン、ゲート、バックゲートバルクに接続して、それぞれ、高耐圧MOSFETマクロモデルのドレイン端子D、ゲート端子G、バックゲートバルク端子Bとし、第2のMOSFET2のソースに可変抵抗素子3の一端を接続し、該可変抵抗素子3の他端を、第1のMOSFET1のソースと並列に前記高耐圧MOSFETマクロモデルのソース端子Sへ接続する。特に制限されないが、第1のMOSFET1、第2のMOSFET2は、ともにNチャネルMOSFETである。第1のMOSFET1のチャネル幅は、モデリング対象の高耐圧MOSFETのソース領域のN拡散層12の幅Wn図2参照の総和=ΣWnとし、第2のMOSFET2のチャネル幅は、モデリング対象の高耐圧MOSFETのソース領域のP拡散層11の幅Wp図2参照の総和=ΣWpとする。第2のMOSFET2のソースに接続する可変抵抗素子3は、ウェルコンタクト拡散層図2の11;P拡散層近傍の寄生抵抗成分が、高耐圧MOSFETのドレイン電流ドレインソース間電流に与える影響を表現するための等価抵抗である。図1Aの可変抵抗素子3の抵抗値Rsは、典型的には、図1Bに示すようなゲート電圧ゲートソース間電圧Vgの依存性と、ドレイン電圧ドレインソース間電圧Vdの依存性を反映するように、設定される。なお、ソースがGNDグランド電位の場合、ゲートソース間電圧はゲート電圧と等しく、ドレインソース間電圧はドレイン電圧と等しいことから、単に、ゲート電圧、ドレイン電圧ともいう。図1Bの横軸はドレイン電圧、縦軸は可変抵抗素子3の抵抗値Rsである。図1Bには、ゲート電圧一定の条件でのRs-Vd特性が、いくつかの異なるゲート電圧Vgに対してプロットされている。図1Bに示すように、可変抵抗素子3の抵抗値Rsのバイアス依存性は、ドレイン電圧Vdの増加に伴い増加する第1の領域4と、抵抗値Rsがドレイン電圧に依存しない第2の領域5と、の二つの領域からなる。図1AのMOSFETのモデルにおいて、第1の領域4と第2の領域5の境界で、抵抗値Rsが滑らかに接続されるように設定する。また、図1AのMOSFETのモデルにおいて、可変抵抗素子3の抵抗値Rsは、ゲート電圧Vgの上昇とともに、低下するように設定する。すなわち、ドレイン電圧Vdが一定の場合、ゲート電圧Vgが高くなるほど、可変抵抗素子3の抵抗値Rsは小さくなる。第1のMOSFET1及び第2のMOSFET2には、ソース領域がすべてN拡散層12ソース拡散層からなる、通常構造の高耐圧MOSFET7図3参照に対して、抽出したモデルパラメータをそのまま、あるいは若干の修正を加えて適用する。なお、上記では、NチャネルMOSFETについて説明したが、PチャネルMOSFETについても、極性を反転させることで、本発明を適用することができる。本発明によれば、簡易かつ明確な手順に基づいて、ソース基板接続型の高耐圧MOSFETの特性を正確に表現する回路シミュレーションモデルを得ることができる。以下、いくつかの実施形態について説明する。<実施形態1>図1は、本発明の実施形態1を説明する図である。図1Aには、高耐圧MOSFETの回路シミュレーション用マクロモデルの等価回路が示されている。図1Aにおいて、参照符号Dは高耐圧MOSFETシミュレーション用マクロモデルのドレイン端子、参照符号Gは前記マクロモデルのゲート端子、参照符号Sは前記マクロモデルのソース端子、参照符号Bは前記マクロモデルのバックゲートバルク端子である。図1Bに示すように、MOSFETマクロモデルは、第1のMOSFET1、第2のMOSFET2、可変抵抗素子3から構成され、第1のMOSFET1のドレイン、ゲート、バックゲートバルクを、第2のMOSFET2のドレイン、ゲート、バックゲートバルクにそれぞれ共通接続し、それぞれ、高耐圧MOSFETマクロモデルのドレイン端子、ゲート端子、バックゲートバルク端子とし、第2のMOSFET2のソースに可変抵抗素子3の一端を接続し、可変抵抗素子3の他端を第1のMOSFET1のソースとともに、高耐圧MOSFETマクロモデルのソース端子へ接続している。可変抵抗素子3は、モデリング対象の高耐圧マクロモデルのバイアス依存性、例えば、ゲートソース間電圧依存性ゲート電圧依存性とドレインソース間電圧依存性ドレイン電圧依存性を有する。図2は、実施形態1のマクロモデルに対応する高耐圧NチャネルMOSFETのレイアウトを模式的に示す図である。図2において、11はソース領域のウェルコンタクト拡散層P拡散層、12はソース拡散層N拡散層、13はドレイン領域のN拡散層ドレインコンタクト用N拡散層、14はドレインのN-拡散層、15はゲート電極シリコン基板上のゲート絶縁膜の上に形成されているである。なお、N拡散層は高濃度のN型拡散層、N-拡散層は低濃度のN型拡散層、P拡散層は高濃度のP型拡散層をそれぞれ表している。なお、図2において、Nチャネル型のMOSFETは、P型ウェル内に形成されているが、例えばNチャネルMOSFETをP型シリコン基板表面に形成する場合、P型のウェルコンタクト拡散層111はP型の基板コンタクト拡散層となる。この場合、ウェルコンタクトを基板コンタクトと読み替えることで、以下の実施形態がそのまま適用される。高耐圧化のため、シリコン半導体基板表面において、ドレイン側のN拡散層13とゲート電極15の間に低濃度N-拡散層14が配置されている。ソース側は、P型のウェルコンタクト拡散層P拡散層11とN型のソース拡散層N拡散層12が、一定の間隔で交互に配置された構造とされている。図2に例示したソース側の構造を、図20と同様に、ソース基板接続構造という。ソース領域の複数のウェルコンタクト拡散層P拡散層11はバックゲート端子Bに共通に接続され、複数のソース拡散層N拡散層12はソース端子Sに共通に接続され、ドレイン領域のN拡散層13ドレインコンタクトはドレイン端子Dに接続されている。図1AのMOSFETモデルにおいて、第1のMOSFET1のチャネル幅は、図2のソース領域のN拡散層12の幅Wnの総和=ΣWnとし、第2のMOSFET2のチャネル幅は図2のソース領域のP拡散層11ウェルコンタクトの幅Wpの総和=ΣWpとする。図1AのMOSFETモデルにおいて、可変抵抗素子3の抵抗値Rsは、図1Bに示すように、ゲート電圧ゲートソース間電圧Vgの依存性と、ドレイン電圧ドレインソース間電圧Vdの依存性を反映するように、設定される。すなわち、可変抵抗素子3の抵抗値Rsは、図1Bに示すように、可変抵抗素子3の抵抗値Rsがドレイン電圧Vdに依存する第1の領域4と、可変抵抗素子3の抵抗値Rsがドレイン電圧Vdに依存しない第2の領域5を有し、第1の領域4と第2に領域5の境界で滑らかに接続されるように設定される。また、可変抵抗素子3の抵抗値Rsは、図1Bに示すように、ゲート電圧Vgの上昇低下とともに、低下上昇するという特性を反映するように設定される。図3は、実施形態1のマクロモデル内の第1のMOSFET1及び第2のMOSFET2のモデルパラメータの初期値を抽出するために使用する通常構造の高耐圧MOSFETのレイアウトを模式的に示す図である。図3に示すように、通常構造7のレイアウトは、図2のソース基板接続構造6とは、ソース側の構造が異なり、ソースはN拡散層12チャネル幅=Wのみとなり、ウェルコンタクト層P拡散層11は、N拡散層12のゲート電極15に対向する側と反対側の領域に配置されている。<実施形態2>次に、本発明の第2の実施形態を説明する。図4は、図1及び図2を参照して説明した前記実施形態1のMOSFETモデルマクロモデルというを作成するための第2の実施形態2に係るモデル作成装置の構成を示す図である。図4において、ウェファ21として、図2のソース基板接続構造6と、図3の通常構造7の2種類のレイアウトパターンのMOSFETを搭載したものを用意する。電気特性測定装置22で、ウェファ21上のソース基板接続構造の高耐圧MOSFET図2と、通常構造の高耐圧MOSFET図3のId-Vg特性ドレイン電流-ゲート電圧特性やId-Vd特性ドレイン電流-ドレイン電圧特性等の電気特性を測定する。記録媒体23は、ソース基板接続構造と通常構造の電気特性データ41/42、MOSFET抽出プログラム43、MOSFETモデル44、マクロモデル抽出プログラム45、マクロモデル48、モデル検証プログラム49等を記録する。なお、記録媒体23は、記録媒体を備えた記憶装置例えばHDDHardDiskDrive等の磁気ディスク記憶装置、あるいはDVDDigitalVersatileDisk等の光ディスク記憶装置等であってもよいことは勿論である。情報処理装置24は、記録媒体23から、各種測定データや各種モデルを読み込み、モデル抽出やモデル検証等の処理を行う装置である。特に制限されないが、情報処理装置24において、本実施形態で作製されたマクロモデルを用いて、例えばSPICE系シミュレータ等による回路シミュレーション等を実行してもよい。あるいは、他の情報処理装置で回路シミュレーションを実行してもよい。図5は、図4に示した装置によるマクロモデル作成の手順を示すフローチャートである。図4及び図5を参照して、実施形態1におえるマクロモデルの作成処理を説明する。処理31において、電気特性測定装置22を用いて、ウェファ21の電気特性を測定し、記録媒体23に電気特性データを格納する。この時、ソース基板接続構造の高耐圧MOSFETと通常構造の高耐圧MOSFETの2種類に関して、モデル抽出に必要な電気特性ドレイン電流-ゲート電圧特性Id-Vg特性、ドレイン電流-ドレイン電圧特性Id-Vd特性等を測定し、電気特性データ41、42通常構造電気特性データ、ソース基板接続構造電気特性データを格納する。次に、処理32において、記録媒体23の電気特性データと、MOSFET抽出プログラム43を情報処理装置24に読み込み、情報処理装置24でMOSFET抽出プログラム43を実行することで、通常構造の高耐圧MOSFETモデルを作成し、記録媒体23のMOSFETモデル44に格納する。この時に使用するMOSFETモデルは、ドレイン抵抗のバイアス依存性を表現することができる高耐圧専用モデルHiSIM_HV:HiroshimaUniversityStarcIGFETModelHighVoltage/largecurrent等、図19C参照を用い、また、ドレイン電流のチャネル長Lの依存性もある程度合わせておく。次に、処理33において、記録媒体23のMOSFETモデル44とマクロモデル抽出プログラム45を情報処理装置24に読み込み、マクロモデル抽出プログラム45を実行することで、図1Aに示した、ソース基板接続構造の高耐圧MOSFETのマクロモデルを作成し、記憶媒体23にマクロモデル48として格納する。この時、MOSFETモデル図4の44の中身は変更せずに、図1Aの可変抵抗素子3のみを調整する。すなわち、可変抵抗素子3には、ゲート電圧Vg依存性とドレイン電圧Vd依存性を取り入れる。次に、処理34において、ソース基板接続構造の高耐圧MOSFETのマクロモデル48を再調整する必要に応じて記録媒体23のマクロモデル48とマクロモデル抽出プログラム45を情報処理装置24に読み込む。処理34では、特に、MOSFETのドレイン抵抗に関するパラメータに注目して調整する。図1Aでは、ドレイン抵抗図19Aの可変抵抗素子101参照に関するパラメータは、モデルに組み込まれており、処理34では、このドレイン抵抗に関するパラメータを調整する。次に、処理35において、記録媒体23のマクロモデル48とモデル検証プログラム49を情報処理装置24に読み込み、モデル検証プログラム49を実行することで、マクロモデル48の検証を行う。次に、処理36において、モデル検証プログラム49で実行されたマクロモデルの検証結果を判断し例えば情報処理装置24の出力装置に出力されたマクロモデルの検証結果を見てユーザが判断してもよいし、情報処理装置24で自動で判断してもよい、問題がなければ終了し処理36のOK分岐、問題がある場合には処理36のNG分岐、処理34へ戻り、処理36での検証結果がOKになるまで繰り返す。次に、図13を参照して、図4に示した実施形態2の装置によるマクロモデルの作成手順を詳細に説明する。電気特性測定装置22を用いて、ウェファ21に搭載されたソース基板接続構造の高耐圧MOSFET図2と通常構造の高耐圧MOSFET図3の2種類のパターンの電気特性を測定する。通常構造の高耐圧MOSFET図3とソース基板接続構造の高耐圧MOSFET図2の測定データは、通常構造電気特性データ41、ソース基板接続構造電気特性データ42として、それぞれ記録媒体図4の23に格納する。次に、情報処理装置24図4は、MOSFET抽出プログラム43を用いて、通常構造電気特性データ41を読み込み、MOSFETの閾値電圧やドレイン電流特性例えばId-Vg特性、Id-Vd特性が、前記通常構造電気特性データ41と一致するようにモデル抽出を行い、MOSFETモデル44として、記録媒体図4の23へ格納する。MOSFETモデルは、ドレイン抵抗のバイアス依存性が表現できる高耐圧専用モデルHiSIM_HV等、図19C参照を用い、ドレイン電流のチャネル長依存性もある程度合わせておく。次に、情報処理装置24図4は、マクロモデル抽出プログラム45を用いて、記録媒体23図4から、MOSFETモデル44とソース基板接続構造電気特性データ42を読み込み、ソース基板接続構造のマクロモデルを作成し、MOSFETの閾値電圧やドレイン電流特性例えばId-Vg特性、Id-Vd特性が、ソース基板接続構造電気特性データ42と一致するように、モデル抽出を行い、仮マクロモデル46として、記録媒体へ格納する。この時、情報処理装置24図4のマクロモデル抽出プログラム45は、MOSFETモデル44の中身は変更せずに、可変抵抗素子3のみを調整する。可変抵抗素子3の抵抗値Rsは、ゲート電圧Vg依存性とドレイン電圧Vd依存性を組み込む。その一例を以下に示す。Rs=W1Rs=Rs2f24δVgVg3δ0014ここで、Vgはゲート電圧ゲートソース間電圧、Vdはドレイン電圧ドレインソース間電圧である。また、Wは全チャネル幅W=ΣWnΣWpである。Rsは可変抵抗素子3の抵抗値である。また式3の関数fVd,δは、スムージング関数であり、座標Vd,fVdにおいて、原点0,0を通る傾き1/Vgの直線0≦Vd<Vgと、Vd>VgでfVd=1となり、ドレイン電圧Vd=Vg前後で滑らかに接続する。δの値を大きくすると、Vd=Vg近辺で緩やかに変化する。したがって、式2のRs可変抵抗素子3の抵抗値は、Vd=0でRs、0<Vd<Vgで傾き1/Vgの直線、Vd>Vgで、Rsとなり、Vd=Vg前後で滑らかに接続する。また、可変抵抗素子3の別の例を次式1~3に示す。RsfRs3Wf24δVdsat05VdsatVdsatfac1fac2式の飽和ドレイン電圧Vdsatにおけるパラメータfac1とfac2はドリフト抵抗での電圧ドロップの影響により生じる、測定される見かけの飽和電圧と、MOSFETトランジスタ内のピンチオフ電圧の差を補正するためのフィッティングパラメータである。VtはMOSFETの閾値電圧である。MOSFETのピンチオフ電圧は、ドリフト領域の有無に余り依存しないが、高耐圧MOSFETではドリフト領域寄生抵抗による電圧降下により、この電圧降下がない場合に比べて、見かけ上高い電圧でMOSFETのピンチオフが起こることを補正するものである。この補正は、ゲート長が短いトランジスタの場合に特に必要となる。次に、情報処理装置24図4は、マクロモデル調整プログラム47を用いて、記録媒体23図4から、仮マクロモデル46と、ソース基板接続構造電気特性データ42を読み込み、特にId-Vd特性の線形領域と飽和領域の境界付近が合うように、仮マクロモデル46内のMOSFETモデルのドレイン抵抗関係のパラメータを調整し、マクロモデル48として記録媒体23図4へ格納する。次に、情報処理装置24図4は、マクロモデル検証プログラム49を用いて、記録媒体23図4から、マクロモデル48とソース基板接続構造電気特性データ42を読み込み、マクロモデルの検証を行う。ここでは、様々なチャネル長、チャネル幅の測定データに対して、電気特性の一致精度及び、チャネル長依存性、チャネル幅依存性を検証し、その結果を、マクロモデル検証結果50として記録媒体23図4へ格納する。次に、マクロモデル検証結果50を判断し、問題がなければ、前記マクロモデル48を最終結果として終了し、問題ある場合には、マクロモデル調整処理前記マクロモデル調整プログラム47へ戻り、検証結果がOK可となるまで繰り返す。この時の入力データは、仮マクロモデル46の代わりに、記録媒体23図4からマクロモデル48を読み込む。実施形態1、2の作用効果について説明する。モデル対象のソース基板接続構造を有する高耐圧MOSFETにおいて、N拡散層図2の12に隣接する領域の電流を、第1のMOSFET図1の1で表わし、P拡散層ウェルコンタクト拡散層、図2の11に隣接する領域の電流を可変抵抗素子図1の3と第2のMOSFET図1の2の直列接続回路によって表わし、N拡散層図2の12のチャネル幅Wn総和と、P拡散層ウェルコンタクト拡散層、図2の11のチャネル幅Wp総和を、それぞれ、第1のMOSFET1のチャネル幅と、第2のMOSFET2のチャネル幅としてマクロモデルに取り入れることにより、N拡散層図2の12とP拡散層図2の11のチャネル幅の割合例えばWnratio=ΣWn/ΣWnΣWpに依存して変化するMOSFETの特性を、高精度にフィッティングすることができた。ソース基板接続構造の高耐圧MOSFETに特有のP拡散層ウェルコンタクト拡散層、図2の11近傍でのバイアスに依存したキャリアの流れについては、高耐圧MOSFETのドレインソース間電流Idsに与える影響を表現することができる等価抵抗を、可変抵抗素子3図1参照として、第2のMOSFET2のソースに直列に接続することで解決した。ソース基板接続構造の高耐圧MOSFETでは、図24A及び図24Bを参照して説明したように、P拡散層111ウェルコンタクト拡散層近傍のチャネル領域では、反転層116が形成されにくいため領域117参照、見かけ上、抵抗が付加された形となり、しかも、P拡散層11の近傍は、ゲート電極115で覆われているので、この抵抗値は、ゲート電圧ゲートソース間電圧Vgs依存性を持つことになる。本実施形態では、P拡散層図2の11近傍の抵抗成分寄生抵抗を、抵抗値Rsがゲートソース間電圧Vgsに依存する抵抗図1の可変抵抗素子3で表現している。より具体的には、ゲートソース間電圧Vgsが高いときは、ゲートソース間電圧Vgsが低い場合に比べ、P拡散層11図2の11の周囲のチャネル領域には、相対的に、反転層が形成され易くなり、寄生抵抗の抵抗値は低下すると考えられる。このことから、寄生抵抗は、ゲートソース間電圧Vgsが高くなると、その抵抗値が下がるようなゲートソース間電圧Vgs依存性を持たせた図1BのRs参照。また、ソース基板接続構造の高耐圧MOSFETに特有の特性図22乃至図24、及びそれらの関連説明参照を表現するため、可変抵抗素子3図1参照に、ドレインソース間電圧ドレイン電圧Vds依存性を持たせた。その典型的な形態について、図6を参照して説明する。図6Aは、図2のレイアウト構造のMOSFETのゲート電極15直下のシリコン半導体基板表面に形成されるチャネルを模式的に等価回路で示した図である。図6Bは、図6Aの可変抵抗素子3の抵抗値Rsのドレインソース間電圧ドレイン電圧依存特性を示す図であり、横軸はドレイン電圧、縦軸は可変抵抗素子3の抵抗値Rsである。図6Aに示すように、ソース領域のN拡散層12とドレイン低濃度ドレイン拡散層N-拡散層14、ドレイン拡散層N拡散層13間には、図1の第1のMOSFET1が接続され、ウェルコンタクト拡散層であるP拡散層11とドレイン14、13間には、図1の第2のMOSFET2が接続され、第2のMOSFET2のソースとP拡散層11図1の端子S間には、抵抗値Rsが可変の可変抵抗素子3が接続されている。図6Aでは、第1のMOSFET1がドレインとN拡散層12間に2個、第2のMOSFET2と可変抵抗素子3の直列回路がドレインとP拡散層11間に3組、並列に接続されている。これら第1、第2のMOSFET1、2計5個のゲートは共通接続され、MOSFETモデルのゲート端子図1のGに接続され、ドレインは共通接続され、MOSFETモデルのドレイン端子図1のDに接続される。2個のN拡散層11は共通接続され、MOSFETモデルのソース端子図1のSに接続され、3個のP拡散層11は共通接続され、MOSFETモデルのバックゲートバルク端子図1のBに接続される。図6Bにおいて、可変抵抗素子3の抵抗値Rsのドレイン電圧依存性は、抵抗値Rsがドレイン電圧Vdの増加に伴い増加する第1の領域4と、抵抗値Rsがドレイン電圧Vdに依存しない第2の領域5の二つの領域から構成される。より典型的には、第1の領域4と第2の領域5の境界では、式3のスムージング関数fVd,δにより、抵抗値Rsが滑らかに接続されるように構成される。また、より典型的には、第1の領域4と第2の領域5の境界は、モデリング対象とする高耐圧MOSFETの線形領域と飽和領域の境界、あるいは、その付近に設定される。これは、図24Aに示すように、ドレイン電圧Vdの低い領域線形領域では、P拡散層111の存在がドレイン電流Idドレインソース間電流Idsに与える影響が小さく、図24Bに示すように、ドレイン電圧Vdの高い領域飽和領域では、P拡散層111の存在がドレイン電流Idドレインソース間電流Idsに与える影響が大きい、ことを表現したものである。本実施形態によれば、以上の作用によって、ソース基板接続構造を持つ高耐圧MOSFETに特有のバイアス電圧依存性を高精度に表現することができた。また、図6Aにおいて、P拡散層11に隣接する反転層が充分に形成されない領域図24A、Bの117がドレイン電流Idに与える影響を、ドレイン電圧Vd及びゲート電圧Vgに依存する可変抵抗素子3によって表現する。このため、マクロモデル作成にあたり、追加が必要なパラメータは、可変抵抗素子3に係わる少数のパラメータ例えば式1のRs0、Rs1、Rs2等である。すなわち、本実施形態によれば、MOSFETモデルの調整や改良を行った場合に予想されるフィッティング対象パラメータの大きな増大はなく、フィッティング方法が確立されている通常構造の高耐圧MOSFETモデルを起点に、可変抵抗素子3に関する少数のモデリングパラメータ式1、2等のRs0、Rs1、Rs2等をフィッティングすることにより、精度の良いマクロモデルを形成することができた。また、本実施形態のマクロモデルの構成によれば、回路シミュレーションの実行にあたり、MOSFETモデルに対して、Wnratioの値をインスタンスパラメータインスタンス名で特定される素子に設定するパラメータとして受け渡す、あるいは、図2、図6のN拡散層12とP拡散層11のそれぞれに対応するチャネル幅Wn、Wpを受け渡す、あるいは、モデル内においてチャネル幅Wの関数としてWnratioの値を計算する、ことにより、マクロモデル内において用いるWnratioの値を特定することができる。また、ソース領域が全てN拡散層12により形成される通常構造の高耐圧MOSFET図3参照の特性測定パターンを用意して電気特性の測定を行い、その測定結果に基づき通常構造の高耐圧MOSFETモデルを一旦作成したあと、通常構造の高耐圧MOSFETモデルと可変抵抗素子3により構成される高耐圧MOSFETモデルのマクロモデルを作成し、可変抵抗素子3の少数のパラメータを調整するという、簡易で、手順が明確な方法により、回路シミュレーション用のモデルを作成することができる。なお、本実施形態では、図6Bに示すように、可変抵抗素子3を、抵抗値がドレイン電圧Vdの増加に伴い増加する第1の領域4と、抵抗値がドレイン電圧に依存しない第2の領域5の二つの領域から構成される例を示したが、精度に対する要求が低い場合は、単一の領域からなるモデルで可変抵抗素子3を表現しても良い。但し、モデルの精度が要求される場合には、前記の通り二つの領域からなるモデル、あるいは、以下に実施形態4で説明するように、三つ以上の領域からなるモデルで、可変抵抗素子3を表現することが好ましい。可変抵抗素子3のモデルにおける、第1の領域4と第2の領域5の境界は、例えば、モデル対象とするMOSFETの線形領域と飽和領域の境界付近のドレイン電圧Vdを選択する。あるいは、モデル対象とするMOSFETの線形領域と飽和領域の境界よりも高めのドレイン電圧Vd、典型的には、線形領域と飽和領域の境界となるドレイン電圧Vdの1~2.5倍程度の値としてもよい。なお、MOSFETの線形領域と飽和領域の境界のドレイン電圧は、飽和電圧と呼ばれる。なお、上記実施形態1、2においては、NチャネルMOSFETについて記載したが、PチャネルMOSFETについても実施形態1の極性を反転させることで、同様にして本発明を適用することができるPチャネルMOSFETではソース端子電圧がドレイン端子電圧よりも高電圧とされ、ゲートソース間電圧Vgsは負値又は0となる。図7Aと図7Bは、本実施形態による高耐圧MOSFETについて、異なるWnratioに関して、ドレイン電流-ドレイン電圧特性Id-Vd特性をモデリングした結果実線と、実測値▲と、図19の従来モデル破線、図21に対応を比較して示す図である。ここで、Wnratioは、図2の全チャネル幅W=ΣWnΣWpに対して、各N型ソース拡散層N拡散層12の幅Wnの合計ΣWnが占める割合表記である。Wnratio={ΣWn/ΣWnΣWp}×100図7Aでは、Wnratio=48、図7Bでは、Wnratio=40としている。なお、図7A、図7Bにおいて、横軸はドレイン電圧drain-to-sourcevoltageVds単位:Voltage、縦軸はドレイン電流drain-to-sourcecurrentId単位:Ampereであり、ゲート電圧gate-to-sourcevoltageVgsを0~5Vまで1Vステップで変化させたId-Vdカーブが示されている。Vgs=0Vでは、MOSFETはオフ状態であり、ドレイン電流Id=0である。図7Aでは、▲マークで示した実測値と、実線で示す実施形態と、破線で示す関連技術によるモデリング結果従来モデルとは、Vdsの全範囲、ゲートソース間電圧ゲート電圧Vgs=0、1、2、、5Vの全てについて、比較的良く一致している。図7Bでは、実測値▲と、実線で示す実施形態のモデルリング結果とは、線形領域、及び、飽和領域のいずれについてもほぼ一致している。一方、図7Bにおいて、破線で示す従来モデルでは、飽和領域で一致しない特に、飽和領域のうち、ゲート電圧Vgsが高い領域で実測値▲との差異が顕著となる。図8Aと図8Bは、NチャネルMOSFETがオンした状態におけるドレイン電流ドレインソース間電流Idsを、Wnratioが異なる素子MOSFET間で比較したものである。なお、図8において、縦軸のドレイン電流は全チャネル幅Wで規格化し、Ids/Wとしている。横軸の素子MOSFETAのWnratioは40、素子MOSFETB、CのWnratioは48であるなお、素子BとCは、Wnratioは共通であるが、別のMOSFETである。図8Aに示すように、実線で示す本発明の実施形態と、●で示す実測値とはほぼ一致している破線で示す従来モデルもほぼ一致している。図8Aに示した線形領域ドレインソース間電圧Vds=0.1V、ゲート電圧Vg=5Vでは、全チャネル幅Wで規格化したドレイン電流Ids/Wの実測値●は、Wnratio=40の素子Aと、Wnratio=48の素子B、Cでほぼ略等しく、Wnratioにほとんど依存しない。また図2、図6に示した実施形態を用いたモデリング結果Ids/Wは、図8Aに示すように、線形領域では、素子AのWnratio=40、素子B、CのWnratio=48のいずれの実測値●とも交差しており、ほぼ一致していることが分かる。なお、図22Aを参照して説明したように、図19等の関連技術のモデル従来モデルを用いたモデリング結果Ids/Wは、図8Aに示すように、線形領域では、Wnratio=40の素子A、Wnratio=48の素子B、Cのいずれの実測値●とも交差しており、ほぼ一致している。図8Bに示した飽和領域ドレインソース間電圧Vds=12V、ゲート電圧Vg=5Vでは、全チャネル幅W=ΣWnΣWpで規格化したドレイン電流Ids/Wの実測値●で示すは、Wnratioに依存して変化する。図8Bに示した飽和領域において、Wnratio=40の素子Aでは、Ids/Wの実測値●で示すと、図2、図6に示した実施形態を用いたモデリング結果Ids/Wは一致している。一方、図19等の関連技術のモデル従来モデルを用いたモデリング結果破線と素子Aの交差部では、Ids/Wは、Wnratio=40の素子Aに関して、実測値との差異が顕著である。なお、図8Bにおいて、Wnratio=48の素子B、Cについても、実施形態実線は実測値●と一致している。なお、破線で示す従来モデルも、Wnratio=48の素子B、Cについて、実測値●とほぼ一致している。<実施形態3>図9は、本発明の実施形態3において、高耐圧MOSFETの回路シミュレーション用マクロモデルを等価回路で示す図である。図9において、参照符号Dは、高耐圧MOSFETシミュレーション用マクロモデルのドレイン端子、参照符号Gは、該マクロモデルのゲート端子、参照符号Sは、該記マクロモデルのソース端子、参照符号Bは、該マクロモデルのウェル端子である。図9を参照すると、このマクロモデルは、第1のMOSFET151、第2のMOSFET152、第1の可変抵抗素子153、第2の可変抵抗素子154、第3の可変抵抗素子155から構成されている。第1のMOSFET151のゲート、バルクバックゲートを第2のMOSFET152のゲート、バルクにそれぞれ共通接続し、それぞれ高耐圧MOSFETマクロモデルのゲート端子G、バルク端子Bとしている。第1のMOSFET151のドレインに第1の可変抵抗素子153の一端を接続し、第2のMOSFET152のドレインに第2の可変抵抗素子154の一端を接続し、第1の可変抵抗素子153の他端と、第2の可変抵抗素子154の他端をともに高耐圧MOSFETマクロモデルのドレイン端子Dへ接続している。第2のMOSFET152のソースに、第3の可変抵抗素子155の一端を接続し、第3の可変抵抗素子155の他端を、第1のMOSFET151のソースとともに高耐圧MOSFETマクロモデルのソース端子Sへ接続している。第1及び第2の可変抵抗素子153、154は、高耐圧マクロモデルのドレイン電圧に対する依存性を有する。第3の可変抵抗素子155は、図1の可変抵抗素子3に相当し、高耐圧マクロモデルのゲート電圧Vgに対する依存性とドレイン電圧Vdに対する依存性を有する。前記実施形態1、2と本実施形態との相違点は、第1のMOSFET151及び第2のMOSFET152のドレインにそれぞれ第1の可変抵抗素子153と第2の可変抵抗素子154を直列に挿入した点である。前記実施形態1、2では、ドレイン抵抗のドレイン電圧依存性を表現できる高耐圧専用モデルHiSIM_HV等を必要とするが、実施形態3では、通常のMOSFETモデルBSIM3BerkleyShort-channelIGFETInsulatedGateFETModel、BSIM4等を使用することできる。<実施形態4>次に、本発明の実施形態4について説明する。本実施形態は、図9に示した実施形態3のマクロモデルを作成するための装置に関する実施形態である。図11は、実施形態4の構成を示す図である。なお、図11において、図4と同一又は同等の要素には、同一の参照符号が付されている。図11を参照すると、ウェファ21は、ソース基板接続構造図2と通常構造図3の2種類のパターンのMOSFETを搭載したものを用意する。電気特性測定装置22で、ウェファ21のMOSFETソース基板接続構造と通常構造のId-Vg、Id-Vd特性等の電気特性を測定する。記録媒体25あるいは記憶装置は、電気特性データ41/42、MOSFET抽出プログラム43、MOSFETモデル44、マクロモデル1抽出プログラム45-1、マクロモデル148-1、マクロモデル2抽出プログラム45-2、マクロモデル248-2、モデル検証プログラム49等を記録する。情報処理装置24は、各種測定データや各種モデルを読み込み、モデル抽出やモデル検証を行う装置である。本実施形態と、前記実施形態2との相違点は、マクロモデルの作成が2種類に分かれている点である。図12は、図11の装置において、マクロモデルの作成手順を示すフローチャートである。なお、図12において、図5と同一又は同等の処理を行う処理は、同一の参照番号が付されている。まず、処理31において、電気特性測定装置22を用いて、ウェファ21の電気特性を測定し、記録媒体25に、電気特性データ41/42を格納する。この時、ソース基板接続構造と通常構造の2種類のパターンでモデル抽出に必要な電気特性ドレイン電流-ゲート電圧特性Id-Vg特性、ドレイン電流-ドレイン電圧特性Id-Vd特性等を測定し電気特性データ41、42として記録する。次に、処理32において、記録媒体25の電気特性データ41/42とMOSFET抽出プログラム43を情報処理装置24に読み込み、通常構造の高耐圧MOSFETモデル44を作成する。この時に使用するモデルは、通常のMOSFETモデルBSIM3、BSIM4等を用い、ドレイン電流のチャネル長依存性もある程度合わせておく。ドレイン電流-ドレイン電圧特性Id-Vd特性において、ゲート電圧Vgの高い領域が合わない場合があるが、そのまま次へ進む。次に、処理37において記録媒体25の電気特性データ41/42とMOSFETモデル44とマクロモデル1抽出プログラム45-1を情報処理装置24に読み込み、図10に示す通常構造の高耐圧MOSFETのマクロモデル148-1を作成する。図10に示すように、MOSFET151のドレインとマクロモデルのドレイン端子D間に可変抵抗素子153が接続されている。この時、MOSFETのパラメータは、なるべく変えず、図10の可変抵抗素子153のみで調整する。可変抵抗素子153には、ドレイン電圧Vd依存性を持たせる。次に、処理33において記録媒体25のマクロモデル148-1とマクロモデル2抽出プログラム45-2を、情報処理装置24に読み込み、マクロモデル2抽出プログラム45-2を実行して、ソース基板接続構造の高耐圧MOSFETのマクロモデル248-2を作成する。図9の等価回路において、第1のMOSFET151と第2のMOSFET152は同じモデルとし、第1の変抵抗素子153と第2の可変抵抗素子154も同一とする。この時、マクロモデル1の中身は変更せずに、可変抵抗素子155のみを調整する。可変抵抗素子155は、前記実施形態1の例えば式1~式4あるいは式1’~3’と同様に、ゲート電圧Vgの依存性と、ドレイン電圧Vdの依存性を持たせる。次に、処理34において記録媒体25のマクロモデル248-2とマクロモデル2抽出プログラム45-2を情報処理装置24に読み込み、マクロモデル2抽出プログラム45-2を実行することで、ソース基板接続構造の高耐圧MOSFETのマクロモデル248-2を再調整する。この時、特にドレイン抵抗図9の152、153に関するパラメータに注目して調整する。次に、処理35において記録媒体25のマクロモデル248-2とモデル検証プログラム49を情報処理装置24に読み込み、マクロモデル248-2の検証を行う。処理36においてモデルの検証結果を判断し、問題なければ終了し、問題がある場合には処理36のNG分岐、処理34へ戻り検証結果がOKとなるまで繰り返す。詳細なフローに関しては、前記実施形態2で説明で参照した図13において、MOSFETモデル44とマクロモデル抽出プログラム45の間に、可変抵抗素子153の調整が追加されるのみであることから、その説明は省略する。実施形態4においても、前記実施形態1、2と同様の効果を奏する。<実施形態5>次に、本発明の実施形態5を説明する。図14は、実施形態5のマクロモデルの作成手順を説明する図である。前記実施形態2との相違点は、差分データ生成プログラム52と電気特性差分データ53が追加された点である。図4及び図14を参照して、本実施形態の手順を以下に説明する。電気特性測定装置22を用いて、ウェファ21に搭載されたソース基板接続構造の高耐圧MOSFET図2と通常構造の高耐圧MOSFET図3の2種類のパターンの電気特性を測定する。通常構造の高耐圧MOSFET図3とソース基板接続構造の高耐圧MOSFET図2の測定データは、通常構造電気特性データ41とソース基板接続構造電気特性データ42として、それぞれ記録媒体23へ格納する。次に、情報処理装置24は、MOSFET抽出プログラム43を用いて、記録媒体23から、通常構造電気特性データ41を読み込み、MOSFETの閾値電圧やドレイン電流特性が前記通常構造電気特性データ41と一致するようにモデル抽出を行い、MOSFETモデル44として記録媒体23へ格納する。MOSFETモデルはドレイン抵抗のバイアス依存性が表現できる高耐圧専用モデル例えばHiSIM_HV等を用い、チャネル長依存性もある程度合わせておく。次に、情報処理装置24は、差分データ生成プログラム52を用いて、記録媒体23から、通常構造電気特性データ41と、ソース基板接続構造電気特性データ42を読み込み、通常構造電気特性データ41に対して、ソース拡散層12の幅が全チャネル幅に占める割合ΣWn/W:図2を乗じた値を、ソース基板接続構造電気特性データ42から差し引いた電気特性差分データ53を、記録媒体23に格納する。情報処理装置24では、通常構造電気特性データ41と前記ソース基板接続構造電気特性データ42の測定点が異なる場合には、例えば内挿又は外挿演算を実行して補間を行う。次に、情報処理装置24は、マクロモデル抽出プログラム45を用いて、前記MOSFETモデル44と前記電気特性差分データ53を読み込み、MOSFETの全チャネル幅Wを、ウェルコンタクト拡散層の幅の合計ΣWp:図2として、MOSFETモデル44のソースに可変抵抗素子3図1参照を挿入し、可変抵抗素子3を、前記実施形態2と同様に調整する。その後、情報処理装置24は、ソース基板接続構造のマクロモデル図1又は図9を作成し、仮マクロモデル46として、記録媒体23へ格納する。これ以降は、前記実施形態2と同一の手順であるため、説明は省略する。本実施形態のマクロモデル抽出プログラム45は、電気特性差分データ53の波形データの値に対するフィッティング例えば最小二乗法等を用いたカーブフィッティングを行うことによって、マクロモデルにおける可変抵抗素子3のモデリングパラメータを決定する。また、本実施形態の変形例として、マクロモデル抽出プログラム45は、可変抵抗素子3の抵抗値Rsの値をモデリングするにあたり、電気特性差分データ53の波形データの値に基づき、第1の領域4図1B参照と第2の領域5図1B参照の境界を検出する機能を備えてもよい。また、マクロモデル抽出プログラム45は、検出した当該境界に基づいて、マクロモデルにおける可変抵抗素子3の抵抗値Rsを表現する数式中のパラメータ、あるいは、そのパラメータの初期値を決定する機能を備えてもよい。あるいは、マクロモデル抽出プログラム45は、モデル作成者が、マクロモデルの抽出において参照できるよう、第1の領域4図1B参照と第2の領域5図1B参照の境界を検出し表示する機能を備えてもよい。また、マクロモデル抽出プログラム45は、マクロモデルが表現する電気特性における第1の領域4図1B参照と第2の領域5図1B参照の境界を、電気特性差分データ53における、これら境界と比較検証し、検証結果を表示する機能を備えてもよい。例えば、マクロモデル抽出プログラム45は、電気特性差分データ53を用いて各ゲート電圧において、ドレイン電流Idのドレイン電圧Vdによる微分値がゼロになるドレイン電圧Vd_gds0を検出し、その値を第1の領域4と第2の領域5の境界としてもよい。あるいは、マクロモデル抽出プログラム45は、可変抵抗素子3の抵抗値Rsを表現する数式中のパラメータをフィッティングする際の初期値として用いる。ドレイン電流のドレイン電圧による微分値がゼロになるドレイン電圧Vd_gds0が複数存在する場合には、その一方、あるいは、二点の中間点を第1の領域4と第2の領域5の境界としてもよい。さらに、マクロモデル抽出プログラム45は、複数のVd_gds0の一方だけを用いる場合の一例として、ドレインバイアスの小さい領域はRsがドレイン電圧Vdに伴い変化する特性の中に含めることができるので、ドレインバイアスの大きいほうのVd_gds0の値を境界として用いるようにしてもよい。本実施形態は、前記実施形態1、2と同様の効果を奏する。また、本実施形態においては、電気特性差分データ53を作成することにより、電気特性差分データ53を作成しない場合と比べて、マクロモデルにおける可変抵抗素子3のモデルパラメータを、より高精度に決定することができる。これは、電気特性差分データ53は、P拡散層11図1A参照の存在に起因する寄生抵抗の影響を強く受ける電流成分を抜き出したものであり、P拡散層11による寄生抵抗の影響がより顕著に現れるので、可変抵抗素子3のモデルパラメータのフィッティングが容易になるためである。また、電気特性差分データ53を作成することで、可変抵抗素子3の抵抗値Rsを高精度にモデリングするに当たって、必要な第1の領域4と第2の領域5の境界図1B、図6B参照の検出が容易になる。さらに、本実施形態によれば、情報処理装置24で実行されるプログラムが、第1の電気特性実測データ通常構造の電気特性データ41と、第2の電気特性実測データソース基板接続構造の電気特性データ42とを用いた演算により、第3の電気特性データ電気特性差分データ53を生成する処理機能と、第3の電気特性を対象として回路シミュレーション用素子モデルを生成する処理機能と、を備えたことにより、可変抵抗素子3のモデルパラメータのフィッティング、あるいはモデリングを行うにあたり、可変抵抗素子3の抵抗値Rsを高精度にモデリングするために必要とされる、第1の領域4と第2の領域5図1B、図6B参照の境界の検出を容易化している。また、本実施形態においては、MOSFETを、チャネル幅W方向に、仮想的に複数に分割し図6A参照、分割したチャネル幅のうち、特定の仮想的な領域の電気特性において、第2のMOSFET2と、可変抵抗素子3Rsの直列接続を流れる電流を、第1の電気特性実測データ通常構造電気特性データ41と、第2の電気特性実測データソース基板接続構造電気特性データ42とを用いた演算により、求めている。これにより、可変抵抗素子3のモデルパラメータのフィッティング、あるいはモデリングするにあたり、可変抵抗素子3の抵抗値Rsを高精度にモデリングするために必要とされる、第1の領域4と第2の領域5の境界の検出を容易化している。<実施形態6>次に、本発明の実施形態6を説明する。本実施形態は、前記実施形態1乃至5において、可変抵抗素子3の抵抗値Rsの領域分割を二つから三つ以上に変更した例である。本実施形態では、可変抵抗素子3の抵抗値Rsが、低電圧側のドレインソース間電圧Vdsに依存しないバイアス領域と、ドレインソース間電圧Vdsに依存するバイアス領域と、高電圧側のドレインソース間電圧Vdsに依存しないバイアス領域の三つの領域からなる。また、この三つの領域の隣接する領域間が互いに滑らかに接続される。図15は、可変抵抗素子3の抵抗値Rsを、三つの領域に分割する例を説明する図である。図15の横軸はドレイン電圧Vd、縦軸は可変抵抗素子3の抵抗値Rsである。本実施形態においては、図1Bの抵抗値Rsがドレイン電圧Vdに依存する第1の領域4を、低ドレイン電圧側で抵抗値Rsがドレイン電圧Vdに依存しない第1の領域の低VD側領域8と、抵抗値Rsがドレイン電圧Vdに依存する第1の領域の高VD側領域9の二つの領域に分割して表現する。第1の領域の低VD側領域8と第1の領域の高VD側領域9の境界、及び、第1の領域の高VD側領域9と第2の領域5との境界は、典型的には、ともに、ゲート電圧Vgが高い場合に、ドレイン電圧Vdが高い側に移動する。また、より典型的には、第1の領域の低VD側領域8と、第1の領域の高VD側領域9の境界、及び、第1の領域の高VD側領域9と第3の領域8との境界、はともに滑らかに接続される。可変抵抗素子3の抵抗値Rsは、一例として例えば、式5~式13を用いて表現することができる。Voffset01VgVoffset15Voffset02VgVoffset26Rs01W7Rs02Rs01Voffset02Voffset018Rs10Rs01Rs39Rs11Rs0124δVoffset01Voffset0110Rs12Rs0224δVoffset02Voffset0211RsRs1012δ00113ここで、Voffset1は第1の領域の低ドレイン電圧側領域8と、第1の領域の高ドレイン電圧側領域9の境界を表現するためのフィッティングパラメータ、Voffset2は、第1の領域の高ドレイン電圧側領域9と、第2の領域5の境界を表現するためのフィッティングパラメータ、Rs1、Rs2、Rs3、Rs4は、抵抗値Rsのゲートバイアス依存性を表現するためのフィッティングパラメータである。また、実施形態6におけるマクロモデル抽出プログラム45のより好ましい一形態では、実施形態3のマクロモデル抽出プログラム45において、第1の領域4図1B参照と、第2の領域5図1B参照の境界を検出する手順に代えて、第1の領域の低VD側領域8と第1の領域の高VD側領域9の境界、及び、第1の領域の高VD側領域9と第2の領域5との境界を検出し、実施形態3と同様の処理を実行する機能を有する。実施形態6において、マクロモデル抽出プログラム45は,電気特性差分データ53を用いて各ゲート電圧において、ドレイン電流のドレイン電圧による微分値がゼロになるドレイン電圧Vd_gds0を二つ検出し、低ドレインバイアス側のVd_gds0を、第1の領域の低VD側領域8と第1の領域の高VD側領域9の境界とし、高ドレインバイアス側のVd_gds0を、第1の領域の高VD側領域9と第2の領域5との境界、とする機能を、マクロモデル抽出プログラム45において備える。実施形態6において、図1又は図9の可変抵抗素子3の抵抗値Rsを三つの領域に分割する理由について、図16を参照して説明する。図16Aは、第1の領域の低VD側領域8で反転層が形成される形態を示す。第1の領域の低VD側領域8は、ドレイン電圧Vdが低い領域でMOSFETは線形領域で動作しており、反転層116はゲート電力のドレイン端近傍まで伸びている。このため、P拡散層ウェルコンタクト拡散層11近傍に形成される反転層が形成されない領域117従がって、チャネル電荷が少ない領域が、全反転層の電荷に与える影響は小さい。よって、図1又は図9の可変抵抗素子3としてモデリングされる寄生抵抗Rsの値は小さい。また,反転層が116ゲート電極115のドレイン近傍まで常に伸びているため、図1又は図9の可変抵抗素子3としてモデリングされる寄生抵抗Rsのドレイン電圧依存性は小さい。図16Bは、第1の領域の高VD側領域9で反転層が形成される形態を示す。これは、第1の領域の低VD側領域8と第2領域5の中間的なドレインバイアス条件における形態である。第1の領域の低VD側領域8よりもドレイン電圧Vdが高くトランジスタは飽和領域、あるいは線形領域から飽和領域への遷移領域で動作する。反転層116が形成される範囲は、まだ反転層が形成されない領域117よりもドレイン側に広がっているので、反転層が形成されない領域117が、全反転層電荷に与える影響は、反転層116がドレイン領域近傍のごく狭い範囲に形成される場合と比べると、小さい。また、第1の領域の高VD側領域9では、反転層116の形成される範囲のドレイン領域側の境界が、ドレイン電圧Vdの上昇とともに、ゲート電極115のドレイン領域側の端部から、ソース領域寄りに移動する。従って、ドレイン電圧Vdの上昇とともに、反転層が形成されない領域117が全反転層電荷に与える影響が増す。このため、第1の領域の高VD側領域9では、ドレイン電圧Vdの上昇とともに、図1又は図9の可変抵抗素子3としてモデリングされる寄生抵抗Rsの値は増加する。図16Cは、第2の領域5で反転層が形成される形態を示す。第2の領域5は、第1の領域の高VD側領域9よりもドレイン電圧Vdが高い状態であり、MOSトランジスタは飽和領域で動作している。このとき、反転層116は、ソース領域近傍の狭い範囲に形成される。このため、反転層が形成されない領域117したがってチャネル電荷が少ない領域が、全反転層電荷に与える影響は大きく、図1又は図9の可変抵抗素子3としてモデリングされる寄生抵抗Rsの値は大きい。また、この状態では、反転層116のドレイン領域側の境界は、すでに反転層が形成されない領域117が存在する領域のドレイン側の境界よりも、ソース領域に近い位置となるので、ドレイン電圧Vdの変化に伴う、反転層が形成されない領域117が、全反転層電荷に与える影響の変化も小さくなる。このため、図1又は図9の可変抵抗素子3としてモデリングされる寄生抵抗Rsの値は、ドレイン電圧に依存しないか、あるいは、ドレイン電圧に対する依存性は、第1の領域の高VD側領域9の場合よりも、小さい。第1の領域の低VD側領域8と第1の領域の高VD側領域9の境界は、モデリング対象とするMOSFETの線形領域と飽和領域の境界となるドレイン電圧Vd、すなわち、飽和電圧と同程度とする。あるいは、飽和電圧よりも若干低めの値、例えば、典型的には、飽和電圧の0.2倍から1倍程の値とする。第1の領域の高VD側領域9と、第2の領域5の境界は、モデリング対象とするMOSFETの飽和電圧と同程度とする。あるいは、飽和電圧よりも高めの値、例えば、典型的には、飽和電圧の1倍から2.5倍程の値とする。また、第1の領域の高VD側領域9と第2の領域5の境界となるドレイン電圧は、第1の領域の低VD側領域8と第1の領域の高VD側領域9の境界となるドレイン電圧よりも高い。なお、本実施形態では、可変抵抗素子3の抵抗値Rs寄生抵抗Rsを表すが、三つの領域に分割される例を示したが、必要に応じて、さらに四つ以上に分割しても良い。また、本実施形態では、前記実施形態1~5の抽出手順において、可変抵抗素子3の抵抗値Rsを、二つの領域から構成されるようにモデリングする手順において、可変抵抗素子3の抵抗値Rsを三つの領域、あるいは四つ以上の領域から構成されるように、モデリングすることにより、モデルを抽出する。本実施形態では、可変抵抗素子3の抵抗値Rsを、前記実施形態1等で説明した、二つの領域よりも、さらに多く分割した領域によってモデリングを行う構成としたことにより、可変抵抗素子3のモデリング精度を向上することができる。その結果、回路シミュレーション用マクロモデルの精度を向上し、このマクロモデルを用いた回路シミュレーションの精度を向上する。また、本実施形態において、前記実施形態5に記載した電気特性差分データ53を作成することで、可変抵抗素子3の抵抗値Rsの値を高精度にモデリングするに当たって必要な第1の領域の低VD側領域8と、第1の領域の高VD側領域9の境界、及び第1の領域の高VD側領域9と第2の領域5との境界の検出をより容易化している。<実施形態7>次に、本発明の実施形態7を説明する。本実施形態は、前記実施形態5、6におけるマクロモデル抽出プログラム45に、以下の形態、あるいは以下のうち一部の形態が追加される。本実施形態では、MOSFETのソース側に付加された寄生抵抗に対するMOSFETの電流感度を表す寄生抵抗感度データ61を求めることにより、可変抵抗素子3のモデル及びマクロモデルを生成する。実施形態7について、図17及び図18を参照して説明する。図18は、図17におけるMOSFETモデル44を使用する手順の一部を、通常構造電気特性データ41を使用する手順に置き換えたものである。本実施形態7においては、通常構造電気特性データ41又は通常構造電気特性データ41に対応するMOSFETモデル44を用いて、寄生抵抗感度解析プログラム64により、MOSFETのソース側に付加された寄生抵抗に対するMOSFETの電流感度を表す寄生抵抗感度データ61を求める。寄生抵抗感度データとは、各バイアス条件において、ソース側にある大きさの寄生抵抗が付いた時に、MOSFETのドレイン電流がどれだけ変動するかを表すデータである。なお、MOSFETモデル44の代わりに、通常構造電気特性データ41を用いて寄生抵抗感度データ61を求める場合には、通常構造電気特性データ41をテーブルモデルとして扱い寄生抵抗感度データ61を求める。ここで、テーブルモデルとは、数式により表現したMOSFETのモデルとは異なり、各バイアス点でのMOSFETの電流値データの集まりから与えられたバイアス条件におけるMOSFETの電流ドレイン電流を求めるしくみのことをいう。次に、通常構造電気特性データ41、又は通常構造電気特性データに対応する通常構造のMOSFETモデル44、電気特性差分データ53、得られた寄生抵抗感度データ61を用いることによって、寄生抵抗成分抽出プログラム65により、図1の可変抵抗素子3図9の155の抵抗値Rsのバイアス依存性を推定したデータであるRsバイアス依存性推定データ62を作成する。すなわち、ソース側に寄生抵抗Rsが付かない電気特性である通常構造電気特性データ41と、ソース側に寄生抵抗Rsが付く電気特性である電気特性差分データ53第2のMOSFET2に流れる電流に相当とを比較することによって、各バイアス条件での単位チャネル幅当たりの寄生抵抗による電流変動量を求める。そして、得られた電流変動量と、各バイアス条件で寄生抵抗が電流に与える影響を示す寄生抵抗感度データ61を用いて、各バイアス条件での寄生抵抗である抵抗値Rsバイアス依存性推定データ62、具体的には、各バイアス条件での可変抵抗素子3図9の155の抵抗値Rsについて、Rsバイアス依存性推定データ62を求める手順である。Rsバイアス依存性推定データは、例えば図1B、図6B、図15に示したような特性データである。また、図17のマクロモデル抽出プログラム45は、Rsのバイアス依存性推定データ62を用いて、可変抵抗モデルパラメータ抽出プログラム66によって、可変抵抗素子3図9の155の抵抗値Rsのバイアス依存性を表すパラメータである可変抵抗モデル63を作成する、そして、マクロモデル抽出プログラム45は、Rsバイアス依存性推定データ62を、可変抵抗素子3図9の155の抵抗値Rsのバイアス依存性を表すパラメータを作成するための初期値モデルの作成に使用し、可変抵抗モデル63を作成する。可変抵抗モデルパラメータ抽出プログラム66は、可変抵抗モデル63を自動生成するようにしてもよい。あるいは、可変抵抗モデルパラメータ抽出プログラム66は、可変抵抗モデルパラメータ抽出プログラム66を実行する情報処理装置図4の24において、適宜、操作者からの操作指示等に応じて、可変抵抗モデル63を生成するようにしてもよい。また、得られた可変抵抗モデル63及び通常構造電気特性データに対応するMOSFETモデル44を用いて、仮マクロモデル作成プログラム67により、図1Aと同様の構成を持つ仮マクロモデル46が生成される。上記のとおり、実施形態7は、可変抵抗素子3の抵抗値Rsのバイアス依存性を表すパラメータを高精度に抽出することを可能としている。なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素各請求項の各要素、各実施例の各要素、各図面の各要素等を含むの多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。"