"カレントミラー回路のミラー電流からなる複数の電流源と、前記複数の電流源の数と同じ個数設けられた電流駆動回路と、前記電流源の1つと電流駆動回路の1つとを接続するために設けられた選択回路と、前記選択回路に選択制御信号を供給する選択制御回路とを備え、前記選択制御回路からの選択制御信号による前記選択回路の接続切り替え動作により、前記複数の電流源のすべてを個々の電流駆動回路に対して一様に接続することを特徴とする電源回路。前記カレントミラー回路は、MOSトランジスタで構成されていることを特徴とする請求項1に記載の電源回路。前記選択回路は、スイッチング素子により構成されていることを特徴とする請求項1又は請求項2に記載の電源回路。前記スイッチング素子は、前記電流源の数の2乗の個数設けられていることを特徴とする請求項3に記載の電源回路。前記選択制御回路は、シフトレジスタにより構成されていることを特徴とする請求項1~請求項4のいずれか1項に記載の電源回路。前記シフトレジスタの個数は、前記電流源の数と同じであることを特徴とする請求項5に記載の電源回路。従来のカレントミラー回路を電源回路として用いた装置として、特許文献1に示される有機EL表示装置がある。各EL素子に流すべき電流値をカレントミラー回路のミラー電流を電流源として、発光させようとするものである。このとき、上記のように、製造プロセス等の理由により、個々のトランジスタにばらつきがあると、EL素子毎に流れる電流が変動し、これが画素の発光輝度のばらつきとなり、画像上に縦筋が現れてしまうという問題があった。また、有機EL表示装置以外でも、例えば、オペアンプのバイアス電流に用いる場合には、個々のオペアンプに対するバイアス電流が変動するため、個々のオペアンプの動作にばらつきが発生する。以上のように、カレントミラー回路を用いた電源回路では、電流駆動の対象となる回路の動作を均一に行なうことができず、悪影響を及ぼしていた。本発明は、上述した課題を解決するために創案されたものであり、カレントミラー回路によって、複数の回路を電流駆動させる場合に、各回路の動作に対するばらつきを低減することができる電源回路を提供することを目的としている。上記目的を達成するために、本発明の電源回路は、カレントミラー回路のミラー電流からなる複数の電流源と、前記複数の電流源の数と同じ個数設けられた電流駆動回路と、前記電流源の1つと電流駆動回路の1つとを接続するために設けられた選択回路と、前記選択回路に選択制御信号を供給する選択制御回路とを備え、前記選択制御回路からの選択制御信号による前記選択回路の接続切り替え動作により、前記複数の電流源のすべてを個々の電流駆動回路に対して一様に接続することを主要な特徴とする。本発明によれば、カレントミラー回路のミラー電流からなる複数の電流源、この複数の電流源の数と同じ個数設けられた電流駆動回路、前記電流源の1つと電流駆動回路の1つとを接続するために設けられた選択回路、この選択回路に選択制御信号を供給する選択制御回路を備えており、選択制御回路からの選択制御信号による選択回路の接続切り替え動作により、複数の電流源のすべてを個々の電流駆動回路に対して一様に接続しているので、電流源にばらつきがあっても、電流駆動回路による作動の誤差を低減することができる。以下、図面を参照して本発明の一実施形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。構造に関する図面は模式的なものであり、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。図1は、本発明の電源回路をオペアンプのバイアス電流に用いた場合の回路構成を示す。オペアンプ4、5の各々にバイアス電流が入力される。本実施例では、オペアンプ4、5が電流駆動回路に相当し、いずれもボルテージフォロア回路として機能するように構成されている。すなわち、オペアンプ4、5において、反転入力端子と出力端子が短絡され、出力が反転入力に直接帰還されることにより、ボルテージフォロア回路として機能する。オペアンプ4、5のバイアス電流端子に定電流を流す必要があるため、カレントミラー回路による電源回路を用いる。ここで、N型MOSのFET1、2、3と、スイッチング素子であるスイッチ6~9とで本発明の電源回路を構成している。FET1、2、3でカレントミラー回路を構成している。FET1のゲートとFET2のゲートとFET3のゲートが接続され、FET1のドレインが電源電圧VDDに接続され、FET1のゲートとドレインは短絡されている。このFET1が基準電流Irefを発生させるトランジスタとなる。一方、ミラー電流を発生させるトランジスタがFET2、3である。FET2は、スイッチング素子となるスイッチ6、7に並列に接続される。スイッチ6の他方の端子はオペアンプ5のバイアス電流入力端子に接続される。スイッチ7の他方の端子はオペアンプ4のバイアス電流入力端子に接続される。他方、FET3は、スイッチング素子となるスイッチ8、9に並列に接続される。スイッチ8の他方の端子はオペアンプ5のバイアス電流入力端子に接続される。スイッチ9の他方の端子はオペアンプ4のバイアス電流入力端子に接続される。ここで、スイッチ6、7、8、9によって選択回路50が構成される。選択回路50は、スイッチ6、7の切り替えにより、FET2に流れるミラー電流Ib2をオペアンプ4又はオペアンプ5のいずれかにバイアス電流として供給するものである。また、選択回路50は、スイッチ8、9の切り替えにより、FET3に流れるミラー電流Ib1をオペアンプ4又はオペアンプ5のいずれかにバイアス電流として供給するものでもある。スイッチ6とスイッチ9には、選択制御信号として、パルス信号SWが入力される。また、スイッチ7とスイッチ8には、選択制御信号として、パルス信号RSWが入力される。ここで、パルス信号RSWは、パルス信号SWを反転させた信号であり、SWがハイレベルの場合にはRSWはローレベルとなり、SWがローレベルの場合にはRSWはハイレベルとなる。パルス信号SW、RSWを発生させる選択制御回路は、図示はしていないが、例えば、SW信号をパルス発生回路で生成し、このSW信号をインバータ回路を通してRSW信号を生成するようにすれば良い。次に、図1の電源回路の動作を説明する。例えば、オペアンプ4、5の非反転入力端子に入力信号INが入力されると、オペアンプ4、5はバッファの役割を果たし、入力信号INをそのまま出力し、OUT1、OUT2となる。ここで、入力オフセット等を調整するために、オペアンプ4、5にバイアス電流が入力されている。カレントミラー回路のFET2とFET3とは、前述した製造プロセスの問題等により、ばらつきがあり、FET2を流れる電流とFET3を流れる電流とは等しくならない。そこで、次のように、バイアス電流の供給を行う。最初に、選択制御信号SWのハイレベル信号によりスイッチ6とスイッチ9とが閉じると、FET3に流れるミラー電流Ib1はオペアンプ4のバイアス調整端子に供給され、FET2に流れるミラー電流Ib2はオペアンプ5のバイアス調整端子に供給される。このとき、選択制御信号RSWは、ローレベル信号のため、スイッチ7とスイッチ8は、閉じずに、開放されたままである。次に、選択制御信号SWが、ハイレベル信号からローレベル信号に変わると、スイッチ6とスイッチ9が開放される。同時に、選択制御信号RSWは、ローレベル信号からハイレベル信号に変わり、スイッチ7とスイッチ8が閉じる。すると、ミラー電流Ib1はオペアンプ5に供給され、ミラー電流Ib2はオペアンプ4に供給される。次に、選択制御信号SWが、ローレベル信号からハイレベル信号に変わると、最初の状態と同じとなり、ミラー電流Ib1はオペアンプ4のバイアス調整端子に供給され、ミラー電流Ib2はオペアンプ5のバイアス調整端子に供給される。上記のように、ミラー電流Ib1とミラー電流Ib2とを入れ替えて交互に、オペアンプ4、5にそれぞれ供給するように構成している。このため、オペアンプ4、5の出力をそれぞれ平均化していることになるので、オペアンプ4の特性とオペアンプ5の特性を均一化することができ、オペアンプ出力の誤差を低減することができる。次に、本発明の電源回路を、電流駆動の発光ダイオード等の発光素子を2次元状に並べた発光装置に適用した実施例を以下に示す。図2は、画素アレイ30に対して、カレントミラー回路が接続された回路構成を示す。カレントミラー回路は、定電流源10、N型MOSのFET20、21、22、23、、2n-2、2n-1、2nで構成されている。ミラー電流を生成するFET21~FET2nまでは、それぞれ画素に対応したピクセル回路に接続されている。ピクセル回路は、2次元状に配置されており、そのうちの1ピクセル分に相当する回路構成を示すのが図3である。ここで、図3の電流プログラム型画素回路の動作を説明しておく。ピクセル回路は電流駆動回路であり、FET31、FET32、キャパシタ33、P型MOSのFET34、発光素子となる発光ダイオード35で構成される。ドライバー回路は、定電流源36で構成される。ここで、FET31、32、34はP型MOSトランジスタである。また、FET34は、発光ダイオード35を駆動するためのトランジスタである。WLはワード線であり、BLはビット線である。まず、データプログラム期間において発光輝度データの書き込みの動作が行われる。発光輝度データの書き込みに先立ち、ワード線WLにローレベル信号が印加され、ビット線BLに所定の電圧が印加される。これにより、特定のピクセル回路が選択され、データの書き込みが可能となる。ワード線WLがローレベルとなると、FET31、32がオン状態となるので、FET34は、ゲートとドレインが短絡されたダイオード接続となる。ダイオード接続となったFET34は、定電流源36の電流値と電圧-Vに基づいた電流が流れるように動作する。このとき、駆動トランジスタであるFET34のゲート電圧ドレイン電圧がキャパシタ33に充電される。キャパシタ33の充電により、設定した電流値に応じたゲート電圧値が画素に書き込まれたことになる。これは、FET34の特性が画素間で異なっていても、同じ電流を発光ダイオード35に流すことができる。一方、いわゆる電圧プログラム型と呼ばれるものは、電圧値を直接キャパシタに書き込み、その電圧を元に駆動トランジスタが電流を流す。したがって、駆動トランジスタのばらつきにより、発光ダイオードに流れる電流値が影響を受ける。すなわち、図3の電流プログラム型画素回路の方が、駆動トランジスタのばらつきの影響を受けずに良いのであるが、画素外の基準電流となる定電流源36の電流がばらつくと、縦筋等が画像上に現れ、画像表示の均一性に影響する。図3の定電流源36が、図2では、ミラー電流を生成するFET21~FET2nの各FETに対応する。上記問題を本発明の電源回路により解消する。図4は、図2の画素アレイ30の3カラム分3画素ラインに本発明の電源回路を適用した例を示す。電流源10、FET20、FET21、FET22、FET23でカレントミラー回路を構成している。FET20~23は、N型MOSのトランジスタである。基準電流を発生させるFET20に対して、複数のミラー電流を発生させる構成となっている。各FET21,FET22,FET23には、N型MOSのFETが3つずつ接続されている。FET21のドレインには、FET41aのソースとFET42aのソースとFET43aのソースが接続される。FET22のドレインには、FET41bのソースとFET42bのソースとFET43bのソースが接続される。FET23のドレインには、FET41cのソースとFET42cのソースとFET43cのソースが接続される。一方、FET41a~41cのドレインはカラム0の画素ラインに接続される。FET42a~42cのドレインはカラム1の画素ラインに接続される。FET43a~43cのドレインはカラム2の画素ラインに接続される。他方、FET41a~41cのゲートはシフトレジスタR1に、FET42a~42cのゲートはシフトレジスタR2に、FET43a~43cのゲートはシフトレジスタR3に接続される。ここで、FET41a~41c、FET42a~42c、FET43a~43cで選択回路52を構成している。すなわち、スイッチング素子としてのFET41a~41cを切り替えることにより、カラム0にミラー電流I1~I3を順に供給する。また、スイッチング素子としてのFET42a~42cを切り替えることにより、カラム1にミラー電流I1~I3を順に供給する。また、スイッチング素子としてのFET43a~43cを切り替えることにより、カラム2にミラー電流I1~I3を順に供給する。このように、スイッチング素子としてのFETは3×3=9個必要である。選択回路52の選択制御信号は、選択制御回路により供給される。具体的には、選択制御回路は、シフトレジスタR1~R3により構成されており、FET41a~41cの各ゲート及びFET42a~42cの各ゲート及びFET43a~43cの各ゲートに入力される信号が選択制御信号となる。シフトレジスタR1~R3は、それぞれフリップフロップFFを3つカスケード接続して構成されている。フリップフロップには、RSフリップフロップやDフリップフロップ等を用いることができる。シフトレジスタR1の最初のフリップフロップの出力をQ11、2段目のフリップフロップの出力をQ12、3段目のフリップフロップの出力をQ13とする。シフトレジスタR2の最初のフリップフロップの出力をQ21、2段目のフリップフロップの出力をQ22、3段目のフリップフロップの出力をQ23とする。シフトレジスタR3の最初のフリップフロップの出力をQ31、2段目のフリップフロップの出力をQ32、3段目のフリップフロップの出力をQ33とする。ここで、シフトレジスタにクロックが入力されると、クロックに同期して、互いに隣り合ったフリップフロップで一定の向きに同時に1ビットずつそのデータが移動する。シフトレジスタの出力がどのようになるかを、図5を用いて説明する。図5aは、シフトレジスタR1~R3までの出力を、シフトレジスタ毎に第1ビットから第3ビットまで並べた図である。これは、図4のシフトレジスタR1、R2、R3の出力の並びそのものに対応している。図5bは、シフトレジスタR1~R3の最初のビットの状態を示す。シフトレジスタR1は、第1ビットから第3ビットの出力Q11、Q12、Q13は、100となるようにセットされる。シフトレジスタR2は、第1ビットから第3ビットの出力Q21、Q22、Q23は、010となるようにセットされる。シフトレジスタR3は、第1ビットから第3ビットの出力Q31、Q32、Q33は、001となるようにセットされる。図5bのシフトレジスタ出力の選択制御信号により、カラム0では、FET41aのゲート端子にハイレベル信号が供給されるのでFET41aがオンとなり、FET21に流れるミラー電流I1が選択される。カラム1では、FET42bのゲート端子にハイレベル信号が供給されるのでFET42bがオンとなり、FET22に流れるミラー電流I2が選択される。カラム2では、FET43cのゲート端子にハイレベル信号が供給されるのでFET43cがオンとなり、FET23に流れるミラー電流I3が選択される。次に、1つ目のクロックが各シフトレジスタR1~R3に入力されると、図5cのように、図5bの出力状態から1ビット分、右方向へずれる。すると、カラム0では、FET41bのゲート端子にハイレベル信号が供給されるのでFET41bがオンとなり、FET22に流れるミラー電流I2が選択される。カラム1では、FET42cのゲート端子にハイレベル信号が供給されるのでFET42cがオンとなり、FET23に流れるミラー電流I3が選択される。カラム2では、FET43aのゲート端子にハイレベル信号が供給されるのでFET43aがオンとなり、FET21に流れるミラー電流I1が選択される。次に、2つ目のクロックが各シフトレジスタR1~R3に入力されると、図5dのように、図5cの出力状態から1ビット分、右方向へずれる。すると、カラム0では、FET41cのゲート端子にハイレベル信号が供給されるのでFET41cがオンとなり、FET23に流れるミラー電流I3が選択される。カラム1では、FET42aのゲート端子にハイレベル信号が供給されるのでFET42aがオンとなり、FET21に流れるミラー電流I1が選択される。カラム2では、FET43bのゲート端子にハイレベル信号が供給されるのでFET43bがオンとなり、FET22に流れるミラー電流I2が選択される。次に、3つ目のクロックが各シフトレジスタR1~R3に入力されると、図5dの出力状態から1ビット分、右方向へずれて図5bの出力状態に戻る。このようにして、クロックがシフトレジスタに入力されることにより、図5bの出力状態から図5dの出力状態までが順に繰り返される。上記動作により、カラム0に接続されるFET21~23までのトランジスタが、ローテーションするので、すべてのミラー電流I1~I3が順番に切り替って一様に供給されることになる。カラム1、カラム2についても同様に、すべてのミラー電流I1~I3が順番に切り替って一様に供給される。これにより、カラム0~2に供給されるミラー電流I1~I3が平均化されるので、FET21~23の特性にばらつきがあったとしても、隣の画素との誤差が小さくなり、縦筋などを目立たなくすることができる。図6は、カラム数が5個の場合の電源回路の一部を示す。この場合、カラム0~カラム4に対して選択制御回路を構成するシフトレジスタはS1~S5まで5個必要であり、選択回路を構成するFETは、5×5=25個必要である。図6では、カラム0の場合だけを例示している。カラム0には、スイッチング素子としてのFET41a~41eのドレインが接続されている。FET41a~41eは、選択回路の一部となる選択回路53aを構成する。シフトレジスタS1は、6個のフリップフロップFFをカスケード接続して構成されており、各フリップフロップからの出力はQ11、Q12、Q13、Q13、Q14、Q15である。ここで、図4でカレントミラー回路のミラー電流を発生させる素子としてFETを記載したが、図6では、FETを電流源I1~I5に置き換えている。また、図4に記載したカレントミラー回路の基準電流を発生させる電流源10、FET20の構成は省略している。さらに、図示はしていないが、カラム1~4についても、各々5個のスイッチング素子FETとこのスイッチング素子に接続された電流源I1~I5が存在する。次に、図6の構成の場合のシフトレジスタ出力による選択制御信号を示すのが、図7である。シフトレジスタS1~S5の各出力端子の記号を、図3に倣って図7aのようにする。シフトレジスタS1の出力はQ11~Q15、シフトレジスタS2の出力はQ21~Q25、シフトレジスタS3の出力はQ31~Q35、シフトレジスタS4の出力はQ41~Q45、シフトレジスタS5の出力はQ51~Q55である。図7bは、シフトレジスタS1~S3の最初のビットの状態を示す。シフトレジスタS1は、第1ビットから第5ビットの出力Q11~Q15が、10000となるようにセットされる。シフトレジスタS2は、第1ビットから第5ビットの出力Q21~Q25が、01000となるようにセットされる。シフトレジスタS3は、第1ビットから第5ビットの出力Q31~Q35が、00100となるようにセットされる。シフトレジスタS4は、第1ビットから第5ビットの出力Q41~Q45が、00010となるようにセットされる。シフトレジスタS5は、第1ビットから第5ビットの出力Q51~Q55が、00001となるようにセットされる。図7bの場合、シフトレジスタS1の出力により、カラム0では、FET41aのゲート端子にハイレベル信号が供給されるのでFET41aがオンとなり、ミラー電流I1が選択される。図示はしていないが、カラム1では、選択回路のFETの駆動により、ミラー電流I2が選択される。同様に、カラム2ではミラー電流I3が、カラム3ではミラー電流I4が、カラム4ではミラー電流I5がそれぞれ選択される。次に、シフトレジスタS1~S5まで、最初のクロックが供給されると、各シフトレジスタの出力は図7cのようになる。すなわち、1のデータが右方向へ1ビットずつ移動する。これにより、カラム0では、FET41bのゲート端子にハイレベル信号が供給されるのでFET41bがオンとなり、ミラー電流I2が選択される。また、カラム1ではミラー電流I3が、カラム2ではミラー電流I4が、カラム3ではミラー電流I5が、カラム4ではミラー電流I1がそれぞれ選択される。次に、シフトレジスタS1~S5まで、2番目のクロックが供給されると、図7cの出力状態から、さらに1のデータが右方向へ1ビットずつ移動する。これにより、カラム0ではミラー電流I3が、カラム1ではミラー電流I4が、カラム2ではミラー電流I5が、カラム3ではミラー電流I1が、カラム4ではミラー電流I2がそれぞれ選択される。以上のようにして、シフトレジスタにクロックが入力される毎に、1のデータが1ビットずつ特定の方向へ移動していくので、カラム0については、ミラー電流I1~I5までをI1から順番に選択することになる。また、カラム1については、ミラー電流I1~I5までをI2から順番に選択することになる。カラム2については、ミラー電流I1~I5までをI3から順番に選択することになる。カラム3については、ミラー電流I1~I5までをI4から順番に選択することになる。カラム4については、ミラー電流I1~I5までをI5から順番に選択することになる。このように、各カラム0~4まで、ミラー電流源のすべてについて順番に切り替りながら一様に供給されることになるので、各ミラー電流にばらつきがあったとしても、供給電流の電流値が平均化され、隣接する画素との誤差が小さくなる。なお、上記実施例では、カレントミラー回路によるミラー電流の供給対象は2個、3個、5個の場合を説明したが、これらに限定されず、ミラー電流の供給対象をN個まで拡張することができる。次に、さらに、供給される各ミラー電流の均一化を図る構成として、図8のような回路構成を用いることができる。図8は、カレントミラー回路のミラー電流による電流源を、I1、I2、I3、I4、、I2n1、I2n2、I2n3、I2n4、I2n5で表している。nは整数である。各ミラー電流I1~I2n5は、選択回路60の入力側に接続されている。選択回路60の出力側はカラム0からカラム2n5までの各画素ラインが接続されている。選択回路60は、特定の入力と特定の出力とを選択的に接続する回路で、例えば、ミラー電流I1をカラム0の画素ラインに、あるいは、ミラー電流I4をカラム4の画素ラインに接続させることができる。例えば、選択回路60の入力側に接続されたミラー電流I1~I2n5の各電流源を選択する信号ラインを便宜的にG1~G2n5としておく。また、例えば、G1~G2n5のいずれかの信号ラインに1が入力されると、対応するミラー電流が選ばれるように構成されている。これらのG1~G2n5の選択信号及び画素ラインと接続させるための選択制御信号は、図示はしていないが、選択制御回路から供給される。選択制御回路は図4、6に示すシフトレジスタのようなロジック回路であっても良いし、マイクロコンピュータであっても良い。まず、第0番目の画素ラインであるカラム0には、I1~I5までの5個のミラー電流が順番に供給される。すなわち、I1→I2→I3→I4→I5の順にミラー電流が選択されるように、G1~G5の信号が設定され、カラム0に接続される。この電流源選択のローテーションを示すのがR1である。次に、第1番目の画素ラインであるカラム1には、I2~I6までの5個のミラー電流が順番に供給される。この場合は、I6→I5→I4→I3→I2の順にミラー電流が選択されるように、G2~G6の信号が設定され、カラム1に接続される。この電流源選択のローテーションを示すのがR2である。第2番目の画素ラインであるカラム2には、I3~I7までの5個のミラー電流が順番に供給される。すなわち、I3→I4→I5→I6→I7の順にミラー電流が選択されるように、G3~G7の信号が設定され、カラム2に接続される。この電流源選択のローテーションを示すのがR3である。第3番目の画素ラインであるカラム3には、I4~I8までの5個のミラー電流が順番に供給される。すなわち、I8→I7→I6→I5→I4の順にミラー電流が選択されるように、G4~G8の信号が設定され、カラム3に接続される。この電流源選択のローテーションを示すのがR4である。このように、I1~I2n5までのミラー電流を、隣接する5個のミラー電流を1つのグループにして、各カラムに割り当てる。5個のミラー電流のグループは、カラムが1行ずつずれる毎に、ミラー電流も1個ずつずらせるようにしている。ここで、上記ミラー電流のグループ化は一例としてI1から始めているが、グループ化を行う場合に起点となるミラー電流の配列位置は適宜変更することができる。そして、偶数行の画素ラインに対しては、対応する5個のミラー電流のグループ内で、ミラー電流の配列番号が大きくなる方向にローテーションする。一方、奇数行の画素ラインに対しては、対応する5個のミラー電流のグループ内で、ミラー電流の配列番号が小さくなる方向にローテーションする。すなわち、画素ラインの偶数行と奇数行でローテーション方向を変えている。このような電流源の選択及び供給を繰り返して行く。この状態が、図8のR1~R2nに示されている。なお、図示はしていないが、ミラー電流のローテーションはR2nまででなく、R2n5まで行われる。なお、上記の例では、各カラムに割り当てる電流源グループを隣接する5個の電流源としているが、これに限定されるものではない。例えば、電流源は、5個よりも多くても、少なくても良く、また、隣接する電流源ではなく、飛び飛びの電流源としても良い。さらに、電流源を選択していくローテーションの方向は、画素ラインの偶数行と奇数行でローテーション方向を上記の例とは逆に行っても良い。以上のように、各カラムに供給するミラー電流のグループを図4、6のように固定化するのではなく、図8に示すように非固定にすることで、ミラー電流のグループ単位で発生する縦筋の発生を抑制することができる。また、各カラムの偶数行と奇数行とでローテーション方向を変えることで、一方向のフリッカノイズを抑制することができる。"