"しきい電圧の異なるMOSTを含む半導体装置であって、小さなしきい電圧のMOSTあるいはデプレッションMOSTを含む出力段を有し、前記出力段の負荷の電圧振幅は前記出力段を構成するMOSTのゲート電圧振幅よりも小さい半導体装置。前記出力段を構成するMOSTのゲート部の寄生容量は、前記出力段の負荷の容量よりも小さい請求項1記載の半導体装置。前記出力段はpチャンネルMOSTとnチャンネルMOSTの2個のMOSTを含み、少なくとも一方の該MOSTのしきい電圧が他方のそれよりも大きい請求項1記載の半導体装置。異なる大きさのしきい電圧を有する複数のMOSTからなり異なる電圧振幅で動作する回路であって、該回路の入力電圧を検出する第1のMOSTと、ゲートの電圧振幅は該入力の電圧振幅よりも大きくドレインの電圧振幅は該ゲートの電圧振幅よりも小さな第2のMOSTと、第2のMOSTのゲートに該回路の入力電圧とは無関係な一定の電圧を与える第3のMOSTからなるCMOS回路。該第1のMOSTのしきい電圧は該第3のMOSTのしきい電圧よりも小さな請求項4記載のCMOS回路。該第2のMOSTはデプレッション形のMOSTである請求項4記載のCMOS回路。該第1のMOSTのドレインは該第2のMOSTのゲートと第3のMOSTのドレインに接続される請求項4記載のCMOS回路。該第1のMOSTのゲート酸化膜は、第2のMOSTのゲート酸化膜よりも薄くされた請求項4記載のCMOS回路。出力電圧振幅は0.6V以下である請求項4乃至8の何れか1項記載のCMOS回路。しかしMOSTの微細化とともに、このようなCMOS回路にも、以下のような大きな課題がでてきている。すなわち、一般に、MOSTを微細化するとその耐圧が低下するので、LSIの信頼性を維持するために、その動作電圧VDDを下げなければならない。VDDを下げることは、LSIの活性時の消費電力を下げるためにもきわめて効果がある。負荷容量を充放電する電力はVDD2に比例するからである。ただし、VDDを下げても速度を維持するためには、MOSTのしきい電圧VTも小さくしなければならない。MOSTの駆動電流は実効ゲート電圧VDD-VTにほぼ比例し、したがって速度は実効ゲート電圧にほぼ逆比例するからである。しかし、VTを小さくしていくと、MOSTのサブスレショルド電流以下リーク電流が指数関数的に増加し始めたとえば、VTを0.1V小さくするだけでリーク電流は1桁増加、これがCMOS回路に直流の貫通電流となって流れるので、CMOS回路の低消費電力の利点が失われてしまう。したがって、このリーク電流の点からVTの取り得る値には下限がある。この下限値は、製品仕様によっても異なるが、論理回路ではほぼ0.3V程度である。これにともないVDDの取り得る値にも下限がある。従来、このようなVTのもとで実用的な速度を達成するためには、このVDDの下限は0.6V程度と見なされてきた。したがって、MOSTの微細化を進めていっても、リーク電流と速度の点から、VDDはこれ以下にはできないので、微細化とともにMOSTの信頼性は低下する。また、LSIの大規模化は、MOSTなどの微細化と大規模化に伴う消費電力の増大に対処するためにVDDを下げることによって実現されてきたが、VDDを下げられないから、LSIの大規模化は消費電力の点で困難になる。また、近年、微細化とともにチップ内のVTばらつきが増加することが次第に明らかになってきており、このためにVDDの下限は微細化とともに高くなることが指摘され、MOSTの信頼性の低下と電力の増大はますます深刻になってきている。解決しようとする課題は、しきい電圧VTが小さくてもリーク電流が小さく、また高速にかつ小さな電圧振幅で動作するCMOS回路さらには半導体装置を提供することである。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、非活性時には、たとえばVTの小さなMOSTのゲートとソース間を逆バイアスするように該MOSTのゲートに電圧を印加してリーク電流を低減し、活性時には、入力電圧に応じて該逆バイアス状態を保持するかあるいは順バイアス状態に制御し、順バイアス状態では該MOSTの小さなVTに見合った小さな電圧で負荷を駆動するダイナミックCMOS回路である。または、ゲートとソースを等しい電圧にしたときにドレインとソース間に実質的にサブスレショルド電流が流れるようなMOSTを含み、該MOSTは第一動作モードと第二の動作モードを持ち、該第一動作モードでは、該MOSTのゲートとソース間を逆バイアスにするように該MOSTのゲートに該回路の入力電圧とは無関係な一定の電圧が印加され、該第二動作モードでは、該MOSTは該回路の入力電圧に応じて該逆バイアス状態に保持されるかあるいは該ゲートとソース間を順バイアスするように該ゲート電圧が制御されるCMOS回路、あるいは該回路を備えた半導体装置である。あるいは、ゲートとソースを等しい電圧にしたときにドレインとソース間に実質的にサブスレショルド電流が流れるようなMOSTを含み、該MOSTは第一動作モードと第二の動作モードを持ち、該第一動作モードでは、該MOSTのゲートとソース間を順バイアスにするように該MOSTのゲートに該回路の入力電圧とは無関係な一定の電圧が印加され、該第二動作モードでは、該MOSTは該回路の入力電圧に応じて該順バイアス状態に保持されるかあるいは該ゲートとソース間を逆バイアスするように該ゲート電圧が制御されるCMOS回路、あるいは該回路を備えた半導体装置である。逆バイアスによってオフ時にMOSTに流れるリーク電流を低減し、オン時には負荷を低い動作電圧でも高速に駆動できるので、高速性を維持したままで低消費電力にすることができる。以下においては、VTの小さなMOSTを出力段に含む回路であって、該出力段の負荷の電圧振幅は該MOSTのゲートの電圧振幅よりも小さいCMOS回路、あるいは該回路を備えた半導体装置について詳細に説明する。以下、いくつかの実施の形態を説明するための準備として、図1Aと図1BにMOSTとインバータの回路記号を示す。図1Aには、VTが十分小さなたとえば0VMOSTと大きな上述したように、たとえば0.3VMOSTもあわせて示している。矢印は基板あるいはウエルを示し、nMOSTなら最も低い電圧に固定され、あるいはそのように制御され、またpMOSTなら、最も高い電圧に固定され、あるいはそのように制御される。なお、nMOST、pMOSTの夫々についてソースと基板を接続した場合の回路記号を破線枠中に示す。ここで、VTとは、よく知られているように、MOSTがオンになり始めるソースを基準したゲート電圧である。また、図1Bには、上記の小さなVTのMOSTと大きなVTのMOSTを組み合わせた3種のインバータ以下の文中で述べるサブインバータに対応もあわせて示している。以下の実施例では、特に記述がない場合は、チップ後述の図28Aの外部から与えられる主要回路COREに直接関係する電源電圧は、VDDとVSSである。例えば、VDDが0.9Vで、VSSが0Vの場合、VDLたとえば0.6VとVSH0.3Vは、これらのVDDとVSSを用いてチップの内部で発生した内部電源電圧である。設計の都合によっては、図1Cのカッコ内に示したように、外部電源VDDとVSSから、昇圧電源電圧VDHと負電圧VSLをチップ内で発生させることもできる。たとえば、VDD=0.3V、VSS=0V、VDH=0.6V、VSL=-0.3Vなどである。このように電圧設定を変更しても、電圧相互の大小関係は保存されるので、以下の回路動作の説明は共通である。図2A乃至図2Bには本発明の概念を示す。図中のMOSTMは、導通時以下、オン時には大きな負荷容量CL図中省略を高速に駆動しなければならないので、そのチャンネル幅はきわめて大きい。さらに高速化するためには該MOSTのVTはできるだけ小さくしたい。たとえば、上述した0.3Vよりも十分小さく、極端な例では、デプレッション形normallyonも含む。しかし前述したように、VTを0.3V以下にするのは注意が必要である。MOSTの非導通時以下、オフ時、すなわちゲートとソース間電圧VGSが0Vの場合に、VTが0.3V程度以下になると、そのドレインとソース間にはサブスレショルド電流以下、リーク電流が流れ始め、このリーク電流はVTの大きさに敏感で、VTが100mV程度小さくなる毎にリーク電流は一桁ずつ大きくなるからである。しかもこのリーク電流はチャンネル幅に比例する。通常、格別にリーク電流の仕様が厳しくない応用では、VT=0V程度でもオフ時のリーク電流は許容できるが、携帯機器などのように待機時のリーク電流仕様が厳しい応用では、それを許容できない場合もある。ましてや0V以下にVTを下げると大きな問題になる。しかし、実際のVTが小さくても、MOSTをオフすべき時間帯にソースとゲート間を逆バイアスすればするほど実効的にVTをより大きくできることを利用すれば、リーク電流と速度を維持したままで動作電圧VDDを下げられ低電力化できる。以下に述べるように、深く逆バイアスをかけた分だけVDDを低くできるからである。従って、本発明を適用すれば、出力段Mのこのようなリーク電流は抑えられる。図2Aは、VTの小さな出力段のpMOST図中Mに本発明を適用した例である。まずは、高電圧VDHを用いた場合について説明する。pMOSTなので、通常のエンハンスメント形normallyoffMOSTならそのVTは負の値となるが、該MOSTは、ゲートとソースを等しい電圧にしたときにドレインとソース間に実質的にサブスレショルド電流が流れるような小さなVTのMOSTで、そのソースには小さな電圧VDDが印加されている。DTCは入力IN電圧を検出する検出器である。該MOSTをオフすべき時間帯には、スイッチSW1はオン、スイッチSW2はオフとなる。したがって、DTCは該MOSTのノードN、すなわち該MOSTのゲートから切り離されるので、ノードNは、入力電圧とは無関係で該MOSTのソース電圧VDDよりも大きな電圧VDHにプリチャージされる。したがって、該MOSTのゲートとソース間はVDH-VDDだけ逆バイアスされるので、その実効的なしきい電圧はその分だけ大きくなり、-VDH-VDDVTとなる。このバイアス条件で該MOSTを完全にカットオフするには、上述したようにその実効的なしきい電圧VTを-0.3V以下にすればよいから、-VDH-VDDVT≦-0.3V1VDH≧VDDVT0.3V2となる。該MOSTをオンすべき時間帯には、スイッチSW1がオフになった後で、DTCによってそれまでに確定していた入力IN電圧が検出され、スイッチSW2がオンとなって、ノードNはVDHのままか、あるいはVSS0Vに放電する。放電するとMOSTMはオンとなり、それまで出力OUTが0Vになっていたとすると、その出力はドレイン電流IpでVDDに充電される。この負荷を充電する速度τは、該MOSTの実効ゲート電圧VDDVTに反比例し、ほぼτ∞1VDDVT3で表わされる。したがって、図3に示すように、0.3Vと一定の実効ゲート電圧、すなわち一定の速度のもとでは、VTを小さくできるほどVDDを小さくできるので低電力化できる。たとえば、エンハンスメント形MOSTのVTを-0.3Vから0Vに小さくしていくと、VDDを0.6Vから0.3Vと小さくできる。さらにデプレッション形にして、VTを0Vから0.3Vと大きくしていくと、さらにVDDを小さくできる。たとえば、VT0.2Vなら、VDD=0.1Vの超低電圧動作も可能である。この条件を、該MOSTのオフ時のリーク電流を小さくしながら満たすには、式2から明らかなように、VDHを一定値0.6V以上にすればよい。しかし、これに伴って、VDH-VDDが大きくなる、すなわちオフ時にゲートとソース間に加わる電圧が大きくなるので、後述するように、過大電圧を緩和する回路図26が必要になる場合がある。また、一定のVDDのもとで、実効ゲート電圧を大きくしてより高速動作をさせるには、エンハンスメント形MOSTのVTを小さくする、できればデプレッション形のMOSTを使ってよりVTを大きくすればよい。もちろん、より大きくなるリーク電流を抑えるには、式2から明らかなように、VDHをより大きくしなければならない。同様に、図2Bは、負電圧VSLを用いた例で、VTの小さなnMOST図中Mへの適用例である。電圧の極性を逆にすれば、その動作はpMOSTの場合と同様に説明できる。すなわち、非選択時には、Mはカットオフとなっている。例えば、該MOSTのゲートにはVSL-0.3Vが、またソースにはVSS0Vが印加され、VTMが0VのMOSTに対して0.3Vだけ逆バイアスされているからである。活性時には、入力INが該ゲート電圧をVDD0.3Vに充電する場合には、Mは0.3Vだけ順バイアスされて、大きな負荷駆動電流Inが流れる。同様に、オフ時のリーク電流を無視できる程度にするには、VSLを負の値とすると、-VSLVT≧0.3V4となる。nMOSTなので、エンハンスメント形normallyoffならそのVTは正の値となり、デプレッション形normallyonならそのVTは負の値となる。明らかに、オフ時に、負電圧VSLを大きくすれば、該nMOSTのVTが小さくても該MOSTをカットオフできる。さらにVSLを大きくすれば、デプレッション形のMOSTでも、すなわちVTが負の値でも、該MOSTはカットオフにできる。また活性化時のMOSTの負荷を放電する速度τは、近似的には、τ=1VDD-VT5で表わされるから、同じ速度を小さなVDDで、つまり低電力で実現できることになる。以上のように、従来の回路ではVDDと出力の電圧振幅の下限が0.6Vであったが、発明では0.6V以下のVDDと電圧振幅で動作可能になる。また、内部電源電圧VDL,VSHを用いた場合も同様である。例えば、図2Aを例に説明すると、非活性時には、クロックCK2によってスイッチSW2はオフになり、コンバータCVPは、該MOSTのノードN、すなわち該MOSTのゲートから切り離されている。したがって、クロックCK1によってスイッチSW1がオンになると、ノードNは、該MOSTのソース電圧VDLよりも大きな電圧VDDにプリチャージされる。このような条件下で該MOSTのリーク電流を無視できるほど小さくするには、該MOSTのしきい電圧をVTMとすれば、VDL-VDDVTM≦-0.3Vとしなければならない。ここで、差電圧VDL-VDDを大きくするほど、上記条件は、より絶対値の小さな負のVTMの値でも満足されるようになる。これは、活性化時にはより高速化できることを意味する。差電圧をさらに大きくすれば、VTMは正の値も許されるようになる。すなわちデプレッション形normallyonでも、該MOSTのリーク電流は無視できる、すなわちカットオフできる。活性時には、クロックCK1でスイッチSW1をオフにして、ノードNの寄生容量に電圧VDDを保持する。続いて入力INが確定した後で、CK2でスイッチSW2をオンにすると、入力INの2値の電圧状態が検出器DTCによって検出され、その検出結果に応じて、ノードNはVDDのままか、あるいはVSHに放電する。VDDなら該MOSTはカットオフのままであり、VSHなら該MOSTはオンとなり大きな負荷駆動電流Ipが流れる。その電流はVTの絶対値が小さいほど大きくなり、デプレッション形normallyonでは、さらに大きくなる。図2A及び図2Bに基づいて説明した原理によると、ゲートとソースを等しい電圧にしたときにドレインとソース間に実質的にサブスレショルド電流が流れるようなMOSTMを含むCMOS回路において、該MOSTをオフすべき時間帯には、前記MOSTMのゲートとソース間を逆バイアスするように該MOSTMのゲートに電圧を印加し、該MOSTをオンすべき時間帯には、入力電圧に応じて該逆バイアス状態を保持するかあるいは順バイアス状態に制御する、ということになる。尚、該MOSTは、該CMOS回路からなる半導体装置の活性時と非活性時のいずれにおいてもオンとオフの状態をとり得る。すなわち、該回路が非活性時たとえば待機時に、図2Aのように、ノードNをVDH又はVDDにして該MOSTに該逆バイアスを加えてオフにし、活性時に、回路の入力に応じて該逆バイアス状態を保持するかオフを維持するかあるいは順バイアス状態にしてオンにする場合もあれば、逆に、非活性時に、ノードNを0Vにして該MOSTに順バイアスを加えてオンにし、活性時に、回路の入力に応じて該順バイアスを保持するか、あるいは該逆バイアス状態にしてオフにする場合もある。ここで、該MOSTMのゲートとソース間を逆バイアスするように該MOSTMのゲートに電圧を印加するとは、MOSTMがpチャンネル型の場合にはp型のソースに比べて高い電圧をゲートに印加することを意味し、また、MOSTMがnチャンネル型の場合にはn型のソースに比べて低い電圧をゲートに印加することを意味する。本発明は、このような逆バイアスを利用した回路に関する。尚、以下の説明では、簡単のために、該MOSTのVTはたとえば0Vと小さく、また、その他のMOSTについても、小さなVTと大きなVTは、それぞれ0Vと0.3Vと仮定する。図4A、図4Bにはドライバへの応用例を示す。なお、以下の実施例では、内部電源電圧VDL、VSHを用いた場合について説明するが、電圧の大小関係を満たしていれば、電圧を変更しても特に問題ない。図2A、図2BにおけるコンバータCVPと出力段を構成するインバータIVPの具体的回路が示され、それらは直列接続されている。図2A,図2B内のトランジスタMがM6あるいはM3に相当し、M6とM5でインバータを構成し、小振幅VDLとVSHの差で負荷を駆動する。またスイッチSW1はM4あるいはM2に相当する。コンバータCVPは、低振幅の入力IN信号を取り込むスイッチの役割とその信号の大小を弁別する役割をする入力部のpMOSTM1と、その出力を受けるnMOSTM3、その出力部をVSS0Vにプリチャージするスイッチ用のnMOSTから成る。ここで、小信号入力を高速に検出できるように、M1とM3のVTは小さな値になっている。また低VTでも非選択時にM3をカットオフするために、図4Bに示すように、そのソースにはVSHが印加されている。したがって、ノードN2はプリチャージ電圧VDDに維持される。ここで、たとえば、VDD=0.9V、VDL=0.6V、VSH=0.3V、VSS=0、低VT=0V、高VT=0.3Vの仮定のもとで、以下に回路動作を説明する。非活性時、すなわちCK2がVDLの期間は、入力IN電圧がVSHなら、M1にはリーク電流は流れない。VTM1=0Vで、ゲートとソース間電圧VGSに0.3Vの逆バイアスが加わるからである。入力電圧がVDLなら、VGS=0Vだから、わずかなリーク電流がM2のVSS0V間に流れるが、M2がオンとなっているから、ノードN1はほぼVSSに維持される。ここで、ノードN2は、VDDにプリチャージされ、出力OUTは、M5によってVSHに放電されている。VDDは高い電圧だから、M5のVTが大きくても十分オンとなる。活性時、すなわちCK2がVSHになって入力信号を検出する期間になると、入力がVSH0.3Vなら、VGS=0Vとなるので、わずかなリーク電流が流れ、ノードN1を徐々にVSHに充電しようとするが、クロック幅がナノ秒といった実用的な範囲では、ノードN1はほぼ一定のVSS0Vに維持されると見なしてよい。したがって、M3はカットオフのままである。しかし、入力がVDL0.6Vなら、M1のVGSはVDL-VSH=0.3Vとなってオンとなり、M3のゲートはVDLに充電される。したがって、M3は0.3Vだけ順バイアスされてオンとなり、ノードN2は放電されVSHになる。これにより、M6は、VGS=VDL-VSH=0.3Vと順バイアスされるので、出力の負荷容量は、それまでのVSHからVDLまで高速に充電される。図4A、図4Bの実施の形態では消費電力は以下のように低減される。ノードN1とN2の寄生容量CN1とCN2、ならびに出力OUTの負荷容量CL図中では省略は、それぞれ振幅0.6、0.6V、0.3Vで駆動される。通常、CLは十分大きく、CN1とCN2は十分小さいので、全体の消費電力はほぼ負荷容量CLの充放電電力で決まる。従来の図29では、CLは振幅0.6Vで駆動され、本実施例ではその半分の振幅で駆動されるので、消費電力はほぼ1/4に低減される。なお、クロックCK1、CK1’、CK2がMOSTを駆動することによる消費電力の増加は無視できるほど小さい。これらのクロックの電圧振幅は0.6Vあるいは0.3Vであり、関連するMOSTは、小さな寄生容量のノードを駆動するだけで十分なので、それらのゲート容量は小さいからである。M2とM4のVTを0Vと小さくすれば、必要なクロック振幅は0.3Vにもでき、クロック関連の電力はさらに低減できる。尚、入力トランジスタM1の代わりに、図5の回路を使うこともできる。M11は入力信号を検出するpMOST、M12は入力信号をストローブするMOSTである。入力が確定した後に、CK2でM12をオンにすれば、図4AのCVPの入力部と同じ機能となる。入力が非活性時には常にVSHに固定されている場合には、クロックが必要でなくなるので、この機能はさらに簡単に実現できる。図6Aに示すように、M1のゲートにVSHの直流電圧を与えておけば、非活性時にはM1はオフ、活性時にはCK2がオンになるタイミングで確定した2値の電圧がM1に入力するからである。図5の例は図6Bのように単純になる。図7A、図7Bにはドライバへの他の応用例が示される。図4Aの回路内のnMOSTをpMOSTに、pMOSTをnMOSTに置き換えた例である。これに伴い、電圧関係は図4Aとは逆になる。たとえば、非活性時には、ノードN1とN2はそれぞれVDDとVSSにプリチャージされ、また出力OUTはVDLになる。低VT0VのM3とM5は0.3Vに逆バイアスされるのでカットオフとなる。また、M6は、高VT0.3Vでも、ゲートとソース間電圧はVDL0.6Vなので、オンとなり負荷はVDLになる。図8と図9A,図9Bとは、図7A,図7Bに対して、図5と図6A,図6Bに相当する例を示す。図4A,図4Bと図7A,図7Bの実施例は、小振幅入力VDLからVSHまでの0.3Vから同じ小振幅出力で大きな負荷を駆動する実施例であったが、これに対して、図10Aは、小振幅入力VDLからVSHまでの0.3Vから大振幅出力VDDからVSSまでの0.9Vへ変換する回路である。このような変換が、図4A,図4Bの回路形式を維持しながら、電源電圧とVTの変更だけで実現できる。ここでは内部回路の詳細は省略し、回路ブロックを図4Aの端子名で示している。大振幅出力のために、図4AのM5とM6のソース端子eとdに電圧VSSとVDDを印加する。しかし、非活性時にM6のゲートとソースはVDDの等しい電圧になるので、それでもM6にリーク電流が流れないようにするには、そのVTを大きくすればよい。また活性時に、ノードN2が放電されM6がオンになるときには、M5はカットオフされていなければならないから、N2が放電された後の電圧はVSSである必要がある。すなわち、図4AのCVP内端子bの印加電圧をVSHから電圧VSSに変更しなければならない。非活性時に、その状態でM3をカットするには、M3のゲートに十分な負電圧-Δを、すなわち端子cに同じ負電圧を印加しなければならない。これに伴い、クロックCK1’の低レベル側の電圧もその負電圧に等しくなるように変更しなければならない。図10Bは、図7Aに対応した大出力振幅用回路である。同様に、図7A内のM5を大きなVTに変更し、さらに端子hにVDDΔを印加しなければならない。図11は、大振幅入力VDDからVSSまでの0.9Vから低振幅出力VDLからVSHまでの0.3Vへ変換する回路である。出力のnMOSTとpMOSTはいずれも低VTである。それらのゲート電圧は、入力INに応じて、VDDとVSSのいずれかの電圧になり、オフになる出力のMOSTは常にVDD-VDLあるいはVSH-VSSだけ逆バイアスされるから、リーク電流は無視できる。オンになるMOSTは、低VTなので、高速に低振幅で負荷を駆動することができる。図12乃至図14は、これまで述べてきた実施例の応用例である。図12は、NAND回路への応用である。図4AのCVPが5段縦積みされ、その最上部に共通にIVPが接続されている。NAND回路はメモリのアドレスデコーダとして一個のチップ上に多用されていて、NAND回路入力であるアドレス入力配線は長くその容量は大きいので小振幅動作が望ましい。またデコーダが非活性時にはすべてのアドレス入力は低い電圧レベルたとえばVSHに固定されているので、図6A,図6Bのように、その入力部は単純化できる。今、複数のアドレス入力IN0からIN4までの5入力がいずれも高い電圧レベルVDLになってそのデコーダが選択されると、それまでVDDであったノードN2はVSHに放電され、VSHだったデコーダ出力OUTはVDLになる。複数のアドレス入力の中で低い電圧レベルの入力が1個でもあれば、そのような非選択デコーダの出力OUTはVSHのままである。図13は、NOR回路への応用例である。並列接続された5個のCVPに共通にIVPが直列接続されている。活性時に、少なくても1個の入力が高レベルVDLになると、それまでVSHだった出力OUTはVDLに変化する。図14は、パワースイッチへの応用例である。小振幅で動作する大規模回路CORE’の共通電源部にCVNとCVPが接続されている。パワースイッチは、少なくても、非活性時あるいは待機時に、CORE’に生じる大きなリーク電流をカットするために、CORE’の電源をオフにするためのものである。パワースイッチMOST図4Aと図7AのCVPあるいはCVN内のM3に相当には、CORE’の活性時の大きな電流を処理するために極めて大きなMOSTが使われ、そのゲート容量が大きくなる。したがって、通常、このようなMOSTを駆動するための電力が大きくなるから、小振幅信号でそのゲートを駆動することが望まれる。図14はそのための回路である。活性時には、入力INとIN’に、それぞれVSHとVDLを印加してCVNとCVPをオンにする。端子fとaには、VDLとVSHが現れ、これらがCORE’の電源電圧となる。非活性パワーオフにしたい場合には、入力INとIN’にそれぞれVDLとVSHを印加すると、CVNとCVPはオフとなってCORE’から切り離され、CORE’には電源電圧は供給されなくなる。図15は、図2Aの応用例で、入出力振幅がともにVDDのインバータである。なお、以下の実施例では、昇圧電源VDH、負電圧VSLを用いて説明するが、電圧の大小関係を満たしていれば、電圧を変更することは可能である。回路全体が一個のインバータを構成する。図2Aにおける検出器DTCとスイッチSW1、ならびに出力回路の具体例が示されている。DTCはnMOSTM1に、SW1はpMOSTM2に、またMはサブインバータIV内のpMOSTMpに相当する。なお、図4Aでは、図2AにおけるスイッチSW1がインバータIVPの中に含まれるものと説明してきたが、以降の説明では、CVPの中に含まれるものとし説明する。しかしながら、この相違は、説明上の相違であり、スイッチSW1がIVPに含まれるかCVPに含まれるかは発明の本質上、特に違いはない。また、以下の実施例では、図4A中のプリチャージ用のMOSTM2,M4と同様の機能を有するプリチャージ用のMOSTをM2として説明する。M1のVTは、できるだけ低いVDD入力を高速に弁別するために小さな値0Vになっている。またM2のVTは、自身のオフ時のリーク電流を抑えるために0.3Vと大きな値になっている。大きな電圧VDHで動作するのでそれが許される。さらに、MpのVTは0Vに選ばれている。したがって、図3で明らかなように、VDD=0.3V、VDH=0.6Vとなっている。以下、ランダム入力の場合を例にとってその動作を説明しよう。インバータが非活性時には、図15Bに示すように、CK2とCK1はともに0Vで、M1はオフでM2はオンとなっているから、ノードNはVDHに維持されている。したがって、サブインバータIV内の大きなVTのnMOSTMnはオンとなり出力は0Vになる。この間、IV内の小さなVTのMpにはVDH-VDD=0.3Vだけの逆バイアスが加わるので、そのリーク電流は無視できる。この期間は、入力IN電圧がVDDならM1にはリーク電流は流れない。VTは0Vで、ゲートとソース間電圧VGSは0.3Vの逆バイアスが加わっているからである。入力電圧が0Vでは、VGS=0Vとなるので、M2のVDH端子から入力INへとわずかなリーク電流が流れる。この電流は、VT=0V程度のM1なら問題にならなくても、VTをさらに小さくしてさらに低VDD動作をさせる場合に問題になる。もちろん、後述するように、非活性期間の入力INはランダムではなく、常にVDDに固定すればこの問題は解決できる。回路の活性化直前には、CK1がVDHになってM2はオフになり、ノードNはフローティング状態となる。その後、CK2がVDDになって入力信号を検出する活性化期間になると、入力がVDDなら、M1のゲートとソース間の電圧VGSは0Vとなるので、M1にはわずかなリーク電流が流れ、それまでのフローティングだったノードNを徐々に放電しようとするが、入力を取り込むCK2のパルス幅がナノ秒といった実用的な範囲では、ノードNはほぼ一定のVDH0.6Vに維持されると見なせる。したがって、サブインバータIV内のMpはカットオフのままである。しかし、入力が0Vの場合には、M1のVGSはVDD-VT=0.3Vとなってオンとなり、ノードNは0Vに放電される。したがって、MpはVDD0.3Vだけ順バイアスされてオンとなり出力OUTをVDDに充電する。この時、IV内のMOSTMnのVTは大きいので、そのドレイン電圧がVDDでもリーク電流は流れない。続いて非活性状態にするには、M1とM2間にレシオ電流を流さないために、CK2を0VにしてM1をオフにしてからCK1を0VにしてM2をオンにする。これによってノードNはVDHに復帰する。図15Aの実施の形態では消費電力は以下のように低減される。ノードNの寄生容量CN、ならびに出力OUTの負荷容量CL図中では省略は、それぞれ振幅0.6Vと0.3Vで駆動される。通常、CLはCNに比べて十分大きいので、全体の消費電力はほぼCLの充放電電力で決まる。0.3Vと同じ実効ゲート電圧のもとで、従来の回路図17はCLを振幅0.6Vで駆動し、本実施例はその半分の振幅で駆動するので、消費電力はほぼ1/4に低減される。なお、CK1とCK2は従来に対して余分なクロックであるが、これらによる消費電力の増加は無視できるほど小さい。それらの負荷容量はCLに比べて小さく、また後述するように、わずかのリーク電流を許容すれば、関連するクロックの電圧振幅は0.3Vと小さくできるからである。以上の例では、説明を簡単にするために、すべてのMOSTに対して一律に大きいVTを0.3V、小さいVTを0Vと仮定したが、リーク電流の仕様やノードNの放電速度への要求によって適宜変えることができる。たとえば、リーク電流の仕様については、一般に回路が非活性時CK1とCK2がともに0Vの期間のリーク電流をより厳しく抑えなければならないから、この期間にリーク電流が流れる可能性のあるMOSTMp、M2、M1に留意しなければならない。またノードの放電速度の点で、M1のVTにも留意が必要である。M1、M2、サブインバータIV内のMpとMnのVTを、それぞれVTM1、VTM2、VTMp、VTMnとし、MOSTがオン時に必要な実効ゲート電圧を0.3Vと仮定すると、それぞれのMOSTでは以下の式が成立する。《1》.Mpでは、VDHのゲート電圧でカットオフするためには式12から、VDH≧{VDDVTMp}0.3V、また0Vのゲート電圧でオンするためにはVDDVTMp≧0.3Vとなる。これらの条件の下で、VTMpの値は任意に変えられ、それに応じてVDDとVDHも変えられる。前述したように、図3はVDDVTMp=0.3Vの例である。《2》.Mnでは、0Vのゲート電圧でリーク電流なしにカットオフするためにはVTMn≧0.3V、VDHのゲート電圧でMnがオンするためにはVDH-VTMn≧0.3Vとなる。したがって、VDH≧0.6Vならこれらの条件は成り立つ。もちろん、オフ時にわずかのリーク電流を許すなら、VTMnは0V程度までには小さくできる。《3》.M2では、VDHのゲート電圧でリーク電流なしにカットオフするためにはVTM2≦-0.3V、0Vのゲート電圧でM2がオンするためにはVDHVTM2≧0.3Vとなる。したがって、VDH≧0.6Vならこれらの条件は成り立つ。もちろん、オフ時にわずかのリーク電流を許すなら、VTM2は0V程度までには小さくできるので設計は容易になる。CK1の振幅をVDH-VDD=0.3Vと小さくできるので、CK1発生回路の負荷の充放電電力を小さくできるからである。この場合、CK1は、回路の非活性時M2がオン時にはVDD0.3Vなので、ゲートとソース間電圧VGS=VDH-VDD=0.3VとなってM2はオンするし、また回路の活性時M2がオフ時にはVDH0.6Vなので、VGS=0となりM2はほぼオフとなる。図15Cは、このようなCK1発生回路の一例である。振幅VDHの入力パルスは、小さなVTと大きなVTのMOSTを組み合わせたサブインバータIVによって、リーク電流なしに所望のCK1パルスに変換される。《4》.M1のVTM1は、以下に示すように、M1の実効ゲート電圧と関係するから、VDDと密接に関係する。CK2がVDDになってM1は活性化されるが、入力がVDDの場合の電流InVDDはそのゲートソース間電圧は0Vとなるので小さく、入力が0Vの場合の電流In0はそのゲートソース間電圧はVDDとなるので大きい。InVDDは、In0との電流差がある値以上なら0以上の電流でも許されるが、つまりM1がある程度のデプレッション形でも許されるが、ここでは簡単のため、エンハンス形でInVDD=0、すなわちVTM1≧0Vとしよう。すると入力がVDDならノードNはそれまでのVDHに保持される。一方、入力が0VならノードNはVDHレベルから放電が始まる。ここでVDDVTMpまで放電するのを許すとしよう。この点まで放電すると、サブインバータIVのそれまでの論理状態が変わる臨界点に達するからである。少なくてもMpはオンし始めようとするし、一方、VDDVTMpがVTMnより大きい場合にはMnはオフし始めようとするからである。Mpの実効ゲート電圧VDDVTMp=0.3V、VDH=0.6Vのもとで、所要VTM1とVDDの関係は以下のように求められる。CK2のパルス幅をtW、ノードNの容量をCN、M1のチャネル幅をW、チャンネル長をLとすれば、CK2が印加されてからtW後にこの臨界点に達するとすると、この期間中、M1は飽和状態で動作するから、In0=CNVDH-VDD/tW=0.3×CN/tW、In0=β/2{VDD-VTM1}2、β=W/Lβ0、∴{VDD-VTM1}2=0.6CN/βtW6となる。式6の右辺は常数なので、VTM1を小さくすればするほどVDDも小さくできる。たとえば、65ナノメータデバイス技術では、VTM1=0Vなら、W/L=140nm/50nm、β0=0.43μS/V、CN=1.8fF、tW=2.5nsの場合、VDD=0.12Vとなる。したがって、M1はこれ以上のVDDで入力を弁別することになる。このVDDをソース電圧としてMpを動作させると、VDDVTMp=0.3Vの条件からVTMp=0.18Vとなるから、Mpはデプレッション形でなければならない。このVDDなら、従来の0.6V動作の回路図17に比べ消費電力は約1/25となる。図16は、図15AのIV内のnMOSTを分離して出力に付加した例である。出力を0Vにプリチャージするために、CK1の反転信号であるCK1Bが新たに必要にはなるが、より高速に動作するようになる。ノードNの容量がMnのゲート容量がなくなった分だけ軽くなるためである。なお、MnのVTを大きく選んでいるので、CK1Bは0VからVDHに変わる高振幅のパルスとなっているが、MnのVTを0Vと小さくすれば、あるはデプレッション形にすれば、CK1は高振幅のVDHパルスを維持しなければならないが、CK1Bは低振幅のVDDパルスにできる。非活性時には、出力OUTは0V、したがってMnのソースとドレインは0Vと等電位になるので、そんなVTでもリーク電流は流れないからである。しかし活性化時に出力OUTがVDDになった場合に限ってわずかなリーク電流が流れるが、それは他の活性電流に比べると無視できるほど小さい。それでも無視できない場合には、後述するように、Mnのゲートとソースを活性時と非活性時に応じて制御すればよい。図17は、入出力振幅がともにVDDのインバータあるいはドライバである。図15A内の電圧コンバータCVPを利用しているが、入力INからN’までの回路は、図2Aの入力の検出器DTCとスイッチSW2とみなせる。ただし、図15Aや図16とは異なり、回路の非活性時には、VDDで動作するサブインバータIV内の小さいVTのpMOSTはオンで、活性時になってゲートソース間に逆バイアスが加わる例である。すなわち、非活性時には該pMOSTのゲートは0Vでオンになるので出力OUTはVDDになっているが、活性時には、入力INに応じてノードN’は0Vに保持するかあるいはVDHになる。VDHなら出力OUTは0Vに放電するが、このとき該pMOSTにはリーク電流は流れない。該pMOSTのゲートはVDH-VDDだけ逆バイアスされるからである。図17Bは、VDHで動作しリーク電流の無視できる多段n段のサブインバータIVが接続され、最終段にはVDDで動作するサブインバータIVが接続されている。段数によって回路全体がインバータであったりドライバであったりする。最終段とその前段では、図17Aと同様の電圧関係が成り立つので、全体のリーク電流は無視できるほど小さい。ここで多段のサブインバータは、バッファの役割をする。出力OUTの負荷容量が特に大きな場合でも、その前段に向かってサブインバータの寸法を徐々に小さくできるので、結局、ノードNに直接接続されるサブインバータの寸法を最小化でき、その入力容量、すなわちノードNの容量をきわめて小さくできる。したがって、CVP内の小さなM1とM2でもノードNの電圧を高速に制御できる。図18は、図2Aの検出器DTCとスイッチSW2の他の実施形態である。図18Aは、図15Aの入力トランジスタM1と同じ回路であるが、電圧の与え方で異なる。非活性時の入力は、図15Aではランダムだったのに対し、この例では常にVDDに固定する。nMOSTのゲートは0Vで、ノードNはVDHなので、M1はゲートとソース間にVDDだけの逆バイアスが加わり、そのリーク電流は無視できるほど小さくなる。活性時には、入力INが確定した後にゲートにVDDを印加すれば、前述したように、入力に応じてノードNの電圧が定まる。なお、非活性時に入力がVDDに固定されているならば、M1のゲートをわざわざパルスで制御しなくてもよい場合がある。常時VDDの直流電圧を与えておくだけで、非活性時にはM1はほとんどオフとなり、また活性時には確定した2値の入力電圧に応じて自動的に動作するからである。ただし、非活性時には、ゲートとソース間電圧は0Vで、VTは0Vなので、M1にはわずかなリーク電流が流れるが、それが許される場合には、ゲートをパルスで制御する必要がなくなる分だけ設計が簡単になる。図18AのMOSTのゲートとソースを入れ替えた図18Bでも同じ機能になる。同様に、非活性時にゲートを0Vに、またソースをVDDにすれば、非活性時のリーク電流は無視できるようになる。もちろん、ソースを0Vにすれば、非活性時にわずかのリーク電流は流れるが、活性化時には入力に応じて正常に動作する。図18Cはゲート入力の他の例である。非活性時には入力は0Vに固定されている。入力が確定した後に、VDD振幅のCK2でM12をオンにすれば、図15AのM1と同じ機能になる。この回路でも、非活性時にはM11とM12はオフではあるが、ともに小さなVTなのでそれらを通してわずかなリーク電流が流れる可能性がある。しかし周知のように、オフ状態のMOSTが2個以上直列接続されると、その縦積み効果によってリーク電流は小さくなる。すなわち、両MOSTを通してリーク電流が流れようとすると、M11はあるインピーダンスにみえるので、M12のソースSには小さな電圧δが現れ、そのゲートとソース間をδだけ逆バイアスするので、その分だけM12のリーク電流は小さくなる。結局、両MOSTに流れるリーク電流は、この小さくなったM12自身のリーク電流に抑えられてしまうからである。尚、必要に応じて、CK2と入力INを入れ替えてもよい。図18CではCK2をVDDの低振幅にするためにM12のVTを小さく選んだが、0VからVDHに変わるCK2が使える場合には、非活性時のリーク電流は入力とは無関係に無視できるほど小さくなる。M12のVTを大きく選べるので、オフ時にはM12は完全にカットオフとなるからである。なお、図18は、前述の図5、6に対応するものであり、図18において詳細に説明した事項は、図5、6にも適用可能なのは言うまでもない。逆に、図5、6について説明した事項を図18に適用可能なのは言うまでもない。図19は、入出力振幅がともにVDDであるインバータへの応用例を示す。図15Aの回路内のnMOSTをpMOSTに、pMOSTをnMOSTに置き換えた例である。これに伴い、電圧関係は図15とは逆になるが、それらの動作も同じように説明できる。たとえば、非活性時には、ノードNは負電圧VSLにプリチャージされ、サブインバータIV内のnMOSTMnは、そのVTは0Vと小さくても0.3Vだけ逆バイアスされるのでカットオフとなる。一方、IV内のpMOSTは、そのVTは0.3Vと大きくてもオンとなるので出力OUTはVDDになる。図20は図16に、また図21は図17に、また図22AからCは図18AからCに対応する。尚、図9のCK1BはVSLからVDDに変わるCK1の反転信号である。以上のように、2電源VDDとVDH、あるいはVDDとVSL、ただしグランドVSSを除くを使えば、わずかの数のMOSTで、低電圧低電力の回路が構成できる。以下に、VDDとVDHを使った場合を例に、さらに各種の実施例を述べる。図23は、入出力振幅がともにVDDのインバータの実施例であるが、MOST自身が持つ容量を利用した点でこれまでとは異なる。図23AのnMOSTM1は、そのゲートG電圧がソースS電圧あるいはドレインD電圧よりもVT以上高ければ、ドレインとゲート間あるいはゲートとソース間にゲート酸化膜の厚さとゲート面積で決まる大きなMOS容量Cbが形成されることはよく知られている。この実施例はこの特性を利用したインバータである。すなわち、まずクロックCK1でスイッチSW1をオンにしてノードNを0Vに放電し、その後、このスイッチをオフにする。サブインバータIV内のpMOSTはオンとなり出力OUTはVDDとなるが、IV内のnMOSTのVTは大きいのでサブスレショルド電流は流れない。その後、CK2でスイッチSW2をオンにしてMOSTM1のゲートに入力電圧に対応したVT以上のVDDあるいはVT以下の0Vを入力し、このスイッチをオフにする。その後に、振幅VDHのクロックCK3をドレインに入力する。ゲート電圧がVDDならMOS容量Cbは大きいので、そのゲート電圧VGは昇圧され、その値は、VGVDDαVDH、α=CbCbCpとなる。ここでCpはゲート部での寄生容量で、Cbに比べてきわめて小さい値である。この昇圧されたVGの値をVDHとVTの和以上に選べば、クロックCK3の振幅VDHはそのままソースに現われる。したがって、出力OUTはサブインバータIV内のnMOSTで高速に放電される。この場合、小さなVTのpMOSTにはゲートとソース間に逆バイアスが加わるのでサブスレショルド電流は流れない。したがって、この例は、図17Aのように、活性時に逆バイアスが加わる例である。一方、入力が0Vなら、Cbはほぼ零なので、VGはほぼ0Vのままで、MOSTM1はカットオフとなりノードNに電圧は現われない。したがって、出力OUTはVDDのままである。このように、MOS容量を利用すると、入力INにおけるVDDと0Vの電圧差は、ノードNではVDHと0Vに増幅される。本実施例は入力INからノードNまでが図2AのDTCとスイッチSW2に相当する。図24Aは、図2AのスイッチSW1を出力OUTの電圧で制御する方式である。図16と図17Aの実施例を折衷したドライバの出力N電圧をフィードバックして電圧コンバータCVP内のpMOSTM2を制御している。ここで、前述したように、CK2とCK1Bの振幅をVDDにするためにM1とMnには小さなVTが使われている。入力INの前段には図24Bの回路が接続されていると仮定して、以下に動作を説明する。非活性時CK2は0V、CK1BはVDDには、前段回路の入力inの状態如何によらず、M00がオンでM01がオフなので、入力INはVDDに充電され、0Vの出力Nをゲート電圧とするCVP内のpMOSTM2はオンになるから、ノードNはVDHに充電される。次に活性化時、すなわち前段回路の入力inが定まり、クロックCK2がVDDになって回路が活性化される場合は、入力状態で動作は異なる。もし入力INが0Vなら、M1はオンするので、ノードNの電圧はVDHからわずかに低下する。その電圧は、M1とM2のコンダクタンスの比いわゆるレシオで決まるようになるためである。すると出力MOSTMpはオンする方向になり、出力Nの電圧はわずかに上昇するのでpMOSTM2はオフする方向になる。したがってノードNの電圧は最初の値から下降する。このようなフィードバックによって、ノードNは急速に0Vに放電し、pMOSTMpは完全にオンになる。したがって、その出力ノードNはついにはVDHに充電され、その後段のサブインバータIV出力OUTは0Vとなる。この場合、この後段のIV内のpMOSTのゲートとソース間には逆バイアスが加わるのでリーク電流は流れない。この状態ではM2はカットオフ、したがってM2のゲート電圧はVDHになる。次の非活性時には、MnはCK1Bによってオンとなり、ノードNはVDHから放電し始める。するとCVP内のpMOSTM2はオンし始め、ノードNを充電するようになる。結局、再びフィードバック効果によって、ノードN、ノードN、ならびに出力OUTは、それぞれVDH、0V、ならびにVDDに高速に復帰する。尚、入力INがVDDなら、入力MOSTM1はオフのままなので、内部電圧ならびに出力電圧は非活性状態のままである。このフィードバックを利用した実施例は、M2のゲートを制御するVDH振幅のパルスが不要である利点がある。たとえば、前述したように、VDDが0.1V程度では、VDH=0.6Vのパルスを外部から与えなければならないが、これではVDDとの差が大きい分だけ設計が困難で消費電力の損失も大きいためである。回路全体をこのような低い同じVDDで動作させたい場合には、MnをVT=0.2V程度のデプレッション形にすればよい。VDD=0.1Vのクロックでもオン時の実効ゲート電圧は0.3Vになるし、オフ時にはそのドレインとソース間電圧は0Vなので、Mnがデプレッション形でもリーク電流は流れない。もちろん、MnのVTを0.3V程度のエンハンス形にしてリーク電流を完全におさえるためには、別の電源電圧を使ってそのゲートを0.6V程度のクロックで制御すればよい。尚、前述したように、非活性時には、入力前段回路図24Bは小さいVTのMOSTで構成されていても、M01とM02の縦積み効果によってそれらのリーク電流は小さくなる。この実施例においても、出力OUTの負荷容量が前段のノード容量に比べてはるかに大きければ、該負荷を低電圧VDDで駆動できるので回路全体としては低電力になる。ただし、出力がVDHになっている期間中は、Mnがオフとはいえかなりのリーク電流が流れるが、これを小さくするには、Mnのゲートとソース図24AのMnのグランド端子を、回路の活性時すなわちVDHが出力されている期間中にはそれぞれ0VとVDDとし、回路の非活性時すなわち0Vの一定電圧が出力されている期間中には逆にそれぞれVDDと0Vに制御すればよい。ただしこの場合には、Mnの基板あるいはウエルは、前述したように、もっとも低い電圧である0Vに固定しなければならない。出力がVDHの期間中は、Mnのゲートとソース間にはVDDの逆バイアスが加わった分だけMnのリーク電流が小さくなる。このようにソースとゲートを活性時と非活性時で制御する手法は、後述の25Bにも適用されているし、たとえば図16のMnにも適用できる。図中のMnのVTを十分低くしても、あるいはデプレッション形にしても、少ないリーク電流で低いVDD動作が可能になる。以下、図24Aのフィードバック方式を用いたいくつかの応用例を示そう。尚、フィードバックしない例、たとえば図15A、図16、図19A、あるいは図20などにも以下の例は同じように適用できる。図25に示す回路は、電圧コンバータCVP群CVP1、CVP2、それらを選択する選択回路DECたとえばアドレスデコーダ、回路ブロックBLを構成するサブブロック群bl1、bl2から構成されている。サブブロックが、たとえばメモリアレー内のワード線図中OUTに相当なら、多数のワード線の中から特定のワード線を選択し、その選択されたワード線に電圧パルスを与える回路である。あるいは論理回路から成る主要回路サブコアなら、選択されたサブコアに電源電圧を与えたり、あるいは遮断したりするパワースイッチ回路である。ここではパワースイッチ回路を例に取ろう。論理回路ブロックでは、非活性時あるいは待機時にブロックBL内に流れる大きなリーク電流をカットしなければならない。このために、そのブロックをサブブロックに細分化し、細分化されたサブブロックの電源電圧を制御する方式がよく知られている。すなわち、あるサブブロックに着目すると、電源電圧を与える必要のない時間帯と必要な時間帯があるから、不必要な時間帯ではそのサブコアの電源をオフにし、必要な時間帯にはそのサブコアの電源をオンにする。これによって、リーク電流を抑えながら正常な論理動作が可能になる。しかし、各サブブロックの電源電圧を制御するpMOSTMB1、MB2は、サブコアの活性時の大きな電流を流すために極めて大きくなるので、そのゲート容量が大きくなり、このようなMOSTを駆動するための電力が大きくなる。そこで小振幅信号の入力IN信号でそのゲートを駆動できる図25Aのような回路が望まれる。ここで説明を簡単にするため、サブブロックは2個とする。アドレスデコーダDECは、多数のサブブロックを番号付けしたアドレスを入力とするが、ここでは2個のサブブロックを一組として選択し、さらにこの2個のサブブロックの中から1個を選ぶために、2個の電圧コンバータの入力MOSTM1のゲート入力G1はデコードされていると仮定しよう。回路の非活性時、この回路全体のリーク電流は無視できるほど小さくなる。デコーダDEC部、電圧コンバータCVP部、ブロックBL部のいずれでもリーク電流は小さく抑えられるからである。すなわち、DEC部では、プリチャージMOSTM0はオンで、その入力信号a1、a2、a3はすべて通常は0V、したがって、入力信号を入力するMOSTのVTが小さくても、ソース電圧図中δ1、δ2が現れることによる縦積み効果でそれらのリーク電流は少なくなる。また、それぞれのCVP1とCVP2内の入力MOSTM1は、その入力はVDD、そのゲートG1は0Vだから、カットオフとなる。またそれぞれの出力OUT1、OUT2に接続されているMn1とMn2にもリーク電流は流れない。ドレインとソースが0Vだからである。この時ブロック内の電源制御MOSTMB1、MB2はオンで、それらは小さいVTなので、低電圧VDDでも、各サブブロックに大きな電流を供給する。回路の活性時、MB1を選択的にカットオフして、サブブロックbl1への電源供給を停止する場合を例にとって、その動作を以下に説明する。活性時には、すべてのアドレス入力がそれまでの0VからVDDになってから、CK2とCK1BがそれぞれVDDと0Vになると、2つのサブブロックが選択され、入力INは0Vに放電する。続いて、選択したいCVP1に属するG1に選択的にVDDを印加する。対応するノードN1は放電され、OUT1にはVDHの電圧が出力する。したがって、MB1のゲートとソース間には逆バイアスが加わり、MB1はカットオフとなり、サブブロックbl1の電源は遮断される。非選択のCVP2に属するG1は0VのままなのですなわちCVP2は非選択状態のままなので、対応するMB2はオンの状態を保持している。この実施例は、入力INの前段に接続される回路の規模が比較的大きくても2個のCVPで共用できる利点がある。尚、非選択状態のCVP2に属する入力MOSTM1には、入力が0Vで小さなVTなので、リーク電流がわずかに流れるが、このリーク電流は他のノード容量を充放電する活性電流に比べて無視できるほど小さい。しかしさらにVTを小さくして低電圧動作させる場合には、このリーク電流は無視できなくなる。これを小さくするには、複数の電圧コンバータCVPの入力を共通にせずに分離独立させ、選択したい1個のコンバータの入力だけを0Vにし、他の入力はVDDに保持すればよい。図25Bは、図15A内の入力MOSTM1部を並列にした例である。入出力がVDD振幅で、入力AとBのNOR回路が得られる。すなわち、非活性時に入力AとBが常に0Vで、活性時には少なくてもいずれか一方がVDDに変化し、すなわちM11とM12の少なくとも1個のMOSTのゲートとソースにそれぞれVDDと0Vが印加される入力の場合に、出力OUTにVDDの電圧が得られる。非活性時には、M11とM12のゲートとソースは、それぞれ0VとVDDなので、両MOSTにはリーク電流は流れない。図25CはNAND回路である。非活性時にすべての入力が0Vで、活性時にすべての入力がVDDに変わった場合にだけ、ノードNは放電され、出力OUTにVDDの電圧が得られる。非活性時には、前述した縦積み効果でリーク電流は少なくなる。図26は、たとえば図15Aに過大電圧低減MOSTを用いた例である。図3から明らかなように、エンハンスメントMOSTのVTを小さくしていくと、あるいはデプレッションMOSTのVTを大きくしていくと、VDHとVDDの差が大きくなる。図15Aでは、ノードNはVDHから0Vに変化するから、M1とM2のドレインとソース間には過大なVDH電圧が印加され、またサブインバータIV内のMOSTのゲートにも過大電圧VDHが印加されるので、MOSTの信頼性が損なわれる。過大なドレインソース電圧からMOSTを保護するには、適当な直流電圧をゲートに印加したMOSTを過大な電圧ノードに直列に挿入すればよい。図26のM12とM22はその目的で挿入されたMOSTである。CK2がVDDとなる活性化の初期でINが0Vの場合、ノードNはまだVDH程度になっているから、図15Aの入力MOSTM1には過大電圧が加わる。そこで入力MOSTM11に直列にVDH/2をゲート電圧とする小さなVT0VのMOSTM12を挿入する。ノードNがVDH/2まで放電されるまでは、ノードk1の電圧はVDH/2となる。したがって、M11とM12それぞれのドレインソース電圧はVDH/2と半減する。同様に、ノードNが0Vに放電している期間中に図15AのM2に加わる過大電圧はM22によって緩和される。すなわち、CK1はVDHでオフだから、ノードk2はVDH/2となり、M21とM22それぞれのドレインソース電圧はVDH/2となる。同様に、VDHで動作するサブインバータなどの回路にもこのようなMOSTの挿入は有効である。尚、過大なゲート電圧からMOSTを保護するには、VDHがゲート電圧になるMOSTのゲート膜厚をVDDがゲート電圧になるMOSTよりも厚くすればよい。たとえば、図16なら、Mpのゲート膜厚を、そのドレインOUTに接続されるMOSTのそれよりも厚くすればよい。また図15なら、M21とサブインバータ内のMOSTのゲート膜厚を他よりも厚くすればよい。図27は、以上の回路が適用されるLSICHIPの該略図である。CHIPは、その外部と入出力信号をやり取りするインターフェース回路I/O、その内部の主要回路CORE、ならびにクロック発生回路と外部電源電圧VDDを変換する回路CKGVCから構成されている。COREは、さらにVDDとVSSの大振幅電圧で動作する回路群Aと、VDLとVSHの小振幅電圧で動作する回路群Bから構成されている。回路群Aは、負荷容量が小さい、したがって電力消費の本来小さな個別回路、たとえばA1とA2から構成されている。したがって、それらの個別回路は、消費電力の点で大きな電圧振幅で動作することが許されるから、図29のような従来のCMOS回路がそのまま使える。一方、回路群Bは、負荷容量が大きい、したがって電力消費の本来大きな個別回路、たとえばB1とB2から構成されている。したがって、それらの個別回路は、消費電力の点で小さな電圧振幅で動作させなければならないから、実施例図2から図14までの回路、あるいは図15から図26までの回路が目的に応じて使える。尚、図28AのCORE’は、回路群Bそのもの、あるいはその一部を示している。また回路群A内のA1から回路群B内のB1の信号のやり取りには図11の回路が、またB2からA2の信号のやり取りには図10の回路が使える。図28Aは外部電源が2電源VDD、VI/OのLSIの概略図である。インターフェースIOには通常VDDよりもかなり高い電源電圧VIOが印加される。内部の主要回路COREの電源は、3電源VDD、VDH、VSLである。VDHには、VI/Oをそのまま利用するか、あるいはチップに内蔵した降圧電源回路図28Bのように、参照電圧Vref、コンパレータCP、pMOSTMを出力段とする回路によって、VI/Oから降圧した電源電圧を使う。よく知られているように、この種の降圧電源回路は負荷駆動電流が大きいので、VDHに大きな電流が流れる回路には有効である。もしVDHに大きな電流を必要としない場合には、周知のキャパシターを用いたチャージポンプ回路でVDDを昇圧して、それをVDH電源として使うこともできる。また負電圧VSLはVDDあるいはVI/Oからチャージポンプ回路で発生させることができる。VDDはVI/Oから作ることもできるので、この場合にはVI/Oの単一電源動作も可能となる。以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。"