"電圧制御型スイッチング素子のゲートにゲート信号を供給して当該電圧制御型スイッチング素子を駆動するゲート駆動回路であって、直列に接続された高電位側スイッチング素子及び低電位側スイッチング素子と、前記高電位側スイッチング素子と高電位電源との間及び前記低電位側スイッチング素子と低電位電源との間の少なくとも一方に介挿された第1の可変抵抗と、前記第1の可変抵抗の抵抗値を調整する制御回路とを備えたことを特徴とする電圧制御型スイッチング素子のゲート駆動回路。前記第1の可変抵抗は、入力信号によって出力抵抗を変化可能な絶縁ゲート型トランジスタを含んで構成され、該絶縁ゲート型トランジスタの出力抵抗を前記制御回路からの入力信号によって変化させる構成を有することを特徴とする請求項1に記載の電圧制御型スイッチング素子のゲート駆動回路。前記第1の可変抵抗は、前記絶縁ゲート型トランジスタのゲート及びソース間に、定電流源からの定電流が供給される第2の可変抵抗の両端電圧を印加し、当該第2の可変抵抗の抵抗値を前記制御回路で調整することにより、前記絶縁ゲート型トランジスタの出力抵抗を変化させる構成を有することを特徴とする請求項2に記載の電圧制御型スイッチング素子のゲート駆動回路。前記第2の可変抵抗は、抵抗とスイッチ素子との並列回路が1つまたは複数個直列接続された構成を有することを特徴とする請求項3に記載の電圧制御型スイッチング素子のゲート駆動回路。前記第2の可変抵抗は、抵抗とスイッチ素子との直列回路が1つまたは複数個並列接続された構成を有することを特徴とする請求項3に記載の電圧制御型スイッチング素子のゲート駆動回路。前記第2の可変抵抗は、さらにスイッチ素子が並列に接続されていることを特徴とする請求項5に記載の電圧制御型スイッチング素子のゲート駆動回路。前記第1の可変抵抗は、前記絶縁ゲート型トランジスタのゲート及びソース間に、可変電流源からの電流が供給される定抵抗の両端電圧を印加し、当該可変電流源の出力電流を前記制御回路で調整するようにした構成を有することを特徴とする請求項2に記載の電圧制御型スイッチング素子のゲート駆動回路。前記第1の可変抵抗は、抵抗とスイッチ素子との並列回路が1つまたは複数個直列に接続された構成を有することを特徴とする請求項1に記載の電圧制御型スイッチング素子のゲート駆動回路。前記第1の可変抵抗は、抵抗とスイッチ素子との直列回路が1つまたは複数個並列に接続された構成を有することを特徴とする請求項1に記載の電圧制御型スイッチング素子のゲート駆動回路。前記第1の可変抵抗は、さらにスイッチ素子が並列に接続されていることを特徴とする請求項9に記載の電圧制御型スイッチング素子のゲート駆動回路。ところで、上記特許文献1に記載された従来例にあっては、IGBTのスイッチング時の電流変化率[di/dt]及び[-di/dt]を減少させてサージ電圧を抑制するとともに、主端子間の電圧変化率[dV/dt]によるスイッチングノイズを抑制するために、スイッチング開始時に第1のゲート抵抗を用い、次いで第1の抵抗より大きな抵抗値を有する第2のゲート抵抗を用いるようにしている。このため、上記従来例にあっては、サージ電圧を抑制し、且つスイッチングノイズを抑制できるものであるが、電圧制御型スイッチング素子がオフ状態に移行した後にも一定の抵抗値を有する第1のゲート抵抗より具体的には、特許文献1の定常オン用ゲート抵抗12および定常オフ用ゲート抵抗14が接続されたままとなるため、図17で前述したように、電圧制御型スイッチング素子Q2をオフ状態とし、電圧制御型スイッチング素子Q1をオン状態に遷移させて、ノードNの電圧が上昇する際に、寄生容量Cの影響によって、電圧制御型スイッチング素子Q2がオン状態となる誤動作を生じるおそれがあるという未解決の課題がある。そこで、本発明は上記従来例の未解決の課題に着目してなされたものであり、電圧制御型スイッチング素子のスイッチング時に、サージ電圧サージ電流及びスイッチングノイズを抑制しながら、誤動作の発生を抑制することができる電圧制御型スイッチング素子のゲート駆動回路を提供することを目的としている。上記目的を達成するために、本発明の第1の形態に係る電圧制御型スイッチング素子のゲート駆動回路は、電圧制御型スイッチング素子のゲートにゲート信号を供給して当該電圧制御型スイッチング素子を駆動するゲート駆動回路であって、直列に接続された高電位側スイッチング素子及び低電位側スイッチング素子と、前記高電位側スイッチング素子と高電位電源との間及び前記低電位側スイッチング素子と低電位電源との間の少なくとも一方に介挿された第1の可変抵抗と、前記第1の可変抵抗の抵抗値を調整する制御回路とを備えている。また、本発明の第2の形態に係る電圧制御型スイッチング素子のゲート駆動回路は、前記第1の可変抵抗が、入力信号によって出力抵抗を変化可能な絶縁ゲート型トランジスタを含んで構成され、該絶縁ゲート型トランジスタの出力抵抗を前記制御回路からの入力信号によって変化させる構成を有する。また、本発明の第3の形態に係る電圧制御型スイッチング素子のゲート駆動回路は、前記第1の可変抵抗が、前記絶縁ゲート型トランジスタのゲート及びソース間に、定電流源からの定電流が供給される第2の可変抵抗の両端電圧を印加し、当該第2の可変抵抗の抵抗値を前記制御回路で調整することにより、前記絶縁ゲート型トランジスタの出力抵抗を変化させる構成を有する。また、本発明の第4の形態に係る電圧制御型スイッチング素子のゲート駆動回路は、前記第2の可変抵抗が、抵抗とスイッチ素子との並列回路が1つまたは複数個直列接続した構成を有する。また、本発明の第5の形態に係る電圧制御型スイッチング素子のゲート駆動回路は、前記第2の可変抵抗が、抵抗とスイッチ素子との直列回路が1つまたは複数個並列接続した構成を有する。また、本発明の第6の形態に係る電圧制御型スイッチング素子のゲート駆動回路は、前記第2の可変抵抗が、さらにスイッチ素子が並列に接続されている構成を有する。また、本発明の第7の形態に係る電圧制御型スイッチング素子のゲート駆動回路は、前記第1の可変抵抗が、前記絶縁ゲート型トランジスタのゲート及びソース間に、可変電流源からの電流が供給される定抵抗の両端電圧を印加し、当該可変電流源の出力電流を前記制御回路で調整するようにした構成を有する。また、本発明の第8の形態に係る電圧制御型スイッチング素子のゲート駆動回路は、前記第1の可変抵抗が、抵抗とスイッチ素子との並列回路が1つまたは複数個直列に接続された構成を有する。また、本発明の第9の形態に係る電圧制御型スイッチング素子のゲート駆動回路は、前記第1の可変抵抗が、抵抗とスイッチ素子との直列回路が1つまたは複数個並列に接続された構成を有する。また、本発明の第10の形態に係る電圧制御型スイッチング素子のゲート駆動回路は、前記第1の可変抵抗が、さらにスイッチ素子が並列に接続されている構成を有する。本発明によれば、直列に接続された高電位側スイッチング素子及び低電位側スイッチング素子と、前記高電位側スイッチング素子と高電位電源との間及び前記低電位側スイッチング素子と低電位電源との間の少なくとも一方に介挿された第1の可変抵抗とを備え、第1の可変抵抗の抵抗値を制御回路で調整するので、第1の可変抵抗の抵抗値を任意に調整することができ、制御対象となる電圧制御型スイッチング素子のスイッチング動作が終了した時点でゲート抵抗値を零近くまで低下させることが可能となり、電圧制御型スイッチング素子の誤動作を抑制することができる。以下、本発明の実施の形態を図面に基づいて説明する。図1は本発明に係る電圧制御型スイッチング素子のゲート駆動回路の第1の実施形態を示す回路図である。図1において、ゲート駆動回路は、直流電源1を有し、この直流電源1の正極側に第1の可変抵抗VR11を介してPMOS電界効果型トランジスタM1のソースが接続されている。このPMOS電界効果型トランジスタM1のドレインは、NMOS電界効果型トランジスタM2のドレインに接続され、このNMOS電界効果型トランジスタM2のソースが第1の可変抵抗VR12を介して直流電源1の負極側に接続されている。そして、PMOS電界効果型トランジスタM1のドレイン及びNMOS電界効果型トランジスタM2のドレインの接続点であるノードNが制御対象となる電圧制御型スイッチング素子としての絶縁ゲートバイポーラトランジスタ以下、IGBTと称す2のゲートに接続されている。さらに、PMOS電界効果型トランジスタM1及びNMOS電界効果型トランジスタM2のゲートが互いに接続されて例えばアンプで構成される前段回路3に接続されている。この前段回路3にはパルス状の駆動信号が入力され、この駆動信号を前段回路3が反転増幅または非反転増幅してPMOS電界効果型トランジスタM1及びNMOS電界効果型トランジスタM2のゲートに供給する。すなわち、駆動信号がローレベルであるときに非反転増幅の場合はハイレベルであるときに直流電源1の電源電圧VDD1-VSS1VDD1は直流電源1の正極電位、VSS1は直流電源1の負極電位をゲート電圧としてPMOS電界効果型トランジスタM1及びNMOS電界効果型トランジスタM2のゲートに出力し、駆動信号がハイレベルであるときに非反転増幅の場合はローレベルであるときに、零のゲート電圧をPMOS電界効果型トランジスタM1及びNMOS電界効果型トランジスタM2のゲートに出力する。また、可変抵抗VR11は、MOSFETやIGBT等の絶縁ゲート型トランジスタ素子の出力抵抗を利用しており、ソースが直流電源1の正極側に接続され、ドレインがPMOS電界効果型トランジスタM1のソースに接続されたPMOS電界効果型トランジスタM3と、このPMOS電界効果型トランジスタM3のゲートとPMOS電界効果型トランジスタM3のソース及び直流電源1間の接続点との間に接続された可変電圧源VP1とを備えている。ここで、可変電圧源VP1は正極側がPMOS電界効果型トランジスタM3のソース及び直流電源1間の接続点に接続され、負極側がPMOS電界効果型トランジスタM3のゲートに接続されている。また、可変抵抗VR12は、MOSFETやIGBT等の絶縁ゲート型トランジスタ素子の出力抵抗を利用しており、ソースが直流電源1の負極側に接続され、ドレインがNMOS電界効果型トランジスタM2のソースに接続されたNMOS電界効果型トランジスタM4と、このNMOS電界効果型トランジスタM4のゲートとNMOS電界効果型トランジスタM4のソース及び直流電源1間の接続点との間に接続された可変電圧源VP2とを備えている。ここで、可変電圧源VP2は、正極側がNMOS電界効果型トランジスタM3のゲートに接続され、負極側がNMOS電界効果型トランジスタM4のソース及び直流電源1間の接続点に接続されている。そして、可変電圧源VP1及びVP2の電圧が制御回路4によって制御される。この制御回路4には、IGBT2のゲート電圧VgもしくはNMOS電界効果型トランジスタM2のゲート電圧VG2が入力され、このゲート電圧Vgがローレベルからハイレベルに遷移する期間もしくはNMOS電界効果型トランジスタM2のゲート電圧VG2がハイレベルからローレベルに遷移する期間では、可変電圧源VP1をPMOS電界効果型トランジスタM3のゲートソース間電圧が低くなるように制御して、PMOS電界効果型トランジスタM3の出力抵抗値でなる可変抵抗値R3を高く設定し、他の期間では、可変電圧源VP1をPMOS電界効果型トランジスタM3のゲートソース間電圧が高くなるように制御して、PMOS電界効果型トランジスタM3の出力抵抗値でなる可変抵抗値R3を低く設定する。また、制御回路4は、ゲート電圧Vgがハイレベルからローレベルに遷移する期間もしくはNMOS電界効果型トランジスタM2のゲート電圧VG2がローレベルからハイレベルに遷移する期間では、可変電圧源VP2をNMOS電界効果型トランジスタM4のゲートソース間電圧が低くなるように制御して、NMOS電界効果型トランジスタM4の出力抵抗値でなる可変抵抗値R4を高く設定し、他の期間では、可変電圧源VP2をNMOS電界効果型トランジスタM4のゲートソース間電圧が高くなるように制御して、NMOS電界効果型トランジスタM4の出力抵抗値でなる可変抵抗値R4を低く設定する。そして、可変電圧源VP1の具体的構成は、図2aに示すように、一端をPMOS電界効果型トランジスタM3のソース及び直流電源1間の接続点に接続した第2の可変抵抗VR21と、この第2の可変抵抗VR21の他端と接地との間に接続された定電流源CC1とで構成されている。そして、第2の可変抵抗VR21と定電流源CC1との接続点がPMOS電界効果型トランジスタM3のゲートに接続されている。したがって、第2の可変抵抗VR21の両端電圧がPMOS電界効果型トランジスタM3のゲートソース間に印加される。また、可変電圧源VP2の具体的構成は、図2bに示すように、一端をNMOS電界効果型トランジスタM4のソース及び直流電源1間の接続点に接続した第2の可変抵抗VR22と、この第2の可変抵抗VR22の他端と直流電源1の正極との間に接続された定電流源CC2とで構成されている。そして、第2の可変抵抗VR22と定電流源CC2との接続点がNMOS電界効果型トランジスタM4のゲートに接続されている。したがって、第2の可変抵抗VR22の両端電圧がNMOS電界効果型トランジスタM4のゲートソース間に印加される。ここで、可変抵抗VR21及びVR22の具体的構成は、図3に示すように、抵抗Rと例えば半導体スイッチ素子で構成されるスイッチSWとが並列に接続された並列回路PC1~PCnが1つn=1または複数個直列に接続され1つの場合は、抵抗値が0とRの2種類となる、各スイッチSWを制御回路4の出力信号でオンオフ制御することにより最小抵抗値Rmin全てのスイッチSWをオン導通させる場合を最小抵抗値とする場合、Rmin=0となる。アプリケーションによっては、Rmin=0とはしないものもある。及び最大抵抗値Rmaxを設定することができる。ここで、制御回路4の具体的構成例として、NMOS電界効果型トランジスタM2の可変抵抗VR12について説明すると、図4に示すように、NMOS電界効果型トランジスタM2のゲート電圧VG2が入力される単安定回路MMCと、この単安定回路MMCの出力側に接続された並列回路PCの数に対応する数の遅延回路DC2、DC3、......、DCnとで構成されている。ここで、単安定回路MMCは、ゲート電圧VG2が入力される遅延回路DC1と、この遅延出力を反転する論理反転回路NOTと、この論理反転回路NOTの出力が一方の入力側に入力され、他方の入力側にゲート電圧VG2が入力されたアンド回路ANDとで構成されている。そして、アンド回路ANDから出力される制御信号S1、遅延回路DC2から出力される制御信号S2、遅延回路DC3から出力される制御信号S3、......、遅延回路DCnから出力される制御信号Snが並列回路PC1、PC2、PC3、......、PCnのスイッチSWに供給される。ここで、各スイッチSWは、制御信号がハイレベルのときにオン導通し、ローレベルのときにオフ遮断するスイッチである。したがって、前段回路3からNMOS電界効果型トランジスタM2に供給されるゲート電圧VG2が零電位であるときには、単安定回路MMCから出力される制御信号S1がローレベルであり、各遅延回路DC1~DCnから出力される制御信号S2~Snもローレベルを維持する。このため、各並列回路PC1~PCnの抵抗Rが直列に接続されることになるので、可変抵抗VR22の抵抗値は最大抵抗Rmaxとなり、NMOS電界効果型トランジスタM4のゲートに供給されるゲート電圧VG4は、図5fに示すように最大電圧Vmaxとなっている。このため、NMOS電界効果型トランジスタM4の抵抗値は最小値となる。その後、時点t1でNMOS電界効果型トランジスタM2のゲート電圧VG2が所定電圧に立ち上がると、これが直接アンド回路ANDに供給される。このとき、単安定回路MMCの遅延回路DC1の出力はローレベルを維持するので、論理反転回路NOTでハイレベルに反転され、これがアンド回路ANDに供給されるので、このアンド回路ANDの出力は図5bに示すようにハイレベルとなる。このため、並列回路PC1のスイッチSWがオン状態となることにより、NMOS電界効果型トランジスタM4のゲートに供給されるゲート電圧VG4は図5fに示すように抵抗R分だけ減少する。その後、順次遅延回路DC2~DCnから所定時間遅延した制御信号S2~Snが出力されることにより、NMOS電界効果型トランジスタM4のゲート電圧VG4は抵抗R分ずつ順次減少し、制御信号Snがハイレベルとなったときに最小電圧Vminとなる。その後、遅延回路DC1の遅延時間が経過すると、論理反転回路NOTの出力がローレベルとなるので、制御信号S1がローレベルに復帰する。このため、NMOS電界効果型トランジスタM4のゲート電圧VG4は図5fに示すように、抵抗R分上昇し、その後順次遅延回路DC2~DCnから出力される制御信号S2~Snが順次ローレベルに復帰することにより、NMOS電界効果型トランジスタM4のゲート電圧VG4が順次抵抗R分ずつ上昇し、最後の遅延回路DCnから出力される制御信号Snがローレベルに復帰したときに、NMOS電界効果型トランジスタM4のゲート電圧VG4が最大電圧Vmaxに復帰する。次に、上記第1の実施形態の動作を、図6を伴って説明する。今、前段回路3が反転増幅するものである場合を例にすると、前段回路3の入力信号である駆動信号がローレベルにある状態では、前段回路3から出力されるゲート電圧は図6bに示すようにハイレベルとなっている。このため、PMOS電界効果型トランジスタM1はオフ状態となっており、NMOS電界効果型トランジスタM2はオン状態となっている。このとき、第1の可変抵抗VR11は、制御回路4によって、PMOS電界効果型トランジスタM3のゲートソース間電圧が高く設定されるので、PMOS電界効果型トランジスタM3がオン状態となり、その出力抵抗値でなる可変抵抗値R3が図6cに示すように零に近い最小抵抗値Rminとなっている。同様に、第1の可変抵抗VR12も、制御回路4によって、NMOS電界効果型トランジスタM4のゲートソース間電圧が高く設定されるので、NMOS電界効果型トランジスタM4がオン状態となり、その出力抵抗値でなる可変抵抗値R4が図6dに示すように零に近い最小抵抗値Rminとなっている。このため、IGBT2のゲートがNMOS電界効果型トランジスタM2を通じ可変抵抗VR12を通じて直流電源1の負極側に接続されるので、IGBT2のゲート容量が放電されて、IGBT2がターンオフ状態となっている。この状態で、時点t1で、駆動信号がローレベルからハイレベルに立ち上がると、前段回路3から出力されるPMOS電界効果型トランジスタM1およびNMOS電界効果型トランジスタM2のゲート電圧が、図6bに示すように、零まで下がる。これによって、PMOS電界効果型トランジスタM1がオン状態となり、NMOS電界効果型トランジスタM2がオフ状態となる。このため、IGBT2のゲート電圧は、図6aに示すように、零から徐々に増加する。このように、IGBT2のゲート電圧が零から増加すると、制御回路4から可変電圧源VP1を低くして、PMOS電界効果型トランジスタM3のゲートソース間電圧を低くし、PMOS電界効果型トランジスタM3の出力抵抗値でなる可変抵抗値R3を図6cに示すように最大抵抗値Rmaxに設定する。なお、可変抵抗VR11の抵抗値はPMOS電界効果型トランジスタM3の出力抵抗値であり、実際には、PMOS電界効果型トランジスタM3のゲート電圧VG3が前述した図5fに示すように徐々に減少することにより、PMOS電界効果型トランジスタM3の出力抵抗値である可変抵抗VR11の抵抗値は徐々に増加するが、図6cでは時間を縮めて急峻に増加するように表している。このため、IGBT2に供給するゲート電圧Vgの立ち上がり時のゲート電流へのスイッチングノイズの発生を抑制することができる。このとき、可変抵抗VR12については図6dに示すように、最小抵抗値Rminを維持する。その後、時点t2でゲート電圧Vgが直流電源1の電源電圧VDD1-VSS1に達すると、制御回路4によって、可変電圧源VP1の電圧がPMOS電界効果型トランジスタM3のゲートソース間電圧が高くなるように設定されて、可変抵抗VR11の抵抗値R3が最小抵抗値Rminに設定される。ここで、可変抵抗VR11の抵抗値R3が高抵抗となる期間は、図4に示す遅延回路DC1、DC2、......、DCnの遅延時間を調整することで設定することができる。このため、IGBT2に供給されるゲート電圧Vgが低インピーダンスで保持されることになり、浮遊容量の影響による誤動作の発生を抑制することができる。その後、時点t3で駆動信号がハイレベルからローレベルに変化すると、前段回路3から出力されるゲート電圧が図6bに示すように零から直流電源1の電源電圧VDD1-VSS1に増加する。このため、制御回路4によって可変電圧源VP2がNMOS電界効果型トランジスタM4のゲートソース間電圧を低くするように制御される。これによって、可変抵抗VR12の抵抗値R4が図6dに示すように最大抵抗値Rmaxに制御される。この図6dでも、可変抵抗VR12の抵抗値R4の立ち上がり及び立ち下がりを、時間を短縮して急峻に表している。なお、図3に示す並列回路PC2、......、PCnおよび図4に示す遅延回路DC2、......、DCnの数を減らす、もしくは零にすれば、可変抵抗VR11の抵抗値R3及び/または可変抵抗VR12の抵抗値R4の立ち上がり及び立ち下がりを実際に急峻にすることができる。したがって、IGBT2のゲート容量の電荷が最大抵抗値Rmaxの可変抵抗VR12を経て直流電源1の負極側に放電され、IGBT2のゲート電圧Vgが図6aに示すように徐々に減少され、時点t4で、IGBT2のゲート電圧Vgが零に達する。IGBT2のゲート電圧Vgが変化する期間にゲート抵抗を最大抵抗値Rmaxに高めるので、ゲート電圧Vgのサージ電圧が抑制される。ここで、可変抵抗VR12の抵抗値R4が高抵抗となる期間は、図4に示す遅延回路DC1、DC2、......、DCnの遅延時間を調整することで設定することができる。時点t4では、ゲート電圧Vgが零となるので、制御回路4によって、可変電圧源VP2の電圧がNMOS電界効果型トランジスタM4のゲートソース間電圧が高くなるように設定されて、可変抵抗VR12の抵抗値R4が最小抵抗値Rminに設定される。このため、IGBT2のゲート電圧Vgを低インピーダンスで直流電源1の負極電位VSS1に保持することができ、浮遊容量の影響による誤動作を抑制できる。このように上記第1の実施形態によれば、電圧制御型スイッチング素子を駆動するゲート駆動回路をサージ電圧の発生やスイッチングノイズの発生を抑制しながら、浮遊容量の影響による誤動作を抑制することができる。しかも、第1の可変抵抗VR11及びVR12を構成する可変電圧源VP1及びVP2で、PMOS電界効果型トランジスタM3及びNMOS電界効果型トランジスタM4のソースゲート間電圧を任意に調整することができるので、IGBT2の動作条件に応じて駆動能力を自由に調整することができる。また、遅延回路DC1、......、DCnの遅延時間を個々に調整することで、ゲート波形を自由に調整することができる。なお、上記第1の実施形態においては、可変電圧源VP1及びPV2を構成する可変抵抗VR21及びVR22を図3に示す構成とした場合について説明したが、これに限定されるものではなく、図7に示すように、抵抗R5とスイッチSWとを直列に接続した直列回路SC1~SCnを複数個並列に接続し、最後に抵抗Rを省略してスイッチSW0のみの回路を並列に接続するようにしてもよい。この場合にも、各直列回路SC1~SCn及びスイッチSW0のみ回路の各スイッチを前述した制御回路4で制御することにより、最小抵抗値Rmin及び最大抵抗値Rmaxを任意に設定することができる。なお、可変抵抗VR21及び/またはVR22の最小抵抗値を零とする必要がなければ、スイッチSW0は省略可能である。また、上記実施形態においては、可変電圧源VP1及びVP2として図2a及びbに示すように、定電流源CC1,可変抵抗VR21及び定電流源CC2,可変抵抗VR22を適用した場合について説明したが、これに限定されるものではなく、図8a及びbに示すように、可変抵抗VR21,VR22を定抵抗値の定抵抗R21及びR22とし、これに代えて、定電流源CC1,CC2を可変電流源VC1,VC2に置換するようにしても上記と同様の作用効果を発揮することができる。この場合の可変電流源VC2としては、図9に示す構成とすることができる。すなわち、2つのPMOS電界効果型トランジスタM5及びM6でカレントミラー回路CMCを構成し、PMOS電界効果型トランジスタM5のドレインとグランドライン電位VSS1との間に、例えば半導体スイッチ素子で構成されるスイッチSW1とNMOS電界効果型トランジスタM7との直列回路SC1を介挿し、この直列回路SC1と並列に同様にスイッチSW1とNMOS電界効果型トランジスタM7とを直列に接続した複数個の直列回路SC1を接続し、さらにスイッチSW1を省略してNMOS電界効果型トランジスタM7のみの回路SC11を並列に接続した構成とする。そして、各直列回路SC11のスイッチSW1を制御回路4でオンオフ制御することにより、PMOS電界効果型トランジスタM6から低電流から高電流までの任意の電流を定抵抗R22に流すことができ、定抵抗R22の両端電圧をNMOS電界効果型トランジスタM4のソース及びゲート間に印加することにより、ソースゲート間電圧を調整して、可変抵抗値を設定することができる。ここで、NMOS電界効果型トランジスタM7のゲートには、M7に流れる電流を決定する電圧が印加されている。さらには、図10に示すように、図9におけるカレントミラー回路CMCのPMOS電界効果型トランジスタM6と、当該M6とゲートを共通接続される複数個のPMOS電界効果型トランジスタM8を並列に接続し、これらPMOS電界効果型トランジスタM8と直列に例えば半導体スイッチ素子で構成されるスイッチSW2を接続して直列回路SC2を構成し、各スイッチSW2を制御回路4でオンオフ制御することにより、PMOS電界効果型トランジスタM6及びスイッチSW2から任意の電流値を出力することもできる。この場合、図9に示す直列回路SC1は削除しても、しなくてもよい。図10は、直列回路SC1を削除して、1つのNMOS電界効果型トランジスタM7のみを残した場合である。また、可変電流源VC1も、図9、10のPMOS電界効果型トランジスタをNMOS電界効果型トランジスタに入れ替えるとともに、NMOS電界効果型トランジスタをPMOS電界効果型トランジスタに入れ替え、電源レベルを反転することで、同様に構成することができる。また、可変電流源VC1としては、図11に示すように、定抵抗R21及びPMOS電界効果型トランジスタM3のゲートの接続点とグランドライン電位VSS1との間にNMOS電界効果型トランジスタM9と定抵抗R23との直列回路を介挿し、NMOS電界効果型トランジスタM9のゲートにオペアンプOPの出力端子を接続し、このオペアンプOPの非反転入力側に制御回路4から参照電圧Vrefを供給し、反転入力側にNMOS電界効果型トランジスタM9のソースと抵抗R23との接続点を接続する構成とすることができる。この構成によると、制御回路4から出力する参照電圧Vrefに応じた可変電流=Vref/R23を定抵抗R21に流すことができる。また、可変電流源VC2も、図11のNMOS電界効果型トランジスタM9をPMOS電界効果型トランジスタに入れ替え、電源レベルを反転することで、同様に構成することができる。次に、本発明の第2の実施形態を図12について説明する。この第2実施形態では、MOS電界効果型トランジスタの出力抵抗を変化させることにより可変抵抗を構成する場合に代えて、複数の抵抗によって可変抵抗を構成するようにしたものである。すなわち、第2の実施形態では、図12に示すように、可変抵抗VR11及びVR12として抵抗R6と例えば半導体スイッチ素子で構成されるスイッチSW3との並列回路PC3を1つ又は複数個直列に接続して構成している1つの場合は、抵抗値が0とR6の2種類となる。そして、各並列回路PC3のスイッチSW3を制御回路4によってオンオフ制御するようにしている。この第2の実施形態によっても、前述した図4の構成を有する制御回路4によって、可変抵抗VR11及びVR12を構成する並列回路PC3のスイッチSW3をオンオフ制御することにより、最小抵抗値Rminを及び最大値Rmaxを設定することができる。したがって、前述した第1の実施形態と同様に、IGBT2のゲート電圧の立ち上がり時に制御回路4によって可変抵抗VR11の抵抗値を最大抵抗値Rmaxとし、その他のときに可変抵抗VR11の抵抗値を最小抵抗値Rminとし、IGBT2のゲート電圧の立ち下がり時に制御回路4によって可変抵抗VR12の抵抗値を最大抵抗値Rmaxとして、その他のときに可変抵抗VR12の抵抗値を最小値Rminとすることにより、前述した第1の実施形態と同様の作用効果を得ることができる。なお、上記第2の実施形態においては、抵抗R3及びスイッチSW3の並列を複数個直列に接続して可変抵抗VR11及びVR12を構成した場合について説明したが、図13に示すように、前述した図7と同様に抵抗R7とスイッチSW4とを直列に接続した直列回路SC4を複数個並列に接続し、さらに抵抗R7を省略したスイッチSW4のみの回路SC5を並列に接続し、各回路のスイッチSW4を制御回路4でオンオフ制御することにより、可変抵抗VR11及びVR12を構成することもできる。なお、最小抵抗値Rminを零とする必要がなければ、回路SC5は省略可能である。また、上記第1及び第2の実施形態においては、PMOS電界効果型トランジスタM1及びM2のそれぞれに可変抵抗VR11及びVR12を設けた場合について説明したが、これに限定されるものではなく、可変抵抗VR11及びVR12の何れか一方を定抵抗に置換するようにしてもよい。また、上記第1及び第2の実施形態においては、電圧制御型スイッチング素子としてIGBT2を適用した場合について説明したが、これに限定されるものではなく、MOS電界効果型トランジスタ等の他の電圧制御型スイッチング素子を駆動することができる。"