"差動入力信号をパルス信号列に変換するΔΣ変調器であって、カスコード接続されたN段ただし、Nは2以上の整数であるの積分回路を備え、初段の積分回路は、前記差動入力信号の電圧に応じた量の電荷を予め定められた第1の周期でサンプリングし、サンプリングした電荷量を積分し、積分値に応じた電圧の差動信号を出力し、2段目以降の各積分回路は、前段の積分回路の差動出力信号の電圧に応じた量の電荷を前記予め定められた第1の周期でサンプリングし、サンプリングした電荷量を積分し、積分値に応じた電圧の差動信号を出力し、さらに、前記差動入力信号の電圧および前記N段の積分回路の差動出力信号の電圧にそれぞれ第1~第N1の重み付け係数を乗算して加算し、加算した電圧が予め定められたしきい値電圧を超えた場合にパルス信号を出力するコンパレータと、前記パルス信号に応答して、前記予め定められたしきい値電圧に応じた量の電荷を前記初段の積分回路の積分値から減算するD/A変換器とを備え、前記コンパレータは、それぞれ前記差動入力信号および前記N段の積分回路の差動出力信号を増幅する第1~第N1の差動増幅回路を含み、前記第1~第N1の差動増幅回路の増幅率はそれぞれ前記第1~第N1の重み付け係数に応じた値に設定され、前記第1~第N1の差動増幅回路の第1の出力ノードは互いに接続され、それらの第2の出力ノードは互いに接続され、さらに、前記第1および第2の出力ノード間の電圧が前記予め定められたしきい値電圧を超えた場合にパルス信号を出力する信号発生回路を含む、ΔΣ変調器。前記第1~第N1の差動増幅回路の各々の増幅率は調整可能になっている、請求項1に記載のΔΣ変調器。差動入力信号をパルス信号列に変換するΔΣ変調器であって、カスコード接続されたN段ただし、Nは2以上の整数であるの積分回路を備え、初段の積分回路は、前記差動入力信号の電圧に応じた量の電荷を予め定められた第1の周期でサンプリングし、サンプリングした電荷量を積分し、積分値に応じた電圧の差動信号を出力し、2段目以降の各積分回路は、前段の積分回路の差動出力信号の電圧に応じた量の電荷を前記予め定められた第1の周期でサンプリングし、サンプリングした電荷量を積分し、積分値に応じた電圧の差動信号を出力し、さらに、前記N段の積分回路の差動出力信号の電圧にそれぞれ第1~第Nの重み付け係数を乗算して加算する加算回路と、前記差動入力信号の電圧および前記加算回路の差動出力信号の電圧にそれぞれ第N1および第N2の重み付け係数を乗算して加算し、加算した電圧が予め定められたしきい値電圧を超えた場合にパルス信号を出力するコンパレータと、前記パルス信号に応答して、前記予め定められたしきい値電圧に応じた量の電荷を前記初段の積分回路の積分値から減算するD/A変換器とを備え、前記コンパレータは、それぞれ前記差動入力信号および前記加算回路の差動出力信号を増幅する第1および第2の差動増幅回路を含み、前記第1および第2の差動増幅回路の増幅率はそれぞれ前記第N1および第N2の重み付け係数に応じた値に設定され、前記第1および第2の差動増幅回路の第1の出力ノードは互いに接続され、それらの第2の出力ノードは互いに接続され、さらに、前記第1および第2の出力ノード間の電圧が前記予め定められたしきい値電圧を超えた場合にパルス信号を出力する信号発生回路を含む、ΔΣ変調器。前記第1および第2の差動増幅回路の各々の増幅率は調整可能になっている、請求項3に記載のΔΣ変調器。請求項1から請求項4までのいずれかに記載のΔΣ変調器と、前記予め定められた第1の周期よりも長い予め定められた第2の周期でリセットされ、前記ΔΣ変調器から出力されるパルス信号の数をカウントし、カウント値を示すデジタルコードを出力するデジタルフィルタとを備える、A/D変換器。以上のように、フィードフォワード型ΔΣ変調器は歪みが小さいことから様々な用途に用いられているが、スイッチトキャパシタ回路または抵抗などで電圧を加算し、それをコンパレータにて量子化していた。このため多くのキャパシタが必要となり、回路面積が大きくなるという問題があった。それゆえに、この発明の主たる目的は、回路面積が小さなΔΣ変調器と、それを用いたA/D変換器を提供することである。この発明に係るΔΣ変調器は、差動入力信号をパルス信号列に変換するΔΣ変調器であって、カスコード接続されたN段ただし、Nは2以上の整数であるの積分回路を備えたものである。初段の積分回路は、差動入力信号の電圧に応じた量の電荷を予め定められた第1の周期でサンプリングし、サンプリングした電荷量を積分し、積分値に応じた電圧の差動信号を出力する。2段目以降の各積分回路は、前段の積分回路の差動出力信号の電圧に応じた量の電荷を予め定められた第1の周期でサンプリングし、サンプリングした電荷量を積分し、積分値に応じた電圧の差動信号を出力する。このΔΣ変調器は、さらに、差動入力信号の電圧およびN段の積分回路の差動出力信号の電圧にそれぞれ第1~第N1の重み付け係数を乗算して加算し、加算した電圧が予め定められたしきい値電圧を超えた場合にパルス信号を出力するコンパレータと、パルス信号に応答して、予め定められたしきい値電圧に応じた量の電荷を初段の積分回路の積分値から減算するD/A変換器とを備える。コンパレータは、それぞれ差動入力信号およびN段の積分回路の差動出力信号を増幅する第1~第N1の差動増幅回路を含む。第1~第N1の差動増幅回路の増幅率はそれぞれ第1~第N1の重み付け係数に応じた値に設定され、第1~第N1の差動増幅回路の第1の出力ノードは互いに接続され、それらの第2の出力ノードは互いに接続される。コンパレータは、さらに、第1および第2の出力ノード間の電圧が予め定められたしきい値電圧を超えた場合にパルス信号を出力する信号発生回路を含む。この発明に係るΔΣ変調器では、差動入力信号の電圧およびN段の積分回路の差動出力信号の電圧の重み付け加算は、コンパレータ内の第1~第N1の差動増幅回路によって行われる。したがって、重み付け加算をスイッチトキャパシタ回路によって行っていた従来よりも、回路面積の低減化を図ることができる。[実施の形態1]本発明の実施の形態1による2次CIFF型ΔΣ変調器は、図1に示すように、入力端子TIP,TINと、カスコード接続された2段の積分回路INT1,INT2と、3差動入力のコンパレータCMP1とを備える。入力端子TIP,TINは、それぞれ差動入力信号VIP,VINを受ける。差動入力信号VIP,VINの各々は、アナログ信号である。差動入力信号VIP,VINは、コンパレータCMP1の第1差動信号入力端子T1P,T1Nにそれぞれ与えられるとともに、初段の積分回路INT1に与えられる。初段の積分回路INT1は、スイッチトキャパシタ回路SC1、差動増幅回路A1、およびキャパシタCL1P,CL1Nを含む。スイッチトキャパシタ回路SC1は、スイッチS1~S8、キャパシタCS1P,CS1N、およびD/A変換器DAP,DANを含む。スイッチS1、キャパシタCS1P、およびスイッチS4は、入力端子TIPと差動増幅回路A1の反転入力端子-入力端子との間に直列接続される。スイッチS2の一方端子はスイッチS1とキャパシタCS1Pの一方電極との間のノードに接続され、スイッチS2の他方端子はD/A変換器DAPの出力電圧を受ける。D/A変換器DAPは、コンパレータCMP1の出力信号VOP,VONがともにLレベルである場合は接地電圧VSSを出力し、信号VOP,VONがそれぞれHレベルおよびLレベルである場合は正の参照電圧VREFPを出力し、信号VOP,VONがそれぞれLレベルおよびHレベルである場合は負の参照電圧VREFNを出力する。スイッチS3の一方端子はキャパシタCS1Pの他方電極とスイッチS4との間のノードに接続され、スイッチS3の他方端子は接地電圧VSSを受ける。同様に、スイッチS5、キャパシタCS1N、およびスイッチS8は、入力端子TINと差動増幅回路A1の非反転入力端子入力端子との間に直列接続される。スイッチS6の一方端子はスイッチS5とキャパシタCS1Nの一方電極との間のノードに接続され、スイッチS6の他方端子はD/A変換器DANの出力電圧を受ける。D/A変換器DANは、D/A変換器DAPと同じである。スイッチS7の一方端子はキャパシタCS1Nの他方電極とスイッチS8との間のノードに接続され、スイッチS7の他方端子は接地電圧VSSを受ける。キャパシタCL1Pは、差動増幅回路A1の反転入力端子と非反転出力端子との間に接続される。キャパシタCL1Nは、差動増幅回路A1の非反転入力端子と反転出力端子との間に接続される。スイッチS1~S8のうちの奇数番のスイッチS1,S3,S5,S7と偶数番のスイッチS2,S4,S6,S8とは、所定の周期で交互にオンされる。奇数番のスイッチS1,S3,S5,S7がオンされると、キャパシタCS1P,CS1Nがそれぞれ差動入力信号VIP,VINの電圧に充電され、キャパシタCS1P,CS1Nにはそれぞれ差動入力信号VIP,VINの電圧に応じた量の電荷が蓄えられる。次に、偶数番のスイッチS2,S4,S6,S8がオンされると、キャパシタCS1P,CS1Nに蓄えられた電荷がそれぞれキャパシタCL1P,CL1Nに転送される。差動増幅回路A1は、それぞれキャパシタCL1P,CL1Nの端子間電圧に応じたレベルの差動信号V1P,V1Nを出力する。すなわち、初段の積分回路INT1は、差動入力信号VIP,VINの電圧に応じた量の電荷を所定の周期でサンプリングし、サンプリングした電荷量を積分し、積分値に応じた電圧の差動信号V1P,V1Nを出力する。差動信号V1P,V1Nは、コンパレータCMP1の第2差動信号入力端子T2P,T2Nにそれぞれ与えられるとともに、2段目の積分回路INT2に与えられる。2段目の積分回路INT2は、スイッチトキャパシタ回路SC2、差動増幅回路A2、およびキャパシタCL2P,CL2Nを含む。スイッチトキャパシタ回路SC2は、スイッチS1~S8およびキャパシタCS2P,CS2Nを含む。スイッチS1、キャパシタCS2P、およびスイッチS4は、前段の差動増幅回路A1の非反転出力端子と差動増幅回路A2の反転入力端子-入力端子との間に直列接続される。スイッチS2の一方端子はスイッチS1とキャパシタCS2Pの一方電極との間のノードに接続され、スイッチS2の他方端子は接地電圧VSSを受ける。スイッチS3の一方端子はキャパシタCS2Pの他方電極とスイッチS4との間のノードに接続され、スイッチS3の他方端子は接地電圧VSSを受ける。同様に、スイッチS5、キャパシタCS2N、およびスイッチS8は、前段の差動増幅回路A1の反転出力端子と差動増幅回路A2の非反転入力端子入力端子との間に直列接続される。スイッチS6の一方端子はスイッチS5とキャパシタCS2Nの一方電極との間のノードに接続され、スイッチS6の他方端子は接地電圧VSSを受ける。スイッチS7の一方端子はキャパシタCS2Nの他方電極とスイッチS8の間のノードに接続され、スイッチS7の他方端子は接地電圧VSSを受ける。キャパシタCL2Pは、差動増幅回路A2の反転入力端子と非反転出力端子との間に接続される。キャパシタCL2Nは、差動増幅回路A2の非反転入力端子と反転出力端子との間に接続される。スイッチS1~S8のうちの奇数番のスイッチS1,S3,S5,S7と偶数番のスイッチS2,S4,S6,S8とは、所定の周期で交互にオンされる。奇数番のスイッチS1,S3,S5,S7がオンされると、キャパシタCS2P,CS2Nがそれぞれ前段の差動増幅回路A1の差動出力信号V1P,V1Nの電圧に充電され、キャパシタCS2P,CS2Nにはそれぞれ差動出力信号V1P,V1Nの電圧に応じた量の電荷が蓄えられる。次に、偶数番のスイッチS2,S4,S6,S8がオンされると、キャパシタCS2P,CS2Nに蓄えられた電荷がそれぞれキャパシタCL2P,CL2Nに転送される。差動増幅回路A2は、キャパシタCL2P,CL2Nの端子間電圧に応じたレベルの差動信号V2P,V2Nを出力する。すなわち、2段目の積分回路INT2は、前段の積分回路INT1の差動出力信号V1P,V1Nの電圧に応じた量の電荷を所定の周期でサンプリングし、サンプリングした電荷量を積分し、積分値に応じた電圧の差動信号V2P,V2Nを出力する。差動信号V2P,V2Nは、コンパレータCMP1の第3差動信号入力端子T3P,T3Nにそれぞれ与えられる。コンパレータCMP1は、第1差動信号入力端子T1P,T1Nに入力された差動入力信号VIP,VINの電圧と、第2差動信号入力端子T2P,T2Nに入力された差動信号V1P,V1Nの電圧と、第3差動信号入力端子T3P,T3Nに入力された差動信号V2P,V2Nの電圧とにそれぞれ重み付け係数WC1,WC2,WC3を乗算した後に加算する。コンパレータCMP1は、加算して得られた電圧が正のしきい値電圧VTHPよりも高い場合は、信号VOPをLレベル接地電圧VSSからHレベル電源電圧VCCに立ち上げる。信号VOPがHレベルに立ち上げられると、D/A変換器DAP,DANが負の参照電圧VREFNを出力する。これにより、初段の積分回路INT1のキャパシタCL1P,CL1Nの電荷が正のしきい値電圧VTHPに応じた量だけ減少し、信号VOPがLレベルに立ち下げられる。またコンパレータCMP1は、加算して得られた電圧が負のしきい値電圧VTHNよりも低い場合は、信号VONをLレベルからHレベルに立ち上げる。信号VONがHレベルに立ち上げられると、D/A変換器DAP,DANが正の参照電圧VREFPを出力する。これにより、初段の積分回路INT1のキャパシタCL1P,CL1Nの電荷が負のしきい値電圧VTHNに応じた量だけ増加し、信号VONがLレベルに立ち下げられる。図2は、コンパレータCMP1の構成を示す回路ブロック図である。図2において、コンパレータCMP1は、NチャネルMOSトランジスタQ1A~Q1C,Q2A~Q2C,Q3A~Q3C、PチャネルMOSトランジスタPA,PB、およびラッチ回路LTを含む。NチャネルMOSトランジスタQ1A,Q2A,Q3AのドレインはともにノードN1に接続され、それらのゲートはそれぞれ差動信号入力端子T1P,T2P,T3Pに接続され、それらのソースはそれぞれノードN3~N5に接続される。NチャネルMOSトランジスタQ1B,Q2B,Q3BのドレインはともにノードN2に接続され、それらのゲートはそれぞれ差動信号入力端子T1N,T2N,T3Nに接続され、それらのソースはそれぞれノードN3~N5に接続される。NチャネルMOSトランジスタQ1C,Q2C,Q3CのドレインはそれぞれノードN3~N5に接続され、それらのゲートはともに信号φENを受け、それらのソースはともに接地電圧VSSを受ける。PチャネルMOSトランジスタPAのソースは電源電圧VCCを受け、そのゲートおよびドレインはともにノードN1に接続される。PチャネルMOSトランジスタPBのソースは電源電圧VCCを受け、そのゲートおよびドレインはともにノードN2に接続される。トランジスタPA,PB,Q1A,Q1B,Q1Cは第1の差動増幅回路を構成する。トランジスタPA,PB,Q2A,Q2B,Q2Cは第2の差動増幅回路を構成する。トランジスタPA,PB,Q3A,Q3B,Q3Cは第3の差動増幅回路を構成する。トランジスタPA,PBは、第1~第3の差動増幅回路で共用されている。第1~第3の差動増幅回路は、共通の出力ノードN1,N2を有する。第1~第3の差動増幅回路の増幅率gm1,gm2,gm3は、それぞれ上記重み付け係数WC1,WC2,WC3に設定される。なお、トランジスタQA,QBの各々のチャネル幅およびチャネル長をそれぞれW,Lとし、トランジスタQCに流れる電流をIとし、定数をKとすると、差動増幅回路の増幅率gmは、gm=2√[KW/L/I]となる。したがって、トランジスタQA,QBの各々のW/Lと、トランジスタQCのW/Lとを調整することにより、差動増幅回路の増幅率gmを所望の値の重み付け係数WCに設定することができる。信号φENがHレベルにされると、第1~第3の差動増幅回路が活性化される。差動入力信号VIP,VINは第1の差動増幅回路によって増幅され、初段の積分回路INT1の出力信号V1P,V1Nは第2の差動増幅回路によって増幅され、2段目の積分回路INT2の出力信号V2P,V2Nは第3の差動増幅回路によって増幅される。第1~第3の増幅回路の出力信号は、ノードN1,N2で加算される。ラッチ回路LTは、出力ノードN1,N2間の電圧が正のしきい値電圧VTHPよりも高い場合は、信号VOPをLレベルからHレベルに立ち上げる。また、ラッチ回路LTは、出力ノードN1,N2間の電圧が負のしきい値電圧VTHNよりも低い場合は、信号VONをLレベルからHレベルに立ち上げる。次に、図1および図2に示したΔΣ変調器の動作について簡単に説明する。積分回路INT1,INT2の各々において、奇数番のスイッチS1,S3,S5,S7と偶数番のスイッチS2,S4,S6,S8とが、所定の周期で交互にオンされる。初段の積分回路INT1では、差動入力信号VIP,VINの電圧に応じた量の電荷が所定の周期でサンプリングされ、サンプリングされた電荷量が積分され、積分値に応じた電圧の差動信号V1P,V1Nが出力される。2段目の積分回路INT2では、初段の積分回路INT1の差動出力信号V1P,V1Nの電圧に応じた量の電荷が所定の周期でサンプリングされ、サンプリングされた電荷量が積分され、積分値に応じた電圧の差動信号V2P,V2Nが出力される。コンパレータCMP1では、差動入力信号VIP,VINの電圧と、差動信号V1P,V1Nの電圧と、差動信号V2P,V2Nの電圧とにそれぞれ重み付け係数WC1,WC2,WC3が乗算された後に加算される。加算して得られた電圧が正のしきい値電圧VTHPよりも高い場合は、信号VOPがHレベルに立ち上げる。信号VOPがHレベルに立ち上げられると、D/A変換器DAP,DANが負の参照電圧VREFNを出力する。これにより、初段の積分回路INT1のキャパシタCL1P,CL1Nの電荷が正のしきい値電圧VTHPに応じた量だけ減少され、信号VONがLレベルに立ち下げられる。加算して得られた電圧が負のしきい値電圧VTHNよりも低い場合は、信号VONがHレベルに立ち上げる。信号VONがHレベルに立ち上げられると、D/A変換器DAP,DANが正の参照電圧VREFPを出力する。これにより、初段の積分回路INT1のキャパシタCL1P,CL1Nの電荷が負のしきい値電圧VTHNに応じた量だけ増加し、信号VONがLレベルに立ち下げられる。したがって、単位時間当たりの出力信号VOP,VONのパルス数は、差動入力信号VIP,VINの電圧が大きいほど多くなり、差動入力信号VIP,VINの電圧が小さいほど少なくなる。一連の流れを実行すると、積分回路INT1,INT2の各々では、量子化誤差や雑音のみが積分され、差動入力信号VIP,VINが積分回路INT1,INT2の出力信号V1P,V1N,V2P,V2Nに含まれなくなる。よって、積分回路INT1,INT2の出力信号V1P,V1N,V2P,V2Nの振幅が小さくなり、ΔΣ変調器の歪みが小さくなる。この実施の形態1では、スイッチトキャパシタ回路を使用せず、3つの差動増幅回路を用いて差動入力信号VIP,VINの電圧と積分回路INT1の出力信号V1P,V1Nの電圧と積分回路INT2の出力信号V2P,V2Nの電圧とを重み付け加算する。したがって、従来のΔΣ変調器において大きな面積を占めていたキャパシタの面積を約1/2程度にすることができ、回路面積の低減化を図ることができる。また、差動入力信号VIP,VINのインピーダンスが低いままコンパレータCMP1に入力されるので、出力信号VOP,VONのSN比を改善することができる。また図3は、実施の形態1の変更例を示す回路ブロック図であって、図1と対比される図である。図3において、この変更例では、カスコード接続されたn段ただし、nは3以上の整数であるの積分回路INT1~INTnと、n1差動入力のコンパレータCMP2とが設けられる。n段目の積分回路INTnは、前段の積分回路INTn-1の差動出力信号Vn1P,Vn1Nの電圧に応じた量の電荷を所定の周期でサンプリングし、サンプリングした電荷量を積分し、積分値に応じた電圧の差動信号VnP,VnNを出力する。差動信号VnP,VnNは、コンパレータCMP2の第n1差動信号入力端子Tn1P,Tn1Nにそれぞれ与えられる。コンパレータCMP2は、第1差動信号入力端子T1P,T1Nに入力された差動入力信号VIP,VINの電圧と、差動信号入力端子T2P,T2N~Tn1P,Tn1Nに入力された差動信号V1P,V1N~VnP,VnNの電圧とにそれぞれ重み付け係数WC1~WCn1を乗算した後に加算する。コンパレータCMP2は、加算して得られた電圧が正のしきい値電圧VTHPよりも高い場合は、信号VOPをLレベル接地電圧VSSからHレベル電源電圧VCCに立ち上げる。信号VOPがHレベルに立ち上げられると、D/A変換器DAP,DANが負の参照電圧VREFNを出力する。これにより、初段の積分回路INT1のキャパシタCL1P,CL1Nの電荷が正のしきい値電圧VTHPに応じた量だけ減少し、信号VOPがLレベルに立ち下げられる。またコンパレータCMP2は、加算して得られた電圧が負のしきい値電圧VTHNよりも低い場合は、信号VONをLレベルからHレベルに立ち上げる。信号VONがHレベルに立ち上げられると、D/A変換器DAP,DANが正の参照電圧VREFPを出力する。これにより、初段の積分回路INT1のキャパシタCL1P,CL1Nの電荷が負のしきい値電圧VTHNに応じた量だけ増加し、信号VONがLレベルに立ち下げられる。コンパレータCMP2は、図2で示したものと同様の構成であり、PチャネルMOSトランジスタPA,PBと、n1組のNチャネルMOSトランジスタQ1A~Q1C,Q2A~Q2C,...,Qn1A~Qn1Cと、ラッチ回路LTを含む。NチャネルMOSトランジスタQn1AのドレインはノードN1に接続され、そのゲートは第n1差動信号入力端子Tn1Pに接続される。NチャネルMOSトランジスタQn1BのドレインはノードN2に接続され、そのゲートは第n1差動信号入力端子Tn1Nに接続される。NチャネルMOSトランジスタQn1CのドレインはトランジスタQn1A,Qn1Bのソースに接続され、そのゲートは信号φENを受け、そのソースは接地電圧VSSを受ける。トランジスタPA,PB,Qn1,Qn1B,Qn1Cは第n1の差動増幅回路を構成する。トランジスタPA,PBは、第1~第n1の差動増幅回路で共用されている。第1~第n1の差動増幅回路は、共通の出力ノードN1,N2を有する。第1~第n1の差動増幅回路の増幅率gm1~gmn1は、それぞれ上記重み付け係数WC1~WCn1に設定される。他の構成および動作は、実施の形態1と同じであるので、その説明は繰り返さない。この変更例では、実施の形態1と同じ効果が得られる。[実施の形態2]図4は、この発明の実施の形態2による2次CIFF型ΔΣ変調器に含まれる3差動入力のコンパレータCMP3の構成を示す回路ブロック図であって、図2と対比される図である。実施の形態1では、コンパレータCMP3における重み付け係数WC1~WC3が固定されていた。しかし、コンパレータCMP3を構成するトランジスタの製造ばらつきにより、または動作中の積分回路INT1,INT2の出力電圧の変動により、重み付け係数WC1~WC3が所望の値から変わる可能性がある。そこで、この実施の形態2では、重み付け係数WC1~WC3が調整可能にされる。図4において、このコンパレータCMP3では、NチャネルMOSトランジスタQ1Cが複数組図では10組のNチャネルMOSトランジスタQD1~QD10およびNチャネルMOSトランジスタQE1~QE10で置換される。トランジスタQD1~QD10のドレインはともにノードN3に接続され、それらのゲートはそれぞれ設定信号φ1~φ10を受ける。トランジスタQE1~QE10のドレインはそれぞれトランジスタQD1~QD10のソースに接続され、それらのゲートはともに信号φENを受け、それらのソースはともに接地電圧VSSを受ける。トランジスタPA,PB,Q1A,Q1B,QD1~QD10,QE1~QE10は、第1の差動増幅回路を構成する。設定信号φ1~φ10のうちの所望の数の設定信号たとえば、φ1~φ5をHレベルにし、残りの設定信号この場合はφ6~φ10をLレベルにすることにより、第1の差動増幅回路の増幅率gm1を調整して重み付け係数WC1を所望の値に設定することができる。また、トランジスタQD11~QD20のドレインはともにノードN4に接続され、それらのゲートはそれぞれ設定信号φ11~φ20を受ける。トランジスタQE11~QE20のドレインはそれぞれトランジスタQD11~QD20のソースに接続され、それらのゲートはともに信号φENを受け、それらのソースはともに接地電圧VSSを受ける。トランジスタPA,PB,Q2A,Q2B,QD11~QD20,QE11~QE20は、第2の差動増幅回路を構成する。設定信号φ11~φ20のうちの所望の数の設定信号たとえば、φ11~φ15をHレベルにし、残りの設定信号この場合はφ16~φ20をLレベルにすることにより、第2の差動増幅回路の増幅率gm2を調整して重み付け係数WC2を所望の値に設定することができる。トランジスタQD21~QD30のドレインはともにノードN5に接続され、それらのゲートはそれぞれ設定信号φ21~φ30を受ける。トランジスタQE21~QE30のドレインはそれぞれトランジスタQD21~QD30のソースに接続され、それらのゲートはともに信号φENを受け、それらのソースはともに接地電圧VSSを受ける。トランジスタPA,PB,Q3A,Q3B,QD21~QD30,QE21~QE30は、第1の差動増幅回路を構成する。設定信号φ1~φ10のうちの所望の数の設定信号たとえば、φ21~φ25をHレベルにし、残りの設定信号この場合はφ26~φ30をLレベルにすることにより、第3の差動増幅回路の増幅率gm3を調整して重み付け係数WC3を所望の値に設定することができる。他の構成および動作は、実施の形態1と同じであるので、その説明は繰り返さない。この実施の形態2では、コンパレータCMP3における重み付け係数WC1~WC3の各々を所望の値に変更することができる。なお、トランジスタQD1~QD10QD11~QD20,またはQD21~QD30のW/Lは、互いに同じ値であってもよいし、互いに異なる値であってもよい。また、トランジスタQD1~QD10QD11~QD20,またはQD21~QD30のW/Lを2のべき乗に比例して順次増大させれば、重み付け係数WC1WC2,またはWC3の調整幅を広くすることができる。[実施の形態3]図5は、この発明の実施の形態3による2次CIFF型ΔΣ変調器の構成を示す回路ブロック図であって、図1と対比される図である。図5を参照して、このΔΣ変調器が図1のΔΣ変調器と異なる点は、キャパシタCF1P,CF1Nおよびスイッチトキャパシタ回路SC3が追加され、3差動入力のコンパレータCMP1が2差動入力のコンパレータCMP4で置換されている点である。差動入力信号VIP,VINは、それぞれコンパレータCMP4の第1差動信号入力端子T1N,T1Pに与えられる。スイッチトキャパシタ回路SC3は、スイッチS1~S3,S5~S7およびキャパシタCS3P,CS3Nを含む。スイッチS1およびキャパシタCS3Pは、2段目の差動増幅回路A2の非反転出力端子とコンパレータCMP4の第2差動信号入力端子T2Nとの間に直列接続される。スイッチS2の一方端子はスイッチS1とキャパシタCS3Pの一方電極との間のノードに接続され、スイッチS2の他方端子は接地電圧VSSを受ける。スイッチS3の一方端子はキャパシタCS3Pの他方電極に接続され、スイッチS3の他方端子は接地電圧VSSを受ける。同様に、スイッチS5およびキャパシタCS3Nは、2段目の差動増幅回路A2の反転出力端子とコンパレータCMP4の第2差動信号入力端子T2Pとの間に直列接続される。スイッチS6の一方端子はスイッチS5とキャパシタCS3Nの一方電極との間のノードに接続され、スイッチS6の他方端子は接地電圧VSSを受ける。スイッチS7の一方端子はキャパシタCS2Nの他方電極に接続され、スイッチS7の他方端子は接地電圧VSSを受ける。スイッチS1~S3,S5~S7のうちの奇数番のスイッチS1,S3,S5,S7と偶数番のスイッチS2,S6とは、所定の周期で交互にオンされる。奇数番のスイッチS1,S3,S5,S7がオンされると、キャパシタCS3P,CS3Nがそれぞれ前段の差動増幅回路A2の差動出力信号V2P,V2Nの電圧に充電され、キャパシタCS3P,CS3Nにはそれぞれ差動出力信号V2P,V2Nの電圧に応じた量の電荷が蓄えられる。次に、偶数番のスイッチS2,S6がオンされると、キャパシタCS3P,CS3Nの端子間電圧がそれぞれコンパレータCMP4の第2差動信号入力端子T2N,T2Pに与えられる。キャパシタCF1Pは、スイッチトキャパシタ回路SC2のスイッチS1とキャパシタCS2Pの一方電極との間のノードと、コンパレータCMP4の第2差動信号入力端子T2Nとの間に接続される。キャパシタCF1Nは、スイッチトキャパシタ回路SC2のスイッチS5とキャパシタCS2Nの一方電極との間のノードと、コンパレータCMP4の第2差動信号入力端子T2Pとの間に接続される。スイッチトキャパシタ回路SC3およびキャパシタCF1P,CF1Nにより、初段の積分回路INT1の差動出力信号V1P,V1Nの電圧に重み付け係数WC11が乗算されるとともに、2段目の積分回路INT2の差動出力信号V2P,V2Nの電圧に重み付け係数WC12が乗算された後、それらが加算される。重み付け係数WC11は、キャパシタCF1Pの容量値とキャパシタCS3Pの容量値との比によって決まる。重み付け係数WC12は、キャパシタCF1Nの容量値とキャパシタCS3Nの容量値との比によって決まる。加算結果は、コンパレータCMP4の第2差動信号入力端子T2N,T2Pに与えられる。コンパレータCMP4は、第1差動信号入力端子T1P,T1Nに入力された差動入力信号VIN,VIPの電圧に重み付け係数WC13を乗算するとともに、第2差動信号入力端子T2P,T2Nに入力された差動入力信号に重み付け係数WC14を乗算した後、それらを加算する。コンパレータCMP4は、加算して得られた電圧が正のしきい値電圧VTHPよりも高い場合は、信号VOPをLレベルからHレベルに立ち上げる。信号VOPがHレベルに立ち上げられると、D/A変換器DAP,DANが負の参照電圧VREFNを出力する。これにより、初段の積分回路INT1のキャパシタCL1P,CL1Nの電荷が正のしきい値電圧VTHPに応じた量だけ減少し、信号VOPがLレベルに立ち下げられる。またコンパレータCMP4は、加算して得られた電圧が負のしきい値電圧VTHNよりも低い場合は、信号VONをLレベルからHレベルに立ち上げる。信号VONがHレベルに立ち上げられると、D/A変換器DAP,DANが正の参照電圧VREFPを出力する。これにより、初段の積分回路INT1のキャパシタCL1P,CL1Nの電荷が負のしきい値電圧VTHNに応じた量だけ増加し、信号VONがLレベルに立ち下げられる。一連の流れを実行すると、積分回路INT1,INT2の各々では、量子化誤差や雑音のみが積分され、差動入力信号VIP,VINが積分回路INT1,INT2の出力信号V1P,V1N,V2P,V2Nに含まれなくなる。よって、積分回路INT1,INT2の出力信号V1P,V1N,V2P,V2Nの振幅が小さくなり、ΔΣ変調器の歪みが小さくなる。この実施の形態3では、差動入力信号VIP,VINを重み付け加算するためのスイッチトキャパシタ回路が不要であるので、回路面積を小さくすることができる。また、差動入力信号VIP,VINのインピーダンスが低いままコンパレータCMP4に入力される上、コンパレータへのノイズの経路が減るため、出力信号VOP,VONのSN比が実施の形態1よりも改善される。[実施の形態4]図6は、この発明の実施の形態4によるA/D変換器の構成を示すブロック図である。図6において、このA/D変換器は、ΔΣ変調器1とデジタルフィルタ2を備える。ΔΣ変調器1は、実施の形態1~3のうちのいずれかの実施の形態で示したΔΣ変調器であり、差動入力信号VIP,VINをパルス信号列VOP,VONに変換する。パルス信号列VOP,VONにおける単位時間当たりのパルス信号の数は、差動入力信号VIP,VINの電圧に応じて変化する。デジタルフィルタ2は、ΔΣ変調器1のサンプリング周期の複数倍の周期でリセットされ、ΔΣ変調器1から出力されるパルス信号の数をカウントし、カウント値を示すデジタルコードDCを出力するカウンタである。デジタルコードDCは、差動入力信号VIP,VINの電圧を示す。デジタルフィルタ2は、FIRフィルタでもよいし、IIRフィルタでもよい。この実施の形態4でも、実施の形態1、2または3と同じ効果が得られる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"