トレンチ型絶縁ゲート半導体素子と、該トレンチ型絶縁ゲート半導体素子のゲートに接続する保護回路素子とを同じ半導体基板に備えた絶縁ゲート型半導体装置において、前記トレンチ型絶縁ゲート半導体素子は、半導体基板上の半導体層の主面に複数の溝が形成され、前記複数の溝内と該溝の外に、第1の電極に接続される多結晶シリコンゲート層がゲート絶縁膜を介して形成され、前記半導体層の主面とは反対の面に第2の電極が形成され、前記各多結晶シリコンゲート層の間には、第3の電極に接続される拡散層が形成され、前記多結晶シリコンゲート層は溝上の多結晶シリコンゲート層領域と溝上以外にまで延長した多結晶シリコンゲート層領域とを有し、前記第1の電極と前記多結晶シリコンゲート層とは前記溝上以外にまで延長した多結晶シリコンゲート層領域上で接続され、前記保護回路素子として備えた多結晶シリコンダイオードは、前記半導体基板上の半導体層の主面に絶縁膜を介して形成され、前記ダイオードの多結晶シリコン層の膜厚が、前記第1の電極と前記ゲート層とを接続するために前記溝上以外にまで延長したゲート層領域の多結晶シリコン層の膜厚より薄いことを特徴とする絶縁ゲート型半導体装置。請求項1に記載の絶縁ゲート型半導体装置において、前記保護回路素子として横型MOSFETを備え、該横型MOSFETが半導体基板上の半導体層の主面にゲート酸化膜を介して配置した多結晶シリコン層を有し、該ゲート酸化膜を介して配置した多結晶シリコン層の膜厚が、前記ダイオードの多結晶シリコン層の膜厚より厚いことを特徴とする絶縁ゲート型半導体装置。請求項2に記載の絶縁ゲート型半導体装置において、前記保護回路素子として多結晶シリコン層を抵抗体に用いた抵抗素子を備え、該抵抗素子の多結晶シリコン層の膜厚が、前記横型MOSFETの多結晶シリコン層の膜厚より薄いことを特徴とする絶縁ゲート型半導体装置。請求項1から請求項3のいずれか1項に記載の絶縁ゲート型半導体装置において、前記トレンチ型絶縁ゲート半導体素子がパワーMOSFETであることを特徴とする絶縁ゲート型半導体装置。請求項1から請求項3のいずれか1項に記載の絶縁ゲート型半導体装置において、前記トレンチ型絶縁ゲート半導体素子がIGBTであることを特徴とする絶縁ゲート型半導体装置。請求項5に記載の絶縁ゲート型半導体装置において、前記トレンチ型IGBTが、主IGBTと、該主IGBTの半導体基板上の面積より小さな面積の電流検出用IGBTとを備えていることを特徴とする絶縁ゲート型半導体装置。トレンチ型絶縁ゲート半導体素子と、該トレンチ型絶縁ゲート半導体素子のゲートに接続するゲート保護ダイオードとを同じ半導体基板に備えた絶縁ゲート型半導体装置において、前記トレンチ型絶縁ゲート半導体素子は、半導体基板上の半導体層の主面に複数の溝が形成され、前記複数の溝内と該溝の外に、第1の電極に接続されるゲート層がゲート絶縁膜を介して形成され、前記半導体層の主面とは反対の面に第2の電極が形成され、前記各ゲート層の間には、第3の電極に接続される拡散層が形成され、前記ゲート層は溝上のゲート層領域と溝上以外にまで延長したゲート層領域とを有し、前記第1の電極と前記ゲート層は前記溝上以外にまで延長したゲート層領域上で接続され、前記ダイオードは前記半導体基板上の半導体層の主面に形成された絶縁膜上に形成され、前記ダイオードの膜厚は前記第1の電極と前記ゲート層とを接続するために前記溝上以外にまで延長したゲート層領域の膜厚より薄いことを特徴とする絶縁ゲート型半導体装置。請求項7に記載の絶縁ゲート型半導体装置において、前記ダイオードが多結晶シリコンダイオードであり、前記溝上以外に延長したゲート層が多結晶シリコン層であることを特徴とする絶縁ゲート型半導体装置。前記トレンチ型絶縁ゲート半導体素子はMOSFETとして、半導体基板上の半導体層の主面に複数の溝が形成され、前記複数の溝内に、ゲート電極に接続されるゲート層がゲート絶縁膜を介して形成され、前記半導体層の主面とは反対の面にドレイン電極が形成され、前記各ゲート層の間には、ソース電極に接続されるソース拡散層が形成されてなり、前記ソース電極に接続されるソース拡散層の深さは、前記横型絶縁ゲート半導体素子のソース拡散層の深さに対して同じまたは浅く形成されてなる請求項7あるいは請求項8のいずれかに記載の絶縁ゲート型半導体装置。前記トレンチ型絶縁ゲート半導体素子は、半導体基板上の半導体層の主面に複数の溝が形成され、前記複数の溝内に、ゲート電極に接続されるゲート層がゲート絶縁膜を介して形成され、前記半導体層の主面とは反対の面にコレクタ電極が形成され、前記各ゲート層の間には、エミッタ電極に接続されるエミッタ拡散層が形成され、前記エミッタ拡散層の深さは、前記横型絶縁ゲート半導体素子のソース拡散層の深さに対して同じまたは浅く形成されてなる請求項7あるいは請求項8のいずれかに記載の絶縁ゲート型半導体装置。トレンチ型パワーMOSFETとこれを保護するためのFETを同一チップ上に形成する方法に関しては、特許文献4において開示されている。本公報では、トレンチ型パワーMOSFETのソース拡散層を溝形成工程の前に形成する一般的な製造方法を用いているが、保護回路用の横型MOSFETとしてトレンチ内に埋め込まれた溝ゲートの側面を利用した構造を用いているため、ソース領域はトレンチ型パワーMOSFETのソース領域と同時に形成できる。このため、保護回路用の横型MOSFETのソース拡散層のための追加マスクが不要となるという利点がある。しかし、保護回路用の横型MOSFETのゲートとしてトレンチ内に埋め込まれた溝ゲートの側面の一部だけを利用するため、ゲート幅Wを長くするためには素子面積が大きくなるという問題があった。また、溝ゲートの底部はゲート酸化膜を介してボディ領域が形成されており、このボディ領域はソースと接続して使用するため、ゲートソース間容量が大きくなるという問題があった。また、特許文献2で開示されているようにトレンチ型パワーMOSFETのソース拡散層を溝形成工程の前に形成する一般的な製造方法を用いた場合には、特許文献1でも開示しているように、ゲートと自己整合でソース拡散層とドレイン拡散層を形成する従来構造の横型MOSFETを内蔵するためには横型MOSFETのソース拡散層形成のために追加のマスクが必要となり、製造コストが上昇するという問題があった。さらに、トレンチ型パワーMOSFETのソース拡散層と横型MOSFETのソース拡散層は溝形成工程の前に形成するため、溝形成において通常実施する高温長時間の犠牲酸化膜形成工程により、トレンチ型パワーMOSFETのソース拡散層とチャネル拡散層、及び横型MOSFETのソース拡散層を浅く制御することが難しいという問題があった。従って、トレンチ型パワーMOSFETのゲートソース間容量の低減やチャネル長を短くして低損失化することや横型MOSFETのゲートソース間容量の低減が難しいという問題があった。一方、トレンチ型パワーMOSFETとこれのゲートの静電破壊を保護するためのダイオードを同一チップ上に形成する方法に関しては、トレンチ型パワーMOSFETの低損失やゲートソース間容量の増加防止を考慮し、なおかつ、マスク枚数の増加を極力抑える検討が十分なされていなかった。本発明が解決しようとする課題は、トレンチ型絶縁ゲート半導体素子と横型絶縁ゲート半導体素子または多結晶シリコンダイオードを同一チップ上に形成しても性能を高めることができる絶縁ゲート型半導体装置を提供することにある。前記課題を解決するために、本発明は、トレンチ型絶縁ゲート半導体素子と、該トレンチ型絶縁ゲート半導体素子のゲートに接続する保護回路素子とを同じ半導体基板に備えた絶縁ゲート型半導体装置において、前記トレンチ型絶縁ゲート半導体素子は、半導体基板上の半導体層の主面に複数の溝が形成され、前記複数の溝内と該溝の外に、第1の電極に接続される多結晶シリコンゲート層がゲート絶縁膜を介して形成され、前記半導体層の主面とは反対の面に第2の電極が形成され、前記各多結晶シリコンゲート層の間には、第3の電極に接続される拡散層が形成され、前記多結晶シリコンゲート層は溝上の多結晶シリコンゲート層領域と溝上以外にまで延長した多結晶シリコンゲート層領域とを有し、前記第1の電極と前記多結晶シリコンゲート層とは前記溝上以外にまで延長した多結晶シリコンゲート層領域上で接続され、前記保護回路素子として備えた多結晶シリコンダイオードは、前記半導体基板上の半導体層の主面に絶縁膜を介して形成され、前記ダイオードの多結晶シリコン層の膜厚が、前記第1の電極と前記ゲート層とを接続するために前記溝上以外にまで延長したゲート層領域の多結晶シリコン層の膜厚より薄いことを特徴とする絶縁ゲート型半導体装置を構成したものである。前記絶縁ゲート型半導体装置を構成するに際しては、以下の要素を付加することができる。1前記保護回路素子として横型MOSFETを備え、該横型MOSFETが半導体基板上の半導体層の主面にゲート酸化膜を介して配置した多結晶シリコン層を有し、該ゲート酸化膜を介して配置した多結晶シリコン層の膜厚が、前記ダイオードの多結晶シリコン層の膜厚より厚いこと。2前記保護回路素子として多結晶シリコン層を抵抗体に用いた抵抗素子を備え、該抵抗素子の多結晶シリコン層の膜厚が、前記横型MOSFETの多結晶シリコン層の膜厚より薄いこと。3前記トレンチ型絶縁ゲート半導体素子がパワーMOSFETであること。4前記トレンチ型絶縁ゲート半導体素子がIGBTであること。5前記トレンチ型IGBTが、主IGBTと、該主IGBTの半導体基板上の面積より小さな面積の電流検出用IGBTとを備えていること。あるいは、前記課題を解決するために、本発明は、トレンチ型絶縁ゲート半導体素子と、該トレンチ型絶縁ゲート半導体素子のゲートに接続するゲート保護ダイオードとを同じ半導体基板に備えた絶縁ゲート型半導体装置において、前記トレンチ型絶縁ゲート半導体素子は、半導体基板上の半導体層の主面に複数の溝が形成され、前記複数の溝内と該溝の外に、第1の電極に接続されるゲート層がゲート絶縁膜を介して形成され、前記半導体層の主面とは反対の面に第2の電極が形成され、前記各ゲート層の間には、第3の電極に接続される拡散層が形成され、前記ゲート層は溝上のゲート層領域と溝上以外にまで延長したゲート層領域とを有し、前記第1の電極と前記ゲート層は前記溝上以外にまで延長したゲート層領域上で接続され、前記ダイオードは前記半導体基板上の半導体層の主面に形成された絶縁膜上に形成され、前記ダイオードの膜厚は前記第1の電極と前記ゲート層とを接続するために前記溝上以外にまで延長したゲート層領域の膜厚より薄いことを特徴とする絶縁ゲート型半導体装置を構成したものである。前記絶縁ゲート型半導体装置を構成するに際しては、以下の要素を付加することができる。1前記ダイオードが多結晶シリコンダイオードであり、前記溝上以外に延長したゲート層が多結晶シリコン層であること。2前記トレンチ型絶縁ゲート半導体素子はMOSFETとして、半導体基板上の半導体層の主面に複数の溝が形成され、前記複数の溝内に、ゲート電極に接続されるゲート層がゲート絶縁膜を介して形成され、前記半導体層の主面とは反対の面にドレイン電極が形成され、前記各ゲート層の間には、ソース電極に接続されるソース拡散層が形成されてなり、前記ソース電極に接続されるソース拡散層の深さは、前記横型絶縁ゲート半導体素子のソース拡散層の深さに対して同じまたは浅く形成されてなる。3前記トレンチ型絶縁ゲート半導体素子は、半導体基板上の半導体層の主面に複数の溝が形成され、前記複数の溝内に、ゲート電極に接続されるゲート層がゲート絶縁膜を介して形成され、前記半導体層の主面とは反対の面にコレクタ電極が形成され、前記各ゲート層の間には、エミッタ電極に接続されるエミッタ拡散層が形成され、前記エミッタ拡散層の深さは、前記横型絶縁ゲート半導体素子のソース拡散層の深さに対して同じまたは浅く形成されてなる。前記した手段によれば、トレンチ型絶縁ゲート半導体素子と保護回路素子ダイオードとを同一半導体基板上に形成するに際して、絶縁ゲート半導体素子のゲート層領域の膜厚よりダイオードの膜厚を薄く形成するようにしたため、トレンチ型絶縁半導体素子の第3の電極に接続される拡散層とダイオードのカソード用拡散層を同一工程で形成することができ、プロセスコストを低減できるとともに、低損失かつ入力容量の小さいトレンチ型絶縁半導体素子を用いることができ、性能の向上を図ることが可能になる。以上説明したように、本発明よれば、トレンチ型絶縁ゲート半導体素子と保護回路素子ダイオードを同一基板上に形成するに際して、絶縁ゲート半導体素子のゲート層領域の膜厚よりダイオードの膜厚を薄く形成するようにしたため、トレンチ型絶縁半導体素子の第3の電極に接続される拡散層とダイオードのカソード用拡散層を同一工程で形成することができ、プロセスコストを低減できるとともに、低損失かつ入力容量の小さいトレンチ型絶縁半導体素子を用いることができ、性能の向上を図ることが可能になる。以下、本発明の一実施形態を図面に基づいて説明する。実施形態1図1は本発明の第1実施形態を示す保護機能内蔵絶縁ゲート型半導体装置の縦断面図、図2は保護機能内蔵絶縁ゲート型半導体装置の要部平面断面図、図3は図2のa-a線に沿う縦断面図である。図1ないし図3において、絶縁ゲート型半導体装置は、電力用絶縁ゲート型半導体素子として、例えば、トレンチ型パワーMOSFET30を備えているとともに、このFET30の動作、例えば、保護動作に関連する素子、すなわちFET30の動作を制御するとともにFET30を保護するための横型絶縁ゲート型半導体素子として、例えば、横型MOSFET32を備え、さらに、横型MOSFET32とともにトレンチ型パワーMOSFET30を保護するための回路素子として、多結晶シリコンダイオード44、キャパシタ48、抵抗図示省略を備え、これらの素子が同一チップ上に形成されている。具体的には、高濃度n型基板半導体基板1上には半導体層としてn型エピタキシャル層2、p型ウエル3a、3bが形成されている。そして半導体層の主面には酸化膜4が形成されているとともに、複数の溝トレンチ5が形成されている。各溝5内にはゲート酸化膜ゲート絶縁膜6aを介して多結晶シリコン層ゲート層7a、7bが形成されている。多結晶シリコン層7b上には酸化膜14を介して、トレンチ型パワーMOSFET30の第1の電極となるゲート電極15bが形成され、多結晶シリコン層7a上には酸化膜14を介して、FET30の第3の電極となるソース電極15aが形成されている。そして各溝5間にはボディチャネル拡散層8、高濃度p型拡散層12a、ソース拡散層高濃度n型拡散層13aが形成されている。なお、FET30の第2の電極であるドレイン電極は裏面電極18として基板1の裏面側に形成されている。一方、横型MOSFET32として、半導体層の主面に、ゲート酸化膜6bを介して、ゲート電極に接続される多結晶シリコン層主ゲート層7cが形成され、半導体層としてのp型ウエル3b内のうち多結晶シリコン層7cを臨む領域を間にして、ドレイン電極15eに接続されるドレイン拡散層13cとソース電極15dに接続されるソース拡散層13bとが形成されている。またソース拡散層13bに隣接して、ボディ領域であるp型拡散層3bとアルミニュウムのボディ電極15cとをオーミックコンタクトするために高濃度p型ボディ領域12bが形成されている。多結晶シリコン層7aと多結晶シリコン層7bとは分離して描かれているが、FET30のゲートに用いられる多結晶シリコン層7bは、図2に示すように、格子状のシリコン溝の中に埋め込まれており、多結晶シリコン層7aと7bとは他の断面で接続されている。コンタクト領域20aはソース電極15a、ソース拡散層13aおよびソース領域12bを接続するように設けられており、コンタクト領域20bはアルミニュウムのゲート電極15bとゲート用の多結晶シリコン層7bとを接続するために設けられている。FET30、32の周囲の半導体層上には、ゲート酸化膜6a、6bよりも厚い酸化膜4を介して多結晶シリコンダイオード44、キャパシタ48、抵抗図示省略が形成されている。多結晶シリコンダイオード44は、中心をp型不純物領域11cとして、その周辺に低濃度p型不純物領域11aが形成され、さらに、その周辺に高濃度n型領域11bが形成され、リング状の平面構造を有するダイオードとして構成されている。この場合、シリコン層のエッジ部にpn接合ダイオードが形成されないため、耐圧などの特性劣化がないという利点がある。なお、コンタクト領域20eはp型拡散層11cとアノード電極アルミ電極15gを接続するための領域として形成されており、コンタクト領域20fはp型拡散層11bとカソード電極アルミ電極15fとを接続するための領域として形成されている。一方、キャパシタ48は、後述する多結晶シリコン層第1シリコン層7をパターニングして得られる多結晶シリコン層7dと、第2多結晶シリコン層第2シリコン層11をパターニングして得られる多結晶シリコン層11dと、これら二つの多結晶シリコン層7d、11dの間に形成された酸化膜10a酸化膜4上に形成される酸化膜10の一部とから構成されている。そして多結晶シリコン層7dはコンタクト領域20dを介してアルミ電極15hに接続され、多結晶シリコン層11gはコンタクト領域20cを介してアルミ電極15iに接続されている。次に、本発明に係る保護機能内蔵絶縁ゲート型半導体装置の製造方法を図3ないし図7にしたがって説明する。まず、図4aに示すように、ヒ素濃度が約2×1019cm-3の高濃度n型基板1上に抵抗率約1Ωcm、厚さ約7μmのn型エピタキシャル層2を成長させた後に、ボロンを2×1013cm-2程度イオン打ち込みし、深さ約2μmのp型ウエル3a、3bを半導体結晶半導体層に拡散する。その後、表面酸化を行ない、厚さ約30nmの酸化膜4を形成し、さらに、ナイトライド膜図示省略を酸化防止マスクとして配置して、選択酸化を行なう。その後、ナイトライド膜は除去する。FETを形成するためのアクティブ領域に約30nmの薄い酸化膜4が形成され、多結晶シリコンダイオード、キャパシタ、抵抗を形成するフィールド領域に約100nmの厚い酸化膜4が形成される。次に、図4bに示すように、アクティブ領域とフィールド領域の全面に酸化膜4を約30nm堆積して酸化膜4を厚くした後、シリコン溝を形成するために、ホトレジスト28をパターニングする。次に、ホトレジスト28をマスクとして酸化膜4を選択的にエッチングした後、ホトレジスト28を除去し、その後、図5cに示すように、酸化膜4のパターンをマスクとして、深さ約2μmの溝トレンチ5をドライエッチングで形成する。その後、全面半導体層の主面も裏面もすべてを酸化膜エッチングすることで、横型MOSFET32のアクティブ領域のシリコン層p型ウエル3bを露にする。さらに、高温の下で長時間犠牲酸化膜を形成し、その後、この酸化膜を除去することにより、溝5の角をスムージングし、溝シリコン溝5を、均一の厚さのゲート酸化膜が形成できる溝形状にする。次に、図5dに示すように、アクティブ領域に対するゲート酸化を行ない、シリコン溝5の壁面側面と底面にトレンチ型パワーMOSFET30用のゲート酸化膜6aを形成し、p型ウエル3b上に横型MOSFET32用のゲート酸化膜6bをそれぞれ約80nm形成する。次に、図5eに示すように、ゲート酸化膜6a、6b、酸化膜4上に、これらの表面がほぼ平坦となるように、リンをドープしてある多結晶シリコン層7を堆積し、その後、多結晶シリコン層7をエッチングする領域をホトレジスト29でパターニングする。次に、ホトレジスト29をマスクにしてエッチバックを行なうことにより、図6fに示すように、パワーMOSFET30のゲート電極として使用する多結晶シリコン層7a、7bと横型MOSFET32のゲート電極となり厚さが約1μmの多結晶シリコン層7cがパターニングされる。この場合、多結晶シリコン層7bはゲート電極15bに接続されるため、多結晶シリコン層7aよりも厚くパターニングする。次に、図6gに示すように、ホトレジスト25と多結晶シリコン層7a、7bをマスクにして、約4×1013cm-2のボロンをイオン打ち込みして、トレンチ型パワーMOSFET30のボディチャネルとなるp型拡散層ボディ拡散層8を形成する。次に、図6hに示すように、ホトレジスト25を除去した状態で拡散を行ない、p型拡散層8を深さ約1.5μmに伸ばし、その後、横型MOSFET32のドレイン耐圧向上に必要な低濃度n型オフセット層9aを形成するために、全面に約5×1012cm-2のリンをイオン打ち込みする。このとき、低濃度n型拡散層9b、9cも同時に形成されるが、これらの拡散領域9b、9cは、その後、高濃度の不純物層を形成するときに実質的にはなくなる。その後、厚さ約50nmの酸化膜10と厚さ約250nmの多結晶シリコン層11を堆積する。次に、多結晶シリコン層11にボロンをイオン打ち込みし、多結晶シリコンダイオード44の低濃度p型領域11aや高抵抗の多結晶シリコン抵抗図示省略を形成する。その後、図7iに示すように、ホトレジスト24をマスクにして、約1×1015cm-2のボロンをイオン打ち込みし、トレンチ型パワーMOSFET30と横型MOSFET32のp型ボディコンタクト用拡散層として、深さ約40nmの高濃度p型拡散層12a、12bを同時に形成するとともに、多結晶シリコンダイオード44の高濃度アノード領域11cを同時に形成する。次に、図7jに示すように、ホトレジスト26をマスクにして、ヒ素を約5×1013cm-2程度イオン打ち込みし、トレンチ型パワーMOSFET30のソース拡散層13a、横型MOSFET32のソース拡散層13bとドレイン拡散層13cをそれぞれ同時に深さ約30nm程度形成する。このとき多結晶シリコンダイオード44の高濃度カソード領域11bも同時に形成する。次に、図7kに示すように、約500nmの酸化膜14を堆積してコンタクト部の形成を行なうとともに、トレンチ型パワーMOSFET30のソース電極15a、ゲート電極15b、横型MOSFETのソース電極15d、ボディ電極15c、ドレイン電極15e、多結晶シリコンダイオード44のカソード電極15f、アノード電極15gを形成する。最後に、図1に示すように、各電極上に保護膜16を形成するとともに、FET30のソース電極パッド17などの窓開けを行なうとともに、半導体チップ基板1の裏面をエッチングして、裏面電極18をドレイン電極として形成する。本実施形態によれば、トレンチ型パワーMOSFET30のソース拡散層13aと横型MOSFET32のソース拡散層13bとの形成を溝5の穴埋め工程後に同時に行っているため、ソース拡散層13a、13bのソースボディ接合深さソース拡散層の深さを同じまたはソース拡散層13aの深さをソース拡散層13bの深さよりも浅くすることができる。すなわち、通常、トレンチ型パワーMOSFET30のしきい電圧しきい値は横型MOSFET32のしきい電圧よりも高く設定されるので、横型MOSFET32のボディ拡散層ソース領域12bより高濃度の拡散層をボディ拡散層8に使用する。このため、ソース拡散層13aのソースボディ間接合の方がソース拡散層13bのソースボディ間接合よりも浅くなる。ただし、同じ濃度のp型拡散層をボディ拡散層12b、8に用いた場合には、両者ソース拡散層13a、13bの接合の深さは同じになる。このように、トレンチ溝形成工程後にソース拡散層13a、13bを同時に形成しているため、ソース形成用マスクが1枚で済み、製造工程数を少なくすることができるとともに製造コストプロセスコストの低減に寄与することができる。さらに、本実施形態によれば、高温の下で長時間犠牲酸化膜を形成する工程を含むトレンチ溝形成工程後にソース拡散層13a、13bやボディ拡散層8、12bを形成しているため、ソース拡散層13a、13bおよびボディ拡散層8、12bを浅くすることができる。さらに、ソース拡散層13bとドレイン用の低濃度n型オフセット層9aは多結晶シリコンゲート電極7cに対し、自己整合で形成する。このため、横型MOSFET32に関しては、実効チャネル長多結晶シリコン層7cの幅を短くすることができるともに、相互コンダクタンスgmを高くすることができ、横型MOSFET32の微細化およびチップ面積の低減による低コスト化が可能になる。またソース拡散層13a、13bを浅くできるため、ゲートソース間容量を低減することができる。特に、トレンチ型パワーMOSFET30に関しては、ゲートソース間容量を低減できるだけでなく、チャネル長を短くすることができるため、低損失化が可能になる。また、本実施形態によれば、多結晶シリコンダイオード44に使用するシリコン層11a~11cの厚さを横型MOSFET32のゲートに使用するシリコン層7cに比べて薄くしているため、耐圧特性を安定化することができる。具体的には、横型MOSFET32のシリコン層7cの厚さは、例えば、約100nmと厚いのに対して、多結晶シリコンダイオード44のシリコン層11a~11cの厚さは約25nmと、シリコン層7cの厚さに対して15以上薄く形成してあり、多結晶シリコンダイオード44の耐圧特性を安定化することができる。この理由は以下の通りである。横型MOSFET32のゲート電極に接続されるシリコン層7cは、トレンチ型パワーMOSFET30の溝5に多結晶シリコン層7を埋め込んだ後、平坦化する必要がある。このため、横型MOSFET32の多結晶シリコン層7cは約50nm以上の厚さに形成することが望ましい。一方、多結晶シリコンダイオード44のシリコン層11a~11cの膜厚は約40nm以下に薄くして、拡散層13a、13bやボディ拡散層8の形成と同一工程で、カソード用n型拡散層11bとアノード用p型拡散層11cを形成することで、これらの拡散層11b、11cを多結晶シリコン層11の底部まで形成することができる。これにより、多結晶シリコンダイオード44内における電界が深さ方向に対して一定となるため、多結晶シリコンダイオード44の耐圧特性が安定化することになる。また、実効的に動作する接合面積の変動がシリコン層11の厚さの変動による影響を受けにくくなるため、多結晶シリコンダイオード44の順方向電圧の温度変化または多結晶シリコンダイオード44の逆方向リーク電流の温度変化を利用して、例えば、温度検出制御回路を構成した場合、この温度検出制御回路の精度を高めることができる。さらに、多結晶シリコン層11aは多結晶シリコンを用いた高抵抗素子にも使用できるため、シリコン層11aの厚さを多結晶シリコン層7cの厚さよりも15以上薄くすることにより、高濃度でもシート抵抗の高い抵抗素子を実現することができる。このため、このような抵抗素子を用いれば、抵抗値の絶対値の精度が向上し、さらに温度による抵抗値の変動を小さくすることができる。また、本実施形態によれば、ソース拡散層13a、13bを同時に形成するとともに、ソース拡散層13a、13bの形成と同時に、多結晶シリコンダイオード4445、46のカソード領域11fや多結晶シリコン抵抗への不純物ドープを同時に行うことや、さらに、p型ボディコンタクト用拡散層12aの形成と同時に多結晶シリコンダイオード44のアノード領域11cや多結晶シリコン抵抗への不純物ドープを同時に行うことで、プロセスの低コスト化が可能になる。実施形態2次に、本発明に係る保護機能内蔵絶縁ゲート型半導体装置をパワースイッチシステムのスイッチ素子に適用したときの実施形態を図8にしたがって説明する。本実施形態における保護機能内蔵絶縁ゲート型半導体装置は、多結晶シリコンダイオード40~46、キャパシタ48、多結晶シリコン抵抗50~56、トレンチ型MOSFET30、31、横型MOSFET32~37を備えて構成されており、MOSFET30が負荷を駆動する駆動源として、ドレイン端子60を介して負荷に接続されている。トレンチ型MOSFET31はMOSFET30と同じデバイス構造を有し、チップ面積だけが1/100~1/5000と小さい電流検出用の素子として構成されており、ゲート電極が、MOSFET30のゲートとともに抵抗50を介してゲート端子61に接続され、ソース電極が抵抗51を介してソース端子62に接続されている。トレンチ型MOSFET31は、横型MOSFET32、抵抗51とともに過電流保護回路を構成し、MOSFET30のドレイン電流が過剰に流れたときに、このドレイン電流とともに自身のドレイン電流も増加するようになっている。そして、ドレイン電流の増加に伴ってトレンチ型MOSFET31のゲート電圧抵抗51の電圧が設定電圧を超えると横型MOSFET32がオンして、パワーMOSFET30のゲート電圧を低下させるようになっており、過電流保護回路により、パワーMOSFET30に過大なドレイン電流が流れるのを防止することができる。一方、ダイオード40、41はパワーMOSFET30、31のゲートを保護するゲート保護ダイオードとして構成されており、ダイオード42は抵抗55とともに簡易型の定電圧回路を構成し、ツェナーダイオードとして機能するダイオード42と抵抗55との交点に定電圧を発生するようになっている。ダイオード43は複数個のダイオードが直列接続されて構成されており、抵抗56、横型MOSFET37とともに温度検出回路を構成し、チップ温度の上昇に伴ってダイオード43の端子電圧が低下し、チップ温度が規定温度以上に上昇したときに、MOSFET37がオン状態からオフ状態に変化し、MOSFET37のドレイン電圧が高電圧に変化するように構成されている。抵抗54はMOSFET36とともにインバータを構成し、温度検出回路によってチップ温度が規定温度以上に上昇したことが検出されたときに、MOSFET37のドレイン電圧が高電圧になるに伴って、MOSFET36のドレインが低電圧となるように構成されている。抵抗52、53、MOSFET34、35はラッチ回路を構成しており、MOSFET36のドレイン電圧が低電圧となったときに、MOSFET34のドレイン電圧が高電圧となってMOSFET33をオンさせるようになっている。MOSFET33は遮断回路を構成するようになっており、MOSFET33がオンになるとMOSFET30、31のゲート電圧が低下し、MOSFET30、31が遮断状態オフになる。この場合、ラッチ回路の働きにより遮断回路が一度働くと、チップ温度が規定温度以下に下がってもパワーMOSFET30、31の遮断状態は保持される。この遮断状態を解除するためには、ゲート端子61の電圧を一旦0ボルトに低下させてラッチ回路をリセットさせる。なお、ラッチ回路の抵抗52の抵抗値は抵抗53の抵抗値よりも約一桁高い値に設定されている。このため、室温ではゲート端子61に電圧が印加されても、MOSFET33は常にオフ状態に維持され、印加電圧のレベルがしきい電圧を超えるとパワーMOSFET30、31がオンすることになる。また、ダイオード44~46はゲート端子61の電圧がソース端子62の電圧よりも低下したときに、寄生トランジスタを通って、ソース端子62からゲート端子61にリーク電流が流れるのを防止するようになっている。なお、この寄生トランジスタは、例えば、n型エピタキシャル層2をコレクタ、p型ウエル3bをベース、n型拡散層13cをエミッタとして構成される。またキャパシタ48は周囲の回路からの雑音によりラッチ回路が誤動作しないように電圧変動を抑制するために設けられている。上記過電流検出制御回路においては、室温でゲート端子61に電圧が印加されると、MOSFET33がオフ状態にあるため、パワーMOSFET30、31がオンになる。MOSFET30によって負荷が駆動されているときに、負荷に過電流が流れると、電流センス用MOSFET31のドレイン電流も増加し、抵抗51の端子電圧が設定電圧を越えるとMOSFET32がオンになり、パワーMOSFET30のゲート電圧が低下するため、パワーMOSFET30に過大なドレイン電流が流れるのを防止することができる。一方、FET30によって負荷が駆動されているときに、チップ温度が規定温度以上に上昇すると、MOSFET37がオンからオフに変化し、MOSFET37のドレイン電圧が高電圧になる。これによりMOSFET36のドレイン電圧が低電圧となり、MOSFET34のドレイン電圧が高電圧となってMOSFET33がオンになる、これによりパワーMOSFET30、31がオフになり、チップ温度が規定温度以上になったときにMOSFET30を遮断状態に保持することができる。本実施形態によれば、パワーMOSFET30、31、横型MOSFET32~37として、前記実施形態の製造工程を用いて製造されたものを使用しているため、プロセスコストが安く低損失なパワーMOSFET30、31を用いることができるとともに、入力容量が小さく微細化が容易な横型MOSFET32~37を用いることができる。また、本実施形態によれば、ダイオード40~46、抵抗50~55としてプロセス工程の追加なしで第2シリコン層11a~11cを用いたダイオードや抵抗を使用できるため、寄生素子が構成されない多結晶シリコンダイオードや多結晶シリコン抵抗をトレンチ型パワーMOSFETと横型MOSFETを内蔵した半導体装置に低コストで形成することができる。さらに、本実施形態によれば、パワーMOSFETチップに過電流検出制御回路や温度検出制御回路を低コストに内蔵することができるため、例えば、自動車分野におけるパワースイッチシステムのスイッチ素子として使用した場合、外付け回路なしで通常の過負荷状態に対してパワーMOSFETが破壊するを防止できるため、信頼性の高いパワースイッチシステムを実現することができる。また、本実施形態によれば、チップ温度が規定温度以上になってMOSFET30が遮断状態に保持されたときでも、ゲート端子に0電圧を印加することで遮断状態を容易に解除することができるため、使い勝手の良いパワースイッチシステムを実現することができる。実施形態3次に、本発明に係る保護機能内蔵絶縁ゲート型半導体装置をゲート保護機能だけを内蔵した回路に適用したときの実施形態を図9および図10にしたがって説明する。図9はゲート保護回路の回路構成図、図10は保護機能内蔵絶縁ゲート型半導体装置の縦断面図である。なお、図9と図10において、前記各実施形態と同一のものには同一符号を付してそれらの詳細な説明は省略する。本実施形態における半導体装置は、トレンチ型パワーMOSFET30と多結晶シリコンダイオードゲート保護ダイオード47を備えて構成されており、MOSFET30のドレイン電極がドレイン端子60に、ソース電極がソース端子62に、ゲート電極がゲート端子61に接続され、バックツーバック接続された多段の多結晶シリコンダイオード47の両端がソース端子62とゲート端子61に接続されている。すなわち、温度検出制御回路や過電流検出制御回路に用いる横型絶縁ゲート型半導体素子は内蔵していないが、トレンチ型パワーMOSFET30と、このFET30を保護するための多結晶シリコンダイオード47を備えて構成されている。本実施形態の多段の多結晶シリコンダイオード47は、中心が高濃度n型拡散層11fで形成され、その周辺に低濃度p型拡散層11cが形成され、さらにその周辺に高濃度n型拡散層11eが形成され、さらにその周辺に低濃度p型拡散層11bが形成され、さらにその周辺に高濃度n型拡散層11dが形成され、全体として、リング状の多結晶シリコンダイオードを構成するようになっている。この多結晶シリコンダイオード47は、図2および図3に示す高濃度p型拡散層11b、アノード電極15gが不要となるため、小面積でもパワーMOSFET30のゲート電極を静電破壊から防止することができる。なお、ダイオード47の中心にはゲート電極15iが形成されており、このゲート電極15iはボンディングワイヤとの接続ができるようにゲートパッド17bを形成するようになっている。本実施形態における温度検出制御回路の特徴とするところは、パワーMOSFET30として、ソース拡散層13a、ボディチャネル拡散層8を溝5の形成後に形成したものを用いるとともに、多結晶シリコンダイオード47として、トレンチ型パワーMOSFET30に用いた多結晶シリコン層7a、7bの溝5に引き出された領域の膜厚x図1に示す横型MOSFET32の多結晶シリコン層7cの厚さに相当よりも薄い膜厚yの第2のシリコン層11b~11fを形成したものを用いた点にある。具体的な製造方法は図1と図3に示した多結晶シリコンダイオード44と同じである。すなわち多結晶シリコン層7bの膜厚xは約100nmと厚いのに対して、多結晶シリコンダイオード47のシリコン層の膜厚yは、多結晶シリコン層7bの膜厚xよりも15以上薄く、例えば25nm程度の厚さに形成されている。このため、トレンチ型パワーMOSFET30のソース拡散層13aの形成と多結晶シリコンダイオード47のカソード用n型拡散層11d~11fを同一工程で行うことができ、プロセスコストの低減に寄与することができる。なお、ダイオード47としてシリコン層7bの膜厚Xと同じ厚さのシリコン層または膜厚xよりも厚いシリコン層で構成すると、カソード用n型拡散層11d~11fがシリコン層の底部に達しないことが生じ、低濃度p型拡散層11bと11cとを分離できなくなって両者が短絡する恐れがある。このため、ダイオード47の膜厚yを膜厚xと同じか膜厚xよりも厚くするときには、ソース拡散層13aの形成工程とは別の工程で、カソード用n型拡散層11d~11fを形成することが必要となる。また本実施形態においては、ダイオード47として、4個2組のバックツーバック接続したダイオードを使用することにより、ソース端子62とゲート端子61との間にゲート耐圧として、±14ボルト程度の電圧が得られるが、このゲート耐圧を±20ボルト程度とする場合は、6個3組のバックツーバックダイオードを使用すれば良い。この場合、高濃度n型拡散層11d、11e、11fと低濃度p型拡散層11b、11cで構成されるpn接合ダイオードの段数を増加させればよいことになる。本実施形態によれば、温度検出制御回路を構成する素子として、ソース拡散層13a、カソード用n型拡散層11d~11fを同一工程で形成したものを用いているため、プロセスコストを安くすることができるともに、ソース拡散層13とボディ拡散層チャネル拡散層8を形成した後の熱工程を少なくし、チャネル長を短くできるため、低損失かつ入力容量の小さいパワーMOSFET30を用いることができ、性能の向上を図ることができる。実施形態4次に、本発明に係る保護機能内蔵絶縁ゲート型半導体装置の第4実施形態を図11にしたがって説明する。なお、本実施形態において、前記各実施形態と同一のものについては、同一符号を付してそれらの詳細な説明を省略する。本実施形態は、パワーMOSトランジスタ30のゲート酸化膜6aの厚さを、例えば、約80nmとして、ゲート酸化膜6bの厚さ約50nmよりも15以上厚くしたことを特徴とするものである。ゲート酸化膜6aの厚さをゲート酸化膜6bよりも15以上厚くするに際しては、図12に示すように、ゲート酸化膜6aを形成後、一旦横型MOSFET32のアクティブ領域に形成される酸化膜4をホトレジスト27をマスクにして除去し、その後、改めてゲート酸化膜6bを形成することによって実現できる。本実施形態によれば、ゲート酸化膜6aの膜厚をゲート酸化膜6bの膜厚よりも厚くしたため、溝5に形成したゲート酸化膜6aの耐圧劣化を防止することができ、ゲート酸化膜6aの信頼性を向上させることができる。また、本実施形態によれば、欠陥の発生しにくい平坦部のゲート酸化膜6bをゲート酸化膜6aよりも薄くしているため、横型MOSFET32の相互コンダクタンスgmを向上させることができる。また、本実施形態によれば、前記実施形態と同様に、素子としてプロセスコストの安いものを用いることができ、また、低損失で入力容量の小さいパワーMOSFET30を用いることができるとともに微細化が容易な横型MOSFET32を用いることができる。実施形態5次に、本発明に係る保護機能内蔵絶縁ゲート型半導体装置の第5実施形態を図13にしたがって説明する。本実施形態は、図1に示す高濃度n型基板1の代わりに、高濃度p型基板19を使用するとともに、電力用絶縁ゲート型半導体素子として、パワーMOSFET30の代わりに、IGBT38を形成したものであり、他の構成は図11と同様であり、同一のものには同一符号を付してそれらの詳細な説明は省略する。IGBT38は、p型基板19をコレクタ、n型エピキャシタル層2をn型ベース、p型拡散層8をp型ベース、n型拡散層13aをエミッタとし、多結晶シリコン層7a、7bをゲートとして使用するトレンチ型IGBTを構成するようになっている。本実施形態によれば、前記実施形態1と同様に、素子としてプロセスコストの安いものを用いることができるとともに、低損失でかつ入力容量が小さいIGBT38を用いることができ、微細化が容易な横型MOSFET32を用いることが可能になる。実施形態6次に、本発明に係る保護機能内蔵絶縁ゲート型半導体装置の第6の実施形態を図14にしたがって説明する。本実施形態は、図13に示す半導体装置を過電流検出制御回路と温度検出制御回路を内蔵する保護機能内蔵絶縁ゲート型半導体装置に適応したものであり、図8および図13と同一のものには同一符号を付してそれらの詳細な説明は省略する。本実施形態における半導体装置は、図8に示すパワーMOSFET30、31の代わりに、トレンチ型IGBT38、39を用いたものである。すなわちIGBT38、39は同じデバイス構造を有し、電流検出用のトレンチ型IGBT39の面積だけがIGBT38よりも1/100~1/5000と小さくなっている。電力用パワー素子として、IGBT38を使用した場合、多結晶シリコンダイオード44~46により、ゲート端子61の電圧がエミッタ端子64の電圧よりも低下したときに、寄生サイリスタを通ってエミッタ端子64からゲート端子61にリーク電流が流れるのを防止することができる。なお、寄生サイリスタはn型エピタキシャル基板2、p型ウエル3b、n型拡散層13c、p型基板19で構成される。本実施形態によれば、IGBT38、39、横型MOSFET32~37として、前記実施形態の製造工程を用いて製造されたものを使用しているため、プロセスコストが安く低損失なIGBT38、39を用いることができるとともに、入力容量が小さく微細化が容易な横型MOSFET32~37を用いることができる。また、本実施形態によれば、ダイオード40~46、抵抗50~55としてプロセス工程の追加なしで第2シリコン層11a~11cを用いたダイオードや抵抗を使用できるため、寄生素子が構成されない多結晶シリコンダイオードや多結晶シリコン抵抗をトレンチ型IGBTと横型MOSFETを内蔵した半導体装置に低コストで形成することができる。さらに、本実施形態によれば、IGBTチップに過電流検出制御回路や温度検出制御回路を低コストに内蔵することができるため、例えば、自動車分野におけるパワースイッチシステムのスイッチ素子として使用した場合、外付け回路なしで通常の過負荷状態に対してIGBTが破壊するを防止できるため、信頼性の高いパワースイッチシステムを実現することができる。また、本実施形態によれば、チップ温度が規定温度以上になってIGBTが遮断状態に保持されたときでも、ゲート端子に0電圧を印加することで遮断状態を容易に解除することができるため、使い勝手の良いパワースイッチシステムを実現することができる。以上、本発明の好適な実施形態について説明したが、本発明は前記各実施形態に限定されるものではなく、例えば、パワーMOSFET、IGBTとしてnチャネル型の代わりに、pチャネル型を用いることもできる。また絶縁層上のシリコンとして多結晶シリコンを用いたものについて説明したが、絶縁層上のシリコンとしては、アモリファスシリコンや単結晶化したシリコンを用いることもできる。さらに、前記各実施形態の半導体装置をそれぞれ組み合わせたものを同一チップ上に形成することもできる。