コンピュータプロセッサにおいて特権に関しアグノスティックなセグメントベースレジスタへの書き込み命令を実行する方法であり、64ビットデータのソースオペランドを含む前記特権に関しアグノスティックなセグメントベースレジスタへの書き込み命令をフェッチする段階と、フェッチされた前記特権に関しアグノスティックなセグメントベースレジスタへの書き込み命令を復号化する段階と、復号化された前記特権に関しアグノスティックなセグメントベースレジスタへの書き込み命令を実行し、前記特権に関しアグノスティックなセグメントベースレジスタへの書き込み命令の命令コードにより特定される前記セグメントベースレジスタへ前記ソースオペランドの前記64ビットデータを書き込む段階とを備える、方法。前記セグメントベースレジスタはIA32_FS_BASEである、請求項1に記載の方法。前記セグメントベースレジスタはIA32_GS_BASEである、請求項1に記載の方法。前記特権に関しアグノスティックなセグメントベースレジスタへの書き込み命令は、特権レベル3のプログラムの一部である、請求項1~3のいずれか1項に記載の方法。前記コンピュータプロセッサのCPUID機能フラグを確認することにより、前記コンピュータプロセッサが前記特権に関しアグノスティックなセグメントベースレジスタへの書き込み命令に対応可能であることを判断する段階をさらに備える、請求項1~4のいずれか1項に記載の方法。前記特権に関しアグノスティックなセグメントベースレジスタへの書き込み命令に対応可能であること示すフラグを前記コンピュータプロセッサに設定する段階をさらに備える、請求項5に記載の方法。前記コンピュータプロセッサのCPUID機能フラグを確認することにより、前記コンピュータプロセッサが前記特権に関しアグノスティックなセグメントベースレジスタへの書き込み命令に対応可能でないことを判断する段階と、前記特権に関しアグノスティックなセグメントベースレジスタへの書き込み命令に対応不可能であることを示すフラグを前記コンピュータプロセッサに設定する段階とをさらに備える、請求項1~4のいずれか1項に記載の方法。コンピュータプロセッサにおいて特権に関しアグノスティックなセグメントベースレジスタからの読み取り命令を実行する方法であり、64ビットデータのデスティネーションオペランドを含む前記特権に関しアグノスティックなセグメントベースレジスタからの読み取り命令をフェッチする段階と、フェッチされた前記特権に関しアグノスティックなセグメントベースレジスタからの読み取り命令を復号化する段階と、復号化された前記特権に関しアグノスティックなセグメントベースレジスタからの読み取り命令を実行し、前記特権に関しアグノスティックなセグメントベースレジスタからの読み取り命令の命令コードにより特定される前記セグメントベースレジスタの前記64ビットデータを読み取り、前記64ビットデータのデスティネーションオペランドにより特定される位置へ前記64ビットデータを格納する段階とを備える方法。前記セグメントベースレジスタはIA32_FS_BASEである、請求項8に記載の方法。前記セグメントベースレジスタはIA32_GS_BASEである、請求項8に記載の方法。前記特権に関しアグノスティックなセグメントベースレジスタからの読み取り命令は、特権レベル3のプログラムの一部である、請求項8~10のいずれか1項に記載の方法。前記コンピュータプロセッサのCPUID機能フラグを確認することにより、前記コンピュータプロセッサが前記特権に関しアグノスティックなセグメントベースレジスタからの読み取り命令に対応可能であることを判断する段階をさらに備える、請求項8に記載の方法。前記特権に関しアグノスティックなセグメントベースレジスタからの読み取り命令に対応可能であることを示すフラグを前記コンピュータプロセッサに設定する段階をさらに備える、請求項12に記載の方法。前記コンピュータプロセッサのCPUID機能フラグを確認することにより、前記コンピュータプロセッサが前記特権に関しアグノスティックなセグメントベースレジスタへの書き込み命令に対応可能でないことを判断する段階と、前記特権に関しアグノスティックなセグメントベースレジスタへの書き込み命令に対応不可能であることを示すフラグを前記コンピュータプロセッサに設定する段階とをさらに備える、請求項8~11のいずれか1項に記載の方法。以下の説明において、様々な特定的な詳細を示す。しかし、本願発明の実施形態は、これらの特定的な詳細を用いずとも実施出来ることが理解されよう。他の例においては、周知の回路、構造、および技術が、本願発明の説明に関する理解を曖昧にすることがないよう、詳細には示されていない。本明細書において一実施形態、実施形態、例示的な実施形態などに言及した場合、説明される実施形態が、特定の特徴、構造、または特性を含んでよいが、全ての実施形態においてそれら特定的な特徴、構造、または特性が必ずしも含まれるわけではないことを示す。さらに、そのような文言は、それぞれ同一の実施形態を必ずしも指すわけではない。さらに、特定の特徴、構造、または特性がある実施形態との関連で説明された場合、当業者であれば、そのような特徴、構造、または特性の効果を、明示的に示されているか示されていないかに関わらず他の実施形態において発揮させることが可能であることを理解されよう。今日、全部ではないかもしれないがほとんどのOSは、単一のアドレス空間での複数の実行スレッドに対応する。プロセッサ、CPU、またはコア内のスレッド固有の情報は、スレッドコンテキストと呼ばれる。特定のCPUでスレッドを実行する前に、オペレーティングシステムは、適切なスレッドコンテキストが当該CPU上に確実に存在するようにしておく必要がある。このプロセスは一般的にコンテキストの切り替えと呼ばれ、その際オペレーティングシステムは、任意のスレッドから他のスレッドへの切り替えプロセスの一部として、スレッドコンテキストの切り替えを行う。オペレーティングシステムは、スレッド固有ストレージと呼ばれる実行スレッド固有ストレージを行う何らかのメカニズムも提供する。x86プロセッサでは、FSおよび/またはGSセグメントレジスタを用いて、スレッド固有ストレージへのアクセスが行われる。データにアクセスする際、セグメントレジスタを用いることにより、各スレッドは同一のセグメントおよびオフセットを用いることが出来、かつ、当該スレッド固有のデータ組にアクセスすることが出来る。このことは多くのIA32及びインテル登録商標64ベースのオペレーティングシステム、若しくは、それらの同等物において、非ゼロベース、かつ非最大限度のセグメントの唯一の利用であることが多い。セグメント記述子はスレッドコンテキストの一部であり、スレッドコンテキストの残りと共に切り替えられたコンテキストでなければならない。多くのオペレーティングシステムは、システム内のスレッドの全てのうち、同一のリング0、またはカーネルアドレス空間を共有する。これらのオペレーティングシステムは、リング3またはユーザモードのために有するカーネルに対し、異なるスレッド固有ストレージを有することが多い。カーネルにおいて、スレッド固有ストレージは実際には論理プロセッサ固有ストレージであり、当該プロセッサ固有の情報を保持する。これらのオペレーティングシステムはリング間遷移に際し、セグメント記述子を変更しなければならず、かつ、コンテキストスワップコード内のユーザコードで用いるセグメント記述子を修正しなければならない。x86アーキテクチャの64ビットの変形例が導入された際Intel登録商標64、FSおよびGSセグメントレジスタを例外として、64ビットモードからセグメンテーションsegmentationが取り除かれた。より大きなアドレス空間に対応すべく、セグメント記述子の改善はなされなかった。それらは8バイトの記述子として残され、32ビットベースのアドレスのみに対応する。多くのオペレーティングシステムは仮想アドレス空間を分け、その際、カーネルアドレス空間は最上部に位置し、ユーザアドレス空間は最下部に位置する。さらに、カーネルの論理プロセッサ固有のデータはカーネルアドレス空間にある必要があり、他方、スレッド固有のデータはユーザアドレス空間にある必要がある。このことは、ユーザアドレス空間およびカーネルアドレス空間が逆にされたとしても、32ビットベースアドレスで実現することは出来ない。これらのセグメントを、64ビットモードが対応する48ビットの仮想アドレス空間のいずれかの場所に配置するには、代替的なメカニズムが必要となる。実装されたメカニズムは、それぞれ対応するセグメントのベースアドレスのマッピングを行う2つのMSR、IA32_FS_BASEMSRC0000100HおよびIA32-GS_BASEMSRC0000101Hを提供する。セグメントのベースアドレスは、単にこれらのMSRの書き込みを行うことによって変更することが出来る。RDMSRおよびWRMSRは、64ビットの書き込みを可能とする、ユーザレベルのコードには利用可能でない、特権命令である。SWAPGS命令もまた、リング間遷移において、カーネルモードGSセグメントと、ユーザモードGSセグメントとの間の切り替えを単純化する。オペレーティングシステム全体の動作にとって重要であるMSRをリング3のアプリケーションが操作出来ないように、命令RDMSR、WRMSR、およびSWAPGSはリング0またはカーネルモードに制限される。上記の命令がリング0に制限されているということは、FSおよびGSセグメントの修正を行うリング3のアプリケーションの能力を意図的に制限しているということである。よって、現在のIAシステムに関して、アプリケーションはシステムコールをするか、またはセグメント記述子を変更して、FSまたはGSベースの切り替えを行うよう制限されている。システムコールはリング間遷移を伴うのでスピードが遅く、かつ、セグメント記述子が上述したように32ビットセグメントベースのみを保持するが故、これらの2つのセグメントベースの値を、64ビットシステムにおいて利用可能なアドレス空間のうちほんの僅かの部分に過ぎない4GBと低い値に制限し、セグメント記述子の合計数を8K未満に制限する。従来技術のx86プロセッサは2つのシステムテーブルレジスタ、GlobalDescriptorTableRegisterGDTRおよびLocalDescriptorTableRegisterLDTRも含む。これら両方のレジスタは、32または64ビットリニアベースアドレスを格納する。コンテキストの切り替えの間に少量の処理のみを行うスレッドに関し、システムコール、コンテキストの切り替え、およびそれらに続くユーザモードコードへのリターンは、スレッドが実行される際に行う処理の主要な部分であることが多い。この課題の1つの解決方法としては、スレッド間のコンテキストの切り替えをユーザモードコードで行うユーザモードスレッドがある。これらのユーザモードスレッドのそれぞれは、スレッド固有ストレージの自身の固有のコピーを必要とする。それら自身の固有のコピーなしでは、ユーザモードスレッドは単一のOSスレッドへと制限されスレッド固有ストレージは、OSスレッドの間を移動する間、それらの後に続かない。、その場合であっても、同一の格納を用いるが互いに気付かない複数のエンティティに係る課題がある。ユーザモードからカーネルモードへの切り替えは、既存のほとんどのシステムにおいて、必要な情報処理量が大きい。この理由により、上述した、セグメントレジスタから読み取り、セグメントレジスタへ書き込む方法は、理想的ではない。64ビットモードでの現在の特権レベルに関わらず、IA32_GS_BASEまたはIA32_FS_BASEなどのセグメントベースレジスタに対し読み取りおよび書き込みを行うための命令を実行するのに用いることが出来る、システムおよびアーキテクチャなどの実施形態を詳細に説明する。これらの命令は、特権レベル3のプログラムの一部であってもよい。特権に関しアグノスティックな書き込み命令の一例はWRGSBASERAXである。ここでRAXは、GSセグメントベースレジスタへ書き込まれる64ビットデータ値を保持するレジスタまたはメモリオペランドである。WRGSBASEは命令コードであり、IA32_GS_BASEレジスタを特定する。この命令の実行によって、RAXレジスタのデータがGSセグメントベースレジスタに書き込まれる。同様に、WRFSBASERAXは実行された場合に、RAXのデータをFSセグメントレジスタIA32_FS_BASEへ書き込むための命令である。特権に関しアグノスティックな読み取り命令の一例はRDGSBASERAXである。ここでRAXは、GSセグメントベースレジスタから読み取られる64ビットデータを格納するレジスタまたはメモリオペランドである。RDGSBASEは命令コードであり、IA32_GS_BASEレジスタを特定する。この命令の実行によりGSセグメントベースレジスタの値が読み取られRAXレジスタに格納される。同様に、RDFSBASERAXは実行された場合に、FSセグメントベースレジスタIA32_FS_BASEからデータを読み取り、RAXに格納されるようにする。いくつかの実施形態において、特権に関しアグノスティックなセグメントベースレジスタに対する読み取り/書き込み命令を実行する前に、オペレーティングシステム、プロセッサ、およびチップセットのうち1つが、プロセッサが当該命令に対応可能である旨を示す表示を設定する。図2は、この表示を設定する方法の実施形態を示す。201において、特権レベルに関わらず、64ビット値の、1以上のプロセッサセグメントベースレジスタに対する読み取り、および/または書き込みの実行に、プロセッサの論理プロセッサが対応可能であるかどうかの判断が行われる。典型的にはこの判断は、対応可能であることを示すプロセッサのCPUID機能フラグを確認することにより行われる。対応可能でない場合、セグメントベースレジスタに対する読み取り、および/または書き込みの、効率性が低い手段が203で用いられる。対応可能である場合、これらのタイプの命令に対応可能であることを示すフラグを1以上、制御レジスタに設定する。例えばいくつかの実施形態において、制御レジスタ4はそのことを示すよう設定されたフラグを有する。当然ながら、他のレジスタをこの目的で用いることも可能である。図3は、セグメントベースレジスタに対する読み取り/書き込み方法の実施形態を示す。301において、特権に関しアグノスティックなセグメントベースレジスタに対する読み取り/書き込み命令が301において有効化されたかどうかの判断がされる。例えば、x86アーキテクチャの制御レジスタ4などの制御レジスタが用いられる場合、対応可能なプロセスを確認するべく、対応するフラグが確認される。特権に関しアグノスティックなセグメントベースレジスタに対する読み取り/書き込み命令に対応可能である場合、313において、これらの命令はフェッチされるなどの処理が行われる。特権に関しアグノスティックなセグメントベースレジスタに対する読み取り/書き込み命令に対応不可能な場合、303において、論理プロセッサが特権レベル0であるかどうかの判断がなされる。上記にて詳細に説明したように、特権レベル0とは、実行可能なプロセスにほとんど制限がないか、全く制限がないことを指す。特権レベルが0である場合、305において、RDMSRまたはWRMSR特権命令のうち対応するものを用いて、IA32_GS_BASEおよびIA32_FS_BASEのいずれかに対する読み取りまたは書き込みを行うことにより、GSおよびFSベースアドレスを64ビットモードで更新してもよい。特権レベルが0よりも高い場合、307において特権レベル0への切り替えが行われる。特権レベル0に切り替えられると、309において、RDMSRまたはWRMSR特権命令のうち対応するものを用いて、IA32_GS_BASEおよびIA32_FS_BASEのいずれかに対する読み取りまたは書き込みを行うことにより、GSおよびFSベースアドレスを64ビットモードで更新してもよい。この動作が行われた後、311において、以前の特権レベルへ戻す切り替えが行われる。当然ながら、このことにより顕著なunderlined性能上の不利な条件が生まれる。図4は、特権に関しアグノスティックなセグメントベースレジスタへの書き込み命令のハンドリング方法の実施形態を示す。この例示的な方法の段階のいずれかが行われる前に、命令に対応可能であるかどうかの判断が行われていてもよい。401において、特権に関しアグノスティックなセグメントベースレジスタへの書き込み命令が受け取られる。この命令には、セグメントベースレジスタ例えば、IA32_GS_BASEまたはIA32_FS_BASEに書き込まれる64ビットデータを含むオペランドが含まれる。このオペランドはメモリ位置またはレジスタであってよいが、より典型的にはレジスタである。403において、復号論理で特権に関しアグノスティックなセグメントベースレジスタへの書き込み命令が復号化され、405においてオペランドデータが読み出される。例えば、オペランドがRAXなどのレジスタである場合、レジスタからのデータが読み出される。407において、特権に関しアグノスティックなセグメントベースレジスタへの書き込み命令が実行され、現在の特権レベルに関わらず、読み出されたデータの適切なセグメントベースレジスタへの書き込みが行われる。図5は、特権に関しアグノスティックなセグメントベースレジスタからの読み取り命令のハンドリング方法の実施形態を示す。この例示的な方法の段階のいずれかが行われる前に、命令に対応可能であるかどうかの判断が行われている。501において、特権に関しアグノスティックなセグメントベースレジスタへの読み取り命令が受け取られる。この命令には、セグメントMSR例えば、IA32_GS_BASEまたはIA32_FS_BASEから読み取られる64ビットデータを格納する位置を特定するオペランドが含まれる。このオペランドはメモリ位置またはレジスタであってよい。503において、復号論理で特権に関しアグノスティックなセグメントベースレジスタからの読み取り命令が復号化される。例えば、オペランドがRAXなどのレジスタである場合、レジスタからのデータが読み出される。505において、特権に関しアグノスティックなセグメントベースレジスタからの読み取り命令が実行され、特権レベルに関わらず、適切なベースレジスタのデータの読み取りが行われる。その後507において、オペランドによって定められる位置にデータが格納される。例示的なコンピュータシステムおよびプロセッサ上述した命令を実行することが出来る装置およびシステムの実施形態を下記に詳細に説明する。図6は、本願発明の実施形態に係る、コアの例示的なアウトオブオーダーアーキテクチャを示すブロック図である。しかし上記の命令は、インオーダーアーキテクチャで実行してもよい。図6において、矢印は2以上のユニットの関連付けを示し、矢印の方向は、それらユニット間のデータフローの方向を示す。このアーキテクチャのコンポーネントを用いて、上記で詳細に説明した命令のフェッチ、復号化、および実行を含む、これら命令の処理を行ってもよい。図6は、実行エンジンユニット610およびメモリユニット615へ関連付けられたフロントエンドユニット605を含む。実行エンジンユニット610はさらにメモリユニット615へ関連付けられている。フロントエンドユニット605は、レベル2L2分岐予測ユニット622へ関連付けられたレベル1L1分岐予測ユニット620を含む。これらのユニットによりコアは、分岐が解消されるのを待つ必要なく、命令のフェッチおよび実行をすることが出来る。L1およびL2分岐予測ユニット620、622は、L1命令キャッシュユニット624へ関連付けられている。L1命令キャッシュユニット624は、実行エンジンユニット610により実行され得る命令、または1以上のスレッドを保持する。L1命令キャッシュユニット624は、命令トランスレーションルックアサイドバッファITLB626へ関連付けられている。ITLB626は、バイトストリームを個別の命令に分割する命令フェッチ/事前復号化ユニット628へ関連付けられている。命令フェッチ/事前復号化ユニット628は、これらの命令を格納する命令キューユニット630へ関連付けられている。復号化ユニット632は上述した命令を含む、キューに入れられた命令を復号化する。いくつかの実施形態において、復号化ユニット632は複雑な復号化ユニット634および3つの単純な復号化ユニット636、638、640を備える。単純な複合化ユニットはx86命令のほとんど、若しくは全てのハンドリングを行うことができ、当該命令は単一のuopへと復号化される。複雑な複合化ユニットは命令を復号化し、複数のuopへとマッピングを行うことが出来る。復号化ユニット632はマイクロコードROMユニット642も含んでよい。L1命令キャッシュユニット624はさらに、メモリユニット615内でL2キャッシュユニット648へ関連付けられている。命令TLBユニット626はさらに、メモリユニット615内で第2レベルTLBユニット646へ関連付けられている。復号化ユニット632、マイクロコードROMユニット642、およびループストリーム検出LSDユニット644はそれぞれ、実行エンジンユニット610内でリネーム/アロケータユニット656へ関連付けられている。LSDユニット644は、いつソフトウェア内のループが実行され、分岐の予測および場合によっては、ループの最後の分岐に関する誤った予測が停止され、ループから出るように命令のストリーミングstreamが行われるのかを検出する。いくつかの実施形態において、LSDユニット644は、マイクロopのキャッシュを行う。実行エンジンユニット610は、リタイヤユニット674および統合スケジューラユニット658へ関連付けられたリネーム/アロケータユニット656を含む。リネーム/アロケータユニット656は、レジスタのリネームを行う前に必要とされるリソースを判断し、実行するべく利用可能なリソースを割り当てる。リネーム/アロケータユニット656は論理レジスタの、物理レジスタファイルの物理レジスタへのリネームを行う。リタイヤユニット674はさらに実行ユニット660へ関連付けられ、リオーダーバッファユニット678を含む。リタイヤユニット674は実行が完了した命令のリタイヤを行う。統合スケジューラユニット658はさらに、実行ユニット660と関連付けられた物理レジスタファイルユニット676へ関連付けられている。統合スケジューラユニット658はプロセッサ上で実行される異なる複数のスレッド間で共有される。物理レジスタファイルユニット676は、MSRユニット677A、浮動小数点レジスタユニット677B、および整数レジスタユニット677Cを備え、示されていないが追加的なレジスタファイルを含んでよい例えば、MMXパックド整数フラットレジスタファイル550上でエイリアスされたスカラ浮動小数点スタックレジスタファイル545など。MSRユニットは、IA32_GS_BASEレジスタおよびIA32_FS_BASEレジスタを含む。実行ユニット660は、3つのミックスされたスカラ/SIMD実行ユニット662、664、672、ロードユニット666、記憶アドレスユニット668、および記憶データユニット670を含む。ロードユニット666、記憶アドレスユニット668、および記憶データユニット670は、ロード/格納、およびメモリ動作を行い、それぞれがさらに、メモリユニット615内でデータTLBユニット652へ関連付けられている。メモリユニット615は、データTLBユニット652へ関連付けられた第2レベルTLBユニット646を含む。データTLBユニット652は、L1データキャッシュユニット654へ関連付けられている。L1データキャッシュユニット654はさらに、L2キャッシュユニット648へ関連付けられている。いくつかの実施形態において、L2キャッシュユニット648はさらに、メモリユニット615内および/またはメモリユニット615外で、L3およびさらに数字の大きなレベルのキャッシュユニット650へ関連付けられている。本明細書で説明される命令を実行するのに適した例示的なシステムを以下に説明する。ノート型パソコン、デスクトップ型パソコン、ハンドヘルドPC、携帯情報端末、エンジニアリングワークステーション、サーバ、ネットワークデバイス、ネットワークハブ、スイッチ、組み込みプロセッサ、デジタル信号プロセッサDSP、グラフィックデバイス、ビデオゲームデバイス、セットトップボックス、マイクロコントローラ、携帯電話、ポータブルメディアプレーヤ、ハンドヘルドデバイス、および他の様々な電子デバイスなどに関する、当技術分野で公知の他のシステムデザインおよび構成も適している。一般的に、本明細書で開示するプロセッサおよび/または他の実行論理を組み込むことが出来る多種多様なシステムおよび電子デバイスが適している。図7は、本願発明の一実施形態に係るシステム700のブロック図を示す。システム700は、グラフィックメモリコントローラハブGMCH720へ関連付けられている1以上の処理部710、715を含んでよい。追加的な処理部715は任意選択的に用いられるので、図7において破線で示されている。各処理部はシングルコアであってよく、また代替的に、複数のコアを含んでもよい。処理部は、統合メモリコントローラおよび/または統合I/O制御論理など、処理コアに加えて他のオンダイの要素を任意選択的に含んでよい。また、少なくとも一実施形態において、処理部のコアは、マルチスレッド型であり、コア1つあたり、2以上のハードウェアスレッドを含んでよい。図7は、例えばダイナミックランダムアクセスメモリDRAMなどであってよいメモリ740へ関連付けられていてよいGMCH720を図示する。DRAMは、少なくとも一実施形態において、不揮発性キャッシュに関連付けられていてもよい。GMCH720はチップセットであってもよく、若しくは、チップセットの一部であってもよい。GMCH720はプロセッサ710、715と通信を行ってもよく、プロセッサ710、715と、メモリ740との間の相互作用を制御してもよい。GMCH720はプロセッサ710、715と、システム700の他の要素との間の加速バスインタフェースとしての働きをしてもよい。少なくとも一実施形態において、GMCH720は、フロントサイドバスFSB795などのマルチドロップバスを介して、プロセッサ710、715と通信を行う。さらに、GMCH720はフラットパネルディスプレイなどのディスプレイ745へ関連付けられている。GMCH720は統合グラフィックアクセラレータを含んでもよい。GMCH720はさらに、システム700へ様々な周辺デバイスを関連付けるのに用いられてもよい入出力I/OコントローラハブICH750へ関連付けられている。他の周辺デバイス770と同様にICH750へ関連付けられていている独立したグラフィックデバイスであってよい外部グラフィックデバイス760が、図7に示す実施形態において例示されている。代替的に、追加的な、または異なる処理部もシステム700に存在してもよい。例えば、追加的な処理部715は、プロセッサ710と同様の追加的なプロセッサ、プロセッサ710と異種の、または非対称な追加的なプロセッサ、例えばグラフィックアクセラレータまたはデジタル信号処理DSPユニットなどのアクセラレータ、フィールドプログラマブルゲートアレイ、または任意の他の処理部を含んでよい。物理リソース710、715間では、アーキテクチャ、マイクロアーキテクチャ、熱的、消費電力特性などを含む利点について様々な差異があり得る。これらの差異は、処理部710、715間の非対称性および異種性を用いて効果的に生じさせられる。少なくとも一実施形態において、様々な処理部710、715は同一のダイパッケージに存在してもよい。図8は本願発明の実施形態に係る第2システム800のブロック図を示す。図8に示すように、マルチプロセッサシステム800はポイントツーポイントインターコネクトシステムであり、ポイントツーポイントインターコネクト850を介して互いに関連付けられた第1処理部870および第2処理部880を含む。図8に示すように、処理部870、880のそれぞれは、第1および第2プロセッサコアつまり、プロセッサコア874a、874b、およびプロセッサコア884a、884bを含むマルチコアプロセッサであってよい。代替的に、処理部870、880のうち1以上は、アクセラレータまたはフィールドプログラマブルゲートアレイなどの、プロセッサ以外の要素であってもよい。2つの処理部870、880のみが示されているが、本願発明の態様はそのように限定されない。他の実施形態において、1以上の追加的な処理部が、任意のプロセッサ内に存在してもよい。第1処理部870はさらに、メモリコントローラハブMCH872、およびポイントツーポイントP-Pインタフェース876、878も含んでよい。同様に第2処理部880は、MCH882およびP-Pインタフェース886、888を含んでよい。プロセッサ870、880は、PtPインタフェース回路878、888を用いて、ポイントツーポイントPtPインタフェース850を介してデータの交換を行ってもよい。図8に示すように、MCH872、882はプロセッサを、各メモリ、つまり各プロセッサにローカルに取り付けられるメインメモリの部分であってよいメモリ842、およびメモリ844へ関連付ける。プロセッサ870、880のそれぞれは、ポイントツーポイントインタフェース回路876、894、886、898を用いて個々のPtPインタフェース852、854を介してチップセット890とデータの交換を行ってもよい。チップセット890は、高性能グラフィックインタフェース839を介して高性能グラフィック回路838とデータの交換を行ってもよい。本願発明の実施形態は、任意の数の処理コアを有する任意のプロセッサ内、または図8に示すそれぞれのPtPバスエージェント内に位置してもよい。一実施形態において、任意のプロセッサコアは、ローカルキャッシュメモリ図示せずを含むか、そうでなければ関連付けられていてもよい。さらに、プロセッサが低消費電力モードに入ったときにいずれかの、もしくは両方のプロセッサのローカルキャッシュ情報が共有キャッシュ図示せず内に格納されるよう、共有キャッシュが、両方のプロセッサの外部のいずれかのプロセッサに含まれ、それでいてp2pインターコネクトを介してプロセッサと接続されていてもよい。第1処理部870および第2処理部880は、P-Pインターコネクト876、886、884をそれぞれ介し、チップセット890へ関連付けられていてもよい。図8に示すようにチップセット890はP-Pインタフェース894、898を含む。さらにチップセット890は、チップセット890を高性能グラフィックエンジン848へ関連付けるインタフェース892を含む。一実施形態において、バス849を用いて、グラフィックエンジン848をチップセット890へ関連付けてもよい。代替的に、ポイントツーポイントインターコネクト849がこれらのコンポーネントを関連付けてもよい。他方、チップセット890はインタフェース896を介し、第1バス816へ関連付けられていてもよい。一実施形態において、第1バス816はペリフェラルコンポーネントインターコネクトPCIバスであってもよく、若しくは、PCIエクスプレスまたは他の第3世代I/Oインターコネクトバスなどのバスであってもよい。ただし、本願発明の態様はこのように限定されない。図8に示すように様々なI/Oデバイス814が、第1バス816を第2バス820へと関連付けるバスブリッジ818と同様に、第1バス816へ関連付けられていてもよい。一実施形態において、第2バス820はローピンカウントlowpincountLPCバスであってもよい。一実施形態において、キーボード/マウス822、通信デバイス826、およびコード830を含んでよいディスクドライブまたは他の大容量記憶デバイスなどのデータ記憶ユニット828などを含む様々なデバイスが、第2バス820へ関連付けられていてもよい。さらに、オーディオI/O824が第2バス820へ関連付けられていてもよい。なお、他のアーキテクチャを採用することも可能である。例えば、図8に示すポイントツーポイントアーキテクチャの代わりに、システムは、マルチドロップバス、または他の同様のアーキテクチャを実装してもよい。図9は、本願発明の実施形態に係る第3システム900のブロック図を示す。図8と図9とにおいて共通する要素には、同様の参照符号が付され、図8の要素のいくつかは、図9の特徴を曖昧にすることを避けるべく、図9において省略されている。図9は、処理部870、880がそれぞれ、集積メモリおよびI/O制御論理CL872、882を含んでよいことを示している。少なくとも一実施形態において、CL872、882は図7および8に関連して説明したもののような、メモリコントローラハブ論理MCHを含んでもよい。さらに、CL872、882はI/O制御論理も含んでよい。図9は、メモリ842、844だけではなく、I/Oデバイス914もCL872、882へ関連付けられていることを示している。レガシーI/Oデバイス915は、チップセット890へ関連付けられている。本明細書で開示するメカニズムの実施形態は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの組み合わせにより実装されてもよい。本願発明の実施形態は、1以上のプロセッサ、揮発性および不揮発性メモリ、並びに/若しくは記憶部材を含むデータ記憶システム、1以上の入力デバイス、および1以上の出力デバイスを備えるプログラム可能なシステムで実行されるコンピュータプログラムまたはプログラムコードとして実装されてもよい。図8に示すコード830などのプログラムコードは、本明細書で説明する機能を実現し、出力情報を生成するべく入力データに適用されてもよい。出力情報は、1以上の出力デバイスへ、公知の方法を用いて適用されてもよい。この適用例において、処理システムは、デジタル信号プロセッサDSP、マイクロコントローラ、特定用途向け集積回路ASIC、またはマイクロプロセッサなどのプロセッサを有する任意のシステムを含む。プログラムコードは、処理システムと通信を行うための高水準のプロシージャ言語またはオブジェクト指向プログラミング言語で実装されてもよい。プログラムコードは所望される場合、アセンブリ言語または機械言語で実装されてもよい。事実、本明細書で説明するメカニズムの態様は、何らかの特定のプログラム言語に限定されない。いずれの場合であっても、言語はコンパイラ型言語、またはインタープリタ型言語であってよい。1以上の実施形態の1以上の態様は、機械に読み取られると当該機械に対し、本明細書で説明した技術を実行するための論理を作成させるプロセッサ内の様々な論理を表す、機械可読媒体に格納されたデータ表現によって実装されてもよい。IPコアとして知られるそのような表現は有形の機械可読媒体に格納され、様々な顧客または製造施設へと供給されてもよく、そこで論理またはプロセッサを実際に作成する製造機械へとロードされてもよい。そのような機械可読記憶媒体は、ハードディスク、フロッピー登録商標ディスク、光学ディスク、CD-ROM、CD-RW、および光磁気ディスクを含む他のタイプのディスク、読み取り専用メモリROM、DRAMおよびSRAMなどのランダムアクセスメモリRAM、消去可能プログラマブル読み取り専用メモリEPROM、フラッシュメモリ、電気的消去可能プログラマブル読み取り専用メモリEEPROMなどの半導体デバイス、磁気または光学カード、または電子命令の格納に適した他のタイプの媒体などの記憶媒体を含む、機械またはデバイスによって製造または形成される、非一時的な有形の粒子の配置を含んでよいが、これらに限定されない。したがって、本願発明の実施形態は、本明細書に説明される構造、回路、装置、プロセッサ、および/またはシステム特徴を定めるHDLなどの命令または設計データを保持する、非一時的な、有形の機械可読媒体も含む。そのような実施形態は、プログラム製品と呼ぶことも出来る。本明細書で開示する命令のいくつかの動作は、ハードウェアコンポーネントで実行されてもよく、若しくは、機械実行可能命令をプログラミングされた回路または他のハードウェアコンポーネントに対し当該動作を実行させるよう、または少なくとも当該回路またハードウェアコンポーネントが結果的に当該動作を行うこととなるよう用いられる当該命令として実施されてもよい。回路は、ほんの数例を挙げると、汎用または特定用途プロセッサを含んでよく、若しくは論理回路を含んでよい。動作は、任意選択的に、ハードウェアおよびソフトウェアの組み合わせによって実行されてもよい。実行論理および/またはプロセッサは、機械命令、または機械命令から導出される1以上の制御信号に応じて命令が特定された結果オペランドinstructionspecifiedresultoperandを格納する特定の回路または他の論理を含んでもよい。例えば、本明細書で開示する命令の実施形態は、図7、8、および9に示す1以上のシステムで実行されてもよく、命令の実施形態は、当該システムで実行されるプログラムコードに格納されてもよい。上記の説明は本願発明の好ましい実施形態を例示することを目的としている。上記の説明から、成長が早くさらなる進歩の予測が容易ではない技術分野において特に、当業者であれば本願発明の思想から逸脱することなく、下記の請求項およびその同等物の態様内で、本願発明の構成および詳細に関して変更を加えることが可能である。例えば方法中の1以上の動作を組み合わせることが出来、若しくはそれぞれの動作をさらに分けて行うことが出来る。代替実施形態本明細書で説明された命令をネイティブにnatively実行する実施形態を説明してきたが、本願発明の代替実施形態は、例えば、米国カリフォルニア州サニーベールのMIPSTechnologiesのMIPS命令セットを実行するプロセッサ、または米国カリフォルニア州サニーベールのARMHoldingsのARM命令セットを実行するプロセッサなどの異なる命令セットを実行するプロセッサで実行されるエミュレーション層を用いて命令を実行してもよい。また、図面中のフロー図は本願発明の特定の実施形態によって実行される動作の特定の順序を示しているが、そのような順序が例示に過ぎないことが理解されるべきである例えば、代替実施形態は異なる順序で動作を行ってもよく、または特定の動作を組み合わせてもよく、または、特定の動作を重複して行ってもよい。上記において、説明を目的とし、本願発明の実施形態をよりよく理解いただけるよう様々な特定的な詳細を示した。しかし当業者であれば、1以上の他の実施形態が、これらの特定的な詳細のいくつかを用いなくとも実施可能であることを理解されよう。説明された特定の実施形態は本願発明の態様を限定するべく示されたのではなく、本願発明の実施形態を例示することを目的として説明されている。本願発明の態様は上述された特定の実施例ではなく、下記の請求項によってのみ定められる。