"Geを含む基板上の一部に設けられた、少なくともGeO2層を含むゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極下のチャネル領域を挟んで前記基板に設けられたソース/ドレイン領域と、前記ゲート絶縁膜の両側部に形成された窒素含有領域と、を具備したことを特徴とする電界効果トランジスタ。前記ゲート絶縁膜は、前記GeO2層と高誘電体絶縁膜との積層構造であることを特徴とする請求項1記載の電界効果トランジスタ。前記窒素含有領域は、Geの酸窒化膜であることを特徴とする請求項1又は2に記載の電界効果トランジスタ。前記Geを含む基板は、Ge基板であることを特徴とする請求項1乃至3の何れかに記載の電界効果トランジスタ。前記Geを含む基板は、Ge基板上に歪みSiGe層が形成されたものであることを特徴とする請求項1乃至3の何れかに記載の電界効果トランジスタ。前記Geを含む基板は、Si基板上に形成された格子緩和SiGe層上に歪みGe層が形成されたものであることを特徴とする請求項1乃至3の何れかに記載の電界効果トランジスタ。前記Geを含む基板は、絶縁膜上にGe薄膜が形成されたものであることを特徴とする請求項1乃至3の何れかに記載の電界効果トランジスタ。前記Geを含む基板は、Si基板上にGe薄膜が形成されたものであることを特徴とする請求項1乃至3の何れかに記載の電界効果トランジスタ。Geを含む基板上に、少なくともGeO2層を含むゲート絶縁膜とゲート電極を順次積層する工程と、前記ゲート電極及び前記ゲート絶縁膜を選択的にエッチングすることにより、ゲート積層構造部を形成する工程と、前記ゲート積層構造部の両側面に露出した前記ゲート絶縁膜の表面を窒化処理することにより、窒素含有領域を形成する工程と、前記ゲート積層構造部の両側にソース/ドレイン領域を形成する工程と、を含むことを特徴とする電界効果トランジスタの製造方法。Geを含む基板上に、少なくともGeO2層を含むゲート絶縁膜とゲート電極を順次積層する工程と、前記ゲート電極を選択的にエッチングすることにより、ゲート積層構造部を形成する工程と、前記ゲート積層構造部の形成により露出した前記ゲート絶縁膜を窒化処理する工程と、前記ゲート絶縁膜を窒化処理した後に、前記ゲート電極をマスクにして前記ゲート絶縁膜を選択的にエッチングする工程と、前記ゲート積層構造部の両側にソース/ドレイン領域を形成する工程と、を含むことを特徴とする電界効果トランジスタの製造方法。前記ゲート絶縁膜を窒化処理する工程として、前記ゲート絶縁膜をプラズマ中に曝す、又は窒素ラジカル中に曝すことを特徴とする請求項9又は10に記載の電界効果トランジスタの製造方法。本発明の一実施形態は、ゲート絶縁膜界面材料としてGeO2を用いた場合においてもGeO2層の劣化を抑制することができ、素子の信頼性向上をはかると共に、プロセスの歩留まり向上をはかり得る電界効果トランジスタ及びその製造方法を提供することを目的とする。本発明の実施形態による電界効果トランジスタは、Geを含む基板上の一部に設けられた、少なくともGeO2層を含むゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極下のチャネル領域を挟んで前記基板に設けられたソース/ドレイン領域と、前記ゲート絶縁膜の両側部に形成された窒素含有領域と、を具備したことを特徴とする。以下、実施の形態について、図面を参照して説明する。第1の実施形態図1は、第1の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。図中の10はGe基板であり、このGe基板10上の一部に、ゲート絶縁膜20としてのGeO2層21厚さ1nm及びLaAlO3高誘電体絶縁膜22厚さ2.5nmが順次形成されている。さらに、高誘電体絶縁膜22上に、TaNゲート電極30厚さ10nmとSiO2ハードマスク41厚さ3nmが順次形成されている。また、ゲート電極30の両側面には、金属酸化膜31が形成されている。ゲート絶縁膜20,ゲート電極30,ハードマスク41,及び金属酸化膜31等からなるゲート積層構造部の両側面に、窒化シリコンSiNゲート側壁絶縁膜42底部の幅10nmが形成され、その両脇にソース/ドレイン領域50が形成されている。ソース/ドレイン領域50は、ゲート側壁絶縁膜42の下部に形成された薄いエクステンション拡散層51厚さ10nmと、ゲート側壁絶縁膜42の外側に形成された、より厚い拡散層52厚さ25nm、更に拡散層52の上部に形成されたNiGe合金層53厚さ10nmで構成されている。また、ゲート積層構造部及びソース/ドレイン領域50を形成した基板上には、層間絶縁膜61が形成されている。この層間絶縁膜61にソース/ドレインとコンタクトするためのコンタクトホールが形成され、コンタクトホール内に金属配線62が埋め込み形成されている。ここで、GeO2層21の両側面には、窒素含有領域としてのGeの酸窒化膜25が形成されている。具体的には、GeO2層21の両側面は表面から1nmの深さまで窒素の組成が1以上となっている。特に、最表面領域は10以上の窒素組成となっており、水に不溶性となっている。このような構成であれば、プロセス中にGeO2層21が溶解してゲートが剥離する不良を防ぐことができ、良好なプロセスの歩留まりを確保することができる。しかも、大気中の水分によるGeO2層21の劣化も抑制でき、ゲートリークの増大やしきい値の変動などの不良を抑制でき、素子の信頼性向上をはかることができる。また、層間絶縁膜61中に残存する水分や、大気から層間絶縁膜61中を拡散してくる水分による長期的なGeO2層21の劣化も抑制できるため、長期的な信頼性も向上する。次に、本実施形態の電界効果トランジスタの製造工程を、図2及び図3を参照して説明する。まず、公知の方法で、図2aに示すように、Ge基板10の素子分離構造STI11を形成する。次いで、図2bに示すように、550°Cでの熱酸化でGe基板10の表面部にGeO2層21を1nm形成した後、LaAlO3高誘電体絶縁膜22を2.5nmm、TaN電極膜ゲート電極30を10nm、SiO2ハードマスク41を10nmの厚さに堆積する。次いで、図2cに示すように、リソグラフィーによりレジスト図示せずでゲートパターンを形成後、反応性イオンビームエッチングRIEによりGeO2層21からハードマスク41まで選択エッチングすることにより、ゲート積層構造部を形成する。なお、上記のプロセスにより、メタルのゲート電極30の側壁に金属酸化膜31が形成される。次いで、図2dに示すように、露出したGeO2層21の両側面部を窒素プラズマ中に曝すことにより窒化処理し、窒素含有領域であるGeの酸窒化膜25を形成する。なお、LaAlO3高誘電体絶縁膜22の両側面部にも窒素が含まれることになるが、これは必ずしも必須ではなく、GeO2層21の両側面部のみに窒素含有領域を形成しても良い。また、GeO2層21の窒化処理は、必ずしも窒素プラズマに限るものではなく、窒素ラジカル、或いはアンモニアNH3との熱反応により行っても良い。窒化処理条件の一例は、N2ガス圧力1~10Paプラズマ処理の場合、150~300Paラジカル処理の場合、マイクロ波出力100W~800Wにて、基板温度が室温から400°C以下、などである。次いで、図3eに示すように、不純物イオンnMISFET用にはP,As,Sb、pMISFET用にはB,BF2をエクステンション領域51に注入し、活性化アニールを行う。続いて、ゲート側壁を含む表面全体に厚さ10nmのSiN膜をプラズマCVDなどにより堆積した後に、RIEで側壁以外の領域を除去することで、ゲート側壁絶縁膜42を形成する。さらに、ゲート側壁絶縁膜42の両脇に不純物イオンを注入し、活性化アニールを行うことにより、ソース/ドレイン拡散層52を形成する。なお、図2dの工程における不純物活性化アニールを省略し、図3eの工程におけるソース/ドレイン拡散層52の活性化アニールとまとめても良い。次いで、図3fに示すように、Ni膜55を全面に堆積し、熱処理を行うことでソース/ドレイン上にNiGe層53を形成する。次いで、未反応のNiを酸で除去すると、図3gに示すようにMISトランジスタの基本形が形成される。最後に、図3hに示すように、層間絶縁膜61を堆積した後にコンタクトホールを形成し、金属配線62を埋め込むことにより、前記図1に示す構造が完成することになる。このように本実施形態によれば、ゲート下部のGeO2層21の両側面部が窒素を含有することにより水に不溶性となり、良好なプロセスの歩留まりを確保することができ、コストの低減につながる。また、大気中水分による劣化も抑制でき、Ge-MISトランジスタの信頼性特性が向上する。しかも、製造プロセスとしては、通常のプロセスに前記図2dに示す窒化処理を追加するのみで良く、その実現が容易である。第2の実施形態図4は、第2の実施形態に係わる電界効果トランジスタの製造工程を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。本実施形態が先に説明した第1の実施形態と異なる点は、ゲート積層構造部形成のためのRIEの際に、ゲート電極30と共にゲート絶縁膜20をエッチングするのではなく、ゲート電極30のエッチングとゲート絶縁膜20のエッチングを2段階に分けたことにある。具体的には、前記図2bに示す状態の後に、図4aに示すように、例えば塩酸系のガスを用いたRIEでゲート電極30を選択エッチングし、高誘電体絶縁膜22の表面でエッチングを停止する。次いで、図4bに示すように、プラズマ窒化等の窒化処理を行い、GeO2層21に窒素を導入してGeの酸窒化膜25を形成する。このとき、Geの酸窒化膜25は、ゲート電極30で覆われていない部分のみではなく、ゲート電極30で覆われている部分にも一部が回り込むことになる。次いで、図4cに示すように、フッ素化合物系のガスを用いたRIEにより、ゲート電極30をマスクにして高誘電体絶縁膜22及びGeの酸窒化膜25をエッチングする。このエッチングは必ずしもRIEに限るものではなく、例えば希塩酸などによるウェットエッチングで高誘電体絶縁膜22及びGeの酸窒化膜25を選択エッチングすることも可能である。これ以降は、第1の実施形態と同様に、ゲート側壁絶縁膜42、ソース/ドレイン領域50、層間絶縁膜61,及び金属配線62を形成することにより、第1の実施形態と同様の構成の電界効果トランジスタが完成することになる。このように本実施形態によれば、ゲート電極30とゲート絶縁膜20のエッチングを別々に行うようにしても、第1の実施形態と同様の構成が得られる。従って、第1の実施形態と同様の効果が得られるのは勿論のこと、ゲート部のエッチングにより基板10のオーバエッチングを低減できる利点もある。第3の実施形態図5は、第3の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。本実施形態は、メタルソース/ドレイン構造へ適用した例である。本実施形態のソース/ドレイン領域50は、拡散層を有することなく、NiGe層53のみで形成されている。ここで、NiGe層53はゲート端直下まで伸びており、キャリアはpn接合を介することなく反転層に注入されるようになっている。そして、n-MISトランジスタにおいては、NiGe層53とGe基板10との界面近傍にSの偏析領域58が形成されている。ここで、nMISトランジスタの場合、NiGe/Ge界面近傍にS原子を偏析させるのは、電子に対するショットキーバリア低減のために極めて有効である。偏析させる原子として、Sの代わりにSeを使用することも可能である。一方、pMISトランジスタの場合、金属のフェルミ順位がGeの価電子帯の頂部にピニングされるため、S原子やSe原子の偏析は必要なく、Ge上に直接NiGeを形成するだけでよい。本実施形態の製造工程は、第1の実施形態の方法から、ソース/ドレイン形成のための不純物イオン注入工程とゲート側壁形成工程を省略し、代わりにSのイオン注入工程を付加したものとなる。但し、nMISトランジスタではSのイオン注入が必要であるが、pMISトランジスタではSのイオン注入は不要である。具体的には、前記図2cに示す状態から、図6aに示すように、プラズマ窒化処理により窒素含有領域25を形成した後に、Ni膜の堆積、熱処理によるジャーマナイド化を行うことにより、NiGe層53を形成する。次いで、図6bに示すように、Sをイオン注入し、熱処理することにより、Sの偏析領域58を形成する。これ以降は、第1の実施形態と同様に、層間絶縁膜61及び金属配線62を形成することにより、図5の電界効果トランジスタが完成することになる。このように本実施形態によれば、ソース/ドレイン領域50をNiGe層53のみで形成しただけで、それ以外の構成は第1の実施形態と実質的に同様であり、GeO2層21の両側面に形成した窒素含有領域25により、GeO2層21を水に対して不溶性とすることができる。従って、第1の実施形態と同様の効果が得られる。変形例なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、バルクGe基板を用いた例を示したが、これに限らず、Geを含む基板であれば用いることが可能である。例えば、図7aに示すように、絶縁膜71上にGe薄膜72が形成されたGeoninsulatorGOI基板、図7bに示すように、Si基板75上にGe層76が形成されたGeonsiliconGOS基板を用いても良い。また、Geの代わりに、図7cに示すような歪みGe層82をチャネルとしても良い。この場合、歪みGe層82は、Ge組成60から90のSiGe層81の上に形成され、正孔移動度の増大をもたらす圧縮歪みを有しており、特にpMISトランジスタの高性能化に有用な構成である。また、逆の構成、即ち図7dに示すように、Ge基板85上に形成された歪みSiGe層86を用いても良い。この場合、歪みSiGe層86は、Ge組成が75から95で、電子移動度の増大をもたらす引張り歪みを有しており、特にnMISトランジスタの高性能化に有用な構成である。ここで、何れの歪み層82,86の厚さも2nmから10nmの範囲である。これらのGe組成、歪み層の厚さは、歪みの増大による格子欠陥の発生を抑制しつつ、移動度増大に有効な歪み、Ge組成を実現できる範囲で設定されている。さらに、歪みを印加するために、ソース/ドレイン領域に、Geと格子定数の異なる材料を形成する構成も可能である。例えば、SiGeをソース/ドレインに埋め込むことで、引張り歪みを印加することができる。また、GeSn或いはSiGeSnをソース/ドレインに埋め込むことで、圧縮歪みを印加することができる。なお、歪みSiGeチャネルを用いる場合は、図8aに示すように、予めGe基板10上に歪みSiGe層91、Geキャップ層92を順次エピタキシャル成長し、図8bに示すように、Geキャップ層92を熱酸化することでGeO2層21を形成すればよい。また、実施形態では平面チャネル構成を示したが、FinFETやTrigate構造などの、立体チャネル構造への適用も可能である。さらに、上記の歪みGe、歪みSiGeチャネルと立体チャネル構造の組み合わせに対して適応することも可能である。また、ゲート絶縁膜材料としては、他の高誘電体絶縁膜、例えば、HfO2,HfON,HfSiON,LaTiO3,ZrO2,LaZrO2,Y2O3,Al2O3等、他の材料との組み合わせも当然可能である。また、高誘電体に限らず、SiO2,SiN,SiONなどを用いても良い。本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"