半導体基板における第1導電型の第1表面領域に設けられた、前記第1導電型のドレインと、前記第1表面領域と隣り合う第2導電型の第2表面領域に設けられた、前記第1導電型のソースと、前記第1表面領域及び前記第2表面領域の端部を跨ぐように前記半導体基板上に設けられたゲートと、前記第2表面領域において、前記ソースよりも前記ゲートから離れて設けられた、前記第2導電型のサブ電極部と、前記第1表面領域に設けられ、前記ゲートと前記ドレインとを隔てる第1分離部と、前記ソースと前記サブ電極部とを隔てるように前記半導体基板上に設けられた第2分離部とを具備するMOSトランジスタ。請求項1に記載のMOSトランジスタにおいて、前記第2分離部は、前記半導体基板上に設けられた第1ポリシリコン層を含むMOSトランジスタ。請求項2に記載のMOSトランジスタにおいて、前記第1ポリシリコン層は、前記ゲートの第2ポリシリコン層と同じ材料であるMOSトランジスタ。請求項3に記載のMOSトランジスタにおいて、前記第2分離部は、前記ゲートと同じ膜構成を有するMOSトランジスタ。請求項1乃至4のいずれか一項に記載のMOSトランジスタにおいて、前記第2分離部と前記サブ電極部とに共通なコンタクトとしての共用コンタクトを更に具備するMOSトランジスタ。請求項5に記載のMOSトランジスタにおいて、前記サブ電極部における前記半導体基板の表面に平行な方向の幅は、前記第2分離部のコンタクトと前記サブ電極部のコンタクトとを共用としない場合と比較して小さいMOSトランジスタ。請求項1に記載のMOSトランジスタにおいて、前記第2分離部は、前記半導体基板上に設けられた酸化層を含むMOSトランジスタ。請求項1乃至7のいずれか一項に記載のMOSトランジスタにおいて、前記第2分離部における前記半導体基板の表面に平行な方向の幅は、前記第2分離部がSTIShallowTrenchIsolation又はLOCOSLocalOxidationofSiliconである場合と比較して小さいMOSトランジスタ。請求項1乃至8のいずれか一項に記載の、複数のMOSトランジスタと、前記MOSトランジスタを制御するロジック回路とを具備する半導体装置。第1分離部を有する第1導電型の第1表面領域と、前記第1表面領域と隣り合う第2導電型の第2表面領域とを備えた半導体基板を形成する工程と、前記半導体基板上に、前記第1表面領域及び前記第2表面領域の端部を跨ぐようにポリシリコン層を含むゲートを形成すると同時に、前記第2表面領域上にポリシリコン層を含む第2分離部を形成する工程と、前記ゲートの側面及び前記第2分離部の側面にそれぞれサイドウォールを形成する工程と、前記第1表面領域に、前記第1分離部で前記ゲートと隔てられた前記第1導電型のドレインを形成する工程と、前記第2表面領域に、前記ゲートと前記第2分離部との間に前記第1導電型のソースを形成する工程と、前記第2表面領域に、前記第2分離部よりも前記ゲートから離れた前記第2導電型のサブ電極部を形成する工程とを具備するMOSトランジスタの製造方法。第1分離部を有する第1導電型の第1表面領域と、前記第1表面領域と隣り合う第2導電型の第2表面領域とを備えた半導体基板を形成する工程と、前記半導体基板上に、絶縁膜を介して、前記第1表面領域及び前記第2表面領域の端部を跨ぐようにポリシリコン層を含むゲートを形成する工程と、前記ゲートの側面にサイドウォールを形成する工程と、前記第1表面領域に、前記第1分離部で前記ゲートと隔てられた前記第1導電型のドレインを形成する工程と、前記第2表面領域に、前記ゲートに対して前記ドレインと反対側に前記第1導電型のソースを形成する工程と、前記第2表面領域に、前記ソースよりも前記ゲートから離れた前記第2導電型のサブ電極部を形成する工程と、前記半導体基板上に、前記ソースと前記サブ電極部との間に第2分離部を形成する工程とを具備するMOSトランジスタの製造方法。しかし、ソースとサブ電極部とを分離した上記特許文献2や特許文献3に記載のLDMOSトランジスタには以下に示すような問題点がある。図1A及び図1Bは、上記各特許文献に記載のLDMOSトランジスタの構成を示す平面図及び断面図である。ただし、上記各特許文献において平面図は記載されていないため、図1Aについては発明者の考えた構成の平面図を記載している。ここでは、一例としてpチャネルのLDMOSトランジスタ101を示している。また、STI層163に囲まれた一つのDeep-N-Well領域104に線Cを挟んで二つのLDMOSトランジスタ101が形成された例を示している。また、図1Aでは、分かり易さのために、STI層161、162後述、163は省略されている。このLDMOSトランジスタ101は、ドレイン130と、ソース140と、ゲート120と、サブ電極部150と、STI層161と、STI層162とを具備している。ドレイン130は、ドレイン拡散層132と、ドレイン電極131とを備えている。ドレイン拡散層132は、p型p拡散層であり、半導体基板102のDeep-N-Well領域104におけるDrain-P-Well領域107に設けられている。ドレイン拡散層132は、その上部に設けられたドレイン電極131を介してコンタクト133に接続されている。ソース140は、ソース拡散層142と、ソース電極141とを備えている。ソース拡散層142は、p型p拡散層であり、半導体基板102のDeep-N-Well領域104におけるBody-N-Well領域106に設けられている。ソース拡散層142は、その上部に設けられたソース電極141を介してコンタクト143に接続されている。Body-N-Well領域106は、Drain-P-Well領域107と隣り合っている。Body-N-Well領域106は、Drain-P-Well領域107と接触していても良い。ゲート120は、ゲート絶縁層124と、ゲート電極121とを備えている。ゲート絶縁層124は、Drain-P-Well領域107の端部とBody-N-Well領域106の端部とに跨がるように半導体基板102上Drain-P-Well領域107及びBody-N-Well領域106上に設けられている。ゲート電極121は、ゲート絶縁層124上に設けられている。ゲート120は、側面をサイドウォール125で覆われている。サブ電極部150は、サブ電極151とサブ拡散層152とを備えている。サブ拡散層152は、n型n拡散層であり、Body-N-Well領域106に、ソース拡散層142よりもゲート120から離れて設けられている。サブ拡散層152は、その上部に設けられたサブ電極151を介してコンタクト153に接続されている。STI層161は、絶縁層であり、Drain-P-Well領域107に、ゲート120とドレイン130とを分離するように設けられている。STI層162は、絶縁層であり、Body-N-Well領域106に、ソース140とサブ電極部150とを分離するように設けられている。STI層161、162は、LOCOS層であっても良い。図1A及び図1Bに示されるように、このLDMOSトランジスタ101では、ソース140とサブ電極部150とを分離するために、STI層又はLOCOS層162を用いている。一般に、LDMOSトランジスタは、ソースとサブ電極部とが隣接することで、サブ電極部とゲート直下の領域との距離を短くし、サブ電極部とゲート直下の領域との間の電位差が小さくなるようにして、ドレイン-ソース間の耐圧を高めている。その高耐圧の理由はバイポーラトランジスタの考え方で以下のように説明できる。サブ電極部の拡散層はNの拡散層でできており、その電位はその直下に接続しているBody-N-Well領域及びDeep-N-Well領域に伝わる。ソースの拡散層はPの拡散層でできている。ドレインの拡散層はP拡散層でできており、その電位はその直下に接続しているDrain-P-Well領域に伝わる。従って、ソースとBody-N-Well領域とDrain-P-Well領域とは、あたかもP型ソース-N型Body-N-Well領域-P型Drain-P-Well領域というPNP型のバイポーラトランジスタを構成している。このとき、N型がバイポーラトランジスタのベースとなり、P型がエミッタ及びコレクタとなる。このベースの電位は、パンチスルーという現象を引き起こす可能性がある。パンチスルーとは、ベース抵抗が高いほど、P型であるエミッタとコレクタとの間に電流が流れてしまう現象である。このパンチスルーを起こさないために、ベース抵抗を下げるには、このサブ電極部とゲート直下の領域との間の距離を短くすることが有効となる。さて、図1A及び図1Bに示されるように、ソース140とサブ電極部150とをSTI層162で分離すると、サブ電極部150とゲート120直下の領域との間の距離Pの観点で以下の問題がある。すなわち、図に示されるように、距離Pは、STI層162の幅d1及び深さd3が大きいほど大きくなる。したがって、ベース抵抗を下げるためには、幅d1及び深さd3はできるだけ小さいことが好ましい。しかし、幅d1及び深さd3は、STIの最小加工寸法程度までしか小さくできない。従って、その距離Pを十分に小さくできない可能性がある。その場合、サブ電極部150とゲート120直下の領域との間の電位差が大きくなり、ベース抵抗が十分に下がらない。その結果、ソース-ドレイン間の耐圧が低下してしまう。以上のことから、ソースとサブ電極部とが分離していないLDMOSトランジスタのドレイン-ソース間の耐圧と同等の耐圧を、ソース140とサブ電極部150とが分離したLDMOSトランジスタ101で得るには、ゲート120の長さを長くする、又は、ドレイン130とゲート120直下の領域とに跨がるSTI層161の長さを長くすることになる。しかし、耐圧を維持するためにそれぞれの長さを長くすることはLSI装置の使用面積の増大を意味し、ひいてはLSIデバイスのコスト増を招くことになる。すなわち、ソースとサブ電極部とを分離したLDMOSトランジスタの実現には、耐圧の維持とコストの増加とのせめぎ合いという問題がある。以下に、発明を実施するための形態で使用される番号符号を用いて、課題を解決するための手段を説明する。これらの番号符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明のMOSトランジスタは、ドレイン30と、ソース40と、ゲート20と、サブ電極部50と、第1分離部61と、第2分離部70とを具備している。ドレイン30は、半導体基板における第1導電型pの第1表面領域Drain-P-Wellに設けられ、第1導電型pである。ソース40は、第1表面領域Drain-P-Wellと隣り合う第2導電型nの第2表面領域Body-N-Wellに設けられ、第1導電型pである。ゲート20は、第1表面領域Drain-P-Well及び第2表面領域Body-N-Wellの端部を跨ぐように半導体基板上に設けられている。サブ電極部50は、第2表面領域Body-N-Wellにおいて、ソース40よりもゲート20から離れて設けられ、第2導電型nである。第1分離部61は、第1表面領域Drain-P-Wellに設けられ、ゲート20とドレイン30とを隔てる。第2分離部70は、ソース40とサブ電極部50とを隔てるように半導体基板上に設けられている。本発明の半導体装置は、複数のMOSトランジスタ1、1a~1eと、ロジック回路83とを具備している。複数のMOSトランジスタ1、1a~1eは、上記段落に記載されている。ロジック回路83は、MOSトランジスタ1、1a~1eを制御する。本発明のMOSトランジスタの製造方法は、第1分離部204を有する第1導電型pの第1表面領域Drain-P-Wellと、第1表面領域Drain-P-Wellと隣り合う第2導電型nの第2表面領域Body-N-Wellとを備えた半導体基板を形成する工程と、半導体基板上に、第1表面領域Drain-P-Well及び第2表面領域Body-N-Wellの端部を跨ぐようにポリシリコン層309を含むゲート205309を形成すると同時に、第2表面領域Body-N-Well上にポリシリコン層309を含む第2分離部205309を形成する工程と、ゲート205309の側面及び第2分離部205309の側面にそれぞれサイドウォール207~209を形成する工程と、第1表面領域Drain-P-Wellに、第1分離部204でゲート205309と隔てられた第1導電型pのドレイン311313を形成する工程と、第2表面領域Body-N-Wellに、ゲートと第2分離部との間に第1導電型pのソース311313を形成する工程と、第2表面領域Body-N-Wellに、第2分離部205309よりもゲート205309から離れた第2導電型nのサブ電極部312313を形成する工程とを具備している。本発明のMOSトランジスタの製造方法は、第1分離部204を有する第1導電型pの第1表面領域Drain-P-Wellと、第1表面領域Drain-P-Wellと隣り合う第2導電型nの第2表面領域Body-N-Wellとを備えた半導体基板を形成する工程と、半導体基板上に、絶縁膜を介して、第1表面領域Drain-P-Well及び第2表面領域Body-N-Wellの端部を跨ぐようにポリシリコン層309を含むゲート205309を形成する工程と、ゲート205309の側面にサイドウォール207~209を形成する工程と、第1表面領域Drain-P-Wellに、第1分離部204でゲート205309と隔てられた第1導電型pのドレイン311313を形成する工程と、第2表面領域Body-N-Wellに、ゲート205309に対してドレイン311313と反対側に第1導電型pのソース311313を形成する工程と、第2表面領域Body-N-Wellに、ソース311313よりもゲート205309から離れた第2導電型nのサブ電極部312313を形成する工程と、半導体基板上に、ソース311313とサブ電極部312313との間に第2分離部205210を形成する工程とを具備している。本発明により、ソースとサブ電極部とを分離しつつ、LDMOSトランジスタの耐圧を向上させることができる。以下、本発明のMOSトランジスタの実施の形態に関して、添付図面を参照して説明する。第1の実施の形態本発明の第1の実施の形態に係るMOSトランジスタの構成について説明する。図2A及び図2Bは、本発明の第1の実施の形態に係るMOSトランジスタの構成を示す平面図及び断面図である。ここでは、一例としてpチャネル以下、Pchと記すのLDMOSトランジスタ1を示している。また、ここでは、p型の半導体基板2上のSTI層63に囲まれた一つのDeep-N-Well領域4に、線Cを挟んで二つのLDMOSトランジスタ1が形成された例を示している。また、図2Aでは、分かり易さのために、STI層63及び第1分離部61後述は省略されている。半導体基板2は、ボロンドープのp型シリコンに例示される。半導体基板2は、Deep-N-Well領域4n型:例えばリンドープと、Drain-P-Well領域7p型:例えばボロンドープと、Body-N-Well領域6n型:例えばリンドープとSTI層63例えば酸化シリコンとを備えている。Drain-P-Well領域7及びBody-N-Well領域6は、Deep-N-Well領域4内に設けられている。STI層63は、二つのLDMOSトランジスタ1を他の二つのLDMOSトランジスタ1から分離している。このLDMOSトランジスタ1は、ドレイン30と、ソース40と、ゲート20と、サブ電極部50と、第1分離部61と、第2分離部70とを具備している。ドレイン30は、ドレイン電極31とドレイン拡散層32とを備えている。ドレイン拡散層32は、p型p拡散層であり、ボロンを高濃度に拡散したシリコン層に例示される。ドレイン拡散層32は、Drain-P-Well領域7p型に設けられている。ドレイン拡散層32は、その上部に設けられたドレイン電極31を介してコンタクト33に接続されている。ドレイン電極31はシリサイド層に例示される。ソース40は、ソース電極41とソース拡散層42とを備えている。ソース拡散層42は、p型p拡散層であり、ボロンを高濃度に拡散したシリコン層に例示される。ソース拡散層42は、Body-N-Well領域6n型に設けられている。ソース拡散層42は、その上部に設けられたソース電極41を介してコンタクト43に接続されている。ソース電極41はシリサイド層に例示される。Body-N-Well領域6は、Drain-P-Well領域7と隣り合っている。Body-N-Well領域6は、Drain-P-Well領域7と接触していても良い。ゲート20は、ドレイン30とソース40との間であって、半導体基板2の表面上に設けられている。ゲート20は、ゲート電極21とゲート絶縁層24とを備えている。ゲート絶縁層24は、Drain-P-Well領域7の端部とBody-N-Well領域6の端部とに跨がるように半導体基板2Drain-P-Well領域7及びBody-N-Well領域6の表面上に設けられている。ゲート絶縁層24は、酸化シリコン膜に例示される。ゲート電極21は、ゲート絶縁層24上に設けられ、コンタクト23に接続されている。ゲート電極21は、ポリシリコン膜に例示される。ゲート20は、側面をサイドウォール25で覆われている。サイドウォール25は、酸化シリコン膜/窒化シリコン膜/酸化シリコン膜の積層体に例示される。サブ電極部50は、サブ電極51とサブ拡散層52とを備えている。サブ拡散層52は、n型n拡散層であり、リンを高濃度に拡散したシリコン層に例示される。サブ拡散層52は、Body-N-Well領域6に、ソース40よりもゲート20から離れて設けられている。サブ拡散層52は、その上部に設けられたサブ電極51を介してコンタクト53に接続されている。サブ電極51はシリサイド層に例示される。第1分離部61は、絶縁層であり、Drain-P-Well領域7に、ゲート20とドレイン30とを分離するように設けられている。第1分離部61は、絶縁層であり、STI層やLOCOS層の酸化シリコン層に例示される。第2分離部70は、ソース40とサブ電極部50との間にあって、Body-N-Well領域6半導体基板2の表面上に設けられている。すなわち、第2分離部70は、ソース40とサブ電極部50とを分離するように設けられている。第2分離部70は、分離電極71と絶縁層74とを備えている。絶縁層74は、Body-N-Well領域6半導体基板2の表面上に設けられている。絶縁層74は、酸化シリコン膜に例示される。分離電極71は、絶縁層74上に設けられている。分離電極71は、ポリシリコン膜に例示される。第2分離部70は、側面をサイドウォール75で覆われている。サイドウォール75は、酸化シリコン膜/窒化シリコン膜/酸化シリコン膜の積層体に例示される。第2分離部70の分離電極71、絶縁層74及びサイドウォール75とゲート20のゲート電極21、ゲート絶縁層24及びサイドウォール25とはそれぞれ同じ材料で形成されていることが好ましい。その場合、分離電極71、絶縁層74及びサイドウォール75とゲート電極21、ゲート絶縁層24及びサイドウォール25とはそれぞれ形状は異なるが、互いの位置関係は更に同じであることが好ましい。両者を同時に製造することが可能となるからである。そのような場合、第2分離部70とゲート20とは膜層の構成が同じであるということができる。図2A及び図2Bに示されるように、このLDMOSトランジスタ1では、ソース40とサブ電極部50とを分離するために、第2分離部70を用いている。すなわち、LDMOSトランジスタ1のソース40とサブ電極部50とを分離するために、ソース40とサブ電極部50との間に、ゲート20に用いられる材料例示:ポリシリコンとシリコン酸化膜と同じ材料の第2分離部70を配置しているより好ましくは、ゲート20と第2分離部70とが同じ構成を有している。第2分離部70は、コンタクト73や配線やコンタクト43を介してソース40と短絡しておく。一般に、ゲートポリシリコンの最小加工寸法は、STIやLOCOSの素子分離の最小加工寸法よりも小さい。第2分離部70には通常のMOSトランジスタのゲートと同様にサイドウォール75が形成される。本実施の形態でのサイドウォール75を併せたソース40とサブ電極部50との間の分離距離d11は、従来技術であるSTIやLOCOSを用いて分離した場合での分離距離d1図1A及び図1Bに比べ、概ね1/3~2/3程度まで小さく加工することができる。また、従来技術のSTIやLOCOSを用いて分離した場合、半導体基板2例示:シリコン基板の表面に対して深さ方向の距離d3図1A及び図1Bとして、0.15~0.40μmの大きさが必要となる。しかし、本実施の形態では、図2Bに示すように、半導体基板2の表面に対して深さ方向の距離d13がサブ電極部50のNサブ拡散層52又はソース40のPソース拡散層42の深さ方向分の大きさ概ね0.05μm以下にできる。これらの施策により、サブ電極部50とゲート20の直下の領域との間の距離Qを短くできる。その結果、サブ電極部50とゲート20の直下の領域との間の電位差を小さくでき、ソース40-ドレイン30間の耐圧の低下を防止することができる。本実施の形態では、従来技術のようなSTI層又はLOCOS層でソースとサブ電極部とを分離する方法と比べて、サブ電極部50とゲート20の直下の領域との間の距離Qを短縮することができる。その効果により、ドレイン-ソース間の耐圧が向上する。加えて、第2分離部70により、半導体基板2の表面に平行な方向の寸法図2Bの左右方向の幅を縮小することができる。その効果により、LDMOSトランジスタの使用面積を削減することができる。それにより、LDMOSトランジスタのARon単位面積当たりのOn抵抗を向上させることができる。更に、一般にLSIデバイスでは使用する面積が縮小すればその割合に応じてLSIデバイスのコスト低減の効果が得られる。すなわち、従来技術と比較して本実施の形態は低コストになるということができる。なお、図2A及び図2Bと同一のP型の半導体基板2におけるnチャネル以下、Nchと記すのLDMOSトランジスタ1については、例えば、次のような構成が考えられる。すなわち、図2A及び図2BにおいてDeep-N-Well領域4を設けないこと、及び、各半導体層の導電型を逆にすることである。その他については、図2A及び図2Bの場合と同じである。そして、NchのLDMOSトランジスタ1であっても、PchのLDMOSトランジスタ1と同様の効果を得ることができる。図3A~図3Cは、本発明の第1の実施の形態に係るMOSトランジスタにおける不純物濃度の分布の一例を示す断面図である。ただし、図3Aは図2Bの線Cの位置での不純物濃度分布の一例である。図3Bは図2Bの線Dの位置での不純物濃度分布の一例である。図3Cは図2Bの線Eの位置での不純物濃度分布の一例である。ドレイン拡散層32やソース拡散層42のボロン濃度は、概ね2×1018atoms/cm-3程度である。サブ拡散層52のヒ素又はリン濃度は、概ね1×1018atoms/cm-3程度である。Drain-P-Well領域7のボロン濃度は、概ね3×1016atoms/cm-3程度である。Body-N-Well領域6のリン濃度は、概ね5×1016atoms/cm-3程度である。Deep-N-Well領域4のリン濃度は、概ね3×1015atoms/cm-3程度である。次に、本発明の第1の実施の形態に係るMOSトランジスタを適用した半導体装置について説明する。図4は、本発明の第1の実施の形態に係るMOSトランジスタを適用した半導体装置を示すブロック図である。その半導体装置80は、同一の半導体基板上に形成された第1アレイ81と第2アレイ82とロジック回路83とを具備している。第1アレイ81は、PchLDMOSトランジスタ1及びNchLDMOSトランジスタ1図2Aや図2Bなどの少なくとも一方を複数個備えている。第2アレイ82は、ソースとサブ電極部とを分離していないPchもしくはNchLDMOSトランジスタ図示されず又はソースとサブ電極部とを分離しているPchもしくはNchLDMOSトランジスタ101図1A又は図1Bを複数個備えている。ただし、第2アレイ82は無くても良い。ロジック回路83は、外部又は内部からの入力信号に基づいて、第1アレイ81及び第2アレイ82の動作を制御する。図5は、図4の半導体装置の適用例を示す概略の回路図である。ここでは、適用例として、モーターシステム90の一例を示している。モーターシステム90は、半導体装置80と、外部電源91と、モーター92とを具備している。外部電源91は、半導体装置80の制御に基づいて、モーター92に電力例示:数十V-数十Aを供給する。半導体装置80は、並列に接続された複数のLDMOSトランジスタ1この図ではNchを備えている。そのLDMOSトランジスタ1のソースはモーター92を介して接地に、ドレインは外部電源91にそれぞれ接続されている。ゲートにはゲート電圧VG例示:0V/3Vが供給される。モーター92は、例えば、ゲート電圧VG例示:3Vにより、並列に接続された複数のLDMOSトランジスタ1がオンとなることで、外部電源91と接続されて、電力が供給されて動作する。このとき、外部電源91からの電流は、複数のLDMOSトランジスタ1の各々に分かれて流れたのち、合流してモーター92に供給される。次に、本発明の第1の実施の形態に係るMOSトランジスタの製造方法について説明する。図6A、図6B、図6C~図29A、図29B、図29Cは、本発明の第1の実施の形態に係る半導体装置の製造方法を示す断面図である。ここで、図mAm=6~29の整数すなわち図6A~図29Aは、図4のロジック回路83におけるNchMOSトランジスタ及びPchMOSトランジスタの製造方法を示している。ただし、図の左側はNchMOSトランジスタが形成される領域を示し、図の右側はPchMOSトランジスタの形成される領域を示している。また、図mBすなわち図6B~図29Bは、図4の第2アレイ82におけるソースとサブ電極部とを分離していないNchLDMOSトランジスタ及びPchLDMOSトランジスタの製造方法を示している。ただし、図の左側はソースとサブ電極部とを分離していないNchLDMOSトランジスタの形成される領域を示し、図の右側はソースとサブ電極部とを分離していないPchLDMOSトランジスタの形成される領域を示している。また、図mCすなわち図6C~図29Cは、図4の第1アレイ81における図2A及び図2BのPchLDMOSトランジスタの製造方法を示している。各図は、MOSトランジスタの1個分の製造方法に関する断面を示している。図6A、図6B、図6Cに示すように、半導体基板2の表面を熱酸化して、酸化膜201を形成する。次に、Deep-N-Well用のフォトレジスト401を酸化膜201の表面に形成する。続いて、フォトレジスト401をパターニングして、第2アレイ82のPchLDMOSトランジスタの領域図6Bの右側上及び第1アレイ81のPchLDMOSトランジスタの領域図6C上に開口部を設ける。そして、そのフォトレジスト401をマスクとして、その開口部の酸化膜201を介して、半導体基板2にDeep-N-Well用のリンPをイオン注入する。その結果、第2アレイ82のPchLDMOSトランジスタの領域図6Bの右側における酸化膜201直下の表面領域にN-Well領域301が形成される。同様に、第1アレイ81のPchLDMOSトランジスタの領域図6Cにおける酸化膜201直下の表面領域にN-Well領域301が形成される。その後、フォトレジスト401を剥離する。次に、図7A、7B、図7Cに示すように、半導体基板2を所定の条件で熱処理する熱押し込み。その結果、第2アレイ82のPchLDMOSトランジスタの領域図7Bの右側におけるN-Well領域301のリンPが半導体基板2の内部へ熱拡散して、Deep-N-Well領域302が形成される。同様に、第1アレイ81のPchLDMOSトランジスタの領域図7CにおけるN-Well領域301のリンPが半導体基板2の内部へ熱拡散して、Deep-N-Well領域302が形成される。このDeep-N-Well領域302は、図2BのDeep-N-Well領域4に対応する。次に、図8A、図8B、図8Cに示すように、酸化膜201をエッチングで除去したあとに、半導体基板2の表面を熱酸化して、酸化膜202を形成する。続いて、酸化膜202上に窒化膜203を形成する。その後、STI用のフォトレジスト402を窒化膜203の表面に形成する。そして、フォトレジスト402をパターニングして、ロジック回路83、第2アレイ82及び第1アレイ81における所定の領域にSTI用の開口部を設ける。次に、図9A、図9B、図9Cに示すように、そのフォトレジスト402をマスクとして、その開口部の窒化膜203をプラズマエッチングにより除去する。その後、フォトレジスト402を剥離する。続いて、エッチングされた窒化膜203をマスクとして、酸化膜202をエッチバックし、更に半導体基板2内部までプラズマエッチングする。それにより、ロジック回路83のNchMOSトランジスタの領域及びPchMOSトランジスタの領域図9Aの半導体基板2にSTI用トレンチが形成される。また、第2アレイ82のNchLDMOSトランジスタの領域図9Bの左側の半導体基板2、及びPchLDMOSトランジスタの領域図9Bの右側の半導体基板2とDeep-N-Well領域302にSTI用トレンチが形成される。また、第1アレイ81のPchLDMOSトランジスタの領域図9Cの半導体基板2とDeep-N-Well領域302にSTI用トレンチが形成される。次に、図10A、図10B、図10Cに示すように、STI用トレンチを埋め、かつ、酸化膜202や窒化膜203を覆うように、酸化膜204を形成する。その後、図11A、図11B、図11Cに示すように、CMPChemicalMechanicalPolishingにより、酸化膜204及び窒化膜203を平坦化する。それにより、ロジック回路83の酸化膜204は、NchMOSトランジスタの領域及びPchMOSトランジスタの領域図11Aを囲むSTI層となる。また、第2アレイ82の酸化膜204は、NchLDMOSトランジスタの領域及びPchLDMOSトランジスタの領域図11Bを囲むSTI層となり、それら領域の所定の位置でドレインとゲートとを分離する分離層となる。また、第1アレイ81の酸化膜204は、PchLDMOSトランジスタの領域図11Cを囲むSTI層となり、それら領域の所定の位置にドレインとゲートとを分離する分離層となる。このSTI層としての酸化膜204は図2BにおけるSTI層63に対応する。分離層としての酸化膜204は図2Bにおける第1分離部61に対応する。次に、図12A、図12B、図12Cに示すように、窒化膜203をエッチングで除去する。続いて、酸化膜202をエッチングで除去する。その結果、酸化膜204のある領域を除いて、半導体基板2の表面が露出する。その後、半導体基板2の表面に熱酸化により酸化膜205を形成する。次に、図13A、図13B、図13Cに示すように、Drain-P-Well用のフォトレジスト403を酸化膜205の表面に形成する。続いて、フォトレジスト403をパターニングして、第2アレイ82のPchLDMOSトランジスタの領域図13Bの右側のDrain-P-Well領域上及び第1アレイ81のPchLDMOSトランジスタの領域図13CのDrain-P-Well領域上に開口部を設ける。そして、そのフォトレジスト403をマスクとして、その開口部の酸化膜205を介して、半導体基板2にDrain-P-Well用のボロンBをイオン注入する。その結果、第2アレイ82のPchLDMOSトランジスタの領域図13Bの右側のDeep-N-Well領域302における酸化膜205直下の表面領域にDain-P-Well領域303が形成される。同様に、第1アレイ81のPchLDMOSトランジスタの領域図13CのDeep-N-Well領域302における酸化膜205直下の表面領域にDrain-P-Well領域303が形成される。このDrain-P-Well領域303は図2BにおけるDrain-P-Well領域7に対応する。その後、フォトレジスト403を剥離する。次に、図14A、図14B、図14Cに示すように、Drain-N-Well用のフォトレジスト404を酸化膜205の表面に形成する。続いて、フォトレジスト404をパターニングして、第2アレイ82のNchLDMOSトランジスタの領域図14Bの左側のDrain-N-Well領域上に開口部を設ける。そして、そのフォトレジスト404をマスクとして、その開口部の酸化膜205を介して、半導体基板2にDrain-N-Well用のリンPをイオン注入する。その結果、第2アレイ82のNchLDMOSトランジスタの領域図14Bの左側の半導体基板2における酸化膜205直下の表面領域にDain-N-Well領域304が形成される。その後、フォトレジスト404を剥離する。次に、図15A、図15B、図15Cに示すように、Body-N-Well用のフォトレジスト405を酸化膜205の表面に形成する。続いて、フォトレジスト405をパターニングして、第2アレイ82のPchLDMOSトランジスタの領域図15Bの右側のBody-N-WellHV-N-Well領域上及び第1アレイ81のPchLDMOSトランジスタの領域図15CのBody-N-WellHV-N-Well領域上に開口部を設ける。そして、そのフォトレジスト405をマスクとして、その開口部の酸化膜205を介して、半導体基板2にBody-N-Well用のリンPをイオン注入する。その結果、第2アレイ82のPchLDMOSトランジスタの領域図15Bの右側のDeep-N-Well領域302における酸化膜205直下の表面領域にBody-N-Well305が形成される。同様に、第1アレイ81のPchLDMOSトランジスタの領域図15CのDeep-N-Well領域302における酸化膜205直下の表面領域にBody-N-Well領域305が形成される。このBody-N-Well領域305は図2BにおけるBody-N-Well領域6に対応する。その後、フォトレジスト405を剥離する。次に、図16A、図16B、図16Cに示すように、Body-P-Well用のフォトレジスト406を酸化膜205の表面に形成する。続いて、フォトレジスト406をパターニングして、第2アレイ82のNchLDMOSトランジスタの領域図16Bの左側のBody-P-WellHV-P-Well領域上に開口部を設ける。そして、そのフォトレジスト405をマスクとして、その開口部の酸化膜205を介して、半導体基板2にBody-P-Well用のボロンBをイオン注入する。その結果、第2アレイ82のNchLDMOSトランジスタの領域図16Bの左側の半導体基板2における酸化膜205直下の表面領域にBody-P-Well領域306が形成される。その後、フォトレジスト406を剥離する。次に、図17A、図17B、図17Cに示すように、コアP-Well用のフォトレジスト407を酸化膜205の表面に形成する。続いて、フォトレジスト407をパターニングして、ロジック回路83のNchMOSトランジスタの領域図17Aの左側のコアP-Well領域上に開口部を設ける。そして、そのフォトレジスト407をマスクとして、その開口部の酸化膜205を介して、半導体基板2にコアP-Well用のボロンBをイオン注入する。次に、コアNゲート用のボロンBをイオン注入する。その結果、ロジック回路83のNchMOSトランジスタの領域図17Aの左側の半導体基板2における酸化膜205直下の表面領域にコアP-Well領域307、コアNゲート領域図示されずが形成される。その後、フォトレジスト407を剥離する。次に、図18A、図18B、図18Cに示すように、コアN-Well用のフォトレジスト408を酸化膜205の表面に形成する。続いて、フォトレジスト408をパターニングして、ロジック回路83のPchMOSトランジスタの領域図18Aの右側のコアN-Well領域上に開口部を設ける。そして、そのフォトレジスト408をマスクとして、その開口部の酸化膜205を介して、半導体基板2にコアN-Well用のリンPをイオン注入する。次に、コアPゲート用のリンPもしくはヒ素Asをイオン注入する。その結果、ロジック回路83のPchMOSトランジスタの領域図18Aの右側の半導体基板2における酸化膜205直下の表面領域にコアN-Well領域308、コアPゲート領域図示されずが形成される。その後、フォトレジスト408を剥離する。次に、図19A、図19B、図19Cに示すように、酸化膜205をエッチングで除去したあとに、半導体基板2を熱酸化して、酸化膜206が形成される。ロジック回路83用のフォトレジスト409を酸化膜206の表面に形成する。続いて、フォトレジスト409をパターニングして、ロジック回路83の領域図19Aに開口部を設ける。そして、そのフォトレジスト409をマスクとして、ロジック回路83の酸化膜206をウェットエッチングで除去する。その結果、ロジック回路83の領域図19Aにおいて、半導体基板2の表面が露出する。その後、フォトレジスト409を剥離する。次に、図20A、図20B、図20Cに示すように、半導体基板2を熱酸化する。その結果、ロジック回路83図20Aの半導体基板2の表面にゲート酸化膜207が形成される。また、第2アレイ82図20B及び第1アレイ81図20Cの半導体基板2の表面の酸化膜206が厚くなる。第1アレイ81図20Cの酸化膜206は、図2A及び図2Bのゲート絶縁層24及び絶縁層74に対応する。続いて、酸化膜204、酸化膜206及び酸化膜207を覆うように、ゲートポリシリコン膜309を形成する。その後、ゲート用のフォトレジスト410をゲートポリシリコン膜309の表面に形成する。続いて、フォトレジスト410をパターニングする。その結果、ロジック回路83の領域図20Aのフォトレジスト410において、NchMOSトランジスタ及びPchMOSトランジスタのゲートとなる領域以外の領域に開口部が形成される。また、第2アレイ82の領域図20Bのフォトレジスト410において、NchLDMOSトランジスタ及びPchLDMOSトランジスタのゲートとなる領域以外の領域に開口部が形成される。更に、第1アレイ81の領域図20Cのフォトレジスト410において、PchLDMOSトランジスタのゲートとなる領域及び第2分離部となる領域以外の領域に開口部が形成される。次に、そのフォトレジスト410をマスクとしてゲートポリシリコン膜309をプラズマエッチングする。その結果、ロジック回路83の領域図20Aにおいて、NchMOSトランジスタ及びPchMOSトランジスタのゲートとなる領域のみにゲートポリシリコン膜309が形成される。また、第2アレイ82の領域図20Bにおいて、NchLDMOSトランジスタ及びPchLDMOSトランジスタのゲートとなる領域のみにゲートポリシリコン膜309が形成される。更に、第1アレイ81の領域図20Cにおいて、PchLDMOSトランジスタのゲートとなる領域及び第2分離部となる領域のみにゲートポリシリコン膜309が形成される。ゲートとなる領域のゲートポリシリコン膜309は、図2Bのゲート電極21に対応する。第2分離部となる領域のゲートポリシリコン膜309は、図2Bの分離電極71に対応する。その後、フォトレジスト410を剥離する。次に、図21A、図21B、図21Cに示すように、NchのLDDLightlyDopedDrain用のフォトレジスト411を表面に形成する。続いて、フォトレジスト411をパターニングして、ロジック回路83、第2アレイ82及び第1アレイ81上の所定の領域に開口部を設ける。すなわち、ロジック回路83において、NchMOSトランジスタの領域図21Aの左側上に開口部を設ける。また、第2アレイ82において、NchLDMOSトランジスタの領域図21Bの左側のうちのサブ電極部となる領域を除く領域上に開口部を設ける。また、PchLDMOSトランジスタの領域図21Bの右側のうちサブ電極部となる領域上に開口部を設ける。更に、第1アレイ81において、PchLDMOSトランジスタの領域図21Cのうちゲートポリシリコン膜309の外側に開口部を設ける。そして、そのフォトレジスト411をマスクとして、その開口部の酸化膜205又は酸化膜206を介して、半導体基板2にLDD用のリンPまたはヒ素Asをイオン注入する。その結果、ロジック回路83において、NchMOSトランジスタの領域図21Aの左側のゲートポリシリコン膜309の両側にLDD層310が形成される。また、第2アレイ82において、NchLDMOSトランジスタの領域図21Bの左側のゲートポリシリコン膜309の一方の側のBody-P-Well領域306内及び他方の側のDrain-N-Well領域304内にLDD層310が形成される。また、PchLDMOSトランジスタの領域図21Bの右側のうちサブ電極部となる領域にLDD層310が形成される。更に、第1アレイ81において、PchLDMOSトランジスタの領域図21Cのうちゲートポリシリコン膜309の外側にLDD層310が形成される。その後、フォトレジスト411を剥離する。次に、図22A、図22B、図22Cに示すように、PchのLDD用のフォトレジスト412を表面に形成する。続いて、フォトレジスト412をパターニングして、ロジック回路83、第2アレイ82及び第1アレイ81上の所定の領域に開口部を設ける。すなわち、ロジック回路83において、PchMOSトランジスタの領域図22Aの右側上に開口部を設ける。また、第2アレイ82において、PchLDMOSトランジスタの領域図22Bの右側のうちのサブ電極部となる領域を除く領域上に開口部を設ける。また、NchLDMOSトランジスタの領域図22Bの左側のうちサブ電極部となる領域上に開口部を設ける。更に、第1アレイ81において、PchLDMOSトランジスタの領域図22Cのうちのゲートポリシリコン膜309及びサブ電極部となる領域を除く領域上に開口部を設ける。そして、そのフォトレジスト412をマスクとして、その開口部の酸化膜206又は酸化膜207を介して、半導体基板2にLDD用のボロンBまたはフッ化ボロンBF2をイオン注入する。その結果、ロジック回路83において、PchMOSトランジスタの領域図22Aの右側のゲートポリシリコン膜309の両側にLDD層311が形成される。また、第2アレイ82において、PchLDMOSトランジスタの領域図22Bの右側のゲートポリシリコン膜309の一方の側のBody-N-Well領域305内及び他方の側のDrain-P-Well領域303内にLDD層311が形成される。また、NchLDMOSトランジスタの領域図22Bの左側のうちサブ拡散層となる領域にLDD層311が形成される。更に、第1アレイ81において、PchLDMOSトランジスタの領域図22Cのゲートポリシリコン膜309の一方の側のBody-N-Well領域305内及び他方の側のDrain-P-Well領域303内にLDD層311が形成される。その後、フォトレジスト412を剥離する。次に、図23A、図23B、図23Cに示すように、サイドウォール用のTEOSNSGTetraEthylOrthoSilicateNon-dopedSilicateGlassの酸化膜208、窒化膜209、及びTEOSNSGの酸化膜210を表面に順に形成する。その後、酸化膜208、窒化膜209、及び酸化膜210を順にエッチバックする。その結果、ロジック回路83図23Aにおいて、NchMOSトランジスタ及びPchMOSトランジスタのゲートポリシリコン膜309の側面にサイドウォールが形成される。また、第2アレイ82図23Bにおいて、NchLDSMOSトランジスタ及びPchLDMOSトランジスタのゲートポリシリコン膜309の側面にサイドウォールが形成される。更に、第1アレイ81図23Cにおいて、PchLDMOSトランジスタのゲートとなる領域のゲートポリシリコン膜309の側面及び第2分離部となる領域のゲートポリシリコン膜309の側面にサイドウォールが形成される。ゲートとなる領域のサイドウォールは、図2Bのサイドウォール25に対応する。第2分離部となる領域のサイドウォールは、図2Bのサイドウォール75に対応する。次に、図24A、図24B、図24Cに示すように、PchのSDSourceDrain用のフォトレジスト413を表面に形成する。続いて、フォトレジスト413をパターニングして、ロジック回路83、第2アレイ82及び第1アレイ81上の所定の領域に開口部を設ける。すなわち、ロジック回路83において、PchMOSトランジスタの領域図24Aの右側上に開口部を設ける。また、第2アレイ82において、PchLDMOSトランジスタの領域図24Bの右側のうちのサブ電極部となる領域を除く領域上に開口部を設ける。また、NchLDMOSトランジスタの領域図24Bの左側のうちサブ電極部となる領域上に開口部を設ける。更に、第1アレイ81において、PchLDMOSトランジスタの領域図22Cのうちの第2分離部となる領域のゲートポリシリコン膜309及びサブ電極部となる領域を除く領域上に開口部を設ける。そして、そのフォトレジスト413をマスクとして、その開口部の酸化膜206又は酸化膜207を介して、半導体基板2にSD用のボロンBをイオン注入する。その結果、ロジック回路83において、PchMOSトランジスタの領域図24Aの右側のゲートポリシリコン膜309の両側にSD層312が形成される。また、第2アレイ82において、PchLDMOSトランジスタの領域図24Bの右側のゲートポリシリコン膜309の一方の側のBody-N-Well領域305内及び他方の側のDrain-P-Well領域303内にSD層312が形成される。また、NchLDMOSトランジスタの領域図24Bの左側のうちサブ電極部となる領域にSD層312が形成される。更に、第1アレイ81において、PchLDMOSトランジスタの領域図24Cのゲートポリシリコン膜309の一方の側のBody-N-Well領域305内及び他方の側のDrain-P-Well領域303内にSD層312が形成される。このBody-N-Well領域305内のSD層312は、図2Bのソース拡散層42に対応する。Drain-P-Well領域303内のSD層312は、図2Bのドレイン拡散層32に対応する。その後、フォトレジスト413を剥離する。次に、図25A、図25B、図25Cに示すように、NchのSD用のフォトレジスト414を表面に形成する。続いて、フォトレジスト414をパターニングして、ロジック回路83、第2アレイ82及び第1アレイ81上の所定の領域に開口部を設ける。すなわち、ロジック回路83において、NchMOSトランジスタの領域図25Aの左側上に開口部を設ける。また、第2アレイ82において、NchLDMOSトランジスタの領域図25Bの左側のうちのサブ電極部となる領域を除く領域上に開口部を設ける。また、PchLDMOSトランジスタの領域図25Bの右側のうちサブ電極部となる領域上に開口部を設ける。更に、第1アレイ81において、PchLDMOSトランジスタの領域図25Cのうち第2分離部となる領域のゲートポリシリコン膜309の外側に開口部を設ける。そして、そのフォトレジスト414をマスクとして、その開口部の酸化膜205又は酸化膜206を介して、半導体基板2にSD用のリンPもしくはヒ素Asをイオン注入する。その結果、ロジック回路83において、NchMOSトランジスタの領域図25Aの左側のゲートポリシリコン膜309の両側にSD層313が形成される。また、第2アレイ82において、NchLDMOSトランジスタの領域図25Bの左側のゲートポリシリコン膜309の一方の側のBody-P-Well領域306内及び他方の側のDrain-N-Well領域304内にSD層313が形成される。また、PchLDMOSトランジスタの領域図25Bの右側のうちサブ電極部となる領域にSD層313が形成される。更に、第1アレイ81において、PchLDMOSトランジスタの領域図25Cのうち第2分離部となる領域のゲートポリシリコン膜309の外側にSD層313が形成される。このBody-N-Well領域305内のSD層313は、図2Bのサブ拡散層52に対応する。その後、フォトレジスト414を剥離し、全体をランプアニールする。次に、図26A、図26B、図26Cに示すように、プラズマエッチングにより、各MOSトランジスタのSD層上の酸化膜をプラズマエッチングで除去する。その結果、ロジック回路83において、NchMOSトランジスタの領域図26Aの左側のSD層313上の酸化膜207、及び、PchMOSトランジスタの領域図26Aの右側のSD層312上の酸化膜207が除去される。また、第2アレイ82において、NchLDMOSトランジスタの領域図26Bの左側のSD層312、313上の酸化膜205、及び、PchLDMOSトランジスタの領域図26Bの右側のSD層312、313上の酸化膜206が除去される。更に、第1アレイ81において、PchLDMOSトランジスタの領域図26CのSD層312、313上の酸化膜206が除去される。次に、図27A、図27B、図27Cに示すように、シリサイド用のコバルト膜を表面に成膜する。その後、1回目のシンター処理を行い、コバルトシリサイド膜314を形成する。その結果、ロジック回路83図27AのSD層313上、SD層312上、及びゲートポリシリコン膜309上にコバルトシリサイド膜314が形成される。また、第2アレイ82図27BのSD層312上、SD層313上、及びゲートポリシリコン膜309上にコバルトシリサイド膜314が形成される。更に、第1アレイ81図27CのSD層312上、SD層313上、及びゲートポリシリコン膜309上にコバルトシリサイド膜314が形成される。続いて、余剰のコバルト膜をエッチングにより除去する。その後、2回目のシンター処理を行う。第1アレイ81図27Cにおいて、サブ電極部のコバルトシリサイド膜314は、図2Bのサブ電極51に対応する。第2分離部のゲートポリシリコン膜309上のコバルトシリサイド膜314は、図2Bの分離電極71に対応する。ソースのコバルトシリサイド膜314は、図2Bのソース電極41に対応する。ドレインのコバルトシリサイド膜314は、図2Bのドレイン電極31に対応する。ゲートのゲートポリシリコン膜309上のコバルトシリサイド膜314は、図2Bのゲート電極21の上端部分に対応する。続いて、層間窒化膜212を表面に成膜する。次に、図28A、図28B、図28Cに示すように、層間絶縁層用のプラズマ酸化膜を表面に形成する。続いて、CMPによりプラズマ酸化膜を平坦化する。その後、プラズマ酸化膜を更に形成する。その結果、各MOSトランジスタ上に層間絶縁層213が形成される。次に、図29A、図29B、図29Cに示すように、コンタクト用のフォトレジスタを表面に形成する。続いて、フォトレジストをパターニングして、ロジック回路83、第2アレイ82及び第1アレイ81の所定の領域に開口部を設ける。すなわち、ロジック回路83、第2アレイ82及び第1アレイ81において、SD層313上、SD層312上及びゲートポリシリコン膜309上のコンタクトを設ける領域に開口部を設ける。そして、そのフォトレジストをマスクとして、その開口部下の層間絶縁層213及び層間窒化膜212をエッチングして、コンタクトホールを形成する。その後、フォトレジストを剥離する。続いて、バリア膜としてTi/TiN膜をコンタクトホール内及び層間絶縁層213表面に形成する。更に、Ti/TiN膜上に配線としてW膜を形成する。その後、層間絶縁層213の上部表面を露出させるまでCMPを行う。その結果、コンタクト315が形成される。第1アレイ81図29Cにおいて、サブ電極部のコバルトシリサイド膜314上のコンタクト315は、図2Bのコンタクト53に対応する。第2分離部のコバルトシリサイド膜314上のコンタクト315は、図2Aのコンタクト73に対応する。ソース上のコンタクト315は、図2Bのコンタクト43に対応する。ドレイン上のコンタクト315は、図2Bのコンタクト33に対応する。ゲート上のコンタクト315は、図2Aのコンタクト23に対応する。以上の製造方法により、本発明の第1の実施の形態に係るMOSトランジスタが製造される。本実施の形態では、ロジック回路83や第2アレイ82や第1アレイ81が混載されたICチップについて、上述の製造方法により、工程を共通させながら無駄なく効率的に製造することができる。このとき、第2分離部70は、ゲート20と共通の工程で、ゲート20と同時に形成できる。そのため、第2分離部70のための工程を追加する必要が無く、従来技術の場合と比較して製造コストの増加は無く、効率的に製造できる。本実施の形態では、STI層又はLOCOS層ではなく、第2分離部70ポリシリコンのゲート電極のような分離電極71でソースとサブ電極部とを分離している。ここで、STIやLOCOSとして形成可能な最小の大きさとしての最小加工寸法と比べて、ポリシリコンのゲート電極として形成可能な最小の大きさとしての最小加工寸法は非常に小さい。したがって、従来技術図1A及び図1BのようにSTI層又はLOCOS層でソースとサブ電極部とを分離する場合と比較して、本実施の形態の第2分離部70の幅図2Bの左右方向の幅を小さくすることができる。更に、STI層又はLOCOS層は、半導体基板の内部の深さ方向に延在している。一方、第2分離部70は半導体基板の表面に設けられ、深さ方向には存在しない。それにより、サブ電極部50とゲート20の直下の領域との間の距離Qを大幅に短縮することができる。その効果により、ドレイン-ソース間の耐圧を向上させることができる。加えて、第2分離部70により、LDMOSトランジスタにおける半導体基板2の表面に平行な方向の寸法を縮小することができる。その効果により、LDMOSトランジスタの使用面積を削減することができる。その結果、LDMOSトランジスタのARon特性を向上させることができる。更に、使用面積の低減により、LSIデバイスのコスト低減の効果を得られる。第2の実施の形態本発明の第2の実施の形態に係るMOSトランジスタの構成について説明する。本実施の形態のLDMOSトランジスタ1aは、サブ電極部50上のコンタクトと第2分離部70上のコンタクトとが一体となりコンタクト53aとなっている点で、第1の実施の形態のLDMOSトランジスタ1と相違する。以下、相違点について主に説明する。図30A及び図30Bは、本発明の第2の実施の形態に係るMOSトランジスタの構成を示す平面図及び断面図である。ここでは、一例としてPchのLDMOSトランジスタ1aを示している。また、ここでは、p型の半導体基板2上のSTI層63に囲まれた一つのDeep-N-Well領域4に、線Cを挟んで二つのLDMOSトランジスタ1aが形成された例を示している。また、図30Aでは、分かり易さのために、STI層63及び第1分離部61は省略されている。コンタクト53aは、サブ電極部50と第2分離部70とで共有された共通のコンタクトである。コンタクト53aの底面は、サブ電極51、サイドウォール75及び分離電極71の上部を覆うように設けられている。すなわち、サブ拡散層52は、その上部に設けられたサブ電極51を介してコンタクト53aに接続されている。また、第2分離部70の分離電極71は、その上部でコンタクト53aに接続されている。コンタクト53aは、他の配線に接続可能なように上方に延伸している。その他の構成は、第1の実施の形態のLDMOSトランジスタ1と同様である。また、本発明の第2の実施の形態に係るMOSトランジスタを適用した半導体装置についても、コンタクト53aの構成が異なる他は、第1の実施の形態の半導体装置と同様である。次に、本発明の第1の実施の形態に係るMOSトランジスタの製造方法については、図29Cにおいて形成されるコンタクト315の位置及び個数が異なる他は、第1の実施の形態の半導体装置と同様である。本実施の形態においても、第1の実施の形態と同様の効果を得ることができる。それに加えて、本実施の形態では、サブ電極部50上のコンタクトと第2分離部70上のコンタクトとが一体となりコンタクト53aとなっている。そのため、サブ電極部50上のコンタクトと第2分離部70上のコンタクトとをデザインルールに基づく最低距離分だけ離間して設ける、という必要が無くなる。その結果、サブ電極部50の大きさ半導体基板2に平行な方向の幅、図30Bの左右方向の幅を小さくすることができる。それにより、LDMOSトランジスタ1aの大きさを小さくすることができる。その結果、ARon特性を向上させることができる。第3の実施の形態本発明の第3の実施の形態に係るMOSトランジスタの構成について説明する。本実施の形態のLDMOSトランジスタ1bは、第1分離層70がゲート構成ではなく、シリサイドブロック構成を有している点で、第1の実施の形態のLDMOSトランジスタ1と相違する。以下、相違点について主に説明する。図31A及び図31Bは、本発明の第3の実施の形態に係るMOSトランジスタの構成を示す平面図及び断面図である。ここでは、一例としてPchのLDMOSトランジスタ1bを示している。また、ここでは、p型の半導体基板2上のSTI層63に囲まれた一つのDeep-N-Well領域4に、線Cを挟んで二つのLDMOSトランジスタ1bが形成された例を示している。また、図31Aでは、分かり易さのために、STI層63及び第1分離部61は省略されている。第2分離部70は、分離酸化膜77と絶縁層76とを備えている。絶縁層76は、Body-N-Well領域6半導体基板2の表面上に設けられている。絶縁層76は、酸化シリコン膜に例示される。分離酸化膜77は、シリサイドブロック酸化膜であり、絶縁層76上に設けられている。すなわち、分離酸化膜77は、サブ電極51シリサイドとソース電極41シリサイドとを分離する酸化膜である。分離酸化膜77は、酸化シリコン膜に例示される。第2分離部70の絶縁層74とゲート20のゲート絶縁層24とは同じ材料で形成されていることが好ましい。両者を同時に製造することが可能となるからである。その他の構成は、第1の実施の形態のLDMOSトランジスタ1と同様である。また、本発明の第3の実施の形態に係るMOSトランジスタを適用した半導体装置についても、第2分離部70の構成が異なる他は、第1の実施の形態の半導体装置と同様である。次に、本発明の第1の実施の形態に係るMOSトランジスタの製造方法について説明する。図6A、図6B~図29A、図29B、及び、図6C~図19C、図32~図41は、本発明の第3の実施の形態に係る半導体装置の製造方法を示す断面図である。ただし、図6A~図29Aは、図4のロジック回路83におけるNchMOSトランジスタ左側及びPchMOSトランジスタ右側の製造方法を示している。それらの製造方法は第1の実施の形態と同様であるので、その説明を省略する。また、図6B~図29Bは、図4の第2アレイ82におけるソースとサブ電極部とを分離していないNchLDMOSトランジスタ左側及びPchLDMOSトランジスタ右側の製造方法を示している。それらの製造方法は第1の実施の形態と同様であるのでその説明を省略する。図6C~図19C、図32~図41は、図4の第1アレイ81における図31A及び図31BのPchLDMOSトランジスタの製造方法を示している。各図は、MOSトランジスタの1個分の製造方法に関する断面を示している。以下では、第1アレイ81におけるPchLDMOSトランジスタの製造方法について主に説明する。図6A、図6B、図6C~図19A、図19B、図19Cについては、第1の実施の形態と同様である。次に、図20A及び図20Bに示すロジック回路83及び第2アレイ82の工程と同時に、図32に示す第1アレイ81の工程が行われる。すなわち、半導体基板2を熱酸化する。その結果、第1アレイ81図32の半導体基板2の表面の酸化膜206が厚くなる。第1アレイ81図32の酸化膜206は、図31Bのゲート絶縁層24及び絶縁層76に対応する。続いて、酸化膜204、酸化膜206及び酸化膜207を覆うように、ゲートポリシリコン膜309を形成する。その後、ゲート用のフォトレジスト410をゲートポリシリコン膜309の表面に形成する。続いて、フォトレジスト410をパターニングする。その結果、第1アレイ81の領域図32のフォトレジスト410において、PchLDMOSトランジスタのゲートとなる領域以外の領域に開口部が形成される。次に、そのフォトレジスト410をマスクとしてゲートポリシリコン膜309をプラズマエッチングする。その結果、第1アレイ81の領域図32において、PchLDMOSトランジスタのゲートとなる領域のみにゲートポリシリコン膜309が形成される。PchLDMOSトランジスタのゲートポリシリコン膜309は、図31Bのゲート電極21に対応する。その後、フォトレジスト410を剥離する。次に、図21A及び図21Bに示すロジック回路83及び第2アレイ82の工程と同時に、図33に示す第1アレイ81の工程が行われる。すなわち、NchのLDD用のフォトレジスト411を表面に形成する。続いて、フォトレジスト411をパターニングして、ロジック回路83、第2アレイ82及び第1アレイ81上の所定の領域に開口部を設ける。すなわち、第1アレイ81において、PchLDMOSトランジスタの領域図33のうち第2分離部となる領域の外側に開口部を設ける。そして、そのフォトレジスト411をマスクとして、その開口部の酸化膜206又は酸化膜207を介して、半導体基板2にLDD用のリンPまたはヒ素Asをイオン注入する。その結果、第1アレイ81において、PchLDMOSトランジスタの領域図33のうち第2分離部となる領域の外側にLDD層310が形成される。その後、フォトレジスト411を剥離する。次に、図22A及び図22Bに示すロジック回路83及び第2アレイ82の工程と同時に、図34に示す第1アレイ81の工程が行われる。すなわち、PchのLDD用のフォトレジスト412を表面に形成する。続いて、フォトレジスト412をパターニングして、ロジック回路83、第2アレイ82及び第1アレイ81上の所定の領域に開口部を設ける。すなわち、第1アレイ81において、PchLDMOSトランジスタの領域図34のうちの第2分離部となる領域及びサブ電極部となる領域を除く領域上に開口部を設ける。そして、そのフォトレジスト412をマスクとして、その開口部の酸化膜206又は酸化膜207を介して、半導体基板2にLDD用のボロンBまたはフッ化ボロンBF2をイオン注入する。その結果、第1アレイ81において、PchLDMOSトランジスタの領域図34のゲートポリシリコン膜309の一方の側のBody-N-Well領域305内及び他方の側のDrain-P-Well領域303内にLDD層311が形成される。その後、フォトレジスト412を剥離する。次に、図23A及び図23Bに示すロジック回路83及び第2アレイ82の工程と同時に、図35に示す第1アレイ81の工程が行われる。すなわち、サイドウォール用のTEOSNSGの酸化膜208、窒化膜209、及びTEOSNSGの酸化膜210を表面に順に形成する。その後、酸化膜208、窒化膜209、及び酸化膜210を順にエッチバックする。その結果、第1アレイ81図35において、PchLDMOSトランジスタのゲートポリシリコン膜309の側面にサイドウォールが形成される。PchLDMOSトランジスタのサイドウォールは、図31Bのサイドウォール25に対応する。次に、図24A及び図24Bに示すロジック回路83及び第2アレイ82の工程と同時に、図36に示す第1アレイ81の工程が行われる。すなわち、PchのSD用のフォトレジスト413を表面に形成する。続いて、フォトレジスト413をパターニングして、ロジック回路83、第2アレイ82及び第1アレイ81上の所定の領域に開口部を設ける。すなわち、第1アレイ81において、PchLDMOSトランジスタの領域図36のうちの第2分離部となる領域及びサブ電極部を除く領域上に開口部を設ける。そして、そのフォトレジスト413をマスクとして、その開口部の酸化膜206又は酸化膜207を介して、半導体基板2にSD用のボロンBをイオン注入する。その結果、第1アレイ81において、PchLDMOSトランジスタの領域図36のゲートポリシリコン膜309の一方の側のBody-N-Well領域305内及び他方の側のDrain-P-Well領域303内にSD層312が形成される。このBody-N-Well領域305内のSD層312は、図31Bのソース拡散層42に対応する。Drain-P-Well領域303内のSD層312は、図31Bのドレイン拡散層32に対応する。その後、フォトレジスト413を剥離する。次に、図25A及び図25Bに示すロジック回路83及び第2アレイ82の工程と同時に、図37に示す第1アレイ81の工程が行われる。すなわち、NchのSD用のフォトレジスト414を表面に形成する。続いて、フォトレジスト414をパターニングして、ロジック回路83、第2アレイ82及び第1アレイ81上の所定の領域に開口部を設ける。すなわち、第1アレイ81において、PchLDMOSトランジスタの領域図37のうち第2分離部となる領域の外側に開口部を設ける。そして、そのフォトレジスト414をマスクとして、その開口部の酸化膜206又は酸化膜207を介して、半導体基板2にSD用のリンPもしくはヒ素Asをイオン注入する。その結果、第1アレイ81において、PchLDMOSトランジスタの領域図37のうち第2分離部となる領域の外側にSD層313が形成される。このBody-N-Well領域305内のSD層313は、図31Bのサブ拡散層52に対応する。その後、フォトレジスト414を剥離し、全体をランプアニールする。次に、図26A及び図26Bに示すロジック回路83及び第2アレイ82の工程と同時に、図38に示す第1アレイ81の工程が行われる。すなわち、シリサイドブロック用の酸化膜211を表面ロジック回路83及び第2アレイ82の表面を含むに形成する。続いて、シリサイドブロック用のフォトレジスト415を表面に形成する。その後、フォトレジスト415をパターニングして、ロジック回路83、第2アレイ82及び第1アレイ81の所定の領域に開口部を設ける。すなわち、ロジック回路83及び第2アレイ82の全面に開口部を設ける。更に、第1アレイ81において、PchLDMOSトランジスタの領域図38のうち第2分離部となる領域以外に開口部を設ける。そして、そのフォトレジスト415をマスクとして、酸化膜をプラズマエッチングする。その結果、ロジック回路83図26Aにおいて、SD層312、313上の酸化膜207、211、及び、ゲートポリシリコン膜309上の酸化膜211が除去される。また、第2アレイ82図26Bにおいて、SD層312、313上の酸化膜205、及び、ゲートポリシリコン膜309上の酸化膜211が除去される。更に、第1アレイ81図38において、SD層312、313上の酸化膜206、211、及び、ゲートポリシリコン膜309上の酸化膜211が除去される。第2分離部となる領域の酸化膜210はフォトレジスト410下にあり、残存する。この第2分離部となる領域の酸化膜211は、図31Bにおける分離酸化膜77に対応する。次に、図27A及び図27Bに示すロジック回路83及び第2アレイ82の工程と同時に、図39に示す第1アレイ81の工程が行われる。すなわち、シリサイド用のコバルト膜を表面に成膜する。その後、1回目のシンター処理を行い、コバルトシリサイド膜314を形成する。その結果、第1アレイ81図39のSD層312上、SD層313上、及びゲートポリシリコン膜309上にコバルトシリサイド膜314が形成される。続いて、余剰のコバルト膜をエッチングにより除去する。その後、2回目のシンター処理を行う。第1アレイ81図39において、サブ電極部のコバルトシリサイド膜314は、図31Bのサブ電極51に対応する。ソースのコバルトシリサイド膜314は、図31Bのソース電極41に対応する。ドレインのコバルトシリサイド膜314は、図31Bのドレイン電極31に対応する。ゲートのゲートポリシリコン膜309上のコバルトシリサイド膜314は、図31Bのゲート電極21の上端部分に対応する。続いて、層間窒化膜212を表面に成膜する。次に、図28A及び図28Bに示すロジック回路83及び第2アレイ82の工程と同時に、図40に示す第1アレイ81の工程が行われる。すなわち、層間絶縁層用のプラズマ酸化膜を表面に順に形成する。続いて、CMPによりプラズマ酸化膜を平坦化する。その後、プラズマ酸化膜を更に形成する。その結果、各MOSトランジスタ上に層間絶縁層213が形成される。次に、図29A及び図29Bに示すロジック回路83及び第2アレイ82の工程と同時に、図41に示す第1アレイ81の工程が行われる。すなわち、コンタクト用のフォトレジスタを表面に形成する。続いて、フォトレジストをパターニングして、ロジック回路83、第2アレイ82及び第1アレイ81の所定の領域に開口部を設ける。すなわち、ロジック回路83、第2アレイ82及び第1アレイ81において、SD層313上、SD層312上及びゲートポリシリコン膜309上のコンタクトを設ける領域に開口部を設ける。そして、そのフォトレジストをマスクとして、その開口部下の層間絶縁層213及び層間窒化膜212をエッチングして、コンタクトホールを形成する。その後、フォトレジストを剥離する。続いて、バリア膜としてTi/TiN膜をコンタクトホール内及び層間絶縁層213表面に形成する。更に、Ti/TiN膜上に配線としてW膜を形成する。その後、層間絶縁層213の上部表面を露出させるまでCMPを行う。その結果、コンタクト315が形成される。第1アレイ81図41において、サブ電極部上のコンタクト315は、図31Bのコンタクト53に対応する。ソース上のコンタクト315は、図31Bのコンタクト43に対応する。ドレイン上のコンタクト315は、図31Bのコンタクト33に対応する。ゲート上のコンタクト315は、図31Aのコンタクト23に対応する。以上の製造方法により、本発明の第3の実施の形態に係るMOSトランジスタが製造される。本実施の形態においても、第1の実施の形態と同様の効果を得ることができる。第4の実施の形態本発明の第4の実施の形態に係るMOSトランジスタの構成について説明する。図42は、本発明の第4の実施の形態に係るMOSトランジスタの構成を示す断面図である。ここでは、一例としてPchのLDMOSトランジスタ1cを示している。また、ここでは、p型の半導体基板2上のSTI層63に囲まれた一つのDeep-N-Well領域4に、二つのLDMOSトランジスタ1cが形成された例を示している。第1の実施の形態では、P型の半導体基板2上にDeep-N-Well領域4を備えたLDMOSトランジスタ1について説明している。しかし、本実施の形態のLDMOSトランジスタ1cでは、図42に示すようにP型の半導体基板2上にN型の埋め込みエピタキシャル層5を生成させた後でP型のエピタキシャル層3を生成するという埋込みエピタキシャル技術が用いられている。LDMOSトランジスタ1cは、この方法により基板分離を実現している。その他の構成は、第1の実施の形態のLDMOSトランジスタ1と同様である。また、本発明の第4の実施の形態に係るMOSトランジスタを適用した半導体装置についても、上述のように半導体基板2の構成が異なる他は、第1の実施の形態の半導体装置と同様である。本実施の形態に係る半導体装置の製造方法については、図6A、図6B、図6Cの前に、P型の半導体基板2上にN型の埋め込みエピタキシャル層5を生成する工程、及び、その後にP型のエピタキシャル層3を生成する工程が追加される他は、第1の実施の形態の場合と同様である。本実施の形態においても、第1の実施の形態と同様の効果を得ることができる。第5の実施の形態本発明の第5の実施の形態に係るMOSトランジスタの構成について説明する。図43は、本発明の第4の実施の形態に係るMOSトランジスタの構成を示す断面図である。ここでは、一例としてPchのLDMOSトランジスタ1dを示している。また、ここでは、p型の半導体基板2上のSTI層63、65に囲まれた一つのN型のエピタキシャル層4に、二つのLDMOSトランジスタ1dが形成された例を示している。第1の実施の形態では、P型の半導体基板2上にDeep-N-Well領域4を備えたLDMOSトランジスタ1について説明している。しかし、本実施の形態のLDMOSトランジスタ1dでは、図43に示すようにP型の半導体基板2上にN型の埋め込みエピタキシャル層5を生成させた後で更にN型のエピタキシャル層4を生成するという埋込みエピタキシャル技術が用いられている。LDMOSトランジスタ1dは、この方法により基板分離を実現している。ただし、この場合、N型の埋め込みエピタキシャル層5は無くても良い。その他の構成は、第1の実施の形態のLDMOSトランジスタ1と同様である。また、本発明の第5の実施の形態に係るMOSトランジスタを適用した半導体装置についても、上述のように半導体基板2の構成が異なる他は、第1の実施の形態の半導体装置と同様である。本実施の形態に係る半導体装置の製造方法については、図6A、図6B、図6Cの前に、P型の半導体基板2上にN型の埋め込みエピタキシャル層5を生成する工程、及び、その後にN型のエピタキシャル層3を生成する工程が追加される他は、第1の実施の形態の場合と同様である。本実施の形態においても、第1の実施の形態と同様の効果を得ることができる。第6の実施の形態本発明の第6の実施の形態に係るMOSトランジスタの構成について説明する。図44は、本発明の第4の実施の形態に係るMOSトランジスタの構成を示す断面図である。ここでは、一例としてNchのLDMOSトランジスタ1eを示している。また、ここでは、p型の半導体基板2上のSTI層63に囲まれた一つのP型のエピタキシャル層3に、二つのLDMOSトランジスタ1eが形成された例を示している。第1~第4の実施の形態の図2A及び図2B、図30A及び図30B、図31A及び図31B、図42、図43ではPchのLDMOSトランジスタについて説明している。しかし、既述のように、NchのLDMOSトランジスタについても上記各実施の形態と同様の構造が可能である。ここでは、一例として、図42のPchLDMOSトランジスタ1cに対応するNchLDMOSトランジスタ1eを図44に示している。Body-N-Well領域6をBody-P-Well領域6aとし、Drain-P-Well領域7をDrain-N-Well領域7aとし、これらのWellに接続するN拡散層サブ拡散層52及びP拡散層ソース拡散層42、ドレイン拡散層32を、それぞれP拡散層サブ拡散層52a及びN拡散層ソース拡散層42a、ドレイン拡散層32aに入れ替えるとNchLDMOSトランジスタ1eになる。また、本実施の形態のNchLDMOSトランジスタ1eでは、図44に示すようにP型の半導体基板2上にN型の埋め込みエピタキシャル層5を生成させた後でP型のエピタキシャル層3を生成するという埋込みエピタキシャル技術が用いられている。LDMOSトランジスタ1eは、この方法により基板分離を実現している。その他の構成は、第4の実施の形態のLDMOSトランジスタ1cと同様である。また、本発明の第6の実施の形態に係るMOSトランジスタを適用した半導体装置についても、上述のように各半導体層の導電型が異なる他は、第4の実施の形態の半導体装置と同様である。本実施の形態に係る半導体装置の製造方法については、各半導体層の導電型が逆になる他は、第4の実施の形態の場合と同様である。本実施の形態においても、第4の実施の形態と同様の効果を得ることができる。本発明における上記第1の実施の形態、第4の実施の形態~第6の実施の形態において、第2分離部70の分離電極71例示:ポリシリコンは、配線を介してソース電極41と短絡をしておいてもよい。または、その分離電極71例示:ポリシリコンは、配線を介してサブ電極51と短絡しておいてもよい。その分離電極71例示:ポリシリコンの短絡する電極の選択は、ドレイン-ソース間の高耐圧がより得られる方を予め選択して配線してもよいし、所望の条件において有利な方を自動選択切り替えするような回路構成にしてもよい。また、これらの短絡選択をせずに分離電極71例示:ポリシリコンを独立な電位にしておくという回路構成にしてもよい。次に、本発明の主な効果について説明する。図45A~図45Dは、本発明における各実施の形態の主な効果を説明するためのMOSトランジスタの部分断面図である。図45Aは図1BのMOSトランジスタの部分断面を示している。図45Aでは、ソース140とサブ電極部150とをSTI層162で分離させている。その場合、サブ電極部150とゲート120直下の領域との間の距離Pは、STI層162の幅d1及び深さd3が小さいほど小さくなる。しかし、幅d1及び深さd3は、STIを形成可能な最小の寸法である最小加工寸法程度までしか小さくできない。すなわち、図45Aの構造には、サブ電極部150とゲート120直下の領域との間の距離を短くしてLDMOSトランジスタの耐圧を向上させるのには限界があると考えられる。また、サブ電極部150とゲート120との距離d2の短縮にも限界があるので、素子面積の低減に限界がある。そのため、LDMOSトランジスタの性能を示すARon特性単位面積当たりのOn抵抗の低減という点でも限界がある。図45Bは図31BのMOSトランジスタの部分断面を示している。図45Bでは、ソース40とサブ電極部50とを分離酸化膜77シリサイドブロック酸化膜で分離させている。その場合、サブ電極部50とゲート20直下の領域との間の距離Q2は、図45Aの場合Pと比較して、少なくとも深さがd3からd23に減少した分だけ小さくなる。すなわち、図45Bの構造は、図45Aの構造と比較して、サブ電極部とゲート直下の領域との間の距離を短くできるので、LDMOSトランジスタの耐圧を向上させることができる。また、幅d21は幅d1と比較してやや小さくできるので、距離d22を距離d2と比較してやや小さくできる。従って、サブ電極部50とゲート20との距離d22を少しでも短縮でき、素子面積が少しでも低減され、LDMOSトランジスタのARon特性を向上させることができる。図45Cは図2BのMOSトランジスタの部分断面を示している。図45Cでは、ソース40とサブ電極部50とを分離電極71と絶縁層74とサイドウォール75とで分離させている。その場合、サブ電極部50とゲート20直下の領域との間の距離Qは、図45Aの場合Pと比較して、深さがd3からd13に減少した分、及び幅がd1からd11に減少した分だけ小さくなる。すなわち、図45Cの構造は、図45Aの構造と比較して、サブ電極部とゲート直下の領域との間の距離を短くできるので、LDMOSトランジスタの耐圧を向上させることができる。また、幅d11は幅d1と比較して小さくできるので、距離d12を距離d2と比較して小さくできる。従って、サブ電極部50とゲート20との距離d12を短縮でき、素子面積が低減され、LDMOSトランジスタのARon特性を向上させることができる。このとき、幅d11<幅d21であることから、耐圧の向上及びARon特性の向上の効果は、図45Bの場合よりも図45Cの場合の方が高い。図45Dは図30BのMOSトランジスタの部分断面を示している。図45Dの構造は、基本的には図45Cと同じであるが、分離電極71のコンタクトとサブ電極51のコンタクトとを共通のコンタクト53aとしている。その場合、サブ電極51及びサブ電極部50の幅を更に小さくすることができる。従って、素子面積が更に低減され、LDMOSトランジスタのARon特性を更に向上させることができる。本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。また、各実施の形態において記載された各技術は、技術的矛盾が発生しない限り、他の実施の形態において適用が可能である。