ダイナミック回路の初期化方法であって、所定の条件でダイナミックノードの初期化を開始するステップと、複数の入力信号の少なくとも一部について論理評価を行うステップと、前記論理評価の結果が真のとき、前記ダイナミックノードの初期化を停止するステップとを備えたことを特徴とするダイナミック回路の初期化方法。請求項1に記載のダイナミック回路の初期化方法において、前記論理評価の結果が偽のとき、前記ダイナミックノードの電圧が所定レベルに達するまで前記ダイナミックノードの初期化を継続し、前記ダイナミックノードの電圧が前記所定レベルに達したとき、前記ダイナミックノードの初期化を停止することを特徴とするダイナミック回路の初期化方法。上述したように、評価制御トランジスタの存在により、スタック段数が増加してチャージシェアが発生しやすくなる。上記のチャージシェアを低減するための技術では、回路規模の増大といった別の問題が生じる。また、評価制御トランジスタを設けることによりスタック段数の増加以外にも次のような問題がある。例えば、並列接続されたトランジスタで構成された評価回路を想定すると、そのうちの一つが導通状態になっている場合、当該トランジスタと評価制御トランジスタとの間で形成される容量がダイナミックノードの寄生容量として余分に付加されることにより、プリチャージ動作時及び評価動作時に余分な電流が流れてしまう。評価制御トランジスタを省略する目的でパルス制御によりプリチャージを行う手法では、動作条件やダイナミックノードの容量に応じたパルス幅を確保する必要がある。特に、遅延バッファによってパルス幅を確保する場合、最悪条件でもプリチャージができるように十分に大きな遅延量のマージンを設ける必要がある。しかし、これは回路のオーバーヘッドを大きくする要因となる。プリチャージが開始されてからダイナミックノードの電圧が所定レベルに達するまでに要する時間は、プリチャージ回路の駆動能力及びダイナミックノードの容量に依存する。具体的には、プリチャージ回路の駆動能力が高い又はダイナミックノードの容量が小さい場合には比較的早くプリチャージが完了し、プリチャージ回路の駆動能力が低い又はダイナミックノードの容量が大きい場合にはプリチャージ完了までに要する時間は比較的長くなる。一般に、ダイナミックノードは、配線容量やトランジスタのソースドレイン容量などに代表される寄生容量を有するため、その容量にはバラツキがあり、また、プリチャージ回路の駆動能力にもバラツキがある。このため、パルス制御によるプリチャージにおいて最適なパルス幅を決定することは困難である。パルス幅が必要以上に長いと、プリチャージ中に論理条件が成立した場合に貫通電流が流れてしまう。一方、ドミノ回路において負論理を扱う点に目を向けると、双対論理構成によると正論理及び負論理ともに単方向遷移に基づく信号で実現されるため、入力信号が確定するよりも先にプリチャージが開始されても誤動作は起きない。すなわち、双対論理構成では、評価動作に基づいて回路が動作するため、プリチャージ開始のタイミングと入力信号の確定のタイミングとの間の制約が比較的緩やかである。しかし、双対論理構成には、互いに論理双対関係にある二つの評価回路を設ける必要があるため、回路規模が増大してしまうといった欠点がある。また、二つの評価回路の片方は必ずAND論理となるため、複数のトランジスタの直列接続が必要となる。したがって、双対論理構成では、多段スタックの問題は解消されないままである。例えば、5入力のOR論理を実現する場合、その双対論理として5入力のAND論理が必要となる。特に、回路構成上、スタック段数に制約がある場合には多入力AND論理の構成が困難となるといった問題がある。一方、反転論理構成によると負論理は単にダイナミック回路の出力を反転させることで得られるため、回路規模の増大といった問題は生じない。しかし、双方向遷移に基づく動作を保証するために入力信号が確定する前に必ずプリチャージが完了するようにしなければならない。このため、評価制御トランジスタが必須となる。このように、反転論理構成では、プリチャージ開始のタイミングと入力信号の確定のタイミングとの間の制約が非常に厳しくなる。具体的には、セットアップと論理伝搬に割り当て可能な時間は、プリチャージ制御用のクロック信号の周期からクロックスキューマージンを除いた残りの時間となる。すなわち、1サイクルで許容できる論理伝播時間がクロックスキューによって減少してしまう。特に高周波数動作になるとクロック周期が短くなる一方でクロックスキューの低減は困難であることから、高速化が難しくなる。また、多入力AND論理を実現する場合には依然としてトランジスタの直列接続が必要となり、多段スタックの問題は解消されないままである。上記問題に鑑み、本発明は、ダイナミック回路について、評価制御トランジスタを省略してトランジスタのスタック段数を削減するとともに、評価制御トランジスタの省略に伴う初期化動作時の貫通電流の発生を抑制することを課題とする。また、本発明は、ダイナミック回路について、ダイナミックノードの初期化動作と入力信号の評価動作との間のタイミング制約を緩和することを課題とする。上記課題を解決するために本発明が講じた手段は、ダイナミック回路の初期化方法として、所定の条件でダイナミックノードの初期化を開始するステップと、複数の入力信号の少なくとも一部について論理評価を行うステップと、前記論理評価の結果が真のとき、前記ダイナミックノードの初期化を停止するステップとを備えたものとする。これによると、ダイナミック回路において、複数の入力信号の少なくとも一部について所定の論理条件が成立する場合にはダイナミックノードの初期化を途中で停止する一方、成立しない場合には初期化を完了することが可能となる。これにより、評価制御トランジスタを省略したダイナミック回路において、ダイナミックノードの初期化動作時に貫通電流が不用意に流れないようにすることができる。また、評価制御トランジスタを設けなくてよくなるため、トランジスタのスタック段数の削減及びチャージシェアの抑制が可能となる。さらに、ダイナミックノードの初期化が開始してから停止するまでに若干の時間的余裕が発生するため、ダイナミックノードの初期化動作と入力信号の評価動作との間のタイミング制約を緩和することができる。好ましくは、前記ダイナミック回路の初期化方法は、前記論理評価の結果が偽のとき、前記ダイナミックノードの電圧が所定レベルに達するまで前記ダイナミックノードの初期化を継続し、前記ダイナミックノードの電圧が前記所定レベルに達したとき、前記ダイナミックノードの初期化を停止するものとする。これによると、ダイナミックノードの初期化駆動能力及びダイナミックノードの容量に応じて適応的にダイナミックノードの初期化を行うことができる。以上、本発明によると、評価制御トランジスタを設けなくてもよくなるため、ダイナミック回路におけるトランジスタのスタック段数を削減することができる。これにより、微細化によるリーク電流増加の影響を最小限にすることが可能となるとともに、ダイナミックノードのチャージシェアを抑制することができる。また、評価制御トランジスタを省略しても、初期化動作時の貫通電流の発生を抑制するができる。さらに、ダイナミックノードの初期化動作と入力信号の評価動作との間のタイミング制約を緩和することができる。以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。第1の実施形態図1は、第1の実施形態に係るダイナミック回路の構成を示す。本ダイナミック回路は、ダイナミックノード10、初期化回路20、評価回路30、及び制御回路40を備えている。ダイナミックノード10は、初期化回路20によってプリチャージ初期化され、評価回路30において放電パスが構成されることによってディスチャージされる。ダイナミックノード10の電圧をインバータ60で論理反転したものが本ダイナミック回路の出力信号OUTとなる。なお、必要に応じてキーパー回路50を設けてダイナミックノード10の電圧を保持するようにしてもよい。評価回路30は、複数の入力信号IN0~INn以下、これらを総括して入力信号INとして参照することがある。について任意の論理評価を行う。評価回路30は、ダイナミックノード10と接地ノードとの間に接続されており、入力信号INについて所定の論理条件が成立するとダイナミックノード10の放電パスが構成される。すなわち、出力信号OUTは、評価回路30による論理評価の結果が真のときHiレベルとなり、偽のときLoレベルとなる。初期化回路20は、制御回路40から供給される制御信号CTL及び外部から供給されるクロック信号CKを受け、これら信号に従ってダイナミックノード10のプリチャージ制御を行う。具体的には、初期化回路20は、直列接続されたPMOSトランジスタ201及び202を備えている。PMOSトランジスタ201のソースは電源電圧ノードに接続され、ゲートにはクロック信号CKの反転が与えられる。PMOSトランジスタ202のドレインはダイナミックノード10に接続され、ゲートには制御信号CTLの反転が与えられる。なお、PMOSトランジスタ201及び202の接続順序は上記とは逆であってもよい。制御回路40は、クロック信号CK及びダイナミックノード10の電圧を受け、これら信号に基づいて制御信号CTLを生成する。具体的には、制御回路40は、直列接続されたPMOSトランジスタ401及び402、レプリカ回路403、及びNMOSトランジスタ404及び405を備えている。PMOSトランジスタ401のソースは電源電圧ノードに接続され、ゲートにはダイナミックノード10の電圧が与えられる。PMOSトランジスタ402のドレインは制御信号CTLの出力ノードに接続され、ゲートにはクロック信号CKが与えられる。なお、PMOSトランジスタ401及び402の接続順序は上記とは逆であってもよい。レプリカ回路403は、評価回路30の全体のレプリカであり、制御信号CTLの出力端に接続されている。NMOSトランジスタ404は、レプリカ回路403に直列に接続されており、ソースは接地ノードに接続され、ゲートにはクロック信号CKが与えられる。NMOSトランジスタ405は、制御信号CTLの出力ノードと接地ノードとの間に設けられ、ゲートにはダイナミックノード10の電圧が与えられる。なお、必要に応じてキーパー回路406を設けて制御信号CTLの電圧を保持するようにしてもよい。また、NMOSトランジスタ405のドレインを、接地ノードに代えてレプリカ回路403とNMOSトランジスタ404との接続点に接続するようにしてもよい。次に、本ダイナミック回路による適応的プリチャージ制御について図2のタイミングチャートを参照しながら説明する。クロック信号CKがLoレベルからHiレベルへ遷移するとNMOSトランジスタ404がオン状態になる。このとき、レプリカ回路403において所定の論理条件が成立していなければレプリカ回路403はオフ状態になり、制御信号CTLはHiレベルを維持する。これにより、PMOSトランジスタ201及び202はいずれもオン状態になり、ダイナミックノード10のプリチャージが開始される。そして、NMOSトランジスタ405がオン状態になるとプリチャージは停止する。NMOSトランジスタ405は、ダイナミックノード10の電圧が閾値電圧Vthを超えるとオン状態なる。ダイナミックノード10の電圧は、初期化回路20の駆動能力が比較的高い又はダイナミックノード10の容量が比較的小さい場合図2中のケースA、比較的短時間で閾値電圧Vthに達する。一方、初期化回路20の駆動能力が比較的低い又はダイナミックノード10の容量が比較的大きい場合図2中のケースB、ダイナミックノード10の電圧が閾値電圧Vthに達するまでには比較的長時間を要する。このように、初期化回路20の駆動能力及びダイナミックノード10の容量に応じて適応的にプリチャージ制御が行われる。次に、本ダイナミック回路による貫通電流抑制について図3のタイミングチャートを参照しながら説明する。クロック信号CKがLoレベルからHiレベルへ遷移するとプリチャージが開始される。その後、入力信号INの状態に応じてレプリカ回路403はオン状態評価結果が真の場合又はオフ状態評価結果が偽の場合になる。評価結果が偽の場合図3中のケースC、レプリカ回路403はオフ状態になるため、上述したようにNMOSトランジスタ405によって適応的にプリチャージが行われる通常プリチャージ動作。一方、評価結果が真の場合図3中のケースD、レプリカ回路403がオン状態になるとすぐさま制御信号CTLはLoレベルへ遷移し、プリチャージは停止するプリチャージキャンセル動作。レプリカ回路403がオン状態になると評価回路30もまたオン状態になるため、ダイナミックノード10と接地ノードとは電気的に接続された状態になる。しかし、上述したようにレプリカ回路403がオン状態になることによってプリチャージが途中で停止するため、貫通電流が流れることはない。プリチャージキャンセル動作について図4のタイミングチャートを参照しながら詳細に説明する。クロック信号CKがHiレベルへ遷移するのに伴ってダイナミックノード10のプリチャージが開始される。ここで、評価回路30がオン状態になっている場合、レプリカ回路403もまたオン状態になっているため、制御信号CTLの出力ノードのディスチャージが開始される。その後、制御信号CTLの出力ノードのディスチャージが完了すると制御信号CTLはLoレベルになり、ダイナミックノード10のプリチャージが停止する。すなわち、プリチャージキャンセル動作におけるダイナミックノード10のプリチャージ期間は制御信号CTLの出力ノードのディスチャージ期間に等しく、レプリカ回路403における遅延時間相当である。レプリカ回路403と評価回路30とは同じ論理構成をしているため、レプリカ回路403における遅延時間は評価回路30における遅延時間と実質的に同じである。したがって、プリチャージ期間は評価回路30における遅延時間相当であると言える。このため、本来、評価回路30がオフ状態になるべきところが入力信号INの確定が遅れたためにオン状態でプリチャージが開始されたとしても、評価回路30における遅延時間相当内に入力信号INが確定し、評価回路30がオフ状態になることで、ダイナミックノード10のプリチャージが完了する。すなわち、入力信号INが双方向遷移に基づくものであっても、プリチャージが開始されてから評価回路30における遅延時間相当内に入力信号INが確定すれば正しい評価結果を得ることができる。これにより、反転論理構成の欠点であったプリチャージ開始のタイミングと入力信号INの確定のタイミングとの間の制約が緩和される。次に、図5を参照しながら、ダイナミックノード10のディスチャージに係る電流消費について通常動作時とプリチャージキャンセル動作時とを比較しながら説明する。図5aは、通常動作時の電流消費モデルを表す。通常動作時には、寄生容量10’ダイナミックノード10に相当するに充電された電荷は電流源30’オン状態の評価回路30に相当するによって放電される一方、容量60’インバータ60の出力負荷に相当はインバータ60によって充電される。したがって、通常動作時には、評価回路30における遅延時間内に電流源30’に流れる電流I1オン状態の評価回路30に流れる飽和電流に相当する及びインバータ60に流れる飽和電流I2によって律速される電流が消費される。一方、図5bは、プリチャージキャンセル動作時の電流消費モデルを表す。プリチャージキャンセル動作時には、抵抗20’プリチャージ制御中の初期化回路20に相当するに流れる電流は電流源30’によって放電される一方、容量60’はインバータ60によって充電される。ここで、インバータ60の出力はほとんど変化しないため、インバータ60での消費電流I2はほぼゼロである。したがって、プリチャージキャンセル動作時には、評価回路30における遅延時間相当内に電流源30’に流れる電流I1によって律速される電流が消費される。したがって、プリチャージキャンセル動作時における消費電流は通常動作時における消費電流と同程度である。すなわち、プリチャージキャンセル動作時には若干の電流が流れるが、その大きさは問題とならない程度に十分に小さい。次に、本ダイナミック回路による回路規模削減の効果について図6を参照しながら説明する。3入力AND論理に関して、図6aは双対論理構成に基づくダイナミック回路を表し、図6bは本発明に係るダイナミック回路を表す。各ダイナミック回路において、出力駆動能力を同一にし、ステッピングレシオ次段を駆動可能なファンアウト数を3、PMOSトランジスタ及びNMOSトランジスタの能力比率を1:2、出力段のNMOSトランジスタのサイズを1とし、各トランジスタ及びインバータのサイズを計算している。なお、図中の各枠内にトランジスタサイズを記載している。また、レプリカはオリジナルの1/10のサイズにしている。両ダイナミック回路のトランジスタサイズ合計値を比較すると、双対論理構成に基づくダイナミック回路では14.1であるのに対して、本発明に係るダイナミック回路ではそのおよそ半分の7.38となっている。双対論理構成では互いに論理双対関係にある二つの評価回路を設ける必要があるため、回路規模が大きくなってしまうのに対して、本ダイナミック回路では、評価回路30と同じ論理構成のレプリカ回路403を設ける必要があるもののそのサイズは評価回路30の1/10程度でよいため、全体としては双対論理構成に比べて回路規模を格段に小さくすることができる。以上、本実施形態によると、評価制御トランジスタを設ける必要がないため、トランジスタのスタック段数を削減することができる。また、ダイナミックノードの初期化動作と入力信号の評価動作との間のタイミング制約が緩和されるため、評価制御トランジスタなしでもダイナミックノードの初期化動作時の貫通電流を抑制することができる。さらに、タイミング制約が緩和されたことによって反転論理構成に基づくドミノ回路が容易に実現できるようになる。これにより、ドミノ回路について回路規模の増大を抑制し、また、スタック段数を削減することが可能となる。なお、レプリカ回路403は評価回路30の全体のレプリカである必要はなく、その一部分についてのレプリカであってもよい。例えば、評価回路30による論理評価の結果が入力信号INの一部についての論理評価の結果に依存するような場合には、その部分的なレプリカによる論理評価の結果に応じてプリチャージの停止制御を正しく行うことができる。また、適応的プリチャージ制御を行わないようにしてもよい。この場合のダイナミック回路は、例えば、図7に示した制御回路40Aを備えた構成になる。制御回路40Aは、図1中の制御回路40からPMOSトランジスタ401及びNMOSトランジスタ405を省略したものである。適応的プリチャージ制御を行わなくとも、上記のスタック段数の削減及びタイミング制約の緩和といった効果は何ら損なわれない。第2の実施形態図8は、第2の実施形態に係るダイナミック回路の構成を示す。本ダイナミック回路は、図1に示したダイナミック回路における初期化回路20に代えて初期化回路20Aを備えている。初期化回路20Aは、初期化回路20におけるPMOSトランジスタ202を省略し、NANDゲート203を追加した構成をしている。NANDゲート203は、クロック信号CK及び制御信号CTLを受け、その演算結果をPMOSトランジスタ201に出力する。以上、本実施形態によると、トランジスタのスタック段数をより一層削減することができる。第3の実施形態図9は、第3の実施形態に係るダイナミック回路の構成を示す。本ダイナミック回路は、図1に示したダイナミック回路に定電流源70を備えた構成をしている。定電流源70は、評価回路30と接地ノードとの間に設けられている。具体的には、定電流源70は、ゲートに所定の電圧が印加されたトランジスタで構成することができる。評価回路30が、例えば、並列接続された複数のトランジスタで構成されている場合、そのうちオン状態になるトランジスタの個数に応じて評価回路30における遅延時間が変動し、その結果、ダイナミックノード10のディスチャージ速度が変化してしまう。そこで、定電流源70を評価回路30に直列に挿入し、かつ、定電流源70の電流量を評価回路30内の一つのトランジスタの飽和電流量と同等にすることによって、複数のトランジスタがオン状態になるかどうかにかかわらずディスチャージ電流を一定にすることができる。すなわち、ダイナミックノード10のディスチャージ速度を一定に保つことができる。また、ディスチャージ電流を一定にすることで評価回路30の入力にノイズが印加されたときの影響の度合いが複数のトランジスタにノイズが印加されたかどうかに関わらず一定にすることができる。これにより、ノイズマージンが一定になるといった効果が奏される。なお、定電流源70はダイナミックノード10と評価回路30との間に設けてもよい。このように変更を加えても、ダイナミックノード10のディスチャージ速度を一定に保つことができる。しかし、好ましくは、定電流源70は評価回路30と接地ノードとの間に設けるものとする。このように配置することによって、評価回路30と定電流源70との間のノードが実質的に接地電位となり、スタック段数増加に伴う寄生容量増加を防ぐことできる。第4の実施形態図10は、第4の実施形態に係るダイナミック回路の構成を示す。本ダイナミック回路の構成は基本的に図1に示したダイナミック回路と同じであるが、特に、評価回路30は、入力信号INのそれぞれに対応するトランジスタが並列接続されて構成されている。また、これに合わせてレプリカ回路403もまたトランジスタが並列接続されて構成されている。トランジスタのスタック段数を低減するには、評価回路30においてAND論理を組まないことが好ましい。任意のAND論理はOR論理と否定論理との組み合わせ論理に双対変換することができる。本ダイナミック回路における評価回路30はOR論理として組まれているため、本ダイナミック回路を多段接続し、評価回路30における並列接続された各トランジスタに、前段のダイナミック回路の出力又はその反転を適宜入力することにより、OR論理と否定論理との組み合わせからなる任意の論理を構築することができる。次に、本ダイナミック回路による回路規模削減の効果について図11を参照しながら説明する。二つの3入力AND論理ABC及びDEFの排他的論理和に関して、図11aは双対論理構成に基づくダイナミック回路を表し、図11bは本発明に係るダイナミック回路を表す。各ダイナミック回路において、出力駆動能力を同一にし、ステッピングレシオ次段を駆動可能なファンアウト数を3、PMOSトランジスタ及びNMOSトランジスタの能力比率を1:2、出力段のNMOSトランジスタのサイズを1とし、各トランジスタ及びインバータのサイズを計算している。なお、図中の各枠内にトランジスタサイズを記載している。両ダイナミック回路のトランジスタサイズ合計値を比較すると、双対論理構成に基づくダイナミック回路では24.0であるのに対して、本発明に係るダイナミック回路では13.94となっている。上述したように、本ダイナミック回路は双対論理構成に比べて回路規模を格段に小さくすることができる。また、双対論理構成では2段構成であるのに対して本ダイナミック回路では3段構成となっている。しかし、本ダイナミック回路における評価回路30はいずれも並列接続トランジスタで構成されているため、個々の応答速度が速い。したがって、接続段数が双対論理構成よりも多くなっても総合的には同等あるいはそれ以上の応答速度で最終出力を得ることができる。以上、本実施形態によると、トランジスタのスタック段数をより一層削減することができる。また、評価制御トランジスタを省略し、かつ、評価回路のスタック段数を1段にしたことにより、ダイナミックノードと評価回路との間で寄生容量が形成されにくい構造となり、ダイナミックノードのチャージシェアの発生を抑制することができる。さらに、寄生容量に起因して発生するプリチャージ動作及び評価動作時の余分な電流を抑制することができる。ダイナミック回路のレイアウト図10などに示したように、本発明に係るダイナミック回路における評価回路30はNMOSトランジスタで構成される。したがって、本ダイナミック回路をレイアウトするにあたって、PMOSトランジスタ及びNMOSトランジスタの数が同じことを前提とするCMOSセルのレイアウト方法をそのまま適用したのではゲート電極長が長くなりセルの入力容量が大きくなってしまうという不都合な点があるため、本ダイナミック回路に最適なレイアウト方法を適用することが望ましい。以下、本ダイナミック回路に好適なレイアウトについて説明する。図12は、図10などに示したダイナミック回路を構成するトランジスタのレイアウトを示す。評価回路30を構成するNMOSトランジスタTr1とレプリカ回路403を構成するNMOSトランジスタTr2とは対構成され、一のゲート電極GTで接続されている。そして、これらトランジスタTr1及びTr2は、Pch領域とNch領域との境界に対して垂直方向に延びるようにレイアウトされている。トランジスタTr1及びTr2の間のゲート電極上には入力端子INが設けられている。このようなレイアウトによると、トランジスタTr1及びTr2を接続するゲート電極長が最短となり、ゲート入力容量が削減される。これにより、ダイナミック回路の動作の高速化及び低消費電力化が実現される。また、入力端子INをトランジスタTr1及びTr2の間に設けることにより、入力端子INからトランジスタTr1及びTr2のいずれに対してもゲート電極長が最小化される。入力端子からトランジスタまでの距離が短い方がトランジスタは速く動作するため、上記のレイアウトにより、ダイナミック回路がより高速に動作するようになる。本発明の応用形態以下、本発明に係るダイナミック回路の応用形態についていくつか例示する。図13は、本発明に係るダイナミック回路を備えた半導体メモリの構成を示す。本半導体メモリ410は、アドレスデコーダ411及びメモリアレイ412を備えている。アドレスデコーダ411は、最小論理構成として本発明に係るダイナミック回路100を備えている。半導体メモリ410において、アドレスデコーダ411はアドレス信号について論理演算を行うが、特にアドレス空間が大きい、すなわち、アドレスのビット幅が広い場合には多入力のAND論理が必要となる。この場合、トランジスタの直列接続段数が多くなってしまうため、半導体の微細化に伴って実現が困難となるが、例えば、図10に示したダイナミック回路を用いることにより、多入力のAND論理が並列接続のトランジスタで実現される。これにより、アドレスのビット幅が広い場合でも論理演算を容易に実現することができる。図14は、本発明に係るダイナミック回路を備えたキャッシュメモリの構成を示す。本キャッシュメモリ420は、メモリアレイ421及びTAG判定回路422を備えている。TAG判定回路422は、最小論理構成として本発明に係るダイナミック回路100を備えている。キャッシュメモリ420において、TAG判定回路422は、TAG選択及びビットライン信号の内容から一致判定を行うが、特にTAGが大きい場合、TAGの選択及び一致判定に多入力のAND論理が必要となる。この場合、トランジスタの直列接続段数が多くなってしまうため、半導体の微細化に伴って実現が困難となるが、例えば、図10に示したダイナミック回路を用いることにより、多入力のAND論理が並列接続のトランジスタで実現される。これにより、TAGが大きい場合でもTAGの選択及び一致判定における論理演算を容易に実現することができる。図15は、本発明に係るダイナミック回路を備えたPLAプログラマブルロジックアレイの構成を示す。本PLA430は、AND平面431及びOR平面432を備えている。AND平面431及びOR平面432は、いずれも最小論理構成として本発明に係るダイナミック回路100を備えている。なお、AND平面431及びOR平面432の少なくとも一方がダイナミック回路100を備えていればよい。PLA430において、AND平面431及びOR平面432はいずれも論理構築を必要とするが、特に入力信号が多い場合には多入力のAND論理が必要となる。PLAでは、反転論理構成によりAND論理をトランジスタの並列接続で実現することが可能であるが、上述したようにタイミング制約があるため、クロックスキューに起因して高速化が制限されてしまう。また、評価制御トランジスタが必要となるため、トランジスタの直列接続段数が多くなってしまい、半導体の微細化に伴って実現が困難となる。そこで、例えば、図10に示したダイナミック回路を用いることにより、多入力のAND論理が並列接続のトランジスタで実現される。これにより、タイミング制約による高速化の問題及び微細化に伴うスタック段数の問題が解消される。図16は、本発明に係るダイナミック回路を備えた加算器の構成を示す。本加算器440は、N段目N:自然数キャリー計算又はPG計算ブロック441及びN1段目キャリー計算又はPG計算ブロック442を備えている。ブロック441及び442は、いずれも最小論理構成として本発明に係るダイナミック回路100を備えている。なお、ブロック441及び442の少なくとも一方がダイナミック回路100を備えていればよい。加算器440において、ブロック441及び442は、それぞれ、キャリー計算、キャリー計算のためのキャリー生成G:Generation及びキャリー伝播P:Propagationのいずれかのための論理演算を行うが、多ビットデータの加算を行う場合には多入力のAND論理が必要となる。この場合、トランジスタの直列接続段数が多くなってしまうため、半導体の微細化に伴って実現が困難となるが、例えば、図10に示したダイナミック回路を用いることにより、多入力のAND論理が並列接続のトランジスタで実現される。これにより、多ビットデータの加算を行う場合における論理演算を容易に実現することができる。図17は、本発明に係るダイナミック回路を備えた乗算器の構成を示す。本乗算器450は、ブースエンコーダ451及びwallaceツリー部分積加算ツリー452を備えている。boothエンコーダ451及びwallaceツリー452は、いずれも最小論理構成として本発明に係るダイナミック回路100を備えている。なお、boothエンコーダ451及びwallaceツリー452の少なくとも一方がダイナミック回路100を備えていればよい。乗算器450では、boothエンコード及び部分積加算論理が必要となるが、多ビットデータの乗算を行う場合には多入力のAND論理が必要となる。この場合、トランジスタの直列接続段数が多くなってしまうため、半導体の微細化に伴って実現が困難となるが、例えば、図10に示したダイナミック回路を用いることにより、多入力のAND論理が並列接続のトランジスタで実現される。これにより、多ビットデータの乗算を行う場合における論理演算を容易に実現することができる。図18は、本発明に係るダイナミック回路を備えた通信装置の概観を示す。携帯電話500は、ベースバンドLSI501及びアプリケーションLSI502を備えている。ベースバンドLSI501及びアプリケーションLSI502は、本発明に係るダイナミック回路を有する半導体集積回路である。本発明に係るダイナミック回路は従来よりも少ない消費電力で動作可能であるため、ベースバンドLSI501及びアプリケーションLSI502並びにこれらを備えた携帯電話500についてもまた低電力動作が可能となる。さらに、携帯電話500が備えている半導体集積回路であってベースバンドLSI501及びアプリケーションLSI502以外のものについても、当該半導体集積回路が備える論理回路を本発明に係るダイナミック回路とすることによって、上記と同様の効果を得ることができる。なお、本発明に係るダイナミック回路を備えた通信装置は、携帯電話に限定されるべきではなく、これ以外にも、例えば、通信システムにおける送信機受信機やデータ伝送を行うモデム装置などを含むものである。すなわち、本発明によって、有線無線や光通信電気通信の別を問わず、また、デジタル方式アナログ方式の別を問わず、あらゆる通信装置について消費電力低減の効果を得ることができる。図19は、本発明に係るダイナミック回路を備えた情報再生装置の概観を示す。光ディスク装置510は、光ディスクから読み取った信号を処理するメディア信号処理LSI511と、その信号の誤り訂正や光ピックアップのサーボ制御を行う誤り訂正サーボ処理LSI512とを備えている。そして、メディア信号処理LSI511及び誤り訂正サーボ処理LSI512は、本発明に係るダイナミック回路を有する半導体集積回路である。本発明に係るダイナミック回路は従来よりも少ない消費電力で動作可能であるため、メディア信号処理LSI511及び誤り訂正サーボ処理LSI512並びにこれらを備えた光ディスク装置510もまた低電力動作が可能となる。さらに、光ディスク装置510が備えている半導体集積回路であってメディア信号処理LSI511及び誤り訂正サーボ処理LSI512以外のものについても、当該半導体集積回路が備える論理回路を本発明に係るダイナミック回路とすることによって、上記と同様の効果を得ることができる。なお、本発明に係るダイナミック回路を備えた情報再生装置は、光ディスク装置に限定されるべきではなく、これ以外にも、例えば、磁気ディスクを内蔵した画像録画再生装置や半導体メモリを媒体とした情報記録再生装置などを含むものである。すなわち、本発明によって、情報が記録されたメディアの別を問わず、あらゆる情報再生装置情報記録機能を含んでいてもよいについて消費電力低減の効果を得ることができる。図20は、本発明に係るダイナミック回路を備えた画像表示装置の概観を示す。テレビジョン受像機520は、画像信号や音声信号を処理する画像音声処理LSI521と、表示画面やスピーカなどのデバイスを制御するディスプレイ音源制御LSI522とを備えている。そして、画像音声処理LSI521及びディスプレイ音源制御LSI522は、本発明に係るダイナミック回路を有する半導体集積回路である。本発明に係るダイナミック回路は従来よりも少ない消費電力で動作可能であるため、画像音声処理LSI521及びディスプレイ音源制御LSI522並びにこれらを備えたテレビジョン受像機520もまた低電力動作が可能となる。さらに、テレビジョン受像機520が備えている半導体集積回路であって画像音声処理LSI521及びディスプレイ音源制御LSI522以外のものについても、当該半導体集積回路が備える論理回路を本発明に係るダイナミック回路とすることによって、上記と同様の効果を得ることができる。なお、本発明に係るダイナミック回路を備えた画像表示装置は、テレビジョン受像機に限定されるべきではなく、これ以外にも、例えば、電気通信回線を通じて配信されるストリーミングデータを表示する装置をも含むものである。すなわち、本発明によって、情報の伝送方法の別を問わず、あらゆる画像表示装置について消費電力低減の効果を得ることができる。図21は、本発明に係るダイナミック回路を備えた電子装置の概観を示す。デジタルカメラ530は、本発明に係るダイナミック回路を有する半導体集積回路である信号処理LSI531を備えている。本発明に係るダイナミック回路は従来よりも少ない消費電力で動作可能であるため、信号処理LSI531及びこれを備えたデジタルカメラ530もまた低電力動作が可能となる。さらに、デジタルカメラ530が備えている半導体集積回路であって信号処理LSI531以外のものについても、当該半導体集積回路が備える論理回路を本発明に係るダイナミック回路とすることによって、上記と同様の効果を得ることができる。なお、本発明に係るダイナミック回路を備えた電子装置は、デジタルカメラに限定されるべきではなく、これ以外にも、例えば、各種センサ機器や電子計算機など、およそ半導体集積回路を備えた装置全般を含むものである。そして、本発明によって、電子装置全般について消費電力低減の効果を得ることができる。図22は、本発明のダイナミック回路を備えた電子制御装置及びその電子制御装置を備えた移動体の概観を示す。自動車540は、電子制御装置550を備えている。電子制御装置550は、本発明に係るダイナミック回路を有する半導体集積回路であって、自動車540のエンジンやトランスミッションなどを制御するエンジントランスミッション制御LSI551を備えている。また、自動車540は、ナビゲーション装置541を備えている。ナビゲーション装置541もまた電子制御装置550と同様に、本発明に係るダイナミック回路を有する半導体集積回路であるナビゲーション用LSI542を備えている。本発明に係るダイナミック回路は従来よりも少ない消費電力で動作可能であるため、エンジントランスミッション制御LSI551及びこれを備えた電子制御装置540もまた低電力動作が可能となる。同様に、ナビゲーションLSI542及びこれを備えたナビゲーション装置541もまた低電力動作が可能となる。さらに、電子制御装置550が備えている半導体集積回路であってエンジントランスミッション制御LSI551以外のものについても、当該半導体集積回路が備える論理回路を本発明に係るダイナミック回路とすることによって、上記と同様の効果を得ることができる。ナビゲーション装置541についても同様のことが言える。そして、電子制御装置550の低消費電力化によって、自動車540における消費電力も低減することができる。なお、本発明に係るダイナミック回路を備えた電子制御装置は、上記のエンジンやトランスミッションを制御するものに限定されるべきではなく、これ以外にも、例えば、モータ制御装置など、およそ半導体集積回路を備え、動力源を制御する装置全般を含むものである。そして、本発明によって、そのような電子制御装置について消費電力低減の効果を得ることができる。また、本発明に係るダイナミック回路を備えた移動体は、自動車に限定されるべきではなく、これ以外にも、例えば、列車や飛行機など、およそ動力源であるエンジンやモータなどを制御する電子制御装置を備えたもの全般を含むものである。そして、本発明によって、そのような移動体について消費電力低減の効果を得ることができる。