相補的にデータを記憶する1対の記憶ノードが設けられたメモリセルと、前記メモリセルに書き込まれるデータに基づいて相補的に駆動される1対のビット線と、前記メモリセルのロウ選択を行うワード線と、前記メモリセルへの前記データの書き込み時に前記ビット線の電位に基づいて前記記憶ノードのプルアップ電位をフローティング状態にするフローティング制御部と、‘0’が書き込まれる記憶ノードの電位と‘1’が書き込まれる記憶ノードのプルアップ電位との比較結果に基づいて、前記‘0’が書き込まれる記憶ノードの電位を前記プルアップ電位よりも低い電位に固定するノード電位固定部とを備えることを特徴とする半導体記憶装置。相補的にデータを記憶する1対の記憶ノードが設けられたメモリセルと、前記メモリセルに書き込まれるデータに基づいて相補的に駆動される1対のビット線と、前記メモリセルのロウ選択を行うワード線と、前記メモリセルへの前記データの書き込み時に前記ビット線の電位に基づいて前記記憶ノードに供給されるセル電源を遮断するセル電源制御回路とを備えることを特徴とする半導体記憶装置。前記セル電源制御回路は、前記メモリセルへの前記データの書き込み時に前記ビット線の電位に基づいて前記記憶ノードのプルアップ電位をフローティング状態にするフローティング制御部を備えることを特徴とする請求項2に記載の半導体記憶装置。前記セル電源制御回路は、‘0’が書き込まれる記憶ノードのプルアップ電位と‘1’が書き込まれる記憶ノードのプルアップ電位との比較結果に基づいて、前記‘0’が書き込まれる記憶ノードのプルアップ電位を前記‘1’が書き込まれる記憶ノードの前記プルアップ電位よりも低い電位に固定するノード電位固定部を備えることを特徴とする請求項3に記載の半導体記憶装置。前記ノード電位固定部は、前記記憶ノードの一方にプルアップ電位を印加する第1のプルアップトランジスタと、前記記憶ノードの他方にプルアップ電位を印加する第2のプルアップトランジスタとを備え、前記‘1’が書き込まれる記憶ノードのプルアップ電位よりも前記第1または第2のプルアップトランジスタのしきい値電圧分だけ低い電位に前記‘0’が書き込まれる記憶ノードの電位を固定することを特徴とする請求項4に記載の半導体記憶装置。本発明の一つの実施形態の目的は、書き込み時間の増大を抑制しつつ、ライトマージンを増大させることが可能な半導体記憶装置を提供することである。実施形態の半導体記憶装置によれば、メモリセルと、1対のビット線と、ワード線と、セル電源制御回路が設けられている。メモリセルは、相補的にデータを記憶する1対の記憶ノードが設けられている。1対のビット線は、前記メモリセルに書き込まれるデータに基づいて相補的に駆動される。ワード線は、前記メモリセルのロウ選択を行う。セル電源制御回路は、前記メモリセルへの前記データの書き込み時に前記ビット線の電位に基づいて前記記憶ノードに供給されるセル電源を遮断する。以下、実施形態に係る半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。第1実施形態図1は、第1実施形態に係る半導体記憶装置の概略構成を示すブロック図である。図1において、半導体記憶装置には、メモリセルアレイ1、プリチャージ回路2、セル電源制御回路3、ワード線ドライバ4、アドレスデコーダ5、カラムセレクタ6およびリード/ライト回路7が設けられている。ここで、メモリセルアレイ1には、メモリセルMCがロウ方向およびカラム方向にマトリックス状に配置されている。メモリセルMCは、相補的にデータを記憶することができ、例えば、SRAMセルを用いることができる。また、メモリセルアレイ1には、メモリセルMCのロウ選択を行うワード線wl0~wlmmは正の整数がロウごとに設けられるとともに、メモリセルMCのカラム選択を行うビット線blt0~bltk、blc0~blckkは正の整数がカラムごとに設けられている。プリチャージ回路2は、メモリセルMCからデータを読み出す前に、ビット線blt0~bltk、blc0~blckをハイレベルにプリチャージすることができる。セル電源制御回路3は、メモリセルMCへのデータの書き込み時にビット線blt0~bltk、blc0~blckの電位に基づいてメモリセルMCに供給されるセル電源を遮断することができる。アドレスデコーダ5は、アドレスADに基づいて、メモリセルMCのカラム選択を行わせるカラム選択信号COLおよびメモリセルMCのロウ選択を行わせるロウ選択信号ROLを生成することができる。ワード線ドライバ4は、ロウ選択信号ROLにて指定されたワード線wl0~wlmを駆動することができる。カラムセレクタ6は、カラム選択信号COLにて指定されたビット線blt0~bltk、blc0~blckをリード/ライト回路7に接続することができる。リード/ライト回路7は、ライトイネーブル信号WEに基づいて、書き込みデータWDを入力したり、読み出しデータRDを出力したりすることができる。なお、リード回路としては、メモリセルMCからビット線blt0~bltk、blc0~blck上に読み出された信号に基づいて、メモリセルMCに記憶されているデータを検知するセンスアンプを用いることができる。ライト回路としては、書き込みデータWDに応じてビット線blt0~bltkとビット線blc0~blckとを互いに相補的に駆動するライトアンプを用いることができる。図2は、図1の半導体記憶装置の1カラム分のセル電源制御回路の回路構成を示す図である。図2において、メモリセルMCには、一対の駆動トランジスタD1、D2、一対の負荷トランジスタL1、L2、一対の伝送トランジスタF1、F2が設けられている。なお、負荷トランジスタL1、L2としては、Pチャンネル電界効果トランジスタ、駆動トランジスタD1、D2および伝送トランジスタF1、F2としては、Nチャンネル電界効果トランジスタを用いることができる。そして、駆動トランジスタD1と負荷トランジスタL1とは互いに直列接続されることでCMOSインバータが構成されるとともに、駆動トランジスタD2と負荷トランジスタL2とは互いに直列接続されることでCMOSインバータが構成されている。そして、これらの一対のCMOSインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。そして、ワード線wlは、伝送トランジスタF1、F2のゲートに接続されている。ここで、駆動トランジスタD1のドレインと負荷トランジスタL1のドレインとの接続点は記憶ノードnを構成し、駆動トランジスタD2のドレインと負荷トランジスタL2のドレインとの接続点は記憶ノードnbを構成することができる。また、ビット線bltは、伝送トランジスタF1を介して記憶ノードnに接続されている。また、ビット線blcは、伝送トランジスタF2を介して記憶ノードnbに接続されている。また、負荷トランジスタL1、L2のソースはセル電源制御回路3に接続され、駆動トランジスタD1、D2のソースは接地電位に接続されている。プリチャージ回路2には、プリチャージトランジスタP1、P2が設けられている。なお、プリチャージトランジスタP1、P2としては、Pチャンネル電界効果トランジスタを用いることができる。そして、プリチャージトランジスタP1、P2のソースは電源電位vddlに接続され、プリチャージトランジスタP1のドレインはビット線bltに接続され、プリチャージトランジスタP2のドレインはビット線blcに接続されている。プリチャージトランジスタP1、P2のゲートにはプリチャージ信号PCが入力される。リード/ライト回路7には、ライトトランジスタW1、W2および書き込み制御部8が設けられている。なお、ライトトランジスタW1、W2としては、Nチャンネル電界効果トランジスタを用いることができる。そして、ライトトランジスタW1のドレインはビット線bltに接続され、ライトトランジスタW2のドレインはビット線blcに接続され、ライトトランジスタW1、W2のソースは接地電位に接続されている。書き込み制御部8は、ライトイネーブル信号WEで指定される書き込み期間において、書き込みデータWDに応じてライトトランジスタW1、W2のゲートを相補的に駆動することができる。セル電源制御回路3には、フローティング制御部3aおよびノード電位固定部3bが設けられている。フローティング制御部3aは、メモリセルMCへの書き込みデータWDの書き込み時にビット線blt、blcの電位に基づいて記憶ノードn、nbのプルアップ電位VDDT、VDDCをフローティング状態にすることができる。ノード電位固定部3bは、記憶ノードnに‘0’が書き込まれ、記憶ノードnbに‘1’が書き込まれる場合、記憶ノードnのプルアップ電位VDDTと記憶ノードnbのプルアップ電位VDDCとの比較結果に基づいて、記憶ノードnのプルアップ電位VDDTを記憶ノードnbのプルアップ電位VDDCよりも低い電位に固定することができる。また、記憶ノードnに‘1’が書き込まれ、記憶ノードnbに‘0’が書き込まれる場合、記憶ノードnbのプルアップ電位VDDCと記憶ノードnのプルアップ電位VDDTとの比較結果に基づいて、記憶ノードnbのプルアップ電位VDDCを記憶ノードnのプルアップ電位VDDTよりも低い電位に固定することができる。なお、‘1’が書き込まれる方の記憶ノードn、nbのプルアップ電位VDDT、VDDCは、例えば、電源電位vddaに設定することができる。また、電源電位vdda、vddlは互いに共通にしてもよいし、分離してもよい。また、電源電位vdda、vddlを分離した場合、vdda>vddlとすることができる。また、記憶ノードn、nbに‘0’が書き込まれた場合、記憶ノードn、nbの電位はプルダウン電位に設定し、記憶ノードn、nbに‘1’が書き込まれた場合、記憶ノードn、nbの電位はプルアップ電位に設定することができる。なお、記憶ノードn、nbのプルダウン電位は、例えば、接地電位に設定することができる。ここで、フローティング制御部3aには、遮断トランジスタT1、T2、NOR回路N1、N2およびインバータIV0が設けられている。なお、遮断トランジスタT1、T2としては、Pチャンネル電界効果トランジスタを用いることができる。そして、遮断トランジスタT1、T2のソースは電源電位vddaに接続され、遮断トランジスタT1のドレインは負荷トランジスタL1のソースに接続され、遮断トランジスタT2のドレインは負荷トランジスタL2のソースに接続されている。遮断トランジスタT1のゲートはNOR回路N1の出力端子に接続され、遮断トランジスタT2のゲートはNOR回路N2の出力端子に接続されている。NOR回路N1、N2の一方の入力端子にはインバータIV0を介してライトイネーブル信号WEが入力され、NOR回路N1の他方の入力端子にはビット線bltが接続され、NOR回路N2の他方の入力端子にはビット線blcが接続されている。ノード電位固定部3bには、プルアップトランジスタS1、S2が設けられている。なお、プルアップトランジスタS1、S2としては、Nチャンネル電界効果トランジスタを用いることができる。そして、プルアップトランジスタS1、S2のドレインは電源電位vddaに接続され、プルアップトランジスタS1のソースおよびプルアップトランジスタS2のゲートは負荷トランジスタL1のソースに接続され、プルアップトランジスタS2のソースおよびプルアップトランジスタS1のゲートは負荷トランジスタL2のソースに接続されている。図3は、図2の半導体記憶装置の各部の電圧波形を示すタイミングチャートである。図3において、ライトイネーブル信号WEが立ち上がる前は、ワード線wlの電位およびプリチャージ信号PCはロウレベルに設定される。このため、伝送トランジスタF1、F2がオフし、記憶ノードn、nbがビット線blt、blcとそれぞれ切り離されるとともに、プリチャージトランジスタP1、P2がオンし、ビット線blt、blcの電位が電源電位vddlに設定される。また、ライトイネーブル信号WEが立ち上がる前は、NOR回路N1、N2の出力はロウレベルになり、遮断トランジスタT1、T2がオンする。このため、負荷トランジスタL1、L2のソースは電源電位vddaに接続され、メモリセルMCに電源電位vddaが供給される。また、記憶ノードnに‘1’が保持されている場合、記憶ノードnbには‘0’が保持されている。このため、負荷トランジスタL1および駆動トランジスタD2がオンするとともに、負荷トランジスタL2および駆動トランジスタD1がオフし、記憶ノードnが電源電位vddaにプルアップされるとともに、記憶ノードnbが接地電位にプルダウンされる。そして、記憶ノードnに‘1’が保持された状態から記憶ノードnに‘0’が書き込まれるものとする。この時、書き込みデータWDとして‘0’が書き込み制御部8に入力された状態でライトイネーブル信号WEが立ち上がり、ライトトランジスタW1がオンするとともに、ライトトランジスタW2がオフする。ここで、ライトトランジスタW1がオンすることで、ビット線bltの電位が立ち下がり始める。そして、ワード線wlの電位およびプリチャージ信号PCが立ち上がることで、伝送トランジスタF1、F2がオンし、記憶ノードn、nbがビット線blt、blcとそれぞれ接続されるとともに、プリチャージトランジスタP1、P2がオフし、ビット線blt、blcが電源電位vddlから切り離される。また、ライトイネーブル信号WEが立ち上がった状態でビット線bltの電位が立ち下がると、NOR回路N1の出力が立ち上がり、遮断トランジスタT1がオフする。一方、ライトトランジスタW1がオンした時はライトトランジスタW2はオフしているので、ビット線blcの電位はハイレベルを維持する。このため、ライトイネーブル信号WEが立ち上がってもNOR回路N2の出力はロウレベルを維持し、遮断トランジスタT2がオンしたままになる。この結果、記憶ノードnbのプルアップ電位VDDCは電源電位vddaに設定され、プルアップトランジスタS1のゲートに電源電位vddaが印加される。そして、記憶ノードnbに‘0’が保持されている時は負荷トランジスタL1がオンするため、記憶ノードnの電位は、負荷トランジスタL1を介してプルアップ電位VDDTに引き上げられるとともに、伝送トランジスタF1を介してビット線bltの電位に引き下げられる。この時、記憶ノードnの電位が、電源電位vddaからプルアップトランジスタS1のしきい値電圧Vtnを引いた値を超える時は、プルアップトランジスタS1のソース-ゲート間電圧がしきい値電圧Vtnに達しないため、プルアップトランジスタS1がオフする。このため、記憶ノードnのプルアップ電位VDDTがフローティング状態FT1になり、負荷トランジスタL1を介して記憶ノードnの電位をプルアップ電位VDDTに引き上げる能力が弱くなる。この結果、伝送トランジスタF1を介して記憶ノードnの電位をビット線bltの電位に効率的に追従させることができ、ライトマージンを増大させることができる。そして、ビット線bltの電位に応じて記憶ノードnの電位が下がり始め、記憶ノードnの電位が、電源電位vddaからプルアップトランジスタS1のしきい値電圧Vtnを引いた値以下になると、プルアップトランジスタS1がオンする。このため、記憶ノードnのプルアップ電位VDDTが、電源電位vddaからプルアップトランジスタS1のしきい値電圧Vtnを引いた値に設定され、プルアップ電位VDDTのフローティング状態FT1が解除される。この結果、プルアップ電位VDDTの下がり過ぎが防止され、非選択ロウのメモリセルMCのデータ保持特性が低下するのを防止することが可能となることから、ライトディスターブを防止することができる。ここで、ワード線wlの立ち上がり開始から記憶ノードn、nbの電位が等しくなるまでの期間をtA、記憶ノードn、nbの電位が等しくなってからワード線wlの立ち下がり開始までの期間をtBとすると、ライトマージンの指標としてtB/tAという値を用いることができる。なお、期間tAの長さは、データの書き込み難さを表す。そして、期間tAにおいて、記憶ノードnのプルアップ電位VDDTをフローティング状態FT1にすることにより、伝送トランジスタF1を介して記憶ノードnの電位をビット線bltの電位に引き下げ易くすることができる。このため、期間tAを短くすることができ、ライトマージンを向上させることができる。図4は、図2のメモリセルのレイアウト構成を示す平面図である。なお、図4の例では、8個分のメモリセルMC1~MC8がカラム方向に配置されているレイアウト構成を示した。図4において、半導体基板SBにはアクティブ領域A1~A6が形成されている。なお、アクティブ領域A1~A6は、トランジスタのチャネル領域およびソース/ドレイン領域である。そして、アクティブ領域A1上にゲート電極G1が形成されることで伝送トランジスタF1が構成されている。アクティブ領域A2、A3上にゲート電極G2が形成されることで駆動トランジスタD1および負荷トランジスタL1が構成されている。アクティブ領域A4上にゲート電極G3が形成されることで伝送トランジスタF2が構成されている。アクティブ領域A5、A6上にゲート電極G4が形成されることで駆動トランジスタD2および負荷トランジスタL2が構成されている。また、ソース/ドレイン領域の配線は第1層目配線層にて形成されている。ビット線blt、blcおよびプルアップ電位VDDT、VDDCの配線は第2層目配線層にて形成されている。なお、これらのビット線blt、blcおよびプルアップ電位VDDT、VDDCの配線はカラム方向に並列に配線することができる。図5は、図2の半導体記憶装置のメモリセルごとのライトマージンについてセル電源を固定した場合と比較して示す図である。図5において、セル電源を電源電位vddaに固定した場合、記憶ノードnのデータを‘1’から‘0’に書き換える時に、負荷トランジスタL1を介して電源電位vddaに引き上げられる作用と、伝送トランジスタF1を介してビット線bltの電位に引き下げられる作用とが衝突する。一方、セル電源を切り離し、記憶ノードnのプルアップ電位VDDTをフローティング状態にすると、負荷トランジスタL1を介してプルアップ電位VDDTに引き上げられる作用が弱くなる。このため、負荷トランジスタL1を介してプルアップ電位VDDTに引き上げられる作用と、伝送トランジスタF1を介してビット線bltの電位に引き下げられる作用との衝突を回避させることができ、ライトマージンを増大させることができる。第2実施形態図6は、第2実施形態に係る半導体記憶装置に適用される1カラム分のセル電源制御回路の回路構成を示す図である。図6において、この半導体記憶装置では、図2の半導体記憶装置の構成にウェル電位制御部11が追加されている。ウェル電位制御部11は、プルアップトランジスタS1、S2のウェル電位VPWを制御することができる。ここで、プルアップトランジスタS1、S2のウェル電位VPWを制御することにより、プルアップトランジスタS1、S2のしきい値電圧Vtnを変化させることができる。このため、メモリセルMCの書き込み時のプルアップ電位VDDT、VDDCを変化させることができ、選択セルのライトマージンと非選択セルのデータ保持特性とをバランスさせることができる。第3実施形態図7は、第3実施形態に係る半導体記憶装置に適用される1カラム分のセル電源制御回路の回路構成を示す図である。図7において、この半導体記憶装置では、図2の半導体記憶装置の構成にセル電源制御回路3 ́が追加されている。セル電源制御回路3 ́は、メモリセルMCへのデータの書き込み時にビット線blt0~bltk、blc0~blckの電位に基づいてメモリセルMCの接地電位を遮断することができる。セル電源制御回路3 ́には、フローティング制御部3a ́およびノード電位固定部3b ́が設けられている。フローティング制御部3a ́は、メモリセルMCへの書き込みデータWDの書き込み時にビット線blt、blcの電位に基づいて記憶ノードn、nbのプルダウン電位VSST、VSSCをフローティング状態にすることができる。ノード電位固定部3b ́は、記憶ノードnに‘0’が書き込まれ、記憶ノードnbに‘1’が書き込まれる場合、記憶ノードnのプルアップ電位VDDTと記憶ノードnbのプルアップ電位VDDCとの比較結果に基づいて、記憶ノードnのプルアップ電位VDDTを記憶ノードnbのプルアップ電位VDDCよりも低い電位に固定するとともに、記憶ノードnbのプルダウン電位VSSCを記憶ノードnのプルダウン電位VSSTよりも高い電位に固定することができる。また、記憶ノードnに‘1’が書き込まれ、記憶ノードnbに‘0’が書き込まれる場合、記憶ノードnbのプルアップ電位VDDCと記憶ノードnのプルアップ電位VDDTとの比較結果に基づいて、記憶ノードnbのプルアップ電位VDDCを記憶ノードnのプルアップ電位VDDTよりも低い電位に固定するとともに、記憶ノードnのプルダウン電位VSSTを記憶ノードnbのプルダウン電位VSSCよりも高い電位に固定することができる。ここで、フローティング制御部3a ́には、遮断トランジスタT1 ́、T2 ́およびインバータIV1、IV2が設けられている。なお、遮断トランジスタT1 ́、T ́2としては、Nチャンネル電界効果トランジスタを用いることができる。そして、遮断トランジスタT1 ́、T2 ́のソースは接地電位vssaに接続され、遮断トランジスタT1 ́のドレインは駆動トランジスタD1のソースに接続され、遮断トランジスタT2 ́のドレインは駆動トランジスタD2のソースに接続されている。遮断トランジスタT1 ́のゲートはインバータIV1を介してNOR回路N2の出力端子に接続され、遮断トランジスタT2 ́のゲートはインバータIV2を介してNOR回路N1の出力端子に接続されている。ノード電位固定部3b ́には、プルダウントランジスタS1 ́、S2 ́が設けられている。なお、プルダウントランジスタS1 ́、S2 ́としては、Pチャンネル電界効果トランジスタを用いることができる。そして、プルダウントランジスタS1 ́、S2 ́のドレインは接地電位vssaに接続され、プルダウントランジスタS1 ́のソースおよびプルダウントランジスタS2 ́のゲートは駆動トランジスタD1のソースに接続され、プルダウントランジスタS2 ́のソースおよびプルダウントランジスタS1 ́のゲートは駆動トランジスタD2のソースに接続されている。図8は、図7の半導体記憶装置の各部の電圧波形を示すタイミングチャートである。図8において、ライトイネーブル信号WEが立ち上がる前は、ワード線wlの電位およびプリチャージ信号PCはロウレベルに設定される。このため、伝送トランジスタF1、F2がオフし、記憶ノードn、nbがビット線blt、blcとそれぞれ切り離されるとともに、プリチャージトランジスタP1、P2がオンし、ビット線blt、blcの電位が電源電位vddlに設定される。また、ライトイネーブル信号WEが立ち上がる前は、NOR回路N1、N2の出力はロウレベルになり、遮断トランジスタT1、T2、T1 ́、T2 ́がオンする。このため、負荷トランジスタL1、L2のソースは電源電位vddaに接続され、メモリセルMCに電源電位vddaが供給されるとともに、駆動トランジスタD1、D2のソースは接地電位vssaに接続され、メモリセルMCに接地電位vssaが印加される。また、記憶ノードnに‘1’が保持されている場合、記憶ノードnbには‘0’が保持されている。このため、負荷トランジスタL1および駆動トランジスタD2がオンするとともに、負荷トランジスタL2および駆動トランジスタD1がオフし、記憶ノードnが電源電位vddaにプルアップされるとともに、記憶ノードnbが接地電位vssaにプルダウンされる。そして、記憶ノードnに‘1’が保持された状態から記憶ノードnに‘0’が書き込まれるものとする。この時、書き込みデータWDとして‘0’が書き込み制御部8に入力された状態でライトイネーブル信号WEが立ち上がり、ライトトランジスタW1がオンするとともに、ライトトランジスタW2がオフする。ここで、ライトトランジスタW1がオンすることで、ビット線bltの電位が立ち下がり始める。そして、ワード線wlの電位およびプリチャージ信号PCが立ち上がることで、伝送トランジスタF1、F2がオンし、記憶ノードn、nbがビット線blt、blcとそれぞれ接続されるとともに、プリチャージトランジスタP1、P2がオフし、ビット線blt、blcが電源電位vddlから切り離される。また、ライトイネーブル信号WEが立ち上がった状態でビット線bltの電位が立ち下がると、NOR回路N1の出力が立ち上がり、遮断トランジスタT1、T2 ́がオフする。一方、ライトトランジスタW1がオンした時はライトトランジスタW2はオフしているので、ビット線blcの電位はハイレベルを維持する。このため、ライトイネーブル信号WEが立ち上がってもNOR回路N2の出力はロウレベルを維持し、遮断トランジスタT1 ́、T2がオンしたままになる。この結果、記憶ノードnbのプルアップ電位VDDCは電源電位vddaに設定され、プルアップトランジスタS1のゲートに電源電位vddaが印加されるとともに、記憶ノードnのプルダウン電位VSSTは接地電位vssaに設定され、プルダウントランジスタS2 ́のゲートに接地電位vssaが印加される。そして、記憶ノードnbに‘0’が保持されている時は負荷トランジスタL1がオンするため、記憶ノードnの電位は、負荷トランジスタL1を介してプルアップ電位VDDTに引き上げられるとともに、伝送トランジスタT1を介してビット線bltの電位に引き下げられる。この時、記憶ノードnの電位が、電源電位vddaからプルアップトランジスタS1のしきい値電圧Vtnを引いた値を超える時は、プルアップトランジスタS1のソース-ゲート間電圧がしきい値電圧Vtnに達しないため、プルアップトランジスタS1がオフする。このため、記憶ノードnのプルアップ電位VDDTがフローティング状態FT1になり、負荷トランジスタL1を介して記憶ノードnの電位をプルアップ電位VDDTに引き上げる能力が弱くなる。この結果、伝送トランジスタT1を介して記憶ノードnの電位をビット線bltの電位に効率的に追従させることができ、ライトマージンを増大させることができる。また、記憶ノードnに‘1’が保持されている時は駆動トランジスタD2がオンするため、記憶ノードnbの電位は、駆動トランジスタD2を介してプルダウン電位VSSCに引き下げられるとともに、伝送トランジスタT2を介してビット線blcの電位に引き上げられる。この時、記憶ノードnbの電位が、接地電位vssaからプルダウントランジスタS2 ́のしきい値電圧Vtpを足した値に満たない時は、プルダウントランジスタS2 ́のソース-ゲート間電圧がしきい値電圧Vtpに達しないため、プルダウントランジスタS2 ́がオフする。このため、記憶ノードnbのプルダウン電位VSSCがフローティング状態FT1 ́になり、駆動トランジスタD2を介して記憶ノードnbの電位をプルダウン電位VSSCに引き下げる能力が弱くなる。この結果、伝送トランジスタT2を介して記憶ノードnbの電位をビット線blcの電位に効率的に追従させることができ、ライトマージンをさらに増大させることができる。そして、ビット線bltの電位に応じて記憶ノードnの電位が下がり始め、記憶ノードnの電位が、電源電位vddaからプルアップトランジスタS1のしきい値電圧Vtnを引いた値以下になると、プルアップトランジスタS1がオンする。このため、記憶ノードnのプルアップ電位VDDTが、電源電位vddaからプルアップトランジスタS1のしきい値電圧Vtnを引いた値に設定され、プルアップ電位VDDTのフローティング状態FT1が解除される。この結果、プルアップ電位VDDTの下がり過ぎが防止され、非選択ロウのメモリセルMCのデータ保持特性が低下するのを防止することが可能となることから、ライトディスターブを防止することができる。また、ビット線blcの電位に応じて記憶ノードnbの電位が上がり始め、記憶ノードnbの電位が、接地電位vssaからプルダウントランジスタS2 ́のしきい値電圧Vtpを足した値以上になると、プルダウントランジスタS2 ́がオンする。このため、記憶ノードnbのプルダウン電位VSSCが、接地電位vssaからプルダウントランジスタS2 ́のしきい値電圧Vtpを足した値に設定され、プルダウン電位VSSCのフローティング状態FT1 ́が解除される。この結果、プルダウン電位VSSCの上がり過ぎが防止され、非選択ロウのメモリセルMCのデータ保持特性が低下するのを防止することが可能となることから、ライトディスターブを防止することができる。第4実施形態図9は、第4実施形態に係る半導体記憶装置に適用される1カラム分のセル電源制御回路の回路構成を示す図である。図9において、この半導体記憶装置では、図7の半導体記憶装置の構成にウェル電位制御部11、11 ́が追加されている。ウェル電位制御部11は、プルアップトランジスタS1、S2のウェル電位VPWを制御することができる。ウェル電位制御部11 ́は、プルダウントランジスタS1 ́、S2 ́のウェル電位VNWを制御することができる。ここで、プルアップトランジスタS1、S2およびプルダウントランジスタS1 ́、S2 ́のウェル電位VPW、VNWを制御することにより、プルアップトランジスタS1、S2のしきい値電圧VtnおよびプルダウントランジスタS1 ́、S2 ́のしきい値電圧Vtpを変化させることができる。このため、メモリセルMCの書き込み時のプルアップ電位VDDT、VDDCおよびプルダウン電位VSST、VSSCを変化させることができ、選択セルのライトマージンと非選択セルのデータ保持特性とをバランスさせることができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。