第1の電源電圧が供給される第1の電源のノードと、前記第1の電源電圧より低い第2の電源電圧が供給される第2の電源ノードとの間に直列接続され、前記第1の電源電圧より耐圧が低い第1導電型の第1、第2のトランジスタと、電流通路の一端が前記第2のトランジスタのゲート電極に接続され、他端が前記第2の電源ノードに接続され、通常動作時、前記第1の電源電圧より低く、前記第2の電源電圧より高い第3の電圧がゲート電極に供給される前記第1の電源の電圧より耐圧が低い第1導電型の第3のトランジスタと、電流通路の一端が前記第1の電源ノードに接続され、電流通路の他端が前記第1のトランジスタのゲート電極に接続され、ESD動作時、前記第1のトランジスタをオン状態とする前記第1の電源の電圧より耐圧が低い第2導電型の第4のトランジスタと、前記第1の電源ノードに接続され、通常動作時、前記第4のトランジスタをオフ状態に設定し、ESD動作時、前記第4のトランジスタをオン状態に設定する時定数回路と、電流通路の一端が前記第4のトランジスタの電流通路の他端に接続され、電流通路の他端が前記第3のトランジスタの電流通路の一端、及び前記第2のトランジスタのゲート電極に接続され、通常動作時、ゲート電極に前記第3の電圧が供給されてオフ状態とされ、ESD動作時、前記第2のトランジスタをオン状態とする第2導電型の第5のトランジスタと、前記第3の電圧の供給ノードと第1のトランジスタのゲート電極間に接続され、通常動作時に、前記第1のトランジスタのゲート電極にバイアス電圧を供給する抵抗と、を具備することを特徴とするESD保護回路。第1の電圧が供給される第1の電源のノードと、前記第1の電圧より低い第2の電源電圧が供給される第2の電源ノードとの間に直列接続された第1導電型の第1、第2のトランジスタと、前記第2のトランジスタのゲート電極と前記第2の電源ノードの間に接続され、通常動作時、前記第1の電圧より低く、前記第2の電圧より高い第3の電圧がゲート電極に供給され、前記第2のトランジスタをオフ状態とする第1導電型の第3のトランジスタと、前記第1の電源ノードと前記第1のトランジスタのゲート電極間に接続され、ESD動作時、前記第1のトランジスタをオン状態とする第2導電型の第4のトランジスタと、前記第1の電源ノードと前記第4のトランジスタのゲート電極に接続され、通常動作時、前記第4のトランジスタをオフ状態に設定し、ESD動作時、前記第4のトランジスタをオン状態に設定する時定数回路13と、前記第4のトランジスタと前記第2のトランジスタのゲート電極との間に接続され、通常動作時、前記第3の電圧がゲート電極に供給されてオフ状態とされ、ESD動作時、前記第2のトランジスタをオン状態とする第2導電型の第5のトランジスタと、を具備し、第1乃至第5のトランジスタは電源電圧より耐圧が低いトランジスタであることを特徴とするESD保護回路。前記第1の電圧から前記第3の電圧を生成する電圧生成回路をさらに具備することを特徴とする請求項1又は2記載のESD保護回路。前記時定数回路は、ダイオード接続された少なくとも1つの第2導電型の第6のトランジスタと、前記第6のトランジスタに接続されたキャパシタとを具備することを特徴とする請求項3記載のESD保護回路。前記第1の電源ノードと前記第2の電源ノードとの間に接続され、前記第1の電源ノードに負電圧が印加された時、導通されるダイオードをさらに具備することを特徴とする請求項4記載のESD保護回路。本実施形態は、電源電圧より低い耐圧のトランジスタにより構成され、少ない回路素子により、確実に電源を保護することが可能なESD保護回路を提供しようとするものである。実施形態のESD保護回路によれば、第1の電源電圧が供給される第1の電源のノードと、前記第1の電源電圧より低い第2の電源電圧が供給される第2の電源ノードとの間に直列接続され、前記第1の電源電圧より耐圧が低い第1導電型の第1、第2のトランジスタと、電流通路の一端が前記第2のトランジスタのゲート電極に接続され、他端が前記第2の電源ノードに接続され、通常動作時、前記第1の電源電圧より低く、前記第2の電源電圧より高い第3の電圧がゲート電極に供給される前記第1の電源の電圧より耐圧が低い第1導電型の第3のトランジスタと、電流通路の一端が前記第1の電源ノードに接続され、電流通路の他端が前記第1のトランジスタのゲート電極に接続され、ESD動作時、前記第1のトランジスタをオン状態とする前記第1の電源の電圧より耐圧が低い第2導電型の第4のトランジスタと、前記第1の電源ノードに接続され、通常動作時、前記第4のトランジスタをオフ状態に設定し、ESD動作時、第4のトランジスタをオン状態に設定する時定数回路と、電流通路の一端が前記第4のトランジスタの電流通路の他端に接続され、電流通路の他端が前記第3のトランジスタの電流通路の一端、及び前記第2のトランジスタのゲート電極に接続され、通常動作時、ゲート電極に前記第3の電圧が供給されてオフ状態とされ、ESD動作時、前記第2のトランジスタをオン状態とする第2導電型の第5のトランジスタと、前記第3の電圧の供給ノードと第1のトランジスタのゲート電極間に接続され、通常動作時に、前記第1のトランジスタのゲート電極にバイアス電圧を供給する抵抗と、を具備することを特徴とする。以下、実施の形態について、図面を参照して説明する。実施形態本実施形態の半導体装置は、例えば1.8V以下の電圧で駆動されるトランジスタにより構成された回路を、トランジスタの耐圧を越えた電源電圧、例えば3.3Vで動作させるものであり、この回路の電源をESDから保護するESD保護回路である。図1において、ESD保護回路10は、ESDクランプ回路11と、ゲートバイアス回路12と、時定数回路13と、ダイオードD1により構成されている。ESDクランプ回路11は、スタックされた2つのnチャネルMOSトランジスタ以下、NMOSトランジスタと称すMN1、MN2により構成されている。すなわち、これらNMOSトランジスタMN1、MN2は、電源電圧VDDHが印加される電源配線14と、接地電位GNDが供給される接地配線15との間に直列接続されている。これらNMOSトランジスタMN1、MN2の基板は、接地配線15に接続されている。ゲートバイアス回路12は、スタックされた2つのpチャネルMOSトランジスタ以下、PMOSトランジスタと称すMP1、MP2と、1つのNMOSトランジスタMN3と、抵抗R2により構成される。これらPMOSトランジスタMP1、MP2と、NMOSトランジスタMN3は、電源配線14と接地配線15の間に直列接続され、NMOSトランジスタMN3の基板は接地配線15に接続され、PMOSトランジスタMP1、MP2の基板は、電源配線14に接続されている。PMOSトランジスタMP1とMP2の接続ノードは、NMOSトランジスタMN1のゲート電極に接続され、PMOSトランジスタMP2とNMOSトランジスタMN3の接続ノードは、NMOSトランジスタNM2のゲート電極に接続されている。また、PMOSトランジスタMP2とNMOSトランジスタMN3のゲート電極は、電源端子VLに接続されている。この電源端子VLには、通常動作時に、中間電圧VDDL、例えば1.8Vが半導体装置の外部から印加される。中間電圧VDDLは、1.8Vに限定されるものではなく、接地電位より高く、電源電圧VDDHより低く、NMOSトランジスタMN3をオン状態することができる電圧であればよい。この電源端子VLと、PMOSトランジスタMP1、MP2の接続ノードとの間には抵抗R2が接続されている。さらに、時定数回路13は、抵抗R1と、例えばPMOSトランジスタにより構成されたキャパシタCP1とにより構成されている。これら抵抗R1とキャパシタCP1は電源配線14と電源端子VLとの間に直列接続されている。これら抵抗R1とキャパシタCP1の接続ノードは、PMOSトランジスタMP1のゲート電極に接続されている。また、ダイオードD1のカソードは電源配線14に接続され、アノードは接地配線15に接続されている。NMOSトランジスタMN1、MN2、MN3、及びPMOSトランジスタMP1、MP2の耐圧は、それぞれ例えば1.8Vに設定されており、半導体装置の通常動作時、電源配線14には、電源電圧VDDHとして例えば3.3Vが印加される。上記構成において、図2abcdを参照して動作について説明する。図2abcdにおいて、破線の丸印は、オン状態のトランジスタを示している。ESD動作時次に、ESD時の動作について説明する。図2aに示すように、半導体装置に電源が供給されていない状態、すなわち、全てのトランジスタがオフ状態となっている。上記状態において、ESDが発生し、電源配線14に対し例えば6Vが印加された場合、オン状態に移行するPMOSトランジスタMP1、MP2を介して、クランプ回路11を構成するNMOSトランジスタMN1、MN2のゲート電極に電源配線14の電圧が印加される。このため、NMOSトランジスタMN1、MN2がオンとなり、電源配線14のESD電流がNMOSトランジスタMN1、MN2を介して接地された接地配線15に放電される。このため、電源回路がESDから保護される。また、電源配線14及び電源端子VLが0Vの状態において、ESDが発生し、電源配線14に負電圧が印加された場合、ダイオードD1がオンとなる。このため、ダイオードD1を介して電源配線14のESD電流が接地された接地配線15に放電され、電源回路がESDから保護される。通常動作時一方、図2bに示すように、半導体装置の通常動作時、電源配線14には、電源電圧VDDH、例えば3.3Vが印加され、接地配線15は接地されている。さらに、電源端子VLには、外部より中間電圧VDDL、例えば1.8Vが供給されている。このため、ゲート電極が電源端子VLに接続されたNMOSトランジスタMN3はオン状態であり、ゲート電極が電源端子VLに接続されたPMOSトランジスタMP2はオフ状態である。ゲート電極がNMOSトランジスタMN3とPMOSトランジスタMP2の接続ノードに接続されたNMOSトランジスタMN2は、オフ状態であり、ゲート電極が抵抗R2を介して電源端子VLに接続されたNMOSトランジスタMN1は、僅かにオン状態となっている。また、ゲート電極が、時定数回路13を構成する抵抗R1とキャパシタCP1の接続ノードに接続されたPMOSトランジスタMP1は、キャパシタCP1が3.3Vに充電されており、オフ状態となっている。この状態において、NMOSトランジスタMN1のゲートソース間の電圧Vgsは、NMOSトランジスタの閾値電圧を0.3Vとし、抵抗R2の電圧降下を無視した場合、1.8V-0.3V=1.5Vとなり、ドレインソース間の電圧Vdsは、3.3V-1.5=1.8Vである。このため、NMOSトランジスタMN1の各部の電圧は、トランジスタの耐圧の範囲内に収まっている。また、NMOSトランジスタMN2のゲートソース間の電圧Vgsは、0Vであり、NMOSトランジスタMN2のドレインの電圧は1.5Vであるため、オン状態のNMOSトランジスタMN2のドレインソース間の電圧Vdsは、1.5V-0V=1.5Vである。このため、NMOSトランジスタMN2の各部の電圧も、トランジスタの耐圧の範囲内に収まっている。PMOSトランジスタMP1のゲートソース間の電圧Vgsは、3.3V-3.3V=0V、ドレインソース間の電圧Vdsは、3.3V-1.8V=1.5Vであり、トランジスタの耐圧の範囲内に収まっている。PMOSトランジスタMP2のゲートソース間の電圧Vgsは、1.8V-1.8V=0V、ドレインソース間の電圧Vdsは、1.8V-0=1.8Vであり、トランジスタの耐圧の範囲内に収まっている。また、NMOSトランジスタMN3のゲートソース間の電圧Vgsは、1.8V-0V=1.8であり、NMOSトランジスタMN3のドレインソース間の電圧は、0Vである。このため、NMOSトランジスタMN3の各部の電圧も、トランジスタの耐圧の範囲内に収まっている。このように、本実施形態のESD保護回路10は、半導体装置の通常動作時において、トレラント性能を満足している。尚、図2cは、電源配線14に電源電圧VDDH、例えば3.3Vが印加され、外部端子VLに中間電圧VDDLが印加されない場合を示している。この場合、図2bに示す通常動作時において、オン状態とされていたNMOSトランジスタMN3がオフ状態となる。これ以外は、通常動作時の動作と同様である。図2dは、電源配線14に電源電圧VDDHが印加されず、外部端子VLに中間電圧VDDL、例えば1.8Vが印加された場合を示している。この場合、図2aに示すESD動作時において、オフ状態とされていたNMOSトランジスタMN3がオン状態となる。これ以外は、ESD動作時の動作と同様である。この場合、PNOSトランジスタMP1のゲート電極の電圧は0Vであるため、抵抗R2及びPMOSトランジスタMP1、図示せぬ寄生のダイオードを介して、電源端子VLから電源配線14にリーク電流が発生するが、抵抗R2によりリーク電流は、問題ないレベルに低減されている。上記実施形態によれば、半導体装置に電源が供給されず、非動作状態において、ゲート電極が時定数回路13と、電源端子VLにそれぞれ接続され、オン状態に設定されたPMOSトランジスタMP1、MP2によりゲート電極が制御されるNMOSトランジスタMN1、MN2を設け、ESD発生時、PMOSトランジスタMP1、MP2を介してNMOSトランジスタMN1、MN2をオンさせることにより、電源配線14のESD電流を接地配線15に放電させている。このため、確実にESDから電源回路を保護することが可能である。しかも、通常動作時において、NMOSトランジスタMN1、MN2、MN3、及びPMOSトランジスタMP1、MP2の各部の電圧は、トランジスタの耐圧1.8以下に設定されている。このため、電源電圧より低い耐圧のトランジスタを用いて、トレラントESD保護回路を構成することが可能である。さらに、回路の素子数が少ないため、ESD保護回路10のサイズを小型化することが可能である。第1の変形例図3は、本実施形態の第1の変形例を示しており、図3において、図1と同一部分には同一符号を付している。上記実施形態において、中間電圧VDDLは、電源端子VLを介して、半導体装置の外部から供給された。これに対して、第1の変形例は、中間電圧VDDLを半導体装置の内部において生成している。すなわち、図3に示すように、電源配線14と接地配線15の間に中間電圧生成回路21が設けられている。この中間電圧生成回路21は、電源配線14と接地配線15の間に直列接続された抵抗R3、R4と、抵抗R4に並列接続されたPMOSトランジスタからなるキャパシタCP2により構成されている。抵抗R3とR4の接続ノードから中間電圧VDDLが出力される。この中間電圧VDDLは、電源端子VLに供給される。尚、この場合、外部電源の入力端としての電源端子VLは不要であり、図3において、電源端子VLは、電源供給ノードとして記載している。また、上記中間電圧生成回路21は、1つのESD保護回路10に接続しているが、これに限定されるものではない。例えば、図4に示すように、半導体装置内に複数のESD保護回路10が設けられている場合、これらESD保護回路10に対して、1つの中間電圧生成回路21を設ければよい。上記第1の変形例によれば、中間電圧を外部から印加する必要がない。このため、半導体装置の電源仕様を簡略化することが可能である。第2の変形例図5は、本実施形態の第2の変形例を示している。上記実施形態において、時定数回路13は抵抗R1を用いて構成した。これに対して、第2の変形例は、図5に示すように、抵抗R1に代えて、ダイオード接続されたPMOSトランジスタMP3、MP4を直列接続して抵抗を構成している。具体的には、第2の変形例において、時定数回路13は、電源配線14と接地配線15の間に接続されたPMOSトランジスタMP3、MP4と、キャパシタCP1により構成されている。第2の変形例において、キャパシタCP1はNMPSトランジスタにより構成されている。このキャパシタCP1とPMOSトランジスタMP4の接続ノードとしてのゲート電極とドレインがPMOSトランジスタMP1のゲートに接続されている。上記第2の変形例によっても、上記実施形態と同様の時定数回路を構成することができる。しかも、第2の変形例によれば、PMOSトランジスタMP3、MP4により抵抗を構成しているため、上記実施形態のように、例えばゲート電極と同様のポリシリコン層により抵抗を形成する場合に比べて、占有面積を縮小することが可能であり、回路を小型化することが可能である。その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。