半導体基板に形成され、半導体素子を形成するための活性領域と、前記半導体基板内に形成され、前記活性領域を分離するための素子分離領域と、前記素子分離領域内に設けられた空洞部を有することを特徴とする半導体装置。前記素子分離領域は溝状に形成されており、前記素子分離領域の内壁には、内壁酸化膜が形成されていることを特徴とする請求項1に記載の半導体装置。前記素子分離領域は、間口が狭くなるボーイング形状に形成されており、前記素子分離領域の内壁には、内壁酸化膜が形成され、前記内壁酸化膜の表面には絶縁膜が形成されていることを特徴とする請求項1に記載の半導体装置。前記空洞部の比誘電率は、前記内壁酸化膜の比誘電率よりも低いことを特徴とする請求項2又は3に記載の半導体装置。前記半導体素子は、ワード線とビット線に接続されたセルアレイトランジスタであり、前記空洞部は、当該ワード線に隣接するワード線の電位の影響に伴う当該ビット線への電界を緩和することを特徴とする請求項1から4のいずれか1項に記載の半導体装置。前記半導体素子は、ワード線とビット線に接続されたセルアレイトランジスタであり、前記空洞部は、当該ワード線の接合リーク電流を減少させることを特徴とする請求項1から4のいずれか1項に記載の半導体装置。半導体基板に、半導体素子を形成するための活性領域を形成し、前記半導体基板内に、前記活性領域を分離するための素子分離領域を形成し、前記素子分離領域内に空洞部を形成することを特徴とする半導体装置の製造方法。前記素子分離領域を溝状に形成し、前記素子分離領域の内壁に、内壁酸化膜を形成することを特徴とする請求項7に記載の半導体装置の製造方法。前記素子分離領域を間口が狭くなるボーイング形状に形成し、前記素子分離領域の内壁に、内壁酸化膜を形成し、前記内壁酸化膜の表面に、絶縁膜を形成することを特徴とする請求項7に記載の半導体装置の製造方法。前記内壁酸化膜の表面に前記絶縁膜を形成することにより、前記素子分離領域の間口が閉塞され、これにより、前記素子分離領域内に前記空洞部が形成されることを特徴とする請求項9に記載の半導体装置の製造方法。前記絶縁膜は、CVD酸化膜又はプラズマ酸化膜であることを特徴とする請求項9又は10に記載の半導体装置の製造方法。前記空洞部の比誘電率は、前記内壁酸化膜の比誘電率よりも低いことを特徴とする請求項7から11のいずれか1項に記載の半導体装置の製造方法。前記半導体素子は、ワード線とビット線に接続されたセルアレイトランジスタであり、前記空洞部は、当該ワード線に隣接するワード線の電位の影響に伴う当該ビット線への電界を緩和するために形成されることを特徴とする請求項7から12のいずれか1項に記載の半導体装置の製造方法。前記半導体素子は、ワード線とビット線に接続されたセルアレイトランジスタであり、前記空洞部は、当該ワード線の接合リーク電流を減少させるために形成されることを特徴とする請求項7から12のいずれか1項に記載の半導体装置の製造方法。前記素子分離領域の内壁に前記内壁酸化膜を形成した後、前記素子分離領域内を埋め込み絶縁膜で埋設して平坦化し、前記半導体基板の表面に、前記ビット線を形成するためのビットコンタクト層間膜を形成し、前記埋め込み絶縁膜の一部が前記素子分離領域の表面から露出するように、前記ビットコンタクト層間膜を開口し、前記露出した素子分離領域の表面を介して、前記素子分離領域に埋設されている前記埋め込み絶縁膜を除去することにより前記空洞部を形成することを特徴とする請求項13又は14に記載の半導体装置の製造方法。前記埋め込み絶縁膜を除去は、ホットリン酸により行われることを特徴とする請求項15に記載の半導体装置の製造方法。本発明は、上記従来技術の問題点を解決するものであり、その目的は、対象セルのワード線に隣接するワード線の電位の影響に伴う対象セルのビット線への電界を緩和することが可能な半導体装置及びその製造方法を提供することにある。本発明に係る半導体装置は、半導体基板に形成され、半導体素子を形成するための活性領域と、前記半導体基板内に形成され、前記活性領域を分離するための素子分離領域と、前記素子分離領域内に設けられた空洞部を有することを特徴とする。また、本発明に係る半導体装置の製造方法は、半導体基板に、半導体素子を形成するための活性領域を形成し、前記半導体基板内に、前記活性領域を分離するための素子分離領域を形成し、前記素子分離領域内に空洞部を形成することを特徴とする。本発明によれば、対象セルのワード線に隣接するワード線の電位の影響に伴う対象セルのビット線への電界を緩和することができる。本発明の実施の形態について図面を参照して詳細に説明する。第1の実施の形態最初に、図1~図5を参照して、本発明の第1の実施の形態に係る半導体装置の製造方法について説明する。ここで、図1~図5において、aは平面図、bはワード線垂直断面図、cはビット線垂直断面図をそれぞれ示す。図1に示すように、半導体基板100中に、素子セルアレイトランジスタ101の分離を行うための素子分離領域シャロートレンチアイソレーション102を形成するためのパターニングを行うため、フォトレジストの塗布及び露光を行う。この際、対象セルのビット線BL103aに隣接する隣接ビット線N-BL103bとの分離部のSTI102と同時に、WL垂直方向の隣接ビット線N-BL103b間の分離部ここでは、ノーマルフィールド104と称するの両方を同時にパターニングしても良いし、別々にラインパターンで形成してもよい。次いで、STI102及びNF104を形成するためのドライエッチングを行ない、STI102及びNF104の内壁を薄い内壁酸化膜105で覆う。次いで、STI102及びNF104内部を埋め込み絶縁膜例えば、SiN膜106で埋設し、平坦化する。次に、溝ゲート構造のセルアレイトランジスタ101を形成する。最初に、WLワードライン107のパターンを形成するためマスク膜図示せずを形成し、次いでフォトリソグラフィーにてWL107のパターンを焼付けし、マスク膜をパターニングする。次に、レジスト除去後、パターニングしたマスク膜によるセルフアラインプロセスを介してWL107のパターンを半導体層の内部に形成する。次に、洗浄後、WL107のゲート絶縁膜108を形成する。ここでは、高温の高速昇温プロセスを用いてゲート酸化を行なう。そのままポリシリコンのゲート電極を形成しても良いが、図1では、埋め込み型WL107の形成方法により説明する。埋め込み型WL107を形成するため、TiN109及びW110を埋設し、所望の深さで埋め込み型WL107の電極部を形成する。次いで、その上部に、キャップ絶縁膜111を埋設し、平坦化する。その後、BL線103及び後述のビットコンタクトBitContact形成のためのビットコンタクト層間膜112を堆積する。次に、図2に示すように、ビットコンタクトBC113を開口する。最初に、ビットコンタクト層間膜112上にフォトリソグラフィーで、BCパターンをレジストを用いてパターニングする。次いで、ドライエッチングプロセスでビットコンタクトBC113を開口する。この際、ビットコンタクトBC113はWL107フィールド部に開口端がオーバーラップし、STI102及びNF104の表面に埋設している埋め込み絶縁膜106の表面が露出するように開口する。次に、図3に示すように、STI102及びNF104に中空構造構造を形成する。最初に、上述のようにビットコンタクトBC113を開口した後、洗浄を行なう。その後、STI102及びNF104の内部に埋設された埋め込み絶縁膜106を除去するために、ホットリン酸114で埋め込み絶縁膜106を除去し、空洞部115を形成する。このようにして、AirGap分離構造が形成される。次に、AirGap分離構造形成後、図4に示すように、ビットコンタクトBC113に選択エピタキシャル成長を行い、エピタキシャル成長層116を形成して、ビットコンタクトBC113の底部を埋設する。この際、STI102及びNF104の表面のホットリン酸114で除去された埋め込み絶縁膜SIN膜106の開口部は選択エピタキシャル成長のオーバー成長で埋設される。次に、図5に示すように、ビットコンタクトBC113に形成したエピタキシャル成長層116に不純物をイオン注入し、熱処理を行なった後、ビット線BL103を形成するためのメタル配線を行なう。ここでは、TiNW膜を成膜し、BL103の配線パターニングを行う。このようにして、STI102及びNF104に中空構造の素子分離構造を有する半等体装置が完成する。この半導体装置は、図5に示すように、半導体基板100に形成され、半導体素子101を形成するための活性領域と、半導体基板100内に形成され、活性領域を分離するための素子分離領域STI102、NF104と、素子分離領域STI102、NF104内に設けられた空洞部105を有する。また、素子分離領域STI102、NF104は溝状に形成されており、素子分離領域STI102、NF104の内壁には、内壁酸化膜105が形成されている。そして、空洞部105の比誘電率理想的には1.0は、内壁酸化膜105の比誘電率3.8~4.2程度よりも低い。このような構造の下、半導体素子は、対象セルUnitCellのワード線107とビット線103に接続されたセルアレイトランジスタ101である。空洞部105は、ワード線aWL107aに隣接する隣接ワード線N-aWL107bの電位の影響に伴うビット線aBL103aへの電界を緩和する。さらに、空洞部105は、ワード線aWL107aの接合リーク電流を減少させる。第2の実施の形態最初に、図6~図11を参照して、本発明の第2の実施の形態に係る半導体装置の製造方法について説明する。ここで、図6~図11において、aは平面図、bはワード線垂直断面図、cはビット線垂直断面図をそれぞれ示す。最初に、図6に示すように、半導体基板200中に、素子分離となるシャロートレンチアイソレーション201を形成するためのパターニングを行うため、フォトレジストの塗布及び霧光を行う。この時、対象セルUnitCellのビット線aBL202aに隣接する隣接ビット線N-BL202bとの分離部のSTI201と同時に、WL垂直方向の隣接ビット線N-BL202b間の分離部ここではノーマルフィールド203と称するの両方を同時にパターニングしても良いし、別々にラインパターンで形成しても良い。次いで、STI201及びNF203を形成するためのドライエッチングを行って、STI用トレンチ204及びNF用トレンチ205を形成する。この時に、STI用トレンチ204及びNF用トレンチ205の溝形状を間口がやや狭くなるボーイング形状で形成する。近年の微細化したデバイスでは、STI201やNF203の分離幅が100nm以下になってきている。ここでは50nmの例で示す。次に、図7に示すように、図6で示したボーイング形状のSTI用トレンチ204及びNF用トレンチ205素子分離構造部に対して高温のRTPプロセスにより内壁酸化を行なって、STI用トレンチ204及びNF用トレンチ205の内壁に内壁酸化膜206を形成する。内壁酸化膜206の厚さは、例えば、10nmである。これにより、STI用トレンチ204及びNF用トレンチ205の素子分離開口部は約45nm程度となる。次に、図8に示すように、STI用トレンチ204及びNF用トレンチ205の内壁に形成した内壁酸化膜206の表面に、絶縁膜207を堆積する。この絶縁膜207は、例えば、CVD酸化膜或いはプラズマ酸化膜であり、その膜厚は、約30nm程度である。この時、STI用トレンチ204及びNF用トレンチ205の素子分離開口部が狭いために、開口部が先に閉塞し、内部に空洞が残ったまま絶縁膜207の成膜が完了する。このようにして、空洞部208を有するSTI201及びNF203が完成する。尚、この絶縁膜207は、場合によってはCVDSiN膜やプラズマSiN膜でも良い。次に、空洞部208を有するSTI201及びNF203が完成した後、図9に示すように、溝ゲート構造のセルアレイトランジスタ209を形成する。最初に、WL210のパターン形成するためマスク膜図示せずを成膜し、次いで、フォトリソグラフィーにてWL210のパターンを焼付けし、マスク膜をパターニングする。レジスト除去後、パターニングしたマスク膜を用いてセルフアラインプロセスでWL210のパターンを半導体層の内部に形成する。洗浄後、WL210のゲート絶縁膜210を形成する。ここでは、高温の高速昇温プロセスを用いてゲート酸化を行なう。そのままポリシリコンのゲート電極を形成しても良いが、図9では埋め込み型WL210の形成方法で説明する。埋め込み型WL210の形成のため、TiN211及びW212を埋設し、所望の深さで埋め込み型WL210の電極部を形成する。次いで、その上部に、キャップ絶縁膜213を埋設し、平坦化する。その後、BL線103及び後述のビットコンタクトBitContact形成のためのビットコンタクト層間SiN膜214及びビットコンタクト層間酸化膜215を堆積する。次に、図10に示すように、ビットコンタクトBC216を開口する。最初に、ビットコンタクト層間酸化膜215上にフォトリソグラフィーで、BCパターンをレジストを用いてパターニングする。次いで、ドライエッチングプロセスでビットコンタクトBC216を開口する。その後、ビットコンタクトBC216が半導体層からはみ出さないように、ビットコンタクト層間SiN膜214で一度エッチストップした後、ビットコンタクトSW膜SiN膜サイドウォール217を形成し、ビットコンタクト層間SiN膜214をエッチングし、ビットコンタクトBC216を開口する。次に、図11に示すように、ビットコンタクトBC216に不純物をイオン注入し、熱処理を行なった後、ビット線BL202形成のためのメタル配線を行なう。ここではTiNW膜を成膜し、ビット線BL202の配線パターニングを行なう。この際、ビットコンタクトBC216との接続に不純物がドープされたポリシリコンを用いても良い。これにより、STI201及びNF203に中空構造の素子分離構造を有する半導体装置が完成する。この半導体装置は、図11に示すように、半導体基板200に形成され、半導体素子201を形成するための活性領域と、半導体基板200内に形成され、活性領域を分離するための素子分離領域STI201、NF203と、素子分離領域STI201、NF203内に設けられた空洞部208を有する。また、素子分離領域STI201、NF203は、間口が狭くなるボーイング形状に形成されており、素子分離領域STI201、NF203の内壁には、内壁酸化膜206が形成され、内壁酸化膜206の表面には絶縁膜207が形成されている。そして、空洞部208の比誘電率理想的には1.0は、内壁酸化膜206の比誘電率3.8~4.2程度よりも低い。このような構造に下、半導体素子は、対象セルUnitCellのワード線210とビット線202に接続されたセルアレイトランジスタ209である。空洞部208は、ワード線aWL210aに隣接する隣接ワード線N-aWL210bの電位の影響に伴うビット線aBL202aへの電界を緩和する。さらに、空洞部208は、ワード線aWL210aの接合リーク電流を減少させる。次に、図12を参照して、本発明の実施の形態による効果について説明する。ここで、aはセルアレイトランジスタ特性のオン電流特性を示し、bはセルアレイトランジスタ特性の接合リーク電流を示す。図12aに示すように、本発明を用いることにより、デバイスの微細化に伴うセルアレイトランジスタのオン電流の隣接WLの影響による低下を抑制できる。また、隣接ワード電WLの電位の影響に伴う対象ビット線BLの電界緩和が可能となる。さらに、図12bに示すように、本発明を用いることにより、接合リーク電流も改善できる。以上、本発明者によってなされた発明を実施例に基づき説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。