複数の第1のAl配線と絶縁膜とを含む第1のAl配線層と、複数の第2のAl配線と絶縁膜とを含み、前記第1のAl配線層の上に形成される第2のAl配線層と、複数の第3のAl配線と絶縁膜とを含み、前記第2のAl配線層の上に形成される第3のAl配線層と、前記第1のAl配線層に埋め込まれ、前記第1のAl配線と前記第2のAl配線とを接続する複数の第1のビアと、前記第2のAl配線層に埋め込まれ、前記第2のAl配線と前記第3のAl配線とを接続する複数の第2のビアと、を有し、少なくとも一部の前記第3のAl配線は、隣り合う前記第3のAl配線同士の間隔が2.25μm以下である第3の隙間を形成しており、平面視で前記第3の隙間の中の少なくとも一部は前記第1のAl配線及び前記第2のAl配線と重ならない領域を有し、かつ、前記第3の隙間を形成するように対峙した前記第3のAl配線の対峙方向の配線幅は15μmより大きく、前記第2のビア同士の間隔は、前記第2のビアの径の3倍以上である半導体装置。請求項1に記載の半導体装置において、少なくとも一部の前記第1のAl配線及び前記第2のAl配線各々は、隣り合う配線同士の間隔が2.25μm以下である第1の隙間及び第2の隙間各々を形成しており、前記第1の隙間、前記第2の隙間及び前記第3の隙間が平面視で互いに重なる領域を有し、前記第1の隙間を形成するように対峙した前記第1のAl配線の対峙方向の配線幅、及び、前記第2の隙間を形成するように対峙した前記第2のAl配線の対峙方向の配線幅は15μmより大きい半導体装置。請求項2に記載の半導体装置において、前記第1の隙間を形成するように対峙した前記第1のAl配線の対峙方向、前記第2の隙間を形成するように対峙した前記第2のAl配線の対峙方向、及び、前記第3の隙間を形成するように対峙した前記第3のAl配線の対峙方向は平行である半導体装置。請求項2または3に記載の半導体装置において、前記第1のビア同士の間隔は、前記第1のビアの径の3倍以上である半導体装置。請求項1から4のいずれか1項に記載の半導体装置において、前記Al配線は、Al、AlとTiの合金、AlとTiNの合金、または、AlとTiとTiNの合金で構成される半導体層装置。請求項1から5のいずれか1項に記載の半導体装置において、前記第1のAl配線層の厚さは1.4μm以上1.82μm以下であり、前記第2のAl配線層の厚さは1.42μm以上1.88μm以下である半導体装置。請求項1から6のいずれか1項に記載の半導体装置において、前記第1のAl配線層は、基板の直上に形成された層間絶縁層の直上に形成されており、前記層間絶縁層の厚さは0.9μm以上1.1μm以下である半導体装置。基板上に、複数の第1のAl配線と絶縁膜とを含む第1のAl配線層を形成する第1の工程と、前記第1のAl配線層に、前記第1のAl配線と接続する複数の第1のビアを埋め込む第2の工程と、前記第1のAl配線層の上に、前記第1のビアと接続する複数の第2のAl配線と、絶縁膜とを含む第2のAl配線層を形成する第3の工程と、前記第2のAl配線層に、前記第2のAl配線と接続する複数の第2のビアを埋め込む第4の工程と、前記第2のAl配線層の上に、前記第2のビアと接続する複数の第3のAl配線と、絶縁膜とを含む第3のAl配線層を形成する第5の工程と、を含み、前記第4の工程では、前記第2のビア同士の間隔が、前記第2のビアの径の3倍以上となるように、前記第2のビアを埋め込み、前記第5の工程では、少なくとも一部の前記第3のAl配線が、隣り合う前記第3のAl配線同士の間隔が2.25μm以下である第3の隙間を形成しており、平面視で前記第3の隙間の中の少なくとも一部は前記第1のAl配線及び前記第2のAl配線と重ならない領域を有し、かつ、前記第3の隙間を形成するように対峙した前記第3のAl配線の対峙方向の配線幅は15μmより大きくなるように前記第3のAl配線を形成する半導体装置の製造方法。複数の第1のAl配線と絶縁膜とを含む第1のAl配線層と、複数の第2のAl配線と絶縁膜とを含み、前記第1のAl配線層の上に形成される第2のAl配線層と、複数の第3のAl配線と絶縁膜とを含み、前記第2のAl配線層の上に形成される第3のAl配線層と、前記第1のAl配線層に埋め込まれ、前記第1のAl配線と前記第2のAl配線とを接続する複数の第1のビアと、前記第2のAl配線層に埋め込まれ、前記第2のAl配線と前記第3のAl配線とを接続する複数の第2のビアと、を有する半導体装置のレイアウト方法であって、少なくとも一部の前記第3のAl配線は、隣り合う前記第3のAl配線同士の間隔が2.25μm以下である第3の隙間を形成しており、平面視で前記第3の隙間の中の少なくとも一部は前記第1のAl配線及び前記第2のAl配線と重ならない領域を有し、かつ、前記第3の隙間を形成するように対峙した前記第3のAl配線の対峙方向の配線幅は15μmより大きく、前記第2のビア同士の間隔は、前記第2のビアの径の3倍以上とする半導体装置のレイアウト方法。半導体装置にクラックが発生する要因は様々であるため、特定するのが難しい。特に、複数の要因が混じり合ってクラックを発生させているような場合、これらの要因を特定するのは難しい。本発明では、クラックを発生させる新たな要因を発見し、当該要因に起因したクラックの発生を抑制する手段を提供することを課題とする。本発明によれば、複数の第1のAl配線と絶縁膜とを含む第1のAl配線層と、複数の第2のAl配線と絶縁膜とを含み、前記第1のAl配線層の上に形成される第2のAl配線層と、複数の第3のAl配線と絶縁膜とを含み、前記第2のAl配線層の上に形成される第3のAl配線層と、前記第1のAl配線層に埋め込まれ、前記第1のAl配線と前記第2のAl配線とを接続する複数の第1のビアと、前記第2のAl配線層に埋め込まれ、前記第2のAl配線と第3のAl配線とを接続する複数の第2のビアと、を有し、少なくとも一部の前記第3のAl配線は、隣り合う前記第3のAl配線同士の間隔が2.25μm以下である第3の隙間を形成しており、平面視で前記第3の隙間の中の少なくとも一部は前記第1のAl配線及び前記第2のAl配線と重ならない領域を有し、かつ、前記第3の隙間を形成するように対峙した前記第3のAl配線の対峙方向の配線幅は15μmより大きく、前記第2のビア同士の間隔は、前記第2のビアの径の3倍以上である半導体装置が提供される。また、本発明によれば、基板上に、複数の第1のAl配線と絶縁膜とを含む第1のAl配線層を形成する第1の工程と、前記第1のAl配線層に、前記第1のAl配線と接続する複数の第1のビアを埋め込む第2の工程と、前記第1のAl配線層の上に、前記第1のビアと接続する複数の第2のAl配線と、絶縁膜とを含む第2のAl配線層を形成する第3の工程と、前記第2のAl配線層に、前記第2のAl配線と接続する複数の第2のビアを埋め込む第4の工程と、前記第2のAl配線層の上に、前記第2のビアと接続する複数の第3のAl配線と、絶縁膜とを含む第3のAl配線層を形成する第5の工程と、を含み、前記第4の工程では、前記第2のビア同士の間隔が、前記第2のビアの径の3倍以上となるように、前記第2のビアを埋め込み、前記第5の工程では、少なくとも一部の前記第3のAl配線が、隣り合う前記第3のAl配線同士の間隔が2.25μm以下である第3の隙間を形成しており、平面視で前記第3の隙間の中の少なくとも一部は前記第1のAl配線及び前記第2のAl配線と重ならない領域を有し、かつ、前記第3の隙間を形成するように対峙した前記第3のAl配線の対峙方向の配線幅は15μmより大きくなるように前記第3のAl配線を形成する半導体装置の製造方法が提供される。また、本発明によれば、複数の第1のAl配線と絶縁膜とを含む第1のAl配線層と、複数の第2のAl配線と絶縁膜とを含み、前記第1のAl配線層の上に形成される第2のAl配線層と、複数の第3のAl配線と絶縁膜とを含み、前記第2のAl配線層の上に形成される第3のAl配線層と、前記第1のAl配線層に埋め込まれ、前記第1のAl配線と前記第2のAl配線とを接続する複数の第1のビアと、前記第2のAl配線層に埋め込まれ、前記第2のAl配線と第3のAl配線とを接続する複数の第2のビアと、を有する半導体装置のレイアウト方法であって、少なくとも一部の前記第3のAl配線は、隣り合う前記第3のAl配線同士の間隔が2.25μm以下である第3の隙間を形成しており、平面視で前記第3の隙間の中の少なくとも一部は前記第1のAl配線及び前記第2のAl配線と重ならない領域を有し、かつ、前記第3の隙間を形成するように対峙した前記第3のAl配線の対峙方向の配線幅は15μmより大きく、前記第2のビア同士の間隔は、前記第2のビアの径の3倍以上とする半導体装置のレイアウト方法が提供される。本発明者は、1上記第1乃至第3のAl配線層と、上記第1及び第2のビアとを有し、2隣り合う第3のAl配線同士の間に、間隔が2.25μm以下である第3の隙間を形成しており、3第3の隙間の中の少なくとも一部は、平面視で、第1のAl配線及び第2のAl配線と重ならない領域を有し、4第3の隙間を形成するように対峙した第3のAl配線の対峙方向の配線幅は15μmより大きい、半導体装置においては、第1乃至第3のAl配線層の中の第3の隙間と平面視で重なる所定の領域に、クラックが発生する可能性があることを見出した。そして、本発明者は、第2のビアの設計により、当該クラックの発生確率を制御できること、及び、第2のビア同士の間隔を、第2のビアの径の3倍以上とすることで、当該クラックの発生確率を十分に抑制できることを見出した。すなわち、本発明によれば、設計上、半導体装置が上記1乃至4の要件を満たしてしまうような場合であっても、第2のビアを適切に設計することで、クラックの発生を抑制することができる。本発明によれば、半導体装置にクラックが発生する不都合を抑制することができる。以下、本発明の実施形態を図面に基づいて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。図1は、本実施形態の半導体装置の要部を模式的に示した断面図の一例である。図示するように、本実施形態の半導体装置は、第1のAl配線層30と、第2のAl配線層40と、第3のAl配線層50とを有する。第1のAl配線層30は、複数の第1のAl配線31と、第1のAl配線31を覆う絶縁膜33とを有する。第2のAl配線層40は、複数の第2のAl配線41と、第2のAl配線41を覆う絶縁膜43とを有する。第3のAl配線層50は、複数の第3のAl配線51と、第3のAl配線51を覆う絶縁膜52とを有する。また、第1のAl配線層30には、第1のAl配線31と第2のAl配線41とを接続する複数の第1のビア32が埋め込まれている。そして、第2のAl配線層40には、第2のAl配線41と第3のAl配線51とを接続する複数の第2のビア42が埋め込まれている。ここで、図2に、本実施形態の半導体装置の第1のAl配線31、第2のAl配線41、第3のAl配線51、第1のビア32及び第2のビア42の一部を抽出した斜視図の一例を示す。また、図3及び図4に、第1のAl配線31、第2のAl配線41及び第3のAl配線51の平面形状の一例を示す。図3A及び図4Aは、第1のAl配線31、第2のAl配線41及び第3のAl配線51をこの順に積層し、第3のAl配線51側から見た平面図の一例である。図3B及び図4Bは、第1のAl配線31の平面図の一例である。図3C及び図4Cは、第2のAl配線41の平面図の一例である。図1、図2、図3A及び図4Aに示すように、少なくとも一部の第3のAl配線51は、隣り合う第3のAl配線51同士の間隔図1のBが2.25μm以下、例えば0.6μm以上2.25μm以下である隙間60を形成している。なお、同様に、少なくとも一部の第2のAl配線41は、隣り合う第2のAl配線41同士の間隔図1のBが2.25μm以下、例えば0.6μm以上2.25μm以下である隙間60を形成してもよい。また、少なくとも一部の第1のAl配線31は、隣り合う第1のAl配線31同士の間隔図1のAが3.0μm以下、例えば0.6μm以上3.0μm以下である隙間60を形成してもよい。Al配線が隣り合った状態は、分離した2つのAl配線が隣り合うことで形成された状態であってもよいし、または、1つのAl配線が例えばコの字状の折り返しパターン等を有することで形成された状態であってもよい。以下、第3のAl配線51間の隙間60を第3の隙間60、第2のAl配線41間の隙間60を第2の隙間60、第1のAl配線31間の隙間60を第1の隙間60という。第3の隙間60の中の少なくとも一部は、平面視で、第1のAl配線31及び第2のAl配線41と重ならない領域を有する。例えば、図1乃至図4に示すように、平面視で、第1の隙間60、第2の隙間60及び第3の隙間60が重なる領域を有する。かかる場合、第1の隙間60を形成するように対峙した第1のAl配線31の対峙方向図1の左右方向、図3B及び図4Bの上下方向、第2の隙間60を形成するように対峙した第2のAl配線41の対峙方向図1の左右方向、図3C及び図4Cの上下方向、及び、第3の隙間60を形成するように対峙した第3のAl配線51の対峙方向図1の左右方向、図3A及び図4Aの上下方向のすべては平行であってもよい。すなわち、平面視で互いに重なる第1の隙間60、第2の隙間60及び第3の隙間60は、同じ方向に延伸していてもよい。第3の隙間60を形成するように対峙した第3のAl配線51の対峙方向の配線幅図1のCは15μmより大きい。同様に、第2の隙間60を形成するように対峙した第2のAl配線41の対峙方向の配線幅図1のC、及び、第1の隙間60を形成するように対峙した第1のAl配線31の対峙方向の配線幅図1のCは15μmより大きくてもよい。第1のAl配線31の膜厚図1のDは例えば0.6μm以上0.72μm以下であり、第2のAl配線41及び第3のAl配線51の膜厚図1のEは例えば0.72μm以上0.88μm以下である。第1のAl配線31と第2のAl配線41との間の距離図1のIは例えば0.8μm以上1.1μm以下であり、第1のAl配線層30の膜厚図1のDIは例えば1.4μm以上1.82μm以下である。また、第2のAl配線41と第3のAl配線51との間の距離図1のJは例えば0.7μm以上1.0μm以下であり、第2のAl配線層40の膜厚図1のEJは例えば1.42μm以上1.88μm以下である。第1のAl配線31、第2のAl配線41及び第3のAl配線51は、Al、AlとTiの合金、AlとTiNの合金、または、AlとTiとTiNの合金で構成される。第3のAl配線51は、例えば、第3のAl配線51と同じ層に形成された金属パッドと接続している。また、第1のAl配線31、第2のAl配線41及び第3のAl配線51の中の第1の隙間60、第2の隙間60及び第3の隙間60を形成している部分は、例えば、電源電位又は接地電位を与える配線である。第2のビア42同士の間隔図1のFは、第2のビア42の径図1のGの3倍以上である。同様に、第1のビア32同士の間隔図1のFは、第1のビア32の径図1のGの3倍以上であってもよい。なお、ビア同士の間隔図1のFとは、ビアの側面間の最短距離のことである。第1のビア32及び第2のビア42の径は、例えば0.54μ以上0.66μm以下である。第1のビア32及び第2のビア42は、例えばタングステンで構成される。図1に示すように、第1のAl配線層30は、例えば、基板10の直上に形成された層間絶縁層20の直上に形成される。層間絶縁層20には、基板10の直上に形成されたトランジスタなどのデバイス素子が位置する。図示した例では、基板10にLOCOSlocaloxidationofsiliconやSTIshallowtrenchisolationなどの方法で素子分離15が形成され、素子分離15で分離された領域に、ゲート電極11と、ゲート絶縁膜16と、サイドウォール12と、低濃度不純物領域13と、ソース/ドレイン領域14とを有するトランジスタが形成されている。このようなデバイス素子は、層間絶縁層20に埋め込まれたビア図示せずを介して、第1のAl配線31と接続される。層間絶縁層20の膜厚図1のHは、例えば0.9μm以上1.1μm以下である。基板10の厚さは、例えば20μm以上650μm以下である。絶縁膜33、絶縁膜43、絶縁膜52、及び、層間絶縁層20は、例えば酸化膜である。絶縁膜33、絶縁膜43、絶縁膜52、及び、層間絶縁層20は、CMPchemicalmechanicalpolishing技術により表面を平坦化されていてもよい。次に、本実施形態の半導体装置の製造方法について説明する。本実施形態の半導体装置の製造方法は、第1乃至第5の工程を有する。第1の工程では、基板10上に、複数の第1のAl配線31と、第1のAl配線31を覆う絶縁膜33とを含む第1のAl配線層30を形成する。例えば、基板10の直上には、層間絶縁層20が形成されている。層間絶縁層20の中には、例えば基板の直上に形成されたトランジスタなどのデバイス素子が位置し、当該デバイス素子を覆うように絶縁膜が形成されている。そして、層間絶縁層20の直上に、第1のAl配線層30を形成する。第2の工程では、第1のAl配線層30に、第1のAl配線31と接続する複数の第1のビア32を埋め込む。第3の工程では、第1のAl配線層30の上に、第1のビア32と接続する複数の第2のAl配線41と、第2のAl配線41を覆う絶縁膜43とを含む第2のAl配線層40を形成する。第4の工程では、第2のAl配線層40に、第2のAl配線41と接続する複数の第2のビア42を埋め込む。なお、第2のビア42同士の間隔が、第2のビア42の径の3倍以上となるように、第2のビア42を埋め込む。第5の工程では、第2のAl配線層40の上に、第2のビア42と接続する複数の第3のAl配線51と、第3のAl配線51を覆う絶縁膜52とを含む第3のAl配線層50を形成する。なお、以下の要件をすべて満たすように、第3のAl配線51を形成する。少なくとも一部の第3のAl配線51が、隣り合う第3のAl配線51同士の間隔が2.25μm以下である第3の隙間60を形成している。第3の隙間60の中の少なくとも一部は、平面視で、第1のAl配線31及び第2のAl配線41と重ならない領域を有する。第3の隙間60を形成するように対峙した第3のAl配線51の対峙方向の配線幅は、15μmより大きい。このような本実施形態の半導体装置の製造方法は、従来技術を利用して実現することができる。第1のAl配線31、第2のAl配線41及び第3のAl配線51の形成は、例えば、スパッタリング、フォトリソグラフィ、プラズマエッチング等を利用して実現することができる。また、層間絶縁層20、絶縁膜33、絶縁膜43、絶縁膜52の形成は、例えばCVDchemicalvapordeposition、CMP等を利用して実現することができる。また、第1のビア32及び第2のビア42の形成は、例えばCVD等を利用して実現することができる。なお、上記半導体装置の製造方法は、以下に示す本実施形態の半導体装置のレイアウト方法を含んでもよい。複数の第1のAl配線と絶縁膜とを含む第1のAl配線層と、複数の第2のAl配線と絶縁膜とを含み、前記第1のAl配線層の上に形成される第2のAl配線層と、複数の第3のAl配線と絶縁膜とを含み、前記第2のAl配線層の上に形成される第3のAl配線層と、前記第1のAl配線層に埋め込まれ、前記第1のAl配線と前記第2のAl配線とを接続する複数の第1のビアと、前記第2のAl配線層に埋め込まれ、前記第2のAl配線と第3のAl配線とを接続する複数の第2のビアと、を有する半導体装置のレイアウト方法であって、少なくとも一部の前記第3のAl配線は、隣り合う前記第3のAl配線同士の間隔が2.25μm以下である第3の隙間を形成しており、平面視で前記第3の隙間の中の少なくとも一部は前記第1のAl配線及び前記第2のAl配線と重ならない領域を有し、かつ、前記第3の隙間を形成するように対峙した前記第3のAl配線の対峙方向の配線幅は15μmより大きく、前記第2のビア同士の間隔は、前記第2のビアの径の3倍以上とする半導体装置のレイアウト方法。次に、本実施形態の作用効果について説明する。まず、図5に、本実施形態の半導体装置において、第3の隙間60を形成するように対峙した第3のAl配線51の対峙方向の配線幅図1のCを、本実施形態の範囲内外の様々な値にした時の、クラック発生率の変化を示す。その他の構成要素は、図1に示す数値範囲内とした。なお、第2のビア42同士の間隔図1のFは0.6μm、第3の隙間を形成するように隣り合った第3のAl配線51同士の間隔図1のBは0.8μmとした。図5に示すように、第3の隙間60を形成するように対峙した第3のAl配線51の対峙方向の配線幅図1のCが15μmより大きくなるとクラック発生の可能性があり、15μm以下になるとクラック発生の可能性が低くなることが分かる。なお、クラックは、半導体装置の製造段階における第3のAl配線51の一部をエッチングしてパターニングした後に、第1乃至第3の隙間60が平面視で重なる領域において発生した。次に、図6に、本実施形態の半導体装置において、第3の隙間を形成するように隣り合った第3のAl配線51同士の間隔図1のBを、本実施形態の範囲内外の様々な値にした時の、クラック発生率の変化を示す。その他の構成要素は、図1に示す数値範囲内とした。なお、第2のビア42同士の間隔図1のFは0.6μm、第3の隙間60を形成するように対峙した第3のAl配線51の対峙方向の配線幅図1のCは300μmとした。図6に示すように、第3の隙間を形成するように隣り合った第3のAl配線51同士の間隔図1のBが2.5μmより小さい例えば2.25μmより小さいとクラック発生の可能性があり、2.5μm以上だとクラック発生の可能性が低くなることが分かる。なお、クラックは、半導体装置の製造段階における第3のAl配線51の一部をエッチングしてパターニングした後に、第1乃至第3の隙間60が平面視で重なる領域において発生した。次に、図7に、本実施形態の半導体装置において、第2のビア42同士の間隔図1のFを、本実施形態の範囲内外の様々な値にした時の、クラック発生率の変化を示す。その他の構成要素は、図1に示す数値範囲内とした。なお、第3の隙間を形成するように隣り合った第3のAl配線51同士の間隔図1のBは0.8μm、第3の隙間60を形成するように対峙した第3のAl配線51の対峙方向の配線幅図1のCは300μm、第2のビア42の径図1のGは0.59μmとした。図7に示すように、本実施形態の半導体装置の構成の場合、第2のビア42同士の間隔図1のFが1.76μmより小、すなわち第2のビア42同士の間隔が第2のビア42の径図1のGの3倍より小さいとクラック発生の可能性があり、1.76μm以上、すなわち第2のビア42同士の間隔図1のFが第2のビア42の径図1のGの3倍以上だと、クラック発生の可能性が低くなることが分かる。同様に、第2のビア42を設けなかった場合には図7のVia無し、クラック発生の可能性が低くなることが分かる。なお、クラックは、半導体装置の製造段階における第3のAl配線51の一部をエッチングしてパターニングした後に、第1乃至第3の隙間60が平面視で重なる領域において発生した。上記図5乃至図7に示す結果によれば、1第1乃至第3のAl配線層30乃至50と、第1及び第2のビア32及び42とを有し、2第3のAl配線51が、隣り合う第3のAl配線51同士の間隔が2.25μm以下である第3の隙間60を形成しており、3第3の隙間60の中の少なくとも一部は、平面視で、第1のAl配線31及び第2のAl配線41と重ならない領域を有し、4第3の隙間60を形成するように対峙した第3のAl配線51の対峙方向の配線幅は15μmより大きい半導体装置においては、半導体装置の製造段階における第3のAl配線51の一部をエッチングしてパターニングした後に、第1乃至第3の隙間60が平面視で重なる領域においてクラックが発生する可能性があることが分かる。そして、図7に示すように、第2のビア42の設計により、当該クラックの発生確率を制御できること、及び、第2のビア42同士の間隔を、第2のビアの径の3倍以上とすることで、当該クラックの発生確率を十分に抑制できることが分かる。すなわち、本実施形態によれば、設計上、半導体装置が上記1乃至4の要件を満たしてしまうような場合であっても、第2のビア42の設計により、第1乃至第3の隙間60が平面視で重なる領域にクラックが発生する確率を抑制することができる。なお、上記クラック発生のメカニズムは明らかでないが、本発明者は以下のように考えている。まず、クラックの発生タイミングが、第3のAl配線51の一部をエッチングしてパターニングした後であることから、第3のAl配線51の応力が影響していると推定できる。本発明者は、本実施形態の半導体装置の製造工程中の途中段階における基板ウエハのソリ量をトレースした結果、クラック発生前後第3のAl配線51をパターニングする前後において、曲率が変化していることを確認した。具体的には、パターニング前に比べて、パターニング後には、曲率が小さくなっていた。すなわち、基板に引っ張り応力が働いていることを確認した。また、クラック発生箇所が、配線幅が比較的大きい第3のAl配線51同士が対峙して形成される隙間であることから、第3のAl配線51の応力が影響していると推定できる。なお、本発明者は、第3の隙間60を形成するように対峙した第3のAl配線51の対峙方向の配線幅図1のCが15μm以下の場合、第3のAl配線51の配線長図1の紙面に垂直方向の長さ、図3Aの左右方向の長さを30μm~500μmの間で変更しても、上記クラックが発生しないことを確認している。すなわち、上記クラックの発生は、配線長にほとんど影響されず、配線幅に依存すると考えられる。