シリアルバスを少なくとも2以上の仮想チャネルに時分割し、仮想チャネル毎にデータを受信する仮想チャネル手段と、受信バッファであって、仮想チャネル毎に対応する格納領域を備えた格納手段と、受信データを該仮想チャネルに対応する格納領域へ格納する格納制御手段と、を有し、前記格納手段において、第1の仮想チャネルからの受信データを格納する格納領域容量が、第2の仮想チャネルからの受信データを格納する格納領域容量よりも小さく、対向データ転送装置から第1の仮想チャネルのみを介して受信データを受信するとき、前記格納制御手段は、第1の仮想チャネルを介して受信する受信データを第2の仮想チャネルに対応する格納領域へ格納すること、を特徴とするデータ転送装置。前記格納手段は、仮想チャネル毎且つ受信データのトランザクションの種類毎に対応する格納領域を備え、前記格納制御手段は、受信データを該仮想チャネル及びに該トランザクションの種類に対応する格納領域へ格納すること、を特徴とする請求項1記載のデータ転送装置。前記格納手段は、PCIExpress規格で定義されるフローコントロールバッファであって、前記対向データ転送装置に対し、第2の仮想チャネルに対応する格納領域容量の情報を通知する通知手段と、を有することを特徴とする請求項1又は2記載のデータ転送装置。前記格納手段に供給するクロックを生成するクロック生成手段と、を有し、前記クロック生成手段は、前記格納制御手段が、第1の仮想チャネルを介して受信した受信データを第2の仮想チャネルに対応する格納領域へ格納するとき、第1の仮想チャネルに対応する格納領域に対し、クロックの供給を停止すること、を特徴とする請求項1ないし3何れか一項記載のデータ転送装置。画像入力エンジンと、画像出力エンジンと、前記画像入力エンジン及び前記画像出力エンジンを制御駆動するコントローラと、を有し、前記コントローラは、前記画像入力エンジン及び前記画像出力エンジンとの間を接続する請求項2項記載のデータ転送装置によるシリアルインタフェースとを有することを特徴とする画像形成システム。前記格納手段において、前記画像入力エンジンと接続される第1の仮想チャネルからの画像入力に関するトランザクションデータを格納する格納領域容量は、第2の仮想チャネルからの画像入力に関するトランザクションデータを格納する格納領域容量よりも大きく構成され、前記格納手段において、前記画像出力エンジンと接続される第2の仮想チャネルからの画像出力に関するトランザクションデータを格納する格納領域容量は、第1の仮想チャネルからの画像出力に関するトランザクションデータを格納する格納領域容量よりも大きく構成され、対向データ転送装置から前記シリアルインタフェースの第1の仮想チャネルのみを介して画像出力に関するトランザクションデータを受信するとき、前記格納制御手段は、該第1の仮想チャネルを介して受信する画像出力に関するトランザクションデータを、第2の仮想チャネルからの画像出力に関するトランザクションデータを格納する格納領域へ格納すること、を特徴とする請求項5記載の画像形成システム。シリアルバスを少なくとも2以上の仮想チャネルに時分割し、仮想チャネル毎にデータを送信する仮想チャネル手段と、送信バッファであって、仮想チャネル毎に対応する格納領域を備えた格納手段と、送信データを該仮想チャネルに対応する格納領域へ格納する格納制御手段と、を有し、前記格納手段において、第1の仮想チャネルへの送信データを格納する格納領域容量が、第2の仮想チャネルへの送信データを格納する格納領域容量よりも小さく、対向データ転送装置に対し第1の仮想チャネルのみを介して送信データを送信するとき、前記格納制御手段は、第1の仮想チャネルを介して送信する送信データを第2の仮想チャネルに対応する格納領域へ格納すること、を特徴とするデータ転送装置。前記格納手段は、仮想チャネル毎且つ送信データのトランザクションの種類毎に対応する格納領域を備え、前記格納制御手段は、送信データを該仮想チャネル及びに該トランザクションの種類に対応する格納領域へ格納すること、を特徴とする請求項7記載のデータ転送装置。前記格納手段に供給するクロックを生成するクロック生成手段と、を有し、前記クロック生成手段は、前記格納制御手段が、第1の仮想チャネルを介して送信する送信データを第2の仮想チャネルに対応する格納領域へ格納するとき、第1の仮想チャネルに対応する格納領域に対し、クロックの供給を停止すること、を特徴とする請求項7又は8項記載のデータ転送装置。画像入力エンジンと、画像出力エンジンと、前記画像入力エンジン及び前記画像出力エンジンを制御駆動するコントローラと、を有し、前記コントローラは、前記画像入力エンジン及び前記画像出力エンジンとの間を接続する第1のシリアルインタフェースと、前記コントローラは、請求項7項記載のデータ転送装置による第2のシリアルインタフェースと、を有することを特徴とする画像形成システム。前記格納手段において、第1の仮想チャネルへの画像入力に関するトランザクションデータを格納する格納領域容量は、第2の仮想チャネルからの画像入力に関するトランザクションデータを格納する格納領域容量よりも大きく構成され、前記格納手段において、第2の仮想チャネルへの画像出力に関するトランザクションデータを格納する格納領域容量は、第1の仮想チャネルからの画像出力に関するトランザクションデータを格納する格納領域容量よりも大きく構成され、対向データ転送装置に対し前記第2のシリアルインタフェースの第1の仮想チャネルのみを介して画像出力に関するトランザクションデータを送信するとき、前記格納制御手段は、該第1の仮想チャネルを介して送信する画像出力に関するトランザクションデータを、第2の仮想チャネルへの画像出力に関するトランザクションデータを格納する格納領域へ格納すること、を特徴とする請求項10記載の画像形成システム。しかしながら、PCIeIF回路において、VCの受信バッファが機器上想定されるデータ転送に特化して最適化された容量構成で実装されている場合、このPCIeIF回路に対し、VC0のみしか有しないPCIeIF回路が対向に接続されると問題が生じることがある。具体的に、上述のMFPのコントローラ側のPCIeIF回路のVCはVC0、VC1の2チャネル構成であるところ、VC0のみしか有しないPCIeIF回路が対向に接続された場合には、VC0を介してデータ転送が行われる。しかし、コントローラ側のPCIeIF回路の各VCの受信バッファは、機器上想定されるデータ転送に特化して最適化された容量構成で実装されており、具体的に受信側のVC0ではPostedTransaction用の受信バッファの容量を大きく実装し、NonPostedTransaction用の受信バッファは極力小さく実装している。従ってVC0のみしか有しないPCIeIF回路がVC0を介してデータ転送を行う場合、メモリライトリクエストについては、受信側のVC0のPostedTransaction用の受信バッファの容量は大きく実装されているので問題ないが、メモリリードリクエストについては、NonPostedTransaction用の受信バッファの容量は小さいので、フローコントロールによりトランザクションの発行が滞り、PCIeの帯域が著しく低下してしまう。また、対向のPCIeIF回路がVC0のみしか有しない場合であっても帯域を低下させないよう、コントローラ側のVC0に大容量のSRAMを用いて十分な受信バッファを実装することも可能であるが、この場合、半導体集積回路のコストアップや消費電力増加を招くという問題がある。なおPCIeIFのスループットは、世代を重ねる毎に大きく向上しており、これに伴い、受信バッファの容量も大きくする必要があるためコストや消費電力増大の問題は更に顕在化してきている。そこで本発明では上記のような問題に鑑み、データ転送を行う第1のIF回路において、仮想チャネル毎に実装されるバッファ容量が、対向の第2のIF回路の仮想チャネルに対し最適化されていた場合であっても、第1のIF回路のコストアップ及び消費電力増大を招くことなく、第1のIF回路と対向の第3のIF回路との仮想チャネル間スループットを向上させるデータ転送装置及び画像形成システムを提供することを目的とする。そこで上記課題を解決するため、本発明に係るデータ転送装置は、シリアルバスを少なくとも2以上の仮想チャネルに時分割し、仮想チャネル毎にデータを受信する仮想チャネル手段と、受信バッファであって、仮想チャネル毎に対応する格納領域を備えた格納手段と、受信データを該仮想チャネルに対応する格納領域へ格納する格納制御手段と、を有し、前記格納手段において、第1の仮想チャネルからの受信データを格納する格納領域容量が、第2の仮想チャネルからの受信データを格納する格納領域容量よりも小さく、対向データ転送装置から第1の仮想チャネルのみを介して受信データを受信するとき、前記格納制御手段は、第1の仮想チャネルを介して受信する受信データを第2の仮想チャネルに対応する格納領域へ格納することを特徴とする。また上記課題を解決するため、本発明に係るデータ転送装置は、シリアルバスを少なくとも2以上の仮想チャネルに時分割し、仮想チャネル毎にデータを送信する仮想チャネル手段と、送信バッファであって、仮想チャネル毎に対応する格納領域を備えた格納手段と、送信データを該仮想チャネルに対応する格納領域へ格納する格納制御手段と、を有し、前記格納手段において、第1の仮想チャネルへの送信データを格納する格納領域容量が、第2の仮想チャネルへの送信データを格納する格納領域容量よりも小さく、対向データ転送装置に対し第1の仮想チャネルのみを介して送信データを送信するとき、前記格納制御手段は、第1の仮想チャネルを介して送信する送信データを第2の仮想チャネルに対応する格納領域へ格納することを特徴とする。なお、本発明の構成要素、表現または構成要素の任意の組合せを、方法、装置、システム、コンピュータプログラム、記録媒体、などに適用したものも本発明の態様として有効である。本発明によれば、データ転送を行う第1のIF回路において、仮想チャネル毎に実装されるバッファ容量が、対向の第2のIF回路の仮想チャネルに対し最適化されていた場合であっても、第1のIF回路のコストアップ及び消費電力増大を招くことなく、第1のIF回路と対向の第3のIF回路との仮想チャネル間スループットを向上させるデータ転送装置及び画像形成システムを提供することができる。本発明を実施するための形態を各実施形態において図面を用いて説明する。以下、PCIExpressによるデータ転送装置を画像形成システムに適用した例を用いて説明を行う。実施形態1システム構成図1は、本実施形態におけるPCIExpressシステムの構成を示す図の一例である。図示例は、組込みシステムへ適用する一例として、MFP画像形成装置1へのPCIExpress適用例を示す。本実施形態に係るMFP1は、図中、スキャナ101、プロッタ102、ASIC-A103、CPU104、ASIC-B105、メモリ106を含み構成される。スキャナ101は、画像読取部に相当し、MFP1の読み取り面に配置された原稿を光学的に読み取り画像データを生成する画像入力エンジンである。読み取り画像データは、スキャナ101からメモリ106へ入力され格納される書き込まれる。プロッタ102は、画像書込部に相当し、例えばメモリ106から出力される画像データを読み込んで、例えば電子写真プロセス方式によってそのビットマップイメージを紙媒体印刷用紙に印刷する画像出力エンジンである。ASIC-A103及びASIC-B105は、PCIExpressIFを備えたASICApplicationSpecificIntegratedCircuitであり、ASIC-A103及びASIC-B105は互いのPCIExpressIFを介しシリアルバスで接続される。よってデータ転送装置として機能する。ASIC-A103は、コントローラASIC-B105、CPU104、メモリ106等側とスキャナ101間、コントローラ側とプロッタ102間の接続に利用されるPCIExpressSwitchスイッチとして実装される。ASIC-B105はCPU104、メモリ106とともにMFP1のコントローラを形成する。つまりCPU104の制御の下、スキャナ101からの読み取り画像データは、コントローラ側のASIC-B105を介しメモリ106へ格納され、プロッタ102への画像データは、コントローラ側のASIC-B105を介しメモリ106から読み出される。またASIC-B105は、PCIExpressIF回路107、メモリアービタ108、メモリIF109、DMA110を含み構成される。そしてこのうちPCIExpressIF107は、PHY111、DataLink層112、Transaction層113、レジスタ114を含み構成される。また本実施形態に係るMFP1は、PCIExpressIF107において仮想チャネルを構成仮想チャネル手段し、その仮想チャネルはVC0、VC1の2チャネル構成としているので、受信バッファは、VC0用の受信バッファと、VC1用の受信バッファとを備えるこの点詳細は図2で説明する。また送信バッファもまたVC0用の送信バッファと、VC1用の送信バッファとを備える。ASIC-A103もまた同様に、ASIC-B105のPCIExpressIF107と対向するPCIExpressIFを有し、その仮想チャネルはVC0、VC1の2チャネル構成として実装される。図2は、本実施形態に係るPCIExpressIF107のアーキテクチャ概念図である。PCIExpressIF107は、PCIExpressのアーキテクチャの中心となるTransactionLayer、DatalinkLayer、PhysicalLayerの構造を有し、PCIExpressによるデータ通信を担うPCIe通信部である。Transaction層113において、SRAM等で実現される受信バッファFlowControlbuffers及び送信バッファTransmitbuffersはVC毎に実装されるので、ここではVC0用の受信バッファ及び送信バッファと、VC1用の受信バッファ及び送信バッファとを備えている格納手段。また上述したように、受信バッファ及び送信バッファは、VCを流れるトランザクションの種類毎に実装される。トランザクションの種類は、PostedTransaction、NonPostedTransaction、Completions等があり、PostedTransaction用の受信バッファは、主にメモリライトリクエストをバッファし、NonPostedTransaction用の受信バッファは、主にメモリリードリクエストをバッファする。またPCIeはパケットデータにてデータ転送されるので、バッファは更に、パケット情報等が格納されたヘッダをバッファするヘッダHeader部用、パケットのペイロードをバッファするデータData部用に分けられて用意される。以上纏めると、受信バッファ及び送信バッファは1のVC毎に以下6つのバッファから成ることになる。PH:PostedHeaderPD:PostedDataNPH:NonPostedHeaderNPD:NonPostedDataCPL:CompletionHeaderCPD:CompletionDataここで、図中では受信バッファの詳細内訳が示されている送信バッファは実施形態2で説明する。VC0用の受信バッファの詳細内訳を参照すると、PostedTransaction用の受信バッファPH及びPDは、NonPostedTransaction用の受信バッファNPH及びNPDと比べ、容量が大きくなっている。MFP1では、上述の如くVC0にはスキャナ入力に関するトランザクションを想定するため、コントローラ側受信側のVC0の受信バッファは、スキャナ側から、メモリへスキャンデータを書き込むためのメモリライトリクエストを主に受信する。よってVC0では、PostedTransaction用の受信バッファの容量を大きく実装するようにしたためである。VC0では、スキャナ側からメモリからデータを読み出すためのメモリリードリクエストは受信しないので、逆にNonPostedTransaction用の受信バッファは極力小さく実装すればよい又は殆ど実装しない。より具体的に、SRAM全容量が例えば18コマブロックであるとすると、PostedTransaction用の受信バッファとして、PH、PD合わせて10コマブロック分確保している。また、図中のVC1用の受信バッファの詳細内訳を参照すると、NonPostedTransaction用の受信バッファNPH及びNPDは、PostedTransaction用の受信バッファPH及びPDと比べ、容量が大きくなっている。VC1にはプロッタ出力に関するトランザクションを想定するため、コントローラ側受信側のVC1の受信バッファは、プロッタ側から、メモリから印刷データを読み出すためのメモリリードリクエストを主に受信する。よってVC1では、NonPostedTransaction用の受信バッファの容量を大きく実装するようにしたためである。VC1では、プロッタ側からメモリへデータを書き込むためのメモリライトリクエストは受信しないので、逆にPostedTransaction用の受信バッファは極力小さく実装すればよい又は殆ど実装しない。より具体的に、SRAM全容量が例えば18コマブロックであるとすると、NonPostedTransaction用の受信バッファとして、10コマブロック分確保している。なおメモリリードリクエストの場合、そのパケットはデータ部分が殆ど必要ないので、ヘッダ用のNPHを特に大きく実装した。再び図1を参照し、ASIC-A103が送信側、ASIC-B105が受信側となる場合、受信側のASIC-B105側から見ると、ASIC-A103及びASIC-B105間のPCIeフローコントロールとしては以下のようになる。例えば、VC0のリンク初期化時においてリクエストを受信する受信側は、スキャナ101からのメモリライトリクエストMemoryWriteRequestに対し、どの程度の量のリクエストが受信可能かを示すクレジット情報クレジット値含むをDLLPInitFCにより通知する。ここで、送信側ASIC-A103へ通知されるクレジット値は、受信側のPostedTransaction用の受信バッファPH及びPDの空き容量に相当する。そして本実施形態において、VC0の受信バッファ、つまりPostedTransaction用の受信バッファは、その容量が大きく実装されているので、スキャナ101側からのメモリライトリクエストに対し、十分な対応が可能である。また例えば、VC1のリンク初期化時においてリクエストを受信する受信側は、プロッタ102からのメモリリードリクエストMemoryReadRequestに対し、どの程度の量のリクエストが受信可能かを示すクレジット情報をDLLPInitFCにより通知する。ここで、送信側ASIC-A103へ通知されるクレジット値は、受信側のNonPostedTransaction用の受信バッファPH及びPDの空き容量に相当する。そして本実施形態において、VC1の受信バッファ、つまりNonPostedTransaction用の受信バッファは、その容量が大きく実装されているので、プロッタ102側からのメモリリードリクエストに対し、十分な対応が可能である。なお、逆にASIC-A103が受信側、ASIC-B105が送信側となる場合、送信側のASIC-B105側から見ると、ASIC-A103及びASIC-B105間のPCIeフローコントロールとしては以下のようになる。例えば、VC0のリンク初期化時においてリクエストを送信する送信側は、受信側ASIC-A103からトランザクションの種類に応じて通知されるクレジット情報を受信する。送信側は、通知されたクレジット情報に基づき送信側の受信バッファ容量に一定の残りがある場合のみ、送信バッファを経由してトランザクションの種類に応じたパケットを送信する。そして送信側は、自身が送信したパケットのサイズを、通知されたクレジット値から減算する。送信側は受信側ASIC-A103のクレジット値を使いきった場合、リクエストを一時停止させる動作を行う。一方、受信側ASIC-A103は、受信したパケットの転送処理が完了する毎に送信側に対して、新たに受信可能となったリクエストの量をDLLPUpdateFCにより通知する。送信側は、再び受信側ASIC-A103で受信可能になったクレジット値分だけ新しくリクエストを発行できるようになる。図3は、本実施形態に係るASIC-A103及びASIC-B105のPCIExpressIF模式図である。図1と図2を組み合わせて描いた図であり、両ASIC内のPCIExpressIFに着眼するとともに、特にASIC-B105のTransaction層におけるVC0用、VC1用の受信バッファ詳細をあらためて図示した送信バッファは省略。即ちこれまで説明してきたように、コントローラ側のASIC-B105は、受信側としてVC0を介するスキャナ101からのメモリライトリクエストに十分対応するため、VC0用の受信バッファにおいて、メモリライトのトランザクションに対応するPostedTransaction用の受信バッファを十分な容量で備えている。またコントローラ側のASIC-B105は、受信側としてVC1を介するプロッタ102からのメモリリードリクエストに十分対応するため、VC1用の受信バッファにおいて、メモリリードのトランザクションに対応するNonPostedTransaction用の受信バッファを十分な容量で備えている。VC0のみを有する対向のASIC-C115図4は、従来例に係るASIC-C115及びASIC-B105のPCIExpressIF模式図である。図3と比べると、ASIC-B105の対向がASIC-A103からASIC-C115へ変更されていることが分かる。ここでASIC-C115は、同様にPCIExpressIF自体は搭載するものの、仮想チャネルはVC0のみの1チャネル構成とするものである。PCIeは双方のデバイスがサポートする最大のVCで接続されるため、この場合ではVC0のみで接続される図中の斜線部分は未使用。しかしながら受信側のASIC-B105のNonPostedTransaction用の受信バッファPH及びPDは、これまで説明してきたように極力小さく実装されている又は実装されない。このため、ASIC-B105のNonPostedTransaction用の受信バッファはすぐに一杯になったり、この受信バッファが空くまでは送信側のASIC-C115は次のメモリリードリクエストを発行することができない。PCIeフローコントロールにより受信側ASIC-B105から送信側ASIC-C115に対して通知されるクレジット情報のクレジット値が小さく、クレジット値の枯渇が起こり易いからである。このときASIC-C115及びASIC-B105間のPCIeスループットは著しく低下し、MFP1においては例えば異常画像発生等の一因となりうる。ASIC-B105のPCIExpressIF107図5は、本実施形態に係るPCIExpressIF107の回路図である。本実施形態に係るASIC-B105は、VC0のみを有する対向のASIC-C115と接続されたとき、PCIeスループットの低下を回避するため、図に示すPCIExpressIF107を有する。Transaction層113のVC0、VC1には、NonPostedTransaction用の受信バッファであるNPHNPHのみ図示が実装されている。またVC0及びVC1の受信バッファNPHに対し書込みを行うVC0SRAM制御回路116格納制御手段は、VC0及びVC1の受信バッファに対し、セレクタ118、セレクタ119を介し接続される。VC1のNPHに対し書込みを行うVC1SRAM制御回路117格納制御手段は、VC1の受信バッファに対しセレクタ119を介し接続される。またVC0及びVC1の受信バッファNPHは、DMAVC0110に対しセレクタ120を介し接続される。なおまたクロック生成回路118クロック生成手段は、CLKラインを介し各部へクロックを供給する。図6は、本実施形態に係るCPU104のPCIExpressIFに対する制御フローを示したフローチャートである。まずASIC-B105は、ASIC-C115とのリセットが解除されるとS1、PCIExpressの初期化手続きであるリンクトレーニングを開始するS1。CPU104は、対向デバイスASIC-C115であるEndpointのコンフィグレジスタを読むことにより、ASIC-C115がサポートするVCのチャネル数を確認するS3。そしてASIC-C115がサポートするVCのチャネル数の情報をもとに、レジスタPCIExpressの規格で定義されたVCResourceControlレジスタ114において、該当するVCのEnable設定を行うことで、双方が対応可能な最大のチャネル数でVCのデータパスを確立するS4。なおレジスタ116の設定をセレクタのセレクト信号として使用する。ASIC-C115がサポートするVCのチャネル数が2VC0VC1である場合には、レジスタ114において、VC0:Enable、VC1:Enableとの設定を行い、MFP1においてVC毎に最適化された受信バッファをそのまま利用する。しかしここでは、ASIC-C115がサポートするVCのチャネル数は1であるので、レジスタ114において、VC0:Enable、VC1:Disableとの設定を行う。そしてレジスタ114の情報VC0:Enable、VC1:Disableに基づいて、セレクタ118をOFF、セレクタ119をONする。つまりVC0の受信バッファNPHに対し書込みを行うVC0SRAM制御回路116の接続をVC1の受信バッファNPHに向けて接続を切り替えるS5。またセレクタ120はVC0の受信バッファNPHからに代え、VC1の受信バッファNPHからDMAVC0110に対し接続を切り替える。これにより、VC0SRAM制御回路116は、VC0の受信バッファNPHに対し書き込みを行っているつもりであるが、実際には、容量は十分確保されたVC1の受信バッファNPHに対し書き込みを行うことになる。また併せてセレクト信号により、使用しないVC0の受信バッファNPHに対するクロックの供給を停止マスクすることにより、消費電力の低減を図ることが可能である。図7は、本実施形態に係るASIC-C115及びASIC-B105のPCIExpressIF模式図である。図4と比べると、上述の切り替えにより、VC0の受信バッファNPHは無効図中の斜線部分は未使用になっており、代わりにVC1の受信バッファNPHが有効になっていることが分かる。そして図に示されるようにVC0の受信バッファNPHよりもVC1の受信バッファNPHの方が容量は大きいので、その結果、VC0のみを有する対向のASIC-C115とのPCIeスループットを向上させることが可能である。さらにより具体的には、PCIExpressIF107のVC0におけるデータ転送において、メモリライトリクエストについては十分な容量が確保されているVC0の受信バッファPH及びPDにおいて十分にバッファ可能であり、メモリリードリクエストについては十分な容量が確保されているVC1の受信バッファNPHにおいて十分にバッファ可能である。以上本実施形態においては、リードアクセスを想定していないVC0の受信バッファNPHの代え、リードアクセスでの性能が出るように最適化されたVC1の受信バッファNPHを利用することで、PCIeスループットを向上させることができるスループットの低下を回避できる。またのとき、受信バッファを実現するためのSRAMを特段増加させる必要もないので、冗長余分なSRAMを実装することに伴うコストアップを抑えるとともに、また上述の如く消費電力の削減を行うことも可能である。なお本実施形態では、VCを2チャネル持つRootComplexASIC-B105に対し、対向EndpointASIC-C115がVCを1chしか持たない場合の構成を想定したものであるが、例えば、RootComplexがVCを3チャネルで対向EndpointがVCを1ch、またもしくはRootComplexがVCを3チャネルで対向EndpointがVCを2chを持つ構成においても、上述と同様の考え方で転送効率向上に有利な受信バッファFlowControlBufferにつなぐよう切り替えることも可能である。また本実施形態では、受信バッファNPHの例を挙げて説明しているが、同様の考え方でユースケースに合わせNPH以外の受信バッファの接続を切り替えることも可能である。例えば、VCの受信バッファPDやPHのバッファ容量が小さい場合、受信バッファPDやPHのバッファ容量が大きい別のVCに接続を切り替えることができる。実施形態2上述の実施形態1では、ASIC-B105のPCIExpressIF107のTransaction層113の受信側Rx側にある受信バッファFlowControlBufferに着目し、VCの受信バッファへの接続を切り替える例を示した。具体的に、VC0の受信バッファNPHはMFP1に特化される形で最適化されたことによりその容量は小さい。一方、VC1の受信バッファNPHはMFP1に特化される形で最適化されたことによりその容量は大きいので、VC0によるデータ転送時、VC0の受信バッファNPHはVC1の受信バッファNPHへ切り替える、つまりVC0によるデータ転送時であっても、受信バッファNPHはVC1に対し実装されているものを利用するようにした。本実施形態2ではこれを送信バッファに適用する。つまりPCIExpressIFのTransaction層113の送信側Tx側にある送信バッファTransmitBufferに着目し、VCの送信バッファの接続を切り替えるようにする。システム構成図8は、本実施形態2におけるPCIExpressシステムの構成を示す図の一例である。図示例は、組込みシステムへ適用する一例として、MFP画像形成装置1へのPCIExpress適用例を示す。図1と比べ、MCH122が、ASIC-B105と、CPU104及びメモリ106の間に追加されている。従ってスキャナ101及びプロッタ102からのデータは、PCIExpressのシリアルバスで相互に接続されたASIC-A103、ASIC-B105、MCH122を経て、メモリ106へ到達する。ASIC-B105は、MCH122が追加されたことによりMCH122とはPCIExpressのシリアルバスで相互に接続される。よって図1と比べ、PCIExpressIF回路121が追加されていることになる。PCIExpressIF121においては仮想チャネルをVC0、VC1の2チャネル構成としているので、Transaction層126では、受信バッファのみならず、送信バッファもまたVC0用の送信バッファと、VC1用の送信バッファとを備える。この送信バッファは、送信側ASIC-B105が受信側MCH122に対しデータ転送を行う場合、例えばリクエストを発行するとき、これから送信しようとするデータをキューイングするためのバッファとして使用される。MCH122は、PCIExpressIF回路123、メモリアービタ124、メモリIF125を含み構成される。このうちPCIExpressIF123は、ASIC-B105とPCIExpressのシリアルバスで接続される。本実施形態においてMCH122は、PCIExpressIF自体は搭載するものの、仮想チャネルをVC0のみの1チャネル構成とする。PCIeは双方のデバイスがサポートする最大のVCで接続されるため、この場合、ASIC-B105のPCIExpressIF121とはVC0のみで接続される。図9は、本実施形態2に係るPCIExpressIF121のアーキテクチャ概念図である。図2が受信バッファの内訳詳細を示したものであるのに対し、図9は送信バッファの内訳詳細を示してある。図に示されるように、送信バッファは、受信バッファと同様、VCを流れるトランザクションの種類毎に実装される。またPCIeはパケットデータにてデータ転送されるので、バッファは更に、パケット情報等が格納されたヘッダをバッファするヘッダHeader部用、パケットのペイロードをバッファするデータData部用に分けられて用意される。以上纏めると、図に示されるように、送信バッファは1のVC毎に6つのバッファ、つまりPH、PD、NPH、NPD、CPL、CPDから成ることになる。またここで、図中ではトランザクションの種類毎の送信バッファ容量は一律ではなく、MFP1に特化される形で最適化されたことにより、VC毎でその容量は大きいもの、小さいものがある。例えば、VC0用の送信バッファの詳細内訳を参照すると、PostedTransaction用の送信バッファPH及びPDは、NonPostedTransaction用の送信バッファNPH及びNPDと比べ、容量が大きくなっている。MFP1では、上述の如くVC0にはスキャナ入力に関するトランザクションを想定する。ASIC-B105は、スキャナ側から、PCIExpressIF107にてメモリライトリクエストを主に受信し、追加されたPCIExpressIF121にてMCH122に対し、受信したメモリライトリクエストを送信する。よってPCIExpressIF121のVC0では、メモリライトリクエストを十分送信できるようにPostedTransaction用の送信バッファの容量を大きく実装するようにした。また、図中のVC1用の受信バッファの詳細内訳を参照すると、NonPostedTransaction用の受信バッファNPH及びNPDは、PostedTransaction用の受信バッファPH及びPDと比べ、容量が大きくなっている。VC1にはプロッタ出力に関するトランザクションを想定する。ASIC-B105は、プロッタ側から、PCIExpressIF107にてメモリリードリクエストを主に受信し、追加されたPCIExpressIF121にてMCH122に対し、受信したメモリリードリクエストを送信する。よってPCIExpressIF121のVC1では、メモリリードリクエストを十分送信できるようにNonPostedTransaction用の送信バッファの容量を大きく実装するようにした。図10は、本実施形態2に係るASIC-B105及びMCH122のPCIExpressIF模式図である。上述の如く本実施形態2においては、PCIExpressIF121のTransaction層126の送信側Tx側にある送信バッファTransmitBufferに着目し、VCの送信バッファの接続を切り替える。VC0の送信バッファNPHはMFP1に特化される形で最適化されたことによりその容量は小さい。一方、VC1の送信バッファNPHはMFP1に特化される形で最適化されたことによりその容量は大きいので、VC0によるデータ転送時、VC0の送信バッファNPHはVC1の送信バッファNPHへ切り替える、つまりVC0によるデータ転送時であっても、送信バッファNPHはVC1に対し実装されているものを利用する。従って図に示されるように、この切り替えにより、VC0の送信バッファNPHは無効図中の斜線部分は未使用になっており、代わりにVC1の送信バッファNPHが有効になっていることが分かる。そして図に示されるようにVC0の送信バッファNPHよりもVC1の送信バッファNPHの方が容量は大きいので、その結果、VC0のみを有する対向のMCH122とのPCIeスループットを向上させることが可能である。さらにより具体的には、PCIExpressIF121のVC0におけるデータ転送において、メモリライトリクエストについては十分な容量が確保されているVC0の送信バッファPH及びPDにおいて十分にキューイング可能であり、メモリリードリクエストについては十分な容量が確保されているVC1の送信バッファNPHにおいて十分にキューイング可能である。以上本実施形態においては、リードアクセスを想定していないVC0の送信バッファNPHの代え、リードアクセスでの性能が出るように最適化されたVC1の送信バッファNPHを利用することで、PCIeスループットを向上させることができるスループットの低下を回避できる。またのとき、送信バッファを実現するためのSRAMを特段増加させる必要もないので、冗長余分なSRAMを実装することに伴うコストアップを抑えるとともに、使用しないVC0の送信バッファNPHにおいて消費電力の削減を行うことも可能である。総括以上本実施形態によれば、データ転送を行う第1のIF回路において、仮想チャネル毎に実装されるバッファ容量が、対向の第2のIF回路の仮想チャネルに対し最適化されていた場合であっても、第1のIF回路のコストアップ及び消費電力増大を招くことなく、第1のIF回路と対向の第3のIF回路との仮想チャネル間スループットを向上させるデータ転送装置及び画像形成システムを提供することが可能となる。なお、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。