"ソース線と、ビット線と、mmは2以上の自然数本のワード線と、第1の信号線と、第2の信号線と、第1の選択線と、第2の選択線と、前記ソース線と前記ビット線との間に、直列に接続された第1乃至第mのメモリセルと、ゲート端子が前記第1の選択線と電気的に接続された第1の選択トランジスタと、ゲート端子が前記第2の選択線と電気的に接続された第2の選択トランジスタとを有し、前記第1乃至第mのメモリセルはそれぞれ、第1のゲート端子、第1のソース端子、及び第1のドレイン端子を有する第1のトランジスタと、第2のゲート端子、第2のソース端子、及び第2のドレイン端子を有する第2のトランジスタと、容量素子を有し、前記第1のトランジスタは半導体材料を含む基板に設けられ、前記第2のトランジスタは酸化物半導体層を含んで構成され、前記ソース線は、前記第2の選択トランジスタを介して、第mのメモリセルの前記第1のソース端子と電気的に接続され、前記ビット線は、前記第1の選択トランジスタを介して、第1のメモリセルの前記第1のドレイン端子と電気的に接続され、前記第1の信号線は、前記第2のドレイン端子と電気的に接続され、前記第2の信号線は、前記第2のゲート端子と電気的に接続され、前記第llは2以上m以下の自然数のメモリセルの第1のドレイン端子は、第l-1のメモリセルの第1のソース端子と電気的に接続され、前記第kkは1以上m以下の自然数のワード線は、前記第kのメモリセルの前記容量素子の端子の一方と電気的に接続され、前記第kのメモリセルの第2のソース端子は、前記第kのメモリセルの第1のゲート端子と、前記第kのメモリセルの容量素子の端子の他方と電気的に接続される半導体装置。ソース線と、ビット線と、m本のワード線と、第1の信号線と、第2の信号線と、選択線と、前記ソース線と前記ビット線との間に、直列に接続された第1乃至第mのメモリセルと、ゲート端子が前記選択線と電気的に接続された選択トランジスタとを有し、前記第1乃至第mのメモリセルはそれぞれ、第1のゲート端子、第1のソース端子、及び第1のドレイン端子を有する第1のトランジスタと、第2のゲート端子、第2のソース端子、及び第2のドレイン端子を有する第2のトランジスタと、容量素子を有し、前記第1のトランジスタは半導体材料を含む基板に設けられ、前記第2のトランジスタは酸化物半導体層を含んで構成され、前記ソース線は、前記選択トランジスタを介して、第mのメモリセルの前記第1のソース端子と電気的に接続され、前記ビット線は、第1のメモリセルの前記第1のドレイン端子と電気的に接続され、前記第1の信号線は、前記第2のドレイン端子と電気的に接続され、前記第2の信号線は、前記第2のゲート端子と電気的に接続され、前記第llは2以上m以下の自然数のメモリセルの第1のドレイン端子は、第l-1のメモリセルの第1のソース端子と電気的に接続され、前記第kkは1以上m以下の自然数のワード線は、前記第kのメモリセルの前記容量素子の端子の一方と電気的に接続され、前記第lのメモリセルの第2のドレイン端子は、第l-1のメモリセルの第1のゲート端子と、前記第l-1のメモリセルの第2のソース端子と、前記第l-1のメモリセルの容量素子の端子の他方と電気的に接続される半導体装置。前記第1のトランジスタは、半導体材料を含む基板に設けられたチャネル形成領域と、前記チャネル形成領域を挟むように設けられた不純物領域と、前記チャネル形成領域上の第1のゲート絶縁層と、前記チャネル形成領域と重畳して、前記第1のゲート絶縁層上に設けられた第1のゲート電極と、を有する請求項1または請求項2に記載の半導体装置。前記半導体材料を含む基板は、単結晶半導体基板またはSOI基板である、請求項1乃至請求項3のいずれか一に記載の半導体装置。前記半導体材料はシリコンである、請求項1乃至請求項4のいずれか一に記載の半導体装置。前記酸化物半導体層は、In、GaおよびZnを含んでなる酸化物半導体材料を有する、請求項1乃至請求項5のいずれか一に記載の半導体装置。多値メモリでは、記憶の大容量化に伴い、多種の異なる電圧値を用いるため、必要とする回路も増加し、半導体装置の大型化やコスト高を招くという問題がある。上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。また、新たな構造により半導体装置の簡略化を図り、単位面積あたりの記憶容量を増加させることも目的の一つとする。本明細書に開示する多値書き込みを行う半導体装置は、酸化物半導体層を含むトランジスタを用いたメモリセルのビット線に沿うように、書き込みを行う書き込みトランジスタのオンオフを制御する信号線を配置する。また、該半導体装置の駆動方法は、読み出し動作時に容量素子に与える電圧を書き込み時にも利用して、多値書き込みを行う。酸化物半導体層を含むトランジスタを用いた多値メモリにおいて、書き込みたいデータに合わせて、適切な電位をメモリの容量素子に与えながら書き込みを行うことで、書き込み電圧を変化させることなく、書き込みデータに対応した電位をフローティングノードに与えることができる。つまり、書き込みデータに対応した書き込み電圧を用意しなくても、メモリの容量素子に与える電圧を制御することで、多値書き込みを行うことができる。よって、書き込み電圧を制御する回路を省略することができるため、回路構成を簡略化することができる。メモリセルに用いるトランジスタは、オフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ材料より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材料を半導体層として有するトランジスタを用いる。酸化物半導体材料はワイドギャップ半導体であるので、酸化物半導体層を含むトランジスタを有する半導体装置を構成することができる。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。本明細書に開示する半導体装置の一形態は、ソース線と、ビット線と、m本のワード線と、第1の信号線と、第2の信号線と、第1の選択線と、第2の選択線と、ソース線とビット線との間に、直列に接続された第1乃至第mのメモリセルと、ゲート端子が第1の選択線と電気的に接続された第1の選択トランジスタと、ゲート端子が第2の選択線と電気的に接続された第2の選択トランジスタと、を有し、第1乃至第mのメモリセルはそれぞれ、第1のゲート端子、第1のソース端子、及び第1のドレイン端子を有する第1のトランジスタと、第2のゲート端子、第2のソース端子、及び第2のドレイン端子を有する第2のトランジスタと、容量素子を有し、第1のトランジスタは半導体材料を含む基板に設けられ、第2のトランジスタは酸化物半導体層を含んで構成され、ソース線は、第2の選択トランジスタを介して、第mのメモリセルの第1のソース端子と電気的に接続され、ビット線は、第1の選択トランジスタを介して、第1のメモリセルの第1のドレイン端子と電気的に接続され、第1の信号線は、第2のドレイン端子と電気的に接続され、第2の信号線は、第2のゲート端子と電気的に接続され、第llは2以上m以下の自然数のメモリセルの第1のドレイン端子は、第l-1のメモリセルの第1のソース端子と電気的に接続され、第kkは1以上m以下の自然数のワード線は、第kのメモリセルの容量素子の端子の一方と電気的に接続され、第kのメモリセルの第2のソース端子は、第kのメモリセルの第1のゲート端子と、第kのメモリセルの容量素子の端子の他方と電気的に接続される。本明細書に開示する半導体装置の一形態は、ソース線と、ビット線と、m本のワード線と、第1の信号線と、第2の信号線と、選択線と、ソース線とビット線との間に、直列に接続された第1乃至第mのメモリセルと、ゲート端子が選択線と電気的に接続された選択トランジスタと、を有し、第1乃至第mのメモリセルはそれぞれ、第1のゲート端子、第1のソース端子、及び第1のドレイン端子を有する第1のトランジスタと、第2のゲート端子、第2のソース端子、及び第2のドレイン端子を有する第2のトランジスタと、容量素子を有し、第1のトランジスタは半導体材料を含む基板に設けられ、第2のトランジスタは酸化物半導体層を含んで構成され、ソース線は、選択トランジスタを介して、第mのメモリセルの第1のソース端子と電気的に接続され、ビット線は、第1のメモリセルの第1のドレイン端子と電気的に接続され、第1の信号線は、第2のドレイン端子と電気的に接続され、第2の信号線は、第2のゲート端子と電気的に接続され、第llは2以上m以下の自然数のメモリセルの第1のドレイン端子は、第l-1のメモリセルの第1のソース端子と電気的に接続され、第kkは1以上m以下の自然数のワード線は、第kのメモリセルの容量素子の端子の一方と電気的に接続され、第lのメモリセルの第2のドレイン端子は、第l-1のメモリセルの第1のゲート端子と、第l-1のメモリセルの第2のソース端子と、第l-1のメモリセルの容量素子の端子の他方と電気的に接続される。上記構成において、第1のトランジスタは、半導体材料を含む基板に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上の第1のゲート絶縁層と、チャネル形成領域と重畳して、第1のゲート絶縁層上に設けられた第1のゲート電極とを有する構成としてもよい。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。なお、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。酸化物半導体層を含むトランジスタを用いた多値メモリにおいて、書き込みたいデータに合わせて、適切な電位をメモリの容量素子に与えながら書き込みを行うことで、書き込み電圧を変化させることなく、書き込みデータに対応した電位をフローティングノードに与えることができる。よって、書き込み電圧を制御する回路を省略することができるため、回路構成を簡略化することができる。酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合ただし、電位は固定されていることが望ましいであっても、長期にわたって記憶内容を保持することが可能である。また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用いたトランジスタより広義には、十分な高速動作が可能なトランジスタと、酸化物半導体を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。開示する発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作について、図1乃至図8を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。本実施の形態の半導体装置は、メモリセルに書き込みを行う書き込みトランジスタのオンオフを制御する信号線を、ビット線に沿うように配置する。また、該半導体装置の駆動方法は、読み出し動作時に容量素子に与える電圧を書き込み時にも利用して、多値書き込みを行う。<基本回路>はじめに、基本的な回路構成およびその動作について、図2を参照して説明する。図2A-1に示す半導体装置において、第1の配線1stLineとトランジスタ160のソース電極またはドレイン電極とは、電気的に接続され、第2の配線2ndLineとトランジスタ160のドレイン電極またはソース電極とは、電気的に接続されている。また、第3の配線3rdLineとトランジスタ162のソース電極またはドレイン電極とは、電気的に接続され、第4の配線4thLineと、トランジスタ162のゲート電極とは、電気的に接続されている。そして、トランジスタ160のゲート電極と、トランジスタ162のドレイン電極またはソース電極は、容量素子164の電極の一方と電気的に接続され、第5の配線5thLineと、容量素子164の電極の他方は電気的に接続されている。ここで、トランジスタ162には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とすることで、トランジスタ160のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子164を有することにより、トランジスタ160のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。なお、トランジスタ160については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。また、図2Bに示すように、容量素子164を設けない構成とすることも可能である。図2A-1に示す半導体装置では、トランジスタ160のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。はじめに、情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位が、トランジスタ160のゲート電極、および容量素子164に与えられる。すなわち、トランジスタ160のゲート電極には、所定の電荷が与えられる書き込み。ここでは、異なる二つの電位を与える電荷以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHというのいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極に与えられた電荷が保持される保持。トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート電極の電荷は長時間にわたって保持される。次に、情報の読み出しについて説明する。第1の配線に所定の電位定電位を与えた状態で、第5の配線に適切な電位読み出し電位を与えると、トランジスタ160のゲート電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジスタ160をnチャネル型とすると、トランジスタ160のゲート電極にQHが与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲート電極にQLが与えられている場合の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値とは、トランジスタ160をオン状態とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ160のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてQHが与えられた場合には、第5の配線の電位がV0>Vth_Hとなれば、トランジスタ160はオン状態となる。QLが与えられた場合には、第5の配線の電位がV0<Vth_Lとなっても、トランジスタ160はオフ状態のままである。このため、第2の配線の電位を判別することで、保持されている情報を読み出すことができる。なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないためには、トランジスタ160が並列に接続されている場合には、読み出しの対象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジスタ160がオフ状態となるような電位、つまり、Vth_Hより小さい電位を与えればよい。またトランジスタ160が直列に接続されている場合には、ゲート電極の状態にかかわらずトランジスタ160がオン状態となるような電位、つまり、Vth_Lより大きい電位を第5の配線に与えればよい。次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位新たな情報に係る電位が、トランジスタ160のゲート電極および容量素子164に与えられる。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極は、新たな情報に係る電荷が与えられた状態となる。このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。なお、トランジスタ162のドレイン電極またはソース電極は、トランジスタ160のゲート電極と電気的に接続されることにより、不揮発性記憶素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。本明細書において、トランジスタ162のドレイン電極またはソース電極とトランジスタ160のゲート電極が電気的に接続される部位をフローティングノードノードFGと呼ぶ。トランジスタ162がオフの場合、当該ノードFGは絶縁体中に埋設されたと見ることができ、ノードFGには電荷が保持される。酸化物半導体を用いたトランジスタ162のオフ電流は、シリコン半導体などで形成されるトランジスタの10万分の1以下であるため、トランジスタ162のリークによる、ノードFGに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ162により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。例えば、トランジスタ162の室温25°Cでのオフ電流が10zA1zAゼプトアンペアは1×10-21A以下であり、容量素子164の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁層トンネル絶縁膜の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁層の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。図2A-1に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図2A-2のように考えることが可能である。つまり、図2A-2では、トランジスタ160および容量素子164が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。R1およびC1は、それぞれ、容量素子164の抵抗値および容量値であり、抵抗値R1は、容量素子164を構成する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれ、トランジスタ160の抵抗値および容量値であり、抵抗値R2はトランジスタ160がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量の容量値に相当する。トランジスタ162がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値実効抵抗とも呼ぶをROSとすると、トランジスタ162のゲートリーク電流が十分に小さい条件において、R1およびR2が、R1≧ROSR1はROS以上、R2≧ROSR2はROS以上を満たす場合には、電荷の保持期間情報の保持期間ということもできるは、主としてトランジスタ162のオフ電流によって決定されることになる。逆に、当該条件を満たさない場合には、トランジスタ162のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ162のオフ電流以外のリーク電流例えば、トランジスタ160におけるソース電極とゲート電極の間において生じるリーク電流等が大きいためである。このことから、本実施の形態において開示する半導体装置は、R1≧ROS、およびR2≧ROSの関係を満たすものであることが望ましいといえる。一方で、C1とC2は、C1≧C2C1はC2以上の関係を満たすことが望ましい。C1を大きくすることで、第5の配線によってノードFGの電位を制御する際に、第5の配線の電位を効率よくノードFGに与えることができるようになり、第5の配線に与える電位間例えば、読み出しの電位と、非読み出しの電位の電位差を低く抑えることができるためである。このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、R1およびR2は、トランジスタ160のゲート絶縁層や容量素子164の絶縁層によって制御される。C1およびC2についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。本実施の形態で示す半導体装置においては、ノードFGが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードFGは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。また、高電界が不要であり、大型の周辺回路昇圧回路などが不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差の最大値は、2段階1ビットの情報を書き込む場合、一つのメモリセルにおいて、5V以下、好ましくは3V以下とすることができる。さらに、容量素子164を構成する絶縁層の比誘電率εr1と、トランジスタ160を構成する絶縁層の比誘電率εr2とを異ならせる場合には、容量素子164を構成する絶縁層の面積S1と、トランジスタ160においてゲート容量を構成する絶縁層の面積S2とが、2S2≧S12S2はS1以上望ましくはS2≧S1S2はS1以上を満たしつつ、C1≧C2C1はC2以上を実現することが容易である。すなわち、容量素子164を構成する絶縁層の面積を小さくしつつ、C1≧C2を実現することが容易である。具体的には、例えば、容量素子164を構成する絶縁層においては、酸化ハフニウムなどのhigh-k材料でなる膜、または酸化ハフニウムなどのhigh-k材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεr1を10以上、好ましくは15以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εr2=3~4とすることができる。このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に3段階以上の情報を書き込む構成とすることで、2段階1ビットの情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷QL、高電位を与える電荷QHに加え、他の電位を与える電荷Qを第1のトランジスタのゲート電極に与えることで、多値化を実現することができる。この場合、比較的規模の大きい回路構成を採用しても十分な記憶容量を確保することができる。次に、図2に示す回路を応用したより具体的な回路構成および動作について、図1、図3乃至図8を参照して説明する。図1は、縦m個行×横n個列のメモリセル190を有する半導体装置の回路図の一例である。図1中のメモリセル190の構成は、図2A-1と同様である。すなわち、図2A-1における第1の配線が図1におけるビット線BLに相当し、図2A-1における第2の配線が図1におけるソース線SLに相当し、図2A-1における第3の配線が図1における第1の信号線S1に相当し、図2A-1における第4の配線が図1における第2信号線S2に相当し、図2A-1における第5の配線が図1におけるワード線WLに相当する。ただし、図1では、メモリセル190がトランジスタ160において列方向に直列に接続されるので、第1行目のメモリセル190のみが他のメモリセル190を介することなくビット線BLと接続され、第m行目のメモリセル190のみが他のメモリセル190を介することなくソース線SLと接続される。他の行のメモリセル190は、同じ列の他のメモリセル190を介してビット線BLおよびソース線SLと電気的に接続される。他の行のメモリセル190は、同じ列の他のメモリセル190を介してビット線BLおよびソース線SLと電気的に接続される。図1に示す半導体装置は、m本mは2以上の自然数のワード線WLと、n本nは2以上の自然数のビット線BLと、第一の信号線S1と、n本の第二の信号線S2と、メモリセル190が縦m個行×横n個列のマトリクス状に配置されたメモリセルアレイと、ソース線SLと、選択線G_1および選択線G_2と、選択線G_1に沿ってビット線BLと第1行目のメモリセル190との間に配置され、選択線G_1とゲート電極において電気的に接続されたn個の選択トランジスタ180と、選択線G_2に沿って第m行目のメモリセル190とソース線SLとの間に配置され、選択線G_2とゲート電極において電気的に接続されたn個の選択トランジスタ182と、を有する。つまり、ビット線BLは、選択トランジスタ180を介して、第1行目のメモリセル190のトランジスタ160のドレイン電極と電気的に接続される。また、ソース線SLは、選択トランジスタ182を介して、第m行目のメモリセル190のトランジスタ160のソース電極と電気的に接続される。また、第1の信号線S1は、全てのトランジスタ162のドレイン電極と電気的に接続され、第k列目kは1以上n以下の自然数の信号線S2_kは、第k列目のメモリセル190のトランジスタ162のゲート電極と電気的に接続され、第k行目のワード線WLは、第k行目のメモリセル190の容量素子164の電極の一方と電気的に接続される。また、第2の信号線S2はビット線と平行であり、隣接するメモリセル190のトランジスタ162と電気的に接続している。図1に示す半導体装置の第k行目のメモリセル190のノードFGは、図2A-1に示す構成と等しい。ここで、第k行目において、酸化物半導体を用いたトランジスタ162は、オフ電流が極めて小さいので、図1に示す半導体装置のメモリセル190においても、図2A-1に示す半導体装置と同様に、トランジスタ162をオフ状態にすることで、ノードFGの電位を極めて長時間にわたって保持することが可能である。また、メモリセル190のトランジスタ162のゲート電極を、ビット線と平行な第2の信号線S2と電気的に接続することで、容量素子164に与える電圧を利用して書き込み動作を行うことが可能となる。よって、メモリセル190に多値の情報を書き込む場合でも、書き込みデータに対応させてトランジスタ162のドレイン電極に印加する電圧を変える必要がなくなるため、書き込み電圧を制御する回路など、周辺回路を省略することができる。なお、選択線G_1、選択線G_2、選択トランジスタ180、および選択トランジスタ182は必ずしも設けなくとも良く、選択線G_1および選択トランジスタ180、または、選択線G_2および選択トランジスタ182のどちらか一組を省略することが可能である。例えば、図3に示すように、上記選択線G_2に相当する選択線Gと、選択トランジスタ182と、だけを設ける構成とすることもできる。また、図4に示すように、隣接するメモリセル190のトランジスタ162のソース電極とドレイン電極を直列に接続させてもよい。この場合も、選択線G_1、選択線G_2、選択トランジスタ180、および選択トランジスタ182は必ずしも設けなくとも良く、選択線G_1および選択トランジスタ180、または、選択線G_2および選択トランジスタ182のどちらか一組を省略することが可能である。例えば図5に示すように、上記選択線G_2に相当する選択線Gと、選択トランジスタ182と、だけを設ける構成とすることもできる。図5に示す半導体装置において、データの書き込み、保持、および読み出しは、基本的に図2の場合と同様である。ただし、データの書き込みは列ごとに行われる。あるメモリセル190のトランジスタ162のゲート電極は、第二の信号線S2を介して隣接するメモリセル190のトランジスタ162のゲート電極と接続されているため、メモリセル190ごとの書き込み動作が難しくなっているためである。具体的な書き込みの動作の一例として、ノードFGに電位V1、V2、V3または基準電位GNDVDD>V3>V2>V1>GND=0Vのいずれかを与える場合について説明するが、ノードFGに与える電位の関係はこれに限られない。また、ノードFGに電位V1、V2、V3を与えた場合に保持されるデータをそれぞれデータ1、2、3、ノードFGに基準電位GNDを与えた場合に保持されるデータをデータ0とする。まず、データを書き込みたい列の各メモリセル190の容量素子164に、書き込むデータに合わせて、電位を与える。同じ列の第二の信号線S2にV4十分高い電位、例えばVDDを与え、データを書き込みたいメモリセル190のトランジスタ162をオンさせて書き込みを行う。なお、信号線S1から、トランジスタ162を介してノードFGに電荷を注入するために用いる書き込み電圧はVonとする。ここでVonは、ビット線につながれている選択トランジスタ182のしきい値電圧よりも十分高い電圧とする。メモリセル190にデータ0を書き込む場合には、容量素子164にVonを与え、メモリセル190にデータ1を書き込む場合には、容量素子164に-V1-Vonを与え、メモリセル190にデータ2を書き込む場合には、容量素子164に-V2-Vonを与え、メモリセル190にデータ3を書き込む場合には、容量素子164に-V3-Vonを与える。このとき、容量素子164にどのような電圧がかかっていても、書き込み時のノードFGには電圧Vonが与えられる。このとき、データ1を書き込む場合に、容量素子164にGNDを与えて書き込みを行うようにすれば、さらに周辺回路を簡略化することができる。言い換えれば、V1=Vonとすることで、調整しなくてはならない電圧を一つ減らすことができ、周辺回路を簡略化できる。データの保持は、保持対象のメモリセル190に接続される第2の信号線S2の電位をGNDとすることにより行われる。信号線S2の電位をGNDに固定すると、ノードFGの電位は書き込み時の電位に固定される。つまり、書き込みが行われたメモリセル190では、容量素子164に各書き込みデータに対応する電位が与えられている状態で、ノードFGの電位はVonとなっている。よって、ノードFGに電位Vonを与え、フローティングにした後に容量素子164の電位をGNDにすると、1書き込みを行ったメモリセル190のノードFGの電位はV1となり、2書き込みを行ったメモリセル190のノードFGの電位はV2となり、3書き込みを行ったメモリセル190のノードFGの電位はV3となり、0書き込みを行ったメモリセル190のノードFGの電位は基準電位GNDとなる。また、信号線S2にはGNDが与えられているため、データ0~3のいずれが書き込まれた場合でも、トランジスタ162はオフ状態となる。トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート電極の電荷は長時間にわたって保持される。以上のように、任意の列の書き込みが完了される。データの読み出しは、読み出し対象のメモリセル190に接続されるワード線WLの電位をGND、-V1-Von、-V2-Vonから選択し、また、読み出し対象ではないメモリセル190に接続されるワード線WLの電位をVonとし、かつ、選択線G_1及び選択線G_2の電位をV4とすることにより行われる。読み出し対象のメモリセル190に接続されるワード線WLの電位をGNDとすると、読み出し対象のメモリセル190のノードFGに、データ1、2、3が与えられている場合、トランジスタ160はオン状態となる。一方で、ノードFGにデータ0であるGNDが与えられていれば、トランジスタ160はオフ状態となる。同様に、読み出し対象のメモリセル190に接続されるワード線WLの電位を-V1-Vonとすると、読み出し対象のメモリセル190のノードFGに、データ2または3が与えられている場合、トランジスタ160はオン状態となり、データ0または1が与えられている場合、トランジスタ160はオフ状態となる。読み出し対象のメモリセル190に接続されるワード線WLの電位を-V2-Vonとすると、読み出し対象のメモリセル190のノードFGに、データ3が与えられている場合のみトランジスタ160はオン状態となり、データ0または1または2が与えられている場合、トランジスタ160はオフ状態となる。また、読み出し対象ではないメモリセル190に接続されるワード線WLの電位をVonとすると、読み出し対象ではないメモリセル190にデータ0が書き込まれている場合、および、データ1、2、3が書き込まれている場合のいずれにおいても、トランジスタ160はオン状態となる。なお、図1に係る構成では、任意のメモリセル190ごとに書き込みを行うことはできず、列単位の再書き込みが必要となる。その理由は、書き込みが列単位で行われる理由と同じである。つまり、あるメモリセル190のトランジスタ162のゲート電極が、第二の信号線S2によって隣接するメモリセル190のトランジスタ162のゲート電極と接続されており、メモリセル190ごとの再書き込みが難しくなっているためである。図6および図7には、図1に係る半導体装置のより詳細な動作に係るタイミングチャートの例を示す。タイミングチャート中のS、BL等の名称は、タイミングチャートに示す電位が与えられる配線を示しており、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に_1、_2等を付すことで区別している。図6に示されるタイミングチャートは、任意のメモリセル列k列目の1行目にデータ1を、2行目にデータ2を、3行目にデータ3を書き込むと共に、k列の4行目からm行目までにデータ0を書き込む場合の各配線の電位の関係を示すものであり、図7に示すタイミングチャートは、書き込み後、任意のi行目iは1以上m以下の自然数に書き込まれたデータを読み出す場合の各配線の電位の関係を示すものである。なお、図7において、V5は読み出し時にBLに印加する電位である。書き込みにおいては、書き込みたいメモリセル列の各メモリセル190に書き込むデータにあわせて、容量素子164にWLから書き込みデータに対応する電位を与え、S2にV4を与えることで書き込みたいメモリセル列の全てのトランジスタ162をオン状態にすると共に、S1にVonを与えることで書き込みを行う全てのメモリセル190のノードFGの電位をVonにする。その後、WLから容量素子164に与えていた電位をGNDとすることで、各ノードFGの電位が調整される。このときの各配線の電位の関係は、図8に示してある。すなわち、書き込み後に容量素子164にGNDを与えると、第k列第1行の電位はV1に変化し、データ1が書き込まれたこととなる。同様に、第k列第2行の電位はV2に変化し、データ2が書き込まれたこととなり、第k列第3行の電位はV3に変化し、データ3が書き込まれたこととなり、第k列第4~m行のノードFGはGNDに変化し、データ0が書き込まれたこととなる。なお、本実施の形態に示す半導体装置において、第k行kは1以上m以下の自然数目のメモリセル190に書き込みを行う場合、同列の全てのトランジスタ162をオン状態とする必要があるため、メモリセルアレイへの書込みは列ごとに行わなければならない。読み出しにおいては、書き込み時に容量素子164に与えた電圧のみを利用し、読み出しを完了することができる。i行目読み出しにおいては、S2_1乃至S2_mをGNDとして全てのトランジスタ162をオフ状態とすると共に、選択線G_1及び選択線G_2に電位V4を与えて選択トランジスタ180及び選択トランジスタ182をオン状態とする。また、読み出し対象の第i行目のメモリセル190に接続されるWL_iには、GND、-V1-Von、-V2-Vonを順次与え、それぞれの電位でのBLの導通、非導通から、ノードFGの電位、すなわち書き込まれているデータが何であるかを判断する。なお、読み出し対象でないメモリセル190に接続されるWLには電位Vonを与える。また、選択線G_1および選択トランジスタ180、または、選択線G_2および選択トランジスタ182の一組を省略し、図3、図5に示すように、上記選択線G_2に相当する選択線Gと、選択トランジスタ182と、だけを設ける構成とする場合も、データの書き込み、保持、読み出し、及び一括消去は、基本的に上述の動作と同様に行うことができる。本実施の形態に示す半導体装置では、酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合ただし、電位は固定されていることが望ましいであっても、長期にわたって記憶内容を保持することが可能である。また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用いたトランジスタより広義には、十分な高速動作が可能なトランジスタと、酸化物半導体を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、本実施の形態に示す半導体装置では、書き込みトランジスタのオンオフを制御する信号線をビット線と平行に配置する。2段階よりも大きなデータ多値を記憶させる書き込みの場合、書き込みデータに応じてメモリセルの容量部の電位を変えることでワード線WLの電位を変えることで、書き込むデータの電位は一つでノードFGに多値を書き込むことができる。従来は多値を書き込むためには各段階の電位を準備する必要があったが、本実施の形態では書き込む電位は一つでよい。したがって、従来のような各電位を生成する回路は不要となり、周辺回路を簡略化でき、メモリ自体を縮小化できる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図5及び図9乃至図13を参照して説明する。図9Aおよび図9Bは、図5の回路図で示した半導体装置のメモリセル190の構成の一例である。図9Aには、半導体装置の断面を、図9Bには、半導体装置の平面を、それぞれ示す。なお、図9Bの平面図においては、絶縁層154、絶縁層172、配線171、及び配線158は省略しており、図面を簡略化している。ここで図9Aは図9BのA1-A2に平行な方向が図5の回路図における列方向であり、A1-A2に垂直な方向が図5の回路図における行方向である。図9Aおよび図9Bに示される半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有するものである。なお、図9Aおよび図9Bでは、第1行目のトランジスタ160およびトランジスタ162を表示しているが、図5の回路図に示すように、第1行目から第m行目までトランジスタ160とトランジスタ162は、ソース電極ソース領域とドレイン電極ドレイン領域が直列に接続されている。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料シリコンなどとし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ162に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。図9Aおよび図9Bにおけるトランジスタ160は、半導体材料例えば、シリコンなどを含む基板100に設けられたチャネル形成領域116aと、チャネル形成領域116aを挟むように設けられた不純物領域120aおよび不純物領域120bと、不純物領域120aおよび不純物領域120bに接する金属化合物領域124aおよび金属化合物領域124bと、チャネル形成領域116a上に設けられたゲート絶縁層108aと、ゲート絶縁層108a上に設けられたゲート電極110aと、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が、ドレイン電極との記載にはドレイン領域が、含まれうる。ここで、トランジスタ160は、ソース領域またはドレイン領域として機能する不純物領域120および金属化合物領域124を共有して、第1行目から第m行目まで直列に接続される。つまり、第l-1lは2以上m以下の自然数行目のトランジスタ160のソース領域として機能する不純物領域120および金属化合物領域124は、第l行目のトランジスタ160のドレイン領域として機能することになる。このように、メモリセル190のトランジスタ160を直列に接続することによって、各メモリセル190間でトランジスタ160のソース領域およびドレイン領域を共有することができる。これにより、トランジスタ160の平面レイアウトは、後述するトランジスタ162の平面レイアウトに容易に重ねることができ、メモリセル190の占有面積の低減を図ることができる。また、基板100上にはトランジスタ160を囲むように素子分離絶縁層106が設けられており、トランジスタ160を覆うように絶縁層128が設けられている。なお、高集積化を実現するためには、図9Aおよび図9Bに示すようにトランジスタ160がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲート電極110の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域120を設けても良い。ここで、絶縁層128は、平坦性の良好な表面を有しているのが好ましく、例えば、絶縁層128の表面は、二乗平均平方根RMS粗さを1nm以下とすることが好ましい。図9Aおよび図9Bにおけるトランジスタ162は、絶縁層128上に形成された絶縁層140に埋め込まれたソース電極142aおよびドレイン電極142bと、絶縁層140、ソース電極142aおよびドレイン電極142bの一部と接する酸化物半導体層144と、酸化物半導体層144を覆うゲート絶縁層146と、ゲート絶縁層146上に酸化物半導体層144と重畳するように設けられたゲート電極148と、を有する。ゲート電極148の側面にサイドウォール絶縁層を設けてもよい。なお、ゲート電極148は、図5に示す回路図における、信号線S2として機能する。ここで、酸化物半導体層144は水素などの不純物が十分に除去されたものであることが望ましい。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定されるものである。また、絶縁層140の表面であって酸化物半導体層144と接する領域は、その二乗平均平方根RMS粗さを1nm以下とすることが好ましい。このように、二乗平均平方根RMS粗さが1nm以下という極めて平坦な領域にトランジスタ162のチャネル形成領域を設けることにより、トランジスタ162が微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有するトランジスタ162を提供することが可能である。また、トランジスタ162は、ソース電極142aおよびドレイン電極142bをお互いに共有して、第1行目から第m行目まで直列に接続される。つまり、第l-1lは2以上m以下の自然数行目のトランジスタ162のソース電極142aと、第l行目のトランジスタ162のドレイン電極142bとは、同一の導電層で形成されることになる。このように、メモリセル190のトランジスタ162を直列に接続することによって、各メモリセル190間でトランジスタ162のソース電極142aおよびドレイン電極142bを共有することができる。これにより、メモリセル190の平面レイアウトには、トランジスタ162のソース電極142aまたはドレイン電極142bの一方のみが含まれることになる。つまり、メモリセル190の平面レイアウトの列方向の長さを、ゲート電極148およびソース電極142aの列方向の長さ程度とすることができる。それに対して、メモリセル190のトランジスタ162を並列に接続し、各メモリセル190においてトランジスタ162のソース電極142aおよびドレイン電極142bを個別に設ける場合は、メモリセル190の平面レイアウトには、トランジスタ162のソース電極142a及びドレイン電極142bの両方が含まれることになる。よって、メモリセル190の平面レイアウトを図9Aおよび図9Bに示すような構成にすることにより、メモリセル190の占有面積を低減することができる。例えば、最小加工寸法をFとして、メモリセル190の占有面積を4F2~12F2Fは最小加工寸法とすることが可能である。以上より、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。図9Aおよび図9Bにおける容量素子164は、ソース電極142a、酸化物半導体層144、ゲート絶縁層146、ゲート絶縁層146上の絶縁層150および電極152、で構成される。すなわち、ソース電極142aは、容量素子164の一方の電極として機能し、電極152は、容量素子164の他方の電極として機能することになる。ここで、第l-1lは2以上m以下の自然数行目の容量素子164の一方の電極は、第l-1lは2以上m以下の自然数行目のトランジスタ162のソース電極142aなので、容量素子164の平面レイアウトは、トランジスタ162の平面レイアウトに容易に重ねることができ、メモリセル190の占有面積の低減を図ることができる。また、電極152を絶縁層150上に形成することで、電極152とゲート電極148を同じ層に形成するより、トランジスタ162の平面レイアウトと重なる範囲内で、電極152の面積を容易に大きくすることができる。なお、電極152は、図5に示す回路図における、ワード線WLとして機能する。トランジスタ162の上には、絶縁層150が設けられており、絶縁層150および容量素子164の電極152上には絶縁層154が設けられている。絶縁層150及び絶縁層154にはゲート電極148に達する開口が形成され、該開口には電極170が形成されている。絶縁層154上に、絶縁層154に埋め込まれるように形成された電極170に接して配線171を形成することで、ゲート電極148と配線171とが電気的に接続している。絶縁層154及び配線171上には絶縁層172が設けられている。ゲート絶縁層146、絶縁層150、絶縁層154、及び絶縁層172に形成された開口には、電極156が設けられ、絶縁層154上には電極156と接続する配線158が形成される。ゲート絶縁層146、絶縁層150、絶縁層154、及び絶縁層172に形成された開口に設けられた電極156と、絶縁層140に埋め込まれたドレイン電極142bと、絶縁層128に埋め込まれた電極126と、を介して配線158とトランジスタ160のドレイン領域として機能する金属化合物領域124bとが電気的に接続される。ここで、配線158は、図5に示す回路における、ビット線BLとして機能する。以上のような構成とすることにより、トランジスタ160、トランジスタ162および容量素子164からなるメモリセル190の平面レイアウトの大きさを、行方向の長さが配線158の幅程度、列方向の長さが、ゲート電極148およびソース電極142aの列方向の長さ程度、とすることができる。このような平面レイアウトを採用することにより、図5に示す回路の高集積化を図ることができ、例えば、最小加工寸法をFとして、メモリセルの占有面積を4F2~12F2とすることが可能である。よって、半導体装置の単位面積あたりの記憶容量を増加させることができる。なお、開示する発明に係る半導体装置の構成は、図9Aおよび図9Bに示されるものに限定されない。開示する発明の一態様の技術的思想は、酸化物半導体と、酸化物半導体以外の材料と、を用いた積層構造を形成する点にあるから、電極の接続関係等の詳細については、適宜変更することができる。次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ160の作製方法について図10および図11を参照して説明し、その後、上部のトランジスタ162および容量素子164の作製方法について図12および図13を参照して説明する。まず、半導体材料を含む基板100を用意する図10A参照。半導体材料を含む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般にSOI基板は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、SOI基板が有する半導体層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。半導体材料を含む基板100として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。なお、トランジスタのしきい値電圧を制御するために、後にトランジスタ160のチャネル形成領域116aおよび選択トランジスタ180図9乃至図13では図示せず、図5参照のチャネル形成領域116bとなる領域に、不純物元素を添加しても良い。ここでは、トランジスタ160および選択トランジスタ180図9乃至図13では図示せず、図5参照のしきい値電圧が正となるように導電性を付与する不純物元素を添加する。半導体材料がシリコンの場合、該導電性を付与する不純物には、例えば、硼素、アルミニウム、ガリウムなどがある。なお、不純物元素の添加後には、加熱処理を行い、不純物元素の活性化や不純物元素の添加時に生じる欠陥の改善等を図るのが望ましい。基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成する図10A参照。保護層102としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われていない領域露出している領域の、基板100の一部を除去する。これにより他の半導体領域と分離された半導体領域104が形成される図10B参照。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次に、半導体領域104を覆うように絶縁層を形成し、半導体領域104に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する図10C参照。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、CMP化学的機械的研磨処理などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁層106の形成後には、上記保護層102を除去する。次に、半導体領域104の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域104表面の熱処理熱酸化処理や熱窒化処理などによって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層108およびゲート電極110を形成する図10C参照。次に、半導体領域104にリンPやヒ素Asなどを添加して、チャネル形成領域116および不純物領域120不純物領域120a、不純物領域120bを形成する図10D参照。なお、ここではn型トランジスタを形成するためにリンやヒ素を添加しているが、p型トランジスタを形成する場合には、硼素BやアルミニウムAlなどの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。なお、ゲート電極110の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。次に、ゲート電極110、不純物領域120等を覆うように金属層122を形成する図11A参照。当該金属層122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層122は、半導体領域104を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。次に、熱処理を施して、上記金属層122と半導体材料とを反応させる。これにより、不純物領域120不純物領域120a、不純物領域120bに接する金属化合物領域124金属化合物領域124a、金属化合物領域124bが形成される図11A参照。なお、ゲート電極110として多結晶シリコンなどを用いる場合には、ゲート電極110の金属層122と接触する部分にも、金属化合物領域が形成されることになる。上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域124を形成した後には、金属層122は除去する。次に、トランジスタ160の金属化合物領域124b上に接するように電極126を形成する図11B参照。電極126は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて導電層を形成した後、当該導電層を所望の形状にエッチング加工することによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、後述するソース電極142a、ドレイン電極142bなどと同様である。以上により、半導体材料を含む基板100を用いたトランジスタ160が形成される図11C参照。このようなトランジスタ160は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。次に、上述の工程により形成された各構成を覆うように、絶縁層128を形成する図11C参照。絶縁層128は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層128に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層128には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層128は、ポリイミド、アクリル樹脂等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層128を単層構造としているが、開示する発明の一態様はこれに限定されない。絶縁層128を2層以上の積層構造としても良い。その後、トランジスタ162および容量素子164の形成前の処理として、絶縁層128にCMP処理を施して、ゲート電極110および電極126の上面を露出させる図11D参照。ゲート電極110の上面を露出させる処理としては、CMP処理の他にエッチング処理などを適用することも可能であるが、トランジスタ162の特性を向上させるために、絶縁層128の表面は可能な限り平坦にしておくことが望ましく、例えば、絶縁層128の表面は、二乗平均平方根RMS粗さを1nm以下とすることが好ましい。なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。<上部のトランジスタの作製方法>次に、ゲート電極110、電極126、絶縁層128などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極142a、ドレイン電極142bを形成する図12A参照。導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極142a、およびドレイン電極142bへの加工が容易であるというメリットがある。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3-SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3-ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。なお、導電層のエッチングは、ドライエッチング、ウェットエッチングのいずれを用いて行っても良いが、微細化のためには、制御性の良いドライエッチングを用いるのが好適である。また、形成されるソース電極142a、およびドレイン電極142bがテーパー形状となるように行っても良い。テーパー角は、例えば、30°以上60°以下とすることができる。上部のトランジスタ162のチャネル長Lは、ソース電極142a、およびドレイン電極142bの上端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、2μm未満、好ましくは10nm以上350nm0.35μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。なお、絶縁層128の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、PVD法やCVD法などを用いて形成することができる。次に、ソース電極142a、およびドレイン電極142bを覆うように絶縁層140を形成した後、ソース電極142aおよびドレイン電極142bが露出されるように、CMP化学的機械的研磨処理によって絶縁層140を平坦化する図12A参照。絶縁層140は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。絶縁層140には、後に酸化物半導体層144が接することになるから、特に、酸化シリコンを用いたものにするのが好適である。絶縁層140の形成方法に特に限定はないが、酸化物半導体層144と接することを考慮すれば、水素が十分に低減された方法によって形成するのが望ましい。このような方法としては、例えば、スパッタ法がある。もちろん、プラズマCVD法をはじめとする他の成膜法を用いても良い。またCMP化学的機械的研磨処理は、ソース電極142aおよびドレイン電極142bの表面の少なくとも一部が露出する条件で行う。また、当該CMP処理は、絶縁層140表面の二乗平均平方根RMS粗さが1nm以下好ましくは0.5nm以下となる条件で行うのが好ましい。このような条件でCMP処理を行うことにより、後に酸化物半導体層144が形成される表面の平坦性を向上させ、トランジスタ162の特性を向上させることができる。なお、CMP処理は、1回のみ行ってもよいし、複数回行ってもよい。複数回に分けてCMP処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁層140の表面の平坦性をさらに向上させることができる。次に、ソース電極142aの上面、ドレイン電極142bの上面、および絶縁層140の上面、の一部に接するように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層144を形成する。酸化物半導体層144に用いる酸化物半導体としては、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。また、酸化物半導体として、InMO3ZnOpp>0、且つ、pは整数でないで表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In3SnO5ZnOqq>0、且つ、qは整数で表記される材料を用いてもよい。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子数比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子数比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。例えば、In-Sn-Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物の組成だけ近傍であるとは、a、b、cが、a―A2b―B2c―C2≦r2を満たすことをいい、rは、例えば、0.05とすればよい。他の酸化物でも同様である。酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現でき、以下の式にて定義される。なお、上記において、S0は、測定面座標x1,y1x1,y2x2,y1x2,y2で表される4点によって囲まれる長方形の領域の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。なお、測定面とは、全測定データの示す面であり、三つのパラメータX,Y,Zから成り立っており、Z=FX,Yで表される。なお、X及びYの範囲は0乃至XMAX及びYMAXであり、Zの範囲はZMIN乃至ZMAXである。本実施の形態では、c軸配向し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なるc軸を中心に回転した結晶CAAC:CAxisAlignedCrystalともいう。を含む酸化物について説明する。CAACを含む酸化物とは、広義に、非単結晶であって、そのab面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。CAACは単結晶ではないが、非晶質のみから形成されているものでもない。また、CAACは結晶化した部分結晶部分を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。CAACに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、CAACを構成する個々の結晶部分のc軸は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向に揃っていてもよい。または、CAACを構成する個々の結晶部分のab面の法線は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向を向いていてもよい。CAACは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。このようなCAACの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子または窒素原子の層状配列が認められる結晶を挙げることもできる。CAACに含まれる結晶構造の一例について図18乃至図20を用いて詳細に説明する。なお、特に断りがない限り、図18乃至図20は上方向をc軸方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。図18Aに、1個の6配位のInと、Inに近接の6個の4配位の酸素原子以下4配位のOと、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図18Aの構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図18Aの上半分および下半分にはそれぞれ3個ずつ4配位のOがある。図18Aに示す小グループは電荷が0である。図18Bに、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子以下3配位のOと、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれもab面に存在する。図18Bの上半分および下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、図18Bに示す構造をとりうる。図18Bに示す小グループは電荷が0である。図18Cに、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造を示す。図18Cの上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。または、図18Cの上半分に3個の4配位のOがあり、下半分に1個の4配位のOがあってもよい。図18Cに示す小グループは電荷が0である。図18Dに、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造を示す。図18Dの上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。図18Dに示す小グループは電荷が1となる。図18Eに、2個のZnを含む小グループを示す。図18Eの上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図18Eに示す小グループは電荷が-1となる。ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループユニットセルともいう。と呼ぶ。ここで、これらの小グループ同士が結合する規則について説明する。図18Aに示す6配位のInの上半分の3個のOは下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは上方向にそれぞれ3個の近接Inを有する。5配位のGaの上半分の1個のOは下方向に1個の近接Gaを有し、下半分の1個のOは上方向に1個の近接Gaを有する。4配位のZnの上半分の1個のOは下方向に1個の近接Znを有し、下半分の3個のOは上方向にそれぞれ3個の近接Znを有する。この様に、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、6配位の金属原子InまたはSnが下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子GaまたはInまたは4配位の金属原子Znのいずれかと結合することになる。これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。図19Aに、In-Sn-Zn-O系の層構造を構成する中グループのモデル図を示す。図19Bに、3つの中グループで構成される大グループを示す。なお、図19Cは、図19Bの層構造をc軸方向から観察した場合の原子配列を示す。図19Aにおいては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、図19Aにおいて、Inの上半分および下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図19Aにおいて、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。図19Aにおいて、In-Sn-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グループが複数結合して大グループを構成する。ここで、3配位のOおよび4配位のOの場合、結合1本当たりの電荷はそれぞれ-0.667、-0.5と考えることができる。例えば、In6配位または5配位、Zn4配位、Sn5配位または6配位の電荷は、それぞれ3、2、4である。従って、Snを含む小グループは電荷が1となる。そのため、Snを含む層構造を形成するためには、電荷1を打ち消す電荷-1が必要となる。電荷-1をとる構造として、図18Eに示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。具体的には、図19Bに示した大グループが繰り返されることで、In-Sn-Zn-O系の結晶In2SnZn3O8を得ることができる。なお、得られるIn-Sn-Zn-O系の層構造は、In2SnZn2O7ZnOmmは0または自然数。とする組成式で表すことができる。また、このほかにも、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物や、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する。、In-Al-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物や、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物や、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物や、In-Ga系酸化物などを用いた場合も同様である。例えば、図20Aに、In-Ga-Zn-O系の層構造を構成する中グループのモデル図を示す。図20Aにおいて、In-Ga-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。この中グループが複数結合して大グループを構成する。図20Bに3つの中グループで構成される大グループを示す。なお、図20Cは、図20Bの層構造をc軸方向から観察した場合の原子配列を示している。ここで、In6配位または5配位、Zn4配位、Ga5配位の電荷は、それぞれ3、2、3であるため、In、ZnおよびGaのいずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。また、In-Ga-Zn-O系の層構造を構成する中グループは、図20Aに示した中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りうる。酸化物半導体層144をスパッタ法で作製するための酸化物ターゲットとしては、In:Ga:Zn=1:x:yxは0以上、yは0.5以上5以下の組成比で表されるものを用いるのが好適である。例えば、In:Ga:Zn=1:1:1[atom比]x=1、y=1、すなわち、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比を有するターゲットなどを用いることができる。また、In:Ga:Zn=1:1:0.5[atom比]x=1、y=0.5の組成比を有するターゲットや、In:Ga:Zn=1:1:2[atom比]x=1、y=2の組成比を有するターゲットや、In:Ga:Zn=1:0:1[atom比]x=0、y=1の組成比を有するターゲットを用いることもできる。また、In-Sn-Zn系酸化物は、ITZOと呼ぶことができ、用いるターゲットの組成比は、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、または20:45:35などとなる酸化物ターゲットを用いる。本実施の形態では、非晶質構造の酸化物半導体層144を、In-Ga-Zn-O系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。また、その膜厚は、1nm以上50nm以下、好ましくは2nm以上20nm以下、より好ましくは3nm以上15nm以下とする。金属酸化物ターゲット中の金属酸化物の相対密度は80以上、好ましくは95以上、さらに好ましくは99.9以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。酸化物半導体層144の形成雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または、希ガス代表的にはアルゴンと酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度1ppm以下望ましくは濃度10ppb以下にまで除去された高純度ガス雰囲気を用いるのが好適である。酸化物半導体層144の形成の際には、例えば、減圧状態に保たれた処理室内に被処理物を保持し、被処理物の温度が100°C以上550°C未満、好ましくは200°C以上400°C以下となるように被処理物を熱する。または、酸化物半導体層144の形成の際の被処理物の温度は、室温25°C±10°Cとしてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層144を形成する。被処理物を熱しながら酸化物半導体層144を形成することにより、酸化物半導体層144に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。酸化物半導体層144の形成条件としては、例えば、被処理物とターゲットの間との距離が170mm、圧力が0.4Pa、直流DC電力が0.5kW、雰囲気が酸素酸素100雰囲気、またはアルゴンアルゴン100雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流DC電源を用いると、ごみ成膜時に形成される粉状の物質などを低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層144の厚さは、1nm以上50nm以下、好ましくは2nm以上20nm以下、より好ましくは3nm以上15nm以下とする。開示する発明に係る構成を採用することで、このような厚さの酸化物半導体層144を用いる場合であっても、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。なお、上記のように絶縁層140を形成することにより、酸化物半導体層144のチャネル形成領域に相当する部分の形成表面を十分に平坦化することができるので、厚みの小さい酸化物半導体層であっても、好適に形成することが可能である。また、図12Bに示すように、酸化物半導体層144のチャネル形成領域に相当する部分の断面形状を、平坦な形状とすることが好ましい。酸化物半導体層144のチャネル形成領域に相当する部分の断面形状を平坦な形状とすることすることにより、酸化物半導体層144の断面形状が平坦でない場合と比較して、リーク電流を低減することができる。なお、酸化物半導体層144をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面例えば絶縁層140の表面の付着物を除去しても良い。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。酸化物半導体層144の形成後には、酸化物半導体層144に対して熱処理第1の熱処理を行うことが望ましい。この第1の熱処理によって酸化物半導体層144中の、過剰な水素水や水酸基を含むを除去できる。第1の熱処理の温度は、例えば、300°C以上550°C未満、好ましくは400°C以上500°C以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。なお、不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。ところで、上述の熱処理第1の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層144の形成後やゲート絶縁層146の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。酸化物半導体層144のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。酸化物半導体層144とソース電極142a、ドレイン電極142bとの間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。酸化物導電層の成膜方法は、スパッタリング法や真空蒸着法電子ビーム蒸着法などや、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。膜厚は50nm以上300nm以下の範囲内で適宜選択する。また、上記材料に酸化珪素を含ませてもよい。酸化物導電層はソース電極142a、ドレイン電極142bと同じフォトリソグラフィ工程によって形状を加工することができる。また、該酸化物導電層を、酸化物半導体層144を形成するためのフォトリソグラフィ工程においてさらに同じマスクによって形状を加工してもよい。ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層144とソース電極142a、ドレイン電極142bとの間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ162の高速動作をすることができる。また、酸化物半導体層144、酸化物導電層、ドレイン電極142bの構成とすることによって、トランジスタ162の耐圧を向上させることができる。ソース領域及びドレイン領域として酸化物導電層を用いることは、周辺回路駆動回路の周波数特性を向上させるためにも有効である。金属電極モリブデンやタングステン等と酸化物半導体層との接触に比べ、金属電極モリブデンやタングステン等と酸化物導電層との接触は、接触抵抗を下げることができるからである。酸化物半導体層とソース電極層及びドレイン電極層との間に酸化物導電層を介在させることで接触抵抗を低減でき、周辺回路駆動回路の周波数特性を向上させることができる。次に、酸化物半導体層144を覆うようにゲート絶縁層146を形成する図12B参照。ゲート絶縁層146は、CVD法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0などを含むように形成するのが好適である。また、ゲート絶縁層146は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。例えば、酸化ハフニウムは比誘電率が15程度であり、酸化シリコンの比誘電率の3~4と比較して非常に大きな値を有している。このような材料を用いることにより、酸化シリコン換算で15nm未満、好ましくは2nm以上10nm以下のゲート絶縁層を実現することも容易になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。また、ゲート絶縁層146のように、酸化物半導体層144と接する膜には、金属酸化物膜を用いることが好ましい。金属酸化物膜は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンなどの材料を用いて形成する。また、13族元素および酸素を含む材料を用いて形成することもできる。13族元素および酸素を含む材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウムおよび酸化ガリウムアルミニウムのいずれか一または複数を含む材料などがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量原子よりアルミニウムの含有量原子が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量原子がアルミニウムの含有量原子以上のものを示す。金属酸化物膜は、上述の材料を用いて、単層構造または積層構造で形成することができる。ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。上述のように、第1の熱処理と第2の熱処理の少なくとも一方を適用することで、酸化物半導体層144を、その主成分以外の不純物が極力含まれないように高純度化することができる。次に、ゲート絶縁層146上にゲート電極148を形成する。ゲート電極148は、ゲート絶縁層146上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極148となる導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極142aまたはドレイン電極142bなどの場合と同様であり、これらの記載を参酌できる。以上により、高純度化された酸化物半導体層144を用いたトランジスタ162が完成する図12C参照。このようなトランジスタ162は、オフ電流が十分低減されているという特徴を有する。このため、当該トランジスタを書き込み用のトランジスタとして用いることで、長時間の電荷保持を行うことができる。次に、ゲート絶縁層146およびゲート電極148上に、絶縁層150を形成する図12D参照。絶縁層150は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて、単層または積層で形成することができる。なお、絶縁層150には、誘電率の低い材料や、誘電率の低い構造多孔性の構造などを用いることが望ましい。絶縁層150の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。次に、ソース電極142aと重畳するように、絶縁層150上に電極152を形成する図13A参照。電極152は、ゲート電極148と同様の方法および材料で形成することができるので、詳細は、上記ゲート電極148の記載を参酌することができる。以上により、容量素子164が完成する。次に、絶縁層150および電極152上に、絶縁層154を形成する。絶縁層150、絶縁層154に、ゲート電極148にまで達する開口を形成した後、開口に電極170を形成し、絶縁層154上に、電極170に接する配線171を形成する図13B参照。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。次に、電極152および配線171上に、絶縁層172を形成する。次に、ゲート絶縁層146、絶縁層150、絶縁層154、および絶縁層172に、ドレイン電極142bにまで達する開口を形成した後、開口に電極156を形成し、絶縁層172上に、電極156に接する配線158を形成する図13C参照。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。絶縁層154および絶縁層172は、絶縁層150と同様に、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて、単層または積層で形成することができる。なお、絶縁層154および絶縁層172には、誘電率の低い材料や、誘電率の低い構造多孔性の構造などを用いることが望ましい。絶縁層154および絶縁層172の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、上記絶縁層154および絶縁層172は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層154および絶縁層172を形成することで、半導体装置を微細化した場合などにおいても、絶縁層154および絶縁層172上に、電極や配線などを好適に形成することができるためである。なお、絶縁層154および絶縁層172の平坦化は、CMP化学的機械的研磨などの方法を用いて行うことができる。電極170および電極156は、例えば、開口を含む領域にPVD法やCVD法などを用いて導電層を形成した後、エッチング処理やCMPといった方法を用いて、上記導電層の一部を除去することにより形成することができる。より具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここではドレイン電極142bとの接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。配線171および配線158は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて導電層を形成した後、当該導電層を所望の形状にエッチング加工することによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極142aなどと同様である。なお、上記工程の後に、各種配線や電極などを形成しても良い。配線や電極は、いわゆるダマシン法や、デュアルダマシン法などの方法を用いて形成することができる。以上の工程より、図5及び図9ABに示すような構成の半導体装置を作製することができる。また、本実施の形態に示す半導体装置では、半導体装置の各メモリセルを構成する、酸化物半導体を用いたトランジスタを直列に接続することにより、メモリセル間で、酸化物半導体を用いたトランジスタのソース電極およびドレイン電極を共有することができる。これにより、メモリセルの占有面積を低減することができるので、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、本明細書に開示する半導体装置に適用できるトランジスタの例を示す。本明細書に開示する半導体装置に適用できるトランジスタの構造は特に限定されず、例えばトップゲート構造、又はボトムゲート構造のスタガ型及びプレーナ型などを用いることができる。また、トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、2つ形成されるダブルゲート構造もしくは3つ形成されるトリプルゲート構造であっても良い。また、チャネル形成領域の上下にゲート絶縁層を介して配置された2つのゲート電極層を有する、デュアルゲート型でもよい。本明細書に開示する半導体装置例えば、実施の形態1及び実施の形態2におけるトランジスタ162に適用できるトランジスタの断面構造の例を図15A乃至Dに示す。図15A乃至Dに示すトランジスタは絶縁層400上に設ける例を示すが、ガラス基板などの基板上に設けられてもよい。なお、図15A乃至Dに示すトランジスタを実施の形態1及び実施の形態2におけるトランジスタ162に適用する場合、絶縁層400は、絶縁層128に相当する。図15Aに示すトランジスタ410は、ボトムゲート構造の薄膜トランジスタの一つであり、逆スタガ型薄膜トランジスタともいう。トランジスタ410は、絶縁層400上に、ゲート電極層401、ゲート絶縁層402、酸化物半導体層403、ソース電極層405a、及びドレイン電極層405bを含む。また、トランジスタ410を覆い、酸化物半導体層403に積層する絶縁層407が設けられている。絶縁層407上にはさらに絶縁層409が形成されている。図15Bに示すトランジスタ420は、チャネル保護型チャネルストップ型ともいうと呼ばれるボトムゲート構造の一つであり逆スタガ型薄膜トランジスタともいう。トランジスタ420は、絶縁層400上に、ゲート電極層401、ゲート絶縁層402、酸化物半導体層403、酸化物半導体層403のチャネル形成領域を覆うチャネル保護層として機能する絶縁層427、ソース電極層405a、及びドレイン電極層405bを含む。また、トランジスタ420を覆い、絶縁層409が形成されている。図15C示すトランジスタ430はボトムゲート型の薄膜トランジスタであり、絶縁表面を有する基板である絶縁層400上に、ゲート電極層401、ゲート絶縁層402、ソース電極層405a、ドレイン電極層405b、及び酸化物半導体層403を含む。また、トランジスタ430を覆い、酸化物半導体層403に接する絶縁層407が設けられている。絶縁層407上にはさらに絶縁層409が形成されている。トランジスタ430においては、ゲート絶縁層402は絶縁層400及びゲート電極層401上に接して設けられ、ゲート絶縁層402上にソース電極層405a、ドレイン電極層405bが接して設けられている。そして、ゲート絶縁層402、及びソース電極層405a、ドレイン電極層405b上に酸化物半導体層403が設けられている。図15Dに示すトランジスタ440は、トップゲート構造の薄膜トランジスタの一つである。トランジスタ440は、絶縁層400上に、絶縁層437、酸化物半導体層403、ソース電極層405a、及びドレイン電極層405b、ゲート絶縁層402、ゲート電極層401を含み、ソース電極層405a、ドレイン電極層405bにそれぞれ配線層436a、配線層436bが接して設けられ電気的に接続している。ボトムゲート構造のトランジスタ410、420、430を基板上に設ける場合、下地膜となる絶縁膜を基板とゲート電極層の間に設けてもよい。下地膜は、基板からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。ゲート電極層401の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。ゲート絶縁層402は、プラズマCVD法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を単層で又は積層して形成することができる。例えば、第1のゲート絶縁層としてプラズマCVD法により膜厚50nm以上200nm以下の窒化シリコン層SiNyy>0を形成し、第1のゲート絶縁層上に第2のゲート絶縁層として膜厚5nm以上300nm以下の酸化シリコン層SiOxx>0を積層して、合計膜厚200nmのゲート絶縁層とする。ソース電極層405a、ドレイン電極層405bに用いる導電層としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wからから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等を用いることができる。また、Al、Cuなどの金属層の下側又は上側の一方または双方にTi、Mo、Wなどの高融点金属層を積層させた構成としても良い。また、Al膜に生ずるヒロックやウィスカーの発生を防止する元素Si、Nd、Scなどが添加されているAl材料を用いることで耐熱性を向上させることが可能となる。ソース電極層405a、ドレイン電極層405bに接続する配線層436a、配線層436bのような導電層も、ソース電極層405a、ドレイン電極層405bと同様な材料を用いることができる。また、ソース電極層405a、ドレイン電極層405bこれと同じ層で形成される配線層を含むとなる導電層としては導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する、酸化インジウム酸化亜鉛合金In2O3―ZnOまたはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。絶縁層407、427、437は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁層409は、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。また、絶縁層409上にトランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料low-k材料等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。また、酸化物半導体層403とソース電極層405a、ドレイン電極層405bとの間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。図15Dのトランジスタ440に酸化物導電層を設けたトランジスタ441、442を図16ABに示す。図16ABのトランジスタ441、442は、酸化物半導体層403とソース電極層405a、ドレイン電極層405bとの間に、ソース領域及びドレイン領域として機能する酸化物導電層404a、404bが形成されている。図16ABのトランジスタ441、442は作製工程により酸化物導電層404a、404bの形状が異なる例である。図16Aのトランジスタ441では、酸化物半導体層と酸化物導電層の積層を形成し、酸化物半導体層と酸化物導電層との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層403と酸化物導電層を形成する。酸化物半導体層及び酸化物導電層上にソース電極層405a、ドレイン電極層405bを形成した後、ソース電極層405a、ドレイン電極層405bをマスクとして、島状の酸化物導電層をエッチングし、ソース領域およびドレイン領域となる酸化物導電層404a、404bを形成する。図16Bのトランジスタ442では、酸化物半導体層403上に酸化物導電層を形成し、その上に金属導電層を形成し、酸化物導電層および金属導電層を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層404a、404b、ソース電極層405a、ドレイン電極層405bを形成する。なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件エッチング材の種類、濃度、エッチング時間等を適宜調整する。酸化物導電層404a、404bの成膜方法は、スパッタリング法や真空蒸着法電子ビーム蒸着法などや、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。また、上記材料に酸化珪素を含ませてもよい。ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層403とソース電極層405a、ドレイン電極層405bとの間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ441、442が高速動作をすることができる。また、酸化物半導体層403、酸化物導電層404a、404b、ソース電極層405a、ドレイン電極層405bの構成とすることによって、トランジスタ441、442の耐圧を向上させることができる。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態4上記実施の形態1乃至3において、トランジスタの半導体層に用いることのできる酸化物半導体層の一形態を、図17を用いて説明する。本実施の形態の酸化物半導体層は、第1の結晶性酸化物半導体層上に第1の結晶性酸化物半導体層よりも厚い第2の結晶性酸化物半導体層を有する積層構造である。絶縁層400上に絶縁層437を形成する。本実施の形態では、絶縁層437として、PCVD法またはスパッタリング法を用いて、50nm以上600nm以下の膜厚の酸化物絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることができる。次に、絶縁層437上に膜厚1nm以上10nm以下の第1の酸化物半導体層を形成する。第1の酸化物半導体層の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は200°C以上400°C以下とする。本実施の形態では、酸化物半導体成膜用ターゲットIn-Ga-Zn-O系酸化物半導体成膜用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度250°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚5nmの第1の酸化物半導体層を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第1の加熱処理を行う。第1の加熱処理の温度は、400°C以上750°C以下とする。第1の加熱処理によって第1の結晶性酸化物半導体層450aを形成する図17A参照。成膜時の基板温度や第1の加熱処理の温度にもよるが、成膜や第1の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、C軸配向した結晶が得られる。第1の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に1層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。第1の加熱処理によって、酸化物絶縁層である絶縁層437中の酸素を第1の結晶性酸化物半導体層450aとの界面またはその近傍界面からプラスマイナス5nmに拡散させて、第1の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁膜として用いられる絶縁層437は、膜中バルク中、第1の結晶性酸化物半導体層450aと絶縁層437の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。次いで、第1の結晶性酸化物半導体層450a上に10nmよりも厚い第2の酸化物半導体層を形成する。第2の酸化物半導体層の形成は、スパッタリング法を用い、その成膜時における基板温度は200°C以上400°C以下とする。成膜時における基板温度を200°C以上400°C以下とすることにより、第1の結晶性酸化物半導体層の表面上に接して成膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる。本実施の形態では、酸化物半導体成膜用ターゲットIn-Ga-Zn-O系酸化物半導体成膜用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度400°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚25nmの第2の酸化物半導体層を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素、または酸素雰囲気下、或いは窒素と酸素の混合雰囲気とし、第2の加熱処理を行う。第2の加熱処理の温度は、400°C以上750°C以下とする。第2の加熱処理によって第2の結晶性酸化物半導体層450bを形成する図17B参照。第2の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第2の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第2の加熱処理によって、第1の結晶性酸化物半導体層450aを核として膜厚方向、即ち底部から内部に結晶成長が進行して第2の結晶性酸化物半導体層450bが形成される。また、絶縁層437の形成から第2の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層437の形成から第2の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など下に制御することが好ましく、例えば、水分については露点-40°C以下、好ましくは露点-50°C以下の乾燥窒素雰囲気とする。次いで、第1の結晶性酸化物半導体層450aと第2の結晶性酸化物半導体層450bからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層453を形成する図17C参照。図では、第1の結晶性酸化物半導体層450aと第2の結晶性酸化物半導体層450bの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。また、上記作製方法により、得られる第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、C軸配向を有していることを特徴の一つとしている。ただし、第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、C軸配向を有した結晶CAxisAlignedCrystal;CAACとも呼ぶを含む酸化物を有する。なお、第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、一部に結晶粒界を有している。なお、第1の結晶性酸化物半導体層および第2の結晶性酸化物半導体層は、四元系金属の酸化物であるIn-Sn-Ga-Zn-O系の材料や、三元系金属の酸化物であるIn-Ga-Zn-O系の材料IGZOとも表記する。、In-Sn-Zn-O系の材料ITZOとも表記する。、In-Al-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料や、In-Hf-Zn-O系の材料、In-La-Zn-O系の材料、In-Ce-Zn-O系の材料、In-Pr-Zn-O系の材料、In-Nd-Zn-O系の材料、In-Sm-Zn-O系の材料、In-Eu-Zn-O系の材料、In-Gd-Zn-O系の材料、In-Tb-Zn-O系の材料、In-Dy-Zn-O系の材料、In-Ho-Zn-O系の材料、In-Er-Zn-O系の材料、In-Tm-Zn-O系の材料、In-Yb-Zn-O系の材料、In-Lu-Zn-O系の材料や、二元系金属の酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料、Sn-Mg-O系の材料、In-Mg-O系の材料や、In-Ga-O系の材料、一元系金属の酸化物であるIn-O系の材料、Sn-O系の材料、Zn-O系の材料などがある。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In-Ga-Zn-O系の材料とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。また、第1の結晶性酸化物半導体層上に第2の結晶性酸化物半導体層を形成する2層構造に限定されず、第2の結晶性酸化物半導体層の形成後に第3の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、3層以上の積層構造としてもよい。上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層453を、本明細書に開示する半導体装置に適用できるトランジスタ例えば、実施の形態1及び実施の形態2におけるトランジスタ162、実施の形態3におけるトランジスタ410、420、430、440、441、442に、適宜用いることができる。また、酸化物半導体層403として本実施の形態の酸化物半導体積層を用いた実施の形態3におけるトランジスタ440においては、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向一方の面から他方の面に流れる方向、具体的に図15Dでは上下方向に流れる構造ではない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタに光照射が行われ、またはBTストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。酸化物半導体層453のような第1の結晶性酸化物半導体層と第2の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。実施の形態5本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図14を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図14Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図14Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。図14Cは、電子ペーパーを実装した電子書籍であり、電子書籍720は筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図14Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図14Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。図14Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。図14Fは、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。実施の形態6本実施の形態では、本明細書に開示する半導体装置に適用できるトランジスタの例を示す。また、該トランジスタの特性を計算シミュレーションした結果を示す。本実施の形態に示すトランジスタは上記実施の形態で示すトランジスタ162として好適に用いることができる。酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。半導体本来の移動度をμ0、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁粒界等が存在すると仮定すると、以下の式で表現できる。ここで、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、以下の式で表される。ここで、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Idは、以下の式となる。ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vdはドレイン電圧である。上式の両辺をVgで割り、更に両辺の対数を取ると、以下のようになる。数5の右辺はVgの関数である。この式からわかるように、縦軸をlnId/Vg、横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。酸化物半導体としては、インジウムIn、スズSn、亜鉛Znの比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。このようにして求めた欠陥密度等をもとに数2および数3よりμ0=120cm2/Vsが導出される。欠陥のあるIn-Sn-Zn酸化物で測定される移動度は35cm2/Vs程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ0は120cm2/Vsとなると予想できる。ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、チャネルとゲート絶縁層との界面からxだけ離れた場所における移動度μ1は、以下の式で表される。ここで、Dはゲート電極方向の電界、B、Gは定数である。BおよびGは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm/s、G=10nm界面散乱が及ぶ深さである。Dが増加するすなわち、ゲート電圧が高くなると数6の第2項が増加するため、移動度μ1は低下することがわかる。半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ2を計算した結果を図21に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。さらに、ゲート電極、ソース電極、ドレイン電極の仕事関数をそれぞれ、5.5電子ボルト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁層の厚さは100nm、比誘電率は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。図21で示されるように、ゲート電圧1V強で移動度100cm2/Vs以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすることAtomicLayerFlatnessが望ましい。このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図22乃至図24に示す。なお、計算に用いたトランジスタの断面構造を図25に示す。図25に示すトランジスタは酸化物半導体層にnの導電型を呈する半導体領域2103aおよび半導体領域2103cを有する。半導体領域2103aおよび半導体領域2103cの抵抗率は2×10-3Ωcmとする。図25Aに示すトランジスタは、絶縁層2101と、絶縁層2101に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物2102の上に形成される。トランジスタは半導体領域2103a、半導体領域2103cと、それらに挟まれ、チャネル形成領域となる真性の半導体領域2103bと、ゲート電極2105を有する。ゲート電極2105の幅を33nmとする。図25に示すトランジスタは、上記実施の形態におけるトランジスタ162として用いることができる。また、図10に示すトランジスタと同様に、ゲート電極2105と半導体領域2103bの間に、ゲート絶縁層2104を有し、半導体領域2103aおよび半導体領域2103cに接して、ソース電極2108aおよびドレイン電極2108bを有する。なお、このトランジスタにおけるチャネル幅を40nmとする。図25に示すトランジスタは、図10に示すトランジスタに加えゲート電極2105の両側面にはサイドウォール絶縁層2106aおよびサイドウォール絶縁層2106b、ゲート電極2105の上部には、ゲート電極2105と他の配線との短絡を防止するための絶縁物2107を有する。サイドウォール絶縁層の幅は5nmとする。図25Bに示すトランジスタは、絶縁層2101と、酸化アルミニウムよりなる埋め込み絶縁物2102の上に形成され、半導体領域2103a、半導体領域2103cと、それらに挟まれた真性の半導体領域2103bと、幅33nmのゲート電極2105とゲート絶縁層2104とサイドウォール絶縁層2106aおよびサイドウォール絶縁層2106bと絶縁物2107とソース電極2108aおよびドレイン電極2108bを有する点で図25Aに示すトランジスタと同じである。図25Aに示すトランジスタと図25Bに示すトランジスタの相違点は、サイドウォール絶縁層2106aおよびサイドウォール絶縁層2106bの下の半導体領域の導電型である。図25Aに示すトランジスタでは、サイドウォール絶縁層2106aおよびサイドウォール絶縁層2106bの下の半導体領域はnの導電型を呈する半導体領域2103aおよび半導体領域2103cであるが、図25Bに示すトランジスタでは、真性の半導体領域2103bである。すなわち、半導体領域2103a半導体領域2103cとゲート電極2105がLoffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Loffをオフセット長という。図から明らかなように、オフセット長は、サイドウォール絶縁層2106aサイドウォール絶縁層2106bの幅と同じである。その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用した。図22は、図25Aに示される構造のトランジスタのドレイン電流Id、実線および移動度μ、点線のゲート電圧Vg、ゲート電極とソース電極の電位差依存性を示す。ドレイン電流Idは、ドレイン電圧ドレイン電極とソース電極の電位差を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図22Aはゲート絶縁層の厚さを15nmとしたものであり、図22Bは10nmとしたものであり、図22Cは5nmとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Idオフ電流が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Idオン電流には目立った変化が無い。ゲート電圧1V前後で、ドレイン電流はメモリセル等で必要とされる10μAを超えることが示された。図23は、図25Bに示される構造のトランジスタで、オフセット長Loffを5nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図23Aはゲート絶縁層の厚さを15nmとしたものであり、図23Bは10nmとしたものであり、図23Cは5nmとしたものである。また、図24は、図25Bに示される構造のトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図24Aはゲート絶縁層の厚さを15nmとしたものであり、図24Bは10nmとしたものであり、図24Cは5nmとしたものである。いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。なお、移動度μのピークは、図22では80cm2/Vs程度であるが、図23では60cm2/Vs程度、図24では40cm2/Vsと、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧1V前後で、ドレイン電流はメモリセル等で必要とされる10μAを超えることが示された。実施の形態7本実施の形態では、本明細書に開示する半導体装置に適用できるトランジスタの例を示す。本実施の形態に示すトランジスタは上記実施の形態で示すトランジスタ162として好適に用いることができる。本実施の形態では、In-Sn-Zn-O膜を酸化物半導体層に用いたトランジスタの一例について、図33などを用いて説明する。図33は、コプラナー型であるトップゲート構造のトランジスタの上面図および断面図である。図33Aにトランジスタの上面図を示す。また、図33Bに図33Aの一点鎖線B1-B2に対応する断面B1-B2を示す。図33Bに示すトランジスタは、基板3100と、基板3100上に設けられた絶縁層3102と、絶縁層3102の周辺に設けられた埋め込み絶縁物3104と、絶縁層3102および埋め込み絶縁物3104上に設けられた高抵抗領域3106aおよび低抵抗領域3106bを有する酸化物半導体層3106と、酸化物半導体層3106上に設けられたゲート絶縁層3108と、ゲート絶縁層3108を介して酸化物半導体層3106と重畳して設けられたゲート電極3110と、ゲート電極3110の側面と接して設けられたサイドウォール絶縁層3112と、少なくとも低抵抗領域3106bと接して設けられた一対の電極3114と、少なくとも酸化物半導体層3106、ゲート電極3110および一対の電極3114を覆って設けられた層間絶縁膜3116と、層間絶縁膜3116に設けられた開口部を介して少なくとも一対の電極3114の一方と接続して設けられた配線3118と、を有する。なお、図示しないが、層間絶縁膜3116および配線3118を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜3116の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。実施の形態8本実施の形態では、本明細書に開示する半導体装置に適用できるトランジスタの例を示す。本実施の形態に示すトランジスタは上記実施の形態で示すトランジスタ162として好適に用いることができる。本実施の形態では、上記とは異なるIn-Sn-Zn-O膜を酸化物半導体層に用いたトランジスタの他の一例について示す。図34は、本実施の形態で作製したトランジスタの構造を示す上面図および断面図である。図34Aはトランジスタの上面図である。また、図34Bは図34Aの一点鎖線C1-C2に対応する断面図である。図34Bに示すトランジスタは、基板3600と、基板3600上に設けられた絶縁層3602と、絶縁層3602上に設けられた酸化物半導体層3606と、酸化物半導体層3606と接する一対の電極3614と、酸化物半導体層3606および一対の電極3614上に設けられたゲート絶縁層3608と、ゲート絶縁層3608を介して酸化物半導体層3606と重畳して設けられたゲート電極3610と、ゲート絶縁層3608およびゲート電極3610を覆って設けられた層間絶縁膜3616と、層間絶縁膜3616に設けられた開口部を介して一対の電極3614と接続する配線3618と、層間絶縁膜3616および配線3618を覆って設けられた保護膜3620と、を有する。基板3600としてはガラス基板を、絶縁層3602としては酸化シリコン膜を、酸化物半導体層3606としてはIn-Sn-Zn-O膜を、一対の電極3614としてはタングステン膜を、ゲート絶縁層3608としては酸化シリコン膜を、ゲート電極3610としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜3616としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線3618としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜3620としてはポリイミド膜を、それぞれ用いた。なお、図34Aに示す構造のトランジスタにおいて、ゲート電極3610と一対の電極3614との重畳する幅をLovと呼ぶ。同様に、酸化物半導体層3606に対する一対の電極3614のはみ出しをdWと呼ぶ。In、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体層を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で5atomic以上含まれる元素をいう。In、Sn、Znを主成分とする酸化物半導体層の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリオフ化させることが可能となる。例えば、図26A~Cは、In、Sn、Znを主成分とし、チャネル長Lが3μm、チャネル幅Wが10μmである酸化物半導体層と、厚さ100nmのゲート絶縁層を用いたトランジスタの特性である。なお、Vdは10Vとした。図26Aは基板を意図的に加熱せずにスパッタリング法でIn、Sn、Znを主成分とする酸化物半導体層を形成したときのトランジスタ特性である。このとき電界効果移動度は18.8cm2/Vsecが得られている。一方、基板を意図的に加熱してIn、Sn、Znを主成分とする酸化物半導体層を形成すると電界効果移動度を向上させることが可能となる。図26Bは基板を200°Cに加熱してIn、Sn、Znを主成分とする酸化物半導体層を形成したときのトランジスタ特性を示すが、電界効果移動度は32.2cm2/Vsecが得られている。電界効果移動度は、In、Sn、Znを主成分とする酸化物半導体層を形成した後に熱処理をすることによって、さらに高めることができる。図26Cは、In、Sn、Znを主成分とする酸化物半導体層を200°Cでスパッタリング成膜した後、650°Cで熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm2/Vsecが得られている。基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体層中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体層から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には100cm2/Vsecを超える電界効果移動度を実現することも可能になると推定される。In、Sn、Znを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。基板を意図的に加熱して成膜すること及び/又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリオフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半導体層をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体層を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリオフとなる方向に動き、このような傾向は図26Aと図26Bの対比からも確認することができる。なお、しきい値電圧はIn、Sn及びZnの比率を変えることによっても制御することが可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノーマリオフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn=2:1:3とすることで結晶性の高い酸化物半導体層を得ることができる。意図的な基板加熱温度若しくは熱処理温度は、150°C以上、好ましくは200°C以上、より好ましくは400°C以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリオフ化を図ることが可能となる。また、意図的に基板を加熱した成膜及び/又は成膜後に熱処理をすることで、ゲートバイアスストレスに対する安定性を高めることができる。例えば、2MV/cm、150°C、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V未満を得ることができる。実際に、酸化物半導体層成膜後に加熱処理を行っていない試料1と、650°Cの加熱処理を行った試料2のトランジスタに対してBT試験を行った。まず基板温度を25°Cとし、Vdを10Vとし、トランジスタのVg-Id特性の測定を行った。次に、基板温度を150°Cとし、Vdを0.1Vとした。次に、ゲート絶縁層に印加される電界強度が2MV/cmとなるようにVgに20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdを10Vとし、トランジスタのVg-Id測定を行った。これをプラスBT試験と呼ぶ。同様に、まず基板温度を25°Cとし、Vdを10Vとし、トランジスタのVg-Id特性の測定を行った。次に、基板温度を150°Cとし、Vdを0.1Vとした。次に、ゲート絶縁層に印加される電界強度が-2MV/cmとなるようにVgに-20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdを10Vとし、トランジスタのVg-Id測定を行った。これをマイナスBT試験と呼ぶ。試料1のプラスBT試験の結果を図27Aに、マイナスBT試験の結果を図27Bに示す。また、試料2のプラスBT試験の結果を図28Aに、マイナスBT試験の結果を図28Bに示す。試料1のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ1.80Vおよび-0.42Vであった。また、試料2のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった。試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体層に注入する方法を適用しても良い。酸化物半導体中及び該酸化物半導体と接する膜膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1020/cm3以下のとすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体層を得ることができる。例えば、組成比In:Sn:Zn=1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体層は、X線回折XRD:X-RayDiffractionでハローパタンが観測される。この成膜された酸化物半導体層を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば650°Cの熱処理を行うことで、X線回折により明確な回折ピークを観測することができる。実際に、In-Sn-Zn-O膜のXRD分析を行った。XRD分析には、BrukerAXS社製X線回折装置D8ADVANCEを用い、Out-of-Plane法で測定した。XRD分析を行った試料として、試料Aおよび試料Bを用意した。以下に試料Aおよび試料Bの作製方法を説明する。脱水素化処理済みの石英基板上にIn-Sn-Zn-O膜を100nmの厚さで成膜した。In-Sn-Zn-O膜は、スパッタリング装置を用い、酸素雰囲気で電力を100WDCとして成膜した。ターゲットは、In:Sn:Zn=1:1:1[原子数比]のIn-Sn-Zn-Oターゲットを用いた。なお、成膜時の基板加熱温度は200°Cとした。このようにして作製した試料を試料Aとした。次に、試料Aと同様の方法で作製した試料に対し加熱処理を650°Cの温度で行った。加熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。図29に試料Aおよび試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピークが観測されなかったが、試料Bでは、2θが35deg近傍および37deg~38degに結晶由来のピークが観測された。このように、In、Sn、Znを主成分とする酸化物半導体は成膜時に基板を意図的に加熱すること及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリオフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅1μmあたりの電流値を示す。具体的には、図30に示すように、オフ電流は基板温度が125°Cの場合には1aA/μm1×10-18A/μm以下、85°Cの場合には100zA/μm1×10-19A/μm以下、室温27°Cの場合には1zA/μm1×10-21A/μm以下にすることができる。好ましくは、オフ電流は125°Cにおいて0.1aA/μm1×10-19A/μm以下に、85°Cにおいて10zA/μm1×10-20A/μm以下に、室温において0.1zA/μm1×10-22A/μm以下にすることができる。もっとも、酸化物半導体層の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点-70°C以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。また、酸化物半導体層成膜後に650°Cの加熱処理を行った試料のトランジスタにおいて、基板温度と電気的特性の関係について評価した。測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lovが0μm、dWが0μmである。なお、Vdsは10Vとした。なお、基板温度は-40°C、-25°C、25°C、75°C、125°Cおよび150°Cで行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体層に対する一対の電極のはみ出しをdWと呼ぶ。図31に、Id実線および電界効果移動度点線のVg依存性を示す。また、図32Aに基板温度としきい値電圧の関係を、図32Bに基板温度と電界効果移動度の関係を示す。図32Aより、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は-40°C~150°Cで1.09V~-0.23Vであった。また、図32Bより、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は-40°C~150°Cで36cm2/Vs~32cm2/Vsであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。上記のようなIn、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30cm2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Si半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。"