"結晶性を有する酸化物半導体層と、ゲート絶縁層と、ゲート電極を有し、前記酸化物半導体層は、第1の酸化物半導体領域と、一対の第2の酸化物半導体領域を有し、前記一対の第2の酸化物半導体領域は、前記第1の酸化物半導体領域を挟んで形成され、前記第1の酸化物半導体領域は、前記ゲート絶縁層を介して前記ゲート電極と重畳していることを特徴とする半導体装置。結晶性を有する酸化物半導体層と、ゲート絶縁層と、ゲート電極を有し、前記酸化物半導体層は、第1の酸化物半導体領域と、一対の第2の酸化物半導体領域と、一対の第3の酸化物半導体領域を有し、前記一対の第3の酸化物半導体領域は、前記第1の酸化物半導体領域を挟んで形成され、前記一対の第2の酸化物半導体領域は、前記一対の第3の酸化物半導体領域を挟んで形成され、前記第1の酸化物半導体領域は、前記ゲート絶縁層を介して前記ゲート電極と重畳していることを特徴とする半導体装置。請求項2において、前記一対の第3の酸化物半導体領域は、第15族元素のうち少なくとも一種類の元素を含むことを特徴とする半導体装置。請求項3において、前記一対の第3の酸化物半導体領域に含まれる前記元素の濃度は、5×1018atoms/cm3以上、5×1019atoms/cm3未満であることを特徴とする半導体装置。請求項3または請求項4において、前記一対の第3の酸化物半導体領域に含まれる前記元素は、窒素であることを特徴とする半導体装置。請求項2乃至請求項5のいずれか一項において、前記一対の第3の酸化物半導体領域は、ウルツ鉱型の結晶構造を有することを特徴とする半導体装置。請求項1乃至請求項6のいずれか一項において、前記一対の第2の酸化物半導体領域は、第15族元素のうち少なくとも一種類の元素を含むことを特徴とする半導体装置。請求項7において、前記一対の第2の酸化物半導体領域に含まれる前記元素の濃度は、5×1019atoms/cm3以上、1×1022atoms/cm3以下であることを特徴とする半導体装置。請求項7または請求項8において、前記一対の第3の酸化物半導体領域に含まれる前記元素は、窒素であることを特徴とする半導体装置。請求項1乃至請求項9のいずれか一項において、前記一対の第2の酸化物半導体領域は、ウルツ鉱型の結晶構造を有することを特徴とする半導体装置。請求項1乃至請求項10のいずれか一項において、前記酸化物半導体層は、亜鉛、インジウム、またはガリウムを含むことを特徴とする半導体装置。請求項1乃至請求項11のいずれか一項において、前記酸化物半導体層は、非単結晶半導体であることを特徴とする半導体装置。結晶性を有する酸化物半導体層を形成し、前記酸化物半導体層上にゲート絶縁層を形成し、前記ゲート絶縁層上にゲート電極を形成し、前記ゲート電極をマスクとして、前記酸化物半導体層に第15族元素のうち少なくとも一種類の元素を添加し、熱処理により前記酸化物半導体層の前記元素が添加された領域に、ウルツ鉱型の結晶構造を付与することを特徴とする半導体装置の作製方法。請求項13において、前記元素は窒素であることを特徴とする半導体装置の作製方法。結晶性を有する酸化物半導体層を形成し、前記酸化物半導体層上にゲート絶縁層を形成し、前記ゲート絶縁層上にゲート電極を形成し、第1のドープ工程により、前記ゲート電極をマスクとして前記酸化物半導体層に第15族元素のうち少なくとも一種類の元素を添加し、前記ゲート電極の側面にサイドウォールを形成し、第2のドープ工程により、前記ゲート電極と前記サイドウォールをマスクとして前記酸化物半導体層に第15族元素のうち少なくとも一種類の元素を添加し、熱処理により、前記第1のドープ工程及び前記第2のドープ工程により前記酸化物半導体層の前記元素が添加された領域に、ウルツ鉱型の結晶構造を付与することを特徴とする半導体装置の作製方法。請求項15において、前記第1のドープ工程により、前記酸化物半導体層に添加される前記元素は窒素であることを特徴とする半導体装置の作製方法。請求項15または請求項16において、前記第2のドープ工程により、前記酸化物半導体層に添加される前記元素は窒素であることを特徴とする半導体装置の作製方法。請求項15乃至請求項17のいずれか一項において、前記第1のドープ工程で前記酸化物半導体層に添加される前記元素の濃度は、前記第2のドープ工程で前記酸化物半導体層に添加される前記元素の濃度よりも低いことを特徴とする半導体装置の作製方法。請求項13乃至請求項18において、前記酸化物半導体層は、亜鉛、インジウム、またはガリウムを含むことを特徴とする半導体装置の作製方法。請求項13乃至請求項19のいずれか一項において、前記酸化物半導体層は、非単結晶半導体であることを特徴とする半導体装置の作製方法。高速動作可能な半導体装置を提供することを課題の一とする。短チャネル効果による電気特性の変動が生じにくい半導体装置を提供することを課題の一とする。また、自己整合プロセスによりソース領域及びドレイン領域を形成し、微細化しやすい半導体装置を提供することを課題の一とする。また、チャネル部分よりも低抵抗なソース領域及びドレイン領域を形成することにより、ソース電極及びドレイン電極との接触抵抗を低減させることができ、オン電流を向上させた半導体装置を提供することを課題の一とする。信頼性の高い半導体装置を提供することを課題の一とする。本発明の一態様は、結晶性を有する酸化物半導体層と、ゲート絶縁層と、ゲート電極を有し、酸化物半導体層は、第1の酸化物半導体領域と、一対の第2の酸化物半導体領域を有し、一対の第2の酸化物半導体領域は、第1の酸化物半導体領域を挟んで形成され、第1の酸化物半導体領域は、ゲート絶縁層を介してゲート電極と重畳していることを特徴とする半導体装置である。また、本発明の一態様は、結晶性を有する酸化物半導体層と、ゲート絶縁層と、ゲート電極を有し、酸化物半導体層は、第1の酸化物半導体領域と、一対の第2の酸化物半導体領域と、一対の第3の酸化物半導体領域を有し、一対の第3の酸化物半導体領域は、第1の酸化物半導体領域を挟んで形成され、一対の第2の酸化物半導体領域は、一対の第3の酸化物半導体領域を挟んで形成され、第1の酸化物半導体領域は、ゲート絶縁層を介してゲート電極と重畳していることを特徴とする半導体装置である。酸化物半導体層に非単結晶半導体を用いる。第1の酸化物半導体領域は、CAAC-OSCAxisAlignedCrystallineOxideSemiconductorを有する。CAAC-OSは、c軸がCAAC-OSの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している結晶部を有する。第2の酸化物半導体領域は、第15族元素のうち少なくとも一種類の元素を5×1019atoms/cm3以上、1×1022atoms/cm3以下の濃度で含む。また、第2の酸化物半導体領域に、ウルツ鉱型の結晶構造を付与することもできる。第3の酸化物半導体領域は、第15族元素のうち少なくとも一種類の元素を5×1018atoms/cm3以上、5×1019atoms/cm3未満の濃度で含む。また、第3の酸化物半導体領域に、ウルツ鉱型の結晶構造を付与することもできる。第2の酸化物半導体領域及び第3の酸化物半導体領域は、第1の酸化物半導体領域と異なる結晶構造とすることが可能である。この場合、上記半導体装置が有する酸化物半導体層は、ヘテロ接合を有する。ヘテロ接合を有する酸化物半導体をトランジスタの半導体層に用いることにより、オン電流を大きくする効果が期待できる。また、オフ電流を小さくする効果も期待できる。酸化物半導体は、In、Ga、Sn及びZnから選ばれた二種以上の元素を含むことができる。第1の酸化物半導体領域はトランジスタのチャネル形成領域となり、一対の第2の酸化物半導体領域はトランジスタのソース領域及びドレイン領域となり、一対の第3の酸化物半導体領域はトランジスタの低濃度領域となる。トップゲート構造のトランジスタにおいて、ソース領域及びドレイン領域は、ゲート電極をマスクにして酸化物半導体層にドーパントを添加することで形成できる。ゲート電極をマスクにしてソース領域及びドレイン領域を形成することよって、ソース領域及びドレイン領域と、ゲート電極との重なりが生じず、寄生容量を低減することができる。寄生容量を低減できるため、トランジスタを高速動作させることができる。また、トップゲート構造のトランジスタにおいて、チャネル形成領域と、ソース領域及びドレイン領域の間に低濃度領域を形成する場合は、まず、ゲート電極をマスクにして酸化物半導体層に低濃度領域を形成するためのドーパントを添加し、次にゲート電極の側面にサイドウォールを形成し、ゲート電極とサイドウォールをマスクにして、酸化物半導体層にソース領域及びドレイン領域を形成するためのドーパントを添加することで形成できる。ボトムゲート構造のトランジスタにおいて、ソース領域及びドレイン領域は、チャネル保護層をマスクにして、酸化物半導体層にドーパントを添加することで形成できる。該チャネル保護層は、活性層のバックチャネル部分を保護するために形成され、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウムなどから選ばれる材料を、単層もしくは積層させて用いることが好ましい。トランジスタのソース領域、ドレイン領域、及び低濃度領域を形成するためのドーパントの添加は、イオンドーピング法またはイオンインプランテーション法などを用いることができる。ドーパントとしては、窒素Nや燐Pなどの第15族第5B族元素のうち、一種類または複数種類の元素を用いることができる。また、イオンドーピング法またはイオンインプランテーション法により酸化物半導体層へドーパントを添加する際に、ドーパントを、絶縁層を通過して酸化物半導体層へ添加することで、ドーパント添加における酸化物半導体層への過剰なダメージを軽減することができる。また、酸化物半導体層と絶縁層の界面も清浄に保たれるので、トランジスタの特性や信頼性が高まる。また、ドーパントの添加深さ添加領域が制御し易くなり、酸化物半導体層へドーパントを精度よく添加することができる。添加するドーパントの濃度が増加すると酸化物半導体領域のキャリア密度を増加させることができるが、添加するドーパントの濃度が高すぎると、キャリアの移動を阻害し、導電性を低下させることになる。ドーパントが添加された酸化物半導体をソース領域及びドレイン領域に用いることによって、ドーパントが添加されていないチャネル形成領域のバンド端の曲がりを小さくする効果を奏する。一方、ソース領域及びドレイン領域を金属材料で設けた場合、酸化物半導体領域であるチャネルのバンド端の曲がりが無視できなくなり、実効上のチャネル長が短くなってしまうことがある。この傾向はトランジスタのチャネル長が短いときほど顕著である。また、ドーパントを添加した酸化物半導体領域を、トランジスタのソース領域及びドレイン領域として形成することによって、トランジスタのオフ電流を増やさずにトランジスタのオン電流を増大させることができる。また、第3の酸化物半導体領域は、第2の酸化物半導体領域よりも抵抗率を高くする。第3の酸化物半導体領域を設けることにより、第1の酸化物半導体領域と第2の酸化物半導体領域の間に生じる電界を緩和し、トランジスタ特性の劣化を軽減することができる。また、短チャネル効果によるしきい値電圧のマイナスシフトを軽減することができる。電子供与体ドナーとなる水分または水素などの不純物が低減されて高純度化された酸化物半導体purifiedOSは、その後、酸化物半導体に酸素を供給して、酸化物半導体内の酸素欠損を低減することによりi型真性半導体又はi型に限りなく近い実質的にi型化した酸化物半導体とすることができる。そのため、チャネルが形成される半導体層にi型または実質的にi型化された酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。具体的に、高純度化された酸化物半導体は、二次イオン質量分析法SIMS:SecondaryIonMassSpectrometryによる水素濃度の測定値が、5×1018/cm3未満、好ましくは1×1018/cm3以下、より好ましくは5×1017/cm3以下、さらに好ましくは1×1016/cm3以下とする。また、ホール効果測定により測定できるi型または実質的にi型化された酸化物半導体層のキャリア密度は、1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満である。また、酸化物半導体のバンドギャップは、2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。チャネルが形成される半導体層に、i型または実質的にi型化された酸化物半導体を用いることにより、トランジスタのオフ電流を下げることができる。ここで、酸化物半導体中の、水素濃度のSIMS分析について触れておく。SIMS分析は、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をSIMSで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の最大値または最小値を、当該膜中の水素濃度として採用する。さらに、当該膜が存在する領域において、最大値を有する山型のピーク、最小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。本発明の一態様によって、電気特性が良好で、微細化を行いやすい酸化物半導体を用いた半導体装置を提供することができる。また、短チャネル効果による電気特性の変動が生じにくい半導体装置を提供する。また、絶縁層を通過して酸化物半導体中にドーパントを添加することにより、酸化物半導体の薄層化を防ぎ、酸化物半導体と絶縁層の界面も清浄に保たれるので、半導体装置の特性や信頼性を高めることができる。本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。また、本明細書にて用いる第1、第2、第3などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、第1のを第2のまたは第3のなどと適宜置き換えて説明することができる。トランジスタは半導体装置の一形態であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、IGFETInsulatedGateFieldEffectTransistorや薄膜トランジスタTFT:ThinFilmTransistorを含む。また、トランジスタのソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。実施の形態1本実施の形態では、酸化物半導体をチャネルに用いたトランジスタ及びその作製方法について、図1乃至図4を用いて説明する。図1Aは、半導体装置の構成の一形態であるトランジスタ100の構造を説明する上面図であり、図1Bは、図1AにA1-A2の鎖線で示した部位の積層構造を説明する断面図である。なお、図1Aにおいて、基板及び絶縁層の記載は省略している。図1に示すトランジスタ100は、基板101上に下地層102が形成され、下地層102上に酸化物半導体層103が形成されている。また、酸化物半導体層103上にゲート絶縁層104が形成され、ゲート絶縁層104上にゲート電極105が形成されている。また、ゲート電極105上に絶縁層107と絶縁層108が形成され、絶縁層108上に、ソース電極110a及びドレイン電極110bが形成されている。ソース電極110a及びドレイン電極110bは、ゲート絶縁層104、絶縁層107及び絶縁層108に設けられたコンタクトホール109を介して、酸化物半導体層103に電気的に接続されている。酸化物半導体層103は、ゲート絶縁層104を介してゲート電極105と重畳するチャネル形成領域103cと、ソース電極110aと電気的に接続するソース領域103aと、ドレイン電極110bと電気的に接続するドレイン領域103bを有している。また、ゲート電極105は、ゲート絶縁層104に接するゲート電極105aと、ゲート電極105aに積層されたゲート電極105bを有している。なお、図1Aでは、コンタクトホール109を、ソース領域103a及びドレイン領域103b上にそれぞれ複数設ける例を示しているが、ソース領域103a及びドレイン領域103b上にそれぞれ1つ設ける構成としてもよい。また、ソース電極110aとソース領域103aの接触抵抗、及びドレイン電極110bとドレイン領域103bの接触抵抗を低減するため、コンタクトホール109は極力大きく、また、コンタクトホール109の数を多くすることが好ましい。図2に示すトランジスタ140は、トランジスタ100の構成に加えて、ゲート電極105の側面にサイドウォール111を有し、酸化物半導体層103のサイドウォール111と重畳する領域に、低濃度領域103d及び低濃度領域103eを有している。低濃度領域103dはチャネル形成領域103cとソース領域103aの間に形成され、低濃度領域103eはチャネル形成領域103cとドレイン領域103bの間に形成されている。図2Aは、トランジスタ140の構成を説明する上面図であり、図2Bは、図2AにB1-B2の鎖線で示した部位の積層構造を説明する断面図である。低濃度領域103d及び低濃度領域103eを設けることにより、トランジスタ特性の劣化や、短チャネル効果によるしきい値電圧のマイナスシフトを軽減することができる。トランジスタ100及びトランジスタ140は、トップゲート構造のトランジスタの一形態である。次に、図1に示すトランジスタ100の作製方法について、図3及び図4を用いて説明する。なお、図3及び図4は、図1AのA1-A2の鎖線で示した部位の断面に相当する。まず、基板101上に下地層102を50nm以上300nm以下、好ましくは100nm以上200nm以下の厚さで形成する。基板101は、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。他に、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板101として用いてもよい。下地層102は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコンまたは酸化窒化シリコンから選ばれた材料を、単層でまたは積層して形成することができ、基板101からの不純物元素の拡散を防止する機能を有する。なお、本明細書中において、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多いものであって、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多いものを示す。なお、各元素の含有量は、例えば、ラザフォード後方散乱法RBS:RutherfordBackscatteringSpectrometry等を用いて測定することができる。下地層102は、スパッタリング法、CVD法、塗布法、印刷法等を適宜用いることができる。本実施の形態では、下地層102として、窒化シリコンと酸化シリコンの積層を用いる。具体的には、基板101上に窒化シリコンを50nmの厚さで形成し、該窒化シリコン上に酸化シリコンを150nmの厚さで形成する。なお、下地層102中にリンPや硼素Bがドープされていても良い。また、下地層102に、塩素、フッ素などのハロゲン元素を含ませることで、基板101からの不純物元素の拡散を防止する機能をさらに高めることができる。下地層102に含ませるハロゲン元素の濃度は、SIMS二次イオン質量分析計を用いた分析により得られる濃度ピークにおいて、1×1015/cm3以上1×1020/cm3以下とすればよい。また、下地層102は、加熱により酸素放出される材料を用いてもよい。加熱により酸素放出されるとは、TDSThermalDesorptionSpectroscopy:昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が1.0×1018atoms/cm3以上、好ましくは3.0×1020atoms/cm3以上であることをいう。ここで、TDS分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。TDS分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、絶縁層のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。例えば、標準試料である所定の密度の水素を含むシリコンウェハのTDS分析結果、及び絶縁層のTDS分析結果から、絶縁層の酸素分子の放出量NO2は、数式1で求めることができる。ここで、TDS分析で得られる質量数32で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数32のものとしてCH3OHがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数17の酸素原子及び質量数18の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。NO2=NH2/SH2×SO2×α数式1NH2は、標準試料から脱離した水素分子を密度で換算した値である。SH2は、標準試料をTDS分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、NH2/SH2とする。SO2は、絶縁層をTDS分析したときのスペクトルの積分値である。αは、TDS分析におけるスペクトル強度に影響する係数である。数式1の詳細に関しては、特開平6-275697公報を参照する。なお、上記絶縁層の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置EMD-WA1000S/Wを用い、標準試料として1×1016atoms/cm3の水素原子を含むシリコンウェハを用いて測定した。また、TDS分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。なお、NO2は酸素分子の放出量である。絶縁層においては、酸素原子に換算したときの酸素の放出量は、酸素分子の放出量の2倍となる。上記構成において、加熱により酸素放出される絶縁層は、酸素が過剰な酸化シリコンSiOXX>2であってもよい。酸素が過剰な酸化シリコンSiOXX>2とは、シリコン原子数の2倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定した値である。下地層から酸化物半導体に酸素が供給されることで、下地層及び酸化物半導体の界面準位を低減できる。この結果、トランジスタの動作などに起因して生じうる電荷などが、上述の下地層及び酸化物半導体の界面に捕獲されることを抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる。さらに、酸化物半導体の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体の酸素欠損は、一部がドナーとなりキャリアである電子を生じる。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。この傾向はバックチャネル側で生じる酸素欠損において顕著である。なお、本明細書におけるバックチャネルとは、酸化物半導体において下地層の界面近傍を指す。下地層から酸化物半導体に酸素が十分に放出されることにより、しきい値電圧がマイナス方向へシフトする要因である酸化物半導体の酸素欠損を補うことができる。即ち、酸化物半導体に酸素欠損が生じると、下地層と酸化物半導体との界面における電荷の捕獲を抑制することが困難となるところ、下地層に、加熱により酸素放出される絶縁層を設けることで、酸化物半導体及び下地層の界面準位、ならびに酸化物半導体の酸素欠損を低減し、酸化物半導体及び下地層の界面における電荷捕獲の影響を小さくすることができる。また、下地層102には、この後形成する酸化物半導体と同種の成分を含む絶縁材料を用いてもよい。下地層102を異なる層の積層とする場合には、酸化物半導体に接する層を酸化物半導体と同種の成分を含む絶縁材料とすればよい。このような材料は酸化物半導体との相性が良く、これを下地層102に用いることで、酸化物半導体との界面の状態を良好に保つことができるからである。ここで、酸化物半導体と同種の成分とは、酸化物半導体の構成元素から選択される一または複数の元素を意味する。例えば、酸化物半導体がIn-Ga-Zn系の酸化物半導体材料によって構成される場合、同種の成分を含む絶縁材料としては酸化ガリウムなどがある。次に、下地層102上に酸化物半導体を形成する。なお、前処理として、酸化物半導体に水素、水酸基及び水分がなるべく含まれないようにするために、成膜装置の予備加熱室で基板101を予備加熱し、基板101や下地層102に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、下地層102の成膜前に、基板101にも同様に行ってもよい。酸化物半導体としては、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。酸化物半導体層は、好ましくはInを含有する酸化物半導体、さらに好ましくは、In、及びGaを含有する酸化物半導体である。ここで、例えば、In-Ga-Zn系酸化物とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素を含んでもよい。また、酸化物半導体層は、化学式InMO3ZnOmm>0で表記される薄膜を用いることができる。ここで、Mは、Sn、Zn、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。また、酸化物半導体として、In3SnO5ZnOnn>0で表記される材料を用いてもよい。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子数比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子数比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。例えば、In-Sn-Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物の組成の近傍であるとは、a、b、cが、a―A2b―B2c―C2≦r2を満たすことをいい、rは、例えば、0.05とすればよい。他の酸化物でも同様である。酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。なお、Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。結晶性を有する酸化物半導体としては、CAAC-OSCAxisAlignedCrystallineOxideSemiconductorが好ましい。CAAC-OSは、完全な単結晶ではなく、完全な非晶質でもない。CAAC-OSは、非晶質相に結晶部を有する結晶-非晶質混相構造の酸化物半導体である。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡TEM:TransmissionElectronMicroscopeによる観察像では、CAAC-OSに含まれる非晶質部と結晶部との境界は明確ではない。また、TEMによってCAAC-OSには粒界グレインバウンダリーともいう。は確認できない。そのため、CAAC-OSは、粒界に起因する電子移動度の低下が抑制される。CAAC-OSに含まれる結晶部は、c軸がCAAC-OSの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸およびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、85°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、-5°以上5°以下の範囲も含まれることとする。なお、CAAC-OSにおいて、結晶部の分布が一様でなくてもよい。例えば、CAAC-OSの形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CAAC-OSへ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。CAAC-OSに含まれる結晶部のc軸は、CAAC-OSの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC-OSの形状被形成面の断面形状または表面の断面形状によっては互いに異なる方向を向くことがある。なお、結晶部のc軸の方向は、CAAC-OSが形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。CAAC-OSは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。なお、CAAC-OSの一部は窒素で置換されてもよい。CAAC-OSを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。CAAC-OSに含まれる結晶構造の一例について図15乃至図17を用いて詳細に説明する。なお、特に断りがない限り、図15乃至図17は上方向をc軸方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。また、図15において、丸で囲まれたOは4配位のOを示し、二重丸で囲まれたOは3配位のOを示す。図15Aに、1個の6配位のInと、Inに近接の6個の4配位の酸素原子以下4配位のOと、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図15Aの構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図15Aの上半分および下半分にはそれぞれ3個ずつ4配位のOがある。図15Aに示す小グループは電荷が0である。図15Bに、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子以下3配位のOと、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれもab面に存在する。図15Bの上半分および下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、図15Bに示す構造をとりうる。図15Bに示す小グループは電荷が0である。図15Cに、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造を示す。図15Cの上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。または、図15Cの上半分に3個の4配位のOがあり、下半分に1個の4配位のOがあってもよい。図15Cに示す小グループは電荷が0である。図15Dに、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造を示す。図15Dの上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。図15Dに示す小グループは電荷が1となる。図15Eに、2個のZnを含む小グループを示す。図15Eの上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図15Eに示す小グループは電荷が-1となる。ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループユニットセルともいう。と呼ぶ。ここで、これらの小グループ同士が結合する規則について説明する。図15Aに示す6配位のInの上半分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Inを有する。図15Bに示す5配位のGaの上半分の1個のOは、下方向に1個の近接Gaを有し、下半分の1個のOは、上方向に1個の近接Gaを有する。図15Cに示す4配位のZnの上半分の1個のOは、下方向に1個の近接Znを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Znを有する。この様に、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、6配位の金属原子InまたはSnが下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子GaまたはInまたは4配位の金属原子Znのいずれかと結合することになる。これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。図16Aに、In-Sn-Zn系酸化物の層構造を構成する中グループのモデル図を示す。図16Bに、3つの中グループで構成される大グループを示す。なお、図16Cは、図16Bの層構造をc軸方向から観察した場合の原子配列を示す。図16Aにおいては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、図16Aにおいて、Inの上半分および下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図16Aにおいて、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。図16Aにおいて、In-Sn-Zn系酸化物の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グループが複数結合して大グループを構成する。ここで、3配位のOおよび4配位のOの場合、結合1本当たりの電荷はそれぞれ-0.667、-0.5と考えることができる。例えば、In6配位または5配位、Zn4配位、Sn5配位または6配位の電荷は、それぞれ3、2、4である。従って、Snを含む小グループは電荷が1となる。そのため、Snを含む層構造を形成するためには、電荷1を打ち消す電荷-1が必要となる。電荷-1をとる構造として、図15Eに示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。具体的には、図16Bに示した大グループが繰り返されることで、In-Sn-Zn系酸化物の結晶In2SnZn3O8を得ることができる。なお、得られるIn-Sn-Zn系酸化物の層構造は、In2SnZn2O7ZnOmmは0または自然数。とする組成式で表すことができる。また、このほかにも、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物や、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する。、In-Al-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物や、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物や、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物や、In-Ga系酸化物、などを用いた場合も同様である。例えば、図17Aに、In-Ga-Zn系酸化物の層構造を構成する中グループのモデル図を示す。図17Aにおいて、In-Ga-Zn系酸化物の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。この中グループが複数結合して大グループを構成する。図17Bに3つの中グループで構成される大グループを示す。なお、図17Cは、図17Bの層構造をc軸方向から観察した場合の原子配列を示している。ここで、In6配位または5配位、Zn4配位、Ga5配位の電荷は、それぞれ3、2、3であるため、In、ZnおよびGaのいずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。また、In-Ga-Zn系酸化物の層構造を構成する中グループは、図17Aに示した中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りうる。具体的には、図17Bに示した大グループが繰り返されることで、In-Ga-Zn系酸化物の結晶を得ることができる。なお、得られるIn-Ga-Zn系酸化物の層構造は、InGaO3ZnOnnは自然数。とする組成式で表すことができる。n=1InGaZnO4の場合は、例えば、図18Aに示す結晶構造を取りうる。なお、図18Aに示す結晶構造において、図15Bで説明したように、Ga及びInは5配位をとるため、GaがInに置き換わった構造も取りうる。また、n=2InGaZn2O5の場合は、例えば、図18Bに示す結晶構造を取りうる。なお、図18Bに示す結晶構造において、図15Bで説明したように、Ga及びInは5配位をとるため、GaがInに置き換わった構造も取りうる。本実施の形態では、まず、下地層102上に、スパッタリング法により1nm以上10nm以下の第1の酸化物半導体を形成する。第1の酸化物半導体を形成する時の基板温度は200°C以上400°C以下とする。ここで、酸化物半導体を形成するスパッタリング装置について、以下に詳細を説明する。酸化物半導体を形成する成膜室は、リークレートを1×10-10Pam3/秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。リークレートを低くするには、外部リークのみならず内部リークを低減する必要がある。外部リークとは、微小な穴やシール不良などによって真空系の外から気体が流入することである。内部リークとは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを1×10-10Pam3/秒以下とするためには、外部リーク及び内部リークの両面から対策をとる必要がある。外部リークを減らすには、成膜室の開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された金属材料を用いると好ましい。メタルガスケットはOリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態によって被覆された金属材料を用いることで、メタルガスケットから生じる水素を含む放出ガスが抑制され、内部リークも低減することができる。成膜室の内壁を構成する部材として、水素を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の材料を鉄、クロム及びニッケルなどを含む合金材料に被覆して用いてもよい。鉄、クロム及びニッケルなどを含む合金材料は、剛性があり、熱に強く、また加工に適している。ここで、表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。あるいは、前述の成膜装置の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどの不動態で被覆してもよい。さらに、スパッタガスを成膜室に導入する直前に、スパッタガスの精製機を設けることが好ましい。このとき、精製機から成膜室までの配管の長さを5m以下、好ましくは1m以下とする。配管の長さを5m以下または1m以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。成膜室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。また、成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そこで、水の排気能力の高いクライオポンプ及び水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプ等の吸着型の真空ポンプを用いて排気した成膜室は、例えば、水素原子、水H2Oなど水素原子を含む化合物より好ましくは炭素原子を含む化合物も等が排気されるため、当該成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。成膜室の内側に存在する吸着物は、内壁に吸着しているために成膜室の圧力に影響しないが、成膜室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、成膜室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を10倍程度大きくすることができる。ベーキングは100°C以上450°C以下で行えばよい。このとき、不活性ガスを添加しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。スパッタリング法において、プラズマを発生させるための電源装置は、RF電源装置、AC電源装置、DC電源装置等を適宜用いることができる。酸化物半導体としてIn-Ga-Zn系酸化物材料をスパッタリング法で形成するためのIn-Ga-Zn系酸化物ターゲットは、例えば、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比を有するターゲットを用いることができる。また、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比を有するターゲット、またはIn2O3:Ga2O3:ZnO=1:1:4[mol数比]の組成比を有するターゲット、In2O3:Ga2O3:ZnO=2:1:8[mol数比]の組成比を有するターゲットを用いることもできる。また、原子数比がIn:Ga:Zn=1:1:1、4:2:3、3:1:2、1:1:2、2:1:3、または3:1:4で示されるIn-Ga-Zn系酸化物ターゲットを用いることができる。前述の原子数比を有するIn-Ga-Zn系酸化物ターゲットを用いて酸化物半導体を形成することで、多結晶またはCAAC-OSが形成されやすくなる。また、酸化物半導体としてIn-Sn-Zn系酸化物をスパッタリング法で形成する場合、好ましくは、原子数比がIn:Sn:Zn=1:1:1、2:1:3、1:2:2、または20:45:35で示されるIn-Sn-Zn系酸化物ターゲットを用いる。前述の原子数比を有するIn-Sn-Zn系酸化物ターゲットを用いて酸化物半導体を形成することで、多結晶またはCAAC-OSが形成されやすくなる。また、酸化物半導体を形成するための金属酸化物ターゲットの相対密度は90以上100以下、好ましくは95以上99.9以下である。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができる。なお、スパッタリングガスは、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。また、スパッタリングガスには、水素、水、水酸基または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。例えば、スパッタガスとしてアルゴンを用いる場合は、純度9N、露点-121°C、含有H2O量0.1ppb以下、含有H2量0.5ppb以下が好ましく、酸素を用いる場合は、純度8N、露点-112°C、含有H2O量1ppb以下、含有H2量1ppb以下が好ましい。また、成膜時の基板温度は150°C以上450°C以下、好ましくは200°C以上350°C以下である。150°C以上450°C以下、好ましくは200°C以上350°C以下に基板を加熱しながら成膜をすることによって、膜中への水分水素を含むなどの混入を防ぐことができる。基板を加熱しながら成膜することにより、成膜した酸化物半導体に含まれる水素、水分、水素化物、または水酸化物などの不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを添加し、上記ターゲットを用いて、1nm以上10nm以下、好ましくは2nm以上5nm以下の厚さで第1の酸化物半導体を成膜する。本実施の形態では、酸化物半導体用ターゲットとして、In-Ga-Zn系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度250°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚5nmの第1の酸化物半導体を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第1の加熱処理を行う。第1の加熱処理の温度は、400°C以上750°C以下とする。第1の加熱処理によって、第1の酸化物半導体が結晶化され、第1の結晶性酸化物半導体となる。第1の加熱処理の温度にもよるが、第1の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、C軸配向した結晶が得られる。第1の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に1層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。第1の加熱処理によって、下地層102中の酸素を第1の結晶性酸化物半導体との界面またはその近傍界面からプラスマイナス5nmに拡散させて、第1の結晶性酸化物半導体の酸素欠損を低減する。従って、下地層102は、下地層102中バルク中、また、第1の結晶性酸化物半導体と下地層102の界面、のいずれかに少なくとも化学量論比を超える量の酸素が存在することが好ましい。次いで、第1の結晶性酸化物半導体上に10nmよりも厚い第2の酸化物半導体を形成する。第2の酸化物半導体の形成は、スパッタリング法を用い、その成膜時における基板温度は200°C以上400°C以下とする。成膜時における基板温度を200°C以上400°C以下とすることにより、第1の結晶性酸化物半導体の表面上に接して成膜する酸化物半導体にプリカーサの整列が起き、所謂、秩序性を持たせることができる。本実施の形態では、酸化物半導体用ターゲットとして、In-Ga-Zn系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度400°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚25nmの第2の酸化物半導体を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第2の加熱処理を行う。第2の加熱処理の温度は、400°C以上750°C以下とする。第2の加熱処理によって、第2の結晶性酸化物半導体を形成する。第2の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第2の結晶性酸化物半導体の高密度化及び欠陥数の減少を図る。第2の加熱処理によって、第1の結晶性酸化物半導体を核として膜厚方向、即ち底部から内部に結晶成長が進行して第2の結晶性酸化物半導体が形成される。このとき、第1の結晶性酸化物半導体と第2結晶性酸化物半導体が同一の元素から構成されることをホモ成長という。または、第1の結晶性酸化物半導体と第2の結晶性酸化物半導体とが、少なくとも一種以上異なる元素から構成されることをヘテロ成長という。このように、酸化物半導体の形成工程において、成膜室の圧力、成膜室のリークレートなどにおいて、不純物の混入を極力抑えることによって、酸化物半導体への水素及び水分などの不純物の混入を低減することができる。酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子あるいは酸素が脱離した部分には欠陥が形成されてしまう。このため、酸化物半導体の形成工程において、不純物を極めて減らすことにより、酸化物半導体の欠陥を低減することが可能である。これらのことから、不純物をできるだけ除去し、高純度化させたCAAC-OSからなる酸化物半導体をチャネル領域に用いることにより、トランジスタに対する光照射やBT試験前後でのしきい値電圧の変化量が少ないため、安定した電気的特性を有することができる。また、第2の加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。酸化性雰囲気での加熱処理により、酸化物半導体中の酸素欠陥を低減することができる。なお、酸化物半導体に用いることが可能な金属酸化物は、バンドギャップが2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。このように、バンドギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。また、下地層102の形成から第2の加熱処理までの工程を、大気に触れることなく連続的に行うことが好ましい。下地層102の形成から第2の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など下に制御することが好ましく、例えば、水分については露点-40°C以下、好ましくは露点-50°C以下の乾燥窒素雰囲気とする。次いで、第1の結晶性酸化物半導体と第2の結晶性酸化物半導体からなる酸化物半導体の積層を加工して、島状の酸化物半導体層103を形成する図3A参照。酸化物半導体の加工は、所望の形状のマスクを酸化物半導体上に形成した後、当該酸化物半導体をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法や印刷法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体のエッチングは、ドライエッチング法でもウェットエッチング法でもよい。もちろん、これらを組み合わせて用いてもよい。また、上記作製方法により、得られる第1の結晶性酸化物半導体及び第2の結晶性酸化物半導体は、C軸配向を有していることを特徴の一つとしている。ただし、第1の結晶性酸化物半導体及び第2の結晶性酸化物半導体は、単結晶構造ではなく、非晶質構造でもない構造であり、C軸配向を有した結晶性酸化物半導体CAAC-OSである。また、第1の結晶性酸化物半導体上に第2の結晶性酸化物半導体を形成する2層構造に限定されず、第2の結晶性酸化物半導体の形成後に第3の結晶性酸化物半導体を形成するための成膜と加熱処理のプロセスを繰り返し行って、3層以上の積層構造としてもよい。酸化物半導体層103のように、第1の結晶性酸化物半導体と第2の結晶性酸化物半導体の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。次に、酸化物半導体層103上にゲート絶縁層104を形成する。ゲート絶縁層104は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化タンタル、または酸化ランタン、から選ばれた材料を、単層でまたは積層して形成することができる。また、ゲート絶縁層104として、ハフニウムシリケートHfSiOxx>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0、酸化ハフニウム、酸化イットリウムなどのhigh-k材料を用いることで、実質的な例えば、酸化シリコン換算のゲート絶縁膜の厚さを変えないまま、物理的なゲート絶縁膜を厚くすることにより、ゲートリークを低減できる。さらには、high-k材料と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、及び酸化ガリウムのいずれか一以上との積層構造とすることができる。ゲート絶縁層104の厚さは、1nm以上300nm以下、より好ましくは5nm以上50nm以下とするとよい。ゲート絶縁層104の厚さを5nm以上とすることで、ゲートリーク電流を低減することができる。ゲート絶縁層104は、スパッタリング法、CVD法等により形成する。ゲート絶縁層104の形成は、スパッタリング法やプラズマCVD法などの他、μ波例えば周波数2.45GHzを用いた高密度プラズマCVD法などの成膜方法を適用することができる。また、ゲート絶縁層104は単層に限らず異なる層の積層でも良い。なお、ゲート絶縁層104は、酸化物半導体層103と接する部分が酸素を含む絶縁層であることが好ましく、特に好ましくは加熱により酸素を放出する酸化物絶縁層である。例えば、ゲート絶縁層104に酸化シリコンを用いることで、酸化物半導体層103に酸素を拡散させて、酸化物半導体層103中の酸素欠損を低減することができ、トランジスタの特性を良好にすることができる。本実施の形態に示す構造では、基板上に凹凸を生じさせる構造物が酸化物半導体層103のみであり、ゲート絶縁層104の段差乗り越え部がほとんどないため、ゲート絶縁層104を起因とするリーク電流を低減し、かつゲート絶縁層104の耐圧を高めることができる。そのため、ゲート絶縁層104を5nm近くまで薄膜化して用いてもトランジスタを動作させることができる。なお、ゲート絶縁層104を薄膜化することで、短チャネル効果を低減し、かつトランジスタの動作速度を高める効果を奏する。なお、ゲート絶縁層104を形成する前に、酸化物半導体層103の表面を、酸素、オゾン、一酸化二窒素等の酸化性ガスのプラズマに曝し、酸化物半導体層103の表面を酸化して酸素欠損を低減してもよい。本実施の形態では、ゲート絶縁層104として、酸化物半導体層103上に酸化シリコンを100nmの厚さで形成する。次に、ゲート絶縁層104上に、スパッタリング法、真空蒸着法、またはメッキ法を用いて導電層を形成し、該導電層上にマスクを形成し、該導電層を選択的にエッチングしてゲート電極105を形成する。導電層上に形成するマスクは印刷法、インクジェット法、フォトリソグラフィ法を適宜用いることができる。ゲート電極105は、ゲート絶縁層104に接するゲート電極105aと、ゲート電極105a上に積層されたゲート電極105bにより形成される。ゲート電極105aを形成する材料としては、窒素を含むインジウムガリウム亜鉛酸化物In-Ga-Zn-Oや、窒素を含むインジウム錫酸化物In-Sn-Oや、窒素を含むインジウムガリウム酸化物In-Ga-Oや、窒素を含むインジウム亜鉛酸化物In-Zn-Oや、窒素を含む酸化錫Sn-Oや、窒素を含むインジウム酸化物In-Oや、金属窒化物InN、ZnNなどを用いることが好ましい。これらの材料は5eV、好ましくは5.5eV以上の仕事関数を有し、ゲート電極105aをゲート電極105bとゲート絶縁層104の間に設け、また、ゲート電極105aをゲート絶縁層104を介して酸化物半導体層103と重畳させることで、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、ゲート電極105aに窒素を含むIn-Ga-Zn-Oを用いる場合、少なくとも酸化物半導体層103より高い窒素濃度、具体的には窒素濃度が7原子以上のIn-Ga-Zn-Oを用いる。ゲート電極105bを形成する材料としては、アルミニウムAl、クロムCr、銅Cu、タンタルTa、チタンTi、モリブデンMo、タングステンW、ネオジムNd、スカンジウムScから選ばれた金属元素、上述した金属元素を成分とする合金、上述した金属元素を組み合わせた合金、上述した金属元素の窒化物などを用いて形成することができる。また、マンガンMn、マグネシウムMg、ジルコニウムZr、ベリリウムBeのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極105bは、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウムを用いた単層構造、アルミニウム上にチタンを積層する二層構造、窒化チタン上にチタンを積層する二層構造、窒化チタン上にタングステンを積層する二層構造、窒化タンタル上にタングステンを積層する二層構造、Cu-Mg-Al合金上にCuを積層する二層構造、チタンと、そのチタン上にアルミニウムを積層し、さらにその上にチタンを形成する三層構造などがある。また、ゲート電極105bは、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。本実施の形態では、ゲート電極105aとして、窒素を含むインジウムガリウム亜鉛酸化物を用いる。また、ゲート電極105bとして、窒化チタン上にタングステンを積層する二層構造を用いる図3B参照。なお、形成されたゲート電極105の端部をテーパー形状とすると、後に形成される層の被覆性が向上するため好ましい。次に、自己整合プロセスによりソース領域103a及びドレイン領域103bを形成する。具体的には、ゲート電極105をマスクとして、イオンドーピング法またはイオンインプランテーション法によりドーパント106を酸化物半導体層103へ添加する。ドーパント106としては、窒素Nや燐Pなどの第15族第5B族元素のうち、一種類または複数種類の元素を用いることができる。また、酸化物半導体層103のゲート電極105と重畳する領域は、ゲート電極105がマスクとなりドーパント106が添加されず、チャネル形成領域103cとなる。ドーパント106が添加されたソース領域103a及びドレイン領域103bは、n型の酸化物半導体となり、チャネル形成領域103cよりも抵抗率が低下する。このため、ソース領域103a及びドレイン領域103bの抵抗値が小さくなり、トランジスタ100を高速動作させることが可能となる。加えて、自己整合プロセスを用いることにより、ソース領域103a及びドレイン領域103bと、ゲート電極105との重なりがほとんど生じず、寄生容量を低減することができるため、トランジスタ100をさらに高速動作させることが可能となる。また、ゲート電極105をマスクとして、ソース領域及びドレイン領域となる酸化物半導体層103上のゲート絶縁層104を除去して酸化物半導体層103を露出させ、露出した酸化物半導体層103へドーパント106を添加し、ソース領域103a及びドレイン領域103bを形成してもよい。酸化物半導体層103上のゲート絶縁層104の除去は、酸化物半導体層103がエッチングされにくい条件で行う。露出した酸化物半導体層103へのドーパント106の添加は、イオンドーピング法またはイオンインプランテーション法以外にも、例えば、添加する元素を含むガス雰囲気にてプラズマを発生させ、酸化物半導体層103の露出した部分に対してプラズマ処理を行うことによって行うこともできる。この時、基板101にバイアスを印加すると好ましい。基板に印加するバイアスを大きくすることで、酸化物半導体層103のより深くまでドーパント106を添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やプラズマCVD装置、高密度プラズマCVD装置などを用いることができる。しかしながら、プラズマ処理による添加は、酸化物半導体がエッチングされ、薄層化されてしまう恐れがある。このため、露出した酸化物半導体層103へのドーパント106の添加は、イオンドーピング法またはイオンインプランテーション法で行うことが好ましい。また、ソース領域103a及びドレイン領域103bとなる酸化物半導体層103上のゲート絶縁層104を除去する際、その部分の酸化物半導体も同時にエッチングされ、ソース領域103a及びドレイン領域103bが薄層化する恐れがある。その結果、ソース領域103a及びドレイン領域103bの抵抗が増加し、また、薄層化に伴うオーバーエッチによる不良品発生の確率も増加しやすい。この現象は、酸化物半導体層103とゲート絶縁層104の選択比が十分に大きくないドライエッチング法を採用する際に顕著になる。一般に、チャネル長が短いトランジスタを作製するには、加工精度の高いドライエッチング法を採用する必要があり、ソース領域及びドレイン領域の薄層化が生じやすい。もちろん、酸化物半導体層103が十分な厚さであれば問題とはならないのであるが、チャネル長を200nm以下とする場合には、短チャネル効果を防止する上で、チャネルとなる部分の酸化物半導体層の厚さは20nm以下、好ましくは10nm以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、上記のような薄層化は好ましくない。このため、酸化物半導体層103へのドーパント106の添加をイオンドーピング法またはイオンインプランテーション法により行う場合は、酸化物半導体層103を露出させず、ゲート絶縁層104を残したまま行うことが好ましい。ドーパント106をゲート絶縁層104を通過して酸化物半導体層103へ添加することで、酸化物半導体層103への過剰なダメージを軽減することができる。また、酸化物半導体層103とゲート絶縁層104の界面も清浄に保たれるので、トランジスタの特性や信頼性が高まる。また、ドーパント106の添加深さ添加領域が制御し易くなり、酸化物半導体層103へドーパント106を精度よく添加することができる。本実施の形態では、ドーパント106として窒素Nを用い、窒素をイオンインプランテーション法により、ゲート絶縁層104を通過させて酸化物半導体層103へ添加する。また、窒素の添加により形成されるソース領域103a及びドレイン領域103b中の窒素濃度が、5×1019atoms/cm3以上、1×1022atoms/cm3以下、好ましくは1×1020atoms/cm3以上、7原子未満となるようにする図3C参照。続いて、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エアCRDSキャビティリングダウンレーザー分光法方式の露点計を用いて測定した場合の水分量が20ppm露点換算で-55°C以下、好ましくは1ppm以下、好ましくは10ppb以下の空気雰囲気下で、300°C以上600°C以下の温度で熱処理を行う。本実施の形態では、加熱処理装置の一つである電気炉を用いて、窒素雰囲気下で450°C1時間の熱処理を行う。なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性ガスが用いられる。例えば、熱処理として、高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すGRTAを行ってもよい。熱処理を、窒素または希ガスなどの不活性ガス、超乾燥エアのガス雰囲気下で行なう場合は、これらの雰囲気に水、水素などが含まれないことが好ましい。また、加熱処理装置に添加する窒素、酸素、または希ガスの純度を、6N99.9999以上好ましくは7N99.99999以上即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。上記熱処理を行うことで、ソース領域103a及びドレイン領域103bにウルツ鉱型の結晶構造を与えることができる。また、低濃度領域103d及び低濃度領域103eにウルツ鉱型の結晶構造を与えることも可能である。なお、上記熱処理は、ドーパント106添加後であれば、いつ行ってもよい。また、イオンドーピング法またはイオンインプランテーション法等によりドーパント106を添加する際に、基板を加熱しながら行うことで、後の熱処理を行わずにウルツ鉱型の結晶構造を与えることもできる。次に、酸化物半導体層103及びゲート電極105を覆って、スパッタリング法、CVD法等により、絶縁層107及び絶縁層108を形成する。絶縁層107及び絶縁層108は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコンまたは酸化窒化シリコンから選ばれた材料を用いて形成することができる。絶縁層107及び絶縁層108の膜厚は、50nm以上、好ましくは200nm以上500nm以下とする。本実施の形態では、絶縁層107として、膜厚300nmの酸化シリコンを形成し、絶縁層108として、膜厚100nmの酸化アルミニウムを形成する。絶縁層108は、外部からの不純物等の侵入を防ぐため、窒化シリコンまたは酸化アルミニウムを用いて形成することが好ましい。本実施の形態では、絶縁層108として、膜厚100nmの酸化アルミニウムを形成する図3D参照。また、絶縁層107と絶縁層108は、どちらか一方または両方を省略してもよい。絶縁層108の形成後、必要であれば、水素及び水分をほとんど含まない雰囲気下窒素雰囲気、酸素雰囲気、乾燥空気雰囲気例えば、水分については露点-40°C以下、好ましくは露点-60°C以下などで熱処理温度範囲150°C以上650°C以下、好ましくは200°C以上500°C以下を行ってもよい。次に、絶縁層108上にマスクを形成し、該マスクを用いて、ゲート絶縁層104、絶縁層107、絶縁層108の一部を選択的にエッチングして、ソース領域103a及びドレイン領域103bの一部を露出させ、コンタクトホール109を形成する図4A参照。次に、絶縁層108上に導電層を形成し、該導電層上にマスクを形成し、該導電層を選択的にエッチングしてソース電極110a及びドレイン電極110bを形成する図4B参照。ソース電極110a及びドレイン電極110bを形成するための導電層は、ゲート電極105bと同様の材料を適用することができる。本実施の形態では、ソース電極110a及びドレイン電極110bを形成するための導電層として、Cu-Mg-Al合金上にCuを積層した導電層を用いる。絶縁層108と接してCu-Mg-Al合金材料を設けることで、導電層の密着性を向上させることができる。なお、トランジスタ100のチャネル長は、図1Bにおいて、ソース領域103aとドレイン領域103bに挟まれた、チャネル形成領域103cの長さに相当する。また、トランジスタ100のチャネル長は、ゲート電極105の幅とほぼ等しくなる。以上の工程により、トランジスタを微細化し、チャネル長を縮小した際にも電気特性が良好で、かつ信頼性の高い酸化物半導体を用いたトランジスタ100を作製することができる。トランジスタ140は、酸化物半導体層103中に低濃度領域103d及び低濃度領域103eを有している。トランジスタ140は、トランジスタ100の作製工程にサイドウォール111の作製工程を追加し、酸化物半導体層103へのドーパント106の添加を2回に分けて行うことで作製することができる。低濃度領域103d及び低濃度領域103eは、ゲート電極105をマスクとして用いる自己整合プロセスにより形成することができる。具体的には、ゲート電極105形成後、ゲート電極105をマスクとして、トランジスタ100と同様の方法によりドーパント106を酸化物半導体層103へ添加する第1のドープ工程ともいう。第1のドープ工程で酸化物半導体層103へ添加するドーパント106としては、トランジスタ100で用いるドーパント106と同様の元素を用いることができる。第1のドープ工程では、酸化物半導体層103中のドーパント106の濃度が5×1018atoms/cm3以上、5×1019atoms/cm3未満となるように添加する。次に、ゲート電極105の側面にサイドウォール111を形成する。サイドウォール111は、既知の方法により作製することができる。次に、ゲート電極105及びサイドウォール111をマスクとして、ドーパント106を酸化物半導体層103へ添加する第2のドープ工程ともいう。第2のドープ工程で酸化物半導体層103へ添加するドーパント106としては、トランジスタ100で用いるドーパント106と同様の元素を用いることができる。第2のドープ工程では、酸化物半導体層103中のドーパント106の濃度が5×1019atoms/cm3以上、1×1022atoms/cm3以下、好ましくは1×1020atoms/cm3以上、7原子未満となるようにする。このようにして、トランジスタ140にソース領域103a、ドレイン領域103b、低濃度領域103d、及び低濃度領域103eを形成することができる。低濃度領域103d、及び低濃度領域103eは、ソース領域103a、及びドレイン領域103bよりもドーパント濃度が低く、抵抗率が高い。低濃度領域103d及び低濃度領域103eを設けることにより、トランジスタ特性の劣化や、短チャネル効果によるしきい値電圧のマイナスシフトを軽減することができ、より信頼性の高いトランジスタを作製することができる。なお、トランジスタ140のチャネル長は、図2Bにおいて、低濃度領域103dと低濃度領域103eに挟まれた、チャネル形成領域103cの長さに相当する。また、トランジスタ140のチャネル長は、ゲート電極105の幅とほぼ等しくなる。本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。実施の形態2本実施の形態では、実施の形態1で開示したトランジスタとは異なる構成を有するトランジスタの例について説明する。図5Aは、トランジスタ150の構成を説明する上面図であり、図5Bは、図5AにC1-C2の鎖線で示した部位の積層構造を説明する断面図である。なお、図5Aにおいて、基板及び絶縁層の記載は省略している。図5Bに示すトランジスタ150は、実施の形態1で開示したトランジスタ100と比較して、ソース電極110a及びドレイン電極110bの積層位置が異なっている。トランジスタ150は、下地層102上にソース電極110a及びドレイン電極110bが形成され、下地層102、ソース電極110a及びドレイン電極110b上に酸化物半導体層103が形成されている。トランジスタ150では、ソース電極110a及びドレイン電極110bが、コンタクトホール109を介さず酸化物半導体層103のソース領域103a及びドレイン領域103bと接続する構成であるため、接続面積を増やしやすく、接触抵抗の低減が容易である。なお、トランジスタ150のチャネル長は、図5Bにおいて、ソース領域103aとドレイン領域103bに挟まれた、チャネル形成領域103cの長さに相当する。また、トランジスタ150のチャネル長は、ゲート電極105の幅とほぼ等しくなる。図6に示すトランジスタ160は、トランジスタ150の構成に加えて、ゲート電極105の側面にサイドウォール111を有し、酸化物半導体層103のサイドウォール111と重畳する領域に、低濃度領域103d及び低濃度領域103eを有している。低濃度領域103dはチャネル形成領域103cとソース領域103aの間に形成され、低濃度領域103eはチャネル形成領域103cとドレイン領域103bの間に形成されている。図6Aは、トランジスタ160の構成を説明する上面図であり、図6Bは、図6AにD1-D2の鎖線で示した部位の積層構造を説明する断面図である。酸化物半導体層103中に低濃度領域103dまたは低濃度領域103eを設けることで、チャネル形成領域103cと、ソース領域103aまたはドレイン領域103bの間に生じる電界を緩和し、トランジスタ特性の劣化を軽減することができる。特に、チャネル形成領域103cとドレイン領域103bに生じる電界の緩和は、トランジスタ特性の劣化軽減に有効である。また、低濃度領域103dまたは低濃度領域103eを設けることにより、トランジスタの微細化に伴う短チャネル効果を抑制することができる。なお、トランジスタ160のチャネル長は、図6Bにおいて、低濃度領域103dと低濃度領域103eに挟まれた、チャネル形成領域103cの長さに相当する。また、トランジスタ160のチャネル長は、ゲート電極105の幅とほぼ等しくなる。図7Aに示すトランジスタ170は、ボトムゲート構造のトランジスタの一形態である。図7Aは、トランジスタ170の断面構造を示している。トランジスタ170は、基板101上にゲート電極105が形成され、ゲート電極105上にゲート絶縁層104が形成されている。ゲート電極105は、ゲート電極105b上にゲート電極105aが積層された構成を有している。基板101とゲート電極105の間に、実施の形態1で説明した下地層を設けても良い。また、ゲート絶縁層104上に酸化物半導体層103が形成され、酸化物半導体層103上にチャネル保護層112、ソース電極110a、及びドレイン電極110bが形成されている。酸化物半導体層103は、チャネル保護層112と重畳するチャネル形成領域103cと、ソース電極110aと電気的に接続するソース領域103aと、ドレイン電極110bと電気的に接続するドレイン領域103bを有している。チャネル保護層112は、ゲート絶縁層104と同様の材料及び方法を用いて形成することができる。チャネル保護層112の厚さは、10nm以上500nm以下、より好ましくは100nm以上300nm以下とするとよい。ソース領域103a及びドレイン領域103bは、チャネル保護層112をマスクとして用い、トランジスタ100と同様に形成することができる。また、チャネル保護層112、ソース電極110a、及びドレイン電極110b上に、絶縁層108が形成されている。絶縁層108は、複数の絶縁層の積層としてもよい。なお、トランジスタ170のチャネル長は、図7Aにおいて、ソース領域103aとドレイン領域103bに挟まれた、チャネル形成領域103cの長さに相当する。また、トランジスタ170のチャネル長は、チャネル保護層112の幅とほぼ等しくなる。図7Bは、トランジスタ180の断面構造を示している。トランジスタ180は、トランジスタ100にバックゲート電極115と絶縁層113を設けた構造を有している。トランジスタ180は、下地層102上にバックゲート電極115が形成され、バックゲート電極115上に絶縁層113が形成されている。また、トランジスタ180の酸化物半導体層103は、絶縁層113を介して、バックゲート電極115と重畳して形成されている。バックゲート電極115は、ゲート電極105とバックゲート電極115で酸化物半導体層103のチャネル形成領域103cを挟むように配置する。バックゲート電極115は導電層で形成され、ゲート電極105と同様に機能させることができる。また、バックゲート電極115の電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。バックゲート電極115は、ゲート電極105bと同様の材料及び方法で形成することができる。また、バックゲート電極115と絶縁層113の間に、ゲート電極105aと同様の層を設けてもよい。絶縁層113は、ゲート絶縁層104と同様の材料及び方法で形成することができる。また、下地層102を形成せず、絶縁層113で下地層102を兼ねる構成とすることもできる。なお、トランジスタ180のチャネル長は、図7Bにおいて、ソース領域103aとドレイン領域103bに挟まれた、チャネル形成領域103cの長さに相当する。また、トランジスタ180のチャネル長は、ゲート電極105の幅とほぼ等しくなる。本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。実施の形態3本実施の形態では、CAAC-OSからなる酸化物半導体膜の形成方法について、実施の形態1で開示した以外の方法について、以下に説明する。まず、下地層102上に、厚さ1nm以上50nm以下の酸化物半導体膜を形成する。成膜時の基板温度は150°C以上450°C以下、好ましくは200°C以上350°C以下である。150°C以上450°C以下、好ましくは200°C以上350°C以下に基板を加熱しながら成膜をすることによって、膜中への水分水素を含むなどの混入を防ぐことができる。また、結晶性を含む酸化物半導体膜であるCAAC-OSを形成することができる。さらに、酸化物半導体形成後に、基板101に加熱処理を施して、酸化物半導体からより水素を放出させると共に、下地層102に含まれる酸素の一部を、酸化物半導体と、下地層102における酸化物半導体の界面近傍に拡散させることが好ましい。また、該加熱処理を行うことによって、より結晶性の高いCAAC-OSを有する酸化物半導体を形成することができる。該加熱処理の温度は、酸化物半導体から水素を放出させると共に、下地層102に含まれる酸素の一部を放出させ、さらには酸化物半導体に拡散させる温度が好ましく、代表的には、200°C以上基板101の歪み点未満、好ましくは250°C以上450°C以下とする。酸化物半導体に酸素を拡散させることにより、酸化物半導体中の酸素欠損を低減することができる。また該加熱処理は、RTARapidThermalAnneal装置を用いることができる。RTAを用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、非晶質領域に対して結晶領域の割合の多い酸化物半導体を形成するための時間を短縮することができる。加熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また、酸素雰囲気及び減圧雰囲気で行ってもよい。処理時間は3分~24時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体を形成することができるが、24時間を超える熱処理は生産性の低下を招くため好ましくない。以上の方法で、CAAC-OSからなる酸化物半導体を形成することができる。本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。実施の形態4本実施の形態では、実施の形態1及び実施の形態2に示した酸化物半導体を用いたトランジスタの電気特性への影響について、バンド図を用いて説明する。図8は、図1に示すトランジスタ100と同等の積層構造を有するトランジスタの断面図である。図9は、図8に示すX1-X2断面におけるエネルギーバンド図模式図を示す。さらに、図9Bはソースとドレインの間の電圧を等電位VD=0Vとした場合を示している。図8は、第1の酸化物半導体領域OS1とする及び一対の第2の酸化物半導体領域OS2とするからなる酸化物半導体層と、ソース電極及びドレイン電極metalとするにより形成されるトランジスタである。図8におけるトランジスタのチャネル形成領域は、OS1により形成されており、OS1は、膜中から水分水素を含むなどの不純物をできるだけ除去、脱離させて高純度化し、さらに膜中の酸素欠損を低減することにより真性i型としたもの、又は限りなく真性に近づけた酸化物半導体により形成されている。そうすることにより、フェルミ準位Efは真性フェルミ準位Eiと同じレベルにすることができる。また、図8におけるトランジスタのソース領域及びドレイン領域は、一対のOS2により形成されており、OS2は、上記OS1と同様に、膜中から水分水素を含むなどの不純物をできるだけ除去、脱離させて高純度化し、さらに膜中の酸素欠損を低減することにより真性i型としたもの、又は限りなく真性に近づけた酸化物半導体とし、その後、窒素、リン、又は砒素などの第15族元素のうち、少なくともいずれか一つから選択された元素を添加することによって形成される。それにより、OS2は、OS1と比べてキャリア密度が高くなり、フェルミ準位の位置が伝導帯の近くになる。図9Aは、真空準位Evacとする、第1の酸化物半導体領域OS1とする、第2の酸化物半導体領域OS2とする、及びソース電極及びドレイン電極metalとするのバンド構造の関係である。ここで、IPはイオン化ポテンシャル、Eaは電子親和力、Egはエネルギーギャップ、Wfは仕事関数を示す。また、Ecは伝導帯の下端、Evは価電子帯の上端、Efはフェルミ準位を示す。なお、各符号の末尾に示す記号は、1がOS1を、2がOS2を、mがmetalをそれぞれ示す。ここでmetalとしてWf_mが4.1eVチタンなどを想定している。OS1はi型または実質的にi型化された酸化物半導体であり、極めてキャリア密度が低いためEf_1はEc及びEvの概ね中央にあるとする。また、OS2はキャリア密度の高いn型の酸化物半導体であり、Ec_2とEf_2が概ね一致する。OS1に示す酸化物半導体は、エネルギーギャップEgが3.15eV、電子親和力Eaは4.3eVと言われている。OS2に示す酸化物半導体は、ドーパントの添加量によって、エネルギーギャップEgを3.15よりも小さくすることができる。またその際、イオン化ポテンシャルはほとんど変化が無いため、結果として電子親和力及び仕事関数が大きくなる。図9は、OS1よりもOS2のEgが小さくなった場合について示すつまりEg_1>Eg_2となる。。図9Bに示すように、チャネル形成領域であるOS1と、ソース領域及びドレイン領域であるOS2が接触すると、フェルミ準位が一致するようにキャリアの移動が起こり、OS1のバンド端が曲がる。さらに、OS2と、ソース電極及びドレイン電極であるmetalが接触した場合も、フェルミ準位が一致するようにキャリアの移動が起こり、OS2のバンド端が曲がる。このように、チャネル形成領域となるOS1とソース電極及びドレイン電極となるmetalとの間に、n型の酸化物半導体であるOS2が形成されることにより、酸化物半導体と金属とのコンタクトをオーミックにすることができ、またコンタクト抵抗を低減させることができる。その結果としてトランジスタのオン電流を増加させることができる。また、OS1のバンド端の曲がりを小さくすることができるため、トランジスタの短チャネル効果を抑制できる。本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。実施の形態5図10Aに半導体装置を構成する記憶素子以下、メモリセルとも記すの回路図の一例を示す。メモリセルは、酸化物半導体以外の材料をチャネル形成領域に用いたトランジスタ1160と酸化物半導体をチャネル形成領域に用いたトランジスタ1162によって構成される。酸化物半導体をチャネル形成領域に用いたトランジスタ1162は、実施の形態1に従って作製することができる。図10Aに示すように、トランジスタ1160のゲート電極と、トランジスタ1162のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第1の配線1stLine:ソース線とも呼ぶとトランジスタ1160のソース電極とは、電気的に接続され、第2の配線2ndLine:ビット線とも呼ぶとトランジスタ1160のドレイン電極とは、電気的に接続されている。そして、第3の配線3rdLine:第1信号線とも呼ぶとトランジスタ1162のソース電極またはドレイン電極の他方とは、電気的に接続され、第4の配線4thLine:第2信号線とも呼ぶと、トランジスタ1162のゲート電極とは、電気的に接続されている。酸化物半導体以外の材料、例えば単結晶シリコンをチャネル形成領域に用いたトランジスタ1160は十分な高速動作が可能なため、トランジスタ1160を用いることにより、記憶内容の読み出しなどを高速に行うことが可能である。また、酸化物半導体をチャネル形成領域に用いたトランジスタ1162は、トランジスタ1160に比べてオフ電流が小さいという特徴を有している。このため、トランジスタ1162をオフ状態とすることで、トランジスタ1160のゲート電極の電位を極めて長時間にわたって保持することが可能である。ゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。はじめに、情報の書き込み及び保持について説明する。まず、第4の配線の電位を、トランジスタ1162がオン状態となる電位として、トランジスタ1162をオン状態とする。これにより、第3の配線の電位が、トランジスタ1160のゲート電極に与えられる書き込み。その後、第4の配線の電位を、トランジスタ1162がオフ状態となる電位として、トランジスタ1162をオフ状態とすることにより、トランジスタ1160のゲート電極の電位が保持される保持。トランジスタ1162のオフ電流はトランジスタ1160に比べて小さいから、トランジスタ1160のゲート電極の電位は長時間にわたって保持される。例えば、トランジスタ1160のゲート電極の電位がトランジスタ1160をオン状態とする電位であれば、トランジスタ1160のオン状態が長時間にわたって保持されることになる。また、トランジスタ1160のゲート電極の電位がトランジスタ1160をオフ状態とする電位であれば、トランジスタ1160のオフ状態が長時間にわたって保持される。次に、情報の読み出しについて説明する。上述のように、トランジスタ1160のオン状態またはオフ状態が保持された状態において、第1の配線に所定の電位低電位が与えられると、トランジスタ1160のオン状態またはオフ状態に応じて、第2の配線の電位は異なる値をとる。例えば、トランジスタ1160がオン状態の場合には、第1の配線の電位に対して、第2の配線の電位が低下することになる。また、トランジスタ1160がオフ状態の場合には、第2の配線の電位は変化しない。このように、情報が保持された状態において、第2の配線の電位と、所定の電位とを比較することで、情報を読み出すことができる。次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込み及び保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ1162がオン状態となる電位として、トランジスタ1162をオン状態とする。これにより、第3の配線の電位新たな情報に係る電位が、トランジスタ1160のゲート電極に与えられる。その後、第4の配線の電位を、トランジスタ1162がオフ状態となる電位として、トランジスタ1162をオフ状態とすることにより、新たな情報が保持された状態となる。このように、開示する発明に係るメモリセルは、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、メモリセルを有する半導体装置の高速動作が実現される。また、図10Aを発展させたメモリセルの回路図の一例を図10Bに示す。図10Bに示すメモリセル1100は、第1の配線SLソース線と、第2の配線BLビット線と、第3の配線S1第1信号線と、第4の配線S2第2信号線と、第5の配線WLワード線と、トランジスタ1164第1のトランジスタと、トランジスタ1161第2のトランジスタと、トランジスタ1163第3のトランジスタと、から構成されている。トランジスタ1164及びトランジスタ1163は、酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ1161は酸化物半導体をチャネル形成領域に用いている。ここで、トランジスタ1164のゲート電極と、トランジスタ1161のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第1の配線SLと、トランジスタ1164のソース電極とは、電気的に接続され、トランジスタ1164のドレイン電極と、トランジスタ1163のソース電極とは、電気的に接続されている。そして、第2の配線BLと、トランジスタ1163のドレイン電極とは、電気的に接続され、第3の配線S1と、トランジスタ1161のソース電極またはドレイン電極の他方とは、電気的に接続され、第4の配線S2と、トランジスタ1161のゲート電極とは、電気的に接続され、第5の配線WLと、トランジスタ1163のゲート電極とは電気的に接続されている。次に、回路の動作について具体的に説明する。メモリセル1100への書込みを行う場合は、第1の配線SLを0V、第5の配線WLを0V、第2の配線BLを0V、第4の配線S2を2Vとする。データ1を書き込む場合には第3の配線S1を2V、データ0を書き込む場合には第3の配線S1を0Vとする。このとき、トランジスタ1163はオフ状態、トランジスタ1161はオン状態となる。なお、書き込み終了にあたっては、第3の配線S1の電位が変化する前に、第4の配線S2を0Vとして、トランジスタ1161をオフ状態にする。その結果、データ1書込み後にはトランジスタ1164のゲート電極に接続されるノード以下、ノードAの電位が約2V、データ0書込み後にはノードAの電位が約0Vとなる。ノードAには、第3の配線S1の電位に応じた電荷が蓄積されるが、トランジスタ1161のオフ電流は、単結晶シリコンをチャネル形成領域に用いたトランジスタと比べて小さく、トランジスタ1164のゲート電極の電位は長時間にわたって保持される。次に、メモリセルの読み出しを行う場合は、第1の配線SLを0V、第5の配線WLを2V、第4の配線S2を0V、第3の配線S1を0Vとし、第2の配線BLに接続されている読出し回路を動作状態とする。このとき、トランジスタ1163はオン状態、トランジスタ1161はオフ状態となる。データ0、つまりノードAが約0Vの状態であればトランジスタ1164はオフ状態であるから、第2の配線BLと第1の配線SL間の抵抗は高い状態となる。一方、データ1、つまりノードAが約2Vの状態であればトランジスタ1164がオン状態であるから、第2の配線BLと第1の配線SL間の抵抗は低い状態となる。読出し回路は、メモリセルの抵抗状態の違いから、データ0,1を読み出すことができる。なお、書込み時の第2の配線BLは0Vとしたが、フローティング状態や0V以上の電位に充電されていても構わない。読み出し時の第3の配線S1は0Vとしたが、フローティング状態や0V以上の電位に充電されていても構わない。なお、データ1とデータ0は便宜上の定義であって、逆であっても構わない。また、上述した動作電圧は一例である。動作電圧は、データ0の場合にトランジスタ1164がオフ状態となり、データ1の場合にトランジスタ1164がオン状態となるように、また、書込み時にトランジスタ1161がオン状態、書込み時以外ではオフ状態となるように、また、読み出し時にトランジスタ1163がオン状態となるように選べばよい。特に2Vの代わりに、周辺の論理回路の電源電位VDDを用いてもよい。本実施の形態では理解の簡単のため、最小記憶単位1ビットのメモリセルについて説明したが、メモリセルの構成はこれに限られるものではない。複数のメモリセルを適当に接続して、より高度な半導体装置を構成することもできる。例えば、上記メモリセルを複数用いて、NAND型やNOR型の半導体装置を構成することが可能である。配線の構成も図10Aや図10Bに限定されず、適宜変更することができる。図11に、m×nビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック回路図を示す。図11に示す半導体装置は、m本の第5の配線及び第4の配線と、n本の第2の配線及び第3の配線と、複数のメモリセル11001、1~1100m、nが縦m個行×横n個列m、nは自然数のマトリクス状に配置されたメモリセルアレイ1110と、第2の配線及び第3の配線駆動回路1111や、第4の配線及び第5の配線駆動回路1113や、読出し回路1112といった周辺回路によって構成されている。他の周辺回路として、リフレッシュ回路等が設けられてもよい。各メモリセルの代表として、メモリセル1100i、jを考える。ここで、メモリセル1100i、jiは1以上m以下の整数、jは1以上n以下の整数は、第2の配線BLj、第3の配線S1j、第5の配線WLi及び第4の配線S2i、及び第1の配線にそれぞれ接続されている。第1の配線には第1の配線電位Vsが与えられている。また、第2の配線BL1~BLn及び第3の配線S11~S1nは第2の配線及び第3の配線駆動回路1111及び読出し回路1112に、第5の配線WL1~WLm及び第4の配線S21~S2mは第4の配線及び第5の配線駆動回路1113にそれぞれ接続されている。図11に示した半導体装置の動作について説明する。本構成では、行ごとの書込み及び読出しを行う。第i行のメモリセル1100i、1~1100i、nに書込みを行う場合は、第1の配線電位Vsを0V、第5の配線WLiを0V、第2の配線BL1~BLnを0V、第4の配線S2iを2Vとする。このときトランジスタ1161は、オン状態となる。第3の配線S11~S1nは、データ1を書き込む列は2V、データ0を書き込む列は0Vとする。なお、書き込み終了にあたっては、第3の配線S11~S1nの電位が変化する前に、第4の配線S2iを0Vとして、トランジスタ1161をオフ状態にする。また、非選択の第5の配線WLは0V、非選択の第4の配線S2は0Vとする。その結果、データ1の書込みを行ったメモリセルのトランジスタ1164のゲート電極に接続されるノード以下、ノードAの電位は約2V、データ0の書込みを行ったメモリセルのノードAの電位は約0Vとなる。また、非選択メモリセルのノードAの電位は変わらない。第i行のメモリセル1100i、1~1100i、nの読み出しを行う場合は、第1の配線電位Vsを0V、第5の配線WLiを2V、第4の配線S2iを0V、第3の配線S11~S1nを0Vとし、第2の配線BL1~BLnに接続されている読出し回路を動作状態とする。読出し回路では、例えば、メモリセルの抵抗状態の違いから、データ0,1を読み出すことができる。なお、非選択の第5の配線WLは0V、非選択の第4の配線S2は0Vとする。なお、書込み時の第2の配線BLは0Vとしたが、フローティング状態や0V以上の電位に充電されていても構わない。読出し時の第3の配線S1は0Vとしたが、フローティング状態や0V以上の電位に充電されていても構わない。なお、データ1とデータ0は便宜上の定義であって、逆であっても構わない。また、上述した動作電圧は一例である。動作電圧は、データ0の場合にトランジスタ1164がオフ状態となり、データ1の場合にトランジスタ1164がオン状態となるように、また、書込み時にトランジスタ1161がオン状態、書込み時以外ではオフ状態となるように、また、読み出し時にトランジスタ1163がオン状態となるように選べばよい。特に2Vの代わりに、周辺の論理回路の電源電位VDDを用いてもよい。本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。実施の形態6本実施の形態では、容量素子を有するメモリセルの回路図の一例を示す。図12Aに示すメモリセル1170は、第1の配線SL、第2の配線BL、第3の配線S1、第4の配線S2と、第5の配線WLと、トランジスタ1171第1のトランジスタと、トランジスタ1172第2のトランジスタと、容量素子1173とから構成されている。トランジスタ1171は、酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ1172はチャネル形成領域に酸化物半導体を用いている。ここで、トランジスタ1171のゲート電極と、トランジスタ1172のソース電極またはドレイン電極の一方と、容量素子1173の一方の電極とは、電気的に接続されている。また、第1の配線SLと、トランジスタ1171のソース電極とは、電気的に接続され、第2の配線BLと、トランジスタ1171のドレイン電極とは、電気的に接続され、第3の配線S1と、トランジスタ1172のソース電極またはドレイン電極の他方とは、電気的に接続され、第4の配線S2と、トランジスタ1172のゲート電極とは、電気的に接続され、第5の配線WLと、容量素子1173の他方の電極とは、電気的に接続されている。次に、回路の動作について具体的に説明する。メモリセル1170への書込みを行う場合は、第1の配線SLを0V、第5の配線WLを0V、第2の配線BLを0V、第4の配線S2を2Vとする。データ1を書き込む場合には第3の配線S1を2V、データ0を書き込む場合には第3の配線S1を0Vとする。このとき、トランジスタ1172はオン状態となる。なお、書き込み終了にあたっては、第3の配線S1の電位が変化する前に、第4の配線S2を0Vとして、トランジスタ1172をオフ状態にする。その結果、データ1の書込み後にはトランジスタ1171のゲート電極に接続されるノード以下、ノードAの電位が約2V、データ0の書込み後にはノードAの電位が約0Vとなる。メモリセル1170の読み出しを行う場合は、第1の配線SLを0V、第5の配線WLを2V、第4の配線S2を0V、第3の配線S1を0Vとし、第2の配線BLに接続されている読出し回路を動作状態とする。このとき、トランジスタ1172は、オフ状態となる。第5の配線WLを2Vとした場合のトランジスタ1171の状態について説明する。トランジスタ1171の状態を決めるノードAの電位は、第5の配線WLとノードA間の容量C1と、トランジスタ1171のゲート電極と、ソース電極及びドレイン電極間の容量C2に依存する。なお、読出し時の第3の配線S1は0Vとしたが、フローティング状態や0V以上の電位に充電されていても構わない。データ1とデータ0は便宜上の定義であって、逆であっても構わない。書き込み時の第3の配線S1の電位は、書込み後にトランジスタ1172がオフ状態となり、また、第5の配線電位が0Vの場合にトランジスタ1171がオフ状態である範囲で、データ0、1の電位をそれぞれ選べばよい。読出し時の第5の配線電位は、データ0の場合にトランジスタ1171がオフ状態となり、データ1の場合にトランジスタ1171がオン状態となるように選べばよい。また、トランジスタ1171のしきい値電圧も、一例である。上述したトランジスタ1171の状態を変えない範囲であれば、どのようなしきい値でも構わない。また、第1のゲート電極、及び第2のゲート電極を有する選択トランジスタと、容量素子を有するメモリセルを用いるNOR型の半導体記憶装置の例について図12Bを用いて説明する。図12Bに示す本発明の一態様に係る半導体装置は、I行Iは2以上の自然数J列Jは自然数にマトリクス状に配列された複数のメモリセルを備えたメモリセルアレイを具備する。図12Bに示すメモリセルアレイは、i行iは3以上の自然数j列jは3以上の自然数にマトリクス状に配列された複数のメモリセル1180と、i本のワード線WLワード線WL_1乃至ワード線WL_iと、i本の容量線CL容量線CL_1乃至容量線CL_iと、i本のゲート線BGLゲート線BGL_1乃至ゲート線BGL_iと、j本のビット線BLビット線BL_1乃至ビット線BL_jと、ソース線SLと、を具備する。さらに、複数のメモリセル1180のそれぞれメモリセル1180M,Nただし、Mは1以上i以下の自然数、Nは1以上j以下の自然数ともいうは、トランジスタ1181M,Nと、容量素子1183M,Nと、トランジスタ1182M,Nと、を備える。なお、半導体記憶装置において、容量素子は、第1の容量電極、第2の容量電極、並びに第1の容量電極及び第2の容量電極に重畳する誘電体層により構成される。容量素子は、第1の容量電極及び第2の容量電極の間に印加される電圧に応じて電荷が蓄積される。トランジスタ1181M,Nは、Nチャネル型トランジスタであり、ソース電極、ドレイン電極、第1のゲート電極、及び第2のゲート電極を有する。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ1181をNチャネル型トランジスタにしなくてもよい。トランジスタ1181M,Nのソース電極及びドレイン電極の一方は、ビット線BL_Nに接続され、トランジスタ1181M,Nの第1のゲート電極は、ワード線WL_Mに接続され、トランジスタ1181M,Nの第2のゲート電極は、ゲート線BGL_Mに接続される。トランジスタ1181M,Nのソース電極及びドレイン電極の一方がビット線BL_Nに接続される構成にすることにより、メモリセル毎に選択的にデータを読み出すことができる。トランジスタ1181M,Nは、メモリセル1180M,Nにおいて選択トランジスタとしての機能を有する。トランジスタ1181M,Nとしては、酸化物半導体をチャネル形成領域に用いたトランジスタを用いることができる。トランジスタ1182M,Nは、Pチャネル型トランジスタである。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ1182をPチャネル型トランジスタにしなくてもよい。トランジスタ1182M,Nのソース電極及びドレイン電極の一方は、ソース線SLに接続され、トランジスタ1182M,Nのソース電極及びドレイン電極の他方は、ビット線BL_Nに接続され、トランジスタ1182M,Nのゲート電極は、トランジスタ1181M,Nのソース電極及びドレイン電極の他方に接続される。トランジスタ1182M,Nは、メモリセル1180M,Nにおいて、出力トランジスタとしての機能を有する。トランジスタ1182M,Nとしては、例えば単結晶シリコンをチャネル形成領域に用いるトランジスタを用いることができる。容量素子1183M,Nの第1の容量電極は、容量線CL_Mに接続され、容量素子1183M,Nの第2の容量電極は、トランジスタ1181M,Nのソース電極及びドレイン電極の他方に接続される。なお、容量素子1183M,Nは、保持容量としての機能を有する。ワード線WL_1乃至ワード線WL_iのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。ビット線BL_1乃至ビット線BL_jのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。容量線CL_1乃至容量線CL_iのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。ゲート線BGL_1乃至ゲート線BGL_iのそれぞれの電圧は、例えばゲート線駆動回路を用いて制御される。ゲート線駆動回路は、例えばダイオード及び第1の容量電極がダイオードのアノード及びゲート線BGLに電気的に接続される容量素子を備える回路により構成される。トランジスタ1181の第2のゲート電極の電圧を調整することにより、トランジスタ1181の閾値電圧を調整することができる。従って、選択トランジスタとして機能するトランジスタ1181の閾値電圧を調整し、オフ状態におけるトランジスタ1181のソース電極及びドレイン電極の間に流れる電流を極力小さくすることができる。よって、記憶回路におけるデータの保持期間を長くすることができる。また、データの書き込み及び読み出しに必要な電圧を従来の半導体装置より低くすることができるため、消費電力を低減することができる。本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。実施の形態7本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置の例について、図13を参照して説明する。図13Aには、いわゆるDRAMDynamicRandomAccessMemoryに相当する構成の半導体装置の一例を示す。図13Aに示すメモリセルアレイ1120は、複数のメモリセル1130がマトリクス状に配列された構成を有している。また、メモリセルアレイ1120は、m本の第1の配線、及びn本の第2の配線を有する。なお、本実施の形態においては、第1の配線をビット線BLと呼び、第2の配線をワード線WLと呼ぶ。メモリセル1130は、トランジスタ1131と、容量素子1132と、から構成されている。トランジスタ1131のゲート電極は、第1の配線ワード線WLと接続されている。また、トランジスタ1131のソース電極またはドレイン電極の一方は、第2の配線ビット線BLと接続されており、トランジスタ1131のソース電極またはドレイン電極の他方は、容量素子の電極の一方と接続されている。また、容量素子の電極の他方は容量線CLと接続され、一定の電位が与えられている。トランジスタ1131には、先の実施の形態に示すトランジスタが適用される。先の実施の形態において示した酸化物半導体をチャネル形成領域に用いるトランジスタは、単結晶シリコンをチャネル形成領域に用いたトランジスタに比べてオフ電流が小さいという特徴を有する。このため、いわゆるDRAMとして認識されている図13Aに示す半導体装置に当該トランジスタを適用する場合、実質的な不揮発性メモリを得ることが可能である。図13Bには、いわゆるSRAMStaticRandomAccessMemoryに相当する構成の半導体装置の一例を示す。図13Bに示すメモリセルアレイ1140は、複数のメモリセル1150がマトリクス状に配列された構成とすることができる。また、メモリセルアレイ1140は、第1の配線ワード線WL、第2の配線ビット線BL及び第3の配線反転ビット線/BLをそれぞれ複数本有する。メモリセル1150は、第1のトランジスタ1151、第2のトランジスタ1152、第3のトランジスタ1153、第4のトランジスタ1154、第5のトランジスタ1155、及び第6のトランジスタ1156を有している。第1のトランジスタ1151と第2のトランジスタ1152は、選択トランジスタとして機能する。また、第3のトランジスタ1153と第4のトランジスタ1154のうち、一方はnチャネル型トランジスタここでは、第4のトランジスタ1154であり、他方はpチャネル型トランジスタここでは、第3のトランジスタ1153である。つまり、第3のトランジスタ1153と第4のトランジスタ1154によってCMOS回路が構成されている。同様に、第5のトランジスタ1155と第6のトランジスタ1156によってCMOS回路が構成されている。第1のトランジスタ1151、第2のトランジスタ1152、第4のトランジスタ1154、第6のトランジスタ1156は、nチャネル型のトランジスタであり、先の実施の形態において示したトランジスタを適用することができる。第3のトランジスタ1153と第5のトランジスタ1155は、pチャネル型のトランジスタであり、酸化物半導体以外の材料例えば、単結晶シリコンなどをチャネル形成領域に用いる。本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。実施の形態8酸化物半導体をチャネル形成領域に用いたトランジスタを少なくとも一部に用いてCPUCentralProcessingUnitを構成することができる。図14Aは、CPUの具体的な構成を示すブロック図である。図14Aに示すCPUは、基板1190上に、演算回路ALU:Arithmeticlogicunit1191、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、タイミングコントローラ1195、レジスタ1196、レジスタコントローラ1197、バスインターフェースBusI/F1198、書き換え可能なROM1199、及びROMインターフェースROMI/F1189を有している。基板1190は、半導体基板、SOI基板、ガラス基板などを用いる。ROM1199及びROMインターフェース1189は、別チップに設けても良い。勿論、図14Aに示すCPUは、その構成を簡略化して示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。バスインターフェース1198を介してCPUに入力された命令は、インストラクションデコーダ1193に入力され、デコードされた後、ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195に入力される。ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種制御を行なう。具体的にALUコントローラ1192は、ALU1191の動作を制御するための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアドレスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行なう。また、タイミングコントローラ1195は、ALU1191、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、及びレジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ1195は、基準クロック信号CLK1を元に、内部クロック信号CLK2を生成する内部クロック生成部を備えており、クロック信号CLK2を上記各種回路に供給する。図14Aに示すCPUでは、レジスタ1196に、記憶素子が設けられている。レジスタ1196の記憶素子には、実施の形態5に記載されている記憶素子を用いることができる。図14Aに示すCPUにおいて、レジスタコントローラ1197は、ALU1191からの指示に従い、レジスタ1196における保持動作の選択を行う。すなわち、レジスタ1196が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ1196内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ1196内の記憶素子への電源電圧の供給を停止することができる。電源停止に関しては、図14Bまたは図14Cに示すように、記憶素子群と、電源電位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図14B及び図14Cの回路の説明を行う。図14B及び図14Cでは、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構成の一例を示す。図14Bに示す記憶装置は、スイッチング素子1141と、記憶素子1142を複数有する記憶素子群1143とを有している。具体的に、各記憶素子1142には、実施の形態5に記載されている記憶素子を用いることができる。記憶素子群1143が有する各記憶素子1142には、スイッチング素子1141を介して、ハイレベルの電源電位VDDが供給されている。さらに、記憶素子群1143が有する各記憶素子1142には、信号INの電位と、ローレベルの電源電位VSSの電位が与えられている。図14Bでは、スイッチング素子1141として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号SigAによりスイッチングが制御される。なお、図14Bでは、スイッチング素子1141がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していても良い。スイッチング素子1141が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。また、図14Bでは、スイッチング素子1141により、記憶素子群1143が有する各記憶素子1142への、ハイレベルの電源電位VDDの供給が制御されているが、スイッチング素子1141により、ローレベルの電源電位VSSの供給が制御されていても良い。また、図14Cには、記憶素子群1143が有する各記憶素子1142に、スイッチング素子1141を介して、ローレベルの電源電位VSSが供給されている、記憶装置の一例を示す。スイッチング素子1141により、記憶素子群1143が有する各記憶素子1142への、ローレベルの電源電位VSSの供給を制御することができる。記憶素子群と、電源電位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子を設け、一時的にCPUの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、CPUの動作を停止することができ、それにより消費電力を低減することができる。ここでは、CPUを例に挙げて説明したが、DSPDigitalSignalProcessor、カスタムLSI、FPGAFieldProgrammableGateArray等のLSIにも応用可能である。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。"