基準クロック信号を変調し、変調クロック信号を生成する周波数拡散クロック生成回路と、疑似ランダムパタンを生成する疑似ランダムパタン生成回路と、前記変調クロック信号で前記疑似ランダムパタンを変調し、送信信号を生成する信号生成部と、を備える送信部と、前記送信信号を受信し、前記送信信号から前記疑似ランダムパタンを再生するクロックアンドデータリカバリー回路と、前記再生した疑似ランダムパタンと、予め設定されている疑似ランダムパタンと、を比較し、エラー情報を示す信号を出力する検出回路と、を備える受信部と、前記受信部から入力される前記エラー情報を示す信号からエラーの数をカウントし、カウント結果に基づいてタイミングマージンを判定する制御部と、を備える通信試験回路。前記制御部は、前記基準クロック信号の変調度を制御する変調度設定信号及び前記基準クロック信号の変調周波数を制御する変調周波数設定信号を生成し、前記変調度設定信号及び前記変調周波数設定信号を前記周波数拡散クロック生成回路に出力することを特徴とする請求項1に記載の通信試験回路。前記制御部は、前記基準クロック信号を生成するクロック源と、前記変調度設定信号、前記変調周波数設定信号及び前記基準クロック信号が入力され、前記変調度設定信号、前記変調周波数設定信号及び前記基準クロック信号に基づいて、前記エラー情報を示す信号からエラーの数を所定の期間、カウントする蓄積部と、前記エラーの数のカウント数を示す信号、前記変調度設定信号、前記変調周波数設定信号及び前記基準クロック信号が入力され、前記カウント数と、予め設定されている前記変動度設定信号及び前記変調周波数設定信号でのエラー許容数と、を比較し、比較結果に基づいてタイミングマージンを判定し、且つ前記変調度設定信号及び前記変調周波数設定信号を変更させる設定変更信号を生成する判定部と、前記設定変更信号が入力され、前記変調度設定信号及び前記変調周波数設定信号と異なる変調度設定信号及び変調周波数設定信号を生成する変調設定部と、を備えることを特徴とする請求項2に記載の通信試験回路。前記蓄積部は、前記変調度設定信号、前記変調周波数設定信号及び前記基準クロック信号が入力され、前記エラー情報を示す信号からエラーの数をカウントするカウント期間を設定するカウント期間設定信号、及び前記カウント期間が経過後に蓄積されたカウント数をリセットするクリア信号を生成するタイマーと、前記エラー情報を示す信号、前記カウント期間設定信号及び前記クリア信号が入力され、前記カウント期間設定信号が示すカウント期間内において、前記エラー情報を示す信号からエラーの数をカウントして蓄積し、前記カウント期間経過後に前記エラーの数のカウント数を示すエラーカウント信号を出力すると共に、前記クリア信号が入力されると、前記カウント数をリセットするエラーカウンターと、前記エラーカウント信号及び前記カウント期間設定信号が入力され、前記カウント期間経過後の前記カウント数を保持し、前記判定部に前記カウント数を示す信号を出力する保持部と、を備えることを特徴とする請求項3に記載の通信試験回路。前記タイマーは、前記基準クロック信号の周波数変調の傾きが変化する点で発生するエラーに対し、前記エラーをカウントしないように無効信号を生成し、前記エラーカウンターに出力することを特徴とする請求項4に記載の通信試験回路。前記エラーカウンターは、前記基準クロック信号の周波数変調の傾きが変化する点で発生するエラーに対し、前記基準クロック信号の変調度と変調周波数との積に比例した値に基づいて推測される前記エラーの回数を、前記カウント数から減算処理することを特徴とする請求項4に記載の通信試験回路。前記送信部と前記受信部との間に設けられるセレクタと、前記送信信号を外部に出力する出力端子と、外部から受信信号が入力される入力端子と、をさらに備え、前記送信部から出力される前記送信信号を外部に出力可能であって、且つ前記セレクタによって前記受信信号又は前記送信信号を選択し、選択した信号を前記受信部に出力することを特徴とする請求項1乃至6のいずれか1項に記載の通信試験回路。前記送信部は、通常使用状態でも用いられることを特徴とする請求項1乃至7のいずれか1項に記載の通信試験回路。前記受信部は、通常使用状態でも用いられることを特徴とする請求項1乃至8のいずれか1項に記載の通信試験回路。請求項1乃至9のいずれか1項に記載の通信試験回路を備える半導体集積回路。請求項1乃至9のいずれか1項に記載の通信試験回路を備える電子機器。前記電子機器の電源投入時に、前記制御部に自己故障診断開始信号が入力され、前記自己故障診断信号に基づいて、前記通信試験回路は試験を実施することを特徴とする請求項11に記載の電子機器。疑似ランダムパタンが変換されたシリアルデータをクロック信号により変調した送信信号が入力され、前記送信信号から疑似ランダムパタンを再生するクロックアンドデータリカバリー回路と、前記再生した疑似ランダムパタンと、予め設定されている疑似ランダムパタンと、を比較し、エラー情報を示す信号を出力する検出回路と、を備え、前記エラー情報を示す信号の出力端子を有する受信回路。請求項13の受信回路を備える半導体集積回路。基準クロック信号を変調し、変調クロック信号を生成する周波数拡散クロック生成回路と、疑似ランダムパタンを生成する疑似ランダムパタン生成回路と、前記変調クロック信号で前記疑似ランダムパタンを変調し、送信信号を生成する信号生成部と、を備える送信部と、前記送信信号から再生された疑似ランダムパタンと、予め設定されている疑似ランダムパタンと、の比較結果であるエラー情報を示す信号が入力され、前記エラー情報を示す信号からエラーの数をカウントし、カウント結果に基づいてタイミングマージンを判定する制御部と、を備え、前記エラー情報を示す信号の入力端子を有する送信回路。請求項15の送信回路を備える半導体集積回路。請求項13に記載の受信回路と請求項15に記載の送信回路とが隣接するチップに形成されるウェハ。個片化により、前記受信回路と前記送信回路とを電気的に接続する配線が切断されることを特徴とする請求項17に記載のウェハ。方法1及び方法2は、タイミングマージンの定量評価は可能であるが、測定に時間がかかるため、製品全数を対象とした出荷試験への適用は困難である。方法3は、製品全数を対象とした出荷試験への適用は可能である。しかし、方法3は、通信エラーの有り/無しを判断するため、タイミングマージンの有無を定量的に判断することはできない。そのため、方法3は、設計時に設定したタイミングマージンが確保できていない製品を良品として出荷してしまう可能性がある。本発明の一形態に係る通信試験回路は、基準クロック信号を変調し、変調クロック信号を生成する周波数拡散クロック生成回路と、疑似ランダムパタンを生成する疑似ランダムパタン生成回路と、前記変調クロック信号で前記疑似ランダムパタンを変調し、送信信号を生成する信号生成部と、を備える送信部と、前記送信信号を受信し、前記送信信号から前記疑似ランダムパタンを再生するクロックアンドデータリカバリー回路と、前記再生した疑似ランダムパタンと、予め設定されている疑似ランダムパタンと、を比較し、エラー情報を示す信号を出力する検出回路と、を備える受信部と、前記受信部から入力される前記エラー情報を示す信号からエラーの数をカウントし、カウント結果に基づいてタイミングマージンを判定する制御部と、を備える。つまり、当該通信試験回路は、通常送信側デバイスにEMIを低減する目的で標準的に搭載されている周波数拡散クロック生成回路の変調設定をコントロールする仕組みと、受信側デバイスのクロックアンドデータリカバリー回路がもつ、周波数変調に追従する際に発生するトラッキングスキューの特性とを応用し、特殊な測定器を不要とする。そのため、送信部及び受信部は試験以外に通常動作時にも用いることができ、低コストかつ短時間でのシリアル通信における送受信タイミングマージンを定量的に判定することが可能となる。本発明の一形態に係る電子機器は、上述の通信試験回路を備える。これにより、送信部及び受信部は試験以外に通常動作時にも用いることができ、やはり低コストかつ短時間でのシリアル通信における送受信タイミングマージンを定量的に判定することが可能となる。本発明の一形態に係る半導体集積回路は、上述の通信試験回路を備える。これにより、送信部及び受信部は試験以外に通常動作時にも用いることができ、やはり低コストかつ短時間でのシリアル通信における送受信タイミングマージンを定量的に判定することが可能となる。本発明の一形態に係る受信回路は、疑似ランダムパタンが変換されたシリアルデータをクロック信号により変調した送信信号が入力され、前記送信信号から疑似ランダムパタンを再生するクロックアンドデータリカバリー回路と、前記再生した疑似ランダムパタンと、予め設定されている疑似ランダムパタンと、を比較し、エラー情報を示す信号を出力する検出回路と、を備え、前記エラー情報を示す信号の出力端子を有する。これにより、例えば受信回路の電源及びグランドと、当該受信回路に電気的に接続される送信回路の電源及びグランドと、を相異させることができ、試験条件を実使用条件に近づけることができる。本発明の一形態に係る半導体集積回路は、上述の受信回路を備える。これにより、当該半導体集積回路に搭載された受信回路を、他の半導体集積回路や試験ボード、テスタに搭載された送信回路に電気的に接続することができる。本発明の一形態に係る送信回路は、基準クロック信号を変調し、変調クロック信号を生成する周波数拡散クロック生成回路と、疑似ランダムパタンを生成する疑似ランダムパタン生成回路と、前記変調クロック信号で前記疑似ランダムパタンを変調し、送信信号を生成する信号生成部と、を備える送信部と、前記送信信号から再生された疑似ランダムパタンと、予め設定されている疑似ランダムパタンと、の比較結果であるエラー情報を示す信号が入力され、前記エラー情報を示す信号からエラーの数をカウントし、カウント結果に基づいてタイミングマージンを判定する制御部と、を備え、前記エラー情報を示す信号の入力端子を有する。これにより、例えば送信回路に電気的に接続される受信回路の電源及びグランドと、当該送信回路の電源及びグランドと、を相異させることができ、試験条件を実使用条件に近づけることができる。本発明の一形態に係る半導体集積回路は、上述の送信回路を備える。これにより、当該半導体集積回路に搭載された送信回路を、他の半導体集積回路や試験ボード、テスタに搭載された受信回路に電気的に接続することができる。本発明の一形態に係るウェハは、上述の受信回路と送信回路とが隣接するチップに形成される。これにより、隣接するチップ間で簡単に試験を実施することができる。本発明によれば、低コスト且つ短時間に送受信タイミングマージンを定量的に判定することが可能となる。本発明に係る通信試験回路及び電子機器の実施形態について説明する。但し、本発明が以下の実施形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。この通信試験回路及び電子機器は、通常送信側デバイスにEMIElectroMagneticInterferenceを低減する目的で標準的に搭載されている周波数拡散クロック生成回路の変調設定をコントロールする仕組みと、受信側デバイスのCDRクロックアンドデータリカバリー回路がもつ、周波数変調に追従する際に発生するトラッキングスキューの特性とを応用し、特殊な測定器を不要とする。これにより、通信試験回路及び電子機器は、低コストかつ短時間でのシリアル通信における送受信タイミングマージンを定量的に判定することを可能にする。<実施形態1>図1に、本実施形態の通信試験回路の構成を示す。本実施形態の通信試験回路100は、図1に示すように、例えば高速シリアル通信インターフェースを搭載する電子機器1000に備えられる。当該通信試験回路100は、送信部1、受信部2、制御部3を備える。送信部1は、周波数拡散クロック生成回路SSCG:SpreadSpectrumClockGenerator6、疑似ランダムパタン生成回路PRBSGen7、シリアライザー信号生成部4、出力回路5を備える。周波数拡散クロック生成回路6には、例えば電子機器1000に搭載されたクロック源等から基準クロック信号36が入力される。周波数拡散クロック生成回路6には、変調度設定信号13及び変調周波数設定信号14が制御部3から入力される。周波数拡散クロック生成回路6は、変調度設定信号13及び変調周波数設定信号14に基づいて、基準クロック信号36を変調する。周波数拡散クロック生成回路6は、変調されたクロック信号変調クロック信号12をシリアライザー4に出力する。つまり、周波数拡散クロック生成回路6は、制御部3から入力される変調度設定信号13及び変調周波数設定信号14に基づいて、基準クロック信号36の変調度及び変調周波数を可変に設定することができる構成とされている。疑似ランダムパタン生成回路7は、疑似ランダムパタンを生成し、シリアライザー4に出力する。シリアライザー4には、変調されたクロック信号12が周波数拡散クロック生成回路6から入力される。さらにシリアライザー4には、疑似ランダムパタンが疑似ランダムパタン生成回路7から入力される。シリアライザー4は、疑似ランダムパタンをシリアルデータに変換し、当該シリアルデータをクロック信号12により変調したデータ送信信号11として出力回路5に出力する。出力回路5には、変調されたデータ11がシリアライザー4から入力される。出力回路5は、変調されたデータ11を受信部2に送信する。受信部2は、入力回路9、クロックアンドデータリカバリー回路CDR8、疑似ランダムパタン検出回路PRBSDet10を備える。入力回路9には、送信部1の出力回路5から変調されたデータ11を受信する。入力回路9は、変調されたデータ11をクロックアンドデータリカバリー回路8に出力する。クロックアンドデータリカバリー回路8には、変調されたデータ11が入力回路9から入力される。クロックアンドデータリカバリー回路8は、変調されたデータ11からクロック信号を抽出し、疑似ランダムパタンを再生する。すなわち、クロックアンドデータリカバリー回路8は、図2に示すように、PLLPhaseLockedLoop回路21、データリタイミングFFFlipFlop20を備える。PLL回路21は、変調されたデータ11からクロック信号22を抽出し、抽出したクロック信号22をデータリタイミングFF20に出力する。データリタイミングFF20には、抽出されたクロック信号22がPLL回路21から入力される。データリタイミングFF20は、抽出されたクロック信号22に基づいて、シリアルデータになった疑似ランダムパタン変調されたデータ11を再生し、再生した疑似ランダムパタンを疑似ランダムパタン検出回路10に出力する。疑似ランダムパタン検出回路10には、再生された疑似ランダムパタンがクロックアンドデータリカバリー回路8から入力される。一方、疑似ランダムパタン検出回路10は、シードの情報に基づいて、予め設定された疑似ランダムパタンを生成する。疑似ランダムパタン検出回路10は、入力された疑似ランダムパタンと、自身が生成した疑似ランダムパタンと、を比較照合し、エラーが生じているか否かを判定する。疑似ランダムパタン検出回路10は、判定結果であるエラー情報を示す信号15を制御部3に出力する。例えば、当該信号15がHighであればエラーであって、Lowであればエラーなしを示す。制御部3は、図3に示すように、クロック源33、蓄積部32、判定部31、変調設定部30を備える。クロック源33は、基準クロック信号36を生成する。クロック源33は、生成した基準クロック信号36を判定部31及び蓄積部32に出力する。蓄積部32には、基準クロック信号36がクロック源33から入力される。さらに蓄積部32には、エラー情報を示す信号15が送信部2の疑似ランダムパタン検出回路10から入力される。また、蓄積部32には、変調設定部30が生成した変調度設定信号13及び変調周波数設定信号14が入力される。蓄積部32は、基準クロック信号36及び変調周波数設定信号14に基づいて、設定された期間、エラー情報を示す信号15からエラーの数をカウントする。蓄積部32は、設定された期間中にカウントしたエラーの数を示す信号35を判定部31に出力する。すなわち、蓄積部32は、図4に示すように、エラーカウンター40、タイマー41、保持部42を備える。エラーカウンター40には、エラー情報を示す信号15が送信部2の疑似ランダムパタン検出回路10から入力される。さらにエラーカウンター40には、カウント期間信号44、無効信号45、クリア信号46がタイマー41から入力される。また、エラーカウンター40には、基準クロック信号36がクロック源33から入力される。エラーカウンター40は、基準クロック信号36に基づいて、エラー情報を示す信号15からエラーの数を、クリア信号46の解除後、カウント期間信号44が示す期間但し、詳細は後述するが、無効信号45が発出されている期間は除外する。中、カウントする。そして、エラーカウンター40は、この所定の期間中のエラーのカウント数を示すエラーカウント信号43を保持部42に出力する。タイマー41には、基準クロック信号36がクロック源33から入力される。さらにタイマー41には、エラー情報を示す信号15が疑似ランダムパタン検出回路10から入力される。また、タイマー41には、変調度設定信号13及び変調周波数設定信号14が変調設定部30から入力される。ちなみに、タイマー41では、エラー情報を示す信号15にエラーが検出された場合には、図7中のa、b、c、d及びeに示す変調されたデータの変調の傾きが変化した点を、このエラーが検出された時間に合わせるため、カウント数を補正する機能を有する。なお、このカウント数の補正動作は、N回連続して等しいカウント値に検出された場合に実施する保護機能を有するものとする。ここで、Nは1以上の自然数である。これは、変調度設定信号13及び変調周波数設定信号14だけからでは、変調の傾きが変化する点を特定することが困難なためである。タイマー41は、変調度設定信号13、変調周波数設定信号14及び基準クロック信号36のカウント数に基づいて、カウント期間信号44、無効信号45、クリア信号46を生成する。タイマー41は、生成したカウント期間信号44をエラーカウンター40及び保持部42に出力する。タイマー41は、無効信号45及びクリア信号46をエラーカウンター40に出力する。ここで、無効信号45は、詳細は後述するが、カウント期間中において、エラーのカウント数を無効とする指令信号である。クリア信号46は、エラーのカウント数をリセットする指令信号である。保持部42には、エラーカウント信号43がエラーカウンター40から入力される。さらに保持部42には、カウント期間信号44がタイマー41から入力される。保持部42は、エラーカウント信号43が示すエラーのカウント数を保持する。そして、保持部42は、当該エラーのカウント数を示す信号35を判定部31に出力する。保持部42は、カウント期間信号44に基づいて、カウント期間が経過後する毎に、エラーカウント信号43が示すエラーのカウント数を更新する。判定部31には、エラーのカウント数を示す信号35が保持部42から入力される。さらに判定部31には、変調度設定信号13及び変調周波数設定信号14が変調設定部30から入力される。また、判定部31には、基準クロック信号36がクロック源33から入力される。判定部31は、当該変調度設定信号13及び当該変調周波数設定信号14に基づく基準クロック信号36の変調設定でのエラーのカウント数と、予め設定されている当該基準クロック信号36の変調設定でのエラー許容数と、を比較する。すなわち、判定部31は、基準クロック信号36及び変調周波数設定信号14に基づいて判定同期を認識し、判定同期毎に、上述のように比較を行い、エラーのカウント数が、予め設定されているエラー許容数を超えている場合にはFailを、超えていない場合はPassを判定情報を示す信号16として、例えば電子機器1000に搭載される制御装置に出力する。それと共に、判定部31は、基準クロック信号36の今回の変調設定を司る変調度設定信号13及び変調周波数設定信号14を、次の変調設定の変調度設定信号13及び変調周波数設定信号14に変更する設定変更信号34を変調設定部30に出力する。変調設定部30には、設定変更信号34が判定部31から入力される。変調設定部30は、設定変更信号34に基づいて、次回の基準クロック信号36の変調設定を司る変調度設定信号13及び変調周波数設定信号14を生成する。そして、変調設定部30は、生成した変調度設定信号13及び変調周波数設定信号14を受信部2の周波数拡散クロック生成回路6及び制御部3の判定部31、蓄積部32に出力する。このような構成の通信試験回路は、例えば図5に示すように、変調されたデータ11の送受信の動作を実行する。送信部1から出力されるシリアルデータ11は、周波数拡散クロック生成回路6により、クロック信号の中心周波数foに対し、±Δfだけ周波数が拡散される。図5は、クロック信号の変調プロファイルが三角波の場合を示している。ここで、クロック信号の変調の周期をtssとすると、クロック信号の変調周波数及び変調度は以下のように定義できる。変調周波数=1/tss=fssと定義変調度=Δf/fo=Dssと定義周波数拡散クロック生成回路6は、制御部3からの変調周波数設定信号14に基づいてクロック信号の変調周波数を変更することができ、さらに変調度設定信号13に基づいてクロック信号の変調度を変更することができる。受信部2のクロックアンドデータリカバリー回路8では、上述のように変調されたデータ11を受信した場合には、PLL回路21での追従の遅れトラッキングスキューが発生し、変調されたデータ11と抽出されたクロック信号22との間の位相差に変動が起こる。この様子について、位相差をφとし図5に示す。φ=0は、クロック信号の周波数変調が無い場合の平均位相である。変調されたデータ11の周波数の増加及び減少に伴い、-Δφ又はΔφの位相差が発生する。ここで、位相差Δφと、変調周波数fss及び変調度Dssの関係を以下に示す。Δφ∝fss×Dssつまり、位相差Δφの絶対値は、変調周波数fssと変調度Dssの積に比例する。そのため、変調周波数fssと変調度Dssとの積を大きくすることで、受信部2のクロックアンドデータリカバリー回路8での位相差Δφを、任意に増加させることが可能となる。このときの疑似ランダムパタン検出回路10からのエラー情報を示す信号15を観測することで、送受信でのタイミングマージンの定量化が可能となる。つまり、基準クロック信号の周波数を増加又は減少させた際に生じるエラーのカウント数が、エラー許容数より少ない周波数領域がタイミングマージンであると、判断することができる。図6に、通常時に対し、出荷試験時の周波数拡散クロック生成回路6の変調設定が、変調周波数を2倍、変調度を2倍にした場合の通信試験回路100の動作を示す。位相差Δφは、出荷試験時には通常時の4倍発生させることが可能となる。仮に、この設定にて受信部2でのエラーが発生しはじめるとすると、図6中の矢印で示した位相差が通常時に確保できているタイミングマージンということになる。ところが、実際のPLL回路21では、図7中のa~e点のように、変調の傾きが変化した後に、発生するトラッキングスキューが一時的に増大し、不要なエラーが発生してしまう場合がある。これにより、タイミングマージンを定量的に判断することが困難になる。本現象に対処するため、蓄積部32のタイマー41は、エラー情報を示す信号15と、変調周波数設定信号14とより、基準クロック信号の周波数変調の傾きが変化する点、即ち変調度のピークとボトムで発生する不要なエラーをエラーカウンター40での累積処理の対象外とするための無効信号45を生成する。この様子を図7に示す。タイマー41から無効信号45が出力されている期間、エラーカウンター40は、エラー情報が示す信号15からカウントしたエラー数を、カウント数から対象外にする処理を行う。また、この無効信号45は、変調度設定信号13及び変調周波数設定信号14が変更された後においても一定期間出力される。これは、基準クロック信号の変調設定が変更されると、送信部1の周波数拡散クロック生成回路6の引き込み動作に時間が必要なためと、受信部2のクロックアンドデータリカバリー回路8での引き込み動作に時間が必要なためである。この様子を図8に示す。このような通信試験回路及び電子機器は、通常送信側デバイスにEMIを低減する目的で標準的に搭載されている周波数拡散クロック生成回路6の変調設定をコントロールする仕組みと、受信側デバイスのクロックアンドデータリカバリー回路8がもつ、周波数変調に追従する際に発生するトラッキングスキューの特性とを応用し、特殊な測定器を不要とする。つまり、送信部1及び受信部2は試験以外に通常動作時にも用いることができ、低コストかつ短時間でのシリアル通信における送受信タイミングマージンを定量的に判定することが可能となる。特に、当該通信試験回路を備える電子機器は、電子機器の電源投入時に、制御部3に自己故障開始信号を入力する構成とすることが好ましい。これにより、電子機器の電源投入時に、当該通信試験回路100を用いて簡単に自己故障診断試験を実施することができる。<実施形態2>実施形態1の通信試験回路100は、クロック信号の周波数変調の傾きが変化する点で発生するエラーに対し、無効信号45を生成し、対応しているが、この限りでない。すなわち、エラーカウンター40は、クロック信号の周波数変調の傾きが変化する点で発生するエラーに対し、クロック信号の変調度と変調周波数との積に比例した値に基づいて推測されるエラーの回数を、カウント数から減算処理する構成でも良い。<実施形態3>また、図9に示す通信試験回路101のように、実使用条件に近づけるために、出力回路5から出力される変調されたデータ11を一旦通信試験回路101から外部に出力し、当該変調されたデータ11を外部から通信試験回路101に入力する構成とすることもできる。すなわち、本実施形態の通信試験回路101は、実施形態1の通信試験回路100と略同様の構成とされているが、出力端子51、入力端子52、セレクタ53を備える。出力端子51からは、送信部1の出力回路5から出力される変調されたデータ11が外部に出力される。入力端子52からは、外部に出力された当該変調されたデータ11が入力される。この出力端子51と入力端子52とは、同軸ケーブルや配線基板等の伝送線路により電気的に接続される。セレクタ53は、送信部1と受信部2との間に設けられている。セレクタ53は、外部からのモード切替信号又は制御部3からのモード切替信号等に基づいて、送信部1の出力回路5から出力される変調されたデータ11、又は外部に一旦出力され、入力端子52から入力される変調されたデータ11を選択し、選択したデータを受信部2の入力回路9に出力する。このように送信部1の出力回路5から出力される変調されたデータ11を、一旦通信試験回路101から外部に出力し、伝送線路を介して、当該変調されたデータ11を外部から通信試験回路101に入力することで、試験条件を実使用条件に近づけることができる。そのため、通信試験回路101は、試験精度を向上させることができる。一方、通信試験回路101内で試験を完結させたい場合は、送信部1の出力回路5から出力される変調されたデータ11をセレクタ53によって選択すると良い。このように、通信試験回路101は、試験実施者が適宜に試験条件を選択することができる。<実施形態4>また、上記の実施形態では、送信部1、受信部2、制御部3で通信試験回路を構成し、例えば同一のチップに搭載されるが、図10に示すように、受信回路60と、送信回路70とに分けた構成でも良い。受信回路60は、上述の受信部2を備える。そして、受信回路60は、送信回路70の出力回路5から出力される変調されたデータ11の入力端子61、疑似ランダムパタン検出回路10から出力されるエラー情報を示す信号15の出力端子62を備える。つまり、受信回路60には、入力端子61を介して送信回路70の出力回路5から出力される変調されたデータ11が入力される。また、受信回路60は、出力端子62を介してエラー情報を示す信号15を送信回路70に出力する。送信回路70は、上述の送信部1、制御部3を備える。そして、送信回路70は、受信回路60の疑似ランダムパタン検出回路10から出力されるエラー情報を示す信号15の入力端子71、出力回路5から出力される変調されたデータ11の出力端子72を備える。つまり、送信回路70には、入力端子71を介して受信回路60の疑似ランダムパタン検出回路10から出力されるエラー情報を示す信号15が入力される。また、送信回路70は、出力端子72を介して変調されたデータ11を受信回路60に出力する。このように受信回路60と送信回路70とを分けることで、受信回路60の電源及びグランドと、送信回路70の電源及びグランドと、を相異させることができ、試験条件を実使用条件に近づけることができる。ここで、受信回路60が半導体集積回路に搭載される場合、送信回路70は他の半導体集積回路や試験ボード、テスタに搭載される。一方、受信回路60が試験ボード、テスタに搭載される場合、送信回路70は半導体集積回路に搭載される。このとき、図11に示すように、同一のウェハにおいて隣接するチップに受信回路60と送信回路70とをそれぞれ搭載することができる。これにより、隣接するチップ間で簡単に試験を実施することができる。なお、本実施形態では、送信回路70が制御部3を備えているが、受信回路60が制御部3を備えた構成でも略同様に実施できる。なお、本発明は上記実施形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。