"高周波信号の増幅に用いられる多段増幅器であって、複数段の増幅素子と、各段の前記増幅素子の入力端子に接続され、入力インピーダンス整合をとると共に、前記入力端子にバイアス電圧を印加する入力整合回路と、各段の前記増幅素子の出力端子に接続され、出力インピーダンス整合をとると共に、前記出力端子にバイアス電圧を印加する出力整合回路と、前段の前記増幅素子に対する前記出力整合回路と後段の前記増幅素子に対する前記入力整合回路との間に直列接続された2つのコンデンサ、および、一端が2つの前記コンデンサ間の接続点に接続され他端が接地された誘導性の線路を含み構成されたハイパスフィルタと、を備え、前記コンデンサのキャパシタンス値および前記線路のインダクタンス値は、前記増幅素子の動作周波数よりも低い周波数帯域において、後段の前記増幅素子に対する前記出力整合回路と前段の前記増幅素子に対する前記出力整合回路と前記ハイパスフィルタとを介して形成されるバイアスループの損失が、前記増幅素子の利得よりも大きくなるように設定されたことを特徴とする多段増幅器。複数段の前記各増幅素子の少なくとも1つ以上は、ワイドバンドギャップ半導体によって形成されたことを特徴とする請求項1に記載の多段増幅器。前記ワイドバンドギャップ半導体は、窒化ガリウム系材料、炭化珪素、あるいはダイヤモンドであることを特徴とする請求項2に記載の多段増幅器。しかしながら、上記従来技術では、パルス成分遮断回路の遮断周波数を任意に設定することができないため、FETの利得やその周波数特性によっては、低周波数帯域においてドレインバイアスループの損失がFETの利得よりも小さくなり、パルス信号の基本波を含む低周波数帯域成分を十分に減衰させることができず、発振の発生を十分に抑制することができない場合がある、という問題があった。また、FETの動作周波数に対して1/4波長の長さの線路は、実装上、大きな面積が必要であるため、回路の高密度実装の妨げになっていた。また、近年、新たに開発されたGaN窒化ガリウム等のワイドバンドギャップ半導体FETは、低周波数帯域数百MHz以下の利得が一般的に用いられているGaAs砒化ガリウムFETに比較して高いため、低周波数帯域におけるドレインバイアスループの損失を上昇させる有効な解決手法が望まれている。本発明は、上記に鑑みてなされたものであって、低周波数帯域の利得を効果的に抑圧して発振の発生を抑制すると共に、回路の高密度実装を可能とする多段増幅器を提供することを目的とする。上述した課題を解決し、目的を達成するため、本発明にかかる多段増幅器は、高周波信号の増幅に用いられる多段増幅器であって、複数段の増幅素子と、各段の前記増幅素子の入力端子に接続され、入力インピーダンス整合をとると共に、前記入力端子にバイアス電圧を印加する入力整合回路と、各段の前記増幅素子の出力端子に接続され、出力インピーダンス整合をとると共に、前記出力端子にバイアス電圧を印加する出力整合回路と、前段の前記増幅素子に対する前記出力整合回路と後段の前記増幅素子に対する前記入力整合回路との間に直列接続された2つのコンデンサ、および、一端が2つの前記コンデンサ間の接続点に接続され他端が接地された誘導性の線路を含み構成されたハイパスフィルタと、を備え、前記コンデンサのキャパシタンス値および前記線路のインダクタンス値は、前記増幅素子の動作周波数よりも低い周波数帯域において、後段の前記増幅素子に対する前記出力整合回路と前段の前記増幅素子に対する前記出力整合回路と前記ハイパスフィルタとを介して形成されるバイアスループの損失が、前記増幅素子の利得よりも大きくなるように設定されたことを特徴とする。本発明によれば、低周波数帯域の利得を効果的に抑圧することができ、発振の発生を抑制すると共に、回路の高密度実装が可能となる、という効果を奏する。以下に添付図面を参照し、本発明の実施の形態にかかる多段増幅器について説明する。なお、以下に示す実施の形態により本発明が限定されるものではない。実施の形態.図1は、本実施の形態にかかる多段増幅器の一構成例を示す図である。図1に示すように、実施の形態にかかる多段増幅器は、FET1と、FET2と、FET1に対する入力整合回路3と、FET1に対する出力整合回路4と、FET2に対する入力整合回路5と、FET2に対する出力整合回路6と、直流成分遮断コンデンサ7,9と、ハイパスフィルタ18とを備えている。FET1は、ソース接地されており、FET1のゲート側は、FET1から入力端子側を見たインピーダンスがFET1に対して最適なインピーダンスとなるように入力インピーダンス整合をとる入力整合回路3が接続され、直流成分遮断コンデンサ7を介して入力端子に接続されている。FET1のドレイン側は、FET1とFET2のインピーダンス関係が最適になるように段間のインピーダンス整合をとる段間整合回路12の一端に接続され、この段間整合回路12の他端は、FET2のゲートに接続されている。FET2は、FET1と同様にソース接地されており、FET2のドレイン側は、FET2から出力端子を見たインピーダンスがFET2に対して最適になるよう出力インピーダンス整合をとる出力整合回路6の一端に接続され、出力整合回路6の他端は、直流成分遮断コンデンサ9を介して出力端子に接続される。出力整合回路4、ハイパスフィルタ18、および入力整合回路5は、段間整合回路12を構成する構成部である。ハイパスフィルタ18は、出力整合回路4と入力整合回路5との間に直列接続された直流成分遮断コンデンサ15,16と、一端が直流成分遮断コンデンサ15と16との間の接続点に接続され、他端が接地された誘導性の線路17を含み構成されている。それぞれコイルおよびコンデンサの直列回路からなる各入力整合回路3,5および各出力整合回路4,6は、各FET1,2へのバイアス回路も兼ねており、コイルとコンデンサとの接続点にそれぞれバイアス電圧が印加される。より詳しくは、入力整合回路3のVg1端子は、ゲート電源図示せずに接続され、FET1用のゲートバイアス電圧が印加される。出力整合回路4のVd1端子は、ドレイン電源10に接続され、FET1用のドレインバイアス電圧が印加される。入力整合回路5のVg2端子は、ゲート電源図示せずに接続され、FET2用のゲートバイアス電圧が印加される。出力整合回路6のVd2端子は、ドレイン電源10に接続され、FET2用のドレインバイアス電圧が印加される。つぎに、実施の形態にかかる多段増幅器の各部動作について説明する。各入力整合回路3,5および各出力整合回路4,6は、それぞれローパスフィルタとして機能し、ドレイン電源10あるいはゲート電源からの直流バイアス電圧を通過させ、ドレイン電源10あるいはゲート電源への各FET1,2の動作周波数を含む高周波数帯域成分を遮断する。ここで、FET2に着目すると、FET2のドレインとゲートとの間に、出力整合回路6と出力整合回路4とハイパスフィルタ18とを介してドレインバイアスループ11が形成される。前述のように、このドレインバイアスループ11の損失がFET2の利得よりも小さい場合には、ドレインバイアスループ11に漏洩した信号が無限に大きくなり発振する可能性がある。なお、各出力整合回路4,6は、それぞれローパスフィルタとして機能するため、各FET1,2の動作周波数を含む高周波数帯域においては、ドレインバイアスループ11の損失は大きくなる。一方、各FET1,2の動作周波数が重畳するパルス成分の基本波は、各FET1,2の動作周波数に対して十分に低い周波数となっているため、各出力整合回路4,6では十分な減衰量を得られない。また、前述のように、GaN等のワイドバンドギャップ半導体FETは、低周波数帯域数百MHz以下の利得が高いため、パルス成分の基本波を含む各FET1,2の動作周波数よりも低い周波数帯域において、ドレインバイアスループの損失を上昇させる有効な解決手段が望まれている。本実施の形態では、低周波数帯域におけるドレインバイアスループ11の損失を上昇させる有効な解決手段として、出力整合回路4と入力整合回路5との間にハイパスフィルタ18を装荷している。このハイパスフィルタ18のカットオフ周波数fcの算出式は、直流成分遮断コンデンサ15,16のキャパシタンス値の合算値をCここで、直流成分遮断コンデンサ15,16のキャパシタンス値は同値とするとし、線路17のインダクタンス値をLとすると、下記1式で表される。fc=1/2π√LC...1上記した1式を用いて、低周波数帯域におけるドレインバイアスループ11の損失がFET2の利得を上回るように、キャパシタンス値Cおよびインダクタンス値Lを適宜選択する。これにより、多段増幅器全体としての低周波数帯域の利得が効果的に抑圧され、発振の発生が抑制される。図2は、ワイドバンドギャップ半導体FETを用いた多段増幅器の周波数に対するドレインバイアスループ損失特性の一例を示す図である。図2において実線で示す特性線Aは、ワイドバンドギャップ半導体FETを用いた多段増幅器に実施の形態にかかる構成を適用した場合のドレインバイアスループ損失特性の一例を示し、一点鎖線で示す特性線Bは、ワイドバンドギャップ半導体FETを用いた多段増幅器に実施の形態のハイパスフィルタに代えて従来のパルス成分遮断回路を備えた構成を適用した場合のドレインバイアスループ損失特性の一例を示している。なお、図2において斜線で示した点線より上方の領域は、ドレインバイアスループ損失がFET2の利得より小さくなる領域、つまり、発振が発生する発振領域を示している。この発振領域とそれ以下の領域とを隔てる点線を、以下発振境界線という。図2に示すように、実施の形態のハイパスフィルタに代えて従来のパルス成分遮断回路を備えた場合には、例えば、0.3GHz以下の低周波数帯域において、ドレインバイアスループ損失がFET2の利得より小さくなり、発振境界線を上回る帯域がある。一方、実施の形態にかかる構成を適用した場合には、低周波数帯域においてもドレインバイアスループ損失をFET2の利得より十分に大きくすることができ、発振境界線を大きく下回っている。このように、本実施の形態にかかる構成では、ワイドバンドギャップ半導体FETを用いた場合でも、低周波数帯域におけるドレインバイアスループ損失を効果的に上昇させることができ、多段増幅器全体としての低周波数帯域の利得を効果的に抑圧して発振の発生を抑制することができる。以上説明したように、実施の形態の多段増幅器によれば、前段のFETに対する出力整合回路と後段のFETに対する入力整合回路との間に、2つの直流成分遮断コンデンサを直列に接続し、一端が各直流成分遮断コンデンサの接続点に接続され他端が接地された誘導性の線路を接続してハイパスフィルタを設け、FETの利得やその周波数特性に応じて、FETの動作周波数よりも低い周波数帯域におけるドレインバイアスループの損失がFETの利得を下回るように、直流成分遮断コンデンサのキャパシタンス値および線路のインダクタンス値を選択するようにしたので、多段増幅器全体としての低周波数帯域の利得を効果的に抑圧して発振の発生を抑制することができる。また、線路を誘導性の負荷とすることにより、従来のパルス成分遮断回路におけるFETの動作周波数に対して1/4波長となる長さの線路よりも小さい面積で実現できるので、回路の高密度実装が可能となる。また、各直流成分遮断コンデンサおよび線路の容量をカットオフ周波数の算出式に基づき適宜選ぶことで、各直流成分遮断コンデンサおよび線路の不要な共振を避けることができるため、広帯域で良好な特性を得ることができる。また、実施の形態にかかる構成は、多段増幅器全体としての低周波数帯域の利得を効果的に抑圧して発振の発生を抑制することができるため、低周波数帯域の利得が高いGaN等のワイドバンドギャップ半導体FETを適用する多段増幅器に用いて好適である。ワイドバンドギャップ半導体によって形成されたFETは、耐電圧性が高く、許容電流密度も高いため、FETの小型化が可能である。さらに、ワイドバンドギャップ半導体は、電力効率が低いという特性も有している。つまり、実施の形態にかかる多段増幅器のFETをワイドバンドギャップ半導体により構成することにより、更なる回路の高密度実装や多段増幅器の小型化、高効率化が可能となる。なお、多段増幅器の全てのFETがワイドバンドギャップ半導体によって構成されていることが好ましいが、多段増幅器を構成する何れかのFETがワイドバンドギャップ半導体によって構成されていてもよい。また、ワイドバンドギャップ半導体の材料として窒化ガリウムを一例として説明したが、炭化珪素、あるいはダイヤモンドであってもよく、本実施の形態に記載の効果を得ることができる。なお、以上の実施の形態に示した構成は、本発明の構成の一例であり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、一部を省略する等、変更して構成することも可能であることは言うまでもない。"