第1導電型のドリフト層3と、前記ドリフト層3の表面側に形成された第2導電型のベース層4と、前記ベース層4を貫通して前記ドリフト層3に達し、所定方向に延設された複数のトレンチ5と、前記複数のトレンチ5の壁面にそれぞれ形成されたゲート絶縁膜6と、前記ゲート絶縁膜6上にそれぞれ形成されたゲート電極7と、を含んで構成されるトレンチゲート8と、前記ベース層4の表層部であって、前記トレンチゲート8の側部に形成された第1導電型のエミッタ層9と、前記ドリフト層3を挟んで前記エミッタ層9と離間して配置される第2導電型のコレクタ層1と、を備え、前記トレンチゲート8は、前記所定方向と垂直方向であって、前記ドリフト層3の平面方向と平行な方向に突出した底部を前記ドリフト層3に備え、隣接する前記トレンチゲート8の前記底部の間隔が、隣接する前記トレンチゲート8における前記底部と反対側の間隔より短くされており、前記ゲート絶縁膜6は、前記トレンチ5のうち前記底部を構成する壁面に形成されている部分の厚さが、前記トレンチ5のうち前記底部を構成する壁面より開口部側の壁面に形成されている部分の厚さより厚くされていることを特徴とする半導体装置。前記ゲート絶縁膜6は、前記トレンチ5のうち前記底部を構成する側壁に形成されている部分の厚さが、前記トレンチ5のうち前記底部を構成する側壁より開口部側の側壁に形成されている部分の厚さより厚くされていることを特徴とする請求項1に記載の半導体装置。前記トレンチ5は、前記ベース層4に形成されている第1トレンチ5aと、前記第1トレンチ5aと連通し、対向する側壁の間隔が前記第1トレンチ5aの対向する側壁の間隔より長くされていると共に前記ドリフト層3に達する第2トレンチ5bとを有し、前記第2トレンチ5bの壁面に形成されている前記ゲート絶縁膜6は、前記第1トレンチ5aの壁面に形成されている前記ゲート絶縁膜6より厚くされており、前記トレンチゲート8の底部は、前記第2トレンチ5b、前記第2トレンチ5bに形成されたゲート絶縁膜6、前記第2トレンチ5bに埋め込まれた前記ゲート電極7により構成されていることを特徴とする請求項1または2に記載の半導体装置。前記ベース層4の表層部のうち、隣接する前記トレンチゲート8の間であって、前記エミッタ層9を挟んで前記トレンチゲート8と反対側であり、隣接する前記トレンチゲート8の底部の間に位置する前記ドリフト層3と対向する部分には、前記エミッタ層9よりも深い位置まで形成され、かつ前記所定方向と垂直方向であって、前記ドリフト層3の平面方向と平行な方向の長さが隣接する前記トレンチゲート8の底部の間隔より長くされている第2導電型のコンタクト層10が形成されていることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。前記コレクタ層1は、前記ドリフト層3の前記表面側と反対側の裏面側に形成されていることを特徴とする請求項1ないし4のいずれか1つに記載の半導体装置。前記コレクタ層1は、前記ドリフト層3の表層部に形成されていることを特徴とする請求項1ないし4のいずれか1つに記載の半導体装置。請求項1ないし5のいずれか1つに記載の半導体装置の製造方法であって、前記コレクタ層1を構成する基板の主表面上に、第1導電型のドリフト層3と第2導電型のベース層4とが形成されたものを用意する工程と、異方性エッチングにより前記ベース層4に第1トレンチ5aを形成する工程と、前記第1トレンチ5aにゲート絶縁膜6を構成する絶縁膜6aを形成する工程と、前記第1トレンチ5aに前記絶縁膜6aを介して酸素不透過性の保護膜15を形成する工程と、前記第1トレンチ5aに異方性エッチングを行い、当該第1トレンチ5aの底面に配置された前記保護膜15を除去すると共に、前記第1トレンチ5aと連通し、底面が前記ドリフト層3に位置する第2トレンチ5bを形成する工程と、前記第2トレンチ5bに前記絶縁膜6aより厚く、かつ前記第1、第2トレンチ5a、5bに前記ゲート電極7を形成した際に、前記所定方向と垂直方向であって、前記基板の主表面と平行な方向に突出した底部を前記ドリフト層3に備える前記トレンチゲート8が構成される熱酸化膜6bを形成する工程と、を含む工程を行うことを特徴とする半導体装置の製造方法。請求項1ないし5のいずれか1つに記載の半導体装置の製造方法であって、前記コレクタ層1を構成する基板の主表面上に、第1導電型のドリフト層3と第2導電型のベース層4とが形成されたものを用意する工程と、異方性エッチングにより前記ベース層4に第1トレンチ5aを形成する工程と、前記第1トレンチ5aに絶縁膜17を形成する工程と、前記第1トレンチ5aに異方性エッチングを行い、当該第1トレンチ5aの底面に配置された前記絶縁膜17を除去すると共に、前記第1トレンチ5aと連通し、底面が前記ドリフト層3に位置する第2トレンチ5bを形成する工程と、前記第2トレンチ5bに、前記第1、第2トレンチ5a、5bに前記ゲート電極7を形成した際に、前記所定方向と垂直方向であって、前記基板の主表面と平行な方向に突出した底部を前記ドリフト層3に備える前記トレンチゲート8が構成される熱酸化膜6bを形成する工程と、前記第1、第2トレンチ5a、5bに前記ゲート電極7を構成する第1導電性材料18を埋め込む工程と、前記第1トレンチ5aに埋め込まれた前記第1導電性材料18を除去する工程と、前記第1トレンチ5aの側壁に形成された絶縁膜17を除去する工程と、前記第1トレンチ5aの側壁に前記熱酸化膜6bより薄く前記ゲート絶縁膜6を構成する絶縁膜6aを形成すると共に前記第2トレンチ5bに埋め込まれた前記第1導電性材料18上に絶縁膜16を形成する工程と、前記第1トレンチ5aに前記ゲート電極7を構成する第2導電性材料19を埋め込む工程と、を含む工程を行うことを特徴とする半導体装置の製造方法。請求項1ないし6のいずれか1つに記載の半導体装置の製造方法であって、前記ドリフト層3を構成する基板の主表面上に、第2導電型のベース層4が形成されたものを用意する工程と、異方性エッチングにより前記ベース層4に第1トレンチ5aを形成する工程と、前記第1トレンチ5aにゲート絶縁膜6を構成する絶縁膜6aを形成する工程と、前記第1トレンチ5aに前記絶縁膜6aを介して酸素不透過性の保護膜15を形成する工程と、前記第1トレンチ5aに異方性エッチングを行い、当該第1トレンチ5aの底面に配置された前記保護膜15を除去すると共に、前記第1トレンチ5aと連通し、底面が前記ドリフト層3に位置する第2トレンチ5bを形成する工程と、前記第2トレンチ5bに前記絶縁膜6aより厚く、かつ前記第1、第2トレンチ5a、5bに前記ゲート電極7を形成した際に、前記所定方向と垂直方向であって、前記基板の主表面と平行な方向に突出した底部を前記ドリフト層3に備える前記トレンチゲート8が構成される熱酸化膜6bを形成する工程と、前記基板に不純物をイオン注入して熱処理することにより前記コレクタ層1を形成する工程と、を含む工程を行うことを特徴とする半導体装置の製造方法。請求項1ないし6のいずれか1つに記載の半導体装置の製造方法であって、前記ドリフト層3を構成する基板の主表面上に、第2導電型のベース層4が形成されたものを用意する工程と、異方性エッチングにより前記ベース層4に第1トレンチ5aを形成する工程と、前記第1トレンチ5aに絶縁膜17を形成する工程と、前記第1トレンチ5aに異方性エッチングを行い、当該第1トレンチ5aの底面に配置された前記絶縁膜17を除去すると共に、前記第1トレンチ5aと連通し、底面が前記ドリフト層3に位置する第2トレンチ5bを形成する工程と、前記第2トレンチ5bに、前記第1、第2トレンチ5a、5bに前記ゲート電極7を形成した際に、前記所定方向と垂直方向であって、前記基板の主表面と平行な方向に突出した底部を前記ドリフト層3に備える前記トレンチゲート8が構成される熱酸化膜6bを形成する工程と、前記第1、第2トレンチ5a、5bに前記ゲート電極7を構成する第1導電性材料18を埋め込む工程と、前記第1トレンチ5aに埋め込まれた前記第1導電性材料18を除去する工程と、前記第1トレンチ5aの側壁に形成された絶縁膜17を除去する工程と、前記第1トレンチ5aの側壁に前記熱酸化膜6bより薄く前記ゲート絶縁膜6を構成する絶縁膜6aを形成すると共に前記第2トレンチ5bに埋め込まれた前記第1導電性材料18上に絶縁膜16を形成する工程と、前記第1トレンチ5aに前記ゲート電極7を構成する第2導電性材料19を埋め込む工程と、前記基板に不純物をイオン注入して熱処理することにより前記コレクタ層1を形成する工程と、を含む工程を行うことを特徴とする半導体装置の製造方法。前記基板の主表面と反対側の裏面から不純物をイオン注入して熱処理することにより前記コレクタ層1を形成する工程と、を含む工程を行うことを特徴とする請求項9または請求項10に記載の半導体装置の製造方法。前記第2トレンチ5bを形成する工程の後に、前記第2トレンチ5bを等方性エッチングし、前記第2トレンチ5bの開口端を後退させて対向する側壁の間隔を前記第1トレンチ5aの対向する側壁の間隔より長くすることを特徴とする請求項7ないし11のいずれか1つに記載の半導体装置の製造方法。上記特許文献1および2の半導体装置では、低いオン電圧を実現することができる。しかしながら、近年では、低いオン電圧を実現しつつ、更に負荷短絡耐量を向上させた半導体装置が望まれている。すなわち、このような半導体装置は、負荷短絡時には、素子が制限する飽和電流まで電流が流れることになり、この飽和電流に比例するジュール熱が発生して半導体装置の温度が上昇することになる。そして、当該温度が所定の温度以上になると半導体装置が破壊されてしまうという問題がある。本発明は上記点に鑑みて、低いオン電圧を実現しつつ、負荷短絡耐量を向上させることのできる半導体装置およびその製造方法を提供することを目的とする。上記目的を達成するため、請求項1に記載の発明では、トレンチゲート8は、トレンチ5の延設方向と垂直方向であって、ドリフト層3の平面方向と平行な方向に突出した底部をドリフト層3に備え、隣接するトレンチゲート8の底部の間隔が、隣接するトレンチゲート8における底部と反対側の間隔より短くされており、ゲート絶縁膜6は、トレンチ5のうち底部を構成する壁面に形成されている部分の厚さが、トレンチ5のうち底部を構成する壁面より開口部側の壁面に備えられている部分の厚さより厚くされていることを特徴としている。このような半導体装置では、隣接するトレンチゲート8の底部の間隔が、隣接するトレンチゲート8における底部と反対側の間隔より短くされている。このため、隣接するトレンチゲートの間隔が、隣接するトレンチゲートで挟まれたベース層の表層部の間隔で一定とされている場合と比較して、ドリフト層3に注入された正孔の移動を制限することができ、ドリフト層3に多くの正孔を蓄積させることができる。そして、この蓄積された正孔により、反転層および蓄積層を通じてエミッタ層9からドリフト層3に注入される電子の供給量を増加させることができ、オン電圧を低減することができる。また、ゲート絶縁膜6は、トレンチ5のうち底部を構成する壁面に形成されている部分の厚さが、トレンチ5のうち底部を構成する壁面より開口部側の壁面に備えられている部分の厚さより厚くされている。このため、ゲート絶縁膜6が底部を構成する壁面より開口部側の壁面に備えられている部分の厚さで一定とされている場合と比較して、ドリフト層3のうちトレンチ5に配置されたゲート絶縁膜6と接する部分に形成される蓄積層の幅を狭く薄くすることができ、飽和電流を下げることができる。すなわち、負荷短絡耐量を向上させることができる。そして、隣接するトレンチゲート8の底部の間隔が隣接するトレンチゲート8における底部と反対側の間隔より短くされているとは、言い換えると、隣接するトレンチゲート8で挟まれたベース層4の表層部の間隔が隣接するトレンチゲート8の底部の間隔より長くされていることである。このため、このような半導体装置では、隣接するトレンチゲートの間隔が極めて狭い間隔で一定とされている半導体装置、例えば、特許文献1に記載の半導体装置と比較として、次の効果を得ることができる。すなわち、まず、オン時に形成される隣接する反転層が互いに接合してしまうことを抑制することができ、飽和電流が増加することを抑制することができる。また、電極と接続されるエミッタ層9およびコンタクト層10全体のコンタクト面積を広くすることができ、接触抵抗を下げることができるため、さらにオン電圧を下げることができる。そして、ベース層4の表層部では隣接するトレンチゲートの間隔が広いため、エミッタ層9およびコンタクト層10と電気的に接続される電極を形成するときのアライメント調整等を行いやすくすることができ、製造工程を簡略化することができる。請求項2に記載の発明では、ゲート絶縁膜6は、トレンチ5のうち底部を構成する側壁に形成されている部分の厚さが、トレンチ5のうち底部を構成する側壁より開口部側の側壁に形成されている部分の厚さより厚くされていることを特徴としている。そして、請求項3に記載の発明のように、トレンチ5を、ベース層4に形成されている第1トレンチ5aと、第1トレンチ5aと連通し、対向する側壁の間隔が第1トレンチ5aの対向する側壁の間隔より長くされていると共にドリフト層3に達する第2トレンチ5bとを有する構成とし、第2トレンチ5bの壁面に形成されているゲート絶縁膜6を第1トレンチ5aの壁面に形成されているゲート絶縁膜6より厚くし、トレンチゲート8の底部を、第2トレンチ5b、第2トレンチ5bに形成されたゲート絶縁膜6、第2トレンチ5bに埋め込まれたゲート電極7により構成することができる。また、請求項4に記載の発明のように、ベース層4の表層部のうち、隣接するトレンチゲート8の間であって、エミッタ層9を挟んでトレンチゲート8と反対側であり、隣接するトレンチゲート8の底部の間に位置するドリフト層3と対向する部分に、エミッタ層9よりも深い位置まで形成され、かつトレンチ5の延設方向と垂直方向であって、ドリフト層3の平面方向と平行な方向の長さが隣接するトレンチゲート8の底部の間隔より長くされている第2導電型のコンタクト層10を形成することができる。このような半導体装置では、コンタクト層が形成されていない場合、または、コンタクト層がエミッタ層より浅くされていたり、トレンチの延設方向と垂直方向であって、かつドリフト層の平面方向と平行な方向の長さが隣接するトレンチゲートの底部の間隔より短くされている場合と比較して、オフ時に、正孔を抜けやすくすることができ、ラッチアップが発生することを抑制することができる。また、請求項5に記載の発明のように、コレクタ層1をドリフト層3の表面側と反対側の裏面側に形成することができる。すなわち、ドリフト層3の厚さ方向に電流を流す縦型の半導体装置とすることができる。また、請求項6に記載の発明のように、コレクタ層1をドリフト層3の表層部に形成することができる。すなわち、ドリフト層3の平面方向に電流を流す横型の半導体装置とすることができる。請求項7に記載の発明は、請求項1ないし5のいずれか1つに記載の半導体装置の製造方法であり、コレクタ層1を構成する基板の主表面上に、第1導電型のドリフト層3と第2導電型のベース層4とが形成されたものを用意する工程と、異方性エッチングによりベース層4に第1トレンチ5aを形成する工程と、第1トレンチ5aにゲート絶縁膜6を構成する絶縁膜6aを形成する工程と、第1トレンチ5aに絶縁膜6aを介して酸素不透過性の保護膜15を形成する工程と、第1トレンチ5aに異方性エッチングを行い、当該第1トレンチ5aの底面に配置された保護膜15を除去すると共に、第1トレンチ5aと連通し、底面がドリフト層3に位置する第2トレンチ5bを形成する工程と、第2トレンチ5bに絶縁膜6aより厚く、かつ第1、第2トレンチ5a、5bにゲート電極7を形成した際に、所定方向と垂直方向であって、基板の主表面と平行な方向に突出した底部をドリフト層3に備えるトレンチゲート8が構成される熱酸化膜6bを形成する工程と、を含む工程を行うことを特徴としている。また、請求項8に記載の発明は、請求項1ないし5のいずれか1つに記載の半導体装置の製造方法であり、コレクタ層1を構成する基板の主表面上に、第1導電型のドリフト層3と第2導電型のベース層4とが形成されたものを用意する工程と、異方性エッチングによりベース層4に第1トレンチ5aを形成する工程と、第1トレンチ5aに絶縁膜17を形成する工程と、第1トレンチ5aに異方性エッチングを行い、当該第1トレンチ5aの底面に配置された絶縁膜17を除去すると共に、第1トレンチ5aと連通し、底面がドリフト層3に位置する第2トレンチ5bを形成する工程と、第2トレンチ5bに、第1、第2トレンチ5a、5bにゲート電極7を形成した際に、所定方向と垂直方向であって、基板の主表面と平行な方向に突出した底部をドリフト層3に備えるトレンチゲート8が構成される熱酸化膜6bを形成する工程と、第1、第2トレンチ5a、5bにゲート電極7を構成する第1導電性材料18を埋め込む工程と、第1トレンチ5aに埋め込まれた第1導電性材料18を除去する工程と、第1トレンチ5aの側壁に形成された絶縁膜17を除去する工程と、第1トレンチ5aの側壁に熱酸化膜6bより薄くゲート絶縁膜6を構成する絶縁膜6aを形成すると共に第2トレンチ5bに埋め込まれた第1導電性材料18上に絶縁膜16を形成する工程と、第1トレンチ5aにゲート電極7を構成する第2導電性材料19を埋め込む工程と、を含む工程を行うことを特徴としている。そして、請求項9に記載の発明は、請求項1ないし6のいずれか1つに記載の半導体装置の製造方法であり、ドリフト層3を構成する基板の主表面上に、第2導電型のベース層4が形成されたものを用意する工程と、異方性エッチングによりベース層4に第1トレンチ5aを形成する工程と、第1トレンチ5aにゲート絶縁膜6を構成する絶縁膜6aを形成する工程と、第1トレンチ5aに絶縁膜6aを介して酸素不透過性の保護膜15を形成する工程と、第1トレンチ5aに異方性エッチングを行い、当該第1トレンチ5aの底面に配置された保護膜15を除去すると共に、第1トレンチ5aと連通し、底面がドリフト層3に位置する第2トレンチ5bを形成する工程と、第2トレンチ5bに絶縁膜6aより厚く、かつ第1、第2トレンチ5a、5bにゲート電極7を形成した際に、所定方向と垂直方向であって、基板の主表面と平行な方向に突出した底部をドリフト層3に備えるトレンチゲート8が構成される熱酸化膜6bを形成する工程と、基板に不純物をイオン注入して熱処理することによりコレクタ層1を形成する工程と、を含む工程を行うことを特徴としている。また、請求項10に記載の発明は、請求項1ないし6のいずれか1つに記載の半導体装置の製造方法であり、ドリフト層3を構成する基板の主表面上に、第2導電型のベース層4が形成されたものを用意する工程と、異方性エッチングによりベース層4に第1トレンチ5aを形成する工程と、第1トレンチ5aに絶縁膜17を形成する工程と、第1トレンチ5aに異方性エッチングを行い、当該第1トレンチ5aの底面に配置された絶縁膜17を除去すると共に、第1トレンチ5aと連通し、底面がドリフト層3に位置する第2トレンチ5bを形成する工程と、第2トレンチ5bに、第1、第2トレンチ5a、5bにゲート電極7を形成した際に、所定方向と垂直方向であって、基板の主表面と平行な方向に突出した底部をドリフト層3に備えるトレンチゲート8が構成される熱酸化膜6bを形成する工程と、第1、第2トレンチ5a、5bにゲート電極7を構成する第1導電性材料18を埋め込む工程と、第1トレンチ5aに埋め込まれた第1導電性材料18を除去する工程と、第1トレンチ5aの側壁に形成された絶縁膜17を除去する工程と、第1トレンチ5aの側壁に熱酸化膜6bより薄くゲート絶縁膜6を構成する絶縁膜6aを形成すると共に第2トレンチ5bに埋め込まれた第1導電性材料18上に絶縁膜16を形成する工程と、第1トレンチ5aにゲート電極7を構成する第2導電性材料19を埋め込む工程と、基板に不純物をイオン注入して熱処理することによりコレクタ層1を形成する工程と、を含む工程を行うことを特徴としている。これら請求項7ないし10に記載の半導体装置の製造方法では、請求項1に記載の発明と同様に、ベース層4の表層部では隣接するトレンチゲートの間隔が広いため、エミッタ層9およびコンタクト層10と電気的に接続される電極を形成するときのアライメント調整等を行いやすくすることができ、製造工程を簡略化することができる。また、請求項11に記載の発明のように、請求項9または10に記載の発明において、基板の主表面と反対側の裏面から不純物をイオン注入して熱処理することによりコレクタ層1を形成する工程を行うことができる。そして、請求項12に記載の発明のように、第2トレンチ5bを形成する工程の後に、第2トレンチ5bを等方性エッチングし、第2トレンチ5bの開口端を後退させて対向する側壁の間隔を第1トレンチ5aの対向する側壁の間隔より長くするようにしてもよい。このような製造方法では、第2トレンチ5bの開口端を後退させる工程を行わずに請求項1に記載の半導体装置を製造した場合と比較して、熱酸化膜6bの形成時間を短くすることができる。なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。第1実施形態本発明の第1実施形態について説明する。図1は、本実施形態の半導体装置の断面構成を示す図である。図1に示されるように、P型コレクタ層1を形成する半導体基板の主表面上には、N型バッファ層2が形成されており、N型バッファ層2の上にはN-型ドリフト層3が形成されている。そして、N-型ドリフト層3の表面側表層部にはP型ベース層4が形成されている。また、P型ベース層4を貫通してN-型ドリフト層3に達する複数のトレンチ5が所定方向本実施形態では紙面垂直方向にストライプ状に延設されている。そして、このトレンチ5の側壁には、それぞれ熱酸化膜等からなるゲート絶縁膜6とドープトPoly-Si等の導電性材料からなるゲート電極7とが順に形成されている。すなわち、トレンチ5、ゲート絶縁膜6、ゲート電極7からなるトレンチゲート8が形成されている。各トレンチゲート8は、トレンチ5の延設方向と垂直方向であって、P型コレクタ層1を構成する半導体基板の主表面と平行な方向N-型ドリフト層3の平面方向と平行な方向に突出した底部をN-型ドリフト層3に備えている。つまり、隣接するトレンチゲート8の底部の間隔図1中Aは、隣接するトレンチゲート8における底部と反対側の間隔図1中Bより短くされている。特に限定されるものではないが、例えば、隣接するトレンチゲート8の底部の間隔図1中Aを約0.5μmとすることができ、隣接するトレンチゲート8における底部と反対側の間隔図1中Bを約1.5μmとすることができる。なお、隣接するトレンチゲート8における底部と反対側の間隔とは、言い換えると、隣接するトレンチゲート8で挟まれたP型ベース層4の表層部の間隔のことである。また、底部をN-型ドリフト層3に備えているとは、底部がN-型ドリフト層3のみに形成されている場合に加えて、底部がP型ベース層4からN-型ドリフト層3に渡って形成されている場合を含むものであり、本実施形態では、底部はP型ベース層4からN-型ドリフト層3に渡って形成されている。具体的には、P型ベース層4、ゲート絶縁膜6、ゲート電極7、後述するN型エミッタ層9で構成されるMOS領域の閾値電圧VtがP型ベース層4の不純物濃度の最大値に依存するため、底部はP型ベース層4のうち不純物濃度が最大となる領域近傍よりN-型ドリフト層3側下方からN-型ドリフト層3に渡って形成されている。つまり、底部は、P型ベース層4のうち閾値電圧Vtを変化させない領域からN-型ドリフト層3に渡って形成されている。トレンチゲート8を構成するトレンチ5は、本実施形態では、P型コレクタ層1を構成する半導体基板の主表面に対して垂直方向にP型ベース層4内に形成された第1トレンチ5aと、当該第1トレンチ5aと連通し、P型ベース層4とN-型ドリフト層3との界面付近からN-型ドリフト層3に達する第2トレンチ5bとを有している。そして、第2トレンチ5bは、対向する側壁の間隔が第1トレンチ5aの対向する側壁の間隔より長くされている。すなわち、第2トレンチ5bの開口幅は第1トレンチ5aの開口幅より長くされており、トレンチ5はいわゆる壺形状とされている。そして、トレンチゲート8の底部は、第2トレンチ5b、第2トレンチ5bに形成されたゲート絶縁膜6、第2トレンチ5bに埋め込まれたゲート電極7とにより構成されている。また、トレンチ5は、第1トレンチ5aと第2トレンチ5bとの連結部分が曲率を有する形状丸みを帯びた形状とされており、第2トレンチ5bの底面の角部も曲率を有する形状丸みを帯びた形状とされている。また、ゲート絶縁膜6は、トレンチ5のうち底部を構成する壁面に形成されている部分の厚さが、トレンチ5のうち底部を構成する壁面より開口部側の壁面に備えられている部分の厚さより厚くされている。すなわち、ゲート絶縁膜6は、第2トレンチ5bの壁面に形成された部分の厚さが第1トレンチ5aの壁面に形成された部分の厚さより厚くされている。さらに詳述すると、ゲート絶縁膜6は、第2トレンチ5bの側壁に形成された部分の厚さが第1トレンチ5aの側壁に形成された部分の厚さより厚くされている。特に限定されるものではないが、例えば、ゲート絶縁膜6のうち第2トレンチ5bに形成された部分の厚さを200~300nmとすることができ、第1トレンチ5aに形成された部分の厚さを約100nmとすることができる。さらに、ゲート絶縁膜6のうち第1トレンチ5aと第2トレンチ5bとの連結部分に形成される部分の厚さは、第2トレンチ5bに形成されている部分の厚さとほぼ同じとされており、第1トレンチ5aの側壁に形成されている部分の厚さより厚くされている。また、P型ベース層4の表層部のうちトレンチゲート8の側部にN型エミッタ層9が形成されている。そして、P型ベース層4の表層部のうち、隣接するトレンチゲート8の間であって、N型エミッタ層9を挟んでトレンチゲート8と反対側であり、隣接するトレンチゲート8の底部の間に位置するN-型ドリフト層3と対向する部分、すなわち隣接するトレンチゲート8の底部の間に位置するN-型ドリフト層3の直上には、P型ベース層4よりも高濃度とされたP型コンタクト層10が形成されている。このP型コンタクト層10は、本実施形態では、N型エミッタ層9よりも深い位置まで形成されている。また、トレンチ5の延設方向と垂直方向であって、かつP型コレクタ層1を構成する半導体基板の主表面と平行な方向N-型ドリフト層3の長さ以下、単に幅というが図1中Cで示されるように、隣接するトレンチゲート8の底部の間隔図1中Aより長くされている。このP型コンタクト層10の幅は、例えば、約0.8μmとすることができる。また、N型エミッタ層9およびP型コンタクト層10の表面やゲート電極7の表面には層間絶縁膜11を介してエミッタ電極12が形成されており、エミッタ電極12は層間絶縁膜11に形成されているコンタクトホール11aを介して、N型エミッタ層9およびP型コンタクト層10と電気的に接続されている。そして、P型コレクタ層1の裏面側には、当該P型コレクタ層1と電気的に接続されるコレクタ電極13が形成されている。以上が本実施形態の半導体装置の構成である。なお、本実施形態では、N型、N-型が本発明の第1導電型に相当しており、P型、P型が本発明の第2導電型に相当している。次に、上記半導体装置の製造方法について説明する。図2および図3は、図1に示す半導体装置の製造工程を示す断面図である。なお、図2および図3では、理解をし易くするためにトレンチゲート8の間隔を図1より長くして記載している。まず、図2aに示されるように、P型コレクタ層1を構成する半導体基板の上にN型バッファ層2、N-型ドリフト層3、P型ベース層4が順に形成されたものを用意する。その後、P型ベース層4の上に、シリコン酸化膜等で構成されるエッチングマスク14を化学気相成長以下、単にCVDという法等で形成し、当該エッチングマスク14をパターニングして第1トレンチ5aの形成予定領域を開口する。続いて、図2bに示されるように、エッチングマスク14を用いて反応性イオンエッチング以下、単にRIEという等の異方性エッチングを行うことにより、第1トレンチ5aを形成する。本実施形態では、第1トレンチ5aがP型ベース層4内で終端する第1トレンチ5aの開口部側と反対側の先端がP型ベース層4内に位置する構成としているため、第1トレンチ5aをP型ベース層4とN-型ドリフト層3との界面近傍まで形成する。その後、必要に応じて、ケミカルドライエッチングCDE等により、形成した第1トレンチ5aの壁面のダメージを除去する工程を行う。次に、図2cに示されるように、第1トレンチ5aの壁面にゲート絶縁膜6を構成する絶縁膜6aを熱酸化により形成する。この絶縁膜6aは、本実施形態では、熱酸化により形成した熱酸化膜であるが、例えば、CVD法等で形成した酸化膜等であってもよい。その後、図2dに示されるように、後述の図3cの工程において、第1トレンチ5aの壁面が熱酸化されることを抑制する酸素不透過性の保護膜15を形成する。本実施形態では、SiN膜等を第1トレンチ5aの壁面が覆われるようにCVD法により形成する。すなわち、図2dの工程が終了した後では、第1トレンチ5aの壁面には絶縁膜6aおよび保護膜15が順に積層されている。続いて、図3aに示されるように、RIE等の異方性エッチングを行うことにより、第1トレンチ5aのうち側壁に配置された保護膜15を残しつつ、底面に配置された保護膜15および絶縁膜6aを選択的に除去する。その後、保護膜15をエッチングマスクとして、第1トレンチ5aの底面に対して再びRIE等の異方性エッチングを行うことにより、第1トレンチ5aと連通し、N-型ドリフト層3に達する第2トレンチ5bを形成する。なお、図3aの工程が終了した後では、第1トレンチ5aの壁面に配置された保護膜15をエッチングマスクとして異方性エッチングを行っているため、第2トレンチ5bの対向する側壁の間隔は第1トレンチ5aの対向する側壁の間隔より短くなっている。次に、図3bに示されるように、保護膜15をエッチングマスクとして、第2トレンチ5bを等方性エッチングして第2トレンチ5bの開口端を後退させ、第2トレンチ5bの対向する側壁の間隔を第1トレンチ5aの対向する側壁の間隔より長くし、上記図1に示す壺形状のトレンチ5を形成する。なお、この工程では等方性エッチングを行っているため、第1トレンチ5aと第2トレンチ5bとの連結部分が曲率を有する形状となり、第2トレンチ5bの底面の角部が曲率を有する形状となる。続いて、図3cに示されるように、第2トレンチ5bの壁面に、第1トレンチ5aの壁面に形成した絶縁膜6aより厚く、ゲート絶縁膜6を構成する熱酸化膜6bを形成する。具体的には、第1トレンチ5aには酸素不透過性の保護膜15が配置されており、第1トレンチ5aの壁面には熱酸化膜が形成されないため、例えば、1150°Cで加熱時間を適宜調節してウェット酸化を行うことにより、絶縁膜6aより厚い熱酸化膜6bを形成することができる。なお、この工程の熱酸化膜6bは、もちろんドライ酸化により形成してもよい。次に、図3dに示されるように、保護膜15を除去し、その後は、従来の一般的な半導体装置の製造プロセスを行い、トレンチ5にゲート電極7を構成するドープトPoly-Si等の導電性材料を埋め込んだり、N型エミッタ層9、P型コンタクト層10、層間絶縁膜11、エミッタ電極12、コレクタ電極13を形成したりすることにより、上記図1に示す半導体装置が製造される。なお、例えば、N型エミッタ層9およびP型コンタクト層10をイオン注入により形成する場合には、N型エミッタ層9を構成する不純物をイオン注入する際の加速電圧より大きい加速電圧でP型コンタクト層10を構成する不純物をイオン注入することにより、P型コンタクト層10をN型エミッタ層9より深い位置まで形成することができる。次に、このような半導体装置の作動について説明する。上記半導体装置では、ゲート電極7に対して所定のゲート電圧が印加されると、P型ベース層4のうちトレンチ5に配置されたゲート絶縁膜6と接する部分がn型となる反転層が形成されると共に、N-型ドリフト層3のうちトレンチ5に配置されたゲート絶縁膜6と接する部分に電子の蓄積層が形成される。そして、N型エミッタ層9から反転層および蓄積層を介して電子がN-型ドリフト層3内に流れ込むと共に、P型コレクタ層1から正孔がN-型ドリフト層3に流れ込み、伝導度変調によりN-型ドリフト層3の抵抗値が低下してオン状態となる。本実施形態においては、隣接するトレンチゲート8の底部の間隔図1中Aが、隣接するトレンチゲート8の底部と反対側の間隔図1中Bより短くされている。このため、隣接するトレンチゲートの間隔が、隣接するトレンチゲートで挟まれたP型ベース層の表層部の間隔図1中Bで一定とされている場合と比較して、N-型ドリフト層3に注入された正孔の移動を制限することができ、N-型ドリフト層3に多くの正孔を蓄積させることができる。そして、この蓄積された正孔により、反転層および蓄積層を通じてN型エミッタ層9からN-型ドリフト層3に注入される電子の供給量を増加させることができ、オン電圧を低減することができる。さらに、本実施形態では、ゲート絶縁膜6は、第2トレンチ5bに形成された部分の厚さが第1トレンチ5aに形成された部分の厚さより厚くされている。つまり、ゲート絶縁膜6は、第2トレンチ5bの側壁に形成された部分の厚さが第1トレンチ5aの側壁に形成された部分の厚さより厚くされている。このため、ゲート絶縁膜6が、第1トレンチ5aの側壁に形成されたゲート絶縁膜6aの厚さで一定とされている場合と比較して、蓄積層の幅を狭く薄くすることができ、飽和電流を下げることができる。すなわち、負荷短絡耐量を向上させることができる。図4は、図3cの工程において、第2トレンチ5bに対する酸化時間を変化して半導体装置を製造したときのトレンチゲート8近傍の断面構成を示す図である。なお、図4aは、上記図2cの絶縁膜6aを形成する工程を行わずに、第2トレンチ5bを形成し、図3cの工程において熱酸化を行わずにCVD法によりゲート絶縁膜6を構成する絶縁膜をトレンチ5に配置したときのものであり、トレンチ5に配置されたゲート絶縁膜6の厚さが一定となっている。また、図4bは、1150°Cで30分間ウェット酸化を行って熱酸化膜6bを形成したものであり、図4cは1150°Cで90分間ウェット酸化を行って熱酸化膜6bを形成したものである。図5aは、負荷短絡時のコレクタ-エミッタ間電圧Vceと、コレクタ-エミッタ間電流Iceの電流密度との関係を示す図、図5bは、コレクタ-エミッタ間電圧Vceとコレクタ-エミッタ間電流Iceの電流密度との関係を示す図である。なお、図5a、図5bは、ゲート-エミッタ間電圧を15V、使用温度を27°Cとし、熱酸化膜6bを形成しなかった半導体装置図4a、熱酸化膜6bを1150°Cで30分間ウェット酸化して形成した半導体装置図4b、熱酸化膜6bを1150°Cで90分間ウェット酸化して形成した半導体装置図4cを用いたシミュレーション結果である。図4に示されるように、ウェット酸化の時間を長くすることにより、熱酸化膜6bを厚くすることができる。そして、図5aに示されるように、熱酸化膜6bを厚くすることにより、飽和電流が下がることが確認できる。上記のように、熱酸化膜6bを厚くすることにより、N-型ドリフト層3のうちトレンチ5に配置されたゲート絶縁膜6と接する部分に形成される蓄積層の幅が狭くなり、コレクタ-エミッタ間電流の電流経路が狭くなるためである。また、図5bに示されるように、第2トレンチ5bに形成される熱酸化膜6bを厚くするほど、隣接するトレンチゲート8の底部の間隔が短くなるため、オン電圧を低減することができる。すなわち、本実施形態の半導体装置では、トレンチに形成されるゲート絶縁膜の厚さが一定である場合と比較して、オン電圧を低減させつつ、飽和電流を下げることにより負荷短絡耐量を向上させることができる。次に、オン状態からオフ状態への作動について説明する。ゲート電圧をゼロにしてオン状態からオフ状態に変化させると、反転層がP型に戻ると共に蓄積層が消滅する。そして、N型エミッタ層9からの電子の注入が止まると共に、P型コレクタ層1からの正孔の注入も止まり、N-型ドリフト層3に溜まっていた正孔はエミッタ電極12から抜けていく。本実施形態では、P型コンタクト層10は、P型ベース層4の表層部のうち隣接するトレンチゲート8の底部で挟まれた部分と対向する部分に形成され、N型エミッタ層9より深くされていると共に幅図1中Cが隣接するトレンチゲート8の底部の間隔図1中Aより長くされている。このため、P型コンタクト層10がN型エミッタ層9より浅くされていたり、幅が隣接するトレンチゲート8の底部の間隔図1中Aより短くされている場合と比較して、P型コンタクト層10を介して正孔をエミッタ電極12から抜けやすくすることができる。このため、ラッチアップが発生することを抑制することができる。以上説明したように、本実施形態では、隣接するトレンチゲート8の底部の間隔図1中Aが、隣接するトレンチゲート8における底部と反対側の間隔図1中Bより短くされている。このため、隣接するトレンチゲートの間隔が、隣接するトレンチゲートで挟まれたP型ベース層の表層部の間隔図1中Bで一定とされている場合と比較して、N-型ドリフト層3に注入された正孔の移動を制限することができ、N-型ドリフト層3に多くの正孔を蓄積させることができる。そして、この蓄積された正孔により、反転層および蓄積層を通じてN型エミッタ層9からN-型ドリフト層3に注入される電子の供給量を増加させることができ、電子の移動度は正孔の移動度よりも大きいため、オン電圧を低減することができる。さらに、本実施形態では、ゲート絶縁膜6は、第2トレンチ5bに形成された部分の厚さが第1トレンチ5aに形成された部分の厚さより厚くされている。すなわち、ゲート絶縁膜6は、第2トレンチ5bの側壁に形成された部分の厚さが第1トレンチ5aの側壁に形成された部分の厚さより厚くされている。このため、ゲート絶縁膜が、第1トレンチの側壁に形成されたゲート絶縁膜の厚さで一定とされている場合と比較して、蓄積層の幅を狭く薄くすることができ、飽和電流を下げることができる。すなわち、負荷短絡耐量を向上させることができる。例えば、従来の半導体装置において、ゲート絶縁膜の厚さが一定であっても、ゲート絶縁膜の厚さを厚くし、オン電圧を低減させつつ、負荷短絡耐量を向上させることが考えられる。しかしながら、このような半導体装置とした場合には、P型ベース層とゲート電極との間に配置されるゲート絶縁膜が厚くなりすぎることになり、N型エミッタ層、P型ベース層、ゲート絶縁膜およびゲート電極で構成されるMOS領域の閾値電圧Vtが高くなってしまうことになる。すなわち、本実施形態では、MOS領域の閾値電圧Vtを高くすることなく、負荷短絡耐量を向上させることができる。さらに、本実施形態では、隣接するトレンチゲート8の底部の間隔図1中Aは、隣接するトレンチゲート8における底部と反対側の間隔図1中Bより短くされている。言い換えると、隣接するトレンチゲート8で挟まれたP型ベース層4の表層部の間隔は隣接するトレンチゲート8の底部の間隔より長くされている。このため、隣接するトレンチゲートの間隔が極めて狭い間隔で一定とされている場合、例えば、特許文献1に記載の半導体装置と比較として、次の効果を得ることができる。すなわち、まず、オン時に形成される隣接する反転層が互いに接合してしまうことを抑制することができ、飽和電流が増加することを抑制することができる。また、エミッタ電極12と接続されるN型エミッタ層9およびP型コンタクト層10全体のコンタクト面積を広くすることができ、接触抵抗を下げることができるため、さらにオン電圧を下げることができる。そして、P型ベース層4の表層部では隣接するトレンチゲート8の間隔が広いため、エミッタ電極12とN型エミッタ層9およびP型コンタクト層10の接続を行うときのアライメント調整等を行いやすくすることができ、製造工程を簡略化することができる。また、P型ベース層4には、N型エミッタ層9よりも深くされ、幅図1中Cが隣接するトレンチゲート8の底部の間隔図1中Aより長くされているP型コンタクト層10が形成されている。このため、P型コンタクト層10がN型エミッタ層9より浅くされていたり、幅が隣接するトレンチゲート8の底部の間隔図1中Aより短くされている場合と比較して、オフ時にP型コンタクト層10を介して正孔をエミッタ電極12から抜けやすくすることができ、ラッチアップが発生することを抑制することができる。さらに、本実施形態では、第2トレンチ5bに対して熱酸化膜6bを形成しており、熱酸化膜6bの厚さを調整することにより隣接するトレンチゲート8の底部の間隔を調整することができる。つまり、第2トレンチにCVD法等によりゲート絶縁膜を形成する場合と比較すると、隣接するトレンチゲート8の底部の間隔が同じである半導体装置を製造する場合、隣接するトレンチ5の底部の間隔を広くすることができ、製造中に隣接するトレンチ5の間の部分が倒れたり破壊されたりすることを抑制することができる。また、本実施形態では、第1トレンチ5aに絶縁膜6aを形成した後に、第2トレンチ5bに絶縁膜6aより厚い熱酸化膜6bを形成している。このため、例えば、第1、第2トレンチを形成し、第1、第2トレンチの壁面に対して同時に熱酸化膜を形成した場合には、第1トレンチと第2トレンチとの連結部分、すなわち、エッジ部分に形成される絶縁膜が薄くなってしまうが、本実施形態では、当該エッジ部分の絶縁膜を厚くすることができ、信頼性の高い半導体装置を製造することができる。第2実施形態本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対して、ゲート電極7を分離させたものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図6は本実施形態における半導体装置の断面構成を示す図である。図6に示されるように、本実施形態では、第1トレンチ5aと第2トレンチ5bとの連結部分近傍にゲート電極7を深さ方向に分割する絶縁膜16が形成されている。言い換えると、ゲート電極7は、トレンチ5の開口部側に位置する第1領域7aとトレンチ5の底部側に位置する第2領域7bとに絶縁膜16により分割されている。なお、第2領域7bは、図6とは別断面においてP型ベース4層上に引き出されて図示しないゲート配線と電気的に接続されており、第1、第2領域7a、7bは等電位とされている。次に、上記半導体装置の製造方法について説明する。図7~図9は、図6に示す半導体装置の製造工程を示す断面図である。図7aおよび図7bに示されるように、図2aおよび図2bと同様の工程を行い、RIE等の異方性エッチングを行うことにより、第1トレンチ5aを形成する。次に、図7cに示されるように、第1トレンチ5aの壁面に絶縁膜17を熱酸化により形成する。なお、絶縁膜17は、例えば、CVD法等で形成した酸化膜等であってもよい。その後、図7dに示されるように、RIE等の異方性エッチングを行うことにより、第1トレンチ5aの側壁に配置された絶縁膜17を残しつつ、底面に配置された絶縁膜6aを選択的に除去する。続いて、第1トレンチ5aの側壁に配置された絶縁膜17をエッチングマスクとして、第1トレンチ5aの底面に対して再びRIE等の異方性エッチングを行うことにより、第1トレンチ5aと連通し、N-型ドリフト層3に達する第2トレンチ5bを形成する。なお、図7dに示す工程が終了した後では、第1トレンチ5aの対向する側壁の間隔と第2トレンチ5bの対向する側壁の間隔とは等しくなっている。次に、図8aに示されるように、絶縁膜17をエッチングマスクとして、第2トレンチ5bを等方性エッチングして第2トレンチ5bの開口端を後退させ、第2トレンチ5bの対向する側壁の間隔を第1トレンチ5aの対向する側壁の間隔より長くし、上記図6に示す壺形状のトレンチ5を形成する。続いて、図8bに示されるように、例えば、1150°Cで加熱時間を適宜調節してウェット酸化を行うことにより、第2トレンチ5bの壁面にゲート絶縁膜6を構成する熱酸化膜6bを形成する。なお、本実施形態では、絶縁膜17を酸化膜により構成しているため、熱酸化膜6bを形成する際に絶縁膜17も同時に厚くなる。また、この工程の熱酸化膜6bは、もちろんドライ酸化により形成してもよい。その後、図8cに示されるように、トレンチ5にゲート電極7を構成するドープトPoly-Si等の第1導電性材料18を埋め込む。続いて、図8dに示されるように、エッチングマスク14上に形成されている第1導電性材料18をエッチング等により除去し、さらに、トレンチ5のうち第1トレンチ5a内に配置されている第1導電性材料18をエッチング等により除去する。つまり、第1トレンチ5aの側壁に形成されている絶縁膜17を露出させる。これにより、第2トレンチ5bにゲート電極7を構成する第2領域7bが形成される。次に、図9aに示されるように、第1導電性材料18をマスクとしてフッ酸洗浄等を行い、第1トレンチ5aの側壁に形成されている絶縁膜6aおよびエッチングマスク14を除去する。続いて、図9bに示されるように、第1トレンチ5aの側壁にゲート絶縁膜6を構成する絶縁膜6aを形成すると共にゲート電極7を厚さ方向に分割する絶縁膜16を形成する。これら絶縁膜6a、16は、例えば、CVD法等により同時に形成することができる。なお、絶縁膜6aの厚さは、熱酸化膜6bより薄くなるように堆積時間等を適宜調整する。次に、図9cに示されるように、第1トレンチ5aに絶縁膜6a、16を介してドープトPoly-Si等で構成される第2導電性材料19を埋め込む。続いて、図9dに示されるように、P型ベース層4上の第2導電性材料19および絶縁膜6aをエッチング等により除去する。これにより、第1トレンチ5aにゲート電極7を構成する第1領域7aが形成される。その後は、従来の一般的な半導体装置の製造プロセスを行い、N型エミッタ層9、P型コンタクト層10、層間絶縁膜11、エミッタ電極12、コレクタ電極13等を形成することにより、上記図6に示す半導体装置が製造される。以上説明した製造方法においても、隣接するトレンチゲート8の底部の間隔図1中Aを隣接するトレンチゲート8における底部と反対側の間隔図1中Bより短くすることができ、第2トレンチ5bの側壁に形成されているゲート絶縁膜6の厚さを第1トレンチ5aの側壁に形成されているゲート絶縁膜6の厚さより厚くすることができるため、上記第1実施形態と同様の効果を得ることができる。第3実施形態上記各実施形態では、P型コレクタ層1の主表面上にN-型ドリフト層3を形成し、N-型ドリフト層3の厚さ方向に電流を流す縦型の半導体装置について説明したが、P型コレクタ層1をN-型ドリフト層3の表層部に形成し、N-型ドリフト層3の平面方向に電流を流す横型の半導体装置に本発明を適用することもできる。図10は、本実施形態における半導体装置の断面構成を示す図である。図10に示されるように、本実施形態の半導体装置は、N-型ドリフト層3の表層部にN型エミッタ層9と離間するN型バッファ層2が形成されており、N型バッファ層2の表層部にP型コレクタ層1が形成されている。また、N-型ドリフト層3の表面のうちトレンチゲート8とP型コレクタ層1との間にはLOCOS酸化膜20が形成されている。このように、本発明をN-型ドリフト層3の平面方向に電流を流す横型の半導体装置に適用することもできる。なお、このような半導体装置は、例えば、次のように製造される。すなわち、まず、N-型ドリフト層3を構成する半導体基板を用意し、この半導体基板の主表面上にP型ベース層4を形成する。その後、上記図2および図3の工程を行った後、半導体基板の主表面から不純物をイオン注入すると共に熱処理してN型バッファ層2およびP型コレクタ層1を形成することにより、製造される。他の実施形態上記各実施形態では、第1導電型をN型とし、第2導電型をP型とした例について説明したが、第1導電型をP型とし、第2導電型をN型とすることもできる。また、上記各実施形態では、トレンチ5が壺形状であるものについて説明したが、例えば、第2トレンチ5bの対向する側壁の間隔は、第1トレンチ5aの対向する側壁の間隔と同じであってもよいし、第1トレンチ5aの対向する側壁の間隔より短くされていてもよい。すなわち、第2トレンチ5bの壁面側壁に形成される熱酸化膜6bの厚さを適宜調整し、熱酸化膜6bの厚さを第1トレンチ5aの壁面側壁に形成される絶縁膜6aの厚さより厚くしてトレンチゲート8が上記各実施形態の構成となるようにすればオン電圧を低減させることができると共に負荷短絡耐量を向上させることができる。また、上記第1、第3実施形態の場合において、第2トレンチ5bの対向する側壁の間隔を第1トレンチ5aの対向する側壁の間隔と同じにしたり短くしたりする場合には、上記図3bに示す等方性エッチングの工程を行わなくてよい。そして、上記第1実施形態では、図3dの工程の後に、N型エミッタ層9、P型コンタクト層10を形成する例について説明したが、例えば、図2aの工程のときに、N型エミッタ層9、P型コンタクト層10が形成されたものを用意してもよい。しかしながら、図3cの工程において、第2トレンチ5bに熱酸化膜6bを形成する工程を行うため、図3dの工程の後に、N型エミッタ層9、P型コンタクト層10を形成した方が不純物の不要な拡散を抑制できるために好ましい。同様に、上記第2、第3実施形態においても、トレンチゲート8を形成した後にN型エミッタ層9、P型コンタクト層10を形成することが好ましい。さらに、上記第各実施形態では、P型コンタクト層10を備えたものについて説明したが、P型コンタクト層10は備えられていなくてもよい。また、P型コンタクト層10は、N型エミッタ層9より深く形成されていなくてもよく、幅が隣接するトレンチゲート8の底部の間隔より短くされていてもよい。このような半導体装置においても、低いオン電圧を実現しつつ、負荷短絡耐量を向上させることができる。また、上記各実施形態では、加速電圧を変更することにより、P型コンタクト層10をN型エミッタ層9より深い位置にまで形成する例について説明したが、例えば、次のようにP型コンタクト層10を形成することもできる。すなわち、P型コンタクト層10が形成される部分の表面に微小なトレンチを形成しておくことにより、P型コンタクト層10を比較的低い加速電圧でイオン注入しても、P型コンタクト層10をN型エミッタ層9より深い位置にまで形成することができる。さらに、上記第1、第2実施形態では、P型コレクタ層1を構成する半導体基板を用いて半導体装置を製造する方法について説明したが、例えば、次のようにすることもできる。すなわち、まず、N-型ドリフト層3を構成する半導体基板を用意し、この半導体基板の主表面上にP型ベース層4を形成する。その後、上記第1実施形態では、上記図2および図3の工程を行った後、半導体基板の裏面から不純物をイオン注入すると共に熱処理してP型コレクタ層1を形成するようにしてもよい。また、上記第2実施形態では、上記図7~図9の工程を行った後、半導体基板の裏面から不純物をイオン注入すると共に熱処理してP型コレクタ層1を形成するようにしてもよい。なお、このような製造方法において、図3または図9の工程を行った後、半導体基板を研磨等して薄膜化した後に、P型コレクタ層1を形成するようにしてもよい。また、上記第3実施形態では、N-型ドリフト層3を構成する半導体基板を用いて半導体装置が構成されている例について説明したが、次のようにすることもできる。すなわち、支持基板と、支持基板上に配置される埋込絶縁膜と、埋込絶縁膜を挟んで支持基板と反対側に配置される半導体層とを有するSOISilicononInsulator基板を用い、N-型ドリフト層3を半導体層で構成するようにしてもよい。