不揮発性メモリNVMセル構造であって、ソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードに接続されるゲート電極を有するPMOSプログラムトランジスタ、制御電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するNMOS制御トランジスタ、消去電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するPMOS消去トランジスタ、及びソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するNMOS読み出しトランジスタ、を含む、NVMセル構造。不揮発性メモリNVMセルをプログラミングする方法であって、前記NVMセルが、ソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードに接続されるゲート電極を有するPMOSプログラムトランジスタ、制御電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するNMOS制御トランジスタ、消去電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するPMOS消去トランジスタ、及びソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するNMOS読み出しトランジスタ、を含み、前記NVMセルをプログラミングする方法が、全ての電極を0Vに設定すること、前記NMOS読み出しトランジスタのソース及びドレイン電極を禁止電圧に設定すること、前記PMOSプログラムトランジスタのソース及びドレイン電極を0Vに設定すること、前記PMOSプログラムトランジスタの前記バルク領域電極を前記禁止電圧又は0Vのいずれかに設定すること、前記NMOS読み出しトランジスタの前記バルク領域電極を0V又は前記禁止電圧のいずれかに設定すること、予め定義されたプログラミング時間の間、前記制御電圧を0Vから予め定義された最大制御電圧まで及び前記消去電圧を0Vから予め定義された最大消去電圧までランプアップすること、前記制御電圧を前記最大制御電圧から0Vまで及び前記消去電圧を前記最大消去電圧から0Vまでランプダウンすること、及び前記禁止電圧を有する全ての電極を0Vに戻すこと、を含む、方法。請求項2に記載の方法であって、前記禁止電圧が約3.3Vである、方法。請求項2に記載の方法であって、前記禁止電圧が約5.0Vである、方法。複数のNVMセルを含む不揮発性メモリNVMセルアレイ行をプログラミングする方法であって、前記アレイ行内の各NVMセルが、ソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードに接続されるゲート電極を有するPMOSプログラムトランジスタ、制御電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するNMOS制御トランジスタ、消去電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するPMOS消去トランジスタ、及び前記データ記憶ノードに接続されるソース、ドレイン、及びバルク領域電極を有するNMOS読み出しトランジスタ、を含み、前記NVMセルアレイ行をプログラミングする方法が、前記アレイ行内の各NVMセルに対し、全ての電極を0Vに設定すること、プログラムするよう選択される前記アレイ行内の各NVMセルに対し、前記NMOS読み出しトランジスタのソース及びドレイン電極を禁止電圧に、前記PMOSプログラムトランジスタのソース及びドレイン電極を0Vに、前記PMOSプログラムトランジスタの前記バルク領域電極を前記禁止電圧又は0Vのいずれかに、及び前記NMOS読み出しトランジスタの前記バルク領域電極を0V又は前記禁止電圧のいずれかに設定すること、プログラムするよう選択されない前記アレイ行内の各NVMセルに対し、前記NMOS読み出しトランジスタのソース及びドレイン電極、及び前記PMOSプログラムトランジスタのソース、ドレイン、及びバルク領域電極を前記禁止電圧に、及び前記NMOS読み出しトランジスタの前記バルク領域電極を0V又は前記禁止電圧のいずれかに設定すること、予め定義されたプログラミング時間の間、前記制御電圧を0Vから予め定義された最大制御電圧まで及び前記消去電圧を0Vから所定の最大消去電圧までランプアップすること、前記制御電圧を前記最大制御電圧から0Vまで及び前記消去電圧を前記最大消去電圧から0Vまでランプダウンすること、及び前記アレイ行内の各NVMセルに対し、前記禁止電圧を有する全ての電極を0Vに戻すこと、を含む、方法。請求項5に記載の方法であって、前記禁止電圧が約3.3Vである方法。請求項5に記載の方法であって、前記禁止電圧が約5.0Vである方法。図2は、本発明の概念に従った不揮発性メモリNVMセル構造200の一実施例を示す。NVMセル構造200は、ソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードFGに接続されるゲート電極を有するPMOS制御トランジスタPwと、制御電圧Vcを受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードFGに接続されるゲート電極を有するNMOS制御トランジスタNcと、消去電圧Veを受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードFGに接続されるゲート電極を有するPMOS消去トランジスタPeと、ソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードに接続されるゲート電極を有するNMOS読み出しトランジスタNrとを含む。図1及び図2を参照すると、本発明は、図1の全PMOSの4トランジスタNVMセル100を図2のPMOSNMOSPMOSNMOS4トランジスタNVMセルに変えるために提供され、全ての電極を同じに維持したまま制御トランジスタ及び読み出しトランジスタPMOSからNMOSに変更している。図4に示すように、ディープNウェルを用いることにより隔離されたPウェルを形成し、NMOS制御トランジスタNcのVc電極が、最大高電圧Vcmaxまでランプアップされ得、問題なく逆ファウラーノルドハイムトンネルを行うことが可能となる。図3及び図4に示すように、全PMOS4トランジスタNVMセル100図3のレイアウトと比較すると、NVMセル構造200は、2つのNMOSトランジスタ、即ち、制御トランジスタNc及び読み出しトランジスタNrを、2つのPMOSトランジスタ、即ち、プログラムトランジスタPw及び消去トランジスタPeのNウェルの、必要とされる間隔の間に配置することにより非常にコンパクトなレイアウト面積図4になり、それにより、それらの間の必要とされる、大きいことが多い、間隔を低減する。また、NMOSPMOSNMOSPMOSNVMセル構造200は、例えば、図5に示すような隔離トレンチ手法を用いることにより、4つのトランジスの各々に対し分離されたNウェル及びPウェルをつくる隔離の、異なる方法を用いて実現することもできる。また、プログラム、消去、及び読み出しの方法及びシーケンスは、図1の全PMOSNVMセル100のものと殆ど同一であり、そのため、逆ファウラーノルドハイムトンネルプログラミング方法の利点の全てを保持する。図6は、メモリアレイ行内の複数のNVMセル200の構造を示す。図2から図6を参照すると、アレイ行内の図2のNVMセル200のためのプログラム、消去、及び読み出しシーケンスの概要は次の通りである。プログラムシーケンス全ての電極を0Vに設定する。プログラミングのために選択されたアレイ行内の全てのNVMセル200に対し、NMOS読み出しトランジスタNrのソース電極電圧Vr及びドレイン電極電圧Drを禁止電圧VNに設定する。PMOSプログラムトランジスタPwのソース電極電圧Vp及びドレイン電極電圧Dpを0Vに設定する。PMOSプログラムトランジスタPwのバルク領域電極電圧Vnwは、禁止電圧VN又は0Vのいずれかに設定され得る。NMOS読み出しトランジスタNrのバルク領域電極電圧Vpwは、図4に示す共通P-SubNMOSを用いる場合0Vに設定されるか、或いは、図5に示す隔離トレンチ方式を用いる場合禁止電圧VN又は0Vのいずれかに設定され得る。プログラミングのために選択されないアレイ行内の全てのNVMセル200に対し、Vr、Dr、Vp、Dp及びVnw電圧が禁止電圧VNに設定される。Vpw電圧は、図4のレイアウトを用いる場合0Vに設定され、又は、図5のレイアウトを用いて禁止電圧VN又は0Vのいずれかに設定されてもよい。その後、制御電圧が0Vから予め定義された最大制御電圧Vcmaxまでランプアップされ、消去電圧が0Vから予め定義された最大消去電圧Vemaxまでランプアップされ、予め定義されたプログラム時間Tprogの期間の間両方のレベルが保たれる。消去電圧Veは、隔離されたPウェルとNウェルの間に形成されるPNダイオードを順方向バイアスすることを防ぐため、制御電圧Vcと共にランプアップされる。プログラム時間Tprogの終わりに、制御電圧VCは、最大プログラム電圧Vcmaxから0Vまでランプダウンされ、消去電圧Veは、最大消去電圧Vemaxから0Vまでランプダウンされる。禁止電圧VNを有する全ての電極はその後0Vに戻り、プログラムシーケンスを終了する。消去コンディション消去電圧Veを0Vから最大消去電圧Vemaxまでランプアップし、それを予め定義された消去時間Teraseの間保ち、消去電圧を最大消去電圧Vemaxから0Vまでランプダウンする。全ての他のセル電極は0Vに設定される。読み出しコンディションNMOS読み出しトランジスタNrのソース電極電圧Vrを約1V即ち、セル電流を読み出すことが可能となるのに充分であるが、プログラムされたセルを妨害しない、電圧に設定する。セルの全ての他の電極は0Vに設定する。プログラム、消去、及び読み出しオペレーションに利用する電圧レベルは、NVMセル200のNMOS及びPMOSデバイス内に用いられるゲート酸化物の厚みに依存することが当業者には理解されよう。例えば、ゲート酸化物の厚みが60~80Åの場合、VN≒3.3V、Vcmax=Vemax≒10V、Tprog=Terase≒20~50ミリ秒である。ゲート酸化物の厚みが120Åの場合、VN≒5.0V、Vcmax=Vemax≒16V、Tprog=Terase≒20~50ミリ秒である。ここで説明した本発明の特定の実施形態は例として提供されたものであり、当業者なら、添付の特許請求の範囲が示す本発明及びその均等物の範囲から逸脱することなく、他の改変も想起するであろうことを理解されたい。