2値以上のデータを保持可能なメモリセルが行及び列に沿って形成されたメモリセルアレイと、書き込み回数に応じた書き込み電圧及びベリファイ電圧を生成し、閾値電圧が前記書き込み回数に応じた前記ベリファイ電圧よりも下に位置するメモリセルに前記書き込みとして第1電圧を生成し、前記ベリファイ電圧よりも上に位置する前記メモリセルに前記書き込み電圧として第1電圧よりも小さな第2電圧を前記メモリセルに転送する電圧発生回路と、前記ベリファイ電圧を前記電圧発生回路から前記メモリセルに転送させ、閾値が所定電圧を超えるメモリセルの数が半数以上に達した時点で書き込み動作を終了させる制御部とを具備し、前記制御部は、前記書き込みを少なくとも2回行うことを特徴とする半導体記憶装置。前記ベリファイ電圧を前記メモリセルに転送し、前記メモリセルの閾値分布を検証するベリファイ動作によって得られた結果を保持するバッファを更に備え、前記制御部は、前記バッファに格納されたデータに応じて、次の書き込み動作で前記メモリセルに転送する電圧を前記第1電圧または前記第2電圧のいずれかを前記電圧発生回路に発生させることを特徴とする請求項1記載の半導体記憶装置。前記メモリセルのドレイン端に接続されるビット線を更に備え、前記第1電圧及び前記第2電圧は、前記メモリセルの制御ゲートと前記ビット線との電位差であることを特徴とする請求項2記載の半導体記憶装置。前記電圧発生回路は、前記電圧よりも上に前記閾値電圧が位置するメモリセルに接続される前記ビット線に第3電圧を転送し、前記電圧よりも下に前記閾値電圧が位置する前記メモリセルに接続される前記ビット線に前記第3電圧よりも小さな第4電圧を転送することを特徴とする請求項3記載の半導体記憶装置。前記電圧発生回路は前記書き込み回数毎に、前記ベリファイ電圧として第5電圧及びこの第5電圧よりも大きな第6電圧、並びに前記書き込み電圧として第7電圧及びこの第7電圧よりも大きな第8電圧を生成することを特徴とする請求項4記載の半導体記憶装置。前記電圧発生回路は、前記閾値電圧が前記第5電圧よりも下に位置する前記メモリセルが接続される前記ビット線に第9電圧を転送し、前記閾値電圧が前記第5電圧よりも大きく前記第6電圧よりも下に位置する前記メモリセルが接続される前記ビット線に前記第9電圧よりも大きな第10電圧を転送し、前記閾値電圧が前記第6電圧よりも上に位置する前記メモリセルが接続される前記ビット線に前記第10電圧よりも大きな第11電圧を転送することを特徴とする請求項5記載の半導体記憶装置。本実施形態は、メモリセルの閾値分布をより狭くしつつ、迅速にデータ書き込み終了させる半導体記憶装置を提供する。実施形態に係る半導体記憶装置によれば、2値以上のデータを保持可能なメモリセルが行及び列に沿って形成されたメモリセルアレイと、書き込み回数に応じた書き込み電圧及びベリファイ電圧を生成し、閾値電圧が前記書き込み回数に応じた前記ベリファイ電圧よりも下に位置するメモリセルに前記書き込みとして第1電圧を生成し、前記ベリファイ電圧よりも上に位置する前記メモリセルに前記書き込み電圧として第1電圧よりも小さな第2電圧を前記メモリセルに転送する電圧発生回路と、前記電圧発生回路に前記ベリファイ電圧を前記メモリセルに転送させ、閾値分布が所定電圧にまで達するメモリセルの数が半数以上に達した時点で書き込み動作を終了させる制御部とを具備し、前記制御部は、前記書き込みを少なくとも2回行う。以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。第1の実施形態本実施形態に係る半導体記憶装置は、書き込み毎にメモリセルの閾値分布の中央値でベリファイを行い、このベリファイ電圧より閾値電圧が下に位置するメモリセルに対し、ベリファイ電圧より閾値電圧が上に位置するメモリセルよりも大きな書き込み電圧が印加されるようにする。これにより、書き込み動作を繰り返す度にメモリセルの閾値分布を狭くするものである。更に、閾値分布が所定電圧にまで達するメモリセルの数が半数以上に達したら、メモリセルの閾値分布の下裾電位に位置するメモリセルは、救済することが出来る許容範囲内にあるものと判断し、データの書き込み動作を終了させるものである。これにより、データの書き込み処理速度を向上させるものである。<全体構成>以下、図1を用いて第1の実施形態に係る半導体記憶装置について説明する。図1は、例えば半導体記憶装置にNAND型フラッシュメモリを適用した場合の一例を示した全体構成図である。図1に示すように、NAND型フラッシュメモリは、メモリセルアレイ1、ロウデコーダ2、バッファ3、センスアンプ4、ECCErrorcheckandcorrection回路5、電圧発生回路6、及び制御部7を備える。<メモリセルアレイ1>メモリセルアレイ1は複数の不揮発性のメモリセルトランジスタMTメモリセルMCを含んだブロックBLK0乃至BLKsを備えるsは自然数。ブロックBLK0乃至BLKsの各々は、不揮発性のメモリセルMCが直列接続された複数のNANDストリング10を備えている。NANDストリング10の各々は、例えば64個のメモリセルMCと、選択トランジスタST1、ST2とを含んでいる。メモリセルMCは、2値以上のデータを保持可能とする。本実施形態では、レベルの異なる2値データを保持する場合について説明するが、4値であってもよいし、8値であってもよく、その値は限定されるものではない。このメモリセルMCの構造は、p型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート導電層と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだFG型である。なお、メモリセルMCはMONOS型であってもよい。MONOS型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層例えば絶縁膜と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜以下、ブロック層と呼ぶと、更にブロック層上に形成された制御ゲートとを有する構造である。メモリセルMCの制御ゲートはワード線として機能し、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。またメモリセルMCは、nチャネルMOSトランジスタである。なお、メモリセルMCの個数は64個に限られず、128個、256個等であってもよく、その数は限定されるものではない。またメモリセルMCは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタST1、ST2間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルMCの一端側のドレイン領域は選択トランジスタST1のソース領域に接続され、他端側のソース領域は選択トランジスタST2のドレイン領域に接続されている。同一行にあるメモリセルMCの制御ゲートはワード線WL0~WL63のいずれかに共通接続され、同一行にあるメモリセルMCの選択トランジスタST1、ST2のゲート電極は、それぞれセレクトゲート線SGD1、SGS1に共通接続されている。なお説明の簡単化のため、以下ではワード線WL0~WL63を区別しない場合には、単にワード線WLと呼ぶことがある。また、メモリセルアレイ1において同一列にある選択トランジスタST1のドレインは、いずれかのビット線BL0~BLnに共通接続される。以下、ビット線BL0~BLnについても、これらを区別しない場合には一括してビット線BLと呼ぶn:自然数。選択トランジスタST2のソースはソース線SLに共通接続される。また、同一のワード線WLに接続された複数のメモリセルMCには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルMCはブロックBLK単位で一括してデータが消去される。<メモリセルトランジスタMTの閾値分布について>次に図2を用いて上記メモリセルMCの閾値分布について説明する。図2は、横軸に閾値分布をとり、縦軸にメモリセルMCの数を示したグラフである。図示するように、各々のメモリセルMCは、例えば2値2levelsのデータ1ビットデータを保持できる。すなわち、メモリセルMCは、閾値電圧Vthの低い順に1、及び0の2種のデータを保持できる。メモリセルMCにおける1データの閾値電圧Vth0は、Vth0<V01である。0データの閾値電圧Vth1は、V01<Vth1である。このようにメモリセルMCは、閾値に応じて0データ、及び1データの1ビットデータを保持可能とされている。この閾値電圧は、電荷蓄積層に電荷を注入することによって変動する。また、上記メモリセルMCは4値以上のデータを保持可能とされても良い。<ロウデコーダ2>図1に戻ってロウデコーダ2について説明する。ロウデコーダ2は、データの書き込み動作時、及び読み出し動作時において、制御部7から与えられたブロックアドレスをデコードし、その結果に基づいてブロックBLKを選択する。これにより、ロウデコーダ2は、選択されたブロックBLKに対応するメモリセルアレイ1のロウ方向を選択する。つまり、制御部7から与えられる制御信号に基づいて、ロウデコーダ2はセレクトゲート線SGD1、SGS1、及びワード線WL0~WL63に対し、ドライバ回路3から与えられた電圧をそれぞれ印加する。<バッファ3>バッファ3は、図示せぬ外部機器hostからデータ線Dlineを介して転送された書き込みデータを保持する。また、センスアンプ4がメモリセルMCから読み出した保持データを一時的に保持し、データ線Dlineを介して外部機器に転送する。更に、書き込み動作後のメモリセルMCの閾値電圧が、書き込み回数に応じたベリファイ電圧よりも大きいか後述する第2グループ小さいか後述する第1グループのデータを保持する。バッファ3は第1バッファ~第3バッファを備える。例えば、第1バッファ31は、書き込みデータ及び読み出しデータを保持可能とする。第2バッファ32、及び33は、書き込み動作後のメモリセルMCの閾値電圧がベリファイ電圧の上か下かのデータ、すなわち第1グループまたは第2グループのいずれかデータを保持可能とする。具体的には、第2バッファ32は、メモリセルMCの閾値分布に対して1つのベリファイレベル本実施形態で説明で、そのベリファイレベルよりもメモリセルMCの閾値電圧が上か否かのデータを保持し、第3バッファ33は、メモリセルMCの閾値分布に対して2つのベリファイレベル第2実施形態で説明を用いて、それらベリファイレベルよりもメモリセルMCの閾値電圧がどこに位置するかのデータを保持する。<センスアンプ4>次に、センスアンプ4について説明する。センスアンプ4は、データの読み出し時において読み出し対象のメモリセルMCに接続されたビット線BL読み出し対象のビット線BLから読み出されたデータをセンスして増幅する。すなわち、センスアンプ4は、読み出し対象とするビット線BLを所定の電圧例えば、電圧VDDにプリチャージした後、ロウデコーダ2により選択されたNANDストリング10によってビット線BLを放電させ、そのビット線BLの放電状態をセンスする。つまり、センスアンプ4でビット線BLの電圧を増幅してメモリセルMCの有するデータをセンスする。次いで、読み出したデータにつき、データ線Dlineを介して外部機器に転送する。なお、この際、読み出し対象とならないビット線BLは電圧VDDに固定する。また、データの書き込み時には、センスアンプ4は書き込み対象のビット線BLに書き込みデータを転送する。具体的には、1データ書き込みの場合には、ビット線BLに所定の電圧例えば、電圧VDDを転送し、0データ書き込みの場合には、属するグループに応じてビット線BLに、例えばVSS=0V、または電圧V1>VSSを転送する。なお、この際、読み出し対象とならないビット線BLは電圧VDDに固定する。<ECC回路5>ECC回路5は、データのエラー訂正を行うためのもので、読み出したページが保持するデータにつき、誤読み出しの発生率の計算も行う。発生率とは、例えばページ方向におけるメモリセルの全ビット数に対する訂正ビット数の割合である。<電圧発生回路6>電圧発生回路6は第1電圧発生回路61~第4電圧発生回路64を備える。図3を用いて第1電圧発生回路61~第5電圧発生回路65について説明する。図3に示すように第1電圧発生回路61~第4電圧発生回路64は、リミッタ回路6b及びチャージポンプ回路6aを備える。チャージポンプ6aは、制御部7からの指示により、例えばデータの書き込み動作、及び読み出し動作に必要な電圧を発生する。そして発生された上記各々の電圧は、ノードN1から出力され、NAND型フラッシュメモリ内の例えば、ロウデコーダ2に供給される。リミッタ回路6bはノードN1の電位を監視しつつ、このノードN1の電位に応じてチャージポンプ回6aを制御する。すなわち、リミット回路6bはノードN1の電位が所定の値よりも高ければ、チャージポンプ回路6aのポンピングを停止し、このノードN1の電位を降圧させる。そして、ノードN1の電位が所定の値よりも低ければ、チャージポンプ回路6aにポンピングするよう命令し、このードN1の電位を昇圧させる。次に第1電圧発生回路61及び第2電圧発生回路62が発生する電圧について説明する。第1電圧発生回路61はデータの書き込み電圧として、電圧VPGM1~電圧VPGM4を発生させ、選択ワード線WLにこれら書き込み電圧を転送する。電圧VPGM1~VPGM4は、メモリセルトMCにおけるチャネルの電荷が電荷蓄積層に注入され、このメモリセルMCの閾値が別レベルに遷移する程度の大きさの電圧であり、電圧VPGM4>電圧VPGM3>電圧VPGM2>電圧VPGM1の関係が成り立つ。第2電圧発生回路62は、電圧VPASSを発生させ、非選択ワード線WLに該電圧VPASSを転送する。電圧VPASSとは保持データに依らず、メモリセルMCがオン状態とされる電圧である。第3電圧発生回路63は電圧VCGRを発生させ、選択ワード線WLに転送する。電圧VCGRとは、読み出したいデータに応じた電圧である。また、本実施形態では、この電圧VCGRは、ベリファイ電圧として機能してもよい。つまり、電圧VCGRがベリファイ電圧として機能する場合には、この電圧VCGRの値は、書き込み回数に応じて変化し、分布するメモリセルMCの閾値の中央部分に位置する電圧である。すなわち、電圧VGRとは、書き込み回数に応じて上昇するメモリセルMCの閾値分布の中央部分に位置するような値である。例えば、書き込み動作によって、メモリセルMCの閾値分布が消去状態から4回遷移したとする。この場合、ベリファイレベルの各々は、4回遷移するそれぞれの閾値分布の中央値である。これを以下、電圧VCGR1、電圧VCGR2、電圧VCGR3、及び電圧VCGR4とする。第4電圧発生回路64は、電圧VREADを発生させ、データの読み出し時において非選択ワード線WLにこの電圧VREADを転送する。電圧VREADは、保持データに依らず、メモリセルMCがオン状態とされる電圧である。<制御部7>制御部7は、回数データ71を保持する。回数データ71は、メモリセルMCに書き込み動作が何回行われたかのカウント値を保持する。制御部7はこの回数データ71の値を参照し、上記第3電圧発生回路63を制御する。すなわち、制御部7は、書き込みベリファイを行う際、メモリセルMCに対して行われた書き込み動作の回数を参照し、この書き込み回数に応じて位置するであろう閾値分布の中央近辺にベリファイ電圧がくるように、第3電圧発生回路63が生成する電圧VCGRを制御する。更に、制御部7は回数データ71が規定値に達した時点で、書き込み動作を終了する。なお、メモリセルMCの目標とする回数データ71が規定値に達していた時点で、閾値電圧がベリファイレベルよりも上に位置するメモリセルMCの数が半数に満たない場合であれば、閾値電圧がこのベリファイレベルより上に位置するメモリセルMCの数が半数以上になるまで、書き込み動作を行ってもよい。また、制御部7は、書き込みベリファイの結果、メモリセルMCの閾値電圧がベリファイレベルよりも上か否かに応じて、次の書き込み動作を行う際のビット線BLに転送する電圧を制御する。つまり、閾値電圧が、ベリファイレベルよりも下に位置する第1グループであれば、そのメモリセルMCが接続されるビット線BLに、例えば電圧VSSを転送させ、ベリファイレベルよりも上に位置する第2グループであれば、そのメモリセルMCに接続されるビット線BLに、電圧V1>0を転送させる。なお、ビット線BLに転送される電圧は、センスアンプ4によって制御される。また、制御部7は、NAND型フラッシュメモリ全体の動作を制御する。すなわち、外部機器から与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部7は上記アドレス、及び動作シーケンスに基づき、ブロック選択信号/カラム選択信号を生成する。制御部7は、ブロック選択信号をロウデコーダ2に出力する。<書き込み動作>次に、図4を用いて上記NAND型フラッシュメモリにおける書き込み動作について説明する。図4は、書き込み動作を示したフローチャートである。なお、ここでは、図2における0データ書き込みを前提とする。まず、制御部7は回数データ71を参照し、メモリセルMCへの書き込み回数Nを確認する。その結果、書き込み回数N=0であればS1、YES、書き込み対象のメモリセルMCに対し書き込み動作及び書き込みベリファイ動作を実行するS2、S3。すなわち、ビット線BLの電位を書き込み許可電位例えば、電圧VSS=0Vとし、電圧発生回路6によって選択ワード線WLにVPGM、非選択ワード線WLに電圧VPASSを転送させデータ書き込みを行う。次いで、ビット線BLの電位を0[V]とし、選択ワード線WLに電圧VCGRとしてベリファイ電圧を転送させ、非選択ワード線WLに電圧VREADを転送させ書き込みベリファイを行う。次いで、制御部7は書き込み回数Nに1するS4。書き込み回数N≠0であればS1、NO、制御部7はその書き込み回数Nが規定値に達しているか否かを確認する。その結果、書き込み回数Nが規定値に達していなければS5、NO、更に制御部7は、メモリセルMCの閾値分布がベリファイレベルよりも上に位置するか否かの確認、すなわちどのグループに属するかの確認を行った後、更なる書き込み動作及び書き込みベリファイ動作を実行する。なお、書き込み後のメモリセルMCの閾値分布がベリファイレベルよりも上ならば、すなわち第2グループに属するメモリセルMCであれば、制御部7は第2バッファ32に、例えば0データを格納させ、ベリファイレベルよりも下であれば、すなわち第1グループに属するメモリセルMCであれば、第2バッファ32に、例えば1データを格納させる。第2バッファ32の格納データが1、すなわちベリファイレベルよりも上にメモリセルMCの閾値電圧が位置すればS6、YES、ビット線BLの電位を書き込み許可電位電圧VSSより大きな値とし、電圧発生回路6によって選択ワード線WLにVPGM、非選択ワード線WLに電圧VPASSを転送させるS7。また、第2バッファ32の格納データが0、すなわちベリファイレベルよりも下にメモリセルMCの閾値電圧が位置すればS6、NO、ビット線BLの電位を書き込み許可電位電圧VSS0Vとし、電圧発生回路6によって選択ワード線WLにVPGM、非選択ワード線WLに電圧VPASSを転送させるS8。その後、書き込み回数Nを1するS9。ステップS9の結果、書き込み回数Nの値が規定値に達していればS5、YES、制御部7は書き込み対象のメモリセルMCに対し、書き込みベリファイ動作を実行するS10。ステップS10の結果、閾値電圧がベリファイレベルを超えたメモリセルMCの数が半数以上であればS11、YES、制御部7は、メモリセルMCの閾値分布の尖鋭度Qが規定値よりも狭くなったと判断し、書き込み動作を終了するS12。これに対し、閾値電圧がベリファイレベルを超えたメモリセルMCの数が半数以上でなければS11、NO、制御部7は、メモリセルMCの閾値分布の尖鋭度Qが規定値よりも広い、すなわち十分に閾値分布が狭くなっていないものと判断しS11、NO、更なる書き込み動作を実行しS13、その後、ステップS10の処理に戻る。<書き込み動作の概念図>次に、図5を用いて、書き込み回数Nの規定値を4とした場合の書き込み動作及びベリファイ動作、並びに書き込み動作に応じて変動するメモリセルMCの閾値分布について説明する。図5に示すように、まず1回目の書き込み動作によって、メモリセルMCの閾値分布が、消去状態図中、1データを保持した閾値分布から、状態Aの閾値分布へと遷移する。すなわち、制御部7は、書き込み回数N=0である場合S1、ビット線BLに書き込み許可電圧電圧VSS0Vを転送し、次いで選択ワード線WLに書き込み電圧VPGM、非選択ワード線WLに電圧VPASSを転送し、データの書き込みを実行する。次いで、上記書き込み動作後、書き込みベリファイを実行するS3。すなわち、制御部7は、第3電圧発生回路63に、書き込み回数N=1に応じたベリファイ電圧として電圧VCGR1を生成させ、これを書き込み対象のメモリセルMCに転送させる。また非選択ワード線WLには電圧VREADを転送する。この際、ビット線BLは電圧VDDにプリチャージしておく。書き込みベリファイの結果、メモリセルMCの閾値分布が電圧VCGR1よりも下に位置すればS6、NO、制御部7は次の書き込み動作においてビット線BLの電位を電圧VSSするS8。また、電圧VCGR1よりも上に位置すればS6、YES、ビット線BLに転送する電位を電圧VSSよりも大きな、例えば電圧V1にプリチャージし、データ書き込みを実行するS7。すなわち、メモリセルMCの特性が良好とは言えず、閾値電圧が上昇しないメモリセルMCには、ビット線BLの電位をゼロ電位とし、また特性が良好で、閾値電圧の上昇が早いメモリセルMCに対しては、電化蓄積層に注入される電荷量を控えめにすることで、書き込み動作の度にメモリセルMCの閾値分布を狭める。上記動作を、規定値に達する、すなわち書き込み回数N=4となるまで、制御部7は書き込み動作を行う。なお、電圧VCGR1~電圧VCGR4は、それぞれのメモリセルMCの取り得る閾値分布の中央に位置する値とされ、電圧VCGR1<電圧VCGR2<電圧VCGR3<電圧VCGR4の関係が成立する。書き込み回数Nが規定値の4に達したら、制御部7は、メモリセルMCの閾値分布が状態Dに位置するものと判断し、書き込み動作を終了する。また制御部7は、書き込み回数Nが規定値の4に達した場合に、閾値分布が電圧VCGR4を超え、この電圧VCGR4よりも高い閾値分布を有するメモリセルMCの数が半数以上であるか否かという情報を基に書き込み動作を終了してもよい。つまり、書き込みベリファイ時に電圧VCGR4によってオフ状態となる、すなわち電圧VCGR4よりも高い電圧に閾値電圧が位置するメモリセルMCの数が半数以上あれば、制御部7は、メモリセルMCの閾値分布の尖鋭度Qは狭いであろうと判断し、データの書き込み動作を終了するS12。なお、この際、状態Dに遷移したメモリセルMCの閾値分布のうち下側電位図5中、DLowと記載については、チェックしていないが、これに関しては、先鋭度Qが、十分狭くなっており、この下側電位に位置するメモリセルMCもECC回路5にて誤り訂正可能な範囲であるものと判断する。なお、上記半数以上とは、1ページを単位とし、書き込み対象とされた選択ワード線WLに接続されたメモリセルMCの数を全体した時の、半分のメモリセルを指す。<各信号線の動作><書き込み回数N=0>次に図6a、図6bを用いて、上記書き込み動作0データ書き込みにおける、各信号線ワード線WL、ビット線BLの電位変化について説明する。図6a、bは、第1回目の書き込み動作及び書き込みベリファイ動作における選択ビット線BL、選択ワード線WL、及び非選択ワード線WLの電位変化を示したタイムチャートである。図6aに示すように、書き込み回数N=0である場合、すなわちメモリセルMCが消去状態である場合、センスアンプ4は時刻t0以降ビット線BLの電位を電圧VSSとする。次いで、第1電圧発生回路61、第2電圧発生回路62によって時刻t2、t3において選択ワード線WL及び非選択ワード線WLに電圧VPGM、電圧VPASSが転送される。これにより、メモリセルMCの閾値分布は、上記図5における状態Bへと遷移する。次いで、制御部7はこの状態Bに遷移したメモリセルMCに対し書き込みベリファイを実行する。すなわち、図6bに示すように時刻t3においてセンスアンプ4によってチャネルの電位を、例えば電圧VDDにまでプリチャージさせつつ、時刻t4において第4電圧発生回路64に電圧VREADを非選択ワード線WLに転送させ、次いで、時刻t5において第3電圧発生回路63にベリファイ電圧として電圧VCGR1を選択ワード線WLに転送させる。ここで、上述した様に、メモリセルMCの閾値分布が電圧VCGR1より低い位置であれば、時刻t6以降メモリセルMCはオン状態とされチャネルの電位は電圧VDDから電圧VSSにまで遷移する。これに対し、メモリセルMCの閾値分布が電圧VCGR1より高い位置であれば、時刻t6以降であってもメモリセルMCはオフ状態とされチャネルの電位はほぼ電圧VDDを維持する。<書き込み回数N=1>次に、図7a、図7bを用いて、上記書き込み動作0データ書き込みにおける、各信号線ワード線WL、ビット線BLの電位変化について説明する。図7a、bは、第2回目の書き込み動作及び書き込みベリファイ動作における選択ビット線BL、選択ワード線WL、及び非選択ワード線WLの電位変化を示したタイムチャートである。すなわち、この書き込み動作によってメモリセルMCの閾値分布を、図5における状態Bから状態Cへと遷移させる。上記書き込み回数N=1と同一の書き込み及び書き込みベリファイについては説明を省略する。図7aに示すように、上記書き込みベリファイ動作によって、メモリセルMCの閾値電圧が電圧VCGR1よりも高い位置にある場合、時刻t1においてビット線BLの電位を電圧VSSから例えば電圧V1までプリチャージさせる。これに対し、メモリセルMCの閾値電圧が電圧VCGR1よりも低い位置にある場合、時刻t1以降ビット線BLの電位を電圧VSSに維持させる。次いで、時刻t2において非選択ワード線WLに対し電圧VPASSを転送させ、時刻t3において選択ワード線WLに対し電圧VPGM2>電圧VPGM1を転送させる。これにより、図5における状態Bの閾値分布から状態Cへと閾値分布を遷移させる。上述したように、この2回目の書き込みによって、メモリセルMCの取り得る閾値分布の幅が状態Bよりも狭くなる。次いで、制御部7は2回目の書き込みベリファイを実行する。すなわち、上述したように制御部7は回数データ71を参照し、この値に応じたベリファイ電圧を第3電圧発生回路63に生成させ、読み出し動作を行う。具体的には、読み出し対象とされたメモリセルMCが接続されたビット線BLの電位を、時刻t4において電圧VSSから例えば電圧VDDにまで上昇させる。次いで、非選択ワード線WLに電圧VPASSを転送させ、選択ワード線WLに電圧VCGR2を転送させる。上述した様に、書き込みベリファイの結果、メモリセルMCの閾値分布が電圧VCGR2より低い位置であれば、時刻t7以降メモリセルMCはオン状態とされチャネルの電位は電圧VDDから電圧VSSにまで遷移する。これに対し、メモリセルMCの閾値分布が電圧VCGR2より高い位置であれば、時刻t7以降であってもメモリセルMCはオフ状態とされチャネルの電位はほぼ電圧VDDを維持する。ここでは、回数データ71の値がN=0、1の時の場合について説明したが、それ以降の書き込み回数であっても同様の動作を行う。本実施形態に係る半導体記憶装置によれば、メモリセルMCの閾値分布を狭くしつつ、迅速な書き込み処理を実現出来る。すなわち、本実施形態に係る半導体記憶装置であると、制御部7が回数データ71を備え、また2分した際のメモリセルMCの閾値分布を保持可能な複数のバッファを備える。つまり、本実施形態に係る半導体記憶装置では、各書き込みが行われその結果、遷移したメモリセルMCの閾値分布の中央値を書き込みベリファイ電圧とする。つまり、上述したように、書き込み回数Nに応じた電圧VCGRよりも低い閾値電圧を有するメモリセルMCに対しては、次の書き込み動作でビット線BLの電位を電圧VSSとし、閾値電圧の上昇を促す。これに対し電圧VCGRよりも高い閾値電圧を有するメモリセルMCに対しては、次の書き込み動作でビット線BLの電位を、上記電圧VSSよりも大きな電圧とし、閾値電圧の上昇を抑制させる。これにより、メモリセルMCの閾値分布の幅を、書き込み動作の度に狭くすることが出来る。また、メモリセルMCに連続して書き込まれた回数Nを制御部7が参照することで、制御部7は書き込み動作終了のタイミングを把握することが出来る。つまり、書き込み回数Nがあらかじめ決められた規定値に達すると、メモリセルMCの閾値分布が目標とする分布に遷移していることを把握することが出来る。この規定値は、メモリセルMCの特性で異なるものであるが、本実施形態に係る回数データ71は、メモリセルMCの特性に応じて異なる規定値を保持している。このため、制御部7は、敢えてメモリセルMCの下側電位をベリファイする手法を用いて、その都度書き込みベリファイ及び書き込み動作を繰り返さなくとも、迅速に書き込みを終了させることが出来る。更には、制御部7は書き込みベリファイ電圧よりも高い若しくは低いメモリセルMCの数を把握することが可能である。これは、あるワード線WLに共通接続されたメモリセルMCの閾値分布を、この閾値分布の中央値で読み出し、その中央値よりも高いのか低いのかという結果を第2バッファ32で保持するからである。つまり、書き込み回数Nが規定値に達した場合であっても、ワード線WLに共通接続された複数のメモリセルMCにおいて、書き込みベリファイ電圧よりも高い閾値分布を有したメモリセルMCの数が半数以下であれば、更に書き込み動作を実行する。つまり、制御部7は書き込みベリファイ電圧を超えたメモリセルMCの数に基づいて、閾値分布の尖鋭度Qを把握し、書き込みベリファイ電圧を超えたメモリセルMCの数が半数以上に達した時点で、この尖鋭度Qが規定値以下に達したものと判断する。以上により、メモリセルMCの閾値分布の幅を狭くしつつ、迅速なデータ書き込みを行うことが出来る。なお、本実施形態に係る半導体記憶装置では、メモリセルMCの閾値分布が目標とするレベルにまで達した場合、閾値分布の下側電位がどのくらいの位置にあるのかを確認していないが、これは上記した尖鋭度Qに基づいて、下側電位に位置するメモリセルMCの数は、ECC回路5によって救済可能な範囲であるものとする。[第2の実施形態]次に第2の実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、上記ベリファイレベルを、メモリセルMCの閾値分布に対して2カ所設けたものである。以下、上記第1の実施形態と同様の構成については説明を省略する。<第3バッファ33>本実施形態では、2カ所のベリファイレベルに対しメモリセルMCの閾値電圧がどこに位置するかのデータについて、第3バッファ33は保持可能とする。すなわち、ある閾値分布に対し、下から第1ベリファイレベル、第2ベリファイレベル>第1ベリファイレベルが配置されるとする。この場合において、閾値電圧が第1ベリファイレベルよりも低いメモリセルMCを第1グループとし、閾値電圧が第1ベリファイレベルより高く、且つ第2ベリファイレベルよりも低いメモリセルMCを第2グループとし、第2ベリファイレベルよりも高い閾値電圧を有するメモリセルMCを第3グループとする。第3バッファ33はこれら第1~第3グループのどれに属するかのデータを保持可能とする。<センスアンプ4>本実施形態に係るセンスアンプ4は、書き込みベリファイにより判断された閾値電圧の位置に応じて、次の書き込み動作時に電圧VSS、電圧V1の他、更に電圧V2をビット線BLに転送する。<第3電圧発生回路63>本実施形態に係る第3電圧発生回路63は、ベリファイ電圧として電圧VCGR1~電圧VCGR4までを生成したが、これに加え、電圧VCGR1 ́、電圧VCGR2 ́、電圧VCGR3 ́、及び電圧VCGR4 ́を生成する。ここで、電圧VCGR1 ́>電圧VCGR1、電圧VCGR2 ́>電圧VCGR2、電圧VCGR3 ́>電圧VCGR3、電圧VCGR4 ́>電圧VCGR4の関係が成立する。すなわち、状態A~状態Dのそれぞれにおいて、電圧VCGR1、電圧VCGR2、電圧VCGR3、及び電圧VCGR4より小さな閾値電圧を有するメモリセルMCを第1グループとする。また、状態A~状態Dのそれぞれにおいて、電圧VCGR1、電圧VCGR2、電圧VCGR3、及び電圧VCGR4より高く、且つ電圧VCGR1 ́、電圧VCGR2 ́、電圧VCGR3 ́、及び電圧VCGR4 ́よりも小さな閾値電圧を有したメモリセルMCを第2グループとする。更に状態A~状態Dのそれぞれにおいて、電圧VCGR1 ́、電圧VCGR2 ́、電圧VCGR3 ́、及び電圧VCGR4 ́よりも高い閾値電圧を有したメモリセルMCを第3グループとする。<書き込み動作>次に図8を用いてNAND型フラッシュメモリの書き込み動作について説明する。上記第1実施形態と同様に、書き込み回数Nの規定値を4とした場合の書き込み動作及びベリファイ動作、並びに書き込み動作に応じて変動するメモリセルMCの閾値分布について説明する。なお、上記第1実施形態と同様の動作については説明を省略する。図8に示すように、まず1回目の書き込み動作によって、メモリセルの閾値分布が、消去状態から状態Aの閾値分布へと遷移する。次いで、書き込みベリファイを実行する。すなわち、制御部7は、第3電圧発生回路63に、書き込み回数N=1に応じたベリファイ電圧として電圧VCGR1及び電圧VCGR1 ́を生成させ、これを順次書き込み対象のメモリセルMCに転送させる。書き込みベリファイの結果、メモリセルMCの閾値分布が電圧VCGR1よりも下に位置すれば、これを第1グループのメモリセルMCと判断し、制御部7はビット線BLの電位を電圧VSSとして書き込み動作を行う。また、メモリセルMCの閾値電圧が電圧VCGR1よりも高く、且つ電圧VCGR1 ́より低い電圧に位置すれば、制御部7はこれを第2グループのメモリセルMCと判断し、ビット線BLに転送する電位を電圧VSSよりも大きな、例えば電圧V1にプリチャージし、データ書き込みを実行する。更に、メモリセルMCの閾値電圧が電圧VCGR1 ́よりも高い電圧に位置すれば、制御部7はこれを第3グループのメモリセルMCと判断し、ビット線BLに転送する電位を電圧V1よりも大きな、例えば電圧V2にプリチャージし、データ書き込みを実行する。本実施形態においても制御部7は、上記動作を規定値に達する、すなわち書き込み回数N=4となるまで書き込み動作を行う。本実施形態に係る半導体記憶装置によれば、よりメモリセルMCの閾値電圧を狭めることが出来る。これは、上記第1の実施形態に比べ、書き込み動作後に行われる書き込みベリファイにおいて、ベリファイレベルを2カ所に設定しているからである。すなわち、本実施形態に係る半導体記憶装置であると、これら2つのベリファイレベルに基づいて第1~第3グループにメモリセルMCの閾値電圧を区分する。これにより、例えば閾値電圧の低いメモリセルMCにはビット線BLの電位を電圧VSSとし、電荷蓄積層へ注入される電荷量を多くする。これに対し、第2、第3グループに属するメモリセルMCに対しては、両者に差はあるものの書き込み時においてビット線BLに電圧V1、及び電圧V2を転送することで、閾値電圧の上昇を抑制させる。これにより、第1グループに属するメモリセルMCの閾値電圧はより上昇し、第2、第3グループの閾値電圧に近づく。これに対し、第2、第3グループに属するメモリセルMCの閾値電圧の上昇は抑制される。従って、書き込み動作の度にメモリセルMCの閾値分布の幅は狭くなる。これは、本実施形態に係る半導体記憶装置では、メモリセルMCのグループを第1~第3グループまでに分けたことからより精密な電圧を、ビット線BLに転送することが出来るからである。なお、上記第1、第2実施形態では、メモリセルMCが2値データを保持する場合について説明したが、4値以上を保持しても良い。この場合、第3電圧発生回路63は、この4値に対応したベリファイレベルを生成する。また、上記第1、第2実施形態と同様にそれぞれの閾値分布に対し1つまたは2つのベリファイレベルを生成しても良い。なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。