"ソース信号線駆動回路と、ゲート信号線駆動回路と、複数の自発光素子がa行b列のマトリクス状に配置された画素部とを有し、前記ソース信号線駆動回路は、少なくとも1個の第1のシフトレジスタ回路と、デジタル映像信号を記憶する第1の記憶回路と、前記第1の記憶回路の出力信号を記憶する第2の記憶回路とを有するソースドライバ回路を複数用いてなり、前記ゲート信号線駆動回路は、少なくとも1個の第2のシフトレジスタ回路と、少なくとも1個のバッファ回路とを有するゲートドライバ回路を複数用いてなり、1フレーム期間はn個のサブフレーム期間SF1、SF2、、SFnを有し、前記サブフレーム期間内の複数のゲート信号線選択期間がm個のサブゲート信号線選択期間を有し、前記サブゲート信号線選択期間においては最大で1本のゲート信号線の選択が行われ、前記ゲート信号線選択期間においては、最大でm本の異なるゲート信号線の選択が行われる電子装置において、1本のソース信号線は第1のスイッチ回路を介して最大m個の前記ソースドライバ回路と電気的に接続され、1本の前記ゲート信号線は第2のスイッチ回路を介して最大m個の前記ゲートドライバ回路と電気的に接続され、前記ソース信号線駆動回路は最大b×m個の前記ソースドライバ回路を有し、前記ゲート信号線駆動回路は最大a×m個の前記ゲートドライバ回路を有し、前記第1のスイッチ回路は、1個のドットデータ書き込み期間において、電気的に接続されたm個の前記ソースドライバ回路のうち1個のみを選択して前期ソース信号線と接続して信号の書き込みを行い、前記第2のスイッチ回路は、1個のサブゲート信号線選択期間において、電気的に接続されたm個の前記ゲートドライバ回路のうち1個のみを選択して前期ゲート信号線と接続してゲート信号線の選択を行うことを特徴とする電子装置。次に、主に、特願平11-176521に出願されている技術、つまり、時間階調方式とデジタル階調方式を組み合わせて多階調化を図る場合、アドレス書き込み期間とサステイン点灯期間とに分離する方式について、その問題点を述べる。まず、アドレス書き込み期間Taでは、EL素子が点灯しないことが挙げられる。そのため、1フレーム期間全体における表示期間の割合これをデューティー比というが小さくなってしまう。もし仮に、1フレーム期間において、サステイン点灯期間Tsの合計時間の占める割合が半分、つまり、デューティー比が50[]であれば、デューティー比が100[]の場合の半分の輝度しか得られない。もし、100[]の場合と同等の輝度を得たい場合には、サステイン点灯期間に光っている時の輝度、つまり、瞬間輝度を2倍にする必要がある。そのためには、EL素子に2倍の電流を流す必要がある。第2の問題点としては、アドレス書き込み期間Ta中に、信号の全画素への書き込みを終了する必要があるため、高速に回路を動作させる必要があるということである。回路の動作が遅い場合は、アドレス書き込み期間Taが長くなってしまう。その結果、デューティー比が小さくなってしまい、さまざまな問題が生ずる。また、高速に回路が動作すると、消費電力も大きくなってしまい、問題となる。第3の問題点としては、画素数を増やすことが難しいことである。なぜなら、画素数を増やすことでアドレス書き込み期間Taが長くなってしまう。その結果、デューティー比が小さくなってしまうためである。第4の問題点としては、階調を増やすことが難しいことである。なぜなら、階調数を増やすためには、サブフレーム期間に分割する数を増やす必要がある。その結果、アドレス書き込み期間Taの数が増えてしまい、デューティー比が小さくなってしまうためである。前述のような問題点によると、その大部分はデューティー比の低下による輝度不足に起因しているといえる。本発明は前述のような問題点を鑑みてなされたものであり、新規の駆動方法を用いることによって、デューティー比の向上を実現し、さらには駆動回路の動作周波数が低い場合にも十分なサステイン点灯期間を確保して良好な画質を実現することを目的としている。本発明の駆動方法は、ゲート信号線選択期間を複数のサブ期間に分割することにより、1ゲート信号線選択期間内に、異なる複数段の画素に信号を書き込む点に特徴がある。それにより、ある段の画素において、信号を入力してから次の信号を入力するまでの時間を、画素への書き込み時間を確保した上でならばある程度任意に設定することができる。すなわち、サステイン点灯期間を任意に設定することができるため、デューティー比を、見かけ上最大100[]まで大きくすることができる。よって、デューティー比が小さいために生ずる様々な問題点を回避することができる。また、本発明の駆動方法は、アドレス書き込み期間中においても、EL素子を点灯させることができるという点に特徴がある。よって、アドレス書き込み期間が長くなった場合にもサステイン点灯期間を圧迫することを回避することができる。すなわち、回路動作が遅い場合にも、十分なサステイン点灯期間を確保することができる。結果として、駆動回路の動作周波数を低く抑えることができ、消費電力を小さくすることができる。以下に、本発明の電子装置および電子装置の駆動方法の構成について記載する。請求項1に記載の、本発明の電子装置の駆動方法によると、1個のフレーム期間はn個のサブフレーム期間SF1、SF2、、SFnを有し、n個の前記サブフレーム期間はそれぞれアドレス書き込み期間Ta1、Ta2、、Tanと、サステイン点灯期間Ts1、Ts2、Tsnとを有し、前記サステイン点灯期間の長さを、Ts1:Ts2、::Tsn=2:2::20として、自発光素子の点灯時間の長さを制御してnビットの階調制御を行う電子装置の駆動方法において、n個の前記サブフレーム期間のうち少なくとも1個の前記サブフレーム期間において、前記アドレス書き込み期間と前記サステイン点灯期間が重複している期間を有していても良い。請求項2に記載の、本発明の電子装置の駆動方法によると、1個のフレーム期間はn個のサブフレーム期間SF1、SF2、SFnを有し、n個の前記サブフレーム期間はそれぞれアドレス書き込み期間Ta1、Ta2、Tanと、サステイン点灯期間Ts1、Ts2、Tsnとを有し、前記サステイン点灯期間の長さを、Ts1:Ts2、::Tsn=2:2::20として、自発光素子の点灯時間の長さを制御してnビットの階調制御を行う電子装置の駆動方法において、前記サブフレーム期間内の複数のゲート信号線選択期間がm個のサブゲート信号線選択期間を有し、前記サブゲート信号線選択期間においては多くても1本のゲート信号線への書き込みが行われ、多くてもm本の前記ゲート信号線への信号の書き込みが1個の前記ゲート信号線選択期間内に完了されるようにしても良い。請求項3に記載の、本発明の電子装置の駆動方法によると、1個のフレーム期間はn個のサブフレーム期間SF1、SF2、SFnを有し、n個の前記サブフレーム期間はそれぞれアドレス書き込み期間Ta1、Ta2、Tanと、サステイン点灯期間Ts1、Ts2、Tsnとを有し、前記サステイン点灯期間の長さを、Ts1:Ts2、::Tsn=2:2::20として、自発光素子の点灯時間の長さを制御してnビットの階調制御を行う電子装置の駆動方法において、前記サブフレーム期間内の複数のゲート信号線選択期間がm個のサブゲート信号線選択期間を有し、前記サブゲート信号線選択期間においては多くても1本のゲート信号線への書き込みが行われ、多くてもm本の前記ゲート信号線への信号の書き込みが1個の前記ゲート信号線選択期間内に完了され、異なる前記サブゲート信号線選択期間内では同一の前記ゲート信号線の書き込み期間が重複せず、かつ同一の前記サブゲート信号線選択期間内では異なる前記ゲート信号線の書き込み期間が重複しないようにしても良い。請求項4に記載の、本発明の電子装置の駆動方法によると、1個のフレーム期間はn個のサブフレーム期間SF1、SF2、SFnを有し、n個の前記サブフレーム期間はそれぞれアドレス書き込み期間Ta1、Ta2、Tanと、サステイン点灯期間Ts1、Ts2、Tsnとを有し、前記サステイン点灯期間の長さを、Ts1:Ts2、::Tsn=2:2::20として、自発光素子の点灯時間の長さを制御してnビットの階調制御を行う電子装置の駆動方法において、前記サブフレーム期間内の複数のゲート信号線選択期間がm個のサブゲート信号線選択期間を有し、前記サブゲート信号線選択期間においては多くても1本のゲート信号線への書き込みが行われ、多くてもm本の前記ゲート信号線への信号の書き込みが1個の前記ゲート信号線選択期間内に完了され、異なる前記サブフレーム期間の前記アドレス書き込み期間が重複する場合に、前記アドレス書き込み期間が重複している期間だけリセット信号が入力され、前記リセット信号が入力されている間は自発光素子が非点灯状態となる期間を有していても良い。請求項5に記載の、本発明の電子装置は、ソース信号線駆動回路と、ゲート信号線駆動回路と、複数の自発光素子がマトリクス状に配置された画素部とを有する電子装置であって、1個のフレーム期間はn個のサブフレーム期間SF1、SF2、SFnを有し、n個の前記サブフレーム期間はそれぞれアドレス書き込み期間Ta1、Ta2、Tanと、サステイン点灯期間Ts1、Ts2、Tsnとを有し、前記サステイン点灯期間の長さを、Ts1:Ts2、::Tsn=2:2::20として、自発光素子の点灯時間の長さを制御してnビットの階調制御を行う電子装置において、n個の前記サブフレーム期間のうち少なくとも1個の前記サブフレーム期間において、前記アドレス書き込み期間と前記サステイン点灯期間が重複している期間を有することを特徴としている。請求項6に記載の、本発明の電子装置は、ソース信号線駆動回路と、ゲート信号線駆動回路と、複数の自発光素子がマトリクス状に配置された画素部とを有する電子装置であって、1個のフレーム期間はn個のサブフレーム期間SF1、SF2、SFnを有し、n個の前記サブフレーム期間はそれぞれアドレス書き込み期間Ta1、Ta2、Tanと、サステイン点灯期間Ts1、Ts2、Tsnとを有し、前記サステイン点灯期間の長さを、Ts1:Ts2、::Tsn=2:2::20として、自発光素子の点灯時間の長さを制御してnビットの階調制御を行う電子装置において、サブフレーム期間内の複数のゲート信号線選択期間がm個の前記サブゲート信号線選択期間を有し、前記サブゲート信号線選択期間においては多くても1本のゲート信号線への書き込みが行われ、多くてもm本の前記ゲート信号線への信号の書き込みが1個の前記ゲート信号線選択期間内に完了されることを特徴としている。請求項7に記載の、本発明の電子装置は、ソース信号線駆動回路と、ゲート信号線駆動回路と、複数の自発光素子がマトリクス状に配置された画素部とを有する電子装置であって、1個のフレーム期間はn個のサブフレーム期間SF1、SF2、SFnを有し、n個の前記サブフレーム期間はそれぞれアドレス書き込み期間Ta1、Ta2、Tanと、サステイン点灯期間Ts1、Ts2、Tsnとを有し、前記サステイン点灯期間の長さを、Ts1:Ts2、::Tsn=2:2::20として、自発光素子の点灯時間の長さを制御してnビットの階調制御を行う電子装置において、前記サブフレーム期間内の複数のゲート信号線選択期間がm個のサブゲート信号線選択期間を有し、前記サブゲート信号線選択期間においては多くても1本のゲート信号線への書き込みが行われ、多くてもm本の前記ゲート信号線への信号の書き込みが1個の前記ゲート信号線選択期間内に完了され、異なる前記サブゲート信号線選択期間内では同一の前記ゲート信号線の書き込み期間が重複せず、かつ同一の前記サブゲート信号線選択期間内では異なる前記ゲート信号線の書き込み期間が重複しないことを特徴としている。請求項8に記載の、本発明の電子装置は、ソース信号線駆動回路と、ゲート信号線駆動回路と、複数の自発光素子がマトリクス状に配置された画素部とを有する電子装置であって、1個のフレーム期間はn個のサブフレーム期間SF1、SF2、SFnを有し、n個の前記サブフレーム期間はそれぞれアドレス書き込み期間Ta1、Ta2、Tanと、サステイン点灯期間Ts1、Ts2、Tsnとを有し、前記サステイン点灯期間の長さを、Ts1:Ts2、::Tsn=2:2::20として、自発光素子の点灯時間の長さを制御してnビットの階調制御を行う電子装置において、サブフレーム期間内の複数のゲート信号線選択期間がm個のサブゲート信号線選択期間を有し、前記サブゲート信号線選択期間においては多くても1本のゲート信号線への書き込みが行われ、多くてもm本のゲート信号線への信号の書き込みが1個の前記ゲート信号線選択期間内に完了され、異なる前記サブフレーム期間の前記アドレス書き込み期間が重複する場合に、前記アドレス書き込み期間が重複している期間だけリセット信号が入力され、前記リセット信号が入力されている間は自発光素子が非点灯状態となる期間を有することを特徴としている。請求項9に記載の、本発明の電子装置は、ソース信号線駆動回路と、ゲート信号線駆動回路と、複数の自発光素子がa行b列のマトリクス状に配置された画素部とを有し、前記ソース信号線駆動回路は、少なくとも1個の第1のシフトレジスタ回路と、デジタル映像信号を記憶する第1の記憶回路と、該第1の記憶回路の出力信号を記憶する第2の記憶回路とを有するソースドライバ回路を複数用いてなり、前記ゲート信号線駆動回路は、少なくとも1個の第2のシフトレジスタ回路と、少なくとも1個のバッファ回路とを有するゲートドライバ回路を複数用いてなり、1個のフレーム期間はn個のサブフレーム期間SF1、SF2、SFnを有し、前記サブフレーム期間内の複数のゲート信号線選択期間がm個のサブゲート信号線選択期間を有し、前記サブゲート信号線選択期間においては多くても1本のゲート信号線への書き込みが行われ、多くてもm本の前記ゲート信号線への信号の書き込みが1個の前記ゲート信号線選択期間内に完了される電子装置において、1本のソース信号線は第1のスイッチ回路を介して最大m個の前記ソースドライバ回路と電気的に接続され、1本の前記ゲート信号線は第2のスイッチ回路を介して最大m個の前記ゲートドライバ回路と電気的に接続され、前記ソース信号線駆動回路は最大b×m個の前記ソースドライバ回路を有し、前記ゲート信号線駆動回路は最大a×m個の前記ゲートドライバ回路を有し、前記第1のスイッチ回路は、1個のドットデータ書き込み期間において、電気的に接続されたm個の前記ソースドライバ回路のうち1個のみを選択して前期ソース信号線と接続して信号の書き込みを行い、前記第2のスイッチ回路は、1個のサブゲート信号線選択期間において、電気的に接続されたm個の前記ゲートドライバ回路のうち1個のみを選択して前期ゲート信号線と接続して信号の書き込みを行うことを特徴としている。本発明の効果について説明する。本発明の駆動方法では、ゲート信号線選択期間を複数のサブゲート信号線選択期間に分割することにより、1回のゲート信号線選択期間内に、複数段の画素に信号を書き込むことができる。それにより、ある段の画素において、信号を入力してから次の信号を入力するまでの時間を、画素への書き込み時間を確保した上でならばある程度任意に設定することができる。したがって、従来の駆動方法のように、アドレス書き込み期間とサステイン点灯期間とを分離せずに、サステイン点灯期間を任意に設定することができるため、デューティー比を最大100[]まで大きくすることができる。よって、デューティー比が小さいために生ずる様々な問題点を回避することができる。また、アドレス書き込み期間中においても、EL素子を点灯させることができる。よって、アドレス書き込み期間が長くなった場合にもサステイン点灯期間を圧迫することを回避することができる。すなわち、回路動作が遅い場合にも、十分なサステイン点灯期間を確保することができる。結果として、駆動回路の動作周波数を低く抑えることができ、消費電力を小さくすることができる。また、あるサブフレーム期間に、前段の画素への書き込みが終了する前に、再び画素に書き込みを始めることができるため、画素の信号保持能力が小さい場合にも問題ない。結果として、スイッチング用TFTや保持容量のサイズを小さく設計することができる。また、画素の構成は従来と同様で構わないため、TFTや容量、配線等の数が少なくて済む。その結果、画素部の開口率の向上が見込める。図27は、本発明の実施の形態の一態様を示している。図27Aは電子装置の全体図であり、ソース信号線駆動回路2751、ゲート信号線駆動回路2752、画素部2753を有している。本発明の特徴として、ゲート信号線選択期間を複数のサブ期間に分割する点があり、そのために、ゲート信号線駆動回路は、シフトレジスタ回路~バッファまでは従来のものと同様であるが、バッファの出力端子とゲート信号線との間に選択回路SWを有している。シフトレジスタ回路には、クロック信号、スタートパルス等が入力され図示せず、選択回路には、ピン11よりサブゲート期間選択パルスが入力される。また、ソース信号線駆動回路は従来のものと同様で良く、クロック信号、スタートパルス等が入力される図示せず。図27B、Cを用いて、選択回路の動作について説明する。図27Bは、ゲート信号線選択期間を2つのサブゲート信号線選択期間に分割する場合に用いる選択回路の例であり、図27Cは、ゲート信号線選択期間を3つのサブゲート信号線選択期間に分割する場合に用いる選択回路の例である。いずれの回路においても、バッファ出力パルスが複数のNAND回路に入力され、ピン11図27中、ピンが複数の場合を、11A、11Bおよび11C~11Eとして示すから入力されるサブゲート期間選択パルスとの論理積を各NAND回路でとることによって、サブ期間の分割を行っている。図27BCに示すタイミングチャートに従い、NAND出力はインバータを介してゲート信号線へと出力され、一定期間ゲート信号線を選択状態とする。ただし、図27において、信号の論理によっては、この他に適宜インバータ、バッファ等を設けていても良いし、インバータ2703、2707を持たない構成であっても良い。このようにすることで、あるゲート信号線選択期間を基準単位として見ると、同一のゲート信号線選択期間に、異なる2本のゲート信号線の選択期間を設けられることになる。例として、ゲート信号線選択期間を2つのサブゲート信号線選択期間に分割した場合について説明する。図28に、タイミングチャートを示す。サブゲート信号線選択期間の数は2つであるから、ゲート信号線選択期間に同時選択されるゲート信号線も同数の2段である。あるゲート信号線選択期間において、i段目のゲート信号線とk段目のゲート信号線が同時に選択されているとする。ただし、i段目のゲート信号線が実際に選択されていて、スイッチング用TFTが導通状態にある期間は、ゲート信号線選択期間前半のサブゲート信号線選択期間だけである。また、k段目のゲート信号線が実際に選択されていて、スイッチング用TFTが導通状態にある期間は、ゲート信号線選択期間後半のサブゲート信号線選択期間だけである。ゲート信号線選択期間の前半、つまりi段目のゲート信号線が選択されている時に、i段目の画素に信号が書き込まれる。ゲート信号線選択期間の後半、つまりk段目のゲート信号線が選択されている時に、k段目の画素に信号が書き込まれる。続いて、i1段目とk1段目のゲート信号線が同様に選択される。ここでも、i1段目のゲート信号線はゲート信号線選択期間の前半のサブゲート信号線選択期間でのみ選択され、k1段目のゲート信号線はゲート信号線選択期間の後半のサブゲート信号線選択期間でのみ選択される。i1段目のゲート信号線が選択されている時に、i1段目の画素に信号が書き込まれる。k1段目のゲート信号線が選択されている時に、k1段目の画素に信号が書き込まれる。同様にして、i2段目、k2段目のゲート信号線が選択され、各々のタイミングで画素に書き込みが行われる。ここで、i段目からinnは整数段目を選択してきているゲート信号線選択パルスを第1のゲート信号線選択パルス、k段目からknnは整数段目を選択してきているゲート信号線選択パルスを第2のゲート信号線選択パルスと表記する。あるところまで走査が進行すると、第1のゲート信号線選択パルスは、やがてk段目のゲート信号線に到達する。同様に、第2のゲート信号線選択パルスは、やがてi段目のゲート信号線に到達する。引き続き走査が進行し、垂直走査が行われていく。以上は、ゲート信号線選択期間を2つのサブゲート信号線選択期間に分割し、2本のゲート信号線を選択した場合である。1ゲート信号線選択期間内にm段mは整数のゲート信号線を選択する場合には、同様の方法でゲート信号線選択期間をm分割して、サブゲート信号線選択期間を設ければ良い。続いて、階調方式について説明する。本発明の電子装置においては、デジタル階調に時間階調を組み合わせることによって階調表現を行っているが、正常な階調表現が行われる限りは、他の方法、例えば面積階調方式などをさらに組み合わせても良い。ここでは、簡単のため、デジタル階調と時間階調とを組み合わせて、3ビットの階調23=8階調を表現する場合について説明する。図1A、Bにタイミングチャートを示す。1フレーム期間を3つのサブフレーム期間SF1~SF3に分割する。SF1~SF3の各長さは、2のべき乗で決定される。つまりこの場合、SF1:SF2:SF3=4:2:122:21:20となる。まず、最初のサブフレーム期間において、1段づつ画素に信号を入力していく。ただしこの場合、実際にゲート信号線が選択されるのは、前半のサブゲート信号線選択期間のみである。後半のサブゲート信号線選択期間には、ゲート信号線の選択は行われず、画素への信号の入力も行われない。この動作を、1段目から最終段まで行う。ここで、アドレス書き込み期間は、1段目のゲート信号線が選択されてから、最終段のゲート信号線が選択されるまでの期間である。よって、アドレス書き込み期間の長さは、どのサブフレーム期間においても同一である。続いて、第2のサブフレーム期間に入る。ここでも同様に、1段づつ画素に信号が入力される。この場合も、前半のサブゲート信号線選択期間においてのみ行われる。この動作を、1段目から最終段まで行う。この時、全画素の陰極配線には、一定電圧が印加されている。よって、あるサブフレーム期間における画素のサステイン点灯期間は、あるサブフレーム期間において画素に信号が書き込まれてから、次のサブフレーム期間において画素に信号が書き込まれ始めるまでの期間となる。よって、各段におけるサステイン点灯期間は、時期が異なり、長さが等しい。続いて、第3のサブフレーム期間について説明する。まず、第1、第2のサブフレーム期間と同様に、前半のサブゲート信号線選択期間においてゲート信号線を選択し、画素に信号を書き込む場合について考えてみる。この場合、最終段付近の画素への信号の書き込みが始まる時には、すでに次のフレーム期間での1段目の画素への書き込み期間、つまりアドレス書き込み期間に入ってしまっている。その結果、第3のサブフレーム期間における最終段付近の画素への書き込みと、次のフレーム期間の第1のサブフレーム期間における前半のある画素への書き込みが重複することになるわけである。同時に異なる2段分の信号を異なる2段の画素に正常に書き込むことはできない。そこで、第3のサブフレーム期間においては、後半のサブゲート信号線選択期間にゲート信号線を選択していくことにする。すると、第1のサブフレーム期間このサブフレーム期間は次のフレーム期間に属しているではゲート信号線の選択は前半のサブゲート信号線選択期間において行われているから、同時に異なる2段の画素に信号を書き込みが行われることを回避することができる。以上のように、本発明の駆動方法においては、あるサブフレーム期間におけるアドレス書き込み期間が、別のサブフレーム期間におけるアドレス書き込み期間と重複する場合、複数のサブゲート信号線選択期間を利用して書き込み期間の割り当てを行うことにより、実際にゲート信号線の選択タイミングが重複しないようにするため、画素に正常に信号を書き込むことができる。その結果、ある行でアドレス書き込み期間にある瞬間に、別の行ではEL素子を点灯させるといったことが階調のビット数に関わらず可能となり、その結果高デューティー比を実現する。以下に本発明の実施例について記述する。本実施例においては、例として、1フレーム期間を分割した際に、アドレス書き込み期間よりも短いサステイン点灯期間サブフレーム期間が複数ある場合を挙げて説明する。図2A、Bを参照する。図2は1フレーム期間を5つのサブフレーム期間に分割した際のタイミングチャートを示している。この場合、ゲート信号線選択期間を前半、後半のサブゲート信号線選択期間に分割して信号の書き込みを行っても、アドレス書き込み期間Ta5および次のフレーム期間のTa1が重複しているのがわかる。そのため、このタイミングでは正常に信号の書き込みを行うことはできない。1つの方法として、長いサブフレーム期間と短いサブフレーム期間とで順序を入れ替えることにより、この問題を解決することができる。図3A、Bを参照する。図3は図2と同様、1フレーム期間を5つのサブフレーム期間に分割した際のタイミングチャートを示している。サブフレーム期間の順序を、SF1→SF4→SF3→SF2→SF5として、さらにサブゲート信号線選択期間の前半と後半にゲート信号線選択のタイミングを適当に振り分けることで、同一のサブゲート信号線選択期間内では、アドレス書き込み期間の重複が起こっていないことがわかる図3B。各サブフレーム期間およびアドレス書き込み期間の長さは図2に示したものと同様であるが、本実施例で示した方法を用いることで、正常に画素への書き込みを行うことができる。本実施例における方法では、回路側での変更を行うことなく実施が可能である。本実施例においては、実施例1で述べたアドレス書き込み期間の重複を、実施例1とは異なる手段にて回避する方法について説明する。図2において、重複しているアドレス書き込み期間は、Ta5および次のフレーム期間のTa1であった。そこで、ゲート信号線選択期間を、3つのサブゲート信号線選択期間に分割し、信号の書き込みを、第1、第2、第3のサブゲート信号線選択期間に振り分けることで解決をはかる。図4A、Bを参照する。第1のサブゲート信号線選択期間においてはTa1、Ta2、Ta3で信号の書き込みを行い、第2のサブゲート信号線選択期間においてはTa4で信号の書き込みを行い、第3のサブゲート信号線選択期間においてはTa5で信号の書き込みを行う。結果として、図4Bに示すようなタイミングで信号の書き込みが行われ、各サブゲート信号線選択期間内における複数のアドレス書き込み期間の重複は回避することができる。本実施例で説明した方法によると、ゲート信号線選択期間の分割数が増加する分、サブゲート信号線選択期間が短くなり、信号の書き込み時間が減少する反面、実施例1に示した方法では対処しきれない場合例えばアドレス書き込み期間が長く、順序の並べ替えを行っても重複する部分がある場合などには有効である。本実施例においては、アドレス書き込み期間の重複を、実施例1および実施例2とは異なる手段にて回避する方法について説明する。図5A、Bを参照する。SF4、SF5は、それ自身の期間が短いため、通常のタイミングではアドレス書き込み期間の重複を回避することはできない。そこで、SF4、SF5各々の後に、リセット期間Tr4、Tr5を設ける。リセット期間中は、EL素子が点灯しないような信号を入力する。具体的には、書き込む電圧を、保持容量に電荷が蓄積されない電圧としてやれば良い。以後、この信号をリセット信号と表記する。信号を画素に書き込んでから、前記リセット信号が入力されるまでの時間を変化させることで、サブフレーム期間SF4、SF5の長さを調節し、各アドレス書き込み期間およびリセット期間が重複しないタイミングにすれば良い。本実施例で挙げた方法を用いると、リセット信号の入力後、次にアドレス書き込み期間が現れるまでの期間はEL素子が点灯しないため、ややデューティー比が低下するといった問題が生ずるが、本実施例で用いるリセット信号は、サステイン点灯期間がうまく1フレーム期間内に収まらない場合などに、時間調整の目的で利用することも可能である。実施例1~3においては、実施形態に示したとおりの回路構成によって、駆動信号のタイミングを調整することでアドレス書き込み期間の重複を回避する方法について説明してきた。本実施例においては、ゲート信号線とスイッチング用TFTを追加して回路を構成した場合について説明する。具体例として、1ゲート信号線選択期間を2つのサブゲート信号線選択期間に分割する場合を挙げる。図6Aを参照する。基板650上に、ソース信号線駆動回路651、ゲート信号線駆動回路652、画素部653が配置されている。図6においては、ゲート信号線駆動回路652は両側配置としているが、片側のみの配置でも良い。本実施例で示した回路の特徴としては、ゲート信号線が画素1行あたり2本通っている点である。ここで、図6Aに示した電子装置における駆動回路の詳細な図を図34に示す。図34Aはソース信号線駆動回路であり、シフトレジスタ~NAND~第1のラッチ回路~第2のラッチ回路~バッファ~ソース信号線という一連の経路は従来のものと同様で良い。図34Bはゲート信号線駆動回路である。シフトレジスタ~バッファ出力までは従来の回路と同様で良い。バッファ出力は、2つのNAND回路に入力され、各NAND回路で、ピン9、10より入力されるサブゲート期間選択パルスとの論理積をとってゲート信号線GatELineAおよびBへと出力される。これは実施形態の項で、図27Bにて示したものと同様の動作とみなして良い。つまり、1ゲート信号線選択期間に、2つのNAND回路から順次サブゲート信号線選択パルスが出力される。図6Bは、画素部を拡大表示したものである。点線枠600で囲われた部分が1画素であり、第1のスイッチング用TFT601、第2のスイッチング用TFT602、EL駆動用TFT603、EL素子604、保持容量605、第1のゲート信号線606、第2のゲート信号線607、ソース信号線608、電流供給線609を有する。第1のゲート信号線606には、図34Bに示したGateLineAからの選択パルスが入力され、第2のゲート信号線607には、GateLineBからの選択パルスが入力される逆でも構わない。駆動方法の一例としては、実施例1のようにゲート信号線選択期間を2つのサブゲート信号線選択期間に分割する場合に、前半、後半のゲート信号線の選択信号の入力それぞれを2つのスイッチング用TFTでまかなう。前半のサブゲート信号線選択期間にゲート信号線を選択する場合には第1のゲート信号線606から信号を入力して第一のスイッチング用TFT601を駆動し、後半のサブゲート信号線選択期間にゲート信号線を選択する場合には第2のゲート信号線607から信号を入力して第2のスイッチング用TFT602を駆動するようにすればよい。本実施例では、本発明の駆動回路を有するELエレクトロルミネッセンス表示装置を作製した例について説明する。図7Aは本発明を用いたEL表示装置の上面図である。図7Aにおいて、4001は基板、4002は画素部、4003はソース信号線駆動回路、4004はゲート信号線駆動回路であり、それぞれの駆動回路は配線4005、4006、4007を経て、FPC4008に至り、外部機器へと接続される。このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材4009、密封材4010、シーリング材ハウジング材ともいう4011図7Bに図示が設けられている。また、図7Bは本実施例のEL表示装置の断面構造であり、基板4001、下地膜4012の上に駆動回路用TFT但し、ここではnチャネル型TFTとpチャネル型TFTを組み合わせたCMOS回路を図示している4013及び画素部用TFT4014但し、ここではEL素子への電流を制御するEL駆動用TFTだけ図示しているが形成されている。これらのTFTは公知の構造トップゲート構造あるいはボトムゲート構造を用いれば良い。公知の作製方法を用いて駆動回路用TFT4013、画素部用TFT4014が完成したら、樹脂材料でなる層間絶縁膜平坦化膜4015の上に画素部用TFT4014のドレインと電気的に接続する透明導電膜でなる画素電極4016を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物ITOと呼ばれるまたは酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極4016を形成したら、絶縁膜4017を形成し、画素電極4016上に開口部を形成する。次に、EL層4018を形成する。EL層4018は公知のEL材料正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。また、EL材料には低分子系材料と高分子系ポリマー系材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。本実施例では、シャドウマスクを用いて蒸着法によりEL層4018を形成する。シャドウマスクを用いて画素毎に波長の異なる発光が可能な発光層赤色発光層、緑色発光層及び青色発光層を形成することで、カラー表示が可能となる。その他にも、色変換層CCMとカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のEL表示装置とすることもできる。EL層4018を形成したら、その上に陰極4019を形成する。陰極4019とEL層4018の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でEL層4018と陰極4019を連続成膜するか、EL層4018を不活性雰囲気で形成し、大気解放しないで陰極4019を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式クラスターツール方式の成膜装置を用いることで上述のような成膜を可能とする。なお、本実施例では陰極4019として、LiFフッ化リチウム膜とAlアルミニウム膜の積層構造を用いる。具体的にはEL層4018上に蒸着法で1[nm]厚のLiFフッ化リチウム膜を形成し、その上に300[nm]厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるMgAg電極を用いても良い。そして陰極4019は4020で示される領域において配線4007に接続される。配線4007は陰極4019に所定の電圧を与えるための電源線であり、導電性ペースト材料4021を介してFPC4008に接続される。4020に示された領域において陰極4019と配線4007とを電気的に接続するために、層間絶縁膜4015及び絶縁膜4017にコンタクトホールを形成する必要がある。これらは層間絶縁膜4015のエッチング時画素電極用コンタクトホールの形成時や絶縁膜4017のエッチング時EL層形成前の開口部の形成時に形成しておけば良い。また、絶縁膜4017をエッチングする際に、層間絶縁膜4015まで一括でエッチングしても良い。この場合、層間絶縁膜4015と絶縁膜4017が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。このようにして形成されたEL素子の表面を覆って、パッシベーション膜4022、充填材4023、カバー材4009が形成される。さらに、EL素子部を囲むようにして、カバー材4009と基板4001の内側にシーリング材4011が設けられ、さらにシーリング材4011の外側には密封材第2のシーリング材4010が形成される。このとき、この充填材4023は、カバー材4009を接着するための接着剤としても機能する。充填材4023としては、PVCポリビニルクロライド、エポキシ樹脂、シリコン樹脂、PVBポリビニルブチラルまたはEVAエチレンビニルアセテートを用いることができる。この充填材4023の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。また充填材4023の内部に、酸素を捕捉する効果を有する酸化防止剤等を配置することで、EL層の劣化を抑えても良い。また、充填材4023の中にスペーサーを含有させてもよい。このとき、スペーサーをBaOなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。スペーサーを設けた場合、パッシベーション膜4022はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。また、カバー材4009としては、ガラス板、アルミニウム板、ステンレス板、FRPFiberglassReinforcedPlastics板、PVFポリビニルフルオライドフィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材4023としてPVBやEVAを用いる場合、数十[μm]のアルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。但し、EL素子からの発光方向光の放射方向によっては、カバー材4009が透光性を有する必要がある。また、配線4007はシーリング材4011および密封材4010と基板4001との隙間を通ってFPC4008に電気的に接続される。なお、ここでは配線4007について説明したが、他の配線4005、4006も同様にしてシーリング材4011および密封材4010の下を通ってFPC4008に電気的に接続される。なお本実施例では、充填材4023を設けてからカバー材4009を接着し、充填材4023の側面露呈面を覆うようにシーリング材4011を取り付けているが、カバー材4009及びシーリング材4011を取り付けてから、充填材4023を設けても良い。この場合、基板4001、カバー材4009及びシーリング材4011で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態102[Torr]以下にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。本実施例では、実施例5とは異なる形態のEL表示装置を作製した例について、図8A、Bを用いて説明する。図7A、Bと同じ番号のものは同じ部分を指しているので説明は省略する。図8Aは本実施例のEL表示装置の上面図であり、図8AをA-Aで切断した断面図を図8Bに示す。実施例5に従って、EL素子の表面を覆ってパッシベーション膜4022までを形成する。さらに、EL素子を覆うようにして充填材4023を設ける。この充填材4023は、カバー材4009を接着するための接着剤としても機能する。充填材4023としては、PVCポリビニルクロライド、エポキシ樹脂、シリコン樹脂、PVBポリビニルブチラルまたはEVAエチレンビニルアセテートを用いることができる。この充填材4023の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。また充填材4023の内部に、酸素を捕捉する効果を有する酸化防止剤等を配置することで、EL層の劣化を抑えても良い。また、充填材4023の中にスペーサーを含有させてもよい。このとき、スペーサーをBaOなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。スペーサーを設けた場合、パッシベーション膜4022はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。また、カバー材4009としては、ガラス板、アルミニウム板、ステンレス板、FRPFiberglassReinforcedPlastics板、PVFポリビニルフルオライドフィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材4023としてPVBやEVAを用いる場合、数十[μm]のアルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。但し、EL素子からの発光方向光の放射方向によっては、カバー材6000が透光性を有する必要がある。次に、充填材4023を用いてカバー材4009を接着した後、充填材4023の側面露呈面を覆うようにフレーム材4024を取り付ける。フレーム材4024はシーリング材接着剤として機能する4025によって接着される。このとき、シーリング材4025としては、光硬化性樹脂を用いるのが好ましいが、EL層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シーリング材4025はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シーリング材4025の内部に乾燥剤を添加してあっても良い。また、配線4007はシーリング材4025と基板4001との隙間を通ってFPC4008に電気的に接続される。なお、ここでは配線4007について説明したが、他の配線4005、4006も同様にしてシーリング材4025の下を通ってFPC4008に電気的に接続される。なお本実施例では、充填材4023を設けてからカバー材4009を接着し、充填材4023の側面露呈面を覆うようにフレーム材4024を取り付けているが、カバー材4009、シーリング材4025及びフレーム材4024を取り付けてから、充填材4023を設けても良い。この場合、基板4001、カバー材4009、シーリング材4025及びフレーム材4024で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態102[Torr]以下にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。ここでEL表示パネルにおける画素部のさらに詳細な断面構造を図9に、上面構造を図10Aに、回路図を図10Bに示す。図9、図10A、Bでは共通の符号を用いるので互いに参照すれば良い。図9において、基板4501上に設けられたスイッチング用TFT4502は公知の方法で形成されたnチャネル型TFTを用いる。本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に2つのTFTが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、公知の方法で形成されたpチャネル型TFTを用いて形成しても構わない。また、EL駆動用TFT4503は公知の方法で形成されたnチャネル型TFTを用いる。スイッチング用TFT4502のドレイン配線4504は配線4505によってEL駆動用TFT4503のゲート電極4506に電気的に接続されている。また、4507で示される配線は、スイッチング用TFT4502のゲート電極4508、4509を電気的に接続するゲート配線である。EL駆動用TFT4503はEL素子4510を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、EL駆動用TFT4503のドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにLDD領域を設ける構造は極めて有効である。また、本実施例ではEL駆動用TFT4503をシングルゲート構造で図示しているが、複数のTFTを直列に接続したマルチゲート構造としても良い。さらに、複数のTFTを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。また、図10Aに示すように、EL駆動用TFT4503のゲート電極4506を含む配線4505は、4511で示される領域で、EL駆動用TFT4503のドレイン配線4512と絶縁膜を介して重なる。このとき、4511で示される領域では保持容量が形成される。保持容量4511は、電流供給線4513と電気的に接続された半導体膜4514、ゲート絶縁膜と同一層の絶縁膜図示せず及び配線4505との間で形成される。また、配線4505、第1層間絶縁膜と同一の層図示せず及び電流供給線4513で形成される容量も保持容量として用いることが可能である。この保持容量4511はEL駆動用TFT4503のゲート電極4506に印加する電圧を保持する機能を有する。なお、EL駆動用TFT4503のドレイン領域は電流供給線電源線4513に接続され、常に一定の電圧が加えられている。スイッチング用TFT4502及びEL駆動用TFT4503の上には第1のパッシベーション膜4515が設けられ、その上に樹脂絶縁膜でなる平坦化膜4516が形成される。平坦化膜4516を用いてTFTによる段差を平坦化することは非常に重要である。後に形成される発光層4519は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、発光層4519をできるだけ平坦面に形成しうるように画素電極4517を形成する前に平坦化しておくことが望ましい。また、4517は反射性の高い導電膜でなる画素電極EL素子の陰極であり、第1のパッシベーション膜4515及び平坦化膜4516に設けられたコンタクトホールを介して、EL駆動用TFT4503のドレイン領域に電気的に接続される。画素電極4517としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。次に有機樹脂膜を画素電極4517及び平坦化膜4516上に形成し、前記有機樹脂膜をパターニングすることで、バンク4518及びタップ4520を形成する。バンク4518は、隣り合う画素の発光層またはEL層を分離するために設ける。タップ4520は、画素電極4517とEL駆動用TFT4503のドレイン配線4512とが接続されている部分の上に設けられる。画素電極4517はコンタクトホールの部分において段差が生じる場合があり、後に形成される発光層4519の発光不良を防ぐために、タップ4520を設けることで平坦化しておくことが望ましい。なお、バンク4518とタップ4520とは同じ厚さに形成しなくとも良く、後に形成される発光層4519の厚さに応じて適宜設定することが可能である。バンク4518により形成された溝画素に相当するの中にEL層4519が形成される。なお図10Aでは、保持容量4511の位置を明確にするために一部バンクを省略しているが、電流供給線4513と、ソース配線4521の一部とを覆うように画素間に設けられている。また、ここでは2画素しか図示していないが、R赤、G緑、B青の各色に対応した発光層を作り分けても良い。発光層とするEL材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレンPPV系、ポリビニルカルバゾールPVK系、ポリフルオレン系などが挙げられる。なお、PPV系EL材料としては様々な型のものがあるが、例えばHShenkHBeckerOGelsenEKlugeWKreuderandHSpreitzerPolymersforLightEmittingDiodesEuroDisplayProceedings1999p3337や特開平10-92576号公報に記載されたような材料を用いれば良い。具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は30~150[nm]好ましくは40~100[nm]とすれば良い。但し、以上の例は発光層として用いることのできるEL材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてEL層発光及びそのためのキャリアの移動を行わせるための層を形成すれば良い。例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系EL材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらのEL材料や無機材料は公知の材料を用いることができる。本実施例では発光層4519の上にPEDOTポリチオフェンまたはPAniポリアニリンでなる正孔注入層4522を設けた積層構造のEL層としている。そして、正孔注入層4522の上には透明導電膜でなる陽極4523が設けられる。本実施例の場合、発光層4519で生成された光は上面側に向かってTFTの上方に向かって放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。陽極4523まで形成された時点でEL素子4510が完成する。なお、ここでいうEL素子4510とは、画素電極陰極4517と、発光層4519と、正孔注入層4522及び陽極4523で形成された保持容量とを指す。図11Aに示すように画素電極4517は画素の面積にほぼ一致するため、画素全体がEL素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。ところで、本実施例では、陽極4523の上にさらに第2のパッシベーション膜4524を設けている。第2のパッシベーション膜4524としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とEL素子とを遮断することであり、EL材料の酸化による劣化を防ぐ意味と、EL材料からの脱ガスを抑える意味との両方を併せ持つ。これによりEL表示装置の信頼性が高められる。以上のように本実施例において説明してきたEL表示パネルは図9のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用TFTと、ホットキャリア注入に強いEL駆動用TFTとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なEL表示パネルが得られる。本実施例では、実施例7に示した画素部において、EL素子4510の構造を反転させた構造について説明する。説明には図11を用いる。なお、図9の構造と異なる点はEL素子の部分とEL駆動用TFTだけであるので、その他の説明は省略することとする。図11において、EL駆動用TFT4503は公知の方法で形成されたpチャネル型TFTを用いる。本実施例では、画素電極陽極4525として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。そして、絶縁膜でなるバンク4526及びタップ4527が形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層4528が形成される。その上にはカリウムアセチルアセトネートacacKと表記されるでなる電子注入層4529、アルミニウム合金でなる陰極4530が形成される。この場合、陰極4530がパッシベーション膜としても機能する。こうしてEL素子4531が形成される。本実施例において説明した構造を有するEL画素の場合、発光層4528で発生した光は、矢印で示されるようにTFTが形成された基板の方に向かって放射される。本実施例では、図10Bに示した回路図とは異なる構造の画素とした場合の例について図12A~Cに示す。なお、本実施例において、3801はスイッチング用TFT3802のソース配線を兼ねているソース信号線、3803はスイッチング用TFT3802のゲート電極を兼ねているゲート信号線、3804はEL駆動用TFT、3805は保持容量、3806、3808は電流供給線、3807はEL素子とする。図12Aは、隣接する2つの画素間で電流供給線3806を共通とした場合の例である。即ち、隣接する2つの画素が電流供給線3806を中心に線対称となるように形成されている点に特徴がある。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。また、図12Bは、電流供給線3808をゲート信号線3803と平行に設けた場合の例である。なお、図12Bでは電流供給線3808とゲート信号線3803とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電流供給線3808とゲート信号線3803とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。また、図12Cは、図12Bの構造と同様に電流供給線3808をゲート信号線3803と平行に設け、さらに、2つの画素を電流供給線3808を中心に線対称となるように形成する点に特徴がある。また、電流供給線3808をゲート信号線3803のいずれか一方と重なるように設けることも有効である。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。実施例7に示した図10A、10BではEL駆動用TFT4503のゲート電極にかかる電圧を保持するために保持容量4511を設ける構造としているが、保持容量4511を省略することも可能である。実施例7の場合、EL駆動用TFT4503として公知の方法で形成されたnチャネル型TFTを用いているため、ゲート絶縁膜を介してゲート電極に重なるように設けられたGOLD領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量を保持容量4511の代わりとして積極的に用いる点に特徴がある。この寄生容量のキャパシタンスは、上記ゲート電極とGOLD領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるGOLD領域の長さによって決まる。また、実施例9に示した図12A、B、Cの構造においても同様に、保持容量3805を省略することは可能である。本実施例においては、実施例1~10で説明した電子装置の作成方法例として、画素部のスイッチング素子であるEL駆動用TFTと、画素部の周辺に設けられる駆動回路ソース信号線駆動回路、ゲート信号線駆動回路等のTFTを同一基板上に作成する方法について工程に従って詳細に説明する。但し、説明を簡単にするために、駆動回路部としてはその基本構成回路であるCMOS回路と、画素部としてはスイッチング用TFTとEL駆動用TFTとを図示することにする。図13を参照する。基板5001には、例えばコーニング社の1737ガラス基板に代表される無アルカリガラス基板を用いた。そして、基板5001のTFTが形成される表面に、下地膜5002をプラズマCVD法やスパッタ法で形成した。下地膜5002は、窒化シリコン膜を25~100[nm]、ここでは50[nm]の厚さに、酸化シリコン膜を50~300[nm]、ここでは150[nm]の厚さに積層形成特に図示せずした。また、下地膜5002は、窒化シリコン膜や窒化酸化シリコン膜のみを用いても良い。次に、この下地膜5002の上に、50[nm]の厚さの非晶質シリコン膜をプラズマCVD法で形成した。非晶質シリコン膜は含有水素量にもよるが、好ましくは400~550[°C]で数時間加熱して脱水素処理を行い、含有水素量を5[atom]以下として、結晶化の工程を行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作成方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素の含有量を十分低減させておくことが望ましい。ここで、下地膜と非晶質シリコン膜とはいずれもプラズマCVD法で作成されるものであり、このとき下地膜と非晶質シリコン膜を真空中で連続して形成しても良い。この連続形成を行うと、下地膜を形成後、当前記下地膜の表面が大気雰囲気に曝されることを回避できるため、下地膜表面の汚染を防ぐことが可能となり、作成されるTFTの特性バラツキを低減させることができる。非晶質シリコン膜を結晶化する工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。本実施例では、パルス発振型のKrFエキシマレーザー光を線状に集光して非晶質シリコン膜に照射して結晶質シリコン膜を形成した。なお、本実施例では半導体層の形成に非晶質シリコン膜をレーザーあるいは熱により結晶化するという方法を用いているが、微結晶シリコン膜を用いても構わないし、直接結晶質シリコン膜を成膜しても良い。こうして形成された結晶質シリコン膜をパターニングして、島状の半導体層5003、5004、5005、5006が形成された。次に、島状の半導体層5003、5004、5005、5006を覆って、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜5007を形成した。ゲート絶縁膜5007は、プラズマCVD法でN2OとSiH4を原料とした窒化酸化シリコン膜を10~200[nm]、好ましくは50~150[nm]の厚さで形成すれば良い。本実施例においては、100[nm]の厚さに形成した。そして、ゲート絶縁膜5007の表面に第1のゲート電極となる第1の導電膜5008と、第2のゲート電極となる第2の導電膜5009とを形成した。第1の導電膜5008はSi、Geから選ばれた一種の元素、またはこれらの元素を主成分とする半導体膜で形成すれば良い。また、第1の導電膜5007の厚さは5~50[nm]、好ましくは10~30[nm]とする必要がある。本実施例においては、20[nm]の厚さでSi膜を形成した。第1の導電膜として使用する半導体膜にはn型あるいはp型の導電型を付与する不純物元素が添加されていても良い。この半導体膜の作成法は公知の方法に従えば良く、例えば、減圧CVD法で基板温度を450~500[°C]として、ジシランSi2H6を250[sccm]、ヘリウムHeを300[sccm]導入して作成することができる。このとき同時に、Si2H6に対してPH3を0.1~2[]混入させてn型の半導体膜を形成しても良い。第2のゲート電極となる第2の導電膜は、エッチングで選択比のとれる導電性材料、あるいはこれらを主成分とする化合物で形成すれば良い。これはゲート電極の電気抵抗を下げるために考慮されるものであり、例えば、Mo-W化合物を用いても良い。ここでは、Taを使用し、スパッタ法で、200~1000[nm]、代表的には400[nm]の厚さに形成した。図13A次に公知のパターニング技術を使ってレジストマスクを形成し、第2の導電膜5009をエッチングして第2のゲート電極を形成する工程を行った。第2の導電膜5009はTa膜で形成されているので、ドライエッチング法を用いて行った。ドライエッチングの条件として、Cl2を80[sccm]導入して100[mTorr]、500[W]の高周波電力を投入して行った。そして、図12Bに示すように第2のゲート電極5010、5011、5012、5013、5014および配線5501を形成した。エッチング後に残渣が確認された場合は、SPX洗浄液やEKCなどの溶液で洗浄することにより除去すればよい。また、第2の導電膜5009はウエットエッチング法で除去しても良い。例えば、Taの場合、フッ酸系のエッチング液を用いて容易に除去することができる。そして、n型を付与する第1の不純物元素を添加する工程を行った。この工程は第2の不純物領域を形成するための工程である。本実施例においては、フォスフィンPH3を用いたイオンドープ法で行った。この工程では、ゲート絶縁膜5007と第1の導電膜5008を通してその下の半導体層にリンPを添加するために、加速電圧は80[keV]と高めに設定する必要がある。半導体層に添加されるリンの濃度は、1×1016~1×1019[atomscm3]の範囲にするのが好ましく、ここでは1×1018[atomscm3]とした。そして、半導体層にリンが添加された領域5015、5016、5017、5018、5019、5020、5021、5022、5023が形成された。このとき、第1の導電膜5008において、第2のゲート電極5010、5011、5012、5013、5014および配線5501と重ならない領域にもリンが添加された。この領域のリン濃度は特に規定されるものではないが、第1の導電膜の抵抗率を下げる効果が得られた。次にnチャネル型TFTを形成する領域をレジストマスク5024、5025で覆って、第1の導電膜5008の一部を除去する工程を行った。本実施例においては、ドライエッチング法により行う。第1の導電膜5008はSiであり、ドライエッチングの条件として、CF4を50sccm、O2を45sccm導入して50mTorr、で200[W]の高周波電力を投入して行った。その結果、レジストマスク5024、5025および第2のゲート導電膜に覆われている部分の第1の導電膜5026が残った。そして、pチャネル型TFTが形成される領域に、p型を付与する第3の不純物元素を添加する工程を行った。ここではジボランB2H6を用いてイオンドープ法により添加した。ここでも加速電圧を80[keV]として、2×1020[atomscm3]の濃度にボロンを添加した。そして、ボロンが高濃度に添加された第3の不純物領域5027、5028、5029、5030が形成された。図14を参照する。第3の不純物元素の添加を行った後、レジストマスク5024、5025を完全に除去して、再度レジストマスク5031、5032、5033、5034、5035、5502を形成した。そして、レジストマスク5031、5033、5034を用いて第1の導電膜をエッチングし、新たに第1の導電膜5036、5037、5038を形成した。図14Aそして、n型を付与する第2の不純物元素を添加する工程を行った。本実施例においては、フォスフィンPH3を用いたイオンドープ法で行った。この工程でも、ゲート絶縁膜5007を通してその下の半導体層にリンを添加するために、加速電圧は80[keV]と高めに設定している。そして、リンが添加された領域5039、5040、5041、5042、5043が形成された。この領域のリンの濃度はn型を付与する第1の不純物元素を添加する工程と比較して高濃度であり、1×1019~1×1021[atomscm3]とするのが好ましく、本実施例においては1×1020[atomscm3]とした。図14Aさらに、レジストマスク5031、5032、5033、5034、5035、5502を除去して、新たにレジストマスク5044、5045、5046、5047、5048、5503を形成し、第1の導電膜のエッチングを行った。この工程において、nチャネル型TFTに形成されるレジストマスク5044、5046、5047のチャネル長方向の長さはTFTの構造を決める上で重要である。レジストマスク5044、5046、5047は第1の導電膜5036、5037、5038の一部を除去する目的で設けられるものであり、このレジストマスクの長さにより、第2の不純物領域が第1の導電膜と重なる領域と重ならない領域を、ある範囲で自由に決めることができる。図14Bそして図14Cに示すように第1のゲート電極5049、5050、5051が形成された。以上の工程で、CMOS回路のnチャネル型TFTにはチャネル形成領域5052、第1の不純物領域5053、5054、第2の不純物領域5055、5056が形成された。ここで、第2の不純物領域は、ゲート電極と重なる領域GOLD領域5055a、5056aと、ゲート電極と重ならない領域LDD領域5055b、5056bがそれぞれ形成されている。そして、第1の不純物領域5053はソース領域として、第1の不純物領域5054はドレイン領域となる。pチャネル型TFTは、同様にクラッド構造のゲート電極が形成され、チャネル形成領域5057、第3の不純物領域5058、5059が形成された。そして、第3の不純物領域5059はソース領域、第3の不純物領域5058はドレイン領域となる。画素部のスイッチング用nチャネル型TFTはマルチゲートであり、チャネル形成領域5060、5061と第1の不純物領域5062、5063、5064と第2の不純物領域5065、5066、5067、5068が形成された。ここで第2の不純物領域は、ゲート電極と重なる領域5065a、5066a、5067a、5068aおよびゲート電極と重ならない領域5065b、5066b、5067b、5068bとが形成された。また、EL駆動用pチャネル型TFTは、CMOS回路におけるpチャネル型TFTと同様の構造をとり、チャネル形成領域5069と第3の不純物領域5070、5071が形成される。第3の不純物領域5070はソース領域、第3の不純物領域5071はドレイン領域となる。図14C続いて、窒化シリコン膜5504、第1の層間絶縁膜5072を形成する工程を行った。最初に窒化シリコン膜5504を50[nm]の厚さに成膜した。窒化シリコン膜5504はプラズマCVD法で形成され、SiH4を5[sccm]、NH3を40[sccm]、N2を100[sccm]導入して0.7[Torr]、300[W]の高周波電力を投入して行った。次に、第1の層間絶縁膜5072を形成した。第1の層間絶縁膜5072としては、珪素を含む絶縁膜を単層で用いるか、その中で組み合わせた積層膜を用いれば良い。また、膜厚は400[nm]~1.5[μm]とすれば良い。本実施例では、200[nm]厚の窒化酸化珪素膜の上に800[nm]厚の酸化珪素膜を積層図示せずした構造としている。さらに、3~100[]の水素を含む雰囲気中で、300~450[°C]で1~12時間の熱処理を行い水素化処理を行った。この工程は熱的に励起された水素により半導体膜の不対結合手を水素終端する工程である。水素化の他の手段として、プラズマ水素化プラズマにより励起された水素を用いるを行っても良い。なお、水素化処理は第1の層間絶縁膜5072を形成する間に入れても良い。即ち、200[nm]厚の窒化酸化珪素膜を形成した後で上記のように水素化処理を行い、その後で残り800[nm]厚の酸化珪素膜を形成しても構わない。次に、第1の層間絶縁膜5072に対してコンタクトホールを形成し、ソース配線5073、5075、5076、5078と、ドレイン配線5074、5077、5079を形成した。なお、本実施例ではこの電極を、Ti膜を100[nm]、Tiを含むアルミニウム膜を300[nm]、Ti膜150[nm]をスパッタ法で連続形成した3層構造図示せずの積層膜としているが、勿論、他の導電膜でも良い。次に、50~500[nm]代表的には200~300[nm]の厚さで第1のパッシベーション膜5080を形成した。本実施例では第1のパッシベーション膜5080として300[nm]厚の窒化酸化珪素膜を用いている。これは窒化珪素膜で代用しても良い。なお、窒化酸化珪素膜の形成に先立ってH2、NH3等水素を含むガスを用いてプラズマ処理を行うことは有効である。この前処理により励起された水素が第1の層間絶縁膜5072に供給され、熱処理を行うことで、第1のパッシベーション膜5080の膜質が改善された。それと同時に、第1の層間絶縁膜5072に添加された水素が下層側に拡散するため、効果的に活性層を水素化することができた。図15A次に、有機樹脂からなる第2の層間絶縁膜5081を形成した。有機樹脂としてはポリイミド、ポリアミド、アクリル、BCBベンゾシクロブテン等を使用することができる。特に、第2の層間絶縁膜5081は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではTFTによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成した。好ましくは1~5[μm]さらに好ましくは2~4[μm]とすれば良い。次に、第2の層間絶縁膜5081及び第1のパッシベーション膜5080にドレイン配線5079に達するコンタクトホールを形成し、画素電極5082を形成した。本実施例では画素電極5082として酸化インジウムに10~20[wt]の酸化亜鉛を添加した透明導電膜を120[nm]の厚さに形成した。図15B次に、図16に示すように、樹脂材料でなるバンク5083およびタップ5505を形成した。バンク5083は1~2[μm]厚のアクリル膜またはポリイミド膜をパターニングして形成すれば良い。このバンク5083は画素と画素との間にストライプ状に形成される。本実施例ではソース配線5076上に沿って形成するが配線5501上に沿って形成しても良い。なおバンク5083を形成している樹脂材料に顔料等を混ぜ、バンク5083を遮蔽膜として用いても良い。次に、EL層5084及び陰極MgAg電極5085を、真空蒸着法を用いて大気解放しないで連続形成した。なお、EL層5084の膜厚は80~200[nm]典型的には100~120[nm]、陰極5085の厚さは180~300[nm]典型的には200~250[nm]とすれば良い。なお、本実施例では一画素しか図示されていないが、このとき同時に赤色に発光するEL層、緑色に発光するEL層及び青色に発光するEL層を形成した。この工程では、赤色に対応する画素、緑色に対応する画素及び青色に対応する画素に対して順次EL層5084及び陰極5085を形成した。但し、EL層5084は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にEL層5084及び陰極5085を形成するのが好ましい。即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のEL層及び陰極を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のEL層及び陰極を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のEL層及び陰極を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。また、全画素にEL層及び陰極を形成するまで真空を破らずに処理することが好ましい。なお、本実施例ではEL層5084を発光層のみからなる単層構造としているが、EL層は発光層の他に正孔輸送層、正孔注入層、電子輸送層、電子注入層等を有していても構わない。このように組み合わせは既に様々な例が報告されており、そのいずれの構成を用いても構わない。EL層5084としては公知の材料を用いることができる。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。また、本実施例ではEL素子の陰極としてMgAg電極を用いた例を示すが、公知の他の材料を用いても良い。最後に、第2のパッシベーション膜5086を形成する。こうして図16に示すような構造のアクティブマトリクス基板が完成した。なお、バンク5083を形成した後、第2のパッシベーション膜5086を形成するまでの工程をマルチチャンバー方式またはインライン方式の薄膜形成装置を用いて、大気解放せずに連続的に処理することは有効である。ところで、本実施例のアクティブマトリクス基板は、画素部だけでなく駆動回路部にも最適な構造のTFTを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてNi等の金属触媒を添加し、結晶性を高めることも可能である。それによって、ソース信号線駆動回路の駆動周波数を10[MHz]以上にすることが可能である。まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するTFTを、駆動回路部を形成するCMOS回路のnチャネル型TFTとして用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、線順次駆動におけるラッチ、点順次駆動におけるトランスミッションゲートなどが含まれる。本実施例の場合、図14C、図16に示すように、nチャネル型TFTの活性層は、ソース領域5053、ドレイン領域5054、GOLD領域5055a、5056a、LDD領域5055b、5056b及びチャネル形成領域5052を含み、GOLD領域5055a、5056aはゲート絶縁膜を介してゲート電極5049と重なっている。また、CMOS回路のpチャネル型TFTは、ホットキャリア注入による劣化が殆ど気にならないので、特にLDD領域を設けなくても良い。勿論、nチャネル型TFTと同様にLDD領域を設け、ホットキャリア対策を講じることも可能である。その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなCMOS回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなCMOS回路が用いられる場合、CMOS回路を形成するnチャネル型TFTは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でLDD領域を形成することが好ましい。このような例としては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。また駆動回路において、オフ電流値を極力低く抑える必要のあるCMOS回路が用いられる場合、CMOS回路を形成するnチャネル型TFTは、LDD領域の一部がゲート絶縁膜を介してゲート電極と重なる構成を有していることが好ましい。このような例としては、やはり、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。なお、実際には図16の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルムラミネートフィルム、紫外線硬化樹脂フィルム等や透光性のシーリング材でパッケージング封入することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料例えば酸化バリウムを配置したりするとEL素子の信頼性が向上する。また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのFPCを取り付けて製品として完成する。このような出荷できる状態にまでした状態を本明細書中ではELディスプレイまたはELモジュールをという。本実施例においては,本発明の駆動方法を実施するための回路構成について説明する。図17を参照する。図17Aは本発明のゲート信号線の複数交互選択を行うための、ゲート信号線駆動回路に関する回路構成を示している。本実施例では簡単のため、例としてゲート信号線選択期間を2つのサブゲート信号線選択期間に分割して駆動する場合についての説明を行う。画素部1753の両側に、ゲート信号線駆動回路1752を配置し、各ゲート信号線駆動回路のバッファ出力から画素部1753に至るまでの間に、スイッチ回路1754、1755を設ける。スイッチ回路1754、1755の構成例を、図17BCに示す。スイッチ回路1754、1755には、ゲート信号線選択タイミング切り替え信号が、1本あるいは複数の信号線を介して入力される。図17Aにおいては、ピン11、12より各ゲート信号線駆動回路内のスイッチ回路へと入力されているが、一方のスイッチ回路に入力されるゲート信号線選択タイミング切り替え信号を、インバータを用いて反転して他方に入力されるようにしても良い。これにより、スイッチ回路1754、1755は排他的に動作し、両方が同時に開くことのないように制御され、一方のスイッチ回路1754は前半のサブゲート信号線選択期間中に開き、もう一方のスイッチ回路1755は後半のサブゲート信号線選択期間中に開くことで、2つのサブゲート信号線選択期間について正常にゲート信号線の選択が行われる。図18を参照する。図18は本発明のゲート信号線の複数交互選択を行う場合に用いるソース信号線駆動回路に関する回路構成を示している。図18Aは従来と同様の構成のソース信号線駆動回路を用いた例を示す図である。シフトレジスタ回路SRには、ピン21、22よりクロック信号が、ピン23よりスタートパルスが入力され、順次パルスを出力する。これが第1のラッチパルスとなる。第1のラッチ回路LAT1には、ピン24よりデジタル映像信号が入力され、第1のラッチパルスのタイミングに従ってデジタル映像信号の保持を行う。続いて、水平帰線期間内に第2のラッチパルスがピン25より入力されると、第1のラッチ回路で保持されていたデジタル映像信号は、一斉に第2のラッチ回路LAT2へと転送され、線順次で画素にデジタル映像信号が書き込まれる。続いて次のゲート信号線選択期間の前半と後半で、それぞれ画素への書き込みおよび点灯が行われる。このとき、ゲート信号線選択期間が2つのサブゲート信号線選択期間を有する場合、ソース信号線側では、1ゲート信号線選択期間内の前半および後半の2つのサブゲート信号線選択期間に書き込む信号のサンプリングおよびラッチを完了するため、ソース信号線駆動回路の動作クロック周波数を2倍にする必要がある。これを図29、図30を参照して説明する。図29は通常の時間階調方式におけるタイミングチャートである。本図はVGA、4ビット階調、フレーム周波数60[Hz]の場合1秒間に60フレームの表示を行うについて示している。以下に説明を記す。1表示領域分の画像が完全に表示される期間を1フレームと呼ぶ。1フレーム期間は、図1~5に示したように、複数のサブフレーム期間を有し、1サブフレーム期間はそれぞれがアドレス書き込み期間Tan:n=1、2、とサステイン点灯期間Tsn:n=1、2、を有する。1フレーム期間が有するサブフレーム期間の数は、表示する階調のビット数に等しく、nビットの階調を表現するには、サステイン点灯期間の長さを、Ts1:Ts2:Tsn1:Tsn=2n1:2n2::21:20とし、点灯期間の長さで輝度を制御する。図29においては4ビット階調であるので、Ts1:Ts2:Ts3:Ts4=23:22:21:20となる。アドレス書き込み期間は482480段ダミー2段とする場合段のゲート信号線選択期間水平期間を有する。1ゲート信号線選択期間の前半の、ドットデータサンプリング期間で、1水平期間分のデータが順番に第1のラッチ回路に保持される。その後のラインデータラッチ期間で、1水平期間分のデータが一斉に第2のラッチ回路に転送される。図30は、図17、図18Aに示した回路を用いて、本発明の駆動方法を実施するためのタイミングチャートを示している。1フレーム期間は図29と同様、表示ビット数分のサブフレーム期間を有するが、本発明の駆動方法を用いる場合、1つのゲート信号線選択期間が複数本実施例においては2つのサブゲート信号線選択期間を有し、あるサブゲート信号線選択期間で書き込みを行っている間、その直前のサブゲート信号線選択期間で書き込みの行われた画素は既に点灯を開始しているため、アドレス書き込み期間とサステイン点灯期間は見かけ上分離していないことになる。本例では、1ゲート信号線選択期間水平期間を2つのサブゲート信号線選択期間に分割している。よって、1つのソース信号線駆動回路が、1水平期間内に前半および後半のサブゲート信号線選択期間の各々の期間に書き込む信号のサンプリングおよびラッチを完了しなければならない。すなわち、図30に示すように、ドットデータサンプリング期間およびデータラッチ期間は、図29の場合と比較して半分の長さとなることがわかる。故に、本実施例で示したソース信号線駆動回路を用いて本発明の駆動方法を実施するには、ソース信号線駆動回路の動作クロック周波数を2倍とする必要が生ずる。図18Bは、画素マトリクスの両側に2組のソース信号線駆動回路を配置する例である。本例で説明する回路は、第2のラッチ回路と画素部との間にスイッチ回路1854、1855を有する。シフトレジスタ回路、第1のラッチ回路、第2のラッチ回路の一連の動作は図18Aと同様であるので説明を省略するが、2つのソース信号線駆動回路の内、一方は前半のサブゲート信号線選択期間内の書き込みを担当し、他方は後半のサブゲート信号線選択期間内の書き込みを担当する。ゲート信号線駆動回路1852に関しては、図17に示したものを用いれば良い。スイッチ回路1854、1855には、ラッチ出力切り替え信号が、1本あるいは複数の信号線を介して入力される。図18Bでは、ピン31、32よりそれぞれ入力されるように示しているが、一方のスイッチ回路に入力されるラッチ出力切り替え信号を、インバータを通して反転させて他方に入力しても良い。つまり、スイッチ回路1854、1855は排他的に動作し、両方が同時に開くことのないように制御され、一方のスイッチ回路1854は前半のサブゲート信号線選択期間中に信号を書き込む期間に開き、もう一方のスイッチ回路1855は後半のサブゲート信号線選択期間中に信号を書き込む期間に開く。この順序は逆でも同様の動作をする。このような構成の回路を用いることで、ソース信号線駆動回路の駆動周波数を上げることなく、2つのサブゲート信号線選択期間のそれぞれの期間に正常に画素への信号の書き込みを行うことができる。反面、画素マトリクスの両側に駆動回路が配置されるため、装置全体の占有面積が拡大する点がある。図31を参照する。図31は図17,図18Bに示した回路を用いて、本発明の駆動方法を実施するためのタイミングチャートを示している。1フレーム期間を表示ビット数分のサブフレーム期間を有し、さらにそのサブフレーム期間が482480段ダミー2段とする場合段のゲート信号線選択期間水平期間を有する点は図30と同様である。ここで、図18Bに示したように、1本のソース信号線を複数本実施例で示した例では2個のソース信号線駆動回路を用いて駆動し、スイッチ回路によりいずれかのソース信号線駆動回路の信号をソース信号線に入力する場合には、図18Aの回路と異なり、異なるサブゲート信号線選択期間への書き込みを、各々のソース信号線駆動回路が分担することで、並列処理を行うことができる。よって図31に示すように、サブゲート信号線選択期間の前半に書き込む分および後半に書き込む分について、それぞれが別のソース信号線駆動回路によって、1水平期間内で並列にサンプリングラッチ動作を行うことができるため、ソース信号線駆動回路の動作クロック周波数を上げることなく、図18Aに示した回路と同等の処理をすることが可能となる。なお、本実施例で示した回路におけるスイッチ回路は外部からの制御信号の入力によって導通、非導通の状態をとれるものであればどのような構造を用いても良い。簡単な例では、ゲート信号線駆動回路にて用いたスイッチ回路図17BCに示したものと同様のものを用いればよい。本実施例においては、実施例12とは異なるソース信号線駆動回路の構成の例について説明する。本実施例では簡単のため、例としてゲート信号線選択期間を2つのサブゲート信号線選択期間に分割して駆動する場合についての説明を行う。図19を参照する。図19は2組のソース信号線駆動回路を、シフトレジスタ回路を共通とすることにより画素マトリクスの片側に配置した場合の回路構成を示している。実施例12にて示した図18Bにおいて、一方を第1のソース信号線駆動回路、他方を第2のソース信号線駆動回路とすると、図19Aでは、シフトレジスタ回路SRを共用して、シフトレジスタ回路、第1のラッチ回路AL1A、第2のラッチ回路AL2A、スイッチ回路SWの流れで構成される部分が第1のソース信号線駆動回路、シフトレジスタ回路、第1のラッチ回路BL1B、第2のラッチ回路BL2B、スイッチ回路SWの流れで構成される部分が第2のソース信号線駆動回路に該当する。ゲート信号線駆動回路に関しては、図17にて示したものを用いれば良い。回路の動作について説明する。シフトレジスタ回路に、ピン41、42よりクロック信号が、ピン43よりスタートパルスが入力され、第1のラッチ回路L1AおよびL1Bに順番にパルスが出力される。これが第1のラッチパルスとなる。第1のラッチ回路L1AおよびL1Bにはデジタルデータ信号1および2が、ピン44より入力され、第1のラッチパルスに従って、順番にデータが書き込まれる。このとき、L1A、L1Bは第1のラッチパルスを共用するので、第1のソース信号線駆動回路と第2のソース信号線駆動回路は同時に動作する。続いて、水平帰線期間中にピン45より第2のラッチパルスが入力され、第1のラッチ回路L1A、L1Bに書き込まれたデータが一斉に第2のラッチ回路L2A、L2Bにそれぞれ転送される。このとき、第1のソース信号線駆動回路からは、前半のサブゲート信号線選択期間中に書き込みが行われるデータこれをデータAと表記するが、L2Aから出力され、第2のソース信号線駆動回路からは、後半のサブゲート信号線選択期間中に書き込みが行われるデータこれをデータBと表記するが、L2Bから出力される。続いて、次のゲート信号線選択期間に、第2のラッチ回路と画素マトリクスとの間に配置されたスイッチ回路1954は、1本あるいは複数の信号線を介してラッチ出力切り替え信号が入力されることによって、データAとデータBのいずれかを選択して画素部に出力し、信号の書き込みが行われる。このような回路を用いることにより、実施例12で示した回路例に比べて、回路の小面積化が可能となる。本実施例において示した回路も、2つのサブゲート信号線選択期間に書き込むそれぞれの信号を並列してサンプリングラッチすることが可能であり、ソース信号線駆動回路の動作クロック周波数を上げることなく、図18Aに示した回路と同等の処理をすることが可能となる。なお、本実施例にて示した回路の構成については、シフトレジスタ回路、ラッチ回路は従来のものをそのまま用いれば良く、スイッチ回路は複数入力本実施例においては2入力のうち一方を選択して出力できるものであればどのような構造を用いても良い。また本実施例におけるスイッチ回路1954の例を図19Bに示す。ここでは2入力1出力のものに関して例を示したが、3入力以上の場合においてもスイッチを増やすことで基本的に同様の回路を用いれば良い。ただし、回路構成に関してはこの限りではない。本実施例においては、実施例12の一部および実施例13で示した回路とは異なる回路構成の実施例について説明する。本実施例では簡単のため、例としてゲート信号線選択期間を2つのサブゲート信号線選択期間に分割して駆動する場合についての説明を行う。図20を参照する。図20は図19と同様、シフトレジスタ回路を2系統のラッチ回路で共用することで片側にソース信号線駆動回路を集積した例を示している。本実施例にて示している回路は、シフトレジスタ回路と第1のラッチ回路との間に2入力型NAND回路を有している点に特徴がある。この2入力型NAND回路を、第1のラッチ回路L1Aに出力線が接続されているものをNAND-A、第1のラッチ回路L1Bに出力線が接続されているものをNAND-Bと表記する。本実施例で示した駆動回路においても、実施例13と同様、2つのソース信号線駆動回路を、シフトレジスタ回路を共用として一体化した形態であり、それぞれ、第1のソース信号線駆動回路、第2のソース信号線駆動回路とする。また、ゲート信号線駆動回路に関しては、実施例13と同様、図17にて示したものを用いれば良い。回路の動作について説明する。シフトレジスタ回路にはピン41、42よりクロック信号これを以後、第1のクロック信号とするが、ピン43よりスタートパルスが入力され、順番にパルスが出力される。続いてこのパルスは、NAND回路の2入力端子のうちの一方に入力される。NAND-Aの残る一方の入力端子には、シフトレジスタ回路に入力されている第1のクロック信号の2倍の周波数を有する信号これを以後、第2のクロック信号と表記するが入力され、NAND-Bの残る一方の入力端子には、第2のクロック信号の反転信号が入力される。これにより、第1のラッチ回路L1A、L1Bには、シフトレジスタ回路からの出力パルスの半分のパルス幅を有するパルスが入力される。このとき、L1Aに入力されるパルスは、前記シフトレジスタ回路からの出力パルスの前半分、L1Bに入力されるパルスは前記シフトレジスタ回路からの出力パルスの後半分のタイミングで出力されている。以後は実施例13で説明した動作方法に従い、画素部に書き込みが行われる。つまり、本実施例で示した回路を用いることにより、第1のラッチ回路以降の動作は実施例13で示した回路と同様の動作を実現し、かつシフトレジスタの動作クロックを、実施例13で示した回路の半分に抑えることが可能となるため、回路の信頼性向上の面で有利となる。反面、駆動回路内の素子数がやや増加する。本実施例において示した回路も、ソース信号線駆動回路におけるドットデータサンプリング期間とラインデータラッチ期間は通常の時間階調表示の場合と同じ時間とすることができるため、ソース信号線駆動回路の動作クロック周波数を上げることなく、図18Aに示した回路と同等の処理をすることが可能となる。かつ、シフトレジスタ回路部は通常の時間階調表示の場合に比較してさらに半分の動作クロック周波数に抑えることが可能である。なお、本実施例にて示した回路の構成については、シフトレジスタ回路、ラッチ回路、NAND回路は従来のものをそのまま用いても良く、スイッチ回路2054は複数入力本実施例においては2入力のうち一方を選択して出力できるものであれば如何様な構造を用いても良い。簡単な例では、実施例13にて用いた、図19Bに示したものと同様で良い。また、NAND-Bに入力される第2のクロック信号の反転信号は、図20においては第2のクロック信号からインバータを用いて反転させることで作っているが、外部から第2のクロック信号の反転信号を直接入力するようにしても良い。本発明の駆動方法を、実際に電子装置にて使用する場合、回路内部で生ずる信号の遅延によるタイミングずれを原因として問題が生ずる場合が考えられる。本実施例においては、それらの問題を踏まえた上での駆動方法について説明する。駆動回路内部で信号の遅延によるタイミングずれが生じた場合、一般にはある程度の遅延を許容するようにマージンを取った上で設計が行われている。例えば、1フレーム期間=1水平期間×ゲート信号線本数帰線期間とし、もしゲート信号線選択パルスに遅延が生じた場合にも、帰線期間でその遅延を吸収し、次のフレーム期間には影響しないようにしている。本発明において、1水平期間を例えば2つのサブゲート信号線選択期間に分割する際には、図35に示すように、サブゲート期間選択パルスが出力される。このサブゲート期間選択パルスの出力タイミングは、ゲート信号線選択パルス1パルス分の幅にちょうど1周期分が入るようにしなければならない。これは、図35において、それぞれ、サブゲート期間選択パルス正常として示している。第1のゲート信号線選択パルスi行目、第1のゲート信号線選択パルスi1行目、第2のゲート信号線選択パルスi行目、および第2のゲート信号線選択パルスi1行目のそれぞれのパルス幅に、ちょうどサブゲート期間選択パルス正常の1周期分が入っているのがわかる。前半のサブゲート信号線選択期間においては、サブゲート期間選択パルスがHi、i行目の第1のゲート信号線選択パルスがHi選択されている状態。回路の組み方によっては選択状態においてLoとなっても構わないの時、i行目のゲート信号線が選択される。後半のサブゲート信号線選択期間においては、サブゲート期間選択パルスがLo、i行目の第2のゲート信号線選択パルスがHi選択されている状態。回路の組み方によっては選択状態においてLoとなっても構わないの時、i行目のゲート信号線が選択される。ここで、サブゲート期間選択パルスと、ゲート信号線選択パルスにタイミングずれが生じた場合を考える。タイミングずれの態様としては、ゲート信号線選択パルスに対して、サブゲート期間選択パルスが遅れる場合と、逆にサブゲート期間選択パルスに対してゲート信号線選択パルスが遅れる場合とが考えられるが、ここでは説明を明確にするため、ゲート信号線選択パルスを基準として、サブゲート期間選択パルスが遅れて出力される場合と、逆に早く出力される場合というように、相対的にとらえることとする。1サブゲート期間選択パルスが遅れて出力される場合図36Aを参照する。正常なタイミングで出力される場合のサブゲート期間選択パルスを9001に対し、遅れて出力されるサブゲート期間選択パルスを9002で示す。図中、各ゲート信号線は、サブゲート期間選択パルスがHiの時、ゲート信号線選択期間の前半に選択され、Loの時、ゲート信号線選択期間の後半に選択されるものとしている。ゲート信号線選択期間の前半においては、i行目の第1のゲート信号線選択パルス9003が出力された後、やや遅れてサブゲート期間選択パルス9002がHiとなる。よって、パルス9007で示される期間、i行目のゲート信号線が選択状態となる。一方、ゲート信号線選択期間の後半においては、i行目の第2のゲート信号線選択パルスが出力される瞬間には、サブゲート期間選択パルスは遅延のため、まだHiとなっていない。よって、パルス9009で示される期間は、i行目のゲート信号線は選択状態となる。その後、サブゲート期間選択パルスはHiとなり、再びLoとなってからi行目の第2のゲート信号線選択パルスがLo非選択状態となるまでの期間、つまりパルス9010で示される期間、i行目のゲート信号線は選択状態となる。i1行目のゲート信号線についても、同様に、それぞれパルス9008、9011、9012で示される期間だけ選択が行われる。このとき、サブゲート信号線選択期間の前半と後半とで、それぞれ信号の書き込みが行われる場合に、どのような動作をするかを考える。具体例として、実施例3にて示した、サブゲート信号線選択期間の一方では映像信号を、残る一方ではリセット信号を書き込む場合を考える。1-1前半に映像信号、後半にリセット信号を書き込む場合i行目、i1行目のゲート信号線が、それぞれ前半のサブゲート期間で選択状態となる期間は、9007、9008で示すように、本来のタイミングからやや遅れているが、このタイミングでi行目の映像信号が書き込まれるため、動作に大きな問題は生じない。これに対して、i行目、i1行目のゲート信号線が、それぞれ後半のサブゲート期間で選択状態となる期間は、9009、9010、9011、9012で示すように、各ゲート信号線選択期間の中で2つの期間に分かれることになる。この場合、i行目のゲート信号線が9009で示すタイミングで選択される期間は、本来はi-1行目のゲート信号線が選択されているべき期間である。同様に、i1行目のゲート信号線が9011で示すタイミングで選択される時は、本来はi行目のゲート信号線が選択されているべき期間である。すなわち、i行目においては、9009で示すタイミングではi-1行目に書き込むリセット信号が書き込まれ、i1行目においては、9011で示すタイミングではi行目に書き込むリセット信号が書き込まれることになる。結果として、本来のタイミングよりも1水平期間分だけ早いタイミングでEL素子は消灯する。やや階調が低下するが、全体で階調の逆転が生ずることはないため、大きな問題ではないといえる。また、それぞれ前行のリセット信号が書き込まれた後で、9010、9012で示すタイミングではそれぞれi行目、i1行目では本来のリセット信号が出力されるが、既にEL素子は消灯しているため、この動作による表示の変化はない。図36B1-2前半にリセット信号、後半に映像信号を書き込む場合前述と同様、前半のサブゲート選択期間にゲート信号線が選択される場合、単に選択期間が遅延するだけであるから、問題は生じない。正しい長さのサステイン期間の終了後、リセット信号が書き込まれてEL素子は消灯する。9009、9011で示す期間で、i行目、i1行目のゲート信号線が選択される時、i行目においては、i-1行目の映像信号が書き込まれ、i1行目においてはi行目の映像信号が書き込まれる。ただし、その直後に9010、9012で示すタイミングで再びゲート信号線は選択状態となり、この期間ではそれぞれ正しい映像信号が書き込まれるため、それぞれの行では映像信号が上書きされる形となり、大きな問題とはならない。図36C2サブゲート期間選択パルスが早く出力される場合図37Aを参照する。正常なタイミングで出力される場合のサブゲート期間選択パルスを9101に対し、早く出力されるサブゲート期間選択パルスを9002で示す。図中、各ゲート信号線は、サブゲート期間選択パルスがHiの時、ゲート信号線選択期間の前半に選択され、Loの時、ゲート信号線選択期間の後半に選択されるものとしている。ゲート信号線選択期間の前半においては、i行目の第1のゲート信号線選択パルス9103が出力された瞬間には、既にサブゲート期間選択パルスはHiとなっている9102ため、直ちにi行目のゲート信号線が選択状態となる9107。その後、サブゲート期間選択パルスがLoとなり、i行目のゲート信号線は非選択状態に戻るが、すぐ後でサブゲート期間選択パルスが再びHiとなるため、再びi行目のゲート信号線は選択状態となる9108。一方、ゲート信号線選択期間の後半においては、i行目の第2のゲート信号線選択パルス出力9106がHiとなり、サブゲート期間選択パルスがLoとなる期間において選択状態となる9111。i1行目のゲート信号線についても、同様に、それぞれパルス9109、9110、9112で示される期間だけ選択が行われる。ここで、前述と同様、サブゲート信号線選択期間の一方では映像信号を、残る一方ではリセット信号を書き込む場合を考える。2-1前半に映像信号、後半にリセット信号を書き込む場合i行目、i1行目のゲート信号線が、それぞれ前半のサブゲート期間で選択状態となる期間は、9107、9108、9109、9110で示すように、各ゲート信号線選択期間の中で2つの期間に分かれることになる。この場合、i行目のゲート信号線が9108で示されるタイミングで選択される期間は、本来はi1行目のゲート信号線が選択されているべき期間である。同様に、i1行目のゲート信号線が9110で示されるタイミングで選択される期間は、本来はi2行目のゲート信号線が選択されているべき期間である。このとき、ゲート信号線選択期間の前半で映像信号が書き込まれるとすると、i行目においては9107で示す期間で映像信号の書き込みが行われる。しかし、その直後、9108で示す期間ではさらにi1行目に書き込まれるべき映像信号の書き込みが行われることになり、以後のサステイン点灯期間では、i1行目の映像が書き込まれた状態で表示されてしまう。あるいは、9108で示す期間は時間が短いため、i1行目の映像信号が満足に書き込まれないままサステイン点灯期間に入ることとなり、この場合は正常にEL素子を点灯させることは出来ない。i1行目についても同様に、本来の映像信号の書き込みが終了した直後、次列の映像信号が書き込まれるために正常に表示が出来なくなるという問題が生ずる。図37B一方、ゲート信号線選択期間の後半においては、ややゲート信号線が選択状態となるタイミングが早まるため、わずかに早くリセット信号が書き込まれることになる。つまり、各サステイン点灯期間が、サブゲート期間選択パルスとゲート信号線選択パルスの出力タイミングのずれの分だけ短くなるということになるが、こちらは問題とはならない。2-2前半にリセット信号、後半に映像信号を書き込む場合ゲート信号線の選択期間が、9107、9108、9109、9110で示す期間となる部分でリセット信号が書き込まれる場合を考えると、図37Cに示すように、正常なタイミングでi行目およびi1行目にはリセット信号が書き込まれて、非表示期間となる。その直後、9108、9110でそれぞれ示すタイミングで、i行目にはi1行目のリセット信号が、i1行目にはi2行目のリセット信号が書き込まれるが、その時点ではいずれの行も既に非表示期間となっているため、何らの変化もなく、問題とはならない。以上のように、パルスの出力タイミングのずれが生じた場合に、ゲート信号線選択期間の前半と後半にどの処理を行うかによって、問題の大小には大きな差が生ずる。ここで説明した全ての場合を考えると、ゲート信号線選択期間の前半においてはリセット信号の書き込み念のため、ここでいうリセット信号とは、各行において、1つ前のサブフレーム期間におけるサステイン点灯期間の後に非表示期間を設けるための信号である。を行い、ゲート信号線選択期間の後半には映像信号の書き込みを行うという方法が望ましいことになる。以上のように、本発明の電子装置およびその駆動方法は、容易に実施が可能であり、またその方法の実施には、実施例1~15に示したいずれの方法を用いて実施しても良く、また複数の実施例を組み合わせて用いても良い。本発明において、三重項励起子からの燐光を発光に利用できるEL材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、EL素子の低消費電力化、長寿命化、および軽量化が可能になる。ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。TTsutsuiCAdachiSSaitoPhotochemicalProcessesinOrganizedMolecularSystemsedKHondaElsevierSciPubTokyo1991p437上記の論文により報告されたEL材料クマリン色素の分子式を以下に示す。MABaldoDFOBrienYYouAShoustikovSSibleyMEThompsonSRForrestNature3951998p151上記の論文により報告されたEL材料Pt錯体の分子式を以下に示す。MABaldoSLamanskyPEBurrrowsMEThompsonSRForrestApplPhysLett751999p4TTsutsuiMJYangMYahiroKNakamuraTWatanabeTtsujiYFukudaTWakimotoSMayaguchiJpnApplPhys3812B1999L1502上記の論文により報告されたEL材料Ir錯体の分子式を以下に示す。以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より3~4倍の高い外部発光量子効率の実現が可能となる。なお、本実施例の構成は、実施例1~実施例15のいずれの構成とも自由に組みあせて実施することが可能である。本発明のELディスプレイは、自発光型であるため液晶ディスプレイに比べて明るい場所での視認性に優れ、しかも視野角が広い。従って、様々な電子機器の表示部として用いることができる。例えば、TV放送等を大画面で鑑賞するには対角30インチ以上典型的には40インチ以上のEL表示装置ELディスプレイを筐体に組み込んだ表示装置の表示部として本発明のELディスプレイを用いるとよい。なお、EL表示装置には、パソコン用表示装置、TV放送受信用表示装置、広告表示用表示装置等の全ての情報表示用表示装置が含まれる。また、その他にも様々な電子機器の表示部として本発明のELディスプレイを用いることができる。その様な本発明の電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型表示装置ヘッドマウントディスプレイ、ナビゲーションシステム、音響再生装置カーオーディオ、オーディオコンポ等、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等、記録媒体を備えた画像再生装置具体的にはデジタルビデオディスクDVD等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置などが挙げられる。特に、斜め方向から見ることの多い携帯情報端末は視野角の広さが重要視されるため、ELディスプレイを用いることが望ましい。それら電子機器の具体例を図32及び図33に示す。図32AはELディスプレイであり、筐体3201、支持台3202、表示部3203等を含む。本発明は表示部3203に用いることができる。ELディスプレイは自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。図32Bはビデオカメラであり、本体3211、表示部3212、音声入力部3213、操作スイッチ3214、バッテリー3215、受像部3216等を含む。本発明のELディスプレイは表示部3212に用いることができる。図32CはヘッドマウントELディスプレイの一部右片側であり、本体3221、信号ケーブル3222、頭部固定バンド3223、表示部3224、光学系3225、ELディスプレイ3226等を含む。本発明はELディスプレイ3226に用いることができる。図32Dは記録媒体を備えた画像再生装置具体的にはDVD再生装置であり、本体3231、記録媒体DVD等3232、操作スイッチ3233、表示部a3234、表示部b3235等を含む。表示部a3234は主として画像情報を表示し、表示部b3235は主として文字情報を表示するが、本発明のELディスプレイはこれら表示部a3234、表示部b3235に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。図32Eはゴーグル型表示装置ヘッドマウントディスプレイであり、本体3241、表示部3242、アーム部3243を含む。本発明のELディスプレイは表示部3242に用いることができる。図32Fはパーソナルコンピュータであり、本体3251、筐体3252、表示部3253、キーボード3254等を含む。本発明のELディスプレイは表示部3253に用いることができる。なお、将来的にEL材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型あるいはリア型のプロジェクターに用いることも可能となる。また、上記電子機器はインターネットやCATVケーブルテレビなどの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。EL材料の応答速度は非常に高いため、ELディスプレイは動画表示に好ましい。また、ELディスプレイは発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部にELディスプレイを用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。図33Aは携帯電話であり、本体3301、音声出力部3302、音声入力部3303、表示部3304、操作スイッチ3305、アンテナ3306を含む。本発明のELディスプレイは表示部3304に用いることができる。なお、表示部3304は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることができる。図33Bは音響再生装置、具体的にはカーオーディオであり、本体3311、表示部3312、操作スイッチ3313、3314を含む。本発明のELディスプレイは表示部3312に用いることができる。また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。なお、表示部3312は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型の音響再生装置において特に有効である。以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例1~16に示したいずれの構成のELディスプレイを用いても良い。"