"内部回路と、上記内部回路に電源電圧を供給するための電源端子と、を含む半導体集積回路装置であって、上記内部回路の電源電圧として想定されるレベルを越える電圧が上記電源端子に印加された事実を記録するための過電圧印加情報記録回路を含むことを特徴とする半導体集積回路装置。上記過電圧印加情報記録回路に記録された情報を外部出力可能な出力端子を含む請求項1記載の半導体集積回路装置。上記過電圧印加情報記録回路は、上記内部回路の電源電圧として想定されるレベルを越える電圧が上記電源端子に印加された場合に導通可能な半導体素子と、上記半導体素子が導通された場合に流れる電流によって溶断可能なヒューズと、が互いに直列接続されて成る請求項2記載の半導体集積回路装置。上記過電圧印加情報記録回路は、上記内部回路の電源電圧として想定されるレベルを越える電圧が上記電源端子に印加された場合に、その事実を保持可能な不揮発性メモリを含む請求項2記載の半導体集積回路装置。半導体プロセスの微細化、省電力化に伴いLSI半導体集積回路の使用する電力は減少している。これにより、LSIで使用する電圧値も小さくなっている。使用する電圧値が小さくなると、LSIに入力される電圧値のマージンも少なくなり、LSIが正常に動作しない場合が発生し易くなる。LSIが正常に動作しない場合の原因について本願発明者が検討したところ、内部回路の論理的な不具合の他に、上記内部回路の電源電圧として想定されるレベルを越える電圧過電圧というが、人為的なミス等によりLSIの電源端子に印加された場合にも生じていることが明らかにされた。つまり、LSIの電源端子に過電圧が印加されたことに起因して内部回路内部論理が破壊された場合には、LSIは正常に動作しない。しかしながら、従来技術によれば、半導体集積回路をサージ電圧などから保護することはできても、過電圧がLSIの電源端子に印加された事実を記録することができないため、過電圧がLSIの電源端子に印加されたことを確認することが困難とされている。本発明の目的は、過電圧がLSIの電源端子に印加されたことを確認するための技術を提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、半導体集積回路装置は、内部回路と、上記内部回路に電源電圧を供給するための電源端子とを含む。このとき、上記内部回路の電源電圧として想定されるレベルを越える電圧が上記電源端子に印加された事実を記録するための過電圧印加情報記録回路が設けられる。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、過電圧がLSIの電源端子に印加されたことを確認することができる。1.実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。1本発明の代表的な実施の形態に係る半導体集積回路装置10は、内部回路11と、上記内部回路に電源電圧を供給するための電源端子15,16とを含む。このとき、上記内部回路の電源電圧として想定されるレベルを越える電圧が上記電源端子に印加された事実を記録するための過電圧印加情報記録回路12が設けられる。上記の構成によれば、過電圧印加情報記録回路は、上記内部回路の電源電圧として想定されるレベルを越える電圧が上記電源端子に印加された事実を記録する。このため、過電圧印加情報記録回路の記録内容に基づいて、過電圧がLSIの電源端子に印加されたことを確認することができる。2上記1において、上記過電圧印加情報記録回路に記録された情報を外部出力可能な出力端子17を設けることができる。3上記2において、上記過電圧印加情報記録回路は、上記内部回路の電源電圧として想定されるレベルを越える電圧が上記電源端子に印加された場合に導通可能な半導体素子14と、上記半導体素子が導通された場合に流れる電流によって溶断可能なヒューズ13とを互いに直列接続して構成することができる。4上記2において、上記過電圧印加情報記録回路は、上記内部回路の電源電圧として想定されるレベルを越える電圧が上記電源端子に印加された場合に、その事実を保持可能な不揮発性メモリ18を含んで構成することができる。2.実施の形態の詳細実施の形態について更に詳述する。《実施の形態1》図1には、本発明にかかる半導体集積回路装置の構成例が示される。図1に示される半導体集積回路装置10は、LSI内部回路11、及び過電圧印加情報記録回路12を含む。LSI内部回路11は、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。LSI内部回路11の動作用電源電圧は、グランドGNDを基準とする所定レベルの電圧であり、この電圧は、半導体集積回路装置10の外部から正極側の電源端子15,16を介して印加される。尚、図1においては、グランドGNDの電位を供給するための負極側の電源端子グランド端子は、省略されている。過電圧印加情報記録回路12は、LSI内部回路11の電源電圧として想定されるレベルを越える電圧過電圧が上記電源端子15,16に印加された事実を記録するために設けられている。この過電圧印加情報記録回路12は、上記LSI内部回路11の電源電圧として想定されるレベルを越える電圧が上記電源端子15,16に印加された場合に導通可能な半導体素子14と、この半導体素子14が導通された場合に流れる電流によって溶断可能なヒューズ13と、が互いに直列接続されて成る。上記半導体素子14として、逆向きのダイオードを適用することができる。ダイオードは、基本的に逆方向には電流が流れないが、逆方向電圧が降伏電圧を上回ると、急激に電流が流れるようになる。本例において、LSI内部回路11の電源電圧として想定されるレベルを越える電圧が電源端子15,16に印加された場合に、ダイオードが導通状態になるようになっている。上記の構成において、上記電源端子15,16とグランドGNDとの間に、LSI内部回路11の電源電圧として想定されるレベルの電圧が印加されている場合には、半導体素子ダイオード14の逆方向電流は流れない。しかし、上記電源端子15,16とグランドGNDとの間に、LSI内部回路11の電源電圧として想定されるレベルダイオードの降伏電圧を越える電圧が印加された場合には、ダイオードが導通状態となり逆方向電流が流れることで、ヒューズ13が溶断される。ヒューズ13が溶断されているか否かは、回収された半導体集積回路装置10のパッケージを開封した後のプロービングによって判別することができる。もし、ヒューズ13が溶断されている場合には、それは、上記電源端子15,16とグランドGNDとの間に、LSI内部回路11の電源電圧として想定されるレベルを越える電圧が印加されたことを意味する。例えば半導体集積回路装置10が出荷後に、動作不良となって回収された場合には、客先において過電圧印加が行われたという事実が過電圧印加情報記録回路12に記録されているため、客先において過電圧印加が行われたことを確認できる。図2には、本発明にかかる半導体集積回路装置の別の構成例が示される。図2に示される半導体集積回路装置10が、図1に示されるのと大きく相違するのは、ヒューズ13と、半導体素子ダイオード14との直列接続ノードから出力端子17が引き出されている点である。出力端子17は、半導体集積回路装置10の外部端子のひとつとされる。ヒューズ13が溶断されていない状態では、電源端子15,16に印加された電圧が、そのまま出力端子17に伝達されるので、それを観測することによって、ヒューズ13が溶断されていないことを確認できる。また、ヒューズ13が溶断されている状態では、電源端子15,16に印加された電圧が、出力端子17に伝達されないことから、それによって、ヒューズ13が溶断されていることを確認できる。このように図2に示される構成では、半導体集積回路装置10のパッケージを開封することなく、ヒューズ13が溶断されているか否かを確認することができる。《実施の形態2》図3には、本発明にかかる半導体集積回路装置の別の構成例が示される。図3に示される半導体集積回路装置10は、過電圧印加情報記録回路12として、不揮発性メモリの一例とされるフラッシュROMリードオンリーメモリ18が適用されている。フラッシュROM18のメモリ素子は、MOSトランジスタの一種で、フローティングゲートを有する。フラッシュROM18のコントロールゲートに閾値Vth以上の高電圧がかかると、ソースからドレインに電流が流れるが、ドレイン近傍で高いエネルギーを得た電子はホットエレクトロンとなって、その一部が酸化膜を通してフローティングゲートへ伝達される。このようにしてフローティングゲートが帯電している場合は、コントロールゲートがゼロバイアスでは電流が流れないエンハンスメント型となり、帯電していない場合は、ゼロバイアスでも電流が流れるデプレッション型になる。このような性質を利用することで、フラッシュROM18を過電圧印加情報記録回路12として機能させることができる。すなわち、電源端子15,16に過電圧が印加された場合にフラッシュROM18のコントロールゲートに閾値Vth以上の高電圧がかかったことになり、ドレイン近傍で高いエネルギーを得た電子がホットエレクトロンとなって、その一部が酸化膜を通してフローティングゲートへ伝達される。これにより、過電圧印加情報の記録が行われる。フローティングゲートが帯電している場合は、コントロールゲートがゼロバイアスでは電流が流れないエンハンスメント型となるため、読出しのために所定電圧を印加する必要がある。この所定電圧の値は、電源端子15,16に印加された過電圧と等しくなる。このため、フラッシュROM18からの情報読出しのために印加される電圧の値によって、電源端子15,16に印加された過電圧のレベルを把握することができる。尚、フラッシュROM18が持つ耐圧以上の電圧が入力されて、フラッシュROM18自身が壊れてしまったとしても、半導体集積回路装置10のパッケージを開封して、フラッシュROM18に過電圧が印加されたことを確認できる。図4には、本発明にかかる半導体集積回路装置の別の構成例が示される。図4に示される半導体集積回路装置10が、図3に示されるのと大きく相違するのは、過電圧印加情報記録回路12において、フラッシュROM18の前段に、抵抗R1,R2の分圧回路、電圧値測定部19、電圧値閾値判定部20が配置されている点である。電源端子15,16に印加された電圧は、抵抗R1,R2の分圧回路によって分圧されてから電圧値測定部19に伝達される。電圧値測定部19は、抵抗R1,R2の直列接続ノードの電圧に基づいて、電源端子15,16に印加された電圧を測定する。電圧値閾値判定部20は、電圧値測定部19の出力電圧と所定の閾値とを比較することによって電圧判定を行う。電圧値測定部19の出力電圧が所定の閾値を越えた場合には、電圧オーバーフラグ例えば論理値‘1’やその時の電圧値、またはその両方がフラッシュROM18に書き込まれる。フラッシュROM18内のオーバーフラグや電圧値は、出力端子17を介して読み出すことができる。このように構成しても、過電圧印加情報の記録が可能になる。また、電源端子15,16に印加された電圧は、抵抗R1,R2の分圧回路によって分圧されてから電圧値測定部19に伝達されるようになっているため、電源端子15,16に印加された過電圧によって、電圧値測定部19が破壊されるのが防止される。尚、過電圧印加情報記録回路12は、LSI内部回路11とは別の電源電圧で動作させることができる。図5には、本発明にかかる半導体集積回路装置の別の構成例が示される。図5に示される半導体集積回路装置10が、図4に示されるのと大きく相違するのは、過電圧印加情報記録回路12において、抵抗R1,R2の分圧回路に代えて、演算増幅器12による非反転増幅回路が設けられ、この非反転増幅回路によって過電圧のレベルが降下されてから電圧値測定部19に伝達されるようになっている点である。演算増幅器12の反転入力端子とグランドGNDとの間には抵抗R3が設けられ、演算増幅器12の反転入力端子と出力端子との間には抵抗R4が設けられる。そして演算増幅器12の非反転入力端子に、電源端子15,16に印加された電圧が伝達されるようになっている。演算増幅器12による非反転増幅回路が設けられているため、電源端子15,16に印加された過電圧によって、電圧値測定部19が破壊されるのが防止される。尚、図4に示される場合と同様に、過電圧印加情報記録回路12は、LSI内部回路11とは別の電源電圧で動作させることができる。図6には、本発明にかかる半導体集積回路装置の別の構成例が示される。図6に示される半導体集積回路装置10は、図2に示される構成と、図4に示される構成とを組み合わせたものである。すなわち、ヒューズ13と半導体素子14との直列接続ノードに、抵抗R5,R6の分圧回路を設け、この分圧回路の出力が、電圧値閾値判定部20に入力されるようになっている。電圧値閾値判定部20では、抵抗R5,R6の分圧回路の出力電圧を判定することにより、ヒューズが溶断されたことを認知する。抵抗R5,R6によって分圧した電圧を入力することにより、電圧値閾値判定部20が過電圧によって破壊されるのが防止される。このヒューズが溶断した時の電圧値を測定部19の出力値より判定し、ヒューズ溶断時の電圧や電圧オーバーフラグ、またはその両方をフラッシュROMに書き込む。フラッシュROM18から出力端子17Aが引き出され、電圧オーバーフラグやヒューズ溶断時の電圧を確認することができる。また、ヒューズ13と半導体素子14との直列接続ノードから出力端子17Bが引き出され、電源端子15,16に印加された電圧が、出力端子17に伝達されないことから、それによって、ヒューズ13が溶断されていることを確認できる。尚、図4や図5に示される場合と同様に、過電圧印加情報記録回路12は、LSI内部回路11とは別の電源電圧で動作させることができる。《実施の形態3》図7に示されるように、電源端子15,16を介して入力されたサージ電圧などからLSI内部回路11を保護するための保護回路25を半導体集積回路装置10内に設ける場合には、図8や図9に示されるように、上記保護回路25内に過電圧印加情報記録回路12を内蔵することができる。例えば図8に示される保護回路25には、保護回路本体22の他に過電圧印加情報記録回路12が設けられる。保護回路本体22には、ツェナーダイオードや、バリスタが適用される。過電圧印加情報記録回路12は、図3に示される場合と同様にフラッシュROM18によって形成される。図8の27は、フラッシュROM18の出力端子である。また、図9に示される保護回路25には、保護回路本体22の他に過電圧印加情報記録回路12が設けられ、この過電圧印加情報記録回路12は、図2に示される場合と同様に、ヒューズ13と、半導体素子ダイオード14との直列接続ノードから出力端子27が引き出されて成る。以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば正極側の電源端子は、1個の場合や、3個以上の場合もあり得る。"