"絶縁表面上の一対の電極と、前記一対の電極と接して設けられる酸化物半導体膜と、前記酸化物半導体膜上のゲート絶縁膜と、前記ゲート絶縁膜を介して前記酸化物半導体膜と重畳するゲート電極と、を有し、前記一対の電極において、前記酸化物半導体膜と接する領域にハロゲン元素を含むことを特徴とする半導体装置。絶縁表面上のゲート電極と、前記ゲート電極上のゲート絶縁膜と、前記ゲート絶縁膜上の一対の電極と、前記一対の電極と接して設けられる酸化物半導体膜と、を有し、前記一対の電極において、前記酸化物半導体膜と接する領域にハロゲン元素を含むことを特徴とする半導体装置。請求項1または請求項2において、前記ハロゲン元素はフッ素であることを特徴とする半導体装置。絶縁表面上に一対の電極を形成し、前記一対の電極に対してハロゲン化処理を行った後、前記一対の電極と接する酸化物半導体膜を形成し、前記酸化物半導体膜上にゲート絶縁膜を形成し、前記ゲート絶縁膜を介して前記酸化物半導体膜と重畳するゲート電極を形成することを特徴とする半導体装置の作製方法。絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に一対の電極を形成し、前記一対の電極に対してハロゲン化処理を行った後、前記一対の電極と接する酸化物半導体膜を形成することを特徴とする半導体装置の作製方法。請求項4または請求項5において、前記ハロゲン化処理は、フッ素を含む雰囲気におけるプラズマ処理であることを特徴とする半導体装置の作製方法。上記のように、酸化物半導体膜を用いたトランジスタにおいて、金属膜および酸化物半導体膜間の接触抵抗によってトランジスタのオン特性の低下が起こるため、当該トランジスタを用いた半導体装置の性能を十分に引き出すことができなくなる可能性がある。つまり、キャリアの移動を阻害する要因によって、本来得られるはずのトランジスタのオン特性に対し、30から70程度、場合によっては10以下までトランジスタのオン特性が低下することがある。このように、酸化物半導体膜を用いたトランジスタにおいて、オン特性を低下させる要因となる、酸化物半導体膜と金属膜との接触抵抗を低減することが望まれている。本発明の一態様では、酸化物半導体膜と金属膜との接触抵抗を低減することを課題の一とする。また本発明の一態様では、オン特性の優れた酸化物半導体膜を用いたトランジスタを提供することを課題の一とする。本発明の一態様は、絶縁表面上の一対の電極と、一対の電極と接して設けられる酸化物半導体膜と、酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体膜と重畳するゲート電極と、を有し、一対の電極において、酸化物半導体膜と接する領域にハロゲン元素を含むことを特徴とする半導体装置である。本発明の一態様は、絶縁表面上のゲート電極と、ゲート電極上のゲート絶縁膜と、ゲート絶縁膜上の一対の電極と、一対の電極と接して設けられる酸化物半導体膜と、を有し、一対の電極において、酸化物半導体膜と接する領域にハロゲン元素を含むことを特徴とする半導体装置である。本発明の一態様は、絶縁表面上に一対の電極を形成し、一対の電極に対してハロゲン化処理を行った後、一対の電極と接する酸化物半導体膜を形成し、酸化物半導体膜上にゲート絶縁膜を形成し、ゲート絶縁膜を介して酸化物半導体膜と重畳するゲート電極を形成することを特徴とする半導体装置の作製方法である。本発明の一態様は、絶縁表面上にゲート電極を形成し、ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に一対の電極を形成し、一対の電極に対してハロゲン化処理を行った後、一対の電極と接する酸化物半導体膜を形成することを特徴とする半導体装置の作製方法である。本発明の一態様は、上記ハロゲン化処理は、フッ素を含む雰囲気におけるプラズマ処理であることを特徴とする半導体装置の作製方法である。フッ素を含む雰囲気として、例えば三フッ化窒素ガスなどを用いることができる。プラズマ処理は、ICPInductivelyCoupledPlasma:誘導結合型プラズマ装置などを用いることができる。また、高密度プラズマ装置を用いると、被処理物へのプラズマによるダメージが低減されるため好ましい。また、上記ハロゲン化処理はプラズマ処理である必要は無く、ハロゲン元素を含む雰囲気に、被処理物を曝すことによっても行うことができる。その際、被処理物を加熱すると、ハロゲン化処理が促進されるため好ましい。また、ハロゲン元素を含む液体中に浸漬させてもよい。本発明の一態様における半導体装置は、ソース電極およびドレイン電極として機能する一対の電極の上面において、酸化物半導体膜と接している、所謂ボトムコンタクト型のトランジスタ構造である。このような構造を用いることによって、一対の電極をドライエッチングなどによって加工する際に、酸化物半導体膜がエッチングされるなどの影響が無いため、酸化物半導体膜の膜厚制御が容易であり、また加工によるダメージなども無いため、トランジスタの信頼性が向上する。以上の効果は、トップゲート型およびボトムゲート型のどちらのいずれの構造においても同様である。金属膜上への酸化物半導体膜の形成時、または金属膜と酸化物半導体膜が接触した状態における加熱処理によって、酸化物半導体膜からの酸素によって金属膜が酸化され、それにより金属膜および酸化物半導体膜の界面に金属酸化膜が形成される。そのため金属膜と酸化物半導体膜における接触抵抗が増加する。そこで、酸化物半導体膜を形成する前に、金属膜の表面にハロゲン元素による結合ハロゲン元素による終端化を作ることによって、金属膜と酸化物半導体膜との反応を抑制し、金属酸化膜の形成を抑えることが可能となる。それにより、金属膜および酸化物半導体膜における接触抵抗の増加を抑制できる。また同時に、酸化物半導体から金属膜への酸素の拡散も防ぐことができる。そのため、酸化物半導体膜中の酸素欠損の形成を抑制することができる。本発明の一態様により、酸化物半導体膜と金属膜との接触抵抗を低減することができる。また本発明の一態様により、オン特性の優れた酸化物半導体膜を用いたトランジスタを提供することができる。実施の形態1本実施の形態では、本発明の一態様に係る半導体装置であるトランジスタおよびその作製方法について図1乃至図4を用いて説明する。図1は、本発明の一態様に係る半導体装置であるトランジスタの上面図および断面図である。図1Aに示すトランジスタの上面図に示す一点鎖線A-Bに対応するA-B断面を図1Bに示す。なお、図1Aは、煩雑になるのを防ぐため、層間絶縁膜112およびゲート絶縁膜108などを省略して示す。図1Bに示すトランジスタは、基板100と、基板100上に設けられた下地絶縁膜102と、下地絶縁膜102上に設けられた一対の電極104と、一対の電極104と接して設けられる酸化物半導体膜106と、酸化物半導体膜106上のゲート絶縁膜108と、ゲート絶縁膜108を介して酸化物半導体膜106と重畳するゲート電極110と、ゲート電極110およびゲート絶縁膜108上に設けられる層間絶縁膜112と、を有する。なお、下地絶縁膜102を設けない構造としても構わない。一対の電極104は、Si、Ge、Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ag、Ru、Ta、SnまたはW、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でまたは積層で用いればよい。または、少なくともInおよびZnを含む酸化物または酸窒化物を用いても構わない。例えば、In-Ga-Zn-O-N系材料などを用いればよい。なお、一対の電極104は、トランジスタのソース電極およびドレイン電極として機能し、さらに配線としても用いることができる。一対の電極104において、酸化物半導体膜106と接触する領域にハロゲン元素を含む。例えば、フッ素または塩素を含む。このように、一対の電極104の表面にハロゲン元素による結合ハロゲン元素による終端化を作ることによって、一対の電極104と酸化物半導体膜106との反応を抑制し、金属酸化膜の形成を抑えることが可能となる。そのため、金属酸化膜の形成による抵抗成分の発生を抑制でき、一対の電極104と酸化物半導体膜106との接触抵抗を低減させることができる。また同時に、酸化物半導体膜106から一対の電極104への酸素の拡散も防ぐことができる。そのため、酸化物半導体膜106中の酸素欠損の形成を抑制することができる。酸化物半導体膜106は、低抵抗領域106bおよび高抵抗領域106aを含む。低抵抗領域106bは、酸化物半導体膜を低抵抗化する不純物を含む領域である。例えば、低抵抗領域106bは、水素、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノンから選ばれた一種以上を含む領域である。低抵抗領域106bを形成することによって、酸化物半導体膜106を用いたトランジスタのオン特性の低下を抑制できる。低抵抗領域106bは、シート抵抗が30kΩ/sq以下、好ましくは10kΩ/sq以下、さらに好ましくは1kΩ/sq以下、さらに好ましくは0.7kΩ/sq以下である。高抵抗領域106aは、酸化物半導体膜の主成分以外の成分、即ち不純物の濃度が低い領域である。例えば、高抵抗領域106aは、不純物濃度が1×1020atoms/cm3以下、好ましくは5×1019atoms/cm3以下、さらに好ましくは1×1019atoms/cm3以下の領域である。ただし、主成分と不純物を厳密に分けることは困難であるため、本明細書では1原子以上含まれる元素を主成分とする。高抵抗領域106aは、不純物濃度が低く、かつ欠陥密度が低い領域であり、図1Bに示すトランジスタは、高抵抗領域106aにチャネル領域が形成されるため、電気特性および信頼性に優れる。また、トランジスタのオフ電流値は低くなる。例えば、チャネル幅1μmあたりのオフ電流値が1×10-18A以下、好ましくは1×10-21A以下、さらに好ましくは1×10-24A以下であるトランジスタとすることができる。酸化物半導体膜106に用いる材料としては、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSn、ハフニウムHf、アルミニウムAl、チタンTiまたはジルコニウムZrを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。酸化物半導体膜106は、単結晶、多結晶ポリクリスタルともいう。または非晶質などの状態をとる。好ましくは、酸化物半導体膜106は、CAAC-OSCAxisAlignedCrystallineOxideSemiconductor膜とする。CAAC-OS膜は、完全な単結晶ではなく、完全な非晶質でもない。CAAC-OS膜は、非晶質相に結晶部を有する結晶-非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡TEM:TransmissionElectronMicroscopeによる観察像では、CAAC-OS膜に含まれる非晶質部と結晶部との境界は明確ではない。また、TEMによってCAAC-OS膜には粒界グレインバウンダリーともいう。は確認できない。そのため、CAAC-OS膜は、粒界に起因する電子移動度の低下が抑制される。CAAC-OS膜に含まれる結晶部は、c軸がCAAC-OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸およびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、85°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、-5°以上5°以下の範囲も含まれることとする。なお、CAAC-OS膜において、結晶部の分布が一様でなくてもよい。例えば、CAAC-OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CAAC-OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。CAAC-OS膜に含まれる結晶部のc軸は、CAAC-OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC-OS膜の形状被形成面の断面形状または表面の断面形状によっては互いに異なる方向を向くことがある。なお、結晶部のc軸の方向は、CAAC-OS膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。CAAC-OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。基板100に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板100として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOISiliconOnInsulator基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板100として用いると好ましい。また、基板100として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板100に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。下地絶縁膜102は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ガリウム、酸化ランタン、酸化セシウム、酸化タンタルおよび酸化マグネシウムの一種以上を選択して、単層または積層で用いればよい。また、下地絶縁膜102は十分な平坦性を有することが好ましい。具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、さらに好ましくは0.1nm以下となるように下地となる膜を設ける。上述の数値以下のRaとすることで、酸化物半導体膜106に結晶領域が形成されやすくなる。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現でき、数式1にて定義される。なお、数式1において、S0は、測定面座標x1,y1x1,y2x2,y1x2,y2で表される4点によって囲まれる長方形の領域の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が50原子以上70原子以下、窒素が0.5原子以上15原子以下、シリコンが25原子以上35原子以下、水素が0原子以上10原子以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が5原子以上30原子以下、窒素が20原子以上55原子以下、シリコンが25原子以上35原子以下、水素が10原子以上25原子以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法RBS:RutherfordBackscatteringSpectrometryや、水素前方散乱法HFS:HydrogenForwardscatteringSpectrometryを用いて測定した場合のものである。また、構成元素の組成は、その合計が100原子を超えない値をとる。また、下地絶縁膜102は、加熱処理により酸素を放出する絶縁膜を用いると好ましい。加熱処理により酸素を放出するとは、TDS分析にて、酸素原子に換算しての酸素の放出量が1.0×1018atoms/cm3以上、好ましくは3.0×1020atoms/cm3以上であることをいう。ここで、TDS分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。TDS分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、測定したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値は、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。例えば、標準試料である所定の密度の水素を含むシリコンウェハのTDS分析結果、および絶縁膜のTDS分析結果から、絶縁膜の酸素分子の放出量NO2は、数式2で求めることができる。ここで、TDS分析で得られる質量数32で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数32のものとしてほかにCH3OHがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数17の酸素原子および質量数18の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。NH2は、標準試料から脱離した水素分子を密度で換算した値である。SH2は、標準試料をTDS分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、NH2/SH2とする。SO2は、絶縁膜をTDS分析したときのスペクトルの積分値である。αは、TDS分析におけるスペクトル強度に影響する係数である。数式2の詳細に関しては、特開平6-275697公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置EMD-WA1000S/Wを用い、標準試料として1×1016atoms/cm3の水素原子を含むシリコンウェハを用いて測定する。また、TDS分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。なお、NO2は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の2倍となる。下地絶縁膜102から酸化物半導体膜106に酸素が供給されることで、酸化物半導体膜106と下地絶縁膜102との界面準位密度を低減できる。この結果、トランジスタの動作などに起因して、酸化物半導体膜106と下地絶縁膜102との界面にキャリアが捕獲されることを抑制することができ、信頼性の高いトランジスタを得ることができる。さらに、酸化物半導体膜106の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜106の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そこで、下地絶縁膜102から酸化物半導体膜106に酸素が十分に供給され、好ましくは酸化物半導体膜106に酸素が過剰に含まれていることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜106の酸素欠損密度を低減することができる。ゲート絶縁膜108は、下地絶縁膜102と同様の方法および同様の材料によって形成すればよい。ゲート電極110は、一対の電極104と同様の方法および同様の材料によって形成すればよい。また、図1に示すトランジスタは、ゲート電極110と一対の電極104が重畳せず、酸化物半導体膜106に、オフセット領域が形成される構造を示していが、これに限定されるものではない。例えば、ゲート電極110と一つの電極104が重畳する構造であってもよい。層間絶縁膜112は、下地絶縁膜102と同様の方法および同様の材料により形成する。層間絶縁膜112は、比誘電率が小さく、かつ十分な厚さを有すると好ましい。例えば、比誘電率が3.8程度である酸化シリコン膜を用い、300nm以上1000nm以下の厚さとすればよい。層間絶縁膜112の表面は、大気成分などの影響でわずかに固定電荷を有し、その影響により、トランジスタのしきい値電圧が変動することがある。そのため、層間絶縁膜112は、表面に生じる電荷の影響が十分に小さくなるような範囲の比誘電率および厚さとすることが好ましい。同様の理由で、層間絶縁膜112上に樹脂膜を形成することで、表面に生じる電荷の影響を低減しても構わない。また、図1に示したトランジスタ構造は、一対の電極および下地絶縁膜の表面が概略一致して平坦となっている。そのため、酸化物半導体膜が平坦に形成されたプレーナ構造となっている。しかし、このような構造に限定されるものではなく、図2に示すような構造であってもよい。図2に示すトランジスタ構造は、平坦な下地絶縁膜202上に一対の電極204を形成し、その上に酸化物半導体膜206が形成されている。また、図2において、図1に示す酸化物半導体膜106と同様に、酸化物半導体膜206は、低抵抗領域206bおよび高抵抗領域206aを含む構造を示している。しかし、このような構造に限定されるものではなく、酸化物半導体膜において低抵抗領域および高抵抗領域を形成しなくても構わない。図1に示す構造は、化学機械研磨CMP:ChemicalMechanicalPolishingなどによる平坦化処理が必要であるが、図2に示す構造は平坦化処理が不要であるため、プロセスが容易となる。次に、図1Bに示したトランジスタの作製方法について図3および図4を用いて説明する。まず、基板100上に下地絶縁膜102を成膜する。下地絶縁膜102は、化学気相成長CVD:ChemicalVaporDeposition法、スパッタリング法、分子線エピタキシーMBE:MolecularBeamEpitaxy法またはパルスレーザ堆積PLD:PulsedLaserDeposition法で成膜すればよく、スパッタリング法を用いると好ましい。なお、基板100によっては、下地絶縁膜102を設けなくても構わない。次に、下地絶縁膜102上に導電膜を成膜する。導電膜の成膜は、スパッタリング法を用いると好ましい。次に、導電膜を加工して一対の電極104を形成する図3A参照。。なお、加工するとは、特に断りがない限り、フォトリソグラフィ法によって形成したレジストマスクを用い、エッチング処理を行って、所望の形状の膜を得ることをいう。次に、一対の電極104を覆って、絶縁膜を成膜する。該絶縁膜は、下地絶縁膜と同様の材料および方法によって形成する。その後、CMP処理などによる平坦化処理を行って、一対の電極104が露出するまで絶縁膜を研磨する。図3B参照。。次に、露出した一対の電極104に対して、ハロゲン化処理を行う。ハロゲン化処理は、ハロゲン元素を含む雰囲気におけるプラズマ処理によって行うことができる。例えば、三フッ化窒素ガスを含む雰囲気にて、ドライエッチング装置またはプラズマCVD装置などを用いてプラズマ処理を行えばよい。また、上記ハロゲン化処理はプラズマ処理である必要は無く、ハロゲン元素を含む雰囲気に、被処理物を曝すことによっても行うことができる。その際、被処理物を加熱すると、ハロゲン化処理が促進されるため好ましい。また、ハロゲン元素を含む液体に浸漬させて行ってもよい。一対の電極104に対してハロゲン化処理を行った後、酸化物半導体膜を成膜する。酸化物半導体膜は、CVD法、スパッタリング法、MBE法またはPLD法で成膜すればよく、スパッタリング法を用いると好ましい。該酸化物半導体膜を成膜後、加熱処理を行ってもよい。該加熱処理を行うと、酸化物半導体膜の結晶化度が高まる。また、酸化物半導体膜中の不純物水素および水分などの濃度を低減し、欠陥密度を低減することができる。加熱処理は、酸化性雰囲気、不活性雰囲気、減圧雰囲気および乾燥空気雰囲気を1種、または2種以上組み合わせて行えばよい。好ましくは、不活性雰囲気または減圧雰囲気にて加熱処理を行い、その後酸化性雰囲気または乾燥空気雰囲気にて加熱処理を行う。加熱処理の温度は、150°C以上650°C以下、好ましくは250°C以上500°C以下、さらに好ましくは300°C以上450°C以下の温度で行えばよい。加熱処理は、抵抗加熱方式、ランプヒータ方式、加熱ガス方式などを適用すればよい。酸化性雰囲気とは、酸化性ガスを含む雰囲気をいう。酸化性ガスとは、酸素、オゾンまたは亜酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、熱処理装置に導入する酸素、オゾン、亜酸化窒素の純度を、8N99.999999以上、好ましくは9N99.9999999以上とする。酸化性雰囲気には、酸化性ガスと不活性ガスが混合されていてもよい。その場合、酸化性ガスが少なくとも10ppm以上含まれる雰囲気とする。酸化性雰囲気で加熱処理を行うことで、酸化物半導体膜の酸素欠損密度を低減することができる。不活性雰囲気とは、窒素、希ガスなどの不活性ガスを主成分とする雰囲気をいう。具体的には、酸化性ガスなどの反応性ガスが10ppm未満である雰囲気とする。不活性雰囲気で加熱処理を行うことで、酸化物半導体膜に含まれる不純物濃度を低減することができる。減圧雰囲気とは、処理室の圧力が10Pa以下の雰囲気をいう。減圧雰囲気で加熱処理を行うことで、不活性雰囲気よりもさらに酸化物半導体膜に含まれる不純物濃度を低減することができる。乾燥空気雰囲気とは、露点-40°C以下、好ましくは露点-50°C以下の酸素20程度および窒素80程度含まれる雰囲気をいう。酸化性雰囲気の一種であるが、比較的低コストであるため量産に適している。次に、酸化物半導体膜を加工して酸化物半導体膜106を形成する図3C参照。。次に、ゲート絶縁膜108を成膜する。ゲート絶縁膜108は、CVD法、スパッタリング法、MBE法、PLD法で成膜すればよく、特にスパッタリング法を用いると好ましい。次に、導電膜を成膜する。導電膜は、CVD法、スパッタリング法、MBE法またはPLD法で成膜すればよく、特にスパッタリング法を用いると好ましい。次に、導電膜を加工してゲート電極110を形成する図4A参照。。次に、ゲート電極110をマスクとして、酸化物半導体膜106に酸化物半導体膜を低抵抗化する不純物を添加し、低抵抗領域106bを形成する図4B参照。。なお、酸化物半導体膜を低抵抗化する不純物の添加されない領域は高抵抗領域106aとなる。酸化物半導体膜を低抵抗化する不純物として、水素、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノンから選ばれた一種以上を添加すればよい。なお、その方法は、イオン注入法、イオンドーピング法で行えばよい。または、酸化物半導体膜を低抵抗化する不純物を含む雰囲気でのプラズマ処理もしくは加熱処理を行えばよい。好ましくはイオン注入法を用いる。なお、イオン注入法にて酸化物半導体膜を低抵抗化する不純物を添加した後に、不活性雰囲気または減圧雰囲気にて加熱処理を行ってもよい。次に、層間絶縁膜112を成膜する図4C参照。。層間絶縁膜112は、CVD法、スパッタリング法、MBE法、PLD法またはスピンコート法で成膜すればよく、CVD法またはスパッタリング法を用いると好ましい。また、特に図示しないが、層間絶縁膜112およびゲート絶縁膜108を加工して一対の電極104を露出させ、一対の電極104と接続する配線を設けてもよい。また、層間絶縁膜112上に樹脂膜を設けても構わない。以上のような工程によって、酸化物半導体膜と一対の電極との接触抵抗を低減することができる。それによって、オン特性の優れたトランジスタを提供することができる。実施の形態2本実施の形態では、実施の形態1で示したトランジスタと異なる構造のトランジスタおよびその作製方法について図5および図6を用いて説明する。図5は、本発明の一態様に係る半導体装置であるトランジスタの上面図および断面図である。図5Aに示すトランジスタの上面図に示す一点鎖線A-Bに対応するA-B断面を図5Bに示す。なお、図5Aは、煩雑になるのを防ぐため、層間絶縁膜212およびゲート絶縁膜208などを省略して示す。図5Bに示すトランジスタは、基板100と、基板100上に設けられた下地絶縁膜202と、下地絶縁膜202上に設けられたゲート電極210と、ゲート電極210上に設けられたゲート絶縁膜208と、ゲート絶縁膜208上に設けられた一対の電極204と、ゲート絶縁膜208を介してゲート電極210と重畳する酸化物半導体膜206と、酸化物半導体膜206および一対の電極上に設けられた層間絶縁膜212と、を有する。なお、下地絶縁膜202を設けない構造としても構わない。一対の電極204において、一対の電極204および酸化物半導体膜206の界面近傍にハロゲン元素を含む。例えば、フッ素または塩素を含む。このように、一対の電極204の表面を強い結合金属-フッ素結合などとすることによって、一対の電極204と酸化物半導体膜206との反応を抑制し、異層の形成を抑えることが可能となる。そのため、異層の形成による抵抗成分の発生を抑制でき、一対の電極204と酸化物半導体膜206との接触抵抗を低減させることができる。また同時に、酸化物半導体膜206から一対の電極204への酸素の拡散も防ぐことができる。そのため、酸化物半導体膜206中の酸素欠損の形成を抑制することができる。なお、各層の材料は、実施の形態1と同様にすることができる。次に、図5Bに示したトランジスタの作製方法について図6を用いて説明する。まず、基板100上に下地絶縁膜202を成膜する。なお、基板100によっては、下地絶縁膜202を設けなくても構わない。次に、下地絶縁膜202上に導電膜を成膜する。導電膜の成膜は、スパッタリング法を用いると好ましい。次に、導電膜を加工してゲート電極210を形成する。なお、加工するとは、特に断りがない限り、フォトリソグラフィ法によって形成したレジストマスクを用い、エッチング処理を行って、所望の形状の膜を得ることをいう。次に、ゲート絶縁膜208を成膜する。ゲート絶縁膜208は、CVD法、スパッタリング法、MBE法、PLD法で成膜すればよく、特にスパッタリング法を用いると好ましい図6A参照。。次に、ゲート絶縁膜208上に導電膜を成膜する。導電膜は、CVD法、スパッタリング法、MBE法またはPLD法で成膜すればよく、特にスパッタリング法を用いると好ましい。次に、導電膜を加工して一対の電極204を形成する図6B参照。。次に、一対の電極204に対して、ハロゲン化処理を行う。ハロゲン化処理は、ハロゲン元素を含む雰囲気におけるプラズマ処理によって行うことができる。例えば、三フッ化窒素ガスを含む雰囲気にて、ドライエッチング装置またはプラズマCVD装置などを用いてプラズマ処理を行えばよい。また、上記ハロゲン化処理はプラズマ処理である必要は無く、ハロゲン元素を含む雰囲気に、被処理物を曝すことによっても行うことができる。その際、被処理物を加熱すると、ハロゲン化処理が促進されるため好ましい。一対の電極204に対してハロゲン化処理を行った後、酸化物半導体膜を成膜する。酸化物半導体膜は、CVD法、スパッタリング法、MBE法またはPLD法で成膜すればよく、スパッタリング法を用いると好ましい。該酸化物半導体膜を成膜後、加熱処理を行ってもよい。該加熱処理を行うと、酸化物半導体膜の結晶化度が高まる。また、酸化物半導体膜中の不純物水素および水分などの濃度を低減し、欠陥密度を低減することができる。加熱処理は、実施の形態1と同様に行うことができる。次に、酸化物半導体膜を加工して酸化物半導体膜206を形成する。次に、層間絶縁膜212を成膜する図6C参照。。層間絶縁膜212は、CVD法、スパッタリング法、MBE法、PLD法またはスピンコート法で成膜すればよく、CVD法またはスパッタリング法を用いると好ましい。また、特に図示しないが、層間絶縁膜212を加工して一対の電極204を露出させ、一対の電極204と接続する配線を設けてもよい。また、層間絶縁膜212上に樹脂膜を設けても構わない。以上のような工程によって、酸化物半導体膜と一対の電極との接触抵抗を低減することができる。それによって、オン特性の優れたトランジスタを提供することができる。実施の形態3本実施の形態では、実施の形態1または実施の形態2で示したトランジスタを用いて、半導体記憶装置を作製する例について説明する。揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶するDRAMDynamicRandomAccessMemory、フリップフロップなどの回路を用いて記憶内容を保持するSRAMStaticRandomAccessMemoryがある。不揮発性半導体記憶装置の代表例としては、トランジスタのゲートとチャネル領域との間にノードを有し、当該ノードに電荷を保持することで記憶を行うフラッシュメモリがある。上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態1または実施の形態2で示したトランジスタを適用することができる。まずは、実施の形態1または実施の形態2で示したトランジスタを適用した揮発性メモリについて図7を用いて説明する。メモリセルは、ビット線BLと、ワード線WLと、センスアンプSAmpと、トランジスタTrと、キャパシタCと、を有する図7A参照。。キャパシタCに保持された電圧の時間変化は、トランジスタTrのオフ電流によって図7Bに示すように徐々に低減していくことが知られている。当初V0からV1まで充電された電圧は、時間が経過するとdata1を読み出す限界点であるVAまで低減する。この期間を保持期間T_1とする。即ち、2値のメモリセルの場合、保持期間T_1の間にリフレッシュをする必要がある。ここで、トランジスタTrに実施の形態1または実施の形態2で示したトランジスタを適用すると、オフ電流が小さいため、保持期間T_1を長くすることができる。即ち、リフレッシュ期間を長くとることが可能となるため、消費電力を低減することができる。例えば、オフ電流が1×10-21A以下、好ましくは1×10-24A以下となった酸化物半導体膜を用いたトランジスタをDRAMに適用すると、電力を供給せずに数日間から数十年間に渡ってデータを保持することが可能となる。以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さい揮発性メモリを得ることができる。また、実施の形態1または実施の形態2で示したオン特性の優れたトランジスタを適用することで、キャパシタCへの電荷の蓄積が速やかに行われ、高速動作が可能な半導体記憶装置を得ることができる。次に、実施の形態1または実施の形態2で示したトランジスタを適用した不揮発性メモリについて図8を用いて説明する。図8Aは、不揮発性メモリの回路図である。不揮発性メモリは、トランジスタTr_1と、トランジスタTr_1のゲートと接続するワード線WL_1と、トランジスタTr_1のソースと接続するソース配線SL_1と、トランジスタTr_2と、トランジスタTr_2のソースと接続するソース配線SL_2と、トランジスタTr_2のドレインと接続するドレイン配線DL_2と、キャパシタCと、キャパシタCの一端と接続する容量配線CLと、キャパシタCの他端、トランジスタTr_1のドレインおよびトランジスタTr_2のゲートと接続するノードNと、を有する。なお、本実施の形態に示す不揮発性メモリは、ノードNの電位に応じて、トランジスタTr_2のしきい値電圧が変動することを利用したものである。例えば、図8Bは容量配線CLの電圧VCLと、トランジスタTr_2を流れるドレイン電流Id_2との関係を説明する図である。ここで、ノードNは、トランジスタTr_1を介して電圧を調整することができる。例えば、SL_1の電位をVDDとする。このとき、WL_1の電位をTr_1のしきい値電圧VthにVDDを加えた電位以上とすることで、ノードNの電圧をHIGHにすることができる。また、WL_1の電位をTr_1のしきい値電圧Vth以下とすることで、ノードNの電位をLOWにすることができる。そのため、N=LOWで示したVCL-Id_2カーブと、N=HIGHで示したVCL-Id_2カーブのいずれかを得ることができる。即ち、N=LOWでは、VCL=0VにてId_2が小さいため、データ0となる。また、N=HIGHでは、VCL=0VにてId_2が大きいため、データ1となる。このようにして、データを記憶することができる。ここで、トランジスタTr_1に実施の形態1または実施の形態2で示したトランジスタを適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、ノードNに蓄積された電荷がトランジスタTr_1のソースおよびドレイン間を意図せずにリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。また、本発明の一態様を用いることでトランジスタTr_1のしきい値電圧が調整されるため、書き込みに必要な電圧を低減することが可能となり、フラッシュメモリなどと比較して消費電力を低減することができる。なお、トランジスタTr_2に、実施の形態1または実施の形態2で示したトランジスタを適用しても構わない。該トランジスタは、オン特性に優れる。そのため、該トランジスタを用いた半導体記憶装置は高速動作が可能となる。以上のように、本発明の一態様によって、長期間の信頼性が高く、消費電力の小さく、高速動作が可能な半導体記憶装置を得ることができる。本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。実施の形態4実施の形態1または実施の形態2で示したトランジスタまたは実施の形態3に示した半導体記憶装置を少なくとも一部に用いてCPUCentralProcessingUnitを構成することができる。図9Aは、CPUの具体的な構成を示すブロック図である。図9Aに示すCPUは、基板1190上に、演算回路ALU:Arithmeticlogicunit1191、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、タイミングコントローラ1195、レジスタ1196、レジスタコントローラ1197、バスインターフェースBusI/F1198、書き換え可能なROM1199、およびROMインターフェースROMI/F1189を有している。基板1190は、半導体基板、SOI基板、ガラス基板などを用いる。ROM1199およびROMインターフェース1189は、別チップに設けてもよい。もちろん、図9Aに示すCPUは、その構成を簡略化して示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。バスインターフェース1198を介してCPUに入力された命令は、インストラクションデコーダ1193に入力され、デコードされた後、ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195に入力される。ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種制御を行なう。具体的にALUコントローラ1192は、ALU1191の動作を制御するための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアドレスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行なう。また、タイミングコントローラ1195は、ALU1191、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、およびレジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ1195は、基準クロック信号CLK1を元に、内部クロック信号CLK2を生成する内部クロック生成部を備えており、クロック信号CLK2を上記各種回路に供給する。図9Aに示すCPUでは、レジスタ1196に、記憶素子が設けられている。レジスタ1196の記憶素子には、実施の形態3に示す半導体記憶装置を用いることができる。図9Aに示すCPUにおいて、レジスタコントローラ1197は、ALU1191からの指示に従い、レジスタ1196における保持動作を行う。即ち、レジスタ1196が有する記憶素子において、位相反転素子によるデータの保持を行うか、キャパシタによるデータの保持を行う。位相反転素子によってデータが保持されている場合、レジスタ1196内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデータが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ1196内の記憶素子への電源電圧の供給を停止することができる。電源停止に関しては、図9Bまたは図9Cに示すように、記憶素子群と、電源電位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図9Bおよび図9Cの回路の説明を行う。図9Bおよび図9Cでは、記憶素子への電源電位の供給を制御するスイッチング素子に実施の形態1または実施の形態2に示すトランジスタ用いた構成の一例を示す。図9Bに示す記憶装置は、スイッチング素子1141と、記憶素子1142を複数有する記憶素子群1143とを有している。具体的に、それぞれの記憶素子1142には、実施の形態3に示す記憶素子を用いることができる。記憶素子群1143が有するそれぞれの記憶素子1142には、スイッチング素子1141を介して、ハイレベルの電源電位VDDが供給されている。さらに、記憶素子群1143が有するそれぞれの記憶素子1142には、信号INの電位と、ローレベルの電源電位VSSの電位が与えられている。図9Bでは、スイッチング素子1141として、酸化物半導体などのバンドギャップの大きい半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲートに与えられる信号SigAによりスイッチングが制御される。なお、図9Bでは、スイッチング素子1141がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子1141が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。また、図9Cには、記憶素子群1143が有するそれぞれの記憶素子1142に、スイッチング素子1141を介して、ローレベルの電源電位VSSが供給されている、記憶装置の一例を示す。スイッチング素子1141により、記憶素子群1143が有するそれぞれの記憶素子1142への、ローレベルの電源電位VSSの供給を制御することができる。記憶素子群と、電源電位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子を設け、一時的にCPUの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、CPUの動作を停止することができ、それにより消費電力を低減することができる。ここでは、CPUを例に挙げて説明したが、DSPDegitalSignalProcessor、カスタムLSI、FPGAFieldProgrammableGateArrayなどのLSIにも応用可能である。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態5本実施の形態では、実施の形態1乃至実施の形態4に示すトランジスタ、半導体記憶装置およびCPUの一種以上を含む電子機器の例について説明する。図10Aは携帯型情報端末である。図10Aに示す携帯型情報端末は、筐体9300と、ボタン9301と、マイクロフォン9302と、表示部9303と、スピーカ9304と、カメラ9305と、を具備し、携帯型電話機としての機能を有する。図10Bは、ディスプレイである。図10Bに示すディスプレイは、筐体9310と、表示部9311と、を具備する。図10Cは、デジタルスチルカメラである。図10Cに示すデジタルスチルカメラは、筐体9320と、ボタン9321と、マイクロフォン9322と、表示部9323と、を具備する。図10Dは2つ折り可能な携帯情報端末である。図10Dに示す2つ折り可能な携帯情報端末は、筐体9630、表示部9631a、表示部9631b、留め具9633、操作スイッチ9638、を有する。表示部9631aまたは/および表示部9631bは、一部または全部をタッチパネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことができる。本発明の一態様を用いることで、電子機器の性能を高めることができる。本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。"