"第1導電型の第1半導体層と、前記第1半導体層に積層する第2導電型の第2半導体層とを備え、前記第2半導体層が主通電領域と副通電領域とを備えていて、該第2半導体層の主通電領域が、前記第2半導体層に積層する第1導電型の第3半導体層と、該第3半導体層を貫き第3半導体層を各々分離するように前記第2半導体層に達する複数の絶縁ゲートと、隣り合う該絶縁ゲートの間の領域であって、互いに隣接する第1領域と第2領域と、該第1領域の前記第3半導体層内で、前記絶縁ゲートに接する第2導電型の第4半導体層と、前記第1領域で前記第3半導体層と第4半導体層とに電気的に接続する第1電極とを備え、前記第2半導体層の副通電領域が、前記第2半導体層に隣接する第1導電型の第5半導体層と、該第5半導体層を貫き第5半導体層を各々分離するように前記第2半導体層に達する複数の絶縁ゲートと、隣り合う該絶縁ゲートの間の領域であって、互いに隣接する第3領域と第4領域とを有し、該第3領域の前記第5半導体層内で、前記絶縁ゲートに接する第2導電型の第6半導体層と、前記第3領域で、前記第5半導体層と第6半導体層とに電気的に接続する第2電極とを備え、前記第1半導体層に電気的に接続する第3電極を備え、前記主通電領域の第1領域の幅が前記第2領域の幅より狭いことを特徴とするトレンチゲート型半導体装置。請求項1に記載のトレンチゲート型半導体装置において、前記副通電領域の第3領域の幅が、前記副通電領域の第4領域の幅より狭いことを特徴とするトレンチゲート型半導体装置。請求項1に記載のトレンチゲート型半導体装置において、前記主通電領域が主IGBT領域であって、前記副通電領域がセンスIGBT領域であり、該主IGBT領域の前記絶縁ゲートと電気的に接続したゲート配線と、前記センスIGBT領域の前記絶縁ゲートと電気的に接続したゲート配線とを有し、前記主IGBT領域の前記ゲート配線と前記絶縁ゲートの接触点から最も近い前記第4半導体層と前記接触点の距離をL1とし、前記主IGBT領域の前記ゲート配線と前記絶縁ゲートの接触点から最も遠い前記第4半導体層と前記接触点の距離をL2とし、前記センスIGBT領域の前記ゲート配線と前記絶縁ゲートの接触点から最も近い前記第6半導体層と前記接触点の距離をL3としたときに、L3≧L2-L1×005L1であることを特徴とするトレンチゲート型半導体装置。請求項1に記載のトレンチゲート型半導体装置において、前記主通電領域と前記副通電領域が、前記絶縁ゲートで挟まれた第5領域を介して隣接していることを特徴とするトレンチゲート型半導体装置。請求項4に記載のトレンチゲート型半導体装置において、前記主通電領域と前記副通電領域の間にある前記第5領域が1つあるいは複数配置されていることを特徴とするトレンチゲート型半導体装置。請求項4に記載のトレンチゲート型半導体装置において、前記主通電領域と前記副通電領域の間に配置された前記第5領域の幅が、前記第2領域の幅より広いことを特徴とするトレンチゲート型半導体装置。請求項4に記載のトレンチゲート型半導体装置において、前記主通電領域と前記副通電領域の間に配置された前記第5領域の幅が、前記第4領域の幅より広いことを特徴とするトレンチゲート型半導体装置。請求項1に記載のトレンチゲート型半導体装置において、前記主通電領域の第1領域の幅と前記副通電領域の第3領域の幅とが同じであることを特徴とするトレンチゲート型半導体装置。請求項1に記載のトレンチゲート型半導体装置において、前記主通電領域の第2領域の幅と前記副通電領域の第4領域の幅が同じであることを特徴とするトレンチゲート型半導体装置。IGBTの保護モードには大きく分けて短絡モードと過電流モードとがあり、それぞれ異なる動作をする。前記従来技術は短時間に定格電流の5倍以上の大電流を検出する短絡保護モードに好適である。しかし、過電流モードでは、負荷の一部が短絡したり、負荷が地絡してIGBTに流れる電流が徐々に増加するので、高い精度で電流を検出して、定格電流の2倍から数倍程度の範囲で正確に保護回路を動作させる必要があるため、前記従来技術には以下の問題がある。前記従来技術では、センスIGBTの飽和電流を小さくすると、センスIGBTの電流が先に飽和するので正確な電流を検出できず過電流モードの保護ができない。また、前記従来技術ではセンスIGBT領域の飽和電流を小さくしてセンスIGBT領域の発熱を抑制したために、主IGBT領域とセンスIGBT領域とで特性が異なる問題、すなわち、温度が高くなるとIGBTのしきい電圧が低下し、飽和電流が増加するために、主IGBTの温度だけ上昇すると主IGBTの飽和電流だけが増し、センスIGBTの飽和電流が増えないため、主IGBTとセンスIGBTの電流比であるセンス比が大きくなる問題があった。本発明の目的は、飽和電流まで正確に検出できるトレンチゲート型半導体装置を提供することである。本発明のトレンチゲート型半導体装置は、主半導体装置とセンス半導体装置とにそれぞれ、チャネルを形成したアクティブセルと、チャネルを形成していないフローティングセルとを交互に配置し、主半導体装置とセンス半導体装置のアクティブセルの幅とフローティングセルの幅との比を所定の値に設定して飽和電流を制御した。本発明のトレンチゲート型半導体装置は、第1半導体層に積層した第2半導体層が主通電領域と副通電領域とを備えていて、該主通電領域が、第2半導体層に積層した第3半導体層を貫いて第2半導体層に達する複数の絶縁ゲートと、隣り合う絶縁ゲートに挟まれた領域であって、互いに隣接する第1領域と第2領域と、第1領域の第3半導体層内で絶縁ゲートに接する第4半導体層と、第1領域で第3半導体層と第4半導体層とに電気的に接続する第1電極とを備え、前記副通電領域が、第2半導体層に隣接する第5半導体層を貫いて第2半導体層に達する複数の絶縁ゲートと、隣り合う該絶縁ゲートの間の領域であって互いに隣接する第3領域と第4領域と、第3領域の第5半導体層内で絶縁ゲートに接する第2導電型の第6半導体層と、第3の領域で第5半導体層と第6半導体層とに電気的に接続する第2電極と、第1半導体層に電気的に接続する第3電極とを備える。本願に内示されたその他の発明の概要は以下のごとくである。項1:第1導電型コレクタ層と、低抵抗の第2導電型バッファ層と、高抵抗の第2導電型ドリフト層の3層を有する半導体基板の、前記ドリフト層の露出面側に積層した第1導電型ベース層に形成した平面形状がストライプ形状の複数の溝の中に配置した絶縁ゲート電極を備えたトレンチゲート型半導体装置において、該半導体装置が主半導体領域と、電流検出用半導体領域とを備え、該主半導体領域と、電流検出用半導体領域とがそれぞれ前記ストライプ形状の溝で挟まれた領域を備えていて、該ストライプ形状の溝で挟まれた領域に溝の間隔が狭いアクティブセル領域と、該アクティブセル領域より溝の間隔が広いフローティングセル領域とが配置されていて、該アクティブセル領域には第2導電型のエミッタ層が配置されていることを特徴とするトレンチゲート型半導体装置。項2:第1導電型コレクタ層と、低抵抗の第2導電型バッファ層と、高抵抗の第2導電型ドリフト層の3層を有する半導体基板の、前記ドリフト層の露出面側に積層した第1導電型ベース層に形成した平面形状がストライプ形状の複数の溝の中に配置した絶縁ゲート電極を備えたトレンチゲート型半導体装置において、該半導体装置が主半導体領域と、電流検出用半導体領域とを備え、該主半導体領域と、電流検出用半導体領域とがそれぞれ前記ストライプ形状の溝で挟まれた領域に溝の間隔が狭く第2導電型のエミッタ層が配置されたアクティブセル領域と、該アクティブセル領域より溝の間隔が広いフローティングセル領域とを備えていて、前記主半導体領域と電流検出用半導体領域とが、前記ストライプ形状の溝の間隔が前記フローティングセルの溝の間隔より広い遮断セルを介して配置されていることを特徴とするトレンチゲート型半導体装置。本発明によれば、トレンチゲート型IGBTの定格電流の数倍から飽和電流まで正確な電流検出ができるため、精度の高い短絡保護と、過電流保護とができる。本発明の実施例の詳細を図面を参照しながら説明する。以下、本発明をIGBTに適用した実施例を説明するが、同様にトレンチゲートの絶縁ゲートを備えたMOSFET,MOSFET制御サイリスタなどについても同様に本発明を適用できる。実施例1図1に本実施例のIGBTの断面構造を示し、図2に平面構造を示す。なお、図1は図2のA-B断面に相当する。図1に示すように、p型のコレクタ層101の上にエピタキシャル法などで堆積したn型のバッファ層102と、n型のドリフト層103とからなるシリコン半導体基板を、主IGBT領域とセンスIGBT領域とに分け、主IGBT領域には図1の上側面から、主にボロンなどのp型不純物を注入し熱拡散等で形成したフローティング層104と、pベース層114と、このpベース層114を貫通してドリフト層103に達するトレンチ溝と、このトレンチ内にゲート絶縁膜107を介して主に多結晶シリコン等で形成されたゲート電極108とがある。このトレンチの配列には間隔の狭い領域アクティブセル:幅はLaと、アクティブセルよりトレンチの配列の間隔が広い領域フローティングセル:幅はLbとがあり、アクティブセルには、n型のエミッタ層105とp型のコンタクト層106とを形成してある。エミッタ層105と、pベース層114と、ドリフト層103とでnチャネルMOSFETを形成している。コンタクト層106は、表面に形成したエミッタ電極111とのオーミック接触をするために設けてある。コンタクト部分はよりよい接触を得るために図1に示すように窪んだ形状に加工することが好ましい。フローティングセルには電気的にフローティングの状態になっているp型のフローティング層104が形成されている。センスIGBT領域にも主IGBT領域と同様にアクティブセルとフローティングセルとを形成してある。センスIGBT領域のアクティブセルはセンス電極112に接続している。図2は本実施例の平面構造を示す。図2の、左側が主IGBT領域、右側がセンスIGBT領域であって、ストライプ状のセルを複数本配置してある。図1で説明したように、ゲート電極108を異なる間隔で配置し、アクティブセルとフローティングセルを形成している。エミッタ層105は飽和電流を低減するために、一定の間隔で配置してある。図1で説明したコンタクト層106は、エミッタコンタクト400から不純物注入後、熱拡散で形成した。エミッタ電極111は表現の便宜上、図2ではエミッタ電極境界404で示す。図2に矢印で示したエミッタ電極境界404の中の領域がエミッタ電極となる。エミッタ電極111はエミッタコンタクト400を通してコンタクト層106に接続されている。pベース層114とフローティング層104とは、pベース層境界406から図2の下側の領域に形成してある。pベース層境界406から図4の上側の領域では、部分的にドリフト層103が露出するまでトレンチを形成した後、ウェル層402を形成している。ウェル層402はpベース層114やフローティング層104,ゲート電極108より深く形成している。ウェル層402の働きは、ゲート電極終端部での電界の緩和や、セル終端部の余剰キャリア特にホールの排出などである。ウェル層402にはウェルコンタクト401が形成されており、このコンタクトを介してエミッタ電極111に接続する。ゲート電極108の終端部は、ゲートコンタクト用多結晶シリコン層403に覆われている。なお、全てのトレンチを図4の横方向にゲートコンタクト用多結晶シリコン層403で連結した構成も好ましい。ゲートコンタクト用多結晶シリコン層403はゲート電極108と電気的に接触しており、図4の上側に延在してゲート配線コンタクト407を介してゲート配線300に接触している。センス電極112はセンス電極境界405より下側の領域であり、エミッタコンタクトを介してコンタクト層に接触している。本実施例では、飽和電流を低減するために、チャネルを形成したアクティブセル図1のLaの部分と、チャネルを形成しないフローティングセル図1のLbの部分とを交互に配列し、主IGBT領域とセンスIGBT領域の両方の飽和電流を低減した。この時、アクティブセルとフローティングセルの幅を、La≦Lbとすることが望ましい。このLa:Lbの比を大きくすると飽和電流を小さくでき、この比を1:3以上にすること、例えばLa=4μmに設定した場合にはLb=12μm以上とすることが好ましい。本実施例では、このLa:Lbの比を調整して飽和電流が定格電流の10倍程度になるように設定したので、負荷短絡時のGBTの瞬間的な破壊を防止できる。本実施例では、負荷短絡時にIGBTが瞬間的には壊れないので、センスIGBT領域の電流を主IGBT領域の電流より先に飽和させる必要が無くなり、主IGBT領域と同じセル構造をセンスIGBT領域にも適用でき、過電流モードで電流を正確に検出できる。また、本実施例では主IGBT領域とセンスIGBT領域とに同じように電流が流れるため、発熱も同じとなり、同じ特性の変動しきい電圧の変動を示すので、センス比の変動が小さい。さらに本実施例では、主IGBT領域とセンスIGBT領域の間に特別な遮断領域を設けずに、主IGBT領域とセンスIGBT領域がフローティングセルを介して隣接するため、主IGBT領域からセンスIGBT領域で規則的にセルを配置できる。このため、主IGBT領域とセンスIGBT領域とに均一に電流が流れ、正確に主電流の一部をセンスIGBT領域で取り出せる。実施例2図3と図4とに本実施例の平面構造図を示す。図3は本実施例のトレンチゲート型IGBTのチップ外観を示し、チップをエミッタ面から見た図である。チップの周辺部には耐圧保持領域200を形成しており、チップ周辺部分での電界を緩和している。耐圧保持領域200の内側には、チップ全体に渡って張り巡らせたゲート配線201があり、ゲートパッド204と電気的に接続している。ゲートパッド204には直径100μm~500μmのボンディングワイヤが打ち込まれ、外部回路と電気的に接続される。温度検出用パッド202と203とは、図示していない、多結晶シリコンで形成したダイオードなどの温度検出用素子に接続し、温度検出ができるようになっている。エミッタセンスパッド205はエミッタ電極111の電位検出や、ゲート回路のグランドなどを接続するために設けてある。主IGBT領域208はチップ全体に配置されており、その表面のほとんどをエミッタパッドとしてもよい。このエミッタパッドに直径300μm~500μmのワイヤーを複数本接続して、主電流を通電する。センスIGBT領域206はセンスパッド207に隣接して配置してある。図3の点線で囲んだセンスIGBT領域206の詳細を図4を用いて説明する。図4は図3のセンスIGBT領域206を拡大した模式図であり、表現の便宜上、エミッタ電極111やセンス電極112などを省略してある。図4の上側に主IGBTセルを、下側にセンスIGBTセルを示す。本実施例では、センスIGBT領域206を、IGBTのターンオンが最も早いセルと最も遅いセルとの中間に配置した。センスIGBTが、ターンオンが最も早いセルと同時にターンオンすると、大きな突入電流が流れ電流波形にスパイクが生じる。また、センスIGBTが、最もターンオンが遅いセルと同時にターンオンするように配置すると、センスIGBTがターンオンするまでの期間が電流検出の不感帯となり、その間に電流が増大して破壊に至る可能性がある。発明者らの検討によれば、図4のゲート配線300に加えた信号で、センスIGBT領域をターンオンするタイミングを、主IGBT領域の最もターンオンの早いセルをターンオンするタイミングより少なくとも5程度遅らせればスパイクが生じず、検出の時間遅れもほとんど生じないことが分かった。具体的には図4の配置に示すように、ターンオンが最も早いセルとゲート配線300の距離L1と、ターンオンが最も遅いセルとゲート配線300の距離L2から数1式で表されるL3だけゲート配線300からの距離を離してセンスIGBT領域のエミッタ層105を配置すればよい。L3≧L2-L1×005L1...数1例えば、L1が50μm、L2が380μmであれば、L3≧665μmとすればよく、数1式の条件を満たす組合せの中でも、特に数2式に示すL3が好ましい。L3=L2-L1/2L1...数2例えば、L1が50μm、L2が380μmとした場合に、L3=215μmとなる。以上のような配置によって、ターンオン時のスパイクを防止しつつ、検出遅れのないセンスIGBTを実現でき、信頼性の高い電流検出を実現できる。実施例3図5に本実施例の断面構造を示す。図5では図1~図4と同じ構成要素には同一の符号を付してある。本実施例では、センスIGBT領域206と主IGBT領域208とを遮断セルを介して配置した点が実施例1や実施例2と異なる。図6の等価回路に示すように、センス電極112にはセンス抵抗600を接続する。図6に示すようにセンス抵抗600をセンス電極112に接続すると、主IGBT領域の主電流IMの数百分の一から数千分の一程度のセンス電流ISがセンス抵抗600に流れ、センス電圧Vsが発生する。このセンス電圧Vsから主電流IMを検出する。しかし、センス電圧Vsが発生するとセンス電極112の電位が上昇し、センスIGBT領域206の電位、具体的にはセンスIGBT領域206のアクティブセルのpベース層114の電位が、主IGBT領域208の電位、具体的には主IGBT領域のアクティブセルのpベース層114の電位より高くなる。すると、この電位差によりセンスIGBT領域206から主IGBT領域208に電流が漏れ、主IGBT領域208とセンスIGBT領域206の電流の線形性が悪化する。本実施例では主IGBT領域208のフローティングセルの幅Lbより遮断セルの幅Lcを大きく設定して、センスIGBT領域206と主IGBT領域208との間の漏れ電流を低減した。本実施例では、La=4μm,Lb=12μmの場合に、遮断セルの幅Lcを12μm以上にした。遮断セルの幅LcをLbの2倍の24μmに設定するとよい。本実施例によれば正確な電流検出が可能となり、高い精度で過電流保護ができる。本実施例は、検出電圧を高く設定する場合、特に前記センス電圧Vsが05V~10Vである場合に効果が大きい。実施例4図7に本実施例の断面構造を示す。図7において図1~図6と同じ構成要素には同一の符号を付してある。図7において符号700はダミーゲートである。本実施例は、センスIGBT領域206と主IGBT領域208とが遮断セルであるダミーセルを介して隣接配置したことが実施例1~実施例3と相違する。実施例3でも述べたようにセンス電圧Vsを高くすると主IGBT領域208と検出セルの間の漏れ電流が大きくなり線形性が低下する。本実施例では、センス電圧Vsを高く設定する場合Vs>10V、つまり図7のLcを広くする場合にセンスIGBT領域206と主IGBT領域208との間にダミーセルを配置し、トレンチ形状の加工のバラツキがセンス電圧Vsに及ぼす影響を抑えている。本実施例ではダミーセルのダミーゲート700を、フローティングにした。この理由は、フローティングでないトレンチゲート電極の表面には蓄積層が形成され、電気が流れ易くなっているので、ダミーセルを配置しても漏れ電流低減の効果が小さくなるためである。なお、本実施例では、ダミーセルを1個配置した例を説明したが、複数個のダミーセルを配置して図7の遮断セルの幅Lcをさらに広くすることも好ましい。実施例5図8に本実施例の3相インバータを示す。図8において、符号800は保護回路付きゲートドライバ、801,802は直流入力端子、803はIGBT、804はフリーホイーリングダイオード、805~807は交流出力端子、600はセンス抵抗である。本実施例の3相インバータは、実施例1~実施例4に記載したトレンチゲート型IGBTのチップをインバータに適用した。本実施例の3相インバータではトレンチゲート型IGBTのセンス電極に検出抵抗を接続するだけで正確な電流検出ができるため、電流測定用のカレントトランスやカレントプローブなどが不要になり、インバータ回路が簡略にできる。また、電流値を電圧として取り出せるために、保護回路付きゲートドライバの構成を簡単にできる。"