P型半導体基板の表面から0.2~1μmの範囲の深さに2E17atom/cm3以上のピーク濃度を有するNウェル層の下方に、P型半導体基板中に発生するキャリア電子濃度より高濃度のP型不純物を含有する空乏層拡大防止層を有する半導体装置。前記空乏層拡大防止層中のP型不純物濃度が2E15~1E17atom/cm3の範囲である請求項1に記載の半導体装置。前記Nウェル層のP型半導体基板の表面から1μm以上4μm以下の範囲に、図7に示す斜線部の範囲であって、前記ピーク濃度より低いN型不純物濃度を有する1又は2に記載の半導体装置。前記P型半導体基板中であって、前記Nウェル層から前記空乏層拡大防止層により隔離された領域に、基板中に含まれる酸素に基づく酸素析出核をゲッタリングサイトとして有する請求項1乃至3のいずれか1項に記載の半導体装置。前記半導体基板は、前記Nウェル層内にPウェル層を有するトリプルウェル構造である請求項1乃至4のいずれか1項に記載の半導体装置。前記トリプルウェル構造のPウェル層にメモリセルが形成された請求項5に記載の半導体装置。前記メモリセルは、前記Pウェル層に形成されたNMOSトランジスタと該トランジスタに電気的に接続されたキャパシタを有する請求項6に記載の半導体装置。前記P型半導体基板は、CZ基板上にエピタキシャルシリコン層を形成したシリコンウェハである請求項1乃至7のいずれか1項に記載の半導体装置。前記空乏層拡大防止層が前記エピタキシャルシリコン層中に形成される無欠陥層を含む請求項8に記載の半導体装置。前記キャリア電子濃度は、基板中の酸素が半導体製造装置の製造過程でドナー化して生成されるキャリア電子の濃度である請求項1乃至9のいずれか1項に記載の半導体装置。前記P型半導体基板は、P型不純物濃度が1E15atom/cm3かつ酸素濃度が9E17atom/cm3以下のCZ基板であり、製造の最終段階でP型半導体基板中に発生するキャリア電子を消失させた請求項1に記載の半導体装置。P型半導体基板を準備する工程、P型半導体基板にN型不純物を注入して基板の表面から0.2~1μmの範囲の深さに2E17atom/cm3以上のピーク濃度を有するNウェル層を形成する工程、とを有し、前記Nウェル層の下方に、製造過程でP型半導体基板中に発生するキャリア電子濃度よりも高濃度のP型不純物を含有する空乏層拡大防止層を形成することを特徴とする半導体装置の製造方法。前記空乏層拡大防止層は、P型不純物濃度が2E15~1E17atom/cm3の範囲となるように形成する請求項12に記載の半導体装置の製造方法。前記P型半導体基板を準備する工程は、CZ基板表面に、エピタキシャルシリコン層を厚さ1~3μmに成長させる工程を含む請求項12又は13に記載の半導体装置の製造方法。前記P型半導体基板を準備する工程は、前記CZ基板中に含まれる酸素を前記エピタキシャルシリコン層中に拡散させ、前記CZ基板と前記エピタキシャルシリコン層の界面近傍から前記P型半導体基板の表面に向かって酸素濃度が減少するプロファイルを形成する工程を含む請求項14に記載の半導体装置の製造方法。P型不純物濃度が1E15atom/cm3かつ酸素濃度が8E17~13E17atom/cm3のCZ基板を用い、前記Nウェル形成後に、Nウェルよりも深い領域にP型不純物注入を行うことで前記空乏層拡大防止層を形成する請求項14又は15に記載の半導体装置の製造方法。P型不純物濃度が3E15~8E15atom/cm3かつ酸素濃度が8E17~13E17atom/cm3のCZ基板を用い、P型不純物濃度が1E15atom/cm3以下のエピタキシャルシリコン層を形成することで前記空乏層拡大防止層を形成する請求項14又は15に記載の半導体装置の製造方法。前記P型半導体基板を準備する工程は、P型不純物濃度が1E15atom/cm3かつ酸素濃度が9E17atom/cm3以下のCZ基板を準備する工程であり、半導体装置製造の最終段階に600°C~700°Cの熱処理工程を実施することで前記空乏層拡大防止層を形成する請求項12に記載の半導体装置の製造方法。製造工程中に400~500°Cの酸素ドナーの発生する熱処理工程を含む請求項12乃至18のいずれか1項に記載の半導体装置の製造方法。製造工程中に、前記P型半導体基板中の酸素を酸素析出核として析出させる700~900°Cの熱処理工程を含む請求項12乃至19のいずれか1項に記載の半導体装置の製造方法。前記Nウェル層中にPウェル層形成工程をさらに有する請求項12乃至20のいずれか1項に記載の半導体装置の製造方法。前記Pウェル層にメモリセル用のNMOSトランジスタを形成する形成と、該NMOSトランジスタに電気的に接続されるキャパシタを形成する工程をさらに有する請求項21に記載の半導体装置の製造方法。上記に記載されたDRAM半導体装置には、いくつかの問題がある。通常CZ基板には格子間酸素が約1E18atom/cm3程度含まれている。その格子間酸素は、通常のDRAM熱処理温度で固溶できる濃度以上の過剰な濃度であるために、熱処理により酸素集合体酸素ドナーや酸素析出核SiOxを形成する。400°C~500°C程度の長時間の熱処理では、格子間酸素が集合してドナー不純物として作用することが知られており、例えばボロンドープのP型シリコンウェハ中の酸素が集合して酸素ドナー化すると基板抵抗が高抵抗化してしまい、ボロンドープ量に比べ酸素ドナー化により発生するキャリア電子量が多くなってしまうとN型へと反転してしまう。これは、低消費電力用の高集積化DRAMでは、トランジスタの微細化によって、高温熱処理による過度の熱負荷を避けるため、酸素ドナーが発生する低温熱処理400~500°Cの合計処理時間が多くなってきているためにより深刻化する。図3aには、酸素ドナー発生による基板51内部の高抵抗化によりウェル耐圧が劣化する様子を示してある。Pウェル層53領域より深い部分は、ボロン濃度が少ないために高抵抗化するため、空乏層55が拡大し、隣接するNウェルDeep-Nウェル52とNウェル54間で接続されてリーク電流矢印が流れてしまう。また、図3bに示すように高温処理で発生する酸素析出核56は、PN接合の空乏層55中に存在すると生成再結合中心として作用するため、異常リーク電流を発生してしまい、デバイス特性劣化を招く。すなわち、基板内に深く形成する必要があるNウェル/P基板によるPN接合では、酸素析出核が空乏層に含まれる可能性が高くなる。リーク電流増加になると、消費電力増加を招き、最悪は、隣接するNウェル間の耐圧が低下してしまい、デバイス動作不良を起こすという問題が生じる。したがって、ウェル間リークによりデバイス不良を起こさないためには、1ウェル下方領域において酸素濃度に依存して発生する酸素ドナー量の制御およびボロン分布制御、2最表面の酸素析出核の深さ制御が必要となる。図4は、実際にDRAMを作製した場合の隣接するNウェル間の耐圧が酸素ドナー発生量を左右する低温熱処理条件およびNウェル直下の酸素濃度条件よって変化した結果である。なおこのNウェル直下のボロン濃度は、約1E15atom/cm3である。この結果から分かるように、Nウェル直下の酸素濃度が高いほど、450°Cの熱処理時間が長いほどNウェル耐圧は低下する。なお、本実験の最も浅い酸素析出核深さは、基板表面より4~5μmとなっている。以上のように基板表面近傍のデバイス活性領域の酸素濃度分布は、デバイス特性に悪影響を及ぼすため、CZ基板表面に無欠陥層としてエピタキシャルシリコン層以下、エピ層という場合があるを厚く設ける方法がある。しかしながら、3μm以上にエピ層を厚くすると、ウェハエッジ裏面側へエピ層が厚く回りこんで形成されるために、ウェハ周辺の平坦度が悪化する問題がある。ウェハ周辺の平坦度の悪化は、現在の微細化デバイス製造時のパターン露光に際して面内露光量の均一性を厳しくし、ウェハ周辺での良品取得率が低下するという問題がある。したがって、3μm以下のエピ層で上記問題を解決する必要が出てきた。また、エピ層が厚くなるにつれウェハコストも上昇する。一方、エピ層なし又は薄いエピ層で基板内酸素濃度を低くして、酸素ドナーや酸素析出核の発生量を減らす試みもあるが、基板内部の酸素析出核は、デバイス製造工程で混入する重金属汚染物を捕獲する、いわゆるゲッタリング効果をもたらすことから、基板内部には、ある程度の酸素析出核が必要である。また、CZ基板には、酸素ドナーや酸素析出核のほかに、ウェハ引き上げ条件によって発生量が変化するCOPCrystalOriginatedParticleや積層欠陥が存在するため、エピ層なしでCZ基板を使用すると上記欠陥によるデバイス歩留まり低下を引き起こすという問題も解決しなければならない。本発明の目的は、ウェル間分離耐圧低下による歩留まり低下を起こさないための、ウェル形成領域およびその下方領域に最適化されたP型不純物および酸素濃度分布を有する半導体装置およびその製造方法を提供する。本発明の一実施形態によれば、P型半導体基板の表面から0.2~1μmの範囲の深さに2E17atom/cm3以上のピーク濃度を有するNウェル層の下方に、P型半導体基板中に発生するキャリア電子濃度より高濃度のP型不純物を含有する空乏層拡大防止層を有する半導体装置が提供される。特に、前記空乏層拡大防止層中のP型不純物濃度が2E15~1E17atom/cm3の範囲であり、また、前記Nウェル層のP型半導体基板の表面から1μm以上4μm以下の範囲に、図7に示す斜線部の範囲であって、前記ピーク濃度より低いN型不純物濃度を有する。また、本発明の別の実施形態によれば、P型半導体基板を準備する工程、P型半導体基板にN型不純物を注入して基板の表面から0.2~1μmの範囲の深さに2E17atom/cm3以上のピーク濃度を有するNウェル層を形成する工程、とを有し、前記Nウェル層の下方に、製造過程でP型半導体基板中に発生するキャリア電子濃度よりも高濃度のP型不純物を含有する空乏層拡大防止層を形成することを特徴とする半導体装置の製造方法、が提供される。本発明の一実施形態によれば、DRAMのウェル間リーク電流が抑制できるため高歩留まりで、低消費電力、かつ、高信頼性のDRAMが製造できる。まず、本発明に係る半導体装置の構成について説明する。ここでは、先に示した図3に対して、本発明に係る半導体装置の効果について図5を参照して説明する。まず、図5は、前記図3bに対応して酸素析出核16を積極的に形成した場合を示すが、これに限定されるものではない。図5aでは、図3bと同様に、P型半導体基板11には、Deep-Nウェル12、Pウェル13、Nウェル14が形成されており、本発明ではNウェルDeep-Nウェル12下に空乏層拡大防止層17を設けている点で異なる。Nウェル下に空乏層拡大防止層17を設けたことにより空乏層15は空乏層拡大防止層17を超えて基板11中に拡大することが抑制され、図3aに示したようなNウェル同士のリーク電流が発生するという問題は防止される。さらに、基板中に形成されるゲッタリングサイトとなる酸素析出核16まで空乏層15が拡大することも抑制される。また、空乏層拡大防止層17は図5aに示すように基板面に平行な領域に連続して形成される必要はなく、図5bに示すように、空乏層15の拡大が抑制される領域に不連続に形成しても良い。なお、空乏層拡大防止層17は、明確な界面を有する層ではなく、機能的に空乏層の拡大を防止できる領域を意味する。空乏層拡大防止層17は、基板中の酸素のドナー化により発生したキャリア電子濃度よりも高濃度のP型不純物を有していれば良く、そのためには、Nウェル下にP型不純物を注入したり、予めP型不純物濃度の高い基板を使用したり、あるいは比較的酸素濃度の低い基板を用いる場合には、ドナー化により発生したキャリア電子を消失させるなどの方法が挙げられる。図5bに示すような不連続の空乏層拡大防止層17は、主にP型不純物の注入により形成される。また、上記例では、Deep-Nウェル12を有する場合について説明したが、これに限定されず、Nウェル14のみの場合にも適用できる。また、本発明では、後述する実施例に示すように、Nウェル中にPウェルが形成されたトリプルウェル構造への適用も好ましい。これらのNウェルは図6に示すように基板表面から0.2~1μmの範囲の深さに2E17atom/cm3以上のピーク濃度を有する。図7に示すように、N型不純物はピーク濃度を有する領域よりも深い領域に分布させることができる。図7では、深さ1μm~4μmの範囲の領域を示しているが、本発明はこの領域に限定されるものではない。以下、実施例を挙げて本発明を具体的に説明するが、本発明はこれらの例のみに限定されるものではない。実施例1まず、ボロン濃度約1E15atom/cm3かつ酸素濃度が約8E17~13E17atom/cm3のCZ基板表面に、エピタキシャルシリコン層を厚さ1~3μmに成長させたP型シリコンウェハ101を作製した。図8の斜線部に示す酸素濃度分布になるようにシリコンエピタキシャル成長に伴ってCZ基板内の酸素をエピタキシャル層に拡散させた。ここで図8の分布になるように酸素拡散用の追加熱処理を実施してもかまわない。その後、熱酸化膜102として850°Cで5nmを形成し、その上にシリコン窒化膜103を熱CVD法により750°Cで40nm形成する。この膜堆積工程において酸素析出核が基板表面より深さ約4-5μmくらいより深い領域に発生する。この酸素析出核の熱処理工程を追加熱処理で行っても良く、その場合は、850°C、約3時間の熱処理と750°C、約5時間の熱処理程度で良い。その形成された酸素析出核が、それ以降のデバイス形成熱処理により大きく成長する。熱酸化膜102と窒化膜103の積層膜上に、ホトレジスト不図示を塗布し、一般的に知られているホトリソグラフイ技術により溝型素子分離STI領域104を開口するレジストパターンを形成する。その後、レジストパターンをマスクにドライエッチングにより、熱酸化膜102と窒化膜103の積層膜と下地シリコンをエッチングする図11。続いて、露出するSTI領域104のシリコンを熱酸化して約5nm程度の熱酸化膜を形成した後、CVD酸化膜で埋め込み、CMPで平坦化することで素子分離絶縁膜106を形成する図12。マスクであった窒化膜103を除去後、Deep-Nウェル注入としてリン注入を、注入エネルギー1000kV、ドーズ量3.0E13atom/cm2、注入角度7度で実施して、埋め込みN層107を形成する。ここで、Deep-Nウェル直下に空乏層拡大防止層108としてボロン注入を実施した。ボロン注入量は、1000kV、ドーズ量1E12atom/cm2注入した。その後Pウェル層109を形成するためにボロン注入を3回に分けて実施しているが、まず300keVで1E13atom/cm2、150keVで5E12atom/cm2、50keVで1E12atom/cm2のボロン注入を実施し、1000°C、5分の熱処理を実施した図13。その後、図14に示すように、上記Pウェル層形成のボロン注入の際に基板表面を覆っていた熱酸化膜102を除去したのち、熱酸化法により膜厚が5nmのゲート酸化膜110を形成し、さらに、ゲート電極114となる材料を堆積加工する。ゲート電極材料は、下部には膜厚が50nmの高濃度にリンドープされた多結晶シリコン膜111で、上部には膜厚が70nmのタングステン窒化膜とタングステン膜の積層WN/W膜112で構成されている。なお、タングステン膜上には、膜厚が150nmのシリコン窒化膜113が形成されている。その後、図15に示すように、ゲート電極114となる多結晶シリコン膜111およびWN/W膜112の側面を保護するためにシリコン窒化膜115を5nm形成した。その後ソースドレインとなるn型低濃度拡散層116を形成するためにリン注入を実施した。リン注入条件は、10keVで1E13atom/cm2とした。その後、1000°C、10秒の熱処理を実施した。サイドウォール118として膜厚が10nmのシリコン窒化膜を形成し、第1層間絶縁膜119として300nmのシリコン酸化膜を堆積した。その後、通常の平坦化法を用いて、第1層間絶縁膜119を平坦化したのち、第1層間絶縁膜119およびサイドウォール118を順次エッチングして、プラグ形成用の穴を加工した。或いは、サイドウォール118をマスクとして、自己整合的にプラグ形成用の穴を形成しても良い。ここで、電界緩和用のリン注入および拡散層抵抗低減用のヒ素注入を実施して、高濃度拡散層117を形成した。まずリン注入は30keVで1E13atom/cm2とし、次のヒ素注入は20keVで1E13atom/cm2とした。さらに、プラグ形成用の穴に高濃度のリン導入された多結晶シリコンプラグ120を埋め込んだ。その後、膜厚が100nmのシリコン酸化膜を堆積したのち、コンタクト→シリンダ形成→2層のAl配線工程となる。その後、界面準位終端するための水素アロイを450°C2時間実施した。その結果、図2に示すようなDRAMセル構造を作製した。以上のDRAM製造プロセスには、詳細は割愛するが、不純物活性化熱処理やCVD法による成膜処理等により700°Cから1000°C程度の熱処理が施されるため、プロセスを経るにつれ酸素析出核が成長する。また、400°C~500°Cの熱処理としては、DRAMプロセスには、プラズマCVDによる成膜や水素アロイ処理などがあり、プロセスを経るにつれ、酸素ドナーが発生し、キャリア電子が図10のように発生するが、空乏層拡大防止層によりデバイス劣化は発生しない。デバイスプロセス中や組み立て工程中の熱処理時に混入される重金属汚染をゲッタリングするためには酸素析出が必要であり、図8に示すようにデバイス作製領域より深い基板深さ約4~5μm以上では、酸素濃度が7E17~13E17atom/cm3が望ましく、デバイスプロセス中の700°Cから900°Cの熱処理工程で酸素析出核を発生させる。そして、デバイス作製領域では酸素濃度が低くなるように制御し、基板表面での酸素析出核の発生を抑制する。また酸素ドナー発生による発生電子濃度分布は、DRAM製造中の400-500°Cの熱処理により図10に示すようになる。ここで、この発生した電子濃度により高抵抗化し、Nウェル層下部に伸びる空乏層に酸素析出核が含まれないようにするために、空乏層拡大防止層を設ける。この防止層には、発生する電子濃度以上のボロンを例えば2E15~1E17atom/cm3の濃度で含有させる。ここで、図3aに示すようなNウェル間の空乏層接触を防止するためには、ボロン量はより高濃度の方が良いが、あまり高濃度にすると接合電界が強くなり真性接合耐圧が低下するので、3E15~8E15atom/cm3の濃度を含有させるのが望ましい。実施例2まず、ボロン濃度約3E15~8E15atom/cm3かつ酸素濃度が約8E17~13E17atom/cm3のCZ基板表面に、ボロン濃度1E15atom/cm3のエピ層を1~3μm厚さで成膜したシリコンウェハを製造し、このウェハ表面に前記実施例1のDRAMプロセスにてDRAMを製造した。図9は、本実施例によるP型不純物ボロンの分布領域を示す図である。実施例1では、Deep-Nウェル直下に空乏層拡大防止層を形成するためにボロン注入を実施したが、本実施例では、この高エネルギー注入工程は必要ないため、DRAM製造コストが安くなる。また、CZ基板のボロン濃度は2E15~3E15atom/cm3または9E15~1E17atom/cm3でもデバイス特性上問題ないが、ウェル耐圧はわずかに低下するので、上記の範囲が望ましい。さらにエピ層のボロン濃度は1E15atom/cm3以下でもかまわない。実施例3まず、ボロン濃度約1E15atom/cm3かつ酸素濃度が9E17atom/cm3以下のCZ基板表面に、前記実施例1のDRAMプロセスにてDRAMを製造した。この際、前記実施例1で実施した空乏層拡大防止層形成用のボロン注入工程は実施しない。ただし、DRAMデバイス製造終了直前に600°C~700°Cの熱処理を追加する。この熱処理によれば、400°C~500°Cの熱処理で発生していた酸素ドナーが消失し、見かけ上、Nウェル直下の半導体基板中のボロン濃度が高くなり、空乏層拡大を防止する。つまり、Nウェル直下の半導体基板は、キャリア電子濃度よりもボロン濃度が高い空乏層拡大防止層となる。