"半導体層と、前記半導体層上の第1の絶縁層と、前記第1の絶縁層上の電荷蓄積層と、前記電荷蓄積層上の第2の絶縁層と、前記第2の絶縁層上の制御ゲート電極とを具備し、前記第2の絶縁層は、前記電荷蓄積層側から前記制御ゲート電極側に向かって、第1のランタンアルミネート層、ランタンアルミシリケート層及び第2のランタンアルミネート層を備える不揮発性半導体記憶装置。前記第1の絶縁層は、6nm以上の酸化膜換算膜厚を有し、前記第2の絶縁層は、4nm以下の酸化膜換算膜厚を有する請求項1に記載の不揮発性半導体記憶装置。前記第1及び第2のランタンアルミネートの各々は、2nm以上、7nm以下の物理膜厚を有する請求項2に記載の不揮発性半導体記憶装置。前記第1及び第2のランタンアルミネートの各々は、7nmを越える物理膜厚を有し、前記電荷蓄積層の仕事関数をxとし、前記第1及び第2のランタンアルミネートの誘電率をyとしたとき、y13x8425を満たす請求項2に記載の不揮発性半導体記憶装置。前記第1の絶縁層は、75nm以下の酸化膜換算膜厚を有する請求項2に記載の不揮発性半導体記憶装置。実施形態は、カップリング比の増大と書き込み/消去時のリーク電流の低減とを同時に実現する技術を提案する。実施形態によれば、不揮発性半導体記憶装置は、半導体層と、前記半導体層上の第1の絶縁層と、前記第1の絶縁層上の電荷蓄積層と、前記電荷蓄積層上の第2の絶縁層と、前記第2の絶縁層上の制御ゲート電極とを備え、前記第2の絶縁層は、前記電荷蓄積層側から前記制御ゲート電極側に向かって、第1のランタンアルミネート層、ランタンアルミシリケート層及び第2のランタンアルミネート層を備える。以下、図面を参照しながら実施形態を説明する。1.構造フラッシュメモリなどのセルトランジスタは、半導体層上に、第1の絶縁層、電荷蓄積層、第2の絶縁層及び制御ゲート電極の積層構造を有する。半導体層及び電荷蓄積層間のキャパシタンスをCtnlとし、電荷蓄積層及び制御ゲート電極間のキャパシタンスをCipdとしたとき、カップリング比CPRは、CPRCipdで表される。書き込み/消去効率は、カップリング比CPRによりほぼ決まるため、書き込み/消去効率を向上させるためには、Cipdを大きくしてカップリング比CPRを増大させることが必要である。ここで、第2の絶縁層としては、例えば、SiO2高誘電率材料SiO2、SiON高誘電率材料SiON、Si3N4SiO2高誘電率材料SiO2Si3N4、Si3N4SiON高誘電率材料SiONSi3N4などの3.9~10の範囲内の誘電率を持つ絶縁層が使用される。しかし、カップリング比CPRの増大と書き込み/消去時のリーク電流の低減とは、トレードオフの関係にある。例えば、上述のような材料を第2の絶縁層として使用した場合、セルトランジスタの微細化により、書き込み/消去時のリーク電流が抑えられる範囲内で、できる限り第2の絶縁層を薄くしたとしても、十分に大きなカップリング比CPRを得ることが難しい。一方、カップリング比CPRの増大は、電荷蓄積層と制御ゲート電極とが対向する面積を増やすことによっても実現できる。例えば、セルトランジスタの電荷蓄積層を高さ方向に延びる三次元構造とし、その上面及び側面を制御ゲート電極で覆えば、電荷蓄積層と制御ゲート電極とが対向する面積を増やし、Cipdを大きくできる。しかし、この技術は、電荷蓄積層の加工に問題を有する。即ち、電荷蓄積層を三次元化することにより、量産マージンが低下し、歩留まりの低下や製造コストの増大などの問題が発生する。そこで、セルトランジスタが微細化されても、カップリング比の増大と書き込み/消去時のリーク電流の低減とを同時に実現する新たな材料第2の絶縁層の層構造の開発が望まれる。以下に説明する実施例では、上述の問題を解決するために、第2の絶縁層を、LAOLASOLAOの積層構造とする技術を提案する。ここで、LAOとは、ランタンアルミネートのことである。LAOを構成する元素の組成比は特に制限されないが、LaAlが21~1:4の範囲であると安定なため望ましく、最も安定な状態であるのがより望ましい。また、LAOの誘電率は、その組成比や成膜方法などによって制御可能である。また、LASOとは、ランタンアルミシリケートのことである。LASOを構成する元素の組成比は、特に制限されないが、最も安定な状態であるのが望ましい。また、LASOの誘電率も、その組成比や成膜方法などによって制御可能である。この構造により、例えば、第2の絶縁層としてのLAOLASOLAOに印加される電界が30MVcm以上であっても書き込み/消去時のリーク電流を十分に低減できる。これに伴い、第2の絶縁層の絶縁性、トラップ特性及びリテンション特性も改善される。同時に、セルトランジスタが微細化されてもカップリング比の増大を図ることができる。図1は、セルトランジスタの基本構造を示している。半導体層例えば、半導体基板11は、例えば、シリコンである。ソース/ドレイン領域12は、半導体層11の表面領域に配置される。但し、ソース/ドレイン領域12は、省略可能である。なぜなら、例えば、NANDフラッシュメモリのセルトランジスタなどのように、直列接続される複数のセルトランジスタ間の距離が狭くなると、いわゆるフリンジ効果により、ソース/ドレイン領域12がなくても、複数のセルトランジスタを貫通する伝導経路を発生させることができるからである。第1の絶縁層トンネル絶縁層13は、半導体層11上に配置される。電荷蓄積層14は、第1の絶縁層13上に配置される。電荷蓄積層14は、例えば、電気的にフローティング状態の浮遊ゲート電極導電層である。また、電荷蓄積層14は、局所的に電荷をトラップするトラップ層絶縁層であってもよい。第2の絶縁層15は、電荷蓄積層14上に配置される。また、制御ゲート電極16は、第2の絶縁層15上に配置される。第2の絶縁層15は、3層構造を有する。但し、電荷蓄積層14と最下層のLAOとの間に界面層が存在していてもよいし、同様に、電荷蓄積層14と最上層のLAOとの間に界面層が存在していてもよい。次に、上述の基本構造を採用した場合において、カップリング比及びリーク電流が具体的にどのようになるかについてシミュレーションする。セルトランジスタのサイズは、近年のメモリ容量の増大の要求により益々小さくなっているが、世代を問わずに、カップリング比CPRを06以上とすることにより、セルトランジスタの書き込み/消去効率を十分に満足した値にすることができる。そこで、以下のシミュレーションでは、カップリング比CPRを06以上にすることを前提とし、そのときに、リーク電流をできるだけ小さくするためのさらなる条件について提示する。図2は、図1の第1及び第2の絶縁層の酸化膜換算膜厚EquivalentoxidethicknessEOTとカップリング比との関係を示している。ここで、セルトランジスタは、図1に示す構造を有し、半導体層11及び電荷蓄積層14が対向する面積と、電荷蓄積層14及び制御ゲート電極16が対向する面積とは、ほぼ等しいものとするいわゆるフラットセル構造又はそれに近い構造。この場合、図2に示すように、カップリング比CPRが06となるラインは、第1の絶縁層の酸化膜換算膜厚Ttnlnmと第2の絶縁層の酸化膜換算膜厚Tipdnmの一次関数Ttnl15×Tipdで表すことができる。従って、第1の絶縁層の酸化膜換算膜厚がTtnlのとき、第2の絶縁層の酸化膜換算膜厚Tipd以下とすることにより、06以上のカップリング比CPRを実現できる。但し、Tipd×Ttnlである。例えば、第1の絶縁層13として、6nmのシリコン酸化膜酸化膜換算膜厚6nmを用いる必要があるとき、第2の絶縁層15の酸化膜換算膜厚を4nm以下とすることにより、06以上のカップリング比CPRを実現できる。ここで、第1の絶縁層13のリーク特性について検討する。第1の絶縁層13がシリコン酸化膜のとき、第1の絶縁層13のリーク特性を十分に良好な値にするためには、その物理膜厚を6nm以上にすることが必要である。これは、第1の絶縁層13の酸化膜換算膜厚を6nm未満にすると、第1の絶縁層13のリーク特性が劣化し、電荷蓄積層14の電荷保持特性が悪化するからである。従って、例えば、第1の絶縁層13の酸化膜換算膜厚が6nm以上であること、及び、カップリング比CPRが06以上であること、を同時に満たすためには、第2の絶縁層15の酸化膜換算膜厚を常に4nm以下とすれば良い。尚、第1の絶縁層13の酸化膜換算膜厚は、75nm以下であるのが望ましい。これは、電荷蓄積層14内に電荷を注入するときのプログラム電位Vpgmを低くするためである。例えば、第1の絶縁層シリコン酸化膜13の酸化膜換算膜厚を75nm、セルトランジスタのカップリング比CPRを06としたとき、第1の絶縁層13に10MVcmを印加するためには、制御ゲート電極16に125Vを印加する必要がある。しかし、これは、電荷蓄積層14に電荷が蓄積されていない状態例えば、消去状態を前提としたものである。仮に、セルトランジスタの中性閾値消去状態の閾値と書き込み状態の閾値の中間閾値のことを2Vとし、電荷蓄積層14の電位が2Vである場合を考えると、上記と同じ条件で、第1の絶縁層13に10MVcmを印加するためには、制御ゲート電極16に191V4V06を印加する必要がある。即ち、第1の絶縁層13の酸化膜換算膜厚が75nmのとき、プログラム電位Vpgmは、191V以上にしなければならない。一方、書き込みの対象とならない非選択セルのディスターブについて考える。隣接する2つのセルトランジスタの制御ゲート電極間2本のワード線間の絶縁層の耐圧は、8MVcm程度である。このため、2本のワード線の間隔ハーフピッチが10nm程度のときに、それらの間の電位差を8V以下に抑えるためには、非選択セルの制御ゲート電極非選択ワード線に111V以上の転送電位Vpassを印加する必要がある。この時、非選択セルの第1の絶縁層13に印加される電界は、88MVcm以上となる。この場合、1ページデータを書き込むために必要な時間を1msecとし、第1の絶縁層13に88MVcmの電界が印加されるときのトンネル電流リークを1×105Acm2とし、1ブロック内のワード線の数を133本とし、電荷蓄積層14の平面サイズを10nm×10nmとすると、非選択セルに書き込まれる電荷の数は、1×105Acm2×100nm2×1msec/q×1338個以上となる。また、1個の電荷により変化する閾値幅を100mVとすれば、非選択セルにおいては、8個の電荷により08V程度のプログラムディスターブが発生することになる。このディスターブの許容範囲は、2値/多値や、各値間のマージンなどにより変わるが、2値メモリの場合、一般的には、08V程度以下に抑えるのが望ましい。従って、非選択セルのディスターブを08V以下に抑えるために、第1の絶縁層13の酸化膜換算膜厚を75nm以下とし、プログラム電位を低くすることは、セルトランジスタの安定動作にとって非常に有効である。次に、第2の絶縁層15のリーク特性について検討する。第2の絶縁層15は、3層構造を有し、その酸化膜換算膜厚は、上述したように、カップリング比CPRを06以上とするために、4nm以下とするのが望ましい。そこで、以下では、第2の絶縁層15の酸化膜換算膜厚を4nmとしたときに、各層の物理膜厚と第2の絶縁層15のリーク特性との関係がどのようになるか、について説明する。表1は、サンプルセルトランジスタNo1~No11を表している。サンプルNo1~No11において、第2の絶縁層15の酸化膜換算膜厚は、4nmである。また、LAO及びLASOの誘電率は、組成比などにより制御可能であるが、ここでは、LAOの誘電率を19とし、LASOの誘電率を12と仮定する。また、サンプルNo1~No11のエネルギーバンドは、図3に示すように設定されるものとする。例えば、半導体層アクティブエリアAAは、p型シリコンであり、第1の絶縁層トンネル絶縁層TNLは、シリコン酸化膜SiO2であり、電荷蓄積層FGは、p型シリコンであり、制御ゲート電極CGは、金属である。LAOと電荷蓄積層FGとのエネルギーギャップは、195eVであるものとする。表1は、上記条件下での3層構造の各層の物理膜厚を表している。図4は、第2の絶縁層に印加される電界が30MVcmのときのリーク電流特性をサンプルNo1~No11について示している。これによれば、LAOの物理膜厚が2nm~7nmの範囲内において、第2の絶縁層のリーク電流は、LASO単層及びLAO単層で発生するリーク電流よりも小さくなる。即ち、第2の絶縁層を3層構造とすることにより、カップリング比の増大と書き込み/消去時のリーク電流の低減とを同時に実現できる。また、LAOの物理膜厚が4nmのとき、リーク電流は最小となり、その値は、LAO単層で発生するリーク電流の値よりも1桁以上小さい。従って、例えば、LAOの物理膜厚を4nmあるいは3~5nmの範囲に設定してセルトランジスタを形成すれば、書き込み/消去時のリーク電流を最小値にできると共に、製造ばらつきが発生しても、十分なマージンにより、リーク電流がLAO単層の場合よりも大きくなることがない。尚、リーク電流の低減という効果が得られるLAOの物理膜厚の下限は、2nmである。この場合、LASOの物理膜厚は、98nmであり、第2の絶縁層の物理膜厚としては、138nmとなる。また、リーク電流の低減という効果が得られるLAOの物理膜厚の上限は、7nmである。この場合、LASOの物理膜厚は、35nmであり、第2の絶縁層の物理膜厚としては、175nmとなる。従って、LAOの物理膜厚の範囲に対応した第2の絶縁層の物理膜厚の範囲は、138nm以上、175nm以下となる。この効果は、電荷蓄積層内の電荷が制御ゲート電極にリークしようとするときのポテンシャルバリアがLAOとLASOの2層となることに起因する。LAOの物理膜厚が大きくなるに従い、LAOに印加される電界が小さくなり、LAOの物理膜厚が2nmになると、LAO単層のリーク電流よりも小さくなる。また、LAOの物理膜厚が4nmのときにリーク電流が最小値となり、LAOの物理膜厚が4nmを超えると、再び、リーク電流の値が増加する。そして、LAOの物理膜厚が7nmを超えると、電荷蓄積層内の電荷が感じるポテンシャルバリアがLAOのみとなり、LAO単層のリーク電流と同じになる。以上より、第2の絶縁層15の酸化膜換算膜厚が4nm又はそれよりも小さいとき、さらに、LAOの物理膜厚を2nm~7nmの範囲内の値に設定すれば、書き込み/消去時に第2の絶縁層に発生するリーク電流を、LASO単層及びLAO単層のリーク電流よりも小さくすることができる。ところで、文献等においては、LAOの電子障壁は、24eV、誘電率は25と報告されている。そこで、LAOの誘電率を19~25の範囲内で変化させた場合、及び、電荷蓄積層の仕事関数を405~505eVの範囲内で変化させた場合のそれぞれにおいて検証した結果、上述と同様の結果を得ることができた。但し、LAOの誘電率を19未満にしたときは、第2の絶縁層の絶縁性が顕著に低下したため、LAOの誘電率は、19以上に設定するのが望ましい。次に、LAOの物理膜厚が7nmを超える範囲内において、書き込み/消去時のリーク電流を低減する技術について説明する。既に説明したように、図4によれば、第2の絶縁層15の酸化膜換算膜厚が4nm又はそれよりも小さいとき、LAOの物理膜厚が7nmを超えると、第2の絶縁層のリーク電流がLAO単層のリーク電流とほぼ同じになる。これは、既に述べたように、LAOの物理膜厚が7nmを超えると、電荷蓄積層内の電荷が感じるポテンシャルバリアがLAOのみとなるからである。そこで、このような場合においては、LAOの誘電率及び電荷蓄積層の仕事関数を制御することにより、第2の絶縁層のリーク電流をLAO単層のリーク電流よりも小さくする。まず、図4において、30MVcmの電界を印加したときのLAO単層のリーク電流は、001Acm2である。そこで、表1のサンプルNo9及びNo10について、LAOの誘電率と電荷蓄積層の仕事関数とを変化させ、リーク電流が001Acm2となるライン境界値を検証する。このラインは、電荷蓄積層の仕事関数をxとし、LAOの誘電率をyで表すと、図5に示すように、y13x8425...となる。そして、30MVcmの電界を印加したときの第2の絶縁層のリーク電流は、y13x8425の範囲内において001Acm2よりも小さくなり、y13x8425として、書き込み/消去時のリーク電流を低減するのが望ましい。尚、図5によれば、電荷蓄積層の仕事関数xが大きいほど、001Acm2よりも小さいリーク電流を達成するLAOの誘電率yの範囲が広くなる。このため、電荷蓄積層としては、大きな仕事関数を持つ材料から構成するのが望ましい。例えば、電荷蓄積層の仕事関数xを505eV以上にしたとき、LAOの誘電率を19以上にすることにより、リーク電流の削減という効果を得ることができる。また、電荷蓄積層の仕事関数xを445eV以上にしたとき、LAOの誘電率を264以上にすることにより、リーク電流の削減という効果を得ることができる。電荷蓄積層の仕事関数xが505eV以上となる材料としては、PtTaNHfMoNNiPdAuなどが挙げられる。電荷蓄積層の仕事関数xが445eV以上となる材料としては、PtTaNHfMoNNiPdAuWnReWNiSiTiNCuWNなどが挙げられる。上述の説明において、第1の絶縁層は、主として、シリコン酸化膜が用いられるが、これに限られることはない。例えば、第1の絶縁層は、窒素がドープされたシリコン酸化膜でもよいし、シリコン膜とシリコン酸化膜との積層でもよい。但し、上述したように、第1の絶縁層の酸化膜換算膜厚は、6nm~75nmの範囲内にあるのが望ましい。また、電荷蓄積層の最大書き込み閾値をVthmaxとし、仕事関数をyとしたとき、第1の絶縁層トンネル絶縁層内において、伝導体から32eVシリコン酸化膜の電子障壁y405eVCPRVthmaxの範囲内に連続的な準位が存在していてもよい。これは、電荷を電荷蓄積層から半導体層チャネルに移動させるときのアシスト準位となる。例えば、電荷蓄積層から換算した最大書き込み閾値を4Vとし、カップリング比CPRを06とし、仕事関数を405eVとしたとき、電荷蓄積層の電位は、24Vとなる。ここで、第1の絶縁層の伝導帯端から08V以内の位置に連続的な準位があれば、電荷蓄積層の伝導帯端から見たチャネル側の界面準位レベルは、322408eVとなる。即ち、このレベルは、電荷蓄積層の伝導帯と同じエネルギーレベルであるため、第1の絶縁層での電荷のトンネル確率が上昇し、電荷保持特性が劣化する。従って、電荷蓄積層の伝導帯端から見たチャネル側の界面準位レベルは、08eV以下とするのが望ましい。また、電荷蓄積層の仕事関数が505eVのときは、このレベルは、3250540506×418eV以下とすればよい。なお、第1の絶縁層トンネル絶縁層内の準位は、GeNCSi等の不純物を添加することで形成できる。2.製造方法図1のセルトランジスタの製造方法を説明する。ここでは、半導体層チャネル及び電荷蓄積層が対向する面積と、電荷蓄積層及び制御ゲート電極16が対向する面積とがほぼ等しい、いわゆるフラットセル構造のメモリセルアレイを例とする。図6乃至図16は、フラットセル構造のセルトランジスタの製造方法を示している。これらの図において、x方向及びy方向は、半導体層例えば、半導体基板11の表面に平行であり、かつ、互いに直交する。また、x方向は、制御ゲート電極ワード線16a,16b,16cが延びる方向であり、かつ、セルトランジスタFETFieldEffectTransistorのチャネル幅に平行な方向である。y方向は、セルトランジスタのチャネル長に平行な方向である。まず、図6に示すように、不純物がドーピングされた半導体層11を希フッ酸処理し、半導体層11の表面を水素により終端化する。また、半導体層11と未反応、又は、半導体層11をエッチングすることがないガス例えば、窒素ガスが満たされたチャンバー内において、温度を700°C程度に設定することにより、半導体層11の表面から水素を完全に脱離させる。次に、図7に示すように、熱酸化法により、半導体層11上に、6nm~75nmの酸化膜換算膜厚を有する第1の絶縁層例えば、シリコン酸化膜13を形成する。続けて、図8に示すように、CVDにより、第1の絶縁層13上に電荷蓄積層14及びハードマスク層21を形成する。電荷蓄積層14は、例えば、5nm~10nmの物理膜厚を有するボロンドープトポリシリコンである。次に、図9に示すように、PEPにより、ハードマスク層21をパターニングした後、ハードマスク層21をマスクにして、RIEにより、電荷蓄積層14、第1の絶縁層13及び半導体層11をエッチングする。その結果、素子分離トレンチTが形成される。次に、図10に示すように、CVD法により、素子分離トレンチTを完全に満たす素子分離絶縁層例えば、シリコン酸化膜22を形成する。また、CMPより、図9のハードマスク層21が露出するまで、素子分離絶縁層22を研磨すると、素子分離絶縁層22は、素子分離トレンチT内に残存する。この後、図9のハードマスク層21を選択的に除去する。また、希フッ酸溶液を用いて素子分離絶縁層22をエッチバックし、電荷蓄積層14の側面の一部上面側の側面を露出させる。この時、電荷蓄積層14の上面側の角部図10のx方向の断面を参照Eもエッチバックされるため、その角部Eは、テーパ状又はラウンド状に変化する。次に、図11に示すように、ALDにより、電荷蓄積層14上に、電極間絶縁層としての第2の絶縁層15を形成する。本例では、第2の絶縁層15は、約4nmの物理膜厚を持つLaAlO3層15a、約73nmの物理膜厚を持つLaAlSiO層15b、及び、約4nmの物理膜厚を持つLaAlO3層15cを備える。次に、図12に示すように、CVDにより、第2の絶縁層15上に、約100nmの物理膜厚を持つ制御ゲート電極16を形成する。本例では、制御ゲート電極16は、ボロンドープトポリシリコン層16a、タングステンナイトライド層16b、及び、タングステン層16cを備える。また、PEP及びRIEにより、制御ゲート電極16、第2の絶縁層15、及び、電荷蓄積層14をパターニングすることにより、セルトランジスタが完成する。次に、図13に示すように、セルトランジスタの制御ゲート電極16をマスクにして、イオン注入を用いて、半導体層11内に不純物を注入することにより、ソース/ドレイン領域12を形成する。但し、ソース/ドレイン領域12の形成は、省略してもよい。セルトランジスタが微細化されると、フリンジ効果により、ソース/ドレイン領域12が存在しなくても、セルトランジスタに伝導経路を発生させることができるからである。最後に、電荷蓄積層14、第2の絶縁層15及び制御ゲート電極16を覆う保護層例えば、シリコン窒化膜17を形成した後、CVDにより、セルトランジスタを覆う層間絶縁層例えば、シリコン酸化膜18を形成する。尚、上述の製造方法において、電荷蓄積層14の上面は、完全にフラットであってもよい。例えば、電荷蓄積層14の上面を素子分離絶縁層22の上面と同じ又はほぼ同じにすれば、半導体層11及び電荷蓄積層14が対向する面積と、電荷蓄積層14及び制御ゲート電極16が対向する面積とがほぼ等しい完全フラットセル構造を実現できる。また、本実施例は、既に述べたように、フラットセル構造又はそれに近い構造を前提とする。この場合、電荷蓄積層14の幅Wと高さHとの比アスペクト比H/Wは、2以下であるのが望ましい図13参照。但し、電荷蓄積層14の幅Wは、x方向の幅及びy方向の幅のうち狭いほうの幅を意味するものとする。図14は、上述の製造方法の第1の変形例を示している。この変形例の特徴は、電荷蓄積層14と第2の絶縁層15との間に第1の界面層19aが形成され、かつ、第2の絶縁層15と制御ゲート電極16との間に第2の界面層19bが形成される点にある。第1の界面層19aは、例えば、LaAlO3層15aが、電荷蓄積層14中又は素子分離絶縁層22中の元素と反応することによりできる層である。電荷蓄積層14中又は素子分離絶縁層22がSiを有しているとき、第1の界面層19aは、例えば、LaAlSiO層である。また、第2の界面層19bは、例えば、LaAlO3層15cが、制御ゲート電極16の最下層16a中の元素と反応することによりできる層である。最下層16aがSiを有しているとき、第2の界面層19bは、例えば、LaAlSiO層である。図15及び図16は、上述の製造方法の第2の変形例を示している。この変形例の特徴は、素子分離領域の一部をエアーギャップキャビティ20にする点にある。まず、図15に示すように、PEP及びRIEにより、制御ゲート電極16、第2の絶縁層15、及び、電荷蓄積層14をパターニングし、セルトランジスタを完成させるまでの工程を、上述の製造方法と同じ方法により実行する図6乃至図12参照。この後、制御ゲート電極16のy方向の側面側のスペースから薬液を素子分離絶縁層22上に供給し、素子分離絶縁層22を選択的にエッチングする。その結果、主に、半導体層11の上面よりも上にある素子分離絶縁層22が除去され、2つの電荷蓄積層14間にエアーギャップキャビティ20が形成される。ここで、素子分離絶縁層22は、全て除去することも可能であるが、少なくとも2つの電荷蓄積層14間にエアーギャップ20を形成すれば、セルトランジスタに生じる寄生容量の低減によるカップリング比CPRの向上に貢献できる。次に、図16に示すように、セルトランジスタの制御ゲート電極16をマスクにして、イオン注入を用いて、半導体層11内に不純物を注入することにより、ソース/ドレイン領域12を形成する。但し、既に述べたように、ソース/ドレイン領域12の形成は、省略してもよい。最後に、電荷蓄積層14、第2の絶縁層15及び制御ゲート電極16を覆う保護層例えば、シリコン窒化膜17を形成した後、CVDにより、セルトランジスタを覆う層間絶縁層例えば、シリコン酸化膜18を形成する。3.適用例図1のセルトランジスタは、フラッシュメモリなどの不揮発性半導体記憶装置のメモリセルに適用可能である。例えば、2値/多値NANDフラッシュメモリや、三次元構造のNANDフラッシュメモリなどのメモリセルに本実施例を適用できる。二次元構造のNANDフラッシュメモリでは、メモリセルは、半導体基板例えば、シリコン基板上に形成されるが、三次元構造のNANDフラッシュメモリでは、メモリセルは、半導体基板上の半導体層例えば、シリコンピラー、シリコンフィンなど上に形成される。尚、半導体層と言ったときは、半導体基板上の半導体層の他、半導体基板も含むものとする。また、1つのメモリセルに記憶させるデータ数を増加させる多値化が進むにつれて、各データ閾値間のマージンが小さくなる。このため、書き込み/消去時のリーク電流を抑えて、高精度に閾値を制御することが重要になる。上述の実施例によれば、カップリング比の増大と書き込み/消去時のリーク電流の低減とを同時に実現するため、本実施例は、特に、多値化された不揮発性半導体記憶装置に有効である。4.むすび実施形態によれば、カップリング比の増大と書き込み/消去時のリーク電流の低減とを同時に実現することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"