複数のメモリセルがマトリクス状に配設されたメモリセルアレイと、ロウアドレス信号に応じて前記メモリセルアレイの特定行を選択するロウデコーダと、カラムアドレス信号に応じて前記メモリセルアレイの特定列を選択するカラムデコーダと、前記ロウアドレス信号を保持し且つ前記ロウアドレス信号を前記ロウデコーダに出力するロウアドレスラッチと、前記カラムアドレス信号を保持し且つ前記カラムアドレス信号を前記カラムデコーダに出力するカラムアドレスラッチと、を有し、前記メモリセルは、酸化物半導体によってチャネル領域が形成されるトランジスタのソース及びドレインの一方が電気的に接続されたノードにおいてデータの保持を行い、前記ロウアドレスラッチに対する前記ロウアドレス信号の供給及び前記カラムアドレスラッチに対する前記カラムアドレス信号の供給が、共通の配線を介して行われることを特徴とする半導体装置。請求項1において、前記メモリセルにおける保持データが多値化されていることを特徴とする半導体装置。請求項1又は請求項2において、前記ロウアドレスラッチ及び前記カラムアドレスラッチの少なくとも一方が前記酸化物半導体によってチャネル領域が形成されるトランジスタを用いて構成されることを特徴とする半導体装置。ところで、上述した記憶装置の記憶容量保存できるデータ量を大きくするための開発が盛んに行われている。ただし、記憶容量の増大には、回路規模の増大が伴う。そのため、メモリセルの保持データの多値化メモリセルにおいて2ビット以上のデータを保持させることなどを図ることによって、回路規模の増大を抑制することが必要とされる。例えば、上述したフラッシュメモリにおいては、フローティングゲートに保持させる電荷量を制御することによって保持データの多値化を図ることが可能である。すなわち、当該電荷量に応じてトランジスタのしきい値電圧を所望の値に制御でき、この値を判別することで保持データの判別が可能である。ただし、フローティングゲートに保持可能な電荷量は限られており、当該電荷量を細かく制御することは困難である。また、同一工程によって作製したトランジスタであっても、しきい値電圧などの特性にバラツキが存在する。そのため、メモリセルにおいて保持データの多値化を図る場合、正確なデータを保持できない蓋然性が高くなる。上述の課題に鑑み、本発明の一態様は、メモリセルの保持データが多値化された場合であっても正確なデータを保持することが可能なメモリセルを有する半導体装置を供給することを目的の一とする。本発明の一態様は、複数のメモリセルがマトリクス状に配設されたメモリセルアレイと、ロウアドレス信号に応じて前記メモリセルアレイの特定行を選択するロウデコーダと、カラムアドレス信号に応じて前記メモリセルアレイの特定列を選択するカラムデコーダと、前記ロウアドレス信号を保持し且つ前記ロウアドレス信号を前記ロウデコーダに出力するロウアドレスラッチと、前記カラムアドレス信号を保持し且つ前記カラムアドレス信号を前記カラムデコーダに出力するカラムアドレスラッチと、を有し、前記メモリセルは、酸化物半導体によってチャネル領域が形成されるトランジスタのソース及びドレインの一方が電気的に接続されたノードにおいてデータの保持を行い、前記ロウアドレスラッチに対する前記ロウアドレス信号の供給及び前記カラムアドレスラッチに対する前記カラムアドレス信号の供給が、共通の配線を介して行われることを特徴とする半導体装置である。なお、当該酸化物半導体は、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低いことを特徴とする。このような酸化物半導体によってトランジスタのチャネル領域が形成されることで、オフ電流リーク電流が極めて低いトランジスタを実現することができる。加えて、当該酸化物半導体は、電子供与体ドナーとなり得る水分または水素などの不純物濃度が低減されたi型真性半導体又はi型に限りなく近い酸化物半導体purifiedOSであることが好ましい。これにより、酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流リーク電流をさらに低減することが可能である。具体的には、当該酸化物半導体は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyによる水素濃度の測定値が、5×1019atoms/cm3以下、好ましくは5×1018atoms/cm3以下、より好ましくは5×1017atoms/cm3以下である。また、ホール効果測定により測定できる当該酸化物半導体のキャリア密度は、1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満である。また、酸化物半導体のバンドギャップは、2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。ここで、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで行う水素濃度の分析について触れておく。SIMS分析は、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をSIMSで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の最大値または最小値を、当該膜中の水素濃度として採用する。さらに、当該膜が存在する領域において、最大値を有する山型のピーク、最小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている神谷、野村、細野、アモルファス酸化物半導体の物性とデバイス開発の現状、固体物理、2009年9月号、Vol.44、pp.621-633.。しかし、このような指摘は適切でない。アルカリ金属及びアルカリ土類金属は酸化物半導体にとっては悪性の不純物であり、少ないほうがよい。特にアルカリ金属のうち、ナトリウムNaは酸化物半導体に接する絶縁層が酸化物であった場合、その中に拡散し、Naとなる。また、酸化物半導体内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化例えば、ノーマリオン化しきい値の負へのシフト、移動度の低下等をもたらす。加えて、特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物半導体中の水素濃度が5×1019atoms/cm3以下、特に5×1018atoms/cm3以下である場合には、アルカリ金属の濃度を低減することが強く求められる。具体的には、当該酸化物半導体には、二次イオン質量分析法によって得られる濃度の最低値が、ナトリウムNaは5×1016atoms/cm3以下、好ましくは1×1016atoms/cm3以下、さらに好ましくは1×1015atoms/cm3以下であること、リチウムLiは5×1015atoms/cm3以下、好ましくは1×1015atoms/cm3以下であること、及びカリウムKは5×1015atoms/cm3以下、好ましくは1×1015atoms/cm3以下であることが求められる。なお、酸化物半導体は、四元系金属酸化物であるIn-Sn-Ga-Zn系酸化物半導体、三元系金属酸化物であるIn-Ga-Zn系酸化物半導体、In-Sn-Zn系酸化物半導体、In-Al-Zn系酸化物半導体、Sn-Ga-Zn系酸化物半導体、Al-Ga-Zn系酸化物半導体、Sn-Al-Zn系酸化物半導体、二元系金属酸化物であるIn-Zn系酸化物半導体、Sn-Zn系酸化物半導体、Al-Zn系酸化物半導体、Zn-Mg系酸化物半導体、Sn-Mg系酸化物半導体、In-Mg系酸化物半導体、In-Ga系酸化物半導体、及びIn系酸化物半導体、Sn系酸化物半導体、Zn系酸化物半導体などを用いることができる。なお、本明細書においては、例えば、In-Sn-Ga-Zn系酸化物半導体とは、インジウムIn、錫Sn、ガリウムGa、亜鉛Znを有する金属酸化物、という意味であり、その組成比は特に問わない。また、上記酸化物半導体は、シリコンを含んでいてもよい。また、本明細書において、酸化物半導体は、例えば、化学式InMO3ZnOmm>0で表記することができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を指す。本発明の一態様の半導体装置は、酸化物半導体によってチャネル領域が形成されるトランジスタのソース及びドレインの一方が電気的に接続されたノードにおいてデータの保持を行うメモリセルを有する。なお、当該トランジスタのオフ電流リーク電流の値は、極めて低い。そのため、当該ノードの電位を所望の値に設定後、当該トランジスタをオフ状態とすることで当該電位を一定又はほぼ一定に維持することが可能である。これにより、当該メモリセルにおいて、正確なデータの保持が可能となる。また、当該ノードは、当該トランジスタのソース及びドレインの一方に電気的に接続されている。そのため、当該ノードの電位は、当該トランジスタを介した電荷の授受によって容易に制御できる。すなわち、当該メモリセルでは、容易に保持データの多値化を行うことが可能である。加えて、当該ノードにおいて保持されるデータは、上述したフラッシュメモリなどと比較して特定の半導体素子から受ける影響が少ない。すなわち、当該メモリセルは、半導体素子の特性バラツキなどに大きく依存することなくデータの保持を行うことが可能である。これにより、電位を細分化して当該ノードにおける保持データとすることができる。また、本発明の一態様の半導体装置では、ロウアドレス信号の供給及びカラムアドレス信号の供給が共通の配線を介して行われる。そのため、当該半導体装置のピン数を低減することが可能である。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。まず、本発明の一態様の半導体装置について図1を参照して説明する。<半導体装置の構成例>図1Aは、本発明の一態様の半導体装置の構成例を示す図である。図1Aに示す半導体装置は、複数のメモリセル30がマトリクス状に配設されたメモリセルアレイ10と、ロウアドレス信号に応じてメモリセルアレイ10の特定行を選択するロウデコーダ11と、カラムアドレス信号に応じてメモリセルアレイ10の特定列を選択するカラムデコーダ12と、ロウアドレス信号を保持し且つロウアドレス信号をロウデコーダ11に出力するロウアドレスラッチ21と、カラムアドレス信号を保持し且つカラムアドレス信号をカラムデコーダ12に出力するカラムアドレスラッチ22と、それぞれがロウアドレスラッチ21及びカラムアドレスラッチ22に電気的に接続された、第1のアドレス信号AS1を供給する配線第1のアドレス信号線ともいう乃至第nのアドレス信号ASnnは、3以上の自然数を供給する配線第nのアドレス信号線ともいうと、を有する。なお、図1Aに示す半導体装置においては、行及び列を選択することで特定のメモリセル30が選択され図1Aでは、斜線を付したメモリセル30が該当、メモリセル30に対してデータの書き込み又は読み出しを行うことが可能である。また、第1のアドレス信号AS1乃至第nのアドレス信号ASnのそれぞれは、第1の期間においてロウアドレス信号を示し、当該第1の期間と異なる期間である第2の期間においてカラムアドレス信号を示す信号である。つまり、図1Aに示す半導体装置では、当該第1の期間においてロウアドレス信号をロウアドレスラッチ21に格納し、且つ当該第2の期間においてカラムアドレス信号をカラムアドレスラッチ22に格納することが可能である。これにより図1Aに示す半導体装置においては、ロウアドレス信号の供給及びカラムアドレス信号の供給を共通の配線を介して行うことが可能である。そのため、当該半導体装置のピン数を低減することが可能である。なお、メモリセルアレイ10にメモリセル30が2n行2n列に配設されている場合には、第1のアドレス信号線乃至第nのアドレス信号線の全てがロウアドレスラッチ21及びカラムアドレスラッチ22の双方に電気的に接続される必要があるが、メモリセルアレイ10の行数と列数が異なる場合はその必要はない。すなわち、メモリセルアレイ10にメモリセル30が2n行2m列mは、n未満の自然数に配設される場合は、カラムアドレスラッチ22には第1のアドレス信号線乃至第nのアドレス信号線の少なくともm本のアドレス信号線が電気的に接続されればよい。同様に、メモリセルアレイ10にメモリセル30が2m行2n列に配設される場合は、ロウアドレスラッチ21には第1のアドレス信号線乃至第nのアドレス信号線の少なくともm本のアドレス信号線が電気的に接続されればよい。端的に述べると、メモリセルアレイ10に配設された特定のメモリセル30をデコーダロウデコーダ11及びカラムデコーダ12によって選択できるように、アドレス信号ロウアドレス信号及びカラムアドレス信号を供給する配線アドレス信号線を適宜設ければよい。また、図1Aに示す半導体装置においては、2つのラッチロウアドレスラッチ21及びカラムアドレスラッチ22のそれぞれに対して共通のアドレス信号線を介してアドレス信号ロウアドレス信号又はカラムアドレス信号が供給される構成としているが、より多くのラッチを用いてアドレス信号線の本数をさらに低減することも可能である。例えば、第1のロウアドレスラッチ、第2のロウアドレスラッチ、第1のカラムアドレスラッチ、及び第2のカラムアドレスラッチを設け、当該4つのラッチのそれぞれに対して共通のアドレス信号線を介してアドレス信号を供給することでアドレス信号線の本数を半減することも可能である。図1Bは、図1Aに示した半導体装置が有するメモリセルの構成例を示す図である。図1Bに示すメモリセル30は、酸化物半導体OSによってチャネル領域が形成されるトランジスタ31と、トランジスタ31がオフ状態となることによって浮遊状態となるノード32とを有する。なお、メモリセル30は、ノード32の電位の値をデータとして保持することが可能なメモリセルである。また、ノード32は、トランジスタ31のソース及びドレインの一方に電気的に接続されている。そのため、ノード32の電位は、トランジスタ31を介した電荷の授受によって容易に制御できる。すなわち、メモリセル30では、容易に保持データの多値化を行うことが可能である。加えて、ノード32において保持されるデータは、上述したフラッシュメモリなどと比較して特定の半導体素子から受ける影響が少ない。すなわち、メモリセル30は、半導体素子の特性バラツキなどに大きく依存することなくデータの保持を行うことが可能である。これにより、電位を細分化してノード32における保持データとすることができる。例えば、0V、1V、2V、及び3Vのそれぞれをノード32に保持される電位とすることでメモリセル30の保持データを4値とするのではなく、0V、0.25V、0.5V、及び0.75Vのそれぞれをノード32に保持される電位とすることでメモリセル30の保持データを4値とすることができる。<酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流>ここで、酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流リーク電流を測定した結果について示す。まず、上記測定に用いたトランジスタの作製方法について図2を参照して説明する。始めに、ガラス基板50上に膜厚100nmの窒化シリコン層及び膜厚150nmの酸化窒化シリコン層の積層からなる下地層51をCVD法により形成した図2A参照。次いで、当該下地層51上に膜厚100nmのタングステン層をスパッタリング法により形成した。さらに、当該タングステン層をフォトリソグラフィ法を用いて選択的にエッチングすることでゲート層52を形成した図2B参照。次いで、下地層51上及びゲート層52上に膜厚100nmの酸化窒化シリコン層からなるゲート絶縁層53をCVD法により形成した図2C参照。次いで、ゲート絶縁層53上に膜厚25nmの酸化物半導体層をスパッタリング法により形成した。なお、当該酸化物半導体層の形成には、In2O3:Ga2O3:ZnO=1:1:2[mol]の金属酸化物ターゲットを用いた。また、当該酸化物半導体層の形成は、基板温度を200°C、チャンバー内圧を0.6Pa、直流電源を5kW、酸素及びアルゴンの混合雰囲気酸素流量50sccm、アルゴン流量50sccmという条件において行っている。さらに、当該酸化物半導体層をフォトリソグラフィ法を用いて選択的にエッチングすることで酸化物半導体層54を形成した図2D参照。次いで、窒素及び酸素の混合雰囲気窒素80、酸素20下で450°C、1時間の熱処理を行った。次いで、フォトリソグラフィ法を用いてゲート絶縁層53を選択的にエッチングした図示しない。なお、当該エッチング工程は、ゲート層52と、後に形成される導電層とのコンタクトホールを形成するための工程である。次いで、ゲート絶縁層53及び酸化物半導体層54上に膜厚100nmのチタン層、膜厚200nmのアルミニウム層、及び膜厚100nmのチタン層の積層をスパッタリング法により形成した。さらに、当該積層をフォトリソグラフィ法を用いて選択的にエッチングすることでソース層55a及びドレイン層55bを形成した図2E参照。次いで、窒素雰囲気下で300°C、1時間の熱処理を行った。次いで、ゲート絶縁層53、酸化物半導体層54、ソース層55a、及びドレイン層55b上に膜厚300nmの酸化シリコン層からなる保護絶縁層56を形成した。さらに、保護絶縁層56をフォトリソグラフィ法を用いて選択的にエッチングした図2F参照。なお、当該エッチング工程は、ゲート層、ソース層、及びドレイン層と、後に形成される導電層とのコンタクトホールを形成するための工程である。次いで、保護絶縁層56上に膜厚1.5μmのアクリル層を塗布し、該アクリル層を選択的に露光することによって平坦化絶縁層57を形成した図2G参照。さらに、窒素雰囲気下で250°C、1時間の熱処理を行うことで、アクリル層からなる平坦化絶縁層57を焼き固めた。次いで、平坦化絶縁層57上に膜厚200nmのチタン層をスパッタリング法により形成した。さらに、当該チタン層をフォトリソグラフィ法を用いて選択的にエッチングすることでゲート層52に接続する導電層図示しない、ソース層55aに接続する導電層58a、及びドレイン層55bに接続する導電層58bを形成した図2H参照。次いで、窒素雰囲気下で250°C、1時間の熱処理を行った。以上の工程によって、上記測定に用いたトランジスタを作製した。さらに、上記測定に用いた特性評価用回路によるオフ電流の値の算出方法について以下に説明する。特性評価用回路による電流測定について、図3を用いて説明する。図3は、特性評価用回路を説明するための図である。まず、特性評価用回路の回路構成について図3Aを用いて説明する。図3Aは、特性評価用回路の回路構成を示す回路図である。図3Aに示す特性評価用回路は、複数の測定系801を備える。複数の測定系801は、互いに並列に接続される。ここでは、8個の測定系801が並列に接続される構成とする。複数の測定系801を用いることにより、同時に複数の測定を行うことができる。測定系801は、トランジスタ811と、トランジスタ812と、容量素子813と、トランジスタ814と、トランジスタ815と、を含む。トランジスタ811、トランジスタ812、トランジスタ814、及びトランジスタ815は、Nチャネル型の電界効果トランジスタである。トランジスタ811のソース及びドレインの一方には、電圧V1が入力され、トランジスタ811のゲートには、電圧Vext_aが入力される。トランジスタ811は、電荷注入用のトランジスタである。トランジスタ812のソース及びドレインの一方は、トランジスタ811のソース及びドレインの他方に接続され、トランジスタ812のソース及びドレインの他方には、電圧V2が入力され、トランジスタ812のゲートには、電圧Vext_bが入力される。トランジスタ812は、リーク電流評価用のトランジスタである。なお、ここでのリーク電流とは、トランジスタのオフ電流を含むリーク電流である。容量素子813の一方の電極は、トランジスタ811のソース及びドレインの他方に接続され、容量素子813の他方の電極には、電圧V2が入力される。なお、ここでは、電圧V2は、0Vである。トランジスタ814のソース及びドレインの一方には、電圧V3が入力され、トランジスタ814のゲートは、トランジスタ811のソース及びドレインの他方に接続される。なお、トランジスタ814のゲートと、トランジスタ811のソース及びドレインの他方、トランジスタ812のソース及びドレインの一方、並びに容量素子813の一方の電極との接続箇所をノードAともいう。なお、ここでは、電圧V3は、5Vである。トランジスタ815のソース及びドレインの一方は、トランジスタ814のソース及びドレインの他方に接続され、トランジスタ815のソース及びドレインの他方には、電圧V4が入力され、トランジスタ815のゲートには、電圧Vext_cが入力される。なお、ここでは、電圧Vext_cは、0.5Vである。さらに、測定系801は、トランジスタ814のソース及びドレインの他方と、トランジスタ815のソース及びドレインの一方との接続箇所の電圧を出力電圧Voutとして出力する。ここでは、トランジスタ811として、図2を用いて説明した作製方法によって形成される、チャネル長L=10μm、チャネル幅W=10μmのトランジスタを用いる。また、トランジスタ814及びトランジスタ815として、図2を用いて説明した作製方法によって形成される、チャネル長L=3μm、チャネル幅W=100μmのトランジスタを用いる。なお、少なくともトランジスタ812は、図3Bに示すようにゲート層52及びソース層55aと、ゲート層52及びドレイン層55bとが重畳せず、幅1μmのオフセット領域を有する。当該オフセット領域を設けることにより、寄生容量を低減することができる。さらに、トランジスタ812としては、チャネル長L及びチャネル幅Wの異なる6つのトランジスタのサンプルSMPともいうを用いる表1参照。図3Aに示すように、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、電荷注入の際に、リーク電流評価用のトランジスタを常にオフ状態に保つことができる。また、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、それぞれのトランジスタを適切なサイズとすることができる。また、リーク電流評価用トランジスタのチャネル幅Wを、電荷注入用のトランジスタのチャネル幅Wよりも大きくすることにより、特性評価回路において、リーク電流評価用トランジスタに生じるリーク電流以外のリーク電流成分を相対的に小さくすることができる。その結果、リーク電流評価用トランジスタのリーク電流を高い精度で測定することができる。同時に、電荷注入の際に、リーク電流評価用トランジスタを一度オン状態とする必要がないため、リーク電流評価用トランジスタのチャネル領域の電荷の一部がノードAに流れ込むことによるノードAの電圧変動の影響もない。次に、図3Aに示す特性評価回路のリーク電流測定方法について、図3Cを用いて説明する。図3Cは、図3Aに示す特性評価回路を用いたリーク電流測定方法を説明するためのタイミングチャートである。図3Aに示す特性評価回路を用いたリーク電流測定方法は、書き込み期間及び保持期間に分けられる。それぞれの期間における動作について、以下に説明する。書き込み期間では、電圧Vext_bとして、トランジスタ812がオフ状態となるような電圧VL-3Vを入力する。また、電圧V1として、書き込み電圧Vwを入力した後、電圧Vext_aとして、トランジスタ811がオン状態となるような電圧VH5Vを一定期間入力する。これによって、ノードAに電荷が蓄積され、ノードAの電圧は、書き込み電圧Vwと同等の値になる。その後、電圧Vext_aとして、トランジスタ811がオフ状態となるような電圧VLを入力する。その後、電圧V1として、電圧VSS0Vを入力する。また、保持期間では、ノードAが保持する電荷量の変化に起因して生じるノードAの電圧の変化量の測定を行う。電圧の変化量から、トランジスタ812のソースとドレインとの間を流れる電流値を算出することができる。以上により、ノードAの電荷の蓄積とノードAの電圧の変化量の測定とを行うことができる。このとき、ノードAの電荷の蓄積及びノードAの電圧の変化量の測定蓄積及び測定動作ともいうを繰り返し行う。まず、第1の蓄積及び測定動作を15回繰り返し行う。第1の蓄積及び測定動作では、書き込み期間に書き込み電圧Vwとして5Vの電圧を入力し、保持期間に1時間の保持を行う。次に、第2の蓄積及び測定動作を2回繰り返し行う。第2の蓄積及び測定動作では、書き込み期間に書き込み電圧Vwとして3.5Vの電圧を入力し、保持期間に50時間の保持を行う。次に、第3の蓄積及び測定動作を1回行う。第3の蓄積及び測定動作では、書き込み期間に書き込み電圧Vwとして4.5Vの電圧を入力し、保持期間に10時間の保持を行う。蓄積及び測定動作を繰り返し行うことにより、測定した電流値が、定常状態における値であることを確認することができる。言い換えると、ノードAを流れる電流IAのうち、過渡電流測定開始後から時間経過とともに減少していく電流成分を除くことができる。その結果、より高い精度でリーク電流を測定することができる。一般に、ノードAの電圧VAは、出力電圧Voutの関数として式1のように表される。また、ノードAの電荷QAは、ノードAの電圧VA、ノードAに接続される容量CA、定数constを用いて、式2のように表される。ここで、ノードAに接続される容量CAは、容量素子813の容量と容量素子813以外の容量成分の和である。ノードAの電流IAは、ノードAに流れ込む電荷またはノードAから流れ出る電荷の時間微分であるから、ノードAの電流IAは、式3のように表される。なお、ここでは、Δtを約54000secとする。このように、ノードAに接続される容量CAと、出力電圧Voutから、リーク電流であるノードAの電流IAを求めることができるため、特性評価回路のリーク電流を求めることができる。次に、上記特性評価回路を用いた測定方法による出力電圧の測定結果及び該測定結果より算出した特性評価回路のリーク電流の値について、図4を用いて説明する。図4Aに、SMP1、SMP2、及びSMP3におけるトランジスタの上記測定第1の蓄積及び測定動作に係る経過時間Timeと、出力電圧Voutとの関係を示し、図4Bに、上記測定に係る経過時間Timeと、該測定によって算出された電流IAとの関係を示す。測定開始後から出力電圧Voutが変動しており、定常状態に到るためには10時間以上必要であることがわかる。また、図5に、上記測定により得られた値から見積もられたSMP1乃至SMP6におけるノードAの電圧とリーク電流の関係を示す。図5では、例えばSMP4において、ノードAの電圧が3.0Vの場合、リーク電流は28yA/μmである。リーク電流にはトランジスタ812のオフ電流も含まれるため、トランジスタ812のオフ電流も28yA/μm以下とみなすことができる。また、図6乃至図8に、85°C、125°C、及び150°Cにおける上記測定により見積もられたSMP1乃至SMP6におけるノードAの電圧とリーク電流の関係を示す。図6乃至図8に示すように、150°Cの場合であっても、リーク電流は、100zA/μm以下であることがわかる。以上のように、酸化物半導体によってチャネル領域が形成されるトランジスタを用いた特性評価用回路において、リーク電流が十分に低いため、該トランジスタのオフ電流が十分に小さいことがわかる。また、該トランジスタのオフ電流は、温度が上昇した場合であっても十分に低いことがわかる。<本明細書で開示される半導体装置について>本明細書で開示される半導体装置は、酸化物半導体によってチャネル領域が形成されるトランジスタのソース及びドレインの一方が電気的に接続されたノードにおいてデータの保持を行うメモリセルを有する。なお、当該トランジスタのオフ電流リーク電流は、極めて低い。そのため、当該ノードの電位を所望の値に設定後、当該トランジスタをオフ状態とすることで当該電位を一定又はほぼ一定に維持することが可能である。これにより、当該メモリセルにおいて、正確なデータの保持が可能となる。また、当該ノードは、当該トランジスタのソース及びドレインの一方に電気的に接続されている。そのため、当該ノードの電位は、当該トランジスタを介した電荷の授受によって容易に制御できる。すなわち、当該メモリセルでは、容易に保持データの多値化を行うことが可能である。加えて、当該ノードにおいて保持されるデータは、上述したフラッシュメモリなどと比較して特定の半導体素子から受ける影響が少ない。すなわち、当該メモリセルは、半導体素子の特性バラツキなどに大きく依存することなくデータの保持を行うことが可能である。これにより、電位を細分化して当該ノードにおける保持データとすることができる。また、本明細書で開示される半導体装置では、ロウアドレス信号の供給及びカラムアドレス信号の供給が共通の配線を介して行われる。そのため、当該半導体装置のピン数を低減することが可能である。<具体例>上述した半導体装置の具体例について図9~図22を参照して説明する。<メモリセル30の具体例1>図9Aは、上述したメモリセル30の具体例を示す回路図である。図9Aに示すメモリセル30は、ゲートが書き込みワード線35に電気的に接続され、ソース及びドレインの一方が書き込みビット線38に電気的に接続されたトランジスタ31と、ゲートがトランジスタ31のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方が読み出しビット線37に電気的に接続され、ソース及びドレインの他方が固定電位線39に電気的に接続されたトランジスタ33と、一方の電極がトランジスタ31のソース及びドレインの他方並びにトランジスタ33のゲートに電気的に接続され、他方の電極が読み出しワード線36に電気的に接続された容量素子34と、を有する。なお、ノード32は、トランジスタ31のソース及びドレインの他方、トランジスタ33のゲート、及び容量素子34の一方の電極が電気的に接続するノードである。また、固定電位線39に供給される電位として、接地電位GND又は0Vなどを適用することが可能である。また、トランジスタ31は、酸化物半導体OSによってチャネル領域が形成されるトランジスタであるが、トランジスタ33のチャネル領域を形成する半導体材料は特に限定されない。図9Aに示すメモリセル30では、ノード32の電位に応じて、トランジスタ33のスイッチングを制御することが可能である。加えて、ノード32の電位は、読み出しワード線36との容量結合によって制御することが可能である。そのため、図9Aに示すメモリセル30では、多値の情報を記憶することが可能である。すなわち、読み出しワード線36の電位が異なる複数の条件においてトランジスタ33の状態オン状態又はオフ状態を判別することで、ノード32の電位が多値化されていても読み出しを行うことが可能である。なお、当該読み出しは、トランジスタ33を用いて構成された分圧回路の出力信号を判別することなどによって行うことができる。また、図9Aに示すメモリセル30は、2値の情報を保持するメモリセルとして使用することもできる。<メモリセル30の具体例2>図9Bは、図9Aとは異なるメモリセル30の具体例を示す回路図である。図9Bに示すメモリセル30は、一列に配設されたn個のメモリセルのいずれか一である。メモリセル30は、ゲートが書き込みワード線42に電気的に接続され、ソース及びドレインの一方がビット線44に電気的に接続されたトランジスタ31と、ゲートがトランジスタ31のソース及びドレインの他方に電気的に接続されたトランジスタ40と、一方の電極がトランジスタ31のソース及びドレインの他方並びにトランジスタ40のゲートに電気的に接続され、他方の電極が読み出しワード線43に電気的に接続された容量素子41と、を有する。また、k番目kは、2以上n未満の自然数に配設されたメモリセル30が有するトランジスタ40のソース及びドレインの一方は、k-1番目に配設されたメモリセル30が有するトランジスタ40のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方は、k1番目に配設されたメモリセル30が有するトランジスタ40のソース及びドレインの一方に電気的に接続される。なお、1番目に配設されたメモリセル30が有するトランジスタ40のソース及びドレインの一方は、出力端子として機能する。また、n番目に配設されたメモリセル30が有するトランジスタ40のソース及びドレインの他方は接地される。なお、ノード32は、トランジスタ31のソース及びドレインの他方、トランジスタ40のゲート、及び容量素子41の一方の電極が電気的に接続するノードである。なお、メモリセル30が有するトランジスタ31は、酸化物半導体OSによってチャネル領域が形成されるトランジスタであるが、メモリセル30が有するトランジスタ40のチャネル領域を形成する半導体材料は特に限定されない。図9Bに示すメモリセル30では、ノード32の電位に応じて、トランジスタ40のスイッチングを制御することが可能である。加えて、ノード32の電位は、読み出しワード線43との容量結合によって制御することが可能である。なお、図9Bに示すメモリセル30を有する半導体装置においては、一列に配設されたn個のメモリセル30のいずれか一に保持されたデータの読み出しを行う際に、当該メモリセル30以外のn-1個のメモリセル30の読み出しワード線43の電位をハイレベルに上昇させる。これにより、当該メモリセル30以外のn-1個のメモリセル30が有するトランジスタ40がオン状態となる。そのため、当該メモリセル30が有するトランジスタ40のソース及びドレインの一方が出力端子に電気的に接続され、ソース及びドレインの他方が接地される。ここで、当該メモリセル30が有するトランジスタ40の状態オン状態又はオフ状態を判別することでデータが得られる。具体的には、当該メモリセル30が有するトランジスタ40を用いて分圧回路を構成し、該分圧回路の出力信号を判別することなどでデータが得られる。なお、図9Bに示すメモリセル30において多値のデータを判別する場合は、読み出しワード線43の電位が異なる複数の条件においてトランジスタ40の状態オン状態又はオフ状態を判別する必要がある。また、図9Bに示すメモリセル30は、2値の情報を保持するメモリセルとして使用することもできる。<ロウアドレスラッチ21及びカラムアドレスラッチ22の具体例1>図10Aは、上述したロウアドレスラッチ21の具体例を示す図である。図10Aに示すロウアドレスラッチ21は、第1の入力端子が第1のアドレス信号線に電気的に接続され、第2の入力端子が第1のラッチ信号LAT1を供給する配線第1のラッチ信号線ともいうに電気的に接続され、出力端子がロウデコーダ11に電気的に接続された第1のロウアドレス信号ラッチ210_1、乃至、第1の入力端子が第nのアドレス信号線に電気的に接続され、第2の入力端子が第1のラッチ信号線に電気的に接続され、出力端子がロウデコーダ11に電気的に接続された第nのロウアドレス信号ラッチ210_nを有する。図10Aに示すロウアドレスラッチ21が有する第1のロウアドレス信号ラッチ210_1乃至第nのロウアドレス信号ラッチ210_nのそれぞれは、第1のラッチ信号LAT1に応じて第1の入力端子に入力される信号を回路内に格納することが可能である。そして、当該信号の保持及びロウデコーダ11に対する当該信号の出力を行うことが可能である。これにより、ロウデコーダ11がメモリセルアレイ10の所望の行を選択することが可能となる。図10Bは、上述したカラムアドレスラッチ22の具体例を示す図である。同様に、図10Bに示すカラムアドレスラッチ22は、第1の入力端子が第1のアドレス信号線に電気的に接続され、第2の入力端子が第2のラッチ信号LAT2を供給する配線第2のラッチ信号線ともいうに電気的に接続され、出力端子がカラムデコーダ12に電気的に接続された第1のカラムアドレス信号ラッチ220_1、乃至、第1の入力端子が第nのアドレス信号線に電気的に接続され、第2の入力端子が第2のラッチ信号線に電気的に接続され、出力端子がカラムデコーダ12に電気的に接続された第nのカラムアドレス信号ラッチ220_nを有する。図10Bに示すカラムアドレスラッチ22が有する第1のカラムアドレス信号ラッチ220_1乃至第nのカラムアドレス信号ラッチ220_nのそれぞれは、第2のラッチ信号LAT2に応じて第1の入力端子に入力される信号を回路内に格納することが可能である。そして、当該信号の保持及びカラムデコーダ12に対する当該信号の出力を行うことが可能である。これにより、カラムデコーダ12がメモリセルアレイ10の所望の列を選択することが可能となる。図10Cは、図10Aに示した第xのロウアドレス信号ラッチ210_xxは、n以下の自然数の具体例を示す図である。図10Cに示す第xのロウアドレス信号ラッチ210_xは、入力端子及び出力端子の一方が第xのアドレス信号線に電気的に接続されたスイッチ211aと、入力端子がスイッチ211aの入力端子及び出力端子の他方に電気的に接続されたインバータ212aと、入力端子がインバータ212aの出力端子に電気的に接続され、出力端子が第xのロウアドレス信号ラッチ210_xの出力端子として機能するインバータ212bと、入力端子がインバータ212aの出力端子及びインバータ212bの入力端子に電気的に接続されたインバータ212cと、入力端子及び出力端子の一方がインバータ212cの出力端子に電気的に接続され、入力端子及び出力端子の他方がスイッチ211aの入力端子及び出力端子の他方並びにインバータ212aの入力端子に電気的に接続されたスイッチ211bと、入力端子が第1のラッチ信号線に電気的に接続されたインバータ212dと、を有する。なお、スイッチ211a、211bとしては、図10Dに示す回路を適用することができ、インバータ212a~212dとしては、図10Eに示す回路を適用することができる。具体的に述べると、図10Dに示すスイッチは、ソース及びドレインの一方がスイッチの入力端子に電気的に接続され、ソース及びドレインの他方がスイッチの出力端子に電気的に接続されたpチャネル型トランジスタ及びnチャネル型トランジスタを有する。また、図10Eに示すインバータは、ゲートがインバータの入力端子に電気的に接続され、ソースが高電源電位VDDを供給する配線に電気的に接続され、ドレインがインバータの出力端子に電気的に接続されたpチャネル型トランジスタと、ゲートがインバータの入力端子に電気的に接続され、ソースが低電源電位VSSを供給する配線に電気的に接続され、ドレインがインバータの出力端子に電気的に接続されたnチャネル型トランジスタとを有する。なお、図10Dに示す回路及び図10Eに示す回路が有するnチャネル型トランジスタとして、酸化物半導体OSによってチャネル領域が形成されるトランジスタを適用することも可能である。さらに、スイッチ211aが有するpチャネル型トランジスタのゲートは、第1のラッチ信号線に電気的に接続され、nチャネル型トランジスタのゲートはインバータ212dの出力端子に電気的に接続される。また、スイッチ211bが有するpチャネル型トランジスタのゲートはインバータ212dの出力端子に電気的に接続され、nチャネル型トランジスタのゲートは第1のラッチ信号線に電気的に接続される。なお、図10Bに示した第xのカラムアドレス信号ラッチ220_xとして、図10Cに示す第xのロウアドレス信号ラッチ210_xと同じ回路を適用することが可能である。ただし、第xのカラムアドレス信号ラッチ220_xでは、第1のラッチ信号LAT1ではなく第2のラッチ信号LAT2が入力される点が第xのロウアドレス信号ラッチ210_xとは異なる図10C括弧書き参照。図10Fは、第xのアドレス信号ASx、第1のラッチ信号LAT1、第2のラッチ信号LAT2、第xのロウアドレス信号ラッチ210_xの出力信号210_xOut、及び第xのカラムアドレス信号ラッチ220_xの出力信号220_xOutの特定の期間における電位の変化を示す図である。なお、図10F中において、期間T1は、第xのアドレス信号ASxがロウアドレス信号を示す期間であり、期間T2は、第xのアドレス信号ASxがカラムアドレス信号を示す期間である。なお、ここでは、第xのアドレス信号ASxが示すハイレベルの電位が信号1であり、ロウレベルの電位が信号0に相当することとする。また、期間T1において第xのアドレス信号ASxが示すロウアドレス信号及び期間T2において第xのアドレス信号ASxが示すカラムアドレス信号は、共にハイレベルの電位信号1であることとする。期間T1の初期において、第xのアドレス信号ASxの電位がハイレベルの電位へと上昇する。この時、第1のラッチ信号LAT1の電位及び第2のラッチ信号LAT2の電位は共にロウレベルの電位である。そのため、第xのロウアドレス信号ラッチ210_xが有するスイッチ211a及び第xのカラムアドレス信号ラッチ220_xが有するスイッチ211aはオン状態であり、それぞれが有するスイッチ211bはオフ状態である。これにより、第xのロウアドレス信号ラッチ210_xの出力信号210_xOut及び第xのカラムアドレス信号ラッチ220_xの出力信号220_xOutは、ハイレベルの電位信号1となる。次いで、期間T1内において、第1のラッチ信号LAT1の電位がハイレベルの電位へと上昇する。これに伴い、第xのロウアドレス信号ラッチ210_xが有するスイッチ211aがオフ状態となり、スイッチ211bがオン状態となる。なお、当該動作が、第xのロウアドレス信号ラッチ210_xにおけるロウアドレス信号の格納に相当する。次いで、期間T1末期において、第xのアドレス信号ASxの電位がロウレベルの電位へと下降する。これにより、スイッチ211aがオン状態にある第xのカラムアドレス信号ラッチ220_xの出力信号220_xOutは、ロウレベルの電位へと下降する。他方、スイッチ211aがオフ状態にある第xのロウアドレス信号ラッチ210_xの出力信号210_xOutは、ロウレベルの電位へと下降することがない。また、スイッチ211bがオン状態信号1にあるため、第xのロウアドレス信号ラッチ210_xの出力信号210_xOutは、ハイレベルの電位信号1を維持する。次いで、期間T2の初期において、第xのアドレス信号ASxの電位がハイレベルの電位へと上昇する。この時、第1のラッチ信号LAT1の電位はハイレベルの電位であり、第2のラッチ信号LAT2の電位はロウレベルの電位である。そのため、第xのロウアドレス信号ラッチ210_xが有するスイッチ211aはオフ状態であり、スイッチ211bはオン状態であるのに対し、第xのカラムアドレス信号ラッチ220_xが有するスイッチ211aはオン状態であり、スイッチ211bはオフ状態である。これにより、第xのロウアドレス信号ラッチ210_xの出力信号210_xOutは、期間T1において格納されたロウアドレス信号であるハイレベルの電位信号1を維持し、第xのカラムアドレス信号ラッチ220_xの出力信号220_xOutは、ハイレベルの電位信号1へと上昇する。次いで、期間T2内において、第2のラッチ信号LAT2の電位がハイレベルの電位へと上昇する。これに伴い、第xのカラムアドレス信号ラッチ220_xが有するスイッチ211aがオフ状態となり、スイッチ211bがオン状態となる。なお、当該動作が、第xのカラムアドレス信号ラッチ220_xにおけるカラムアドレス信号の格納に相当する。次いで、期間T2末期において、第xのアドレス信号ASxの電位がロウレベルの電位へと下降する。しかしながら、スイッチ211aがオフ状態にある第xのロウアドレス信号ラッチ210_x及び第xのカラムアドレス信号ラッチ220_xのそれぞれの出力信号210_xOut及び220_x_Outは、ロウレベルの電位へと下降することがない。また、スイッチ211bがオン状態信号1にあるため、第xのロウアドレス信号ラッチ210_x及び第xのカラムアドレス信号ラッチ220_xのそれぞれの出力信号210_xOut及び220_xOutは、ハイレベルの電位信号1を維持する。上記の動作を第1のロウアドレス信号ラッチ210_1乃至第nのロウアドレス信号ラッチ210_nのそれぞれにおいて行うことで、期間T2後にロウデコーダ11にメモリセルアレイ10の所望の行を選択させることが可能となる。また、上記の動作を第1のカラムアドレス信号ラッチ220_1乃至第nのカラムアドレス信号ラッチ220_nのそれぞれにおいて行うことで、期間T2後にカラムデコーダ12にメモリセルアレイ10の所望の列を選択させることが可能となる。すなわち、メモリセルアレイ10が有する複数のメモリセル30のいずれか一を選択することが可能となる。<ロウアドレスラッチ21及びカラムアドレスラッチ22の具体例2>図11Aは、図10Cとは異なる第xのロウアドレス信号ラッチ210_xの具体例を示す図である。図11Aに示す第xのロウアドレス信号ラッチ210_xは、ゲートが第1のラッチ信号線に電気的に接続され、ソース及びドレインの一方が第xのアドレス信号線に電気的に接続されたトランジスタ213と、一方の電極がトランジスタ213のソース及びドレインの他方に電気的に接続され、他方の電極が固定電位線に電気的に接続された容量素子214と、入力端子がトランジスタ213のソース及びドレインの他方並びに容量素子214の一方の電極に電気的に接続されたインバータ215aと、入力端子がインバータ215aの出力端子に電気的に接続され、出力端子が第xのロウアドレス信号ラッチ210_xの出力端子として機能するインバータ215bと、を有する。なお、トランジスタ213は、チャネル領域が酸化物半導体OSによって形成されるトランジスタである。また、当該固定電位線に供給される電位として、接地電位GND又は0Vなどを適用することが可能である。また、インバータ215a、215bとしては、図10Eに示す回路を適用することができる。なお、図10Bに示した第xのカラムアドレス信号ラッチ220_xとして、図11Aに示す第xのロウアドレス信号ラッチ210_xと同じ回路を適用することが可能である。ただし、第xのカラムアドレス信号ラッチ220_xでは、第1のラッチ信号LAT1ではなく第2のラッチ信号LAT2が入力される点が第xのロウアドレス信号ラッチ210_xとは異なる図11A括弧書き参照。図11Bは、第xのアドレス信号ASx、第1のラッチ信号LAT1、第2のラッチ信号LAT2、第xのロウアドレス信号ラッチ210_xの出力信号210_xOut、及び第xのカラムアドレス信号ラッチ220_xの出力信号220_xOutの特定の期間における電位の変化を示す図である。なお、図11B中において、期間t1は、第xのアドレス信号ASxがロウアドレス信号を示す期間であり、期間t2は、第xのアドレス信号ASxがカラムアドレス信号を示す期間である。なお、ここでは、第xのアドレス信号ASxが示すハイレベルの電位が信号1であり、ロウレベルの電位が信号0に相当することとする。また、期間t1において第xのアドレス信号ASxが示すロウアドレス信号及び期間t2において第xのアドレス信号ASxが示すカラムアドレス信号は、共にハイレベルの電位信号1であることとする。期間t1内において、まず、第xのアドレス信号ASxの電位がハイレベルの電位へと上昇する。この時、第1のラッチ信号LAT1の電位及び第2のラッチ信号LAT2の電位は共にロウレベルの電位である。そのため、第xのロウアドレス信号ラッチ210_xが有するトランジスタ213及び第xのカラムアドレス信号ラッチ220_xが有するトランジスタ213はオフ状態である。次いで、第1のラッチ信号LAT1の電位がハイレベルの電位へと上昇する。そのため、第xのロウアドレス信号ラッチ210_xが有するトランジスタ213がオン状態となる。これにより、第xのロウアドレス信号ラッチ210_xの出力信号210_xOutは、ハイレベルの電位信号1となる。次いで、第1のラッチ信号LAT1の電位がロウレベルの電位へと下降する。そのため、第xのロウアドレス信号ラッチ210_xが有するトランジスタ213がオフ状態となる。そのため、トランジスタ213のソース及びドレインの他方並びに容量素子の一方の電極が電気的に接続されたノードが浮遊状態となる。ここで、トランジスタ213は、チャネル領域が酸化物半導体OSによって形成されるオフ電流値の低いトランジスタであるため、当該ノードの電位を一定値又はほぼ一定値に保つことが可能である。これにより、第xのロウアドレス信号ラッチ210_xの出力信号210_xOutは、ハイレベルの電位信号1を維持する。なお、当該動作第1のラッチ信号LAT1の立ち下がりに伴う動作が、第xのロウアドレス信号ラッチ210_xにおけるロウアドレス信号の格納に相当する。また、期間t2内において、まず、第xのアドレス信号ASxの電位がハイレベルの電位へと上昇する。この時、第1のラッチ信号LAT1の電位及び第2のラッチ信号LAT2の電位は共にロウレベルの電位である。そのため、第xのロウアドレス信号ラッチ210_xが有するトランジスタ213及び第xのカラムアドレス信号ラッチ220_xが有するトランジスタ213はオフ状態である。次いで、第2のラッチ信号LAT2の電位がハイレベルの電位へと上昇する。そのため、第xのカラムアドレス信号ラッチ220_xが有するトランジスタ213がオン状態となる。これにより、第xのカラムアドレス信号ラッチ220_xの出力信号220_xOutは、ハイレベルの電位信号1となる。次いで、第2のラッチ信号LAT2の電位がロウレベルの電位へと下降する。そのため、第xのカラムアドレス信号ラッチ220_xが有するトランジスタ213がオフ状態となる。これにより、第xのカラムアドレス信号ラッチ220_xの出力信号220_xOutは、ハイレベルの電位信号1を維持する。なお、当該動作第2のラッチ信号LAT2の立ち下がりに伴う動作が、第xのカラムアドレス信号ラッチ220_xにおけるカラムアドレス信号の格納に相当する。上記の動作を第1のロウアドレス信号ラッチ210_1乃至第nのロウアドレス信号ラッチ210_nのそれぞれにおいて行うことで、期間t2後にロウデコーダ11にメモリセルアレイ10の所望の行を選択させることが可能となる。また、上記の動作を第1のカラムアドレス信号ラッチ220_1乃至第nのカラムアドレス信号ラッチ220_nのそれぞれにおいて行うことで、期間t2後にカラムデコーダ12にメモリセルアレイ10の所望の列を選択させることが可能となる。すなわち、メモリセルアレイ10が有する複数のメモリセル30のいずれか一を選択することが可能となる。図11Aに示す回路を第xのロウアドレス信号ラッチ210_x及び第xのカラムアドレス信号ラッチ220_xとして適用することで、図10Cに示す回路を第xのロウアドレス信号ラッチ210_x及び第xのカラムアドレス信号ラッチ220_xとして適用する場合と比較してトランジスタ数を低減することができる。なお、第xのロウアドレス信号ラッチ210_x及び第xのカラムアドレス信号ラッチ220_xの一方として図10Cに示す回路を適用し、他方として図11Aに示す回路を適用することも可能である。また、第1のロウアドレス信号ラッチ210_1乃至第nのロウアドレス信号ラッチ210_nに含まれる、m個mは、n未満の自然数のロウアドレス信号ラッチとして図10Cに示す回路を適用し、n-m個のロウアドレス信号ラッチとして図11Aに示す回路を適用することも可能である。同様に、第1のカラムアドレス信号ラッチ220_1乃至第nのカラムアドレス信号ラッチ220_nに含まれる、m個のカラムアドレス信号ラッチとして図10Cに示す回路を適用し、n-m個のカラムアドレス信号ラッチとして図11Aに示す回路を適用することも可能である。<半導体装置を構成するトランジスタの具体例>以下では、上述した半導体装置が有するトランジスタの一例について説明する。具体的には、半導体材料を含む基板を用いて形成されるトランジスタ及び酸化物半導体を用いて形成されるトランジスタの一例について示す。図12に示すトランジスタ160は、半導体材料を含む基板100に設けられたチャネル領域116と、チャネル領域116を挟むように設けられた一対の不純物領域114a、114b及び一対の高濃度不純物領域120a、120bこれらをあわせて単に不純物領域とも呼ぶと、チャネル領域116上に設けられたゲート絶縁膜108aと、ゲート絶縁膜108a上に設けられたゲート層110aと、不純物領域114aと電気的に接続するソース層130aと、不純物領域114bと電気的に接続するドレイン層130bとを有する。なお、ゲート層110aの側面にはサイドウォール絶縁層118が設けられている。また、半導体材料を含む基板100のサイドウォール絶縁層118と重ならない領域には、一対の高濃度不純物領域120a、120bを有し、一対の高濃度不純物領域120a、120b上には一対の金属化合物領域124a、124bが存在する。また、基板100上にはトランジスタ160を囲むように素子分離絶縁層106が設けられており、トランジスタ160を覆うように、層間絶縁層126および層間絶縁層128が設けられている。ソース層130aは、層間絶縁層126および層間絶縁層128に形成された開口を通じて、金属化合物領域124aと電気的に接続され、ドレイン層130bは、層間絶縁層126および層間絶縁層128に形成された開口を通じて、金属化合物領域124bと電気的に接続されている。つまり、ソース層130aは、金属化合物領域124aを介して高濃度不純物領域120aおよび不純物領域114aと電気的に接続され、ドレイン層130bは、金属化合物領域124bを介して高濃度不純物領域120bおよび不純物領域114bと電気的に接続されている。また、後述するトランジスタ164の下層には、ゲート絶縁膜108aと同一材料からなる絶縁層108b、ゲート層110aと同一材料からなる電極層110b、並びにソース層130a及びドレイン層130bと同一材料からなる電極層130cが設けられている。図12に示すトランジスタ164は、層間絶縁層128上に設けられたゲート層136dと、ゲート層136d上に設けられたゲート絶縁膜138と、ゲート絶縁膜138上に設けられた酸化物半導体層140と、酸化物半導体層140上に設けられ、酸化物半導体層140と電気的に接続されているソース層142aと、ドレイン層142bとを有する。ここで、ゲート層136dは、層間絶縁層128上に形成された絶縁層132に、埋め込むように設けられている。また、ゲート層136dと同様に、トランジスタ160が有する、ソース層130aに接する電極層136a及びドレイン層130bに接する電極層136bが形成されている。また、電極層130cに接する電極層136cが形成されている。また、トランジスタ164の上には、酸化物半導体層140の一部と接するように、保護絶縁層144が設けられており、保護絶縁層144上には層間絶縁層146が設けられている。ここで、保護絶縁層144および層間絶縁層146には、ソース層142a及びドレイン層142bにまで達する開口が設けられており、当該開口を通じて、ソース層142aに接する電極層150d、ドレイン層142bに接する電極層150eが形成されている。また、電極層150d、電極層150eと同様に、ゲート絶縁膜138、保護絶縁層144、層間絶縁層146に設けられた開口を通じて、電極層136aに接する電極層150a、電極層136bに接する電極層150b、及び電極層136cに接する電極層150cが形成されている。ここで、酸化物半導体層140は水素などの不純物が十分に除去され、高純度化されている。具体的には、酸化物半導体層140の水素濃度は5×1019atoms/cm3以下である。なお、酸化物半導体層140の水素濃度は、5×1018atoms/cm3以下であることが望ましく、5×1017atoms/cm3以下であることがより望ましい。水素濃度が十分に低減されて高純度化された酸化物半導体層140を用いることで、極めて優れたオフ電流特性のトランジスタ164を得ることができる。例えば、ドレイン電圧Vdが1Vまたは10Vの場合、リーク電流は1×10-13[A]以下となる。このように、水素濃度が十分に低減されて高純度化された酸化物半導体層140を適用することで、トランジスタ164のリーク電流を低減することができる。なお、上述の酸化物半導体層140中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定したものである。また、層間絶縁層146上には絶縁層152が設けられており、絶縁層152に埋め込まれるように、電極層154a、電極層154b、電極層154c、電極層154dが設けられている。なお、電極層154aは電極層150aと接しており、電極層154bは電極層150bと接しており、電極層154cは電極層150cおよび電極層150dと接しており、電極層154dは電極層150eと接している。図12に示すトランジスタ160が有するソース層130aは、上層領域に設けられた電極層136a、電極層150a、及び電極層154aに電気的に接続している。そのため、トランジスタ160のソース層130aは、これらの導電層を適宜形成することにより、上層領域に設けられたトランジスタ164が有する電極層のいずれかと電気的に接続させることが可能である。また、トランジスタ160が有するドレイン層130bについても同様に、上層領域に設けられたトランジスタ164が有する電極層のいずれかと電気的に接続させることが可能である。なお、図12には図示していないが、トランジスタ160が有するゲート層110aが、上層領域に設けられた電極層を介して、トランジスタ164が有する電極層のいずれかと電気的に接続する構成にすることもできる。同様に、図12に示すトランジスタ164が有するソース層142aは、下層領域に設けられた電極層130c及び電極層110bに電気的に接続している。そのため、トランジスタ164のソース層142aは、これらの導電層を適宜形成することにより、下層領域に設けられたトランジスタ160のゲート層110a、ソース層130a、又はドレイン層130bと電気的に接続させることが可能である。なお、図12には図示していないが、トランジスタ164が有するゲート層136d又はドレイン層142bが、下層領域に設けられた電極層を介して、トランジスタ160が有する電極層のいずれかと電気的に接続する構成にすることもできる。<トランジスタの作製工程例>次に、トランジスタ160及びトランジスタ164の作製方法の一例について説明する。以下では、はじめにトランジスタ160の作製方法について図13を参照しながら説明し、その後、トランジスタ164の作製方法について図14および図15を参照しながら説明する。まず、半導体材料を含む基板100を用意する図13A参照。半導体材料を含む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般にSOI基板は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含むこととする。つまり、SOI基板が有する半導体層は、シリコン半導体層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成も含まれるものとする。基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成する図13A参照。保護層102としては、例えば、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、半導体装置のしきい値電圧を制御するために、n型の導電性を付与する不純物元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われていない領域露出している領域の基板100の一部を除去する。これにより分離された半導体領域104が形成される図13B参照。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次に、半導体領域104を覆うように絶縁層を形成し、半導体領域104に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する図13B参照。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成される。絶縁層の除去方法としては、CMPChemicalMechanicalPolishingなどの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁層106の形成後には、上記保護層102を除去する。次に、半導体領域104上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。絶縁層は後のゲート絶縁膜となるものであり、CVD法やスパッタリング法等を用いて得られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、半導体領域104の表面を酸化、窒化することにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガスと、酸素、酸化窒素、アンモニア、窒素などとの混合ガスを用いて行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、1nm以上100nm以下とすることができる。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、ここでは、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁膜108a、ゲート層110aを形成する図13C参照。次に、ゲート層110aを覆う絶縁層112を形成する図13C参照。そして、半導体領域104に硼素B、リンP、ヒ素Asなどを添加して、浅い接合深さの一対の不純物領域114a、114bを形成する図13C参照。なお、一対の不純物領域114a、114bの形成により、半導体領域104のゲート絶縁膜108a下部には、チャネル領域116が形成される図13C参照。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層112を形成した後に一対の不純物領域114a、114bを形成する工程を採用しているが、一対の不純物領域114a、114bを形成した後に絶縁層112を形成する工程としても良い。次に、サイドウォール絶縁層118を形成する図13D参照。サイドウォール絶縁層118は、絶縁層112を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチング処理を適用することで、自己整合的に形成することができる。また、この際に、絶縁層112を部分的にエッチングして、ゲート層110aの上面と、一対の不純物領域114a、114bの上面を露出させると良い。次に、ゲート層110a、一対の不純物領域114a、114b、サイドウォール絶縁層118等を覆うように、絶縁層を形成する。そして、一対の不純物領域114a、114bの一部に対して硼素B、リンP、ヒ素Asなどを添加して、一対の高濃度不純物領域120a、120bを形成する図13E参照。その後、上記絶縁層を除去し、ゲート層110a、サイドウォール絶縁層118、一対の高濃度不純物領域120a、120b等を覆うように金属層122を形成する図13E参照。金属層122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層122は、半導体領域104を構成する半導体材料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。次に、熱処理を施して、金属層122と半導体材料とを反応させる。これにより、一対の高濃度不純物領域120a、120bに接する一対の金属化合物領域124a、124bが形成される図13F参照。なお、ゲート層110aとして多結晶シリコンなどを用いる場合には、ゲート層110aの金属層122と接触する部分にも、金属化合物領域が形成されることになる。上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、一対の金属化合物領域124a、124bを形成した後には、金属層122は除去する。次に、上述の工程により形成された各構成を覆うように、層間絶縁層126、層間絶縁層128を形成する図13G参照。層間絶縁層126や層間絶縁層128は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層126や層間絶縁層128の二層構造としているが、層間絶縁層の構成はこれに限定されない。層間絶縁層128の形成後には、その表面を、CMPやエッチング処理などによって平坦化しておくことが望ましい。その後、上記層間絶縁層に、一対の金属化合物領域124a、124bにまで達する開口を形成し、当該開口に、ソース層130a、ドレイン層130bを形成する図13H参照。ソース層130a及びドレイン層130bは、例えば、開口を含む領域にPVD法やCVD法などを用いて導電層を形成した後、エッチング処理やCMPといった方法を用いて、上記導電層の一部を除去することにより形成することができる。なお、ソース層130a及びドレイン層130bを形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のCMPによって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、ソース層130a及びドレイン層130bを含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。なお、ここでは、一対の金属化合物領域124a、124bと接触するソース層130a及びドレイン層130bのみを示しているが、この工程において、配線として機能する電極層例えば、図12における電極層130cなどをあわせて形成することができる。ソース層130a及びドレイン層130bとして用いることができる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。以上により、半導体材料を含む基板100を用いたトランジスタ160が形成される。なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高度に集積化した回路を提供することができる。次に、図14および図15を用いて、層間絶縁層128上にトランジスタ164を作製する工程について説明する。なお、図14および図15は、層間絶縁層128上の各種電極層や、トランジスタ164などの作製工程を示すものであるから、トランジスタ164の下部に存在するトランジスタ160等については省略している。まず、層間絶縁層128、ソース層130a、ドレイン層130b、電極層130c上に絶縁層132を形成する図14A参照。絶縁層132はPVD法やCVD法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。次に、絶縁層132に対し、ソース層130a、ドレイン層130b、および電極層130cにまで達する開口を形成する。この際、後にゲート層136dが形成される領域にも併せて開口を形成する。そして、上記開口に埋め込むように、導電層134を形成する図14B参照。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層134の形成は、PVD法やCVD法などの成膜法を用いて行うことができる。導電層134の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物例えば窒化物などが挙げられる。より具体的には、例えば、PVD法により開口を含む領域にチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極層ここでは、ソース層130a、ドレイン層130b、電極層130cなどとの接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。導電層134を形成した後には、エッチング処理やCMPといった方法を用いて導電層134の一部を除去し、絶縁層132を露出させて、電極層136a、電極層136b、電極層136c、ゲート層136dを形成する図14C参照。なお、上記導電層134の一部を除去して電極層136a、電極層136b、電極層136c、ゲート層136dを形成する際には、表面が平坦になるように加工することが望ましい。このように、絶縁層132、電極層136a、電極層136b、電極層136c、ゲート層136dの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。次に、絶縁層132、電極層136a、電極層136b、電極層136c、ゲート層136dを覆うように、ゲート絶縁膜138を形成する図14D参照。ゲート絶縁膜138は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁膜138は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁膜138は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして、シランSiH4、酸素、窒素を用いたプラズマCVD法により、酸化窒化珪素でなるゲート絶縁膜138を形成することができる。ゲート絶縁膜138の厚さは特に限定されないが、例えば、10nm以上500nm以下とすることができる。積層構造の場合は、例えば、膜厚50nm以上200nm以下の第1のゲート絶縁膜と、第1のゲート絶縁膜上の膜厚5nm以上300nm以下の第2のゲート絶縁膜の積層とすると好適である。なお、不純物を除去することによりi型化または実質的にi型化された酸化物半導体高純度化された酸化物半導体は、界面準位や界面電荷に対して極めて敏感であるため、このような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁膜との界面は重要である。つまり、高純度化された酸化物半導体層に接するゲート絶縁膜138には、高品質化が要求されることになる。例えば、μ波2.45GHzを用いた高密度プラズマCVD法は、緻密で絶縁耐圧の高い高品質なゲート絶縁膜138を形成できる点で好適である。高純度化された酸化物半導体層と高品質ゲート絶縁膜とが密接することにより、界面準位密度を低減して界面特性を良好なものとすることができるからである。もちろん、ゲート絶縁膜として良質な絶縁層を形成できるものであれば、高純度化された酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマCVD法など他の方法を適用することができる。また、形成後の熱処理によって、膜質や界面特性が改質される絶縁層を適用しても良い。いずれにしても、ゲート絶縁膜138としての膜質が良好であると共に、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できるものを形成すれば良い。次いで、ゲート絶縁膜138上に、酸化物半導体層を形成し、マスクを用いたエッチングなどの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層140を形成する図14E参照。酸化物半導体層としては、少なくともIn、Ga、Sn、Zn、Al、Mg、Hf及びランタノイドから選ばれた一種以上の元素を含有する。例えば、In-Sn-Ga-Zn系、In-Ga-Zn系、In-Sn-Zn系、In-Al-Zn系、Sn-Ga-Zn系、Al-Ga-Zn系、Sn-Al-Zn系、In-Hf-Zn系、In-La-Zn系、In-Ce-Zn系、In-Pr-Zn系、In-Nd-Zn系、In-Sm-Zn系、In-Eu-Zn系、In-Gd-Zn系、In-Tb-Zn系、In-Dy-Zn系、In-Ho-Zn系、In-Er-Zn系、In-Tm-Zn系、In-Yb-Zn系、In-Lu-Zn系、Zn-Mg系、Sn-Mg系、In-Mg系、In-Ga系、In-Zn系、Sn-Zn系、Al-Zn系、In系、Sn系、Zn系の酸化物半導体層、特に非晶質酸化物半導体層を用いるのが好適である。ここでは、酸化物半導体層としてIn-Ga-Zn系の金属酸化物ターゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする。なお、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制することができるから、例えば、SiO2を2重量以上10重量以下含むターゲットを用いて酸化物半導体層を形成しても良い。酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化亜鉛などを主成分とする金属酸化物のターゲットを用いることができる。また、In、Ga、およびZnを含む金属酸化物ターゲット組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol比]、In:Ga:Zn=1:1:0.5[atom比]などを用いることもできる。また、In、Ga、およびZnを含む金属酸化物ターゲットとして、In:Ga:Zn=1:1:1[atom比]、またはIn:Ga:Zn=1:1:2[atom比]の組成比を有するターゲットなどを用いても良い。金属酸化物ターゲットの充填率は90以上100以下、好ましくは95以上例えば99.9である。充填率の高い金属酸化物ターゲットを用いることにより、緻密な酸化物半導体層が形成される。酸化物半導体層の形成雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または、希ガス代表的にはアルゴンと酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、数ppm程度望ましくは数ppb程度にまで除去された高純度ガスを用いるのが好適である。酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温度を100°C以上600°C以下好ましくは200°C以上400°C以下とする。基板を加熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水H2Oなど水素原子を含む化合物より好ましくは炭素原子を含む化合物も等が排気されるため、当該成膜室で形成した酸化物半導体層に含まれる不純物の濃度を低減できる。形成条件としては、例えば、基板とターゲットの間との距離が100mm、圧力が0.6Pa、直流DC電力が0.5kW、雰囲気が酸素酸素流量比率100雰囲気、といった条件を適用することができる。なお、パルス直流DC電源を用いると、ごみが軽減でき、膜厚分布も均一となるため、好ましい。酸化物半導体層の厚さは、2nm以上200nm以下、好ましくは5nm以上30nm以下とする。なお、適用する酸化物半導体材料により適切な厚さは異なるから、その厚さは用いる材料に応じて適宜選択すればよい。なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁膜138の表面に付着しているゴミを除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いても良い。上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッチングできるよう、材料に合わせてエッチング条件エッチングガスやエッチング液、エッチング時間、温度等を適宜設定する。ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス塩素系ガス、例えば塩素Cl2、三塩化硼素BCl3、四塩化珪素SiCl4、四塩化炭素CCl4などなどがある。また、フッ素を含むガスフッ素系ガス、例えば四弗化炭素CF4、六弗化硫黄SF6、三弗化窒素NF3、トリフルオロメタンCHF3など、臭化水素HBr、酸素O2、これらのガスにヘリウムHeやアルゴンArなどの希ガスを添加したガス、などを用いても良い。ドライエッチング法としては、平行平板型RIEReactiveIonEtching法や、ICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等は適宜設定する。ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ITO-07N関東化学社製などのエッチング液を用いてもよい。次いで、酸化物半導体層に第1の熱処理を行うことが望ましい。この第1の熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第1の熱処理の温度は、300°C以上750°C以下、好ましくは400°C以上基板の歪み点未満とする。例えば、抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層140に対して窒素雰囲気下450°Cにおいて1時間の熱処理を行う。この間、酸化物半導体層140は、大気に触れることなく、水や水素の再混入が行われないようにする。なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置であっても良い。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。気体としては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の熱処理として、650°C~700°Cの高温に加熱した不活性ガス中に基板を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、短時間の熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。なお、第1の熱処理は、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。第1の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶または多結晶となる場合もある。例えば、結晶化率が90以上、または80以上の微結晶の酸化物半導体層となる場合もある。また、第1の熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある。また、非晶質の酸化物半導体例えば、酸化物半導体層の表面に微結晶粒径1nm以上20nm以下代表的には2nm以上4nm以下が混在する酸化物半導体層となる場合もある。また、非晶質中に微結晶を配列させることで、酸化物半導体層の電気的特性を変化させることも可能である。例えば、In-Ga-Zn系の金属酸化物ターゲットを用いて酸化物半導体層を形成する場合には、電気的異方性を有するIn2Ga2ZnO7の結晶粒が配向した微結晶部を形成することで、酸化物半導体層の電気的特性を変化させることができる。より具体的には、例えば、In2Ga2ZnO7のc軸が酸化物半導体層の表面に垂直な方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、このような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能を有する。なお、上述の微結晶部を有する酸化物半導体層は、GRTA処理による酸化物半導体層の表面加熱によって形成することができる。また、Znの含有量がInまたはGaの含有量より小さいスパッタターゲットを用いることで、より好適に形成することが可能である。酸化物半導体層140に対する第1の熱処理は、島状の酸化物半導体層140に加工する前の酸化物半導体層に行うこともできる。その場合には、第1の熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行うことになる。なお、上記熱処理は、酸化物半導体層140に対する脱水化、脱水素化の効果があるから、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素化処理は、酸化物半導体層の形成後、酸化物半導体層140上にソース層及びドレイン層を積層させた後、又はソース層及びドレイン層上に保護絶縁層を形成した後、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。次に、酸化物半導体層140に接するように、ソース層142a及びドレイン層142bを形成する図14F参照。ソース層142a及びドレイン層142bは、酸化物半導体層140を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより形成することができる。当該導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。ここで、エッチングに用いるマスク形成時の露光には、紫外線やKrFレーザ光やArFレーザ光を用いるのが好適である。トランジスタのチャネル長Lは、ソース層142aの下端部と、ドレイン層142bの下端部との間隔によって決定される。なお、チャネル長Lが25nm未満の露光を行う場合には、数nm~数10nmと極めて波長が短い超紫外線ExtremeUltravioletを用いてマスク形成の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを10nm以上1000nm以下とすることも可能であり、回路の動作速度を高速化できる。なお、導電層のエッチングの際には、酸化物半導体層140が除去されないように、それぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によっては、当該工程において、酸化物半導体層140の一部がエッチングされ、溝部凹部を有する酸化物半導体層となることもある。また、酸化物半導体層140とソース層142aの間、又は酸化物半導体層140とドレイン層142bの間に、酸化物導電層を形成してもよい。酸化物導電層と、ソース層142a及びドレイン層142bを形成するための金属層とは、連続して形成すること連続成膜が可能である。酸化物導電層は、ソース領域またはドレイン領域として機能しうる。このような酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることができるため、トランジスタの高速動作が実現される。また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有する形状階段状となり、アッシングによりさらに形状を変形させることができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が図れる。なお、上述の工程の後には、N2O、N2、またはArなどのガスを用いたプラズマ処理を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。次に、大気に触れさせることなく、酸化物半導体層140の一部に接する保護絶縁層144を形成する図14G参照。保護絶縁層144は、スパッタ法など、保護絶縁層144に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。また、その厚さは、少なくとも1nm以上とする。保護絶縁層144に用いることができる材料としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、積層構造としても良い。保護絶縁層144を形成する際の基板温度は、室温以上300°C以下とするのが好ましく、雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または希ガス代表的にはアルゴンと酸素の混合雰囲気とするのが好適である。保護絶縁層144に水素が含まれると、その水素の酸化物半導体層140への侵入や、水素による酸化物半導体層140中の酸素の引き抜き、などが生じ、酸化物半導体層140のバックチャネル側が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層144はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要である。また、処理室内の残留水分を除去しつつ保護絶縁層144を形成することが好ましい。これは、酸化物半導体層140および保護絶縁層144に水素、水酸基または水分が含まれないようにするためである。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水H2Oなど水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁層144に含まれる不純物の濃度を低減できる。保護絶縁層144を形成する際に用いるスパッタガスとしては、水素、水、水酸基または水素化物などの不純物が、数ppm程度望ましくは、数ppb程度にまで除去された高純度ガスを用いることが好ましい。次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第2の熱処理好ましくは200°C以上400°C以下、例えば250°C以上350°C以下を行うのが望ましい。例えば、窒素雰囲気下で250°C、1時間の第2の熱処理を行う。第2の熱処理を行うと、トランジスタの電気的特性のばらつきを軽減することができる。また、大気中、100°C以上200°C以下、1時間以上30時間以下の熱処理を行ってもよい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、100°C以上200°C以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記第2の熱処理に代えて行っても良いし、第2の熱処理の前後などに行っても良い。次に、保護絶縁層144上に、層間絶縁層146を形成する図15A参照。層間絶縁層146はPVD法やCVD法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層146の形成後には、その表面を、CMPやエッチングなどの方法によって平坦化しておくことが望ましい。次に、層間絶縁層146、保護絶縁層144、およびゲート絶縁膜138に対し、電極層136a、電極層136b、電極層136c、ソース層142a、ドレイン層142bにまで達する開口を形成し、当該開口に埋め込むように導電層148を形成する図15B参照。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層148の形成は、PVD法やCVD法などの成膜法を用いて行うことができる。導電層148の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物例えば窒化物などが挙げられる。具体的には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極ここでは、電極層136a、電極層136b、電極層136c、ソース層142a、ドレイン層142bとの接触抵抗を低減させる機能を有する。また、その後の形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。導電層148を形成した後には、エッチングやCMPといった方法を用いて導電層148の一部を除去し、層間絶縁層146を露出させて、電極層150a、電極層150b、電極層150c、電極層150d、電極層150eを形成する図15C参照。なお、上記導電層148の一部を除去して電極層150a、電極層150b、電極層150c、電極層150d、電極層150eを形成する際には、表面が平坦になるように加工することが望ましい。このように、層間絶縁層146、電極層150a、電極層150b、電極層150c、電極層150d、電極層150eの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。さらに、絶縁層152を形成し、絶縁層152に、電極層150a、電極層150b、電極層150c、電極層150d、電極層150eにまで達する開口を形成し、当該開口に埋め込むように導電層を形成した後、エッチングやCMPなどの方法を用いて導電層の一部を除去し、絶縁層152を露出させて、電極層154a、電極層154b、電極層154c、電極層154dを形成する図15D参照。当該工程は、電極層150a等を形成する場合と同様であるから、詳細は省略する。<トランジスタの変形例>図16乃至図19には、トランジスタ164の構成の変形例を示す。つまり、トランジスタ160の構成は上記と同様である。図16には、酸化物半導体層140の下にゲート層136dを有し、ソース層142a及びドレイン層142bが、酸化物半導体層140の下側表面において接する構成のトランジスタ164を示す。図16に示す構成と図12に示す構成の大きな相違点として、ソース層142a及びドレイン層142bと、酸化物半導体層140との接続の位置が挙げられる。つまり、図12に示す構成では、酸化物半導体層140の上側表面において、ソース層142a及びドレイン層142bと接するのに対して、図16に示す構成では、酸化物半導体層140の下側表面において、ソース層142a及びドレイン層142bと接する。そして、この接触の相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図12と同様である。具体的には、図16に示すトランジスタ164は、層間絶縁層128上に設けられたゲート層136dと、ゲート層136d上に設けられたゲート絶縁膜138と、ゲート絶縁膜138上に設けられた、ソース層142a及びドレイン層142bと、ソース層142a及びドレイン層142bの上側表面に接する酸化物半導体層140と、を有する。また、トランジスタ164の上には、酸化物半導体層140を覆うように、保護絶縁層144が設けられている。図17には、酸化物半導体層140の上にゲート層136dを有するトランジスタ164を示す。ここで、図17Aは、ソース層142a及びドレイン層142bが、酸化物半導体層140の下側表面において酸化物半導体層140と接する構成の例を示す図であり、図17Bは、ソース層142a及びドレイン層142bが、酸化物半導体層140の上側表面において酸化物半導体層140と接する構成の例を示す図である。図12又は図16に示す構成と図17に示す構成の大きな相違点は、酸化物半導体層140の上にゲート層136dを有する点である。また、図17Aに示す構成と図17Bに示す構成の大きな相違点は、ソース層142a及びドレイン層142bが、酸化物半導体層140の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図12などと同様である。具体的には、図17Aに示すトランジスタ164は、層間絶縁層128上に設けられたソース層142a及びドレイン層142bと、ソース層142a及びドレイン層142bの上側表面に接する酸化物半導体層140と、酸化物半導体層140上に設けられたゲート絶縁膜138と、ゲート絶縁膜138上の酸化物半導体層140と重畳する領域のゲート層136dと、を有する。また、図17Bに示すトランジスタ164は、層間絶縁層128上に設けられた酸化物半導体層140と、酸化物半導体層140の上側表面に接するように設けられたソース層142a及びドレイン層142bと、酸化物半導体層140、ソース層142a、及びドレイン層142b上に設けられたゲート絶縁膜138と、ゲート絶縁膜138上の酸化物半導体層140と重畳する領域に設けられたゲート層136dと、を有する。なお、図17に示す構成では、図12に示す構成などと比較して、構成要素が省略される場合がある例えば、電極層150aや、電極層154aなど。この場合、作製工程の簡略化という副次的な効果も得られる。もちろん、図12などに示す構成においても、必須ではない構成要素を省略できることはいうまでもない。図18には、素子のサイズが比較的大きい場合であって、酸化物半導体層140の下にゲート層136dを有する構成のトランジスタ164を示す。この場合、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート層136dなどを形成することが可能である。図18Aに示す構成と図18Bに示す構成の大きな相違点は、ソース層142a及びドレイン層142bが、酸化物半導体層140の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図12などと同様である。具体的には、図18Aに示すトランジスタ164は、層間絶縁層128上に設けられたゲート層136dと、ゲート層136d上に設けられたゲート絶縁膜138と、ゲート絶縁膜138上に設けられた、ソース層142a及びドレイン層142bと、ソース層142a及びドレイン層142bの上側表面に接する酸化物半導体層140と、を有する。また、図18Bに示すトランジスタ164は、層間絶縁層128上に設けられたゲート層136dと、ゲート層136d上に設けられたゲート絶縁膜138と、ゲート絶縁膜138上のゲート層136dと重畳する領域に設けられた酸化物半導体層140と、酸化物半導体層140の上側表面に接するように設けられたソース層142a及びドレイン層142bと、を有する。なお、図18に示す構成においても、図12に示す構成などと比較して、構成要素が省略される場合がある。この場合も、作製工程の簡略化という効果が得られる。図19には、素子のサイズが比較的大きい場合であって、酸化物半導体層140の上にゲート層136dを有する構成のトランジスタ164を示す。この場合にも、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート層136dなどを形成することが可能である。図19Aに示す構成と図19Bに示す構成の大きな相違点は、ソース層142a及びドレイン層142bが、酸化物半導体層140の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図12などと同様である。具体的には、図19Aに示すトランジスタ164は、層間絶縁層128上に設けられたソース層142a及びドレイン層142bと、ソース層142a及びドレイン層142bの上側表面に接する酸化物半導体層140と、ソース層142a、ドレイン層142b、及び酸化物半導体層140上に設けられたゲート絶縁膜138と、ゲート絶縁膜138上の酸化物半導体層140と重畳する領域に設けられたゲート層136dと、を有する。また、図19Bに示すトランジスタ164は、層間絶縁層128上に設けられた酸化物半導体層140と、酸化物半導体層140の上側表面に接するように設けられたソース層142a及びドレイン層142bと、ソース層142a、ドレイン層142b、及び酸化物半導体層140上に設けられたゲート絶縁膜138と、ゲート絶縁膜138上に設けられたゲート層136dと、を有する。なお、ゲート層136dは、ゲート絶縁膜138を介して、酸化物半導体層140と重畳する領域に設けられる。なお、図19に示す構成においても、図12に示す構成などと比較して、構成要素が省略される場合がある。この場合も、作製工程の簡略化という効果が得られる。また、図12に示す酸化物半導体層140と、ソース層142a、ドレイン層142bとの間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。図20、21は、図12のトランジスタ164に酸化物導電層を設けたトランジスタを示す図である。図20、21のトランジスタ164は、酸化物半導体層140と、ソース層142a、ドレイン層142bとの間に、ソース領域及びドレイン領域として機能する酸化物導電層162a、162bが形成されている。図20、21のトランジスタ164の違いは、作製工程により酸化物導電層162a、162bの形状が異なる点である。図20のトランジスタ164では、酸化物半導体層と酸化物導電層の積層を形成し、酸化物半導体層と酸化物導電層との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層140と酸化物導電層を形成する。酸化物半導体層及び酸化物導電層上にソース層142a、ドレイン層142bを形成した後、ソース層142a、ドレイン層142bをマスクとして、島状の酸化物導電層をエッチングし、ソース領域およびドレイン領域となる酸化物導電層162a、162bを形成する。図21のトランジスタ164では、酸化物半導体層140上に酸化物導電層を形成し、その上に金属導電層を形成し、酸化物導電層および金属導電層を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層162a、162b、ソース層142a、ドレイン層142bを形成する。なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件エッチング材の種類、濃度、エッチング時間等を適宜調整する。酸化物導電層162a、162bの成膜方法は、スパッタリング法や真空蒸着法電子ビーム蒸着法などや、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウム、インジウム錫酸化物などを適用することができる。また、上記材料に酸化珪素を含ませてもよい。ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層140とソース層142a、ドレイン層142bとの間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ164が高速動作をすることができる。また、このような構成とすることによって、トランジスタ164の耐圧を向上させることができる。なお、図20、21では、図12に示したトランジスタ164の酸化物半導体層140と、ソース層142a及びドレイン層142bとの間に酸化物導電層を設ける構成について示したが、図16、17、18、19に示したトランジスタ164の酸化物半導体層140と、ソース層142a及びドレイン層142bとの間に酸化物導電層を設ける構成とすることも可能である。なお、ここでは、トランジスタ160上にトランジスタ164を積層して形成する例について説明したが、トランジスタ160及びトランジスタ164の構成はこれに限られるものではない。例えば、同一平面上にトランジスタ160及びトランジスタ164を形成することができる。さらに、トランジスタ160と、トランジスタ164とを重畳して設けても良い。<酸化物半導体層の作製工程の変形例>上述したトランジスタの作製工程と異なる酸化物半導体層の作製工程について図22を用いて説明する。当該酸化物半導体層は、第1の結晶性酸化物半導体層上に第1の結晶性酸化物半導体層よりも厚い第2の結晶性酸化物半導体層を有する。絶縁層400上に絶縁層437を形成する。ここでは、絶縁層437として、PECVD法またはスパッタリング法を用いて、50nm以上600nm以下の膜厚の酸化物絶縁層を形成する。例えば、当該酸化物絶縁層として、酸化シリコン層、酸化ガリウム層、酸化アルミニウム層、酸化窒化シリコン層、酸化窒化アルミニウム層、若しくは窒化酸化シリコン層から選ばれた一層またはこれらの積層を用いることができる。次に、絶縁層437上に膜厚1nm以上10nm以下の第1の酸化物半導体層を形成する。第1の酸化物半導体層の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は200°C以上400°C以下とする。ここでは、金属酸化物ターゲットIn-Ga-Zn系金属酸化物ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度250°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚5nmの第1の酸化物半導体層を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第1の加熱処理を行う。第1の加熱処理の温度は、400°C以上750°C以下とする。第1の加熱処理によって第1の結晶性酸化物半導体層450aを形成する図22A参照。成膜時における基板温度や第1の加熱処理の温度にもよるが、成膜や第1の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、c軸配向した結晶が得られる。第1の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に1層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。第1の加熱処理によって、酸化物絶縁層である絶縁層437中の酸素を第1の結晶性酸化物半導体層450aとの界面またはその近傍界面からプラスマイナス5nmに拡散させて、第1の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用いられる絶縁層437は、膜中バルク中、第1の結晶性酸化物半導体層450aと絶縁層437の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。次いで、第1の結晶性酸化物半導体層450a上に10nmよりも厚い第2の酸化物半導体層を形成する。第2の酸化物半導体層の形成は、スパッタリング法を用い、その成膜時における基板温度は200°C以上400°C以下とする。成膜時における基板温度を200°C以上400°C以下とすることにより、第1の結晶性酸化物半導体層の表面上に接して成膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる。ここでは、金属酸化物ターゲットIn-Ga-Zn系金属酸化物ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度400°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚25nmの第2の酸化物半導体層を成膜する。次いで、基板を配置するチャンバー雰囲気を窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下とし、第2の加熱処理を行う。第2の加熱処理の温度は、400°C以上750°C以下とする。第2の加熱処理によって第2の結晶性酸化物半導体層450bを形成する図22B参照。第2の加熱処理は、窒素雰囲気下、酸素雰囲気下、または窒素と酸素の混合雰囲気下で行うことにより、第2の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第2の加熱処理によって、第1の結晶性酸化物半導体層450aを核として膜厚方向、即ち底部から内部に結晶成長が進行して第2の結晶性酸化物半導体層450bが形成される。また、絶縁層437の形成から第2の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層437の形成から第2の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など下に行うことが好ましく、例えば、水分については露点-40°C以下、好ましくは露点-50°C以下の乾燥窒素雰囲気とする。次いで、第1の結晶性酸化物半導体層450aと第2の結晶性酸化物半導体層450bからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層453を形成する図22C参照。図では、第1の結晶性酸化物半導体層450aと第2の結晶性酸化物半導体層450bの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。また、上記作製方法により、得られる第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、c軸配向を有していることを特徴の一つとしている。ただし、第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、c軸配向を有した結晶CAxisAlignedCrystal;CAACとも呼ぶを含む酸化物を有する。なお、第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、一部に結晶粒界を有している。なお、第1の結晶性酸化物半導体層および第2の結晶性酸化物半導体層は、四元系金属の酸化物であるIn-Sn-Ga-Zn-O系の材料や、三元系金属の酸化物であるIn-Ga-Zn-O系の材料IGZOとも表記する。、In-Sn-Zn-O系の材料ITZOとも表記する。、In-Al-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料や、In-Hf-Zn-O系の材料、In-La-Zn-O系の材料、In-Ce-Zn-O系の材料、In-Pr-Zn-O系の材料、In-Nd-Zn-O系の材料、In-Sm-Zn-O系の材料、In-Eu-Zn-O系の材料、In-Gd-Zn-O系の材料、In-Tb-Zn-O系の材料、In-Dy-Zn-O系の材料、In-Ho-Zn-O系の材料、In-Er-Zn-O系の材料、In-Tm-Zn-O系の材料、In-Yb-Zn-O系の材料、In-Lu-Zn-O系の材料や、二元系金属の酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料、Sn-Mg-O系の材料、In-Mg-O系の材料や、In-Ga-O系の材料、一元系金属の酸化物であるIn-O系の材料、Sn-O系の材料、Zn-O系の材料などがある。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In-Ga-Zn-O系の材料とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。また、第1の結晶性酸化物半導体層上に第2の結晶性酸化物半導体層を形成する2層構造に限定されず、第2の結晶性酸化物半導体層の形成後に第3の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、3層以上の積層構造としてもよい。酸化物半導体層453のような第1の結晶性酸化物半導体層と第2の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。<半導体装置の利用例>以下では、上述した半導体装置の使用例として、RFIDRadioFrequencyIdentificationタグ500を示す図23参照。RFIDタグ500は、アンテナ回路501及び信号処理回路502を有する。信号処理回路502は、整流回路503、電源回路504、復調回路505、発振回路506、論理回路507、メモリコントロール回路508、メモリ回路509、論理回路510、アンプ511、変調回路512を有する。メモリ回路509は、上述した半導体装置を有する。アンテナ回路501によって受信された通信信号は復調回路505に入力される。受信される通信信号、すなわちアンテナ回路501とリーダ/ライタ間で送受信される信号の周波数は極超短波帯においては915MHz、2.45GHzなどがあり、それぞれISO規格などで規定される。もちろん、アンテナ回路501とリーダ/ライタ間で送受信される信号の周波数はこれに限定されず、例えばサブミリ波である300GHz~3THz、ミリ波である30GHz~300GHz、マイクロ波である3GHz~30GHz、極超短波である300MHz~3GHz、超短波である30MHz~300MHzのいずれの周波数も用いることができる。また、アンテナ回路501とリーダ/ライタ間で送受信される信号は、搬送波を変調した信号である。搬送波の変調方式は、アナログ変調またはデジタル変調であり、振幅変調、位相変調、周波数変調及びスペクトラム拡散のいずれかでよい。好ましくは、振幅変調または周波数変調である。発振回路506から出力された発振信号は、クロック信号として論理回路507に供給される。また、変調された搬送波は、復調回路505で復調される。復調後の信号も論理回路507に送られ解析される。論理回路507で解析された信号は、メモリコントロール回路508に送られる。メモリコントロール回路508は、メモリ回路509を制御し、メモリ回路509に記憶されたデータを取り出し、当該データを論理回路510に送る。論理回路510では当該データに対してエンコード処理を行う。その後、エンコード処理された当該データは、アンプ511で増幅され、これに基づいて変調回路512は搬送波に変調をかける。この変調された搬送波によりリーダ/ライタがRFIDタグ500からの信号を認識する。整流回路503に入った搬送波は整流された後、電源回路504に入力される。このようにして得られた電源電圧を電源回路504より復調回路505、発振回路506、論理回路507、メモリコントロール回路508、メモリ回路509、論理回路510、アンプ511、変調回路512などに供給する。信号処理回路502とアンテナ回路501におけるアンテナとの接続については特に限定されない。例えば、アンテナと信号処理回路502をワイヤボンディング接続やバンプ接続を用いて接続する、またはチップ化した信号処理回路502の一面を電極にしてアンテナに貼り付ける。信号処理回路502とアンテナとの貼り付けにはACFanisotropicconductivefilm:異方性導電性フィルムを用いることができる。アンテナは、信号処理回路502と共に同じ基板上に積層して設けるか、外付けのアンテナを用いる。もちろん、信号処理回路の上部もしくは下部にアンテナが設けられる。整流回路503は、アンテナ回路501が受信する搬送波により誘導される交流信号を直流信号に変換する。RFIDタグ500はバッテリー561を有してもよい図24参照。整流回路503から出力される電源電圧が、信号処理回路502を動作させるのに十分でないときには、バッテリー561からも信号処理回路502を構成する各回路復調回路505、発振回路506、論理回路507、メモリコントロール回路508、メモリ回路509、論理回路510、アンプ511、変調回路512などに電源電圧を供給する。整流回路503から出力される電源電圧のうちの余剰分をバッテリー561に充電すれば良い。RFIDタグ500にアンテナ回路501及び整流回路503とは別にさらにアンテナ回路及び整流回路を設けることにより、無作為に生じている電磁波等からバッテリー561に蓄えるエネルギーを得ることができる。バッテリーに充電することで連続的に使用できる。バッテリーはシート状に形成された電池を用いる。例えば、ゲル状電解質を用いるリチウムポリマー電池や、リチウムイオン電池、リチウム2次電池等を用いると、バッテリーの小型化が可能である。例えば、ニッケル水素電池、ニッケルカドミウム電池、または大容量のコンデンサーなどが挙げられる。なお、図25に示すように、RFIDの用途は広範囲にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類運転免許証や住民票等、図25A参照、記録媒体DVDソフトやビデオテープ等、図25B参照、包装用容器類包装紙やボトル等、図25C参照、乗り物類自転車等、図25D参照、身の回り品鞄や眼鏡等、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器液晶表示装置、EL表示装置、テレビジョン受像機、または携帯電話等の物品、若しくは各物品に取り付ける荷札図25E、図25F参照等に設けて使用することができる。RFIDタグ1500は、プリント基板に実装する、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。RFIDタグ1500は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等にRFIDタグ1500を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等にRFIDタグ1500を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、RFIDタグ1500を取り付けることにより、盗難などに対するセキュリティを高めることができる。以上のように、上述した半導体装置を各用途に用いることにより、情報のやりとりに用いられるデータを正確の値のまま維持することができるため、物品の認証性、またはセキュリティを高めることができる。