半導体基板に回路素子が形成される回路形成領域と、前記半導体基板の上層に形成され、前記回路素子間を接続する素子配線が形成される配線形成領域と、前記回路形成領域の外周に形成され、前記半導体基板の表面から前記半導体基板の表面よりも深い領域にかけて形成される第1のトレンチと、前記第1のトレンチの上の前記配線形成領域であって、前記半導体基板の表面からチップ表面までの領域を貫通する領域に形成される第2のトレンチと、を含み、前記第1のトレンチ及び前記第2のトレンチにより形成される少なくとも1つの中空構造を有するエアギャップ領域と、を有する半導体装置の製造方法であって、前記第1のトレンチを、前記回路形成領域に形成されるシャロートレンチを形成する工程と、前記回路素子に直接接続されるコンタクト配線が埋め込まれるコンタクト溝を形成する工程、とのいずれか一方の工程において形成し、前記第2のトレンチを、前記素子配線が埋め込まれる配線溝を形成する工程と、異なる配線形成層に形成される前記素子配線を接続するビア配線が埋め込まれるビア溝を形成する工程と、の少なくとも一方の工程において形成する半導体装置の製造方法。前記第2のトレンチは、第1の配線と第2の配線に挟まれる領域に形成され、前記第1の配線と前記第2の配線との配線間距離は、前記回路形成領域の最小配線間距離よりも小さい請求項1に記載の半導体装置の製造方法。前記回路形成領域と前記エアギャップ領域との間にシールリング領域を有し、前記シールリング領域には、前記半導体基板の表面から前記配線形成領域の最上層配線層までの連続した領域に前記素子配線及び前記ビア配線によりシールリング配線が形成される請求項1又は2に記載の半導体装置の製造方法。前記第1、第2のトレンチにより形成される中空構造は、貫通した1つの中空構造を構成する請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。前記エアギャップ領域は、前記回路形成領域の外周を囲む連続した領域に前記中空構造を有する請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。前記エアギャップ領域は、前記回路形成領域の外周を囲む不連続な領域に前記中空構造を有する請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。前記半導体装置は、前記エアギャップ領域の外周にさらに前記第1、第2のトレンチにより形成される前記中空構造を有するスクライブ領域を有する請求項1乃至6のいずれか1項に記載の半導体装置の製造方法。しかしながら、特許文献4に記載の技術では、最上層配線層まで形成した後に、一度のエッチング処理により溝を形成する。そのため、この溝を形成するために、特別にフォトレジストを作成し、当該フォトレジストを用いたエッチング工程を追加しなければならない。このような、フォトレジスト及び工程を追加した場合、半導体装置の製造期間が長くなる問題がある。本発明にかかる半導体装置の製造方法の一態様は、半導体基板に回路素子が形成される回路形成領域と、前記半導体基板の上層に形成され、前記回路素子間を接続する素子配線が形成される配線形成領域と、前記回路形成領域の外周に形成され、前記半導体基板の表面から前記半導体基板の表面よりも深い領域にかけて形成される第1のトレンチと、前記第1のトレンチの上の前記配線形成領域であって、前記半導体基板の表面からチップ表面までの領域を貫通する領域に形成される第2のトレンチと、を含み、前記第1のトレンチ及び前記第2のトレンチにより形成される少なくとも1つの中空構造を有するエアギャップ領域と、を有する半導体装置の製造方法であって、前記第1のトレンチを、前記回路形成領域に形成されるシャロートレンチを形成する工程と、前記回路素子に直接接続されるコンタクト配線が埋め込まれるコンタクト溝を形成する工程、とのいずれか一方の工程において形成し、前記第2のトレンチを、前記素子配線が埋め込まれる配線溝を形成する工程と、異なる配線形成層に形成される前記素子配線を接続するビア配線が埋め込まれるビア溝を形成する工程と、の少なくとも一方の工程において形成する。本発明にかかる半導体装置の製造方法によれば、回路形成領域へのクラックの侵入を防止する第1のトレンチ及び第2のトレンチを、回路形成領域の素子あるいは配線を形成する工程と同一の工程で形成できる。つまり、本発明にかかる半導体装置の製造方法では、工程を追加することなく、クラック防止構造例えば、第1のトレンチ及び第2のトレンチにより形成される中空構造を有する半導体装置を形成することができる。本発明にかかる半導体装置の製造方法によれば、クラック防止構造を有する半導体装置の製造期間を短縮することができる。実施の形態1以下、図面を参照して本発明の実施の形態について説明する。まず、本発明にかかる半導体装置は、半導体チップを搭載する。そこで、図1に本発明にかかる半導体装置に搭載される半導体チップが形成されるウェハの概略図を示す。図1に示すように、半導体チップは、1枚のウェハ上に複数形成される。半導体チップは、回路形成領域10、シールリング領域11、エアギャップ領域12を有する。回路形成領域10には、半導体チップに搭載される機能を実現するための回路が形成される。エアギャップ領域12は、回路形成領域10を囲むように形成される。エアギャップ領域12は、第1のトレンチ及び第2のトレンチにより形成される少なくとも1つの中空構造を有する。第1のトレンチは、回路形成領域10の外周に形成され、半導体基板の表面から半導体基板の表面よりも深い領域にかけて形成される。第2のトレンチは、第1のトレンチの上の配線形成領域であって、半導体基板の表面からチップ表面までの領域を貫通する領域に形成される。このエアギャップ領域12の詳細は後述する。シールリング領域11は、回路形成領域10とエアギャップ領域12との間に形成される。さらに、シーリング領域11は、回路形成領域10を囲むように形成される。シールリング領域11には、半導体基板の表面から配線形成領域の最上層配線層までの連続した領域に素子配線及びビア配線によりシールリング配線が形成される。つまり、シールリング領域11を設けることで、回路形成領域10は、シールリング配線により囲まれる形状となる。このようなシールリング領域11を設けることで、製造後の回路形成領域10に対する防湿効果を高めることができる。複数の半導体チップは、ウェハ上で、スクライブ領域13により分離されるように形成される。半導体チップは、スクライブ領域で分離されることで、個片化され、その後パッケージングされることで半導体装置となる。このとき、実施の形態1にかかる半導体チップ1は、半導体基板の表面よりも深い領域からチップ表面に至る領域に中空構造を有するエアギャップ領域12を有する。そのため、実施の形態1にかかる半導体チップ1は、このエアギャップ領域12により個片化時に生じるクラックが回路形成領域10に至ることを防止することができる。以下では、実施の形態1にかかる半導体チップ1のエアギャップ領域12を含む半導体チップの製造方法について説明する。まず、実施の形態1にかかる半導体チップ1の断面図を図2に示す。図2に示す断面図は、図1のII-II線に沿った半導体チップ1の断面図である。図2に示すように、半導体チップ1が形成されるチップ領域は、回路形成領域10、シーリング領域11、及び、エアギャップ領域12を含む。図2に示すように、半導体チップ1は、半導体基板SUBの上層に配線形成領域及びカバー層CAVが形成される。この配線形成領域には、コンタクト配線形成層V1、配線形成層L1~L4、及び、配線分離層V2~V5が含まれる。配線形成層L1~L4には、回路素子間を接続する素子配線27が形成される。また、配線分離層V2~V4には異なる配線形成層に形成される素子配線27を接続するビア配線28が形成される。配線分離層V5は、最上層の層になるためビア配線28は形成されない。そして、カバー層CAV、配線形成層L4、及び、配線分離層V5は、第1のトレンチ24及び第2のトレンチ25が形成される領域を端部としてスクライブ領域13側には形成されない。このような構成とすることにより、個片化工程におけるチップ領域の破損を防止するとともにスクライブ領域の破壊を容易にする。半導体基板SUBは、第1の導電型例えば、P型の半導体で形成される。そして、半導体基板SUBの一方の面には回路素子が形成される。この回路素子が形成される面を以下では半導体基板SUBの表面と称す。図2に示す例では、回路素子としてNMOSトランジスタを示したが、半導体チップ1は、PMOSトランジスタ、抵抗等の他の回路素子も有する。NMOSトランジスタは、拡散層領域20、ゲート酸化膜21、及びゲート電極22により形成される。拡散層領域20は、NMOSトランジスタのソースまたはドレインである。また、ゲート電極22は、半導体基板SUBの表面に形成されるゲート酸化膜21の上層にポリシリコンにより形成される。また、図2に示す例では、半導体基板SUBにシャロートレンチ23が形成される。シャロートレンチ23には、酸化膜が充填される。そして、シャロートレンチ23は、素子分離素子として機能する。図2に示す例では、シャロートレンチ23は、回路形成領域10とエアギャップ領域12とに形成される。そして、エアギャップ領域12に形成されるシャロートレンチ23には、第1のトレンチ24が形成される。シールリング領域11には、半導体基板SUBの表面から最上層の配線形成層L4に至る連続した領域にシールリング配線が形成される。図2に示す例では、シールリング配線は、コンタクト配線形成層V1に形成されるコンタクト配線26、配線形成層L1~L4に形成される素子配線27、及び、素子分離層V2~V4に形成されるビア配線28により形成される。エアギャップ領域12には、第1のトレンチ24及び第2のトレンチ25により形成される少なくとも1つの中空構造を有する。図2に示す例では、第1のトレンチ24の上部、及び、第2のトレンチ25の上部に残留タングステン29を示した。この残留タングステン29は、コンタクト配線26及びビア配線28を形成する際にトレンチの開口部に残るものである。第1のトレンチ24及び第2のトレンチ25の上部の開口部は、この残留タングステン29により塞がれている場合もあるが、残留タングステン29が除去されて穴が開いている場合もある。また、エアギャップ領域12の、配線形成層L1~L4には素子配線27が形成される。この素子配線27は、回路素子形成領域10に形成される回路素子とは接続されない。この素子配線27は、第2のトレンチ25を形成する工程において、第2のトレンチ25をより深い領域まで形成するために利用する層間絶縁膜内の鬆を形成するために設けられるものである。この鬆の効果についての詳細は、後述する続いて、実施の形態1にかかる半導体チップ1の製造工程を製造工程毎に説明する。図3~図7に、半導体チップ1の製造工程毎の断面図を示す。図3は、第1の製造工程完了後の半導体チップ1の断面図を示すものである。図3に示すように、第1の製造工程では、半導体基板SUB上に回路素子を形成する。図3に示す例では、半導体基板SUBの回路形成領域10にはNMOSトランジスタ及びシャロートレンチ23が形成される。また、半導体基板SUBのエアギャップ領域12にはシャロートレンチ23が形成される。一方、シールリング領域11には回路素子は形成されない。続いて、図4に第2の製造工程完了後の半導体チップ1の断面図を示す。第2の製造工程では、コンタクト配線形成層V1にコンタクト配線26を形成する。また、第2の製造工程では、コンタクト配線26が形成されるコンタクト溝と同時に第1のトレンチ24を形成する。第2の製造工程では、まず、半導体基板SUBの上層に層間絶縁膜を形成する。そして、コンタクト配線26及び第1のトレンチ24が形成される領域の層間絶縁膜を選択的にエッチングする。このとき、シャロートレンチ23を構成する酸化膜は、素子分離領域23及び半導体基板SUBよりもエッチングレートが高いため、第1のトレンチ24の深さは、コンタクト配線26が埋め込まれるコンタクト溝よりも深くなる。図4に示す例では、第1のトレンチ24は、シャロートレンチ23の底部に達する深さまで形成される。一方、コンタクト溝は、半導体基板SUBの表面に達する深さで形成される。また、第1のトレンチ24の幅d1は、コンタクト溝の幅d0よりも狭くなるように形成される。そして、コンタクト溝に対して配線材量例えば、タングステンを充填することでコンタクト配線26が形成される。このとき、第1のトレンチ24に対してもコンタクト溝と同様にタングステンが堆積されるが、第1のトレンチ24では開口部のみにタングステンが堆積される。これは、第1のトレンチ24の幅d1がコンタクト溝の幅d0よりも狭いため、第1のトレンチ24の深い位置までタングステンが入り込めないためである。そして、タングステンを堆積させた後に、層間絶縁膜上に堆積したタングステンをCMPChemicalMechanicalPolishingにより除去する。このCMP工程において、第1のトレンチ24の開口部付近の残留タングステン29は除去されることもある。このように、第1のトレンチ24には配線材量となるタングステンが入り込まないため、第1のトレンチ24をコンタクト溝とともに形成しても中空構造となる。続いて、図5に第3の製造工程完了後の半導体チップ1の断面図を示す。第3の製造工程では、まず、リソグラフィ技術を用いて素子配線27を形成する。このとき、エアギャップ領域12に形成される素子配線27の間の距離d3を回路形成領域10の素子配線27に対して規定される最小配線間距離d2よりも小さくする。そして、素子配線27を覆うように層間絶縁膜を形成する。この層間絶縁膜形成工程では、エアギャップ領域12の素子配線27の配線間距離が最小配線間距離d2よりも小さいため、エアギャップ領域12の素子配線27の間の層間絶縁膜に鬆250ができる。続いて、図6に第4の製造工程完了後の半導体チップ1の断面図を示す。第4の製造工程では、素子分離層V2にビア配線28を形成する。また、第4の製造工程では、ビア配線28と同時に第2のトレンチ25を形成する。第4の製造工程では、まず、第3の製造工程で形成した層間絶縁膜のうちビア配線28及び第2のトレンチ25が形成される領域の層間絶縁膜を選択的にエッチングする。なお、第2のトレンチ25は、平面レイアウトにおいて、第1のトレンチ24と同じ位置に形成される。このとき、エアギャップ領域12の第2のトレンチ25が形成される領域には、素子配線27が形成されていないため、第2のトレンチ25の深さは、ビア配線28が埋め込まれるビア溝よりも深くなる。また、第3の製造工程において、第2のトレンチ25が形成される領域に鬆250が形成されているため、この鬆250によって第2のトレンチ25の深さはより深い位置まで形成される。一方、ビア溝は、配線形成層L1に形成された素子配線27の上部が露出する深さで形成される。また、第2のトレンチ25の幅は、第1のトレンチ24を形成するときと同様に、ビア配線28が形成されるビア溝の幅d0よりも狭くなるように形成される。そして、ビア溝に対してタングステンを充填することでビア配線28が形成される。このとき、第2のトレンチ25に対してもビア溝と同様にタングステンが堆積されるが、第2のトレンチ25では、開口部のみにタングステンが堆積される。これは、第2のトレンチ25の幅がコンタクト溝の幅よりも狭いため、第2のトレンチ25の深い位置までタングステンが入り込めないためである。そして、タングステンを堆積させた後に、層間絶縁膜上に堆積したタングステンをCMPにより除去する。このCMP工程において、第2のトレンチ25の開口部付近の残留タングステン29は除去されることもある。このように、第2のトレンチ25には配線材量となるタングステンが入り込まないため、第2のトレンチ25をビア溝とともに形成しても中空構造となる。続いて、第3の製造工程及び第4の製造工程と同様の工程により配線形成層L2、L3配線分離層V3、V4を形成する。その後、配線分離層V4を形成した後に配線形成層L4を形成する。そこで、配線形成層L4の製造工程を含む第5の製造工程完了後の半導体チップ1の断面図を図7に示す。第5の製造工程では、まず、配線形成層L4をリソグラフィ技術により形成する。このとき、エアギャップ領域12に形成される素子配線27の間の距離を回路形成領域10の素子配線27に対して規定される最小配線間距離d2よりも小さくする。そして、素子配線27を覆うように層間絶縁膜を形成する。この層間絶縁膜形成工程では、エアギャップ領域12の素子配線27の配線間距離が最小配線間距離d2よりも小さいため、エアギャップ領域12の素子配線27の間の層間絶縁膜に鬆250ができる。また、この層間絶縁膜のうち配線形成層L4の上層に形成される層間絶縁膜の層が配線分離層V5となる。そして、第5の製造工程では、配線分離層V5の上層にカバー層CAVを形成する。なお、第5の製造工程では、配線分離層V5にはビア配線を形成しない。また、第5の製造工程では、配線分離層V5に対してはCMPによる平坦化処理は行わない。続いて、チップ領域のうちシールリング領域11と回路形成領域10とを少なくとも含む領域以外の部分のカバー層CAV、配線分離層V5及び配線形成層L4をエッチングにより除去することで、半導体チップ1は、図2に示す形態となる。上記説明より、実施の形態1にかかる半導体装置の製造方法では、エアギャップ領域12において中空構造を構成する第1のトレンチ24及び第2のトレンチ25を、配線形成領域10のコンタクト配線26を形成する工程例えば、第2の製造工程及びビア配線28を形成する工程例えば、第4の製造工程において形成する。より具体的には、実施の形態1にかかる半導体装置の製造方法では、第1のトレンチ24をコンタクト配線26が埋め込まれるコンタクト溝を形成する工程において形成し、第2のトレンチ25を、ビア配線28が埋め込まれるビア溝を形成する工程において形成する。このように、実施の形態1にかかる半導体装置の製造方法では、第1のトレンチ24及び第2のトレンチ25を形成するために特別な工程及びフォトレジストを必要としない。これにより、実施の形態1にかかる半導体装置の製造方法では、製造工程の期間を短縮することができる。また、特別なフォトレジストを利用しないことで、マスク作成コストを削減することができる。また、実施の形態1にかかる半導体チップ1の第1のトレンチ24及び第2のトレンチ25は、配線材量が入り込まない程狭い幅で形成される。そのため、半導体チップ1においてエアギャップ領域12のトレンチを追加することによるウェハ上でのチップ面積の増加を抑制することができる。つまり、実施の形態1にかかる半導体チップ1では、エアギャップ領域12を追加することで1枚のウェハ上に形成することができるチップ数が減少することを防止することができる。一方、特許文献4のように、半導体チップを最上層配線まで形成した後にクラックを防止するトレンチを形成した場合、一度のエッチング工程で深い位置までトレンチを形成する必要があるため、トレンチの幅が大きくなりウェハ上でのチップ面積が増大する問題がある。また、特許文献1、2に記載の技術では、中空構造が層間絶縁膜により分離される構造を有するため、中空構造を分離する層間絶縁膜を介してクラックが回路形成領域に及ぶおそれがある。さらに、特許文献3に記載の技術では、半導体基板には溝が形成されていないため、半導体基板を介してクラックが回路形成領域に及ぶ危険がある。しかしながら、実施の形態1にかかる半導体チップ1では、半導体基板の表面よりも深い領域から回路形成領域を貫通する領域に中空構造を有するエアギャップ領域12を有する。つまり、半導体装置1では、配線層を介するクラック進入経路及び半導体基板SUBを介するクラック進入経路のいずれも存在しない。これにより、実施の形態1にかかる半導体装置1では、特許文献1~3に記載の半導体装置よりも高い信頼性を確保することができる。実施の形態2実施の形態2にかかる半導体チップ2の断面図を図8に示す。図8に示すように、実施の形態2にかかる半導体チップ2は、エアギャップ領域12において第1のトレンチ24を形成する領域にシャロートレンチ23を有していない。実施の形態2では、シャロートレンチ23を形成することなく第1のトレンチ24を形成する方法について説明する。なお、実施の形態2にかかる半導体チップの製造方法のうち実施の形態1と同じ工程については説明を省略する。実施の形態2にかかる半導体チップ2の第1の製造工程完了後の断面図を図9に示す。実施の形態2にかかる第1の製造工程では、シャロートレンチ23を形成する際に、エアギャップ領域12の第1のトレンチ24に相当する部分に、回路形成領域10のシャロートレンチ23の幅d4よりも狭い幅d5で、第1のトレンチ24を形成する。そして、形成したトレンチに対して酸化膜を成長させる。このとき、第1のトレンチ24は、開口部が小さいため、酸化膜が開口部近辺にしか形成されず、第1のトレンチ24は中空構造となる。なお、図9では、第1のトレンチ24の開口部に酸化膜30が残留している状態を示したが、この残留酸化膜30は、その後になくなることもある。また、実施の形態2にかかる第1の製造工程では、第1のトレンチ24の形成方法以外は、実施の形態1と同じである。続いて、実施の形態2にかかる半導体チップ2の第2の製造工程完了後の断面図を図10に示す。実施の形態2にかかる第2の製造工程では、まず、半導体基板SUBの上層に層間絶縁膜を形成する。そして、コンタクト配線26及び第1のトレンチ24が形成される領域の層間絶縁膜を選択的にエッチングする。図10に示す例では、第1のトレンチ24は、コンタクト配線26と同じ深さまで形成される。また、第1のトレンチ24の幅d1は、コンタクト溝の幅d0よりも狭くなるように形成される。そして、コンタクト溝に対して配線材量例えば、タングステンを充填することでコンタクト配線26が形成される。このとき、第1のトレンチ24に対してもコンタクト溝と同様にタングステンが堆積されるが、第1のトレンチ24では開口部のみにタングステンが堆積される。これは、第1のトレンチ24の幅d1がコンタクト溝の幅d0よりも狭いため、第1のトレンチ24の深い位置までタングステンが入り込めないためである。そして、タングステンを堆積させた後に、層間絶縁膜上に堆積したタングステンをCMPにより除去する。このCMP工程において、第1のトレンチ24の開口部付近の残留タングステン29は除去されることもある。このように、第1のトレンチ24には配線材量となるタングステンが入り込まないため、第1のトレンチ24をコンタクト溝とともに形成しても中空構造となる。第3の製造工程以降の製造工程は、実施の形態1で説明した工程と同じであるため、ここでは説明を省略する。以上、説明したように、エアギャップ領域12にシャロートレンチ23を形成しない場合は、半導体基板SUBに入り込む第1のトレンチ24をシャロートレンチ23を形成する工程で形成することができる。この場合も、フォトマスク及び工程を追加することが無いため、実施の形態1と同様に製造工程を簡略化ながら、クラックを防止するエアギャップ領域12を形成することができる。実施の形態3実施の形態3では、ダマシン法により素子配線及びビア配線を形成した場合における第1のトレンチ24及び第2のトレンチ25の形成方法について説明する。ダマシン法では、層間絶縁膜を形成した後に、当該層間絶縁膜にビア溝及び配線溝を形成し、当該溝に配線材例えば、銅を埋め込むものである。また、ダマシン法では、シングルダマシン法とデュアルダマシン法とがある。シングルダマシン法では、ビア配線と素子配線とを交互に形成する。一方、デュアルダマシン法では、ビア溝と配線溝とを形成した後にビア配線と素子配線とを一度の埋め込み工程で形成する。以下では、デュアルダマシン法を適用してビア配線と素子配線とを形成する例について説明する。実施の形態3にかかる半導体チップ3の断面図を図11に示す。図11に示すように、実施の形態3にかかる半導体チップ3は、素子配線40及びビア配線41を有する。この素子配線40及びビア配線41は、銅により形成される。一方、半導体チップ3においてもコンタクト配線26は、実施の形態1と同様にタングステンで形成される。また、実施の形態3にかかる半導体チップ3では、エアギャップ領域12には、素子配線40は形成されない。これにより、半導体チップ3は、実施の形態1にかかる半導体チップ1よりもチップサイズを小さくすることができる。続いて、実施の形態3にかかる半導体チップ3の製造方法について説明する。実施の形態3にかかる半導体チップ3の製造方法では、第1、第2の製造工程については、実施の形態1と同じであるため、以下では、第3の製造工程以降の工程について説明する。図12に実施の形態3にかかる半導体チップ3の第3の製造工程完了後の断面図を示す。実施の形態3における第3の製造工程では、配線形成領域L1の素子配線40及び第2のトレンチ25を形成する。実施の形態3にかかる第3の製造工程では、まず、層間絶縁膜を形成する。そして、当該層間絶縁膜において素子配線40及び第2のトレンチ25を形成する領域に溝を形成する。このとき、第2のトレンチ25に対応する溝の幅は、回路形成領域10のビア配線41の幅よりも狭く形成される。その後、当該溝に配線材を埋め込む。このとき、第2のトレンチ25の幅が狭いため、配線材料は、第2のトレンチ25の深い部分には入り込まず、第2のトレンチ25は中空構造となる。また、図12では、第2のトレンチ25の開口部に残留銅42を示したが、この残留銅は、その後の工程においてなくなる事もある。続いて、実施の形態3にかかる半導体チップ3の第4の製造工程完了後の断面図を図13に示す。実施の形態3における第4の製造工程では、配線分離層V2に形成されるビア配線41、配線形成領域L2の素子配線40及び配線分離層V2と配線形成領域L2とを貫通する第2のトレンチ25を形成する。実施の形態3にかかる第4の製造工程では、まず、層間絶縁膜を形成する。そして、当該層間絶縁膜においてビア配線41及び第2のトレンチ25を形成する領域に溝を形成する。このとき、第2のトレンチ25に対応する溝の幅は、回路形成領域10のビア配線41の幅よりも狭く形成される。その後、再度層間絶縁膜をエッチングして、素子配線40を形成する領域に溝を形成する。そして、当該溝に配線材を埋め込む。このとき、第2のトレンチ25の幅が狭いため、配線材料は、第2のトレンチ25の深い部分には入り込まず、第2のトレンチ25は中空構造となる。また、図13では、第2のトレンチ25の開口部に残留銅42を示したが、この残留銅は、その後の工程においてなくなる事もある。この第4の製造工程と同じ工程により、配線分離層V3、V4に形成されるビア配線41、配線形成領域L3、L4の素子配線40及び配線分離層V3、V4と配線形成領域L3、L4とを貫通する第2のトレンチ25を形成する。その後、第5の製造工程により、配線分離層V5の層間絶縁膜及びカバー層CAVを第5の製造工程で形成する。そこで、半導体チップ3の第5の製造工程完了後の断面図を図14に示す。なお、図14に示すように、配線分離層V5にはビア配線を形成しない。また、第5の製造工程では、配線分離層V5に対してはCMPによる平坦化処理は行わない。続いて、チップ領域のうちシーリング領域11と回路形成領域10とを少なくとも含む領域以外の部分のカバー層CAV、配線分離層V5及び配線形成層L4をエッチングにより除去することで、半導体チップ3は、図11に示す形態となる。上記説明より、実施の形態3にかかる半導体チップ3では、ビア配線41及び素子配線40が埋め込まれる溝と共に第2のトレンチ25を形成する。これにより、実施の形態3にかかる製造方法においても、フォトマスク及び工程を別途追加することなく第1のトレンチ24及び第2のトレンチ25を形成することができる。実施の形態4実施の形態4では、エアギャップ領域12を形成する領域の例について説明する。そこで、エアギャップ領域12の第1の形成例を図15に示す。図15に示す例では、回路形成領域10の外周を囲む連続した領域に第1のトレンチ24及び第2のトレンチ25により構成される中空構造を有するエアギャップ領域12を形成する。また、図15に示す例では、エアギャップ領域12と回路形成領域10との間にシールリング領域が形成される。このシールリング領域11は、回路形成領域10の外周を囲む連続した領域に形成される。また、エアギャップ領域12の第2の形成例を図16に示す。図16に示す例では、回路形成領域10の外周を囲む不連続な領域に第1のトレンチ24及び第2のトレンチ25により構成される中空構造を有するエアギャップ領域12を形成する。また、図16に示す例では、エアギャップ領域12と回路形成領域10との間にシールリング領域が形成される。このシールリング領域11は、回路形成領域10の外周を囲む連続した領域に形成される。このように、エアギャップ領域12の中空構造は、連続した領域として形成してもよく、また、不連続な領域に形成しても良い。なお、中空構造は、連続した領域に形成した方がクラックが回路形成領域10に達することを防止する効果は高い。一方、中空構造を不連続な領域に形成した場合、ウェハの強度を高めることができるため、ウェハの破損を防ぐ効果を高めることができる。実施の形態5実施の形態5では、スクライブ領域13に、第1のトレンチ24及び第2のトレンチ25による中空構造を形成する例について説明する。そこで、第1のトレンチ24及び第2のトレンチ25による中空構造を形成したスクライブ領域の第1の例の概略図を図17に示す。図17に示すように、スクライブ領域13には、プロセスのばらつきを確認するための検査素子が形成されるアクセサリ領域が形成される。そして、当該アクセサリ領域を除く領域に、第1のトレンチ24及び第2のトレンチ25による中空構造が形成される。図17に示す例では、第1のトレンチ24及び第2のトレンチ25による中空構造が形成される領域をエアギャップ領域で示した。また、図17に示す例では、エアギャップ領域を形成するために用いられる素子配線27を示した。また、第1のトレンチ24及び第2のトレンチ25による中空構造を形成したスクライブ領域の第2の例の概略図を図18に示す。図18に示す例は、図17に示したエアギャップ領域を不連続に形成したものである。このように、スクライブ領域に中空構造を形成することで、ウェハを分割して半導体チップを個片化した場合にクラックが生じても、当該クラックがスクライブ領域内で停止する。これにより、半導体チップにクラックが到達する可能性を高めることができるため、実施の形態5にかかるウェハによれば、半導体チップの信頼性をより向上させることができる。また、スクライブ領域に形成されるエアギャップ領域も実施の形態1と同様に半導体チップの回路形成領域を形成する工程内で同時に形成することができるため、このエアギャップ領域によりフォトマスク及び工程を特別に追加する必要はない。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。付記1半導体基板に回路素子が形成される回路形成領域と、前記半導体基板の上層に形成され、前記回路素子間を接続する素子配線が形成される配線形成領域と、前記回路形成領域の外周に形成され、前記半導体基板の表面から前記半導体基板の表面よりも深い領域にかけて形成される第1のトレンチと、前記第1のトレンチの上の前記配線形成領域であって、前記半導体基板の表面からチップ表面までの領域を貫通する領域に形成される第2のトレンチと、を含み、前記第1のトレンチ及び前記第2のトレンチにより形成される少なくとも1つの中空構造を有するエアギャップ領域と、前記エアギャップ領域の外周に形成され、前記第1、第2のトレンチにより形成される前記中空構造を有するスクライブ領域と、を有する半導体装置。付記2前記第1、第2のトレンチは、前記回路形成領域の一辺に平行な連続した領域に前記中空構造を形成する付記1に記載の半導体装置。付記3前記第2のトレンチは、第1の配線と第2の配線に挟まれる領域に形成され、前記第1の配線と前記第2の配線との配線間距離は、前記回路形成領域の最小配線間距離よりも小さい付記1又は2に記載の半導体装置。付記4前記回路形成領域と前記エアギャップ領域との間にシールリング領域を有し、前記シールリング領域には、前記半導体基板の表面から前記配線形成領域の最上層配線層まで連続した領域に前記素子配線及び異なる配線形成層に形成される前記素子配線を接続するビア配線によりシールリング配線が形成される付記1乃至3のいずれか1つに記載の半導体装置。付記5前記第1、第2のトレンチにより形成される前記中空構造は、貫通した1つの中空構造を構成する付記1乃至4のいずれか1つに記載の半導体装置。