相補型金属酸化物半導体CMOS集積回路ICを調査する方法であって、コンタクトエッチストップ層CESLの上の、前記CMOSICの材料の少なくとも少量を除去するステップと、前記CMOSICを或る時間長さだけエッチングして前記CESLの少なくとも少量を除去するステップと、前記CMOSICを精査してCESLの領域を区別するステップと、CESLの前記区別された領域に基づき、pチャネル金属酸化物半導体デバイスp-FETを含むCMOSICの第1の領域と、nチャネル金属酸化物半導体デバイスn-FETを含むCMOSICの第2の領域と、を特定するステップと、を有する、方法。前記CMOSICに用いられたものと同じプロセスを用いて形成されたデバイスの断面を作成するステップと、前記断面を精査して、前記断面を生成したデバイスの、n-FETとは異なるp-FETのCESL特性を特定するステップと、を更に有する、請求項1に記載の方法。前記CESLの厚さを測定するステップと、前記CESLの前記厚さに基づいて、前記CMOSICをエッチングする前記時間長さを決定するステップと、を更に有する、請求項2に記載の方法。前記材料の少なくとも少量の前記除去は、ウェットエッチング、ドライエッチング、化学機械研磨CMP、化学研磨、及び機械研磨で構成されるグループから選択された少なくとも一つのプロセスを含む、請求項1に記載の方法。前記時間長さは、予め定められた所定の時間期間である、請求項1に記載の方法。前記所定の時間期間は、30秒と60秒との間である、請求項5に記載の方法。前記CESLが、p-FETを覆うCESLの領域からn-FETを覆うCESLの領域を区別できる程度に十分にエッチング除去されていないことを決定するステップと、前記CMOSICを、他の時間期間を用いて再度エッチングし、前記CESLの更に少なくとも少量を除去するステップと、を更に有する、請求項1に記載の方法。前記他の時間期間は前記時間長さ以下である、請求項7に記載の方法。前記エッチングはウェットエッチプロセスを用いる、請求項1に記載の方法。前記ウェットエッチプロセスは、水、フッ化水素酸、及び酢酸の混合液を用いる、請求項9に記載の方法。CMOSICの前記精査は走査型電子顕微鏡を用いて行われる、請求項1に記載の方法。前記第1の領域と前記第2の領域を特定する前記ステップは、第1の特性を有するCESLに関連する第1のデバイスフットプリントを見つけ出すステップと、第2の特性を有するCESLに関連する第2のデバイスフットプリントを見つけ出すステップと、前記第1のデバイスフットプリントを前記第1の領域として特定し、前記第2のデバイスフットプリントを前記第2の領域として特定するステップと、を有する、請求項1に記載の方法。前記第1の特性はCESLの第1の量が残存することであり、前記第2の特性はCESLの第2の量が残存することであって、CESLの前記第2の量は、CESLの前記第1の量よりも少ない、請求項12に記載の方法。CESLの前記第2の量は、CESLが無いことである、請求項13に記載の方法。前記第1の領域と前記第2の領域とを特定する前記ステップは、少なくとも少量のCESLが残存する第1のデバイスフットプリントを見つけ出すステップと、CESLが何も残っていない第2のデバイスフットプリントを見つけ出すステップと、前記第1のデバイスフットプリントを前記第1の領域として特定し、前記第2のデバイスフットプリントを前記第2の領域として特定するステップと、を有する、請求項1に記載の方法。前記第1の領域と前記第2の領域とを特定する前記ステップは、CESLが殆ど乃至全く残っていない第1のデバイスフットプリントを見つけ出すステップと、第1のデバイスフットプリントより多くのCESLが残存する第2のデバイスフットプリントを見つけ出すステップと、前記第1のデバイスフットプリントを前記第1の領域として特定し、前記第2のデバイスフットプリントを前記第2の領域として特定するステップと、を有する、請求項1に記載の方法。前記CMOSICは、n-FETとp-FETとを有し、当該n-FETと当該p-FETは、共に非導電材料の層の上面上に形成されている、請求項1に記載の方法。前記非導電材料の層は、シリコンの基板の上面上にある、請求項17に記載の方法。調査及び解析のプロセスにおいては、その解析の目的に応じて、そのICの種々のパラメータを特定することが有用である。或る場合には、相互配線リストが生成される。或る場合には、電界効果トランジスタFET、fieldeffecttransistorなどの能動デバイスが特定される。或る場合には、p-FETデバイスとn-FETデバイスとを区別することが有用である。概要相補型金属酸化物半導体CMOS集積回路ICを調査する方法についての種々の実施形態は、コンタクトエッチストップ層CESL、contactetchstoplayerの上にあるCMOSICの少なくとも少量の材料を除去することと、次にそのCMOSICを或る時間長さにわたってエッチングして、そのCESLの少なくとも少量を除去することを含み得る。その後に、そのCMOSICの詳細が精査されて、CESLの領域が区別され得る。CESLの上記区別された領域に基づいて、そのCMOSICの第1の領域が、pチャネル金属酸化物半導体pFETデバイスを含むものとして特定され、そのCMOSICの第2の領域が、nチャネル金属酸化物半導体nFETデバイスを含むものとして特定され得る。