"第1の金属を含む第1の導電膜と、前記第1の導電膜上に第2の金属を含む第2の導電膜と、前記第2の導電膜上に前記第2の金属の酸化物膜と、を有するパッドと、前記パッド上に設けられた下部電極を有するキャパシタと、を有し、前記第2の金属の酸化物膜は、前記第1の金属の酸化物膜よりも低い電気抵抗率を有することを特徴とする半導体装置。前記第2の金属は、モリブデンMo、コバルトCo、ルテニウムRu、クロムCr及びマンガンMnからなる群から選択された少なくとも一種の金属であることを特徴とする請求項1に記載の半導体装置。前記第1の金属は、タングステンであることを特徴とする請求項1又は2に記載の半導体装置。前記第2の金属の酸化物膜の電気抵抗率は、1000μΩcm以下であることを特徴とする請求項1~3の何れか1項に記載の半導体装置。前記下部電極は、二酸化モリブデンMoO2、二酸化マンガンMnO2、二酸化クロムCrO2、二酸化コバルトCoO2及び二酸化ルテニウムRuO2からなる群から選択された少なくとも一種の酸化物膜を含むことを特徴とする請求項1~4の何れか1項に記載の半導体装置。前記キャパシタは、前記下部電極上に形成された容量絶縁膜を有することを特徴とする請求項1~5の何れか1項に記載の半導体装置。前記容量絶縁膜は、二酸化チタンを含むことを特徴とする請求項6に記載の半導体装置。前記キャパシタは、前記容量絶縁膜上に形成され、二酸化モリブデンMoO2、二酸化マンガンMnO2、二酸化クロムCrO2、二酸化コバルトCoO2及び二酸化ルテニウムRuO2からなる群から選択された少なくとも一種の酸化物膜を含む上部電極を有することを特徴とする請求項6又は7に記載の半導体装置。前記パッドに接続されたコンタクトプラグと、前記コンタクトプラグに接続された拡散層を有するトランジスタと、を有することを特徴とする請求項8に記載の半導体装置。第1の金属を含む第1の導電膜と、前記第1の導電膜上に第2の金属を含む第2の導電膜と、前記第2の導電膜上に前記第2の金属の酸化物膜と、を有するパッドを形成する工程と、前記パッド上に、キャパシタの下部電極を形成する工程と、を有し、前記第2の金属の酸化物膜は、前記第1の金属の酸化物膜よりも低い電気抵抗率を有することを特徴とする半導体装置の製造方法。ALD法により、前記キャパシタの下部電極を形成することを特徴とする請求項10に記載の半導体装置の製造方法。前記ALD法では、下記工程1~4からなるサイクルを1回以上、行うことを特徴とする請求項11に記載の半導体装置の製造方法。1原料ガスを供給して、前記パッドの露出した表面上に原料を吸着させる工程、2前記原料ガスをパージする工程、3酸化ガスを供給して吸着した前記原料を酸化する工程、4前記酸化ガスをパージする工程。前記酸化ガスは、オゾンO3ガスであることを特徴とする請求項12に記載の半導体装置の製造方法。前記第2の金属は、モリブデンMo、コバルトCo、ルテニウムRu、クロムCr及びマンガンMnからなる群から選択された少なくとも一種の金属であることを特徴とする請求項10~13の何れか1項に記載の半導体装置の製造方法。前記第1の金属は、タングステンであることを特徴とする請求項10~14の何れか1項に記載の半導体装置の製造方法。前記パッドを形成する工程では、1000μΩcm以下の電気抵抗率を有する前記第2の金属の酸化物膜を形成することを特徴とする請求項10~15の何れか1項に記載の半導体装置の製造方法。前記キャパシタの下部電極を形成する工程では、二酸化モリブデンMoO2、二酸化マンガンMnO2、二酸化クロムCrO2、二酸化コバルトCoO2及び二酸化ルテニウムRuO2からなる群から選択された少なくとも一種の酸化物膜を含む前記下部電極を形成することを特徴とする請求項10~16の何れか1項に記載の半導体装置の製造方法。前記キャパシタの下部電極を形成する工程の後に更に、前記下部電極上にキャパシタの容量絶縁膜を形成する工程を有することを特徴とする請求項10~17の何れか1項に記載の半導体装置の製造方法。前記容量絶縁膜を形成する工程では、二酸化チタンを含む前記容量絶縁膜を形成することを特徴とする請求項18に記載の半導体装置の製造方法。前記容量絶縁膜を形成する工程の後に更に、前記容量絶縁膜上に、二酸化モリブデンMoO2、二酸化マンガンMnO2、二酸化クロムCrO2、二酸化コバルトCoO2及び二酸化ルテニウムRuO2からなる群から選択された少なくとも一種の酸化物膜を含む上部電極を形成する工程を有することを特徴とする請求項18又は19に記載の半導体装置の製造方法。DRAMのキャパシタの下部電極と、その下に位置する容量コンタクトプラグとの接続は、目合わせマージンを確保するためパッド以下、コンタクトパッドと呼ぶ場合があるを介して行っている。このパッドは低抵抗であることが要求されるため、パッド材料としては金属層、特にタングステンが使われる。また、下部電極の形成方法としては、ステップカバレッジ段差被覆性に優れ、微細化に対応可能なALD法が用いられる。ALD法により、下部電極として金属酸化膜を形成する場合、特許文献2に示されるように、金属原料の酸化用のガスとして酸化力が高いO3ガスが用いられる。しかしながら、このO3ガスにより、タングステン等からなるパッドが酸化されてその電気抵抗率が高くなり、下部電極とパッド間の導通が取れなくなる。一実施形態は、第1の金属を含む第1の導電膜と、前記第1の導電膜上に第2の金属を含む第2の導電膜と、前記第2の導電膜上に前記第2の金属の酸化物膜と、を有するパッドと、前記パッド上に設けられた下部電極を有するキャパシタと、を有し、前記第2の金属の酸化物膜は、前記第1の金属の酸化物膜よりも低い電気抵抗率を有することを特徴とする半導体装置に関する。他の実施形態は、第1の金属を含む第1の導電膜と、前記第1の導電膜上に第2の金属を含む第2の導電膜と、前記第2の導電膜上に前記第2の金属の酸化物膜と、を有するパッドを形成する工程と、前記パッド上に、キャパシタの下部電極を形成する工程と、を有し、前記第2の金属の酸化物膜は、前記第1の金属の酸化物膜よりも低い電気抵抗率を有することを特徴とする半導体装置の製造方法に関する。パッドが高抵抗化することを防止できる。以下、本発明の好ましい実施形態による半導体デバイスについて、DRAM[DynamicRandomAccessMemory]を一例として、添付図面を参照しながら詳細に説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。図1は、本発明の好ましい実施形態による半導体デバイス100の一例であるDRAMの平面構造を示す概念図である。本実施形態の半導体デバイスに係るDRAMは、メモリセル領域101と周辺回路領域100とから概略構成されている。DRAM上には、複数のメモリセル領域101が配置されており、メモリセル領域101を囲むように周辺回路領域102が配置されている。周辺回路領域102には、センスアンプ回路や、ワード線の駆動回路、外部との入出力回路等これらの回路は図示していないが含まれる。なお、図1の配置は一例であって、メモリセル領域101の数や、配置される位置は、図1のレイアウトに限定されるものではない。図2は、本発明の好ましい実施形態による半導体デバイス100の一例であるDRAMの構造を示す略断面図で、aは周辺回路領域とメモリセル領域の端部を示しており、bはメモリセル領域の中央部を示している。なお、メモリセル領域の端部と中央部を合わせて、メモリセル領域と称する。メモリセル領域と周辺回路領域において、本実施形態によるDRAMは、半導体基板1以降、シリコン基板1と表記するに、プレーナ型MOS[MetalOxideSemiconductor]トランジスタが設けられている。プレーナ型MOSトランジスタは、シリコン基板1に設けられた素子分離領域となるSTI[ShallowTrenchIsolation]2に囲まれた活性領域3内に位置しており、シリコン基板1の表面に設けられたゲート絶縁膜4と、ゲート絶縁膜4を覆うように設けられたゲート電極5と、ゲート絶縁膜4の下部周辺におけるシリコン基板1に設けられたソース/ドレインとなる拡散層8で構成されている。さらにゲート電極5は、その上面部と側面部が夫々絶縁膜6とサイドウォール絶縁膜7で覆われている。なお、拡散層8は、ゲート絶縁膜4の真下の領域ではなく、ゲート絶縁膜4が形成されていないシリコン基板1に位置している。b図の活性領域3では、説明の便宜上、2個のMOSトランジスタを記載しているが、実際には、数千~数十万個のMOSトランジスタが配置されている。拡散層8は、第1の層間絶縁膜9によって覆われたシリコン基板1の上部に位置しており、シリコン基板1における不純物とは反対の導電型を有するように設けられている。メモリセル領域において、拡散層8に接続している第1のコンタクトプラグ10は、第1の層間絶縁膜9を貫通するように設けられて、隣接したプレーナ型MOSトランジスタのサイドウォール絶縁膜7の間に位置している。ここで、拡散層8aに接続されている第1のコンタクトプラグ10aは、第2の層間絶縁膜11を貫通するように設けられている第2のコンタクトプラグ12と接続されている。また、拡散層8bに接続されている第1のコンタクトプラグ10bは、第2の層間絶縁膜11と第3の層間絶縁膜16を貫通するように設けられた第3のコンタクトプラグ17と接続されている。また、第2の層間絶縁膜11上には、ビットラインとなる第1の配線13が絶縁膜14とサイドウォール絶縁膜15で覆われて位置しており、第2のコンタクトプラグ12と接続されている。第3の層間絶縁膜16上には、シリンダ型のキャパシタ25と第3のコンタクトプラグ17とのアライメントマージンを確保するためのコンタクトパッド18が設けられており、その下方に位置している第3のコンタクトプラグ17と接続されている。ここで、コンタクトパッド18は3層構造となっており、最下層に拡散防止膜18a、中間層に第1の導電膜18b、最上層には犠牲膜第2の導電膜18cが配置されている。なお、図10で後述するように、犠牲膜18c上には酸化膜が形成されるが、この酸化膜と下部電極は同じ酸化膜から形成されるため、図2ではパッド18中にこの酸化膜を示さない。図2以降の図面においても同様である。コンタクトパッド18上では、下部電極22と容量絶縁膜23と上部電極24で構成されたシリンダ型のキャパシタ25が、第4の層間絶縁膜20と第3の層間絶縁膜16を保護するカバー膜19を貫通するように設けられており、下部電極22とコンタクトパッド18が接続している。ここで、コンタクトパッド18の電気抵抗率が増加すると、キャパシタ25の電気特性が悪化して、半導体デバイス100の動作不良を誘発することになる。さらに、シリンダ型のキャパシタ25の側面部は、シリンダ型のキャパシタ25の倒壊を防止するために配置されたサポート膜21に接続されており、隣接したシリンダ型のキャパシタ25が相互に支持する構造となっている。シリンダ型のキャパシタ25上では、メモリセル領域の端部において、上部電極24に接続している第4のコンタクトプラグ27が、上部電極24を覆っている第5の層間絶縁膜26中に設けられており、第5の層間絶縁膜26上に位置している第2の配線28と接続されている。周辺回路領域においては、拡散層8に接続している第5のコンタクトプラグ29が、第1の層間絶縁膜9と第2の層間絶縁膜11を貫通するように設けられている。また、第2の層間絶縁膜11上には、第3の配線30が絶縁膜31とサイドウォール絶縁膜32で覆われて位置しており、第5のコンタクトプラグ29と接続されている。第3の配線30上は、カバー膜19で覆われており、さらにカバー膜19上には第4の層間絶縁膜20と第5の層間絶縁膜26が設けられており、第6のコンタクトプラグ33が夫々を貫通するように配置されて、第2の配線28と第3の配線30を接続している。以上のような構造を有するDRAMにおいて、本発明による半導体デバイス100の製法は、主にコンタクトパッド18とキャパシタ25の製造工程で用いられるものであるので、その製法について、図3から図13を参照しながら説明する。図3から図9および図12から図13において、aは周辺回路領域とメモリセル領域の端部、bはメモリセル領域の中央部を示しており、上段が平面図、下段が平面図におけるA-A部の断面図である。また、a、bの平面図は、夫々の製造工程に応じた表面の構成要素を実線で示しており、表面より下方における主な構成要素は、破線でその配置された位置を示している。図3に示すように、シリコン基板1に、シリコン酸化膜SiO2やシリコン窒化膜SiNで構成された素子分離領域となるSTI2を形成することによって、活性領域3を形成した。次に、シリコン基板1上へ、熱酸化法によるシリコン酸化膜であるゲート絶縁膜4と、熱CVD[ChemicalVaporDeposition]法によるポリシリコンやCVD法によるタングステンWであるゲート電極5と、プラズマCVD法によるシリコン窒化膜である絶縁膜6を順次、成膜した。次に、絶縁膜6をマスクとしたドライエッチングを行って、プレーナ型MOSトランジスタのゲート電極5を形成し、その側面部を熱CVD法によるシリコン窒化膜であるサイドウォール絶縁膜7で覆った。次に、ゲート電極5周辺のシリコン基板1に、イオン注入法によって拡散層8を形成した。さらにトランジスタを埋め込むように、塗布絶縁材料であるSOD[SpinOnDielectrics]を用いて、第1の層間絶縁膜9を形成した。CMP[ChemicalMechanicalPolishing]法で、第1の層間絶縁膜9の平坦化を行った。さらに、第1の層間絶縁膜9上へフォトレジスト図示せずを塗布し、フォトリソグラフィによって、所望の拡散層8上に所望の形状の開孔ホールパターンを形成した。次に、ホールパターン図示せずをマスクにしたドライエッチングを行うことで、第1の層間絶縁膜9に第1のホール図示せずを形成した。次に、熱CVD法によるポリシリコンやCVD法によるタングステン等の導電膜を用いて、第1のホールを埋め込んだ。この後、CMPによって第1の層間絶縁膜9上で余剰となった導電膜を除去して、第1のコンタクトプラグ10を形成した。このとき、第1のコンタクトプラグ10は、拡散層8と接続している。第1の層間絶縁膜9上に、プラズマCVD法によるシリコン酸化膜で第2の層間絶縁膜11を成膜した。次に前記と同様に、第2の層間絶縁膜11に対して、フォトリソグラフィとドライエッチングで第2のホール図示せずを形成した。さらにタングステンなどの導電膜成膜とCMP処理を行って、導電膜で埋め込まれたメモリセル領域における第2のコンタクトプラグ12と、周辺回路領域における第5のコンタクトプラグ29を形成した。ここで、第2のコンタクトプラグ12は、第1のコンタクトプラグ10と接続しており、第5のコンタクトプラグ29は、拡散層8と接続している。また、第2の層間絶縁膜11上に、スパッタ法によるタングステンWとプラズマCVD法によるシリコン窒化膜を成膜した。次に、フォトリソグラフィとドライエッチングによってこれらの膜を分離パターニングすることで、メモリセル領域における第1の配線13と、周辺回路領域における第3の配線30を形成した。このとき第1の配線13は、その上面に絶縁膜14が積層されて、第2のコンタクトプラグ12と接続されている。第3の配線30は、その上面に絶縁膜31が積層されて、第5のコンタクトプラグ29と接続されている。第1の配線13の側面部を、熱CVD法によるシリコン窒化膜などのサイドウォール絶縁膜15で覆うと同時に、第3の配線30の側面部を同様なサイドウォール絶縁膜32で覆った。次に、SODである第3の層間絶縁膜16で夫々の配線を埋め込んだ後、CMPによって第3の層間絶縁膜16の平坦化を行った。次に、第3の層間絶縁膜16上へフォトレジスト図示せずを塗布して、所望の第1のコンタクトプラグ10上のフォトレジストにフォトリソグラフィによってホールパターン図示せずを形成した。さらにドライエッチングを行うことで、第2の層間絶縁膜11と第3の層間絶縁膜16に第3のホール図示せずを形成した。次に、熱CVD法によるポリシリコンやCVD法によるタングステンなどの導電膜を用いて、第3のホールを埋め込んだ。この後、CMP処理によって、第3の層間絶縁膜16上で余剰となった導電膜を除去して、第3のコンタクトプラグ17を形成した。ここで、第3のコンタクトプラグ17は、第1のコンタクトプラグ10と接続している。図4に示すように、第3のコンタクトプラグ17を覆うように、スパッタ法によって、10nm厚のタングステンナイトライドWNである拡散防止膜18aと、30nm厚のタングステンW第1の金属である第1の導電膜18bと、10nm厚のモリブデンMo第2の金属である犠牲膜第2の導電膜18cを成膜した。この時のモリブデンの成膜条件は、モリブデンターゲットを用いたマグネトロンスパッタ法を使用し、アルゴンArをプロセスガスとし、流量を30sccm[StandardCubicCentimeterperMinute]、電源直流出力を1000W、温度を25°C、圧力を1.0Paとした。さらに、フォトリソグラフィとドライエッチングによって、拡散防止膜18aと第1の導電膜18bと犠牲膜18cをパターニングして、直径が100nmであるコンタクトパッド18を形成した。ここでのドライエッチングは、まず犠牲膜18cをエッチングしてから、残留している第1の導電膜18bと拡散防止膜18aのエッチングを行った。なお、犠牲膜18cのドライエッチングは、プロセスガスとして、テトラクロロシランSiCl4、酸素O2、三フッ化メタンCHF3を用いて行った。また、第1の導電膜18bと拡散防止膜18aのドライエッチング条件は、六フッ化硫黄SF6と酸素O2とアルゴンArをプロセスガスとし、夫々の流量を70sccmSF6と30sccmO2と120sccmArに設定して、ソースパワーを600~1200W、バイアスパワーを50~200W、圧力を4~20mTorrとした。ここで、コンタクトパッド18を構成している拡散防止膜18aは、第3のコンタクトプラグ17と接続されている。さらにここでは、コンタクトパッド18を取り囲むようにして、コンタクトパッド18と同時にダミーパッド18Aを形成した。ダミーパッド18Aも、コンタクトパッド18と同様に、拡散防止膜18aと第1の導電膜18bと犠牲膜第2の導電膜18cで構成されている。なお、ここでは、犠牲膜18cを構成する第2の金属としてモリブデンを使用したが、第2の金属としてはモリブデンの代わりにコバルトCo、ルテニウムRu、クロムCr及びマンガンMnなどの金属を使用することもできる。図5に示すように、後述する第4の層間絶縁膜20のウェットエッチング時における第3の層間絶縁膜16の保護膜として、コンタクトパッド18とダミーパッド18Aと第3の層間絶縁膜16を覆うように、カバー膜19を成膜した。ここで、カバー膜19には、熱CVD法による50nm厚のシリコン窒化膜を用いることができる。次に、カバー膜19上に、プラズマCVD法によって、1600nm厚のシリコン酸化膜である第4の層間絶縁膜20を成膜した。図6に示すように、第4の層間絶縁膜20を覆うように、プラズマCVD法によって、50nm厚のシリコン窒化膜であるサポート膜21を成膜した。次に、フォトリソグラフィとドライエッチングによって、サポート膜21に幅X1が70nmである溝状の開口部21Aを形成して、第4の層間絶縁膜20の一部を露出させた。このとき、開口部21AはY方向へ延在しており、さらにコンタクトパッド18上の第4の層間絶縁膜20と重なるように、間隔X2を70nmとして、開口部21AをX方向へ平行に配置した。ここでは、開口部21Aを溝状としたが、直径が70nmのホール状であっても良い。なお、開口部21Aと同時に、幅X1を70nmとした開口部21Bを形成した。開口部21Bは、ダミーパッド18A上の第4の層間絶縁膜20と重なるように配置しており、開口部21Aを取り囲んでいる。図7に示すように、プラズマCVD法によって、開口部21Aと21Bを埋め込むとともにサポート膜21を覆うように、100nm厚のシリコン酸化膜であるマスク膜35を成膜した。次に、フォトリソグラフィとドライエッチングによって、マスク膜35に直径X3が70nmであるホール状の開口部35Aを形成した。このとき、開口部35Aは、平面視において開口部21Aと重なる位置に配置しているので、開口部21Aによって露出された第4の層間絶縁膜20の一部が、開口部35Aによって露出されている。なお、開口部35Aと同時に、幅X3を70nmとした開口部35Bを形成した。開口部35Bは、平面視において少なくとも開口部21Bの一部と重なる位置に配置しており、開口部35Aを取り囲んでいる。図8に示すように、開口部21Aと35Aをマスクにしたドライエッチングによって、開口部35Aの底部に露出している第4の層間絶縁膜20を除去した。これにより、マスク膜35からサポート膜21を経由して第4の層間絶縁膜20まで貫通したホールとなっているシリンダホール36を形成した。このドライエッチングによって、第4の層間絶縁膜20に形成したシリンダホール36は、開口部35Aと同じく直径X4が70nmとなっており、カバー膜19の一部を露出させている。さらに、このドライエッチングでは、開口部35Aで露出した第4の層間絶縁膜20だけをエッチングするように、高選択比としているので、マスク膜35とカバー膜19は、ドライエッチング前と同じ状態で残留している。なお、シリンダホール36と同時に、開口部21Bと35Bをマスクにしたドライエッチングで、幅X4を70nmとしたダミーホール36Aを形成した。ダミーホール36Aは、シリンダホール36と同様に、カバー膜19の一部を露出させている。次に、ドライエッチングによって、シリンダホール36の底面に残留しているカバー膜19を除去して、コンタクトパッド18の少なくとも一部を露出させた。この時のドライエッチング条件は、三フッ化メタンCHF3と酸素O2を原料ガスとし、流量を80sccmCHF3と20sccmO2、高周波パワーを3000W、ステージ温度を20°C、圧力を30mTorrとした。このドライエッチングでは、シリンダホール36で露出していたカバー膜19だけをエッチングするように、高選択比としているので、マスク膜35とコンタクトパッド18は、エッチングされずに残留した。このドライエッチングによって、シリンダーホール36の底面には、コンタクトパッド18を構成している犠牲膜18cの一部が露出した。ここで、モリブデンである犠牲膜18cの表面は、ドライエッチングの原料ガスを構成する酸素O2で被爆されるものの、二酸化モリブデンなどの酸化物は形成されなかった。これは、モリブデンが常温では酸素O2と反応しない特性を有していることに起因しており、第1の導電膜18bを構成しているタングステンWも同様である。なお、シリンダホール36の底面に残留しているカバー膜19の除去と同時に、ダミーホール36Aの底面に残留しているカバー膜19も除去して、ダミーパッド18Aの少なくとも一部を露出させた。図9に示すように、シリンダホール36の内壁を覆うように、ALD[AtomicLayerDeposition]法によって、10nm厚の二酸化モリブデンMoO2である下部電極22を形成した。下部電極22と同時に、ダミーホール36Aの内壁を覆うように、ALD法によって、10nm厚の二酸化モリブデンMoO2であるダミー電極22Aを形成した。ALD法では、所定の温度に保たれたシリコン基板に対して、1原料ガスを供給して、コンタクトパッド18の露出した表面被成膜体;犠牲膜18c上に原料を吸着、2真空パージにより吸着していない原料ガスを排出、3酸化ガスを供給して、吸着した原料を酸化、4真空パージにより余剰酸化ガスを排出、からなる1サイクルの処理を複数サイクル、繰り返して成膜を行なった。ここで、1サイクルにおけるプロセス条件は、原料ガスとしてTEMAMTetrakisEthylMethylAmideMolybdenum:Mo[NCH3CH2CH3]4を用いて、流量を100sccm、温度を130°C、圧力を0.8Torrとして、1の処理を45秒間、行った。酸化ガスとしてオゾンO3を用いて、流量を800sccm、温度を130°C、圧力を0.8Torrとして、3の処理を15秒間、行った。このプロセス条件では、1サイクルあたり0.3nm厚の下部電極22を形成できるので、10nm厚とするのに33サイクルの処理を行った。なお、下部電極22は、マスク膜35上も覆っているので、マスク膜35上の下部電極22は、CMPによって除去した。なお、二酸化モリブデンMoO2の成膜速度を考慮して、上記1~4のサイクルは、150~300°Cで行うことが好ましい。ALD法では、酸素O2よりも酸化能力が高いオゾンO3を用いて高温例えば、150~300°Cで原料を酸化するので、酸素では酸化されないコンタクトパッド18の表面が酸化されてしまうことになる。図10は、コンタクトパッド18を構成している第1の導電膜18bと犠牲膜18cのオゾンによる酸化状況を夫々の断面で示している。なお、第1の導電膜18bの酸化は、本実施例では生じないものの、従来技術との相違点を明確にするために示しており、下部電極22の形成時にシリンダホール36の底部に露出しているのが、本実施例では犠牲膜18cであるのに対して、従来技術では第1の導電膜18bであるので、夫々のコンタクトパッド18の表面酸化状況が異なっている。さらに詳細に説明すると、図10に示したように、本実施例における犠牲膜18cの表面には、犠牲膜18cを構成しているモリブデンMo第2の金属が酸化されて二酸化モリブデンMoO2第2の金属の酸化物膜が形成されているのに対して、従来技術における第1の導電膜18bの表面には、第1の導電膜18bを構成しているタングステンW第1の金属が酸化されて二酸化タングステンWO2第1の金属の酸化物膜が形成されている。なお、本実施例の実際の構造では、犠牲膜18cの表面に形成される二酸化モリブデンMoO2と、下部電極として形成する二酸化モリブデンMoO2は同じ材料であるため、これらの二酸化モリブデンMoO2の境界は明確に判別できない場合がある。しかし、通常、コンタクトパッドの上面と下部電極の底面の断面形状は異なるため、断面形状が不連続に変化している部分をコンタクトパッドと下部電極の境界として同定することができる。次に、二酸化モリブデン第2の金属の酸化物膜と二酸化タングステン第1の金属の酸化物膜夫々の構造における電気抵抗を図11に示す。ここで、図10では従来構造として、直径70nmで40nm厚の第1の導電膜18bを示しており、実施例構造は、直径70nmの第1の導電膜18bと犠牲膜18cの合計膜厚を40nm厚とするために、第1の導電膜18bを30nm厚としているので、図11の電気抵抗も図10に示した膜厚及び底面積に準じている。なお、酸化膜厚が増えるとともに、酸化物の母体となる第1の導電膜18bや犠牲膜18cが減少するが、図11の電気抵抗はそれらの構造変化も考慮して示している。図11に示すように、いずれの酸化膜厚においても、二酸化モリブデンを有する実施例構造のコンタクトパッドの電気抵抗が、二酸化タングステンを有する従来構造のコンタクトパッドの電気抵抗を下回っている。このような電気抵抗の特性は、二酸化モリブデン第2の金属の酸化物膜の電気抵抗率が400μΩcmであるのに対して、二酸化タングステン第1の金属の酸化物膜の電気抵抗率が5000μΩcmであって、二酸化モリブデンの電気抵抗率が二酸化タングステンの電気抵抗率の8に過ぎないことに起因している。なお、犠牲膜18cには、モリブデンに代えて、コバルトCo、ルテニウムRu、クロムCr、マンガンMnなどの金属を利用した場合も酸化物を得るが、それらの酸化物の電気抵抗率は、二酸化タングステン第1の金属の酸化物膜の電気抵抗率よりも低いので、モリブデンと同様の効果を得ることができる。第2の金属の酸化物膜の電気抵抗率は、1000μΩcm以下であることが好ましい。このような電気抵抗率を有することにより、コンタクトパッド18の低抵抗化を図ることができる。すなわち、犠牲膜18cの材料である第2の金属としては、第2の金属の酸化物膜が、第1の導電膜18bの材料である第1の金属が酸化された第1の金属の酸化物膜よりも低い電気抵抗率となるような金属を選択する。犠牲膜18cは例えば、第2の金属としてモリブデンMo、コバルトCo、ルテニウムRu、クロムCr及びマンガンMnからなる群から選択された少なくとも一種の金属を含んだ場合に本発明の効果を得ることができる。第2の金属としてモリブデンMo、コバルトCo、ルテニウムRu、クロムCr及びマンガンMnを使用した場合、下部電極の形成後に犠牲膜18cの表面にはそれぞれ、二酸化モリブデンMoO2、二酸化コバルトCoO2、二酸化ルテニウムRuO2、二酸化クロムCrO2及び二酸化マンガンMnO2が形成されることとなる。上記例では、下部電極22の形成前の第2の導電膜18bの膜厚を10nmとしたが、第2の導電膜18bの膜厚はこれに限らず、2~20nmとすることができる。第2の導電膜18bの膜厚がこれらの範囲内にあることによって、下部電極形成後の第2の金属の酸化物膜も所定範囲の膜厚を有することができ、効果的にコンタクトパッドの低抵抗化を図ることができる。なお、下部電極22の形成後の第2の金属の酸化物膜の膜厚は、1~5nmであることが好ましい。また、下部電極22の形成後に、第2の導電膜は残留していても良いし、第2の導電膜18bが全て第2の金属の酸化物膜に変換していても良い。下部電極22の形成後に第2の導電膜18bが残留する場合、第1の導電膜18aよりも第2の導電膜18bの電気抵抗率が高いときには、その電気抵抗率の差分だけコンタクトパッド全体の電気抵抗率は高くなる。しかし、通常、第1及び第2の導電膜18a、18bは共に導電膜であるため、これらの膜間の電気抵抗率の差は高くない。これに対して、上記したように第1の金属の酸化物膜に対して第2の金属の酸化物膜の電気抵抗率は顕著に低くなっている。このため、この第1の導電膜18aに対して第2の導電膜18bの電気抵抗率が高くなることを考慮したとしても、第1の金属の酸化物膜に対して第2の金属の酸化物膜の電気抵抗率が低くなる効果により、パッド全体の電気抵抗率は低くなる。このため、第1の導電膜18aよりも第2の導電膜18bの電気抵抗率が高いときであっても、本発明の効果を奏することができる。ただし、パッド全体の電気抵抗率をより低くする観点からは、第2の導電膜18bの材料として、第1の導電膜18aの材料よりも電気抵抗率が低くなるものを選択することが好ましい。下部電極22の形成後に第2の導電膜18bを残留させる場合、第2の導電膜18bと第2の金属の酸化物膜の膜厚比は、第2の導電膜の膜厚:第2の金属の酸化物膜の膜厚=20:1~2:1とすることが好ましい。図12に示すように、フッ酸HFを用いたウェットエッチングによって、シリコン酸化膜で構成されているマスク膜35とメモリセル領域の第4の層間絶縁膜20を完全に除去して、下部電極22の側面部を露出させた。なおウェットエッチングは、等方性のエッチングであるので、マスク膜35の除去後に現れた開口部21Aから露出している第4の層間絶縁膜20だけでなく、サポート膜21の下方に位置している第4の層間絶縁膜20も除去することができる。このとき、周辺回路領域における第4の層間絶縁膜20は、フッ酸で除去されないサポート膜21とダミー電極22Aで完全に覆われているので、エッチングされることなく残留している。なお、メモリセル領域の第4の層間絶縁膜20を除去することによって、新たに露出したカバー膜19もフッ酸では除去されないので、ウェットエッチング前と同じ状態で残留している。図13に示すように、側面を露出させた下部電極22の表面を覆うように、容量絶縁膜23をCVD法またはALD法で形成した。この後に、さらに容量絶縁膜23の表面を覆うように、ALD法で二酸化モリブデンである上部電極24を堆積させた。このように、下部電極22と上部電極24が容量絶縁膜23を介して対向することにより、キャパシタとして機能する。容量絶縁膜23としては、酸化チタンTiO2,酸化ジルコニウムZrO2、酸化アルミニウムAl2O3、酸化ハフニウムHfO2等の高誘電体膜や、それらの積層膜を使用できる。また、上部電極24は、二酸化モリブデンを10nm程度の膜厚で形成した後に、不純物をドープしたポリシリコン膜を積層して、隣接する下部電極22間の空洞部を充填し、さらにその上にタングステンWを100nm程度成膜した積層構造としてもよい。また、上部電極としては、二酸化モリブデンMoO2、二酸化マンガンMnO2、二酸化クロムCrO2、二酸化コバルトCoO2及び二酸化ルテニウムRuO2からなる群から選択された少なくとも一種の酸化物膜や、ルテニウムRu、白金Ptなどの金属膜も使用することができる。次に、フォトレジスト膜図示せずをマスクとしたドライエッチングによって、周辺回路領域上の不要な膜上部電極24、容量絶縁膜23、サポート膜21を除去することで、キャパシタ25を形成した。なお、周辺回路領域におけるサポート膜21を除去しておくことにより、周辺回路領域の第4の層間絶縁膜20を貫通する深いコンタクトプラグを容易に形成することができる。次に、シリコン酸化膜等を用いた第5の層間絶縁膜26で上部電極24上を覆い、CMPによって第5の層間絶縁膜26上を平坦化する。次に、上部電極24に所定の電位を与えるための第4のコンタクトプラグ27と第2の配線28を形成する。この後に表面保護膜等を形成すれば、図2に示したDRAMである半導体デバイス100が完成する。以上説明したように、本実施形態の半導体デバイス100によれば、犠牲膜18cを第1の導電膜18b上に設けて、コンタクトパッド18を構成している。このような構成としたコンタクトパッドでは、下部電極22を形成する際にコンタクトパッド18の表面がオゾンで酸化されても、酸化物の電気抵抗率が低い犠牲膜18cだけが酸化されて、酸化物の電気抵抗率が高い第1の導電膜18bの酸化を防止することができる。このような第1の導電膜18bの酸化防止効果により、コンタクトパッド18における電気抵抗率の増大を抑制し、半導体デバイス100の誤動作率を低減させることで、歩留向上を果たすことができる。また、図10及び11で説明したように、犠牲膜18cの表面に形成される酸化膜の電気抵抗率は、第1の導電膜18bの表面に形成される酸化膜の電気抵抗率よりも低くなるように、犠牲膜18cの材料を選択する。更に、第2の導電膜18bの電気抵抗率は、第1の導電膜18aの電気抵抗率よりも低いことが好ましい。このように、第2の導電膜18b及び第2の金属の酸化物膜の電気抵抗率をそれぞれ、第1の導電膜18a及び第1の金属の酸化物膜の電気抵抗率よりも低くすることによって、第1の導電膜18a及び第1の金属の酸化物膜を有するパッドに比べて、本実施例の第1の導電膜18a、第2の導電膜18b及び第2の金属の酸化物膜を有するパッド全体の電気抵抗率を低くすることが可能となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。"