"表示パネルのデータラインを駆動するソースドライバであって、自己の動作制御に用いられる複数の制御信号のうち少なくとも第1及び第2制御信号を重畳した第1重畳信号が外部から入力されているか否かを判定するチップ判定回路と、前記チップ判定回路により前記第1重畳信号が外部から入力されていると判定された場合には、当該第1重畳信号に基づいて前記第1及び第2制御信号を識別する識別回路と、次段のソースドライバの動作制御に用いられる複数の制御信号のうち前記第1及び第2制御信号に対応する第3及び第4制御信号を重畳した第2重畳信号を生成し、当該次段のソースドライバに対して出力する重畳回路と、を備えたソースドライバ。外部からの前記第1重畳信号と、外部からの前記第1制御信号と、のいずれか一方をチップ判定回路による判定結果に基づいて出力する第1セレクタと、前記第1セレクタの出力信号に基づいて前記第1制御信号を検出し、前記第3制御信号として所定間隔のパルス信号を生成する第1パルス信号生成部と、をさらに備えた請求項1に記載のソースドライバ。前記識別回路により前記第2制御信号成分が抽出された信号と、前記第2制御信号としてのリセット信号と、のいずれか一方を前記チップ判定回路による判定結果に基づいて出力する第2セレクタと、前記第2セレクタの出力信号に基づいて前記第2制御信号を検出し、前記第4制御信号として所定間隔のパルス信号を生成する第2パルス信号生成部と、をさらに備えた請求項1又は2に記載のソースドライバ。前記第1及び第2制御信号は、それぞれ極性制御信号及びスタートパルス信号であることを特徴とする請求項1~3のいずれか一項に記載のソースドライバ。前記第3及び第4制御信号は、それぞれ次段のソースドライバに用いられる極性制御信号及びスタートパルス信号であることを特徴とする請求項1~4のいずれか一項に記載のソースドライバ。表示パネルと、前記表示パネルの複数のデータラインを駆動する縦続接続された複数の請求項1~5のいずれか一項に記載されたソースドライバと、前記表示パネルの複数のゲートラインを駆動する複数のゲートドライバと、前記複数のソースドライバ及び複数のゲートドライバを少なくとも制御するコントローラと、を備えた表示装置。しかし、特許文献1に開示されたディスプレイ装置表示装置の場合、ソースドライバ間のバス幅信号線数を減らすために、タイミングコントローラコントローラの構成を変更する必要がある。つまり、このタイミングコントローラは、例えば、ディスプレイデータが伝送されていない区間に、各データバス403,406を構成する複数のデータラインのうち第2データラインに極性制御信号POLを載せて伝送する構成に変更する必要がある。このように、従来技術のソースドライバ及びそれを備えた表示装置では、ソースドライバ間の信号線数を減らすためにタイミングコントローラの構成を変更する必要があった。また、この従来技術では、タイミング制御も複雑であった。これらの理由により、従来技術では、設計工数が増大するという問題があった。本発明にかかるソースドライバは、表示パネルのデータラインを駆動するソースドライバであって、自己の動作制御に用いられる複数の制御信号のうち少なくとも第1及び第2制御信号を重畳した第1重畳信号が外部から入力されているか否かを判定するチップ判定回路と、前記チップ判定回路により前記第1重畳信号が外部から入力されていると判定された場合には、当該第1重畳信号に基づいて前記第1及び第2制御信号を識別する識別回路と、次段のソースドライバの動作制御に用いられる複数の制御信号のうち前記第1及び第2制御信号に対応する第3及び第4制御信号を重畳した第2重畳信号を生成し、当該次段のソースドライバに対して出力する重畳回路と、を備える。上述のような回路構成により、コントローラの構成を変更することなく、ソースドライバ間の信号線数を減らすことができるため、設計工数を増大させることなく消費電力等の増大を抑制することができる。本発明により、設計工数を増大させることなく消費電力等の増大を抑制することが可能なソースドライバ及びそれを備えた表示装置を提供することができる。以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。実施の形態1図1は、本発明の実施の形態1にかかるソースドライバ群を示す図である。このソースドライバ群は、駆動回路として液晶表示装置等の表示装置に設けられ、ソースドライバ群の駆動を制御しているコントローラの構成を変更することなく、ソースドライバ間の信号線数を減らすことができることを特徴とする。それにより、設計工数が増大することなく消費電力やEMIの増大が抑制される。以下、具体的に説明する。本実施の形態にかかるソースドライバ群は、上述のように、液晶表示装置等の表示装置に設けられる。表示装置は、一般的に、表示パネル不図示、ソースドライバ群図1、ゲートドライバ群不図示、コントローラ不図示及び電源不図示等によって構成される。表示パネルは、格子状に形成された複数のデータライン及び複数のゲートラインと、マトリクス状に配列された複数の画素電極と、データラインと対応する画素電極との間にそれぞれ接続された複数の薄膜トランジスタ以下、単にTFTと称すと、を有する。なお、各TFTでは、ゲート電極が対応するゲートラインに接続され、ソース電極が対応するデータラインに接続され、ドレイン電極が対応する画素電極に接続される。コントローラコントローラは、外部から水平同期信号、垂直同期信号及び表示データを受信し、これらに基づいてゲートドライバ群及びソースドライバ群の駆動を制御する。例えば、コントローラは、ソースドライバ群に対して、クロック信号差動信号CLK、表示データ差動信号DATA、ストローブ信号STB及び極性制御信号POLを出力する。なお、表示データDATAの極性は、極性制御信号POLに基づいて決定される。ソースドライバ群ソースドライバ群は、図1に示すように複数のソースドライバによって構成され、表示パネル上の複数のデータラインを駆動する。例えば、ソースドライバ間のインターフェースには、mini-LVDS等のインターフェース技術が採用されている。なお、図1には3個のソースドライバ1~3のみを図示しているが、その他のソースドライバもソースドライバ1~3と同様の回路構成である。ソースドライバ1は、コントローラ不図示から出力されたクロック信号CLK、表示データDATA、ストローブ信号STB及び極性制御信号POLを入力し、クロック信号CLK1、データDATA1、ストローブ信号STB1及び重畳信号OUT1を出力する。ソースドライバ2は、ソースドライバ1から出力されたクロック信号CLK1、データDATA1、ストローブ信号STB1及び重畳信号OUT1を入力し、クロック信号CLK2、データDATA2、ストローブ信号STB2及び重畳信号OUT2を出力する。ソースドライバ3は、ソースドライバ2から出力されたクロック信号CLK2、データDATA2、ストローブ信号STB2及び重畳信号OUT2を入力し、クロック信号CLK3、データDATA2、ストローブ信号STB3及び重畳信号OUT3を出力する。ゲートドライバ群ゲートドライバ群は、複数のゲートドライバによって構成され、表示パネルの複数のゲートラインを連続的に駆動する。電源電源は、表示パネルを駆動するために必要な電圧と多様な電圧レベル、例えば、グレイスケール電圧とを発生させ、発生した電圧を表示パネル、ソースドライバ群及びゲートドライバ群に対して出力する。表示装置において、ゲートドライバ群から各ゲートラインにはパルス状の走査信号が供給され、ゲートラインに供給された走査信号がオンレベルの場合、そのゲートラインに接続されているTFTが全てターンオンする。また、ソースドライバ群から各ソースラインには表示データに基づく画像信号が供給され、ターンオンしたTFTを介してこれら画像信号が画素電極に供給される。その後、走査信号がオフしてTFTがターンオフすると、供給された画素信号にTFTのフィードスルーによるオフセット電圧を加えた画素電圧が、次のフレームのゲートラインに走査信号が供給されるまでの間、液晶容量や補助容量等の画素容量によって保持される。そして、各ゲートラインに順次走査信号を供給することにより、全ての画素電極に所定の画像信号が供給され、フレーム周期で画像信号の書き換えを行うことにより画像を表示することができる。ソースドライバ群の詳細次に、ソースドライバ群についてさらに具体的に説明する。図2は、ソースドライバ群の一部を構成するソースドライバ1、2のブロック図である。なお、図2は、各ソースドライバの特徴的部分を図示しており、表示パネルのデータラインを駆動する回路部分については本実施の形態の特徴的部分でないため図示していない。ソースドライバ1は、POL/STH識別回路識別回路11と、シフト部12と、POL読込み保持回路13と、POL/STHマージ回路重畳回路14と、CLK最適化回路15と、STB最適化回路16と、チップ判定回路17不図示と、を備える。また、ソースドライバ2は、POL/STH識別回路識別回路21と、シフト部22と、POL読込み保持回路23と、POL/STHマージ回路重畳回路24と、CLK最適化回路25と、STB最適化回路26と、チップ判定回路27不図示と、を備える。ソースドライバ1において、POL/STH識別回路11は、高電位側電源電圧VDD、クロック信号CLK及びストローブ信号STBを入力し、シフト部12及びPOL読込み保持回路13に対してそれぞれ信号を出力する。シフト部12は、POL/STH識別回路11からの信号に加えてリセット信号RESET及びクロック信号CLKをさらに入力し、信号Bスタートパルス信号STH1成分をPOL/STHマージ回路14に対して出力する。POL読込み保持回路13は、POL/STH識別回路11からの信号に加えて極性制御信号POL、ストローブ信号STB及びクロック信号CLKをさらに入力し、信号A極性制御信号POL成分をPOL/STHマージ回路14に対して出力する。POL/STHマージ回路14は、信号A、信号Bに加えてクロック信号CLKをさらに入力し、重畳信号OUT1を出力する。CLK最適化回路15は、クロック信号CLKのタイミングを調整してクロック信号CLK1として出力する。STB最適化回路16は、ストローブ信号STBのタイミングを調整してストローブ信号STB1として出力する。なお、図示していないが、チップ判定回路17は、判定信号を生成し、それぞれPOL/STH識別回路11、シフト部12及びPOL読込み保持回路13に対して出力する。ソースドライバ2において、POL/STH識別回路21は、重畳信号OUT1、クロック信号CLK1及びストローブ信号STB1を入力し、シフト部22に対して信号Eスタートパルス信号STH1成分を出力するとともに、POL読込み保持回路23に対して信号を出力する。シフト部22は、POL/STH識別回路21からの信号Eに加えてリセット信号RESET及びクロック信号CLK1をさらに入力し、信号Fスタートパルス信号STH2をPOL/STHマージ回路24に対して出力する。POL読込み保持回路23は、POL/STH識別回路21からの信号に加えてストローブ信号STB1、クロック信号CLK1及び高電位側電源電圧VDDにプルアップされた信号を入力し、信号D極性制御信号POL成分をPOL/STHマージ回路24に対して出力する。POL/STHマージ回路24は、信号D、信号Fに加えてクロック信号CLK1をさらに入力し、重畳信号OUT2を出力する。CLK最適化回路25は、クロック信号CLK1のタイミングを調整してクロック信号CLK2として出力する。STB最適化回路26は、ストローブ信号STB1のタイミングを調整してストローブ信号STB2として出力する。なお、図示していないが、チップ判定回路27は、判定信号を生成し、それぞれPOL/STH識別回路21、シフト部22及びPOL読込み保持回路23に対して出力する。ソースドライバ群の詳細及び動作ソースドライバ1,2の詳細な回路構成及び動作について、図3A、図3B、図4及び図5を用いて説明する。図3A及び図3Bは、それぞれソースドライバ1,2の動作を示すタイミングチャートである。図4は、ソースドライバ1に含まれるPOL/STH識別回路11、シフト部12、POL読込み保持回路13、POL/STHマージ回路14及びチップ判定回路17の回路構成を示す図である。図5は、ソースドライバ2に含まれるPOL/STH識別回路21、シフト部22、POL読込み保持回路23、POL/STHマージ回路24及びチップ判定回路27の回路構成を示す図である。図4に示すように、POL/STH識別回路11は、セレクトパルス生成回路111と論理積回路以下、単にANDと称す112とを有する。シフト部12は、セレクタ第2セレクタ121とシフトレジスタ第2パルス信号生成部122とを有する。POL読込み保持回路13は、セレクタ第1セレクタ132と、縦続接続された複数のフリップフロップ以下、単にFFと称す133と、インバータ以下、単にINVと称す134と、論理和回路以下、単にORと称す135と、を有する。なお、複数のFF133とINV134とOR135とにより第1パルス信号生成部が構成される。POL/STHマージ回路14は、OR141と、FF142と、を有する。なお、本実施の形態では、シフト部12がシフトレジスタ122を有する回路構成の場合を例に説明するが、シフトレジスタ122に代えてカウンタ回路を有する回路構成にも適宜変更可能である。POL/STH識別回路11において、セレクトパルス生成回路111は、ストローブ信号STB、クロック信号CLK及びチップ判定回路17からの判定信号を入力し、セレクトパルス信号を出力する。なお、後述するが、チップ判定回路17は、ソースドライバ1が1チップ目1段目のソースドライバであるため、Hレベルの判定信号を出力する。それにより、セレクトパルス生成回路111は、Lレベルのセレクトパルス信号を出力し続ける。なお、セレクトパルス生成回路111の詳細については後述する。AND112は、高電位側電源電圧VDDとセレクトパルス信号との論理積を出力する。さらに、POL/STH識別回路11は、高電位側電源電圧VDDをそのまま出力する。POL読込み保持回路13において、セレクタ132は、極性制御信号POL及び高電位側電源電圧VDDPOL/STH識別回路11の出力信号のいずれかを、チップ判定回路17からの判定信号に基づいて選択的に出力する。ここで、セレクタ132は、判定信号がHレベルであるため極性制御信号POLを選択して出力する。複数のFF133のうち初段のFFは、ストローブ信号STBの立ち上がりに同期して極性制御信号POLを検出し次段のFFに対して出力する。2段目以降のFFは、クロック信号CLKの立ち上がりに同期して前段のFFの出力を検出し出力する。OR135は、複数のFF133のうち、初段のFFの出力信号と、最終段のFFの出力信号をINV134によって論理反転した信号と、の論理和を信号Aとして出力する。なお、信号Aは、次段のソースドライバ2に用いられる極性制御信号POLの成分を有する。ここで、2段目~最終段のFF133の個数は、例えば、20個である。この場合、信号Aは、極性制御信号POLがHレベルの期間中時刻t1~t12においてストローブ信号STBの立ち上がりに同期して立ち上がり時刻t1、20クロックサイクル経過後に立ち下がる時刻t3。他方、極性制御信号POLがLレベルの期間中時刻t12以降では、ストローブ信号STBが再び立ち上がったとしても信号AはLレベルを維持する。なお、信号AがHレベルを示す期間は、20クロックサイクルに限定されず、次段のソースドライバ2が極性制御信号POLを認識できる程度に十分な期間であればよく、さらに、信号Aが信号Bの立ち上がり前に立ち下がっていれば良い。シフト部12において、セレクタ121は、AND112の出力信号及びリセット信号RESETのいずれかを、チップ判定回路17からの判定信号に基づいて選択的に出力する。ここで、セレクタ121は、判定信号がHレベルであるためリセット信号RESETを選択して出力する。シフトレジスタ122は、信号RESETをソースドライバ1におけるスタートパルス信号として、所定の期間経過後にパルス形状の信号Bを出力する時刻t6~t8及び時刻t15~t17。なお、信号Bは、次段のソースドライバ2に用いられるスタートパルス信号STH1の成分を有する。POL/STHマージ回路14において、OR141は、信号A及び信号Bの論理和を信号Cとして出力する。そのため、信号Cは、次段のソースドライバ2に用いられるスタートパルス信号STH1及び極性制御信号POLの各成分をいずれも有する。言い換えると、信号Cは、スタートパルス信号STH1及び極性制御信号POLが重畳された信号である。本実施の形態では、このような信号を重畳信号と称している。FF142は、クロック信号CLKの立ち上がりに同期して信号Cを検出し重畳信号OUT1として出力する。つまり、POL/STHマージ回路14は、信号Cを生成して1クロックサイクル経過後に重畳信号OUT1として出力する。CLK最適化回路15及びSTB最適化回路16は、重畳信号OUT1の出力タイミングに合わせるように、それぞれクロック信号CLK及びストローブ信号STBのタイミングを調整し、それぞれクロック信号CLK1及びストローブ信号STB1として出力する。例えば、STB最適化回路16は、ストローブ信号STBを1クロックサイクル経過後にストローブ信号STB1として出力する。図5に示すPOL/STH識別回路21、シフト部22、POL読込み保持回路23、POL/STHマージ回路24及びチップ判定回路27は、それぞれ図4に示すPOL/STH識別回路11、シフト部12、POL読込み保持回路13、POL/STHマージ回路14及びチップ判定回路17と同様の回路構成であるが、信号の入出力関係が異なる。以下では、相違点のみ説明する。POL/STH識別回路21において、セレクトパルス生成回路211は、ストローブ信号STB1、クロック信号CLK1及びチップ判定回路27からの判定信号を入力し、セレクトパルス信号を出力する。なお、後述するが、チップ判定回路27は、ソースドライバ2が2チップ目2段目以降のソースドライバであるため、Lレベルの判定信号を出力する。それにより、セレクトパルス生成回路211は、セレクトパルス信号を、ストローブ信号STB1の立ち上がりに同期して立ち下げ時刻t2、t13、例えば30クロックサイクル経過後に立ち上げる時刻t5、t14。なお、セレクトパルス生成回路211の詳細については後述する。AND212は、前段のソースドライバ1からの重畳信号OUT1とセレクトパルス信号との論理積を信号Eとして出力する。ここで、重畳信号OUT1は、極性制御信号POL成分として、ストローブ信号STB1の立ち上がりから20クロックサイクル経過するまでの期間中時刻t2~t4、Hレベルを示している。一方、セレクトパルス信号は、ストローブ信号STB1の立ち上がりから30クロックサイクル経過するまでの期間中時刻t2~t5、時刻t13~t14、Lレベルを示している。したがって、AND212は、重畳信号OUT1のうち、極性制御信号POL成分を含まずスタートパルス信号STH1成分のみ含むパルス形状の出力信号Eを出力する時刻t7~t9及び時刻t16~t18。さらに、POL/STH識別回路21は、重畳信号OUT1をそのまま出力する。POL読込み保持回路23において、セレクタ第1セレクタ232は、高電位側電源電圧VDDにプルアップされた信号及び重畳信号OUT1POL/STH識別回路21の出力信号のいずれかを、チップ判定回路27からの判定信号に基づいて選択的に出力する。ここで、セレクタ232は、判定信号がLレベルであるため重畳信号OUT1を選択して出力する。複数のFF233のうち初段のFFは、ストローブ信号STB1の立ち上がりに同期して重畳信号OUT1を検出し次段のFFに対して出力する。2段目以降のFFは、クロック信号CLKの立ち上がりに同期して前段のFFの出力を検出し出力する。OR235は、複数のFF233のうち、初段のFFの出力信号と、最終段のFFの出力信号をINV234によって論理反転した信号と、の論理和を信号Dとして出力する。なお、信号Dは、次段のソースドライバ3に用いられる極性制御信号POLの成分を有する。また、複数のFF233とINV234とOR235とにより第1パルス信号生成部が構成される。ここで、2段目~最終段のFF233の個数は、例えば、20個である。この場合、信号Dは、重畳信号OUT1がHレベルの期間中時刻t2~t4においてストローブ信号STB1の立ち上がりに同期して立ち上がり時刻t2、20クロックサイクル経過後に立ち下がる時刻t4。他方、重畳信号OUT1がLレベルの期間中例えば、時刻t13付近では、ストローブ信号STBが再び立ち上がったとしても信号DはLレベルを維持する。このようにして、POL読込み保持回路23は、重畳信号OUT1のうち、極性制御信号POL成分のみ含む信号Dを出力する。なお、信号DがHレベルを示す期間は、20クロックサイクルに限定されず、次段のソースドライバ3が極性制御信号POLを認識できる程度に十分な期間であればよく、さらに、信号Dが信号Fの立ち上がり前に立ち下がっていれば良い。シフト部22において、セレクタ第2セレクタ221は、AND212の出力信号及びリセット信号RESETのいずれかを、チップ判定回路27からの判定信号に基づいて選択的に出力する。ここで、セレクタ221は、判定信号がLレベルであるためAND212の出力信号を選択して出力する。シフトレジスタ第2パルス信号生成部222は、セレクタ221から出力されたAND212の出力信号信号Eを、所定の期間経過後にパルス形状の信号Fとして出力する時刻t10~t11及び時刻t19~t20。なお、信号Fは、次段のソースドライバ3に用いられるスタートパルス信号STH2の成分を有する。POL/STHマージ回路24において、OR241は、信号D及び信号Fの論理和を信号Hとして出力する。そのため、信号Hは、次段のソースドライバ3に用いられるスタートパルス信号STH2及び極性制御信号POLの成分をいずれも有する。言い換えると、信号Hは、次段のソースドライバ3に用いられるスタートパルス信号STH2及び極性制御信号POLが重畳された信号である。FF242は、クロック信号CLK1の立ち上がりに同期して信号Hを検出し重畳信号OUT2として出力する。つまり、POL/STHマージ回路24は、信号Hを生成して1クロックサイクル経過後に重畳信号OUT2として出力する。CLK最適化回路25及びSTB最適化回路26は、重畳信号OUT2の出力タイミングに合わせるように、それぞれクロック信号CLK1及びストローブ信号STB1のタイミングを調整し、それぞれクロック信号CLK2及びストローブ信号STB2として出力する。例えば、STB最適化回路26は、ストローブ信号STB1を1クロックサイクル経過後にストローブ信号STB2として出力する。ソースドライバ3以降の各ソースドライバは、前段のソースドライバから出力されたクロック信号例えばCLK2と、スタートパルス信号成分及び極性制御信号成分が重畳された重畳信号例えばOUT2と、ストローブ信号例えばSTB2と、を入力し、ソースドライバ2と同様の処理を経て、後段のソースドライバに向けてクロック信号例えばCLK3と、スタートパルス信号成分及び極性制御信号成分が重畳された重畳信号例えばOUT3と、ストローブ信号例えばSTB3と、を出力する。セレクトパルス生成回路の詳細次に、各ソースドライバに設けられたセレクトパルス生成回路の回路構成及び動作について、図6及び図7を用いて説明する。図6は、ソースドライバ1に備えられたセレクトパルス生成回路111の回路構成を示す図である。ソースドライバ1以外の他のソースドライバに備えられたセレクトパルス生成回路もセレクトパルス生成回路111と同様の回路構成であるため、その説明を省略する。図7は、ソースドライバ1~3に備えられた各セレクトパルス生成回路の動作を示すタイミングチャートである。図6に示すように、セレクトパルス生成回路111は、FF1112と、セレクタ1113と、縦続接続された複数のFF1111と、を有する。複数のFF1111のうち初段のFFは、クロック信号CLKの立ち上がりに同期してストローブ信号STBを検出し次段のFFに対して出力する。複数のFF1111のうち2段目以降のFFも、クロック信号CLKの立ち上がりに同期して前段のFFの出力を検出し出力する。FF1112は、ストローブ信号STBの立ち上がりにより出力信号を初期化し、当該ストローブ信号STBが立ち上がってから複数のFF1111に基づく数クロックサイクル経過後にその立ち上がりに同期して高電位側電源電圧VDDHレベルを検出し出力する。ここで、2段目~最終段のFF1111の個数は、例えば、30個である。この場合、FF1112は、ストローブ信号STBの立ち上がりにより出力信号をLレベルに初期化した後、30クロックサイクル経過後に出力信号を立ち上げる。セレクタ1113は、FF1112の出力信号及び低電位側電源電圧VSSLレベルのいずれかを、チップ判定回路17から出力された判定信号に基づいて選択的に出力する。セレクタ1113は、ソースドライバ1が1チップ目1段目のソースドライバであるため、低電位側電源電圧VSSを選択して出力する。つまり、セレクトパルス生成回路111は、図7に示すように、Lレベルのセレクトパルス信号を出力し続ける。他方、ソースドライバ2以降の各ソースドライバに備えられたセレクトパルス生成回路の場合、ソースドライバ1の場合と異なり、コントローラからのクロック信号CLK及びストローブ信号STBに代えて、前段のソースドライバから出力されたクロック信号及びストローブ信号が供給される。また、セレクタ1113に対応するセレクタはFF1112に対応するFFの出力信号を選択して出力する。つまり、ソースドライバ2以降の各ソースドライバは、図7に示すように、セレクトパルス信号を、入力されたストローブ信号例えばSTB1、STB2の立ち上がりに同期して立ち下げた後、30クロックサイクル経過後に立ち上げる。なお、セレクトパルス信号がHレベルに立ち上がるタイミングは、ストローブ信号例えばSTB1、STB2の立ち上りから30クロックサイクルに限られない。ソースドライバ2の場合を例に説明すると、セレクトパルス生成回路211の出力するセレクトパルス信号がHレベルを示す期間は、前段のソースドライバ1からの重畳信号OUT1に含まれるスタートパルス信号STH1及び極性制御信号POLの各成分を識別できる程度に十分な期間であれば良い。したがって、図7を参照すれば、セレクトパルス信号がLレベルを示す期間中に重畳信号OUT1の極性制御信号POL成分が活性化され、セレクトパルス信号がHレベルを示す期間中に重畳信号OUT1のスタートパルス信号STH1成分が活性化されていればよい。チップ判定回路の詳細次に、各ソースドライバに設けられたチップ判定回路の回路構成及び動作について、図8及び図9を用いて説明する。図8は、ソースドライバ1に備えられたチップ判定回路17の回路構成を示す図である。ソースドライバ1以外の他のソースドライバに備えられたチップ判定回路はチップ判定回路17と同様の回路構成であるため、その説明を省略する。図9は、ソースドライバ1及びソースドライバ2以降のソースドライバに設けられた各チップ判定回路の動作を示すタイミングチャートである。なお、図9では、ストローブ信号STB,STB1のそれぞれの変化タイミングが同一となるように表示されている。図8に示すように、チップ判定回路17は、FF172と、縦続接続された複数のFF171と、を有する。複数のFF171のうち初段のFFは、クロック信号CLKの立ち上がりに同期してストローブ信号STBを検出し次段のFFに対して出力する。複数のFF171のうち2段目以降のFFも、クロック信号CLKの立ち上がりに同期して前段のFFの出力を検出し出力する。FF172は、複数のFF171のうち最終段のFFの出力の立ち上がりに同期して高電位側電源電圧VDDHレベルを検出し、判定信号として出力する。ここで、2段目~最終段のFF133の個数は、例えば、30個である。この場合、FF172は、ストローブ信号STBが立ち上がってから30クロックサイクル経過後に、その立ち上がりに同期して高電位側電源電圧VDDHレベルを検出し、判定信号として出力する。つまり、チップ判定回路17は、図9に示すように、ストローブ信号STBの立ち上がりから30クロックサイクル経過後に、ソースドライバ1が1チップ目のソースドライバであるとしてHレベルの判定信号を出力する。言い換えると、チップ判定回路17は、ソースドライバ1に前段のソースドライバから重畳信号が入力されていないと判定し、Hレベルの判定信号を出力する。他方、ソースドライバ2以降のソースドライバに備えられた各チップ判定回路の場合、ソースドライバ1の場合と異なり、クロック信号CLKと、ストローブ信号STBと、高電位側電源電圧VDDと、に代えて、それぞれ前段のソースドライバから出力された、クロック信号例えばCLK1と、ストローブ信号例えばSTB1と、スタートパルス信号成分及び極性制御信号成分が重畳された重畳信号例えばOUT1と、が供給される。なお、重畳信号例えばOUT1は、図9に示すように、ストローブ信号例えばSTB1の立ち上がりとともに立ち上がり、20クロックサイクル経過後に立ち下がっている。つまり、重畳信号例えばOUT1は、ストローブ信号が立ち上がってから30クロックサイクル経過後には既にLレベルを示している。したがって、ソースドライバ2以降のソースドライバに備えられた各チップ判定回路は、ストローブ信号の立ち上がりから30クロックサイクル経過後に、2チップ目のソースドライバであるとしてLレベルの判定信号を出力する。言い換えると、ソースドライバ2以降のソースドライバに備えられた各チップ判定回路は、前段のソースドライバから重畳信号が入力されていると判定し、Lレベルの判定信号を出力する。このように、ソースドライバ1に備えられたチップ判定回路とソースドライバ2以降のソースドライバとに備えられた各チップ判定回路とでは、出力される判定信号の論理値が互いに異なる。つまり、ソースドライバ1に備えられ判定信号により切り替えが制御される複数のセレクタと、ソースドライバ2以降のソースドライバに備えられ判定信号によって切り替えが制御される複数のセレクタとでは、出力信号として選択する信号が互いに異なる。それにより、ソースドライバ1とソースドライバ2以降のソースドライバとは、回路構成が同じであっても、互いに異なる動作を行うことができる。以上のように、本実施の形態にかかるソースドライバは、前段のソースドライバから出力された重畳信号に含まれるスタートパルス信号及び当該極性制御信号をそれぞれ識別する機能を有する。また、本実施の形態にかかるソースドライバは、次段のソースドライバに用いられるスタートパルス信号STH及び極性制御信号POLを重畳して1本の信号線を介して当該次段のソースドライバに対して出力する機能を有する。さらに、縦続接続された複数のソースドライバのうち、1チップ目1段目のソースドライバと、2チップ目2段目以降のソースドライバとは、チップ判定回路による判定信号に基づいて、互いに異なる動作を行うことができる。つまり、1チップ目のソースドライバはコントローラから出力された信号に基づいて動作し、2チップ目以降のソースドライバは前段のソースドライバから出力された信号に基づいて動作することができる。それにより、本実施の形態にかかる表示装置は、コントローラの構成を従来技術のものから変更することなく、縦続接続されたソースドライバ間の信号線数を減らすことができ、その結果、消費電力やEMIの増大を抑制することができる。即ち、基板上のチップ間接続配線数を減らすことができるので、カスケード峡額縁化が可能である。例えば、ソースドライバ間を接続する信号線数が20本から1本減って19本となった場合、5の峡額縁化を実現することができる。また、従来の額縁幅を維持したとすれば、配線幅や配線間隔を広げることが可能である。例えば、電源の配線幅を広げ抵抗を下げて、電源電圧ドロップを緩和したり、配線間隔をあけて配線間の干渉を軽減したりする効果が期待できる。なお、上記実施の形態では、ストローブ信号STBがソースドライバを経由するごとに1クロックサイクルずつ遅延する。例えば、8チップのソースドライバが縦続接続された構成の場合、1チップ目と8チップ目のストローブ信号STB、STB7のタイミング差は7クロックサイクルとなる。これは、クロック周波数の高速化が進む中、表示パネルへの書き込み速度としては誤差程度であるため、問題はない。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。本実施の形態では、スタートパルス信号と極性制御信号とが1本の信号線に重畳された場合を例に説明したが、これに限られない。ソースドライバの動作制御に用いられる他の制御信号が1本の信号線に重畳される回路構成にも適宜変更可能である。また、2本の制御信号が1本の信号線に重畳される場合に限られず、3本以上の制御信号が1本の信号線に重畳される回路構成にも適宜変更可能である。"