複数個の電気熱変換体と、前記複数個の電気熱変換体に電流を流すための複数個のスイッチング素子とが第1導電型の半導体基体に集積化された、半導体装置において、前記スイッチング素子は、前記半導体基体の一主表面に設けられた第2導電型の第1の半導体領域と、チャネル領域を提供するための、前記第1の半導体領域に隣接して設けられた第1導電型の第2の半導体領域と、前記第2の半導体領域の表面側に設けられた第2導電型のソース領域と、前記第1の半導体領域の表面側に設けられた第2導電型のドレイン領域と、前記チャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、を有する絶縁ゲート型電界効果トランジスタであり、前記第2の半導体領域は、並んで配された2つの前記ドレイン領域の間に、それらを横方向に分離するように設けられた、前記第1の半導体領域よりも不純物濃度の高い半導体からなり、前記第1の半導体領域より深く形成され前記第1導電型の半導体基体まで達しており、複数の前記絶縁ゲート型電界効果トランジスタの領域にわたって形成された前記第1の半導体領域が前記第2の半導体領域で分離されることによって、複数の前記絶縁ゲート型電界効果トランジスタが、間に専用の素子分離領域を介することなくアレイ状に配されていることを特徴とする半導体装置。前記第2の半導体領域が、前記半導体基体に隣接して形成されている請求項1に記載の半導体装置。前記ソース領域と前記ドレイン領域が横方向に交互に配置されている請求項1又は2に記載の半導体装置。前記ドレイン領域に前記電気熱変換体が接続されている請求項1又は2に記載の半導体装置。前記ソース領域を間に挟んで2つの前記ゲート電極が配されている請求項1又は2に記載の半導体装置。前記複数の電気熱変換体の配列方向と前記複数のスイッチング素子の配列方向が平行である請求項1又は2に記載の半導体装置。一つの前記電気熱変換素子に対して少なくとも2つの前記絶縁ゲート型電界効果トランジスタの前記ドレイン領域が接続されているとともに、前記複数個の絶縁ゲート型電界効果トランジスタの前記ソース領域は共通に接続されている請求項1又は2に記載の半導体装置。前記絶縁ゲート型電界効果トランジスタの実効チャンネル長が、前記第2の半導体領域と前記ソース領域との横方向の不純物拡散量の差で決定される請求項1または2に記載の半導体装置。前記ソース領域を貫通するように電極取出し用の第1導電型の拡散層が形成されている請求項1又は2に記載の半導体装置。前記ゲート電極は、そのドレイン側が前記ゲート絶縁膜より厚い絶縁膜上に設けられている請求項1又は2に記載の半導体装置。前記ゲート電極は、そのドレイン側がフィールド絶縁膜上に設けられている請求項1又は2に記載の半導体装置。前記第1の半導体領域は、前記半導体基体の表面から反対導電型の不純物を導入して形成されたウエルである請求項1又は2に記載の半導体装置。前記第1の半導体領域は、前記半導体基体の表面から反対導電型の不純物を導入して、前記ドレイン領域毎に横方向に分離して形成された複数のウエルからなる請求項1又は2に記載の半導体装置。前記第2の半導体領域は下部領域と、それより不純物濃度の高い上部領域とを含む請求項1又は2に記載の半導体装置。前記ドレイン領域は前記ゲート電極のドレイン側端部から離れて配されている請求項1又は2に記載の半導体装置。前記ソース領域は前記ゲート電極とオーバーラップしている請求項1又は2に記載の半導体装置。前記ゲート電極は、そのドレイン側が前記ゲート絶縁膜より厚い絶縁膜上に設けられており、前記ドレイン領域は、前記厚い絶縁膜の端部に自己整合している請求項1又は2に記載の半導体装置。前記第2の半導体領域、前記ソース領域、前記ドレイン領域は、斜めイオン打ち込みによる不純物の導入により形成された、左右対称な断面構造を有する請求項1又は2に記載の半導体装置。前記半導体基体は、オフ基板である請求項1又は2に記載の半導体装置。前記電気熱変換体に対応した液体吐出口が形成されている請求項1又は2に記載の半導体装置。前記電気熱変換体は前記半導体基体上に形成された薄膜抵抗体からなる請求項1又は2に記載の半導体装置。液体吐出装置において、電気熱変換体に対応した液体吐出口が形成されている請求項1に記載の半導体装置と、前記電気熱変換体により前記液体吐出口から吐出される液体を収容する液体収容器と、前記半導体装置の前記絶縁ゲート型電界効果トランジスタを駆動するための駆動制御信号を供給する制御器と、を備えたことを特徴とする液体吐出装置。ところで、上記の従来構造の記録ヘッド、および上記の電気熱変換素子駆動用半導体装置に対しては、これまで、数多くの改良が加えられてきたが、近年製品に対して、高速駆動化、省エネルギー化、高集積化、低コスト化、および高性能化がより一層求められるようになった。特に従来のヘッドの構成では、スイッチング素子の高密度集積化が不十分であった。又、動作時の耐電圧が低いことに起因する基板電圧の上昇やラッチアップが生じ易かった。更に、絶縁ゲート型トランジスタを電気熱変換体の駆動用などに用いる場合、耐電圧を向上させることだけでなく、高速駆動化、省エネルギー化、高集積化、低コスト化、および高性能化がより一層求められるようになり、それに伴ない、従来より知られた一般的な半導体装置の構成では、トランジスタを高密度集積化した場合における、トランジスタの素子の特性均一性が不十分であった。本発明の目的は、耐電圧性に優れたスイッチング素子群が占めるチップ上の占有面積を減少させて、電気熱変換素子駆動用半導体装置のより一層の高集積化を達成できる半導体装置、及びその製造方法、並びに液体吐出装置を提供することにある。上述した本発明の目的は、複数個の電気熱変換体と、前記複数個の電気熱変換体に電流を流すための複数個のスイッチング素子とが第1導電型の半導体基体に集積化された、半導体装置において、前記スイッチング素子は、前記半導体基体の一主表面に設けられた第2導電型の第1の半導体領域と、チャネル領域を提供するための、前記第1の半導体領域に隣接して設けられた第1導電型の第2の半導体領域と、前記第2の半導体領域の表面側に設けられた第2導電型のソース領域と、前記第1の半導体領域の表面側に設けられた第2導電型のドレイン領域と、前記チャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、を有する絶縁ゲート型電界効果トランジスタであり、前記第2の半導体領域は、並んで配された2つの前記ドレイン領域の間に、それらを横方向に分離するように設けられた、前記第1の半導体領域よりも不純物濃度の高い半導体からなり、前記第1の半導体領域より深く形成され前記第1導電型の半導体基体まで達しており、複数の前記絶縁ゲート型電界効果トランジスタの領域にわたって形成された前記第1の半導体領域が前記第2の半導体領域で分離されることによって、複数の前記絶縁ゲート型電界効果トランジスタが、間に専用の素子分離領域を介することなくアレイ状に配されていることを特徴とする半導体装置により達成される。本発明によれば、ドレインの濃度をチャネルの濃度より低く設定でき、且つドレインを十分深く形成できるため、高耐電圧により大電流化を可能とし、低いオン抵抗による高速動作を可能とし、延いては高集積化と省エネルギー化が実現できる。そして、本発明の上記構成によれば、複数個のトランジスタによるアレイ状の構成を必要とする半導体装置においても、コストを上げることなく、素子間の電気的分離が可能である。また、本発明によれば、特性の揃った、高密度集積化されたトランジスタアレイを提供できる。とりわけ、スイッチング素子として、新規なDMOSDoublediffusedMOStransistorを用いることにより、ドレインから基板に流れるリーク電流を抑え、且つ電界集中を抑制して、耐電圧を向上させることができる。以下、図面を参照して本発明の実施の形態を詳細に説明する。実施形態1まず、図1~図4を参照して本発明の実施形態1の液体吐出装置用の半導体装置について詳細に説明する。符号1はp型の半導体基体、2はn型のウエル領域第1の半導体領域、4はゲート電極、6はp型のベース領域第2の半導体領域、7はn型のソース領域、8、9はn型のドレイン領域、10はベース電極取出し用の拡散層、11はコンタクト、12はソース電極、13はドレイン電極である。また、30、Tr1、Tr2、Tr3はスイッチング素子としての絶縁ゲート型電界効果トランジスタ、31、32、33は負荷としての電気熱変換体、34、35、36はスイッチである。電気熱変換体31~33は、半導体基体1の主表面上に薄膜プロセスにて、集積化され配列されている。同様に、スイッチング素子Tr1~Tr3は、半導体基体1の主表面に配列されている。必要に応じて、電気熱変換体とスイッチング素子の配列方向を互いに平行にすれば、より集積度を上げることができる。また、この場合には、図1~3に示すようにスイッチング素子を配列することが好ましいものである。ここでは、電気熱変換体に接続されるトランジスタの構造が全て同じであり、しかも、トランジスタアレイ内におけるトランジスタ間には専用の素子分離領域を必要としない構成を採用している。1セグメントは、ドレイン領域を間に挟んで2つの前記ゲート電極と2つのソース領域が配された構成となっており、このうちソース領域は隣接するセグメントと共有化されている。図3の例では、2つのセグメントのドレインを電気熱変換体の一方の端子に接続し、共通ソースを0Vのような相対的に低い基準電圧を供給する低基準電圧源に接続している。電気熱変換体の他方の端子は、例えば10~30V程度の相対的に高い基準電圧VDDを供給する高基準電圧源に接続されている。この半導体装置の動作について、その概略を説明する。P型半導体基体1及びソース領域7に、例えば接地電位のような基準電圧を与える。そして、電気熱変換体31~33の一方の端子には、高い基準電圧VDDを供給する。このうち、例えば、電気熱変換体31のみに電流を流す場合には、スイッチ34のみをオンして、スイッチング素子Tr1を構成する2つのセグメントのトランジスタのゲート4にゲート電圧VGを供給して、スイッチング素子Tr1をオンする。そうすると、電源端子から電気熱変換体31、スイッチング素子Tr1を通して接地端子に電流が流れ、電気熱変換体31において、熱が発生する。そして、周知のとおり、この熱が液体の吐出に利用される。本実施形態においては、図2に示すように、予め十分深く形成したウエル領域2を横方向に分離する形にベース領域6を形成する。このウエル領域2とベース領域6はそれぞれトランジスタ30において、ドレインとチャネルの役割を果たすこととなる。そのため、通常のMOSトランジスタのように、チャネルとなる半導体領域を形成した後にドレインを形成した場合の構造とは逆に、ドレインを形成した後にチャネルを形成することから、ドレインの不純物濃度ここでは、第1の半導体領域2のドナー濃度をチャネルの不純物濃度ここでは、第2の半導体領域6のアクセプター濃度より低く設定することが可能である。トランジスタの耐電圧はこのドレインの耐電圧で決定され、その耐電圧は通常、ドレインの濃度が低いほど、ドレインの深さが深いほど高くなる。このため、本実施形態によれば、定格電圧を高く設定でき、大電流化を可能とし、高速動作を実現できる。また、本実施形態によるトランジスタ30の実効チャネル長は、ベース領域6とソース領域7との不純物の横方向拡散量の差で決定される。この横方向拡散量は物理的係数に基づき決定されるため、実効チャネル長は従来より短く設定でき、オン抵抗を低減することができる。このオン抵抗の低減は単位寸法あたりの電流を流せる量を大きくすることにつながり、高速動作、省エネルギー、および高集積化が可能となる。また、ソース領域7を間に挟んで2つのゲート電極4が配されており、このベース領域6とソース領域7は、後述のように、どちらもゲート電極4をマスクとして自己整合的に形成できるため、アライメントによる寸法差を生じることがなく、30のしきい値をばらつきなく製造することができ、高歩留りを実現し、高信頼性を得られる。また、ウエル領域2を完全に分離するように、ベース領域6が、下地のp型半導体基体1に到達し、ベース領域の底部が基体1に隣接するに十分な深さを持つように形成されている。この構造のため、各セグメントの各ドレインを個々に電気的に分離できる。よって、図1~3のように、専用の素子分離領域を配置することなく、ソース領域7とドレイン領域8、9とを横方向に交互に配置しても、各スイッチング素子の動作が妨げられない。また、ソース領域7を貫通するように電極取出し用の拡散層10が形成されているので、占有面積を増やすことなく、ベース領域2を所定の電位に保持することができる。図3、図4に示した形態では、並列接続されたトランジスタの2つのドレイン2つのセグメントが、独立して駆動可能な一つの負荷に接続された例を示している。そして、ゲートに負荷を駆動するためのオン信号が与えられると、トランジスタがオン状態となり、一つのドレインからその両側にあるチャネルを通して共通化されたソースに電流が流れるように構成されている。前述したとおり、隣接セグメント間では、境界にあるソースを共通に使うことができる。これにより、本実施形態のトランジスタをアレイ状に配置し、液体吐出装置として使用する場合に、各トランジスタ間に特別に、PN接合分離用の半導体や、LOCOSやトレンチ分離用の誘電体などからなる、専用の素子分離領域などを形成する必要がなく、図2、3に示すような簡単な層構成で、大電流を流せる高集積化された半導体装置を実現でき、低コスト化が可能となる。加えて、P型の半導体基体1にドレインから流れるリーク電流を十分に抑制できる。実施形態2本発明の実施形態2による液体吐出装置用の半導体装置の基本構成は、上述した実施形態1と同じである。両者の主たる相違点は、ドレイン領域8、9の位置とその形成工程である。図5は、実施形態2による液体吐出装置用の半導体装置の平面構成を、図6は断面構成を示している。そして、この半導体装置の製造方法は、概略、複数個の電気熱変換体と、前記複数個の電気熱変換体に電流を流すための複数個のスイッチング素子とが第1導電型の半導体基体に集積化された、半導体装置の製造方法において、前記第1導電型の半導体基体1の一主表面に第2導電型の半導体層2を形成する工程図6のaと、前記半導体層上にゲート絶縁膜203を形成する工程と、前記ゲート絶縁膜上にゲート電極4を形成する工程図6のbと、前記ゲート電極をマスクとして第1導電型の不純物をドーピングする工程図6のcと、前記第1導電型の不純物を前記第2導電型の半導体層よりも深くなるように拡散して半導体領域6を形成する工程図6のdと、前記ゲート電極をマスクとして前記半導体領域6の表面側に第2導電型のソース領域7を、また前記第2導電型の半導体層2の表面側に第2導電型のドレイン領域8、9を形成する工程図6のeとを有することを特徴とするものである。以下詳述する。まず、図6のaに示すように、p型半導体基体を用意して、ウエルを形成すべき領域に選択的に、n型の不純物を導入して、p型半導体基体1の表面に、n型のウエル領域2を形成する。このn型のウエル領域2はp型半導体基体1全面に形成することもできる。また、n型のウエル領域2をp型半導体基体1全面に形成する場合はエピタキシャル成長法を用いることも可能である。次に、図6のbに示すように、n型のウエル領域2上に、例えば水素燃焼酸化により膜厚約50nmのゲート酸化膜ゲート絶縁膜203を成長させ、ゲート酸化膜203上に例えば、LPCVD減圧化学気相堆積法により膜厚約300nmの多結晶シリコンを堆積する。この多結晶シリコンにはLPCVD法で堆積すると同時に、例えばリンをドーピングしたり、または堆積後に、例えばイオン打ち込み法や固相拡散法を用いて、例えばリンをドーピングして所望の配線抵抗値となるようにする。その後、フォトリソグラフィーによりパターニングを行ない、多結晶シリコン膜をエッチングする。これによりMIS型電界効果トランジスタのゲート電極4が形成できる。次に、図6のcに示すように、フォトリソグラフィーによりパターニングを行なってホトレジストからなるイオン打ち込み用マスク不図示を形成し、またゲート電極4をもマスクとして用いて、選択的にp型の不純物、例えばボロンをイオン打ち込みして、不純物層205を形成する。次に、図6のdに示すように、電気炉で例えば1100°Cで、60分の熱処理を行ない、ウエル領域2を電気的に横方向に分離するための深さ22μm程度のベース領域6を形成する。この実施形態では、この熱処理はウエル領域2を完全に分離するように、ベース領域6がウエル領域2よりも深くなるように設計することが重要であり、熱処理の条件はウエル領域2の深さ、濃度、不純物の種類、また不純物層205の濃度、および不純物の種類に応じて決定される。本発明に用いられるベース領域6の深さは、例えば、1μm~3μm程度の範囲から選択可能であり、ベース領域6の濃度は最表面で、1×1015/cm3~1×1019/cm3程度の範囲から選択可能である。次に、図6のeに示すように、ゲート電極4をマスクとして、ソース領域7、第1のドレイン領域8、および第2のドレイン領域9を、例えばヒ素をイオン打ち込みして形成する。こうして、ソース領域7及びドレイン領域8、9はゲート電極と自己整合しつつ若干オーバーラップして形成される。次に、図6のfに示すように、フォトリソグラフィーによりパターニングを行なって、ホトレジストのマスク不図示を形成し、例えばイオン打ち込み法により、ベース電極取出し用の拡散層10を形成する。このベース電極取出し用の拡散層10は必ずしも必要としないが回路設計上あった方が望ましい。また、信号処理回路としてp型のMIS型電界効果トランジスタを同時に作り込む場合は、拡散層10をこのように形成しても、工程が増えることはない。その後、例えば950°Cにて30分の熱処理を行ない、ソース領域7、第1のドレイン領域8、第2のドレイン領域9、およびベース電極取出し用の拡散層10を活性化させる。その後、図示していないが、CVD化学気相堆積法により酸化膜を堆積して、層間絶縁膜を形成し、コンタクト11図5を参照用のコンタクトホールを開口し、導電体を堆積させ、パターニングすることにより、配線を形成する。そして、必要に応じて多層配線を行ない、集積回路を完成させる。電気熱変換体は、この配線形成工程において、周知の薄膜プロセスを用いて作製され、基体1上に集積化される。このときの回路構成は前述した実施形態と同じである。本実施の形態では、ゲート電極をイオン打ち込み用のマスクに用いて、ベース領域6、ソース領域7、ドレイン領域8、9を形成したので、これらの領域がゲート電極に対して整合して形成され、スイッチング素子アレイの高集積化、各素子の特性の均一化が達成されている。また、ソース領域7とドレイン領域8、9が同じ工程で形成できるので、製造コスト抑制にも寄与する。実施形態3ドレイン領域の耐電圧を更に向上させることが望まれる場合には、図1、2に示したように、ドレイン領域8、9の端部をゲート電極の端部から離して形成することも好ましいものであり、特に後述する方法による半導体装置はフォトリソグラフィーの工程数を増やすことなく製造できるものである。図7は、本発明の実施形態3による半導体装置の製造方法を説明するための断面図であり、ここでは、図6のa~dの工程を経た後から半導体装置の製造方法を説明する。図7に示すように、フォトリソグラフィーによりパターニングしたフォトレジストマスク211を形成し、このフォトレジストマスク211とゲート電極4をマスクとして、ソース領域7、第1のドレイン領域8、および第2のドレイン領域9を、例えばヒ素をイオン打ち込みして形成する。この時、第1のドレイン領域8、および第2のドレイン領域9がゲート電極4からオフセットを持つように、フォトレジストマスク211を形成することが重要である。これにより、各ドレイン-ソース間の距離が十分保たれ、また、ゲート直下に高濃度の拡散層が無いことで、電界集中による耐電圧低下も防ぐことができる。その後、図6のfの工程以降を経て、実施形態2と同様に電気熱変換体を備えた集積回路を完成させる。実施形態4図8のa~gを参照して、本発明の実施形態4による半導体装置の製造工程について説明する。この形態の特徴は、ゲート電極4のドレイン側がゲート絶縁膜より厚い絶縁膜上に設けられている点にある。この形態による半導体装置の製造方法は、概略、複数個の電気熱変換体と、前記複数個の電気熱変換体に電流を流すための複数個のスイッチング素子とが第1導電型の半導体基体に集積化された、半導体装置の製造方法において、前記第1導電型の半導体基体1の一主表面に第2導電型の半導体層2を形成する工程図8aと、前記半導体層上に選択的にフィールド絶縁膜221を形成する工程図8bと、前記半導体層上にゲート絶縁膜203を形成する工程図8bと、前記ゲート絶縁膜と前記フィールド絶縁膜上にゲート電極4を形成する工程図8cと、前記ゲート電極をマスクとして第1導電型の不純物をドーピングする工程図8dと、前記第1導電型の不純物を前記第2導電型の半導体層よりも深くなるように拡散して半導体領域6を形成する工程図8eと、前記ゲート電極をマスクとして前記半導体領域の表面側に第2導電型のソース領域7を、および前記フィールド絶縁膜をマスクとして前記第2導電型の半導体層の表面側に第2導電型のドレイン領域8、9を形成する工程図8fとを有することを特徴とするものである。以下詳述する。まず、図8のaに示すように、p型半導体基体1の表面に、n型のウエル領域2を形成する。次に、ウエル領域2の表面に、例えば水素燃焼酸化により膜厚約10nmのパッド酸化膜図示せずを成長させ、パッド酸化膜上に例えば、LPCVD法により膜厚約150nmの窒化シリコン膜図示せずを堆積し、フォトリソグラフィーによりパターニングを行ない、窒化シリコン膜をエッチングする。その後、例えば水素燃焼酸化により膜厚約500nmのフィールド酸化膜221を選択的に成長させる。その後、窒化シリコン膜を、例えばりん酸を用いて完全に除去し、例えば約10wtの弗化水素溶液でパッド酸化膜を除去し、n型のウエル領域2上に、例えば水素燃焼酸化により膜厚約10nmのゲート酸化膜203を成長させる。この時、上記パッド酸化膜をそのままゲート酸化膜として用いることも可能ではあるが、酸化膜の信頼性上好ましくはない。こうして、図8のbに示すように、n型のウエル領域2上に、薄い酸化膜としてのゲート酸化膜203と厚い酸化膜としてのフィールド酸化膜フィールド絶縁膜221を所望の位置に配置する。次に、図8のcに示すように、ゲート酸化膜203上とフィールド酸化膜221上に例えば、LPCVD法により膜厚約300nmの多結晶シリコンを堆積する。この多結晶シリコンにはLPCVD法で堆積すると同時に、例えばリンをドーピングしたり、または堆積後に、例えばイオン打ち込み法や固相拡散法を用いて、例えばリンをドーピングして所望の配線抵抗値となるようにする。その後、図8のcに図示するように、フォトリソグラフィーにより、一端がゲート酸化膜203上で終端し、もう一端がフィールド酸化膜221上で終端するように、パターニングを行ない、多結晶シリコン膜をエッチングする。これによりMIS型電界効果トランジスタのゲート電極4が形成できる。次に、図8のdに示すように、フォトリソグラフィーによりパターニングを行ない、またゲート電極4をマスクとして、選択的にp型の不純物、例えばボロンをイオン打ち込みして、不純物層205を形成する。次に、図8のeに示すように、電気炉で例えば1100°Cで60分の熱処理を行ない、ウエル領域2を電気的に横方向に分離するためのベース領域6を形成する。本実施形態では、この熱処理は、縦方向に関してはベース領域6がウエル領域2を完全に分離するように、ベース領域6がウエル領域2よりも深くなるように設計することが重要であり、また、そのベース領域6の横方向に関してはベース領域6の端部がゲート酸化膜203とフィールド酸化膜221の境目付近となるように設計することが望ましい。なぜなら、もしベース領域6がゲート酸化膜203の途中までしかなかった場合、ゲート電極下にかかる電界は薄いゲート酸化膜203に集中し、ゲート酸化膜203を破壊する可能性が出てくる。また、もし、ベース領域6がフィールド酸化膜221の厚いところまであった場合、その厚いフィールド酸化膜下のベース領域6はゲート電極4に所定の電圧を印加しても反転せず、MIS型電界効果トランジスタのスイッチ機能を果たせず、そのため、仮にスイッチがオンされたとしても、ドライバビリティ能力は大きく低下してしまう。そのため、上記の熱処理の条件は、ウエル領域2の深さ、濃度、不純物の種類、不純物層205の濃度、不純物の種類、およびマスク寸法に応じて決定される。次に、図8のfに示すように、ソース領域7、第1のドレイン領域8、および第2のドレイン領域9を、例えばヒ素をイオン打ち込みして形成する。この時、ゲート電極4は、ソース領域7の端部を規定するマスクとして機能し、フィールド酸化膜221は、ドレイン領域8、9の端部を規定するマスクとして機能する。こうして、ソース領域7はゲート電極に自己整合し、ドレイン領域8、9はフィールド酸化膜221に自己整合する。次に、図8のgに示すように、フォトリソグラフィーによりパターニングを行ない、例えばイオン打ち込み法により、ベース電極取出し用の拡散層10を形成する。このベース電極取出し用の拡散層10は必ずしも必要としないが、回路設計上あった方が望ましい。また、信号処理回路としてp型のMIS型電界効果トランジスタを同時に作り込む場合は工程が増えることはない。その後、例えば950°Cにて30分の熱処理を行ない、ソース領域7、第1のドレイン領域8、第2のドレイン領域9、およびベース電極取出し用の拡散層10を活性化させる。このようにして、電界の集中するゲート電極4下のドレイン側の絶縁体をフィールド酸化膜221で形成することにより、MIS型電界効果トランジスタのゲート-ドレイン間耐電圧を向上できる。これは、例えば、高耐電圧を必要とするMIS型電界効果トランジスタと同じ基体に、高速度を必要とする相補型MIS型電界効果トランジスタを同時に形成する場合に、相補型MIS型電界効果トランジスタの素子分離領域の形成工程にて、フィールド酸化膜221で形成できるので、工程の追加を必要とせずに構成できるのでとても有効である。その後、図示していないが、上記の実施形態と同様にして、CVD法により酸化膜を堆積して、層間絶縁膜を形成し、コンタクト11図1を参照を開口し、配線を形成する。必要に応じて多層配線を行ない、集積回路を完成させる。電気熱変換体は、この配線形成工程において、周知の薄膜プロセスを用いて作製され、基体1上に集積化される。このときの回路構成は前述した各実施形態と同じである。実施形態5図9は、本発明の実施形態5による半導体装置の製造方法を説明するための図であり、ここでは、半導体装置の製造方法を、図6のa~dの工程を経た後から説明する。図9に示すように、フォトリソグラフィーによりパターニングしたフォトレジストマスク211を形成し、このフォトレジストマスク211をイオン打ち込み用のマスクとして、例えばボロンを120keVの加速エネルギーでイオン打ち込みしてチャネルドープ層232を形成する。この時、このチャネルドープ層232は、少なくともベース領域6上のソース領域7実際には、本工程においてまだ形成されておらず、次工程以降で形成されることとなると、ウエル領域2に挟まれたチャネル233となる部分に形成することが重要である。図9のフォトレジストマスク211は必ずしも必要ではなく、全面にイオン注入しても何ら差し支えない。但し、ウエル領域2の濃度が非常に低い場合は、フォトレジストマスク211を用いた方が好ましい。また、このチャネルドープ層232の形成は本工程で行なう必要は必ずしも無く、ベース領域6の形成と最終の活性化アニールとの間に行われればよい。これによりチャネル領域233が所望の濃度に設計でき、MIS型電界効果トランジスタを所望のしきい値に制御することができる。その後、図6のeの工程以降と同様の工程を経て、同様に電気熱変換体を備えた集積回路を完成させる。実施形態6図1~9に示した本発明の各実施形態の製造方法により製造された半導体装置を、例えばインクジェット記録ヘッドのような液体吐出装置に組込んだ場合のその記録ヘッドの一部分の断面構造の一例を図10に示す。ここで、1は単結晶シリコンからなるp型の半導体基体である。2はn型のウエル領域、4はゲート電極、6はp型のベース領域、7はn型のソース領域、8はn型のドレイン領域であり、これらでMIS金属絶縁半導体型電界効果トランジスタ30を形成している様子を模式的に示しているが、前述したように、各トランジスタ又はセグメント間には専用の素子分離領域を配することなくアレイ状に配列することが好ましいものである。また、817は蓄熱層および絶縁層として機能する酸化シリコンなどの絶縁層、818は窒化タンタル、窒化珪素タンタルなどの発熱抵抗層、819はアルミニウム合金膜などの配線、および820は窒化シリコン膜などの保護層であり、これらにより記録ヘッドの基体940が構成されている。ここでは、850が発熱部となり、860からインクが吐出される。また、天板870は基体940と協働して液路880を画成している。以上説明した本発明の各実施形態の作用について説明する。図11、12は、あるMIS型電界効果トランジスタアレイの平面図及び断面図である。半導体基体1内に作り込んだこれらのMIS型電界効果トランジスタを単独または複数個、同時に動作させることによって、マトリクス状に結線されている電気熱変換素子間の電気的分離性を保つことができる。ここで、4はゲート電極、7はn型のソース領域、8はn型のドレイン領域、9はもう一つのn型のドレイン領域、11はコンタクト、12はソース電極、13はドレイン電極、15はn型の電界緩和ドレイン領域である。しかしながら、電気熱変換素子を駆動させるために必要となる大電流においては、上記のような従来のMIS型電界効果トランジスタアレイを機能させると、ドレイン-ウエル間ここではドレインと半導体基体間のpn逆バイアス接合部は高電界に耐えられず、リーク電流を発生させ、上記電気熱変換素子駆動用半導体装置として要求される耐電圧を満足することができなかった。更に、大電流で使用されるために、MIS型電界効果トランジスタのオン抵抗が大きいと、ここでの電流の無駄な消費によって、電気熱変換素子が機能するために必要な電流が得られなくなる。また、上記の耐電圧を向上させるためには、図13の平面図、図14の断面図に示すようなMIS型電界効果トランジスタアレイが考えられる。ここで、1はp型の半導体基体、2はn型のウエル領域、4はゲート電極、106はp型のベース領域、7はn型のソース領域、8はn型のドレイン領域、9はもう一つのn型のドレイン領域、10はベース電極取出し用の拡散層、11はコンタクト、12はソース電極、13はドレイン電極である。このMIS型電界効果トランジスタの構造は、通常の構造とは異なり、ドレインの中にチャネルを作り込むことによって耐電圧を決定しているドレインの深さを深く、また低濃度で作り込むことが可能となり、耐電圧を向上できる。しかしながら、アレイ状にこのMIS型電界効果トランジスタを配置すると、各トランジスタのドレインが唯一の共通半導体層で形成されることになり、全てのドレイン電位が共通電位となってしまうため、独立してスイッチング動作させなければならないスイッチング素子間に専用の素子分離領域を設けて、ドレインを分離しなければ、電気熱変換素子間の電気的分離が保てない。また、そのような素子分離領域を新たに形成しようとすると、プロセスが複雑になって、コストアップとなり、更に素子を形成する面積も大きくなってしまう。そのため、図13、図14に示すようなMIS型電界効果トランジスタの構造は、液体吐出装置用のトランジスタアレイには不向きである。一方、以上説明した本発明の各実施形態の半導体装置によれば、ドレインの濃度をチャネルの濃度より低く設定でき、且つドレインを十分深く形成できるため、高耐電圧により大電流化を可能とし、低いオン抵抗による高速動作を可能とし、延いては高集積化と省エネルギー化が実現できる。また、複数個のトランジスタによるアレイ状の構成を必要とする半導体装置においても、コストを上げることなく、素子間の分離が容易に可能となる。実際に、本発明とそれと同程度の単体素子特性を持つ図13、図14に示した構造のMIS型電界効果トランジスタを、電気的分離が保てるように素子分離領域を設け、同じあるデザインルールで、且つ同じマスク枚数で実際にレイアウトすると、図13、図14に示す技術によるMIS型電界効果トランジスタは、1つのセグメントを形成するためにアレイの配列方向に120μm必要なのに対し、図1、図2に示す本発明の構造を用いたMIS型電界効果トランジスタ場合は、アレイの配列方向の長さが60μmと1/2で形成できる。この寸法比図13、図14の構造のアレイの配列方向の長さを基準とした場合の図1、図2の構造のもののアレイの配列方向の長さの比率は、上記デザインルールが微細になればなるほど、小さくなる傾向にある。実施形態7本発明の実施形態7による半導体装置は、複数個の絶縁ゲート型電界効果トランジスタで構成されるトランジスタアレイを備えた半導体装置において、前記トランジスタのそれぞれは、第1導電型の半導体基体1の一主表面に設けられた第2導電型の第1の半導体領域22と、該第1の半導体領域を分離するように設けられた第1導電型の第2の半導体領域29と、前記第2の半導体領域に内包されるように形成された、該第2の半導体領域より不純物濃度の高い第1導電型の第3の半導体領域26と、該第3の半導体領域の表面に設けられた第2導電型のソース領域7と、前記第1の半導体領域の表面に設けられた第2導電型のドレイン領域8とを有することを特徴とするものである。上記のような半導体装置およびその製造方法においては、ドレインの濃度をチャネルの濃度より低く設定でき、且つドレインを十分深く形成できるため、高耐電圧により大電流化を可能とし、低いオン抵抗による高速動作を可能とし、延いては高集積化と省エネルギー化が実現できる。また、ソース領域の周囲に低濃度のp型ウェル領域を形成する事によって複数個のトランジスタによるアレイ状の構成を必要とする半導体装置においても、素子間の分離が確実なものとなる。図15は本発明の実施形態7による半導体装置の一実施形態を示す模式的平面図であり、図16はそのA-A’断面図である。図15及び図16において、1はp型の半導体基体、22はn型のウエル領域、29はp型のウエル領域、4はゲート電極、26はp型のベース領域、7はn型のソース領域、8はn型のドレイン領域、10はベース電極取出し用の拡散層、11はコンタクト、12はソース電極、13はドレイン電極である。また、図17は本発明の半導体装置をアレイ状に配置し、液体吐出装置の液体吐出ヘッドの電気熱変換素子駆動用半導体装置として使用する場合の結線例を示す図である。図17において、1はp型の半導体基体、22はn型のウエル領域、29はp型のウエル領域、4はゲート電極、26はp型のベース領域、7はn型のソース領域、8はn型のドレイン領域である。図17の回路構成は図3及び図4の回路構成と同じである。本実施形態においては、予め十分深く形成した低濃度のn型ウエル領域22を横方向に分離する形に低濃度のp型ウエル領域29を深く形成している。この低濃度のp型ウェル領域29の中にベース領域を形成する。このn型ウエル領域22とベース領域26とは、それぞれMIS型電界効果トランジスタにおいて、ドレインとチャネルの役割を果たすこととなる。そして、ドレインの濃度をチャネルの濃度より低く設定することが可能である。トランジスタの耐電圧はこのドレインの耐電圧で決定され、その耐電圧は通常、ドレインの濃度が低いほど、ドレインの深さが深いほど高くなる。このため、定格電圧を高く設定でき、大電流化が可能となり、高速動作を実現できる。また、n型ウエル領域22を分離するようにしてp型ウエル領域29を形成する構造のため、各セグメントのドレインを個々に電気的に良好に分離できる。実施形態8本発明の実施形態8による液体吐出装置用の半導体装置の基本構成は、上述した実施形態7と同じである。両者の異なる点は、ドレイン領域8の位置とその形成工程である。図18a~fを参照して本実施形態の半導体装置の製造工程について説明する。この半導体装置の製造方法は、概略、複数個の電気熱変換体と、前記複数個の電気熱変換体に電流を流すための複数個のスイッチング素子とが第1導電型の半導体基体に集積化された、半導体装置の製造方法において、前記第1導電型の半導体基体1の一主表面に第2導電型の半導体層22を形成する工程図18のaと、前記半導体層上にゲート絶縁膜203を形成する工程図18のbと、前記ゲート絶縁膜上にゲート電極4を形成する工程図18のbと、前記ゲート電極をマスクとして第1導電型の不純物をドーピングする工程図18のcと、前記第1導電型の不純物を拡散して半導体領域26を形成する工程図18のdと、前記ゲート電極をマスクとして前記半導体領域の表面側に第2導電型のソース領域7を、また前記第2導電型の半導体層22の表面側に第2導電型のドレイン領域8、9を形成する工程図18のeとを有することを特徴とするものである。以下詳述する。先ず、図18aに示すように、p型半導体基体1の表面に、n型のウエル領域22を形成する。そして、必要に応じて、これを横方向に分離するようにp型のウェル領域29を形成する。次に、図18bに示すように、n型のウエル領域22及びp型のウェル領域29に、例えば水素燃焼酸化により膜厚約50nmのゲート酸化膜203を成長させ、ゲート酸化膜203上に例えば、LPCVD法により膜厚約300nmの多結晶シリコンを堆積する。この多結晶シリコンには、LPCVD法で堆積すると同時に例えばリンをドーピングしたり、または堆積後に例えばイオン打ち込み法や固相拡散法を用いて例えばリンをドーピングし、これにより多結晶シリコンが所望の配線抵抗値となるようにする。その後、フォトリソグラフィーによりホトレジストのパターニングを行ない、ホトレジストパターンをマスクにして多結晶シリコン膜をエッチングする。これによりMIS型電界効果トランジスタのゲート電極4が形成される。次に、不図示のフォトレジストを塗布し、フォトリソグラフィーによりフォトレジストのパターニングを行ない、ベース領域26または不純物層205を形成する領域上のみを除去する。そして、図18cに示すように、このフォトレジスト不図示とゲート電極4とをマスクとして、選択的にp型の不純物、例えばボロンをイオン打ち込みして、不純物層205を形成する。次に、図18dに示すように、電気炉で例えば1100°Cにて60分の熱処理を行ない、ベース領域26を形成する。この熱処理はベース領域26が所望の実効チャネル長を形成し、ON抵抗が上昇しないように設計することが重要であり、熱処理の条件はp型ウエル領域29の深さ、濃度、不純物の種類、また不純物拡散層205の濃度および不純物の種類に応じて適宜決定される。次に、図18eに示すように、ゲート電極4をマスクとして、ソース領域7、第一のドレイン領域8、および第二のドレイン領域9を、例えばヒ素をイオン打ち込みして形成する。次に、不図示のフォトレジストを塗布し、フォトリソグラフィーによりフォトレジストのパターニングを行ない、図18のfに示すように、例えばイオン打ち込み法により、ベース電極取出し用の拡散層10を形成する。このベース電極取出し用の拡散層10は必ずしも必要ではないが回路設計上あった方が望ましい。また、信号処理回路としてp型のMIS型電界効果トランジスタを同時に作り込む場合は、工程数を増やす必要がない。その後、例えば950°Cにて30分の熱処理を行ない、ソース領域7、第一のドレイン領域8、第二のドレイン領域9、およびベース電極取出し用の拡散層10を活性化させる。その後、図示しないが、CVD法により酸化膜を堆積して層間絶縁膜を形成し、コンタクトを開口し、配線を形成する。必要に応じて多層配線を行ない、集積回路を完成させる。電気熱変換体は、この配線形成工程において、周知の薄膜プロセスを用いて作製され、基体1上に集積化される。このときの回路構成は前述した各実施形態と同じである。実施形態9図19は、本発明の他の実施形態による半導体装置の製造工程を説明するための断面図である。図19において、29はp型のウエル領域、4はゲート電極、26はp型のベース領域、7はn型のソース領域、8はn型の第一のドレイン領域、9はn型の第二のドレイン領域、211はフォトレジストマスクである。本実施例は、ドレイン-ソース間耐電圧向上を目的としたものであり、図18a~dの工程を経た後に、図19に示すように、フォトリソグラフィーによりパターニングしたフォトレジストマスク211を形成し、このフォトレジストマスク211とゲート電極4とをマスクとして、ソース領域7、第一のドレイン領域8、および第二のドレイン領域9を、例えばヒ素をイオン打ち込みして形成する。この時、第一のドレイン領域8、および第二のドレイン領域9がゲート電極4からオフセットを持つようにフォトレジストマスク211を形成することが重要である。これにより各ドレイン-ソース間の距離が十分保たれ、また、ゲート直下に高濃度の拡散層が無いことで電界集中による耐電圧低下も防ぐことができる。その後、図18のf以降と同様な工程を経て、同様に電気熱変換体を備えた集積回路を完成させる。実施形態10図20a~fは、本発明の実施形態10による半導体装置の製造工程を説明するための断面図である。この形態による半導体装置の製造方法は、概略、複数個の電気熱変換体と、前記複数個の電気熱変換体に電流を流すための複数個のスイッチング素子とが第1導電型の半導体基体に集積化された、半導体装置の製造方法において、前記第1導電型の半導体基体1の一主表面に第2導電型の半導体層22を形成する工程図20aと、前記半導体層上に選択的にフィールド絶縁膜221を形成する工程図20bと、前記半導体層上にゲート絶縁膜203を形成する工程図20bと、前記ゲート絶縁膜と前記フィールド絶縁膜上にゲート電極4を形成する工程図20cと、前記ゲート電極をマスクとして第1導電型の不純物をドーピングする工程図20dと、前記第1導電型の不純物を拡散して半導体領域26を形成する工程図20eと、前記ゲート電極をマスクとして前記半導体領域の表面側に第2導電型のソース領域7を、および前記フィールド絶縁膜をマスクとして前記第2導電型の半導体層の表面側に第2導電型のドレイン領域8、9を形成する工程図8fとを有することを特徴とするものである。以下詳述する。先ず、図20aに示すように、p型半導体基体1の表面に、n型のウエル領域22を形成する。そして、必要に応じて、これを分離するようにp型のウェル領域29を形成する。次に、図20bに示すように、n型ウエル領域22及びp型ウェル領域29の表面に、例えば水素燃焼酸化により膜厚約10nmのパッド酸化膜図示せずを成長させ、該パッド酸化膜上に例えばLPCVD法により膜厚約150nmの窒化シリコン膜図示せずを堆積し、フォトリソグラフィーによりパターニングを行ない、窒化シリコン膜をエッチングする。その後、例えば水素燃焼酸化により膜厚約500nmのフィールド酸化膜221を選択的に成長させる。その後、窒化シリコン膜を例えばりん酸を用いて完全に除去し、例えば約10wtの弗化水素溶液でパッド酸化膜を除去し、n型のウエル領域22上及びp型ウェル領域29上に例えば水素燃焼酸化により膜厚約10nmのゲート酸化膜203を成長させる。この時、前記パッド酸化膜をそのままゲート酸化膜として用いることも可能ではあるが、酸化膜の信頼性上好ましくはない。こうして、図20のbに示すように、n型のウエル領域22上に、薄い絶縁膜としてのゲート酸化膜203と厚い絶縁膜としてのフィールド酸化膜221とを所望の位置に配置する。次に、図20のcに示すように、ゲート酸化膜203上とフィールド酸化膜221上に、例えばLPCVD法により膜厚約300nmの多結晶シリコンを堆積する。この多結晶シリコンには、LPCVD法で堆積すると同時に例えばリンをドーピングしたり、または堆積後に例えばイオン打ち込み法や固相拡散法を用いて例えばリンをドーピングし、これにより多結晶シリコンが所望の配線抵抗値となるようにする。その後、図示するように、フォトリソグラフィーにより一端がゲート酸化膜203上で終端し、もう一端がフィールド酸化膜221上で終端するように、パターニングを行ない、多結晶シリコン膜をエッチングする。これによりMIS型電界効果トランジスタのゲート電極4が形成される。次に、不図示のフォトレジストを塗布し、フォトリソグラフィーによりフォトレジストのパターニングを行ない、ベース領域26または不純物層205を形成する領域上のレジストのみを除去する。そして、図20dに示すように、このフォトレジスト不図示とゲート電極4とをマスクとして、選択的にp型の不純物例えばボロンをイオン打ち込みして、不純物層205を形成する。次に、図20のeに示すように、電気炉で例えば1100°Cにて、60分の熱処理を行ない、MIS型電界効果トランジスタの実効チャネル長を決定するベース領域26を形成する。この熱処理はベース領域26が所望の実効チャネル長を形成し、ON抵抗が上昇しないように設計することが重要であり、また横方向に関してはベース領域26の端部がゲート酸化膜203とフィールド酸化膜221との境目付近となるように設計することが望ましい。なぜなら、もしベース領域26がゲート酸化膜203の途中までしかなかった場合、ゲート電極下にかかる電界は薄いゲート酸化膜203に集中し、ゲート酸化膜203を破壊する可能性が出てくる。また、もし、ベース領域26がフィールド酸化膜221の厚いところまで存在する場合には、その厚いフィールド酸化膜下のベース領域26はゲート電極4に所定の電圧を印加しても反転せず、MIS型電界効果トランジスタのスイッチ機能を果たさず、もし、スイッチがオンされたとしても、ドライバビリティ能力は大きく低下してしまう。そのため、熱処理の条件はp型ウエル領域29の深さ、濃度、不純物の種類、不純物層205の濃度、不純物の種類およびマスク寸法に応じて適宜決定される。次に、図20のfに示すように、ゲート電極4をマスクとしてソース領域7を、フィールド酸化膜221をマスクとして第一のドレイン領域8および第二のドレイン領域9を、例えばヒ素をイオン打ち込みして形成する。次に、不図示のフォトレジストを塗布し、フォトリソグラフィーによりフォトレジストのパターニングを行ない、ベース電極取出し用の拡散層10を形成する領域上のレジストを除去する。そして、図20gに示すように、例えばイオン打ち込み法により、ベース電極取出し用の拡散層10を形成する。このベース電極取出し用の拡散層10は必ずしも必要ではないが回路設計上あった方が望ましい。また、信号処理回路としてp型のMIS型電界効果トランジスタを同時に作り込む場合は、工程数を増やす必要がない。その後、例えば950°Cにて30分の熱処理を行ない、ソース領域7、第一のドレイン領域8、第二のドレイン領域9、およびベース電極取出し用の拡散層10を活性化させる。このようにして、電界の集中するゲート電極4下のドレイン側の絶縁体をフィールド酸化膜221で形成することにより、MIS型電界効果トランジスタのゲート-ドレイン間耐圧を向上できる。これは、例えば高耐電圧を必要とするMIS型電界効果トランジスタと同じ基体に高速度を必要とする相補型MIS型電界効果トランジスタを同時に形成する場合に、工程の追加を必要とせず構成できるので、極めて有効である。その後、図示しないが、CVD法により酸化膜を堆積して層間絶縁膜を形成し、コンタクトを開口し、配線を形成する。必要に応じて多層配線を行ない、集積回路を完成させる。電気熱変換体は、この配線形成工程において、周知の薄膜プロセスを用いて作製され、基体1上に集積化される。このときの回路構成は前述した各実施形態と同じである。実施形態11図21は、本発明の実施形態の他の製造工程を説明するための断面図である。図21において、22はn型のウエル領域、26はp型のベース領域、7はn型のソース領域、211はフォトレジストマスク、232はチャネルドープ層、233はチャネル領域である。本実施形態は、MIS型電界効果トランジスタを所望のしきい値に制御することを目的としたものであり、図18a~dの工程を経た後に、図21に示すように、フォトリソグラフィーによりパターニングしたフォトレジストマスク211を形成し、このフォトレジストマスク211をマスクとして、例えばボロンを120keVの加速エネルギーでイオン打ち込みしてチャネルドープ層232を形成する。この時、前記チャネルドープ層232は少なくともベース領域26上のソース領域7実際には本工程においてまだ形成されておらず、次工程以降で形成されることとなるとn型ウエル領域22とに挟まれたチャネル領域233に形成することが重要である。フォトレジストマスク211は必ずしも必要ではなく、全面にイオン打ち込みしても何ら差し支えない。但し、n型ウエル領域22の濃度が非常に低い場合はフォトレジストマスク211を用いた方が好ましい。また、このチャネルドープ層232の形成は、必ずしも本工程で行なう必要は無く、ベース領域26の形成と最終の活性化アニールとの間に行われればよい。これにより、チャネル領域233が所望の濃度に設計でき、MIS型電界効果トランジスタを所望のしきい値に制御することができる。その後、図18のe以降と同様な工程を経て、同様に電気熱変換体を備えた集積回路を完成させる。実施形態12図22は、以上説明した本発明の各実施形態7~11による半導体装置を電気熱変換素子駆動用半導体装置として用いた記録ヘッドの一部分を示す模式的な断面図である。図22において、1はp型の単結晶シリコンからなる半導体基体である。29はp型のウエル領域、22はn型のウエル領域、8はn型のドレイン領域、26はp型のベース領域、7はn型のソース領域、4はゲート電極であり、これらでMIS型電界効果トランジスタを用いた電気熱変換素子駆動用半導体装置930を形成している。817は蓄熱層となる酸化シリコンなどの絶縁層、818は発熱抵抗層、819は配線、および820は保護層であり、以上で記録ヘッドの基体940を形成している。ここでは850が発熱部となり、吐出口860からインクが吐出される。また、天板870は基体940と協働して液路880を画成している。以上説明したように、本発明の実施形態7~12によれば、ドレインの濃度をチャネルの濃度より低く設定でき、且つ低濃度ドレインをより深く形成できるため、高耐電圧により大電流化を可能とし、低いオン抵抗による高速動作を可能とし、延いては高集積化と省エネルギー化が実現できる。また、複数個のトランジスタによるアレイ状の構成を必要とする半導体装置においても、コストを上げることなく、素子間の分離が容易に可能となる。尚、実施形態7~12では、n型ウエル22が深くなってもよいように、p型ウエル29を不純物の導入により形成し、その後にベース領域を別工程で形成した。深いn型ウエルが必要ない場合には、n型ウエル22を各ドレイン毎に横方向に分離して形成すれば、ベース領域26をn型ウエル22より深く形成しなくても、隣接する2つのn型ウエル間に残ったP型半導体基体の上部においてベース領域26と基体1とが隣接するため、ベース領域と基体とを同じ電位とすることができる。以下に述べる各実施形態による半導体装置の製造方法は、概略、第1導電型の半導体基体の一主表面に第2導電型の半導体層を形成する工程と、前記半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとして第1導電型の不純物をドーピングする工程と、前記第1導電型の不純物を拡散して半導体領域を形成する工程と、前記ゲート電極をマスクとして前記半導体領域の表面側に第2導電型のソース領域を、また前記第2導電型の半導体層の表面側に第2導電型のドレイン領域を形成する工程とを有し、前記ソース領域に対して対称なトランジスタ構造を得ることを特徴とするものである。以下詳しく説明する。実施形態13本発明の実施形態13による半導体装置の製造方法は、複数個の絶縁ゲート型電界効果トランジスタがアレイ状に配されてなる半導体装置の製造方法において、第一導電型の半導体基体の一主表面に第二導電型のウエル領域を形成する工程と、前記ウエル領域上にゲート酸化膜を形成する工程と、前記ゲート酸化膜上に複数のゲート電極を形成する工程と、ソース領域形成側に隣接する二つのゲート電極をマスクとして、該ゲート電極間に、第一導電型の不純物を前記半導体基体を回転させつつ前記半導体基体の法線方向に対して一定角度傾けて不純物をイオン打ち込みし、拡散させて第一導電型の半導体領域を形成する工程と、前記二つのゲート電極をマスクとして前記半導体領域上に第二導電型のソース領域を、前記半導体領域を挟んで配された二つの前記ウエル領域上にそれぞれ第二導電型のドレイン領域を、前記半導体基体を回転させつつ前記半導体基体の法線方向に対して一定角度傾けて不純物をイオン打ち込みすることにより形成する工程と、を有するものである。半導体ウエハの主な結晶軸方向に対し、90°或いは45°の面方向にオリエンテーションフラットOFを設けた半導体ウエハを使用し、半導体素子のパターンの座標軸をOFに垂直或いは水平に配して、各種素子を作製することが多い。このように配置した素子を形成する場合に、イオン打ち込み法を用いて素子を形成するとき半導体基板の面方位たとえば100面に対して垂直方向よりイオン注入を行うとチャネリングが発生する。たとえば単結晶Siの内、指数の小さい結晶面である100面、110面、111面等に対して垂直な方向から結晶を眺めると結晶面内で原子列の占める面積は数となり大部分は隙間になる。すなわち、結晶軸と同じ角度で結晶面にイオンを照射すると、大部分のイオンは原子との大きな衝突無くして、結晶内部まで到達するという現象が起こるのである。こうしたチャネリング現象が発生すると、シリコン基板は非晶質であると仮定して算出している基板内の注入不純物分布に対して、大きく異なるプロファイルを持つようになるため、素子の電気特性が設計値と異なってくる。従ってイオン打ち込みに際しては、基板の結晶軸、注入する不純物種、注入エネルギー等をパラメーターとして算出される臨界角よりも大きな注入角をもってイオン打ち込みを行うことによって、チャネリングを防止する技術が通常用いられている。図1に示したような1つのセグメントあたり、一つの共通のドレインを有するMIS型電界効果トランジスタアレイの場合、各トランジスタのドレインが共通となることと、半導体装置を形成する基板の主表面の面方位が単結晶シリコンの低次の面方位であるために下記に説明するように隣接するトランジスタ間の特性の差が生じることがある。すなわち、ドレインを共通にしたアレイ状のMIS型電界効果トランジスタ配置をとった場合、図23に示すように、半導体基体1上に、ウエル領域2、ベース領域6、ゲート電極4、マスク211を形成した後、半導体基体ウエハー1の主表面の法線311に対して、ゲート電極4からドレイン、またはソース方向に傾斜したイオンのビーム312の入射角θを設定すると、ドレイン領域を挟んで両側に配されるソース領域には、ドレイン領域側から見てそれぞれ逆方向の入射角-θでイオン打ち込みがなされることとなる。このMIS型電界効果トランジスタの製造方法は、前述したとおりP型のベース領域6とN型のソース領域7の不純物の拡散によって実効のチャネルが規定されるため、偏った入射角度でイオン打ち込みがなされると、隣接する2つのMIS型電界効果トランジスタの実効チャネル長が異なってくる。すると、隣接トランジスタ同士の間で閾値電圧が揃わなかったり、またMIS型電界効果トランジスタの動作時に流れる電流量が隣接するトランジスタ間で異なるという特性低下につながる。P型のベース領域とN型のソース領域は、イオン打ち込みの不純物量が異なるために異なるイオン打ち込み装置で形成する場合がある。そうした場合には、各イオン打ち込み装置で規定している臨界注入角度が異なると、前記ドレインを共通にしたアレイ状のMIS型電界効果トランジスタ配置の場合、隣接するトランジスタ間の特性格差は更に顕著に生じることもある。そして、ベース形成の際のイオン打ち込み装置の方が臨界角度が大きく、ソース形成の際のイオン打ち込み装置の方が臨界角度が小さい場合には、隣接トランジスタ間の実効チャネル長の差は更に大きくなるのである。ただし、ドレインを共通にしたアレイ状のMIS型電界効果トランジスタ配置をとった場合には、図24a、bに示すようにウエハー1の主表面の法線311に対してゲート電極4の配列方向と同じ方向にビーム313又は314のように、入射角度θ又は-θ傾けた方向にビームの方向を設定すれば、前述のような隣接するトランジスタ間の特性変化は生じないが、図25a、bに示すようにウエハー1主表面の法線311に対してゲート電極4の配列方向と垂直方向にビーム入射角度θ又は-θをもつビーム入射方向315、316を設定してしまうと、図26に示したような図中左右非対称な断面構造のトランジスタアレイとなってしまい、前述したアレイ状に配した隣接トランジスタの特性不一致の不具合が生じてしまう。このようなビーム入射角度依存性は回路のレイアウト上大きな制約となる。そこで、本実施形態では、基板を回転させながらイオン打ち込みを行うことにより、ウエハ上への回路レイアウトに依存することなく、各トランジスタの対称性を保つことを可能にしている。本実施形態による半導体装置の製造方法においては、ベース領域及びソース、ドレイン領域の形成時に不純物の注入はチャネリングに対する臨界角度をもってなされるが、図27、28に示すように基板1ウエハ121を基体外周方向に回転させながら行うため、イオン打ち込みによる不純物導入と熱拡散によって形成されるベース領域の端面から同じくイオン打ち込みによる不純物導入と熱拡散によって形成されるソース及びドレイン領域の端面までの位置関係を、半導体基体の主表面上に、いかように配したトランジスタにおいても制御性良く形成することが出来る。すなわち、ドレインを共通にしたアレイ状のMIS型電界効果トランジスタ配置をとった場合、図27に示すように、半導体基体1上に、ウエル領域2、ベース領域6、ゲート電極4、マスク211を形成した後、半導体基体ウエハー1の表面に対してゲート電極4からドレインまたはソース方向に、基板の法線311に対するイオンビーム317の入射角をθに設定し、半導体基体を基体外周方向に回転させながら行うと、マスクに対して均一にイオン打ち込みでき、隣接する2つのMIS型電界効果トランジスタの実効チャネル長は同一又はほぼ同一となる。なお、ベース領域及びソース、ドレイン領域の形成時の不純物の注入において、基板は10~60rpmで回転させることが望ましい。回転中心はイオンビームの走査範囲にも依存するが、ウエハの中心でもよいし、ウエハ中心から外れた位置であってもよい。また、基板を45°から90°の角度のステップで回転させ、不純物を4回から8回に分けてイオン打ち込みすることが望ましい。より好ましくは45°の角度ステップで8回に分けてイオン注入することが望ましい。こうして形成された半導体装置は、図29a、bに示すように、左右対称な断面構造となる。ここで、トランジスタは、半導体基体1上にウエル領域2、ウエル領域2を完全に分離する形に深く形成されたベース領域6、ベース領域6上に形成されたソース領域7、ウエル領域2中に形成されたドレイン領域8、ゲート絶縁膜を介して設けられたゲート電極4、ソース領域7に接続されるソース電極12、ドレイン領域8に接続されるドレイン電極13を有している。14はコンタクトホールを示す。また、このベース領域6とソース領域7はどちらもゲート電極4をマスクとして形成されるが、上記領域の形成時には前述のように、基板を10~60rpmで回転させることが望ましく、または45°~90°の角度ステップで回転させ、不純物を4回~8回に分けてイオン打ち込みすることが望ましい。より好ましくは45°の角度ステップで8回に分けてイオン打ち込みすることが望ましい。さらに、イオン打ち込みの場合に、半導体基体の法線方向に対して傾ける角度は、例えば半導体基体の主面が100面、110面、111面の場合、3°から10°の角度、好適には7°とすることが望ましい。製造上好適な条件として、100面の半導体基体については法線方向に対して7°とすることが望ましい。その結果、アレイ状に並ぶトランジスタ間のチャネル長が均等に揃うため、アライメントによる寸法差を生じることがなく、MIS型電界効果トランジスタの閾値をばらつきなく製造することができ、高歩留りを実現し、高信頼性が得られる。実施形態14図30a~eは、本実施形態による半導体装置の製造工程を説明するための断面図である。本形態は、概略、複数個の絶縁ゲート型電界効果トランジスタがアレイ状に配されてなる半導体装置の製造方法において、第1導電型の半導体基体1の一主表面に第2導電型の第1の半導体領域2を形成する工程図30aと、前記第1の半導体領域上にゲート絶縁膜203を形成する工程図30bと、前記ゲート絶縁膜上に複数のゲート電極4を形成する工程図30bと、隣接する二つのゲート電極をマスクとして、該ゲート電極間に、第1導電型の不純物を前記半導体基体を回転させつつ前記半導体基体の法線方向に対して一定角度傾けて不純物を打ち込んだ後、拡散させて第1導電型の第2の半導体領域6を形成する工程図30c、dと、前記二つのゲート電極をマスクとして前記第2の半導体領域上に第2導電型のソース領域を、前記第2の半導体領域を挟んで配された二つの前記第1の半導体領域上にそれぞれ第2導電型のドレイン領域を、前記半導体基体を回転させつつ前記半導体基体の法線方向に対して一定角度傾けて不純物をイオン打ち込みすることにより形成する工程図30eと、を有することを特徴とするものである。以下詳述する。図30のaに示すように、p型半導体基体1の主表面に、n型のウエル領域2を形成する。このn型のウエル領域2はp型半導体基体1の主表面全面に形成しても良いし、必要あれば選択的に形成しても良い。またn型のウエル領域2をp型半導体基体1の主表面全面に形成する場合はエピタキシャル成長法を用いることも可能である。次に、図30のbに示すように、n型のウエル領域2上に、例えば水素燃焼酸化により膜厚約50nmのゲート酸化膜203を成長させ、ゲート酸化膜203上に、例えば、LPCVD減圧CVD法により膜厚約300nmの多結晶シリコンを堆積する。この多結晶シリコンにはLPCVD法で堆積すると同時に、例えばリンをドーピングしたり、または堆積後に、例えばイオン打ち込み法や固相拡散法を用いて、例えばリンをドーピングして所望の抵抗値となるようにする。その後フォトリソグラフィーによりパターニングを行なってレジストマスク不図示を形成し、多結晶シリコン膜をエッチングする。これによりMIS型電界効果トランジスタのゲート電極4が形成できる。次に図30のcに示すように、フォトリソグラフィーによりパターニングを行ってレジストマスク不図示を形成し、またゲート電極4をもマスクとして利用して、選択的にp型の不純物、例えばボロンをP型半導体基体1の主表面に対して、図28に示したように基板を基体の中心を回転中心として外周方向に回転させながらイオン打ち込みして、不純物層205を形成する。次に図30のdに示すように、電気炉で例えば1100°Cにて、60分の熱処理を行ない、ウエル領域2を電気的に横方向に分離するベース領域6を形成する。この熱処理はウエル領域2を完全に分離するようにベース領域6がウエル領域2より深くなるように設計することが望ましく、熱処理の条件はウエル領域2の深さ、濃度、不純物の種類、また不純物層205の濃度、および不純物の種類に応じて決定される。ここでは、ベース領域6がP型半導体基体1にまで到達する構成を図示しているが、これに限定されるものではない。次に図30のeに示すように、ゲート電極4などをマスクとして、ソース領域7、第一のドレイン領域8、および第二のドレイン領域9を、例えばヒ素をP型半導体基体1の主表面に対して図28に示すように基板を回転させながらイオン打ち込みして形成する。その後、例えば950°Cにて、30分の熱処理を行ない、ソース領域7、第一のドレイン領域8、第二のドレイン領域9を活性化させる。ここでは、ソースが共通となっているが、ソース領域7、ベース領域6、図中左のウエル領域2と第一のドレイン領域8は一つのMIS型電界効果トランジスタのソース、チャネル、ドレインを構成し、ソース領域7、ベース領域6、図中右のウエル領域2と第二のドレイン領域9は他の一つのMIS型電界効果トランジスタのソース、チャネル、ドレインを構成している。その後は図示はしないがCVD法により酸化膜を堆積して層間絶縁膜を形成し、コンタクトを開口し、配線を形成する。必要に応じて多層配線を行なってもよく、最終的に集積回路を完成させる。電気熱変換体は、この配線形成工程において、周知の薄膜プロセスを用いて作製され、基体1上に集積化される。このときの回路構成は前述した各実施形態と同じである。本実施形態の製造方法は、既に説明した液体吐出装置用のヘッドの製造に好適に用いることができる。実施形態15図31a~fは、本実施形態による半導体装置の製造工程を説明するための断面図である。本実施形態の半導体装置の製造方法は、概略、複数個の絶縁ゲート型電界効果トランジスタがアレイ状に配されてなる半導体装置の製造方法において、第一導電型の半導体基体1の一主表面に第二導電型のウエル領域2を形成する工程図31aと、前記ウエル領域上に選択的にフィールド絶縁膜221を形成する工程図31bと、前記ウエル領域上にゲート絶縁膜203を形成する工程図31bと、前記ゲート絶縁膜と前記フィールド絶縁膜上にゲート電極4を形成する工程図31cと、ソース領域形成側に隣接する二つのゲート電極をマスクとして、該ゲート電極間に、第一導電型の不純物を前記半導体基体を回転させつつ前記半導体基体の法線方向に対して一定角度傾けて不純物をイオン打ち込みし、拡散して第一導電型の半導体領域6を形成する工程図31d、eと、前記二つのゲート電極をマスクとして前記半導体領域上に第二導電型のソース領域7を、前記フィールド絶縁膜をマスクとして前記半導体領域を挟んで配された二つの前記ウエル領域上にそれぞれ第二導電型のドレイン領域8、9を、前記半導体基体を回転させつつ前記半導体基体の法線方向に対して一定角度傾けて不純物をイオン打ち込みすることにより形成する工程図31fと、を有するものである。以下詳述する。図31のaに示すように、p型半導体基体1の表面にn型のウエル領域2を形成する。次にウエル領域2の表面に、例えば水素燃焼酸化により膜厚約10nmのパッド酸化膜図示せずを成長させ、パッド酸化膜上に例えばLPCVD法により膜厚約150nmの窒化シリコン膜図示せずを堆積し、フォトリソグラフィーによりパターニングを行ない、窒化シリコン膜をエッチングする。その後に例えば水素燃焼酸化により膜厚約500nmのフィールド酸化膜221を選択的に成長させる。その後、窒化シリコン膜を例えばりん酸を用いて完全に除去し、例えば約10wt重量の弗化水素溶液でパッド酸化膜を除去し、n型のウエル領域2上に、例えば水素燃焼酸化により膜厚約10nmのゲート酸化膜203を成長させる。この時、前記パッド酸化膜をそのままゲート酸化膜として用いることも可能ではあるが、酸化膜の信頼性上好ましくはない。こうして図31のbに示すように、n型のウエル領域2上に薄い絶縁膜としてのゲート酸化膜203と厚い絶縁膜としてのフィールド酸化膜221を所望の位置に配置する。次に図31のcに示すように、ゲート酸化膜203上とフィールド酸化膜221上に例えば、LPCVD法により膜厚約300nmの多結晶シリコンを堆積する。この多結晶シリコンにはLPCVD法で堆積すると同時に、例えばリンをドーピングしたり、または堆積後に例えばイオン打ち込み法や固相拡散法を用いて、例えばリンをドーピングして所望の抵抗値となるようにする。その後図示するように、フォトリソグラフィーにより一端がゲート酸化膜203上で終端し、もう一端がフィールド酸化膜221上で終端するように、パターニングを行ない、多結晶シリコン膜をエッチングする。これによりMIS型電界効果トランジスタのゲート電極4が形成できる。次に図31dに示すように、フォトリソグラフィーによりパターニングを行ない、またゲート電極4をマスクとして、選択的にp型の不純物、例えばボロンをP型半導体基体1の主表面に対して図28に示すように基板を回転させながらイオン打ち込みして、不純物拡散層205を形成する。次に図31のeに示すように、電気炉で例えば1100°C、60分の熱処理を行ない、ウエル領域2を電気的に横方向に分離するベース領域6を形成する。この熱処理は縦方向に関してはウエル領域2を完全に分離するようにベース領域6がウエル領域2より深くなるように設計することが望ましく、また横方向に関してはベース領域6の端部がゲート酸化膜203とフィールド酸化膜221の境目付近となるように設計することが望ましい。なぜなら、もしベース領域6がゲート酸化膜203の途中までしかなかった場合、ゲート電極下にかかる電界は薄いゲート酸化膜203に集中し、ゲート酸化膜203を破壊する可能性が出てくる。また、もしベース領域6がフィールド酸化膜221の厚いところまであった場合、その厚いフィールド酸化膜下のベース領域6はゲート電極4に所定の電圧を印加しても反転せず、MIS型電界効果トランジスタのスイッチ機能を果たすことが困難となる。もしスイッチがオンされたとしても、ドライバビリティ能力は大きく低下してしまう。そのため、熱処理の条件はウエル領域2の深さ、濃度、不純物の種類、不純物層205の濃度、不純物の種類、およびマスク寸法に応じて決定される。次に図31のfに示すように、ゲート電極4をマスクとして、ソース領域7を、フィールド酸化膜221をマスクとして、第一のドレイン領域8および第二のドレイン領域9を、例えばヒ素をP型半導体基体1の主表面に対して図28に示すように基板を回転させながらイオン打ち込みして形成する。その後に例えば950°C、30分の熱処理を行ない、ソース領域7、第一のドレイン領域8、第二のドレイン領域9を活性化させる。これにより電界の集中するゲート電極4下のドレイン側の絶縁体をフィールド酸化膜221で形成することにより、MIS型電界効果トランジスタのゲート-ドレイン間耐電圧を向上できる。これは例えば高耐電圧を必要とするMIS型電界効果トランジスタと同じ基体に高速度を必要とする相補型MIS型電界効果トランジスタを同時に形成する場合に、工程の追加を必要とせず構成できるのでとても有効である。その後は図示はしないがCVD法により酸化膜を堆積して層間絶縁膜を形成し、コンタクトを開口し、配線を形成する。必要に応じて多層配線を行なってもよく、最終的に集積回路を完成させる。電気熱変換体は、この配線形成工程において、周知の薄膜プロセスを用いて作製され、基体1上に集積化される。このときの回路構成は前述した各実施形態と同じである。以上説明したように、本発明の実施形態13~15によれば、ベース領域及びソース、ドレイン領域の少なくとも一つの形成時に不純物のイオン打ち込みを、基板を回転させながら行うため、複数個のトランジスタによるアレイ状の構成を必要とする半導体装置において、ウエハ上におけるレイアウトを気にすることなく、共通に取り出しているソース電極を挟んだ両側のトランジスタのデバイス構造が同一で対称な構造として形成でき、閾値電圧或いは動作時のON抵抗が設計値に対して正確に形成できる。したがって、高耐電圧で高速動作が可能なMIS型電界効果トランジスタを、高歩留まりで信頼性も高く、安価に形成できるのである。前述の実施形態13~15は、半導体ウエハとして、ウエハ基体の主表面が該ウエハを構成しているシリコン単結晶の低次の面方位たとえば100面と一致しているウエハ、いわゆるJUST基板を用いる場合に有効である。これに対して、以下に述べる実施形態では、必ずしも基板を回転させる必要がない、半導体装置の製造方法について説明する。実施形態16本実施形態の半導体装置は、複数個の絶縁ゲート型電界効果トランジスタがアレイ状に配されてなる半導体装置において、前記絶縁ゲート型電界効果トランジスタは、一主表面の面方位が低次の面方位に対し傾きたとえばθ=4度を有する第一導電型の半導体基体に設けられた第二導電型の第一の半導体領域と、前記第一の半導体領域を分離するように設けられた前記第一の半導体領域より高濃度の第一導電型の第二の半導体領域と、前記第二の半導体領域に設けられた第二導電型のソース領域と、前記第一の半導体領域に設けられた第二導電型のドレイン領域を有するものである。また、上記半導体装置の製造方法は、一主表面の面方位が低次の面方位に対し傾きたとえばθ=4度を有する第一導電型の半導体基体に第二導電型のウエル領域を形成する工程と、前記ウエル領域上にゲート酸化膜を形成する工程と、前記ゲート酸化膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基体に対して垂直実質的に垂直と見なせる方向も含むに第一導電型の不純物をドーピングし、拡散させてベース領域を形成する工程と、前記ゲート電極をマスクとして前記ベース領域上に第二導電型のソース領域を、また前記ウエル領域上に第二導電型のドレイン領域を、それぞれ半導体基体に対して垂直に実質的に垂直と見なせる方向も含む不純物注入することにより形成する工程と、を有するものである。また、上記半導体装置の別の製造方法は、一主表面の面方位が低次の面方位に対し傾きたとえばθ=4度を有する第一導電型の半導体基体に第二導電型のウエル領域を形成する工程と、前記ウエル領域上に選択的にフィールド酸化膜を形成する工程と、前記ウエル領域上にゲート酸化膜を形成する工程と、前記ゲート酸化膜と前記フィールド酸化膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基体に対して垂直に実質的に垂直と見なせる方向も含む第一導電型の不純物をドーピングし、ベース領域を形成する工程と、前記ゲート電極をマスクとして前記ベース領域上に第二導電型のソース領域を、前記フィールド酸化膜をマスクとして前記第二導電型のウエル領域上に第二導電型のドレイン領域を、それぞれ半導体基体に対して垂直に実質的に垂直と見なせる方向も含む不純物注入することにより形成する工程からなることを特徴とする。本実施形態においては、図32に示すように、半導体基体201の主表面の面方位が通常の半導体装置形成に使用される低次の面方位412例えば100基板の面方位<100>に対し傾きたとえばθ=4度を有するものである。こうして、イオン打ち込みを半導体基体201の法線方向411と一致した方向から行ってもチャネリングが生じない。低次の面方位としては100面の面方位<100>の他に110面の面方位<110>、111面の面方位<111>があるが、低次の面方位は主表面の法線方向に対して3°から10°の角度、好適には4°傾くようにすることが望ましい。低次の面方位に対し傾きを持たせるには、例えばウエハーを低次の面方位から一定角度傾くように単結晶インゴットから切り出すことで実現できる。なお、本発明において、半導体主表面の面を指すのに、ミラー指数を例えば100と言う表記で用いている。また、例えば<100>は主表面に対応した結晶軸と言う意味で用いており、100面の法線に対応する。面方位に対して傾きを有するとは、基体の主表面が例えば単結晶の100面に対して傾きを有する、言い換えれば<100>が主表面の法線方向に対して傾きを有することをいう。単結晶の面方位に対して傾きを有する基板をOFF基板、傾きが0度の基板をJUST基板という。例えば、実際に単純なN型MOSFETを基板を変えて作成し、その移動度を測定すると下表のようになる。即ちJUST基板ずらしなしを用いた場合に比して、4°OFF基板4°の傾きありの場合には移動度が約3小さくなる。しかしながら、実使用上、この差は問題にならない。上記のような本発明による半導体装置、及びその製造方法においては、ベース領域及びソース、ドレイン領域の形成時に不純物の注入が半導体基体に対して垂直方向からなされるため、イオン打ち込みによる不純物導入と熱拡散によって形成されるベース領域の端面から同じくイオン打ち込みによる不純物導入と熱拡散によって形成されるソース、及びドレイン領域の端面までの位置関係が、対称は構造となり、半導体基体の主表面上に如何様に配したトランジスタにおいても制御性良く形成することが出来る。すなわち、ドレインを共通にしたアレイ状のMIS型電界効果トランジスタ配置をとった場合、図32、図33に示すように、一主表面の面方位が低次の面方位に対し数度の傾きたとえばθ=4度を有する半導体基体201上に、ウエル領域、ベース領域、ゲート電極、レジストマスク211を形成した後、半導体基体801ウエハー主表面に対してゲート電極4からドレインまたはソース方向にイオン打ち込み413を垂直に行うと、マスクに対して左右均一にイオン打ち込みでき、隣接する2つのMIS型電界効果トランジスタの実効チャネル長は同一多少の誤差があっても同一とみなすとなる。製造工程は、図6~9を参照して説明した実施形態とほぼ同じであり、異なる点は、基板としてオフ基板を用いた点のみである。本実施形態によれば、ウエハ上でのレイアウトの制限が無くなり、低コストで、良好な半導体装置を製造することができる。以上説明したように、本発明の実施形態16によれば、ベース領域及びソース、ドレイン領域の形成時に不純物の注入が半導体基体に対して垂直方向からされても、不純物注入時のチャネリングによる設計値とのずれを生じず、なおかつ従来技術で述べたような複数個のトランジスタによるアレイ状の構成を必要とする半導体装置において、共通に取り出しているソース電極を挟んだ両側のトランジスタのデバイス構造を同一に形成でき、閾値電圧或いは動作時のON抵抗が設計値に対して正確に形成できる。したがって、高耐電圧で高速動作が可能なMIS型電界効果トランジスタを、高歩留まりで信頼性も高く、安価に形成できる。<液体吐出装置>本発明の液体吐出装置の一例としてインクジェットプリンタの例を挙げて説明する。図34は、本発明によるインクジェットプリンタの記録ヘッドを構成する半導体装置の回路構成を示す図である。この半導体装置としては前述した全ての実施形態により製造された装置を用いることができる。符号41が負荷としての電気熱変換体のアレイ、42がスイッチング素子のアレイ、43が論理ゲートのアレイ、44がラッチ回路、45がシフトレジスタを示している。符号46は電源電圧VDDが供給される端子、47は接地電圧VSSが供給される端子、48はスイッチング素子のオンのタイミングを制御するイネーブル信号が入力される端子、49はラッチ回路44を制御する信号が入力される端子、50は画像信号が入力される端子、51はクロック信号が入力される端子である。電気熱変換体のアレイ41、スイッチング素子のアレイ42、論理ゲートアレイ43、ラッチ回路44、シフトレジスタ45は、それぞれ1チップ上に平行に配置されており、大まかなレイアウトは図34に示したものと同じである。端子50から入力されたデジタル画像信号は、シフトレジスタ45によって、並列に並び替えられ、ラッチ回路44にラッチされる。論理ゲートがイネーブルになると、ラッチ回路44にラッチされた信号に応じて、スイッチング素子42がオン又はオフ状態となり、選択された電気熱変換体41に電流を流す。上述した各実施形態のトランジスタは、このスイッチング素子として好適に用いられる。そして、スイッチング素子アレイ内のスイッチング素子間は前述したとおり、専用の素子分離領域を形成せず、スイッチング素子アレイと電気熱変換体アレイとの間や、スイッチング素子アレイと論理ゲート又はラッチ回路やシフトレジスタとの間などの複数のアレイ間には、フィールド絶縁膜のような素子分離領域を設けることが好ましいものである。図35は、インクジェットヘッドの模式図である。図34の回路が作製された素子基体52上には、電流が流れることで熱を発生し、その熱によって発生する気泡によって吐出口53からインクを吐出するための電気熱変換素子ヒータ41が複数列状に配されている。この電気熱変換素子のそれぞれには、配線電極54が設けられており、配線電極の一端側は前述したスイッチング素子42に電気的に接続されている。電気熱変換体41に対向する位置に設けられた吐出口53へインクを供給するための流路55がそれぞれの吐出口53に対応して設けられている。これらの吐出口53および流路55を構成する壁が溝付き部材56に設けられており、これらの溝付き部材56を前述の素子基体52に接続することで流路55と複数の流路にインクを供給するための共通液室57が設けられている。図36は本発明の素子基体52を組み込んだインクジェットヘッドの構造を示すもので、枠体58に素子基体52が組み込まれている。この素子基体上には前述のような吐出口53や流路55を構成する部材56が取り付けられている。そして、装置側からの電気信号を受け取るためのコンタクトパッド59が設けられており、フレキシブルプリント配線基板60を介して素子基体52に、装置本体の制御器から各種駆動信号となる電気信号が供給される。図37は本発明のインクジェットヘッドが適用されるインクジェット記録装置IJRAの概観図で、駆動モータ5013の正逆回転に連動して駆動力伝達ギア5011、5009を介して回転するリードスクリュー5005のら線溝5004に対して係合するキャリッジHCはピン不図示を有し、矢印a、b方向に往復移動される。5002は紙押え板であり、キャリッジ移動方向にわたって紙を記録媒体搬送手段であるプラテン5000に対して押圧する。5007、5008はフォトカプラでキャリッジのレバー5006のこの域での存在を確認してモータ5013の回転方向切換等を行うためのホームポジション検知手段である。5016は記録ヘッドの前面をキャップするキャップ部材5022を支持する部材で、5015はこのキャップ内を吸引する吸引手段でキャップ内開口5023を介して記録ヘッドの吸引回復を行う。5017はクリーニングブレードで、5019はこのブレードを前後方向に移動可能にする部材であり、本体支持板5018にこれらは支持されている。ブレードは、この形態でなく周知のクリーニングブレードが本例に適用できることはいうまでもない。又、5021は、吸引回復の吸引を開始するためのレバーで、キャリッジと係合するカム5020の移動に伴って移動し、駆動モータからの駆動力がクラッチ切換等の公知の伝達手段で移動制御される。尚、本装置には画像信号や駆動制御信号などを素子基体52に供給するための電気回路からなる制御器不図示を有している。