"表示データに応じた階調電圧を表示パネルの画素へ印加する複数の表示駆動回路へ前記表示データを出力するための表示制御回路において、前記表示パネルの画素のライン方向の配列順序に従った順序で前記表示データを受信する入力回路と、前記表示データの順序を、各表示駆動回路が担当するM画素分1<M<1ライン分の画素数、Mは整数の表示データのうちN画素分1≦N<M、Nは整数の表示データごとの順序に変更する制御回路と、変更後の順序に従って前記表示データを前記複数の表示駆動回路へ出力する出力回路と、を備え、前記変更後の順序は、前記N画素分の表示データごとに次の表示駆動回路が担当する表示データになる順序であり、前記複数の表示駆動回路は各々N個の階調電圧D/A変換ブロックを有し、前記階調電圧D/A変換ブロックは各々1個のD/A変換回路を有し、前記D/A変換回路からの出力はサンプルホールド回路に送られて保持され、前記サンプルホールド回路は1個の前記D/A変換回路に対して複数個存在することを特徴とする表示制御回路。前記表示パネルの画素の1又は複数ライン分の表示データを記憶するメモリを備え、前記制御回路は、前記表示パネルの画素のライン方向の配列順序に従った順序で前記表示データを前記メモリに書き込み、前記変更後の順序で前記表示データを前記メモリから読み出す請求項1に記載の表示制御回路。前記入力回路からの前記表示データのビット数を変換し、変換後の前記表示データを前記メモリへ出力する変換回路を備えた請求項2に記載の表示制御回路。前記表示パネルの画素は、Rを表示する画素、Bを表示する画素、Gを表示する画素を備え、前記N画素分の表示データは、Rごと又はGごと又はBごとの表示データである請求項1に記載の表示制御回路。前記出力回路は、複数の表示駆動回路に共通のバスを介して、前記表示データを前記複数の表示駆動回路へ出力する請求項1に記載の表示制御回路。前記複数の表示駆動回路は、複数のグループに分割されており、前記制御回路は、前記グループごとに前記表示データの順序を変更し、前記出力回路は、前記グループごとに共通のバスを介して、前記グループ間で併行して前記表示データを前記グループごとの表示駆動回路に出力する請求項1に記載の表示制御回路。前記制御回路は、前記表示パネルの画素の1ラインごとに、前記表示データの順序を変更する請求項1に記載の表示制御回路。表示データに応じた階調電圧を表示パネルの画素にライン単位で印加する複数の表示駆動回路と、前記表示駆動回路へ前記表示データを出力する表示制御回路と、を備えた表示制御回路において、前記表示回路は、前記表示パネルの画素のライン方向の配列順序に従った順序で前記表示データを受信し、前記表示データの順序を、各表示制御回路が担当するM画素分1<M<1ライン分の画素数、Mは整数の表示データのうちN画素分1≦N<M、Nは整数の表示データ毎の順序に変更し、変更後の順序に従って前記表示データを各表示制御回路へ出力し、前記変更後の順序は、前記N画素分の表示データごとに次の表示回路が担当する表示データになる順序であり、前記複数の表示駆動回路は各々N個の階調電圧D/A変換ブロックを有し、前記階調電圧D/A変換ブロックは各々1個のD/A変換回路を有し、前記D/A変換回路からの出力はサンプルホールド回路に送られて保持され、前記サンプルホールド回路は1個の前記D/A変換回路に対して複数個存在することを特徴とする表示制御回路。表示データに応じた階調電圧を表示パネルへライン単位でまとめて印加する複数の表示駆動回路へ前記表示データを出力するための表示制御回路において、前記表示データを入力する入力回路と、前記複数の表示駆動回路がライン単位の前記階調電圧を前記表示パネルへまとめて印加する間隔内に、各表示駆動回路へ前記各表示駆動回路が担当する各表示データを複数回に分けて出力する出力回路と、を備え、前記複数の表示駆動回路は各々N個の階調電圧D/A変換ブロックを有し、前記階調電圧D/A変換ブロックは各々1個のD/A変換回路を有し、前記D/A変換回路からの出力はサンプルホールド回路に送られて保持され、前記サンプルホールド回路は1個の前記D/A変換回路に対して複数個存在することを特徴とする表示制御回路。表示データに応じた階調電圧を表示パネルの画素に印加する表示駆動回路において、前記表示データを入力する入力回路と、デジタルの前記表示データをアナログの前記階調電圧へ変換する変換回路と、前記階調電圧を、当該表示駆動回路が担当するM個1<M<1ライン分の画素数、Mは整数の画素へまとめて印加する出力回路と、前記N画素分1≦N<M、Nは整数の表示データを入力した場合に、他の表示駆動回路が前記表示データの入力を開始するためのイネーブル信号を前記他の表示駆動回路へ出力するイネーブル出力回路を備え、前記変換回路からの出力はサンプルホールド回路に送られて保持され、前記サンプルホールド回路は1個の前記変換回路に対して複数個存在することを特徴とする表示駆動回路。前記変換回路は、前記N画素分の表示データごとにまとめて変換する請求項10に記載の表示駆動回路。クロックを計数する計数回路を備え、前記入力回路は、所定のクロック数に達した場合に、前記N画素分の表示データを入力したと判定する請求項10に記載の表示駆動回路。表示データに応じた階調電圧を表示パネルの画素に印加する表示駆動回路において、表示制御回路から前記表示データを入力する入力回路と、デジタルの前記表示データをアナログの前記階調電圧へ変換する変換回路と、前記階調電圧を、前記画素へ印加する出力回路と、を備え、前記表示制御回路は、前記表示パネルの画素のライン方向の配列順序に従った順序で前記表示データを受信し、前記表示データの順序を、複数の表示駆動回路の各々が担当するM画素分1<M<1ライン分の画素数、Mは整数の表示データのうちN画素分1≦N<M、Nは整数の表示データごとの順序に変更し、変更後の順序に従って前記表示データを前記複数の表示駆動回路へ出力し、前記変更後の順序は、前記N画素分の表示データごとに次の表示駆動回路が担当する表示データになる順序であり、前記変換回路からの出力はサンプルホールド回路に送られて保持され、前記サンプルホールド回路は1個の前記変換回路に対して複数個存在することを特徴とする表示駆動回路。前記変換回路を複数個備え、前記入力回路は、前記N画素分の表示データを前記複数の変換回路へ順に出力する請求項13に記載の表示駆動回路。表示データに応じた階調電圧を表示パネルの画素にライン単位で印加する複数の表示駆動回路と、前記表示駆動回路へ前記表示データを出力する表示制御回路とを備えた表示回路において、前記表示制御回路は、前記表示パネルの画素のライン方向の配列順序に従った順序で前記表示データを受信し、前記表示データの順序を、各表示制御回路が担当するM画素分1<M<1ライン分の画素数、Mは整数の表示データのうちN画素分1≦N<M、Nは整数の表示データごとの順序に変更し、変更後の順序に従って前記表示データを前記各表示制御回路へ出力し、前記変更後の順序は、前記N画素分の表示データごとに次の表示駆動回路が担当する表示データになる順序であり、前記複数の表示駆動回路は各々N個の階調電圧D/A変換ブロックを有し、前記階調電圧D/A変換ブロックは各々1個のD/A変換回路を有し、前記D/A変換回路からの出力はサンプルホールド回路に送られて保持され、前記サンプルホールド回路は1個の前記D/A変換回路に対して複数個存在することを特徴とする表示回路。前記表示駆動回路は、前記N画素分の表示データを入力した場合に、他の表示駆動回路が表示データの入力を開始するためのイネーブル信号を前記他の表示駆動回路へ出力する請求項15に記載の表示回路。前記N画素分の表示データは、Rごと又はGごと又はBごとの表示データであり、前記表示駆動回路は、前記N画素分の表示データごとに、デジタルの前記表示データをアナログの前記階調電圧へ変換する請求項15に記載の表示回路。前記表示駆動回路が複数の階調電圧を生成するための基準となる基準電圧をRごと又はGごと又はBごとに生成する基準電圧生成回路を備えた請求項17に記載の表示回路。前記基準電圧生成回路に対し、Rごと又はGごと又はBごとにγ特性を設定するためのレジスタを備えた請求項18に記載の表示回路。表示データに応じた階調電圧を表示パネルの画素へ印加する複数の表示駆動回路へ前記表示データを出力するための表示制御回路において、各表示駆動回路は、デジタルの前記表示データをアナログの前記階調電圧へ変換する変換回路を複数個備え、当該表示制御回路は、前記表示パネルの画素のライン方向の配列順序に従った順序で前記表示データを受信する入力回路と、前記表示データの順序を、各変換回路が担当するX画素分1<X<各表示駆動回路が担当する画素数、Xは整数の表示データのうちY画素分1≦Y<X、Yは整数の表示データごとの順序に変更する制御回路と、変更後の順序に従って前記表示データを前記各表示駆動回路へ出力する出力回路と、を備え、前記変換回路からの出力はサンプルホールド回路に送られて保持され、前記サンプルホールド回路は1個の前記変換回路に対して複数個存在することを特徴とする表示制御回路。表示データに応じた階調電圧を表示パネルの画素に印加する表示駆動回路において、表示制御回路から前記表示データを入力する入力回路と、デジタルの前記表示データをアナログの前記階調電圧へ変換する複数の変換回路と、前記階調電圧を、前記画素へ印加する出力回路と、を備え、前記表示制御回路は、前記表示パネルの画素のライン方向の配列順序に従った順序で入力された前記表示データの順序を、各変換回路が担当するX画素分1<X<各表示駆動回路が担当する画素数、Xは整数の表示データのうちY画素分1≦Y<X、Yは整数の表示データごとの順序に変更し、変更された順序に従って前記表示データを各表示駆動回路へ出力し、前記変更後の順序は、前記Y画素分の表示データごとに次の変換回路が担当する表示データになる順序であり、前記変換回路からの出力はサンプルホールド回路に送られて保持され、前記サンプルホールド回路は1個の前記変換回路に対して複数個存在することを特徴とする表示駆動回路。表示データに応じた階調電圧を表示パネルの画素にライン単位で印加する複数の表示駆動回路と、前記表示駆動回路へ前記表示データを出力する表示制御回路とを備えた表示回路において、Rごと又はGごと又はBごとにγ特性を調整するための調整回路を備え、各表示駆動回路は、基準電圧から複数の階調電圧を生成する回路と、デジタルの前記表示データに応じたアナログの前記階調電圧を前記複数の階調電圧から選択する変換回路を備え、前記変換回路は、RGB共通であり、かつ、RGB又はGBR又はBRG又はBGRの順に前記階調電圧を前記複数の階調電圧から選択する表示回路。前記調整回路は、基準電圧をRごと又はGごと又はBごとに生成する基準電圧生成回路と前記基準電圧生成回路に対してRごと又はGごと又はBごとにγ特性を設定するためのレジスタとを備えた請求項22に記載の表示回路。表示データに応じた階調電圧を表示パネルへ印加する複数の表示駆動回路において、前記表示パネルの画素のライン方向の配列順序に従った順序で前記表示データを受信する入力回路と、デジタルの前記表示データをアナログの前記階調電圧へ変換する複数の変換回路と、前記入力回路で入力された前記表示データの順序を、各変換回路が担当するX画素分1<X<各表示駆動回路が担当する画素数、Xは整数の表示データのうちY画素分1≦Y<X、Yは整数の表示データごとの順序に変更し、前記複数の変換回路へ出力する制御回路と、前記階調電圧を、前記表示パネルの画素へまとめて印加する出力回路とを備え、前記変更後の順序は、前記Y画素分の表示データごとに次の変換回路が担当する表示データになる順序である表示制御回路。しかし、何れの従来技術も、タイミングコントローラから1つの多階調駆動回路列ドライバへデジタル表示データを連続的に転送、即ち、最初に1番目の多階調駆動回路へ1番目の表示データを転送し、1番目の多階調駆動回路への表示データの転送がすべて終了した後に、次に第2番目の多階調駆動回路へ第2番目の表示データを転送していることから、1画素の表示データビット数が、例えば、8ビットから10ビットへ増加した場合に、D/Aコンバータの能力が不足しています。一方、D/Aコンバータの能力不足を補うためには、D/Aコンバータの数を増加させる必要が生じ、多階調駆動回路が大型化する。本発明は、内部回路を削減することによって小型化した表示駆動回路及びそのような表示駆動回路を実現するための表示制御回路を提供することを目的とする。本発明は、表示制御回路例えば、タイミングコントロール回路が、表示パネルの画素のライン方向の配列順序に従った順序で入力された表示データを、各表示駆動回路例えば、データ線駆動回路が担当するM画素分1<M<1ライン分の画素数、Mは整数、例えばM=6の表示データのうちN画素分1≦N<M、Nは整数、例えばN=2の表示データごとの順序に変更し、変更後の順序に従って表示データを各表示駆動回路へ出力する。ここで、変更後の順序は、N画素分の表示データごとに次の表示駆動回路が担当する表示データになる順序である。そして、各表示駆動回路は、N画素分の表示データを入力した場合に、イネーブル信号を他の表示駆動回路へ出力する。これにより、表示制御回路が、複数の表示駆動回路がライン単位の階調電圧を表示パネルへまとめて印加する間隔水平走査期間内に、各表示駆動回路へ各表示駆動回路が担当する各表示データを複数回に分けて出力することになる。これは、第1の表示駆動回路が表示パネルへまとめて印加する第1の階調電圧群に対応する第1の表示データ群M画素分の表示データ群よりも少ない第1の表示データN画素分の表示データを第1の表示駆動回路へ出力し、その後、第2の表示駆動回路が表示パネルへまとめて印加する第2の階調電圧群に対応する第2の表示データ群M画素分の表示データ群よりも少ない第2の表示データN画素分の表示データを第2の表示駆動回路へ出力することになる。本発明は、表示駆動回路が複数の変換回路例えば、DA変換回路を備える場合に、表示制御回路が、表示パネルの画素のライン方向の配列順序に従った順序で表示データを受信し、表示データの順序を、各変換回路が担当するX画素分1<X<各表示駆動回路が担当する画素数、Xは整数、例えばX=3の表示データのうちY画素分1≦Y<X、Yは整数、例えばY=1の表示データごとの順序に変更し、変更された順序に従って表示データを各表示駆動回路へ出力する。つまり、当該発明は。上記発明で複数の表示駆動回路に対して表示データの順序変更を行っていたものを、表示駆動回路内の複数の変換回路に対して表示データの順序変更を行うものである。当然に、2つの順序変更を組み合わせてもよい。本発明は、表示駆動回路が、基準電圧をRごと又はGごと又はBごとに生成する基準電圧生成回路と、表示電圧生成回路に対してRごと又はGごと又はBごとにγ特性を設定するレジスタと、基準電圧から複数の階調電圧を生成し、その複数の階調電圧から、Rごと又はGごと又はBごとにデジタルの表示データに応じたアナログの階調電圧を選択し出力するRGB共通の変換回路を備える。つまり、Rごと又はGごと又はBごとに、γ特性を調整可能になる。本発明によれば、表示パネルの画素のライン方向の配列順序に従った順序で入力された表示データの順序を、各表示駆動回路例えば、データ線駆動回路が担当するM画素分1<M<1ライン分の画素数、Mは整数の表示データのうちN画素分1≦N<M、Nは整数の表示データごとの順序に変更し、さらに、その変更後の順序が、N画素分の表示データごとに次の表示駆動回路が担当する表示データになる順序であるため、表示制御回路内の回路例えば、DA変換回路やラッチ回路を削減でき、表示駆動回路を小型化できる。また、本発明によれば、表示パネルの画素のライン方向の配列順序に従った順序で入力された表示データの順序を、表示制御回路内の各変換回路が担当するX画素分1<X<各表示駆動回路が担当する画素数、Xは整数の表示データのうちY画素分1≦Y<X、Yは整数の表示データごとの順序に変更するため、表示制御回路内の回路例えば、DA変換回路やラッチ回路を削減でき、表示駆動回路を小型化できる。また、本発明によれば、Rごと又はGごと又はBごとにγ補正ができるため、RGBのγ特性を揃えることができ、画像の再現性を向上できる。以下、実施例を用いて本発明のないようを詳細に説明する。以下、本発明の第一の実施形態について図1~6を用いて説明する。図1Aは本発明の構成を示す図であり、本液晶表示システムの解像度は12ラ3画素、1画素10ビット1024階調表示を実現するものとする。100は外部システム例えば、パーソナルコンピュータ、101は液晶表示パネルであり、データ側である列方向に対してY1~Y12の12列、走査側である行方向に対してX1~X3の3行の12×3のマトリックス状に配列された複数の画素を有する。102、103は外部システム100から入力される表示データ及び制御信号であり、表示データ102は1画素8ビット若しくは10ビットで構成されているものとする。104は表示データや制御信号を出力するタイミングコントロール回路TCON、105はタイミングコントロール回路104の設定信号であり、タイミングコントロール回路104は内部に複数ライン例えば、2ライン分の表示データを格納するラインメモリ106-1、106-2を有する。ラインメモリ106-1、106-2の各々は、1ライン分の記憶容量を有し、ラインメモリ106-1、106-2の2つが合わさって、1ライン分の記憶容量を有する。107は液晶表示パネル101における行方向に対する印加電圧タイミングを決定する走査線駆動回路制御信号、108はタイミングコントロール回路104において1水平走査期間データ線駆動回路116-1,116-2が1ライン分の階調電圧をまとめて液晶表示パネル101の画素へ印加する間隔内における表示データの並び替え順序変更が行われた1画素10ビットの表示データである。109は表示データの同期クロック、110は液晶表示パネル101に印加される階調電圧の極性を制御する交流化信号、111は液晶表示パネル101に対する液晶表示パネル101へ印加すべき階調電圧の出力タイミングを規定する出力信号である。112は外部から入力される基準電圧であり、2レベルの電圧値からなる。113は階調基準電圧生成回路、114は階調基準電圧である。階調基準電圧生成回路113は基準電圧を分圧して18レベルからなる階調基準電圧114を生成する。115は走査線駆動回路制御信号107に基づき走査線に印加する電圧を決定する走査線駆動回路、116-1、116-2はデータ線駆動回路であり、内部の回路構成は共に同等な機能を有し、データ線駆動回路116-1が液晶表示パネル101のデータ線Y1~Y6に、データ線駆動回路116-2がY7~Y12に表示データに応じた階調電圧を出力する。データ線駆動回路116の数は、3以上であるのが好ましいが、本実施形態では説明の便宜上2とする。117-1はデータ線駆動回路116-1の入力イネーブル信号、117-2はデータ線駆動回路116-2の入力イネーブル信号である。入力イネーブル信号117-1は常にハイレベルであり、又、入力イネーブル信号117-2はデータ線駆動回路116-1から出力される。各データ線駆動回路116-1、116-2は表示データ108、出力信号111、入力イネーブル信号117-1、117-2に基づき表示データの取り込みを開始する。118はデータ線駆動回路116内におけるタイミング制御回路、119は階調基準電圧114を分圧して正極性1024レベル、負極性1024レベルの計2048レベルの階調電圧を生成する分圧回路であり、120は分圧された階調電圧である。121-1、121-2は表示データ108と交流化信号110に基づき、階調電圧120から1レベルの電圧を選択することでデジタルデータをアナログデータに変換する変換ブロックであり、121-1と121-2は共に同等の機能を有する。122はアナログデータ階調電圧を液晶表示パネル101へ出力する出力回路である。但し、ラインメモリ106は、1ライン分のラインメモリが1つだけでもよい。図1Bは図1Aに示した表示データ102と表示データ108におけるデータの並び替えの関係を示した図であり、D1、D2、...、D12は夫々液晶表示パネル101の列方向端子Y1、Y2、...、Y12に対応した8ビット若しくは10ビットの表示データである。タイミングコントロール回路104は、D1、D2、D12という順序液晶表示パネルの水平方向の画素の配列順序で入力された表示データ102を、D1、D4、D7、D10、D12の順序へ変更し、表示データ108として出力する。尚、データ線駆動回路116内に、変換ブロック121が1つの場合は、表示データ108の順序を、D1、D7、D4、D10、D2、D8、D5、D11、D3、D9、D6、D12としてもよい。つまり、この場合は、タイミングコントロール回路104は、データ線駆動回路116-1とデータ線駆動回路116-2に対し、交互に表示データ108を出力することになる。また、データ線駆動回路116がN個の場合は、1番目のデータ線駆動回路116-1へD1、2番目のデータ線駆動回路116-2へD7、3番目のデータ線駆動回路116-2へD13、N番目のデータ線駆動回路116-NへD6N-5の順序で出力してもよい。ここで、D1~D6は、データ線駆動回路116-1が、1水平期間中に液晶表示パネル101へ出力する表示データ群、即ち液晶表示パネル101へ同時にまとめて出力する表示データ群である。図2はタイミングコントロール回路104の詳細な構成を示す図である。200は外部システム200から表示データ102と制御信号103と設定信号105を入力するインターフェイス、201はタイミング調整回路、202-1、201-2は表示データのビット数選択回路、203はデータのビット数を変換するためのルックアップテーブルである。タイミング調整回路201は制御信号103と設定信号105に基づき、タイミングコントロール回路104の内部動作の基準となるタイミング信号204、メモリアクセスタイミングを規定するメモリ制御信号205-1、205-2、内部基準クロック206を生成する。207は10ビットからなる表示データであり、外部システム100から入力される表示データ102が1画素8ビットである場合、ビット数選択回路201-1、201-2によってルックアップテーブル203を介する系を選択することで8ビットの表示データを10ビットの表示データに変換し、表示データ102が10ビットである場合はルックアップテーブル203を介しない系を選択することでスルーした表示データとなり、これをメモリ制御信号205-1、205-2に基づきラインメモリ106-1、106-2に書き込む。208はラインメモリ106-1、106-2から読み出された表示データである。209はPLL回路であり、内部基準クロック206を逓倍化し、基準クロック210を生成する。211は表示データタイミング調整回路であり、タイミング信号204、表示データ208、基準クロック210に基づき表示データ108を生成する。212はデータ線駆動回路タイミング調整回路であり、タイミング信号204、基準クロック210に基づきデータ線駆動回路116-1、116-2の動作に必要な同期クロック109、交流化信号110、出力信号111を生成する。213は走査線駆動回路タイミング調整回路であり、タイミング信号204、基準クロック210に基づき走査線駆動回路115の動作に必要な走査線駆動制御信号107を生成する。図3はデータ線駆動回路116-1の詳細な構成を示す図であり、図1において同等の機能を有するブロックは同じ符号を記している。301-ii=1,2は第一のラッチ回路、302-iは第一のラッチ信号、303は階調電圧の極性を決定する交流化信号、304-iは表示データであり、第一のラッチ回路301-iは10ビットからなる表示データ108と交流化信号303を第一のラッチ信号302-iでラッチし、11ビットからなる表示データ304-iを生成する。305-iは第二のラッチ回路、306は第二のラッチ信号、307-iは表示データであり、第二のラッチ回路305-iは表示データ304-iを第二のラッチ信号306でラッチし、表示データ307-iを得る。308-iはDA変換回路、309-iは出力電圧であり、DA変換回路308-iは分圧回路119によって18レベルの階調基準電圧114を分圧して生成された2048レベルの階調電圧119から表示データ307-iに基づき1レベルの電圧レベルを選択し、出力電圧309-iとして出力する。ここで、第一のラッチ回路301-1、第二のラッチ回路305-1、DA変換回路308-1は図1で示した変換ブロック121-1を構成し、同様に第一のラッチ回路301-2、第二のラッチ回路305-2、DA変換回路308-2は変換ブロック121-2を構成する。310-jj=1~6はサンプルホールド回路、311-kk=1,2,3はサンプルホールド回路310-jの制御信号群、312-jは各々サンプルホールド回路310-jから出力される出力電圧である。図に示すように、サンプルホールド回路310-1と310-4に対して制御信号群311-1が入力し、サンプルホールド回路310-2と310-5に対して制御信号群311-2が入力し、サンプルホールド回路310-3と310-6に対して制御信号群311-3が入力する。サンプルホールド回路310-jは各々制御信号群310-kに基づき、出力電圧309-1、309-2のサンプリング及びホールド動作を行うことによって、適切なタイミング例えば、1水平走査周期のタイミングで出力電圧312-j階調電圧を出力する。313は出力端子と対応した6個からなる出力スイッチ群、314は出力スイッチ群のオン状態、オフ状態を決定する制御信号である。尚、データ線駆動回路116-2は図3において入力イネーブル信号117-1を117-2としたものであり、データ線駆動回路116-2における出力イネーブル信号はスレーブとなるデータ線駆動回路がないために意味をなさない。図4はサンプルホールド回路310-jj=1~6の構成を示す図であり、図3で示したサンプルホールド回路310-1~310-6は何れも本図と同等の機能を有する。401はバッファアンプ、402-1、402-2はサンプリング信号、403-1、403-2は各々サンプリング信号402-1、402-2によってオン、オフ動作を行うスイッチ回路、404-1、404-2は保持容量、405-1、405-2はホールド信号、406-1、406-2は各々ホールド信号405-1、405-2によってオン、オフ動作を行うスイッチ回路、407は出力バッファである。尚、サンプリング信号402-1、402-2及びホールド信号405-1、405-2は制御信号群311-jの構成要素である。図5はタイミングコントロール回路104の動作を示すタイミング図である。図6はデータ線駆動回路116-1、116-2の動作を示すタイミング図である。以上の図面に基づき、各回路の動作について説明する。本実施例における液晶表示パネル101は12×3画素のマトリックス構造を有するため、液晶表示パネル101のY1、Y2、、Y12に対応した1ライン12画素分の表示データ102がD1、D2、、D12と順次転送されてくる。この入力表示データ102はタイミングコントロール回路104においてラインメモリ105-1、105-2を介することによって、図1Bに示すように、D1、D4、D7、D10、D2、D5、D8、D11、D3、D6、D9、D12とデータの並び替えが行われた後、表示データ108として出力される。この動作を図2、図5を用いて詳細に説明する。タイミングコントロール回路104に入力される表示データ102は、外部システム100からの入力信号表示データ102が8ビットである場合、ルックアップテーブル203によって、8ビットのデータを補間伸張することで液晶表示パネル101の特性に応じた1画素10ビットからなる変換した表示データ207を得る。入力信号が10ビットである場合、ルックアップテーブル203を介さず直接ラインメモリ105-1、105-2に転送する。尚、γ補正を行う場合等は必要に応じて10ビットから10ビットのデータに変換してもよい。入力信号のビット数が8ビットであるか10ビットでるかは、ビット選択回路202-1、202-2が判断してもよいし、外部システム100が判断しビット選択回路202-1、202-2を制御してもよい。γ補正とは、γ特性電圧-階調特性の振幅や傾きを調整することをいう。このようにして得られた表示データ207は、制御信号103に基づきタイミング調整回路201で生成されたメモリ制御信号205-1、205-2に基づき、ラインメモリ106-1、106-2の何れか一方に書きこまれると共に、書き込みの行われていない他方のラインメモリから表示データ208として読み出される。このときの書き込み及び読み出しは、図5に示すように1水平走査期間を単位として行われ、例えばラインメモリ105-1にD1、D2、D3、D12と順次書き込みを行っている場合、他方のラインメモリ105-2からは1ライン前の表示データ上述したようにD1、D4、D7、D10、、D9、D12と読み出される。次の水平走査期間では、先に読み出しの行われたラインメモリ105-2にD1、D2、D3、D12とデータが書きこまれると共に、1水平走査期間前に書き込みの行われたラインメモリ105-1から、105-2からの読み出し順番と同じく、D1、D4、D7、D10、、D9、D12と読み出される。読み出された表示データ207は、表示データタイミング調整回路211によって、図5に示す表示データの網掛けした無効表示データ領域にリセット信号RSTを設定する。リセット信号RSTは特定のパターンを有し、データ線駆動回路116-1、116-2は、出力信号111が立ち上がってからこの信号パターンを検出すると、内部回路のリセットを行う。同時に、データ線駆動回路116-1、116-2の制御信号である表示データと同期した同期クロック109、液晶表示パネル101に対する階調電圧の正極性、負極性を決定する交流化信号110、及び液晶表示パネル101に対する階調電圧の出力タイミングを決定する出力信号111をデータ線駆動回路タイミング調整回路212で生成し、走査線駆動回路115を制御するための走査駆動回路制御信号107を走査駆動回路タイミング調整回路213で生成する。尚、PLL回路209は内部基準クロック206を逓倍化することで、表示データのデータバス本数を削減すると共に、表示データと同期クロックの高速転送を実現するために設けているが勿論無くても良い。このようにして生成されたリセット信号を含む表示データ108、同期クロック109、交流化信号110、出力信号111はデータ線駆動回路116-1、116-2に対してマルチドロップ形式のバス構成を介して転送される。同時に、走査線駆動回路制御信号107は走査線駆動回路115に転送される。走査線駆動回路115の動作は従来例と同様でありここでは詳しく記述しない。以上のように並び替えの行われた表示データに基づくデータ線駆動回路116-1、116-2の動作を図3、4、6を用いて説明する。データ線駆動回路116-1、116-2は共に等しい回路を有し、表示データ108、同期クロック109、出力信号111、及び入力イネーブル信号117-1、117-2に基づき表示データの取り込みを開始する。具体的には、データ線駆動回路116-1、116-2は出力信号110がハイレベルとなった状態で表示データ108におけるRST信号を検出するとタイミング調整回路118のリセット動作を行った後、その内部に有する同期クロックを計数するカウンタによって計数を開始する。ここで、データ線駆動回路116-1は入力イネーブル信号117-1が常にハイレベルであるためマスター状態にあるデータ線駆動回路となり、RST信号を検出してから規定のクロック後に表示データの取り込みを開始すべく、上述したカウンタの計数値に基づき第一のラッチ信号302-1、302-2を生成する。これに対してデータ線駆動回路116-2は入力イネーブル信号117-2を介してデータ線駆動回路116-1のスレーブ状態であるため、この段階ではラッチ信号の生成を行わない。第一のラッチ信号302-1と302-2は表示データ1画素分の位相がずれた信号であり、データ線駆動回路116-1における第一のラッチ回路301-1は第一のラッチ信号302-1に基づき表示データD1を、次のクロックで第一のラッチ回路301-2が第一のラッチ信号302-2に基づき表示データD4を、階調電圧の極性を決定する交流化信号303と共にラッチし、表示データ10ビット、交流化信号1ビットの計11ビットからなる表示データ304-1及び304-2を生成する。尚、一般的に交流化信号303は少なくとも1水平走査期間において一定であるため、階調電圧を決定するまでのどのタイミングで反映させても良い。同時にデータ線駆動回路116-1内のタイミング制御回路118はカウンタの計数値に基づき入力イネーブル信号117-2を生成する。入力イネーブル信号117-2はデータ線駆動回路116-2における表示データ取り込み開始を指示する信号である。本実施例では121-1、121-2の2画素分の変換ブロックで構成されているため、一回のイネーブル信号で2画素分の表示データを取り込む。従って図6に示すように、1水平走査期間においてデータ線駆動回路116-2に対応した最初の表示データであるD7が転送されてくる前に入力イネーブル信号117-2がハイレベルとなるように出力する。データ線駆動回路116-2はこの入力イネーブル信号117-2に基づき、116-1と同様にD7、D10の表示データを各々データ線駆動回路116-2における第一のラッチ回路301-1、301-2で取り込む。このようにしてデータ線駆動回路116-1に取りこまれたD1、D4、及びデータ線駆動回路116-2に取りこまれたD7、D10は、次に第二のラッチ信号306に基づき第二のラッチ回路305-1、305-2にラッチされ、11ビットからなる表示データ307-1、307-2を得る。同時に18レベルからなる階調基準電圧114は分圧回路119によって分圧されることで、正極性1024レベル、負極性1024レベルの計2048レベルからなる階調電圧120を得る。このようにして得られた階調電圧120はDA変換回路308-1、308-2に入力される。DA変換回路308-1、308-2は各々11ビットの表示データ307-1、307-2に基づき2048レベルの階調電圧120から1レベルの電圧を選択し、出力電圧309-1、309-2を生成する。以上の動作によって表示データD1、D4、D7、D10に基づきデジタルデータからアナログ電圧への変換がなされ、変換された電圧が各々データ線駆動回路116-1、2の出力電圧309-1、309-2として生成される。次に表示データがD2、D5、D8、D11と転送されてくるが、各回路が時系列に動作することによって、タイミング制御回路118の内部カウンタに基づきデータの取り込みが行われ、D1、D4とD7、D10と同様にD2、D5とD8、D11が各々データ線駆動回路116-1、116-2に取りこまれる。即ち、データ線駆動回路116-1の内部カウンタの計数値が1、2のときに表示データD1、D2の取り込みを行うとした場合、次に計数値が5、6となったとき、夫々表示データD2、D5を取り込み、DA変換回路308-1、308-2を介して出力電圧309-1、309-2を生成する。これに対してデータ線駆動回路は入力イネーブル信号117-2に基づき、D8、D11を取り込み、出力電圧へと変換する。次に転送されてくる表示データD3、D6、D9、D12も同様である。従って、データ線駆動回路116-1における出力電圧309-1は1水平走査期間においてD1、D2、D3に基づく電圧となり、出力電圧309-2はD4、D5、D6に基づく電圧となる。更にデータ線駆動回路116-2における出力電圧309-1は1水平走査期間においてD7、D8、D9に基づく電圧となり、出力電圧309-2はD10、D11、D12に基づく電圧となる。以下、Dxx=1~12に基づき決定した図6に示すように電圧レベルをVxと記す。このようにして生成された出力電圧Vxは各々サンプルホールド回路310-jにおいて電圧レベルの保持動作が行われる。この動作について次に説明する。各サンプルホールド回路310-jに入力される出力電圧Vxは図4に示すサンプリング信号402-1若しくはサンプリング信号402-2に基づきスイッチ回路403-1、403-2を介して保持容量404-1若しくは404-2の何れか一方に書き込まれる。書きこまれる電圧は図6に示すように2行分の水平走査期間を1周期とし、保持容量404-1と404-2に対して1水平走査期間毎に交互に書きこまれる。例えば図6において3で示した部分に相当する走査期間においては、データ線駆動回路116-1内において、最初にアナログ電圧に変換される出力電圧V13とV43が各々サンプルホールド回路310-1と310-4の保持容量404-1に書きこまれる。次に出力電圧309-1、309-2の電圧レベルがV13、V43からV23、V53に変化する前のタイミングでスイッチ回路403-1を開状態とし、書き込み動作を保持動作とする。電圧レベルがV23、V53に変化するとサンプルホールド回路310-2と310-5におけるスイッチ回路403-1を開状態から閉状態とすることで、各々に対応した保持容量404-1に書きこまれる。電圧レベルがV23、V53からV33、V63に変化する場合も同様の動作を行う。以上の動作によってサンプルホールド回路310-2~310-6内の保持容量404-1に対して出力電圧V13~V63の書き込み保持動作が行われる。次の水平走査期間においては、サンプルホールド回路310-2~310-6内の保持容量404-2に対しては、出力電圧V14~V64の書き込み保持動作が行われる。1行分全ての表示データが転送されることによってデータ線駆動回路116-1、116-2全ての保持容量404-1に対して書き込みが行われると、スイッチ回路403-1は開いた状態でサンプルホールド回路310-j全てのスイッチ回路406-1を同時に開くことで、保持された電圧レベルの読み出しを行い、これを出力バッファ407を介して電流増幅を行った後、出力信号111に基づき決定される制御信号314によって出力スイッチ群の開閉を行うことで、V13~V63の電圧レベルを液晶表示パネル101に出力する。液晶表示パネル101は各走査期間においてデータ線駆動回路116-1、116-2から出力される電圧に基づき階調表示をおこなうことで表示を実現する。以上で示したように本実施形態によれば、従来のデータ線駆動回路においては出力端子毎に必要であった、即ち本実施例に従えば12回路ずつ必要であった、第一のラッチ回路、第二のラッチ回路、及びDA変換回路が2回路ですみ、回路規模を大幅に削減することができる。それに代わり出力端子数分のサンプルホールド回路が必要であるものの、増加する回路はアナログデータを保持する回路であるため、表示データのビット数が増加した場合、総合的なチップサイズを削減することが可能となる。更に本実施例では複数のデータ線駆動回路を1つの回路の如くみなし、データ線駆動回路単位ではなく変換ブロック単位での表示データ転送を行う。即ち、変換ブロック121-1にD1を入力し、その後、変換ブロック121-2にD4を入力し、その後、変換ブロック121-1にD2を入力し、その後、変換ブロック121-2にD5を入力し、その後。変換ブロック121-1にD3を入力し、その後、変換ブロック121-2にD6を入力する。これによって、データ線駆動回路に係るバス構成を従来と同等のマルチドロップ形式とすることができるため、データ線駆動回路を基板設計に従来の資産を生かすことが可能となる。更に表示データバスと同期クロックバスを同一のバス形式で設計できるため、チップ毎の表示データと同期クロックの遅延の影響を無視することができるため、より高速な表示データの転送を実現できる。ここで、1個のデータ線駆動回路内における変換ブロックの個数はサンプルホールド回路が出力電圧をサンプリングする期間によって規定され、1回のサンプリングに有する期間を長く確保できればDA変換回路を含む変換ブロック121の個数を削減できる。本実施に示すように、従来の如くチップ単位では無く変換ブロック121単位でのデータ転送を行うことによって、サンプルホールド期間を十分長く確保可能となり、これによってデータ線駆動回路の小チップ化を実現することが可能となる。サンプリング期間は1マイクロ秒程度確保できれば十分であり、これを実際の液晶表示パネル101に当てはめると、例えばワイド表示のTV用液晶ディスプレイに適した1366×RGB×768の解像度を有する液晶表示パネルに414出力のデータ線駆動回路を10個適用し、この表示データバス及び同期クロックバスを左右で分けたマルチドロップ形式のデータバス構成1水平走査期間20マイクロ秒とし、データ線駆動回路1個当たりの変換ブロックを36個とすれば、変換ブロック1個に対応した出力端子数は、11若しくは12出力となるため、サンプリング期間に20÷12=1.6マイクロ秒を確保できる。同様に1280×RGB×768の解像度を有する液晶表示パネルに384出力のデータ線駆動回路を10個適用し、これを左右で分けたデータバス構成とした場合、データ線駆動回路1個当たりの変換ブロックを32個とした場合も、サンプルホールド期間は1.6マイクロ秒となり、いずれにしても十分なサンプルホールド期間を確保することが可能となる。次に実施形態1に加えて、階調基準電圧を変えることによって、より高画質な表示装置を提供する場合について図7~図9を用いて説明する。図7Aは実施形態2の構成を示す図であり、図1と比較して、701~703が異なる。又、表示データは実施形態1と同じく1画素10ビット、液晶表示パネル101はRGB3画素で1ドットを構成するものとし、列電極Y1、Y4、Y7、Y10は表示色Rに対応し、Y2、Y5、Y8、Y11は表示色Gに対応し、Y3、Y6、Y9、Y12は表示色Bに対応するものとする。701はタイミングコントロール回路、702は階調基準電圧生成回路制御信号、703は階調基準電圧生成回路であり、704は階調基準電圧である。図7Bは表示データ102と108の転送順を示したものであり、結果的には図1と同様であるが、本実施例では1水平走査期間のうち表示色Rに対応したデータを初めに転送し、次に表示色Gに対応したデータを転送し、最後に表示色Bに対応したデータを転送している。図8は階調基準電圧生成回路703の構成を示す図であり、801-R、801-G、801-Bは各々R、G、Bの表示色に対応した階調基準電圧を生成するための分圧回路、802-R、802-G、802-Bは各々分圧回路で分圧されたR、G、Bの各表示色に対応した階調基準電圧、803は階調基準電圧生成回路制御信号702に基づき、802-R、802-G、802-Bのうち一つの階調基準電圧を選択する選択回路であり、804は選択された階調基準電圧、805は階調基準電圧を電流増幅するアンプ回路、806は各々R、G、Bの表示色ごとにγ特性、つまり、階調番号に対する電圧値を設定するためのレジスタである。図9は階調基準生成電圧生成回路703の動作を示すタイミング図である。以上の図面に基づき、実施形態2の動作について説明する。本実施形態におけるタイミングコントロール回路701は、図7Aで示すように実施形態1で示した信号の他、制御信号103に基づき階調基準電圧生成回路制御信号702を生成する。階調基準電圧生成回路制御信号702は図9に示すように階調基準電圧生成回路703における階調基準電圧802-R、802-G、802-Bの切替に用いる2ビットからなる信号である。この階調基準電圧生成回路703の論理について説明する前に、階調基準電圧生成回路703の動作について説明する。階調基準電圧生成回路703は図8に示す回路からなる。分圧回路801-R、801-G、801-Bは、それぞれ基準電圧112を分圧することによって各々18レベルの電圧値からなる階調基準電圧802-R、802-G、802-Bを生成する。階調基準電圧802-R、802-G、802-Bはそれぞれ液晶表示パネル101の表示色R、表示色G、表示色Bのγ特性に対応した階調基準電圧であり、各電圧値は定電圧である。ここで、802-Rの電圧値をVR17>VR16>...>VR0、802-Gの電圧値をVG17>VG16>...>VG0、802-Bの電圧値をVB17>VB16>...>VB0とする。生成された階調基準電圧802-R、802-G、802-Bは選択回路803において階調基準電圧生成回路制御信号702に基づき階調基準電圧804として選択される。この選択方法は、図6に示すように2ビットからなる階調基準電圧生成回路制御信号702が’’00’’の場合は、VR17、VG17、VB17からVR17を選択し、VR16、VG16、VB16からVR16を選択し、...、VR0、VG0、VB0からVR0を選択し、’’01’’の場合は、VR17、VG17、VB17からVG17を選択し、VR16、VG16、VB16からVG16を選択し、...、VR0、VG0、VB0からVG0を選択し、’’10’’の場合は、VR17、VG17、VB17からVB17を選択し、VR16、VG16、VB16からVB16を選択し、...、VR0、VG0、VB0からVB0を選択する。このように選択された階調基準電圧804はアンプ回路805で増幅された後、階調基準電圧704としてデータ線駆動回路116-1、116-2に供給される。ここで、図1Bで示すように、本実施形態では1水平走査期間に対し、データ線駆動回路におけるDA変換回路308-1、308-2において、初めに液晶表示パネル101の表示色Rに対応したアナログ変換を行い、次に表示色Gに対応した変換を行い、最後に表示色Bに対応したアナログ変換をおこなう。従って、1水平走査期間では初めに表示色Rに対応したD1、D4、D7、D10に対応した出力電圧をデータ線駆動回路116-1、116-2のサンプルホールド回路311-1と311-4に書きこんでいる期間では階調基準電圧703を表示色Rに対応した階調基準電圧802-Rとし、計4個のサンプルホールド回路への書き込みが完了した後に階調基準電圧703を802-Rから表示色Gに対応した階調基準電圧802-Gとする。次に表示色GであるD2、D5、D8、D11に対応した出力電圧をデータ線駆動回路116-1、116-2のサンプルホールド回路311-2と311-5への書き込みが完了するまで階調基準電圧703を表示色Gに対応した階調基準電圧802-Gとし、書き込みが完了した後に階調基準電圧703を802-Gから表示色Bに対応した階調基準電圧802-Bとする。次に表示色BであるD3、D6、D9、D12に対応した出力電圧をデータ線駆動回路116-1、116-2のサンプルホールド回路311-3と311-6への書き込みが完了するまで階調基準電圧703を階調基準電圧802-Bとし、書き込みが完了した後に後に階調基準電圧703を802-Bから表示色Rに対応した階調基準電圧802-Rとする。階調基準電圧生成回路制御信号702はこのような切替が行われるようタイミングコントロール回路701で生成すればよく、これは入力される制御信号103に基づき容易に実現できる。以上で示すように本実施形態に従えば、データ線駆動回路116-1,116-2に対して、表示色毎の階調基準電圧入力端子を設けたり、表示色毎の分圧回路をデータ線駆動回路内に設けたりする必要がないため、データ線駆動回路のチップサイズを増加させることなく、各表示色RGB毎のγ補正を階調基準電圧に基づき設定することが可能となる。次に、データ線駆動回路の出力数をより現実的な値とした場合の具体的な構成を図10~12を用いて説明する。以下、機能的に実施形態1と重複する部分については本実施形態での説明を行わない。図10は本実施形態の構成を示す図である。本実施形態においては液晶表示パネル101の横方向の解像度を1280×3画素とし、その列電極は図中左側からY1、Y2、、Y3840と数えるものとする。又、データ線駆動回路1個当たりの出力端子数を384出力とする。従って、データ線駆動回路は116-1~116-10で示す10個を用いており、転送速度の速い表示データバス及び同期クロックバスは左右5個ずつペアとしたマルチドロップ構成、それと比較して転送速度の遅い交流化信号及び出力信号を左右共通バス形式としたマルチドロップでの転送とする。1001-1は図面左側5個のデータ線駆動回路116-1~116-5第1グループに対する表示データ及び同期クロックのデータバスであり、1001-2は図面右側5個のデータ線駆動回路116-6~116-10第2のグループに対する表示データ及び同期クロックのデータバスである。1002は交流化信号及び出力信号のデータバスである。図11は384出力の出力端子を有するデータ線駆動回路116-1~116-10における出力回路122の構成を示す図であり、図3に示したデータ線駆動回路と同等の機能を有するブロックには同一の符号で記している。図12は図11と異なる出力回路122の構成を示す図であり、図10と同じく図3に示したデータ線駆動回路と同等の機能を有するブロックには同一の符号で記している。図13Aは図11に示す出力回路を有する場合の表示データ1001-1と1001-2の転送順を示すタイミング図であり、図13Bは図12に示す出力回路を有する場合の表示データ1001-1と1001-2の転送順を示すタイミング図である。以上の図面に基づき本実施形態の動作について説明する。図11で示した出力回路121は、308-1~308-32で示した32個のDA変換回路と、310-1~310-384で示した384個のサンプルホールド回路で構成され、各サンプルホールド回路からスイッチ回路313を介して液晶パネルに接続する。この出力端子はサンプルホールド回路310-1の出力端子がY1に、310-2の出力端子がY2に、、310-384の出力端子がY384に接続している。DA変換回路は32個で構成されているため、図説しない第一のラッチ回路及び第二のラッチ回路も又32個で構成されているものとする。DA変換回路308-1~308-32とサンプルホールド回路310-1~310-384間の接続形式は、DA変換回路308-1の出力端子がサンプルホールド回路310-1~310-12に接続し、308-2の出力端子がサンプルホールド回路310-13~310-24に接続し、、308-32の出力端子が310-373~310-384に接続している。又、サンプルホールド回路の制御信号群311-1はサンプルホールド回路310-1、310-13、310-25、310-361、310-373と対応し、311-2は310-2、310-14、310-26、310-362、310-374と対応し、、311-12は310-12、310-24、310-36、310-372、310-384と添字が12毎となる回路と対応し、それぞれ対応したサンプルホールド回路は同時に動作することとなる。この構成における表示データの転送順は図13Aに示すように、データ線駆動回路116-1~116-5を有する図面左側の表示データバスに対しては1水平走査期間において、D1、D13、D25、、D1909と、D1から12画素毎の表示データを転送する。データ線駆動回路5個分のDA変換回路の個数は5ラ32=160であるため、160画素分の表示データを転送すると、再度データ線駆動回路116-1に対応した表示データへと戻り、D2,D14、、D1910と再び12画素毎に160画素分の表示データを転送する。これを12回繰り返すことで160×12=1920画素分の表示データが転送され、データ線駆動回路116-1~116-5の全ての列電極に対応した表示データの転送は完了することとなる。同様に図面右側の表示データバスに対しては、D1921から12画素毎の表示データを160画素分転送し、次にD1922から12画素毎の表示データを160画素分転送し、、これを12階繰り返すことでデータ線駆動回路116-6~116-10の全ての列電極に対応した表示データの転送は完了することとなる。又、図12で示した出力回路121は、308-1~308-32で示した32個のDA変換回路と、310-1~310-384で示した384個のサンプルホールド回路で構成され、各サンプルホールド回路のからスイッチ回路313を介して液晶パネルに接続する出力端子はサンプルホールド回路310-1の出力端子がY1に、310-2の出力端子がY2に、、310-384の出力端子がY384に接続している。DA変換回路308-1~308-32とサンプルホールド回路310-1~310-384間の接続形式は、DA変換回路308-1の出力端子が12個のサンプルホールド回路310-1、310-33、310-65、、310-353に接続し、308-2の出力端子が310-2、310-34、310-66、、310-354に接続し、、308-32の出力端子が310-32、310-64、310-96、、310-384に接続している。又、サンプルホールド回路の制御信号群311-1はサンプルホールド回路310-1~310-32と対応し、311-2は310-33~310-64と対応し、、311-12は310-353~310-384と対応し、それぞれ対応したサンプルホールド回路は同時に動作することとなる。この構成における表示データの転送順は図13Bに示すように、データ線駆動回路116-1~116-5を有する図面左側の表示データバスに対しては1水平走査期間において、データ線駆動回路116-1のY1~Y32に対応した32画素分の表示データD1~D32を転送し、次に116-2のY1~Y32に対応したD385~D416を転送し、次に116-3のY1~Y32に対応したD769~D800を転送し、、次に116-5のY1~Y32に対応したD1537~D1568を転送する。このようにしてデータ線駆動回路116-1~116-5に対応した160画素分の表示データを転送すると、再度データ線駆動回路116-1のY33~Y64に対応した表示データD33~D64を転送し、次に116-2のY33~Y64に対応した表示データD417~D448を転送し、、これを繰り返すことで1920画素分の表示データを転送する。同様に図面右側の表示データバスに対しても図面左側の転送順番と1920画素分ずれた表示データを同様に転送する。以上のようにデータ線駆動回路内におけるDA変換回路、サンプルホールド回路、サンプルホールド回路制御信号の接続関係に応じたパターンで表示データを転送することで、サンプルホールド回路を用いたデータ線駆動回路においてマルチドロップ形式の表示データバスを実現することが可能となる。本発明の実施形態によれば、表示データをデータ線駆動回路内部の変換ブロックを単位とした転送を行うことで、ビット数が多い場合でもチップ面積が小さいデータ線駆動回路を用いたマルチドロップ形式の表示データバスを実現することが可能となる。更に、各データ線駆動回路への1ライン分の表示データを各色毎に転送可能することによって、各色毎の纉チ性をアナログ電圧を用いて替えることが可能となる。"