上限値と下限値との間を周期的に変化する非方形波信号と、入力電圧とを比較し、前者が後者よりも大きいか後者が前者よりも大きいかを示す二値の電圧検知信号を出力するコンパレータと、前記電圧検知信号に含まれるパルスの幅を計測することにより前記入力電圧の電圧レベルを検知する検知部とを備える電圧検知回路。前記検知部は、前記電圧検知信号のハイレベル期間またはローレベル期間にカウント動作することにより、前記パルスの幅を示すカウント値を出力するカウンタと、前記カウンタから出力されるカウント値を前記入力電圧の電圧レベルを示すデータに変換する変換回路とを備える請求項1記載の電圧検知回路。前記電圧検知回路は、さらに、前記電圧検知信号にパルスが含まれないとき、前記入力電圧のレベルが前記上限値と下限値との範囲外にあると判定する請求項2に記載の電圧検知回路。前記電圧検知回路は、さらに、前記非方形波信号に対応するディジタル値のデータ列を周期的に生成するディジタル値生成回路と、前記ディジタル値生成回路により生成されたディジタル値のデータ列をアナログ信号に変換し、前記非方形波信号として前記コンパレータに出力するディジタルアナログコンバータとを有する請求項1に記載の電圧検知回路。前記非方形波信号は、三角波信号またはのこぎり波信号である請求項1に記載の電圧検知回路。前記非方形波信号は、正弦波信号である請求項1に記載の電圧検知回路。前記入力電圧から電源電圧の供給を受けるCPUと、請求項1から5のいずれか1項に記載の電圧検知回路とを有し、前記CPUが前記電圧検知信号を動作クロック信号として動作するシステム。前記入力電圧から電源電圧の供給を受けるCPUと、請求項1から5のいずれか1項に記載の電圧検知回路とを有し、前記CPUのデータ入力端子に前記検知部の判定結果である電圧レベルが入力されるシステム。上限値と下限値との間を周期的に変化する非方形波信号と、入力電圧とを比較し、比較結果を示す電圧検知信号を出力するコンパレータと、前記電圧検知信号に含まれるパルスの幅を計測することにより前記入力電圧の電圧レベルを検出する検知部とを備える半導体装置。しかしながら、前記従来技術では、電圧Viが上限基準電圧から下限基準電圧までの範囲において、どの電圧レベルであるかを検知することができないという課題がある。図11を用いてより詳しく説明する。図11は、上記従来の技術における方形波信号、電圧Vi、コンパレータ101bの出力信号比較結果を示すタイムチャート図である。ここでは、説明の便宜上、利得切替器の利得が1増幅率が1倍であるものとする。前記基準電圧である方形波信号の最大電圧が上限基準電圧Vhi、最小電圧が下限基準電圧Vloである。入力端子103から入力される電圧ViがV9、V10、V11、V12である4つのケースを併記してある。コンパレータ101b出力信号をa9、a10、a11、a12で表している。電圧V9~V12と出力信号a9~a12の符号における数字をそれぞれ対応させている。例えば、電圧V9に対する出力信号はa9である。電圧Viが電圧V9である場合、電圧V9は常に前記上限基準電圧Vhi以上であるのでコンパレータ101bは、出力信号a9として常にローレベル信号を出力する。電圧Viが電圧V12である場合、電圧V12は常に前記下限基準電圧Vlo以下であるので、コンパレータ101bは、出力信号a12として常にハイレベル信号を出力する。電圧Viが電圧V10やV11のように上限基準電圧Vhiから下限基準電圧Vloの範囲内に収まった電圧であれば方形波信号と同一周期の比較結果a10や電圧検知信号a11のハイレベル信号およびローレベル信号を繰り返し出力する。このように、従来技術のウィンドウコンパレータ回路は、電圧Viが前記上下限基準電圧の範囲内に収まっている場合においては、その電圧Viの電圧レベルに関わらず同一波形を出力する。ところが、電圧Viが上限基準電圧から下限基準電圧までの範囲内にある場合に、どの電圧レベルであるかを検知することができない。本発明は、このような事情を鑑みて創作したものであり、上限基準電圧から下限基準電圧範囲内の電圧レベルを検知することが可能な電圧検知回路および半導体装置を提供することを目的としている。前記目的を達成するために本発明の一形態における電圧検知回路は、上限値と下限値との間を周期的に変化する非方形波信号と、入力電圧とを比較し、前者が後者よりも大きいか後者が前者よりも大きいかを示す二値の電圧検知信号を出力するコンパレータと、前記電圧検知信号に含まれるパルスの幅を計測することにより前記入力電圧の電圧レベルを検知する検知部とを備える。本構成により、前記コンパレータは、第2入力端子に入力される入力電圧と、第1入力端子に入力される非方形波信号とを比較する。比較結果の電圧検知信号に含まれるパルスの幅は、入力電圧に応じた大きさになる。このため、入力電圧が上限値と下限値との範囲内か範囲外かの判定だけでなく、範囲内にあるときの電圧レベルの検知が可能になり、入力電圧の監視及び入力電圧遷移過程の監視が可能になる。ここで、前記検知部は、前記電圧検知信号のハイレベル期間またはローレベル期間にカウント動作することにより、前記パルスの幅を示すカウント値を出力するカウンタと、前記カウンタから出力されるカウント値を前記入力電圧の電圧レベルを示すデータに変換する変換回路とを備えるようにしてもよい。本構成により、前記パルスの幅を計数するカウンタと、カウント値を電圧レベルに変換する変換回路とによって、電圧レベルを精度良く簡単に検知することができる。ここで、前記電圧検知回路は、さらに、前記電圧検知信号にパルスが含まれないとき、前記入力電圧のレベルが前記上限値と下限値との範囲外にあると判定するようにしてもよい。また、前記電圧検知回路は、さらに、前記非方形波信号に対応するディジタル値のデータ列を周期的に生成するディジタル値生成回路と、前記ディジタル値生成回路により生成されたディジタル値のデータ列をアナログ信号に変換し、前記非方形波信号として前記コンパレータに出力するディジタルアナログコンバータとを有してもよい。本構成により、前記コンパレータの第1入力端子に入力される非方形波信号に対して、前記ディジタル値生成回路により任意の波形を生成することが可能なため、任意の入力電圧値の監視及び入力電圧遷移過程の監視の精度が向上する。また、前記非方形波信号は、三角波信号またはのこぎり波信号であってもよい。本構成により、前記電圧検知信号に含まれるパルスの幅と入力電圧とが比例関係を有するので、パルスの幅を電圧レベルに変換することを容易にする。また、前記非方形波信号は、正弦波信号であってもよい。本構成により、非方形波信号として三角波やのこぎり波を使用する場合に対して、上限値付近および下限値付近での入力電圧の変化に対してパルス幅の変化が大きくなるので、上限値付近および下限値付近での電圧レベルの監視及び電圧遷移過程の監視精度が向上し、さらに半導体集積回路に汎用的に搭載している発振回路により生成される正弦波を用いることができるため、回路規模の増大を抑制し消費電力の低減が図れる。また、上記目的を達成する本発明の一形態におけるシステムは、前記入力電圧から電源電圧の供給を受けるCPUと、上記の電圧検知回路とを有し、前記CPUが前記電圧検知信号を動作クロック信号として動作する。本構成により、システムの電源電圧が上下限基準電圧範囲内においてのみクロックを入力するため、上下限基準電圧範囲外では即座にCPUを停止させるシステム構築が可能となる。また、上記目的を達成する本発明の他の形態のシステムは前記入力電圧から電源電圧の供給を受けるCPUと、上記の電圧検知回路とを有し、前記CPUのデータ入力端子に前記検知部の判定結果である電圧レベルが入力される。本構成により、CPUに電圧検知結果のみを入力しCPUでシステム動作を制御するため、柔軟なシステム構築が可能となる。また、上記目的を達成するため本発明の半導体装置は、上限値と下限値との間を周期的に変化する非方形波信号と、入力電圧とを比較し、比較結果を示す電圧検知信号を出力するコンパレータと、前記電圧検知信号に含まれるパルスの幅を計測することにより前記入力電圧の電圧レベルを検出する検知部とを備える。本発明によれば、電圧範囲の判定だけでなく電圧レベルの検知も行うためフェイルセーフに貢献でき、基準電圧に任意のアナログ波を使用することで任意電圧付近において電圧レベル検知精度を向上できるとともに、専用の回路を搭載することなく汎用的に搭載している回路を用いた構成でも実現できるため回路規模の縮小や消費電力の低減が図れる。以下、本発明に関わる電圧検知回路の実施の形態について図面を用いて詳細に説明する。実施の形態1実施の形態1における電圧検知回路は、ウィンドウコンパレータ回路の一種であり、上限値と下限値との間を周期的に変化する非方形波信号と、入力電圧とを比較し、前者が後者よりも大きいか後者が前者よりも大きいかを示す二値の電圧検知信号を出力するコンパレータと、前記電圧検知信号に含まれるパルスの幅を計測することにより前記入力電圧の電圧レベルを検知する検知部とを備える。これにより、実施の形態1の電圧検知回路は、従来のウィンドウコンパレータ回路の機能に加えて、入力電圧信号が上限値と下限値との範囲内にあるとき、その入力電圧信号の電圧レベルを検知することができる。図1は本発明実施の形態1における電圧検知回路の構成を示すブロック図である。同図の電圧検知回路は、第1入力端子1、第2入力端子2、コンパレータ3、第1出力端子4、検知部5および第2出力端子6を備え、入力電圧が上限値と下限値とで定まる範囲ウィンドウ内にあるか否かを判定し、かつ、当該範囲内にある場合に入力電圧の電圧レベルを検知するように構成されている。第1入力端子1には、上限値と下限値との間を周期的に変化する非方形波信号が入力される。非方形波信号は、コンパレータ3の基準電圧として入力され、本実施の形態では三角波であるものとする。第2入力端子2には、上記の判定および検知の対象となる入力電圧が入力される。入力電圧は例えば、本電圧検知回路を備えるシステムの電源電圧、当該システムの一部分の電源電圧、または任意の電圧源の電圧である。コンパレータ3は、上記の非方形波信号と、上記の入力電圧とを比較し、比較結果を示す電圧検知信号を出力する。入力電圧は非方形波信号を基準信号として比較されるため、電圧検知信号に含まれるパルスの幅は、入力電圧に応じた大きさになる。第1出力端子4は、コンパレータ3からの電圧検知信号を出力するための端子である。検知部5は、電圧検知信号に含まれるパルスの幅を計測することにより入力電圧の電圧レベルを検知する回路である。電圧レベルは、電圧値または電圧値に対応する数値データとして検知部5から出力される。パルス幅の計測は例えばカウンタにより行われる。このように、図1の電圧検知回路は、非方形波信号を入力とする第1入力端子1、電圧を入力とする第2入力端子2、第1入力端子1と第2入力端子2を入力とするコンパレータ3、コンパレータ3から電圧検知信号の出力とする第1出力端子4、電圧検知を行う検知部5、検知部5からの電圧検知結果を出力とする第2出力端子6を備える。この構成においては、非方形波信号は、第1入力端子1より入力される基準電圧として方形波ハイレベル、ローレベルを有する二値信号ではなく、例えば三角波のような、上限値と下限値との間を周期的に変化する信号であって、上限値と下限値とそれ以外の中間値を有する波形である。非方形波信号は、第2入力端子2より入力される入力電圧とコンパレータ3にて電圧レベルの比較がなされる。図2は、非方形波信号、入力電圧、電圧検知信号、カウント値を示すタイムチャート図である。基準電圧である三角波の最大電圧が上限基準電圧Vhi、最小電圧が下限基準電圧Vloである。第2入力端子2から入力される入力電圧は、V1、V2、V3、V4の4つのケースを併記してある。コンパレータ3出力である電圧検知信号をa1、a2、a3、a4も4つのケースを併記してある。検知部5にてカウントしたカウント値をb1、b2、b3、b4で表してある。入力電圧と電圧検知信号及びカウント値の符号における数字はそれぞれ対応している。例えば、入力電圧V1に対する電圧検知信号はa1であり、またカウント値はb1である。基準電圧となる非方形波信号をコンパレータ3の正側、入力電圧を負側に入力している。入力電圧が図2における入力電圧V1である場合、電圧V1は上限基準電圧Vhi以上であるので、コンパレータ3は電圧検知信号a1のローレベル信号を出力する。入力電圧V4は下限基準電圧Vlo以下であれるので、コンパレータ3は、電圧検知信号a4のハイレベル信号を出力する。入力電圧がV2やV3の上限基準電圧Vhiから下限基準電圧Vloの範囲内に収まった入力電圧であれば、非方形波信号と同一周期で電圧検知信号a2や電圧検知信号a3のパルスを含む検圧検知信号を繰り返し出力する。しかも、入力電圧が上下限基準電圧範囲内に収まっている場合においては、その入力電圧の電圧レベルによって電圧検知信号のデューティー比およびパルス幅が変動する。このデューティー比におけるハイレベル電圧の期間もしくはローレベル電圧の期間を検知部5内のカウンタにてカウントすることによりパルス幅を測定する。検知部5は、非方形波信号の1周期に占めるパルス幅の割合を入力電圧の電圧レベルに変換する。図2において入力電圧V2や入力電圧V3の上下限基準電圧範囲内に収まった入力電圧の場合、電圧検知信号a2や電圧検知信号a3のデューティー比およびパルス幅が異なる信号となる。検知部5によってハイレベル信号をカウントした場合の値がカウント値b2やカウント値b3になり、カウント値b2に関しては基準電圧波形の1周期における値が5となっており、カウント値5より上下限基準電圧範囲内における電圧レベルを検知する。検知部5は、カウント値から電圧レベルへの変換を例えば式1により行う。Vd=VloVhi-VloTc-tc/Tcここで、Vdは電圧レベル、Tcは非方形波信号の1周期に対応するカウント値、tcは電圧検知信号に含まれる正パルスの幅に対応するカウント値である。カウント値b3に関しても同様に基準電圧波形の1周期における値8より電圧レベルを検知する。また、入力電圧V1や入力電圧V4の基準電圧範囲外にある場合でも検知部5にてカウントし、カウント値より電圧レベルの検知を行う。カウント値b1に関しては入力電圧V1に対し電圧検知信号a1はローレベル信号のみを出力し、ハイレベル信号をカウントした場合カウント値b1は0となり上限基準電圧以上の電圧レベルであることを判定する。同様にカウント値b4に関しては入力電圧V4に対し電圧検知信号a4はハイレベル信号のみを出力し、ハイレベル信号をカウントした場合カウント値b1はaとなり下限基準電圧以下の電圧レベルであることを判定する。図3は、検知部5の一例を示すブロック図である。同図の検知部5は、カウンタ51と変換回路52とを備える。カウンタ51は、電圧検知信号のハイレベルの期間にカウント動作することにより、電圧検知信号に含まれる正パルスの幅を示すカウント値を出力する。変換回路52は、カウンタ51から出力されるカウント値を入力電圧の電圧レベルを示すデータに変換する。例えば、変換回路52は、上記式1により電圧値Vdを算出する演算回路である。あるいは、変換回路52は、カウント値tcと電圧値Vdとを対応付けた変換テーブルであってもよい。この変換テーブルは上記式1により予め作成することができる。以上説明してきたように本実施の形態における電圧検知回路によれば、コンパレータ3の比較結果電圧検知信号に含まれるパルスの幅は、入力電圧に応じた大きさになる。このため、入力電圧が上限値と下限値との範囲内か範囲外かの検知だけでなく、範囲内にあるときの電圧レベルの検知が可能になり、入力電圧の監視及び入力電圧遷移過程の監視が可能になる。また、従来技術の変形版として、電圧Viが上限基準電圧から下限基準電圧までの範囲内にある場合に、電圧レベルを検知するための方法としては、複数の基準電圧を生成する回路と複数のコンパレータを用い比較する構成が考えられるが、回路規模が大きくなり消費電力が大きくなるという課題がある。本実施の形態の電圧検知回路は、この課題を解決し、回路規模および消費電力の増加を抑制することができる。なお、図2、図3では電圧検知信号に含まれる正パルスの幅ハイレベルの期間をカウンタにより測定したが、負パルスの幅ローレベルの期間を測定してもよい。この場合、カウント値に対応する電圧値は式2により検知される。Vd=VloVhi-Vlotc/Tcなお、図1においてコンパレータ3の正側、負側の入力信号を入れ替えた場合でも、コンパレータ出力がハイレベル信号、ローレベル信号で入れ替わるが同様3値での電圧検知とデューティー比の変動から電圧レベル検知が可能である。さらに、図2においては基準電圧1周期のカウント値b1、b2、b3、b4を用い電圧の検知を行ったが、非方形波信号の周期を増加、削減した場合でも電圧レベルの検知は同様に可能である。また、非方形波信号が三角波である例を説明したが、非方形波信号は図4A、図4Bに示すのこぎり波信号でもよいし、図4Cに示す階段状の信号でもよい。図4Cの代わりに、図4Aまたは図4Bののこぎり波形を階段状にした波形を有する信号でもよい。このようにして、上限基準電圧、下限基準電圧、上下限基準電圧範囲内の3値の電圧検知に加えた、上下限基準電圧範囲内における電圧レベル検知が可能となる。結果として、電圧検知だけでなく電圧レベルの監視を行うためフェイルセーフにも貢献できる。実施の形態2実施の形態2では、コンパレータの基準電圧となる非方形波信号を生成する基準電圧生成回路を有する電圧検知回路について説明する。図5は、本発明の実施の形態2における電圧検知回路の構成を示すブロック図である。同図は、図1と比べて基準電圧生成回路9が追加されている点が異なる。以下、同じ点は説明を省略して、異なる点を中心に説明する。図5において、基準電圧生成回路9は、ディジタル値生成回路7およびディジタルアナログコンバータ8を備える。ディジタル値生成回路7は、任意のディジタル値のデータ列を周期的に生成する。このディジタル値のデータ列は、例えば、三角波、のこぎり波に対応する。例えば、非方形波信号を三角波にするには、ディジタル値生成回路7は、アップカウントとダウンカウントの組を周期的に繰り返すアップダウンカウンタで構成すればよい。また、非方形波信号を図4Aに示したのこぎり波にするには、ディジタル値生成回路7は周期的にアップカウントを繰り返すアップカウンタで構成すればよい。また、非方形波信号を図4Bに示したのこぎり波にするには、ディジタル値生成回路7は周期的にダウンカウントを繰り返すダウンカウンタで構成すればよい。ディジタルアナログコンバータ8は、ディジタル値生成回路7により生成されたディジタル値のデータ列をアナログ信号に変換し、非方形波信号として第1入力端子を介してコンパレータ3に出力する。この構成においては、ディジタル値生成回路7で生成されるディジタル値を任意で変更しディジタルアナログコンバータ8に入力し、周期性のある任意のアナログ信号を生成することができる。このアナログ信号が本発明実施形態1の非方形波信号である。コンパレータ3は、このアナログ信号と第2入力端子2から入力される入力電圧とを比較する。アナログ信号に三角波を出力するようディジタル値生成回路7を設定した場合、タイムチャート図は図2になる。このとき基準電圧であるアナログ信号の最大電圧が上限基準電圧Vhi、最小電圧が下限基準電圧Vloとなる。基準電圧であるアナログ信号をコンパレータ3の一方の入力へ、第2入力端子2から入力される入力電圧をコンパレータ3の他方の入力へ入力し比較を行い、これによりコンパレータ3から出力される電圧検知信号のデューティー比、または、電圧検知信号に含まれるパルスの幅より検知部5にて電圧判定と電圧レベルを検知することは本発明実施の形態1と同様である。また、基準電圧生成回路9にて任意の中間値を有した基準電圧を生成するようにしてもよい。なお、図5や図2においては基準電圧波形に三角波を用い電圧の検知を行ったが、のこぎり波や逆のこぎり波を使用した場合でも電圧レベルの検知は可能である。このようにして、ディジタル値生成回路7を備えることにより、入力電圧の任意の電圧値に対する、非方形波信号の傾きを任意に設定可能になり、非方形波信号の変動量に対応する電圧検知信号に含まれるパルス幅の変動量あるいはデューティー比の変動量を任意に設定することができる。結果として、任意電圧値の電圧レベル監視及び電圧遷移過程の監視精度が向上する。実施の形態3実施の形態3では、非方形波信号が正弦波である電圧検知回路について説明する。図6は本発明の実施の形態3における電圧検知回路の構成を示すブロック図である。図6は、図1と比べて第1入力端子1に三角波が入力される代わりに発振回路10からの正弦波が入力される点が異なる。以下、同じ点は説明を省略して、異なる点を中心に説明する。発振回路10は、非方形波信号として正弦波信号を生成する。例えば、発振回路10は、半導体集積回路に汎用的に搭載している発振器を流用することができるので、低コスト化に適している。図7は、本発明実施の形態3における、正弦波である非方形波信号、入力電圧、電圧検知信号、カウント値を示すタイムチャート図である。同図において、正弦波の最大電圧が上限基準電圧Vhi、最小電圧が下限基準電圧Vloである第2入力端子2から入力される入力電圧をV5、V6、V7、V8で表し、コンパレータ3出力である電圧検知信号をa5、a6、a7、a8で表し、検知部5にてカウントしたカウント値をb5、b6、b7、b8で表している。入力電圧と電圧検知信号及びカウント値の符号における数字はそれぞれ対応している。例えば、入力電圧V5に対する電圧検知信号はa5であり、またカウント値はb5が対応している。コンパレータ3は、非方形波信号としての正弦波信号と、第2入力端子2から入力される入力電圧とを比較する。検知部5は、コンパレータ3の出力信号電圧検知信号のパルス幅またはデューティー比より電圧判定と電圧レベルの検知することは本発明実施の形態1と同様である。図7において基準電圧としての非方形波信号をコンパレータ3の正側、入力電圧を負側に入力している。コンパレータ3は、入力電圧が図7における電圧V5のように上限基準電圧Vhi以上であれば電圧検知信号a5のローレベル信号を出力する。入力電圧が電圧V8のように下限基準電圧Vlo以下であれば電圧検知信号a8のハイレベル信号を出力する。入力電圧が電圧V6やV7のように上限基準電圧Vhiから下限基準電圧Vloの範囲内に収まった入力電圧であれば基準電圧波形と同一周期で電圧検知信号a6や電圧検知信号a7のハイレベル信号ローレベル信号を繰り返し出力する。入力電圧が上下限基準電圧範囲内に収まっている場合においては、その入力電圧の電圧レベルによって電圧検知信号のパルス幅およびデューティー比が変動する。このデューティー比におけるハイレベル電圧の期間もしくはローレベル電圧期間を計測することによって検知部5は、計測したパルス幅から、上記の範囲内の入力電圧の電圧レベルを検知する。図7において入力電圧が電圧V6や電圧V7の上下限基準電圧範囲内に収まった入力電圧である場合、電圧検知信号a6や電圧検知信号a7のデューティー比が異なる信号となり、検知部5によってハイレベル信号の期間をカウントした場合の値がカウント値b6やカウント値b7になる。カウント値b6に関しては基準電圧波形の1周期における値が5となっており、カウント値5より上下限基準電圧範囲内における電圧レベルを検知する。カウント値b7に関しても同様に基準電圧波形の1周期における値7より電圧レベルを検知する。また、入力電圧が電圧V5や電圧V8のように基準電圧範囲外にある場合でも検知部5にてカウントし、カウント値より電圧レベルの検知を行う。カウント値b5に関しては入力電圧V5に対し電圧検知信号a5はローレベル信号のみを出力し、ハイレベル信号をカウントした場合カウント値b5は0となり上限基準電圧以上の電圧レベルであることを判定する。同様にカウント値b8に関しては入力電圧V8に対し電圧検知信号a8はハイレベル信号のみを出力し、ハイレベル信号をカウントした場合カウント値b5はaとなり下限基準電圧以下の電圧レベルであることを判定する。検知部5は、図3と同様であるが、式1の代わりに式3を用いればよい。Vd=VloVhi-VloFTc-tc/Tcここで、FTc-tcは、パルス幅を示すカウント値tcと、正弦波の振幅とを対応付ける関数である。変換回路52は、式3の計算結果、つまり、カウント値tcと電圧値Vdとを対応付けた変換テーブルを予め記憶しておいてもよい。このように、正弦波を非方形波信号として使用することで上下限基準電圧付近における非方形波信号の傾きが小さくなり入力電圧変動に対する電圧検知信号のパルス幅変動量およびデューティー比変動量が増加するため、上下限基準電圧付近での電圧レベルの監視及び電圧遷移過程の監視精度が向上する。例えば、図7の電圧V6とV7との間の電圧変動量に対して、電圧検知信号a6とa7のパルス幅の変動量は、非方形波形の上限値付近の方が、上限値と下限値の間の中央付近よりも大きい。これにより、上下限基準電圧付近での電圧レベルの検知精度が向上する。また、半導体集積回路に汎用的に搭載している発振回路を使用することで、上限基準電圧、下限基準電圧、上下限基準電圧範囲内の3値の電圧検知と上下限基準電圧範囲内における電圧レベル検知が可能となる。なお、図6においては発振回路を用い基準電圧波形を生成したが、半導体集積回路外部の発振子から正弦波を入力した場合でも電位レベルの検知は可能である。なお、図7では電圧検知信号に含まれる正パルスの幅ハイレベルの期間をカウンタにより測定したが、負パルスの幅ローレベルの期間を測定してもよい。この場合、カウント値に対応する電圧値は式4により検知される。Vd=VloVhi-VloFtc/Tcさらに、図7においては基準電圧1周期のカウント値b5、b6、b7、b8を用い電圧検知を行ったが、周期を増加、削減した場合でも電位レベルの検知は可能である。結果として基準電圧波形として三角波やのこぎり波を使用する場合に対して、上下限基準電圧付近での電圧レベルの監視及び電圧遷移過程の監視精度が向上し、また、本発明の実施形態2の基準電圧生成回路9の基準電位生成の専用回路を追加構成する場合に対して、回路規模の縮小や消費電力の低減が図れる。実施の形態4図8は本発明実施の形態4におけるシステムの構成を示すブロック図である。図8において、本発明実施の形態1から3いずれかの電圧検知回路の第1出力端子4をシステムの動作制御を行うCPU11のクロック入力端子12に入力する構成としている。つまり、CPU11は第1出力端子4から出力される電圧検知信号をクロック信号として動作する。実施の形態5図9は本発明実施の形態5におけるシステムの構成を示すブロック図である。図5において、本発明実施の形態1から3いずれかのウインドウコンパレータの第2出力端子6をシステムの動作制御を行うCPU11のデータ入力端子13に入力する構成としている。この構成においては、システム電源電圧の検知結果が第2出力端子6からデータ入力端子13へ入力される。CPU11で電圧検知結果からシステム動作を演算し制御する。このように、システム電源電圧の検知結果からシステム動作を演算し制御するため、周辺回路の動作、停止等の選択を実施でき、柔軟なシステム構築が可能となる。結果として、システム電源電圧が上下限基準電圧範囲外においてCPUの動作を強制停止する場合において、緊急を要する処理や重要なデータの退避処理を事前に行う等機能の柔軟性を有したシステムの構築が図れる。なお、上記実施の形態1~3の電圧検知回路は、1チップの半導体装置内に集積してもよい。同様に、上記実施の形態4、5のシステムも、1チップの半導体装置内に集積してもよい。以上、本発明の電圧検知回路について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。