"予め設定された単位時間を単位として信号レベルが変化する2値符号を用い、同一信号レベルがNNは3以上の整数単位以上連続することがないように符号化されたシリアル信号の受信波形を復号する復号回路であって、前記シリアル信号のエッジを検出するエッジ検出回路と、前記エッジ検出回路にてエッジが検出される毎に値がリセットされ、且つ時間の経過と共に値が増大する計時信号を発生させる計時信号発生回路と、前記計時信号発生回路が発生させた計時信号を、予め設定された一または複数の判定閾値と比較することにより、前記エッジ検出回路にて検出されるエッジの間隔が前記単位時間の何倍に相当するかを判定する判定回路と、前記判定回路での判定対象となったエッジ間隔に対応する前記シリアル信号の信号レベルを取得するレベル取得回路と、前記判定回路により前記エッジの間隔が前記単位時間のN倍以上であると判定された状態を待機状態として、該待機状態の検出後に、前記エッジ検出回路にてエッジが検出されると、再び前記待機状態が検出されるまでの間、前記エッジ検出回路にてエッジが検出される毎に、前記レベル取得回路にて取得された信号レベルを有するビットデータを、前記判定回路で判定された倍数個だけ生成するビット変換回路と、を備え、前記ビット変換回路によって生成されるデータ列を復号データとして出力することを特徴とする復号回路。前記判定回路は、前記単位時間のk2≦k≦N,kは整数倍に相当する期間だけ前記エッジ間隔が継続した時の前記計時信号の信号レベルの大きさにそれぞれ設定されたN-1個の判定閾値を生成する判定閾値生成回路と、前記判定閾値生成回路にて生成された各判定閾値と、前記計時信号の信号レベルとを大小比較する比較回路と、からなることを特徴とする請求項1に記載の復号回路。前記比較回路は、前記計時信号の信号レベルを、前記判定閾値生成回路で生成されるN-1個の判定閾値と個別に大小比較するN-1個の比較器からなることを特徴とする請求項2に記載の復号回路。前記比較回路は、前記判定閾値生成回路にて生成されたN-1個の判定閾値のいずれか一つを選択して出力する選択回路と、前記選択回路の出力と前記計時信号の信号レベルとを大小比較する単一の比較器と、からなることを特徴とする請求項2に記載の復号回路。前記判定回路は、前記単位時間に相当する期間だけ前記エッジ間隔が継続した時の前記計時信号の信号レベルの大きさに設定された判定閾値を発生させる判定閾値生成回路と、前記判定閾値生成回路にて生成された判定閾値と前記計時信号の信号レベルとを大小比較する比較回路と、該比較回路により、前記計時信号の信号レベルが判定閾値より大きいと判定されると、前記計時信号発生回路が発生させる計時信号の値をリセットするリセット回路と、前記計時信号の信号レベルが判定閾値より大きいと判定された回数をカウントし、前記エッジ検出回路にてエッジが検出される毎にカウント値がリセットされるカウンタと、を備え、前記エッジ検出回路にて検出されたエッジによりリセットされる前の前記カウンタのカウント値を、判定結果の倍数として出力することを特徴とする請求項1に記載の復号回路。前記判定回路は、前記単位時間のk1≦k≦N倍に相当する期間だけ前記エッジ間隔が継続した時の前記計時信号の信号レベルの大きさにそれぞれ設定されたN個の判定閾値を生成する判定閾値生成回路と、前記判定閾値生成回路にて生成されたN個の判定閾値のうち、いずれか一つを選択して出力する選択回路と、前記選択回路の出力と前記計時信号の信号レベルとを大小比較する単一の比較器と、前記計時信号の信号レベルが判定閾値より大きいと判定された回数をカウントし、前記エッジ検出回路にてエッジが検出される毎にカウント値がリセットされるカウンタと、を備え、前記選択回路は、前記比較器にて選択回路の出力より計時信号の信号レベルの方が大きいと判定される毎に、値の小さい方から順に選択するように設定を切り替えると共に、前記エッジ検出回路にてエッジが検出される毎に選択の設定をリセットし、前記エッジ検出回路にて検出されたエッジによりリセットされる前の前記カウンタのカウント値を、判定結果の倍数として出力することを特徴とする請求項1に記載の復号回路。前記レベル取得回路は、前記エッジ検出回路にてエッジが検出された後、前記単位時間が経過するまでの間に検出した前記シリアル信号の信号レベルの反転値を、前記判定対象となったエッジ間隔での信号レベルとして取得することを特徴とする請求項1乃至請求項6のいずれか一項に記載の復号回路。前記レベル取得回路は、前記待機状態が検出されると予め設定された待機信号レベルに初期化され、且つ、前記待機状態から非待機状態への変化後は前記エッジ検出回路にてエッジが検出される毎に信号レベルが反転するように設定された記憶信号レベルを、前記判定対象となったエッジ間隔の信号レベルとして取得することを特徴とする請求項1乃至請求項6のいずれいか一項に記載の復号回路。前記計時信号発生回路は、電荷を充放電可能な容量性素子と、前記容量性素子を一定電流で充電すると共に、前記エッジ検出回路にてエッジが検出される毎に充電電圧を初期電圧にリセットする充電回路と、を備え、前記容量性素子の充電電圧を、前記計時信号として出力することを特徴とする請求項1乃至請求項8のいずれか一項に記載の復号回路。2値符号を用いて通信を行う通信路からシリアル信号を受信するレシーバと、前記レシーバを介して受信した信号を復号する請求項1乃至請求項9のいずれか一項に記載の復号回路と、前記復号回路にて復号されたデータ列が、予め設定されたコマンドを表している場合に、該コマンドに対応付けられた特定処理を実行する処理実行手段と、を備えることを特徴とするノード。前記特定処理は、前記通信路を介した通信を停止して消費電力を抑制するための動作モードであるスリープモードから、前記通信路を介した通信を実行可能な動作モードである通常モードに遷移するための処理であることを特徴とする請求項10に記載のノード。ところで、プロトコルコントローラでは、受信信号の波形を復号することによって、フレームを構成する各ビットを個別に識別しなければならないため、通常、その復号動作のためには、高精度なクロック源からクロックの供給を受けることが必要となる。つまり、プロトコルコントローラを起動するには、高精度なクロック源も同時に起動しなければならない。そして、起動ノードと休止ノードとが混在する状況において、起動ノード間の通信即ち、バスの非アイドル状態が継続していると、その間、休止ノードでは、プロトコルコントローラや高精度なクロック源が動作し続けることになり、休止ノードであるECUとしては機能していないにも関わらず、無視できない電力を消費し続けてしまうことになるという問題があった。本発明は、上記問題点を解決するために、2値符号で符号化されたシリアルデータを、クロック信号を用いることなく復号する復号回路およびその復号回路を用いて構成されたノードを提供することを目的とする。上記目的を達成するためになされた発明である請求項1に記載の復号回路は、予め設定された単位時間を単位として信号レベルが変化する2値符号を用い、同一信号レベルがNNは3以上の整数単位以上連続することがないように符号化されたシリアル信号を復号の対象とする。そして、本発明の復号回路では、エッジ検出回路がシリアル信号のエッジを検出し、計時信号発生回路が、エッジ検出回路にてエッジが検出される毎に値がリセットされ、且つ時間の経過と共に値が増大する計時信号を発生させる。また、判定回路が、計時信号発生回路が発生させた計時信号を、予め設定された一または複数の判定閾値と比較することにより、エッジ検出回路にて検出されるエッジの間隔が単位時間の何倍に相当するかを判定し、レベル取得回路が、判定回路での判定対象となったエッジ間隔に対応するシリアル信号の信号レベルを取得する。すると、ビット変換回路が、判定回路によりエッジの間隔が単位時間のN倍以上であると判定された状態を待機状態として、該待機状態の検出後に、エッジ検出回路にてエッジが検出されると、再び前記待機状態が検出されるまでの間、エッジ検出回路にてエッジが検出される毎に、レベル取得回路にて取得された信号レベルを有するビットデータを、判定回路で判定された倍数個だけ生成する。そして、このビット変換回路によって、非待機状態の間に生成されたデータ列を復号データとして出力する。このように構成された本発明の復号回路では、エッジ間隔が単位時間の何倍、即ち何ビット分の長さに相当するかを、計時信号を用いて判定することにより、プロトコルコントローラを起動することなく2値符号で符号化されたシリアルデータを復号している。従って、本発明の復号回路によれば、シリアル信号の各ビットに同期した精度のよいクロック信号を用いることなく復号することができるため、消費電力を低減することができる。その結果、例えば、休止ノードが起動フレームを検出するために動作させる復号回路として、好適に用いることができる。なお、2値符号がNRZ符号である場合、単位時間は、その符号の1ビット幅の長さと一致し、2値符号がビットの途中で信号レベルが変化するRZ符号である場合、単位時間は、その符号の1ビット幅の半分の長さと一致するように設定すればよい。ところで、判定回路は、例えば、請求項2に記載のように、判定閾値生成回路が、単位時間のk2≦k≦N,kは整数倍に相当する期間だけエッジ間隔が継続した時の計時信号の信号レベルの大きさにそれぞれ設定されたN-1個の判定閾値を生成し、比較回路が、判定閾値生成回路にて生成された各判定閾値と、計時信号の信号レベルとを大小比較するように構成されていてもよい。この場合、単位時間のk倍に相当する判定閾値をkビット判定閾値として、計時信号の信号レベルがkビット判定閾値より大きく、k1ビット判定閾値より小さい場合に、判定対象となったエッジ間隔は、単位時間のk倍であると判定すればよい。更に、この場合、比較回路は、請求項3に記載のように、計時信号の信号レベルを、前記判定閾値生成回路で生成されるN-1個の判定閾値と個別に大小比較するN-1個の比較器によって構成されていてもよいし、請求項4に記載のように、判定閾値生成回路にて生成されたN-1個の判定閾値のいずれか一つを選択して出力する選択回路と、選択回路の出力と計時信号の信号レベルとを大小比較する単一の比較器とによって構成されていてもよい。前者請求項3の場合、判定閾値毎の比較結果を同時に得られるため、後段の処理を簡略化することができ、後者請求項4の場合、比較器の数を削減できるため、回路を簡略化でき安価に構成することができる。また、判定回路は、請求項5に記載のように、判定閾値生成回路が、単位時間に相当する期間だけエッジ間隔が継続した時の計時信号の信号レベルの大きさに設定された判定閾値を発生させ、比較回路が、判定閾値生成回路にて生成された判定閾値と計時信号の信号レベルとを大小比較し、カウンタが、計時信号の信号レベルが判定閾値より大きいと判定された回数をカウントするように構成されていてもよい。但し、計時信号発生回路は、比較回路により、計時信号の信号レベルが判定閾値より大きいと判定されると計時信号の値がリセットされ、また、カウンタは、エッジ検出回路にてエッジが検出される毎にカウント値がリセットされ、そのリセットされる前のカウント値を判定結果の倍数として出力する。この場合、単位時間に相当する期間が経過する毎にカウンタによるカウント動作が実行され、そのカウント値は、エッジが検出される毎にリセットされることになる。また、判定回路は、請求項6に記載のように、判定閾値生成回路が、単位時間のk1≦k≦N倍に相当する期間だけエッジ間隔が継続した時の計時信号の信号レベルの大きさにそれぞれ設定されたN個の判定閾値を生成し、選択回路が、判定閾値生成回路にて生成されたN個の判定閾値のうち、いずれか一つを選択して出力し、単一の比較器が、選択回路の出力と計時信号の信号レベルとを大小比較し、カウンタが、計時信号の信号レベルが判定閾値より大きいと判定された回数をカウントするように構成されていてもよい。但し、選択回路は、比較器にて選択回路の出力より計時信号の信号レベルの方が大きいと判定される毎に、値の小さい方から順に判定閾値を選択するように設定を切り替えると共に、エッジ検出回路にてエッジが検出される毎に選択の設定をリセットする。また、カウンタは、エッジ検出回路にてエッジが検出される毎にカウント値がリセットされ、そのリセットされる前のカウンタのカウント値を、判定結果の倍数として出力する。この場合、エッジ検出後の経過時間が単位時間のk1,2,...N倍に相当する期間に達する毎に、カウンタによるカウント動作が実行され、そのカウント値は、エッジが検出される毎にリセットされることになる。ところで、レベル取得回路は、請求項7に記載のように、エッジ検出回路にてエッジが検出された後、単位時間が経過するまでの間に検出したシリアル信号の信号レベルの反転値を、判定対象となったエッジ間隔での信号レベルとして取得するように構成されていてもよい。つまり、判定対象となったエッジ間隔の信号レベルは、エッジ検出前の信号レベルであり、エッジ検出後単位時間が経過するまでの間に検出される信号レベルとは反転したものとなっているため、このような構成からシリアル信号の信号レベルを正しく把握することができる。また、レベル取得回路は、請求項8に記載のように、待機状態が検出されると予め設定された待機信号レベルに初期化され、且つ、待機状態から非待機状態への変化後はエッジ検出回路にてエッジが検出される毎に信号レベルが反転するように設定された記憶信号レベルを、判定対象となったエッジ間隔の信号レベルとして取得するように構成されていてもよい。つまり、待機状態の信号レベルは既知であり、また、2値符号ではエッジが検出される毎に信号レベルが反転するため、これらの情報待機状態か否か、エッジが検出されたか否かが得られれば、信号レベルを直接検出しなくても、からシリアル信号の信号レベルを正しく把握することができる。また、計時信号発生回路は、具体的には、請求項9に記載のように、電荷を充放電可能な容量性素子と、この容量性素子を一定電流で充電すると共に、エッジ検出回路にてエッジが検出される毎に充電電圧を初期電圧にリセットする充電回路とからなり、容量性素子の充電電圧を、計時信号として出力するように構成されていてもよい。このように構成された計時信号発生回路では、クロック信号を用いることなく、アナログ回路によって計時信号を発生させることができる。次に、請求項10に記載のノードは、2値符号を用いて通信を行う通信路からシリアル信号を受信するレシーバと、レシーバを介して受信した信号を復号する請求項1乃至請求項9のいずれか一項に記載の復号回路と、復号回路にて復号されたデータ列が、予め設定されたコマンドを表している場合に、該コマンドに対応付けられた特定処理を実行する処理実行手段とによって構成されている。このように構成されたノードでは、受信したシリアル信号からクロック信号を用いることなく、自ノード宛のコマンドを抽出することができるため、クロック信号を停止させた消費電力の低い状態でコマンドの受信を待つことができる。なお、特定処理は、例えば請求項11に記載のように、通信路を介した通信を停止して消費電力を抑制するための動作モードであるスリープモードから、通信路を介した通信を実行可能な動作モードである通常モードに遷移するための処理であってもよい。但し、これに限らず、どのような処理を特定処理としてもよい。以下に本発明の実施形態を図面と共に説明する。[第1実施形態]<全体構成>図1は、2値符号で符号化されたシリアル信号SIの受信波形を復号する復号回路1の構成を示す回路図を含んだブロック図である。なお、復号回路1は、通信プロトコルとしてCANControllerAreaNetworkが用いられた車載用の通信システムを構成するノードに用いることを前提とする。従って、2値符号としては、NRZ符号が用いられる。また、ここでは、通信路において優位な信号レベルであるドミナントを0ロウレベル、通信路において劣位な信号レベルであるレセッシブを1ハイレベルで表すものとする。そして、通信路にいおいて、レセッシブが6ビット以上継続した状態を待機状態と呼ぶ。また、通信フレームの先頭には、待機状態の後に現れる1ビットのドミナントからなるSOFが存在する。更に、通信フレーム中では、同一信号レベルが6ビット以上継続することがないように、同一信号レベルが5ビット継続すると信号レベルを反転させた1ビットのスタッフビットが挿入されるものとする。図1に示すように、復号回路1は、シリアル信号SIの信号レベルが変化する立ち上がりエッジおよび立ち下がりエッジのタイミングを示すエッジ検出信号EGを生成するエッジ検出回路10と、エッジ検出回路10にて検出されるエッジの間隔即ち、シリアル信号SIにおける同一信号レベルの持続時間が、予め設定された単位時間の何倍の長さを有しているかを判定するための判定信号J2~J5,JWを生成する持続時間判定回路20と、シリアル信号SI,エッジ検出信号EG,判定信号J2~J5,JWに基づいて、シリアル信号SIを、クロック信号を用いることなくビットデータ列に変換し、パラレルデータPOとして出力するビット変換回路30とを備えている。<エッジ検出回路>図2は、aがエッジ検出回路10の詳細な構成を示す回路図、bがエッジ検出回路10の各部の信号波形を示すタイミング図である。エッジ検出回路10は、図2aに示すように、シリアル信号SIの信号レベルを反転させる反転回路NOTゲート11と、シリアル信号SIおよびNOTゲート11の出力、即ち、シリアル信号SIの反転信号DSIを入力とし、その両方がロウレベルの時に出力がハイレベルとなる否定論理和回路NORゲート12と、シリアル信号SIおよび反転信号DSIを入力とし、その両方がハイレベルの時に出力がハイレベルとなる論理積回路ANDゲート13と、NORゲート12の出力である立ち下がりエッジ信号DEおよびANDゲート13の出力である立ち上がりエッジ信号UEを入力とし、少なくともいずれか一方がハイレベルの時に出力がハイレベルとなる論理和回路ORゲート14とを備え、ORゲート14の出力をエッジ検出信号EGとして出力するように構成されている。このように構成されたエッジ検出回路10では、図2bに示すように、反転信号DSIは、NOTゲート11での遅延分だけシリアル信号SIより遅延するため、シリアル信号SIの立ち下がりエッジでは、NORゲート12により、前記遅延分のパルス幅を有する立ち下がりエッジ信号DEが生成され、また、シリアル信号SIの立ち上がり一時では、ANDゲート13により、前記遅延分のパルス幅を有する立ち上がりエッジ信号UEが生成される。これにより、ORゲート14からは、シリアル信号SIの信号レベルが変化する毎に、前記遅延分だけハイレベルとなるエッジ検出信号EGが生成されることになる。<持続時間判定回路の構成>図1に戻り、持続時間判定回路20は、電荷を充放電可能に構成され一端が接地されたコンデンサ211、および後述するクリア信号SCに従って、コンデンサ211の非接地端を、接地レベルまたは定電流源212のいずれかに接続するスイッチ213からなり、コンデンサ211の非接地端の電圧以下充電電圧というVCを信号レベルとした計時信号STを発生させる計時信号発生回路21を備えている。なお、スイッチ213は、クリア信号SCがハイレベルであれば接地側に、クリア信号SCがロウレベルであれば定電流源212側に、コンデンサ211の非接地端を接続するように構成されている。また、持続時間判定回路20は、電源電圧VDDを分圧する一対の抵抗からなり基準電圧Vrefii=2,3,4,5,6を発生させる分圧回路221と、反転入力端子に基準電圧Vrefiが印加され、非反転入力端子に計時信号STが印加されたコンパレータ222とからなり、コンパレータ222の出力をiビット判定信号Jiとしてそれぞれ出力するように構成された5個の倍数判定回路2222a~22eを備えている。なお、基準電圧Vrefiは、シリアル信号SIにおいて信号レベルが変化する単位長さ本実施形態では1ビット幅を単位時間として、定電流源212が供給する電流の大きさ、コンデンサ211の容量に基づき、コンデンサ211を連続充電する期間が、単位時間のi-1倍となる期間以下の長さでは、充電電圧VCが基準電圧Vrefiに達することがなく、それを超えた長さ、即ち、iビット目に掛かる長さになると、充電電圧VCが基準電圧Vrefiを超えるような大きさに設定されている。更に、持続時間判定回路20は、倍数判定回路22aからの6ビット判定信号J6をセット入力、エッジ検出回路10からのエッジ検出信号EGをリセット入力として、6ビット判定信号J6がロウレベルからハイレベルに変化してから、エッジ検出信号EGのパルスが入力されるまでの間、ハイレベルとなる待機状態信号JWを発生させるSRフリップフロップ回路23と、エッジ検出信号EGおよび待機状態信号JWを入力として、少なくとも一方がハイレベルの時に、ハイレベルとなるクリア信号SCを生成する論理和回路ORゲート26とを備えている。<持続時間判定回路の動作>図3は、持続時間判定回路20の動作例を示すタイミング図である。図3に示すように、待機状態信号JWがハイレベルシリアル信号SIを伝送する通信路が待機状態の時に、シリアル信号SIがロウレベルに変化し、エッジ検出信号EGのパルスが発生すると時刻t1、待機状態信号JWがロウレベル通信路が非待機状態に変化すると共に、計時信号STの値充電電圧VCが一定の割合での増加を開始する。その後、シリアル信号SIが1ビット幅に相当する時間単位時間の1倍でハイレベルに変化すると時刻t2、この時点で充電電圧VCは基準電圧Vref2より小さいため、時刻t1~t2の間にいずれの判定信号J2~J6もハイレベルに変化することなく、充電電圧VCはエッジ検出信号EGによってリセットされる。その後、シリアル信号SIが4ビット幅に相当する時間単位時間の4倍でハイレベルに変化すると時刻t3、この時点で充電電圧VCは基準電圧Vref4より大きいVref5よりは小さいため、時刻t2~t3の間に、充電電圧VCの増大に伴って判定信号J2,J3,J4が順番にハイレベルに変化し、時刻t3で、充電電圧VCがエッジ検出信号EGによってリセットされることにより、判定信号J2,J3,J4もロウレベルに戻る。また、シリアル信号SIがロウレベルからハイレベルに変化してから時刻t4、6ビット幅に相当する時間単位時間の6倍が経過し、充電電圧VCが基準電圧Vref6に達すると時刻t5、判定信号J6がハイレベルに変化することにより、待機状態信号JWがハイレベルに変化し、ひいてはクリア信号SCがハイレベルに変化することによって、充電電圧VCはリセットされた状態に保持される。このように持続時間判定回路20は、非待機状態待機状態信号JWがロウレベルの間だけ、エッジが検出されたタイミングからの経過時間に応じた信号レベル充電電圧VCを有する計時信号STを発生させ、その信号レベルに応じたiビット判定信号Jiおよび待機状態信号JWを、ビット変換回路30に供給する。<ビット変換回路の動作>次に、ビット変換回路30の動作により実現される処理の内容を、図4に示すフローチャートに沿って説明する。なお、ビット変換回路30は、論理回路の組み合わせによって構成されるものであるが、当業者であれば処理の内容から容易に実現可能なものであり、また、論理回路の組み合せ方に特徴を有するわけでもないため、ここでは、回路の詳細についての説明は省略する。但し、ビット変換回路30には、復号回路1を適用するシステムにおいて許容される最大長の送信フレームを格納することが可能な大きさの受信レジスタ、この受信レジスタの書き込み位置を指定するためのポインタ、後述する設定ビット値を記憶する記憶領域が少なくとも用意されているものとする。ビット変換回路30では、まず、待機状態信号JWがハイレベルであるか否かによって、シリアル信号SIを伝送する通信路が待機状態にあるか否かを判断するS110。通信路が待機状態であればS110:YES、次に、受信レジスタがクリア済みであるか否かを判断しS120、クリア済みであればS120:YES、S110に戻る。なお、受信レジスタがクリア済みであるか否かの判断は、例えば、ポインタが、受信レジスタの先頭を示していればクリア済みであると判断してもよいし、受信レジスタがクリアされた時にセットされ、一度でも受信レジスタへの書き込みが行われるとリセットされるフラグを用いて判断してもよい。一方、受信レジスタがクリア済みでなければS120:NO、受信レジスタの内容を、予め設定されたビット数例えば8ビットずつ、パラレルデータPOとして出力しS130、その後、受信レジスタの内容と、ポインタの値をクリアしてS140、S110に戻る。なお、S130では、受信レジスタの内容を、パラレルデータPOとして出力する代わりに、ビット変換回路30の外部からアクセス可能な記憶領域に移動させるようにしてもよい。先のS110にて、通信路は待機状態ではないと判断した場合はS110:NO、エッジ検出回路10にてエッジが検出されたか否かを判断しS150、エッジが検出されていなければS150:NO、S110に戻って、待機状態に変化するか、エッジが検出されるまで待機する。一方、エッジが検出されるとS150:YES、S140にて受信レジスタやポインタがクリアされた後に検出された最初のエッジであるか否かを判断しS160、最初のエッジであればS160:YES、まだ、エッジ間隔の判定結果が得られていないため、そのままS110に戻る。検出されたエッジが最初のエッジでなければS160:NO、シリアル信号SIの信号レベルを取得して、その反転値を設定ビット値として記憶するS170。そして、判定信号J5がハイレベルであるか否かを判断しS180、ハイレベルであればS180:YES、ポインタが示す位置から5ビット分だけ設定ビット値を受信レジスタに書き込むS190。判定信号J5がハイレベルではない場合S180:NO、判定信号J4がハイレベルであるか否かを判断しS200、ハイレベルであればS200:YES、ポインタが示す位置から4ビット分だけ設定ビット値を受信レジスタに書き込むS210。判定信号J4がハイレベルではない場合S200:NO、判定信号J3がハイレベルであるか否かを判断しS220、ハイレベルであればS220:YES、ポインタが示す位置から3ビット分だけ設定ビット値を受信レジスタに書き込むS230。判定信号J3がハイレベルではない場合S220:NO、判定信号J2がハイレベルであるか否かを判断しS240、ハイレベルであればS240:YES、ポインタが示す位置から2ビット分だけ設定ビット値を受信レジスタに書き込むS250。判定信号J2がハイレベルではない場合S240NO、ポインタが示す位置から1ビット分だけ設定ビット値を受信レジスタに書き込むS260。S190,S210,S230,S250,S260のいずれかで受信レジスタの書き込みが行われると、その書き込んだビット数だけポインタを進めてS270、S110に戻る。なお、ビット変換回路30は、S160~S270の処理を、想定されるエッジ間隔の最短時間即ち単位時間より短い時間で実行するように構成される。<効果>以上説明したように、復号回路1では、エッジ検出後の経過時間に応じて信号レベルが増大する計時信号STを生成し、その計時信号STの信号レベル充電電圧VCと予め設定された基準電圧Vref2~Vref6とを比較することで、エッジ間隔が単位時間の何倍、即ち何ビット分の長さに相当するかを判定し、その判定結果のビット数倍数だけ、設定ビット値を受信レジスタに順次書き込み、これをエッジが検出される毎に繰り返すことにより、シリアル信号SIを復号したビット列を生成するようにされている。従って、復号回路1によれば、2値符号で符号化されたシリアル信号SIの復号を、クロック信号を用いることなく実現しているため、クロック信号に従って動作するプロトコルコントローラ等を用いて復号を行う場合と比較して、消費電力を大幅に低減することができる。<ノードへの適用>ここで、図5~7は、復号回路1を用いて構成したノードの構成例を示すブロック図である。<適用例1>図5aに示すノード100は、マイクロコンピュータマイコンを中心に構成され、自ノードに割り当てられた制御処理、他のノードとの通信処理、自ノードの動作モードを制御する処理等を実行する主処理回路2と、CANプロトコルに従った通信を行う通信路LNに接続され、主処理回路2から与えられるデータ送信フレームTxDを通信路LNに適した伝送符号に符号化して出力すると共に、通信路LNを介して受信し復号したデータ受信フレームRxDを主処理回路2に供給するトランシーバ3とを備えている。なお、ノード100の動作モードは、主処理回路2やトランシーバ3の動作を、クロック信号を止めることによって停止させることで消費電力を低減する動作モードであるスリープモードと、ノード100全体が通常通りに動作する動作モードである通常モードとがる。なお、トランシーバ3は、主処理回路2から供給される起動/停止信号によって起動/停止が制御されるように構成されている。また、主処理回路2は、トランシーバ3を停止させた後、クロック信号の発生源の動作を停止させる処理を実行してマイコン自信の動作を停止することによってスリープモードに遷移する。また、スリープモードにある主処理回路2に、後述するウェイクアップ信号WUが入力されると、クロック信号の発生源が起動されることでマイコンが起動し、起動したマイコンの処理によってトランシーバ3を起動することによって通常モードに遷移するように構成されている。また、ノード100は、トランシーバ3の動作を停止させた時スリープモード時に動作して、通信路LN上の信号を取り込むレシーバ4と、レシーバ4が取り込んだ信号シリアル信号SIを復号する復号回路1と、復号回路1での復号結果パラレルデータPOに基づき、取り込んだ信号が自ノードを起動するための起動フレームであるか否かを判断し、起動フレームであれば、主処理回路2に対してウェイクアップ信号WUを出力するフレーム判定回路5と、主処理回路2,トランシーバ3,レシーバ4,復号回路1,フレーム判定回路5に対して電源供給を行う電源回路6とを備えている。このように構成されたノード100では、主処理回路2およびトランシーバ3が停止するスリープモード時には、レシーバ4を介して受信したシリアル信号SIを、復号回路1が復号し、その復号結果に基づいて、フレーム判定回路5が、起動フレーム受信の有無を判断するようにされている。従って、ノード100によれば、スリープモード時に、起動フレームの受信の有無を判定する際にクロック信号を必要としないため、スリープモード時の消費電力を低減することができる。<適用例2>図5bに示すノード101は、図5aに示したノード100とは、一部の構成が異なるだけであるため、その構成の異なる部分を中心に説明する。ノード101は、主処理回路2への電源供給ラインに挿入された電源スイッチ7と、トランシーバ3への電源供給ラインに挿入された電源スイッチ8とを備えており、これら電源スイッチ7,8は、フレーム判定回路5からの起動信号ウェイクアップ信号WUによってオンされ、主処理回路2からの停止信号によってオフするように構成されている。なお、主処理回路2やへの電源供給が停止すると、マイコンと共にクロック信号の発生源も同時に停止するため、スリープモードに遷移する際に、主処理回路2は、停止信号を出力する処理のみを実行すればよく、クロック信号の発生源を停止する処理を行う必要がない。また、主処理回路2への電源供給が開始されると、クロック信号の発生源も起動するため、ウェイクアップ信号WUを、主処理回路2に供給する必要がない。このように構成されたノード101では、ノード100と同様の効果が得られるだけでなく、動作モードを遷移させる時に、主処理回路2で実行すべき処理を簡略化することができる。<適用例3>図6aに示すノード102は、図5aに示したノード100とは、一部の構成が異なるだけであるため、その構成の異なる部分を中心に説明する。ノード102は、トランシーバ3の送信機能のみを用いると共に、レシーバ4,復号回路1は、スリープモードに限らず通常モードでも動作させ、更に、主処理回路2は、復号回路1での復号結果即ち、受信フレームを取得できるように構成されている。このように構成されたノード102では、ノード100と同様の効果が得られるだけでなく、レシーバ4や復号回路1の受信機能を有効利用することにより、回路構成特にトランシーバ3等を、簡略化することができる。<適用例4>図6bに示すノード103は、図5bに示したノード101とは、一部の構成が異なるだけであるため、その構成の異なる部分を中心に説明する。ノード103は、ノード102と同様に、トランシーバ3の送信機能のみを用いると共に、レシーバ4,復号回路1は、スリープモードに限らず通常モードでも動作させ、更に、主処理回路2は、復号回路1での復号結果受信フレームを取得できるように構成されている。このように構成されたノード103では、ノード101と同様の効果が得られるだけでなく、レシーバ4や復号回路1の受信機能を有効利用することにより、回路構成特にトランシーバ3等を、簡略化することができる。<適用例5>図7aに示すノード104は、自身が送信元となることがない受信専用ノードであり、図6aに示すノード102から、トランシーバ3を省略した構成を有している。但し、主処理回路2aは、マイクロコンピュータを用いることなく構成されている。<適用例6>図7bに示すノード105は、自身が送信元となることがない受信専用ノードであり、図6bに示すノード103から、トランシーバ3および電源スイッチ8を省略した構成を有している。但し、主処理回路2aは、ノード104と同様に、マイクロコンピュータを用いることなく構成されている。<適用例7>図7cに示すノード106は、図7aに示したノード104において、フレーム判定回路5を、複数のコマンド起動フレームを含んでもよいを識別できるように構成し、識別したコマンドに対応する指令が、主処理回路2aに供給され、主処理回路2aは、指令に応じた複数種類の制御を実行するように構成されている。<適用例8>図7dに示すノード107は、図7bに示したノード105いおいて、フレーム判定回路5を、起動フレーム以外の複数のコマンドを識別できるように構成し、識別したコマンドに対応する指令が、主処理回路2aに供給され、主処理回路2aは、指令に応じた複数種類の制御を実行するように構成されている。<発明との対応>本実施形態において、倍数判定回路22が判定回路、各倍数判定回路22における分圧回路221が判定閾値生成回路、比較器222が比較回路、S170の処理を実現する回路がレベル取得回路、コンデンサ211が容量性素子、定電流回路212およびスイッチ213が充電回路に相当する。また、フレーム判定回路5および主処理回路2,2aが処理実行手段に相当する。[第2実施形態]次に、第2実施形態の復号回路1aについて説明する。本実施形態の復号回路1aは、構成の一部と、ビット変換回路30の動作により実現される処理の一部が異なるだけであるため、これら相違点を中心に説明する。図8aは、復号回路1aの構成を示すブロック図であり、図8bは、第1実施形態の復号回路1を、持続時間判定回路20の詳細を省略して再掲したものである。図8からわかるように、復号回路1aでは、ビット変換回路30へのシリアル信号SIの供給が省略されている以外は、復号回路1と同様に構成されている。図9は、ビット変換回路30の動作により実現される処理の内容を示すフローチャートである。図9に示すように、図4に示したフローチャートと比較して、S140の後にS145が追加されていると共に、S170の代わりにS175が設けられている以外は同様である。即ち、通信路が待機状態でありS110:YES、且つレジスタクリア済みではないS120:NOの場合に、受信レジスタの内容を出力してS130、受信レジスタおよびポインタをクリアするS140ことに加えて、設定ビット値を待機状態の信号レベルを表す‘1’に初期化するS145処理を実行して、S110に戻る。また、待機状態ではなくS110:NO、エッジが検出されS150:YES、そのエッジがクリア後最初のエッジではないS160:NO場合、設定ビット値を反転させS175、以下、S180~S270の処理を実行する。つまり、設定ビット値を、実際に検出したシリアル信号SIの信号レベルに基づいて設定するのではなく、既知である待機状態の信号レベルを設定ビット値の初期値として設定し、以後、エッジが検出される毎に値を反転させて用いている。<効果>このように構成された復号回路1aは、復号回路1とは設定ビット値の取得方法が異なるだけであり、それ以外は、全く同様に動作するため、復号回路1と同様の効果を得ることができる。しかも、シリアル信号SIの信号レベルを検出する必要がない分だけ、回路構成を簡略化することができる。[第3実施形態]次に、第3実施形態の復号回路1bについて説明する。<全体構成>図10は、復号回路1bの全体構成を示す回路図を含んだブロック図である。本実施形態の復号回路1bは、第1実施形態の復号回路1とは、持続時間判定回路20aの構成、ビット変換回路30aに入出力される信号およびビット変換回路30aの動作により実現される処理の内容が異なるだけであるため、これら相違点を中心に説明する。図10に示すように、持続時間判定回路20aは、持続時間判定回路20におけるものと同様の計時信号発生回路21、SRフリップフロップ回路23、ORゲート24を備えている。但し、SRフリップフロップ回路23のセット入力となるパルス状の待機状態検出信号DWは、ビット変換回路30aから供給されるように構成されている。<倍数判定回路>そして、持続時間判定回路20aにおいて、倍数判定回路22の代わりに設けられた倍数判定回路25は、電源電圧VDDを分圧する一対の抵抗からなり基準電圧Vref2~Vref6を発生させる5個の分圧回路251~255と、選択信号SELに従って、基準電圧Vref2~Vref6のいずれか一つを選択する選択回路256と、選択回路256で選択された基準電圧Vrefkk=2,3,4,5,6が反転入力端子に印加され、計時信号STが非反転入力端子に印加されたコンパレータ257とからなり、コンパレータ257の出力をkビット判定信号Jkとしてビット変換回路30aに供給するように構成されている。<ビット変換回路>ビット変換回路30aには、シリアル信号SI,エッジ検出信号EGの他、判定信号J2~J5,JWの代わりにkビット判定信号Jkが入力される。そして、ビット変換回路30aは、選択信号SELや待機状態検出信号DWによって持続時間判定回路20aの動作を制御することで取得されるkビット判定信号Jkや、シリアル信号SI,エッジ検出信号EGに基づいてシリアル信号SIを復号し、パラレルデータPOとして出力する。以下、ビット変換回路30aの動作により実現される処理の内容を、図11に示すフローチャートに沿って説明する。ビット変換回路30aでは、まず、選択回路256が判定閾値Vref6を選択するように選択信号SEL設定しS410、kビット判定信号Jkここでは6ビット判定信号J6となるがハイレベルであるか否かによって、シリアル信号SIを伝送する通信路が待機状態にあるか否かを判断するS420。通信路が待機状態であればS410:YES、受信レジスタがクリア済みであるか否かを判断しS430、クリア済みであればS430:YES、S420に戻る。一方、受信レジスタがクリア済みでなければS430:NO、受信レジスタの内容を、予め設定されたビット数例えば8ビットずつ、パラレルデータPOとして出力するS440。その後、受信レジスタの内容と、ポインタの値をクリアしS450、更に、パルス状の待機状態検出信号DWを出力してS460、S420に戻る。この待機状態検出信号DWの出力により、SRフリップフロップ回路23の出力である待機状態信号JWはハイレベルとなる。先のS420にて、通信路は待機状態ではないと判断した場合はS420:NO、エッジ検出回路10にてエッジが検出されたか否かを判断しS470、エッジが検出されていなければS470:NO、S420に戻って、待機状態に変化するか、エッジが検出されるまで待機する。一方、エッジが検出されるとS470:YES、S450にて受信レジスタやポインタがクリアされた後に検出された最初のエッジであるか否かを判断しS480、最初のエッジであればS480:YES、まだ、エッジ間隔の判定結果が得られていないため、そのままS420に戻る。検出されたエッジが最初のエッジでなければS480:NO、シリアル信号SIの信号レベルを取得して、その反転値を設定ビット値として記憶しS490、選択回路256に選択させる判定閾値を指定するためのパラメータであるkを、k=5に設定するS500。そして、パラメータkに従って、選択回路256が判定閾値Vrefkを選択するように選択信号SELを設定しS510、kビット判定信号Jkがハイレベルであるか否かを判断するS520。kビット判定信号JkがハイレベルでなければS520:NO、パラメータkを1だけ減少させS530、パラメータkが1であるか否かを判断しS540、パラメータkが1でなければS540:NO、S510に戻る。一方、kビット判定信号Jkがハイレベルである場合S520:YESまたはパラメータkが1である場合S540:YESは、ポインタが示す位置からkビット分だけ設定ビット値を受信レジスタに書き込みS550、その書き込んだビット数だけポインタを進めてS560、S410に戻る。なお、ビット変換回路30aは、S480~S560の処理を、想定されるエッジ間隔の最短時間即ち単位時間より短い時間で実行するように構成される。また、S420~S450、S470~S490の処理は、ビット変換回路30におけるS110~S170の処理と同様のものである。<効果>このように構成された復号回路1bでは、倍数判定回路25を構成する比較器257の数を、復号回路1における倍数判定回路22と比較して、削減することができるため、復号回路1bを小型化することができる。[第4実施形態]次に第4実施形態の復号回路1cについて説明する。<全体構成>図12は、復号回路1cの全体構成を示す回路図を含んだブロック図である。本実施形態の復号回路1cは、第1実施形態の復号回路1とは、持続時間判定回路20bの構成、ビット変換回路30bに入出力される信号およびビット変換回路30bの動作により実現される処理の内容が異なるだけであるため、これら相違点を中心に説明する。図12に示すように、持続時間判定回路20bは、持続時間判定回路20におけるものと同様の計時信号発生回路21、ORゲート24を備えている。但し、ORゲート24の入力には、待機状態信号JWの代わりに、後述する1ビット判定信号J1が入力されるように構成されている。<倍数判定回路>そして、持続時間判定回路20bにおいて、倍数判定回路22の代わりに設けられた倍数判定回路26は、電源電圧VDDを分圧する一対の抵抗からなり基準電圧Vref1を発生させる分圧回路261と、分圧回路261が発生させた基準電圧Vref1が反転入力端子に印加され、計時信号STが非反転入力端子に印加されたコンパレータ262とからなり、コンパレータ262の出力を1ビット判定信号J1として出力するように構成されている。なお、基準電圧Vref1は、定電流源212が供給する電流の大きさ、コンデンサ211の容量に基づいて設定され、コンデンサ211を単位時間より所定時間だけ短い時間だけ連続充電すると、充電電圧VCが基準電圧Vref1に達するような大きさに設定されている。そして、所定時間は、少なくとも、待機時間の判定に用いるビット数をNここでは6として、単位時間をNで割った時間より短くなるように設定されている。また、持続時間判定回路20bは、複数の否定論理回路NOTゲートからなりエッジ検出信号EGを遅延させる遅延回路27と、1ビット判定信号J1をクロック入力、遅延回路27が出力する遅延エッジ検出信号DEGをクリア入力として動作する3ビットの同期カウンタからなるカウント回路28とを備え、カウント回路28の出力カウント値Q0~Q2を、ビット変換回路に供給するように構成されている。なお、カウント回路28は、カウント値が上限値Q0=Q1=Q2=1、即ち‘7’に達すると、以後、遅延エッジ検出信号DEGによって値がクリアされるまでの間、その上限値を保持或いはカウント動作を停止するように構成されている。また、遅延回路27は、1ビット判定信号J1がハイレベルに変化するタイミングと、エッジ検出信号EGがハイレベルになるタイミングが接近している場合に、カウント回路28を確実に動作させるためのものであり、カウント値が確定してからクリアされるまでの時間は、ビット変換回路30bにてカウント値を確実に認識できる時間が確保されるように設定される。<持続時間判定回路の動作>図13は、持続時間判定回路20bの動作例を示すタイミング図である。図13に示すように、カウント値Q0~Q1が6以上を示す待機状態の時に、シリアル信号SIがロウレベルに変化し、エッジ検出信号EGのパルスが発生すると時刻t11、カウント値Q0~Q1がクリアされると共に、充電電圧VCも接地レベルにリセットされる。その後、時間の経過と共に充電電圧VCは増大して、基準電圧Vref1に達すると時刻t12、1ビット判定信号J1がハイレベルとなり、これによりカウント値Q0~Q1がカウントアップされると共に充電電圧VCがリセットされる。また、充電電圧VCがリセットされることにより、1ビット判定信号J1がロウレベルに戻る。このため、1ビット判定信号J1はパルス状の信号となる。その後、シリアル信号SIが1ビット幅に相当する時間単位時間の1倍でハイレベルに変化すると時刻t13、カウント値Q0~Q1がクリアされると共に、充電電圧VCがリセットされる。この時、ビット変換回路30bでは、エッジ検出信号EGのタイミングで、このタイミングより遅延回路27での遅延時間分だけ長く保持されるカウント値Q0~Q2ここでは1を取り込む。その後、シリアル信号SIが4ビット幅に相当する時間単位時間の4倍でハイレベルに変化した時には時刻t14、基準電圧Vref1に達する毎にリセットされる充電電圧VCは、時刻t13~t14の間に、4回基準電圧Vref1に達しているため、カウント値Q0~Q2は4になっており、この値が、ビット変換回路30bに取り込まれると共に、カウント値Q0~Q2のクリア,充電電圧VCのリセットが行われる。また、シリアル信号SIがロウレベルからハイレベルに変化してから時刻t15、ハイレベルが保持され状態が継続し、充電電圧VCが基準電圧Vref1に7回到達するとt16、以後、シリアル信号SIのハイレベルが保持されている限り、カウント値Q0~Q2も上限値である7のまま保持される。<ビット変換回路>図12に戻り、ビット変換回路30bには、シリアル信号SI,エッジ検出信号EGの他、判定信号J2~J5,JWの代わりに、カウント回路28のカウント値Q0~Q2が入力される。そして、ビット変換回路30bは、これらシリアル信号SI,エッジ検出信号EG,に基づいて、シリアル信号SIを復号し、パラレルデータPOとして出力する。以下、ビット変換回路30bの動作により実現される処理の内容を、図14に示すフローチャートに沿って説明する。ビット変換回路30bでは、まず、カウント値Q0~Q2が6以上であるか否かによって、シリアル信号SIを伝送する通信路が待機状態にあるか否かを判断するS610。通信路LNが待機状態であればS610:YES、受信レジスタがクリア済みであるか否かを判断しS620、クリア済みであればS620:YES、S610に戻る。一方、受信レジスタがクリア済みでなければS620:NO、受信レジスタの内容を、予め設定されたビット数例えば8ビットずつ、パラレルデータPOとして出力しS630、その後、受信レジスタの内容と、ポインタの値をクリアしてS640、S610に戻る。先のS610にて、通信路は待機状態ではないと判断した場合はS610:NO、エッジ検出回路10にてエッジが検出されたか否かを判断しS650、エッジが検出されていなければS650:NO、S610に戻って、待機状態に変化するか、エッジが検出されるまで待機する。一方、エッジが検出されるとS650:YES、カウント値Q0~Q2がクリアされる前に取り込んだカウント値Q0~Q2を設定ビット数として記憶するS660。そして、S640にて受信レジスタやポインタがクリアされた後に検出された最初のエッジであるか否かを判断しS670、最初のエッジであればS670:YES、まだエッジ間隔の判定結果が得られていないため、そのままS610に戻る。検出されたエッジが最初のエッジでなければS670:NO、シリアル信号SIの信号レベルを取得して、その反転値を設定ビット値として記憶するS680。そして、設定ビット数だけ、設定ビット値を受信レジスタに書き込みS690、その設定ビット数だけポインタを進めてS700、S610に戻る。<効果>以上説明したように復号回路1cによれば、持続時間判定回路20bから供給されるカウント値Q0~Q2を、そのままエッジ間隔のビット数として用いることができるため、ビット変換回路30bの構成を簡略化することができる。なお、本実施形態において、1ビット判定信号J1に基づいてクリア信号SCを生成するORゲート24がリセット回路に相当する。[第5実施形態]次に第5実施形態の復号回路1dについて説明する。<全体構成>図15は、復号回路1dの全体構成を示すブロック図である。本実施形態の復号回路1dは、第4実施形態の復号回路1cとは、持続時間判定回路20bの構成が異なるだけであるため、この相違点を中心に説明する。図15に示すように、持続時間判定回路20cは、持続時間判定回路20におけるものと同様の計時信号発生回路21、遅延回路27、カウント回路28を備えている。但し、ORゲート24が省略され、計時信号発生回路21のスイッチ213は、エッジ検出信号EGのみによって動作するように構成されている。<倍数判定回路>そして、持続時間判定回路20cにおいて、倍数判定回路26の代わりに設けられた倍数判定回路29は、電源電圧VDDを分圧する一対の抵抗からなり基準電圧Vref1~Vref6を発生させる6個の分圧回路291~296と、基準電圧Vref1~Vref6のいずれか一つを選択する選択回路297と、選択回路297で選択された基準電圧Vrefkk=1,2,3,4,5,6が反転入力端子に印加され、計時信号STが非反転入力端子に印加されたコンパレータ298とからなり、コンパレータ298の出力である判定信号Jxを、カウント回路28のクロックおよび選択回路297の選択信号として供給するように構成されている。また、選択回路297は、判定信号Jxがロウレベルからハイレベルに変化する毎に、値の小さい基準電圧Vref1から値の大きい基準電圧Vref6に向けて順番に設定を切り替えると共に、エッジ検出信号EGがハイレベルになると、基準電圧Vref1に設定を初期化するように構成されている。<持続時間判定回路の動作>図16は、持続時間判定回路20cの動作例を示すタイミング図である。図16に示すように、カウント値Q0~Q1が6を示す待機状態の時に、シリアル信号SIがロウレベルに変化し、エッジ検出信号EGのパルスが発生すると時刻t21、カウント値Q0~Q1がクリアされると共に、充電電圧VCも接地レベルにリセットされ、更に、選択回路297が基準電圧Vref1を選択する設定に初期化される。その後、時間の経過と共に充電電圧VCが増大して、基準電圧Vref1に達すると時刻t22、判定信号Jxがハイレベルとなり、これによりカウント値Q0~Q1がカウントアップされると共に、選択回路297の設定が、一つ大きい基準電圧Vref2に切り替わり、これに伴って判定信号Jxはロウレベルに戻る。このため判定信号Jxはパルス状の信号となる。その後、シリアル信号SIが1ビット幅に相当する時間単位時間の1倍でハイレベルに変化すると時刻t23、ビット変換回路30bにカウント値Q0~Q1が取り込まれると共に、充電電圧VCのリセット、選択回路297の設定の初期化が行われ、更に、遅延回路27での遅延時間だけ遅延したタイミングでカウント値Q0~Q1がクリアされる。その後、シリアル信号SIが4ビット幅に相当する時間単位時間の4倍でハイレベルに変化した時には時刻t24、充電電圧VCは、基準電圧Vref4を超える大きさとなっている。つまり、時刻t23~t24の間に、充電電圧VCが基準電圧Vref1,Vref2,Vref3,Vref4に達する毎に、パルス状の判定信号Jxが出力されるため、カウント値Q0~Q2は4になり、この値が、時刻t24にてビット変換回路30bに取り込まれることになる。また、シリアル信号SIがロウレベルからハイレベルに変化してから時刻t25、ハイレベルが保持され状態が継続し、充電電圧VCが基準電圧Vref6に到達するとt26、この時点でカウント値Q0~Q2は6となり、以後、シリアル信号SIのハイレベルが保持されている限り、カウント値Q0~Q2は6のまま保持される。<効果>以上説明したように、復号回路1dによれば、判定の対象となるビット幅毎に、異なる基準電圧Vref1~Vref6を用いて判定しているため、どのビット幅も安定した判定結果を得ることができる。即ち、復号回路1cのように、基準電圧Vref1だけを用いてビット幅を判定する場合、基準電圧Vref1は、コンデンサ211を単位時間より所定時間だけ短い時間だけ連続充電した時に充電電圧VCが達するような大きさに設定されているため、これを繰り返し用いるほど即ち、エッジ間隔が広いほど、所定時間分の誤差が蓄積されてしまい、判定信号Jxがハイレベルになるタイミング、即ち、カウント値Q0~Q2をカウントアップするタイミングがずれてしまうが、復号回路1dではこのような不都合を解消できるのである。[他の実施形態]以上、本発明のいくつかの実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において様々な態様にて実施することが可能である。例えば、第1実施形態にて記載したノード100~107を構成する復号回路1は、第2~第5実施形態の復号回路1a~1dのいずれかに置き換えてもよい。第3~第5実施形態の復号回路1b~1dでは、設定ビット値をシリアル信号SIの信号レベルを検出して設定する代わりに、第2実施形態の復号回路1aの場合と同様に、待機状態における既知の信号レベルと、エッジの検出結果から設定するように構成してもよい。第4および第5実施形態の復号回路1c,1dでは、待機状態の時にも、計時信号発生回路21が充電動作を行うように構成されているが、第2実施形態の復号回路1aのように、ビット変換回路30bから、待機状態を検出したことを示す信号を出力させ、その信号によって、待機状態の間は、ビット変換回路21のスイッチ213を接地側に保持するように構成してもよい。また、上記実施形態は、シリアル信号SIにおいては6ビット以上同一レベルが継続することがないことを前提として、基準電圧Vrefkの数や、カウント回路28のビット数を設定したが、これらの数は、シリアル信号SIの規定に従って変化させてもよいことは言うまでもない。"