"データ信号と前記データ信号をサンプルするタイミングを示すクロック信号とを出力する被試験デバイスを試験する試験装置であって、前記データ信号をバッファリングするバッファ部と、当該試験装置の試験周期毎に、制御信号および前記データ信号の期待値を発生するパターン発生部と、前記試験周期毎に、前記制御信号が前記バッファ部からのデータの読出しを指示することを条件として、前記バッファ部から前記データ信号を読み出す読出制御部と、前記読出制御部により読み出された前記データ信号と前記パターン発生部から発生された前記期待値とを比較する判定部と、を備える試験装置。前記パターン発生部は、前記制御信号として、前記バッファ部から前記データ信号を読み出すか否かを示す読出フラグ、および、前記判定部に前記データ信号と前記期待値とを比較させるか否かを示す比較フラグとを、前記試験周期毎に発生し、前記読出制御部は、前記試験周期毎に、前記読出フラグが前記データ信号の読出しを指示していることを条件として、前記バッファ部から前記データ信号を読み出し、前記判定部は、前記試験周期毎に、前記比較フラグが前記データ信号と前記期待値との比較を指示していることを条件として、前記読出制御部により読み出された前記データ信号と前記期待値とを比較する請求項1に記載の試験装置。当該試験装置は、前記パターン発生部により試験周期毎に実行される試験命令のそれぞれに対応して、前記読出フラグおよび前記比較フラグを記憶するパターンメモリを更に備え、前記パターン発生部は、前記試験周期毎に前記パターンメモリに記憶された前記試験命令を実行して期待値を発生するとともに、実行する前記試験命令に対応する前記読出フラグおよび前記比較フラグを発生する請求項2に記載の試験装置。前記読出制御部は、前記バッファ部に書き込まれた順に前記データ信号を前記バッファ部から読み出し、当該試験装置は、前記読出制御部による前記バッファ部からの前記データ信号の読出位置が、前記バッファ部に書き込まれた前記データ信号の書込位置を追い越して読み出したことを検出するアンダーフロー検出部を更に備える請求項1から3の何れか1項に記載の試験装置。前記バッファ部は、前記被試験デバイスから連続して出力された複数のデータ信号を受け取ってバースト書込をし、前記読出制御部は、前記バッファ部が前記バースト書込をした連続した複数のデータ信号を、連続した複数の試験周期にわたりバースト読出をし、前記アンダーフロー検出部は、前記読出制御部により前記データ信号のバースト読出が終了する毎に、前記バッファ部における最終書込位置と最終読出位置とを比較してアンダーフローを検出する請求項4に記載の試験装置。当該試験装置は、前記クロック信号に応じたタイミングで前記データ信号を取得するか、前記試験周期に応じたタイミング信号のタイミングで前記データ信号を取得するかを指定する指定部を更に備え、前記バッファ部は、前記クロック信号のタイミングで前記データ信号を取得することが前記指定部により指定された場合、前記クロック信号に応じたタイミングで前記データ信号を取得し、前記タイミング信号のタイミングで前記データ信号を取得することが前記指定部により指定された場合、前記タイミング信号に応じたタイミングで前記データ信号を取得し、前記読出制御部は、前記試験周期毎に、前記バッファ部から前記データ信号を読み出す請求項1から5の何れか1項に記載の試験装置。当該試験装置は、双方向バスを介して前記被試験デバイスとデータ信号およびクロック信号を授受する請求項1から6の何れか1項に記載の試験装置。前記被試験デバイスは、双方向バスを介してデータ信号およびクロック信号を授受するメモリデバイスである請求項1から7の何れか1項に記載の試験装置。データ信号と前記データ信号をサンプルするタイミングを示すクロック信号とを出力する被試験デバイスを試験する試験装置における試験方法であって、前記試験装置は、前記クロック信号のタイミングにおいて取得された前記データ信号をバッファリングするバッファ部と、当該試験装置の試験周期毎に、制御信号および前記データ信号の期待値を発生するパターン発生部と、を備え、前記試験周期毎に、前記制御信号が前記バッファ部からのデータの読出しを指示することを条件として、前記バッファ部から前記データ信号を読み出し、読み出された前記データ信号と前記パターン発生部から発生された前記期待値とを比較する試験方法。ところで、このようなインターフェイスを採用する被試験デバイスを試験する場合、サンプリングしたデータ値を一旦バッファに格納した後に読み出して期待値と比較する。しかし、試験装置は、データ値をバッファから読み出すタイミングが早いと、サンプリングしたデータ値がバッファに格納される前に読み出し処理がされてしまい、正確な試験をすることができない。また、試験装置は、データ値をバッファから読み出すタイミングが遅いと、バッファがオーバーフローしてしまい、正確な試験をすることができない。従って、試験装置は、適切なタイミングにおいて、適切なデータ数のデータをバッファから読み出さなければならない。上記課題を解決するために、本発明の第1の態様においては、データ信号と前記データ信号をサンプルするタイミングを示すクロック信号とを出力する被試験デバイスを試験する試験装置であって、前記データ信号をバッファリングするバッファ部と、当該試験装置の試験周期毎に、制御信号および前記データ信号の期待値を発生するパターン発生部と、前記試験周期毎に、前記制御信号が前記バッファ部からのデータの読出しを指示することを条件として、前記バッファ部から前記データ信号を読み出す読出制御部と、前記読出制御部により読み出された前記データ信号と前記パターン発生部から発生された前記期待値とを比較する判定部と、を備える試験装置、および、このような試験装置における試験方法を提供する。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。図1は、被試験デバイス200、および、被試験デバイス200を試験する本実施形態に係る試験装置10を示す。図2は、被試験デバイス200から出力されるデータ信号およびクロック信号のタイミングを示す。本実施形態に係る試験装置10は、被試験デバイス200を試験する。本実施形態において、被試験デバイス200は、双方向バスであるDDRDoubleDataRateインターフェイスを介して、他のデバイスとデータを授受する。DDRインターフェイスは、複数本のデータ信号DQと、データ信号DQをサンプルするタイミングを示すクロック信号DQSとを並行して転送する。本例において、DDRインターフェイスは、例えば図2に示されるように、4本のデータ信号DQ0、DQ1、DQ2、DQ3に対して1本のクロック信号DQSを転送する。また、DDRインターフェイスは、クロック信号DQSのレートに対して、クロック信号DQSに同期した2倍のレートのデータ信号DQを転送する。本実施形態において、被試験デバイス200は、例えば不揮発性のメモリデバイスであって、DDRインターフェイスを介して、他の制御用デバイスからデータの書き込みおよび読み出しがされる。本実施形態に係る試験装置10は、このような双方向バスであるDDRインターフェイスを介して被試験デバイス200とデータ信号DQおよびクロック信号DQSを授受して、被試験デバイス200を試験する。さらに、試験装置10は、ライトイネーブル信号およびリードイネーブル信号等の制御用信号も被試験デバイス200との間で授受する。図3は、本実施形態に係る試験装置10の構成を示す。試験装置10は、複数のデータ端子12と、クロック端子14と、タイミング発生部22と、パターンメモリ23と、パターン発生部24と、複数のデータ用コンパレータ32と、クロック用コンパレータ34と、クロック生成部36と、複数のデータ取得部38と、読出制御部40と、判定部42と、試験信号供給部44と、指定部48とを備える。複数のデータ端子12のそれぞれは、双方向バスであるDDRインターフェイスを介して、被試験デバイス200におけるデータ信号の入出力端子に接続される。本例においては、試験装置10は、4つのデータ端子12を備える。4つのデータ端子12のぞれぞれは、被試験デバイス200における4本のデータ信号DQ0,DQ1,DQ2,DQ3のそれぞれの入出力端子に、DDRインターフェイスを介して接続される。クロック端子14は、DDRインターフェイスを介して被試験デバイス200におけるクロック信号DQSの入出力端子に接続される。タイミング発生部22は、当該試験装置10の内部において発生される基準クロックに基づき、当該試験装置10の試験周期に応じたタイミング信号を発生する。タイミング発生部22は、一例として、試験周期に同期したタイミング信号を発生する。パターンメモリ23は、パターン発生部24により試験周期毎に実行される試験命令の命令列を記憶する。また、パターンメモリ23は、試験命令のそれぞれに対応して期待値パターンおよび試験パターンを記憶する。期待値パターンは、被試験デバイス200から送信されるデータ信号の期待値を表す。試験パターンは、当該試験装置10から被試験デバイス200へと送信する信号の波形を表す。また、パターンメモリ23は、試験命令のそれぞれに対応して、当該試験装置10の動作を制御するための制御データを記憶する。制御データは、一例として、データ取得部38内のバッファ部58からデータ信号を読み出すか否かを示す読出フラグ、および、判定部42にデータ信号と期待値とを比較させるか否かを示す比較フラグを含む。パターン発生部24は、パターンメモリ23に記憶されている命令列に含まれる試験命令を試験周期毎に順次に実行する。そして、パターン発生部24は、試験周期毎に、実行する試験命令に対応付けられている試験パターンおよび期待値パターンを発生する。パターン発生部24は、発生した試験パターンを試験信号供給部44に供給する。また、パターン発生部24は、発生した期待値パターンを判定部42に供給する。さらに、パターン発生部24は、試験周期毎に、実行する試験命令に対応付けられている制御データに応じて、当該試験装置10内の各部を制御するための制御信号を発生する。パターン発生部24は、一例として、制御信号として、バッファ部58からデータ信号を読み出すか否かを示す読出フラグ、および、判定部42にデータ信号と期待値とを比較させるか否かを示す比較フラグとを、試験周期毎に発生する。そして、パターン発生部24は、発生した制御信号を対応するブロックに供給する。パターン発生部24は、一例として、読出フラグを読出制御部40に供給し、比較フラグを判定部42に供給する。複数のデータ用コンパレータ32は、DDRインターフェイスを介して被試験デバイス200との間で授受する複数のデータ信号のそれぞれに対応して設けられる。本例においては、試験装置10は、4本のデータ信号DQ0,DQ1,DQ2,DQ3のそれぞれに対応する4つのデータ用コンパレータ32を備える。複数のデータ用コンパレータ32のそれぞれは、被試験デバイス200から出力された対応するデータ信号を、対応するデータ端子12を介して受信する。複数のデータ用コンパレータ32のそれぞれは、受信したデータ信号を予め定められた閾値レベルと比較して論理値化し、論理値化したデータ信号を出力する。クロック用コンパレータ34は、DDRインターフェイスを介して被試験デバイス200との間で授受するクロック信号DQSに対応して設けられる。クロック用コンパレータ34は、被試験デバイス200から出力された対応するクロック信号を、対応するクロック端子14を介して受信する。そして、クロック用コンパレータ34は、受信したクロック信号を予め定められた閾値レベルと比較して論理値化し、論理値化したクロック信号を出力する。クロック生成部36は、クロック用コンパレータ34により論理値化されたクロック信号に基づき、被試験デバイス200から出力されたデータ信号をサンプルするためのサンプリングクロックを生成する。本例においては、クロック生成部36は、クロック信号の2倍のレートのサンプリングクロックを生成する。複数のデータ取得部38は、被試験デバイス200がDDRインターフェイスを介して出力する複数のデータ信号のそれぞれに対応して設けられる。本例においては、試験装置10は、4本のデータ信号DQ0,DQ1,DQ2,DQ3のそれぞれに対応する4つのデータ取得部38を備える。複数のデータ取得部38のそれぞれは、被試験デバイス200が出力するデータ信号を、クロック信号に応じたサンプリングクロックのタイミング、または、当該試験装置10の試験周期に応じたタイミング信号のタイミングで取得する。本実施形態においては、複数のデータ取得部38のそれぞれは、クロック生成部36により生成されたサンプリングクロックのタイミング、または、タイミング発生部22が発生したタイミング信号のタイミングの何れかにおいて、対応するデータ信号のデータ値を取得する。複数のデータ取得部38は、サンプリングクロックまたはタイミング信号の何れのタイミングでデータ信号を取得するかは、指定部48による指定に応じて切り替える。複数のデータ取得部38のそれぞれは、バッファ部58を有する。バッファ部58は、取得されたデータ信号をバッファリングする。読出制御部40は、複数のデータ取得部38のそれぞれのバッファ部58にバッファリングされているデータ信号を、タイミング発生部22から発生されるタイミング信号のタイミングで読み出す。そして、読出制御部40は、読み出したデータ信号を判定部42へと供給する。この場合において、読出制御部40は、試験周期毎に、読出フラグがデータ信号の読出しを指示していることを条件として、それぞれのバッファ部58からデータ信号を読み出す。判定部42は、読出制御部40により読み出されたデータ信号とパターン発生部から発生された期待値とを比較する。この場合において、判定部42は、試験周期毎に、比較フラグがデータ信号と期待値との比較を指示していることを条件として、読出制御部40により読み出されたデータ信号と期待値とを比較するそして、判定部42は、データ信号を期待値と比較した結果に基づいて、被試験デバイス200の良否を判定する。試験信号供給部44は、パターン発生部24が発生した試験パターンに応じて被試験デバイス200に対して試験信号を供給する。本実施形態において、試験信号供給部44は、試験信号として、複数のデータ信号を、双方向バスであるDDRインターフェイスを介して被試験デバイス200に出力するとともに、出力したデータ信号のサンプルタイミングを示すクロック信号をDDRインターフェイスを介して被試験デバイス200に出力する。即ち、試験信号供給部44は、複数のデータ信号DQ0、DQ1、DQ2、DQ3を複数のデータ端子12を介して被試験デバイス200に出力するとともに、クロック信号DQSをクロック端子14を介して被試験デバイス200に出力する。さらに、試験信号供給部44は、データの出力を許可するリードイネーブル信号を、制御用信号として被試験デバイス200に供給する。これにより、試験信号供給部44は、被試験デバイス200から内部に記憶したデータを含むデータ信号DQをDDRインターフェイスを介して出力させることができる。指定部48は、データ取得部38がクロック信号に応じたタイミングでデータ信号を取得するか、試験周期に応じたタイミング信号のタイミングでデータ信号を取得するかを指定する。指定部48は、一例として、データ取得部38に対して、試験プログラムの実行に応じて、クロック信号に応じたタイミングでデータ信号を取得するか、タイミング信号に応じたタイミングでデータ信号を取得するかを指定する。バッファ部58は、クロック信号のタイミングでデータ信号を取得することが指定部48により指定された場合、クロック信号に応じたタイミングでデータ信号を取得する。また、バッファ部58は、タイミング信号のタイミングでデータ信号を取得することが指定部48により指定された場合、タイミング信号に応じたタイミングでデータ信号を取得する。図4は、クロック生成部36の構成の一例、および、データ取得部38の構成の一例を示す。図5は、データ信号、クロック信号、遅延信号、第1ストローブ信号、第2ストローブ信号、および、サンプリングクロックのタイミングの一例を示す。データ取得部38は、図5のAに示されるような、予め定められたデータレートで伝送されるデータ値を含むデータ信号DQを入力する。そして、データ取得部38は、データ信号DQに含まれる各データ値を、クロック生成部36により生成されるサンプリングクロックのタイミングで順次にサンプルする。クロック生成部36は、一例として、遅延器62と、ストローブ発生部64と、合成部66とを有する。遅延器62は、一例として、図5のBに示されるような、被試験デバイス200から出力された、データ信号DQの2倍のレートのクロック信号DQSを入力する。そして、遅延器62は、図5のCに示すような、入力したクロック信号DQSを当該クロック信号DQSの1/4の周期分の時間遅延した遅延信号を出力する。ストローブ発生部64は、図5のDに示されるように、遅延信号の立ち上がりエッジにおいて微小時間幅のパルスを有する第1ストローブ信号を発生する。これにより、クロック生成部36は、データ信号DQにおける奇数番目のデータ値をサンプルするタイミングを示す第1ストローブ信号を出力することができる。また、ストローブ発生部64は、図5のEに示されるような、遅延信号の立下りエッジにおいて微小時間幅のパルスを有する第2ストローブ信号を発生する。これにより、クロック生成部36は、データ信号DQにおける偶数番目のデータ値をサンプルするタイミングを示す第2ストローブ信号を出力することができる。なお、第1ストローブ信号がデータ信号DQにおける偶数番目のデータをサンプルするタイミングを示し、第2ストローブ信号がデータ信号DQにおける奇数番目のデータをサンプルするタイミングを示してもよい。合成部66は、図5のFに示されるような、第1ストローブ信号および第2ストローブ信号を合成したサンプリングクロックを出力する。合成部66は、一例として、第1ストローブ信号および第2ストローブ信号を論理和演算したサンプリングクロックを出力する。これにより、合成部66は、データ信号DQに含まれる各データ値におけるアイ開口の略中心のタイミングを示すサンプリングクロックを出力することができる。また、データ取得部38は、第1取得部51と、第2取得部52と、データセレクタ54と、クロックセレクタ56と、バッファ部58とを有する。第1取得部51は、図5のAに示されるデータ信号DQの各データ値を、図5のFのサンプリングクロックのタイミングにおいて取得する。第1取得部51は、一例として、奇数側フリップフロップ72と、偶数側フリップフロップ74と、マルチプレクサ76とを含む。奇数側フリップフロップ72は、被試験デバイス200から出力されたデータ信号DQのデータ値を第1ストローブ信号のタイミングにおいて取得して内部に保持する。偶数側フリップフロップ74は、被試験デバイス200から出力されたデータ信号DQのデータ値を第2ストローブ信号のタイミングにおいて取得して内部に保持する。マルチプレクサ76は、奇数側フリップフロップ72が保持するデータ信号DQのデータ値と、偶数側フリップフロップ74が保持するデータ信号DQのデータ値とを、サンプリングクロックのタイミングにおいて交互に選択して、データセレクタ54を介してバッファ部58へと供給する。これにより、第1取得部51は、クロック生成部36により生成されたサンプリングクロックに応じたタイミングでデータ信号DQのデータ値を取得することができる。第2取得部52は、図5のAに示されるデータ信号DQの論理値を、タイミング発生部22により発生されるタイミング信号に応じたタイミングにおいて取得する。タイミング発生部22により発生されるタイミング信号のレートは、一例として、被試験デバイス200から出力されるデータ信号DQおよびクロック信号DQSのレートよりも高い。この場合、第2取得部52は、データ信号DQの波形を表すデータ列を取得することができる。第2取得部52は、一例として、少なくとも1つのフリップフロップ82を有する。フリップフロップ82は、タイミング発生部22から発生されるタイミング信号のタイミングにおいて、データ信号DQのデータ値を取り込む。データセレクタ54は、指定部48による指定に応じて、第1取得部51により取得されたデータ値または第2取得部52により取得されたデータ値の何れか一方を選択して、バッファ部58に供給する。データセレクタ54は、指定部48がサンプリングクロックに応じたタイミングでデータ信号を取得することを指定している場合には、第1取得部51から出力されたデータ値をバッファ部58へと転送する。また、データセレクタ54は、指定部48がタイミング信号に応じたタイミングでデータ信号を取得することを指定している場合には、第2取得部52から出力されたデータ値をバッファ部58へと転送する。クロックセレクタ56は、指定部48による指定に応じて、クロック生成部36により生成されたサンプリングクロックまたはタイミング発生部22から発生されるタイミング信号の何れか一方を選択してバッファ部58に供給する。クロックセレクタ56は、指定部48がサンプリングクロックに応じたタイミングでデータ信号を取得することを指定している場合には、クロック生成部36により生成されたサンプリングクロックをバッファ部58へ供給する。また、クロックセレクタ56は、指定部48がタイミング信号に応じたタイミングでデータ信号を取得することを指定している場合には、タイミング発生部22により発生されたタイミング信号をバッファ部58へ供給する。バッファ部58は、複数のエントリを有する。バッファ部58は、データセレクタ54から転送されたデータ値を、クロックセレクタ56から出力された信号のタイミングで順次に各エントリにバッファリングする。即ち、バッファ部58は、指定部48がサンプリングクロックに応じたタイミングでデータ信号DQを取得することを指定している場合には、第1取得部51のマルチプレクサ76から順次に出力されるデータ信号DQのデータ値を、クロック生成部36により生成されたサンプリングクロックのタイミングで順次に各エントリにバッファリングする。または、バッファ部58は、指定部48がタイミング信号に応じたタイミングでデータ信号DQを取得することを指定している場合には、第2取得部52から順次に出力されるデータ信号DQのデータ値を、タイミング発生部22により発生されたタイミング信号のタイミングで順次に各エントリにバッファリングする。さらに、バッファ部58は、各エントリにバッファリングしたデータ信号DQのデータ値を、読出制御部40から与えられる読出制御信号のタイミングで、入力順に各エントリから出力する。そして、バッファ部58は、出力したデータ信号DQのデータ値を読出制御部40に供給する。このようなクロック生成部36およびデータ取得部38は、被試験デバイス200から出力されたデータ信号DQを、クロック信号DQSに応じたタイミングまたは当該試験装置10の内部において発生されたタイミング信号のタイミングの何れか一方で取得して、バッファ部58に格納することができる。そして、クロック生成部36およびデータ取得部38は、被試験デバイス200から出力されたデータ信号DQをクロック信号DQSに応じたタイミング取得した場合には、取得したデータ信号DQの各データ値を、当該試験装置10の内部クロックに基づき発生されるタイミング信号のタイミングに乗せ替えて出力することができる。図6は、メモリデバイスである被試験デバイス200の機能試験をする場合のタイミングチャートを示す。被試験デバイス200は、双方向バスであるDDRインターフェイスを介して他のデバイスとデータを授受するメモリデバイスである。メモリデバイスである被試験デバイス200を試験する場合、試験装置10は次のような動作をする。まず、ステップS21において、試験装置10は、被試験デバイス200における試験対象となるアドレス領域に対して、予め定められたデータを書き込む。続いて、ステップS22において、試験装置10は、被試験デバイス200における試験対象となるアドレス領域に書き込まれたデータを読み出す。そして、ステップS22に並行して、ステップS23において、試験装置10は、読み出したデータを期待値と比較して、被試験デバイス200における試験対象となるアドレス領域が正常に動作しているか否かを判定する。試験装置10は、このような処理を被試験デバイス200における全てのアドレス領域に対して実行することにより、被試験デバイス200の良否を判定することができる。図7は、読み出し処理時において、試験装置10から被試験デバイス200へ送信されるコマンドおよびリードイネーブル信号、被試験デバイス200から試験装置10へ送信されるクロック信号およびデータ信号、マスク信号およびサンプリングクロックのタイミング、並びに、バッファ部58から判定部42へと転送されるデータのタイミングの一例を示す。メモリデバイスである被試験デバイス200からDDRインターフェイスを介してデータを読み出す場合、試験装置10は次のような動作をする。まず、試験装置10の試験信号供給部44は、被試験デバイス200に対してデータ信号の出力を指示するコマンド例えばリードコマンドを表すデータ信号およびクロック信号を、DDRインターフェイスを介して被試験デバイス200に出力する時刻t31。続いて、試験信号供給部44は、被試験デバイス200に対して、データの出力を許可するリードイネーブル信号を供給する時刻t32。続いて、リードコマンドが与えられた被試験デバイス200は、リードコマンドが与えられてから一定時間経過後、リードコマンドに示されたアドレスに記憶されたデータ値を含んだデータ信号DQを、DDRインターフェイスを介して出力する時刻t35。これとともに、被試験デバイス200は、データ信号DQのサンプルタイミングを示すクロック信号DQSをDDRインターフェイスを介して出力する時刻t35。そして、被試験デバイス200は、一定のデータ数のデータ信号DQを出力すると、データ信号DQおよびクロック信号DQSの出力を終了する時刻t37。なお、被試験デバイス200は、データ信号DQの出力期間時刻t35~t37の間以外の期間においては、データ信号DQの入出力端子をドライブせず、ハイインピーダンスHiZとしている。また、被試験デバイス200は、データ信号DQの出力期間時刻t35~t37の間より前の一定期間時刻t33~時刻t35においては、クロック信号DQSを予め定められた信号レベル、例えばロー論理レベルに固定する。また、被試験デバイス200は、クロック信号DQSを予め定められた信号レベルに固定している期間より前時刻t33より前、および、データ信号DQの出力期間より後時刻t37より後においては、クロック信号DQSの入出力端子をドライブせず、ハイインピーダンスHiZとしている。そして、試験装置10のデータ取得部38は、被試験デバイス200がデータ信号を出力している期間時刻t35~t37の間において、被試験デバイス200から出力されたクロック信号DQSのタイミングで、データ信号DQの各データ値を順次に取り込む。データ取得部38は、取り込んだデータを各エントリに順次にバッファリングする。以上のように試験装置10は、読み出し処理において、メモリデバイスである被試験デバイス200からDDRインターフェイスを介してデータ信号DQを読み出して、クロック信号DQSのタイミングでデータ信号DQのデータ値を取り込むことができる。図8は、パターンメモリ23に記憶される試験命令、制御信号、試験パターンおよび期待値パターンの一例を示す。パターンメモリ23には、パターン発生部24により実行される試験命令の命令列が記憶される。命令列には、例えば、NOP命令および分岐命令IDXI命令等の試験命令が含まれる。また、パターンメモリ23には、命令列に含まれる複数の試験命令のそれぞれに対応付けて、パターン試験パターンおよび期待値パターンが記憶される。また、パターンメモリ23には、命令列に含まれる複数の試験命令のそれぞれに対応付けて、制御信号例えば、読出フラグおよび比較フラグが記憶される。パターン発生部24は、例えばシーケンサであって、試験周期毎に1つの試験命令を実行する。そして、パターン発生部24は、試験周期毎に、実行する試験命令に対応するパターン試験パターンおよび期待値パターン、および、実行する試験命令に対応する制御信号読出フラグおよび比較フラグを出力する。これにより、パターン発生部24は、予め定められたタイミングにおいて、読出フラグおよび比較フラグを出力することができる。図9は、クロック信号DQSのタイミングでデータ信号DQのデータ値を取り込んだ場合における、読出フラグおよび比較フラグの発生タイミングの例を示す。クロック信号DQSのタイミングでデータ信号DQのデータ値を取り込んだ場合、被試験デバイス200から発生されたデータ数分のデータがバッファ部58に書き込まれる。このため、読出制御部40が、バッファ部58から被試験デバイス200から発生されたデータ数分より多いデータを読み出した場合には、バッファ部58がアンダーフローとなり、バッファ部58から被試験デバイス200から発生されたデータ数分より少ないデータしか読み出せない場合には、バッファ部58がオーバーフローとなる。従って、クロック信号DQSのタイミングでデータ信号DQのデータ値を取り込んだ場合において、パターン発生部24は、被試験デバイス200から出力されるデータ数と同数の読出フラグおよび比較フラグを発生する。これにより、読出制御部40は、バッファ部58に書き込まれた複数のデータの全てを、オーバーフローまたはアンダーフローさせることなく読み出すことができる。図10は、試験装置10の内部で発生されたタイミング信号のタイミングでデータ信号DQのデータ値を取り込んだ場合における、読出フラグおよび比較フラグの発生タイミングの例を示す。タイミング信号のタイミングでデータ信号DQのデータ値を取り込んだ場合、試験周期毎に、データがバッファ部58に書き込まれる。このため、読出制御部40が、試験周期毎にデータを読み出さなければ、バッファ部58がアンダーフローとなる。従って、タイミング信号のタイミングでデータ信号DQのデータ値を取り込んだ場合において、パターン発生部24は、タイミング信号の発生数と同数の読出フラグが発生される。これにより、読出制御部40は、バッファ部58に書き込まれた複数のデータの全てを、オーバーフローまたはアンダーフローさせることなく読み出すことができる。しかし、バッファ部58に書き込まれたデータ数のうち、クロック信号DQSのタイミングにおいて取り込んだデータのみが有効なデータであって、それ以外のデータは無効なデータである。このため、判定部42は、有効なデータのみと期待値とを比較しなければならない。従って、パターン発生部24は、タイミング信号のタイミングでデータ信号DQのデータ値を取り込んだ場合においては、被試験デバイス200から出力される有効なデータの発生タイミングに比較フラグを発生する。これにより、判定部42は、被試験デバイス200から出力された有効なデータと期待値とを比較することができる。以上のように、試験装置10は、バッファ部58からのデータの読み出しタイミング、および、読み出したデータと期待値との比較タイミングとをそれぞれ別個に試験命令によって制御することができる。これにより、試験装置10は、被試験デバイス200から出力されたクロック信号DQSのタイミングでデータを取り込んだ場合と、当該試験装置10の内部において発生したタイミング信号のタイミングでデータを取り込んだ場合とで、適切なデータ数のデータをバッファ部58から読み出すことができる。図11は、本実施形態の変形例に係る試験装置10の構成を示す。本変形例に係る試験装置10は、図3に示される本実施形態に係る試験装置10と略同一の構成および機能を採るので、図3に示される本実施形態に係る試験装置10が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。本変形例に係る試験装置10は、アンダーフロー検出部90を更に備える。アンダーフロー検出部90は、複数のデータ取得部38のそれぞれが有するバッファ部58においてアンダーフローしたか否かを検出する。即ち、アンダーフロー検出部90は、読出制御部40によるバッファ部58からのデータ信号の読出位置が、バッファ部58に書き込まれたデータ信号の書込位置を追い越して読み出したことを検出する。例えば、被試験デバイス200が正常に動作しない場合、被試験デバイス200から期待されるデータ数分のデータが出力されない場合がある。この場合、バッファ部58には、予め期待されるデータ数分のデータが書き込まれないのにも関わらず、予め期待されるデータ数分のデータが読み出されるので、バッファ部58がアンダーフローとなってしまい、正常に試験をすることができない。アンダーフロー検出部90を備えることにより、試験装置10は、は、このようにバッファ部58がアンダーフローとなったことを検出することができるので、バッファ部58がアンダーフローとなったことを条件として、試験を中止等させることができる。これにより、試験装置10は、正常に動作しない被試験デバイス200の試験を途中で中止することがきるので、効率良く試験を実行することができる。図12は、変形例に係る試験装置10における、データ信号DQ、クロック信号DQS、読出フラグ、比較フラグおよびアドレス比較タイミングの一例を示す。被試験デバイス200は、リードコマンドが与えられることに応じて、リードコマンドに示されたデータ数分のデータを連続して出力する。従って、被試験デバイス200から出力されたクロック信号DQSのタイミングにおいて、被試験デバイス200から出力されたデータ信号DQを取り込んだ場合、バッファ部58は、被試験デバイス200から連続して出力された複数のデータ信号を受け取ってバースト書込をする。また、読出制御部40は、バッファ部58がバースト書込をした連続した複数のデータ信号を、連続した複数の試験周期にわたりバースト読出をする。また、判定部42は、読出制御部40が読み出した複数のデータ信号を、連続した複数の試験周期にわたり、連続して比較をする。このような場合、アンダーフロー検出部90は、読出制御部40によりデータ信号のバースト読出が終了する毎に、バッファ部58における最終書込位置と最終読出位置とを比較してアンダーフローを検出する。より具体的には、アンダーフロー検出部90は、バースト読出が終了する毎に、最終書込位置よりも最終読出位置が、先に位置する場合最終読出位置が最終書込位置を追い越している場合、バッファ部58がアンダーフローしていると判断する。これにより、アンダーフロー検出部90は、試験中において、アンダーフローを定期的に確認することができる。これにより、アンダーフロー検出部90は、試験中において、被試験デバイス200から出力されたデータ信号を正常にバッファ部58に書き込めなかった場合において、試験を途中で中断することができる。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段より前に、先立って等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上まず、、次に、等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。"