基板に形成されたFETと、少なくとも前記FETのゲート部を覆うように前記基板上に形成されたイオン感応層と、前記ゲート部以外の部分を覆うように前記基板上又は前記イオン感応層上に形成された導電性材料からなるESD保護層と、前記ESD保護層の外部に設けられた外部保護回路とを備え、前記外部保護回路が、前記ESD保護層及び前記外部保護回路のコモンをESD保護素子を介して電気的に接続するとともに、前記FETにより構成される回路のインピーダンスを、前記外部保護回路のインピーダンスよりも大きくしていることを特徴とするISFETセンサ。前記FETのドレインが接続されるドレイン回路部及び前記FETのソースが接続されるソース回路部に抵抗を設けており、当該抵抗によって前記ドレイン回路部及び前記ソース回路部のインピーダンスを、前記外部保護回路のインピーダンスよりも大きくしている請求項1記載のISFETセンサ。前記ESD保護素子がコンデンサであり、前記抵抗よる前記ドレイン回路部及び前記ソース回路部のインピーダンスを、前記コンデンサのインピーダンスよりも大きくしている請求項2記載のISFETセンサ。前記FETを覆うように前記基板上に形成され、前記FETのゲート部の上部に位置する凹部を有する中間層をさらに備え、前記イオン感応層が、少なくとも前記凹部を覆うように前記中間層上に形成されており、前記ESD保護層が、前記凹部以外の部分を覆うように前記中間層又は前記イオン感応層上に形成されている請求項1、2又は3記載のISFETセンサ。さらに本願発明者は、上記の課題を踏まえて、イオン感応層にESD保護層を設けて、そのESD保護層とコモンとを外部回路により接続する構成を考えている。ところが、単にESD保護層とコモンとを外部回路で接続する構成では、ESD保護層に帯電した静電気を十分に取り除くことができないという新たな問題を見出した。そこで本発明は、ISFETセンサにおけるセンサ構成の簡単化及び小型化を可能にするだけでなく、センサの静電耐性を向上させること及びESD保護層に帯電した静電気を確実に取り除くことをその主たる所期課題とするものである。すなわち本発明に係るISFETセンサは、基板に形成されたFETと、少なくとも前記FETのゲート部を覆うように前記基板上に形成されたイオン感応層と、前記ゲート部以外の部分を覆うように前記基板上又は前記イオン感応層上に形成された導電性材料からなるESD保護層と、前記ESD保護層の外部に設けられた外部保護回路とを備え、前記外部保護回路が、前記ESD保護層及び前記外部保護回路のコモンをESD保護素子を介して電気的に接続するとともに、前記FETにより構成される回路のインピーダンスを、前記外部保護回路のインピーダンスよりも大きくしていることを特徴とする。このようなものであれば、外部保護回路をESD保護層の外部に設けており、基板及び各層の内部に内部回路を設ける構成ではないので、基板及び各層の内部に保護回路及び保護素子を設ける必要が無く、センサ構成を簡単化及び小型化することができる。さらに、保護素子の静電容量をセンサチップ部の構成とは別に設計することができ、センサの静電耐性を向上させることができる。また本発明によれば、FETにより構成される回路のインピーダンスを、外部保護回路のインピーダンスよりも大きくしていることから、ESD保護層に帯電している静電気を外部保護回路のコモンに流れやすくすることができる。これにより、ESD保護層に帯電した静電気を確実に取り除くことができ、ESD保護層による静電気除去効果を劣化させることなく発揮させることができる。FETにより構成される回路のインピーダンスを、外部保護回路のインピーダンスよりも大きくするための具体的な実施の態様としては、前記FETのドレインが接続されるドレイン回路部及び前記FETのソースが接続されるソース回路部に抵抗を設けており、当該抵抗によって前記ドレイン回路部及び前記ソース回路部のインピーダンスを、前記外部保護回路のインピーダンスよりも大きくしていることが望ましい。これならば、外部保護回路のESD保護素子の容量を大きくすることによりインピーダンスが大きくなったとしても、ドレイン回路部及びソース回路部にそれに合わせた抵抗を設けるだけで良く、また回路構成を複雑にすることも無い。外部保護回路の構成を簡単化するとともに、ドレイン回路部及びソース回路部のインピーダンスと外部保護回路のインピーダンスとの大小関係を調整し易くするためには、前記ESD保護素子がコンデンサであり、前記抵抗よる前記ドレイン回路部及び前記ソース回路部のインピーダンスを、前記コンデンサのインピーダンスよりも大きくしていることが望ましい。前記FETを覆うように前記基板上に形成され、前記FETのゲート部の上部に位置する凹部を有する中間層をさらに備え、前記イオン感応層が、少なくとも前記凹部を覆うように前記中間層上に形成されており、前記ESD保護層が、前記凹部以外の部分を覆うように前記中間層又は前記イオン感応層上に形成されていることが望ましい。これならば、FETを覆うように形成された中間層に、FETのゲート部に対応して凹部を形成しているので、ゲート部の上部に位置するイオン感応層とESD保護層との距離を十分に確保することができる。これにより、イオン感応膜の静電気による帯電を可及的に小さくすることができ、測定誤差を可及的に小さくすることができる。また、ゲート部の上部に位置するイオン感応層とESD保護層との距離は、凹部の深さによって制御可能であり、距離制御を容易にすることができる。これは、成膜段階において膜厚を制御するよりも、一旦形成した膜をエッチング等により凹部を形成する方が制御性が良いからである。また、凹部の深さを制御することによって、FETのゲート部とイオン感応膜との距離も制御することができる。このように構成した本発明によれば、ISFETセンサにおけるセンサ構成の簡単化及び小型化を可能にするだけでなく、センサの静電耐性を向上させること及びESD保護層に帯電した静電気を確実に取り除くことができる。以下に本発明に係るISFETセンサの一実施形態について図面を参照して説明する。本実施形態に係るISFETセンサ100は、例えば液体の測定対象に接触することにより、当該測定対象中の例えばpH等の所定のイオン濃度を測定するイオン濃度センサとして機能するものであり、図1に示すように、測定電極であるISFETチップ2及び電極電位の検出の基準となる比較電極3からなる複合電極を構成するプローブ200を有する。プローブ200の先端部の先端面又は側周面には、ISFETチップ2が外部の測定対象と接触可能となるように露出して設けられている。また、プローブ200の先端部には、ISFETチップ2と同様に、比較電極3の液絡部31が外部の測定対象と接触可能となるように露出して設けられている。なお、このプローブ200の先端部は、例えば突刺し測定が可能となるように尖った形状となっている。またプローブ200の基端部は、ISFETチップ2及び比較電極3に電圧を印加するためのON/OFFスイッチ不図示が設けられた本体部101が着脱可能に設けられている。この本体部101には、図示しない表示機器に測定信号を出力するための信号ケーブル102が設けられている。ISFETチップ2は、図2に示すように、高絶縁性のワンチップ半導体基板であるシリコン基板Si基板21と、当該Si基板21の上面に形成されたFET22と、このFET22を覆うようにSi基板21上に形成されたSiO2等の酸化絶縁膜からなる中間層23以下、バッファ層23と、このバッファ層23上に形成されたイオン感応層24と、このイオン感応層24上において前記FET22のゲート部Gの上部以外の部分に形成された静電放電保護層ESD保護層25とを有する。そしてバッファ層23は、FET22のゲート部Gの上部に位置する凹部231を有する。この凹部231の平面視形状は、FET22のゲート部Gの平面視形状と略同一に形成されている。この凹部231は、Si基板21上に堆積して成膜されたSiO2膜を例えばエッチング等の表面加工により一部を除去することによって形成されている。また、イオン感応層24は、少なくともバッファ層23の凹部231を覆うように形成されており、本実施形態では、バッファ層23の上面全体を覆うように形成されている。このイオン感応層24は、五酸化タンタルTa2O5、窒化シリコンSi2N3、アルミナAl2O3等のイオン感応性を有する物質をバッファ層23上に堆積して成膜することにより形成されている。ESD保護層25は、イオン感応層24上において凹部以外の平面部分を覆うように形成されたものである。具体的には、ESD保護層25はFET22におけるゲート部G以外の部分を覆うように形成されている。つまり、ESD保護層25は、バッファ層23の凹部231の平面視開口形状と略同一の開口を有する。このESD保護層25は、イオン感応層24の上面に形成されたチタン層と当該チタン層の上面に形成された金層とから構成される。このようにESD保護層25をFET22のゲート部G以外の部分全体を覆うように構成しているので、FET22における外部からの入射する光の影響を低減することができる。また、ESD保護層25の最外層を金膜から構成しているので、ESD保護層25の耐薬品性能を向上させることができる。ここで、金は、五酸化タンタル、窒化シリコン、アルミナといったイオン感応膜24との親和性は弱く、それらとの密着性に難があるが、チタンは、五酸化タンタル、窒化シリコン、アルミナといったイオン感応膜24との親和性が強くそれらと良好に密着させることができる。またチタンは機械的強度も強く、ESD保護層に好適に用いることができる。なお、ESD保護層としては、上記の他、白金、アルミ、カーボン等の導電性材料を用いることができる。白金又はカーボンを用いた場合には、ESD保護層の耐薬品性能を向上させることができ、アルミを用いた場合には、五酸化タンタル、窒化シリコン、アルミナといったイオン感応膜24との密着性を向上させることができる。そして、このESD保護層25には、ESD保護層25とコモンCとを電気的に接続する外部保護回路4が設けられている。この外部保護回路4は、ESD保護層25の外部、つまりISFETチップ2とは別体としてチップ外部に設けられており、ESD保護素子としてコンデンサ5が設けられている。このようにコンデンサ5をISFETチップ2とは別体に設けていることから、ISFETチップ2の仕様を変更することなく、コンデンサ5の容量を容易に変更することができる。なお、外部保護回路4は、ESD保護層25の上面に例えばワイヤーボンディングによって接続される。また、外部保護回路4は、FET22のドレインD-ソースS間の電圧を制御する制御基板6に設けられたコモンCに接続されている。なお、この外部保護回路4には、コンデンサ5よりもコモンC側において、比較電極3が接続された回路部7が接続されており、外部保護回路4のコモンと比較電極3のコモンとを制御基板6に設けたコモングランドCと共通化している。このようにコモンCを共通化していることから、回路構成を簡単化することができる。なお、制御基板6は、プローブ200の基端部側内部又は本体部101内に設けられている。このように構成したISFETセンサ100において、FET22のドレインDが接続されるドレイン回路部8及びFET22のソースSが接続されるソース回路部9にそれぞれR1、R2を設けており、当該抵抗R1、R2によってドレイン回路部8及びソース回路部9のインピーダンスを、外部保護回路4のインピーダンスよりも大きくしている。ドレイン回路部8及びソース回路部9に設ける抵抗R1、R2は、ISFETチップ2とは別体としてチップ外部に設けている。このように抵抗R1、R2をISFETチップ2とは別体に設けていることから、ISFETチップ2の仕様を変更することなく、また、前記外部保護回路4に設けたコンデンサ5のインピーダンスを考慮して、抵抗R1、R2の抵抗値を容易に変更することができる。このように構成した本実施形態に係るISFETセンサ100によれば、FET22を覆うように形成されたバッファ層23にゲート部Gに対応する凹部231を形成しているので、ゲート部Gの上部に位置するイオン感応層24とESD保護層25との距離を十分に確保することができる。これにより、イオン感応膜24の静電気による帯電を可及的に小さくすることができ、測定誤差を可及的に小さくすることができる。また、ゲート部Gの上部に位置するイオン感応層24とESD保護層25との距離は、凹部231の深さによって制御可能であり、距離制御を容易にすることができる。また、凹部231の深さを制御することによって、FET22のゲート部Gとイオン感応膜24との距離も制御することができる。また外部保護回路4をESD保護層25の外部に設けており、ISFETチップ2内に内部回路を設ける構成ではないので、ISFETチップ2の構成を簡単化及び小型化することができる。さらに、ESD保護素子5の静電容量をISFETチップ2の構成とは別に設計することができ、センサ100の静電耐性を向上させることができる。さらにドレイン回路部8及びソース回路部9に抵抗R1、R2を設けてドレイン回路部8及びソース回路部9のインピーダンスを、外部保護回路4のインピーダンスよりも大きくしていることから、ESD保護層25に帯電している静電気を外部保護回路4によってコモンに流れやすくすることができる。これにより、ESD保護層25に帯電した静電気を確実に取り除くことができ、ESD保護層25による静電気除去効果が劣化することを防止できる。なお、本発明は前記実施形態に限られるものではない。例えば、前記実施形態では、測定電極であるISFFTチップと比較電極とを一体に備えた複合電極を有するプローブについて説明したが、測定電極であるISFETチップのみを有するプローブとして構成しても良い。また、前記実施形態では、イオン感応層は、バッファ層の凹部及び凹部以外の部分を含めてバッファ層の上面全体を被覆して形成されているが、凹部のみ凹部の周縁部近傍を含む。を被覆して形成しても良い。この場合、ESD保護層は、バッファ層の上面に被覆して形成されることになる。さらに、前記実施形態では、ESD保護層はイオン感応層の上面全体を被覆して形成されているが、凹部の周囲を囲むように形成されたリング状をなすものであっても良い。その上、前記実施形態では、ドレイン回路部及びソース回路部に抵抗を設けてドレイン回路部及びソース回路部のインピーダンスを、外部保護回路のインピーダンスよりも大きくしているが、これに限られず、FETにより構成される回路全体のインピーダンスを外部保護回路のインピーダンスよりも大きくするものであっても良い。加えて、前記実施形態では、中間層としてSiO2からなるバッファ層を設けて凹部を形成しているが、中間層を設けることなく、基板上にイオン感応層を直接形成するように構成しても良い。その他、本発明は前記実施形態に限られず、その趣旨を逸脱しない範囲で種々の変形が可能であるのは言うまでもない。