"読み出しワード線と、書き込みワード線と、メーンワード信号と反転読み出しブロック信号とにより前記読み出しワード線を選択し、前記メーンワード信号と反転書き込みブロック信号とにより前記書き込みワード線を選択するサブワードドライバーとを有することを特徴とする半導体記憶装置。前記サブワードドライバーは前記メーンワード信号を入力とし読み出しワード線を出力する第1のインバータ回路と、ドレイン、ソース、ゲートにそれぞれ前記読み出しワード線、低電位電源、前記反転書き込みブロック信号を接続された第1のトランジスタと、ドレイン、ソース、ゲートにそれぞれ前記第1のインバータ回路の電源端子、電源、前記反転書き込みブロック信号を接続された第2のトランジスタと、を備え、書き込みワード線を選択することを特徴とする請求項1に記載の半導体記憶装置。前記低電位電源は書き込みサイクルにおいて、非選択のブロックに対して第1のローレベル電位を、選択されたブロックに対しては前記第1のローレベル電位よりも低い第2のローレベル電位を供給することを特徴とする請求項2に記載の半導体記憶装置。前記反転書き込みブロック信号は、書き込みイネーブル信号と前記反転読み出しブロック信号から生成されることを特徴とする請求項1に記載の半導体記憶装置。前記反転書き込みブロック信号は、書き込みイネーブル信号と該書き込みイネーブル信号を遅延させた遅延書き込みイネーブル信号の反転信号と前記読み出しブロック信号とから生成されたことを特徴とする請求項1に記載の半導体記憶装置。上記したように、従来の6トランジスタで構成されるSRAMセルは微細化、低電圧化されることで、そのSNMが小さくなり、安定動作しなくなる。読み出し操作の際の記憶データ破壊を防止可能なメモリセルを構成するためには8個のトランジスタ、多くの制御信号が必要とされるので、構成面積が大きくなるという問題がある。本願発明者等は、上記問題点を改善し、超高速動作または超低電圧動作を要求される場合でも、読み出し操作の際の記憶データ破壊を防止可能なメモリを、最小のトランジスタ数で構成し、小さな構成面積で実現するメモリセルを、以下に提案する。そして、本発明の目的は、その高速動作可能なメモリセルにも適用できる、読み出しワード線RWL及び書き込みワード線WWLの信号を発生させるサブワードドライバーを有する半導体記憶装置を提供することにある。本発明によれば、読み出しワード線と、書き込みワード線と、メーンワード信号と反転読み出しブロック信号とにより前記読み出しワード線を選択し、前記メーンワード信号と反転書き込みブロック信号とにより前記書き込みワード線を選択するサブワードドライバーとを有することを特徴とする半導体記憶装置が得られる。本発明によれば、高速動作可能なメモリセルにも適用できる、読み出しワード線RWL及び書き込みワード線WWLの信号を発生させるサブワードドライバーを有する半導体記憶装置を得ることができる。本発明の低電源電圧にて、超高速動作する半導体記憶装置のメモリセルと、その周辺回路であるセンスアンプ、ワードドライバーについて図面を参照して詳細に説明する。実施例1本発明の実施例1について図7~図12Dを参照して説明する。図7はSRAMセルの回路構成を示す図である。図8A及びBはSRAMセルの保持状態において、a記憶ノードV1に0の保持、b記憶ノードV1に1の保持を示す図である。図9はトランジスタのゲート電圧Vgsドレイン電流Idカーブを示す。図10A及び10BはSRAMセルの書き込み時の非選択セルにおいて、a記憶ノードV2に1を保持し書き込みビット線WBLが0の状態での誤書き込み、b記憶ノードV2に0を保持し書き込みビット線WBLが1の状態での誤書き込みについて説明する図である。図11は本発明におけるSNMを示す図である。図12A~12Dは動作波形である。以下、実施例1、2におけるSRAMセルに限定する場合にはSRAMセル1、SRAMセル2とし、特に限定されない場合には単にSRAMセルと記す。図7に示すSRAMセル1は、CMOSインバータを形成するPMOSトランジスタP1及びNMOSトランジスタN1と、PMOSトランジスタP2と、アクセス手段であるNMOSトランジスタN3及びN4との5個のトランジスタにより構成される。従来6トランジスタのSRAMセルと比較してドライブトランジスタN2の削除、ワード線を読み出しワード線RWLと書き込み用ワード線WWLとに分離、ビット線WBLを書き込み専用とした点が異なる。CMOSインバータは、PMOSトランジスタP1とNMOSトランジスタN1とから構成され、記憶ノードV2のデータを入力とし、記憶ノードV1にデータを出力する。PMOSトランジスタP1はそのドレイン、ソース、ゲートが、それぞれ、記憶ノードV1、電源電圧、記憶ノードV2に接続される。NMOSトランジスタN1はそのドレイン、ソース、ゲートが、それぞれ、記憶ノードV1、接地電位、記憶ノードV2に接続される。PMOSトランジスタP2はそのドレイン、ソース、ゲートが、それぞれ、記憶ノードV2、電源電圧、記憶ノードV1に接続される。NMOSトランジスタN3は、読み出しビット線RBLと記憶ノードV1との間に接続され、そのゲートには読み出しワード線RWLが接続される。NMOSトランジスタN4は、書き込みビット線WBLと記憶ノードV2との間に接続され、そのゲートには書き込みワード線WWLが接続される。本実施例メモリセルの動作のうちデータ保持方法について図8A及び8Bを用いて説明する。図8Aは記憶ノードV1が0、V2が1を保持している場合である。記憶ノードV1が0のためPMOSトランジスタP2はオンする。PMOSトランジスタP2のオン電流IonPはNMOSトランジスタN4のオフリーク電流IoffNよりも大きいことから、記憶ノードV2がハイレベル1となる。記憶ノードV2がハイレベル1のためにNMOSトランジスタN1はオンし、記憶ノードV1をローレベル0に引き落とす。PMOSトランジスタP2とNMOSトランジスタN1がオンすることで記憶ノードV1,V2は安定的に保持される。図8Bは記憶ノードV1が1、V2が0を保持している場合である。図7に示すSRAMセル1は、図1に示すSRAMセルにおいて記憶ノードV2をローレベル0に保持していたトランジスタN2が削除されているため、記憶ノードV1が1、V2が0の状態を安定的に保持できない。そこで本発明においては、NMOSトランジスタN4のオフリーク電流IoffNを、PMOSトランジスタP2のオフリーク電流IoffPよりも大きくすることで、記憶ノードV2をローレベル0に保持するものである。記憶ノードV2をローレベル0に保持することでPMOSトランジスタP1はオンし、記憶ノードV1をハイレベル1に保持できる。このように、PMOSトランジスタP2とNMOSトランジスタN4とで記憶ノードV2を出力とする擬似インバータ回路を構成し、PMOSトランジスタP2がオン時にはハイレベル1を、PMOSトランジスタP2がオフ時にはローレベル0を記憶ノードV2に出力する。NMOSトランジスタN4のオフリーク電流IoffNは、PMOSトランジスタP2のオフリーク電流IoffPよりも大きくすることで、記憶ノードV2をローレベル0に保持する。逆にNMOSトランジスタN4のオフリーク電流IoffNは、PMOSトランジスタP2のオン電流IonPよりも小さいことから、記憶ノードV2にハイレベル1が保持される。従って、これらの電流の大きさはIoffP<IoffN<IonPとなる。ここで、NMOSトランジスタN4のオフリーク電流IoffNを、PMOSトランジスタP2のオフリーク電流IoffPの約100倍程度に設定することが好ましい。100倍程度に設定する理由はオフリーク電流がばらついた場合にもIoffP<IoffNとするためである。例えば、PMOSトランジスタP2のオフリーク電流IoffPが数pAの場合、NMOSトランジスタN4のオフリーク電流IoffNを数百pAから数nA程度とする。NMOSトランジスタN4のオフリーク電流IoffNを大きくする方法としてはいくつかの方法がある。まず第1の方法としてはNMOSトランジスタN4の閾値電圧Vthを他のノーマル閾値電圧例えばNMOSトランジスタN3より低いロー閾値電圧のトランジスタとする。約0.2V閾値電圧を下げた場合にはそのリーク電流は100倍程度大きくなる。図9には、ノーマル閾値電圧NormalVth、ロー閾値電圧LowVthを有するトランジスタのゲート電圧Vgsと電流Idを示す。NMOSトランジスタN4のゲート電圧をGND電位とした場合に、ノーマル閾値電圧NormalVth、ロー閾値電圧LowVthを有するトランジスタにおけるリーク電流比は約100倍となる。第2の方法としてはNMOSトランジスタN4の閾値電圧Vthはノーマル閾値電圧とし、書き込みワード線WWLのローレベルを通常より0.2V高い電圧とする。約0.2V高くすることでそのリーク電流は100倍程度大きくなる。第3の方法としては、第1の方法と第2の方法を組み合わせる方法である。例えばNMOSトランジスタN4の閾値電圧Vthを0.1V低く、書き込みワード線WWLのローレベルを通常より0.1V高い電圧とする。この方法によっても、リーク電流IoffNは100倍程度大きくできる。上記したように5トランジスタで構成されるSRAMセルの保持はアクセストランジスタN4のオフリーク電流を大きく設定することにより達成される。一方オフリーク電流を大きくすることで、書き込み動作時に、選択されたSRAMセルへの書き込みデータが同一ブロック内の非選択のSRAMセルにも書き込みされる虞がある。図10A及び10Bを用いて、選択されたSRAMセル1に対する書き込みデータが非選択SRAMセル1に誤書き込みされる場合を説明する。図10Aは選択されたSRAMセル1に対し書き込みデータとして、WBLに0、RBLに1が与えられ、非選択SRAMセル1に記憶されたデータは記憶ノードV1が0、V2が1の場合である。この場合は負荷トランジスタP2がオン状態であり、アクセストランジスタN4のリーク電流よりも大きな電流を供給できるために記憶ノードV2のハイレベルは低下せず、誤書き込みは発生しない。図10Bは選択されたSRAMセル1に対し書き込みデータとして、WBLに1、RBLに0が与えられ、非選択SRAMセル1に記憶されたデータは記憶ノードV1が1、V2が0の場合である。アクセストランジスタN4はオフ状態ではあるがそのリーク電流が大きいために書き込みビット線WBLのハイレベル1により記憶ノードV2が充電され、記憶ノードV2の電位が上昇し、誤書き込みが発生する虞がある。ここで記憶ノードV2が上昇し、ドライブトランジスタN1の閾値電圧まで充電される時間をリテンション時間とする。記憶ノードV2の寄生容量を1fF、ドライブトランジスタN1の閾値電圧を0.3V、負荷トランジスタの最悪オフリーク電流を100pA、アクセストランジスタN4の最悪条件のオフリーク電流を100nAとした場合には、リテンション時間は、1fFx0.3v/100.1nA≒3nsの時間となる。3nsの時間で、記憶ノードV2は上昇し、トランジスタN2をオンさせ、記憶ノードV1の電位を低下させることでSRAMセル1に誤書き込みされる。このような誤書き込みを防止するためには、リテンション時間が書き込みサイクルよりも長い時間となるように、書き込み時の書き込みワード線WWLのローレベルを低下すればよい。例えばローレベルを0.2V低下させた場合には、アクセストランジスタN4のオフリーク電流は1/100に少なくなり1nAとなる。この場合にはリテンション時間は1fFx0.3v/1.1nA=273nsとなり、短期間の書き込みサイクルにおいては誤書き込みを防止できる。これらの非選択のSRAMセル1に対するワード線電位の制御については別実施例において詳述することとし、以下、本実施例においては選択されたSRAMセル1に関して説明する。本実施例の5トランジスタで構成されるSRAMセル1の動作について図11、図12A~12Dを用いて説明する。図11にSNMを示す。6トランジスタのSRAMセルに比較し、ドライブトランジスタN2が削除され、トランジスタP2とN4とで擬似のインバータ回路が構成される。この擬似インバータ回路の閾値電圧は高く、入出力特性は電源電圧側に大きくシフトする。一方のインバータ回路はトランジスタP1とN1とで構成され、その入出力特性は通常の6トランジスタ型と同一となる。したがって、図11に示すように、SNMは非対称となる。読み出しビット線RBLによって読み出し時に記憶データが破壊されやすい記憶ノードV1にローレベル0が記憶されている状態での動作マージンが拡大され、記憶ノードV1にハイレベル1が記憶されている動作マージンは縮小されている。しかし、動作マージンが縮小された記憶ノードV1にハイレベル1が記憶された状態では読み出しビット線RBLのハイレベル1が接続されても記憶データの破壊は発生しないために誤動作は起こり得ない。このためSRAMセルの動作マージンは拡大されることになる。また記憶ノードV1にハイレベル1が記憶された状態は上記したようにアクセストランジスタN4のオフリーク電流を負荷トランジスタP2のオフリーク電流より大きくすることで記憶ノードV2をローレベル0に保持できる。図12A~12Dに本発明のSRAMセル1の動作タイミングを示す。a0読み出し、b1読み出し、c0書き込み、d1書き込みを示す。ここでSRAMセル1の記憶ノードV1に記憶されたデータを、SRAMセル1の記憶データとして定義する。また書き込み動作においては、SRAMセル1に記憶されたデータの反転データが書き込まれる場合について説明する。図12Aの0読み出しの場合には読み出しワード線RWLが活性化されハイレベル1となる。読み出しワード線RWLが活性化されアクセストランジスタN3がオン状態となり読み出しビット線RBLとSRAMセル1の記憶ノードV1は導通する。プリチャージレベル1に充電された読み出しビット線RBLにより記憶ノードV1はわずかにその電位を引き上げられるが、ドライブトランジスタN1によって読み出しビット線RBLと共に記憶ノードV1はローレベル0まで引き落とされる。また、読み出しビット線RBLがローレベルに引き落とされることでローレベル0のデータ読み出しが行われる。このケースでの動作マージンはドライブトランジスタN2が削除され、記憶ノードV2に記憶されているハイレベル1が放電されないことにより拡大される。読み出し終了後は読み出しワード線RWLがローレベル0となり、読み出しビット線RBLはハイレベル1にプリチャージされる。読み出しサイクルにおいては書き込みワード線WWL,書き込みビット線WBLはそれぞれローレベル0に維持され、変化しない。図12Bの1読み出しの場合には読み出しワード線RWLが活性化されハイレベル1となる。読み出しワード線RWLが活性化されることでアクセストランジスタN3がオン状態となり読み出しビット線RBLとSRAMセル1の記憶ノードV1は導通する。プリチャージレベル1に充電された読み出しビット線RBLと、記憶ノードV1に記憶されているハイレベル1は同一であるためそのままハイレベル1のデータ読み出しが行われる。読み出し終了後は読み出しワード線RWLがローレベル0となり、読み出しビット線RBLはハイレベル1にプリチャージされる。この読み出しサイクルにおいては書き込みワード線WWL,書き込みビット線WBLはそれぞれローレベル0に維持され、変化しない。図12Cの0書き込みの場合には、読み出しワード線RWLと書き込みワード線WWLとがともに活性化されハイレベル1となる。アクセストランジスタN3及びN4がともにオン状態となり、読み出しビット線RBLと記憶ノードV1、書き込みビット線WBLと記憶ノードV2とがそれぞれ導通し、読み出しビット線RBLのローレベル0が記憶ノードV1に、書き込みビット線WBLのハイレベル1が記憶ノードV2に書き込まれる。書き込み終了後は、読み出しワード線RWLと書き込みワード線WWLとがローレベル0となり、つづいて読み出しビット線RBLはハイレベル1に、書き込みビット線WBLはローレベル0にプリチャージされる。図12D1書き込みの場合には、読み出しワード線RWLと書き込みワード線WWLとがともに活性化されハイレベル1となる。アクセストランジスタN3及びN4がともにオン状態となり、読み出しビット線RBLと記憶ノードV1、書き込みビット線WBLと記憶ノードV2とがそれぞれ導通し、読み出しビット線RBLのハイレベル1が記憶ノードV1に、書き込みビット線WBLのローレベル0が記憶ノードV2に書き込まれる。書き込み終了後は、読み出しワード線RWLと書き込みワード線WWLとがローレベル0となり、つづいて読み出しビット線RBLはハイレベル1に、書き込みビット線WBLはローレベル0にプリチャージされる。本実施例においては、SRAMセルを5個のトランジスタで構成する。記憶ノードV2を入力とし記憶ノードV1を出力とするインバータ回路と、電源と記憶ノードV2との間に接続され、記憶ノードV1を入力とする負荷トランジスタと、読み出しビット線と記憶ノードV1との間に接続されたアクセストランジスタN3と、書き込みビット線と記憶ノードV2との間に接続されたアクセストランジスタN4とで構成する。アクセストランジスタN4を書き込みワード線WWLで制御することでメモリセルの保持制御手段及び書き込み手段とすることで少ない素子数で高速動作可能な半導体装置が得られる。実施例2本発明の実施例2を図13、図14A~14Dを用いて説明する。図13は実施例2におけるSRAMセル2の回路構成、図14A~14Dにはその動作波形を示す。図13に示すSRAMセル2は、実施例1のSRAMセル1と比較すると、書き込みビット線WBLが接地電位GNDに固定されている点がことなる。他の構成素子は同じであるため実施例1と同じ符号としその説明を省略する。実施例2のSRAMセル2の保持時には、読み出しワード線RWLと書き込みワード線WWLがともにローレベル0とされる。このときアクセストランジスタN4のオフリーク電流IoffNを実施例1と同様にIoffP<IoffN<IonPの関係とすることで、それぞれの記憶ノードV1,V2を保持できる。図14A~14Dを用いてさらにその動作を説明する。図14A~14Dにはa0読み出し、b1読み出し、c0書き込み、d1書き込みの動作波形を示す。図14A0読み出し、14B1読み出しの場合には、読み出しワード線RWL、読み出しビット線RBL、アクセストランジスタN3を用いて記憶ノードV1の0、または1を読み出しビット線RBLに読み出している。その動作は図14A、図14Bに示すように実施例1と同様であり、その説明を省略する。書き込み動作においては実施例1においては、読み出しビット線RBL及び書き込みビット線WBLからの相補のデータ入力によりSRAMセル1に書き込んでいる。しかし実施例2においては、書き込みビット線WBLは接地電位に固定されているため、書き込みワード線WWLを短いワンショットパルスとし、記憶ノードV2をローレベル0にリセットした後に読み出しビット線RBLの書き込みレベルを記憶ノードV1に書き込む。図14Cの0書き込みの場合には、読み出しワード線RWLと書き込みワード線WWLとがともに活性化されハイレベル1となる。アクセストランジスタN3及びN4がともにオン状態となり、記憶ノードV1と読み出しビット線RBLが導通し、記憶ノードV1には読み出しビット線RBLのローレベル0が書き込まれる。一方記憶ノードV2は、トランジスタP2とトランジスタN4とが共にオンすることから中間レベルとなる。ここでワンショットパルスである書き込みワード線WWLがローレベル0となり、トランジスタN4をオフさせることで記憶ノードV2はハイレベル1に引き上げられ、記憶ノードV1に0、記憶ノードV2に1が書き込まれる。書き込み終了後は、読み出しワード線RWLがローレベル0となり、つづいて読み出しビット線RBLはハイレベル1にプリチャージされる。図12Dの1書き込みの場合には、読み出しワード線RWLと書き込みワード線WWLとがともに活性化されハイレベル1となる。アクセストランジスタN3及びN4がともにオン状態となり、記憶ノードV1と読み出しビット線RBLが導通し、記憶ノードV1には読み出しビット線RBLのハイレベル1が書き込まれる。一方記憶ノードV2はアクセストランジスタN4により接地電位GNDとなり、記憶ノードV2にはローレベル0が書き込まれる。ここではトランジスタP2がオフ状態のため、記憶ノードV2は中間レベル引き上げられることなしにローレベル0が書き込まれる。書き込みワード線WWLがハイレベルの期間に記憶ノードV1に1、記憶ノードV2に0が書き込まれる。書き込みワード線WWLのみをローレベル0としトランジスタN4をオフさせる。つづいて読み出しワード線RWLをローレベル0とし、読み出しビット線RBLはハイレベル1にプリチャージされる。本実施例においては、SRAMセルを5個のトランジスタで構成する。記憶ノードV2を入力とし記憶ノードV1を出力とするインバータ回路と、電源と記憶ノードV2との間に接続され、記憶ノードV1を入力とし記憶ノードV2を出力とする負荷トランジスタと、読み出しビット線と記憶ノードV1との間に接続されたアクセストランジスタN3と、接地電位と記憶ノードV2との間に接続されたアクセストランジスタN4とで構成する。アクセストランジスタN4をワンショットの書き込みワード線WWLで制御することでメモリセルの保持制御手段及び書き込み手段とすることで少ない素子数で高速動作可能な半導体装置が得られる。実施例3本発明の実施例3はSRAMセル1に、メモリセル及び入出力回路とのデータをやり取りするセンスアンプを付加した実施例である。本実施例においては、データ読み出し動作を読み出しビット線RBLの一本のビット線により、データ書き込み動作を読み出しビット線RBLと書き込みビット線WBLとの二本のビット線により行う。また入出力回路とのデータ伝送をセンスアンプSA11はデータ線DLの一本で、センスアンプSA12は読み出しデータ線RDLと書き込みデータ線WDLとの二本で行う。図15にセンスアンプSA11の回路構成図、図16にセンスアンプSA12の回路構成図、図17A~17Dにその動作波形を示す。図15のセンスアンプSA11の回路構成を説明する。メモリセルからの読み出しビット線RBLからのデータが入力されるインバータIV1の出力BLBはPMOSトランジスタP12とNMOSトランジスタN12のゲートに入力される。PMOSトランジスタP12はソースが電源電圧VDDに、ドレインが読み出しビット線RBLに接続され、オン時には読み出しビット線RBLをハイレベルに維持するビット線ハイレベル維持用のトランジスタである。NMOSトランジスタN12はソースが接地電位GNDに、ドレインがデータ線DLに接続された読み出しトランジスタである。データ線DLと読み出しビット線RBLとの間にはゲートに書き込みイネーブル信号WEが入力される書き込み用NMOSトランジスタN13が接続される。さらに、反転書き込みイネーブル信号WEBとデータ線DLを入力としたNOR回路NR1は、その出力を書き込みビット線WBLに接続される。NOR回路NR1は反転書き込みイネーブル信号WEBを入力されることにより書き込み時以外には、その出力である書き込みビット線WBLをローレベル0にプリチャージすることで、固定する。またプリチャージ用のPMOSトランジスタP13のソース、ドレイン、ゲートはそれぞれ電源電圧VDD、読み出しビット線WBL、プリチャージ信号PC、に接続される。センスアンプSA11の基本動作は、読み出し時にはメモリセルからのデータを読み出しビット線RBLに読み出し、インバータIV1と読み出しトランジスタN12を経由してデータ線DLに伝達する。書き込み時にはデータ線DLからのデータをトランジスタN13及びNOR回路NR1を経由して相補のデータを読み出しビット線RBL及び書き込みビット線WBLに伝え、メモリセルに書き込む。レベル維持トランジスタP12及びプリチャージトランジスタP13はこれらの動作を補完する動作を行うものである。図16のセンスアンプSA12は、図15のセンスアンプSA11におけるデータ線DLが書き込みデータ線WDLと、読み出しデータ線RDLとに分離され構成される。書き込みデータ線WDLは書き込みトランジスタN13に、読み出しデータ線RDLは読み出しトランジスタN12にそれぞれ接続される。センスアンプSA11とSA12との違いは入出力回路の構成によるものであり、センスアンプとしての基本動作は同じである。図示していない入出力回路の構成が入出力兼用の場合にはSA11が使用され、入力回路と出力回路とに分離されている場合にはSA12が使用される。図17A~17DはセンスアンプSA11における動作の一形態を示す動作波形を示す。本センスアンプSA11に適用できるメモリセルは限定されるものではないが、動作の一形態として第1実施例のメモリセルに適用した場合として説明する。図17A0読み出し、図17B1読み出しに関しては、読み出し期間中には書き込みワード線WWL及び書き込みイネーブル信号WEはローレベル0、反転書き込みイネーブル信号WEBはハイレベル1のままである。従ってセンスアンプSA11の動作は、プリチャージ信号PC,読み出しワード線RWLにより制御される。プリチャージ信号がハイレベル1となり、トランジスタP13はオフし、プリチャージ動作を終了する。読み出しワード線RWLがハイレベル1とされ、メモリセルと読み出しビット線RBLが導通し、メモリセルのデータ0または1が読み出しビット線RBLに読み出される。さらにインバータIV1及び読み出しトランジスタN12を経由してデータ線DLに読み出される。図17C0書き込み、図17D1書き込みの場合には、プリチャージ信号PC及び書き込みイネーブル信号WEがハイレベル1に、反転書き込みイネーブル信号WEBがローレベル0に変化することで、プリチャージトランジスタP13はオフし、読み出しビット線RBLへのプリチャージ動作を終了する。またNOR回路NR1による書き込みビット線WBLのローレベル固定が終了する。データ線DLからのデータが書き込みトランジスタN13を経由して読み出しビット線RBLに、NOR回路NR1を経由してデータ線DLの反転データが書き込みビット線WBLに伝達される。選択された読み出しワード線RWLと書き込みワード線WWLがハイレベル1になり、相補のデータがメモリセル内の記憶ノードV1及びV2に書き込まれる。書き込み終了後、プリチャージ信号PC、書き込みイネーブル信号WE、読み出しワード線RWL及び書き込みワード線WWLがローレベル0に、反転書き込みイネーブル信号WEBがハイレベル1に変化し、データ線DL、読み出しビット線はハイレベル1に、書き込みビット線はローレベルにプリチャージされる。以上、センスアンプSA11の動作を詳述したが、センスアンプSA12については、図17A~17Dにおいてデータ線DLのに示すように、読み出し時にはデータ線DLを読み出しデータ線RDLに、書き込み時にはデータ線DLを書き込みデータ線WDLに読み替えればよいのでその動作説明は省略する。本実施例のセンスアンプはメモリセルとのデータ伝達を読み出し時には読み出しビット線の1本で、書き込み時には読み出しビット線及び書き込みビット線の2本のビット線で行う。メモリセルの記憶データをビット線から入力されるインバータ回路と、インバータ回路出力をデータ線に伝達する読み出しトランジスタと、インバータ回路出力が低電位時にビット線を高電位に維持するビット線ハイレベル維持用のトランジスタと、書き込みデータ及びその反転データを読み出しビット線及び書き込みビット線に伝達するそれぞれの書き込み手段と、読み出し及び書き込みビット線が有効でないときにそれぞれを高電位及び低電位にプリチャージする手段とから構成される高速動作可能なセンスアンプが得られる。実施例4本発明の実施例4はSRAMセル2に、メモリセル及び入出力回路とのデータをやり取りするセンスアンプを付加した実施例である。図18にセンスアンプSA21の回路構成図、図19にセンスアンプSA22の回路構成図、図20A~20Dにその動作波形を示す。センスアンプSA21は入出力回路とのデータ転送をデータ線一本により、センスアンプSA22は入出力回路とのデータ転送を読み出しデータ線及び書き込みデータ線の二本により行う。図18のセンスアンプSA21は、メモリセルからの読み出しビット線RBLからのデータが入力されるインバータIV1の出力BLBはPMOSトランジスタP12とNMOSトランジスタN12のゲートに入力される。PMOSトランジスタP12はソースが電源電圧VDDに、ドレインが読み出しビット線RBLに接続され、オン時には読み出しビット線RBLをハイレベルに維持するビット線ハイレベル維持用のトランジスタである。NMOSトランジスタN12はソースが接地電位GNDに、ドレインがデータ線DLに接続された読み出しトランジスタである。データ線DLと読み出しビット線RBLとの間にはゲートに書き込みイネーブル信号WEが入力される書き込み用NMOSトランジスタN13が接続される。またプリチャージ用のPMOSトランジスタP13のソース、ドレイン、ゲートはそれぞれ電源電圧VDD、読み出しビット線WBL、プリチャージ信号PCに接続される。センスアンプSA21の基本動作は、読み出し時にはメモリセルからのデータを読み出しビット線RBLに読み出し、インバータIV1と読み出しトランジスタN12を経由してデータ線DLに伝達する。書き込み時にはデータ線DLからのデータを、トランジスタN13を経由して読み出しビット線RBLに伝え、メモリセルに書き込む。レベル維持トランジスタP12及びプリチャージトランジスタP13はこれらの動作を補完する動作を行うものである。図19のセンスアンプSA22は、図18のセンスアンプSA21におけるデータ線DLが書き込みデータ線WDLと、読み出しデータ線RDLとに分離され構成される。書き込みデータ線WDLは書き込みトランジスタN13に、読み出しデータ線RDLは読み出しトランジスタN12にそれぞれ接続される。センスアンプSA21とSA22との違いは入出力回路の構成によるものでありセンスアンプとしての基本動作は同じである。入出力回路の構成が入出力兼用の場合にはSA21が使用され、入力回路と出力回路とに分離されている場合にはSA22が使用される。図20A~20DはセンスアンプSA21における動作の一形態を示す動作波形を示す。本センスアンプSA21に適用できるメモリセルは限定されるものではないが、動作の一形態として第2実施例のメモリセルに適用した場合として説明する。図20A0読み出し、図20B1読み出しに関しては、読み出しサイクル中には書き込みワード線WWL及び書き込みイネーブル信号WEはローレベル0のままである。従ってセンスアンプSA21の動作は、プリチャージ信号PC,読み出しワード線RWLにより制御される。プリチャージ信号PCがハイレベル1となり、トランジスタP13はオフし、プリチャージ動作をやめる。読み出しワード線RWLがハイレベル1とされ、メモリセルと読み出しビット線RBLが導通し、メモリセルのデータ0または1が読み出しビット線RBLに読み出される。さらにインバータIV1及び読み出しトランジスタN12を経由してデータ線DLに読み出される。図20C0書き込みの場合には、プリチャージ信号PC及び書き込みイネーブル信号WEがハイレベル1に変化することで、プリチャージトランジスタP13はオフし、読み出しビット線RBLへのプリチャージ動作を終了する。データ線DLからのデータが書き込みトランジスタN13を経由して読み出しビット線RBLに伝達される。選択された読み出しワード線RWLと書き込みワード線WWLがハイレベル1になり、読み出しビット線RBLからのデータ0がメモリセルの記憶ノードV1に書き込まれるとともに、メモリセルの記憶ノードV2は負荷トランジスタP2とアクセストランジスタN4との電流パスにより中間レベルとなる。ここでワンショットパルスである書き込みワード線WWLが、ローレベル0に変化することでアクセストランジスタN4がオフし、負荷トランジスタP2がオン状態のため、記憶ノードV2にハイレベル1が書き込まれる。書き込み終了後、プリチャージ信号PC、書き込みイネーブル信号WE及び読み出しワード線RWLがローレベル0に変化し、データ線DL、読み出しビット線はハイレベル1にプリチャージされる。図20D1書き込みの場合には、プリチャージ信号PC及び書き込みイネーブル信号WEがハイレベル1に変化することで、プリチャージトランジスタP13はオフし、読み出しビット線RBLへのプリチャージ動作を終了する。データ線DLからのデータが書き込みトランジスタN13を経由して読み出しビット線RBLに伝達される。選択された読み出しワード線RWLと書き込みワード線WWLがハイレベル1になり、読み出しビット線RBLからのデータ1がメモリセルの記憶ノードV1に書き込まれるとともに、メモリセルの記憶ノードV2にローレベル0が書き込まれる。書き込みワード線WWLはローレベル0となる。書き込み終了後、プリチャージ信号PC、書き込みイネーブル信号WE及び読み出しワード線RWLがローレベル0に変化し、データ線DL、読み出しビット線はハイレベル1にプリチャージされる。以上、センスアンプSA21の動作を詳述したが、センスアンプSA22については、図20A~20Dにおいてデータ線DLのに示すように、読み出し時にはデータ線DLを読み出しデータ線RDLに、書き込み時にはデータ線DLを書き込みデータ線WDLに読み替えればよいのでその動作説明は省略する。本実施例のセンスアンプはメモリセルとのデータ伝達を読み出しビット線の1本で行う。メモリセルの記憶データをビット線から入力されるインバータ回路と、インバータ回路出力をデータ線に伝達する読み出しトランジスタと、インバータ回路出力が低電位時にビット線を高電位に維持するビット線ハイレベル維持用のトランジスタと、書き込みデータを読み出しビット線に伝達する書き込みトランジスタと、読み出しビット線が有効でないときに高電位にプリチャージする手段とから構成されるセンスアンプが得られる。実施例5本発明の実施例5として読み出しワード線RWL及び書き込みワード線WWLの信号を発生させるサブワードドライバー回路の構成及びサブワードデコーダ回路に使用される制御信号について説明する。図21A及び21Bには、サブワードドライバーSWD11とその書き込みワード線信号発生回路NR12が示され、図22A及び22Bには、サブワードドライバーSWD12とその書き込みワード線信号発生回路NR12-1が示され、図23A及び23Bには、サブワードドライバーSWD21とその書き込みワード線信号発生回路NR12-2が示されている。さらに図24A及び24Bには、第1のソース電位発生回路SLC1とその動作波形が示され、図25A及び25Bには、第2のソース電位発生回路SLC2とその動作波形が示されている。図26A及び26Bには、反転書き込みブロック信号の第1の発生回路WPBC1とその動作波形が示され、図26C及び26Dには、第2の発生回路WPBC2とその動作波形が示されている。ここで、図21Aを参照して、サブワードドライバーSWD11について詳細に説明する。サブワードドライバーSWD11は、NOR回路NR11及びNR12から構成され、NOR回路NR11には反転メーンワード線WLBと反転読み出しブロック信号RPBとが入力され、読み出しワード線RWLに読み出しワード線信号を出力する。NOR回路NR12には反転メーンワード線WLBと反転書き込みブロック信号WPBとが入力され、書き込みワード線WWLに書き込みワード線信号を出力する。読み出し時には、反転メーンワード線WLBと反転読み出しブロック信号RPBがともにローレベル0となったサブワードドライバーが選択され読み出しワード線RWLをハイレベル1と活性化させる。書き込み時には反転メーンワード線WLBと反転読み出しブロック信号RPBと反転書き込みブロック信号WPBとがともにローレベル0となったサブワードドライバーが選択され読み出しワード線RWL、書き込みワード線WWLをともにハイレベル1と活性化させる。読み込みまたは書き込み時には、メーンワード信号とブロック信号とが入力されたメモリセルアレイの行が選択され、活性化され読み出しまたは書き込み動作が行われる。次に、図21Bを参照して、書き込みワード線WWLに書き込みワード線信号を発生させるNOR回路NR12について詳細に説明する。PMOSトランジスタP22のソース、ドレイン、ゲートはそれぞれ電源電圧VDD、トランジスタP21のソース、反転書き込みブロック信号WPBに接続される。PMOSトランジスタP21のソース、ドレイン、ゲートはそれぞれPMOSトランジスタP22のドレイン、トランジスタN21のドレイン、反転メーンワード線WLBに接続される。NMOSトランジスタN21のソース、ドレイン、ゲートはそれぞれ接地電位GND、トランジスタP21のドレイン、反転メーンワード線WLBに接続される。NMOSトランジスタN22のソース、ドレイン、ゲートはそれぞれ接地電位GND、トランジスタP21のドレイン、反転書き込みブロック信号WPBに接続される。これらの回路構成において、PMOSトランジスタP21のソースとNMOSトランジスタN21及びN22のソースから、書き込みワード線WWLは出力される。反転メーンワード線WLB及び反転書き込みブロック信号WPBがともにローレベル0とすればPMOSトランジスタP21及びP22はオン、NMOSトランジスタN21及びN22はオフ状態であり、NOR回路NR12の出力である書き込みワード線WWLはハイレベル1として電源電圧VDDを出力する。この書き込みワード線WWLに接続されたメモリセルが選択される。反転メーンワード線WLB及び反転書き込みブロック信号WPBのいずれかがハイレベル1であれば、書き込みワード線WWLはローレベル0として接地電位GNDを出力する。図21A及び21B、図22A及び22B、図23A及び23Bを比較すると、サブワードドライバーSWD11、SWD12、SWD21において、書き込みワード線WWLに書き込みワード線信号を発生させるNOR回路を構成するトランジスタP21、P22、N21、N22、及び、接続される高電位電源電源電圧VDDは、同じであるが、接続される低電位電源GND、VS2、SLが異なる。図21A及び21BのサブワードドライバーSWD11のNOR回路NR12は、接地電位GNDを出力する低電位電源に接続されている。図22A及び22BのサブワードドライバーSWD12のNOR回路NR12-1は、接地電位GNDより0.1~0.2V高い電源電圧を出力する低電位電源VS2に接続されている。図23A及び23BのサブワードドライバーSWD21のNOR回路NR12-2は、電源電圧が可変である低電位電源SLに接続されている。図22Bにおいて、NOR回路NR12-1はハイレベル1として電源電圧VDD、ローレベル0として低電位電源VS2を出力する。他の構成、動作は図21A及び21Bと同じでありその説明は省略する。図23Bにおいて、NOR回路NR12-2の低電位電源SLは、書き込み時に出力電圧ソース電位を接地電位GNDから負電位VS1に変化させる図24A24B。または、低電位電源SLは、書き込み時に出力電圧ソース電位を正電位VS2から接地電位GNDに変化させる図2525B。図24A及び24B、図25A及び25Bに示されたソース電位発生回路低電位電源電圧発生回路は、書き込み時にサブワードドライバー回路により選択されたブロック内の1つの選択されたワード線はハイレベル1となるが、選択されたブロックのローレベル0をさらに低電位とするものである。これらの出力ローレベル0をSRAMセルのアクセストランジスタN4図7のゲートに印加することでアクセストランジスタN4のリーク電流を減らし、誤書き込みを防止することができる。図24Aに示した第1のソース電位発生回路SLC1は、図24Bに示すように、ローレベル0として、通常は、接地電位GNDを、書き込み時には、選択されたブロックに対してはローレベル0としてさらに負電位VS1に低下させるものである。ソース電位発生回路SLC1は、反転書き込みブロック信号WPBと反転書き込みイネーブル信号WEBを入力されるNOR回路NR21と、NOR回路NR21の出力を入力されるインバータ回路IV21と、トランジスタN23と、トランジスタN24とで構成される。トランジスタN23のドレイン、ソース、ゲートはそれぞれ低電位電源SL図23B、負電位VS1、NOR回路NR21の出力に接続される。トランジスタN24のドレイン、ソース、ゲートはそれぞれ低電位電源SL図23B、接地電位GND、インバータ回路IV21の出力に接続される。反転書き込みブロック信号WPBまたは反転書き込みイネーブル信号WEBがハイレベル1の場合は、NOR回路NR21はローレベルとなることで、トランジスタ24がオン、トランジスタ23がオフとなり、ソース電位発生回路SLC1は接地電位GNDを出力する。反転書き込みブロック信号WPB及び反転書き込みイネーブル信号WEBがローレベル0の場合は、NOR回路NR21はハイレベル1を出力し、トランジスタ24がオフ、トランジスタ23がオンとなり、ソース電位発生回路SLC1は負電位VS1を出力する。ソース電位発生回路SLC1は、メモリセルがアクセスされていない場合には、低電位電源SLとして、接地電位GNDを出力する。ここで該当ブロックが選択され、反転書き込みイネーブル信号WEB、反転書き込みブロック信号WPBがともにローレベル0に変化する。これは書き込みサイクル時に、同一ブロック内の1つのワード線が選択されたことになる。このとき選択されたブロックに対する書き込みワード線の低電位電源として負電位VS1が出力される。選択されたブロックの選択された書き込みワード線には、ハイレベル1が、選択されたブロックの非選択書き込みワード線にはローレベル0として負電位VS1が出力されることになる。図25Aに示した第2のソース電位発生回路SLC2は、図25Bに示すように、ローレベル0として、通常は、正電位VS2を、書き込み時には、選択されたブロックに対しては接地電位GNDに低下させるものである。ソース電位発生回路SLC2はソース電位発生回路SLC1と異なる点は、トランジスタN23とトランジスタN24のソースの接続が異なる。トランジスタN23のソースは接地電位GNDに接続され、トランジスタN24のソースは低電位電源VS2接続される。他の要件は同じである。従ってソース電位発生回路SLC2は、反転書き込みブロック信号WPB及び反転書き込みイネーブル信号WEBがともにローレベル0の場合には低電位電源SLとして接地電位GNDを出力し、その他の入力レベルの場合には低電源電圧VS2を出力する。上記したソース電位発生回路低電位電源電圧発生回路SLC1及びSLC2により、書き込み時に、選択されたブロックに対して書き込みワード線WWLのローレベル0を通常レベルよりも低い電圧値のローレベル0とすることができる。このソース電位発生回路を用いたサブワードドライバーを使用することにより、メモリセルへの誤書き込みを防止できる。次に、図26A~26Dを参照して、反転書き込みブロック信号WPBの発生回路について詳細に説明する。図26Aにおいて、第1の反転書き込みブロック信号発生回路WPBC1は、反転書き込みブロック信号WPBを発生するものである。WPBC1は、書き込みサイクルにおいては、選択されたブロックに対して、ローレベルの反転書き込みブロック信号WPBを発生させる回路である。反転読み出しブロック信号RPBの反転信号と書き込みイネーブル信号WEとを入力としたNAND回路から構成される。図26Bに示すように反転読み出しブロック信号RPBがローレベル0、書き込みイネーブル信号WEがハイレベル1の時に反転書き込みブロック信号WPBはローレベルを出力し、その他の論理入力においてはハイレベルを出力する。図26Cにおいて、第2の反転書き込みブロック信号発生回路WPBC2は、書き込み期間の初期のみワンショットのローレベルの反転書き込みブロック信号WPBを発生させる回路である。図26AのWPBC1に比較してNAND回路にさらに書き込みイネーブル信号を遅延させた遅延書き込みイネーブル信号WE2の反転信号が入力される。遅延書き込みイネーブル信号は書き込みイネーブル信号WEを所望のワンショットパルス幅に相当する時間遅延させた信号である。図26Dに示すように反転読み出しブロック信号RPBがローレベル0、書き込みイネーブル信号WEがハイレベル1、遅延書き込みイネーブル信号WE2がローレベル0の時に反転書き込みブロック信号WPBはローレベルを出力し、その他の論理入力においてはハイレベルを出力する。従ってローレベルの期間は書き込みイネーブル信号WEと遅延書き込みイネーブル信号WE2との遅延時間のみのワンショットパルスとなる。図26A及び26Cの反転書き込みブロック発生回路により、書き込みイネーブル信号と反転読み出しブロック信号により選択されたブロックに対する反転書き込みブロック信号が得られる。さらに、遅延された書き込みイネーブル信号を入力することでワンショットパルスの反転書き込みブロック信号が得られる。実施例6本発明の実施例6として、第1実施例のSRAMセル1にこれらのセンスアンプ、サブワードドライバーを組み合わせた半導体記憶装置の一形態を図27~図33Dを使って説明する。しかし、これらのSRAMセル、センスアンプ、サブワードドライバーを適用できる半導体記憶装置は特に本実施例に限定されるものではなく、種々の半導体記憶装置に組み合わせ適用できることは勿論である。図27に半導体記憶装置のメーン構成を示す。mワードxnビット構成のメモリブロック1をM行、N列配置されたメモリアレイの周辺にメーンワードドライバー2、Yデコーダデータ入出力部3及び制御回路4とから構成される。図28に図27のメモリブロック1の構成例を示す。メモリブロック1はmワードxnビット構成のメモリセルアレイ11の周辺にサブワードドライバー12、センスアンプ13、制御部14で構成される。サブワードドライバー12は入力されるメーンワードドライバー2からの反転メーンワード線WLBと、反転読み出しブロック信号RPB及び反転書き込みブロック信号WPBとによりメモリセルアレイ11の1本のワード線を選択する。センスアンプ13は読み出し時にはメモリセルアレイ11に接続されたビット線の信号を増幅しYデコーダデータ入出力部3のデータ線に伝達する。書き込み時には逆にデータ線からの信号をメモリセルアレイに書き込む。制御部14はプリチャージ信号PC,書き込みイネーブル信号WE、反転書き込みイネーブル信号WEB、反転読み出しブロック信号RPB及び反転書き込みブロック信号WPBの配線部あるいはこれらの制御信号の増幅回路が配置される。また、制御部14に、反転書き込みブロック信号発生回路WPBC1を配置して内部で反転書き込みブロック信号WPBを発生させることで、Yデコーダデータ入出力部3から出力され、制御部14に入力される書き込みブロック信号WPBを省略することが可能である。図29は図27のメモリブロック1の他の構成例を示すものであり、制御部14にサブワードドライバーの低電位電源SLの発生回路SLCが配置されている例である。その他の構成は図28と同様である。図28は動作サイクルがリテンション時間よりも短く誤書き込みが発生しない場合であり、サブワードドライバーのローレベル0は一定レベルの接地電位GNDまたは低電位電源VS2が印加される。図29は動作サイクルがリテンション時間よりも長く誤書き込みが発生する虞がある場合であり、サブワードドライバーのローレベル0は書き込み時には、選択ブロック内の非選択のワード線電位をさらに低い電圧に変える必要があるためソース電位発生回路が使用される。ここで、SRAMセル1のアクセストランジスタN4を低閾値電圧トランジスタとし、サブワードドライバーからのローレベルが接地電位においてもSRAMセル1の記憶ノードV2のリテンション時間が書き込み時間より長く、書き込み時に非選択セルに誤書き込みが発生しない場合を考える。この場合は、図28の構成においてメモリセルとしてはSRAMセル1、サブワードドライバーSWD11、センスアンプSA11又はSA12を組み合わせた半導体記憶装置が得られる。図30A~30Dには、上記したようにメモリセルとしてはSRAMセル1、サブワードドライバーSWD11、センスアンプSA11又はSA12を組み合わせた半導体記憶装置のa0読み出し、b1読み出し、c0書き込み、d1の書き込みの動作波形を示す。ここでセンスアンプSA11はデータ線DLのみであり、センスアンプSA12は読み出しデータ線RDLと、書き込みデータ線WDLとに分離されているため、センスアンプSA12の場合にはデータ線DLを読み出し時にはRDL、書き込み時にはWDLと読み替えればよい。図30A及び30Bには0、1の読み出し動作波形を示す。プリチャージ信号PCがハイレベルとなりプリチャージ動作が終わる。読み出しワード線RWLがハイレベルになり、アクセストランジスタN3が導通し、メモリセルの記憶ノードV1の記憶データ0または1が読み出しビット線RBLに読み出され、センスアンプで増幅されてデータ線に伝達され読み出し動作が行われる。このとき書き込み系の信号は変化しない。これらの動作はセンスアンプSA11及びSA12の動作と同じである図17A~17Dと同じ。図30C及び30Dには0、1の書き込み動作波形を示す。ここではワード線が選択された選択セルSelectedcellと、選択されなかった非選択セルNonselectedcellの両方を記載している。動作波形としては、センスアンプSA11及びSA12の動作と同じ、図17A~17Dと同じであるためその説明を省略する。次に、SRAMセル1のアクセストランジスタN4を通常の閾値電圧トランジスタとし、サブワードドライバーからのローレベルが低電位電源としてもSRAMセル1の記憶ノードV2のリテンション時間が書き込み時間より長く、書き込み時に非選択セルに誤書き込みが発生しない場合である。この場合は、図28の構成においてメモリセルとしてはSRAMセル1、サブワードドライバーSWD12、センスアンプSA11又はSA12を組み合わせた半導体記憶装置が得られる。図31A~31Dには、メモリセルとしてはSRAMセル1、サブワードドライバーSWD12、センスアンプSA11又はSA12を組み合わせた半導体記憶装置のa0読み出し、b1読み出し、c0書き込み、d1の書き込みの動作波形を示す。図30A~30Dにおける動作波形が得られる半導体記憶装置の構成要素との違いはサブワードドライバーSWD11がSWD12に変更されてのみである。このためサブワードドライバーSWD12からの書き込みワード線WWLのローレベルが低電位電源VS2に変更されるだけで、他の動作波形は同一であるため、動作波形の説明は省略する。次に、SRAMセル1のアクセストランジスタN4を低閾値電圧トランジスタとし、サブワードドライバーからのローレベルを接地電位GNDの場合にはSRAMセル1の記憶ノードV2のリテンション時間が書き込み時間より短く、書き込み時に非選択セルに誤書き込みが発生する場合を考える。この場合は、図29の構成においてメモリセルとしてはSRAMセル1、サブワードドライバーSWD21、センスアンプSA11又はSA12、ソース電位発生回路SLC1を組み合わせた半導体記憶装置が得られる。図32A~32Dには、上記したようにメモリセルとしてはSRAMセル1、サブワードドライバーSWD21、センスアンプSA11又はSA12、ソース電位発生回路SLC1を組み合わせた半導体記憶装置におけるa0読み出し、b1読み出し、c0書き込み、d1の書き込みの動作波形を示す。図30A~30Dにおける動作波形が得られる半導体記憶装置の構成要素との違いはサブワードドライバーSWD11がSWD21に変更されている。このためサブワードドライバーSWD21からの書き込みワード線WWLのローレベルが、非選択セルに対して書き込みサイクル時のみに接地電位GNDから負電位VS1に低下する。その他の動作波形は同一であるため、動作波形の説明は省略する。次に構成要素の組み合わせとして、SRAMセル1のアクセストランジスタN4を通常の閾値電圧トランジスタとし、サブワードドライバーからのローレベルが低電位電源とした。このとき、SRAMセル1の記憶ノードV2のリテンション時間が書き込み時間より短く、書き込み時に非選択セルに誤書き込みが発生する場合である。この場合は、図29の構成においてメモリセルとしてはSRAMセル1、サブワードドライバーSWD21、センスアンプSA11又はSA12、ソース電位発生回路SLC2を組み合わせた半導体記憶装置が得られる。図33A~33Dには、メモリセルとしてはSRAMセル1、サブワードドライバーSWD21、センスアンプSA11又はSA12、ソース電位発生回路SLC2を組み合わせた半導体記憶装置のa0読み出し、b1読み出し、c0書き込み、d1の書き込みの動作波形を示す。図31A~31Dにおける動作波形が得られる半導体記憶装置の構成要素との違いはソース電位発生回路SLC1がソース電位発生回路SLC2に変更されている。このためサブワードドライバーSWD21からの書き込みワード線WWLのローレベルが、非選択セルに対して書き込みサイクル時のみに低電位電源VS2から接地電位GNDに低下する。その他の動作波形は同一であるため、動作波形の説明は省略する。本実施例においては、メモリセル1とセンスアンプ、サブワードドライバー回路を組み合わせることで、最小のトランジスタ数で、読み出し時におけるデータ破壊、書き込み時における誤書き込みのない高速動作できる半導体記憶装置が得られる。実施例7本発明の実施例7として、第2実施例のSRAMセル2にこれらのセンスアンプ、サブワードドライバーを組み合わせた半導体記憶装置の一形態として図34~図37Dを使って説明する。しかし、SRAMセル2に、これらのセンスアンプ、サブワードドライバーを適用できる半導体記憶装置は特に本実施例に限定されるものではなく、種々の半導体記憶装置に組み合わせ適用できることは勿論である。SRAMセル2に対する書き込みワード線WWLは書き込みサイクルの初期のみ活性化されるワンショットパルスであり、反転書き込みブロック信号WPBの発生回路はWPBC2が用いられる。本半導体記憶装置の全体構成は図27と同一であり、図34に図27のメモリブロック1の具体例を示す。メモリブロック1はmワードxnビット構成のメモリセルアレイ21の周辺にサブワードドライバー22、センスアンプ23、制御部24で構成される。サブワードドライバー22は入力されるメーンワードドライバー2からの反転メーンワード線WLBと、反転読み出しブロック信号RPB及び反転書き込みブロック信号WPBとによりメモリセルアレイ21の1本のワード線を選択する。センスアンプ23は読み出し時にはメモリセルアレイ21に接続されたビット線の信号を増幅しYデコーダデータ入出力部3のデータ線に伝達する。書き込み時には逆にデータ線からの信号をメモリセルアレイに書き込む。制御部24は制御信号の配線部あるいは制御信号の増幅回路が配置される。図35は、図27のメモリブロック1のほかの具体例を示すものであり、制御部24に反転書き込みブロック信号発生回路WPBC2が配置されている。制御部24において反転書き込みブロック信号WPBを生成するために生成回路のドライブ能力は小さくでき、反転書き込みブロック信号WPBの遅延時間を小さくできる。反転書き込みブロック信号発生回路WPBC2は書き込み期間の初期のみワンショットのローレベルの反転書き込みブロック信号WPBを発生させる回路である。書き込みイネーブル信号WE、遅延書き込みイネーブル信号WE2、反転読み出しブロック信号RPBを入力とし、反転書き込みブロック信号WPBが生成される。SRAMセル2では、アクセストランジスタN4のソース端子が常に接地電位GNDに接続されており、書き込み時の非選択セルへの誤書き込みが発生しないため、SRAMセル1のためのソース電位発生回路を必要としない。サブワードドライバーのローレベル0は一定レベルの接地電位GNDまたは低電位電源VS2が印加される。図36A~36Dに、SRAMセル2のアクセストランジスタN4を低閾値電圧トランジスタとし、ローレベルとして接地電位GNDを出力するサブワードドライバーSWD11、センスアンプとしてSA21又はSA22を組み合わせた半導体記憶装置の動作波形を示す。図36A0読み出し、b1読み出し、c0書き込み、d1書き込みを示す。図36A及び36Bには0、1の読み出し動作波形を示す。プリチャージ信号PCがハイレベルとなりプリチャージ動作が終わる。読み出しワード線RWLがハイレベルになり、アクセストランジスタN3が導通し、メモリセルの記憶ノードV1の記憶データ0または1が読み出しビット線RBLに読み出され、センスアンプで増幅されてデータ線DL又は読み出しデータ線RDLに伝達され読み出し動作が行われる。このとき書き込み系の信号は変化しない。これらの動作はセンスアンプSA11及びSA12の動作と同じである図17A~17Dと同じ。図36Cの0書き込み時には、プリチャージ信号PC、書き込みイネーブル信号WEがハイレベルとされ、プリチャージ動作が停止される。読み出しワード線RWLと書き込みワード線がハイレベルとなり、データ線DL又は書き込みデータ線WDLからのデータ0が記憶ノードV1に書き込まれ、記憶ノードV2は負荷トランジスタP2とアクセストランジスタN4の導通により、中間点となる。書き込みワード線WWLのワンショットパルスがローレベルに変わり、記憶ノードV2には負荷トランジスタP2によりハイレベル1が書き込まれる。読み出しワード線RWL、書き込みイネーブル信号WE、プリチャージ信号PCがローレベルとなり書き込みサイクルが終了する。図36Dの1書き込み時には、プリチャージ信号PC、書き込みイネーブル信号WEがハイレベルとされ、プリチャージ動作が停止される。読み出しワード線RWLと書き込みワード線がハイレベルとなり、データ線DL又は書き込みデータ線WDLからのデータ1が記憶ノードV1に書き込まれ、記憶ノードV2はアクセストランジスタN4の導通により、0が書き込まれる。書き込みワード線WWLのワンショットパルスがローレベルに変わり、読み出しワード線RWL、書き込みイネーブル信号WE、プリチャージ信号PCがローレベルとなり書き込みサイクルが終了する。図37A~37Dに、SRAMセル2のアクセストランジスタN4を通常閾値電圧トランジスタとし、ローレベルとして低電位電源VS2を出力するサブワードドライバーSWD12、センスアンプとしてSA21又はSA22を組み合わせた半導体記憶装置の動作波形を示す。図37A0読み出し、図37B1読み出し、図37C0書き込み、図37D1書き込みを示す。図37A~37Dにおいては書き込みワード線WWLのローレベル0が低電位電源VS2となる点が図36A~36Dと異なるのみであり、他の動作は同一である。その動作説明は省略する。本実施例においては、メモリセル1とセンスアンプ、サブワードドライバー回路を組み合わせることで、最小のトランジスタ数で、読み出し時におけるデータ破壊、書き込み時における誤書き込みのない高速動作できる半導体記憶装置が得られる。以上本発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。以上、実施形態を参照して本願発明を詳細に説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解できる様々な変更をすることができる。"