"入力されるk個kは2以上の自然数の画素データを、各群の画素データの少なくとも一部が他の群の画素データの少なくとも一部と重複するように、m群mは2以上の自然数に分配し出力する分配部と、前記分配部が出力する各群の画素データを群毎に処理し、当該処理により得られる各群の画素データを群毎に選択的に出力する処理部と、前記処理部が処理すべき各群の画素データをそれぞれ規定する第1制御データと、前記処理部が選択的に出力すべき各群の画素データをそれぞれ規定する第2制御データと、を前記処理部に出力する制御データ出力部と、を備え、前記処理部が、前記分配部が出力する各群の画素データの中で、前記制御データ出力部が出力する前記第1制御データが規定する画素データをそれぞれ処理し、当該処理により得られる各群の画素データの中で、前記制御データ出力部が出力する前記第2制御データが規定するそれぞれの画素データを選択的に出力することを特徴とする画像処理装置。前記分配部に、連続した順番を有するk個の画素データが入力され、前記分配部が、各群の画素データが有する順番が連続するように分配を行い、各群の前記第2制御データが規定する画素データが、それぞれ連続した順番を有し、各群の前記第2制御データが規定する画素データ以外の画素データが、少なくとも他の1つの群の前記第2制御データが規定する画素データと重複することを特徴とする請求項1に記載の画像処理装置。前記第2制御データが規定する各群の画素データは、全体で、重複しない連続した順番を有することを特徴とする請求項2に記載の画像処理装置。前記処理部が、連続した順番を有する所定数の画素データを用いて1つの新たな画素データを得る処理を、前記第1制御データが規定する画素データに対して順次行うことを特徴とする請求項2または3に記載の画像処理装置。前記分配部が、前記分配部に入力されるk個の画素データをn個nは自然数ずつ各群に分配するとともに、kがnの倍数以外の場合に生じるn個未満の画素データをいずれかの群に分配する単純分配と、前記単純分配によりある群に分配する画素データと同じ画素データを、他の群に分配することで、複数の群で重複する画素データを分配する重複分配と、を行い、kがn×mの倍数の場合、前記分配部の前記単純分配により各群に同数の画素データが分配され、当該単純分配により分配されて前記処理部に処理された各群の画素データが、前記第2制御データが規定する画素データとなり、kがn×mの倍数以外の場合、前記分配部の前記重複分配により少なくとも1つの群に分配されて前記処理部に処理された画素データの少なくとも1つが、前記第2制御データが規定する画素データに含まれることを特徴とする請求項1~4の何れか1項に記載の画像処理装置。前記分配部に、画素データがn個ずつ順次入力されるとともに、kがnの倍数以外の場合は前記分配部にn個未満の画素データも入力され、前記分配部が、同時に入力されるn個の画素データまたはn個未満の画素データをまとめて、前記単純分配及び前記重複分配を行うことで、画素データを各群に分配することを特徴とする請求項5に記載の画像処理装置。請求項1~6の何れか1項に記載の画像処理装置と、前記画像処理装置の前記処理部が出力するm群の画素データを、隣接して1列となるm個の表示領域にそれぞれ表示する表示部と、を備えることを特徴とする表示装置。図7は、ある群の処理に必要な他の群の画素データを記憶するメモリを備え、当該メモリから画素データを読み出してある群の境界付近の画素データを処理する画像処理装置の構成例について示すブロック図である。図7に示すように、画像処理装置100は、取得した画像信号例えば、上記のような画像データを示す信号や同期信号を含む信号。以下同じ。から画素データLVDS0~LVDS3と制御信号とを生成し出力する入力データ生成部110と、入力データ生成部110が生成する画素データLVDS0~LVDS3を処理して出力するとともに入力データ生成部110が生成する制御信号を処理してタイミング信号を生成し出力するコントローラ120と、を備える。コントローラ120は、入力データ生成部110が生成する画素データLVDS0~LVDS3と制御信号とが入力される入力インターフェースである入力部121と、入力部121を介して取得する制御信号に基づいてタイミング信号を生成するタイミング信号生成部122と、入力部121を介して取得する画素データLVDS0~LVDS3をL群の画素データDALpとR群の画素データDARpとに分配する分配部123と、R群に分配される画素データの一部を記憶するL群メモリ124Lと、L群に分配される画素データの一部を記憶するR群メモリ124Rと、L群の画素データDALpを処理してL群の画素データODALpを生成するL群処理部125Lと、R群の画素データDARpを処理してR群の画素データODARpを生成するR群処理部125Rと、タイミング信号生成部122が生成するタイミング信号とL群処理部125Lが生成するL群の画素データODALpとR群処理部125Rが生成するR群の画素データODARpとを出力する出力インターフェースである出力部126と、を備える。図8は、図6に示す画像データを処理する場合における、画素データの一例を示す模式図である。なお、図8の左右方向は、画素データLVDS0~LVDS3が、分配部123に入力されるタイミングを示している。また、図8に示す画素データは、図6の画像データD1の1行分である。図8に示すように、入力データ生成部110は、例えば4つの伝送チャネルにより、一度に4つの画素データLVDS0~LVDS3を、コントローラ40に対して出力する。コントローラ40の分配部123は、処理の便宜上、入力部121を介して同じタイミングで入力される4つの画素データをまとめて、後段のL群メモリ124L、R群メモリ124R、L群処理部125L及びR群処理部125Rのそれぞれに分配する。図9は、図6に示す画像データを図7に示す画像処理装置が処理する場合において、当該画像処理装置のコントローラが備えるL群メモリ、R群メモリ、L群処理部及びR群処理部のそれぞれに入力される画素データの一例を示す模式図である。なお、図9の左右方向は、画素データが、L群メモリ124L、R群メモリ124R、L群処理部125L及びR群処理部125Rのそれぞれに入力されるタイミングを示している。また、図9に示す画素データは、図6の画像データD1の1行分である。上述のように、分配部123は、同じタイミングで入力される4つの画素データをまとめて、後段のL群メモリ124L、R群メモリ124R、L群処理部125L及びR群処理部125Rのそれぞれに分配する。このとき、画像データD1の1行分の画素データの数である1920個は、分配部123がまとめて分配する画素データの数以下、分配数とする4の倍数であり、2つの群に同数の画素データを分配可能な8群の数2×分配数4の倍数である。そのため、図9に示すように、L群の画素データDALpとR群の画素データDARpとは同数となる。図9に示すように、L群メモリ124Lには、R群の画素データDALpの中で境界B1付近の画素データ960~963が入力され、記憶される。同様に、R群メモリ124Rには、L群の画素データDARpの中で境界B1付近の画素データ956~959が入力され、記憶される。したがって、L群処理部125Lは、L群の画素データDALpを処理する際に、必要に応じてL群メモリ124LからR群の画素データ960~963を読み出し、使用することができる。同様に、R群処理部125Rは、R群の画素データDARpを処理する際に、必要に応じてR群メモリ124RからR群の画素データ956~959を読み出し、使用することができる。しかしながら、上記のようにL群メモリ124L及びR群メモリ124Rを備える場合、構成が複雑化及び大型化するとともに、余分なコストがかかるため、問題になる。特に、例えば表示装置が表示すべき画像が高解像度化及び高階調化するほど、備えるメモリの容量や数を増大させる必要が生じるため、問題となる。具体的に例えば、L群処理部125LがL群の画素データDALpを処理する際に20個のR群の画素データを必要とし、R群処理部125RがR群の画素データDARpを処理する際に20個のL群の画素データを必要とし、1つの画素データがRGBの3色のデータを備え1色当たりのデータ量が10ビットである場合、L群メモリ124L及びR群メモリ124Rは、あわせて少なくとも2×3×10×20=1200ビットのデータを記憶しなければならない。これに加えて、表示すべき画像が高解像度化すると、表示パネルの分割数表示領域数を増やさざるを得ず境界の数が増えるため、メモリが記憶しなければならない画素データの数が増大する。また、表示すべき画像が高階調化すると、メモリが記憶しなければならない1つの画素データ当たりのデータ量が増大する。また、図7に示す構成の画像処理装置100では、上記の問題以外の別の問題も生じる。この別の問題について、以下図面を参照して説明する。図10は、画像データの別例について示す模式図である。図10に示す画像データは、FWXGAFullWideeXtendedGraphicsArrayの画像データであり、水平方向行方向、図中の左右方向の1行に1366個の画素データ以下、説明の便宜上、左端の画素データを0、右端の画素データを1366にするとともに、右側の画素ほど大きくなる番号を用いて、それぞれの画素を区別するを含み、垂直方向列方向、図中の上下方向の1列に768個の画素データを含むものである。図10に示す画像データD2は、表示パネルの水平方向及び垂直方向に沿ってマトリクス状に配列された各画素により、表示される。例えば、表示パネルを水平方向において2つの表示領域に等分割する場合、図10の画像データD2の左半分であるL群データDL2画素データ0~682は、表示パネルの左半分の表示領域で表示されるべきものとなり、図10の画像データD2の右半分であるR群データDR2画素データ683~1365は、表示パネルの右半分の表示領域で表示されるべきものとなる。図11は、図10の画像データを処理する場合における、画素データの一例を示す模式図である。また、図12は、図10に示す画像データを図7に示す画像処理装置が処理する場合において、当該画像処理装置のコントローラが備えるL群メモリ、R群メモリ、L群処理部及びR群処理部のそれぞれに入力される画素データの一例を示す模式図である。なお、図11の左右方向は、画素データLVDS0~LVDS3が、分配部123に入力されるタイミングを示し、図12の左右方向は、画素データが、L群メモリ124L、R群メモリ124R、L群処理部125L及びR群処理部125Rのそれぞれに入力されるタイミングを示している。また、図11及び図12に示すそれぞれの画素データは、図10の画像データD2の1行分である。上述のように、分配部123は、同じタイミングで入力される4つの画素データをまとめて、後段のL群メモリ124L、R群メモリ124R、L群処理部125L及びR群処理部125Rのそれぞれに分配する。しかし、画像データD2の1行分の画素データの数である1366個は、分配数4の倍数に対して2個余る。そのため、図11に示すように、4未満の端数である画素データ1364,1365が、分配部123に同じタイミングで入力され、当該2個の画素データを分配部123が例外的に分配することになる。また、画像データD2の1行分の画素データの数である1366個は、2つの群に同数の画素データを分配可能な8群の数2×分配数4の倍数に対して2個不足する。そのため、図12に示すように、上記端数の画素データ1364,1365が分配されるR群の画素データDARpが、L群の画素データDALpよりも2個不足する。そして、このR群の画素データDARp画素データ684~1365をR群処理部125Rが処理して得られる画素データODARpを、表示パネルの右半分の表示領域に表示すると、当該表示領域に、欠落した画素データ683の分だけ中央寄りにシフトした画像が表示され、表示不良が発生する。即ち、図7に示す画像処理装置100は、処理可能な画像データの形式が予め決められており、汎用性が無いため問題となる。本発明は、上記の問題点に鑑み、構成を簡素化するとともに汎用性が高い画像処理装置や、当該画像処理装置を備える表示装置を提供することを目的とする。上記目的を達成するため、本発明は、入力されるk個kは2以上の自然数の画素データを、各群の画素データの少なくとも一部が他の群の画素データの少なくとも一部と重複するように、m群mは2以上の自然数に分配し出力する分配部と、前記分配部が出力する各群の画素データを群毎に処理し、当該処理により得られる各群の画素データを群毎に選択的に出力する処理部と、前記処理部が処理すべき各群の画素データをそれぞれ規定する第1制御データと、前記処理部が選択的に出力すべき各群の画素データをそれぞれ規定する第2制御データと、を前記処理部に出力する制御データ出力部と、を備え、前記処理部が、前記分配部が出力する各群の画素データの中で、前記制御データ出力部が出力する前記第1制御データが規定する画素データをそれぞれ処理し、当該処理により得られる各群の画素データの中で、前記制御データ出力部が出力する前記第2制御データが規定するそれぞれの画素データを選択的に出力することを特徴とする画像処理装置を提供する。さらに、上記特徴の画像処理装置は、前記分配部に、連続した順番を有するk個の画素データが入力され、前記分配部が、各群の画素データが有する順番が連続するように分配を行い、各群の前記第2制御データが規定する画素データが、それぞれ連続した順番を有し、各群の前記第2制御データが規定する画素データ以外の画素データが、少なくとも他の1つの群の前記第2制御データが規定する画素データと重複すると、好ましい。さらに、上記特徴の画像処理装置は、前記第2制御データが規定する各群の画素データは、全体で、重複しない連続した順番を有すると、好ましい。さらに、上記特徴の画像処理装置は、連続した順番を有する所定数の画素データを用いて1つの新たな画素データを得る処理を、前記第1制御データが規定する画素データに対して順次行うと、好ましい。さらに、上記特徴の画像処理装置は、前記分配部が、前記分配部に入力されるk個の画素データをn個nは自然数ずつ各群に分配するとともに、kがnの倍数以外の場合に生じるn個未満の画素データをいずれかの群に分配する単純分配と、前記単純分配によりある群に分配する画素データと同じ画素データを、他の群に分配することで、複数の群で重複する画素データを分配する重複分配と、を行い、kがn×mの倍数の場合、前記分配部の前記単純分配により各群に同数の画素データが分配され、当該単純分配により分配されて前記処理部に処理された各群の画素データが、前記第2制御データが規定する画素データとなり、kがn×mの倍数以外の場合、前記分配部の前記重複分配により少なくとも1つの群に分配されて前記処理部に処理された画素データの少なくとも1つが、前記第2制御データが規定する画素データに含まれると、好ましい。さらに、上記特徴の画像処理装置は、前記分配部に、画素データがn個ずつ順次入力されるとともに、kがnの倍数以外の場合は前記分配部にn個未満の画素データも入力され、前記分配部が、同時に入力されるn個の画素データまたはn個未満の画素データをまとめて、前記単純分配及び前記重複分配を行うことで、画素データを各群に分配すると、好ましい。また、本発明は、上記特徴の画像処理装置と、前記画像処理装置の前記処理部が出力するm群の画素データを、隣接して1列となるm個の表示領域にそれぞれ表示する表示部と、を備えることを特徴とする表示装置を提供する。上記特徴の画像処理装置及び表示装置では、分配部が、画素データの一部を重複させて各群に分配する。これにより、処理部の処理に必要な全ての画素データを、処理部に入力することが可能になる。また、制御データ出力部は、処理部に対して第1制御データ及び第2制御データを与えることで、処理すべき画素データと出力すべき画素データとを通知する。これにより、処理部は、画素データの処理及び出力を、過不足無く行うことが可能になる。したがって、例えばある群の処理に必要な他の群の画素データを記憶するメモリ等を別途備える必要が無くなるため、画像処理装置の構成を簡素化することが可能になる。また、処理部が第1制御データ及び第2制御データに基づいた画素データの処理及び出力を行うため、どのような形式の画素データ例えば、任意の数の画素データであっても処理可能になり、画像処理装置の汎用性を高くすることが可能になる。<<表示装置>>以下、本発明の実施形態に係る表示装置について、図面を参照して説明する。なお、以下では説明の具体化のため、本発明の実施形態に係る表示装置として、アクティブマトリクス型の液晶表示装置を例示するが、本発明はこれ以外の表示装置にも適用可能である。図1は、本発明の実施形態に係る表示装置液晶表示装置の構成の一例を示す模式図である。なお、図1では、表示装置が表示する画像のデータの流れを、太線で示している。図1に示すように、表示装置1は、水平方向行方向、図中左右方向及び垂直方向列方向、図中上下方向に沿ってマトリクス状に整列した複数の画素を備える表示パネル10と、表示パネル10の各行の画素に順次所定の電圧を印加して順次選択的にアクティブにする画素の液晶に電圧を印加可能にするゲートドライバGD1~GDiiは自然数と、ゲートドライバGD1~GDiがアクティブにした行の画素に対して画素データに応じた電圧を印加するL群ソースドライバSDL1~SDLjjは自然数及びR群ソースドライバSDR1~SDRjと、L群ソースドライバSDL1~SDLjにL群の画素データを伝達する基板プリント基板であるL群基板PCBLと、R群ソースドライバSDR1~SDRjにR群の画素データを伝達する基板プリント基板であるR群基板PCBRと、L群基板PCBLに画素データやタイミング信号を伝達するフラットケーブルFPCLと、R群基板PCBRに画素データやタイミング信号を伝達するフラットケーブルFPCRと、フラットケーブルFPCL,FPCRのそれぞれに画素データやタイミング信号を出力する画像処理装置20と、を備える。L群ソースドライバSDL1~SDLj及びR群ソースドライバSDR1~SDRjは、上記のように同数であっても良いが、異なる数であっても良い。なお、以下では説明の具体化のため、L群ソースドライバSDL1~SDLj及びR群ソースドライバSDR1~SDRjが同数である場合を例示する。図1に示すように、画像処理装置20は、取得した画像信号から画素データと制御信号とを生成する入力データ生成部30と、入力データ生成部30が生成する画素データを処理して出力するとともに入力データ生成部30が生成する制御信号を処理してタイミング信号を生成し出力するコントローラ40と、入力データ生成部30及びコントローラ40が設けられる処理基板プリント基板を備える。入力データ生成部30は、例えば汎用の画像処理エンジンから成り、TV放送の受信処理やDVDなどの記憶媒体の読み出し等により取得した画像信号を処理することで画素データ及び制御信号を生成し、コントローラ40に出力する。なお、入力データ生成部30の詳細については、後述する。コントローラ40は、入力される画素データを処理して、L群ソースドライバSDL1~SDLj及びR群ソースドライバSDR1~SDRjのそれぞれに出力する。同様に、コントローラ40は、入力される制御信号を処理してタイミング信号を生成し、L群ソースドライバSDL1~SDLj及びR群ソースドライバSDR1~SDRjのそれぞれに出力する。なお、コントローラ40の詳細については、後述する。表示パネル10は、水平方向において2つの表示領域10L,10Rに等分割されている。L群ソースドライバSDL1~SDLjのそれぞれは、表示領域10Lの対応する列の画素に対して、入力されるL群の画素データに応じた電圧を印加する。同様に、R群ソースドライバSDR1~SDRjは、表示領域10Rの対応する列の画素に対して、入力されるR群の画素データに応じた電圧を印加する。なお、L群ソースドライバSDL1~SDLj及びR群ソースドライバSDR1~SDRjが上記の電圧を印加するタイミングは、上述のタイミング信号によって規定される。ゲートドライバGD1~GDiのそれぞれは、表示パネル10の対応する行の画素に対して、画素をアクティブにする電圧を印加する。例えば、ゲートドライバGD1~GDiは、表示パネル10の一方の端部の行から他方の端部の行にかけて画素が順番にアクティブになるように、順次電圧を印加する。L群ソースドライバSDL1~SDLj及びR群ソースドライバSDR1~SDRjが印加する画素データに応じた電圧は、ゲートドライバGD1~GDiがアクティブにした行の画素にのみ印加される。ゲートドライバGD1~GDiが各行の画素に電圧を印加するタイミングは、例えば、コントローラ40が生成する信号により規定される。また、当該信号は、コントローラ40が、制御信号を処理することで生成可能である。<<画像処理装置>>次に、図1に示した画像処理装置20について、図面を参照して説明する。図2は、本発明の実施形態に係る画像処理装置の構成の一例を示す模式図であり、図1に示した画像処理装置20の構成の一例を示すものである。図2に示すように、画像処理装置20は、取得した画像信号から画素データLVDS0~LVDS3と制御信号とを生成し出力する上述の入力データ生成部30と、入力データ生成部30が生成する画素データLVDS0~LVDS3を処理して出力するとともに入力データ生成部30が生成する制御信号を処理してタイミング信号を生成し出力する上述のコントローラ40と、を備える。図2に示すように、入力データ生成部30は、例えば4つの伝送チャネルにより、一度に4つの画素データLVDS0~LVDS3を、コントローラ40に対して出力する。このとき、入力データ生成部30は、例えば低振幅差動信号により、画素データLVDS0~LVDS3の伝送を行う。例えば、入力データ生成部30が、上述のFHDの画像データ図6参照を伝送する場合、ブランキング期間を含めると、画像データの大きさが2200水平方向×1125垂直方向となる。さらに、1つの画素データがRGBの3色のデータを備え1色当たりのデータ量が10ビットであり、表示装置1が2倍速で表示を行うフレームレートが120Hz場合、入力データ生成部30がコントローラ40に対して1秒間に伝送する情報量は、2200×1125×3×10×120=8910Mbpsとなる。そこで、例えば入力データ生成部30及びコントローラ40は、伝送のクロック周波数を74.25MHz、画素データLVDS0~LVDS3を伝送する1つの伝送チャネルが7ビットのレーンを5レーン使用することとして、74.25×106×7×5×4=10395Mbpsの伝送量を確保する。また例えば、入力データ生成部30が、上述のFWXGAの画像データ図10参照を伝送する場合、ブランキング期間を含めると、画像データの大きさが1728水平方向×806垂直方向となる。さらに、1つの画素データがRGBの3色のデータを備え1色当たりのデータ量が10ビットであり、表示装置1が4倍速で表示を行うフレームレートが240Hz場合、入力データ生成部30がコントローラ40に対して1秒間に伝送する情報量は、1728×806×3×10×240≒10028Mbpsとなる。そこで、例えば入力データ生成部30及びコントローラ40は、伝送のクロック周波数を82MHz、画素データLVDS0~LVDS3を伝送する1つの伝送チャネルが7ビットのレーンを5レーン使用することとして、82×106×7×5×4=11480Mbpsの伝送量を確保する。コントローラ40は、入力データ生成部30が生成する画素データLVDS0~LVDS3と制御信号とが入力される入力インターフェースである入力部41と、入力部41を介して取得する制御信号に基づいてタイミング信号を生成するタイミング信号生成部42と、入力部41を介して取得する画素データLVDS0~LVDS3をL群の画素データDALとR群の画素データDARとに分配する分配部43と、L群の画素データDALを処理してL群の画素データODALを生成するL群処理部44Lと、R群の画素データDARを処理してR群の画素データODARを生成するR群処理部44Rと、タイミング信号生成部42が生成するタイミング信号とL群処理部44Lが生成するL群の画素データODALとR群処理部44Rが生成するR群の画素データODARとを出力する出力インターフェースである出力部45と、を備える。タイミング信号生成部42制御データ生成部は、制御信号に基づいて、タイミング信号を生成するだけでなく、処理すべき画素データのそれぞれを規定するL群有効フラグEEFL1及びR群有効フラグEEFR1と、L群処理部44L及びR群処理部44Rのそれぞれが選択的に出力すべき画素データのそれぞれを規定するL群出力フラグEEFL2及びR群出力フラグEEFR2と、を生成して、L群処理部44L及びR群処理部44Rのそれぞれに対して出力する。分配部43は、処理の便宜上、入力部41を介して同じタイミングで入力される4つの画素データをまとめて、後段のL群処理部44L及びR群処理部44Rのそれぞれに分配する。このとき、分配部43は、一部の画素データを重複させて各群に分配する。L群処理部44L及びR群処理部44Rは、順次入力される画素データに対して、順次処理を行う。具体的に例えば、擬似輪郭やノイズ等を低減するための画素データのフィルタ処理や、ガンマ補正や表示パネル液晶パネル10の応答性補償等の画素データの変換処理を行う。フィルタ処理は、処理対象の画素データだけでなく、画像データ例えば、図6及び図10参照中で当該処理対象の画素データに隣接する少なくとも1つの画素データを、必要とするものである。なお、ここで挙げた処理は一例に過ぎず、L群処理部44L及びR群処理部44Rは、どのような処理を行うものであっても良い。ただし、上記のフィルタ処理のように、画像データ例えば、図6及び図10参照中で処理対象の画素データに隣接する少なくとも1つの画素データを必要とする処理を行う画像処理装置20に本発明を適用すると、好適である。また、以下では説明の具体化のため、L群処理部44L及びR群処理部44Rが、上記のフィルタ処理及び変換処理を行う場合について、例示する。上述の図7に示した画像処理装置100では、L群メモリ124L及びR群メモリ124Rを別途備えることで、境界B1,B2図6及び図10参照付近の画素データに対するフィルタ処理を可能としていた。これに対して、本発明の実施形態に係る画像処理装置20では、このようなメモリを別途備えることを要せずに、境界B1,B2図6及び図10参照付近の画素データに対するフィルタ処理を可能とする。この画像処理装置20特に、コントローラ40の動作の詳細について、以下第1動作例及び第2動作例を挙げて、具体的に説明する。<第1動作例>はじめに、第1動作例として、図6に示す画像データD1を図2に示す画像処理装置20が処理する場合の動作の一例を挙げて、説明する。図3は、図6に示す画像データを図2に示す画像処理装置が処理する場合において、当該画像処理装置のコントローラが備えるL群処理部及びR群処理部のそれぞれに入力される画素データ及びフラグの一例を示す模式図である。なお、本動作例では、図8に示す画素データLVDS0~LVDS3が、入力データ生成部30からコントローラ40に入力される。また、上述のように、図6の画像データD1の左半分であるL群データDL1画素データ0~959は、表示パネル10の左半分の表示領域10Lで表示されるべきものであり、図6の画像データD1の右半分であるのR群データDR1画素データ960~1919は、表示パネル10の右半分の表示領域10Rで表示されるべきものである。図3に示すように、本動作例では、分配部43が、画素データ0~959をL群の画素データDALに単純に分配し、画素データ960~1919をR群の画素データDARに単純に分配する。また、上述のように、分配部43は、入力部41を介して同じタイミングで入力される4つの画素データをまとめて、この分配を行う。このとき、画像データD1の1行分の画素データの数である1920個は、分配数4の倍数であり、2つの群に同数の画素データを分配可能な8群の数2×分配数4の倍数である。そのため、上記の単純な分配では、L群の画素データDAL及びR群の画素データDARに、同数の画素データが分配される。さらに、分配部43は、表示領域10Lに表示すべき画素データ0~959と境界B1を挟んで隣接する表示領域10Rで表示されるべき画素データ960~963と同じ画素データが、L群の画素データDALの最後に付加されるように分配する。この分配により、L群の画素データDALは、画像データD1中で境界B1を跨いで連続した画素データ0~963を含んだものとなり、画素データ960~963が、上記の単純な分配でR群の画素データDARに分配される画素データ960~963と重複する。また、上述のように、分配部43は、入力部41を介して同じタイミングで入力される4つの画素データをまとめて、この分配を行う。同様に、分配部43は、表示領域10Rに表示すべき画素データ960~1919と境界B1を挟んで隣接する表示領域10Lで表示されるべき画素データ956~959と同じ画素データが、R群の画素データDARの最初に付加されるように分配する。これにより、R群の画素データDARは、画像データD1中で境界B1を跨いで連続した画素データ956~1919を含んだものとなり、画素データ956~959が、上記の単純な分配でL群の画素データDALに分配される画素データ956~959と重複する。また、上述のように、分配部43は、入力部41を介して同じタイミングで入力される4つの画素データをまとめて、この分配を行う。タイミング信号生成部42は、例えば、L群の画素データDAL中のフィルタ処理をすべき画素データ0~963がL群処理部44Lに入力されて処理されるタイミングでハイになり、それ以外はローになるL群有効フラグEFFL1を、L群処理部44Lに入力する。L群処理部44Lは、L群有効フラグEFFL1がハイになる期間だけ、入力されるL群の画素データDALに対して順次フィルタ処理を行う。このとき、L群処理部44Lは、境界B1を跨いで連続した画素データ0~963に対してフィルタ処理を施すため、L群データDL1中の境界B1付近の画素データ例えば、画素データ959に対して十分にフィルタ処理を行うとともに、連続的にフィルタ処理を行うことが可能になる。同様に、タイミング信号生成部42は、例えば、R群の画素データDAR中のフィルタ処理をすべき画素データ956~1919がR群処理部44Rに入力されて処理されるタイミングでハイになり、それ以外はローになるR群有効フラグEFFR1を、R群処理部44Rに入力する。R群処理部44Rは、R群有効フラグEFFR1がハイになる期間だけ、入力されるR群の画素データDARに対して順次フィルタ処理を行う。このとき、R群処理部44Rは、境界B1を跨いで連続した画素データ956~1919に対してフィルタ処理を施すため、R群データDR1中の境界B1付近の画素データ例えば、画素データ960に対して十分にフィルタ処理を行うとともに、連続的にフィルタ処理を行うことが可能になる。また、タイミング信号生成部42は、例えば、L群の画素データDAL中の出力すべき画素データ0~959がL群処理部44Lに入力されて処理されるタイミングでハイになり、それ以外はローになるL群出力フラグEFFL2を、L群処理部44Lに入力する。L群処理部44Lは、L群出力フラグEFFL2がハイになる期間だけ、画素データを出力する。このとき、L群処理部44Lは、出力しようとする画素データに対して変換処理を施すことで画素データODALを生成し、当該画素データODALを出力部45に出力する。同様に、タイミング信号生成部42は、例えば、R群の画素データDAR中の出力すべき画素データ960~1919がR群処理部44Rに入力されて処理されるタイミングでハイになり、それ以外はローになるR群出力フラグEFFR2を、R群処理部44Rに入力する。R群処理部44Rは、R群出力フラグEFFR2がハイになる期間だけ、画素データを出力する。このとき、R群処理部44Rは、出力しようとする画素データに対して変換処理を施すことで画素データODARを生成し、当該画素データODARを出力部45に出力する。そして、出力部45が、L群処理部44Lが生成する画素データODALと、R群処理部44Rが生成する画素データODARと、タイミング信号生成部42が生成するタイミング信号とのそれぞれを、表示パネル10のL群ソースドライバSDL1~SDLj及びR群ソースドライバSDR1~SDRjに出力する。<第2動作例>次に、第2動作例として、図10に示す画像データD2を図2に示す画像処理装置20が処理する場合の動作の一例を挙げて、説明する。図4は、図10に示す画像データを図2に示す画像処理装置が処理する場合において、当該画像処理装置のコントローラが備えるL群処理部及びR群処理部のそれぞれに入力される画素データ及びフラグの一例を示す模式図である。なお、本動作例では、図11に示す画素データLVDS0~LVDS3が、入力データ生成部30からコントローラ40に入力される。また、上述のように、図10の画像データD2の左半分であるL群データDL2画素データ0~682は、表示パネル10の左半分の表示領域10Lで表示されるべきものであり、図10の画像データD2の右半分であるのR群データDR2画素データ683~1365は、表示パネル10の右半分の表示領域10Rで表示されるべきものである。図4に示すように、本動作例では、分配部43が、画素データ0~683をL群の画素データDALに単純に分配し、画素データ684~1365をR群の画素データDARに単純に分配する。また、上述のように、分配部43は、入力部41を介して同じタイミングで入力される4つの画素データをまとめて、この分配を行う。このとき、画像データD2の1行分の画素データの数である1366個は、分配数4の倍数に対して2個余る。そのため、図11に示すように、4未満の端数である画素データ1364,1365が、分配部43に同じタイミングで入力され、当該画素データを分配部43が例外的に分配することになる。また、画像データD2の1行分の画素データの数である1366個は、2つの群に同数の画素データを分配可能な8群の数2×分配数4の倍数に対して2個不足する。そのため、上記の単純な分配では、上記端数の画素データ1364,1365が分配されるR群の画素データDARが、L群の画素データDALよりも2個少なくなるように分配される。さらに、分配部43は、表示領域10Lに表示すべき画素データ0~682の中で上記の単純な分配でL群の画素データDALに分配されなかった画素データこの例では無しと、表示領域10Lに表示すべき画素データ0~682と境界B2を挟んで隣接しかつ上記の単純な分配でL群の画素データDALに分配されなかった画素データ684~687と、のそれぞれと同じ画素データが、L群の画素データDALの最後に付加されるように分配する。この分配により、L群の画素データDALは、画像データD2中で境界B2を跨いで連続した画素データ0~687を含んだものとなり、画素データ684~687が、上記の単純な分配でR群の画素データDARに分配される画素データ960~963と重複する。また、上述のように、分配部43は、入力部41を介して同じタイミングで入力される4つの画素データをまとめて、この分配を行う。同様に、分配部43は、表示領域10Rに表示すべき画素データ683~1365の中で上記の単純な分配でR群の画素データDARに分配されなかった画素データ683と、表示領域10Rに表示すべき画素データ683~1365と境界B2を挟んで隣接しかつ上記の単純な分配でR群の画素データDARに分配されなかった画素データ680~682と、のそれぞれと同じ画素データが、R群の画素データDARの最初に付加されるように分配する。この分配により、R群の画素データDARは、画像データD2中で境界B2を跨いで連続した画素データ680~1365を含んだものとなり、画素データ680~684が、上記の単純な分配でL群の画素データDALに分配される画素データ680~684と重複する。また、上述のように、分配部43は、入力部41を介して同じタイミングで入力される4つの画素データをまとめて、この分配を行う。タイミング信号生成部42は、例えば、L群の画素データDAL中のフィルタ処理をすべき画素データ0~687がL群処理部44Lに入力されて処理されるタイミングでハイになり、それ以外はローになるL群有効フラグEFFL1を、L群処理部44Lに入力する。L群処理部44Lは、L群有効フラグEFFL1がハイになる期間だけ、入力されるL群の画素データDALに対して順次フィルタ処理を行う。このとき、L群処理部44Lは、境界B2を跨いで連続した画素データ0~687に対してフィルタ処理を施すため、L群データDL2中の境界B2付近の画素データ例えば、画素データ682に対して十分にフィルタ処理を行うとともに、連続的にフィルタ処理を行うことが可能になる。同様に、タイミング信号生成部42は、例えば、R群の画素データDAR中のフィルタ処理をすべき画素データ680~683がR群処理部44Rに入力されて処理されるタイミングでハイになり、それ以外はローになるR群有効フラグEFFR1を、R群処理部44Rに入力する。R群処理部44Rは、R群有効フラグEFFR1がハイになる期間だけ、入力されるR群の画素データDARに対して順次フィルタ処理を行う。このとき、R群処理部44Rは、境界B2を跨いで連続した画素データ680~1365に対してフィルタ処理を施すため、R群データDR2中の境界B2付近の画素データ例えば、画素データ683に対して十分にフィルタ処理を行うとともに、連続的にフィルタ処理を行うことが可能になる。また、タイミング信号生成部42は、例えば、L群の画素データDAL中の出力すべき画素データ0~682がL群処理部44Lに入力されて処理されるタイミングでハイになり、それ以外はローになるL群出力フラグEFFL2を、L群処理部44Lに入力する。L群処理部44Lは、L群出力フラグEFFL2がハイになる期間だけ、画素データを出力する。このとき、L群処理部44Lは、出力しようとする画素データに対して変換処理を施すことで画素データODALを生成し、当該画素データODALを出力部45に出力する。同様に、タイミング信号生成部42は、例えば、R群の画素データDAR中の出力すべき画素データ683~1365がR群処理部44Rに入力されて処理されるタイミングでハイになり、それ以外はローになるR群出力フラグEFFR2を、R群処理部44Rに入力する。R群処理部44Rは、R群出力フラグEFFR2がハイになる期間だけ、画素データを出力する。このとき、R群処理部44Rは、出力しようとする画素データに対して変換処理を施すことで画素データODARを生成し、当該画素データODARを出力部45に出力する。そして、出力部45が、L群処理部44Lが生成する画素データODALと、R群処理部44Rが生成する画素データODARと、タイミング信号生成部42が生成するタイミング信号とのそれぞれを、表示パネル10のL群ソースドライバSDL1~SDLj及びR群ソースドライバSDR1~SDRjに出力する。以上の第1及び第2動作例に示すように、分配部43は、画素データの一部を重複させて、L群及びR群に分配する。これにより、L群処理部44L及びR群処理部44Rの処理に必要な全ての画素データを、L群処理部44L及びR群処理部44Rに入力することが可能になる。また、タイミング信号生成部42は、L群処理部44L及びR群処理部44Rに対して、L群有効フラグEFFL1及びR群有効フラグEFFR1と、L群出力フラグEFFL2及びR群出力フラグEFFR2とを与えることで、処理すべき画素データと出力すべき画素データとを通知する。これにより、L群処理部44L及びR群処理部44Rは、画素データの処理及び出力を、過不足無く行うことが可能になる。したがって、例えばL群の処理に必要なR群の画素データを記憶するメモリや、R群の処理に必要なL群の画素データを記憶するメモリ等を別途備える必要が無くなるため、画像処理装置20の構成を簡素化することが可能になる。また、L群処理部44L及びR群処理部44Rが、L群有効フラグEFFL1及びR群有効フラグEFFR1と、L群出力フラグEFFL2及びR群出力フラグEFFR2とに基づいた画素データの処理及び出力を行うため、どのような形式の画素データ例えば、任意の数の画素データであっても処理可能になり、画像処理装置20の汎用性を高くすることが可能になる。<<変形例>>[1]表示パネル10及び画像データD1,D2を、水平方向において2つに等分割する場合について例示したが、3つ以上の任意の数に分割する場合であっても、本発明は同様に適用可能である。具体例として、図1に示す表示パネル10を水平方向において3つに等分割して成るそれぞれの表示領域左端:10A、中央:10B、右端:10Cに、図6に示す画像データD1を水平方向において3つに等分割して成るA~C群データA群データ:画素データ0~639、B群データ:画素データ640~1279、C群データ:画素データ1280~1919をそれぞれ表示する場合を挙げて、説明する。なお、画像データD1において、A群データ及びB群データの境界をB11、B群データ及びC群データの境界をB12とする。本例において、図6の画像データD1の左端のA群データ画素データ0~639は、表示パネル10の左端の表示領域10Aで表示されるべきものであり、図6の画像データD1の中央のB群データ画素データ640~1279は、表示パネル10の中央の表示領域10Bで表示されるべきものであり、図6の画像データD1の右端のC群データ画素データ1280~1919は、表示パネル10の右端の表示領域10Cで表示されるべきものである。また、本例では、図8に示す画素データLVDS0~LVDS3が、入力データ生成部30からコントローラ40に入力される。また、本例では、図2のコントローラ40において、分配部43がA群~C群の3つの群の画素データDAA~DACをそれぞれ出力し、当該画素データDAA~DACのそれぞれを処理する3つの処理部A~C群処理部が備えられる。さらに、タイミング信号生成部42が、A群処理部に対してA群有効フラグEFFA1及びA群出力フラグEFFA2を出力し、B群処理部に対してB群有効フラグEFFB1及びB群出力フラグEFFB2を出力し、C群処理部に対してC群有効フラグEFFC1及びC群出力フラグEFFC2を出力する。図5は、図6に示す画像データを3分割して表示する場合における、画素データ及びフラグの一例を示す模式図である。図5に示すように、本例では、分配部43が、画素データ0~639をA群の画素データDAAに単純に分配し、画素データ640~1279をB群の画素データDABに単純に分配し、画素データ1280~1919をC群の画素データDACに単純に分配する。また、上述のように、分配部43は、入力部41を介して同じタイミングで入力される4つの画素データをまとめて、この分配を行う。このとき、画像データD1の1行分の画素データの数である1920個は、分配数4の倍数であり、3つの群に同数の画素データを分配可能な12群の数3×分配数4の倍数である。そのため、上記の単純な分配では、A群の画素データDAA、B群の画素データDAB及びC群の画素データDACに、同数の画素データが分配される。さらに、分配部43は、表示領域10Aに表示すべき画素データ0~639と境界B11を挟んで隣接する表示領域10Bで表示されるべき画素データ640~643と同じ画素データが、A群の画素データDAAの最後に付加されるように分配する。この分配により、A群の画素データDAAは、画像データD1中で境界B11を跨いで連続した画素データ0~643を含んだものとなり、画素データ640~643が、上記の単純な分配でB群の画素データDABに分配される画素データ640~643と重複する。また、上述のように、分配部43は、入力部41を介して同じタイミングで入力される4つの画素データをまとめて、この分配を行う。同様に、分配部43は、表示領域10Bに表示すべき画素データ640~1279と境界B11を挟んで隣接する表示領域10Aで表示されるべき画素データ636~639と同じ画素データが、B群の画素データDABの最初に付加されるように分配する。さらに、分配部43は、表示領域10Bに表示すべき画素データ640~1279と境界B12を挟んで隣接する表示領域10Cで表示されるべき画素データ1280~1283と同じ画素データが、B群の画素データDABの最後に付加されるように分配する。この分配により、B群の画素データDABは、画像データD1中で境界B11及び境界B12を跨いで連続した画素データ636~1283を含んだものとなり、画素データ636~639が、上記の単純な分配でA群の画素データDAAに分配される画素データ636~639と重複し、画素データ1280~1283が、上記の単純な分配でC群の画素データDACに分配される画素データ1280~1283と重複する。また、上述のように、分配部43は、入力部41を介して同じタイミングで入力される4つの画素データをまとめて、この分配を行う。また同様に、分配部43は、表示領域10Cに表示すべき画素データ1280~1919と境界B12を挟んで隣接する表示領域10Bで表示されるべき画素データ1276~1279と同じ画素データが、C群の画素データDACの最初に付加されるように分配する。この分配により、C群の画素データDACは、画像データD1中で境界B12を跨いで連続した画素データ1276~1919を含んだものとなり、画素データ1276~1279が、上記の単純な分配でB群の画素データDABに分配される画素データ1276~1279と重複する。また、上述のように、分配部43は、入力部41を介して同じタイミングで入力される4つの画素データをまとめて、この分配を行う。タイミング信号生成部42は、例えば、A群の画素データDAA中のフィルタ処理をすべき画素データ0~643がA群処理部に入力されて処理されるタイミングでハイになり、それ以外はローになるA群有効フラグEFFL1を、A群処理部に入力する。A群処理部は、A群有効フラグEFFA1がハイになる期間だけ、入力されるA群の画素データDAAに対して順次フィルタ処理を行う。このとき、A群処理部は、境界B11を跨いで連続した画素データ0~643に対してフィルタ処理を施すため、A群データ中の境界B11付近の画素データ例えば、画素データ639に対して十分にフィルタ処理を行うとともに、連続的にフィルタ処理を行うことが可能になる。同様に、タイミング信号生成部42は、例えば、B群の画素データDAB中のフィルタ処理をすべき画素データ636~1283がB群処理部に入力されて処理されるタイミングでハイになり、それ以外はローになるB群有効フラグEFFB1を、B群処理部に入力する。B群処理部は、B群有効フラグEFFB1がハイになる期間だけ、入力されるB群の画素データDABに対して順次フィルタ処理を行う。このとき、B群処理部は、境界B11及び境界B12を跨いで連続した画素データ636~1283に対してフィルタ処理を施すため、B群データ中の境界B11付近の画素データ例えば、画素データ640及び境界B12付近の画素データ例えば、画素データ1279に対して十分にフィルタ処理を行うとともに、連続的にフィルタ処理を行うことが可能になる。また同様に、タイミング信号生成部42は、例えば、C群の画素データDAC中のフィルタ処理をすべき画素データ1276~1919がC群処理部に入力されて処理されるタイミングでハイになり、それ以外はローになるC群有効フラグEFFC1を、C群処理部に入力する。C群処理部は、C群有効フラグEFFC1がハイになる期間だけ、入力されるC群の画素データDACに対して順次フィルタ処理を行う。このとき、C群処理部は、境界B12を跨いで連続した画素データ1276~1919に対してフィルタ処理を施すため、C群データ中の境界B12付近の画素データ例えば、画素データ1280に対して十分にフィルタ処理を行うとともに、連続的にフィルタ処理を行うことが可能になる。また、タイミング信号生成部42は、例えば、A群の画素データDAA中の出力すべき画素データ0~639がA群処理部に入力されて処理されるタイミングでハイになり、それ以外はローになるA群出力フラグEFFA2を、A群処理部に入力する。A群処理部は、A群出力フラグEFFA2がハイになる期間だけ、画素データを出力する。このとき、A群処理部は、出力しようとする画素データに対して変換処理を施すことで画素データを生成し、当該画素データを出力部45に出力する。また、タイミング信号生成部42は、例えば、B群の画素データDAB中の出力すべき画素データ640~1279がB群処理部に入力されて処理されるタイミングでハイになり、それ以外はローになるB群出力フラグEFFB2を、B群処理部に入力する。B群処理部は、B群出力フラグEFFB2がハイになる期間だけ、画素データを出力する。このとき、B群処理部は、出力しようとする画素データに対して変換処理を施すことで画素データを生成し、当該画素データを出力部45に出力する。また同様に、タイミング信号生成部42は、例えば、C群の画素データDAC中の出力すべき画素データ1280~1919がC群処理部に入力されて処理されるタイミングでハイになり、それ以外はローになるC群出力フラグEFFC2を、C群処理部に入力する。C群処理部は、C群出力フラグEFFC2がハイになる期間だけ、画素データを出力する。このとき、C群処理部は、出力しようとする画素データに対して変換処理を施すことで画素データを生成し、当該画素データを出力部45に出力する。そして、出力部45が、A群処理部~C群処理部が生成するA群~C群の各画素データと、タイミング信号生成部42が生成するタイミング信号とのそれぞれを、表示パネル10の表示領域10A~10Cのそれぞれに対応するソースドライバに出力する。以上のように、表示パネル10及び画像データを3分割する場合にも本発明を適用可能であり、画素データの処理及び出力を過不足無く行うことが可能である。また、画像処理装置の構成を簡素化するとともに、汎用性を高くすることが可能である。なお、表示パネル10及び画像データを3分割以上する場合、2つの境界に挟まれる表示領域及びデータ上記例では表示領域10B及びB群データの数が、分割数に応じて変動する分割数-2になるだけであるため、基本的には3分割の場合と同様に本発明が適用可能である。また、上記のように表示パネル10及び画像データの分割数を増やすことで、さらに高解像度の形式例えば、4k2k:水平方向に4096画素である画像データの表示や、さらに高速例えば、4倍速表示な表示、さらに高階調例えば、1色当たりのデータ量が12ビットな表示などが可能になる。[2]表示パネル10及び画像データを、水平方向で等分割する場合について例示したが、分割方法はこの例に限られるものではない。表示パネル10を分割して成る表示領域の画素数と、当該表示領域に表示しようとする画素データの数とが対応する限り、どのように分割しても良い。[3]それぞれの群で重複する画素データ例えば、図3の画素データ960~963,956~959、図4の画素データ684~687,680~683の数が4個である場合について例示したが、この数は一例に過ぎず、他の数例えば、20個としても良い。[4]例えばL群処理部44L及びR群処理部44Rが、1行分の画素データを処理する例えば、適用するフィルタの垂直方向のサイズが1である場合を例示したが、複数行の画素データを処理しても例えば、適用するフィルタの垂直方向のサイズが2以上であっても良い。[5]画像処理装置20が、スケーリング表示パネル10の各表示領域で表示すべき画素数に合うように、補間や間引等を行うことで、画像処理装置20が出力する画素データの数を増減させる等の処理を、必要に応じて行っても良い。[6]図2に示す各ブロックは、画像処理装置20特に、コントローラ40の各機能を概念的に示したものである。そのため、当該機能が実現される限り、画像処理装置20特に、コントローラ40をどのような構成として実現しても良い。"