"基準電圧発生回路であって、バンドギャップ基準電圧を出力するバンドギャップレファレンス回路と、前記バンドギャップ基準電圧を分圧した第1の電圧および第2の電圧を生成する分圧回路と、前記バンドギャップ基準電圧を増幅するレギュレータとを備え、前記レギュレータは、差動増幅器と、前記差動増幅器の出力と接地電源との間に直列接続された第1の抵抗および第2の抵抗とを含み、前記差動増幅器の第1の入力端子は、前記バンドギャップ基準電圧を受け、第2の入力端子は、前記第1の抵抗と前記第2の抵抗の間の接続ノードと接続し、前記バンドギャップレファレンス回路は、さらに、前記バンドギャップレファレンス回路内を流れる所定量の電流と前記バンドギャップレファレンス回路内の所定の抵抗とによって定まる温度に応じて変化する第3の電圧を出力し、前記基準電圧発生回路は、さらに、前記第3の電圧と前記第1の電圧との差、および前記第3の電圧と前記第2の電圧との差に応じた大きさの補正電流を前記接続ノードに流れるように制御する補正回路とを備えた、基準電圧発生回路。前記補正回路は、第1のテール電流源と、前記第1のテール電流源と接続された第1の差動対トランジスタと、第2のテール電流源と、前記第2のテール電流源と接続された第2の差動対トランジスタと、入力側トランジスタおよび出力側トランジスタから構成されるカレントミラー回路とを含み、前記第1の差動対トランジスタの一方のトランジスタの制御電極は、前記第3の電圧を受け、前記第1の差動対トランジスタの他方のトランジスタの制御電極は、前記第1の電圧を受け、前記第2の差動対トランジスタの一方のトランジスタの制御電極は、前記第3の電圧を受け、前記第2の差動対トランジスタの他方のトランジスタの制御電極は、前記第2の電圧を受け、前記入力側トランジスタは、前記第1の差動対トランジスタの他方のトランジスタおよび前記第2の差動対トランジスタの一方のトランジスタと接続し、前記出力側トランジスタは、前記接続ノードと接続する、請求項1記載の基準電圧発生回路。前記第1のテール電流源および前記第2のテール電流源は、動作電源と接続し、前記第1の差動対トランジスタおよび前記第2の差動対トランジスタは、PMOSトランジスタであり、前記入力側トランジスタおよび前記出力側トランジスタは、NMOSトランジスタであり、前記第1の差動対トランジスタの一方のトランジスタおよび前記第2の差動対トランジスタの他方のトランジスタは、接地電源と接続する、請求項2記載の基準電圧発生回路。前記第1のテール電流源および前記第2のテール電流源は、接地電源と接続し、前記第1の差動対トランジスタおよび前記第2の差動対トランジスタは、NMOSトランジスタであり、前記入力側トランジスタおよび前記出力側トランジスタは、PMOSトランジスタであり、前記第1の差動対トランジスタの一方のトランジスタおよび前記第2の差動対トランジスタの他方のトランジスタは、動作電源と接続する、請求項2記載の基準電圧発生回路。前記バンドギャップレファレンス回路は、同一の大きさの第1の電流および第2の電流を出力する電流源と、コレクタ端子に前記第1の電流が入力される第1のNPN型バイポーラトランジスタと、コレクタ端子に前記第2の電流が入力される第2のNPN型バイポーラトランジスタと、前記第1のNPN型バイポーラトランジスタのベース端子と、前記第2のNPN型バイポーラトランジスタのベース端子とは接続され、一方の端子が、前記第2のNPN型バイポーラトランジスタのエミッタ端子と接続する第3の抵抗と、前記第1のNPN型バイポーラトランジスタのエミッタ端子および前記第3の抵抗の他方の端子と接続する第4の抵抗とを含み、前記バンドギャップ基準電圧は、第1のNPN型バイポーラトランジスタおよび第2のNPN型バイポーラトランジスタのベース電圧であり、前記所定量の電流は、前記第1と第2の電流の総和であり、前記所定の抵抗は、前記第4の抵抗であり、前記第3の電圧は、前記第3の抵抗と前記第4の抵抗の接続ノードの電圧である、請求項1記載の基準電圧発生回路。前記電流源は、動作電源と、第1のNPN型バイポーラトランジスタのコレクタ端子との間に設けられた第1のPMOSトランジスタと、動作電源と、第2のNPN型バイポーラトランジスタのコレクタ端子との間に設けられた第2のPMOSトランジスタと、一方の入力端子が前記第1のNPN型バイポーラトランジスタのコレクタ端子と接続され、他方の入力端子が前記第2のNPN型バイポーラトランジスタのコレクタ端子と接続され、出力端子が前記第1のPMOSトランジスタの制御電極および前記第2のPMOSトランジスタの制御電極に接続されるフィードバックアンプと、動作電源と、前記第1のNPN型バイポーラトランジスタのベース端子および前記第2のNPN型バイポーラトランジスタのベース端子との間に設けられ、制御電極が、前記前記第1のNPN型バイポーラトランジスタのコレクタ端子と接続されるNMOSトランジスタとを含む、請求項5記載の基準電圧発生回路。前記電流源は、動作電源と、第1のNPN型バイポーラトランジスタのコレクタ端子との間に設けられた第1のPMOSトランジスタと、動作電源と、第2のNPN型バイポーラトランジスタのコレクタ端子との間に設けられた第2のPMOSトランジスタと、一方の入力端子が前記第1のNPN型バイポーラトランジスタのコレクタ端子と接続され、他方の入力端子が前記第2のNPN型バイポーラトランジスタのコレクタ端子と接続され、出力端子が前記第1のPMOSトランジスタの制御電極および前記第2のPMOSトランジスタの制御電極に接続されるフィードバックアンプと、一方の入力端子が前記第1のNPN型バイポーラトランジスタのコレクタ端子と接続され、他方の入力端子と出力端子とが接続され、前記出力端子が前記第1のNPN型バイポーラトランジスタのベース端子および前記第2のNPN型バイポーラトランジスタのベース端子と接続されるボルテージフォロアとを含む、請求項5記載の基準電圧発生回路。前記バンドギャップレファレンス回路は、比例関係の大きさの第1の電流、第2の電流、第3の電流、および第4の電流をそれぞれ第1の端子、第2の端子、第3の端子、第4の端子から出力する電流源と、前記第1の端子と前記接地電源との間の経路に直列に接続された第3の抵抗および第1のPNP型バイポーラトランジスタと、前記第2の端子と前記接地電源との間の経路に設けられる第2のPNP型バイポーラトランジスタと、前記第3の端子と前記接地電源との間の経路に設けられる第4の抵抗と、前記第4の端子と前記接地電源との間の経路に直列に接続された第5の抵抗および第3のPNP型バイポーラトランジスタとを含み、前記バンドギャップ基準電圧は、前記第4の端子の電圧であり、前記所定量の電流は、前記第3の電流であり、前記所定の抵抗は、前記第4の抵抗であり、前記第3の電圧は、前記第3の端子の電圧である、請求項1記載の基準電圧発生回路。しかしながら、特許文献1では、BGR回路から出力される電圧が補正回路の入力電圧となる。補正回路は入力電圧差に応じて補正電流を生成して、BGR回路に接続される抵抗へフィードバックする。このとき、フィードバックされた補正電流に依存して、補正回路の入力電圧が変化してしまう。その結果、補正電流がさらに変化してしまい、所望の補正結果を得ることが困難になる。また、特許文献1では、BGRの温度特性のみを補正している。したがって、後段に昇圧動作を行なうレギュレータを設けられているような場合には、レギュレータの温度特性は補正されない。それゆえに、本発明の目的は、BGRとレギュレータの温度特性を正しく補正することができる基準電圧発生回路を提供することである。本発明の一実施形態の基準電圧発生回路は、バンドギャップ基準電圧を出力するバンドギャップレファレンス回路と、バンドギャップ基準電圧を分圧した第1の電圧および第2の電圧を生成する分圧回路と、バンドギャップ基準電圧を増幅するレギュレータとを備える。レギュレータは、差動増幅器と、差動増幅器の出力と接地電源との間に直列接続された第1の抵抗および第2の抵抗とを含む。差動増幅器の第1の入力端子は、バンドギャップ基準電圧を受け、第2の入力端子は、第1の抵抗と第2の抵抗の間の接続ノードと接続する。バンドギャップレファレンス回路は、さらに、バンドギャップレファレンス回路内を流れる所定量の電流とバンドギャップレファレンス回路内の所定の抵抗とによって定まる温度に応じて変化する第3の電圧を出力する。基準電圧発生回路は、さらに、第3の電圧と第1の電圧との差、および第3の電圧と第2の電圧との差に応じた大きさの補正電流を接続ノードに流れるように制御する補正回路とを備える。本発明の一実施形態の基準電圧発生回路によれば、BGRとレギュレータの温度特性を正しく補正することができる。以下、本発明の実施形態について図面を参照して説明する。[第1の実施形態]図1は、本発明の実施形態の半導体装置の構成を表わす図である。図1を参照して、この半導体装置は、バッテリ監視に用いられるものであり、セルバランス制御回路51と、マルチプレクサ52と、基準電圧発生回路54と、自己診断回路57と、レベルシフト回路55と、12ビットΔΣADC56と、SPISerialPeripheralInterface回路58_1,58_2と、WDT/Reset部59と、制御レジスタ60とを備える。セルバランス制御回路51は、直列接続した多数のバッテリの電圧VIN01~VIN12,CIN0~CIN12を受けて、これらのバッテリの放電に生じたアンバランスに対して、バランスが取れた充電を行なうように制御する。マルチプレクサ52は、セルバランス制御回路51からの12個の出力のうち1つを選択して出力する。レベルシフト回路55は、12ビットΔΣADC56に与える電圧のレベルを変換する。基準電圧発生回路54は、高精度な基準電圧VREFを12ビットΔΣADC56に供給する。12ビットΔΣADC56は、マルチプレクサから出力されるアナログの電圧と、デジタル出力をDADigitaltoAnalog変換して積分した信号との差分した信号を参照電圧と比較して量子化した12ビットの値を制御レジスタ60へ出力する。自己診断回路57は、バッテリの電圧VIN01~VIN12,CIN0~CIN12の異常を診断する。SPI回路58_1,58_2は、制御レジスタ60内の12ビットΔΣADC56の出力値に基づいて、他のICIntegratedCircuitを制御する。WDT/Reset部59は、ウオッチドグタイマ機能と、リセット機能を実行する。図1の装置では、基準電圧発生回路54から高精度な基準電圧VREFが12ビットΔΣADC56に供給されるので、バッテリの監視精度がよくなる。基準電圧発生回路の概要図2は、本発明の実施形態の基準電圧発生回路の構成の概要を表わす図である。図2に示すように、基準電圧発生回路は、BGR回路4と、分圧回路50と、レギュレータ6と、温度特性補正回路2とを含む。BGR回路4は、バンドギャップ基準電圧VBGRを出力する。バンドギャップ基準電圧VBGRは、温度に応じて数mVの範囲で微妙に変化する。バンドギャップ基準電圧VBGRの温度変化およびレギュレータ6自体の温度特性によってレギュレータ6から出力される基準電圧VREFも変化する。温度の変化によって、基準電圧VREFが変化しないようにするのが本実施の形態の目的である。BGR回路4は、BGR4回路内を流れる所定量の電流とBGR回路4内の所定の抵抗とによって定まる温度に応じて大きく変化する電圧VPTATを出力する。分圧回路50は、バンドギャップ基準電圧VBGRを分圧した高い側の電圧VT1および低い側の電圧VT2を生成する。電圧VT1および電圧VT2は、バンドギャップ基準電圧VBGRは、温度に応じて数mVの範囲で微妙に変化する。レギュレータ6は、バンドギャップ基準電圧VGBRを増幅して、基準電圧VREFを出力する。レギュレータ6は、アンプAMP1と、アンプAMP1の出力とグランドとの間に直列に接続された抵抗4および抵抗R5とを含む。アンプAMP1の正の入力端子はバンドギャップ基準電圧VBGRを受け、負の入力端子は、抵抗R4と抵抗R5の間の接続ノードND6のフィードバック電圧VFBを受ける。温度特性補正回路2は、電圧VPTATと電圧VT1の差、および電圧VPTATと電圧VT2との差に応じた大きさの補正電流ICORRECTをノードND6に流れるように制御する。本実施の形態では、BGR回路4の温度に依存する電圧VPTATに応じて温度特性補正回路2で生成される補正電流ICORRECTをレギュレータへフィードバックするので、温度特性補正回路2へ入力される電圧VPTATと電圧VT1と電圧VT2が補正電流ICORRECTに依存して変化しないようにすることができる。その結果、所望の補正電流を得ることが容易になる。また、レギュレータ6まで含めて補正を行なうので、レギュレータ6の温度特性まで考慮した補正が可能となる。基準電圧発生回路の詳細図3は、第1の実施形態の基準電圧発生回路の構成を表わす図である。図3に示すように、BGR回路4aは、電流源8aと、NPN型バイポーラトランジスタQN1およびQN2、抵抗R6およびR7とを含む。電流源8aは、同一の大きさの電流I1および電流I2を出力する。電流源8aは、PMOSトランジスタMP5およびMP6と、フィードバックアンプAMP2と、NMOSトランジスタMN3とを含む。PMOSトランジスタMP5およびMP6は、カレントミラーを構成する。PMOSトランジスタMP5のソースおよびPMOSトランジスタMP6のソースは、電源VDDに接続される。PMOSトランジスタMP5のドレインは、バイポーラトランジスタQN1のコレクタ端子に接続される。PMOSトランジスタMP6のドレインは、バイポーラトランジスタQN2のコレクタ端子に接続される。アンプAMP2の正の入力端子は、PMOSトランジスタMP6のドレインおよびバイポーラトランジスタQN2のコレクタ端子に接続される。アンプAMP2の負の入力端子は、PMOSトランジスタMP5のドレインおよびバイポーラトランジスタQN1のコレクタ端子に接続される。アンプAMP2の出力端子は、PMOSトランジスタMP5のゲートおよびPMOSトランジスタMP6のゲートに接続される。PMOSトランジスタMP5とPMOSトランジスタMP6のサイズは等しいので、アンプAMP2によって、電流源8aからバイポーラトランジスタQN1へ送られる電流I1と、電流源8aからバイポーラトランジスタQN2へ送られる電流I2の大きさが等しくなる。NMOSトランジスタMN3は、電源VDDとノードND2との間に設けられる。ノードND2は、バイポーラトランジスタQN1のベース端子とバイポーラトランジスタQN2のベース端子とが接続される。NMOSトランジスタMN3のゲートは、PMOSトランジスタMP5のドレインおよびバイポーラトランジスタQN1のコレクタ端子と接続される。バイポーラトランジスタQN1のコレクタ端子は、PMOSトランジスタMP5のドレインに接続され、電流I1が入力される。バイポーラトランジスタQN1のベース端子はノードND2に接続され、エミッタ端子はノードND1に接続される。バイポーラトランジスタQN2のコレクタ端子は、PMOSトランジスタMP6のドレインに接続され、電流I2が入力される。バイポーラトランジスタQN2のベース端子はノードND2に接続され、エミッタ端子は抵抗R6に接続される。抵抗R6の一方の端子は、バイポーラトランジスタQN2のエミッタ端子に接続され、他方の端子は、ノードND1に接続される。抵抗R7は、ノードND1とグランドとの間に設けられる。バイポーラトランジスタQN1のベース端子とバイポーラトランジスタQN2のベース端子とが接続されるノードND2は、バンドギャップ基準電圧VBGRを出力する。バイポーラトランジスタQN1のエミッタ端子、抵抗R6および抵抗R7が接続されるノードND1は、温度に比例する電圧VPTATを温度特性補正回路2aに出力する。電圧VPTATは、電流I1とI2の和および抵抗R7によって定まり、温度に応じて変化する。分圧回路分圧回路50は、ノードND2とグランドとの間に直列に設けられた抵抗R1,R2,R3を含む、抵抗R1と抵抗R2の接続ノードND3は、温度変化に対してほぼ一定の高い側の電圧VT1を出力する。抵抗R2と抵抗R3の接続ノードND4は、温度変化に対してほぼ一定の低い側の電圧VT2を出力する。レギュレータレギュレータ6は、差動アンプAMP1と、差動アンプAMP1の出力端子の電圧VREFを分圧するための抵抗R4,R5とを含む。抵抗R4,R5は、差動アンプAMP1の出力端子とグランドの間に直列に設けられる。抵抗R4と抵抗R5の接続ノードND6は、差動アンプAMP1の負の入力端子およびカレントミラー回路の出力側のNMOSトランジスタMN2のドレインに接続される。差動アンプAMP1の正の入力端子は、ノードND2と接続してバンドギャップ基準電圧VBGRを受け、負の入力端子はノードND6と接続してフィードバック電圧VFBを受ける。アンプAMP1の出力端子は、基準電圧VREFを出力する。温度特性補正回路温度特性補正回路2aは、PMOSトランジスタMP7,MP8と、第1の差動対を構成するPMOSトランジスタMP1,MP2と、第2の差動対を構成するPMOSトランジスタMP3,MP4と、カレントミラーを構成するNMOSトランジスタMN1,MN2とを含む。PMOSトランジスタMP7は、PMOSトランジスタMP6とともにカレントミラーを構成し、テール電流I3を出力する電流源となる。PMOSトランジスタMP8は、PMOSトランジスタMP6とともにカレントミラーを構成し、テール電流I4を出力する電流源となる。PMOSトランジスタMP1のゲートおよびPMOSトランジスタMP3のゲートは、温度に比例して変化する電圧VPTATを受ける。PMOSトランジスタMP2のゲートは、温度に応じて変化量が少ない、高電圧VT1を受ける。PMOSトランジスタMP4のゲートは、温度に応じて変化量が少ない、低電圧VT2を受ける。PMOSトランジスタMP1およびMP2のソースは、電流源であるPMOSトランジスタMP7のドレインに接続される。PMOSトランジスタMP3およびMP4のソースは、電流源であるPMOSトランジスタMP8のドレインに接続される。PMOSトランジスタMP1およびMP4のドレインは、グラウンドに接続される。PMOSトランジスタMP2およびMP3のドレインは、ノードND5に接続される。カレントミラー回路の入力側のNMOSトランジスタMN1のドレインおよびゲートは、ノードND5に接続される。NMOSトランジスタMN1のソースは、グランドに接続される。カレントミラー回路の出力側のNMOSトランジスタMN2のドレインは、ノードND6に接続される。NMOSトランジスタMN2のソースは、グランドに接続され、ゲートは、ノードND5に接続される。カレントミラー側の出力側のNMOSトランジスタMN2を介して、補正電流ICORRECTがノードND6からグランドに流れることによって、補正電流ICORRECTの大きさに応じた電圧VREFの補正が行われる。AMP1図4は、図3の差動アンプAMP1の構成を表わす図である。図4に示すように、差動アンプAMP1はサブアンプAと、サブアンプBと、PMOSトランジスタLMP8で構成される。サブアンプAは、入力差動対を構成するPMOSトランジスタLMP1,LMP2と、テール電流源を構成するPMOSトランジスタLMP3と、負荷を構成するPMOSトランジスタLMP4,LMP5とを含む。サブアンプAは、さらに、PMOSトランジスタLMP4のドレインとグランドとの間に直列に接続されたNMOSトランジスタLMN7およびLMN3と、PMOSトランジスタLMP5のドレインとグランドとの間に直列に接続されたNMOSトランジスタLMN8およびLMN4とを含む。サブアンプAは、さらに、PMOSトランジスタLMP1のドレインとグランドとの間に直列に接続されたNMOSトランジスタLMN5およびLMN1と、PMOSトランジスタLMP2のドレインとグランドとの間に直列に接続されたNMOSトランジスタLMN6およびLMN2とを含む。PMOSトランジスタLMP3のゲートには、一定のバイアス電圧VBPが入力される。NMOSトランジスタLMN7,LMN5,LMN6,LMN8のゲートには、一定のバイアス電圧VBCSNが入力される。NMOSトランジスタLMN3,LMN1のゲートは、PMOSトランジスタLMP1とNMOSトランジスタLMN5とが接続されるノードNDD1と接続する。NMOSトランジスタLMN2,LMN4のゲートは、PMOSトランジスタLMP2とNMOSトランジスタLMN6とが接続されるノードNDD2と接続する。PMOSトランジスタLMP1のゲートには、バンドギャップ基準電圧VBGRが入力される。PMOSトランジスタLMP2のゲートには、抵抗RR1を介してフィードバック電圧VFBが入力される。また、LMP2のゲートとグランドとの間に容量CC1が接続され、抵抗RR1と容量CC1とでローパスフィルタを構成する。サブアンプBは、入力差動対を構成するNMOSトランジスタLMN9,LMN10と、テール電流源を構成するNMOSトランジスタLMN11と、負荷を構成するPMOSトランジスタLMP6,LMP7とを含む。NMOSトランジスタLMN11のゲートには、一定のバイアス電圧VBNが入力される。NMOSトランジスタLMN9のゲートには、PMOSトランジスタLMP5とNMOSトランジスタLMN8とが接続されるノードNND3の電圧Vo1が入力される。PMOSトランジスタLMP8のソースは、電源VDDと接続され、ドレインから基準電圧VREFが出力される。PMOSトランジスタLMP8のゲートには、PMOSトランジスタLMP7とNMOSトランジスタLMN10とが接続されるノードNDD4の電圧Vo2が入力される。AMP2図5は、図3のフィードバックアンプAMP2の構成を表わす図である。アンプAMP2は、入力差動対を構成するNMOSトランジスタMMN1,MMN2と、テール電流源を構成するNMOSトランジスタMMN3と、負荷に対応するPMOSトランジスタMMP1,MMP2で構成される。NMOSトランジスタMMN3のゲートには、一定のバイアス電圧VBNが入力される。NMOSトランジスタMMN1のゲートには、図3のPMOSトランジスタMP6のドレイン電圧INPが入力される。NMOSトランジスタMMN2のゲートには、図3のPMOSトランジスタMP5のドレイン電圧INNが入力される。PMOSトランジスタMMP2とNMOSトランジスタMMN2の接続ノードがAMP2の出力端子であり、電圧OUTPが出力される。補正電流ICORRECTの説明図6は、補正電流ICORRECTが生成される仕組み、およびその大きさを説明するための図である。図6aは、温度Tに応じて、バンドギャップ基準電圧VBGRがどのように変化するかを表わす図である。図6aに示すように、バンドギャップ基準電圧VBGRは、温度に応じて、数mVの範囲で変化する。本発明の実施形態では、この数mVの範囲での変化をなくすことによって、高精度なき準電圧VREFを生成することを目的としている。図6bは、基準電圧VREFが温度Tによって変化しないようにするために必要なフィードバック電圧VFBと、補正電流ICORRECTとを表わす図である。基準電圧VREFが温度Tによって変化しないようにするためには、フィードバック電圧VFBの温度に対する変化を打ち消すための補正電流ICORRECTが必要である。なぜなら、この補正電流ICORRECTと抵抗R4によって、フィードバック電圧VFBの温度変化に対して逆変化する電圧を生成することができ、その結果、基準電圧VREFの温度Tによる変化を除去できるからである。なお、図6bでは、説明の便宜上、補正電流ICORRECTのレンジをフィードバック電圧VFBのレンジに合わせて表示している。図6cは、図6aのバンドギャップ基準電圧VBGR、図6bのフィードバック電圧VFBおよび補正電流ICORRECTによって、レギュレータから出力される基準電圧VREFを表わす図である。図6cに示すように、基準電圧VREFは、温度によって変化しない。図6dは、電圧VT1、電圧VT2、電圧VPTATの温度に対する変化を表わす図である。図6dに示すように、電圧VT1および電圧VT2は、温度に応じてほぼ変化しない。実際には、VBGRと同じように数mVの範囲で変化するが、図6dでは、図6aおよび図6bに比べて、電圧を荒い精度で表わしている。また、電圧VPTATは、温度に比例して変化する。抵抗R1、R2、R3、R6、R7の値は、電圧VT1、電圧VT2、電圧VPTATが温度に対して図6dに示すように変化するように調整されている。図6eは、差動対トランジスタMP1,MP2を介して流れる補正電流ICORRECTの一成分の温度に対する変化と、差動対トランジスタMP3,MP4を介して流れる補正電流ICORRECTの一成分の温度の対する変化を表わす図である。差動対トランジスタMP1,MP2において、PMOSトランジスタMP2に流れる電流が補正電流ICORRECTの一成分になる。PMOSトランジスタMP2だけがノードND5に接続されているからである。低温-40°Cでは、電圧VPATの大きさが電圧VT1よりも低いので、電圧VPATを受けるPMOSトランジスタMP1に多くの電流が流れ、電圧VT1を受けるPMOSトランジスタMP2には少量の電流しか流れない。したがって、低温では、差動対トランジスタMP1,MP2を介して流れる補正電流の成分が少ない。高温125°Cでは、電圧VPATの大きさが電圧VT1とほぼ等しくなるので、PMOSトランジスタMP1とPMOSトランジスタMP2にほぼ同量の電流が流れる。したがって、高温では、差動対トランジスタMP1,MP2を介して流れる補正電流の成分が大きい。差動対トランジスタMP3,MP3において、PMOSトランジスタMP3に流れる電流が補正電流ICORRECTの成分になる。PMOSトランジスタMP3だけがノードND5に接続されているからである。低温-40°Cでは、電圧VPATの大きさが電圧VT2とほぼ等しいので、PMOSトランジスタMP3とPMOSトランジスタMP4にほぼ同量の電流が流れる。したがって、低温では、差動対トランジスタMP3,MP3を介して流れる補正電流の成分が大きい。高温125°Cでは、電圧VPATの大きさが電圧VT2よりも高いので、電圧VPATを受けるPMOSトランジスタMP3に少量の電流しか流れず、電圧VT2を受けるPMOSトランジスタMP4には多くの電流が流れる。したがって、高温では、差動対トランジスタMP3,MP4を介して流れる補正電流の成分が少ない。差動対トランジスタMP1,MP2を介して流れる補正電流の成分と、差動対トランジスタMP3,MP4を介して流れる補正電流の成分の和が図6bに示す補正電流ICORRECTとなる。以上のように、本実施の形態によれば、BGR回路4の温度に依存する電圧VPTATに応じて温度特性補正回路2で生成される補正電流ICORRECTをレギュレータへフィードバックするので、BGR回路4とレギュレータ6の温度特性を考慮した適切な補正が可能となる。[第2の実施形態]図7は、第2の実施形態の基準電圧発生回路の構成を表わす図である。この基準電圧発生回路が、図3の基準電圧発生回路と相違する点は、温度特性補正回路2bである。温度特性補正回路2bは、第1の差動対を構成するNMOSトランジスタMN1,MN2と、第2の差動対を構成するNMOSトランジスタMN3,MN4と、カレントミラーを構成するPMOSトランジスタMP1,MP2とを含む。電流源95は、テール電流I3を出力する。電流源95は、電流源8aに含まれるPMOSトランジスタMP6とともにカレントミラーを構成するNMOSトランジスタで構成することもできる。電流源96は、テール電流I4を出力する。電流源96は、電流源8aに含まれるPMOSトランジスタMP6とともにカレントミラーを構成するNMOSトランジスタで構成することもできる。NMOSトランジスタMN1のゲートおよびNMOSトランジスタMN4のゲートは、温度に比例して変化する電圧VPTATを受ける。NMOSトランジスタMN2のゲートは、温度に応じて変化量が少ない、低電圧VT2を受ける。NMOSトランジスタMN3のゲートは、温度に応じて変化量が少ない、高電圧VT1を受ける。NMOSトランジスタMN1およびMN2のソースは、電流源95に接続される。NMOSトランジスタMN3およびMN4のソースは、電流源96に接続される。NMOSトランジスタMN1およびMN3のドレインは、電源VDDに接続される。NMOSトランジスタMN2およびMN4のドレインは、ノードND7に接続される。カレントミラー回路を構成する入力側のPMOSトランジスタMP1のドレインおよびゲートは、ノードND7に接続される。PMOSトランジスタMP1のソースは、電源VDDに接続される。カレントミラー回路を構成する出力側のPMOSトランジスタMP2のドレインは、ノードND6に接続される。PMOSトランジスタMP2のソースは、電源VDDに接続され、ゲートは、ノードND7に接続される。以上のように、本実施の形態では、第1の実施形態と同様に、BGR回路4とレギュレータ6の温度特性を考慮した適切な補正が可能となる。[第3の実施形態]図8は、第3の実施形態の基準電圧発生回路の構成を表わす図である。この基準電圧発生回路が、図3の基準電圧発生回路と相違する点は、BGR回路4bである。なお、図8では、図3のPMOSトランジスタMP7を電流源18として表わし、図3のPMOSトランジスタMP8を電流源28として表わしているが、同一のものとする。BGR回路4bは、電流源8bと、電流源8bの第1の端子O1とグランドとの間に直列に設けられた抵抗R16およびPNP型バイポーラトランジスタQP1と、電流源8bの第2の端子O2とグランドとの間に設けられたPNP型バイポーラトランジスタQP2と、電流源8bの第3の端子O3とグランドとの間に設けられた抵抗R3と、電流源8bの第4の端子O4グランドとの間に直列に設けられた抵抗R17およびPNP型バイポーラトランジスタQP3とを含む。電流源8bは、第1の端子O1、第2の端子O2、第3の端子O3、第4の端子O4からそれぞれ、電流I1、I2、I3、I4を出力する。電流源8bは、バイポーラトランジスタQP1、バイポーラトランジスタQP2、抵抗R16の大きさに応じた大きさの電流I1、I2を出力する。また、電流源は、電流I1を基準にして内部のカレントミラー回路によって、電流I5および電流I6を生成する。本実施の形態では、一例として、電流I1、I2、I5、I6の大きさは等しいものとする。バイポーラトランジスタQP1、QP2,QP3のベース端子は、グランドに接続される。電流源8bから出力される電流I1は、抵抗R16を経由して、バイポーラトランジスタQP1のエミッタ端子に入力される。バイポーラトランジスタQP1のコレクタ端子から出力される電流はグランドへ流れる。電流源8bから出力される電流I2は、バイポーラトランジスタQP2のエミッタ端子に入力される。バイポーラトランジスタQP2のコレクタ端子から出力される電流はグランドへ流れる。抵抗R17は、ノードND8とグランドの間に接続される。電流源8bから出力される電流I5は、ノードND8へ送られる。ノードND8へ入力される電流は、抵抗R17を経由してグランドへ流れる。ノードND8の電圧が第1の実施形態で説明したVPTATとなり、温度特性補正回路2aへ送られる。抵抗R18は、ノードND9とバイポーラトランジスタQP3のエミッタ端子の間に接続される。電流源8bから出力される電流I6は、ノードND9へ送られる。ノードND9へ入力される電流のうちの一部の電流は、抵抗R18を経由して、バイポーラトランジスタQP3のエミッタ端子に入力される。バイポーラトランジスタQP3のコレクタ端子から出力される電流はグランドへ流れる。ノードND9へ入力される電流のうちの残りの電流は、分圧回路50へ流れる。ノードND9の電圧が第1の実施形態で説明したバンドギャップ基準電圧VBGRとなる。生成されたVPTATおよびVBGRによって、基準電圧発生回路のBGR以外の他の構成要素は、第1の実施形態と同様の動作を行なう。電圧VPTATは、電流I5と抵抗R17とによって定まり、温度に応じて変化する。以上のように、本実施の形態では、第1の実施形態と同様に、BGR回路4とレギュレータ6の温度特性を考慮した適切な補正が可能となる。[第4の実施形態]図9は、第4の実施形態の基準電圧発生回路の構成を表わす図である。この基準電圧発生回路が、図3の基準電圧発生回路と相違する点は、BGR回路4cである。BGR回路4cは、図3のソースフォロワを構成するNMOSトランジスタMN3の代わりに、ボルテージフォロアを構成するアンプAMP3を含む。AMP3の正の入力端子は、PMOSトランジスタMP5のドレインおよびバイポーラトランジスタQN1のコレクタ端子に接続される。アンプAMP3の出力端子は、ノードND2に接続されるとともに、アンプAMP3の負の入力端子に接続される。アンプAMP3の構成は、図5で説明したアンプAMP2と同様である。本実施の形態では、NMOSトランジスタMN3を、ボルテージフォロアを構成するアンプAMP3に置き換えることによって、第1の実施形態よりも低電圧動作が可能になる。[第5の実施形態]図10は、第5の実施形態の基準電圧発生回路の構成を表わす図である。この基準電圧発生回路が、図4の基準電圧発生回路と相違する点は、BGR回路4dと、温度特性補正回路2cである。BGR回路4dおよび温度特性補正回路2cは、回路特性を向上させるために、抵抗および容量が付加されている。具体的には、トランジスタMN1、MN2、MP5、MP6、MP7、MP8のソースにそれぞれデジェネレーション抵抗R10、R11、R12、R13、R14、R15が接続される。これによって、トランジスタMN1、MN2、MP5、MP6、MP7、MP8の閾値のミスマッチに対するカレントミラーの電流マッチング精度を高めている。また、トリミング抵抗R8が抵抗R4と抵抗R5の間に設けられて、トリミング抵抗R9が抵抗R6と抵抗R7の間に設けられている。トリミング抵抗R8、R9による抵抗値調整を行なうことで、バンドギャップ基準電圧VBGR、および基準電圧VREFの精度を向上させることができる。この際、トリミングによる抵抗値の変化に対して、電圧VPTATや補正電流ICORRECTが変化しない構成としている。このような構成を取ることで、トリミング精度の向上とトリミングコード算出の容易化を同時に達成できる。さらに、位相補償のために、抵抗R16、容量C1、容量C2をアンプAMP2の周りに追加し、容量C3をアンプAMP1の周りに追加している。これによって、基準電圧発生回路内の信号ループの安定性を増加させることができる。なお、図10の基準電圧発生回路が適切に動作するための、トランジスタのサイズと抵抗の値を一例として挙げておく。抵抗R1~R15の値は、183kΩ、137kΩ、108kΩ、55kΩ、616kΩ、53kΩ、220kΩ、63.5kΩ、62kΩ、80kΩ、80kΩ、400kΩ、400kΩ、400kΩ、400kΩとする。また、トランジスタQN1とQN2のサイズの比は、1対8とする。他のトランジスタのサイズは同一であるとする。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"