第1の定電流を第1の定電流端子から第1の出力端子に出力する第1の定電流出力回路と、誤差電流を誤差電流端子から前記第1の出力端子に出力する誤差電流出力回路と、を備え、前記誤差電流出力回路は、前記第1の出力端子から出力された出力電流をモニタしたモニタ電流と、基準電流とを比較し、前記基準電流から前記モニタ電流を減算した第1の比較結果電流を出力し且つ前記モニタ電流から前記基準電流を減算した第2の比較結果電流を出力する電流比較回路と、前記第1の比較結果電流を増幅した第1の極性の第1の増幅電流を出力する第1の増幅回路と、前記第2の比較結果電流を増幅した前記第1の極性とは反対である第2の極性の第2の増幅電流を出力する第2の増幅回路と、を有し、前記基準電流が前記モニタ電流よりも大きい場合には、前記誤差電流端子から前記第1の増幅電流を前記誤差電流として出力し、前記基準電流が前記モニタ電流よりも小さい場合には、前記誤差電流端子から前記第2の増幅電流を前記誤差電流として出力することを特徴とする半導体集積回路。第1の定電流を第1の定電流端子から第1の出力端子に出力する第1の定電流出力回路と、第2の定電流を第2の定電流端子から第2の出力端子に出力する第2の定電流出力回路と、誤差電流を誤差電流端子から出力する誤差電流出力回路と、前記誤差電流端子から供給された前記誤差電流を、前記第1の出力端子または前記第2の出力端子の何れか1つに、出力する電流選択回路と、前記第1の出力端子から出力された出力電流をモニタした第1のモニタ電流、または、前記第2の出力端子から出力された出力電流をモニタした第2のモニタ電流の何れか1つを選択して1つのモニタ電流を出力するモニタ選択回路と、前記電流選択回路および前記モニタ選択回路を制御するスイッチ制御回路と、を備え、前記誤差電流出力回路は、前記モニタ選択回路が出力したモニタ電流と、基準電流とを比較し、前記基準電流から前記モニタ電流を減算した第1の比較結果電流を出力し且つ前記モニタ電流から前記基準電流を減算した第2の比較結果電流を出力する電流比較回路と、前記第1の比較結果電流を増幅した第1の極性の第1の増幅電流を出力する第1の増幅回路と、前記第2の比較結果電流を増幅した前記第1の極性とは反対である第2の極性の第2の増幅電流を出力する第2の増幅回路と、を有し、前記基準電流が前記モニタ電流よりも大きい場合には、前記誤差電流端子から前記第1の増幅電流を前記誤差電流として出力し、一方、前記基準電流が前記モニタ電流よりも小さい場合には、前記誤差電流端子から前記第2の増幅電流を前記誤差電流として出力し、前記スイッチ制御回路は、前記電流選択回路を制御して前記第1の出力端子に前記誤差電流を出力させた場合は、前記モニタ選択回路を制御して前記第1のモニタ電流を選択して前記電流比較回路に出力させ、一方、前記電流選択回路を制御して前記第2の出力端子に前記誤差電流を出力させた場合は、前記モニタ選択回路を制御して前記第2のモニタ電流を選択して前記電流比較回路に出力させることを特徴とする半導体集積回路。前記第2の定電流出力回路は、前記第1の定電流出力回路と同じ構成を有することを特徴とする請求項2に記載の半導体集積回路。前記第1の定電流出力回路は、第1の電位線に一端が接続され、バイアス電圧がゲートに印加され、前記第1の定電流を他端から出力する定電流MOSトランジスタを含むことを特徴とする請求項1ないし3のいずれか一項に記載の半導体集積回路。前記電流比較回路は、第1の電位線に一端が接続され、電流を出力する第1の電流源と、前記第1の電流源の他端と第2の電位線との間に接続され、ダイオード接続された第1導電型の第1のMOSトランジスタと、前記第1の電位線に一端が接続され、前記モニタ電流が入力されるモニタ電流入力端子に他端が接続され、ダイオード接続された第2導電型の第2のMOSトランジスタと、前記第2のMOSトランジスタの他端と前記第2の電位線との間に接続され、前記第1のMOSトランジスタのゲートにゲートが接続された第1導電型の第3のMOSトランジスタと、前記第1の電位線に一端が接続され、前記基準電流が入力される基準電流入力端子に他端が接続され、前記第2のMOSトランジスタのゲートにゲートが接続された第2導電型の第4のMOSトランジスタと、前記第4のMOSトランジスタの他端と前記第2の電位線との間に接続され、前記第1のMOSトランジスタのゲートにゲートが接続された第1導電型の第5のMOSトランジスタと、前記第4のMOSトランジスタの他端と前記第2の電位線との間に接続され、前記第1のMOSトランジスタのゲートにゲートが接続された第1導電型の第6のMOSトランジスタと、前記第1の電位線に一端が接続され、前記基準電流入力端子に他端が接続され、ダイオード接続された第2導電型の第7のMOSトランジスタと、前記第1の電位線に一端が接続され、前記第7のMOSトランジスタのゲートにゲートが接続され、前記第1の比較結果電流を出力するための第1の比較結果端子に他端が接続された第2導電型の第8のMOSトランジスタと、前記第8のMOSトランジスタの他端と前記第2の電位線との間に接続され、前記第1のMOSトランジスタのゲートにゲートが接続された第1導電型の第9のMOSトランジスタと、前記第1の電位線に一端が接続され、前記第7のMOSトランジスタのゲートにゲートが接続され、前記第2の比較結果電流を出力するための第2の比較結果端子に他端が接続された第2導電型の第10のMOSトランジスタと、前記第10のMOSトランジスタの他端と前記第2の電位線との間に接続され、前記第1のMOSトランジスタのゲートにゲートが接続された第1導電型の第11のMOSトランジスタと、を有することを特徴とする請求項1ないし4のいずれか一項に記載の半導体集積回路。前記第1の増幅回路は、前記第8のMOSトランジスタの他端に一端が接続され、前記第2の電位線に一端が接続され、ダイオード接続された第1導電型の第12のMOSトランジスタと、前記第1の電位線に一端が接続され、ダイオード接続された第2導電型の第13のMOSトランジスタと、前記第13のMOSトランジスタの他端と前記第2の電位線との間に接続され、前記第12のMOSトランジスタのゲートにゲートが接続された第1導電型の第14のMOSトランジスタと、前記第1の電位線に一端が接続され、前記誤差電流端子に他端が接続され、前記第13のMOSトランジスタのゲートにゲートが接続された第2導電型の第15のMOSトランジスタと、を有し、前記第2の増幅回路は、前記第1の電位線に一端が接続され、前記第10のMOSトランジスタの他端に他端が接続され、ダイオード接続された第2導電型の第16のMOSトランジスタと、前記第1の電位線に一端が接続され、前記第16のMOSトランジスタのゲートにゲートが接続された第2導電型の第17のMOSトランジスタと、前記第17のMOSトランジスタの他端と前記第2の電位線との間に接続され、ダイオード接続された第1導電型の第18のMOSトランジスタと、前記誤差電流端子に一端が接続され、前記第2の電位線に他端が接続され、前記第18のMOSトランジスタのゲートにゲートが接続された第1導電型の第19のMOSトランジスタと、を有することを特徴とする請求項5に記載の半導体集積回路。前記第1の極性は、正であり、前記第2の極性は、負であり、前記第1の電位線は、電源に接続され、前記第2の電位線は、接地に接続されていることを特徴とする請求項1に記載の半導体集積回路。前記第1の電位線は、電源に接続され、前記第2の電位線は、接地に接続され、前記第1導電型の第1、第3、第5、第6、第9、第11、第12、第14、第18、第19のMOSトランジスタは、nMOSトランジスタであり、前記第2導電型の第2、第4、第7、第8、第10、第13、第15、第16、第17のMOSトランジスタは、pMOSトランジスタであることを特徴とする請求項6に記載の半導体集積回路。前記モニタ電流は、前記出力電流をカレントミラー回路によりカレントミラーした電流であることを特徴とする請求項1に記載の半導体集積回路。前記バイアス電圧を生成するバイアス電圧生成回路と、をさらに備え、前記バイアス電圧生成回路は、第1の電位線に一端が接続され、前記バイアス電圧を他端から出力する第2導電型の第1のバイアスMOSトランジスタと、前記第1のバイアスMOSトランジスタの他端と第2の電位線との間に接続され、電流を出力するバイアス電流源と、ことを特徴とする請求項1ないし9のいずれか一項に記載の半導体集積回路。前記基準電流を生成する基準電流生成回路をさらに備え、前記基準電圧生成回路は、前記第1の電位線に一端が接続され、前記第1のバイアスMOSトランジスタのゲートにゲートが接続された第2導電型の第1の基準MOSトランジスタと、前記第1の基準MOSトランジスタの他端と前記第2の電位線との間に接続され、ダイオード接続された第2導電型の第2の基準MOSトランジスタと、前記基準電流を一端から出力し、前記第2の電位線に他端が接続され、前記第2の基準MOSトランジスタのゲートにゲートが接続された第3の基準MOSトランジスタと、を有することを特徴とする請求項10に記載の半導体集積回路。メモリセルアレイと、前記メモリセルアレイに接続されたセンスアンプ装置と、前記センスアンプ装置に第1の出力端子から出力電流を出力する半導体集積回路と、を備え、第1の定電流を第1の定電流端子から第1の出力端子に出力する第1の定電流出力回路と、誤差電流を誤差電流端子から前記第1の出力端子に出力する誤差電流出力回路と、を備え、前記誤差電流出力回路は、前記第1の出力端子から出力された出力電流をモニタしたモニタ電流と、基準電流とを比較し、前記基準電流から前記モニタ電流を減算した第1の比較結果電流を出力し且つ前記モニタ電流から前記基準電流を減算した第2の比較結果電流を出力する電流比較回路と、前記第1の比較結果電流を増幅した第1の極性の第1の増幅電流を出力する第1の増幅回路と、前記第2の比較結果電流を増幅した前記第1の極性とは反対である第2の極性の第2の増幅電流を出力する第2の増幅回路と、を有し、前記基準電流が前記モニタ電流よりも大きい場合には、前記誤差電流端子から前記第1の増幅電流を前記誤差電流として出力し、前記基準電流が前記モニタ電流よりも小さい場合には、前記誤差電流端子から前記第2の増幅電流を前記誤差電流として出力することを特徴とする半導体記憶装置。前記半導体記憶装置は、フラッシュメモリであることを特徴とする請求項12に記載の半導体記憶装置。より高精度に定電流を出力することが可能な半導体集積回路を提供する。実施例に従った半導体集積回路は、第1の定電流を第1の定電流端子から第1の出力端子に出力する第1の定電流出力回路を備える。半導体集積回路は、誤差電流を誤差電流端子から前記第1の出力端子に出力する誤差電流出力回路を備える。前記誤差電流出力回路は、前記第1の出力端子から出力された出力電流をモニタしたモニタ電流と、基準電流とを比較し、前記基準電流から前記モニタ電流を減算した第1の比較結果電流を出力し且つ前記モニタ電流から前記基準電流を減算した第2の比較結果電流を出力する電流比較回路を有する。誤差電流出力回路は、前記第1の比較結果電流を増幅した第1の極性の第1の増幅電流を出力する第1の増幅回路を有する。誤差電流出力回路は、前記第2の比較結果電流を増幅した前記第1の極性とは反対である第2の極性の第2の増幅電流を出力する第2の増幅回路を有する。誤差電流出力回路は、前記基準電流が前記モニタ電流よりも大きい場合には、前記誤差電流端子から前記第1の増幅電流を前記誤差電流として出力する。誤差電流出力回路は、前記基準電流が前記モニタ電流よりも小さい場合には、前記誤差電流端子から前記第2の増幅電流を前記誤差電流として出力する。以下、各実施例について図面に基づいて説明する。なお、以下の実施例では、半導体記憶装置例えば、NAND型フラッシュメモリ、NOR型フラッシュメモリ等のフラッシュメモリに適用した場合について説明する。図1は、実施例1に係る半導体記憶装置1000の構成の一例を示す図である。図1に示すように、半導体記憶装置1000は、メモリセルアレイ1001と、選択ゲートデコーダ1002と、ワード線デコーダ1003と、カラムデコーダ1004と、センスアンプ装置1005と、入出力回路1006と、電圧生成回路1007と、制御回路1008と、を備える。メモリセルアレイ1001は、複数のビット線と、複数のワード線と、選択ゲート線と、ソース線とを含む。このメモリセルアレイ1001は、例えば、EEPROMセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置された複数のブロック図示せずで構成されている。このメモリセルアレイ1001には、ビット線の電圧を制御するためのセンスアンプ装置1005と、メモリセルに接続されたワード線の電圧を制御するためのワード線デコーダ1003と、ブロックを選択するための選択ゲートを制御する選択ゲートデコーダ1002と、が接続されている。データの書き込み動作時には、何れかのブロックが選択ゲートデコーダ1002により選択され、残りのブロックが非選択とされる。このセンスアンプ装置1005は、ビット線を介してメモリセルアレイ1001中のメモリセルのデータを読み出したり、ビット線を介して該メモリセルの状態を検出したり、ビット線を介して該メモリセルに書き込み制御電圧を印加して該メモリセルに書き込みを行う。また、センスアンプ装置1005には、カラムデコーダ1004、入出力回路1006が接続されている。センスアンプ装置1005内のセンスアンプ回路S/Aは、カラムデコーダ1004により選択され、このセンスアンプ回路S/Aに読み出されたメモリセルのデータは、入出力回路1006を介して外部へ出力される。また、外部から入力された書き込みデータは、入出力回路1006を介して、カラムデコーダ3によって選択されたメモリセルアレイに記憶される。選択ゲートデコーダ1002は、メモリセルアレイ1001に接続されている。選択ゲートデコーダ1002は、ブロックを選択するためのアドレス信号に応じて、メモリセルアレイ1のブロックを選択する。そして、ワード線デコーダ1003は、選択したブロックのワード線に、電圧生成回路1007から供給される読み出し或いは書き込み或いは消去に必要な電圧を、印加する。制御回路1008は、メモリセルアレイ1001、選択ゲートデコーダ1002、ワード線デコーダ1003、カラムデコーダ1004、センスアンプ装置1005、および、入出力回路1006の動作を、制御するようになっている。電圧生成回路1007は、電源電圧を必要に応じて昇圧し、選択ゲートデコーダ1002、ワード線デコーダ1003、カラムデコーダ1004、センスアンプ装置1005、入出力回路1006に、供給するようになっている。この電圧生成回路1007は、出力電流を自動的に調整する後述の半導体集積回路100を含むトリミング回路1007aを有する。ここで、図2は、実施例1に係る半導体集積回路100とセンスアンプ装置1005を含む構成の一例を示す図である。図2に示す複数n個のセンスアンプブロックS1~Snは、図1に示すセンスアンプ装置1005に対応する。例えば、センスアンプブロックS1は、図2に示すように、複数のセンスアンプ回路S/Aと、カレントミラー回路Yと、を有する。センスアンプ回路S/Aは、既述のように、メモリセルアレイ1001に接続されている。また、カレントミラー回路Yは、半導体集積回路100から出力された出力電流IP1をカレントミラーした電流を各センスアンプ回路S/Aに供給するようになっている。さらに、カレントミラー回路Yは、出力電流IP1をカレントミラーしたモニタ電流Im1を出力するようになっている。なお、他のセンスアンプブロックS2~Snも同様の構成を有する。また、図2に示す半導体集積回路100は、図1のトリミング回路1007aに設けられている。この半導体集積回路100は、各センスアンプブロックS1~Snに、第1ないし第nの出力端子Z1~Znを介して、出力電流IP1~IPnを供給するようになっている。ここで、既述のように、各センスアンプブロックS1~Snは、各出力電流IP1~IPnをそれぞれカレントミラー回路Yによりカレントミラーしたモニタ電流Im1~Imnを出力する。そして、半導体集積回路100は、各モニタ電流Im1~Imnと基準電流Irefとを比較して、この比較結果に基づいて、出力電流IP1~IPnが所定値になるように調整するようになっている。図2に示すように、半導体集積回路100は、例えば、第1、第2、、第nの定電流出力回路X1、X2、、Xnと、n個の誤差電流出力回路C1、C2、、Cnと、バイアス電圧生成回路Bと、基準電流生成回路Vと、を備える。第1の定電流出力回路X1は、第1の定電流IC1を第1の定電流端子T1から第1の出力端子Z1に出力するようになっている。この第1の定電流出力回路X1は、例えば、図2に示すように、第1の電位線L1に一端ソースが接続され、バイアス電圧VBがゲートに印加され、第1の定電流IC1を他端ドレインから出力する定電流MOSトランジスタpMOSトランジスタMX1を含む。第2の定電流出力回路X2は、第2の定電流IC2を第2の定電流端子T2から第2の出力端子Z2に出力するようになっている。この第2の定電流出力回路X2は、例えば、図2に示すように、第1の電位線L1に一端ソースが接続され、バイアス電圧VBがゲートに印加され、第2の定電流IC2を他端ドレインから出力する定電流MOSトランジスタpMOSトランジスタMX2を含む。同様に、第nの定電流出力回路Xnは、第nの定電流ICnを第nの定電流端子Tnから第nの出力端子Znに出力するようになっている。この第nの定電流出力回路Xnは、例えば、図2に示すように、第1の電位線L1に一端ソースが接続され、バイアス電圧VBがゲートに印加され、第nの定電流ICnを他端ドレインから出力する定電流MOSトランジスタpMOSトランジスタMXnを含む。このように、第2ないし第nの定電流出力回路X2~Xnは、第1の定電流出力回路X1と同じ構成を有する。また、誤差電流出力回路C1は、誤差電流Ie1を誤差電流端子IOUTから第1の出力端子Z1に出力するようになっている。誤差電流出力回路C2は、誤差電流Ie2を誤差電流端子IOUTから第2の出力端子Z2に出力するようになっている。同様に、誤差電流出力回路Cnは、誤差電流Ienを誤差電流端子IOUTから第nの出力端子Znに出力するようになっている。また、バイアス電圧生成回路Bは、バイアス電圧VBを生成するようになっている。このバイアス電圧生成回路Bは、例えば、図2に示すように、第2導電型の第1のバイアスMOSトランジスタpMOSトランジスタMBと、バイアス電流源IBと、を有する。第1のバイアスMOSトランジスタMBは、第1の電位線L1に一端ソースが接続され、バイアス電圧VBを他端ドレインから出力するようになっている。バイアス電流源IBは、第1のバイアスMOSトランジスタMBの他端ドレインと第2の電位線L2との間に接続され、電流を出力するようになっている。また、基準電流生成回路Vは、基準電流Irefを生成するようになっている。この基準電圧生成回路は、例えば、図2に示すように、第2導電型の第1の基準MOSトランジスタMV1と、第2導電型の第2の基準MOSトランジスタMV2と、複数n個の第3の基準MOSトランジスタMV3-1~MV3-nと、を有する。第1の基準MOSトランジスタMV1は、第1の電位線L1に一端ソースが接続され、第1のバイアスMOSトランジスタMBのゲートにゲートが接続されている。この第1の基準MOSトランジスタMV1には、バイアスMOSトランジスタMBに流れる電流バイアス電流源IBの出力電流をカレントミラーした電流が流れる。第2の基準MOSトランジスタMV2は、第1の基準MOSトランジスタの他端ドレインと第2の電位線L2との間に接続され、ダイオード接続されている。第3の基準MOSトランジスタMV3-1~MV3-nは、基準電流Irefを一端ドレインから出力し、第2の電位線L2に他端ソースが接続され、第2の基準MOSトランジスタMVのゲートにゲートが接続されている。この第3の基準MOSトランジスタMV3-1~MV3-nには、第2の基準MOSトランジスタMV2に流れる電流をカレントミラーしたすなわち、バイアス電流源IBの出力電流をカレントミラーした第2の増幅電流Ix2が流れるようになっている。ここで、図3は、図2に示す誤差電流出力回路C1の構成の一例を示す回路図である。なお、他の誤差電流出力回路C2~Cnも、例えば、誤差電流出力回路C1と同様の構成機能を有する。図3に示すように、誤差電流出力回路C1は、電流比較回路COMPと、第1の増幅回路E1と、第2の増幅回路E2と、を有する。電流比較回路COMPは、第1の出力電流IP1をモニタしたモニタ電流Im1と、基準電流Irefとを比較するようになっている。そして、電流比較回路COMPは、基準電流Irefからモニタ電流Im1を減算した第1の比較結果電流I6を出力し且つモニタ電流Im1から基準電流Irefを減算した第2の比較結果電流I7を出力するようになっている。この電流比較回路COMPは、例えば、図3に示すように、第1の電流源101と、第1導電型の第1のMOSトランジスタnMOSトランジスタM1と、第2導電型の第2のMOSトランジスタpMOSトランジスタM2と、第1導電型の第3のMOSトランジスタM3nMOSトランジスタと、第2導電型の第4のMOSトランジスタpMOSトランジスタM4と、第1導電型の第5のMOSトランジスタnMOSトランジスタM5と、第1導電型の第6のMOSトランジスタnMOSトランジスタM6と、第2導電型の第7のMOSトランジスタpMOSトランジスタM7と、第2導電型の第8のMOSトランジスタpMOSトランジスタM8と、第1導電型の第9のMOSトランジスタnMOSトランジスタM9と、第2導電型の第10のMOSトランジスタpMOSトランジスタM10と、第1導電型の第11のMOSトランジスタnMOSトランジスタM11と、を有する。第1の電流源101は、第1の電位線L1に一端が接続され、電流Iaを出力するようになっている。第1のMOSトランジスタM1は、第1の電流源101の他端と第2の電位線L2との間に接続され、ダイオード接続されている。この第1のMOSトランジスタM1には、電流Iaが流れる。第2のMOSトランジスタM2は、第1の電位線L1に一端ソースが接続され、モニタ電流Im1が入力されるモニタ電流入力端子IIN-に他端ドレインが接続され、ダイオード接続されている。この第2のMOSトランジスタM2には、電流I2が流れる。第3のMOSトランジスタM3は、第2のMOSトランジスタM2の他端ドレインと第2の電位線L2との間に接続され、第1のMOSトランジスタM1のゲートにゲートが接続されている。この第3のMOSトランジスタM3には、電流I1が流れる。この電流I1は、電流Iaをカレントミラーした電流である。ここで、第1のMOSトランジスタM1と第3のMOSトランジスタM3のサイズが等しいとすると、電流I1は、以下の式1のように表される。I1=Ia1したがって、電流I2は、電流I1とモニタ電流Im1との和であるため、式1より、式2のように表される。I2=IaIm12第4のMOSトランジスタM4は、第1の電位線L1に一端ソースが接続され、基準電流Irefが入力される基準電流入力端子IINに他端ドレインが接続され、第2のMOSトランジスタM2のゲートにゲートが接続されている。ここで、この第4のMOSトランジスタM4と第2のMOSトランジスタM2のサイズが等しいとすると、第4のMOSトランジスタM4には、第2のMOSトランジスタM2に流れる電流I2をカレントミラーした同じ電流I2が流れる。第5のMOSトランジスタM5は、第4のMOSトランジスタM4の他端ドレインと第2の電位線L2との間に接続され、第1のMOSトランジスタM1のゲートにゲートが接続されている。第6のMOSトランジスタM6は、第4のMOSトランジスタM4の他端ドレインと第2の電位線L2との間に接続され、第1のMOSトランジスタM1のゲートにゲートが接続されている。ここで、第1のMOSトランジスタM1と第5、第6のMOSトランジスタM5、M6のサイズが等しいとすると、第5、第6のMOSトランジスタM5、M6には、それぞれ、第1のMOSトランジスタM1に流れる電流Iaをカレントミラーした同じ電流Iaが流れる。したがって、これらの第5、第6のMOSトランジスタM5、M6に流れ込む電流I3は、以下の式3のように表される。I3=Ia×23したがって、電流I4は、電流I3と基準電流Irefとの和であるので、式3より、以下の式4のように表される。I4=Ia×2Iref4第7のMOSトランジスタM7は、第1の電位線L1に一端ソースが接続され、基準電流入力端子IINに他端ドレインが接続され、ダイオード接続されている。ここで、第7のMOSトランジスタM7に流れる電流I5と第4のMOSトランジスタM4に流れる電流I2との和が、電流I4である。したがって、式2、式4より電流I5は、以下の式5のように表される。I5=I4-I2=Ia×2Iref-IaIm1=IaIref-Im15第8のMOSトランジスタM8は、第1の電位線L1に一端ソースが接続され、第7のMOSトランジスタM7のゲートにゲートが接続され、第1の比較結果電流I6を出力するための第1の比較結果端子TCOMP1に他端ドレインが接続されている。ここで、第8のMOSトランジスタM8と第7のMOSトランジスタM7のサイズが等しいとすると、第8のMOSトランジスタM8には、第7のMOSトランジスタM7に流れる電流I5をカレントミラーした同じ電流I5が流れる。第9のMOSトランジスタM9は、第8のMOSトランジスタM8の他端ドレインと第2の電位線L2との間に接続され、第1のMOSトランジスタM1のゲートにゲートが接続されている。ここで、第9のMOSトランジスタM9と第1のMOSトランジスタM1のサイズが等しいとすると、第9のMOSトランジスタM9には、第1のMOSトランジスタM1に流れる電流Iaをカレントミラーした同じ電流Ia、すなわち、電流I1が流れる。したがって、第8のMOSトランジスタM8を流れる電流I5から第9のMOSトランジスタM9を流れる電流I1を引いた電流が第1の比較結果電流I6となる。これにより、第1の比較結果電流I6は、式5を用いて、以下の式6のように表される。I6=I5-I1=IaIref-Im1-Ia=Iref-Im16第10のMOSトランジスタM10は、第1の電位線L1に一端が接続され、第7のMOSトランジスタM7のゲートにゲートが接続され、第2の比較結果電流I7を出力するための第2の比較結果端子TCOMP2に他端が接続されている。ここで、第10のMOSトランジスタM10と第7のMOSトランジスタM7のサイズが等しいとすると、第10のMOSトランジスタM10には、第7のMOSトランジスタM7に流れる電流I5をカレントミラーした同じ電流I5が流れる。第11のMOSトランジスタM11は、第10のMOSトランジスタM10の他端ドレインと第2の電位線L2との間に接続され、第1のMOSトランジスタM1のゲートにゲートが接続されている。ここで、第11のMOSトランジスタM11と第1のMOSトランジスタM1のサイズが等しいとすると、第11のMOSトランジスタM11には、第1のMOSトランジスタM1に流れる電流Iaをカレントミラーした同じ電流Ia、すなわち、電流I1が流れる。したがって、第11のMOSトランジスタM11を流れる電流I1から第10のMOSトランジスタM10を流れる電流I5を引いた電流が第2の比較結果電流I7となる。これにより、第2の比較結果電流I7は、式5を用いて、以下の式7のように表される。I7=I1-I5=Ia-IaIref-Im1=Im1-Iref7また、第1の増幅回路E1は、第1の比較結果電流I6を増幅した第1の極性正の第1の増幅電流Ix1を出力するようになっている。この第1の増幅回路E1は、例えば、図3に示すように、第1導電型の第12のMOSトランジスタnMOSトランジスタM12と、第2導電型の第13のMOSトランジスタpMOSトランジスタM13と、第1導電型の第14のMOSトランジスタnMOSトランジスタM14と、第2導電型の第15のMOSトランジスタM15と、を有する。第12のMOSトランジスタM12は、第8のMOSトランジスタM8の他端ドレイン、すなわち、第1の比較結果端子TCOMP1に一端ドレインが接続され、第2の電位線L2に一端ソースが接続され、ダイオード接続されている。この第12のMOSトランジスタM12には、第1の比較結果電流I6が流れる。ここで、基準電流Irefがモニタ電流Im1より小さい場合は、第1の比較結果電流I6は流れないゼロである。また、第13のMOSトランジスタM13は、第1の電位線L1に一端ソースが接続され、ダイオード接続されている。第14のMOSトランジスタM14は、第13のMOSトランジスタM13の他端ドレインと第2の電位線L2との間に接続され、第12のMOSトランジスタM12のゲートにゲートが接続されている。この第14のMOSトランジスタ14には、第12のMOSトランジスタM12に流れる第1の比較結果電流I6をカレントミラーした電流が流れる。第15のMOSトランジスタM15は、第1の電位線L1に一端ソースが接続され、誤差電流端子IOUTに他端ドレインが接続され、第13のMOSトランジスタM13のゲートにゲートが接続されている。この第15のMOSトランジスタM15には、第13のMOSトランジスタM13に流れる電流をカレントミラーしたすなわち、第1の比較結果電流I6をカレントミラーした第1の増幅電流Ix1が流れる。この第15のMOSトランジスタM15のサイズは、例えば、第2、第4、第7、第8、第10、第13、第16、第17のMOSトランジスタM2、M4、M7、M8、M10、M13、M16、M17のサイズよりも、大きい。これにより、ミラー比が1より大きくなるため、第1の増幅電流Ix1は、第1の比較結果電流I6を増幅した電流となる。また、第2の増幅回路E2は、第2の比較結果電流I7を増幅した第1の極性正とは反対である第2の極性負の第2の増幅電流Ix2を出力するようになっている。この第2の増幅回路E2は、例えば、図3に示すように、第2導電型の第16のMOSトランジスタpMOSトランジスタM16と、第2導電型の第17のMOSトランジスタpMOSトランジスタM17と、第1導電型の第18のMOSトランジスタnMOSトランジスタM18と、第1導電型の第19のMOSトランジスタnMOSトランジスタM19と、を有する。第16のMOSトランジスタM16は、第1の電位線L1に一端ソースが接続され、第10のMOSトランジスタM10の他端ドレイン、すなわち、第2の比較結果端子TCOMP2に他端ドレインが接続され、ダイオード接続されている。この第16のMOSトランジスタM16には、第2の比較結果電流I7が流れる。ここで、基準電流Irefがモニタ電流Im1よりも大きい場合は、第2の比較結果電流I7は流れないゼロである。また、第17のMOSトランジスタM17は、第1の電位線L1に一端ソースが接続され、第16のMOSトランジスタM16のゲートにゲートが接続されている。この第17のMOSトランジスタ17には、第16のMOSトランジスタM16に流れる第2の比較結果電流I7をカレントミラーした電流が流れる。第18のMOSトランジスタM18は、第17のMOSトランジスタM17の他端ドレインと第2の電位線L2との間に接続され、ダイオード接続されている。第19のMOSトランジスタM19は、誤差電流端子IOUTに一端ドレインが接続され、第2の電位線L2に他端ソースが接続され、第18のMOSトランジスタM18のゲートにゲートが接続されている。この第19のMOSトランジスタM19には、第18のMOSトランジスタM18に流れる電流をカレントミラーしたすなわち、第2の比較結果電流I7をカレントミラーした第2の増幅電流Ix2が流れる。この第19のMOSトランジスタのサイズは、例えば、第1、第3、第5、第6、第9、第11、第12、第14、第18、第19のMOSトランジスタのサイズよりも、大きい。これにより、ミラー比が1より大きくなるため、第2の増幅電流Ix2は、第2の比較結果電流I7を増幅した電流となる。以上のように、誤差電流出力回路C1は、基準電流Irefがモニタ電流Im1よりも大きい場合には、誤差電流端子IOUTから第1の増幅電流Ix1を誤差電流Ie1として出力する。なお、既述のように、基準電流Irefがモニタ電流Im1よりも大きい場合は、第2の比較結果電流I7は流れないため、第2の増幅電流Ix2は流れない。一方、誤差電流出力回路C1は、基準電流Irefがモニタ電流Im1よりも小さい場合には、誤差電流端子IOUTから第2の増幅電流Ix2を誤差電流Ie1として出力する。なお、既述のように、基準電流Irefがモニタ電流Im1より小さい場合は、第1の比較結果電流I6は流れないため、第1の増幅電流Ix1は流れない。なお、誤差電流出力回路C1は、電源投入後、常時、動作するようにしてもよく、また、誤差電流出力回路C1は、電源投入後、所定期間内に動作するようにしてもよい。以上のような構成を有する半導体記憶装置100は、基準電流Irefと各モニタ電流Im1~Imnとを比較し、誤差電流Ie1~Ienが無くなるように、定電流出力回路の電流に対して、誤差電流Ie1~Ienを供給しまたは引き抜く。この方式により、従来のトリミング用のスイッチや制御系の回路が不要となり、また、トリミングによるテストの時間が不要となる。さらに、従来、トリミング回路による最少ステップ幅範囲での合わせこみしかできなかった。しかし、実施例1に係る半導体集積回路100は、自動的に無段階で電流を合わせこむことができ、従来回路のようにトリミングデータを記憶させる必要もない。ここで、参考に、以上のような構成機能を有する半導体集積回路100の特性についてシミュレーションした結果の一例について説明する。図4は、実施例1を適用しない場合における、定電流出力回路が出力する電流の分布を示す図である。また、図5は、従来のトリミング回路により定電流出力回路が出力する定電流をトリミングした場合における、電流の分布を示す図である。また、図6は、実施例1を適用した場合における、半導体集積回路100が出力する電流の分布を示す図である。図4に示すように、実施例1を適用しない場合、定電流出力回路が出力する電流の分布は広い。このような出力電流の分布に対して、図5に示すように、従来のトリミング回路により定電流出力回路が出力する定電流をトリミングすると、出力電流の分布が狭くなる。しかし、既述のように、実施例1に係る半導体集積回路100は、無段階で電流を合わせこむことができる。したがって、図6に示すように、実施例1を適用した場合、半導体集積回路100が出力する電流の分布は、図5に示すトリミング回路により出力電流をトリミングした場合よりも、狭くなる。以上のように、本実施例1に係る半導体集積回路100によれば、より高精度に定電流を出力することができる。なお、上記実施例1において、第1の極性は、正であり、第2の極性は、負であり、第1の電位線L1は、電源VDDに接続され、第2の電位線L2は、接地VSSに接続され、第1導電型のMOSトランジスタは、nMOSトランジスタであり、第2導電型のMOSトランジスタは、pMOSトランジスタである場合について説明した。しかし、実施例1において、回路の極性を逆にしても同様の作用効果を奏することができる。すなわち、第1の極性が、負であり、第2の極性が、正であり、第1の電位線L1は、接地に接続され、第2の電位線L2は、電源に接続され、第1導電型のMOSトランジスタが、pMOSトランジスタであり、第2導電型のMOSトランジスタが、nMOSトランジスタであってもよい。既述の実施例1では、誤差電流出力回路と定電流出力回路とが一対一に対応して設けられた場合について説明した。実施例2では、選択回路を用いて、1つの誤差電流出力回路と複数の定電流出力回路とを対応させる場合について説明する。これにより、実施例1の構成と比較して、回路面積を削減することができる。図7は、実施例2に係る半導体集積回路200の構成の一例を示す図である。なお、図7において、図2に示す符号と同じ符号は、実施例1と同様の構成を示す。図7に示すように、半導体集積回路200は、実施例1と同様に、各センスアンプブロックS1~Snに、第1ないし第nの出力端子Z1~Znを介して、出力電流IP1~IPnを供給するようになっている。ここで、既述のように、各センスアンプブロックS1~Snは、各出力電流IP1~IPnをそれぞれカレントミラー回路Yによりカレントミラーしたモニタ電流Im1~Imnを出力する。そして、半導体集積回路200は、各モニタ電流Im1~Imnと基準電流Irefとを比較して、この比較結果に基づいて、出力電流IP1~IPnが所定値になるように調整するようになっている。図7に示すように、この半導体集積回路200は、例えば、第1、第2、、第nの定電流出力回路X1、X2、、Xnと、誤差電流出力回路Cと、バイアス電圧生成回路Bと、基準電流生成回路Vと、電流選択回路5と、スイッチ制御回路6と、を備える。すなわち、半導体集積回路200は、実施例1と比較して、誤差電流出力回路が1つに省略され、モニタ選択回路4と、電流選択回路5と、スイッチ制御回路6と、をさらに備える。電流選択回路5は、誤差電流端子IOUTから供給された誤差電流Ieを、第1の出力端子Z1ないし第nの出力端子Znの何れか1つに、出力するようになっている。すなわち、誤差電流Ieが、電流比較回路5により選択された誤差電流Ie1~Ienの何れかとして、センスアンプブロックS1~Snの何れかに供給される。モニタ選択回路4は、第1の出力端子Z1から出力された出力電流IP1をモニタした第1のモニタ電流Im1ないし第nの出力端子Znから出力された出力電流IPnをモニタした第nのモニタ電流Imnの何れか1つを選択して1つのモニタ電流を出力するようになっている。すなわち、第1のモニタ電流Im1ないし第nのモニタ電流Imnのうち、モニタ選択回路4により選択された電流が、モニタ電流Imとして誤差電流出力回路Cに供給される。誤差電流出力回路Cは、誤差電流Ieを誤差電流端子IOUTから出力するようになっている。この誤差電流出力回路Cは、実施例1の誤差電流出力回路C1と同様の構成を有する。誤差電流出力回路Cは、実施例1と同様に、基準電流Irefがモニタ電流Imよりも大きい場合には、誤差電流端子IOUTから第1の増幅電流Ix1を誤差電流Ieとして出力する。一方、誤差電流出力回路Cは、実施例1と同様に、基準電流Irefがモニタ電流よりも小さい場合には、誤差電流端子IOUTから第2の増幅電流Ix2を誤差電流Ieとして出力する。スイッチ制御回路6は、制御信号S1、S2により電流選択回路5およびモニタ選択回路4を制御するようになっている。このスイッチ制御回路6は、例えば、電流選択回路5を制御して第1の出力端子Z1に誤差電流Ie1を出力させた場合は、モニタ選択回路4を制御して第1のモニタ電流Im1を選択して電流比較回路COMPに出力させる。これにより、誤差電流出力回路Cの上述の動作により、第1の出力端子Z1から出力される出力電流IP1が所定の値に調整される。また、スイッチ制御回路6は、電流選択回路5を制御して第2の出力端子Z2に誤差電流Ie2を出力させた場合は、モニタ選択回路4を制御して第2のモニタ電流Im2を選択して電流比較回路COMPに出力させる。これにより、誤差電流出力回路Cの上述の動作により、第2の出力端子Z2から出力される出力電流IP2が所定の値に調整される。同様に、スイッチ制御回路6は、電流選択回路5を制御して第nの出力端子Znに誤差電流Ienを出力させた場合は、モニタ選択回路4を制御して第nのモニタ電流Imnを選択して電流比較回路COMPに出力させる。これにより、誤差電流出力回路Cの上述の動作により、第nの出力端子Znから出力される出力電流IPnが所定の値に調整される。ここで、図8は、図7に示すモニタ選択回路4の構成の一例を示す回路図である。なお、図7に示す電流選択回路5も同様の構成を有する。図8に示すように、モニタ選択回路4は、n個のトランスファーゲート4T1~tTnと、n個のインバータ4I1~4Inと、を有する。トランスファーゲート4T1~tTnの何れか1つが、制御信号S1によりオンするようになっている。例えば、制御信号S1によりトランスファーゲート4T1がオンすると、第1のモニタ電流Im1が選択されて電流比較回路COMPにモニタ電流Imとして供給される。同様に、制御信号S1によりトランスファーゲート4Tnがオンすると、第nのモニタ電流Imnが選択されて電流比較回路COMPにモニタ電流Imとして供給される。なお、半導体集積回路200のその他の構成は、実施例1と同様である。すなわち、本実施例2に係る半導体集積回路200によれば、実施例1と同様に、より高精度に定電流を出力することができる。さらに、既述のように、本実施例2では、各第1ないし第nの定電流出力回路X1~Xn、センスアンプブロックS1~Snに対して、誤差電流出力回路Cを共通して使用する。これにより、半導体集積回路の回路面積を削減することができる。なお、実施形態は例示であり、発明の範囲はそれらに限定されない。