n型ゲルマニウム10と1×10-2Ωcmより小さい電気抵抗率を有する材料の層12、13との間に電気コンタクトを作製する方法であって、この電気コンタクトは10-4Ωcm2より低い比接触抵抗を有し、この方法は、第1ドーパントレベルのn型ドーパントがドープされたゲルマニウム領域10を上部に有する半導体基板を得る工程と、n型ドープされたゲルマニウム領域10を覆う界面シリコン層11を形成する工程であって、界面シリコン層11は第2ドーピングレベルのn型ドーパントでドープされて臨界膜厚より大きな膜厚を有し、これにより界面シリコン層11は少なくとも部分的に緩和される工程と、界面シリコン層11を覆うように、1×10-2Ωcmより小さい電気抵抗率を有する材料の層12、13を形成する工程と、を含む方法。界面シリコン層11を形成する工程は、数モノレイアと50nmとの間の膜厚を有するシリコン層11を形成する工程を含む請求項1に記載の方法。第2ドーピングレベルのn型ドーパントがドープされた界面シリコン層11を形成する工程は、第1ドーピングレベルより高い第2ドーピングレベルの界面シリコン層11を形成する工程を含む請求項1または2に記載の方法。界面シリコン層11の第2ドーピングレベルは、少なくとも1×1019cm-3である請求項1~3のいずれかに記載の方法。第2ドーピングレベルのn型ドーパントがドープされた界面シリコン層11を形成する工程は、界面シリコン層11の中に、その形成中にn型ドーパントを導入する工程を含む請求項1~4のいずれかに記載の方法。界面シリコン層11を形成する工程は、単結晶シリコン層を形成する工程を含む請求項1~5のいずれかに記載の方法。界面シリコン層11を形成する工程は、多結晶シリコン層を形成する工程を含む請求項1~5のいずれかに記載の方法。第1ドーパントレベルのn型ドーパントでドープされたゲルマニウム領域10と、ゲルマニウム領域10上の、第2ドーパントレベルのn型ドーパントでドープされた界面シリコン層11であって、臨界膜厚より大きな膜厚を有し、少なくとも部分的に緩和された界面シリコン層11と、界面シリコン層11を覆い、1×10-2Ωcmより小さい電気抵抗率を有する材料の層12、13と、を含む半導体デバイス。界面シリコン層11は、数モノレイアと50nmとの間の膜厚を有する請求項8に記載の半導体デバイス。界面シリコン層11は、ゲルマニウム領域10の第1ドーピングレベルより高い第2ドーピングレベルを有する請求項8または9に記載の半導体デバイス。界面シリコン層11の第2ドーピングレベルは、少なくとも1×1019cm-3である請求項8~10のいずれかに記載の半導体デバイス。界面シリコン層11は、単結晶シリコン層である請求項8~11のいずれかに記載の半導体デバイス。界面シリコン層11は、多結晶シリコン層である請求項8~11のいずれかに記載の半導体デバイス。