"位相検出器の第1の入力に動作可能に接続された出力を有する主発振器と、位相検出器の第2の入力に動作可能に接続された出力を有する従発振器と、位相検出器の生誤り端末に動作可能に接続された第1の入力を有するフォワード利得適応モジュールとを具備する通信システム。位相検出器の生誤り端末に動作可能に接続された第1の入力を有する前記フォワード利得適応モジュールは、位相検出器の生誤り端末と動作可能に接続された、フォワード利得適応モジュールの可変利得増幅器と、前記フォワード利得適応モジュールの可変利得増幅器と前記従発振器とに動作可能に接続された、フォワード利得適応モジュールの積分器とを具備する請求項1記載の通信システム。位相検出器の生誤り端末と接続されたフォワード利得適応モジュールの可変利得増幅器は、位相検出器の生誤り端末に動作可能に接続された第1の入力と、前記主発振器に動作可能に接続された第2の入力とを有する先行乗算器を具備し、前記フォワード利得適応モジュールの可変利得増幅器は、前記先行乗算器の出力と動作可能に接続された入力を有する前記請求項2記載の通信システム。前記フォワード利得適応モジュールの可変利得増幅器と前記従発振器とに動作可能に接続された前記フォワード利得適応モジュールの積分器は、前記フォワード利得適応モジュールの積分器の出力に動作可能に接続された第1の入力と、前記主発振器の入力に動作可能に接続された第2の入力と、前記従発振器の入力に動作可能に接続された出力とを有する後続乗算器を具備し、前記フォワード利得適応モジュールの積分器は、前記フォワード利得適応モジュールの可変利得増幅器の出力と動作可能に接続された入力を有する請求項2記載の通信システム。前記フォワード利得適応モジュールの可変利得増幅器の出力と動作可能に接続された入力を有する前記フォワード利得適応モジュールの積分器は、前記フォワード利得適応モジュールの積分器と動作可能に接続された入力と、前記フォワード利得適応モジュールの積分器の入力と動作可能に接続された出力とを有するリークファクタ可変利得増幅器を具備する請求項4記載の通信システム。前記フォワード利得適応モジュールの積分器の出力に動作可能に接続された第1の入力と、前記主発振器の入力に動作可能に接続された第2の入力と、前記従発振器の入力に動作可能に接続された出力とを有する前記後続乗算器は、先行乗算器の出力と動作可能に接続された入力と、前記後続乗算器の第2の入力と動作可能に接続された出力とを有する比例分布可変利得増幅器を具備する請求項4記載の通信システム。前記通信システムは、ハンドヘルド電話機又は通信基地局を具備する請求項1記載の通信システム。位相検出器の第2の入力に動作可能に接続された出力を有する前記従発振器は、従発振器の出力と位相検出器の第2の入力との間に動作可能に接続されたΣΔ-変調器をさらに具備する請求項1記載の通信システム。前記ΣΔ-変調器は、電圧制御発振器と加算接合の少なくとも1つを具備する請求項7記載の通信システム。フェーズロックドループの生誤り信号に応じて、フェーズロックドループのフィードフォワード利得を調節し、フィードフォワード利得に応じて、フェーズロックドループの従発振器を調節することを含む通信システムの制御方法。前記フェーズロックドループの生誤り信号に応じて、フェーズロックドループのフィードフォワード利得を調節することは、生誤り信号の時間履歴に比例するフィードフォワード利得の変化の時間レートを制御することを含む請求項10記載の方法。生誤り信号の時間履歴に比例するフィードフォワード利得の変化の時間レートを制御することは、フェーズロックドループの主発振器の入力と生誤り信号との積を作成し、この積を積分し、前記積の積分に応じて、フィードフォワード利得を調節することを含む前記請求項11記載の方法。前記積を積分することは、適応モジュールの利得で積を乗算して、適応モジュールでスケーリングされた積を生成することを含む請求項12記載の方法。前記積を積分することは、適応モジュールの利得で積を乗算して、適応モジュールでスケーリングされた積を生成し、適応モジュールでスケーリングされた積に、リークファクタでスケーリングされたフィードバック積分結果を加算し、リークファクタでスケーリングされたフィードバック積分結果で、適応モジュールのスケーリングされた積を加算した結果を積分することを含む請求項12記載の方法。前記積の積分に応じて、フィードフォワード利得を調節することは、前記積の積分結果に、積の比例分布スケーリングバージョンを加算することを含む請求項12記載の方法。前記フィードフォワード利得に応じて、フェーズロックドループの従発振器を調節することは、フェーズロックドループの入力とのフィードフォワード利得の積に応じて、フェーズロックドループの従発振器の入力を調節することを含む請求項10記載の方法。位相検出器の第1の入力に動作可能に接続された出力を有する主発振器と、位相検出器の第2の入力に動作可能に接続された出力を有する従発振器と、位相検出器のフィルタされた誤り端末に動作可能に接続された第1の入力を有するフォワード利得適応モジュールとを具備する通信システム。位相検出器のフィルタされた誤り端末に動作可能に接続された第1の入力を有する前記フォワード利得適応モジュールは、位相検出器のフィルタされた誤り端末と動作可能に接続された、フォワード利得適応モジュールの可変利得増幅器と、前記フォワード利得適応モジュールの可変利得増幅器と前記従発振器とに動作可能に接続された、フォワード利得適応モジュールの積分器とを具備する請求項17記載の通信システム。位相検出器のフィルタされた誤り端末と接続されたフォワード利得適応モジュールの可変利得増幅器は、位相検出器のフィルタされた誤り端末に動作可能に接続された第1の入力と、前記主発振器に動作可能に接続された第2の入力とを有する先行乗算器を具備し、前記フォワード利得適応モジュールの可変利得増幅器は、前記先行乗算器の出力と動作可能に接続された入力を有する前記請求項18記載の通信システム。前記フォワード利得適応モジュールの可変利得増幅器と前記従発振器とに動作可能に接続された前記フォワード利得適応モジュールの積分器は、前記フォワード利得適応モジュールの積分器の出力に動作可能に接続された第1の入力と、前記主発振器の入力に動作可能に接続された第2の入力と、前記従発振器の入力に動作可能に接続された出力とを有する後続乗算器を具備し、前記フォワード利得適応モジュールの積分器は、前記フォワード利得適応モジュールの可変利得増幅器の出力と動作可能に接続された入力を有する請求項18記載の通信システム。前記フォワード利得適応モジュールの可変利得増幅器の出力と動作可能に接続された入力を有する前記フォワード利得適応モジュールの積分器は、前記フォワード利得適応モジュールの積分器と動作可能に接続された入力と、前記フォワード利得適応モジュールの積分器の入力と動作可能に接続された出力とを有するリークファクタ可変利得増幅器を具備する請求項20記載の通信システム。前記フォワード利得適応モジュールの積分器の出力に動作可能に接続された第1の入力と、前記主発振器の入力に動作可能に接続された第2の入力と、前記従発振器の入力に動作可能に接続された出力とを有する前記後続乗算器は、先行乗算器の出力と動作可能に接続された入力と、前記後続乗算器の第2の入力と動作可能に接続された出力とを有する比例分布可変利得増幅器を具備する請求項20記載の通信システム。位相検出器のフィルタされた誤り端末に動作可能に接続された第1の入力と、前記従発振器に動作可能に接続された第1の出力とを有する妨害消去モジュールをさらに具備する請求項17記載の通信システム。位相検出器のフィルタされた誤り端末に動作可能に接続された第1の入力と、前記従発振器に動作可能に接続された第1の出力とを有する前記妨害消去モジュールは、妨害消去モジュールの第1の出力に動作可能に接続された第1の入力と、フィルタされた誤り端末と動作可能に接続された第2の入力とを有する第1の加算接合を具備し、前記従発振器は前記第1の加算接合の出力に動作可能に接続されている請求項23記載の通信システム。前記第1の加算接合の出力に動作可能に接続されている前記従発振器は、前記第1の加算接合の出力に動作可能に接続された第1の入力と、前記フォワード利得適応モジュールの出力と動作可能に接続された第2の入力と、前記従発振器と動作可能に接続された出力とを有する第2の加算接合を具備する請求項24記載の通信システム。位相検出器のフィルタされた誤り端末に動作可能に接続された第1の入力と、前記従発振器に動作可能に接続された第1の出力とを有する前記妨害消去モジュールは、位相検出器のフィルタされた誤り端末と動作可能に接続された妨害消去モジュールの可変利得増幅器と、前記妨害消去モジュールの可変利得増幅器、及び前記従発振器に動作可能に接続された妨害消去モジュールとを具備する請求項23記載の通信システム。前記妨害消去モジュールの可変利得増幅器と前記従発振器とに動作可能に接続された前記妨害消去モジュールの積分器は、前記妨害消去モジュールの可変利得増幅器の出力と動作可能に接続入力を有する前記妨害消去モジュールの積分器を具備する請求項26記載の通信システム。前記妨害消去モジュールの可変利得増幅器の出力と動作可能に接続された入力を有する前記妨害消去モジュールの積分器は、前記妨害消去モジュールの積分器の出力に動作可能に接続された入力と、前記妨害消去モジュールの積分器の入力に動作可能に接続された出力とを有する妨害消去モジュールのリークファクタ可変利得増幅器を具備する請求項27記載の通信システム。前記妨害消去モジュールの可変利得増幅器と前記従発振器とに動作可能に接続された前記妨害消去モジュールの積分器は、位相検出器のフィルタされた誤り端末と動作可能に接続された入力と、前記従発振器に動作可能に接続された出力とを有する妨害消去モジュールの比例分布可変利得増幅器を具備する請求項26記載の通信システム。前記通信システムは、ハンドヘルド電話機又は通信基地局を具備する請求項17記載の通信システム。位相検出器の第2の入力に動作可能に接続された出力を有する前記従発振器は、従発振器の出力と位相検出器の第2の入力との間に動作可能に接続されたΣΔ-変調器をさらに具備する請求項17記載の通信システム。前記ΣΔ-変調器は、電圧制御発振器と加算接合の少なくとも1つを具備する請求項31記載の通信システム。フェーズロックドループのフィルタされた誤り信号に応じて、フェーズロックドループのフィードフォワード利得を調節し、妨害消去されたフィルタされた誤り信号を作成し、フィードフォワード利得と妨害消去されたフィルタされた誤り信号とに応じて、フェーズロックドループの従発振器を調節することを含む通信システムの制御方法。前記フェーズロックドループのフィルタされた誤り信号に応じて、フェーズロックドループのフィードフォワード利得を調節することは、フィルタされた誤り信号の時間履歴に比例するフィードフォワード利得の変化の時間レートを制御することを含む請求項33記載の方法。フィルタされた誤り信号の時間履歴に比例するフィードフォワード利得の変化の時間レートを制御することは、フェーズロックドループの主発振器の入力とフィルタされた誤り信号との積を作成し、この積を積分し、前記積の積分に応じて、フィードフォワード利得を調節することを含む前記請求項34記載の方法。前記積を積分することは、フォワード利得適応モジュールの利得で積を乗算して、フォワード利得適応モジュールでスケーリングされた積を生成することを含む請求項35記載の方法。前記積を積分することは、フォワード利得適応モジュールの利得で積を乗算して、フォワード利得適応モジュールでスケーリングされた積を生成し、フォワード利得適応モジュールでスケーリングされた積に、リークファクタでスケーリングされたフィードバック積分結果を加算し、リークファクタでスケーリングされたフィードバック積分結果で、フォワード利得適応モジュールのスケーリングされた積を加算した結果を積分することを含む請求項35記載の方法。前記積の積分に応じて、フィードフォワード利得を調節することは、前記積の積分結果に、積の比例分布スケーリングバージョンを加算することを含む請求項35記載の方法。前記妨害消去されたフィルタされた誤り信号を作成することは、フィルタされた誤り信号を積分し、フィルタされた誤り信号に前記積分の結果を加算することを含む請求項33記載の方法。前記利誤り信号を積分することは、妨害消去モジュールの利得で積を乗算して、妨害消去モジュールでスケーリングされたフィルタされた誤り信号を生成することを含む請求項39記載の方法。前記フィルタされた誤り信号を積分することは、妨害消去モジュールの利得で積を乗算して、妨害消去モジュールでスケーリングされたフィルタされた誤り信号を生成し、妨害消去モジュールでスケーリングされたフィルタされた誤り信号に、妨害消去モジュールのリークファクタでスケーリングされたフィードバック積分結果を加算し、妨害消去モジュールのリークファクタでスケーリングされたフィードバック積分結果で、妨害消去モジュールのスケーリングされたフィルタされた誤り信号を加算した結果を積分することを含む請求項39記載の方法。前記妨害消去フィルタされた誤り信号を作成することは、フィルタされた誤り信号を積分し、フィルタされた誤り信号の前記積分の結果に、フィルタされた誤り信号の比例分布スケーリングバージョンを加算し、フィルタされた誤り信号をフィルタされた誤り信号の比例分布スケーリングバージョンで積分した結果の前記加算の結果を、フィルタされた誤り信号に加算することを含む請求項33記載の方法。前記フィードフォワード利得と妨害消去フィルタされた誤り信号に応じて、フェーズロックドループの従発振器を調節することは、フィードフォワード利得とフェーズロックドループの入力との間の積に、妨害消去されたフィードフォワード誤り信号を加算すること応じて、フェーズロックドループの従発振器の入力を調節することを含む請求項33記載の方法。本願は、2002年8月28日に出願された発明者GaryBallantyneによる米国特許法119条eに基づく米国特許仮出願番号第60/406,435号フェーズロックドループ方法及び装置の利益を要求し、当該出願の内容全体は本願に含まれるものである。異なる図面における同じシンボルの使用は、一般的に同様又は同一のアイテムを示す。I.非適応システム図2は、2点変調を採用するフェーズロックドループ250の高レベルなブロック図を示す。主発振器100の電圧入力Umは、可変利得増幅器200へ供給される。ここで可変利得増幅器200はフィードフォワード利得Kuを持つ。可変利得増幅器200の出力は、加算接合202へ供給される。これはループフィルタ108と従VCO102の間に介在して示されている。フェーズロックドループ250の残りの構成部品は、図1に関して記載されたのと類似の方式で機能する。フィードフォワード利得Kuが正しい値に設定されている場合、可変利得増幅器200は、フェーズロックドループ250の最大動作帯域幅すなわち、フェーズロックドループ250が実行可能なviable周波数の帯域を、図1のフェーズロックドループ150に関連する帯域幅を超えて拡張enhanceする。フィードフォワード利得Kuに関する実質的な最適値を決定するために、いくつかの異なる技術が存在する。例えば、オシロスコープ、又はスペクトル密度メータのような測定デバイスは、信号をモニタするために使用でき、手動で調節されるフィードフォワード利得Kuは、フェーズロックドループ250の最大動作帯域幅を実質的に最大にするために使用できる。しかしながら、技術者は一般的に、これらの技術を、任意の定義済み設計規則に一致させるのではなく、アドホック方式で実現する。ここで開示される本発明subjectmatterの発明者発明者は、定義済み規則にしたがってフェーズロックドループの最大動作帯域幅を実質的に最大にする処理及び関連デバイスを考案した。これらのデバイス及び処理がここで説明される。図3は、ラプラス変換方式Laplacetransformedformatで表されたフェーズロックドループ350のブロック図を示す。回路解析では、ラプラス変換は、時間領域からの1セットの微分積分式を、周波数領域の1セットの代数式に変換するために使用される。したがって、未知の量に対する解は、代数式の処理に還元reducedされる。この未知の量に対する周波数領域の式が得られると、既知の技術を使用する時間領域に逆変換できる。ここに記載のラプラス変換方式のブロック図回路及びデバイスは、それらの時間領域表現representationを表し、またその逆も表す。図3に関して、1つの構成では、主発振器300は1/M周波数分周器302とともに主発振器100を形成する。一般的に、1/M周波数分周器302は主発振器100に安定性を付加する。主発振器300は、Mで割る1/M周波数分周器302の入力へ供給する。1/M周波数分周器302の出力は、差分周波数/位相電圧制御装置106の入力に接続される。1つの構成では、差分周波数/位相電圧制御装置106は、チャージポンプ306へ供給する差分位相/周波数検出器304からなる。チャージポンプ306の出力は、ラプラス変換されたs領域で表されているようなループフィルタ108の入力に接続される。ループフィルタ108の出力は、加算接合202の入力に接続されている。可変利得増幅器200の出力が加算接合202の入力に接続されている一方で、可変利得増幅器200の入力は主発振器300の入力UMに接続されている。加算接合202の出力は従VCO102の入力に接続されている。従VCO102の出力は、Nで割る1/N周波数分周器104の入力に接続されている。Nで割る1/N周波数分周器104の出力は、差分位相/周波数検出器304の入力に接続されている。図4は、ループフィルタ108の1つの構成の模式図を示す。示されている電気回路構成部品について、抵抗R2及びキャパシタンスC2がループ変動loopdynamicsを制御することを当業者は認めるだろう。結果として、ここでの以下の議論は、抵抗R2とキャパシタンスC2の影響のみを主に考慮する。しかしながら、図4で示される残りの構成部品は、特に、ここに表示及び記載されている処理及びデバイスの数値シミュレーションが行われる場合には、考慮に入れてよい。図5Aは代替システム550を示す。代替システム550は図3のシステムに実質的に類似しているが、2つの追加信号extrasignalsによって増補augmentedされる。第1の信号ξは、システムに対する何らかの制御不能かつ予測不能な外部影響例えば、雑音を示し、内部消去信号Dは、ループフィルタ108によって影響をうち消されていないξの残差影響を消去するよう意図されている。内部消去信号Dは、図7A及び図7Bに関連して以下でより詳細に説明される。図5Bは、ラプラス変換二次システム標準式又はカノニカル形式とある程度類似であると当業者が認識するもので示される図5Aのシステムを示す。図5Bの標準式、すなわちカノニカル、の表現は、図5Aのものと等しいが、カノニカル形式で書かれていないシステムよりも処理や比較が容易である。なぜなら、多くのシステム処理技術が図5Bのものと類似した専門用語を使用しているからである。図5Bの表現は数的置換及び代数処理の結果であり、その詳細はここで議論されない。さらに、以下で示されるように、図5Bで示されているようにシステムを表すことによって、ある状態式が検査によってbyinspection記述されるようにする。これは、1つの構成において有利さを立証するproveadvantageous。以下の量がカノニカル形式で記載されていたとしても、これらは実質的に非カノニカル形式と等しく、このような非カノニカルの同等物equivalentsは、標準変換方法を介して決定されうる。カノニカル形式は、ここでは理解と処理の容易さのための配慮として利用される。図5Bの表現は、以下の関係により図5Aのそれに等しくなる。当業者は、D=ξのとき、図5Bのシステムは以下の変換関数を導くよう解析しうることを認識するだろう。この変換関数から、カノニカルフィードフォワード利得KU1の場合、システムの変換関数がHzvolt1sに還元され、これは、Hzvoltの感度を持つ電圧制御された発振器のラプラス変換された表現であることが注目される。発明者は、図5Bのシステムの変換関数を近理想発振器のそれに還元させることが有利となるであろうと判断した。結果として、発明者は、適応adaptationの有利な形式は、単一の値すなわち1において、又は1近辺において、実質的にKUに維持されるものであり、そのような値は、図5A-Bのシステムの動きを近理想発振器のそれに近づけようとすると仮定した。II.適応されたシステム認識されるように、カノニカルフィードフォワード利得KUがほぼ1で維持される場合、図5A-Bのシステムの動きは、KMNMHzVoltの感度を持つ近理想電圧制御発振器のそれに近づく。発明者は、図5A-Bのシステムを近理想システムのように動作させる2つの主適応スキームを考案した。生誤りベースの適応スキームと、フィルタされた誤り適応スキームである。A.生誤り適応システム認識されるように、発明者は、カノニカルフィードフォワード利得KUが、図5Bで示されるシステムの変換関数が好ましくは近理想発振器のそれに還元されるためのものであることが望ましいと判断した。発明者は、カノニカルフィードフォワード利得Kを、変換関数が理想発振器のそれに近づくように維持するために利用されうる規則を考案した。この規則は以下のようなものである。適応式は、生又はフィルタ誤りのエネルギーの変化率が常に負であるという条件に基づいて導かれる。すなわち、時間の経過によって、誤りはゼロになる傾向がある。図6Aは、上述の規則を実現する追加的なフォワード利得適応モジュール600を有する図5Bのシステムを示す。言い換えれば、生誤り規則は、1つの構成において、システムを近理想発振器として動作させる傾向のあるカノニカルフィードフォワード利得KUが、カノニカル入力UMと生誤り信号y1の積をγ1回積分することによって得られうることを述べている。生誤り規則において、γ1は正の定数であり、適応の速度を決定することを助ける。生誤り規則は安定変数stabilityargumentに基づき、全体フェーズロックドループ/適応システムがγ1の全ての値に対してできるだけ安定させるように意図されている。図6Aに関して、生誤り適応規則を実質的に実現する構成部品は、先行乗算器606、γ1の利得を持つフォワード利得適応モジュールの可変利得増幅器602、及びフォワード利得適応モジュールの積分器604である。引き続き図6Aを参照すると、カノニカル入力UMは、先行乗算器606の入力に接続されている。生誤りy1の端末生誤り信号y1を搬送するは、先行乗算器606の入力に接続されている。先行乗算器606の出力は、γ1の利得を持つフォワード利得適応モジュールの可変利得増幅器602の入力に接続されている。フォワード利得適応モジュールの可変利得増幅器602の出力は、フォワード利得適応モジュールの積分器604の入力に接続されている。後続乗算器616の入力には、フォワード利得適応モジュールの積分器604の出力と、入力信号UMのカノニカルバージョンとの両方が接続されている。後続乗算器616の出力は、加算接合202の入力と動作可能に接続されている。残りのシステム構成部品については、システムはここに表示かつ記載されてきたように機能する。図面には明確に示されていないが、他の構成では、先行乗算器606とフォワード利得適応モジュールの可変利得増幅器602との間に介在する、ループフィルタ108にほぼ類似するフィルタも存在する。結果的に、先行乗算器606とフォワード利得適応モジュールの可変利得増幅器602が図面中のどこに現れ、又はここで説明されようとも、代替構成においては、先行乗算器606とフォワード利得適応モジュールの可変利得増幅器602との間に介在する、ループフィルタ108にほぼ類似するフィルタが存在することが理解されるべきである。比例分布可変利得増幅器がここで説明されているが例えば、以下で説明する比例分布可変利得増幅器610、及び以下で説明する比例分布可変利得増幅器710、ここに現れ、説明されるそのような比例分布可変利得増幅器が、比例-積分PI制御装置や比例-積分-微分PID制御装置のような制御装置を表すものであることを当業者は認識するだろう。電圧制御発振器は実際には非線形であるが、設計上の目的で、実質的に線形として扱われてよい電圧制御発振器の動作の認識範囲が存在する。結果として、ここでの議論は、設計アプリケーションでしばしばなされるように、電圧制御発振器を実質的に線形として扱う。Nで割る回路の使用がここで説明されるが、他の構成では、電圧制御発振器はNで割る回路ではなくミキサでダウンコンバートされる。発明者は、実際には従VCO102が図6Aに示されるような理想発振器によって完璧にモデル化されない応答を有していてもよいことや、図6Aのループフィルタにおける追加的な構成部品のような他の非モデル化変動dynamicsが存在していてもよいことや、実際のシステムとモデル化されたシステムとの間のこれらの違いが、図6Aのフェーズロックドループがこれを超えても実行可能なままであるγ1の最大の大きさを限定することに気付いた。このようなリアルワールド状況においては、発明者は、比例分布γ1及びリークファクタδ1で生誤り規則を増補するaugmentことは利点があると気付いた。発明者は、適応を加速するために比例制御が利用可能なものとして想定できる一方で、適応システムを妨害や非モデル化変動に対して頑強にするために利用可能ないくつかの方法のうちの1つとしてリークファクタが想定できるということを発見的に指摘する。基本的な上述の生誤り規則の比例分布やリークファクタの追加を実現する代替システムが図6Bで以下に示される。図6Bは、図6Aで示され、フォワード利得適応モジュール600内のさらに追加された構成部品additionalaugmentationcomponentsとともに示されるシステムを図示する。図6Bから分かるように、この構成においては、フォワード利得適応モジュール600は、少なくとも部分的に、生誤り信号y1として特徴づけてよいものによって駆動される。信号y1は、ここでフィルタされた誤り信号y2と参照されるものと区別するために、ここでは生誤り信号と称される。引き続き図6Bを参照すると、カノニカル入力UMは、先行乗算器606の入力に接続されている。生誤りy1は、先行乗算器606の入力に接続されている。先行乗算器606の出力は、γ1の利得を有するフォワード利得適応モジュールの可変利得増幅器602の入力に接続されている。フォワード利得適応モジュールの可変利得増幅器602の出力は、加算接合608の入力に接続されている。加算接合608の出力は、フォワード利得適応モジュールの積分器604の入力に接続されている。フォワード利得適応モジュールの積分器604の出力は、負のフィードバック方式で加算接合608の入力に接続されている。ここで、負のフィードバックは、σ1の利得を持つリークファクタの可変利得増幅器612によって提供される。フォワード利得適応モジュールの積分器604の出力は、加算接合614の入力に接続されている。加算接合614の入力にはさらに、γ2の利得を持つ比例分布可変利得増幅器610の出力も接続されている。比例分布可変利得増幅器610の入力は、先行乗算器606の出力に接続されている。加算接合614の出力は、後続乗算器616の入力に接続されている。後続乗算器616には、入力信号UMのカノニカルバージョンが接続されている。後続乗算器616の出力は、加算接合202の入力と動作可能に接続されている。残りのシステム構成部品については、システムはここに表示かつ記載されたように機能する。B.フィルタされた誤り適応システム直感的に、フィルタされた誤り信号y2を用いた適応は、システムを適応するために、生誤り信号y1を用いることが好ましいであろうと考えられる。しかしながら、発明者が適応を行うためにフィルタされた誤り信号y2の使用を試みたとき、発明者は、適応が第1の信号ξに対して非常に敏感となったことを予期せず発見した。この信号は、システムにいくつかの制御不能かつ予測不能な外部影響例えば、雑音を示すためにここで使用されている。したがって、発明者は内部消去信号Dを考案した。これは、ループフィルタ108によってうち消されないξの残差影響を消去することを意図している。上述の点について、発明者は、変換関数が理想発振器のそれに近づくシステムを作るために利用可能な2つの規則を考案した。これら2つの規則は以下のとおりである。適応式は、生又はフィルタ誤りのエネルギーの変化率が常に負であるという条件に基づいて導かれる。すなわち、時間の経過によって、誤りはゼロになる傾向がある。図7Aは、上述の規則を実現するモジュール600及び700を示す。言い換えれば、フィルタされた誤り規則は、1つの構成において、カノニカルフィードフォワード利得KUが、カノニカル入力UMとフィードフォワード誤りy2の積をγ1回積分することによって発見される場合、さらにフィードフォワード誤りy2をγ3回積分することによって発見される妨害消去ファクタDがシステムに挿入される場合に、図7Aのシステムが理想発振器の動作に近づくように作ることができることを述べている。フィルタされた誤り規則では、γ1及びγ3は、適応の速度の決定を助ける正の定数である。フィルタされた誤り適応規則を実質的に実現する構成部品は、先行乗算器606のフォワード利得適応モジュール600構成部品、γ1の利得を持つフォワード利得適応モジュールの可変利得増幅器602、及びフォワード利得適応モジュールの積分器604、γ3の利得を有する妨害消去モジュールの可変利得増幅器702の妨害消去モジュール700の構成部品、妨害消去モジュールの積分器704である。図7Aで示されるシステムは、図6Aで示されるシステムと類似しているが、異なる接続と妨害消去モジュール700の追加を備えている。図6Aから分かるように、フォワード利得適応モジュール600が、少なくとも部分的に、当業者がフィルタされた誤り信号y2であってよいと認めるものによって駆動される。すなわち、図6Aでは先行乗算器606に対する1つの入力は生誤り信号y1であったが、図7Aでは、その同一の入力がフィルタされた誤り信号y2として示される。それ以外の場合には、接続は図6Aに関して表示かつ記載されているものであり、結果的に、図6Aと共通するこれらの構成部品に関する議論はここでは繰り返されない。図7Aを引き続き参照すると、妨害消去モジュール700について、フィルタされた誤り信号y2はγ3の利得を持つ妨害消去モジュールの可変利得増幅器702の入力に接続されている。γ3の利得を持つ妨害消去モジュールの可変利得増幅器702の出力は、妨害消去モジュールの積分器704の入力に接続されている。妨害消去モジュールの積分器704の出力は、加算接合720の入力に接続されている。加算接合720の入力は、フィルタされた誤り信号y2に接続されている。加算接合720の出力は、加算接合202の入力に接続されている。残りのシステムの構成部品については、システムはここに表示かつ記載されているように機能する。まさに生誤り規則のように、発明者は、実際にはプラント従VCO102が図7Aで示されているような純粋な積分器によって完全にモデル化されない応答をもちうること、又はループフィルタ108における追加の構成部品のような他の非モデル化変動が存在していてよいこと、及び実際のシステムとモデル化されたシステムの間のこれらの違いが、図7Aで示されるシステムがこれを超えて実行可能であるγ3の最大の大きさを限定することに気付いた。このようなリアルワールド状況では、発明者は、比例分布ファクタγ1及びγ4、及びリークファクタδ1,δ2でフィルタされた誤り規則を増補することに利点があると気付いた。基本的な上述のフィルタされた誤り規則の比例分布やリークファクタの追加を実現する代替システムが、図7Bにおいて以下で示される。図7Bは、図7Aで示されるシステムにある程度類似するが、モジュール600及び700内に追加的な構成部品を備えたシステムを図示している。図7Bから分かるように、この構成においては、フォワード利得適応モジュール700は、図6Bのフォワード利得適応モジュール600と類似しているが、少なくとも部分的に、当業者がフィルタされた誤り信号y2であってよいと認めるものによって駆動される。すなわち、図6Bでは先行乗算器606に対する1つの入力が生誤り信号y1であったが、図7Bでは、その同一の入力がフィルタされた誤り信号y2として示される。それ以外の場合には、接続は図6Bに関して表示かつ記載され表示かつ記載されているものであり、結局、図6Bと共通するこれらの構成部品に関する議論はここでは繰り返されない。図7Bを引き続き参照すると、妨害消去モジュール700について、フィルタされた誤り信号y2はγ3の利得を持つ妨害消去モジュールの可変利得増幅器702の入力に接続されている。γ3の利得を持つ妨害消去モジュールの可変利得増幅器702の出力は、加算接合708の入力に接続されている。加算接合708の出力は、妨害消去モジュールの積分器704の入力に接続されている。妨害消去モジュールの積分器704の出力は、加算接合708の入力に負のフィードバック方式で接続されている。ここで、負のフィードバックは、σ2の利得を持つ妨害消去モジュールのリークファクタの可変利得増幅器712によって提供される。妨害消去モジュールの積分器704の出力は、加算接合714の入力に接続されている。加算接合714の入力には、γ4の利得を持つ妨害消去モジュールの比例分布モジュールの分布比例可変利得増幅器710の出力が接続されている。妨害消去モジュールの比例分布可変利得増幅器710の入力は、フィルタされた誤りy2に接続されている。加算接合714の出力は、加算接合720の入力に接続されている。加算接合720の入力は、フィルタされた誤り信号y2に接続されている。加算接合720の出力は、加算接合202の入力に接続されている。残りのシステム構成部品については、システムはここに表示かつ記載されたように機能する。当業者は、技術的現状が、システムのアスペクトにおけるハードウェアとソフトウェア構成との間に、ほとんど区別が残っていない点まで進んでいると認識する。それゆえ、ハードウェア又はソフトウェアの使用は、一般的に費用対効果のトレードオフを表す設計上の選択であるだが、いつもこうではない。ある背景では、ハードウェアとソフトウェアの間の選択は重大となるかもしれない。当業者は、さまざまな媒体vehicleが存在し、これによりここに記載の処理及び/又はシステムのアスペクト例えば、ハードウェア、ソフトウェア及び/又はファームウェアがなされうること、好ましい媒体は、処理及び/又はシステムがインストールされる背景とともに変化することを認識するだろう。例えば、速度と精度が最高であるとインプリメンタimplementerが決定する場合、インプリメンタは唯一のソフトウェア構成を選択できるし、又はさらに代替的に、インプリメンタはハードウェア、ソフトウェア、及び/又はファームウェアの任意の組み合わせを選択してもよい。したがって、いくつかの可能性のある媒体が存在し、これによりここに記載の処理のアスペクトがなされうる。利用されるべき任意の媒体が、媒体のインストールされている背景や、インプリメンタの特定の事柄速度、フレキシビリティ、又は予測可能性などに左右される選択である点で、これらのいずれも他のものより性質上優れておらず、これらのいずれも変化しうる。上述の詳細な説明は、ブロック図、フローチャートなどを介してデバイス及び/又は処理のさまざまな実施形態を記述している。そのようなブロック図、フローチャートなどが、1つ以上の機能及び/又は動作を含む限り、そのようなブロック図、フローチャートなどの中の各機能及び/又は動作が、個別的及び/又は集合的に、ハードウェア、ソフトウェア、ファームウェア、又はバーチャル的にこれらの任意の組み合わせの広い範囲によって実現できることが、当業者によって周知のものとして理解されるだろう。1つの実施形態では、本発明は、特定用途向け集積回路ASICを介して実現可能である。しかしながら、ここで開示される実施形態が、1つ以上のコンピュータ上で動く1つ以上のコンピュータプログラムとして例えば、1つ以上のコンピュータシステム上で動く1つ以上のプログラムとして、1つ以上の制御装置例えば、マイクロ制御装置上で動く1つ以上のプログラムとして、1つ以上のプロセッサ例えば、マイクロプロセッサ、又はデジタル信号プロセッサ上で動く1つ以上のプログラムとして、ファームウェアとして、又はバーチャル的にこれらの任意の組み合わせとして、全体的又は部分的に、標準集積回路で等しく実現されうること、並びに回路を設計すること及び/又はソフトウェア又はファームウェア用コードを記述することが、本発明の開示の点で当業者の技術の範囲内にあることを当業者は認識するだろう。さらに、当業者は、本発明のメカニズムがプログラム製品としてさまざまな形態で分配可能であること、及び本発明の例示的な実施形態が、この分配を実際に行うために使用される特定のタイプの信号搬送媒体とは無関係に、等しく適用されることを認めるだろう。信号搬送媒体の例は、これらに限定されないが、以下のものを含む。フロッピー登録商標ディスク、ハードディスクドライブ、CDROM、デジタルテープ、及びコンピュータメモリのような書き込み可能型媒体、及びTDMを用いたデジタルアナログ通信リンク又はIPベースの通信リンク例えば、パケットリンクのような送信型媒体である。一般的な意味において、ここに記載のさまざまな実施形態が、個別的及び/又は集合的に、ハードウェア、ソフトウェア、ファームウェア、又はこれらの任意の組み合わせの広い範囲によって構成可能だが、さまざまなタイプの電子回路からなるものとしてみなされてよいことを当業者は認識するだろう。結果として、ここで使用されるように、電子回路には、これらに限定されないが、少なくとも1つの個別の電子回路discreteelectricalcircuitを有する電子回路と、少なくとも1つの集積回路を有する電子回路と、少なくとも1つの特定用途向け集積回路を有する電子回路と、コンピュータプログラムによって構成される汎用演算デバイス例えば、ここに記載の処理及び/又はデバイスを少なくとも部分的に実行する、コンピュータプログラムによって構成される汎用コンピュータ、又はここに記載の処理及び/又はデバイスを少なくとも部分的に実行するコンピュータプログラムによって構成されるマイクロプロセッサを形成する電子回路と、メモリデバイスを形成する例えば、ランダムアクセスメモリの形成電子回路と、通信デバイス例えば、モデム、通信スイッチ、又は光学電子機器を形成する電子回路が含まれる。当業者は、ここに記載の方式でデバイス及び/又は処理を説明することは技術的にありふれていると認識し、標準的な設計プラクティスを用いて、そのような説明されたデバイス及び/又は処理を、一般的に部分的にアナログであり部分的にデジタルなシステムに組み込むだろう。すなわち、ここに記載のデバイス及び/又は処理は、当業者の範囲内に十分収まる合理的な量の実験を介して、部分的にアナログで部分的にデジタルなシステムに組み込まれてよい。図8A及び図8Bは、合理的な量の実験によって、ここに記載のデバイス及び/又は処理の少なくとも一部分を組み込むことのできるシステムの例を示す。図8Aは、特にデジタル構成に適したシステムを示す。デジタル及びアナログ部分の仕切りが図8Aにマークされている。システムは、出力をダウンコンバートするためのミキサをオプション的に含んでもよい。主発振器、ループフィルタ、適応回路はデジタルである。VCOの出力は、デジタル発振器によって誤りを形成するために、ΣΔダウンコンバータに入る。ループフィルタ及び適応回路の出力は、アナログ信号に変換され、VCOの入力に印加される。図8Bは、特にアナログ構成に適したシステムを示す。デジタル及びアナログ部分の仕切りが図8Bにマークされている。図8Bのシステムは、図8Bの仕切りがアナログ回路に適している点で、図8Aのものの代替的な方法である。この方法はここで記載されているような適応アルゴリズムに適している。ΣΔ小数Nフェーズロックドループの実施形態上述のように発振器を直接変調するのではなく、フェーズロックドループは、ループ分周比Nをダイナミックに変化させることによって変調されてもよい。特に、Nは、整数値ではなく小数を可能にするallowために、ΣΔ変調器によって制御されてもよい。まさに、先に検討されたフェーズロックドループのように、以下で示されるように2点変調がそのようなΣΔ小数-Nループに適用できる。図9Aは、フェーズロックドループ350図3とある程度類似するが、ΣΔ変調器の線形モデルが追加されたフェーズロックドループ900を有するシステムを示すΣΔ変調器は一般的にループの分周比を変えるように働くが、図9Aは、ΣΔ変調器の線形バージョンを示しており、ここで定数Nは名目分周比を表す。分周比の小さな変化は挿入された位相変調θMODによって表される。明確さと図示の容易さのために、ΣΔ変調器の線形化バージョンがここで表示かつ記載されているが、実際のΣΔ変調器は解析に用いられる線形モデルとは反対に、いくつかのレベルのみを用いて、高解像度信号を一般的に生成する。特に、ΣΔ変調器は一般的に、フィルタされたときに出力が所望の値を持つようなレベルの間で出力をディザリングすることによって、上述のものを達成する。ここで検討される背景では、ΣΔ変調器は一般的にデジタル回路で実現される。そして、分周比Nがいくつかの個別の値の間でディザリングされ、これにより、フェーズロックドループの低域フィルタリング動作によってフィルタされるときに、要求された値が生成される。したがって、線形化ΣΔ変調器が部分的又は全体的にここで表示、記載、及び/又は参照されるとき、そのような部分的又は全体的な線形化ΣΔ変調器は、ΣΔ変調器の部分的又は全体的な線形化解析バージョンだけでなく、実質的にすべてのΣΔ変調器の部分的又は全体的な構成部品の物理的構成を表すと意味づけられる。フェーズロックドループ900は2つの入力を持つ。上方入力RCHと下方入力RMDである。上方受信RCHは定数であり、チャネルの周波数を設定するすなわち、変調スペクトルが中央に置かれる周波数。下方入力RMDは時間とともに変化し、VCO902の周波数変調を生じる。この周波数変調は、位相変調θMODに変換され、フェーズロックドループ900に挿入される。上方入力RCHと低方入力RMDのスケーリングされたバージョンが、2点変調を可能にするために、従VCO102の加算接合202で挿入される。ここで、このようなスケーリングは、可変利得増幅器908のと、可変利得増幅器904のによってそれぞれ制御される。図9Aのフェーズロックドループ900とフェーズロックドループ350との比較は、そのようなフェーズロックドループが実質的に異なっていると考えられることを示している。したがって、ここで先に説明された処理及びデバイスがどのようにフェーズロックドループ900に適用できるかは、容易に明らかではない。上述の課題を克服するために、発明者は、先に説明された処理及びデバイスがフェーズロックドループ900に適用できるように、ΣΔ小数-Nフェーズロックドループ900が変換されうることを発見した。この変換は以下のように理解できる。引き続き図9Aを参照すると、以下が得られる。上述の点について、上記図5A及び図5Bに関して説明された数的処理に類似する数的処理を用いて、図9Aのシステムは、図9Bで示されるシステムとほぼ数学的に等しいシステムに変換されうる。図9Bは、フェーズロックドループ950システムを示す。これは、フェーズロックドループ900とほぼ数学的に等しいが、図9Bに現れているフェーズロックドループ950が、以下の式で等しいものとなりうる基準入力referenceinputを持つフェーズロックドループ950が示されている点を除き、図5Aのフェーズロックドループ550と、位相幾何学的topologyにほぼ類似するように処理されている主発振器300がそのラプラス変換バージョンKmsで表されていることに留意せよ。フェーズロックドループ950をフェーズロックドループ550と比較することで分かるように、フェーズロックドループ950の入力とフェーズロックドループ550の位相の差とは別に、フェーズロックドループ950及びフェーズロックドループ550は位相幾何学的にほぼ同一である。上述の数的変換から生じる、図9Bのフェーズロックドループ950がフェーズロックドループ550と実質的に類似しているという事実の助けaidにより、発明者は、ΣΔ小数-Nフェーズロックドループを作成した。これは、上述の処理及びデバイスを具体化incorporateする。これらのΣΔ小数-Nフェーズロックドループがここで説明される。図10Aは、図9BのΣΔ小数-Nフェーズロックドループ950を有するが、図6Bに関して説明されているような上述の生誤り適応されたシステム規則を実現する追加のフォワード利得適応モジュール600を備えたシステムを示す。上記で認識されるように、この規則は以下のとおりである。認識されるように、図10Aに関する以下の点を除いて、図10Aは実質的に図6Aに類似している。上述の違いは別にして、図10Aのフェーズロックドループ950は、図6Aのフェーズロックドループ550と実質的に同様に機能する。したがって、そのような機能の説明は、簡潔にするためにここでは明確に記載しない。図10Bは、フォワード利得適応モジュール600にさらなる追加の構成部品を有する図10Aのシステムを示す。比較すれば分かるように、図10Bに関する以下の点を除いて、図10Bは実質的に図6Bと類似している。上述の違いは別にして、図10Bのフェーズロックドループ950は、図6Bのフェーズロックドループ550と実質的に同様に機能する。したがって、そのような機能の説明は、簡潔にするためにここでは明確に記載しない。図11Aは、図9BのΣΔ小数-Nフェーズロックドループ950を有するシステムを示すが、さらに、図7Aに関連して説明されているような上述のフィルタされた誤り適応されたシステム規則の実現を助ける追加のモジュール600及び700も備えている。これらの2つの規則は以下のとおりである。図11Aに関する以下の点を除いて、図11Aは実質的に図7Aに類似している。上述の違いは別にして、図11Aのフェーズロックドループ950は、図7Aのフェーズロックドループ550と実質的に同様に機能する。したがって、そのような機能の説明は、簡潔にするためにここでは明確に記載しない。図11Bは、システムを図示する。比較すれば分かるように、図11Bに関する以下の点を除いて、図11Bは実質的に図7Bと類似している。上述の違いは別にして、図11Bのフェーズロックドループ950は、図7Bのフェーズロックドループ550とほぼ同様に機能する。したがって、そのような機能の説明は、簡潔にするためにここで明確には説明されない。図8A及び8Bに関連してすでに説明されたように、ここに示されるループ及び/又はシステムのさまざまな実際の構成は、多くの異なる方法で、デジタル及びアナログ領域の間で分割される。先に説明された実施形態は、異なる別の構成部品に含まれたり、又はこれと接続される異なる構成部品を示す。このような示されたアーキテクチャは例示にすぎず、実際には同じ機能を達成する多くの他のアーキテクチャが実現されてもよいことが理解されるべきである。概念的意味では、同じ機能を達成するための構成部品の任意のアレンジが効果的に関連づけられる。これにより、所望の機能が達成される。したがって、特定の機能を達成するためにここで組み合わされた任意の2つの構成部品が互いに関連づけられて理解できる。これにより、アーキテクチャ又は中間構成部品のいかんを問わず、所望の機能が達成される。同様に、このように関連づけられた任意の2つの構成部品は、所望の機能を達成するために、互いに動作可能に接続され又は動作可能に結合されているものとしてみなされうる。本発明の特定の実施形態が表示かつ記載されたが、ここでの教示に基づいて、本発明及びそのより広いアスペクトから逸脱することなく、変更及び修正がなされてもよく、したがって、特許請求の範囲は本発明の範囲を含むべきであり、すべてのそのような変更及び修正が本発明の真の精神及び範囲内にあることが当業者に明らかであろう。さらに、本発明が特許請求の範囲のみによって定義されることが理解されるべきである。一般的に、ここで用いられる用語、特に特許請求の範囲例えば、特許請求の範囲の本文で用いられる用語は、一般的に開かれた用語として意図されている例えば、用語含むは含むがこれに限定されないと解釈されるべきであり、用語有するは、少なくとも有すると解釈されるべきであり、用語含むは、含むがこれに限定されないと解釈されるべきである、などことが当業者によって理解されるべきである。さらに、請求項の記載にある特定数を導入する意図がある場合には、そのような意図が請求項中で明確に記載され、そのような記載がない場合には、そのような意図は提示されていないことが当業者によって理解されるべきである。例えば、理解の補助として、以下の特許請求の範囲は、導入される表現少なくとも1つや1つ以上の使用を、導入される請求項の記載に含んでもよい。しかしながら、そのような表現の使用は、同じ請求項が導入される表現1つ以上又は少なくとも1つ、及びaやanのような不定冠詞を含んでいたとしても例えば、a及び/又はanは一般的に少なくとも1つ又は1つ以上を意味すると解釈される、不定冠詞a又はanによる請求項の記載の導入が、そのような導入される請求項の記載を含む任意の特定の請求項を、1つのそのような記載のみを含む発明に限定しているということを暗示していると解釈されるべきではなく、請求項の記載を導入するために使用される定冠詞の使用に対しても同じことがいえる。さらに、請求項の記載にある特定数の導入が明確に記載されている場合であっても、当業者は、そのような記載が、少なくとも記載された数を意味すると一般的に解釈されるべきであることを認識するだろう例えば、他の修飾語のない、2つの記載という裸の記載は、一般的に少なくとも2つの記載、又は2つ以上の記載を意味する。"