"所定数の信号単位で復号を行なう復号装置であって、N個Nは2以上の自然数の尤度を表わす入力信号の絶対値を表わす絶対値信号のうち、1個を除いたN-1個の絶対値信号の最大または最小である第1順位の信号の値または前記第1順位の信号の近似値を推定する第1順位推定部と、前記第1順位推定部で推定された信号の値と前記1単位内の信号の符号とから新たな信号を生成して、前記新たな信号に基づいて前記1単位内の信号の推定信号系列を生成する受信信号推定部とを備え、前記第1順位推定部は、第1の変換規則に基づいて、前記N個の絶対値信号それぞれを変換して、N個の第1変換信号を生成する第1変換部と、第2の変換規則に基づいて、N個の第1変換信号を変換して、N個の第2変換信号を生成する第2変換部とを備え、前記第2の変換規則では、前記N個の第1変換信号のうちの1個を除いてN-1個の第1変換信号のビット単位の所定の論理演算の結果を表わす第2変換信号が生成され、第3の変換規則に基づいて、前記第2変換信号を変換して、N-1個の絶対値信号のうちの前記第1順位の信号の値または前記第1順位の信号の近似値を表わす第3変換信号を生成する第3変換部とを含み、前記第2変換部は、除かれる1個がそれぞれ相違するN種類のN-1個の第1変換信号を用いて、N個の第2変換信号を生成し、前記第3変換部は、前記N個の第2変換信号を変換して、N個の第3変換信号を生成し、前記受信信号推定部は、前記N個の第3変換信号に基づいてN個の前記新たな信号を生成し、前記第2変換部は、前記ビット単位の所定の論理演算の少なくとも一部について、入力と出力との関係を表わした第1テーブルを用いて、前記第2変換信号の各ビットを生成する、復号装置。しかしながら、この特許文献1による最小値の推定では、ビット単位の論理演算のために多数の演算器が必要となり、装置の規模が大きくなるという問題がある。それゆえに、本発明の目的は、多数の演算器を備えなくても、入力された信号の中から第1順位または第1順位の近似値を短時間で推定することができる復号装置を提供することである。上記課題を解決するために、本発明は、所定数の信号単位で復号を行なう復号装置であって、N個Nは2以上の自然数の尤度を表わす入力信号の絶対値を表わす絶対値信号のうち、1個を除いたN-1個の絶対値信号の最大または最小である第1順位の信号の値または第1順位の信号の近似値を推定する第1順位推定部と、第1順位推定部で推定された信号の値と1単位内の信号の符号とから新たな信号を生成して、新たな信号に基づいて1単位内の信号の推定信号系列を生成する受信信号推定部とを備え、第1順位推定部は、第1の変換規則に基づいて、N個の絶対値信号それぞれを変換して、N個の第1変換信号を生成する第1変換部と、第2の変換規則に基づいて、N個の第1変換信号を変換して、N個の第2変換信号を生成する第2変換部とを備え、第2の変換規則では、N個の第1変換信号のうちの1個を除いてN-1個の第1変換信号のビット単位の所定の論理演算の結果を表わす第2変換信号が生成され、第3の変換規則に基づいて、第2変換信号を変換して、N-1個の絶対値信号のうちの第1順位の信号の値または第1順位の信号の近似値を表わす第3変換信号を生成する第3変換部とを含み、第2変換部は、除かれる1個がそれぞれ相違するN種類のN-1個の第1変換信号を用いて、N個の第2変換信号を生成し、第3変換部は、N個の第2変換信号を変換して、N個の第3変換信号を生成し、受信信号推定部は、N個の第3変換信号に基づいてN個の新たな信号を生成し、第2変換部は、ビット単位の所定の論理演算の少なくとも一部について、入力と出力との関係を表わした第1テーブルを用いて、第2変換信号の各ビットを生成する。好ましくは、第1テーブルは、N個の1ビット入力とN個の1ビット出力との対応を定め、かつN個の出力の各々が、N個の入力のうちの対応する1個の入力以外の他のすべての入力についての所定の論理演算の結果を表わし、第2変換部は、N個の第1変換信号の各ビットを第1テーブルのN個の入力として用い、入力に対する第1テーブルのN個の出力をN個の第2変換信号の各ビットとして生成する。好ましくは、第1テーブルは、M個の第1の1ビット入力および1個の第2の1ビット入力と、M個の1ビット出力との対応を定め、かつM個の出力の各々が、M個の第1の入力のうちの対応する1個の入力以外の他のすべての入力についての所定の論理演算の結果を表わし、ただし、Mは1以上、N-1以下の自然数であり、第2変換部は、N個の第1変換信号のうちのN-M個の第1変換信号のビット単位の所定の論理演算を実行する少なくとも1つの第1の論理演算器をさらに備え、第2変換部は、少なくとも1つの第1の論理演算器の論理演算結果の各ビットをテーブルの1個の第2の入力とし、かつN個の第1変換信号のうちの残りのM個の第1変換信号の各ビットを第1テーブルのM個の第1の入力として用いることによって、M個の第2変換信号の各ビットを生成する。好ましくは、第1の変換規則では、絶対値信号の値と第1変換信号の値が1対1に対応し、第3の変換規則において、第2変換信号に対応する第3変換信号の値は、第1の変換規則において、第2変換信号と同一の値の第1変換信号に対応する絶対値信号の値と同一であり、第1の変換規則では、絶対値信号の取り得る値の範囲は0からAAは1以上の自然数までであり、かつ第1変換信号の取り得る値はAビットで表わされ、第1の変換規則では、絶対値信号の値がk0≦k≦Aのときに、第1変換信号の下位のk個のビットの値が第1の論理値であり、かつその他のビットの値が第2の論理値であるように変換され、第2変換部は、ビット単位の所定の論理演算の結果として、各ビットにつき、複数個の第1変換信号のビットの値がすべて第1の論理値のときには第1の論理値を出力し、それ以外のときには第2の論理値を出力する。好ましくは、第1の変換規則では、絶対値信号の値と第1変換信号の値が1対1に対応し、第3の変換規則において、第2変換信号に対応する第3変換信号の値は、第1の変換規則において、第2変換信号と同一の値の第1変換信号に対応する絶対値信号の値と同一であり、第1の変換規則では、絶対値信号の取り得る値は大きい順または小さい順に順序づけられる第1番目から第A番目までのA種類Aは、2以上の自然数であり、かつ第1変換信号の取り得る値はBビットB≧A-1で表わされ、第1の変換規則では、取り得る値のうちの第K番目の絶対値信号に対応する第1変換信号のビットのうち、値が第1の論理値であるビットが存在する場合に、取り得る値のうちの第K1番目の絶対値信号に対応する第1変換信号については、値が第1の論理値であるビットの位置は、第K番目の絶対値信号に対応する第1変換信号のビットのうちの値が第1の論理値であるビットの位置と、さらに少なくとも1つのビットの位置とからなり、第2変換部は、ビット単位の所定の論理演算の結果として、各ビットにつき、複数個の第1変換信号のビットの値がすべて第1の論理値のときには第1の論理値を出力し、それ以外のときには第2の論理値を出力する、ただし、Kは、1以上かつA-1以下のすべての自然数である。好ましくは、第1の変換規則では、絶対値信号の1個または複数個が第1変換信号の1個に対応し、第3の変換規則において、第2変換信号に対応する第3変換信号の値は、第1の変換規則において第2変換信号と同一の値の第1変換信号に対応する絶対値信号が1個のときには、1個の絶対値信号の値と同一であり、第2変換信号と同一の値の第1変換信号に対応する絶対値信号が複数個のときには、複数個の絶対値信号のうちの1つの値と同一であり、第1の変換規則では、絶対値信号の取り得る値はAビットAは1以上の自然数で表わされ、かつ第1変換信号の取り得る値はAビットで表わされ、第1の変換規則では、絶対値信号のビットのうち、値が1である最も上位ビットが最下位ビットからk番目1≦k≦Aのビットのときに、第1変換信号の下位のk個のビットの値が第1の論理値であり、かつその他のビットの値が第2の論理値であるように変換され、絶対値信号のビットのうち、すべてのビットの値が0のときには、第1変換信号のすべてのビットの値が第2の論理値であるように変換され、第2変換部は、ビット単位の所定の論理演算の結果として、各ビットにつき、複数個の第1変換信号のビットの値がすべて第1の論理値のときには第1の論理値を出力し、それ以外のときには第2の論理値を出力する。好ましくは、第3の変換規則では、論理演算信号の取り得る値はAビットで表わされ、かつ第2変換信号の取り得る値はAビットで表わされ、第3の変換規則では、第2変換信号のビットのうち、値が第1の論理値である最も上位ビットが最下位ビットからk番目1≦k≦Aのビットのときに、第3変換信号の最下位ビットからk番目のビットの値が1であり、かつその他のビットの値が0であるように変換され、第2変換信号のビットのうち、すべてのビットの値が第2の論理値のときには、第3変換信号のすべてのビットの値が0であるように変換される。好ましくは、N個の尤度を表わす入力信号の符号ビットのうち1個を除いたN-1個の符号ビットの排他的論理和演算の結果を表わす符号ビットを生成する符号生成部をさらに備え、符号生成部は、除かれる1個がそれぞれ相違するN種類のN-1個の符号ビットを用いて、N個の符号ビットを生成し、受信信号推定部は、N個の第3変換信号と生成されたN個の符号ビットに基づいて、N個の新たな信号を生成し、符号生成部は、排他的論理和演算の少なくとも一部について、入力と出力との関係を表わした第2テーブルを用いて、符号ビットを生成する。好ましくは、第2テーブルは、N個の1ビット入力とN個の1ビット出力との対応を定め、かつN個の出力の各々が、N個の入力のうちの対応する1個の入力以外の他のすべての入力の排他的論理和演算の結果を表わし、符号生成部は、N個の入力信号の符号ビットを第2テーブルのN個の入力として用い、入力に対する第2テーブルのN個の出力をN個の符号ビットとして生成する。好ましくは、第2テーブルは、M個の第1の1ビット入力および1個の第2の1ビット入力と、M個の1ビット出力との対応を定め、かつM個の出力の各々が、M個の第1の入力のうちの対応する1個の入力以外の他のすべての入力の排他的論理和演算の結果を表わし、ただし、Mは1以上、N-1以下の自然数であり、符号生成部は、N個の入力信号のうちのN-M個の入力信号の符号ビットの排他的論理和演算を実行する少なくとも1つの第2の論理演算器をさらに備え、符号生成部は、少なくとも1つの第2の論理演算器の排他的論理和演算結果を第2テーブルの1個の第2の入力とし、かつN個の入力信号のうちの残りのM個の入力信号の符号ビットを第2テーブルのM個の第1の入力として用いることによって、M個の符号ビットを生成する。本発明の復号装置によれば、多数の演算器を備えなくても、入力された信号の中から第1順位または第1順位の近似値を短時間で推定することができる。[第1の実施形態]図1は、この発明に従う復号装置を用いる通信システムの構成の一例を示す図である。図1において、通信システムは、送信側において、送信情報に誤り訂正用の冗長ビットを付加して送信符号を生成する符号化器1と、この符号化器1からのKM=Nビットの符号を所定の方式に従って変調して通信路3へ出力する変調器2とを含む。変調器2は、この通信路3の構成に応じて、振幅変調、位相変調、コード変調、周波数変調または直行周波数分割多重変調などの変調を行なう。たとえば、通信路3が、光ファイバの場合、変調器2においては、レーザダイオードの輝度を送信情報ビット値に応じて変更させることにより、光の強度変調一種の振幅変調を行なっている。たとえば、送信信号ビットが0の場合には、このレーザダイオードの発光強度を強くして1として送信し、また送信信号ビットが1の場合、レーザダイオードの発光強度を弱くして、-1に変換して送信する。受信部においては、通信路3を介して送信された変調信号に復調処理を施して、KMビットのデジタル符号を復調する復調器4と、この復調器4からのKMビットの符号にパリティ検査行列演算処理を施して元のKビットの情報を再生する復号化器5が設けられる。復調器4は、この通信路3における送信形態に応じて復調処理を行なう。たとえば、振幅変調、位相変調、コード変調、周波数変調および直行周波数分割多重変調等の場合、復調器4において、振幅復調、位相復調、コード復調、および周波数復調等の処理が行なわれる。図2は、通信路3が光ファイバの場合の変調器2および復調器4の出力信号の対応関係を一覧にして示す図である。図2において、上述のように、通信路3が光ファイバの場合、変調器2においては、送信信号が0のときには、送信用のレーザダイオード発光ダイオードの発光強度を強くし、1を出力し、また送信信号ビットが1のときには、この発光強度を弱くしてビット-1を送信する。この通信路3における伝送損失等により、復調器4に伝達される光強度は、最も強い強度から最も弱い強度までの間のアナログ的な強度分布を有する。復調器4においては、この入力された光信号を量子化処理アナログ/デジタル変換を行なって、この受光レベルを検出する。図2においては、8段階に受光レベルが量子化された場合の受信信号強度を示す。すなわち、受光レベルが信号7のときには、発光強度がかなり強く、受光レベルが0のときには、光強度がかなり弱い状態である。各受光レベルは、符号付き信号に対応づけられ、復調器4から出力される。この復調器4の出力は、受光レベルが7のときには信号3が出力され、受光レベルが0のときには、信号-4が出力される。したがってこの復調器4からは、1ビットの受信信号に対し、多値量子化された信号が出力される。復号化器5は、この復調器4から与えられたKMビットの受信情報各ビットは、多値情報を含むを入力し、後に詳細に説明する、minsum復号法に従ってLDPCパリティ検査行列を適用して、元のKビットの情報を復元する。パリティ検査行列の行の数をM、列の数をN、行重みをSとする。ここで、行重みとは、行方向の1の数である。図3は、この発明に従う復号化器5の構成を概略的に示す図である。この図3においては、復調器4および通信路3も併せて示す。復調器4は、通信路3から与えられた信号を復調する復調回路4aと、この復調回路4aにより生成されたアナログ復調信号をデジタル信号に変換するアナログ/デジタル変換回路4bを含む。このアナログ/デジタル変換回路4bの出力信号Xnが復号化器5へ与えられる。この復号化器5へ与えられる信号Xnは、L値L≧2の信号である。以下、信号Xnは、多値量子化信号であるため、シンボルと称す。復号化器5は、この入力シンボルXn系列に対してminsum復号法に従って復号処理を行なって符号ビットCnを生成する。復号化器5は、復調器4からの復調シンボルXnの対数尤度比λnを生成する対数尤度比算出部10と、パリティ検査行列の行処理を行なう行処理部12と、パリティ検査行列の列処理を行なう列処理部14と、対数尤度比算出部10からの対数尤度比λnと行処理部12の出力ビット外部値対数比αmnとに従って符号を生成するループ判定部16を含む。対数尤度比算出部10は、この受信信号のノイズ情報と独立に、対数尤度比λnを生成する。通常、ノイズ情報を考慮した場合、この対数尤度比λnは、Xn/2×σで与えられる。ここで、σは、ノイズの分散を示す。しかしながら、本実施の形態においては、この対数尤度比算出部10は、バッファ回路または定数乗算回路で形成され、対数尤度比λnは、Xn×fで与えられる。ここで、fは非ゼロの正の数である。このノイズ情報を利用せずに、対数尤度比を算出することにより、回路構成が簡略化され、また計算処理も簡略化される。minsum復号方法においては、検査行列の処理において、最小値を利用して演算を行なうため、信号処理において線形性が維持される。このため、ノイズ情報に従って出力信号を正規化するなどの処理は不要である。行処理部12および列処理部14は、それぞれ、次式1および2に従って、演算処理を行ない、パリティ検査行列の行の各要素についての処理行処理および列についての各要素についての処理列処理を実行する。行処理部12において、列処理部14から与えられる事前値対数比βmnと対数尤度比λnとに従って外部値対数比αmnを更新する。ここで、上式1および2それぞれにおいて、n′∈Am\nおよびm′∈Bn\mは、自身を除く要素を意味する。外部値対数比αmnについては、n′≠nであり、事前値対数比βmnについては、m′≠mである。また、αおよびβの行列内の位置を示す添え字mnは、通常は下付文字で示されるが、本明細書においては、読みやすさのために、横並びの文字で示す。また、関数signxは、次式3で定義される。ここで、関数minは、最小値を求める演算を示す。また、集合AmおよびBnは、2元MN行列H=[Hmn]を復号対象のLDPC符号の検査行列とした場合、集合[1,N]={1,2,...,N}の部分集合である。Am={n:Hmn=1}...4Bn={m:Hmn=1}...5すなわち、部分集合Amは、検査行列Hの第m行目において1が立っている列インデックスの集合を意味し、部分集合Bnは、検査行列Hの第n列目において1が立っている行インデックスの集合を示す。ループ判定部16は、これらの行処理部12および列処理部14における演算処理結果に基づいて、1次推定語を生成し、これらの1次推定語が符号語を構成しているかを検査する。このパリティ検査時において、シンドロームが0とならない場合には、再び処理を繰返し実行する。この処理の繰返し回数が所定値に到達すると、そのときの1次推定語を符号語として出力する。ループ判定部16は、この行処理部12で生成される外部値対数比αmnと対数尤度比算出部10からの対数尤度比λnとを用いて、複数の符号で構成される符号語を生成する。符号の数は、検査行列の列の数に対応する。これらの求められた外部値対数比αmnは、図3に示す列処理部14およびループ判定部16へ供給される。列処理部14は、先の式2において示された演算処理を行ない、検査行列Hの各行において生成された外部値対数比を用いて、自身を除く行以外の対応の列の1が立っている位置の外部値対数比を加算する。図4は、行処理部12の構成を表わす図である。図4を参照して、行処理部12は、第1行処理部18-1~第M行処理部18-Mを有する。図5は、第m行処理部18-mの構成を示す図である。他の行の行処理部もこれと同様である。図5を参照して、第m行処理部18-mは、加算部20と、符号生成部21と、第1順位推定部22と、結合部23とを備える。加算部20は、SL個の信号{βmn′:n′はHmn′=1を満たす、SL個の異なる数である}を受けて、それらと対数尤度比λn′とを加算して、加算結果{λn′βmn′:n′はHmn′=1を満たす、SL個の異なる数である}を出力する。ここでは、行重みSLは4であり、Hmn′=1を満たすn′は、n1、n2、n3、n4として説明する。すなわち、Am={n1,n2,n3,n4}とする。符号生成部21は、SL=4個の信号{λn′βmn′:n′=n1、n2、n3、n4}の符号を表わすSL個の最上位ビット、すなわち符号ビットU1、U2、U3、U4に基づいて、式1の符号部分これをSmnとする。ただし、n=n1、n2、n3、n4であるの計算を行なう。以下では、{Smn:n=n1、n2、n3、n4}をV1、V2、V3、V4として説明する。第1順位推定部22は、SL=4個の信号{λn′βmn′:n′=n1、n2、n3、n4}のSL個の最上位ビット以外の残りのビット、すなわち絶対値を表わす信号x1、x2、x3、x4に基づいて、式1の絶対値部分これをRmnとする。ただし、n=n1、n2、n3、n4であるの計算を行なう。以下では、{Rmn:n=n1、n2、n3、n4}をw1、w2、w3、w4として説明する。結合部23は、符号生成部21から出力されるSmnn=n1、n2、n3、n4と第1順位推定部22から出力されるRmnn=n1、n2、n3、n4のそれぞれから、外部値対数比αmnを生成して出力する。具体的には、結合部23は、Smnを正負を示す符号として取り扱い、Rmnをαmnの絶対値として、外部値対数比αmnを出力する。図6は、第1順位推定部22の構成を表わす図である。図6を参照して、この第1順位推定部22は、SL個ここでは、SL=4の絶対値信号のうち1個を除いたSL-1個の絶対値信号の最小値を示す信号を出力する装置である。第1順位推定部22は、取り除く1個が相違するSL個の最小値を示す信号を出力する。第1順位推定部22は、第1変換部32と、第2変換部42と、第3変換部52とを備える。第1変換部22は、4個の絶対値信号x1、x2、x3、x4を受けて、第1変換規則を定めた第1変換テーブルで規定される対応関係で変換した第1変換信号y1、y2、y3、y4を生成する。図7は、第1の実施形態の第1変換テーブル33の例を表わす図である。図7を参照して、第1変換テーブル33では、絶対値信号の値と第1変換信号の値が1対1で対応する。この第1変換テーブル33では、絶対値信号は5ビットで表され、取り得る値の範囲が0~Lであり、第1変換信号の取り得る値はLビットで表わされる。図7では、L=31であとしたが、Lは1以上の自然数であれば、どのような値でもよい。図7において、絶対値信号および第1変換信号は、それぞれ最下位ビットを最も左側に示している。本明細書における以下の説明でも、これと同様に、最下位ビットを左側に記す。第1変換テーブル33によれば、絶対値信号の値がk0≦k≦31のときに、第1変換信号の下位のk個のビットが1となり、それ以外のビットが0となる。たとえば、絶対値信号の値が0ときには、第1変換信号のすべてのビットが0となる。絶対値信号の値が1のときには、第1変換信号の最下位ビットのみが1となる。絶対値信号の値が2のときには、第1変換信号の下位の2個のビットのみが1となる。第2変換部42は、第1変換部42から出力される4個の第1変換信号y1、y2、y3、y4を受けて、第2変換規則を定めた第2変換テーブルで規定される対応関係で変換した4個の第2変換信号z1、z2、z3、z4を生成する。第2の変換規則では、4個の第1変換信号のうちの1個を除いて3個の第1変換信号のビット単位の論理積の結果を表わす第2変換信号が生成される。第2変換部は、除かれる1個がそれぞれ相違する4種類の3個の第1変換信号を用いて、4個の第2変換信号を生成する。図8は、第1の実施形態の第2変換テーブル43の例を表わす図である。図8を参照して、第2変換テーブル43では、4個の1ビット入力入力1、入力2、入力3、入力4と4個の1ビット出力出力1、出力2、出力3、出力4との対応関係を定める。具体的には、出力1は、入力1を除く3個の入力入力2、入力3、入力4のビット論理積を表わす。出力2は、入力2を除く3個の入力入力1、入力3、入力4のビット論理積を表わす。出力3は、入力3を除く3個の入力入力1、入力2、入力4のビット論理積を表わす。出力4は、入力4を除く3個の入力入力1、入力2、入力3のビット論理積を表わす。ここで、ビット論理積とは、入力がすべて第1の論理値のときには第1の論理値を出力し、入力がそれ以外のときには第2の論理値を出力する演算の一形態である。第2変換部42は、4個の第1変換信号y1、y2、y3、y4の各ビットを第2変換テーブル43の4個の入力として用い、この入力に対する第2変換テーブル43の4個の出力を4個の第2変換信号z1、z2、z3、z4の各ビットとして生成する。第3変換部52は、第2変換部42から出力される4個の第2変換信号z1、z2、z3、z4を受けて、第3変換規則を定めた第3変換テーブルで規定される対応関係で変換した第3変換信号w1、w2、w3、w4を生成して出力する。ここで、第3変換信号w1は、3個の絶対値信号x2、x3、x4のうちの値が最小である信号であり、第3変換信号w2は、3個の絶対値信号x1、x3、x4のうちの値が最小である信号であり、第3変換信号w3は、3個の絶対値信号x1、x2、x4のうちの値が最小である信号であり、第3変換信号w4は、3個の絶対値信号x1、x2、x3のうちの値が最小である信号である。図9は、第1の実施形態の第3変換テーブル53の例を表わす図である。図9を参照して、第2変換信号論理積信号と第3変換信号との対応関係は、図7の第1変換テーブル33の対応関係を逆にしたものである。すなわち、第3変換テーブル53において第2変換信号に対応する第3変換信号の値は、第1変換テーブル33においてその第2変換信号と同一の値の第1変換信号に対応する絶対値信号の値と同一である。第3変換テーブル53によれば、第2変換信号の下位のk個0≦k≦31のビットが1で、それ以外のビットが0のときに、第3変換信号の値がkとなる。たとえば、第2変換信号のすべてのビットが0のときには、第3変換信号の値が0となる。第2変換信号の最下位ビットのみが1のときには、第3変換信号の値が1となる。第2変換信号の下位の2個のビットのみが1のときには、第3変換信号の値が2となる。図10は、第1変換部32の具体的な構成を表わす図である。図10を参照して、第1変換部32は、4個の絶対値信号の変換を同時に並列して行なう。第1変換部32は、絶対値信号の個数分の第1メモリ部で構成される。ここでは、絶対値信号の個数が4個であるので、第1変換部32は、第1メモリ部領域131-1と、第1メモリ部領域231-2と、第1メモリ部領域331-3と、第1メモリ部領域431-4とを含む。第1メモリ部領域131-1では、5ビットの絶対値信号x1がアドレスとして用いられ、絶対値信号x1で指定される領域にLビットの第1変換信号y1の値が格納されている。絶対値信号x1と第1変換信号y1との関係は、図7の第1変換テーブル33にしたがう。第1メモリ部領域131-1は、5ビットの絶対値信号x1を受けて、絶対値信号x1に対応するLビットの第1変換信号y1={y1L、、y12、y11}を出力する。第1メモリ部領域231-2では、5ビットの絶対値信号x2がアドレスとして用いられ、絶対値信号x2で指定される領域にLビットの第1変換信号y2の値が格納されている。絶対値信号x2と第1変換信号y2との関係は、図7の第1変換テーブル33にしたがう。第1メモリ部領域231-2は、5ビットの絶対値信号x2を受けて、絶対値信号x2に対応するLビットの第1変換信号y2={y2L、、y22、y21}を出力する。第1メモリ部領域331-3では、5ビットの絶対値信号x3がアドレスとして用いられ、絶対値信号x3で指定される領域にLビットの第1変換信号y3の値が格納されている。絶対値信号x3と第1変換信号y3との関係は、図7の第1変換テーブル33にしたがう。第1メモリ部領域331-3は、5ビットの絶対値信号x3を受けて、絶対値信号x3に対応するLビットの第1変換信号y3={y3L、、y32、y31}を出力する。第1メモリ部領域431-4では、5ビットの絶対値信号x4がアドレスとして用いられ、絶対値信号x4で指定される領域にLビットの第1変換信号y4の値が格納されている。絶対値信号x4と第1変換信号y4との関係は、図7の第1変換テーブル33にしたがう。第1メモリ部領域431-4は、5ビットの絶対値信号x4を受けて、絶対値信号x4に対応するLビットの第1変換信号y4={y4L、、y42、y41}を出力する。図11は、第1の実施形態の第2変換部42の具体的な構成を表わす図である。図11を参照して、第2変換部42は、4個の第1変換信号の変換を同時に並列して行なう。第2変換部42は、第1変換信号のビット数L個の変換部で構成される。すなわち、第1変換部42は、第1ビット変換部45-1と、第2ビット変換部45-2と、、第Lビット変換部45-Lとを含む。第1ビット変換部45-1は、第2メモリ部領域141-1を含む。第2メモリ部領域141-1では、4個の第1変換信号y1、y2、y3、y4の第1ビット目である4ビットの信号y41、y31、y21、y11がアドレスとして用いられ、当該4ビットの信号に対応する領域に第2変換信号z1、z2、z3、z4の第1ビット目である4ビットの信号z41、z31、z21、z11の値が格納されている。4ビットの信号y41、y31、y21、y11と4ビットの信号z41、z31、z21、z11との関係は、図8の第2変換テーブル43にしたがう。第2メモリ部領域141-1は、4ビットの信号y41、y31、y21、y11を受けて、その信号に対応する4ビットの信号z41、z31、z21、z11を出力する。第2ビット変換部45-2は、第2メモリ部領域241-2を含む。第2メモリ部領域241-2では、4個の第1変換信号y1、y2、y3、y4の第2ビット目である4ビットの信号y42、y32、y22、y12がアドレスとして用いられ、当該4ビットの信号に対応する領域に第2変換信号z1、z2、z3、z4の第2ビット目である4ビットの信号z42、z32、z22、z12の値が格納されている。4ビットの信号y42、y32、y22、y12と4ビットの信号z42、z32、z22、z12との関係は、図8の第2変換テーブル43にしたがう。第2メモリ部領域141-2は、4ビットの信号y42、y32、y22、y12を受けて、その信号に対応する4ビットの信号z42、z32、z22、z12を出力する。第Lビット変換部45-Lは、第2メモリ部領域L41-Lを含む。第2メモリ部領域L41-Lでは、4個の第1変換信号y1、y2、y3、y4の第Lビット目である4ビットの信号y4L、y3L、y2L、y1Lがアドレスとして用いられ、当該4ビットの信号に対応する領域に第2変換信号z1、z2、z3、z4の第Lビット目である4ビットの信号z4L、z3L、z2L、z1Lの値が格納されている。4ビットの信号y4L、y3L、y2L、y1Lと4ビットの信号z4L、z3L、z2L、z1Lとの関係は、図8の第2変換テーブル43にしたがう。第2メモリ部領域L41-Lは、4ビットの信号y4L、y3L、y2L、y1Lを受けて、その信号に対応する4ビットの信号z4L、z3L、z2L、z1Lを出力する。図12は、第3変換部52の具体的な構成を表わす図である。図12を参照して、第3変換部52は、4個の第2変換信号論理積信号の変換を同時に並列して行なう。第3変換部52は、絶対値信号の個数分の第3のメモリ部で構成される。ここでは、絶対値信号の個数が4個であるので、第3変換部52は、第3メモリ部領域151-1と、第3メモリ部領域251-2と、第3メモリ部領域351-3と、第3メモリ部領域451-4とを含む。第3メモリ部領域151-1では、Lビットの第2変換信号z1がアドレスとして用いられ、第2変換信号z1で指定される領域に5ビットの第3変換信号w1の値が格納されている。第2変換信号z1と第3変換信号w1との関係は、図9の第3変換テーブル53にしたがう。第3メモリ部領域151-1は、Lビットの第2変換信号z1を受けて、第2変換信号z1に対応する5ビットの第3変換信号w1={w15、、w12、w11}を出力する。第3メモリ部領域251-2では、Lビットの第2変換信号z2がアドレスとして用いられ、第2変換信号z2で指定される領域に5ビットの第3変換信号w2の値が格納されている。第2変換信号z2と第3変換信号w2との関係は、図9の第3変換テーブル53にしたがう。第3メモリ部領域251-2は、Lビットの第2変換信号z2を受けて、第2変換信号z2に対応する5ビットの第3変換信号w2={w25、、w22、w21}を出力する。第3メモリ部領域351-3では、Lビットの第2変換信号z3がアドレスとして用いられ、第2変換信号z3で指定される領域に5ビットの第3変換信号w3の値が格納されている。第2変換信号z3と第3変換信号w3との関係は、図9の第3変換テーブル53にしたがう。第3メモリ部領域351-3は、Lビットの第2変換信号z3を受けて、第2変換信号z3に対応する5ビットの第3変換信号w3={w35、、w32、w31}を出力する。第3メモリ部領域451-4では、Lビットの第2変換信号z4がアドレスとして用いられ、第2変換信号z4で指定される領域に5ビットの第3変換信号w4の値が格納されている。第2変換信号z4と第3変換信号w4との関係は、図9の第3変換テーブル53にしたがう。第3メモリ部領域451-4は、Lビットの第2変換信号z4を受けて、第2変換信号z4に対応する5ビットの第3変換信号w4={w45、、w42、w41}を出力する。図13は、第1の実施形態の符号生成部21の構成を表わす図である。図13を参照して、この符号生成部21は、SL個ここでは、SL=4の符号ビットのうち1個を除いたSL-1個の符号ビットの排他的論理和演算の結果を表わす符号ビットを出力する装置である。符号生成部21は、取り除く1個が相違するSL個の符号ビットを出力する。第4変換部62は、4個の符号ビットU1、U2、U3、U4を受けて、第4変換規則を定めた第4変換テーブル63で規定される対応関係で変換した4個の符号ビットV1、V2、V3、V4を生成する。第4の変換規則では、4個の符号ビットうちの1個を除いた3個の符号ビットの排他的論理和演算の結果を表わす符号ビットが生成される。第4変換部62は、除かれる1個がそれぞれ相違する4種類の3個の符号ビットを用いて、4個の符号ビットV1、V2、V3、V4を生成する。具体的には、第4変換部62は、第4メモリ部61を含む。第4メモリ部61では、4ビットの信号U4、U3、U2、U1がアドレスとして用いられ、当該4ビットの信号に対応する領域に4ビットの信号V4、V3、V2、V1の値が格納されている。4ビットの信号U4、U3、U2、U1と4ビットの信号V4、V3、V2、V1との関係は、第4変換テーブル63にしたがう。第4メモリ部61は、4ビットの信号U4、U3、U2、U1を受けて、その信号に対応する4ビットの信号V4、V3、V2、V1を出力する。図14は、第1の実施形態の第4変換テーブル63の例を表わす図である。図14を参照して、第4変換テーブル63では、4個の1ビット入力入力1、入力2、入力3、入力4と4個の1ビット出力出力1、出力2、出力3、出力4との対応関係を定める。具体的には、出力1は、入力1を除く3個の入力入力2、入力3、入力4の排他的論理和を表わす。出力2は、入力2を除く3個の入力入力1、入力3、入力4の排他的論理和を表わす。出力3は、入力3を除く3個の入力入力1、入力2、入力4の排他的論理和を表わす。出力4は、入力4を除く3個の入力入力1、入力2、入力3の排他的論理和を表わす。第4変換部62は、4個の符号ビットを第4変換テーブル63の4個の入力として用い、この入力に対する第4変換テーブル63の4個の出力を4個の符号ビットV1、V2、V3、V4として生成する。以上のように、本発明の実施形態の復号化器によれば、論理積の演算の入力と出力の関係を定めた第2変換テーブルを用いることによって、Min演算を行なうので、論理積の演算を行なう論理演算器を不要にすることができる。また、符号の計算においても、排他的論理和演算の入力と出力の関係を定めた第4変換テーブルを用いることで、排他的論理和演算回路を不要にすることができる。したがって、本発明の実施形態の復号化器によれば、特許文献1に記載された方法に比べて、演算器の数を減らすことができる。[第1の実施形態の変形例1]復号化器5は、上述のように専用のハードウエア装置で実現されるものに限られない。外部から復号プログラムをメモリにインストールし、コンピュータがこの復号プログラムをメモリから読出して実行することによって、復号化器5の機能を実現することとしてもよい。この場合、復号プログラムは、図15のフローチャートで示される動作手順で動作する。まず、初期動作として、ループ回数および事前値対数比βmnの初期設定が行なわれる。このループ回数は、列処理部14で生成された事前値対数比βmnを用いて再び行処理部12で外部値対数比αmnを生成するループにおける演算回数を示す。このループ回数においては、最大値が予め定められる。事前値対数比βmnは、0に初期設定されるステップSP1。次いで、受信シンボル系列に従って、対数尤度比算出部10が対数尤度比λnを算出するステップSP2。次に、行番号を表わすmが1とされるステップSP3。次に、第m行処理部18-mm=1~Mの加算部20は、SL個の信号{βmn′:n′はHmn′=1を満たす、SL個の異なる数である}を受けて、それらと対数尤度比λn′とを加算して、加算結果{λn′βmn′:n′はHmn′=1を満たす、SL個の異なる数である}を出力する。ここでは、行重みSLは4であり、Hmn′=1を満たすn′は、n1、n2、n3、n4とするステップSP4。次に、第m行処理部18-mの第1順位推定部22の第1変換部32は、4個の絶対値信号{|λn′βmn′|:n′はHmn′=1を満たす、4個の異なる数である}x1、x2、x3、x4を受けて、図7に示す第1変換テーブル33に基づいて、それぞれを変換した4個の第1変換信号y1、y2、y3、y4を生成するステップSP5。次に、第m行処理部18-mの第1順位推定部22の第2変換部42は、第1変換部32から出力される4個の第1変換信号y1、y2、y3、y4について、図8に示す第2変換テーブル43に基づいて、1個を除いた3個の第1変換信号のビット単位の論理積を、除く1個が相違する4種類について求めて、第2変換信号z1、z2、z3、z4を生成するステップSP6。次に、第m行処理部18-mの第1順位推定部22の第3変換部52は、第2変換部42から出力される第2変換信号z1、z2、z3、z4を受けて、これらをそれぞれ図9に示す第3変換テーブル53に基づいて変換して、4個の入力信号x1、x2、x3、x4のうちの1個を除いた最小値を表わす4個の第2変換信号w1、w2、w3、w4を生成して、式1の絶対値部分Rm,n1、Rmn2、Rmn3、Rmn3として出力するステップSP7。次に、第m行処理部18-mの符号生成部21の第4変換部62は、SL=4個の信号{λn′βmn′:n′=n1、n2、n3、n4}の符号を表わすSL個の符号ビットU1、U2、U3、U4を受けて、図14に示す第4変換テーブル63に基づいて、1個を除いた3個の符号ビットの排他的論理和を、除く1個が相違する4種類について求めて、符号ビットV1、V2、V3、V4を生成して、式1の符号部分Sm,n1、Smn2、Smn3、Smn3として出力するステップSP8。次に、第m行処理部18-mの結合部23は、符号生成部21から出力されるSmnn=n1、n2、n3、n4と第1順位推定部22から出力されるRmnn=n1、n2、n3、n4のそれぞれを結合して、外部値対数比αmnを生成するステップSP9。次に、第m行処理部18-mの結合部23は、生成された外部値対数比αmnを出力するステップSP10。次に、m=Mでない場合にはステップSP11でNO、mをインクリメントして、ステップSP12、ステップSP4に戻る。次に、列処理部14が、式2にしたがって、事前値対数比βmnを算出するステップSP13。次に、ループ判定部16は、対数尤度比λnおよび外部値対数比αmnに従って、演算λnΣαmnを行なって推定受信語Qnを算出するステップSP14。ここで、総和Σは、部分集合Bnの要素mについて実行される。このステップSP12において算出された値Qnの正負の符号を判定しステップSP15、1次推定符号Cnを生成するステップSP16。この符号の正/負判定においては、たとえば、推定受信語Qnが2の補数表示されているときには、最上位ビット符号ビットのビット値を見ることにより、正および負の判定を行なうことができる。1次推定符号Cnが全て生成され、1次推定語C1,,CNが生成されると、次いでパリティ検査を実行するステップSP17。このパリティ検査においては、先の検査行列Hの転置行列を用いて、C1,...,CNHt=0を計算する。この計算により、生成されるシンドロームが0であれば、1次推定語C1,...,CNを復号語として出力するステップSP20。一方、この生成されたシンドロームが0と異なる場合には、ループ回数が最大値であるかの判定が行なわれるステップSP18。すなわち、この1次推定語の生成回数をカウントし、その生成回数が所定の最大回数に到達すると、その符号についての算出をそれ以上をやめて、現在生成されている1次推定語を復号語として出力するステップSP20。これにより、収束性の悪いノイジーな符号に対して、不必要に演算処理時間が要するのを防止する。ステップSP18において、ループ回数が最大値に到達していないと判定されると、このループ回数を1だけインクリメントしてステップSP19、再びステップSP2からの処理を実行する。本願の発明をプログラムで実行する場合の具体的な効果以上のように、本発明の実施形態の復号プログラムによれば、第1の実施形態と同様に、特許文献1に記載された方法に比べて、演算器の数を減らすことができる。また、一般に、複数の要素の最小値を検出する方法として、各要素の大小比較を行なうプログラムがある。このプログラムは、IF文などの分岐命令を必要とするが、分岐命令処理は、プログラムの実行クロック数を多く必要とする。そのため、このプログラムでは、最小値を検出するのに要する時間が長くなる。これに対して、本発明の実施形態の復号プログラムでは、最小値の探索を、テーブルを用いたビット論理演算によって行なうため分岐命令が不要となる。その結果、本発明の実施形態のプログラムでは、大小比較を実施する一般的なプログラムよりも、短時間で最小値を検出することができる。[第1の実施形態の変形例2]本変形の構成は、図示しないが、図6に示す第1順位推定部22の構成とほぼ同様である。ただし、本変形例では、第1変換部32は、図7の第1変換テーブルとは異なる変換テーブルを用いる。第2変換部42は、図8の第2変換テーブルとは異なる変換テーブルを用いる。また、第3変換部52は、図9の第3変換テーブルとは異なる変換テーブルを用いる。第1変換部32は、第1の実施形態と異なる第1変換テーブルに従って、絶対値信号x1、x2、x3、x4から第1変換信号をy1、y2、y3、y4を生成する。図16は、第1の実施形態の変形例2の第1変換テーブル133の例を表わす図である。図16を参照して、第1変換テーブル133では、絶対値信号の値と第1変換信号の値が1対1で対応する。この第1変換テーブル133では、絶対値信号は5ビットで表され、取り得る値の範囲が0~Lであり、第1変換信号の取り得る値はLビットで表わされる。図16では、L=31である。第1変換テーブル133によれば、絶対値信号の値がk0≦k≦31のときに、第1変換信号の下位のk個のビットが0となり、それ以外のビットが1となる。たとえば、絶対値信号の値が0ときには、第1変換信号のすべてのビットが1となる。絶対値信号の値が1のときには、第1変換信号の最下位ビットのみが0となる。絶対値信号の値が2のときには、第1変換信号の下位の2個のビットのみが0となる。第2変換部42は、第1の実施形態と異なる第2変換テーブルを用いて、第1変換信号y1、y2、y3、y4から第2変換信号z1、z2、z3、z4を生成する。図17は、第1の実施形態の変形例2の第2変換テーブル143の例を表わす図である。図17を参照して、第2変換テーブル143では、4個の1ビット入力入力1、入力2、入力3、入力4と4個の1ビット出力出力1、出力2、出力3、出力4との対応関係を定める。具体的には、出力1は、入力1を除く3個の入力入力2、入力3、入力4のビット論理和を表わす。出力2は、入力2を除く3個の入力入力1、入力3、入力4のビット論理和を表わす。出力3は、入力3を除く3個の入力入力1、入力2、入力4のビット論理和を表わす。出力4は、入力4を除く3個の入力入力1、入力2、入力3のビット論理和を表わす。第3変換部52は、第1の実施形態と異なる第3変換テーブルを用いて、第2変換信号z1、z2、z3、z4から第3変換信号w1、w2、w3、w4を生成する。図18は、第1の実施形態の変形例2の第3変換テーブル153の例を表わす図である。図18を参照して、第2変換信号論理和信号と第3変換信号との対応関係は、図16の第1変換テーブル133の対応関係を逆にしたものである。すなわち、第3変換テーブル153において第2変換信号に対応する第3変換信号の値は、第1変換テーブル133においてその第2変換信号と同一の値の第1変換信号に対応する絶対値信号の値と同一である。第3変換テーブル153によれば、第2変換信号の下位のk個0≦k≦31のビットが0で、それ以外のビットが1のときに、第3変換信号の値がkとなる。たとえば、第2変換信号のすべてのビットが1のときには、第3変換信号の値が0となる。第2変換信号の最下位ビットのみが0のときには、第3変換信号の値が1となる。第2変換信号の下位の2個のビットのみが0のときには、第3変換信号の値が3となる。以上のように、本変形例によれば、第1の実施形態におけるビットごとの論理積で最小値を見つける方式をビットごとの論理和で最小値を見つける方法に置き換えることができ、このように置き換えても、第1の実施形態と同様の効果が得られる。[第1の実施形態の変形例3]本変形の構成は、図示しないが、図6に示す第1順位推定部22の構成とほぼ同様である。ただし、本変形例では、第1変換部32は、図7の第1変換テーブルとは異なる変換テーブルを用いる。第2変換部42は、第1の実施形態と同様である。また、第3変換部52は、図9の第3変換テーブルとは異なる変換テーブルを用いる。第1変換部32は、第1の実施形態と異なる第1変換テーブルに従って、絶対値信号x1、x2、x3、x4から第1変換信号をy1、y2、y3、y4を生成する。図19は、第1の実施形態の変形例3の第1変換テーブル233の例を表わす図である。図19を参照して、第1変換テーブル233では、絶対値信号の値と第1変換信号の値が1対1で対応する。第1変換テーブル233では、絶対値信号の取り得る値は小さい順に順序づけられる第1番目から第A番目までのAは、2以上の自然数であり、かつ第1変換信号の取り得る値はBビットB≧A-1で表わされる。ここでは、Aは32とし、Bは、33とする。第1の変換テーブル233では、取り得る値のうちの第K番目Kは1以上A-1以下の自然数の絶対値信号に対応する第1変換信号のビットのうち、値が1であるビットが存在する場合に、取り得る値のうちの第K1番目の絶対値信号に対応する第1変換信号については、値が1であるビットの位置は、第K番目の絶対値信号に対応する第1変換信号のビットのうちの値が1であるビットの位置と、さらに少なくとも1つのビットの位置とからなる。たとえば、絶対値信号が第1番目の小さな値に対する第1変換信号の第32ビット目と第33ビット目のみが1である。絶対値信号が第2番目の小さな値に対する第1変換信号は、第32ビット目と第33ビット目に加えて、さらに第3ビット目が1となる。絶対値信号が第3番目の小さな値に対する第1変換信号は、第32ビット目と第33ビット目、第3ビット目に加えて、さらに第29ビット目が1となる。第3変換部52は、第1の実施形態と異なる第3変換テーブルを用いて、第2変換信号z1、z2、z3、z4から第3変換信号w1、w2、w3、w4を生成する。図20は、第1の実施形態の変形例3の第3変換テーブル253の例を表わす図である。図20を参照して、第2変換信号論理積信号と第3変換信号との対応関係は、図19の第1変換テーブル133の対応関係を逆にしたものである。すなわち、第3変換テーブル253において第2変換信号に対応する第3変換信号の値は、第1変換テーブル233においてその第2変換信号と同一の値の第1変換信号に対応する絶対値信号の値と同一である。たとえば、第2変換信号の第32ビット目と第33ビット目のみが1のときに、第3変換信号は、第1番目の小さな値である。第2変換信号の第32ビット目と第33ビット目と第3ビット目のみが1のときに、第3変換信号は、第2番目の小さな値である。第2変換信号の第32ビット目と第33ビット目と第3ビット目と第29ビット目のみが1のときに、第3変換信号は、第3番目の小さな値である。以上のように、本変形例によれば、絶対値信号の取りうる値は、連続した数でなくてもよく、順序さえ定まればよい。また、第1変換は、絶対値信号の順序の増加につれて、下位ビットから順次1にするのではなく、いずれかのビットを1にすればよい。このような方式を用いても、第1の実施形態と同様の効果が得られる。[第1の実施形態の変形例4]本変形の構成は、図示しないが、図6に示す第1順位推定部22の構成とほぼ同様である。ただし、本変形例では、第1変換部32は、図7の第1変換テーブルとは異なる変換テーブルを用いる。第2変換部42は、第1の実施形態と同様である。また、第3変換部52は、図9の第3変換テーブルとは異なる変換テーブルを用いる。第1変換部32は、第1の実施形態と異なる第1変換テーブルに従って、絶対値信号x1、x2、x3、x4から第1変換信号をy1、y2、y3、y4を生成する。図21は、第1の実施形態の変形例4の第1変換テーブル333の例を表わす図である。図21を参照して、第1変換テーブル333では、1個または複数個の絶対値信号が1個の第1変換信号に対応している。第1変換テーブル333では、絶対値信号の取り得る値は5ビットで表わされ、第1変換信号の取り得る値は5ビットで表わされる。ここでは、これらの値は5ビットとしたが、AビットAは1以上の自然数であれば、どのようなものであってもよい。絶対値信号を構成するビットのうち、値が1である最も上位ビットが最下位ビットからk番目1≦k≦5のビットのときに、第1変換信号の下位のk個のビットが1となり、それ以外のビットが0となる。また、絶対値信号を構成するビットのうち、すべてのビットが0のときに、第1変換信号のすべてのビットが0となる。具体的には、絶対値信号が00000のときには、第1変換信号は00000となる。絶対値信号が00001のときには、第1変換信号は00001となる。絶対値信号が00010または00011のときには、第1変換信号は00011となる。絶対値信号が00100、00101、00110、00111のときには、第1変換信号は00111となる。絶対値信号が01000、01001、01010、、01111のときには、第1変換信号は01111となる。絶対値信号が10000、10001、10010、、11111のときには、第1変換信号は11111となる。第3変換部52は、第2変換部42から出力される4個の第2変換信号z1、z2、z3、z4を受けて、第1の実施形態と異なる第3変換テーブルで規定される対応関係で変換した第3変換信号w1、w2、w3、w4を生成して出力する。ここで、第3変換信号w1は、3個の絶対値信号x2、x3、x4のうちの値が最小である信号またはその最小値の近似値であり、第3変換信号w2は、3個の絶対値信号x1、x3、x4のうちの値が最小である信号またはその最小値の近似値であり、第3変換信号w3は、3個の絶対値信号x1、x2、x4のうちの値が最小である信号またはその最小値の近似値であり、第3変換信号w4は、3個の絶対値信号x1、x2、x3のうちの値が最小である信号またはその最小値の近似値である。図22は、第1の実施形態の変形例4の第3変換テーブル353の例を表わす図である。図22を参照して、第3変換テーブル353において第2変換信号に対応する第3変換信号の値は、第1変換テーブル333においてその第2変換信号と同一の値の第1変換信号に対応する絶対値信号が1個のときには、その1個の絶対値信号の値と同一であり、その第2変換信号と同一の値の第1変換信号に対応する絶対値信号が複数個のときには、複数個の絶対値信号のうちの1つの値と同一である。第2変換信号を構成するビットのうち、値が1である最も上位ビットが最下位ビットから第k番目1≦k≦5のビットのときに、第3変換信号の最下位ビットから第k番目のビットのみが1となり、その他のビットが0となる。第2変換信号を構成するビットのうち、すべてのビットが0のときには、第3変換信号のすべてのビットが0となる。具体的には、第2変換信号が00000のときには、第3変換信号の値が00000となる。第2変換信号が00001のときには、第3変換信号の値が00001となる。第2変換信号が00011のときには、第3変換信号の値が00010となる。第2変換信号が00111のときには、第3変換信号が00100となる。第2変換信号が01111のときには、第3変換信号が01000となる。第2変換信号が11111のときには、第3変換信号が10000となる。以上のように、本変形例によれば、第1の実施形態と同様の効果が得られる。また、本変形例によれば、第1変換において、絶対値信号のビット数と第1変換信号のビット数を同一にし、第3変換において、第2変換信号のビット数と第3変換信号のビット数とを同一にするので、第1の実施形態よりも、メモリ容量つまり、テーブルサイズおよび配線数を少なくすることができる。[第1の実施形態の変形例5]本変形の構成は、図示しないが、図6に示す第1順位推定部22の構成とほぼ同様である。ただし、本変形例では、第1変換部32は、図7の第1変換テーブルとは異なる変換テーブルを用いる。第2変換部42は、第1の実施形態と同様である。また、第3変換部52は、図9の第3変換テーブルとは異なる変換テーブルを用いる。第1変換部32は、第1の実施形態と異なる第1変換テーブルに従って、絶対値信号x1、x2、x3、x4から第1変換信号をy1、y2、y3、y4を生成する。図23は、第1の実施形態の変形例5の第1変換テーブル433の例を表わす図である。図23を参照して、第1変換テーブル433では、1個または複数個の絶対値信号が1個の第1変換信号に対応している。第1変換テーブル433では、絶対値信号の取り得る値は5ビットで表わされ、第1変換信号の取り得る値は5ビットで表わされる。ここでは、これらの値は5ビットとしたが、AビットAは1以上の自然数であれば、どのようなものであってもよい。絶対値信号を構成するビットのうち、値が1である最も上位ビットが最下位ビットからk番目1≦k≦5のビットのときに、第1変換信号のk個のビットが1となり、それ以外のビットが0となる。絶対値信号を構成するビットのうち、値が1である最も上位ビットが最下位ビットからk1番目1≦k≦4のビットのときに、第1変換信号は、上記k個のビットに加えて、さらに1個のビットが1となり、それ以外のビットが0となる。具体的には、絶対値信号が00000のときには、第1変換信号は00000となる。絶対値信号が00001のときには、第1変換信号は00100となる。絶対値信号が00010または00011のときには、第1変換信号は00110となる。絶対値信号が00100、00101、00110、00111のときには、第1変換信号は10110となる。絶対値信号が01000、01001、01010、、01111のときには、第1変換信号は10111となる。絶対値信号が10000、10001、10010、、11111のときには、第1変換信号は11111となる。第3変換部52は、第2変換部42から出力される4個の第2変換信号z1、z2、z3、z4を受けて、第1の実施形態と異なる第3変換テーブルで規定される対応関係で変換した第3変換信号w1、w2、w3、w4を生成して出力する。ここで、第3変換信号w1は、3個の絶対値信号x2、x3、x4のうちの値が最小である信号またはその最小値の近似値であり、第3変換信号w2は、3個の絶対値信号x1、x3、x4のうちの値が最小である信号またはその最小値の近似値であり、第3変換信号w3は、3個の絶対値信号x1、x2、x4のうちの値が最小である信号またはその最小値の近似値であり、第3変換信号w4は、3個の絶対値信号x1、x2、x3のうちの値が最小である信号またはその最小値の近似値である。図24は、第1の実施形態の変形例5の第3変換テーブル453の例を表わす図である。図24を参照して、第3変換テーブル453において第2変換信号に対応する第3変換信号の値は、第1変換テーブル333においてその第2変換信号と同一の値の第1変換信号に対応する絶対値信号が1個のときには、その1個の絶対値信号の値と同一であり、その第2変換信号と同一の値の第1変換信号に対応する絶対値信号が複数個のときには、複数個の絶対値信号のうちの1つの値と同一である。第2変換信号を構成するビットのうち、値が1であるビットがk個1≦k≦5のビットのときに、第3変換信号の最下位ビットから第k番目のビットのみが1となり、その他のビットが0となる。第2変換信号を構成するビットのうち、すべてのビットが0のときには、第3変換信号のすべてのビットが0となる。具体的には、第2変換信号が00000のときには、第3変換信号の値が00000となる。第2変換信号が00100のときには、第3変換信号の値が00001となる。第2変換信号が00110のときには、第3変換信号の値が00010となる。第2変換信号が10110のときには、第3変換信号が00100となる。第2変換信号が10111のときには、第3変換信号が01000となる。第2変換信号が11111のときには、第3変換信号が10000となる。以上のように、本変形例によれば、変形例4と同様に、第1変換において、絶対値信号のビット数と第1変換信号のビット数を同一にし、第3変換において、第2変換信号のビット数と第3変換信号のビット数とを同一にする。また、本変形例は、第1変換は、絶対値信号の順序の増加につれて、下位ビットから順次1にするのではなく、いずれかのビットを1にする点で変形例4と相違するが。このような方式を用いても、変形例4と同様に、第1の実施形態よりも、メモリ容量および配線数を少なくすることができる。[第2の実施形態]第2の実施形態は、テーブルと論理演算器の両方を用いて、第2変換信号および符号ビットを生成する復号装置に関する。本実施の形態では、行重みSL=6として説明する。したがって、第1変換部32には、6個の絶対値信号x1~x6が入力され、第3変換部52から6個の第3変換信号z1~z6が出力されるものとする。また、第4変換部62には、6個の符号ビットU1~U6が入力されて、6個の符号ビットV1~V6が出力されるものとする。図25は、第2の実施形態の第2変換部72の構成を表わす図である。図25を参照して、第2変換部72は、第1変換部42から出力される6個の第1変換信号y1、y2、y3、y4、y5、y6を受けて、第2変換規則を定めた第2変換テーブル543で規定される対応関係で変換した6個の第2変換信号z1、z2、z3、z4、z5、z6を生成する。第2の変換規則では、6個の第1変換信号のうちの1個を除いて5個の第1変換信号のビット単位の論理積の結果を表わす第2変換信号が生成される。第2変換部72は、除かれる1個がそれぞれ相違する6種類の5個の第1変換信号を用いて、6個の第2変換信号を生成する。第2変換部72は、複数個の第1変換信号の変換を同時に並列して行なう。第2変換部42は、第1変換信号のビット数L個の変換部で構成される。すなわち、第2変換部72は、第1ビット変換部75-1と、第2ビット変換部75-2と、、第Lビット変換部75-Lとを含む。以下では、第1ビット変換部75-1について代表して説明する。他のビット変換部も同様である。第1ビット変換部75-1は、論理積回路AND1-1およびAND1-2を含む。論理積回路AND1-1は、第1変換信号y1、y2、y3の第1ビットの論理積Y1を算出する。論理積回路AND1-2は、第1変換信号y4、y5、y6の第1ビットの論理積Y2を算出する。第1ビット変換部75-1は、さらに第2メモリ部領域1-171-1-1を含む。第2メモリ部領域1-171-1-1では、3個の第1変換信号y1、y2、y3の第1ビットと論理積Y2からなる4ビットの信号Y2、y31、y21、y11がアドレスとして用いられ、当該4ビットの信号に対応する領域に第2変換信号z1、z2、z3の第1ビット目である3ビットの信号z31、z21、z11の値が格納されている。4ビットの信号Y2、y31、y21、y11と3ビットの信号z31、z21、z11との関係は、第2変換テーブル543にしたがう。第2メモリ部領域1-171-1-1は、4ビットの信号Y2、y31、y21、y11を受けて、その信号に対応する3ビットの信号z31、z21、z11を出力する。また、第1ビット変換部75-1は、第2メモリ部領域1-271-1-2を含む。第2メモリ部領域1-271-1-2では、3個の第1変換信号y4、y5、y6の第1ビットと論理積Y1からなる4ビットの信号Y1、y41、y51、y61がアドレスとして用いられ、当該4ビットの信号に対応する領域に第2変換信号z4、z5、z6の第1ビット目である3ビットの信号z41、z51、z61の値が格納されている。4ビットの信号Y1、y41、y51、y61と3ビットの信号z41、z51、z61との関係は、第2変換テーブル543にしたがう。第2メモリ部領域1-271-1-2は、4ビットの信号Y1、y41、y51、y61を受けて、その信号に対応する3ビットの信号z41、z51、z61を出力する。図26は、第2の実施形態の第2変換テーブル543の例を表わす図である。図26を参照して、第2変換テーブル543では、3個の第1の1ビット入力入力1、入力2、入力3および1個の第2の1ビット入力入力4と3個の1ビット出力出力1、出力2、出力3との対応関係を定める。具体的には、出力1は、入力1を除く2個の第1の入力入力2、入力3と第2の入力入力4のビット論理積を表わす。出力2は、入力2を除く2個の第1の入力入力1、入力3と第2の入力入力4のビット論理積を表わす。出力3は、入力3を除く2個の第1の入力入力1、入力2と第2の入力入力4のビット論理積を表わす。第1ビット変換部75-1は、論理積回路AND1-2から出力される論理積Y2を第2変換テーブル543の1個の第2の入力とし、かつ第1変換信号y1、y2、y3の第1ビットを第2変換テーブル543の3個の第1の入力として用い、この入力に対する第2変換テーブル543の3個の出力を3個の第2変換信号z1、z2、z3の第1ビットとして生成する。また、第1ビット変換部75-1は、論理積回路AND1-1から出力される論理積Y1を第2変換テーブル543の1個の第2の入力とし、かつ第1変換信号y4、y5、y6の第1ビットを第2変換テーブル543の3個の第1の入力として用い、この入力に対する第2変換テーブル543の3個の出力を3個の第2変換信号z4、z5、z6の第1ビットとして生成する。図27は、第2の実施形態の第4変換部82の構成を表わす図である。図27を参照して、第4変換部82は、6個の符号ビットU1、U2、U3、U4、U5、U6を受けて、第4変換規則を定めた第4変換テーブル563で規定される対応関係で変換した6個の符号ビットV1、V2、V3、V4、V5、V6を生成する。第4の変換規則では、6個の符号ビットうちの1個を除いた5個の符号ビットの排他的論理和演算の結果を表わす符号ビットが生成される。第4変換部82は、除かれる1個がそれぞれ相違する6種類の5個の符号ビットを用いて、6個の符号ビットV1、V2、V3、V4、V5、V6を生成する。第4変換部82は、排他的論理和回路EXOR1およびEXOR2を含む。排他的論理和回路EXOR1は、符号ビットU1、U2、U3の排他的論理和ER1を算出する。排他的論理和回路EXOR2は、符号ビットU4、U5、U6の排他的論理和ER2を算出する。第4変換部82は、第4メモリ部領域181を含む。第4メモリ部領域181では、3個の符号ビットU1、U2、U3と排他的論理和ER2からなる4ビットの信号ER2、U3、U2、U1がアドレスとして用いられ、当該4ビットの信号に対応する領域に3ビットの信号V3、V2、V1の値が格納されている。4ビットの信号ER2、U3、U2、U1と3ビットの信号V3、V2、V1との関係は、第4変換テーブル563にしたがう。第4メモリ部領域181は、4ビットの信号ER2、U3、U2、U1を受けて、その信号に対応する3ビットの信号V3、V2、V1を出力する。第4変換部82は、第4メモリ部領域283を含む。第4メモリ部領域283では、3個の符号ビットU4、U5、U6と排他的論理和ER1からなる4ビットの信号ER1、U6、U5、U4がアドレスとして用いられ、当該4ビットの信号に対応する領域に3ビットの信号V6、V5、V4の値が格納されている。4ビットの信号ER1、U6、U5、U4と3ビットの信号V6、V5、V4との関係は、第4変換テーブル563にしたがう。第4メモリ部領域282は、4ビットの信号ER1、U6、U5、U4を受けて、その信号に対応する3ビットの信号V6、V5、V4を出力する。図28は、第2の実施形態の第4変換テーブル563の例を表わす図である。図28を参照して、第4変換テーブル563では、3個の第1の1ビット入力入力1、入力2、入力3および1個の第2の1ビット入力入力4と3個の1ビット出力出力1、出力2、出力3との対応関係を定める。具体的には、出力1は、入力1を除く2個の第1の入力入力2、入力3と第2の入力入力4の排他的論理和を表わす。出力2は、入力2を除く2個の第1の入力入力1、入力3と第2の入力入力4の排他的論理和を表わす。出力3は、入力3を除く2個の第1の入力入力1、入力2と第2の入力入力4の排他的論理和を表わす。第4変換部82は、排他的論理和回路EXOR2から出力される排他的論理和ER2を第4変換テーブル563の1個の第2の入力とし、かつ3個の符号ビットU1、U2、U3を第4変換テーブル563の3個の第1の入力として用い、この入力に対する第4変換テーブル563の3個の出力を3個の符号ビットV1、V2、V3として生成する。また、第4変換部82は、排他的論理和回路EXOR1から出力される排他的論理和ER1を第4変換テーブル563の1個の第2の入力とし、かつ3個の符号ビットU4、U5、U6を第4変換テーブル563の3個の第1の入力として用い、この入力に対する第4変換テーブル563の3個の出力を3個の符号ビットV4、V5、V6として生成する。以上のように、本発明の実施形態の復号化器によれば、論理積の演算の入力と出力の関係を定めた第2変換テーブルと論理演算器を併用して、Min演算を行なうので、特許文献1に記載されたように論理積の演算をすべて論理演算器を行なう方法よりも、演算器の数を減らすことができる。また、本実施形態では、第1の実施形態のように、Min演算のすべての論理積を第2変換テーブルを用いて求める方法よりも、第2変換テーブルの容量を少なくできる。[第2の実施形態の変形例]本変形例は、第2変換におけるビット論理演算をテーブルと論理演算器に分担させる分担の割合が、第2の実施形態と相違する。第2の実施形態によれば、第2変換部は、論理積回路が、SL=6個の信号のうちのSL-M=3個の信号の各ビットの論理積を算出した。そして、M=3個の第1の入力と、1個の第2の入力とを有する第2変換テーブルを用いて、M個の第2変換信号の各ビットを生成した。また、第4変換部は、排他的論理和回路が、SL=6個の信号のうちのSL-M=3個の信号の符号ビットの排他的論理和を算出した。そして、M=3個の第1の入力と、1個の第2の入力とを有する第4変換テーブルを用いて、M個の符号ビットを生成した。ここでは、Mは3としたが、これに限定するものではなく、Mは1以上、SL-1以下の自然数であればよい。以下では、Mは2の例について説明する。図29は、第2の実施形態の変形例の第2変換部の第1ビット変換部95-1の構成を表わす図である。他のビット変換部も、これと同様である。第1ビット変換部95-1は、論理積回路AND1-11~AND1-16を含む。論理積回路AND1-11は、第1変換信号y1、y2の第1ビットの論理積Y11を算出する。論理積回路AND1-12は、第1変換信号y3、y4の第1ビットの論理積Y12を算出する。論理積回路AND1-13は、第1変換信号y5、y6の第1ビットの論理積Y13を算出する。論理積回路AND1-14は、論理積Y12、Y13の論理積Y14を算出する。論理積回路AND1-15は、論理積Y11、Y13の論理積Y15を算出する。論理積回路AND1-16は、論理積Y11、Y12の論理積Y16を算出する。第1ビット変換部95-1は、第2メモリ部領域1-191-1-1を含む。第2メモリ部領域1-191-1-1では、2個の第1変換信号y1、y2の第1ビットと論理積Y14からなる3ビットの信号Y14、y21、y11がアドレスとして用いられ、当該3ビットの信号に対応する領域に第2変換信号z1、z2の第1ビット目である2ビットの信号z21、z11の値が格納されている。3ビットの信号Y14、y21、y11と2ビットの信号z21、z11との関係は、第2変換テーブル93にしたがう。第2メモリ部領域1-191-1-1は、3ビットの信号Y14、y21、y11を受けて、その信号に対応する2ビットの信号z21、z11を出力する。第1ビット変換部95-1は、第2メモリ部領域1-291-1-2を含む。第2メモリ部領域1-291-1-2では、2個の第1変換信号y3、y4の第1ビットと論理積Y15からなる3ビットの信号Y15、y41、y31がアドレスとして用いられ、当該3ビットの信号に対応する領域に第2変換信号z3、z4の第1ビット目である2ビットの信号z41、z31の値が格納されている。3ビットの信号Y15、y41、y31と2ビットの信号z41、z31との関係は、第2変換テーブル93にしたがう。第2メモリ部領域1-291-1-2は、3ビットの信号Y15、y41、y31を受けて、その信号に対応する2ビットの信号z41、z31を出力する。第1ビット変換部95-1は、第2メモリ部領域1-391-1-3を含む。第2メモリ部領域1-391-1-3では、2個の第1変換信号y5、y6の第1ビットと論理積Y16からなる3ビットの信号Y16、y61、y51がアドレスとして用いられ、当該3ビットの信号に対応する領域に第2変換信号z5、z6の第1ビット目である2ビットの信号z61、z51の値が格納されている。3ビットの信号Y16、y61、y51と2ビットの信号z61、z51との関係は、第2変換テーブル93にしたがう。第2メモリ部領域1-391-1-5は、3ビットの信号Y16、y61、y51を受けて、その信号に対応する2ビットの信号z61、z51を出力する。図30は、第2の実施形態の変形例の第2変換テーブル93の例を表わす図である。図30を参照して、第2変換テーブル93では、2個の第1の1ビット入力入力1、入力2および1個の第2の1ビット入力入力3と2個の1ビット出力出力1、出力2との対応関係を定める。具体的には、出力1は、入力1を除く1個の第1の入力入力2と第2の入力入力3のビット論理積を表わす。出力2は、入力2を除く1個の第1の入力入力1と第2の入力入力3のビット論理積を表わす。第1ビット変換部95-1は、論理積回路AND1-14から出力される論理積Y14を第2変換テーブル93の1個の第2の入力とし、かつ第1変換信号y1、y2の第1ビットを第2変換テーブル93の2個の第1の入力として用い、この入力に対する第2変換テーブル93の2個の出力を2個の第2変換信号の第1ビットz11、z21として生成する。また、第1ビット変換部95-1は、論理積回路AND1-15から出力される論理積Y15を第2変換テーブル93の1個の第2の入力とし、かつ第1変換信号y3、y4の第1ビットを第2変換テーブル93の2個の第1の入力として用い、この入力に対する第2変換テーブル93の2個の出力を2個の第2変換信号の第1ビットz31、z41として生成する。また、第1ビット変換部95-3は、論理積回路AND1-16から出力される論理積Y16を第2変換テーブル93の1個の第2の入力とし、かつ第1変換信号y5、y6の第1ビットを第2変換テーブル93の2個の第1の入力として用い、この入力に対する第2変換テーブル93の2個の出力を2個の第2変換信号の第1ビットz51、z61として生成する。以上のように、本変形例によれば、第2変換部は、論理積回路が、SL=6個の信号のうちのSL-M=4個の信号の各ビットの論理積を算出した。そして、M=2個の第1の入力と、1個の第2の入力とを有する第2変換テーブルを用いて、M個の第2変換信号の各ビットを生成した。また、第4変換部についても、同様にして排他的論理和回路が、SL=6個の信号のうちのSL-M=4個の信号の各ビットの排他的論理和を算出し、M=2個の第1の入力と、1個の第2の入力とを有する第4変換テーブルを用いて、M個の符号ビットを生成することとしてもよい。以上のように、本変形例によれば、第2の実施形態と同様の効果が得られる。すなわち、本変形例によれば、特許文献1の方法よりも演算器の数を減らすことができ、第1の実施形態の方法よりも第2変換テーブルの容量を少なくできる。全体を通じての変形例本発明は、上記の実施の形態に限定されるものではなく、たとえば以下のような変形例を含む。1尤度の高い信号を用いた復号本発明の実施形態およびその変形例では、尤度が最小の信号を用いて低密度パリティ検査符号を復号する方法を説明した。この方法は、誤りがありそうな信号から順に誤り訂正を行なうので、迅速に一定精度の誤り訂正を行なうことができる。しかしながら、尤度が高い所定個数の信号を用いて、誤り訂正を行なうようにしてもよい。例えばターボ符号や畳み込み符号では,BCJRアルゴリズム,ビタビ復号アルゴリズムなどがあり,尤度の高い信号を基に誤り訂正を行なうMAP最大事後確率アルゴリズムがある。これらの方法は、確実な信号を基準にして、誤りのありそうなところを訂正するので、より確実に誤りの訂正が可能となる。たとえば、LDPCの復号においても自身を除いて最も大きい信号を用いる復号法これをmaxsum復号法と呼ぶことにするを用いてもよい。maxsum復号法では、minsum復号法における式1の最小値を出力する演算minが、最大値を出力する演算maxに置き換えられる。そして、第1順位推定部の処理が、小さいものから第1順位である最小値またはその近似値を推定するものから、大きいものから第1順位である最大値またはその近似値を推定するものに置き換えられる。この置き換えは、第1変換テーブルと、第3変換テーブルを代えるだけで容易に実現できる。第1変換テーブルにおいて、絶対値信号の順番を逆にし、かつ第3変換テーブルにおいて、第2変換信号の順序を逆にすればよい。たとえば、図7の第1変換テーブルにおいて、絶対値信号の00000、00001、、11111が、それぞれ、第1変換信号の1111111、0111111、、0000000に対応するように変形し、図9の第3変換テーブルにおいて、第2変換信号の1111111、0111111、、0000000が、それぞれ、第3変換信号の00000、00001、、11111に対応するように変形すればよい。2テーブル本発明の実施形態では、第1~第4変換テーブルは、それぞれ個別のメモリ領域に保存されることとしたが、これに限定するものではなく、各変換に際して、同一のRAMにロードすることとしてもよい。3符号生成部の構成本発明の実施形態の符号生成部では、外部値対数比αmnの符号を求めるために、第4変換テーブル、あるいは排他的論理和演算回路と第4変換テーブルを用いたが、排他的論理演算回路のみを用いてもよい。図31は、変形例1の符号生成部96を表わす図である。図31を参照して、排他的論理和回路EXOR11は、符号ビットU2、U3の排他的論理和ER11を算出する。排他的論理和回路EXOR12は、符号ビットU1、U3の排他的論理和ER12を算出する。排他的論理和回路EXOR13は、符号ビットU1、U2の排他的論理和ER13を算出する。排他的論理和回路EXOR14は、符号ビットU1、U2の排他的論理和ER14を算出する。排他的論理和回路EXOR15は、排他的論理和ER1と符号ビットU4の排他的論理和ER15を符号ビットV1として生成する。排他的論理和回路EXOR16は、排他的論理和ER12と符号ビットU4の排他的論理和ER16を符号ビットV2として生成する。排他的論理和回路EXOR17は、排他的論理和ER3と符号ビットU4の排他的論理和ER17を符号ビットV3として生成する。排他的論理和回路EXOR18は、排他的論理和ER14と符号ビットU3の排他的論理和ER18を符号ビットV4として生成する。図32は、変形例2の符号生成部97を表わす図である。排他的論理和回路EXOR19は、符号ビットU1、U2の排他的論理和ER19を算出する。排他的論理和回路EXOR20は、符号ビットU3、U4の排他的論理和ER20を算出する。排他的論理和回路EXOR21は、符号ビットU1と排他的論理和ER20の排他的論理和ER21を符号ビットV2として生成する。排他的論理和回路EXOR22は、符号ビットU2と排他的論理和ER20の排他的論理和ER22を符号ビットV1として生成する。排他的論理和回路EXOR23は、符号ビットU3と排他的論理和ER19の排他的論理和ER23を符号ビットV4として生成する。排他的論理和回路EXOR24は、符号ビットU4と排他的論理和ER19の排他的論理和ER24を符号ビットV3として生成する。図32の符号生成部97では、図31の符号生成部96に比べて、排他的論理和回路の個数を減らすことができる。4第1順位推定部の構成本発明の実施形態では、ビットごとの論理演算によって、絶対値信号の最小値を求めたが、これに限定されるものではない。図33は、変形例1の第1順位推定部99を表わす図である。図33を参照して、比較器CMP1は、絶対値信号x2とx3の大きさを比較して、小さい方の信号CP1を出力する。比較器CMP1は、絶対値信号x1とx3の大きさを比較して、小さい方の信号CP2を出力する。比較器CMP3は、絶対値信号x1とx2の大きさを比較して、小さい方の信号CP3を出力する。比較器CMP4は、絶対値信号x1とx2の大きさを比較して、小さい方の信号CP4を出力する。比較器CMP5は、絶対値信号x4と信号CP1の大きさを比較して、小さい方の信号CP5を第3変換信号w1として出力する。比較器CMP6は、絶対値信号x4と信号CP2の大きさを比較して、小さい方の信号CP6を第3変換信号w2として出力する。比較器CMP7は、絶対値信号x4と信号CP3の大きさを比較して、小さい方の信号CP7を第3変換信号w3として出力する。比較器CMP8は、絶対値信号x3と信号CP4の大きさを比較して、小さい方の信号CP8を第3変換信号w4として出力する。図34は、変形例2の第1順位推定部98を表わす図である。図34を参照して、比較器CMP9は、絶対値信号x1とx2の大きさを比較して、小さい方の信号CP9を出力する。比較器CMP10は、絶対値信号x3とx4の大きさを比較して、小さい方の信号CP10を出力する。比較器CMP11は、絶対値信号x1と信号CP10の大きさを比較して、小さい方の信号CP11を第3変換信号w2として出力する。比較器CMP12は、絶対値信号x2と信号CP10の大きさを比較して、小さい方の信号CP12を第3変換信号w1として出力する。比較器CMP13は、絶対値信号x3と信号CP9の大きさを比較して、小さい方の信号CP13を第3変換信号w4として出力する。比較器CMP14は、絶対値信号x4と信号CP9の大きさを比較して、小さい方の信号CP14を第3変換信号w3として出力する。図34の第1順位推定部98では、図33の第1順位推定部99に比べて、比較器の個数を減らすことができる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"