少なくともアモルファス状態と結晶状態との間で切換可能な相変化材料と、前記相変化材料に近接して配置された圧電トランスデューサであって、前記相変化材料が前記アモルファス状態にあるときに活性化するように構成された、圧電トランスデューサと、前記相変化材料をアモルファス相から結晶相に変化させる前に、前記圧電トランスデューサを分極させる第1の電気パルスを印加して、前記圧電トランスデューサが前記相変化材料に引張応力を与えるように構成された、コントローラと、を備えるメモリセル。前記圧電トランスデューサは強誘電材料を含む、請求項1に記載のメモリセル。前記相変化材料及び前記圧電トランスデューサは、前記相変化材料の閾値電圧に対応する電場が前記強誘電材料の保磁場より大きくなるように製造され、前記閾値電圧は、前記相変化材料を前記アモルファス状態から前記結晶状態に変化させるように前記相変化材料を横切る第1の電圧である、請求項2に記載のメモリセル。前記相変化材料をアモルファス相から結晶相に変化させる前に、前記強誘電材料を分極させる第1の電気パルスを印加して、前記圧電トランスデューサが前記相変化材料に引張応力を与えるように構成されたコントローラをさらに備え、前記第1の電気パルスは前記閾値電圧を下回る電圧を有する、請求項3に記載のメモリセル。前記コントローラは、前記相変化材料を結晶相からアモルファス相に変化させた後で、第2の電気パルスを印加して前記強誘電材料を分極させ、前記圧電トランスデューサが前記相変化材料に圧縮応力を与えるように構成されており、前記第2の電気パルスは前記第1の電気パルスとは反対の極性の電圧を有する、請求項4に記載のメモリセル。前記相変化材料及び前記強誘電材料は、前記相変化材料の結晶化温度が前記強誘電材料のキュリー温度より低くなるように製造され、前記結晶化温度は、それを超えると前記アモルファス状態にある前記相変化材料が結晶化して前記結晶状態になる第1の温度であり、前記キュリー温度は、それを超えると前記強誘電材料が自発分極を示さなくなる第2の温度である、請求項2に記載のメモリセル。第1の電極と、少なくとも第2の電極と、をさらに備え、前記相変化材料及び前記圧電トランスデューサは、少なくとも部分的に前記第1の電極と前記第2の電極との間に配置される、請求項2に記載のメモリセル。ポアを画定する絶縁体層と、前記ポアの下方に配置された下部電極と、前記ポアの上方に配置された上部電極と、をさらに備え、前記相変化材料は、前記ポアの内部において前記下部電極と前記上部電極の間に配置され、前記圧電トランスデューサは、前記相変化材料と前記絶縁体層との間に配置される、請求項2に記載のメモリセル。前記圧電トランスデューサは、前記相変化材料が前記アモルファス状態から前記結晶状態に変化させられる前に、前記相変化材料の少なくとも一部に引張応力を与えるように構成される、請求項2に記載のメモリセル。前記圧電トランスデューサは、前記相変化材料が前記結晶状態から前記アモルファス状態に変化させられた後に、前記相変化材料の少なくとも一部に圧縮応力を与えるように構成される、請求項2に記載のメモリセル。第1の電極と、少なくとも第2の電極と、をさらに備え、前記相変化材料及び前記圧電トランスデューサは、少なくとも部分的に前記第1の電極と前記第2の電極との間に配置される、請求項1に記載のメモリセル。ポアを画定する絶縁体層と、前記ポアの下方に配置された下部電極と、前記ポアの上方に配置された上部電極と、をさらに備え、前記相変化材料は、前記ポアの内部において前記下部電極と前記上部電極の間に配置され、前記圧電トランスデューサは、前記相変化材料と前記絶縁体層との間に配置される、請求項1に記載のメモリセル。前記圧電トランスデューサは、前記相変化材料が前記アモルファス状態から前記結晶状態に変化させられる前に、前記相変化材料の少なくとも一部に引張応力を与えるように構成される、請求項1に記載のメモリセル。メモリセルを操作する方法であって、強誘電トランスデューサが、強誘電性残留分極を保ち、相変化材料の少なくとも一部に引張応力を与えるように、アモルファス状態にある前記相変化材料に近接する前記強誘電トランスデューサを分極させること、を含む方法。前記強誘電トランスデューサを分極させた後で、前記強誘電トランスデューサの前記分極方向と同じ方向に電場を印加することをさらに含む、請求項14に記載の方法。前記強誘電トランスデューサを分極させた後で、前記強誘電トランスデューサの前記分極方向と反対の方向に電場を印加することと、前記分極方向と反対の方向に前記電場を印加した後で、前記相変化材料の少なくとも一部が前記アモルファス状態から結晶状態に変化するように前記相変化材料を加熱することと、をさらに含む、請求項14に記載の方法。前記電場を印加することは、前記強誘電材料を横切る電圧降下が、前記強誘電材料の保磁電圧より大きく且つ前記相変化材料の閾値電圧より小さくなるように、前記強誘電材料に電流を流すことを含む、請求項14に記載の方法。メモリセルを操作する方法であって、圧電トランスデューサが相変化材料に引張応力を及ぼすように、アモルファス状態にある前記相変化材料に近接する前記圧電トランスデューサに電場を印加すること、を含む方法。相変化メモリセルを製造するための方法であって、絶縁体層にポアを作成することと、前記ポアの中に圧電材料を堆積させることと、前記圧電材料と近接させて前記ポアの中に相変化材料を堆積させることと、を含む方法。前記ポアの下方に下部電極を形成することと、前記相変化材料の上に上部電極を形成することと、をさらに含む、請求項19に記載の方法。前記圧電材料の少なくとも一部を活性化できるように、前記ポアを画定する少なくとも1つの壁に少なくとも1つの付加的な電極を適合させることをさらに含む、請求項20に記載の方法。前記ポアの中に前記圧電材料を堆積させることは、前記圧電材料が前記相変化材料と前記少なくとも1つの壁との間に堆積するように、前記ポアを画定する少なくとも1つの壁に前記圧電材料を適合させることを含む、請求項19に記載の方法。本発明の目的は、強誘電応力誘起ライナを有する相変化メモリセルを提供することである。本発明の例示的な一実施形態は、メモリセルである。本メモリセルは、相変化材料と、相変化材料に近接して配置された圧電トランスデューサとを含む。相変化材料は、少なくともアモルファス状態と結晶状態との間で切換可能である。トランスデューサは、相変化材料がアモルファス状態にあるときに活性化されるように構成される。1つの実施形態においては、圧電トランスデューサは強誘電材料である。相変化材料及び強誘電材料は、相変化材料の閾値電圧Vtに関連する電場が強誘電材料の保磁場より大きくなるように製造することができる。この実施形態においては、トランスデューサは、電場が無くなった後も分極状態に留まることができる。第2の実施形態においては、圧電トランスデューサは強誘電材料ではない。この実施形態においては、トランスデューサは、電場が存在するときにのみ動作する。本発明の別の例示的な実施形態は、相変化材料に近接する強誘電トランスデューサによってメモリセルを操作するための方法である。本方法は、アモルファス状態にある相変化材料に近接する強誘電材料を分極させるポーリングステップを含む。さらにまた、本方法は、アモルファス状態を安定化させるように設計されたステップを含むことができ、また、相変化材料のセット速度を早くするステップを含むことができる。本発明のさらに別の例示的な実施形態は、相変化メモリセルを製造するための方法である。本方法は、下部電極を形成することと、下部電極の上方の絶縁体層にポアを作成することと、ポアの中に圧電材料を堆積させることと、圧電材料と近接させてポアの中に相変化材料を堆積させることと、相変化材料の上に上部電極を形成することとを含む。ポアの中に圧電材料を堆積させることは、圧電材料が相変化材料と壁との間に堆積されるように、ポアを画定する少なくとも1つの壁に圧電材料を適合させることを含むことができる。適合させるコンフォーマルな堆積は、化学気相堆積法CVD又は原子層堆積法ALDによって達成することができる。本発明と見なされる主題は、本明細書に添付の特許請求の範囲において特に指摘され、明確に特許請求される。本発明の上記の及び他の目的、特徴、及び利点は、添付の図面と併せて以下の詳細な説明から明らかである。本発明は、本発明の実施形態を参照して説明される。本発明の説明の全体を通じ、図1-図5が参照される。図1は、本発明によって意図される例示的なメモリセル102の断面図を示す。メモリセル102は、例えばPCRAM集積回路としてパッケージングされたメモリセルのアレイの一部であることが意図されている。例示的なメモリセル102は、絶縁体層104、下部電極106、及び絶縁体層104内のポア108から構成される。ポア108は、内側がトランスデューサ層110で覆われており、相変化材料112で充填される。相変化材料112は、上部電極114でキャッピングされる。メモリセル102は、典型的には、金属酸化膜半導体電界効果トランジスタMOSFET図示せずと共に基板上に形成される。接合FET及びバイポーラ接合トランジスタといった当業者には公知の他のスイッチングデバイスを本発明に用いることができる。上部電極114及び下部電極106は、トランスデューサ層110及び相変化材料112を通る電場を作るように構成された導電体である。電極106及び114を製造するには、例えば窒化チタンTiN、タングステンW、銀Ag、金Au、窒化タンタルTaN、窒化ケイ素タンタルTaSiN、ルテニウムRu、又はアルミニウムAlといった種々の材料を用いることができるが、これらに限定されるものではない。絶縁体層104は、電気的に絶縁性であり、さらに熱的に絶縁性とすることができる。絶縁体層104は、例えば、二酸化シリコンSiO2から構成することができる。絶縁体層104内部のポア108ビアと呼ばれる場合もあるは、湿式エッチングなどの種々の既知の製造技術を用いて形成することができる。本発明の1つの実施形態においては、ポア108の深さは、180nmCMOS技術の場合には約500nmであり、そのアスペクト比は少なくとも2:1である。ポア108の内側は、トランスデューサ層110で覆われる。コンフォーマルなトランスデューサ層110は、化学気相堆積法CVD、原子層堆積法ALD、及び、下部コンタクトを開けるための異方性プロセスを用いた後のエッチングといった、当業者には公知の種々の技術を用いて、形成される。本発明の1つの実施形態においては、トランスデューサ層110は、圧電材料で構成される。トランスデューサ層110には、窒化アルミニウムAlN及び酸化亜鉛ZnOといった種々の既知の圧電材料を用いることができる。圧電材料は、その圧電材料を横切る電圧降下によって相変化材料112に応力が付与されるように構成される。従って、圧電材料は、トランスデューサとして動作し、電気エネルギーを機械エネルギーに変換する。別の言い方をすれば、トランスデューサによって及ぼされる応力は、再プログラムが可能である。メモリセル102の1つの実施形態においては、圧電材料は、チタン酸ジルコン酸鉛PZT、BaTiO3BTO、YMnO3YMO、PbMg0.33Nb0.661-xTixO3PMN-PT、又は硫酸トリグリシンTGSのような強誘電材料である。強誘電材料は、少なくとも保磁場及びキュリー温度によって特徴付けられる。保磁場は、分極を切り替えるのに必要な、強誘電材料を横切る電場である。キュリー温度は、それを超えると強誘電材料が自発分極を示さなくなる温度である。ポア108内には、トランスデューサ層110に近接して相変化材料の層112も堆積される。上述のように、相変化材料112は、少なくともアモルファス状態と結晶状態との間で切換可能である。相変化材料112は、Ge2Sb2Te5GST、SbTe、及びIn2Se3といった材料を含むことができる。ポア内の相変化材料112は、少なくとも、閾値電圧、結晶化温度、及び融点により特徴付けられる。閾値電圧は、熱を発生させて相変化材料112をアモルファス状態から結晶状態に変化させるためのなだれ電流を生成するのに必要な、相変化材料112を横切る電圧である。本発明の1つの実施形態においては、相変化材料112と、トランスデューサ層110の強誘電材料とは、相変化材料112の閾値電圧に関連する電場が強誘電材料の保磁場より大きくなるように製造される。結晶化温度は、それを超えるとアモルファス状態にある相変化材料112が結晶化し始める温度である。本発明の1つの実施形態においては、相変化材料112と、トランスデューサ層110の強誘電材料とは、相変化材料112の結晶化温度が強誘電材料のキュリー温度より低くなるように製造される。従って、トランスデューサ層110によって及ぼされる応力は、相変化材料がアモルファス状態から結晶状態に変化した後でも持続することになる。融点は、それを超えると相変化材料112が融解し始める温度である。本発明の1つの実施形態においては、相変化材料112と、トランスデューサ層110の強誘電材料とは、相変化材料112の融点が強誘電材料のキュリー温度より低くなるように製造される。従って、トランスデューサ層110によって及ぼされる応力は、相変化材料のリセット状態がリフレッシュされた後でも持続することになる。示される例示的なメモリセル102は、説明目的で簡略化されていることに留意されたい。本発明の主旨及び範囲から逸脱することなくメモリセル設計を用いることができることが考慮されている。例えば、相変化材料112の一部のみが下部電極106と上部電極114との間に配置されるようにしてもよい。メモリセルは、コントローラ116に結合することができる。以下でより詳細に説明されるように、コントローラ116は、相変化材料がアモルファス状態から結晶状態に変化させられる前にトランスデューサ層110を活性化するように構成される。1つの実施形態においては、コントローラ116によってトランスデューサ層110に電気パルスが印加される。電気パルスの振幅は、閾値電圧より低い電圧である。この第1の電気パルスは、トランスデューサが相変化材料112に引張応力を与えるように圧電材料を分極させる。相変化材料に引張応力を与えることによって、相変化材料は、閾値電圧の増大及び抵抗ドリフトの低減を通じてアモルファス状態を安定にすることにより応答する。図2は、本発明により意図される例示的な別の実施形態であるメモリセル150を示す。この実施形態においては、上部電極164が、トランスデューサ層166をキャッピングし、ポアの境界まで延びていることが示される。しかしながら、メモリセル150は、図1に示されるように上部電極164をトランスデューサ層166の内部に形成して製造されてもよい。図2のメモリセル150は、絶縁性基板内に形成された下部電極152を含む。酸化シリコン又は窒化シリコンのような絶縁性誘電材料154の層と導電体層155とを堆積させることによって、スタックが形成される。導電体層155は、下部電極の上方に中心がある導電性ライン156を作るようにパターン形成される。セル150は、強誘電材料からなるトランスデューサ層166を含む。ポア内において、相変化材料162は、トランスデューサ層166に近接して堆積され、下部電極152と接触する。相変化材料162の上に、上部電極164が形成される。コントローラ160は、トランスデューサ層166に第1の電気パルスを印加するように構成される。電気パルスの振幅は、閾値電圧より低い電圧である。この第1の電気パルスは、強誘電材料を分極させ、パルスが無くなった後も保磁力の値を保たせて、それにより、トランスデューサは、相変化材料162に引張応力を与える。相変化材料に引張応力を与えることによって、相変化材料162は、閾値電圧の増大及び抵抗ドリフトの低減を通じてアモルファス状態を安定にすることにより応答する。別の実施形態においては、コントローラ116又は160は、相変化材料112又は162を結晶相からアモルファス相に変化させた後で、第2の電気パルスを印加するように構成される。この第2のパルスは、第1のパルスとは極性が反対のものであるが、保磁電圧保磁場に対応する電圧を下回るものであり、従って、トランスデューサに相変化材料112又は162への圧縮応力を与えさせる。相変化材料112又は162に圧縮応力を与えることによって、相変化材料は、その抵抗及び閾値電圧を低下させ、それによってより急速な再結晶化がもたらされる。強誘電体をトランスデューサとして用いる実施形態は、圧電性であるが強誘電性ではないトランスデューサを用いる実施形態に比べて、多くの有利な点を有することに留意されたい。分極させるステップの後で、強誘電材料の残留分極が、相変化材料に残留応力が及ぼされる原因となる。強誘電体によって相変化材料に与えられる応力の方向は、強誘電材料がポーリングされた後で強誘電材料に印加される電圧パルスの極性を変化させることによって、変えることができる。この最後の状況において、強誘電材料は、印加された電場が強誘電体の分極と反対のときに圧縮歪みを受ける従って、相変化材料に圧縮応力を及ぼす。反対に、強誘電材料は、印加された電場が強誘電体の分極と平行のときに更なる伸びを示し、従って相変化材料に引張応力を及ぼす。さらに、圧電材料が強誘電体でもある場合には、印加された電圧に歪みを関係付ける圧電係数は、より高くなる。ここで図3を参照すると、本発明によって意図されるメモリセルを操作するための例示的なフローチャート202が示される。当業者であれば分かるように、本発明は、システム、方法、又はコンピュータプログラム製品として具体化することができる。従って、本発明は、全体がハードウェアの実施形態、全体がソフトウェアの実施形態ファームウェア、常駐ソフトウェア、マイクロコードなどを含む、又は、ソフトウェアの態様とハードウェアの態様とを組み合わせた実施形態の形を取ることができ、本明細書においてはこれらの全てを一般に、回路、モジュール、又はシステムと呼ぶことができる。さらに、本発明は、コンピュータ可読プログラムコードが組み入れられた1つ又は複数のコンピュータ可読媒体内に具体化されたコンピュータプログラム製品の形を取ることができる。処理は、エネルギーを与える操作204で開始する。このステップの間に、アモルファス状態にある相変化材料に近接するトランスデューサにエネルギーが与えられる。これにより、トランスデューサが相変化材料に引張応力を与えることになる。上述されたように、この応力は、アモルファス状態の相変化材料の抵抗及び閾値電圧を低下させ、その結果として、より急速な再結晶化がもたらされる。電流は、圧電材料を横切る電圧降下が相変化材料の閾値電圧より小さくなるように構成される。エネルギーを与える操作204が完了した後で、処理は、加熱する操作206に進む。次に、加熱する操作208において、相変化材料は、相変化材料の少なくとも一部が結晶状態からアモルファス状態に変化するように加熱される。別の言い方をすれば、相変化材料の温度は、その融点を上回る温度に上げられる。結晶状態は導電性であり、相変化材料が圧電アクチュエータを短絡するため、この操作中にはトランスデューサを活性化することはできない。1つの実施形態においては、加熱する操作208の間に、トランスデューサは相変化材料への引張応力を維持する。これにより、融点が下げられる。加熱する操作208が完了すると、制御はエネルギーを与える操作210に移る。エネルギーを与える操作210において、相変化材料が結晶状態からアモルファス状態に変化した後で、トランスデューサは、相変化材料に引張応力を与える。上述されたように、アモルファス状態の相変化材料に与えられる引張応力は、メモリセルの保持時間を長くするのを助けることができ、従って、メモリセルの性能を改善する場合がある。ここで図4、即ち相変化材料に近接した強誘電トランスデューサを有するメモリセルを操作するための例示的なフローチャート302を参照する。分極させるステップ304において、アモルファス状態にある相変化材料に近接した強誘電トランスデューサを分極させる。上述のように、このステップによって、アモルファス状態が安定化し、相変化材料のセット速度が早くなる。このポーリングステップは、リセットステップの後で行うことができ、強誘電体の残留分極を生じさせる。ポーリングのためには、電圧パルスの振幅は、相変化材料の閾値電圧より低く、結果として得られる電場は、強誘電材料の保磁場より大きい。さらに、強誘電体の分極方向は、電圧パルスの極性に依存するが、残留分極の方向により相変化材料に引張応力が及ぼされることになる。印加する操作306において、強誘電トランスデューサを分極させた後で、強誘電トランスデューサの分極方向と同じ方向に電場が印加される。分極方向に電場を印加することにより、相変化材料の引張応力はさらに増大することになる。相変化メモリ材料に及ぼされる引張応力は、抵抗及び閾値電圧のドリフトを低減させ、アモルファス相の安定性を増大させることになる。その後、印加する操作308は、強誘電トランスデューサを分極させた後で、強誘電トランスデューサの分極方向と反対の方向に電場を印加する。このステップは、強誘電材料を通じて及ぼされる応力を調節し、従って結晶化セットステップの直前又はそれと同時に相変化材料を調節する。セットステップの間に、又はその直前に、印加された電圧は、残留分極の電場と反対の電場を生成するようになっており、相変化材料に圧縮応力を及ぼす。結晶化の前又はその間に相変化材料に圧縮応力を及ぼすことによって、より急速な結晶化プロセスがもたらされる。次に、過熱する操作310は、相変化材料の少なくとも一部がアモルファス状態から結晶状態に変化するように、相変化材料を加熱する。この操作の間に、相変化材料は、熱を生成して最終的に相変化材料を融解させる電流パルスの印加によって加熱される。次いで、相変化材料は急冷され、アモルファス相が得られる。リセットステップの間に、強誘電材料は、そのキュリー温度より低い温度に加熱された場合には、強誘電性が保持され、強誘電性残留分極が保たれることになる。強誘電材料は、キュリー温度より高い温度に加熱された場合には、残留分極は消滅することになる。どちらの場合にも、アモルファス相の形成後に、強誘電材料を再びポーリングして最大の残留分極を誘導することが望ましい場合がある。図5は、本発明による相変化メモリセルを製造するための例示的なフローチャート402を示す。本方法は、下部電極が絶縁性基板に形成される操作404において開始する。上述のように、下部電極は、例えば窒化チタンTiN、窒化タンタルTaN、窒化ケイ素タンタルTaSiN、ルテニウムRu、タングステンW、銀Ag、金Au、又はアルミニウムAlといった種々の導電性材料から作ることができる。さらにまた、絶縁性基板は、例えば二酸化シリコンSiO2とすることができる。当業者であれば、例えばスパッタ堆積などといった、下部電極を絶縁性基板上に堆積させる種々の方法を採用できることが分かるであろう。次に、操作406において、絶縁体層内に、下部電極の上方に中心があるポアが形成される。ポアは、例えば化学エッチングを用いて形成することができる。上述のように、1つの実施形態においては、ポアの深さは、180nmCMOS技術の場合には約500nmであり、そのアスペクト比は少なくとも2:1である。次に、操作408において、ポアの中に圧電材料を堆積させる。本発明の1つの実施形態においては、ポアの中に圧電材料を堆積させることは、圧電材料が相変化材料と少なくとも1つの壁との間に堆積されるように、ポアを画定する少なくとも1つの壁に圧電材料を適合させることを含む。窒化アルミニウムAlN、酸化亜鉛ZnO、チタン酸ジルコン酸鉛PZT、BaTiO3BTO、YMnO3YMO、PbMg0.33Nb0.661-xTixO3PMN-PT、又は硫酸トリグリシンTGSといった種々の既知の圧電材料を用いることができる。圧電材料は、化学気相堆積法CVDのような当業者には公知の種々の技術を用いてポアの中に堆積させることができる。次に、操作410において、圧電材料と近接させてポアの中に相変化材料を堆積させる。上述されたように、相変化材料は、Ge2Sb2Te5GST、SbTe、及びIn2Se3といった材料を含むことができる。操作410が完了すると、処理フローは操作412に続く。操作412において、相変化材料の上に上部電極が形成される。下部電極の場合と同様に、上部電極は、例えばスパッタ堆積を用いて形成することができる。上部電極は、例えば窒化チタンTiN、窒化ケイ素タンタルTaSiN、ルテニウムRu、タングステンW、銀Ag、金Au、又はアルミニウムAlといった種々の導電性材料から製造することができる。図6は、本発明による、図2に示された第2の相変化メモリセル150を製造するための例示的なフローチャート502を示す。本方法は、下部電極152が絶縁性基板内に形成される操作504において開始する。上述のように、下部電極は、例えば窒化チタンTiN、タングステンW、窒化タンタルTaN、窒化ケイ素タンタルTaSiN、ルテニウムRu、又はアルミニウムAlといった種々の導電性材料から製造することができる。さらにまた、絶縁性基板は、例えば二酸化シリコンSiO2とすることができる。当業者であれば、例えばスパッタ堆積などといった、下部電極を絶縁性基板上に堆積させる種々の方法を採用できることが分かるであろう。次に、操作505において、酸化シリコン又は窒化シリコンのような絶縁性誘電材料154の層を堆積させ、次に導電体層155を堆積させることによって、少なくとも第1のスタックが形成される。導電体層155は、例えば窒化チタンTiN、タングステンW、窒化タンタルTaN、窒化ケイ素タンタルTaSiN、ルテニウムRu、銀Ag、金Au、又はアルミニウムAlといった種々の導電性材料から製造することができる。次に、操作506において、導電体層155は、下部電極の上方に中心がある導電性ライン156を作るようにパターン形成される。次に、操作508において、パターン形成された導電性ライン156の上に別の絶縁材料層157を堆積させることによって、第1のスタックが完成する。当業者であれば、操作505-508を繰り返して導電性ラインの付加的な層を作ることが可能であることが明らかである。次に、操作509において、2つの絶縁体層とその間に配置されたパターン形成された導電性ラインとによって形成される第2のスタックの中に、下部電極の上方に中心があるポア158を作る。本発明の1つの実施形態においては、ポア158は、例えば化学エッチングを用いて形成することができ、少なくとも1つの壁は、パターン形成された導電性ライン156の一部1155を露出させる。上述のように、1つの実施形態においては、ポアの深さは、180nmCMOS技術の場合には約500nmであり、そのアスペクト比は少なくとも2:1である。次に、操作510において、ポアの中に圧電材料又は強誘電材料166を堆積させる。本発明の1つの実施形態においては、ポアの中に圧電材料又は強誘電材料166を堆積させることは、圧電材料又は強誘電材料が、相変化材料と少なくとも1つの壁との間において、パターン形成された導電性ライン156の露出部分1155と接触して堆積されるように、ポアを画定する少なくとも1つの壁に圧電材料又は強誘電材料を適合させることを含む。窒化アルミニウムAlN、酸化亜鉛ZnO、チタン酸ジルコン酸鉛PZT、BaTiO3BTO、YMnO3YMO、PbMg0.33Nb0.661-xTixO3PMN-PT、又は硫酸トリグリシンTGSといった種々の既知の圧電材料及び強誘電材料を用いることができる。圧電材料又は強誘電材料は、化学気相堆積法CVDのような当業者に公知の種々の技術を用いてポアの中に堆積させることができる。次に、操作511において、圧電材料又は強誘電材料と近接させて、下部電極と接触するように、ポアの中に相変化材料162が堆積される。上述されたように、相変化材料は、Ge2Sb2Te5GST、SbTe、及びIn2Se3といった材料を含むことができる。操作511が完了すると、処理フローは操作512に続く。操作512において、相変化材料の上に上部電極164が形成される。下部電極の場合と同様に、上部電極は、例えばスパッタ堆積を用いて形成することができる。上部電極は、例えば窒化チタンTiN、タングステンW、窒化タンタルTaN、窒化ケイ素タンタルTaSiN、ルテニウムRu、銀Ag、金Au、又はアルミニウムAlといった種々の導電性材料から製造することができる。ここで図7を参照すると、本発明の例示的な中間製造構造体602が示される。構造体602は、1つ又は複数の下部電極606の上に堆積された絶縁体層604を含む。上述のように、絶縁体層604は、例えば二酸化シリコンSiO2から構成することができる。下部電極606は、例えばタングステンWから構成することができる。中間電極608が、絶縁体層604によって支持される。1つの実施形態においては、中間電極608は、アルミニウムAlから構成される。示されるように、中間電極は、下部電極606の上方に中心がある導電性パッド612を作るようにパターン形成された導電体層を形成し、ポア610が絶縁体層604内に作られると、そのポア610を囲むようになる。この構成により、中間電極608が圧電材料の一部を活性化することが可能になる。図8において、更なる中間製造構造体702の断面図が示される。構造体702は、絶縁体層604によって支持される幾つかの中間電極608を示す。中間電極608は、ポア610内の圧電材料704に電気的に結合される。中間電極608に選択的にエネルギーを与えることによって、圧電材料704の様々な部分を活性化することができる。図面内のフローチャート及びブロック図は、本発明の種々の実施形態によるシステム、方法及びコンピュータプログラムの可能な実装形態のアーキテクチャ、機能及び操作を示す。この点に関して、フローチャート又はブロック図の各ブロックは、1つ又は複数の特定の論理機能を実装するための1つ又は複数の実行可能命令を含む、モジュール、セグメント、又はコードの一部を表すことができる。幾つかの代替的な実装においては、ブロックに記された機能は、図面に記された順序とは異なる順序で行われる場合があることにも留意すべきである。例えば、連続して示された2つのブロックが、実際には実質的に同時に実行されることがあり、これらのブロックが、関与する機能に応じて、ときには逆順で実行されることもある。ブロック図及び/又はフローチャート図の各ブロック、並びにブロック図及び/又はフローチャート図のブロックの組み合わせは、特定の機能又は動作を行う専用ハードウェアベースのシステム、又は専用ハードウェアとコンピュータ命令との組み合わせによって、実装できることにも留意されたい。本発明の好ましい実施形態が説明されたが、当業者であれば、現在及び将来の両方において、特許請求の範囲内にある種々の改善及び強化を行うことができることが理解されるであろう。従って、特許請求の範囲は、最初に記載された発明について適切な保護を維持するものと解釈されるべきである。