基板と、前記基板上に配置され、複数の画素のうちデータ信号を書き込む画素を選択するための複数のゲート配線と、前記基板上であって前記複数のゲート配線と直交する方向に配置され、選択された前記画素へ前記データ信号を書き込むための複数のソース配線と、前記基板上の周縁領域に配置された、第1の静電気放電リング及び第2の静電気放電リングと、少なくとも前記複数のゲート配線の各々または前記複数のソース配線の各々に対応して配置され、アノード電極が前記第1の静電気放電リングに接続され、カソード電極が前記複数のゲート配線及び前記複数のソース配線のうちの一の配線に接続された第1のダイオード、及び、アノード電極が前記一の配線に接続され、カソード電極が前記第2の静電気放電リングに接続された第2のダイオードからなる電流制限部と、前記複数のゲート配線のうちの少なくとも2本のゲート配線の各々に対応して配置され、アノード電極が前記第1の静電気放電リングに接続され、カソード電極が前記2本のゲート配線のうちの対応するゲート配線に接続された第3のダイオードとを備える、アクティブマトリクス基板。前記第2の静電気放電リングは、前記複数の画素に電源電圧を供給するための電源線のうちの高電位側の電源線に接続されている、請求項1に記載のアクティブマトリクス基板。前記第1のダイオード、前記第2のダイオード及び前記第3のダイオードは、それぞれ、n型薄膜トランジスタで構成されており、前記第1のダイオード、前記第2のダイオード及び前記第3のダイオードの各々のアノード電極は、前記n型薄膜トランジスタのゲート電極とドレイン電極とが短絡された電極であり、カソード電極は、前記n型薄膜トランジスタのソース電極である、請求項1に記載のアクティブマトリクス基板。前記第3のダイオードは、前記第1のダイオードよりもビルトイン電圧が低い、請求項1に記載のアクティブマトリクス基板。前記第3のダイオードは、前記第1の静電気放電リングから前記一のゲート配線へと順方向電流を流すことにより、画素非選択時のゲート配線の電位を前記第1の静電気放電リングに固定させる、請求項1に記載のアクティブマトリクス基板。基板と、前記基板上に配置され、複数の画素のうちデータ信号を書き込む画素を選択するための複数のゲート配線と、前記基板上であって前記複数のゲート配線と直交する方向に配置され、選択された前記画素へ前記データ信号を書き込むための複数のソース配線と、前記基板上の周縁領域に配置された、第1の静電気放電リング及び第2の静電気放電リングと、少なくとも前記複数のゲート配線の各々または前記複数のソース配線の各々に対応して配置され、アノード電極が前記第1の静電気放電リングに接続され、カソード電極が前記複数のゲート配線及び前記複数のソース配線のうちの一の配線に接続された第1のダイオード、及び、アノード電極が前記一の配線に接続され、カソード電極が前記第2の静電気放電リングに接続された第2のダイオードからなる電流制限部と、前記複数のゲート配線のうちの少なくとも2本のゲート配線の各々に対応して配置され、アノード電極が前記2本のゲート配線のうちの対応するゲート配線に接続され、カソード電極が前記第2の静電気放電リングに接続された第3のダイオードとを備える、アクティブマトリクス基板。前記第1の静電気放電リングは、前記複数の画素に電源電圧を供給するための電源線のうちの低電位側の電源線に接続されている、請求項6に記載のアクティブマトリクス基板。前記第1のダイオード、前記第2のダイオード及び前記第3のダイオードは、それぞれ、p型薄膜トランジスタで構成されており、前記第1のダイオード、前記第2のダイオード及び前記第3のダイオードの各々のアノード電極は、前記p型薄膜トランジスタのソース電極であり、カソード電極は、前記p型薄膜トランジスタのゲート電極とドレイン電極とが短絡された電極である、請求項6に記載のアクティブマトリクス基板。前記第3のダイオードは、前記第2のダイオードよりもビルトイン電圧が低い、請求項6に記載のアクティブマトリクス基板。前記第3のダイオードは、前記一のゲート配線から前記第2の静電気放電リングへと順方向電流を流すことにより、画素非選択時のゲート配線の電位を前記第2の静電気放電リングに固定させる、請求項6に記載のアクティブマトリクス基板。しかしながら、特許文献1に記載された電子装置500において、データ電圧書き込みのためのアクティブ動作中に、放電デバイス523及び524に順方向電流が流れない状態、つまり放電デバイス523及び524を非動作状態とするために、2つの放電リング503及び504に対して前述した所定の電位を外部電源により設定維持しなければならない。また、外部電源から上記電位を設定するための端子を、表示パネルに確保する必要がある。上記課題に鑑み、本発明は、アクティブ動作中に外部電源による電位の制御が不要な静電気保護回路を有するアクティブマトリクス基板を提供することを目的とする。上記目的を達成するために、本発明の一態様に係るアクティブマトリクス基板は、基板と、前記基板上に配置され、複数の画素のうちデータ信号を書き込む画素を選択するための複数のゲート配線と、前記基板上であって前記複数のゲート配線と直交する方向に配置され、選択された前記画素へ前記データ信号を書き込むための複数のソース配線と、前記基板上の周縁領域に配置された、第1の静電気放電リング及び第2の静電気放電リングと、少なくとも前記複数のゲート配線の各々または前記複数のソース配線の各々に対応して配置され、アノード電極が前記第1の静電気放電リングに接続され、カソード電極が前記複数のゲート配線及び前記複数のソース配線のうちの一の配線に接続された第1のダイオード、及び、アノード電極が前記一の配線に接続され、カソード電極が前記第2の静電気放電リングに接続された第2のダイオードからなる電流制限部と、前記複数のゲート配線のうちの少なくとも2本のゲート配線の各々に対応して配置され、アノード電極が前記第1の静電気放電リングに接続され、カソード電極が前記2本のゲート配線のうちの対応するゲート配線に接続された第3のダイオードとを備えることを特徴とする。本発明のアクティブマトリクス基板によれば、アクティブ動作に必要な電位を活用することにより、外部電源による電位制御をせずとも、アクティブ動作中における静電気保護回路を非動作状態とすることが可能となる。本発明の一態様に係るアクティブマトリクス基板は、基板と、前記基板上に配置され、複数の画素のうちデータ信号を書き込む画素を選択するための複数のゲート配線と、前記基板上であって前記複数のゲート配線と直交する方向に配置され、選択された前記画素へ前記データ信号を書き込むための複数のソース配線と、前記基板上の周縁領域に配置された、第1の静電気放電リング及び第2の静電気放電リングと、少なくとも前記複数のゲート配線の各々または前記複数のソース配線の各々に対応して配置され、アノード電極が前記第1の静電気放電リングに接続され、カソード電極が前記複数のゲート配線及び前記複数のソース配線のうちの一の配線に接続された第1のダイオード、及び、アノード電極が前記一の配線に接続され、カソード電極が前記第2の静電気放電リングに接続された第2のダイオードからなる電流制限部と、前記複数のゲート配線のうちの少なくとも2本のゲート配線の各々に対応して配置され、アノード電極が前記第1の静電気放電リングに接続され、カソード電極が前記2本のゲート配線のうちの対応するゲート配線に接続された第3のダイオードとを備えることを特徴とする。本態様によれば、ゲート配線に対応して配置された2以上の第3のダイオードにより、負電荷放電用である第1の静電気放電リングを、ゲート配線の非選択電位に固定できる。よって、外部電源により第1の静電気放電リングの電位を制御せずとも、アクティブ動作中における第1のダイオードを非動作状態とすることが可能となる。よって、負の静電電荷による放電破壊を防止する回路として外部電源及び接続端子を別途設ける必要がないので、アクティブマトリクス基板及びこれを含む表示装置の構成を簡素化できる。また、本発明の一態様に係るアクティブマトリクス基板は、前記第2の静電気放電リングは、前記複数の画素に電源電圧を供給するための電源線のうちの高電位側の電源線に接続されていてもよい。これにより、画素回路に供給する電源電位のうちの高電位側の電位を活用して、正電荷放電用の第2の静電気放電リングを、当該高電位側の電位に固定できる。よって、外部電源により第2の静電気放電リングの電位を制御せずとも、アクティブ動作中における第2のダイオードを非動作状態とすることが可能となる。よって、正の静電電荷による放電破壊を防止する回路として外部電源及び接続端子を別途設ける必要がないので、アクティブマトリクス基板及びこれを含む表示装置の構成を簡素化できる。また、本発明の一態様に係るアクティブマトリクス基板は、前記第1のダイオード、前記第2のダイオード及び前記第3のダイオードは、それぞれ、n型薄膜トランジスタで構成されており、前記第1のダイオード、前記第2のダイオード及び前記第3のダイオードの各々のアノード電極は、前記n型薄膜トランジスタのゲート電極とドレイン電極とが短絡された電極であり、カソード電極は、前記n型薄膜トランジスタのソース電極であることが好ましい。本発明の一態様に係るアクティブマトリクス基板は、n型薄膜トランジスタで回路構成される画素の表示用基板として適用される。よって、第1、第2及び第3のダイオードも同様のn型薄膜トランジスタを用いて形成することにより、製造工程の簡素化及び製造歩留まりの向上が図られる。また、本発明の一態様に係るアクティブマトリクス基板は、前記第3のダイオードは、前記第1のダイオードよりもビルトイン電圧が低いことが好ましい。第3のダイオードは、第1の静電気放電リングから、ローレベルの非選択電位であるゲート配線へと優先的に順方向電流を流して、第1の静電気放電リングを常にゲート配線の非選択電位に設定する必要がある。よって、第3のダイオードのビルトイン電圧は小さく設定される。一方、第1のダイオードは、負の静電電荷が異常蓄積された場合の異常時のみ動作状態となればよいので、ビルトイン電圧は第3のダイオードのビルトイン電圧に比べて大きく設定されている。これにより、適切なタイミングで、放電リングの電位固定動作及びESD保護動作が実行される。また、本発明の一態様に係るアクティブマトリクス基板は、前記第3のダイオードは、前記第1の静電気放電リングから前記一のゲート配線へと順方向電流を流すことにより、画素非選択時のゲート配線の電位を前記第1の静電気放電リングに固定させる。これにより、負の静電電荷による放電破壊を防止する回路として外部電源及び接続端子を別途設ける必要がないので、アクティブマトリクス基板及びこれを含む表示装置の構成を簡素化できる。また、本発明の一態様に係るアクティブマトリクス基板は、基板と、前記基板上に配置され、複数の画素のうちデータ信号を書き込む画素を選択するための複数のゲート配線と、前記基板上であって前記複数のゲート配線と直交する方向に配置され、選択された前記画素へ前記データ信号を書き込むための複数のソース配線と、前記基板上の周縁領域に配置された、第1の静電気放電リング及び第2の静電気放電リングと、少なくとも前記複数のゲート配線の各々または前記複数のソース配線の各々に対応して配置され、アノード電極が前記第1の静電気放電リングに接続され、カソード電極が前記複数のゲート配線及び前記複数のソース配線のうちの一の配線に接続された第1のダイオード、及び、アノード電極が前記一の配線に接続され、カソード電極が前記第2の静電気放電リングに接続された第2のダイオードからなる電流制限部と、前記複数のゲート配線のうちの少なくとも2本のゲート配線の各々に対応して配置され、アノード電極が前記2本のゲート配線のうちの対応するゲート配線に接続され、カソード電極が前記第2の静電気放電リングに接続された第3のダイオードとを備えることを特徴とする。本態様によれば、ゲート配線に対応して配置された2以上の第3のダイオードにより、正電荷放電用である第2の静電気放電リングを、ゲート配線の非選択電位に固定できる。よって、外部電源により第2の静電気放電リングの電位を制御せずとも、アクティブ動作中における第2のダイオードを非動作状態とすることが可能となる。よって、正の静電電荷による放電破壊を防止する回路として外部電源及び接続端子を別途設ける必要がないので、アクティブマトリクス基板及びこれを含む表示装置の構成を簡素化できる。また、本発明の一態様に係るアクティブマトリクス基板は、前記第1の静電気放電リングは、前記複数の画素に電源電圧を供給するための電源線のうちの低電位側の電源線に接続されていてもよい。これにより、画素回路に供給する電源電位のうちの低電位側の電位を活用して、負電荷放電用の第1の静電気放電リングを、当該低電位側の電位に固定できる。よって、外部電源により第1の静電気放電リングの電位を制御せずとも、アクティブ動作中における第1のダイオードを非動作状態とすることが可能となる。よって、負の静電電荷による放電破壊を防止する回路として外部電源及び接続端子を別途設ける必要がないので、アクティブマトリクス基板及びこれを含む表示装置の構成を簡素化できる。また、本発明の一態様に係るアクティブマトリクス基板は、前記第1のダイオード、前記第2のダイオード及び前記第3のダイオードは、それぞれ、p型薄膜トランジスタで構成されており、前記第1のダイオード、前記第2のダイオード及び前記第3のダイオードの各々のアノード電極は、前記p型薄膜トランジスタのソース電極であり、カソード電極は、前記p型薄膜トランジスタのゲート電極とドレイン電極とが短絡された電極であることが好ましい。本発明の一態様に係るアクティブマトリクス基板は、p型薄膜トランジスタで回路構成される画素の表示用基板として適用される。よって、第1、第2及び第3のダイオードも同様のp型薄膜トランジスタを用いて形成することにより、製造工程の簡素化及び製造歩留まりの向上が図られる。また、本発明の一態様に係るアクティブマトリクス基板は、前記第3のダイオードは、前記第2のダイオードよりもビルトイン電圧が低いことが好ましい。第3のダイオードは、ハイレベルの非選択電位であるゲート配線から、第2の静電気放電リングへと優先的に順方向電流を流して、第2の静電気放電リングを常にゲート配線の非選択電位に設定する必要がある。よって、第3のダイオードのビルトイン電圧は小さく設定される。一方、第2のダイオードは、正の静電電荷が異常蓄積された場合の異常時のみ動作状態となればよいので、ビルトイン電圧は第3のダイオードのビルトイン電圧に比べて大きく設定されている。これにより、適切なタイミングで、放電リングの電位固定動作及びESD保護動作が実行される。また、本発明の一態様に係るアクティブマトリクス基板は、前記第3のダイオードは、前記一のゲート配線から前記第2の静電気放電リングへと順方向電流を流すことにより、画素非選択時のゲート配線の電位を前記第2の静電気放電リングに固定させる。これにより、正の静電電荷による放電破壊を防止する回路として外部電源及び接続端子を別途設ける必要がないので、アクティブマトリクス基板及びこれを含む表示装置の構成を簡素化できる。以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施の形態および各図面において、同じ構成要素には同じ符号を付し説明する。実施の形態1本実施の形態におけるアクティブマトリクス基板は、基板上に配置された複数のゲート配線及び複数のソース配線と、当該基板上の周縁領域に配置された第1の静電気放電リング及び第2の静電気放電リングと、少なくとも複数のゲート配線の各々または複数のソース配線の各々に対応して配置され、アノード電極が第1の静電気放電リングに接続され、カソード電極が複数のゲート配線及び複数のソース配線のうちの一の配線に接続された第1のダイオード、及び、アノード電極が当該一の配線に接続され、カソード電極が第2の静電気放電リングに接続された第2のダイオードからなる電流制限部と、複数のゲート配線のうちの少なくとも2本のゲート配線の各々に対応して配置され、アノード電極が第1の静電気放電リングに接続され、カソード電極が上記2本のゲート配線のうちの一のゲート配線に接続された第3のダイオードとを備える。これにより、負電荷放電用である第1の静電気放電リングを、ゲート配線の非選択電位に固定できる。よって、外部電源により第1の静電気放電リングの電位を制御せずとも、アクティブ動作中における第1のダイオードを非動作状態とすることが可能となる。以下、本発明の実施の形態1について、図面を参照しながら説明する。図1は、本発明の実施の形態1に係るアクティブマトリクス基板の構成を示すブロック図である。同図におけるアクティブマトリクス基板1は、基板上に配置された複数の画素10と、画素列ごとに配置されたソース配線21と、画素行ごとに配置されたゲート配線22と、高電位側ESDリング31と、低電位側ESDリング32と、ESDダイオード41及び42と、低電位固定ダイオード43とを備える。上記基板は、例えば、ガラス基板である。アクティブマトリクス基板1は、例えば、有機ELディスプレイに代表されるような、表示装置の一部である表示パネルを構成する。ゲート配線22は、基板上に配置され、複数の画素10のうちソース信号であるデータ電圧を書き込む画素を選択するゲート信号を当該画素に与える機能を有する。ソース配線21は、基板上であってゲート配線22と直交する方向に配置され、上記ゲート信号により選択された画素へデータ電圧を書き込む機能を有する。高電位側ESDリング31は、基板上の周縁領域に配置された第2の静電気放電リングである。高電位側ESDリング31は、ゲート端子及びソース端子から流入し、または、ゲート配線22及びソース配線21に蓄積された正の静電電荷を逃がすことにより、当該正の静電電荷が画素10で放電して画素回路を静電破壊することを回避する機能を有する。低電位側ESDリング32は、基板上の周縁領域に配置された第1の静電気放電リングである。低電位側ESDリング32は、ゲート端子及びソース端子から流入し、または、ゲート配線22及びソース配線21に蓄積された負の静電電荷を逃がすことにより、当該負の静電電荷が画素10で放電して画素回路を静電破壊することを回避する機能を有する。アクティブマトリクス基板1は、ゲート端子G1~Gmを介してゲートドライバと接続され、ソース端子S1~Snを介してソースドライバと接続される。ここで、画素10の構成を詳細に説明する。図2は、実施の形態1に係る画素の回路構成の一例を示す図である。同図に記載された画素10は、基板上に行列状に配置され、選択トランジスタ101と、駆動トランジスタ102と、コンデンサ103と、有機EL素子104とを備える。ここで、選択トランジスタ101及び駆動トランジスタ102は、n型の薄膜トランジスタで構成されている。選択トランジスタ101のドレイン電極はソース配線21に、ゲート電極はゲート配線22に、ソース電極はコンデンサ103及び駆動トランジスタ102のゲート電極に接続されている。また、駆動トランジスタ102のドレイン電極は、電源電位VTFTを供給する電源線23に接続され、ソース電極は有機EL素子104のアノード電極に接続されている。この構成において、ゲート配線22に画素選択電位であるハイレベルの電位VHのゲート信号が行順次に入力され選択トランジスタ101がオン状態になると、ソース配線21を介して供給されたデータ電圧VDTがコンデンサ103に書き込まれる。そして、コンデンサ103に書き込まれた保持電圧は1フレーム期間を通じて保持され、この保持電圧により駆動トランジスタ102のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、電源線23→駆動トランジスタ102→有機EL素子104へと供給される。これにより、有機EL素子104が発光し、画像として表示される。なお、画素10は、上述した回路構成に限定されない。つまり、選択トランジスタ101、駆動トランジスタ102及びコンデンサ103は、データ電圧に応じた駆動電流を有機EL素子104に流すために必要な回路構成要素であるが、当該回路構成要素に別の回路構成要素が付加される場合も、本発明に係る画素10に含まれる。再び図1に戻って、本発明の要部であるESD保護回路の構成及び機能について説明する。本実施の形態1に係るアクティブマトリクス基板1には、複数の画素10が配置された表示領域を囲むように、高電位側ESDリング31及び低電位側ESDリング32が配置されている。高電位側ESDリング31は複数の画素10に高電位側の電源電位を供給するための電源線23に接続されている。また、互いに直列接続されたESDダイオード41及び42がゲート配線22及びソース配線21ごとに配置されている。ESDダイオード41のアノード電極及びESDダイオード42のカソード電極は、ゲート配線22に接続されている。ESDダイオード41のカソード電極は高電位側ESDリング31に接続されている。ESDダイオード42のアノード電極は低電位側ESDリング32に接続されている。第1のダイオードであるESDダイオード42と、第2のダイオードであるESDダイオード41とは、電流制限部を構成する。さらに、1行目のゲート配線22及び2行目のゲート配線22に対応して、第3のダイオードである低電位固定ダイオード43が配置されている。低電位固定ダイオード43のアノード電極は低電位側ESDリング32に接続され、カソード電極はゲート配線22に接続されている。上記構成により、表示領域への書き込み動作時及び表示領域の表示動作時、つまり通常のアクティブ動作時には、低電位固定ダイオード43は低電位側ESDリング32を画素非選択電位である低電位に固定する機能を有する。また、通常のアクティブ動作時には、ESDダイオード41及び42には、順方向電流は流れない。つまり、ESDダイオード41及び42は、非動作状態となっている。一方、アクティブ動作中に、静電電荷が異常に蓄積して放電するおそれのある場合には、ESDダイオード41及び42のいずれかに順方向電流が流れる。つまり、高電位側ESDリング31または低電位側ESDリング32へと静電電荷が放電することにより、ソース配線21、ゲート配線22及び画素10が保護される。なお、本実施の形態では、低電位固定ダイオード43は、1行目及び2行目のゲート配線22に対応して配置されているが、これに限らず、任意の2本以上のゲート配線22に対応させて、2つ以上配置されていればよい。なお、ESDダイオード41及び42ならびに低電位固定ダイオード43は、それぞれ、n型薄膜トランジスタで構成されていることが好ましい。この場合には、ESDダイオード41及び42ならびに低電位固定ダイオード43の各々のアノード電極は、n型薄膜トランジスタのゲート電極とドレイン電極とが短絡された電極であり、カソード電極は、n型薄膜トランジスタのソース電極とすればよい。これにより、画素10の選択トランジスタ101及び駆動トランジスタ102を含め、アクティブマトリクス基板1の構成要素である薄膜トランジスタを全てn型とできるので製造工程の簡素化及び製造歩留まりの向上が図られる。上記構成において、画素10で構成された表示領域への書き込み動作及び表示領域の表示動作時、つまりアクティブ動作時の回路動作について詳細に説明する。図3Aは、本発明の実施の形態1に係るアクティブマトリクス基板の通常のアクティブ動作時における回路状態を表す図である。同図では、アクティブ動作時において、ソース配線21及びゲート配線22に異常な静電電荷が蓄積していない通常の状態を想定している。この場合、高電位側ESDリング31は、電源線23の電位であるVTFTに設定されている。一方、低電位側ESDリング32は、低電位固定ダイオード43を介して1行目及び2行目のゲート配線22に接続されている。ここで、画素10の構成要素である選択トランジスタ101がn型TFTであることから、選択トランジスタ101は、ゲート配線22の電位がハイレベルの電位VHである場合にオン状態となり、ゲート配線22の電位がローレベルの電位VLである場合にオフ状態となる。アクティブ動作時には、行順次に、常に1本のゲート配線22のみの電位がVHとなり、その他のゲート配線22の電位はVLである。つまり、低電位固定ダイオード43が接続された1行目及び2行目のゲート配線22のうち、少なくともいずれか1本が常にローレベルの電位VLとなっている。よって、低電位側ESDリング32は、低電位側ESDリング32から電位VLとなっているゲート配線22へ順方向電流が流れることにより、電位VLへと収束する。一方、ハイレベルの電位VHとなっているゲート配線22から低電位側ESDリング32へは、逆方向となるので電流は流れず、低電位側ESDリング32の電位は、当該ゲート配線22の電位により変動しない。なお、低電位固定ダイオード43の閾値電圧は、ESDダイオード42の閾値電圧も小さく設定されている。ESDダイオード42は、負の静電電荷がゲート配線22またはソース配線21に異常蓄積された場合、つまり、電位がVLである低電位側ESDリング32に対し、ゲート配線22またはソース配線21の電位が遙かに低くなった場合に順方向電流を流して負の静電電荷を低電位側ESDリング32に放電する。よって、ESDダイオード42は、異常時のみ動作状態とするため、閾値電圧は大きく設定されている。これに対して、低電位固定ダイオード43は、アクティブ動作中の低電位側ESDリング32の電位を常にVLに維持させるために配置されたものである。よって、低電位側ESDリング32から、電位がVLであるゲート配線22へと、優先的に低電位固定ダイオード43を介して順方向電流を流す必要があるので、低電位固定ダイオード43の閾値電圧は小さく設定されている。なお、上記ESDダイオードの閾値電圧とは、ダイオードのビルトイン電圧のことであり、ダイオードの電流-電圧特性において順方向電流が実質的に発生する指数関数的に増加する電圧である。また、電源線23の電位VTFTと、ゲート配線22の電位VHまたはVLと、ソース配線の電位VDT~VLとの高低関係は、VTFT≧VH>VDT>VLという関係が成立している。これにより、アクティブ動作時には、高電位側ESDリング31の電位はVTFTに設定され、低電位側ESDリング32の電位はVLに設定され、ゲート配線22及びソース配線21の電位は、上記2つのESDリングの電位の間となっている。よって、ESDダイオード41及び42には順方向電流が流れない状態、つまりESDダイオード41及び42は非動作状態となっている。図3Bは、本発明の実施の形態1に係るアクティブマトリクス基板のESD保護動作時における回路状態を表す図である。同図では、アクティブ動作時において、ソース配線21及びゲート配線22に異常な静電電荷が蓄積した状態を想定している。例えば、ゲート端子G1及び1行目のゲート配線22に正の静電電荷が異常蓄積された場合、1行目のゲート配線22の電位は高電位側ESDリング31の電位VTFTよりも高い状態となる。この場合には、ESDダイオード41に順方向電流が流れる。つまり、ESDダイオード41が動作状態となり、上記正の静電電荷を高電位側ESDリング31へと放電させ、ESD保護機能が作用する。また、例えば、ゲート端子G2及び2行目のゲート配線22に負の静電電荷が異常蓄積された場合、2行目のゲート配線22の電位は低電位側ESDリング32の電位VLよりも低い状態となる。この場合には、ESDダイオード42に順方向電流が流れる。つまり、ESDダイオード42が動作状態となり、上記負の静電電荷を低電位側ESDリング32へと放電させ、ESD保護機能が作用する。以上、本実施の形態にかかるアクティブマトリクス基板1によれば、アクティブ動作時において、1n型TFTで構成された画素回路の内部電源VTFTを活用して、正電荷放電用のESDリングを高電位に固定し、2ゲート配線に対応して配置された2以上の低電位固定ダイオードにより、負電荷放電用のESDリングを低電位に固定し、3ゲート配線及びソース配線に対応して直列接続されたESDダイオードを配置することにより、外部電源によりESDリングの電位を制御せずとも、アクティブ動作中における静電気保護回路を非動作状態とすることが可能となる。よって、外部電源及び接続端子を別途設ける必要がないので、アクティブマトリクス基板及びこれを含む表示装置の構成を簡素化できる。実施の形態2本実施の形態では、画素回路がp型TFTで構成された場合のアクティブマトリクス基板について、図面を参照しながら説明する。なお、実施の形態1に係るアクティブマトリクス基板1と同じ構成要素及び機能については説明を省略し、異なる特徴的な点のみ詳細に説明する。図4は、本発明の実施の形態2に係るアクティブマトリクス基板の構成を示すブロック図である。同図におけるアクティブマトリクス基板2は、複数の画素11と、画素列ごとに配置されたソース配線21と、画素行ごとに配置されたゲート配線22と、高電位側ESDリング31と、低電位側ESDリング32と、ESDダイオード41及び42と、高電位固定ダイオード53とを備える。ここで、画素11の構成を詳細に説明する。図5は、実施の形態2に係る画素の回路構成の一例を示す図である。同図に記載された画素11は、基板上に行列状に配置され、選択トランジスタ111と、駆動トランジスタ112と、コンデンサ113と、有機EL素子114とを備える。ここで、選択トランジスタ111及び駆動トランジスタ112は、p型の薄膜トランジスタで構成されている。選択トランジスタ111のソース電極はソース配線21に、ゲート電極はゲート配線22に、ドレイン電極はコンデンサ113及び駆動トランジスタ112のゲート電極に接続されている。また、駆動トランジスタ112のソース電極は、電源電位VTFTを供給する電源線23に接続され、ドレイン電極は有機EL素子114のアノード電極に接続されている。有機EL素子114のカソード電極は、基準電位線24に接続されている。基準電位線24は、全ての画素11にわたり共通の基準電位に設定された線であり、基準電位とは、例えば、接地電位である。この構成において、ゲート配線22に画素選択電位であるローレベルの電位VLのゲート信号が行順次に入力され選択トランジスタ111がオン状態になると、ソース配線21を介して供給されたデータ電圧VDTがコンデンサ113に書き込まれる。そして、コンデンサ113に書き込まれた保持電圧は1フレーム期間を通じて保持され、この保持電圧により駆動トランジスタ112のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、電源線23→駆動トランジスタ112→有機EL素子114→基準電位線24へと流れる。これにより、有機EL素子114が発光し、画像として表示される。なお、画素11は、上述した回路構成に限定されない。つまり、選択トランジスタ111、駆動トランジスタ112及びコンデンサ113は、データ電圧に応じた駆動電流を有機EL素子114に流すために必要な回路構成要素であるが、当該回路構成要素に別の回路構成要素が付加される場合も、本発明に係る画素11に含まれる。再び図4に戻って、本発明の要部であるESD保護回路の構成及び機能について説明する。本実施の形態2に係るアクティブマトリクス基板2には、複数の画素11が配置された表示領域を囲むように、高電位側ESDリング31及び低電位側ESDリング32が配置されている。低電位側ESDリング32は基準電位線24に接続されている。また、互いに直列接続されたESDダイオード41及び42がゲート配線22及びソース配線21ごとに配置されている。ESDダイオード41及び42の接続関係は、実施の形態1と同様である。さらに、1行目のゲート配線22及び2行目のゲート配線22に対応して、高電位固定ダイオード53が配置されている。高電位固定ダイオード53のカソード電極は高電位側ESDリング31に接続され、アノード電極はゲート配線22に接続されている。上記構成により、通常のアクティブ動作時には、高電位固定ダイオード53は高電位側ESDリング31を画素非選択電位である高電位に固定する機能を有する。また、通常のアクティブ動作時には、ESDダイオード41及び42には、順方向電流は流れない。つまり、ESDダイオード41及び42は、非動作状態となっている。一方、アクティブ動作中に、静電電荷が異常に蓄積して放電するおそれのある場合には、ESDダイオード41及び42のいずれかに順方向電流が流れる。つまり、高電位側ESDリング31または低電位側ESDリング32へと静電電荷が放電することにより、ソース配線21、ゲート配線22及び画素11が保護される。なお、本実施の形態では、高電位固定ダイオード53は、1行目及び2行目のゲート配線22に対応して配置されているが、これに限らず、任意の2本以上のゲート配線22に対応させて、2つ以上配置されていればよい。なお、ESDダイオード41及び42ならびに高電位固定ダイオード53は、それぞれ、p型薄膜トランジスタで構成されていることが好ましい。この場合には、ESDダイオード41及び42ならびに高電位固定ダイオード53の各々のアノード電極は、p型薄膜トランジスタのソース電極であり、カソード電極は、p型薄膜トランジスタのゲート電極とドレイン電極とが短絡された電極とすればよい。これにより、画素11の選択トランジスタ111及び駆動トランジスタ112を含め、アクティブマトリクス基板2の構成要素である薄膜トランジスタを全てp型とできるので製造工程の簡素化及び製造歩留まりの向上が図られる。上記構成において、画素11で構成された表示領域のアクティブ動作時の回路動作について詳細に説明する。図6Aは、本発明の実施の形態2に係るアクティブマトリクス基板の通常のアクティブ動作時における回路状態を表す図である。同図では、アクティブ動作時において、ソース配線21及びゲート配線22に異常な静電電荷が蓄積していない通常の状態を想定している。この場合、低電位側ESDリング32は、基準電位線24の電位であるVELに設定されている。一方、高電位側ESDリング31は、高電位固定ダイオード53を介して1行目及び2行目のゲート配線22に接続されている。ここで、画素11の構成要素である選択トランジスタ111がp型TFTであることから、選択トランジスタ111は、ゲート配線22の電位がローレベルの電位VLである場合にオン状態となり、ゲート配線22の電位がハイレベルの電位VHである場合にオフ状態となる。アクティブ動作時には、行順次に、常に1本のゲート配線22のみの電位がVLとなり、その他のゲート配線22の電位はVHである。つまり、高電位固定ダイオード53が接続された1行目及び2行目のゲート配線22のうち、少なくともいずれか1本が常にハイレベルの電位VHとなっている。よって、高電位側ESDリング31は、電位VHとなっているゲート配線22から低電位側ESDリング32へ順方向電流が流れることにより、電位VHへと収束する。一方、ローレベルの電位VLとなっているゲート配線22から高電位側ESDリング31へは、逆方向となるので電流は流れず、高電位側ESDリング31の電位は、当該ゲート配線22の電位により変動しない。なお、高電位固定ダイオード53の閾値電圧は、ESDダイオード41の閾値電圧も小さく設定されている。ESDダイオード41は、正の静電電荷がゲート配線22またはソース配線21に異常蓄積された場合、つまり、電位がVHである高電位側ESDリング31に対し、ゲート配線22またはソース配線21の電位が遙かに高くなった場合に順方向電流を流して正の静電電荷を高電位側ESDリング31に放電する。よって、ESDダイオード41は、異常時のみ動作状態とするため、閾値電圧は大きく設定されている。これに対して、高電位固定ダイオード53は、アクティブ動作中の高電位側ESDリング31の電位を常にVHに維持させるために配置されたものである。よって、電位がVHであるゲート配線22から、高電位側ESDリング31へと、優先的に高電位固定ダイオード53を介して順方向電流を流す必要があるので、高電位固定ダイオード53の閾値電圧は小さく設定されている。また、基準電位線24の電位VELと、ゲート配線22の電位VLまたはVHと、ソース配線の電位VH~VDTとの高低関係は、VH>VDT>VL≧VELという関係が成立している。これにより、アクティブ動作時には、低電位側ESDリング32の電位はVELに設定され、高電位側ESDリング31の電位はVHに設定され、ゲート配線22及びソース配線21の電位は、上記2つのESDリングの電位の間となっている。よって、ESDダイオード41及び42には順方向電流が流れない状態、つまりESDダイオード41及び42は非動作状態となっている。図6Bは、本発明の実施の形態2に係るアクティブマトリクス基板のESD保護動作時における回路状態を表す図である。同図では、アクティブ動作時において、ソース配線21及びゲート配線22に異常な静電電荷が蓄積した状態を想定している。例えば、ゲート端子G1及び1行目のゲート配線22に正の静電電荷が異常蓄積された場合、1行目のゲート配線22の電位は高電位側ESDリング31の電位VHよりも高い状態となる。この場合には、ESDダイオード41に順方向電流が流れる。つまり、ESDダイオード41が動作状態となり、上記正の静電電荷を高電位側ESDリング31へと放電させ、ESD保護機能が作用する。また、例えば、ゲート端子G2及び2行目のゲート配線22に負の静電電荷が異常蓄積された場合、2行目のゲート配線22の電位は低電位側ESDリング32の電位VELよりも低い状態となる。この場合には、ESDダイオード42に順方向電流が流れる。つまり、ESDダイオード42が動作状態となり、上記負の静電電荷を低電位側ESDリング32へと放電させ、ESD保護機能が作用する。以上、本実施の形態にかかるアクティブマトリクス基板2によれば、アクティブ動作時において、1p型TFTで構成された画素回路の内部電源VELを活用して、負電荷放電用のESDリングを低電位に固定し、2ゲート配線に対応して配置された2以上の高電位固定ダイオードにより、正電荷放電用のESDリングを高電位に固定し、3ゲート配線及びソース配線に対応して直列接続されたESDダイオードを配置することにより、外部電源によりESDリングの電位を制御せずとも、アクティブ動作中における静電気保護回路を非動作状態とすることが可能となる。よって、外部電源及び接続端子を別途設ける必要がないので、アクティブマトリクス基板及びこれを含む表示装置の構成を簡素化できる。以上、実施の形態1および2について説明してきたが、本発明に係るアクティブマトリクス基板は、上述した実施の形態に限定されるものではない。実施の形態1及び2における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係るアクティブマトリクス基板を内蔵した各種機器も本発明に含まれる。また、例えば、本発明に係るアクティブマトリクス基板は、図7に記載されたような薄型フラットTVに内蔵される。本発明に係るアクティブマトリクス基板が内蔵されることにより、外部電源によるESDリングの電位制御を必要としない薄型フラットTVが実現される。