複数の画素が配置される半導体基板と、前記半導体基板に対して積層され、複数本の配線が配設された複数層の導体層が絶縁膜に埋め込まれて構成される配線層とを備え、前記配線層では、前記画素に接続される配線が2層の前記導体層で形成される固体撮像素子。2層の前記導体層のうちの、前記半導体基板に近い側の前記導体層に前記画素の駆動に必要な電力を供給する配線が配設され、前記半導体基板から遠い側の前記導体層に前記画素を駆動するための駆動信号を供給する配線が配設される請求項1に記載の固体撮像素子。前記画素を駆動するための駆動信号を供給する配線が配設される前記導体層に、前記画素の駆動に必要な電力を補助的に供給する配線がさらに配設される請求項2に記載の固体撮像素子。前記画素を駆動するためのロジック回路が形成される信号処理基板をさらに備え、前記半導体基板および前記配線層を有するセンサ基板と、前記信号処理基板とが積層されて構成される請求項1に記載の固体撮像素子。前記駆動信号に従って駆動する駆動素子を所定数の光電変換素子が共有する共有単位で、前記半導体基板に前記画素が配置される請求項1に記載の固体撮像素子。前記光電変換素子の配置が縦方向に2個かつ横方向に2個となる4個を1セットとして、複数のセットが連続して並べられて構成される前記共有単位で、前記半導体基板に配置される請求項5に記載の固体撮像素子。前記光電変換素子の配置が縦方向に2個かつ横方向に2個となる4個で構成される前記共有単位で前記半導体基板に配置され、隣り合う他の前記共有単位との間で、前記光電変換素子で発生した電荷を転送する駆動素子の電極を共有する請求項5に記載の固体撮像素子。前記光電変換素子の配置が縦方向に1個かつ横方向に4個となる4個、または、前記光電変換素子の配置が縦方向に1個かつ横方向に2個となる2個で構成される前記共有単位で前記半導体基板に配置される請求項5に記載の固体撮像素子。前記配線層には、2層の前記導体層の他に、外部に非接続とされた導体層が形成されている請求項1に記載の固体撮像素子。前記半導体基板に対して前記配線層が積層される表面とは反対側を向く裏面に対して前記画素に入射する光が照射される構造である請求項1に記載の固体撮像素子。光電変換素子を有する複数の画素が配置される半導体基板と、前記半導体基板に対して積層され、複数本の配線が配設された複数層の導体層が絶縁膜に埋め込まれて構成される配線層とを備え、前記配線層では、前記画素に接続される配線が2層の前記導体層で形成される固体撮像素子を有する電子機器。ところで、従来の固体撮像素子において、画素に接続される配線が配設される配線層では、複数層の導体層一般的に、3層以上の金属の層で構成されていた。通常、導体層の層数を削減することにより、コストダウンを図るという効果を得ることができると想定される。しかしながら、固体撮像素子に入射する光に対する光学的な観点や、固体撮像素子を駆動するロジック回路が形成される周辺回路とのバランス的な観点など、様々な条件の下で配線のレイアウトは行われており、導体層の層数を削減しても、有効な効果が得られるとは限らなかった。本開示は、このような状況に鑑みてなされたものであり、配線層における導体層の層数の削減をより有効に行うことができるようにするものである。本開示の一側面の固体撮像素子は、複数の画素が配置される半導体基板と、前記半導体基板に対して積層され、複数本の配線が配設された複数層の導体層が絶縁膜に埋め込まれて構成される配線層とを備え、前記配線層では、前記画素に接続される配線が2層の前記導体層で形成される。本開示の一側面の電子機器は、光電変換素子を有する複数の画素が配置される半導体基板と、前記半導体基板に対して積層され、複数本の配線が配設された複数層の導体層が絶縁膜に埋め込まれて構成される配線層とを備え、前記配線層では、前記画素に接続される配線が2層の前記導体層で形成される固体撮像素子を有する。本開示の一側面においては、複数の画素が配置される半導体基板と、複数本の配線が配設された複数層の導体層が絶縁膜に埋め込まれて構成される配線層とが積層されて構成される。そして、配線層では、画素に接続される配線が2層の前記導体層で形成される。本開示の一側面によれば、配線層における導体層の層数の削減をより有効に行うことができる。以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図1は、本発明を適用した撮像素子の一実施の形態の構成例を示すブロック図である。図1に示すように、撮像素子11はCMOS型固体撮像素子であり、画素アレイ部12、垂直駆動部13、カラム処理部14、水平駆動部15、出力部16、および駆動制御部17を備えて構成される。画素アレイ部12は、アレイ状に配置された複数の画素21を有しており、画素21の行数に応じた複数の水平配線22を介して垂直駆動部13に接続され、画素21の列数に応じた複数の垂直配線23を介してカラム処理部14に接続されている。即ち、画素アレイ部12が有する複数の画素21は、水平配線22および垂直配線23が交差する点にそれぞれ配置されている。垂直駆動部13は、画素アレイ部12が有する複数の画素21の行ごとに、それぞれの画素21を駆動するための駆動信号転送信号や、選択信号、リセット信号などを、水平配線22を介して順次供給する。カラム処理部14は、それぞれの画素21から垂直配線23を介して出力される画素信号に対してCDS処理を施すことで画素信号の信号レベルを抽出し、画素21の受光量に応じた画素データを取得する。水平駆動部15は、画素アレイ部12が有する複数の画素21の列ごとに、それぞれの画素21から取得された画素データをカラム処理部14から順番に出力させるための駆動信号を、カラム処理部14に順次供給する。出力部16には、水平駆動部15の駆動信号に従ったタイミングでカラム処理部14から画素データが供給され、出力部16は、例えば、その画素データを増幅して、後段の画像処理回路に出力する。駆動制御部17は、撮像素子11の内部の各ブロックの駆動を制御する。例えば、駆動制御部17は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。図2は、画素21の回路図である。図2Aには、3つのトランジスタを備えた画素21Aの構成例いわゆる、3トランジスタ型が示されており、図2Bには、4つのトランジスタを備えた画素21Bの構成例いわゆる、4トランジスタ型が示されている。図2Aに示すように、画素21Aは、PD31、転送トランジスタ32、FD33、増幅トランジスタ34、およびリセットトランジスタ35を備えて構成される。また、転送トランジスタ32のゲートには、水平配線22を構成する転送信号線22Tが接続され、リセットトランジスタ35のゲートには、水平配線22を構成するリセット信号線22Rが接続されている。また、増幅トランジスタ34のソースには、垂直配線23を構成する出力信号線23SIGが接続されており、リセットトランジスタ35および増幅トランジスタ34のドレインには、所定の電源電圧が供給される。そして、画素21Aでは、PD31における光電変換により発生した電荷は、転送信号線22Tを介して供給される転送信号に従って転送トランジスタ32がオンになると、PD31からFD33に転送される。そして、FD33に蓄積された電荷は、増幅トランジスタ34により、そのレベルに応じた画素信号として出力信号線23SIGを介して出力される。また、リセット信号線22Rを介して供給されるリセット信号に従ってリセットトランジスタ35がオンになると、FD33に蓄積された電荷がリセットされる。なお、画素21Aでは、選択および非選択の区別は、FD33の電位によってなされる。また、図2Bに示すように、画素21Bは、PD31、転送トランジスタ32、FD33、増幅トランジスタ34、リセットトランジスタ35、および選択トランジスタ36を備えて構成される。画素21Bでは、選択トランジスタ36を介して増幅トランジスタ34が出力信号線23SIGに接続される点で、画素21Aと異なる構成とされており、画素21Bの選択および非選択は選択トランジスタ36により行われる。即ち、選択トランジスタ36のゲートに接続されている選択信号線22Sを介して供給される選択信号に従って選択トランジスタ36がオンになると、増幅トランジスタ34と出力信号線23SIGとが接続される。このように構成されている画素21Aおよび画素21Bでは、いずれの構成においても、増幅トランジスタ34およびリセットトランジスタ35のドレインには、所定の電源電圧が供給される。この電源電圧としては、画素アレイ部12に配置される複数の画素21において、共通または非共通のどちらでもよく、また、固定一定の電圧が供給される構成、または、パルス駆動により電圧が供給される構成のどちらでもよい。ところで、近年、撮像素子11の小型化に伴って画素21の微細化が進められており、PD31の開口率の向上を目的として、複数のPD31によりトランジスタ駆動素子を共有する構造が提案されている。このような画素共有構造では、例えば、2個のPD31によりトランジスタを共有する共有単位2画素共有単位で、画素アレイ部12にアレイ状に配置される。また、例えば、4個のPD31でトランジスタを共有する共有単位4画素共有単位、8個のPD31でトランジスタを共有する共有単位8画素共有単位、または、それら以外の個数のPD31でトランジスタを共有する共有単位を採用することができる。図3を参照して、画素共有構造について説明する。図3には、2画素共有単位41、4画素共有単位42、および8画素共有単位43の構成例が、それぞれの破線で囲われた領域に示されている。例えば、2画素共有単位41は、2個のPD311およびPD312、2個の転送トランジスタ321および322、FD33、増幅トランジスタ34、リセットトランジスタ35、並びに、選択トランジスタ36を備えて構成される。即ち、2個のPD311およびPD312が、増幅トランジスタ34、リセットトランジスタ35、および選択トランジスタ36を共有する構造となっている。なお、図2Aを参照して説明したように、選択トランジスタ36を備えない構成3トランジスタ型を採用してもよい。2画素共有単位41では、PD311が転送トランジスタ321を介してFD33に接続されるとともに、PD312が転送トランジスタ322を介してFD33に接続される。そして、転送トランジスタ321および322は、転送信号線22T1および22T2を介して供給される転送信号に従って、それぞれ異なるタイミングでオンとなり、PD311およびPD312からFD33に電荷が転送されるように駆動する。4画素共有単位42は、2画素共有単位41と同様に、4個のPD311乃至314が、増幅トランジスタ34、リセットトランジスタ35、および選択トランジスタ36を共有する構造となっている。そして、4画素共有単位42では、転送トランジスタ321乃至324は、転送信号線22T1乃至22T4を介して供給される転送信号に従って、それぞれ異なるタイミングでオンとなり、PD311乃至314からFD33に電荷が転送されるように駆動する。8画素共有単位43は、2画素共有単位41と同様に、8個のPD311乃至318が、増幅トランジスタ34、リセットトランジスタ35、および選択トランジスタ36を共有する構造となっている。そして、8画素共有単位43では、転送トランジスタ321乃至328は、転送信号線22T1乃至22T8を介して供給される転送信号に従って、それぞれ異なるタイミングでオンとなり、PD311乃至318からFD33に電荷が転送されるように駆動される。次に、図4は、撮像素子11の画素21の近傍における断面的な構成例を示す図である。図4に示すように、撮像素子11は、センサチップ51と信号処理チップ52とが接着層53により接着されて構成されている。センサチップ51は、半導体基板54および配線層55が積層されて構成され、センサチップ51には、図1の画素アレイ部12が形成される。なお、固体撮像素子21は、センサチップ51の半導体基板54に対して配線層55が設けられる半導体基板54の表面とは反対側を向く裏面図4の上側を向く面に対して入射光が照射される、いわゆる裏面照射型CMOSイメージセンサである。信号処理チップ52には、画素アレイ部12の各画素21を駆動するためのロジック回路、即ち、図1の垂直駆動部13、カラム処理部14、水平駆動部15、出力部16、および駆動制御部17が形成される。半導体基板54では、例えば、P型のシリコン層Pウェル56の内部に、N型の不純物領域により形成されたPD31およびFD33が画素21ごとに形成されている。また、半導体基板54の表面側には、PD31およびFD33の間となる位置に、転送トランジスタ32のゲート電極図5の転送ゲート電極61が形成されている。半導体基板54は、撮像素子11に照射される入射光を受光する受光層であり、PD31が入射光を受光して光電変換を行うことにより発生する電荷が、転送トランジスタ32を介してFD33に転送される。配線層55は、図1の水平配線22および垂直配線23を形成する導体により構成される複数の層メタル層が、層間絶縁膜57に埋め込まれて構成されている。例えば、配線層55は、図2の構成例では、第1のメタル層581および第2のメタル層582からなる2層構造とされている。例えば、半導体基板54に近い側となる第1のメタル層581に垂直配線23が形成され、半導体基板54から遠い側となる第2のメタル層582に水平配線22が形成される。ここで、撮像素子11は、裏面照射型の構造を採用することにより、配線層55に形成される水平配線22および垂直配線23のレイアウトを、PD31に入射する入射光を考慮することなく設計することができる。つまり、例えば、表面照射型CMOSイメージセンサは、配線層を透過した入射光がPDに照射される構成であるため、配線層に形成される配線のレイアウトがPDの受光量に悪影響を与えるというデメリットがあった。これに対し、撮像素子11では、このような悪影響を受けることなく水平配線22および垂直配線23のレイアウトを設計することができるので、レイアウトの自由度が向上することになる。さらに、撮像素子11は、センサチップ51および信号処理チップ52が積層される積層構造を採用していることにより、配線層55に形成されるメタル層58の層数を、信号処理チップ52におけるメタル層の層数を考慮することなく設計することができる。つまり、例えば、センサチップ51の周辺にロジック回路が配置される構成では、センサチップ51の配線層55に形成されるメタル層58と、ロジック回路に形成されるメタル層とを総合的に考慮して設計する必要がある。このため、例えば、メタル層の層数を削減した場合にはロジック回路の面積が拡大することになり、結果的にコストアップとなるというデメリットがあった。これに対し、撮像素子11では、信号処理チップ52におけるメタル層の層数を考慮することなく配線層55に形成されるメタル層58の層数を決定することができるので、配線層55に形成されるメタル層58に対する設計の自由度が向上することになる。このように、撮像素子11では、配線層55における設計に関して自由度が向上するため、配線層55において、第1のメタル層581および第2のメタル層582からなる2層構造を採用しても、上述したようなデメリットの発生を回避することができる。つまり、配線のデザインルールにより許容される範囲内で配線密度を向上させても、メタル層58がPD31の受光量に悪影響を与えることはない。また、メタル層58の層数を削減しても、信号処理チップ52の面積が拡大することもない。従って、撮像素子11では、メタル層58の層数を削減することによって、製造工数を削減することができ、製造コストのコストダウンを図ることができるので、従来の撮像素子よりも、メタル層58の層数の削減をより有効に行うことができる。次に、図5を参照して、撮像素子11における水平配線22および垂直配線23のレイアウトの第1の構成例について説明する。撮像素子11Aは、8画素共有単位44がアレイ状に配置されて構成され、8画素共有単位44は、8個のPD311乃至PD318が、増幅トランジスタ34、リセットトランジスタ35、および選択トランジスタ36を共有する構造とされる。また、図5に示すように、8画素共有単位44は、転送トランジスタ321乃至328を構成する転送ゲート電極611乃至618、増幅トランジスタ34を構成する増幅ゲート電極62、選択トランジスタ36を構成する選択ゲート電極63、および、リセットトランジスタ35を構成するリセットゲート電極64を備えて構成される。また、8画素共有単位44は、縦×横が2×2となるように配置された4個のPD311乃至PD314がFD331を共有し、縦×横が2×2となるように配置された4個のPD315乃至PD318がFD332を共有するように構成されている。即ち、8画素共有単位44は、FD33を共有する2×2で配置された4個のPD31を1セットとして、その1セットが縦方向に連続して2つ配置2×2×nn:2されて構成されている。撮像素子11Aでは、8画素共有単位44の駆動に必要な電力を供給するための電源供給線23VDD、および、8画素共有単位44により得られた画素信号を出力するための出力信号線23SIGが並行して配設されている。ここで、電源供給線23VDDおよび出力信号線23SIGは、図1に示したように、撮像素子11の垂直方向カラム処理部14に向かう方向に延びるように配置される垂直配線23である。また、撮像素子11Aでは、転送ゲート電極611乃至618に駆動信号を供給する転送信号線22T1乃至22T8、選択ゲート電極63に駆動信号を供給する選択信号線22S、リセットゲート電極64に駆動信号を供給するリセット信号線22Rが並行して配設されている。なお、図5では、転送信号線22T1乃至22T4の図示は省略されているが、転送信号線22T5乃至22T8と同様に、転送ゲート電極611乃至614に重なる領域を通過するように、転送信号線22T1乃至22T4が配設される。ここで、転送信号線22T1乃至22T8、選択信号線22S、およびリセット信号線22Rは、図1に示したように、撮像素子11の水平方向に延びるように配置される水平配線22である。例えば、電源供給線23VDDおよび出力信号線23SIGは、図4の第1のメタル層581に形成され、転送信号線22T1乃至22T8、選択信号線22S、およびリセット信号線22Rは、第2のメタル層582に形成される。即ち、撮像素子11Aでは、配線層55において画素21に接続される配線が、垂直配線23が配設される第1のメタル層581と、水平配線22が配設される第2のメタル層582との2層で形成される。なお、電源供給線23VDDは、図5においては、1本の配線により示されているが、配線レイアウトによっては、複数本の配線で電源供給線23VDDを構成してもよい。また、電源供給線23VDDは、配線のデザインルールにより許容される範囲内で、配線幅が太くなるようにレイアウトすることが好ましい。これにより、消費電力の増大に伴う電流と抵抗との積の電圧降下いわゆる、IRドロップを低減させることができる。このように、撮像素子11Aでは、電源供給線23VDDおよび出力信号線23SIGと、転送信号線22T1乃至22T8、選択信号線22S、およびリセット信号線22Rとを異なるメタル層58に配設することで、配線層55を2層構造にすることができる。また、転送信号線22T1乃至22T8、選択信号線22S、およびリセット信号線22Rを、センサチップ51に対して第1のメタル層581よりも遠い側となる第2のメタル層582に形成することで、配線とセンサチップ51との間の容量による特性の低下を抑制することができる。また、撮像素子11Aとして裏面照射型CMOSイメージセンサを採用しているとき、本願出願人が出願済みの特許文献1で開示されている配線のレイアウトを採用することにより、容量均一性を確保することができる。これにより、飽和信号量のバラツキを抑制することができ、より良好な特性を得ることができる。次に、図6を参照して、水平配線22および垂直配線23のレイアウトの第1の構成例の変形例について説明する。図6に示すように、撮像素子11A’は、図5の撮像素子11Aと同様に、8個のPD311乃至PD318が、増幅トランジスタ34、リセットトランジスタ35、および選択トランジスタ36を共有する8画素共有単位44を備えて構成される。また、撮像素子11A’は、撮像素子11Aと同様に、電源供給線23VDDおよび出力信号線23SIGが配設される。そして、撮像素子11A’は、水平方向に延びるように、転送信号線22T1乃至22T8、選択信号線22S、およびリセット信号線22Rに並行して、電源供給線22VDD1および22VDD2が配設される点で、撮像素子11Aと異なる構成とされている。また、撮像素子11A’では、電源供給線23VDDと、電源供給線22VDD1および22VDD2とがそれぞれ重なる箇所においてコンタクト部図示せずにより接続されている。即ち、撮像素子11A’では、電源供給線23VDDと、電源供給線22VDD1および22VDD2とによって、8画素共有単位44の駆動に必要な全電力が供給されることにより、電源供給を強化することができる。つまり、撮像素子11A’では、電源供給線23VDDをメインの電流経路とするとともに、電源供給線22VDD1および22VDD2を補助的な電流経路とすることにより、IRドロップの影響を低減することができる。また、撮像素子11A’は、例えば、電源供給線23VDDおよび出力信号線23SIGが第1のメタル層581に形成され、転送信号線22T1乃至22T8、選択信号線22S、リセット信号線22R、並びに、電源供給線22VDD1および22VDD2が第2のメタル層582に形成される2層構造で構成することができる。なお、撮像素子11A’においても、撮像素子11Aと同様に、本願出願人が出願済みの特許文献1で開示されている配線のレイアウトを採用することにより、より良好な特性を得ることができる。次に、図7を参照して、撮像素子11における水平配線22および垂直配線23のレイアウトの第2の構成例について説明する。撮像素子11Bは、4画素共有単位45がアレイ状に配置されて構成され、4画素共有単位45は、4個のPD311乃至PD314が、増幅トランジスタ34、リセットトランジスタ35、および選択トランジスタ36を共有する構造とされる。即ち、図5の撮像素子11Aは、8個の8個のPD311乃至PD318がトランジスタを共有する構成であったのに対し、撮像素子11Bは、4個のPD311乃至PD314がトランジスタを共有する構成とされている。また、4画素共有単位45では、4個のPD311乃至PD314が、縦×横が2×2となるように配置2×2×nn:1されている。そして、4画素共有単位45は、横方向に並ぶ2個のPD311およびPD312がFD331を共有し、横方向に並ぶ2個のPD313およびPD314がFD332を共有するように構成されている。また、4画素共有単位45は、転送トランジスタ321乃至324を構成する転送ゲート電極611’乃至614’、増幅トランジスタ34を構成する増幅ゲート電極62、選択トランジスタ36を構成する選択ゲート電極63、および、リセットトランジスタ35を構成するリセットゲート電極64を備えて構成される。なお、4画素共有単位45では、図5の8画素共有単位44と異なり、増幅トランジスタ34および選択トランジスタ36と並んでリセットトランジスタ35が配置される。即ち、8画素共有単位44では、PD311乃至PD318の下方にリセットトランジスタ35が配置されていたのに対し、4画素共有単位45では、PD311およびPD312とPD313およびPD314との間に、リセットトランジスタ35が配置されている。これに応じて、撮像素子11Bでは、選択信号線22Sに隣接してリセット信号線22Rが配設される。ここで、撮像素子11Bでは、縦方向に隣接する4画素共有単位45どうしで、転送ゲート電極611’乃至614’を共有するように構成されている。即ち、転送ゲート電極611’は、4画素共有単位45の転送トランジスタ321と、4画素共有単位45の上方に配置される4画素共有単位45-1の転送トランジスタ323とで共有される。また、転送ゲート電極612’は、4画素共有単位45の転送トランジスタ322と、4画素共有単位45の上方に配置される4画素共有単位45-1の転送トランジスタ324とで共有される。同様に、転送ゲート電極613’および614’は、4画素共有単位45の転送トランジスタ323および324と、4画素共有単位45の下方に配置される4画素共有単位451の転送トランジスタ321および322とで共有される。また、撮像素子11Bでは、4画素共有単位45の駆動に必要な電力を供給するための電源供給線23VDD、および、4画素共有単位45により得られた画素信号を出力するための出力信号線23SIGが垂直方向に延びるように並行して配設されている。また、転送ゲート電極611乃至614に駆動信号を供給する転送信号線22T1乃至22T4、選択ゲート電極63に駆動信号を供給する選択信号線22S、リセットゲート電極64に駆動信号を供給するリセット信号線22Rが並行して水平方向に延びるように配設されている。そして、撮像素子11Bにおいても、図5の撮像素子11Aと同様に、電源供給線23VDDおよび出力信号線23SIGを第1のメタル層581に形成し、転送信号線22T1乃至22T4、選択信号線22S、およびリセット信号線22Rを第2のメタル層582に形成することができる。なお、転送信号線22T1および22T2は、4画素共有単位45の上方に隣接する4画素共有単位45-1と共有され、転送信号線22T3および22T4は、4画素共有単位45の下方に隣接する4画素共有単位451と共有される。このように、撮像素子11Bにおいても配線層55において、第1のメタル層581と第2のメタル層582との2層構造を採用することができ、より有効にメタル層58の層数を削減することができる。次に、図8を参照して、水平配線22および垂直配線23のレイアウトの第2の構成例の変形例について説明する。図8に示すように、撮像素子11B’は、図7の撮像素子11Bと同様に、4個のPD311乃至PD314が、増幅トランジスタ34、リセットトランジスタ35、および選択トランジスタ36を共有する構造とされ、それらの配置も撮像素子11Bと同様である。そして、撮像素子11B’では、図6の撮像素子11A’と同様に補助的な電流経路として、電源供給線22VDDが配設される。即ち、撮像素子11B’でも、電源供給線23VDDをメインの電流経路とするとともに、電源供給線22VDDを補助的な電流経路とすることができ、IRドロップの影響を低減することができる。次に、図9を参照して、撮像素子11における水平配線22および垂直配線23のレイアウトの第3の構成例について説明する。図9に示すように、撮像素子11Cでは、縦方向に並ぶ4個のPD31がトランジスタを共有する4画素共有単位46を有する構成、または、縦方向に並ぶ2個のPD31がトランジスタを共有する2画素共有単位47を有する構成が採用される。4画素共有単位46は、縦×横が1×4となるように配置されている4個のPD311乃至PD314が、増幅トランジスタ34、リセットトランジスタ35、および選択トランジスタ36を共有する構造とされる。一方、2画素共有単位47は、縦×横が1×2となるように配置されている2個のPD311およびPD312が、増幅トランジスタ34、リセットトランジスタ35、および選択トランジスタ36を共有する構造とされる。なお、図9では、増幅トランジスタ34、選択トランジスタ36、およびリセットトランジスタ35の配置は、4画素共有単位46が採用された場合のレイアウトが示されている。また、図9では、出力信号線23SIGの図示が省略されているが、出力信号線23SIGは、例えば、図5と同様に、電源供給線23VDDと同一のメタル層58に、電源供給線23VDDと並行に任意の位置に形成される。また、転送信号線22T3および22T4の図示も省略されている。このように構成されている4画素共有単位46または2画素共有単位47を採用する撮像素子11Cにおいても、電源供給線23VDDおよび出力信号線23SIGと、転送信号線22T1乃至22T4、選択信号線22S、およびリセット信号線22Rとが、それぞれ異なるメタル層58に形成される2層構造を採用することができる。これにより、より有効にメタル層58の層数を削減することができる。次に、図10を参照して、水平配線22および垂直配線23のレイアウトの第3の構成例の変形例について説明する。図10に示すように、撮像素子11C’は、図9の撮像素子11Cと同様に、4画素共有単位46または2画素共有単位47を採用する構造とされる。そして、撮像素子11C’は、図6の撮像素子11A’と同様に、電源供給線22VDD1および22VDD2が配設される。即ち、撮像素子11C’でも、電源供給線23VDDをメインの電流経路とするとともに、電源供給線22VDD1および22VDD2を補助的な電流経路とすることができる。これにより、IRドロップの影響を低減することができる。なお、上述した構成例では、8画素共有、4画素共有、および2画素共有について説明したが、これらの個数以外の共有構造を採用してもよく、また、1個のPD31を有する構成の画素21が画素アレイ部12にアレイ状に配置される構成を採用することができる。また、電源供給線23VDD、出力信号線23SIG、転送信号線22T、選択信号線22S、およびリセット信号線22Rの本数およびレイアウトは、上述の構成例に限られることなく、配線のデザインルールに従った範囲で、任意に設計することができる。また、配線層55に形成されるメタル層58としては、配線としての機能を備えるメタル層58が2層構造であればよく、例えば、配線としての機能を備えずに、外部に非接続とされたメタル層いわゆるダミー配線が形成された3層以上の構成でもよい。例えば、配線間容量を調整することや、不要な光を遮光することを目的としてダミー配線を配設することがある。さらに、上述した構成例では、電源供給線23VDDおよび出力信号線23SIGが第1のメタル層581に形成され、転送信号線22T1乃至22T8、選択信号線22S、およびリセット信号線22Rが第2のメタル層582に形成されるとしたが、配線層55が2層構造であれば、この構成に限られることはない。つまり、電源供給線23VDDおよび出力信号線23SIGが第2のメタル層582に形成され、転送信号線22T1乃至22T8、選択信号線22S、およびリセット信号線22Rが第1のメタル層581に形成される構成を採用してもよい。なお、画素サイズが十分に大きく、配線による光学的な悪影響を考慮しなくて良い場合には、本技術における固体撮像素子の構成を、表面照射型のCMOS型固体撮像素子に採用することができる。また、上述したような撮像素子11は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。図11は、電子機器に搭載される撮像装置の構成例を示すブロック図である。図11に示すように、撮像装置101は、光学系102、撮像素子103、DSPDigitalSignalProcessor104を備えており、バス107を介して、DSP104、表示装置105、操作系106、メモリ108、記録装置109、および電源系110が接続されて構成され、静止画像および動画像を撮像可能である。光学系102は、1枚または複数枚のレンズを有して構成され、被写体からの像光入射光を撮像素子103に導き、撮像素子103の受光面センサ部に結像させる。撮像素子103としては、上述したいずれかの構成例の撮像素子11が適用される。撮像素子103には、光学系102を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子104に蓄積された電子に応じた信号がDSP104に供給される。DSP104は、撮像素子103からの信号に対して各種の信号処理を施して画像を取得し、その画像のデータを、メモリ108に一時的に記憶させる。メモリ108に記憶された画像のデータは、記録装置109に記録されたり、表示装置105に供給されて画像が表示されたりする。また、操作系106は、ユーザによる各種の操作を受け付けて撮像装置101の各ブロックに操作信号を供給し、電源系110は、撮像装置101の各ブロックの駆動に必要な電力を供給する。このように構成されている撮像装置101では、撮像素子103として、上述したような撮像素子11を適用することにより、メタル層58の層数の削減をより有効に行うことができ、コストダウンを図ることができる。なお、本技術は以下のような構成も取ることができる。1複数の画素が配置される半導体基板と、前記半導体基板に対して積層され、複数本の配線が配設された複数層の導体層が絶縁膜に埋め込まれて構成される配線層とを備え、前記配線層では、前記画素に接続される配線が2層の前記導体層で形成される固体撮像素子。22層の前記導体層のうちの、前記半導体基板に近い側の前記導体層に前記画素の駆動に必要な電力を供給する配線が配設され、前記半導体基板から遠い側の前記導体層に前記画素を駆動するための駆動信号を供給する配線が配設される上記1に記載の固体撮像素子。3前記画素を駆動するための駆動信号を供給する配線が配設される前記導体層に、前記画素の駆動に必要な電力を補助的に供給する配線がさらに配設される上記1または2に記載の固体撮像素子。4前記画素を駆動するためのロジック回路が形成される信号処理基板をさらに備え、前記半導体基板および前記配線層を有するセンサ基板と、前記信号処理基板とが積層されて構成される上記1から3までのいずれかに記載の固体撮像素子。5前記駆動信号に従って駆動する駆動素子を所定数の光電変換素子が共有する共有単位で、前記半導体基板に前記画素が配置される上記1から3までのいずれかに記載の固体撮像素子。6前記光電変換素子の配置が縦方向に2個かつ横方向に2個となる4個を1セットとして、複数のセットが連続して並べられて構成される前記共有単位で、前記半導体基板に配置される上記5に記載の固体撮像素子。7前記光電変換素子の配置が縦方向に2個かつ横方向に2個となる4個で構成される前記共有単位で前記半導体基板に配置され、隣り合う他の前記共有単位との間で、前記光電変換素子で発生した電荷を転送する駆動素子の電極を共有する上記5に記載の固体撮像素子。8前記光電変換素子の配置が縦方向に1個かつ横方向に4個となる4個、または、前記光電変換素子の配置が縦方向に1個かつ横方向に2個となる2個で構成される前記共有単位で前記半導体基板に配置される上記5に記載の固体撮像素子。9前記配線層には、2層の前記導体層の他に、外部に非接続とされた導体層が形成されている上記1から8までのいずれかに記載の固体撮像素子。10前記半導体基板に対して前記配線層が積層される表面とは反対側を向く裏面に対して前記画素に入射する光が照射される構造である上記1から9までのいずれかに記載の固体撮像素子。なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。