セル領域及び終端領域が設定された電力用半導体装置であって、第1電極と、前記第1電極上に設けられ、その上面における前記セル領域にセルトレンチが形成され、前記上面における前記セル領域と前記終端領域との境界を含む領域に幅が前記セルトレンチの幅よりも広い終端トレンチが形成された半導体基板と、前記セル領域において前記半導体基板上に設けられた第2電極と、前記セルトレンチの内面上に設けられたゲート絶縁膜と、前記セルトレンチの内部に設けられたゲート電極と、前記終端トレンチの内面上に設けられた絶縁部材と、を備え、前記半導体基板は、前記セル領域及び前記終端領域の双方に設けられ、前記第1電極に接続された第1導電形の第1部分と、前記セル領域及び前記終端領域の双方における前記第1部分上に設けられ、前記ゲート絶縁膜及び前記絶縁部材に接し、第1導電形であり、実効的な不純物濃度が前記第1部分の実効的な不純物濃度よりも低い第2部分と、前記セル領域における前記第2部分上に設けられ、前記ゲート絶縁膜に接し、前記第2電極に接続された第2導電形の第3部分と、前記第3部分上に選択的に設けられ、前記ゲート絶縁膜に接し、前記第2電極に接続された第1導電形の第4部分と、を有し、前記セル領域から前記終端領域に向かう方向において、前記絶縁部材は、前記第3部分と前記第2部分との間に配置されていることを特徴とする電力用半導体装置。前記終端領域における前記半導体基板上に設けられ、前記第2電極から離隔し、前記第1電極と同じ電位が印加される第3電極をさらに備えたことを特徴とする請求項1記載の電力用半導体装置。上方から見て、前記第2電極は前記絶縁部材における前記セル領域側の部分と重なっており、前記第3電極は前記絶縁部材における前記終端領域側の部分と重なっていることを特徴とする請求項2記載の電力用半導体装置。前記終端トレンチの内部全体に前記絶縁部材が配置されていることを特徴とする請求項2または3に記載の電力用半導体装置。前記終端トレンチ内に設けられ、前記絶縁部材によって前記半導体基板から離隔された第3電極をさらに備えたことを特徴とする請求項1記載の電力用半導体装置。前記第3電極には、前記第1電極と同じ電位が印加されることを特徴とする請求項5記載の電力用半導体装置。前記第3電極には、前記第2電極と同じ電位が印加されることを特徴とする請求項5記載の電力用半導体装置。前記第3電極には、前記ゲート電極と同じ電位が印加されることを特徴とする請求項5記載の電力用半導体装置。前記セルトレンチ内における前記ゲート電極の下方に設けられ、前記第2電極と同じ電位が印加される埋込電極をさらに備えたことを特徴とする請求項5~8のいずれか1つに記載の電力用半導体装置。前記終端トレンチの下端は、前記セルトレンチの下端よりも下方に位置していることを特徴とする請求項1~9のいずれか1つに記載の電力用半導体装置。前記終端トレンチの下端は前記第1部分内に位置することを特徴とする請求項10記載の電力用半導体装置。前記半導体基板は不純物を含むシリコンによって形成されており、前記絶縁部材はシリコン酸化物によって形成されていることを特徴とする請求項1~11のいずれか1つに記載の電力用半導体装置。前記第1導電形はn形であり、前記第2導電形はp形であり、前記第1電極には前記第2電極よりも高い電位が印加されることを特徴とする請求項1~12のいずれか1つに記載の電力用半導体装置。第1電極と、前記第1電極上に設けられた半導体基板と、前記半導体基板内におけるセル領域と終端領域との間に埋め込まれた絶縁部材と、前記半導体基板の前記セル領域上に設けられた第2電極と、を備え、前記第1電極と前記第2電極との間に電圧が供給されたときに、電界強度が最も高くなる点は、前記絶縁部材内に位置することを特徴とする電力用半導体装置。本発明の実施形態は、終端領域の耐圧が高い電力用半導体装置を提供する。実施形態に係る電力用半導体装置は、セル領域及び終端領域が設定された電力用半導体装置である。前記電力用半導体装置は、第1電極と、前記第1電極上に設けられ、その上面における前記セル領域にセルトレンチが形成され、前記上面における前記セル領域と前記終端領域との境界を含む領域に幅が前記セルトレンチの幅よりも広い終端トレンチが形成された半導体基板と、前記セル領域において前記半導体基板上に設けられた第2電極と、前記セルトレンチの内面上に設けられたゲート絶縁膜と、前記セルトレンチの内部に設けられたゲート電極と、前記終端トレンチの内面上に設けられた絶縁部材と、を備える。前記半導体基板は、前記セル領域及び前記終端領域の双方に設けられ、前記第1電極に接続された第1導電形の第1部分と、前記セル領域及び前記終端領域の双方における前記第1部分上に設けられ、前記ゲート絶縁膜及び前記絶縁部材に接し、第1導電形であり、実効的な不純物濃度が前記第1部分の実効的な不純物濃度よりも低い第2部分と、前記セル領域における前記第2部分上に設けられ、前記ゲート絶縁膜に接し、前記第2電極に接続された第2導電形の第3部分と、前記第3部分上に選択的に設けられ、前記ゲート絶縁膜に接し、前記第2電極に接続された第1導電形の第4部分と、を有する。そして、前記セル領域から前記終端領域に向かう方向において、前記絶縁部材は、前記第3部分と前記第2部分との間に配置されている。以下、図面を参照しつつ、本発明の実施形態について説明する。先ず、第1の実施形態について説明する。図1は、本実施形態に係る電力用半導体装置を例示する断面図である。図1に示すように、本実施形態に係る電力用半導体装置1においては、中央部にセル領域Rcが設定され、外周部、すなわちセル領域Rcの周囲に、終端領域Rtが設定されている。セル領域Rcはドレイン-ソース間に電流を流す領域であり、終端領域Rtは積極的には電流を流さない領域である。後述するように、セル領域Rcには、縦型のnチャネル形MOSFETが形成されている。電力用半導体装置1においては、例えば金属からなるドレイン電極11が設けられている。ドレイン電極11は、上方から見て、電力用半導体装置1の全領域、すなわち、セル領域Rc及び終端領域Rtの双方に設けられている。ドレイン電極11上の全領域には、シリコン基板10が設けられている。シリコン基板10は、例えば、不純物を含む単結晶のシリコンにより形成された半導体基板である。シリコン基板10の下面はドレイン電極11に接している。セル領域Rcにおけるシリコン基板10上には、例えば金属からなるソース電極12が設けられている。また、終端領域Rtにおけるシリコン基板10上には、例えば金属からなる終端電極13が設けられている。終端電極13はソース電極12から離隔している。終端電極13は、例えば、シリコン基板10を貫通するスルーコンタクト図示せずを介して、ドレイン電極11に接続されている。これにより、電力用半導体装置1の駆動時において、終端電極13にはドレイン電極11と同じ電位が印加される。シリコン基板10の上面10aにおいては、セル領域Rcに複数本のセルトレンチ15が形成されている。また、上面10aにおけるセル領域Rcと終端領域Rtとの境界を含む領域には、1本の終端トレンチ16が形成されている。上方から見て、終端トレンチ16の形状は、シリコン基板10の外縁に沿った枠状である。終端トレンチ16の幅はセルトレンチ15の幅よりも広く、終端トレンチ16の深さはセルトレンチ15の深さよりも深い。すなわち、終端トレンチ16の下端はセルトレンチ15の下端よりも下方に位置している。シリコン基板10においては、概ね、下層側、すなわち、ドレイン基板11側から順に、n形基板21第1部分、n-形エピタキシャル層22第2部分、p形ベース層23第3部分及びn形ソース層24第4部分が積層されている。このうち、n形基板21及びn-形エピタキシャル層22はセル領域Rc及び終端領域Rtの双方に形成されており、p形ベース層23及びn形ソース層24はセル領域Rcのみに形成されている。n形基板21の導電形はn形である。n-形エピタキシャル層22はn形基板21上に配置されている。n-形エピタキシャル層22の導電形もn形であるが、その実効的な不純物濃度は、n形基板21の実効的な不純物濃度よりも低い。n形基板21及びn-形エピタキシャル層22により、ドレイン層が構成されている。p形ベース層23はセル領域Rcにおけるn-形エピタキシャル層22上に設けられており、その導電形はp形である。p形ベース層23は、終端トレンチ16の外側、すなわち、終端領域Rtには形成されていない。n形ソース層24はp形ベース層23上に選択的に設けられており、その導電形はn形である。n形ソース層24の実効的な不純物濃度は、n-形エピタキシャル層22の実効的な不純物濃度よりも高い。なお、本明細書において実効的な不純物濃度とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、ドナーとアクセプタの相殺分を除いた分の濃度をいう。シリコン基板10の下面には、n形基板21が露出している。これにより、n形基板21はドレイン電極11に接続されている。また、セル領域Rcにおけるシリコン基板10の上面10aには、p形ベース層23及びn形ソース層24が露出している。これにより、p形ベース層23及びn形ソース層24はソース電極12に接続されている。更に、終端領域Rtにおけるシリコン基板10の上面には、n-形エピタキシャル層22が露出している。このため、n-形エピタキシャル層22は終端電極13に接続されている。セルトレンチ15の内面上には、絶縁性材料、例えばシリコン酸化物からなるゲート絶縁膜31が形成されている。また、セルトレンチ15の内部には、導電性材料、例えば不純物が導入されたポリシリコンからなるゲート電極32が設けられている。ゲート電極32はゲート絶縁膜31によってシリコン基板10から離隔されている。セルトレンチ15はp形ベース層23を貫通し、n-形エピタキシャル層22の内部に到達している。従って、n-形エピタキシャル層22及びp形ベース層23はゲート絶縁膜31に接している。また、n形ソース層24もゲート絶縁膜31に接している。シリコン基板10とソース電極12との間におけるゲート電極32の直上域には、絶縁膜33が設けられている。これにより、ゲート電極32は、絶縁膜33によってソース電極12から絶縁されている。このような構成により、セル領域Rcにおいては、n形基板21及びn-形エピタキシャル層22ドレイン層、p形ベース層23、n形ソース層24、ゲート絶縁膜31並びにゲート電極32により、縦型のnチャネル形MOSFET40が形成されている。一方、終端トレンチ16の内部の全体又はほぼ全体には、絶縁部材36が埋め込まれている。絶縁部材36は誘電率が低い絶縁性材料によって形成されており、例えば、シリコン酸化物によって形成されている。終端トレンチ16は、n-形エピタキシャル層22を貫通し、n形基板21の上層部分に到達している。すなわち、終端トレンチ16の下端はn形基板21内に位置している。これにより、絶縁部材36のセル領域Rc側の側面は、n形基板21、n-形エピタキシャル層22及びp形ベース層23に接している。一方、絶縁部材36の終端領域Rt側の側面は、n形基板21及びn-形エピタキシャル層22に接している。従って、セル領域Rcから終端領域Rtに向かう方向において、絶縁部材36は、p形ベース層23とn-形エピタキシャル層22との間に配置されている。また、上方から見て、ソース電極12は絶縁部材36におけるセル領域Rc側の部分と重なっており、終端電極13は絶縁部材36における終端領域Rt側の部分と重なっている。絶縁部材36の直上域におけるソース電極12と終端電極13との距離Lは、ソース電極12と終端電極13との間の耐圧を得るために十分な距離となっている。ソース電極12と終端電極13との間の耐圧は、セル領域Rcにおけるドレイン電極11とソース電極12との間の耐圧よりも高い。絶縁部材36を形成する材料の破壊電界をVBV/cmとし、ドレイン電極11とソース電極12の間に印加する電圧をVDVとし、安全係数をαとするとき、距離Lcmは下記数式1によって算出することができる。Lcm=α×VDV/VBV/cm1例えば、絶縁材料36をシリコン酸化物によって形成する場合、シリコン酸化物の破壊電界VBは5~8×106V/cm程度であるから、破壊電界VBを7×106V/cmとし、電圧VDを40Vとし、安全係数αを2とすると、上記数式1より、距離Lは約114nmナノメートルとなる。次に、本実施形態に係る電力用半導体装置1の動作について説明する。ドレイン電極11とソース電極12との間に、所定の電圧VDを供給する。このとき、ドレイン電極11にはソース電極12よりも高い電位を印加する。すなわち、ソース電極12には低電位、例えば0Vを印加し、ドレイン電極11には高電位、例えば40Vを印加する。これにより、終端電極13にもドレイン電極11と同じ高電位が印加される。このとき、n形基板21はドレイン電極11に接続されているため高電位ドレイン電位となり、n-形エピタキシャル層22における終端領域Rtに配置された部分も終端電極13に接続されているため高電位ドレイン電位となる。一方、p形ベース層23及びn形ソース層24はソース電極12に接続されているため、低電位ソース電位となる。この状態において、ゲート電極32にnチャネル形MOSFET40の閾値よりも低い電位を印加すると、セル領域Rcにおけるn-形エピタキシャル層22とp形ベース層23との界面から、主にn-形エピタキシャル層22内に向かって空乏層が延び、nチャネル形MOSFET40がオフ状態となる。ここで、本実施形態の比較例について説明する。図2は、本比較例に係る電力用半導体装置を例示する断面図である。図2に示すように、本比較例に係る電力用半導体装置101においては、終端構造がフィールドプレート構造となっている。すなわち、装置101においては、前述の第1の実施形態に係る装置1図1参照とは異なり、終端トレンチ16及び絶縁部材36が設けられていない。その代わりに、装置101においては、終端領域Rtにおいて、シリコン基板10上にフィールドプレート絶縁膜111が設けられており、ソース電極112の端部はフィールドプレート絶縁膜111の一部の上に乗り上げている。図3aは、本比較例に係る電力用半導体装置内の電位分布を例示する図であり、bは第1の実施形態に係る電力用半導体装置内の電位分布を例示する図である。図3aに示すように、比較例に係る電力用半導体装置101においては、空乏層図示せずは最終端に位置するセルトレンチ15から外側に向かって伸びる。これにより、等電位面Aは、n-形エピタキシャル層22内において、n-形エピタキシャル層22と、p形ベース層23及びフィールドプレート絶縁膜111との界面に沿って形成される。このため、電界強度が最も高くなる点B、すなわち、等電位面Aの間隔が最も短くなる点は、n-形エピタキシャル層22に位置する。一方、図3bに示すように、第1の実施形態に係る電力用半導体装置1においては、終端電極13の存在により、終端領域Rtにおいてn-形エピタキシャル層22の電位がドレイン電極11と同じ高電位ドレイン電位となる。また、終端領域Rtにはp形ベース層23が存在しないため、空乏層が終端トレンチ16よりも外側に伸びることがない。この結果、等電位面Aは、ドレイン電位となるn形基板21全体及びn-形エピタキシャル層22における終端領域Rt図1参照に配置された部分と、ソース電位となるp形ベース層23との間において、n-形エピタキシャル層22及び絶縁部材36の内部に形成される。そして、n-形エピタキシャル層22内においては、等電位面Aはシリコン基板10の下面に対してほぼ平行となり、絶縁部材36内においては、等電位面Aはシリコン基板10の下面に対してほぼ平行な方向から、シリコン基板10の下面に対してほぼ垂直な方向に湾曲する。これにより、電界強度が最も高くなる点Bは、絶縁部材36内に位置する。このように、比較例においては、点Bはn-形エピタキシャル層22に位置し、第1の実施形態においては、点Bは絶縁部材36内に位置する。そして、n-形エピタキシャル層22は半導体材料、例えばシリコンによって形成されており、そのアバランシェ耐量は2~3×105V/cm程度である。一方、絶縁部材36は絶縁性材料、例えばシリコン酸化物によって形成されており、その破壊電界は5~8×106V/cm程度であり、シリコンのアバランシェ耐量の数十倍である。このため、第1の実施形態によれば、点Bを絶縁部材36内に位置させることにより、高い終端耐圧を実現することができる。また、上記数式1より、破壊電界VBが高いほど、ソース-ドレイン間の距離Lは短くなる。本実施形態によれば、点Bを破壊強度が高い絶縁部材36内に配置することにより、距離Lを短くすることができる。この結果、終端領域Rtの幅を狭くし、その分、セル領域Rcの面積を増やすことができる。従って、電力用半導体装置1のオン抵抗を低減することができる。更に、第1の実施形態においては、終端トレンチ16の下端をn形基板21内に位置させ、絶縁部材36をn形基板21内の位置まで到達させている。これにより、n形基板21と絶縁部材36との間からn-形エピタキシャル層22を排除し、電界強度が最も高くなる点Bを確実に絶縁部材36内に位置させることができる。なお、終端トレンチ16の下端はn-形エピタキシャル層22内に位置していてもよい。次に、第2の実施形態について説明する。図4は、本実施形態に係る電力用半導体装置を例示する断面図である。図4に示すように、本実施形態に係る電力用半導体装置2は、前述の第1の実施形態に係る電力用半導体装置1図1参照と比較して、シリコン基板10上に終端電極13が設けられていない点、終端トレンチ16内に終端電極43が設けられている点、及び、セルトレンチ15内におけるゲート電極32の下方に埋込電極44が設けられている点が異なっている。以下、詳細に説明する。電力用半導体装置2においては、絶縁部材36は、終端トレンチ16の内部全体を埋め込んではおらず、終端トレンチ16の内面に沿って配置されている。但し、絶縁部材36の厚さは、ゲート絶縁膜31の膜厚よりも厚い。そして、終端トレンチ16内の中央部には、終端電極43が埋め込まれている。終端電極43は、導電性材料、例えば、不純物が導入されたポリシリコンによって形成されている。また、終端電極43は、絶縁部材36によってシリコン基板10から離隔されている。終端電極43には、ドレイン電極11と同じ電位ドレイン電位、ソース電極12と同じ電位ソース電位及びゲート電極32と同じ電位ゲート電位のうち、いずれの電位が印加されてもよく、これらの電位が切り替えて印加されてもよい。また、セルトレンチ15の下端はn形基板21内に到達しており、セルトレンチ15内におけるp形ベース層23によって囲まれた部分にはゲート電極32が配置されており、セルトレンチ15内におけるn-形エピタキシャル層22によって囲まれた部分には埋込電極44が配置されている。埋込電極44は導電性材料、例えば、不純物が導入されたポリシリコンによって形成されており、電力用半導体装置2が駆動する際には、ソース電極12と同じ電位が印加される。本実施形態における上記以外の構成は、前述の第1の実施形態と同様である。すなわち、本実施形態においても、少なくとも終端トレンチ16の下端は、n形基板21内に到達している。また、p形ベース層23は、終端トレンチ16よりも外側、すなわち、終端領域Rtには形成されていない。なお、セルトレンチ15の下端はn形基板21内に到達しておらず、n-形エピタキシャル層22内に位置していてもよい。また、埋込電極44は設けられていなくてもよい。次に、本実施形態に係る電力用半導体装置2の動作について説明する。図5は、本実施形態に係る電力用半導体装置内の電位分布を例示する図であり、aは終端電極にソース電位が印加された場合を示し、bは終端電極にゲート電位が印加された場合を示し、cは終端電極にドレイン電位が印加された場合を示す。図5aに示すように、終端電極43にソース電位が印加された場合には、等電位面Aは、ソース電位となるp形ベース層23及び終端電極43と、ドレイン電位となるn形基板21全体及びn-形エピタキシャル層22における終端領域Rtに配置された部分との間に形成される。この結果、電界強度が最も高い点Bは、n-形エピタキシャル層22における終端領域Rtに配置された部分と終端電極43との間に位置し、従って、絶縁部材36における終端領域Rt側の部分内に位置する。これにより、前述の第1の実施形態と同様な理由により、終端耐圧が向上する。図5bに示すように、終端電極43にゲート電位が印加された場合にも、等電位面Aは、図5aに示した場合と同様の位置に形成される。通常、セル領域Rcのnチャネル形MOSFETをオフ状態とする場合には、ゲート電極32には、ソース電位とほぼ等しい電位、例えば0Vを印加するからである。この結果、点Bは絶縁部材36における終端領域Rt側の部分内に位置する。これにより、終端耐圧が向上する。図5cに示すように、終端電極43にドレイン電位が印加された場合には、等電位面Aは、ソース電位となるp形ベース層23と、ドレイン電位となるn形基板21及び終端電極43との間に形成される。この結果、電界強度が最も高い点Bは、終端電極43とp形ベース層23との間に位置し、従って、絶縁部材36におけるセル領域Rc側の部分内に位置する。これにより、終端耐圧が向上する。このように、本実施形態においても、前述の第1の実施形態と同様に、電界強度が最も高い点Bを絶縁部材36内に位置させることにより、終端耐圧を向上させることができる。また、終端領域Rtの幅を縮小し、その分、セル領域Rcの面積を増加させることができ、オン抵抗を低減することができる。以上説明した実施形態によれば、終端領域の耐圧が高い電力用半導体装置を実現することができる。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。