"外部クロック信号を装置内部に取り込んだ内部クロック信号と、前記外部クロック信号に遅延同期させた遅延同期クロック信号とに基づき、データの出力を制御する制御信号を生成する回路を備え、前記回路が、前記内部クロック信号を分周した複数の第1のクロック信号と、前記遅延同期クロック信号を分周した複数の第2のクロック信号とに基づき、前記制御信号を生成する半導体装置。前記回路が、前記外部クロック信号を受け取り、前記内部クロック信号を生成する第1のクロック発生回路と、前記内部クロック信号を分周し、互いに位相が1周期相当離間している前記複数の第1のクロック信号を生成する第1の分周回路と、前記外部クロック信号を受け取り、前記外部クロック信号を可変遅延素子で遅延させて前記遅延同期クロック信号を出力し、前記遅延同期クロック信号を遅延させた第3のクロック信号と前記外部クロック信号の位相が一致するように前記可変遅延素子の遅延時間を調整する遅延同期回路と、前記複数の第1のクロック信号と前記第3のクロック信号とを受け取り、前記複数の第1のクロック信号の各々と前記第3のクロック信号との位相関係を判別し、前記判別の結果に応じて、前記複数の第1のクロック信号の順序の入れ替えを行い、複数の第1の調整クロック信号を出力する調整回路と、前記遅延同期クロック信号を分周し、前記複数の第2のクロック信号を生成する第2の分周回路と、前記複数の第4のクロック信号のうちの1つと、前記複数の第2のクロック信号のうちの前記複数の第1の調整クロック信号の1つに対応する1つと、データ出力を指示する内部コマンド信号と、の論理演算に基づき、第1の出力制御信号を生成し、前記第1の出力制御信号から、複数のデータの出力を制御する複数の制御信号を生成する制御回路と、を備える、請求項1記載の半導体装置。前記遅延同期回路は、前記外部クロック信号と前記第3のクロック信号との位相が一致する前のアンロック状態と、前記外部クロック信号と前記第3のクロック信号との位相が一致したロック状態とを含み、前記調整回路は、前記遅延同期回路が前記ロック状態の時に、前記複数の第1のクロック信号の各々と前記第3のクロック信号との前記位相関係の判別を実行する、請求項2記載の半導体装置。前記第1の分周回路は、前記内部クロック信号をn分周しnは2以上の整数、前記内部クロック信号のn倍周期であり、互いに位相が1周期相当離間しているn相の前記複数の第1のクロック信号を生成し、前記第2の分周回路は、前記遅延同期クロック信号を前記n分周し、前記遅延同期クロック信号のn倍周期であるn相の前記複数の2のクロック信号を生成する、請求項3記載の半導体装置。前記調整回路は、前記遅延同期クロック信号に関して、前記複数の第1のクロック信号の各々のクロックパルスの順序が前記遅延同期クロック信号を基点として第1相から第n相まで時間的に正順であるか否か判断し、正順でない場合に、前記複数の第1のクロック信号の順序を入れ替え、前記遅延同期クロック信号を基点として各々のクロックパルスが第1相から第n相まで時間的に正順に並んだ前記複数の第1の調整クロック信号を出力する、請求項4記載の半導体装置。前記第1の分周回路が、前記内部クロック信号を2分周し、前記内部クロック信号の2倍周期の2相の前記第1のクロック信号を生成し、前記調整回路が、前記遅延同期回路でのロック時に出力される前記第3のクロック信号を入力し、前記2相の第1のクロック信号との位相を比較し、前記第3のクロック信号に関して前記2相の第1のクロック信号の第1相のクロックパルスが第2相のクロックパルスよりも位相が先んじている状態の正相、あるいは、前記第3のクロック信号に関して前記第1相のクロックパルスが前記第2相のクロックパルスよりも位相が遅れた状態の逆相のいずれの位相関係であるかを判断し、正相の場合、前記第1、第2相の第1のクロック信号を第1、第2相の第1の調整クロック信号として出力し、逆相の場合、前記第1、第2相の第1のクロック信号を入れ替えて第2、第1相の第1のクロック信号を第1、第2相の第1の調整クロック信号として出力し、前記第2の分周回路が、前記遅延同期回路から出力される前記遅延同期クロック信号を分周し、前記遅延同期クロック信号の2倍周期であり、互いに位相が1周期相当離間している2相の前記第2のクロック信号を生成し、前記制御回路が、前記調整回路から出力される前記第1相の第1の調整クロック信号と、前記第2の分周回路から出力される第1相の第2のクロック信号と、前記内部コマンド信号との論理演算を行う第1の論理回路と、前記調整回路から出力される前記第2相の第1の調整クロック信号と、前記第2の分周回路から出力される第2相の第2のクロック信号と、前記内部コマンド信号との論理演算を行う第2の論理回路と、前記第1及び第2の論理回路の出力信号を合成し前記第1の出力制御信号を出力する第3の論理回路と、を備え、前記第1の出力制御信号から、複数のデータを少なくとも偶数番目、奇数番目に対応するデータの出力を制御するための第2、第3の出力制御信号を生成する、請求項5記載の半導体装置。前記調整回路が、前記第3のクロック信号を前記第1相の第1のクロック信号でサンプルする第1のサンプル回路と、前記第3のクロック信号を前記第2相の第1のクロック信号でサンプルする第2のサンプル回路と、前記第1、第2のサンプル回路の出力結果に基づき、前記正相であるか前記逆相を判別して出力する回路と、を備えた位相比較回路と、前記正相の場合、前記第1、第2相の第1のクロック信号のパルス幅の後縁側を拡延した信号を、それぞれ前記第1、第2相の第1の調整クロック信号として出力し、前記逆相の場合、前記第1、第2相の第1のクロック信号を入れ替え、前記第2、第1相の第1のクロック信号のパルス幅の後縁側を拡延した信号を、それぞれ前記1、第2相の第1の調整クロック信号としてクロス出力する切替回路と、を備えた請求項6記載の半導体装置。前記回路が、前記外部クロック信号を受ける第1の回路と、前記第1の回路から出力されるクロック信号を分周し、互いに位相が前記外部クロック信号の1周期相当離間している前記複数の第1のクロック信号を生成する第1の分周回路と、前記第1の回路からの前記クロック信号と前記複数の第1のクロック信号の1つとを切り替えるクロック切替回路と、前記クロック切替回路からのクロック信号を受け取り、前記クロック信号を可変遅延素子で遅延させた遅延同期クロック信号を出力し、前記遅延同期クロック信号を遅延させた第3のクロック信号と前記クロック切替回路からのクロック信号の位相が一致するように前記可変遅延素子の遅延時間を制御する遅延同期回路と、前記遅延同期回路から出力される、前記外部クロック信号の所定倍周期の前記第3のクロック信号と、前記第1の分周回路から出力される前記第1相の第1のクロック信号の位相を比較し、正相、逆相の判定を行う位相比較回路と、前記位相比較回路からの位相比較結果が逆相である場合に、前記複数の第1のクロック信号の入れ替えを行い複数の第1の調整クロック信号として出力し、前記位相比較結果が正相である場合に前記複数の第1のクロック信号を複数の第1の調整クロック信号として出力する調整回路と、前記遅延同期回路から出力される前記遅延同期クロック信号を分周し、互いに位相が1周期相当離間している複数の第2のクロック信号を生成する第2の分周回路と、前記複数の第1の調整クロック信号のうちの1つと、前記第2の分周回路からの前記複数の第2のクロック信号のうちの前記第1の調整クロック信号のうちの1つに対応する1つと、データ出力を指示する内部コマンド信号との論理演算に基づき、第1の出力制御信号を生成し、前記第1の出力制御信号から、複数のデータの出力を制御する複数の制御信号を生成する制御回路と、を備え、前記遅延同期回路から出力される、前記遅延同期回路がロック状態であることを示す制御信号により、前記クロック切替回路は、前記複数の第1のクロック信号の1つを、前記遅延同期回路に供給するように切替え、前記遅延同期回路からは、前記第1のクロック信号の1つに対応した前記第3のクロック信号が出力され、前記所定倍周期の前記第3のクロック信号は、前記位相比較回路に入力されて前記第1相の第1のクロック信号と位相比較され、前記位相比較回路での位相比較ののち、所定のタイミングで、前記クロック切替回路は、前記第1の回路からの前記クロック信号を前記遅延同期回路に入力する、請求項1記載の半導体装置。前記第1の分周回路は、前記第1の回路から出力されるクロック信号をn分周しnは2以上の整数、前記内部クロック信号のn倍周期であり、互いに位相が1周期相当離間しているn相の前記複数の第1のクロック信号を生成し、前記第2の分周回路は、前記遅延同期クロック信号を前記n分周し、前記遅延同期クロック信号のn倍周期であるn相の前記複数の2のクロック信号を生成する、請求項8記載の半導体装置。前記調整回路は、前記位相比較回路からの位相比較結果が逆相である場合に、前記複数の第1のクロック信号の順序を入れ替え、第1相から第n相まで時間的に正順に並んだ前記複数の第1の調整クロック信号を出力する、請求項9記載の半導体装置。前記第1の分周回路からの前記n相の第1のクロック信号を受け、n相の第1のクロック信号のクロックパルスのタイミング波形を調整し、前記調整回路に対して、前記n相の第1のクロック信号として供給する回路をさらに備えている請求項10記載の半導体装置。前記第1の分周回路が、前記第1の回路からの前記クロック信号を2分周し、前記外部クロック信号の2倍周期の2相の第1のクロック信号を生成し、前記位相比較回路が、前記遅延同期回路から2倍周期の第3のクロック信号を入力し、前記第1の分周回路から前記第1相の第1のクロック信号との位相関係を判別し、前記調整回路が、前記位相比較回路での比較結果が正相の場合、前記第1、第2相の第1のクロック信号を、第1、第2相の前記第1の調整クロック信号として出力し、逆相の場合、前記第1、第2相のクロック信号を入れ替えて、第2、第1相の第1のクロック信号を、第1、第2相の前記第1の調整クロック信号として出力し、前記第2の分周回路が、前記遅延同期回路から出力される前記遅延同期クロック信号を2分周し、前記遅延同期クロック信号の2倍周期の2相の第2のクロック信号を生成し、前記制御回路が、前記調整回路から出力される前記第1相の第1の調整クロック信号と、前記第2の分周回路から出力される第1相の第2のクロック信号と、前記内部コマンド信号との論理演算を行う第1の論理回路と、前記調整回路から出力される前記第2相の第1の調整クロック信号と、前記第2の分周回路から出力される第2相の第2のクロック信号と、前記内部コマンド信号との論理演算を行う第2の論理回路と、前記第1及び第2の論理回路の出力信号を合成し前記第1の出力制御信号を出力する第3の論理回路と、を備え、前記第1の出力制御信号から、複数のデータを少なくとも偶数番目、奇数番目に対応するデータの出力を制御するための第2、第3の出力制御信号を生成する、請求項8又は11記載の半導体装置。前記第1の分周回路から前記第1相の第1のクロック信号を受け、前記クロック切替回路に供給するクロック制御回路を備え、前記クロック制御回路は、前記遅延同期回路から出力される、前記遅延同期回路がロック状態であることを示す制御信号を受け、前記ロック状態であることを示す制御信号が活性状態から非活性状態となると、前記第2の分周回路に対して、所定の期間、リセット信号を供給し、前記第2の分周回路は、前記リセット信号が解除されたのち、前記n相の第2のクロック信号を出力し前記制御回路に供給する、請求項12記載の半導体装置。入力されたコマンドをデコードするコマンドデコーダでのデコード結果から、データ出力を指示する前記内部コマンド信号を、前記第1のクロック信号に同期して出力する制御ロジック回路を備えた請求項5乃至12のいずれか1項に記載の半導体装置。入力されたコマンドをデコードするコマンドデコーダでのデコード結果から、データ出力を指示する前記内部コマンド信号を、前記外部クロック信号に同期した装置内部のクロック信号に同期して、出力する制御ロジック回路を備えた請求項8乃至13のいずれか1項に記載の半導体装置。外部クロック信号から内部クロック信号を生成する第1のクロック発生回路と、前記内部クロック信号を2分周し、前記内部クロック信号の2倍周期であり、互いに位相が1周期相当離間している2相の第1のクロック信号を生成する第1の分周回路と、前記外部クロック信号を入力信号として受け、前記入力信号を可変遅延素子で遅延させて遅延同期クロック信号を出力し、前記遅延同期クロック信号を遅延させた第3のクロック信号と前記入力信号の位相が一致するように前記可変遅延素子の遅延時間を制御する遅延同期回路と、前記遅延同期回路でロックした時の前記第3のクロック信号と、前記2相の第1のクロック信号の位相関係を判別し、前記第3のクロック信号に関して前記2相の第1のクロック信号の第1相のクロックパルスが第2相のクロックパルスよりも位相が先んじている状態の正相、あるいは、前記第3のクロック信号に関して前記第1相のクロックパルスが前記第2相のクロックパルスよりも位相が遅れた状態の逆相のいずれの位相関係であるかを判断し、正相の場合、前記第1、第2相の第1のクロック信号を第1、第2相の第1の調整クロック信号として出力し、逆相の場合、前記第2、第1相の第1のクロック信号を、第1、第2相の第1の調整クロック信号として出力する調整回路と、前記遅延同期回路からの前記遅延同期クロック信号を2分周し、前記遅延同期クロック信号の2倍周期であり、互いに位相が1周期相当離間している2相の第2のクロック信号を生成する第2の分周回路と、入力されたコマンドをデコードするコマンドデコーダでのデコード結果から、前記第1のクロック信号に同期してデータ出力を指示する内部コマンド信号を、前記第1のクロック信号に同期して出力する制御ロジック回路と、前記調整回路から出力される前記第1相の第1の調整クロック信号と、前記第2の分周回路から出力される第1相の第2のクロック信号と、前記内部コマンド信号との論理演算を行う第1の論理回路と、前記調整回路から出力される前記第2相の第1の調整クロック信号と、前記第2の分周回路から出力される第2相の第2のクロック信号と、前記内部コマンド信号との論理演算を行う第2の論理回路と、前記第1及び第2の論理回路の出力信号を合成し前記第1の出力制御信号を出力する第3の論理回路と、を含み、前記第1の出力制御信号から、複数のデータを少なくとも偶数番目、奇数番目に対応するデータの出力を制御するための第2、第3の出力制御信号を生成する制御回路と、を備えた、半導体装置。外部クロック信号を入力する第1の回路と、前記第1の回路からのクロック信号を2分周し、前記外部クロック信号の2倍周期であり、互いに位相が1周期相当離間している2相の第1のクロック信号を生成する第1の分周回路と、前記第1の回路からの前記クロック信号と第1相の第1のクロック信号を切り替えるクロック切替回路と、前記第1の回路からの前記クロック信号を入力信号として受け、前記入力信号を可変遅延素子で遅延させて遅延同期クロック信号を出力し、前記遅延同期クロック信号を遅延させた第3のクロック信号と前記入力信号の位相が一致するように前記可変遅延素子の遅延時間を制御する遅延同期回路と、前記遅延同期回路からロック時に出力される、2倍周期の前記第3のクロック信号と、前記第1の分周回路から出力される前記第1相の第1のクロック信号の位相を比較し、正相、逆相の判定を行う位相比較回路と、前記位相比較回路からの位相比較結果が正相の場合、前記第1、第2相の第1のクロック信号のパルス幅の後縁側を拡延した信号を、それぞれ前記第1、第2相の第1の調整クロック信号として出力し、前記逆相の場合、前記第1、第2相の第1のクロック信号を入れ替え、前記第2、第1相の第1のクロック信号のパルス幅の後縁側を拡延した信号を、それぞれ前記第1、第2相の第1の調整クロック信号として出力する調整回路と、前記遅延同期回路からの遅延同期クロック信号を2分周し、前記遅延同期クロック信号の2倍周期であり、互いに位相が1周期相当離間している2相の第2のクロック信号を生成する第2の分周回路と、入力されたコマンドをデコードするコマンドデコーダでのデコード結果から、データ出力を指示する前記内部コマンド信号を、前記外部クロック信号に同期した装置内部のクロック信号に同期して、出力する制御ロジック回路と、前記調整回路から出力される前記第1相の第1の調整クロック信号と、前記第2の分周回路から出力される第1相の第2のクロック信号と、前記内部コマンド信号との論理演算を行う第1の論理回路と、前記調整回路から出力される前記第2相の第1の調整クロック信号と、前記第2の分周回路から出力される第2相の第2のクロック信号と、前記内部コマンド信号との論理演算を行う第2の論理回路と、前記第1及び第2の論理回路の出力信号を合成し前記第1の出力制御信号を出力する第3の論理回路と、を含み、前記第1の出力制御信号から、複数のデータを少なくとも偶数番目、奇数番目に対応するデータの出力を制御するための第2、第3の出力制御信号を生成する制御回路と、を備え、前記遅延同期回路から出力される、前記遅延同期回路がロック状態であることを示す制御信号により、前記クロック切替回路は、前記第1相の第1のクロック信号を、前記遅延同期回路に供給するように切替え、前記遅延同期回路からは、前記第1相の第1のクロック信号に対応した前記2倍周期の第3のクロック信号が出力され、前記2倍周期の第3のクロック信号は前記位相比較回路に入力されて前記第1相の第1のクロック信号と位相比較され、前記位相比較回路での位相比較ののち、所定のタイミングで、前記クロック切替回路は、前記第1の回路からの前記クロック信号を前記遅延同期回路に入力する、半導体装置。前記第1の分周回路から前記第1相の第1のクロック信号を受け、前記クロック切替回路に供給するクロック制御回路を備え、前記クロック制御回路は、前記遅延同期回路から出力される、前記遅延同期回路がロック状態であることを示す制御信号を受け、前記ロック状態であることを示す制御信号が活性状態から非活性状態となると、前記第2の分周回路に対して、所定の期間、リセット信号を供給し、前記第2の分周回路は、前記リセット信号が解除されたのち、前記2相の第2のクロック信号を出力し前記制御回路に供給する、請求項17記載の半導体装置。前記第1の分周回路からの前記n相の第1のクロック信号を受け、前記2相の第1のクロック信号のクロックパルスのタイミングを調整し、前記調整回路に対して、前記2相の第1のクロック信号として供給する回路をさらに備えている請求項17又は18記載の半導体装置。前記遅延同期回路が、データ端子からデータを駆動出力する出力回路のレプリカ回路を備え、前記遅延同期回路から出力される前記遅延同期クロック信号は、前記レプリカ回路に入力され、前記レプリカ回路から前記第3のクロック信号が出力される請求項5乃至19のいずれか1項に半導体装置。複数のセルをアレイ状に備えたメモリセルアレイをさらに備え、前記データがメモリセルアレイからの読み出しデータであり、前記制御回路が、読み出し時のレーテンシを制御する、請求項2乃至20のいずれか1項に半導体装置。以下に、図12の関連技術の本願発明者による分析を与える。DLL100Aからの出力信号LCLK1を調整ディレイ回路91で遅延させたLCLK2と内部クロック信号ICLKとは、それぞれのクロックタイミングにずれが生じる場合がある。この原因は、DQ端子の信号振幅に対応した電源電圧で駆動されるDQレプリカ105Aをループ内に有するDLL100の出力LCLK1を遅延させたLCLK2と、クロック発生回路21からの内部クロック信号ICLK間とで、電源電圧特性、温度特性等に関して、プロセス依存性が異なることによる。また、出力制御回路81Aにおける出力制御、すなわち、OE0の出力制御は、基本的に1クロック周期tCKで行われている。すなわち、制御ロジック回路32からは内部リードコマンド信号RCMDは、内部クロック信号ICLKに同期して出力され、アサートされる期間は1クロック周期1tCK未満とされる。SDRAMDDR3ではtCK=1ns程度となり、タイミングマージンが厳しくなり、タイミング不良が起き易い。例えば電源電圧が低下した場合、DQレプリカ105Aの遅延時間が増大し、DLL100Aの出力信号LCLK1の有効エッジ立ち上がりエッジと外部クロック信号CKの有効エッジ立ち上がりエッジの時間差は拡がる。すなわち、LCLK1の立ち上がりはCKの立ち上がりよりも時間的にさらに先んじる。一方、電源電圧が低下すると、クロック発生回路21から出力される内部クロック信号ICLKの遅延は増大する。ICLKの遅れにより、内部リードコマンドRCMDがアサートするタイミングが遅れる。この結果、出力制御回路81AAND回路において、DLL100Aの出力信号LCLK1を調整ディレイ回路91で遅延させた信号LCLK2のLowからHighへの立ち上がりのタイミングは、時間的に早まり、内部リードコマンド信号RCMDのLowからHighへの立ち上がりのタイミングが遅れ、LCLK2のHigh期間と、RCMDのHigh期間が互いに時間的に重なる幅が狭まるかあるいは、極端に狭まるか、あるいは、時間的に全く重ならないといった事態が生じる。この結果、出力制御回路81AからOE0が正しく出力されず誤動作を起こす。例えばパルス幅が細りひげ状となり、後段回路でセットアップ/ホールドタイムエラーとなるか、あるいは、OE0パルスが出力されず誤動作を招くことになる。さらに、1クロック周期tCKが短くなると、内部リードコマンド信号RCMDのHighパルスの後縁側で、次のサイクルのLCLK2のHighパルスの前縁がタイミング上で重なるといった事態も発生する。この場合、本来出力されるべきでないタイミングで出力制御回路81AからOE0が誤出力されることになる。上記の通り、図12の構成の場合、タイミングマージンが厳しく、出力制御回路からの出力制御信号OE0が本来のタイミングで出力されず誤動作を起こす場合がある。本発明は、上記課題の少なくとも1つの解決を図るために概略以下の構成とされるただし、以下に制限されるものでないことは勿論である。本発明によれば、外部クロック信号を装置内部に取り込んだ内部クロック信号と、前記外部クロック信号に遅延同期させた遅延同期クロック信号とに基づき、データの出力を制御する制御信号を生成する回路を備え、前記回路が、前記内部クロック信号を分周した複数の第1のクロック信号と、前記遅延同期クロック信号を分周した複数の第2のクロック信号とに基づき、前記制御信号を生成する。本発明の側面の1つによれば、前記外部クロック信号を受け取り、前記内部クロック信号を生成する第1のクロック発生回路と、前記内部クロック信号を分周し、互いに位相が1周期相当離間している前記複数の第1のクロック信号を生成する第1の分周回路と、前記外部クロック信号を受け取り、前記外部クロック信号を可変遅延素子で遅延させて前記遅延同期クロック信号を出力し、前記遅延同期クロック信号を遅延させた第3のクロック信号と前記外部クロック信号の位相が一致するように前記可変遅延素子の遅延時間を調整する遅延同期回路と、前記複数の第1のクロック信号と前記第3のクロック信号とを受け取り、前記複数の第1のクロック信号の各々と前記第3のクロック信号との位相関係を判別し、前記判別の結果に応じて、前記複数の第1のクロック信号の順序の入れ替えを行い、複数の第1の調整クロック信号を出力する調整回路と、前記遅延同期クロック信号を分周し、前記複数の第2のクロック信号を生成する第2の分周回路と、前記複数の第4のクロック信号のうちの1つと、前記複数の第2のクロック信号のうちの前記複数の第1の調整クロック信号の1つに対応する1つと、データ出力を指示する内部コマンド信号と、の論理演算に基づき、第1の出力制御信号を生成し、前記第1の出力制御信号から、複数のデータの出力を制御する複数の制御信号を生成する制御回路と、を備えた半導体装置が提供される。本発明の別の側面によれば、前記外部クロック信号を受ける第1の回路と、前記第1の回路から出力されるクロック信号を分周し、互いに位相が前記外部クロック信号の1周期相当離間している前記複数の第1のクロック信号を生成する第1の分周回路と、前記第1の回路からの前記クロック信号と前記複数の第1のクロック信号の1つとを切り替えるクロック切替回路と、前記クロック切替回路からのクロック信号を受け取り、前記クロック信号を可変遅延素子で遅延させた遅延同期クロック信号を出力し、前記遅延同期クロック信号を遅延させた第3のクロック信号と前記クロック切替回路からのクロック信号の位相が一致するように前記可変遅延素子の遅延時間を制御する遅延同期回路と、前記遅延同期回路から出力される、前記外部クロック信号の所定倍周期の前記第3のクロック信号と、前記第1の分周回路から出力される前記第1相の第1のクロック信号の位相を比較し、正相、逆相の判定を行う位相比較回路と、前記位相比較回路からの位相比較結果が逆相である場合に、前記複数の第1のクロック信号の入れ替えを行い複数の第1の調整クロック信号として出力し、前記位相比較結果が正相である場合に前記複数の第1のクロック信号を複数の第1の調整クロック信号として出力する調整回路と、前記遅延同期回路から出力される前記遅延同期クロック信号を分周し、互いに位相が1周期相当離間している複数の第2のクロック信号を生成する第2の分周回路と、前記複数の第1の調整クロック信号のうちの1つと、前記第2の分周回路からの前記複数の第2のクロック信号のうちの前記第1の調整クロック信号のうちの1つに対応する1つと、データ出力を指示する内部コマンド信号との論理演算に基づき、第1の出力制御信号を生成し、前記第1の出力制御信号から、複数のデータの出力を制御する複数の制御信号を生成する制御回路と、を備え、前記遅延同期回路から出力される、前記遅延同期回路がロック状態であることを示す制御信号により、前記クロック切替回路は、前記複数の第1のクロック信号の1つを、前記遅延同期回路に供給するように切替え、前記遅延同期回路からは、前記第1のクロック信号の1つに対応した前記第3のクロック信号が出力され、前記所定倍周期の前記第3のクロック信号は、前記位相比較回路に入力されて前記第1相の第1のクロック信号と位相比較され、前記位相比較回路での位相比較ののち、所定のタイミングで、前記クロック切替回路は、前記第1の回路からの前記クロック信号を前記遅延同期回路に入力する、請求項1記載の半導体装置が提供される。本発明によれば、タイミングマージン等の動作マージンを確保して動作の安定化を図るとともに、高速動作に対応可能としている。本発明によれば、出力制御回路からの出力制御信号が本来のタイミングで出力されずに誤動作を起こすことを回避可能としている。以下では、開示されるいくつかの例示的な実施形態に即して説明する。本発明によれば、関連技術で問題となった、出力制御信号OE0の生成におけるタイミングマージンを拡大させるため、DLLの出力と内部クロック信号から出力制御信号を生成するにあたり、それぞれのクロック信号のn倍周期であり例えばn=2、互いに位相が1周期相当離間しているn相クロック信号を生成し、DLLの出力の分周信号と、内部クロック信号の分周信号に基づき前記制御信号を生成することで、タイミングマージン等の動作マージンを確保して動作の安定化を図り、且つ、高速動作に対応可能としている。そして、内部クロック信号のn倍周期のn相クロック信号の第1乃至第n相のクロックパルスがDLL遅延同期回路のロック時のタイミングに関して時間的に正順であるか、位相の比較を行い、正順でない場合、n相クロック信号の入れ替えを行う。そして、内部クロック信号のn倍周期の前記n相のクロック信号と、DLL出力のn倍周期のn相のクロック信号の対応する相のクロック信号と、データ出力を指示する内部コマンド信号RCMDとの論理演算に基づき、出力制御信号OE0を生成し、この出力制御信号から、複数のデータの出力を制御する複数の制御信号OER、OEFを生成する。好ましい形態の1つによれば,外部クロック信号CK、/CKから内部クロック信号ICLKを生成する第1のクロック発生回路21と、前記内部クロック信号ICLKを2分周し、前記内部クロック信号の2倍周期の2相の第1のクロック信号ICLK1:0第1相と第2相の位相は180度、時間で前記第1のクロック信号の1周期離間しているを生成する第1の分周回路92と、前記外部クロック信号CK、/CKを受けとり、可変遅延素子102で遅延させて遅延同期信号LCLK1を出力し、前記遅延同期信号LCLK1をDQレプリカ105で遅延させた第3のクロック信号と前記外部クロック信号CK、/CKの位相が一致するように前記可変遅延素子102の遅延時間を制御する遅延同期回路100と、前記遅延同期回路100でロックした時の前記第3のクロック信号LCLKDと、前記2相の第1のクロック信号ICLK1:0の位相関係を判別し、前記第3のクロック信号LCLKDに関して、前記2相の第1のクロック信号の第1相、第2相のクロックパルスICLK0、ICLK1の順序が相時間的に正順正相であるか否か判断し、正順正相でない場合逆相の場合に、前記第1相、第2相の第1のクロック信号ICLK0、ICLK1を入れ替え、前記第2相、第1相の第1のクロック信号ICLK1、ICLK0を、調整済みの第1相、第2相の第1のクロック信号第1の調整クロック信号ICLKD1、ICLKD0として出力し、正順の場合、前記第1相、第2相の第1のクロック信号ICLK0、ICLK1を、調整済みの第1相、第2相の第1のクロック信号第1の調整クロック信号ICLKD1、ICLKD0として出力する調整回路93と、前記遅延同期回路100からの前記遅延同期信号LCLK1を2分周し、前記遅延同期信号の2倍周期の2相の第2のクロック信号LCLK21:0第1相と第2相の位相は180度、時間で前記遅延同期信号の1周期離間しているを生成する第2の分周回路94と、前記調整回路93から出力される調整済みの第1相の第1のクロック信号第1の調整クロック信号ICLKD0と、前記第2の分周回路94から出力される第1相の第2のクロック信号LCLK20と、前記内部コマンド信号RCMDとの論理演算を行う第1の論理回路AND1と、前記調整回路93から出力される調整済みの前記第2相の第1のクロック信号第1の調整クロック信号ICLKD1と、前記第2の分周回路94から出力される第2相の第2のクロック信号LCLK21と、前記内部コマンド信号RCMDとの論理演算を行う第2の論理回路AND2と、前記第1及び第2の論理回路の出力信号を合成し前記第1の出力制御信号OE0を出力する第3の論理回路ORと、を備え、前記第1の出力制御信号OE0から、複数のデータを少なくとも偶数番目、奇数番目に対応するデータの出力を制御するための第2、第3の出力制御信号OER、OEFを生成する制御回路80を備えている。上記は好ましい形態の1つであり、かかる構成に制限されるものでなく、2倍周期の2相のクロックをn倍周期n相クロック例えばn=4等としてもよいことは勿論である。好ましい形態の1つによれば,外部クロック信号CK、/CKを受け取る第1の回路110と、前記第1の回路110からのクロック信号を2分周し前記外部クロック信号の2倍周期の2相の第1のクロック信号CK1:0第1相と第2相の位相は180度、時間で前記第1のクロック信号の1周期離間しているを生成する第1の分周回路113と、前記第1の回路110から出力されるクロック信号と第1相の第1のクロック信号CK0を切り替えるクロック切替回路111と、前記クロック切替回路111から出力されるクロック信号を受け、クロック信信号を可変遅延素子で遅延させて遅延同期信号LCLK1を出力し、前記遅延同期信号をDQレプリカで遅延させた第3のクロック信号と前記入力信号の位相が一致するように前記可変遅延素子の遅延時間を制御する遅延同期回路100Bと、前記遅延同期回路100Bからロック時に出力される、2倍周期の前記第3のクロック信号LCLK_DIVIDEと、前記第1の分周回路113から出力される前記第1相の第1のクロック信号CK0の位相を比較し、正相、逆相の判定を行う位相比較回路114と、前記位相比較回路114からの位相比較結果にしたがって、正相の場合に、第1相、第2相の第1のクロック信号ICLK0、ICLK1を、調整済みの第1相、第2相の第1のクロック信号第1の調整クロック信号ICLKD0、ICLK1として出力し、逆相の場合に、第1相、第2相の第1のクロック信号ICLK0、ICLK1の入れ替えを行って、第2相、第1相の第1のクロック信号ICLK1、ICLK0を、第1相、第2相の第1のクロック信号第1の調整クロック信号ICLKD0、ICLK1として出力する調整回路116と、前記遅延同期回路100Bからの遅延同期信号LCLK1を分周し、前記遅延同期信号の2倍周期のn相の第2のクロック信号LCLK21:0第1相と第2相の位相は180度、時間で前記遅延同期信号の1周期離間しているを生成する第2の分周回路118と、を備えている。制御回路80は、前記調整回路116から出力される調整済みの前記第1相の第1のクロック信号第1の調整クロック信号ICLKD0と、前記第2の分周回路118から出力される第1相の第2のクロック信号LCLK20と、前記内部コマンド信号RCMDとの論理演算を行う第1の論理回路AND1と、前記調整回路116から出力される調整済みの前記第2相の第1のクロック信号第1の調整クロック信号ICLKD1と、前記第2の分周回路118から出力される第2相の第2のクロック信号LCLK21と、前記内部コマンド信号RCMDとの論理演算を行う第2の論理回路AND2と前記第1及び第2の論理回路の出力信号を合成し前記第1の出力制御信号OE0を出力する第3の論理回路ORを備え、前記第1の出力制御信号から、複数のデータを少なくとも偶数番目、奇数番目に対応するデータの出力を制御するための第2、第3の出力制御信号OER、OEFを生成する。前記遅延同期回路100Bから出力される、前記遅延同期回路がロック状態であることを示す制御信号LCLKSにより、前記クロック切替回路111は、前記第1相の第1のクロック信号CK0を、前記遅延同期回路100Bに供給するように切替え、前記遅延同期回路100Bからは、前記第1相の第1のクロック信号CK0に対応した2倍周期の第3のクロック信号LCLK_DIVIDEが出力され、前記2倍周期の第3のクロック信号LCLK_DIVIDEは前記位相比較回路114に入力されて前記第1相の第1のクロック信号CK0と位相比較され、前記位相比較回路114での位相比較ののち、所定のタイミングで、前記クロック切替回路111は、前記第1の回路110からの前記第1のクロック信号を前記遅延同期回路100Bに入力する。さらに、前記第1の分周回路113の出力を受け、前記クロック切替回路111に供給するクロック制御回路112を備え、前記遅延同期回路100Bからロック時に出力される制御信号LCLKSを受け、前記制御信号LCLKSが活性状態から非活性状態となると、前記クロック制御回路112は前記第2の分周回路118にリセット信号RST_DIVIDEを供給し、前記第2の分周回路118は、予め定められた所定サイクルののち、2倍周期の2相の第2のクロック信号LCLK21:0を出力する。上記は形態の1つであり、かかる構成に制限されるものでなく、2倍周期の2相のクロックをn倍周期n相クロック例えばn=4等としてもよいことは勿論である。<実施形態1>図1は、本発明の一実施形態の同期式半導体メモリの全体構成を示す図である。図1において、図12の構成要素と同一又は同等のものには同一の参照番号が付されている。図1を参照すると、DLL100に関連して、ICLKを分周する分周回路ICLK分周回路という92と、ICLK調整回路93と、LCLK分周回路94を備えている。出力レーテンシ制御回路81は、ICLK調整回路93の出力とLCLK分周回路94の出力と内部リードコマンド信号RCMDとを入力し出力制御信号OE0をレーテンシ制御部82に出力する出力制御回路81を備えている。その他の構成は、実質的に図12の構成と同一である。このため、以下では、図12との相違点について説明し、同一部の説明は重複を回避するため適宜省略する。図1を参照すると、本実施形態において、DLL100において、遅延制御カウンタ103は、位相検知回路104における相補の外部クロック信号CK、/CKとDQレプリカ105の出力信号の比較結果アップ/ダウンを受け、カウント値をアップ又はダウンするカウンタを備えている。外部クロック信号CK、/CKとDQレプリカ105の出力信号の位相例えばCKの立ち上がりエッジとDQレプリカ105の出力信号の立ち上がりエッジの位相が一致し、ロック状態となると、遅延制御カウンタ103は、ロック完了ロック状態を示す制御信号LCLKSを活性化して例えばHighに設定出力する。なお、DLL100がロックすると、位相検知回路104での比較結果に基づき、遅延制御カウンタ103では、アップ/ダウンを繰り返し平滑化平均化すると一定の値となる。遅延制御カウンタ103は、この状態を検出し、制御信号LCLKSを活性化させる。DQリプリカ105は、制御信号LCLKSを受け、LCLKSが非活性状態のときDLL100がアンロック状態、DQリプリカ105の出力を、位相検知回路104に供給し、LCLKSが活性状態のときDLL100がロック状態、DQリプリカ105の出力を、DLL外部のICLK調整回路93に、LCLKDとして供給する切替えを行う。DLL100がアンロック状態のとき、DLL100は、位相検知回路104でCKとDQレプリカ105の出力信号の位相を比較し、位相が一致するように、遅延素子102の帰還制御が行われる。DLL100がロック状態のとき、すなわち、LCLKSが活性状態のとき、DQリプリカ105の出力は位相検知回路104には供給されないようにしてもよい。このとき、遅延制御カウンタ103のカウント値は、ロック完了時におけるカウント値に固定され、この結果、遅延素子102の遅延時間はロック完了時の遅延時間に固定される。LCLKSが活性状態のとき、DQリプリカ105の出力LCLKDはDLL外部のICLK調整回路93に供給される。さらに、DQレプリカ105は、LCLKSが活性状態となると、リスタート信号リセット信号RSTBLowで活性状態、Highで非活性状態をICLK調整回路93に出力する。なお、回路面積等は増大するがDQレプリカを2個備え、第1のDQレプリカの出力は位相検知回路104に、第2のDQレプリカの出力は、ロック完了時、ICLK調整回路93に供給する構成としてもよい。本実施形態において、ICLK分周回路92は、クロック発生回路21で生成された内部クロック信号ICLKを2分周し、ICLKの2倍周期の2相のクロック信号ICLK0、ICLK1立ち上がりがICLK0から180度遅れた信号を生成する。2倍周期の2相クロック信号ICLK1:0はICLK調整回路93に入力される。なお、本明細書及び図面では、ICLK1とICLK0の2ビットの信号をICLK1:0と表記する。ICLK調整回路93は、ICLK分周回路92から出力される2相クロック信号ICLK0、ICLK1を受け、DQレプリカ105からの出力信号LCLKDDLL出力LCLK1よりDQレプリカ105の遅延時間分遅延されるを受ける。ICLK調整回路93は、さらにDQレプリカ105からリスタート信号RSTBを受け、RSTBがLowのとき、初期化リセットされる。ICLK調整回路93は、LCLKDに関して、ICLK0がICLK1に時間的に先んじているとき正相同相のとき、ICLK0を調整済みの第1相のクロックICLKD0、ICLK1を調整済みの第2相のクロックICLKD1とし、ICLK1がICLK0に時間的に先んじているとき逆相のとき、ICLK1がICLK0を入れ替え、ICLK1を、調整済みの第1相のクロックICLKD0ICLK0を、調整済みの第2相のクロックICLKD1、とする。ICLK調整回路93の出力信号ICLKD0、ICLKD1は、ICLK0、ICLK1、又は、ICLK1、ICLK0の立ち上がりエッジのタイミングで立ち上がり、Highパルス期間が、それぞれ、ICLK0、ICLK1のHighパルス幅よりも延長されている。LCLKDの立ち上がりが、例えばICLK0の立ち上がりよりも時間的に遅れ、ICLK1の立ち上がりよりも時間的に先んじている場合に、ICLKD0としてICLK1が設定され、ICLKD1としてICLK0が設定される入れ替えが行われる。このため、LCLKDは、入れ替え後の第1相のICLKD0の立ち上がりに対して時間的に先んじて立ち上がる。第2相のICLKD1は、第1相のICLKD0の立ち上がりから1クロック周期tCK遅れて立ち上がる。LCLKDの立ち上がりが、例えばICLK0の立ち上がりに対して時間的に先んじている場合、正相と判断され、ICLKD0、ICLKD1としてICLK0、ICLK1がそれぞれ設定される。LCLKDは、第1相のICLKD0の立ち上がりに対して時間的に先んじて立ち上がる。第2相のICLKD1は、第1相のICLKD0の立ち上がりから1クロック周期tCK遅れて立ち上がる。図2は、図1のICLK調整回路93に入力される信号の波形の一例を示す図である。図2には、LCLKD、ICLKを2分周した2倍周期の2相のクロックICLK1:0、リスタートリセット信号RTSB、ICLK調整回路93から出力される信号ICLKD1:0のタイミング波形の一例が示されている。図3A、Bは、図1のICLK調整回路93の構成位相比較回路と切替回路を示す図である。図2に示す例では、LCLKDの1番目、3番目のパルスは、ICLKの2倍周期の第2相クロック信号ICLK1の1番目、3番目のパルスに対応し、LCLKDの2、4番目のパルスは、ICLKの2倍周期の第1相クロック信号ICLK0の2、4番目のパルスに対応している。LCLKDの1番目のパルスの出力タイミングに着目して、ICLKの2倍周期の第1相クロックICLK0は、第2相クロックICLK1よりも、位相が遅れている。そこで、ICLK調整回路93は、ICLK0とICLK1を入れ替え、第2相のICLK1のパルス幅を延ばした信号を、第1相クロックICLKD0として出力し、第1相のICLK0のパルス幅を延ばした信号を第2相クロックICLKD0として出力している。これにより、LCLKDの奇数番目のパルスは、ICLKD0のパルスに対応し、LCLKDの偶数番目のパルスは、ICLKD1のパルスに対応する。図1において、RSTBは、ロック信号LCLKSを入力するDQレプリカ105からICLK調整回路93に出力され、DLLがロック状態のとき活性状態Lowとされる。図3Aの位相比較回路は、LCLKDとICLK0、ICLK1の位相を比較し、正相、逆相に応じて、図3Bの回路のトランスファゲートのオンオフを制御する信号SETを生成する回路である。図3Bは、入力ICLK0、ICLK1と、出力ICLKD0、ICLKD1間のストレート接続、交差接続を切替える回路であり、ICLKD1:0に出力する信号のHighパルス期間をICLK1:0のパルス幅よりも延長している。図3Aを参照すると、リセット信号RSTBは、2つのNAND回路の出力と入力を襷掛け接続したRSフリップフロップRS-FF1~RS-FF3のリセット端子/Rに入力される。リセット端子/RがLowのとき、RS-FF1~RS-FF3の出力はいずれも0Lowにリセットされる。またRS-FF1~RS-FF3のセット端子/SがLowとされると、出力は1Highにセットされる。なお、RS-FFのセット端子/S、リセット端子/RがともにHighのときは、RS-FFの出力は値を保持し、RS-FFのセット端子/S、リセット端子/RがともにLowのときはRS-FFの出力は不定となる。RS-FF1のセット端子/Sには、LCLKDをインバータINV0で反転した信号が入力され、リセット端子/Rには、リスタート信号リセット信号RSTBが入力される。RS-FF1は、RSTBのLowでリセットされた後、RS-FF1のセット端子/SにLowしたがって、LCLKD:Highが入力されると、RS-FF1の出力は1Highにセットされる。RS-FF1の出力は、遅延回路Delayで遅延されてD-FF1、D-FF2のデータ端子に共通に入力される。D型フリップフロップD-FF1、D-FF2のクロック端子にはICLKを2分周した2相クロックICLK0、ICLK1がそれぞれ入力される。D-FF1、DFF-2は、データ端子に入力されるLCLKDをそれぞれICLK0、ICLK1の立ち上がりエッジでサンプルし、サンプル結果を出力端子Qに出力する。D-FF1、DFF-2はそれぞれ位相比較器として機能し、LCLKDの立ち上がりのタイミングがICLK0の立ち上がりのタイミングよりも先んじており、ICLK0の立ち上がり時点でD-FF1のデータ端子がHighであれば、D-FF1の出力Qは1High、逆にLCLKDの位相が遅れており、ICLK0の立ち上がり時点でD-FF1のデータ端子がLowであれば、D-FF1の出力Qは0Lowを出力する。一方、LCLKDの位相がICLK1より進んでおり、D-FF2において、ICLK1の立ち上がり時点でD-FF2のデータ端子がHighであれば、D-FF2の出力Qは1High、逆にLCLKDの位相が遅れており、ICLK1の立ち上がり時点でD-FF2のデータ端子がLowであれば、D-FF2の出力Qは0Lowを出力する。D型フリップフロップD-FF1の出力Qは、NAND1の第1入力端子に入力され、NAND1の出力はRS-FF2のセット端子/Sに入力される。D型フリップフロップD-FF2の出力QはNAND2の第1入力端子に入力され、NAND2の出力はRS-FF3のセット端子/Sに入力される。RS-FF2の出力は、インバータINV2で反転されNAND2の第2入力端子に入力される。RS-FF3の出力は、インバータINV1で反転されNAND1の第2入力端子に入力される。RS-FF2の出力と、RS-FF2の出力をインバータINV3で反転した信号は、信号SET、/SETとして出力される。RS-FF2において、リセット信号RSTBのLowでリセットされたのち、RS-FF2のセット端子/SにLowが入力されるとすなわちNAND1の出力がLowとなると、RS-FF2の出力SETは、1Highにセットされ、/SETはLowとされる。すなわち、D-FF1の出力QがHighであり、D-FF2の出力Qが例えばLowであるとき、NAND2の出力はHighであることから、RS-FF3の出力はリセット状態のLowのままあり、RS-FF3の出力をインバータINV1で反転した信号はHighであり、NAND1の第1、第2の入力端子はともにHighとなり、この結果、NAND1の出力RS-FF2のセット端子/SはLowとなる。RS-FF2のセット端子/SがLowとなると、RS-FF2の出力は1Highにセットされ、インバータINV3による反転信号はLowとなる。すなわち、LCLKDの立ち上がりのタイミングがICLK0よりも先んじている位相が進んでいるときは、SET=High、/SET=Lowとなる。一方、RSTBが一旦Lowとされたのち、D-FF2の出力QがHighのとき、NAND2の出力はLowとなり、RS-FF3の出力は1Highにセットされ、インバータINV1の出力はLow、NAND1の出力はHighとされ、RS-FF2の出力はリセット状態のLowのままである。したがって、SET=Low、/SET=Highとされる。D-FF2の出力QがLowである場合、D-FF1の出力QがHighのときは、前述したように、RS-FF2はセットされ、SET、/SETはHigh、Lowとされる。一方、D-FF1の出力QがLowのときは、RS-FF2はリセット状態のままとされ、SET、/SETはHigh、LOwとされる。図3Bを参照すると、切替回路は、SET、/SETをゲートにそれぞれ入力するNMOSトランジスタとPMOSトランジスタからなるCMOSトランファゲートTG1と、SET、/SETをゲートにそれぞれ入力するPMOSトランジスタとNMOSトランジスタからなるCMOSトランファゲートTG2を備え、SET、/SETをゲートにそれぞれ入力するNMOSトランジスタとPMOSトランジスタからなるCMOSトランファゲートTG3と、SET、/SETをゲートにそれぞれ入力するPMOSトランジスタとNMOSトランジスタからなるCMOSトランファゲートTG4を備えている。ICLK0、ICLK1は、それぞれ、CMOSトランファゲートTG1、TG2に入力され、TG1、TG2の出力は共通接続されたのち2分岐され、1方は遅延回路Delay1で遅延したのち、2入力論理和回路OR-0の第1入力端子に入力され、他方はそのままOR-0の第2入力端子に入力される。ICLK1、ICLK0は、TG3、TG4に入力され、TG3、TG4の出力は共通接続され、2分岐し、1方は遅延回路Delay2で遅延したのち、OR-1の第1入力端子に入力され、他方はそのままOR-1の第2入力端子に入力される。なお、遅延回路Delay1、2、OR-0、1の遅延特性は同一とされる。SET=High、/SET=Lowのときは、CMOSトランファゲートTG1とTG3が導通し、ICLKD0には、ICLK0がそのパルス幅を遅延回路Delay1の遅延時間分延ばして出力され、ICLKD1には、ICLK1がそのパルス幅を遅延回路Delay2の遅延時間分延ばして出力される。SET=Low、/SET=Highのときは、CMOSトランファゲートTG2、TG4が導通し、ICLKD0には、ICLK1がそのパルス幅を遅延回路Delay1の遅延時間分延ばして出力され、ICLKD1には、ICLK0がそのパルス幅を遅延回路Delay2の遅延時間分延ばして出力される。図4は、図1のLCLK分周回路94の構成例を示す図である。図4を参照すると、LCLK分周回路94は、LCLK1を2分周し2相クロックLCLK21:0を生成するリセット付きD-FF1、D-FF2を備えている。D-FF1、D-FF2には、DLLでロック検出時に出力されるリセット信号RSTHighでアクティブがリセット端子Rに入力され、LCLK1がクロック端子に入力される。D-FF1の反転出力端子QBは、データ端子Dに帰還入力される。RST信号のHighを受けて、D-FF1、D-FF2はリセットされ、出力端子QはLow、QBはHighとされ、D-FF1のデータ端子にはHighが印加される。この状態で、DLL出力信号LCLK1のHighパルスの立ち上がりエッジで、D-FF1はデータ端子DにHighレベルをサンプルし出力端子QにHigh、QBにLowを出力する。D-FF1の出力Qと、該出力Qを遅延回路Delayで遅延させた信号のOR1による論理和出力がLCLK20として出力される。LCLK20は、LCLK1の立ち上がりエッジに同期してHighに立ち上り、次のLCLK1の立ち上がりのタイミングではLowに立ち下らず、遅延回路Delay1の遅延時間分遅れてLowに立ち下る。LCLK21は、LCLK20の立ち上がりエッジからLCLK1の1サイクル遅れてHighに立ち上がり、LCLK1の1クロックサイクルに遅延回路Delay2の遅延時間分のパルス幅のHighパルスとされる。LCLK20、LCLK21は、LCLK1の2分周した2相クロック信号とされる。図1の出力制御回路81は、制御ロジック回路32から出力される内部リードコマンド信号RCMDと、LCLK分周回路94から出力されるLCLK21:0、ICLK調整回路93から出力されるICLKD1:0を入力し、OE0を出力する。図5は、本実施形態の出力制御回路81の構成を示す図である。図5に示すように、RCMDと、ICLKD0、LCLK20の論理積を出力する3入力論理積回路AND1と、RCMDと、ICLKD1、LCLK21の論理積を出力する3入力論理積回路AND2と、AND1とAND2の論理和をOE0として出力する2入力論理和回路ORを備える。図1のレーテンシ制御回路82は、図12で説明したとおり、出力制御回路81からのOE0のHighパルスを受け、バースト長BLに対応したパルス幅のワンショットパルスOERと、OEFを出力する。図6は、リードコマンドREADの入力カラムアドレス指定からDQ端子に最初の読み出しデータが出力されるまでに要するクロックサイクル数CASレーテンシーが7の場合の図1のタイミング動作例を示す図である。図6には、外部クロック信号の正転信号CK、ICLK分周回路92の出力ICLK0とICLK1、DLL100の出力信号LCLK1、内部リードコマンド信号RCMD、DQレプリカ105からICLK調整回路93に出力される信号LCLKD、LCLK分周回路94の出力LCLK20とLCLK21、ICLK調整回路93の出力ICLKD0とICLKD1、リードライトバスRWBS1の4ビット幅RWBS3:0、FIFO制御回路84におけるFIFO書き込みイネーブル信号FIFO_INPUT<0>、FIFO_INPUT<1>、出力制御回路81の出力OE0、FIFO制御回路84におけるFIFO出力出力イネーブル信号FIFO_OUTPUT<0>、FIFO_OUTPUT<1>、レーテンシ制御部82の出力信号OER、OEF、1ビットDQ端子からのシリアルビットデータD0~D7が示されている。図6の横右方向は時間の推移を示し、T0、T1、T2、は、外部クロック信号CKのクロックサイクルを表している。なお、各信号のHighパルス内に丸で囲んだ番号は、当該パルスが、CKのHighパルスの番号に対応していることを表している。サイクルT0のCKのパルス丸2は、T1のICLK0、T0のLCLK1、T1のLCLKD、T1、T2に跨るLCLK20、ICLKD0に対応し、1番目に対応する。サイクルT1のCKのパルス丸2は、T2のICLK1、T1のLCLK1、T2のRCMD、T2のLCLKD、T2、T3に跨るLCLK21、ICLKD1に対応し、それぞれのパルスには番号2が付されている。FIFO_INPUT<0>はREADコマンド入力時のT1とT2の2サイクル対応し、FIFO_INPUT<1>はT4、T5に対応している。FIFO_OUTPUT<0>はT2、T3に対応し、FIFO_OUTPUT<1>はT4、T5に対応する。OER、ORFは、バースト長に対応するサイクル分に対応しT2-T5の4サイクルに対応する。DLL100では、位相検知回路104においてCKとDQレプリカ105の出力の立ち上がりエッジが一致するようにするように遅延素子102の遅延制御が行われ、LCLK1は、CKの立ち上がりエッジに対してほぼDQレプリカの遅延時間分時間的に先んじて出力される。サイクルT1でREADコマンドが入力されると、コマンドデコーダ31でデコードされ、制御ロジック回路32から内部クロック信号ICLK2番目のCKに対応に同期してリードコマンドRCMDが生成される。本実施形態では、内部クロック信号ICLK、及び、DLL100の出力信号LCLKの周期を分周することにより、出力制御回路81において、論理積演算ANDをとるタイミングマージンを拡げている。図6の例では、1番目のLCLKDのパルス丸1に関して、ICLK0の方がICLK1よりも位相が進んでいるため、ICLK調整回路93では、ICLKD0、ICLKD1として、ICLK0、ICLK1のHighパルスのパルス幅を延ばした信号をそれぞれ出力する図6の左側のICLK0、ICLK1からICLKD0、ICLK1への太矢印参照。図6に示す例では、サイクルT1のリードコマンド入力に対して1つ前のサイクルT0のCKのパルス丸1に対応してLCLKDのパルス丸1が生成され、サイクルT1でICLK0のパルス丸1が出力されているが、リードコマンドが入力されるT1のサイクルで第1相クロックICLK0のパルスが出力されるか、あるいは第2相クロックICLK1のパルスが出力されるは不明であるため、ICLK調整回路93で位相を比較し、次の図7のように、入れ替えが必要な場合、入れ替えを行う。サイクルT1のCK丸2に対応するRCMDのHighパルス丸2と、ICLKD1及びLCLK21のHighパルス丸2とが時間的に重なる部分を有し、重なった時間幅をパルス幅とするHighパルスが、図5のAND2、OR回路から出力され、出力制御回路81より、丸2のHighパルスの重なりに対応したパルス幅のHighパルスのOE0が出力される。なお、サイクルT1のCK2番目に対応するRCMDのHighパルスと、ICLKD0及びLCLK20のHighパルスとは時間的に重ならない。このため、図5のAND1の出力はLowとされる。レーテンシ制御部82はOE0のHighパルスの立ち上がりエッジから、レーテンシ期間相等分経過してワンショットパルスOER及びOEFを生成する。すなわち、サイクルT3でのOE0の立ち上がりエッジからCASレーテンシ7に対応させて所定遅延時間図では、4クロックサイクル遅延させ、サイクルT7のLCLK1の立ち上がりに同期してOERをHighとし、LCLK1の立ち下りに同期してOEFをHighとし、バース長BL8に対応する4クロックサイクル期間Highを保つ。データ入出力部85の出力バッファからは、FIFO制御部84よりLCLK1の立ち上がりと立ち下りエッジに同期してデータバスData0-n上の各ビットにシリアル転送される偶奇ビットデータD0-D7を受けDQ端子から駆動出力する。OERは、LCLK1の立ち上がりのタイミングで偶数番目のDQ出力D0、D2、D4、D6に対応し、OEFは、LCLK1の立ち下りのタイミングで奇数番目のDQ出力D1、D3、D5、D7に対応する。図7は、リードコマンド入力カラムアドレス指定からDQ端子に読み出しデータが出力されるまでに要するクロックサイクル数CASレーテンシーが7の場合の図1のタイミング動作の別の例を示す図である。波形表示される信号、表記方法は図6と同一であるため、その説明は省略し、以下では、図6との相違点について説明する。ICLKの2倍周期2相クロックのうち、サイクルT0のCK1番目には、リードコマンドRCMDが入力されるサイクルT1のICLK1が対応し、サイクルT1のCK2番目には、サイクルT2のICLK0が対応している。リードコマンドRCMDが入力されるサイクルT1に関して、2倍周期の第1相ICLK0は第2相クロックICLK1よりも180度位相=1クロックサイクルtCKが遅れている逆相である。LCLKDの1番目のパルスに関して、ICLK1の方がICLK0よりも位相が進んでいる。ICLK調整回路93では、ICLKD0、ICLKD1として、ICLK1、ICLK0のHighパルスのパルス幅をそれぞれ延ばした信号をそれぞれ出力する図7の左側のICLK0、ICLK1からICLKD0、ICLK1への太矢印参照。サイクルT1のCK丸2に対応するRCMDのHighパルス丸2と、ICLKD1のHighパルス丸2及びLCLK21のHighパルス丸2とが時間的に重なる部分を有し、この重なった時間のHighパルスが、図5のAND2、OR回路から出力され、出力制御回路81より、丸2のHighパルスの重なりに対応したパルス幅のHighパルスのOE0が出力される。一方、サイクルT1のCK丸1に対応するRCMDのHighパルス丸1と、ICLKD0のHighパルス丸1及びLCLK20のHighパルス丸1とは時間的に重ならない。このため、図5のAND1の出力はLowとされる。<実施形態2>次に、本発明の第2の実施形態を説明する。図8は、本発明の第2の実施形態の構成を説明する図である。外部クロック信号CK、/CKを差動で受け、装置内部にシングルエンドで出力する初段回路110と、初段回路110から出力されるクロック信号を受け2分周し、周期=2tCKの2相のクロックCK0、CK1を生成するCK分周回路113と、CK分周回路113の2相のクロックCK0、CK1を受け、周期=2tCKの2相の内部クロック信号ICLK0、ICLK1を生成する内部CLK生成回路115と、CK分周回路113の出力CK0を受け、DLL100Bから出力されるロック完了信号LCLKSを受けるCK制御回路112と、初段回路110の出力とCK制御回路112の出力を受け、DLL100Bから出力されるロック完了信号LCLKSを切替制御信号として受け、LCLKSがHighとなるとDLL100Bでロックが完了すると、DLL100BにCK制御回路112からの2分周クロックCK0を供給するCK切替回路111と、DLL100Bと、DLL100Bから出力される2分周クロックLCLK_DIVIDEとCK分周回路113から出力される2倍周期の第1相クロックCK0の位相を比較するDLLCK分周信号位相比較回路114と、DLLCK分周信号位相比較回路114の位相比較結果SPを受け、正相の場合SP=Low、内部CLK回路115の出力ICLK0、ICLK1のHighパルスのパルス幅を延ばした信号をそれぞれICLKD0、ICLKD1として出力し、逆相の場合SP=High、ICLK1、ICLK0のHighパルスのパルス幅を延ばした信号をそれぞれICLKD0、ICLKD1として出力するICLK調整回路116と、CK制御回路112から出力される制御信号RST_DIVIDEを受け、RST_DIVIDEの活性化時に、DLL100Bからの出力クロックLCLK1を2分周した2相クロックLCLK20、LCLK21を出力するLCLK分周回路118と、を備えている。特に制限されるものではないが、内部CLK生成回路115は、CK分周回路113の出力である2相のクロックCK0、CK1の例えば立ち上がりエッジに応答して、予め定められたパルス幅のワンショットパルスを生成し、タイミング波形を整えた信号を内部クロック信号ICLK0、ICLK1として出力する。これにより、後段回路のタイミング精度を向上させている。なお、CK分周回路113の出力である2相のクロックCK0、CK1を、ICLK調整回路116に入力してもよい。LCLK分周回路118から出力される2倍周期の2相クロック信号LCLK20、LCLK21と、ICLK調整回路116から出力される2倍周期の2相クロック信号ICLKD0、ICLKD1は、図1の、内部リードコマンド信号RCMDとともに出力制御回路81に入力され、出力制御回路81では、図5の構成により、OE0ORLCLK2ANDLCLK2の演算が行われる。レーテンシ制御部82、FIFO制御部84、データ入出力部85は図1と同一とされる。DLL100Bは、図1と同様に、初段回路、遅延素子、DQレプリカ、位相検知回路、遅延制御カウンタを備えているいずれも不図示。DLL100Bの初段回路は差動入力ではなくシングルエンド入力のバッファ回路で構成される。あるいは、DLL100Bにおいて、初段回路は省略してもよい。DLL100B内の遅延素子図1の102の出力はDLL100B内のDQレプリカ図1の105に入力され、DLL100B内の位相検知回路図1の104で入力クロックと位相比較が行われる。図1のDLL100と同様、DLL100Bは、DLL100Bの出力信号LCLK1をDQレプリカで遅延させた信号の有効エッジ立ち上がりエッジと、入力される外部クロック信号図8ではシングルエンド信号の有効エッジ立ち上がりエッジの位相タイミングが一致するように、遅延制御カウンタ図1の103を介して遅延素子102の遅延を制御し、またDQレプリカの出力信号図1のLCLKDに対応を2分周した信号をLCLK_DIVIDEとしてDLLCK分周信号位相比較回路114に出力する。DLL100Bから出力される2分周クロックLCLK_DIVIDEの立ち上がりエッジはDLL100Bのロックシーケンス時等において外部クロック信号CKの立ち上がりエッジに同期する後に参照される図10、図11参照。また、DLL100Bは、CLK切替回路111から出力される初段回路110の出力クロックを入力し、DLL100B内の遅延制御カウンタ図1の103でロック完了を検出すると、図1のDLL100と同様、制御信号LCLKSをLowからHighとする。DLL100Bは、ロック完了後、CLK切替回路111で切替えられたCKの2倍周期の2相クロックCK1:0の第1相クロックCK0を入力し、2分周クロックLCLK_DIVIDEを出力する。CK制御回路112は、DLL100BからのLCLKSのHighを受け、CK分周回路113の出力をCLK切替回路111に入力する。CK制御回路112は、LCLKSがHighがLowとなると、リセット信号RST_DIVIDEを活性化Highレベルとするさせて、LCLK分周回路118に出力する。LCLK分周回路118は、CK制御回路112から出力されるHighレベルのRST_DIVIDEを受け、リセットし、RST_DIVIDEがLowとなると、LCLK1の2倍周期の2相クロックLCLK20、LCLK21を出力する。本実施形態においては、DLL100Bにおいて、外部クロック信号CKを用いてロック完了後、CK切替回路111にて、2倍周期の第1相クロックCK0をDLL100Bに供給し、CKDLLCK分周信号位相比較回路114において、DLL100Bからの2分周クロックLCLK_DIVIDEと2倍周期の第1相クロックCK0の位相を比較する。位相比較終了後、CK切替回路111をもとの外部クロック信号CKに切替え、DLL100Bの出力クロックLCLK1を、LCLK分周回路118で2分周して作成した2倍周期の2相クロックLCLK20、LCLK21を出力する。また位相比較終了後、正相の場合は、ICLK調整回路116において、ICLK0、ICLK1をICLKD0、ICLKD1とし、逆相の場合、ICLK調整回路116において、ICLK0、ICLK1をICLKD1、ICLKD0の入れ替えを行う。図9は、図8のICLK調整回路116の構成を示す図である。図9の構成は、図3Bの構成と基本的に同一であり、図3BのSET、/SETの代わりに、DLLCK分周信号位相比較回路114から出力される位相比較結果の相補信号SP、/SPを用いている。図9を参照すると、/SP、SPをゲートにそれぞれ入力するNMOSトランジスタとPMOSトランジスタからなるCMOSトランファゲートTG1と、SP、/SPをゲートにそれぞれ入力するNMOSトランジスタとPMOSトランジスタからなるCMOSトランファゲートTG2と、/SP、SPをゲートにそれぞれ入力するNMOSトランジスタとPMOSトランジスタからなるCMOSトランファゲートTG3と、SP、/SPをゲートにそれぞれ入力するNMOSトランジスタとPMOSトランジスタからなるCMOSトランファゲートTG4を備えている。ICLK0、ICLK1は、それぞれ、CMOSトランファゲートTG1、TG2に入力され、TG1、TG2の出力は共通接続されたのち2分岐され、1方は遅延回路Delay1で遅延したのち、2入力論理和回路OR-0の第1入力端子に入力され、他方はそのままOR-0の第2入力端子に入力される。ICLK1、ICLK0は、TG3、TG4に入力され、TG3、TG4の出力は共通接続され、2分岐し、1方は遅延回路Delay2で遅延したのち、OR-1の第1入力端子に入力され、他方はそのままOR-1の第2入力端子に入力される。なお、遅延回路Delay1、2、OR-0、1の遅延特性は同一とされる。/SP=High、SP=Lowのときは、CMOSトランファゲートTG1とTG3が導通しCMOSトランファゲートTG2とTG4は非導通、ICLKD0には、ICLK0がそのパルス幅を遅延回路Delay1の遅延時間分延ばして出力され、ICLKD1には、ICLK1がそのパルス幅を遅延回路Delay2の遅延時間分延ばして出力される。/SP=Low、SP=Highのときは、CMOSトランファゲートTG2、TG4が導通しCMOSトランファゲートTG1とTG3は非導通、ICLKD0には、ICLK1がそのパルス幅を遅延回路Delay1の遅延時間分延ばして出力され、ICLKD1には、ICLK0がそのパルスを遅延回路Delay2の遅延時間分延ばして出力される。図10、図11は、第2の実施形態の動作例を説明するための図である。図8乃至図11を参照して、DLLからの出力クロック信号と、内部クロック信号の位相の合せ方を説明する。図10は、LCLK_DIVIDEとCK0が逆相180度の場合位相比較結果SP=High、図11は、図11は、LCLK_DIVIDEとCK0が正相0度の場合位相比較結果SP=Lowである。ADLL100Bのロック完了のタイミング縦線の左側の時間では、通常通りDLL100Bのロックシーケンスがスタートし、DLL100Bの位相検知回路において入力クロックとDQレプリカの出力信号の立ち上がりのタイミングが合うように遅延素子の遅延時間の制御ロックシーケンスが行われる。BDLL100Bではロックが完了しLCLKSがHighとされる。CK切替回路111はLCLKSのHighに応答して、CK制御部112から出力されるクロック信号CK0CKの2倍周期の2相クロックの第1相信号を受け、CK0に同期した2分周クロックLCLK_DIVIDEを出力する。図10では、3、5、7番目のCKパルス丸3、5、7に対応したCK0パルスの入力に対応してDLL100Bは2分周クロックLCLK_DIVIDE丸3、5、7を出力する。CDLLCK分周信号位相比較回路114は、DLL100Bから出力される分周クロックLCLK_DIVIDEと、CK分周回路113からの分周クロックCK0の位相比較を行うLCLKS=Highの期間。図9に模式的に示す例では、DLLCK分周信号位相比較回路114において、2分周クロックLCLK_DIVIDE丸3と時間的に重なる位置に2倍周期第1相クロックCK0は存在しない。2分周クロックLCLK_DIVIDE丸3と時間的に重なる位置に2倍周期第2相クロックCK1のパルス丸6が存在する。したがって、LCLK_DIVIDEに関してCK0はCK1に対して位相が180度遅れているものと判断し、SP=Highとする。D位相検知後、CK制御回路112は、例えば、CKの数クロックnクロック相当の期間、クロックパルス無しの信号Low固定信号をDLL100Bに送る。EDLL100BではLCLKSがHighからLowとなり、LCLKSのLowを受け、CK切替回路111は、初段回路110の出力に切替え、DLL100BにはCKが入力されるDLL出力スタート。Fまた、CK制御回路112は、LCLKSのHighからLowを受け、RST_DIVIDEをnクロック期間活性化させるHighレベルとする。LCLK分周回路118は、RST_DIVIDEのHighを受けてリセットされ分周動作は行わない、RST_DIVIDEがLowとなると、リセットが解除され、DLLクロックLCLK1の2分周を開始する。CK制御回路112では、DLL出力スタート後、2番目の2倍周期第1相クロックCK0の立ち上がりに対応して、RST_DIVIDEをHighからLowとする。RST_DIVIDEのLowへの変化に対応してLCLK分周回路118ではDLLの出力LCLK1を2分周し2倍周期の2相クロックLCLK0、LCLK1を生成する。図10において、DLLCK分周信号位相比較回路114において、位相が逆相180度の場合は、SP=Highを出力する。ICLK調整回路116は、SP=Highのとき、ICLK1⇒ICLKD0、ICLK0⇒ICLKD1を出力する。図11においても、図10で説明したとおり、AからFが行われる。Bにおいて、DLL100Bではロックが完了しLCLKSがHighとされ、CK切替回路111はLCLKSのHighに応答して、CK制御部112から出力されるクロック信号CK0CKの2倍周期の2相クロックの第1相信号を受け、CK0に同期した2分周クロックLCLK_DIVIDEを出力する。図11では、3、5、7番目のCKパルス丸3、5、7に対応したCK0パルスの入力に対応してDLL100Bは2分周クロックLCLK_DIVIDE丸3、5、7を出力する。Cにおいて、DLLCK分周信号位相比較回路114は、DLL100Bから出力される分周クロックLCLK_DIVIDEと、CK分周回路113からの分周クロックCK0の位相比較を行うLCLKS=Highの期間。図11に模式的に示す例では、DLLCK分周信号位相比較回路114において、2分周クロックLCLK_DIVIDE丸3、5、7と時間的に重なる位置に2倍周期第1相クロックCK0のパルス丸5、7、9が存在している。したがって、DLLCK分周信号位相比較回路114では、LCLK_DIVIDEに関してCK0はCK1と正相と判断し、SP=Lowとする。ICLK調整回路116は、SP=Lowとき、ICLK0⇒ICLKD0、ICLK1⇒ICLKD1を出力するロック完了時点からDLL出力スタート間と同様、ICLKの入れ替えは行われない。本実施形態においても、内部クロック信号の2倍周期2tCKの2相クロックICLK1:0と、DLL出力の2倍周期2tCKの2相クロックLCLK21:0と内部リードコマンドRCMDを用いて出力制御信号を生成しているため、タイミングマージンを拡大しつつ、タイミング精度はtCKとし、動作の安定性、高速化を実現可能としている。さらに、ICLK0とICLK1のうちどちらをタイミング的に先行するデータ例えば偶データD0、D1、D2用のクロックとするかの位相比較を、CKの2分周信号とDLLの出力を2分周した信号とを用いて行うため、比較動作にタイミングマージンが確保される。なお、前記第1の実施形態では、内部クロック信号CLKから2倍周期の2相クロックを生成し、DLLクロック信号LCLK1から2倍周期の2相クロックを生成する例に即して説明したが、内部クロック信号CLKからm倍周期のm1相クロックICLKm:0mは例えば2以上の整数を生成し、DLLクロック信号LCLK1からm1倍周期のm1相クロックLCLKm1m:0を生成する構成とし、出力制御回路81において、m1個のAND回路を備え、k番目k:0~mのAND回路はRCMD、ICLKk、LCLKmkを入力し、m1個のAND回路のOR演算結果をOE0として出力する構成としてもよい。また、出力制御回路81において、OE0をCASレーテンシ長に対応するクロックサイクル分、活性状態を保持する構成としてもよい。前記第2の実施形態についても同様のことが言える。またDLLCK分周信号位相比較回路114において、DLLのm1分周クロックとCKのm1倍周期のm1相クロックCKm:0の第1相クロックCK0との位相を比較するようにしてもよい。なお、上記の特許文献1の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。"