複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、前記メモリセルの書き込み動作、しきい値分布の目標ベリファイレベルに基づいて書き込みベリファイ動作を制御する制御部と、を備え、前記書き込み制御部は、前記メモリセルの低レベル領域と高レベル領域を検索する条件ベリファイ動作を行い、前記条件ベリファイ動作以降の書き込み動作において前記低レベル領域と前記高レベル領域の書き込み電圧を共通に設定するとともに、前記低レベル領域と前記高レベル領域のビット線電圧を別個に設定することを特徴とする不揮発性半導体記憶装置。前記制御は、選択された前記メモリセルがベリファイを合格するまで、前記書き込み動作時における前記低レベル領域と前記高レベル領域の各ビット線電圧を固定することを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記高レベル領域のビット線電圧は前記低レベル領域のビット線電圧よりも高く、かつ、書き込み禁止電圧よりも低いことを特徴とする請求項1または2のいずれかに記載の不揮発性半導体記憶装置。前記メモリセルは2値セルであることを特徴とする請求項1乃至3のいずれか1項に記載の不揮発性半導体記憶装置。前記書き込み動作は、前記メモリセルが4値化以上の場合における2値の中間しきい値分を生成する動作であることを特徴とする請求項1乃至3のいずれか1項に記載の不揮発性半導体記憶装置。メモリセルのしきい値分布の拡大を抑制しつつ、書き込みの高速化を図ることが可能な不揮発性半導体記憶装置を提供することである。実施形態の不揮発性半導体記憶装置によれば、書き込み制御部は、メモリセルの低レベル領域と高レベル領域を検索する条件ベリファイ動作を行い、条件ベリファイ動作以降の書き込み動作において前記低レベル領域と前記高レベル領域の書き込み電圧を共通に設定するとともに、前記低レベル領域と前記高レベル領域のビット線電圧を別個に設定する。以下、実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。第1実施形態図1は、第1実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。図1において、この不揮発性半導体記憶装置には、メモリセルアレイ1、ロウ選択回路2、ウェル電位設定回路3、ソース電位設定回路4、カラム選択回路5、データ入出力バッファ6、制御回路7およびセンスアンプ回路8が設けられている。メモリセルアレイ1には、データを記憶するメモリセルがロウ方向およびカラム方向にマトリックス状に配置されている。なお、1個のメモリセルは、1ビット分のデータを記憶するようにしてもよいし、2ビット以上のデータが記憶できるように多値化されていてもよい。ここで、メモリセルアレイ1は、nnは正の整数個のブロックB1~Bnに分割されている。なお、各ブロックB1~Bnは、NANDセルユニットをロウ方向に複数配列して構成することができる。図2は、図1の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。図2において、ブロックBi1≦i≦n、i及びnは正の整数には、llは正の整数本のワード線WL1~WLl、セレクトゲート線SGD、SGSおよびソース線SCEが設けられている。また、ブロックB1~Bnには、mmは正の整数本のビット線BL1~BLmが共通に設けられている。そして、ブロックBiには、m個のNANDセルユニットNU1~NUmが設けられ、NANDセルユニットNU1~NUmはビット線BL1~BLmにそれぞれ接続されている。ここで、NANDセルユニットNU1~NUmには、セルトランジスタMT1~MTlおよびセレクトトランジスタMS1、MS2がそれぞれ設けられている。なお、モリセルアレイ1の1個のメモリセルは、1個のセルトランジスタMTk1≦k≦l、kは正の整数にて構成することができる。そして、セルトランジスタMT1~MTlが直列に接続されることでNANDストリングが構成され、そのNANDストリングの両端にセレクトトランジスタMS1、MS2が接続されることでNANDセルユニットNUj1≦j≦m、j及びmは正の整数が構成されている。そして、NANDセルユニットNU1~NUmにおいて、セルトランジスタMT1~MTlの制御ゲート電極には、ワード線WL1~WLlがそれぞれ接続されている。また、NANDセルユニットNUjにおいて、セルトランジスタMT1~MTlからなるNANDストリングの一端は、セレクトトランジスタMS1を介してビット線BLjに接続され、NANDストリングの他端は、セレクトトランジスタMS2を介してソース線SCEに接続されている。また、NANDセルユニットNU1~NUmにおいて、ワード線WLkに接続されたセルトランジスタMTkからなるm個のメモリセルにてページPEを構成することができる。図3は、図1の不揮発性半導体記憶装置の1セルユニット分の断面図である。図3において、ウェル11上には電荷蓄積層15およびセレクトゲート電極19、20が配置され、電荷蓄積層15上には制御ゲート電極16が配置されている。なお、ウェル11と電荷蓄積層15とは、不図示のトンネル絶縁膜を介して絶縁することができる。電荷蓄積層15と制御ゲート電極16とは、不図示の電極間絶縁膜を介して絶縁することができる。ここで、1個の電荷蓄積層15とその上の制御ゲート電極16とで1個のメモリセルを構成することができる。そして、ウェル11には、電荷蓄積層15間または電荷蓄積層15とセレクトゲート電極19、20との間に配置された不純物拡散層12、13、14が形成されている。なお、例えば、ウェル11はP型、不純物拡散層12、13、14はN型に形成することができる。そして、不純物拡散層13は接続導体18を介してビット線BLjに接続され、不純物拡散層14は接続導体17を介してソース線SCEに接続されている。なお、各メモリセルの制御ゲート電極16はワード線WL1~WLlに接続され、セレクトゲート電極19、20はセレクトゲート線SGD、SGSにそれぞれ接続されている。また、図1において、ロウ選択回路2は、メモリセルの読み書き消去動作時において、メモリセルアレイ1のロウ方向のメモリセルを選択することができる。ウェル電位設定回路3は、メモリセルの読み書き消去動作時において、メモリセルアレイ1のウェル電位を設定することができる。ソース電位設定回路4は、メモリセルの読み書き消去動作時において、メモリセルアレイ1のソース電位を設定することができる。カラム選択回路5は、メモリセルの読み書き消去動作時において、メモリセルアレイ1のカラム方向のメモリセルを選択することができる。センスアンプ回路8は、メモリセルから読み出されたデータをカラムごとに判別することができる。データ入出力バッファ6は、外部から受け取ったコマンドやアドレスを制御回路7に送ったり、センスアンプ回路8と外部との間でデータの授受を行ったりすることができる。制御回路7は、コマンドおよびアドレスに基づいて、ロウ選択回路2、ウェル電位設定回路3、ソース電位設定回路4およびカラム選択回路5の動作を制御することができる。ここで、制御回路7には、書き込み制御部7a、ベリファイ制御部7b、および再書き込み制御部7cが設けられている。書き込み制御部7aは、メモリセルの書き込み動作を制御することができる。ベリファイ制御部7bは、目標ベリファイレベルよりも低いしきい値電圧、または、高いしきい値電圧を有するメモリセルを探索することができる。再書き込み制御部7cは、ベリファイ制御部7dにて目標ベリファイよりも低いしきい値を有するメモリセル、または、目標ベリファイよりも高いしきい値を有するメモリセルの書き込み電圧を変更することができる。本実施形態では、書き込み動作の最初に、選択セルの書き込み速度を判定する書き込み条件設定動作を有している。書き込み条件設定動作は条件書き込み動作と、条件ベリファイ動作を有する。条件書き込み動作では、ブロックBiの選択ワード線WLkに書き込み電圧VWが印加され、ブロックBiの選択ビット線BLjに書き込むデータ及びメモリセルの書き込み速度に応じて0V後述する書き込み電圧、または、例えば2.5V後述する書き込み禁止電圧が印加される。例えば、データ0を書き込みたい場合は選択ビット線BLjを0Vに、データ1を書き込みたい場合は選択ビット線BLjを書き込み禁止電圧にする。また、非選択ワード線WL1~WLk-1、WLk1~WLlにはセルトランジスタMT1~MTk-1をオンさせるのに十分な高電圧例えば、10Vが印加される。なお、選択ワード線WLkよりもビット線BLj側の非選択ワード線WL1~WLk-1には、セルトランジスタMT1~MTk-1をオンさせるのに十分な高電圧例えば、10Vが印加され、選択ワード線WLkよりもソース線SCE側の非選択ワード線WLk1~WLlには、セルトランジスタMTk1~MTlをオフさせるのに十分な低電圧例えば、0Vが印加される場合もある。また、セレクトゲート線SGDには、ビット線BLとの電圧の関係で、セルトランジスタMTの閾値を上昇させたい場合にセレクトトランジスタMS1がオンし、セルトランジスタMTの閾値を上昇させたくない場合にセレクトトランジスタMS1がオフする電圧、例えば、2.5Vが印加される。また、セレクトゲート線SGSには、セレクトトランジスタMS2をオフさせるのに十分な低電圧が印加される。すると、電荷蓄積層15に電荷を注入したい場合、ビット線BLjに印加された0V、または、VBVの電圧は、セレクトトランジスタMS1がオンしているためNANDセルユニットNUjに0Vが転送される。ビット線BLjに印加された0V、または、VBVの電圧は、NANDセルユニットNUjのセルトランジスタMT1~MTk-1を介してセルトランジスタMTkのドレインに伝わるとともに、選択セルの制御ゲート電極16に高電圧がかかり、選択セルの電荷蓄積層15の電位が上昇する。このため、トンネル現象によって選択セルのドレインから電荷が電荷蓄積層15に注入され、セルトランジスタMTkのしきい値が上昇することで、選択セルの条件書き込み動作が実行される。一方、電荷蓄積層15に電荷を注入したくない場合、ビット線BLjに印加された2.5Vの電圧により、セレクトトランジスタMS1がオフする。その結果、いわゆるセルフブーストにより、選択ワード線WLkに接続された選択セルのチャネルの電位が上昇する。その結果、選択セルのドレインから電荷が電荷蓄積層15に注入されない。そのため、セルトランジスタMTkのしきい値電圧は上昇しない。ここで、セルトランジスタMTkのしきい値電圧を上昇させない場合にビット線BLに印加する電圧本例では2.5Vを書き込み禁止電圧と称する場合がある。条件ベリファイ動作では、条件書き込み動作が行われたメモリセルが条件ベリファイレベルVfLに達しているかどうかをチェックする。ここで、しきい値分布は検索ベリファイレベルVfLを挟んで低レベル領域HSと高レベル領域HFに分類される。低レベル領域に属すると判断されたメモリセルについては、書き込みベリファイ後の書き込み動作のビット線電位VBSが0Vに設定され、高レベル領域に属すると判断されたメモリセルについては、再書き込み制御部7cにより、条件ベリファイ後の書き込み動作のビット線電位VBFが0Vにオフセット電圧ΔVB0<ΔVB<書き込み禁止電圧だけ加算される。すなわち、ビット線電位VBにはVBVが印加される。なお、条件ベリファイ動作で、高レベル領域に属すると判断されたメモリセルのうち書き込み後のしきい値が目標しきい値レベルVfNに達しているメモリセルが存在する場合がある。目標しきい値レベルVfNに達しったメモリセルの書き込みが行われないようにするために、書き込み後のしきい値が目標しきい値レベルに達しているメモリセルのビット線は、再書き込み制御部7cにより書き込み禁止電圧に設定することができる。書き込み条件設定動作に続いて、通常の書き込み動作が行われる。通常の書き込み動作は、ブロックBiの選択ワード線WLkに書き込み電圧VWが印加される。この時の書き込み電圧VWは、選択セルの書き込み動作の開始時の書き込み電圧VWにオフセット電圧ΔVP2を加算することができる。なお、オフセット電圧ΔVP2は、ステップアップ電圧ΔVP1より大きな値に設定することができる。ブロックBiの選択ビット線BLjに、例えばデータ0を書き込むメモリセルにはメモリセルの書き込み速度に応じて0V、または、VBVが印加される。一方、データ1を書き込みたい場合は選択ビット線BLjを書き込み禁止電圧にする。その他の電圧関係は、条件書き込み動作と同じである。すると、電荷蓄積層15に電荷を注入したい場合、ビット線BLjに印加された0V、または、VBVの電圧は、セレクトトランジスタMS1がオンしているためNANDセルユニットNUjに0Vが転送される。ビット線BLjに印加された0V、または、VBVの電圧は、NANDセルユニットNUjのセルトランジスタMT1~MTk-1を介してセルトランジスタMTkのドレインに伝わるとともに、選択セルの制御ゲート電極16に高電圧がかかり、選択セルの電荷蓄積層15の電位が上昇する。このため、トンネル現象によって選択セルのドレインから電荷が電荷蓄積層15に注入され、セルトランジスタMTkのしきい値が上昇することで、選択セルの条件書き込み動作が実行される。一方、電荷蓄積層15に電荷を注入したくない場合、ビット線BLjに印加された書き込み禁止電圧により、セレクトトランジスタMS1がオフする。その結果、いわゆるセルフブーストにより、選択ワード線WLkに接続された選択セルのチャネルの電位が上昇する。その結果、選択セルのドレインから電荷が電荷蓄積層15に注入されない。そのため、セルトランジスタMTkのしきい値電圧は上昇しない。ブロックBiの選択セルの書き込み動作が実行された後、選択セルのしきい値が目標しきい値レベルに達したかどうかが確認される。この時、ブロックBiの選択ワード線WLkに書き込みベリファイ電圧VFNが印加され、非選択ワード線WL1~WLk-1、WLk1~WLlには、セルトランジスタMT1~MTk-1、MTk1~MTlをオンさせるのに十分な高電圧例えば、4.5Vが印加される。また、セレクトゲート線SGD、SGSには、セレクトトランジスタMS1、MS2をオンさせるのに十分な高電圧例えば、4.5Vが印加される。また、ビット線BLjにプリチャージ電圧が印加され、ソース線SCEに0Vが印加される。この時、選択セルのしきい値が目標しきい値レベルに達していない場合は、ビット線BLjに充電された電荷がNANDセルユニットNUjを介して放電され、ビット線BLjの電位がロウレベルになる。一方、選択セルのしきい値が目標しきい値レベルに達している場合は、ビット線BLjに充電された電荷がNANDセルユニットNUjを介して放電されないので、ビット線BLjの電位がハイレベルになる。そして、ビット線BLjの電位がロウレベルかハイレベルかを判定することで選択セルのしきい値が探索しきい値レベルに達しているかどうかが判定される。そして、選択セルのしきい値が目標しきい値レベルに達しているなら、選択セルの書き込み処理が終了する。一方、選択セルのしきい値が探索しきい値レベルに達していないなら、その選択セルの書き込み動作が再度実行される。再度の書き込み動作では、再書き込み制御部に7cより、ブロックBiの選択ワード線WLkに再書き込み電圧VRWが設定される。なお、再書き込み電圧VRWは、再書き込み制御部7cにより、選択セルの通常の書き込み動作の開始時の書き込み電圧VWVPΔV2よりもステップアップ電圧ΔVP1だけ高くすることができる。なお、高レベル領域と低レベル領域に対するビット線電位に関しては変更しない。すなわち、高レベル領域に属すると判断されたメモリセルについては電位VBSが0Vに設定され、高レベル領域に属すると判断されたメモリセルについてはVBVに設定される。この書き込み動作とベリファイ動作は選択されたメモリセルがベリファイレベルをパスするまで繰り返し行われる。ここで、条件書き込み動作後の書き込み動作の書き込み電圧VWにオフセット電圧ΔVP2を加算することにより、書き込み後のしきい値が目標しきい値レベルに達していないメモリセルにかかる電圧を高くすることができ、書き込み動作を高速化することが可能となる。また、高レベル領域のメモリセルのビット線電圧を低レベル領域のメモリセルのビット線電圧よりも高くすることにより、低レベル領域のメモリセルにかかる電圧よりも高レベル領域のメモリセルにかかる電圧を低くすることができる。このため、書き込み電圧VWを高くした場合においても、高レベル領域のメモリセルのしきい値分布の広がりを抑制することができ、書き込みベリファイ回数を増大させることなく、書き込み後のしきい値分布を狭くすることができる。また、高レベル領域と低レベル領域の選択メモリセルのビット線電位を異ならせることにより、高レベル領域と低レベル領域の選択メモリセルの書き込み電圧VWは同じにできる。一方、高レベル領域と低レベル領域の選択メモリセルの書き込み電圧VWを異ならせて書き込みを行うと、2回の書き込み動作を行うことになる。その結果、書き込み速度が遅くなってしまう。本実施形態では、高レベル領域と低レベル領域の選択メモリセルのビット線電位を異ならせることにより、1回の書き込み動作で、低レベル領域の選択メモリセルの書き込み速度を向上させることができる。また、高レベル領域の選択メモリセルは書き込み電圧VWを上げる本実施形態ではVPにステップアップ電圧ΔVP1より大きいΔVP2を加えることにより、書き込み速度の低下を防止することができる。また、条件ベリファイ動作により、高レベル領域と低レベル領域の選択メモリセルを設定した後は、高レベル領域と低レベル領域の選択メモリセルに対するビット線電位を固定する。その結果、ビット線電位の変更は1回のみである。その結果、書き込み動作を簡略化することにより、高速に書き込み動作を行うことができる。特に、各メモリセルが2値化の場合各メモリセルが4値化されている場合の中間しきい値分布も含むに効果が大きい。いわゆるクイックパスライトのように、目標ベリファイレベル付近に近くなった選択メモリセルのみ順次ビット線電位を変化させてしきい値分布を狭くするまでの要請は少ないからである。すなわち、最初に条件ベリファイ動作で、高レベル領域と低レベル領域の選択メモリセルを設定し、ビット線電位の変更を1回のみにしても所望のしきい値分布幅を得ることができる。図4は、図1の不揮発性半導体記憶装置の書き込み時のしきい値分布の遷移状態を示す図である。なお、図4では、各メモリセルが2値化されている場合を例にとった。また、2値が記憶される時のレベルの低いしきい値分布をE、レベルの高いしきい値分布をLMとした。これらのしきい値分布E、LMは、1ビット分のデータ‘1’、‘0’にそれぞれ対応させることができる。また、しきい値分布LMの目標ベリファイレベルをVfNとした。また、本実施形態は、各メモリセルが4値化、または4値化以上にされている場合において、2値の中間しきい値分布にも適用することが可能である。図4aにおいて、消去動作では、例えば、各ブロックの全てのメモリセルのしきい値分布Eが負になるように設定することができる。そして、メモリセルの書き込みでは、条件書き込みが行われることにより、図4bに示すように、書き込み対象のメモリセルについてしきい値分布HEが生成される。そして、しきい値分布HEが生成されると、図4cに示すように、条件ベリファイレベルVfLに基づいて、しきい値分布HEについてのベリファイ動作が行われる。なお、条件ベリファイレベルVfLは、目標ベリファイレベルVfNよりも小さな値に設定することができる。この条件ベリファイ動作では、しきい値分布HEに対応した書き込み動作が行われたメモリセルが条件ベリファイレベルVfLに達しているかどうかをチェックすることで、しきい値分布HEから低レベル領域HSと高レベル領域HFが探索される。そして、図4dに示すように、低レベル領域HSに属するメモリセルおよび高レベル領域HFに属するメモリセルのしきい値が目標ベリファイレベルVfNに達するまで書き込み動作、および、ベリファイ動作が繰り返されることで、低レベル領域HSおよび高レベル領域HFが高レベル側にシフトされ、しきい値分布LMが生成される。この時、ビット線電位を調整することにより低レベル領域HSのメモリセルにかかる電圧よりも高レベル領域HFのメモリセルにかかる電圧を低く制御することができる。その結果、高レベル領域HFのメモリセルよりも低レベル領域HSのほうが書き込まれやすくなる。その結果、高レベル領域HFのメモリセルのしきい値分布の広がりを抑制しながら低レベル領域HSの書き込み速度を上げることで、書き込み後のしきい値分布LMを太くさせることなく、少ない書き込みベリファイ回数で書き込みをすることができる。図5は、図1の不揮発性半導体記憶装置の書き込み電圧および書き込みベリファイ電圧の印加方法を示すタイミングチャートである。図5において、図4aのしきい値分布Eが生成されると、書き込み制御部7aは、選択セルに書き込み電圧VWを印加し、その選択セルの条件書き込み動作を実行することでしきい値分布HEを生成するT1。この時、書き込み電圧VWはプログラム電圧VPに設定することができる。次に、選択セルにベリファイ電圧VFWを印加することで、しきい値分布HEについての書き込みベリファイを行うT2。その後、ベリファイ制御部7bは、選択セルに探索ベリファイ電圧VFSを印加することで、しきい値分布HEについての条件ベリファイ動作を行い、しきい値分布HEの低レベル領域HSと高レベル領域HFを探索する。この時、探索ベリファイ電圧VFSは条件ベリファイレベルVfLに設定することができる。次に、ベリファイ制御部7bは、選択セルに目標ベリファイレベルVFNを印加することで、しきい値分布HEについての書き込みベリファイ動作を行うT3。書き込みベリファイに不合格のメモリセルにおいて、再書き込み制御部7cは、高レベル領域HFのビット線電圧を0VにΔVBを加算した値に設定する。また、書き込みベリファイに合格のメモリセルにおいて、再書き込み制御部7cは、ビット線電位を書き込み禁止電圧に設定する。その後、書き込み制御部7aは、通常の書き込み動作を実行するT4。なお、この時の書き込み電圧VWは、オフセット電圧ΔVP2をプログラム電圧VPに加算することができる。次に、ベリファイ制御部7bは、選択セルに書き込みベリファイ電圧VFNを印加することで書き込みベリファイを行うT5。この時、書き込みベリファイ電圧VFNは目標ベリファイレベルVfNに設定することができる。そして、選択セルのしきい値が目標ベリファイレベルVfNに達していないなら、選択セルのしきい値が目標ベリファイレベルVfNに達するまで、再書き込み制御部7cが書き込み電圧VWをステップアップ電圧ΔVP1だけ加算しながらその選択セルの書き込み動作を繰り返すT6、T7。図6は、図1の不揮発性半導体記憶装置の書き込み時のビット線電圧の印加方法を示すタイミングチャートである。図6において、書き込み動作において、書き込み後のしきい値が目標しきい値レベルVfNに達しているメモリセルのビット線電位VBEは書き込み禁止電圧に設定され、選択セルのチャネルはフローティング状態となるT1、T4。なお、図6のT1、T4では、ビット線電位VBEは、便宜上、選択セルのチャネルの電位を示している。また、書き込み後のしきい値が目標しきい値レベルVfNに達していないメモリセルにおいて、低レベル領域HSのメモリセルのビット線電位VBSは0Vに設定されるT4。また、書き込み後のしきい値が目標しきい値レベルVfNに達していないメモリセルにおいて、高レベル領域HFのメモリセルのビット線電位VBFは0Vにオフセット電圧ΔVBを加えた値に設定されるT4。ここで、低レベル領域HSのメモリセルと高レベル領域HFのメモリセルとの間でビット線電位を互いに異ならせることにより、低レベル領域HSのメモリセルと高レベル領域HFのメモリセルとの書き込み電圧VWを共通化した場合においても、低レベル領域HSのメモリセルにかかる電圧よりも高レベル領域HFのメモリセルにかかる電圧を低くすることができる。このため、書き込み動作を高速化しつつ、書き込み後のしきい値分布LMを狭くすることができ、パフォーマンスを向上させつつ、読み出しマージンを増大させることができる。図7は、図1の不揮発性半導体記憶装置の書き込み動作を示すフローチャートである。図7において、書き込み電圧VWをプログラム電圧VP、ビット線電圧VBを0Vに設定しS1、選択セルの条件書き込み動作を実行するS2。次に、条件ベリファイ動作を行うS3。この条件ベリファイ動作の結果で、選択セルが目標ベリファイレベルVfN以上、選択セルのしきい値分布の低レベル領域と高レベル領域を探索するS4。そして、選択セルが目標ベリファイレベルVfN以上と判断された場合、書き込みが終了した選択セルと判断され、ビット線電圧VBが書き込み禁止電圧に設定されるS5。選択セルが高レベル領域に属すると判断された場合、書き込み速度が速いと判断され、ビット線電圧VBが0Vにオフセット電圧ΔVBを加えた値に設定されるS7。一方、選択セルが低レベル領域に属すると判断された場合、書き込み速度が遅いと判断され、ビット線電圧VBが0Vに設定されるS8。次に、書き込み電圧VWをVPΔVP2に設定しS9、低レベル領域のメモリセルと高レベル領域のメモリセルの書き込み動作を実行するS10。そして、選択セルの書き込みベリファイを行いS11、ベリファイチェックに不合格ならS12、ベリファイチェックに合格するまで、書き込み電圧VWをステップアップ電圧ΔVP1だけ加算しながらその選択セルの書き込み動作を繰り返すT13。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。