信号を受信し、第1電圧範囲のレベルシフター電圧出力を供給する出力を有するレベルシフターと、該レベルシフターの該出力に結合され、該第1電圧範囲より広い第2電圧範囲のプルアップ回路電圧出力を供給する出力を有するプルアップ回路とを備える集積回路高電圧スイッチ装置。前記信号はデコーダ信号であり、前記プルアップ回路の前記出力はメモリアレイのワード線に供給される請求項1に記載の装置。前記レベルシフターは負レベルシフターであり、該レベルシフターの前記第1電圧範囲は該レベルシフターに結合された負第1バイアス電圧と正第2バイアス電圧とにより設定され、前記第2電圧範囲は前記プルアップ回路に結合された正第3バイアス電圧と該負第1バイアス電圧とにより設定される請求項1に記載の装置。消去時、選択動作中に、前記プルアップ回路電圧出力は前記正第3バイアス電圧に等しい電圧である請求項3に記載の装置。消去時、非選択動作中に、前記プルアップ回路電圧出力は前記負第1バイアス電圧に等しい電圧である請求項3に記載の装置。前記レベルシフター電圧出力の前記第1電圧範囲は、デコーダからの前記デコーダ信号にない大きさの負電圧を含み、該デコーダ信号より広い請求項1に記載の装置。前記プルアップ回路電圧出力の前記第2電圧範囲は、デコーダからの前記デコーダ信号にない大きさの負電圧と該デコーダ信号にない大きさの正電圧とを含み、該デコーダ信号より広い請求項1に記載の装置。集積回路装置のワード線に結合されたワード線に対してメモリ動作のためのアドレスをデコードする方法であって、レベルシフターでデコーダ信号を受信することと、第1電圧範囲を有するレベルシフター出力信号を該レベルシフターからプルアップ回路へ供給することと、該第1電圧範囲より広い第2電圧範囲を有する電圧スイッチ出力信号を該プルアップ回路から供給することとを含む方法。前記レベルシフターは負レベルシフターであり、該レベルシフターの前記第1電圧範囲は該レベルシフターに結合された負第1バイアス電圧と正第2バイアス電圧とにより設定され、前記第2電圧範囲は前記プルアップ回路に結合された正第3バイアス電圧と該負第1バイアス電圧とにより設定される請求項8に記載の方法。消去時、選択動作を更に含み、該選択動作中、電圧スイッチ出力は前記正第3バイアス電圧に等しい電圧である請求項9に記載の方法。消去時、非選択動作を更に含み、該非選択動作中、電圧スイッチ出力は前記負第1バイアス電圧に等しい電圧である請求項9に記載の方法。前記デコーダ信号は第3電圧範囲を有し、前記第1電圧範囲は、該第3電圧範囲にないより大きい負電圧を含み、該第3電圧範囲より広く、該第2電圧範囲は、i該第3電圧範囲にないより大きい負電圧とii該第3電圧範囲にないより大きい正電圧とを含み、該第3電圧範囲より広い請求項8に記載の方法。前記第2電圧範囲は、前記第1電圧範囲にないより大きい正電圧を含み、該第1電圧範囲より広い請求項8に記載の方法。様々な実施形態が、NANDメモリアレイへの負電圧入力が可能な高電圧スイッチを説明する。本発明の1つの態様は高電圧スイッチを含む集積回路装置である。この高電圧スイッチはデコーダからの信号を受け取り、選択/非選択又は使用許可/禁止信号は、特定のメモリブロックを選択か非選択、又は使用許可するか禁止するかを示す論理信号値を有する。高電圧スイッチはこれらの論理信号を、メモリブロックを選択/非選択するのに十分な正と負の電圧にシフトする。xデコーダ又は行デコーダ回路等の高電圧スイッチは、レベルシフターとプルアップ回路とを備える。レベルシフターは負レベルシフターであってもよい。高電圧スイッチはiデコーダとiiNANDメモリセルのブロックとに結合されたワード線とに結合される。デコーダはブロックデコーダであってもよい。高電圧スイッチは正電圧と負電圧とを含む出力電圧範囲の高電圧スイッチ出力信号を出力する。レベルシフターはデコーダに結合されている。様々な実施形態において、レベルシフターはワード線が選択されたか非選択かを示すデコーダ信号を受信する。デコーダ信号は第1電圧範囲を有する。レベルシフターは第2電圧範囲のレベルシフター出力信号をプルアップ回路に供給する。第2電圧範囲は該第1電圧範囲にないより大きい負電圧を含み、該第1電圧範囲より広い。プルアップ回路はレベルシフターとワード線とに結合される。プルアップ回路はiデコーダ信号とiiレベルシフター出力信号とを受信する。プルアップ回路はNANDメモリセルのブロックに、特定のワード線をワード線電力信号に結合するか切り離すプルアップ回路出力信号を供給する。プルアップ回路は高電圧スイッチ出力信号に、i該第1電圧範囲にないより大きい負電圧とii該第1電圧範囲にないより大きい正電圧とを含み、該第1電圧範囲より広い出力電圧範囲を提供する。より一般的に、xデコーダ又は行デコーダ回路等のプルアップ回路は、デコーダから使用許可/禁止信号と使用許可/禁止信号の補信号又は反転処理した信号とを受信する。或いは、デコーダから使用許可/禁止信号の補信号を受信するのでなく、プルアップ回路は該レベルシフターから負電圧基準を受け取る。使用許可信号に応答して、プルアップ回路は使用許可信号より大きい電圧例えばVPPを出力して、NANDメモリアレイへ送る高電圧スイッチ出力の正電圧範囲を広げる。使用禁止信号に応答して、プルアップ回路はレベルシフターで大きくされた負電圧信号の使用禁止信号を出力する。1つの実施形態では、高電圧スイッチ出力信号の出力電圧範囲は該第2電圧範囲にないより大きい正電圧を含み、レベルシフター出力信号の第2電圧範囲より広い。より狭い電圧範囲のトランジスタは動作要件が厳しくなくより小さくできるので有利である。別の実施形態では、レベルシフター出力信号の第2電圧範囲とレベルシフター出力信号の第2電圧範囲は同じ最大電圧値を有する。1つの実施形態では、高電圧スイッチ出力信号の出力電圧範囲は、プログラム動作、消去動作、リード動作におけるデコーダ信号の選択状態と非選択状態のうち最大値と最小値とに対応する。1つの実施形態では、レベルシフター出力信号の第2電圧範囲は、プログラム動作、消去動作、リード動作におけるデコーダ信号の選択状態と非選択状態のうち最大値と最小値とに対応する。1つの実施形態では、プルアップ回路は高電圧スイッチの動作時、高電圧スイッチの出力電圧範囲の最大電圧を受信するゲートを有するn型トランジスタを備える。別の実施形態では、高電圧スイッチは高電圧スイッチの動作時、高電圧スイッチの出力電圧範囲の最大電圧を受信するゲートを有するn型トランジスタを備える。高電圧スイッチは複数のp型トランジスタを備える。該複数のp型トランジスタの全てが高電圧スイッチの動作時、高電圧スイッチの出力電圧範囲の最大電圧を受信しないゲートを有する。1つの実施形態では、高電圧スイッチは高電圧スイッチの動作時、高電圧スイッチの出力電圧範囲の最大電圧を受信するゲートを有するn型トランジスタを備え、高電圧スイッチは複数のp型トランジスタを備え、該複数のp型トランジスタの全てが高電圧スイッチの動作時、高電圧スイッチの出力電圧範囲の最大電圧を受信しないゲートを有する。本発明の1つの態様は集積回路装置のNANDメモリセルのブロックに結合されたワード線に対してメモリ動作のためのアドレスをデコードする方法である。この方法は下記のステップを含む。様々な実施形態では、ワード線が選択されたか非選択かを示す第1電圧範囲のデコーダ信号をレベルシフターで受信することと、該第1電圧範囲にないより大きい負電圧を含み該第1電圧範囲より広い第2電圧範囲を有するレベルシフター出力信号を該レベルシフターからプルアップ回路へ供給することと、プルアップ回路でiデコーダ信号とiiレベルシフター出力信号とを受信し、NANDメモリセルのブロックに特定のワード線をワード線電力信号に結合するか切り離すプルアップ回路出力信号を供給することと、i該第1電圧範囲にないより大きい負電圧とii該第1電圧範囲にないより大きい正電圧とを含み、該第1電圧範囲より広い出力電圧範囲を有する高電圧スイッチ出力信号を該プルアップ回路から供給することとを含む。1つの実施形態では、高電圧スイッチ出力信号の出力電圧範囲は該第2電圧範囲にないより大きい正電圧を含み、レベルシフター出力信号の第2電圧範囲より広い。より狭い電圧範囲のトランジスタは動作要件が厳しくなくより小さくできるので有利である。1つの実施形態では、レベルシフター出力信号の第2電圧範囲とレベルシフター出力信号の第2電圧範囲は同じ最大電圧値を有する。1つの実施形態では、高電圧スイッチ出力信号の出力電圧範囲は、プログラム動作、消去動作、リード動作におけるデコーダ信号の選択状態と非選択状態のうち最大値と最小値とに対応する。1つの実施形態では、レベルシフター出力信号の第2電圧範囲は、プログラム動作、消去動作、リード動作におけるデコーダ信号の選択状態と非選択状態のうち最大値と最小値とに対応する。1つの実施形態は下記を更に含む。高電圧スイッチの動作時、プルアップ回路別の実施形態では高電圧スイッチの1つのn型トランジスタのゲートで高電圧スイッチの出力電圧範囲の最大電圧を受信することと、高電圧スイッチの動作時、高電圧スイッチの全てのp型トランジスタのゲートで高電圧スイッチの出力電圧範囲の最大電圧を受信しないこととを含む。本発明の1つの態様はNANDメモリセルの複数のブロックと高電圧スイッチとを含む集積回路装置である。この高電圧スイッチはレベルシフターとプルアップ回路とを含む。高電圧スイッチはデコーダとNANDメモリセルの複数のブロックとに結合されている。高電圧スイッチは正電圧と負電圧とを含む出力電圧範囲を有する。レベルシフターはデコーダに結合されている。プルアップ回路はレベルシフターとメモリセルの該複数のブロックとに結合されている。高電圧スイッチはNMOSトランジスタとPMOSトランジスタとを有し、NMOSトランジスタに比べてPMOSトランジスタの動作要件は低減されている。1つの実施形態では、高電圧スイッチの出力電圧範囲はレベルシフターの電圧範囲にないより大きい正電圧を含み、レベルシフターの出力電圧範囲より広い。より狭い電圧範囲のトランジスタは動作要件が厳しくなくより小さくできるので有利である。1つの実施形態では、高電圧スイッチの出力電圧範囲とレベルシフターの出力電圧範囲は同じ最大電圧値を有する。1つの実施形態では、高電圧スイッチの出力電圧範囲は、プログラム動作、消去動作、リード動作におけるデコーダにより示される選択状態と非選択状態のうち最大値と最小値とに対応する。1つの実施形態では、レベルシフターの出力電圧範囲は、プログラム動作、消去動作、リード動作におけるデコーダにより示される選択状態と非選択状態のうち最大値と最小値とに対応する。1つの実施形態では、低減された動作要件は、高電圧スイッチの動作時、高電圧スイッチの出力電圧範囲の最大電圧を受信するゲートを有するn型トランジスタを備えるプルアップ回路を含み、高電圧スイッチは高電圧スイッチの動作時、高電圧スイッチの出力電圧範囲の最大電圧を受信しないゲートを有する複数のp型トランジスタを備える。1つの実施形態では、低減された動作要件は、高電圧スイッチの動作時、高電圧スイッチの出力電圧範囲の最大電圧を受信するゲートを有するn型トランジスタを備える高電圧スイッチを含み、高電圧スイッチは高電圧スイッチの動作時、高電圧スイッチの出力電圧範囲の最大電圧を受信しないゲートを有する複数のp型トランジスタを備える。本発明の1つの態様はNANDメモリセルの複数のブロックと高電圧スイッチとを含む集積回路装置である。この高電圧スイッチはデコーダとNANDメモリセルの複数のブロックとに結合されている。高電圧スイッチは正電圧と負電圧とを含む出力電圧範囲を有する。幾つかの実施形態では、この高電圧スイッチはデコーダに結合されたレベルシフターとプルアップ回路とを含む。プルアップ回路はレベルシフターとメモリセルの複数のブロックとに結合されている。幾つかの実施形態では、この高電圧スイッチはデコーダに結合されたレベルシフターとプルアップ回路とを含む。プルアップ回路はレベルシフターとメモリセルの複数のブロックとに結合されている。レベルシフターとプルアップ回路は高電圧スイッチの出力電圧範囲を生成するのに十分である。例えば、2段のレベルシフター回路は必要でない。幾つかの実施形態では、この高電圧スイッチはデコーダに結合されたレベルシフターとプルアップ回路とを含む。プルアップ回路はレベルシフターとメモリセルの複数のブロックとに結合されている。高電圧スイッチはNMOSトランジスタとPMOSトランジスタとを有し、NMOSトランジスタに比べてPMOSトランジスタの動作要件は低減されている。負電圧セレクタは多くの場合、例えば負閾値電圧Vtを有する消去セルの消去確認のための順リードの場合、又は消去確認以外の動作時に負電圧がメモリセルに必要な場合に有用である。図1はNANDフラッシュメモリで使用する高電圧スイッチを示す。M3はデプレッションNMOSトランジスタである。M2とM3の閾値電圧はそれぞれ、例えば-1Vと-0.8Vである。VinはローレベルでVswはGNDグランドである場合、M2はオフで、Vsbは0.8VであるM3は負閾値電圧Vthを有する。M4はオフで、VoutはVhvに依存しない。VinがVddに近づくと、M2はオンになり、ノードVswの電圧を上昇させる。トランジスタM1はVswの電圧上昇に、VswがVDD-M1のVthに等しくなるまで貢献する。この時、M1はダイオード接続となり、この回路のインバータとして示された低電圧部分を隔離する。ノードVsbとノードVswの間の正帰還M2とM3を介するにより電圧Vswは値Vhvに達する。図2は、図1のスイッチを高電圧シフターとするNANDフラッシュメモリのxデコーダを示す。メモリ集積回路は多数のメモリセルブロックを含む。アレイの各ブロックにxデコーダユニットが設けられている。各ブロックは多数のビット線とワード線によってアクセスされる多数のNANDメモリ列を含む。グローバルワード線GWL[31:0]、グローバル列選択線GSSL、及びグローバルグランド選択線GGSLは、各ブロックのワード線WL[31:0]、列選択線SSL、及びグランド選択線GSLに電力を供給するグローバル信号である。特定のブロックが選択されたか否かは、デコーダBLKDEC回路によりデコーダされる。ブロックが選択されると、高電圧スイッチ、又は高電圧レベルシフターはVPPを出力するので、NAND列に接続されたトランジスタ201、202、203、204をオンにする。この場合、選択されたブロックのワード線WL0はGWL0に接続され、選択されたブロックのワード線WL1はGWL1に接続され、グローバルワード線GWL[31:0]とワード線WL[31:0]との残りについて同様に接続される。ワード線WLに加えて、各ブロックの列選択線SSLとグランド選択線GSLも同様に働く。該ブロックが選択解除されると、該高電圧スイッチはGNDを出力して、選択解除された該ブロックのワード線WL、列選択線SSL、及びグランド選択線GSLを切り離す。図3はNANDフラッシュメモリの制限されたブロック制御を有するxデコーダ、特に図1のスイッチを高電圧レベルシフターとする選択されたブロックを示す。幾つかの場合、動作時、NANDメモリセル自身が負電圧を必要とする。例えば、1つのワード線WLはある動作時、-2.0Vにバイアスされ必要がある。これは従来の高電圧スイッチでは不可能であった。例えば、グローバルワード線GWL0は-2Vで、図3に示すように選択されたブロックのトランジスタ202はオンになる。図4はNANDフラッシュメモリの制限されたブロック制御を有するxデコーダ、特に図1のスイッチを高電圧シフターとする非選択のブロックを示す。他の非選択のブロック全てのトランジスタ202は、高電圧シフターの最も低い出力電圧はGNDであるのでまだオンである。図5は改善された高電圧スイッチ、又は高電圧スイッチを示す。改善された高電圧スイッチ、又は高電圧スイッチはNANDメモリにNANDメモリブロックをオフにする負電圧入力を供給できる。この回路の場合、NANDアレイ内のメモリブロックを誤って使用許可にする前記の問題は発生しない。従って、改善された高電圧スイッチ、又は高電圧スイッチは、負電圧を供給して非選択のメモリブロックをオフにできる。VNPは動作時においてチップの最も負の電圧である。VPPは動作時においてチップの最も正の電圧である。高電圧スイッチはレベルシフターとプルアップ回路とを備える。高電圧スイッチの入力はNANDアレイのメモリブロックを使用許可/禁止にするデコーダからのSEL信号である。該レベルシフターは、たすきがけ結合されたインバータに似ている。高VDD電圧基準と低VNP電圧基準の間に直列接続されたp型とn型トランジスタの対が2つあり、各n型トランジスタのゲートが他方のn型トランジスタのドレインにたすきがけ結合されている。しかし、インバータと異なり、p型トランジスタのゲートは、メモリブロックを使用許可/禁止にするデコーダからのSEL信号かその補信号SELBに結合されている。出力はp型とn型トランジスタの直列接続対の1つの内部ノードである。本実施形態では、出力はメモリブロックを使用許可/禁止にするデコーダからのSEL信号を受信するゲートを有するp型トランジスタとn型トランジスタの直列接続対の内部ノードである。この出力はインバータにより更に処理される。該レベルシフターの出力は、該レベルシフターにより広げられたVNPを含む負電圧範囲を有する。該プルアップ回路は該レベルシフター出力を該プルアップ回路の主部に接続する省略可能なn型トランジスタを有し、xデコーダ又は行デコーダ回路と同一である。1つのn型デプレッションモードトランジスタが、VPPと該高電圧スイッチ出力の間でp型トランジスタと直列接続されている。該n型デプレッションモードトランジスタは該高電圧スイッチ出力に接続されたゲートと、VPPに接続されたドレインと、該p型トランジスタのソースに接続されたソースとを有する。該p型トランジスタは該高電圧スイッチ出力に接続されたドレインと、デコーダ信号SELBに接続されたゲートとを有する。より一般的には、xデコーダ又は行デコーダ回路などのプルアップ回路は、使用許可/禁止信号とその補信号を受信する。使用許可信号に応答して、プルアップ回路は該使用許可信号より高い電圧例えばVPPを出力する。使用禁止信号に応答して、プルアップ回路は使用禁止信号を出力する。図5及び図7~図10に示した高電圧スイッチにおいて、レベルシフター段の後にデコーダ段が接続されている。該負電圧シフター段は拡張された負電圧範囲を有する信号を出力し、該デコーダ段は拡張された正電圧範囲を有する信号を出力する。レベルシフター段はブロック選択SEL信号を入力として受信する。多くの実施形態では、ブロック選択SEL信号は、論理回路出力と同様に、単一極性負又は正、通常は正を有する。従って、通常、ブロック選択SEL信号はVDD又はグランドの論理値等のデコーダ出力値を有する。レベルシフター段がブロック選択SEL信号を受信した後、該レベルシフター段はVDD~VNPのより広い電圧範囲の信号を出力する。該レベルシフター段はGND~負VNPの低い電圧範囲を広げる。該デコーダ段はVDD~VNPの信号範囲をVPP~VNPに広げる。該レベルシフター段の最大電圧は論理回路出力最大値と同じVDDであるが、デコーダ段の最大電圧はVDDより高いVPPである。図6は改善されたブロック制御を有するNANDフラッシュメモリのxデコーダを示し、特に図6のスイッチを高電圧シフターとする非選択のブロックを示す。前述した図2~図4と異なり、高電圧シフターの最も低い出力電圧は十分に負であるので、非選択のブロックのこれらのトランジスタ202はオフしている。図7は別の改善された高電圧スイッチ、又は高電圧スイッチを示す。該高電圧スイッチはプルアップ回路が後に接続されたレベルシフターを含む。該高電圧スイッチは、NAND列が接続されたトランジスタが後に接続されている。NANDメモリブロックは図を用いて上述したように、該高電圧スイッチが受信したブロック選択信号がハイかローかに依って使用許可又は禁止される。図5と比較すると、図7の高電圧スイッチはデコーダ信号SELを受信してデコーダ信号の補信号SELBを生成するインバータを有している。デコーダ信号の補信号はデコーダか、図7のように後段で生成することが出来る。図8は別の改善された高電圧スイッチ、又は高電圧スイッチを示す。該高電圧スイッチは後にプルアップ回路が接続されたレベルシフターを含む。該高電圧スイッチは、NAND列が接続されたトランジスタが後に接続されている。NANDメモリブロックは図を用いて上述したように、該高電圧スイッチが受信したブロック選択信号がハイかローかに依って使用許可又は禁止される。図7と比較すると、該高電圧スイッチの入力において、ブロック選択SEL信号とブロック選択バーSELB信号の極性が逆転している。極性が逆転しているので、該高電圧スイッチのレベルシフターからインバータが取り除かれている。図9は別の改善された高電圧スイッチ、又は高電圧スイッチを示す。該高電圧スイッチは後にプルアップ回路が接続されたレベルシフターを含む。該高電圧スイッチは、NAND列が接続されたトランジスタが後に接続されている。NANDメモリブロックは図を用いて上述したように、該高電圧スイッチが受信したブロック選択信号がハイかローかに依って使用許可又は禁止される。図7及び図8と比較すると、図9では該高電圧スイッチのプルアップ回路のp型トランジスタのゲートは、デコーダ出力ブロック選択SEL信号にもその補信号のブロック選択バーSELB信号にも結合されていない。代りに、該高電圧スイッチのプルアップ回路のp型トランジスタのゲートは、n型トランジスタを介してレベルシフターの負電圧基準VNPに結合されているSELHB信号に結合されている。SELH信号とSELHB信号はレベルシフター内の異なるノードから出力される。図10は別の改善された高電圧スイッチ、又は高電圧スイッチを示す。該高電圧スイッチは後にプルアップ回路が接続されたレベルシフターを含む。該高電圧スイッチは、NAND列が接続されたトランジスタが後に接続されている。NANDメモリブロックは図を用いて上述したように、該高電圧スイッチが受信したブロック選択信号がハイかローかに依って使用許可又は禁止される。図9と比較すると、該高電圧スイッチの入力において、ブロック選択SEL信号とブロック選択バーSELB信号の極性が逆転している。極性が逆転しているので、該高電圧スイッチのレベルシフターにインバータが追加されている。図11は図7の回路のノード電圧の表を示す。ノード電圧は動作リード、消去、プログラムとブロック選択状態選択、非選択により異なる。図11の表は高電圧スイッチの入力、信号SEL、及びその補信号SELBが0とVDDの論理信号値を持つことを示す。高電圧スイッチの目的は、これらの信号の電圧範囲をメモリアレイのブロックを選択及び非選択するために十分に広げることである。高電圧スイッチのレベルシフターはこの電圧範囲をレベルシフターの負電圧基準VNPを含むよう広げる。プルアップ回路はこの電圧範囲をプルアップ回路の正電圧基準VPPを含むよう広げる。従って、高電圧スイッチはこれらの信号の電圧範囲を0~VDDの比較的狭い範囲からVNP~VPPの比較的広い範囲に広げる。VPPがVDDより高い実施形態では、トランジスタ面積はより小さい。該表はNMOSトランジスタの動作要件がPMOSトランジスタの動作要件より高いことを示す。表において、NMOS動作要件は30V例えば、VPP-SELH又はVPP-SELHBであり、PMOS動作要件は17V例えば、SELHB-SELHである。この低減されたPMOS動作要件は負レベルシフター段とNANDアレイの間の追加のデコーダ段による結果である。このような低減されたPMOS動作要件はPMOSトランジスタの面積要件を低減する。NMOS/PMOSトランジスタはVPWRとVNPの間の高電圧動作を支える。全動作範囲はNMOSにより制限される。幾つかの実施形態では、本スイッチは-20~10V消去と0~30Vプログラムの出力範囲を有する。幾つかの実施形態では、同時に高負電圧なしで高正電圧が生成され、及び/又は高正電圧なしで高負電圧が生成される、この特徴はトランジスタの面積要件を低減する。図12は不揮発性プログラム可能抵抗性メモリセルのアレイと他の回路とを含む集積回路のブロック図である。集積回路1250はNANDメモリセルのメモリアレイ1200を含む。アドレスはバス1205を介して列デコーダ1203と、改善されたブロック選択/非選択回路を含む行デコーダ1201とに供給される。ブロック1206のセンスアンプとデータ入力構造体はデータバス1207を介して列デコーダ1203に結合されている。データはデータ入力線1211を介して集積回路1250の入出力ポート、又は集積回路1250の内部又は外部の他のデータソースからブロック1206のデータ入力構造体へ供給される。データはデータ出力線1215を介してブロック1206から集積回路1250の入出力ポート、又は集積回路1250の内部又は外部の他のデータ宛先へ供給される。集積回路1250は不揮発性記憶以外の機能のための回路を含んでもよい。本実施形態のバイアス手配状態マシン1209を使用するコントローラは、バイアス手配供給電圧1208、例えばリード電圧、プログラム電圧、消去電圧、消去確認電圧、及びプログラム確認電圧の印加を制御する。このコントローラは当該分野で知られている専用の論理回路を使用して実現できる。別の実施形態では、コントローラは汎用プロセッサからなり、同じ集積回路上に実現されてもよく、装置の動作を制御するコンピュータプログラムを実行する。更に他の実施形態では、専用の論理回路と汎用プロセッサとの組合せをコントローラとして使用してもよい。本発明を好適な実施形態を参照しながら詳細に開示したが、これらの実施形態は限定ではなく例示するよう意図されていることは理解されるべきである。本発明の思想内で添付の請求項の範囲内の変形及び組合せを当業者は容易に想到するであろう。