スイッチングレギュレータのスイッチングトランジスタを制御する制御回路であって、前記スイッチングレギュレータの出力信号に応じたフィードバック電圧を、所定の基準電圧および本ヒステリシスコンパレータの出力信号に応じたヒステリシスを有するしきい値電圧と比較するヒステリシスコンパレータと、前記ヒステリシスコンパレータから出力されるパルス変調信号にもとづき、前記スイッチングトランジスタを駆動するドライバと、所定の周波数を有する基準クロック信号と、前記パルス変調信号に応じたパルス信号との位相差に応じた位相差信号を生成する位相比較器と、前記位相差信号をフィルタリングし、制御電圧を生成するループフィルタと、を備え、前記ヒステリシスコンパレータは、その応答速度が前記制御電圧に応じて制御可能に構成されることを特徴とする制御回路。前記ヒステリシスコンパレータは、その第1入力端子に前記フィードバック電圧が入力され、その第2入力端子に前記基準電圧が入力されたコンパレータと、1前記パルス変調信号と反対の論理レベルを有するフィードバックパルス信号を前記コンパレータの前記第2入力端子にフィードバックし、もしくは2前記パルス変調信号と同じ論理レベルを有するフィードバックパルス信号を前記コンパレータの前記第1入力端子にフィードバックするフィードバック回路と、を含み、前記コンパレータのバイアス電流が、前記制御電圧に応じて可変であることを特徴とする請求項1に記載の制御回路。前記ヒステリシスコンパレータは、その第1入力端子に前記フィードバック電圧が入力され、その第2入力端子に前記基準電圧が入力されたコンパレータと、1前記パルス変調信号と反対の論理レベルを有するフィードバックパルス信号を前記コンパレータの前記第2入力端子にフィードバックし、もしくは2前記パルス変調信号と同じ論理レベルを有するフィードバックパルス信号を前記コンパレータの前記第1入力端子にフィードバックするフィードバック回路と、を含み、前記フィードバック回路の時定数が、前記制御電圧に応じて可変であることを特徴とする請求項1に記載の制御回路。前記フィードバック回路は、直列に接続された抵抗およびキャパシタを含み、前記抵抗の抵抗値が、前記制御電圧に応じて可変であることを特徴とする請求項3に記載の制御回路。前記フィードバック回路は、直列に接続された抵抗およびキャパシタを含み、前記キャパシタの容量値が、前記制御電圧に応じて可変であることを特徴とする請求項3に記載の制御回路。前記フィードバック回路は、直列に接続された抵抗、キャパシタおよび遅延回路を含み、前記遅延回路の遅延量が、前記制御電圧に応じて可変であることを特徴とする請求項3に記載の制御回路。前記フィードバック回路は、直列に接続された、前記パルス変調信号を反転するインバータ、抵抗、キャパシタを含み、前記インバータの遅延量が、前記制御電圧に応じて可変であることを特徴とする請求項3に記載の制御回路。請求項1から7のいずれかに記載の制御回路を備えることを特徴とするスイッチングレギュレータ。請求項8に記載のスイッチングレギュレータを備えることを特徴とする電子機器。スイッチングレギュレータのスイッチングトランジスタを制御する制御方法であって、ヒステリシスコンパレータを用いて、前記スイッチングレギュレータの出力信号に応じたフィードバック電圧を、所定の基準電圧および前記ヒステリシスコンパレータの出力信号に応じたヒステリシスを有するしきい値電圧と比較するステップと、前記ヒステリシスコンパレータから出力されるパルス変調信号にもとづき、前記スイッチングトランジスタを駆動するステップと、所定の周波数を有する基準クロック信号と、前記パルス変調信号に応じたパルス信号との位相差に応じた位相差信号を生成するステップと、前記位相差信号をフィルタリングし、制御電圧を生成するステップと、フィードバックにより、前記制御電圧に応じて前記ヒステリシスコンパレータの応答速度を制御するステップと、を備えることを特徴とする方法。前記ヒステリシスコンパレータは、その第1入力端子に前記フィードバック電圧が入力され、その第2入力端子に前記基準電圧が入力されたコンパレータと、1前記パルス変調信号と反対の論理レベルを有するフィードバックパルス信号を前記コンパレータの前記第2入力端子にフィードバックし、もしくは2前記パルス変調信号と同じ論理レベルを有するフィードバックパルス信号を前記コンパレータの前記第1入力端子にフィードバックするフィードバック回路と、を含み、前記ヒステリシスコンパレータの応答速度を制御するステップは、前記ヒステリシスコンパレータのバイアス電流を、前記制御電圧に応じて制御することを特徴とする請求項10に記載の方法。前記ヒステリシスコンパレータは、その第1入力端子に前記フィードバック電圧が入力され、その第2入力端子に前記基準電圧が入力されたコンパレータと、1前記パルス変調信号と反対の論理レベルを有するフィードバックパルス信号を前記コンパレータの前記第2入力端子にフィードバックし、もしくは2前記パルス変調信号と同じ論理レベルを有するフィードバックパルス信号を前記コンパレータの前記第1入力端子にフィードバックするフィードバック回路と、を含み、前記ヒステリシスコンパレータの応答速度を制御するステップは、前記フィードバック回路の時定数を、前記制御電圧に応じて制御することを特徴とする請求項10に記載の方法。スイッチングレギュレータは、そのスイッチングにともなう電磁波を放射する。したがって、スイッチングレギュレータを搭載する電子機器では、EMIElectroMagneticInterference対策が要求される。ここでヒステリシス制御のスイッチングレギュレータを利用すると、スイッチング周波数が変動するため、EMI対策が施しにくいという問題がある。本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ヒステリシス制御のスイッチングレギュレータの周波数の安定化にある。本発明のある態様は、スイッチングレギュレータのスイッチングトランジスタを制御する制御回路に関する。この制御回路は、スイッチングレギュレータの出力信号に応じたフィードバック電圧を、所定の基準電圧および本ヒステリシスコンパレータの出力信号に応じたヒステリシスを有するしきい値電圧と比較するヒステリシスコンパレータと、ヒステリシスコンパレータから出力されるパルス変調信号にもとづき、スイッチングトランジスタを駆動するドライバと、所定の周波数を有する基準クロック信号と、パルス変調信号に応じたパルス信号との位相差に応じた位相差信号を生成する位相比較器と、位相差信号をフィルタリングし、制御電圧を生成するループフィルタと、を備える。ヒステリシスコンパレータは、その応答速度が制御電圧に応じて制御可能に構成される。ヒステリシスコンパレータの応答速度を変化させると、その出力であるパルス変調信号の周波数を変化させることができる。この態様によれば、パルス変調信号の周波数が、基準クロック信号の周波数と一致するようにフィードバックがかかるため、スイッチングトランジスタのスイッチング周波数の長期的な変動を抑制することができる。ヒステリシスコンパレータは、その第1入力端子にフィードバック電圧が入力され、その第2入力端子に基準電圧が入力されたコンパレータと、1パルス変調信号と反対の論理レベルを有するフィードバックパルス信号をコンパレータの第2入力端子にフィードバックし、もしくは2パルス変調信号と同じ論理レベルを有するフィードバックパルス信号をコンパレータの第1入力端子にフィードバックするフィードバック回路と、を含んでもよい。コンパレータのバイアス電流は、制御電圧に応じて可変であってもよい。コンパレータのバイアス電流を変化させることで、コンパレータの応答速度を制御でき、その結果、ヒステリシスコンパレータ全体の応答速度を制御できる。またフィードバック回路の時定数は、制御電圧に応じて可変であってもよい。フィードバック回路の時定数、すなわち伝搬遅延を変化させることで、しきい値電圧の遷移速度を制御でき、その結果ヒステリシスコンパレータ全体の応答速度を制御できる。フィードバック回路は、直列に接続された抵抗およびキャパシタを含み、抵抗の抵抗値が、制御電圧に応じて可変であってもよい。フィードバック回路は、直列に接続された抵抗およびキャパシタを含み、キャパシタの容量値が、制御電圧に応じて可変であってもよい。フィードバック回路は、直列に接続された抵抗、キャパシタおよび遅延回路を含み、遅延回路の遅延量が、制御電圧に応じて可変であってもよい。フィードバック回路は、直列に接続された、パルス変調信号を反転するインバータ、抵抗、キャパシタを含み、インバータの遅延量が、制御電圧に応じて可変であってもよい。本発明のさらに別の態様は、電源装置である。この装置は、上述のいずれかの態様の制御回路を備える。本発明のさらに別の態様は、電子機器である。この電子機器は、上述の電源装置を備える。なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。本発明のある態様によれば、ヒステリシス制御のスイッチングレギュレータの周波数を安定化できる。以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。本明細書において、部材Aが、部材Bと接続された状態とは、部材Aと部材Bが物理的に直接的に接続される場合のほか、部材Aと部材Bが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。同様に、部材Cが、部材Aと部材Bの間に設けられた状態とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。図1は、実施の形態に係るスイッチングレギュレータ電源装置4を備える電子機器1の構成を示す回路図である。スイッチングレギュレータ4は、携帯電話端末、デジタルカメラ、デジタルビデオカメラ、携帯オーディオプレイヤなどの電子機器1に、DSPDigitalSignalProcessor、液晶ドライバ、オーディオ回路をはじめとする負荷2とともに搭載される。スイッチングレギュレータ4は、電源電圧入力電圧VDDを受け、それを降圧して安定化された出力電圧VOUTを生成し、負荷2に供給する。電源電圧VDDは、電池もしくは外部電源から供給される。スイッチングレギュレータ4は、制御回路100、インダクタL1、出力キャパシタCoを備える。スイッチングトランジスタM1および同期整流用トランジスタM2は制御回路100に内蔵される場合を示すが、これらは制御回路100の外部に設けられたディスクリート素子であってもよい。スイッチングトランジスタM1、同期整流用トランジスタM2、インダクタL1、出力キャパシタCoを含む出力回路102のトポロジーは一般的な同期整流型スイッチングレギュレータと同様である。制御回路100は、スイッチングレギュレータ4の出力信号本実施の形態では、出力電圧VOUTに応じたフィードバック電圧VFBにもとづいてスイッチングトランジスタM1および同期整流用トランジスタM2を駆動し、出力電圧VOUTを所望のレベルに安定化させる。制御回路100は、電源端子P1、接地端子P2、スイッチング端子P3、フィードバック端子P4を備える。電源端子P1には電源電圧VDDが入力され、接地端子P2には接地電圧VGNDが供給される。スイッチング端子P3は、スイッチングトランジスタM1と同期整流用トランジスタM2の接続点の電位SWOUTをインダクタL1に出力するための端子である。フィードバック端子P4には出力電圧VOUTがフィードバックされる。制御回路100は、スイッチングトランジスタM1、同期整流用トランジスタM2に加えて、ヒステリシスコンパレータ10、ドライバ20、オシレータ30、位相比較器32、ループフィルタ34を備える。ヒステリシスコンパレータ10は、スイッチングレギュレータ4の出力電圧VOUTに応じたフィードバック電圧VFBを、ヒステリシスを有するしきい値電圧VTHと比較する。しきい値電圧VTHは、所定の基準電圧VREFおよびヒステリシスコンパレータ10の出力信号SPWMに応じたヒステリシスを有する。具体的には、しきい値電圧VTHは、上側しきい値電圧VHと、下側しきい値電圧VLの2つのレベルの間で遷移し、フィードバック電圧VFBがしきい値電圧VTHより低い状態において、VTH=VHとなり、フィードバック電圧VFBがしきい値電圧VTHより高い状態において、VTH=VLとなる。ドライバ20は、ヒステリシスコンパレータ10から出力されるパルス変調信号SPWMにもとづき、スイッチングトランジスタM1および同期整流用トランジスタM2を相補的に駆動する。具体的には、VFB<VTHのとき、パルス変調信号SPWMは第1レベルローレベルをとり、VFB>VTHのとき、パルス変調信号SPWMは第2レベルハイレベルをとる。ドライバ20は、パルス変調信号SPWMが第1レベルローレベルの期間、スイッチングトランジスタM1をオン、同期整流用トランジスタM2をオフし、パルス変調信号SPWMが第2レベルハイレベルの期間、スイッチングトランジスタM1をオフ、同期整流用トランジスタM2をオンする。以上の構成によって、フィードバック電圧VFBが基準電圧VREFに近づくようにフィードバックがかかり、出力電圧VOUTが安定化される。オシレータ30は、所定の基準周波数fREFを有する基準クロック信号CKREFを生成する。基準クロック信号CKREFは、制御回路100の外部から与えられてもよい。位相比較器32は、基準クロック信号CKREFと、パルス変調信号SPWMに応じたパルス信号S1との位相差に応じた位相差信号S2を生成する。なお図1では、位相比較器32に入力されるパルス信号S1は、パルス変調信号SPWMそのものが利用されるが、パルス信号S1は、パルス変調信号SPWMと比例する周波数を有していればよい。したがって、たとえばパルス信号S1は、パルス変調信号SPWMを分周もしくは逓倍した信号であってもよい。また、パルス信号S1として、スイッチングトランジスタM1のゲート信号、同期整流用トランジスタM2のゲート信号、あるいはスイッチング端子P3のスイッチング信号SWOUTを利用してもよいし、それらを分周もしくは逓倍した信号を用いてもよい。ループフィルタ34は、位相比較器32から出力される位相差信号S2をフィルタリングし、制御電圧VCNTを生成する。位相比較器32およびループフィルタ34の構成は特に限定されず、PLLPhaseLockedLoop回路などで利用される公知の回路を用いればよい。ヒステリシスコンパレータ10は、その応答速度が制御電圧VCNTに応じて制御可能に構成される。具体的には、パルス信号S1の位相が基準クロック信号CKREFの位相に対して遅れるほど、ヒステリシスコンパレータ10の応答速度が速められ、パルス信号S1の位相が基準クロック信号CKREFの位相に対して進むほど、ヒステリシスコンパレータ10の応答速度が遅められる。ここでは、パルス信号S1の位相が基準クロック信号CKREFの位相に対して遅れるほど、位相差信号S2のレベルは増大し、パルス信号S1の位相が基準クロック信号CKREFの位相に対して進むほど、位相差信号S2のレベルは減少するものとする。つまり、制御電圧VCNTのレベルも、パルス信号S1の位相が基準クロック信号CKREFの位相に対して遅れるほど増大し、進むほど減少する。この場合、制御電圧VCNTが大きいほど、ヒステリシスコンパレータ10の応答速度が速められ、制御電圧VCNTが小さいほど、ヒステリシスコンパレータ10の応答速度が遅められる。図2a、bは、ヒステリシスコンパレータ10の構成例を示す回路図である。図2aのヒステリシスコンパレータ10aは、コンパレータ12、フィルタ14およびフィードバック回路16aを備える。コンパレータ12の第1入力端子反転入力端子には、フィードバック電圧VFBが入力され、その第2入力端子非反転入力端子には、フィルタ14を介して基準電圧VREFが入力される。フィードバック回路16aは、パルス変調信号SPWMと反対の論理レベルを有するフィードバックパルス信号SPWMを、コンパレータ12の第2入力端子非反転入力端子にフィードバックする。本明細書において、は論理反転を表す。フィードバック回路16aは、直列に接続された第2キャパシタC2、第3抵抗R3およびインバータ18を含む。インバータ18は、コンパレータ12の出力であるパルス変調信号SPWMと同じ論理レベルを有するパルス信号SPWM’を受け、それを反転する。インバータ18から出力されるパルス信号SPWMは、第3抵抗R3および第2キャパシタC2を介して、コンパレータ12の第2入力端子にフィードバックされる。図2bのヒステリシスコンパレータ10bは、コンパレータ12およびフィードバック回路16bを備える。コンパレータ12の第1入力端子反転入力端子には、フィードバック電圧VFBが入力され、その第2入力端子非反転入力端子には、基準電圧VREFが入力される。フィードバック回路16bは、パルス変調信号SPWMと同じ論理レベルを有するフィードバックパルス信号SPWM’をコンパレータ12の第1入力端子反転入力端子にフィードバックする。フィードバック回路16bは、直列に接続された第2キャパシタC2および第3抵抗R3を含む。フィードバックパルス信号SPWM’は、第2キャパシタC2および第3抵抗R3を介して、コンパレータ12の第1入力端子反転入力端子に入力される。続いて、ヒステリシスコンパレータ10の応答速度を変化させるための方法および構成を説明する。第1の方法第1の方法では、ヒステリシスコンパレータ10を構成するコンパレータ12のバイアス電流動作電流を、制御電圧VCNTに応じて制御する。図3は、コンパレータ12の構成例を示す回路図である。たとえばコンパレータ12は、差動増幅器40および出力段42を含む。差動増幅器40および出力段42に対するバイアス電流Ib1、Ib2の少なくとも一方は、制御電圧VCNTに応じて可変となっている。バイアス電流Ib1は、テイル電流とも呼ばれる。制御電圧VCNTが上昇すると、バイアス電流Ib1、Ib2が増大し、コンパレータ12の応答速度は速くなり、結果としてヒステリシスコンパレータ10の応答速度が速められる。反対に、制御電圧VCNTが低下すると、バイアス電流Ib1、Ib2が増大すると、コンパレータ12の応答速度は速くなり、結果としてヒステリシスコンパレータ10の応答速度が速められる。なお、コンパレータ12の構成は図3のそれに限定されず、公知のさまざまな回路を利用できる。第2の方法第2の方法では、ヒステリシスコンパレータ10のフィードバック回路16の時定数を、制御電圧VCNTに応じて変化させる。図4a~dは、フィードバック回路16aの時定数が可変に構成されるヒステリシスコンパレータ10aの構成例を示す回路図である。図4aでは、第2キャパシタC2が可変キャパシタで構成され、その容量値が、制御電圧VCNTに応じて可変である。アナログ電圧に応じて容量値が制御可能な可変キャパシタとしては、スイッチドキャパシタや、可変容量ダイオードバラクタをはじめとする、さまざまな公知回路を利用すればよく、その構成は特に限定されない。第2キャパシタC2の容量値が大きいほど、フィードバック回路16aの時定数は大きくなり、したがって、ヒステリシスコンパレータ10aの応答速度は遅くなる。図4bでは、第3抵抗R3が可変抵抗で構成され、その抵抗値が、制御電圧VCNTに応じて可変である。アナログ電圧に応じて抵抗値が制御可能な可変抵抗としては、MOSFETやバイポーラトランジスタのオン抵抗を用いたもの、あるいはバリスタをもちいた構成が利用できる。第3抵抗R3の抵抗値が大きいほど、フィードバック回路16aの時定数は大きくなり、したがって、ヒステリシスコンパレータ10aの応答速度は遅くなる。図4cでは、フィードバック回路16aの経路上のインバータ18の応答速度遅延時間が、制御電圧VCNTに応じて可変に構成される。インバータ18の電源電圧またはバイアス電流を制御電圧VCNTに応じて制御することで、遅延量を制御できる。インバータ18の遅延量が大きいほど、フィードバック回路16aの時定数は大きくなり、したがって、ヒステリシスコンパレータ10aの応答速度は遅くなる。図4dでは、フィードバック回路16aの経路上に、遅延回路19が設けられる。そして遅延回路19がフィードバックパルス信号SPWMに与える遅延量は、制御電圧VCNTに応じて可変となっている。このような遅延回路19は、公知技術を用いればよく、その構成は限定されない。なお、図4cのインバータ18も、遅延回路19の一形態と把握することもできる。遅延回路19の遅延量が大きいほど、フィードバック回路16aの時定数は大きくなり、したがって、ヒステリシスコンパレータ10aの応答速度は遅くなる。図4a~dでは、図2aのヒステリシスコンパレータ10aを基本とする構成を示したが、これらと同様のバリエーションが、図2bのヒステリシスコンパレータ10bに適用可能であり、これらも本発明の範囲に含まれる。以上が実施の形態に係るスイッチングレギュレータ4の構成である。続いてその動作を説明する。図5は、実施の形態に係るスイッチングレギュレータ4の動作を示す波形図である。上から順に、負荷電流出力電流IOUT、出力電圧VOUT、スイッチング周波数fSWを示す。本明細書における波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化されている。実施の形態に係るスイッチングレギュレータ4の利点は、制御電圧VCNTに応じたヒステリシスコンパレータ10の応答速度制御を行わない比較技術との比較によって明確となる。そこでまず、ヒステリシスコンパレータ10の応答速度が固定される場合の動作を説明する。図5には、比較技術のスイッチング周波数fSWが破線で、実施の形態に係るスイッチング周波数fSWが実線で示される。時刻t0以前、スイッチングレギュレータ4は定常状態であり、出力電圧VOUTは目標レベルに安定化され、パルス変調信号SPWMの周波数スイッチング周波数fSWも一定レベルに維持されている。時刻t0に、スイッチングレギュレータ4の負荷電流IOUTが急激に上昇する。そうすると、ヒステリシスコンパレータ10の応答速度のわずかな遅れから、一旦出力電圧VOUTが低下する。出力電圧VOUTの低下をリカバリーするために、パルス変調信号SPWMのスイッチング周波数fSWが高くなり、出力電圧VOUTが速やかにもとの目標レベルに復帰する。出力電圧VOUTが安定化された後、破線で示されるスイッチング周波数fSWは、時刻t0以前とは異なるレベルで安定化される。すなわち比較技術では、負荷変動や入力電圧変動が発生するたびに、スイッチング周波数fSWが変動する。続いて、実施の形態に係るスイッチングレギュレータ4の動作を説明する。時刻t0以前の動作は、比較技術と同様である。なお実施の形態に係るスイッチングレギュレータ4では、時刻t0以前、スイッチング周波数fSWは、基準クロック信号CKREFと等しい周波数fREFに安定化されている。時刻t0に、負荷電流IOUTが増加すると、出力電圧VOUTが低下する。スイッチングレギュレータ4においても、出力電圧VOUTをもとのレベルに戻すために、スイッチング周波数fSWが一旦上昇する。これは比較技術と同様である。スイッチングレギュレータ4では、位相比較器32、ループフィルタ34およびヒステリシスコンパレータ10のループによって、スイッチング周波数fSWを基準周波数fREFと一致させるようにフィードバックがかかっている。しかしながらループフィルタ34の時定数によって周波数のフィードバック制御に遅れが発生するため、ループフィルタ34の時定数より短い時間領域での周波数変動が許容され、これにより、負荷変動や入力電圧変動に追従できるようになっているのである。すなわち、スイッチング周波数fSWのフィードバック制御を行っても、ヒステリシス制御が有する高速な負荷応答性という利点は損なわれていない。出力電圧VOUTがもとのレベルに近づくように、スイッチング周波数fSWが上昇した後、位相比較器32、ループフィルタ34およびヒステリシスコンパレータ10のループによって、ループフィルタ34の時定数にしたがって制御電圧VCNTのレベルが変化していき、やがてスイッチング周波数fSWが基準周波数fSWに収束する。このように、実施の形態に係るスイッチングレギュレータ4では、短期的な周波数変動を許容し、高速な負荷応答性を維持しつつも、長期的には、周波数の変動を抑制し、スイッチング周波数を一定に保つことができる。スイッチングレギュレータ4では、スイッチング周波数fSWが一定に保たれるため、比較技術に比べてEMI対策が容易となる。また、ひとつの電子機器に、複数チャンネルのスイッチングレギュレータが搭載される場合がある。複数のスイッチングレギュレータは、共通の電源からの電源電圧VDDを受けて動作する。かかる状況において比較技術に係るスイッチングレギュレータを用いると、それぞれのスイッチング周波数が独立に変動するため、電源電圧VDDにさまざまな周波数のノイズが重畳され、同じ電源電圧VDDを受けて動作する別のICIntegratedCircuitに悪影響を及ぼすおそれがある。また、複数チャンネルのスイッチングレギュレータが非同期で動作すると、ある瞬間において、共通の電源の出力電流が非常に高くなるなどの問題が発生しうる。実施の形態に係るスイッチングレギュレータ4を複数チャンネル設け、それらを共通の基準クロック信号CKREFと同期動作させることにより、これらの問題を解決することができる。以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。実施の形態では、同期整流型の降圧DC/DCコンバータを説明したが、ダイオード整流型にも適用できる。さらには、昇圧DC/DCコンバータあるいは昇降圧DC/DCコンバータにも適用できる。この場合、出力回路102のトポロジーを変更すればよい。実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。