内部データを第1の内部ストローブ信号及び第2の内部ストローブ信号に同期させて整列し、立上がりデータ及び立下がりデータを生成するデータ整列部と、データストローブ信号の最後の立下がりエッジを感知して書き込みラッチ信号を生成するデータストローブ信号感知回路と、前記書き込みラッチ信号に応じて、前記立上がりデータ及び前記立下がりデータをラッチさせて入力データに出力するデータラッチ部と、備えることを特徴とするデータ入力回路。前記第1の内部ストローブ信号が、前記データストローブ信号の立上がりエッジに同期して生成され、前記第2の内部ストローブ信号が、前記データストローブ信号の立下がりエッジに同期して生成されることを特徴とする請求項1に記載のデータ入力回路。前記データ整列部が、前記第1の内部ストローブ信号に同期して、前記内部データをラッチして出力する第1のラッチと、前記第2の内部ストローブ信号に同期して、前記第1のラッチの出力信号をラッチして第1の立上がりデータに出力する第2のラッチと、前記第1の内部ストローブ信号に同期して、前記第1の立上がりデータをラッチして第2の立上がりデータに出力する第3のラッチと、前記第2の立上がりデータを所定期間遅延させて第3の立上がりデータに出力する第1の遅延器と、を備えることを特徴とする請求項1に記載のデータ入力回路。前記データ整列部が、前記第2の内部ストローブ信号に同期して、前記内部データをラッチして第1の立下がりデータに出力する第4のラッチと、前記第1の内部ストローブ信号に同期して、前記第1の立下がりデータをラッチして第2の立下がりデータに出力する第5のラッチと、前記第2の立下がりデータを所定期間遅延させて第3の立下がりデータに出力する第2の遅延器と、をさらに備えることを特徴とする請求項3に記載のデータ入力回路。前記データストローブ信号感知回路が、書き込みレイテンシが経過した後に発生するパルスを含むシフト信号を生成し、シフト信号のパルスが発生する時点からバースト期間の間、内部クロックをサンプリングしてサンプリングクロックを生成するクロックサンプリング部と、前記シフト信号を前記サンプリングクロックに同期させてラッチしてレベル信号を生成し、バースト信号に応じて、前記レベル信号から最終クロックを生成する最終クロック生成部と、前記最終クロックをラッチしてイネーブル信号を生成し、前記イネーブル信号に応じて、前記書き込みラッチ信号を生成する書き込みラッチ信号生成部と、を備えることを特徴とする請求項1に記載のデータ入力回路。前記クロックサンプリング部が、書き込みレイテンシ信号に応じて書き込みコマンドを前記書き込みレイテンシの分だけシフトするシフト部と、該シフト部の出力信号をバッファリングして、前記シフト信号を生成するバッファと、前記書き込みコマンドと、前記書き込みレイテンシ信号と、バースト信号とを受信して期間信号を生成する期間信号生成部と、前記シフト信号と前記期間信号とに応じて駆動信号を駆動する駆動部と、前記駆動信号に応じて、前記内部クロックを前記サンプリングクロックに伝達する伝達素子と、を備えることを特徴とする請求項5に記載のデータ入力回路。前記期間信号が、前記書き込みコマンドが入力される時点から前記書き込みレイテンシによって設定される書き込みレイテンシと、前記バースト信号によって設定されるバースト期間とが経過する時点までディセーブルされることを特徴とする請求項6に記載のデータ入力回路。前記駆動部が、前記シフト信号のパルスが入力される時点から前記期間信号がイネーブルされる時点まで前記駆動信号をプルアップ駆動することを特徴とする請求項6に記載のデータ入力回路。前記伝達素子が、前記駆動信号がプルアップ駆動される期間の間、前記内部クロックを前記サンプリングクロックに伝達することを特徴とする請求項8に記載のデータ入力回路。前記最終クロック生成部が、前記シフト信号を前記サンプリングクロックに同期させてラッチして第1のレベル信号を生成する第1のレベル信号生成部と、前記第1のレベル信号を前記サンプリングクロックに同期させてラッチして第2のレベル信号を生成する第2のレベル信号生成部と、前記第1のレベル信号のレベル遷移時点から前記第2のレベル信号のレベル遷移時点までパルス幅を有する第1の出力信号を生成する第1の論理素子と、第1のバースト信号に応じて、前記第1の論理素子の出力信号をバッファリングした信号を伝達する第1の伝達素子と、を備えることを特徴とする請求項5に記載のデータ入力回路。前記最終クロック生成部が、前記第2のレベル信号を前記サンプリングクロックに同期させてラッチして第3のレベル信号を生成する第3のレベル信号生成部と、前記第3のレベル信号を前記サンプリングクロックに同期させてラッチして第4のレベル信号を生成する第4のレベル信号生成部と、前記第3のレベル信号のレベル遷移時点から前記第4のレベル信号のレベル遷移時点までパルス幅を有する第2の出力信号を生成する第2の論理素子と、第2のバースト信号に応じて、前記第2の論理素子の出力信号をバッファリングした信号を伝達する第2の伝達素子と、をさらに備えることを特徴とする請求項10に記載のデータ入力回路。前記書き込みラッチ信号生成部が、前記第2の内部ストローブ信号に応じて、前記最終クロックをラッチしてプルアップ信号及びプルダウン信号を生成するクロックラッチ部と、前記プルアップ信号及び前記プルダウン信号に応じて、前記イネーブル信号を駆動するイネーブル信号駆動部と、を備えることを特徴とする請求項5に記載のデータ入力回路。前記クロックラッチ部が、前記第2の内部ストローブ信号を遅延させて生成された遅延内部ストローブ信号のパルスが入力される期間で前記最終クロックをラッチすることを特徴とする請求項12に記載のデータ入力回路。内部クロックを所定期間遅延させてデータ入力クロックを生成するデータ入力クロック生成部と、前記データ入力クロックに同期して、前記入力データを書き込みドライバに伝達する伝達部と、をさらに備えることを特徴とする請求項1に記載のデータ入力回路。書き込みレイテンシが経過した後に発生するパルスを含むシフト信号を生成し、シフト信号のパルスが発生する時点からバースト期間の間、内部クロックをサンプリングしてサンプリングクロックを生成するクロックサンプリング部と、前記シフト信号を前記サンプリングクロックに同期させてラッチしてレベル信号を生成し、バースト信号に応じて、前記レベル信号から最終クロックを生成する最終クロック生成部と、前記最終クロックをラッチしてイネーブル信号を生成し、前記イネーブル信号に応じて整列されたデータをラッチさせて出力する書き込みラッチ信号を生成する書き込みラッチ信号生成部と、を備えることを特徴とするデータ入力回路。前記クロックサンプリング部が、書き込みレイテンシ信号に応じて書き込みコマンドを前記書き込みレイテンシの分だけシフトするシフトと、前記シフト部の出力信号をバッファリングして、前記シフト信号を生成するバッファと、前記書き込みコマンドと、前記書き込みレイテンシ信号と、バースト信号とを受信して期間信号を生成する期間信号生成部と、前記シフト信号と前記期間信号とに応じて駆動信号を駆動する駆動部と、前記駆動信号に応じて、前記内部クロックを前記サンプリングクロックに伝達する伝達素子と、を備えることを特徴とする請求項15に記載のデータ入力回路。前記期間信号が、前記書き込みコマンドが入力される時点から前記書き込みレイテンシによって設定される書き込みレイテンシと、前記バースト信号によって設定されるバースト期間とが経過する時点までディセーブルされることを特徴とする請求項16に記載のデータ入力回路。前記駆動部が、前記シフト信号のパルスが入力される時点から前記期間信号がイネーブルされる時点まで前記駆動信号をプルアップ駆動することを特徴とする請求項16に記載のデータ入力回路。前記伝達素子が、前記駆動信号がプルアップ駆動される期間の間、前記内部クロックを前記サンプリングクロックに伝達することを特徴とする請求項16に記載のデータ入力回路。前記最終クロック生成部が、前記シフト信号を前記サンプリングクロックに同期させてラッチして第1のレベル信号を生成する第1のレベル信号生成部と、前記第1のレベル信号を前記サンプリングクロックに同期させてラッチして第2のレベル信号を生成する第2のレベル信号生成部と、前記第1のレベル信号のレベル遷移時点から前記第2のレベル信号のレベル遷移時点までパルス幅を有する第1の出力信号を生成する第1の論理素子と、第1のバースト信号に応じて、前記第1の論理素子の出力信号をバッファリングした信号を伝達する第1の伝達素子と、を備えることを特徴とする請求項15に記載のデータ入力回路。前記最終クロック生成部が、前記第2のレベル信号を前記サンプリングクロックに同期させてラッチして第3のレベル信号を生成する第3のレベル信号生成部と、前記第3のレベル信号を前記サンプリングクロックに同期させてラッチして第4のレベル信号を生成する第4のレベル信号生成部と、前記第3のレベル信号のレベル遷移時点から前記第4のレベル信号のレベル遷移時点までパルス幅を有する第2の出力信号を生成する第2の論理素子と、第2のバースト信号に応じて、前記第2の論理素子の出力信号をバッファリングした信号を伝達する第2の伝達素子と、をさらに備えることを特徴とする請求項20に記載のデータ入力回路。前記書き込みラッチ信号生成部が、内部ストローブ信号に応じて、前記最終クロックをラッチしてプルアップ信号及びプルダウン信号を生成するクロックラッチ部と、前記プルアップ信号及び前記プルダウン信号に応じて、前記イネーブル信号を駆動するイネーブル信号駆動部と、を備えることを特徴とする請求項15に記載のデータ入力回路。前記クロックラッチ部が、前記内部ストローブ信号を遅延させて生成された遅延内部ストローブ信号のパルスが入力される期間で前記最終クロックをラッチし、前記内部ストローブ信号が、データストローブ信号の立下がりエッジに同期して生成されることを特徴とする請求項22に記載のデータ入力回路。本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、ポストアンブル期間でデータストローブ信号のリンギングによる書き込み動作のエラーを防止できるようにしたデータ入力回路を提供することにある。そこで、上記の目的を達成するための本発明に係るデータ入力回路は、書き込みレイテンシが経過した後に発生するパルスを含むシフト信号を生成し、シフト信号のパルスが発生する時点からバースト期間の間、内部クロックをサンプリングしてサンプリングクロックを生成するクロックサンプリング部と、前記シフト信号を前記サンプリングクロックに同期させてラッチしてレベル信号を生成し、バースト信号に応じて、前記レベル信号から最終クロックを生成する最終クロック生成部と、前記最終クロックをラッチしてイネーブル信号を生成し、前記イネーブル信号に応じて整列されたデータをラッチさせて出力する書き込みラッチ信号を生成する書き込みラッチ信号生成部と、を備えることを特徴とする。また、上記の目的を達成するための本発明に係るデータ入力回路は、内部データを第1の内部ストローブ信号及び第2の内部ストローブ信号に同期させて整列し、立上がりデータ及び立下がりデータを生成するデータ整列部と、データストローブ信号の最後の立下がりエッジを感知して書き込みラッチ信号を生成するデータストローブ信号感知回路と、前記書き込みラッチ信号に応じて、前記立上がりデータ及び前記立下がりデータをラッチさせて入力データに出力するデータラッチ部と、を備えることを特徴とする。以下、実施形態によって本発明をより詳細に説明する。これらの実施形態は、単に本発明を例示するためのものであり、本発明の権利保護範囲がこれら実施形態によって限定されるものではない。図2は、本発明の一実施形態に係るデータ入力回路の構成を示したブロック図である。同図に示すように、データ入力回路は、データバッファ10と、データストローブ信号バッファ11と、コマンドバッファ12と、クロックバッファ13と、データ整列部2と、データストローブ信号感知回路3と、データラッチ部4と、データ入力クロック生成部5と、伝達部6と、書き込みドライバ7とを備える。データバッファ10は、データDATAをバッファリングして内部データIDATAを生成する。データストローブ信号バッファ11は、データストローブ信号DQS及び反転データストローブ信号DQSBを受信し、第1の内部ストローブ信号DQS_R及び第2の内部ストローブ信号DQS_Fを生成する。ここで、第1の内部ストローブ信号DQS_Rは、データストローブ信号DQSの立上がりエッジrisingedgeに同期して生成され、第2の内部ストローブ信号DQS_Fは、データストローブ信号DQSの立下がりエッジfallingedgeに同期して生成される。コマンドバッファ12は、外部コマンドEXTCMDをバッファリングして書き込み動作のための書き込みコマンドWT_CMDを生成する。クロックバッファ13は、クロックCLKをバッファリングして内部クロックICLKを生成する。データ整列部2は、第1の内部ストローブ信号DQS_Rに同期して、内部データIDATAをラッチして出力する第1のラッチ20と、第2の内部ストローブ信号DQS_Fに同期して、第1のラッチ20の出力信号をラッチして第1の立上がりデータD1Rに出力する第2のラッチ21と、第1の内部ストローブ信号DQS_Rに同期して、第1の立上がりデータD1Rをラッチして第2の立上がりデータD2Rに出力する第3のラッチ22と、第2の立上がりデータD2Rを所定期間遅延させて第3の立上がりデータD3Rに出力する第1の遅延器23と、第2の内部ストローブ信号DQS_Fに同期して、内部データIDATAをラッチして第1の立下がりデータD1Fに出力する第4のラッチ24と、第1の内部ストローブ信号DQS_Rに同期して、第1の立下がりデータD1Fをラッチして第2の立下がりデータD2Fに出力する第5のラッチ25と、第2の立下がりデータD2Fを所定期間遅延させて第3の立下がりデータD3Fに出力する第2の遅延器26とを備える。ここで、第1のラッチ20と、第2のラッチ21と、第3のラッチ22と、第4のラッチ24と、第5のラッチ25とは、Dフリップフロップで実現することができる。このような構成のデータ整列部2から出力される第1の立上がりデータD1Rと、第3の立上がりデータD3Rと、第1の立下がりデータD1Fと、第3の立下がりデータD3Fとは、整列されて出力される。データストローブ信号感知回路3は図3に示すように、クロックサンプリング部30と、最終クロック生成部31と、書き込みラッチ信号生成部32とを備える。クロックサンプリング部30は図4に示すように、書き込みコマンドWT_CMDを第1の書き込みレイテンシ信号ないし第4の書き込みレイテンシ信号WL<1:4>によって設定される書き込みレイテンシの分だけシフトして出力するシフト部300と、シフト部300の出力信号を反転バッファリングしてシフト信号WR_WLを出力するバッファで動作するインバータIV30と、書き込みコマンドWT_CMDが入力される時点から第1の書き込みレイテンシ信号ないし第4の書き込みレイテンシ信号WL<1:4>によって設定される書き込みレイテンシと、第1のバースト信号及び第2のバースト信号BL4、BL8によって設定されるバースト期間とが経過する時点までロジックローレベルにディセーブルされる期間信号SECTを生成する期間信号生成部301と、PMOSトランジスタP30及びNMOSトランジスタN30、N31で構成されて、シフト信号WR_WL及び期間信号SECTに応じて駆動信号DRVを駆動する駆動部302と、駆動信号DRVをラッチするラッチ部303と、駆動信号DRVがロジックハイレベルである期間で内部クロックICLKをサンプリングクロックSPL_CLKに伝達する伝達素子として動作するNANDゲートND30とを備える。ここで、第1の書き込みレイテンシ信号WL<1>がロジックハイレベルであれば、書き込みレイテンシが1に設定されて、書き込みコマンドWT_CMDを入力してから、内部クロックICLKの1周期期間が経過した後、書き込み動作のためのデータ入力が開始される。また、第2の書き込みレイテンシ信号WL<2>がロジックハイレベルであれば、書き込みレイテンシが2に設定されて、書き込みコマンドWT_CMDを入力してから、内部クロックICLKの2周期期間が経過した後、書き込み動作のためのデータ入力が開始される。一方、第1のバースト信号BL4がロジックハイレベルであれば、データが連続的に入力されるバースト期間が内部クロックICLKの4周期期間の間に設定され、第2のバースト信号BL8がロジックハイレベルであれば、バースト期間が内部クロックICLKの8周期期間の間に設定される。このような構成のクロックサンプリング部30の動作を図5を参考して説明するが、第1の書き込みレイテンシ信号WL<1>がロジックハイレベルであり、第1のバースト信号BL4がロジックハイレベルに設定された場合を仮定して説明すれば、次のとおりである。t30で書き込みコマンドWT_CMDが入力されると、シフト部300は、書き込みコマンドWT_CMDを内部クロックICLKの1周期期間の分だけシフトするので、インバータIV30は、t31でシフト信号WR_WLを出力する。このとき、期間信号生成部301で生成される期間信号SECTは、書き込みコマンドWT_CMDが入力されるt30から書き込みレイテンシ内部クロックICLKの1周期期間及びバースト期間内部クロックICLKの4周期期間が経過するt32までロジックローレベルにディセーブルされる。駆動部302のPMOSトランジスタP30は、シフト信号WR_WLのロジックローレベルパルスが入力されるt31でターンオンされて駆動信号DRVをプルアップ駆動し、駆動部302のNMOSトランジスタN30、N31は、期間信号SECTがロジックハイレベルにイネーブルされるt32で駆動信号DRVをプルダウン駆動する。したがって、サンプリングクロックSPL_CLKは、駆動信号DRVがロジックハイレベルで駆動される状態で内部クロックICLKが伝達されて生成される。最終クロック生成部31は図6に示すように、シフト信号WR_WLをサンプリングクロックSPL_CLKに同期させてラッチして第1のレベル信号LEV1を生成する第1のレベル信号生成部310と、第1のレベル信号LEV1をサンプリングクロックSPL_CLKに同期させてラッチして第2のレベル信号LEV2を生成する第2のレベル信号生成部311と、第2のレベル信号LEV2をサンプリングクロックSPL_CLKに同期させてラッチして第3のレベル信号LEV3を生成する第3のレベル信号生成部312と、第3のレベル信号LEV3をサンプリングクロックSPL_CLKに同期させてラッチして第4のレベル信号LEV4を生成する第4のレベル信号生成部313と、第2のレベル信号LEV2を反転させて出力するインバータIV31と、第1のレベル信号LEV1及びインバータIV31の出力信号を受信して否定論理積演算を行い、第1の出力信号OUT1を生成するNANDゲートND31と、第4のレベル信号LEV4を反転させて出力するインバータIV32と、第3のレベル信号LEV3及びインバータIV32の出力信号を受信して否定論理積演算を行い、第2の出力信号OUT2を生成するNANDゲートND32と、第1の出力信号OUT1を反転させるインバータIV33と、第1の出力信号OUT1及び第2の出力信号OUT2を受信して否定論理積演算を行い、第3の出力信号OUT3を生成するNANDゲートND33と、第1のバースト信号BL4がロジックハイレベルである場合、インバータIV33の出力信号を伝達する伝達ゲートT31と、第2のバースト信号BL8がロジックハイレベルである場合、NANDゲートND33の出力信号を伝達する伝達ゲートT32と、伝達ゲートT31、T32から伝達された信号をバッファリングして最終クロックFIN_CLKに伝達するバッファ部314とを備える。ここで、第1のレベル信号生成部ないし第4のレベル信号生成部310~313はDフリップフロップで実現することができる。このような構成の最終クロック生成部31の動作を図7を参考して説明するが、第2のバースト信号BL8がロジックハイレベルに設定された場合を仮定して説明すれば、次のとおりである。第1のレベル信号生成部310は、シフト信号WR_WLのロジックローレベルパルスが入力された後、サンプリングクロックSPL_CLKの立上がりパルスが入力される時点、すなわち、t33に同期してロジックハイレベルにレベル遷移する第1のレベル信号LEV1を生成する。また、第2のレベル信号生成部ないし第4のレベル信号生成部311~313は、各々後続のサンプリングクロックSPL_CLKの立上がりパルスに同期してロジックハイレベルにレベル遷移する第2のレベル信号ないし第4のレベル信号LEV2~4を生成する。NANDゲートND31から出力される第1の出力信号OUT1は、第1のレベル信号LEV1がロジックハイレベルにレベル遷移するt33から第2のレベル信号LEV2がロジックハイレベルにレベル遷移するt34までロジックローレベルで生成される。また、第2の出力信号OUT2は、第3のレベル信号LEV3がロジックハイレベルにレベル遷移するt35から第4のレベル信号LEV4がロジックハイレベルにレベル遷移するt36までロジックローレベルで生成される。そして、第3の出力信号OUT3は、第1の出力信号OUT1及び第2の出力信号OUT2のロジックローレベルパルスが生成される期間でロジックハイレベルで発生されるパルスを含む。先に仮定したように、ロジックハイレベルの第2のバースト信号BL8によって伝達ゲートT32がターンオンされ、第3の出力信号OUT3がバッファリングされて最終クロックFIN_CLKに出力される。したがって、最終クロックFIN_CLKは、t33からt34までの期間及びt35からt36までの期間でロジックハイレベルで生成される。書き込みラッチ信号生成部32は図8に示すように、最終クロックFIN_CLKをラッチしてイネーブル信号ENを生成するイネーブル信号生成部320と、イネーブル信号ENに応じて書き込みラッチ信号WR_LATを生成するパルス生成部321とを備える。イネーブル信号生成部320は、ロジックハイレベルの遅延内部ストローブ信号DQS_Fdが入力される場合、最終クロックFIN_CLKをラッチしてプルアップ信号PU及びプルダウン信号PDを生成するクロックラッチ部3200と、プルアップ信号PU及びプルダウン信号PDに応じてイネーブル信号ENを駆動するイネーブル信号駆動部3201とを備える。遅延内部ストローブ信号DQS_Fdは、第2の内部ストローブ信号DQS_Fを所定期間遅延させた信号である。このような構成のイネーブル信号生成部320は、ロジックハイレベルの遅延内部ストローブ信号DQS_Fdが入力される状態でロジックハイレベルの最終クロックFIN_CLKをラッチしてロジックハイレベルのプルアップ信号PU及びプルダウン信号PDを生成するので、イネーブル信号ENはロジックローレベルで駆動される。ロジックローレベルで駆動されたイネーブル信号ENは、遅延内部ストローブ信号DQS_Fdまたは最終クロックFIN_CLKがロジックローレベルに遷移するとき、ロジックハイレベルに遷移される。パルス生成部321は、イネーブル信号ENを反転遅延させる反転遅延部3210と、イネーブル信号EN及び反転遅延部3210の出力信号を受信して論理積演算を行い、書き込みラッチ信号WR_LATを生成する論理部3211とを備える。書き込みラッチ信号WR_LATは、イネーブル信号ENがロジックハイレベルに遷移する時点から反転遅延部3210の遅延期間の間、ロジックハイレベルにイネーブルされる。データラッチ部4は図9に示すように、書き込みラッチ信号WR_LATに同期して、第3の立上がりデータD3Rをラッチして第1の入力データDIN<1>を生成する第1のデータラッチ40と、書き込みラッチ信号WR_LATに同期して、第1の立上がりデータD1Rをラッチして第2の入力データDIN<2>を生成する第2のデータラッチ41と、書き込みラッチ信号WR_LATに同期して、第1の立下がりデータD1Fをラッチして第3の入力データDIN<3>を生成する第3のデータラッチ42と、書き込みラッチ信号WR_LATに同期して、第3の立下がりデータD3Fをラッチして第4の入力データDIN<4>を生成する第4のデータラッチ43とを備える。ここで、第1のデータラッチないし第4のデータラッチ40~43はDフリップフロップで実現することができる。このような構成のデータラッチ部4は、書き込みラッチ信号WR_LATの立上がりエッジに同期して、第3の立上がりデータD3Rと、第1の立上がりデータD1Rと、第1の立下がりデータD1Fと、第3の立下がりデータD3Fとをラッチして第1の入力データないし第4の入力データDIN<1:4>に出力する。したがって、第1の入力データないし第4の入力データDIN<1:4>は、書き込みラッチ信号WR_LATの立上がりエッジから内部クロックICLKの2周期期間の間、パルス幅を有する信号で出力される。これは、書き込みラッチ信号WR_LATを生成する最終クロックFIN_CLKの周期が内部クロックICLKの2周期期間で生成されるためである。データ入力クロック生成部5は、内部クロックICLKを所定期間遅延させてデータ入力クロックDIN_CLKを生成する。データ入力クロックDIN_CLKの生成期間はスペックspecificationによって決定されるので、これにより、データ入力クロック生成部5の遅延期間を設定することができる。伝達部6は図9に示すように、データ入力クロックDIN_CLKに同期して第1の入力データないし第4の入力データDIN<1:4>を書き込みドライバ7に伝達する伝達素子で動作するNMOSトランジスタN60~N63で構成される。以下、図1ないし図9を参考して説明した構成を有する本実施形態のデータ入力回路の動作を、図10を参考して説明するが、第1の書き込みレイテンシ信号WL<1>がロジックハイレベルであり、第1のバースト信号BL4がロジックハイレベルに設定された場合を仮定して説明する。まず、データバッファ10は、データDATAをバッファリングして内部データIDATAを生成し、データストローブ信号バッファ11は、データストローブ信号DQS及び反転データストローブ信号DQSを受信して第1の内部ストローブ信号DQS_R及び第2の内部ストローブ信号DQS_Fを生成し、コマンドバッファ12は、外部コマンドEXTCMDをバッファリングして書き込み動作のための書き込みコマンドWT_CMDを生成し、クロックバッファ13は、クロックCLKをバッファリングして内部クロックICLKを生成する。次に、データ整列部2は、第1の内部ストローブ信号DQS_R及び第2の内部ストローブ信号DQS_Fに同期して、内部データIDATAを順次ラッチして第1の立上がりデータD1Rと、第3の立上がりデータD3Rと、第1の立下がりデータD1Fと、第3の立下がりデータD3Fとをt5で整列して出力する。次に、データストローブ信号感知回路3は、第2の内部ストローブ信号DQS_Fの最終立下がりエッジを感知してt4からt6までロジックハイレベルで発生されるパルスを含む最終クロックFIN_CLKを生成する。これは、第1の書き込みレイテンシ信号WL<1>がロジックハイレベルであることから、t2から内部クロックICLKがサンプリングクロックSPL_CLKに出力され、第1のバースト信号BL4がロジックハイレベルであることから、t4から内部クロックICLKの1周期の間、ロジックハイレベルのパルス幅を有するパルスが最終クロック生成部31で選択されて出力されるためである。また、データストローブ信号感知回路3は、書き込みラッチ信号生成部32で遅延内部ストローブ信号DQS_Fdに同期して、最終クロックFIN_CLKをラッチして書き込みラッチ信号WR_LATを生成する。書き込みラッチ信号WR_LATは、遅延内部ストローブ信号DQS_Fdの最後の立下がりエッジに同期して発生される。次に、データラッチ部4は、書き込みラッチ信号WR_LATの立上がりエッジに同期して、第3の立上がりデータD3Rと、第1の立上がりデータD1Rと、第1の立下がりデータD1Fと、第3の立下がりデータD3Fとをラッチして第1の入力データないし第4の入力データDIN<1:4>に出力する。次に、伝達部6は、データ入力クロックDIN_CLKに同期して第1の入力データないし第4の入力データDIN<1:4>を書き込みドライバ7に伝達する。以上で説明した本実施形態のデータ入力回路は、第2の内部ストローブ信号DQS_Fの最後のパルスを感知して書き込みラッチ信号WR_LATを生成し、書き込みラッチ信号WR_LATの立上がりエッジに同期して、第3の立上がりデータD3Rと、第1の立上がりデータD1Rと、第1の立下がりデータD1Fと、第3の立下がりデータD3Fとをラッチして第1の入力データないし第4の入力データDIN<1:4>に出力する。このとき、書き込みラッチ信号WR_LATは、書き込みレイテンシ及びバースト期間に関する情報に基づいて、書き込み動作のためのデータ入力が終了する期間で発生するパルスを含む最終クロックFIN_CLKから生成される。したがって、書き込みラッチ信号WR_LATは、データストローブ信号DQSの入力が終了するt6以後のポストアンブル期間でデータストローブ信号DQSのリンギング現象Y1の影響を受けない。すなわち、データストローブ信号DQSのリンギング現象Y1によって第1の内部ストローブ信号DQS_R及び第2の内部ストローブ信号DQS_Fにリンギング現象Y2が発生しても、最終クロックFIN_CLKをラッチして生成された書き込みラッチ信号WR_LATにはデータストローブ信号DQSのリンギング現象Y1と、第1の内部ストローブ信号DQS_R及び第2の内部ストローブ信号DQS_Fとにリンギング現象Y2が影響を及ぼさない。また、書き込みラッチ信号WR_LATは、内部クロックICLKの2周期期間の分だけの周期を有する最終クロックFIN_CLKから生成されるので、同様に、内部クロックICLKの2周期期間の分だけの周期を有する。したがって、データラッチ部4で書き込みラッチ信号WR_LATに同期して出力される第1の入力データないし第4の入力データDIN<1:4>は、内部クロックICLKの2周期期間の分だけのパルス幅を有する信号で出力されるので、伝達部6でデータ入力クロックDIN_CLKに同期して出力されるとき、マージンmarginが十分に確保される。