"第1の方向に配列された複数のメモリマットと、前記第1の方向に隣接する前記メモリマット間にそれぞれ配置され、カラム選択信号に基づいて選択される複数のセンスアンプをそれぞれ含む複数のセンス領域と、前記カラム選択信号を生成するカラムデコーダと、前記複数のメモリマット上を前記第1の方向に延在し、前記カラム選択信号を前記カラムデコーダから前記複数のセンス領域に供給するカラム選択線と、前記複数のメモリマットのうち前記カラムデコーダからみて最も遠いメモリマット上に設けられた電源補償容量と、を備え、前記電源補償容量は、第1の電源電位が供給される第1の容量電極と、第2の電源電位が供給される第2の容量電極とを含み、前記第1及び第2の容量電極の少なくとも一方が前記カラム選択線と同じ配線層に形成されていることを特徴とする半導体装置。前記第1及び第2の容量電極の両方が前記カラム選択線と同じ配線層に形成されていることを特徴とする請求項1に記載の半導体装置。前記第1及び第2の容量電極の一方が前記カラム選択線と同じ配線層に形成されており、前記第1及び第2の容量電極の他方が前記カラム選択線と異なる配線層に形成されていることを特徴とする請求項1に記載の半導体装置。前記第1の電源電位は、前記複数のセンスアンプの動作電位であることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。前記第1の電源電位を生成する電源回路と、前記電源回路と前記第1の容量電極とを接続する電源配線とをさらに備え、前記電源配線は、前記カラム選択線と異なる配線層に形成されていることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。前記電源配線は、前記複数のメモリマット上を前記第1の方向に延在するように設けられていることを特徴とする請求項5に記載の半導体装置。それぞれ複数のビット線を有する第1及び第2のメモリマットと、前記第1のメモリマットと前記第2のメモリマットとの間に配置されたセンス領域とを備え、前記センス領域は複数のセンスアンプを含み、前記複数のセンスアンプは、前記第1及び第2のメモリマットに設けられた前記ビットの一方又は両方に接続され、前記複数のセンスアンプは、カラム選択信号に基づいて選択され、前記カラム選択信号は、前記第1のメモリマット上に設けられたカラム選択線を介して供給され、前記第2のメモリマット上には、少なくとも一部が前記カラム選択線と同じ配線層に設けられた電源補償容量が設けられている、ことを特徴とする半導体装置。前記第2のメモリマット上には、前記カラム選択線が設けられていないことを特徴とする請求項7に記載の半導体装置。前記複数のセンスアンプのそれぞれは、前記第1のメモリマットに設けられた前記ビットと前記第2のメモリマットに設けられた前記ビットに接続されていることを特徴とする請求項7又は8に記載の半導体装置。前記電源補償容量は、第1の電源電位が供給される第1の容量電極と、第2の電源電位が供給される第2の容量電極とを含み、前記第1及び第2の容量電極の両方が前記カラム選択線と同じ配線層に形成されていることを特徴とする請求項7乃至9のいずれか一項に記載の半導体装置。前記第1の電源電位は、前記複数のセンスアンプの動作電位であることを特徴とする請求項7乃至10のいずれか一項に記載の半導体装置。前記第1の電源電位を生成する電源回路と、前記電源回路と前記第1の容量電極とを接続する電源配線とをさらに備え、前記電源配線は、前記カラム選択線と異なる配線層に形成されていることを特徴とする請求項7乃至11のいずれか一項に記載の半導体装置。しかしながら、電源補償容量としてゲート容量を用いる場合、電源補償容量用のMOSトランジスタを半導体基板上に形成する必要があることから、チップサイズが増大するという問題があった。また、設計の後期で電源補償容量が不足した場合、電源補償容量用のMOSトランジスタを増やすためには半導体基板上の素子レイアウトを変更する必要が生じ、開発期間が長くなるという問題もあった。本発明の一側面による半導体装置は、第1の方向に配列された複数のメモリマットと、前記第1の方向に隣接する前記メモリマット間にそれぞれ配置され、それぞれカラム選択信号に基づいて選択される複数のセンスアンプを含む複数のセンス領域と、前記カラム選択信号を生成するカラムデコーダと、前記複数のメモリマット上を前記第1の方向に延在し、前記カラム選択信号を前記カラムデコーダから前記複数のセンス領域に供給するカラム選択線と、前記複数のメモリマットのうち前記カラムデコーダからみて最も遠いメモリマット上に設けられた電源補償容量とを備え、前記電源補償容量は、第1の電源電位が供給される第1の容量電極と、第2の電源電位が供給される第2の容量電極とを含み、前記第1及び第2の容量電極の少なくとも一方が前記カラム選択線と同じ配線層に形成されていることを特徴とする。本発明の他の側面による半導体装置は、それぞれ複数のビット線を有する第1及び第2のメモリマットと、前記第1のメモリマットと前記第2のメモリマットとの間に配置されたセンス領域とを備え、前記センス領域は複数のセンスアンプを含み、前記複数のセンスアンプは、前記第1及び第2のメモリマットに設けられた前記ビットの一方又は両方に接続され、前記複数のセンスアンプはカラム選択信号に基づいて選択され、前記カラム選択信号は、前記第1のメモリマット上に設けられたカラム選択線を介して供給され、前記第2のメモリマット上には、少なくとも一部が前記カラム選択線と同じ配線層に設けられた電源補償容量が設けられていることを特徴とする。本発明によれば、カラム選択線を形成する必要のないメモリマット上に、カラム選択線の代わりに電源補償容量を設けていることから、電源補償容量用のMOSトランジスタによる占有面積を縮小することが可能となる。また、設計の後期で電源補償容量が不足した場合に、本発明による電源補償容量を追加すれば、半導体基板上の素子レイアウトを変更することなく電源補償容量を増加させることが可能となる。これにより、チップ面積の縮小のみならず、開発期間の短縮を実現することも可能となる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施形態による半導体装置10の全体レイアウト図である。本実施形態による半導体装置10はDRAMであり、図1に示すように、4つのメモリセル領域11を備えている。各メモリセル領域11には、X方向に隣接してロウデコーダ12が設けられるとともに、Y方向に隣接してカラムデコーダ13が設けられる。ロウデコーダ12は、X方向に隣接する2つのメモリセル領域11間に配置され、カラムデコーダ13は、Y方向に隣接する2つのメモリセル領域11間に配置されている。図2は、1つのメモリセル領域11の拡大図である。図2に示すように、メモリセル領域11にはマトリクス状に配置された複数のメモリマットMATが含まれている。図2に示すように、メモリマットMATのX方向における両側にはサブワードドライバ領域SWDが配置され、メモリマットMATのY方向における両側にはセンス領域SAが配置される。但し、Y方向における端部に位置するメモリマットMATa,MATbに対しては、Y方向における片側にのみセンス領域SAが配置される。したがって、全てのセンス領域SAは、Y方向に隣接する2つのメモリマットMATに挟まれるように配置されることになる。ここで、メモリマットMATaとはカラムデコーダ13から見て最も遠いメモリマットを差し、メモリマットMATbとはカラムデコーダ13から見て最も近いメモリマットを差す。尚、図2においてセンス領域SAにはハッチングが付されている。サブワードドライバ領域SWDには、ロウデコーダ12によって駆動されるメインワード線MWLが接続されている。メインワード線MWLはメインワード信号を伝送する信号線であり、図2に示すようにX方向に延伸して設けられる。メインワード信号とは、サブワードドライバ領域SWDに含まれる複数のサブワードドライバを選択するための信号である。また、サブワードドライバとは、メモリマットMAT内においてX方向に延伸して設けられるサブワード線SWLを駆動するための回路である。センス領域SAには、カラムデコーダ13によって駆動されるカラム選択線YSが接続されている。カラム選択線YSは、カラム選択信号を伝送するための信号線であり、図2に示すようにY方向に延伸して設けられる。カラム選択信号とは、センス領域SAに含まれる複数のセンスアンプを選択するための信号である。また、センスアンプとは、メモリマットMAT内においてY方向に延伸して設けられるビット線BL上の信号を増幅するための回路である。ビット線BLとサブワード線SWLとの交点には、メモリセルMCが配置される。図3は、センスアンプの選択方法を説明するための回路図である。図3に示すように、センス領域SAには複数のセンスアンプSAMPが含まれており、各センスアンプSAMPには一対のビット線BLが接続されている。これにより、センスアンプSAMPが活性化されると、一対のビット線BL間に生じている電位差が増幅される。各センスアンプSAMPは、対応するカラムスイッチYSWを介してローカルI/O線LIOに接続される。カラムスイッチYSWはセンスアンプSAMPごとに設けられており、カラムスイッチYSWを構成するMOSトランジスタのゲート電極には、カラム選択信号の対応するビットがそれぞれ供給される。これにより、カラム選択信号に基づいて所望のセンスアンプSAMPを選択することが可能となる。図2に戻って、メモリセル領域11の外部には、電源補償容量領域20が設けられている。図2に示す例では、メモリセル領域11を挟んでカラムデコーダ13の反対側に電源補償容量領域20が配置されている。電源補償容量領域20は、内部電源電圧を安定化させるための電源補償容量が配置される領域である。電源補償容量領域20に配置される電源補償容量はMOSトランジスタのゲート容量を利用するものであり、安定化対象とする内部電源の電圧レベルに応じて複数種類のMOSトランジスタが利用される。図2に示す例では、ゲート絶縁膜の薄いMOSトランジスタを用いた電源補償容量21と、ゲート絶縁膜の厚いMOSトランジスタを用いた電源補償容量22が用いられている。電源補償容量21は電圧レベルの低い内部電源の安定化に用いられ、電源補償容量22は電圧レベルの高い内部電源の安定化に用いられる。これに加え、本実施形態による半導体装置10では、カラムデコーダ13から見て遠端に位置するメモリマットMATaの上部にも電源補償容量30が設けられている。メモリマットMATa上に設けられた電源補償容量30は、カラム選択線YSと同じ配線層を用いた容量である。遠端に位置するメモリマットMATa上に電源補償容量30を配置することができるのは、カラム選択線YSはカラムデコーダ13とセンス領域SAとを接続する配線であり、遠端に位置するメモリマットMATa上には配線する必要がないことから、遠端に位置するメモリマットMATa上においてはカラム選択線YSと同じ配線層に空きスペースが生じるからである。図4aは電源補償容量21のレイアウト図であり、図4bは電源補償容量21の等価回路図である。図4a,bに示すように、電源補償容量21は、MOSトランジスタを構成するゲート電極21gと拡散層領域21sdからなり、これらの間に介在するゲート絶縁膜図示せずが容量絶縁膜として機能する。本例では、コンタクト導体21cを介して拡散層領域21sdが電源配線VL1に接続され、コンタクト導体21cを介してゲート電極21gが電源配線VL2に接続されている。電源配線VL1は例えば接地電位VSSが供給される電源配線であり、電源配線VL2は例えば内部電源電位が供給される電源配線である。電源補償容量22についても同様の構成を有している。図5aは電源補償容量30のレイアウト図であり、図5bは電源補償容量30の等価回路図である。図5a,bに示すように、電源補償容量30は所定の配線層において櫛歯状に形成された電源配線VL1,VL2からなる。つまり、電源補償容量30は配線層に形成された平面的な容量であり、図4aに示した電源補償容量21とは異なり、半導体基板を占有しない。図6は、電源補償容量30によってセンスアンプの動作電位を安定化させた例を示す模式図である。図6に示す例では、カラムデコーダ13の近傍にセンスアンプ用電源発生回路電源回路40が配置されており、電源回路40によってセンスアンプの動作電位SAPが生成される。動作電位SAPは、電源配線VL2を介して各センス領域SAに供給されるとともに、遠端に位置するメモリマットMATaの上部に配置された電源補償容量30によってその電位が安定化される。動作電位SAPの電位は、電源回路40からの距離が離れるほど不安定となるが、本例では電源回路40から最も遠い位置に電源補償容量30が配置されることから、遠端のセンス領域SAにも正しい動作電位SAPが与えられる。尚、図5においては、電源補償容量領域20の図示が省略されている。図7は、図6に示す構造の主要部をより詳細に示す図である。図7に示すように、電源回路40によって生成された動作電位SAPは、電源配線VL2を介して複数のセンス領域SAに共通に供給される。電源配線VL2は複数の配線層に形成されており、図7においてVL2L1と表記されている部分は第1メタル配線層に形成されている部分であり、VL2L2と表記されている部分は第2メタル配線層に形成されている部分であり、VL2L3と表記されている部分は第3メタル配線層に形成されている部分である。第1メタル配線層とは最下層に位置するメタル配線層であり、その上層に第2メタル配線層及び第3メタル配線層がこの順に形成される。第3メタル配線層に形成された電源配線VL2L3は、メモリマットMATの上部を通過するようY方向に延在して設けられる。一方、第2メタル配線層に形成された電源配線VL2L2は、センス領域SAの上部を通過するようX方向に延在して設けられる。電源配線VL2L3と電源配線VL2L2の交点にはコンタクト導体51が設けられ、コンタクト導体51を介して両者が短絡される。これにより、電源配線VL2がメッシュ状に形成される。尚、図7には示していないが、実際には第2及び第3メタル配線層には他の電源配線や信号配線も形成されており、また、これら配線層に形成される電源配線は配線幅が太く設計されることから、メモリマットMAT上において第2及び第3メタル配線層に空きスペースはほとんど生じない。一方、第1メタル配線層にはカラム選択線YSが配置される。図7に示すように、カラム選択線YSは遠端のメモリマットMATaを除く他のメモリマットMAT,MATbの上部をY方向に延在して設けられる。図7においてYSL1と表記しているのは、カラム選択線YSが第1メタル配線層に形成されていることを意味する。このため、遠端のメモリマットMATaを除き、他のメモリマットMAT,MATb上において第1メタル配線層に空きスペースはほとんど生じない。これに対し、遠端のメモリマットMATaの上部においては、第1メタル配線層にカラム選択線YSが形成されていないことから、第1メタル配線層に空きスペースが生じる。本実施形態ではこの空きスペースを利用し、第1メタル配線層に電源補償容量30を形成している。上述の通り、電源補償容量30は櫛歯状に形成された電源配線VL1,VL2からなり、これらがそれぞれ容量電極として機能する。このうち、一方の電源配線VL2L1は、接続領域31に形成されたコンタクト導体52を介して、第3メタル配線層に形成された電源配線VL2L3に接続されている。他方の電源配線VL1L1には、図示しない他の接続領域を介して例えば接地電位が供給される。図8は、センス領域SAの回路図である。図8に示すように、センス領域SAに設けられるセンスアンプSAMPは、クロスカップルされた一対のPチャンネル型MOSトランジスタと、クロスカップルされた一対のNチャンネル型MOSトランジスタからなり、Pチャンネル型MOSトランジスタのソースが電源配線VL2に接続されている。図8において符号41で示すトランジスタは、電源配線VL2に動作電位SAPを供給するドライバ回路であり、電源回路40に含まれる。電源配線VL2は十分な配線幅に設計されるため、配線抵抗Rは比較的小さい。しかしながら、電源回路40から遠くなれば電圧降下が生じやすくなるため、遠端のセンス領域SAaに供給される動作電位SAPが低下する可能性がある。しかしながら、本実施形態では、遠端のメモリマットMATa上に電源補償容量30を配置していることから、遠端のセンス領域SAaに供給される動作電位SAPを安定化させることが可能となる。以上説明したように、本実施形態においては遠端のメモリマットMATa上に電源補償容量30を配置していることから、内部電源電圧を安定化させることが可能となる。また、電源補償容量30を設けることによってMOSトランジスタのゲート容量を利用した電源補償容量21,22を減らすことができれば、チップ面積を縮小することも可能となる。或いは、設計の初期段階においては遠端のメモリマットMATa上の第1メタル配線層に空きスペースを残しておき、設計の後期において電源補償容量が不足した場合に第1メタル配線層の空きスペースに電源補償容量30を配置すれば、拡散層マスクなどの設計を変更することなく、簡単に電源補償容量を強化することが可能となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記実施形態では、図7に示すように電源補償容量30を構成する櫛歯状の電源配線VL1,VL2をY方向に延在させた例を示したが、図9に示すように、櫛歯状の電源配線VL1,VL2をX方向に延在させても構わない。また、櫛歯の形状についても限定されず、図10に示す形状であっても構わない。また、メモリマットMATの構成についても限定されず、図11に示すようにいわゆるオープンビット方式であっても構わないし、図12に示すようにいわゆるフォールデッドビット方式であっても構わない。図11に示すオープンビット方式においては、対を成す2本のビット線BLがY方向に隣接する2つのメモリマットMATにそれぞれ配置されるため、Y方向における両端のメモリマットMATa,MATb図2参照については、片側にのみセンス領域SAが設けられることになる。これに対し、図12に示すフォールデッドビット方式においては、対を成す2本のビット線BLが同じメモリマットMATに配置されるため、Y方向における両端のメモリマットMATa,MATbのうち一方については、片側にのみセンス領域SAが設けられることになる。このことは、フォールデッドビット方式ではセンス領域SAをメモリマットMATのどちら側に配置するかによって、遠端のメモリマットMATa上のメタル配線層に空きスペースが生じたり生じなかったりするのに対し、オープンビット方式では遠端のメモリマットMATa上のメタル配線層に必ず空きスペースが生じることを意味する。この点を考慮すれば、本発明はオープンビット方式の半導体装置に適用することがより好適であるといえる。さらに、上記実施形態では電源補償容量30を構成する2つの電源配線VL1,VL2を互いに同じ配線層に形成しているが、本発明がこれに限定されるものではなく、図13に示すように電源配線VL1,VL2を互いに異なる配線層に形成することにより立体的なキャパシタを構成しても構わない。例えば、電源配線VL1をカラム選択線YSと同じ第1メタル配線層に形成し、電源配線VL2を第2メタル配線層に形成すればよい。このような立体的なキャパシタを構成すれば、電源補償容量をより大容量化することが可能となる。但し、この場合には2つの配線層に空きスペースが必要となるとともに、設計段階で電源補償容量の容量値を変更する場合に2つの配線層に対して設計変更が必要となる。これらの点を考慮すれば、上記実施形態のように1つの配線層に電源配線VL1,VL2の両方を形成することが望ましい。"