メモリセルとインターフェースとを具備する半導体記憶装置であって、前記インターフェースは、前記半導体記憶装置がアクティブな第1制御信号を受け取ったことに応答してアクティブな第1内部信号を出力する第1入力回路と、前記半導体記憶装置にアクティブな前記第1制御信号が入力されている間に前記半導体記憶装置がアクティブな第2制御信号を受け取ったことに応答してアクティブな第2内部信号を出力する第2入力回路と、前記第1制御信号がインアクティブおよびアクティブになった時点から予め定められた時間の経過後にそれぞれ第1状態および第2状態の選択信号を出力する遅延回路と、前記第1状態の前記第1選択信号を受け取っている間、前記第1内部信号をイネーブル信号として出力し、前記第2状態の第1選択信号を受け取っている間、前記第2内部信号を前記イネーブル信号として出力する選択回路と、アクティブな前記イネーブル信号を受け取っている間、前記半導体記憶装置の外部から入力される入力信号を前記インターフェースから前記半導体記憶装置の内部へと出力する第3入力回路と、を具備する半導体記憶装置。前記半導体記憶装置がアクティブな前記第1制御信号を受け取っている間にアクティブな第3制御信号をさらに受け取ったことに応答して、前記第1入力回路がインアクティブな前記第1内部信号を出力する、ことを特徴とする、請求項1の半導体記憶装置。前記半導体記憶装置がアクティブな前記第1制御信号を受け取っている間にアクティブな第4制御信号をさらに受け取ったことに応答して、前記第2入力回路がアクティブな前記第2内部信号を出力する、ことを特徴とする、請求項2の半導体記憶装置。前記第2入力回路が、前記半導体記憶装置がアクティブな前記第1制御信号を受け取っている間にアクティブな前記第4制御信号をさらに受け取った時点から予め定められた時間の経過後にアクティブな前記第2内部信号を出力する、ことを特徴とする、請求項3の半導体記憶装置。前記第2入力回路が、前記半導体記憶装置が同期動作型として設定されているか非同期動作型として設定されているかに応じて、前記半導体記憶装置がアクティブな前記第1制御信号を受け取っている間にアクティブな前記第4制御信号を受け取った時点から予め定められた第1時間または前記第1時間より長い第2時間の経過後にアクティブな前記第2内部信号を出力する、ことを特徴とする、請求項4の半導体記憶装置。高速動作が可能な半導体記憶装置を提供しようとするものである。実施形態の一実施形態による半導体記憶装置は、メモリセルとインターフェースとを具備し、前記インターフェースは、前記半導体記憶装置がアクティブな第1制御信号を受け取ったことに応答してアクティブな第1内部信号を出力する第1入力回路と、前記半導体記憶装置にアクティブな前記第1制御信号が入力されている間に前記半導体記憶装置がアクティブな第2制御信号を受け取ったことに応答してアクティブな第2内部信号を出力する第2入力回路と、前記第1制御信号がインアクティブおよびアクティブになった時点から予め定められた時間の経過後にそれぞれ第1状態および第2状態の選択信号を出力する遅延回路と、前記第1状態の前記第1選択信号を受け取っている間、前記第1内部信号をイネーブル信号として出力し、前記第2状態の第1選択信号を受け取っている間、前記第2内部信号を前記イネーブル信号として出力する選択回路と、アクティブな前記イネーブル信号を受け取っている間、前記半導体記憶装置の外部から入力される入力信号を前記インターフェースから前記半導体記憶装置の内部へと出力する第3入力回路と、を具備する。本発明者等は、実施形態の開発の過程において、以下に述べるような知見を得た。参考例半導体記憶装置には、半導体記憶装置を制御するための種々の信号が入力される。そのような信号の中には、信号/CE記号/は否定論理であることを示す、信号/AVD、アドレスADD、クロックCLK等が含まれる。各信号を適切に組み合わせることによって半導体装置に所望の動作を行なわせることが可能である。各信号の機能に従って、いずれの信号がある別の信号よりも先にアクティブとされていなければならないかが規定されている。例えば、半導体記憶装置がアドレスを取り込むためには、まず、信号/CEがアクティブにされた後に、信号/AVDがアクティブにされる必要がある。次いで、共にアクティブな信号/CEおよび信号/AVDによって初めて出力される信号が出力されている間にアドレスADDが半導体記憶装置に入力されると、アドレスADDが半導体記憶装置に取り込まれることが可能になる。半導体記憶装置には、上記のように、さらなる高速動作が要求されている。この要求に対して、上記のアドレスADDを半導体記憶装置によって取り込むための一連の処理に要する時間が足かせとなっている。そこで、この処理に要する時間を短縮するために、アクティブな信号/AVDの入力を省略することが考えられる。すなわち、アクティブな信号/CEが入力されていればアドレスADDが取り込まれるようにすることが考えられる。このような制御とすれば、信号/AVDがアクティブになるのを待つ時間分、必要時間が短縮される。しかしながら、このような制御とすると、以下のような問題が生じる。アドレス入力回路の制御信号としている/CEがアクティブの時に、アドレスADDは、ローレベルおよびハイレベルの一方の値しか取る可能性がない場合は、以下の課題は生じない。ところが、実際には、アドレス入力回路の制御信号としている/CEがアクティブの時に、アドレスを伝送するラインがフローティングとなる等の理由により中間電位を有する信号がこのラインを流れることがある。このような電位のアドレスADDが半導体装置に入力されると、この中間電位によって、例えばアドレスを伝送するラインの入力回路内の全NMOSトランジスタと全PMOSトランジスタがオン状態となり、電源電位と接地電位との間を貫通電流が流れてしまう場合がある。以下に、このような知見に基づいて構成された実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。ただし、図面は模式的なものであることに留意すべきである。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。第1実施形態<1.メモリシステムの全体構成>図1は、第1本実施形態に係る半導体記憶装置メモリシステムのブロック図である。図に示すように、第1実施形態に係るメモリシステム1は、NAND型フラッシュメモリ2、RAM部3、およびコントローラ部4を備えている。NAND型フラッシュメモリ2、RAM部3、およびコントローラ部4は、同一の半導体基板上に形成され、1つのチップに集積されている。以下、各ブロックについてさらに説明する。<1-1.NAND型フラッシュメモリ2>フラッシュメモリ2は、メモリシステム1の主記憶部として機能する。図に示すように、フラッシュメモリ2は、メモリセルアレイ10、ロウデコーダ11、ページバッファ12、電圧発生回路13、シーケンサ14、オシレータ15、16を含んでいる。メモリセルアレイ10は、複数のメモリセルトランジスタを含んでいる。図2はメモリセルアレイ10の回路図である。図に示すように、メモリセルアレイ10は、複数のメモリセルユニットCUを備えている。メモリセルユニットCUの各々は、例えば32個のメモリセルトランジスタMTと、選択トランジスタST1、ST2とを含んでいる。メモリセルトランジスタMTは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層例えば浮遊ゲートと、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を含んでいる。また、メモリセルトランジスタMTは、窒化膜に電子をトラップさせる方式を用いたMONOSMetalOxideNitrideOxideSilicon構造であっても良い。隣接するメモリセルトランジスタMT同士の電流経路は直列接続されている。直列接続されたメモリセルトランジスタMTの一端側のドレインは選択トランジスタST1のソースに接続され、他端側のソースは選択トランジスタST2のドレインに接続されている。同一行にあるメモリセルトランジスタMTの各制御ゲートは、ワード線WL0~WL31のいずれか同じものに接続される。また同一行にある選択トランジスタST1、ST2の各ゲートは、それぞれセレクトゲート線SGD、SGSに接続されている。選択トランジスタST1の各ドレインは、ビット線BL0~BLnnは自然数のいずれかに接続されている。選択トランジスタST2のソースはソース線SLに共通接続されている。同一のワード線WL0~WL31に接続された複数のメモリセルトランジスタMTはページを構成する。データの書き込みおよび読み出しは、1つのページ内のメモリセルトランジスタMTに対して一括して行なわれる。また、複数のページのデータが一括して消去されるように構成されており、この消去の単位をメモリブロックと呼ぶ。各メモリセルトランジスタMTは、例えば、浮遊ゲートに注入された電子の多寡によるトランジスタの閾値電圧の変化に応じて、1ビットのデータを保持することが可能である。閾値電圧の制御を細分化し、各々のメモリセルトランジスタMTに2ビット以上のデータを保持する構成としても良い。引き続き図1に戻って、フラッシュメモリ2の構成について説明を続ける。ロウデコーダ11は、データの書き込み、読み出し、および消去の際に、ワード線WL0~WL31およびセレクトゲート線SGD、SGSを選択する。そして、必要な電圧をワード線WL0~WL31およびセレクトゲート線SGD、SGSに印加する。ページバッファ12はメモリセルアレイ11のページと同じ大きさ例えば204864バイトのデータを保持できるように構成されている。すなわち、ページバッファは、読み出しの際はメモリセルアレイ11から読み出された1ページ分のデータを一時的に保持し、書き込みの際はメモリセルアレイ11に書き込むべき1ページ分のデータを一時的に保持する。また、ページバッファ12は、64ビットの幅のデータを出力する。バスを介してNANDバスへ出力し、この幅のデータをNANDバスから入力するように構成されている。NANDバスは、ページバッファ12とRAM部3との間のデータの転送のための経路である。電圧発生回路13は、データの書き込み、読み出し、および消去に必要な電圧を生成し、生成された電圧を例えばロウデコーダ11に供給する。シーケンサ14は、フラッシュメモリ2全体の動作を司る。すなわち、シーケンサ14は、コントローラ部4からプログラム命令Program、ロード命令Load、または消去命令図示せずを受けると、これに応答して、データのプログラム、読み出し、および消去を実行するためのシーケンスを実行する。そして、このシーケンスに従って、電圧発生回路13やページバッファ12の動作を制御する。オシレータ15は、内部クロックICLKを生成し、生成され内部クロックICLKをシーケンサ14に供給する。シーケンサ14は、この内部クロックICLKに同期して動作する。また、シーケンサ14は、内部クロックICLKから幾つかのクロックBCLKを生成し、このクロックBCLKをNANDバスに供給する。オシレータ16は内部クロックACLKを生成し、生成された内部クロックACLKをコントローラ部4やRAM部3へ供給する。内部クロックACLKは、コントローラ部4やRAM部3の動作の基準となるクロックである。<1-2.RAM部3>引き続き図1を参照して、RAM部3について説明する。RAM部3は、大まかに、ECC部20、SRAMStaticRandomAccessMemory30、インターフェース部40、およびアクセスコントローラ50を含んでいる。メモリシステム1では、フラッシュメモリ2が主記憶部として機能し、RAM部3のSRAM部30がバッファとして機能する。従って、フラッシュメモリ2からデータを外部に読み出すには、まずフラッシュメモリ2のメモリセルアレイ10から読み出されたデータが、ページバッファ12およびNANDバスを介してRAM部3のSRAM部30に格納される。その後、SRAM部30内のデータがインターフェース部40に転送されて、外部に出力される。他方、データをフラッシュメモリ2に記憶させるには、まず外部から与えられたデータが、インターフェース部40を介してRAM部3内のSRAM部30に格納される。その後、SRAM部30内のデータがページバッファ12へ転送されて、メモリセルアレイ10に書き込まれる。以下の説明では、データがメモリセルアレイ10から読み出されてから、ページバッファ12を介してSRAM部30に転送されるまでの動作を、データのロードloadと呼ぶ。また、SRAM部30内のデータが、インターフェース部40内のバーストバッファ41、42後述するを介してインターフェース43に転送されるまでの動作を、データのリードreadと呼ぶ。また、フラッシュメモリ2に記憶させるべきデータが、インターフェース43からバーストバッファ41、42を介してSRAM部30に転送されるまでの動作を、データのライトwriteと呼ぶ。また、SRAM部30内のデータがページバッファ12に転送されて、メモリセルアレイ10に書き込まれるまでの動作を、データのプログラムprogramと呼ぶ。<1-2-1.ECC部20>ECC部20は、ECC処理を行う。すなわち、データのロード時には、フラッシュメモリ2から読み出されたデータについてエラーの検出および訂正を行う。他方、データのプログラム時には、プログラムすべきデータについてのパリティを生成する。ECC部20は、ECCバッファ21およびECCエンジン22を含んでいる。ECCバッファ21は、NANDバスによってページバッファ12と接続され、ECCバスによりSRAM部30と接続される。ECCバッファ21は、ECC処理データロード時は誤り訂正、データプログラム時はパリティ生成のために一時的にデータを格納する。ECCバッファ21は、64ビットの幅でNANDバスと接続されている。ECCエンジン22は、ECCバッファ21に保持されるデータを用いてECC処理を行う。<1-2-2.SRAM部30>SRAM部30は、フラッシュメモリ2に対するバッファメモリとして機能する。SRAM部30は、前述のDQバッファ31、メモリセルアレイ32、センスアンプ33、およびロウデコーダ34を含んでいる。DQバッファ31は、データのロード、リード、ライト、プログラムの際に、メモリセルアレイ32へのデータまたはメモリセルアレイ32からのデータを一時的に格納する。メモリセルアレイ32は、データ保持可能な複数のSRAMセルを含んでいる。センスアンプ33は、SRAMセルからのデータをセンスおよび増幅し、また、DQバッファ31内のデータをSRAMセルに書き込む際の負荷としても機能する。ロウデコーダ34は、メモリセルアレイ32内の特定のワード線を選択する。<1-2-3.インターフェース部40>インターフェース部40は、バーストバッファ41、42、およびインターフェース43を含んでいる。インターフェース43は、メモリシステム1外部のホスト機器との間で、データ、制御信号、およびアドレス等の様々な信号の入出力を行なう。制御信号の一例は、メモリシステム1全体をイネーブルにするチップイネーブル信号/CE、アドレスをラッチさせるためのアドレスバリッド信号/AVD、バーストリード用のクロックCLK、書き込み動作をイネーブルにするためのライトイネーブル信号/WE、データの外部への出力をイネーブルにするためのアウトプットイネーブル信号/OE、などである。また、インターフェース43は、ホスト機器からのデータのリード要求、ロード要求、ライト要求、およびプログラム要求等に係る制御信号をアクセスコントローラ50へ転送する。バーストバッファ41、42は、例えば16ビットの幅を有するDIN/DOUTバスによりインターフェース43と接続されている。バーストバッファ41、42は、DQバッファ31、コントローラ部4、およびインターフェース43とデータを転送可能に構成されている。また、バーストバッファ41、42は、ホスト機器からのデータ、またはDQバッファ31からのデータを、一時的に保持する。<1-2-4.アクセスコントローラ50>>アクセスコントローラ50は、インターフェース43から制御信号およびアドレスを受け取る。そして、ホスト機器の要求を満たす動作を実行するよう、SRAM部30およびコントローラ部4を制御する。より具体的には、アクセスコントローラ50は、ホスト機器の要求に応じて、SRAM部30とコントローラ4の後述するレジスタ60とのいずれかをアクティブ状態とする。そして、SRAM部30またはレジスタ60に対するデータのライトコマンドまたはリードコマンドWriteReadを発行する。これらの制御により、SRAM部30およびコントローラ部4は動作を開始する。<1-3.コントローラ部4>コントローラ部4は、メモリシステム1全体の動作を統括する。コントローラ部4は、レジスタ60、コマンドユーザインターフェース61、ステートマシン62、アドレス/コマンド発生回路63、およびアドレス/タイミング発生回路64を含んでいる。レジスタ60は、アクセスコントローラ50からのコマンドに応じて、ファンクションの動作状態を設定するためのものである。より具体的には、レジスタ60は、例えばロードコマンドや、プログラムコマンドを保持する。コマンドユーザインターフェース61は、所定のコマンドがレジスタ60に保持されることで、メモリシステム1に対してファンクション実行コマンドが与えられたことを認識する。そして、内部コマンド信号Commandをステートマシン62へ出力する。ステートマシン62は、コマンドユーザインターフェース61から与えられる内部コマンド信号に基づいて、メモリシステム1内部におけるシーケンス動作を制御する。ステートマシン62がサポートするファンクションは、ロード、プログラム、および消去を含め多数のものがある。ステートマシン62は、これらのファンクションを実行するよう、フラッシュメモリ2およびRAM部3の動作を制御する。アドレス/コマンド発生回路63は、ステートマシン62の制御に基づいてフラッシュメモリ2の動作を制御する。より具体的には、アドレスやコマンドProgramLoad等を生成し、これらをフラッシュメモリ2へ出力する。アドレス/コマンド発生回路63は、オシレータ16の生成する内部クロックACLKと同期しながら、これらのアドレスやコマンドを出力する。アドレス/タイミング発生回路64は、ステートマシン62の制御に基づいてRAM部3の動作を制御する。より具体的には、RAM部3において必要なアドレスやコマンドを発行して、これらをアクセスコントローラ50およびECCエンジン22へ出力する。<1-4.メモリシステム1の動作>次に、メモリシステム1における動作について簡単に説明する。上記の通り、フラッシュメモリ2とホスト機器との間のデータの授受は、SRAM部30を介して行われる。ホスト機器がメモリシステム1のフラッシュメモリ2にデータを記憶させるためには、まずホスト機器からのライトコマンドとSRAM部30のアドレスに従って、データがSRAM部30に格納される。その後、ホスト機器からのプログラムコマンドとフラッシュメモリ2のアドレスに従って、SRAM部30に格納されたデータが、ページ単位で一括してフラッシュメモリ2にプログラムされる。また、ホスト機器がフラッシュメモリ2内のデータを読み出すためには、まずホスト機器からのロードコマンド、フラッシュメモリ2のアドレス、およびSRAM部30のアドレスに従って、データがフラッシュメモリ2から読み出され、SRAM部30に格納される。その後、ホスト機器からのリードコマンドとSRAM部30のアドレスに従って、SRAM部30に保持されるデータが、インターフェース部40を介してホスト機器に読み出される。以下に、ロードの場合の動作手順の一例について、簡単に説明する。まず、ホスト機器がインターフェース部40に対して、ロードすべきフラッシュメモリ2のアドレスおよびSRAMのアドレスを入力し、またロードコマンドを入力する。このコマンドに応答して、アクセスコントローラ50は、当該アドレスおよびコマンドをレジスタ60において保持する。コマンドユーザインターフェース61は、レジスタ60にコマンドが保持されたことを検知すると、内部コマンド信号を発行する。ロードの場合にはロードコマンドが発行される。ユーザインターフェース61からロードコマンドを受信することにより、ステートマシン62が起動する。ステートマシン62は、各回路ブロックについて必要な初期化を行った後、フラッシュメモリ2に対してセンスコマンドを発行するようアドレス/コマンド発生回路63に要求する。するとアドレス/コマンド発生回路63は、レジスタ60に設定されたアドレスのデータのセンスを行うよう、シーケンサ14に対してセンスコマンドを発行する。アドレス/コマンド発生回路63からセンスコマンドを受けると、シーケンサ14が起動する。シーケンサ14は、フラッシュメモリ2内の必要な初期化を行った後、指定されたアドレスのデータに対してセンス動作を行う。すなわち、シーケンサ14は、電圧発生回路13、ロウデコーダ11、センスアンプ、およびページバッファ12を制御し、センスされたデータをページバッファ12に格納させる。その後シーケンサ14は、センス動作が終了したことを、ステートマシン62に通知する。ステートマシン62は、フラッシュメモリ2に対して転送コマンドを発行するようアドレス/コマンド発生回路63に命令する。この命令に応じてアドレス/コマンド発生回路63は、転送コマンドをシーケンサ14へ出力する。シーケンサ14は、転送コマンドを受けると、ページバッファ12およびNANDバスを制御して、NANDバスを介してページバッファ12内のデータをECCバッファ21へ転送する。ステートマシン62は、ECC部20にエラー訂正開始制御信号を供給する。この信号に応答して、ECC部20はECC処理を行う。そして、ECC処理されたデータが、ECC部20からECCバスを介してDQバッファ31に転送される。引き続き、アクセスコントローラ50の命令に従って、DQバッファ31内のデータが、SRAM部30のメモリセルアレイ32に書き込まれる。以上のステップにより、データのロードが完了する。その後、ホスト機器はインターフェース部40を介してリードコマンドを発行することで、メモリセルアレイ32に書き込まれたデータを読み出す。<2.インターフェース>次に、図3~図12を参照して、インターフェース43についてさらに説明する。図3は、第1実施形態に係る半導体記憶装置のインターフェースのブロック図である。図3に示すように、インターフェース43は、/CE入力回路101を有する。/CE入力回路101は、メモリシステム1の外部から、チップイネーブル信号/CEおよび制御信号CTを受け取る。/CE入力回路101は、制御信号CTが入力されている間に信号/CEを受け取ると、信号/CEを受け取った時点から所定の時間遅延された信号CE_AVD、/CE_CLK、CE_OE、CE_WE、CE_DLYを出力する。信号CE_AVDは、/AVD入力回路102に入力される。アクティブな信号CE_AVDは、/AVD入力回路102をイネーブルにする。/AVD入力回路102はまた、メモリシステム1の外部からアドレスバリッド信号/AVDを受け取るとともに、信号CE1および信号BSTWEを受け取る。信号CE1および信号BSTWEは、後述の遅延回路106および/WE入力回路104によりそれぞれ生成される。/AVD入力回路102は、/AVD入力回路102がイネーブルである間、信号/AVD、CE1、BSTWEから信号/AVDINBUFを生成する。アクティブな信号/AVDINBUFは、後述のアドレスデータ入力回路108をイネーブルにする。信号/AVDINBUFは、信号BSTWEがインアクティブである限り、信号/AVDがアクティブおよびインアクティブになったことに応答して、それぞれアクティブおよびインアクティブになる。信号/AVDINBUFは、信号BSWTEがアクティブであると、アクティブである。信号CE_OEは、/OE入力回路103に入力される。アクティブな信号CE_OEは、/OE入力回路103をイネーブルにする。/OE入力回路103はまた、メモリシステム1の外部からアウトプットイネーブル信号/OEを受け取る。/OE入力回路103は、/OE入力回路103がイネーブルである間に信号/OEを受け取ると、信号OEを出力する。信号OEは、信号/OEより所定時間遅延されている。信号CE_WEは、/WE入力回路104に入力される。アクティブな信号CE_WEは、/WE入力回路104をイネーブルにする。/WE入力回路104はまた、メモリシステム1の外部からライトイネーブル信号/WEを受け取る。/WE入力回路104は、/WE入力回路104がイネーブルである間に信号/WEを受け取ると、信号/WEをラッチするとともに信号BSTWEとして出力する。信号/CE_CLK、OE、BSTWEは、ロジック回路105に入力される。ロジック回路105はまた、信号/CE1を受け取る。ロジック回路105は、信号/CE_CLK、OE、BSTWE、/CE1から信号/ADDENBを生成し出力する。信号/ADDENBは、アドレスデータ入力回路108のイネーブルを制御する信号である。信号/ADDENBは、信号/OEがインアクティブである間に信号/CEがアクティブになった時点から所定時間経過後にアクティブになる。また、信号/ADDENBは、信号/OEがアクティブとなると、インアクティブになる。信号CE_DLYは、遅延回路106に入力される。遅延回路106は、信号CE_DLYから信号/CE1を生成し出力する。信号/CE1は、信号CE_DLYが遅延された信号である。信号/AVDINBUF、/ADDENB、/CE1は、スイッチ回路107に入力される。スイッチ回路107は、信号/CE1に応じて、信号/AVDINBUF、/ADDENBの一方を信号/AVDINBUF_Aおよび/AVDINBUF_Bとして出力する。/AVDINBUF_Aおよび/AVDINBUF_Bは同一の信号であり、図では、信号/AVDINBUF_A/Bとして記載されている。具体的には、スイッチ回路107は、信号/CE1がローレベルの間、信号/ADDENBを出力し、信号/CE1がハイレベルの間、信号/ADDINBUFを出力する。信号/AVDINBUF_A/Bは、アドレスデータ入力回路108に入力される。アクティブな信号/AVDINBUF_A/Bは、アドレスデータ入力回路108をイネーブルにする。アドレスデータ入力回路108はまた、メモリシステム1の外部から信号PADADQを受け取る。信号PADADQは、アドレスまたはデータ信号であり、例えば16ビットを有する。このように、メモリシステム1では、アドレスおよびデータ信号が共通のパッドから入出力される。アドレスデータ入力回路108は、アドレスのビット数と同じ数例えば16ビットの同一の回路の組を含んでおり、各回路が信号PADADQの1ビット分を受け取る。こうして、イネーブルであるアドレスデータ入力回路108は、16ビットの信号PADADQを16ビットの信号ADQとして出力する。信号ADQは、アクセスコントローラ50に入力される。次に、図4~図10を参照して、図3のブロック図中の各ブロックの具体例について説明する。図4は、/CE入力回路101の例示的な回路図である。図4に示すように、パッドから入力された信号/CEは、ESD素子ESD1に入力される。ESD素子ESD1の出力は、ナンド回路ND11に入力される。ナンド回路ND11はまた、制御信号CTを受け取る。ナンド回路ND11の出力は、ナンド回路ND12に入力される。ナンド回路ND12はまた、制御信号CTを受け取る。ナンド回路ND12の出力は、信号/CE_CLKとして機能する。ナンド回路ND12の出力はまた、インバータ回路IV11に入力される。インバータ回路IV11の出力は、信号CE_AVDとして機能する。インバータ回路IV11の出力はまた、所定数例えば2個の直列接続されたインバータ回路IV12を介して信号CE_OEとして機能する。インバータ回路IV11の出力はまた、所定数例えば2個の直列接続されたインバータ回路IV13を介して信号CE_WEとして機能する。ナンド回路ND12の出力はまた、所定数例えば3個の直列接続されたインバータ回路IV14を介して信号CE_DLYとして機能する。図5は、/AVD入力回路102の例示的な回路図である。図5に示すように、パッドから入力された信号/AVDは、ESD素子ESD2に入力される。ESD素子ESD2の出力は、ナンド回路ND21に入力される。ナンド回路ND21はまた、信号CE_AVDを受け取る。ナンド回路ND21の出力は、ナンド回路ND22に入力される。ナンド回路ND22はまた、信号CE_AVDを受け取る。ナンド回路ND22の出力は、セットリセット回路SRのセット入力に入力される。セットリセット回路SRの出力は、アンド回路AD21に入力される。アンド回路AD21はまた、信号CE1のインバータ回路21によって反転された形態の信号を受け取る。アンド回路AD21の出力および信号BSTWEはノア回路NR21に入力される。ノア回路NR21の出力はインバータ回路IV22を介して信号/AVDINBUFとして機能する。図6は、/OE入力回路103の例示的な回路図である。図6に示すように、パッドから入力された信号/OEは、ESD素子ESD3に入力される。ESD素子ESD3の出力は、ナンド回路ND31に入力される。ナンド回路ND31はまた、信号CE_OEを受け取る。ナンド回路ND31の出力は、ナンド回路ND32に入力される。ナンド回路ND32はまた、信号CE_OEを受け取る。ナンド回路32の出力は、所定数例えば7個の直列接続されたインバータ回路IV31を介して信号OEとして機能する。図7は、/WE入力回路104の例示的な回路図である。図7に示すように、パッドから入力された信号/WEは、ESD素子ESD4に入力される。ESD素子ESD4の出力は、ナンド回路ND41に入力される。ナンド回路ND41はまた、信号CE_WEを受け取る。ナンド回路ND41の出力は、ナンド回路ND42に入力される。ナンド回路ND42はまた、信号CE_WEを受け取る。ナンド回路ND42の出力は、ラッチ回路Lに入力される。ラッチ回路Lは、動作制御信号としてクロックCLKを受け取る。ラッチ回路Lの出力は、所定数例えば3個の直列接続されたインバータ回路IV41を介して信号BSTWEとして機能する。図8は、ロジック回路105およびスイッチ回路107の例示的な回路図である。図8に示すように、信号OEはナンド回路ND51に入力される。信号BSTWEはインバータ回路IV51を介してナンド回路ND51に入力される。ナンド回路ND51の出力は、インバータ回路IV52を介してノア回路NR51に入力される。ノア回路NR51はまた、信号/CE1および信号/CE_CLKを受け取る。ノア回路NR51の出力は、信号/ADDENBとしてノア回路NR52に入力される。ノア回路NR52はまた、信号/AVDINBUFを受け取る。ノア回路NR52の出力は、インバータ回路IV53を介してインバータ回路IV54、IV55に入力される。インバータ回路IV54、IV55の出力は、それぞれ、/AVDINBUF_Aおよび/AVDINBUF_Bとして機能する。図9は、遅延回路106の例示的な回路図である。図9に示すように、信号CE_DLYは、インバータ回路IV61に入力される。インバータ回路IV61の出力は、信号CE1として機能する。インバータ回路IV61の出力は、所定数例えば15個の直列接続されたインバータ回路IV62を介してナンド回路ND61に入力される。ナンド回路ND61はまた、信号CE_DLYを受け取る。ナンド回路ND61の出力は、インバータ回路IV63を介して信号/CE1として機能する。図10は、アドレスデータ入力回路108の例示的な回路図である。図10に示すように、パッドから入力された信号PADADQは、ESD素子ESD7に入力される。ESD素子ESD7の出力は、ナンド回路ND71に入力される。/AVDINBUF_A/Bは、インバータ回路IV71に入力される。インバータ回路IV71の出力は、ナンド回路ND71に入力される。ナンド回路ND71の出力は、ナンド回路ND72に入力される。ナンド回路ND72はまた、インバータ回路IV71の出力を受け取る。ナンド回路ND72の出力は、所定数例えば2個の直列接続されたインバータ回路IV72を介して信号ADQとして機能する。次に、図11を参照して、メモリシステム1のインターフェースの同期データリードについて説明する。図11は、実施形態に係るインターフェースの同期データリード時の各信号のタイミングチャートである。図11に示すように、インターフェース43には、クロックCLKが、メモリシステム1の外部から入力されている。クロックは所定の周期を有する。スタンバイ時、メモリシステム1の外部からの信号/CE、/WE、/OEはインアクティブハイレベルである。また、データリードの間、信号/WEは、インアクティブハイレベルを維持する。このため、信号BSTWEもインアクティブローレベルを維持する。まず、信号/CEおよび信号/AVDがアクティブローレベルになる。信号/CEがアクティブになった時点から/CE入力回路101により規定される時間の経過後に、信号/CE_CLKがローレベルになる。信号CE_CLKがローレベルになったことに応答して、ロジック回路105およびスイッチ回路107によって、信号/ADDENBがアクティブローレベルになる。この時点では信号CE1はローレベルであり、ローレベルの信号CE1に従ってスイッチ回路107は入力/ADDENBを信号/AVDINBUFとして出力している。このため、信号/ADDENBがローレベルになったことに応答して、信号/AVDINBUF_A/Bがアクティブローレベルになる。この結果、アドレスデータ入力回路108はイネーブルになり、信号PADADQがアドレスデータ入力回路108によって取り込まれることが可能になる。データリードの開始と平行してアドレスが信号PADADQとして入力されることによって、アドレスが信号ADQとしてアドレスデータ入力回路108から出力される。このように信号/CEのアクティブ化によって、信号/AVDのアクティブ化を要することなく、アドレスデータ入力回路108がイネーブルを維持できる時間の長さは、遅延回路106によって規定され、信号/CE1により制御される。信号/CEがアクティブになった時点から所定時間の経過後、信号/CE1がインアクティブハイレベルになる。信号/CEがアクティブになった時点から、信号/CE1がインアクティブになるまでに要する時間は、/CE入力回路101および遅延回路106によって規定される。信号/CE1がハイレベルとなったことに応答して、スイッチ回路107は、以降、入力/AVDINBUFを信号/AVDINBUFとして出力する。以前に信号/AVDがアクティブになったことに応答して、/AVD入力回路102によって信号/AVDINBUFがアクティブローレベルになる。次いで、アドレスの入力の終了と共に信号/AVDがインアクティブハイレベルになる。信号/AVDがインアクティブになったことに応答して、/AVD入力回路102によって信号/AVDINBUFがインアクティブハイレベルになる。この時点では、上記のように、スイッチ回路107は、入力/AVDINBUFを選択している。このため、信号/AVDINBUFがアクティブなったことに応答して、/AVDINBUF_A/Bがアクティブハイレベルになる。この結果、アドレスデータ入力回路108はディセーブルになる。このため、/ADDENBは依然アクティブであるが、信号PADADQは、もはや信号ADQとしてアドレスデータ入力回路108から出力されない。データがメモリシステム1の内部からインターフェース43に供給されることの開始と共に、信号/OEがアクティブローレベルになる。信号/OEがアクティブになった時点から/OE入力回路103によって規定される所定時間が経過した後、信号OEがハイレベルになる。信号OEがハイレベルになったことに応答して、ロジック回路105およびスイッチ回路107によって信号/ADDENBがインアクティブハイレベルになる。信号/OEがアクティブになったことに応答して、メモリシステム1の内部からのデータがPADADQ上に現れ、パッドより出力される。次いで、データの出力が終了すると共に信号/OEがインアクティブハイレベルになる。信号/OEがインアクティブになったことに応答して、信号OEはローレベルになる。次いで、データ出力の終了後、信号/CEがインアクティブになる。信号/CEがインアクティブになったことに応答して、信号/CE_CLKおよび信号/CE1が、順次、それぞれハイレベルおよびローレベルになる。こうして、メモリシステム1はスタンバイ状態に戻る。次に、図12を参照して、メモリシステム1のインターフェースの同期データライトについて説明する。図12は、実施形態に係るインターフェースの同期データライト時の各信号のタイミングチャートである。図12に示すように、データライトの間、信号/OEはインアクティブを維持する。まず、信号/CE、信号/AVD、信号/WEがアクティブローレベルになる。信号/CEがアクティブになったことに応答して、データリードと同様に、信号/CE_CLKがローレベルになる。信号/CE_CLKがローレベルになったことに応答して、データリードと同様に、信号/ADDENBがローレベルになる。さらに、信号/ADDENBがローレベルになったことに応答して、データリードと同様に、信号/AVDINBUF_A/Bがアクティブローレベルになる。この結果、データリードと同じメカニズムによって、アドレスデータ入力回路108はイネーブルになり、信号PADADQがアドレスデータ入力回路108によって取り込まれることが可能になる。データライトの開始と平行してアドレスが信号PADADQとして入力されることによって、アドレスが信号ADQとしてアドレスデータ入力回路108から出力される。このように、データリードと同じく、信号/CEのアクティブ化によって、信号/AVDのアクティブ化を要することなく、アドレスデータ入力回路108がイネーブルを維持できる時間の長さは、遅延回路106によって規定され、信号/CE1により制御される。以前に信号/CEがアクティブになったことに応答して、データリードと同じメカニズムによって、信号/CE1がハイレベルになる。また、以前に信号/AVDがアクティブになったことに応答して、データリードと同じメカニズムによって、信号/AVDINBUFがアクティブローレベルになる。さらに、アクティブなローレベルの信号/WEが、信号/CEがアクティブとなった後の最初のクロックCLKの立ち上がりに応答して、/WE入力回路104中のラッチ回路Lに取り込まれる。この結果、信号BSTWEはアクティブハイレベルになる。次いで、アドレスの入力の終了と共に信号/AVDがインアクティブハイレベルになる。信号/AVDがインアクティブになっても、データリード時と異なり、/AVDINBUFはローレベルを維持する。信号BSTWEがハイレベルだからである。スイッチ回路107により選択されている/AVDINBUFがローレベルを維持するので、信号/AVDINBUF_A/Bもローレベルを維持する。よって、アドレスデータ入力回路108はイネーブルを維持し、信号/AVDがハイレベルとなった後も信号PADADQは、アドレスデータ入力回路108に取り込まれ続ける。次いで、データが信号PADADQとして入力され始める。アドレスデータ入力回路108はイネーブルなので、データは信号ADQとしてアドレスデータ入力回路108から出力される。次いで、データ入力の終了後、信号/CEがインアクティブになる。信号/CEがインアクティブになったことに応答して、信号/CE_CLKおよび信号/CE1が、順次、それぞれハイレベルおよびローレベルになる。信号/CEがインアクティブになったことに応答して、/WE入力回路104がディセーブルになる。この結果、信号BSTWEがローレベルになる。また、信号/CEがインアクティブになったことに応答して、/AVD入力回路102およびロジック回路105もディセーブルになる。この結果、信号/ADDENBおよび/AVDINBUFがインアクティブハイレベルになる。信号/ADDENBおよび/AVDINBUFがハイレベルになったことに応答して、信号/AVDINBUF_A/Bがハイレベルになる。こうして、メモリシステム1はスタンバイ状態に戻る。以上説明したように、第1実施形態では、アドレスデータ入力回路108のイネーブルを制御する信号/AVDINBUF_A/Bは、信号/CEのアクティブ化から所定時間の間は信号/ADDENBであり、所定時間経過後は信号/AVDINBUFである。信号/ADDENBは信号/CEのアクティブ化から信号/AVDとは無関係にアクティブになり、信号/AVDINBUFは信号/AVDに従う。このため、アドレスデータ入力回路108は、信号/CEのアクティブ化から所定の時間の間は/AVDと無関係にイネーブルになり、所定時間の経過後は信号/AVDに応じてイネーブルおよびディセーブルになる。よって、信号/CEのアクティブ化から/AVDのアクティブ化を待たずに、アドレスデータ入力回路108をイネーブルにでき、所定時間経過後は通常通りアドレスデータ入力回路108のイネーブルおよびディセーブルが信号/AVDで制御されることが可能となる。このようにして、特に信号/CEのアクティブ化直後の半導体記憶装置の処理が高速になる。同時に、信号/CEのアクティブ化から所定時間の経過後は、アドレスデータ入力回路108のイネーブルおよびディセーブルは信号/AVDで制御されることが可能であるので、不要かつ不測の信号PADADQに起因して貫通電流が流れることは防止される。第2実施形態第1実施形態では、ライトイネーブル信号/WEから信号BSTWEが生成され、信号BSTWEによってロジック回路105が制御される。これに対して、第2実施形態では、ライトイネーブル信号/WEから信号BSTWE ́が生成され、信号BSTWE ́によってロジック回路105が制御される。第1実施形態についてのあらゆる記述は、以下に記述する点を除いて、第2実施形態にも当てはまる。図13は、第2実施形態に係る半導体記憶装置のインターフェースのブロック図である。図13に示すように、第1実施形態の/WE入力回路104に代えて/WE入力回路104 ́が設けられている。/WE入力回路104 ́は、アクティブな信号CE_WEによってイネーブルになる。/WE入力回路104 ́はまた、メモリシステム1の外部からライトイネーブル信号/WEを受け取る。/WE入力回路104 ́は、/WE入力回路104 ́がイネーブルである間に信号/WEを受け取ると、信号/WEをラッチして、所定時間の経過後にこのラッチされた信号を信号BSTWE ́として出力する。信号BSTWE ́は、第1実施形態の信号BSTWEに代えて/AVD入力回路102およびロジック回路105に入力される。または、/WE入力回路104 ́は、第1実施形態の/WE入力回路104と同じ動作をする。/WE入力回路104 ́がいずれの動作を行なうかは制御信号により選択される。ここまで説明した構成以外の構成は、第1実施形態から不変である。図14は、/WE入力回路104 ́の例示的な回路図である。図14に示すように、/WE入力回路104 ́は、WE入力回路104を含んでいる。さらに、WE入力回路104 ́は、/WE入力回路104の出力端であるインバータ回路IV41の出力端に接続された構成を含んでいる。信号BSTWEは、スイッチ回路S1およびロジック回路f1に入力される。また、クロックCLKはレイテンシカウンタC1に入力される。レイテンシカウンタC1は、入力クロックCLKの入力時点から所定の時間後に受け取った信号の出力を開始する。この所定の時間は、レイテンシカウンタC1において予め設定されているレイテンシ時間-1クロックとすることができる。レイテンシカウンタC1の出力はロジック回路f1に入力される。ロジック回路f1は、信号BSTWEとレイテンシカウンタC1の出力の所定の論理を出力する。ロジック回路f1の出力は、スイッチ回路S1に入力される。スイッチ回路S1は、制御信号SSに応じて、2つの入力の一方をBSTWE ́として出力する。制御信号SSは、メモリシステム1のチップにおいて予め設定されているコンフィギュレーションレジスタに基づいており、メモリシステム1の使用の間に変更されるものではない。例えば、メモリシステム1が非同期型として使用される場合、スイッチ回路S1は、信号BSTWEを信号BSTWE ́として出力する。すなわち第1実施形態と全く同じである。一方、メモリシステム1が同期型として使用される場合、スイッチ回路S1は、ロジック回路f1の出力を信号BSTWE ́として出力する。/AVD入力回路102およびロジック回路105の具体例については、図15および図16にそれぞれ示すように、信号BSTWEが信号BSTWE ́によって置換されていることを除いて第1実施形態図5および図8と同じである。動作のうちデータリードについては、第1実施形態図11と同じである。データライトについても、非同期型として使用の場合は、上記のように、第1実施形態図12と同じである。一方、同期型としての使用の場合は、図17に示す通りである。図17は、インターフェースのデータライト時の各信号のタイミングチャートである。第1実施形態と同様に、信号/CEがアクティブとなった後の最初のクロックCLKの立ち上がりで、アクティブな/信号WEが図14のラッチ回路Lにラッチされる。しかし、第1実施形態と異なり、ラッチされた信号は、/WE回路104 ́から直ぐに出力されない。したがって、図17に示すように、信号/CEがアクティブとなった後の最初のクロックCLKの立ち上がり後も信号BSTWE ́はインアクティブローレベルを維持する。このように、信号/CEのアクティブ化から信号BSTWE ́がハイレベルとなるまでの時間は、メモリシステム1が同期型として使用される場合、非同期型として使用される場合よりも長い。信号/CEがアクティブになったことに応答して、第1実施形態と同じメカニズムにより、信号AVDINBUF_A/Bはアクティブになり、アドレスデータ回路108がイネーブルになる。このため、データライトの開始と平行してアドレスが信号PADADQとして入力されることによって、アドレスが信号ADQとしてアドレスデータ入力回路108から出力される。次いで、アドレスの入力の終了と共に信号/AVDがインアクティブハイレベルになる。信号BSTWE ́がインアクティブであるので、信号/AVDがインアクティブになったことに応答して、/AVD入力回路102によって信号/AVDINBUFがインアクティブハイレベルになる。この時点では、スイッチ回路107は、入力/AVDINBUFを選択している。このため、信号/AVDINBUFがハイレベルになったことに応答して、/AVDINBUF_A/Bがハイレベルになる。この結果、アドレスデータ入力回路108はディセーブルになる。次いで、信号/CEがアクティブとなった後の最初のクロックCLKの立ち上がりからレイテンシカウンタC1により規定される時間の経過後、信号/WEがアクティブになったことに応答して信号BSTWE ́がアクティブになる。信号BSTWE ́がアクティブになったことに応答して、信号/AVDINBUFがアクティブになり、ひいては/AVDINBUF_A/Bもアクティブになる。この結果、アドレスデータ入力回路108はイネーブルになる。信号BSTWE ́のハイレベルへの移行が信号PADADQとしてデータが入力されるのに先立つように、レイテンシカウンタC1が設定される。このため、信号BSTWE ́がハイレベルになった後で、データが信号PADADQとして入力され始める。アドレスデータ入力回路108はイネーブルなので、データは信号ADQとしてアドレスデータ入力回路108から出力される。ここで説明した点以外の動作は、第1実施形態から不変である。以上説明したように、第2実施形態では、第1実施形態と同じく、アドレスデータ入力回路108のイネーブルを制御する信号/AVDINBUF_A/Bは、信号/CEのアクティブ化から所定時間の間は信号/ADDENBであり、所定時間経過後は信号/AVDINBUFである。このため、第1実施形態と同じ利点を得られる。さらに、第2実施形態では、信号/CEがアクティブとなった後の最初のクロックCLKの立ち上がりから所定時間の経過後、信号/WEがアクティブになったことに応答して信号BSTWE ́がアクティブになる。この所定時間は、特にメモリシステム1が同期型として使用される場合、信号/CEのアクティブ化の時点からインターフェース43への外部からのデータの入力開始直前まで継続する。信号/AVDINBUFは、信号BSTWE ́がローレベルの間は、信号/AVDに従う。すなわち、信号/AVDの非アクティブ化後、信号BSTWE ́がハイレベルになるまでの間は、アドレスデータ入力回路108はディセーブルである。このため、信号/AVDの非アクティブ化からデータ入力までの間、アドレスデータ入力回路108はディセーブルである。よって、不要かつ不測の信号PADADQに起因して貫通電流が流れることは、信号/AVDの非アクティブ化からデータ入力までの間も阻止される。ここまでの説明は、半導体記憶装置としていわゆるOneNANDを例に用いて行なわれた。しかしながら、実施形態はOneNANDに限られず、コントローラとNAND型フラッシュメモリを含みかつ高速のインターフェースを要求する半導体記憶装置にも適用可能である。そのような半導体記憶装置には、例えば、NOR型フラッシュメモリ、PSRAMPseudoStaticRandomAccessMemory、LPSDRAMLowPowerSynchronousDynamicRandomAccessMemory、DDR3SDRAMDoubleDataRate3SynchronousDynamicRandomAccessMemory等が含まれる。その他、各実施形態は、上記のものに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、この構成要件が削除された構成が実施形態として抽出され得る。