半導体基板の表面部に設けられた第1導電型のチャンネル領域と、前記半導体基板における前記チャンネル領域の下側に設けられた第2導電型の第1半導体領域と、前記チャンネル領域の表面部に設けられた第2導電型のゲート領域と、前記チャンネル領域の表面部における前記ゲート領域のチャンネル長方向の両側に設けられた第1導電型のソース/ドレイン領域とを備え、前記半導体基板における前記チャンネル領域のチャンネル幅方向の両側に、前記第1半導体領域よりも高い不純物濃度を有する第2導電型の第2半導体領域がさらに設けられていることを特徴とする半導体装置。請求項1に記載の半導体装置において、前記第2半導体領域は前記チャンネル領域よりも深く形成されていることを特徴とする半導体装置。請求項2に記載の半導体装置において、前記第2半導体領域は前記第1半導体領域よりも浅く形成されていることを特徴とする半導体装置。請求項1~3のいずれか1項に記載の半導体装置において、前記ゲート領域と前記ソース/ドレイン領域とは離間していることを特徴とする半導体装置。請求項1~4のいずれか1項に記載の半導体装置において、前記第2半導体領域と前記ソース/ドレイン領域とは離間していることを特徴とする半導体装置。請求項1~5のいずれか1項に記載の半導体装置において、前記ゲート領域の前記チャンネル幅方向の寸法と比べて、前記ソース/ドレイン領域の前記チャンネル幅方向の寸法は大きいことを特徴とする半導体装置。請求項1~6のいずれか1項に記載の半導体装置において、前記第1半導体領域の不純物濃度と比べて、前記ゲート領域の不純物濃度は高いことを特徴とする半導体装置。請求項7に記載の半導体装置において、前記ゲート領域の不純物濃度のピーク値と、前記第2半導体領域の不純物濃度のピーク値とは実質的に同じであることを特徴とする半導体装置。請求項1~8のいずれか1項に記載の半導体装置において、前記半導体基板上に設けられたバイポーラトランジスタをさらに備えていることを特徴とする半導体装置。請求項9に記載の半導体装置を製造する方法であって、前記チャンネル領域と、前記バイポーラトランジスタのベース領域とを同一工程で形成することを特徴とする半導体装置の製造方法。請求項9に記載の半導体装置を製造する方法であって、前記第2半導体領域と、前記バイポーラトランジスタのコレクタ領域とを同一工程で形成することを特徴とする半導体装置の製造方法。請求項9に記載の半導体装置を製造する方法であって、前記ゲート領域と、前記バイポーラトランジスタのエミッタ領域とを同一工程で形成することを特徴とする半導体装置の製造方法。請求項9に記載の半導体装置を製造する方法であって、前記ソース/ドレイン領域と、前記バイポーラトランジスタのベースコンタクト領域とを同一工程で形成することを特徴とする半導体装置の製造方法。半導体基板の表面部に設けられた第1導電型のチャンネル領域と、前記チャンネル領域の表面部に設けられた第2導電型のゲート領域と、前記チャンネル領域の表面部における前記ゲート領域のチャンネル長方向の両側に設けられた第1導電型のソース/ドレイン領域とを備え、前記半導体基板における前記チャンネル領域のチャンネル幅方向の両側に、前記チャンネル領域よりも高い不純物濃度を有する第2導電型の半導体領域が設けられていると共に、前記半導体基板における前記チャンネル領域の下側に、前記チャンネル領域よりも高い不純物濃度を有する第2導電型の埋め込み領域が設けられていることを特徴とする半導体装置。請求項14に記載の半導体装置において、前記半導体領域は前記チャンネル領域よりも深く形成されていることを特徴とする半導体装置。請求項15に記載の半導体装置において、前記半導体領域は前記埋め込み領域よりも浅く形成されていることを特徴とする半導体装置。請求項14~16のいずれか1項に記載の半導体装置において、前記ゲート領域と前記ソース/ドレイン領域とは離間していることを特徴とする半導体装置。請求項14~17のいずれか1項に記載の半導体装置において、前記半導体領域と前記ソース/ドレイン領域とは離間していることを特徴とする半導体装置。請求項14~18のいずれか1項に記載の半導体装置において、前記ゲート領域の前記チャンネル幅方向の寸法と比べて、前記ソース/ドレイン領域の前記チャンネル幅方向の寸法は大きいことを特徴とする半導体装置。請求項14~19のいずれか1項に記載の半導体装置において、前記チャンネル領域の不純物濃度と比べて、前記ゲート領域の不純物濃度は高いことを特徴とする半導体装置。請求項20に記載の半導体装置において、前記ゲート領域の不純物濃度のピーク値と、前記半導体領域の不純物濃度のピーク値とは実質的に同じであることを特徴とする半導体装置。請求項14~21のいずれか1項に記載の半導体装置において、前記半導体基板上に設けられたバイポーラトランジスタをさらに備えていることを特徴とする半導体装置。請求項22に記載の半導体装置を製造する方法であって、前記埋め込み領域と、前記バイポーラトランジスタの埋め込み領域とを同一工程で形成することを特徴とする半導体装置の製造方法。請求項22に記載の半導体装置を製造する方法であって、前記チャンネル領域と、前記バイポーラトランジスタのベース領域とを同一工程で形成することを特徴とする半導体装置の製造方法。請求項24に記載の半導体装置の製造方法において、前記チャンネル領域と前記ベース領域とは、前記半導体基板上にエピタキシャル成長させた半導体層中に形成されることを特徴とする半導体装置の製造方法。請求項22に記載の半導体装置を製造する方法であって、前記半導体領域と、前記バイポーラトランジスタのコレクタ領域とを同一工程で形成することを特徴とする半導体装置の製造方法。請求項22に記載の半導体装置を製造する方法であって、前記ゲート領域と、前記バイポーラトランジスタのエミッタ領域とを同一工程で形成することを特徴とする半導体装置の製造方法。請求項22に記載の半導体装置を製造する方法であって、前記ソース/ドレイン領域と、前記バイポーラトランジスタのベースコンタクト領域とを同一工程で形成することを特徴とする半導体装置の製造方法。しかしながら、前述の従来の半導体装置においては、電源電圧の低電圧化に伴って、高精度のピンチオフ電圧制御が困難になるという問題がある。前記に鑑み、本発明は、低電源電圧においても高精度のピンチオフ電圧制御を可能とするJFETを実現することを目的とする。前記の目的を達成するために、本願発明者らが、前述の従来の半導体装置において、電源電圧の低電圧化に伴って、高精度のピンチオフ電圧制御が困難になる原因を調べたところ、以下のような知見を得た。特許文献1に開示された従来の半導体装置においては、チャンネル領域の上下に2つのゲート領域を形成していると共に、当該2つのゲート領域によってチャンネル領域の側面も覆われている。このため、チャンネル領域の幅やチャンネル領域側部の不純物濃度分布は、チャンネル領域及び2つのゲート領域のそれぞれを形成するための3重のイオン注入における変動ばらつきの影響を受けてしまう。また、特許文献1に開示された従来の半導体装置においては、チャンネル領域を形成するために、チャンネル領域側面近傍のゲート領域の不純物濃度をチャンネル領域の不純物濃度よりも低くする必要があるので、水平方向の空乏層の広がりを制御することが困難になってしまう。以上に述べたような原因によって、特許文献1に開示された従来の半導体装置においては、電源電圧の低電圧化に伴って、高精度のピンチオフ電圧制御が困難になってしまう。本発明は、以上の知見に基づきなされたものであって、本発明に係る第1の半導体装置は、半導体基板の表面部に設けられた第1導電型のチャンネル領域と、前記半導体基板における前記チャンネル領域の下側に設けられた第2導電型の第1半導体領域と、前記チャンネル領域の表面部に設けられた第2導電型のゲート領域と、前記チャンネル領域の表面部における前記ゲート領域のチャンネル長方向の両側に設けられた第1導電型のソース/ドレイン領域とを備え、前記半導体基板における前記チャンネル領域のチャンネル幅方向の両側に、前記第1半導体領域よりも高い不純物濃度を有する第2導電型の第2半導体領域がさらに設けられている。本発明に係る第1の半導体装置によると、第1導電型のチャンネル領域の下側に設けられた第2導電型の第1半導体領域よりも高い不純物濃度を有する第2導電型の第2半導体領域を、チャンネル領域のチャンネル幅方向の両側に別途設けている。すなわち、チャンネル領域の両側面は、高い不純物濃度を有する反対導電型の第2半導体領域によって区切られている。このため、チャンネル領域の幅やチャンネル領域側部の不純物濃度分布が、チャンネル領域を上下から挟む第1半導体領域及びゲート領域を形成するためのイオン注入における変動ばらつきの影響を受ける事態を回避することができる。また、チャンネル領域下の第1半導体領域の不純物濃度を低く設定することができるため、チャンネル領域自体の不純物濃度を高くする必要がない。その結果、チャンネル領域側面近傍の第2半導体領域の不純物濃度の低下を防止できるので、水平方向の空乏層の広がりを高精度で制御することが可能となる。従って、低電源電圧においてもチャンネル領域内において空乏層が上下左右から確実に広がるので、高精度のピンチオフ電圧制御を可能とするJFETを実現することができる。また、チャンネル領域自体の不純物濃度を低く設定することができるため、低いゲート電圧でチャンネル領域を空乏化することができるので、ピンチオフ電圧を小さくすることができる。本発明に係る第1の半導体装置において、前記第2半導体領域が前記チャンネル領域よりも深く形成されていると、前述の効果を確実に得ることができる。この場合、前記第2半導体領域が前記第1半導体領域よりも浅く形成されていると、JFETの耐圧を向上させることができる。本発明に係る第1の半導体装置において、前記ゲート領域と前記ソース/ドレイン領域とは離間していてもよい。このようにすると、ゲート領域とソース/ドレイン領域との離間距離を適切に設定することにより、オン抵抗の増大を抑制しつつ耐圧を向上させることができる。この場合、ゲート領域とソース/ドレイン領域との間にチャンネル領域の一部が介在していてもよい。本発明に係る第1の半導体装置において、前記第2半導体領域と前記ソース/ドレイン領域とが離間していると、JFETの耐圧を向上させることができる。本発明に係る第1の半導体装置において、前記ゲート領域の前記チャンネル幅方向の寸法と比べて、前記ソース/ドレイン領域の前記チャンネル幅方向の寸法が大きいと、JFETの耐圧を向上させることができる。本発明に係る第1の半導体装置において、前記第1半導体領域の不純物濃度と比べて、前記ゲート領域の不純物濃度が高くてもよい。この場合、前記ゲート領域の不純物濃度のピーク値と、前記第2半導体領域の不純物濃度のピーク値とが実質的に同じであると、空乏層の広がりを確実に制御することができる。本発明に係る第1の半導体装置において、前記半導体基板上に設けられたバイポーラトランジスタをさらに備えていてもよい。この場合、前記チャンネル領域と、前記バイポーラトランジスタのベース領域とを同一工程で形成すると、工程の増加無く、本発明のJFETとバイポーラトランジスタとが設けられた半導体装置を得ることができる。また、前記第2半導体領域と、前記バイポーラトランジスタのコレクタ領域とを同一工程で形成すると、工程の増加無く、本発明のJFETとバイポーラトランジスタとが設けられた半導体装置を得ることができる。また、前記ゲート領域と、前記バイポーラトランジスタのエミッタ領域とを同一工程で形成すると、工程の増加無く、本発明のJFETとバイポーラトランジスタとが設けられた半導体装置を得ることができる。また、前記ソース/ドレイン領域と、前記バイポーラトランジスタのベースコンタクト領域とを同一工程で形成すると、工程の増加無く、本発明のJFETとバイポーラトランジスタとが設けられた半導体装置を得ることができる。また、本発明に係る第2の半導体装置は、半導体基板の表面部に設けられた第1導電型のチャンネル領域と、前記チャンネル領域の表面部に設けられた第2導電型のゲート領域と、前記チャンネル領域の表面部における前記ゲート領域のチャンネル長方向の両側に設けられた第1導電型のソース/ドレイン領域とを備え、前記半導体基板における前記チャンネル領域のチャンネル幅方向の両側に、前記チャンネル領域よりも高い不純物濃度を有する第2導電型の半導体領域が設けられていると共に、前記半導体基板における前記チャンネル領域の下側に、前記チャンネル領域よりも高い不純物濃度を有する第2導電型の埋め込み領域が設けられている。本発明に係る第2の半導体装置によると、第1導電型のチャンネル領域よりも高い不純物濃度を有する第2導電型の半導体領域を、チャンネル領域のチャンネル幅方向の両側に別途設けていると共に、第1導電型のチャンネル領域よりも高い不純物濃度を有する第2導電型の埋め込み領域を、チャンネル領域の下側に別途設けている。すなわち、チャンネル領域の上面は、高い不純物濃度を有する反対導電型のゲート領域によって区切られ、また、チャンネル領域の両側面は、高い不純物濃度を有する反対導電型の半導体領域によって区切られ、さらに、チャンネル領域の底面は、高い不純物濃度を有する反対導電型の埋め込み領域によって区切られている。このため、チャンネル領域の幅やチャンネル領域側部の不純物濃度分布が、チャンネル領域を上下から挟む埋め込み領域及びゲート領域を形成するためのイオン注入における変動ばらつきの影響を受ける事態を回避することができる。また、チャンネル領域の上下左右を、チャンネル領域よりも不純物濃度の高い反対導電型の領域によって囲むことができるため、低電源電圧においてもチャンネル領域の上下左右から空乏層が確実に広がる構造となるので、高精度のピンチオフ電圧制御が可能となる。さらに、チャンネル領域の上下左右を不純物濃度の高い反対導電型の領域によって囲むことにより、低いゲート電圧でチャンネル領域を空乏化することができるので、ピンチオフ電圧を小さくすることができる。特に、チャンネル深さが浅く且つチャンネル幅が広いJFET構造の場合、チャンネル領域底面での空乏層の広がりがピンチオフ電圧のばらつきに大きな影響を及ぼすため、本発明に係る第2の半導体装置のように、チャンネル領域の両側面に加えてチャンネル領域の底面にも反対導電型の高濃度不純物領域を配置する構造を用いることにより、前述の効果が顕著に発揮される。本発明に係る第2の半導体装置において、前記半導体領域は前記チャンネル領域よりも深く形成されていると、前述の効果を確実に得ることができる。この場合、前記半導体領域は前記埋め込み領域よりも浅く形成されていてもよいし、又は、前記半導体領域は前記埋め込み領域よりも深く形成されていてもよい。本発明に係る第2の半導体装置において、前記ゲート領域と前記ソース/ドレイン領域とは離間していてもよい。このようにすると、ゲート領域とソース/ドレイン領域との離間距離を適切に設定することにより、オン抵抗の増大を抑制しつつ耐圧を向上させることができる。この場合、ゲート領域とソース/ドレイン領域との間にチャンネル領域の一部が介在していてもよい。本発明に係る第2の半導体装置において、前記半導体領域と前記ソース/ドレイン領域とが離間していると、JFETの耐圧を向上させることができる。本発明に係る第2の半導体装置において、前記ゲート領域の前記チャンネル幅方向の寸法と比べて、前記ソース/ドレイン領域の前記チャンネル幅方向の寸法が大きいと、JFETの耐圧を向上させることができる。本発明に係る第2の半導体装置において、前記チャンネル領域の不純物濃度と比べて、前記ゲート領域の不純物濃度が高いと、前述の効果を確実に得ることができる。この場合、前記ゲート領域の不純物濃度のピーク値と、前記半導体領域の不純物濃度のピーク値とが実質的に同じであると、空乏層の広がりを確実に制御することができる。本発明に係る第2の半導体装置において、前記半導体基板上に設けられたバイポーラトランジスタをさらに備えていてもよい。この場合、前記埋め込み領域と、前記バイポーラトランジスタの埋め込み領域とを同一工程で形成すると、工程の増加無く、本発明のJFETとバイポーラトランジスタとが設けられた半導体装置を得ることができる。また、前記チャンネル領域と、前記バイポーラトランジスタのベース領域とを同一工程で形成すると、工程の増加無く、本発明のJFETとバイポーラトランジスタとが設けられた半導体装置を得ることができる。ここで、前記チャンネル領域と前記ベース領域とは、前記半導体基板上にエピタキシャル成長させた半導体層中に形成されてもよい。また、前記半導体領域と、前記バイポーラトランジスタのコレクタ領域とを同一工程で形成すると、工程の増加無く、本発明のJFETとバイポーラトランジスタとが設けられた半導体装置を得ることができる。また、前記ゲート領域と、前記バイポーラトランジスタのエミッタ領域とを同一工程で形成すると、工程の増加無く、本発明のJFETとバイポーラトランジスタとが設けられた半導体装置を得ることができる。また、前記ソース/ドレイン領域と、前記バイポーラトランジスタのベースコンタクト領域とを同一工程で形成すると、工程の増加無く、本発明のJFETとバイポーラトランジスタとが設けられた半導体装置を得ることができる。本発明によると、チャンネル領域内において空乏層が上下左右から確実に広がるので、高精度のピンチオフ電圧制御を可能とするJFETを実現することができる。また、低いゲート電圧でチャンネル領域を空乏化することができるので、ピンチオフ電圧を小さくすることができる。第1の実施形態以下、本発明の第1の実施形態に係る半導体装置について、図面を参照しながら説明する。尚、各図面において同じ構成要素には同じ符号を付している。図1は、本実施形態に係る半導体装置、具体的には、JFETを有する半導体装置の平面図であり、図2aは、図1のA-A線の断面図であり、図2bは、図1のB-B線の断面図である。図1及び図2a、bに示すように、本実施形態に係る半導体装置においては、p型半導体基板101の表面部にp型チャンネル領域105が形成されている。p型半導体基板101におけるp型チャンネル領域105の下側には第1のn型半導体領域104が形成されている。p型チャンネル領域105の表面部にはn型ゲート領域107が形成されている。p型チャンネル領域105の表面部におけるn型ゲート領域107のチャンネル長方向の両側にはp型ソース/ドレイン領域108が形成されている。さらに、本実施形態の特徴として、p型半導体基板101におけるp型チャンネル領域105のチャンネル幅方向の両側には、第1のn型半導体領域104よりも高い不純物濃度を有する第2のn型半導体領域106が形成されている。尚、p型半導体基板101の表面部には、p型チャンネル領域105、第2のn型半導体領域106底部を除く、n型ゲート領域107及びp型ソース/ドレイン領域108を囲むように、絶縁膜102が埋め込まれている。また、p型半導体基板101における絶縁膜102の下側には、第1のn型半導体領域104、及び第2のn型半導体領域106の底部を囲むように、例えば低濃度p型半導体領域からなる分離領域103が設けられている。本実施形態において、p型半導体基板101は、例えば、P型シリコン基板であって、不純物濃度は4×1015cm3程度である。第1のn型半導体領域104は、例えば、p型半導体基板101の表面部にn型不純物をイオン注入すると共に当該不純物を拡散させることにより設けられたn型層であって、不純物濃度は1×1016cm3程度である。ここで、第1のn型半導体領域104は、p型半導体基板101の内部に達する分離領域103によって島状に区画されている。p型チャンネル領域105は、第1のn型半導体領域104の表面部にp型不純物を注入することにより設けられたp型層であって、不純物濃度は1×1018cm3程度である。第2のn型半導体領域106は、例えば、p型半導体基板101におけるp型チャンネル領域105のチャンネル幅方向の両側にn型不純物を注入することにより設けられたn型層であって、不純物濃度は1×1019cm3程度であり、p型チャンネル領域105よりも深く形成されている。n型ゲート領域107は、例えば、p型チャンネル領域105の表面部にn型不純物を注入することにより設けられたn型層であって、不純物濃度は1×1019cm3程度である。p型ソース/ドレイン領域108は、例えば、p型チャンネル領域105の表面部におけるn型ゲート領域107のチャンネル長方向の両側にp型不純物を注入することにより設けられたp型層であって、不純物濃度は1×1019cm3程度である。図3は、本実施形態に係る半導体装置における第1のn型半導体領域104、第2のn型半導体領域106、p型チャンネル領域105、及びn型ゲート領域107の深さ方向の不純物濃度分布を示している。図3に示すように、本実施形態において、第2のn型半導体領域106の不純物濃度は、第1のn型半導体領域104の不純物濃度よりも高い。以上に説明した本実施形態によると、p型チャンネル領域105の下側に設けられた第1のn型半導体領域104よりも高い不純物濃度を有する第2のn型半導体領域106を、p型チャンネル領域105のチャンネル幅方向の両側に設けている。すなわち、p型チャンネル領域105の両側面は、高い不純物濃度を有する反対導電型の第2のn型半導体領域106によって区切られている。このため、p型チャンネル領域105の幅やp型チャンネル領域105側部の不純物濃度分布が、p型チャンネル領域105を上下から挟む第1のn型半導体領域104及びn型ゲート領域107を形成するためのイオン注入における変動ばらつきの影響を受ける事態を回避することができる。また、p型チャンネル領域105下の第1のn型半導体領域104の不純物濃度を低く設定することができるため、p型チャンネル領域105自体の不純物濃度を高くする必要がない。その結果、p型チャンネル領域105側面近傍の第2のn型半導体領域106の不純物濃度の低下を防止できるので、水平方向の空乏層の広がりを高精度で制御することが可能となる。従って、本実施形態によると、低電源電圧においてもp型チャンネル領域105内において空乏層が上下左右から確実に広がるので、高精度のピンチオフ電圧制御を可能とするJFETを実現することができる。また、p型チャンネル領域105自体の不純物濃度を低く設定することができるため、低いゲート電圧でp型チャンネル領域105を空乏化することができるので、ピンチオフ電圧を小さくすることができる。尚、本実施形態において、第2のn型半導体領域106とp型ソース/ドレイン領域108とは離間していてもよい。このようにすると、JFETの耐圧を向上させることができる。また、n型ゲート領域107のチャンネル幅方向の寸法と比べて、p型ソース/ドレイン領域108のチャンネル幅方向の寸法が大きくてもよい。このようにすると、JFETの耐圧を向上させることができる。但し、耐圧上の問題がなければ、例えば図4図1に示す平面構成の変形例に示すように、第2のn型半導体領域106とp型ソース/ドレイン領域108とが接していてもよいし、n型ゲート領域107のチャンネル幅方向の寸法と、p型ソース/ドレイン領域108のチャンネル幅方向の寸法とが同程度であってもよい。また、本実施形態において、n型ゲート領域107とp型ソース/ドレイン領域108とは離間していてもよい。このようにすると、n型ゲート領域107とp型ソース/ドレイン領域108との離間距離を適切に設定することにより、オン抵抗の増大を抑制しつつ耐圧を向上させることができる。この場合、n型ゲート領域107とp型ソース/ドレイン領域108との間には本実施形態のようにp型チャンネル領域105の一部が介在していてもよい。また、本実施形態において、第2のn型半導体領域106はp型チャンネル領域105よりも深く形成されていてもよい。このようにすると、前述の効果を確実に得ることができる。この場合、第2のn型半導体領域106が第1のn型半導体領域104よりも浅く形成されていると、JFETの耐圧を向上させることができる。但し、耐圧上の問題がなければ、例えば図5図2aに示す断面構成の変形例に示すように、第2のn型半導体領域106が第1のn型半導体領域104よりも深く形成されていてもよい。また、本実施形態においては、図2bに示すように、p型ソース/ドレイン領域108と第1のn型半導体領域104との間にp型チャンネル領域105を介在させたが、これに代えて、図6図2bに示す断面構成の変形例に示すように、p型ソース/ドレイン領域108の一部が第1のn型半導体領域104と接していてもよい。また、本実施形態においては、p型チャンネル領域105の深さと同程度の深さまで絶縁膜102をp型半導体基板101の表面部に埋め込んだが、これに代えて、絶縁膜102をp型チャンネル領域105よりも深く又は浅く埋め込んでもよい。また、本実施形態において、p型半導体基板101における絶縁膜102の下側に、低濃度p型半導体領域からなる分離領域103を設けたが、これに代えて、例えば、シリコン酸化膜に覆われたノンドープのポリシリコン領域からなる分離領域を設けてもよい。また、本実施形態において、例えば図3に示すように、第1のn型半導体領域104の不純物濃度と比べて、n型ゲート領域107の不純物濃度が高くてもよい。また、この場合、例えば図3に示すように、n型ゲート領域107の不純物濃度のピーク値と、第2のn型半導体領域106の不純物濃度のピーク値とが実質的に同じであってもよい。このようにすると、空乏層の広がりを確実に制御することができる。また、本実施形態において、p型半導体基板101を用いたが、これに代えて、p型半導体領域が表面上に形成された真性の半導体基板又は絶縁性基板を用いても良い。また、本実施形態においては、チャンネル領域及びソース/ドレイン領域の導電型をp型とし、ゲート領域やチャンネル領域下側及び側方の半導体領域の導電型をn型としたが、これに代えて、チャンネル領域及びソース/ドレイン領域の導電型をn型とし、ゲート領域やチャンネル領域下側及び側方の半導体領域の導電型をp型としても、本実施形態と同様の効果が得られる。また、本実施形態において、イオン注入する際の表面保護膜の有無、マスク材料の膜種及び膜厚、並びに層間絶縁膜の膜種及び膜厚等の詳細条件が特に限定されないことは言うまでもない。以下、本実施形態に係る半導体装置の製造方法について、前述の本実施形態のJFETと共にNPNバイポーラトランジスタを同一基板上に設ける場合を例として、図面を参照しながら説明する。本実施形態に係る半導体装置の製造方法は、図1及び図2a、bに示す本実施形態のJFETにおけるp型チャンネル領域105のチャンネル幅方向の両側に位置する第2のn型半導体領域106を、NPNバイポーラトランジスタのコレクタ領域と同時にn型不純物注入によって形成することを特徴としており、これによって、本実施形態のJFETをNPNバイポーラトランジスタと共に新たな追加工程無しに同時形成できるという効果を奏する。図7a~f及び図8a~fは、本実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図7a、c、e及び図8a、c、eは、JFETのチャンネル幅方向の断面構成をNPNバイポーラトランジスタの断面構成と共に示しており、図7b、d、f及び図8b、d、fは、JFETのチャンネル長方向の断面構成を示している。尚、図7a~f及び図8a~fにおいて、図1及び図2a、bに示す本実施形態の半導体装置と同じ構成要素には同じ符号を付している。本実施形態においては、まず、第1工程として、図7a及びbに示すように、例えばトレンチエッチング等の加工技術を用いて、p型半導体基板101の所定領域の表面部に絶縁膜102を埋め込むと共にp型半導体基板101における絶縁膜102の下側に分離領域103を形成する。これにより、JFET形成領域とNPNバイポーラトランジスタ形成領域とが電気的に分離される。次に、第2工程として、図7c及びdに示すように、p型半導体基板101の全面にn型不純物を、例えばドーズ量1×1012cm2、注入エネルギー300keVの条件でイオン注入した後、例えば1000°C、60分間の熱処理によって注入不純物を拡散させる。これにより、JFET形成領域のp型半導体基板101の表面部に第1のn型半導体領域104が形成されると共に、NPNバイポーラトランジスタ形成領域のp型半導体基板101の表面部にn型半導体領域114が形成される。次に、第3工程として、図7e及びfに示すように、JFET形成領域の第1のn型半導体領域104及びNPNバイポーラトランジスタ形成領域のn型半導体領域114のそれぞれの表面部に選択的にp型不純物を、例えばドーズ量2×1012cm2、注入エネルギー40keVの条件でイオン注入する。これにより、JFET形成領域の第1のn型半導体領域104の表面部にp型チャンネル領域105が形成されると共に、NPNバイポーラトランジスタ形成領域のn型半導体領域114の表面部にp型ベース領域115が形成される。次に、第4工程として、図8a及びbに示すように、JFET形成領域の第1のn型半導体領域104及びp型チャンネル領域105におけるチャンネル幅方向の両端部、並びにNPNバイポーラトランジスタ形成領域のn型半導体領域114におけるp型ベース領域115が形成されていない部分に選択的にn型不純物を、例えばドーズ量5×1015cm2、注入エネルギー80keVの条件でイオン注入する。これにより、JFET形成領域のp型チャンネル領域105におけるチャンネル幅方向の両端部に第2のn型半導体領域106がp型チャンネル領域105よりも深く形成されると共に、NPNバイポーラトランジスタ形成領域のn型半導体領域114におけるp型ベース領域115が形成されていない部分にn型コレクタ領域116が形成される。次に、第5工程として、図8c及びdに示すように、JFET形成領域のp型チャンネル領域105の表面部、並びにNPNバイポーラトランジスタ形成領域のp型ベース領域115及びn型コレクタ領域116のそれぞれの表面部に選択的にn型不純物を、例えばドーズ量4×1015cm2、注入エネルギー50keVの条件でイオン注入する。これにより、JFET形成領域のp型チャンネル領域105の表面部にn型ゲート領域107が形成されると共に、NPNバイポーラトランジスタ形成領域のp型ベース領域115及びn型コレクタ領域116のそれぞれの表面部にn型エミッタ領域117及びn型コレクタコンタクト領域127が形成される。次に、第6工程として、図8e及びfに示すように、JFET形成領域のp型チャンネル領域105の表面部におけるn型ゲート領域107のチャンネル長方向の両側、及びNPNバイポーラトランジスタ形成領域のp型ベース領域115の表面部におけるn型エミッタ領域117が形成されていない部分に選択的にp型不純物を、例えばドーズ量4×1015cm2、注入エネルギー3keVの条件でイオン注入する。これにより、JFET形成領域のp型チャンネル領域105の表面部におけるn型ゲート領域107のチャンネル長方向の両側にp型ソース/ドレイン領域108が形成されると共に、NPNバイポーラトランジスタ形成領域のp型ベース領域115の表面部におけるn型エミッタ領域117が形成されていない部分にp型ベースコンタクト領域118が形成される。以上に述べた工程によって、図1及び図2a、bに示す本実施形態のJFETと共に、p型半導体基板101上に形成されたn型半導体領域114、p型ベース領域115、n型コレクタ領域116、n型エミッタ領域117、n型コレクタコンタクト領域127及びp型ベースコンタクト領域118からなるNPNバイポーラトランジスタが形成される。このように、本実施形態の製造方法によると、本実施形態のJFETにおけるp型チャンネル領域105のチャンネル幅方向の両側に位置する高不純物濃度の第2のn型半導体領域106を、NPNバイポーラトランジスタのn型コレクタ領域116と同時に形成できるため、新たな追加工程なく、本実施形態のJFETとバイポーラトランジスタとが同一基板上に設けられた半導体装置を得ることができる。尚、本実施形態の製造方法においては、JFETのチャンネル領域及びソース/ドレイン領域並びにバイポーラトランジスタのベース領域及びベースコンタクト領域の導電型をp型とし、JFETのゲート領域やチャンネル領域下側及び側方の半導体領域並びにバイポーラトランジスタのコレクタ領域、エミッタ領域及びコレクタコンタクト領域の導電型をn型としたが、これに代えて、JFETのチャンネル領域及びソース/ドレイン領域並びにバイポーラトランジスタのベース領域及びベースコンタクト領域の導電型をn型とし、JFETのゲート領域やチャンネル領域下側及び側方の半導体領域並びにバイポーラトランジスタのコレクタ領域、エミッタ領域及びコレクタコンタクト領域の導電型をp型としても、本実施形態と同様の効果が得られる。すなわち、NPNバイポーラトランジスタに代えてPNPバイポーラトランジスタをJFETと共に設けてもよい。また、本実施形態の製造方法において、イオン注入する際の表面保護膜の有無、マスク材料の膜種及び膜厚、並びに層間絶縁膜の膜種及び膜厚等の詳細条件が特に限定されないことは言うまでもない。第2の実施形態以下、本発明の第2の実施形態に係る半導体装置について、図面を参照しながら説明する。尚、各図面において同じ構成要素には同じ符号を付している。図9は、本実施形態に係る半導体装置、具体的には、JFETを有する半導体装置の平面図であり、図10aは、図9のA-A線の断面図であり、図10bは、図9のB-B線の断面図である。図9及び図10a、bに示すように、本実施形態に係る半導体装置においては、p型半導体基板201の表面部にp型チャンネル領域206が形成されている。p型チャンネル領域206の表面部にはn型ゲート領域208が形成されている。p型チャンネル領域206の表面部におけるn型ゲート領域208のチャンネル長方向の両側にはp型ソース/ドレイン領域209が形成されている。さらに、本実施形態の特徴として、p型半導体基板201におけるp型チャンネル領域206のチャンネル幅方向の両側には、チャンネル領域206よりも高い不純物濃度を有するn型半導体領域207が形成されている。また、p型半導体基板201におけるp型チャンネル領域206の下側には、チャンネル領域206よりも高い不純物濃度を有するn型埋め込み領域202が形成されている。尚、p型半導体基板201の表面部には、p型チャンネル領域206、n型半導体領域207底部を除く、n型ゲート領域208及びp型ソース/ドレイン領域209を囲むように、絶縁膜204が埋め込まれている。また、p型半導体基板201における絶縁膜204の下側には、n型埋め込み領域202、及びn型半導体領域207の底部を囲むように、例えば低濃度p型半導体領域からなる分離領域205が設けられている。本実施形態において、p型半導体基板201は、例えば、P型シリコン基板であって、不純物濃度は4×1015cm3程度である。n型埋め込み領域202は、例えば、p型半導体基板201の表面部にn型不純物をイオン注入した後にp型半導体基板201上にシリコン層をエピタキシャル成長させることにより設けられたn型層であって、不純物濃度は2×1019cm3程度である。ここで、n型埋め込み領域202は、p型半導体基板201の内部に達する分離領域205によって島状に区画されている。p型チャンネル領域206は、例えば、n型埋め込み領域202上にエピタキシャル成長させたシリコン層エピタキシャル層にp型不純物を注入することにより設けられたp型層であって、不純物濃度は1×1018cm3程度である。n型半導体領域207は、例えば、前記エピタキシャル層を含むp型半導体基板201におけるp型チャンネル領域206のチャンネル幅方向の両側にn型不純物を注入することにより設けられたn型層であって、不純物濃度は1×1019cm3程度であり、p型チャンネル領域206よりも深く形成されている。n型ゲート領域208は、例えば、p型チャンネル領域206の表面部にn型不純物を注入することにより設けられたn型層であって、不純物濃度は1×1019cm3程度である。p型ソース/ドレイン領域209は、例えば、p型チャンネル領域206の表面部におけるn型ゲート領域208のチャンネル長方向の両側にp型不純物を注入することにより設けられたp型層であって、不純物濃度は1×1019cm3程度である。図11は、本実施形態に係る半導体装置におけるn型埋め込み領域202、n型半導体領域207、p型チャンネル領域206、及びn型ゲート領域208の深さ方向の不純物濃度分布を示している。図11に示すように、本実施形態において、n型埋め込み領域202、n型半導体領域207及びn型ゲート領域208のそれぞれの不純物濃度はいずれも、p型チャンネル領域206の不純物濃度よりも高い。以上に説明した本実施形態によると、p型チャンネル領域206よりも高い不純物濃度を有するn型半導体領域207を、p型チャンネル領域206のチャンネル幅方向の両側に別途設けていると共に、p型チャンネル領域206よりも高い不純物濃度を有するn型埋め込み領域202を、p型チャンネル領域206の下側に別途設けている。すなわち、p型チャンネル領域206の上面は、高い不純物濃度を有する反対導電型のn型ゲート領域208によって区切られ、また、p型チャンネル領域206の両側面は、高い不純物濃度を有する反対導電型のn型半導体領域207によって区切られ、さらに、p型チャンネル領域206の底面は、高い不純物濃度を有する反対導電型のn型埋め込み領域202によって区切られている。このため、p型チャンネル領域206の幅やp型チャンネル領域206側部の不純物濃度分布が、p型チャンネル領域206を上下から挟むn型埋め込み領域202及びn型ゲート領域208を形成するためのイオン注入における変動ばらつきの影響を受ける事態を回避することができる。また、p型チャンネル領域206の上下左右を、p型チャンネル領域206よりも不純物濃度の高い反対導電型の領域によって囲むことができるため、低電源電圧においてもp型チャンネル領域206の上下左右から空乏層が確実に広がる構造となるので、高精度のピンチオフ電圧制御が可能となる。さらに、p型チャンネル領域206の上下左右を不純物濃度の高い反対導電型の領域によって囲むことにより、低いゲート電圧でp型チャンネル領域206を空乏化することができるので、ピンチオフ電圧を小さくすることができる。特に、チャンネル深さが浅く且つチャンネル幅が広いJFET構造の場合、p型チャンネル領域206底面での空乏層の広がりがピンチオフ電圧のばらつきに大きな影響を及ぼすため、本実施形態の半導体装置のように、p型チャンネル領域206の両側面に加えてp型チャンネル領域206の底面にも反対導電型の高濃度不純物領域を配置する構造を用いることにより、前述の効果が顕著に発揮される。尚、本実施形態において、n型半導体領域207とp型ソース/ドレイン領域209とは離間していてもよい。このようにすると、JFETの耐圧を向上させることができる。また、n型ゲート領域208のチャンネル幅方向の寸法と比べて、p型ソース/ドレイン領域209のチャンネル幅方向の寸法が大きくてもよい。このようにすると、JFETの耐圧を向上させることができる。但し、耐圧上の問題がなければ、例えば図12図9に示す平面構成の変形例に示すように、n型半導体領域207とp型ソース/ドレイン領域209とが接していてもよいし、n型ゲート領域208のチャンネル幅方向の寸法と、p型ソース/ドレイン領域209のチャンネル幅方向の寸法とが同程度であってもよい。また、本実施形態において、n型ゲート領域208とp型ソース/ドレイン領域209とは離間していてもよい。このようにすると、n型ゲート領域208とp型ソース/ドレイン領域209との離間距離を適切に設定することにより、オン抵抗の増大を抑制しつつ耐圧を向上させることができる。この場合、n型ゲート領域208とp型ソース/ドレイン領域209との間には本実施形態のようにp型チャンネル領域206の一部が介在していてもよい。また、本実施形態において、n型半導体領域207はp型チャンネル領域206よりも深く形成されていてもよい。このようにすると、前述の効果を確実に得ることができる。この場合、n型半導体領域207がn型埋め込み領域202よりも浅く形成されていると、JFETの耐圧を向上させることができる。但し、耐圧上の問題がなければ、例えば図13図10aに示す断面構成の変形例に示すように、n型半導体領域207がn型埋め込み領域202よりも深く形成されていてもよい。また、本実施形態においては、図10bに示すように、p型ソース/ドレイン領域209とn型埋め込み領域202との間にp型チャンネル領域206を介在させたが、これに代えて、図14図10bに示す断面構成の変形例に示すように、p型ソース/ドレイン領域209の一部がn型埋め込み領域202と接していてもよい。また、本実施形態において、p型チャンネル領域206下側のn型埋め込み領域202を、シリコン層のエピタキシャル成長を用いて形成したが、これに代えて、選択的なイオン注入を用いて、p型チャンネル領域206よりも不純物濃度の高い反対導電型のn型埋め込み領域202を形成してもよい。また、本実施形態においては、p型チャンネル領域206の深さと同程度の深さまで絶縁膜204をp型半導体基板201の表面部正確にはp型半導体基板201上にエピタキシャル成長させたシリコン層に埋め込んだが、これに代えて、絶縁膜204をp型チャンネル領域206よりも深く又は浅く埋め込んでもよい。また、本実施形態において、p型半導体基板201における絶縁膜204の下側に、低濃度p型半導体領域からなる分離領域205を設けたが、これに代えて、例えば、シリコン酸化膜に覆われたノンドープのポリシリコン領域からなる分離領域を設けてもよい。また、本実施形態において、例えば図11に示すように、p型チャンネル領域206の不純物濃度と比べて、n型ゲート領域208の不純物濃度が高くてもよい。このようにすると、前述の効果を確実に得ることができる。また、この場合、例えば図11に示すように、n型半導体領域207の不純物濃度と比べて、n型ゲート領域208の不純物濃度が高くてもよい。或いは、n型ゲート領域208の不純物濃度のピーク値と、n型半導体領域207の不純物濃度のピーク値とが実質的に同じであってもよい。このようにすると、空乏層の広がりを確実に制御することができる。また、本実施形態において、p型半導体基板201を用いたが、これに代えて、p型半導体領域が表面上に形成された真性の半導体基板又は絶縁性基板を用いても良い。また、本実施形態においては、チャンネル領域及びソース/ドレイン領域の導電型をp型とし、ゲート領域やチャンネル領域下側及び側方の半導体領域の導電型をn型としたが、これに代えて、チャンネル領域及びソース/ドレイン領域の導電型をn型とし、ゲート領域やチャンネル領域下側及び側方の半導体領域の導電型をp型としても、本実施形態と同様の効果が得られる。また、本実施形態において、イオン注入する際の表面保護膜の有無、マスク材料の膜種及び膜厚、並びに層間絶縁膜の膜種及び膜厚等の詳細条件が特に限定されないことは言うまでもない。以下、本実施形態に係る半導体装置の製造方法について、前述の本実施形態のJFETと共にNPNバイポーラトランジスタを同一基板上に設ける場合を例として、図面を参照しながら説明する。本実施形態に係る半導体装置の製造方法は、図9及び図10a、bに示す本実施形態のJFETにおけるp型チャンネル領域206のチャンネル幅方向の両側に位置するn型半導体領域207を、NPNバイポーラトランジスタのコレクタ領域と同時にn型不純物注入によって形成すること、及び、前記JFETにおけるp型チャンネル領域206の下側に位置するn型埋め込み領域202を、NPNバイポーラトランジスタの埋め込み領域と同時にシリコン層のエピタキシャル成長を用いて形成することを特徴としており、これによって、本実施形態のJFETをNPNバイポーラトランジスタと共に新たな追加工程無しに同時形成できるという効果を奏する。図15a~f、図16a~f及び図17a、bは、本実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図15a、c、e、図16a、c、e及び図17aは、JFETのチャンネル幅方向の断面構成をNPNバイポーラトランジスタの断面構成と共に示しており、図15b、d、f、図16b、d、f及び図17は、JFETのチャンネル長方向の断面構成を示している。尚、図15a~f、図16a~f及び図17a、bにおいて、図9及び図10a、bに示す本実施形態の半導体装置と同じ構成要素には同じ符号を付している。本実施形態においては、まず、第1工程として、図15a及びbに示すように、p型半導体基板201におけるJFET形成領域及びNPNバイポーラトランジスタ形成領域のそれぞれにn型不純物を、例えばドーズ量5×1015cm2、注入エネルギー30keVの条件で選択的にイオン注入することにより、n型埋め込み領域202及びn型埋め込み領域212を形成する。次に、第2工程として、図15c及びdに示すように、p型半導体基板201上において、例えば1100°C程度の温度でn型シリコン層をエピタキシャル成長させることにより、JFET形成領域のp型半導体基板201の表面部にn型エピタキシャル層203を形成すると共に、NPNバイポーラトランジスタ形成領域のp型半導体基板201の表面部にn型エピタキシャル層213を形成する。ここで、n型エピタキシャル層203及びn型エピタキシャル層213のそれぞれの厚さは例えば0.4μm程度である。また、n型エピタキシャル層203及びn型エピタキシャル層213の形成時に、JFET形成領域のn型埋め込み領域202及びNPNバイポーラトランジスタ形成領域のn型埋め込み領域212のそれぞれもn型エピタキシャル層203及びn型エピタキシャル層213内で例えば厚さ0.1μm程度成長し、その結果、n型埋め込み領域202及びn型埋め込み領域212のそれぞれの厚さは例えば0.5μm程度となる。次に、第3工程として、図15e及びfに示すように、例えばトレンチエッチング等の加工技術を用いて、p型半導体基板201の所定領域の表面部に絶縁膜204を埋め込むと共にp型半導体基板201における絶縁膜204の下側に分離領域205を形成する。これにより、JFET形成領域とNPNバイポーラトランジスタ形成領域とが電気的に分離される。次に、第4工程として、図16a及びbに示すように、JFET形成領域のn型エピタキシャル層203及びNPNバイポーラトランジスタ形成領域のn型エピタキシャル層213のそれぞれの表面部に選択的にp型不純物を、例えばドーズ量2×1012cm2、注入エネルギー40keVの条件でイオン注入する。これにより、JFET形成領域のn型エピタキシャル層203にp型チャンネル領域206がn型埋め込み領域202に達するように形成されると共に、NPNバイポーラトランジスタ形成領域のn型エピタキシャル層213にp型ベース領域216がn型埋め込み領域212に達するように形成される。ここで、p型チャンネル領域206及びp型ベース領域216のそれぞれの厚さは例えば0.3μm程度である。次に、第5工程として、図16c及びdに示すように、JFET形成領域のp型チャンネル領域206を含むn型エピタキシャル層203におけるチャンネル幅方向の両端部、並びにNPNバイポーラトランジスタ形成領域のn型エピタキシャル層213におけるp型ベース領域216が形成されていない部分に選択的にn型不純物を、例えばドーズ量5×1015cm2、注入エネルギー80keVの条件でイオン注入する。これにより、JFET形成領域のp型チャンネル領域206におけるチャンネル幅方向の両端部にn型半導体領域207がp型チャンネル領域206よりも深く形成されると共に、NPNバイポーラトランジスタ形成領域のn型エピタキシャル層213におけるp型ベース領域216が形成されていない部分にn型コレクタ領域217が形成される。ここで、n型半導体領域207及びn型コレクタ領域217はそれぞれ、n型エピタキシャル層203及びn型エピタキシャル層213よりも例えば0.4μm程度深く形成される。次に、第6工程として、図16e及びfに示すように、JFET形成領域のp型チャンネル領域206の表面部、並びにNPNバイポーラトランジスタ形成領域のp型ベース領域216及びn型コレクタ領域217のそれぞれの表面部に選択的にn型不純物を、例えばドーズ量4×1015cm2、注入エネルギー50keVの条件でイオン注入する。これにより、JFET形成領域のp型チャンネル領域206の表面部にn型ゲート領域208が形成されると共に、NPNバイポーラトランジスタ形成領域のp型ベース領域216及びn型コレクタ領域217のそれぞれの表面部にn型エミッタ領域218及びn型コレクタコンタクト領域228が形成される。ここで、n型ゲート領域208、n型エミッタ領域218及びn型コレクタコンタクト領域228のそれぞれの厚さは例えば0.15μm程度である。次に、第7工程として、図17a及びbに示すように、JFET形成領域のp型チャンネル領域206の表面部におけるn型ゲート領域208のチャンネル長方向の両側、及びNPNバイポーラトランジスタ形成領域のp型ベース領域216の表面部におけるn型エミッタ領域218が形成されていない部分に選択的にp型不純物を、例えばドーズ量4×1015cm2、注入エネルギー3keVの条件でイオン注入する。これにより、JFET形成領域のp型チャンネル領域206の表面部におけるn型ゲート領域208のチャンネル長方向の両側にp型ソース/ドレイン領域209が形成されると共に、NPNバイポーラトランジスタ形成領域のp型ベース領域216の表面部におけるn型エミッタ領域218が形成されていない部分にp型ベースコンタクト領域219が形成される。ここで、p型ソース/ドレイン領域209及びp型ベースコンタクト領域219のそれぞれの厚さは例えば0.2μm程度である。以上に述べた工程によって、図9及び図10a、bに示す本実施形態のJFETと共に、p型半導体基板201上に形成されたn型埋め込み領域212、p型ベース領域216、n型コレクタ領域217、n型エミッタ領域218、n型コレクタコンタクト領域228及びp型ベースコンタクト領域219からなるNPNバイポーラトランジスタが形成される。このように、本実施形態の製造方法によると、本実施形態のJFETにおけるp型チャンネル領域206のチャンネル幅方向の両側に位置する高不純物濃度のn型半導体領域207を、NPNバイポーラトランジスタのn型コレクタ領域216と同時に形成できると共に、本実施形態のJFETにおけるp型チャンネル領域206の下側に位置するn型埋め込み領域202を、NPNバイポーラトランジスタの埋め込み領域212と同時に形成できるため、新たな追加工程なく、本実施形態のJFETとバイポーラトランジスタとが同一基板上に設けられた半導体装置を得ることができる。尚、本実施形態の製造方法においては、シリコン層のエピタキシャル成長を用いて、JFETのn型埋め込み領域202及びNPNバイポーラトランジスタのn型埋め込み領域212を形成したが、これに代えて、選択的なイオン注入を用いて、JFETのn型埋め込み領域202及びNPNバイポーラトランジスタのn型埋め込み領域212を形成してもよい。また、本実施形態の製造方法においては、JFETのチャンネル領域及びソース/ドレイン領域並びにバイポーラトランジスタのベース領域及びベースコンタクト領域の導電型をp型とし、JFETのゲート領域やチャンネル領域下側及び側方の半導体領域並びにバイポーラトランジスタのコレクタ領域、エミッタ領域及びコレクタコンタクト領域の導電型をn型としたが、これに代えて、JFETのチャンネル領域及びソース/ドレイン領域並びにバイポーラトランジスタのベース領域及びベースコンタクト領域の導電型をn型とし、JFETのゲート領域やチャンネル領域下側及び側方の半導体領域並びにバイポーラトランジスタのコレクタ領域、エミッタ領域及びコレクタコンタクト領域の導電型をp型としても、本実施形態と同様の効果が得られる。すなわち、NPNバイポーラトランジスタに代えてPNPバイポーラトランジスタをJFETと共に設けてもよい。また、本実施形態の製造方法において、イオン注入する際の表面保護膜の有無、マスク材料の膜種及び膜厚、並びに層間絶縁膜の膜種及び膜厚等の詳細条件が特に限定されないことは言うまでもない。