ゲートとフィールドプレートとを有するトランジスタを制御する制御回路であって、前記トランジスタを駆動するタイミングを検出する検出回路と、前記駆動するタイミングに応答して、前記ゲートを駆動する第1の駆動タイミングと、前記フィールドプレートを駆動する第2の駆動タイミングとを制御するタイミング制御回路と、前記第1の駆動タイミングに応答して前記ゲートを駆動し、前記第2の駆動タイミングに応答して前記フィールドプレートを駆動する駆動回路とを有することを特徴とするトランジスタの制御回路。前記検出回路は、前記駆動するタイミングとして、前記トランジスタを導通させるタイミングを検出し、前記タイミング制御回路は、前記導通させるタイミングに応答して、前記第1の駆動タイミングおよび前記第1の駆動タイミングより遅い前記第2の駆動タイミングを生成することを特徴とする請求項1に記載のトランジスタの制御回路。前記検出回路は、更に前記トランジスタの駆動を終了させるタイミングを生成し、前記タイミング制御回路は、更に前記終了させるタイミングに応答して、前記ゲートの駆動を終了させる第1の終了タイミングと、前記フィールドプレートの駆動を終了させる第2の終了タイミングとを制御し、前記駆動回路は、前記第1の終了タイミングに応答して前記ゲートの駆動を終了し、前記第2の終了タイミングに応答して前記フィールドプレートの駆動を終了することを特徴とする請求項1または2に記載のトランジスタの制御回路。前記検出回路は、前記終了させるタイミングとして、前記トランジスタを非導通にさせるタイミングを生成し、前記タイミング制御回路は、前記非導通にさせるタイミングに応答して、前記第2の終了タイミングおよび前記第2の終了タイミングより遅い前記第1の終了タイミングを生成することを特徴とする請求項3に記載のトランジスタの制御回路。前記駆動回路は、前記ゲートの駆動電圧より高い電圧で、前記フィールドプレートを駆動することを特徴とする請求項1乃至4の何れか1項に記載のトランジスタの制御回路。前記トランジスタは、高移動度化合物半導体トランジスタであることを特徴とする請求項1乃至5の何れか1項に記載のトランジスタの制御回路。ゲートとフィールドプレートとを有するトランジスタと、前記トランジスタを駆動するタイミングを検出する検出回路と、前記駆動するタイミングに応答して、前記ゲートを駆動する第1の駆動タイミングと、前記フィールドプレートを駆動する第2の駆動タイミングとを制御するタイミング制御回路と、前記第1の駆動タイミングに応答して前記ゲートを駆動し、前記第2の駆動タイミングに応答して前記フィールドプレートを駆動する駆動回路とを有することを特徴とするトランジスタの制御システム。ゲートとフィールドプレートとを有するトランジスタを制御する方法であって、前記フィールドプレートと前記ゲートを別々のタイミングで駆動することを特徴とするトランジスタの制御方法。前記ゲートの駆動開始後に、前記フィールドプレーの駆動を開始することを特徴とする請求項8に記載のトランジスタの制御方法。前記フィールドプレーの駆動終了後に、前記ゲートの駆動を終了することを特徴とする請求項8または9に記載のトランジスタの制御方法。GaN-FP―HEMTとしては、FPをソースに接続したHEMTとFPをゲートに接続したHEMTが提案されている。ソースにFPを接続すると常にFPにソース電位が印加されるため、オン抵抗が高くなる。このためソースにFPを接続したGaN-HEMTの消費電力は大きい。一方、ゲートにFPを接続するとゲート容量とFP容量が一緒に駆動されるので、ゲートにFPを接続したGaN-HEMTのスイッチング速度は遅くなる。本装置の一観点によれば、ゲートとフィールドプレートとを有するトランジスタを制御する制御回路であって、前記トランジスタを駆動するタイミングを検出する検出回路と、前記駆動するタイミングに応答して前記ゲートを駆動する第1の駆動タイミングと前記フィールドプレートを駆動する第2の駆動タイミングとを制御するタイミング制御回路と、前記第1の駆動タイミングに応答して前記ゲートを駆動し前記第2の駆動タイミングに応答して前記フィールドプレートを駆動する駆動回路とを有することを特徴とするトランジスタの制御回路が提供される。本装置によれば、ゲートとフィールドプレートとを有するトランジスタのスイッチング速度を速くすることができる。以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一符号を付し、その説明を省略する。実施の形態11構造図1は、本実施の形態の制御装置2の構成図である。図1には、制御装置2とともに、制御装置2が制御するトランジスタ4およびトランジスタ4の負荷インダクタ6が示されている。負荷インダクタ6は、例えば電源システムに含まれる素子である。図2は、トランジスタ4の断面図である。図2に示すように、トランジスタ4は、Si基板8の上に形成されたGaN-HEMTである。このGaN-HEMTは、AlGaN/GaNヘテロ構造12と、ソース電極以下、ソースと呼ぶ14と、ドレイン電極以下、ドレインと呼ぶ16と、ゲート18と、FP20とを有している。AlGaN/GaNヘテロ構造12は、アンドープGaN層22とAlGaN障壁層24とを有している。AlGaN障壁層24とGaN22と間に発生する格子歪により、ピエゾ分極が発生する。このピエゾ分極と自発分極により、AlGaN障壁層24とGaN22の界面には二次元電子ガスが生成される。このためAlGaN障壁層24にn型不純物をドーピングしなくても、AlGaN/GaNヘテロ構造12には二次電子ガスが生成される。AlGaN/GaNヘテロ構造12の表面には、SiN等の第1の絶縁膜26が設けられている。この第1の絶縁膜26の上に、ゲート18が設けられている。更に、第1の絶縁膜26の上に、SiO2膜等の第2の絶縁膜28が設けられている。この第2の絶縁膜28の上に、FP20が設けられている。このゲート18およびFP20を挟むように、ソース14およびドレイン16が設けられている。ゲート18およびその近傍のヘテロ構造12絶縁膜2628を含むは、HEMTトランジスタとして動作する。また、FP20およびその近傍のヘテロ構造12絶縁膜2628を含むも、HEMTトランジスタとして動作する。従って、トランジスタ4の等価回路は、図1に示すように、ゲート18に対応するトランジスタ30以下、GaN-HEMTと呼ぶとFP20に対応するトランジスタ32以下、FPトランジスタと呼ぶの直列回路である。ここでGaN-HEMT30の閾値は、例えば1~3V程度である。一方、FPトランジスタ32の閾値は、例えば-40V程度である。すなわち本実施の形態のトランジスタ4は、図2に示すように、正の閾値電圧を有する第1のトランジスタ領域34と、第1のトランジスタ領域34に直列に接続され負の閾値電圧を有する第2のトランジスタ領域36とを有している。GaN-HEMT30のソースドレイン間の耐圧以下、耐圧と呼ぶは、例えば100V程度であり、FPトランジスタ32の耐圧は定電圧源VDDの電圧例えば、380Vより十分に高い。GaN-HEMT30およびFP-トランジスタ32の特性閾値、耐圧の違いは、ゲート18の下側の絶縁膜26の厚さとFP20の下側の絶縁膜2628の厚さの違いによるものである。トランジスタ4のソース14は、図1に示すように接地される。一方、トランジスタ4のドレインは、負荷インダクタ6の一端に接続される。負荷インダクタ6の他端は、例えば定電圧源VDDに接続される。GaNHEMT30およびFPトランジスタ32には、制御回路2の出力が供給される。尚、負荷インダクタ6の上記一端は、例えば電源システムに含まれるダイオードに接続される。制御装置2は、図1に示すように、検出回路38と、タイミング制御回路40と、駆動回路42とを有している。検出回路38は、電源システム図示せずで生成される電源電圧を測定し、トランジスタ4を駆動するタイミングを検出する。この結果からPWM信号を生成し、トランジスタ4のONOFFを制御し、目的の電圧を得る。タイミング制御回路40は、トランジスタ4を駆動するタイミングに応答して、ゲート18を駆動する第1の駆動タイミングと、FP20を駆動する第2の駆動タイミングとを制御する。この第2の駆動タイミングは、第1の駆動タイミングとは異なる時刻に発生するタイミングである。駆動回路42は、第1の駆動タイミングに応答してゲート18を駆動し、第2の駆動タイミングに応答してFP20を駆動する。更に、検出回路38は、トランジスタ4の駆動を終了させる終了タイミングを生成する。タイミング制御回路40は、このトランジスタ4の駆動を終了させるタイミングに応答して、ゲート18の駆動を終了させる第1の終了タイミングと、FP20の駆動を終了させる第2の終了タイミングとを制御する。この第2の終了タイミングは、第1の終了タイミングとは異なる時刻に発生するタイミングである。駆動回路42は、この第1の終了タイミングに応答してゲート18の駆動を終了させ、第2の終了タイミングに応答してFP20の駆動を終了させる。2動作図3は、制御回路2の動作の一例を説明するタイムチャートである。横軸は、時間である。縦軸は、電圧である。検出回路38は外部信号を監視し、トランジスタ4を駆動するタイミングを検出する。検出回路38は、検出したタイミングに応答してタイミング生成パルスを生成する。例えば、検出回路38は、外部信号の電圧が基準電圧より低くなるタイミングを検出し、検出したタイミングに応答してPWMPulseWidthModulationパルスを生成する。図3に示すように、タイミング制御回路40は、PWMパルスの立ち上りタイミングT0に応答して、FP制御パルスFCと、ゲート制御パルスGCを生成する。尚、パルスの立ち上がりタイミングとは、パルスの立ち上がりエッジ内の所定の時刻例えば、ピーク値の90までパルスが立ち上がった時刻のことである。駆動回路42は、ゲート制御パルスGCの立ち上りタイミングT1に応答して、ゲート駆動パルスG2を生成する。ゲート18は、このゲート駆動パルスG2により駆動される。また、駆動回路42は、FP制御パルスFCの立ち上りタイミングT2に応答して、FP駆動パルスG1を生成する。FP20は、このFP駆動パルスG1により駆動される。これら一連の動作により、トランジスタ4は導通する。また、タイミング制御回路40は、PWMパルスの立下りタイミングT3に応答して、ゲート制御パルスGCとFP制御パルスFCを終了させる。駆動回路42は、FP制御パルスFCの立ち下がりタイミングTM4に応答して、FP駆動パルスG1を終了させる。また、駆動回路42は、ゲート制御パルスGCの立ち下がりタイミングT5に応答して、ゲート駆動パルスG2を終了させる。これら一連の動作により、トランジスタ4は非導通になる。ここで、パルスの立下りタイミングとは、パルスの立下りエッジ内の所定の時刻例えば、ピーク値の10まで、パルスが立ち下がった時刻である。このような制御装置2の動作は、タイミングの連鎖という観点で説明することができる。検出回路38は、例えば、外部信号の電圧が基準電圧以下になるタイミングを検出する。検出回路38は、この検出したタイミングに応答して、PWMパルスの立ち上りタイミングT0を生成する。タイミング制御回路40は、この立ち上りタイミングT0に応答して、ゲート制御パルスGCの立ち上りタイミングT1第1の駆動タイミングおよびFP制御パルスFCの立ち上りタイミングT2第2の駆動タイミングを生成する。駆動回路42は、ゲート制御パルスGCの立ち上がりタイミングT1に応答してゲート駆動パルスG2を生成し、ゲート18を駆動する。また、駆動回路42は、FP制御パルスFCの立ち上がりタイミングT2に応答してFP駆動パルスG1を生成し、FP20を駆動する。これにより、トランジスタ4は導通する。尚、FP制御パルスFCの立ち上がりタイミングT2は、ゲート制御パルスGCの立ち上がりタイミングT1より遅く発生するタイミングである。以上のように、検出回路38が検出するタイミングから始まるタイミングの連鎖により、トランジスタ4は駆動される。従って、検出回路38が検出するタイミングは、トランジスタを駆動するタイミングである。また、検出回路38が検出するタイミングは、トランジスタを導通させるタイミングである。また、検出回路40は、例えば外部信号の電圧と基準電圧の差分に応じて、PWMパルスの幅を調整する。すなわち、検出回路40は、PWMパルスの立ち下がりタイミングT3を生成する。タイミング制御回路40は、この立ち下がりタイミングT3に応答して、FP制御パルスFCの立ち下がりタイミングT4第2の終了タイミングおよびゲート制御パルスGCの立ち下がりタイミングT5第1の終了タイミングを生成する。駆動回路42は、FP制御パルスFCの立ち下がりタイミングT4に応答して、FP駆動パルスG1を終わらせる。すなわち駆動回路42は、FP20の駆動を終了する。また、駆動回路42は、ゲート制御パルスGCのタイミングT5に応答して、ゲート駆動パルスG2を終わらせる。すなわち駆動回路42は、ゲート18の駆動を終了する。これにより、トランジスタ4は非道通になる。尚、ゲート制御パルスGCの立ち下がりタイミングT5は、FP制御パルスFCの立ち下がりタイミングT4より遅く発生するタイミングである。以上のように、PWMパルスの立下りタイミングT3から始まるタイミングの連鎖により、トランジスタ4の駆動は終了する。従って、PWMパルスの立下りタイミングT3は、トランジスタ4の駆動を終了させるタイミングである。また、PWMパルスの立下りタイミングT3は、トランジスタ4を非導通にさせるタイミングである。図4は、トランジスタ4の動作の一例を説明する図である。横軸は時間である。縦軸は電圧である。図4には、トランジスタ4のドレイン電位の時間変化Vdと、ノードN1における電位の時間変化Vn1が示されている。ノードN1は、図1に示すように、GaN-HEMT30とFPトランジスタ32の間のノードである。また、図4には、FP20に供給されるFP駆動パルスG1と、ゲート18に供給されるゲート駆動パルスG2も示されている。図4に示す例では、負荷インダクタ6に供給される電圧VDDは380Vである。トランジスタ4の動作は、4つの期間に分けて説明することができる。第1の期間46は、ゲート駆動パルスG2およびFP駆動パルスG1が供給される前の期間である。第1の期間46のゲート電位およびFPの電位以下、FP電位と呼ぶは、例えば0Vソース14の電位である。GaN-HEMT30は、ゲート電位が閾値1~3V以下なので、導通していない。このため、FPトランジスタ32の閾値の絶対値より僅かに高い電圧までノードN1の電位が上昇して、FPトランジスタ32は非導通になる。例えば、FPトランジスタ32の閾値が-40Vの場合、ノードN1の電位は40Vより僅かに高くなり、FPトランジスタ32は非導通になる。このようにノードN1の電位が入力電源の電圧例えば、380Vより低くなるので、GaN―HEMT30は絶縁破壊を起こさない。第2の期間48は、ゲート駆動パルスG2の供給が開始する期間である。第2の期間48に、ゲート電位は、例えば0Vから10Vに上昇する。一方、FP電位は、例えば0Vのままである。ゲート電位の上昇に応答して、まずGaN-HEMT30が導通する。このためノードN1の電位Vn1が略0Vに低下し、ノードN1に対するFP20の電圧が、例えば-40Vから0Vに上昇する。その結果、FPトランジスタ32も導通し、ドレイン電位Vdも低下する。但し、FPトランジスタ32のオン抵抗が十分に低下しないので、ドレイン電位Vdは0V近傍までは低下しない。第3の期間50は、FP20にFP駆動パルスG1が供給される期間である。FP電位は、例えば0Vから50Vに上昇する。一方、第3の期間50の間、ゲート電位は、例えば10Vのままである。このように第3の期間50の間、FP20は、ゲート18の駆動電圧より高い電圧で駆動される。従って、FPトランジスタ32のオン抵抗は、第2の期間48より十分低くなる。その結果、ドレイン電位Vdは略0Vになり、トランジスタ4の消費電力は小さくなる。第4の期間52は、ゲート駆動パルスG2に先行して、FP駆動パルスG1の供給が終了する期間である。第4の期間52のゲート電位は、例えば10Vである。FP電位は、例えば50Vから0Vソース14の電位に減少する。FP電位の減少に応答して、FPトランジスタ32のオン抵抗が増加する。しかし、ゲート電位がGaN―HEMTの閾値以上に保たれているので、GaN-HEMT30およびFPトランジスタ32は導通している。第5の期間54は、ゲート駆動パルスG2の供給が終了する期間である。第5の期間54のゲート電位は、例えば10Vから0Vに減少する。FP電位は、例えば0Vソース14の電位のままである。ゲート電位の減少に応答して、まずGaN-HEMT30が非導通になる。このためノードN1の電位Vn1が上昇し、ノードN1に対するFP20の電圧がFP20の閾値以下になる。その結果、FPトランジスタ32も非導通になる。図4に示すように、本実施の形態では、FP20とゲート18は別々のタイミングで駆動される。従って、駆動回路42の負担は軽減される。このため、トランジスタ4のスイッチング速度が高速化する。因みに、FP20の容量値は、例えば数100pFに及ぶ大きな値である。また、本実施の形態では、ゲート18の駆動開始後に、FP20の駆動が開始する。このためGaN-HEMT30が非導通状態から導通状態に遷移する際第2の期間48に、FP駆動パルスG1に引っ張られて、ノードN1の電位Vn1が上昇することはない。従って、ノード電位Vn1によって二次元電子が過度に加速されて、AlGaN障壁層24や絶縁膜26に注入されることもない。このため二次元電子がAlGaN障壁層24や絶縁膜26にトラップされて、GaN-HEMT30の閾値を変動させることはない。GaN-HEMT30が導通状態から非導通状態になる際第5の期間54の先頭部分にも、GaN-HEMT30を流れる二次元電子は、ノードN1の電位Vn1により加速される。本実施の形態では、FP20の駆動終了後にゲート18の駆動が終了するので、GaN-HEMT30が導通状態から非導通状態になる際にFP20の電位に引っ張られて、ノードN1の電位Vn1が過度に上昇することはない。従って、この場合にも、二次元電子がAlGaN障壁層24や絶縁膜26にトラップされて、GaN-HEMT30の閾値を変動させることはない。尚、第3の期間50の間、GaN-HEMT30には電流が常に流れる。しかし、ノードN1の電位Vn1は高々数Vなので、二次元電子がGaN障壁層24や絶縁膜26にトラップされることはない。図5は、FP20がGaN-HEMT30のソースに接続されたトランジスタの等価回路である。このトランジスタでは、GaN-HEMT30が導通しても、FP20の電位は0Vソース14の電位のままである。従って、FPトランジスタ32のオン抵抗が十分に低くならず、トランジスタの消費電力が高くなる。一方、本実施の形態では、FPトランジスタ32のオン抵抗が小さくなるので、このような問題は起きない。図6は、FP20がゲート18に接続されたトランジスタの等価回路である。このトランジスタでは、ゲート18とFP20が同時に駆動される。このため駆動回路42の負担が大きく、トランジスタのスイッチング速度の高速化は困難である。また、ゲート18と同じ駆動電圧がFP20にも供給されるので、GaN-HEMT30が導通する際、GaN-HEMT30のドレイン電位ノードN1の電位がFP電位=ゲート電位に引っ張られて上昇する。このため過度に加速された二次元電子がゲート直下の絶縁膜等にトラップされて、GaN-HEMT30の閾値を変動させる。一方、本実施の形態では、ゲート18の駆動開始後にFP20を駆動するので、このような問題は起きない。また、GaN-HEMT30が非導通になる際にも、二次元電子がゲート直下の絶縁膜等にトラップされて、GaN-HEMT30の閾値を変動させる。一方、本実施の形態では、FP30の駆動終了後にゲートの駆動を終了するので、このような問題は起きない。―検出回路―図7は、検出回路38の構成図の一例である。図7に示すように、検出回路38は、アナログデジタル変換回路54と論理回路56を有している。論理回路56は、例えばFPGAFieldProgrammableGateArrayである。論理回路56の代わりに、CPUCentralProcessingUnitと、論理回路56の機能をCPUCentralProcessingUnitに実現させるためのプログラムが記録されたメモリを設けてもよい。このメモリは、CPUが行う演算処理にも用いられる。アナログデジタル変換回路54は、外部端子55に供給される外部信号をアナログデジタル変換し、得られた外部信号のデータを論理回路56に供給する。論理回路56は、得られた外部信号のデータ例えば、外部信号の電圧に基づいて、タイミング生成パルス例えば、PWMパルスを生成する。生成されたタイミング生成パルスは、出力端子57を介して、タイミング制御回路40に供給される。―タイミング制御回路―図8は、タイミング制御回路40の構成図の一例である。図9は、図8のタイミング制御回路の動作を説明するタイムチャートである。図8に示すように、このタイミング制御回路は、例えば遅延回路58、ANDゲート60、およびORゲート62を有している。図9に示すように、タイミング生成パルス図9ではPWMパルスが入力端子64に供給されると、ORゲート62は、タイミング生成パルスの立ち上がりタイミングT0に応答してゲート制御パルスGCを生成する。生成されたゲート制御パルスGCは、第2の出力端子65bを介して、次段の駆動回路42に供給される。遅延回路58は、タイミング生成パルスの立ち上がりタイミングT0に応答して、遅延パルスD1を生成する。遅延時間は、例えば100ns程度である。この遅延パルスD1の立ち上がりタイミングT10に応答して、ANDゲート60はFP制御パルスFCを生成する。生成されたFP制御パルスFCは、第1の出力端子65aを介して、次段の駆動回路42に供給される。その後タイミング生成パルスが立ち下がると、その立下りタイミングT3に応答して、ANDゲート60はFP制御パルスFCを終了させる。遅延回路58は、タイミング生成パルスの立下りタイミングT3に応答して、遅延パルスD1を終了させる。この遅延パルスD1の立下りタイミングT12に応答して、ORゲート62は、ゲート制御パルスGCを終了させる。図10は、タイミング制御回路40の別の例を示す構成図ある。図11は、図10のタイミング制御回路の動作を説明するタイムチャートである。図10に示すように、このタイミング制御回路は、例えば第1の遅延回路58a、第2の遅延回路58b、ANDゲート60、およびORゲート62を有している。ここで、第1の遅延回路58aの入力端子66aには、ゲート駆動パルスG2が供給される。一方、第2の遅延回路58bの入力端子66bには、FP駆動パルスG1が供給される。図11に示すように、タイミング生成パルス図11ではPWMパルスが入力端子64に供給されると、ORゲート62は、タイミング生成パルスの立ち上がりタイミングT0に応答してゲート制御パルスGCを生成する。生成されたゲート制御パルスGCは、第2の出力端子65bを介して、次段の駆動回路42に供給される。このゲート制御パルスGCの立ち上りタイミングに応答して、次段の駆動回路42は、ゲート駆動パルスG2を生成する。このゲート駆動パルスG2の立ち上がりタイミングT20に応答して、第1の遅延回路58aは、第1の遅延パルスD1を生成する。この第1の遅延パルスD1の立ち上がりタイミングT22に応答して、ANDゲート60は、FP制御パルスFCを生成する。生成されたFP制御パルスFCは、第1の出力端子65aを介して、次段の駆動回路42に供給される。このFP制御パルスFCの立ち上がりタイミングに応答して、次段の駆動回路42はFP駆動パルスG1を生成する。第2の遅延回路58bは、FP駆動パルスG1の立ち上がりタイミングT24に応答して、第2の遅延パルスD2を生成する。その後タイミング生成パルスPWMパルスが立ち下がると、その立下りタイミングT3に応答して、ANDゲート60はFP制御パルスFCを終了させる。このFP制御パルスFCの立下りタイミングT4に応答して、次段の駆動回路42はFP駆動パルスG1を終了させる。このFP駆動パルスG1の終了タイミングT26に応答して、第2の遅延回路58bは、第2の遅延パルスD2を終了させる。この第2の遅延パルスD2の終了タイミングT28に応答して、ORゲート62はゲート駆動パルスGCを終了させる。このゲート駆動パルスGCの終了タイミング30に応答して、次段の駆動回路42はゲート駆動パルスG2を終了させる。―駆動回路―図12は、駆動回路42の構成図の一例である。この駆動回路は、図12に示すように、第1のレベル変換駆動回路68a、FP電源70a、第2のレベル変換駆動回路68b、およびゲート電源70bを有している。第1のレベル変換駆動回路68aに接続された第1の入力端子72aには、FP制御パルスFCが供給される。FP制御パルスFCが供給されると、第1のレベル変換駆動回路68aは、FP制御パルスFCをFP駆動パルスG1に変換する。FP駆動パルスG1のピーク値は、第1のレベル変換駆動回路68aにFP電源70aが供給する電圧VFP例えば、50Vである。FP駆動パルスG1は、第1の出力端子73aを介して、トランジスタ4のFP20に供給される。第2のレベル変換駆動回路68bに接続された第2の入力端子72bには、ゲート制御パルスGCが供給される。ゲート制御パルスGCが供給されると、第2のレベル変換駆動回路68bは、ゲート制御パルスGCをゲート駆動パルスG2に変換する。ゲート駆動パルスG2のピーク値は、第2のレベル変換駆動回路68bにゲート電源70bが供給する電圧VG例えば、10Vである。このゲート駆動パルスG2は、第2の出力端子73bを介して、トランジスタ4のゲート18に供給される。実施の形態2図13は、本実施の形態の制御システム74を有するPFCPowerFactorControl回路76の構成図である。図13に示すように、本実施の形態のPFC回路76は、制御システム74と、励磁回路78と、帰還回路80を有している。制御システム74は、制御回路2とトランジスタ4とを有している。制御回路2およびトランジスタ4は、実施の形態1で説明したものである。励磁回路78は、インダクタ82、ダイオード84、およびキャパシタ86を有している。帰還回路80は、第1の抵抗R1と第2の抵抗R2を有している。励磁回路78の入力端子Vinには、入力電源が接続される。入力電源としては、定電圧源、交流電源、整流電圧を生成する整流電源などを用いることができる。入力電源の電圧は、例えば100Vである。励磁回路78は、キャパシタ86を充電する。PFC回路76は、充電されたキャパシタ86の両端に発生する電圧以下、出力電圧と呼ぶを出力する。帰還回路80はこの出力電圧を分圧して、制御装置2の検出回路38に帰還する。検出回路38は帰還される電圧と、目標電圧例えば、380Vに対応する電圧例えば、380V×R2/R1R2を比較する。帰還される電圧が目標電圧に対応する電圧より低い場合、検出回路38は、タイミング生成パルス例えば、PWMパルスを生成する。PWMパルスの幅は、例えば目標電圧例えば、380Vに対応する電圧と帰還される電圧の差分により調整される。このPWMパルスに応答して、タイミング制御回路40および駆動回路42は、トランジスタ4を導通させる。トランジスタ4が導通すると、入力電源はインダクタ82を介して接地される。その結果、インダクタ82に電流が流れて、磁気エネルギーがインダクタ82に蓄積される。次にトランジスタ4が非導通にされると、インダクタ82に蓄積された電磁エネルギーにより、キャパシタ86が充電される。従って、PFC回路76の出力電圧は、目標電圧の近傍に保持される。実施の形態1で説明したように、制御システム74によれば、トランジスタ4のオン抵抗が小さくなる。その結果、トランジスタ4の電力損失は小さくなる。従って、本制御システム76によれば、PFC回路の電力変換効率を向上させることができる。尚、PFC回路の出力電圧の制御方法としては、上記方法以外にも種々のものがある。例えば、検出回路38は、PFC回路の出力電圧が最低目標電圧例えば、375V以下になるタイミングを検出して、PWMパルスを繰り返し生成する。その後、検出回路38は、出力電圧が最高目標電圧例えば、385Vを超えたタイミングでPWMパルスの生成を停止する。タイミング制御回路40および駆動回路42は、検出回路38が生成するPWMパルスに応答して、トランジスタ4を導通する。この制御によれば、PFC回路76の出力電圧は、最低目標電圧と最高目標電圧の間に保持される。実施の形態3本実施の形態は、実施の形態2とは異なるトランジスタを有する制御システムに関する。図14は、本実施の形態の制御システムのトランジスタ4aの断面図である。図15は、トランジスタ4aの等価回路である。図14に示すように、トランジスタ4aは、第1のFP20aと第2のFP20bを有している。従って、トランジスタ4aの等価回路図15参照は、GaN-HEMT30と、第1のFPトランジスタ32aと、第2のFPトランジスタ32bとを有している。GaN-HEMT30、第1のFPトランジスタ32a、および第2のFPトランジスタ32bは、それぞれゲート18、第1のFP20a、および第2のFP20bに対応している。ゲート18には、制御回路38が生成するゲート駆動パルスが供給される。また、第1のFP20aには、制御回路38が生成するFP駆動パルスが供給される。一方、第2のFP20bには、トランジスタ4aのソースSが接続される図15参照。GaN-HEMT30の閾値は、例えば1~3V程度である。第1のFPトランジスタ32aの閾値は、負電圧例えば-10V程度である。第2のFPトランジスタ32bの閾値は、第1のFPトランジスタ32aの閾値より低い負の電圧例えば-40V程度である。第2のFPトランジスタ32bを設けることにより、第1のFPトランジスタ32aのドレイン電位ノードN2の電位を、トランジスタ4aのドレインDの電位例えば、380Vより低い電位例えば、40Vすることができる。従って、第1のFP32aの下側の絶縁膜28a26を薄くすることができる。従って、第1のFPトランジスタ32aのオン抵抗を低くすることができる。また、第1のFPトランジスタ32aのドレイン電位ノードN2の電位が低くなるので、第1のFP32aの長さ電子の走行方向の長さを短くすることができる。これにより、第1のFP32aの容量が小さくなり、トランジスタ4aのスイッチング速度が速くなる。その他の構造および動作は、実施の形態1および2のトランジスタ4と略同じである。また、制御回路も、実施の形態1および2の制御回路2と略同じである。以上の実施の形態では、トランジスタ44aは、GaNAlGaNへテロ接合を有する高移動度化合物半導体トランジスタである。しかし、トランジスタ44aは、他の高移動度化合物半導体トランジスタであってよい。例えば、トランジスタ44aは、GaAsAlGaAsへテロ接合を有する高移動度化合物半導体トランジスタであってもよい。また、以上の実施の形態では、検出回路38が生成する制御パルスは、PWMパルスである。しかし、検出回路38は、他の制御パルスを生成してもよい。例えば、検出回路38は、PFMPulseFrequencyModulationパルスを生成してもよい。以上の実施の形態1~3に関し、更に以下の付記を開示する。付記1ゲートとフィールドプレートとを有するトランジスタを制御する制御回路であって、前記トランジスタを駆動するタイミングを検出する検出回路と、前記駆動するタイミングに応答して、前記ゲートを駆動する第1の駆動タイミングと、前記フィールドプレートを駆動する第2の駆動タイミングとを制御するタイミング制御回路と、前記第1の駆動タイミングに応答して前記ゲートを駆動し、前記第2の駆動タイミングに応答して前記フィールドプレートを駆動する駆動回路とを有することを特徴とするトランジスタの制御回路。付記2前記検出回路は、前記駆動するタイミングとして、前記トランジスタを導通させるタイミングを検出し、前記タイミング制御回路は、前記導通させるタイミングに応答して、前記第1の駆動タイミングおよび前記第1の駆動タイミングより遅い前記第2の駆動タイミングを生成することを特徴とする付記1に記載のトランジスタの制御回路。付記3前記検出回路は、更に前記トランジスタの駆動を終了させるタイミングを生成し、前記タイミング制御回路は、更に前記終了させるタイミングに応答して、前記ゲートの駆動を終了させる第1の終了タイミングと、前記フィールドプレートの駆動を終了させる第2の終了タイミングとを制御し、前記駆動回路は、前記第1の終了タイミングに応答して前記ゲートの駆動を終了し、前記第2の終了タイミングに応答して前記フィールドプレートの駆動を終了することを特徴とする付記1または2に記載のトランジスタの制御回路。付記4前記検出回路は、前記終了させるタイミングとして、前記トランジスタを非導通にさせるタイミングを生成し、前記タイミング制御回路は、前記非導通にさせるタイミングに応答して、前記第2の終了タイミングおよび前記第2の終了タイミングより遅い前記第1の終了タイミングを生成することを特徴とする付記3に記載のトランジスタの制御回路。付記5前記駆動回路は、前記ゲートの駆動電圧より高い電圧で、前記フィールドプレートを駆動することを特徴とする付記1乃至4の何れか1項に記載のトランジスタの制御回路。付記6前記トランジスタは、高移動度化合物半導体トランジスタであることを特徴とする付記1乃至5の何れか1項に記載のトランジスタの制御回路。付記7ゲートとフィールドプレートとを有するトランジスタと、前記トランジスタを駆動するタイミングを検出する検出回路と、前記駆動するタイミングに応答して、前記ゲートを駆動する第1の駆動タイミングと、前記フィールドプレートを駆動する第2の駆動タイミングとを制御するタイミング制御回路と、前記第1の駆動タイミングに応答して前記ゲートを駆動し、前記第2の駆動タイミングに応答して前記フィールドプレートを駆動する駆動回路とを有することを特徴とするトランジスタの制御システム。付記8前記検出回路は、前記駆動するタイミングとして、前記トランジスタを導通させるタイミングを検出し、前記タイミング制御回路は、前記導通させるタイミングに応答して、前記第1の駆動タイミングおよび前記第1の駆動タイミングより遅い前記第2の駆動タイミングを生成することを特徴とする付記7に記載のトランジスタの制御システム。付記9前記検出回路は、更に前記トランジスタの駆動を終了させるタイミングを生成し、前記タイミング制御回路は、更に前記終了させるタイミングに応答して、前記ゲートの駆動を終了させる第1の終了タイミングと、前記フィールドプレートの駆動を終了させる第2の終了タイミングとを制御し、前記駆動回路は、前記第1の終了タイミングに応答して前記ゲートの駆動を終了し、前記第2の終了タイミングに応答して前記フィールドプレートの駆動を終了することを特徴とする付7または8に記載のトランジスタの制御システム。付記10前記検出回路は、前記終了させるタイミングとして、前記トランジスタを非導通にさせるタイミングを生成し、前記タイミング制御回路は、前記非導通にさせるタイミングに応答して、前記第2の終了タイミングおよび前記第2の終了タイミングより遅い前記第1の終了タイミングを生成することを特徴とする付記9に記載のトランジスタの制御システム。付記11前記駆動回路は、前記ゲートの駆動電圧より高い電圧で、前記フィールドプレートを駆動することを特徴とする付記7乃至10の何れか1項に記載のトランジスタの制御システム。付記12フィールドプレートとゲートとを有するトランジスタを制御する方法であって、前記フィールドプレートと前記ゲートを別々のタイミングで駆動することを特徴とするトランジスタの制御方法。付記13前記ゲートの駆動開始後に、前記フィールドプレーの駆動を開始することを特徴とする付記12に記載のトランジスタの制御方法。付記14前記フィールドプレーの駆動終了後に、前記ゲートの駆動を終了することを特徴とする付記12または13の何れか1項に記載のトランジスタの制御方法。付記15前記ゲートの駆動電圧より高い電圧で、前記フィールドプレートを駆動することを特徴とする付記12乃至14の何れか1項に記載のトランジスタの制御方法。