基板と、前記基板上に設けられ、かつ半導体により構成されるエッチングストッパ層と、前記エッチングストッパ層上に設けられた第1半導体層と、前記第1半導体層上に設けられた第2半導体層と、により構成されるメサと、前記エッチングストッパ層上に設けられ、かつ前記メサの側面を覆うパッシベーション層と、を備え、前記第1半導体層は、前記エッチングストッパ層と異なる材料からなり、前記第2半導体層は、前記エッチングストッパ層と同一の材料からなり、かつ層厚が前記第1半導体層の層厚の1/3以下である半導体素子。請求項1に記載の半導体素子において、前記第2半導体層の層厚は、50nm以上300nm以下である半導体素子。請求項1または2に記載の半導体素子において、前記パッシベーション層の層厚は、300nm以上1000nm以下である半導体素子。請求項1ないし3いずれか1項に記載の半導体素子において、前記第1半導体層は、InGaAsにより構成される半導体素子。請求項1ないし4いずれか1項に記載の半導体素子において、前記第2半導体層は、InPにより構成される半導体素子。請求項1ないし5いずれか1項に記載の半導体素子において、前記パッシベーション層は、InPにより構成される半導体素子。請求項1ないし6いずれか1項に記載の半導体素子において、前記半導体装置は、PIN構造を有する半導体受光素子である半導体素子。基板上にエッチングストッパ層を形成する工程と、前記エッチングストッパ層上に、前記エッチングストッパ層と異なる材料からなる第1半導体層を形成する工程と、前記第1半導体層上に、前記エッチングストッパ層と同一の材料からなり、かつ層厚が前記第1半導体層の層厚の1/3以下である第2半導体層を形成する工程と、前記第1半導体層および前記第2半導体層をドライエッチングにより選択的に除去して、前記第1半導体層および前記第2半導体層により構成されるメサを形成する工程と、前記メサの側面に対し、前記エッチングストッパ層をエッチングストッパとしたウェットエッチングを行う工程と、前記第1半導体層および前記第2半導体層の側面を覆うように、前記エッチングストッパ層上にパッシベーション層を成長させる工程と、を備える半導体素子の製造方法。請求項8に記載の半導体素子の製造方法において、前記第2半導体層の層厚は、50nm以上300nm以下である半導体素子の製造方法。請求項8または9に記載の半導体素子の製造方法において、前記パッシベーション層の層厚は、300nm以上1000nm以下である半導体素子の製造方法。半導体素子を構成するメサを形成する際のドライエッチングにより、メサの表面にはダメージ層が形成されてしまう。このダメージ層を除去するために、当該ドライエッチング後にウェットエッチングを行う場合がある。この場合、メサの下方に設けられる構造を保護するため、メサはエッチングストッパ層上に設けられる。ダメージ層を除去するためのウェットエッチングにおいて、メサを構成する半導体層のうち、エッチングストッパ層と同一の材料からなる半導体層はエッチングされない。このため、メサの側面には凹凸が形成される。メサの側面に凹凸が形成される場合、メサの側面を覆うように設けられるパッシベーション層の表面に段差が生じてしまう。この場合、メサ上に形成される配線が断線する等、半導体装置の信頼性を低下させるおそれがある。本発明によれば、基板と、前記基板上に設けられ、かつ半導体により構成されるエッチングストッパ層と、前記エッチングストッパ層上に設けられた第1半導体層と、前記第1半導体層上に設けられた第2半導体層と、により構成されるメサと、前記エッチングストッパ層上に設けられ、かつ前記メサの側面を覆うパッシベーション層と、を備え、前記第1半導体層は、前記エッチングストッパ層と異なる材料からなり、前記第2半導体層は、前記エッチングストッパ層と同一の材料からなり、かつ層厚が前記第1半導体層の層厚の1/3以下である半導体素子が提供される。本発明によれば、第2半導体層の層厚は、第1半導体層の層厚の1/3以下である。このため、メサの側面を覆うように設けられるパッシベーション層を成長させる際に、第1半導体層へ供給される原料の割合を増大させることができる。これにより、メサの側面に凹凸が形成される場合であっても、第1半導体層上に成長するパッシベーション層と第2半導体層上に成長するパッシベーション層との間に段差が形成されることを抑制することができる。従って、信頼性の高い半導体素子を提供することができる。本発明によれば、基板上にエッチングストッパ層を形成する工程と、前記エッチングストッパ層上に、前記エッチングストッパ層と異なる材料からなる第1半導体層を形成する工程と、前記第1半導体層上に、前記エッチングストッパ層と同一の材料からなり、かつ層厚が前記第1半導体層の層厚の1/3以下である第2半導体層を形成する工程と、前記第1半導体層および前記第2半導体層をドライエッチングにより選択的に除去して、前記第1半導体層および前記第2半導体層により構成されるメサを形成する工程と、前記メサの側面に対し、前記エッチングストッパ層をエッチングストッパとしたウェットエッチングを行う工程と、前記第1半導体層および前記第2半導体層の側面を覆うように、前記エッチングストッパ層上にパッシベーション層を成長させる工程と、を備える半導体素子の製造方法が提供される。本発明によれば、信頼性の高い半導体素子を提供することができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。図1および図2は、第1の実施形態に係る半導体素子100を示す断面図である。図3は、第1の実施形態に係る半導体素子100を示す斜視図である。なお、図1は、図3中におけるA-A断面を示している。また、図2は、図3中におけるB-B断面を示している。半導体素子100は、後述するように、PIN構造を有する半導体受光素子である。図1に示すように、半導体素子100は、Fe-InP基板10と、n-InPエッチングストッパ層14と、メサ30と、InPパッシベーション層40と、を備えている。n-InPエッチングストッパ層14は、Fe-InP基板10上に設けられている。メサ30は、n-InPエッチングストッパ層14上に設けられたInGaAs層32と、InGaAs層32上に設けられたp-InPウィンドウ層22により構成される。InPパッシベーション層40は、n-InPエッチングストッパ層14上に設けられ、かつメサ30の側面を覆う。InGaAs層32は、n-InPエッチングストッパ層14とは異なる材料によって構成されている。一方で、p-InPウィンドウ層22は、n-InPエッチングストッパ層14と同様に、InPにより構成される。また、p-InPウィンドウ層22の層厚は、InGaAs層32の層厚の1/3以下である。以下、半導体素子100の構成について、詳細に説明する。図3に示すように、半導体素子100は、信号光入射端面70を有している。この信号光入射端面70に入射された入射光76は、図1に示すように光入力用導波路72を通過し、PIN構造部74において受光される。すなわち、図1は、入射光76と平行なA-A断面であり、0-11面を示す。また、図2は、入射光76と垂直なB-B断面であり、0-1-1面を示す。PIN構造部74は、メサ30と、メサ30下に位置するn-InPエッチングストッパ層14により構成される。また、図1に示すように、PIN構造部74と信号光入射端面70は、互いに離間している。PIN構造部74と信号光入射端面70との間隔は、例えば平面視で20μmである。このように、半導体素子100は、PIN構造部74が信号光入射端面70よりも内側に位置する装荷構造を有する。半導体素子100は、Fe-InP基板10上に設けられたガイド層12を有している。n-InPエッチングストッパ層14は、Fe-InP基板10上に設けられたガイド層12上に形成されている。半導体素子100において、ガイド層12は、光入力用導波路72として機能する。すなわち、信号光入射端面70から入射された入射光76は、ガイド層12を通ってPIN構造部74で受光される。ガイド層12は、例えばInP/InGaAsP多段層またはInP/InAlGaAs多段層により構成される。図1および図2に示すように、メサ30は、InGaAs層32、p-InPウィンドウ層22、およびp-InGaAsコンタクト層24を順にn-InPエッチングストッパ層14上に積層してなる。InGaAs層32は、n-InGaAs空乏終端層16、un-dopedInGaAs光吸収層18、およびp-InGaAs光吸収層20を順に積層してなる。メサ30は、例えば平面視で矩形である。メサ30の層厚は、例えば600nm以上2500nm以下であり、好ましくは800nm以上1500nmである。PIN構造部74の導波路方向における長さ、すなわち図1に示す断面におけるメサ30の底面の幅は、例えば30μmである。また、PIN構造部74の導波路方向と垂直な方向における幅、すなわち図2に示す断面におけるメサ30の底面の幅は、例えば4μmである。n-InPエッチングストッパ層14の層厚は、例えば50nm以上100nm以下である。n-InGaAs空乏終端層16の層厚は、例えば10nm以上100nm以下である。un-dopedInGaAs光吸収層18の層厚は、例えば300nm以上1000nm以下である。p-InGaAs光吸収層20の層厚は、例えば150nm以上600nm以下である。p-InPウィンドウ層22の層厚は、例えば50nm以上300nm以下である。p-InGaAsコンタクト層24の層厚は、例えば100nm以上500nm以下である。40Gbit等の高速動作をする場合、メサ30を構成する半導体層の層厚が、それぞれ上記の範囲内であることが好ましい。40Gbit等の高速動作時に、p-InPウィンドウ層22が存在し、層厚が例えば50nm以上である場合、p-InGaAsコンタクト層24で吸収されたキャリアが無バイアスで光吸収層に拡散して高周波応答特性が低下してしまうことを抑制することができる。また、後述するように、メサ30の側面上に設けられたInPパッシベーション層40の表面に段差が発生することを抑制する観点から、p-InPウィンドウ層22の層厚が300nm以下であることが好ましい。n-InPエッチングストッパ層14のキャリア濃度は、例えば1.0×1018cm-3以上2.0×1018cm-3以下である。n-InGaAs空乏終端層16のキャリア濃度は、例えば2.0×1018cm-3以上4.0×1018cm-3以下である。p-InGaAs光吸収層20のキャリア濃度は、例えば1.0×1018cm-3以上2.0×1018cm-3以下である。p-InPウィンドウ層22のキャリア濃度は、例えば1.0×1018cm-3以上2.0×1018cm-3以下である。p-InGaAsコンタクト層24のキャリア濃度は、例えば1.0×1019cm-3以上2.0×1019cm-3以下である。図1および図2に示すように、メサ30の側面のうち、InGaAs層32により構成される部分の少なくとも一部は、p-InPウィンドウ層22により構成される部分よりも、平面視で内側に凹んでいる。メサ30の側面のうち、p-InPウィンドウ層22により構成される部分の少なくとも一部は、p-InPウィンドウ層22により構成される部分よりも、例えば0.1μm程度内側に凹んでいる。このため、メサ30の側面には凹凸が形成されることとなる。なお、InGaAs層32は、図1に示すA-A断面において、例えば順メサ形状を有する。また、InGaAs層32は、図2に示すB-B断面において、例えば逆メサ形状を有する。InPパッシベーション層40は、n-InPエッチングストッパ層14上であって、かつメサ30の側面を覆うように設けられている。また、InPパッシベーション層40は、p-InGaAsコンタクト層24上には設けられていない。InPパッシベーション層40の層厚は、例えば300nm以上1000nm以下である。なお、InPパッシベーション層40の層厚は、InPパッシベーション層40のうちメサ30上に設けられた部分以外の部分における層厚から求められる。InPパッシベーション層40の層厚が300nm以上1000nm以下である場合、後述するように、メサ30を十分に被覆することができ、かつ良好な埋め込み形状とすることができる。半導体素子100は、InPパッシベーション層40上に設けられたSiNパッシベーション層42を備えている。SiNパッシベーション層42は、p-InGaAsコンタクト層24上において、後述するp電極50を形成するための開口を有している。また、半導体素子100は、ガイド層12の端面であって、信号光入射端面70にあたる部分を覆うように設けられた反射防止膜54を備えている。反射防止膜54は、Fe-InP基板10、ガイド層12、n-InPエッチングストッパ層14、InPパッシベーション層40、およびSiNパッシベーション層42のそれぞれの端面と接するように設けられている。図1および図3に示すように、半導体素子100は、メサ30上であって、p-InGaAsコンタクト層24と接するように設けられたp電極50を備えている。図1に示すように、p電極50は、p-InGaAsコンタクト層24上およびSiNパッシベーション層42上に設けられる。また、図2および図3に示すように半導体素子100は、InPパッシベーション層40およびSiNパッシベーション層42を貫通して、n-InPエッチングストッパ層14と接するように設けられたn電極52を備えている。次に、本実施形態に係る半導体素子100の製造方法を説明する。図4は、図1に示す半導体素子100の製造方法を示す断面図であり、メサ30の形成工程を示す。まず、図4aに示すように、Fe-InP基板10上に、ガイド層12、n-InPエッチングストッパ層14、n-InGaAs空乏終端層16、un-dopedInGaAs光吸収層18、p-InGaAs光吸収層20、p-InPウィンドウ層22、p-InGaAsコンタクト層24を順に積層する。次いで、p-InGaAsコンタクト層24上にマスク膜60を形成する。マスク膜60は、例えばSiO2により構成される。次いで、図4bに示すように、マスク膜60をマスクとしたドライエッチングにより、n-InGaAs空乏終端層16、un-dopedInGaAs光吸収層18、p-InGaAs光吸収層20、p-InPウィンドウ層22、p-InGaAsコンタクト層24を選択的に除去する。これにより、メサ30が形成される。ドライエッチングは、例えば平面視でマスク膜60と重ならない領域において、n-InGaAs空乏終端層16の一部が残存するように行われる。次いで、図4cに示すように、メサ30の側面に対し、n-InPエッチングストッパ層14をエッチングストッパとしたウェットエッチングを行う。このとき、マスク膜60が、エッチングマスクとして用いられる。これにより、ドライエッチングによりInGaAs層32およびp-InGaAsコンタクト層24の側面に生じたダメージ層を除去することができる。このため、安定した信頼性特性を有する半導体素子を得ることができる。また、このウェットエッチングにより、平面視でマスク膜60と重ならない領域に残存していたn-InGaAs空乏終端層16が除去される。ウェットエッチングにおいては、n-InPエッチングストッパ層14をエッチングストッパとして使用する。このため、ウェットエッチングにおいて、メサ30を構成する半導体層のうち、n-InPエッチングストッパ層14と同一の材料からなるp-InPウィンドウ層22はエッチングされない。一方で、InGaAs層32およびp-InGaAsコンタクト層24の側面は、例えば0.1μm程度除去される。このため、図4cに示すように、メサ30の側面には凹凸が形成されることとなる。次いで、マスク膜60を利用して、n-InPエッチングストッパ層14上にInPパッシベーション層40を選択的に結晶成長させる。次いで、マスク膜60を除去する。次いで、InPパッシベーション層40上に、SiNパッシベーション層42を形成する。次いで、p-InGaAsコンタクト層24上、およびSiNパッシベーション層42上に、p電極50を形成する。また、InPパッシベーション層40、およびSiNパッシベーション層42を貫通するn電極52を形成する。次いで、n-InPエッチングストッパ層14の端部であって、信号光入射端面70に該当する部分を覆うように、反射防止膜54を形成する。これにより、図1および図2に示す半導体素子100の構造が得られる。次に、本実施形態の作用および効果を説明する。図5は、比較例に係る半導体素子の製造における、InPパッシベーション層40の結晶成長を説明するための図である。比較例に係る半導体素子は、p-InPウィンドウ層22の層厚が、InGaAs層32の層厚の1/3よりも大きい点を除いて、本実施形態に係る半導体素子100と同様の構成を有する。図5に示すように、Fe-InP基板10には、例えばオリエンテーションフラット図5中OFが設けられている。Fe-InP基板10の表面である001面以外の面にInP層を成長させる場合、その面方位によってInPパッシベーション層40がメサ30を埋め込む形状が異なる。オリエンテーションフラットは、例えば導波路方向と垂直な面を有する。また、メサ30は矩形を有する。このため、InPパッシベーション層40は、オリエンテーションフラットに垂直な面および平行な面において成長する。図5における、a-a断面は、0-1-1面においてInPパッシベーション層40がメサ30を埋め込む形状を示している。オリエンテーションフラットに垂直な面へ成長させる場合、a-a断面における埋め込み形状は順メサ形状となりやすい。一方で、b-b断面は、0-11面においてInPパッシベーション層40がメサ30を埋め込む形状を示している。オリエンテーションフラットに平行な面に成長させる場合、b-b断面における埋め込み形状は逆メサ形状となりやすい。図6は、比較例に係る半導体素子におけるInPパッシベーション層40の形状を示す断面図である。なお、図6は、図5に示すb-b断面に対応している。InPパッシベーション層40の埋め込み形状が逆メサ形状となりやすいb-b断面においては、次のような問題が生じうる。InPパッシベーション層40の層厚が300nm未満である場合、図6aに示すように、凹凸形状を有するメサ30を十分に被覆することができない。このため、半導体素子の長期信頼性が低減するおそれがある。また、メサ30の側面に凹凸が形成されている場合、メサ30の側面上に設けられるInPパッシベーション層40の表面には段差が生じる。この場合、メサ30上に設けられる配線等において断線が生じるおそれがある。また、InPパッシベーション層40の層厚が300nm以上1000nm以下である場合においても、図6bに示すように、メサ30の側面上に設けられるInPパッシベーション層40の表面には大きな段差が生じてしまう。InPパッシベーション層40の層厚が1000nm以上である場合、図6cに示すように、InPパッシベーション層40表面の段差は解消されうる。しかし、InPパッシベーション層40は、マスク膜60上方へ張り出してしまう。これらのような場合においても、メサ30上に設けられる配線や電極構造が断線してしまうおそれがある。これに対し、本実施形態によれば、p-InPウィンドウ層22の層厚は、InGaAs層32の層厚の1/3以下である。このため、メサ30の側面を覆うように設けられるInPパッシベーション層40を成長させる際に、InGaAs層32の側面上へ供給されるIII族原料Inの割合を増大させることができる。これにより、InGaAs層32の側面上におけるInPパッシベーション層40の成長速度は、p-InPウィンドウ層22の側面上よりも速くなる。すなわち、InGaAs層32上に成長するInPパッシベーション層40とp-InPウィンドウ層22上に成長するInPパッシベーション層40との間の段差を解消し、メサ30の側面上に設けられたInPパッシベーション層40の表面を平坦化することができる。従って、信頼性の高い半導体素子を提供することが可能となる。図7は、本実施形態に係る半導体素子100におけるInPパッシベーション層40の形状を示す断面図である。図7における破線は、InPパッシベーション層40がマスク膜60の上方へ張り出した場合のInPパッシベーション層40の形状を示している。図7に示すd1は、p-InPウィンドウ層22の層厚である。また、d2は、InGaAs層32の層厚である。また、d3は、InPパッシベーション層40の層厚である。また、d4は、マスク膜60の上方へ張り出したInPパッシベーション層40の張り出し高さである。さらに、側面角度θは、p-InPウィンドウ層22の下面と水平な面と、メサ30の側面上に設けられたInPパッシベーション層40の表面と、がなす角度を示している。以上のような本発明の効果が得られている理由を図7から図11を用いて以下に詳しく説明する。側面角度θ>90°である場合、p-InPウィンドウ層22の側方に位置するInPパッシベーション層40は、InGaAs層32の側方に位置するInPパッシベーション層40と比較して突出していることとなる。この場合、メサ30の側面上に設けられたInPパッシベーション層40は大きな段差を有する逆メサ形状となる。一方で、側面角度θ≦90°である場合、p-InPウィンドウ層22の側方に位置するInPパッシベーション層40は、InGaAs層32の側方に位置するInPパッシベーション層40と比べて突出した形状を有しない。この場合、メサ30の側面上に設けられたInPパッシベーション層40は、大きな段差を有しない順メサ形状となる。図8は、p-InPウィンドウ層22の層厚d1と、InPパッシベーション層40の側面角度θとの関係を示すグラフである。図8に示すように、d1が300nm以下である場合、側面角度θ≦90°であることがわかる。また、図9は、p-InPウィンドウ層22とInGaAs層32との層厚比d1/d2と、InPパッシベーション層40の側面角度θとの関係を示すグラフである。d1/d2≦1/3である場合、側面角度θ≦90°であることがわかる。なお、図8および図9に示す結果は、InGaAs層32の層厚d2を900nm、InPパッシベーション層40の層厚d3を500nmとした場合の測定結果である。このように、本実施形態によれば、InPパッシベーション層40の表面に段差が形成されることが抑制される。このため、信頼性の高い半導体素子を実現することが可能となる。図10は、InPパッシベーション層40の層厚d3と、InPパッシベーション層40の側面角度θとの関係を示すグラフである。図10に示すように、d3が300nm以上である場合、側面角度θ≦90°であることがわかる。また、図11は、InPパッシベーション層40の層厚d3と、マスク膜60の上方へ張り出したInPパッシベーション層40の張り出し高さd4との関係を示すグラフである。図11に示すように、d3が1000nm以下である場合、マスク膜60の上方へのInPパッシベーション層40の張り出しが抑制されていることがわかる。このように、本実施形態によれば、InPパッシベーション層40の表面に段差が形成されることが抑制される。また、マスク膜60の上方にInPパッシベーション層40が張り出すことが抑制される。このため、信頼性の高い半導体素子を実現することが可能となる。図12は、第2の実施形態に係る半導体素子102を示す断面図であり、第1の実施形態における図1に対応している。本実施形態に係る半導体素子102は、信号光入射端面70とPIN構造部74との距離が0.5μm以上20μm以下である。また、信号光入射端面70は、メサ30の側方に位置する。これらの点を除いて、第1の実施形態に係る半導体素子100と同様の構成を有する。本実施形態に係る半導体素子102では、信号光入射端面70を設ける側に位置し、かつPIN構造部74から0.5μm以上20μm以下の距離に位置する点において、Fe-InP基板10、ガイド層12、n-InPエッチングストッパ層14、InPパッシベーション層40、およびSiNパッシベーション層42を劈開している。そして、当該劈開した面に反射防止膜54を形成している。このように構成されることにより、信号光入射端面70とPIN構造部74との距離は0.5μm以上20μm以下となる。また、光吸収層と同じ高さから、入射光を入射することが可能となる。本実施形態においても、第1の実施形態と同様の効果を得ることができる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。