"MISFETを有する半導体装置の製造方法であって、a半導体基板の上方に、導電性膜と前記導電性膜上の絶縁膜との積層膜を形成する工程と、b前記積層膜をパターニングすることにより前記導電性膜を有するゲート電極と前記ゲート電極の上部に配置され前記絶縁膜よりなる上部絶縁膜との積層体を形成する工程と、c前記b工程の後、前記積層体の側壁に側壁膜を形成する工程と、d前記c工程の後、前記上部絶縁膜を除去する工程と、e前記d工程の後、前記側壁膜および前記ゲート電極の合成体の両側の前記半導体基板中および前記ゲート電極中にヒ素Asを注入する工程と、を有することを特徴とする半導体装置の製造方法。前記ヒ素は、前記MISFETのn型の第1半導体領域を構成することを特徴とする請求項1記載の半導体装置の製造方法。前記e工程において、前記ヒ素以外のn型の不純物を注入することを特徴とする請求項2記載の半導体装置の製造方法。前記c工程の前に、前記ゲート電極の両側の前記半導体基板中にn型の不純物を注入することにより、前記第1半導体領域よりも浅く形成され、前記第1半導体領域よりも前記n型の不純物の濃度が低い第2半導体領域を形成することを特徴とする請求項2記載の半導体装置の製造方法。前記導電性膜はシリコン膜であり、f前記e工程の後、前記ゲート電極上に金属膜を形成し、前記ゲート電極を構成する前記シリコン膜と前記金属膜との反応層であるシリサイド層を形成する工程を有することを特徴とする請求項1記載の半導体装置の製造方法。MISFETを有する半導体装置の製造方法であって、a半導体基板の上方にゲート電極を形成する工程と、b前記a工程の後、前記ゲート電極の側壁に側壁膜を形成する工程と、c前記b工程の後、前記ゲート電極および前記側壁膜上に絶縁膜を形成する工程と、d前記c工程の後、前記側壁膜および前記ゲート電極の合成体の両側の前記半導体基板中および前記ゲート電極中に、前記絶縁膜を介して、ヒ素Asを注入する工程と、を有することを特徴とする半導体装置の製造方法。前記ヒ素は、前記MISFETのn型の第1半導体領域を構成することを特徴とする請求項6記載の半導体装置の製造方法。前記d工程において、前記ヒ素以外のn型の不純物を注入することを特徴とする請求項7記載の半導体装置の製造方法。前記b工程の前に、前記ゲート電極の両側の前記半導体基板中にn型の不純物を注入することにより、前記第1半導体領域よりも浅く形成され、前記第1半導体領域よりも前記n型の不純物の濃度が低い第2半導体領域を形成することを特徴とする請求項7記載の半導体装置の製造方法。前記ゲート電極はシリコン膜であり、e前記d工程の後、前記絶縁膜を除去する工程と、f前記e工程の後、前記ゲート電極上に金属膜を形成し、前記ゲート電極を構成する前記シリコン膜と前記金属膜との反応層であるシリサイド層を形成する工程を有することを特徴とする請求項6記載の半導体装置の製造方法。MISFETを有する半導体装置の製造方法であって、a半導体基板の上方にゲート電極を形成する工程と、b前記a工程の後、前記ゲート電極の側壁に側壁膜を形成する工程と、c前記b工程の後、前記側壁膜および前記ゲート電極の合成体の両側の前記半導体基板中および前記ゲート電極中に、絶縁膜を介して、ヒ素Asを注入する工程と、d前記c工程の後、前記ゲート電極の上部をエッチングする工程と、を有することを特徴とする半導体装置の製造方法。前記ヒ素は、前記MISFETのn型の第1半導体領域を構成することを特徴とする請求項11記載の半導体装置の製造方法。前記c工程において、前記ヒ素以外のn型の不純物を注入することを特徴とする請求項12記載の半導体装置の製造方法。前記b工程の前に、前記ゲート電極の両側の前記半導体基板中にn型の不純物を注入することにより、前記第1半導体領域よりも浅く形成され、前記第1半導体領域よりも前記n型の不純物の濃度が低い第2半導体領域を形成することを特徴とする請求項12記載の半導体装置の製造方法。前記ゲート電極はシリコン膜であり、e前記d工程の後、前記ゲート電極上に金属膜を形成し、前記ゲート電極を構成する前記シリコン膜と前記金属膜との反応層であるシリサイド層を形成する工程を有することを特徴とする請求項11記載の半導体装置の製造方法。本発明者は、MISFETを有する半導体装置の研究開発に従事し、当該半導体装置の特性向上について検討している。前述したように、素子の微細化に伴い、MISFETを構成するゲート電極とコンタクトプラグとの距離が小さくなり、これらの短絡を回避する技術が望まれる。追って詳細に説明するように、本発明者の検討によれば、上記短絡の一要因として、ゲート電極の上部に形成されるシリサイド膜の横方向ゲート長方向への張り出しが挙げられることが判明した。そこで、本発明の目的は、特性の良好な半導体装置を製造するための半導体装置の製造方法を提供することにある。特に、ゲート電極とコンタクトプラグとの短絡を低減できる半導体装置の製造方法を提供することにある。本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。代表的な実施の形態による半導体装置の製造方法は、MISFETを有する半導体装置の製造方法であって、a半導体基板の上方に、半導体膜と上記半導体膜上の絶縁膜との積層膜を形成する工程と、b上記積層膜をパターニングすることによりゲート電極と上記ゲート電極の上部に配置され上記絶縁膜よりなる上部絶縁膜との積層体を形成する工程と、を有する。そして、さらに、c上記b工程の後、上記積層体の側壁に側壁膜を形成する工程と、d上記c工程の後、上記上部絶縁膜を除去する工程と、e上記d工程の後、上記側壁膜および上記ゲート電極の合成体の両側の半導体基板中および上記ゲート電極中にヒ素Asを注入する工程と、を有する。代表的な実施の形態による半導体装置の製造方法は、MISFETを有する半導体装置の製造方法であって、a半導体基板の上方にゲート電極を形成する工程と、b上記a工程の後、上記ゲート電極の側壁に側壁膜を形成する工程と、を有する。そして、さらに、c上記b工程の後、上記ゲート電極および上記側壁膜上に絶縁膜を形成する工程と、d上記c工程の後、上記側壁膜および上記ゲート電極の合成体の両側の半導体基板中および上記ゲート電極中に、上記絶縁膜を介して、ヒ素Asを注入する工程と、を有する。代表的な実施の形態による半導体装置の製造方法は、MISFETを有する半導体装置の製造方法であって、a半導体基板の上方にゲート電極を形成する工程と、b上記a工程の後、上記ゲート電極の側壁に側壁膜を形成する工程と、を有する。そして、さらに、c上記b工程の後、上記側壁膜および上記ゲート電極の合成体の両側の半導体基板中および上記ゲート電極中に、上記絶縁膜を介して、ヒ素Asを注入する工程と、d上記c工程の後、上記ゲート電極の上部をエッチングする工程と、を有する。本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。特に、ゲート電極とコンタクトプラグとの短絡を低減し、半導体装置の性能を向上することができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等個数、数値、量、範囲等を含むについても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。実施の形態1図面を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成を明確にする。図1~図21は、本実施の形態の半導体装置の製造工程を示す要部断面図である。本実施の形態の半導体装置は、MISFETMetalInsulatorSemiconductorFieldEffectTransistorを有し、ここでは、CMISComplementaryMIS構成の2つのトランジスタQn、Qpを有する図18等参照。まず、図1に示すように、例えば1~10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板半導体ウエハ1を準備する。次いで、半導体基板1の主面に素子分離領域2を形成する。素子分離領域2は酸化シリコン膜などの絶縁体からなり、例えばSTIShallowTrenchIsolation法またはLOCOSLocalOxidizationofSilicon法などにより形成される。例えば、半導体基板1に溝素子分離溝を形成し、この溝の内部に絶縁膜を埋め込むことにより、素子分離領域2を形成することができる。素子分離領域2によって、nチャネル型MISFETMIS型電界効果トランジスタQnが形成される領域活性領域であるnMIS形成領域1Aと、pチャネル型MISFETQpが形成される領域活性領域であるpMIS形成領域1Bとが規定される。次いで、半導体基板1の表面の汚染防止のための薄い絶縁膜スルー膜3を半導体基板1の表面主面に形成した後、図2に示すように、pMIS形成領域1B上に、フォトレジスト膜フォトレジストパターンPR1aを、フォトリソグラフィ技術を用いて形成する。nMIS形成領域1Aは、このフォトレジスト膜PR1aでは覆われずに露出している。以後、このようなフォトレジスト膜を、nMIS形成領域1Aを開口したフォトレジスト膜ということがある。このフォトレジスト膜PR1aは、pMIS形成領域1Bへのイオン注入阻止マスクとして機能する。次いで、nMIS形成領域1Aにおいて、半導体基板1の上層部分に、nチャネル型MISFETQnのしきい値調整用のイオン注入インプラを行なう。MIFETのしきい値調整用のイオン注入は、チャネルドープイオン注入と呼ばれることもあり、このイオン注入しきい値調整用のイオン注入によって、MISFETのチャネル領域に不純物が導入ドープされ、半導体基板1の表面にチャネルドープ層図示せずが形成される。導入される不純物は、例えばホウ素Bなどのp型の不純物を用いることができる。次いで、nMIS形成領域1Aの半導体基板1中にp型ウエルp型半導体領域PWを形成する。p型ウエルPWは、例えば、pMIS形成領域1Bを覆う上記フォトレジスト膜PR1aをイオン注入阻止マスクとして、nMIS形成領域1Aの半導体基板1にホウ素Bなどのp型の不純物をイオン注入IM1aすることによって形成する。なお、このp型ウエルPWは、半導体基板1の深くまで延在し、例えば、素子分離領域2の底部より深い位置まで延在している。また、他の形態として、先にp型ウエルPWをイオン注入で形成した後、チャネルドープイオン注入によってチャネルドープ層を形成してもよい。次いで、図3に示すように、アッシングなどによりフォトレジスト膜PR1aを除去した後、nMIS形成領域1Aを覆うフォトレジスト膜フォトレジストパターンPR1bを、フォトリソグラフィ技術を用いて形成する。pMIS形成領域1Bは、このフォトレジスト膜PR1bでは覆われずに露出している。以後、このようなフォトレジスト膜を、pMIS形成領域1Bを開口したフォトレジスト膜ということがある。このフォトレジスト膜PR1bは、nMIS形成領域1Aへのイオン注入阻止マスクとして機能する。次いで、pMIS形成領域1Bにおいて、半導体基板1の上層部分に、pチャネル型MISFETQpのしきい値調整用のイオン注入を行なう。このイオン注入しきい値調整用のイオン注入によって、MISFETのチャネル領域に不純物が導入ドープされ、半導体基板1の表面にチャネルドープ層図示せずが形成される。導入される不純物としては、例えばリンPなどのn型の不純物を用いることができる。次いで、pMIS形成領域1Bの半導体基板1中にn型ウエルn型半導体領域NWを形成する。n型ウエルNWは、nMIS形成領域1Aを覆うフォトレジスト膜PR1bをイオン注入阻止マスクとして、pMIS形成領域1Bの半導体基板1にリンPなどのn型の不純物をイオン注入IM1bすることによって形成する。なお、このn型ウエルNWは、半導体基板1の深くまで延在し、例えば、素子分離領域2の底部より深い位置まで延在している。また、他の形態として、先にn型ウエルNWをイオン注入で形成した後、チャネルドープイオン注入によってチャネルドープ層を形成してもよい。更に他の形態として、先にpMIS形成領域1Bにチャネルドープ層およびn型ウエルNWを形成した後で、nMIS形成領域1Aにチャネルドープ層およびp型ウエルPWを形成してもよい。次いで、図4に示すように、アッシングなどによりフォトレジスト膜PR1bを除去した後、例えばフッ酸HF水溶液を用いたウエットエッチングなどにより上記絶縁膜3を除去する。次いで、半導体基板1の表面を清浄化洗浄した後、nMIS形成領域1AおよびpMIS形成領域1Bの半導体基板1の表面主面、ここではp型ウエルPWおよびn型ウエルNWの表面上にゲート絶縁膜用の絶縁膜5を形成する。この絶縁膜5は、nチャネル型MISFETQnおよびpチャネル型MISFETQpのゲート絶縁膜となる。絶縁膜5は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成する。次いで、半導体基板1の主面全面上すなわちnMIS形成領域1AおよびpMIS形成領域1Bの絶縁膜5上を含むに、導電性膜として、シリコン膜6を形成する。例えば、CVDChemicalVaporDeposition:化学的気相成長法などを用い多結晶シリコン膜を堆積し、シリコン膜6とする。例えば、アモルファスシリコン膜を堆積し、その後の熱処理により多結晶化してもよい。次いで、nMIS形成領域1Aを開口したフォトレジスト膜図示せずをマスクとして用いて、シリコン膜6後述するゲート電極GE1となる領域中に、リンPまたはヒ素Asなどのn型の不純物をイオン注入する。これにより、nMIS形成領域1Aのシリコン膜6を低抵抗のn型半導体膜ドープトポリシリコン膜とする。次いで、上記フォトレジスト膜を除去した後、pMIS形成領域1Bを開口したフォトレジスト膜図示せずを用いて、シリコン膜6後述するゲート電極GE2となる領域中に、ホウ素Bなどのp型の不純物をイオン注入する。これにより、pMIS形成領域1Bのシリコン膜を低抵抗のp型半導体膜ドープトポリシリコン膜とする。次いで、シリコン膜6上に、絶縁膜キャップ絶縁膜、上部絶縁膜、ハードマスクCPとして例えば窒化シリコン膜をCVD法などを用いて堆積する。これにより、シリコン膜導電性膜6と絶縁膜キャップ絶縁膜、上部絶縁膜CPとの積層膜が半導体基板1の上方に配置される図4。次いで、図5に示すように、シリコン膜6およびその上部の絶縁膜CPをフォトリソグラフィ法およびドライエッチング法を用いてパターニングする。これにより、ゲート電極GE1、GE2が形成される。このゲート電極GE1、GE2の上部には、絶縁膜キャップ絶縁膜、上部絶縁膜CPが配置される。言い換えれば、ゲート電極GE1、GE2その上部に配置された絶縁膜キャップ絶縁膜、上部絶縁膜CPとの積層体が形成される。nチャネル型MISFETQnのゲート電極となるゲート電極GE1は、n型の不純物を導入した多結晶シリコンn型半導体膜、ドープトポリシリコン膜からなり、nMIS形成領域1Aのp型ウエルPW上に絶縁膜5を介して形成される。ゲート電極GE1の下に残存する絶縁膜5が、nチャネル型MISFETQnのゲート絶縁膜5となる。また、pチャネル型MISFETQpのゲート電極となるゲート電極GE2は、p型の不純物を導入した多結晶シリコンp型半導体膜、ドープトポリシリコン膜からなり、pMIS形成領域1Bのn型ウエルNW上に絶縁膜5を介して形成される。ゲート電極GE2の下に残存する絶縁膜5が、pチャネル型MISFETQpのゲート絶縁膜5となる。このように、pチャネル型MISFETQpにおいては、p型の不純物注入したp型ゲートを、nチャネル型MISFETQnにおいては、n型の不純物領域を注入したn型ゲートを採用した構成を、デュアルゲート構造と呼ぶことがある。このデュアルゲート構造によれば、各ゲート電極GE1、GE2を低抵抗化できる。また、短チャネル効果を抑制でき、漏れ電流を低減するなど、トランジスタ特性を向上させることができる。次いで、ゲート電極GE1、GE2と絶縁膜キャップ絶縁膜、上部絶縁膜CPとの積層体の側壁上に、例えば、酸化シリコン膜などからなるオフセットスペーサ側壁膜、側壁スペーサOFSを形成する。オフセットスペーサOFSは、例えば、半導体基板1の主面全面上に酸化シリコン膜7をCVD法などを用いて堆積し、この酸化シリコン膜をRIEReactiveIonEtching:反応性イオンエッチング法などにより異方性エッチングすることによって形成する図6。次いで、図6に示すように、nMIS形成領域1Aを開口したフォトレジスト膜PR2aを、フォトリソグラフィ技術を用いて形成する。nMIS形成領域1Aの半導体基板1p型ウエルPWのゲート電極GE1の両側の領域に、リンPまたはヒ素Asなどのn型の不純物をイオン注入IM2aすることにより、一対のエクステンション領域第1半導体領域、ソースドレインエクステンション領域、n-型半導体領域EX1を形成する。エクステンション領域EX1はn型の半導体領域であり、後で形成するn型半導体領域SD1よりも不純物濃度が低い。エクステンション領域EX1の深さ接合深さは、後で形成されるn型半導体領域SD1の深さ接合深さよりも浅い。次いで、図7に示すように、nMIS形成領域1Aの半導体基板1p型ウエルPWにp型不純物のイオン注入ハローイオン注入IM3aを行ってハロー領域p型半導体領域HA1を形成する。ハロー領域HA1は、エクステンション領域EX1とは逆の導電型で、かつp型ウエルPWとは同じ導電型であり、ここではp型p型の半導体領域である。ハロー領域HA1は、短チャネル特性パンチスルー抑制のために形成される。ハロー領域HA1は、エクステンション領域EX1を包み込む覆うように形成され、p型ウエルPWよりも不純物濃度p型不純物濃度が高い。ハロー領域HA1を形成するためのイオン注入IM3aは、斜めイオン注入傾斜イオン注入とすることがより好ましく、これにより、エクステンション領域EX1を包み込む覆うようにハロー領域HA1を的確に形成することができる。斜めイオン注入では、半導体基板1の主面に対して垂直な方向から所定の角度傾斜角傾斜した方向に不純物イオンを加速して打ち込む。次いで、図8に示すように、アッシングなどによりフォトレジスト膜PR2aを除去してから、pMIS形成領域1Bを開口したフォトレジスト膜PR2bを、フォトリソグラフィ技術を用いて形成する。pMIS形成領域1Bの半導体基板1n型ウエルNWのゲート電極GE2の両側の領域に、ホウ素Bなどのp型の不純物をイオン注入IM2bすることにより、一対のエクステンション領域第1半導体領域、ソースドレインエクステンション領域、p-型半導体領域EX2を形成する。エクステンション領域EX2はp型の半導体領域であり、後で形成するp型半導体領域SD2よりも不純物濃度が低い。エクステンション領域EX2の深さ接合深さは、後で形成されるp型半導体領域SD2の深さ接合深さよりも浅い。次いで、pMIS形成領域1Bの半導体基板1n型ウエルNWにn型不純物のイオン注入ハローイオン注入:IM3bを行ってハロー領域n型半導体領域HA2を形成する。ハロー領域HA2は、エクステンション領域EX2とは逆の導電型で、かつn型ウエルNWとは同じ導電型であり、ここではn型n型の半導体領域である。ハロー領域HA2は、短チャネル特性パンチスルー抑制のために形成される。ハロー領域HA2は、エクステンション領域EX2を包み込む覆うように形成され、n型ウエルNWよりも不純物濃度n型不純物濃度が高い。ハロー領域HA2を形成するためのイオン注入は、斜めイオン注入傾斜イオン注入とすることがより好ましく、これにより、エクステンション領域EX2を包み込む覆うようにハロー領域HA2を的確に形成することができる。また、他の形態として、先にpMIS形成領域1Bにエクステンション領域EX2およびハロー領域HA2を形成してから、nMIS形成領域1Aにエクステンション領域EX1およびハロー領域HA1を形成してもよい。また、ハロー領域HA1,HA2は、短チャネル特性抑制のために形成することが好ましいが、不要であればその形成を省略することもできる。次いで、図9に示すように、アッシングなどによりフォトレジスト膜PR2bを除去した後、ゲート電極GE1、GE2と絶縁膜キャップ絶縁膜、上部絶縁膜CPとの積層体上を含む半導体基板1上に、絶縁膜S側壁絶縁膜として、例えば酸化シリコン膜Oとその上部の窒化シリコン膜Nとの積層膜をCVD法などにより形成する。次いで、図10に示すように、上記積層膜をRIE法などにより異方性エッチングすることによってサイドウォール膜側壁膜、側壁絶縁膜、サイドウォールスペーサSWを形成する。このサイドウォール膜SWは、下層の酸化シリコン膜よりなる第1側壁膜SWaと、その上部の窒化シリコン膜よりなる第2側壁膜SWbとを有する。なお、ここでは、サイドウォール膜SWを、下層に位置する酸化シリコン膜Oとその上層の窒化シリコン膜Nとの積層膜で構成したが、いずれかの絶縁膜よりなる単層膜でサイドウォール膜SWを構成してもよい。また、ここでは、このサイドウォール膜SWを、下層に位置する酸化シリコン膜Oとその上層の窒化シリコン膜Nとの積層膜、即ち、ON構成としたが、さらに、酸化シリコン膜Oを積層し、ONO構成としてもよい。この他、ONON構成やONONON構成としてもよい。このように、酸化膜と窒化膜の積層膜をサイドウォール膜SWとして用いることで、酸化シリコン膜Oの下層にある窒化シリコン膜Nを酸化シリコン膜のエッチングストッパとして用いることができ、基板へのダメージを最小限にして、サイドウォール膜SWを加工することができる。次いで、図11に示すように、ゲート電極GE1、GE2上の絶縁膜窒化シリコン膜CPをエッチングにより除去する。これにより、ゲート電極シリコン膜6GE1、GE2の表面が露出する。また、ゲート電極シリコン膜6GE1、GE2の表面の両側にはサイドウォール膜SWの壁が延在する。別の言い方をすれば、ゲート電極シリコン膜6GE1、GE2上には凹部が形成され、凹部の側壁は、サイドウォール膜SWで構成されている。次いで、図12に示すように、nMIS形成領域1Aを開口したフォトレジスト膜PR3aを、フォトリソグラフィ技術を用いて形成する。次いで、nMIS形成領域1Aの半導体基板1p型ウエルPWのゲート電極GE1およびサイドウォール膜SWの両側の領域に、リンPまたはヒ素Asなどのn型の不純物をイオン注入することにより、一対のn型半導体領域SD1ソース、ドレインを形成する。例えば、ゲート電極GE1およびサイドウォール膜SWの両側の領域に、ヒ素Asをイオン注入した後、リンPをイオン注入する。ヒ素Asは、例えば、10keVのエネルギー、4.0×1015/cm2の条件でイオン注入する。また、リンPは、例えば、10keVのエネルギー、5.0×1013/cm2の条件でイオン注入する。このイオン注入IM4aの際、ゲート電極GE1およびその側壁上のサイドウォール膜SWもマスクイオン注入阻止マスクとして機能するので、n型半導体領域SD1は、ゲート電極GE1の側壁上のサイドウォール膜SWの側壁に整合して形成される。n型半導体領域SD1の深さ接合深さは、エクステンション領域EX1の深さ接合深さよりも深い。また、n型半導体領域第2半導体領域SD1とエクステンション領域第1半導体領域EX1とは同じ導電型であるが、n型半導体領域SD1は、エクステンション領域EX1よりも、不純物濃度n型不純物濃度が高い。また、このイオン注入IM4aにより、ゲート電極GE1中にもn型の不純物リンおよびヒ素が注入される。前述したように、nMIS形成領域1Aのシリコン膜6には、n型の不純物が注入されているが、その後の処理特に、熱処理などにより、不純物の揮発拡散などによる不純物濃度の低下が生じ得る。そこで、上記イオン注入IM4aにより、再度、ゲート電極GE1中にn型の不純物リンおよびヒ素を注入することで、ゲート電極GE1中のn型の不純物を補償することができる。次いで、図13に示すように、アッシングなどによりフォトレジスト膜PR3aを除去した後、pMIS形成領域1Bを開口したフォトレジスト膜PR3bを、フォトリソグラフィ技術を用いて形成する。次いで、pMIS形成領域1Bの半導体基板1n型ウエルNWのゲート電極GE2およびサイドウォール膜SWの両側の領域に、ホウ素Bなどのp型の不純物をイオン注入することにより、一対のp型半導体領域SD2ソース、ドレインを形成する。例えば、10keVのエネルギー、1.0×1015/cm2の条件でGeをイオン注入した後、例えば、1.4keVのエネルギー、4.0×1015/cm2の条件でBをイオン注入する。Geは、半導体基板1の表面をアモルファス状に変質させ、Bを注入する際のチャネリングを抑制し、浅い接合を形成するためにイオン注入する。このp型半導体領域SD2は、ゲート電極GE2の側壁上のサイドウォール膜SWの側壁に整合して形成される。p型半導体領域SD2の深さ接合深さは、エクステンション領域EX2の深さ接合深さよりも深い。また、p型半導体領域第2半導体領域SD2とエクステンション領域第1半導体領域EX2とは同じ導電型であるが、p型半導体領域SD2は、エクステンション領域EX2よりも、不純物濃度p型不純物濃度が高い。また、このイオン注入IM4bにより、ゲート電極GE2中にもp型の不純物が注入され、ゲート電極GE2中のp型の不純物を補償することができる。なお、他の形態として、先にpMIS形成領域1Bにp型半導体領域SD2を形成してから、nMIS形成領域1Aにn型半導体領域SD1を形成してもよい。以上の工程により、nチャネル型MISFETQnのLDD構造のソース、ドレイン領域が形成される。このLDD構造のソース、ドレイン領域は、n型半導体領域不純物拡散層SD1およびエクステンション領域n-型半導体領域EX1よりなる。また、pチャネル型MISFETQpのLDD構造のソース、ドレイン領域が形成される。このLDD構造のソース、ドレイン領域は、p型半導体領域不純物拡散層SD2およびエクステンション領域p-型半導体領域EX2よりなる。次いで、図14に示すように、アッシングなどによりフォトレジスト膜PR3bを除去する。次いで、これまでのイオン注入で導入した不純物の活性化のためのアニール処理熱処理を行う。このアニール処理は、例えば1050°C程度のフラッシュランプアニール処理にて行うことができる。次いで、いわゆる歪み印加技術ストレスメモライゼーション技術;SMTを用いてMISFETの特性を向上させる。nチャネル型MISFETQnの上部に、例えば、窒化膜を堆積し、熱処理を施した後、この窒化膜を除去する。この際、ゲート電極からチャネル領域に応力引っ張り応力が加わり、チャネル領域の結晶を歪ませる。この結果、チャネル領域中のキャリア移動度が増加し、オン電流が増加し、また、動作速度を向上させることができる。例えば、図15に示すように、ゲート電極GE1、GE2およびサイドウォール膜SW上を含む半導体基板1上に、下地絶縁膜9として、例えば薄い酸化シリコン膜例えば、5nm程度をCVD法などで堆積した後、その上部に、応力印加膜10として、窒化シリコン膜をCVD法などで例えば20nm程度堆積する。次いで、熱処理として、例えば、1000°Cのスパイクアニールの後、1230°Cのレーザーアニールを施す。次いで、例えば、熱燐酸などを用いたウエットエッチングにより、応力印加膜窒化シリコン膜10を除去する。次いで、残存する下地絶縁膜酸化シリコン膜9をドライエッチングまたはウエットエッチングで除去する。これにより、ゲート電極GE1、GE2、n型半導体領域SD1およびp型半導体領域SD2の表面が露出する。この後、これらの表面に、シリサイド層金属シリサイド層、シリサイド膜11を形成するのであるが、このシリサイド層11を形成する必要がない箇所例えば、高抵抗素子などには、上記下地絶縁膜9をマスクシリサイド化阻止マスクとして残存させてもよい。次いで、図16に示すように、ゲート電極GE1、GE2、n型半導体領域SD1およびp型半導体領域SD2の露出面を必要に応じて洗浄した後、これらの上部に、例えばニッケルNiのような金属膜11aを例えば25nm程度堆積して熱処理第1アニールを施す。これにより、ゲート電極GE1、GE2、n型半導体領域SD1およびp型半導体領域SD2の表面シリコン表面と金属膜11aとの界面においてシリサイド化反応が生じ、シリサイド層金属シリサイド層、シリコンと金属膜との反応層11が形成される図17。このシリサイド層11により、ゲート電極GE1、GE2、n型半導体領域SD1およびp型半導体領域SD2の拡散抵抗やコンタクト抵抗などを低抵抗化することができる。その後、未反応の金属膜11aを除去し、さらに、熱処理第2アニールを施す。なお、このシリサイド層11の形成を省略することもできる。次いで、半導体基板1の主面上に絶縁膜層間絶縁膜12を形成する。例えば、ゲート電極GE1、GE2およびサイドウォール膜SW上に、窒化シリコン膜12aを形成し、さらにその上部に、より膜厚の大きい酸化シリコン膜12bを形成し、これらの膜の積層膜よりなる絶縁膜12を形成する。この窒化シリコン膜12aおよび酸化シリコン膜12bは、CVD法などで形成することができる。なお、絶縁膜12として、例えば、酸化シリコン膜の単体膜を用いてもよい。その後、絶縁膜12の表面上面をCMPCMP:ChemicalMechanicalPolishing、化学機械研磨法により研磨するなどして、絶縁膜12の上面を平坦化する。下地段差に起因して絶縁膜12の表面に凹凸形状が形成されていても、絶縁膜12の表面をCMP法により研磨することにより、その表面が平坦化された絶縁膜12を得ることができる。次いで、絶縁膜12をパターニングすることにより、絶縁膜12中にコンタクトホール接続孔、貫通孔、孔13を形成する。コンタクトホール13の底部においては、半導体基板1の主面の一部、例えばn型半導体領域SD1およびp型半導体領域SD2の表面上のシリサイド層11の一部が露出している。次いで、コンタクトホール13内に、タングステンWなどからなる導電性のプラグコンタクトプラグ、接続用導体部14を形成する。例えば、コンタクトホール13の内部底部および側壁上を含む絶縁膜12上に、プラズマCVD法によりバリア膜図示せずとして、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜を形成した後、タングステン膜などからなる主導体膜をCVD法などによってバリア導体膜上にコンタクトホール13を埋めるように形成する。次いで、絶縁膜12上の不要な主導体膜およびバリア膜をCMP法またはエッチバック法などによって除去することにより、プラグコンタクトプラグ、接続部14を形成する。プラグ14は、その底部で、n型半導体領域SD1またはp型半導体領域SD2の表面上のシリサイド層11と接して、電気的に接続される。なお、図17においては、n型半導体領域SD1またはp型半導体領域SD2上のプラグ14しか表示していないが、ゲート電極GE1、GE2上にもプラグ14が形成される。次いで、図18に示すように、プラグ14が埋め込まれた絶縁膜12上に、配線溝用の絶縁膜15を形成する。絶縁膜15は、例えば、窒化シリコン膜とその上部の酸化シリコン膜との積層膜で構成する。なお、絶縁膜15を単層膜で構成してもよい。次に、シングルダマシン法により第1層目の配線である配線M1を形成する。具体的には、絶縁膜15をパターニングすることにより、所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜15上にバリア膜例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを形成する。続いて、CVD法またはスパッタリング法などによりバリア膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。次いで、配線溝以外の領域の主導体膜銅めっき膜およびシード層とバリアメタル膜をCMP法により除去して、配線溝に埋め込まれ銅を主導電材料とする第1層目の配線M1を形成する。なお、図18においては、図面の簡略化のために、配線M1は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。配線M1は、プラグ14を介してnチャネル型MISFETQnおよびpチャネル型MISFETQpのソースまたはドレイン用のn型半導体領域SD1およびp型半導体領域SD2と電気的に接続されている。また、配線M1は、プラグ14を介してnチャネル型MISFETQnおよびpチャネル型MISFETQpのゲート電極GE1、GE2と電気的に接続されている。その後、デュアルダマシン法などにより2層目の配線を形成するが、ここでは、2層目以降の配線およびその形成工程の説明は省略する。以上のようにして、本実施の形態の半導体装置が製造される。ここで、本実施の形態においては、ゲート電極GE1上にあらかじめ絶縁膜キャップ絶縁膜、上部絶縁膜CPを形成し、この絶縁膜CPを除去した後、ヒ素Asをイオン注入したので、ヒ素Asのイオン注入によるゲート電極GE1の体積膨張、特に、横方向への膨らみを低減することができる。図19~図21に、本実施の形態の半導体装置の製造工程におけるnMIS形成領域1Aの部分拡大図を示す。また、図22~図24には、比較例の半導体装置の製造工程におけるnMIS形成領域1Aの部分拡大図を示す。図19~図21に示すように、本実施の形態においては、ゲート電極GE1上にあらかじめ絶縁膜キャップ絶縁膜、上部絶縁膜CPを形成し、サイドウォール膜SWを形成した後図19、絶縁膜CPをエッチバックエッチングにより除去し図20、ヒ素Asをイオン注入している図21。一方、絶縁膜CPの形成およびエッチバックを行わない比較例においては、図22に示すように、ゲート電極GEの高さとサイドウォール膜SWの高さとがほぼ同じであるため、図23に示すように、ゲート電極GEの上部がヒ素Asのイオン注入により横方向に膨張する。その結果、図24に示すように、シリサイド層11またはゲート電極GEとプラグ14との距離白抜き矢印部参照が小さくなり、ゲート電極GEとプラグ14間での短絡ショートの要因となる。なお、前述の図17等においては、図面を見やすくするためゲート電極GEとプラグ14との間を大きく表示してあるが、素子の微細化に伴い、ゲート電極GEとプラグ14が小さくなる傾向にあり、実際には、図24に示すように、サイドウォール膜SWとプラグ14とが近接し、また、平面パターンが重なるような配置となることが多い。本発明者の検討によれば、かかる課題ゲート電極とプラグ間のショートマージンの低下は、nチャネル型MISFETで顕著に確認された。図25は、nチャネル型MISFETの断面写真である。図26は、pチャネル型MISFETの断面写真である。図25のnチャネル型MISFETにおいては、ゲート電極上のシリサイド層が横方向に張り出している。これに対し、図26のpチャネル型MISFETにおいては、シリサイド層の横方向の張り出し突き出しは少ない。上記現象について、発明者がさらに検討したところ、nチャネル型MISFETのゲート電極ソース、ドレイン領域に打ち込まれるイオン種が要因ではないかとの結論に到った。図27は、nチャネル型MISFETのゲート電極にリンPを打ち込んだ場合の断面写真左およびその模写図右である。図28は、nチャネル型MISFETのゲート電極にヒ素AsおよびリンPを打ち込んだ場合の断面写真左およびその模写図右である。イオン注入条件としては、図27は、リンPを8keVのエネルギー、4.0×1015/cm2の条件でイオン注入した場合を示し、また、図28は、ヒ素Asを10keVのエネルギー、8.0×1015/cm2の条件で、リンPを10keVのエネルギー、5.0×1013/cm2の条件でイオン注入した場合を示す。図27に示すように、ゲート電極にリンPのみを打ち込んだ場合は、シリサイド層の横方向の張り出しは少ない。図28に示すように、ゲート電極にヒ素AsおよびリンPを打ち込んだ場合は、シリサイド層の横方向の張り出しが大きいことが分かった矢印部参照。これは、比較的原子量が大きいヒ素Asの注入ダメージによるものではないかと考察される。これにより、ヒ素Asのイオン注入により、ゲート電極の上部が、横方向に張り出すようにゲート電極形状が変形し、さらに、この後のシリサイド化反応に伴う堆積膨張により、ゲート電極の上部のシリサイド層がさらに横方向に張り出すことが分かった。このように、ゲート電極の上部およびシリサイド層の横方向の張り出しが大きくなると、ゲート電極シリサイド層含むとプラグとの距離が小さくなり、耐圧の劣化や短絡が生じ不良の要因となる図24参照。さらに、素子の微細化に伴い、ゲート電極シリサイド層含むとプラグとの距離は縮小傾向にあり、素子の微細化が進むほど、上記横方向の張り出しの問題解決が重要となる。これに対し、本実施の形態においては、前述したように、ゲート電極GE1上にあらかじめ絶縁膜キャップ絶縁膜、上部絶縁膜CPを形成し、この絶縁膜CPを除去することにより、ゲート電極GE1上に、凹部を形成し、この凹部の側壁にサイドウォール膜SWを配置したので、ヒ素Asのイオン注入により、ゲート電極GE1の上部が張り出す領域をこの凹部内に確保し、さらに、サイドウォール膜SWよりなる凹部の側壁で、ゲート電極GE1の上部の横方向への張り出しを抑制することができる。よって、ゲート電極GE1とプラグ14との距離ショートマージンを確保することができ、耐圧の向上や短絡の低減などを図ることができ、装置特性を向上させることができる。さらに、ゲート電極GE1の上部にシリサイド層11を形成した場合においても、このシリサイド層11とプラグ14との距離を確保することができる。また、素子の微細化により、ゲート電極シリサイド層11含むGE1とプラグ14との距離が小さくなっても、これらの距離を確保することが容易となる。なお、本実施の形態においては、pMIS形成領域1Bのゲート電極GE2上にも絶縁膜CPを形成し、この絶縁膜CPを除去することにより、ゲート電極GE2上にも凹部を形成した。しかしながら、前述したとおり、ゲート電極とプラグ間のショートマージンの低下は、nチャネル型MISFETで顕著であるため、pMIS形成領域1Bの絶縁膜CPをあらかじめ除去しておいてもよい。但し、この除去工程を省くことで、工程の短縮化やマスク露光原版数の低減を図ることができる。次いで、本実施の形態の半導体装置の構造的特徴の一例について説明する。図29および図30は、本実施の形態のnチャネル型MISFETQnの断面図である。図31および図32は、pチャネル型MISFETQpの断面図である。図29および図31は、それぞれ、シリサイド層11の形成後の断面図であり、図30および図32は、それぞれ、窒化シリコン膜12a形成後の断面図である。前述したように、ゲート電極GE1、GE2上にあらかじめ絶縁膜キャップ絶縁膜、上部絶縁膜CPを形成し、絶縁膜CPを除去する際、サイドウォール膜SW中の絶縁膜CPと同じ膜種この場合、窒化シリコン膜よりなる第2側壁膜SWbもエッチングされる図29、図30参照。よって、第2側壁膜窒化シリコン膜SWbの高さHSWbは、第1側壁膜酸化シリコン膜SWaの高さHSWaよりも低くなるHSWb<HSWa。また、nチャネル型MISFETQn図29において、絶縁膜キャップ絶縁膜、上部絶縁膜CPを除去した際のゲート電極GE1上の凹部内においては、ゲート電極シリコン膜GE1が膨張して充填され、さらに、その後のシリサイド化によりシリサイド層11が充填される。一方、pチャネル型MISFETQp図31においては、横方向の張り出しが少ない分だけ、ゲート電極シリコン膜GE2の膨張量が少なく、その後、シリサイド化しても、nチャネル型MISFETQnのゲート電極シリサイド層11含むGE1の高さHQnよりも、pチャネル型MISFETQpのゲート電極シリサイド層11含むGE2の高さHQpが小さくなることが考え得るHQn>HQp、図29、図30参照。但し、上記高さの関係はあくまで一例にすぎない。即ち、絶縁膜CP除去後にも、種々の洗浄やエッチングの処理があり、これらの処理により第1側壁膜SWa、第2側壁膜SWbがそれぞれ個別にエッチングされ得る。よって、その後の工程によっては、第1側壁膜SWaと第2側壁膜SWbとの高さの関係が逆になるということも考えられる。また、シリサイド化の条件などにより、ゲート電極シリサイド層11含むGE1、GE2の高さも変わり得るので、上記高さの関係が、最終的なMISFETQn、Qpの断面形状として必ず表れるわけではない。実施の形態2本実施の形態の半導体装置の製造工程を図面を参照して説明する。図33~図40は、本実施の形態の半導体装置の製造工程を示す要部断面図である。まず、上記実施の形態1と同様に、nMIS形成領域1Aの半導体基板1中にチャネルドープ層図示せずを形成し、さらに、p型ウエルp型半導体領域PWを形成する。また、pMIS形成領域1Bの半導体基板1中にチャネルドープ層図示せずを形成し、さらに、n型ウエルn型半導体領域NWを形成する。これまでの工程については、実施の形態の図1~図3が参照される。次いで、半導体基板1の表面を清浄化洗浄した後、実施の形態1と同様に、ゲート絶縁膜用の絶縁膜5を形成し、半導体基板1の主面全面上すなわちnMIS形成領域1AおよびpMIS形成領域1Bの絶縁膜5上を含むに、導電性膜として、シリコン膜6を形成する。次いで、nMIS形成領域1Aのシリコン膜6を低抵抗のn型半導体膜ドープトポリシリコン膜とし、pMIS形成領域1Bのシリコン膜を低抵抗のp型半導体膜ドープトポリシリコン膜とする図4参照。但し、本実施の形態においては、シリコン膜6上に、絶縁膜キャップ絶縁膜、上部絶縁膜、窒化シリコン膜CPを形成せず、図33に示すように、シリコン膜6のパターニングにより、ゲート電極GE1、GE2を形成する。次いで、ゲート電極GE1、GE2の側壁上に、例えば、酸化シリコン膜などからなるオフセットスペーサ側壁膜、側壁スペーサOFSを形成する。オフセットスペーサOFSは、実施の形態1と同様に形成することができる。次いで、実施の形態1と同様に、nMIS形成領域1Aを開口したフォトレジスト膜をマスクにゲート電極GE1の両側の領域に、リンPまたはヒ素Asなどのn型の不純物をイオン注入することにより、一対のエクステンション領域第1半導体領域、ソースドレインエクステンション領域、n-型半導体領域EX1を形成する。また、実施の形態1と同様に、nMIS形成領域1Aの半導体基板1p型ウエルPWにp型不純物を傾斜イオン注入することにより、ハロー領域p型半導体領域HA1を形成する。次いで、実施の形態1と同様に、pMIS形成領域1Bを開口したフォトレジスト膜をマスクにゲート電極GE2の両側の領域に、ホウ素Bなどのp型の不純物をイオン注入することにより、一対のエクステンション領域第1半導体領域、ソースドレインエクステンション領域、p-型半導体領域EX2を形成する。また、実施の形態1と同様に、pMIS形成領域1Bの半導体基板1n型ウエルNWにn型不純物を傾斜イオン注入することにより、ハロー領域n型半導体領域HA2を形成する。次いで、アッシングなどにより上記フォトレジスト膜を除去した後、ゲート電極GE1、GE2上を含む半導体基板1上に、絶縁膜側壁絶縁膜として、例えば酸化シリコン膜とその上部の窒化シリコン膜との積層膜をCVD法などにより形成する。次いで、図34に示すように、上記積層膜をRIE法などにより異方性エッチングすることによってサイドウォール膜側壁膜、側壁絶縁膜、サイドウォールスペーサSWを形成する。このサイドウォール膜SWは、下層の酸化シリコン膜よりなる第1側壁膜SWaと、窒化シリコン膜よりなる第2側壁膜SWbとを有する。なお、ここでは、のサイドウォール膜SWを、下層に位置する酸化シリコン膜とその上層の窒化シリコン膜との積層膜で構成したが、いずれかの絶縁膜よりなる単層膜でサイドウォール膜SWを構成してもよい。また、ここでは、のサイドウォール膜SWを、下層に位置する酸化シリコン膜Oとその上層の窒化シリコン膜Nとの積層膜、即ち、ON構成としたが、さらに、酸化シリコン膜Oを積層し、ONO構成としてもよい。この他、ONON構成やONONON構成としてもよい。次いで、図35に示すように、ゲート電極GE1、GE2およびサイドウォール膜SW上を含む半導体基板1上に、スルー絶縁膜F5として、例えば、酸化シリコン膜をCVD法などで堆積する。なお、酸化シリコン膜に代えて窒化シリコン膜を用いてもよい。また、これらの絶縁膜の積層膜をスルー絶縁膜F5として用いてもよい。次いで、nMIS形成領域1Aを開口したフォトレジスト膜PR3aを形成し、これをマスクに、nMIS形成領域1Aの半導体基板1p型ウエルPWのゲート電極GE1およびサイドウォール膜SWの両側の領域に、スルー絶縁膜F5を介して、リンPまたはヒ素Asなどのn型の不純物をイオン注入IM4aすることにより、一対のn型半導体領域SD1ソース、ドレインを形成する。例えば、ゲート電極GE1およびサイドウォール膜SWの両側の領域に、ヒ素Asをイオン注入した後、リンPをイオン注入する。ヒ素Asは、例えば、20keVのエネルギー、4.0×1015/cm2の条件でイオン注入する。また、リンPは、例えば、20keVのエネルギー、5.0×1013/cm2の条件でイオン注入する。なお、本実施の形態においては、スルー絶縁膜F5を介して、イオン注入を行っているため、注入エネルギーを実施の形態1の場合10keVより大きく例えば、20keVとしてある。このn型半導体領域SD1の深さ接合深さは、エクステンション領域EX1の深さ接合深さよりも深い。また、n型半導体領域第2半導体領域SD1とエクステンション領域第1半導体領域EX1とは同じ導電型であるが、n型半導体領域SD1は、エクステンション領域EX1よりも、不純物濃度n型不純物濃度が高い。また、このイオン注入IM4aにより、ゲート電極GE1中にもn型の不純物リンおよびヒ素が注入される。前述したように、nMIS形成領域1Aのシリコン膜6には、n型の不純物が注入されているが、その後の処理特に、熱処理などにより、不純物の揮発拡散などによる不純物濃度の低下が生じ得る。そこで、上記イオン注入IM4aにより、再度、ゲート電極GE1中にn型の不純物リンおよびヒ素を注入することで、ゲート電極GE1中のn型の不純物を補償することができる。次いで、アッシングなどにより上記フォトレジスト膜PR3aを除去した後、図36に示すように、pMIS形成領域1Bを開口したフォトレジスト膜PR3bを形成し、これをマスクに、pMIS形成領域1Bの半導体基板1n型ウエルNWのゲート電極GE2およびサイドウォール膜SWの両側の領域に、スルー絶縁膜F5を介して、ホウ素Bなどのp型の不純物をイオン注入IM4bすることにより、一対のp型半導体領域SD2ソース、ドレインを形成する。例えば、20keVのエネルギー、1.0×1015/cm2の条件でGeをイオン注入した後、例えば、1.4keVのエネルギー、4.0×1015/cm2の条件でBをイオン注入する。このp型半導体領域SD2の深さ接合深さは、エクステンション領域EX2の深さ接合深さよりも深い。また、p型半導体領域第2半導体領域SD2とエクステンション領域第1半導体領域EX2とは同じ導電型であるが、p型半導体領域SD2は、エクステンション領域EX2よりも、不純物濃度p型不純物濃度が高い。また、このイオン注入IM4bにより、ゲート電極GE2中にもp型の不純物が注入され、ゲート電極GE2中のp型の不純物を補償することができる。なお、他の形態として、先にpMIS形成領域1Bにp型半導体領域SD2を形成してから、nMIS形成領域1Aにn型半導体領域SD1を形成してもよい。以上の工程により、nチャネル型MISFETQnのLDD構造のソース、ドレイン領域が形成される。このLDD構造のソース、ドレイン領域は、n型半導体領域不純物拡散層SD1およびエクステンション領域n-型半導体領域EX1よりなる。また、pチャネル型MISFETQpのLDD構造のソース、ドレイン領域が形成される。このLDD構造のソース、ドレイン領域は、p型半導体領域不純物拡散層SD2およびエクステンション領域p-型半導体領域EX2よりなる。次いで、アッシングなどにより上記フォトレジスト膜PR3bを除去し、例えば、熱燐酸などを用いたウエットエッチングによりスルー絶縁膜F5も除去する。次いで、これまでのイオン注入で導入した不純物の活性化のためのアニール処理熱処理を行う。このアニール処理は、例えば1050°C程度のフラッシュランプアニール処理にて行うことができる。次いで、実施の形態1と同様に、歪み印加技術ストレスメモライゼーション技術;SMTを用いてMISFETの特性を向上させた後図15参照、ゲート電極GE1、GE2、n型半導体領域SD1およびp型半導体領域SD2の露出面上に、シリサイド層11を形成する図16、図17参照。さらに、この後、実施の形態1と同様に、絶縁膜層間絶縁膜12を形成し、その内部のコンタクトホール13内にプラグ14を形成した後、その上部の配線溝用の絶縁膜15中に配線M1を形成する図37。その後、デュアルダマシン法などにより2層目の配線を形成するが、ここでは、2層目以降の配線およびその形成工程の説明は省略する。また、他の形態として、このスルー絶縁膜F5を残存させ、歪み印加技術用の絶縁膜窒化シリコン膜として用いてもよい。即ち、スルー絶縁膜F5を残存させた状態で、応力印加膜として利用し、実施の形態1で説明したように、熱処理を施す。例えば、1000°Cのスパイクアニールの後、1230°Cのレーザーアニールを施す。次いで、例えば、熱燐酸などを用いたウエットエッチングにより、スルー絶縁膜F5を除去するが、この際、その後のシリサイド化工程において、このシリサイド層11を形成する必要がない箇所例えば、高抵抗素子などには、上記スルー絶縁膜F5をマスクシリサイド化阻止マスクとして残存させてもよい。以上のようにして、本実施の形態の半導体装置が製造される。ここで、本実施の形態においては、ゲート電極GE1上にスルー絶縁膜F5を形成し、このスルー絶縁膜F5を介して、ヒ素Asをイオン注入したので、実施の形態1において詳細に説明したヒ素Asのイオン注入によるゲート電極GE1の体積膨張、特に、横方向への膨らみを低減することができる。その結果、ヒ素Asのイオン注入によるゲート電極GE1の上部の横方向への膨らみを低減でき、ゲート電極シリサイド層11含むGE1とプラグ14との距離を確保することができる。図38~図40に、本実施の形態の半導体装置の製造工程におけるnMIS形成領域1Aの部分拡大図を示す。図38~図40に示すように、本実施の形態においては、本実施の形態においては、ゲート電極GE1の側壁にSWを形成した後図38、図39に示すように、ゲート電極のGE1上部にスルー絶縁膜F5を形成し、このスルー絶縁膜F5を介してヒ素Asをイオン注入している図40。よって、打ち込まれるイオン、特に、ヒ素Asのイオン注入により、ゲート電極GE1の上部が横方向に張り出すことを、このスルー絶縁膜F5の応力により抑制することができる。よって、ゲート電極GE1とプラグ14との距離ショートマージンを確保することができ、耐圧の向上や短絡の低減などを図ることができ、装置特性を向上させることができる。さらに、ゲート電極GE1の上部にシリサイド層11を形成した場合においても、このシリサイド層11とプラグ14との距離を確保することができる。また、素子の微細化により、ゲート電極シリサイド層11含むGE1とプラグ14との距離が小さくなっても、これらの距離を確保することが容易となる。なお、本実施の形態においては、スルー絶縁膜F5をpMIS形成領域1Bにも形成し、スルー絶縁膜F5を介して、p型の不純物をイオン注入IM4bしたが、前述したとおり、ゲート電極とプラグ間のショートマージンの低下は、nチャネル型MISFETで顕著であるため、pMIS形成領域1Bのスルー絶縁膜F5を除去してもよい。但し、この除去工程を省くことで、工程の短縮化やマスク露光原版数の低減を図ることができる。実施の形態3本実施の形態の半導体装置の製造工程を図面を参照して説明する。図41~図49は、本実施の形態の半導体装置の製造工程を示す要部断面図である。まず、上記実施の形態1と同様に、nMIS形成領域1Aの半導体基板1中にチャネルドープ層図示せずを形成し、さらに、p型ウエルp型半導体領域PWを形成する。また、pMIS形成領域1Bの半導体基板1中にチャネルドープ層図示せずを形成し、さらに、n型ウエルn型半導体領域NWを形成する。これまでの工程については、実施の形態の図1~図3が参照される。次いで、半導体基板1の表面を清浄化洗浄した後、実施の形態1と同様に、ゲート絶縁膜用の絶縁膜5を形成し、半導体基板1の主面全面上すなわちnMIS形成領域1AおよびpMIS形成領域1Bの絶縁膜5上を含むに、導電性膜として、シリコン膜6を形成する。次いで、nMIS形成領域1Aのシリコン膜6を低抵抗のn型半導体膜ドープトポリシリコン膜とし、pMIS形成領域1Bのシリコン膜を低抵抗のp型半導体膜ドープトポリシリコン膜とする図4参照。但し、本実施の形態においては、シリコン膜6上に、絶縁膜キャップ絶縁膜、上部絶縁膜、窒化シリコン膜CPを形成せず、図41に示すように、シリコン膜6のパターニングにより、ゲート電極GE1、GE2を形成する。次いで、ゲート電極GE1、GE2の側壁上に、例えば、酸化シリコン膜などからなるオフセットスペーサ側壁膜、側壁スペーサOFSを形成する。オフセットスペーサOFSは、実施の形態1と同様に形成することができる。次いで、実施の形態1と同様に、nMIS形成領域1Aを開口したフォトレジスト膜をマスクにゲート電極GE1の両側の領域に、リンPまたはヒ素Asなどのn型の不純物をイオン注入することにより、一対のエクステンション領域第1半導体領域、ソースドレインエクステンション領域、n-型半導体領域EX1を形成する。また、実施の形態1と同様に、nMIS形成領域1Aの半導体基板1p型ウエルPWにp型不純物を傾斜イオン注入することにより、ハロー領域p型半導体領域HA1を形成する。次いで、実施の形態1と同様に、pMIS形成領域1Bを開口したフォトレジスト膜をマスクにゲート電極GE2の両側の領域に、ホウ素Bなどのp型の不純物をイオン注入することにより、一対のエクステンション領域第1半導体領域、ソースドレインエクステンション領域、p-型半導体領域EX2を形成する。また、実施の形態1と同様に、pMIS形成領域1Bの半導体基板1n型ウエルNWにn型不純物を傾斜イオン注入することにより、ハロー領域n型半導体領域HA2を形成する。次いで、アッシングなどにより上記フォトレジスト膜を除去した後、ゲート電極GE1、GE2上を含む半導体基板1上に、絶縁膜側壁絶縁膜として、例えば酸化シリコン膜とその上部の窒化シリコン膜との積層膜をCVD法などにより形成する。次いで、図42に示すように、上記積層膜をRIE法などにより異方性エッチングすることによってサイドウォール膜側壁膜、側壁絶縁膜、サイドウォールスペーサSWを形成する。このサイドウォール膜SWは、下層の酸化シリコン膜よりなる第1側壁膜SWaと、窒化シリコン膜よりなる第2側壁膜SWbとを有する。なお、ここでは、のサイドウォール膜SWを、下層に位置する酸化シリコン膜とその上層の窒化シリコン膜との積層膜で構成したが、いずれかの絶縁膜よりなる単層膜でサイドウォール膜SWを構成してもよい。また、ここでは、のサイドウォール膜SWを、下層に位置する酸化シリコン膜Oとその上層の窒化シリコン膜Nとの積層膜、即ち、ON構成としたが、さらに、酸化シリコン膜Oを積層し、ONO構成としてもよい。この他、ONON構成やONONON構成としてもよい。次いで、図43に示すように、nMIS形成領域1Aを開口したフォトレジスト膜PR3aを形成し、これをマスクに、nMIS形成領域1Aの半導体基板1p型ウエルPWのゲート電極GE1およびサイドウォール膜SWの両側の領域に、リンPまたはヒ素Asなどのn型の不純物をイオン注入IM4aすることにより、一対のn型半導体領域SD1ソース、ドレインを形成する。例えば、ゲート電極GE1およびサイドウォール膜SWの両側の領域に、ヒ素Asをイオン注入した後、リンPをイオン注入する。ヒ素Asは、例えば、10keVのエネルギー、4.0×1015/cm2の条件でイオン注入する。また、リンPは、例えば、10keVのエネルギー、5.0×1013/cm2の条件でイオン注入する。このイオン注入IM4aの際、ゲート電極GE1およびその側壁上のサイドウォール膜SWもマスクイオン注入阻止マスクとして機能するので、n型半導体領域SD1は、ゲート電極GE1の側壁上のサイドウォール膜SWの側壁に整合して形成される。n型半導体領域SD1の深さ接合深さは、エクステンション領域EX1の深さ接合深さよりも深い。また、n型半導体領域第2半導体領域SD1とエクステンション領域第1半導体領域EX1とは同じ導電型であるが、n型半導体領域SD1は、エクステンション領域EX1よりも、不純物濃度n型不純物濃度が高い。また、このイオン注入IM4aにより、ゲート電極GE1中にもn型の不純物リンおよびヒ素が注入される。前述したように、nMIS形成領域1Aのシリコン膜6には、n型の不純物が注入されているが、その後の処理特に、熱処理などにより、不純物の揮発拡散などによる不純物濃度の低下が生じ得る。そこで、上記イオン注入IM4aにより、再度、ゲート電極GE1中にn型の不純物リンおよびヒ素を注入することで、ゲート電極GE1中のn型の不純物を補償することができる。ここで、実施の形態1で詳細に説明したように、ゲート電極にヒ素Asを打ち込んだ場合は、ゲート電極の上部が、縦方向および横方向に張り出す図27等参照。そこで、本実施の形態においては、図44に示すように、nMIS形成領域1Aのゲート電極シリコン膜6GE1の上部をエッチバックすることにより、縦方向および横方向の張り出したゲート電極シリコン膜6の部分を除去する。具体的には、nMIS形成領域1Aを開口したフォトレジスト膜PR3aをマスクに、ゲート電極シリコン膜6GE1の上部を、ドライエッチングスライトエッチングする。これにより、ゲート電極の上部の、縦方向および横方向の張り出しがエッチングにより除去される図45。エッチバック量は、例えば、5~15nm程度である。また、不純物が注入されたシリコン膜は、半導体基板に対してエッチングレートが大きいため、半導体基板に対するダメージが少なく、ゲート電極の上部の張り出し領域をドライエッチングすることができる。次いで、アッシングなどにより上記フォトレジスト膜PR3aを除去した後、図45に示すように、pMIS形成領域1Bを開口したフォトレジスト膜PR3bを形成し、これをマスクに、pMIS形成領域1Bの半導体基板1n型ウエルNWのゲート電極GE2およびサイドウォール膜SWの両側の領域に、ホウ素Bなどのp型の不純物をイオン注入IM4bすることにより、一対のp型半導体領域SD2ソース、ドレインを形成する。例えば、10keVのエネルギー、1.0×1015/cm2の条件でGeをイオン注入した後、例えば、1.4keVのエネルギー、4.0×1015/cm2の条件でBをイオン注入する。このp型半導体領域SD2は、ゲート電極GE2の側壁上のサイドウォール膜SWの側壁に整合して形成される。p型半導体領域SD2の深さ接合深さは、エクステンション領域EX2の深さ接合深さよりも深い。また、p型半導体領域第2半導体領域SD2とエクステンション領域第1半導体領域EX2とは同じ導電型であるが、p型半導体領域SD2は、エクステンション領域EX2よりも、不純物濃度p型不純物濃度が高い。また、このイオン注入IM4bにより、ゲート電極GE2中にもp型の不純物が注入され、ゲート電極GE2中のp型の不純物を補償することができる。なお、他の形態として、先にpMIS形成領域1Bにp型半導体領域SD2を形成してから、nMIS形成領域1Aにn型半導体領域SD1を形成してもよい。以上の工程により、nチャネル型MISFETQnのLDD構造のソース、ドレイン領域が形成される。このLDD構造のソース、ドレイン領域は、n型半導体領域不純物拡散層SD1およびエクステンション領域n-型半導体領域EX1よりなる。また、pチャネル型MISFETQpのLDD構造のソース、ドレイン領域が形成される。このLDD構造のソース、ドレイン領域は、p型半導体領域不純物拡散層SD2およびエクステンション領域p-型半導体領域EX2よりなる。次いで、アッシングなどにより上記フォトレジスト膜PR3bを除去する。次いで、これまでのイオン注入で導入した不純物の活性化のためのアニール処理熱処理を行う。このアニール処理は、例えば1050°C程度のフラッシュランプアニール処理にて行うことができる。次いで、実施の形態1と同様に、歪み印加技術ストレスメモライゼーション技術;SMTを用いてMISFETの特性を向上させた後図15参照、ゲート電極GE1、GE2、n型半導体領域SD1およびp型半導体領域SD2の露出面上に、シリサイド層11を形成する図16、図17参照。さらに、この後、実施の形態1と同様に、絶縁膜層間絶縁膜12を形成し、その内部のコンタクトホール13内にプラグ14を形成した後、その上部の配線溝用の絶縁膜15中に配線M1を形成する図46。その後、デュアルダマシン法により2層目の配線を形成するが、ここでは図示およびその説明は省略する。以上のようにして、本実施の形態の半導体装置が製造される。図47~図49に、本実施の形態の半導体装置の製造工程におけるnMIS形成領域1Aの部分拡大図を示す。図47~図49に示すように、本実施の形態においては、ゲート電極GE1の側壁にSWを形成した後図47、図48に示すように、ゲート電極GE1およびサイドウォール膜SWの両側の領域に、ヒ素As等をイオン注入し、nMIS形成領域1Aのゲート電極シリコン膜6GE1の上部をエッチバックする図49。これにより、ゲート電極GE1とプラグ14との距離ショートマージンを確保することができ、耐圧の向上や短絡の低減などを図ることができ、装置特性を向上させることができる。さらに、ゲート電極GE1の上部にシリサイド層11を形成した場合においても、このシリサイド層11とプラグ14との距離を確保することができる。また、素子の微細化により、ゲート電極シリサイド層11含むGE1とプラグ14との距離が小さくなっても、これらの距離を確保することが容易となる。なお、本実施の形態においては、nMIS形成領域1Aにおいて、ヒ素Asをイオン注入した直後に、ゲート電極シリコン膜6GE1の上部のエッチバックを行ったが、エッチバック工程は、このタイミングに限られるものではない。例えば、pMIS形成領域1Bに、p型半導体領域SD2ソース、ドレインを形成した後、nMIS形成領域1Aのゲート電極シリコン膜6GE1の上部のみのエッチバックを行ってもよい。但し、この場合、エッチバック用のフォトレジスト膜を再度形成する必要がある。即ち、本実施の形態においては、n型半導体領域SD1ソース、ドレインの形成用のフォトレジスト膜PR3aを利用してエッチバックを行うことができ図43、図44参照、工程の短縮化やマスク露光原版数の低減を図ることができる。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。"