第1導電型の半導体基板10と、前記半導体基板10のうちの一面10a側に形成された第2導電型のベース層11と、前記ベース層11を貫通して前記半導体基板10に達するように形成されることにより前記ベース層11を複数に分離し、一方向を長手方向として延設されたトレンチ12と、複数に分離された前記ベース層11の一部に形成され、当該ベース層11内において前記トレンチ12の側面に接するように形成された第1導電型のエミッタ領域14と、前記トレンチ12の表面に形成されたゲート絶縁膜16と、前記トレンチ12内において、前記ゲート絶縁膜16の上に形成されたゲート電極17と、前記エミッタ領域14に電気的に接続されたエミッタ電極21と、前記半導体基板10に形成された第2導電型のコレクタ層23と、前記コレクタ層23の上に形成されたコレクタ電極24と、を備え、前記ベース層11は、前記トレンチ12によって複数に分離され、前記複数のベース層11のうち、前記エミッタ領域14が形成されたものがチャネル層13として機能すると共に、前記エミッタ領域14が形成されていないものがフロート層18として機能する絶縁ゲート型半導体装置であって、前記エミッタ電極21は、前記エミッタ領域14と前記フロート層18との両方に電気的に接続されており、前記フロート層18とされるベース層11の不純物濃度は、前記チャネル層13とされるベース層11の不純物濃度よりも低くなっており、前記フロート層18は、前記半導体基板10の一面10aを基準とした所定の深さのところに前記半導体基板10の一面10aから離間して形成されていると共に、少なくとも一部が前記ゲート絶縁膜16と離間している第1導電型のホールストッパー層19を備えていることを特徴とする絶縁ゲート型半導体装置。前記エミッタ電極21と前記コレクタ電極24との間において前記チャネル層13に電流が流れる部分がIGBTとして動作する一方、前記エミッタ電極21と前記コレクタ電極24との間において前記ゲート絶縁膜16と前記ホールストッパー層19との間に位置する前記フロート層18の一部をチャネルとするディプレッション型のMOSFETとして動作するようになっており、前記MOSFETの閾値電圧Vt2が前記IGBTの閾値電圧Vt1よりも高いことを特徴とする請求項1に記載の絶縁ゲート型半導体装置。前記チャネル層13と前記フロート層18とは所定の配置順で繰り返し配置されていることを特徴とする請求項1または2に記載の絶縁ゲート型半導体装置。前記トレンチ12の側面に形成されたゲート絶縁膜16の厚みにおいて、前記フロート層18に接触すると共に前記ホールストッパー層19と離間している前記ゲート絶縁膜16の厚みは、前記チャネル層13において前記トレンチ12の側面を介して前記エミッタ領域14に接触しているゲート絶縁膜16の厚みよりも厚いことを特徴とする請求項1ないし3のいずれか1つに記載の絶縁ゲート型半導体装置。前記チャネル層13と前記フロート層18とが交互に繰り返し配置されるように前記トレンチ12が形成されていることで、1つのフロート層18が一方のチャネル層13と他方のチャネル層13との間に位置しており、前記ホールストッパー層19は、前記一方のチャネル層13と前記フロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16と、前記他方のチャネル層13と前記フロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16と、の両方と離間しており、前記一方のチャネル層13と前記フロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16および前記他方のチャネル層13と前記フロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16の各ゲート絶縁膜16のうち前記フロート層18側に位置する部分の厚みが、前記チャネル層13側に位置する部分の厚みよりも厚いことを特徴とする請求項1ないし4のいずれか1つに記載の絶縁ゲート型半導体装置。2つのフロート層18が隣同士に配置され、これら2つのフロート層18が2つのチャネル層13で挟まれるように前記トレンチ12が形成されており、前記2つのフロート層18にそれぞれ備えられたホールストッパー層19は、前記フロート層18と前記チャネル層13とを分離するトレンチ12の側面に形成されたゲート絶縁膜16に接触すると共に、前記2つのフロート層18を分離するトレンチ12の側面に形成されたゲート絶縁膜16とそれぞれ離間しており、前記2つのフロート層18を分離するトレンチ12の側面に形成されたゲート絶縁膜16の厚みが、前記フロート層18と前記チャネル層13とを分離するトレンチ12の側面に形成されたゲート絶縁膜16の厚みよりも厚いことを特徴とする請求項1ないし4のいずれか1つに記載の絶縁ゲート型半導体装置。前記2つのフロート層18の間にさらに別のフロート層18が挟まれるように前記トレンチ12が形成されており、前記別のフロート層18に備えられたホールストッパー層19は、当該別のフロート層18と隣のフロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16と離間していることを特徴とする請求項6に記載の絶縁ゲート型半導体装置。前記チャネル層13と前記フロート層18とを分離するトレンチ12内に形成されたゲート電極17と、前記フロート層18と前記フロート層18とを分離するトレンチ12内に形成されたゲート電極17と、の各ゲート電極17にそれぞれ異なるゲート電圧G1、G2が印加されることを特徴とする請求項1ないし7のいずれか1つに記載の絶縁ゲート型半導体装置。前記ホールストッパー層19は、前記トレンチ12の深さ方向において、前記フロート層18のうちの前記トレンチ12の底部側に位置しており、前記ゲート絶縁膜16は、前記トレンチ12の深さ方向において、前記ホールストッパー層19が位置していると共に離間している深さのところの第1の厚みが前記トレンチ12の開口側の第2の厚みよりも厚く形成されていることを特徴とする請求項1ないし3のいずれか1つに記載の絶縁ゲート型半導体装置。前記チャネル層13と前記フロート層18とが交互に繰り返し配置されるように前記トレンチ12が形成されていることで、1つのフロート層18が一方のチャネル層13と他方のチャネル層13との間に位置しており、前記ホールストッパー層19は、前記一方のチャネル層13と前記フロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16と、前記他方のチャネル層13と前記フロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16と、の両方と離間していることを特徴とする請求項9に記載の絶縁ゲート型半導体装置。前記チャネル層13は、前記半導体基板10の一面10aを基準として前記半導体基板10の一面10aから離間していると共に前記第1の厚みのゲート絶縁膜16の深さのところに当該第1の厚みのゲート絶縁膜16から少なくとも一部離間して形成された第1導電型のホールストッパー層19を備えていることを特徴とする請求項10に記載の絶縁ゲート型半導体装置。前記トレンチ12の深さ方向における前記チャネル層13の深さは、前記フロート層18よりも浅く、かつ、前記第2の厚みのゲート絶縁膜16の深さのところに形成されていることを特徴とする請求項9または10に記載の絶縁ゲート型半導体装置。2つのフロート層18が隣同士に配置され、これら2つのフロート層18が2つのチャネル層13で挟まれるように前記トレンチ12が形成されており、前記2つのフロート層18にそれぞれ備えられたホールストッパー層19は、前記フロート層18と前記チャネル層13とを分離するトレンチ12の側面に形成された前記第2の厚みのゲート絶縁膜16に接触すると共に、前記2つのフロート層18を分離するトレンチ12の側面に形成された前記第1の厚みのゲート絶縁膜16とそれぞれ離間していることを特徴とする請求項9に記載の絶縁ゲート型半導体装置。前記チャネル層13は、前記半導体基板10の一面10aを基準として前記半導体基板10の一面10aから離間していると共に前記第1の厚みのゲート絶縁膜16の深さのところに当該第1の厚みのゲート絶縁膜16から離間して形成された第1導電型のホールストッパー層19を備えており、前記フロート層18に形成されたホールストッパー層19は、前記第1の厚みのゲート絶縁膜16に接触していることを特徴とする請求項1ないし3のいずれか1つに記載の絶縁ゲート型半導体装置。前記ゲート電極17は、前記トレンチ12の底部側に位置すると共に第2導電型の半導体材料で形成された第1ゲート電極17aと、前記トレンチ12の開口側に位置すると共に前記ゲート絶縁膜16の一部を介して前記第1ゲート電極17aの上方に形成された第2ゲート電極17bと、のダブルゲート構造になっているものが含まれており、前記ホールストッパー層19は、前記トレンチ12の深さ方向において、前記第1ゲート電極17aが位置する深さのところに前記ゲート絶縁膜16から離間して形成されていることを特徴とする請求項1ないし3のいずれか1つに記載の絶縁ゲート型半導体装置。前記チャネル層13と前記フロート層18とが交互に繰り返し配置されるように前記トレンチ12が形成されていることで、1つのフロート層18が一方のチャネル層13と他方のチャネル層13との間に位置しており、前記ホールストッパー層19は、前記一方のチャネル層13と前記フロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16と、前記他方のチャネル層13と前記フロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16と、の両方と離間していることを特徴とする請求項15に記載の絶縁ゲート型半導体装置。前記ゲート電極17は、全て、前記第1ゲート電極17aおよび前記第2ゲート電極17bのダブルゲート構造になっており、前記チャネル層13と前記フロート層18とが交互に繰り返し配置されるように前記トレンチ12が形成されていることで、1つのフロート層18が一方のチャネル層13と他方のチャネル層13との間に位置しており、前記ホールストッパー層19は、前記第2ゲート電極17bが位置する深さのところに形成され、前記一方のチャネル層13と前記フロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16と、前記他方のチャネル層13と前記フロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16と、の両方に接触していることを特徴とする請求項15に記載の絶縁ゲート型半導体装置。前記チャネル層13は、前記半導体基板10の一面10aを基準として前記半導体基板10の一面10aから離間していると共に前記第1ゲート電極17aの深さのところに形成された第1導電型のホールストッパー層19を備えていることを特徴とする請求項15ないし17のいずれか1つに記載の絶縁ゲート型半導体装置。前記ゲート電極17は、前記トレンチ12の底部側に位置すると共に第2導電型の半導体材料で形成された第1ゲート電極17aと、前記トレンチ12の開口側に位置すると共に前記ゲート絶縁膜16の一部を介して前記第1ゲート電極17aの上方に形成された第2ゲート電極17bと、のダブルゲート構造になっており、2つのフロート層18が隣同士に配置され、これら2つのフロート層18が2つのチャネル層13で挟まれるように前記トレンチ12が形成されており、前記2つのフロート層18にそれぞれ備えられたホールストッパー層19は、前記フロート層18と前記チャネル層13とを分離すると共に内部に前記第2ゲート電極17bのみが設けられたトレンチ12の側面に形成された前記ゲート絶縁膜16に接触し、前記2つのフロート層18を分離すると共に内部に前記第1ゲート電極17aおよび前記第2ゲート電極17bの両方が設けられたトレンチ12の側面に形成された前記ゲート絶縁膜16とそれぞれ離間していることを特徴とする請求項1ないし3のいずれか1つに記載の絶縁ゲート型半導体装置。2つのフロート層18が隣同士に配置され、これら2つのフロート層18が2つのチャネル層13で挟まれるように前記トレンチ12が形成されており、前記2つのフロート層18にそれぞれ備えられたホールストッパー層19は、前記フロート層18と前記チャネル層13とを分離するトレンチ12の側面に形成された前記ゲート絶縁膜16と、前記2つのフロート層18を分離するトレンチ12の側面に形成された前記ゲート絶縁膜16と、の両方に接触しており、前記2つのフロート層18を分離するトレンチ12の内部に形成されたゲート電極17は、マイナスのバイアスおよびエミッタ電極の電位を印加できるようになっていることを特徴とする請求項1ないし3のいずれか1つに記載の絶縁ゲート型半導体装置。前記フロート層18の表層部には前記フロート層18よりも不純物濃度が高い第2導電型のコンタクト層27が形成されており、前記コンタクト層27は前記エミッタ電極21に電気的に接続されていることを特徴とする請求項1ないし20のいずれか1つに記載の絶縁ゲート型半導体装置。第1導電型の半導体基板10と、前記半導体基板10のうちの一面10a側に形成されると共にチャネルとして機能する第2導電型のベース層11と、前記ベース層11を貫通して前記半導体基板10に達するように形成されることにより前記ベース層11を複数に分離し、一方向を長手方向として延設されたトレンチ12と、複数に分離された前記ベース層11の一部に形成され、当該ベース層11内において前記トレンチ12の側面に接するように形成された第1導電型のエミッタ領域14と、前記トレンチ12の表面に形成されたゲート絶縁膜16と、前記トレンチ12内において、前記ゲート絶縁膜16の上に形成されたゲート電極17と、前記エミッタ領域14に電気的に接続されたエミッタ電極21と、前記半導体基板10に形成された第2導電型のコレクタ層23と、前記コレクタ層23の上に形成されたコレクタ電極24と、を備えた絶縁ゲート型半導体装置であって、前記ベース層11は、前記半導体基板10の一面10a側に位置すると共に、前記エミッタ領域14が形成された第2導電型の上部層11aと、前記上部層11aの下に形成されていると共に、前記上部層11aよりも不純物濃度が低い第2導電型の下部層11bと、前記下部層11bに形成されていると共に前記上部層11aと前記下部層11bとの界面から所定の深さのところに位置しており、少なくとも一部が前記ゲート絶縁膜16と離間している第1導電型のホールストッパー層19と、を備えていることを特徴とする絶縁ゲート型半導体装置。第1導電型の半導体基板10と、前記半導体基板10のうちの一面10a側に形成されると共にチャネルとして機能する第2導電型のベース層11と、前記ベース層11を貫通して前記半導体基板10に達するように形成されることにより前記ベース層11を複数に分離し、一方向を長手方向として延設されたトレンチ12と、複数に分離された前記ベース層11の一部に形成され、当該ベース層11内において前記トレンチ12の側面に接するように形成された第1導電型のエミッタ領域14と、前記トレンチ12の表面に形成されたゲート絶縁膜16と、前記トレンチ12内において、前記ゲート絶縁膜16の上に形成されたゲート電極17と、前記エミッタ領域14に電気的に接続されたエミッタ電極21と、前記半導体基板10に形成された第2導電型のコレクタ層23と、前記コレクタ層23の上に形成されたコレクタ電極24と、を備えた絶縁ゲート型半導体装置であって、前記ベース層11は、前記半導体基板10の一面10a側に位置すると共に、前記エミッタ領域14が形成された第2導電型の上部層11aと、前記上部層11aの下に形成されている第1導電型の中間層11cと、前記中間層11cの下に形成されていると共に、前記中間層11cよりも不純物濃度が高くなっており、少なくとも一部が前記ゲート絶縁膜16と離間している第1導電型のホールストッパー層19と、前記ホールストッパー層19の下に形成されていると共に、前記上部層11aよりも不純物濃度が低い第2導電型の下部層11bと、を備えていることを特徴とする絶縁ゲート型半導体装置。前記エミッタ電極21と前記コレクタ電極24との間において前記ベース層11に電流が流れる部分がIGBTとして動作する一方、前記エミッタ電極21と前記コレクタ電極24との間において前記ゲート絶縁膜16と前記ホールストッパー層19との間に位置する前記ベース層11の一部をチャネルとするディプレッション型のMOSFETとして動作するようになっており、前記MOSFETの閾値電圧Vt2が前記IGBTの閾値電圧Vt1よりも高いことを特徴とする請求項22または23に記載の絶縁ゲート型半導体装置。前記ゲート絶縁膜16は、前記トレンチ12の深さ方向において、前記ホールストッパー層19が位置していると共に離間している深さのところの第1の厚みが前記トレンチ12の開口側の第2の厚みよりも厚く形成されていることを特徴とする請求項22ないし24のいずれか1つに記載の絶縁ゲート型半導体装置。隣同士に配置されたトレンチ12の一方に形成されたゲート絶縁膜16の厚みが、他方のトレンチ12に形成されたゲート絶縁膜16の厚みよりも厚くなっており、前記エミッタ領域14は、前記他方のトレンチ12に薄く形成されたゲート絶縁膜16に接触するように前記ベース層11に形成されており、前記ホールストッパー層19は、前記他方のトレンチ12に形成されたゲート絶縁膜16と接触し、前記一方のトレンチ12に形成されたゲート絶縁膜16と離間していることを特徴とする請求項22ないし24のいずれか1つに記載の絶縁ゲート型半導体装置。前記エミッタ領域14は、隣同士に配置されたトレンチ12の一方には接しておらずに他方に接触するように前記ベース層11に形成されており、前記ホールストッパー層19は、前記一方のトレンチ12に形成されたゲート絶縁膜16と、前記他方のトレンチ12に形成されたゲート絶縁膜16と、の両方に接触しており、前記2つのベース層11を分離するトレンチ12のうち前記エミッタ領域14が接していない前記一方のトレンチ12の内部に形成されたゲート電極17aは、前記他方のトレンチ12に形成されたゲート電極17bとは別電極となっていると共にマイナスのバイアスおよび前記エミッタ電極21の電位を印加できるようになっていることを特徴とする請求項22ないし24のいずれか1つに記載の絶縁ゲート型半導体装置。前記ベース層11は、当該ベース層11の表層部に、当該ベース層11よりも不純物濃度が高い第2導電型のボディ領域15を備えており、前記エミッタ領域14は、前記トレンチ12の延設方向に沿って形成されており、前記ボディ領域15は、一部が前記トレンチ12の延設方向に沿って形成されており、他の部分が前記トレンチ12の延設方向の途中で隣同士のトレンチ12の各ゲート絶縁膜16にそれぞれ接触するように前記トレンチ12の延設方向に垂直な方向に沿って形成されていると共に前記エミッタ領域14よりも深く形成されており、前記ホールストッパー層19は、前記トレンチ12の延設方向に沿って形成されていると共に、前記トレンチ12の延設方向の一方の端部が前記ボディ領域15の下方で途切れていることを特徴とする請求項22ないし27のいずれか1つに記載の絶縁ゲート型半導体装置。前記ゲート電極17は、前記トレンチ12の底部側に位置すると共に第2導電型の半導体材料で形成された第1ゲート電極17aと、前記トレンチ12の開口側に位置すると共に前記ゲート絶縁膜16の一部を介して前記第1ゲート電極17aの上方に形成された第2ゲート電極17bと、のダブルゲート構造になっているものが含まれており、前記ベース層11は、前記半導体基板10の一面10aを基準として前記第2ゲート電極17bの最も深い位置よりも浅い深さで形成されていると共に、前記トレンチ12の延設方向の途中に位置する一部が前記第1ゲート電極17aに達する深さまで形成されていることを特徴とする請求項22ないし24のいずれか1つに記載の絶縁ゲート型半導体装置。前記ゲート電極17は、全て、前記第1ゲート電極17aおよび前記第2ゲート電極17bのダブルゲート構造になっていることを特徴とする請求項29に記載の絶縁ゲート型半導体装置。前記第1ゲート電極17aには、前記第2ゲート電極17bと同電位、マイナスのバイアス、およびエミッタ電極21の電位のいずれかが印加されるようになっていることを特徴とする請求項29または30に記載の絶縁ゲート型半導体装置。前記コレクタ層23の一部が第1導電型のカソード層28とされており、前記半導体基板10の一面10aの面方向において、前記コレクタ層23が形成された領域がIGBT素子として動作する領域とされ、前記カソード層28が形成された領域がダイオード素子として動作する領域とされることを特徴とする請求項1ないし31のいずれか1つに記載の絶縁ゲート型半導体装置。前記フロート層18とされるベース層11の不純物濃度は、前記フロート層18のうち前記ホールストッパー層19よりも前記半導体基板10の一面10a側の不純物濃度が4×1017/cm3以下になっていることを特徴とする請求項1ないし32のいずれか1つに記載の絶縁ゲート型半導体装置。上記従来の技術において、ホールストッパー層の不純物濃度を高くすると、他方の半導体領域のフローティング効果が高まるため、IGBT素子のキャリア蓄積効果を高くすることができる。しかし、単純にキャリア蓄積効果だけを目的としてホールストッパー層の不純物濃度を高くすると、IGBTのサージと損失のトレードオフや耐量逆バイアス安全動作領域Reversebiassafeoperationarea;RBSOA等が悪くなってしまうという問題がある。本発明は上記点に鑑み、IGBTの耐量を確保しつつ、IGBTのスイッチングおよび導通損失の低損失化および低ノイズ化を図ることができる構造を備えた絶縁ゲート型半導体装置を提供することを目的とする。上記目的を達成するため、請求項1に記載の発明では、第1導電型の半導体基板10と、半導体基板10のうちの一面10a側に形成された第2導電型のベース層11と、ベース層11を貫通して半導体基板10に達するように形成されることによりベース層11を複数に分離し、一方向を長手方向として延設されたトレンチ12と、複数に分離されたベース層11の一部に形成され、当該ベース層11内においてトレンチ12の側面に接するように形成された第1導電型のエミッタ領域14と、を備えている。また、トレンチ12の表面に形成されたゲート絶縁膜16と、トレンチ12内において、ゲート絶縁膜16の上に形成されたゲート電極17と、エミッタ領域14に電気的に接続されたエミッタ電極21と、半導体基板10に形成された第2導電型のコレクタ層23と、コレクタ層23の上に形成されたコレクタ電極24と、を備えている。そして、ベース層11は、トレンチ12によって複数に分離され、複数のベース層11のうち、エミッタ領域14が形成されたものがチャネル層13として機能すると共に、エミッタ領域14が形成されていないものがフロート層18として機能し、以下の点を特徴としている。まず、エミッタ電極21は、エミッタ領域14とフロート層18との両方に電気的に接続されている。そして、フロート層18とされるベース層11の不純物濃度は、チャネル層13とされるベース層11の不純物濃度よりも低くなっている。また、フロート層18は、半導体基板10の一面10aを基準とした所定の深さに形成され、少なくとも一部がゲート絶縁膜16に接触していない第1導電型のホールストッパー層19を備えていることを特徴とする。このように、フロート層18にホールストッパー層19が備えられているので、IGBTのオン時にフロート層18においてゲート絶縁膜16とホールストッパー層19との隙間に反転層が形成される。これにより、反転層とホールストッパー層19とが電位の壁となって機能するため、フロート層18に流れるホールの流れを抑制してホール蓄積効果を高めることができ、ひいてはIGBTのオン電圧を低減することができる。また、フロート層18の不純物濃度がチャネル層13の不純物濃度よりも低くされているので、フロート層18に備えられたホールストッパー層19の不純物濃度を高くすることができる。したがって、ホールストッパー層19のホール蓄積効果をより高めることによりオン損失の低減ができる。以上により、ホールストッパー層19の耐圧を確保しつつ、IGBTのスイッチングおよび導通損失の低損失化およびスイッチングの低ノイズ化を図ることができる。請求項2に記載の発明では、エミッタ電極21とコレクタ電極24との間においてチャネル層13に電流が流れる部分がIGBTとして動作する一方、エミッタ電極21とコレクタ電極24との間においてゲート絶縁膜16とホールストッパー層19との間に位置するフロート層18の一部をチャネルとするディプレッション型のMOSFETとして動作するようになっており、MOSFETの閾値電圧Vt2がIGBTの閾値電圧Vt1よりも高いことを特徴とする。このように、MOSFETの閾値電圧Vt2がIGBTの閾値電圧Vt1よりも高いので、IGBTよりも先にMOSFETがオン導通する。このため、フロート層18に形成されていたゲート絶縁膜16とホールストッパー層19との隙間に形成された反転層が消滅するので、半導体基板10に蓄積されたホールをIGBTがオフする前に当該隙間を介してエミッタ電極21に抜き出すことができる。したがって、IGBTのスイッチングスピードを速くすることができ、スイッチングの低損失化およびサージの低減を図ることができる。請求項3に記載の発明のように、チャネル層13とフロート層18とは所定の配置順で繰り返し配置された構造とすることもできる。さらに、請求項4に記載の発明では、トレンチ12の側面に形成されたゲート絶縁膜16の厚みにおいて、フロート層18に接触すると共にホールストッパー層19と離間しているゲート絶縁膜16の厚みは、チャネル層13においてトレンチ12の側面を介してエミッタ領域14に接触しているゲート絶縁膜16の厚みよりも厚いことを特徴とする。このように、ホールストッパー層19と離間しているゲート絶縁膜16を厚くすることで、MOSFETの閾値電圧Vt2をIGBTの閾値電圧Vt1よりも高くすることができる。請求項5に記載の発明では、請求項1または2に記載の発明において、チャネル層13とフロート層18とが交互に繰り返し配置されるようにトレンチ12が形成されていることで、1つのフロート層18が一方のチャネル層13と他方のチャネル層13との間に位置している。また、ホールストッパー層19は、一方のチャネル層13とフロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16と、他方のチャネル層13とフロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16と、の両方と離間している。そして、一方のチャネル層13とフロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16および他方のチャネル層13とフロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16の各ゲート絶縁膜16のうちフロート層18側に位置する部分の厚みが、チャネル層13側に位置する部分の厚みよりも厚い構造とすることができる。一方、請求項6に記載の発明では、請求項1または2に記載の発明において、2つのフロート層18が隣同士に配置され、これら2つのフロート層18が2つのチャネル層13で挟まれるようにトレンチ12が形成されている。また、2つのフロート層18にそれぞれ備えられたホールストッパー層19は、フロート層18とチャネル層13とを分離するトレンチ12の側面に形成されたゲート絶縁膜16に接触すると共に、2つのフロート層18を分離するトレンチ12の側面に形成されたゲート絶縁膜16とそれぞれ離間している。そして、2つのフロート層18を分離するトレンチ12の側面に形成されたゲート絶縁膜16の厚みが、フロート層18とチャネル層13とを分離するトレンチ12の側面に形成されたゲート絶縁膜16の厚みよりも厚い構造とすることもできる。請求項7に記載の発明では、請求項6に記載の発明において、2つのフロート層18の間にさらに別のフロート層18が挟まれるようにトレンチ12が形成されており、別のフロート層18に備えられたホールストッパー層19は当該別のフロート層18と隣のフロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16と離間した構造とすることもできる。請求項8に記載の発明では、請求項6または7に記載の発明において、チャネル層13とフロート層18とを分離するトレンチ12内に形成されたゲート電極17と、フロート層18とフロート層18とを分離するトレンチ12内に形成されたゲート電極17と、の各ゲート電極17にそれぞれ異なるゲート電圧G1、G2が印加される構造とすることができる。これにより、IGBTがオフする前にMOSFETをオン導通させてキャリアをある程度排出させた後にターンオフさせることができる。また、IGBTがオンした後にMOSFETをオフ遮断させることができる。このため、IGBTの損失を低減することができる。請求項9に記載の発明では、ホールストッパー層19は、トレンチ12の深さ方向において、フロート層18のうちのトレンチ12の底部側に位置している。そして、ゲート絶縁膜16は、トレンチ12の深さ方向において、ホールストッパー層19が位置していると共に離間している深さのところの第1の厚みがトレンチ12の開口側の第2の厚みよりも厚く形成されていることを特徴とする。これにより、ホールストッパー層19が離間している第1の厚みのゲート絶縁膜16による閾値電圧よりも第2の厚みのゲート絶縁膜16による閾値電圧が高くなるので、MOSFETの閾値電圧Vt2をIGBTの閾値電圧Vt1よりも高くすることができる。請求項10に記載の発明のように、請求項9に記載の発明において、チャネル層13とフロート層18とが交互に繰り返し配置されるようにトレンチ12が形成されていることで、1つのフロート層18が一方のチャネル層13と他方のチャネル層13との間に位置しており、ホールストッパー層19は、一方のチャネル層13とフロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16と、他方のチャネル層13とフロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16と、の両方と離間している構造としても良い。請求項11に記載の発明では、チャネル層13は、半導体基板10の一面10aを基準として半導体基板10の一面10aから離間していると共に第1の厚みのゲート絶縁膜16の深さのところに当該第1の厚みのゲート絶縁膜16から少なくとも一部離間して形成された第1導電型のホールストッパー層19を備えていることを特徴とする。これによると、IGBT素子のオン動作時にチャネル層13に反転層が形成されるので、反転層とホールストッパー層19とが電位の壁となって機能する。このため、チャネル層13に流れるホールの流れを抑制してホール蓄積効果を高めることができ、ひいてはIGBTのオン電圧を低減することができる。請求項12に記載の発明では、トレンチ12の深さ方向におけるチャネル層13の深さは、フロート層18よりも浅く、かつ、第2の厚みのゲート絶縁膜16の深さのところに形成されていることを特徴とする。これによると、チャネル層13はゲート絶縁膜16が厚い第1の厚みの深さには存在しないので、第1の厚みのゲート絶縁膜16の影響を受けない。したがって、IGBT素子の閾値電圧を第2の厚みのゲート絶縁膜16のみによって規定することができる。請求項13に記載の発明のように、請求項9に記載の発明において、2つのフロート層18が隣同士に配置され、これら2つのフロート層18が2つのチャネル層13で挟まれるようにトレンチ12が形成されており、2つのフロート層18にそれぞれ備えられたホールストッパー層19は、フロート層18とチャネル層13とを分離するトレンチ12の側面に形成された第2の厚みのゲート絶縁膜16に接触すると共に、2つのフロート層18を分離するトレンチ12の側面に形成された第1の厚みのゲート絶縁膜16とそれぞれ離間している構造としても良い。また、請求項14に記載の発明のように、請求項9に記載の発明において、チャネル層13は、半導体基板10の一面10aを基準として半導体基板10の一面10aから離間していると共に第1の厚みのゲート絶縁膜16の深さのところに当該第1の厚みのゲート絶縁膜16から離間して形成された第1導電型のホールストッパー層19を備えており、フロート層18に形成されたホールストッパー層19は、第1の厚みのゲート絶縁膜16に接触している構造としても良い。請求項15に記載の発明では、ゲート電極17は、トレンチ12の底部側に位置すると共に第2導電型の半導体材料で形成された第1ゲート電極17aと、トレンチ12の開口側に位置すると共にゲート絶縁膜16の一部を介して第1ゲート電極17aの上方に形成された第2ゲート電極17bと、のダブルゲート構造になっているものが含まれている。そして、ホールストッパー層19は、トレンチ12の深さ方向において、第1ゲート電極17aが位置する深さのところにゲート絶縁膜16から離間して形成されていることを特徴とする。これにより、ゲート絶縁膜16の厚みを制御しなくても、MOSFETの閾値電圧を高くすることができる。請求項16に記載の発明のように、請求項15に記載の発明において、チャネル層13とフロート層18とが交互に繰り返し配置されるようにトレンチ12が形成されていることで、1つのフロート層18が一方のチャネル層13と他方のチャネル層13との間に位置しており、ホールストッパー層19は、一方のチャネル層13とフロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16と、他方のチャネル層13とフロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16と、の両方と離間している構造としても良い。また、請求項17に記載の発明のように、請求項15に記載の発明において、ゲート電極17は、全て、第1ゲート電極17aおよび第2ゲート電極17bのダブルゲート構造になっており、チャネル層13とフロート層18とが交互に繰り返し配置されるようにトレンチ12が形成されていることで、1つのフロート層18が一方のチャネル層13と他方のチャネル層13との間に位置しており、ホールストッパー層19は、第2ゲート電極17bが位置する深さのところに形成され、一方のチャネル層13とフロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16と、他方のチャネル層13とフロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16と、の両方に接触している構造としても良い。また、請求項18に記載の発明のように、請求項15ないし17に記載の発明において、チャネル層13は、半導体基板10の一面10aを基準として半導体基板10の一面10aから離間していると共に第1ゲート電極17aの深さのところに形成された第1導電型のホールストッパー層19を備えた構造としても良い。請求項19に記載の発明では、ゲート電極17は、トレンチ12の底部側に位置すると共に第2導電型の半導体材料で形成された第1ゲート電極17aと、トレンチ12の開口側に位置すると共にゲート絶縁膜16の一部を介して第1ゲート電極17aの上方に形成された第2ゲート電極17bと、のダブルゲート構造になっている。また、2つのフロート層18が隣同士に配置され、これら2つのフロート層18が2つのチャネル層13で挟まれるようにトレンチ12が形成されている。そして、2つのフロート層18にそれぞれ備えられたホールストッパー層19は、フロート層18とチャネル層13とを分離すると共に内部に第2ゲート電極17bのみが設けられたトレンチ12の側面に形成されたゲート絶縁膜16に接触し、2つのフロート層18を分離すると共に内部に第1ゲート電極17aおよび第2ゲート電極17bの両方が設けられたトレンチ12の側面に形成されたゲート絶縁膜16とそれぞれ離間していることを特徴とする。これによると、チャネル層13に接するゲート絶縁膜16を厚くしなくても、各フロート層18を分離するトレンチ12の内部のゲート電極17がダブルゲート構造になっているので、MOSFETの閾値電圧を高くすることができる。請求項20に記載の発明では、2つのフロート層18が隣同士に配置され、これら2つのフロート層18が2つのチャネル層13で挟まれるようにトレンチ12が形成されている。また、2つのフロート層18にそれぞれ備えられたホールストッパー層19は、フロート層18とチャネル層13とを分離するトレンチ12の側面に形成されたゲート絶縁膜16と、2つのフロート層18を分離するトレンチ12の側面に形成されたゲート絶縁膜16と、の両方に接触している。そして、2つのフロート層18を分離するトレンチ12の内部に形成されたゲート電極17は、状況に応じてマイナスのバイアスおよびエミッタ電位を印加できるようになっていることを特徴とする。これによると、ゲート絶縁膜16に接触するホールストッパー層19の一部が反転層に反転するので、ホールストッパー層19によってホールの流れが完全に止まらないようにすることができる。請求項21に記載の発明では、フロート層18の表層部にはフロート層18よりも不純物濃度が高い第2導電型のコンタクト層27が形成されている。そして、コンタクト層27はエミッタ電極21に電気的に接続されていることを特徴とする。これにより、フロート層18のエミッタ電極21に対するコンタクト抵抗を低減することができる。請求項22に記載の発明では、第1導電型の半導体基板10と、半導体基板10のうちの一面10a側に形成されると共にチャネルとして機能する第2導電型のベース層11と、ベース層11を貫通して半導体基板10に達するように形成されることによりベース層11を複数に分離し、一方向を長手方向として延設されたトレンチ12と、を備えている。また、複数に分離されたベース層11の一部に形成され、当該ベース層11内においてトレンチ12の側面に接するように形成された第1導電型のエミッタ領域14と、トレンチ12の表面に形成されたゲート絶縁膜16と、トレンチ12内において、ゲート絶縁膜16の上に形成されたゲート電極17と、を備えている。さらに、エミッタ領域14に電気的に接続されたエミッタ電極21と、半導体基板10に形成された第2導電型のコレクタ層23と、コレクタ層23の上に形成されたコレクタ電極24と、を備えた絶縁ゲート型半導体装置であって、以下の点を特徴としている。すなわち、ベース層11は、半導体基板10の一面10a側に位置すると共に、エミッタ領域14が形成された第2導電型の上部層11aと、上部層11aの下に形成されていると共に、上部層11aよりも不純物濃度が低い第2導電型の下部層11bと、を備えている。また、ベース層11は、下部層11bに形成されていると共に上部層11aと下部層11bとの界面から所定の深さのところに位置しており、少なくとも一部がゲート絶縁膜16と離間している第1導電型のホールストッパー層19を備えていることを特徴とする。一方、請求項23に記載の発明では、ベース層11は、半導体基板10の一面10a側に位置すると共に、エミッタ領域14が形成された第2導電型の上部層11aと、上部層11aの下に形成されている第1導電型の中間層11cと、を備えている。また、ベース層11は、中間層11cの下に形成されていると共に、中間層11cよりも不純物濃度が高くなっており、少なくとも一部がゲート絶縁膜16と離間している第1導電型のホールストッパー層19と、ホールストッパー層19の下に形成されていると共に、上部層11aよりも不純物濃度が低い第2導電型の下部層11bと、を備えていることを特徴とする。請求項22または請求項23によると、ベース層11に備えられたホールストッパー層19によって、IGBTのオン時にベース層11においてゲート絶縁膜16とホールストッパー層19との隙間に反転層が形成される。これにより、反転層とホールストッパー層19とが電位の壁となって機能するため、ベース層11に流れるホールの流れを抑制してホール蓄積効果を高めることができ、ひいてはIGBTのオン電圧を低減することができる。請求項24に記載の発明では、エミッタ電極21とコレクタ電極24との間においてベース層11に電流が流れる部分がIGBTとして動作する一方、エミッタ電極21とコレクタ電極24との間においてゲート絶縁膜16とホールストッパー層19との間に位置するベース層11の一部をチャネルとするディプレッション型のMOSFETとして動作するようになっており、MOSFETの閾値電圧Vt2がIGBTの閾値電圧Vt1よりも高いことを特徴とする。これにより、請求項2と同様の効果を得ることができる。請求項25に記載の発明では、ゲート絶縁膜16は、トレンチ12の深さ方向において、ホールストッパー層19が位置していると共に離間している深さのところの第1の厚みがトレンチ12の開口側の第2の厚みよりも厚く形成されていることを特徴とする。このように、ゲート絶縁膜16の厚みを制御することにより、MOSFETの閾値電圧Vt2をIGBTの閾値電圧Vt1よりも高くすることができる。請求項26に記載の発明では、隣同士に配置されたトレンチ12の一方に形成されたゲート絶縁膜16の厚みが、他方のトレンチ12に形成されたゲート絶縁膜16の厚みよりも厚くなっており、エミッタ領域14は、他方のトレンチ12に薄く形成されたゲート絶縁膜16に接触するようにベース層11に形成されている。そして、ホールストッパー層19は、他方のトレンチ12に形成されたゲート絶縁膜16と接触し、一方のトレンチ12に形成されたゲート絶縁膜16と離間していることを特徴とする。このように、エミッタ領域14を間引きした構造としても良い。請求項27に記載の発明では、エミッタ領域14は、隣同士に配置されたトレンチ12の一方には接しておらずに他方に接触するようにベース層11に形成されており、ホールストッパー層19は、一方のトレンチ12に形成されたゲート絶縁膜16と、他方のトレンチ12に形成されたゲート絶縁膜16と、の両方に接触している。そして、2つのベース層11を分離するトレンチ12のうちエミッタ領域14が接していない一方のトレンチ12の内部に形成されたゲート電極17aは、他方のトレンチ12に形成されたゲート電極17bとは別電極となっていると共にマイナスのバイアスおよびエミッタ電極21のエミッタ電位を印加できるようになっていることを特徴とする。このように、一方のトレンチ12の内部に形成されたゲート電極17にマイナスのバイアスが印加されると、一方のトレンチ12の壁面に沿ってベース層11の一部が反転層に変化するので、スイッチング時にホールストッパー層19の下部に位置する下部層11bを確実にGNDに落とすことができるので、当該下部層11bがフローティングになってしまうことを防止できる。請求項28に記載の発明では、ベース層11は、当該ベース層11の表層部に、当該ベース層11よりも不純物濃度が高い第2導電型のボディ領域15を備えており、エミッタ領域14は、トレンチ12の延設方向に沿って形成されている。そして、ボディ領域15は、一部がトレンチ12の延設方向に沿って形成されており、他の部分がトレンチ12の延設方向の途中で隣同士のトレンチ12の各ゲート絶縁膜16にそれぞれ接触するようにトレンチ12の延設方向に垂直な方向に沿って形成されていると共にエミッタ領域14よりも深く形成されている。さらに、ホールストッパー層19は、トレンチ12の延設方向に沿って形成されていると共に、トレンチ12の延設方向の一方の端部がボディ領域15の下方で途切れていることを特徴とする。これにより、スイッチング時にホールストッパー層19より下に位置する下部層11bを確実にGNDに落とすことができるので、当該下部層11bがフローティングになってしまうことを防止できる。請求項29に記載の発明では、ゲート電極17は、トレンチ12の底部側に位置すると共に第2導電型の半導体材料で形成された第1ゲート電極17aと、トレンチ12の開口側に位置すると共にゲート絶縁膜16の一部を介して第1ゲート電極17aの上方に形成された第2ゲート電極17bと、のダブルゲート構造になっているものが含まれている。そして、ベース層11は、半導体基板10の一面10aを基準として第2ゲート電極17bの最も深い位置よりも浅い深さで形成されていると共に、トレンチ12の延設方向の途中に位置する一部が第1ゲート電極17aに達する深さまで形成されている構造とすることもできる。請求項30に記載の発明のように、請求項29に記載の発明において、ゲート電極17は、全て、第1ゲート電極17aおよび第2ゲート電極17bのダブルゲート構造になっている構造としても良い。さらに、請求項31に記載の発明のように、請求項29または30に記載の発明において、第1ゲート電極17aは、第2ゲート電極17bと同電位にしても良いし、状況に応じてマイナスのバイアスを印加できるように第2ゲート電極17bとは別電位のゲート電極にするか、または常にエミッタ接地される構成としても良い。請求項32に記載の発明では、コレクタ層23の一部が第1導電型のカソード層28とされている。そして、半導体基板10の一面10aの面方向において、コレクタ層23が形成された領域がIGBT素子として動作する領域とされ、カソード層28が形成された領域がダイオード素子として動作する領域とされることを特徴とする。これにより、カソード層28が形成された領域をダイオード素子として使用することができる。そして、請求項33に記載の発明のように、フロート層18とされるベース層11の不純物濃度は、フロート層18のうちホールストッパー層19よりも半導体基板10の一面10a側の不純物濃度が4×1017/cm3以下になっていることが好ましい。これにより、ホールストッパー層19の不純物濃度を高くしなくてもオン電圧を下げることができる。なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるN型、N-型、N型は本発明の第1導電型に対応し、P型、P型、P-型は本発明の第2導電型に対応している。第1実施形態以下、本発明の第1実施形態について図を参照して説明する。本実施形態で示される絶縁ゲート型半導体装置は、例えば、インバータ、DC/DCコンバータ等の電源回路に使用されるパワースイッチング素子として用いられるものである。図1は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図である。この図に示されるように、ドリフト層として機能するN-型の半導体基板10のうちの一面10a側には、所定厚さのP型のベース層11が形成されている。さらに、ベース層11を貫通して半導体基板10まで達するように複数個のトレンチ12が形成されており、このトレンチ12によってベース層11が複数個に分離されている。そして、複数に分離されたベース層11の一部がP-型とされている。したがって、ベース層11はP型の領域とP-型の領域との2つの不純物濃度の領域が存在していている。トレンチ12は、半導体基板10の一面10aの面方向のうち一方向を長手方向とし、この長手方向に平行に延設されている。トレンチ12は例えば複数個等間隔に平行に形成されている。そして、隣接するトレンチ12同士の間に配置されているベース層11すなわち、環状のトレンチ12に囲まれていないベース層11は、チャネル領域を構成するP型のチャネル層13である。このチャネル層13の表層部に、N型のエミッタ領域14が形成されている。また、チャネル層13には、当該チャネル層13の上部層に、エミッタ領域14に挟まれるようにP型のボディ領域15が形成されている。N型のエミッタ領域14は、N-型の半導体基板10よりも高不純物濃度で構成され、ベース層11内において終端しており、かつ、トレンチ12の側面に接するように配置されている。一方、P型のボディ領域15は、P型のチャネル層13よりも高不純物濃度で構成され、エミッタ領域14と同様に、ベース層11内において終端している。より詳しくは、エミッタ領域14は、トレンチ12間の領域において、トレンチ12の長手方向に沿ってトレンチ12の側面に接するように棒状に延設され、トレンチ12の先端よりも内側で終端した構造とされている。また、ボディ領域15は、2つのエミッタ領域14に挟まれてトレンチ12の長手方向つまりエミッタ領域14に沿って棒状に延設されている。各トレンチ12内は、各トレンチ12の内壁表面を覆うように形成されたゲート絶縁膜16と、このゲート絶縁膜16の上に形成されたN型のポリシリコン等により構成されるゲート電極17とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。ゲート電極17は、トレンチ12の長手方向に沿って形成され、図示しない配線部に接続されている。また、環状構造を構成するトレンチ12に囲まれたベース層11、すなわちエミッタ領域14が形成されていないベース層11が、P型のチャネル層13よりも不純物濃度が低いP-型のフロート層18である。具体的に、P型のチャネル層13の不純物濃度は例えば2×1017/cm3であり、P-型のフロート層18の不純物濃度は例えば1×1016/cm3である。このように、ベース層11はトレンチ12により分割され、複数のベース層11のうち、エミッタ領域14が形成されたものがチャネル層13として機能すると共に、エミッタ領域14が形成されていないものがフロート層18として機能する。そして、複数に分割されたベース層11に交互にエミッタ領域14が形成されることで、チャネル層13とフロート層18とが所定の配置順すなわち交互に繰り返し配置される。ここで、トレンチ12の側面に形成されたゲート絶縁膜16の厚みはチャネル層13に接触する部分とフロート層18に接触する部分とで異なっている。具体的に、本実施形態では、例えば1つのフロート層18が一方のチャネル層13と他方のチャネル層13との間に位置する状態になっている。そして、一方のチャネル層13とフロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16のうちのフロート層18に接触する部分の厚みが、一方のチャネル層13に接触する部分の厚みよりも厚くなっている。同様に、他方のチャネル層13とフロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16のうちのフロート層18に接触する部分の厚みが、他方のチャネル層13に接触する部分の厚みよりも厚くなっている。これにより、1つのトレンチ12に形成されたゲート絶縁膜16の厚みは、チャネル層13側とフロート層18側とで異なり、フロート層18に接触するゲート絶縁膜16の厚みがチャネル層13に接触するゲート絶縁膜16の厚みよりも厚い。そして、ベース層11のうちのフロート層18には、半導体基板10の一面10aを基準とした所定の深さのところに半導体基板10の一面10aから離間したN型のホールストッパー層19が形成されている。すなわち、半導体基板10の一面10aとホールストッパー層19との間にはフロート層18の一部が存在するように、ホールストッパー層19が形成されている。このホールストッパー層19はベース層11のうちフロート層18のみに形成され、ベース層11のうちチャネル層13には形成されていない。また、ホールストッパー層19は、トレンチ12の深さ方向においてはフロート層18の表面側に位置している。このようなホールストッパー層19の不純物濃度は、例えば1×1018/cm3程度である。さらに、ホールストッパー層19は、一方のチャネル層13とフロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16と、他方のチャネル層13とフロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16と、の両方に接触していない。すなわち、ホールストッパー層19はその端部がゲート絶縁膜16から離間するようにフロート層18に形成されている。このホールストッパー層19とゲート絶縁膜16との隙間はゲート電極17にゲート電圧が印加された際にフロート層18に形成される反転層および空乏層の幅に基づいて決定される。この隙間は、例えば100nm以下が好ましく、30nm以下が望ましい。また、ベース層11の上にはBPSG等の層間絶縁膜20が形成されている。そして、層間絶縁膜20にはコンタクトホール20aが形成されており、N型のエミッタ領域14の一部、P型のボディ領域15、およびフロート層18が層間絶縁膜20から露出している。そして、層間絶縁膜20の上にエミッタ電極21が形成されると共にコンタクトホール20aを通じてエミッタ電極21がN型のエミッタ領域14、P型のボディ領域15、およびフロート層18に電気的に接続されている。言い換えると、エミッタ電極21は、エミッタ領域14とフロート層18との両方に電気的に接続されている。一方、N-型の半導体基板10のうち、一面10aとは反対側の他面10b側にN型のフィールドストップ層22が形成されている。また、このフィールドストップ層22の上にP型のコレクタ層23が形成され、コレクタ層23の上にコレクタ電極24が形成されている。図2は、図1に示される最小基本構造を繰り返しミラー反転させた断面図である。そして、エミッタ電極21とコレクタ電極24との間においてチャネル層13に電流が流れる部分がIGBTとして動作する。また、エミッタ電極21とコレクタ電極24との間において、ゲート絶縁膜16とホールストッパー層19との間に位置するフロート層18の一部をチャネルとする部分がMOSFETとして動作する。特に、MOSFETはディプレッション型であり、例えばゲート電圧が15Vになるとオフするように動作する。このように、半導体基板10には、IGBTとダミー素子MOSFETとが交互に配置されている。このため、本実施形態に係る絶縁ゲート型半導体装置は、間引き型のIGBT素子を備えた装置であると言える。また、上述のように、ゲート絶縁膜16のうちフロート層18に接触する部分の厚みがチャネル層13に接触する部分の厚みよりも厚いので、MOSFETの閾値電圧Vt2がIGBTの閾値電圧Vt1よりも高くなっている。例えば、IGBTの閾値電圧Vt1は6V程度に設定されており、MOSFETの閾値電圧Vt2はIGBTの駆動電流における大電流Vthより大きくIGBTオン時にゲート電極17に印加される電圧より小さいすなわち12V~15V程度に設定されている。以上が、本実施形態に係る絶縁ゲート型半導体装置の構造である。次に、上記の絶縁ゲート型半導体装置の製造方法について説明する。まず、N-型のウェハを用意し、ウェハの表面側にベース層11としてP型の領域とP-型の領域とを形成する。なお、ベース層11の形成については、先にウェハの表面側にP-型の層を形成しておき、マスク等を用いてイオン注入等することでP型の領域を形成しても良い。また、マスクを用いることで、P型の領域とP-型の領域とを別々に形成しても良い。そして、ウェハにトレンチゲート構造を形成する。トレンチゲート構造の具体的な製造工程に関しては、周知なものと同様であり、詳しく説明しないが、ベース層11を貫通して半導体基板10に達するようにトレンチ12を形成し、このトレンチ12の内壁表面にゲート絶縁膜16とゲート電極17となるポリシリコンとを形成する。なお、トレンチ12の側面にゲート絶縁膜16を形成する際にはチャネル層13側とフロート層18側とで厚みが異なるように制御する。続いて、N型のエミッタ領域14の形成予定領域が開口するマスクをウェハの上に配置した後、そのマスクを用いてN型不純物のイオン注入を行う。また、先程使用したマスクを除去した後、新たにP型のボディ領域15の形成予定領域が開口するマスクをウェハの上に配置し、さらにそのマスクを用いてP型不純物のイオン注入を行う。そして、再びマスクを除去した後、熱処理にて注入された不純物を活性化させることにより、N型のエミッタ電極21およびP型のボディ領域15を形成する。続いて、マスクを用いたイオン注入と熱処理により、ベース層11のうちフロート層18となる領域にホールストッパー層19を形成する。例えば、ドーパントであるPリンをイオン注入し、900°C以上の熱処理で活性化させる。このようにして、フロート層18にホールストッパー層19を形成する。この後、ベース層11の上に層間絶縁膜20を形成し、この層間絶縁膜20にN型のエミッタ領域14の一部、P型のボディ領域15、およびフロート層18が露出するようにコンタクトホール20aを形成する。これにより、エミッタ電極21とフロート層18とが電気的に接続される。なお、エミッタ電極21の形成と同時に、図示しない配線部等も形成する。さらに、ウェハの裏面にN型のフィールドストップ層22を形成し、フィールドストップ層22の上にP型のコレクタ層23を形成する。そして、コレクタ層23の上にコレクタ電極24を形成し、ウェハを個々にダイシングカットすることで絶縁ゲート型半導体装置が完成する。続いて、上記構成の絶縁ゲート型半導体装置の動作について、図3を参照して説明する。図3は、絶縁ゲート型半導体装置の動作波形を示した図である。なお、図3に示される波形は、評価サンプルとしての絶縁ゲート型半導体装置のコレクタに例えば650Vを印加し、エミッタをグランドに接続し、ゲート電極17にゲート電圧を印加するように回路構成した状態で測定した波形である。図3において、横軸は時間、縦軸は電圧または電流を示している。Vgeはエミッターゲート間電圧すなわちゲート電圧である。また、Icはコレクタからエミッタに流れるコレクタ電流であり、Vceはコレクターエミッタ間の電圧すなわちコレクタ電圧である。図3に示されるように、ゲート電圧VgeがMOSFETの閾値電圧Vt2よりも高い状態では、ディプレッション型のMOSFETはオフ状態となっている。すなわち、フロート層18においてゲート絶縁膜16とホールストッパー層19との間に反転層が形成される。これにより、反転層とホールストッパー層19とが電位の壁となって機能するため、フロート層18に流れるホールの流れを抑制することができる。その結果、半導体基板10にホールが蓄積されるため、IGBTのオン電圧を低減することができる。時点T1でゲート電圧VgeがMOSFETの閾値電圧Vt2を下回ると、MOSFETがオンする。すなわち、フロート層18に形成されていた反転層が消える。このため、フロート層18はエミッタ電極21に接地された状態となる。これにより、半導体基板10に蓄積されたホールをIGBTがオフする前にゲート絶縁膜16とホールストッパー層19との隙間を介してエミッタ電極21に抜き出すことができる。したがって、IGBTのスイッチングスピードを速くすることができ、低スイッチング損失化を図ることができる。そして、ゲート電圧VgeがIGBTの閾値電圧Vt1を下回る時点T2までが遷移期間となる。時点T1と時点T2との間の遷移期間では、コレクタ電流Icは一定であるが、コレクタ電圧Vceが上昇し始める。時点T2でゲート電圧VgeがIGBTの閾値電圧Vt1を下回ると、IGBTがオフされ、絶縁ゲート型半導体装置に流れていたコレクタ電流Icが緩やかに0になる。また、コレクタ電圧Vceは、多少のサージを伴うが、その後一定になる。この後、ゲート電圧Vgeが上昇し始め、時点T3でIGBTの閾値電圧Vt1を上回るとIGBTがオンし、コレクタ電流Icが流れ始める。コレクタ電流Icは多少のオーバーシュートを伴うが、その後一定になる。また、IGBTのオンと共にコレクタ電流Icが流れ始めるため、コレクタ電圧Vceは下降する。時点T3を経過した後では、ゲート電圧VgeはMOSFETの閾値電圧Vt2を上回っていない。このため、フロート層18に反転層は形成されず、引き続きフロート層18がエミッタ電極21に接地された状態が維持されている。そして、時点T4になると、ゲート電圧VgeがMOSFETの閾値電圧Vt2を上回るため、ディプレッション型のMOSFETがオフする。これにより、フロート層18においてゲート絶縁膜16とホールストッパー層19との間に反転層が形成され、ホールの蓄積効果が発揮される。時点T4を経過した後は、再び時点T1に戻り、IGBTのオン/オフを繰り返す動作を行う。上記のような動作を行う絶縁ゲート型半導体装置において、発明者らはスイッチング波形、静特性、IGBTのオン/オフのスイッチング波形の各特性を従来の構造と本件の構造を比較しつつ調べた。そのシミュレーション結果を図4~図8に示す。なお、以下の各図において従来とは、トレンチの表面に形成されたゲート絶縁膜16の膜厚が一定である構造である。一方、Vt大とは、上述のように、フロート層18に接触するゲート絶縁膜16の膜厚をチャネル層13に接触するゲート絶縁膜16の膜厚よりも厚くすることで、MOSFETの閾値電圧Vt2をIGBTの閾値電圧Vt1よりも高くした構造である。図4は、絶縁ゲート型半導体装置によって得られるスイッチング波形SW波形を示した図である。この図の横軸は時間を示しており、縦軸は絶縁ゲート型半導体装置のコレクタに接続されたダイオード素子FWDに印加される電圧である。この図に示されるように、従来の構造に対して、MOSFETの閾値電圧Vt2を大きくした構造のほうが電圧波形の立ち上がりのサージが小さくなっており、低ノイズ化が図られている。また、図5は、絶縁ゲート型半導体装置の静特性を示した図である。この図の横軸はコレクタ電圧Vcであり、縦軸はコレクタ電流Icである。100nmおよび200nmの各波形は、フロート層18においてゲート絶縁膜16とホールストッパー層19との隙間=Δの距離である。この図において、Δ=100nmとΔ=200nmとを比べると、Δ=100nm以下では、十分なオン電圧の低減が実現されていることが分かる。また、静特性については、MOSFETの閾値電圧Vt2が高いことは特に関係ないことがわかった。図6は、IGBTのオフ時のスイッチング波形を示した図である。例えば、図3における時点T2の前後のコレクタ電流Icとコレクタ電圧Vceの波形に相当する。図6の横軸は時間を示しており、縦軸はコレクタ電流Icとコレクタ電圧Vceを示している。この図に示されるように、従来と本件とはほとんど同じ波形に見えるが、従来の構造に対して本実施形態に係る構造のほうがコレクタ電圧Vceの立ち上がりが速い。すなわち、従来よりもスイッチングスピードが速くなっており、低損失化が図られている。一方、図7は、IGBTのオン時のスイッチング波形を示した図である。例えば、図3における時点T3の前後のコレクタ電流Icとコレクタ電圧Vceの波形に相当する。図7の横軸は時間を示しており、縦軸はコレクタ電流Icとコレクタ電圧Vceを示している。この図に示されるように、コレクタ電流Icの立ち上がりは従来の構造よりも本実施形態に係る構造のほうが緩やかになっており、コレクタ電流Icのオーバーシュートが改善されている。また、コレクタ電圧Vceの立ち下がりは従来の構造よりも本実施形態に係る構造のほうが速くなっていることがわかった。図8はホールストッパー層19の耐圧を示した図である。具体的に、図8aはホールストッパー層19を形成するためのリンの濃度を1×1017/cm3としたときのシミュレーション結果である。また、図8bはホールストッパー層19を形成するためのリンの濃度を1×1018/cm3としたときのシミュレーション結果である。図8aおよび図8bに示される各ダイオードDiがブレークダウンすると、それによる電子電流の注入によりラッチアップする。そして、図8aに示されるように、ホールストッパー層19の不純物濃度が低い場合、フロート層18にホール電流が流れ、フロート層18のうちコレクタ電極24側が23Vだったとしても、エミッタ電極21側が5Vまで下がる。一方、図8bに示されるように、ホールストッパー層19の不純物濃度が高い場合、フロート層18にホール電流はほとんど流れず、電子電流による電圧降下はほとんどない。このため、フロート層18のうちコレクタ電極24側が23Vとすると、エミッタ電極21側は17Vに保たれている。すなわち、リンの濃度が高いほど電流による電圧降下が小さくなるため、ホールストッパー層19に掛かる電圧は大きくなりブレークダウンしやすくなる。つまり、フロート層18の不純物濃度を高くすることで絶縁ゲート型半導体装置のホール蓄積効果を高くしオン電圧を小さくすることができるが、半導体装置の耐量たとえばRBSOA等は低下する。しかし、本実施形態のように、P-型のフロート層18の不純物濃度をチャネル層13よりも低くしているので、ホールストッパー層19の耐圧を上げることができる。すなわち半導体装置の耐量を向上することができ、ホールストッパー層19の不純物濃度を高くすることができる。また、フロート層18に形成される空乏層の幅を広くすることもできる。以上説明したように、本実施形態では、フロート層18の不純物濃度をチャネル層13の不純物濃度よりも低くしたことが特徴となっている。これにより、フロート層18に備えられたホールストッパー層19の不純物濃度を高くすることができ、ホールストッパー層19のホール蓄積効果を従来以上に確保することができる。また、本実施形態では、ゲート絶縁膜16の膜厚を制御することでMOSFETの閾値電圧Vt2をIGBTの閾値電圧Vt1よりも高くしたことが特徴となっている。これにより、MOSFETがIGBTよりも先にオンするので、フロート層18に形成されていた反転層が消滅する。このため、半導体基板10に蓄積されたホールをゲート絶縁膜16とホールストッパー層19との隙間を介してエミッタ電極21に抜き出すことができる。したがって、IGBTのスイッチングスピードを速くすることができ、スイッチングの低損失化およびサージの低減を図ることができる。以上により、ホールストッパー層19のホール蓄積効果やIGBTの耐量を確保しつつ、IGBTのスイッチングの低損失化および低ノイズ化を図ることができる。第2実施形態本実施形態では、第1実施形態と異なる部分について説明する。図9は、本実施形態に係る絶縁ゲート型半導体装置の断面図である。この図に示されるように、2つのフロート層18が隣同士に配置され、これら2つのフロート層18が2つのチャネル層13で挟まれるようにトレンチ12が形成されている。2つのフロート層18に対して1つのチャネル層13が設けられるように、フロート層18によるIGBTの間引きの割合が増加した構造になっている。そして、チャネル層13の間の2つのフロート層18にそれぞれ備えられたホールストッパー層19は、2つのフロート層18と2つのチャネル層13とを分離する2つのトレンチ12の側面にそれぞれ形成されたゲート絶縁膜16にそれぞれ接触している。しかし、各ホールストッパー層19は、2つのフロート層18を分離するトレンチ12の側面に形成されたゲート絶縁膜16にそれぞれ接触しておらず、ゲート絶縁膜16と離間している。つまり、2つのチャネル層13の間に2つのディプレッション型のMOSFETが存在する構造となる。また、チャネル層13とフロート層18とを分離するトレンチ12の表面に形成されたゲート絶縁膜16の厚みと、2つのフロート層18を分離するトレンチ12の表面に形成されたゲート絶縁膜16の厚みとは異なる。具体的には、2つのフロート層18を分離するトレンチ12の側面に形成されたゲート絶縁膜16の厚みが、フロート層18とチャネル層13とを分離するトレンチ12の側面に形成されたゲート絶縁膜16の厚みよりも厚くなっている。これにより、チャネル層13に電流が流れるIGBTの閾値電圧Vt1よりも、フロート層18に電流が流れるMOSFETの閾値電圧Vt2が高くなる。次に、上記の構造を有する絶縁ゲート型半導体装置において、ホールストッパー層19の形成方法について、図10および図11を参照して説明する。なお、図10および図11は、2つのフロート層18の境界部付近を拡大した断面図である。また、図10および図11では、ベース層11を省略している。まず、図10aに示す工程では、ベース層11図示せずが形成された半導体基板10を用意し、半導体基板10の一面10aにSiO2等の酸化膜25を形成する。そして、酸化膜25のうちトレンチ12の形成予定場所を開口する。図10bに示す工程では、酸化膜25をマスクとして、半導体基板10にトレンチ12を形成する。もちろん、トレンチ12は図示しないベース層11を貫通してN-型のドリフト領域に達している。続いて、図10cに示す工程では、酸化膜25をウェット後退させて、トレンチ12の開口付近の半導体基板10の一面10aを露出させる。この後、図10dに示す工程では、酸素雰囲気中で半導体基板10を加熱する等してトレンチ12の表面にゲート絶縁膜16を形成する。そして、CVD法等でゲート電極17となるポリシリコン26をゲート絶縁膜16の上に堆積させる。図11aに示す工程では、ポリシリコン26をエッチバックさせて、酸化膜25の表面が露出するようにする。これにより、ポリシリコン26のうちトレンチ12に埋まった部分がゲート電極17となる。図11bに示す工程では、半導体基板10の一面10aに位置する酸化膜25を除去する。この場合、ゲート絶縁膜16およびゲート電極17がトレンチ12の側面から半導体基板10の一面10aの面方向に突出するように、酸化膜25を除去する。これにより、フロート層18のうちトレンチ12の側面側がゲート絶縁膜16およびゲート電極17で覆われる。そして、図11cに示す工程では、半導体基板10に対して高加速インプラを行う。これにより、フロート層18の上に残されたゲート絶縁膜16およびゲート電極17がマスクとなって、自己整合的にゲート絶縁膜16から離間したホールストッパー層19がフロート層18に形成される。このようにして、ホールストッパー層19を形成することができる。以上のように、IGBTの間引きの割合を増加させた構造とすることもできる。第3実施形態本実施形態では、第1実施形態および第2実施形態と異なる部分について説明する。図12は、本実施形態に係る絶縁ゲート型半導体装置の断面図である。この図に示されるように、フロート層18の電極部表層部にはフロート層18よりも不純物濃度が高いP型のコンタクト層27が形成されている。このコンタクト層27は、ホールストッパー層19に達しないように浅く形成されている。このコンタクト層27はエミッタ電極21に接触している。これにより、フロート層18のエミッタ電極21に対するコンタクト抵抗を低減することができる。また、図8bに示されるダイオードDiが逆バイアスされているときのパンチスルーを防ぐことができる。第4実施形態本実施形態では、第1~第3実施形態と異なる部分について説明する。図13は、本実施形態に係る絶縁ゲート型半導体装置の断面図である。この図に示されるように、IGBTとディプレッション型MOSFETのゲート電極17がそれぞれ分離された構造になっている。すなわち、IGBTに係るゲート電極17が図13のG1に接続され、ディプレッション型MOSFETのゲート電極17が図13のG2に接続されている。これによると、IGBTがオフする数μsec前にMOSFETをオン反転層を消失させてキャリアをある程度排出させた後にターンオフさせることにより損失を低減できる。また、オン時も同様にIGBTがオンした後、数μsec後にMOSFETをオフ反転層の形成させることにより損失を低減できる。この場合、MOSFETの閾値電圧Vt2はIGBTの閾値電圧Vt1と同じでも低くても良い。第5実施形態本実施形態では、第1~第4実施形態と異なる部分について説明する。図14は、本実施形態に係る絶縁ゲート型半導体装置の断面図である。この図に示されるように、チャネル層13におけるフロート層18の割合がさらに増加させられている。具体的には、2つのフロート層18の間にさらに1つのフロート層18が挟まれるようにトレンチ12が形成されている。つまり、2つのチャネル層13には3つのフロート層18が挟まれている。そして、2つのフロート層18に挟まれた別のフロート層18に備えられたホールストッパー層19は、当該別のフロート層18と隣のフロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16と離間している。このようにフロート層18の領域が増えることで、フロート層18のキャリアの排出能力を高めることができる。第6実施形態本実施形態では、第1~第5実施形態と異なる部分について説明する。上記各実施形態ではIGBT素子が形成された構造について説明したが、本実施形態ではダイオード素子も形成された逆導通絶縁型バイポーラトランジスタRC-IGBTについて説明する。図15は、本実施形態に係る絶縁ゲート型半導体装置の断面図である。なお、図15は第5実施形態で示された図14に係る絶縁ゲート型半導体装置の構造に基づいている。図15に示されるように、フィールドストップ層22の上にN型のカソード層28が形成されている。これにより、カソード層28が形成された領域では、エミッタ-コレクタ間にダイオード素子が形成された構造となる。このように、絶縁ゲート型半導体装置をRC-IGBTにも適用することができる。第7実施形態本実施形態では、上記各実施形態と異なる部分について説明する。図16は、本実施形態に係る半導体装置の一部断面図であり、特に半導体基板10の一面10a側の断面図である。なお、図16ではエミッタ電極21はコンタクト部分のみ示している。また、図16ではフロート層18の表層部にはコンタクト層27が形成されたものを示している。また、図17は、図16のA-A’プロファイルを示した図である。さらに、図18は、図17のプロファイルにおいて、ホールストッパー層19の不純物濃度を変化させたときのゲート電圧Vgが15VのときのI-V波形である。図18に示されるように、ホールストッパー層19の不純物濃度を上げると大電流の耐圧が落ちていることがわかる。そのため、ホールストッパー層19の不純物濃度を上げるほどオン電圧Vonを下げることができるが、耐量が落ちるためにホールストッパー層19の不純物濃度を上げることができなかった。図19は、耐圧が1200Vのときのホールストッパー層19の電位を示したグラフである。なお、図19の左軸のVceは電圧波形の立ち上がりの中間電位である。図19に示されるように、ホールストッパー層19の不純物濃度が上がるほどホールストッパー層19の電位が上がっていることがわかる。これによって、ホールストッパー層19のエミッタ電極21側のフロート層18のP型領域によるPN接合が逆バイアスとなりその耐圧を超えるとブレークダウンして素子の耐圧を下げてしまう。そのため、この構造の耐圧耐量を上げるためにはホールストッパー層19とエミッタ電極21側の耐圧を向上させる必要がある。ただし、図19に示されるように、オン電圧Vonはホールストッパー層19の面密度Nf=7×1011/cm2を境目にあまり下がらなくなる。このため、そのときのホールストッパー層19の電位上昇3V以上の耐圧があれば十分である。このように、3V以上の耐圧を出すためには、図20より空乏化する部分のフロート層18の不純物濃度を4.5×1017/cm3以下にする必要がある。したがって、フロート層18のうちホールストッパー層19よりも半導体基板10の一面10a側の不純物濃度は4×1017/cm3以下になっていることが好ましい。ただし、図20に示されるように、半導体基板10の一面10aからホールストッパー層19までの距離W1がW1≦0.1μmの場合は半導体基板10の表面付近に高濃度で浅いコンタクト層27を設けることが望ましい。第8実施形態本実施形態では、第7実施形態と異なる部分について説明する。図21は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板10の一面10a側の断面図である。図21に示されるように、チャネル層13とフロート層18とが交互に繰り返し配置されるようにトレンチ12が形成されていることで、1つのフロート層18が一方のチャネル層13と他方のチャネル層13との間に位置している。そして、ゲート絶縁膜16は、トレンチ12の深さ方向においてその厚みが異なっている。具体的には、ゲート絶縁膜16の厚みは、トレンチ12の底部側に位置する第1の厚みと、トレンチ12の開口側に位置すると共に第1の厚みよりも薄い第2の厚みとの2通りになっている。言い換えると、ゲート絶縁膜16は、トレンチ12の深さ方向において、トレンチの底部側の第1の厚みがトレンチ12の開口側の第2の厚みよりも厚く形成されている。そして、ホールストッパー層19は、トレンチ12の深さ方向において、フロート層18のうちのトレンチ12の底部側すなわち第1の厚みの深さのところに位置していると共に、この第1の厚みのゲート絶縁膜16から離間している。すなわち、ホールストッパー層19は、一方のチャネル層13とフロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16と、他方のチャネル層13とフロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16と、の両方と離間している。このように、ホールストッパー層19が離間している第1の厚みのゲート絶縁膜16を第2の厚みよりも厚くすることで、MOSFETの閾値電圧Vt2をIGBTの閾値電圧Vt1よりも高くすることができる。第9実施形態本実施形態では、第7実施形態と異なる部分について説明する。図22は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板10の一面10a側の断面図である。図22に示されるように、チャネル層13にも、半導体基板10の一面10aを基準として半導体基板10の一面10aから離間していると共にゲート絶縁膜16から離間したN型のホールストッパー層19が形成されている。チャネル層13に形成されたホールストッパー層19は、第1の厚みのゲート絶縁膜16の深さのところに当該第1の厚みのゲート絶縁膜16から離間している。これによると、IGBT素子のオン動作時にチャネル層13に反転層が形成されると、この反転層とホールストッパー層19とによりホールの抜けを阻止することができる。このため、チャネル層13においても反転層とホールストッパー層19とが電位の壁となって機能するため、チャネル層13に流れるホールの流れを抑制してホール蓄積効果を高めることができ、ひいてはIGBTのオン電圧を低減することができる。第10実施形態本実施形態では、第7実施形態と異なる部分について説明する。図23は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板10の一面10a側の断面図である。図23に示されるように、半導体基板10の一面10aを基準としたチャネル層13の深さは、フロート層18よりも浅く、かつ、第2の厚みのゲート絶縁膜16の深さのところにまで形成されている。これにより、チャネル層13はゲート絶縁膜16が厚い第1の厚みの影響を受けないので、IGBT素子の閾値電圧を第2の厚みのゲート絶縁膜16のみによって規定することができる。第11実施形態本実施形態では、第7実施形態と異なる部分について説明する。図24は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板10の一面10a側の断面図である。図24に示されるように、2つのフロート層18が隣同士に配置され、これら2つのフロート層18が2つのチャネル層13で挟まれるようにトレンチ12が形成されている。そして、2つのフロート層18にそれぞれ備えられたホールストッパー層19は、フロート層18とチャネル層13とを分離するトレンチ12の側面に形成された第2の厚みのゲート絶縁膜16に接触している。また、2つのフロート層18にそれぞれ備えられたホールストッパー層19は、2つのフロート層18を分離するトレンチ12の側面に形成された第1の厚みのゲート絶縁膜16と離間している。このように、チャネル層13に接触しないゲート絶縁膜16については、上述の第1の厚みと第2の厚みで形成することにより、MOSFETの閾値電圧を高くすることができる。一方、ホールストッパー層19が接触するゲート絶縁膜16を薄くすることで、IGBT素子の閾値電圧をMOSFETの閾値電圧よりも小さく設定することができる。第12実施形態本実施形態では、第7実施形態と異なる部分について説明する。図25は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板10の一面10a側の断面図である。図25に示されるように、各トレンチ12に形成されたゲート絶縁膜16は、全て、第1の厚みと第2の厚みを持つように形成されている。また、チャネル層13は図22で示された構造と同様に、第1の厚みのゲート絶縁膜16の深さのところに当該第1の厚みのゲート絶縁膜16から離間したホールストッパー層19を備えている。一方、フロート層18に形成されたホールストッパー層19は、第1の厚みのゲート絶縁膜16に接触するようにフロート層18に形成されている。ここで、図25ではホールストッパー層19は全てがゲート絶縁膜16と接触しているように見えるが、図26aや図26b、図26c、図26dの各平面図に示されるように、ホールストッパー層19の一部がトレンチ12の延設方向においてゲート絶縁膜16から離間するように形成されている。なお、図26ではホールストッパー層19が位置する深さの平面図を示しており、ホールストッパー層19の領域を斜線のハッチングで表現している。以上のように、ホールストッパー層19の一部がゲート絶縁膜16から離間していれば、チャネル層13とフロート層18を分離するトレンチ12に形成されたゲート絶縁膜16にホールストッパー層19が接触していても良い。なお、図26で示されたホールストッパー層19のレイアウトは、もちろん、本実施形態だけでなく他の実施形態における絶縁ゲート型半導体装置に適用しても良い。第13実施形態本実施形態では、上記各実施形態と異なる部分について説明する。図27は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板10の一面10a側の断面図である。図27に示されるように、チャネル層13とフロート層18とが交互に繰り返し配置されるようにトレンチ12が形成されていることで、1つのフロート層18が一方のチャネル層13と他方のチャネル層13との間に位置している。なお、フロート層18の割合による間引き率は可変である。そして、チャネル層13とフロート層18とを分離するトレンチ12の内部に形成されたゲート電極17は、第1ゲート電極17aと第2ゲート電極17bとのダブルゲート構造になっている。第1ゲート電極17aは、トレンチ12の底部側に位置すると共にP型のポリシリコン等の半導体材料で形成されている。また、第2ゲート電極17bは、トレンチ12の開口側に位置すると共にゲート絶縁膜16の一部を介して第1ゲート電極17aの上方に形成されている。ホールストッパー層19は、一方のチャネル層13とフロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16と、他方のチャネル層13とフロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16と、の両方と離間している。さらに、ホールストッパー層19は、トレンチ12の深さ方向において、第1ゲート電極17aが位置する深さのところにゲート絶縁膜16から離間して形成されている。以上のように、ゲート電極17を第1ゲート電極17aと第2ゲート電極17bとに分離することで、ゲート絶縁膜16の厚みを制御しなくても、MOSFETの閾値電圧を高くすることができる。例えば、第1ゲート電極17aと第2ゲート電極17bとを同電位としても良いし、第2ゲート電極17bが先にOFFするように制御しても良い。第14実施形態本実施形態では、第13実施形態と異なる部分について説明する。図28は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板10の一面10a側の断面図である。この図に示されるように、ゲート電極17は、全て、第1ゲート電極17aおよび第2ゲート電極17bのダブルゲート構造になっている。そして、フロート層18におけるホールストッパー層19は、第2ゲート電極17bが位置する深さのところに形成されている。さらにホールストッパー層19は、一方のチャネル層13とフロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16と、他方のチャネル層13とフロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16と、の両方に接触している。また、チャネル層13には、半導体基板10の一面10aを基準として半導体基板10の一面10aから離間していると共に第1ゲート電極17aの深さのところにホールストッパー層19が形成されている。これにより、チャネル層13のホールストッパー層19とIGBT素子のオン動作時にチャネル層13に形成された反転層とが電位の壁となって機能するので、チャネル層13に流れるホールの流れが抑制され、ひいてはIGBTのオン電圧が低減する。第15実施形態本実施形態では、第13実施形態と異なる部分について説明する。図29は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板10の一面10a側の断面図である。本実施形態では、2つのフロート層18が隣同士に配置され、これら2つのフロート層18が2つのチャネル層13で挟まれるようにトレンチ12が形成されている。また、2つのフロート層18にそれぞれホールストッパー層19が備えられている。各ホールストッパー層19は、フロート層18とチャネル層13とを分離すると共に内部に第2ゲート電極17bのみが設けられたトレンチ12の側面に形成されたゲート絶縁膜16には接触している。しかし、各ホールストッパー層19は、2つのフロート層18を分離すると共に内部に第1ゲート電極17aおよび第2ゲート電極17bの両方が設けられたトレンチ12の側面に形成されたゲート絶縁膜16から離間している。このように、フロート層18の数を増やした構成では、チャネル層13に接するゲート絶縁膜16を薄くしても、各フロート層18を分離するトレンチ12の内部のゲート電極17をダブルゲート構造にすることでMOSFETの閾値電圧を高くすることができる。第16実施形態本実施形態では、第13実施形態と異なる部分について説明する。図30は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板10の一面10a側の断面図である。この図に示されるように、チャネル層13において、第1ゲート電極17aの深さのところにホールストッパー層19を設けても良い。第17実施形態本実施形態では、上記各実施形態と異なる部分について説明する。図31は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板10の一面10a側の断面図である。この図に示されるように、本実施形態では2つのフロート層18が隣同士に配置され、これら2つのフロート層18が2つのチャネル層13で挟まれるようにトレンチ12が形成されている。そして、各フロート層18に形成されたホールストッパー層19は、フロート層18とチャネル層13とを分離するトレンチ12の側面に形成されたゲート絶縁膜16と、2つのフロート層18を分離するトレンチ12の側面に形成されたゲート絶縁膜16と、の両方に接触している。さらに、2つのフロート層18を分離するトレンチ12の内部に形成されたゲート電極17にはSW動作時の直前にはマイナスのバイアスが印加される。これにより、ホールストッパー層19がゲート絶縁膜16に接触していたとしても当該接触部がP型反転層になるので、ホールストッパー層19によってホールの流れが完全に止まらないようにすることができる。またIGBT導通時は、エミッタ電位にすることによりホールストッパー層19を形成できる。またゲート電極17をエミッタ電位に固定した場合もSW動作時にはホールストッパー層19の電位がエミッタの電位に対して相対的に上がるため接触部が同様にP型反転層となり同様の効果が得られる。第18実施形態上記各実施形態では、ベース層11がトレンチ12で分割されることで、ベース層11の一部がチャネル層13とされ、他の一部がフロート層とされた構造が示されている。これに対し、本実施形態ではフロート層が存在せずに全てがチャネル層13とされたフルトレンチ構造となっており、チャネル層13にホールストッパー層19を設けたことが特徴となっている。図32は、本実施形態に係る半導体装置の一部断面図であり、特に半導体基板10の一面10a側の断面図である。図33は、図32のB-B’プロファイルを示した図である。図33に示されるように、ベース層11は、半導体基板10の一面10a側に位置すると共に、表層部にエミッタ領域14およびボディ領域15が形成されたP型の上部層11aと、上部層11aの下に形成されていると共に上部層11aよりも不純物濃度が低いP型の下部層11bと、を備えている。さらに、下部層11bには、上部層11aと下部層11bとの界面から所定の深さのところに位置すると共にゲート絶縁膜16に接触しているN型のホールストッパー層19が形成されている。そして、P型の上部層11aによって閾値電圧Vtが決まる。また、下部層11bのうちの上部層11aとホールストッパー層19とに挟まれた部分が耐圧向上に寄与する。さらに、図34は、図33のプロファイルにおいて、ホールストッパー層19の不純物濃度を変化させたときのゲート電圧Vgが15VのときのI-V波形である。この図に示されるように、ホールストッパー層19の不純物濃度を上げると大電流の耐圧が落ちていることがわかる。そのため、ホールストッパー層19の不純物濃度を上げるほどオン電圧Vonを下げることができるが、耐量が落ちるためにホールストッパー層19の不純物濃度を上げることができなかった。また、図35は、耐圧が1200Vのときのホールストッパー層19の電位を示したグラフである。この図に示されるように、ホールストッパー層19の不純物濃度が上がるほどホールストッパー層19の電位が上がっていることがわかる。これによって、ホールストッパー層19のエミッタ電極21側のフロート層18のP型領域によるPN接合が逆バイアスとなりその耐圧を超えるとブレークダウンして素子の耐圧を下げてしまう。そのため、この構造の耐圧耐量を上げるためにはホールストッパー層19とエミッタ電極21側の耐圧を向上させる必要がある。しかし、図32に示されるように、全てのベース層11にホールストッパー層19を設けた場合、ホールストッパー層19より下の領域が全てフローティングの領域になってしまう。このため、上述のように間引き部フロート層18だけにホールストッパー層19を設けた場合と比べて急激にホールストッパー層19の電位が上がってしまう。したがって、図33に示されるように、ホールストッパー層19の接合部の不純物濃度を下げる構造をとることが重要だが、それだけでは不十分である。また図36は、ホールストッパー層19の不純物濃度を変化させたときの耐圧波形を示した図である。この図に示されるように、ホールストッパー層19の不純物濃度を上げると耐圧が出なくなる。これはホールストッパー層19の不純物濃度が上がるとホールの抜け道がなくなりホールストッパー層19の電位が上がっていくためである。そしてついにはブレークダウンを起こしてしまうためである。そこで、Vge=0のときにホールストッパー層19よりも下部の部分の電位を0Vに固定する必要がある。そこで、図37に示される構造とする。具体的には、ベース層11の表層部に、当該ベース層11よりも不純物濃度が高いP型のボディ領域15を設ける。また、エミッタ領域14とボディ領域15とをトレンチ12の延設方向に沿って形成する。なお、図37では半導体基板10の他面10b側の構造を省略している。さらに、ボディ領域15は、一部がトレンチ12の延設方向に沿って形成されている。また、ボディ領域15の他の部分がトレンチ12の延設方向の途中で隣同士のトレンチ12の各ゲート絶縁膜16にそれぞれ接触するようにトレンチ12の延設方向に垂直な方向に沿って形成されていると共にエミッタ領域14よりも深く形成されている。そして、トレンチ12の延設方向に沿って形成されているホールストッパー層19は、トレンチ12の延設方向の一方の端部がボディ領域15の下方で途切れている。このような構造により、スイッチング時にはホールストッパー層19より下層の下部層11bをGNDに落とすことができる。第19実施形態本実施形態では、第18実施形態と異なる部分について説明する。図38は、本実施形態に絶縁ゲート型半導体装置のプロファイルを示した図であり、図32のB-B’プロファイルに対応する図である。図38に示されるように、ベース層11は、半導体基板10の一面10a側に位置すると共にエミッタ領域14およびボディ領域15が形成されたP型の上部層11aと、上部層11aの下に形成されたN-型の中間層11cと、を備えている。また、ベース層11は、中間層11cの下に形成されていると共に、中間層11cよりも不純物濃度が高くなっており、少なくとも一部がゲート絶縁膜16と離間しているN型のホールストッパー層19を備えている。さらに、ベース層11は、ホールストッパー層19の下に形成されていると共に、上部層11aよりも不純物濃度が低いP-型の下部層11bを備えている。第19実施形態で示された構造と比較すると、第19実施形態では上部層11aとホールストッパー層19との間に挟まれているものがP-型の下部層11bの一部であるのに対し、本実施形態ではN-型の中間層11cである点で異なる。しかし、本実施形態に係る中間層11cについても、第19実施形態の下部層11bと同様に耐圧向上の効果を得ることができる。第20実施形態本実施形態では、第18、第19実施形態と異なる部分について説明する。図39は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板10の一面10a側の断面図である。なお、ベース層11の構成は、第18実施形態で示された構成を採用している。もちろん、第18実施形態で示された構成を採用しても良い。図39に示されるように、ゲート絶縁膜16は、トレンチ12の深さ方向において、トレンチ12の底部側の第1の厚みがトレンチ12の開口側の第2の厚みよりも厚くなるように形成されている。また、ホールストッパー層19はゲート絶縁膜16が第1の厚みの深さのところに位置していると共にゲート絶縁膜16から離間している。このような構造によると、エミッタ電極21とコレクタ電極24との間においてベース層11に電流が流れる部分がIGBTとして動作する。また、エミッタ電極21とコレクタ電極24との間においてゲート絶縁膜16とホールストッパー層19との間に位置するベース層11の一部をチャネルとするディプレッション型のMOSFETとして動作する。そして、上記のようにゲート絶縁膜16の厚みが異なるので、MOSFETの閾値電圧Vt2をIGBTの閾値電圧Vt1よりも高くすることができる。以上のように、フルトレンチ構造においても、ゲート絶縁膜16の厚みを変化させることによりMOSFETの閾値電圧を高くすることができる。第21実施形態本実施形態では、第18、第19実施形態と異なる部分について説明する。図40は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板10の一面10a側の断面図である。なお、ベース層11の構成は、第18実施形態で示された構成を採用している。図40に示されるように、隣同士に配置されたトレンチ12の一方に形成されたゲート絶縁膜16の厚みが、他方のトレンチ12に形成されたゲート絶縁膜16の厚みよりも厚くなっている。また、エミッタ領域14は、他方のトレンチ12に薄く形成されたゲート絶縁膜16に接触するようにベース層11に形成されている。すなわち、エミッタ領域14は他方のトレンチ12側にのみ形成されており、一方のトレンチ12に厚く形成されたゲート絶縁膜16に接触するように形成されていない。さらに、ホールストッパー層19は、他方のトレンチ12に薄く形成されたゲート絶縁膜16と接触し、一方のトレンチ12に厚く形成されたゲート絶縁膜16と離間するようにベース層11に形成されている。ベース層11の構成は、第18実施形態および第19実施形態で示された構成のいずれかである。以上のように、エミッタ領域14を間引きした構造に適用することもできる。第22実施形態本実施形態では、第18、第19実施形態と異なる部分について説明する。図41aは、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板10の一面10a側の断面図である。なお、ベース層11の構成は、第18実施形態または第19実施形態で示された構成のいずれかが採用される。図41aに示されるように、エミッタ領域14は、隣同士に配置されたトレンチ12の一方には接しておらずに他方に接触するようにベース層11に形成されている。これにより、間引き構造になっている。また、ホールストッパー層19は、一方のトレンチ12に形成されたゲート絶縁膜16と、他方のトレンチ12に形成されたゲート絶縁膜16と、の両方に接触している。このような構造において、2つのベース層11を分離するトレンチ12のうちエミッタ領域14が接していない一方のトレンチ12の内部に形成されたゲート電極17には、SWの直前にマイナスのバイアスを印加できるようになっている。これにより、図41bに示されるように、一方のトレンチ12の壁面に沿ってベース層11の一部が反転層に変化する。このため、スイッチング時にベース層11のうちホールストッパー層19の下部をGNDに落とすことができる。またIGBT導通動作時には、エミッタ電位に戻すことによってホールストップ効果は失われない。同様の効果は第17実施形態のように常にエミッタ電位に固定しておいても得られる。なお、2つのベース層11を分離するトレンチ12のうちエミッタ領域14が接触している他方のトレンチ12の内部に形成されたゲート電極17には例えば15Vの電圧が印加される。第23実施形態本実施形態では、第18~第23実施形態と異なる部分について説明する。本実施形態では、P型のポリシリコンとN型のシリコンとの仕事関数差を利用する。ドリフト層のN型のシリコンの不純物濃度は一般的なIGBTで低く、P型ポリシリコンの電位がエミッタ電位と等しくても仕事関数差によりN型のシリコンにP型の反転層ができる。この反転層とエミッタ電極21を一部分で繋ぐことによりホールを効率良く排出できる。これによりホールストッパー層19の電位の上昇を減らすことができる。よって、このような構造はIGBTの耐圧の向上だけなくスイッチング動作時にも耐量や損失改善に有利に働く。さらに、具体的な構造を図42に示す。この斜視図に示されるように、ゲート電極17は、第14実施形態と同様に、第1ゲート電極17aと第2ゲート電極17bとのダブルゲート構造になっている。本実施形態では、ゲート電極17は全てダブルゲート構造になっている。なお、ベース層11の構成は、第18実施形態または第19実施形態で示された構成のいずれかが採用される。そして、上記P型反転層を形成するために第1ゲート電極17aにマイナスのバイアスを印加するか、またはエミッタ接地すれば良い。またIGBT導通時のみゲート電位第2ゲート電極17bと同電位にすると好ましい。なお、SW直前期間は除く。図43aは図42のC-C’断面図であり、半導体基板10の一面10a側の一部断面図である。この図に示されるように、ベース層11は半導体基板10の一面10aを基準として第2ゲート電極17bの最も深い位置よりも浅い深さで形成されている。また、図43bは図42のD-D’断面図であり、半導体基板10の一面10a側の一部断面図である。この図に示されるように、トレンチ12の延設方向の途中に位置するベース層11の一部が第1ゲート電極17aに達する深さまで形成されている。当該ベース層11の一部は、図42に示されるように、ホールストッパー層19を貫通してドリフト層に達している。なお、トレンチ12の延設方向に沿った貫通箇所の周期はSiの拡散長である25μm以上であることが好ましい。以上のように構成することができる。なお、上記のように、第1ゲート電極17aには、第2ゲート電極17bと同電位、マイナスのバイアス、およびエミッタ接地のいずれかが印加されるようになっている。この場合、マイナスバイアスやエミッタ電位等が常に第1ゲート電極17aに印加されていても良いし、P型反転層を形成する際にその都度印加されても良い。第24実施形態本実施形態では、第23実施形態と異なる部分について説明する。図44は、本実施形態に係る絶縁ゲート型半導体装置の一部断面図であり、特に半導体基板10の一面10a側の断面図である。この図に示されるように、ゲート電極17は全てがダブルゲート構造になっていなくても良い。なお、ベース層11の構成は、第18実施形態または第19実施形態で示された構成のいずれかが採用される。他の実施形態上記各実施形態で示された絶縁ゲート型半導体装置の構造は一例であり、上記で示した内容に限定されることなく、本発明の特徴を含んだ他の構成とすることもできる。例えば、MOSFETの閾値電圧Vt2をIGBTの閾値電圧Vt1よりも高くする手段として、ゲート電極17の材料をP型のポリシリコンやプラチナPtとしても良い。ホールストッパー層19は半導体基板10の一面10a側、すなわち半導体基板10の一面10aを基準としてフロート層18の浅い場所に位置していることが好ましい。もちろん、第8実施形態以降のように、ベース層11の深いところに位置させることもできる。上記各実施形態では、コレクタ層23は半導体基板10のうち一面10aとは反対側の他面10b側に形成されているため、絶縁ゲート型半導体装置は縦型の構造になっているが、これは構造の一例である。したがって、絶縁ゲート型半導体装置は縦型に限定されず、コレクタ層23は半導体基板10のうち一面10a側に形成されていても良い。第5実施形態では、2つのチャネル層13の間に3つのフロート層18が挟まれていることについて説明したが、フロート層18の数は一例であり、2つのチャネル層13の間には4つ以上のフロート層18が挟まれていても良い。すなわち、2つのフロート層18の間に挟まれる別のフロート層18は1つに限らず複数でも良い。このような場合においても、各別のフロート層18に備えられたホールストッパー層19は、当該フロート層18と隣のフロート層18とを分離するトレンチ12の側面に形成されたゲート絶縁膜16とは離間している。第6実施形態では、半導体基板10のうち一面10aとは反対側の他面10b側にP型のコレクタ層23が形成され、このコレクタ層23の一部がN型のカソード層28とされた縦型のRC-IGBTについて説明したが、RC-IGBTが縦型であることは構造の一例である。すなわち、コレクタ層23が半導体基板のうち一面10a側に形成された構造のRC-IGBTとしても良い。上記各実施形態で示された構造は、実施形態毎に実施することもできるし、各実施形態に係る構造を適宜組み合わせて実施することもできる。