"ショットキーダイオードもしくはPN接合ダイオードである4個の半導体素子を含む半導体チップが配線基板上に複数、並設された半導体装置であって、前記配線基板上に並設された前記半導体チップのいずれかは、1個の不良素子を含む前記半導体チップであり、前記配線基板の主面に対して垂直な方向からみて、縦方向に複数個、横方向に複数個のマトリクス状に前記半導体チップが配置され、前記半導体チップのそれぞれが配置された領域内において、前記不良素子は、前記領域の所定の場所に位置していることを特徴とする半導体装置。複数の半導体素子を含む半導体チップが配線基板上に複数、並設された半導体装置であって、前記配線基板上に並設された前記半導体チップのいずれかは、前記不良素子を含む前記半導体チップであり、前記配線基板の主面に対して垂直な方向からみて、前記半導体チップのそれぞれは、前記配線基板上にマトリクス状に配置され、前記不良素子は、前記半導体チップのそれぞれが前記マトリクス状に配置された領域の所定の場所に位置していることを特徴とする半導体装置。前記配線基板の主面に対して垂直な方向からみて、前記領域の縦方向に複数個、横方向に複数個の前記半導体チップが前記領域内に配置されていることを特徴とする請求項2記載の半導体装置。前記半導体素子は、ショットキーダイオードもしくはPN接合ダイオードであることを特徴とする請求項2または3に記載の半導体装置。複数の半導体素子を含む半導体チップが形成された炭化ケイ素を含む半導体基板を準備した後、前記半導体基板を個片化して得られた複数の半導体チップのいずれかを配線基板上に並設する半導体装置の製造方法であって、前記半導体基板の単位面積当たりの欠陥密度を予め求めるステップと、複数の前記半導体チップのそれぞれに含まれる前記半導体素子の個数は、4個であり、前記4個の中、許容される不良素子の個数は、1個であり、前記欠陥密度に応じて、複数の前記半導体チップのそれぞれに含まれる前記半導体素子の面積を決定するステップと、前記半導体基板を前記4個の前記半導体素子が形成される第1領域ごとに区分けするステップと、前記半導体基板の前記第1領域のそれぞれに、前記4個の前記半導体素子を形成するステップと、前記半導体素子のそれぞれについて電気的特性を評価し、前記第1領域のそれぞれについて、前記不良素子の数と、前記不良素子の場所と、を求めるステップと、前記第1領域のそれぞれを、前記不良素子を含まない第1群と、前記1個の前記不良素子を有する第2群と、前記1個よりも多い前記不良素子を有する第3群と、に組み分けるステップと、前記半導体基板を前記第1領域ごとに分割し、前記第1群に属す複数の前記半導体チップと、前記第2群に属す複数の前記半導体チップと、前記第3群に属す複数の前記半導体チップと、を形成するステップと、前記第1群に属す前記半導体チップの少なくとも1つを前記第1領域よりも広い前記配線基板上の第2領域内に配置するとともに、前記第2群に属す前記半導体チップの少なくとも1つを、前記第2群に属す前記半導体チップ内の前記不良素子の前記場所に応じて前記第2領域内の所定の場所に配置するステップと、を備えたことを特徴とする半導体装置の製造方法。前記半導体基板の主面に対して垂直な方向からみて、前記半導体素子の面積は、Scm2であり、前記半導体基板の前記欠陥密度がD個/cm2であるときに、S×Dの値は、0.02以上、0.60以下であることを特徴とする請求項5記載の半導体装置の製造方法。本発明が解決しようとする課題は、コスト上昇が抑制されるとともに、製造歩留まり低下が抑制され、半導体装置の面積増加が抑制された半導体装置および半導体装置の製造方法を提供することである。実施形態の半導体装置は、ショットキーダイオードもしくはPN接合ダイオードである4個の半導体素子を含む半導体チップが配線基板上に複数、並設された半導体装置である。実施形態の半導体装置においては、前記配線基板上に並設された前記半導体チップのいずれかは、1個の不良素子を含む前記半導体チップであり、前記配線基板の主面に対して垂直な方向からみて、縦方向に複数個、横方向に複数個のマトリクス状に前記半導体チップが配置されている。前記半導体チップのそれぞれが配置された領域内において、前記不良素子は、前記領域の所定の場所に位置している。以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。第1実施形態図1は、第1実施形態に係る半導体装置の模式図であり、aは、平面模式図、bは、aのA-B断面模式図である。図1aに示すように、半導体装置1においては、複数の半導体素子10を含む半導体チップ20、21が配線基板50上に複数、並設されている。半導体素子10、例えば、ショットキーバリアダイオードもしくはPN接合ダイオードである。実施形態の図では、ショットキーバリアダイオードを例示する。複数の半導体素子10のうちのいずれかは、欠陥16を含まない半導体素子10Aであり、複数の半導体素子10のうちのいずれかは、欠陥16を含む半導体素子10Bである。実施形態では、欠陥16を含まない半導体素子10Aを良品素子10Aとしてもよく、欠陥16を含む半導体素子10Bを不良素子10Bとしてもよい。半導体チップ20、21のそれぞれには、チップ内において不良素子10Bがどこに位置しているかを判別するためのマーク29が付されている。例えば、配線基板50の中央に縦方向に配置された半導体チップ20のそれぞれは、不良素子10Bを含まない半導体チップである。半導体チップ20は、例えば、半導体素子10Aを4個含んでいる。半導体チップ20の両側に配置された半導体チップ21のそれぞれは、不良素子10Bを含む半導体チップである。例えば、半導体チップ21は、不良素子10Bを1個、半導体素子10Aを3個含んでいる。さらに、半導体チップ21のそれぞれについては、配線基板50上に搭載される場所に応じて、半導体チップ21A、21B、21C、21Dに組み分けられている。配線基板50の主面に対して垂直な方向からみて、配線基板50上には、カソード配線50cと、アノード配線50aと、が選択的に設けられている。半導体チップ20、21のそれぞれは、カソード配線50c上に搭載されている。半導体チップ20、21のそれぞれは、カソード配線50c上において、マトリクス状に配置されている。例えば、配線基板50の主面に対して垂直な方向からみて、カソード配線50c上の領域90の縦方向に2個、横方向に3個の合計6個2個×3個の半導体チップ20、21が並設されている。領域90内においては、不良素子10Bを含まない半導体チップ20が縦方向に2個配置され、不良素子10Bを含む半導体チップ21が半導体チップ20のそれぞれの両側に配置されている。そして、半導体チップ21中の不良素子10Bは、半導体チップ20、21のそれぞれがマトリクス状に並設された領域90の所定の場所に位置するように配置されている。例えば、半導体チップ21中の不良素子10Bは、一例として領域90の角に位置するように配置されている。なお、領域90は、後述する第2領域90に相当する。配線基板50のアノード配線50aには、複数のボンディングワイヤ30のそれぞれの一端が接続されている。ボンディングワイヤ30のそれぞれの他端は、欠陥16を含まない半導体素子10Aのアノード電極15に接続されている。半導体チップの断面構造を、図1aにおいて、A-B線が引かれた半導体チップ21Bを例に説明する。図1bに示す半導体チップ21Bは、半導体素子10Aと、不良素子10Bと、を含んでいる。半導体素子10Aにおいては、n形の半導体層11の上にn-形の半導体層12が設けられている。半導体層11には、カソード電極14が接続されている。半導体層12とアノード電極15とは、ショットキー接合をしている。半導体層12には、アノード電極15が接続されている。半導体層12とアノード電極15とは、オーミック接合をしている。アノード電極15の外周の半導体層12の表面には、アノード電極15の外周への電界集中を緩和するためのp形の半導体層13が選択的に設けられている。アノード電極15には、ボンディングワイヤ30の他端が接続されている。カソード電極14は、配線基板50のカソード配線50cに接続されている。不良素子10Bの基本構成は、半導体素子10Aと同じである。ただし、不良素子10Bの内部には、欠陥16が存在している。このため、不良素子10Bのアノード電極15には、ボンディングワイヤ30が接続されていない。仮に、不良素子10Bのアノード電極15にボンディングワイヤ30を接続し、半導体素子10Aのごとく駆動させると、アノード配線50aとカソード配線50cとの間で、許容電流以上の電流リークが起きる可能性がある。このため、半導体チップ21Bにおいて、不良素子10BはSBDとして用いていない。これに対し、図1aに示す半導体チップ20内に含まれる素子は、欠陥16を含まない半導体素子10Aである。従って、半導体チップ20内の全ての半導体素子10Aのアノード電極15には、ボンディングワイヤ30が接続されている。半導体層11、半導体層12、および半導体層13の主成分は、例えば、炭化ケイ素SiCである。半導体チップ20、21の主成分を、炭化ケイ素SiCにすることにより、半導体チップ20、21の内部には、ケイ素Siを主成分とするSBDよりも大電流を流すことができる。半導体チップ20、21の平面形状は、例えば、一辺の長さが10mmの四角である。アノード電極15の平面形状は、例えば、一辺の長さが4.5mmの四角である。配線基板50は、例えば、絶縁性基板である。ボンディングワイヤ30の材質は、例えば、アルミニウムAlである。半導体素子10Aについては、SBDのほか、JBS、MPS、PN接合ダイオード、上下電極構造のパワーMOSFETMetalOxideSemiconductorFieldEffectTransistor、JFET、IGBTInsulatedGateBipolarTransistor等であってもよい。この場合、半導体素子10Bは、JBS、PN接合ダイオード、パワーMOSFET、MPS、IGBT等のそれぞれの不良素子である。次に、半導体装置1の製造方法について説明する。図2は、第1実施形態に係る半導体装置の製造過程を表すフロー図である。図2には、主に、複数の半導体素子10を含む半導体チップ20、21が形成された半導体基板を準備した後、半導体基板を個片化して得られた複数の半導体チップ20、21のいずれかを、ある規則に従って配線基板50上に並設するフローが示されている。図2に示すフロー図を参照しながら、図3~図8を用いて、半導体装置1の製造過程について説明する。図3は、半導体基板の平面模式図である。まず、許容される規定された電圧で半導体装置1に流せる電流値Itotalを決定した後、半導体基板10wの単位面積当たりの欠陥密度を予め求めるステップS10。半導体基板10wは、半導体チップ20、21として個片化される前の半導体チップ20、21の基材である。半導体基板10wは、例えば、SiCを含むウェーハ基板SiCウェーハである。SiCウェーハの直径は、例えば、2~8インチである。SiCウェーハでは、炭化ケイ素結晶がエピタキシャル成長されている。このSiCウェーハを欠陥検査装置を用いて、ウェーハ内に含まれる欠陥16を検査し、SiCウェーハの単位面積当たりの欠陥密度個/cm2を予め求めておく。実施形態では、例えば、欠陥密度として1~2個/cm2の半導体基板10wを用いる。次に、半導体基板10wの欠陥密度に応じて、複数の半導体チップ20、21のそれぞれに含まれる半導体素子10の素子面積cm2、およびそれぞれの半導体チップ20、21に含まれる半導体素子10の個数第1の個数Ndevと、それぞれの半導体チップ20、21に含まれる半導体素子10の個数のうち、許容される不良素子10Bの個数第2の個数Nfailと、を決定するステップS20。ここでは、予め、半導体チップに含まれる半導体素子10の個数第1の個数を4個とし、この4個の中、許容される不良素子10Bの個数第2の個数を1個と定める。以下に、Ndevを4個、Nfailを1個とした過程と理由とについて説明する。まず、半導体基板10wの主面に対して垂直な方向から半導体素子10A、10Bのそれぞれをみたときに、半導体素子10A、10Bのそれぞれの面積がScm2であり、半導体基板10wの欠陥密度がD個/cm2であるとする。このとき、欠陥密度Dとアノード電極15の面積Scm2との積であるS×D値が0.02以上、0.60以下になるように、所定の欠陥密度の半導体基板10wを選択したり、半導体素子10の面積を決定したりする。半導体素子10の面積Sについては、0.02≦S×D≦0.60の範囲で何通りかの数値が選択される。そして、半導体素子10の面積Sに対応して、半導体素子10に流せる電流値Isが自動的に決定される。次いで、半導体装置1に搭載される半導体素子10Aの総数Ngoodは、電流値Itotalを電流値Isで除算した値以上である必要がある。すなわち、Ngood≧Itotal/Isである。第1実施形態では、Ngoodは、一例として、20個であるとする。なお、半導体素子10A、10Bのそれぞれの素子面積Scm2は、アノード電極15の面積と略等しいので、半導体素子10A、10Bのそれぞれの素子面積Scm2は、アノード電極15の面積で置き換えてもよい。例えば、欠陥密度D個/cm2が2個/cm2であるSiC基板を用いたとき、半導体素子のアノード電極15の一辺の長さは、4.5mmなので、欠陥密度Dとアノード電極15の面積Scm2との積S×D値は、0.4になる。このように、S×D値が0.02以上、0.60以下の範囲内に収まるように、所定の欠陥密度の半導体基板10wを選択したり、半導体素子10の面積を決定したりする。続いて、S×D値に基づいて、半導体チップの製造歩留まりを予測して、実際の半導体装置に必要とされる半導体チップの個数Nchipを決定する。図4は、素子面積Scm2と欠陥密度D個/cm2との積S×Dと、製造歩留まりの関係を説明するグラフである。横軸Xは、素子面積Scm2と欠陥密度D個/cm2との積S×Dであり、縦軸Yは、製造歩留まりである。図4では、各半導体チップに含まれる半導体素子の個数第1の個数が4個である場合のS×D値と製造歩留まりとの関係が示されている。また、第1の個数である4個のうち、許容される不良素子10Bの個数第2の個数は、1個までとしている。すなわち、第1実施形態では、第1の個数は、4個で、第2の個数が1個であるとする。まず、欠陥16が含まれていない半導体素子10Aが製造される製造歩留まりαは、一般的に、次式により表される。α=exp-S×D1式製造歩留まりαとは、半導体基板10wから製品として採取することが可能な半導体素子の製造割合である。例えば、S×D値が0.4のとき、α=67であることが分かる。ラインAには、4個の全てが欠陥16を含まない半導体素子10Aである半導体チップ20のS×D値と、製造歩留まりと、の関係が示されている。すなわち、ラインAは、次式により表されている。Y=α42式ここで2式中のαには、横軸であるX=S×Dが含まれている。例えば、ラインAにおいて、S×D値が0.4のとき、グラフから半導体チップ20の製造歩留まりは、20であることが分かる。また、ラインBには、3個が半導体素子10Aであり、1個が不良素子10Bである半導体チップ21のS×D値と製造歩留まりαとの関係が示されている。すなわち、ラインBは、次式により表されている。Y=α3×1-α3式ここで3式中のαには、X=S×Dが含まれている。例えば、S×D値が0.4のとき、グラフから半導体チップ21の製造歩留まりは、10であることが分かる。この製造歩留まりの様子について、図5を用いて説明する。図5には、S×D値が0.4の場合、第1の個数が4個である半導体チップを10個、製造した場合の様子が示されている。図5に示すように、半導体チップ20は、2個得られ10個×20、半導体チップ21は、合計4個得られる10個×10×4。ここで、半導体チップ21が1個10個×10ではなく、4個得られるのは、半導体チップ21内に収容される半導体素子10が4個第1の個数であるため、不良素子10Bが発生する箇所が4通りあるからである。また、図5では、不良素子10Bが左上に発生した半導体チップ21A、不良素子10Bが右上に発生した半導体チップ21B、不良素子10Bが左下に発生した半導体チップ21C、不良素子10Bが右下に発生した半導体チップ21Dに分けて表示している。このように、欠陥密度D個/cm2と、素子面積Scm2と、に基づき、各半導体チップの製造歩留まりを予測する。換言すれば、半導体装置1が目的とする製造歩留まりになるように、半導体素子の素子面積Scm2、半導体チップに含まれる半導体素子の個数、許容される不良素子10Bの数を決定する。なお、半導体チップに含まれる半導体素子の個数が決定されることにより、半導体チップのチップ面積も同時に決定される。そして、図1aに示すごとく、不良素子10Bを含まない半導体チップ20をカソード配線50c上の領域90内の縦方向に2個配置し、不良素子10Bを含む半導体チップ21を領域90内において半導体チップ20のそれぞれの両側に配置する場合は、図5に示す10個の半導体チップのうち、半導体チップ20をカソード配線50c上の縦方向に2個配置する。さらに、半導体チップ21を半導体チップ20のそれぞれの両側に配置する。この場合の半導体装置1の製造歩留まりは、ラインCによって表されている。ラインCには、次式により定義されるYが表されている。Y=α44×α3×1-α4式ここで4式中のαには、X=S×Dが含まれている。ラインCによるY軸の値は、半導体チップ20の製造歩留まりと、4個の半導体チップ21の製造歩留まりを足し合わせた値に相当する。つまり、S×D値が0.4のとき、2つの半導体チップ20のそれぞれに含まれる半導体素子10Aは、4個第1の個数であり、許容される不良素子10Bは、0個第2の個数である。また、S×D値が0.4のとき、4つの半導体チップ21のそれぞれに含まれる半導体素子10は、半導体素子10Aが3個第1の個数であり、許容される不良素子10Bが1個第2の個数である。このように、それぞれの半導体チップ20、21に含まれる半導体素子10の個数第1の個数と、それぞれの半導体チップ20、21に含まれる半導体素子10の個数のうち、許容される不良素子10Bの個数第2の個数と、を決定すれば、半導体基板10wから半導体装置1を製造する際の製造歩留まりは、60であると予想できる。仮にこの値が目標値に達していないときは、上述した設計を再検討すればよい。このように、実施形態では、各面積Sに対応して、図4に基づき、半導体チップ製造時の半導体チップ20の数量N0と、半導体素子21の数量N1と、の比N0:N1と、チップ歩留まりαが求められる。さらに、総数Ngood、および比N0:N1より、各面積Sに対応して、半導体装置1に含まれる半導体チップ数Nchipが決定される。第1実施形態では、一例として、Nchipを6個としている。つまり、各面積Sに対する、チップ歩留まりαおよび半導体チップ数Nchipから製造コスト、およびダイオード面積を考慮して、最適な面積Sおよび半導体チップ数Nchipが決定される。なお、実施形態では、予め、Ndevを4個とし、Nfailを1個としている。この理由は、Ndevが4より大きくなると、不良素子10Bの配置バリエーションが急激に増えるためである。特に、不良素子10Bを複数個含む半導体チップが増加し、相対的に不良素子10Bがない半導体チップ20や不良素子10Bを1個を含む半導体チップ21の数が減少してしまう。チップ歩留まりを高めるためには、不良素子10Bを複数個含む半導体チップまで半導体装置1に取り込むことも考えられるが、この場合、所定の位置に不良素子10Bを配置することが困難になるのと同時に、半導体装置1中に含まれる不良素子10Bの数が増加し、半導体装置1全体の面積が増大してしまう。従って、Ndevは4個で、Nfailは、1個にしている。そして、後述するように、Nchipおよび比N0:N1により、配線基板50上の素子配列が決定される。例えば、不良素子10Bを配線基板50上のどの位置に配置するかを予め決定しておく。この手順と理由とについては、後述する。次に、半導体基板10wを第1の個数の半導体素子が形成される第1領域ごとに区分けするステップS30。図6は、半導体基板を第1領域ごとに区分けした後の状態を説明する図である。半導体基板10wの主面に対して垂直な方向からみて、第1領域95は矩形状である。第1領域95は、縦方向に2個、横方向に2個の合計4個の半導体素子10が形成され得る領域である。次に、半導体基板10wの上の第1領域95のそれぞれに、第1の個数である4個の半導体素子10を形成するステップS40。図7は、半導体基板上に半導体素子を形成した状態を説明する模式図であり、aは、平面模式図、bは、aのX-Y断面模式図である。半導体層11と、半導体層11の上に形成された半導体層12と、を含む半導体基板10wに、選択的なイオン注入によって半導体層13を形成した後、アノード電極15と、カソード電極14と、を形成する。これにより半導体素子10が形成される。さらに、第1領域95の所定の位置にマーク29を付す。半導体基板10wの上に形成された半導体素子10のいくつかには、欠陥16を含む不良素子10Bが含まれている。マーク29が第1領域95のそれぞれに付されることにより、第1領域95ごとの不良素子10Bの位置、ダイシング後の半導体チップ20、21の向きが分かる。次に、半導体基板10wの上の半導体素子10のそれぞれについて電気的特性を評価し、それぞれの第1領域95について、不良素子10Bの数と、不良素子10Bの場所と、を求めるステップS50。例えば、半導体基板10wを導電性の支持台の上に載置し、コンタクトプローブをそれぞれのアノード電極15に接触させて、それぞれの半導体素子10の電気的特性を評価する。電気的特性の評価は、例えば、ダイオード特性試験に従う。それぞれの半導体素子10の電極間に順方向電圧を印加したり、逆方向電圧を印加したりする。SBDの順方向および逆方向の少なくともいずれかの直流特性に、許容電流以上のリーク電流が流れた素子は、不良素子10Bとする。第1領域95のそれぞれについて、不良素子10Bの数と、不良素子10Bの場所と、を求める。上述したように、不良素子10Bの場所を記録する際には、マーク29が有効に働く。次に、第1領域95のそれぞれを、不良素子10Bを含まない第1群と、第2の個数の不良素子10Bを有する第2群と、第2の個数よりも多い不良素子10Bを有する第3群と、に組み分けるステップS60。図8は、複数の半導体チップのそれぞれを複数の群に組み分ける手順を説明する図である。図8には、電気的特性の評価が終了した後の状態が示されている。図8に示すように、複数の半導体素子10のいくつかには、不良素子10Bが含まれている。この段階では、不良素子10Bを含まない半導体チップ20を第1群に組み分け、第2の個数例えば、1個の不良素子10Bを有する半導体チップ21を第2群に組み分ける。それ以外の半導体素子例えば、不良素子10Bが2個以上含まれる素子については、第3群に組み分ける。このように、複数の半導体チップのそれぞれを複数の群に組み分ける。さらに、第2群に属す半導体チップ21のそれぞれについては、第2A群、第2B群、第2C群、第2D群のいずれかに組み分ける。例えば、第1領域95の左上に不良素子10Bが存在する半導体チップ21Aについては第2A群に、第1領域95の右上に不良素子10Bが存在する半導体チップ21Bについては第2B群に、第1領域95の左下に不良素子10Bが存在する半導体チップ21Cについては第2C群に、第1領域95の右下に不良素子10Bが存在する半導体チップ21Dについては第2D群に組み分ける。なお、欠陥16は、半導体基板10wの平面内においてランダムに発生するので、半導体チップ21A、半導体チップ21B、半導体チップ21C、および半導体チップ21Dのそれぞれは、およそ同数ずつ得られる。次に、半導体基板10wをダイシングによって、第1領域95ごとに分割し、第1群に属す複数の半導体チップ20と、第2群に属す複数の前記半導体チップ21と、第3群に属す複数の半導体チップと、を形成するステップS70。これにより、個片化された半導体チップが形成される。個片化された半導体チップのそれぞれについては、配線基板50上に搭載する前に、群ごとに蓄えてもよい。次に、図1に示すように、第1群に属す半導体チップ20の少なくとも1つを第1領域95よりも広い配線基板50上の第2領域90内に配置する。さらに、第2群に属す半導体チップ21の少なくとも1つを、第2群に属す半導体チップ21内の不良素子10Bの場所に応じて第2領域95内の所定の場所に配置するステップS80。第2群に属す半導体チップ21は、半導体チップ21内に発生した不良素子10Bの場所に応じて、第2領域90内の所定の場所に配置される。例えば、図1に示すように、第2領域90は、縦方向に2個と、横方向に3個の合計6個の半導体チップが配置可能な領域である。第2領域90内において、第1群に属す半導体チップ20を、縦方向に2個、第2群に属す半導体チップ21を、半導体チップ20のそれぞれの両側に配置する。この際、第2A群に属す半導体チップ21Aについては、第2領域90の左上の角に不良素子10Bが位置するように配置する。第2B群に属す半導体チップ21Bについては、第2領域90の右上の角に不良素子10Bが位置するように配置する。第2C群に属す半導体チップ21Cについては、第2領域90の左下の角に不良素子10Bが位置するように配置する。第2D群に属す半導体チップ21Dについては、第2領域90の右下の角に不良素子10Bが位置するように配置する。続いて、図1に示すように、アノード配線50aと、半導体素子10Aのアノード電極15と、の間を、ボンディングワイヤ30を介して電気的に接続する。このようなフローによって、半導体装置1が形成される。次に、実施形態の効果について説明する。実施形態の効果を説明する前に、参考例に係る半導体装置について説明する。図9は、第1参考例に係る半導体装置の平面模式図である。第1参考例に係る半導体装置100については、1つの半導体素子10A自体を半導体チップとし、個々の半導体素子10Aをカソード配線50cの上に複数搭載している。この場合の製造歩留まりは、上述した1式で表され、67になる。しかし、第1参考例では、ダイシングによって、半導体チップ20、21よりも面積の小さい半導体素子10Aを複数、半導体基板10wから切り出す必要があり、従って、第1参考例では、半導体基板10wの全ダイシングラインが必然的に実施形態よりも長くなってしまう。例えば、第1参考例に係る半導体基板10wの1枚あたりのダイシング長は、実施形態に係る半導体基板10wの1枚あたりのダイシング長に比べ、約2倍になってしまう。また、第1参考例では、カソード配線50c上に搭載するチップ数が実施形態に比べ増えてしまい、カソード配線50c上に半導体チップを搭載する時間が長くなってしまう。このため、第1参考例では、製造コストが増加してしまう。これに対し、実施形態においては、不良素子10Bを含まない半導体チップ20と、所定の個数の不良チップ10Bを含む半導体チップ21と、を用いて半導体装置1を形成する。すなわち、1個の不良チップ10Bを含む半導体チップ21を余らすことなく、半導体装置1中の半導体チップとして用いている。この際、不良チップ10Bは素子として使用しないので、半導体装置1の特性に悪影響を及ぼすことはない。また、半導体装置1の製造歩留まりは、60であり、第1参考例の製造歩留まりに近づいている。さらに、実施形態のダイシング長は、第1参考例に比べ、約1/2倍に減少する。また、実施形態では、カソード配線50c上に搭載するチップ数が第1参考例に比べ1/4にまで減少する。不良素子10Bを含まない半導体チップ20のみで半導体装置1を形成した場合は、製造歩留まりが20になる。従って、不良チップ10Bを含む半導体チップ21を半導体装置1の部品とする実施形態では製造歩留まりが向上する。また、別の参考例として、以下の手法が考えられる。例えば、複数の半導体素子10を含む半導体チップの複数個を、配線基板50のカソード配線50c上にマトリクス状に搭載した後、半導体チップのそれぞれにおいて不良素子10Bがどこにあるかを検査手段によって判別する。そして、検査後において、良品素子10Aには、ボンディングワイヤ30を接続し、不良素子10Bには、ボンディングワイヤ30を接続しない手法である。この手法で製造した半導体装置200を、図10に示す。図10は、第2参考例に係る半導体装置の平面模式図である。第2参考例に係る半導体装置200では、不良素子10Bが配置されている場所が秩序なくばらばらになっている。これは、半導体チップのそれぞれを、配線基板50にマトリクス状に搭載した後において、それぞれの半導体チップにおいて、不良素子10Bを判別したためである。すなわち、第2参考例に係る手法では、複数の半導体チップを配線基板50に搭載した直後においては、不良素子10Bがどこに位置しているのかが不明である。第2参考例に係る手法によって半導体装置200を製造すると、半導体装置200を製造するごとに不良素子10Bの位置が変わってしまう。従って、半導体装置200を製造するごとにボンディングワイヤ30を接続する場所が変わってしまう。このため、第2参考例では、半導体装置200を製造するごとにボンディングワイヤ30が接続される場所の判断を要する。また、第2参考例では、半導体装置200を製造するごとに不良素子10Bの位置が変わるので、その都度、カソード配線50cとアノード配線50aとの間の抵抗,インダクタンスがばらついてしまう。また、第2参考例では、半導体装置200を製造するごとに不良素子10Bの位置が変わるので、その都度、半導体チップ20、21とカソード配線50cとの間の熱抵抗が変わってしまう。半導体素子10Aがパワー半導体素子の場合には、半導体素子10Aから大容量の熱が放出される。第2参考例のごとく、半導体装置200を製造するごとに不良素子10Bの位置が変わると、製造するごとに半導体チップ20、21とカソード配線50cとの間の熱抵抗、カソード配線50c面内の温度分布が不均一になり、半導体チップ20、21の一部がカソード配線50cから剥がれたり、半導体装置200の上方もしくは下方に設置される半導体装置200以外の部品に悪影響を及ぼしたりする可能性がある。これに対し、実施形態では、半導体チップ20、21を配線基板50に搭載する際に、半導体チップ20、21のそれぞれが配線基板50のどの場所に配置するかを予め決定してから半導体チップ20、21を配線基板50上に搭載する。すなわち、実施形態では、半導体装置1を製造するごとに不良素子10Bの位置が変わることがない。従って、半導体装置1を製造するごとにボンディングワイヤ30を接続する場所が変わることはない。また、半導体装置1を製造するごとに不良素子10Bの位置は変わらないので、その都度、カソード配線50cとアノード配線50aとの間の抵抗、インダクタンスがばらつかない。また、半導体装置1を製造するごとに不良素子10Bの位置は変わらないので、その都度、半導体チップ20、21とカソード配線50cとの間の熱抵抗も変わり難い。このため、半導体素子10Aがパワー半導体素子であったとしても、半導体装置1を製造するごとの熱抵抗は、より均一になる。従って、半導体チップ20、21は、カソード配線50cから剥がれ難い。そして、半導体装置1の上方もしくは下方に設置される半導体装置1以外の部品に悪影響を及ぼし難い。また、半導体装置1では、電流が流れない不良素子10Bを第2領域90の角に置いたため、カソード配線50c面内の温度分布がより均一になる。また、実施形態では、ダイシング長が第1参考例に比べて減る。この分、半導体装置の面積増大を抑制できる。このように、実施形態によれば、コスト上昇が抑制されるとともに、製造歩留まり低下が抑制され、さらに、半導体装置の面積増加が抑制された半導体装置が実現する。第2実施形態図11は、第2実施形態に係る半導体装置の平面模式図である。半導体装置2においては、配線基板50の主面に対して垂直な方向からみて、第2領域90の縦方向に2個、横方向に2個の半導体チップが領域90内に配置されている。例えば、第2領域90内において、第1群に属す、不良素子10Bを含まない半導体チップ20が横方向に2個、第2群に属す、不良素子10Bを含む半導体チップ21が半導体チップ20のそれぞれの上側に配置されている。第2群に属す半導体チップ21については、第2A群もしくは第2D群に属す半導体チップ21A、21Dが一例として第2領域90の左上の角に不良素子10Bが位置するように配置されている。第2B群もしくは第2C群に属す半導体チップ21B、21Cが一例として第2領域90の右上の角に不良素子10Bが位置するように配置されている。半導体チップ21Dについては、配線基板50の主面に対し平行な方向に180°回転させることにより、不良素子10Bの位置が半導体チップ21Aと同じになる。半導体チップ21Cについては、配線基板50の主面に対し平行な方向に180°回転させることにより、不良素子10Bの位置が半導体チップ21Bと同じになる。半導体装置2においては、半導体基板10wとして、欠陥密度D個/cm2が1個/cm2であるSiC基板を用いている。従って、S×D値は、0.2になる。これにより、図4から半導体チップ21の製造歩留まりは、10であるが、半導体チップ20の製造歩留まりは、45になる。すなわち、半導体チップ20の製造歩留まりは、半導体チップ21の製造歩留まりの約4倍になっている。さらに、半導体チップ21については、上述したように4通りに形成されるので、半導体装置2の製造歩留まりは、図4のラインCから85になることが分かる。すなわち、半導体装置2の製造歩留まりは、半導体装置2を全て半導体チップ20で構成する製造歩留まりラインAから45よりも2倍程度高く、さらに、第1参考例に係る半導体装置100の製造歩留まり67よりも高い。このように、第2実施形態においては、第1実施形態と同じ効果を奏するとともに、製造歩留まりについては、第1実施形態よりもさらに高くなっている。以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"