"pチャネル型MISFETを半導体基板の第1領域に有し、nチャネル型MISFETを前記半導体基板の第2領域に有する半導体装置の製造方法であって、a前記半導体基板の前記第1領域および前記第2領域に、HfON膜を形成する工程と、b前記HfON膜上にアルミニウムを含有する第1金属膜を形成する工程と、c前記第1金属膜上に第1窒化チタン膜を形成する工程と、d前記第2領域の前記第1窒化チタン膜および前記第1金属膜を除去する工程と、e前記d工程後、前記第2領域の前記HfON膜上および前記第1領域の前第1窒化チタン膜上にランタノイド系金属を含有する第2金属膜を形成する工程と、f前記第2金属膜上に第2窒化チタン膜を形成する工程と、g前記f工程の後、熱処理を施し、前記第1領域のHfON膜と前記第1金属膜との反応によりHfAlON膜を生成し、前記第2領域のHfON膜と前記第2金属膜との反応によりHfLnON膜Ln;ランタノイド系金属を生成する工程と、h前記g工程の後、前記第2窒化チタン膜および前記第2金属膜を除去し、前記第1窒化チタン膜および前記第1金属膜を除去する工程と、i前記第1領域のHfAlON膜上に第1ゲート電極を形成し、前記第2領域のHfLnON膜上に第2ゲート電極を形成する工程と、j前記第1ゲート電極の両側の前記半導体基板中にp型の不純物領域を形成し、前記第2ゲート電極の両側の前記半導体基板中にn型の不純物領域を形成する工程と、を有し、前記第1窒化チタン膜のTiとNとの組成比を1:X1aとし、前記第2窒化チタン膜のTiとNの組成比を1:X1bとした場合、X1a<X1bの関係であることを特徴とする半導体装置の製造方法。前記ランタノイド系金属は、ランタンであり、前記HfLnON膜Ln;ランタノイド系金属は、HfLaON膜であることを特徴とする請求項1記載の半導体装置の製造方法。前記HfAlON膜のHfとNとの組成比を1:Zaとし、前記HfLaON膜のHfとNとの組成比を1:Zbとした場合、Za<Zbの関係であることを特徴とする請求項2記載の半導体装置の製造方法。前記第1窒化チタン膜の前記X1aは、1.2未満であることを特徴とする請求項2記載の半導体装置の製造方法。前記第2窒化チタン膜の前記X1bは、1.2以上であることを特徴とする請求項2記載の半導体装置の製造方法。前記b工程の前記第1金属膜の形成は、第1装置内の第1チャンバ内にて行われ、前記c工程の前記第1窒化チタン膜の形成は、第1装置内の第2チャンバ内にて行われ、前記第1チャンバ内から第2チャンバ内への搬送を、不活性雰囲気の経路を介して行うことにより、前記第1金属膜および第1窒化チタン膜を連続して成膜することを特徴とする請求項2記載の半導体装置の製造方法。前記e工程の前記第2金属膜の形成は、第1装置内の第3チャンバ内にて行われ、前記f工程前記第2窒化チタン膜の形成は、前記第2チャンバ内にて行われ、前記第3チャンバ内から第2チャンバ内への搬送を、不活性雰囲気の経路を介して行うことにより、前記第2金属膜および第2窒化チタン膜を連続して成膜することを特徴とする請求項6記載の半導体装置の製造方法。前記g工程の熱処理は、第1装置内の第4チャンバ内にて行われ、前記第2チャンバ内から第4チャンバ内への搬送を、不活性雰囲気の経路を介して行うことにより、前記第2窒化チタン膜の成膜と前記熱処理を連続して行うことを特徴とする請求項7記載の半導体装置の製造方法。前記a工程の前に、k前記半導体基板の前記第1領域および前記第2領域に、絶縁膜を形成する工程を有し、前記a工程は、前記絶縁膜上に、HfON膜を形成する工程であることを特徴とする請求項2記載の半導体装置の製造方法。前記絶縁膜は、前記半導体基板を構成する半導体の酸化膜または前記半導体の酸窒化膜であることを特徴とする請求項9記載の半導体装置の製造方法。前記第1領域と前記第2領域との間には素子分離領域が形成されていることを特徴とする請求項2記載の半導体装置の製造方法。前記i工程の第1ゲート電極および第2ゲート電極は、金属または金属化合物の層を有することを特徴とする請求項2記載の半導体装置の製造方法。前記金属または金属化合物の層は、窒化チタン層であることを特徴とする請求項12記載の半導体装置の製造方法。前記i工程の第1ゲート電極および第2ゲート電極は、前記金属または金属化合物の層上にシリコン層を有することを特徴とする請求項12記載の半導体装置の製造方法。半導体基板の第1領域に形成されたpチャネル型MISFETと、前記半導体基板の第2領域に形成されれたnチャネル型MISFETとを有する半導体装置であって、a前記pチャネル型MISFETは、a1前記半導体基板上に配置された第1ゲート絶縁膜であって、HfAlON膜を有する第1ゲート絶縁膜と、a2前記第1ゲート絶縁膜上に配置された第1ゲート電極と、a3前記第1ゲート電極の両側の前記半導体基板中に配置されたp型半導体領域と、を有し、b前記nチャネル型MISFETは、b1前記半導体基板上に配置された第2ゲート絶縁膜であって、HfLaON膜を有する第2ゲート絶縁膜と、b2前記第2ゲート絶縁膜上に配置された第2ゲート電極と、b3前記第2ゲート電極の両側の前記半導体基板中に配置されたn型半導体領域と、を有し、前記HfAlON膜のHfとNとの組成比を1:Zaとし、前記HfLaON膜のHfとNとの組成比を1:Zbとした場合、Za<Zbの関係であることを特徴とする半導体装置。前記第1ゲート絶縁膜は、前記半導体基板上に配置され、前記半導体基板を構成する半導体の酸化膜または前記半導体の酸窒化膜である第1絶縁膜と、前記第1絶縁膜上に配置された前記HfAlON膜とを有し、前記第2ゲート絶縁膜は、前記第1絶縁膜と、前記第1絶縁膜上に配置された前記HfLaON膜とを有することを特徴とする請求項15記載の半導体装置。前記第1領域と前記第2領域との間には素子分離領域が形成されていることを特徴とする請求項15記載の半導体装置。前記第1ゲート電極および前記第2ゲート電極は、それぞれ、金属または金属化合物の層を有することを特徴とする請求項15記載の半導体装置。前記金属または金属化合物の層は、窒化チタン層であることを特徴とする請求項18記載の半導体装置。前記第1ゲート電極および前記第2ゲート電極は、前記金属または金属化合物の層上にシリコン層を有することを特徴とする請求項18記載の半導体装置。本発明者は、上記のようなhigh-k膜を有する電界効果トランジスタMISFET:MetalInsulatorSemiconductorFieldEffectTransistorの研究開発に従事している。本発明者は、微細化が進んだ半導体装置、例えば、28nmノード以降のSoCSystemOnaChipデバイスにおいて、poly-Si/SiONの積層構造に代えて、poly-Si/metal/high-k膜の積層構造ゲートスタック構造適用した相補型ComplementaryのMISFETCMISの採用を検討している。high-k膜としては、nチャネル型MISFETのゲート絶縁膜として、HfLaON膜の採用を、pチャネル型MISFETのゲート絶縁膜として、HfAlON膜の採用を検討している。しかしながら、本発明者の検討例後述する比較例において、pチャネル型MISFETの閾値電圧が所望の値より上がってしまうという問題が生じた。この原因について、探究した結果、high-k膜中の窒素濃度が影響していることが判明した。そこで、本発明の目的は、特性の良好な半導体装置の製造方法を提供することにある。特に、high-k膜中の窒素濃度を制御することにより特性の良好な電界効果トランジスタを製造することにある。また、本発明の他の目的は、特性の良好な半導体装置を提供することにある。特に、high-k膜中の窒素濃度を制御することにより特性の良好な電界効果トランジスタを提供することにある。本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、pチャネル型MISFETを半導体基板の第1領域に有し、nチャネル型MISFETを上記半導体基板の第2領域に有する半導体装置の製造方法であって、次のa~jの工程を有する。aは、上記半導体基板の上記第1領域および上記第2領域に、HfON膜を形成する工程である。bは、上記HfON膜上にアルミニウムを含有する第1金属膜を形成する工程である。cは、上記第1金属膜上に第1窒化チタン膜を形成する工程である。dは、上記第2領域の上記第1窒化チタン膜および上記第1金属膜を除去する工程である。eは、上記d工程後、上記第2領域の上記HfON膜上および上記第1領域の前第1窒化チタン膜上にランタノイド系金属を含有する第2金属膜を形成する工程である。fは、上記第2金属膜上に第2窒化チタン膜を形成する工程である。gは、上記f工程の後、熱処理を施し、上記第1領域のHfON膜と上記第1金属膜との反応によりHfAlON膜を生成し、上記第2領域のHfON膜と上記第2金属膜との反応によりHfLnON膜Ln;ランタノイド系金属を生成する工程である。hは、上記g工程の後、上記第2窒化チタン膜および上記第2金属膜を除去し、上記第1窒化チタン膜および上記第1金属膜を除去する工程である。iは、上記第1領域のHfAlON膜上に第1ゲート電極を形成し、上記第2領域のHfLnON膜上に第2ゲート電極を形成する工程である。jは、上記第1ゲート電極の両側の上記半導体基板中にp型の不純物領域を形成し、上記第2ゲート電極の両側の上記半導体基板中にn型の不純物領域を形成する工程である。そして、上記第1窒化チタン膜のTiとNとの組成比を1:X1aとし、上記第2窒化チタン膜のTiとNの組成比を1:X1bとした場合、X1a<X1bの関係となる。本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、半導体基板の第1領域に形成されたpチャネル型MISFETと、上記半導体基板の第2領域に形成されれたnチャネル型MISFETとを有する半導体装置であって、次のaおよびbの構成を有する。aの上記pチャネル型MISFETは、a1上記半導体基板上に配置された第1ゲート絶縁膜であって、HfAlON膜を有する第1ゲート絶縁膜と、a2上記第1ゲート絶縁膜上に配置された第1ゲート電極と、a3上記第1ゲート電極の両側の上記半導体基板中に配置されたp型半導体領域と、を有する。bの上記nチャネル型MISFETは、b1上記半導体基板上に配置された第2ゲート絶縁膜であって、HfLaON膜を有する第2ゲート絶縁膜と、b2上記第2ゲート絶縁膜上に配置された第2ゲート電極と、b3上記第2ゲート電極の両側の上記半導体基板中に配置されたn型半導体領域と、を有する。そして、上記HfAlON膜のHfとNとの組成比を1:Zaとし、上記HfLaON膜のHfとNとの組成比を1:Zbとした場合、Za<Zbの関係である。本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、その特性を向上させることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等個数、数値、量、範囲等を含むについても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。実施の形態以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図1~図17図5以外は、本実施の形態の半導体装置の製造工程を示す要部断面図である。図5は、本実施の形態の半導体装置の製造工程に用いて好適なマルチチャンバの構成の一例を示す平面図である。構造説明まず、本実施の形態の半導体装置の製造工程を示す要部断面図の一つである図15を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。図15に示すように、本実施の形態の半導体装置は、半導体基板1のnMIS形成領域1Bに配置されたnチャネル型MISFETQnと、半導体基板1のpMIS形成領域1Aに配置されたpチャネル型MISFETQpとを有する。nMIS形成領域1BとpMIS形成領域1Aとの間には、素子分離領域2が配置されている。nチャネル型MISFETQnは、nMIS形成領域1Bの半導体基板1中に形成されたp型ウエル3の主表面に配置され、また、pチャネル型MISFETQpは、pMIS形成領域1Aの半導体基板1中に形成されたn型ウエル4の主表面に配置されている。nチャネル型MISFETQnは、半導体基板1p型ウエル3上に、ゲート絶縁膜を介して配置されたゲート電極と、このゲート電極の両側の半導体基板1p型ウエル3中に配置されたソースドレイン領域を有する。nチャネル型MISFETQnのゲート絶縁膜は、半導体基板1p型ウエル3上に配置された酸窒化シリコン膜ONと、この酸窒化シリコン膜ON上に配置されたHfLaON膜5bとの積層膜よりなる。HfLaON膜5bは、Hfハフニウムを含有する絶縁膜であり、高誘電体膜である。高誘電体膜high-k膜とは、酸化シリコン膜より誘電率の高い絶縁膜をいう。HfLaON膜ハフニウムランタンオキシナイトライド膜5bは、ハフニウムHfとランタンLaと酸素Oと窒素Nとで構成された絶縁膜である。各元素の組成比、即ち、Hf:La:O:Nは、1:xb:yb:zbである。ここで、本実施の形態においては、HfLaON膜5bのNのHfに対する組成比zbが、後述のHfAlON膜5aのNのHfに対する組成比zaより大きいzb>za。即ち、HfLaON膜5bは、N含有量の多い膜、言い換えれば、Nリッチな膜である。このHfLaON膜5bは、HfON膜5中に、その上部に積層したLa膜8bからLaを拡散させることにより形成する。この際、La膜8bの酸化防止膜としてその上部に形成されるTiN膜7bの窒素組成比後述のx1bを大きくしておくことで、形成されるHfLaON膜5b中のN含有量を大きくすることができる。このように、HfLaON膜5b中のN含有量を大きくすることで、nチャネル型MISFETQnの閾値閾値電圧を低減することができる。nチャネル型MISFETQnのゲート電極GE1は、HfLaON膜5b上に配置された金属膜TiN膜9と多結晶シリコン膜シリコン膜、シリコン層10との積層膜よりなる。このゲート電極GE1は、いわゆるメタルゲート電極である。よって、nチャネル型MISFETQnは、poly-Si/metal/high-k膜の積層構成を有するMISFETとなる。なお、ここで、メタルゲート電極を構成するmetal金属膜、金属層とは、金属伝導を示す導電膜を言い、単体の金属や合金だけでなく、金属伝導を示す金属化合物膜窒化金属膜や炭化金属膜なども含む。nチャネル型MISFETQnのソース、ドレイン領域は、ゲート電極GE1の両側の半導体基板1p型ウエル3中に配置されたn型半導体領域よりなり、LDDLightlyDopedDrain構成を有する。具体的には、n-型半導体領域11bおよびn型半導体領域12bより構成される。pチャネル型MISFETQpは、半導体基板1n型ウエル4上に、ゲート絶縁膜を介して配置されたゲート電極と、このゲート電極の両側の半導体基板1n型ウエル4中に配置されたソースドレイン領域を有する。pチャネル型MISFETQpのゲート絶縁膜は、半導体基板1n型ウエル4上に配置された酸窒化シリコン膜ONと、この酸窒化シリコン膜ON上に配置されたHfAlON膜5aとの積層膜よりなる。HfAlON膜5aは、Hfハフニウムを含有する絶縁膜であり、高誘電体膜である。高誘電体膜high-k膜とは、酸化シリコン膜より誘電率の高い絶縁膜をいう。HfAlON膜ハフニウムアルミニウムオキシナイトライド膜5aは、ハフニウムHfとアルミニウムAlと酸素Oと窒素Nとで構成された絶縁膜である。各元素の組成比、即ち、Hf:Al:O:Nは、1:xa:ya:zaである。ここで、本実施の形態においては、HfAlON膜5aのNのHfに対する組成比zaが、前述のHfLaON膜5bのNのHfに対する組成比zbより小さいza<zb。即ち、HfAlON膜5aは、N含有量の少ない膜である。このHfAlON膜5aは、HfON膜5中に、その上部に積層したAl膜8aからAlを拡散させることにより形成する。この際、Al膜8aの酸化防止膜としてその上部に形成されるTiN膜7aの窒素組成比後述のx1aを小さくしておくことで、形成されるHfAlON膜5a中のN含有量を小さくすることができる。このように、HfAlON膜5a中のN含有量を小さくすることで、pチャネル型MISFETQpの閾値を低減することができる。ここで、pチャネル型MISFETQpの閾値の低減とは、例えば、pチャネル型MISFETQpの閾値を-aVa>0と表した場合、aの値言い換えれば、閾値の絶対値を小さくすることを意味する。pチャネル型MISFETQpのゲート電極GE2は、HfAlON膜5a上に配置された金属膜TiN膜9と多結晶シリコン膜シリコン膜、シリコン層10との積層膜よりなる。このゲート電極GE2は、いわゆるメタルゲート電極である。よって、pチャネル型MISFETQpは、poly-Si/metal/high-k膜の積層構成を有するMISFETとなる。pチャネル型MISFETQpのソース、ドレイン領域は、ゲート電極GE2の両側の半導体基板1n型ウエル4中に配置されたp型半導体領域よりなり、LDD構成を有する。具体的には、p-型半導体領域11aおよびp型半導体領域12aより構成される。製造方法説明次いで、図1~図17を参照しながら、本実施の形態の半導体装置の製造工程を説明するとともに、当該半導体装置の構成をより明確にする。図1に示すように、例えば1~10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板半導体ウエハ1を準備する。次いで、半導体基板1に、例えば酸化シリコン膜などよりなる素子分離領域2を形成する。この素子分離領域2により、nチャネル型MISFETが形成されるnMIS形成領域1Bおよびpチャネル型MISFETが形成されるpMIS形成領域1Aが区画分離される。この素子分離領域2で区画された素子形成領域を活性領域ということがある。素子分離領域2は、例えばSTIshallowtrenchisolation法を用いて形成することができる。例えば、STI法では、以下のようにして素子分離領域を形成する。例えば、半導体基板1をエッチングすることにより素子分離溝2aを形成する。次いで、半導体基板1上に、素子分離溝2aを埋め込む程度の膜厚で、酸化シリコン膜をCVDChemicalVaporDeposition;化学気相成長法などを用いて堆積し、素子分離溝2a以外の酸化シリコン膜を化学的機械的研磨CMP;chemicalmechanicalpolishing法やエッチバック法などを用いて除去する。これにより、素子分離溝2a内に酸化シリコン膜を埋め込むことができる。また、STI法に代えてLOCOSlocalOxidationofsilicon法を用いて素子分離領域2を形成してもよい。この場合、例えば、半導体基板1上に素子分離領域2を形成する領域に開口を有する窒化シリコン膜を形成し、当該膜をマスクとして半導体基板シリコン1を熱酸化することにより、酸化シリコン膜熱酸化膜よりなる素子分離領域2を形成する。次いで、半導体基板1のnMIS形成領域1Bにホウ素Bなどのp型不純物をイオン打ち込みした後、熱処理により不純物を拡散させることにより、p型ウエル3を形成する。また、半導体基板1のpMIS形成領域1AにリンPまたはヒ素Asなどのn型不純物をイオン打ち込みした後、熱処理により不純物を拡散させることにより、n型ウエル4を形成する。この後、必要に応じて、半導体基板1p型ウエル3またはn型ウエルの上層部に対して、MISFETの閾値調整用のイオン注入いわゆるチャネルドープイオン注入を行なってもよい。次いで、図2に示すように、半導体基板1p型ウエル3およびn型ウエル4の表面を酸素および窒素を含有する雰囲気中で熱酸化することにより、第1ゲート絶縁膜として酸窒化シリコン膜ONを形成する。熱処理温度は、例えば、1000°C程度である。なお、熱酸化法に代えて、CVD法で酸窒化シリコン膜ONを形成してもよい。このように、半導体基板1上に、酸窒化シリコン膜ONを形成することで、ゲート電極と半導体基板との間のリーク電流を低減することができる。即ち、後述するHf含有絶縁膜HfLaON膜5bおよびHfAlON膜5aは膜中に空孔が形成されやすい。よって、半導体基板1とゲート電極GE1、GE2との間にHf含有絶縁膜のみが介在している場合、Hf含有絶縁膜内の空孔内に浸透したゲート電極材料などを介してリーク電流が発生しやすい。これに対し、上記のように、Hf含有絶縁膜の下層に酸窒化シリコン膜ONを形成することで、ゲート電極GE1、GE2と半導体基板1との間のリーク電流を低減することができる。特に、前述のように、1000°C程度の熱処理による成膜によれば、緻密な膜を成膜することができ、上記リーク電流のさらなる低減を図ることができる。また、第1ゲート絶縁膜として酸化シリコン膜熱酸化膜を用いてもよい。酸化シリコン膜を用いた場合も、上記リーク電流の低減効果を奏するが、酸窒化シリコン膜ONの方が、酸化シリコン膜よりEOTEquivalentOxideThickness;酸化膜換算膜厚が小さく、第1ゲート絶縁膜として用いて好適である。EOTとは、絶縁膜の電気的換算膜厚であり、ある厚さの絶縁膜ここでは、酸窒化シリコン膜ONが示す容量に対して、それと同じ容量値を示す酸化シリコン膜の膜厚を指す。次いで、図3~図9を参照しながら、半導体基板1の表面すなわち酸窒化シリコン膜ONの表面上に、第2ゲート絶縁膜5a、5bを形成する工程、即ち、半導体基板1のnMIS形成領域1Bには、第2ゲート絶縁膜として、窒素リッチなHfLaON膜5bを形成し、半導体基板1のpMIS形成領域1Aには、第2ゲート絶縁膜として、HfAlON膜5aを形成する工程について説明する。以下、窒素リッチなHfLaON膜5bおよびHfAlON膜5aを形成する工程について詳細に説明する。まず、図3に示すように、酸窒化シリコン膜ON上のpMIS形成領域1AおよびnMIS形成領域1Bに、HfO膜酸化ハフニウム膜またはハフニウムオキサイド膜、代表的なのはHfO2膜を形成する。HfO膜は、例えば、CVD法により形成することができる。また、CVD法に代えてALDAtomicLayerDeposition:原子層堆積法を用いて形成してもよい。次いで、上記HfO膜を窒化することにより、HfON膜ハフニウムオキシナイトライド膜5を形成する。窒化方法としては、プラズマ窒化法を用いることができる。即ち、窒素を含有する雰囲気中でプラズマを生じさせ、その内部に半導体基板1を配置し、HfO膜を窒化する。なお、上記CVD法またはALD法を用いて酸窒化シリコン膜ON上に直接HfON膜5を成膜してもよい。次いで、図4に示すように、HfON膜5上のpMIS形成領域1AおよびnMIS形成領域1Bに、pMIS閾値調整層Al拡散膜、Al注入膜、固層拡散膜としてAl膜8aを形成する。このAl膜8aは、例えば、スパッタリング法などを用いて、不活性雰囲気の処理室内で1nm程度の膜厚で成膜する。pMIS閾値調整層は、下層のHfON膜5にAl第1金属元素を導入させるために形成される。このような積層膜間の元素導入をミキシングということがある。このように、pチャネル型MISFETQpのゲート絶縁膜5a中にAlを含有させることにより、その閾値の絶対値を低下させることができる。この閾値調整層は、Alを含有していればよく、Al以外の元素を含有していても良いが、酸素O2の含有量が少ないことが望ましく、酸素含有量を30atomic以下とすることが好ましい。上記Al膜8a単体は酸素含有量が少なく好適である。次いで、Al膜8a上のpMIS形成領域1AおよびnMIS形成領域1Bに、下層のAl膜8aの酸化防止膜の役割を果たすハードマスクとして、TiリッチなTiN膜窒化金属膜7aを形成する。Tiリッチとは、相対的にTiを多く含有する膜をいい、ここでは、TiN膜7aの各元素の組成比、即ち、Ti:Nを、1:x1aとし、後述のTiN膜7bの各元素の組成比、即ち、Ti:Nを、1:x1bとした場合、x1a<x1bとなることを意味する。言い換えれば、TiN膜7a中のNのTiに対する組成比x1a、窒素組成比が、後述するTiN膜7bのNのTiに対する組成比x1b、窒素組成比より小さいことを意味する。また、後述する実験例等を考慮すれば、TiN膜7aのx1a窒素組成比は、1.2未満が好ましい。このTiリッチなTiN膜7aは、例えば、スパッタリング法などを用いて10nm程度の膜厚で形成する。この場合の成膜条件は、例えば、10-2Paの減圧下において、アルゴンAr流量15sccm、窒素流量12sccmの不活性雰囲気の処理室内において、処理室内の電極にRFRadioFrequencyパワー1kWを印加し、Tiターゲットから飛び出したTi粒子を窒化しながら半導体基板1上に堆積させることにより、TiリッチなTiN膜7aを成膜する。なお、このTiリッチなTiN膜7aの成膜の際の窒素流量は、後述のNリッチなTiN膜7bの成膜の際の窒素流量より少ない。また、sccmは、StandardCubicCentimeterperMinutesを意味し、標準状態のときの1分あたりの流量cc=mlを指す。上記Al膜8aおよびTiN膜7aの成膜においては、例えば、図5に示すマルチチャンバを用いて、連続的に成膜することが好ましい。図5は、本実施の形態の半導体装置の製造工程に用いて好適なマルチチャンバの構成の一例を示す平面図である。図5に示すマルチチャンバは、自動搬送装置21、保管室22および搬送室24を有している。また、搬送室24を略中心として、Al成膜装置成膜室25、TiN成膜装置26、La成膜装置27およびアニール装置アニール室28が順に配置されている。各装置や処理室間には、開閉自在な扉が設けられている。また、搬送室24内には、搬送室24を介して各装置25、26、27、28内に半導体基板半導体ウエハを搬送可能に設けられたロボットアーム23が配置されている。上記Al膜8aおよびTiN膜7aの成膜においては例えば以下のように処理を行う。まず、保管室22と搬送室24との間の扉を閉じ、搬送室24および各装置各チャンバ、25、26、27、28内を減圧排気し、これらの内部を不活性ガス例えば、窒素でパージする。次いで、自動搬送装置21によって半導体ウエハを保管室22内に搬送した後、保管室22と自動搬送装置21との間の扉を閉ざし、保管室22内を減圧排気した後、保管室22と搬送室24との間の扉およびAl成膜装置25の扉を開き、搬送室のロボットアーム23で、保管室22の半導体基板1をAl成膜装置25まで搬送する。次いで、Al成膜装置25の扉を閉じ、Al成膜装置25内で上記Al膜8aを成膜する。次いで、搬送室24のロボットアーム23によって、半導体基板1をAl成膜装置25から取り出し搬送室24を経由してTiN成膜装置26まで搬送し、上記TiN膜7aを成膜する。このように、Al膜8aの成膜後、不活性雰囲気の経路例えば、搬送室24を介して搬送することにより、Al膜8aが、大気酸素に触れることなく、TiN膜7aで覆うことができる。この後、次のようにして、半導体基板1を取り出す。例えば、搬送室24のロボットアーム23によって、半導体基板1をTiN成膜装置26から保管室22まで搬送し、保管室22と搬送室24との間の扉を閉じた後、保管室22内の減圧状態を解消し、室内を大気圧とした後、自動搬送装置21を用いて保管室22内の半導体基板1を取り出す。このように、マルチチャンバを用いて、Al膜8aおよびTiN膜7aを順次成膜することで、Al膜8aが、大気酸素に触れる機会を低減し、Al膜8aが酸化され、その内部に酸素が取り込まれることを低減することができる。特に、酸化アルミニウムは、酸化ランタンより誘電率が低く、HfAlON膜5a中のAlおよびOの組成比が高くなることによりEOTが高くなる。よって、Al膜8aおよびTiN膜7aの成膜工程においては、Al膜8aを大気に触れさせることなく、連続成膜することが好ましい。なお、Al膜8aおよびTiN膜7aの成膜工程においては、La成膜装置27およびアニール装置28は用いない。よって、La成膜装置27およびアニール装置28を有さないマルチチャンバを用いてもよい。次いで、図6に示すように、TiリッチなTiN膜窒化金属膜7a上に、フォトレジスト膜PR1を塗布し、このフォトレジスト膜PR1を露光、現像フォトリソグラフィすることで、nMIS形成領域1Bのフォトレジスト膜PR1を除去する。次いで、フォトレジスト膜PR1をエッチングマスクとして用いて、TiリッチなTiN膜7aおよびAl膜8aをウェットエッチングなどにより除去する。これにより、nMIS形成領域1BのHfON膜5が露出した状態となる。次いで、図7に示すように、フォトレジスト膜PR1をアッシングなどにより除去した後、HfON膜5が露出したnMIS形成領域1BおよびTiリッチなTiN膜7aが露出したpMIS形成領域1Aに、nMIS閾値調整層La拡散膜、La注入膜、固層拡散膜としてLa膜8bを形成する。このLa膜8bは、例えば、スパッタリング法などを用いて、0.3~1nm程度の膜厚で成膜する。この場合の成膜条件は、例えば、10-2Paの減圧状態で、アルゴンAr流量50sccmの不活性雰囲気の処理室内において、処理室内の電極のRFパワーを300Wとし、Laターゲットから飛び出したLa粒子を半導体基板1上に堆積させることにより、La膜8bを成膜する。このnMIS閾値調整層は、下層のHfON膜5にLa第2金属元素を導入ミキシングさせるために形成される。このように、nチャネル型MISFETQnのゲート絶縁膜5bにLaを含有させることにより、その閾値を低下させることができる。この閾値調整層は、Laを含有していればよく、La以外の元素を含有していても良いが、酸素O2の含有量が少ないことが望ましく、酸素含有量を30atomic以下とすることが好ましい。上記La膜8b単体は酸素含有量が少なく好適である。また、上記La膜に代えて、ランタノイドlanthanoid系金属を含有する膜を用いてもよい。ランタノイド系金属Lnと表すとは、原子番号57から71、すなわちランタンLaからルテチウムLuまでの15の元素を示す。nMIS閾値調整層としては、ランタノイド系金属の中でも、比較的誘電率が高く、バンドギャップの大きいLa、Prが好ましく、Laがより好ましい。次いで、図8に示すように、La膜8b上のpMIS形成領域1AおよびnMIS形成領域1Bに、下層のLa膜8bの酸化防止膜の役割を果たすハードマスクとして、NリッチなTiN膜窒化金属膜7bを形成する。Nリッチとは、相対的にNを多く含有する膜をいい、ここでは、TiN膜7bの各元素の組成比、即ち、Ti:Nを、1:x1bとし、TiN膜7aの各元素の組成比、即ち、Ti:Nを、1:x1aとした場合、x1a<x1bとなることを意味する。言い換えれば、TiN膜7b中のNのTiに対する組成比x1b、窒素組成比が、TiN膜7aのNのTiに対する組成比x1a、窒素組成比より大きいことを意味する。また、後述する実験例を考慮すれば、TiN膜7bのx1b窒素組成比は、1.2以上が好ましい。このNリッチなTiN膜7bは、例えば、スパッタリング法などを用いて10nm程度の膜厚で形成する。この場合の成膜条件は、例えば、10-2Paの減圧下において、アルゴンAr流量15sccm、窒素流量24sccmの不活性雰囲気の処理室内において、処理室内の電極にRFパワー1kWを印加し、Tiターゲットから飛び出したTi粒子を窒化しながら半導体基板1上に堆積させることにより、NリッチなTiN膜7bを成膜する。なお、このNリッチなTiN膜7bの成膜の際の窒素流量は、TiリッチなTiN膜7aの成膜の際の窒素流量より多い。上記La膜8bおよびNリッチなTiN膜7bの成膜においては、例えば、前述の図5に示すマルチチャンバを用いて、連続的に成膜することが好ましい。例えば、上記La膜8bおよびNリッチなTiN膜7bの成膜においては例えば以下のように処理を行う。まず、保管室22と搬送室24との間の扉を閉じ、搬送室24および各装置25、26、27、28内を減圧排気し、これらの内部を不活性ガス例えば、窒素でパージする。次いで、自動搬送装置21によって半導体ウエハを保管室22内に搬送した後、保管室22と自動搬送装置21との間の扉を閉ざし、保管室22内を減圧排気した後、保管室22と搬送室24との間の扉およびLa成膜装置27の扉を開き、搬送室のロボットアーム23で、保管室22の半導体基板1をLa成膜装置27まで搬送する。次いで、La成膜装置27の扉を閉じ、La成膜装置27内で上記La膜8bを成膜する。次いで、搬送室24のロボットアーム23によって、半導体基板1をLa成膜装置27から取り出し搬送室24を経由してTiN成膜装置26まで搬送し、上記TiN膜7bを成膜する。このように、La膜8bの成膜後、不活性雰囲気の経路例えば、搬送室24を介して搬送することにより、La膜8bが、大気酸素に触れることなく、TiN膜7bで覆うことができる。この後、保管室22を介して自動搬送装置21を用いて半導体基板1を取り出してもよいが、後述のアニール処理まで連続して行ってもよい。即ち、この後、搬送室24のロボットアーム23によって、半導体基板1をTiN成膜装置26からアニール装置28まで搬送し、後述の熱処理を行う。その後、搬送室24のロボットアーム23によって、半導体基板1をアニール装置28から保管室22まで搬送し、保管室22と搬送室24との間の扉を閉じた後、保管室22内の減圧状態を解消し、室内を大気圧とした後、自動搬送装置21を用いて保管室22内の半導体基板1を取り出す。このように、マルチチャンバを用いて、La膜8bおよびTiN膜7bを順次成膜することで、La膜8bが、大気酸素に触れる機会を低減し、La膜8bが酸化され、その内部に酸素が取り込まれることを低減することができる。よって、HfLaON膜5b中の、LaおよびOの組成比が高くなることによるEOTの上昇を抑制することができる。また、La膜8b上にTiN膜7bを形成することで、La膜8bの酸化をさらに低減することができる。なお、La膜8bおよびTiN膜7bの成膜工程においては、Al成膜装置25は用いない。よって、Al成膜装置25を有さないマルチチャンバを用いてもよい。次いで、図9に示すように、半導体基板1に対して熱処理を施すことにより、nMIS形成領域1BのHfON膜5をHfLaON膜5bに、pMIS形成領域1AのHfON膜5をHfAlON膜5aに変化させる。具体的には、pMIS形成領域1AのHfON膜5とAl膜8aとの積層部において、熱拡散反応ミキシングにより、Al膜8a中のAlを下層のHfON膜5中に拡散させ、HfAlON膜5aを形成する。また、nMIS形成領域1BのHfON膜5とLa膜8bとの積層部において、熱拡散反応ミキシングにより、La膜8b中のLaを下層のHfON膜5中に拡散させ、HfLaON膜5bを形成する。この熱処理工程は、熱処理温度780~850°Cの範囲内で、不活性ガス雰囲気例えばN2窒素雰囲気中で行う。また、前述したとおり、この熱処理工程では図5に示すマルチチャンバのアニール装置28を用い、TiN膜7b形成後に連続して熱処理を行うことができる。ここで、nMIS形成領域1BのHfON膜5上には、La膜8bおよびNリッチなTiN膜7bが形成されているため、上記ミキシングにより、HfLaON膜5b中のN含有量を大きくすることができる。即ち、HfLaON膜5bの各元素の組成比、即ち、Hf:La:O:Nは、1:xb:yb:zbにおいて、HfLaON膜5bのNのHfに対する組成比zbが大きくなる。例えば、HfLaON膜5bのNのHfに対する組成比zbは、HfAlON膜5aのNのHfに対する組成比zaより大きくなるzb>za。一方、pMIS形成領域1AのHfON膜5上には、Al膜8aおよびTiリッチなTiN膜7aが形成されているため、上記ミキシングにより、HfAlON膜5a中のN含有量を小さくすることができる。即ち、HfAlON膜5aの各元素の組成比、即ち、Hf:Al:O:Nは、1:xa:ya:zaにおいて、HfAlON膜5aのNのHfに対する組成比zaが小さくなる。例えば、HfAlON膜5aのNのHfに対する組成比zaは、HfLaON膜5bのNのHfに対する組成比zbより小さくなるza<zb。次に、図10に示すように、上記熱処理工程で反応しなかったTiN膜7bおよびLa膜8b即ち、HfLaON膜5bとならなかった残膜を、ウェットエッチングなどによって除去する。さらに、上記熱処理工程で反応しなかったTiN膜7aおよびAl膜8a即ち、HfAlON膜5aとならなかった残膜をウェットエッチングなどによって除去する。ここで、TiN膜7a、7bは、酸素を含まない場合よりも酸素を含む場合の方がウェットエッチングし難くなる。例えば、上記熱処理工程で生じ得るTiLaNおよびTiLaONに関して言えば、TiLaONは、TiLaNよりエッチングし難くなる。これに対し、本実施の形態によれば、TiN膜7a、7bの下層の膜Al膜8a、La膜8b中の酸素濃度が低減されているため、TiN膜7a、7b中の酸素濃度が抑制される。よって、ウェットエッチング時間を短縮でき、特に、TiN膜7aのウェットエッチングの際に露出しているHfLaON膜5bに対するエッチングダメージを低減することができる。また、前述したとおり、TiN膜7b形成後に連続して熱処理を行うことにより、TiN膜7bの酸化を抑制することができ、この点でも、TiN膜7bのエッチング時間を短縮することができる。次に、図11に示すように、nMIS形成領域1BのHfLaON膜5bおよびpMIS形成領域1AのHfAlON膜5a上に、メタルゲート用の金属膜9として、例えば、TiN膜をスパッタリング法などにより10nm程度の膜厚で形成する。この場合の成膜条件は、例えば、10-2Paの減圧下において、アルゴンAr流量15sccm、窒素流量12sccmの処理室内において、処理室内の電極のRFパワーを1kWとし、Tiターゲットから飛び出したTi粒子を窒化しながら半導体基板1上に堆積させることにより、TiN膜を成膜する。メタルゲート用の金属膜9としては、TiN膜の他、窒化タンタルTaN膜または炭化タンタルTaC膜などを用いることができる。但し、LSI製造工程に馴染みのある、適用性の容易さの観点から、TiN膜を用いることが好ましい。なお、ここで、メタルゲート用の金属膜金属層9とは、金属伝導を示す導電膜を言い、単体の金属や合金だけでなく、金属伝導を示す金属化合物膜窒化金属膜や炭化金属膜なども含む。次いで、金属膜9上にシリコン膜10を形成する。シリコン膜10は、多結晶シリコン膜または非晶質シリコン膜とすることができるが、成膜時には非晶質シリコン膜であった場合でも、成膜後の熱処理例えばソースドレイン用に導入した不純物の活性化アニールで多結晶シリコン膜となる。ここで、金属膜9の厚みを厚くすることでシリコン膜10の形成工程を省略することも可能であるが、シリコン膜10を積層することで、金属膜9の膜厚を薄くでき、金属膜9のパターニングする際の半導体基板1へのダメージを小さくすることができる。次に、図12に示すように、シリコン膜10および金属膜9の積層膜を、例えば、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、金属膜9およびシリコン膜10の積層膜からなるゲート電極GE1、GE2を形成する。ゲート電極GE1は、nMIS形成領域1Bにおいて、HfLaON膜5b上に形成され、ゲート電極GE2は、pMIS形成領域1Aにおいて、HfAlON膜5a上に形成される。なお、ゲート電極GE1で覆われないHfLaON膜5bと、ゲート電極GE2で覆われないHfAlON膜5aとは、このパターニングの際また、この後のエッチング工程によって除去される。次いで、図13に示すように、nMIS形成領域1Bを開口したフォトレジスト膜図示せずをマスクに、ゲート電極GE1の両側のp型ウエル3に、リンPまたはヒ素Asなどのn型の不純物をイオン注入することにより、n-型半導体領域エクステンション領域、LDDLightlydopedDrain領域11bを形成する。また、pMIS形成領域1Aを開口したフォトレジスト膜図示せずをマスクに、ゲート電極GE2の両側のn型ウエル4に、ホウ素Bなどのp型の不純物をイオン注入することにより、p-型半導体領域エクステンション領域、LDD領域11aを形成する。次に、図14に示すように、ゲート電極GE1、GE2の側壁上に、絶縁体からなるサイドウォール側壁スペーサ、側壁絶縁膜13を形成する。例えば、半導体基板1上にゲート電極GE1、GE2を覆うように窒化シリコン膜を形成した後、この窒化シリコン膜を異方性エッチングエッチバックすることにより、ゲート電極GE1、GE2のそれぞれの側壁に窒化シリコン膜13aを自己整合的に残存させることができる。続いて、半導体基板1上にゲート電極GE1、GE2を覆うように酸化シリコン膜13bと窒化シリコン膜13cと順次積層し、この積層膜13b、13cを異方性エッチングエッチバックする。これにより、ゲート電極GE1、GE2の側壁に、窒化シリコン膜13a、酸化シリコン膜13bおよび窒化シリコン膜13cからなるサイドウォール13を形成することができる。次に、図15に示すように、nMIS形成領域1Bを開口したフォトレジスト膜図示せずをマスクに、ゲート電極GE1およびサイドウォール13の両側のp型ウエル3に、リンPまたはヒ素Asなどのn型の不純物をイオン注入することにより、n型半導体領域12bを形成する。n型半導体領域12bは、n-型半導体領域11bよりも不純物濃度が高くかつ接合深さが深い領域である。また、pMIS形成領域1Aを開口したフォトレジスト膜図示せずをマスクに、ゲート電極GE2およびサイドウォール13の両側のn型ウエル4に、ホウ素Bなどのp型の不純物をイオン注入することにより、p型半導体領域12aを形成する。p型半導体領域12aは、p-型半導体領域11aよりも不純物濃度が高くかつ接合深さが深い領域である。この後、導入した不純物の活性化のために、1000°C程度のアニール処理活性化アニール、熱処理を行う。これにより、n-型半導体領域11b、p-型半導体領域11a、n型半導体領域12bおよびp型半導体領域12aなどに導入された不純物を活性化することができる。この工程により、n-型半導体領域11bおよびn型半導体領域12bよりなるLDD構成のnチャネル型MISFETQnのソース、ドレイン領域が形成される。また、p-型半導体領域11aおよびp型半導体領域12aよりなるLDD構成のpチャネル型MISFETQpのソース、ドレイン領域が形成される。ここで、本実施の形態においては、予め、半導体基板1の主面に酸窒化シリコン膜ONが形成されているため、上記活性化アニールのような熱処理が加わっても、半導体基板1と第2ゲート絶縁膜5a、5bの界面に生じ得る酸化シリコン膜の生成を抑制できる。例えば、上記窒化シリコン膜ONが形成されていない場合には、上記界面に酸化シリコン膜が形成される。この酸化シリコン膜はその膜厚など、制御性良く形成できるものではないため、閾値などの素子特性にばらつきが生じ得る。これに対し、予め酸窒化シリコン膜ONを形成しておくことで、上記不具合を低減することができる。また、半導体基板1と第2ゲート絶縁膜5a、5bの界面に生じ得る酸化シリコン膜の生成を抑制できるため、EOTを低減することができる。以上の工程により、nMIS形成領域1Bに、電界効果トランジスタとしてnチャネル型MISFETQnが形成され、また、pMIS形成領域1Aに、電界効果トランジスタとしてpチャネル型MISFETQpが形成される。次いで、図16に示すように、サリサイド技術により、n型半導体領域12b、p型半導体領域12a、ゲート電極GE1およびGE2のそれぞれの上面にシリサイド層14を形成する。シリサイド層14としては、NiSiニッケルシリサイドまたはCoSiコバルトシリサイドなどを用いることができる。続いて、MISFETQn、Qpに、層間絶縁膜31として、例えば、酸化シリコン膜の単体膜や、あるいは薄い窒化シリコン膜とその上の厚い酸化シリコン膜との積層膜などを形成する。次いで、層間絶縁膜31の表面を、例えばCMPChemicalMechanicalPolishing法を使用して平坦化する。次いで、MISFETQn、Qpのソースドレイン領域12a、12b上の層間絶縁膜31をドライエッチングすることにより、コンタクトホール貫通孔、孔32を形成する。なお、ゲート電極GE1およびGE2上にコンタクトホールを形成してもよい。次いで、コンタクトホール32内に、タングステンWなどからなる導電性膜を埋め込むことによりプラグ接続用導体部33を形成する。例えば、コンタクトホール32の内部を含む層間絶縁膜31上に、バリア膜例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜、図示せずを堆積した後、W膜を堆積する。この後、層間絶縁膜31上の不要なバリア膜およびW膜をCMP法またはエッチバック法などによって除去することにより、プラグ33を形成する。次いで、図17に示すように、プラグ33上を含む層間絶縁膜31上に、配線溝用絶縁膜35として、例えば、窒化シリコン膜と酸化シリコン膜との積層膜をCVD法などで形成する。この窒化シリコン膜は酸化シリコン膜の下層に位置し、後述する配線溝の形成の際のエッチングストッパー膜となる。次いで、シングルダマシン法により第1層目の配線M1を形成する。まず、配線溝用絶縁膜35をエッチングすることにより配線溝36を形成した後、配線溝36の内部を含む配線溝用絶縁膜35上に、バリア膜図示せず、銅のシード層を順次形成し、さらに電解メッキ法などを用いてシード層上に銅メッキ膜を形成する。次いで、配線溝36以外の不要な銅メッキ膜、シード層およびバリア膜をCMP法などにより除去して、銅を主導電材料とする第1層目の配線M1を形成する。その後、絶縁膜を介して2層目以降の配線を形成してもよい。この際、配線溝とその下層のコンタクトホールの内部を同時に銅メッキ法などで埋め込むデュアルダマシン法を用いて2層目以降の配線を形成してもよい。第1層目の配線を含む各配線を、上記ダマシン法以外の方法で形成してもよい。例えば、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。以上詳細に説明したように、本実施の形態によれば、nチャネル型MISFETQnのHfLaON膜5bのN含有量を多くすることで、nチャネル型MISFETQnの閾値を低減することができる。また、特に、nMIS形成領域1Bにおいて、NCENarrowChannelEffect特性を改善することができる。NCE特性とは、Laなどの閾値調整層中の金属元素が素子分離領域2中などに拡散することにより、MISFETの閾値が上昇する現象をいう。特に、nチャネル型MISFETQnのHf系絶縁膜においては、Laなどの金属元素が単独で存在し、拡散しやすいため、上記NCE特性が劣化する。これに対し、本実施の形態によれば、HfLaON膜5bのN含有量を多くすることで、LaがNと結合し、拡散し難くなるため、上記NCE特性を改善させることができる。一方、pチャネル型MISFETQpのHfAlON膜5aのN含有量を少なくすることで、pチャネル型MISFETQpの閾値を低減することができる。また、pチャネル型MISFETQpのNBTINegativeBiasTemperatureInstabilityを改善することができる。NBTIとは、pチャネル型MISFETの負バイアスBiasTemperatureストレスにおける劣化現象をいう。この現象は、MISFETの微細化に伴い内部MISFETの電界強度が大きくなるにつれ、顕在化している。この現象の原因は、界面順位の増加とゲート絶縁膜中の正のチャージの増加が関係しており、pチャネル型MISFETQpのHfAlON膜5aのN含有量を少なくすることで、上記界面順位やゲート絶縁膜中の正のチャージを低減でき、NBTIを改善することができる。次いで、図18~図21を参照しながら、本発明者の検討した比較例および実験例を説明するとともに、本実施の形態についてさらに詳しく説明する。図18は、本実施の形態のTiN膜7a、7bの成膜時における窒素流量N2Flow,N2量と、窒素組成比N/Tiの関係を示すグラフである。また、図19は、窒素流量N2Flowと、窒素組成比N/Tiの関係を示す表である。窒素組成比N/Tiについては、XPSX線光電子分光;XrayPhotoelectronSpectroscopy法により測定した。XPS法は、X線照射により放出される光電子のエネルギー分布を測定し、試料表面数nm程度の深さの元素の種類、存在量、化学結合状態などを解析できる手法である。なお、上記窒素の他、アルゴンArも用いた。いずれの場合も、Ar流量は、15sccmとした。図18および図19に示すように、標準的なTiN膜の成膜条件標準条件での窒素N2流量は12sccmであるのに対し、窒素流量を低く4sccmとすると、N/Ti窒素組成比が1.12程度のTiリッチTirichのTiN膜となった。また、標準条件に対し、窒素流量を多く24sccmとした場合、N/Ti窒素組成比が1.27程度のNリッチNrichのTiN膜となった。よって、N/Ti窒素組成比が1.2を境界とし、N/Ti窒素組成比が1.2未満のTiN膜をTiリッチなTiN膜と、N/Ti窒素組成比が1.2以上のTiN膜をNリッチなTiN膜と言うことができる。図20は、本実施の形態の比較例1の半導体装置の製造工程を示す要部断面図である。例えば、図20に示すように、比較例1においては、Al膜8aの酸化防止膜の役割を果たすハードマスクとして、標準条件で成膜したTiN膜窒化金属膜7を用いている。さらに、La膜8bを形成した後、その上部のハードマスク7bを形成していない。かかる条件で、本実施の形態と同様の熱処理を施し、poly-Si/metal/high-k膜の積層物を形成した場合、nMIS形成領域1Bの積層物のeWFeffectiveWorkFunction;実効仕事関数は、4.28eVであり、pMIS形成領域1AのeWFは、4.62eVであった。eWFは、MISFETの閾値と相関するパラメータであり、nチャネル型MISFETにおいては、eWFが小さいほど、閾値も小さく、良好である。一方、pチャネル型MISFETにおいては、eWFが大きいほど、閾値の絶対値が小さく、良好である。また、図21は、本実施の形態の比較例2の半導体装置の製造工程を示す要部断面図である。例えば、図21に示すように、比較例2においては、Al膜8aの酸化防止膜の役割を果たすハードマスクとして、図19に示すTirich条件で成膜したTiリッチなTiN膜窒化金属膜7aを用いている。さらに、La膜8bを形成した後、その上部のハードマスク7bを形成していない。かかる条件で、本実施の形態と同様の熱処理を施し、poly-Si/metal/high-k膜の積層物を形成した場合、nMIS形成領域1Bの積層物のeWFは、4.30eVであり、pMIS形成領域1AのeWFは、4.64eVであった。即ち、TiリッチなTiN膜7aを用いることで、pMIS形成領域1Aにおいては、HfAlON膜5aのN含有量を少なくでき、eWFは改善4.62→4.64されているものの、nMIS形成領域1Bにおいては、HfLaON膜5bのN含有量を確保できず、eWFは悪化している4.28→4.30。言い換えれば、pチャネル型MISFETQpの閾値は低減できるものの、nチャネル型MISFETQnの閾値は上昇している。これに対し、本実施の形態によれば、図8に示すように、pMIS形成領域1Aにおいては、Al膜8aとその酸化防止膜の役割を果たすハードマスクとしてTiリッチなTiN膜7aを用い、nMIS形成領域1Bにおいては、La膜8bとその酸化防止膜の役割を果たすハードマスクとしてNリッチなTiN膜7bを用いたので、双方のMISFETの閾値を改善できる。具体的に、本発明者の検討実験例によれば、本実施の形態の熱処理を施し、poly-Si/metal/high-k膜の積層物を形成した場合、nMIS形成領域1Bの積層物のeWFは、4.28eVであり、pMIS形成領域1AのeWFは、4.64eVであった。即ち、pMIS形成領域1Aにおいては、HfAlON膜5aのN含有量を少なくでき、eWFが改善され、nMIS形成領域1Bにおいては、HfLaON膜5bのN含有量を多くでき、eWFを改善できる。言い換えれば、pチャネル型MISFETQpの閾値の絶対値を低減でき、nチャネル型MISFETQnの閾値を低減することができる。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。"