クロック信号と、当該クロック信号と同じ周波数を有する多位相のパルス信号とを用いて、パラレルデータをシリアルデータに変換するパラレル-シリアル変換回路であって、互いに並列に接続され、前記パラレルデータをそれぞれ入力する前記パラレルデータのビット数に応じた数の第1バッファ回路を含み、前記パルス信号に基づいて前記バッファ回路を順次選択して第1の内部シリアルデータを出力する第1セレクタ回路と、互いに並列に接続され、前記パラレルデータを反転した反転パラレルデータをそれぞれ入力する前記反転パラレルデータのビット数に応じた数の第2バッファ回路を含み、前記パルス信号に基づいて前記第2バッファ回路を順次選択して第2の内部シリアルデータを出力する第2セレクタ回路と、前記第1の内部シリアルデータの立ち上がりエッジ及び立下りエッジの一方を検出し、検出された前記立ち上がりエッジ及び前記立下りエッジの一方に同期して出力のレベルが切り替わる第1パルス信号を出力する第1エッジ検出回路と、前記第1エッジ検出回路によって前記第1の内部シリアルデータの立ち上がりエッジが検出された場合には前記第2の内部シリアルデータの立ち上がりエッジを検出し、前記第1エッジ検出回路によって前記第1の内部シリアルデータの立ち下がりエッジが検出された場合には前記第2の内部シリアルデータの立ち下がりエッジを検出し、検出された前記立ち上がりエッジ及び前記立下りエッジの一方に同期して出力のレベルが切り替わる第2パルス信号を出力する第2エッジ検出回路と、前記第1パルス信号の立ち上がり及び立下りの一方と、前記第2パルス信号の立ち上がり及び立下りの一方とに同期して出力レベルが切り替わる前記シリアルデータを出力するラッチ回路と、を含むことを特徴とするパラレル-シリアル変換回路。前記クロック信号に基づいて、前記パラレルデータの同期をとって前記第1セレクタ回路に出力する第1同期化回路と、前記クロック信号に基づいて、前記パラレルデータの同期をとって前記第2セレクタ回路に出力する第2同期化回路と、をさらに含むことを特徴とするパラレル-シリアル変換回路。前記クロック信号と同じ周波数を有し、前記第1セレクタ回路、前記第2セレクタ回路の各々に対応する複数の多位相パルス信号を生成するPLL回路をさらに含み、前記第1セレクタ回路は、対応する前記多位相パルス信号に基づいて前記第1の内部シリアルデータを順次選択し、前記第2セレクタ回路は、対応する前記多位相パルス信号に基づいて前記第2の内部シリアルデータを順次選択することを特徴とする請求項1または2に記載のパラレル-シリアル変換回路。前記ラッチ回路は、前記第1パルス信号が入力される第1論理和回路と、前記第1論理和回路によって出力された信号が入力され、前記第1論理和回路に信号を出力する第2論理和回路と、前記第1論理和回路の出力ノードに接続され、前記第1論理和回路が出力した信号をバッファリングする第1バッファ回路と、前記第2論理和回路の出力ノードに接続され、前記第2論理和回路が出力した信号をバッファリングする第2バッファ回路と、を含むことを特徴とする請求項1から3のいずれか1項に記載のパラレル-シリアル変換回路。前記ラッチ回路は、前記第1バッファ回路が複数の第1インバータ素子を直列に接続して構成され、前記第2バッファ回路が複数の第2インバータ素子を直列に接続して構成され、複数の前記第1インバータ素子間の第1ノードに接続される入力端子と、複数の前記第2インバータ素子間の第2ノードに接続される出力端子とを有する第3インバータ素子と、前記第1ノードに接続される出力端子と、前記第2ノードに接続される入力端子とを有する第4インバータ素子と、をさらに含むことを特徴とする請求項4に記載のパラレル-シリアル変換回路。前記ラッチ回路は、前記シリアルデータと、該シリアルデータを反転した反転シリアルデータを差動出力することを特徴とする請求項1から5のいずれか1項に記載のパラレル-シリアル変換回路。前記第1の内部シリアルデータの立ち上がりエッジが、前記第1の内部シリアルデータの立下りエッジよりも急峻または緩やかであり、前記第1エッジ検出回路は、前記第1の内部シリアルデータの立ち上がりエッジと立下りエッジのうち、より急峻な側を検出し、前記第2の内部シリアルデータの立ち上がりエッジが、前記第2の内部シリアルデータの立下りエッジよりも急峻または緩やかであり、前記第2エッジ検出回路は、前記第2の内部シリアルデータの立ち上がりエッジと立下りエッジのうち、より急峻な側を検出することを特徴とする請求項1から6のいずれか1項に記載のパラレル-シリアル変換回路。上記した特許文献1に記載の従来技術では、バッファ5a、5bから出力される信号の立ち上がり、立下りの時間が遅いと、その特性への電源ノイズ等の外的ノイズの影響が大きくなる、あるいは製造ばらつきの影響が大きくなるといった問題がある。さらに、シリアル変換後のシリアルデータのEyeEyeDiagramの幅が狭くなる。このため、従来技術では、バッファ5a、5bのサイズを大きくすることによって前記した信号の立ち上がり、立下りを急峻にしている。しかしながら、バッファのサイズを大きくする場合、並列に接続されている全てのバッファ5a、5bのサイズを大きくすることになり、セレクタ回路2の負荷が大きくなる。このため、数百MHz以上の高速のパラレル-シリアルに適用されるパラレル-シリアル変換回路では、バッファサイズを大きくすることによって信号の立ち上がり、立下りのエッジの傾きを改善することはできない。本発明は、以上の点に鑑みてなされたものであって、電源ノイズに強く、低周波数で高速なパラレル-シリアル変換が可能なパラレル-シリアル変換回路を提供することを目的とする。上記した課題を解決するため、本発明のパラレル-シリアル変換回路例えば図1に示したパラレル-シリアル変換回路は、クロック信号と、当該クロック信号と同じ周波数を有する多位相のパルス信号とを用いて、パラレルデータをシリアルデータに変換するパラレル-シリアル変換回路であって、互いに並列に接続され、前記パラレルデータをそれぞれ入力する前記パラレルデータのビット数に応じた数の第1バッファ回路例えば図1に示したバッファ回路105を含み、前記パルス信号に基づいて前記バッファ回路を順次選択して第1の内部シリアルデータを出力する第1セレクタ回路例えば図1に示したセレクタ回路103と、互いに並列に接続され、前記パラレルデータを反転した反転パラレルデータをそれぞれ入力する前記反転パラレルデータのビット数に応じた数の第2バッファ回路を含み、前記パルス信号に基づいて前記第2バッファ回路例えば図1に示したバッファ回路105を含み、前記パルス信号に基づいて前記第2バッファ回路を順次選択して第2の内部シリアルデータを出力する第2セレクタ回路例えば図1に示したセレクタ回路104と、前記第1の内部シリアルデータの立ち上がりエッジ及び立下りエッジの一方を検出し、検出された前記立ち上がりエッジ及び前記立下りエッジの一方に同期して出力のレベルが切り替わる第1パルス信号を出力する第1エッジ検出回路例えば図1に示したエッジ検出回路106と、前記第1エッジ検出回路によって前記第1の内部シリアルデータの立ち上がりエッジが検出された場合には前記第2の内部シリアルデータの立ち上がりエッジを検出し、前記第1エッジ検出回路によって前記第1の内部シリアルデータの立ち下がりエッジが検出された場合には前記第2の内部シリアルデータの立ち下がりエッジを検出し、検出された前記立ち上がりエッジ及び前記立下りエッジの一方に同期して出力のレベルが切り替わる第2パルス信号を出力する第2エッジ検出回路例えば図1に示したエッジ検出回路107と、前記第1パルス信号の立ち上がり及び立下りの一方と、前記第2パルス信号の立ち上がり及び立下りの一方とに同期して出力レベルが切り替わる前記シリアルデータを出力するラッチ回路例えば図1に示したSRラッチ回路110と、を含むことを特徴とする。また、本発明のパラレル-シリアル変換回路は、上記した発明において、前記クロック信号に基づいて、前記パラレルデータの同期をとって前記第1セレクタ回路に出力する第1同期化回路例えば図1に示したフリップフロップ回路101と、前記クロック信号に基づいて、前記パラレルデータの同期をとって前記第2セレクタ回路に出力する第2同期化回路例えば図1に示したフリップフロップ回路102と、をさらに含むことが望ましい。また、本発明のパラレル-シリアル変換回路は、上記した発明において、前記クロック信号と同じ周波数を有し、前記第1セレクタ回路、前記第2セレクタ回路の各々に対応する複数の多位相パルス信号を生成するPLL回路例えば図1に示したPLL回路108をさらに含み、前記第1セレクタ回路は、対応する前記多位相パルス信号に基づいて前記第1の内部シリアルデータを順次選択し、前記第2セレクタ回路は、対応する前記多位相パルス信号に基づいて前記第2の内部シリアルデータを順次選択することが望ましい。また、本発明のパラレル-シリアル変換回路は、上記した発明において、前記ラッチ回路が、前記第1パルス信号が入力される第1論理和回路例えば図5に示した論理和回路501と、前記第1論理和回路によって出力された信号が入力され、前記第1論理和回路に信号を出力する第2論理和回路例えば図5に示した論理和回路502と、前記第1論理和回路の出力ノードに接続され、前記第1論理和回路が出力した信号をバッファリングする第1バッファ回路例えば図5に示したインバータ素子503、504と、前記第2論理和回路の出力ノードに接続され、前記第2論理和回路が出力した信号をバッファリングする第2バッファ回路例えば図5に示したインバータ素子505、506と、を含むことが望ましい。また、本発明のパラレル-シリアル変換回路は、上記した発明において、前記ラッチ回路が、前記第1バッファ回路が複数の第1インバータ素子を直列に接続して構成され、前記第2バッファ回路が複数の第2インバータ素子を直列に接続して構成され、複数の前記第1インバータ素子間の第1ノードに接続される入力端子と、複数の前記第2インバータ素子間の第2ノードに接続される出力端子とを有する第3インバータ素子例えば図6に示したインバータ素子602と、前記第1ノードに接続される出力端子と、前記第2ノードに接続される入力端子とを有する第4インバータ素子例えば図6に示したインバータ素子601と、をさらに含むことが望ましい。また、本発明のパラレル-シリアル変換回路は、上記した発明において、前記ラッチ回路が、前記シリアルデータと、該シリアルデータを反転した反転シリアルデータを差動出力すること望ましい。また、本発明のパラレル-シリアル変換回路は、上記した発明において、前記第1の内部シリアルデータの立ち上がりエッジが、前記第1の内部シリアルデータの立下りエッジよりも急峻または緩やかであり、前記第1エッジ検出回路は、前記第1の内部シリアルデータの立ち上がりエッジと立下りエッジのうち、より急峻な側を検出し、前記第2の内部シリアルデータの立ち上がりエッジが、前記第2の内部シリアルデータの立下りエッジよりも急峻または緩やかであり、前記第2エッジ検出回路は、前記第2の内部シリアルデータの立ち上がりエッジと立下りエッジのうち、より急峻な側を検出することが望ましい。本発明は、同様のセレクタ回路を2つ用いて、一方には正極性のパラレルデータ、他方には負極性のパラレルデータを入力する。それぞれのセレクタ回路の出力データに対し、立ち上がりエッジ、立下りエッジのいずれか一方を検出してパルスを生成するエッジ検出回路を通して、片側のエッジを検出したパルスを、2つのセレクタ回路それぞれについて生成する。それぞれのエッジ検出回路の出力を、SRラッチ回路のセット入力とリセット入力のそれぞれに入力することで、パラレル-シリアル変換信号を得ることができる。このような本発明によれば、電源ノイズに強く、低周波数で高速なパラレル-シリアル変換が可能なパラレル-シリアル変換回路を提供することができる。以下、本発明の一実施形態のパラレル-シリアル変換回路を説明する。回路構成図1は、本実施形態のパラレル-シリアル変換回路を説明するための図である。本実施形態では、説明を簡単にするため、7ビットのパラレル信号を、1ビットのシリアル信号にパラレル-シリアル変換するパラレル-シリアル変換回路を例に挙げて説明をする。ただし、本実施形態のパラレル-シリアル変換回路は、7ビットのパラレル信号をシリアル信号に変換する構成に限定されるものでなく、パラレル信号のビット数によらず適用することができる。図1に示したパラレル-シリアル変換回路10は、入力クロック信号CKIと、正極性のパラレルデータのDin6:0とを入力するフリップフロップ回路101と、入力クロック信号CKIと、不極性のパラレルデータDin_n6:0とを入力するフリップフロップ回路102と、を含んでいる。パラレルデータDin_n6:0は、インバータ素子111によってパラレルデータのDin6:0を反転して生成された信号である。フリップフロップ回路101、102は、データDinx[6:0]nと、データDinx_n[6:0]nを各々出力する。また、パラレル-シリアル変換回路10は、フリップフロップ回路101が出力したデータDinx[6:0]nを入力し、シリアル変換してシリアルデータSDPを出力するセレクタ回路103、フリップフロップ回路102が出力したデータDinx_n[6:0]nを入力し、シリアル変換してシリアルデータSDNを出力するセレクタ回路104を含んでいる。セレクタ回路103、104は、パラレルデータのビット数7に合わせてそれぞれ7つのバッファ105図中には0番目のバッファ105と6番目のバッファ105のみを図示を含んでいる。バッファ105は、いずれも3ステートバッファである。また、パラレル-シリアル変換回路10は、セレクタ回路103から出力されたシリアルデータSDPを入力し、シリアルデータSDPの立ち上がりエッジを検出してパルス信号SDSを出力するエッジ検出回路106と、セレクタ回路104から出力されたシリアルデータSDNを入力し、シリアルデータSDNの立ち上がりエッジを検出してパルス信号SDRを出力するエッジ検出回路107と、を含んでいる。また、パラレル-シリアル変換回路10は、パルス信号SDSを入力するセット入力端子S、パルス信号SDRを入力するリセット入力端子Rを有するSRラッチ回路110を含んでいる。SRラッチ回路110は、パルス信号SDS、SDRを入力し、パルス信号SDS、SDRの立ち上がり、または立下りのタイミングでラッチされた信号をシリアルデータSDATAP、SDATANとして出力する。さらに、パラレル-シリアル変換回路10は、入力クロック信号CKIを入力し、入力クロック信号CKIと周波数が同じで位相が全て異なる7つのクロック信号7位相のクロック信号PH[6:0]を生成するPLL回路108と、7位相のクロック信号PH[6:0]を使ってセレクタ回路103、104を選択し、また、データDinx[6:0]を順次選択するための制御信号SEL[6:0]を出力する制御回路109と、を含んでいる。パラレルデータDin6:0、パラレルデータDin_n6:0は、フリップフロップ回路101、102によって入力クロック信号CKIと同期化され、出力される。PLL回路108は、入力クロック信号CKIと同期化された信号の位相に同期する7位相のクロック信号PH[6:0]を出力し、制御回路109は、7位相のクロック信号PH[6:0]に基づいてセレクタ回路103、104を制御するための制御信号SEL[6:0]を出力する。制御信号SEL[6:0]は、7つのパルス信号である。動作図2は、図1に示した入力クロック信号CKI、クロック信号PH[6:0]、制御信号SEL[6:0]を示した図である。図2の縦軸は信号の立ち上がり、立下りを、横軸は時間を示している。図2によれば、7位相のクロック信号PH[6:0]は全てデューティ比が50と一定で、位相が1周期の1/7ずつ異なった信号であることが分かる。クロック信号PH[6]は入力クロック信号CKIと立ち上がりエッジの位相が同じ信号である。また、制御信号SEL[6:0]はHighパルス幅が1周期の1/7で、位相が1周期の1/7位相ずつ異なった信号である。図3は、図1に示したパラレル-シリアル変換回路10のパラレル-シリアル変換のタイミングを説明するためのタイミングチャートである。図3の縦軸は、シリアルデータSDP、SDN、パルス信号SDS、SDR、出力信号SDATAP、SDATANの立ち上がり、立下りを示し、横軸は時間を示している。図示したDinx[6:0]n、データDinx[6:0]n1は、連続する位相を示している。制御回路109から出力される制御信号SEL[6:0]は、セレクタ回路103、104を交互に選択し、さらに、選択されたセレクタ回路から出力される7つの信号を順次選択する。選択された信号が、シリアルデータSDP、SDNとなってパラレル-シリアル変換が実施される。つまり、セレクタ回路103からは、正極性のパラレルデータDin6:0をシリアル変換したシリアルデータSDPが出力され、セレクタ回路4からは、負極性のパラレルデータDin_n6:0をシリアル変換したシリアルデータSDNが出力される。セレクタ回路103、104内のバッファ105は、この際のシリアルデータSDP、SDNの立ち上がりが急峻となるようにバッファのタイミングが最適化されている。なお、本実施形態では、シリアルデータSDP、SDNの立ち上がりを検出しているため、シリアルデータSDP、SDNの立ち下がりは、バッファの選択期間内に遷移が終了するように決定すればよい。ただし、本実施形態は、シリアルデータSDP、SDNの立ち上がりを検出する構成に限定されるものでなく、立下りを検出するようにしてもよい。セレクタ回路103、104から出力されたシリアルデータSDP、SDNは、それぞれエッジ検出回路106、107に入力される。エッジ検出回路106、107は、シリアルデータSDP、SDNの立ち上がりのエッジを検出し、エッジが検出されたタイミングで立ち上がるパルス信号SDS、SDRを出力する。図4は、エッジ検出回路106、107の構成を説明するための図である。エッジ検出回路106、107は、入力されたシリアルデータSDP、SDNを反転させるインバータ回路402と、反転されて出力された出力信号を遅延させる複数の遅延用バッファ回路401と、入力信号と反転、遅延された信号を入力し、パルス信号SDS、SDRを出力する2入力論理積回路403とから構成されている。なお、2入力論理積回路403は、A、Bの2つの入力端子を有していて、以降、入力端子Aから入力されるシリアルデータSDP、SDNをA入力、入力端子Bから入力されるシリアルデータSDP、SDNをB入力と記す。2入力論理積回路403は、図3に示したシリアルデータSDP、SDNがLowレベルの信号である場合は、Lowレベルの信号SDS、SDRを出力する。また、シリアルデータSDP、SDNがLowレベルからHighレベルに遷移すると、A入力もLowレベルからHighレベルに遷移する。このとき、B入力はそれから一定時間の遅延をもってHighレベルからLowレベルに遷移するため、一定期間A入力、B入力が共にHighレベルの信号として2入力論理積回路403入力される期間が存在する。2入力論理積回路403は、その期間だけHighレベルのSDS、SDRを出力する。また、2入力論理積回路403へのA入力がHighレベルである場合、B入力にはLowレベルの信号が入力される。このとき、2入力論理積回路403は、常にLowレベルの信号を出力する。A入力がHighレベルからLowレベルに遷移すると、B入力は一定時間の遅延をもってLowレベルからHighレベルに遷移する。このため、A入力、B入力のどちらかが必ずLowレベルとなるため、2入力論理積回路403はLowレベルの信号を出力する。以上のようにして、エッジ検出回路106、107は、入力されたシリアルデータSDP、SDNの立ち上がりエッジを検出し、複数の遅延用バッファ回路401の遅延に応じたパルス幅をもつパルス信号SDS、SDRを出力する。エッジ検出回路106、107から出力されたパルス信号SDS、SDRは、それぞれSRラッチ回路110のセット入力端子S、リセット入力端子Rに入力される。SRラッチ回路110は、セット入力端子SにHighレベルの信号が入力されるとHighレベルの信号を出力し、リセット入力端子RにHighレベルの信号が入力されるとLowレベルの信号を出力し、セット入力端子S、リセット入力端子Rに入力された信号が共にLowレベルのときは、出力されているパルス信号のHigh、Lowの状態が保持される。図5は、SRラッチ回路110を説明するための図である。SRラッチ回路110は、2つの論理和回路501、502と、2段のインバータ素子503、504で構成されるバッファ回路507、2段のインバータ素子505、506で構成されるバッファ回路508を含んでいる。論理和回路501、502は、いずれも2つの入力端子A、入力端子Bを有していて、論理和回路501の入力端子Aにはセット信号が入力される。また、論理和回路502の入力端子Aにはリセット信号が入力される。また、論理和回路501、502の入力端子Bには、他方が出力した信号が入力されている。論理和回路501、502によって出力された信号は、バッファ回路507、508によってバッファリングされる。なお、SRラッチ回路110の出力がシングルで良い場合、バッファ回路508から出力される出力信号VOのみを出力するようにすればよい。ただし、一般的に、LVDSLowvoltagedifferentialsignaling等の用途に使用されるパラレル-シリアル変換回路では、差動出力信号を出力することが望まれる場合が多い。このようなパラレル-シリアル変換回路では、SRラッチ回路110の出力信号VO、出力信号VO-を用いるようにすればよい。また、図5に示したSRラッチ回路110では、セット信号がLowレベルからHighレベルに遷移したとき、出力信号VOのLowレベルからHighレベルへの遷移が、出力信号VO-のHighレベルからLowレベルへの遷移に比較して、論理和1つ分の遅延を生じる。また、リセット信号LowレベルからがHighレベルに遷移したとき、出力信号VO-のLowレベルからHighレベルへの遷移が、VO端子のHighレベルからLowレベルへの遷移に比較して、論理和1つ分の遅延を生じる。図6は、上記した遅延を解消することができるSRラッチ回路を説明するための図である。図6中に示した構成のうち、図5に示した構成と同様の構成には同じ符号を付し、その説明を一部略すものとする。図6に示したSRラッチ回路では、一段目のインバータ素子503の出力ノードとインバータ素子505の出力ノードとの間にインバータ素子601が挿入され、二段目のインバータ素子504の入力ノードとインバータ素子506の入力ノードとの間にインバータ素子602が挿入されている。なお、図示したように、インバータ素子601の入力端子601aはインバータ素子503とインバータ素子504との間のノードに接続されていて、インバータ素子601の出力端子601bはインバータ素子505とインバータ素子506との間のノードに接続されている。また、インバータ素子602の入力端子602aはインバータ素子505とインバータ素子506との間のノードに接続されていて、インバータ素子602の出力端子602bはインバータ素子503とインバータ素子504との間のノードに接続されている。このような構成により、インバータ素子601、602は、お互いの入力と出力とをクロスさせ、他方の出力信号をラッチすることができる。このため、図6に示したSRラッチ回路によれば、差動出力される出力信号VO、VO-の0クロスポイント振幅が0になるタイミングを揃えることができる。以上説明したように、本実施形態によれば、入力されたパラレル信号を0クロスポイントの揃った差動シリアル信号に変換することができる。さらに、セレクタ回路103、104では、出力信号の片側エッジのみ急峻にすればよいため、従来技術に比べ、電源ノイズなどの外的ノイズに強く、また製造ばらつきへの耐性を高め、さらにEYE幅を広く取ることが可能である。