マトリクス状に設けられた複数の画素電極と、上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に上記ゲート電極に重なるようにチャネル領域が設けられた酸化物半導体からなる半導体層と、該半導体層上に上記チャネル領域を介して互いに離間するように設けられたソース電極及びドレイン電極とを備え、上記各補助容量が、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように上記酸化物半導体を用いて設けられた容量中間層と、該容量中間層上に設けられた容量電極とを備えた薄膜トランジスタ基板であって、上記容量中間層は、導電性を有していることを特徴とする薄膜トランジスタ基板。請求項1に記載された薄膜トランジスタ基板において、上記容量電極は、上記ドレイン電極の一部であることを特徴とする薄膜トランジスタ基板。請求項2に記載された薄膜トランジスタ基板において、上記半導体層上には、上記チャネル領域を少なくとも覆うように保護膜が設けられ、上記容量中間層は、上記保護膜から露出していることを特徴とする薄膜トランジスタ基板。請求項1に記載された薄膜トランジスタ基板において、上記容量電極は、上記各画素電極の一部であることを特徴とする薄膜トランジスタ基板。請求項4に記載された薄膜トランジスタ基板において、上記各薄膜トランジスタ上には、層間絶縁膜が設けられ、上記容量中間層は、上記層間絶縁膜から露出していることを特徴とする薄膜トランジスタ基板。マトリクス状に設けられた複数の画素電極と、上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に上記ゲート電極に重なるようにチャネル領域が設けられた酸化物半導体からなる半導体層と、該半導体層上に上記チャネル領域を介して互いに離間するように設けられたソース電極及びドレイン電極とを備え、上記各補助容量が、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように上記酸化物半導体を用いて設けられた容量中間層と、該容量中間層上に設けられた容量電極とを備えた薄膜トランジスタ基板を製造する方法であって、基板に上記ゲート電極及び容量線を形成する第1工程と、上記ゲート電極及び容量線を覆うように上記ゲート絶縁膜を形成した後に、該ゲート絶縁膜上に上記半導体層、及び上記容量中間層となる他の半導体層を形成する第2工程と、上記チャネル領域に重なると共に、上記他の半導体層が露出するように保護膜を形成した後に、該保護膜から露出する上記他の半導体層を真空アニール処理により導体化して、上記容量中間層を形成する第3工程と、上記半導体層上に上記ソース電極、及び上記容量電極として機能する上記ドレイン電極を形成する第4工程と、上記ソース電極及びドレイン電極上に、該ドレイン電極に到達するコンタクトホールを有する層間絶縁膜を形成する第5工程と、上記層間絶縁膜上に上記各画素電極を形成する第6工程とを備えることを特徴とする薄膜トランジスタ基板の製造方法。マトリクス状に設けられた複数の画素電極と、上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に上記ゲート電極に重なるようにチャネル領域が設けられた酸化物半導体からなる半導体層と、該半導体層上に上記チャネル領域を介して互いに離間するように設けられたソース電極及びドレイン電極とを備え、上記各補助容量が、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように上記酸化物半導体を用いて設けられた容量中間層と、該容量中間層上に設けられた容量電極とを備えた薄膜トランジスタ基板を製造する方法であって、基板に上記ゲート電極及び容量線を形成する第1工程と、上記ゲート電極及び容量線を覆うように上記ゲート絶縁膜、酸化物半導体膜及びソース金属膜を順に形成した後に、該ソース金属膜上に、上記ソース電極及びドレイン電極となる部分が相対的に厚く、且つ、上記チャネル領域及び容量中間層となる部分が相対的に薄いレジストパターンを形成し、続いて、該レジストパターンから露出する上記ソース金属膜及び酸化物半導体膜をエッチングした後に、該レジストパターンを薄肉化することにより上記相対的に薄い部分を除去して露出させた上記ソース金属膜をエッチングして、上記半導体層、ソース電極及びドレイン電極、並びに上記容量中間層となる他の半導体層を形成する第2工程と、上記半導体層のチャネル領域に重なると共に、上記ドレイン電極の一部及び上記他の半導体層が露出するように層間絶縁膜を形成した後に、該層間絶縁膜から露出する上記他の半導体層を真空アニール処理により導体化して、上記容量中間層を形成する第3工程と、上記層間絶縁膜上に上記容量電極として機能する上記各画素電極を形成する第4工程とを備えることを特徴とする薄膜トランジスタ基板の製造方法。しかしながら、特許文献1に開示されたように、補助容量を備えたTFT基板において、補助容量を構成する一対の電極の一方に半導体層が積層されていると、一対の電極の間に印加される電圧により、補助容量の電気容量が変動するので、そのTFT基板を備えた液晶表示パネルでは、表示品位が低下してしまう。本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、半導体に起因する補助容量の電気容量の変動を抑制することにある。上記目的を達成するために、本発明は、酸化物半導体を用いて設けられた容量中間層が導電性を有するようにしたものである。具体的に本発明に係る薄膜トランジスタ基板は、マトリクス状に設けられた複数の画素電極と、上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に上記ゲート電極に重なるようにチャネル領域が設けられた酸化物半導体からなる半導体層と、該半導体層上に上記チャネル領域を介して互いに離間するように設けられたソース電極及びドレイン電極とを備え、上記各補助容量が、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように上記酸化物半導体を用いて設けられた容量中間層と、該容量中間層上に設けられた容量電極とを備えた薄膜トランジスタ基板であって、上記容量中間層は、導電性を有していることを特徴とする。上記の構成によれば、各補助容量において、各薄膜トランジスタを構成する酸化物半導体からなる半導体層と同一層に設けられた容量中間層が半導体性でなく導電性を有しているので、容量線と容量電極との間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜だけになり、電気容量が安定になる1/C補助容量=1/Cゲート絶縁膜。これに対して、容量中間層が酸化物半導体からなることにより半導体性を有している場合には、容量線と容量電極との間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜及び半導体性を有する容量中間層になり、電気容量が不安定になる1/C補助容量=1/C酸化物半導体1/Cゲート絶縁膜。これにより、容量中間層が酸化物半導体を用いて設けられていても導電性を有しているので、半導体に起因する補助容量の電気容量の変動が抑制される。また、容量線と容量電極との間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜だけになるので、補助容量の電気容量が安定になるだけでなく、補助容量の電気容量が大きくなる。上記容量電極は、上記ドレイン電極の一部であってもよい。上記の構成によれば、容量電極がドレイン電極の一部であるので、容量線、ゲート絶縁膜、容量中間層及びドレイン電極の積層構造により補助容量が具体的に構成される。上記半導体層上には、上記チャネル領域を少なくとも覆うように保護膜が設けられ、上記容量中間層は、上記保護膜から露出していてもよい。上記の構成によれば、半導体層のチャネル領域上に保護膜が設けられ、容量中間層がその保護膜から露出しているので、酸化物半導体を用いた容量中間層が導電性を有するように、基板に対して、例えば、真空アニール処理を行っても、半導体層のチャネル領域が導体化されずに、その半導体性が保持される。上記容量電極は、上記各画素電極の一部であってもよい。上記の構成によれば、容量電極が各画素電極の一部であるので、容量線、ゲート絶縁膜、容量中間層及び画素電極の積層構造により補助容量が具体的に構成される。上記各薄膜トランジスタ上には、層間絶縁膜が設けられ、上記容量中間層は、上記層間絶縁膜から露出していてもよい。上記の構成によれば、各薄膜トランジスタ上に層間絶縁膜が設けられ、容量中間層がその層間絶縁膜から露出しているので、酸化物半導体を用いた容量中間層が導電性を有するように、基板に対して、例えば、真空アニール処理を行っても、各薄膜トランジスタを構成する半導体層が導体化されずに、その半導体性が保持される。また、本発明に係る薄膜トランジスタ基板の製造方法は、マトリクス状に設けられた複数の画素電極と、上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に上記ゲート電極に重なるようにチャネル領域が設けられた酸化物半導体からなる半導体層と、該半導体層上に上記チャネル領域を介して互いに離間するように設けられたソース電極及びドレイン電極とを備え、上記各補助容量が、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように上記酸化物半導体を用いて設けられた容量中間層と、該容量中間層上に設けられた容量電極とを備えた薄膜トランジスタ基板を製造する方法であって、基板に上記ゲート電極及び容量線を形成する第1工程と、上記ゲート電極及び容量線を覆うように上記ゲート絶縁膜を形成した後に、該ゲート絶縁膜上に上記半導体層、及び上記容量中間層となる他の半導体層を形成する第2工程と、上記チャネル領域に重なると共に、上記他の半導体層が露出するように保護膜を形成した後に、該保護膜から露出する上記他の半導体層を真空アニール処理により導体化して、上記容量中間層を形成する第3工程と、上記半導体層上に上記ソース電極、及び上記容量電極として機能する上記ドレイン電極を形成する第4工程と、上記ソース電極及びドレイン電極上に、該ドレイン電極に到達するコンタクトホールを有する層間絶縁膜を形成する第5工程と、上記層間絶縁膜上に上記各画素電極を形成する第6工程とを備えることを特徴とする。上記の方法によれば、第2工程において、ゲート絶縁膜上にゲート電極に重なるようにチャネル領域が設けられた酸化物半導体からなる半導体層、及びゲート絶縁膜上に容量線と重なるように容量中間層となる他の半導体層を形成した後に、第3工程において、チャネル領域に重なる保護膜から露出する他の半導体層を真空アニール処理により導体化することにより、半導体層の半導体性を保持して、他の半導体層により容量中間層を形成するので、容量線、ゲート絶縁膜、容量中間層及びドレイン電極の積層構造により構成された各補助容量において、各薄膜トランジスタを構成する酸化物半導体からなる半導体層と同一層に設けられた容量中間層が半導体性でなく導電性を有していることにより、容量線と容量電極ドレイン電極との間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜だけになり、電気容量が安定になる1/C補助容量=1/Cゲート絶縁膜。これに対して、容量中間層が酸化物半導体からなることにより半導体性を有している場合には、容量線と容量電極との間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜及び半導体性を有する容量中間層になり、電気容量が不安定になる1/C補助容量=1/C酸化物半導体1/Cゲート絶縁膜。これにより、容量中間層が酸化物半導体を用いて設けられていても導電性を有しているので、半導体に起因する補助容量の電気容量の変動が抑制される。また、容量線と容量電極ドレイン電極との間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜だけになるので、補助容量の電気容量が安定になるだけでなく、補助容量の電気容量が大きくなる。また、本発明に係る薄膜トランジスタ基板の製造方法は、マトリクス状に設けられた複数の画素電極と、上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に上記ゲート電極に重なるようにチャネル領域が設けられた酸化物半導体からなる半導体層と、該半導体層上に上記チャネル領域を介して互いに離間するように設けられたソース電極及びドレイン電極とを備え、上記各補助容量が、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように上記酸化物半導体を用いて設けられた容量中間層と、該容量中間層上に設けられた容量電極とを備えた薄膜トランジスタ基板を製造する方法であって、基板に上記ゲート電極及び容量線を形成する第1工程と、上記ゲート電極及び容量線を覆うように上記ゲート絶縁膜、酸化物半導体膜及びソース金属膜を順に形成した後に、該ソース金属膜上に、上記ソース電極及びドレイン電極となる部分が相対的に厚く、且つ、上記チャネル領域及び容量中間層となる部分が相対的に薄いレジストパターンを形成し、続いて、該レジストパターンから露出する上記ソース金属膜及び酸化物半導体膜をエッチングした後に、該レジストパターンを薄肉化することにより上記相対的に薄い部分を除去して露出させた上記ソース金属膜をエッチングして、上記半導体層、ソース電極及びドレイン電極、並びに上記容量中間層となる他の半導体層を形成する第2工程と、上記半導体層のチャネル領域に重なると共に、上記ドレイン電極の一部及び上記他の半導体層が露出するように層間絶縁膜を形成した後に、該層間絶縁膜から露出する上記他の半導体層を真空アニール処理により導体化して、上記容量中間層を形成する第3工程と、上記層間絶縁膜上に上記容量電極として機能する上記各画素電極を形成する第4工程とを備えることを特徴とする。上記の方法によれば、第2工程において、ゲート絶縁膜上にゲート電極に重なるようにチャネル領域が設けられた酸化物半導体からなる半導体層、及びゲート絶縁膜上に容量線と重なるように容量中間層となる他の半導体層を形成した後に、第3工程において、チャネル領域に重なる層間絶縁膜から露出する他の半導体層を真空アニール処理により導体化することにより、半導体層の半導体性を保持して、他の半導体層により容量中間層を形成するので、容量線、ゲート絶縁膜、容量中間層及び画素電極の積層構造により構成された各補助容量において、各薄膜トランジスタを構成する酸化物半導体からなる半導体層と同一層に設けられた容量中間層が半導体性でなく導電性を有していることにより、容量線と容量電極との間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜だけになり、電気容量が安定になる1/C補助容量=1/Cゲート絶縁膜。これに対して、容量中間層が酸化物半導体からなることにより半導体性を有している場合には、容量線と容量電極との間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜及び半導体性を有する容量中間層になり、電気容量が不安定になる1/C補助容量=1/C酸化物半導体1/Cゲート絶縁膜。これにより、容量中間層が酸化物半導体を用いて設けられていても導電性を有しているので、半導体に起因する補助容量の電気容量の変動が抑制される。また、容量線と容量電極との間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜だけになるので、補助容量の電気容量が安定になるだけでなく、補助容量の電気容量が大きくなる。さらに、第1工程に用いるフォトマスク、第2工程に用いるハーフ露光が可能なフォトマスク、第3工程に用いるフォトマスク及び第4工程に用いるフォトマスクの計4枚のフォトマスクを用いて薄膜トランジスタ基板が製造されるので、薄膜トランジスタ基板の製造コストが低減される。本発明によれば、酸化物半導体を用いて設けられた容量中間層が導電性を有しているので、半導体に起因する補助容量の電気容量の変動を抑制することができる。以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。《発明の実施形態1》図1~図7は、本発明に係るTFT基板及びその製造方法の実施形態1を示している。具体的に、図1は、本実施形態のTFT基板30aの平面図であり、図2は、図1中のII-II線に沿ったTFT基板30aの断面図である。TFT基板30aは、図1及び図2に示すように、絶縁基板10と、絶縁基板10上に互いに平行に延びるように設けられた複数のゲート線11aと、各ゲート線11aの間にそれぞれ設けられ、互いに平行に延びるように配置された複数の容量線11bと、各ゲート線11aと直交する方向に互いに平行に延びるように設けられた複数のソース線15aと、各ゲート線11a及び各ソース線15aの交差部分毎、すなわち、画像の最小単位である各画素毎にそれぞれ設けられた複数のTFT5aと、各TFT5aを覆うように設けられた層間絶縁膜16と、層間絶縁膜16上にマトリクス状に設けられた複数の画素電極17と、各画素電極17を覆うように設けられた配向膜不図示とを備えている。TFT5aは、図1及び図2に示すように、絶縁基板10上に設けられたゲート電極11aと、ゲート電極11aを覆うように設けられたゲート絶縁膜12と、ゲート絶縁膜12上に設けられ、ゲート電極11aに重なるようにチャネル領域Cが配置された半導体層13aと、半導体層13aのチャネル領域Cを少なくとも覆うように設けられた保護膜14と、半導体層13a上に設けられ、チャネル領域Cを介して互いに離間するように配置されたソース電極15aa及びドレイン電極15bとを備えている。ゲート電極11aは、図1に示すように、各ゲート線11aの一部である。ソース電極15aaは、図1に示すように、各ソース線15aが側方にL字状に突出した部分である。また、ソース電極15aaは、図1及び図2に示すように、保護膜14に形成されたコンタクトホール14aを介して半導体層13aに接続されている。ドレイン電極15bは、図1及び図2に示すように、層間絶縁膜16に形成されたコンタクトホール16aを介して画素電極17に接続されていると共に、保護膜14に形成されたコンタクトホール14bを介して半導体層13aに接続されている。また、ドレイン電極15bは、図1及び図2に示すように、ゲート絶縁膜12及び容量中間層13cを介して容量線11bと重なることにより補助容量6aを構成している。半導体層13aは、例えば、InGaZnO4などのIn-Ga-Zn-O系の酸化物半導体により構成されている。容量中間層13cは、例えば、InGaZnO4などのIn-Ga-Zn-O系の酸化物半導体を用いて、図2に示すように、その大部分が保護膜14から露出するように設けられている。また、容量中間層13cは、導電性を有し、図1及び図2に示すように、保護膜14に形成されたコンタクトホール14cを介してドレイン電極15bに接続されている。上記構成のTFT基板30aは、それに対向して配置される対向基板と、それらの両基板の間に封入される液晶層と共に、アクティブマトリクス駆動方式の液晶表示パネルを構成するものである。次に、本実施形態のTFT基板30aを製造する方法について、図3を用いて説明する。ここで、図3は、図2の断面図に対応して、本実施形態のTFT基板30aの製造工程を断面で示す説明図である。なお、本実施形態の製造方法は、第1工程、第2工程、第3工程、第4工程、第5工程及び第6工程を備える。まず、ガラス基板などの絶縁基板10の基板全体に、スパッタリング法により、例えば、チタン膜2000Å程度などの金属膜を成膜した後に、その金属膜をパターニングすることにより、図3aに示すように、ゲート線11a、ゲート電極11a及び容量線11bを形成する第1工程。続いて、ゲート線11a、ゲート電極11a及び容量線11bが形成された基板全体に、CVDChemicalVaporDeposition法により、例えば、窒化シリコン膜厚さ200nm~500nm程度及び酸化シリコン膜厚さ20nm~500nm程度などを順に成膜することにより、ゲート絶縁膜12を形成し、さらに、例えば、スパッタリング法又は塗布法により、InGaZnO4などのIn-Ga-Zn-O系の酸化物半導体膜厚さ200Å~500Å程度を室温で成膜した後に、その酸化物半導体膜をパターニングすることにより、図3bに示すように、半導体層13a及び他の半導体層13bを形成する第2工程。そして、半導体層13a及び他の半導体層13bが形成された基板全体に、CVD法により、例えば、酸化シリコン膜厚さ20nm~500nm程度などの無機絶縁膜を成膜し、その無機絶縁膜をパターニングすることにより、図3cに示すように、コンタクトホール14a、14b及び14cを有する保護膜14を形成した後に、保護膜14が形成された基板に対して、赤外線ヒーターや拡散炉などを用いて真空アニール処理アニール温度:250°C~350°C、アニール時間:5分~2時間、チャンバー内圧力:10-3Pa以下を行うことにより、他の半導体層13bを導体化して、容量中間層13cを形成する第3工程。ここで、アニール温度が350°Cを超えると、ガラス基板絶縁基板10aが破損し易くなる。また、アニール時間が5分~2時間の範囲であれば、再現性よくTFT特性を得ることができる。また、チャンバー内圧力が10-3Paを超えると、チャンバー内の酸素濃度が高くなり、酸素欠陥が起き難くなるので、他の半導体層13bが導体化し難くなる。続いて、容量中間層13cが形成された基板全体に、スパッタリング法により、例えば、チタン膜300Å程度及びアルミニウム膜2000Å程度、チタン膜300Å程度及び銅膜2000Å程度、又はチタン膜300Å程度、アルミニウム膜2000Å程度及びチタン膜1000Å程度などを順に成膜した後に、その金属積層膜をパターニング酢酸、リン酸及び硝酸の混合液、並びにシュウ酸によるエッチングすることにより、図3dに示すように、ソース線15a、ソース電極15aa及びドレイン電極15bを形成して、TFT5a及び補助容量6aを形成する第4工程。さらに、TFT5a及び補助容量6aが形成された基板全体に、例えば、CVD法により、例えば、酸化シリコン膜厚さ20nm~500nm程度などの無機絶縁膜を成膜し、その無機絶縁膜をパターニングすることにより、図3eに示すように、コンタクトホール16aを有する層間絶縁膜16を形成する第5工程。最後に、層間絶縁膜16が形成された基板全体に、スパッタリング法により、例えば、ITOIndiumTinOxide膜厚さ50nm~200nm程度などの透明導電膜を成膜した後に、その透明導電膜をパターニングすることにより、図2に示すように、画素電極17を形成する第6工程。以上のようにして、TFT基板30aを製造することができる。次に、具体的に行った実験について、図4~図7を用いて説明する。ここで、図4は、第1の実験例におけるTFT特性を示すグラフであり、図5は、第2の実験例におけるTFT特性を示すグラフである。また、図6は、第3の実験例におけるアニール温度と表面抵抗率との関係を示すグラフである。さらに、図7は、第4の実験例におけるアニール時間と比電気抵抗との関係を示すグラフである。まず、第1の実験例では、本実施形態の製造方法と異なり、220°Cで5分間、真空アニール処理を行ったTFT基板を準備し、その準備されたTFT基板のTFT特性を測定した図4参照。また、第2の実験例では、本実施形態の製造方法と同様に、322°Cで5分間、真空アニール処理を行ったTFT基板を準備し、その準備されたTFT基板のTFT特性を測定した図5参照。第1及び第2の実験例の結果としては、真空アニール処理において、アニール温度が220°Cと低いと、他の半導体層容量中間層が半導体性図4参照を示すものの、アニール温度が322°Cと適温であると、他の半導体層容量中間層が導体性図5参照を示すようになることが確認された。次に、第3の実験例では、ガラス基板上に、InGaZnO4からなる半導体膜を形成した後に、真空アニール処理前の初期図6中の線a参照、220°Cで5分間の真空アニール処理後図6中の線c参照、及び330°Cで5分間の真空アニール処理後図6中の線b参照における表面抵抗率を測定器三菱化学アナリテック社製MCP-HT450を用いて測定した。ここで、表面抵抗率Ω/□:オームパースクエアは、単位面積当たりの抵抗であり、シート抵抗又は単に表面抵抗とも呼ばれるものである。なお、図6では、横軸のS1、S2及びS3は、半導体膜のIn-Ga-Zn-Oの組成比の違いを示している。第3の実験例の結果としては、図6に示すように、初期及び220°Cで5分間の真空アニール処理後において、TFT特性が得られる表面抵抗率の範囲1.0×109Ω/□~1.0×1013Ω/□の表面抵抗率を示し、330°Cで5分間の真空アニール処理後において、導電体にような表面抵抗率を示すことが確認された。次に、第4の実験例では、ガラス基板上に、InGaZnO4からなる半導体膜を形成した後に、220°C図7中の線a参照又は350°C図7中の線b参照で真空アニール処理を行い、アニール時間毎の比電気抵抗を測定器三菱化学アナリテック社製MCP-HT450を用いて測定した。第4の実験例の結果としては、図7に示すように、アニール温度が220°Cである場合、アニール時間の経過と共に比電気抵抗が抵抗し、アニール温度が350°Cである場合、アニール時間の経過と共に比電気抵抗が抵抗するものの、アニール時間が0.3時間を超えると、比電気抵抗がほぼ一定になることが確認された。上記第1~第4の実験例により、酸化物半導体からなる半導体層に対して、適切な真空アニール処理を行うことにより、導電性が付与されることが確認された。以上説明したように、本実施形態のTFT基板30a及びその製造方法によれば、第2工程において、ゲート絶縁膜12上にゲート電極11aに重なるようにチャネル領域Cが設けられた酸化物半導体からなる半導体層13a、及びゲート絶縁膜12上に容量線11bと重なるように容量中間層13cとなる他の半導体層13bを形成した後に、第3工程において、チャネル領域Cに重なる保護膜14から露出する他の半導体層13bを真空アニール処理により導体化することにより、半導体層13aの半導体性を保持して、他の半導体層13bにより容量中間層13cを形成するので、容量線11b、ゲート絶縁膜12、容量中間層13c及びドレイン電極15bの積層構造により構成された各補助容量6aにおいて、各TFT5aを構成する酸化物半導体からなる半導体層13aと同一層に設けられた容量中間層13cが半導体性でなく導電性を有していることにより、容量線11bとドレイン電極15bとの間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜12だけになり、電気容量を安定にすることができる1/C補助容量=1/Cゲート絶縁膜。これに対して、容量中間層が酸化物半導体からなることにより半導体性を有している場合には、容量線とドレイン電極との間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜及び半導体性を有する容量中間層になり、電気容量が不安定になってしまう1/C補助容量=1/C酸化物半導体1/Cゲート絶縁膜。これにより、容量中間層13cが酸化物半導体を用いて設けられていても導電性を有しているので、半導体に起因する補助容量6aの電気容量の変動を抑制することができる。また、容量線11bとドレイン電極15bとの間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜12だけになるので、補助容量6aの電気容量を安定にすることができるだけでなく、補助容量6aの電気容量を大きくすることができる。さらに、TFT基板30aでは、酸化物半導体からなる半導体層13aが設けられているので、高移動度、高信頼性及び低オフ電流などの良好な特性を有するTFT5aを実現することができる。また、本実施形態のTFT基板30a及びその製造方法によれば、半導体層13aのチャネル領域C上に保護膜14が設けられ、容量中間層13cの大部分がその保護膜14から露出しているので、酸化物半導体を用いた容量中間層13cが導電性を有するように、基板に対して、真空アニール処理を行っても、半導体層13aのチャネル領域Cを導体化させることなく、その半導体性を保持させることができる。《発明の実施形態2》図8~図10は、本発明に係るTFT基板及びその製造方法の実施形態2を示している。具体的に、図8は、本実施形態のTFT基板30bの平面図であり、図9は、図8中のIX-IX線に沿ったTFT基板30bの断面図である。なお、以下の実施形態において、図1~図7と同じ部分については同じ符号を付して、その詳細な説明を省略する。上記実施形態1では、補助容量を構成する容量電極がドレイン電極の一部であるTFT基板30a及びその製造方法を例示したが、本実施形態では、容量電極が画素電極の一部であるTFT基板30b及びその4枚のフォトマスクを用いた製造方法を例示する。TFT基板30bは、図8及び図9に示すように、絶縁基板10と、絶縁基板10上に互いに平行に延びるように設けられた複数のゲート線21aと、各ゲート線21aの間にそれぞれ設けられ、互いに平行に延びるように配置された複数の容量線21bと、各ゲート線21aと直交する方向に互いに平行に延びるように設けられた複数のソース線24aと、各ゲート線21a及び各ソース線24aの交差部分毎、すなわち、画像の最小単位である各画素毎にそれぞれ設けられた複数のTFT5bと、各TFT5bを覆うように設けられた層間絶縁膜25と、層間絶縁膜25上にマトリクス状に設けられた複数の画素電極26と、各画素電極26を覆うように設けられた配向膜不図示とを備えている。TFT5bは、図8及び図9に示すように、絶縁基板10上に設けられたゲート電極21aと、ゲート電極21aを覆うように設けられたゲート絶縁膜22と、ゲート絶縁膜22上に設けられ、ゲート電極21aに重なるようにチャネル領域Cが配置された半導体層23aと、半導体層23a上に設けられ、チャネル領域Cを介して互いに離間するように配置されたソース電極24aa及びドレイン電極24bとを備えている。ゲート電極21aは、図8に示すように、各ゲート線21aの一部である。ソース電極24aaは、図8に示すように、各ソース線24aが側方にL字状に突出した部分である。ドレイン電極24bは、図8及び図9に示すように、層間絶縁膜25に形成されたコンタクトホール25aを介して画素電極26に接続されている。ここで、画素電極26は、図8及び図9に示すように、ゲート絶縁膜22及び容量中間層23cを介して容量線21bと重なることにより補助容量6bを構成している。半導体層23aは、例えば、InGaZnO4などのIn-Ga-Zn-O系の酸化物半導体により構成されている。容量中間層23cは、例えば、InGaZnO4などのIn-Ga-Zn-O系の酸化物半導体を用いて、図9に示すように、その大部分が層間絶縁膜25から露出するように設けられている。また、容量中間層23cは、導電性を有し、図8及び図9に示すように、層間絶縁膜25に形成されたコンタクトホール25bを介して画素電極26に接続されている。上記構成のTFT基板30bは、それに対向して配置される対向基板と、それらの両基板の間に封入される液晶層と共に、アクティブマトリクス駆動方式の液晶表示パネルを構成するものである。次に、本実施形態のTFT基板30bを製造する方法について、図10を用いて説明する。ここで、図10は、図9の断面図に対応して、本実施形態のTFT基板30bの製造工程を断面で示す説明図である。なお、本実施形態の製造方法は、第1工程、第2工程、第3工程及び第4工程を備える。まず、ガラス基板などの絶縁基板10の基板全体に、スパッタリング法により、例えば、チタン膜2000Å程度などの金属膜を成膜した後に、その金属膜をフォトリソグラフィを用いてパターニングすることにより、図10aに示すように、ゲート線21a、ゲート電極21a及び容量線21bを形成する第1工程。続いて、ゲート線21a、ゲート電極21a及び容量線21bが形成された基板全体に、CVD法により、例えば、窒化シリコン膜厚さ200nm~500nm程度及び酸化シリコン膜厚さ20nm~500nm程度などを順に成膜してゲート絶縁膜22図10b参照を形成し、その後、例えば、スパッタリング法又は塗布法により、InGaZnO4などのIn-Ga-Zn-O系の酸化物半導体膜厚さ200Å~500Å程度を室温で成膜して酸化物半導体膜23図10b参照を形成し、さらに、スパッタリング法により、例えば、チタン膜300Å程度及びアルミニウム膜2000Å程度、チタン膜300Å程度及び銅膜2000Å程度、又はチタン膜300Å程度、アルミニウム膜2000Å程度及びチタン膜1000Å程度などを順に成膜してソース金属膜24図10b参照を形成する。そして、ソース金属膜24上に感光性樹脂膜Rを塗布し、その塗布された感光性樹脂膜Rをハーフトーン又はグレイトーンのハーフ露光が可能なフォトマスクを介して露光した後に、現像することにより、図10bに示すように、ソース線24a、ソース電極24aa及びドレイン電極24bとなる部分が相対的に厚く、チャネル領域C及び容量中間層23cとなる部分が相対的に薄いレジストパターンRaを形成する。続いて、レジストパターンRaから露出するソース金属膜24、及びその下層の酸化物半導体膜23をエッチングし、さらに、レジストパターンRaをアッシングなどで薄肉化することにより相対的に薄い部分を除去して、レジストパターンRb図10c参照を形成した後に、レジストパターンRbから露出するソース金属膜24をエッチングすることにより、図10cに示すように、半導体層23a、ソース線24a、ソース電極24aa及びドレイン電極24b、並びに容量中間層23cとなる他の半導体層23bを形成する第2工程。そして、半導体層23a、ソース線24a、ソース電極24aa、ドレイン電極24b及び他の半導体層23bが形成された基板全体に、CVD法により、例えば、酸化シリコン膜厚さ20nm~500nm程度などの無機絶縁膜を成膜し、その無機絶縁膜をフォトリソグラフィを用いてパターニングすることにより、図10dに示すように、コンタクトホール25a及び25bを有する層間絶縁膜25を形成した後に、層間絶縁膜25が形成された基板に対して、赤外線ヒーターや拡散炉などを用いて真空アニール処理を行うことにより、他の半導体層23bを導体化して、図10eに示すように、容量中間層23cを形成する第3工程。最後に、容量中間層23cが形成された基板全体に、スパッタリング法により、例えば、ITO膜厚さ50nm~200nm程度などの透明導電膜を成膜した後に、その透明導電膜をフォトリソグラフィを用いてパターニングすることにより、図9に示すように、画素電極26を形成する第4工程。以上のようにして、TFT基板30bを製造することができる。以上説明したように、本実施形態のTFT基板30b及びその製造方法によれば、第2工程において、ゲート絶縁膜22上にゲート電極21aに重なるようにチャネル領域Cが設けられた酸化物半導体からなる半導体層23a、及びゲート絶縁膜22上に容量線21bと重なるように容量中間層23cとなる他の半導体層23bを形成した後に、第3工程において、チャネル領域Cに重なる層間絶縁膜25から露出する他の半導体層23bを真空アニール処理により導体化することにより、半導体層23aの半導体性を保持して、他の半導体層23bにより容量中間層23cを形成するので、容量線21b、ゲート絶縁膜22、容量中間層23c及び画素電極26の積層構造により構成された各補助容量6bにおいて、各TFT5aを構成する酸化物半導体からなる半導体層23aと同一層に設けられた容量中間層23cが半導体性でなく導電性を有していることにより、容量線21bと画素電極26との間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜22だけになり、電気容量を安定にすることができる1/C補助容量=1/Cゲート絶縁膜。これに対して、容量中間層が酸化物半導体からなることにより半導体性を有している場合には、容量線と画素電極との間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜及び半導体性を有する容量中間層になり、電気容量が不安定になってしまう1/C補助容量=1/C酸化物半導体1/Cゲート絶縁膜。これにより、容量中間層23cが酸化物半導体を用いて設けられていても導電性を有しているので、半導体に起因する補助容量6bの電気容量の変動を抑制することができる。また、容量線21bと画素電極26との間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜22だけになるので、補助容量6bの電気容量を安定にすることができるだけでなく、補助容量6bの電気容量を大きくすることができる。さらに、第1工程に用いるフォトマスク、第2工程に用いるハーフ露光が可能なフォトマスク、第3工程に用いるフォトマスク及び第4工程に用いるフォトマスクの計4枚のフォトマスクを用いてTFT基板30bを製造することができるので、TFT基板30bの製造コストを低減することができる。また、TFT基板30bでは、酸化物半導体からなる半導体層23aが設けられているので、高移動度、高信頼性及び低オフ電流などの良好な特性を有するTFT5bを実現することができる。また、本実施形態のTFT基板30b及びその製造方法によれば、各TFT5b上に層間絶縁膜25が設けられ、容量中間層23cの大部分がその層間絶縁膜25から露出しているので、酸化物半導体を用いた容量中間層23cが導電性を有するように、基板に対して、真空アニール処理を行っても、各TFT5bを構成する半導体層23aを導体化させることなく、その半導体性を保持させることができる。なお、上記各実施形態では、In-Ga-Zn-O系の酸化物半導体層を例示したが、本発明は、例えば、InSiZnO系、InAlZnO系、Sn-Si-Zn-O系、Sn-Al-Zn-O系、Sn-Ga-Zn-O系、Ga-Si-Zn-O系、Ga-Al-Zn-O系、In-Cu-Zn-O系、Sn-Cu-Zn-O系、Zn-O系、In-O系、In-Zn-O系などの酸化物半導体層にも適用することができる。また、上記各実施形態では、単層構造を有するゲート線ゲート電極及び容量線を例示したが、ゲート線ゲート電極及び容量線は、積層構造を有するものであってもよい。また、上記各実施形態では、積層構造を有するソース線、ソース電極及びドレイン電極を例示したが、ソース線、ソース電極及びドレイン電極は、単層構造を有するものであってもよい。また、上記各実施形態では、積層構造を有するゲート絶縁膜を例示したが、ゲート絶縁膜は、単層構造を有するものであってもよい。また、上記各実施形態では、単層構造を有する保護膜及び層間絶縁膜を例示したが、保護膜及び層間絶縁膜は、積層構造を有するものであってもよい。また、上記各実施形態では、画素電極に接続されたTFTの電極をドレイン電極としたTFT基板を例示したが、本発明は、画素電極に接続されたTFTの電極をソース電極と呼ぶTFT基板にも適用することができる。