"スクライブラインに沿った複数のスクライブ溝部が形成されている複数の半導体基板が積層されている積層半導体基板であって、前記複数の半導体基板は、それぞれ前記複数のスクライブ溝部のいずれか少なくとも1つに接し、かつ半導体装置が形成され、それぞれ絶縁されている複数のデバイス領域を有し、前記複数の半導体基板のうちの最も上側に積層されている最上位基板と、最も下側に積層されている最下位基板とが、強磁性体を用いて前記スクライブ溝部以外の領域に形成された電磁遮蔽層を有し、前記積層半導体基板は前記複数の半導体基板が積層されている積層方向に重なった前記複数の半導体基板を貫通する貫通孔が前記スクライブ溝部に形成され、該貫通孔を通って前記複数の半導体基板を貫通する貫通電極を有する積層半導体基板。前記最上位基板と前記最下位基板とを含む前記複数の半導体基板のすべてが前記電磁遮蔽層を有する請求項1記載の積層半導体基板。前記最上位基板と前記最下位基板とを含む前記複数の半導体基板のすべてが前記電磁遮蔽層を有し、前記複数の半導体基板のすべてにおいて、前記複数のデバイス領域のすべてが前記半導体基板の一方の表面である第1の表面に形成され、かつ、前記電磁遮蔽層が前記第1の表面において、前記複数のデバイス領域のすべてを外側から覆うように形成されている請求項1記載の積層半導体基板。前記最上位基板と前記最下位基板とを含む前記複数の半導体基板のすべてが前記電磁遮蔽層を有し、前記複数の半導体基板のすべてにおいて、前記複数のデバイス領域のすべてが前記半導体基板の一方の表面である第1の表面に形成され、かつ、前記電磁遮蔽層が前記第1の表面の裏面側の第2の表面に形成されている請求項1記載の積層半導体基板。前記電磁遮蔽層は、前記第1の表面の前記スクライブ溝部以外の領域に形成され、前記複数のデバイス領域それぞれに応じた大きさを有し、かつ複数のデバイス領域すべてを該デバイス領域ごとに覆い、それぞれが互いに離反している個別構造を有する請求項3記載の積層半導体基板。前記電磁遮蔽層が前記複数のデバイス領域それぞれに応じた大きさを有し、かつ前記第2の表面の前記複数のデバイス領域それぞれに対応した対応位置に形成され、前記最上位基板における前記第1の表面に、強磁性体を用いて形成された追加電磁遮蔽層を更に有する請求項4記載の積層半導体基板。前記最下位基板における前記第1の表面の裏面側の第2の表面に、強磁性体を用いて形成された追加電磁遮蔽層を更に有する請求項3または5記載の積層半導体基板。前記電磁遮蔽層は、軟磁性材を用いて形成されている請求項1~7のいずれか一項記載の積層半導体基板。前記複数の半導体基板は、それぞれ複数のデバイス領域のうちの前記複数のスクライブ溝部のいずれか少なくとも1つの介在溝部を挟んで隣り合う第1のデバイス領域および第2のデバイス領域それぞれの前記半導体装置に接続され、かつ前記第1のデバイス領域および第2のデバイス領域からそれぞれ前記介在溝部の内側に延出し、さらに互いに離反している第1の配線電極および第2の配線電極とを更に有し、前記積層半導体基板は、前記複数の半導体基板すべてにおける前記積層方向に重なった前記デバイス領域から構成される複数の積層チップ領域を更に有し、前記貫通孔は、前記複数の半導体基板の前記介在溝部を貫通し、かつ前記第1の配線電極のうちの前記積層方向に重なった積層電極群を構成している複数の前記第1の配線電極が出現し、前記貫通電極は、前記貫通孔に出現しているすべての前記第1の配線電極に接する請求項1~8のいずれか一項記載の積層半導体基板。前記複数の半導体基板それぞれの前記第1の配線電極の中で位置が共通している前記第1の配線電極を共通配線電極としたときに、前記複数の半導体基板すべてについて同じ前記共通配線電極によって前記積層電極群が構成されている請求項9記載の積層半導体基板。前記第1の配線電極は、前記介在溝部の内側に配置され、かつ前記積層方向に沿った孔部が形成されている電極パッドを有し、前記貫通孔は、前記積層電極群を構成している複数の前記第1の配線電極それぞれの前記電極パッドに形成されている前記孔部をすべてつなぐ直線状に形成されている請求項10記載の積層半導体基板。半導体装置が形成されている複数の半導体チップが積層されている積層チップパッケージであって、前記複数の半導体チップは、それぞれ周囲を取り囲むように形成された絶縁性の樹脂からなる樹脂絶縁層と、前記半導体装置に接続され、かつ前記樹脂絶縁層上に端部が配置されている配線電極とを有し、前記複数の半導体チップのうちの最も上側に積層されている最上位チップと、最も下側に積層されている最下位チップとが、強磁性体を用いて前記樹脂絶縁層以外の領域に形成された電磁遮蔽層を有し、前記複数の半導体チップが積層されている積層方向に重なった前記複数の半導体チップの前記樹脂絶縁層を貫通する貫通孔が形成され、該貫通孔を通って前記複数の半導体チップを貫通する貫通電極を更に有する積層チップパッケージ。前記最上位チップと前記最下位チップとを含む前記複数の半導体チップのすべてが前記電磁遮蔽層を有する請求項12記載の積層チップパッケージ。前記最上位チップと前記最下位チップとを含む前記複数の半導体チップのすべてが前記電磁遮蔽層を有し、前記複数の半導体チップのすべてにおいて、前記半導体装置が前記半導体チップの一方の表面である第1の表面に形成され、かつ、前記電磁遮蔽層が前記第1の表面において、前記半導体装置を外側から覆うように形成されている請求項12記載の積層チップパッケージ。前記最上位チップと前記最下位チップとを含む前記複数の半導体チップのすべてが前記電磁遮蔽層を有し、前記複数の半導体チップのすべてにおいて、前記半導体装置が前記半導体チップの一方の表面である第1の表面に形成され、かつ、前記電磁遮蔽層が前記第1の表面の裏面側の第2の表面に形成されている請求項12記載の積層チップパッケージ。前記貫通孔は、前記配線電極のうちの前記積層方向に重なった積層電極群を構成している複数の前記配線電極が出現し、前記貫通電極は、前記貫通孔に出現しているすべての前記配線電極に接する請求項12記載の積層チップパッケージ。半導体装置が形成されている複数の処理前基板のすべてについて、前記半導体装置が形成されている第1の表面にスクライブラインに沿った複数のスクライブ溝部を形成することによって、前記複数のスクライブ溝部のいずれか少なくとも1つに接し、かつ半導体装置が形成されている複数のデバイス領域を備えた溝付き基板を複数形成する溝付き基板形成工程と、複数の前記溝付き基板のうちの少なくとも2つについて、前記第1の表面または該第1の表面の裏面側の第2の表面に、強磁性体を用いて前記スクライブ溝部以外の領域に電磁遮蔽層を形成する電磁遮蔽層形成工程と、前記溝付き基板形成工程で形成された複数の前記溝付き基板のうちの前記電磁遮蔽層を有する遮蔽層付き基板が最上位と最下位それぞれに配置されるように前記溝付き基板を複数積層して積層ウェハを製造する積層工程と、前記積層ウェハについて、複数の前記溝付き基板が積層されている積層方向に重なった複数の前記溝付き基板を貫通する貫通孔を前記スクライブ溝部に形成する貫通孔形成工程と、前記貫通孔を通って複数の前記溝付き基板を貫通する貫通電極を形成する貫通電極形成工程とを有する積層半導体基板の製造方法。前記電磁遮蔽層形成工程において、複数の前記溝付き基板のすべてについて前記電磁遮蔽層を形成することによって複数の前記溝付き基板のすべてを前記遮蔽層付き基板とし、前記積層工程において、前記遮蔽層付き基板だけを複数積層する請求項17記載の積層半導体基板の製造方法。前記電磁遮蔽層形成工程において、前記複数のデバイス領域それぞれに応じた大きさを有し、かつ複数のデバイス領域すべてを該デバイス領域ごとに覆い、それぞれが互いに離反している個別構造を有するように前記電磁遮蔽層を前記第1の表面に形成する請求項17または18記載の積層半導体基板の製造方法。前記電磁遮蔽層形成工程において、前記溝付き基板の前記第2の表面に前記電磁遮蔽層を形成するときは、前記溝付き基板の前記第2の表面を前記スクライブ溝部が出現するまで研磨した後、前記第2の表面に前記電磁遮蔽層を形成することによって前記溝付き基板を前記遮蔽層付き基板とし、該遮蔽層付き基板の前記第2の表面に別の前記溝付き基板を積層することによって前記積層工程を実行する請求項17または18記載の積層半導体基板の製造方法。前記溝付き基板における前記複数のデバイス領域のうちの前記複数のスクライブ溝部のいずれか少なくとも1つの介在溝部を挟んで隣り合う第1のデバイス領域および第2のデバイス領域それぞれの前記半導体装置に接続され、かつ前記第1のデバイス領域および第2のデバイス領域からそれぞれ前記介在溝部の内側に延出し、さらに互いに離反している第1の配線電極および第2の配線電極を形成する電極形成工程を更に有し、該電極形成工程を実行することによって前記第1の配線電極および第2の配線電極が形成された後に、前記電磁遮蔽層形成工程を実行する請求項17~20のいずれか一項記載の積層半導体基板の製造方法。請求項17記載の製造方法によって製造された積層半導体基板をそれぞれの前記スクライブ溝部に沿って切断し、その切断面に絶縁性の樹脂からなる樹脂絶縁層を出現させて積層チップパッケージを製造する積層チップパッケージの製造方法。ところで、積層チップパッケージ積層型半導体装置を製造するときは、拡散工程、半導体検査工程等を含む多数の工程を経なければならない。これらの工程では、エッチング装置や露光装置、検査装置等の非常に多くの装置が用いられる。これらの装置は電力を動力源としているため外部に何らかの電磁波を放出している。そのため、積層チップパッケージの材料となる半導体ウェハから、製造途中の半導体チップおよび完成した積層チップパッケージに至るまで、何らかの電磁波が存在する外部環境下に置かれており、積層チップパッケージは電磁波が存在する外部環境下で製造されている。しかしながら、上記各特許文献に開示されている積層型半導体装置では、外部環境に存在する電磁波の影響を回避するための対策が施されていなかった。そのため外部環境に存在する電磁波の影響が完成した積層型半導体装置に及ぶ恐れがあった。例えば特許文献4に記載されている積層型半導体装置は、ウェハから切り出された半導体チップを複数積層することによって製造されている。この積層型半導体装置では、溝部が形成され、その中に樹脂層が形成されているウェハから個々の半導体チップが切り出されている。そのため、各半導体チップの表面の一部が樹脂層で覆われているに過ぎず、それ以外の表面がむき出しになっていた。したがって、製造途中のウェハの段階から、個々の半導体チップはもちろんのこと、完成した積層型半導体装置にいたるまで、いずれもが電磁波の影響を受けやすく、この積層型半導体装置には、長期間にわたって電磁波の影響を受けやすいという課題があった。すると、例えば各半導体チップの配線層を流れる信号に電磁波の影響によるノイズが混入する等のおそれがあった。配線層を流れる信号にノイズが混入すると、信号の波形が変わるおそれがあるため、例えば検査工程で誤った判定がなされるといった影響が出るおそれがある。この点、例えば、特許文献5に記載されている半導体チップのように、導電体膜によって電磁波の影響を回避するという考えがある。しかし、特許文献5に開示されている導電体膜は、半導体チップのほぼ全体をカバーする構造を有するため、仮にこの導電体膜を前述の積層型半導体装置に形成するとしたら、複数の半導体チップが積層された後になる。そうすると、複数の半導体チップが積層された後であれば電磁波を遮蔽し得るものの、積層前の段階にあるウェハはもちろん個々の半導体チップも電磁波の影響を回避できない。一方、特許文献5には、半導体チップを切り出す前のウェハの片面全体に遮蔽用金属膜を形成することが開示されている。しかし、特許文献4に記載されている積層型半導体装置は、半導体チップの周囲はもちろんその内側に至るまで貫通電極が多数点在している。特許文献4の積層型半導体装置では、ウェハから切り出された複数の半導体チップが積層されている。仮にその半導体チップを切り出す前のウェハ片面全体に特許文献5のような遮蔽用金属膜を形成したとすると、その遮蔽用金属膜が多数の貫通電極に接続されてしまう。そうすると、遮蔽用金属膜によって各貫通電極が電気的に接続されてしまい、これでは、積層型半導体装置を作動させる上で不都合である。さらに、特許文献5に記載されている導電体膜は導電性塗料を塗布することによって形成されている。そのため、この導電体膜では、磁界を十分に遮蔽することができないおそれがあった。電磁波の影響を回避するためには、電界だけでなく磁界も遮蔽することが望ましい。しかし、特許文献5に記載されている従来技術では、磁界を遮蔽することができないおそれがあり、電磁波の十分な遮蔽効果が得られないおそれがあった。以上のように、従来技術では、貫通電極を有する積層チップパッケージについて電磁波を遮蔽するための遮蔽層によって各貫通電極が電気的に接続される事態を回避しつつ、ウェハの段階から完成後に至るまでの長期間にわたり、電磁波の十分な遮蔽効果を得ることが甚だ困難であった。本発明は、上記課題を解決するためになされたもので、貫通電極を有する積層半導体基板および積層チップパッケージ並びにこれらの製造方法において、各貫通電極が遮蔽層によって電気的に接続される事態を回避しつつ、ウェハの段階から完成後に至るまでの長期間にわたり電磁波の遮蔽効果が得られるようにすることで遮蔽効果を高め、電磁波の影響を十分に回避できるようにすることを目的とする。上記課題を解決するため、本発明は、スクライブラインに沿った複数のスクライブ溝部が形成されている複数の半導体基板が積層されている積層半導体基板であって、複数の半導体基板は、それぞれ複数のスクライブ溝部のいずれか少なくとも1つに接し、かつ半導体装置が形成され、それぞれ絶縁されている複数のデバイス領域を有し、複数の半導体基板のうちの最も上側に積層されている最上位基板と、最も下側に積層されている最下位基板とが、強磁性体を用いてスクライブ溝部以外の領域に形成された電磁遮蔽層を有し、積層半導体基板は複数の半導体基板が積層されている積層方向に重なった複数の半導体基板を貫通する貫通孔がスクライブ溝部に形成され、その貫通孔を通って複数の半導体基板を貫通する貫通電極を有する積層半導体基板を特徴とする。この積層半導体基板は電磁遮蔽層がスクライブ溝部以外の領域に形成され、貫通孔がスクライブ溝部に形成されているから、電磁遮蔽層の形成場所と貫通電極の形成場所とがすみ分けされている。また、最上位基板と最下位基板が電磁遮蔽層を有するから少なくともこれら2つについては半導体基板の段階から電磁波が遮蔽される。さらに、半導体基板の段階から完成後に至るまでの間、最上位基板と最下位基板の電磁遮蔽層によって電磁波が遮蔽される。そして、電磁遮蔽層は強磁性体を用いて形成されているから磁力線が通りやすく、電磁波を迂回させやすい。上記積層半導体基板では、最上位基板と最下位基板とを含む複数の半導体基板のすべてが電磁遮蔽層を有することが好ましい。このようにすると、積層されているすべての半導体基板について、半導体基板の段階から電磁波が遮蔽されるから、半導体基板の段階から完成後に至るまでの間、各半導体基板の電磁遮蔽層によって、電磁波がより確実に遮蔽される。さらに、各半導体基板のデバイス領域を上下2つの電磁遮蔽層が挟みこんでいる。さらに、上記積層半導体基板では、最上位基板と最下位基板とを含む複数の半導体基板のすべてが電磁遮蔽層を有し、複数の半導体基板のすべてにおいて、複数のデバイス領域のすべてが半導体基板の一方の表面である第1の表面に形成され、かつ、電磁遮蔽層が第1の表面において、複数のデバイス領域のすべてを外側から覆うように形成されていることが好ましい。この積層半導体基板では、積層されているすべての半導体基板について、半導体基板の段階から電磁波が遮蔽される。また、電磁遮蔽層が複数のデバイス領域のすべてを電磁波から遮蔽する。また、上記積層半導体基板では、最上位基板と最下位基板とを含む複数の半導体基板のすべてが電磁遮蔽層を有し、複数の半導体基板のすべてにおいて、複数のデバイス領域のすべてが半導体基板の一方の表面である第1の表面に形成され、かつ、電磁遮蔽層が第1の表面の裏面側の第2の表面に形成されているようにすることもできる。さらに、上記積層半導体基板では、電磁遮蔽層は、第1の表面のスクライブ溝部以外の領域に形成され、複数のデバイス領域それぞれに応じた大きさを有し、かつ複数のデバイス領域すべてをそのデバイス領域ごとに覆い、それぞれが互いに離反している個別構造を有することが好ましい。この積層半導体基板では、電磁遮蔽層の作用がより有効に発揮される部分に電磁遮蔽層が形成されている。また、電磁遮蔽層がそれぞれの絶縁状態を保ちながら複数のデバイス領域のすべてを個々に遮蔽する。また、上記積層半導体基板では、電磁遮蔽層が複数のデバイス領域それぞれに応じた大きさを有し、かつ第2の表面の複数のデバイス領域それぞれに対応した対応位置に形成され、最上位基板における第1の表面に、強磁性体を用いて形成された追加電磁遮蔽層を更に有することが好ましい。さらに、上記積層半導体基板では、最下位基板における第1の表面の裏面側の第2の表面に、強磁性体を用いて形成された追加電磁遮蔽層を更に有することが好ましい。また、上記積層半導体基板の場合、電磁遮蔽層は、軟磁性材を用いて形成されていることが好ましい。上記積層半導体基板では、複数の半導体基板は、それぞれ複数のデバイス領域のうちの複数のスクライブ溝部のいずれか少なくとも1つの介在溝部を挟んで隣り合う第1のデバイス領域および第2のデバイス領域それぞれの半導体装置に接続され、かつ第1のデバイス領域および第2のデバイス領域からそれぞれ介在溝部の内側に延出し、さらに互いに離反している第1の配線電極および第2の配線電極とを更に有し、積層半導体基板は、複数の半導体基板すべてにおける積層方向に重なったデバイス領域から構成される複数の積層チップ領域を更に有し、貫通孔は、複数の半導体基板の介在溝部を貫通し、かつ第1の配線電極のうちの積層方向に重なった積層電極群を構成している複数の第1の配線電極が出現し、貫通電極は、貫通孔に出現しているすべての第1の配線電極に接することが好ましい。また、上記積層半導体基板では、複数の半導体基板それぞれの第1の配線電極の中で位置が共通している第1の配線電極を共通配線電極としたときに、複数の半導体基板すべてについて同じ共通配線電極によって積層電極群が構成されていることが好ましい。さらに、上記積層半導体基板では、第1の配線電極は、介在溝部の内側に配置され、かつ積層方向に沿った孔部が形成されている電極パッドを有し、貫通孔は積層電極群を構成している複数の第1の配線電極それぞれの電極パッドに形成されている孔部をすべてつなぐ直線状に形成されていることが好ましい。そして、本発明は、半導体装置が形成されている複数の半導体チップが積層されている積層チップパッケージであって、複数の半導体チップは、それぞれ周囲を取り囲むように形成された絶縁性の樹脂からなる樹脂絶縁層と、半導体装置に接続され、かつ樹脂絶縁層上に端部が配置されている配線電極とを有し、複数の半導体チップのうちの最も上側に積層されている最上位チップと、最も下側に積層されている最下位チップとが、強磁性体を用いて樹脂絶縁層以外の領域に形成された電磁遮蔽層を有し、複数の半導体チップが積層されている積層方向に重なった複数の半導体チップの樹脂絶縁層を貫通する貫通孔が形成され、その貫通孔を通って複数の半導体チップを貫通する貫通電極を更に有する積層チップパッケージを提供する。上記積層チップパッケージでは、最上位チップと最下位チップとを含む複数の半導体チップのすべてが電磁遮蔽層を有することが好ましい。また、上記積層チップパッケージでは、最上位チップと最下位チップとを含む複数の半導体チップのすべてが電磁遮蔽層を有し、複数の半導体チップのすべてにおいて、半導体装置が半導体チップの一方の表面である第1の表面に形成され、かつ、電磁遮蔽層が第1の表面において、半導体装置を外側から覆うように形成されていることが好ましい。さらに、上記積層チップパッケージでは、最上位チップと最下位チップとを含む複数の半導体チップのすべてが電磁遮蔽層を有し、複数の半導体チップのすべてにおいて、半導体装置が半導体チップの一方の表面である第1の表面に形成され、かつ、電磁遮蔽層が第1の表面の裏面側の第2の表面に形成されていることが好ましい。また、上記積層チップパッケージでは、貫通孔は、配線電極のうちの積層方向に重なった積層電極群を構成している複数の配線電極が出現し、貫通電極は、貫通孔に出現しているすべての配線電極に接することが好ましい。そして、本発明は、半導体装置が形成されている複数の処理前基板のすべてについて、半導体装置が形成されている第1の表面にスクライブラインに沿った複数のスクライブ溝部を形成することによって、複数のスクライブ溝部のいずれか少なくとも1つに接し、かつ半導体装置が形成されている複数のデバイス領域を備えた溝付き基板を複数形成する溝付き基板形成工程と、複数の溝付き基板のうちの少なくとも2つについて、第1の表面またはその第1の表面の裏面側の第2の表面に、強磁性体を用いてスクライブ溝部以外の領域に電磁遮蔽層を形成する電磁遮蔽層形成工程と、溝付き基板形成工程で形成された複数の溝付き基板のうちの電磁遮蔽層を有する遮蔽層付き基板が最上位と最下位それぞれに配置されるように溝付き基板を複数積層して積層ウェハを製造する積層工程と、積層ウェハについて、複数の溝付き基板が積層されている積層方向に重なった複数の溝付き基板を貫通する貫通孔をスクライブ溝部に形成する貫通孔形成工程と、貫通孔を通って複数の溝付き基板を貫通する貫通電極を形成する貫通電極形成工程とを有する積層半導体基板の製造方法を提供する。また、上記電磁遮蔽層形成工程において、複数の溝付き基板のすべてについて電磁遮蔽層を形成することによって複数の溝付き基板のすべてを遮蔽層付き基板とし、積層工程において、遮蔽層付き基板だけを複数積層することが好ましい。さらに、電磁遮蔽層形成工程において、複数のデバイス領域それぞれに応じた大きさを有し、かつ複数のデバイス領域すべてをそのデバイス領域ごとに覆い、それぞれが互いに離反している個別構造を有するように電磁遮蔽層を第1の表面に形成することが好ましい。そして、上記積層半導体基板の製造方法は、電磁遮蔽層形成工程において、溝付き基板の第2の表面に電磁遮蔽層を形成するときは、溝付き基板の第2の表面をスクライブ溝部が出現するまで研磨した後、第2の表面に電磁遮蔽層を形成することによって溝付き基板を遮蔽層付き基板とし、その遮蔽層付き基板の第2の表面に別の溝付き基板を積層することによって積層工程を実行することが好ましい。また、上記積層半導体基板の製造方法では、溝付き基板における複数のデバイス領域のうちの複数のスクライブ溝部のいずれか少なくとも1つの介在溝部を挟んで隣り合う第1のデバイス領域および第2のデバイス領域それぞれの半導体装置に接続され、かつ第1のデバイス領域および第2のデバイス領域からそれぞれ介在溝部の内側に延出し、さらに互いに離反している第1の配線電極および第2の配線電極を形成する電極形成工程を更に有し、その電極形成工程を実行することによって第1の配線電極および第2の配線電極が形成された後に、電磁遮蔽層形成工程を実行することが好ましい。さらに、本発明は、上記製造方法によって製造された積層半導体基板をそれぞれのスクライブ溝部に沿って切断し、その切断面に絶縁性の樹脂からなる樹脂絶縁層を出現させて積層チップパッケージを製造する積層チップパッケージの製造方法を提供する。以上詳述したように、本発明によれば、貫通電極を有する積層半導体基板および積層チップパッケージ並びにこれらの製造方法において、各貫通電極が遮蔽層によって電気的に接続される事態を回避しつつ、ウェハの段階から完成後に至るまでの長期間にわたり電磁波の遮蔽効果が得られるようにすることで遮蔽効果を高め、電磁波の影響を十分に回避できるようにすることができる。以下、本発明の実施の形態について図面を参照しつつ説明する。なお、同一要素には同一符号を用い、重複する説明は省略する。第1の実施の形態積層半導体ウェハ100の構造まず、図1~図4を参照して積層半導体ウェハ100の構造について説明する。積層半導体ウェハ100は、半導体ウェハ1を用いて製造される。積層半導体ウェハ100は、本発明の第1の実施の形態に係る積層半導体基板であって、半導体ウェハ1が複数積層されている。図1に示されている積層半導体ウェハ100では、8枚の半導体ウェハ1が積層されている。本発明に係る積層半導体基板では、複数の半導体基板が積層されていればよいため、半導体ウェハ1の積層数は8枚には限定されない。ここで、図1は積層半導体ウェハ100の全体を示す斜視図である。図2は積層半導体ウェハ100の2つのデバイス領域10の要部を示す平面図である。また、図3は図2の3-3線断面図、図4は図2の3-3線に沿った積層半導体ウェハ100の要部を示す断面図である。半導体ウェハ1はシリコンウェハを用いて構成されている。半導体ウェハ1は図1に示すように、シリコンウェハの第1の表面1a第1の表面1aの裏面側が第2の表面1bにスクライブライン3A,3Bが形成されている。スクライブライン3A,3Bは第1の表面1aにそれぞれ複数本ずつ形成され、一定の方向に沿って所定間隔で直線状に形成されている。スクライブライン3Aとスクライブライン3Bとは直交している。そして、半導体ウェハ1は第1の表面1aに溝部20,21が形成されている。溝部20,21はそれぞれスクライブライン3A,3Bに沿って形成されており、いずれも20~60μm程度の深さおよび50~120μm程度の幅を有している。隣接する溝部20,20および溝部21,21で囲まれた矩形状の領域に後述するデバイス領域10が形成されている。溝部20、21は、それぞれスクライブライン3A,3Bに沿って形成されているから、本発明におけるスクライブ溝部としての構成を備えている。また、溝部20、21は第1の表面1aから第2の表面1bにまで達する貫通溝部として形成されている。その溝部20、21の内側に後述する溝部内絶縁層22が隙間なく形成されている。デバイス領域10は、半導体ウェハ1上に多数形成されている。図1、図2では複数の溝部21のうちの一つを溝部21Aとし、この溝部21Aを挟んで互いに隣り合う2つのデバイス領域10、10をデバイス領域10A,10Bとしている。溝部21Aは本発明における介在溝部としての構成を備えている。デバイス領域10A,10Bは、それぞれ本発明における第1のデバイス領域、第2のデバイス領域としての構成を備えている。そして、図3、図4に示すように、半導体ウェハ1はシリコンウェハによって構成されるシリコン基板30を有し、その上側部分にデバイス領域10が形成されている。デバイス領域10は後述する図13等に示すように、それぞれ表面に複数の接続パッド32が形成されており、接続パッド32以外の部分が保護絶縁層31によって被覆されている。保護絶縁層31はデバイス領域10を覆うように形成されている。保護絶縁層31は、二酸化シリコンSiO2等からなり、各接続パッド32の形成位置に接続用ホール31aが形成されている。接続用ホール31aは接続パッド32を露出させて後述する配線電極15,16を接続パッド32に接続するために形成されている。接続パッド32はデバイス領域10の半導体装置に接続されている詳しくは図9参照。各デバイス領域10は、ウェハプロセスを施すことによって第1の表面1aに形成されたメモリ部を有し、図2に詳しく示すように、後述する配線電極15または配線電極16が複数形成されている。各デバイス領域10は、溝部20,21の双方に接している。なお、ウェハプロセスとは、シリコンウェハ等の半導体ウェハ上に半導体素子や集積回路を作り込む製造工程を意味している。そして、以上のような1枚の半導体ウェハ1をスクライブライン3A,3Bに沿って切断した場合、溝部内絶縁層22で囲まれたデバイス領域10およびシリコン基板30を中心とするチップ状の半導体片が得られる。半導体ウェハ1において、デバイス領域10およびシリコン基板30を中心とする溝部内絶縁層22で囲まれた部分をチップ予定部ともいう。各デバイス領域10は半導体装置としてメモリ部の他、CPU,センサ、センサの駆動回路といった集積回路や半導体素子が形成されていてもよい。また、デバイス領域10はメモリ部と、このメモリ部を制御するコントローラを構成する集積回路が形成されていてもよい。次に、溝部内絶縁層22について説明する。溝部内絶縁層22は溝部20、21の内側に形成されている。図2のうち、ドットを付した部分が溝部内絶縁層22の表面を示している。溝部内絶縁層22はエポキシ樹脂、ポリイミド樹脂といった絶縁性の樹脂や、シリコンシリケートグラスSOG等からなる絶縁材を溝部20、21の内側に隙間なく充填することによって形成されている。本実施の形態では、溝部内絶縁層22の材料として樹脂を用いた場合を想定している。特に、溝部内絶縁層22は熱膨張係数の小さい樹脂を用いて形成することが好ましい。そうすることにより、溝部20,21に沿って半導体ウェハ1をダイシングソーで切断するときに、その切断を容易に行うことができる。また、溝部内絶縁層22が溝部20、21の内側に隙間なく形成されていることにより、各デバイス領域10の周囲全体が溝部内絶縁層22で囲まれている。溝部内絶縁層22は絶縁材で形成されており、この溝部内絶縁層22により、隣り合うデバイス領域10同士が電気的に絶縁されている。次に、配線電極15,16について、図2~図4のほか、図20~図22を参照して説明する。ここで、図20は、積層半導体ウェハ100に形成されている多数の配線電極15のうちの、半導体ウェハ1が積層されている方向以下積層方向というに重なった8つの配線電極15の要部を示す斜視図である。図21は同じく、8つの配線電極15と貫通電極17を示す斜視図である。図22は図21の22-22線断面図である。配線電極15,16は、図2に示すように、それぞれデバイス領域10A、10Bの周囲に沿って複数形成されている。また、それぞれの一部がそれぞれデバイス領域10A、10Bから溝部21Aの内側に延出して形成されている。配線電極15の他の一部は溝部20の内側に延出して形成されている。配線電極15,16は互いに接することなく所定間隔を隔て離反して形成されている。また、配線電極15,16は電気的に絶縁されている。配線電極15、16はそれぞれ第1の配線電極、第2の配線電極としての構成を備えている。なお、図2では、溝部21Aの内側に延出する4つの配線電極15,16が示されているが、溝部21Aの内側に延出する他の配線電極15,16については図示を省略している。図3は、溝部21Aの内側に延出している複数の配線電極15,16のうちの一組の配線電極15A,16Aを通る積層半導体ウェハ100の断面を示している。配線電極15,16はいずれもCu、Au等の導電性の材料で形成されている。配線電極15、16は、それぞれ電極パッド15a,16aと、ライン状端子部15b、16bとを有している。そして、ライン状端子部15b,16bの溝部21Aの内側に最も延出している部分がそれぞれ先端部15c、16cであって、そのそれぞれに電極パッド15a,16aが接続されている。電極パッド15a,16aは大きさがほぼ同等の矩形状である。また、溝部21Aの長さ方向図2では、上下方向に沿った幅がライン状端子部15b,16bよりも広く形成されている。電極パッド15a,16aの双方とも、表側の面は平坦である。側面も平坦である。電極パッド15a,16aは溝部21Aの幅方向中間部分スクライブライン3Bを挟んで互いに対峙している。例えば、配線電極15A,16Aについていえば、デバイス領域10A、10Bの角部10Ad、10Bdからの距離が等しく形成され、溝部21Aの長さ方向に沿った位置のずれが無いように形成されている。電極パッド15a,16aはそれぞれ後述する延出端部15cc、16ccを有している。延出端部15cc、16ccのうちの最も溝部21Aの内側に延出している部分がスクライブライン3Bを挟んで対峙している。詳しくは、延出端部15ccについていえば、図20に示す延出端部15ccの外側の側面部分が最も溝部21Aの内側に延出している部分であり、この部分が延出端部16ccと対峙している。延出端部15ccの外側の側面部分は最端部としての構成を備えている。そして、図20に詳しく示すように電極パッド15aは中央に孔部25が形成されている。孔部25は半導体ウェハ1の厚さ方向、すなわち積層方向に沿って電極パッド15aの表側から裏側まで貫通している。電極パッド15aは延出端部15ccの他に基部15aaと、2つの交差部15bbとを有している。基部15aaと、2つの交差部15bbおよび延出端部15ccとが孔部25の周囲を取り囲んでいる。そのため、電極パッド15aは矩形環状に形成されている。なお、図3に示すように、電極パッド16aも孔部25と同様の孔部26が形成され、矩形環状に形成されている。基部15aaはライン状端子部15bに接続されるライン状端子部15bよりも幅広の部分である。2つの交差部15bbは基部15aaにつながり、基部15aaから基部15aaと交差する方向に伸びる部分である。延出端部15ccは2つの交差部15bbにつながり、電極パッド15aの中で最も延出している部分である。そして、基部15aa、2つの交差部15bbおよび延出端部15ccの孔部25に臨む内側の側面がそれぞれ内側面15aai,2つの15bbiおよび15cciである。これらの内側面はそのすべての部分が後述する貫通孔35に出現しており、図21、図22に示すように後述する貫通電極17に直に接している。ライン状端子部15b,16bはそれぞれ電極パッド15a,16aから接続パッド32につながるライン状部分である。次に、電磁シールド層23と電極絶縁層39とについて説明する。図3、図4に示すように、半導体ウェハ1は電磁シールド層23と電極絶縁層39とを有している。電磁シールド層23と電極絶縁層39とは半導体ウェハ1の第1の表面1aに形成されている。図2にも電磁シールド層23が示されているが、ハッチングの付された部分が電磁シールド層23の表面を示している。電磁シールド層23は、本発明における電磁遮蔽層であって、外部環境下に存在する電磁波を遮蔽し、積層半導体ウェハ100を電磁波から保護するために形成されている。電磁シールド層23は電極絶縁層39上に形成されている。電磁シールド層23は1~5μm程度の厚さを有している。図示した電磁シールド層23および電極絶縁層39は、溝部20,21以外の領域に形成されている。電磁シールド層23および電極絶縁層39は、溝部20,21には形成されていないので、溝部内絶縁層22の表面上には形成されていない。電磁シールド層23は、複数のデバイス領域10それぞれに応じた大きさを有し、デバイス領域10に応じた矩形状に形成されている。また、電磁シールド層23は、すべてのデバイス領域10をデバイス領域10ごとに覆っている。電磁シールド層23は、それぞれが溝部20,21に応じた間隔を隔てて配置され、互いに離反している。そのため、隣接する電磁シールド層23は互いに接することなく絶縁されている。電磁シールド層23の、すべてのデバイス領域10をデバイス領域10ごとに覆い、かつ互いに離反している構造を個別構造ともいう。電磁シールド層23は個別構造を有するが、全体としてみた場合、複数のデバイス領域10のすべてを外側から覆う薄膜状に形成されている。電磁シールド層23は、強磁性体ferromagneticbodyを用いて形成されている。強磁性体は強磁性を示す物質である。強磁性体では、磁性原子または金属の自由電子が磁気モーメントを平行に整列させて自発磁化を形成している。また、強磁性体は、隣り合うスピンが同じ方向に整列し、全体として大きな磁気モーメントを有するため、外部磁界がなくても自発磁化を持つことができる。強磁性体はアルミニウムや銅などの常磁性材に比べて磁力線が通りやすい性質を有している。強磁性体には、軟磁性材softmagneticmaterialや、硬磁性材hardmagneticmaterialがあるが、電磁シールド層23は軟磁性材を用いて形成することが好ましい。軟磁性材は硬磁性材よりも透磁率が高いため磁力線が通りやすいからである。軟磁性材として例えばパーマロイpermalloy;NiFeの合金やパーメンジュールpermendur;CoFeの合金等の金属材料のほか、フェライト等のセラミック材料があるが、電磁シールド層23は金属材料を用いて形成することが好ましい。金属材料は抵抗率が著しく低く、シリコン基板30よりも格段に電流が流れやすいからである。例えば、パーマロイの体積抵抗率は約16×10-8Ωm程度、鉄Feの体積抵抗率は約10×10-8Ωm程度であるのに対し、シリコンの体積抵抗率は約3.97×103Ωm程度、エポキシ樹脂の体積抵抗率は約1×1012Ωm程度である。また、例えばパーマロイの透磁率は10000程度なのに対し、アルミニウムは1程度である。そして、本実施の形態の場合、電磁シールド層23はパーマロイやパーメンジュールといった金属からなる軟磁性材を用いて形成されている。電磁シールド層23を形成するときは、例えばPBパーマロイNiFeやPCパーマロイCu-Mo-NiFe等を用いることができる。そのほか、CoNiFe等の磁性材料を用いることもできる。電極絶縁層39は、電磁シールド層23と同様に溝部20,21以外の領域に形成され、各デバイス領域10上に形成されている。電極絶縁層39は、例えばエポキシ樹脂、ポリイミド樹脂といった絶縁性の樹脂を用いて形成することができる。電極絶縁層39は、隣接している配線電極15同士の間に入り込むとともに、配線電極15のデバイス領域10上に存在している部分の側面および上面を直に覆っている詳しくは図7参照。こうして、電極絶縁層39は各配線電極15を絶縁している。配線電極16も同様に電極絶縁層39によって絶縁されている。電極絶縁層39の上面は平坦に形成されている。そして、積層半導体ウェハ100は、以上のような半導体ウェハ1を絶縁性の接着剤で張り合わせて積層した構造を有している。図3に示すように、積層半導体ウェハ100では、8枚の同じ半導体ウェハ1A,1B,1C,1D1Hが積層されている。ただし、図3では、各半導体ウェハ1E~1Gの図示を省略している。また、積層半導体ウェハ100では、8枚の半導体ウェハ1A~1Hのすべてが電磁シールド層23と電極絶縁層39を有している。積層半導体ウェハ100は、複数の電磁シールド層23が積層方向に重なった多重構造を有している。8枚とも、電磁シールド層23は第1の表面1aに形成されている。8枚の半導体ウェハ1A~1Hのうち、半導体ウェハ1Aが最も上側に積層されているので、半導体ウェハ1Aが本発明における最上位基板としての構成を有している。また、半導体ウェハ1Hが最も下側に積層されているので、本発明における最下位基板としての構成を有している。積層半導体ウェハ100は、積層チップ領域40A,40Bを有している。積層チップ領域40A,40Bは、それぞれ半導体ウェハ1A~1Hのうちの積層方向に沿って重なった8つのデバイス領域10A,10Bを含んでいる。積層チップ領域40A,40Bは、溝部内絶縁層22および後述する接着層33によって互いに絶縁されており、それぞれ別々の後述する積層チップパッケージ200となる領域である。溝部20,21に沿って積層半導体ウェハ100を切断したときに、積層チップ領域40A,40Bが分離され、複数の積層チップパッケージ200が得られる詳しくは後述する。そして、積層半導体ウェハ100には、図3に詳しく示すように、貫通孔35,36が形成されている。貫通孔35,36は溝部20,21に形成されている。貫通孔35,36はそれぞれ各電極パッド15a,16aについて形成されているため、積層半導体ウェハ100には、それぞれ複数の貫通孔35,36が形成されている。各貫通孔35,36の内側に貫通電極17,18が1本ずつ形成されている。また、積層半導体ウェハ100の半導体ウェハ1H側に電極パッド27,28が形成されている。電極パッド27,28はそれぞれ各貫通電極17、18に接続されている。半導体ウェハ1A~1Hは、いずれも同じデバイス領域10A、10B、溝部内絶縁層22、配線電極15,16等を有している。積層半導体ウェハ100を積層方向に見ると各貫通孔35,36に沿って8つの電極パッド15a,16aが並んでいる。貫通孔35と電極パッド15aとの関係を図示すると、例えば図20に示すようになっている。そして、各貫通孔35,36に沿った8つの電極パッド15a,16aそれぞれの配線電極15,16は半導体ウェハ1A~1Hそれぞれの中での位置が共通している。例えば、半導体ウェハ1A,1B,1C,1D1Hそれぞれの配線電極15Aはいずれもデバイス領域10Aに形成され、しかも角部10Adとの位置関係が同じ位置に形成されている。これらの電極パッド15aが貫通孔35に沿って一直線状に並んでいる。ここで、半導体ウェハ1A~1Hそれぞれの配線電極15,16の中で位置が共通している配線電極15,16を共通配線電極とする。積層半導体ウェハ100では、共通配線電極が積層方向に沿って直線状に並んでいる。例えば半導体ウェハ1A,1B,1C,1D1Hそれぞれの合計8つの配線電極15Aが共通配線電極である。配線電極15Aという同じ配線電極15によって図20に示す積層電極群55が構成されている。積層電極群55は、積層方向に重なった複数の配線電極15や配線電極16によって構成される。貫通孔35は積層電極群55を構成している8つの配線電極15について、それぞれの電極パッド15aに形成されている孔部25を積層方向に沿ってすべてつなぐ一直線状に形成されている。また、貫通孔35は、図3に示すように各半導体ウェハ1A~1Hの溝部21A、溝部内絶縁層22および接着層33を貫通している。これは、電極パッド15aが溝部21Aの内側に延出し、その内側に溝部内絶縁層22が形成され、さらに半導体ウェハ1A~1Hの間に接着層33が形成されていることに起因している。貫通孔36は、積層電極群を構成している8つの配線電極16について、それぞれの電極パッド16aに形成されている孔部26を積層方向に沿ってすべてつなぐ一直線状に形成されている。貫通孔36も貫通孔35と同様、溝部21A、溝部内絶縁層22および接着層33を貫通している。貫通孔35,36には、それぞれ積層電極群55を構成する8つの電極パッド15a、16aの孔部25,26に臨む内側面の全体が出現している。すなわち、貫通孔35についていえば、図20に示すように貫通孔35には、各電極パッド15aの内側面15aai,2つの内側面15bbiおよび内側面15cciすべての部分の全体が出現している。そして、このような貫通孔35,36の内側にそれぞれ貫通電極17,18が形成されている。そのため、図21,図22に示すように積層電極群55を構成する8つの電極パッド15aすべてについて、孔部25に臨む内側面の全体がそれぞれ貫通電極17の周側面に直に接している。なお、図21,22では、貫通孔36、電極パッド16aおよび貫通電極18は図示していないが、貫通孔35、電極パッド15aおよび貫通電極17と同様である。貫通電極17,18はそれぞれ貫通孔35,36の内側を通って半導体ウェハ1A~1Hをすべて貫通している。また、貫通電極17,18はまっすぐな1本の棒状に形成されている。貫通電極17,18はつなぎ目のない1本の導体である。図2における網目を付した矩形状の部分が貫通電極17,18の表面を示している。貫通電極17,18はともにCu,Au等の金属部材によって形成されている。貫通電極17,18はそれぞれ貫通孔35,36に出現している8つの電極パッド15a、16aに直に接している。前述したように、貫通孔35,36には、それぞれ8つの電極パッド15a、16aの内側面の全体が出現しているので、貫通電極17,18はそれぞれ8つの電極パッド15a、16aの内側面の全体に接している。一方、デバイス領域10のメモリ部には半導体装置としてのメモリセル41が多数形成されている。メモリセル41は図9に示すような構造を有している。図9は積層半導体ウェハ100のメモリセル41を中心に示した断面図である。メモリセル41は、接続パッド32を介して配線電極15、16が接続されている。メモリセル41は半導体ウェハ1を構成しているN型基板71の表面上に形成されている。図9では、接着層33を介して2つのメモリセル41が積層されている。接着層33は、半導体ウェハ1を接着するときに用いた接着材で構成されている。各メモリセル41は、フラッシュメモリを構成していて、N型基板71の表面上に形成されたP型ウェル72上に形成されている。メモリセル41は、ソース73Aおよびドレイン73Bと、絶縁層77と、絶縁膜81、浮遊ゲート82、絶縁膜83および制御ゲート84とを有している。さらに、メモリセル41はソース電極74と、ドレイン電極76と、ゲート電極75とを有している。ソース73Aおよびドレイン73BはいずれもN型領域であり、それぞれソース電極74と、ドレイン電極76が接続されている。絶縁層77は、接続パッド32をそれぞれソース電極74、ドレイン電極76に接続するためのコンタクトホールが形成されている。ソース電極74、ゲート電極75、ドレイン電極76はそれぞれ対応するコンタクトホールを介してソース73A、制御ゲート84、ドレイン73Bに接続されている。積層半導体ウェハ100の作用効果以上のように、積層半導体ウェハ100では、積層されている8枚の半導体ウェハ1A~1Hのすべてが電磁シールド層23を有している。電磁シールド層23は軟磁性材を用いて形成されているため透磁率がとても高く、したがって、磁力線が桁違いに通りやすい。そのため、積層半導体ウェハ100の付近に存在する磁力線のほとんどが電磁シールド層23の中を通過する。よって、電磁シールド層23は磁力線を迂回させることによって、保護したい部分を磁力線が通らないようにする作用を有している。また、電磁シールド層23は抵抗率が著しく低く、シリコン基板30や溝部内絶縁層22よりも格段に電流が流れやすい。したがって、積層半導体ウェハ100では、例えば図40に示すように外部環境下に電磁波EM1,EM2,EM3が存在するとした場合、それぞれの磁界成分が電磁シールド層23を通過するようになる。また、電磁波EM1,EM2,EM3が伝搬していく経路上に電磁シールド層23が存在することになるが、電磁シールド層23は電流の流れやすい金属で形成されている。そのため、電磁波EM1,EM2,EM3の電界エネルギーに応じた電流が電磁シールド層23を流れる。すると、電磁波EM1,EM2,EM3の電界成分が打ち消されてしまい、これによって電磁波EM1,EM2,EM3の電界成分が減衰する。以上のようにして、電磁シールド層23が電磁波EM1,EM2,EM3を迂回、減衰させるため、電磁波EM1,EM2,EM3の影響がデバイス領域10に対して及ばないようにすることができる。また、銅やアルミニウムといった導電材料は抵抗率が著しく低く電流が流れやすいものの、常磁性材であるためほとんど磁性を示さず、透磁率も軟磁性材に比べて著しく低い。そのため、電磁波を遮蔽するための層を銅やアルミニウム等の導電材料で形成しても電磁シールド層23のように磁界を迂回させることはできない。電磁波は電界と磁界それぞれの変化が連鎖的に伝えられることによって空間中を進行するから、電磁波の遮蔽効果を高めるには電界、磁界の双方を遮蔽することが望ましい。この点、積層半導体ウェハ100は電磁シールド層23を有しているから、電磁波の遮蔽効果を高めることができ、銅やアルミニウムといった導電材料の遮蔽層では得られない格別の遮蔽効果を得ることができる。一方、詳しくは後述するが、積層半導体ウェハ100は、8枚の半導体ウェハ1A~1Hを順次積層しながら製造される。その積層半導体ウェハ100を溝部20,21にそって切断することによって、後述する積層チップパッケージ200が製造される。そして、積層半導体ウェハ100では、半導体ウェハ1A~1Hがいずれも電磁シールド層23を有し、電磁波の遮蔽作用を有している。積層チップパッケージ200を切り出す前の積層半導体ウェハ100はもちろんのこと、その材料となる個々の半導体ウェハ1A~1Hも電磁シールド層23を有している。したがって、積層チップパッケージ200の製造過程の比較的前段階にあたるウェハの段階から積層半導体ウェハ100の完成後に至るまでの長期間にわたって電磁波の遮蔽効果が得られる。また、8枚の半導体ウェハ1A~1Hすべてが電磁シールド層23を有しているから電磁波がより確実に遮蔽される。したがって、積層半導体ウェハ100は、外部環境下に存在する電磁波の遮蔽効果が高く、電磁波の影響を十分に回避できるようになっている。さらに、積層半導体ウェハ100では、個々の半導体ウェハ1A~1Hにおいて電磁シールド層23は溝部20,21以外の領域に形成されており、溝部20,21には形成されていない。そして、溝部20,21に貫通孔35,36が形成されその貫通孔35,36に貫通電極17,18が形成されている。積層半導体ウェハ100では、電磁シールド層23がウェハ構造の段階半導体ウェハ1A~1Hの段階から形成されているが、電磁シールド層23の領域は貫通電極17,18の領域と明確に区別されている。電磁シールド層23の形成場所と貫通電極17,18の形成場所とがはっきりとすみ分けされている。したがって、積層半導体ウェハ100では、電磁シールド層23が貫通電極17,18に接続されることはない。電磁シールド層23と、貫通電極17,18とは絶縁され、電気的に確実に分けられている。よって、積層半導体ウェハ100では、例えば貫通電極17のひとつに通電しても、その貫通電極17が電磁シールド層23によって他の貫通電極17と電気的に接続されてしまう事態が起こることはない。貫通電極17同士が接続された場合の影響がデバイス領域10の半導体装置に及ぶこともない。貫通電極17同士、貫通電極18同士が電磁シールド層23によって電気的に接続される事態が確実に回避されている。また、電磁シールド層23は、半導体ウェハ1A~1Hのそれぞれを対象として形成することができる。半導体ウェハ1Aだけでも多数の半導体チップが含まれているが、電磁シールド層23は、一つ一つの半導体チップごとではなく、多数の半導体チップ全体を対象としてひとまとめに形成できる。そのため、電磁シールド層23の形成に要する負担が少なく、電磁シールド層23を簡単かつ短時間に形成できる。さらに、8枚の半導体ウェハ1A~1Hのすべてが電磁シールド層23を有しているから、各半導体ウェハ1A~1Hのそれぞれについて、遮蔽効果を得ることができ、遮蔽効果がより高いものとなっている。例えば、積層半導体ウェハ100の側面に向かって進行する電磁波があった場合、その電磁波の通り道となる電磁シールド層23が8カ所に設けられていることになる。そのため、電磁波の磁界成分を迂回させやすいし、電界成分を減衰させやすい。したがって、積層半導体ウェハ100では、遮蔽効果を高めることができる。さらに、電磁シールド層23は、複数のデバイス領域10のすべてを外側から覆うように形成されているから、複数のデバイス領域10のすべてを電磁波から効果的に保護することができる。各電磁シールド層23が積層方向に沿って均等に配置されているから、各半導体ウェハ1A~1Hについて、均等な遮蔽効果が期待できる。電磁シールド層23はデバイス領域10に応じた大きさを有し、溝部20,21には形成されていないので、電磁波の遮蔽作用がより有効に発揮される部分に電磁シールド層23が形成されている。こうすると、電磁シールド層23に遮蔽作用をより有効に発揮させながら電磁シールド層23を形成するための軟磁性材の無駄を省くことができ、積層半導体ウェハ100および積層チップパッケージ200の製造コストを削減することもできる。隣接する電磁シールド層23は互いに接することなく絶縁されているから、電磁シールド層23がそれぞれの絶縁状態を保ちながら複数のデバイス領域10のすべてを個々に遮蔽している。そして、積層半導体ウェハ100では、最下位の半導体ウェハ1Hも電磁シールド層23を有している。そのため、裏面側から進入し得る電磁波があった場合その電磁波は積層半導体ウェハ100の内部に奥深く進入する前に半導体ウェハ1Hの電磁シールド層23に到達するから、半導体ウェハ1A~1Gに対して影響を及ぼさない。したがって、積層半導体ウェハ100では裏面側から進入し得る電磁波を遮蔽することができ、遮蔽効果が高められている。積層半導体ウェハ100では、電磁シールド層23を有する8枚の半導体ウェハ1A~1Hが積層されている。そのため、例えば半導体ウェハ1Aについてみればデバイス領域10の上側には半導体ウェハ1Aの電磁シールド層23が配置され、下側には半導体ウェハ1Bの電磁シールド層23が配置されている。つまり、各半導体ウェハ1A~1Gのデバイス領域10を上下2枚の電磁シールド層23が挟み込んでいる。したがって、積層半導体ウェハ100では、電磁波の遮蔽効果がより効果的なものとなっている。さらに、電磁シールド層23は配線電極15を被覆するように形成されているから、積層半導体ウェハ100では、配線電極15を通る信号に、電磁波に起因したノイズの混入するおそれが極めて低くなっている。そして、積層半導体ウェハ100では、溝部21Aを挟んで互いに隣り合う2つのデバイス領域10A,10Bにそれぞれ配線電極15,16が形成されている。配線電極15,16は、デバイス領域10A、10Bから溝部21Aの内側に延出し、しかも、互いに接することなく所定間隔を隔てて離反して配置されている。また、デバイス領域10A、10Bは周囲全体が溝部内絶縁層22によって囲まれ互いに絶縁されている。そして、積層方向に沿って重なった8つのデバイス領域10A,10Bによって積層チップ領域40A,40Bが形成されている。積層チップ領域40A,40Bにおいて、それぞれに含まれる8つのデバイス領域10が配線電極15,16および貫通電極17,18によって接続されている。積層半導体ウェハ100は、以上のような構成を有するため、積層チップ領域40A,40Bを切断して物理的に分離することなく、半導体ウェア1が複数積層されたウェハ構造のまま、個々の積層チップパッケージごとのパッケージ検査を行うことができる。つまり、電極パッド15にプローブを接触させれば積層チップ領域40Aだけを対象としたパッケージ検査を行える。また、電極パッド16にプローブを接触させれば積層チップ領域40Bだけを対象としたパッケージ検査を行える。積層チップ領域40A,40Bは、それぞれ別々の積層チップパッケージ200となる領域であり、積層半導体ウェハ100でも、そのそれぞれについてパッケージ検査が行える。そのため、積層半導体ウェハ100では、個々の積層チップパッケージ全体を対象としたパッケージ検査がウェハ構造のまま行える。したがって、積層半導体ウェハ100は個々の積層チップパッケージ全体を対象としたパッケージ検査を行いやすい構造を有している。積層半導体ウェハ100は積層チップパッケージが完成する前のウェハテストの段階でも、パッケージ検査を行える。したがって、積層半導体ウェハ100を用いることによって、積層チップパッケージの製造に要する検査工程全体の効率化を図ることが可能となり、製造時間を短縮できる。よって、積層半導体ウェハ100は、製造時間の短縮によって単位時間あたりに製造できる積層チップパッケージの個数を増やせる構造を有している。また、積層チップ領域40A,40Bには、配線電極15,16や貫通電極17,18といった積層チップパッケージ200を構成するための一通りの配線が含まれている。そのため、積層半導体ウェハ100では、各配線の接続部分に発生し得る接触抵抗を反映させたパッケージ検査を行うことができる。さらに、積層半導体ウェハ100は貫通孔35,36が形成されている。貫通孔35は積層電極群55を形成している配線電極15の孔部25をすべてつなぐ直線状に形成されているからとても形成しやすい。貫通孔36も形成しやすい。貫通孔35,36が直線状に形成されているから、貫通電極17,18が1本の棒状導体となり、したがってこれらも形成しやすい。また、貫通電極17,18はそれぞれ貫通孔35,36の中を貫くつなぎ目のない1本の棒状導体となるから、半導体ウェハ同士を接続するための導体同士の接触に起因した接触抵抗が発生しない構造を有している。そして、貫通孔35は積層電極群55を構成しているすべての配線電極15詳しくは電極パッド15aの内側面が出現している。そのため、その内側全体をCu,Au等の金属で満たすことによって、積層電極群55を構成するすべての配線電極15に接続される形で貫通電極17が得られる。貫通孔36、貫通電極18も同様である。したがって、積層半導体ウェハ100を製造するさい、積層電極群55を構成する8個の配線電極15,16すべてに対し、貫通電極17,18を簡単に接続することができる。また、8枚の半導体ウェハ1A~1Hが積層されていながら貫通孔35,36の中を貫く1本の導体を形成すれば貫通電極17,18が完成するので、貫通電極を形成する工程を個々の半導体ウェハごとに繰り返す必要がない。そのため、積層半導体ウェハ100では、貫通電極の形成に要する時間を短縮できる。したがって、積層半導体ウェハ100は、いっそうの製造時間の短縮により、単位時間あたりに製造できる積層チップパッケージの個数をより増やせる構造を有している。さらに、貫通電極17,18はつなぎ目のない1本の棒状導体であるから、半導体ウェハ100ごとの貫通電極によって各デバイス領域10をつないでいる場合に比べて接触抵抗が少なくなっている。一方、貫通孔35,36はそれぞれ電極パッド15a,16aの孔部25,26と、溝部内絶縁層22および接着層33とを貫通している。孔部25,26の中には接着層33の一部が入り込んでいる。そのため、貫通孔35,36は樹脂層だけを貫く孔を形成することによって完成させることができる詳しくは後述する。貫通孔35,36を形成するためにシリコン基板30を貫く孔を形成する必要がない。樹脂層はシリコン基板に比べて柔軟である。樹脂層だけを貫く孔を形成すれば貫通孔35,36が完成するから貫通孔35,36の形成はレーザ加工等によって簡単に行える。貫通孔35,36の形成は手間がかからず、その形成に要する時間も短縮できる。したがって、積層半導体ウェハ100は、よりいっそう製造時間を短縮でき、単位時間あたりに製造できる個数をよりいっそう増やすことが可能な構造を有している。また、電極パッド15aの孔部25に臨む内側面が内側面15aai、2つの内側面15bbiおよび内側面15cciの4つであり、これらすべての全体に貫通電極17の周側面が直に接している。そのため、電極パッド15aと貫通電極17との接触面積が広く確保されている。また、貫通電極17の周側面の全方向に電極パッド15aが接する形になっているから、周側面の一部の方向に接する場合よりも電流の流れがスムーズになっている。さらに、貫通孔35が電極パッド15aの孔部25に沿って形成されているから、孔部25を積層方向に沿って延長したときの延長線上の孔部を貫通孔35とすることができる。このような貫通孔35は形成しやすいため、貫通孔35の形成に要する時間をより短縮することができる。そして、積層半導体ウェハ100は、配線電極15,16の電極パッド15a,16a同士が互いに対峙している。そのため、配線電極15,16を形成するための配線パターンを比較的簡便に形成することができる。また、電極パッド15,16にプローブを接触させるときの位置合わせも行いやすく、積層半導体ウェハ100は、それだけパッケージ検査の行いやすい構造となっている。貫通孔35貫通孔36も同様は、積層電極群55を構成する8つの配線電極15を貫いている。積層電極群55は、共通配線電極によって構成されている。そのため、貫通孔35は、半導体ウェハ1A~1Hの8つの電極パッド15aを最短距離で結べる構造を有している。したがって、貫通孔35を形成するのに手間がかからず、形成に要する時間を短縮することもできる。また、貫通電極17はまっすぐな1本の棒状であるから、必要最小限の長さで8つの電極パッド15aを接続している。よって、貫通電極17の形成に要するCu,Au等の金属を節約することもできる。一方、前述した積層電極群55は、半導体ウェハ1A~1H8枚すべてが配線電極15Aという同じ共通配線電極によって構成されている。本発明に係る積層電極群は、複数種類の共通配線電極によって構成されていてもよい。例えば、半導体ウェハ1A~1Dの4枚と、半導体ウェハ1E~1Hの4枚とで共通配線電極が異なっていてもよい。例えば、前者は配線電極15A、後者は配線電極15Aのとなりの配線電極15とし、これら8つの配線電極15によって積層電極群が構成されていてもよい。こうすると、半導体ウェハ1Dと半導体ウェハ1Eとの間で別の電極が必要になるが、それでも、半導体ウェハ1A~1H8枚すべてを接続することは可能である。そして、以上の積層半導体ウェハ100では、8枚の半導体ウェハ1A~1Hが積層されている。この積層半導体ウェハ100をユニット積層基板とし、そのユニット積層基板を複数積層することによって、積層半導体ウェハとしてもよい。例えば、2つのユニット積層基板を積層した積層半導体ウェハでは、16枚の半導体ウェハが積層される。3つのユニット積層基板では24枚の半導体ウェハが積層される。よって、積層半導体ウェハにおける半導体ウェハの積層数は8の倍数となる。また、4枚の半導体ウェハ1A~1Dが積層されている積層半導体ウェハをユニット積層基板とし、これを複数積層することによって、積層半導体ウェハとしてもよい。この場合、積層半導体ウェハにおける半導体ウェハの積層数は4の倍数となる。積層半導体ウェハ100を以上のようなユニット構造にすると、積層チップパッケージで必要とされるメモリの容量に応じたユニット数を簡易に割り出すことができる。また、ユニット積層基板の積層数を変えるだけで簡単に積層チップパッケージにおけるメモリの容量を変更することもできる。例えば、1ユニットが64GBになるようにしておけば、ユニットの積層数を変えるだけで簡単に128GB、256GBのメモリを実現することができる。なお、8の倍数はすべて4の倍数であるため、4枚の半導体ウェハ1A~1Dを積層することによって、ユニット積層基板とすることが好ましい。積層半導体ウェハ100の製造方法続いて以上のような構成を有する積層半導体ウェハ100の製造方法について、前述した図1~図4、図20~図22に加えて、図10~図19を参照して説明する。ここで、図10は製造途中の積層半導体ウェハを示す図2と同様の平面図である。図11は図10の後続の積層半導体ウェハを示す図2と同様の平面図である。図12は図10の12-12線断面図である。図13は図11の13-13線断面図である。また、図14は図13の後続の積層半導体ウェハを示す図12と同様の断面図である。さらに、図15~図19はそれぞれ順次後続の積層半導体ウェハを示す図12と同様の断面図である。積層半導体ウェハ100を製造するときは、まず、溝付き基板形成工程を実行する。溝付き基板形成工程では、ウェハプロセスを施すことによって、デバイス領域10にメモリ部と複数の接続パッド32が形成されているウェハ処理前ウェハを準備する。そして、処理前ウェハについて、図12に示すように、第1の表面1a上に保護絶縁層31を形成する。次に、スクライブライン3A,3Bに沿って溝部20,21をそれぞれ複数本ずつ形成する。図10では、溝部20,21が1本ずつ示されているが、溝部20,21は複数本ずつ形成する。なお、溝部20,21はダイシングソーによって形成することができるが、反応性イオンエッチング等のエッチングによって形成してもよい。溝部20,21をそれぞれ複数本ずつ形成することによって、複数のデバイス領域10を備えた溝付き基板11が形成される。溝付き基板形成工程では、溝付き基板11を8枚形成する。続いて、絶縁層形成工程を行う。この絶縁層形成工程では、溝付き基板11の第1の表面1a全体に例えばエポキシ樹脂、ポリイミド樹脂等の絶縁性の樹脂を塗布する。すると、塗布した樹脂が溝付き基板11の表面全体に行き渡り、しかも溝部20,21の中に入り込む。続いて、溝付き基板11の表面を研磨して平坦化すると、図11、図13に示したように、溝部20,21の内側に溝部内絶縁層22が形成される。塗布した樹脂のうちの溝部20,21の内側に入り込んだ部分が溝部内絶縁層22となる。次いで、図13に示すように、保護絶縁層31にコンタクトホール31aを形成して接続パッド32を露出させる。その後、電極形成工程を実行する。電極形成工程では、各溝付き基板11について、各デバイス領域10に複数個の配線電極15または配線電極16を形成する。この場合、各配線電極15と配線電極16は、溝部21介在溝部21Aを挟んで隣り合うデバイス領域10A,10Bからそれぞれ溝部21の内側に延出し、かつ互いに接することなく離反するようにして形成する。また、配線電極15、配線電極16はそれぞれ孔部25,26が形成された電極パッド15a,16aを有する形状に形成する。また、電極パッド15a,16aは溝部21Aの幅方向中間部分を挟んで互いに対峙させる。孔部25,26は電極パッド15a,16aを貫通しているため、図11に示すように、孔部25,26の内側に溝部内絶縁層22の表面が露出している孔部25,26の内側にドットが示されている。なお、配線電極15、16は、例えば以下のような手順で形成することができる。まず、溝部内絶縁層22、保護絶縁層31の上にめっき用の図示しないシード層を形成する。次に、そのシード層の上に溝部を備えたフレーム図示せずを形成する。フレームは例えばフォトリゾグラフィにより、フォトレジストをパターニングすることによって形成される。さらに、形成されているフレームの溝部内側であって、シード層の上に、配線電極15、16の一部となるめっき層を形成する。次に、フレームを除去し、さらにシード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。以上のようにすることによって、めっき層およびその下のシード層によって配線電極15、16を形成することができる。電極形成工程を実行することによって配線電極15、16を形成した後、電磁遮蔽層形成工程を実行する。電磁遮蔽層形成工程では、8枚すべての溝付き基板11について、電極絶縁層39と電磁シールド層23とを形成する。電極絶縁層39は溝部20,21以外の領域の各デバイス領域10上に例えば、次のようにして形成する。まず、フォトレジストを用いて溝部20,21の表面をカバーする格子状のレジストパターンを形成する。次に、エポキシ樹脂、ポリイミド樹脂等の絶縁性の樹脂を溝付き基板11の第1の表面1a全体に塗布し、その後、表面の平坦化を行い、電極絶縁層39を形成する。その後、電極絶縁層39上に電磁シールド層23を形成する。電磁シールド層23は、軟磁性材を用いて例えばスパッタリングで形成することができる。めっき法で形成してもよい。その後、レジストパターンを除去すると、各デバイス領域10上に電極絶縁層39と、電磁シールド層23とが形成される。こうすることによって、電磁シールド層23が溝部20,21以外の領域に、各デバイス領域10に応じた大きさで形成される。電磁遮蔽層形成工程を実行することによって、8枚の溝付き基板11はすべて本発明における遮蔽層付き基板となるため、溝付き基板11は8枚すべてが遮蔽層付き基板としての構成を有することとなる。なお、遮蔽層付き基板とは、電磁遮蔽層を有する溝付き基板を意味している。続いて、積層工程を実行する。積層工程では、前述した手順によって製造した遮蔽層付き基板としての溝付き基板11を複数枚本実施の形態では、8枚積層することによって後述する積層ウェハ90を製造する。まず、図14に示すように、溝付き基板11の第1の表面1aに絶縁性の接着材を塗布して溝付き基板11を台座34に固定する。図14では、このとき塗布した接着材からなる接着層33が示されている。溝付き基板11は後述する積層ウェハ90の最も上側に積層されるため最上位基板となる。台座34は溝付き基板11をサポートするための部材であって、図14ではガラス板を用いている。接着材を塗布したことによって、第1の表面1a側に接着層33が形成されるが、これは孔部25,26の内側にも形成される。続いて、溝付き基板11の第2の表面1bを溝部20,21が出現するまで研摩して図14に示すように溝付き基板11の厚さを薄くする。すると、孔部25,26の真下に溝部内絶縁層22だけが配置される格好になる。つまり、第2の表面1bを溝部20,21が出現するまで研摩したことによって、溝部20,21の下にあったシリコン基板30がなくなり、溝部21が貫通溝部となっている。そのため、孔部25,26の内側の積層方向に沿った延長線上に樹脂だけが配置されることになる。なお、以下の説明では、台座34が固定されている溝付き基板11を溝付き基板11Aとしている。次に、図15に示すように別の溝付き基板11Bを溝付き基板11Aの第2の表面1b側に接着材を用いて接着する。このとき、溝付き基板11Aと溝付き基板11Bについて、双方の溝部20,21の位置、配線電極15、16の位置が揃うように位置合わせ行う。それから溝付き基板11Bの第2の表面1bを溝部20,21が出現するまで研摩する。さらに、図16に示すように別の溝付き基板11C,溝付き基板11Dを用意する。そして、溝付き基板11C,11Dのそれぞれについて、積層体の第2の表面1b側に接着してから研磨する工程接着研磨工程を実行する。図17に示すように、引き続き別の3枚の溝付き基板11図17~図19では図示を省略しているについて接着研磨工程を繰り返し実行する。そして、最後に溝付き基板11Hについて接着研磨工程を実行する。すると、接着研磨工程が合計8枚の溝付き基板11について実行されることとなる。その後、溝付き基板11Aについて、台座34および接着層33を除去すると図17に示すような積層ウェハ90が製造される。積層ウェハ90は溝付き基板11Aが最も上側に積層されて、その下位に7枚の溝付き基板11が重なり、全部で8枚の溝付き基板11が積層されている。最も下側には溝付き基板11Hが積層されているので溝付き基板11Hが最下位基板となる。次いで、貫通孔形成工程を実行する。貫通孔形成工程では、前述した手順によって製造した積層ウェハ90について、図18に示すように貫通孔35,36を形成する。貫通孔35,36は、溝付き基板11の積層されている方向積層方向に重なった複数8枚の溝付き基板11すべての溝部20,21と、孔部25,26、溝部内絶縁層22および接着層33を貫通し、さらに、積層方向に重なった8つすべての配線電極15、16における電極パッド15a、16aの内側面全体が出現するようにして形成する。貫通孔35,36は例えばレーザ加工によって形成することができる。レーザ加工では、レーザ光をごく微小面積に集光した上で、各配線電極15,16の孔部25,26に照射する。すると、照射するレーザ光のエネルギーにより、孔部25,26に沿ってその延長線上の溝部内絶縁層22および接着層33が溶融等し、レーザ光が照射された領域から溝部内絶縁層22等を積層方向に沿って貫く貫通孔35,36が形成される。貫通孔35,36を形成するためには、各孔部25,26にだけレーザ光を照射する必要があるが、レーザ加工は加工領域が非常に微細になるため貫通孔35,36を形成するのに好適である。この場合、レーザ加工では、CO2レーザ炭酸ガスレーザやTHGThirdHarmonicGenerationレーザを用いることができる。特にTHGレーザは、ポリイミド等の樹脂の加工に適しており、貫通孔35,36を微細に形成するのに適している。また、レーザ加工のほか、例えば、酸素プラズマを用いたRIE反応性イオンエッチングReactiveIonEtchingや、IBEイオンビームエッチングを適用することによって貫通孔35,36を形成してもよい。続いて、貫通電極形成工程を実行する。貫通電極形成工程では、前述した手順によって形成した各貫通孔35,36の内側に図19に示すように貫通電極17,18を形成する。貫通電極17,18は、それぞれ貫通孔35,36に出現しているすべての配線電極15,16における電極パッド15a、16aの内側面全体に接し、しかも貫通孔35,36を通って8枚の溝付き基板11をすべて貫通する1本の棒状に形成する。貫通電極17,18は例えば次のようにして形成することができる。図19に示すように、積層ウェハ90における溝付き基板11Hについて、樹脂製の保持板37を用いてシード層38を第2の表面1bに形成する。シード層38はCu等の金属からなり、めっき層の形成に用いられる。次に、シード層38に通電し、電気めっきを行う。すると、シード層38の表面からめっき膜が成長し、貫通孔35,36の内側がめっき膜で埋め尽くされる。こうして、貫通孔35,36の内側に貫通電極17,18が形成される。めっき膜が貫通孔35,36を埋め尽くすことによって貫通電極17,18が形成されるので貫通孔35,36に出現しているすべての配線電極15,16に貫通電極17,18が接するようになる。貫通電極17,18を形成することにより、積層方向に重なったデバイス領域10が接続される。その後、積層ウェハ90における溝付き基板11Hの第2の表面1bに電極パッド27,28を形成すると、積層半導体ウェハ100が製造される。積層チップパッケージの構造以上のような構成を有する積層半導体ウェハ100を用いることによって、積層チップパッケージ200を製造することができる。積層チップパッケージ200の構造について図5~図8を参照して説明すると、次のとおりである。ここで、図5は積層チップパッケージ200の表側からみた斜視図、図6は同じく裏側からみた斜視図である。図7は積層チップパッケージ200の要部を示す一部省略した斜視図、図8は図5の8-8線断面図である。積層チップパッケージ200は前述した積層半導体ウェハ100における積層チップ領域40A、40Bから製造されている。積層チップパッケージ200は8枚の半導体チップ201201A,201B,201C,201D,201E,201F,201G,201Hが積層された構造を有している。積層チップパッケージ200は、最も上側に最上位チップとしての半導体チップ201Aが積層されている。その下位に7枚の半導体チップ201B~201Hが積層されている。最も下側に最下位チップとしての半導体チップ201Hが積層されている。各半導体チップ201A~201Hは接着層33によって互いに接着されている。また、積層チップパッケージ200は積層チップ領域40A、40Bから製造されているので、表側に複数の配線電極15が形成されている。裏側には複数の電極パッド27が形成されている。積層チップパッケージ200は周囲を取り囲むように形成された絶縁性の樹脂からなる樹脂絶縁層としての溝部内絶縁層22を有している。積層チップパッケージ200の周方向全体が溝部内絶縁層22で覆われている。さらに、積層チップパッケージ200は8枚の半導体チップ201すべてが電磁シールド層23と電極絶縁層39とを有している。電磁シールド層23と電極絶縁層39は特に図7に詳しく示すように、溝部内絶縁層22以外の領域に形成されている。そして、積層チップパッケージ200は複数の貫通孔35が形成され、各貫通孔35に貫通電極17が形成されている。図8に示すように、貫通孔35はすべて溝部内絶縁層22に形成されている。各貫通孔35は、半導体チップ201A~201Hの積層電極群55を構成する8つの配線電極15と、溝部内絶縁層22及び接着層33を貫通している。貫通電極17は、貫通孔35を通る1本の棒状導体であり、積層電極群55を構成する8つの配線電極15の電極パッド15aに直に接している。そして、積層チップパッケージ200は、半導体ウェハ1のメモリ部を変更することにより、64GBギガバイト、128GB、256GBといった種々の記憶容量を備えたメモリを実現することができる。なお、積層チップパッケージ200は、半導体チップが8枚積層されているが、複数の半導体チップが積層されていればよく、半導体チップの積層数は8枚には限定されない。以上の構成を有する積層チップパッケージ200は、積層半導体ウェハ100を用いて製造することができるから、短い時間により多く製造することができる。したがって、積層チップパッケージ200は、その製造コストを低減することができる。しかも、積層チップパッケージ200は、積層半導体ウェハ100を用いて製造されるので、電磁波の影響を十分に回避できる環境下で製造されている。さらに、8枚の半導体チップ201すべてが電磁シールド層23を有しているから、積層チップパッケージ200自体についても電磁波の遮蔽効果が高く、外部環境下に存在している電磁波の影響を極めて受け難い構造を有している。そのため、電磁波に起因したノイズが配線電極15を通る信号に混入するおそれが極めて低くなっている。また、積層チップパッケージ200は、積層半導体ウェハ100と同様に貫通電極17を有しているから、半導体チップ201同士を接続するための導体同士の接触に起因した接触抵抗が発生しない構造を有している。さらに、貫通電極17によって各半導体チップ201がすべて接続されている。貫通電極17はつなぎ目のない1本の棒状導体であるから半導体チップ201ごとの配線によって各半導体ウェハ100をつないでいる場合に比べて接触抵抗が少なくなっている。また、電極パッド15aの孔部25に臨む内側面全体に貫通電極17の周側面が接しているから、電極パッド15aと貫通電極17との接触面積が広く確保され、電流の流れがスムーズになっている。積層チップパッケージの製造方法続いて、以上のような構成を備えた積層チップパッケージ200は、前述した積層半導体ウェハ100を用いて製造することができる。この場合、積層半導体ウェハ100をダイシングソーを用いてスクライブライン3A,3Bに沿って切断すると、積層チップ領域40A,40B等の各積層チップ領域がブロック状に分割される。分割されたブロック状の各部分が積層チップパッケージ200となる。ここで、積層半導体ウェハ100を切断するときは、図4に示したように、ブレードによるカットラインCLが隣接する配線電極15、配線電極16の間を通り、ブレードが配線電極15、配線電極16に接触しないようにする。こうすることにより、積層チップパッケージ200を周方向全体が溝部内絶縁層22によって覆われた構造にすることができる。そして、隣接する配線電極15、配線電極16の間をブレードが通るようにするためには次のようにする。ここで、ブレードの幅をWb、配線電極15、配線電極16の間隔をW1とした場合において、図27aに示すようにW1≧Wbとする。これは、ブレードの幅Wbよりも広い間隔があくようにして配線電極15、配線電極16を形成することを意味している。配線電極15、配線電極16の電極パッド15a,16aの大きさや配置を工夫してW1≧Wbとなるようにする。これに対し、W1<Wbにすると、図27bに示すように、積層半導体ウェハ100を切断したときに、電極パッド15a,16aの延出端部15cc、16ccが一部切断されてしまう。すると、積層チップパッケージ200の周囲に延出端部15cc、16ccの断面が露出する形になる。この場合でも、ブレードが孔部25,26を通らないようにすることは可能であるから、貫通電極17,18と各配線電極15,16との接触状態を維持することは可能である図27a、b、図28a、bでは貫通電極17,18は図示を省略している。さらに、延出端部15cc、16ccそれぞれの溝部21を跨ぐ方向の幅をともにWdにした場合において、Wb>W12Wdにしたとする。すると、図28aに示すように、積層半導体ウェハ100を切断したときにブレードが孔部25,26の内側を通るため、貫通電極17,18が切断されてしまう。そうすると、貫通電極17,18と、各配線電極15,16とが接触する部分の面積が減少してしまい、電流の流れが悪くなる恐れがある。また、孔部25,26の溝部21を跨ぐ方向の幅をともにWeにした場合において、Wb>W12Wd2Weにしたとする。すると、図28bに示すように、積層半導体ウェハ100を切断したときにブレードが孔部25,26の全体と配線電極15,16の大部分とを通る形になる。すると、積層半導体ウェハ100を溝部20,21に沿って切断したときに、貫通電極17,18が除去されてしまう。したがって、積層半導体ウェハ100において、配線電極15、配線電極16の電極パッド15a,16aの大きさ、形状、配置等を工夫して下記関係式が満たされるようにすることが好ましい。こうすると、積層半導体ウェハ100を切断したときに、孔部25,26の間をブレードが通り、孔部25,26にかからないようすることが可能となる。関係式:Wb≦W12Wdそして、上記関係式を満たすようにすることで、少なくとも図27bに示したように、貫通電極17,18が切断される事態を回避することができる。こうすると、完成した積層チップパッケージ200においても、積層半導体ウェハ100と同様の状態で貫通電極17,18と、各配線電極15,16との接触状態を維持することができる。変形例続いて、変形例に係る積層半導体ウェハ100Aについて説明する。前述した積層半導体ウェハ100では、8枚の半導体ウェハ1A~1Hすべてが電磁シールド層23を有している。しかしながら、半導体ウェハ1Hについては、図3に示したように、裏面側において、電磁シールド層23よりもデバイス領域10の方が外側に配置されているため、電磁波の影響を受けるおそれがある。そこで、積層半導体ウェハ100のように、8枚の半導体ウェハ1A~1Hすべてにおいて、第1の表面1aに電磁シールド層23が形成されているときは、図31に示す積層半導体ウェハ100Aとすることが好ましい。積層半導体ウェハ100Aは、積層半導体ウェハ100と比較して、電磁シールド層133が追加されている点で相違している。電磁シールド層133は最下位基板としての半導体ウェハ1Hの第2の表面1bに形成され、本発明における追加電磁遮蔽層としての構成を有している。この積層半導体ウェハ100Aでは、電磁シールド層133がデバイス領域10よりも外側に配置されている。そのため、裏面側から進入し得る電磁波を電磁シールド層133によって効果的に遮蔽でき、電磁波の遮蔽効果がより高められている。第2の実施の形態積層半導体ウェハ151の構造続いて、図32を参照して、本発明の第2の実施の形態に係る積層半導体ウェハ151について説明する。ここで、図32は積層半導体ウェハ151の2つのデバイス領域10の要部を示す平面図である。積層半導体ウェハ151は、積層半導体ウェハ100と比較して半導体ウェハ51を用いて製造される点で相違している。積層半導体ウェハ151は、半導体ウェハ51が複数積層されている。半導体ウェハ51は半導体ウェハ1と比較して、電磁シールド層23および電極絶縁層39の代わりに電磁シールド層123を有する点で相違している。電磁シールド層123は、電磁シールド層23と比較して、第2の表面1bに形成されている点で相違している。また、電磁シールド層123は、複数のデバイス領域10を外側から覆うのではなく、第2の表面1bの複数のデバイス領域10それぞれに対応した対応位置に形成されている点でも相違している。第1の実施の形態に係る積層半導体ウェハ100では、第1の表面1a表側に電磁シールド層23を備えた半導体ウェハ1が積層されていた。これに対し、第2の実施の形態に係る積層半導体ウェハ151では、第2の表面1b裏側に電磁シールド層123を備えた半導体ウェハ51が積層されている。積層半導体ウェハ100と、積層半導体ウェハ151は、それぞれの電磁シールド層23の形成されている場所と、電磁シールド層123の形成されている場所とが相違している。しかしながら、全体として、電磁シールド層23,123がそれぞれ均等な間隔で8枚形成されている点では共通している。そのため、双方における電磁波の遮蔽効果は同等である。また、半導体ウェハ1Hについては、デバイス領域10が2枚の電磁シールド層23の間に挟まれているから、遮蔽効果がより効果的なものとなっている。この点も、積層半導体ウェハ100と同等である。積層半導体ウェハ151の製造方法次に、積層半導体ウェハ151の製造方法について説明すれば、次のとおりである。積層半導体ウェハ100を製造する場合と同様の手順で溝付き基板形成工程、絶縁層形成工程、電極形成工程を実行する。すると、図33に示すような溝付き基板111が製造される。この溝付き基板111は、溝付き基板11と比較して、電極絶縁層39と電磁シールド層23を有していない点で相違している。そして、電極形成工程を実行したあと、電磁遮蔽層形成工程を実行する。この場合、まず、溝付き基板111の第1の表面1aに絶縁性の接着材を塗布して溝付き基板111を台座34に固定する。続いて、溝付き基板11の第2の表面1bを溝部20,21が出現するまで研摩して図33に示すように溝付き基板111の厚さを薄くする。なお、以下の説明では、台座34が固定されている溝付き基板111を溝付き基板111Aとしている。第2の表面1bを研磨した後、溝付き基板111Aの第2の表面1bにおける溝部20,21以外の領域に電磁シールド層123を形成する。電磁シールド層123は、電磁シールド層23と同様に軟磁性材を用いて例えばスパッタリングや、めっき法で形成する。電磁シールド層123を形成することによって、溝付き基板111Aは遮蔽層付き基板となる。続いて、積層工程を実行する。積層工程では、図34に示すように別の溝付き基板111Bを溝付き基板111Aの第2の表面1b側に接着材を用いて接着する。このとき、溝付き基板111Aと溝付き基板111Bについて、双方の溝部20,21の位置、配線電極15、16の位置が揃うように位置合わせ行う。それから溝付き基板111Bの第2の表面1bを溝部20,21が出現するまで研摩する。その後図35に示すように、溝付き基板111Bの第2の表面1bに電磁シールド層123を形成する。すると、溝付き基板111Bも遮蔽層付き基板となる。引き続き、別の溝付き基板111C~111Hを用意して、そのそれぞれについて、積層体の第2の表面1b側に接着してから研磨し、さらに電磁シールド層123を形成する工程を繰り返し実行する。その後、溝付き基板111Aについて、台座34および接着層33を除去すると図35に示すような積層ウェハ91が製造される。その後、積層半導体ウェハ100の場合と同様に、図36に示すように、貫通孔形成工程を実行し、さらに貫通電極形成工程を実行すると、図32に示したような積層半導体ウェハ151を製造することができる。変形例続いて、変形例に係る積層半導体ウェハ151Aについて説明する。前述した積層半導体ウェハ151では、8枚の半導体ウェハ51A~51Hすべてが電磁シールド層123を有している。しかしながら、半導体ウェハ51Aについては、図32に示したように、表面側において、電磁シールド層123よりもデバイス領域10の方が外側に配置されているため、電磁波の影響を受けるおそれがある。そこで、積層半導体ウェハ151のように、8枚の半導体ウェハ51A~51Hすべてにおいて、第2の表面1bに電磁シールド層123が形成されているときは、図37に示す積層半導体ウェハ151Aとすることが好ましい。積層半導体ウェハ151Aは、積層半導体ウェハ151と比較して、電磁シールド層133が追加されている点で相違している。電磁シールド層133は最上位基板としての半導体ウェハ51Aの第1の表面1aに形成され、本発明における追加電磁遮蔽層としての構成を有している。この積層半導体ウェハ151Aでは、電磁シールド層133がデバイス領域10よりも外側に配置されている。そのため、表面側から進入し得る電磁波を電磁シールド層133によって効果的に遮蔽でき、電磁波の遮蔽効果がより高められている。その他の実施の形態前述した積層半導体ウェハ100,151では、各半導体ウェハ1A~1H、51A~51Hの第1の表面1aまたは第2の表面1bのいずれかに電磁シールド層23、電磁シールド層123が形成されていた。つまり、片面に遮蔽層が形成された片面遮蔽型の半導体ウェハが積層されていた。そのほか、図38に示す半導体ウェハ112のように第1の表面1aと第2の表面1bのそれぞれに電磁シールド層23、電磁シールド層123が形成されていてもよい。半導体ウェハ112のような両面に遮蔽層が形成された両面遮蔽型の半導体ウェハを積層することによって、積層半導体ウェハとすることもできる。こうすることで、電磁波の遮蔽効果をより高めることができる。そして、図39に示す積層半導体ウェハ160は、最上位に配置されている最上位基板が半導体ウェハ1Aで、最下位に配置されている最下位基板が半導体ウェハ51Hであり、その間には遮蔽層無し基板81が積層されている。積層半導体ウェハ160は、8枚の半導体ウェハのうち、2枚だけが遮蔽層付き基板であり、その間は遮蔽層無し基板81となっている。積層半導体ウェハ160は、最も外側に遮蔽層付き基板としての半導体ウェハ1A、51Hが配置されている。積層半導体ウェハ160を製造するときは、初めに半導体ウェハ1Aを製造する。この半導体ウェハ1Aが電磁シールド層23を有している。そのため、半導体ウェハ1Aの下にたとえ遮蔽層無し基板81が積層されていても、製造途中における遮蔽効果が半導体ウェハ1Aの電磁シールド層23によって得られる。また、最後に積層される半導体ウェハ51Hが電磁シールド層123を有しているから、積層半導体ウェハ160の上下両側に電磁シールド層23、123が配置される。そのため、外側から進入し得る電磁波を遮蔽することができる。上下両側に電磁シールド層23、電磁シールド層123が形成されているため遮蔽効果が高められている。積層半導体ウェハ160のように、最上位基板および最上位基板が遮蔽層付き基板となっていれば十分な遮蔽効果が得られると考えられる。以上の各実施の形態にかかる積層半導体ウェハ100では、電磁シールド層23が各デバイス領域10を個別に覆うように形成されている。電磁シールド層23および電極絶縁層39は溝部20,21には形成されていない。電磁シールド層23および電極絶縁層39は、溝部20,21を含む第1の表面1aの全体に形成することもできる。しかし、この場合、図41に示すように、電磁シールド層23および電極絶縁層39に、それぞれ電極パッド15aを露出させるための接続用ホール23c、39cを形成する必要がある。すると、電極パッド15aにボンディングワイヤBWを接続した場合、そのボンディングワイヤBWと電磁シールド層23との接触が起こりやすく好ましくない。この点を考慮し、本実施の形態では、電磁シールド層23を溝部20,21以外の領域に形成している。配線電極に関する実施の形態続いて、図23、図24を参照して積層半導体ウェハ110について説明する。ここで、図23は積層半導体ウェハ110の2つのデバイス領域10の要部を示す平面図である。図24は製造途中の半導体ウェハ2の要部を示す斜視図である。積層半導体ウェハ110は、積層半導体ウェハ100と比較して半導体ウェハ2を用いて製造される点で相違している。積層半導体ウェハ110は、半導体ウェハ2が複数積層されている。半導体ウェハ2は半導体ウェハ1と比較して、配線電極15,16の代わりに配線電極75,76を有する点で相違している。配線電極75,76は配線電極15,16と比較して、電極パッド15a,16aの代わりに電極パッド75a,76aを有する点で相違している。電極パッド75a,76aは、電極パッド15a,16aと比較して、それぞれ延出端部15cc、16ccを有していない点で相違している。すなわち、電極パッド75aについて詳しく述べれば電極パッド75aは図24に詳しく示すように、基部15aaと、2つの交差部15bbとを有し、これらによって孔部77の周囲を取り囲む変形U字形状に形成されている。また、2つの交差部15bbが溝部21の内側に向かって開くように配置されている。そして、基部15aaと、2つの交差部15bbとの内側に孔部77が形成されている。積層半導体ウェハ110は、積層半導体ウェハ100の貫通孔35,36と同様の貫通孔85,86が複数形成され、各貫通孔85,86の内側にそれぞれ貫通電極17,18が1本ずつ形成されている。なお、図24は製造途中の半導体ウェハ2を示しているので、貫通電極17および貫通孔85が示されていない。以上のような積層半導体ウェハ110は、積層半導体ウェハ100と同様に、互いに離反している配線電極75,76を有し、隣接するデバイス領域10A、10Bが溝部内絶縁層22によって電気的に絶縁されている。そのため、積層半導体ウェハ110は、積層半導体ウェハ100と同様、個々の積層チップパッケージごとのパッケージ検査をウェハ構造のままで行え、個々の積層チップパッケージ全体を対象としたパッケージ検査の行いやすい構造を有している。したがって、積層半導体ウェハ110を用いても、積層チップパッケージの製造時間を短縮でき、積層チップパッケージの単位時間あたりに製造できる個数を増やすことができる。また、各半導体ウェハ2が電磁シールド層23を有するから、積層半導体ウェハ100と同様に、電磁シールド層23によって各貫通電極17が電気的に接続される事態を回避しつつ、長期間にわたる電磁波の遮蔽効果が得られ、電磁波の影響を十分に回避できるようになっている。また、積層半導体ウェハ110は、積層半導体ウェハ100と同様の貫通電極17、18を有しているから、貫通電極の形成に要する時間を短縮できる。したがって、積層半導体ウェハ110でも、いっそうの製造時間の短縮によって単位時間あたりに製造できる個数を増やすことが可能である。さらに、積層半導体ウェハ110は、貫通孔35,36と同様の貫通孔85,86を有しているから、貫通孔85,86の形成に要する時間も短縮できる。そのため、積層半導体ウェハ110は、よりいっそう製造時間の短縮によって単位時間あたりに製造できる個数をよりいっそう増やせるようになっている。一方、配線電極75,76は延出端部15cc、16ccを有していないため配線電極15,16に比べると、貫通電極17,18との接触面積が縮小される。しかし、配線電極75,76の3つの内側面が貫通電極17,18に接触しているので、電極パッド75a、76aと貫通電極17,18との接触が実用上十分なレベルで確保されている。さらに、配線電極75,76の電極パッド75a,76a同士が互いに対峙しているから、積層半導体ウェハ110は、パッケージ検査の行いやすい構造となっている。配線電極に関する実施の形態続いて、図25、図26を参照して、積層半導体ウェハ120について説明する。ここで、図25は積層半導体ウェハ120の2つのデバイス領域10の要部を示す平面図である。図26は製造途中の半導体ウェハ3の要部を示す斜視図である。積層半導体ウェハ120は、積層半導体ウェハ100と比較して半導体ウェハ3を用いて製造される点で相違している。積層半導体ウェハ120は、半導体ウェハ3が複数積層されている。半導体ウェハ3は半導体ウェハ1と比較して、配線電極15,16がそれぞれ電極パッド15a,16aを有してなく、ライン状端子部15b,16bだけを有している点で相違している。積層半導体ウェハ120は、積層半導体ウェハ100の貫通孔35,36と同様の貫通孔77A,78Aが複数形成され、各貫通孔77A,78Aの内側に貫通電極17,18が1本ずつ形成されている。また、図26は、製造途中の半導体ウェハ3を示しているので、貫通電極17が示されていない。貫通孔77Aは後に形成されるので、図26では点線で示されている。各貫通孔77Aは、積層半導体ウェハ100の貫通孔35と比較して、ライン状端子部15bの先端部15cが出現するように形成されている点で相違している。この積層半導体ウェハ120の場合、ライン状端子部15bの先端部15cが溝部21の内側に最も延出しているから、先端部15cが最端部である。積層半導体ウェハ120では、先端部15cがライン状端子部16bの図示しない先端部と互いに対峙している。以上のような積層半導体ウェハ120も、積層半導体ウェハ100と同様に、互いに離反している配線電極15,16を有し、隣接するデバイス領域10A、10Bが溝部内絶縁層22によって電気的に絶縁されている。そのため、積層半導体ウェハ120も、積層半導体ウェハ100と同様に、個々の積層チップパッケージごとのパッケージ検査をウェハ構造のままで行え、個々の積層チップパッケージ全体を対象としたパッケージ検査の行いやすい構造を有している。したがって、積層半導体ウェハ120を用いても、積層チップパッケージの製造時間を短縮でき、積層チップパッケージの単位時間あたりに製造できる個数を増やすことができる。また、各半導体ウェハ3が電磁シールド層23を有するから、積層半導体ウェハ100と同様に、電磁シールド層23によって各貫通電極17が電気的に接続される事態を回避しつつ、長期間にわたる電磁波の遮蔽効果が得られ、電磁波の影響を十分に回避できるようになっている。また、積層半導体ウェハ120は、積層半導体ウェハ100と同様の貫通電極17、18を有しているから、貫通電極の形成に要する時間を短縮できる。したがって、積層半導体ウェハ120でも、いっそうの製造時間の短縮によって単位時間あたりに製造できる個数を増やすことが可能である。さらに、積層半導体ウェハ120は、貫通孔35,36と同様の貫通孔77A,78Aを有しているから、貫通孔77A,78Aの形成に要する時間も短縮できる。そのため、積層半導体ウェハ120は、よりいっそう製造時間の短縮によって単位時間あたりに製造できる個数をよりいっそう増やせるようになっている。一方、積層半導体ウェハ120は、電極パッド15a、16aを有していないため、積層半導体ウェハ100に比べると、配線電極15,16と貫通電極17,18との接触面積が縮小される。しかし、配線電極15および貫通電極17については、先端部15cが貫通電極17に接触しているので、配線電極15と貫通電極17との接触が確保されている。配線電極16および貫通電極18とについても同様である。図29を参照して、積層半導体ウェハ121について説明する。ここで、図29は、積層半導体ウェハ121を構成する半導体ウェハ4の2つのデバイス領域10の要部を示す平面図である。前述した各積層半導体ウェハでは、溝部を挟んで互いに同じ形状の配線電極例えば、配線電極15,16が形成されていたが、異なる形状の配線電極を形成することもできる。例えば、図29に示すように、配線電極16の代わりに配線電極76を形成した半導体ウェハ4を用いて積層半導体ウェハ121とすることもできる。一方、前述した各積層半導体ウェハでは、溝部を挟んで互いに同じ形状の配線電極例えば、配線電極15,16が互いに対峙するように形成されていた。図30に示す半導体ウェハ5を積層した積層半導体ウェハ122としてもよい。半導体ウェハ5は、配線電極15,16を有するが、配線電極15,16の位置がずらされ、互いに対峙しないようにして形成されている。しかしながら、積層半導体ウェハ122でも、配線電極15,16が互いに離反し、デバイス領域10A、10Bが絶縁されているため、個々の積層チップパッケージごとのパッケージ検査をウェハ構造のままで行える。以上の各実施の形態では、半導体ウェハ1等に溝部20,21が形成されていたが、溝部20が形成されてなく、溝部21だけが形成されていてもよい。この積層半導体ウェハの場合、半導体ウェハ1において複数の溝部21が一定間隔で複数本並び、溝部が互いに他の溝部と交差しないストライプ状に形成されている。また、溝部21がスクライブライブ3Bの一つ置きに沿って形成されていてもよい。以上の各実施の形態では、積層方向に重なった8つの共通配線電極によって積層電極群55が構成されている。ウェハテストは積層する前の各半導体ウェハ1を対象として、電気的な特性をチップ予定部単位に測定することによって行われる。そのようなウェハテストを行い各チップ予定部を対象として良否判定を行った結果、半導体ウェハ1の中に不良なチップ予定部が含まれている場合がある。しかしながら、積層チップパッケージ200は良品のチップ予定部だけを用いる必要がある。そのため、半導体ウェハ1の中に不良のチップ予定部が含まれているときは、そのチップ予定部については配線電極を形成しないようにすることが好ましい。この場合、ウェハテストの際、不良のチップ予定部の位置情報を保存しておき、基板製造工程において、その位置情報に応じたデバイス領域については配線電極を形成しないようにする。こうすることによって、不良のチップ予定部が積層チップパッケージの中に物理的には含まれるものの、電気的な接続の対象から不良のチップ予定部を除外することができる。また、不良のチップ予定部を含む積層チップパッケージを不良品として除外するようにしてもよい。この場合、不良のチップ予定部の位置情報とともに、不良のチップ予定部を含む半導体ウェハの識別情報を保存しておき、位置情報と識別情報とにしたがい、不良のチップ予定部を含む積層チップパッケージをパッケージ検査の段階で除外してもよい。以上の説明は、本発明の実施の形態についての説明であって、この発明の装置及び方法を限定するものではなく、様々な変形例を容易に実施することができる。又、各実施形態における構成要素、機能、特徴あるいは方法ステップを適宜組み合わせて構成される装置又は方法も本発明に含まれるものである。"