"リセット信号の外部出力と外部からのリセット信号の入力に兼用される外部リセット端子と、前記外部リセット端子に接続する入出力バッファと、電源電圧の投入と電源電圧のレベル低下の夫々のリセット要因を検出する検出回路と、前記検出回路からの検出信号及び前記入出力バッファからの入力に基づいてシステムリセット信号を生成し、前記検出回路からの検出信号に基づいて生成したシステムリセット信号を前記外部リセット端子より外部に与える場合に、外部に与えるリセット指示からリセット解除までの期間を包含すると共にそれよりも長い期間で前記入出力バッファの出力動作を選択し且つ前記入出力バッファからの入力をマスクする制御を行うリセットコントローラと、前記システムリセット信号に基づいて初期化される内部回路モジュールと、を有するデータプロセッサ。前記リセットコントローラは、電源電圧の投入によるリセット要因を検出したときリセットホールド期間の経過を待ってから前記外部に与えるリセット解除よりも遅れたタイミングで前記入出力バッファの出力動作を非選択とすると共に前記入出力バッファからの入力マスクを解除し、電源電圧の投入によるリセット要因に基づくリセット指示の解除後における前記リセット要因の非検出期間において外部リセット端子から入力されるリセット信号の変化に同期したシステムリセット信号を生成し、電源電圧の投入によるリセット要因に基づくリセット指示の解除後における電源電圧のレベル低下によるリセット要因を検出したとき前記入出力バッファからの入力マスクと前記入出力バッファの出力動作の選択を行ってから外部リセット端子より外部にリセット指示を与え、リセットホールド期間の経過を待って前記外部にリセット解除を与えた後に前記入出力バッファの出力動作を非選択とすると共に前記入出力バッファからの入力マスクを解除する制御を行う、請求項1記載のデータプロセッサ。前記リセットコントローラは、前記外部リセット端子より外部に与えるリセット指示を、前記システムリセット信号によるリセット指示よりも遅れたタイミングで生成し、前記外部リセット端子より外部に与えるリセット解除の指示を、前記システムリセット信号によるリセット解除の指示と同じタイミングで生成する、請求項2記載のデータプロセッサ。モード端子を更に有し、前記リセットコントローラは、前記モード端子から第1動作モードが指示されたとき前記外部リセット端子をリセット信号の外部出力と外部からのリセット信号の入力に兼用し、前記モード端子から第2動作モードが指示されたとき前記外部リセット端子を外部からのリセット信号の入力専用にする、請求項1記載のデータプロセッサ。前記リセットコントローラは、前記検出回路からのリセット要因の検出を受けて第1信号を活性化すると共に第1信号の非活性化タイミングをリセット解除タイミングとして生成する第1制御回路と、前記入出力バッファから入力される活性化された第2信号を選択的にマスクするマスクゲート回路と、前記マスクゲート回路からの第2信号の活性化を受けて第1制御回路を初期化すると共に活性化された第2信号を外部からのリセット指示信号として後段に伝達する第2制御回路と、前記第1信号、前記第2制御回路を経た前記第2信号及びその他のリセット要因に係る信号に基づいてシステムリセット信号を生成する第1信号生成回路と、前記第1信号の活性化に応答して前記マスクゲート回路をマスクし且つ前記第1信号の非活性化に遅延して応答することにより前記マスクゲート回路のマスクを解除するマスク制御信号を生成すると共に、前記マスク制御信号によるマスク期間に前記入出力バッファの出力動作を選択するバッファ制御信号を生成し、前記マスク制御信号によるマスク設定に遅延して応答することによりシステムリセット信号によるリセット指示を前記入出力バッファの出力信号として与え、前記システムリセット信号によるリセット解除を前記入出力バッファの出力信号として与えた後に前記マスク制御信号のマスク解除を行う第2信号生成回路と、を有する請求項1記載のデータプロセッサ。モード端子を更に有し、前記第2信号生成回路は、前記モード端子から第1動作モードが指示されたとき前記外部リセット端子をリセット信号の外部出力と外部からのリセット信号の入力に兼用し、前記モード端子から第2動作モードが指示されたとき前記外部リセット端子を外部からのリセット信号の入力専用にする、請求項5記載のデータプロセッサ。前記第2信号生成回路にとって仮想的に前記第1信号とみなされるテスト信号を生成するテスト制御レジスタを更に有する、請求項5記載のデータプロセッサ。外部に接続された入出力デバイスの制御を行うデータプロセッサと、前記データプロセッサに接続された入出力コントローラハブと、前記入出力コントローラハブにシステムバスで接続されたメインプロセッサと、を有するデータ処理システムであって、前記データプロセッサは、リセット信号の外部出力と外部からのリセット信号の入力に兼用される外部リセット端子と、前記外部リセット端子に接続する入出力バッファと、電源電圧の投入と電源電圧のレベル低下の夫々のリセット要因を検出する検出回路と、前記検出回路からの検出信号及び前記入出力バッファからの入力に基づいてシステムリセット信号を生成し、前記検出回路からの検出信号に基づいて生成したシステムリセット信号を前記外部リセット端子より外部に与える場合に、外部に与えるリセット指示からリセット解除までの期間を包含すると共にそれよりも長い期間で前記入出力バッファの出力動作を選択し且つ前記入出力バッファからの入力をマスクする制御を行うリセットコントローラと、前記システムリセット信号に基づいて初期化される内部回路モジュールと、を有する、データ処理システム。前記入出力デバイスはデータプロセッサの外部リセット端子から出力されるリセット信号を入力して初期化される、請求項8記載のデータ処理システム。前記データプロセッサは、前記システムリセット信号に基づいて生成された信号を前記入出力コントローラハブにリセット信号として出力する、請求項9記載のデータ処理システム。前記入出力デバイスおよび前記入出力コントローラハブはLPCバスを介して前記データプロセッサに接続される、請求項9記載のデータ処理システム。前記リセットコントローラは、電源電圧の投入によるリセット要因を検出したときリセットホールド期間の経過を待ってから前記外部に与えるリセット解除よりも遅れたタイミングで前記入出力バッファの出力動作を非選択とすると共に前記入出力バッファからの入力マスクを解除し、電源電圧の投入によるリセット要因に基づくリセット指示の解除後における前記リセット要因の非検出期間において外部リセット端子から入力されるリセット信号の変化に同期したシステムリセット信号を生成し、電源電圧の投入によるリセット要因に基づくリセット指示の解除後における電源電圧のレベル低下によるリセット要因を検出したとき前記入出力バッファからの入力マスクと前記入出力バッファの出力動作の選択を行ってから外部リセット端子より外部にリセット指示を与え、リセットホールド期間の経過を待って前記外部にリセット解除を与えた後に前記入出力バッファの出力動作を非選択とすると共に前記入出力バッファからの入力マスクを解除する制御を行う、請求項8記載のデータ処理システム。前記リセットコントローラは、前記外部リセット端子より外部に与えるリセット指示を、前記システムリセット信号によるリセット指示よりも遅れたタイミングで生成し、前記外部リセット端子より外部に与えるリセット解除の指示を、前記システムリセット信号によるリセット解除の指示と同じタイミングで生成する、請求項12記載のデータ処理システム。前記リセットコントローラは、前記検出回路からのリセット要因の検出を受けて第1信号を活性化すると共に第1信号の非活性化タイミングをリセット解除タイミングとして生成する第1制御回路と、前記入出力バッファから入力される活性化された第2信号を選択的にマスクするマスクゲート回路と、前記マスクゲート回路からの第2信号の活性化を受けて第1制御回路を初期化すると共に活性化された第2信号を外部からのリセット指示信号として後段に伝達する第2制御回路と、前記第1信号、前記第2制御回路を経た前記第2信号及びその他のリセット要因に係る信号に基づいてシステムリセット信号を生成する第1信号生成回路と、前記第1信号の活性化に応答して前記マスクゲート回路をマスクし且つ前記第1信号の非活性化に遅延して応答することにより前記マスクゲート回路のマスクを解除するマスク制御信号を生成すると共に、前記マスク制御信号によるマスク期間に前記入出力バッファの出力動作を選択するバッファ制御信号を生成し、前記マスク制御信号によるマスク設定に遅延して応答することによりシステムリセット信号によるリセット指示を前記入出力バッファの出力信号として与え、前記システムリセット信号によるリセット解除を前記入出力バッファの出力信号として与えた後に前記マスク制御信号のマスク解除を行う第2信号生成回路と、を有する請求項8記載のデータ処理システム。モード端子を更に有し、前記第2信号生成回路は、前記モード端子から第1動作モードが指示されたとき前記外部リセット端子をリセット信号の外部出力と外部からのリセット信号の入力に兼用し、前記モード端子から第2動作モードが指示されたとき前記外部リセット端子を外部からのリセット信号の入力専用にする、請求項14記載のデータ処理システム。前記リセットコントローラは、前記内部回路によってアクセス可能にされるソフトウェアリセット制御レジスタを有し、前記ソフトウェアリセット制御レジスタに第1データが書き込まれたとき、前記検出回路からの前記検出信号と等価な仮想検出信号を生成することにより、前記システムリセット信号を生成し且つ前記外部リセット端子より外部にリセット指示を与えると共に、外部に与えるリセット指示からリセット解除までの期間を包含し且つそれよりも長い期間で前記入出力バッファの出力動作を選択し且つ前記入出力バッファからの入力をマスクする、請求項1記載のデータプロセッサ。前記リセットコントローラは、前記内部回路によってアクセス可能にされるソフトウェアリセット制御レジスタを有し、前記ソフトウェアリセット制御レジスタに第2データが書き込まれたとき、ソフトウェアシステムリセット要求信号を生成することにより、前記システムリセット信号をリセット指示からリセット解除まで変化させる、請求項1記載のデータプロセッサ。前記リセットコントローラは、前記内部回路によってアクセス可能にされるソフトウェアリセット制御レジスタを有し、前記ソフトウェアリセット制御レジスタに第3データが書き込まれたとき、ソフトウェア外部リセット要求信号を生成することにより、前記外部リセット端子より外部にリセット指示を与えると共に、外部に与えるリセット指示からリセット解除までの期間を包含し且つそれよりも長い期間で前記入出力バッファの出力動作を選択し且つ前記入出力バッファからの入力をマスクする、請求項1記載のデータプロセッサ。特許文献1にはマイクロコンピュータをリセットICとして使用することについて記載されているが、その説明によれば、マイコンICはリセット入力としてパワーリセットスイッチを必要とし、また、リセット出力としてパワーリセット信号の出力端子を持つことになり、リセット信号の入力端子と出力端子を別々に持たなければならない。POR/LVD検出回路によるリセット信号を外部に出力する端子と外部からリセット信号を入力する端子を別々に持つ場合には以下の問題点が予想される。POR/LVD検出回路によるリセット信号を外部に出力して用いるデータ処理システムにおいてリセット入力端子は不使用端子となって無駄である。逆に外部のリセットICを用いるデータ処理システムではリセット出力端子が不使用端子となって無駄である。更に、本発明者の検討によれば、POR/LVD検出回路によるリセット信号を外部リセット信号の入力端子を兼用させて外部に出力させようとする場合に以下の問題点のあることが明らかにされた。即ち、POR/LVD検出回路で生成したリセット信号をリセット入力に兼用される外部リセット端子から出力すると、その信号が当該兼用端子に接続するバッファ回路を介してリセット信号の入力経路に伝播し、外部から供給された外部リセット信号と区別がつかなくなり、新たな外部リセット信号の入力に応答する処理が割り込んで、POR/LVD検出回路による先のリセット信号生成処理が途中で初期化され、外部に出力されているリセット信号が所要のリセットホールド時間の経過を待たずにリセット解除されるのと同じ状態になる虞のあることが見出された。外部に出力されたリセット信号が所要のリセットホールド時間の経過を待たずにリセット解除されると、当該リセット信号を受けるデバイスの内部が安定な初期状態に達していなかったり、電源電圧が動作保証電圧に達していなかったりして、システムを構成するプロセッサなどのデバイスで暴走を生じたり、システム全体で誤動作を生ずることになる。本発明の目的は、POR/LVD検出回路によるリセット信号を外部リセット信号の入力と同じ外部端子から出力することができ、外部に出力するリセット信号が外部からのリセット信号の入力系に回り込むことを抑制可能なデータプロセッサを提供することにある。本発明の別の目的は、電源ICの機能を備えたデータプロセッサによるシステム全体に対するパワーオンリセット及び電源電圧のレベル低下を要因とするリセット機能の信頼性を保ってシステムの暴走の抑制と小型化とに寄与することができるデータ処理システムを提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、リセット信号の外部出力と外部からのリセット信号の入力を外部リセット端子に兼用させ、電源電圧の安定状態では外部リセット端子からのリセット入力を許可し、電源電圧の投入と電源電圧のレベル低下の夫々のリセット要因を検出する検出回路によるリセット要因を検知したときは、その検出信号を利用して、入出力バッファにリセット信号を外部リセット端子に向けて出力させると共に入出力バッファからその入力経路への当該リセット信号の回り込みをマスクする制御を行う、リセットコントローラを採用する。外部へのリセット信号の出力より早く前記マスクを行い、マスク期間は、リセット指示から解除までの期間よりも長い期間とする。これにより、データプロセッサの外部端子数削減に寄与し、外部に出力するリセット信号が外部からのリセット信号の入力系に回り込むことを抑制することができる。よって、入力系に回り込んだ信号によってPOR/LVD検出回路による検出結果に基づく外部へのリセット指示が早すぎるタイミングで解除される事態の発生を未然に防止することができ、外部でそのリセット信号を受ける回路の暴走や誤動作を回避することが可能である。データプロセッサは電源ICの機能を実現でき、データプロセッサ等のデバイスを搭載してデータ処理システムを構成する実装回路基板の面積縮小に寄与する。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、本発明に係るデータプロセッサは、POR/LVD検出回路によるリセット信号を外部リセット信号の入力と同じ外部端子から出力することができ、外部に出力するリセット信号が外部からのリセット信号の入力系に回り込むことを抑制することができる。電源ICとしての機能を備えた上記データプロセッサによるシステム全体に対するパワーオンリセット及び電源電圧のレベル低下を要因とするリセット機能の信頼性を保つことができるから、それを搭載したデータ処理システムの小型化と共に暴走の抑制に寄与することができる。1.実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。1<入出力兼用リセット端子の出力動作時における入力規制>本発明の代表的な実施の形態に係るデータプロセッサ1は、リセット信号の外部出力と外部からのリセット信号の入力に兼用される外部リセット端子RESIONと、前記外部リセット端子に接続する入出力バッファ4と、電源電圧の投入と電源電圧のレベル低下の夫々のリセット要因を検出する検出回路3と、前記検出回路POR/LVD検出回路からの検出信号及び前記入出力バッファからの入力に基づいてシステムリセット信号を生成する。更に、前記データプロセッサ1は、前記検出回路からの検出信号S1に基づいて生成したシステムリセット信号S9を前記外部リセット端子より外部に与える場合に、外部に与えるリセット指示からリセット解除までの期間を包含すると共にそれよりも長い期間で前記入出力バッファの出力動作を選択し且つ前記入出力バッファからの入力をマスクする制御を行うリセットコントローラ10と、前記システムリセット信号に基づいて初期化される内部回路モジュール40~43と、を有する。これにより、データプロセッサの外部端子数削減に寄与する。外部に出力するリセット信号が外部からのリセット信号の入力系に回り込むことを抑制することができるから、入力系に回り込んだ信号によってPOR/LVD検出回路による検出結果に基づく外部へのリセット指示が早すぎるタイミングで解除される事態の発生を未然に防止することができ、外部でそのリセット信号を受ける回路の暴走や誤動作を回避することができる。データプロセッサは電源ICの機能を実現でき、データプロセッサ等のデバイスを搭載してデータ処理システムを構成する実装回路基板の面積縮小に寄与することができ、デバイスの実装面積削減の要求が高いノートPCをはじめとするモバイル機器の分野に好適となる。2<電源電圧の投入と電源電圧のレベル低下の夫々のリセット要因毎の制御態様>項1のデータプロセッサにおいて、前記リセットコントローラは、電源電圧VCCの投入によるリセット要因を検出したときリセットホールド期間の経過を待ってから前記外部に与えるリセット解除よりも遅れたタイミングで前記入出力バッファの出力動作を非選択とすると共に前記入出力バッファからの入力マスクを解除し、電源電圧の投入によるリセット要因に基づくリセット指示の解除後における前記リセット要因の非検出期間において外部リセット端子から入力されるリセット信号の変化に同期したシステムリセット信号を生成する。更に、前記リセットコントローラは、電源電圧の投入によるリセット要因に基づくリセット指示の解除後における電源電圧のレベル低下によるリセット要因を検出したとき前記入出力バッファからの入力マスクと前記入出力バッファの出力動作の選択を行ってから外部リセット端子より外部にリセット指示を与え、リセットホールド期間の経過を待って前記外部にリセット解除を与えた後に前記入出力バッファの出力動作を非選択とすると共に前記入出力バッファからの入力マスクを解除する制御を行う。電源電圧の投入と電源電圧のレベル低下の夫々のリセット要因を検知しているときと、電源電圧の安定状態のときの夫々において、容易に過不足なくリセット制御を行うことができる。3<システムリセット信号との関係>項1又は2のデータプロセッサにおいて、前記リセットコントローラは、前記外部リセット端子より外部に与えるリセット指示を、前記システムリセット信号によるリセット指示よりも遅れたタイミングで生成し、前記外部リセット端子より外部に与えるリセット解除の指示を、前記システムリセット信号によるリセット解除の指示と同じタイミングで生成する。上記システムリセット信号と前記外部リセット端子から出力するリセット信号との関係により、バッファ制御とマスク制御を同期化することができる。4<動作モードによるリセット入力専用/入出力兼用の選択>項1乃至4の何れかのデータプロセッサは更にモード端子MD1,MD2,P90~P92を有し、前記リセットコントローラは、前記モード端子から第1動作モードが指示されたとき前記外部リセット端子をリセット信号の外部出力と外部からのリセット信号の入力に兼用し、前記モード端子から第2動作モードが指示されたとき前記外部リセット端子を外部からのリセット信号の入力専用にする。外部リセット端子を外部入力のみとする利用形態に対する便に供することができる。5<リセットコントローラの構成>項1乃至4の何れかのデータプロセッサにおいて、前記リセットコントローラは、前記検出回路からのリセット要因の検出S1を受けて第1信号S2を活性化すると共に第1信号の非活性化タイミングをリセット解除タイミングとする第1制御回路11と、前記入出力バッファから入力される活性化された第2信号S11を選択的にマスクするマスクゲート回路14と、前記マスクゲート回路からの第2信号の活性化を受けて第1制御回路を初期化すると共に活性化された第2信号を外部からのリセット指示信号として後段に伝達する第2制御回路15を有する。更に、前記リセットコントローラは、前記第1信号、前記第2制御回路を経た前記第2信号及びその他のリセット要因に係る信号に基づいてシステムリセット信号S9を生成する第1信号生成回路17,31と、前記第1信号の活性化に応答して前記マスクゲート回路をマスクし且つ前記第1信号の非活性化に遅延して応答することにより前記マスクゲート回路のマスクを解除するマスク制御信号S6を生成する。更に、前記リセットコントローラは、前記マスク制御信号によるマスク期間に前記入出力バッファの出力動作を選択するバッファ制御信号S8を生成し、前記マスク制御信号によるマスク設定に遅延して応答することによりシステムリセット信号によるリセット指示を前記入出力バッファの出力信号として与え、前記システムリセット信号によるリセット解除を前記入出力バッファの出力信号として与えた後に前記マスク制御信号のマスク解除を行う第2信号生成回路18,19と、を有する。リセットコントローラを容易に実現することができる。6<動作モードによるリセット入力専用/入出力兼用の選択>項5のデータプロセッサは更にモード端子MD1,MD2,P90~P92を有し、前記第2信号生成回路は、前記モード端子から第1動作モードが指示されたとき前記外部リセット端子をリセット信号の外部出力と外部からのリセット信号の入力に兼用し、前記モード端子から第2動作モードが指示されたとき前記外部リセット端子を外部からのリセット信号の入力専用にする。外部リセット端子を外部入力のみとする利用形態に対する便に供することができる。7<テスト制御レジスタ>項5又は6のデータプロセッサは、前記第2信号生成回路にとって仮想的に前記第1信号とみなされるテスト信号S10を生成するテスト制御レジスタ35を更に有する。データプロセッサにおけるリセット信号の外部出力動作のデバイステストに際して、電源電圧を実際に投入して安定化させたりレベル低下させたりするときの電圧遷移時間を費やすことなく、テスト制御レジスタの書換えによって任意のタイミンで効率的に、電源電圧の投入や電源電圧のレベル低下の夫々のリセット要因を擬似的に発生させることができるから、テスト時間の短縮、テストコストの低減に寄与することができる。8<データ処理システム>本発明の別の実施の形態に係るデータ処理システムは、外部に接続された入出力デバイス240~244,248の制御を行うデータプロセッサ1と、前記データプロセッサに接続された入出力コントローラハブ201,205と、前記入出力コントローラハブにシステムバスで接続されたメインプロセッサ200と、を有する。前記データプロセッサは、リセット信号の外部出力と外部からのリセット信号の入力に兼用される外部リセット端子RESIONと、前記外部リセット端子に接続する入出力バッファ4と、電源電圧VCCの投入と電源電圧のレベル低下の夫々のリセット要因を検出する検出回路3と、前記検出回路からの検出信号及び前記入出力バッファからの入力に基づいてシステムリセット信号S9を生成する。更に、前記データプロセッサは、前記検出回路からの検出信号に基づいて生成したシステムリセット信号を前記外部リセット端子より外部に与える場合に、外部に与えるリセット指示からリセット解除までの期間を包含すると共にそれよりも長い期間で前記入出力バッファの出力動作を選択し且つ前記入出力バッファからの入力をマスクする制御を行うリセットコントローラ10と、前記システムリセット信号に基づいて初期化される内部回路モジュール40~43と、を有する。項1と同様に、POR/LVD検出回路によるリセット信号を外部リセット信号の入力端子と兼用させて外部に出力させることができると共に、外部に出力するリセット信号が入力バッファを介して外部からのリセット信号の入力系に回り込むことを抑制することができる。さらに、データプロセッサは電源ICの機能を実現でき、データ処理システムを構成する回路基板の面積縮小に寄与することができる。9<データプロセッサによる入出力デバイスのリセット>項8のデータ処理システムにおいて、前記入出力デバイスはデータプロセッサの外部リセット端子から出力されるリセット信号を入力して初期化される。システム上不要にした電源ICの機能による入出力デバイスに対する初期化機能をデータプロセッサで実現することができる。10<上位階層のリセット指示>項8又は9のデータ処理システムにおいて、前記データプロセッサは、前記システムリセット信号に基づいて生成された信号を前記入出力コントローラハブにリセット信号として出力する。入出力コントローラハブ及びこれに接続する上位階層に対する初期化にもデータプロセッサのPOR/LVD検出機能を流用することができる。11<LPCバス>項8乃至10の何れかのデータ処理システムにおいて、前記入出力デバイスおよび前記入出力コントローラハブはLPCバスを介して前記データプロセッサに接続される。低帯域のデバイス接続に用いられるLPCバスが採用されるようなPCにも本実施の形態のデータ処理システムを適用可能である。12<電源電圧の投入と電源電圧のレベル低下の夫々のリセット要因毎の制御態様>項8乃至11の何れかのデータ処理システムにおいて、前記リセットコントローラは、電源電圧の投入によるリセット要因を検出したときリセットホールド期間の経過を待ってから前記外部に与えるリセット解除よりも遅れたタイミングで前記入出力バッファの出力動作を非選択とすると共に前記入出力バッファからの入力マスクを解除する。更に、前記リセットコントローラは、電源電圧の投入によるリセット要因に基づくリセット指示の解除後における前記リセット要因の非検出期間において外部リセット端子から入力されるリセット信号の変化に同期したシステムリセット信号を生成し、電源電圧の投入によるリセット要因に基づくリセット指示の解除後における電源電圧のレベル低下によるリセット要因を検出したとき前記入出力バッファからの入力マスクと前記入出力バッファの出力動作の選択を行ってから外部リセット端子より外部にリセット指示を与る。更に、前記リセットコントローラは、リセットホールド期間の経過を待って前記外部にリセット解除を与えた後に前記入出力バッファの出力動作を非選択とすると共に前記入出力バッファからの入力マスクを解除する制御を行う。電源電圧の投入と電源電圧のレベル低下の夫々のリセット要因を検知しているときと、電源電圧の安定状態のときの夫々において、容易に過不足なくリセット制御を行うことができる。13<システムリセット信号との関係>項8乃至12の何れかのデータ処理システムにおいて、前記リセットコントローラは、前記外部リセット端子より外部に与えるリセット指示を、前記システムリセット信号によるリセット指示よりも遅れたタイミングで生成し、前記外部リセット端子より外部に与えるリセット解除の指示を、前記システムリセット信号によるリセット解除の指示と同じタイミングで生成する。上記システムリセット信号と前記外部リセット端子から出力するリセット信号との関係により、バッファ制御とマスク制御を同期化することができる。14<リセットコントローラの構成>項8乃至13の何れかのデータ処理システムにおいて、前記リセットコントローラは、前記検出回路からのリセット要因の検出S1を受けて第1信号S2を活性化すると共に第1信号の非活性化タイミングをリセット解除タイミングとする第1制御回路11と、前記入出力バッファから入力される活性化された第2信号S11を選択的にマスクするマスクゲート回路14と、前記マスクゲート回路からの第2信号の活性化を受けて第1制御回路を初期化すると共に活性化された第2信号を外部からのリセット指示信号として後段に伝達する第2制御回路15を生成する。更に、前記リセットコントローラは、前記第1信号、前記第2制御回路を経た前記第2信号及びその他のリセット要因に係る信号に基づいてシステムリセット信号S9を生成する第1信号生成回路17,31と、前記第1信号の活性化に応答して前記マスクゲート回路をマスクし且つ前記第1信号の非活性化に遅延して応答することにより前記マスクゲート回路のマスクを解除するマスク制御信号S6を生成する。更に、前記リセットコントローラは、前記マスク制御信号によるマスク期間に前記入出力バッファの出力動作を選択するバッファ制御信号S8を生成し、前記マスク制御信号によるマスク設定に遅延して応答することによりシステムリセット信号によるリセット指示を前記入出力バッファの出力信号として与え、前記システムリセット信号によるリセット解除を前記入出力バッファの出力信号として与えた後に前記マスク制御信号のマスク解除を行う第2信号生成回路18,19と、を有する。リセットコントローラを容易に実現することができる。15<動作モードによるリセット入力専用/入出力兼用の選択>項14のデータ処理システムにおいて、モード端子を更に有し、前記第2信号生成回路は、前記モード端子から第1動作モードが指示されたとき前記外部リセット端子をリセット信号の外部出力と外部からのリセット信号の入力に兼用し、前記モード端子から第2動作モードが指示されたとき前記外部リセット端子を外部からのリセット信号の入力専用にする。外部リセット端子を外部入力のみとする利用形態に対する便に供することができる。16<ソフトウェアリセットA>項1のデータプロセッサにおいて、前記リセットコントローラは、前記内部回路によってアクセス可能にされるソフトウェアリセット制御レジスタを有し、前記ソフトウェアリセット制御レジスタに第1データが書き込まれたとき、前記検出回路からの前記検出信号と等価な仮想検出信号を生成することにより、前記システムリセット信号を生成し且つ前記外部リセット端子より外部にリセット指示を与えると共に、外部に与えるリセット指示からリセット解除までの期間を包含し且つそれよりも長い期間で前記入出力バッファの出力動作を選択し且つ前記入出力バッファからの入力をマスクする。前記検出回路からの検出信号に起因するシステムリセット及び外部リセット制御機能と等価なリセット制御をソフトウェアリセット制御レジスタに対する書き込み動作によって行うことができる。したがって、不所望な温度上昇などの異常検出に対して、不所望な電源電圧低下の場合と同様のシステムリセット及び外部リセット制御をソフトウェアを利用して容易に実現することができる。17<ソフトウェアリセットB>項1のデータプロセッサにおいて、前記リセットコントローラは、前記内部回路によってアクセス可能にされるソフトウェアリセット制御レジスタを有し、前記ソフトウェアリセット制御レジスタに第2データが書き込まれたとき、ソフトウェアシステムリセット要求信号を生成することにより、前記システムリセット信号をリセット指示からリセット解除まで変化させる。ソフトウェアを利用して任意にシステムリセットを行うことができるようになる。18<ソフトウェアリセットC>項1のデータプロセッサにおいて、前記リセットコントローラは、前記内部回路によってアクセス可能にされるソフトウェアリセット制御レジスタを有し、前記ソフトウェアリセット制御レジスタに第3データが書き込まれたとき、ソフトウェア外部リセット要求信号を生成することにより、前記外部リセット端子より外部にリセット指示を与えると共に、外部に与えるリセット指示からリセット解除までの期間を包含し且つそれよりも長い期間で前記入出力バッファの出力動作を選択し且つ前記入出力バッファからの入力をマスクする。前記検出回路からの検出信号に起因する外部リセット制御機能と等価なリセット制御だけをソフトウェアを利用して容易に実現することができる。2.実施の形態の詳細実施の形態について更に詳述する。《実施の形態1》図3には本発明の一実施の形態に係るデータプロセッサの概略的な構成が例示される。データプロセッサ1は、特に制限されないが、単結晶シリコン等の1個の半導体基板に相補型MOS集積回路製造技術等を用いて形成される。データプロセッサ1は、命令をフェッチして実行する中央処理装置CPU40、CPU40のワーク領域等に用いられるRAM41、CPU40が実行するプログラムや制御データ等が格納される電気的に書き換え可能な不揮発性メモリFLASH42、及びタイマ等の複数の周辺モジュール43を有し、それらは内部バス45に接続される。データプロセッサ1の動作モードの制御やリセット制御はシステムマネジメントユニットSMU5が行う。システムマネジメントユニット5には入出力バッファ4を介して外部リセット端子RESIONが接続されると共に、夫々入出力バッファ6を介してモード端子MD1,MD2,P90,P91,P92が接続される。システムマネジメントユニット5は電源回路2への電源電圧の投入や電源電圧の状態、更には外部リセット端子RESIONの状態、内部回路モジュールの状態などに応じてシステムリセット信号S9を生成し、これをシステムコントローラSYSC44に与える。システムコントローラ44はシステムリセット信号S9に基づいてモジュールリセット信号S12を生成して回路モジュール40~43等に供給する。図1にはシステムマネジメントユニット5の具体例が示される。前記外部リセット端子RESIONはリセット信号の外部出力と外部からのリセット信号の入力に兼用される端子である。入出力バッファ4は、特に図示はしないがトライステート出力バッファと入力バッファを有し、トライステート出力バッファの出力端子に入力バッファの入力端子が結合され、その結合ノードに外部リセット端子RESIONが結合される。前記トライステート出力バッファのトライステート制御端子に信号S8が供給され、前記トライステート出力バッファは信号S8のローレベルによって出力動作可能にされ、信号S8のハイレベルによって高出力インピーダンス状態にされる。電源回路2は電源電圧VCCの投入と電源電圧VCCのレベル低下の夫々のリセット要因を検出する検出回路POR/LVD検出回路3を有する。POR/LVD検出回路3は電源電圧VCCが規定レベルPOR/LVD検出レベルに到達しているか否かを検出し、到達していなければPOR/LVD検知信号S1をローレベル、到達していればPOR/LVD検知信号S1をハイレベルにする。システムマネジメントユニット5は、POR/LVD検出回路3からのPOR/LVD検知信号S1及び前記入出力バッファ4からの入力信号S11に基づいてシステムリセット信号S9を生成すると共に前記入出力バッファ4に対して制御信号S8で出力制御を行い、また、POR/LVD検出回路によるリセット要因の検出に基づいて入出力バッファ4を介して外部リセット端子RESIONより外部に与えるリセット信号S7を生成するリセットコントローラ10を有する。特にリセットコントローラ10は、外部に与えるリセット信号S7によるリセット指示からリセット解除までの期間を包含し且つそれよりも長い期間で前記入出力バッファ4の出力動作を選択すると共に前記入出力バッファ4からの入力をマスクする制御を行う。次に、その制御について詳述する。リセットコントローラ10は、入出力バッファ4からの入力とマスク信号S6を入力し、マスク信号S6のハイレベルによって入出力バッファ4からの入力をマスクする論理和ゲートから成るマスク回路14と、マスク回路14の出力信号に対してタイミング調整を行った端子入力リセット信号S3を出力する端子リセット制御回路15と、POR/LVD検知信号S1を入力してPOR/LVD要因リセット信号S2を出力するPOR/LVD制御回路11とを有する。POR/LVD制御回路11はPOR/LVD要因リセット信号S2を生成するための状態遷移制御を行うステートマシン12、及びリセットホールド期間等を規定するためのカウント動作を行うステートカウンタ13を備える。POR/LVD制御回路11はPOR/LVD検知信号S1のローレベルに応じてPOR/LVD要因リセット信号S2をローレベルとし、POR/LVD検知信号S1のローレベルからハイレベルへの変化によってステートカウンタ13によるリセットホールド期間の計数を開始し、その計数のカウントアウトリセットホールド期間の経過に同期してPOR/LVD要因リセット信号S2をローレベルからハイレベルに反転させる。一方、端子リセット制御回路15の入力がローレベルにされると端子入力リセット信号S3がローレベルにされ、端子リセット制御回路15の入力がハイレベルにされると端子入力リセット信号S3がハイレベルにされる。外部要因リセット制御回路17は信号S2とS3の論理積によって何れか一方の信号の変化を有効として後段に伝達する。後段に伝達された信号はウォッチドッグタイマWDT47などのその他の回路モジュールからの内部リセット要求信号を受ける内部リセット制御回路31を経てシステムリセット信号S9としてSYSC44に供給される。内部リセット制御回路31は各種リセット要求に対する優先制御を行い、外部要因リセット制御回路17からのリセット要求を最優先とする。尚、リセットコントローラ10は電源電圧VCCで動作するVCC領域がほとんどであるが、内部リセット制御回路31は内部電源電圧VDDを動作電源とするVDD領域の回路で構成されるから、双方の領域間での信号の受け渡しにはレベルシフタ32を介するようになっている。前記信号S3はPOR/LVD制御回路11のリセット端子Rに供給され、リセット端子Rへのローレベル入力によってPOR/LVD制御回路11は初期化され、POR/LVD要因リセット信号S2はハイレベルとされる。POR/LVD制御回路11がローレベルの信号S2を出力している最中でもそのシーケンス処理が初期化されると、POR/LVD要因リセット信号S2はハイレベルになるが、信号S3がローレベルになっているから、外部要因リセット制御回路17のローレベル出力、即ちシステムリセット信号S9のローレベル出力には影響を与えない。要するに、POR/LVD制御回路11によるリセット処理中に外部端子RESIONからの外部リセット処理が指示されたときは、外部からのリセット指示を優先させ、外部からのリセット信号によってシステムリセット信号S9のリセット解除タイミングを決定するようになっている。前記システムリセット信号S9とPOR/LVD要因リセット信号S2はリセット出力トリガ制御回路18に供給される。リセット出力トリガ制御回路18は、リセット入出力モード信号S4によってリセット入出力モードが選択されている場合には、POR/LVD要因リセット信号S2がローレベルPOR/LVD検出によるリセット要因によるリセット指示にされていることを条件にシステムリセット信号S9の反転レベルをリセット出力トリガ信号S5として出力する。POR/LVD要因リセット信号S2がハイレベルにされている場合にはリセット出力トリガ信号S5はローレベルに固定される。また、リセット入出力モード信号S4によりリセット入力専用モードが指示されているときもリセット出力トリガ信号S5はローレベルに固定される。尚、リセット入出力モード信号S4はモード端子MD1,MD2,P90~P92からの入力状態を動作モードデコード部16が判別することによって生成される。リセット出力制御回路19は前記トリガ信号S5を入力して、リセット入力マスク信号S6、リセット出力信号S7、及びバッファ出力制御信号S8を生成する回路であり、遅延回路20、アンドゲート21、オアゲート22及びインバータ23,24を有する。リセット出力制御回路19は、電源電圧の安定状態信号S2のハイレベルでは制御信号S8ハイレベルにより入出力バッファ4の出力動作をディスエーブルとし、信号S6ローレベルによりマスクを解消することにより、外部リセット端子RESIONからのリセット入力を許可する。更にリセット出力制御回路19は、電源電圧VCCの投入と電源電圧VCCのレベル低下の夫々のリセット要因を検出するPOR/VLD検出回路3によるリセット要因を検知したときは、その検出信号S1に基づく信号S2の変化ローレベルを利用し、信号S8により入出力バッファ4の出力動作をイネーブルにしてリセット信号S7を外部リセット端子RESIONに向けて出力させると共に、入出力バッファ4から端子リセット制御回路15への当該リセット信号S7の回り込みを信号S6ハイレベルによりマスクする制御を行う。リセット出力制御回路19の制御において、信号S6のハイレベルによるマスクは前記外部へのリセット信号S7の出力より早く行い、そのマスク期間は、リセット信号S7によるリセット指示から解除までの期間よりも長い期間とする。図1に示されるテスト制御レジスタ35はリセットトリガ制御回路18にとって仮想的に前記POR/LVD要因リセット信号S2とみなされるテスト信号S10を生成する制御レジスタであり、CPU40のアクセスによって当該信号S10のレベルを任意に設定可能とするものである。データプロセッサ1におけるリセット信号の外部出力動作のデバイステストに際して、電源電圧VCCを実際に投入して安定化させたりレベル低下させたりするときの電圧遷移時間を費やすことなく、テスト制御レジスタ35の書換えによって任意のタイミンで効率的に、電源電圧の投入や電源電圧のレベル低下の夫々のリセット要因を擬似的に発生させることができる。これにより、テスト時間の短縮、テストコストの低減に寄与することができる。図2にはリセットコントローラによるリセット信号の生成動作を示すタイミングチャートである。時刻t0で動作電源VCCが投入され、時刻t1で電源電圧VCCがPOR/LVD検知レベルに達すると、POR/LVD検知信号S1がハイレベルに変化される。これによってPOR/LVD制御回路11による動作が開始され、リセットホールド期間の後にPOR/LVD要因リセット信号S2をハイレベルに変化される時刻t2。この間、信号S6はハイレベルにされマスク回路14で入力マスクを行い、信号S8はローレベルにされ入出力バッファ4を出力イネーブルとし、信号S7はローレベルにされ、外部端子RESIONから外部にリセットを指示している。時刻t2では信号S5,S7,S9がレベル反転されるが、信号S6,S8のレベルが維持されるので、外部端子RESIONからの外部に対するリセット指示が解除された後のタイミングまで入力マスクが維持され、外部に対するリセット指示が信号S7によって正規に解除されるまで、信号S7のローレベルが端子リセット制御回路15に回り込むことにより、POR/LVD制御回路11が途中で不所望に初期化されて信号S2がハイレベルに初期化される結果、信号S7が速いタイミングでハイレベルに反転されてしまう、ことが抑制される。したがって、外部端子RESIONから外部に与えられるリセット信号を受けて動作されるデバイスのリセットは正常に行われることになり、パワーオンリセット後における外部システムの誤動作及び暴走を未然に防止することができる。時刻t3以降において信号S8はハイレベルにされるから入出力バッファ4の出力動作はディスエーブルにされ、外部端子RESIONからの外部リセット入力が可能にされる。時刻t4で外部からのリセット指示によりシステムリセット信号S9がローレベルにされ、時刻t5にリセット解除される。時刻t6に電源電圧VCCがPOR/LVD検知レベル以下になると、POR/LVD検知信号S1がローレベルに変化される。これによってPOR/LVD制御回路11による動作が開始され、信号S2のローレベルにより信号S5がハイレベルにされ、これに同期して信号S6がハイレベルになってマスク回路14の入力マスクが開始され、信号S8がローレベルになって入出力バッファ4の出力動作がイネーブルにされ、システムリセット信号S9がローレベルにされて内部へのリセット指示が行われる。時刻t6では遅延回路20の作用により信号S7はその後の時刻t7を待ってローレベルのリセット指示レベルにされる。したがって、この信号S7により外部端子RESIONから外部にリセット指示が与えられたきには既に入力マスクが施されているので、外部に対するリセット指示のための信号S7のローレベルが端子リセット制御回路15に回り込んで不所望にPOR/LVD制御回路11が途中で初期化されて信号S2がハイレベルに初期化されることによる信号S7の不所望なハイレベル反転が抑制される。この後、時刻t8で電源電圧VCCがPOR/LVD検知レベルに復帰すると、リセットホールド期間の後にPOR/LVD要因リセット信号S2がハイレベルに変化される時刻t9。この間、信号S6はハイレベルにされマスク回路14で入力マスクを行い、信号S8はローレベルにされ入出力バッファ4を出力イネーブルとし、信号S7はローレベルにされ、外部端子RESIONから外部にリセットを指示している。時刻t9では信号S5,S7,S9がレベル反転されるが、信号S6,S8のレベルが維持されるので、外部端子RESIONからの外部に対するリセット指示が解除された後のタイミングまで入力マスクが維持され、外部に対するリセット指示が信号S7によって正規に解除されるまで、信号S7のローレベルが端子リセット制御回路15に回り込むことにより、POR/LVD制御回路11が不所望に途中で初期化されて信号S2がハイレベルに初期化される結果、信号S7が速いタイミングでハイレベルに反転されてしまう、ことが抑制される。したがって、外部端子RESIONから外部に与えられるリセット信号受けて動作されるデバイスのリセットは正常に行われることになり、パワーオンリセット後における外部システムの誤動作及び暴走を未然に防止することができる。図4には上記実施の形態で説明したデータプロセッサ1をキーボード及び電源制御用コントローラとして採用したノートPCの概略的な構成が示される。データ処理システムとしてのノートPCにおいて、データプロセッサ1は、シリアルフラッシュメモリ242からダウンロードしたプログラムを実行することにより、外部に接続された入力デバイスの制御を行う。入力出力デバイスとして、LEDインジケータ235、リッドスイッチ101、バッテリシステム241、冷却ファン236、キースキャン回路237、サーミスタ230、電力モニタ231、カードインタフェース232、ディスプレイ調光回路233、マウス等のポインティングデバイス234、および拡張プロセッサ244等が接続される。LPCバスにはセキュリティ処理モジュールTPM248、スーパーI/O243、ユーザー固有のASIC240等が接続される。前記外部リセット端子RESIONはセキュリティ処理モジュール248、スーパーI/O243、ASIC240、シリアルフラッシュメモリ242等に接続され、データプロセッサ1は外部リセット端子RESIONからそれらに対してパワーオンリセット又は電源電圧低下によるリセットをリセット信号RESETで行なうことができる。要するに、データプロセッサ1はそれら外部デバイスに対するリセットICとしても機能する。データプロセッサ1はLPCバスを介して入出力コントローラハブ205,201に接続される。例えば入出力コントローラハブ205はサウスブリッジICHを構成し、入出力コントローラハブ201はノースブリッジMCHを構成する。サウスブリッジICH205にはローカルエリアネットワークコントローラ206を介してLANポート207、シリアルATAインタフェースを持つHDD210、カードバス220、無線LAN221、スピーカ223を駆動するアンプ222、USBコントローラ211,212、USBポート208、及びPCIコントローラ等が接続される。ノースブリッジMCH201にはディスプレイ204の表示制御等を行うグラフィックコントローラ203、メインメモリ202及びメインプロセッサ200が接続される。特に図示はしないが、データプロセッサ1は外部端子RESION以外の端子、例えば適当なポートの出力端子を利用して、ノースブリッジMCH201、サウスブリッジICH205、及びメインプロセッサ200等の上位階層のデバイスに対してパワーオンリセット及び電源電圧低下によるリセットの指示を与えてもよい。そのようなリセット信号はデータプロセッサ内部のシステムリセット信号S9に基づいて生成すればよい。前述のように、データプロセッサ1はPOR/LVD検出回路3によるリセット信号を外部リセット信号の入力端子RESIONと兼用させて外部に出力させることができると共に、外部に出力するリセット信号が入力バッファ4を介して外部からのリセット信号の入力系に回り込むことを抑制することができるから、データプロセッサは電源ICの機能を実現でき、データ処理システムを構成する回路基板の面積縮小に寄与することができる。したがって、データプロセッサ1は特に省スペースが要請されるノートPCや携帯端末への適用に好適である。《実施の形態2》図5にはリセットコントローラ10Aの別の例が示される。同図に示されるリセットコントローラ10Aは、図1のリセットコントローラ10に対してソフトウェアリセット制御機能が追加された点が相違され、その他の同一の構成については図1と同一参照符号を付してその詳細な説明は省略する。以下、ソフトウェアリセット機能を中心に説明する。ソフトウェアリセットを指示するために内部回路のひとつであるCPU40によってリードライト可能なリセット制御レジスタ36が設けられ、そのレジスタ36には第1データ、第2データおよび第3データの書き込み領域が割り当てられる。図8にも例示されるように、第1データSRD1が書き込まれることによって仮想検出信号S20が生成されてソフトウェアリセットAが指示される。第2データSRD2が書き込まれることによってソフトウェアシステムリセット要求信号S21が生成されてソフトウェアリセットBが指示される。第3データSRD3が書き込まれることによってソフトウェア外部リセット信号S22が生成されてソフトウェアリセットCが指示される。仮想検出信号S20を入力するPOR/LVD制御回路11にとって、仮想検出信号S20は前記検出回路2からの前記検出信号S1と等価な信号として認識し、前記検出信号S1が検出レベルにされた場合と同様に動作し、これによって、前記システムリセット信号S9が生成され且つ前記外部リセット端子RESIONより外部にリセット指示が与えられる共に、外部に与えられるリセット指示からリセット解除までの期間を包含し且つそれよりも長い期間で前記入出力バッファ4の出力動作が選択され且つ前記入出力バッファ4からの入力がマスクされる。これにより、前記検出回路2からの検出信号S1に起因するシステムリセット及び外部リセット制御機能と等価なリセット制御をソフトウェアリセット制御レジスタ36に対する第1データSRD1の書き込み動作によって行うことができる。したがって、内部回路の一つである他のモジュール43がマイクロコンピュータ1若しくはその外部回路の不所望な温度上昇などの異常を検出にした場合に、不所望な電源電圧低下の場合と同様のシステムリセット及び外部リセット制御をソフトウェアを利用して容易に実現することができる。ソフトウェアシステムリセット要求信号S21は内部リセット制御回路31に供給される。内部リセット制御回路31はソフトウェアシステムリセット要求信号S21が入力されると、WDT47から供給されるシステムリセット要求信号などと同様に、システムリセット信号S9をリセット指示からリセット解除まで変化させる。これにより、ソフトウェアを利用して任意にシステムリセットを行うことができるようになる。ソフトウェア外部リセット用リセット出力制御回路SERCNT26はソフトウェア外部リセット要求信号S22が供給されると、出力トリガ信号S23をハイレベルに立ち上げると共に内部のカウンタCUNT27の計数動作を開始し、カウウントアップタイミングに同期して信号S23をローレベルに立ち下げる。出力トリガ信号S23はソフトウェア外部リセット要求信号S22に同期してリセットホールド期間を生成する。リセット出力トリガ制御回路18は、出力トリガ信号S23のリセットホールド期間に対応してリセット出力トリガ信号S5を生成し、これによって、前記外部リセット端子RESIONより外部にリセット指示が与えられると共に、外部に与えられたリセット指示からリセット解除までの期間を包含し且つそれよりも長い期間で前記入出力バッファ4の出力動作が選択され且つ前記入出力バッファ4からの入力がマスクされる。これにより、前記検出回路2からの検出信号に起因する外部リセット制御機能と等価なリセット制御だけをソフトウェアを利用して容易に実現することができる。図6には図5のリセットコントローラ10Aによるリセット信号の生成動作が例示される。図6はソフトウェアリセットのための信号S20,S21,S22はハイレベルにネゲートされており、図2と同様のタイミングを示す。図7には電源電圧の安定状態でソフトウェアリセットが要求されたときの動作タイミングが例示される。時刻t20でリセット制御レジスタ36に第1データSRD1が書き込まれることによってソフトウェアリセットAが要求され、これによって図6の時刻t6からt10と同じ動作タイミングが生成される。これによって、外部に対するリセット指示が信号S7によって正規に解除されるまで、信号S7のローレベルが端子リセット制御回路15に回り込むことにより、POR/LVD制御回路11が不所望に途中で初期化されて信号S2がハイレベルに初期化される結果、信号S7が速いタイミングでハイレベルに反転されてしまう、ことが抑制される。したがって、外部端子RESIONから外部に与えられるリセット信号受けて動作されるデバイスのリセットは正常に行われることになり、パワーオンリセット後における外部システムの誤動作及び暴走を未然に防止することができる。時刻t21でリセット制御レジスタ36に第2データSRD2が書き込まれることによってソフトウェアリセットBが要求され、これによってシステムリセット信号S9が所定期間ローレベルにされ、それによってシステムリセットが行われる。時刻t22でリセット制御レジスタ36に第3データSRD3が書き込まれることによってソフトウェアリセットCが要求され、これによってソフトウェアリセットCの出力トリガ信号S23が一定期間ハイレベルにホールドされ、この期間をリセットホールド期間とするように、外部端子RESIONから外部リセット信号を出力する。ソフトウェアリセットCの場合は、システムリセット信号S9はハイレベルにネゲートされたままにされる点がソフトウェアリセットAによるリセット機能と相違される点である。以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、リセットコントローラの具体的な論理構成は上記実施の形態に限定されず適宜変更可能である。データ処理システムはノートPCに限定されずその他のモバイル製品等に広く適用可能である。データプロセッサが保有する回路モジュールは図3に限定されず適宜変更可能である。"