"不揮発性のFET電界効果トランジスタ型メモリセルに記憶されたデータに対応して読出し電流を出力するメモリ部と、基準電流を発生する基準電流発生部と、前記読出し電流と前記基準電流とを大小比較してその比較結果を出力する電流比較部と、を備えるメモリ装置であって、前記メモリ部は電源電圧を昇圧して昇圧電圧を発生する昇圧手段を有し、前記データの読出し時に前記昇圧電圧を前記メモリセルのゲート電圧として印加して前記読出し電流を出力し、前記基準電流発生部は、前記昇圧電圧に応じた電圧が一方の入力端子に印加される差動増幅器と、前記差動増幅器の出力電圧に応じた電圧を前記差動増幅器の他方の入力端子に印加する帰還手段と、前記差動増幅器の出力電圧に応じて前記基準電流を生成する電流出力手段と、を有することを特徴とするメモリ装置。前記帰還手段は、前記差動増幅器の出力電圧がゲートに印加される第1のPチャンネルFETと、前記第1のPチャンネルFETのドレインに一端が接続された抵抗と、を有し、前記第1のPチャンネルFETのソースに前記電源電圧が印加され、前記抵抗の他端が接地され、前記第1のPチャンネルFETのドレインの電圧が前記差動増幅器の出力電圧に応じた電圧として前記差動増幅器の他方の入力端子に印加され、前記電流出力手段は、前記差動増幅器の出力電圧がゲートに印加される第2のPチャンネルFETを有し、前記第1のPチャンネルFETのソースに前記電源電圧が印加され、前記第1のPチャンネルFETのドレインから前記基準電流が出力されることを特徴とする請求項1記載のメモリ装置。前記メモリセルは、前記メモリ部にマトリックス状に配列された複数のメモリセルのうちのいずれか1のメモリセルであり、前記メモリ部はコントローラからの指令に応じて前記1のメモリセルを選択して、その選択したメモリセルからの前記読出し電流を出力することを特徴とする請求項1記載のメモリ装置。前記基準電流発生部は、前記昇圧電圧を分圧して分圧電圧を生成する分圧回路を有し、前記分圧電圧が前記差動増幅器の前記一方の入力端子に印加されることを特徴とする請求項1又は2記載のメモリ装置。前記昇圧手段はチャージポンプからなることを特徴とする請求項1記載のメモリ装置。しかしながら、かかる従来のメモリ装置において、更なる低電圧動作を行う場合には、負荷集中等が原因でチャージポンプ9の昇圧能力の低下が発生することがある。この昇圧能力の低下発生時には、昇圧電圧VCWの電位が低下することで読出し電流Imcが減少し、これにより電流値の関係がImc<Ir<Imcとなるべきところが、図2に示すように、Imc<Imc<Irとなるため期待値Aの読み出しができず、更なる低電圧動作ができないという不具合が発生していた。そこで、本発明の目的は、かかる点を鑑みてなされたものであり、メモリセルから安定して正常な読出しが可能な低電圧動作の範囲を拡げることができるメモリ装置を提供することである。本発明のメモリ装置は、不揮発性のFET電界効果トランジスタ型メモリセルに記憶されたデータに対応して読出し電流を出力するメモリ部と、基準電流を発生する基準電流発生部と、前記読出し電流と前記基準電流とを大小比較してその比較結果を出力する電流比較部と、を備えるメモリ装置であって、前記メモリ部は電源電圧を昇圧して昇圧電圧を発生する昇圧手段を有し、前記データの読出し時に前記昇圧電圧を前記メモリセルのゲート電圧として印加して前記読出し電流を出力し、前記基準電流発生部は、前記昇圧電圧に応じた電圧が一方の入力端子に印加される差動増幅器と、前記差動増幅器の出力電圧に応じた電圧を前記差動増幅器の他方の入力端子に印加する帰還手段と、前記差動増幅器の出力電圧に応じて前記基準電流を生成する電流出力手段と、を有することを特徴としている。本発明のメモリ装置によれば、メモリセルから読出し電流を得るためにメモリセルのゲートに印加される昇圧手段による昇圧電圧が基準電流発生部に供給され、その昇圧電圧に応じて基準電流のレベルが定まるので、電源電圧が低電圧動作でも従来よりも更に低い電圧範囲でメモリセルからの読出し電流と基準電流との大小比較を正確に行うことができ、これによりメモリセルから安定して正常な読出し動作が可能な低電圧動作の範囲を拡大させることができる。以下、本発明の実施例を図面を参照しつつ詳細に説明する。図3は本発明の実施例としてメモリ装置の構成を示している。このメモリ装置は、図1に示した従来のメモリ装置と同様に、基準電流発生回路基準電流発生部に相当する1、メモリ部2、及び電流比較回路電流比較部に相当する3から構成される。メモリ部2及び電流比較回路3は従来のメモリ装置のものと同一である。基準電流発生回路1は、従来のメモリ装置のものと同様に、PMOSFET11,12,16,18、NMOSFET13~15及び抵抗17を備える他に、抵抗101,102を備えている。抵抗101と抵抗102とは直列に接続されて分圧回路を構成している。抵抗101の一端である分圧回路の一端にはチャージポンプ9の出力電圧VCWが印加され、抵抗101の他端と抵抗102の一端とが接続された接続点ノードN100が分圧回路の出力であり、NMOSFET13のゲートに接続されている。抵抗102の他端である分圧回路の他端は接地電位Vssの端子に接続されている。基準電流発生回路1のその他の構成は従来のメモリ装置のものと同一であるので、ここでの更なる説明は省略される。かかる本発明によるメモリ装置においては、昇圧手段であるチャージポンプ9の低電圧動作として昇圧能力が十分に満たされる第1の低電圧範囲例えば、Vcc=27Vより大と、昇圧能力の低下が発生する第2の低電圧範囲とがあるとする。チャージポンプ9の出力電圧VCWはワード線デコーダ5を介してワード線W0~Wmのうちのいずれか1のワード線Wiに印加される。また、データ線デコーダ6からの制御信号がデータ選択線DS0~DSnのうちのいずれか1のデータ選択線DSjにゲートが接続されたNMOSFET7jNMOSFET70~7nのうちのいずれ1のNMOSFETに供給され、そのNMOSFET7jがオン状態にされる。NMOSFET7jのドレインにソースが接続された1のデータ線Djデータ線D0~Dnのうちのいずれか1上のメモリセルMCijに記憶されたデータに応じて読出し電流Imcがそのオン状態にあるNMOSFET7jを介して電流比較回路3に出力される。読出し電流Imcは図4に示すように、第1の低電圧範囲では期待値A論理1に対応及び期待値B論理0に対応共にほぼ一定である。第2の低電圧範囲では期待値A及び期待値B共に電圧Vccの低下に従って低下する。また、チャージポンプ9の出力電圧VCWは基準電流発生回路1内の抵抗101と抵抗102とからなる分圧回路に印加される。この分圧回路の出力電圧が基準電圧Vrefとなって差動増幅器の一方の入力端子であるNMOSFET13のゲートに供給される。第2の低電圧範囲において、チャージポンプ9の昇圧能力の低下が発生すると、チャージポンプ9の出力電圧VCWに応じて基準電圧Vrefが低く設定されることになる。差動増幅器は一方の入力端子の基準電圧Vrefと他方の入力端子NMOSFET14のゲートの電圧とが等しくなるように動作するので、差動増幅器の出力電圧ノードN1の電圧はチャージポンプ9の昇圧能力の低下時には上昇し、これにより、PMOSFET16に流れる電流及びPMOSFET18に流れる基準電流Irが低下する。すなわち、図4に示すように、第2の低電圧範囲では電圧Vccの低下に従って読出し電流Imcの期待値A及び期待値Bは基準電流Irと共に低下し、また基準電流Irは期待値Aと期待値Bとの中間値となる。よって、第2の低電圧範囲の動作において、電流比較回路3は読出し電流Imcが基準電流Irに対する差電流が電圧差に変換され、その差電圧が差動増幅器で増幅され、上記のメモリセルMCijの読出しデータとして出力されるので、第1の低電圧範囲に加えて第2の低電圧範囲が正常動作範囲となる。なお、上記した実施例においては、昇圧手段としてチャージポンプが用いられているが、本発明はチャージポンプ以外の昇圧手段を用いても良い。"