"第1基板と前記第1基板の一面と接するように形成された第1絶縁層とを有する第1の半導体ウェハと、第2基板と前記第2基板の一面と接するように形成された第2絶縁層とを有する第2の半導体ウェハとを積層して接合する工程と、前記第1基板の一面と反対側の他面に第3絶縁層を形成する工程と、前記第3絶縁層、前記第1基板、及び前記第1絶縁層を貫通し、前記第2絶縁層内に形成された第2配線層上に前記第2絶縁層が残るようにエッチングを行い、第1接続孔を形成する工程と、前記第1接続孔に絶縁膜を形成する工程と、前記第2配線層上の前記第2絶縁層及び前記絶縁膜のエッチングを行い、第2接続孔を形成し、前記第2配線層を露出させる工程と、前記第1及び第2接続孔の内部に形成され、前記第2配線層と接続する第1のビアを形成する工程と、を備え、前記第1基板の前記他面に形成された前記第1接続孔の径は、前記第3絶縁層に形成された前記第1接続孔の径より大きい半導体装置の製造方法。前記第3絶縁層、前記第1基板及び前記第1絶縁層に、前記第1絶縁層に形成された第1配線層上に前記第1絶縁層が残るようにエッチングを行い、第3接続孔を形成する工程と、前記第3接続孔に前記絶縁膜を形成する工程と、前記第1配線層上の前記第1絶縁層及び前記絶縁膜にエッチングを行い、第4接続孔を形成し、前記第1配線層を露出させる工程と、前記第3及び第4接続孔の内部に形成され、前記第1配線層と接続する第2のビアを形成する工程と、を備え、前記第1基板の前記他面に形成された前記第3接続孔の径は、前記第3絶縁層に形成された前記第3接続孔の径より大きく前記第1配線層上に残る前記第1絶縁層の膜厚は、前記第2配線層上に残る前記第2絶縁層の膜厚より薄い請求項1に記載の半導体装置の製造方法。前記第1の半導体ウェハ及び前記第2の半導体ウェハを接合する工程は、前記第1絶縁層と、前記第2基板とに接続する接続層を介して前記第1の半導体ウェハ及び前記第2の半導体ウェハを接合する請求項1又は請求項2に記載の半導体装置の製造方法。前記第1の半導体ウェハ及び前記第2の半導体ウェハを接合する工程は、前記第1絶縁層と前記第2絶縁層とに接続する接続層を介して前記第1の半導体ウェハ及び前記第2の半導体ウェハを接合する請求項1又は請求項2に記載の半導体装置の製造方法。第1基板と前記第1基板の一面と接するように形成された第1絶縁層とを有する第1の半導体ウェハと、第2基板と前記第2基板の一面と接するように形成された第2絶縁層とを有する第2の半導体ウェハとを積層して接合した半導体装置であって、前記第1基板の一面と反対側の他面に形成された第3絶縁層と、前記第3絶縁層、前記第1基板、及び前記第1絶縁層を貫通し前記第2絶縁層の一部に形成された第1接続孔の内側であって、前記第1基板、第1絶縁層、及び第2絶縁層の一部の側壁に形成された第1絶縁膜と、前記第1絶縁膜が形成された前記第1接続孔の内側と、前記第2絶縁層に形成された第2配線層が露出するように形成された第2接続孔の内側とに形成され、前記第2配線層と接続する第1のビアと、を備え、前記第1基板の前記他面に形成された前記第1接続孔の径は、前記第3絶縁層に形成された前記第1接続孔の径より大きい半導体装置。第1基板と前記第1基板の一面と接するように形成された第1絶縁層と画素アレイ部を有する第1の半導体ウェハと、第2基板と前記第2基板の一面と接するように形成された第2絶縁層と該第2絶縁層に形成された配線層とを有する第2の半導体ウェハとを積層して接合した固体撮像装置であって、前記第1基板の一面と反対側の他面に形成された第3絶縁層と、前記第3絶縁層、前記第1基板、及び前記第1絶縁層を貫通し前記第2絶縁層の一部に形成された第1接続孔の内側であって、前記第1基板、第1絶縁層、及び第2絶縁層の一部の側壁に形成された第1絶縁膜と、前記第1絶縁膜が形成された前記第1接続孔の内側と、前記第2絶縁層に形成された第2配線層が露出するように形成された第2接続孔の内側とに形成され、前記第2配線層と接続する第1のビアと、を備え、前記第1基板の前記他面に形成された前記第1接続孔の径は、前記第3絶縁層に形成された前記第1接続孔の径より大きい固体撮像装置。固体撮像装置と、前記固体撮像装置のフォトダイオードに入射光を導く光学系と、前記固体撮像装置の出力信号を処理する信号処理回路と、を備え、前記固体撮像装置は、第1基板と前記第1基板の一面と接するように形成された第1絶縁層と画素アレイ部を有する第1の半導体ウェハと、第2基板と前記第2基板の一面と接するように形成された第2絶縁層と該第2絶縁層に形成された配線層とを有する第2の半導体ウェハとを積層して接合した固体撮像装置であって、前記第1基板の一面と反対側の他面に形成された第3絶縁層と、前記第3絶縁層、前記第1基板、及び前記第1絶縁層を貫通し前記第2絶縁層の一部に形成された第1接続孔の内側であって、前記第1基板、第1絶縁層、及び第2絶縁層の一部の側壁に形成された第1絶縁膜と、前記第1絶縁膜が形成された前記第1接続孔の内側と、前記第2絶縁層に形成された第2配線層が露出するように形成された第2接続孔の内側とに形成され、前記第2配線層と接続する第1のビアと、を備え、前記第1基板の前記他面に形成された前記第1接続孔の径は、前記第3絶縁層に形成された前記第1接続孔の径より大きいを備える電子機器。特許文献2に開示されるように深さの異なるビアを複数形成する場合、絶縁膜の成膜量のカバレッジ依存により、ビアの深さに応じて接続孔の底部に成膜される絶縁膜の膜厚が異なる。膜厚の異なる絶縁膜をエッチングすると、膜厚の薄い絶縁膜がオーバーエッチングされ、絶縁膜の下の配線が長時間エッチングにさらされてしまうという問題がある。また、エッチバックにより接続孔の底部の絶縁膜を除去するときに、接続孔の開口部がエッチングされ基板が露出してしまうという問題がある。本開示は、上述の点を鑑みてなされたものであり、ビア形成時のエッチングによる基板や配線への影響を抑制しつつ積層された半導体ウェハの回路どうしを接続できる半導体装置、半導体装置の製造方法、固体撮像装置、及び電子機器を提供するものである。上記課題を解決するため、本開示に係る半導体装置の製造方法は、第1基板と前記第1基板の一面と接するように形成された第1絶縁層とを有する第1の半導体ウェハと、第2基板と前記第2基板の一面と接するように形成された第2絶縁層とを有する第2の半導体ウェハとを接合する工程と、前記第1基板の一面と反対側の他面に第3絶縁層を形成する工程と、前記第3絶縁層、前記第1基板、及び前記第1絶縁層を貫通し、前記第2絶縁層に形成された第2配線層上に前記第2絶縁層が残るようにエッチングを行い、第1接続孔を形成する工程と、前記第1接続孔に絶縁膜を形成する工程と、前記第2配線層上の前記第2絶縁層及び前記絶縁膜のエッチングを行い、第2接続孔を形成し、前記第2配線層を露出させる工程と、前記第1及び第2接続孔の内部に形成され、前記第2配線層と接続する第1のビアを形成する工程と、を備え、前記第1基板の前記他面に形成された前記第1接続孔の径は、前記第3絶縁層に形成された前記第1接続孔の径より大きい。前記第1基板の前記他面に形成された前記第1接続孔の径が、前記第3絶縁層に形成された前記第1接続孔の径より大きいことで、前記第2配線層上の前記第2絶縁層及び前記絶縁膜のエッチングを行っても第3絶縁層がマスクとなって第1接続孔の内壁面に成膜された絶縁膜がエッチングされにくくなり、第1基板が露出しにくくなる。これにより第1基板がエッチングにさらされにくくなる。本開示に係る半導体装置は、第1基板と前記基板の一面と接するように形成された第1絶縁層とを有する第1の半導体ウェハと、第2基板と前記第2基板の一面と接するように形成された第2絶縁層とを有する第2の半導体ウェハとを接合した半導体装置であって、前記第1基板の一面と反対側の他面に形成された第3絶縁層と、前記第3絶縁層、前記第1基板、及び前記第1絶縁層を貫通し前記第2絶縁層の一部に形成された第1接続孔の内側であって、前記第1基板、第1絶縁層、及び第2絶縁層の一部の側壁に形成された第1絶縁膜と、前記第1絶縁膜が形成された前記第1接続孔の内側と、前記第2絶縁層に形成された第2配線層が露出するように形成された第2接続孔の内側とに形成され、前記第2配線層と接続する第1のビアと、を備え、前記第1基板の前記他面に形成された前記第1接続孔の径は、前記第3絶縁層に形成された前記第1接続孔の径より大きい。本開示に係る固体撮像装置は、上述した半導体装置の第1の半導体ウェハが画素アレイ部を有する構成である。本開示に係る電子機器は、上述した固体撮像装置と、光学レンズと、信号処理回路とを有する。本技術によれば、ビア形成時のエッチングによる基板や配線への影響を抑制しつつ積層された半導体ウェハの回路どうしを接続できる。第1実施形態図1は、第1実施形態に係る半導体装置100を示す図である。半導体装置100は、第1の半導体ウェハ110と、第1の半導体ウェハ110に接合された第2の半導体ウェハ120とを有する。第1の半導体ウェハ110は、第1基板111と、第1基板111の一面と接するように形成された第1絶縁層112と、第1絶縁層112に形成された第1の配線113を有する。第1基板111は例えばシリコンで構成される。第1の配線113は例えば銅などの金属で構成される。第2の半導体ウェハ120は、第2基板121と、第2基板121の一面と接するように形成された第2絶縁層122と、第2絶縁層122に形成された第2の配線123を有する。第2基板121は例えばシリコンで構成される。第2の配線123は例えば銅などの金属で構成される半導体装置100は、例えばシリコンで構成された支持基板140を有する。支持基板140の一面に第2の半導体ウェハ120の第2絶縁層122が第1接続層141を介して積層されている。第2の半導体ウェハ120の第2基板121の一面と略平行な他面に第1の半導体ウェハ110の第1絶縁層112が第2接続層142を介して積層されている。第1、第2接続層141,142は例えばシロキサン系樹脂膜である。第1の半導体ウェハ110の第1基板111の一面と略平行な他面には第3絶縁層143が形成されている。第1の半導体ウェハ110の第1の配線113と第2の半導体ウェハ120の第2の配線123は、第1のビア146、第2のビア147、及び接続配線148によって接続されている。第1のビア146は、第1接続孔151及び第2接続孔152の内側に形成される例えば銅などの金属である。第1接続孔151は、第3絶縁層143、第1基板111、第1絶縁層112、第2接続層142、第2基板を貫通し、第2絶縁層122の途中まで形成される。第2接続孔152は、第2絶縁層122をくりぬき第2の配線123が露出するように形成される。第2接続孔152は、第1接続孔151を第2絶縁層122側に伸展して形成される。第2接続孔152は、第1接続孔151とほぼ同じ中心軸を有する。第1接続孔151のうち、第1基板111、第1絶縁層112、第2接続層142、第2基板121、及び第2絶縁層122に形成される第1接続孔151の内壁面に第1絶縁膜144が形成される。図1では、第1絶縁膜144は、第3絶縁層143に形成される第1接続孔151及び第2接続孔152には形成されない。つまり、第1接続孔151の内壁面には、第1絶縁膜144及び第1のビア146が形成される。第2接続孔152の内壁面には、第1のビア146が形成される。なお、第2接続孔152の大きさによっては第2接続孔152が第1のビア146で埋め込まれる場合がある。第1絶縁膜144が形成された第1接続孔151及び第2接続孔152によって、第2接続孔152側に行くほど径が小さくなる円錐台形状の接続孔が形成される図9参照。第1絶縁膜144が形成されていない第1接続孔151は、第3絶縁層143が孔の内側に突出した形状となっている図7参照。つまり、第3絶縁層143に形成される第1接続孔151の径は、第1基板の一面に形成される第1接続孔151の径より小さくなる。第1、第2接続孔151,152の形状の詳細については後述する。第1のビア146は、第1絶縁膜144が形成された第1接続孔151及び第2接続孔152の内壁面に形成される。図1では、第1のビア146は、内側に孔を有するように形成しているが、第1、第2接続孔151,152内部を第1のビアで充填し、内側に孔が形成されないようにしてもよい。第2のビア147は、第3接続孔153及び第4接続孔154の内側に形成される例えば銅などの金属である。第3接続孔153は、第3絶縁層143、及び第1基板111を貫通し、第1絶縁層112の途中まで形成される。第4接続孔154は、第1絶縁層112をくりぬき第1の配線113が露出するように形成される。第4接続孔154は第3接続孔153を第1絶縁層112側に伸展して形成される。第4接続孔154は、第1接続孔151とほぼ同じ中心軸を有する。第3接続孔153のうち、第1基板111及び第1絶縁層112に形成される第3接続孔153の内壁面に第2絶縁膜145が形成される。図1では、第3絶縁層143に形成される第3接続孔153及び第4接続孔154には第2絶縁膜145は形成されない。つまり、第3接続孔153の内壁面には、第2絶縁膜145及び第2のビア147が形成される。第4接続孔154の内壁面には、第2のビア147が形成される。なお、第4接続孔154の大きさによっては第4接続孔154が第2のビア147で埋め込まれる場合がある。第2絶縁膜145が形成された第3接続孔及び第4接続孔154によって、第4接続孔154側に行くほど径が小さくなる円錐台形状の接続孔が形成される図9参照。第2絶縁膜145が形成されていない第1接続孔151は、第3絶縁層143が孔の内側に突出した形状となっている図5参照。つまり、第3絶縁層143に形成される第3接続孔153の径は、第1基板の一面に形成される第3接続孔153の径より小さくなる。第3、第4接続孔153,154の形状の詳細については後述する。第1のビア146の一端は第2の配線123に電気的に接続されている。第2のビア147の一端は第1の配線113に電気的に接続されている。接続配線148は、一端が第1のビア146の他端に、他端が第2のビア147の他端に接続されている。これにより、第1の半導体ウェハ110の第1の配線113と第2の半導体ウェハ120の第2の配線123とが電気的に接続される。次に、図2乃至図9を用いて本実施形態に係る半導体装置100の製造方法について説明する。なお、第1、第2の半導体ウェハ110,120の製造方法は従来と同じであるため説明は省略する。図2に示すように、支持基板140上に第2の半導体ウェハ120を、第1接続層141を介して接合する。このとき、支持基板140と第2絶縁層122とが接合されるようにする。接合は、例えば、支持基板140にシロキサン系樹脂膜で構成される第1接続層141を0.5μm程度成膜し、第2絶縁層122を張り合わせて、約200°Cで加熱し10kNで加圧することで行う。次に、図3に示すように第2の半導体ウェハ120上に第1の半導体ウェハ110を、第2接続層142を介して接合する。このとき、第2基板121と第1絶縁層112とが接合されるようにする。具体的には、まず第2基板121の表面をグラインダーで膜厚が50μm以下になるまで研磨する。その後、第2基板121の表面に対し、CMPChemicalMechanicalPolishing法などで研磨及び表面平坦化を行い、膜厚が例えば10μm程度となるように第2基板121を薄膜化する。次に、図2と同様に、第2基板121上に例えばシロキサン系樹脂膜で構成される第2接続層142を0.5μm程度成膜し、第1絶縁層112を張り合わせて、約200°Cで加熱し10kNで加圧し、第2の半導体ウェハ120と第1の半導体ウェハ110とを接合する。図4に示すように第1基板111を薄膜化し、第1基板111上に第3絶縁層143を成膜し、第3接続孔153に対応する位置に孔156が形成されたレジスト155を形成する。具体的には、まず第1基板111を、第2基板121と同様にグラインダーやCMP法を用いて例えば10μm程度に薄膜化する。薄膜化した第1基板111の他面上に、第3絶縁層143を成膜する。第3絶縁層143は、第1基板111上に例えばCVDChemicalVaporDeposition法を用いてSiONを100nm程度成膜することで形成される。次に、第3絶縁層143上にリソグラフィーにより第3接続孔153に対応する位置に略円形の開口部156を有するレジスト155をパターニングする。例えば、レジスト155に設ける開口部156の径は10μm程度とする。図5に示すように、レジスト155をマスクとしてドライエッチングを行い、第3絶縁層143及び第1基板111を貫通し、第1絶縁層112の途中まで第3接続孔153を形成する。このとき、第3絶縁層143の下側が約200nmのアンダーカットになるようにエッチングを行う。第3絶縁層143より第1基板111の方が速くエッチングが進むため、図5に示すように第3絶縁層143の下側の第1基板111がエッチングされる。これにより、第3接続孔153は第3絶縁層143が第3接続孔153の内側に突出した形状となる。つまり第3絶縁層143は、第3接続孔153の内側に突出した部分143Bを有する。従って、第3絶縁層143に形成される第3接続孔153の径r3は、第1基板111の一面に形成される第3接続孔153の径r4より小さくなるr3<r4。また、径r3と径r4との差、すなわちアンダーカット量突出した部分143Bの長さは、例えばこの後の工程で成膜される第2絶縁膜145の膜厚とほぼ同じになるようにする。第3接続孔153は、第3絶縁層143及び第1基板111を貫通し、第1の配線113上に第1絶縁層112が膜厚d1だけ残るように第1絶縁層112を掘りこんで形成される。図1では、第1絶縁層112が第1の配線113上に、例えば膜厚d1=100nm程度残るようにエッチングを行う。第3接続孔153を上述した所望の形状にするためには、エッチングを例えば並行平板プラズマ装置でSF6、O2ガスの流量を制御しながら行えばよい。図6に示すように、第3接続孔153を形成後、第3接続孔153を埋め込むようにレジスト157を成膜し、リソグラフィーにより第1接続孔151に対応する位置に略円形の開口部158をパターニングする。レジスト157に設ける開口部158の径は例えば10μm程度とする。図7に示すように、レジスト157をマスクとしてドライエッチングを行い、第3絶縁層143、第1基板111、第1絶縁層112、及び第2接続層142を貫通し、第2絶縁層122の途中まで第1接続孔151を形成する。このとき、第3接続孔153を形成する場合と同様に、第3絶縁層143の下側が約200nmのアンダーカットになるようにエッチングを行う。第1接続孔151は、第3絶縁層143が第1接続孔151の内側に突出した形状となる。第3絶縁層143は、第1接続孔151の内側に突出した部分143Aを有する。従って、第3絶縁層143に形成される第1接続孔151の径r1は、第1基板111の一面に形成される第1接続孔151の径r2より小さくなるr1<r2。また、径r1と径r2との差、すなわちアンダーカットの量突出した部分143Aの長さは、例えばこの後の工程で成膜される第1絶縁膜144の膜厚とほぼ同じになるようにする。第1接続孔151は、第3絶縁層143、第1基板111、第1絶縁層112、及び第2接続層142を貫通し、第2の配線123上に第2絶縁層122が膜厚d1だけ残るように第2絶縁層122を掘りこんで形成される。第2の配線123上に残る第2絶縁層122の膜厚d2は、第1の配線113上に残る第1絶縁層112の膜厚d1より大きい。図1では、第2の配線123上に残る第2絶縁層122の膜厚が、例えば膜厚d2=600nm程度となるようにエッチングを行う。図8に示すように、第3絶縁層143上、及び第1、第3接続孔151,153の内側に絶縁膜159を成膜する。具体的には、第1、第3接続孔151,153の内側壁に成膜される絶縁膜159の膜厚が第3絶縁層143のアンダーカット量と同程度本実施形態では200nm程度となるように、絶縁膜159を成膜する。具体的には、例えばCVD法でSiO2である絶縁膜159を成膜する場合、第3絶縁層143上に1000nm程度の膜厚の絶縁膜159が成膜されるようにすればよい。CVD法で絶縁膜159を成膜すると、接続孔の深さが深いほど接続孔の底面に成膜される絶縁膜159の膜厚が薄くなる。具体的には、例えば第3絶縁層143に膜厚1000nm程度の絶縁膜159を成膜すると、第3接続孔153の底面には、700nm程度の絶縁膜159が成膜される。また、第1接続孔151の底面には200nm程度の絶縁膜159が成膜される。ここで、上述したように本実施形態では、第1の配線113上に残る第1絶縁層112の膜厚d1を100nm程度としているため、第1の配線113上に形成される膜第1絶縁層112及び絶縁膜159の膜厚はd3=100nm700nm=800nmとなる。第2の配線123上に残る第2絶縁層122の膜厚d2を600nm程度としているため、第2の配線123上に形成される膜第2絶縁層122及び絶縁膜159の膜厚は600nm200nm=800nmとなる。このように、図5、図7に示すように第1及び第2の配線113,123に残る絶縁層の膜厚を調整することで、CVD法のように接続孔の深さが深いほど底面に成膜される絶縁膜の膜厚が薄くなっても、第1、第2の配線113,123上に形成される膜の膜厚d3を等しくすることができる。なお、第1接続孔151及び第3接続孔153の内壁面に形成される絶縁膜159の膜厚、及び配線113,123上に形成される膜の膜厚d3を所望の厚さとすることができるのであれば、第1の配線113上に残る第1絶縁層112の膜厚d1=0としてもよい。つまり、第3接続孔153を形成するときに第1の配線113が露出するようにし、第4接続孔154を省略してもよい。図9に示すように、第1の配線113に形成される膜第1絶縁層112及び絶縁膜159をエッチングにより除去して第4接続孔154を形成し、第1の配線113を露出させる。同様に、第2の配線123に形成される膜第2絶縁層122及び絶縁膜159をエッチングにより除去して第2接続孔152を形成し、第1の配線113を露出させる。このとき、異方性の高いエッチングを行うことで、第1接続孔151及び第3接続孔153の内側壁に形成された絶縁膜159を残しつつ、第3絶縁層143上と第1接続孔151及び第3接続孔の底面上とに形成された絶縁膜159を除去することができる。このエッチングにより、第1絶縁膜144、第2絶縁膜145、第2接続孔152及び第4接続孔154を形成する。異方性の高いエッチングは、例えば並行平板プラズマ装置で、C4F8,O2,Arガスを用い、基板へ印加されるRFパワーを1000W以上で行うことで、異方性の高いエッチングが得られる。この条件でエッチングを行うことで、接続孔の深さに寄らずエッチングの速度を一定にすることができ、マイクロローティングを少なくすることができ、第2接続孔152の深さと第4接続孔154の深さをほぼ等しくすることができる。また、上述したように、第3絶縁層143は、第1接続孔151及び第3接続孔153の内側に突出した庇状になっている。この第3絶縁層143の突出した部分143A、143Bの長さと、第1接続孔151及び第3接続孔153の内壁面に形成した絶縁膜159の膜厚はほぼ等しい。そのため、第3絶縁層143の突出した部分143A、143Bが第1接続孔151及び第3接続孔153の内壁面に形成した絶縁膜159のマスクとなり、第1接続孔151及び第3接続孔153の内壁面に形成した絶縁膜159が過度にエッチングされることがなくなり、第1基板111が露出しにくくなる。続いて、スパッタ法でバリアメタル図示せず及びCuシード層図示せずを成膜した後、リソグラフィーで接続配線148に対応する位置以外にレジスト図示せずをパターニングしてメッキ法によりCuメッキを行う。その後、不要なバリアメタルを除去し、接続配線148を形成することで図1に示す半導体装置が得られる。以上のように、本実施形態の半導体装置100では、第1のビア146及び第2のビア147を形成するために第1接続孔151及び第3接続孔153を形成する場合に、各接続孔の深さに応じた膜厚だけ絶縁層を各配線上に残すことで、絶縁膜159を成膜した時に各配線上に形成される膜絶縁層及び絶縁膜159の膜厚d3が等しくなる。従って、エッチングにより第2接続孔152及び第4接続孔154を形成し各配線を露出させても、エッチングのスピードがほぼ等しいため、各配線がエッチングにさらされる時間をほぼ均等に短くすることができ、エッチングによる配線の影響を抑制することができる。また、第3絶縁層143に形成される第1接続孔151の径r1を第1基板111の一面に形成される第1接続孔151の径r2より小さくすることで、第3絶縁層143に第1接続孔151の内側に突出させた部分143Aを形成している。同様に第3絶縁層143に形成される第3接続孔153の径r3を第1基板111の一面に形成される第3接続孔153の径r4より小さくすることで、第3絶縁層143に第3接続孔153の内側に突出させた部分143Bを形成している。第3絶縁層143の突出した部分143A、143Bを第1絶縁膜144及び第2絶縁膜145を形成するときのマスクとすることで、エッチングにより絶縁膜159が除去され第1基板111が露出しないようにすることができる。これにより、第1基板111がエッチングにさらされないようにすることができる。以上により、本実施形態に係る半導体装置100は、ビア形成時のエッチングによる基板や配線への影響を抑制しつつ積層された半導体ウェハの回路どうしを接続することができる。なお、各基板と各絶縁層とを直接接合できる場合は、第1接続層141及び第2接続層142を省略してもよい。変形例1次に、第1実施形態の変形例1を説明する。図10は、本変形例に係る半導体装置100Aを示す図である。本変形例では、第1の半導体ウェハ110上に第3の半導体ウェハ130を積層している点で図1の半導体装置100と異なる。図10に示すように、半導体装置100Aは、第3絶縁層143上に第1乃至第4接続孔151~154を埋め込むように形成された第4絶縁層169を有する。第4絶縁層169上に第3接続層168を介して第3の半導体ウェハ130が積層される。第3の半導体ウェハ130は、第3基板131と、第3基板131の一面と接するように形成された第5絶縁層132と、第5絶縁層132に形成された第3の配線133を有する。第3基板131は例えばシリコンで形成される。第3の配線133は例えば銅などの金属で形成される。第3接続層168は、第5絶縁層132の第3基板131と接する面とは反対側の面に接続され、第3の半導体ウェハ130及び第1の半導体ウェハ110を接合する。第3接続層168は例えばシロキサン系樹脂膜である。なお、第4絶縁層169と第5絶縁層132とを直接接合可能な場合は、第3接続層168を省略してもよい。第1の半導体ウェハ110の第1の配線113と第3の半導体ウェハ130の第3の配線133とが、第3のビア162、第4のビア163及び接続配線166によって接続されている。また、接続配線148と第3の配線133とが、第5のビア164、第6のビア165及び接続配線167によって接続されている。半導体装置100Aは、第3基板131の一面と略平行な他面上に第6絶縁層161を有している。また、第3のビア162は、第6絶縁層161、第3基板131、第5絶縁層132、第3接続層168、第4絶縁層169、第3絶縁層143、及び第1基板111を貫通し、第1絶縁層112の途中まで形成されており、一端が第1の配線113と接続されている。半導体装置100Aは、第3基板131、第5絶縁層132、第3接続層168、第4絶縁層169、第3絶縁層143、及び第1基板111を貫通し、第1絶縁層112の途中まで形成された第3絶縁膜181を有する。第3絶縁膜181は、第6絶縁層161と同一層には形成されておらず、また第1の配線113上から一定の厚さには設けられていない。第4のビア163は、第6絶縁層161、及び第3基板131を貫通し、第5絶縁層132の途中まで形成されており、一端が第3の配線133と接続されている。半導体装置100Aは、第6絶縁層161、及び第3基板131を貫通し、第5絶縁層132の途中まで形成された第4絶縁膜182を有する。第4絶縁膜182は、第6絶縁層161と同一層には形成されておらず、また第3の配線133上から一定の厚さには設けられていない。接続配線166は、一端が第3のビア162の他端に、他端が第4のビア163の他端に接続されている。第5のビア164は、第6絶縁層161、第3基板131、第5絶縁層132、第3接続層168を貫通し、第4絶縁層169の途中まで形成されており、一端が接続配線148と接続されている。半導体装置100Aは、第3基板131、第5絶縁層132、第3接続層168を貫通し、第4絶縁層169の途中まで形成された第5絶縁膜183を有する。第5絶縁膜183は、第6絶縁層161と同一層には形成されておらず、また接続配線148上から一定の厚さには設けられていない。第6のビア165は、第6絶縁層161、及び第3基板131を貫通し、第5絶縁層132の途中まで形成されており、一端が第3の配線133と接続されている。半導体装置100Aは、第6絶縁層161、及び第3基板131を貫通し、第5絶縁層132の途中まで形成された第6絶縁膜184を有する。第6絶縁膜184は、第6絶縁層161と同一層には形成されておらず、また第3の配線133上から一定の厚さには設けられていない。接続配線167は、一端が第5のビア164の他端に、他端が第6のビア165の他端に接続されている。各絶縁膜は、各配線から所定の距離だけ隔てて形成される。この距離は、各絶縁膜に対応するビアの深さに応じて長くなる。各ビアの深さは、第3のビア162、第5のビア164、第4のビア163の順で浅くなり、第4のビア163の深さと第5のビア164の深さがほぼ等しくなる。従って、各配線と各絶縁膜との距離、即ち各配線上に残る絶縁層の膜厚は、第3絶縁膜181、第5絶縁膜183、第4絶縁膜182の順で薄くなり、第4絶縁膜182までの距離と第6絶縁膜までの距離とがほぼ等しくなる。図11及び図12を用いて、第3の半導体ウェハ130の積層方法を説明する。まず、図11に示すように、例えばCVD法により、第3絶縁層143上に第1乃至第4接続孔151~154を埋め込むようにSiO2を成膜後、CMP法で平坦化し、第4絶縁層169を形成する。その後、第4絶縁層169と第5絶縁層132とが対向するように第3の半導体ウェハ130を配置する。図12に示すように、第1の半導体ウェハ110と第3の半導体ウェハ130との間に第3接続層168を形成し、第1の半導体ウェハと第3の半導体ウェハ130を接合する。その後、第3基板131を、グラインダー及びCMP法などで研磨及び表面平坦化を行うことで、膜厚が例えば10μm程度となるように薄膜化する。なお、各ビアの形成方法は、第1実施形態と同じであるため説明を省略する。以上のように、2つの半導体ウェハを積層する場合と同様に、ビア形成時のエッチングによる基板や配線への影響を抑制しつつ3つ以上積層された半導体ウェハの回路どうしを接続することができる。変形例2次に、第1実施形態の変形例2を説明する。図13は、本変形例に係る半導体装置100Bを示す図である。本変形例では、各半導体ウェハの配線どうしを接続するのではなく、図示しない外部装置と接続するために配線とビアとを接続している。それ以外の構成は、図10に示す半導体装置100Aと同じである。図13に示すように、半導体装置100Bは、一端が第2の配線123に接続した第7のビア171と、一端が第7のビア171の他端に接続した接続配線173と、一端が接続配線173に接続した第8のビア172とを有している。これにより、第2の半導体ウェハ120の第2の配線123と図示しない外部装置とを接続することができる。第7のビア171は、第1のビアと同じ構成である。また、第7のビア171の一面と接するように形成される第7絶縁膜185は、第1絶縁膜144と同じ構成である。接続配線173は、他端がビアに接続されていない点を除き接続配線148と同じ構成である。また、第8のビア172は、他端が接続配線と接続されていない点を除き第5のビア164と同じ構成である。このように、各半導体ウェハの配線どうしを接続するビアや接続配線と同様にして、図示しない外部装置と各半導体ウェハの配線を接続することができる。第2実施形態図14は、第2実施形態に係る半導体装置200を示す図である。半導体装置200は、第1の半導体ウェハ110と第2の半導体ウェハ120とを第1絶縁層112及び第2絶縁層122が対向するように接合した点で図1の半導体装置100と異なる。図14に示すように、半導体装置200は、一面が第1絶縁層112に、一面と略平行な他面が第2絶縁層122に接続された第2接続層201を有する。なお半導体装置200は、図1の支持基板140は有していない。また、第2基板121は、図1のように薄膜化されていない。また、第1のビア246は、第3絶縁層143、第1基板111、第2接続層201を貫通し、第2絶縁層122の途中まで形成されている。また第1絶縁膜244は、第1基板111、第2接続層201を貫通し、第2絶縁層122の途中まで形成されている。このように、第1のビア246及び第1絶縁膜244が第2基板121を貫通していない点で図1の第1のビア146及び第1絶縁膜144と異なる。本実施形態の半導体装置200は、第1の半導体ウェハ110及び第2の半導体ウェハ120の絶縁層どうしを接合し、半導体ウェハを積層化している。このため、第1のビア246は、第2基板121を貫通せずに形成することができ、図1の第1のビア146に比べて第1のビア246の深さを短くすることができる。これにより、第1のビア246の深さと第2のビアの深さの差各ビアの段差が小さくなる。そこで、本実施形態では、図15に示すように、第1の配線113上に残る第1絶縁層112の膜厚d’1及び第2の配線123上に残る第2絶縁層122の膜厚d’2を調整し、絶縁膜159を形成した後の第1の配線113上に形成される膜の膜厚d4と第2の配線123上に形成される膜の膜厚d5とがほぼ等しくなるようにする。具体的には、第2絶縁層122の膜厚d’2を、図7に示す第2絶縁層122の膜厚d2より薄くする。これは、図14の第1のビア246が図1の第1のビア146より浅く、図15に示すように、第1接続孔151の底面に成膜される絶縁膜159が、図8より厚くなるためである。従って、第2絶縁層122の膜厚d’2を、図7に示す第2絶縁層122の膜厚d2より薄くすることで、絶縁膜159を形成した後の第1の配線113上に形成される膜の膜厚d4と第2の配線123上に形成される膜の膜厚d5とをほぼ等しくすることができる。なお、図15は、第1の半導体ウェハ110及び第2の半導体ウェハ120の絶縁層どうしを接合した後に、第1実施形態と同様の工程に従い第1、第3接続孔151,153を形成し、絶縁膜159を成膜した半導体装置200を示す図である。以上のように、本実施形態に係る半導体装置200のように、各半導体ウェハの絶縁層が対向するように半導体ウェハを積層することで、各ビアの段差が小さくなっても第1実施形態と同様の効果を得ることができる。なお、本実施形態の半導体装置200に対し、変形例1のようにさらに第3の半導体ウェハを積層するようにしてもよく、変形例2のように図示しない外部装置と接続するようにしてもよい。第3実施形態図16に、第3実施形態に係る半導体装置300を示す。本実施形態に係る半導体装置300は、第3絶縁層143上に絶縁膜301を有している点、第1、第2絶縁膜302,303の形状、及び第2接続孔304、第4接続孔305の形状が図14に示す半導体装置200と異なる。絶縁膜301は、例えばSiO2で構成される。第1絶縁膜302は、第1接続孔151の内壁面に成膜される。第1絶縁膜302は、第2の配線123側に形成される第1絶縁膜302の膜厚が第3絶縁層143側より厚くなるような段差を有する。また、本実施形態では、第3絶縁層143に形成された第3接続孔153の内壁面にも第2絶縁膜303が成膜されている。第2絶縁膜303は、第3接続孔153の内壁面に成膜される。第2絶縁膜303は、第1の配線113側に形成される第2絶縁膜303の膜厚が第3絶縁層143側より厚くなるような段差を有する。第1絶縁膜302の段差に比べ、第2絶縁膜303の段差は大きくなる。また、本実施形態では、第3絶縁層143に形成された第1接続孔151の内壁面にも第2絶縁膜303が成膜されている。なお、第1のビア146及び第2のビア147は、第1絶縁膜302が形成された第1接続孔151の内壁面、及び第2絶縁膜303が形成された第3接続孔153の内壁面に形成されるため、これら内壁面の形状に沿って湾曲した形状となる。また、接続配線148は、絶縁膜301上に形成される。次に、図17及び図18を用いて本実施形態の半導体装置300の製造方法を説明する。なお、絶縁膜159を形成するまでは、図8に示す半導体装置100の製造方法と同じである。図17に示すように絶縁膜159を成膜後、第1接続孔151及び第3接続孔153に対応する位置に、第1接続孔151及び第3接続孔153より径が小さい開口部を有するレジスト306をパターニングする。次に、レジスト306をマスクとして異方性の高いエッチングにより第1の配線113上に形成された膜及び第2の配線123上に形成された膜を除去し、第1の配線113及び第2の配線123を露出させる。なお、ここで行う異方性の高いエッチングは図9で行うエッチングと同様の条件で行えばよい。このように、レジスト306をマスクとして異方性の高いエッチングを行うことで、図18に示すように、絶縁膜301、第1絶縁膜302、及び第2絶縁膜303を形成することができる。また、第1接続孔151より径が小さい第2接続孔304及び、第3接続孔153より径が小さい第4接続孔305を形成することができる。第1のビア146、第2のビア147及び接続配線148を形成することで、図16に示す半導体装置300が得られる。なお、第1のビア146、第2のビア147及び接続配線148の形成方法は、第1実施形態と同じである。このように、第1接続孔151より径が小さい第2接続孔304を形成し、第3接続孔153より径が小さい第4接続孔305を形成することで、露出する配線の面積を小さくすることができ、エッチングにさらされる配線の面積を小さくすることができる。これは、第1接続孔151及び第3接続孔153の径が数十nmから数百nmと大きい場合に特に有効である。また、絶縁膜301をエッチングで除去しないため、第1基板111表面の第3絶縁層143を実質的に厚くしたい場合にも有効である。第4実施形態次に、第4実施形態では、半導体装置100の応用例を説明する。ここでは、半導体装置100を固体撮像装置400に応用した場合について説明する。図19に、半導体装置100を応用する固体撮像装置400の概略構成を示す。固体撮像装置400は、例えばシリコンで構成された半導体基板11に複数の光電変換部を含む画素2が規則的に2次元アレイ状に配列された画素アレイ3と、周辺回路部とを有する。画素2は、光電変換部である例えばフォトダイオードと、複数の画素トランジスタを有する。複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ及び増幅トランジスタの3つのトランジスタで構成される。その他、選択トランジスタを追加して4つのトランジスタで構成してもよい。画素2は1つの単位画素として構成することができる。なお単位画素の等価回路は通常と同じであるので詳細説明は省略する。また、画素2は、共有画素構造とすることもできる。この共有画素構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有する1つのフローティングディフージョンと、供する1つずつの他の画素トランジスタで構成される。すなわち、共有画素構造では、複数の単位画素を構成するフォトダイオード及び転送トランジスタが、他の1つずつの画素トランジスタを共有して構成される。周辺回路部は、垂直駆動回路4と、カラム信号処理回路5と、水平駆動回路6と、出力回路7と、制御回路8などで構成される。制御回路8は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像装置の内部情報などのデータを出力する。すなわち、制御回路8では、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路4、カラム信号処理回路5及び水平駆動回路6などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路4、カラム信号処理回路5及び水平駆動回路6等に入力する。垂直駆動回路4は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路4は、画素領域3の各画素2を行単位で順次垂直方向に選択走査し、垂直信号線9を通して各画素2の光電変換部となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基づく画素信号をカラム信号処理回路5に供給する。カラム信号処理回路5は、画素2の例えば列ごとに配置されており、1行分の画素2から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路5は、画素2固有の固定パターンノイズを除去するためのCDSや、信号増幅、AD変換等の信号処理を行う。カラム信号処理回路5の出力段には水平選択スイッチ図示せずが水平信号線10との間に接続されて設けられる。水平駆動回路6は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路5の各々を順番に選択し、カラム信号処理回路5の各々から画素信号を水平信号線10に出力させる。出力回路7は、カラム信号処理回路5の各々から水平信号線10を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。図20に、本実施形態に係る固体撮像装置400の基本的な概略構成を示す。固体撮像装置400は、例えば図20aに示すように、第1の半導体チップ22に画素領域23と制御回路24を搭載し、第2の半導体チップ26に信号処理を行うための信号処理回路を含むロジック回路25を搭載する。この第1及び第2の半導体チップ22,26を相互に電気的に接続して1つの半導体装置として固体撮像装置400が構成される。固体撮像装置400の他の構成例として、例えば図20bの構成があげられる。図20bに示すように、固体撮像装置400は、第1の半導体チップ22に画素領域23を搭載し、第2の半導体チップ26に制御回路24と、信号処理回路を含むロジック回路25とを搭載する。この第1及び第2の半導体チップ22,26を相互に電気的に接続して1つの半導体装置として固体撮像装置400が構成される図21に固体撮像装置400の断面図を示す。図21に示すように、第1の半導体ウェハ110に、画素アレイ以下、画素領域という23と制御回路24を形成する。すなわち、第1の半導体ウェハ110の第1絶縁層112内に、各画素2の光電変換部となるフォトダイオード410と、画素トランジスタTr1、Tr2で構成される画素アレイ23を形成する。画素トランジスタTr1,Tr2は、ゲート電極401,402と図示しないソース/ドレイン領域で構成される。画素トランジスタの個数は2個以上であってもよい。複数の画素トランジスタを2つの画素トランジスタTr1,Tr2で代表して示している。フォトダイオード410に隣接する画素トランジスタTr1が転送トランジスタに相当し、画素トランジスタTr1の図示しないソース/ドレイン領域がフローティングディフージョンに相当する。第1の半導体ウェハ110の第1絶縁層112内に形成されるMOSトランジスタTr3,Tr4によって制御回路24が構成される。MOSトランジスタTr3,Tr4は、ゲート電極403,404と図示しないソース/ドレイン領域で構成される。MOSトランジスタの個数は2個以上であってもよい。複数のMOSトランジスタを2つのMOSトランジスタTr3,Tr4で代表して示している。第2の半導体ウェハ120には、信号処理回路を含むロジック回路25を形成する。すなわち、第2の半導体ウェハ120の第2絶縁層122内に、複数のMOSトランジスタTr6~Tr8で構成されたロジック回路25を形成する。MOSトランジスタTr6~Tr8は、ゲート電極406~408と、図示しないソース/ドレイン領域とで構成される。MOSトランジスタの個数は3個以上であってもよい。複数のMOSトランジスタを2つのMOSトランジスタTr6~Tr8で代表して示している。ここでは、ロジック回路を構成するトランジスタとしてMOSトランジスタを示したがCMOSトランジスタで構成してもよい。第1のビア146、第2のビア147、及び接続配線148によって、第1の配線113と第2の配線123とを電気的に接続する。また、第3絶縁層143上に平坦化膜411を形成する。平坦化膜411上に各画素に対応して例えば赤R、緑G、青Bのオンチップカラーフィルタ412を形成し、その上にオンチップマイクロレンズ413を形成する。各オンチップカラーフィルタ412及びオンチップマイクロレンズ413は、画素アレイの各単位画素に対応して形成される。なお、図21では、本実施形態の理解を容易にするために、オンチップカラーフィルタ412及びオンチップマイクロレンズ4113を除く固体撮像装置400の断面構造を拡大して示している。このため、単位画素のピッチ寸法に対してオンチップカラーフィルタ412及びオンチップマイクロレンズ413のピッチ寸法を縮小して表示している。画素アレイ23、制御回路24、及びロジック回路25は、従来と同様の製造方法で製造でき、第1のビア146、第2のビア147、及び接続配線148は第1実施形態と同様の製造方法で製造できるため、詳細説明は省略する。以上のように、図1に示す半導体装置100の第1絶縁層112に画素アレイ23、制御回路24を形成し、第2絶縁層122にロジック回路25を形成することで、固体撮像装置400でも第1実施形態と同様の効果が得られる。半導体装置100を固体撮像装置400に応用することで、従来のウェハプロセス技術で画素アレイとロジック回路との混載が可能となる。なお、本実施形態では、固体撮像装置400に第1実施形態の半導体装置100を適用する例を示したが、変形例1,2、第2、第3実施形態に示す半導体装置を適用してもよい。第5実施形態次に、図22を用いて、第5実施形態では、固体撮像装置400の応用例を説明する。図22は、固体撮像装置400を電子機器500に応用した例を示す。電子機器500としては、例えばデジタルカメラや、携帯電話機等のカメラ、スキャナ、監視カメラ等が挙げられるが、ここでは電子機器500がデジタルカメラである場合について説明する。本実施形態に係る電子機器500は、固体撮像装置400と、光学レンズ501と、シャッタ装置502と、駆動回路504と、信号処理回路503とを有する。光学レンズ501は、被写体からの像光入射光を固体撮像装置400の撮像面上に結像させる。これにより固体撮像装置400内に一定期間信号電荷が蓄積される。シャッタ装置502は、固体撮像装置400への光照射期間及び遮光期間を制御する。駆動回路504は、固体撮像装置400の転送動作及びシャッタ装置402のシャッタ動作を制御する駆動信号を供給する。固体撮像装置400は、駆動信号に基づき光電変換素子410に蓄積された信号電荷を電気信号として出力する。信号処理回路403は、各種の信号処理を行う。信号処理回路403は、固体撮像装置400が出力する電気信号に対して信号処理を施して映像信号を生成し、図示しないメモリなどの記憶媒体やモニタ等に出力する。以上のように、本実施形態に係る電子機器500は、第4実施形態に係る固体撮像装置400を搭載しているため、エッチングによる基板や配線への影響を抑制しつつ半導体ウェハを積層化できる。これにより、従来のウェハプロセス技術で画素アレイとロジック回路との混載が可能な固体撮像装置を電子機器に応用することができる。最後に、上述した各実施形態の説明は本技術の一例であり、本技術は上述の実施の形態に限定されることはない。このため、上述した各実施の形態以外であっても、本技術に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。"