"第1のノードCPD1と第2のノードCPD2とに接続された第1のトランジスタT11と,前記第1のノードと第3のノードDCLK1との間に接続された第1のキャパシタC11と,前記第1のトランジスタのゲートと第4のノードGCLK1との間に接続された第2のキャパシタC12と,第1の制御信号DCLK10に応答して前記第3のノードを駆動する第1のバッファと,第2の制御信号GCLK10に応答して前記第3のノードを駆動する第2のバッファと,を具備し,前記第1のバッファは,前記第1の制御信号の遷移時の駆動能力が,前記第2の制御信号の遷移時の駆動能力よりも低いことを特徴とする電圧変換回路。前記第1のバッファは,出力が共通に前記第3のノードに接続された第1のインバータIN34と第2のインバータT38,T39とを具備し,前記第1のインバータは前記第1の制御信号に応答して前記第3のノードを駆動し,前記第2のインバータは前記第1の制御信号及び前記第2の制御信号の双方に応答して前記第3のノードを駆動することを特徴とする請求項1記載の電圧変換回路。前記第2のインバータは,第2のトランジスタT38を具備し,前記第2のトランジスタのゲートは,前記第1の制御信号及び前記第2の制御信号の双方の論理をとることによって駆動されることを特徴とする請求項2記載の電圧変換回路。さらに,前記第1のノードと前記第1のトランジスタのゲートとの間に接続された第3のトランジスタT12を具備することを特徴とする請求項1乃至3のいずれかに記載の電圧変換回路。第1のノードCPD1と第2のノードCPD2とに接続された第1のトランジスタT11と,前記第2のノードと第3のノードCPD3とに接続された第2のトランジスタT21と,前記第1のノードと第4のノードDCLK1との間に接続された第1のキャパシタC11と,前記第1のトランジスタのゲートと第5のノードGCLK1との間に接続された第2のキャパシタC12と,前記第2のノードと第6のノードDCLK2との間に接続された第3のキャパシタC21と,前記第2のトランジスタのゲートと第7のノードGCLK2との間に接続された第4のキャパシタC22と,第1の制御信号DCLK10に応答して前記第4のノードを駆動する第1のバッファと,第2の制御信号GCLK10に応答して前記第5のノードを駆動する第2のバッファと,第3の制御信号DCLK10に応答して前記第6のノードを駆動する第3のバッファと,第4の制御信号GCLK10に応答して前記第7のノードを駆動する第4のバッファと,を具備し,前記第1のバッファは,前記第1の制御信号の遷移時の駆動能力が,前記第2の制御信号の遷移時の駆動能力よりも低く,前記第3のバッファは,前記第3の制御信号の遷移時の駆動能力が,前記第4の制御信号の遷移時の駆動能力よりも低いことを特徴とする電圧変換回路。前記第1のバッファは,出力が共通に前記第4のノードに接続された第1のインバータIN34と第2のインバータT38,T39を具備し,前記第1のインバータは前記第1の制御信号に応答して前記第4のノードを駆動し,前記第2のインバータは前記第1の制御信号,前記第2の制御信号及び前記第4の制御信号に応答して前記第4のノードを駆動し,前記第3のバッファは,出力が共通に前記第6のノードに接続された第3のインバータIN54と第4のインバータT58,T59とを具備し,前記第3のインバータは前記第3の制御信号に応答して前記第6のノードを駆動し,前記第4のインバータは前記第3の制御信号及び前記第4の制御信号及び前記第2の制御信号に応答して前記第6のノードを駆動することを特徴とする請求項5記載の電圧変換回路。前記第2のインバータは,第3のトランジスタT38及び第4のトランジスタT39を具備し,前記第3のトランジスタのゲートは,前記第1の制御信号及び前記第2の制御信号の双方の論理をとることによって駆動され,前記第4のトランジスタは,前記第1の制御信号及び前記第4の制御信号の双方の論理をとることによって駆動され,前記第4のインバータは,第5のトランジスタT58及び第6のトランジスタT59を具備し,前記第5のトランジスタのゲートは,前記第3の制御信号及び前記第4の制御信号の双方の論理をとることによって駆動され,前記第6のトランジスタは,前記第3の制御信号及び前記第2の制御信号の双方の論理をとることによって駆動されることを特徴とする請求項6記載の電圧変換回路。さらに,前記第1のノードと前記第1のトランジスタのゲートとの間に接続された第7のトランジスタT12と,前記第2のノードと前記第2のトランジスタのゲートとの間に接続された第8のトランジスタT22と,を具備することを特徴とする請求項5乃至請求項7のいずれかに記載の電圧変換回路。請求項1乃至請求項8のいずれかに記載の電圧変換回路によって発生された高電圧がワード線に供給されることによって書き込みがなされるメモリセルを有することを特徴とする不揮発性半導体記憶装置。請求項1乃至請求項8のいずれかに記載の電圧変換回路によって発生された高電圧がウェルに供給されることによって書き込みがなされるメモリセルを有することを特徴とする不揮発性半導体記憶装置。図10aは図9bの駆動信号DCLK1を発生するクロックバッファ回路、図10bは駆動信号GCLK1を発生するクロックバッファ回路、図10cは駆動信号DCLK2を発生するクロックバッファ回路、図10dは駆動信号GCLK2を発生するクロックバッファ回路である。図10aのクロックバッファ回路を例にとると、この回路は、インバータIN11、IN12、IN13、IN14を継続接続させた構成をとっている。図中の数値インバータIN11における3.2nm、1.6umは、インバータを構成するPMOSトランジスタとNMOSトランジスタのゲート幅であるインバータIN11においては、PMOSトランジスタのゲート幅は3.2μm、NMOSトランジスタのゲート幅は1.6μmである。。図10bのクロックバッファ回路を例にとると、この回路も、インバータIN15、IN16、IN17、IN18を継続接続させた構成をとっている。しかしながら、インバータを構成するトランジスタのゲート幅は図10aそれよりも小さく、その結果、図10aのクロックバッファ回路の方が、図10bのクロックバッファ回路よりも駆動能力が高い。図10c及び図10dの各クロックバッファ回路は、それぞれ、図10a及び図10bに相当する回路インバータIN21、IN22、IN23及びIN24の継続接続回路並びにインバータIN25、IN26、IN27及びIN28の継続接続回路である。図10の各クロックバッファ回路を用いて駆動信号を生成し、この生成された駆動信号によって図9aのチャージポンプ回路を駆動した場合の駆動信号DCLK1、GCLK1、DCLK2、GCLK2の各波形は、実際には、図11に示したような形状となる。ここで、DCLK1の垂れ下がりが発生している。これは、駆動信号GCLK1がLロウレベルであるVSSからHハイレベルであるVCCに遷移するとトランジスタT11が導通し、電流がCPD1からCPD2へと流れるために、キャパシタC11にも電流が流れる。その影響で、DCLK1が低くなる。同時に、電流が流れ込むことによってDCLK2が浮き上がる。同様に、駆動信号GCLK2がLロウレベルであるVSSからHハイレベルであるVCCに遷移するとトランジスタT21が導通し、電流がCPD2からCPD3へと流れるために、キャパシタC21にも電流が流れる。その影響で、DCLK2の垂れ下がりが発生する。このような駆動信号の垂れ下がりや浮き上がりは、チャージポンプ回路の効率の低下につながる。そこで、このようなDCLK1及びDCLK2の垂れ下がりや浮き上がりをできるかぎり抑えるため、図10a及び図10cの各クロックバッファ回路には大きな駆動能力が必要とされる。図10の例では、図10a及び図10cの各クロックバッファ回路は図10b及び図10dの8倍の駆動能力となるようにトランジスタのゲート幅を設定している。しかしながら、一方で、駆動信号DCLK1及びDCLK2を生成する各クロックバッファ回路に大きな駆動能力を与えると、他方で、瞬時的なピーク電流が発生するという問題が生じる。図11に、これらクロックバッファ回路において、VCCからVSSに向かって流れる電流の総和ICCを併せて示す。駆動信号DCLK1を発生するクロックバッファ回路のプルアップ駆動能力が、駆動信号GCLK1を発生するクロックバッファ回路よりも極めて大きいため、駆動信号DCLK1がLからHへと遷移する時t3に、瞬時的に大きな電流がクロックバッファ回路に流れる。また、駆動信号DCLK2がLからHへと遷移する時t7に、瞬時的に大きな電流がクロックバッファ回路に流れる。また、駆動信号DCLK1を発生するクロックバッファ回路のプルダウン駆動能力が、駆動信号GCLK1を発生するクロックバッファ回路よりも極めて大きいため、駆動信号DCLK1がHからLへと遷移する時t6に、瞬時的に大きな電流がクロックバッファ回路に流れる。また、駆動信号DCLK2がHからLへと遷移する時t10に、瞬時的に大きな電流がクロックバッファ回路に流れる。このようなピーク電流によって、局所的な電源電圧の低下や、大きな電流変化di/dtに起因するインダクタの作用で、ノイズ源となるという問題が生じる。そこで、本発明は、駆動信号の垂れ下がりや浮き上がりを抑えつつ、ピーク電流を低減した電圧変換回路を提供することを目的とする。また、そのような電圧変換回路を有する半導体記憶装置を提供することを目的とする。本発明の一実施形態として、第1のノードCPD1と第2のノードCPD2とに接続された第1のトランジスタT11と,第1のノードと第3のノードDCLK1との間に接続された第1のキャパシタC11と,第1のトランジスタのゲートと第4のノードGCLK1との間に接続された第2のキャパシタC12と,第1の制御信号DCLK10に応答して第3のノードを駆動する第1のバッファと,第2の制御信号GCLK10に応答して第3のノードを駆動する第2のバッファと,を具備し,第1のバッファは,第1の制御信号の遷移時の駆動能力が,第2の制御信号の遷移時の駆動能力よりも低いことを特徴とする電圧変換回路が提供される。第1のバッファは,出力が共通に第3のノードに接続された第1のインバータIN34と第2のインバータT38,T39を具備し,第1のインバータは第1の制御信号に応答して第3のノードを駆動し,第2のインバータは第1の制御信号及び第2の制御信号の双方に応答して第3のノードを駆動してもよい。第2のインバータは,第2のトランジスタT38を具備し,第3のトランジスタのゲートは,第1の制御信号及び第2の制御信号の双方の論理をとることによって駆動されてもよい。さらに,第1のノードと第1のトランジスタのゲートとの間に接続された第3のトランジスタT12を具備してもよい。本発明の他の実施形態として、第1のノードCPD1と第2のノードCPD2とに接続された第1のトランジスタT11と,第2のノードと第3のノードCPD3とに接続された第2のトランジスタT21と,第1のノードと第4のノードDCLK1との間に接続された第1のキャパシタC11と,第1のトランジスタのゲートと第5のノードGCLK1との間に接続された第2のキャパシタC12と,第2のノードと第6のノードDCLK2との間に接続された第3のキャパシタC21と,第2のトランジスタのゲートと第7のノードGCLK2との間に接続された第4のキャパシタC22と,第1の制御信号DCLK10に応答して第4のノードを駆動する第1のバッファと,第2の制御信号GCLK10に応答して第5のノードを駆動する第2のバッファと,第3の制御信号DCLK10に応答して第6のノードを駆動する第3のバッファと,第4の制御信号GCLK10に応答して第7のノードを駆動する第4のバッファと,を具備し,第1のバッファは,第1の制御信号の遷移時の駆動能力が,第2の制御信号の遷移時の駆動能力よりも低く,第3のバッファは,第3の制御信号の遷移時の駆動能力が,第4の制御信号の遷移時の駆動能力よりも低いことを特徴とする電圧変換回路が提供される。第1のバッファは,出力が共通に第4のノードに接続された第1のインバータIN34と第2のインバータT38,T39を具備し,第1のインバータは第1の制御信号に応答して第4のノードを駆動し,第2のインバータは第1の制御信号,第2の制御信号及び第4の制御信号に応答して第4のノードを駆動し,第3のバッファは,出力が共通に第6のノードに接続された第3のインバータIN54と第4のインバータT58,T59を具備し,第3のインバータは第3の制御信号に応答して第6のノードを駆動し,第4のインバータは第3の制御信号及び第4の制御信号及び第2の制御信号に応答して第6のノードを駆動してもよい。第2のインバータは,第3のトランジスタT38及び第4のトランジスタT39を具備し,第3のトランジスタのゲートは,第1の制御信号及び第2の制御信号の双方の論理をとることによって駆動され,第4のトランジスタは,第1の制御信号及び第4の制御信号の双方の論理をとることによって駆動され,第4のインバータは,第5のトランジスタT58及び第6のトランジスタT59を具備し,第5のトランジスタのゲートは,第3の制御信号及び第4の制御信号の双方の論理をとることによって駆動され,第6のトランジスタは,第3の制御信号及び第2の制御信号の双方の論理をとることによって駆動されてもよい。さらに,第1のノードと第1のトランジスタのゲートとの間に接続された第7のトランジスタT12と,第2のノードと第2のトランジスタのゲートとの間に接続された第8のトランジスタT22と,を具備してもよい。本発明の一実施形態にかかる不揮発性半導体記憶装置は、上記した電圧変換回路によって発生された高電圧がワード線に供給されることによって書き込みがなされるメモリセルを有する。本発明の他の実施形態にかかる不揮発性半導体記憶装置は、上記した電圧変換回路によって発生された高電圧がウェルに供給されることによって書き込みがなされるメモリセルを有する。本発明によれば、駆動信号の垂れ下がりや浮き上がりを抑えつつ、ピーク電流を低減したチャージポンプ回路を提供できる。また、そのような電圧変換回路を有する半導体記憶装置を提供できる。以下、本発明を実施するための形態を実施形態として説明する。なお、本発明は、以下に説明する実施形態に何ら限定されることはない。以下に説明する実施形態を種々に変形して本発明を実施することが可能である。図1は、本発明の一実施形態に係る不揮発性半導体記憶装置の機能ブロック図である。この不揮発性半導体記憶装置は、いわゆる記憶機能のみを有してもよいし、CPUコア等とともに混載されるいわゆるメモリコアであってもよい。この不揮発性半導体記憶装置は、電源電圧VCC例えば、1.8Vと接地電圧VSSからなる単一電源で動作する。この不揮発性半導体記憶装置には、アドレス信号ADDR、制御信号CTRL等が供給され、DQ端子によって、データの入出力が行われる。アドレス信号ADDRはアドレスバッファ回路ADDRbuffersに供給され、アドレス信号ADDRのうち、行アドレスX-ADDRは行デコーダX-decodersに、列アドレスY-ADDRは列デコーダY-decodersにそれぞれ供給される。メモリセルアレイMemoryCellArrayは、電荷蓄積層浮遊ゲート、窒化膜等を有するP型のMOSトランジスタを行列状に配置して構成され、その制御ゲートはワード線に接続され、ワード線は行デコーダX-decodersによって駆動される。また、P型のMOSトランジスタのソースは共通ソース線に、ドレインはビット線にそれぞれ接続され、ビット線は列選択ゲートY-selectgatesによって選択される。列選択ゲートY-selectgatesは、列デコーダY-decodersによって駆動される。列選択ゲートY-selectgatesはマルチプレクサ回路であり、この回路によって選択されたビット線の電圧またはそのビット線に流れる電流は、センスアンプ回路SenseAmpsによってセンスされて読み出しデータとなり、これはページバッファ回路Pagebuffersにラッチされ、書き込みデータローディング回路ProgramDataloadingによって、ページバッファ内アドレスPage-ADDRに従って、入出力バッファ回路I/Obuffersを経てDQ端子に供給される。また、DQ端子から供給された書き込みデータは、入出力バッファ回路I/Obuffersを経てページバッファ回路Pagebuffersにラッチされ、これが書き込みバッファ回路Programbuffersに保持される。ここに保持されたデータは列選択ゲートY-selectgatesによって選択されたビット線に供給され、選択されたメモリセルに書き込まれる。書き込みは、ビット線に0V、共通ソース線にVCC又はそれ以上の電圧、ワード線に高電圧VP1、ウェルに高電圧VP2をそれぞれ供給することによって、バンド間トンネル電流を発生させて電子を電荷蓄積層にトラップさせることによって行う。ここで、高電圧VP1、高電圧VP2は、例えば、それぞれ7V、5Vである。これら読み出し動作及び書き込み動作は、制御信号CTRLによって動作するところの、状態遷移装置StateMachine及び制御回路CTRLcktによって制御される。高電圧レギュレータ回路High-VoltageRegulatorは、状態遷移装置StateMachine及び制御回路CTRLcktによって制御され、高電圧VP1、高電圧VP2及び負電圧VNを出力する。高電圧VP1及び負電圧VNは、行デコーダX-decodersに供給され、高電圧VP2はウェルバイアス制御回路WellbiasCTRLに供給される。上述したとおり、書き込み時には、ビット線に0V、共通ソース線にVCC又はそれ以上の電圧、ワード線に高電圧VP1、ウェルに高電圧VP2がそれぞれ供給される。図2は、本発明の一実施形態に係る高電圧レギュレータ回路High-VoltageRegulatorの機能ブロック図の一部である。VP1、VP2及びVNの三電圧を出力する場合には、同様の回路負電圧発生回路の場合は、回路のPNを反転させ信号の正負を反転させた負電圧発生回路となる。が三系統配置される。高電圧レギュレータ回路High-VoltageRegulatorは、高電圧発生回路PUMP、電圧分割回路Voltagedivider、比較回路Comparator及び発振器Oscilatorから構成される。回路の活性化信号ENに従って、高電圧発生回路PUMP、電圧分割回路Voltagedivider、比較回路Comparator及び発振器Oscilatorが活性化さる。比較回路Comparatorは、バンドギャップ基準電位発生回路BandGapreferenceから供給される基準電位VREFと、電圧分割回路Voltagedividerの出力であるフィードバック電圧DVIVとを比較して、発振器Oscilatorの動作を制御する。発振器Oscilatorはクロック信号CLKを高電圧発生回路PUMPに供給する。高電圧発生回路PUMPの出力が所定値より上がり過ぎると、負帰還が働いて、発振器Oscilatorのクロック信号CLK供給が停止され、高電圧発生回路PUMPの出力が所定値より下がると、クロック信号CLK供給が再開する。図3は高電圧発生回路PUMPの機能ブロック図である。高電圧発生回路PUMPは、位相シフト回路Phaseshifter、クロックバッファ回路CLKbuffers及びチャージポンプ回路CPから構成される。クロック信号CLKは、位相シフト回路Phaseshifterに供給され、図7を用いて後に詳述する4相の制御信号DCLK10、GCLK10、DCLK20及びGCLK20が生成される。位相シフト回路Phaseshifterは、複数の遅延回路を用いて構成する。クロックバッファ回路CLKbuffersは、制御信号DCLK10、GCLK10、DCLK20及びGCLK20を受けて、駆動信号DCLK1、GCLK1、DCLK2及びGCLK2を生成する。チャージポンプ回路CPは駆動信号DCLK1、GCLK1、DCLK2及びGCLK2を受けて、高電圧VPVP1、VP2など。負電圧の場合はVNである。が生成する。図4はチャージポンプ回路CPの回路図である。電源電圧VCCと昇圧電圧VPが提供されるノードとの間に、NMOSから構成されるトランジスタT01、T11、T21、T31及びT41が直列に接続されている。トランジスタT01とT11の間、T11とT21の間、T21とT31の間、T31とT41の間の各ノードをそれぞれ、CPD1、CPD2、CPD3、CPD4とする。トランジスタT01、T11、T21、T31及びT41の各ゲートの各ノードをCPG0、CPG1、CPG2、CPG3、CPG4とする。VCCとCPG0との間にはNMOSから構成されるトランジスタT02が接続され、そのゲートはCPD1に接続されている。CPD1とCPG1との間にはNMOSから構成されるトランジスタT12が接続され、そのゲートはCPD2に接続されている。CPD2とCPG2との間にはNMOSから構成されるトランジスタT22が接続され、そのゲートはCPD3に接続されている。CPD3とCPG3との間にはNMOSから構成されるトランジスタT32が接続され、そのゲートはCPD4に接続されている。CPD4とCPG4との間にはNMOSから構成されるトランジスタT42が接続され、そのゲートはVPに接続されている。CPG0にはキャパシタC00が接続され、このキャパシタの対向電極は駆動信号GCLK2によって駆動される。CPG1にはキャパシタC12が接続され、このキャパシタの対向電極は駆動信号GCLK1によって駆動される。CPG2にはキャパシタC22が接続され、このキャパシタの対向電極は駆動信号GCLK2によって駆動される。CPG3にはキャパシタC32が接続され、このキャパシタの対向電極は駆動信号GCLK1によって駆動される。CPG4にはキャパシタC42が接続され、このキャパシタの対向電極は駆動信号GCLK2によって駆動される。CPD1にはキャパシタC11が接続され、このキャパシタの対向電極は駆動信号DCLK1によって駆動される。CPD2にはキャパシタC21が接続され、このキャパシタの対向電極は駆動信号DCLK2によって駆動される。CPD3にはキャパシタC31が接続され、このキャパシタの対向電極は駆動信号DCLK1によって駆動される。CPD4にはキャパシタC41が接続され、このキャパシタの対向電極は駆動信号DCLK2によって駆動される。なお、図4は正の高電圧を発生する回路の例であるが、負電圧を発生する回路を構成する場合には、電源電圧VCCを負電圧出力VNに変更し,高電圧出力VPを接地電圧VSSに変更し,二重ウェル内にトランジスタを収容するなどしてバックゲートを適宜分離すればよい。ここで、キャパシタは例えばソースドレインバックゲートのいずれもが駆動信号DCLKnに接続され、ゲートがCPDmに接続されたPMOSトランジスタで形成する。図5a及びbはクロックバッファ回路CLKbuffersの一部であり、それぞれ、駆動信号DCLK1、駆動信号GCLK1を生成する回路である。駆動信号DCLK1を生成する回路は、継続接続されたインバータIN31、IN32、IN33及びIN34からなる直列回路、インバータIN32の出力と駆動信号GCLK1とが供給されるNANDゲートNAND36、駆動信号GCLK2が供給されるインバータIN35、インバータIN32の出力とインバータIN35の出力とが供給されるNORゲートNOR37、NAND36の出力で駆動されるPMOSトランジスタT38、NOR37の出力で駆動されるNMOSトランジスタT39から構成される。駆動信号GCLK1を生成する回路は、インバータIN41、IN42、IN43、IN44を継続接続させた構成をとっている。図中の数値インバータIN31における3.2um、1.6umは、インバータを構成するPMOSトランジスタとNMOSトランジスタのゲート幅であるインバータIN31においては、PMOSトランジスタのゲート幅は3.2μm、NMOSトランジスタのゲート幅は1.6μmである。。駆動信号DCLK1の駆動は二つのインバータで行う。一つはIN34であり、いま一つはトランジスタT38及びT39から構成されるインバータ回路である。トランジスタT38及びT39のゲート幅は、例えば、それぞれ120μm、60μmであり、比較的大きくIN34を構成するトランジスタのゲート幅よりも大きい。ただし、駆動力の総和としては増加する限りで、IN34を構成するトランジスタのゲート幅より大きいものに限定されない。設定されている。これによって、駆動信号DCLK1の垂れ下がりや浮き上がりは効果的に抑圧される。図6a及びbもクロックバッファ回路CLKbuffersの一部であり、それぞれ、駆動信号DCLK2、駆動信号GCLK2を生成する回路である。駆動信号DCLK2を生成する回路は、継続接続されたインバータIN51、IN52、IN53及びIN54からなる直列回路、インバータIN52の出力と駆動信号GCLK2とが供給されるNANDゲートNAND56、駆動信号GCLK1が供給されるインバータIN55、インバータIN52の出力とインバータIN55の出力とが供給されるNORゲートNOR57、NAND56の出力で駆動されるPMOSトランジスタT58、NOR57の出力で駆動されるNMOSトランジスタT59から構成される。駆動信号GCLK2を生成する回路は、インバータIN61、IN62、IN63、IN64を継続接続させた構成をとっている。駆動信号DCLK2の駆動も二つのインバータで行う。一つはIN54であり、いま一つはトランジスタT58及びT59から構成されるインバータ回路である。トランジスタT58及びT59のゲート幅は比較的大きく設定されている。これによって、駆動信号DCLK2の垂れ下がりや浮き上がりは効果的に抑圧される。図7はクロックバッファ回路CLKbuffers及びチャージポンプ回路CPの各ノードにおける電圧の波形図である。図7には、制御信号DCLK10、GCLK10、DCLK20及びGCLK20、駆動信号DCLK1、GCLK1、DCLK2及びGCLK2、CPD1、CPD2点線で示す、CPG1及びCPG2点線で示すの各ノードにおける電圧波形が示されている。時刻t1に制御信号GCLK20がLになると、これに応じて駆動信号GCLK2がLになる。時刻t2に制御信号DCLK20がLになると、これに応じて駆動信号DCLK2がLになる。時刻t3に、制御信号DCLK10がHになると、これに応じてインバータIN31~IN34が応答して、駆動信号DCLK1がHになる。これとともに、キャパシタC11を介して、CPD1が昇圧される。ここでは、GCLK1は未だLであるため、NAND36の出力はHであり、トランジスタT38は非導通である。つまり、駆動信号DCLK1は、インバータIN34のPMOSトランジスタゲート幅40μmのみによって駆動される。したがって、後述するように、CPD1の昇圧にかかる瞬時電流はそれほど大きくならない。時刻t4に、制御信号GCLK10がHになると、これに応じてインバータIN41~IN44が応答して、駆動信号GDLK1がHになる。その結果、キャパシタC12を介してCPG1が昇圧され、トランジスタT11が導通し、CPD1の昇圧電圧がCPD2に順次転送される。このような電荷移動CM1によって、CPD1の電圧は徐々に低くなり、一方で、CPD2の電圧は徐々に高くなる。ここでは、GCLK1がHであるため、NAND36の出力はLとなり、トランジスタT38は導通する。つまり、駆動信号DCLK1は、インバータIN34のPMOSトランジスタゲート幅40μmとトランジスタT38ゲート幅120μmの双方によってH駆動される。したがって、駆動信号DCLK1の垂れ下がりは図7に示すとおりわずかであり、効果的に抑圧される。なお、この時点において、駆動信号DCLK2はインバータINV54ゲート幅20μm及びトランジスタT59ゲート幅60μmの双方によってL駆動される。駆動信号DCLK2の浮き上がりも図7に示すとおりわずかであり、効果的に抑圧される。時刻t5に、制御信号GCLK10がLになると、これに応じてインバータIN41~IN44が応答して、駆動信号GDLK1がLになる。その結果、トランジスタT11が非導通となり、CPD1の昇圧電圧のCPD2への転送が終了する。時刻t6に、制御信号DCLK10がLになると、これに応じてインバータIN31~IN34が応答して、駆動信号DCLK1がLになる。なお、この時点では、駆動信号GCLK2がLであるため、NOR37の出力はLとなり、トランジスタT39は非導通である。その結果、駆動信号DCLK1は、インバータIN34のNMOSトランジスタゲート幅20μmのみによって駆動される。したがって、後述するように、クロックバッファ回路を流れる瞬時電流はそれほど大きくならない。時刻t7に、制御信号DCLK20がHになると、これに応じてインバータIN51~IN54が応答して、駆動信号DCLK2がHになる。これとともに、キャパシタC21を介して、CPD2が昇圧される。ここでは、GCLK2は未だLであるため、NAND56の出力はHであり、トランジスタT58は非導通である。つまり、駆動信号DCLK2は、インバータIN54のPMOSトランジスタゲート幅40μmのみによって駆動される。したがって、後述するように、CPD2の昇圧にかかる瞬時電流はそれほど大きくならない。時刻t8に、制御信号GCLK20がHになると、これに応じてインバータIN61~IN64が応答して、駆動信号GDLK2がHになる。その結果、キャパシタC22を介してCPG2が昇圧され、トランジスタT21が導通し、CPD2の昇圧電圧がCPD3に順次転送される。このような電荷移動CM2によって、CPD2の電圧は徐々に低くなり、一方で、図示しないがCPD3の電圧は徐々に高くなる。ここでは、GCLK2がHであるため、NAND56の出力はLとなり、トランジスタT58は導通する。つまり、駆動信号DCLK2は、インバータIN54のPMOSトランジスタゲート幅40μmとトランジスタT58ゲート幅120μmの双方によってH駆動される。したがって、駆動信号DCLK2の垂れ下がりは図7に示すとおりわずかであり、効果的に抑圧される。なお、この時点において、駆動信号DCLK1はインバータINV34ゲート幅20μm及びトランジスタT39ゲート幅60μmの双方によってL駆動される。駆動信号DCLK1の浮き上がりも図7に示すとおりわずかであり、効果的に抑圧される。時刻t8においては、さらに、駆動信号GDLK2がHになることによって、キャパシタC00を介してCPG0が昇圧され、トランジスタT01が導通し、VCCから電荷がCPD1に順次転送される。このような電荷移動CM3によって、CPD1の電圧は徐々に高くなる。時刻t9に、制御信号GCLK20がLになると、これに応じてインバータIN61~IN64が応答して、駆動信号GDLK2がLになる。その結果、トランジスタT21が非導通となり、CPD2の昇圧電圧のCPD3への転送が終了する。時刻t10に、制御信号DCLK20がLになると、これに応じてインバータIN51~IN54が応答して、駆動信号DCLK2がLになる。なお、この時点では、駆動信号GCLK1がLであるため、NOR57の出力はLとなり、トランジスタT59は非導通である。その結果、駆動信号DCLK2は、インバータIN54のNMOSトランジスタゲート幅20μmのみによって駆動される。したがって、後述するように、クロックバッファ回路を流れる瞬時電流はそれほど大きくならない。時刻t11に、制御信号DCLK20がLになると、これに応じてインバータIN51~IN54が応答して、駆動信号DCLK2がLになる。時刻t11に、制御信号DCLK10がHになると、時刻t3と同様の動作が行われる。さらに、時刻t12に制御信号GCLK10がHになると、時刻t4と同様の動作が行われる。ここでも、電荷移動CM4が生じる。図8は、クロックバッファ回路の各ノードにおける電圧の波形図及び電流の総和ICCである。電流の総和ICCは、VCCからVSSに向かって流れる電流の総和である。駆動信号DCLK1がLからHへ遷移する時刻t3においては、駆動信号DCLK1を発生するクロックバッファ回路のプルアップ駆動能力はそれほど大きくない。その結果、瞬時的に大きな電流がクロックバッファ回路に流れることが効果的に抑制される。また、駆動信号DCLK2がLからHへと遷移する時t7も、瞬時的に大きな電流がクロックバッファ回路に流れることが効果的に抑制される。また、駆動信号DCLK1を発生するクロックバッファ回路のプルダウン駆動能力は、駆動信号DCLK1がHからLへと遷移する時t6にはそれほど大きくないため、瞬時的に大きな電流がクロックバッファ回路に流れることが効果的に抑制される。また、駆動信号DCLK2がHからLへと遷移する時t10に、瞬時的に大きな電流がクロックバッファ回路に流れることが効果的に抑制される。このように、ピーク電流を分散させることによって、局所的な電源電圧の低下を回避することが可能となり、大きな電流変化di/dtに起因するインダクタの作用で、ノイズ源となるという問題の発生が回避される。"