"バンクアドレス信号及びアクティブ信号を出力する制御チップと、前記制御チップに積層され、其々が前記制御チップからの対応する前記バンクアドレス信号及び前記アクティブ信号を受けて独立にアクティブ状態となる複数のメモリバンクを備える2以上の被制御チップと、を備えた半導体装置であって、前記2以上の被制御チップは、其々に含まれる前記複数のメモリバンクの少なくとも1つが前記アクティブ状態であるか否かを示すローカルバンクアクティブ信号を前記制御チップに其々出力し、前記制御チップは、前記ローカルバンクアクティブ信号の少なくとも1つが活性状態を示すときにバンクアクティブ信号を活性化させる、ことを特徴とする半導体装置。前記2以上の被制御チップは、該チップを貫通して設けられた複数の貫通電極を備えており、前記バンクアドレス信号及びアクティブ信号は、前記複数の貫通電極に含まれる複数の第1貫通電極を介して前記制御チップから前記2以上の被制御チップに供給され、前記ローカルバンクアクティブ信号は、前記複数の貫通電極に含まれる複数の第2貫通電極を介して前記2以上の被制御チップから前記制御チップに供給される、ことを特徴とする請求項1に記載の半導体装置。前記2以上の被制御チップにそれぞれ設けられた前記複数の第1貫通電極のうち、積層方向から見て同じ平面位置に設けられた第1貫通電極は互いに短絡されていることを特徴とする請求項2に記載の半導体装置。前記2以上の被制御チップにそれぞれ設けられた前記複数の第2貫通電極のうち、積層方向から見て同じ平面位置に設けられた第2貫通電極は互いに短絡されていないことを特徴とする請求項2又は3に記載の半導体装置。前記2以上の被制御チップにそれぞれ設けられた前記複数の第2貫通電極のうち、積層方向から見て互いに異なる平面位置に設けられた第2貫通電極の一部が互いに短絡されていることを特徴とする請求項4に記載の半導体装置。前記制御チップは、外部からアクティブコマンドが発行されたことに応答して前記アクティブ信号を活性化させ、前記アクティブ信号を活性化させた後、前記ローカルバンクアクティブ信号が活性化する前に、前記バンクアクティブ信号を一時的に活性化させることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。前記2以上の被制御チップの全体によって一つのアドレス空間を構成する第1の動作モードと、前記2以上の被制御チップを互いに同じアドレス空間を有する複数のランクに分割する第2の動作モードとを有することを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。前記第2の動作モードが選択されている場合、外部から供給されるチップ選択信号に基づいて前記複数のランクのうちいずれか一つが選択されることを特徴とする請求項7に記載の半導体装置。前記制御チップは、前記第1の動作モードが選択されている場合、前記2以上の被制御チップから供給される前記ローカルバンクアクティブ信号の少なくともに1つが活性状態を示す場合に前記バンクアクティブ信号を活性化させ、前記制御チップは、前記第2の動作モードが選択されている場合、一つのランクを構成する1又は2以上の被制御チップから供給される前記ローカルバンクアクティブ信号の少なくとも1つが活性状態を示す場合に、該ランクに対応する前記バンクアクティブ信号を活性化させる、ことを特徴とする請求項7又は8に記載の半導体装置。前記制御チップは、前記第2の動作モードが選択されている場合、前記2以上の被制御チップの少なくとも一部が属するランクを切り替えるための論理回路を備えていることを特徴とする請求項9に記載の半導体装置。積層された複数のコアチップであって其々が互いに異なるチップアドレス情報を保持し且つ其々が複数のメモリバンクを備える複数のコアチップと、前記複数のコアチップを制御する制御チップとを備えた半導体装置であって、前記制御チップは、アクティブコマンド発行時に、前記複数のコアチップに共通にチップアドレス信号を供給して前記チップアドレス情報に対応する少なくとも1つのコアチップを選択すると共に、前記複数のコアチップに共通にバンクアドレス信号を供給して前記少なくとも1つのコアチップの対応するメモリバンクを選択して前記対応するメモリバンクをアクティブ状態とし、前記複数のコアチップは各々が備える前記複数のメモリバンクのうち少なくとも一つが前記アクティブ状態であるときに其々ローカルバンクアクティブ信号を活性状態とすることを特徴とする半導体装置。前記制御チップは、前記複数のコアチップから複数のローカルバンクアクティブ信号を其々独立に受けるものであって且つ前記複数のローカルバンクアクティブ信号の少なくとも1つが活性状態の時にバンクアクティブ信号を活性化させるアクティブ信号生成回路を備えることを特徴とする請求項11に記載の半導体装置。前記複数のコアチップは其々のチップの表面及び裏面を貫通する複数の貫通電極を備えるものであって、前記複数のコアチップにおいて其々出力されるローカルバンクアクティブ信号は互いに電気的に独立の前記貫通電極を介して前記制御チップに伝送されることを特徴とする請求項11に記載の半導体装置。前記複数のコアチップは積層方向に直線上に連結され電気的に互いに接続された複数の貫通電極を備え、前記制御チップは前記直線上に連結され電気的に互いに接続された複数の貫通電極を介して前記チップアドレス信号を前記複数のコアチップに伝送することを特徴とする請求項13に記載の半導体装置。前記複数のコアチップは積層方向に直線上に連結され電気的に互いに接続された複数の貫通電極を備え、前記制御チップは前記直線上に連結され電気的に互いに接続された複数の貫通電極を介して前記バンクアドレス信号を前記複数のコアチップに伝送することを特徴とする請求項13に記載の半導体装置。しかしながら、積層型の半導体装置は、1チップ構成である通常の半導体装置と比べてバンク数が非常に多いため、インターフェースチップ側において全てのバンクのアクティブ情報を保持すると、インターフェースチップの回路規模が増大するという問題があった。本発明の一側面による半導体装置は、バンクアドレス信号及びアクティブ信号を出力する制御チップと、前記制御チップに積層され、其々が前記制御チップからの対応する前記バンクアドレス信号及び前記アクティブ信号を受けて独立にアクティブ状態となる複数のメモリバンクを備える2以上の被制御チップと、を備えた半導体装置であって、前記2以上の被制御チップは、其々に含まれる前記複数のメモリバンクの少なくとも1つが前記アクティブ状態であるか否かを示すローカルバンクアクティブ信号を前記制御チップに其々出力し、前記制御チップは、前記ローカルバンクアクティブ信号の少なくとも1つが活性状態を示すときにバンクアクティブ信号を活性化させることを特徴とする。本発明の他の側面による半導体装置は、積層された複数のコアチップであって其々が互いに異なるチップアドレス情報を保持し且つ其々が複数のメモリバンクを備える複数のコアチップと、前記複数のコアチップを制御する制御チップとを備えた半導体装置であって、前記制御チップは、アクティブコマンド発行時に、前記複数のコアチップに共通にチップアドレス信号を供給して前記チップアドレス情報に対応する少なくとも1つのコアチップを選択すると共に、前記複数のコアチップに共通にバンクアドレス信号を供給して前記少なくとも1つのコアチップの対応するメモリバンクを選択して前記対応するメモリバンクをアクティブ状態とし、前記複数のコアチップは各々が備える前記複数のメモリバンクのうち少なくとも一つが前記アクティブ状態であるときに其々ローカルバンクアクティブ信号を活性状態とすることを特徴とする。本発明のさらに他の側面による半導体装置は、積層された複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを備え、前記複数のコアチップのそれぞれは、それぞれ複数のメモリセルを有する複数のバンクを備え、前記複数のコアチップに設けられた前記複数のバンクは、同じコアチップに属しているか否かにかかわらず互いに独立にアクティブ状態となり、前記インターフェースチップは、前記複数のコアチップに対してチップアドレス信号、バンクアドレス信号、アクティブ信号及びプリチャージ信号を共通に供給し、前記複数のコアチップに設けられた前記複数のバンクのそれぞれは、前記チップアドレス及び前記バンクアドレス信号によって選択され、前記複数のバンクのうち選択されたバンクは、前記アクティブ信号が活性化した後、前記プリチャージ信号が活性化するまでの期間において前記アクティブ状態となり、前記複数のコアチップのそれぞれは、該コアチップに含まれる前記複数のメモリバンクの少なくとも1つが前記アクティブ状態であることに応答してローカルバンクアクティブ信号を活性化させ、前記インターフェースチップは、前記ローカルバンクアクティブ信号の少なくとも1つが活性状態であることに応答してバンクアクティブ信号を活性化させることを特徴とする。本発明によれば、アクティブ状態であるバンクが存在するか否かを制御チップコアチップごとに判定することによってローカルバンクアクティブ信号を生成し、各ローカルバンクアクティブ信号の状態を被制御チップインターフェースチップにて判定していることから、被制御チップの回路規模を抑制しつつ、アクティブ状態であるバンクが存在するか否かを正しく判定することが可能となる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施形態による半導体装置10の構造を説明するための模式的な断面図である。図1に示すように、本実施形態による半導体装置10は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された8枚のコアチップメモリチップCC0~CC7と、コアチップCC0~CC7とは異なる製造マスクで製作された1枚のインターフェースチップIFと、1枚のインターポーザIPとが積層された構造を有している。コアチップCC0~CC7及びインターフェースチップIFはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極TSVThroughSiliconViaによって上下に隣接するチップと電気的に接続されている。一方、インターポーザIPは樹脂からなる回路基板であり、その裏面IPbには複数の外部端子半田ボールSBが形成されている。コアチップCC0~CC7は、単体で動作する通常のSDRAMSynchronousDynamicRandomAccessMemoryに含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積されたメモリチップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル/シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するDLLDelayLockedLoop回路などが挙げられる。詳細については後述する。一方、インターフェースチップIFは、単体で動作する通常のSDRAMに含まれる回路ブロックのうち、フロントエンド部のみが集積された半導体チップである。インターフェースチップIFは、8枚のコアチップCC0~CC7に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップIFを介して行われ、データの入出力もインターフェースチップIFを介して行われる。本実施形態では、インターポーザIPとコアチップCC0~CC7との間にインターフェースチップIFが配置されているが、インターフェースチップIFの位置については特に限定されず、コアチップCC0~CC7よりも上部に配置しても構わないし、インターポーザIPの裏面IPbに配置しても構わない。インターフェースチップIFをコアチップCC0~CC7の上部にフェースダウンで又はインターポーザIPの裏面IPbにフェースアップで配置する場合には、インターフェースチップIFに貫通電極TSVを設ける必要はない。また、インターフェースチップIFは、2つのインターポーザIPに挟まれるように配置しても良い。インターポーザIPは、半導体装置10の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザIPの上面IPaに形成された電極91をスルーホール電極92によって裏面IPbに引き出し、裏面IPbに設けられた再配線層93によって、外部端子SBのピッチを拡大している。図1には、2個の外部端子SBのみを図示しているが、実際には多数の外部端子が設けられている。外部端子SBのレイアウトは、規格により定められたSDRAMにおけるそれと同じである。したがって、外部のコントローラからは1個のSDRAMとして取り扱うことができる。図1に示すように、最上部のコアチップCC0の上面はNCFNonConductiveFilm94及びリードフレーム95によって覆われており、コアチップCC0~CC7及びインターフェースチップIFの各チップ間のギャップはアンダーフィル96で充填され、またその周囲は封止樹脂97によって覆われている。これにより、各チップが物理的に保護される。コアチップCC0~CC7に設けられた貫通電極TSVの大部分は、積層方向から見た平面視で、すなわち図1に示す矢印Aから見た場合に、同じ位置に設けられた他層の貫通電極TSVと短絡されている。つまり、図2aに示すように、平面視で同じ位置に設けられた上下の貫通電極TSV1が短絡され、これら貫通電極TSV1によって1本の配線が構成されている。各コアチップCC0~CC7に設けられたこれらの貫通電極TSV1は、当該コアチップ内の内部回路4にそれぞれ接続されている。したがって、インターフェースチップIFから図2aに示す貫通電極TSV1に供給される入力信号コマンド信号、アドレス信号などは、コアチップCC0~CC7の内部回路4に共通に入力される。また、コアチップCC0~CC7から貫通電極TSV1に供給される出力信号データなどは、ワイヤードオアされてインターフェースチップIFに入力される。これに対し、一部の貫通電極TSVについては、図2bに示すように、平面視で同じ位置に設けられた他層の貫通電極TSV2と直接接続されるのではなく、当該コアチップCC0~CC7に設けられた内部回路5を介して接続されている。つまり、各コアチップCC0~CC7に設けられたこれら内部回路5が貫通電極TSV2を介してカスケード接続されている。この種の貫通電極TSV2は、各コアチップCC0~CC7に設けられた内部回路5に所定の情報を順次転送するために用いられる。このような情報としては、後述するチップアドレス情報が挙げられる。さらに他の一部の貫通電極TSVについては、図2cに示すように、平面視で異なる位置に設けられた他層の貫通電極TSVと短絡されている。この種の貫通電極TSV群3に対しては、平面視で所定の位置Pに設けられた貫通電極TSV3aに各コアチップCC0~CC7の内部回路6が接続されている。これにより、各コアチップに設けられた内部回路6に対して選択的に情報を入力することが可能となる。このような情報としては、不良チップ情報が挙げられる。また、貫通電極TSV3を用いれば、各コアチップCC0~CC7からインターフェースチップIFに対して個別に情報を供給することも可能である。このような情報としては、後述するローカルバンクアクティブ信号が挙げられる。このように、コアチップCC0~CC7に設けられた貫通電極TSVは、図2a~cに示す3タイプTSV1~TSV3が存在する。上述の通り、大部分の貫通電極TSVは図2aに示すタイプであり、アドレス信号、コマンド信号などは図2aに示すタイプの貫通電極TSV1を介して、インターフェースチップIFからコアチップCC0~CC7に供給される。また、リードデータ及びライトデータについても、図2aに示すタイプの貫通電極TSV1を介してインターフェースチップIFに入出力される。これに対し、図2b,cに示すタイプの貫通電極TSV2,TSV3は、互いに同一の構造を有するコアチップCC0~CC7に対して、個別の情報を与えるために用いられる。図3は、図2aに示すタイプの貫通電極TSV1の構造を示す断面図である。図3に示すように、貫通電極TSV1はシリコン基板80及びその表面の層間絶縁膜81を貫通して設けられている。貫通電極TSV1の周囲には絶縁リング82が設けられており、これによって、貫通電極TSV1とトランジスタ領域との絶縁が確保される。図3に示す例では絶縁リング82が二重に設けられており、これによって貫通電極TSV1とシリコン基板80との間の静電容量が低減されている。シリコン基板80の裏面側における貫通電極TSV1の端部83は、裏面バンプ84で覆われている。裏面バンプ84は、下層のコアチップに設けられた表面バンプ85と接する電極である。表面バンプ85は、各配線層L0~L3に設けられたパッドP0~P3及びパッド間を接続する複数のスルーホール電極TH1~TH3を介して、貫通電極TSV1の端部86に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ85と裏面バンプ84は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層L0~L3に設けられたパッドP0~P3から引き出される内部配線図示せずを介して行われる。図4は、図2bに示すタイプの貫通電極TSV2の構造を示す断面図である。図4に示すように、貫通電極TSV2は、同じ平面位置にあるパッドP1とパッドP2を直接接続するスルーホール電極TH2が削除されている点において、図3に示した貫通電極TSV1と相違している。パッドP1は図2に示す内部回路5の例えば出力ノードに接続され、パッドP2は図2に示す内部回路5の例えば入力ノードに接続される。これにより、各コアチップCC0~CC7に設けられた内部回路5が貫通電極TSV2を介してカスケード接続されることになる。図5は、図2cに示すタイプの貫通電極TSV3の構造を示す断面図である。図5に示すように、貫通電極TSV3は、同じ平面位置にあるパッドP1,P2がスルーホール電極TH2によって接続されるのではなく、異なる平面位置にあるパッドP1,P2がスルーホール電極TH2によって接続されている。図5では貫通電極TSV3を3個だけ示しているが、貫通電極TSV3は各コアチップCC0~CC7において1信号当たりコアチップの枚数分8個設けられる。そして、これら8個の貫通電極TSV3は、図6に示すように循環的に接続される。図6において実線で示しているのは表面バンプ85であり、破線で示しているのは裏面バンプ84である。図6に示すように、貫通電極TSV3を循環的に接続すれば、各コアチップCC0~CC7の回路構成を互いに同一としつつ、インターフェースチップIFから各コアチップCC0~CC7に個別の情報を与えることができる。例えば、裏面バンプ84-7の位置に内部回路6を接続した場合、インターフェースチップIFから最下層のコアチップCC7の裏面バンプ84-0~84-7に供給する信号は、それぞれコアチップCC0~CC7の内部回路6に選択的に供給されることになる。ここで、インターフェースチップIF及びコアチップCC0~CC7の詳細な回路構成について説明する前に、本実施形態による半導体装置10のアドレス割り付けについて説明する。本実施形態による半導体装置10は、モード選択によってアドレス割り付けを変更することが可能である。半導体装置10には、大きく分けてLRALogicalRankAddress方式とPRAPhysicalRankAddress方式が用意されている。LRA方式とは、それぞれ異なるコアチップCC0~CC7に設けられた複数のバンクをコントローラから見て1つのバンクとして取り扱うアドレス割り付け方式である。これに対し、PRA方式とは、各コアチップCC0~CC7に設けられた複数のバンクをそれぞれ1つのバンクとして取り扱うアドレス割り付け方式である。さらに、本実施形態では、LRA方式に3タイプ用意されており、便宜上、それぞれLRA-1方式、LRA-2方式、LRA-3方式と呼ぶ。また、本実施形態では、RRA方式に2タイプ用意されており、便宜上、それぞれPRA-1方式、PRA-2方式と呼ぶ。以下、各方式について具体的に説明する。図7は、LRA-1方式のアドレス割り付けを説明するための模式図である。図7~図11においては一つのマス目がバンクを示している。したがって、一つのコアチップにはバンク0~バンク7が含まれていることになる。図7に示すように、LRA-1方式とは、ロウアクセス時アクティブコマンドACTの発行時に供給されるアドレス信号の一部Xn2,Xn1,Xnチップアドレスに基づいてコアチップCC0~CC7のいずれかを選択するとともに、ロウアクセス時及びカラムアクセス時に供給されるバンクアドレス信号BA0~BA2に基づいてバンク0~バンク7のいずれかを選択する方式である。コントローラからは、異なるコアチップCC0~CC7に含まれる同じ番号の8個のバンクが1つのバンクとして認識される。この方式では、カラムアクセス時カラムコマンド発行時にチップアドレスは供給されないが、コントローラは異なるコアチップCC0~CC7に含まれる同じ番号の8個のバンクを1つのバンクとして認識していることから、カラムアクセス時にチップアドレスを供給しなくても、どのコアチップCC0~CC7に対するカラムアクセスであるのか判別可能である。なぜなら、カラムアクセス時に指定されるバンクがアクティブ状態であるコアチップは、必ず1つだからである。例えば、図7において丸印で囲ったバンクがアクティブ状態であるとすると、カラムアクセス時に指定されるバンクがバンク0であれば、バンク0がアクティブ状態であるコアチップCC7にてカラムアクセスが行われ、カラムアクセス時に指定されるバンクがバンク1であれば、バンク1がアクティブ状態であるコアチップCC5にてカラムアクセスが行われる、といった具合である。このように、LRA-1方式においては、コアチップCC0~CC7の選択がロウアクセス時に行われる。また、コントローラからは1個のDRAMとして認識されることから、使用されるチップ選択信号CSも1ビットとなる。これにより、例えば、1回のロウアクセスでアクセスされるメモリセル数は1kバイトとなり、ランク数は1となる。図8は、LRA-2方式のアドレス割り付けを説明するための模式図である。図8に示すように、LRA-2方式とは、2ビットのチップ選択信号CS0,CS1に基づいてコアチップCC0~CC3かコアチップCC4~CC7を選択し、さらに、ロウアクセス時に供給されるアドレス信号の一部Xn1,Xnチップアドレスに基づいて、選択された4つのコアチップの中からいずれか1つのコアチップを選択する方式である。バンクアドレス信号BA0~BA2については、ロウアクセス時及びカラムアクセス時の両方において供給される。この方式では、チップ選択信号を用いてコアチップCC0~CC3又はコアチップCC4~CC7を選択していることから、コントローラから見たランク数は2となる。また、LRA-1方式と同様、コアチップCC0~CC7の選択がロウアクセス時に確定することから、例えば、1回のロウアクセスでアクセスされるメモリセル数は、LRA-1方式と同様1kバイトとなる。尚、この方式においてもカラムアクセス時にはチップアドレスは供給されないが、これによる問題が生じない点はLRA-1方式と同様である。この方式においては、コアチップCC0~CC3とコアチップCC4~CC7とがチップ選択信号CS0,CS1によって区別されることから、コアチップCC0~CC3に属するバンクと、コアチップCC4~CC7に属するバンクは、コントローラから見て別のバンクとして取り扱われる。したがって、図8に示す例のように、コアチップCC2のバンク0とコアチップCC7のバンク0が同時にアクティブ状態となり得る。図9は、LRA-3方式のアドレス割り付けを説明するための模式図である。図9に示すように、LRA-3方式とは、ロウアクセス時に供給されるアドレス信号の一部Xn2,Xnに基づいてコアチップCC0とCC2、コアチップCC1とCC3、コアチップCC4とCC6、コアチップCC5とCC7のいずれかを選択し、さらに、カラムアクセス時に供給されるアドレス信号の一部Yn1に基づいて、選択された2つのコアチップの中からいずれか1つのコアチップを選択する方式である。バンクアドレス信号BA0~BA2については、ロウアクセス時及びカラムアクセス時の両方において供給される。この方式では、ロウアクセス時に供給されるアドレス信号の一部Xn2,Xnと、カラムアクセス時に供給されるアドレス信号の一部Yn1によってコアチップCC0~CC7の選択が行われる。このため、チップアドレスはXn2,Xn,Yn1となる。また、ロウアクセス時には2つのコアチップがアクティブ状態となることから、1回のロウアクセスでアクセスされるメモリセル数は、LRA-1方式及びLRA-2方式の2倍となり、例えば2kバイトである。ランク数は、LRA-1方式と同様1ランクである。図10は、PRA-1方式のアドレス割り付けを説明するための模式図である。図10に示すように、PRA-1方式とは、ロウアクセス時及びカラムアクセス時とも、アドレス信号の一部であるチップアドレスSIDP2,P1,P0と、バンクアドレス信号BA0~BA2が供給される方式であって、ランク数を1とする方式である。この方式においては、コントローラからは全てのバンクが互いに異なるバンクとして認識される。つまり、本実施形態では64バンクとして認識される。したがって、アクティブ状態となるバンクの数及び組み合わせは任意であり、最大で64個のバンク全てがアクティブ状態となり得る。図11は、PRA-2方式のアドレス割り付けを説明するための模式図である。図11に示すように、PRA-2方式とは、2ビットのチップ選択信号CS0,CS1に基づいてコアチップCC0~CC3かコアチップCC4~CC7を選択し、さらに、ロウアクセス時及びカラムアクセス時とも、アドレス信号の一部であるチップアドレスSIDP1,P0と、バンクアドレス信号BA0~BA2が供給される方式である。この方式では、チップ選択信号を用いてコアチップCC0~CC3又はコアチップCC4~CC7を選択していることから、コントローラから見たランク数は2となる。また、各ランクに含まれるバンクは、コントローラから見て互いに異なるバンクとして認識される。つまり、本実施形態では1ランク当たり32バンクとして認識される。したがって、ランク内においてアクティブ状態となるバンクの数及び組み合わせは任意であり、1ランク当たり最大で32個のバンク全てがアクティブ状態となり得る。以上が各アドレス割り付け方式の詳細である。これらのアドレス割り付け方式は、モード選択によって切り替えることが可能である。次に、半導体装置10の具体的な回路構成について説明する。図12は、本発明の好ましい実施形態による半導体装置10の構成を示すブロック図である。本実施形態においては、半導体装置10のアドレス割り付けがPRA-1方式に設定されている。図12に示すように、インターポーザIPに設けられた外部端子には、クロック端子11、コマンド端子12、チップ選択端子13、クロックイネーブル端子14、アドレス端子15、データ入出力端子16、データストローブ端子17が含まれている。その他、キャリブレーション端子や電源端子なども設けられているが、これらについては図示を省略してある。これら外部端子のうち、電源端子を除く全ての外部端子はインターフェースチップIFに接続されており、コアチップCC0~CC7には直接接続されない。クロック端子11は外部クロック信号CLKが供給される端子であり、供給された外部クロック信号CLKは、入力バッファIBを介してクロック生成回路21に供給される。クロック生成回路21は内部クロック信号ICLKを生成する回路であり、生成された内部クロック信号ICLKは、インターフェースチップIF内の各種回路ブロックに供給される。内部クロック信号ICLKはDLL回路22に供給される。DLL回路22は、出力用クロック信号LCLKを生成する回路であり、生成された出力用クロック信号LCLKは、出力バッファ回路51に供給される。コマンド端子12は、ロウアドレスストローブ信号RASB、カラムアドレスストローブ信号CASB、ライトイネーブル信号WEBなどからなるコマンド信号COMが供給される端子である。また、チップ選択端子13はチップ選択信号CS0B,CS1Bが供給される端子であり、クロックイネーブル端子14はクロックイネーブル信号CKE0,CKE1が供給される端子である。但し、PRA-1方式が選択されている場合はランク数が1であるため、チップ選択信号CS1B及びクロックイネーブル信号CKE1は使用されない。これらの信号は、ランク数が2となるLRA-2方式又はPRA-2方式が選択されている場合に使用される。PRA-2方式が選択されているケースについては後述する。これらのコマンド信号、チップ選択信号及びクロックイネーブル信号は、入力バッファ31を介してコマンドデコーダ32に供給される。コマンドデコーダ32は、入力バッファ31から出力されたコマンド信号COMをデコードすることによって、各種内部コマンドを生成する回路である。コマンドデコーダ32から出力される内部コマンドには、アクティブ信号ACT0、プリチャージ信号PRE0、リード信号READ、ライト信号WRITEが含まれる。LRA-2方式又はPRA-2方式が選択されている場合には、アクティブ信号及びプリチャージ信号はランクごとに生成されるが、これについても後述する。これらの内部信号は、TSVバッファ61及び貫通電極TSV1を介してコアチップCC0~CC7に共通に供給される。尚、リード信号READ及びライト信号WRITEについては、図示しないレイテンシカウンタによって所定のレイテンシが経過した後、コマンドデコーダ32から出力される。リード信号READ及びライト信号WRITEのレイテンシは、アディティブレイテンシALに設定される。アディティブレイテンシALの値は、モードレジスタ60の設定値によって変化させることができる。さらに、コマンドデコーダ32が生成するコマンドには、リフレッシュコマンドREF0も含まれる。リフレッシュコマンドREF0は、コマンド信号COMの組み合わせがリフレッシュコマンドであることを示している場合に生成される。リフレッシュコマンドREF0は、図12に示すリフレッシュ制御回路33に供給される。リフレッシュ制御回路33は、リフレッシュコマンドREF0及びクロックイネーブル信号CKE0に基づいてリフレッシュコマンドREFT0を生成する。リフレッシュコマンドREFT0は、TSVバッファ61及び貫通電極TSV1を介してコアチップCC0~CC7に共通に供給される。アドレス端子15は、アドレス信号ADD及びバンクアドレス信号BAが供給される端子であり、供給されたアドレス信号ADD及びバンクアドレス信号BAは、入力バッファIBを介してアドレスラッチ回路40及びチップアドレス取得回路42に供給される。チップアドレス取得回路42は、バンクアドレス信号BAに基づいてチップアドレスSIDを抽出又は生成する回路である。チップアドレスSIDの抽出は、PRA-1方式のようにカラムアクセス時にチップアドレスSIDが入力される動作モードが選択されている場合において、これを抽出することにより行う。また、チップアドレスSIDの生成は、LRA-1方式のようにカラムアクセス時にチップアドレスSIDが入力されない動作モードが選択されている場合において、バンクアドレス信号BAに基づいてチップアドレスSIDを生成することにより行う。チップアドレス取得回路42から出力されるチップアドレスSIDは、内部クロック信号ICLKに同期してラッチ回路41にラッチされる。ラッチ回路41にラッチされたチップアドレスSIDは、TSVバッファ61、貫通電極TSV及びTSVバッファ62を介し、コアチップCC0~CC7に共通に供給される。また、アドレスラッチ回路40は、アドレス信号ADD及びバンクアドレス信号BAの別の一部を内部クロック信号ICLKに同期してラッチし、これらをTSVバッファ61、貫通電極TSV及びTSVバッファ62を介してコアチップCC0~CC7に共通に供給する。データ入出力端子16は、リードデータDQ又はライトデータDQの入出力を行うための端子であり、出力バッファ回路51及び入力バッファ回路52に接続されている。出力バッファ回路51は、パラレルシリアル変換回路54を介して供給されるリードデータを受け、これを出力用クロック信号LCLKに同期してデータ入出力端子16に出力する回路である。一方、入力バッファ回路52は、データ入出力端子16を介して供給されるライトデータを受け、これをシリアルパラレル変換回路55に出力する回路である。入力バッファ回路52の動作は、データストローブ端子17より供給されるデータストローブ信号DQSに同期して行われる。パラレルシリアル変換回路54は、貫通電極TSV1を介してコアチップCC0~CC7から供給されるパラレルなリードデータをシリアル変換する回路である。また、シリアルパラレル変換回路55は、入力バッファ回路52から供給されるシリアルなライトデータをパラレルに変換する回路である。このように、コアチップCC0~CC7とインターフェースチップIFとの間においては、基本的にシリアル変換されていないパラレルデータが入出力される。つまり、単独で動作する通常のSDRAMでは、チップ外部との間でのデータの入出力がシリアルに行われるつまり、データ入出力端子は1DQ当たり1個であるのに対し、コアチップCC0~CC7とインターフェースチップIFとの間においては、データの入出力がパラレルに行われる。この点は、通常のSDRAMとコアチップCC0~CC7との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なる貫通電極TSVを用いて入出力することは必須でなく、コアチップCC0~CC7側にて部分的なパラレル/シリアル変換を行うことによって、1DQ当たり必要な貫通電極TSVの数を削減しても構わない。例えば、インターフェースチップIFとコアチップCC0~CC7との間のリードデータ又はライトデータの転送を2回に分けて行っても構わない。本実施形態においては、リードデータとライトデータに対して同じ貫通電極TSV1を用いているが、リードデータ専用の貫通電極TSV1とライトデータ専用の貫通電極TSV1を用いても構わない。この場合、リードデータとライトデータが互いに異なる信号パスを介して転送されることになり、ランク間におけるリードデータとライトデータの衝突が生じないことから、カラム系コマンドの発行間隔をより短縮することが可能となる。また、インターフェースチップIFにはパワーダウン制御回路34がさらに備えられている。パワーダウン制御回路34は、クロックイネーブル信号CKE0がローレベルに非活性化された場合、パワーダウンコマンドPWDN0を活性化させる回路である。図12に示すように、パワーダウンコマンドPWDN0は、TSVバッファ61及び貫通電極TSV1を介してコアチップCC0~CC7に共通に供給される。さらに、インターフェースチップIFには、モードレジスタ60が備えられている。モードレジスタ60は、本実施形態による半導体装置の動作モードが設定されるレジスタである。設定される動作モードにはアドレス割り付け方式、つまり、LRA-1方式、LRA-2方式、LRA-3方式、PRA-1方式及びPRA-2方式の区別も含まれる。モードレジスタ60の出力であるモード信号MODEは各種回路ブロックに供給されるとともに、貫通電極TSVを介してコアチップCC0~CC7にも供給される。例えば、入力バッファ31は、モード信号MODEがPRA-2方式を示している場合にはチップ選択信号CS1及びクロックイネーブル信号CKE1を有効とし、逆に、モード信号MODEがPRA-1方式を示している場合にはチップ選択信号CS1及びクロックイネーブル信号CKE1を無効化する。また、チップアドレス取得回路42は、モード信号MODEがどのアドレス割り付け方式を指定しているかに応じて、アドレス信号ADDの異なる一部を抽出し、これに基づきチップアドレスを生成する。さらに、インターフェースチップIFには、バンクアクティブ信号生成回路300が備えられている。バンクアクティブ信号生成回路300は、コアチップCC0~CC7からそれぞれ供給されるローカルバンクアクティブ信号MCIDT0~MCIDT7を受け、これらローカルバンクアクティブ信号MCIDT0~MCIDT7の少なくとも一つがローレベルであるか否かを判定する回路である。したがって、バンクアクティブ信号生成回路300としては、図13に示すように、ローカルバンクアクティブ信号MCIDT0~MCIDT7を受ける8入力のANDゲート回路を用いることができる。ローカルバンクアクティブ信号MCIDT0~MCIDT7の詳細については後述するが、当該コアチップにおいてアクティブ状態であるバンクが存在する場合にはローレベルとなり、当該コアチップにおいてアクティブ状態であるバンクが存在しない場合にはハイレベルとなる信号である。したがって、ローカルバンクアクティブ信号MCIDT0~MCIDT7の少なくとも一つがローレベルであるということは、少なくとも一つのコアチップCC0~CC7において少なくとも一つのバンクがアクティブ状態であることを意味する。バンクアクティブ信号生成回路300は、ローカルバンクアクティブ信号MCIDT0~MCIDT7の少なくとも一つがローレベルである場合には、アクティブ状態において実行すべきでない各種の動作を禁止する。このような動作としては、リフレッシュ動作やパワーダウン動作が挙げられる。バンクアクティブ信号生成回路300は、ローカルバンクアクティブ信号MCIDT0~MCIDT7の少なくとも一つがローレベルであることに応答してバンクアクティブ信号PMCITを活性化させ、これをリフレッシュ制御回路33及びパワーダウン制御回路34に供給する。バンクアクティブ信号PMCITが活性化している場合、リフレッシュ制御回路33はリフレッシュコマンドREF0が活性化した場合であってもリフレッシュ信号REFT0の生成を行わず、また、パワーダウン制御回路34はクロックイネーブル信号CKE0が非活性化された場合であってもパワーダウン信号の生成を行わない。以上がインターフェースチップIFの概要である。次に、コアチップCC0~CC7の回路構成について説明する。図12に示すように、コアチップCC0~CC7に含まれるメモリセルアレイ70は、8つのバンクBank0~Bank7に分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは互いに非排他的に独立して動作することができる。メモリセルアレイ70内においては、複数のワード線WLと複数のビット線BLが交差しており、その交点にはメモリセルMCが配置されている図12においては、1本のワード線WL、1本のビット線BL及び1個のメモリセルMCのみを示している。ワード線WLの選択はロウデコーダ71によって行われる。また、ビット線BLはセンス回路72内の対応するセンスアンプに接続されている。センスアンプの選択はカラムデコーダ73によって行われる。ロウデコーダ71には、ロウアドレス制御回路74を介してロウアドレスRAが供給される。ロウアドレス制御回路74には、貫通電極TSV1を介してアドレス信号ADD及びバンクアドレスBAが供給されるとともに、ロウ比較回路63からアクティブ信号ACT及びリフレッシュ信号REFが供給される。ロウアドレス制御回路74は、アクティブ信号ACTが活性化している場合には、バンクアドレス信号BAに基づき選択されたバンクのロウデコーダ71にアドレス信号ADDを供給する。これにより、指定されたバンクの指定されたワード線が活性化される。つまり、ロウアクセスが行われる。一方、ロウアドレス制御回路74は、リフレッシュ信号REFが活性化している場合には、図示しないリフレッシュカウンタのカウント値を全てのバンクのロウデコーダ71に供給する。これにより、全てのバンクの指定されたワード線が活性化され、リフレッシュ動作が行われる。また、ロウ比較回路63からは、プリチャージ信号PRE,PREAも出力される。プリチャージ信号PRE,PREAは、プリチャージ制御回路77に供給される。プリチャージ制御回路77は、プリチャージ信号PREが活性化している場合にはバンクアドレス信号BAにより指定されるバンクをプリチャージし、プリチャージコマンドPREAが活性化している場合には全てのバンクをプリチャージする。カラムデコーダ73には、カラムアドレス制御回路75を介してカラムアドレスCAが供給される。カラムアドレス制御回路75には、貫通電極TSV1を介してアドレス信号ADD及びバンクアドレス信号BAが供給されるとともに、カラム比較回路64からリード信号READ及びライト信号WRITEが供給される。カラムアドレス制御回路75は、リード信号READ又はライト信号WRITEが活性化している場合、バンクアドレス信号BAに基づき選択されたバンクのカラムデコーダ73にアドレス信号ADDを供給する。これにより、指定されたバンクの指定されたセンスアンプがリードライトアンプ78に接続される。したがって、リード信号READが活性化している場合、センス回路72を介してメモリセルアレイ70から読み出されたリードデータは、リードライトアンプ78及び貫通電極TSV1を介してインターフェースチップIFに転送される。また、ライト信号WRITEが活性化している場合、貫通電極TSV1を介してインターフェースチップIFから転送されたライトデータは、リードライトアンプ78及びセンス回路72を介してメモリセルアレイ70に書き込まれる。ロウ比較回路63は、貫通電極TSV1を介してインターフェースチップIFより供給されるチップアドレスSIDIFと、当該コアチップCC0~CC7に割り当てられた固有のチップアドレスSIDCOREとを比較し、両者が一致した場合に、アクティブ信号ACT0、リフレッシュ信号REF0及びプリチャージ信号PRE0に基づいて、アクティブ信号ACT、リフレッシュ信号REF、プリチャージ信号PRE又はプリチャージ信号PREAを活性化させる。固有のチップアドレスSIDCOREは、チップアドレス保持回路76に保持されている。チップアドレス保持回路76は、図2bに示したタイプの貫通電極TSV2を介してコアチップCC0~CC7間で縦続接続されており、これにより、各コアチップCC0~CC7にそれぞれ異なるチップアドレスSIDが設定される。カラム比較回路64は、貫通電極TSV1を介してインターフェースチップIFより供給されるチップアドレスSIDIFと、当該コアチップCC0~CC7に割り当てられた固有のチップアドレスSIDCOREとを比較し、両者が一致した場合にリード信号READ又はライト信号WRITEを活性化させる。具体的には、チップアドレスSIDIFとチップアドレスSIDCOREとが一致した場合に、インターフェースチップIFより供給されるリード信号READ又はライト信号WRITEをそのまま通過させ、これをカラムアドレス制御回路75及びリードライトアンプ78に供給する。また、コアチップCC0~CC7にはパワーダウン回路65が含まれている。パワーダウン回路65は、チップアドレスSIDIF、チップアドレスSIDCORE及びパワーダウンコマンドPWDN0に基づき、当該コアチップをパワーダウンモードにエントリさせる回路である。具体的には、チップアドレスSIDIFとチップアドレスSIDCOREとが一致した場合に、パワーダウンコマンドPWDN0に応答して当該コアチップをパワーダウンモードにエントリさせる。さらに、コアチップCC0~CC7にはステート回路100が含まれている。ステート回路100は、アクティブ信号ACT、プリチャージ信号PRE,PREA及びバンクアドレス信号BAに基づいてアクティブステートMSACTを生成する回路である。アクティブステートMSACTは、それぞれバンクBank0~Bank7に対応する8ビットのステートMSACT0~MSACT7からなり、現在どのバンクがアクティブ状態であるのかを示す信号として用いられる。具体的には、アクティブ信号ACTが活性化した場合、バンクアドレス信号BAが示すバンクに対応したアクティブステートMSACT0~MSACT7のいずれかを活性化させ、プリチャージ信号PREが活性化した場合、バンクアドレス信号BAが示すバンクに対応したアクティブステートMSACT0~MSACT7のいずれかを非活性化させる。プリチャージ信号PREAが活性化した場合には、アクティブステートMSACT0~MSACT7のすべてを非活性化させる。図14は、ステート回路100の一例を示す回路図である。図14に示すように、ステート回路100は8つのラッチ回路110~117からなる。ラッチ回路110~117は、それぞれ対応するバンク選択信号B0~B7によって活性化され、活性化されたラッチ回路110~117はアクティブ信号ACTによってセットされプリチャージ信号PREによってリセットされる。また、プリチャージ信号PREAが活性化した場合には、バンク選択信号B0~B7に関わらずラッチ回路110~117はリセットされる。各ラッチ回路110~117からの出力は、それぞれアクティブステートMSACT0~MSACT7として用いられる。これにより、アクティブステートMSACT0~MSACT7を参照すれば、どのバンクがアクティブ状態であるのかを知ることができる。尚、アクティブ状態とは、ロウアドレスRAに基づいてワード線WLが選択された状態であり、この状態でリード信号が活性化するとリード動作を行い、ライト信号が活性化するとライト動作を行うことができる。アクティブステートMSACT0~MSACT7は、図12に示すローカルバンクアクティブ信号生成回路200に供給される。ローカルバンクアクティブ信号生成回路200は、8ビットのアクティブステートMSACT0~MSACT7を受け、これらの少なくとも1ビットが活性化しているか否かを判定する回路である。図15は、ローカルバンクアクティブ信号生成回路200の回路図である。図15に示すように、ローカルバンクアクティブ信号生成回路200は、アクティブステートMSACT0~MSACT7を受ける8入力のNORゲート回路からなる。かかる構成により、アクティブステートMSACT0~MSACT7の少なくとも一つがハイレベルに活性化している場合には、ローカルバンクアクティブ信号MCIDTはローレベルとなる。これに対し、アクティブステートMSACT0~MSACT7の全てがローレベルに非活性化している場合には、ローカルバンクアクティブ信号MCIDTはハイレベルとなる。ローカルバンクアクティブ信号MCIDTは、コアチップCC0~CC7から貫通電極TSV3を介してインターフェースチップIFに供給される。貫通電極TSV3とは、図2c及び図5に示したタイプの貫通電極であり、図6を用いて説明したようにコアチップ間における循環的な接続により、インターフェースチップIFと各コアチップCC0~CC7との間で個別の信号パスを形成することができる。図16は、ローカルバンクアクティブ信号MCIDT0~MCIDT7を伝送するための貫通電極TSV3の接続関係を説明するための模式図である。図16に示すように、ローカルバンクアクティブ信号MCIDT0~MCIDT7を伝送するための貫通電極TSV3は各コアチップCC0~CC7において8個使用され、このうち図16に示す左端の貫通電極TSV3aにローカルバンクアクティブ信号MCIDT0~MCIDT7が供給される。これにより、例えば最上層のコアチップCC0から出力されるローカルバンクアクティブ信号MCIDT0は、各コアチップCC0~CC7に設けられた互いに平面位置の異なる貫通電極TSV3を経由し、最終的にインターフェースチップIF上の入力ノードN0に供給される。他のコアチップCC1~CC7においても同様であり、これにより、コアチップCC0~CC7から出力されるローカルバンクアクティブ信号MCIDT0~MCIDT7は、それぞれインターフェースチップIFの入力ノードN0~N7に供給されることになる。以上がコアチップCC0~CC7の回路構成である。次に、本実施形態による半導体装置10の動作について説明する。図17は、ステート回路100及びローカルバンクアクティブ信号生成回路200の動作を説明するためのタイミング図であり、各コアチップCC0~CC7に共通の動作を示している。図17に示す例では、外部クロック信号CLKのアクティブエッジ0,1に同期してアクティブコマンドが発行され、アクティブエッジ2,3に同期してプリチャージコマンドが発行されている。また、アクティブエッジ0,2のコマンド発行時にはバンクアドレス信号BAによってバンク0が指定されており、アクティブエッジ1,3のコマンド発行時にはバンクアドレス信号BAによってバンク1が指定されている。上述の通り、アクティブコマンドが発行されると、選択されたコアチップ内のロウ比較回路63はアクティブ信号ACTを生成し、プリチャージコマンドが発行されると、選択されたコアチップ内のロウ比較回路63はプリチャージ信号PREを生成する。アクティブエッジ0,1にて応答してアクティブコマンドが発行されると、アクティブステートMSACT0,MSACT1が順次ハイレベルに活性化する。アクティブステートMSACT0が活性化すると、ローカルバンクアクティブ信号MCIDTはローレベルに変化する。その後、アクティブエッジ2,3にて応答してプリチャージコマンドが発行されると、アクティブステートMSACT0,MSACT1が順次ローレベルに非活性化する。その結果、アクティブステートMSACT1が非活性化すると、ローカルバンクアクティブ信号MCIDTはハイレベルに戻る。このように、ローカルバンクアクティブ信号MCIDTは、当該コアチップに含まれるいずれかのバンクがアクティブ状態であればローレベルとなり、当該コアチップに含まれる全てのバンクが非アクティブ状態であればハイレベルとなる。このようにして生成されるローカルバンクアクティブ信号MCIDTは、貫通電極TSV3を介してインターフェースチップIFに供給される。図18は、バンクアクティブ信号生成回路300の動作を説明するためのタイミング図である。図18に示す例においても、外部クロック信号CLKのアクティブエッジ0,1に同期してアクティブコマンドが発行され、アクティブエッジ2,3に同期してプリチャージコマンドが発行されている。また、アクティブエッジ0,2のコマンド発行時にはチップアドレスSIDによってコアチップCC0が指定されており、アクティブエッジ1,3のコマンド発行時にはチップアドレスSIDによってコアチップCC4が指定されている。バンクアドレス信号BAにより指定されるバンクはいずれもバンク0である。アクティブエッジ0にて応答してアクティブコマンドが発行されると、コアチップCC0から出力されるローカルバンクアクティブ信号MCIDT0がローレベルに変化する。ローカルバンクアクティブ信号MCIDT0がローレベルになると、バンクアクティブ信号PMCITがローレベルに変化する。次に、アクティブエッジ1にて応答してアクティブコマンドが発行されると、コアチップCC4から出力されるローカルバンクアクティブ信号MCIDT4がローレベルに変化する。その後、アクティブエッジ2,3にて応答してプリチャージコマンドが発行されると、ローカルバンクアクティブ信号MCIDT0,MCIDT4が順次ハイレベルに変化する。その結果、ローカルバンクアクティブ信号MCIDT4がハイレベルになると、バンクアクティブ信号PMCITはハイレベルに戻る。このように、バンクアクティブ信号PMCITは、いずれかのコアチップCC0~CC7に含まれるいずれかのバンクがアクティブ状態であればローレベルとなり、全てのコアチップCC0~CC7に含まれる全てのバンクが非アクティブ状態であればハイレベルとなる。このようにして生成されるバンクアクティブ信号PMCITは、図12に示したように、リフレッシュ制御回路33やパワーダウン制御回路34などに供給され、アクティブ状態において実行すべきでないコマンドをガードする。このように、本実施形態においては、アクティブ状態であるバンクが存在するか否かをコアチップ側で判定し、その結果得られたローカルバンクアクティブ信号MCIDT0~MCIDT7をインターフェースチップIF側で処理している。このため、インターフェースチップIF側に設けるバンクアクティブ信号生成回路300の回路規模を大幅に縮小することが可能となる。また、インターフェースチップIF側においては、いずれのバンクがアクティブ状態であるのか記憶する手段を設ける必要もない。その分、コアチップCC0~CC7側にステート回路100及びローカルバンクアクティブ信号生成回路200が必要となるが、これらの回路は8ビットのアクティブステートMSACT0~MSACT7を処理するだけの回路であることから、個々のコアチップCC0~CC7にて生じる回路規模の増大は最小限に抑えられる。図19は、変形例によるバンクアクティブ信号生成回路300aの回路図である。図19に示すバンクアクティブ信号生成回路300aは、ローカルバンクアクティブ信号MCIDT0~MCIDT7を受ける8入力のNANDゲート回路301と、ワンショットパルスであるアクティブ信号ACT0のパルス幅を拡大するパルス幅拡大回路302と、NANDゲート回路301及びパルス幅拡大回路302の出力を受けるNORゲート回路303とを備えて構成される。図20は、変形例によるバンクアクティブ信号生成回路300aを用いた場合の動作を説明するためのタイミング図である。発行されるコマンド及びアドレスは図18に示した例と同じである。本例においては、外部クロック信号CLKのアクティブエッジ0に同期してアクティブコマンドが発行され、インターフェースチップIFの内部でアクティブ信号ACT0が生成されると、バンクアクティブ信号PMCITが直ちにローレベルに変化する。つまり、アクティブ信号ACT0が貫通電極TSV1を介してコアチップCC0~CC7に供給され、その結果、選択されたコアチップから貫通電極TSV3を介してローカルバンクアクティブ信号MCIDTが供給される前に、バンクアクティブ信号PMCITを先行して一時的にローレベルとすることができる。つまり、本実施形態による半導体装置10は積層型であるため、インターフェースチップIFの内部でアクティブ信号ACT0が生成されてから、ローカルバンクアクティブ信号MCIDTが供給されるまでにはある程度のタイムラグが生じる。このため、1チップ構成である通常の半導体メモリと比べるとバンクアクティブ信号PMCITがローレベルに変化するタイミングが遅くなり、場合によっては、リフレッシュコマンドなどの不正なコマンドを実行してしまう可能性がある。これに対し、本例のようにバンクアクティブ信号生成回路300aを用いれば、アクティブコマンドが発行されるとバンクアクティブ信号PMCITが直ちにローレベルに変化することから、このような問題を解決することができる。したがって、パルス幅拡大回路302による拡大量は、上記のタイムラグを考慮して設計すればよい。次に、本発明の第2の実施形態について説明する。第2の実施形態は、アドレス割り付けがPRA-2方式に設定されている場合の実施形態である。アドレス割り付けがPRA-2方式に設定されている場合、8つのコアチップCC0~CC7は互いに同じアドレス空間を有する2つのランクに分割され、各ランクはチップ選択信号CS0,CS1によって独立に選択される。アドレス割り付けがPRA-2方式に設定されている場合には、図21aに示すように4つのコアチップCC0~CC3がランク1を構成し、残りの4つのコアチップCC4~CC7がランク2を構成する。図22は、本実施形態にて使用するバンクアクティブ信号生成回路300bの回路図である。図22に示すバンクアクティブ信号生成回路300bは、ローカルバンクアクティブ信号MCIDT0~MCIDT7を受けてバンクアクティブ信号PMCIT,PMCI0T,PMCI1Tを生成する論理回路である。具体的な動作を説明すると、ローカルバンクアクティブ信号MCIDT0~MCIDT7の少なくとも一つがローレベルであれば、バンクアクティブ信号PMCITはローレベルとなり、ローカルバンクアクティブ信号MCIDT0~MCIDT7の全てがハイレベルであれば、バンクアクティブ信号PMCITがハイレベルとなる。この点は、既に説明したバンクアクティブ信号生成回路300と同じである。これに加え、図22に示すバンクアクティブ信号生成回路300bでは、ランク0に対応するローカルバンクアクティブ信号MCIDT0~MCIDT3の少なくとも一つがローレベルであれば、バンクアクティブ信号PMCI0Tはローレベルとなり、ローカルバンクアクティブ信号MCIDT0~MCIDT3の全てがハイレベルであれば、バンクアクティブ信号PMCI0Tがハイレベルとなる。同様に、ランク1に対応するローカルバンクアクティブ信号MCIDT4~MCIDT7の少なくとも一つがローレベルであれば、バンクアクティブ信号PMCI1Tはローレベルとなり、ローカルバンクアクティブ信号MCIDT4~MCIDT7の全てがハイレベルであれば、バンクアクティブ信号PMCI1Tがハイレベルとなる。かかる動作により、アドレス割り付けがPRA-2方式に設定されている場合、ランクごとにバンクアクティブ信号PMCI0T,PMCI1Tを生成することができるため、リフレッシュコマンドなどの不正なコマンドのガードをランクごとに行うことが可能となる。もちろん、アドレス割り付けがPRA-1方式に設定されれば、バンクアクティブ信号PMCITを用いて上記実施形態と同様の制御を行えばよい。図23は、変形例によるバンクアクティブ信号生成回路300cの回路図である。図23に示すバンクアクティブ信号生成回路300cは、バンクアクティブ信号PMCITとバンクアクティブ信号PMCI0Tが兼用されている点において、図22に示したバンクアクティブ信号生成回路300bの論理と異なっている。バンクアクティブ信号生成回路300cにはモード信号MODEの一部であるランク信号TRANK1Tが供給される。ランク信号TRANK1Tは、アドレス割り付けがPRA-1方式に設定されている場合にハイレベルとなり、アドレス割り付けがPRA-2方式に設定されている場合にローレベルとなる信号である。これにより、アドレス割り付けがPRA-1方式に設定されている場合には、バンクアクティブ信号PMCI0Tをバンクアクティブ信号PMCITとして用いることができる。また、アドレス割り付けがPRA-2方式に設定されている場合には、ランクごとにバンクアクティブ信号PMCI0T,PMCI1Tを用いればよい。図24は、他の変形例によるバンクアクティブ信号生成回路300dの回路図である。図24に示すバンクアクティブ信号生成回路300cは、アクティブ信号ACT0,ACT1のパルス幅を拡大するパルス幅拡大回路310,311が追加されている点において、図23に示したバンクアクティブ信号生成回路300cと異なっている。その他の論理は、図23に示したバンクアクティブ信号生成回路300cの論理と同じである。アクティブ信号ACT0は、PRA-1方式に設定されている場合にアクティブコマンドに応答して活性化されるとともに、PRA-2方式に設定されている場合にランク0を指定したアクティブコマンドに応答して活性化される信号である。一方、アクティブ信号ACT1は、PRA-2方式に設定されている場合にランク1を指定したアクティブコマンドに応答して活性化される信号である。図25は、変形例によるバンクアクティブ信号生成回路300dを用いた場合の動作を説明するためのタイミング図である。発行されるコマンド及びアドレスは図18に示した例と同じである。本例においては、外部クロック信号CLKのアクティブエッジ0に同期してランク0を指定したアクティブコマンドが発行されると、インターフェースチップIFの内部でアクティブ信号ACT0が生成され、ランク0に対応するバンクアクティブ信号PMCI0Tが直ちにローレベルに変化する。また、外部クロック信号CLKのアクティブエッジ1に同期してランク1を指定したアクティブコマンドが発行されると、インターフェースチップIFの内部でアクティブ信号ACT1が生成され、ランク1に対応するバンクアクティブ信号PMCI1Tが直ちにローレベルに変化する。その意義は、図20を用いて説明したとおりである。そして、外部クロック信号CLKのアクティブエッジ2に同期してランク0を指定したプリチャージコマンドが発行されると、ローカルバンクアクティブ信号MCIDT0がハイレベルに変化するため、ランク0に対応するバンクアクティブ信号PMCI0Tもハイレベルに戻る。同様に、外部クロック信号CLKのアクティブエッジ3に同期してランク1を指定したプリチャージコマンドが発行されると、ローカルバンクアクティブ信号MCIDT4がハイレベルに変化するため、ランク1に対応するバンクアクティブ信号PMCI1Tもハイレベルに戻る。このように、本実施形態では、アドレス割り付けがPRA-2方式に設定されている場合、ランクごとにバンクアクティブ信号PMCI0T,PMCI1Tを生成することができるため、ランクごとに不正なコマンドのガードを行うことが可能となる。次に、本発明の第3の実施形態について説明する。第3の実施形態は、コアチップCC0~CC7の一部のみを使用する場合の実施形態である。例えば、8枚のコアチップCC0~CC7の一部に不良が存在する場合、半導体装置10の全体を不良品として廃棄するのではなく、正しく動作する残りのコアチップを用いれば、良品として取り扱うことが可能となる。本実施形態は、このようなケースを想定している。図21b,cは、8枚のコアチップCC0~CC7のうち4枚のみを使用する場合のランク分けを説明するための模式図であり、図21d~gは、8枚のコアチップCC0~CC7のうち2枚のみを使用する場合のランク分けを説明するための模式図である。図21において網掛け表示しているコアチップが使用しないコアチップである。尚、使用しないコアチップとは、必ずしも不良のあるコアチップであるとは限らない。例えば、1枚のコアチップのみが不良であっても、残りの7枚のコアチップを全て使用すると制御が複雑となる。この場合には、不良のある1枚のコアチップとともに正常な3枚のコアチップも不使用とし、これによって4枚のコアチップを用いて製品を構成することが考えられる。このように、使用するコアチップの枚数を2のべき乗とすれば、制御が複雑化することがない。図21bに示す例はコアチップCC0~CC3を使用するケースを示しており、アドレス割り付けがPRA-2方式に設定されている場合、コアチップCC0,CC1がランク0を構成し、コアチップCC2,CC3がランク1を構成する。一方、図21cに示す例はコアチップCC4~CC7を使用するケースを示しており、アドレス割り付けがPRA-2方式に設定されている場合、コアチップCC4,CC5がランク0を構成し、コアチップCC6,CC7がランク1を構成する。図21dに示す例はコアチップCC0,CC1を使用するケースを示しており、アドレス割り付けがPRA-2方式に設定されている場合、コアチップCC0がランク0を構成し、コアチップCC1がランク1を構成する。図21eに示す例はコアチップCC2,CC3を使用するケースを示しており、アドレス割り付けがPRA-2方式に設定されている場合、コアチップCC2がランク0を構成し、コアチップCC3がランク1を構成する。図21fに示す例はコアチップCC4,CC5を使用するケースを示しており、アドレス割り付けがPRA-2方式に設定されている場合、コアチップCC4がランク0を構成し、コアチップCC5がランク1を構成する。図21gに示す例はコアチップCC6,CC7を使用するケースを示しており、アドレス割り付けがPRA-2方式に設定されている場合、コアチップCC6がランク0を構成し、コアチップCC7がランク1を構成する。図26は、本実施形態にて使用するバンクアクティブ信号生成回路300eの回路図である。図26に示すバンクアクティブ信号生成回路300eは、ランク切り替え信号TCST1~TCS6Tを受ける論理が追加されている点において、図23に示したバンクアクティブ信号生成回路300cの論理と異なっている。その他の論理は、図23に示したバンクアクティブ信号生成回路300cの論理と同じである。ランク切り替え信号TCST1~TCS6Tは、それぞれコアチップCC1~CC6に対応する信号であり、ハイレベルとすることにより当該コアチップが属するランクを切り替えることができる。図21aに示すように、全てのコアチップCC0~CC7を使用する場合は、アドレス割り付けがPRA-2方式に設定されていると、コアチップCC0~CC3がランク0を構成し、コアチップCC4~CC7がランク1を構成する。この状態を基本とすると、図21bに示す状態で使用する場合には、コアチップCC2,CC3が属するランクをランク0からランク1に変更させる必要がある。同様に、図21cに示す状態で使用する場合には、コアチップCC4,CC5が属するランクをランク1からランク0に変更させる必要がある。さらに、図21d,eに示す状態で使用する場合には、コアチップCC1,CC3が属するランクをランク0からランク1に変更させる必要がある。同様に、図21f,gに示す状態で使用する場合には、コアチップCC4,CC6が属するランクをランク1からランク0に変更させる必要がある。このようなランクの変更を行う必要がある場合、当該コアチップに対応するランク切り替え信号TCST1~TCS6Tがハイレベルに活性化される。これにより、コアチップCC0~CC7の一部のみを使用する場合であってもPRA-2方式に設定することができ、しかも、ランクごとに不正なコマンドのガードを行うことが可能となる。尚、コアチップCC0,CC7に対応するランク切り替え信号が不要なのは、最上層のコアチップCC0及び最下層のコアチップCC7については、図21a~gのいずれのケースにおいてもランクが変化しないからである。図27は、変形例によるバンクアクティブ信号生成回路300fの回路図である。図27に示すバンクアクティブ信号生成回路300fは、アクティブ信号ACT0,ACT1のパルス幅を拡大するパルス幅拡大回路320,321が追加されている点において、図26に示したバンクアクティブ信号生成回路300eと異なっている。その他の論理は、図26に示したバンクアクティブ信号生成回路300eの論理と同じである。パルス幅拡大回路320,321を用いる意義は図20を用いて説明したとおりであり、アクティブコマンドが発行されてからバンクアクティブ信号PMCI0T又はPMCI1Tをローレベルに変化させるタイミングを早めることが可能となる。図28は、本実施形態による半導体装置10を用いたデータ処理システムの構成を示す模式的な断面図である。図28に示すデータ処理システムは、メイン基板400上に半導体装置10とこれを制御するメモリコントローラ410とが搭載された構成を有している。図28に示す例では、メイン基板400上に半導体装置10が直接搭載されているが、メイン基板400にソケットを設け、ソケットに半導体装置10が搭載されたモジュール基板を挿し込んでも構わない。この場合、モジュール基板には、複数の半導体装置10を搭載することができる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。"