第1導電形の第1半導体層と、前記第1半導体層の表面に設けられた、複数の第2導電形のベース領域と、前記ベース領域のそれぞれの表面に選択的に設けられた第1導電形のソース領域と、前記ソース領域の表面から前記ベース領域を貫通して、前記第1半導体層にまで到達する一対のトレンチ内に、ゲート絶縁膜を介してそれぞれ設けられたゲート電極と、前記一対のトレンチ内において、前記ゲート電極の下にフィールドプレート絶縁膜を介してそれぞれ設けられたフィールドプレート電極と、前記ベース領域の表面に選択的に設けられ、前記ソース領域に接続され、前記ベース領域の不純物濃度よりも高い不純物濃度を有する第2導電形のコンタクト領域と、前記第1半導体層に電気的に接続された第1主電極と、前記ソース領域および前記コンタクト領域に電気的に接続された第2主電極と、を備え、前記フィールドプレート絶縁膜の一部の厚さは、前記ゲート絶縁膜の厚さよりも厚く、前記一対のトレンチ内のそれぞれに設けられた前記フィールドプレート絶縁膜の前記一部どうしの間の前記第1半導体層の幅は、前記一対のトレンチ内のそれぞれに設けられた前記ゲート絶縁膜どうしの間の前記ベース領域の幅よりも狭く、前記第1半導体層と、前記フィールドプレート絶縁膜の前記一部と、の界面の直上には、前記ソース領域が形成されておらず、前記第1半導体層と、前記フィールドプレート絶縁膜の前記一部と、の界面の直上に、前記コンタクト領域が形成され、前記コンタクト領域の下端と、前記第1半導体層の裏面と、の間の距離は、前記ソース領域の下端と、前記第1半導体層の前記裏面と、の間の距離よりも短いことを特徴とする半導体装置。第1導電形の第1半導体層と、前記第1半導体層の表面に設けられた、複数の第2導電形のベース領域と、前記ベース領域のそれぞれの表面に選択的に設けられた第1導電形のソース領域と、前記ソース領域の表面から前記ベース領域を貫通して、前記第1半導体層にまで到達する一対のトレンチ内に、ゲート絶縁膜を介してそれぞれ設けられたゲート電極と、前記一対のトレンチ内において、前記ゲート電極の下にフィールドプレート絶縁膜を介してそれぞれ設けられたフィールドプレート電極と、前記第1半導体層に電気的に接続された第1主電極と、前記ソース領域に電気的に接続された第2主電極と、を備え、前記フィールドプレート絶縁膜の一部の厚さは、前記ゲート絶縁膜の厚さよりも厚く、前記一対のトレンチ内のそれぞれに設けられた前記フィールドプレート絶縁膜の前記一部どうしの間の前記第1半導体層の幅は、前記一対のトレンチ内のそれぞれに設けられた前記ゲート絶縁膜どうしの間の前記ベース領域の幅よりも狭く、前記第1半導体層と、前記フィールドプレート絶縁膜の前記一部と、の界面の直上には、前記ソース領域が形成されていないことを特徴とする半導体装置。前記ベース領域の表面に、さらに、第2導電形のコンタクト領域が選択的に設けられ、前記コンタクト領域は、前記ソース領域に接続され、前記コンタクト領域の不純物濃度は、前記ベース領域の不純物濃度よりも高いことを特徴とする請求項2記載の半導体装置。前記コンタクト領域の下端と、前記第1半導体層の裏面と、の間の距離は、前記ソース領域の下端と、前記第1半導体層の前記裏面と、の間の距離よりも短いことを特徴とする請求項2または3に記載の半導体装置。前記コンタクト領域は、前記ベース領域を貫通し、前記コンタクト領域の前記下端が前記第1半導体層に接していることを特徴とする請求項2~4のいずれか1つに記載の半導体装置。前記第1半導体層と、前記フィールドプレート絶縁膜の前記一部と、の界面の直上に、前記コンタクト領域が形成されていることを特徴とする請求項2~5のいずれか1つに記載の半導体装置。前記第1半導体層と、前記第1主電極と、の間に、第2導電形の第2半導体層が介設されていることを特徴とする請求項2~6のいずれか1つに記載の半導体装置。第1導電形の第1半導体層と、前記第1半導体層の表面から内部にかけて設けられた一対のトレンチ内にそれぞれ設けられた導電層と、前記一対のトレンチ内において、前記導電層の下にフィールドプレート絶縁膜を介してそれぞれ設けられたフィールドプレート電極と、前記第1半導体層の裏面側において、前記第1半導体層に電気的に接続された第1主電極と、前記第1半導体層の表面側において、前記第1半導体層および前記導電層に電気的に接続された第2主電極と、を備え、前記一対のトレンチ内のそれぞれに設けられた前記フィールドプレート絶縁膜の一部どうしの間の前記第1半導体層の幅は、前記一対のトレンチ内のそれぞれに設けられた前記導電層どうしの間の前記第1半導体層の幅よりも狭いことを特徴とする半導体装置。前記第1半導体層の表面に、第2導電形の第3半導体層がさらに設けられ、前記第3半導体層は、前記導電層および前記第2主電極に接続されていることを特徴とする請求項8記載の半導体装置。前記導電層と、前記第1半導体層と、の間に、絶縁膜が設けられ、前記フィールドプレート絶縁膜の前記一部の厚さは、前記絶縁膜の厚さよりも厚いことを特徴とする請求項8記載の半導体装置。前記一対のトレンチ内のそれぞれに設けられた前記フィールドプレート絶縁膜の前記一部どうしの間の前記第1半導体層の幅は、前記一対のトレンチ内のそれぞれに設けられた前記絶縁膜どうしの間の前記第1半導体層の幅よりも狭いことを特徴とする請求項10記載の半導体装置。前記第1半導体層の表面に、前記絶縁膜を挟んで第2導電形の第3半導体層がさらに設けられ、前記第3半導体層は、前記第2主電極に接続されていることを特徴とする請求項10または11に記載の半導体装置。前記第1半導体層と、前記第2主電極と、の間に、第2導電形の第4半導体層がさらに設けられたことを特徴とする請求項9~12のいずれか1つに記載の半導体装置。前記第4半導体層の不純物濃度は、前記第3半導体層の不純物濃度よりも低いことを特徴とする請求項13記載の半導体装置。前記第4半導体層と、前記第2主電極と、の間に、第2導電形の第5半導体層がさらに設けられ、前記第5半導体層の不純物濃度は、前記第3半導体層の不純物濃度よりも高いことを特徴とする請求項13または14に記載の半導体装置。前記導電層と、前記フィールドプレート電極と、が接続されていることを特徴とする請求項8~15のいずれか1つに記載の半導体装置。前記一対のトレンチ内のそれぞれに設けられた前記導電層どうしの間の前記第1半導体層の不純物濃度は、前記一対のトレンチ内のそれぞれに設けられた前記フィールドプレート絶縁膜の前記一部どうしの間の前記第1半導体層の不純物濃度よりも低いことを特徴とする請求項8~16のいずれか1つに記載の半導体装置。第1導電形の第1半導体層が表面に形成された半導体基板を準備する工程と、前記第1半導体層の前記表面から内部にかけて、第1の深さの一対のトレンチを選択的に形成する工程と、前記一対のトレンチのそれぞれの内側面および前記トレンチの底面にマスク膜を形成する工程と、前記一対のトレンチのそれぞれの底面に形成された前記マスク膜を除去し、前記トレンチの前記底面に前記第1半導体層を表出させる工程と、前記一対のトレンチのそれぞれの前記底面から表出された前記第1半導体層を除去し、前記第1深さよりも深い第2深さの一対のトレンチを前記第1半導体層の前記表面から前記内部にかけて形成する工程と、前記一対のトレンチのそれぞれのなかにおいて、前記マスク膜から表出された前記第1半導体層の表面を酸化し、前記マスク膜から表出された前記第1半導体層の表面に、フィールドプレート絶縁膜を形成する工程と、前記一対のトレンチのそれぞれのなかに、前記フィールドプレート絶縁膜を介してフィールドプレート電極を形成する工程と、前記マスク膜を除去する工程と、前記一対のトレンチのそれぞれのなかにおいて、前記トレンチの前記内側面および前記フィールドプレート電極の上にゲート絶縁膜を形成する工程と、前記一対のトレンチのそれぞれのなかにおいて、前記ゲート絶縁膜を介してゲート電極を形成する工程と、前記第1半導体層の表面に複数の第2導電形のベース領域を形成する工程と、前記ベース領域のそれぞれの表面に第1導電形のソース領域を選択的に形成する工程と、前記第1半導体層に電気的に接続される第1主電極と、前記ソース領域および前記コンタクト領域に電気的に接続される第2主電極と、を形成する工程と、を備え、前記フィールドプレート絶縁膜の一部の厚さは、前記ゲート絶縁膜の厚さよりも厚く、前記一対のトレンチ内のそれぞれに設けられた前記フィールドプレート絶縁膜の前記一部どうしの間の前記第1半導体層の幅は、前記一対のトレンチ内のそれぞれに設けられた前記ゲート絶縁膜どうしの間の前記ベース領域の幅よりも狭く、前記第1半導体層と、前記フィールドプレート絶縁膜の前記一部と、の界面の直上には、前記ソース領域が形成されないように、前記ソース領域の幅を調整することを特徴とする半導体装置の製造方法。第1導電形の第1半導体層が表面に形成された半導体基板を準備する工程と、前記第1半導体層の前記表面から内部にかけて、第1の深さの一対のトレンチを選択的に形成する工程と、前記一対のトレンチのそれぞれの内側面および前記トレンチの底面にマスク膜を形成する工程と、前記一対のトレンチのそれぞれの底面に形成された前記マスク膜を除去し、前記トレンチの前記底面に前記第1半導体層を表出させる工程と、前記一対のトレンチのそれぞれの前記底面から表出された前記第1半導体層を除去し、前記第1深さよりも深い第2深さの一対のトレンチを前記第1半導体層の前記表面から前記内部にかけて形成する工程と、前記一対のトレンチのそれぞれのなかにおいて、前記マスク膜から表出された前記第1半導体層の表面を酸化し、前記マスク膜から表出された前記第1半導体層の表面に、フィールドプレート絶縁膜を形成する工程と、前記一対のトレンチのそれぞれのなかに、前記フィールドプレート絶縁膜を介してフィールドプレート電極を形成する工程と、前記マスク膜を除去する工程と、前記一対のトレンチのそれぞれのなかにおいて、前記トレンチの前記内側面および前記フィールドプレート電極の上に絶縁膜を形成する工程と、前記一対のトレンチのそれぞれのなかにおいて、前記絶縁膜を介して導電層を形成する工程と、前記第1半導体層の表面に、前記絶縁膜に隣接するように、第2導電形半導体層を形成する工程と、を備え、前記フィールドプレート絶縁膜の一部の厚さは、前記絶縁膜の厚さよりも厚く、前記一対のトレンチ内のそれぞれに設けられた前記フィールドプレート絶縁膜の前記一部どうしの間の前記第1半導体層の幅は、前記一対のトレンチ内のそれぞれに設けられた前記絶縁膜どうしの間の第1半導体層の幅よりも狭いことを特徴とする半導体装置の製造方法。本発明が解決しようとする課題は、オン抵抗が低く、高いアバランシェ耐量を有する半導体装置およびその製造方法を提供することである。実施形態の半導体装置は、第1導電形の第1半導体層と、前記第1半導体層の表面に設けられた、複数の第2導電形のベース領域と、前記ベース領域のそれぞれの表面に選択的に設けられた第1導電形のソース領域と、を備える。実施形態の半導体装置は、前記ソース領域の表面から前記ベース領域を貫通して、前記第1半導体層にまで到達する一対のトレンチ内に、ゲート絶縁膜を介してそれぞれ設けられたゲート電極と、前記一対のトレンチ内において、前記ゲート電極の下にフィールドプレート絶縁膜を介してそれぞれ設けられたフィールドプレート電極と、を備える。実施形態の半導体装置は、前記ベース領域の表面に選択的に設けられ、前記ソース領域に接続され、前記ベース領域の不純物濃度よりも高い不純物濃度を有する第2導電形のコンタクト領域と、前記第1半導体層に電気的に接続された第1主電極と、前記ソース領域および前記コンタクト領域に電気的に接続された第2主電極と、を備える。前記フィールドプレート絶縁膜の一部の厚さは、前記ゲート絶縁膜の厚さよりも厚い。前記一対のトレンチ内のそれぞれに設けられた前記フィールドプレート絶縁膜の前記一部どうしの間の前記第1半導体層の幅は、前記一対のトレンチ内のそれぞれに設けられた前記ゲート絶縁膜どうしの間の前記ベース領域の幅よりも狭い。前記第1半導体層と、前記フィールドプレート絶縁膜の前記一部と、の界面の直上には、前記ソース領域が形成されていない。前記第1半導体層と、前記フィールドプレート絶縁膜の前記一部と、の界面の直上に、前記コンタクト領域が形成されている。前記コンタクト領域の下端と、前記第1半導体層の裏面と、の間の距離は、前記ソース領域の下端と、前記第1半導体層の前記裏面と、の間の距離よりも短い。以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。第1実施形態図1は、第1実施形態に係る半導体装置の模式図であり、aは、断面模式図、bは、平面模式図である。図1aには、図1bのX-X’断面が示されている。図2は、第1実施形態に係る半導体装置の断面模式図である。図1に示す半導体装置100は、上下電極構造のパワーMOSFET素子である。半導体装置100においては、n形のドレイン層10の上に、n形のドリフト層第1半導体層11が設けられている。ドリフト層11の表面には、複数のp形のベース領域12が設けられている。ベース領域12のそれぞれの表面には、n形のソース領域13が選択的に設けられている。また、半導体装置100においては、ベース領域12の表面に、p形のコンタクト領域キャリア抜き領域15が選択的に設けられている。コンタクト領域15は、ソース領域13に接続されている。コンタクト領域15の不純物濃度は、ベース領域12の不純物濃度よりも高い。コンタクト領域15の下端と、ドリフト層11の裏面または、ドレイン層10の表面と、の間の距離は、ソース領域13の下端と、ドリフト層11の裏面または、ドレイン層10の表面と、の間の距離よりも短い。また、半導体装置100においては、ソース領域13の表面からベース領域12を貫通して、ドリフト層11にまで到達する一対のトレンチ20内に、ゲート絶縁膜21を介してそれぞれゲート電極22が設けられている。なお、実施形態は、トレンチ20が一対のみの半導体装置には限定されない。すなわち、実施形態は、2以上の複数のトレンチ20が設けられた半導体装置を包含する。一対のトレンチ20内には、ゲート電極22の下に、フィールドプレート絶縁膜23を介してそれぞれフィールドプレート電極24が設けられている。トレンチ状のフィールドプレート電極24がドリフト層11内に設けられたことにより、ドリフト層11が空乏化され易くなる。このため、ドリフト層11の不純物濃度を高濃度にすることができる。これにより、ドリフト層11の比抵抗が低減して、オン抵抗が低減する。ゲート電極22、ゲート絶縁膜21、およびソース領域13の上には、層間絶縁膜30が設けられている。また、半導体装置100においては、フィールドプレート絶縁膜23の一部の厚さは、ゲート絶縁膜21の厚さよりも厚くなっている。フィールドプレート絶縁膜23の一部とは、例えば、フィールドプレート電極24の側面に接するフィールドプレート絶縁膜23の部分である。これにより、一対のトレンチ20内のそれぞれに設けられたフィールドプレート絶縁膜23のその一部どうしの間のドリフト層11の幅は、一対のトレンチ20内のそれぞれに設けられたゲート絶縁膜21どうしの間のベース領域12の幅よりも狭くなっている。ここで、幅とは、トレンチ20が周期的に並ぶ方向における半導体装置100の各部材の距離である。また、半導体装置100においては、ソース領域13の幅が適宜調整される。例えば、図2では、ソース領域13の幅が図1に例示されたソース領域13の幅よりも狭くなっている。すなわち、ドリフト層11と、フィールドプレート電極24の側面に接するフィールドプレート絶縁膜23の部分と、の界面の直上に、ソース領域13が形成されていない形態も実施形態に含まれる。この場合、上述した界面の直上には、コンタクト領域15が形成されている。また、半導体装置100においては、ドリフト層11にドレイン層10を介して、ドレイン電極である第1主電極90が電気的に接続されている。ソース領域13およびコンタクト領域15には、ソース電極である第2主電極91が電気的に接続されている。フィールドプレート電極24は、例えば、第2主電極91もしくはゲート電極22に電気的に接続されている。ドレイン層10、ドリフト層11、ベース領域12、ソース領域13、およびコンタクト領域15の主成分は、例えば、シリコンSiである。ゲート絶縁膜21、フィールドプレート絶縁膜23、および層間絶縁膜30の材質は、例えば、酸化シリコンSiO2である。ゲート電極22およびフィールドプレート電極24の材質は、不純物を含むポリシリコンである。第1主電極90の材質は、銅CuまたはアルミニウムAl等の金属である。第2主電極91の材質は、モリブデンMo、アルミニウムAl、銅Cu等の金属である。半導体装置100に、後述するショットキーバリアダイオード以下、SBDを併設する場合には、第2主電極91の材質は、モリブデンMo、アルミニウムAl等の金属であることが望ましい。また、実施形態では、n形、n形、およびn-形を含めて第1導電形、p形、p形、およびp-形を含めて第2導電形と称してもよい。第1導電形の不純物としては、例えば、リンP、砒素As等が用いられ、第2導電形の不純物としては、ボロンBが用いられる。図3~図6は、第1実施形態に係る半導体装置の製造過程を説明するための断面模式図である。まず、図3aに示すように、ドリフト層11が表面に形成された半導体基板10sを準備する。半導体基板10sは、ドレイン層10と、ドレイン層10の上に形成されたドリフト層11と、を含む。半導体基板10sを準備した後、半導体基板10sの表面に、選択的にマスク部材80を形成する。マスク部材80の材質は、例えば、酸化シリコンSiO2である。続いて、マスク部材80から表出されたドリフト層11をRIEReactiveIonEtchingによりエッチングする。これにより、ドリフト層11の表面から内部にかけて、深さd1の一対のトレンチ20が選択的に形成される。次に、図3bに示すように、一対のトレンチ20のそれぞれの内側面およびトレンチ20の底面にマスク膜81を形成する。マスク膜81は、例えば、材質が窒化シリコンSi3N4の単層膜、あるいは、窒化シリコンSi3N4/酸化シリコンSiO2の2層構造の膜である。マスク膜81は、トレンチ20内のほか、マスク部材80の表面および側面にも形成してもよい。次に、図3cに示すように、一対のトレンチ20のそれぞれの底面に形成されたマスク膜81をRIEによって除去し、一対のトレンチ20のそれぞれの底面にドリフト層11を表出させる。次に、図4aに示すように、一対のトレンチ20のそれぞれの底面から表出されたドリフト層11をRIEによって除去する、これにより、深さd1よりも深い深さd2のトレンチ20がドリフト層11の表面から内部にかけて形成される。次に、図4bに示すように、一対のトレンチ20のそれぞれのなかにおいて、マスク膜81から表出されたドリフト層11の表面を酸化する。ドリフト層11表面の酸化は、例えば、酸化雰囲気におけるLOCOSLocalOxidationofSiliconによって行う。これにより、マスク膜81から表出されたドリフト層11の表面に、フィールドプレート絶縁膜23が形成される。次に、図5aに示すように、一対のトレンチ20のそれぞれのなかにCVDChemicalVaporDepositionによって導電層24Aを埋設する。導電層24Aは、例えば、ポリシリコン層である。続いて、導電層24Aの表面がフィールドプレート絶縁膜23の上端よりも低くなるまで、導電層24Aをエッチバックする。その後、マスク膜81を除去する。この状態を、図5bに示す。図5bに示すように、一対のトレンチ20のそれぞれのなかに、フィールドプレート絶縁膜23を介してフィールドプレート電極24が形成される。この後、マスク部材80を除去する。次に、図6aに示すように、一対のトレンチ20のそれぞれのなかにおいて、それぞれのトレンチ20の内側面およびフィールドプレート電極24の上に、ゲート絶縁膜21を形成する。ゲート絶縁膜21は、例えば、酸化雰囲気における熱酸化によって形成される。続いて、一対のトレンチ20のそれぞれのなかに、CVDによって導電層22Aを埋め込む。導電層22Aは、例えば、ポリシリコン層である。続いて、導電層24Aの表面と、ドリフト層11の表面と、が面一になるように、導電層24Aをエッチバックする。この状態を、図6bに示す。図6bに示すように、一対のトレンチ20のそれぞれのなかにおいて、ゲート絶縁膜21を介してゲート電極22が形成される。一対のトレンチ20のそれぞれのなかに、ゲート電極22と、フィールドプレート電極24と、を形成するときには、フィールドプレート絶縁膜23の一部の厚さがゲート絶縁膜21の厚さよりも厚くなるように調整する。さらに、一対のトレンチ20内に設けられたフィールドプレート絶縁膜23の一部どうしの間のドリフト層11の幅は、一対のトレンチ20内に設けられたゲート絶縁膜21どうしの間のドリフト層11の幅よりも狭くなるように調整する。後述するプロセスによって、一対のトレンチ20内に形成されるゲート絶縁膜21どうしの間のドリフト層11は、ベース領域12に改質される。すなわち、実施形態では、一対のトレンチ20内に設けられたフィールドプレート絶縁膜23の一部どうしの間のドリフト層11の幅が、一対のトレンチ20内に設けられたゲート絶縁膜21どうしの間のベース領域12の幅よりも狭くなるように調整される。この後、ドリフト層11の表面に形成されているゲート絶縁膜21を除去する。続いて、図1に示すように、ドリフト層11の表面に複数のベース領域12をイオン注入によって形成する。さらに、ベース領域12のそれぞれの表面にソース領域13、コンタクト領域15をイオン注入によって選択的に形成する。さらに、ドリフト層11にドレイン層10を介して電気的に接続される第1主電極90と、ソース領域13およびコンタクト領域15に電気的に接続される第2主電極91と、を形成する。このような製造過程で、半導体装置100が形成される。第1実施形態に係る半導体装置の製造過程では、図2に示す半導体装置100のごとく、ドリフト層11と、フィールドプレート絶縁膜23の一部と、の界面の直上に、ソース領域13が形成されないように、ソース領域13の幅を調整してもよい。半導体装置100の効果を説明する。半導体装置100の効果を説明する前に、参考例に係る半導体装置300の断面模式図を、図7に示す。図7に示す半導体装置300においては、一対のトレンチ200内のそれぞれに、ゲート電極220と、フィールドプレート電極240が設けられている。フィールドプレート電極240は、例えば、第2主電極91に電気的に接続されている。トレンチ200は、緩やかな逆テーパ形状下側ほどトレンチ200が狭くなる形状になっている。半導体装置300においては、一対のトレンチ200間のドリフト層11の幅よりも、一対のトレンチ200間のベース領域120の幅が狭くなっている。従って、第1実施形態に係る半導体装置100のトレンチ20のピッチと、参考例に係る半導体装置300のトレンチ200のピッチと、が同じであるとき、半導体装置300のトレンチ200間のベース領域120の幅は、半導体装置100のトレンチ20間のベース領域12の幅よりも狭くなってしまう。従って、半導体装置300においては、ベース領域120の表面にソース領域13およびコンタクト領域15を形成するときには、狭い領域のベース領域120の表面にソース領域13、コンタクト領域15を形成することになり、ソース領域13、コンタクト領域15の位置合わせが難しくなってしまう。また、半導体装置300においては、トレンチ200が逆テーパ形状であるため、トレンチ200が上側ほど広くなっている。従って、ベース領域120に隣接するトレンチ200内に必要部材を形成する際には、ゲート電極220を厚めに形成したり、フィールドプレート電極240の上部をゲート電極220で挟む構造にする必要がある。しかし、フィールドプレート電極240をゲート電極220で挟む構造では、フィールドプレート電極240とゲート電極220との間に、絶縁膜211を設ける必要がある。このため、ゲート電極220と第2主電極91との間の寄生容量が増加してしまう。これに対し、図8は、第1実施形態に係る半導体装置の効果を説明するための断面模式図である。半導体装置100においては、ゲート絶縁膜21部分のトレンチ20の幅は、フィールドプレート絶縁膜23部分のトレンチ20の幅よりも狭くなっている。すなわち、一対のトレンチ20間のドリフト層11の幅よりも、一対のトレンチ20間のベース領域12の幅が広くなっている。これにより、トレンチ20のピッチが狭くなったとしても、ドリフト層11の幅よりも広い幅を持ったベース領域12を確保することができる。従って、広い領域のベース領域12表面にソース領域13およびコンタクト領域15を形成することができ、ソース領域13、コンタクト領域15の位置合わせが容易になる。また、半導体装置100においては、トレンチ20の上部が下側よりも狭くなっている。従って、ベース領域12に隣接するトレンチ20内には、ゲート絶縁膜21を介してゲート電極22を形成するだけで足りる。従って、上述した絶縁膜211が不要になる。その結果、ゲート電極22と第2主電極91との間の寄生容量の増加が抑えられる。また、半導体装置100においては、トレンチ20の下端部95で、例えば、アバランシェ降伏によるブレークダウンが生じ、トレンチ20の下端部95付近に正孔hホールが発生したとしても、正孔hは、コンタクト領域15を介して、第2主電極91に速やかに排出される図中の矢印h参照。特に、図2に示すごとく、フィールドプレート絶縁膜23の一部と、ドリフト層11と、の界面の直上に、ソース領域13がなく、コンタクト領域15が形成されている場合は、正孔hは、ソース領域13よりもさらにコンタクト領域15に優先的に到達する。正孔hがコンタクト領域15に優先的に到達しない場合は、正孔hがベース領域12に滞留する場合がある。このため、ベース領域12の電位が上昇し、寄生バイポーラトランジスタによるバイポーラアクションが生じる可能性がある。バイポーラアクションが連動すると、所謂ラッチアップによって素子破壊が起きる可能性がある。半導体装置100では、正孔hをソース領域13よりもコンタクト領域15に優先的に到達させる構造を備える。その結果、半導体装置100は、高いアバランシェ耐量を有する。第2実施形態図9は、第2実施形態に係る半導体装置の断面模式図である。第2実施形態に係る半導体装置101の基本構造は、半導体装置100と同じである。但し、半導体装置101においては、コンタクト領域15がベース領域12を貫通している。そして、コンタクト領域15の下端15bは、ドリフト層11に接している。このような構造であれば、トレンチ20の下端部95付近に発生した正孔hホールは、半導体装置100に比べて、さらにコンタクト領域15を介して、第2主電極91に排出され易くなる。その結果、半導体装置101においては、低オン抵抗化が実現されるとともに、半導体装置101は、半導体装置100よりもさらに高いアバランシェ耐量を有する。第3実施形態図10は、第3実施形態に係る半導体装置の断面模式図である。第3実施形態に係る半導体装置102は、IGBTInsulatedGateBipolarTransistor素子である。すなわち、半導体装置102は、半導体装置100の構造に加え、ドリフト層11と、第1主電極90と、の間に、p形半導体層第2半導体層16が介設されている。p形半導体層16は、ドレイン層10の上に設けられている。半導体装置102の動作時には、p形半導体層16から正孔が注入される。これにより、半導体装置102は、半導体装置100と同様の効果を有するとともに、半導体装置102には、半導体装置100よりも大電流を流すことができる。第4実施形態図11は、第4実施形態に係る半導体装置の断面模式図である。第4実施形態に係る半導体装置500は、SBDである。半導体装置500においては、n形のドレイン層10の上に、n形のドリフト層11が設けられている。ドレイン層10およびドリフト層11については、半導体装置500がSBDであるため、それぞれn形半導体層と呼称してもよい。ドリフト層11の表面から内部にかけては、一対のトレンチ20が設けられている。それぞれのトレンチ20内には、導電層41が設けられている。導電層41と、ドリフト層11と、の間には、絶縁膜40が設けられている。一対のトレンチ20内においては、導電層41の下にフィールドプレート絶縁膜23を介して、フィールドプレート電極24がそれぞれ設けられている。フィールドプレート絶縁膜23の一部の厚さは、絶縁膜40の厚さよりも厚くなっている。一対のトレンチ20内にそれぞれ設けられたフィールドプレート絶縁膜23の一部どうしの間のドリフト層11の幅は、一対のトレンチ20内にそれぞれ設けられた導電層41どうしの間のドリフト層11の幅よりも狭くなっている。ドリフト層11の裏面側においては、ドレイン層10を介して、カソード電極である第1主電極がドリフト層11に電気的に接続されている。ドリフト層11の表面側においては、アノード電極である第2主電極91がドリフト層11および導電層41に電気的に接続されている。第2主電極91とドリフト層11とは、ショットキーバリア接合をしている。半導体装置500においては、一対のトレンチ20内に設けられたフィールドプレート絶縁膜23の一部どうしの間のドリフト層11の幅は、一対のトレンチ20内に設けられた導電層41どうしの間のドリフト層11の幅よりも狭くなっているため、ショットキーバリア接合の面積が増加する。これにより、SBDの順方向降下電圧VFが低減する。また、半導体装置500においては、トレンチ状のフィールドプレート電極24がドリフト層11内に設けられている。このため、ドリフト層11が空乏化され易くなる。その結果、ドリフト層11の不純物濃度を高濃度にすることができる。これにより、ドリフト層11の比抵抗が低減して、順方向降下電圧VFがさらに低減する。また、半導体装置500においては、フィールドプレート電極24の上のトレンチ20に、絶縁膜40を介して導電層41が設けられている。これにより、半導体装置500に逆方向電圧VRが印加された状態では、空乏層が第2主電極91からドリフト層11に拡がるほか、絶縁膜40からドリフト層11にも拡がる。その結果、半導体装置500においては、半導体装置500の逆回復時に、半導体装置500に逆方向電圧が印加されても、リーク電流IRを低く抑えることができる。また、半導体装置500においては、一対のトレンチ20内に設けられた導電層41どうしの間のドリフト層11の不純物濃度を、一対のトレンチ20内に設けられたフィールドプレート絶縁膜23の一部どうしの間のドリフト層11の不純物濃度よりも低くしてもよい。これにより、導電層41で挟まれたドリフト層11の部分よりも空乏化し易くなり、リーク電流をさらに低く抑えることができる。また、半導体装置500、および以下に例示するSBDのそれぞれは、半導体装置100~102のそれぞれと同じ半導体基板10s上に設けてもよい。例えば、半導体装置500の製造過程は、図3a~図6bで表された工程を経た後、図6bに示すゲート絶縁膜21をドリフト層11の表面から除去して、第1主電極90、第2主電極91を形成する。ここでは、フィールドプレート絶縁膜23の一部の厚さは、絶縁膜40の厚さよりも厚く調整される。また、一対のトレンチ20内のそれぞれに設けられたフィールドプレート絶縁膜23の一部どうしの間のドリフト層11の幅は、一対のトレンチ20内のそれぞれに設けられた絶縁膜40どうしの間のドリフト層11の幅よりも狭く調整される。第5実施形態図12は、第5実施形態に係る半導体装置の断面模式図である。第5実施形態に係る半導体装置501の基本構造は、半導体装置500と同じである。但し、第5実施形態に係る半導体装置501においては、ドリフト層11の表面に、絶縁膜40を挟んで、p形半導体層第3半導体層50がさらに設けられている。p形半導体層50は、第2主電極91に接続されている。半導体装置501においては、p形半導体層50とドリフト層11とにより、pn接合が形成されているため、p形半導体層50からドリフト層11にも空乏層が拡がる。これにより、半導体装置501に逆方向電圧が印加されたとき、導電層41で挟まれた部分のドリフト層11は、半導体装置500に比べてさらに空乏化し易くなる。その結果、半導体装置501においては、半導体装置501の逆回復時に、半導体装置501に逆方向電圧が印加されても、半導体装置500に比べてさらにリーク電流IRを低く抑えることができる。なお、p形半導体層50の形成は、図3aから図6bまでの工程を経た後、ドリフト層11の表面に、絶縁膜40に隣接するように、p形半導体層50を形成する。p形半導体層50の形成は、例えば、1フォトリソグラフィにより選択的に、p形半導体層50を形成する箇所を開口させたマスク部材をドリフト層11上に形成した後、マスク部材から開口させたドリフト層11の表面にイオン注入によりボロンBを注入する方法。2ボロンBを選択的に含有させたSOGSpinOnGlass膜をドリフト層11上に形成した後、SOG膜に熱処理を施し、SOG膜中に含まれるボロンBをドリフト層11中に拡散させる方法SOG膜の主成分は、酸化ケイ素SiOxである。3ボロンBを含有させたポリシリコン層をドリフト層11上に選択的に形成した後、ポリシリコン層に熱処理を施し、ポロシリコン層中に含まれるボロンをドリフト層11中に拡散させる方法。のいずれかによってなされる。以下に示すp形半導体層50の形成も同じような工程で形成される。第6実施形態図13は、第6実施形態に係る半導体装置の断面模式図である。第6実施形態に係る半導体装置502においては、導電層41と、フィールドプレート電極24と、が接続されている。このような構造であれば、導電層41と、フィールドプレート電極24と、を分けて形成する必要がなくなる。すなわち、導電層41と、フィールドプレート電極24と、を同時に形成することができ、製造工程が簡略化する。これにより、半導体装置502の製造コストを低く抑えることができる。第7実施形態図14は、第7実施形態に係る半導体装置の断面模式図である。第7実施形態に係る半導体装置503においては、半導体装置500に設けられた絶縁膜40が取り除かれている。半導体装置503においては、ドリフト層11の表面に、p形半導体層50が設けられている。p形半導体層50は、導電層41および第2主電極91に接続されている。p形半導体層50を形成する手順は、以下の通りである。例えば、導電層41の材質をボロンBを含むポリシリコンとし、導電層41にp形半導体層50の前駆体層である半導体層を形成した後、このポリシリコンから前駆体層にボロンを拡散させることによりp形半導体層50を形成する。半導体装置503においては、絶縁膜40を形成しない分、製造工程が簡略化する。これにより、半導体装置503の製造コストをさらに低く抑えることができる。また、半導体装置503においては、絶縁膜40を形成しない分、導電層41の電位が直接的にp形半導体層50に伝導する。すなわち、絶縁膜40に電荷がチャージされない分、効率よく導電層41の電位をp形半導体層50に伝えることができる。従って、半導体装置503の逆回復時に、半導体装置503に逆方向電圧が印加されても、半導体装置501に比べてさらにリーク電流IRを低く抑えることができる。第8実施形態図15は、第8実施形態に係る半導体装置の断面模式図である。第8実施形態に係る半導体装置504は、高速高効率ダイオードHighEfficiencyDiodeHEDである。半導体装置504においては、ドリフト層11と、第2主電極91と、の間にp形半導体層第4半導体層60がさらに設けられている。p形半導体層60と、第2主電極91と、の間には、別のp形半導体層第5半導体層61が介設されている。p形半導体層60の不純物濃度は、例えば、上述したp形半導体層50の不純物濃度よりも低い。p形半導体層60の不純物濃度は、例えば、1×1017~1×1018atoms/cm3である。p形半導体層61の不純物濃度は、p形半導体層50の不純物濃度よりも高い。p形半導体層61の不純物濃度は、例えば、1×1019atoms/cm3以上である。p形半導体層61については、高濃度p形半導体層もしくはオーミック層と称してもよい。p形半導体層61と、第2主電極91と、は、オーミック接合をしている。p形半導体層61は、高濃度のp形半導体層であるため、ホール注入量が多くなり、半導体装置の逆回復時間Trrが長くなる可能性がある。そこで、実施形態では、オーミック接合をさせつつ、ホール注入を抑制するために、p形半導体層61を薄く形成する。また、半導体装置の耐圧を増加させるために、空乏層が伸びる程度の厚さに、p形半導体層60を形成する。p形半導体層60については、ホール注入量を減らすためにp形半導体層61より低濃度に形成する。なお、p形半導体層60は、高濃度のp形半導体層でないため、ホール注入量が少なくなる。その結果、ドリフト層11の電気伝導度が低下し順方向降下電圧VFが増加するとも考えられる。しかし、半導体装置504においては、フィールドプレート電極24が設けられているため、ドリフト層11の濃度を高めることができる。その結果、順方向降下電圧VFの上昇を抑えることができる。このほか、半導体装置504においては、p形半導体層60およびドリフト層11の少なくともいずれかの少なくとも一部にライフタイムキラー層を形成してもよい。例えば、白金Pt、金Auなどをp形半導体層60およびドリフト層11の少なくともいずれかの少なくとも一部に拡散させたり、電子線やプロトンをp形半導体層60およびドリフト層11の少なくともいずれかの少なくとも一部に照射してもよい。ライフタイムキラー層を設けることで、p形半導体層61からドリフト層11へ注入される正孔の寿命がより短くなる。これにより、半導体装置504においては、逆回復時間Trrの増加が抑制される。また、また、半導体装置504においては、第2主電極91とp形半導体61との間の接触抵抗を低くするために、第2主電極91の材質として、アルミニウムAl膜、アルミニウムシリコンAlSi膜等を熱処理したものを用いてもよい。熱処理によって、第2主電極91からアルミニウム原子がシリコン半導体層中に拡散する。これにより、第2主電極91に接する半導体層は、ホウ素Bが拡散された半導体層と同じように、p形半導体層として第2主電極91に対しオーミック作用をする。以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。