"それぞれが互いに異なる遅延時間を有する複数の遅延経路と該複数の遅延経路から1つの遅延経路を遅延選択信号に応じて選択するマルチプレクサとで単位遅延段が構成され、該単位遅延段が0段目からN-1段目Nは2以上の整数まで直列に接続され、0段目の単位遅延段に入力クロック信号が入力される遅延回路と、前記単位遅延段の前記マルチプレクサと同一の遅延時間を有する補正用マルチプレクサが0段目からN-1段目まで直列に接続され、0段目の補正用マルチプレクサに前記入力クロック信号が入力される補正回路と、前記遅延回路のN-1段目の単位遅延段から出力される第1の遅延クロック信号と前記補正回路のN-1段目の補正用マルチプレクサから出力される第2の遅延クロック信号との位相差が、前記入力クロック信号の1周期に等しくなるように、前記遅延回路の各単位遅延段に供給する前記遅延選択信号を生成するDLL制御回路と、それぞれが前記遅延回路のマルチプレクサと同一の遅延時間を有する調整用マルチプレクサが0段目からN-1段目まで直列接続され、0段目の調整用マルチプレクサは前記入力クロック信号を選択して出力し、kk=1~N-1段目の調整用マルチプレクサはk-1段目の調整用マルチプレクサの出力と前記遅延回路のk-1段目の単位遅延段の出力との一方を選択して出力するように接続され、0段目からN-1段目までの調整用マルチプレクサのうちから遅延調整信号に応じて選択された1つの段の調整用マルチプレクサが前記遅延回路のk-1段目の単位遅延段の出力を選択し、該1つの段より後段の調整用マルチプレクサは前段の調整用マルチプレクサの出力を選択する調整回路とを有し、前記遅延回路と前記補正回路と前記DLL制御回路で遅延選択信号生成回路を構成し、前記調整回路のN-1段目の調整用マルチプレクサから前記入力クロック信号を遅延した遅延調整済みクロック信号を出力することを特徴とする遅延クロック信号生成回路。前記遅延回路として、前記第1の遅延クロック信号を出力する第1の遅延回路と前記調整回路の前記調整用マルチプレクサが選択する出力を生成する第2の遅延回路とを別個に設け、該第1および第2の遅延回路の対応する単位遅延段が同一の遅延時間を有するように、前記遅延選択信号を前記第1および第2の遅延回路に共通に供給することを特徴とする請求項1記載の遅延クロック信号生成回路。請求項1に記載の遅延クロック信号生成回路を前記遅延選択信号生成回路を共通として2個備えるとともに、第1の遅延クロック信号生成回路が出力する第1の遅延調整済みクロック信号によって立ち上がりタイミングが調整され、第2の遅延クロック信号生成回路が出力するする第2の遅延調整済みクロック信号によって立ち下がりタイミングが調整されたパルス信号を出力するパルス回路を備え、前記遅延調整信号として、前記第1の遅延クロック信号生成回路に開始タイミング調整信号を、前記第2の遅延クロック信号生成回路に終了タイミング調整信号を供給することを特徴とするパルス生成回路。前記第1および第2の遅延クロック信号生成回路のそれぞれの遅延回路として、前記第1の遅延クロック信号を出力する第1の遅延回路と前記調整回路の調整用マルチプレクサが選択する出力を生成する第2の遅延回路を別個に設け、前記第1および第2の遅延クロック信号生成回路のそれぞれの第1および第2の遅延回路の対応する単位遅延段が同一の遅延時間を有するように、前記DLL制御回路が生成する遅延選択信号を前記第1および第2の遅延回路に共通に供給することを特徴とする請求項3記載のパルス生成回路。ところで、図10の遅延選択信号生成回路では、ロックすることが可能な入力クロック信号CLK1の周期T1の範囲は、次の式1で求められ、単位遅延段13の1個当たりの最小時間Taに依存することがわかる。T1≧Ta×2n1しかし、この単位遅延段13の最小遅延時間Taは、図10の例では、マルチプレクサ12が遅延素子11を選択しない場合であり、結局、マルチプレクサ12の遅延時間Tmに依存することがわかる。すなわち、上記の式1は次の式2に置き換えられる。T1≧Tm×2n2このマルチプレクサ12は、回路構成の関係から遅延素子よりも遅延時間が大きい約2.5倍ので、高周波数動作に対応することができないという問題がある。また、遅延素子の遅延時間に、より大きなマルチプレクサの遅延時間が加わって全体の遅延時間が決まるため、マルチプレクサの遅延時間の変動等により、遅延時間調整の分解能を高めることも困難である。本発明の目的は、遅延回路のマルチプレクサの遅延をキャンセルできるようにして、高周波数動作や高遅延分解能を実現した遅延クロック信号生成回路および高ビット精度のPWM信号を生成できるパルス生成回路を提供することである。上記目的を達成するために、請求項1にかかる発明の遅延クロック信号生成回路は、それぞれが互いに異なる遅延時間を有する複数の遅延経路と該複数の遅延経路から1つの遅延経路を遅延選択信号に応じて選択するマルチプレクサとで単位遅延段が構成され、該単位遅延段が0段目からN-1段目Nは2以上の整数まで直列に接続され、0段目の単位遅延段に入力クロック信号が入力される遅延回路と、前記単位遅延段の前記マルチプレクサと同一の遅延時間を有する補正用マルチプレクサが0段目からN-1段目まで直列に接続され、0段目の補正用マルチプレクサに前記入力クロック信号が入力される補正回路と、前記遅延回路のN-1段目の単位遅延段から出力される第1の遅延クロック信号と前記補正回路のN-1段目の補正用マルチプレクサから出力される第2の遅延クロック信号との位相差が、前記入力クロック信号の1周期に等しくなるように、前記遅延回路の各単位遅延段に供給する前記遅延選択信号を生成するDLL制御回路と、それぞれが前記遅延回路のマルチプレクサと同一の遅延時間を有する調整用マルチプレクサが0段目からN-1段目まで直列接続され、0段目の調整用マルチプレクサは前記入力クロック信号を選択して出力し、kk=1~N-1段目の調整用マルチプレクサはk-1段目の調整用マルチプレクサの出力と前記遅延回路のk-1段目の単位遅延段の出力との一方を選択して出力するように接続され、0段目からN-1段目までの調整用マルチプレクサのうちから遅延調整信号に応じて選択された1つの段の調整用マルチプレクサが前記遅延回路のk-1段目の単位遅延段の出力を選択し、該1つの段より後段の調整用マルチプレクサは前段の調整用マルチプレクサの出力を選択する調整回路とを有し、前記遅延回路と前記補正回路と前記DLL制御回路で遅延選択信号生成回路を構成し、前記調整回路のN-1段目の調整用マルチプレクサから前記入力クロック信号を遅延した遅延調整済みクロック信号を出力することを特徴とする遅延クロック信号生成回路。請求項2にかかる発明は、請求項1記載の遅延クロック信号生成回路において、前記遅延回路として、前記第1の遅延クロック信号を出力する第1の遅延回路と前記調整回路の前記調整用マルチプレクサが選択する出力を生成する第2の遅延回路とを別個に設け、該第1および第2の遅延回路の対応する単位遅延段が同一の遅延時間を有するように、前記遅延選択信号を前記第1および第2の遅延回路に共通に供給することを特徴とする。請求項3にかかる発明のパルス生成回路は、請求項1に記載の遅延クロック信号生成回路を前記遅延選択信号生成回路を共通として2個備えるとともに、第1の遅延クロック信号生成回路が出力する第1の遅延調整済みクロック信号によって立ち上がりタイミングが調整され、第2の遅延クロック信号生成回路が出力するする第2の遅延調整済みクロック信号によって立ち下がりタイミングが調整されたパルス信号を出力するパルス回路を備え、前記遅延調整信号として、前記第1の遅延クロック信号生成回路に開始タイミング調整信号を、前記第2の遅延クロック信号生成回路に終了タイミング調整信号を供給することを特徴とする。請求項4にかかる発明は、請求項3記載のパルス生成回路において、前記第1および第2の遅延クロック信号生成回路のそれぞれの遅延回路として、前記第1の遅延クロック信号を出力する第1の遅延回路と前記調整回路の調整用マルチプレクサが選択する出力を生成する第2の遅延回路を別個に設け、前記第1および第2の遅延クロック信号生成回路のそれぞれの第1および第2の遅延回路の対応する単位遅延段が同一の遅延時間を有するように、前記DLL制御回路が生成する遅延選択信号を前記第1および第2の遅延回路に共通に供給することを特徴とする。本発明によれば、遅延回路の単位遅延段を構成するマルチプレクサの遅延がキャンセルされるので、最高動作周波数および高遅延分解能を実現できる。このとき、回路の最高動作周波数の周期T1は、1個の遅延素子の遅延時間をTsとすれば、T1≧Ts×2n3で与えられる。単位遅延段の最小遅延時間がマルチプレクサ1個の遅延時間Tmから遅延素子1個の遅延時間Tsに短縮されることで、入力クロック信号としては約2.5倍の周波数のクロック信号まで利用可能となる。また、本発明では遅延素子をデジタル回路で構成するので、プロセスが変更されてもセルの置き換えて対応可能であり、また、プロセスを微細化すれば遅延素子の遅延時間のより最小化が見込め、より高周波数動作、高遅延分解能を向上できる。<パルス生成回路>図1にパルス生成回路を示す。このパルス生成回路は、入力クロック信号CLK1を入力しDLLロック作用を利用して遅延選択信号DCSを出力する遅延選択信号生成回路100と、その遅延選択信号DCSと生成すべきPWM信号の立ち上がりタイミングを示す開始タイミング調整信号STARTとを入力して入力クロック信号CLK1に対して第1の位相タイミングで立ち上がる遅延調整済み開始クロック信号CLK3を出力する第1の遅延調整回路200Aと、遅延選択信号DCSと生成すべきPWM信号の立ち下がりタイミングを示す終了タイミング調整信号ENDとを入力して入力クロック信号CLK1に対して第2の位相タイミングで立ち上がる遅延調整済み終了クロック信号CLK4を出力する第2の遅延調整回路200Bと、第1の遅延調整回路200Aから出力する遅延調整済み開始クロック信号CLK3の立ち上がりで立ち上がり、第2の遅延調整回路200Bから出力する遅延調整済み終了クロック信号CLK4の立ち上がりで立ち下がるパルス幅を有するPWM信号を生成するパルス回路300とから構成されている。図2にこのパルス生成回路の動作波形図を示す。例えば、開始タイミング調整信号STARTが6で終了タイミング調整信号ENDが20のときは、遅延調整済み開始クロック信号CLK3は入力クロック信号CLK1に対して後記する補正時間T2から信号STARTの6に対応する時間T6だけ遅延したタイミングt1で立ち上がるクロック信号として第1の遅延調整回路200Aから出力する。また、遅延調整済み終了クロック信号CLK4は入力クロック信号CLK1に対して後記する補正時間T2から信号ENDの20に対応する時間T20だけ遅延したタイミングt2で立ち上がるクロック信号として第2の遅延調整回路200Bから出力する。従って、パルス回路300から出力するPWM信号は、タイミングt1で立ち上がり、タイミングt2で立ち下がるパルス幅を有する信号として出力する。<遅延選択信号生成回路>図3に、図1で説明した遅延選択信号生成回路100の具体的構成を示す。この遅延選択信号生成回路100は、入力クロック信号CLK1を遅延させる遅延回路10と、入力クロック信号CLK1を遅延補正させる補正回路20と、その補正回路20で補正された補正クロック信号CLKBと遅延回路10から出力する帰還クロック信号CLKAとの位相差に応じて遅延選択信号DCSを出力して遅延回路10の遅延時間を制御するDLL制御回路30とを備えている。遅延回路10は、1又は2以上の遅延素子11とマルチプレクサ12とによって単位遅延段13が構成され、この単位遅延段13が2nn=0,1,2,個直列接続されている。図3で示した単位遅延段13は、マルチプレクサ12によって、1個の遅延素子11の遅延経路と2個直列接続した遅延素子11の遅延経路の一方を選択する構成であるが、これは説明を簡単にするためであり、図4に示すように、遅延素子11をより多く使用することで、マルチプレクサ12によって、互いに異なる数の遅延素子が直列接続された複数の遅延経路から1つを選択することができる補正回路20は、遅延回路10の各々の単位遅延段13のマルチプレクサ12と同じ遅延時間の補正用補正用マルチプレクサ21を、遅延回路10のマルチプレクサ12と同じ2n個だけ、前段の出力端子Yが後段の入力端子A0に接続されるように直列接続し、さらに制御端子Sを0=GNDにすることにより、入力端子A0が選択されるようにしたものである。なお、第0段目初段目の補正用マルチプレクサ21の入力端子A0には入力クロック信号CLK1が入力し、第2n-1段目終段目の補正用マルチプレクサ21の出力端子YはDLL制御回路30に接続される。DLL制御回路30は、クロック信号CLKAとCLKBの位相を比較する位相比較器と、その位相比較結果によって出力電圧が制御されるチャージポンプと、そのチャージポンプの出力電圧をフィルタリングするローパスフィルタとから構成される。この遅延選択信号生成回路100では、入力クロック信号CLK1を補正回路20で補正遅延したクロック信号CLKBと遅延回路10から出力する帰還クロック信号CLKAとの位相差に応じて、DLL制御回路30から出力する遅延選択信号DCSの内容が決定され、これによって遅延回路10の各単位遅延段13のマルチプレクサ12の切替が制御され、クロック信号CLKAがクロック信号CLKBに対して2π=T1だけ遅延して全体がロックすることにより、それぞれの単位遅延段13の遅延素子11の直列接続個数が設定される。このとき、DLL制御回路30の一方に入力する入力クロック信号CLKBは、補正回路20の補正用マルチプレクサ21の遅延時間をTmとすると、入力クロック信号CLK1よりも2nTm=T2だけ遅延したクロック信号となる。DLL制御回路30の他方に入力するクロック信号CLKAは、マルチプレクサ12の遅延時間がTmであり、各遅延部13での遅延素子11の遅延時間の合計はT1ロック時であるので、図5に示すように、入力クロック信号CLK1よりもT1T2だけ遅延したクロック信号となる。すなわち、DLL制御回路30の位相比較器で比較されるときは、両マルチプレクサ12,21の遅延時間Tmはキャンセルされる。従って、本実施例の遅延選択信号生成回路100でロック可能な入力クロック信号CLK1の周期T1の範囲は、1個の遅延素子11の遅延時間Tsとするつまり、単位遅延段13は1個の遅延素子11のみが接続されると、T1≧Ts×2n3で与えられる。このように、各単位遅延段13の最小遅延時間が、実効的に、1個のマルチプレクサ12の遅延時間Tmから1個の遅延素子11の遅延時間Tsに短縮される。前記したように、マルチプレクサ12は、回路構成の関係から遅延素子11よりも遅延時間が大きい約2.5倍ので、入力クロック信号CLK1としては、マルチプレクサ12の遅延時間が含まれる場合と比較して、約2.5倍の周波数のクロック信号まで入力してロックさせることが可能となる。<第1の遅延調整回路>図6にPWM信号の立ち上がりタイミングの設定を行う遅延調整済み開始クロック信号CLK3を生成する第1の遅延調整回路200Aを示す。この第1の遅延調整回路200Aは、遅延選択信号生成回路100で得られた遅延選択信号DCSを用いて設定した遅延時間を用いて、遅延調整済み開始クロック信号CLK3の立ち上がりタイミングを生成するものであり、遅延回路50と調整回路60とで構成される。遅延回路50は、遅延選択信号生成回路100の遅延回路10と同一の構成であり、1又は2以上の遅延素子51とマルチプレクサ52とによって単位遅延段53が構成され、この単位遅延段53が2nn=0,1,2,個直列接続され、図1で説明した遅延選択信号生成回路100で得られた遅延選択信号DCSにより、各マルチプレクサ52が制御され、各単位遅延段53での遅延時間が設定される。マルチプレクサ52は遅延選択信号生成回路100の遅延回路10や補正回路20のマルチプレクサ12,21と同じ遅延時間Tmを持っている。遅延素子51も、遅延選択信号生成回路100の遅延回路10の遅延素子11と同じ遅延時間Tsを持っている。調整回路60は遅延回路50のマルチプレクサ52と同じ遅延時間Tmの2n個の調整用マルチプレクサ61が、前段の調整用マルチプレクサ61の出力端子Yを後段の調整用マルチプレクサ61の入力端子A0に入力するように縦続接続されている。ただし、0段目初段目の調整用マルチプレクサ61の入力端子A0はGNDに接続され、2n-1段目終段目の調整用マルチプレクサ61の出力端子Yから遅延調整済み開始クロック信号CLK3が出力する。また、各段の調整用マルチプレクサ61の入力端子A1は、遅延回路50の対応する各単位遅延段53の入力側に接続されている。図7にこの第1の遅延調整回路200Aの動作波形を示す。開始タイミング調整信号STARTが0のときは、0段目の調整用マルチプレクサ61の制御端子Sが1に設定され、その入力端子A1が選択されるが、残りの調整用マルチプレクサ61の制御端子Sは0に設定され、その入力端子A0が選択される。これにより、入力クロック信号CLK1は、遅延回路50は経由することなく、調整回路60の0段目~2n-1段目の全部の調整用マルチプレクサ61を経由して遅延調整済み開始クロック信号CLK3として出力する。このとき、調整回路60の0段目~2n-1段目までの調整用マルチプレクサ61の合計遅延時間は、図3で説明した補正回路20の0段目~2n-1段目まで補正用マルチプレクサ21の合計遅延と同じ遅延時間T2である。開始タイミング調整信号STARTが1のときは、1段目の調整用マルチプレクサ61の制御端子Sが1に設定され、その入力端子A1が選択されるが、残りの調整用マルチプレクサ61の制御端子Sは0に設定され、その入力端子A0が選択される。これにより、入力クロック信号CLK1は、遅延回路50の0段目の単位遅延段53と調整回路60の1段目~2n-1段目の調整用マルチプレクサ61を経由して、遅延調整済み開始クロック信号CLK3として出力する。このときは、マルチプレクサ52,61の遅延時間Tmが同一であるので、それによる2n段分のマルチプレクサの遅延時間T2は開始タイミング調整信号STARTが0のときと同じである。これらのマルチプレクサ52,61による共通の遅延時間T2に対して、遅延回路50の0段目の単位遅延段53による遅延時間T3が加算されるので、遅延調整済み開始クロック信号CLK3は、入力クロック信号CLK1よりもT2T3だけ遅延したクロック信号として出力する。開始タイミング調整信号STARTが2のときは、2段目の調整用マルチプレクサ61の制御端子Sが1に設定され、その入力端子A1が選択されるが、残りの調整用マルチプレクサ61の制御端子Sは0に設定され、その入力端子A0が選択される。これにより、入力クロック信号CLK1は、遅延回路50の0段目と1段目の単位遅延段53と第1の遅延調整回路200Aの2段目~2n-1段目の調整用マルチプレクサ61を経由して、遅延調整済み開始クロック信号CLK3として出力する。このときは、共通の遅延時間T2に対して、遅延回路50の0段目と1段目の単位遅延段53の遅延素子51による合計遅延時間T4が加算されるので、遅延調整済み開始クロック信号CLK3は入力クロック信号CLK1よりもT2T4だけ遅延したクロック信号として出力する。さらに、開始タイミング調整信号STARTが2n-1のときは、第1の遅延調整回路200Aの2n-1段目の調整用マルチプレクサ61の制御端子Sが1に設定され、その入力端子A1が選択されるが、残りの調整用マルチプレクサ61の制御端子Sは0に設定され、その入力端子A0が選択される。これにより、入力クロック信号CLK1は、遅延回路50の0段目~2n-2段目の単位遅延段53と第1の遅延調整回路200Aの2n-1段目の調整用マルチプレクサ61を経由して、遅延調整済み開始クロック信号CLK3として出力する。このときは、共通の遅延時間T2に対して、遅延回路50の0段目~2n-2段目の単位遅延段53の合計遅延時間T5が加算されるので、遅延調整済み開始クロック信号CLK3は入力クロック信号CLK1よりも、T2T5だけ遅延したクロック信号として出力する。このように、調整回路60を設けることによって、開始タイミング調整信号STARTが0~2n-1のいずれの値であっても、入力クロック信号CLK1は必ずマルチプレクサを2n段だけ通過して開始クロック信号CLK3となる。このため、開始タイミング調整信号STARTで決まる立ち上がりタイミングを、マルチプレクサ52,61の遅延時間Tmを考慮することなく、入力クロック信号CLK1の周期T1の1/2nのピッチで設定することができる。以上の実施例では、開始タイミング調整信号STARTによって指定される段の調整用マルチプレクサ61のみの制御端子Sを1に設定し、それ以外の全ての調整用マルチプレクサ61の制御端子Sは0に設定した。しかし、開始タイミング調整信号STARTによって指定される段の調整用マルチプレクサ61の制御端子Sを1に設定し、それより後段の調整用マルチプレクサ61の制御端子Sを0に設定するのみでも、開始タイミング調整信号STARTによって遅延調整された遅延調整済み開始クロック信号CLK3を生成することが可能である。すなわち、開始タイミング調整信号STARTによって指定される段より前段の調整用マルチプレクサ61の制御端子Sは任意でよい。遅延選択信号生成回路100の遅延回路10を構成する全ての単位遅延段13のマルチプレクサ12、および、第1の遅延調整回路200Aの遅延回路50を構成する全ての単位遅延段53のマルチプレクサ52に、同一の遅延選択信号DCSを供給することも可能である。これにより、正確に、入力クロック信号CLK1の周期T1の1/2nのピッチで開始クロック信号CLK3のタイミングを設定することができる。一方、遅延選択信号生成回路100の遅延回路10を構成する単位遅延段13の少なくとも一部のマルチプレクサ12に、他の単位遅延段13のマルチプレクサ12とは異なる遅延選択信号DCSを供給することにより、任意の周期の入力クロック信号CLK1にロックする能力を高めることも可能である。この場合には、第1の遅延調整回路200Aの遅延回路50を構成する単位遅延段53のマルチプレクサ52には、対応する単位遅延段13のマルチプレクサ12と共通の遅延選択信号DCSを供給し、同一の遅延時間を有するようにする。また、ほぼ一定のピッチでのタイミング設定を可能にするため、他と異なる遅延選択信号DCSを供給する単位遅延段13,53の個数は必要最小限とし、他の単位遅延段13,53には同一の延選択信号DCSを供給することが好ましい。さらに、他の単位遅延段とは異なる遅延選択信号DCSを供給する遅延段13,53にも、他の単位遅延段との遅延時間の差が最小となるような遅延選択信号DCSを供給することが好ましい。<第2の遅延調整回路>第2の遅延調整回路200Bは、図6に示した第1の遅延調整回路200Aと全く同じ構成の回路であり、生成すべきPWM信号の立ち下がりタイミングを決定する終了タイミング調整信号ENDを開始タイミング調整信号STARTに代えて入力させることにより、遅延調整済み終了クロック信号CLK4が生成される。<別の実施例>図1で説明した第1の実施例のパルス生成回路では、遅延選択信号生成回路100に遅延回路10を備え、第1の遅延調整回路200Aと第2の遅延調整回路200Bに、それぞれ遅延回路50を備えた。これに対して、図8に示すように、第1の遅延調整回路200Aと第2の遅延調整回路200Bの遅延回路を、遅延選択信号DCSで遅延が制御される共通の1個の遅延回路50を利用して構成することもできる。また、図9に示すように、遅延選択信号生成回路100の遅延回路10を、第1の遅延調整回路200Aと第2の遅延調整回路200Bにも共用して、結局、遅延回路を1個の遅延回路10のみとしたパルス生成回路を構成することも可能である。なお、以上の実施例では、開始タイミング調整信号STARTと終了タイミング調整信号ENDによってパルス幅が設定されたPWM信号を生成するパルス生成回路について説明した。しかし、用途によっては遅延調整済みクロック信号のみを生成させる必要のある場合もある。この場合は、遅延選択信号生成回路100と例えば一方の第1の遅延調整回路200Aとを用いて遅延クロック信号生成回路を構成すれば、入力クロック信号CLK1に対して所定の位相差で立ち上がる遅延調整済みクロック信号を生成することができる。以上の実施例では、2n個の単位遅延段を直列に接続して遅延回路10および50を構成することにより、入力クロック信号の周期の1/2nのピッチでのタイミング設定を可能にした。例えば、PWM僧号の生成のためにはこれが好ましいが、用途によっては入力クロック信号の周期の1/2nのピッチでの設定は不要な場合がある。その場合には、遅延回路を構成する単位遅延段の直列接続段数を2nにすることなく、N個Nは2以上の整数とすることが可能である。"