半導体上の第1の誘電体と、前記第1の誘電体上の電荷蓄積構造と、前記電荷蓄積構造上の第2の誘電体と、前記第2の誘電体上の制御ゲートと、前記第1の誘電体に略隣接する前記半導体内のソース/ドレイン領域と、を備え、前記電荷蓄積構造は、電荷蓄積材料およびゲッタリング剤を含む、メモリセル。前記電荷蓄積材料は、ケイ素含有材料である、請求項1に記載のメモリセル。前記ケイ素含有材料は、アモルファスシリコン、単結晶シリコン、および多結晶シリコンからなる群から選択される、請求項2に記載のメモリセル。前記ゲッタリング剤は、複数のゲッタリング剤を含む、請求項1に記載のメモリセル。前記ゲッタリング剤は、酸素ゲッタリング剤を含む、請求項1に記載のメモリセル。前記ゲッタリング剤は、前記電荷蓄積材料上で未反応の酸素と優先的に反応すること、酸化した電荷蓄積材料から反応した酸素を取り出すこと、酸化した電荷蓄積材料とさらに反応して導電性である化合物を生成すること、および酸化した電荷蓄積材料とさらに反応して前記酸化した電荷蓄積材料よりも高いk値を有する誘電性化合物を生成することからなる群から選択される、前記電荷蓄積材料によって経験されるプロセス条件下で、少なくとも1つの基準を満たす要素または化合物を含む、請求項1に記載のメモリセル。前記ゲッタリング剤は、金属を含む、請求項1に記載のメモリセル。前記金属は、ジルコニウム、ベリリウム、およびマグネシウムからなる群から選択される、請求項7に記載のメモリセル。前記金属は、ジルコニウム、ベリリウム、マグネシウム、カルシウム、ストロンチウム、スカンジウム、イットリウム、希土類金属、ランタン、トリウム、ウラン、ハフニウム、およびアルミニウムからなる群から選択される、請求項7に記載のメモリセル。前記金属は、ジルコニウム、ベリリウム、マグネシウム、カルシウム、ストロンチウム、スカンジウム、イットリウム、希土類金属、ランタン、トリウム、ウラン、ハフニウム、アルミニウム、およびチタンからなる群から選択される、請求項7に記載のメモリセル。前記ゲッタリング剤は、前記金属のシリサイドを含む、請求項7に記載のメモリセル。前記金属の濃度は、前記電荷蓄積材料の少なくとも一部における化学量論量よりも高い、請求項1に記載のメモリセル。前記ゲッタリング剤の少なくとも一部が、前記電荷蓄積材料に組み込まれる、請求項1に記載のメモリセル。前記ゲッタリング剤は、前記電荷蓄積材料の一部のみに組み込まれる、請求項13に記載のメモリセル。前記ゲッタリング剤は、前記電荷蓄積材料上にあり、前記電荷蓄積材料を前記第2の誘電体から分離する、請求項1に記載のメモリセル。前記ゲッタリング剤の濃度は、前記第1の誘電体により近い前記ゲッタリング剤の濃度よりも、前記第2の誘電体のより近くでより高い、請求項1に記載のメモリセル。前記電荷蓄積材料は、前記第1の誘電体により近い部分には前記ゲッタリング剤を含まない、請求項1に記載のメモリセル。前記電荷蓄積構造は、ケイ素含有材料および金属を含む、請求項1に記載のメモリセル。前記電荷蓄積構造は、ケイ素含有材料および1つ以上の金属を含む、請求項18に記載のメモリセル。前記1つ以上の金属の濃度は、1E19/cm3以上である、請求項19に記載のメモリセル。前記濃度は、50原子百分率より高い、請求項20に記載のメモリセル。前記濃度は、化学量論量よりも高い、請求項20に記載のメモリセル。前記電荷蓄積構造は、ポリシリコンおよび金属シリサイドを含む、請求項1に記載のメモリセル。前記電荷蓄積構造は、その中に組み込まれる元素金属をさらに含む、請求項23に記載のメモリセル。前記金属シリサイドの少なくとも一部が、前記ポリシリコンに組み込まれる、請求項23に記載のメモリセル。前記金属シリサイドは、前記ポリシリコンを前記第2の誘電体から分離する、請求項23に記載のメモリセル。前記電荷蓄積構造は、ケイ素含有材料と、金属酸化ケイ素、金属シリサイド、金属酸化物、および金属からなる群から選択される少なくとも1つの構成要素とから本質的になる、請求項1に記載のメモリセル。前記少なくとも1つの構成要素は、前記ケイ素含有材料を前記第2の誘電体から分離する、請求項27に記載のメモリセル。前記少なくとも1つの構成要素の少なくとも一部が、前記ケイ素含有材料に組み込まれる、請求項27に記載のメモリセル。前記電荷蓄積構造は、金属酸化ケイ素と、金属シリサイド、金属酸化物、および金属からなる群から選択される少なくとも1つの構成要素とから本質的になる、請求項1に記載のメモリセル。前記電荷蓄積構造は、金属シリサイドと、金属酸化ケイ素、金属酸化物、および金属からなる群から選択される少なくとも1つの構成要素とから本質的になる、請求項1に記載のメモリセル。半導体上に第1の誘電体を形成することと、前記第1の誘電体上に電荷蓄積構造を形成することと、前記電荷蓄積構造上に第2の誘電体を形成することと、前記第2の誘電体上に制御ゲートを形成することと、前記第1の誘電体に略隣接する前記半導体内にソース/ドレイン領域を形成することと、を含み、前記電荷蓄積構造を形成することは、電荷蓄積材料を形成することと、前記電荷蓄積構造にゲッタリング剤を組み込むことと、を含む、メモリセルを形成する方法。前記電荷蓄積構造にゲッタリング剤を組み込むことは、イオン注入蒸着、スパッタリング蒸着、プラズマ蒸着、および化学蒸着からなる群から選択されるプロセスを用いて前記ゲッタリング剤を組み込むことを含む、請求項32に記載の方法。前記ゲッタリング剤は、酸素ゲッタリング剤を含む、請求項32に記載の方法。前記ゲッタリング剤は、化学量論量よりも多く組み込まれる、請求項32に記載の方法。電荷蓄積構造を形成することは、半導性および導電性からなる群から選択される導電性を有する電荷蓄積構造を形成することを含む、請求項32に記載の方法。前記電荷蓄積構造にゲッタリング剤を組み込むことは、前記電荷蓄積材料に前記ゲッタリング剤を組み込むことを含む、請求項32に記載の方法。前記電荷蓄積構造に前記ゲッタリング剤を組み込むことは、前記電荷蓄積材料の一部のみに前記ゲッタリング剤を組み込むことを含む、請求項37に記載の方法。前記電荷蓄積構造にゲッタリング剤を組み込むことは、前記電荷蓄積材料上に前記ゲッタリング剤を形成することを含む、請求項32に記載の方法。電荷蓄積材料を形成することは、前記第1の誘電体上にケイ素含有材料を形成することを含み、前記電荷蓄積構造にゲッタリング剤を組み込むことは、前記ケイ素含有材料に金属を組み込み、前記金属の少なくとも一部を前記ケイ素含有材料と反応させるようにアニーリングし、それによって前記電荷蓄積構造を画定することを含む、ことをさらに含む、請求項32に記載の方法。前記ケイ素含有材料に金属を組み込むことは、前記金属の前記少なくとも一部を前記ケイ素含有材料と反応させるようにアニーリングした後に未反応の金属が前記電荷蓄積構造中に残るように、十分な量の前記金属を組み込むことを含む、請求項40に記載の方法。前記金属の少なくとも一部を前記ケイ素含有材料と反応させるようにアニーリングすることは、金属酸化ケイ素、金属シリサイド、および金属酸化物からなる群から選択される少なくとも1つの化合物を形成することを含む、請求項40に記載の方法。前記ケイ素含有材料は、酸化ケイ素を含み、前記酸化ケイ素の少なくとも一部を、金属酸化ケイ素、またはシリコン、および金属酸化物に変換するために、前記金属の前記少なくとも一部を前記ケイ素含有材料と反応させることをさらに含む、請求項40に記載の方法。前記ケイ素含有材料は、酸化ケイ素を含み、前記酸化ケイ素の少なくとも一部を、導電性であるかまたは二酸化ケイ素の誘電率よりも高い誘電率を有するかのいずれかである化合物に変換するために、前記金属の前記少なくとも一部を前記ケイ素含有材料と反応させることをさらに含む、請求項40に記載の方法。前記ケイ素含有材料上で、酸素と前記金属の少なくともさらなる部分を優先的に反応させることをさらに含む、請求項40に記載の方法。電荷蓄積材料を形成することは、前記第1の誘電体上で電荷蓄積材料のインスタンスを形成することを含み、前記電荷蓄積構造にゲッタリング剤を組み込むことは、金属のインスタンスを形成し前記金属のインスタンスは前記電荷蓄積材料のインスタンス上に形成される、前記電荷蓄積材料のインスタンスを前記金属のインスタンスの少なくとも一部と反応させ、それによって電荷蓄積構造を画定することと、を含む、ことをさらに含む、請求項32に記載の方法。前記電荷蓄積材料のインスタンスを前記金属のインスタンスの前記少なくとも一部と反応させることは、前記第2の誘電体を形成する間または後に行われる、請求項46に記載の方法。前記第1の誘電体上に電荷蓄積材料のインスタンスを形成することは、前記第1の誘電体上に電荷蓄積材料の1つ以上のインスタンスを形成することを含み、金属のインスタンスを形成することは、金属の1つ以上のインスタンスを形成することを含み、金属の各インスタンスは、前記電荷蓄積材料の1つ以上のインスタンスのうちの1つの上に形成される、請求項46に記載の方法。以下の詳細な説明において、その一部を形成する添付の図面が参照され、ある実施形態が例示として示される。図面において、いくつかの図を通して、同様の数字は実質的に同様の構成要素を表す。他の実施形態が用いられてもよく、また、本開示の範囲から逸脱することなく、構造的、論理的、および電気的な変更が行われてもよい。半導体という用語は、例えば、材料の層、ウエハ、または基板を意味することができ、任意の基本となる半導体構造を含む。半導体は、サファイア上シリコンSOS技術、絶縁体上シリコンSOI技術、薄膜トランジスタTFT技術、ドープおよび非ドープ半導体、基本となる半導体構造によって支持されたケイ素のエピタキシャル層、ならびに当業者に周知である他の半導体構造を含むことを理解されたい。さらには、以下の説明において半導体に言及がなされる場合、基本となる半導体構造における領域/分岐点を形成するために以前のプロセスステップが用いられていてもよい。以下の詳細な説明は、したがって、限定的な意味に解釈されるべきではない。従来のフローティングゲートNANDフラッシュ構造は、その周囲を囲む制御ゲートを有することができる厚いポリシリコン多結晶シリコンと称されることもあるフローティングゲートを使用することが多く、ポリシリコン上の二酸化ケイ素ゲート間誘電体を用いてプログラムおよび削除を行うことができる。しかしながら、ポリシリコンフローティングゲートの周囲をゲート間誘電体および制御ゲートで囲むための十分な余地がない可能性があるため、この形状は、間もなく、より小さなデバイス内で持続するためには実用的でなくなる可能性がある。この同じ材料のスタックをより平面な形状において使用することは、一般的に満足の行くものではなく、プログラムに失敗する可能性さえもある。この問題に対処するために、高k誘電体を使用するゲート間誘電体が必要な場合もある。これらの高k誘電体は主として酸化物であり、これらの酸化物をポリシリコン上に蒸着することによってポリシリコンを酸化させる可能性があり、電荷蓄積構造として機能するその能力を低下させる。種々の実施形態は、第1の誘電体、例えばトンネル誘電体と、第2の誘電体、例えばゲート間誘電体との間に電荷蓄積構造を有するメモリセルと、そのようなメモリセルを含むメモリデバイスおよびシステムとを含む。この種類のメモリセルは、しばしばフローティングゲートメモリセルまたは電荷トラップメモリセルと称される。種々の実施形態の電荷蓄積構造は、電荷蓄積材料およびゲッタリング剤を含む。本明細書で使用される場合、ゲッタリング剤とは、未反応の酸素の場合、その電荷蓄積材料によって経験されるプロセス条件下において、電荷蓄積材料上でその酸素と優先的に反応することが予想される要素もしくは化合物であるか、あるいは、酸化した電荷蓄積材料の場合、酸化した電荷蓄積材料から反応した酸素を取り出すこと、または、酸化した電荷蓄積材料とさらに反応し、誘電性である化合物もしくは酸化した電荷蓄積材料よりも高いk値を有する誘電性化合物である化合物のいずれかを生成することが予想される要素もしくは化合物である。いくつかのゲッタリング剤は、これらの基準のうちの1つのみを満たすことができ、他のゲッタリング剤は、これらの基準のうちの1つ以上を満たすことができる。そのようなメモリセルは、不揮発メモリデバイスにおいて有用である。種々の実施形態は、電荷蓄積構造の電荷蓄積材料の酸化リスクを軽減するためにゲッタリング剤を使用する。例えば、ケイ素含有電荷蓄積材料の金属ドーピングおよびケイ素化が、そのようなゲッタリング剤、例えば金属シリサイドを提供する。1つ以上の実施形態では、電荷蓄積材料に組み込まれた金属がSiO2と熱力学的に反応し、MSiOxM=金属またはMOxSiのいずれかを形成する。例えば、ケイ素から酸素をゲッタリングするために使用される要素は、それらの反応生成物がSiO2よりも低いギブス自由エネルギーを有するためにそれを行うことができ、例えば、しばしば900°Cを超える、ゲートスタックのアニーリングの間に印加される高温により、これらの反応が起こるのを防止する速度障壁を克服することができる。理論的に機能することが分かっている金属の例は、ジルコニウムZr、ベリリウムBe、およびマグネシウムMgである。機能することが予想されるさらなる金属は、カルシウムCa、ストロンチウムSr、スカンジウムSc、イットリウムY、希土類金属例えばランタンLa、トリウムTh、ウランU、ハフニウムHf、およびアルミニウムAlである。これらの理論上機能的な金属以外にも、チタンTi等の他の金属がケイ素から熱力学的に酸素を除去するという実験的証拠が文献に見られる。薄いポリシリコンフローティングゲートにドープされたそのような金属は、ポリシリコンに暴露された酸素のための原位置ゲッターとして作用することにより、薄いポリシリコンフローティングゲートと他の酸化物に基づく材料との一体化を可能にすることができる。酸素がポリシリコンに到達すると、ドーピング金属に優先的に結合することができるか、または酸素がケイ素と反応してSiO2を形成する場合、後に、一体化および高温アニーリングの間に、金属要素がSiO2部位に拡散し、Siから酸素を取り出してMOx金属酸化物もしくはMSiOx金属酸化ケイ素を形成することができるかのいずれかである。酸素を金属に結合させることによって複数の利益が生じる。ポリシリコンフローティングゲートの例の続きとして、1つの利益は、それが電荷蓄積構造として機能するために十分なケイ素が存在することを確実にするのに役立つということである。過剰なケイ素が酸化されると、ケイ素は、もはやフローティングゲートとして効率的に機能しなくなる可能性がある。2つめの懸念は、SiO2が、ゲートスタックに著しい等価換算膜厚EOTを加える可能性のある低k誘電体であるということである。これらのゲートスタックに利用可能な電圧が大幅に限定される可能性があり、この追加のEOT量によって、電荷蓄積構造をプログラムおよび削除するためにさらなる電圧の量が必要となる可能性があり、これらのデバイスがメモリ製品として不適切になる可能性がある。記載される金属の多くは、誘電率の高い酸化物を有しており、例えば、HfO2はk=20を有し、TiO2はk=80を有する。k=3.9である場合、SiO2から高k酸化物に酸素を変換することによってスタックのEOTが減少される。ポリシリコンフローティングゲートの金属ドーピングまたはケイ素化のもう1つの利益は、そのような薄いポリシリコン材料をドーピングすることは極めて難易度が高い場合があり得るということである。さらに、たとえそのような薄いポリシリコン材料がドープされたとしても、熱サイクルの間にドーパント種が拡散する可能性がある。本明細書に記載される金属は、通常、容易に拡散せず、適切なプログラムおよび削除機能のために電荷蓄積構造において十分な数の電子が利用可能であることを確実にするためになおも利用可能であってもよい。従来のストラテジーは、電荷蓄積材料が酸化剤に暴露されるのを防止するために障壁層に依存していたのに対し、種々の実施形態は、本質的に酸素を除去する構成要素である電荷蓄積材料の中または上に組み込まれる。そのような従来の解決法に伴う問題は、典型的なゲートスタックの層がある程度酸化し、そのような層は、通常、ある程度は酸素に透過性であり、最終的には、ゲートスタック内の利用可能な酸素によって電荷蓄積材料が酸化されるリスクを高め、よってセルスタックのEOTが悪化し、電荷蓄積材料自体の電気特性が悪化するということである。酸素が電荷蓄積材料に到達するという高い必然性を容認することによって、また、酸素と反応し、ケイ素含有電荷蓄積材料から望ましくない酸化生成物、例えば、SiO2を原位置で除去または阻止する要素を電荷蓄積材料に組み込むことによって、従来の解決法に優る改善を促進することができる。図1は、本開示の一実施形態に従って、電子システムの一部としてプロセッサ130と通信する例えば、そこに結合された、集積回路デバイスの一例としてのメモリデバイス100の簡略化ブロック図である。電子システムのいくつかの例として、パーソナルコンピュータ、パーソナルデジタルアシスタントPDA、デジタルカメラ、デジタルメディアプレーヤ、デジタルレコーダ、ゲーム、電気器具、自動車、無線デバイス、携帯電話等が挙げられる。プロセッサ130は、例えば、メモリデバイス100の制御およびアクセスにおいて使用するためのメモリコントローラまたは他の外部プロセッサであってもよい。メモリデバイス100は、行および列として論理的に配置されるメモリセル104のアレイを含む。メモリセル104のアレイのうちの少なくとも1つのメモリセルは、本開示の一実施形態に従う電荷蓄積構造を含む。種々の実施形態は、主としてNANDメモリアレイを参照して説明されるが、種々の実施形態は、メモリアレイ104のあるアーキテクチャに限定されない。本発明の実施形態に好適な他のアレイアーキテクチャのいくつかの例として、NOR例、ANDアレイ、または他のアレイが挙げられる。行デコード回路108および列デコード回路110は、アドレス信号をデコードするために提供される。アドレス信号は、メモリアレイ104にアクセスするために受信およびデコードされる。メモリデバイス100はまた、メモリデバイス100へのコマンド、アドレス、およびデータの入力、ならびにメモリデバイス100からのデータおよび状態情報の出力を管理するための入力/出力I/O制御回路112を含む。アドレスレジスタ114は、デコーディングの前にアドレス信号をラッチするために、I/O制御回路112と行デコード回路108および列デコード回路110との間に結合される。コマンドレジスタ124は、受信コマンドをラッチするためにI/O制御回路112と制御論理116との間に結合される。制御論理116は、コマンドに応じてメモリアレイ104へのアクセスを制御し、外部プロセッサ130のための状態情報を生成する。制御論理116は、アドレスに応じて行デコード回路108および列デコード回路110を制御するために、行デコード回路108および列デコード回路110に結合される。制御論理116はまた、キャッシュレジスタ118にも結合される。キャッシュレジスタ118は、メモリアレイ104が他のデータをそれぞれ書き込むかまたは読み出すのに忙しい間、一時的にデータを格納するために、制御論理116によって指示される通りに、受信または送信されるかのいずれかであるデータをラッチする。書き込み動作の間、メモリアレイ104への転送のためにキャッシュレジスタ118からデータレジスタ120にデータが渡され、次いで、I/O制御回路112からキャッシュレジスタ118内に新しいデータがラッチされる。読み出し動作の間、外部プロセッサ130への出力のためにキャッシュレジスタ118からI/O制御回路112にデータが渡され、次いで、データレジスタ120からキャッシュレジスタ118に新しいデータが渡される。状態レジスタ122は、プロセッサ130への出力のための状態情報をラッチするためにI/O制御回路112と制御論理116との間に結合される。メモリデバイス100は、制御リンク132を通して、プロセッサ130からの制御シグナルを制御論理116で受信する。制御信号は、チップイネーブルCE、コマンドラッチイネーブルCLE、アドレスラッチイネーブルALE、および書き込みイネーブルWEを含んでもよい。メモリデバイス100は、多重化入力/出力I/Oバス134を通してプロセッサ130からコマンド信号コマンドを表す、アドレス信号アドレスを表す、およびデータシグナルデータを表すを受信し、I/Oバス134を通してプロセッサ130にデータを出力する。具体的には、コマンドは、I/Oバス134の入力/出力I/Oピン[7:0]を通してI/O制御回路112で受信され、コマンドレジスタ124内に書き込まれる。アドレスは、バス134の入力/出力I/Oピン[7:0]を通してI/O制御回路112で受信され、アドレスレジスタ114内に書き込まれる。データは、8ビットデバイスの場合は入力/出力I/Oピン[7:0]、または16ビットデバイスの場合は入力/出力I/Oピン[15:0]を介してI/O制御回路112で受信され、キャッシュレジスタ118内に書き込まれる。続いて、データは、メモリアレイ104のプログラミングのためにデータレジスタ120内に書き込まれる。別の実施形態では、キャッシュレジスタ118が省略されてもよく、データはデータレジスタ120内に直接書き込まれる。データはまた、8ビットデバイスの場合は入力/出力I/Oピン[7:0]、16ビットデバイスの場合は入力/出力I/Oピン[15:0]を通して出力される。当業者は、さらなる回路および信号が提供されてもよく、図1のメモリデバイスは簡略化されていることを理解するであろう。図1を参照して説明される種々のブロック構成要素の機能は、集積回路デバイスの構成要素または構成要素の部分を区別するために必ずしも隔離されなくてもよいことを理解されたい。例えば、集積回路デバイスの単一の構成要素または構成要素の部分は、図1の1つより多くのブロック構成要素の機能を行うように適合することができる。代替として、集積回路デバイスの1つ以上の構成要素または構成要素の部分は、図1の単一のブロック構成要素の機能を行うように組み合わせることができる。さらに、あるI/Oピンが種々の信号の受信および出力のための一般的な慣例に従って記載されているが、種々の実施形態においてI/Oピンの他の組み合わせまたは数が用いられてもよいことに留意されたい。図2は、例えば、メモリアレイ104の一部としての、NANDメモリアレイ200の略図である。メモリアレイ200は、半導体内に形成される共通の導電的にドープされた領域例えば、共通のpウェル内に形成されてもよい。図2に示すように、メモリアレイ200は、通常、ワード線と称されるアクセス線共通に結合された制御ゲート2021~202Nを含んでもよいと、ビット線2041~204M等の交差するデータ線とを含む。デジタル環境においてアドレス指定し易いように、ワード線202の数およびビット線204の数は、それぞれ、通常、何らかの2のべき乗である。メモリアレイ200は、NANDストリング2061~206Mを含む。各NANDストリングは、それぞれ、ワード線202とビット線204の交差点に位置するトランジスタ2081~208Nを含む。図2においてフローティングゲートトランジスタとして示されるトランジスタ208は、データを格納するための非揮発メモリセルを表す。少なくとも1つのトランジスタ208は、本開示の一実施形態に従う電荷蓄積構造を有するゲートスタックを有する。各NANDストリング206のフローティングゲートトランジスタ208は、1つ以上のソース選択ゲート210、例えば電界効果トランジスタFETと、1つ以上のドレイン選択ゲート212、例えばFETとの間でソース‐ドレインに直列に接続される。各ソース選択ゲート210は、ローカルビット線204とソース選択線214の交差点に位置し、各ドレイン選択ゲート212は、ローカルビット線204とドレイン選択線215の交差点に位置する。各ソース選択ゲート210のソースは、共通のソース線216に接続される。各ソース選択ゲート210のドレインは、対応するNANDストリング206の第1のフローティングゲートトランジスタ208のソースに接続される。例えば、ソース選択ゲート2101のドレインは、対応するNANDストリング2061のフローティングゲートトランジスタ2081のソースに接続される。各ソース選択ゲート210の制御ゲートは、ソース選択線214に接続される。所与のNANDストリング206のために複数のソース選択ゲート210が用いられる場合、それらは、共通のソース線216と、そのNANDストリング206の第1のフローティングゲートトランジスタ208との間で直列に結合される。各ドレイン選択ゲート212のドレインは、ドレイン接触点の対応するNANDストリングのためにローカルビット線204に接続される。例えば、ドレイン選択ゲート2121のドレインは、接触点の対応するNANDストリング2061のためにローカルビット線2041に接続される。各ドレイン選択ゲート212のソースは、対応するNANDストリング206の最後のフローティングゲートトランジスタ208のドレインに接続される。例えば、ドレイン選択ゲート2121のソースは、対応するNANDストリング2061のフローティングゲートトランジスタ208Nのドレインに接続される。所与のNANDストリング206のために複数のドレイン選択ゲート212が用いられる場合、それらは、対応するビット線204と、そのNANDストリング206の最後のフローティングゲートトランジスタ208Nとの間で直列に結合される。図2に示すように、フローティングゲートトランジスタ208の典型的な構造は、ソース230およびドレイン232、電荷蓄積構造としてのフローティングゲート234、ならびに制御ゲート236を含む。フローティングゲートトランジスタ208は、ワード線202に結合された例えば、制御ゲートがワード線に共通に結合されてもよいそれらの制御ゲート236を有する。フローティングゲートトランジスタ208の列は、所与のローカルビット線204に結合されたこれらのNANDストリング206である。フローティングゲートトランジスタ208の行は、所与のワード線202に共通に結合されたこれらのトランジスタである。図3A~3Eは、種々の製造段階におけるメモリアレイの一部を示す。図3Aは、いくつかの処理ステップが行われた後のメモリアレイの一部を示す。一般的に、図3Aは、非揮発メモリセルの将来的なゲートスタックの一部が形成された半導体305を示すことができる。一実施形態では、半導体305は、単結晶シリコンである。さらなる実施形態では、半導体305は、導電的にドープされた単結晶シリコンである。他の実施形態は、アモルファスシリコン、ポリシリコン、または他の半導体材料を含んでもよい。半導体305は、第1の導電型、例えばp型の導電性に導電的にドープされてもよい。図3Aにさらに示すように、トンネル誘電体310、本開示の一実施形態に従う1つ以上のゲッタリング剤を有する電荷蓄積構造315、ゲート間誘電体320、制御ゲート325、および誘電性キャップ330が、半導体305上に形成されている。これらの要素は、将来的なメモリセルのゲートスタックを形成する。図3Aの構造の形成は、半導体305の活性領域例えば、その上にメモリセルが形成される区域上のトンネル誘電体310の形成を含んでもよい。例えば、半導体305の活性領域は、半導体ウエハの導電的にドープされたウェルを含んでもよい。トンネル誘電体310は、通常、1つ以上の誘電性材料である。トンネル誘電体310は、例えば、半導体305の熱酸化によって形成されてもよい。代替として、トンネル誘電体310は、化学蒸着CVD、物理蒸着PVD、または原子層蒸着ALD等の誘電性材料のブランケット蒸着によって形成されてもよい。トンネル誘電体310の例示的な誘電性材料として、酸化ケイ素SiOx、窒化ケイ素SiNx、オキシ窒化ケイ素SiOxNy、酸化アルミニウムAlOx、酸化ハフニウムHfOx、酸化ハフニウムアルミニウムHfAlOx、酸化ランタンLaOx、酸化タンタルTaOx、酸化ジルコニウムZrOx、酸化ジルコニウムアルミニウムZrAlOx等、およびこれらの組み合わせが挙げられる。次いで、トンネル誘電体310上に電荷蓄積構造315が形成される。電荷蓄積構造315の形成については、図4A~7Bを参照してより詳細に記載する。電荷蓄積構造315は、将来的なモリセルのデータ状態を示唆する電荷を格納するために使用することができる。電荷蓄積構造315は、半導性から導性の構造である。次いで、電荷蓄積構造315上にゲート間誘電体320が形成される。ゲート間誘電体320は、通常、1つ以上の誘電性材料である。例えば、ゲート間誘電体320は、高k誘電性材料を含む誘電性材料の1つ以上の層を含んでもよい。ゲート間誘電体320のための例示的な高k誘電体材料として、酸化アルミニウムAlOx、酸化ハフニウムHfOx、酸化ハフニウムアルミニウムHfAlOx、酸化ハフニウムシリコンHfSiOx、酸化ランタンLaOx、酸化タンタルTaOx、酸化ジルコニウムZrOx、酸化ジルコニウムアルミニウムZrAlOx、酸化イットリウムY2O3等が挙げられる。一実施形態では、ゲート間誘電体320は、オゾンに基づく酸化ハフニウムシリコンの形成の後に、水に基づく酸化ハフニウムの形成を含む。さらなる実施形態では、ゲート間誘電体320は、窒化ケイ素上に高k誘電体材料を含む。制御ゲート325は、ゲート間誘電体320上に形成される。一般的に、制御ゲート325は、1つ以上の導電材料を含む。一実施形態では、制御ゲート325は、導電的にドープされたポリシリコンを含む。別の実施形態では、制御ゲート325は、金属含有材料を含む。さらなる実施形態では、制御ゲート325は、ポリシリコン上の金属含有材料、例えば、導電的にドープされたポリシリコン上に形成される耐火金属シリサイドを含む。金属ゲートのためのクロムCr、コバルトCo、ハフニウムHf、モリブデンMo、ニオブNb、タンタルTa、チタンTi、タングステンW、バナジウムV、ジルコニウムZrといった金属、および金属窒化物例えば、窒化チタン、窒化タンタル、窒化炭素、窒化タングステンを含むは、通常、耐火金属材料であると見なされる。別の実施形態では、制御ゲート325は、複数の金属含有材料、例えば、ゲート間誘電体320上の窒化チタンTiN障壁、障壁上の接着材料としてのチタンTi、および接着材料上のタングステンWを含む。後続の処理の間に制御ゲート325を保護するための絶縁体および障壁層としての役割を果たすように、誘電性キャップ330が制御ゲート325上に形成されてもよい。誘電性キャップ330は、1つ以上の誘電性材料を含み、例えば、酸化ケイ素SiOx、窒化ケイ素SiNx、およびオキシ窒化ケイ素SiOxNyとしてそのような誘電体を含んでもよい。一実施形態では、誘電性キャップ330は、例えば、CVD等の方法によって形成される窒化ケイ素である。対向する材料間の拡散を阻止するための障壁材料、または対向する材料間の接着を促進するための接着材料等のゲートスタックを形成するためにさらなる層が用いられてもよいことに留意されたい。図3Bにおいて、誘電性キャップ330上にマスク335が形成され、パターン化される。一例として、UV光等の照射源に暴露される誘電性キャップ330を覆ってフォトリソグラフィー用レジスト材料を蒸着し、除去のために誘電性キャップ330を覆う区域を画定するように現像することができる。マスク335のこのパターン化後、半導体305を暴露するために、エッチングまたは他の除去プロセス等によって、誘電性キャップ330の暴露された部分および下層部分が図3Cにおいて除去される。選択された除去プロセスが下層材料を除去するのに効果的ではない場合、1つより多くの除去プロセスが用いられてもよい。除去に続いて、ワード線のための1つ以上のゲートスタック337が画定される。図3A~3Eは、メモリセルのみを示しているが、選択ゲート図3A~3Eには図示せずは、同じゲートスタック337から形成されてもよい。図3Dにおいて、図3Cで暴露された半導体305の一部の導電性ドーピング等によって、トンネル誘電体310に略隣接するソース/ドレイン領域340が形成される。メモリセルのチャネル領域は、ソース/ドレイン領域340間の半導体305の区域によって画定される。ソース/ドレイン領域340は、通常、半導体305の導電型とは異なる導電型を有する。導電型は、反対であってもよい。例えば、p型半導体305の場合、ソース/ドレイン領域340は、n型の導電性を有してもよい。図3Eにおいて、誘電性スペーサ345も形成することができる。一例として、何らかの誘電性材料、例えば窒化ケイ素のブランケット蒸着が、ゲートスタック337を覆って形成され、誘電性スペーサ345を形成するためのブランケット蒸着の異方性除去がそれに続く。図3Eに示される得られた構造は、NANDストリングのメモリセル等の直列に結合されたメモリセルを含む。しかしながら、メモリセルは、ゲートスタック337を使用して代替のアレイアーキテクチャのために形成されてもよいことは容易に理解されるであろう。図4A~4Bは、本開示の一実施形態に従う電荷蓄積構造315の種々の製造段階におけるメモリセルの一部を示す。図4Aにおいて、半導体305を覆うトンネル誘電体310上に電荷蓄積材料450が形成される。電荷蓄積材料450は、電荷を蓄積することができる1つ以上の材料を含む。少なくともいくつかの実施形態では、電荷蓄積材料は、ケイ素含有材料を含む。ケイ素含有電荷蓄積材料の例として、ポリシリコン、アモルファスシリコン、および単結晶シリコンが挙げられる。電荷蓄積材料450は、ドープされていないかまたは導電的にドープされたケイ素含有材料であってもよい。例えば、電荷蓄積材料450は、p型の導電性を有するポリシリコン材料であってもよい。単結晶シリコン、アモルファスシリコン、およびポリシリコン等の半導体材料を導電的にドーピングすることは、形成の後にまたは形成と同時に行われてもよい。一実施形態では、電荷蓄積材料450は、約10Å~100Å1nm~10nmの厚さを有する。さらなる実施形態では、電荷蓄積材料450は、約30Å~50Å3nm~5nmの厚さを有する。工業製造の変動性のために、わずかな厚さの変動が本質的に生じるため、特定の厚さ、例えば30Å3nmを得ようとするプロセスは、その特定の値を上回るおよび下回るセルごとの厚さをもたらす可能性が高いことを理解されたい。図4Bにおいて、矢印455によって表されるように、1つ以上のゲッタリング剤が、得られた電荷蓄積構造315の電荷蓄積材料450に組み込まれる。これらの金属のうちのいくつかは、ポリシリコンフローティングゲートに一般的に使用されるゲッタリング剤であることが予想されるため、本明細書に記載される種々の実施形態は、金属の例をゲッタリング剤455として使用する。しかしながら、ケイ素含有材料以外の電荷蓄積材料450の場合、他の要素または化合物が上述のゲッタリング剤の基準を満たすことができることを理解されたい。金属455は、例えば、イオン注入、プラズマ、スパッタリング、または他の物理的な蒸着プロセスによって組み込まれてもよい。代替として、金属455は、化学蒸着CVD等による電荷蓄積材料450の形成中に電荷蓄積材料450に組み込まれてもよい。金属の濃度は、例えば、1E19/cm3から化学量論的レベル以上まで及んでもよく、金属濃度は、50原子百分率より高くてもよい。金属455を組み込んだ後、金属455の少なくとも一部を電荷蓄積材料450と反応させて電荷蓄積構造315を形成するように、デバイスをアニールさせてもよい。ある実施形態では、電荷蓄積構造315は、ケイ素と、金属酸化ケイ素、金属シリサイド、金属酸化物、および金属のうちの1つ以上とから本質的になる。ある追加の実施形態では、電荷蓄積構造315は、金属酸化ケイ素と、金属シリサイド、金属酸化物、および金属のうちの1つ以上とから本質的になる。あるさらなる実施形態では、電荷蓄積構造315は、金属シリサイドと、金属酸化ケイ素、金属酸化物、および金属のうちの1つ以上とから本質的になる。種々の実施形態のためのアニーリングは、後続のゲート間誘電体320の形成のための処理の一環として後続のゲート間誘電体320の形成前に、または後続のゲート間誘電体320の形成のための処理後に行われてもよい。化学量論的レベルを超える金属455の濃度では、未反応の金属455の層またはポケットが電荷蓄積構造315内に生じる可能性がある。金属455の濃度は、電荷蓄積材料450をわたる勾配であってもよいか、または電荷蓄積材料450にわたって均一であってもよい。図5A~5Bは、電荷蓄積材料450と誘電体310との間のインターフェースに対応する点Aから、電荷蓄積材料450とゲート間誘電体320との間のインターフェースに対応する点Bまでの、電荷蓄積材料450にわたる金属の濃度を概念的に示す。種々の実施形態では、金属455の濃度は、点Bに近いほど高い。このインターフェースに近いほど酸化リスクは高くなり、点Bに近いほど金属455の濃度がより高いことが望ましい可能性があることが予想される。図5Aに示すように、金属455の濃度は勾配であってもよい。勾配は、線572によって示されるように均一であってもよいか、線574によって示されるように点Bよりも点Aに近いほどより高い傾斜を有してもよいか、線576によって示されるように点Aよりも点Bに近いほどより高い傾斜を有してもよいか、または線578によって示されるように階段状であってもよい。代替として、濃度は、線580によって示されるように、点Aから点Bまで実質的に均一例えば、均一であってもよい。点Bに近いほどより低い金属455の濃度を有する濃度曲線等の他の濃度曲線は明白であり、実施形態は、特定の濃度曲線に限定されない。ある実施形態では、電荷蓄積材料450のうちの少なくともいくつかは、金属455を実質的に含まない例えば、含まないように形成される。例えば、ポリシリコンは、形成される際に金属を含まなくてもよい。図6A~6Bは、本開示の一実施形態に従う電荷蓄積構造315の種々の製造段階におけるメモリセルの一部を示す。図6Aにおいて、電荷蓄積材料450は、半導体305を覆うトンネル誘電体310上に形成される。図6Bにおいて、金属455は、電荷蓄積材料450の部分460のみに組み込まれる。例えば、イオン注入、プラズマ蒸着、または他の物理的な蒸着プロセスにおいて、注入の深さは、通常、印加される電力量を変化させることによって制御することができる。代替として、CVDプロセスにおいて、形成の第一部の間に、電荷蓄積材料450のみの前駆体をある厚さが形成されるまで反応に供給することができ、次いで、電荷蓄積材料450の前駆体とともに金属455の前駆体を同時に供給することによって反応を続けることができる。代替として、金属455を含まない電荷蓄積材料450の一部を形成した後、かつ、金属455を有する電荷蓄積材料450の部分460をその中に組み込む前に、障壁を形成することができる。図4A~4Bの実施形態と同様に、金属455の少なくとも一部を部分460の電荷蓄積材料450と反応させるためにアニーリングを行ってもよい。ある実施形態では、部分460は、ケイ素と、金属酸化ケイ素、金属シリサイド、金属酸化物、および金属のうちの1つ以上とから本質的になる。ある他の実施形態では、部分460は、金属酸化ケイ素、金属シリサイド、および金属のうちの1つ以上とから本質的になる。追加の実施形態では、部分460の反応生成物が、電荷蓄積材料450の残りの部分をゲート間誘電体320から分離する。図6Bの電荷蓄積構造315を用いたメモリセルの形成は、図3A~3Eを参照して説明したように進行することができる。図7A~7Bは、本開示の一実施形態に従う電荷蓄積構造315の種々の製造段階におけるメモリセルの一部を示す。図7A~7Bの例は、連続プロセスにおいて、どのように金属455を電荷蓄積材料450に組み込むことができるかを示す。図7Aにおいて、第1の電荷蓄積材料4501が半導体305を覆うトンネル誘電体310上に形成され、第1の金属4551が第1の電荷蓄積材料4501上に形成される。続いて、第2の電荷蓄積材料4502が第1の金属4551上に形成され、第2の金属4552が第2の電荷蓄積材料4502上に形成される。続いて、第3の電荷蓄積材料4503が第2の金属4552上に形成され、第3の金属4553が第3の電荷蓄積材料4503上に形成される。このようにして、より少ないまたはさらなる層が形成されてもよい。図7Aに示される例において、電荷蓄積材料450の各連続的な形成部が次第に薄くなっているのに対し、金属455の各連続的な形成部は次第に厚くなっている。この例において、金属455の少なくとも一部を電荷蓄積材料450と反応させると、図7Bに示すように、上部により近いほど、すなわち、ゲート間誘電体320により近いほど、より高い濃度を有する勾配が生じる。後続の金属455の層の厚さを増加させながら、均一の厚さを有する電荷蓄積材料450の種々の層を形成することによって、または、後続の電荷蓄積材料450の層の厚さを減少させながら、均一な厚さを有する金属455の種々の層を形成することによっても、同様の結果を得ることができることに留意されたい。金属455対電荷蓄積材料450の比率が化学量論量よりも高い場合、未反応の金属455の層が生じる可能性がある。同様に、金属455対電荷蓄積材料450の比率が化学量論量よりも低い場合、未反応の電荷蓄積材料450の層が生じる可能性がある。いくつかの実施形態では、金属455の反応生成物が、任意の残りの電荷蓄積材料450をゲート間誘電体320から分離する、すなわち、電荷蓄積材料450のいずれの部分もゲート間誘電体320とは接触しない。図7Bの電荷蓄積構造315を用いたメモリセルの形成は、図3A~3Eを参照して説明したように進行することができる。図7Aに示されるプロセスは、図6Bに示される実施形態の部分460を形成するために使用することができることは明白であろう。結論1つ以上のゲッタリング剤を有する電荷蓄積構造を含むメモリセルは、不揮発メモリデバイスにおいて有用であり得る。電荷蓄積材料の有害な酸化の軽減を促進するために、種々の実施形態が、電荷蓄積構造の電荷蓄積材料からの酸素のゲッタリングを提供する。本明細書ではある実施形態について例示および説明してきたが、当業者は、同じ目的を達成すると考えられる任意の構成が、示されるある実施形態の代わりとなることができることを理解するであろう。当業者には、実施形態の多くの適用が明白であろう。このように、本出願は、実施形態のいずれの適用または変形も包含することが企図される。