絶縁層と配線層とが交互に複数積層され、各配線層がビアホールを介して電気的に接続され、最外層に半導体素子接続パッドが形成された半導体パッケージの製造方法において、支持基材の配線形成領域に下地層を積層し、該下地層を覆うように第一金属層を積層し、該第一金属層と支持基材を部分的に接着させる工程と、前記第一金属層に感光性樹脂層を形成する工程と、該感光性樹脂層に前記半導体素子接続パッド用開口部を、前記配線層の配線パターンに対応して形成する工程と、前記第一金属層を給電層として、前記半導体素子接続パッド用開口部内に電解めっきにより第二金属層を形成する工程と、前記感光性樹脂層に、前記絶縁層と前記配線層とを交互に複数積層し、ビルドアップ配線層を形成する工程と、前記支持基板上に前記下地層、前記第一金属層および前記ビルドアップ配線層が形成された構造体の前記下地層の周縁に対応する部分を切断することにより、前記支持基板上の前記下地層から前記第一金属層を分離し、前記第一金属層の上に前記ビルドアップ配線層が形成された配線部材を得る工程と、前記第一金属層をエッチングにより除去する第一金属層除去工程と、前記第一金属層除去工程により露出した前記第二金属層の表面に、第三金属層を形成する工程と、前記感光性樹脂層を剥離し、前記半導体素子接続パッドを形成する工程とを有することを特徴とする半導体パッケージの製造方法。前記支持基材の上に前記下地層および第一金属層が接着された仮基板を得る工程は、半硬化状態のプリプレグ上に前記下地層および第一金属層を重ねて配置し、加熱圧着によって前記プリプレグを硬化させ、前記仮基板に前記下地層および第一金属層を接着する工程であることを特徴とする請求項1に記載の半導体パッケージの製造方法。前記支持基板の両面に、前記下地層、前記第一金属層および前記ビルドアップ配線層がそれぞれ形成され、前記支持基板の両面からそれぞれ前記配線部材が得られることを特徴とする請求項1または請求項2に記載の半導体パッケージの製造方法。前記下地層は、金属箔、離型フィルム、または離型剤からなることを特徴とする請求項1、請求項2、請求項3のいずれかに記載の半導体パッケージの製造方法。前記感光性樹脂層はドライフィルムフォトレジストであることを特徴とする請求項1、請求項2、請求項3のいずれかに記載の半導体パッケージの製造方法。前記第三金属層は錫、錫銀、錫銀銅、錫銅、錫ビスマス、錫鉛の単体金属または合金の何れからなることを特徴とする請求項1、請求項2、請求項3のいずれかに記載の半導体パッケージの製造方法。前記第一金属層の厚さは2μm以上であることを特徴とする請求項1、請求項2、請求項3のいずれかに記載の半導体パッケージの製造方法。前記第三金属層の厚さは1μm以上かつ第二金属層と第三金属層の厚さの総和は50μm以内であることを特徴とする請求項1、請求項2、請求項3のいずれかに記載の半導体パッケージの製造方法。本発明はかかる従来の問題点に鑑みてなされたもので、仮基板の上に所要の配線層及び絶縁層を積層形成した後、その多層配線層を仮基板から分離して半導体パッケージを得る製造方法において、コストに優れる、信頼性の高い半導体パッケージの製造方法を提供することを目的とする。請求項1の発明は、絶縁層と配線層とが交互に複数積層され、各配線層がビアホールを介して電気的に接続され、最外層に半導体素子接続パッドが形成された半導体パッケージの製造方法において、支持基材の配線形成領域に下地層を積層し、該下地層を覆うように第一金属層を積層し、該第一金属層と支持基材を部分的に接着させる工程と、前記第一金属層に感光性樹脂層を形成する工程と、該感光性樹脂層に前記半導体素子接続パッド用開口部を、前記配線層の配線パターンに対応して形成する工程と、前記第一金属層を給電層として、前記半導体素子接続パッド用開口部内に電解めっきにより第二金属層を形成する工程と、前記感光性樹脂層に、前記絶縁層と前記配線層とを交互に複数積層し、ビルドアップ配線層を形成する工程と、前記支持基板上に前記下地層、前記第一金属層および前記ビルドアップ配線層が形成された構造体の前記下地層の周縁に対応する部分を切断することにより、前記支持基板上の前記下地層から前記第一金属層を分離し、前記第一金属層の上に前記ビルドアップ配線層が形成された配線部材を得る工程と、前記第一金属層をエッチングにより除去する第一金属層除去工程と、前記第一金属層除去工程により露出した前記第二金属層の表面に、第三金属層を形成する工程と、前記感光性樹脂層を剥離し、前記半導体素子接続パッドを形成する工程とを有することを特徴とする半導体パッケージの製造方法。請求項2の発明は、請求項1に記載の半導体パッケージの製造方法において、前記支持基材の上に前記下地層および第一金属層が接着された仮基板を得る工程は、半硬化状態のプリプレグ上に前記下地層および第一金属層を重ねて配置し、加熱圧着によって前記プリプレグを硬化させ、前記仮基板に前記下地層および第一金属層を接着する工程であることを特徴とするものである。請求項3の発明は、請求項1または請求項2に記載の半導体パッケージの製造方法において、前記支持基板の両面に、前記下地層、前記第一金属層および前記ビルドアップ配線層がそれぞれ形成され、前記支持基板の両面からそれぞれ前記配線部材が得られることを特徴とするものである。請求項4の発明は、請求項1、請求項2、請求項3のいずれかに記載の半導体パッケージの製造方法において、前記下地層は、金属箔、離型フィルム、または離型剤からなることを特徴とするものである。請求項5の発明は、請求項1、請求項2、請求項3のいずれかに記載の半導体パッケージの製造方法において、前記感光性樹脂層はドライフィルムフォトレジストであることを特徴とするものである。請求項6の発明は、請求項1、請求項2、請求項3のいずれかに記載の半導体パッケージの製造方法において、前記第三金属層は錫、錫銀、錫銀銅、錫銅、錫ビスマス、錫鉛の単体金属または合金の何れからなることを特徴とするものである。請求項7の発明は、請求項1、請求項2、請求項3のいずれかに記載の半導体パッケージの製造方法において、前記第一金属層の厚さは2μm以上であることを特徴とする。請求項8の発明は、請求項1、請求項2、請求項3のいずれかに記載の半導体パッケージの製造方法において、前記第三金属層の厚さは1μm以上かつ第二金属層と第三金属層の厚さの総和は50μm以内であることを特徴とする。支持基板上に半導体パッケージを形成する従来の製造方法において、一つの支持基材から、二つの半導体パッケージが得られるが、両者それぞれ別々にめっきレジストをパターニングし、半導体素子接続パッドを形成する必要があった。本発明では、仮基材から半導体パッケージを分離する前に、仮基材に予め半導体素子接続パッドとなるポストを形成しておくことが可能となり、従来の製造方法と比較して、工程数の減少によりコスト削減が実現できる。また、本発明で形成する半導体素子接続パッドは、従来の製造方法とは異なり、エッチングでの形成は行わないため、線幅の細りは考えられないため、接続信頼性の高い半導体パッケージを得ることが可能となる。また、従来の製造方法で問題となる、セミアディティブ工法で半導体素子接続パッドを形成する際の、電解めっき工程における外部接続端子用パッドの保護は行う必要がなく、これについてもコストダウンが見込める。本発明に係る半導体パッケージの製造方法を以下、図5~図8を参照して詳細に説明する。本発明より得る半導体パッケージ100において、その完成断面を図8に示す。本実施の形態に示す半導体パッケージの製造方法においては、図5jに示すように、まず、支持基材として、ガラスクロス、ガラス不織布などに熱硬化性樹脂等を含浸させることにより形成されるプリプレグ12を用意する。その際、プリプレグ12は半硬化状態のものを使用する。次にプリプレグ12の両面側に5~100μmの下地層13と厚さが2~35μmの第一金属層14とを用意する。この場合、第一金属層14の大きさはプリプレグ12と同等の大きさであるが、下地層13の大きさはプリプレグ12、第一金属層14よりも一回り小さい大きさとする。下地層13としては、銅箔などの金属箔、離型フィルムまたは離型剤が使用される。離型フィルムとしては、ポリエステルまたはPETポリエチレンテレフタレートのフィルムに薄いフッ素樹脂ETFE層を積層したもの、若しくは、ポリエステル又はPETのフィルムの表面にシリコーン離型処理を施したものが使用される。また、離型剤としては、シリコーン系離型剤やフッ素系離型剤が使用される。第一金属層14としては、金属から成るものであれば構わないが、コストおよび導電性から一般的に銅が好ましく、電解銅箔、圧延銅箔等の平滑性の良い銅箔がより好ましい。また、第一金属層14の厚さは2μm以上であることが好ましい。第一金属層14の厚さが2μm未満であると、金属箔メーカーからの材料調達が非常に困難となる。さらに、仮基板90の製造時において、金属箔のハンドリングが非常に困難となるためである。次に、プリプレグ12の両面側からそれぞれ上から順に第一金属層14、下地層13を積層する。すなわち、第一金属層14は下地層13上で重なると共に、その外周部はプリプレグ12と接した状態で積層される。この時、図5jに示す状態にて両面から真空雰囲気中にて150~250°Cの温度でプレスを行う。その結果、プリプレグ12中の熱硬化性樹脂が硬化することにより、プリプレグ12と下地層13が接する全面、プリプレグ12と第一金属層14の外周部がそれぞれ接着される。すなわち図5kに示す仮基板90を形成する。次に、図5lで示す仮基板90の両面に、めっきレジスト15をラミネートする。続いて、後述する半導体素子接続パッド22の配線パターンに対応する所要部に、開口部が設けられたパターンを形成し、第一金属層14をシード層として、セミアディティブ法にて第二金属層16を形成する図5m。ここで使用するめっきレジストは液状またはドライフィルムタイプであり、特に耐熱性があることが必要である。これは、後述する絶縁層17の硬化を行う際に、オーブンにて160~200°Cの高熱処理を行うためである。耐熱性が不十分である場合、後述するレジスト剥離工程にて剥離不良が発生する。次いで、図6nに示すように、めっきレジスト15と第二金属層16を覆うように絶縁層17を積層し、仮基板90上の第二金属層16と位置合わせを行い、レーザ加工により絶縁層17に開口部としてのビアホール18を形成する。これにより、ビアホール18の底面に第二金属層16を露出させる。その後、例えば、セミアディティブ法等により、ビアホール18の底面及び壁面を含む領域を覆う金属層としてビア及び配線パターンからなる配線層19を形成する。絶縁層17の材料としては、エポキシ系樹脂、ポリイミド系樹脂などが使用される。絶縁層17は、図5mの両面に絶縁樹脂フィルムをそれぞれラミネートした後に、絶縁樹脂フィルムをプレスしながら80~130°Cの温度で仮硬化、その後160~200°Cのオーブンにて本硬化することに形成する。同様にして、絶縁層17の積層、ビアホール18の形成、配線層19の一連の形成工程を、必要な回数だけ繰り返すことにより、図6oに示した半導体パッケージを得る。そして、最上層の絶縁層および配線層を覆うソルダーレジスト層20を、パターニングにより形成し、半導体パッケージ中間構造体91を得る図6p。ソルダーレジストのパターニングの方法としては、例えば、後述する外部接続端子用パッド23に対応する位置に開口を有するマスクを利用して露光、現像することにより、露光されていない部分のソルダーレジストを除去し、後述する最上層の外部接続端子用パッド23に対応する箇所が露出するように開口部を形成する。次いで、図7qに示すように、図5kで示した仮基板90の下地層13の周縁に対応する部分を破線に沿って切断する。これにより、下地層13と第一金属層14とが単に接触する多層配線形成領域が得られ、下地層13と第一金属層14とを容易に分離することができる。これにより、一つの仮基板90の両面側から図7rに示す第一金属層14とその上に形成された多層配線層からなる半導体パッケージ中間構造体92がそれぞれ得られる。次いで、図7rに示した第一金属層14を全面エッチングにより除去し、第二金属層16を給電層としてパターンに金属表面処理を施し、第三金属層21を形成する。この場合、第三金属層21の材料としては、錫、錫銀、錫銀銅、錫銅、錫ビスマス、錫鉛があげられる。最後に、めっきレジスト15を剥離することにより、半導体素子接続パッド22および外部接続端子用パッド23とを備えた半導体パッケージ100を得る。また、本実施の形態において、第三金属層21の厚さが1μm以上かつ第二金属層と第三金属層の厚さの総和は50μm以内であることが好ましい。この場合、第三金属層21の厚さが1μm以下であると、半導体素子の電極と第三金属層21との濡れ性が低下し、半導体素子の電極との接続が不安定となり、半導体素子の実装信頼性が低下することとなる。また、第二金属層16と第三金属層21の厚さの総和が50μmを超えると、半導体素子を実装した際に、半導体素子と半導体パッケージとのギャップが大きくなる。そのため、半導体素子と半導体パッケージとの間隙部に注入するアンダーフィル内にボイドが発生しやすくなり、結果として半導体素子の実装信頼性が低下することとなる。以上のように、本発明によれば、半導体パッケージの製造方法において、仮基材から半導体パッケージを分離する前に、仮基材に予め半導体素子接続パッドのポストを形成しておくことが可能となり、従来の製造方法と比較して、工程数の減少によりコスト削減が実現できる。また、本発明で形成する半導体素子接続パッドは、従来の製造方法とは異なり、エッチングでの形成は行わないため、線幅の細りは考えられない。このことから、半導体素子の実装の信頼性が大きく向上する効果をもたらす。このような特徴を有する半導体パッケージとして、例えば、MPU、チップセット、メモリー等のコアレスパッケージとして広く適用することができる。