素子領域とその外側に形成された終端領域とを有する第1導電形の半導体層における前記素子領域に第1のトレンチを、前記終端領域に前記第1のトレンチよりも幅が広い第2のトレンチを同時に形成する工程と、前記第1のトレンチ内に第2導電形半導体膜を埋め込み、且つ前記第2のトレンチの内壁にも前記第2導電形半導体膜を形成する工程と、前記第2のトレンチの内壁に形成された前記第2導電形半導体膜に第1導電形不純物を注入し、前記第2のトレンチの内壁に、前記半導体層よりも第1導電形不純物濃度が低い第1導電形半導体領域を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。前記第2のトレンチ内における前記第1導電形半導体領域の内側に絶縁膜を形成する工程をさらに備えたことを特徴とする請求項1記載の半導体装置の製造方法。前記第2のトレンチ内における前記絶縁膜の内側に、埋込材を形成する工程をさらに備えたことを特徴とする請求項2記載の半導体装置の製造方法。前記埋込材としてノンドープシリコンを埋め込むことを特徴とする請求項3記載の半導体装置の製造方法。前記埋込材として絶縁物を埋め込むことを特徴とする請求項3記載の半導体装置の製造方法。実施形態によれば、終端領域の縮小及び工程削減が可能な半導体装置の製造方法を提供する。実施形態によれば、半導体装置の製造方法は、素子領域とその外側に形成された終端領域とを有する第1導電形の半導体層における前記素子領域に第1のトレンチを、前記終端領域に前記第1のトレンチよりも幅が広い第2のトレンチを同時に形成する工程を備えている。また、半導体装置の製造方法は、前記第1のトレンチ内に第2導電形半導体膜を埋め込み、且つ前記第2のトレンチの内壁にも前記第2導電形半導体膜を形成する工程を備えている。また、半導体装置の製造方法は、前記第2のトレンチの内壁に形成された前記第2導電形半導体膜に第1導電形不純物を注入し、前記第2のトレンチの内壁に、前記半導体層よりも第1導電形不純物濃度が低い第1導電形半導体領域を形成する工程を備えている。以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。なお、以下の実施形態では第1導電形をn形、第2導電形をp形として説明するが、第1導電形をp形、第2導電形をn形としてもよい。また、実施形態の半導体装置は、半導体材料として例えばシリコンを用いている。あるいは、シリコン以外の半導体例えばSiC、GaN等の化合物半導体を用いてもよい。図1aは実施形態の半導体装置の模式断面図であり、図1bは同半導体装置における主な要素の平面レイアウトを示す模式平面図である。図1aは、図1bにおけるA-A断面に対応する。実施形態の半導体装置は、半導体層または基板における厚さ方向の一方の主面側に設けられた第1の主電極11と、他方の主面側に設けられた第2の主電極21との間を結ぶ縦方向に電流経路が形成される縦型デバイスである。本実施形態の半導体装置は、素子領域10と、素子領域10の外側に形成された終端領域30とを有する。図1bに示すように、終端領域30は素子領域10の周囲を連続して囲んでいる。n形半導体層もしくは基板12の主面上に、n形ピラー13aとp形ピラー14aが設けられている。n形ピラー13aとp形ピラー14aは、n形半導体層12の主面に対して略平行な横方向に交互に隣接pn接合して周期的に配列され、いわゆるスーパージャンクション構造20を構成している。n形ピラー13aとp形ピラー14aとの周期的配列構造であるスーパージャンクション構造20は、素子領域10に形成されている。スーパージャンクション構造20の平面パターンは、例えばストライプ状である。あるいは、スーパージャンクション構造20の平面パターンは、格子状や千鳥状に形成してもよい。スーパージャンクション構造20の上には、p形半導体層14bが設けられている。p形半導体層14bは、各p形ピラー14aの上端に接している。p形半導体層14b上には、第2の主電極21が設けられている。p形半導体層14bは、第2の主電極21とオーミック接触している。したがって、p形ピラー14a及びp形半導体層14bは、第2の主電極21と電気的に接続されている。n形半導体層12の裏面には、第1の主電極11が設けられている。n形半導体層12は、第1の主電極11とオーミック接触し電気的に接続されている。p形ピラー14aは、後述するように、n形半導体層13における素子領域10に形成された第1のトレンチt1内に設けられる。n形半導体層13における終端領域30には、第2のトレンチとして終端トレンチt2が設けられている。すなわち、本実施形態の半導体装置は、終端トレンチ構造を有する。終端トレンチt2の幅は、第1のトレンチt1の幅よりも大きい。終端トレンチt2の内壁側壁及び底部には、n-形半導体領域15が設けられている。n-形半導体領域15は、終端領域30におけるn形半導体層12上に設けられたn形半導体層13に隣接している。n-形半導体領域15の側面及び底面は、n形半導体層13で囲まれている。n形半導体層13及びn形ピラー13aのn形不純物濃度はほぼ同じであり、n-形半導体領域15のn形不純物濃度は、n形半導体層13及びn形ピラー13aのn形不純物濃度よりも低い。また、n形半導体層12のn形不純物濃度は、n形半導体層13及びn形ピラー13aのn形不純物濃度よりも高い。終端トレンチt2内におけるn-形半導体領域15の内側には、絶縁膜16が形成されている。絶縁膜16は例えばシリコン酸化膜である。終端トレンチt2内における絶縁膜16の内側には、埋込材として、例えばノンドープの意図的に不純物がドープされていない多結晶シリコン17が埋め込まれている。多結晶シリコン17は、電気的にフローティング状態である。終端領域30における多結晶シリコン17上、絶縁膜16上およびp形半導体層14b上には、絶縁膜18が設けられている。絶縁膜18は、例えばシリコン酸化膜である。絶縁膜18上には、絶縁材料からなる層間膜19が設けられている。層間膜18は、例えばシリコン酸化膜である。層間膜19上には、例えばポリイミドなどの樹脂からなる絶縁層22が設けられている。絶縁層22は、第2の主電極21の一部を覆っている。第2の主電極21における外部との接続部は、絶縁層22から露出されている。本実施形態の半導体装置は、第2の主電極21をアノード電極、第1の主電極11をカソード電極とする縦型ダイオードである。すなわち、順方向バイアス時には、相対的に第2の主電極21に高電位が、第1の主電極11に低電位が与えられ、p形半導体層14b、スーパージャンクション構造20、その下のn形半導体層13、およびn形半導体層12を介して、第2の主電極21と第1の主電極11との間の縦方向に主電流が流れる。逆方向バイアス時には、相対的に第2の主電極21に低電位が、第1の主電極11に高電位が与えられる。このとき、素子領域10のスーパージャンクション構造20におけるn形ピラー13aとp形ピラー14aとのpn接合から横方向に空乏層が伸び、高耐圧を保持できる。さらに、終端領域30におけるn形半導体層13及びn-形半導体領域15と、p形半導体層14bとの界面のpn接合からも空乏層が伸びる。これにより、終端領域30においても高耐圧が得られる。また、本実施形態では、終端領域30における終端トレンチt2の側壁及び底部に、n形半導体層13よりもn形不純物濃度が低いn-形半導体領域15が設けられている。このため、図1aにおいて2点鎖線で表すように、空乏層がより深さ方向に伸びやすくなり、n-形半導体領域15と絶縁膜16との界面の電界が緩和され、よりいっそう耐圧を向上できる。ウェーハ状態からの切断時の切断面である終端面40は、切断時の影響により破砕され、リーク電流が増大する傾向がある。本実施形態では、終端領域30に終端トレンチt2を形成し、その内部に絶縁膜16及びノンドープの多結晶シリコン17を設けている。このような終端トレンチ構造によって、空乏層が終端面40の破砕部に達する前に空乏層の伸びをストップさせることができる。この結果、終端面40の破砕部を通じた電流リークを回避することができる。また、終端トレンチt2の内壁を絶縁膜16で覆って保護することで、高い信頼性が得られる。比較例として高抵抗層で終端領域を構成した構造では、空乏層が終端面に達しないようにするため、例えば200μmほどの終端長を必要とする。これに対して、本実施形態のような終端トレンチ構造では、終端長が例えば80~120μmほどで済む。このため、デバイスチップの小型化を図れる。次に、図2a~図3dを参照して、実施形態の半導体装置の製造方法について説明する。なお、工程図における断面部分は、図1bにおけるA-A断面に対応する。図2aは、基板n形半導体層12の主面上に、n形半導体層13をエピタキシャル成長させた状態を表す。なお、図2b以降の断面図では、基板n形半導体層12の図示を省略する。そして、n形半導体層13の表面に、例えばシリコン酸化膜等を形成した後、それを選択的にエッチングして第1の開口31a及び第2の開口31bを形成し、マスク31を形成する。複数の第1の開口31aが、素子領域10に形成される。第2の開口31bは、第1の開口31aよりも開口幅が大きく、終端領域30に形成される。次に、マスク31を用いて例えばRIEReactiveIonEtching法により、n形半導体層13をエッチングする。これにより、図2bに示すように、第1のトレンチt1と、第2のトレンチである終端トレンチt2とが同時に形成される。第1のトレンチt1は第1の開口31aの下に形成される。第2のトレンチt2は第2の開口31bの下に形成される。図2cは、トレンチt1及びt2形成後の上面図に対応する。複数の第1のトレンチt1が、例えばストライプ状に、素子領域10に形成される。終端トレンチt2は、図2cに示すように、素子領域10を連続して囲んで形成される。終端トレンチt2の幅bは、第1のトレンチt1の幅aよりも大きい。素子領域10におけるn形半導体層13において、第1のトレンチt1に隣接する部分がn形ピラー13aとなる。次に、第1のトレンチt1内及び終端トレンチt2内に、例えばエピタキシャル成長法で、p形半導体膜を形成する。p形半導体膜は第1のトレンチt1内を埋め、図3aに示すように、p形ピラー14aとなる。終端トレンチt2は第1のトレンチt1よりも幅が大きい。そのため、終端トレンチt2内のp形半導体膜14cは終端トレンチt2の内壁側壁及び底壁に沿って形成され、終端トレンチt2内におけるp形半導体膜14cの内側には空洞が残る。p形ピラー14a及びp形半導体膜14cは同時に形成される。次に、図3bに示すように、終端トレンチt2以外の表面をマスク32で覆った後、終端トレンチt2の内壁に形成されたp形半導体膜14cに対してイオン注入法でn形不純物例えばリンを注入する。基板n形半導体層12の主面に対して傾斜した方向にイオン注入が行われる。これにより、終端トレンチt2の側壁に形成されたp形半導体膜14cに対してn形不純物が注入される。さらに、終端トレンチt2は幅が広いため、終端トレンチt2の底面上のp形半導体膜14cにもn形不純物が注入される。イオン注入の後、アニールを行い、注入されたn形不純物を拡散させる。これにより、p形半導体膜14cがn形に反転し、図3bに示すように、終端トレンチt2の内壁にn-形半導体領域15が形成される。n-形半導体領域15のn形不純物濃度がn形半導体層13のn形不純物濃度よりも低くなるよう、n形不純物のドーズ量は設定される。次に、図3cに示すように、終端トレンチt2内におけるn-形半導体領域15の内側に、絶縁膜16を形成する。絶縁膜16は、例えば熱酸化法で形成されるシリコン酸化膜である。終端トレンチt2は幅が広いため、熱酸化法により形成される絶縁膜酸化膜16では終端トレンチt2内は埋まらない。次に、図3dに示すように、終端トレンチt2内における絶縁膜16の内側に、埋込材としてノンドープの多結晶シリコン17を埋め込む。終端トレンチt2内に残っていた空洞は多結晶シリコン17で埋め込まれる。多結晶シリコン17は、埋め込み性に優れ、周辺にストレスやひずみを与えることなく、容易に終端トレンチt2内に埋め込むことができる。次に、終端トレンチt2以外の表面上に残っている多結晶シリコン17を例えばCMPChemicalMechanicalPolishing法で除去した後、n形半導体層13の表面側に、図1aに示すp形半導体層14bを形成する。例えば、熱酸化膜を形成し、n形半導体層13の表面に対してp形不純物例えばボロンをイオン注入した後、アニールで拡散させることで、p形半導体層14bが形成される。その後、電極や、終端トレンチ構造上の絶縁膜などが形成される。本実施形態によれば、スーパージャンクション構造と終端トレンチ構造とを有する半導体装置を製造するにあたって、素子領域10の第1のトレンチt1と、終端領域30の終端トレンチt2とを同時に形成する。このため、第1のトレンチt1と終端トレンチt2とを別々に形成する場合に比べて、工程数を削減できる。さらに、それらトレンチt1及びt2を形成した後、トレンチt1及びt2内にp形半導体膜を形成する。トレンチt1内のp形半導体膜はそのまま残されてp形ピラー14aとなる。終端トレンチt2内に形成されたp形半導体膜14cに対してはn形不純物を注入することでn形に反転させる。さらに、そのn形に反転された膜は、n形ピラー13a及び終端領域30のn形半導体層13よりもn形不純物濃度が低いn-形半導体領域15となる。このため、前述したように、逆バイアス時に終端領域30で空乏層が深さ方向に伸びやすくなり、高耐圧が得られる。前述した工程において、p形半導体層14bを形成した後、終端トレンチt2内から多結晶シリコン17を除去して、図4a及びbに示すように、終端トレンチt2内における絶縁膜16の内側に、埋込材として、層間膜例えばシリコン酸化膜19及び絶縁層例えば樹脂22を埋め込んでもよい。それら層間膜19及び絶縁層22は、図4bに示すように、終端トレンチt2内を完全に埋め込んでもよいし、あるいは、図4aに示すように、絶縁層22の内側に空洞が残ってもかまわない。図1aでは、p形ピラー14aの底部及び終端トレンチt2の底部が、n形半導体層13内に位置し、n形半導体層12に達していない構造を示した。しかしながら、その構造に限ることなく、図5aに示すように、p形ピラー14a及び終端トレンチt2が、n形半導体層12に達していてもよい。また、図4a、図4b、さらには以下に説明する図5bの構造においても、p形ピラー14a及び終端トレンチt2がn形半導体層12に達していてもよい。次に、図5bは、他の実施形態の半導体装置を示す。この半導体装置における素子領域10には、プレーナMOSFETMetalOxideSemiconductorFieldEffectTransistorが形成されている。本実施形態においても、素子領域10における、n形半導体層もしくは基板12の主面上に、n形ピラー13aとp形ピラー14aとの周期的配列構造であるスーパージャンクション構造20が設けられている。p形ピラー14aの上には、p形ベース層14dが設けられている。p形ベース層14dの表面には、n形のソース領域41が選択的に設けられている。ソース領域41は、n形ピラー13aよりもn形不純物濃度が高い。n形ピラー13aからp形ベース層14dを経てソース領域41の一部に至る部分の上には、ゲート絶縁膜42が設けられ、その上にゲート電極43が設けられている。ソース領域41の表面上には第2の主電極21が設けられ、ソース領域41は第2の主電極21とオーミック接触し電気的に接続されている。ゲート電極43と第2の主電極21との間には、層間絶縁膜44が設けられている。終端領域30の構造は、図1a、図4aまたは図4bと同じである。本実施形態の半導体装置において、相対的に、第1の主電極11に高電位、第2の主電極21に低電位が印加された状態で、ゲート電極43に所望のゲート電位が印加されると、p形ベース層14dにおけるゲート絶縁膜42との界面付近に反転層nチャネルが形成される。例えば、グランド電位または負電位が印加される第2の主電極21の電位に対して正電位がゲート電極43に印加される。第1の主電極11には、ゲート電位よりも高い正電位が印加される。これにより、ソース領域41、nチャネル、n形ピラー13aおよびn形半導体層12を介して、第2の主電極21と第1の主電極11間に電流が流れ、オン状態になる。ゲートオフ時には、素子領域10のスーパージャンクション構造20におけるn形ピラー13aとp形ピラー14aとのpn接合から横方向に空乏層が伸び、高耐圧を保持できる。さらに、終端領域30におけるn形半導体層13及びn-形半導体領域15と、最外p形ベース層14eとの界面のpn接合からも空乏層が伸びる。これにより、終端領域30においても高耐圧が得られる。最外p形ベース層14eは、p形ベース層14dと同時に形成される。本実施形態においても、終端領域30における終端トレンチt2の側壁及び底部に、n形半導体層13よりもn形不純物濃度が低いn-形半導体領域15が設けられている。このため、空乏層がより深さ方向に伸びやすくなり、n-形半導体領域15と絶縁膜16との界面の電界が緩和され、よりいっそう耐圧を向上できる。また、終端トレンチ構造によって、空乏層が終端面40の破砕部に達する前に空乏層の伸びをストップさせることができる。この結果、終端面40の破砕部を通じた電流リークを回避することができる。また、終端トレンチt2の内壁を絶縁膜16で覆って保護することで、高い信頼性が得られる。また、本実施形態においても、スーパージャンクション構造と終端トレンチ構造とを有する半導体装置を製造するにあたって、素子領域10の第1のトレンチt1と、終端領域30の終端トレンチt2とを同時に形成する。このため、第1のトレンチt1と終端トレンチt2とを別々に形成する場合に比べて、工程数を削減できる。さらに、それらトレンチt1及びt2を形成した後、トレンチt1及びt2内にp形半導体膜を形成する。トレンチt1内のp形半導体膜はそのまま残されてp形ピラー14aとなる。終端トレンチt2内に形成されたp形半導体膜14cに対してはn形不純物を注入することでn形に反転させる。さらに、そのn形に反転された膜は、n形ピラー13a及び終端領域30のn形半導体層13よりもn形不純物濃度が低いn-形半導体領域15となる。このため、ゲートオフ時に終端領域30で空乏層が深さ方向に伸びやすくなり、高耐圧が得られる。図5bでは、プレーナMOSFETを例に挙げたが、トレンチゲートMOSFET、IGBTInsulatedGateBipolarTransistorであってもよい。IGBTの場合、n形半導体層ドレイン層12を、p形半導体層コレクタ層に置き換えればよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。