第1ピクセルクロックレートに対応する、ビデオレートと1つまたは複数の範囲の第1セットとの表示にアクセスするステップと、位相ロックループ回路で入力クロック信号を受信するステップと、前記表示に応答して、前記入力クロック信号および1つまたは複数の範囲の第2セットにより第2ピクセルクロックレートを有する出力クロックを作成するステップとを備えたクロック生成回路を構成する方法。ビデオを受信するステップと、前記範囲の第2セットによって定義されるように前記ビデオを変更するために前記ビデオのビデオデータを変更するステップとをさらに備えたことを特徴とする請求項1に記載の方法。前記ビデオデータを変更するステップは、ビデオの走査線あたりピクセル数を変更するステップを含むことを特徴とする請求項2に記載の方法。前記ビデオの走査線あたりピクセル数を変更するステップは、水平帰線消去領域の幅を変更するステップを含むことを特徴とする請求項3に記載の方法。前記1つまたは複数の範囲の第1セットは、前記ビデオ内の走査線の第1個数および走査線あたりピクセルの第1個数を含み、前記ビデオ内の第1個数の走査線は、アクティブ領域および帰線消去領域を含み、前記走査線あたりの第1個数のピクセルは、アクティブ領域および帰線消去領域を含み、前記ビデオデータを変更するステップは、前記ビデオ内の第1個数の走査線を変更するステップを含むことを特徴とする請求項2に記載の方法。前記走査線の第1個数を変更するステップは、垂直帰線消去領域の高さを変更するステップを含むことを特徴とする請求項5に記載の方法。位相ロックループ回路が前記第1ピクセルクロックレートの前記出力クロックを作成できないことを自動的に決定するステップと、前記範囲の第2セットを識別することを含む、ビデオの1つまたは複数の範囲に対して行われる変更を自動的に決定するステップと、前記範囲の第2セットに従うように前記ビデオを自動的に変更するステップとをさらに備えたことを特徴とする請求項1に記載の方法。ビデオの新しい範囲に関するオプションを提供するステップと、前記範囲の第2セットに対応する、前記オプションのうちの1つの選択を受信するステップと、前記範囲の第2セットに従うように前記ビデオを自動的に変更するステップとをさらに備えたことを特徴とする請求項1に記載の方法。ビデオの新しい範囲に関するオプションを提供するステップと、前記範囲の第2セットに対応する第1オプションの選択を受信するステップと、前記第1オプションに従ってイメージを表示するステップと、前記イメージが表示された後に受信され、前記第1オプションに従って前記入力ビデオを変更する要求を受信するステップと、前記範囲の第2セットに従うように前記ビデオを自動的に変更するステップとをさらに備えたことを特徴とする請求項1に記載の方法。前記表示へのアクセスの後に、前記位相ロックループ回路により、前記第1ピクセルクロックレートの前記出力クロックを作成できないことの決定に応答して実行され、前記位相ロックループ回路によって実行され、前記第1ピクセルクロックレートの前記出力クロックを作成できないことを自動的に決定するステップをさらに備えたことを特徴とする請求項1に記載の方法。前記位相ロックループ回路により、前記第1ピクセルクロックレートの前記出力クロックを作成できないことを自動的に決定するステップは、前記位相ロックループ回路の達成可能モードのルックアップテーブルにアクセスするステップを含むことを特徴とする請求項10に記載の方法。前記出力クロックを作成する位相ロックループ回路によって達成可能として前記第2ピクセルクロックおよび前記範囲の第2セットを識別するステップと、前記第2ピクセルクロックレートを達成するために前記位相ロックループ回路のパラメータを識別するステップと、前記パラメータに従って前記位相ロックループ回路をプログラミングするステップとをさらに備えたことを特徴とする請求項1に記載の方法。前記第1ピクセルクロックレートを計算するステップと、前記出力クロックを作るために位相ロックループ回路を用いて前記範囲の第1セットを使用して前記第1ピクセルクロックレートが達成可能でないことを決定するステップと、前記位相ロックループ回路の達成可能な構成のセットを決定するステップと、前記範囲の第2セットに対応する、前記達成可能な構成の1つを選択するステップとをさらに備えたことを特徴とする請求項1に記載の方法。前記達成可能な構成の1つの選択するステップは、前記ビデオからビデオデータを減らす構成よりも前記ビデオにビデオデータを追加する構成を優先することを特徴とする請求項13に記載の方法。前記達成可能な構成の1つの選択するステップは、前記ビデオの走査線あたりのピクセル数を変更する構成よりも前記ビデオの走査線数を変更する構成を優先することを特徴とする請求項13に記載の方法。前記第1ピクセルクロックレートを計算するステップと、前記第1ピクセルクロックレートに対応する前記事前に格納されたデータ内のデータを探すことを含む、許容される出力クロックレートを示す事前に格納されたデータにアクセスするステップと、前記第1ピクセルクロックレートが許容されないと決定するステップと、前記範囲の第2セットに対応する、前記許容される出力クロックレートからの前記第2ピクセルクロックレートを選択するステップとをさらに備えたことを特徴とする請求項1に記載の方法。前記1つまたは複数の範囲の第1セットは、走査線あたりピクセル数の値およびフレームあたり走査線数の値を含むことを特徴とする請求項1に記載の方法。前記ビデオレートは、リフレッシュレートであることを特徴とする請求項1に記載の方法。前記ビデオレートおよび1つまたは複数の範囲の第1セットの表示は、ユーザによって提供されることを特徴とする請求項1に記載の方法。前記ビデオレートおよび1つまたは複数の範囲の第1セットの表示は、モニタによって提供されることを特徴とする請求項1に記載の方法。前記ビデオレートおよび1つまたは複数の範囲の第1セットの表示は、ストレージデバイスから読み取られることを特徴とする請求項1に記載の方法。前記出力クロックは、ピクセルクロックであることを特徴とする請求項1に記載の方法。前記出力クロックは、2xピクセルクロックであることを特徴とする請求項1に記載の方法。前記出力クロックは、12xピクセルクロックであることを特徴とする請求項1に記載の方法。1つまたは複数のプログラマブル分周器のセットを含む位相ロックループ回路と、前記1つまたは複数のプログラマブル分周器の前記セットと通信して、第1ピクセルクロックレートに対応するビデオレートおよび1つまたは複数の範囲の第1セットの選択にアクセスされた選択に応答して、1つまたは複数の範囲の異なるセットにより第2ピクセルクロックレートのピクセルクロックを作成するために前記プログラマブル分周器をプログラミングする制御回路とを含むことを特徴とするクロック合成回路。前記制御回路が、CPU、ノースブリッジ、およびインターフェース回路を含むことを特徴とする請求項25に記載のクロック合成回路。入力ビデオを受信し、および前記ビデオレートおよび前記1つまたは複数の範囲の異なるセットに従って出力ビデオ信号を作成するビデオ処理回路をさらに含むことを特徴とする請求項25に記載のクロック合成回路。前記ビデオ処理回路は、前記出力ビデオ信号を作成するために、前記入力ビデオの走査線数を変更することを特徴とする請求項27に記載のクロック合成回路。前記ビデオ処理回路は、前記出力ビデオ信号を作成するために、前記入力ビデオの走査線あたりのピクセル数を変更することを特徴とする請求項27に記載のクロック合成回路。前記1つまたは複数の範囲の第1セットは、前記ビデオ内の走査線の第1個数および走査線あたりのピクセルの第1個数を含み、前記ビデオ内の前記第1個数の走査線は、アクティブ領域および帰線消去領域を含み、走査線あたりの前記第1個数のピクセルは、アクティブ領域および帰線消去領域を含み、前記ビデオ処理回路は、水平帰線消去領域の幅を変更することによって、走査線あたりピクセルの前記第1個数を変更することを特徴とする請求項25に記載のクロック合成回路。前記制御回路は、レジスタのセットを含み、前記レジスタは、前記分周器を制御する値を格納し、前記制御回路は、前記レジスタにデータをロードすることによって前記分周器をプログラミングすることを特徴とする請求項25に記載のクロック合成回路。前記制御回路は、前記位相ロックループ回路が前記第1ピクセルクロックレートを実施できないことを自動的に決定し、決定に応答して前記第2ピクセルクロックレートを選択することを特徴とする請求項25に記載のクロック合成回路。前記制御回路は、前記位相ロックループ回路が、前記第1ピクセルクロックレートを実施できないことを決定し、前記範囲の第1セットの1つまたは複数を変更することによって前記位相ロックループを使用して実施できるピクセルクロックレートのセットを決定し、および実施できるピクセルクロックレートの前記セットから、前記1つまたは複数の範囲の第2セットに対応する前記第2ピクセルクロックレートを選択することを特徴とする請求項25に記載のクロック合成回路。位相ロックループ回路を含むクロック生成回路を構成する方法であって、第1ピクセルクロックレートに対応する、ビデオレートおよび1つまたは複数の範囲の第1セットの表示にアクセスするステップと、前記位相ロックループ回路を使用して前記第1ピクセルクロックレートを実施してはならないと決定するステップと、前記範囲の第1セットの1つまたは複数を変更することによって前記位相ロックループ回路を使用して実施できるピクセルクロックレートのセットを決定するステップと、1つまたは複数の範囲の第2セットに対応する、実施できるピクセルクロックレートの前記セットからの第2ピクセルクロックレートを選択するステップと、前記範囲の第2セットにより、前記位相ロックループ回路を使用して前記第2ピクセルクロックレートの出力クロックを提供するステップとを備えたことを特徴とする方法。第1ビデオを受信するステップと、前記第1ビデオにより、前記範囲の第2セットによって定義される出力ビデオを提供するステップとをさらに備えたことを特徴とする請求項34に記載の方法。前記出力クロックを提供するステップは、フレームの追加または削除なしで実行されることを特徴とする請求項35に記載の方法。表示にアクセスする前記ステップ、前記第1ピクセルレートを実施してはならないと決定する前記ステップ、ピクセルクロックレートのセットを決定する前記ステップ、および出力クロックを提供する前記ステップは、自動的に実行されることを特徴とする請求項34に記載の方法。前記選択のステップは、ビデオの新しい範囲に関するオプションを提供するステップと、前記範囲の第2セットに対応する第1オプションの選択を受信するステップと、前記第1オプションに従ってイメージを表示するステップと、前記イメージが表示された後に受信され、前記第1オプションを進行する要求を受信するステップと、進行の前記要求に応答して、前記範囲の第2セットに従うように出力ビデオを自動的に構成するステップとを含むことを特徴とする請求項34に記載の方法。前記選択のステップは、前記第2ピクセルクロックレートが実施できるピクセルクロックレートの前記セットに関して前記第1ピクセルクロックレートからの変更を最小にするので、前記第2ピクセルクロックレートを自動的に選択するステップを含むことを特徴とする請求項34に記載の方法。前記位相ロックループ回路を使用して前記第1ピクセルクロックレートを実施してはならないと決定するステップは、前記第1ピクセルクロックレートをピクセルクロックレートの事前に格納されたセットと比較するステップを含むことを特徴とする請求項34に記載の方法。したがって、ビデオをオーディオによりよく同期化する必要がある。オーディオに対するビデオの同期化は、再作成されるビデオの1つまたは複数のパラメータを調整することによって解決される。そのような変数を調整することによって、十分に高品質の信号をもたらす分周器パラメータを用いて実施できる値へのPLLの出力周波数の変更が可能になる。通常のビデオは、水平の走査線に分割されている。走査線のそれぞれが、複数のデータのピクセルを有する。PLLの出力信号を、ピクセルクロックと呼ぶことができる。というのは、これが、ビデオ信号のピクセルを操作するためにさまざまなコンポーネントによってある形で使用されるからである。ピクセルクロックは、走査線あたりのピクセル数と、フレームまたはフィールドあるいは他の単位あたりの走査線数と、必要なリフレッシュレートフレームレートの積である。再生システムが、モニタまたは他の出力デバイスに接続される時に、そのシステムは、そのモニタの解像度のピクセルクロックたとえば、走査線当たりのピクセル数、フレーム当たりの走査線数などおよびリフレッシュレートを計算する。入力クロックが与えられて、PLLを用いてピクセルクロックを実装できるかどうかに関する決定を行うことができる。できない場合に、そのPLLによってよりよく実施できるピクセルクロックを得るために、ある機構を使用して、たとえば走査線当たりのピクセル数、フレーム当たりの走査線数などのビデオパラメータを変更する。たとえば、走査線当たりのピクセル数および/またはフレームあたりの走査線数を調整して、PLL分数の分母および/または分子の整数を小さくすることができる。一実施形態で、ビデオパラメータの変更によって、可視アクティブビデオ領域の高さおよび幅に影響せずに、水平帰線消去の幅または垂直帰線消去の高さが調整される。すなわち、アクティブビデオ領域内の走査線数が、変更されず、アクティブビデオ領域内の走査線当たりのピクセル数が、変更されない。一例で、ビデオの同期を維持するためにクロック生成回路を適当に構成する処理に、ビデオレートおよび1つまたは複数の範囲たとえば走査線当たりのピクセル数およびフレーム当たりの走査線数の第1セットの表示にアクセスすることが含まれる。ビデオレートおよび1つまたは複数の範囲の第1セットは、ビデオ処理回路によって使用される第1ピクセルクロックレートに対応する。PLLは、入力クロック信号を受信し、およびPLL分周器にプログラミングされたPLLパラメータに基づいて、入力クロックから出力クロックを作成する。出力クロックは、範囲の第1セットと異なる、変更された範囲に基づく第2ピクセルクロックレートと等しい周波数を有する。1つの例の実施形態で、これらの処理を、PLLおよび制御回路を使用して実行することができる。この制御回路に、本明細書で説明する1つまたは複数のコンポーネントを含めることができる。PLLに、1つまたは複数のプログラマブル分周器のセットが含まれる。制御回路は、分周器と通信する。制御回路は、ビデオレートおよび1つまたは複数の範囲の第1セットの選択にアクセスする。ビデオレートおよび1つまたは複数の範囲の第1セットは、第1ピクセルクロックレートに対応する。ビデオレートおよび範囲の第1セットのアクセスされた選択に応答して、制御回路は、分周器をプログラミングして、範囲の異なるセットに基づく第2ピクセルクロックレートのピクセルクロックを作成する。ビデオの同期化は、ビデオを定義するビデオパラメータの1つまたは複数を調整することによって実行される。たとえば、ビデオの範囲または他の変数を変更することによって、PLLの出力周波数を、実施できる値に調整することが可能になる。一実施形態で、ビデオパラメータを変更することによって、アクティブビデオ領域の走査線数およびアクティブビデオ領域の走査線当たりのピクセル数に影響せずに、水平帰線消去幅または垂直帰線消去高さが調整される。図3に、オーディオおよびビデオを出力するコンピューティングシステム400の一例を示す。図示のシステムは、ビデオを定義する範囲の1つまたは複数を変更することを含む、本明細書に記載の同期化の方法を使用することができる。そのようなコンピューティングデバイスの一例を、マルチメディア経験を提供し、ビデオゲームをプレイするゲームデバイスとすることができる。しかし、システム400は、セットトップボックス、オーディオ/ビデオプレイヤたとえば、DVDプレイヤ、パーソナルコンピュータなどとして使用することもできる。システム400に、中央処理装置CPU402、グラフィックスプロセッサノースブリッジとも呼ぶ404、およびサウスブリッジ406が含まれる。CPU402およびノースブリッジ404は、フロントサイドバスFSBを介して互いに通信する。ノースブリッジ404は、アドレス/制御信号線Addr/cntlおよびデータ信号線Dataを介してメモリ410と通信する。ノースブリッジは、グラフィックス処理機能を提供し、メモリ機能を提供し、CPU402とサウスブリッジ406の仲介として働くのに使用される。ノースブリッジ404は、バックサイドバスBSBを介してサウスブリッジ406と通信する。サウスブリッジ406は、さまざまな入出力機能、オーディオ処理、およびテスト機能を実行する。サウスブリッジ406は、入出力デバイス420たとえば、ネットワークインターフェース、ハードディスクドライブおよびDVDドライブ422、ならびにフラッシュメモリ424と通信する。システム400に、ビデオロジック412も含まれる。ノースブリッジ404は、デジタルビデオ出力バスDVOを介してビデオロジック412と通信する。ビデオロジック412に、CPU402、ノースブリッジ404、およびサウスブリッジ406にクロックを供給するクロック生成回路が含まれる。上で述べたように、サウスブリッジ406は、さまざまなオーディオ処理を提供する。サウスブリッジは、I2Sバスを介してデジタルアナログコンバータ426と通信する。I2Sは、標準的なデジタルオーディオのチップツーチップである単一方向のインターフェースである。その最も基本的な形態で、IS2は、サンプルクロックSCLK、マスタクロックMCLK、左右インジケータLRSEL、およびデータ信号線からなる。インターフェース430が、システム400をこのシステムの外部のコンポーネントに接続するために含まれる。サウスブリッジ406は、インターフェース430に直接に接続される。さらに、デジタルアナログコンバータ426およびビデオロジック412も、インターフェース430に接続される。図4は、ビデオロジック412のコンポーネントの一部の詳細を示すブロック図である。図4に、デジタルビデオエンコーダ500、制御インターフェース502、クロックシンセサイザ504、およびデジタルアナログコンバータ506が示されている。デジタルビデオエンコーダ500は、ビデオ処理を実行するのに使用される。たとえば、デジタルビデオエンコーダ500は、ノースブリッジ404からビデオストリームを受信し、およびそのビデオストリームを適当なフォーマットにパッケージ化する。ビデオは、DVD、ネットワークなどから、サウスブリッジ406を介して来るものとすることができる。デジタルビデオエンコーダ500からの出力ビデオは、アナログ信号を作成するためにデジタルアナログコンバータ506に送られ、このアナログ信号が、インターフェース430図3参照に供給される。クロックシンセサイザ504は、図3のシステムによって使用されるさまざまなクロックを生成するのに使用される。一実施形態で、クロックシンセサイザ504に、さまざまなクロック信号を生成するPLLのセットが含まれる。これらのPLLは、水晶から入力クロックを受信する。一例で、入力クロックは、27MHzの周波数を有する。他の入力クロック周波数も、使用することができる。クロックシンセサイザ504内のPLLの1つが、ピクセルクロック1xピクセルクロックとも称するを生成するのに使用される。もう1つのPLLが、2xピクセルクロックを生成するのに使用される。もう1つのPLLが、たとえば1~12xのピクセルクロックなど、ピクセルクロックの倍数であるビデオクロックを生成するのに使用される。2xピクセルクロックは、クロックシンセサイザ504からノースブリッジ404に供給される。この2xピクセルクロックは、ノースブリッジ404とデジタルビデオエンコーダ500の間のインターフェースをクロッキングするのに使用される。この2xピクセルクロックに応答して、ピクセルデータおよびさまざまなデジタルタイミング情報が、ノースブリッジ404からデジタルビデオエンコーダ500に供給される。ノースブリッジは、1xピクセルクロックもデジタルビデオエンコーダ500に供給する。このビデオクロックは、デジタルアナログ変換およびさまざまな他のビデオ処理技法のためにビデオ信号をオーバーサンプリングするのに使用される。一実施形態で、1xピクセルクロックは、明示的に生成されない。そうではなく、Nがオーバーサンプリング係数であるものとして、Nビデオクロックサイクルおきに発生する1サイクル幅パルスのストリームであるストローブ信号が、オーバーサンプリングされたビデオクロック1x~12xピクセルレートに基づいて生成される。図5に、クロックシンセサイザ504の内部で使用されるPLLの例を示す。このPLLは、1xピクセルクロック、2xピクセルクロック、またはビデオクロック1~12xピクセルクロックを生成するのに使用することができる。ピクセルクロックの生成さまざまなビデオパラメータの変更を含むに関する本明細書の議論は、1xピクセルクロック、2xピクセルクロック、またはビデオクロックを生成するPLLに同等に適用される。図5のPLLに、1つのコンポジットPLLを形成するために一緒にカスケード接続された2つのPLLが含まれる。本明細書に記載のテクノロジは、単一のPLLまたは一緒に接続された複数のPLLのコンポジットPLLと共に働くことができる。図5のPLLに、第1位相検出器540および第2位相検出器542が含まれる。このPLLに、第1VCO546および第2VCO548も含まれる。VCO546の出力は、分周器550および分周器552に送られる。分周器550は、VCO546の出力の周波数を、分周器パラメータM1によって分周する。分周器552は、VCO546の出力の周波数を、分周器パラメータP1によって分周する。分周器552の出力は、位相検出器540にフィードバックされる。分周器550の出力は、位相検出器542に供給される。位相検出器542の出力は、VCO548に送られる。VCO548の出力は、分周器560および分周器562に供給される。分周器562は、VCO548の出力を分周器パラメータP2によって分周する。分周器562の出力は、位相検出器542に供給される。分周器560は、VCO548の出力を分周器パラメータM2によって分周する。分周器560の出力は、図5のPLLの出力である。これらの分周器は、上で説明したように周波数分割器である。図5のPLLを記述した出力関数は、次のように与えられる。上の式で、分周器パラメータのそれぞれが、1と共に示されていることに留意されたい。一実施形態で、分周器回路は、カウンタを使用して実施される。カウンタは0から始まるので、パラメータまでカウントは、追加カウントを要する。たとえば、4までのカウントは、5つのステップ0、1、2、3、4を要する。したがって、PLL比を表す時に、1がパラメータに追加される。この式の右辺の2つの分数が組み合わされて、PLL比の1つの分数が形成される。一実施形態で、分周器550、552、560、および562のそれぞれが、プログラマブルであり、分周器パラメータを変更することができる。一実施形態で、制御インターフェース502に、レジスタのセットが含まれる。分周器パラメータごとに1つのレジスタがある。クロックシンセサイザ504は、これらのレジスタを読み取って、適当なカウンタを設定することができる。ノースブリッジ404は、SMBusを使用して、制御インターフェース502内のレジスタに書き込むことができる。SMBusは、IntelCorporation社によって定義されたシステム管理バスである。SMBusは、通常、システム管理通信のために、パーソナルコンピュータおよびサーバで使用される。SMBusは、さまざまシステムコンポーネントが互いにおよびシステムの残りと通信できる2線インターフェースであり、I2Cの主な動作に基づく。I2Cが、1つのクロックおよび1つのデータ信号線からなる両方向制御インターフェースであることに留意されたい。SMBusは、通常、システム管理関連タスクおよび電力管理関連タスクのための制御バスを提供する。システムは、個々の制御信号線を使用するのではなく、SMBusを使用して、デバイスとの間でメッセージを受け渡しすることができる。個々の制御信号線を除去することによって、ピンカウントが減る。したがって、ホストオフチップたとえば、ノースブリッジは、SMBusを使用して、制御インターフェース502に格納されたレジスタにアクセスすることができる。他の実施形態で、CPU402は、SMBusを介して直接に、またはノースブリッジ404を介して間接に、制御インターフェース502のレジスタにアクセスすることができる。したがって、CPU402またはノースブリッジ404で動作するソフトウェアは、制御インターフェース502のレジスタに書き込むことによって、さまざまなPLLをプログラミングすることができる。通常のビデオは、水平の走査線に分割されている。走査線のそれぞれが、複数のデータのピクセルを有する。PLLの出力信号Outを、ピクセルクロックたとえば、1xピクセルクロック、2xピクセルクロック、ビデオクロック、または他のクロックと呼ぶことができる。というのは、これが、ビデオ信号のピクセルを操作するためにさまざまなコンポーネントによってある形で使用されるからである。ピクセルクロックは、通常、走査線あたりのピクセル数と、フレームまたはフィールドあるいは他の単位あたりの走査線数と、必要なリフレッシュレートフレームレートの積と定義される。図5に示されているように実施された適度なコストのPLLは、分周器パラメータのすべての組合せを実施できるわけではない。したがって、所与の入力周波数に関して、すべてのピクセルクロックレートを生成できるわけではない。図5のシステムが、モニタまたは他の出力デバイスに接続される時、または出力ビデオ仕様を他の形で変更または確立する時に、そのシステムは、特定の所望の解像度のピクセルクロックたとえば、走査線当たりのピクセル数、フレーム当たりの走査線数などおよびリフレッシュレートを計算する。その後、27MHzの入力クロックを与えられて、そのピクセルクロックを図5のPLLで実施できるかどうかに関する決定を行うことができる。できない場合に、図5のPLLによってよりよく実施できるピクセルクロックを得るために、ある機構を使用して、たとえば走査線当たりのピクセル数またはフレーム当たりの走査線数などのビデオパラメータを変更する。たとえば、走査線あたり640個のアクティブすなわち可視ピクセル、フレーム当たり480個のアクティブ走査線、60/1.001Hz59.94HzのフレームレートをサポートするVGAモードに関して、VESA標準規格本体は、走査線あたり800ピクセルアクティブ領域と水平帰線消去を含むおよびフレームあたり525走査線アクティブ領域と垂直帰線消去を含むのビデオ範囲を提唱している。水平帰線消去に、モニタがある走査線の終りから次の走査線の始めまでトレースするのに要する時間が含まれる。あるピクセルが、水平帰線消去の一部である。垂直帰線消去は、モニタが一番下の走査線の最後のピクセルから一番上の走査線の最初のピクセルまでトレースするのに必要な時間である。追加の走査線が、垂直帰線消去用である。上の範囲800×525およびフレームレート59.94Hzは、800ピクセル/走査線525走査線/フレーム60/1.001フレーム/秒=25.174825174825174825174825174825...MHzのピクセルクロックレートをもたらす。そのピクセルクロックを生成する図5のPLLが、27MHz入力クロックを使用している場合に、必要なPLL比は、400/429である。残念ながら、この比は、普通のPLLによって簡単に達成することができない。しかし、水平タイミングをわずかに変更し、走査線あたり合計806ピクセル水平帰線消去を含むが、800の代わりに使用されるようにすると、所望のピクセルクロックレートが、80652560/1.001=25.363636...MHzになり、これは、27MHz入力クロックに関する31/33のPLL比になる。このPLL比は、はるかに簡単に達成される。同様に、水平タイミングを調整する代わりに、垂直タイミングを調整することもできる。水平タイミングまたは垂直タイミングの調整と、その結果のピクセルクロックの調整を用いると、デジタルビデオエンコーダが、既存のPLLおよび入力クロックソースを用いて適当なリフレッシュレートを達成することができる。したがって、ビデオが、オーディオに十分に同期化され、フレームの追加または削除が必要でなくなる。図6は、上で述べたビデオパラメータの1つまたは複数を調整することによってビデオを同期化する処理の一実施形態を説明するフローチャートである。ステップ600で、図3のシステムのビデオ出力要件を、確立し、変更し、または他の形で受信する。たとえば、システムを、モニタに接続することができる。一部のモニタは、所望のリフレッシュレートおよび解像度を示すことができる。その代わりに、ユーザが、異なる出力解像度または異なる出力デバイスを選択することができる。その情報を、システム内のストレージデバイスから読み取ることもできる。ビデオの出力要件にアクセスする、さまざまな他の手段がある。通常、出力要件に、リフレッシュレートおよび解像度が含まれる。解像度に、走査線あたりのピクセル数およびフレームあたりの走査線数を含めることができる。この議論全体を通じて、用語フレームが、イメージの単位を識別するのに使用されることに留意されたい。しかし、本発明は、イメージのフレーム、フィールド、または他の単位に制限されない。ステップ602で、ピクセルクロックレートを計算する。上で述べたように、ピクセルクロックレートは、走査線あたりのピクセル数とフレームあたりの走査線数とフレームレートをかけることによって計算することができる。いくつかの実施形態で、ステップ602をオプションにすることができる。というのは、さまざまなピクセルクロックレートを前もって事前計算し、データ構造に格納することができるからである。ステップ604で、システムは、27MHzの入力クロックを与えられて、ステップ602で計算された理想的なピクセルクロックレートのPLLパラメータを決定する。他の実施形態で、他の入力クロックレートを使用できることに留意されたい。出力クロックを入力クロックで割ることによって、PLL比を決定することができる。PLLパラメータのさまざまな組合せたとえば、M1、M2、P1、P2を使用して、所望のPLL比を得ることができる。ステップ606で、特定のPLLパラメータ、PLL比、またはピクセルクロックレートが達成可能であるかどうかを決定する。一実施形態で、PLL設計に、PLLのパラメータおよび/または動作に対するさまざまな制約が含まれる。たとえば、ある実施形態が、パラメータのすべてが20未満であることを必要とする場合がある。もう1つの実施形態で、ステップ606に、ピクセルクロックレートがパラメータのセットのいずれかを用いて達成可能であるかどうかを決定することを含めることができる。その実施形態では、ステップ604をスキップすることが可能である。もう1つの実施形態で、ステップ606のテストに、信号の品質、ビデオクロックジッタ、電力消費、EMI、雑音クロス結合などのさまざまな要因に鑑みて解が許容可能であるかどうかの決定が含まれる。ステップ606を実行するさまざまな形がある。たとえば、関数をソフトウェアで記述して、特定のピクセルクロックレート、PLL比、および/またはパラメータのセットをテストし、達成可能/達成不能の2進値を返すことができる。その代わりに、ソフトウェアまたは他の手段を使用して、すべての達成可能なピクセルクロックおよび/またはPLLパラメータのすべての達成可能なセットを生成することができる。これらの達成可能な解を、ルックアップテーブルまたは他のデータ構造に格納することができる。その場合に、ステップ606のテストに、特定のピクセルクロック、PLL比、および/またはパラメータがデータ構造に格納されているかどうかをルックアップすることが含まれる。図5のPLLについてどれが達成可能でありどれがそうでないかを決定するのに使用できる制約のセットの一例に、次の制約が含まれる。1.M1、M2、およびP1を、0または32にすることはできない;2.P2が、64、65、または66の値を有することはできない;3.InM11およびInM11M21/P11は、520MHzを超え、1040MHz未満でなければならない;4.複数のルールが前の制約を満足する場合に、InM11/P11InM11M21/P11を、できる限り62500に近くしなければならない;5.前のすべてのルールに合格し、ルール3が同一の値を生成する場合に、InM11InM11M21/P11を最小にしなければならない。パラメータの特定のセットが図5のPLLで達成可能であるかどうかを決定する制約のもう1つのセットに、次が含まれる。1.VCO546VCO1およびVCO548VCO2が、520~1040Hzの範囲の周波数を有する;2.M1が、1と64の間であるが33でない;3.P1が、2と32の間である;4.M2が、2と32の間である;5.P2が、2と128の間であるが;P2が、65、66、および67でない;6.PD542PD2への入力が、50~100Hzの間である;7.PD2VCO2が、26000~104000Hzの範囲にある範囲は狭いほどよい。本明細書の末尾に、Cプログラミング言語で記述されたコンピュータコードのセットがある。このコンピュータコードでは、上にリストした7つのルールを使用して、27MHzの入力に関する図5のPLLのすべての達成可能な出力周波数のリストを提供する。許容可能な周波数ごとに、結果の許容可能なピクセルクロック周波数を提供できるパラメータM1、M2、P1、およびP2の複数の組合せがある可能性がある。一実施形態で、パラメータの最良の組合せの選択に、ルールがデバイス挙動をどのように満足し、かつ/または最適化するかを最適化することが含まれる。たとえば、ルール7は、範囲の中央に最も近いP2VCO2を有するデータサンプルを選択することによって最適化することができる。下のコードの出力を後処理ステップとしてソートして、簡単な参照を可能にすることができる。その後、使用されないパラメータ設定複数のパラメータ設定を使用して同一のピクセルクロックレートを達成できる場合には、パラメータの選択されたセットだけが残されるが、破棄される。ソートおよび破棄の結果を、CPU402によってアクセスできるテーブルに格納することができる。下のCコードを使用する実施形態では、ステップ606での特定のピクセルレートが達成可能であるかどうかの決定に、そのピクセルレートがCコードの出力にリストされているかどうかを識別することが含まれる。出力たとえば、テーブルには、達成可能な場合にピクセルレートが含まれ、達成不能な場合にピクセルレートが含まれない。ピクセルレートが達成可能である場合に、テーブルに、そのピクセルレートの選択されたPLLパラメータ値M1、M2、P1、P2も含まれる。ピクセルレートが達成可能である場合に、PLLパラメータの適当なデータを格納し、その後に制御インターフェース502のレジスタに格納することによって、ステップ614でPLLパラメータを適当なPLLにプログラミングする。ピクセルレート、パラメータ、および/またはPLL比が達成可能でない場合に、ステップ608で、ビデオパラメータの1つまたは複数たとえば、走査線あたりのピクセル数、イメージあたりの走査線数を変更して、達成可能な解のセットを得ることができる。ステップ610で、達成可能な解のセットをフィルタリングする。たとえば、達成可能なPLLのいずれかのPLL比の分子または分母が、理想的な分母および分子ステップ602で決定されたピクセルレートに関連するPLL比の分子および分母より大きい場合に、その解を破棄する。ステップ610が、オプションであることに留意されたい。ステップ612で、残りの達成可能な解の1つを、さまざまな適当な方法のいずれかに従って選択する。選択されるPLL解に、特定のPLL比が含まれる。いくつかの実施形態で、選択される解に、その比を得るための最適パラメータ値も含まれる。他の実施形態で、ソフトウェアプロセスが、その比を達成するためのパラメータのセットを計算する。ステップ614で、上で述べたようにPLLをプログラミングする。一実施形態で、ステップ600~614が、CPU402をソフトウェアでプログラミングすることによって実行される。ステップ616で、PLLが、適当なパラメータを用いてプログラミングされた分周器を使用して、入力クロックからピクセルクロックを生成する。ステップ618で、デジタルビデオエンコーダ500およびデジタルアナログコンバータ506が、上で説明した方法によって作成されたさまざまなピクセルクロックと共に使用されて、新しい範囲に従ってビデオを処理し、作成し、または他の形で供給する。ステップ612に、範囲の1つまたは複数走査線あたりのピクセル数またはフレームあたりの走査線数を変更することが含まれることを想起されたい。したがって、ステップ618で、ビデオが図3のデバイスの出力で供給される場合に、ビデオは、ステップ612で選択された解に関連付けられた新しい範囲で供給される。このビデオは、ノースブリッジを介してDVD、ネットワーク、または他のソースからデジタルビデオエンコーダで受信され、その後、ビデオエンコーダによって処理されまたは変更されて、範囲が変更される。たとえば、デジタルビデオエンコーダは、各走査線に追加ピクセルを追加しなければならない場合がある。したがって、イメージを、データがおさまるように少し小さくスクイーズすることができる。他の状況で、ピクセルが除去される場合があり、走査線が追加される場合があり、かつ/または走査線が除去される場合がある。一実施形態で、ピクセルおよび走査線が、帰線消去期間たとえば水平および/または垂直に追加され、またはこれから除去される。たとえば、水平帰線消去の幅が、変更され、かつ/または垂直帰線消去の高さが、変更される。ピクセルが各走査線から除去される場合に、可視イメージを拡大することができる。同様に、追加の走査線が各フレームに追加される場合に、ビデオをより小さくスクイーズすることができる。ビデオの走査線が各フレームから除去される場合に、イメージを拡大することができ、データ失われる可能性がありたとえば、失われた走査線から、あるいは帰線消去期間が短縮される。他の実施形態で、ピクセルおよび走査線が、アクティブ領域に追加され、またはこれから除去される。一実施形態で、図6のステップのすべてが、自動的にたとえば、人間の介入なしで実行される。他の実施形態で、プロセスのある部分が、1つまたは複数の手動ステップによって実行される。図7は、達成可能なPLL解のセットを得るためにビデオパラメータを変更する処理図6のステップ608参照の詳細を説明するフローチャートである。ステップ650で、走査線あたりのピクセル数およびフレームあたりの走査線数に、分散varianceの範囲の最小値を設定する。すなわち、図7の処理は、走査線あたりのピクセル数およびフレームあたりの走査線数を、事前に定義された範囲分散の範囲内で変更する。いくつかの実施形態で、事前に定義された範囲に、標準範囲の±5~10を含めることができる。他の実施形態で、絶対値を使用することができるたとえば、±10~20ピクセル、±10~20走査線。±10走査線および±10ピクセルの例で、ステップ650に、ピクセル数に標準範囲より10ピクセル少ない値たとえば、790、および標準範囲より10走査線少ない値たとえば、515を設定することが含まれる。これらの値は、分散の範囲の最小値である。ステップ652で、これらの新しい範囲が、PLLの達成可能な解を提供するかどうかを決定する。すなわち、ピクセルクロックレートを、新しい範囲を用いて再計算し、上で述べたように、PLLがそのピクセルクロックレートを達成できるかどうかを決定する。達成できる場合に、ステップ654で、その特定の解を格納する。解を格納した後に、ステップ656で、ピクセル数を1つインクリメントする。ステップ652で、その特定の解が達成可能でないと決定された場合に、この処理が、ステップ656に直接に移動することに留意されたい。ピクセル数をインクリメントした後に、ステップ658で、この新しい解が達成可能であるかどうかを決定する。この新しい解が達成可能である場合に、ステップ660でその解を格納し、システムは、検討されているピクセル数が分散の範囲のピクセルの最大値であるかどうかを決定するステップ662。ステップ658で、その特定の解が達成可能でないと決定された場合に、この処理が、ステップ662に直接に移動することに留意されたい。検討されているピクセル数が、分散の範囲のピクセルの最大値でない場合に、この処理は、ステップ656にループバックし、ピクセル数をインクリメントする。ピクセル数が、範囲の最大値たとえば、810である場合に、この処理は、ステップ664で、走査線の最大値を検討しているかどうかを決定する。たとえば、走査線の標準的な個数が525であり、最後に検討された解に535走査線が含まれる場合に、図7の処理が完了する。そうでない場合に、この処理は、ステップ668で継続され、走査線数をインクリメントする。ステップ670で、ピクセル数に、分散の範囲の最小値たとえば、790をセットし、この処理は、ステップ652にループバックする。図7の処理を使用して、システムは、分散の範囲内の走査線あたりのピクセル数およびフレームあたりの走査線数のすべての可能性について反復して、PLLによって達成できるすべての可能なピクセルクロックレートを決定する。図8は、PLL解の1つを選択する処理図6のステップ612の一例を説明するフローチャートである。図8の処理が、モニタまたは他の出力デバイスに接続された図3のシステムを用いて手動で実行されることに留意されたい。ステップ700で、メニューをモニタに表示する。このメニューに、さまざまな達成可能なPLL解のそれぞれのシンボルのセットが含まれる。このメニューに、クロックレートによって、範囲水平および垂直によって、または他のしるしを使用することによって、解をリストすることができる。ステップ702で、ユーザが、ポインティングデバイスまたは他の手段を使用することによって解の1つを選択することができる。ステップ704で、選択された解を試用するdemonstrateか、使用のためにその解を実際に選択するオプションをユーザに提供する。ステップ706で、ユーザが、試用または使用に関する選択のいずれかを選択する。ユーザが、使用のための選択を選択した場合に、そのPLL解が、図6のステップ614での使用のために格納される。ユーザが、解の試用を選択した場合に、ステップ710で、その特定の解のパラメータを用いてPLLをプログラミングし、ステップ712で、サンプルイメージを表示する。サンプルイメージは、選択された解の範囲で表示され、ビデオ処理回路は、その解のパラメータを用いてプログラミングされたPLLからのピクセルクロックを使用する。したがって、ユーザは、特定の解の水平範囲および垂直範囲がビデオにどのように影響するかを見る。表示されるイメージは、テストイメージまたは実際のビデオの一部とすることができる。ステップ712の後に、処理は、ステップ700で継続される。その代わりに、この処理が、図8の他のステップにループバックすることができる。一実施形態で、ステップ712は、事前にセットされた時間期間の間、またはユーザが1つまたは複数の入力デバイスによるアクションを実行するたとえば、マウスのクリック、キーに触れるなどまで、実行される。図9は、解の選択図6のステップ612の1つの実施形態を説明するフローチャートである。ステップ802で、ステップ610のフィルタに合格した、ステップ608で識別された解のすべてを、フレームあたりの走査線数によってソートする。フレームあたりの走査線数のそれぞれに複数の解が存在する可能性があることに留意されたい。したがって、ステップ804で、同一のフレームあたりの走査線数を有する解の各セット内で、解を、ピクセル数によってソートする。ステップ806で、フレームあたりの走査線数の変動が最も少ない解のセットを選択する。2つのセット走査線の正および負の変動を有するがある場合には、走査線を追加する解のセットを選択することによって引き分けを解決する。ステップ808で、選択されたセット内で、ピクセル数の最小の変動を有するセットを選択する。そのセットの2つの解がピクセルの同一の分散を有する場合に、ピクセルを追加する解ピクセルを減らす解ではなくを選択する。たとえば、ステップ802の後に、次のようにソートされる解のリストを検討されたい。ステップ804の後に、このリストは、次のようにソートされる。ステップ806の後に、解の次のセットが選択される。ステップ808の後に、解の次のセットが選択される。図9の処理の変形形態に、走査線およびピクセルを減らすことよりも増やすことを優先する重みを使用することが含まれる。たとえば、1ピクセルを減らすことに、3ピクセルを増やすことと同一の重みを与えることができ、したがって、2ピクセルを増やすことが、1ピクセルを減らすことより優先して選択される。同様に、1走査線を減らすことに、複数の走査線を増やすことと同一の重みを与えることができる。図10に、解の選択図6のステップ612の1つの別な実施形態を示す。ステップ840で、システムは、残っているすべての解像度のPLL比のすべてにアクセスすることができる。ステップ840で、システムは、図6のステップ602で計算された理想的なピクセルクロックの理想的な解のPLL比と比較した各解の分子および分母の偏差の合計を決定する。ステップ842で、最も小さい合計を有する解を選択する。他の変形形態で、分子、分母、正の変動variation、負の変動、または他の要因のいずれかに、より大きいまたはより小さい重みを与える重み付き合計を計算することができる。もう1つのオプションに、合計ではなく自乗平均を、重み付き自乗平均も同様に、使用することが含まれる。いくつかの実施形態で、図9および10の処理を、CPU402、ノースブリッジ404、および/または1つもしくは複数の他のデバイスのソフトウェアプログラミングによって完全に自動的な形で実行できることに留意されたい。自動化は、人間の介入が必要でないことを意味する。本発明の前述の詳細な説明は、例示および説明のために提示されたものである。これは、網羅的であること、または本発明を、開示された正確な形態に制限することを意図したものではない。上の教示に鑑みて、多数の修正形態および変形形態が可能である。説明した実施形態は、本発明の原理およびその実用的応用例を最もよく説明し、これによって、当業者が、企図される特定の使用に適するさまざまな修正を加えてさまざまな実施形態で本発明を利用できるようにするために選択されたものである。本発明の範囲は、請求項によって定義されることが意図されている。コンピュータコードPLLによって生成することができるクロックincludeincludeincludedefineXTALFREQ27definePD2VCO2MIDRANGE20unsignedlonggcdunsignedlonginumdentmpi1numadenbiftmpnumnumdendentmpwhileinumdenifnumdendeniilreturndenVCO1最小値520最大値1040VCO2最小値520最大値1040P2最小値50最大値100VCO1VCO2powerPD2VCO2最小値26000最大値104000範囲は狭いほどよいintmainintm1p1m2p2intvcomaxpdmaxdoublevco1vco2pd2iffprintfexitvcomaxatoipdmaxatoiPLLが処理できるすべての組合せを生成する第1フィードバック分周器for27MHz入力を使用して第1VCOを範囲内に保つifvcomaxcontinueifcontinueこの値は使用不能ifcontinueこの値は使用不能ifcontinueこの値は使用不能第1出力分周器for第2位相検出器BWを範囲内に保つ範囲ifcontinue第2フィードバック分周器for第2VCOを範囲内に保つ範囲ifcontinue最終出力分周器forifcontinue使用不能ifcontinue使用不能ifcontinue使用不能出力を24~270MHzに保つifcontinuevco1XTALFREQm1pd2vco1p1vco2pd2m2fprintf\n000000049500000005は丸めの影響を逆転するため切り捨てが必要fabsPD2VCO2MIDRANGEvco1vco2gcdgcdp21m21p11m11vco1pd2vco2pd2vco216116return0