"逐次比較における比較動作を行う比較部と、前記逐次比較により更新される逐次比較用データを記憶する逐次比較レジスターを有する制御回路と、を含み、前記制御回路は、A/D変換回路の入力信号と出力データの間の非線形性を補正するための補正用データを、前記逐次比較用データの中の1または複数のビットに基づいて前記比較部に出力し、前記比較部は、前記補正用データに基づいて、前記非線形性を補正することを特徴とするA/D変換回路。請求項1において、前記比較部は、前記逐次比較用データのD/A変換を行い、前記逐次比較用データに対応するメインD/A出力信号を出力するメインD/A変換回路と、前記逐次比較用データと前記メインD/A出力信号の間の非線形性を、前記制御回路からの前記補正用データに基づいて補正するサブD/A変換回路と、を有することを特徴とするA/D変換回路。請求項2において、前記比較部は、入力端子が第1のノードに接続される比較回路を有し、前記メインD/A変換回路は、前記第1のノードと第2のノードの間に設けられる第1のキャパシターと、前記第1のノードに接続され、前記逐次比較用データの中の上位ビットに基づくD/A変換を行う第1のD/A変換回路と、前記第2のノードに接続され、前記逐次比較用データの中の下位ビットに基づくD/A変換を行う第2のD/A変換回路と、を有し、前記サブD/A変換回路は、前記第1のノードと第3ノードの間に設けられる第2のキャパシターと、前記第3ノードに接続され、前記下位ビットの中の1または複数のビットに基づく前記補正用データのD/A変換を行うトリミングD/A変換回路と、を有することを特徴とするA/D変換回路。請求項3において、前記サブD/A変換回路は、前記第3ノードに接続されるコードシフトD/A変換回路を有し、前記コードシフトD/A変換回路は、時間的に変化するコードデータをD/A変換して、前記コードデータに対応するコード信号を出力し、前記比較回路は、前記メインD/A出力信号と前記補正用信号と前記コード信号の加算信号と、前記入力信号のサンプリング信号とを比較する処理を行い、前記制御回路は、逐次比較結果データと前記コードデータに基づいて求められるデータを、前記出力データとして出力することを特徴とするA/D変換回路。請求項1において、前記制御回路は、トリミング設定値と、前記逐次比較用データの中の1または複数のビットとの乗算値に基づく前記補正用データを出力することを特徴とするA/D変換回路。請求項5において、前記制御回路は、前記非線形性を最小にするトリミング値を、前記トリミング設定値として記憶するトリミング設定値レジスターを有し、前記記憶されたトリミング設定値に基づいて前記補正用データを出力することを特徴とするA/D変換回路。請求項5において、前記出力データに基づいて、前記トリミング設定値を設定する設定回路を含み、前記制御回路は、値の異なる第1~第nのトリミング値nは自然数に基づく第1~第nの補正用データを比較部に対して順次出力し、前記設定回路は、前記第1~第nのトリミング値のうちの前記非線形性を最小にするトリミング値を、前記トリミング設定値として設定することを特徴とするA/D変換回路。請求項7において、前記設定回路は、前記第1~第nのトリミング値のうちの第iのトリミング値iはn以下の自然数に対応する前記出力データの絶対値を複数回積算して第iの積算値を求め、第1~第nの積算値のうちの最小の積算値に対応するトリミング値を前記トリミング設定値に設定することを特徴とするA/D変換回路。請求項7において、前記設定回路は、前記第1~第nのトリミング値のうちの第iのトリミング値に対応する第j1の出力データと第jの出力データの差分値を第jの差分値として求め、第1~第kの差分値kは自然数。jはk以下の自然数の絶対値を積算して第iの積算値を求め、第1~第nの積算値のうちの最小の積算値に対応するトリミング値を前記トリミング設定値に設定することを特徴とするA/D変換回路。請求項1乃至9のいずれかに記載のA/D変換回路を含むことを特徴とする集積回路装置。請求項1乃至9のいずれかに記載のA/D変換回路を含むことを特徴とする電子機器。このようなA/D変換回路では、その変換精度の大部分はD/A変換回路の精度に依存する。そして、D/A変換回路の精度を高めようとすると、電荷再分配型の場合にはキャパシターの面積が要因となりラダー抵抗型の場合には抵抗の面積が要因となって、回路が大規模化してしまう。一方、回路の大規模化を抑制するために、D/A変換回路の回路に工夫を加えると、今度は、微分非直線性であるDNLDifferentialNonLinearityや積分非直線性であるINLIntegralNonLinearityの誤差が原因で、いわゆるミッシングコードが発生するなどの問題が生じる。本発明の幾つかの態様によれば、A/D変換特性を改善できるA/D変換回路、集積回路装置及び電子機器等を提供できる。本発明の一態様は、逐次比較における比較動作を行う比較部と、前記逐次比較により更新される逐次比較用データを記憶する逐次比較レジスターを有する制御回路と、を含み、前記制御回路は、A/D変換回路の入力信号と出力データの間の非線形性を補正するための補正用データを、前記逐次比較用データの中の1または複数のビットに基づいて前記比較部に出力し、前記比較部は、前記補正用データに基づいて、前記非線形性を補正するA/D変換回路に関係する。本発明の一態様によれば、逐次比較用データの中の1または複数のビットに基づいて補正用データが出力され、その補正用データに基づいてA/D変換回路の非線形性が補正される。これにより、A/D変換特性を改善することが可能になる。例えば、逐次比較用データの中の特定のビットに対応する非線形性誤差が生じる場合に、逐次比較用データの中の1または複数のビットに基づく補正を行うことで、その非線形正誤差の補正が可能になる。また本発明の一態様では、前記比較部は、前記逐次比較用データのD/A変換を行い、前記逐次比較用データに対応するメインD/A出力信号を出力するメインD/A変換回路と、前記逐次比較用データと前記メインD/A出力信号の間の非線形性を、前記制御回路からの前記補正用データに基づいて補正するサブD/A変換回路と、を有してもよい。このようにすれば、メインD/A変換回路の非線形性を補正用データに基づいて補正することが可能になる。これにより、A/D変換回路の特性を向上できる。また本発明の一態様では、前記比較部は、入力端子が第1のノードに接続される比較回路を有し、前記メインD/A変換回路は、前記第1のノードと第2のノードの間に設けられる第1のキャパシターと、前記第1のノードに接続され、前記逐次比較用データの中の上位ビットに基づくD/A変換を行う第1のD/A変換回路と、前記第2のノードに接続され、前記逐次比較用データの中の下位ビットに基づくD/A変換を行う第2のD/A変換回路と、を有し、前記サブD/A変換回路は、前記第1のノードと第3ノードの間に設けられる第2のキャパシターと、前記第3ノードに接続され、前記下位ビットの中の1または複数のビットに基づく前記補正用データのD/A変換を行うトリミングD/A変換回路と、を有してもよい。このようにすれば、逐次比較用データの中の下位ビットに基づくD/A変換を第2のD/A変換回路により行い、その下位ビットの中の1または複数のビットに基づく補正用データのD/A変換をトリミングD/A変換回路により行うことができる。これにより、逐次比較用データの上位ビットと下位ビットの間の桁上がりまたは桁下がりにおいて生じる非線形誤差を補正することが可能になる。また本発明の一態様では、前記サブD/A変換回路は、前記第3ノードに接続されるコードシフトD/A変換回路を有し、前記コードシフトD/A変換回路は、時間的に変化するコードデータをD/A変換して、前記コードデータに対応するコード信号を出力し、前記比較回路は、前記メインD/A出力信号と前記補正用信号と前記コード信号の加算信号と、前記入力信号のサンプリング信号とを比較する処理を行い、前記制御回路は、逐次比較結果データと前記コードデータに基づいて求められるデータを、出力データとして出力してもよい。このようにすれば、時間的に変化するコードデータにより逐次比較結果データを時間的に変化させることができる。これにより、後述するように出力コードの積算値に基づいてトリミング設定値を設定することが可能になる。また、コードデータを時間的に変化させることでINLやDNL等のA/D変換特性を向上することが可能になる。また本発明の一態様では、前記制御回路は、トリミング設定値と、前記逐次比較データの中の1または複数のビットとの乗算値に基づく前記補正用データを出力してもよい。このようにすれば、逐次比較データの中の1または複数のビットに基づく補正用データを出力できる。また、トリミング設定値を調整することで、D/A変換回路の非線形誤差に応じた補正用データを出力することが可能になる。また本発明の一態様では、前記制御回路は、前記非線形性を最小にするトリミング値を、前記トリミング設定値として記憶するトリミング設定値レジスターを有し、前記記憶されたトリミング設定値に基づいて前記補正用データを出力してもよい。このようにすれば、補正用データに基づく補正により、A/D変換回路の非線形性を最小にすることができる。また本発明の一態様では、前記出力データに基づいて、前記トリミング設定値を設定する設定回路を含み、前記制御回路は、値の異なる第1~第nのトリミング値nは自然数に基づく第1~第nの補正用データを比較部に対して順次出力し、前記設定回路は、前記第1~第nのトリミング値のうちの前記非線形性を最小にするトリミング値を、前記トリミング設定値として設定してもよい。このようにすれば、第1~第nのトリミング値のうちのA/D変換回路の非線形性を最小にするトリミング値を、トリミング設定値として設定できる。また本発明の一態様では、前記設定回路は、前記第1~第nのトリミング値のうちの第iのトリミング値iはn以下の自然数に対応する前記出力データの絶対値を複数回積算して第iの積算値を求め、第1~第nの積算値のうちの最小の積算値に対応するトリミング値を前記トリミング設定値に設定してもよい。このようにすれば、第1~第nの積算値のうちの最小の積算値に対応するトリミング値をトリミング設定値に設定することで、A/D変換回路の線形性を向上することが可能になる。また本発明の一態様では、前記設定回路は、前記第1~第nのトリミング値のうちの第iのトリミング値に対応する第j1の出力データと第jの出力データの差分値を第jの差分値として求め、第1~第kの差分値kは自然数。jはk以下の自然数の絶対値を積算して第iの積算値を求め、第1~第nの積算値のうちの最小の積算値に対応するトリミング値を前記トリミング設定値に設定してもよい。このようにすれば、第j1の出力データと第jの出力データの差分値を求めることで、出力データのオフセットをキャンセルできる。これにより、出力データのオフセットを積算値から除去することが可能になる。また本発明の他の態様は、上記のいずれかに記載のA/D変換回路を含む集積回路装置に関係する。また本発明の他の態様は、上記のいずれかに記載のA/D変換回路を含む電子機器に関係する。以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。1.構成図1に本実施形態のA/D変換回路の構成例を示す。このA/D変換回路は、比較部50、制御回路20を含む。比較部50は、D/A変換回路DAC、比較回路10を含む。また、比較部50は、S/Hサンプルホールド回路30を含むことができる。なお、本実施形態のA/D変換回路は図1の構成に限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えばS/H回路30の構成要素を省略し、D/A変換回路に入力信号VINのサンプルホールド機能を持たせてもよい。比較回路10は、コンパレーターにより実現され、例えば信号SINと信号DQの比較処理を行う。例えば、コンパレーターはラッチ型コンパレーターである。制御回路20は、逐次比較レジスターSARSuccessiveApproximationResistorを有し、逐次比較用データRDAD/A入力データを出力する。逐次比較レジスターSARは、比較回路10からの比較結果信号CPQによりそのレジスター値が設定されるレジスターである。例えば比較回路10が、MSBのビットからLSBのビットに至るまでの逐次比較処理を行った場合に、各ビットにおける比較処理結果1、0が、逐次比較レジスターSARの各レジスター値として記憶される。また制御回路20は、補正用データ出力部21を有する。補正用データ出力部21は、逐次比較用データRDAの中の1または複数のビットである補正対象ビットに基づいて、補正用データDTRを出力する。補正用データDTRは、A/D変換回路の非線形性を補正するためのデータであり、所定の値トリミング設定値に比例するデータである。例えば、補正用データ出力部21は、トリミング設定値と補正対象ビットの乗算値に基づいて補正用データDTRを生成する。あるいは、補正用データ出力部21は、補正対象ビットと補正用データDTRが対応付けられたルックアップテーブルを参照して補正用データDTRを出力してもよい。なおトリミング設定値は、ICの外部から設定されてもよいし、後述するようにICの内部で算出して設定されてもよい。なお制御回路20は、A/D変換回路の各回路ブロックの制御処理も行うこともできる。例えばD/A変換回路MDAC、SDACに含まれるスイッチ素子スイッチアレイのオンオフ制御を行う。D/A変換回路DACは、制御回路20からの逐次比較用データRDAと補正用データDTRのD/A変換を行い、RDAとDTRに対応するD/A出力信号DQRDAとDTRをD/A変換したアナログ信号を出力する。このD/A変換回路DACは、キャパシターアレイを用いた電荷再分配型であってもよいし、その一部または全部がラダー抵抗型であってもよい。具体的には、D/A変換回路DACは、メインD/A変換回路MDAC、サブD/A変換回路SDACを含む。メインD/A変換回路MDACは、逐次比較用データRDAのD/A変換を行い、RDAに対応するメインD/A出力信号MDQ第1D/A出力信号を出力する。サブD/A変換回路SDACは、補正用データDTRのD/A変換を行い、DTRに対応する補正用信号SDQ第2D/A出力信号を出力する。そして、D/A変換回路DACは、MDQとSDQに基づくD/A出力信号DQを出力する。例えば、D/A出力信号DQは、MDQとSDQの加算信号である。メインD/A出力信号MDQが補正用信号SDQにより補正されることで、メインD/A変換回路MDACの非線形性が補正される。S/Hサンプルホールド回路30は、A/D変換の対象となる入力信号VINをサンプルホールドする回路である。なお電荷再分配型の場合にはS/H回路30の機能はD/A変換回路により実現できる。比較回路10は、入力信号VINのサンプリング信号SINVINをサンプルホールドした信号とD/A出力信号DQとを比較する処理を行う。具体的には比較回路10は、第1の入力端子に入力されるサンプリング信号SINと第2の入力端子に入力されるD/A出力信号DQD/A変換電圧を比較する。なお、電荷再分配型の場合等では、比較回路10は、サンプリング信号SINとD/A出力信号DQの差分信号と、基準信号例えばグランド電圧を比較する処理を行ってもよい。また、差動の場合には、比較回路10は、SINとDQの差分信号の正信号と負信号を比較する処理を行ってもよい。そして制御回路20は、逐次比較レジスターSARからの逐次比較結果データ最終的なデータを出力データDOUT出力コードとして出力する。DOUTは、入力信号VINのA/D変換データである。なお後述するコードシフトを行う場合には、制御回路20は、逐次比較結果データとコードデータを加算または減算したデータを出力データDOUTとして出力する。2.デジタルトリミング手法図2に、本実施形態のA/D変換回路の比較例を示す。この比較例は、図1のDAC、比較回路10の比較例を示すものである。この比較例では、直列キャパシターCS1を設け、バイナリに重み付けされたキャパシターを複数段にする構成にしている。この比較例では、上述のメインD/A変換回路のみが含まれ、サブD/A変換回路は含まれていない。逐次比較型のA/D変換回路では、D/A変換回路の線形性がA/D変換回路の線形性に大きな影響を及ぼす。この比較例では、ノードN2に寄生する容量CpがDACのDNLDifferentialNonLinearityやINLIntegralNonLinearityを劣化させるという問題が生じる。これは、バイナリごとに重み付けされた容量比が、寄生容量Cpによって狂うことが原因である。この点について、8ビットの逐次比較用データD7~D0D[7:0]をD/A変換する場合を例に説明する。図2には、入力信号VINのサンプリング期間におけるスイッチ素子SA1~SA4、SB1~SB4の接続状態を示している。逐次比較期間においては、スイッチ素子SS1はオフする。スイッチ素子SA4~SA1、SB4~SB1は、それぞれ逐次比較用データD7~D4、D3~D0に応じて電源電圧VREFまたはグランド電圧GNDに接続される。直列キャパシターCS1の容量値は、例えばCA1やCB1と同じ容量値Cである。この場合、D/A変換回路の出力電圧VDACは下式1で表される。ここで、VDAC/LSBは、1LSBの電圧で規格化した値である。また、入力信号VIN入力電圧の範囲は-1~1に規格化されているとする。下式1では、寄生容量によるオフセットやゲイン誤差は無視している。上式1に示すように、VDACには寄生容量Cpに比例する項が現れる。この項は、逐次比較用データの上位4ビットD4~D7にのみ比例するため、LSBから5ビット目が変化するコード付近で線形性が顕著に劣化する。具体的には、図3のA1に示すように、0000111110進数で15と0001000016の変わり目でVDACにギャップが生じる。このギャップが1LSBを超える場合には、A/D変換においてミッシングコードの問題が発生する。この点、本実施形態によれば、図1に示すようにサブD/A変換回路SDACにより補正用信号SDQがD/A出力信号DQに加算される。具体的には、下式2に示すように、逐次比較用データの中の補正対象ビットD1~D3に比例する電圧がVDACに加算される。αは、後述するようにトリミング設定値に比例する値である。本実施形態では、トリミング値を適切に設定することで下式3に示すαを設定する。この場合、上式2から下式4が成り立つ。上式2と4を比べると、非線形性を示すビットがLSBから5ビット目のD4から2ビット目のD1に変化している。すなわち、図3のA2に示すように、0000000110進数で1と000000102の変わり目でVDACにギャップが生じる。このギャップの電圧差は、比較例に比べて21/24=1/8である。これは、図4Aに示す比較例のDNLに比べて、図4Bに示すようにDNLを細分化することに相当する。このようにして、D/A変換回路の線形性を向上し、それによりA/D変換回路のDNLやINLを向上できる。3.D/A変換回路図5に本実施形態のA/D変換回路の詳細な構成例を示す。図5は、図1のMDAC、SDAC、比較回路10の詳細な構成例を示すものであり、MDAC、SDACは電荷再分配型のD/A変換回路により構成される。具体的にはメインD/A変換回路MDACは、第1のノードN1に接続される第1のD/A変換回路DAC1第1のメインD/A変換回路、第2のノードN2に接続される第2のD/A変換回路DAC2第2のメインD/A変換回路、ノードN1とノードN2の間に設けられる第1の直列キャパシターCS1を含む。DAC1は、第1のキャパシターアレイ部41と第1のスイッチアレイ部51を含む。またDAC1は、サンプリング期間において、ノードN1をグランド電圧GND広義には第1基準電圧に設定するためのスイッチ素子SS1を含む。DAC2は、第2のキャパシターアレイ部42と第2のスイッチアレイ部52を含む。なお、ノードN2に対して第3の直列キャパシターの一端を接続し、この第3の直列キャパシターの他端側に、キャパシターアレイ部42、スイッチアレイ部52と同様の構成のキャパシターアレイ部、スイッチアレイ部を設けてもよい。DAC1のキャパシターアレイ部41は、複数のキャパシターCA1~CA4を含む。これらのキャパシターCA1~CA4は、その一端が比較回路10の第1のノードN1に接続される。ここで第1のノードN1サンプリングノードは、比較回路10の第1の入力端子反転入力端子に接続されるノードであり、比較回路10の第2の入力端子非反転入力端子はGNDに設定される。またキャパシターCA1~CA4はバイナリで重み付けされており、例えばCA1、CA2、CA3、CA4の容量値は、4ビットの場合にはC、2C、4C、8Cになっている。また第1のキャパシターアレイ部41は、ダミーキャパシターCDMを含んでもよい。DAC1のスイッチアレイ部51は、複数のスイッチ素子SA1~SA4を含む。これらのスイッチ素子SA1~SA4は、第1のキャパシターアレイ部41のキャパシターCA1~CA4の他端に接続される。そしてスイッチ素子SA1~SA4は、逐次比較用データD0~D7の上位ビットのデータ例えばD0~D7が8ビットの場合には上位の4ビットD4~D7のデータに基づきスイッチ制御される。DAC2のキャパシターアレイ部42は、複数のキャパシターCB1~CB4を含む。これらのキャパシターCB1~CB4は、その一端が第2のノードN2に接続される。ここで第2のノードN2は、一端が第1のノードN1に接続される直列キャパシターCS1の他端側のノードである。またキャパシターCB1~CB4はバイナリで重み付けされており、例えばCB1、CB2、CB3、CB4の容量値は、4ビットの場合にはC、2C、4C、8Cになっている。DAC2のスイッチアレイ部52は、複数のスイッチ素子SB1~SB4を含む。これらのスイッチ素子SB1~SB4は、第2のキャパシターアレイ部42のキャパシターCB1~CB4の他端に接続される。そしてスイッチ素子SB1~SB4は、逐次比較用データD0~D7の下位ビットのデータ例えばD0~D7が8ビットの場合には下位の4ビットD0~D3のデータに基づきスイッチ制御される。サブD/A変換回路SDACは、第1のノードN1と第3のノードN3との間に設けられる第2の直列キャパシターCS2と、第3のノードN3に接続されるトリミングD/A変換回路TDACを含む。TDACは、第3のキャパシターアレイ部44と第3のスイッチアレイ部54を含む。TDACのキャパシターアレイ部44は、複数のキャパシターCD1~CD4を含む。これらのキャパシターCD1~CD4は、その一端が第3のノードN3に接続される。ここで第3のノードN3は、一端が第1のノードN1に接続される直列キャパシターCS2の他端側のノードである。またキャパシターCD1~CD4はバイナリで重み付けされており、例えばCD1、CD2、CD3、CD4の容量値は、4ビットの場合にはC、2C、4C、8Cになっている。TDACのスイッチアレイ部54は、複数のスイッチ素子SD1~SD4を含む。これらのスイッチ素子SD1~SD4は、第3のキャパシターアレイ部44のキャパシターCD1~CD4の他端に接続される。そしてスイッチ素子SD1~SD4は、補正用データDTRに基づきスイッチ制御される。具体的には、図1の補正用データ出力部21は、D/A変換回路SDACに対して補正用データDTRを出力し、この補正用データDTRに基づいてスイッチ素子SD1~SD4はスイッチ制御される。より具体的には、補正用データDTRを4ビットのデータS3~S0S[3:0]とし、キャパシターCD1~CD4がそれぞれS0~S3に対応する場合、サブD/A変換回路SDACの出力電圧は下式5で表される。下式5では、CS1とCS2の容量値を同一ほぼ同一としている。上式2と5より、SDACの出力電圧は下式6を満たす。すなわち、補正用データ出力部21は、下式6を満たす補正用データS0~S3をサブD/A変換回路SDACに出力する。このように、補正対象ビットD1~D3逐次比較用データの中の1または複数のビットに応じた補正用データS0~S3に基づいてデジタルトリミングを行うことで、ミッシングコードの発生を抑止できる。なお、補正対象ビットは、第2のD/A変換回路DAC2によりD/A変換される逐次比較用データの下位ビットD0~D3の中の1または複数のビットであればよく、下位ビットの中の最上位のビットD3を少なくとも含めばよい。なお、上記ではDAC2とSDACの分解能が同一ほぼ同一の1LSBであるとしたが、DAC2とSDACの分解能は異なってもよい。例えば、後述する差動型のD/A変換回路では、SDACの分解能は1/2LSBである。次に、図6を用いて本実施形態の動作について詳細に説明する。図6に示すように、入力信号VINのサンプリング期間では、メインD/A変換回路MDACのスイッチ素子SS1がオンになり、ノードN1がGNDに設定される。またMDACのスイッチ素子SA1~SA4、SB1~SB4を介して、キャパシターCA1~CA4、CB1~CB4の他端がVINの電圧レベルに設定される。これにより入力信号VINのサンプリングが行われる。そしてスイッチ素子SA1~SA4、SB1~SB4がオフすると、そのタイミングでの入力信号VINの電圧がホールドされる。なおサンプリング期間では、ダミーキャパシター用のスイッチ素子SDMを介して、ダミーキャパシターCDMの他端がVINの電圧レベルに設定される。またサンプリング期間では、スイッチ素子SD1~SD4を介して、キャパシターCD1~CD4の他端がGNDに設定される。次に、A/D変換の逐次比較期間になると、メインD/A変換回路MDACのスイッチ素子SS1がオフになる。またダミーキャパシター用のスイッチ素子SDMの他端はGNDに設定される。そして、逐次比較用データD7~D0D[7:0]の各ビットに基づいて、MDACのスイッチ素子SA1~SA4、SB1~SB4がスイッチ制御され、キャパシターCA1~CA4、CB1~CB4の他端は電源電圧VREF広義には第2基準電圧またはグランド電圧GND広義には第1基準電圧に設定される。例えば逐次比較用データがD[7:0]=10000000である場合には、D[7:0]のMSBに対応するキャパシターCA4の他端はVREFに設定される。また、他のキャパシターCA3~CA1、CB4~CB1の他端はGNDに設定される。また逐次比較用データがD[7:0]=10001000である場合には、キャパシターCA4とCB4の他端はVREFに設定される。また、他のキャパシターCA3~CA1、CB3~CB1の他端はGNDに設定される。またA/D変換の逐次比較期間になると、補正用データS3~S0S[3:0]の各ビットに基づいて、SDACのスイッチ素子SD1~SD4がスイッチ制御され、キャパシターCD1~CD4の他端はVREFまたはGNDに設定される。例えば補正用データがS[3:0]=1000である場合には、キャパシターCD4の他端はVREFに設定され、他のキャパシターCD3~CD1の他端はGNDに設定される。また補正用データがS[3:0]=1100である場合には、キャパシターCD4、CD3の他端はVREFに設定され、他のキャパシターCD2、CD1の他端はGNDに設定される。この場合に補正用データS[3:0]は、補正対象ビットD[3:1]に応じて変化する。すなわち、ビットD[3:1]の逐次比較が始まるまではSDACのキャパシターCD1~CD4の他端はGNDに設定される。そして、ビットD[3:1]の逐次比較が始まると、ビットD[3:1]の変化に応じて補正用データS[3:0]が変化し、CD1~CD4の他端はVREFまたはGNDに設定される。図5の電荷再分配型のA/D変換回路においては、VINのサンプリング信号サンプリング電圧と、D/A出力信号と補正用信号補正用電圧の加算信号加算電圧との比較処理が行われる。図1の逐次比較レジスターSARには、その比較結果のデータDOUTが記憶される。具体的にはサンプリング期間においては、入力信号VINに応じた電荷がキャパシターCA1~CA4、CB1~CB4に蓄積される。そして、このVINに応じて蓄積された電荷と、逐次比較期間において逐次比較用データD7~D0及び補正用データS3~S0に応じてキャパシターCA1~CA4、CB1~CB4、CD1~CD4に蓄積された電荷とが比較される。そして、両者の電荷が一致した時の逐次比較用データD7~D0が、出力データDOUTとして逐次比較レジスターSARから出力される。4.制御回路図7に本実施形態のA/D変換回路の第2の詳細な構成例を示す。この構成例では、制御回路20は、逐次比較レジスターSAR、設定回路22、トリミング設定値レジスターTSR、補正用データ出力部21、トリミング値出力部23を含む。なお、本実施形態は図7の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。例えば、設定回路22とトリミング値出力部23を省略し、外部のテスター等でA/D変換特性を測定してトリミング設定値を設定してもよい。図7の構成例では、トリミング値DTRMを変化させ、各トリミング値における逐次比較結果に基づいて最適なトリミング値を求め、そのトリミング値をトリミング設定値TSとして記憶する。例えば、この動作は、A/D変換回路の初期化動作リセット動作において行われる。そして、通常のA/D変換動作においては、記憶されたトリミング設定値TSに基づいて補正用データS3~S0S[3:0]を出力する。以下では、図5の8ビットD/A変換の場合を例に詳細に説明する。トリミング値出力部23は、例えばトリミング値DTRM=7,6,5,,0第1~第nのトリミング値、nは2以上の自然数を順次出力する。補正用データ出力部21は、トリミング値DTRMと補正対象ビットD3~D1D[3:1]に基づいて、例えば下式7に示す補正用データS3~S0を出力する。初期化動作等においてトリミング設定値を求める場合、入力信号VINは所定の電圧例えば1/2VREF、GND、VREF等に設定される。なお製品テスト時等にトリミング設定値を求める場合には、入力信号VINとしてサイン波等を入力してもよい。比較部50は、各トリミング値DTRMi第iのトリミング値、iはi≦nの自然数において複数回のA/D変換動作を行い、複数の逐次比較結果データを求める。設定回路22は、逐次比較レジスターSARからの複数の出力データDOUT逐次比較結果データに基づいて、A/D変換回路の特性を評価するための評価値を各トリミング値DTRMiについて算出する。例えば評価値は、後述するように、A/D変換回路の有効ビット数に相関するDOUTの差分積分値である。設定回路22は、A/D変換回路の特性が最も良くなるD/A変換回路の非線形誤差が最も小さくなるトリミング値を、評価値に基づいて判定する。そして設定回路22は、そのトリミング値をトリミング設定値TSとしてトリミング設定値レジスターTSRに設定する。TSは、理想的には下式8を満たす値である。補正用データ出力部21は、通常のA/D変換動作時には、上式7においてDTRM=TSとした補正用データS3~S0を出力する。このようにして、D/A変換回路の非線形性誤差を最小にするトリミング設定値を設定し、A/D変換回路の線形性を向上できる。なお、補正用データS3~S0は、上式7に対応する演算により求められてもよいし、各トリミング値に対応するルックアップテーブルにより求められてもよい。ルックアップテーブルの場合、トリミング値は例えばルックアップテーブルを指定する変数であってもよい。図8に設定回路22の詳細な構成例を示す。この設定回路は、記憶部24、減算部25、絶対値算出部26、積算部27、判定部28を含む。なお本実施形態の設定回路は図8の構成に限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば記憶部24と減算部25を省略してもよい。逐次比較レジスターSARは、1つのトリミング値DTRMiに対応する複数の出力データとして第1~第kの出力データDOUT1~DOUTkkは自然数を出力する。記憶部24は、前回の出力データである第jの出力データjはj≦kの自然数を記憶する。減算部25は、今回の出力データである第j1の出力データDOUTj1と前回の出力データDOUTjとの差分値を、第jの差分値として求める。絶対値算出部26は、第jの差分値の絶対値を第jの絶対値として算出する。積算部27は、第1~第kの絶対値を積算加算する。積算値は、第iのトリミング値DTRMiに対応する第iの差分積分値第iの積算値として判定部28に出力される。判定部28は、第1~第nの差分積分値のうち最小の差分積分値を判定し、その最小の差分積分値に対応するトリミング値をトリミング設定値TSとして出力する。例えば判定部28は、第iの差分積分値と第i-1の差分積分値を比較し、第iの差分積分値の方が小さい場合にトリミング設定値レジスターTSRに第iのトリミング値を設定する。このようにして、A/D変換回路の特性が最も良くなるトリミング設定値TSを設定できる。具体的には、A/D変換回路の出力データDOUTは、ノイズや後述のコードシフトやサイン波のVIN等によって値が揺らいでいる。この揺らぎのため、出力データDOUT1~DOUTkには、図3で上述したD/A出力電圧VDACのギャップの前後のコードが含まれている。そのため、DOUT1~DOUTkの差分積分値は、D/A変換回路の線形性が高いほど小さくなる。すなわち、差分積分値が最小となるトリミング設定値を設定することでA/D変換回路の特性を向上できる。また、出力データの差分を積算することで、出力データのオフセットをキャンセルできる。差分をとらない場合、オフセットが存在すると、そのオフセットが積算されてしまう。そうすると、積算値を記憶するメモリーがオーバーフローしたり、各トリミング値に対応する積分値に差が生じにくい等の問題が生じる。この点、本実施形態によれば、差分によりオフセットがキャンセルされるため、オフセットが積算される問題が解消されている。5.全差動型図9に本実施形態のA/D変換回路の第3の詳細な構成例を示す。図9は、図1のDAC、比較回路10の全差動型の場合の構成例を示すものである。このD/A変換回路は、比較回路10の非反転入力端子に接続されるメインD/A変換回路MDACPと、比較回路10の反転入力端子に接続されるメインD/A変換回路MDACNを含む。また、非反転入力端子に接続されるサブD/A変換回路SDACPと、反転入力端子に接続されるサブD/A変換回路SDACNを含む。非反転側正側のメインMDACP及び反転側負側のメインMDACNの構成は、図5のメインD/A変換回路MDACと同様に、キャパシターアレイ部とスイッチアレイ部を含む。そしてMDACPには、差動信号を構成する非反転側正側の入力信号PINが入力され、MDACNには、差動信号を構成する反転側負側の入力信号NINが入力される。そしてサンプリング期間では、MDACPのノードN1Pは、スイッチ素子SS1Pによりコモン電圧中間電圧VCMに設定される。またMDACNのノードN1Nは、スイッチ素子SS1Nによりコモン電圧VCMに設定される。またサンプリング期間では、MDACPのスイッチ素子SA1P~SA4P、SB1P~SB4Pの一端は、差動信号の非反転側の信号PINに接続され、MDACNのスイッチ素子SA1N~SA4N、SB1N~SB4Nの一端は、差動信号の反転側の信号NINに接続される。一方、逐次比較期間では、MDACPのスイッチ素子SA1P~SA4P、SB1P~SB4Pの一端は、逐次比較用データの対応するビットが1である場合にはVREFに接続され、0である場合にはGNDに接続される。これに対して、MDACNのスイッチ素子SA1N~SA4N、SB1N~SB4Nの一端は、逐次比較用データの対応するビットが1である場合にはGNDに接続され、0である場合にはVREFに接続される。非反転側のサブD/A変換回路SDACP及び反転側のサブD/A変換回路SDACNは、図5のサブD/A変換回路DAC2と同様に、キャパシターアレイ部とスイッチアレイ部を含む。そしてサンプリング期間では、SDACPのスイッチ素子SD1P~SD4Pの一端及びSDACNのスイッチ素子SD1N~SD4Nの一端はVCMに接続される。一方、逐次比較期間では、SDACPのスイッチ素子SD1P~SD4Pの一端は、図10に示すように補正用データS[3:0]に応じてVREFまたはGNDまたはVCMに接続される。SDACNのスイッチ素子SD1N~SD4Nの一端は、図10に示すように補正用データS[3:0]に応じてVREFまたはGNDまたはVCMに接続される。図9に示すように、MDACPのノードN2Pに容量値Cppの寄生容量が寄生し、MDACNのノードN2Nに容量値Cpnの寄生容量が寄生しているとする。この場合、D/A出力電圧VDACは、下式9で表される。VIN=PIN-NINであり、VINは-1~1に規格化されているとする。図10に示すように、サブD/A変換回路SDACでは、スイッチ素子がコモン電圧VCMを基準にVREFまたはGNDに接続されることでD/A変換が行われる。一方、メインD/A変換回路MDACでは、スイッチ素子がVREFまたはGNDに接続されることでD/A変換が行われる。そのため、SDACの分解能最下位ビットは、MDACの1LSBに対して1/2LSBとなる。すなわち、トリミング値DTRMに対応する補正用データS[3:0]は下式10で表される。上式9と10より、トリミング設定値TSとして下式11を満たすほぼ一致する値を設定することで、D/A変換回路の非線形性誤差を補正できる。TSの設定手法は、図8等で上述の手法と同様である。図11に、トリミング値DTRMの変化範囲の例を示す。図11に示すように、DTRMは例えば4ビットのバイナリデータDTRM[3:0]である。DTRM[3:0]は、2の補数で-7~7の範囲を取り得る。倍率Xは、D[3:1]の値に対する補正用データの倍率であり、X=DTRM2-3である。図12A~図13に、DTRMを-7~7の範囲で変化させた場合のシミュレーション結果を示す。図12Aに示すように、Cp=Cpp=Cpn=0fFfF:フェムトファラッドの場合、DTRM=0のとき差分積分値が最小である。図12B、図12Cに示すように、CpがCp1、Cp2>Cp1と大きくなるに従って、差分積分値が最小となるDTRMが正側にシフトする。図12A~図12Cに示すように、A/D変換回路の有効ビット数ENOBは、差分積分値に相関ほぼ相関している。すなわち、差分積分値が小さいほどENOBのビット数は大きくなる。図13に示すように、差分積分値とENOBの関係をプロットすると、ENOBの値が直線上に並んでおり、差分積分値とENOBの間に相関関係があることが分かる。以上より、差分積分値が最小となるトリミング値を求めることで、ENOB等のA/D変換回路の特性を改善することが可能である。次に、上記全差動型のA/D変換回路の動作フローについて説明する。図14には、トリミング設定値TSを設定する処理のフローチャートを示す。図14に示すように、処理が開始されると、DTRMを順次出力するS1。DTRMは、-7,7,-6,6,,-1,1,0の順に1つずつ出力する。次に、任意の積分回数kの積分を行うループを開始するS2。まずj=1を設定する。次に、PIN=NIN=VCMを設定してA/D変換を行うS3。次に、A/D変換の出力コード出力データの絶対値を算出するS4。次に、j=1の場合S5、YESには、出力コードの絶対値に0を加算しS6、その加算値を記憶するS7。次に、j<kの場合にはjループを続行しS8、jをインクリメントするj=j1S2。jをインクリメントした場合、例えば後述するコードシフトのコードデータを変更し、A/D変換を行うS3。j>1の場合S5、NOには、記憶された加算値と出力コードとを加算しS6、その加算値を記憶するS7。j=kとなった場合、jループを終了するS8。このとき記憶されている加算値が、現在のトリミング値に対応する差分積分値である。次に、1つ前のDTRMに対応する差分積分値と、現在のDTRMに対応する差分積分値とを比較するS9。現在のDTRMに対応する差分積分値の方が小さい場合S9、YESには、現在のDTRMと差分積分値を記憶するS10。なお、最初のDTRMでは、そのDTRMと差分積分値を記憶するS10。現在のDTRMに対応する差分積分値の方が大きい場合S9、NOには、DTRMと差分積分値を更新しない。次に、DTRMが最終でない場合にはDTRMループを続行しS11、DTRMを次の値に変更しS1、ステップS2以降の処理を繰り返す。DTRMが最終の場合にはDTRMループを終了しS11、最終的に記憶しているトリミング値DTRMをトリミング設定値TSとしS12、処理を終了する。なお上記のステップS4では、PIN=NIN=VCMに設定したが、本実施形態ではPIN、NINを他の電圧に設定してもよい。また、PIN、NINを複数の電圧に設定し、各電圧において上記のステップS1~S12を行ってもよい。この場合、各電圧において求められたトリミング設定値に基づいて最終的なトリミング設定値例えば平均値を設定する。図15に、トリミング設定値TS決定後に行う逐次比較処理の例を示す。この例は、トリミング設定値がTS=4X=0.5に設定された場合の処理例である。図15に示すように、シーケンス1~8ステップS21~S28において、それぞれ逐次比較用データのビットD7~D0D[7:0]の比較動作を行う。例えばシーケンス2では、D6=1とし、D/A変換回路の出力信号と入力信号VINとを比較する。シーケンス3に示すように、D/A変換回路の出力信号よりも入力信号VINが小さければ、逐次比較結果D6=0を記憶する。補正用データS3~S0S[3:0]は、上式10においてDTRM=TS=4とした場合のS3~S0である。具体的には、D[3:1]=000であるシーケンス1~4では、補正用データS[3:0]=0000である。そして、シーケンス5においてD3=1が設定されると、トリミング設定値TSに応じた補正用データS[3:0]=0100が出力される。以降のシーケンス6~8においても、D3~D1に応じて補正用データS3~S0が変化する。6.コードシフト図16にコードシフトを行う場合のA/D変換回路の構成例を示す。このA/D変換回路は、比較回路10、制御回路20、D/A変換回路DAC、コードシフトD/A変換回路CDACを含む。またA/D変換回路は、S/H回路30やコードデータ生成部90を含むことができる。なお、図1等で上述の構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。ここで、本実施形態のA/D変換回路は図16の構成に限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えばコードデータ生成部90の構成要素を省略し、コードデータCDAを外部から直接に入力してもよい。D/A変換回路CDACは、コードデータCDAをD/A変換する。そしてコードデータCDAに対応するコード信号SCDCDAをD/A変換した信号を出力する。ここでコードデータCDAは、時間的に変化するデータ所定タイミング毎に変化するデジタルデータである。具体的にはCDAは、所定のデータ範囲内において、1または複数回のA/D変換タイミング毎に異なった値になるデータである。なおこの場合のデータ範囲は、第1のデジタルデータを上限値とし、第2のデジタルデータを下限値とする範囲である。A/D変換タイミングは、例えばデジタルデータをアナログ信号に変換する各A/D変換期間に対応するタイミングである。コードデータ生成部90は、コードデータCDAを生成してD/A変換回路CDACに出力する。例えばコードデータ生成部90は、所定データ範囲内において、1または複数回のA/D変換タイミング毎に異なった値になるコードデータCDAを出力する。具体的にはコードデータ生成部90は、逐次比較用データRDAの下位ビットデータのデータ範囲内において、1または複数回のA/D変換タイミング毎に異なった値になるコードデータCDAを出力する。そして比較回路10は、サンプリング信号SINとコード信号SCDの加算信号SADD加算電圧と、D/A出力信号DQとを比較する処理を行う。具体的には比較回路10は、第1の入力端子に入力される信号SADDと第2の入力端子に入力される信号DQを比較する。なお、電荷再分配型の場合等では、比較回路10は、信号SINサンプリング電圧と、信号DQとSCDの加算信号加算電圧とを比較する処理を行う。そして制御回路20は、逐次比較レジスターSARからの逐次比較結果データQDA最終的なデータとコードデータCDAとに基づき求められる出力データDOUTを、入力信号VINのA/D変換データとして出力する。例えば制御回路20は、図16のように信号SINとSCDの加算信号SADDと、信号DQとの比較処理が行われる場合には、逐次比較結果データQDAからコードデータCDAを減算する処理を行う。一方、後述する電荷再分配型のように、信号SINと、信号DQとSCDの加算信号との比較処理が行われる場合には、逐次比較結果データQDAにコードデータCDAを加算する処理を行う。本実施形態では、入力信号VINの電圧とD/A出力信号DQの電圧が等しくなるように逐次比較動作を行うことで、最終的な逐次比較結果データQDAが取得される。そして、取得された逐次比較結果データQDAからコードデータCDAを減算したデータが、入力信号VINをA/D変換したデータDOUTとして出力される。以上の実施形態によれば、1または複数のA/D変換タイミング毎にコードデータCDAが更新されるため、同じ入力信号VINが入力される場合であっても逐次比較用データが異なる値となる。図3に示すように、逐次比較用データD[7:0]が変わることで、A/D変換タイミングに応じてD/A出力電圧VDACに含まれる非線形誤差ギャップが変わる。このようにして、コードシフト手法を利用することで、上述の差分積分値による非線形誤差の評価が可能になる。また本実施形態によれば、A/D変換特性を向上することが可能になる。この点について、A/D変換回路の第2の比較例を用いて説明する。第2の比較例ではコードデータ生成部90やコードシフトD/A変換回路CDACは設けられていない。そしてこの第2の比較例では、図17Aに示すように、例えばDNLの誤差等が原因で特定のコードでミッシングコードが発生する。例えばDNLが1LSBを超えると、出力コードが存在しないコードが発生するというミッシングコードの現象が生じる。この点、本実施形態によれば、時間的に変化するコードデータCDAの信号SCDを、サンプリング信号SINに加算することで、図17Bに示すようなコードシフトが行われる。なお図17Bの実線はコードシフト後の特性を表すものであり、破線はコードシフト前の特性を表すものである。すなわち長い時間範囲で見ると、図17Cに示すようにDNLやINLが改善され、ミッシングコードの現象が生じない良好な特性を得ることができる。すなわち、ある特定のコードで発生していたDNL特性の悪化ミッシングコードを、時間的に変化するコードデータCDAにより周囲のコードに拡散させることで、特性の改善を図っている。例えば、ミッシングコードが発生しているコードに対応する電圧をA/D変換する場合を考える。コードシフトを行わない場合、この入力電圧周辺では非線形な変換が行われてしまう。これに対して、ある値だけコードシフトを行った場合、上記の入力電圧周辺では、線形性が良い変換が行われる。つまり、さまざまな値でコードシフトさせることで、あるコードシフト値では非線形であるが、大半のコードシフト値では線形な変換が行われる。最終的に、コードシフトを行うことで、本来ミッシングコードが発生している入力電圧においても比較的線形な変換が行われるようになる。以上のように、本実施形態によれば、コードデータCDAを発生して加算するという簡素な処理により、ミッシングコードの発生を防止し、A/D変換回路のDNLやINLの特性を改善することに成功している。図18に本実施形態のA/D変換回路の第4の詳細な構成例を示す。この構成例では、メインD/A変換回路MDAC、サブD/A変換回路SDAC、比較回路10を含む。このMDAC、SDAC、比較回路10は、図17のDAC、CDAC、比較回路10の詳細な構成例を示すものである。MDAC、SDACは電荷再分配型のD/A変換回路により構成される。なお図1等で上述の構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。ここでコードシフト手法を図1等で上述の実施形態に適用する場合、図1に示すサブD/A変換回路SDACのノードN3にコードシフトD/A変換回路CDACが接続される。また図18の構成例を図16のA/D変換回路に適用する場合、図16に示すCDACのコード信号SCDは、図18に示すSDACの出力信号に相当する。サブD/A変換回路SDACは、第1のノードN1比較ノードと第3のノードN3との間に設けられる第2の直列キャパシターCS2を含む。またSDACは、ノードN3に接続されるコードシフトD/A変換回路CDACを含む。コードシフトD/A変換回路CDACは、第4のキャパシターアレイ部43と第4のスイッチアレイ部53を含む。CDACの第4のキャパシターアレイ部43は、複数のキャパシターCC1~CC4を含む。これらのキャパシターCC1~CC4は、その一端が第3のノードN3に接続される。キャパシターCC1~CC4はバイナリで重み付けされており、例えばCC1、CC2、CC3、CC4の容量値は、4ビットの場合にはC、2C、4C、8Cになっている。CDACの第4のスイッチアレイ部53は、複数のスイッチ素子SC1~SC4を含む。これらのスイッチ素子SC1~SC4は、第4のキャパシターアレイ部43のキャパシターCC1~CC4の他端に接続される。そしてスイッチ素子SC1~SC4は、コードデータCDAに基づきスイッチ制御される。具体的には8ビットのA/D変換の場合には、逐次比較用データRDAの下位の4ビットのデータ範囲内において、コードデータCDAを変化させる。このときMDACのスイッチアレイ部52のスイッチ素子SB1~SB4も、逐次比較用データRDAの下位の4ビットのデータによりスイッチ制御される。このように、コードデータCDAを変化させる範囲を、MDACのスイッチ素子SB1~SB4をスイッチ制御する逐次比較用データRDAのデータ範囲内に設定することで、ミッシングコードの発生を効果的に防止できる。なお、D/A変換回路MDACの最小分解能LSBに相当する電圧、量子化電圧をRS1とし、D/A変換回路SDACの最小分解能をRS2としたとする。この場合に図18ではRS2=RS1になっている。具体的には例えば直列キャパシターCS1とCS2の容量値は同一ほぼ同一になっており、MDACのLSBに相当するキャパシターCB1の容量値と、SDACのLSBに相当するキャパシターCC1の容量値も同一ほぼ同一になっている。すなわちSDACは、MDACの最小分解能RS1LSB未満のノイズ電圧ではなく、ノイズ電圧よりも大きなコード電圧を出力している。このようにすることで図17Bに示すようなコードシフトを実現できる。なおRS2=RS1には限定されず、RS2≧RS1であってもよい。次に、本実施形態の動作について詳細に説明する。入力信号VINのサンプリング期間では、スイッチ素子SC1~SC4を介して、キャパシターCC1~CC4の他端がGNDに設定される。次に、A/D変換の逐次比較期間になると、コードデータCDAの各ビットに基づいて、CDACのスイッチ素子SC1~SC4がスイッチ制御され、キャパシターCC1~CC4の他端はVREF又はGNDに設定される。例えばコードデータがCDA=1000である場合には、キャパシターCC4の他端はVREFに設定され、他のキャパシターCC3~CC1の他端はGNDに設定される。またコードデータがCDA=1100である場合には、キャパシターCC4、CC3の他端はVREFに設定され、他のキャパシターCC2、CC1の他端はGNDに設定される。7.電子機器図19に本実施形態のA/D変換回路を含む電子機器の構成例を示す。この電子機器は、センサー510、検出回路520、A/D変換回路530、処理部540を含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば検出回路520、A/D変換回路530、処理部540は集積回路装置により実現できる。図19の電子機器としては、例えば生体計測機器脈拍計、歩数計等、携帯型情報端末、映像機器デジタルカメラ、ビデオカメラ、時計などの種々の機器を想定できる。センサー510は、ジャイロセンサー、加速度センサー、フォトセンサー、圧力センサー等であって、電子機器の用途に応じた様々なセンサーが用いられる。検出回路520はセンサー510から出力されるセンサー信号を増幅して、所望信号を抽出する。またA/D変換回路530は検出回路520からの検出信号所望信号をデジタルデータに変換して、処理部540へ出力する。処理部540は、A/D変換回路530からのデジタルデータに対して必要なデジタル信号処理を実行する。また処理部540は、検出回路520のゲイン制御等を行ってもよい。ここで処理部540で行われるデジタル信号処理としては、センサー信号から適正な所望信号を抽出するための高速フーリエ変換等の種々の処理を想定できる。なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。またD/A変換回路、比較回路、制御回路、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。"