"第1の高電子移動度トランジスタと、負の閾値電圧を有する第2の高電子移動度トランジスタとを有し、前記第2の高電子移動度トランジスタのソースは、前記第1の高電子移動度トランジスタのゲートに接続され、前記第2の高電子移動度トランジスタのゲートは、前記第1の高電子移動度トランジスタのソースに接続されていることを特徴とするトランジスタ回路。請求項1に記載のトランジスタ回路において、前記第2の高電子移動度トランジスタは、ゲートとドレインの間に少なくても一部が延在し前記第1の高電子移動度トランジスタのソースに接続されたフィールドプレートを有することを特徴とするトランジスタ回路。請求項1または2に記載のトランジスタ回路において、更に、前記第2の高電子移動度トランジスタに直列に接続された第3の高電子移動度トランジスタを有し、前記3の高電子移動度トランジスタは、ゲートが前記第1の高電子移動度トランジスタのドレインに接続され負の閾値電圧を有することを特徴とするトランジスタ回路。請求項1乃至3のいずれか1項に記載のトランジスタ回路において、前記第2の高電子移動度トランジスタは、前記第1の高電子移動度トランジスタのソースとゲートの間の電圧を、前記第1の高電子移動度トランジスタのゲートの耐圧より小さい電圧に制限することを特徴とするトランジスタ回路。第1の化合物半導体膜と、第2の化合物半導体膜と絶縁膜が積層された積層膜と、前記積層膜に形成された凹部に埋め込まれた第1の部分と、前記第1の部分の上および前記絶縁膜の上に延在する第2に部分とを有する電極とを有し、前記第1の部分は、前記第2の部分の延在方向で前記第1の長さを有する第1の埋め込み部分と、第1の埋め込み部分と前記凹部の底との間に設けられ前記延在方向で前記第1の長さより短い第2の長さを有する前記第2の埋め込み部分とを有することを特徴とする半導体素子。請求項5に記載の半導体素子において、前記凹部は、前記第2の化合物半導体膜の内部に達していることを特徴する半導体素子。請求項5または6に記載の半導体素子において、前記電極と前記積層膜の間には、絶縁層が設けられていることを特徴とするとする半導体素子。請求項5乃至7のいずれか1項に記載の半導体素子において、前記第2に部分は、前記第1の部分の両側に広がり、前記第1の埋め込み部分は、前記第2の埋め込み部分の両側に広がっていることを特徴とする半導体素子。請求項5乃至8のいずれか1項に記載の半導体素子において、前記半導体素子は、高電子移動度トランジスタであり、前記第1の化合物半導体膜は、前記高電子移動度トランジスタのチャネル層であり、前記第2の化合物半導体膜は、前記高電子移動度トランジスタの障壁層であり、前記電極は、ゲートと2つのフィールドプレートが結合した電極であり、前記延在方向は、前記高電子移動度トランジスタのソースからドレインに向かう方向であることを特徴とする半導体素子。第1の化合物半導体膜を形成し、前記第1の化合物半導体膜の上に第2の化合物半導体膜を形成し、前記第2の化合物半導体膜に第1の幅を有する第1の凹領域を形成し、前記第1の凹領域が形成された前記第2の化合物半導体の上に絶縁膜を形成し、前記第1の幅より広い第2の幅を有する第2の凹領域を前記絶縁膜に形成して、前記第1の凹領域および前記第1の凹領域の両側を露出させ、前記第1の凹領域、前記第2の凹領域、および前記第2の凹領域の外側の前記絶縁膜の上に延在する電極を形成することを特徴とする半導体素子の製造方法。しかし、ゲート直下の絶縁層の厚さは変わらないので、GaN―FP―HEMTのソースゲート間電圧に対する耐圧は、高くない。このため数10V程度のノイズがゲートに印加されただけで、GaN―FP―HEMTは破壊されてしまう。ところで、静電気によるノイズは、容易に数百Vに達する。このような高電圧がソースとドレインの間に印加されると、フィールドプレートによりソースドレイン間電圧に対する耐圧が強化されたGaN-FP―HEMTであっても破壊される場合がある。以上のように、高電子移動度トランジスタは、高電圧に対して耐圧が不十分である。本装置の一観点によれば、第1の高電子移動度トランジスタと、負の閾値電圧を有する第2の高電子移動度トランジスタとを有し、前記第2の高電子移動度トランジスタのソースは、前記第1の高電子移動度トランジスタのゲートに接続され、前記第2の高電子移動度トランジスタのゲートは、前記第1の高電子移動度トランジスタのソースに接続されていることを特徴とするトランジスタ回路が提供される。本装置の別の観点によれば、第1の化合物半導体素子と、前記第1の化合物半導体素子のゲートと外部端子との間に備えられる第2の化合物半導体素子とを有し、前記第2の化合物半導体素子はマイナスの閾値を有し、前記第2の化合物半導体素子のゲートは前記第1の化合物半導体素子のソースに接続される化合物半導体装置が提供される。本半導体素子によれば、高電子移動度トランジスタの耐圧を高くすることができる。以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一符号を付し、その説明を省略する。実施の形態11構造図1は、本実施の形態のトランジスタ回路2の回路図である。トランジスタ回路2は、第1の高電子移動度トランジスタ4と、負の閾値電圧を有する第2の高電子移動度トランジスタ6とを有している。図1の破線の枠内には、第1および第2の高電子移動度トランジスタ46の等価回路が示されている。図1に示すように、第2の高電子移動度トランジスタ6のソースS2は、第1の高電子移動度トランジスタ4の第1のゲートG1に接続されている。第2の高電子移動度トランジスタ6のゲートG2は、第1の高電子移動度トランジスタ4の第1のソースS1に接続されている。図2は、第1の高電子移動度トランジスタ4の断面図である。第1の高電子移動度トランジスタ4は、図2に示すように、基板8の上に設けられた半導体へテロ接合10を有している。基板8は、例えばSi基板である。図2に示すように、半導体へテロ接合10は、チャネル層12と障壁層14が積層されたヘテロ構造を有している。チャネル層12は、例えばアンドープGaN層である。障壁層14は、例えばアンドープまたはn型のAlGaN層である。すなわち半導体へテロ接合10は、例えばAlGaN/GaNヘテロ接合である。AlGaN/GaNヘテロ接合では、AlGaN障壁層とGaNチャネル層との間の格子歪によりピエゾ分極が発生する。このピエゾ分極と自発分極により、AlGaN障壁層とGaNの界面に二次元電子ガスが生成される。第1の高電子移動度トランジスタ4は、図2に示すように、第1のソースS1と、第1のゲートG1と、第1のフィールドプレートFP1と、第1のドレインD1を有している。第1のFP1は、第1のゲートG1と第1のドレインD1の間に設けられ、配線15図1参照により第1のソースS1に接続されている。図2に示すように、障壁層14の上にはSiN膜等の第1の絶縁膜24が設けられている。この第1の絶縁膜24と障壁層14が積層された積層膜26には、障壁層14の内部に達する第1のゲート用凹部28が設けられている。第1のゲート用凹部28には、図2に示すように、第1のゲートG1が設けられている。更に、第1のゲートG1と積層膜26の間には、第1のゲート絶縁層30が設けられている。第1のゲート絶縁層30は、例えばAlN膜とSiN膜の積層膜である。また、積層膜26には、障壁層14の表面に達するFP用凹部28aが設けられている。FP用凹部28aに、フィールドプレートFP1が設けられている。更に、FP用凹部28aと積層膜26の間には、FP絶縁層30aが設けられている。FP絶縁層30aは、ゲート絶縁層30と同様、例えばAlN膜とSiN膜の積層膜である。このフィールドプレートFP1は、図2に示すように、第1のゲートG1と第1のドレインD1の間に延在している。更に、積層膜26には障壁層14の内部に達するソース用凹部29aが設けられている。このソース用凹部29aに、第1のソースS1の一部が設けられている。また、積層膜26には障壁層14の内部に達するドレイン用凹部29bが形成されている。このドレイン用凹部に、第1のドレインD1の一部が設けられている。これら第1のソースS1、第1のゲートG1、第1のフィールドプレートFP1、および第1のドレインD1を覆うように、第1の絶縁膜24の上には、SiO2等の第2の絶縁膜29が設けられている。この第2の絶縁膜29の上に設けられた配線17図1参照により、第1のフィールドプレートFP1は、ソースS1に接続されている。図3は、第2の高電子移動度トランジスタ6の断面図である。第2の高電子移動度トランジスタ6の構造は、第1のフィールドプレートFP1を有していないこと及び第2のゲート用凹部28bが実質的に障壁層14の表面に止まっていること以外は、第1の高電子移動度トランジスタ4の構造と略同じである。第2の高電子移動度トランジスタ6の第2のゲートG2の構造は、図3に示すように、第1の高電子移動度トランジスタ4の第1のフィールドプレートFP1の構造と略同じである。すなわち、第2のゲートG2は、積層膜26に設けられ障壁層14の表面に達する第2のゲート用凹部28bに設けられている。第2のゲート用凹部28bと積層膜26の間には、第2のゲート絶縁層30bが設けられている。第1の高電子移動度トランジスタ4と第2の高電子移動度トランジスタ6は、例えば同じ基板8の上に同時に形成される。第1および第2のゲート絶縁層3030bとFP絶縁層30aは、例えば一つの絶縁層から形成される。第2の高電子移動度トランジスタ6の第2のソース2は、第2の絶縁膜29の上に設けられた配線19図1参照により、第1の高電子移動度トランジスタ4の第1のソースS1に接続されている。第1のHEMT4のゲートG1およびその近傍のヘテロ構造10第1のゲート絶縁層30を含むは、HEMTとしての機能を有している。また、第1のフィールドプレートFP1およびその近傍のヘテロ構造10FP絶縁層30aを含むも、HEMTとしての機能している。従って、第1の高電子移動度トランジスタ4の等価回路は、図1に示すように、第1のゲートG1に対応するHEMT32と、第1のフィールドプレートFP1に対応するHEMT34以下、第1のFP-HEMTと呼ぶとの直列回路である。第1のゲートG1に対応するHEMT32の閾値は、例えば1~3Vである。また、第1のソースS1と第1のゲートG1の間の電圧に対する、第1のゲートG1の下側の絶縁層30の耐圧以下、第1のゲートの耐圧と呼ぶは、例えば10V程度である。第1のFP-HEMT34の閾値は負の電圧であり、例えば-7~-8Vである。第1のFP-HEMT34の閾値の絶対値例えば、7~8Vは、第1のゲートG1の耐圧例えば、10V程度より小さくなっている。尚、閾値の絶対値は、以後、閾値絶対値と呼ばれる。第1のゲートG1の下側の障壁層14は、第1のFP1の下側の障壁層14より薄くなっている。このため第1のゲートG1に対応するHEMT32の閾値例えば、1~3Vは、第1のFP-HEMTの閾値例えば、-7~-8Vよりが高くなっている。一方、第1のゲートG1の耐圧例えば、10Vは、第1のフィールドプレートFP1の耐圧例えば、100Vより低くなっている。ここで第1のフィールドプレートFP1の耐圧とは、第1のFP-HEMTのソースゲート間電圧に対する、第1のフィールドプレートFP1の下側の絶縁層30の耐圧以下、第1のフィールドプレートFP1の耐圧と呼ぶである。第1のFP-HEMTのソースゲート間電圧とは、第1のゲートG1と第1のフィールドプレートFP1間のノードN1と第1のフィールドプレートFP1の間の電圧である。第2の高電子移動度トランジスタ6は、負の閾値電圧例えば、-7~-8Vを有している。ここで第2の高電子移動度トランジスタ6の閾値絶対値は、第1のゲートG1に対応するHEMT32の閾値例えば、1~3V程度より高くなっている。また、第2の高電子移動度トランジスタ6のゲートG2の耐圧例えば、100V程度は、第1の高電子移動度トランジスタ6のゲートG1の耐圧例えば、10V程度より高くなっている。尚、本実施の形態詩の第2の高電子移動度トランジスタ6の第2のゲートG2の下側の構造は、図2に示すように、第1のフィールドプレートFP1の下側の構造と略同じである。従って、第2の高電子移動度トランジスタ6の特性閾値、耐圧等は、第1のFP-HEMT34と略同じである。但し、第2の高電子移動度トランジスタ6の下側の構造は、第1のフィールドプレートFP1の下側の構造と異なっていてもよい。尚、ゲートの耐圧とは、ゲートに対応するHEMTにおけるソースとゲートの間の電圧に対する、ゲートの下側の絶縁層の耐圧絶縁破壊直前の電圧である。フィールドプレートの耐圧とは、フィールドプレートに対応するHEMTにおけるソースとゲートの間の電圧に対する、ゲートの下側の絶縁層の耐圧絶縁破壊直前の電圧である。以下、ゲートの耐圧とフィールドプレートの耐圧をまとめて、ゲート耐圧と呼ぶ。また、ゲートまたはフィールドプレートの下側の絶縁層が破壊されることを、ゲートまたはフィールドプレートが破壊されると表現する。因みに、HEMTの構造は、ゲートを中心とする対称構造である。従って、ドレインゲート間電圧に対するゲートまたはフィールドプレートの耐圧は、ソースゲート間電圧に対するゲートまたはフィールドプレートの耐圧と略同じになる。2動作図1に示すように、第1の高電子移動度トランジスタ4のソースS1およびドレインD1は、それぞれトランジスタ回路2のソース端子STおよびドレイン端子DTに接続されている。第2の高電子移動度トランジスタ6のドレインD2は、トランジスタ回路2のゲート端子GTに接続される。ドレイン端子DTには正の電圧例えば、数十V程度が印加され、ソース端子STには、接地電位=0Vが供給される。図4は、本実施の形態のトランジスタ回路2の動作を説明する図である。横軸は時間である。縦軸は、接地面に対する電圧電位である。実線は、第1の高電子移動度トランジスタ4のゲートG1の電位38を示している。破線は、ゲート端子GTに印加される電位36以下、ゲート駆動電位と呼ぶを示している。図4の上部には、第2の高電子移動度トランジスタ6の動作状態に対応する4つのフェーズP1~P4が示されている。ところで、第2の高電子移動度トランジスタ6のソースゲート間電位は、第2のソースS2の電位VS2と第2のゲートG2の電位VG2の電位差=VG2-VS2である。図1に示すように、第2の高電子移動度トランジスタ6のソースS2は、第1のゲートG1に接続されている。従って、第2の高電子移動度トランジスタ6のソースS2の電位VS2は第1のゲートG1の電位VG1に等しいVS2=VG1。一方、第2の高電子移動度トランジスタ6のゲートG2の電位VG2は第1のソースの電位VS1に等しいVG2=VS1。ここでソース端子STに接続された第1のソースの電位VS1は、接地電位=0Vである。従って、第2の高電子移動度トランジスタ6のゲートG2の電位VG2は0VであるVG2=0V。従って、第2の高電子移動度トランジスタ6のソースゲート間電位VSG=VG2-VS2は、式1で表される。VSG=-VG11―フェーズP1―フェーズP1は、ゲート端子GTに印加される駆動電位以下、ゲート駆動電位と呼ぶがローレベルの期間である。図4の例に示す例では、ローレベル電位トランジスタ回路2を非導通状態にする電位レベルは0Vである。この時の第1のゲートG1の電位VG1は0Vである。従って、式1から明らかなように、第2の高電子移動度トランジスタ2のソースゲート間電位VSGは0Vである。上述したように第2の高電子移動度トランジスタ6の閾値は、負電圧例えば、-7~-8Vである。従って、第2の高電子移動度トランジスタ6は、ソースゲート間電位VSG=0Vが閾値負電圧以上なので導通している。―フェーズP2―フェーズP2は、ゲート駆動電位36がローレベルから上昇を開始し第2の高電子移動度トランジスタ6の閾値絶対に達すまでの期間である。図2に示す例では、ゲート駆動電位のピーク値ハイレベル電位が、第1の高電子移動度トランジスタ4の閾値例えば、7~8V程度の2倍程度例えば、14~16V程度である。ゲート駆動電位が上昇し始めると、導通状態の第2の高電子移動度トランジスタ6を介して第1のゲートG1に電流が供給される。この電流により、第1の高電子移動度トランジスタ4のソースゲート間容量が充電される。その結果、第1のゲートG1の電位38は、ゲート駆動電位36ともに上昇する。―フェーズP3―フェーズP3は、ゲート駆動電位36が第2の高電子移動度トランジスタ6の閾値絶対値から更に上昇し、その後下降して再び第2の高電子移動度トランジスタ6の閾値絶対値に戻るまでの期間である。ゲート駆動電位36が第2の高電子移動度トランジスタ6の閾値絶対値例えば、7~8Vを超えると、第1のゲートG1の電位VG1は第2の高電子移動度トランジスタ6の閾値絶対値を僅かに超えた電位に達する。すると、第2の高電子移動度トランジスタ6のソースゲート間電位VSGは、式1から明らかなように、第2の高電子移動度トランジスタ6の閾値を僅かに下回る。この時、第2の高電子移動度トランジスタ6は非導通状態になる。これにより、第1の高電子移動度トランジスタ4のソースゲート間容量への充電が停止する。従って、第1のゲートG1の電位VG1は、第2の高電子移動度トランジスタ6の閾値絶対値程度以上には上昇しない。その後ゲート駆動電位36はハイレベル電位に達し、暫くハイレベル電位を維持する。やがてゲート駆動電位36は下降を開始し、再び第2の高電子移動度トランジスタ6の閾値絶対値に達する。この間、第2の高電子移動度トランジスタ4は非導通状態のままである。従って、第1のゲートG1の電位VG1は、第2の高電子移動度トランジスタ6の閾値絶対値程度に保たれる。―フェーズP4―フェーズ4は、ゲート駆動電位36が第2の高電子移動度トランジスタ6の閾値絶対値以下に下降した後の期間である。第2の高電子移動度トランジスタ6のドレインゲート間電圧VDGは、第2のドレインD2の電位VD2と第2のゲートG2の電位VG2の電位差=VG2-VD2である。上述したように、第2のゲートG2の電位VG2は0Vである。従って、第2の高電子移動度トランジスタ6のドレインゲート間電圧VDGは、式2で表される。VSG=-VD22従って、ゲート駆動電位36が第2の高電子移動度トランジスタ6の絶対閾値より小さくなると、第2の高電子移動度トランジスタ6のドレインゲート間電位が閾値以上になる。このため、第2の高電子移動度トランジスタ6が導通する。すると第1の高電子移動度トランジスタ4のソースゲート間容量が、第2の高電子移動度トランジスタ6を介して放電する。その結果、第1のゲートG1の電位38は、ゲート駆動電位36ともに下降する。ゲート駆動電位36がローレベルに達するまで第1の高電子移動度トランジスタ4のソースゲート間容量は放電し続け、ゲート駆動電位36がローレベルに達すると放電を停止する。その結果、第1のゲートG1の電位38はローレベル電位=0Vまで下降し、その後ローレベル電位に保たれる。ゲート駆動電位36がローレベル電位に達した後の第1および第2のトランジスタ46の状態は、フェーズP1における第1および第2の高電子移動度トランジスタ46の状態である。―導通制御―図4を参照して説明したように、第1のゲートG1の電位38は、ゲート駆動電位36と共に第2の高電子移動度トランジスタ6の閾値絶対値程度まで上昇し、暫くこの閾値絶対値程度に止まった後、ゲート駆動電位36と共に下降する。上述したように、この第2の高電子移動度トランジスタ6の閾値絶対値例えば、7~8Vは、第1のゲートG1に対応するHEMT32の閾値例えば、1~3V程度より高くなっている。従って、ゲート駆動電位38がハイレベル電位になると、第1のゲートG1に対応するHEMT32が導通する。すると、第1のFP-MEMT34のソース第1のノードN1と第1のフィールドプレートFP1の間の電位差が0Vになり、第1のFP-MEMT34が導通する。これにより、第1の高電子移動度トランジスタ4が導通する。一方、ゲート駆動電位38がローレベルになると、第1の高電子移動度トランジスタ4は非導通になる。すると、後述するように、第1のFP-MEMT34のソースと第1のフィールドプレートFP1の間の電位差が第1のFP-MEMT34の閾値以下になり、第1のFP-MEMT34が非導通状態になる。これにより、第1の高電子移動度トランジスタ4が非導通状態になる。以上のように、第1の高電子移動度トランジスタ4の導通状態は、ゲート駆動電位38により制御される。―耐圧―以上の通り、第1のゲートの電位38VG1のピーク値は、高々、第2の高電子移動度トランジスタ6の閾値絶対値ABSVth程度である。ここで第2の高電子移動度トランジスタ6の絶対閾値ABSVth例えば、7~8Vは、第1のゲートG1の耐圧BV例えば、10V程度より低くなっているVG1程度=ABSVth<BV。従って、第1のゲート電位VG1は、第1の高電子移動度トランジスタのゲートの耐圧より低くなっているABSVth<BN。ここで第1のゲート電位38VG1は、第1の高電子移動度トランジスタ4のソースゲート間電圧である。従って、本トランジスタ回路2によれば、第1の高電子移動度トランジスタ4のソースゲート間電圧=VG1は、第2の高電子移動度トランジスタ6により第1の高電子移動度トランジスタ4のゲートの耐圧BVより低い電圧に制限される。従って、第1のゲートG1が、ゲート端子GTに印加される電位により破壊されることはない。すなわち、第2の高電子移動度トランジスタ6により第1の高電子移動度トランジスタ4が保護されている。例えば、ゲート駆動電位のハイレベル電位が第1の高電子移動度トランジスタ4の耐圧以上であっても、第1のゲートG1が破壊されることはない。また、ノイズによりゲート端子GTに耐圧以上の電圧が印加されても、第1のゲートG1が破壊されることはない。尚、第2の高電子移動度トランジスタ6の耐圧は、例えば100V程度である。従って、ゲート端子GTに数十V程度のノイズが印加されても、第2の高電子移動度トランジスタ6が破壊されることはない。以上のように、本実施の形態の半導体素子2では、第2の高電子移動度トランジスタ6が、第1の高電子移動度トランジスタ4のソースとゲートの間の電圧を、第1の高電子移動度トランジスタ4のゲートの耐圧より小さい電圧に制限する。これにより、第1の高電子移動度トランジスタ4の破壊が防止される。尚、ソースとゲートの間の電圧は、ソースゲート間電圧の絶対値に等しい値である。以上の説明では、ゲート端子GTに正電位が印加される場合が想定されている。この場合、第1のゲートG1に正電位が印加され、ゲート直下のチャネル層12に二次元電子ガスが発生する。すると絶縁層28および障壁層14に大きな電界が印加され、絶縁層28および障壁層14が破壊されやすくなる。本実施の形態では、第2の高電子移動度トランジスタ6を設けることで絶縁層28および障壁層14に印加される電界を制限し、絶縁層28および障壁層14の破壊が防止される。一方、電位が負に変化するノイズがゲート端子GTに入力すると、第1のゲートG1にも負電位が印加される。この場合には二次元電子ガスは発生せず、チャネル層12に空乏層が拡がる。このため絶縁層28および障壁層14に印加される電界強度は大きくなり難い。従って、特に対策は講じていないが、本実施の形態のトランジスタ回路2は、電位が負に変化するノイズがゲート端子に入力しても、容易には破壊されない。―フィールドプレートFP1―図1に示すように、第1のフィールドプレートFP1と第1のゲートG1の間には、第1のノードN1が存在している。ゲート端子GTにハイレベル電位が印加されている状態では、第1のゲートG1に対応するHEMT32および第1のFP-HEMT34は導通している。この時の第1のノードN1の電位は、略0Vである。ゲート端子GTにローレベル電位が印加されると、第1のノードG1に対応するHEMT32が非導通状態になる。すると、第1のFP-HEMT34を介して、第1のノードN1に寄生している寄生容量図示せずが充電される。この充電により、第1のノードN1の電位は上昇する。第1のノードN1の電位が第1のFP-HEMT34の閾値絶対値例えば、7~8V程度を僅かに超えると、第1のFP-HEMT34のソースゲート間電圧がその閾値より僅かに低くなる。すると第1のFP-HEMT34は非導通になり、寄生容量は充電されなくなる。その結果、第1のノードN1の電位は、第1のFP-HEMT34の閾値絶対値程度になる。本実施の形態の第1のFP-HEMT34の閾値絶対値例えば、7~8V程度は、第1のゲートG1に対応するHEMT32のゲート耐圧例えば、10V程度より低くなっている。このため第1のゲートG1に対応するHEMT32のソースドレイン間電圧に対する耐圧以上の電位例えば、数十Vがドレイン端子DTに印加されても、第1の高電子移動度トランジスタ4が破壊されることはない。すなわち、第1のFP-HEMT34により第1のゲートG1に対応するHEMT32が保護されている。尚、第1の高電子移動度トランジスタ4の耐圧が十分に高い場合やドレイン端子DTに大きな電圧が印加されない場合には、第1のFP-HEMTFP1は設けなくてもよい。因みに、高電子移動度トランジスタが導通している時には、ドレイン電位は略0Vである。従って、ゲートが破壊されることはない。一方、フィールドプレートを有さない場合、高電子移動度トランジスタが非導通になるとドレイン電位が上昇し、ゲートが破壊されやすくなる。以上の例では、第1のゲートG1に対応するHEMT32の閾値は正電圧である。しかし、第1のゲートG1に対応するHEMT32の閾値は負電圧であってもよい。また、以上の例では、ソース端子STには接地電位が供給されている。しかし、ソース端子STには、正電位または負電位が供給されてもよい。その場合、ソース端子STに供給される電位が接地電位から負電位に置き換わるだけで、トランジスタ回路2は上記説明と略同様に動作する。トランジスタ回路2のゲート耐圧も、以上の説明と同様の理由により高くなる。3変形例図5は、本実施の形態の変形例2aを説明する回路図である。変形例2aは、図5に示すように、第2の高電子移動度トランジスタ6に直列に接続された第3の高電子移動度トランジスタ40を有している。第3の高電子移動度トランジスタ40の第3のゲートG3は、第1の高電子移動度トランジスタ4の第1のドレインD1に接続されている。第3の高電子移動度トランジスタ40の閾値は負電圧である。また、第3の高電子移動度トランジスタ40の閾値絶対値は、第1の高電子移動度トランジスタ4の閾値より高く、第1の高電子移動度トランジスタ4のゲート耐圧より低い。このような特性は、例えば第3の高電子移動度トランジスタ40の構造を第2の高電子移動度トランジスタ6と略同じすることにより得られる。上記2動作では、ソース端子STの電位がドレイン端子DTの電位より低いことを前提としている。しかし、ソース端子STの電位は、常にドレイン端子DTの電位より低いとは限らない。例えば、接地面とソース端子STを接続する配線に大きなノイズ電流が流れた場合、ソース端子STの電位がドレイン端子DTの電位より高くなる場合がある。この場合、第2の高電子移動度トランジスタ6のゲートにはソース端子STの高くなった電位が印加されるので、第2の高電子移動度トランジスタ6は容易には非導通状態にならない。従って、ゲート端子GTにゲート駆動電位が印加された時に、第2の高電子移動度トランジスタ6が第1のゲートG1の電位上昇を制限することは困難である。一方、ゲートG3が低電位側のドレイン端子DTに接続された第3の高電子移動度トランジスタ40は、容易に非導通状態になる。このためゲート駆動電位が上昇すると、第3の高電子移動度トランジスタ40が非導通状態になって、第1のゲートG1の電位上昇が制限される。この時の第1のゲートG1と第1のソースD1の電位差すなわちソースゲート間電圧は、第3の高電子移動度トランジスタ40の閾値絶対値程度に制限される。この閾値絶対値は、第1の高電子移動度トランジスタ4の耐圧より低くなっている。従って、変形例2aによれば、ソース端子STの電位がドレイン端子の電位より高くなっても、第1のゲートG1の破壊を防止することができる。また、第3の高電子移動度トランジスタ40の閾値絶対値は、第1のゲートG1に対応するHEMT32の閾値よりは高くなっている。従って、第3の高電子移動度トランジスタ40により、第1の高電子移動度トランジスタ4の導通が妨げられることはない。尚、第3の高電子移動度トランジスタ6は、第1のゲートG1と第2の高電子移動度トランジスタ6の間に設けられてもよい。実施の形態2図6は、本実施の形態のトランジスタ回路2bの平面図である。実施の形態1では、一つの第2の高電子移動度トランジスタ6に、一つの第1の高電子移動度トランジスタ4が接続されている。一方、本実施の形態のトランジスタ回路2bでは、図6に示すように、一つの第2の高電子移動度トランジスタ6に複数の第1の高電子移動度トランジスタ4が接続されている。ここで第1および第2の高電子移動度トランジスタ46は、同一基板上に形成されたデバイスである。第1および第2の高電子移動度トランジスタ46の構造は、図2および3を参照して説明した実施の形態1の第1および第2の高電子移動度トランジスタの構造と略同じである。複数の第1の高電子移動度トランジスタ4が設けられた領域と第2の高電子移動度トランジスタ6が設けられた領域の間の領域は、例えばイオン注入により高抵抗化されている。ソース端子ST、ドレイン端子DT,およびゲート端子GTは、第2の絶縁膜29図2および3参照の上に設けられた電極パッドである。これらの電極パッドには、第2の絶縁膜29の上に設けられた配線42a42b42cが接続されている。これらの配線42a42b42cに、第1および第2のソースS1S2、第1および第2のドレインD1D2、第1および第2のゲートG1G2、並びにフィールドプレートFP1以下、第1のソースS1S2等と呼ぶが接続されている。第1のソースS1S2等と配線42a42b42cは、第2の絶縁膜29に設けられた引き出し電極44により接続されている。尚、図6では第1のソースS1S2等は、第1の絶縁膜29を透視した状態で示されている。第1および第2の高電子移動度トランジスタ46の構造は、上述したように実施の形態1で説明した第1および第2の高電子移動度トランジスタの構造と略同じである。但し、第1の高電子移動度トランジスタ4の第1のソースS1および第1のドレインD1は、隣接する第1の高電子移動度トランジスタ4により共有されている。本実施の形態のトランジスタ回路2bでは、図6に示すように、ソース端子STおよびドレイン端子DTに複数の第1の高電子移動度トランジスタ4が接続されている。従って、大きな出力を得ることができる。図7は、本実施の形態の変形例2cの平面図である。変形例2cでは、複数の第2の高電子移動度トランジスタ6が、トランジスタ回路2cの中央部に配置されている。更に、変形例2cは、複数の第1の高電子移動度トランジスタ4が設けられた複数のトランジスタ領域46を有している。複数の第2のトランジスタ6はそれぞれ、複数のトランジスタ領域46のいずれかに含まれる複数の第1の高電子移動度トランジスタ4に接続されている。従って、中央部に配置された複数の第2の高電子移動度トランジスタ6が分担して、変形例2cに設けられた第1の高電子移動度トランジスタ4のゲート電圧の上昇を制限する。配線42a42b42cの抵抗や寄生容量の影響により、第1の高電子移動度トランジスタ4に印加される電圧はデバイスごとに異なっている。このため複数の第1の高電子移動度トランジスタ4を有するトランジスタ回路では、動作異常が起きやすい。第1の高電子移動度トランジスタ4に印加される電圧のバラツキは、トランジスタ回路2cの両端で大きくなりやすい。そこで本実施の形態では、図7に示すように複数の第2の高電子移動度トランジスタ6を中央部に配置することで、印加電圧のバラツキを緩和している。これにより、第1の高電子移動度トランジスタ4の動作異常が抑制される。尚、複数の第2の高電子移動度トランジスタ6を分散配置するだけでも、印加電圧のバラツキを緩和することができる。実施の形態3図8は、本実施の形態のトランジスタ回路2dの回路図である。図8に示すように、トランジスタ回路2dは、実施の形態1のトランジスタ回路2に類似している。従って、実施の形態1のトランジスタ回路2と共通する部分については説明を省略する。図8に示すように、トランジスタ回路2dは、第1の高電子移動度トランジスタ4aと、第2の高電子移動度トランジスタ6aとを有している。1第1の高電子移動度トランジスタ第1の高電子移動度トランジスタ4aは、第1のゲートG1と、第1のフィールドプレートFP1aと、第2のフィールドプレートFP2を有している。第1のフィールドプレートFP1aは、実施の形態1の第1のフィールドプレートFP1と同様、第1のゲートG1と第1のドレインD1の間に設けられたフィールドプレートである。この第1のフィールドプレートFP1aは、第1のゲートG1と第1のドレインD1の間に一部が延在したフィールドプレートであってもよい下記ゲートおよびフィールドプレートの構造参照。第2のフィールドプレートFP2は、第1のフィールドプレートFP1aと第1のドレインD1の間に設けられたフィールドプレートである。このフィールドプレートFP2は、第1のフィールドプレートFP1aと第1のドレインD1の間に一部が延在したフィールドプレートであってもよい下記ゲートおよびフィールドプレートの構造参照。図8に示すように、第1の高電子移動度トランジスタ4aは、第1のゲートG1に対応するHEMT32と、第1のフィールドプレートF1aに対応する第1のFP-HEMT34aと、第2のフィールドプレートF2に対応する第2のFP-HEMT48とを有している。実施の形態1と同様、第1のゲートG1に対応するHEMT32は、正の閾値例えば、1~3Vを有している。また、第1のFP-HEMT34aは、負の閾値電圧例えば、-7~-8V程度を有している。第2のFP-HEMT48は、第1のFP-HEMT34aより低い負の閾値電圧例えば、-80V程度を有している。また、実施の形態1と同様、ソース端子STは接地され、ドレイン端子DTには正の電位が供給される。一方、第1のフィールドプレートFP1aは、実施の形態1の第1のフィールドプレートFP1とは異なり、第1のゲートG1に接続されている。また、第2のフィールドプレートFP2も、第1のゲートG1に接続されている。第1のゲートG1にローレベル電位例えば、0Vが印加されると、第1のゲートG1に対応するHEMT32は非導通になる。この時の第1のフィールドプレートFP1aの電位は、ローレベル電位である。このため、第1のノードN1第1のゲートG1と第1のフィールドプレートFP1aの間のノードの電位は、ローレベル電位例えば、0Vに第1のFP-HEMT34aの閾値絶対値例えば、7~8Vを加えた電位まで上昇する。第1のFP-HEMT34aの閾値絶対値例えば、7~8V程度は、実施の形態1と同様、第1のゲートG1のゲート耐圧例えば、10V程度より低い。従って、第1のゲートG1が、第1にノードN1の電位によって破壊されることはない。同様に、第1のゲートG1にローレベル電位が印加されると、第2のノードN2の電位は、ローレベル電位例えば、0V程度に第2のFP-HEMT48の閾値絶対値例えば、80V程度を加えた電位まで上昇する。第2のノードN2は、第1のフィールドプレートFP1aと第2のフィールドプレートFP2の間のノードである。第2のFP-HEMT48の閾値絶対値例えば、80V程度は、第1のFP-HEMT34aのゲート耐圧例えば、100V程度より低い。従って、第1のFP1aが第2のノードN2の電位によって破壊されることはない。第2のフィールドプレートのゲート耐圧例えば、1kV程度は、第1のFP-HEMT34aのゲート耐圧例えば、100V程度より高い。従って、第1のフィールドプレートFP1aのゲート耐圧より高い電位をドレイン端子DTに印加しても、第2のFP-HEMT48は破壊されない。従って、本実施の形態によれば、ソース端子STとドレイン端子DTの間の電圧に対するトランジスタ回路2dの耐圧が、第2のフィールドプレートFP2を有さない実施の形態1および2のトランジスタ回路の耐圧より高くなる。例えば、ドレイン端子DTに数百V程度のノイズ電圧が入力しても、トランジスタ回路2dは破壊されない。2第2の高電子移動度トランジスタ第2の高電子移動度トランジスタ6aは、第2のゲートG2と、第3のフィールドプレートFP3を有している。第2のゲートG2および第3のフィールドプレートFP3は、第1の高電子移動度トランジスタ4aのソースS1に接続されている。第3のフィールドプレートFP3は、第2のゲートG2とゲート端子GTの間に設けられたフィールドプレートである。この第3のフィールドプレートFP3は、第2のゲートG2とゲート端子GTの間に一部が延在したフィールドプレートであってもよい下記ゲートおよびフィールドプレートの構造参照。図8に示すように、第2の高電子移動度トランジスタ6aは、第2のゲートG2に対応するHEMT50と、第3のフィールドプレートFP3に対応する第3のFP-HEMT52とを有している。実施の形態1と同様、第2のゲートG2に対応するHEMT50は、負の閾値電圧例えば、-7~-8V程度を有している。第3のFP-HEMT52は、第2のゲートG2に対応するHEMT50より低い負の閾値電圧例えば、-80V程度を有している。ローレベル電位がゲート端子GTに印加されている状態では、第2のゲートG2に対応するHEMT50および第3のFP-HEMT52は導通している。ゲート端子GTに印加される電位が上昇すると、第1のゲートG1に対応するHMET32のソースゲート間容量が充電される。その結果、第2のゲートG2に対応するHEMT50のソース電位が上昇する。ゲート駆動電位ゲート端子GTに印加される電位が第2のゲートG2に対応するHEMT50の閾値絶対値を超えると、そのソースゲート間電圧は閾値より低くなる。このため第2のゲートG2に対応するHEMT50は、非導通状態になる。その結果、第1のゲートG1の電位は、第2のゲートG2に対応するHEMT50のほぼ閾値絶対値程度に固定される。更にゲート駆動電位が上昇して第3のFP-HEMT52の閾値絶対値を超えると、第3のFP-HEMT52が非導通状態になる。その結果、第2のゲートG2と第3のFP3の間の第3のノードN3の電位は、第3のFP-HEMT52の閾値絶対値程度に固定される。第2のゲートG2に対応するHEMT50の閾値絶対値例えば、7~8V程度は、実施の形態1と同様、第1のゲートG1に対応するHEMT32のゲート耐圧例えば、10V程度より低い。従って、第2のソースS2の電位第1のゲートG1の電位により、第1のゲートが破壊されることはない。また、第3のFPHEMT52の閾値絶対値例えば、80V程度は、第2のゲートG2に対応するHEMT50のゲート耐圧例えば、100V程度より低い。従って第3のノードN3の電位により、第2のゲートG2が破壊されることはない。第3のフィールドプレートの耐圧例えば、1kV程度は、第2のゲートG2の耐圧例えば、100V程度より高い。従って、第1のゲートG2の耐圧より高い電位例えば、数百Vをゲート端子GTに印加しても、第3のFP-HEMT52は破壊されない。従って、本実施の形態によれば、ソース端子STとゲート端子GTの間の電圧に対する第1のゲートG1の耐圧が、第3のFP-HEMT52を有さない実施の形態1および2のトランジスタ回路より高くなる。例えば、ゲート端子GTに数百V程度のノイズ電圧が入力しても、トランジスタ回路2dは破壊されない。3ゲートおよびフィールドプレートの構造図9は、第1の高電子移動度トランジスタ4aの断面図の一例である。第1の高電子移動度トランジスタ4aは、図9に示すように、第1の化合物半導体膜チャネル層12と、積層膜26を有している。積層膜26には、第2の化合物半導体膜障壁層14と第1の絶縁膜24が積層されている。第1の高電子移動度トランジスタ4aは、第1のソースS1と第2のドレインD1の間に設けられた第1の電極54を有している。第1の電極54は、積層膜26に形成された第1の凹部28bに埋め込まれた第1の部分56と、第1の部分56の上および第1の絶縁膜24の上に延在する板状の第2の部分58とを有している。第1の電極54と積層膜26の間には、第3のゲート絶縁層30cが設けられている。第2の部分58は、所定の長さ例えば、01~数μmを有している。第1の部分56は、第2の部分58の延在方向で第1の長さ例えば、01~数μmを有する板状の第1の埋め込み部分60を有している。また、第1の部分56は、第1の埋め込み部分60と第1の凹部28bの底との間に設けられ上記延在方向で第1の長さより短い第2の長さ例えば、01~μmを有する板状の第2の埋め込み部分62とを有している。上記延在方向は、図9に示すように、第1の高電子移動度トランジスタ4aのソースS1からドレインD1に向かう方向である。図9に示す例では、第1の凹部28bは、障壁層14の内部に達している。しかし、第1の凹部28bは、障壁層14の内部に達していなくてもよい。すなわち、第1の凹部28bは、障壁層14の表面または第1の絶縁膜24の内部に止まってもよい。第1の凹部28bが第1の絶縁膜24の内部に止まる場合には、第3のゲート絶縁層30cを省略してもよい。第2の埋め込み部分62は、第1のゲートG1である。第1の埋め込み部分60は、第1のフィールドプレートFP1である。第2の部分58は、第2のフィールドプレートFP2である。第1の埋め込み部分60、第2の埋め込み部分62、および第2に部分58は一体形成され、互いに接続されている。図9に示すように、第1のフィールドプレートFP1第1の埋め込み部分60は、第1のゲートG1第2の埋め込み部分62の両側に広がっている。この広がり部分の片側第1のフィールドプレートFP1の一部は、図9に示すように、第1のゲートG1第2の埋め込み部分62と第1のドレインD1の間に延在している。この部分がフィールドプレートとして機能して、第1のゲートG1との境界の電位を第1のフィールドプレートFP1の閾値絶対値程度に制限する。また、第2のフィールドプレートFP2第2の部分58は、第1のフィールドプレートFP1第1の埋め込み部分60の両側に広がっている。この広がりの片側第2のフィールドプレートFP2の一部は、第1のフィールドプレートFP1第1の埋め込み部分60と第1のドレインD1の間に延在している。この広がりの片側がフィールドプレートとして機能して、第1のフィールドプレートFP1との境界の電位を第2のフィールドプレートFP2の閾値絶対値程度に制限する。すなわち、第1の電極54は、第1のゲートG1、第1のフィールドプレートFP1、および第2のフィールドプレートFP2が結合した電極である。図10は、第2の高電子移動度トランジスタ6aの断面図の一例である。第2の高電子移動度トランジスタ6aは、図10に示すように、第1の化合物半導体膜チャネル層12と、積層膜26を有している。積層膜26には、第2の化合物半導体膜障壁層14と第1の絶縁膜24が積層されている。第2の高電子移動度トランジスタ6aは、第2のソースS2と第2のドレインD2の間に設けられた第2の電極54aを有している。第2の電極54aは、積層膜26に形成され所定の長さ例えば、01~数μmを有する第2の凹部28cに埋め込まれた板状の第1の部分56aを有している。また、第2の電極54aは、第1の部分56aの上および第1の絶縁膜24の上に延在する板状の第2の部分58aを有している。第1の電極54と積層膜26の間には、第4のゲート絶縁層30dが設けられている。図10に示す例では、第2の凹部28cは、障壁層14の表面に達している。しかし、第2の凹部28cは、第1の絶縁膜24の内部に止まっていてもよい。第2の凹部28cが第1の絶縁膜24内に止まる場合には、第4のゲート絶縁層30dを省略してもよい。第1の部分56aは、第2のゲートG2である。第2の部分58aは、第3のフィールドプレートFP3である。第1の部分56aと第2の部分58aは一体形成され、互いに接続されている。第3のフィールドプレートFP3第2の部分58aの一部は、図10に示すように、第2のゲートG2第1の部分56aと第2のドレインD2の間に延在している。この部分はフィールドプレートとして機能して、第2のゲートG2との境界の電位を第3のフィールドプレートFP3の閾値絶対値程度に制限する。すなわち、第2の電極54aは、第2のゲートG2、第3のフィールドプレートFP3が結合した電極である。4製造方法図11乃至15は、本実施の形態のトランジスタ回路の製造方法の一例を説明する工程断面図である。図11乃至15に示す製造工程では、図15bに示すように、第1の電極54と第1のドレインD1の間に、更に第4のフィールドプレートFP4を有するトランジスタ回路の製造方法を説明する。第4のフィールドプレートFP4は、第1のソースS1に接続される。まず、図11aに示すようにSi基板64を準備する。Si基板64は、例えばp型111基板である。有機金属気相成長等を用いてこのSi基板64の上に、AlNバッファ層66、例えば厚さ20~40nm程度のGaN層第1の化合物半導体膜68、例えば厚さ10~30nm程度のAlGaN層第2の化合物半導体膜70、および例えば厚さ2~8nm程度のGaN層72を順次成長する。このGaN層72は省略してもよい。次に、図11bに示すように、第1の埋め込み部分60に対応する開口部74を有するフォトレジスト膜76をGaN層72の上に形成する。このフォトレジスト膜76をマスクとして、AlGaN層70に達する第1の凹領域78をドライエッチングにより形成する。第2の埋め込み部62に対応する第1の凹領域78の第1の幅は、例えば01~数μm程度である。フォトレジスト膜76を除去した後、チャネリング防止用のSiN図示せずをGaN層72および第1の凹領域78の上に形成する。このSiN膜の上に素子分離領域80に対応する開口部を有するフォトレジスト膜図示せずを形成する。このフォトレジス膜をマスクとしてArイオンを100kVで注入し、図11cに示すように素子分離領域80を形成する。チャネリング防止用のSiNを除去した後、図12aに示すように、第1の凹領域78が形成されたAlGaN層70およびGaN層72の上に、プラズマCVDchemicalvapordeposition法により、厚さ200~400nmのSiN膜第1の絶縁膜82を形成する。このSiN膜82の上に、更に第1の高電子移動度トランジスタ4aの第2の埋め込み部分62に対応する開口部84を有するフォトレジスト膜86を形成する。フォトレジスト膜86には、第2の高電子移動度トランジスタ6aの第1の部分56aに対応する開口部図示せずも設けられている。このフォトレジスト膜86をマスクとしてのSiN膜82をドライエッチングして、第1の凹領域78の第1の幅より広い第2の幅例えば02~数μm程度を有する第2の凹領域88をSiN膜82に形成する。これにより、第1の凹領域78および第1の凹領域の両側の化合物半導体層を露出させる。フォトレジスト膜86を除去した後、第2の凹領域88が形成されたSiN膜第1の絶縁膜82と露出された第1の凹領域78の表面に、例えば、厚さ15~25nmのAlN膜と厚さ15~25nmのSiN膜を順次堆積する。これにより、図12bに示すように、第3のゲート絶縁層30cとなる絶縁層90を形成する。AlN膜およびSiN膜は、それぞれALDAtomicLayerDeposition法およびプラズマCVD法により形成する。この絶縁層90の上に、例えば、厚さ40~60nmのTaNと例えば厚さ300~500nmのAl膜を順次堆積して、図12cに示すように導電膜92を形成する。この導電膜92の上に、第1および第2の高電子移動度トランジスタ4a6aの第1および第2の電極5454aに対応するレジスト膜94を形成する。このレジスト膜94は、第4のフィールドプレートFP4の形成位置にも形成される。このレジスト膜94をマスクとして導電膜92および絶縁層90をドライエッチングして、図13aに示すように第1の電極54、第2の電極54a図示せず、第4のフィールドプレートFP4、第1乃至第4の絶縁層30c~30eを形成する。その後レジスト膜94を除去し、TEOSTetraethylOrthosilicateを原料とするCVD法により、図13bに示すように、例えば厚さ200~400nmのSiO2膜96を形成する。このSiO2膜96の上に、第1および第2のソースS1S2と第1および第2のドレインD1,D2以下、第1のソースS1および第1のドレインD1等と呼ぶぞれぞれに対応する4種類の開口部98を有するレジスト膜100を形成する。このレジスト膜100をマスクとして、図13cに示すように、AlGaN層70の内部に達するコンタクトホール102を形成する。その後レジスト膜100を除去し、スパッタ法によりTi膜とAl膜を順次堆積してメタル層を形成する。このメタル層の上に、第1ソースS1および第1ドレインD1等に対応する4種類のレジスト膜104を形成する。このレジスト膜104をマスクとしてドライエッチングによりメタル層106をエッチングし、図14aに示すように、第1のソースS1および第1のドレインD1等を形成する。レジスト膜104を除去した後、TEOSを原料とするCVD法により、厚さ1μm程度のSiO2膜108を形成する。このSiO2膜108に、図14bに示すように第1のソースS1および第1のドレインD1等の引き出し電極に対応するコンタクトホール110を形成する。このコンタクトホール110およびSiO2膜108の上に、例えば、Ti膜と厚さ3μm程度のAl膜を順次堆積する。その後、このTi膜とAl膜2をフォトリソグラフィ法により成形して、図15aに示すように引き出し電極44を形成する。この時、ソース端子ST、ゲート端GT,ドレイン端子DT,および配線42a~42c図6参照も形成する。その後、図15bに示すように、SiO2膜112およびSiN膜114を順次堆積して、カバー膜116を形成する。最後にこのカバー膜116に、ソース端子ST、ゲート端GT,およびドレイン端子DTに対応する開口部図示せずを形成する。本製造方法では、第1の凹領域78を覆うSiN膜第1の絶縁膜82に第2に凹領域88を形成する図12a参照。第2の凹領域88の幅は、第1の凹領域78の幅より広い。従って、第2の凹領域88に対応するレチクルの、第1の凹領域78に対する位置合せが容易である。従って、本製造方法によれば、第1および第2の電極5454aを容易に形成することができる。以上の実施の形態1乃至3では、半導体へテロ接合6は、GaNAlGaNへテロ接合である。しかし、半導体へテロ接合6は、他の半導体へテロ接合であってよい。例えば、半導体へテロ接合6は、GaAsAlGaAsへテロ接合であってもよい。以上の実施の形態1乃至3に関し、更に以下の付記を開示する。付記1第1の高電子移動度トランジスタと、負の閾値電圧を有する第2の高電子移動度トランジスタとを有し、前記第2の高電子移動度トランジスタのソースは、前記第1の高電子移動度トランジスタのゲートに接続され、前記第2の高電子移動度トランジスタのゲートは、前記第1の高電子移動度トランジスタのソースに接続されていることを特徴とするトランジスタ回路。付記2付記1に記載のトランジスタ回路において、前記第1の高電子移動度トランジスタは、ゲートとドレインの間に少なくても一部が延在する第1のフィールドプレートを有することを特徴とするトランジスタ回路。付記3付記1または2に記載のトランジスタ回路において、前記第1の高電子移動度トランジスタは、更に第1のフィールドプレートとドレインの間に少なくても一部が延在する第2のフィールドプレートを有することを特徴とするトランジスタ回路。付記4付記1乃至3のいずれか1項に記載のトランジスタ回路において、前記第2の高電子移動度トランジスタは、ゲートとドレインの間に少なくても一部が延在し前記第1の高電子移動度トランジスタのソースに接続されたフィールドプレートを有することを特徴とするトランジスタ回路。付記5付記1乃至4のいずれか1項に記載のトランジスタ回路において、更に、前記第2の高電子移動度トランジスタに直列に接続された第3の高電子移動度トランジスタを有し、前記3の高電子移動度トランジスタは、ゲートが前記第1の高電子移動度トランジスタのドレインに接続され負の閾値電圧を有することを特徴とするトランジスタ回路。付記6付記1乃至5のいずれか1項に記載のトランジスタ回路において、前記第2の高電子移動度トランジスタは、前記第1の高電子移動度トランジスタのソースとゲートの間の電圧を、前記第1の高電子移動度トランジスタのゲートの耐圧より小さい電圧に制限することを特徴とするトランジスタ回路。付記7第1の化合物半導体膜と、第2の化合物半導体膜と絶縁膜が積層された積層膜と、前記積層膜に形成された凹部に埋め込まれた第1の部分と、前記第1の部分の上および前記絶縁膜の上に延在する第2に部分とを有する電極とを有し、前記第1の部分は、前記第2の部分の延在方向で前記第1の長さを有する第1の埋め込み部分と、第1の埋め込み部分と前記凹部の底との間に設けられ前記延在方向で前記第1の長さより短い第2の長さを有する前記第2の埋め込み部分とを有することを特徴とする半導体素子。付記8付記7に記載の半導体素子において、前記凹部は、前記第2の化合物半導体膜の内部に達していることを特徴する半導体素子。付記9付記7に記載の半導体素子において、前記凹部は、前記第2の化合物半導体膜の表面または前記第1の絶縁膜の内部に止まっていることを特徴する半導体素子。付記10付記7乃至9のいずれか1項に記載の半導体素子において、前記電極と前記積層膜の間には、絶縁層が設けられていることを特徴とするとする半導体素子。付記11付記7乃至10のいずれか1項に記載の半導体素子において、前記第2に部分は、前記第1の部分の両側に広がり、前記第1の埋め込み部分は、前記第2の埋め込み部分の両側に広がっていることを特徴とする半導体素子。付記12付記7乃至11のいずれか1項に記載の半導体素子において、前記半導体素子は、高電子移動度トランジスタであり、前記第1の化合物半導体膜は、前記高電子移動度トランジスタのチャネル層であり、前記第2の化合物半導体膜は、前記高電子移動度トランジスタの障壁層であり、前記電極は、ゲートと2つのフィールドプレートが結合した電極であり前記延在方向は、前記高電子移動度トランジスタのソースからドレインに向かう方向であることを特徴とする半導体素子。付記13第1の化合物半導体膜を形成し、前記第1の化合物半導体膜の上に第2の化合物半導体膜を形成し、前記第2の化合物半導体膜に第1の幅を有する第1の凹領域を形成し、前記第1の凹領域が形成された前記第2の化合物半導体の上に絶縁膜を形成し、前記第1の幅より広い第2の幅を有する第2の凹領域を前記絶縁膜に形成して、前記第1の凹領域および前記第1の凹領域の両側を露出させ、前記第1の凹領域、前記第2の凹領域、および前記第2の凹領域の外側の前記絶縁膜の上に延在する電極を形成することを特徴とする半導体素子の製造方法。付記14付記13の半導体素子の製造方法において、更に、前記第2の凹領域が形成された前記絶縁膜、露出された前記第1の凹領域、および露出された前記第1の凹領域の両側に絶縁層と導電膜を順次積層し、前記絶縁層と前記導電膜をエッチングして、前記電極を形成することを特徴とする半導体素子の製造方法。付記15付記13または14に記載の半導体素子の製造方法において、前記半導体素子は、高電子移動度トランジスタであり、前記第1の化合物半導体膜は、前記高電子移動度トランジスタのチャネル層であり、前記第2の化合物半導体膜は、前記高電子移動度トランジスタの障壁層であり、前記延在方向は、前記高電子移動度トランジスタのソースからドレインに向かう方向であることを特徴とする半導体素子の製造方法。"