"基板上の所定の層内に複数本並べられて設けられているとともに、並べられた方向に沿って一方の側から他方の側へ向かうに連れて長く延ばされて形成されているか、あるいは短く縮められて形成されており、かつ、隣接するそれぞれの一端部が前記並べられた方向と直交する方向において互いにずれた位置に配置されている第1の配線を具備することを特徴とする半導体装置。前記各第1の配線が設けられている前記所定の層において前記各第1の配線のうち所定の前記第1の配線と対をなして第2の配線が複数本並べられて設けられているとともに、前記各第2の配線の一端部が前記所定の第1の配線の前記一端部に対してそれぞれ所定の間隔を空けられて対向して配置されており、かつ、隣接する前記各第2の配線の前記一端部が前記各第2の配線が並べられた方向と直交する方向において互いにずれた位置に配置されていることを特徴とする請求項1に記載の半導体装置。前記各第1の配線および前記各第2の配線のうち、少なくとも所定の複数本の前記第1の配線の前記一端部上には、前記各所定の第1の配線と前記所定の層の上層に設けられている複数本の第3の配線とを電気的に接続する第1のコンタクト部が少なくとも1個ずつ設けられていることを特徴とする請求項1または2に記載の半導体装置。前記各第1の配線および前記各第2の配線のうち、所定の複数本の前記第2の配線の前記一端部上にも、前記各所定の第2の配線と前記所定の層の上層に設けられている前記各第3の配線とは異なる複数本の第4の配線とを電気的に接続する第2のコンタクト部が少なくとも1個ずつ設けられていることを特徴とする請求項3に記載の半導体装置。前記各第3の配線は、前記各第1の配線の長手方向に対して交差する方向に延伸するように設けられていることを特徴とする請求項3または4に記載の半導体装置。前記各第4の配線は、前記各第2の配線の長手方向に対して交差する方向に延伸するように設けられていることを特徴とする請求項4または5に記載の半導体装置。前記第1および第2の各配線はそれぞれトランジスタのゲート層として形成されているとともに、前記第3および第4の各配線はそれぞれ前記各ゲート層に電気的に接続されるメタル配線層として形成されていることを特徴とする請求項4~6のうちのいずれかに記載の半導体装置。前記第1~第4の各配線ならびに前記第1および第2の各コンタクト部は、それぞれNAND型フラッシュメモリの一部を構成していることを特徴とする請求項4~6のうちのいずれかに記載の半導体装置。本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、配線のパターンが改良されることにより、形成すべき配線の大きさや配線間のピッチの大きさに拘らず、配線の引き出し性が向上されているとともに、配線間の短絡などの電気的問題が生じるおそれが抑制されており、かつ、配線が形成される領域の省スペース化が図られた半導体装置を提供することにある。それとともに、そのような半導体装置を効率よく、かつ、容易に製造することができる半導体装置の製造方法を提供することにある。前記課題を解決するために、本発明の一態様に係る半導体装置は、基板上の所定の層内に複数本並べられて設けられているとともに、並べられた方向に沿って一方の側から他方の側へ向かうに連れて長く延ばされて形成されているか、あるいは短く縮められて形成されており、かつ、隣接するそれぞれの一端部が前記並べられた方向と直交する方向において互いにずれた位置に配置されている第1の配線を具備することを特徴とするものである。また、前記課題を解決するために、本発明の他の態様に係る半導体装置の製造方法は、被処理基板上に設けられた第1の膜の表面上に、第2の膜からなる複数本の線形状パターンを互いに離間させつつ並べて設ける工程と、前記各線形状パターンのそれぞれの側部を覆って前記第1の膜の表面上に複数の側壁膜を個別に設ける工程と、前記第1の膜の表面上から前記各第2の膜を除去して前記第1の膜の表面上に前記各側壁膜を互いに離間させつつ並べて残す工程と、前記第1の膜の表面上で前記各側壁膜を覆うレジスト膜を、このレジスト膜により覆われる前記各側壁膜の表面上の領域が、前記各側壁膜が並べられている方向に沿って一方の側から他方の側へ向かうに連れて大きくなるか、あるいは小さくなるかのいずれかであるとともに、前記各側壁膜の前記レジスト膜により覆われる領域と前記レジスト膜から露出する領域との境界部を、前記各側壁膜が並べられている方向と直交する方向において隣接する前記各側壁膜同士の間で互いにずらして、前記各側壁膜の一部を露出しつつ前記第1の膜の表面上に設ける工程と、前記レジスト膜をマスクとして前記レジスト膜から露出している前記各側壁膜の一部を前記第1の膜の表面上から除去した後、前記レジスト膜を前記第1の膜の表面上から除去する工程と、前記第1の膜の表面上に残された前記各側壁膜をマスクとして前記各側壁膜から露出している前記第1の膜を除去して所定のパターンからなる複数本の第1の配線を形成する工程と、を備えることを特徴とするものである。本発明の一態様に係る半導体装置においては、配線のパターンが改良されており、形成すべき配線の大きさや配線間のピッチの大きさに拘らず、配線の引き出し性が向上されているとともに、配線間の短絡などの電気的問題が生じるおそれが抑制されており、かつ、配線が形成される領域の省スペース化が図られている。また、本発明の他の態様に係る半導体装置の製造方法によれば、配線のパターンが改良されており、形成すべき配線の大きさや配線間のピッチの大きさに拘らず、配線の引き出し性が向上されているとともに、配線間の短絡などの電気的問題が生じるおそれが抑制されており、かつ、配線が形成される領域の省スペース化が図られた半導体装置を効率よく、かつ、容易に製造することができる。以下、本発明に係る各実施形態を図面を参照しつつ説明する。第1の実施の形態先ず、本発明に係る第1実施形態を図1を参照しつつ説明する。図1は、本実施形態に係る半導体装置を示す平面図である。本実施形態においては、通常のリソグラフィ工程で形成されるパターンピッチよりも微細なパターンピッチからなるとともに、コンタクト部との合わせずれに対する裕度合わせ余裕も向上されており、かつ、無駄なスペースエリアペナルティが小さいパターンからなる配線を具備する半導体装置について説明する。図1には、本実施形態に係る半導体装置1が備える集積回路の配線パターン2を示す。図1に示すように、本実施形態の半導体装置1においては、図示しないメモリセル部から引き出された第1の配線としての各下層配線パターン3が、それらが並べられている方向に沿って一方の側から他方の側へ向かうに連れて長く延ばされて形成されているか、あるいは短く縮められて形成されて、半導体基板4上の所定の層内に複数本設けられている。そして、隣接する各下層配線パターン3の一端部である終端部3a同士は、各下層配線パターン3が並べられている方向と直交する方向において互いにずらされた位置に配置されている。すなわち、各下層配線パターン3の終端部3aは、各下層配線パターン3の長手方向に対して直交する方向において互いに重ならないように、各下層配線パターン3の長手方向に沿って互いにずらされた位置で各下層配線パターン3上に配置されている。より具体的には、各下層配線パターン3の終端部3aは、各下層配線パターン3の長手方向を斜めに横切る方向に沿って一直線状に並ぶように形成されている。また、図1に示すように、半導体装置1の第1の配線3が設けられている層と同じ層には、第1の配線とは異なる複数本の第2の配線5からなる配線パターン2も設けられている。これら各第2の配線としての各下層配線パターン5も各下層配線パターン3と同様に形成されている。すなわち、図示しないメモリセル部から引き出された各下層配線パターン5は、それらが並べられている方向に沿って一方の側から他方の側へ向かうに連れて長く延ばされて形成されているか、あるいは短く縮められて形成されて、各下層配線パターン3と同じ層に設けられている。そして、隣接する各下層配線パターン5の一端部である終端部5a同士は、各下層配線パターン5が並べられている方向と直交する方向において互いにずらされた位置に配置されている。すなわち、各下層配線パターン5の終端部5aは、各下層配線パターン5の長手方向に対して直交する方向において互いに重ならないように、各下層配線パターン5の長手方向に沿って互いにずらされた位置で各下層配線パターン5上に配置されている。より具体的には、各下層配線パターン5の終端部5aは、各下層配線パターン5の長手方向を斜めに横切る方向に沿って一直線状に並ぶように形成されている。なお、本実施形態においては、各下層配線パターン5は、各下層配線パターン3と対をなして、かつ、各下層配線パターン3の長手方向と並行な方向に沿って延ばされて形成されている。それとともに、各下層配線パターン5の終端部5aは、各下層配線パターン3の終端部3aに対してそれぞれ所定の間隔を空けられて対向して配置されている。本実施形態においては、各下層配線パターン5の終端部5aと各下層配線パターン3の終端部3aとの間隔は、全て等しい大きさに設定されていることとする。したがって、本実施形態においては、各下層配線パターン5の終端部5aと各下層配線パターン3の終端部3aとの対が、各下層配線パターン5および各下層配線パターン3の長手方向を斜めに横切る方向に沿って一直線状に並ぶように配置されている。また、各下層配線パターン3の終端部3a上には、各下層配線パターン3と各下層配線パターン3が設けられている層の上層に設けられている図示しない複数本の上層配線とを電気的に接続する、第1のコンタクト部としての第1のコンタクトホールパターン第1のコンタクトプラグ6がそれぞれ1個ずつ設けられている。同様に、各下層配線パターン5の終端部5aには、各下層配線パターン5と各下層配線パターン5が設けられている層の上層に設けられている図示しない他の複数本の上層配線とを電気的に接続する、第2のコンタクト部としての第2のコンタクトホールパターン第2のコンタクトプラグ7がそれぞれ1個ずつ設けられている。当然のことながら、これら各第1のコンタクトプラグ6および各第2のコンタクトプラグ7も、各下層配線パターン3および各下層配線パターン5の長手方向を斜めに横切る方向に沿って一直線状に並ぶように配置されている。前述したように、各下層配線パターン5および各下層配線パターン3は、各第1のコンタクトプラグ6および各第2のコンタクトプラグ7を介して、図示しない各上層配線各上層配線パターンと電気的に接続されている。また、図示は省略するが、これら各上層配線パターンの一端部である終端部も、それら各上層配線パターンの長手方向を斜めに横切る方向に沿って一直線状に並ぶように配置されている。それとともに、各上層配線パターンは、図示しない周辺回路部コア部に電気的に接続されている。したがって、メモリセル部から引き出された各下層配線パターン3および各下層配線パターン5は、各第1のコンタクトプラグ6および各第2のコンタクトプラグ7ならびに各上層配線パターンを介して、それらが設けられている層の上層において、周辺回路部まで引き出されて電気的に接続されている。以上説明したように、この第1実施形態によれば、各下層配線パターン3および各下層配線パターン5を前述した配線パターンとすることにより、各下層配線パターン3および各下層配線パターン5と各第1のコンタクトプラグ6および各第2のコンタクトプラグ7との位置合わせの裕度位置合わせマージンを大きくすることができる。それとともに、基板4上、特にメモリセル部からの引き出し部に不要なデッドスペースが形成されるおそれが殆ど無くなり、エリアペナルティを大幅に低減させることができる。すなわち、基板4の上を略全面的に配線形成領域として有効に利用することができる。なお、この基板4上のスペースを有効利用できる点については、後述する第3実施形態において図5~図7を参照しつつ詳しく説明する。このように、この第1実施形態に係る半導体装置1においては、配線のパターンが改良されており、形成すべき配線の大きさや配線間のピッチの大きさに拘らず、配線の引き出し性が向上されているとともに、配線間の短絡などの電気的問題が生じるおそれが抑制されており、かつ、配線が形成される領域の省スペース化が図られている。したがって、本実施形態に係る半導体装置1は、さらなる微細化、高集積化、およびコンパクト化にも十分に対処することができる。具体的には、前述した配線パターンを有する半導体装置1によれば、さらなる微細化、高集積化、およびコンパクト化にも適応可能なLSIを製造することが可能となる。第2の実施の形態次に、本発明に係る第2実施形態を図2~図4を参照しつつ説明する。図2~図4は、それぞれ本実施形態に係る半導体装置の製造方法を示す平面図である。なお、前述した第1実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。本実施形態においては、前述した第1実施形態に係る半導体装置1が備える集積回路の配線パターン2を形成する方法について簡潔に説明する。図2および図3には、本実施形態に係るリソグラフィ工程で用いる転写パターン11を示す。前述した第1実施形態に係る半導体装置1が備える集積回路の配線パターン2を、いわゆる側壁残しプロセスによって形成するために、第2の膜としての犠牲膜からなる複数本の線形状のダミー配線パターン12を図2に示すように形成する。具体的には、各ダミー配線パターン12を、それぞれの終端部12aが各ダミー配線パターン12の長手方向を斜めに横切る方向に沿って一直線状に並ぶように形成する。各ダミー配線パターン12の周りには、それらを側部から覆って側壁膜としての側壁残しパターン13が形成されている。各側壁残しパターン13は、いわゆる閉じたループパターンに形成されている。これら閉ループパターンに形成された各側壁残しパターン13を切断して、いわゆる開いたパターンに形成するために、リソグラフィ工程に用いる各レジスト膜レジストパターン14を図3に示す形状に形成する。これら各レジストパターン14は、後述する第1の配線3を形成するための第1の配線形成用レジスト膜である。具体的には、各側壁残しパターン13の各レジストパターン14により覆われる領域と各側壁残しパターン13の各レジストパターン14から露出する領域との境界部が、各側壁残しパターン13の一端部である終端部13a付近において各側壁残しパターン13の長手方向を斜めに横切る方向に沿って一直線状に並ぶように各レジストパターン14を設ける。その際、各側壁残しパターン13の各レジストパターン14により覆われる領域と各側壁残しパターン13の各レジストパターン14から露出する領域との境界部が、各ダミー配線パターン12の一端部である終端部12a上に位置するように各レジストパターン14を設ける。すなわち、各ダミー配線パターン12の終端部12aおよび各側壁残しパターン13の終端部13aを露出するように、各ダミー配線パターン12および各側壁残しパターン13を覆って各レジストパターン14を設ける。あるいは、各レジストパターン14の間のスペースパターンが、各ダミー配線パターン12の終端部12aおよび各側壁残しパターン13の終端部13a上に位置するとともに、各ダミー配線パターン12および各側壁残しパターン13の長手方向を斜めに横切るように各レジストパターン14を設ける。その後、所定のリソグラフィ工程等を経て、第1実施形態において参照した図1に示す配線パターン2からなる各第1の配線3および各第2の配線5を形成する。続けて、これら各第1の配線3および各第2の配線5を形成したのと同様の工程を経ることにより、それら第1および第2の各配線3,5の上層に、図4に示す配線パターン17からなる各第3の配線15および各第4の配線16を形成する。これにより、図4に示す集積回路の配線パターン2,17を備える半導体装置1を得る。なお、図4においては、各第1の配線3および各第2の配線5のみならず、図1において図示を省略した各上層配線各上層配線パターンとしての各第3の配線15および各第4の配線16を図示する。各第3の配線15は、各第1の配線3の長手方向に対して交差する方向に設けられている。より具体的には、各第3の配線15は、各第1の配線3の長手方向に対して直交する方向に沿って長く延ばされて設けられている。また、各第3の配線15は、それらの一端部である終端部15aにおいて、各第1のコンタクトプラグ6を介して各第1の配線3の終端部15aに電気的に接続されている。同様に、各第4の配線16も、各第2の配線5の長手方向に対して直交する方向に沿って長く延ばされて設けられている。各第4の配線16も、それらの一端部である終端部16aにおいて、各第2のコンタクトプラグ7を介して各第2の配線5の終端部5aに電気的に接続されている。さらに、各第3の配線15と各第4の配線16とは、各第1のコンタクトプラグ6および各第2のコンタクトプラグ7を間に挟んで、互いに180°反対方向に向けて長く延ばされて設けられている。それとともに、各第3の配線15および各第4の配線16は、集積回路の配線パターン2の上層の配線パターン17を構成している。以上説明したように、この第2実施形態によれば、前述した第1実施形態と同様の効果を得ることができる。また、本実施形態では、各ダミー配線パターン12の終端部12aを、各第1の配線3および各第3の配線5からなる実際の配線パターン2,17に対して斜めに配置する。それとともに、閉ループパターンとして形成された各側壁残しパターン13を切断して開いたパターンに形成するために、各レジストパターン14の縁部の一部を、図3に示す前述した斜めのパターンとする。これにより、各側壁残しパターン13と側壁膜切断パターンとしての各レジストパターン14との合わせ裕度を大きくすることができる。すなわち、通常のリソグラフィ工程における解像限界よりも微細なパターンからなる配線を形成する側壁残しプロセスを用いて、上下層の各配線とコンタクトプラグとの合わせ余裕が大きく、かつ、エリアペナルティの小さなLSI半導体装置を、効率よく、かつ、容易に製造することができる。ひいては、図4に示す集積回路の配線パターン2,17を備える半導体装置1を製造する際の、製造プロセス全体におけるプロセスマージンを向上させることが可能となる。また、図4に示すように、各第1の配線3と各第2の配線5とを、それぞれ斜めのスペースパターンを有する1対のレジストパターン14で一括して成形するので、形成が容易であるとともに工程が増えるおそれが殆どない。これは、前述したように、第3の配線15と第4の配線16とについても同様である。このように、この第2実施形態に係る半導体装置の製造方法によれば、配線のパターンが改良されており、形成すべき配線の大きさや配線間のピッチの大きさに拘らず、配線の引き出し性が向上されているとともに、配線間の短絡などの電気的問題が生じるおそれが抑制されており、かつ、配線が形成される領域の省スペース化が図られている半導体装置を効率よく、かつ、容易に製造することができる。すなわち、本実施形態に係る半導体装置の製造方法によれば、さらなる微細化、高集積化、およびコンパクト化にも十分に対処することができる半導体装置1を効率よく、かつ、容易に製造することができる。具体的には、本実施形態に係る半導体装置の製造方法によれば、前述した配線パターン2,17を有する半導体装置1として、さらなる微細化、高集積化、およびコンパクト化にも適応可能なLSIを効率よく、かつ、容易に製造することが可能となる。なお、本実施形態で説明した半導体装置1の製造方法は、後述する第4実施形態においてより詳しく説明する。第3の実施の形態次に、本発明に係る第3実施形態を図5~図11を参照しつつ説明する。図5および図6は、本実施形態に対する第1の比較例を示す平面図である。図7は、本実施形態に対する第2の比較例を示す平面図。図8~図11は、本実施形態に係る半導体装置の製造方法を示す平面図である。なお、前述した第1および第2の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。本実施形態においては、前述した第1および第2の各実施形態において説明した、半導体装置1が備える集積回路の配線パターン2,17の形成方法について、より詳しく説明する。先ず、本実施形態を説明するのに先立って、主に図5~図7を参照しつつ、第1および第2の比較例に係る半導体装置の製造方法について説明する。第2実施形態において説明したように、例えば図4に示すような配線パターン2を形成するためには、先ず各ダミー配線パターン12の周囲に各側壁残しパターン13を形成した後、各ダミー配線パターン12を基板4上から剥離して各側壁残しパターン13のみを基板4上残さなければならない。ところが、各側壁残しパターン13は、前述したように閉ループパターンとして形成されるので、各側壁残しパターン13を開いたパターンに形成するためには、例えば各側壁残しパターン13の終端部13aを少なくとも1箇所で切断しなければならない。この際、例えば図5に示すように、各ダミー配線パターン12の終端部12aおよび各側壁残しパターン13の終端部13a付近において、各ダミー配線パターン12および各側壁残しパターン13をそれらの長手方向と直交する方向に沿って横切るように各レジストパターン14を設けるとする。そして、これら回路パターンの基礎となる各ダミー配線パターン12および各側壁残しパターン13の終端部12a,13aを、それらの長手方向に対して垂直に切断する。すると、このような各側壁残しパターン13に基づいて基板4上の所定の層間絶縁膜23内に形成される各第1の配線3各第3の配線5は、図6に示すように、長手方向の長さが略等しいとともに、各終端部3a5aが各第1の配線3各第3の配線5をそれらの長手方向と直交する方向に沿って一直線状に横切る位置に形成されたパターンとなる。このようなパターンからなる各第1の配線3各第3の配線5の各終端部3a5a上にそれぞれ第1のコンタクトプラグ6第2のコンタクトプラグ7を設けるとする。すると、背景技術において説明したように、各第1の配線3各第3の配線5と各第1のコンタクトプラグ6各第2のコンタクトプラグ7との間に合わせずれが生じた場合、隣接する各第1の配線3各第3の配線5同士が各第1のコンタクトプラグ6各第2のコンタクトプラグ7を介して短絡ショートする危険性が高くなる。また、このような危険性を回避するために、図7に示すように、各第1のコンタクトプラグ6各第2のコンタクトプラグ7を各第1の配線3各第3の配線5の長手方向に対して斜めに横切る方向に沿って一直線状に並べて、各第1の配線3各第3の配線5上に配置する技術も既に考えられている。これにより、各第1の配線3各第3の配線5と各第1のコンタクトプラグ6各第2のコンタクトプラグ7との間の合わせずれの裕度マージンを大きくすることができる。ところが、図7に示すような配線パターンでは、背景技術において説明したように、各第1の配線3各第3の配線5のうち、第1のコンタクトプラグ6第2のコンタクトプラグ7が終端部3a5aに設けられた第1の配線3第3の配線5を除いて、第1のコンタクトプラグ6第2のコンタクトプラグ7が各第1の配線3各第3の配線5の他端部である始端部3b5bや、第1のコンタクトプラグ6第2のコンタクトプラグ7が各第1の配線3各第3の配線5の中間部に設けられた各第1の配線3各第3の配線5では、各第1の配線3各第3の配線5の各第1のコンタクトプラグ6各第2のコンタクトプラグ7から先の部分が回路上不要な部分として形成されてしまう。ひいては、基板4上の各第1の配線3各第3の配線5が設けられている領域配線形成流域のうち、第1のコンタクトプラグ6第2のコンタクトプラグ7が終端部3a5aに設けられた第1の配線3第3の配線5が形成されている領域を除いて、各第1の配線3各第3の配線5の各第1のコンタクトプラグ6各第2のコンタクトプラグ7から先の領域全体が無駄不要な領域となってしまう。具体的には、図7中破線で囲んで示す領域が、基板4上のデッドスペースエリアペナルティとなってしまう。そして、前述した配線パターンでは、配線の本数が増えるに連れて、基板4上のデッドスペースエリアペナルティが大きくなってしまう。すなわち、各第1のコンタクトプラグ6各第2のコンタクトプラグ7を各第1の配線3各第3の配線5の長手方向に対して斜めに横切る方向に沿って並べて設ける配線パターンでは、半導体装置のさらなる微細化、高集積化、およびコンパクト化を阻害するおそれが極めて高くなってしまう。本実施形態は、それらのような背景技術における問題をまとめて回避するためになされたものである。以下、本実施形態に係る集積回路の配線パターンの形成方法半導体装置の製造方法について説明する。具体的には、各第1の配線3各第3の配線5と各第1のコンタクトプラグ6各第2のコンタクトプラグ7との間の合わせずれの裕度マージンの向上と、基板4上のエリアペナルティの低減とを両立できる集積回路の配線パターンの形成方法半導体装置の製造方法について説明する。先ず、図8に示すように、前述した第2実施形態と同様に、各ダミー配線パターン12および各側壁残しパターン13を、それぞれの終端部12a,13aが各ダミー配線パターン12および各側壁残しパターン13の長手方向を斜めに横切る方向に沿って一直線状に並ぶように形成する。それとともに、各ダミー配線パターン12および各側壁残しパターン13を、それぞれの終端部12a,13aを間に挟んで互いに180°反対方向に向けて長く延ばして形成する。次に、図9に示すように、同じく前述した第2実施形態と同様に、通常のリソグラフィ工程により、各側壁残しパターン13の各レジストパターン14により覆われる領域と各側壁残しパターン13の各レジストパターン14から露出する領域との境界部が、各側壁残しパターン13の一端部である終端部13a付近において各側壁残しパターン13の長手方向を斜めに横切る方向に沿って一直線状に並ぶように各レジストパターン14を設ける。この際、各側壁残しパターン13の各レジストパターン14により覆われる領域と各側壁残しパターン13の各レジストパターン14から露出する領域との境界部が、各ダミー配線パターン12の一端部である終端部12a上に位置するように各レジストパターン14を設ける。すなわち、各ダミー配線パターン12の終端部12aおよび各側壁残しパターン13の終端部13aを露出するように、各ダミー配線パターン12および各側壁残しパターン13を覆って各レジストパターン14を設ける。あるいは、各レジストパターン14の間のスペースパターンが、各ダミー配線パターン12の終端部12aおよび各側壁残しパターン13の終端部13a上に位置するとともに、各ダミー配線パターン12および各側壁残しパターン13の長手方向を斜めに横切るように各レジストパターン14を設ける。この後、各ダミー配線パターン12および各側壁残しパターン13の各レジストパターン14から露出している部分をエッチングにより除去する。これにより、各ダミー配線パターン12の側部に、実際の配線パターンである各第1の配線3各第3の配線5と略同じパターンからなる各側壁残しパターン13を形成する。続けて、基板4上に残された各ダミー配線パターン12を基板4上から剥離した後、各側壁残しパターン13をマスクとしてその下地膜である所定の被加工膜をエッチングする。これにより、図10に示すように、前述した第1および第2の各実施形態と同様の配線パターンからなる各第1の配線3および各第3の配線5を基板4上に設けることができる。すなわち、各終端部3a,5aを間に挟んで互いに180°反対方向に向けて長く延ばされてとともに、各終端部3a,5aが互いに所定の間隔ずつ離間されて対向配置されており、かつ、各終端部3a,5aが長手方向を斜めに横切る方向に沿って一直線状に並ぶように形成された各第1の配線3および各第3の配線5を、基板4上に設けることができる。次に、図11に示すように、各第1の配線3および各第3の配線5を覆って基板4上に上層配線形成用の層間絶縁膜24を設ける。続けて、各第1の配線3および各第3の配線5の各終端部3a,5a上に、各第1のコンタクトプラグ6および各第2のコンタクトプラグ7をそれぞれ設ける。続けて、図示は省略するが、各第1の配線3および各第3の配線5が設けられている層の上層に、第2実施形態において説明した配線パターンを有する上層配線パターンとしての各第3の配線および各第4の配線を設ける。これにより、図11に示すように、図示しないメモリセル部からの引き出し配線パターン2を形成する。すなわち、図11に示す所望の配線パターンを備える半導体装置1を得る。以上説明したように、この第3実施形態によれば、前述した第1および第2の各実施形態と同様の効果を得ることができる。また、図11に示すように、本実施形態によれば、図7に示す背景技術に係る配線パターンと異なり、各第1の配線3の終端部3a各第1のコンタクトプラグ6より先の部分の領域に、各第1の配線3に対向させて各第2の配線5を設けることができる。すなわち、各第1の配線3の終端部3aより先の部分の領域を、他の配線や回路等を形成するための領域として有効利用することができる。また、本実施形態においては、各第1の配線3の終端部3aより先の部分の領域に複数本の第2の配線5を設けたが、必ずしもこれら各第2の配線5を設ける必要はない。各第1の配線3の終端部3aより先の部分の領域に第2の配線5などの他の配線や回路等を形成しない場合には、その領域を設計段階から予め縮小あるいは省いてしまっても構わない。これにより、基板4上、ひいては半導体装置1内の無駄なスペースを省くことができる。このように、本実施形態によれば、背景技術と異なり、半導体装置1のさらなる微細化、高集積化、およびコンパクト化を図ることができる。なお、前述した第2の各実施形態と同様に、本実施形態で説明した半導体装置1の製造方法は、次の第4実施形態においてより詳しく説明する。第4の実施の形態次に、本発明に係る第4実施形態を図12~図22を参照しつつ説明する。図12~図22は、本実施形態に係る半導体装置の製造方法を示す平面図および工程断面図である。なお、前述した第1~第3の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。本実施形態においては、前述した第2および第3の各実施形態において簡単に説明した、第1実施形態に係る半導体装置の製造方法について詳しく説明する。具体的には、半導体装置1が備える集積回路の配線パターンの形成方法について詳しく説明する。本実施形態では、いわゆる側壁残しプロセスにおいてハードマスクとスリミング工程とを組み合わせることにより、所望の配線パターンを形成する。なお、本実施形態においては、前述した第1~第4の各配線3,5,15,16のうち、各第1の配線3および各第3の配線15を形成するものとして説明する。各第2の配線5および各第4の配線16は、第1~第4の各配線3,5,15,16の各終端部3a,5a,15a,16aを対称中心として、各第1の配線3および各第3の配線15に対して対称な配線パターンと形成される以外は各第1の配線3および各第3の配線15と略同じなので、その形成方法の説明を省略する。先ず、図12a,bに示すように、半導体基板4上に設けられた各第1の配線の材料となる、第1の膜としての導電層導電材料、電極材料3の表面を全面的に覆ってその上に、被加工膜としての犠牲膜12を設ける。本実施形態においては、犠牲膜としてハードマスク12を用いる。このハードマスク12は、前述した第2および第3の各実施形態において説明した各ダミー配線パターンとなる。続けて、ハードマスク12を覆っての表面を全面的に覆ってその上に、レジスト膜8を設ける。続けて、リソグラフィ工程によりこのレジスト膜8を加工して、いわゆるラインスペースパターンとなるレジストパターン8を形成する。本実施形態においては、各レジストパターン8は、それらが並べられた方向に沿って一方の側から他方の側へ向かうに連れて長く延ばされて形成されているか、あるいは短く縮められて形成されている。なお、図12bは、図12a中破断線X1-X1’に沿って示す断面図である。次に、図13a,bに示すように、エッチングにより各レジストパターン8を縮小させる。この工程は、通常スリミングと呼ばれている。このスリミングの手法としては、例えば等方性エッチングの一種であるケミカルドライエッチングChemicalDryEtching:CDE工程により各レジストパターン8を細くする手法がある。あるいは、例えば異方性エッチングの一種である反応性イオンエッチングReactiveIonEtching:RIE法により各レジストパターン8の下の図示しない反射防止膜をエッチングする際に、そのエッチング時間をオーバー気味にするなどしてスリミング量を調節することにより、所望の大きさからなる各レジストパターン8に形成する手法がある。なお、図13bは、図13a中破断線X2-X2’に沿って示す断面図である。次に、図14a,bに示すように、スリミング工程を経た各レジストパターン8をマスクとしてハードマスク12をエッチングする。このエッチング工程においては、RIE法異方性エッチングが一般的に用いられる。続けて、各レジストパターン8をハードマスク12上から剥離する。なお、図14bは、図14a中破断線X3-X3’に沿って示す断面図である。次に、図15a,bに示すように、各ハードマスク12の側部を覆って、前述した第2および第3の各実施形態において説明した各側壁残しパターンとなる側壁材料13を導電層3の上に全面的に堆積させる。この側壁材料13を堆積させる手法としては、CVD法やスパッタリング法などが一般的に用いられる。続けて、導電層3の上に全面に堆積された側壁材料13を、例えばRIE法により全面的にエッチングして、各ハードマスク12の側部を覆って閉ループパターンからなる各側壁残しパターン13を個別に形成する。なお、図15bは、図15a中破断線X4-X4’に沿って示す断面図である。次に、図16a,bに示すように、等方性エッチングにより導電層3の上から各ハードマスク12のみを剥離させて除去する。続けて、各側壁残しパターン13の終端部13aの切断工程に入る。なお、図16bは、図16a中破断線X5-X5’に沿って示す断面図である。次に、図17a,bに示すように、各側壁残しパターン13のレジストパターン14により覆われる領域と各側壁残しパターン13のレジストパターン14から露出する領域との境界部が、各側壁残しパターン13の一端部である終端部13a付近において各側壁残しパターン13の長手方向を斜めに横切る方向に沿って一直線状に並ぶようにレジストパターン14を設ける。なお、図17bは、図17a中破断線X6-X6’に沿って示す断面図である。次に、図18a,bに示すように、前述した形状からなるレジストパターン14をマスクとして、各側壁残しパターン13の終端部13aをエッチングにより除去して切断する。この後、レジストパターン14を導電層3の上から剥離させて除去する。なお、図18bは、図18a中破断線X7-X7’に沿って示す断面図である。次に、図19a,bに示すように、各終端部3aが切断された各側壁残しパターン13をマスクとして、導電層3をエッチングする。続けて、導電層3の上から各側壁残しパターン13を剥離させて除去する。これにより、図19aに示すように、基板4上に並べられた方向に沿って一方の側から他方の側へ向かうに連れて長く延ばされて形成されているか、あるいは短く縮められて形成されており、かつ、隣接するそれぞれの一端部3aが並べられた方向と直交する方向において互いにずれた位置に配置されている第1の配線3を、基板4上の所定の層内に複数本設けることができる。なお、図19bは、図19a中破断線X8-X8’に沿って示す断面図である。次に、図20a,bに示すように、所望の形状に形成された各第1の配線3を覆って、基板4上に全面的に層間絶縁膜23を堆積させる。なお、図20bは、図20a中破断線X9-X9’に沿って示す断面図である。次に、図21a,bに示すように、各第1のコンタクトプラグ6を、各第1の配線3の終端部3aの上で層間絶縁膜23内に埋め込んで設ける。なお、図21bは、図21a中破断線X10-X10’に沿って示す断面図である。次に、図22a,bに示すように、各第1の配線3および各第1のコンタクトプラグ6を覆って層間絶縁膜23の表面上に上層の層間絶縁膜24を設ける。それとともに、この上層の層間絶縁膜24に、各第1の配線3の終端部3aの上方から各第1の配線3の長手方向と直交する方向に長く延ばして、上層配線としての第3の配線15を複数本設ける。各第3の配線15の終端部15aは、各第1の配線3の終端部3aと各第1のコンタクトプラグ6を介して電気的に接続される位置に形成される。これにより、所望の配線パターンを備える半導体装置1を得る。すなわち、図22aに示すように、図示しないメモリセル部から周辺回路部への引き出し配線パターン2,17を含む所望のパターンからなる集積回路の配線パターンを形成することができる。なお、図22bは、図22a中破断線X11-X11’に沿って示す断面図である。以上説明したように、この第4実施形態によれば、前述した第1~第3の各実施形態と同様の効果を得ることができる。また、下層配線としての各第1の配線3のデザインルールに比べて上層配線としての各第3の配線15のデザインルールに余裕がある場合には、前述した第2実施形態において参照した図4に示す配線パターンとは異なり、各第3の配線15の終端部15aの位置を図22aに示す位置に形成しても構わない。すなわち、隣接する1組の第3の配線15の終端部15a同士が、各第3の配線15の長手方向に直交する方向において互いに重なる位置に設けられても構わない。第5の実施の形態次に、本発明に係る第5実施形態を図23~図26を参照しつつ説明する。図23~図25は、本実施形態に係る半導体装置の製造方法を示す平面図および工程断面図である。図26は、本実施形態に係る半導体装置の製造方法を示す平面図である。なお、前述した第1~第4の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。本実施形態においては、前述した上層配線としての各第3の配線15および各第4の配線16のうち、各第3の配線15の形成方法について説明する。各第4の配線16は、第3および第4の各配線15,16の各終端部15a,16aを対称中心として、各第3の配線15に対して対称な配線パターンと形成される以外は各第3の配線15と略同じなので、その形成方法の説明を省略する。先ず、図23a,bに示すように、各第1の配線3の終端部3a上に各第1のコンタクトプラグ6を設けた後、各第3の配線の材料となる導電層導電材料、電極材料15を、各第1の配線3および各第1のコンタクトプラグ6が設けられている層間絶縁膜23の上層の層間絶縁膜24内に各第3の配線15の配線パターンに略沿って設ける。続けて、前述した側壁残しプロセスにより、閉ループパターンからなる各側壁残しパターン19を各第3の配線となる導電層15上に略沿って形成する。なお、図23bは、図23a中破断線X12-X12’に沿って示す断面図である。次に、図24a,bに示すように、各側壁残しパターン19の終端部19aを露出して、各側壁残しパターン19を覆って上層配線形成用のレジスト膜レジストパターン20を設ける。本実施形態においても、各側壁残しパターン19は前述した下層の各側壁残しパターン13と同様に閉ループパターンとして形成されているので、各第1の配線3を形成する場合と同様に、各側壁残しパターン19の終端部19aを切断する必要がある。したがって、図24aに示すように、レジストパターン20は、前述したレジストパターン14と同様の形状に形成される。すなわち、レジストパターン20は、各側壁残しパターン19のレジストパターン20により覆われる領域と各側壁残しパターン19のレジストパターン20から露出する領域との境界部が、各側壁残しパターン19の一端部である終端部19a付近において各側壁残しパターン19の長手方向を斜めに横切る方向に沿って一直線状に並ぶようにレジストパターン20を形成する。なお、図24bは、図24a中破断線X13-X13’に沿って示す断面図である。次に、図25a,bに示すように、レジストパターン20をマスクとして各側壁残しパターン19の終端部19aをエッチングにより除去して切断する。続けて、各側壁残しパターン19を覆って層間絶縁膜24上に設けられているレジストパターン20を剥離させて除去する。この後、各終端部19aが切断された各側壁残しパターン19をマスクとして、導電層15をエッチングする。続けて、導電層15の上から各側壁残しパターン19を剥離させて除去する。これにより、図25aに示すように、基板4上に並べられた方向に沿って一方の側から他方の側へ向かうに連れて長く延ばされて形成されているか、あるいは短く縮められて形成されており、かつ、隣接するそれぞれの一端部3aが並べられた方向と直交する方向において互いにずれた位置に配置されている第3の配線15を、各第1の配線3が設けられている層の上層に複数本設けることができる。各第1の配線3は、図25aに示すように、各第1の配線3の長手方向に直交する方向に沿って長く延ばされて形成される。なお、図25bは、図25a中破断線X14-X14’に沿って示す断面図である。以上説明したように、この第5実施形態によれば、前述した第1~第4の各実施形態と同様の効果を得ることができる。また、図25a,bに示す工程を終えた後、さらに所定の工程を経ることにより、前述した第1実施形態と同様に図26に示す集積回路の配線パターン2などを備える半導体装置1を得ることができる。第6の実施の形態次に、本発明に係る第6実施形態を図27を参照しつつ説明する。図27は、本実施形態に係る半導体装置の製造方法を示す平面図である。なお、前述した第1~第5の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。本実施形態においては、前述した第1~第5の各実施形態と工程の一部が異なる集積回路の配線パターンの形成方法について説明する。具体的には、第1の配線を形成する際に用いるレジストパターンの形状が、例えば前述した第2、第4、および第5の各実施形態で用いたレジストパターンの形状と異なるレジストパターンを用いる集積回路の配線パターンの形成方法について説明する。図27に示すように、本実施形態で用いるレジストパターン21は、図3、図9、あるいは図17に示すレジストパターン14と異なり、各側壁残しパターン13のレジストパターン21により覆われる領域と各側壁残しパターン13のレジストパターン21から露出する領域との境界部が、各側壁残しパターン13の一端部である終端部13a付近において各側壁残しパターン13の長手方向を斜めに横切る方向に沿って一直線状に並ぶようには形成されていない。レジストパターン21は、各側壁残しパターン13のレジストパターン21により覆われる領域と各側壁残しパターン13のレジストパターン21から露出する領域との境界部が、各側壁残しパターン13の一端部である終端部13a付近において各側壁残しパターン13の長手方向を段階的に斜めに横切るように形成されている。すなわち、レジストパターン21は、その各側壁残しパターン13の終端部13a付近の縁部が、図27に示すように階段状に形成されている。ただし、各側壁残しパターン13のレジストパターン21により覆われる領域と各側壁残しパターン13のレジストパターン21から露出する領域との境界部が、各側壁残しパターン13の長手方向と直交する方向において互いに重ならないように、レジストパターン21はその各側壁残しパターン13の終端部13a付近の縁部が、各側壁残しパターン13の長手方向に沿って互いにずらされて形成されている点においては、図3、図9、あるいは図17に示すレジストパターン14と同様である。以上説明したように、この第6実施形態によれば、前述した第1~第5の各実施形態と同様の効果を得ることができる。第7の実施の形態次に、本発明に係る第7実施形態を図28を参照しつつ説明する。図28は、本実施形態に係る半導体装置の製造方法を示す平面図である。なお、前述した第1~第6の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。本実施形態においては、前述した第6実施形態と同様に、前述した第2、第4、および第5の各実施形態で用いたレジストパターンの形状と異なるレジストパターンを用いる集積回路の配線パターンの形成方法について説明する。図28に示すように、本実施形態で用いるレジストパターン22は、図3、図9、あるいは図17に示すレジストパターン14と異なり、各側壁残しパターン13のレジストパターン22により覆われる領域と各側壁残しパターン13のレジストパターン22から露出する領域との境界部が、各側壁残しパターン13の一端部である終端部13a付近において各側壁残しパターン13の長手方向を斜めに横切る方向に沿って一直線状に並ぶようには形成されていない。レジストパターン22は、各側壁残しパターン13のレジストパターン22により覆われる領域と各側壁残しパターン13のレジストパターン22から露出する領域との境界部が、各側壁残しパターン13の一端部である終端部13a付近において各側壁残しパターン13の長手方向を段階的に斜めに横切るように形成されている。すなわち、レジストパターン22は、その各側壁残しパターン13の終端部13a付近の縁部が、図28に示すように階段状に形成されている。また、本実施形態のレジストパターン22は、前述した第6実施形態のレジストパターン21とも、その形状が若干異なっている。第6実施形態のレジストパターン21は、各側壁残しパターン13の終端部13aのうち、それぞれの角部だけが露出されるように形成されている。これに対して、本実施形態のレジストパターン22は、各側壁残しパターン13の終端部13aが殆どすべて露出されるように形成されている。ただし、前述した第6実施形態のレジストパターン21と同様に、各側壁残しパターン13のレジストパターン22により覆われる領域と各側壁残しパターン13のレジストパターン22から露出する領域との境界部が、各側壁残しパターン13の長手方向と直交する方向において互いに重ならないように、レジストパターン22はその各側壁残しパターン13の終端部13a付近の縁部が、各側壁残しパターン13の長手方向に沿って互いにずらされて形成されている点においては、図3、図9、および図17に示すレジストパターン14、ならびに第6実施形態のレジストパターン21と同様である。以上説明したように、この第7実施形態によれば、前述した第1~第6の各実施形態と同様の効果を得ることができる。第8の実施の形態次に、本発明に係る第8実施形態を図29および図30を参照しつつ説明する。図29は、本実施形態に係る半導体装置の製造方法を模式的に示す平面図および工程断面図である。図30は、本実施形態に係る半導体装置の回路構成を簡略化して模式的に示す図である。なお、前述した第1~第7の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。本実施形態においては、前述した第1~第7の各実施形態のいずれかを適用して、トランジスタを含む半導体装置を製造する技術について説明する。より具体的には、第1~第7の各実施形態のいずれかを適用して、NAND型フラッシュメモリを製造する技術について説明する。図29a,bおよび図30に示すように、本実施形態の半導体装置は、NAND型フラッシュメモリ31である。このフラッシュメモリ31において、各第1の配線3は、トランジスタ32の第1のゲート層33として形成されている。また、各第3の配線15は、活性化領域パターン34の上方に設けられるとともに、各第1のゲート層33に電気的に接続される第1のメタル配線層35として形成される。各第1のメタル配線層35は、トランジスタ32の図示しないビット線となる。当然のことながら、各第1のゲート層33と各第1のメタル配線層35とは、各第1のコンタクトプラグ6を介して電気的に接続されている。なお、図29bは、図29a中破断線X-Yに沿って示す断面図である。以上説明したように、この第8実施形態によれば、前述した第1~第7の各実施形態と同様の効果を得ることができる。また、第1~第7の各実施形態のいずれかを適用することにより、さらなる微細化、高集積化、およびコンパクト化に十分適可能なNAND型フラッシュメモリ31を製造することができる。なお、本発明に係る半導体装置およびその製造方法は、前述した第1~第8の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。例えば、図12aに示すレジストパターン8および図15aに示す側壁残しパターン13は、必ずしもそれらが並べられている方向に沿って順番に長くなったり、あるいは短くなったりするように形成されなくても構わない。それら各レジストパターン8および各側壁残しパターン13は、それらの長さを全て一番長いパターンに併せて形成されても構わない。この場合、それら一律の長さに形成された各レジストパターン8および各側壁残しパターン13に対して、それぞれ図17aに示すレジストパターン14を用いてエッチング処理を施すことにより、最終的に第4実施形態と同様のパターンからなる複数本の第1の配線3を得ることができる。これは、第1の配線3のみならず、第2~第4の各配線5,15,16についても同様である。また、本発明に係る半導体装置においては、その内部配線のすべてが本発明に係る半導体装置の製造方法により形成される必要は無い。すなわち、本発明に係る半導体装置においては、その内部配線の全てが前述した本発明に係る配線パターンに形成されていなくともよい。本発明に係る半導体装置においては、その内部配線の1部に、少なくとも複数本の第1の配線3を含んでいればよい。また、本発明に係る半導体装置は、その内部配線のすべてが前述した1層構造、あるいは下層配線層と上層配線層との2層構造に形成される必要は無い。第3および第4の各配線15,16を、第1および第2の各配線3,5よりも2層以上上層に引き出して、いわゆる多層配線構造に形成しても構わない。また、第2の配線5、第3の配線15、および第4の配線16は必ずしも設ける必要はない。少なくとも前述したパターンからなる第1の配線3が複数本設けられていれば良い。例えば、第3実施形態において説明したように、基板4上に第1の配線3の配線3のみしか形成しない場合には、各第1のコンタクトプラグ6より先の部分の配線を形成する必要が無くなる。ひいては、基板4上における各第1の配線3の終端部3a各第1のコンタクトプラグ6より先の部分の領域を省略することができる。また、例えば第2実施形態に係る方法で第1~第4の各配線3,5,15,16を基板4上に設ける場合には、基板4上に無駄なスペースを形成するおそれが殆ど無くなる。このように、本発明によれば、半導体装置1のさらなる微細化、高集積化、およびコンパクト化を図ることができるように、形成すべき配線や回路のパターンに応じて、基板4上、ひいては半導体装置1内のスペースを適正に有効利用することができる。また、各第1の配線3と各第3の配線15、および各第2の配線5と各第4の配線16とは、全てが必ずしも直交して設けられる必要は無い。各第1の配線3と各第3の配線15、および各第2の配線5と各第4の配線16とは、それぞれの一部の配線同士が互いに直交して設けられても構わない。同様に、各第1の配線3と各第2の配線5、および各第3の配線15と各第4の配線16とは、全てが必ずしも互いに対向して、かつ、180°反対方向に向かって延びるように設けられる必要は無い。各第1の配線3と各第2の配線5、および各第3の配線15と各第4の配線16とは、それぞれの一部の配線同士が互いに対向して、かつ、180°反対方向に向かって延びるように設けられても構わない。また、各第1の配線3と各第2の配線5、および各第3の配線15と各第4の配線16とは、全てが必ずしも互いに対向して同じ本数ずつ設けられる必要は無い。同様に、各第1の配線3と各第3の配線15、および各第2の配線5と各第4の配線16とも、全てが必ずしも互いに対向して同じ本数ずつ設けられる必要は無い。例えば、第2の配線5は、各第1の配線3のうちの一部の配線に対応して設けられても構わない。あるいは、第3の配線15も、各第1の配線3のうちの一部の配線に対応して設けられても構わない。このように、第1~第4の各配線3,5,15,16は、それぞれが引き出される方向や本数に応じて適宜、適正に配置されればよい。また、第1および第2の各配線3,5上に設けられる各コンタクトプラグ6,7は、必ずしも1個とは限らない。各コンタクトプラグ6,7は、第1または第2の各配線3,5の少なくとも終端部3a,5aに1個設けられていれば、第1または第2の各配線3,5の始端部や中間部も含めて、第1または第2の各配線3,5上に複数個ずつ設けられていても構わない。また、第1および第2の各配線3,5上に設けられる各コンタクトプラグ6,7の数は、それぞれの配線1本ごとに異なっていても構わないのはもちろんである。さらに、第3の配線15と電気的に接続されない第1の配線3や、第4の配線16と電気的に接続されない第2の配線5の上には、各コンタクトプラグ6,7を設けなくとも構わないのはもちろんである。また、前述した第1~第7の各実施形態において参照した図1~図29においては、図面を見易くするために、第1~第4の各配線3,5,15,16や第1および第2の各コンタクトプラグ6,7の周りのバリアメタル膜の図示を省略した。実際に製造される半導体装置においては、第1~第4の各配線3,5,15,16や第1および第2の各コンタクトプラグ6,7の周りを、それらの材質に応じて適宜、適正な材質からなるバリアメタル膜により覆っても構わないのはもちろんである。さらに、本発明に係る半導体装置の製造方法により製造される半導体装置は、LSIやNAND型フラッシュメモリには限定されない。本発明に係る半導体装置の製造方法は、例えばロジックデバイス等、LSIや各種メモリ以外にも、その他様々な半導体装置の製造工程に適用することができる。当然、本発明に係る半導体装置は、LSIや各種メモリ以外の様々な半導体装置に適用され得る。"