第1導電型の第1の半導体層と、前記第1の半導体層の表面に第2導電型の拡散領域を有するセル部と、前記第1の半導体層の表面に、それぞれ前記セル部を囲むように形成された複数の第2導電型の第2の半導体層と、前記第1の半導体層の表面に、前記第2の半導体層の外周に離間して形成され、前記第1の半導体層より高濃度で、前記第2の半導体層より低濃度の第1導電型の第3の半導体層と、複数の前記第2の半導体層のそれぞれ内側の、前記第1の半導体層の表面に設けられ、前記第1の半導体層より高濃度の、第1導電型の複数の前記第4の半導体層と、前記第1の半導体層の表面で、複数の前記第2の半導体層の最外周と、前記第3の半導体層との間に設けられ、前記第4の半導体層とより不純物濃度が高い第1導電型の第5の半導体層と、を備えることを特徴とする半導体装置。第1導電型の第1の半導体層と、前記第1の半導体層の表面に第2導電型の拡散領域を有するセル部と、前記第1の半導体層の表面に、それぞれ前記セル部を囲むように形成された複数の第2導電型の第2の半導体層と、前記第1の半導体層の表面に、前記第2の半導体層の外周に離間して形成され、前記第1の半導体層より高濃度で、前記第2の半導体層より低濃度の第1導電型の第3の半導体層と、複数の前記第2の半導体層のそれぞれ内側の、前記第1の半導体層の表面に設けられ、前記第1の半導体層より高濃度の、第2導電型の複数の前記第4の半導体層と、前記第1の半導体層の表面で、複数の前記第2の半導体層の最外周と、前記第3の半導体層との間に設けられ、前記第4の半導体層とより不純物濃度が低い第2導電型の第5の半導体層と、を備えることを特徴とする半導体装置。第1導電型の第1の半導体層と、前記第1の半導体層の表面に第2導電型の拡散領域を有するセル部と、前記第1の半導体層の表面に、それぞれ前記セル部を囲むように形成された複数の第2導電型の第2の半導体層と、前記第1の半導体層の表面に、前記第2の半導体層の外周に離間して形成され、前記第1の半導体層より高濃度で、前記第2の半導体層より低濃度の第1導電型の第3の半導体層と、複数の前記第2の半導体層のそれぞれ内側の、前記第1の半導体層の表面に設けられ、前記第1の半導体層より高濃度の、第2導電型の複数の前記第4の半導体層と、前記第1の半導体層の表面で、複数の前記第2の半導体層の最外周と、前記第3の半導体層との間に設けられ、第1導電型の第5の半導体層と、を備えることを特徴とする半導体装置。複数の前記第4の半導体層は、それぞれ不純物濃度が異なることを特徴とする請求項1から請求項3のいずれか1項に記載の半導体装置。前記第4の半導体層又は前記第5の半導体層は、導電型が異なる上層と下層の積層構造を有することを特徴とする請求項1から請求項4のいずれか1項に記載の半導体装置。高耐圧のパワー半導体素子における周縁部の素子破壊を抑え、耐圧を向上させることを可能とする。実施形態の半導体装置は、第1導電型の第1の半導体層と、第1の半導体層の表面に第2導電型の拡散領域を有するセル部と、第1の半導体層の表面に、それぞれセル部を囲むように形成された複数の第2導電型の第2の半導体層と、第1の半導体層の表面に、第2の半導体層の外周に離間して形成され、第1の半導体層より高濃度で、第2の半導体層より低濃度の第1導電型の第3の半導体層と、複数の第2の半導体層のそれぞれ内側の、第1の半導体層の表面に設けられ、第1の半導体層より高濃度の、第1導電型の複数の第4の半導体層と、第1の半導体層の表面で、複数の第2の半導体層の最外周と、第3の半導体層との間に設けられ、第4の半導体層とより不純物濃度が高い第1導電型の第5の半導体層と、を備えるものである。また、実施形態の半導体装置は、第1導電型の第1の半導体層と、第1の半導体層の表面に第2導電型の拡散領域を有するセル部と、第1の半導体層の表面に、それぞれセル部を囲むように形成された複数の第2導電型の第2の半導体層と、第1の半導体層の表面に、第2の半導体層の外周に離間して形成され、第1の半導体層より高濃度で、第2の半導体層より低濃度の第1導電型の第3の半導体層と、複数の第2の半導体層のそれぞれ内側の、第1の半導体層の表面に設けられ、第1の半導体層より高濃度の、第2導電型の複数の第4の半導体層と、第1の半導体層の表面で、複数の第2の半導体層の最外周と、第3の半導体層との間に設けられ、第4の半導体層とより不純物濃度が低い第2導電型の第5の半導体層と、を備えるものである。また、実施形態の半導体装置は、第1導電型の第1の半導体層と、第1の半導体層の表面に第2導電型の拡散領域を有するセル部と、第1の半導体層の表面に、それぞれセル部を囲むように形成された複数の第2導電型の第2の半導体層と、第1の半導体層の表面に、第2の半導体層の外周に離間して形成され、第1の半導体層より高濃度で、第2の半導体層より低濃度の第1導電型の第3の半導体層と、複数の第2の半導体層のそれぞれ内側の、第1の半導体層の表面に設けられ、第1の半導体層より高濃度の、第2導電型の複数の第4の半導体層と、第1の半導体層の表面で、複数の第2の半導体層の最外周と、第3の半導体層との間に設けられ、第1導電型の第5の半導体層と、を備えるものである。以下、本発明の実施の形態について、図面を参照して説明する。第1の実施形態図1に本実施形態の半導体装置の終端構造の断面図を示す。図1に示すように、n-ベース層11の表面に、p型拡散領域12aを有するセル部12が形成されている。セル部12において、例えば、トレンチゲート12bとそれを挟むように形成されるn型エミッタ層12cが形成されている。そして、セル部12を囲むように形成されたp型リサーフ領域13と離間してこれを囲むように、例えば3本のp型ガードリング層14a、14b、14cがそれぞれ離間して形成されている。なお、以下p型ガードリング層は、3本に限定されるものではなく、その本数、寸法は要求される耐圧などにより適宜選択される。さらに、p型ガードリング層14cの外周に離間して、n型EQPR層15が形成されている。p型リサーフ領域13とp型ガードリング層14a間、p型ガードリング層14aと14b間、14bと14c間には、それぞれn型リサーフ層16a、16b、16cが、p型ガードリング層14cとn型EQPR層15の間には、n型リサーフ層17がそれぞれ形成されている。n型リサーフ層17の不純物濃度NdEは、及びn型リサーフ層16a、16b、16cの不純物濃度NdG1=NdG2=NdG3より高くなるように形成されている。なお、これらn型リサーフ層16a、16b、16c、17の不純物濃度は、外部電荷による影響を抑えるため、いずれもn-ベース層11より高く、p型ガードリング層14a、14b、14cより低くなるように形成される。n-ベース層11の下層には、nバッファ層18を介してpコレクタ層19が形成され、セル部12においてIGBT素子が構成されている。なお、各層は、例えばシリコン基板上に不純物がドープされたエピタキシャル層が形成されたシリコンエピタキシャル基板などのシリコン基板の所定の領域に、n型又はp型の不純物をドープして形成することができる。一般に用いられるガードリング構造を高耐圧素子に適用すると、製造時などに、表面に形成されるパシベーション膜や酸化膜と基板界面などに蓄積される外部電荷により、耐圧が変動する。特に、外部電荷が負電荷で、逆バイアス時の空乏層の伸びが促進される場合、空乏層がチップ周縁部最外周部に到達して電界が集中することにより、耐圧が低下してしまう。そこで、n型リサーフ層16a、16b、16cを設け、逆バイアス時の空乏層の伸びを抑制することにより、チップ周縁部に生じる電界集中を緩和し、耐圧の低下を抑えることができる。その際、p型ガードリング層14cの外周側においては、空乏層が伸び過ぎると、最外周部の格子欠陥などに起因して、素子破壊が生ずる恐れがある。そこで、p型ガードリング層14cとn型EQPR層15の間においては、n型リサーフ層16a、16b、16cより高濃度のn型リサーフ層17を設け、空乏層の外周方向への伸びを極力抑制する。本実施形態によれば、ガードリング間にn型リサーフ層16a、16b、16cを設け、p型ガードリング層14cとn型EQPR層15間に、これらより濃度が高くなるようにn型リサーフ層17を設けることにより、蓄積される外部電荷が負電荷で、逆バイアス時の空乏層の伸びが促進される場合、逆バイアス時におけるチップ周縁部の空乏層の伸びを抑制することができる。これにより、空乏層の外周方向への伸びによる周縁部の素子破壊を抑えることが可能となる。従って、素子全体としての耐圧を向上させることができる。第2の実施形態本実施形態おいては、第1の実施形態と同様の構成であるが、各ガードリング層及びEQPR層の内側の各リサーフ層の濃度を、外周側に順次増大させている。図2に本実施形態の半導体装置の終端構造の断面図を示す。なお、以下図中、図1と同じ構成については、同じ符号を付している。p型リサーフ領域13とp型ガードリング層14a間、p型ガードリング層14aと14b間、14bと14c間には、それぞれn型リサーフ層26a、26b、26cが、p型ガードリング層14cとn型EQPR層15の間には、n型リサーフ層27が、それぞれ形成されている。n型リサーフ層27の不純物濃度NdEと、n型リサーフ層26a、26b、26cの不純物濃度NdG1、NdG2、NdG3は、NdG3<NdG2<NdG1<NdEと外周方向に順次増大するとともにいずれもn-ベース層11より高く、p型ガードリング層14a、14b、14cより低くなるように形成される。本実施形態によれば、蓄積される外部電荷が負電荷で、逆バイアス時の空乏層の伸びが促進される場合、n型リサーフ層の濃度を外周方向に順次増大させることにより、実施形態1と同様に、空乏層の外周方向への伸びによる周縁部の素子破壊をより効果的に抑えることが可能となる。なお、空乏層の伸びにばらつきが生じる場合、n型リサーフ層26a、26b、26cのいずれかの不純物濃度を高く、又は低くすることにより、空乏層の伸びを均一にすることも可能である。第3の実施形態本実施形態おいては、第1の実施形態と同様の構成であるが、各ガードリング層及びEQPR層の内側の各リサーフ層を、ベース層とは反対のp型としている。図3に本実施形態の半導体装置の終端構造の断面図を示す。p型リサーフ領域13とp型ガードリング層14a間、p型ガードリング層14aと14b間、14bと14c間には、それぞれp型リサーフ層36a、36b、36cが、p型ガードリング層14cとn型EQPR層15の間には、p型リサーフ層37がそれぞれ形成されている。p型リサーフ層37の不純物濃度NaEは、p型リサーフ層36a、36b、36cの不純物濃度NaG1=NaG2=NaG3より低くなるように形成されている。そして、いずれもn-ベース層11より高く、p型ガードリング層14a、14b、14cより低くなるように形成される。本実施形態によれば、蓄積される外部電荷が正電荷で、外部電荷の蓄積により空乏層の伸びが抑制される場合、p型リサーフ層36a、36b、36c、37を設けることにより、空乏層を伸ばすことができる。その際、p型ガードリング層34cの外周側においては、空乏層が伸び過ぎると、最外周部の格子欠陥などに起因して、素子破壊が生ずる恐れがある。そこで、p型ガードリング層34cとn型EQPR層35の間においては、p型リサーフ層36a、36b、36cより低濃度のp型リサーフ層37を設け、空乏層の外周方向への伸びを抑制する。本実施形態によれば、p型リサーフ層36a、36b、36c、37を設け、特にp型ガードリング層14cとn型EQPR層15間のp型リサーフ層37の濃度を低くすることにより、ガードリング周辺の耐圧を増大させるとともに、空乏層の外周方向への伸びによる周縁部の素子破壊を抑えることが可能となる。第4の実施形態本実施形態おいては、第3の実施形態と同様の構成であるが、各ガードリング層及びEQPR層の内側の各リサーフ層の濃度を、外周側に順次減少させている。図4に本実施形態の半導体装置の終端構造の断面図を示す。p型リサーフ領域13とp型ガードリング層14a間、p型ガードリング層14aと14b間、14bと14c間には、それぞれp型リサーフ層46a、46b、46cが、p型ガードリング層14cとn型EQPR層15の間には、p型リサーフ層47が、それぞれ形成されている。n型リサーフ層47の不純物濃度NaEと、p型リサーフ層46a、46b、46cの不純物濃度NaG1、NaG2、NaG3は、NaG3>NaG2>NaG1>NaEと外周方向に順次減少するとともに、いずれもn-ベース層11より高く、p型ガードリング層14a、14b、14cより低くなるように形成される。本実施形態によれば、蓄積される外部電荷が正電荷で、外部電荷により逆バイアス時の空乏層の伸びが抑制される場合、p型リサーフ層の濃度を外周方向に順次減少させることにより、実施形態3と同様に、ガードリング周辺の耐圧を増大させるとともに、空乏層の外周方向への伸びによる周縁部の素子破壊をより効果的に抑えることが可能となる。なお、空乏層の伸びにばらつきが生じる場合、n型リサーフ層26a、26b、26cのいずれかの不純物濃度を高く、又は低くすることにより、空乏層の伸びを均一にすることも可能である。第5の実施形態本実施形態おいては、第1の実施形態と同様の構成であるが、各ガードリング層の内側と、ガードリング層とEQPR層間のリサーフ層の導電型が異なっている。図5に本実施形態の半導体装置の終端構造の断面図を示す。p型リサーフ領域13とp型ガードリング層14a間、p型ガードリング層14aと14b間、14bと14c間には、それぞれp型リサーフ層56a、56b、56c、p型ガードリング層14とn型EQPR層15間には、n型リサーフ層57がそれぞれ形成されている。p型リサーフ層56a、56b、56c、n型リサーフ層57の不純物濃度は、いずれもn-ベース層11より高く、p型ガードリング層14a、14b、14cより低くなるように形成される。本実施形態によれば、蓄積される外部電荷が正電荷で、外部電荷により逆バイアス時の空乏層の伸びが抑制される場合、ガードリング層の内側にp型リサーフ層を、ガードリング層とEQPR層間にn型リサーフ層を形成することにより、ガードリング周辺の耐圧を増大させるとともに、空乏層の外周方向への伸びによる周縁部の素子破壊を抑えることが可能となる。第6の実施形態本実施形態おいては、第1の実施形態と同様の構成であるが、各ガードリング層の内側と、ガードリング層とEQPR層間のリサーフ層を、導電型の異なる上層と下層の二層構造としている。図6Aに本実施形態の半導体装置の終端構造の断面図を示す。p型リサーフ領域13とp型ガードリング層14a間、p型ガードリング層14aと14b間、14bと14c間、p型ガードリング層14cとn型EQPR層15間に、第1の実施形態と異なり、それぞれ二層構造のリサーフ層66ap/66an、66bp/66bn、66cp/66cn、67p/67nが形成されている。浅い領域表面側には、p型リサーフ層66ap、66bp、66cp、67pが形成され、深い領域には、n型リサーフ層66an、66bn、66cn、67nが形成されている。本実施形態によれば、各ガードリング層の内側、ガードリング層とEQPR層間のリサーフ層をそれぞれp型/n型の二層構造とすることにより、第1の実施形態と同様に、空乏層の外周方向への伸びによる周縁部の素子破壊を抑えることが可能となるとともに、一層のみの形成時と比較して、不純物濃度を特に低濃度に調整することができる。また、図6Bに示すように、導電型を反対にし、n型/p型の二層構造とすることでも、同様の効果を得ることができる。なお、各リサーフ層の不純物の導電型及び濃度は、第2~第4の実施形態と同様にしても、併せてこれら実施形態と同様の効果を得ることができる。第7の実施形態本実施形態おいては、第1の実施形態と同様の構成であるが、ガードリング間、ガードリング層とEQPR層間のリサーフ層が、複数に分離して、部分的に形成されている。図9に本実施形態の半導体装置の終端構造の上面図を示す。p型リサーフ領域13とp型ガードリング層14a間、p型ガードリング層14aと14b間、14bと14c間、p型ガードリング層14cとn型EQPR層15間に、それぞれ分離したn型リサーフ層76a1、76a2、76a3、76b1、76b2、76b3、76c1、76c2、76c3、771、772、773が形成されている。各n型リサーフ層は、p型ガードリング層14a、14b、14c及びn型EQPR層15と直交するように形成されている。本実施形態によれば、ガードリング間、ガードリング層とEQPR層間のn型リサーフ層を、複数に分離して、部分的に形成することにより、第1の実施形態と同様に、空乏層の外周方向への伸びによる周縁部の素子破壊を抑えることが可能となるとともに、分離しない場合より、奥行き方向の空乏層の伸びを適宜制御することができる。なお、各リサーフ層の不純物の導電型及び濃度は、第2~第4の実施形態と同様にしても、併せてこれら実施形態と同様の効果を得ることができる。これら実施形態において、ガードリング層の横方向拡散長を、縦方向の拡散長の0.8倍以下とすることが好ましい。ガードリング層の横方向拡散を0.8倍以下とすることにより、より厳密なガードリング設計が可能となる。また、これら実施形態において、セル部12をIGBT素子としたが、これに限定されるものではなく、その他、パワーMOSFET、ダイオード、サイリスタなどの素子について適用することができる。また、シリコン半導体に限定されるものではなく、SiC半導体など化合物半導体にも適用可能である。これら実施形態において挙げた各構造は、適用されるデバイス、用途、要求される耐圧などにより、適宜選択することができる。従って、これまで耐圧設計は、ガードリングの本数、寸法のみの設計であったが、設計自由度を向上させることが可能となる。なお、これら実施形態において、ベース層をn型としたが、p型としてもよく、その場合、各層の導電型を反対にすればよい。なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。