"複数の被測定素子と、異なる層に設けられた列配線および行配線からなると共に前記複数の被測定素子のいずれか一つに接続された単位アレイ配線を複数有し、前記複数の単位アレイ配線が互いに異なる層に設けられている複合アレイ配線とを備えた半導体装置。前記列配線どうし、および前記行配線どうしは、行方向および列方向を含む平面内において互いにずれた位置に設けられている請求項1記載の半導体装置。前記被測定素子と前記単位アレイ配線とを接続する接続部を有し、前記接続部は、前記平面内における前記列配線と前記行配線との交差位置を回避して設けられている請求項2記載の半導体装置。前記単位アレイ配線は、同一層の2本の前記列配線と、同一層の2本の前記行配線とを有する請求項3記載の半導体装置。前記単位アレイ配線は、異なる層の2本の前記列配線と、前記列配線とは異なる層の2本の前記行配線とを有する請求項3記載の半導体装置。前記列配線および前記行配線のうち、前記複数の被測定素子の同一部分に接続されるものが、同一の測定用パッドに接続されている請求項1記載の半導体装置。前記複数の被測定素子は同じ向きに配置されている請求項1記載の半導体装置。前記複数の被測定素子のうちの少なくとも一つが、他の前記被測定素子とは異なる向きに配置されている請求項1記載の半導体装置。前記複数の被測定素子のうちの少なくとも一つが、他の前記被測定素子とは異なる特性を測定可能である請求項1記載の半導体装置。異なる層に設けられた列配線および行配線からなる単位アレイ配線を複数有し、前記複数の単位アレイ配線は互いに異なる層に設けられている複合アレイ配線と、前記複数の単位アレイ配線のいずれか一つに接続された被測定素子とを備えた半導体装置。前記列配線どうし、および前記行配線どうしは、行方向および列方向を含む平面内において互いにずれた位置に設けられている請求項10記載の半導体装置。前記被測定素子と前記単位アレイ配線とを接続する接続部を有し、前記接続部は、前記平面内における前記列配線と前記行配線との交差位置を回避して設けられている請求項11記載の半導体装置。前記単位アレイ配線は、同一層の2本の前記列配線と、同一層の2本の前記行配線とを有する請求項12記載の半導体装置。前記単位アレイ配線は、異なる層の2本の前記列配線と、前記列配線とは異なる層の2本の前記行配線とを有する請求項12記載の半導体装置。前記列配線および前記行配線のうち、前記被測定素子を異なる方向に配置したときに前記被測定素子の同一部分に接続されるものが、同一の測定用パッドに接続されている請求項10記載の半導体装置。前記被測定素子を複数有し、前記複合アレイ配線は、前記複数の被測定素子の各々について二つの前記単位アレイ配線を有する請求項10記載の半導体装置。しかしながら、特許文献1では、2本の行方向の配線と2本の列方向の配線とに囲まれた四角形の領域内に一つの被測定トランジスタを配置しており、それ以上に配線または被測定トランジスタの配置密度を向上させることが難しくなっていた。また、特許文献2では、被測定トランジスタの周りを囲む四角状の配線が冗長なレイアウトになっているので、やはり被測定トランジスタの配置密度が低下してしまうという問題があった。本開示の目的は、被測定素子の配置密度を高めることが可能な半導体装置を提供することにある。本開示による第1の半導体装置は、以下のA,Bの構成要素を備えたものである。A複数の被測定素子B異なる層に設けられた列配線および行配線からなると共に複数の被測定素子のいずれか一つに接続された単位アレイ配線を複数有し、複数の単位アレイ配線は互いに異なる層に設けられている複合アレイ配線本開示の第1の半導体装置では、異なる層に設けられた列配線および行配線からなる単位アレイ配線が複数、互いに異なる層に設けられている。単位アレイ配線には、それぞれ、複数の被測定素子のいずれか一つが接続されている。よって、複数の単位アレイ配線どうしを部分的に重ね合わせてオーバーラップさせて配置することにより、被測定素子の配置密度を高くすることが可能となる。本開示による第2の半導体装置は、以下のA,Bの構成要素を備えたものである。A異なる層に設けられた列配線および行配線からなる単位アレイ配線を複数有し、複数の単位アレイ配線は互いに異なる層に設けられている複合アレイ配線B複数の単位アレイ配線のいずれか一つに接続された被測定素子本開示の第2の半導体装置では、異なる層に設けられた列配線および行配線からなる単位アレイ配線が複数、互いに異なる層に設けられている。被測定素子は、複数の単位アレイ配線のいずれか一つに接続される。よって、複数の単位アレイ配線どうしを部分的に重ね合わせてオーバーラップさせて配置することにより、被測定素子の配置密度を高くすることが可能となる。本開示の第1の半導体装置によれば、異なる層に設けられた列配線および行配線からなる単位アレイ配線を複数、互いに異なる層に設け、複数の単位アレイ配線には、それぞれ、複数の被測定素子のいずれか一つを接続するようにしたので、被測定素子の配置密度を高めることが可能となる。本開示の第2の半導体装置によれば、異なる層に設けられた列配線および行配線からなる単位アレイ配線を複数、互いに異なる層に設け、被測定素子を複数の単位アレイ配線のいずれか一つに接続するようにしたので、被測定素子の配置密度を高めることが可能となる。以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。1.第1の実施の形態単位アレイ配線を二つ有し、被測定素子がトランジスタである例2.変形例1-1被測定素子の向きを異ならせた例3.変形例1-2単位アレイ配線を二つ有し、被測定素子が抵抗素子である例4.変形例1-3被測定素子の向きを異ならせた例5.変形例1-4単位アレイ配線を三つ有し、被測定素子がトランジスタである例6.変形例1-5被測定素子の向きを異ならせた例7.変形例1-6被測定素子がトランジスタ,抵抗素子およびキャパシタである例8.第2の実施の形態TEGブロックの回転;被測定素子がトランジスタである例9.変形例2-1TEGブロックの回転;被測定素子が抵抗素子である例第1の実施の形態図1は、本開示の第1の実施の形態に係る半導体装置であるTEGの、ウェハ上における概略的な位置を表したものである。ウェハ図示せず上には、例えば、半導体集積回路が形成される領域としての製品ブロック1が配置されている。製品ブロック1は複数設けられていてもよいことは言うまでもないが、図1では一つの製品ブロック1のみを表している。製品ブロック1の周囲には、ウェハを切断して各製品ブロック1を分離するためのスクライブライン2が枠状あるいは格子状に設けられている。スクライブライン2内には、TEGブロック3が配置されている。TEGブロック3は、製品ブロック1内の半導体集積回路の素子の特性を評価するための評価用回路が設けられる領域である。TEGブロック3は、製品ブロック1の縦辺例えば長辺に沿うスクライブライン2内では縦方向縦長に配置され、製品ブロック1の横辺例えば短辺に沿うスクライブライン2内では横方向横長に配置されている。なお、縦方向のTEGブロック3と、横方向のTEGブロック3とでは、内部の配線の配置は同一であり、単に配置方向が異なる左または右に90度回転されているのみである。図2は、図1に示したTEGブロック3に設けられるTEG4の平面構成を表したものである。図3は、図2のIII-III線における断面構成、図4は、図2のIV-IV線における断面構成をそれぞれ表している。なお、図2以降においては、行方向をx方向、列方向をy、行方向および列方向に直交する方向鉛直方向をzと表す。これらx,y,z方向は、TEGブロック3内における方向である。つまり、行方向x方向は、図1に示した縦方向のTEGブロック3内では横方向となり、横方向のTEGブロック3内では縦方向となる。列方向y方向は、図1に示した縦方向のTEGブロック3内では縦方向となり、横方向のTEGブロック3内では横方向となる。また、図3および図4では、基板10側からの配線層高さに対応する第1層目,第2層目,第3層目,第4層目を、それぞれ点線H1,H2,H3,H4で表している。TEG4は、複数例えば図2では二つの被測定素子11,12を有している。被測定素子11,12は、例えば4端子のFET電界効果トランジスタであり、同じ向きに配置されている。被測定素子11は、列配線M1および行配線M2からなる単位アレイ配線21に接続され、被測定素子12は、列配線M3および行配線M4からなる単位アレイ配線22に接続されている。単位アレイ配線21,22は複合アレイ配線20を構成している。被測定素子11,12は、例えば図4に示したように、基板10に設けられたMOS-FETである。なお、図4では被測定素子12のみを表しているが、被測定素子11も被測定素子12と同じ構成を有している。具体的には、被測定素子12は、基板10上にゲート絶縁膜12GIおよびゲート電極12Gを有すると共に、ゲート電極12G直下の基板10内にチャネル領域12Cを有している。チャネル領域12Cの両側には、拡散層ソース12Sおよびドレイン12Dが設けられている。被測定素子12の周囲は素子分離層10Aで囲まれ、他の被測定素子11とは絶縁されている。被測定素子11,12と単位アレイ配線21,22との接続点CPには、例えば図4に示したように、接続部40が設けられている。接続部40は、被測定素子11,12のソース,ドレイン,ウェルバックゲートまたはゲートの上に、ビア41A,41B,41C,41Dと金属層42A,42B,42C,42Dとを交互に積層した構成を有している。ビア41Aの下端は、被測定素子11,12のソース,ドレイン,ウェルバックゲートまたはゲートに接している。金属層42Aは列配線M1と同じ高さH1、金属層42Bは行配線M2と同じ高さH2、金属層42Cは列配線M3と同じ高さH3、金属層42Dは行配線M4と同じ高さH4に設けられている。各接続部40では、金属層42A~42Dのうち一つのみに、列配線M1,M3および行配線M2,M4のうちいずれか一つのみが接続されている。例えば図4に示したように、被測定素子12のソース12S上およびドレイン12D上の接続部40の金属層42Cには、列配線M3が接続されている。なお、図4には示されていないが、被測定素子12のゲート12G上にも接続部40が設けられており、ゲート12G上の接続部40の金属層42Dには、行配線M4が接続されている。また、被測定素子12のウェルバックゲート12W上にも接続部40が設けられており、ウェルバックゲート12W上の接続部40の金属層42Dには、行配線M4が接続されている。図示しないが、被測定素子11についても同様である。接続部40は、xy平面内における列配線M1,M3と行配線M2,M4との交差位置ISを回避して設けられていることが好ましい。接続部40が交差位置ISに設けられている場合には、交差位置ISの接続部40を介して列配線M1,M3および行配線M2,M4がすべて短絡してしまうからである。単位アレイ配線21は、y方向の列配線M1およびx方向の行配線M2を有し、単位アレイ配線22はy方向の列配線M3およびx方向の行配線M4を有している。列配線M1と行配線M2とはz方向において異なる層例えば基板10側から第1層目H1と第2層目H2とに設けられ、列配線M3と行配線M4とはz方向において異なる層例えば基板10側から第3層目H3と第4層目H4とに設けられている。更に、単位アレイ配線21,22はz方向において互いに異なる層例えば基板10側から第1層目H1および第2層目H2と、第3層目H3および第4層目H4とに設けられている。これにより、このTEG4では、被測定素子11,12の配置密度を高めることが可能となっている。すなわち、従来では、図5Aに示したように、被測定素子図示せずを囲む列配線M1,M3および行配線M2,M4からなる四角形の配線レイアウト121,122をxy平面内に並列、またはz方向において同層に並べることにより集積するようにしていたので、被測定素子の高密度化が難しかった。これに対して、本実施の形態では、図5Bに示したように、単位アレイ配線21,22どうしを部分的に重ね合わせてオーバーラップさせて配置することにより、配線密度が許す限り同一領域内に多数の被測定素子を設けることが可能となる。よって、被測定素子11,12の高密度な配置が可能となる。列配線M1,M3どうしは、x方向およびy方向を含むxy平面図2においては紙面に平行な平面内において、x方向に互いにずれた位置互いに重ならない位置に設けられていることが好ましい。同様に、行配線M2,M4どうしは、xy平面内において、y方向に互いにずれた位置互いに重ならない位置に設けられていることが好ましい。換言すれば、列配線M1,M3および行配線M2,M4は、一点で交わらないことが好ましい。これにより、列配線M1,M3および行配線M2,M4は、xy平面内で互いに重ならない格子状グリッドをなすことになる。前述したように、単位アレイ配線21,22と被測定素子11,12の接続点CPには接続部40が設けられており、接続部40は列配線M1,M3および行配線M2,M4が各ビア41A~41Dを介して短絡した構造になっている。そのため、前述のような格子状のレイアウトにすることで、単位アレイ配線21,22と被測定素子11,12とを接続する際に、列配線M1,M3どうしの短絡、行配線M2,M4どうしの短絡、または列配線M1,M3と行配線M2,M4との短絡を抑制することが可能となる。単位アレイ配線21は、同一層例えば基板10側から第1層目の2本の列配線M1と、同一層例えば基板10側から第2層目の2本の行配線M2とを有している。単位アレイ配線22は、同一層例えば基板10側から第3層目の2本の列配線M3と、同一層例えば基板10側から第4層目の2本の行配線M4とを有している。列配線M1には、被測定素子11のソースおよびドレインが接続されている。行配線M2には、被測定素子11のゲートおよびバックゲートが接続されている。列配線M3には、被測定素子12のソースおよびドレインが接続されている。行配線M4には、被測定素子12のゲートおよびバックゲートが接続されている。列配線M1,M3および行配線M2,M4のうち、被測定素子11,12の同一部分に接続されるものは、同一の測定用パッドに接続されている。つまり、被測定素子11のソースが接続された列配線M1と、被測定素子12のソースが接続された列配線M3とは、同一のソースパッド30Sに接続されている。被測定素子11のドレインが接続された列配線M1と、被測定素子12のドレインが接続された列配線M3とは、同一のドレインパッド30Dに接続されている。被測定素子11のゲートが接続された行配線M2と、被測定素子12のゲートが接続された行配線M4とは、同一のゲートパッド30Gに接続されている。被測定素子11のバックゲートが接続された行配線M2と、被測定素子12のバックゲートが接続された行配線M4とは、同一のバックゲートパッド30Hに接続されている。なお、列配線M1,M3または行配線M2,M4の数は、接続される被測定素子11,12の構成などに応じて増減可能である。例えば、単位アレイ配線21は、第1層目に2本の列配線M1を有し、第2層目に1本の行配線M2を有し、第3層目に1本の行配線を有していてもよい。ただし、このような場合には、多数の単位アレイ配線を設けた場合に被測定素子との接続が更に複雑になる。従って、一つの単位アレイ配線21または22が、第1層目に2本の列配線M1またはM3を有し、第2層目に2本の行配線M2またはM4を有していることが好ましい。あるいは、被測定素子11が3端子で構成可能なFETやその他の受動素子や能動素子である場合には、単位アレイ配線21または22は、第1層目に2本の列配線M1またはM3を有し、第2層目に1本の行配線M2またはM4を有していてもよい。このTEG4では、異なる層に設けられた列配線M1および行配線M2からなる単位アレイ配線21と、異なる層に設けられた列配線M3および行配線M4からなる単位アレイ配線22とが、互いに異なる層に設けられている。単位アレイ配線21,22には、それぞれ、複数の被測定素子11,12のいずれか一つが接続されている。よって、複数の単位アレイ配線21,22どうしを部分的に重ね合わせてオーバーラップさせて配置することにより、被測定素子11,12の配置密度を高くすることが可能となる。また、被測定素子11,12を近接配置することが可能となり、二つの被測定素子11,12のペア特性ローカルばらつきを精度良く評価することが可能となる。このように本実施の形態では、異なる層に設けられた列配線M1および行配線M2からなる単位アレイ配線21と、異なる層に設けられた列配線M3および行配線M4からなる単位アレイ配線22とを、互いに異なる層に設け、複数の単位アレイ配線21,22には、それぞれ、複数の被測定素子11,12のいずれか一つを接続するようにしたので、被測定素子11,12の配置密度を高めることが可能となる。よって、被測定素子11,12の集積度を高め、種々の素子評価情報を取得することが可能となる。また、LSILargeScaleIntegratedcircuit;大規模集積回路の微細化に伴ってTEG4も著しく縮小されているが、本実施の形態では、このような微細化に追随するための被測定素子の高密度集積化にも対応可能となる。また、被測定素子11,12を近接配置することが可能となり、二つの被測定素子11,12のペア特性ローカルばらつきを精度良く評価することが可能となる。特に、アナログ半導体では近接配置した素子の特性を活用した回路構成が多く用いられており、本実施の形態のTEG4は、このようなアナログ半導体回路の評価用回路としても極めて好適である。変形例1-1図6は、変形例1-1に係るTEG4Aの構成を表したものである。本変形例は、図2に示した第1の実施の形態のTEG4において、片方の被測定素子12の向きを異ならせたものである。このことを除いては、本変形例のTEG4Aは、上記第1の実施の形態と同様の構成,作用および効果を有している。特に、トランジスタ,抵抗素子などの半導体素子は、配置方向により寸法や特性のばらつきが生じることが知られているが、本変形例では、被測定素子11,12の配置方向ゲートの向きによる特性ばらつき等の評価が可能となる。具体的には、列配線M3には、被測定素子12のゲートおよびバックゲートが接続されている。行配線M4には、被測定素子12のソースおよびドレインが接続されている。本変形例においても、第1の実施の形態と同様に、列配線M1,M3および行配線M2,M4のうち、被測定素子11,12の同一部分に接続されたものは、同一の測定用パッドに接続されている。ただし、本変形例では、被測定素子12の配置方向の変更に伴い、列配線M1,M3および行配線M2,M4と測定用パッドとの接続の組み合わせも変更される。つまり、被測定素子11のソースが接続された列配線M1と、被測定素子12のソースが接続された行配線M4とが、同一のソースパッド30Sに接続される。被測定素子のドレインが接続された列配線M1と、被測定素子12のドレインが接続された列配線M4とが、同一のドレインパッド30Dに接続される。被測定素子11のゲートが接続された行配線M2と、被測定素子12のゲートが接続された列配線M3とが、同一のゲートパッド30Gに接続される。被測定素子11のバックゲートが接続された行配線M2と、被測定素子12のバックゲートが接続された列配線M3とが、同一のバックゲートパッド30Hに接続される。変形例1-2図7は、変形例1-2に係るTEG4Bの構成を表したものである。本変形例は、被測定素子11,12が抵抗素子であることを除いては、上記第1の実施の形態と同一の構成,作用および効果を有している。本変形例では、抵抗素子の特性を、4端子法を用いて測定可能である。また、第1の実施の形態と同様に、近接配置によるペア特性の評価が可能になる。変形例1-3図8は、変形例1-3に係るTEG4Cの構成を表したものである。本変形例は、図7に示した変形例1-2のTEGにおいて、片方の被測定素子12の向きを異ならせたことを除いては、上記第1の実施の形態および変形例1-1と同様の構成,作用および効果を有している。本変形例では、被測定素子11,12の配置方向による特性ばらつき等の評価が可能となる。変形例1-4図9は、変形例1-4に係るTEG4Dの構成を表したものである。図10は、図9のX-X線における断面構成、図11は、図9のXI-XI線における断面構成をそれぞれ表している。なお、図10および図11では、基板10側からの配線層高さに対応する第1層目,第2層目,第3層目,第4層目、第5層目および第6層目を、それぞれ点線H1,H2,H3,H4,H5,H6で表している。本変形例では、三つの被測定素子11,12,13が、それぞれ単位アレイ配線21,22,23に接続され、単位アレイ配線21~23が複合アレイ配線20を構成している。このことを除いては、本変形例のTEG4Dは上記第1の実施の形態と同様の構成,作用および効果を有している。被測定素子11~13はいずれも第1の実施の形態と同様の4端子のFETであり、同じ向きに配置されている。被測定素子11~13と単位アレイ配線21~23との接続点CPには、例えば図11に示したような接続部40が設けられている。接続部40は、被測定素子11~13のソース,ドレイン,ウェルまたはゲートの上に、ビア41A,41B,41C,41D,41E,41Fと金属層42A,42B,42C,42D,42E,42Fとを交互に積層した構成を有している。ビア41Aの下端は、被測定素子11~13のソース,ドレインまたはゲートに接している。金属層42Aは列配線M1と同じ高さH1、金属層42Bは行配線M2と同じ高さH2、金属層42Cは列配線M3と同じ高さH3、金属層42Dは行配線M4と同じ高さH4、金属層42Eは列配線M5と同じ高さH5、金属層42Fは行配線M6と同じ高さH6に設けられている。各接続部40では、金属層42A~42Fのうち一つのみに、列配線M1,M3,M5および行配線M2,M4,M6のうちいずれか一つのみが接続されている。例えば図11に示したように、被測定素子13のソース13S上およびドレイン13D上の接続部40の金属層42Eには、列配線M5が接続されている。なお、図11には示されていないが、被測定素子13のゲート上にも接続部40が設けられており、ゲート上の接続部40の金属層42Fには、行配線M6が接続されている。また,被測定素子13のウェルバックゲート13Wにも接続部40が設けられており、ウェルバックゲート13Wの接続部40の金属層42Fには、行配線M6が接続されている。図示しないが、被測定素子11,12についても同様である。接続部40は、xy平面内における列配線M1,M3,M5と行配線M2,M4,M6との交差位置ISを回避して設けられていることが好ましい。接続部40が交差位置ISに設けられている場合には、交差位置ISの接続部40を介して列配線M1,M3,M5および行配線M2,M4,M6がすべて短絡してしまうからである。単位アレイ配線21,22は、第1の実施の形態と同様に構成されている。単位アレイ配線23は、y方向の列配線M5およびx方向の行配線M6を有している。列配線M5と行配線M6とはz方向において異なる層例えば基板10側から第5層目H5と第6層目H6とに設けられている。更に、単位アレイ配線21~23はz方向において互いに異なる層例えば基板10側から第1層目H1および第2層目H2と、第3層目H3および第4層目H4と、第5層目H5および第6層目H6とに設けられている。これにより、このTEG4Dでは、第1の実施の形態と同様に、被測定素子11~13の配置密度を高めることが可能となっている。すなわち、従来では、図12Aに示したように、被測定素子図示せずを囲む列配線M1,M3,M5および行配線M2,M4,M6からなる四角形の配線レイアウト121,122,123をxy平面内に並列、またはz方向において同層に並べるようにしていたので、被測定素子の高密度化が難しかった。これに対して、本実施の形態では、図12Bに示したように、単位アレイ配線21,22,23どうしを部分的に重ね合わせてオーバーラップさせて配置することにより、配線密度が許す限り同一領域内に多数の被測定素子を設けることが可能となる。よって、被測定素子11~13の高密度な配置が可能となる。列配線M1,M3,M5どうしは、xy平面内において、x方向に互いにずれた位置互いに重ならない位置に設けられていることが好ましい。同様に、行配線M2,M4,M6どうしは、xy平面内において、y方向に互いにずれた位置互いに重ならない位置に設けられていることが好ましい。換言すれば、列配線M1,M3,M5および行配線M2,M4,M6は、一点で交わらないことが好ましい。これにより、列配線M1,M3,M5および行配線M2,M4,M6は、xy平面内で互いに重ならない格子状グリッドをなすことになる。前述の通り、単位アレイ配線21~23と被測定素子11~13の接続点CPには接続部40が設けられており、接続部40は列配線M1,M3,M5および行配線M2,M4,M6が各ビア41A~41Fを介して短絡した構造になっている。このため、前述のような格子状のレイアウトにすることで、単位アレイ配線21~23と被測定素子11~13とを接続する際に、列配線M1,M3,M5どうしの短絡、行配線M2,M4,M6どうしの短絡、または列配線M1,M3,M5と行配線M2,M4,M6との短絡を抑制することが可能となる。単位アレイ配線23は、同一層例えば基板10側から第5層目の2本の列配線M5と、同一層例えば基板10側から第6層目の2本の行配線M6とを有している。列配線M5には、被測定素子13のソースおよびドレインが接続されている。行配線M6には、被測定素子13のゲートおよびバックゲートが接続されている。列配線M1,M3,M5および行配線M2,M4,M6のうち、被測定素子11~13の同一部分に接続されるものは、同一の測定用パッドに接続されている。つまり、被測定素子11のソースが接続された列配線M1と、被測定素子12のソースが接続された列配線M3と、被測定素子13のソースが接続された列配線M5とは、同一のソースパッド30Sに接続されている。被測定素子11のドレインが接続された列配線M1と、被測定素子12のドレインが接続された列配線M3と、被測定素子11のドレインが接続された列配線M5とは、同一のドレインパッド30Dに接続されている。被測定素子11のゲートが接続された行配線M2と、被測定素子12のゲートが接続された行配線M4と、被測定素子13のゲートが接続された行配線M6とは、同一のゲートパッド30Gに接続されている。被測定素子11のバックゲートが接続された行配線M2と、被測定素子12のバックゲートが接続された行配線M4と、被測定素子13のゲートが接続された行配線M6とは、同一のバックゲートパッド30Hに接続されている。なお、列配線M1,M3,M5または行配線M2,M4,M6の数は、第1の実施の形態と同様に、接続される被測定素子11~13の構成などに応じて増減可能であるが、一つの単位アレイ配線21または22,23が、第1層目に2本の列配線M1またはM3,M5を有し、第2層目に2本の行配線M2またはM4,M6を有していることが好ましい。あるいは、被測定素子11~13が3端子で構成可能なFETやその他の受動素子や能動素子である場合には、単位アレイ配線21または22,23は、第1層目に2本の列配線M1またはM3,M5を有し、第2層目に1本の行配線M2またはM4,M6を有していてもよい。このTEG4Dでは、異なる層に設けられた列配線M1および行配線M2からなる単位アレイ配線21と、異なる層に設けられた列配線M3および行配線M4からなる単位アレイ配線22と、異なる層に設けられた列配線M5および行配線M6からなる単位アレイ配線23とが、互いに異なる層に設けられている。単位アレイ配線21~23には、それぞれ、複数の被測定素子11~13のいずれか一つが接続されている。よって、複数の単位アレイ配線21~23どうしを部分的に重ね合わせてオーバーラップさせて配置することにより、被測定素子11~13の配置密度を高くすることが可能となる。また、被測定素子11~13を近接配置することが可能となり、被測定素子11~13のペア特性ローカルばらつきを精度良く評価することが可能となる。このように本変形例では、異なる層に設けられた列配線M1および行配線M2からなる単位アレイ配線21と、異なる層に設けられた列配線M3および行配線M4からなる単位アレイ配線22と、異なる層に設けられた列配線M5および行配線M6からなる単位アレイ配線23とを、互いに異なる層に設け、複数の単位アレイ配線21~23には、それぞれ、複数の被測定素子11~13のいずれか一つを接続するようにしたので、被測定素子11~13の配置密度を更に高めることが可能となる。変形例1-5図13は、変形例1-5に係るTEG4Eの構成を表したものである。本変形例は、図9に示した変形例1-4のTEG4Dにおいて、一つの被測定素子13の向きを異ならせたものである。すなわち、列配線M5には、被測定素子13のゲートおよびバックゲートが接続されている。行配線M6には、被測定素子13のソースおよびドレインが接続されている。本変形例では、被測定素子11~13の配置方向ゲートの向きによる特性ばらつき等の評価が可能となる。変形例1-6図14は、変形例1-6に係るTEG4Fの構成を表したものである。本変形例は、図9に示した変形例1-5のTEG4Dにおいて、被測定素子11がトランジスタ,被測定素子12が抵抗素子、被測定素子13がキャパシタであることを除いては、上記第1の実施の形態および変形例1-5と同様の構成,作用および効果を有している。一つの素子の特性を詳細に評価するためには、抵抗や容量等の成分分離をする必要がある。例えば、一つのトランジスタの特性パラメータを分離評価するには、ゲート抵抗やゲート容量等、各種抵抗や容量の評価が必要になる。本変形例では、被測定素子11~13としてトランジスタ,抵抗素子またはキャパシタ等を任意に組み合わせることが可能となるので、単体素子の特性パラメータの分離評価に際して、高密度に近接配置した被測定素子11~13を用いた評価が可能となる。このため、配置位置によるばらつき成分を低減することが可能となり、精度良く各特性成分の評価を行うことが可能となる。また、例えばトランジスタの特性のどこが悪いのかを、近傍の素子の測定によって成分分析することも可能となる。特に、プロセス世代が進むにつれて、新規材料および新規技術を多数組み合わせた素子構造が採用されるようになっている。そのため、回路特性の評価や歩留まりの管理には、単体素子が有する複数の特性パラメータが重要になっている。本変形例は、このような新規材料および新規技術を採用した素子の評価に好適である。なお、本変形例では、被測定素子11~13がすべて異なる種類の素子トランジスタ、抵抗素子およびキャパシタであり、それぞれが異なる特性トランジスタの諸特性、抵抗、容量を測定可能である場合について説明したが、被測定素子11~13のうち少なくとも一つが、他の被測定素子とは異なる種類の素子であり、他の被測定素子とは異なる特性を測定可能であってもよい。第2の実施の形態図15は、本開示の第2の実施の形態に係るTEG4Gの構成を表したものである。本実施の形態は、図1に示したTEGブロック3の配置方向に応じて、被測定素子11を単位アレイ配線21,22のいずれか一つに接続することにより、被測定素子11の配置方向を可変としたものである。このことを除いては、本実施の形態は上記第1の実施の形態と同様の構成,作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。図15Aに示したように、TEGブロック3図1参照。が縦方向縦長に配置されている場合には、図15Bに示したように、TEG4G内では、列配線M1,M3が縦方向、行配線M2,M4が横方向となる。図15Aに示したように、TEGブロック3内においてトランジスタのゲートを縦方向に配置したい場合には、図15Bに示したように、TEG4G内では、被測定素子11を単位アレイ配線21に接続する。すなわち、被測定素子11のソースおよびドレインを列配線M1に接続し、被測定素子11のゲートおよびバックゲートを行配線M2に接続する。一方、図15Cに示したように、TEGブロック3を左90度回転し、横方向横長に配置した場合には、図15Dに示したように、TEG4内では、列配線M1,M3が横方向、行配線M2,M4が縦方向となる。ここで、TEGブロック3を左90度回転した場合にもトランジスタのゲートを縦方向に配置することが望ましい。その理由は以下の通りである。トランジスタの特性ばらつき要因の一つとして、リソグラフィーによるゲート長さの寸法ばらつきがある。すなわち、トランジスタのゲート電極の配置方向により、ゲート長さの寸法ばらつきに差が生じることが知られている。そのため、TEGブロック3の配置方向にかかわらず、トランジスタの配置方向を揃えておかないと、ゲート長さの寸法ばらつきの差によって特性差が生じてしまう。そこで、TEGブロック3を左90度回転した場合には、図15Dに示したように、TEG4内では、被測定素子11を単位アレイ配線22に接続する。すなわち、被測定素子11のソースおよびドレインを行配線M4に接続し、被測定素子11のゲートおよびバックゲートを列配線M3に接続する。これにより、列配線M1,M3および行配線M2,M4を修正することなく被測定素子11の配置方向を変更し、被測定素子の配置方向による寸法ばらつきの差を排除することが可能となる。よって、TEGブロック3の回転に合わせて被測定素子11の配置方向を変更するための回路修正の時間を大幅に短縮することが可能である。これに対して、従来では、図16Aおよび図16Bに示したように、TEGブロックを左90度回転した場合にもトランジスタ111の配置方向を同じにするためには、追加の配線150が必要となっていた。このような再配線などの回路修正には多くの時間がかかることに加えて、追加の配線150により余分な配線抵抗が生じていた。以上、一つの被測定素子11を回転配置可能とした場合を例として説明したが、上記の説明は、TEG4Gが複数の被測定素子を有する場合についても当てはまる。その場合には、複数の被測定素子の各々に対して二つの単位アレイ配線を設け、TEGブロック3の配置方向に応じて被測定素子をいずれかの単位アレイ配線に接続することが可能である。このようにした場合にも、第1の実施の形態と同様に、単位アレイ配線どうしを部分的に重ね合わせてオーバーラップさせて配置することにより、配線密度が許す限り同一領域内に多数の被測定素子を設けることが可能となる。よって、複数の被測定素子を高密度に配置しつつ被測定素子の配置方向を可変とし、TEGブロックの配置方向の変更に柔軟に対応することが可能となる。このように列配線M1,M3および行配線M2,M4の配置を変えずに被測定素子11の配置方向のみ変更可能とするためには、列配線M1,M3および行配線M2,M4のうち、被測定素子11を異なる方向に配置したときに被測定素子11の同一部分に接続されるものが、同一の測定用パッドに接続されていることが好ましい。すなわち、列配線M1の一方と行配線M4の一方とが、ソースパッド30Sに接続されている。列配線M1の他方と行配線M4の他方とが、ドレインパッド30Dに接続されている。行配線M2の一方と、列配線M3の一方とが、ゲートパッド30Gに接続されている。列配線M2の他方と行配線M2の他方とが、バックゲートパッド30Hに接続されている。なお、図15Bでは、ソースパッド30S,ドレインパッド30D,ゲートパッド30Gおよびバックゲートパッド30Hを省略しているが、ソースパッド30Sに接続される配線にはS、ドレインパッド30Dに接続される配線にはD、ゲートパッド30Gに接続される配線にはG、バックゲートパッド30Hに接続される配線にはBGを付して表している。このように本実施の形態では、異なる層に設けられた列配線M1および行配線M2からなる単位アレイ配線21と、異なる層に設けられた列配線M3および行配線M4からなる単位アレイ配線22とを、互いに異なる層に設け、被測定素子11を、複数の単位アレイ配線21,22のいずれか一つに接続するようにしたので、被測定素子11,12の配置密度を高めることが可能となる。特に、近年の半導体集積回路では、トランジスタの特性向上を目的として、応力膜材料をトランジスタに近接配置することでチャネル領域へ応力を印加してキャリアの移動度を向上させる技術が用いられている。このような応力膜材料を利用した技術では、トランジスタの配置方向による影響が大きくなる。本実施の形態は、そのような応力膜材料を用いたトランジスタの特性評価にも極めて好適である。第1の実施の形態の変形例1-1~1-6は、第2の実施の形態にも適用可能である。変形例2-1図17は、変形例2-1に係るTEG4Fの構成を表したものである。本変形例は、被測定素子が抵抗素子であることを除いては、上記第2の実施の形態と同一の構成,作用および効果を有するものである。以上、実施の形態を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されず、種々の変形が可能である。例えば、上記実施の形態では、単位アレイ配線21~23を二つまたは三つ設けた場合を例に挙げて説明したが、単位アレイ配線21~23の数は四つ以上でもよい。また、単位アレイ配線を構成する配線層の組み合わせも、異なる配線層で構成されていれば、どの配線層を組み合わせてもよい。例えば、第1の実施の形態では、単位アレイ配線21が列配線M1および行配線M2を有し、単位アレイ配線22が列配線M3および行配線M4を有している場合について説明したが、単位アレイ配線21が列配線M1および行配線M4を有し、単位アレイ配線22が列配線M3および行配線M2を有していてもよい。第2の実施の形態についても同様の変更が可能である。更に、上記実施の形態では、被測定素子がトランジスタ,抵抗素子またはキャパシタである場合を例に挙げて説明したが、本開示は、被測定素子がダイオードやコンデンサーなどの他の電子部品である場合にも適用可能である。加えて、上記第1の実施の形態では、列配線M1には、被測定素子11のソースおよびドレインを接続し、行配線M2には、被測定素子11のゲートおよびバックゲートを接続し、列配線M3には、被測定素子12のソースおよびドレインを接続し、行配線M4には、被測定素子12のゲートおよびバックゲートを接続している場合について説明した。すなわち、各被測定素子11,12のソースとドレインとはz方向において同一高さの配線層に接続され、各被測定素子11,12のゲートとバックゲートとはz方向において同一高さの配線層に接続されている。しかしながら、各被測定素子11,12のソースとドレインとはz方向において異なる高さの配線層に接続されていてもよい。あるいは、各被測定素子11,12のゲートとバックゲートとはz方向において異なる高さの配線層に接続されていてもよい。例えば図18に示したように、単位アレイ配線21は、y方向の列配線M1,M2およびx方向の行配線M4,M6を有し、単位アレイ配線22はy方向の2本の列配線M3およびx方向の行配線M5,M6を有している。列配線M1,M2は、z方向において異なる層例えば基板10側から第1層目H1と第2層目H2とに設けられ、行配線M4,M6は、z方向において異なる層例えば基板10側から第4層目H4と第6層目H6とに設けられている。行配線M5,M6は、z方向において異なる層例えば基板10側から第5層目H5と第6層目H6とに設けられている。被測定素子11のソースは列配線M1に接続され、ドレインは列配線M2に接続され、ゲートは行配線M4に接続され、バックゲートは行配線M6に接続されている。被測定素子12のソースおよびドレインは2本の列配線M3に接続され、ゲートは行配線M5に接続され、バックゲートは行配線M6に接続されている。この場合、列配線M1~M3と、行配線M4~M6とは、異なる高さの層に設けられていることが必要である。すなわち、列配線M1~M3と、行配線M4~M6とで、同じ高さの配線層を用いることは不可である。また、例えば図19に示したように、単位アレイ配線21は、y方向の列配線M1,M2およびx方向の行配線M5,M7を有し、単位アレイ配線22はy方向の列配線M3,M4およびx方向の行配線M6,M8を有している。列配線M1,M2は、z方向において異なる層例えば基板10側から第1層目H1と第2層目H2とに設けられ、行配線M5,M7は、z方向において異なる層例えば基板10側から第5層目H5と第7層目H7とに設けられている。列配線M3,M4は、z方向において異なる層例えば基板10側から第3層目H3と第4層目H4とに設けられ、行配線M6,M8は、z方向において異なる層例えば基板10側から第6層目H6と第8層目H8とに設けられている。被測定素子11のソースは列配線M1に接続され、ドレインは列配線M2に接続され、ゲートは行配線M5に接続され、バックゲートは行配線M7に接続されている。被測定素子12のソースは列配線M3に接続され、ドレインは列配線M4に接続され、ゲートは行配線M6に接続され、バックゲートは行配線M8に接続されている。この場合には、列配線M1~M4と、行配線M5~M8とは、異なる高さの層に設けられていることが必要である。すなわち、列配線M1~M4と、行配線M5~M8とで、同じ高さの配線層を用いることは不可である。なお、図18および図19のような配線層の組み合わせの変更は、第2の実施の形態のように三つ、またはそれ以上の単位アレイ配線を設けた場合も同様に可能である。なお、本技術は以下のような構成を取ることも可能である。1複数の被測定素子と、異なる層に設けられた列配線および行配線からなると共に前記複数の被測定素子のいずれか一つに接続された単位アレイ配線を複数有し、前記複数の単位アレイ配線が互いに異なる層に設けられている複合アレイ配線とを備えた半導体装置。2前記列配線どうし、および前記行配線どうしは、行方向および列方向を含む平面内において互いにずれた位置に設けられている前記1記載の半導体装置。3前記被測定素子と前記単位アレイ配線とを接続する接続部を有し、前記接続部は、前記平面内における前記列配線と前記行配線との交差位置を回避して設けられている前記2記載の半導体装置。4前記単位アレイ配線は、同一層の2本の前記列配線と、同一層の2本の前記行配線とを有する前記3記載の半導体装置。5前記単位アレイ配線は、異なる層の2本の前記列配線と、前記列配線とは異なる層の2本の前記行配線とを有する前記3記載の半導体装置。6前記列配線および前記行配線のうち、前記複数の被測定素子の同一部分に接続されるものが、同一の測定用パッドに接続されている前記1ないし5のいずれか1項に記載の半導体装置。7前記複数の被測定素子は同じ向きに配置されている前記1ないし6のいずれか1項に記載の半導体装置。8前記複数の被測定素子のうちの少なくとも一つが、他の前記被測定素子とは異なる向きに配置されている前記1ないし6のいずれか1項に記載の半導体装置。9前記複数の被測定素子のうちの少なくとも一つが、他の前記被測定素子とは異なる特性を測定可能である前記1ないし8のいずれか1項に記載の半導体装置。10異なる層に設けられた列配線および行配線からなる単位アレイ配線を複数有し、前記複数の単位アレイ配線は互いに異なる層に設けられている複合アレイ配線と、前記複数の単位アレイ配線のいずれか一つに接続された被測定素子とを備えた半導体装置。11前記列配線どうし、および前記行配線どうしは、行方向および列方向を含む平面内において互いにずれた位置に設けられている前記10記載の半導体装置。12前記被測定素子と前記単位アレイ配線とを接続する接続部を有し、前記接続部は、前記平面内における前記列配線と前記行配線との交差位置を回避して設けられている前記11記載の半導体装置。13前記単位アレイ配線は、同一層の2本の前記列配線と、同一層の2本の前記行配線とを有する前記12記載の半導体装置。14前記単位アレイ配線は、異なる層の2本の前記列配線と、前記列配線とは異なる層の2本の前記行配線とを有する前記12記載の半導体装置。15前記列配線および前記行配線のうち、前記被測定素子を異なる方向に配置したときに前記被測定素子の同一部分に接続されるものが、同一の測定用パッドに接続されている前記10ないし14のいずれか1項に記載の半導体装置。16前記被測定素子を複数有し、前記複合アレイ配線は、前記複数の被測定素子の各々について二つの前記単位アレイ配線を有する前記10ないし15のいずれか1項に記載の半導体装置。"