"第1の方向に延展するセル配置列上に並べられた複数の記憶素子セルと、前記複数の記憶素子セルの各々の領域において前記第1の方向に垂直な第2の方向に並べられた第1のNウェル及び第1のPウェルと、前記複数の記憶素子セルのうち少なくとも2つの互いに隣接する記憶素子セルの間に設けられ、前記セル配置列の幅に亘る長さを各々が有する第2のNウェル及び第2のPウェルとを含み、前記第1のNウェルと前記第2のNウェルとは一体であり、前記第1のPウェルと前記第2のPウェルとは一体である半導体回路。前記第2のNウェルには、前記第1及び第2のNウェルの電位を第1の電位に固定する電位接続部が設けられ、前記第2のPウェルには、前記第1及び第2のPウェルの電位を第2の電位に固定する電位接続部が設けられる請求項1記載の半導体回路。前記第2のNウェル及び前記第2のPウェルの少なくとも一方にトランジスタが設けられる請求項1又は2記載の半導体回路。前記第2のNウェル及び第2のPウェルは、前記複数の記憶素子セルの複数個おきに設けられる請求項1乃至3何れか一項記載の半導体回路。第1の方向に延展するセル配置列上に並べられる複数の記憶素子であって、前記第1の方向に垂直な第2の方向に並べられた第1のNウェル及び第1のPウェル上に形成された記憶素子と、前記記憶素子のうち少なくとも2つの互いに隣接する記憶素子の間に設けられ、前記セル配置列の幅に亘る長さを各々が有する第2のNウェル及び第2のPウェルとを含み、前記第1のNウェルと前記第2のNウェルとは一体であり、前記第1のPウェルと前記第2のPウェルとは一体であり、前記複数の記憶素子は1つのデータの各ビットを格納する半導体回路。前記複数の記憶素子の少なくとも1つに格納されるデータは他の複数の記憶素子に格納されるデータから求められた値である請求項5記載の半導体回路。前記第2のNウェルには、前記第1及び第2のNウェルの電位を第1の電位に固定する電位接続部が設けられ、前記第2のPウェルには、前記第1及び第2のPウェルの電位を第2の電位に固定する電位接続部が設けられる請求項5又は6記載の半導体回路。第1の方向に垂直な第2の方向に並べられた第1のNウェル及び第1のPウェル上に設けられた記憶素子セルを、前記第1の方向に延展するセル配置列上に複数個配置し、前記複数の記憶素子セルのうち少なくとも2つの互いに隣接する記憶素子セルの間に、前記セル配置列の幅に亘る長さを各々が有する第2のNウェル及び第2のPウェルを含むセルを配置する各段階をコンピュータにより実行する回路素子セルの配置方法。少なくとも1つの記憶素子セルとそれに隣接する前記第2のNウェル及び前記第2のPウェルを含むセルとは一体であり、1つのスタンダードセルとして同時に配置される請求項8記載の回路素子セルの配置方法。前記第1及び第2のNウェルの電位を第1の電位に固定する電位接続部を前記第2のNウェルに設けるとともに、前記第1及び第2のPウェルの電位を第2の電位に固定する電位接続部を前記第2のPウェルに設ける段階を更に含む請求項8又は9記載の回路素子セルの配置方法。以上を鑑みると、セルベース設計において複数の記憶素子セルが配置される構成において、効率的に複数ビットのソフトエラーの発生を抑制することが可能なセルの配置構造が望まれる。回路素子セルの配置構造は、第1の方向に延展するセル配置列上に並べられた複数の記憶素子セルと、前記複数の記憶素子セルの各々の領域において前記第1の方向に垂直な第2の方向に並べられた第1のNウェル及び第1のPウェルと、前記複数の記憶素子セルのうち少なくとも2つの互いに隣接する記憶素子セルの間に挿入され、前記セル配置列の幅に亘る長さを各々が有する第2のNウェル及び第2のPウェルとを含み、前記第1のNウェルと前記第2のNウェルとは一体であり、前記第1のPウェルと前記第2のPウェルとは一体である。半導体集積回路は、第1の方向に延展するセル配置列上に並べられる複数の記憶素子であって、前記第1の方向に垂直な第2の方向に並べられた第1のNウェル及び第1のPウェル上に形成された記憶素子と、前記記憶素子のうち少なくとも2つの互いに隣接する記憶素子の間に挿入され、前記セル配置列の幅に亘る長さを各々が有する第2のNウェル及び第2のPウェルとを含み、前記第1のNウェルと前記第2のNウェルとは一体であり、前記第1のPウェルと前記第2のPウェルとは一体であり、前記複数の記憶素子は1つのデータの各ビットを格納する。回路素子セルの配置方法は、第1の方向に垂直な第2の方向に並べられた第1のNウェル及び第1のPウェル上に設けられた記憶素子セルを、前記第1の方向に延展するセル配置列上に複数個配置し、前記複数の記憶素子セルのうち少なくとも2つの互いに隣接する記憶素子セルの間に、前記セル配置列の幅に亘る長さを各々が有する第2のNウェル及び第2のPウェルを含むセルを配置する各段階をコンピュータにより実行する。本願開示の少なくとも1つの実施例によれば、セルベース設計において複数の記憶素子セルが配置される構成において、効率的に複数ビットのソフトエラーの発生を抑制することが可能となる。以下に、本発明の実施例を添付の図面を用いて詳細に説明する。図3は、回路素子セルの配置構造の実施例を示す図である。図3に示す回路素子セルの配置構造では、複数の記憶素子セル30が、第1の方向図示のX方向に延展するセル配置列31上に並べられる。図3では、一例として6個の記憶素子セル30が配置されているが、記憶素子セル30の数は任意の数であってよい。セル配置列31は、Vdd配線32とGnd配線33との間の領域であり、一定の高さ幅を有する。記憶素子セル30の各々の領域において、第1のNウェル34及び第1のPウェル35が、第1の方向に垂直な第2の方向図示のY方向に並べられている。複数の記憶素子セル30のうち少なくとも2つの互いに隣接する記憶素子セルの間には、セル配置列31の幅に亘る長さを各々が有する第2のNウェル36及び第2のPウェル37が挿入されている。互いに隣接して示される第1のNウェル34と第2のNウェル36とは一体であり、1つの連続したウェル領域を構成する。また互いに隣接して示される第1のPウェル35と第2のPウェル37とは一体であり、1つの連続したウェル領域を構成する。Nウェル36及びPウェル37は、Y方向の長さがX方向の幅よりも十分に大きなスリット形状であってよい。図3の構成例では、対となるNウェル36とPウェル37との位置関係は、図面左側にNウェル36が位置し、図面右側にPウェル37が位置している。Nウェル36及びPウェル37の配置はこの例に限られるものではない。対となるNウェル36とPウェル37との位置関係は、図面右側にNウェル36が位置し、図面左側にPウェル37が位置してもよい。また図面左側にNウェル36が位置し図面右側にPウェル37が位置するような一対のNウェル36及びPウェル37と、図面右側にNウェル36が位置し図面左側にPウェル37が位置するような一対のNウェル36及びPウェル37とが、混在して用いられてもよい。後述するように、Nウェル36には、Nウェル34及び36の電位をVdd電位に固定する電位接続部が設けられてよい。同様にPウェル37には、Pウェル35及び37の電位をGnd電位に固定する電位接続部が設けられてよい。上記の回路素子セルの配置構造を有する半導体集積回路において、複数の記憶素子30は1つのデータの各ビットを格納してよい。また複数の記憶素子30の少なくとも1つに格納されるデータは他の複数の記憶素子30に格納されるデータから求められた値であってよい。例えば、1つの記憶素子セル30に格納される1ビットは、残りの5つの記憶素子セル30に格納される5ビットから求めたパリティビットであってよい。また少なくとも1つの記憶素子セル30に格納されるビットは、残りの記憶素子セル30に格納されるビットから求めたエラー訂正用の冗長ビットであってよい。図3に示すセルの配置構造では、隣接する記憶素子セル30のウェル間を異なる導電型のウェルで分離することになる。即ち、隣接する記憶素子セル30のNウェル34の間はPウェル37により分離される。また隣接する記憶素子セル30のPウェル35の間はNウェル36により分離される。この構造により、隣接する記憶素子セル30のウェルの間は絶縁され、ソフトエラーが隣接ビットに伝搬しにくくなる。詳しくは、Pウェル35及び37は接地電位Gndに固定され、Nウェル34及び36は電源電位Vddに固定されており、逆バイアス状態になっている。そのためPウェルとNウェルとの境界付近は空乏層領域となり、PウェルからNウェルに電子が伝搬できず、またNウェルからPウェルに正孔が伝搬することができないため、ウェルの境界が障壁として機能する。これにより、あるビットの記憶素子セル30にα線が入射することによって生じた電荷の移動は、ウェルの境界部分の障壁により阻まれ、隣接ビットの記憶素子セル30に与える影響を少なくすることができる。図3に示すセルの配置構造では、Nウェル36はNウェル34と連続しており、Pウェル37はPウェル35と連続している。従って、挿入したNウェル36又はPウェル37単体により要求されるウェル最小面積を満たす必要はなく、一体となったNウェル34及び36全体により、又は一体となったPウェル35及び37全体により、要求されるウェル最小面積を満たせばよい。従って、Nウェル36及びPウェル37の面積を小さくすることができる。またチェッカーボードパターンのように一点において同一導電型のウェルのコーナー同士が出会うような部分が無いので、本来分離されているべきウェル同士が誤って接続されてしまうことがない。また図3に示すセルの配置構造では、図1に示すセルベース設計におけるスタンダードセル配置領域と同様に、セル配置列の幅方向Y方向にNウェル34とPウェル35とが並んでいる。従って、図1に示す典型的なセルベース設計において用いた従来のスタンダードセルと同一設計のスタンダードセルを用いて、図3に示すセルの配置構造をセルベース設計により設計することができる。即ち、既存のスタンダードセルの設計をそのまま変更なく用いることにより、既存の資産をそのまま活用しながら、複数ビットのソフトエラーを抑制することができる。図4は、記憶素子セル30であるラッチの回路構成の一例を示す図である。図4に示すラッチは、PMOSトランジスタ41乃至46及びNMOSトランジスタ47乃至52を含む。PMOSトランジスタ44及びNMOSトランジスタ50を含むインバータと、PMOSトランジスタ46及びNMOSトランジスタ52を含むインバータとが、互いの出力を入力とするように相互接続され、ラッチ回路を形成している。クロック端子CKに印加されるクロック信号に応じて、PMOSトランジスタ43及びNMOSトランジスタ49を含むトランスミッションゲートが開閉される。トランスミッションゲートが開くタイミングで、データ端子Dに印加されるデータが上記ラッチ回路にラッチされる。ラッチ回路にラッチされたデータは、PMOSトランジスタ45及びNMOSトランジスタ51を含む出力ドライバを介して、出力端子Xから出力される。図5は、図4に示すラッチの回路構成及び図3に示すセルの配置構造を用いて実装した半導体集積回路のレイアウトの一例を示す図である。図5において、図3と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図5においては、6個の記憶素子セルラッチ30が一列に並べられ、各ラッチ30の間にNウェル36及びPウェル37が挿入されている。図6は、図5の記憶素子セル30のうち3つの連続するラッチ30を拡大して示す図である。ラッチ30が一列に並び、各ラッチ30の間にNウェル36及びPウェル37が挿入されている。また各ラッチ30は、Nウェル34及びPウェル35に形成されている。図面左端のラッチ30において一例として示すように、Nウェル34に形成されたP型拡散層61は、コンタクト62及びメタル配線63を介してVdd配線32に接続される。このP型拡散層61は、図4に示すPMOSトランジスタ42のVdd側の拡散層に相当する。またPウェル35に形成されたN型拡散層64は、コンタクト65及びメタル配線66を介してGnd配線33に接続される。このN型拡散層64は、図4に示すNMOSトランジスタ48のGnd側の拡散層に相当する。矢印67で示すようにα線が到来してPウェル35に入射すると、これにより発生した多数の電子が四方に散らばる。例えば矢印69で示す方向にPウェル35内を伝搬する電子の移動は、ラッチ30の両脇に設けられているNウェル36とPウェル35との境界で阻止され、隣接するラッチ30のPウェル35に電子が入り込む確率は小さい。同様にα線が到来してNウェル34に入射すると、これにより発生した多数の正孔が四方に散らばる。例えば矢印68で示す方向にNウェル34内を伝搬する正孔の移動は、ラッチ30の両脇に設けられているPウェル37とNウェル34との境界で阻止され、隣接するラッチ30のNウェル34に正孔が入り込む確率は小さい。従って、ソフトエラーにより1つのビットの値が反転してしまっても、隣接するビットの値が反転することはなく、複数ビットのソフトエラーを防ぐことができる。図7は、図3に示すセルの配置構造を複数のセル配置列に適用した構成の一例を示す図である。図7において、図3と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図7においては、X方向に延展する電源電位Vdd用のVdd配線32とグランド電位Gnd用のGnd配線33とが、Y方向に交互に一定間隔で配置される。このVdd配線32とGnd配線33との間の領域が、一定の高さ幅のセル配置列31-1乃至31-3となる。即ち、3つのセル配置列31-1乃至31-3が、Y方向に並んで設けられる。セル配置列31-1に代表して参照番号が付けられているように、セル配置列31-1乃至31-3の各々において、複数の記憶素子セル30が、X方向に延展するセル配置列上に並べられる。記憶素子セル30の各々の領域において、Nウェル及びPウェルがY方向に並べられている。X方向に隣接する記憶素子セル30の間には、セル配置列の幅に亘る長さを各々が有するNウェル36及びPウェル37が挿入されている。セル配置列31-1に設けられる複数の記憶素子セル30が、1つのデータの各ビットパリティビットや冗長ビットを含んでよいを格納する。またセル配置列31-2に設けられる複数の記憶素子セル30が、別の1つのデータの各ビットパリティビットや冗長ビットを含んでよいを格納する。更にセル配置列31-2に設けられる複数の記憶素子セル30が、更に別の1つのデータの各ビットパリティビットや冗長ビットを含んでよいを格納する。図7に示されるセルの配置構造では、Nウェル36及びPウェル37のX方向の位置を、各セル配置列間で合わせている。即ち、各セル配置列31-1乃至31-3において、同一のX方向位置において、Nウェル36及びPウェル37が設けられている。その結果、セル配置列31-1に設けられるNウェル36及びPウェル37は、セル配置列31-2に設けられるNウェル36及びPウェル37と一体的に連続しており、更にセル配置列31-3に設けられるNウェル36及びPウェル37と一体的に連続している。これにより、ウェルの構造を単純化することができる。Nウェル36及びPウェル37が、3つのセル配置列31-1乃至31-3に亘りY方向に連続したウェルとなっているので、あるセル配置列で発生したソフトエラーが他のセル配置列に伝搬する可能性がある。即ち、セル配置列31-1内の1つの記憶素子セル30においてソフトエラーが起きた場合、他のセル配置列31-2及び31-3においても、同一のX方向位置の記憶素子セル30においてソフトエラーが発生する可能性がある。しかしながら、1つのデータに相当する同一のセル配置列内の複数ビットにおいては、1ビットのソフトエラーしか発生しないので、パリティ検査やエラー訂正により対処することが可能である。図8は、セルの配置構造の構成の変形例を示す図である。図8において、図3と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図8においては、複数の記憶素子セル30のうち少なくとも2つの互いに隣接する記憶素子セルの間には、セル配置列31の幅に亘る長さを各々が有するNウェル36及びPウェル37が挿入されている。互いに隣接して示されるNウェル34とNウェル36とは一体であり、1つの連続したウェル領域を構成する。また互いに隣接して示されるPウェル35とPウェル37とは一体であり、1つの連続したウェル領域を構成する。図8に示す構成では、図3に示す構成と異なり、Pウェル35及びPウェル37は、複数の記憶素子セル30の複数個おきに挿入される。図8に示す例では、2つの記憶素子セル30毎に、Nウェル36及びPウェル37が挿入される。間にNウェル36及びPウェル37が挿入されていない隣接する2つの記憶素子セル30は、連続したNウェル34と連続したPウェル35とを有することになる。2ビットまでのエラーを検出や訂正ができる機構を設ければ、図8に示されるように2ビット毎に記憶素子セル30を纏め、その間を分離する構成としても、ソフトエラーに的確に対処することが可能となる。この場合、Nウェル36及びPウェル37の個数を減らし、回路面積を削減することができる。図9は、セルの配置構造におけるウェルの電位接続部の配置の一例を示す図である。図9において、図3と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図9において、Nウェル36には、一体であるNウェル34及び36の電位をVdd電位に固定する電位接続部71が設けられる。またPウェル37には、一体であるPウェル35及び37の電位をGnd電位に固定する電位接続部72が設けられる。Nウェル36の電位接続部71は、具体的には、Nウェル36に設けられたN型拡散層及びコンタクトを含んでよい。コンタクトを介して、又はコンタクト及びメタル配線を介して、Nウェル36のN型拡散層をVdd配線32に接続する。Pウェル37の電位接続部72は、具体的には、Pウェル37に設けられたP型拡散層及びコンタクトを含んでよい。コンタクトを介して、又はコンタクト及びメタル配線を介して、Pウェル37のP型拡散層をGnd配線33に接続する。図2に示されるように、セル間で共通の連続したNウェル14及びPウェル15を用いる場合には、セル配置列11上の何処か一箇所例えばセル配置列11の一番端で、各ウェルを固定電位に接続すればよい、それに対して、図3に示されるようなセルの配置構造を用いた場合には、記憶素子セル30のNウェル34及びPウェル35が、記憶素子セル30間で共有されないので、各記憶素子セル30毎に固定電位と接続することになる。その場合、図9に示すように、記憶素子セル30の間に挿入したNウェル36及びPウェル37の領域を利用して固定電位との接続のための電位接続部ウェルタップ部を設けることで、記憶素子セル30にウェルタップ部を設ける必要がない。従って、記憶素子セル30の既存のセル設計のまま何も変更無く、本願開示のセルの配置構造に用いることが可能となる。図10は、挿入したNウェル及びPウェルをトランジスタ形成領域として利用した構成の一例を示す図である。図10において、図3と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図10においては、記憶素子セル30間に挿入されたNウェル36及びPウェル37をトランジスタ形成領域として利用している。具体的には、Nウェル36にはトランジスタ75が形成され、Pウェル37にはトランジスタ76が形成されている。図10の例では、各ウェルに1つのトランジスタが形成されているが、所望のウェルのみにトランジスタを形成し残りのウェルにはトランジスタを形成しなくてもよいし、1つのウェルに複数のトランジスタを形成してもよい。これらのトランジスタは、記憶素子セル30とは別の回路素子として用いてよい。このように、記憶素子セル30間に挿入されたNウェル36及びPウェル37をトランジスタ形成領域として利用することで、増えた分の回路面積を有効に活用することができる。なお図7乃至図10に示す構成の2つ又はそれ以上を、互いに適宜組み合わせて使用してもよい。例えば図8,9,10の構成を組み合わせて、2つの記憶素子セル30おきにNウェル36及びPウェル37を配置し、これらNウェル36及びPウェル37に電位接続部を設けると共にトランジスタを設けてよい。図11は、図3のセルの配置構造を有する半導体集積回路の断面図を示す図である。図11において、図3と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図11は、図3に示すPウェル35の位置においてX方向に沿ってとった断面の一部を示す。基板80にPウェル35、Nウェル36、及びPウェル37が形成されている。Pウェル35とPウェル37とは、一体の連続したウェルとなっている。Pウェル35には、複数のN型拡散層81が形成され、そのN型拡散層81の間のチャネル領域上方にはゲート82が形成されている。また基板表面には、STIShallowTrenchIsolation83が絶縁目的のために形成されている。図11中、矢印85で示すようにα線が入射してPウェル35内で電子及び正孔が大量に発生しても、Nウェル36により電荷の移動が阻止され、隣接するPウェル35にまで電荷が到達する確率は低い。図12は、図3のセルの配置構造を有する半導体集積回路の断面図を示す図である。図12において、図3と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図12は、図3に示すNウェル34の位置においてX方向に沿ってとった断面の一部を示す。基板90にNウェル34、Nウェル36、及びPウェル37が形成されている。Nウェル34とNウェル36とは、一体の連続したウェルとなっている。Nウェル34には、複数のP型拡散層91が形成され、そのP型拡散層91の間のチャネル領域上方にはゲート92が形成されている。また基板表面には、STIShallowTrenchIsolation93が絶縁目的のために形成されている。図12中、矢印95で示すようにα線が入射してNウェル34内で電子及び正孔が大量に発生しても、Pウェル37により電荷の移動が阻止され、隣接するNウェル34にまで電荷が到達する確率は低い。図13は、回路素子セルの配置方法の一例を示す図である。ステップS1において、ラッチセルを配置する。即ち、Y方向に並べられた第1のNウェル及び第1のPウェル上に設けられた記憶素子セルを、X方向に延展するセル配置列上に複数個配置する。ステップS2において、スリットセルを配置する。即ち、複数の記憶素子セルのうち少なくとも2つの互いに隣接する記憶素子セルの間に、セル配置列の幅に亘る長さを各々が有する第2のNウェル及び第2のPウェルを含むセルを配置する。第2のNウェル及び第2のPウェルを含むセルは、Y方向の長さがX方向の幅よりも十分に大きなスリット形状のセルであってよい。ステップS3において、スリットセル配置をチェックする。即ち、記憶素子セルと、第2のNウェル及び第2のPウェルを含むセルとを配置後、意図した配置となっているか否かをチェックし、問題がある場合にはステップS1に戻り以降の処理を繰り返す。意図した配置となっている場合には、他のセルを配置する工程、更には各セルに対する配線を行なう工程を実行する。この配線工程では、第1及び第2のNウェルの電位をVdd電位に固定する電位接続部を第2のNウェルに設けるとともに、第1及び第2のPウェルの電位をGnd電位に固定する電位接続部を第2のPウェルに設け、各電位への配線を行なってよい。上記のステップS1における記憶素子セルの配置動作と、ステップS2における第2のNウェル及び第2のPウェルを含むセルの配置動作とは、これらセルを同時に1つのスタンダードセルとして配置する1回の配置動作であってもよい。即ち、少なくとも1つの記憶素子セルとそれに隣接する第2のNウェル及び第2のPウェルを含むセルとは一体であってよく、1つのスタンダードセルとして同時に配置されてよい。図14は、回路素子セルの配置動作を説明するための図である。図14において、図3及び図5と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。スタンダードセル配置領域には、電源電位Vdd用のVdd配線32とグランド電位Gnd用のGnd配線33とが交互に一定間隔で配置される。このVdd配線32とGnd配線33との間の領域が、一定の高さ幅のセル配置列31となる。この各セル配置列31内に、予め用意されたスタンダードセルである回路素子セル101、102、及び103を配置していく。回路素子セル101は、図3及び図5に示される記憶素子セル30に相当するセルである。回路素子セル102は、図3及び図5に示されるNウェル36及びPウェル37に相当するセルである。回路素子セル103は、図3及び図5に示される少なくとも1つの記憶素子セル30とそれに隣接するNウェル36及びPウェル37を含むセルとが一体となったセルである。図14の例では、回路素子セル103は、2つの記憶素子セルと、それに隣接するスリット形状のNウェル及びPウェルを含む3つのセルとが一体となったセルである。図14に示す例では、上から2段目のセル配置列31において、3つの回路素子セル記憶素子セル101を配置し、それらの間に2つの回路素子セルスリット形状のウェルのセル102を配置している。このように、図13に示すステップS1における記憶素子セルの配置動作と、ステップS2における第2のNウェル及び第2のPウェルを含むセルの配置動作とは、それぞれ別のセルの配置動作として実行されてよい。また図14に示す上から4段目のセル配置列31においては、1つの回路素子セル103記憶素子セル及びスリット形状のウェルのセルを配置している。このように、図13に示すステップS1における記憶素子セルの配置動作と、ステップS2における第2のNウェル及び第2のPウェルを含むセルの配置動作とは、これらセルを同時に1つのスタンダードセルとして配置する1回の配置動作であってもよい。即ち、少なくとも1つの記憶素子セルとそれに隣接するNウェル及びPウェルを含むセルとを一体として1つのスタンダードセルとして扱い、同時に配置してよい。図15は、回路素子セルの配置方法を実行する装置の構成を示す図である。図15に示されるように、回路素子セルの配置方法を実行する装置は、例えばパーソナルコンピュータやエンジニアリングワークステーション等のコンピュータにより実現される。図15の装置は、コンピュータ510と、コンピュータ510に接続されるディスプレイ装置520、通信装置523、及び入力装置よりなる。入力装置は、例えばキーボード521及びマウス522を含む。コンピュータ510は、CPU511、RAM512、ROM513、ハードディスク等の二次記憶装置514、可換媒体記憶装置515、及びインターフェース516を含む。キーボード521及びマウス522は、ユーザとのインターフェースを提供するものであり、コンピュータ510を操作するための各種コマンドや要求されたデータに対するユーザ応答等が入力される。ディスプレイ装置520は、コンピュータ510で処理された結果等を表示すると共に、コンピュータ510を操作する際にユーザとの対話を可能にするために様々なデータ表示を行う。通信装置523は、遠隔地との通信を行なうためのものであり、例えばモデムやネットワークインターフェース等よりなる。回路素子セルの配置方法は、コンピュータ510が実行可能なコンピュータプログラム及びコンピュータプログラムが利用可能な回路素子セルのデータとして提供される。このコンピュータプログラム及び回路素子セルのデータは、可換媒体記憶装置515に装着可能な記憶媒体Mに記憶されており、記憶媒体Mから可換媒体記憶装置515を介して、RAM512或いは二次記憶装置514にロードされる。或いは、このコンピュータプログラム及び回路素子セルのデータは、遠隔地にある記憶媒体図示せずに記憶されており、この記憶媒体から通信装置523及びインターフェース516を介して、RAM512或いは二次記憶装置514にロードされる。キーボード521及び/又はマウス522を介してユーザからプログラム実行指示があると、CPU511は、記憶媒体M、遠隔地記憶媒体、或いは二次記憶装置514からプログラムをRAM512にロードする。CPU511は、RAM512の空き記憶空間をワークエリアとして使用して、RAM512にロードされたプログラムを実行し、適宜ユーザと対話しながら処理を進める。なおROM513には、コンピュータ510の基本動作を制御するための制御プログラムが格納されている。上記回路素子セルの配置方法のコンピュータプログラムを実行することにより、ユーザがコンピュータ510を使用しながら、スタンダードセルである回路素子セルのデータを用いて、回路素子セルの配置を行なう。例えば、コンピュータ510が、ディスプレイ装置520に複数のセル配置列を含むスタンダードセル配置領域を表示し、更に、回路素子セルの種類及び位置を指定することをユーザに要求するメッセージを表示してよい。それに応じてユーザが記憶素子セルのセルを配置すると、CPU511がプログラム実行により、スリット形状のウェルのセルの配置を要求するメッセージを必要に応じて表示してよい。例えば図14に示す回路素子セル103を配置した場合には、このセルの配置に伴い、スリット形状のウェルのセルの配置を要求するメッセージは表示されなくてよい。以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。"