"演算処理装置と、該演算処理装置での処理により得られた処理データを記憶する第1記憶部と、前記演算処理装置から独立して設置され、前記第1記憶部の書き込み先アドレスを指定する指定アドレス及び前記処理データを前記演算処理装置から受信し、前記第1記憶部の前記指定アドレスに前記処理データを書き込む制御を行う記憶制御部と、を備え、該記憶制御部は、あらかじめ設定された検査用データと他のデータとをハードウェアとして比較して一致するかどうかの判定を行い、一致しないという判定が得られたとき、前記第1記憶部の前記指定アドレスに係る領域が異常である旨を前記演算処理装置に通知するデータチェック部を備え、前記書き込み用データを前記第1記憶部に書き込む前に、前記検査用データを前記第1記憶部の前記指定アドレスに書き込み、その書き込み後に前記第1記憶部の前記指定アドレスから読み出したデータを、前記データチェック部に送り、該データチェック部により前記読み出したデータが前記検査用データと一致するという判定が得られたとき、前記処理データを前記第1記憶部の前記指定アドレスに書き込む、ことを特徴とする情報処理装置。前記検査用データは、0及び1を組み合わせた所定のビットパターンのデータと、該ビットパターンの0及び1を逆にしたビットパターンのデータとで構成される一組のビットパターンのデータであり、前記記憶制御部は、前記一組のビットパターンのデータのそれぞれに対して前記指定アドレスへの書き込みと読み出しを実施し、その読み出した結果を前記データチェック部に送り、前記データチェック部は、前記一組のビットパターンのデータのそれぞれを検査用データとしたときの前記データチェック部での前記判定を予備判定として実施し、前記一組のビットパターンのデータそれぞれに対して一致するという予備判定結果が得られる場合に、前記一致するという判定とし、前記ビットパターンのデータのいずれかに対して一致しないという予備判定結果が得られる場合に、前記一致しないという判定とする、ことを特徴とする請求項1に記載の情報処理装置。前記記憶制御部は、前記検査用データを構成する前記一組のビットパターンのデータのそれぞれにより表される数値A、Bをアドレスを示す数値として、該アドレスのそれぞれに対応して特定のデータA、Bを格納し、他のアドレスには異なるデータCを格納した他の記憶部を更に備え、前記読み出した結果により表される数値C、Dに対応する、前記他の記憶部のアドレスから対応するデータC、Dを読み出し、前記データチェック部は、データAとC、及びデータBとCとを比較して一致するかどうかを判定する、ことを特徴とする請求項2に記載の情報処理装置。前記記憶制御部は、第2記憶部を更に備え、前記データチェック部による前記判定の結果が前記一致しないという判定の場合に、前記第1記憶部の前記指定アドレスに係る領域に異常がある旨の情報を前記第2記憶部に記憶する、ことを特徴とする請求項1乃至3のいずれか1項に記載の情報処理装置。演算処理装置とは独立に設置された記憶制御部で、演算処理装置からデータの書き込み先である記憶部の指定アドレス及びその指定アドレスに書き込むべき処理データを受信する受信ステップと、前記記憶部の前記指定アドレスに、あらかじめ設定された検査用データを書き込み、その書き込み後に前記記憶部の前記指定アドレスからデータを読み出す検査用データ書き込み読み出しステップと、前記検査用データと、前記読み出されたデータとが一致するか否かを判定する判定ステップと、該判定ステップで前記検査用データと前記読み出されたデータとが一致するという判定が得られたとき、前記処理データを前記記憶部の前記指定アドレスに書き込む書込ステップと、前記検査用データと前記読み出されたデータとが一致しないという判定が得られたとき、前記指定アドレスに係る前記記憶部のエリアが異常である旨を前記演算処理装置に通知する異常通知ステップと、を実行する、ことを特徴とする記憶部検査方法。しかしながら、特許文献1及び特許文献2に開示された技術によれば、CPUは、記憶部の検査のためにソフトウェアのデータ処理を一時停止させなければならず、全体のデータ処理に遅延が生じるという課題がある。本発明は、上記事情に鑑みてなされたものであり、CPUの運用中においても、記憶部の検査のためにCPUによるソフトウェアのデータ処理を一時停止させることなく、記憶部の異常の有無をチェックすることができる情報処理装置及び記憶部検査方法を提供することを目的とする。上述の目的を達成するために、本発明の第1の観点に係る情報処理装置は、演算処理装置と、該演算処理装置での処理により得られた処理データを記憶する第1記憶部と、前記演算処理装置から独立して設置され、前記第1記憶部の書き込み先アドレスを指定する指定アドレス及び前記処理データを前記演算処理装置から受信し、前記第1記憶部の前記指定アドレスに前記処理データを書き込む制御を行う記憶制御部と、を備え、該記憶制御部は、あらかじめ設定された検査用データと他のデータとをハードウェアとして比較して一致するかどうかの判定を行い、一致しないという判定が得られたとき、前記第1記憶部の前記指定アドレスに係る領域が異常である旨を前記演算処理装置に通知するデータチェック部を備え、前記書き込み用データを前記第1記憶部に書き込む前に、前記検査用データを前記第1記憶部の前記指定アドレスに書き込み、その書き込み後に前記第1記憶部の前記指定アドレスから読み出したデータを、前記データチェック部に送り、該データチェック部により前記読み出したデータが前記検査用データと一致するという判定が得られたとき、前記処理データを前記第1記憶部の前記指定アドレスに書き込む、ことを特徴とする。上述の目的を達成するために、本発明の第2の観点に係る記憶部検査方法は、演算処理装置とは独立に設置された記憶制御部で、演算処理装置からデータの書き込み先である記憶部の指定アドレス及びその指定アドレスに書き込むべき処理データを受信する受信ステップと、前記記憶部の前記指定アドレスに、あらかじめ設定された検査用データを書き込み、その書き込み後に前記記憶部の前記指定アドレスからデータを読み出す検査用データ書き込み読み出しステップと、前記検査用データと、前記読み出されたデータとが一致するか否かを判定する判定ステップと、該判定ステップで前記検査用データと前記読み出されたデータとが一致するという判定が得られたとき、前記処理データを前記記憶部の前記指定アドレスに書き込む書込ステップと、前記検査用データと前記読み出されたデータとが一致しないという判定が得られたとき、前記指定アドレスに係る前記記憶部のエリアが異常である旨を前記演算処理装置に通知する異常通知ステップと、を実行する、ことを特徴とする。本発明によれば、CPUの運用中においても、記憶部の検査のためにCPUによるソフトウェアのデータ処理を一時停止させることなく、記憶部の異常の有無をチェックすることができる情報処理装置及び記憶部検査方法を提供することができる。図1に、本発明の実施形態に係る情報処理装置10例えば、コンピュータの構成を示す。図1において、この情報処理装置10は、CPU1、記憶制御部2、及び第1記憶部3を備えている。CPU1は、ソフトウェアのプログラムを記憶したROM等の不揮発性メモリ、キャッシュメモリ等の内部メモリからプログラムをワークメモリ3に読み出して実行することにより各種のデータ生成や各種装置の監視/制御等のソフトウェア処理を行う演算処理装置である。CPU1は、ソフトウェア処理の中間生成データ、最終生成データ、装置の監視/制御データ等以下では簡単のため処理データと呼ぶを記憶制御部2の監視下で所謂ワークメモリである第1記憶部3に格納しながらソフトウェア処理を行うとともに、記憶制御部2から第1記憶部3の異常が通知された場合は、これを受けて別途定める処理を行う。記憶制御部2は、CPUとワークメモリとプログラムを格納するメモリとを備え、CPUがこのプログラムをワークメモリに読み出して実行することにより以下の機能を実現する。記憶制御部2は、CPU1とは独立のハードウェアで構成され、CPUバス30によってCPU1と接続されるとともに、バス40により第1記憶部3と接続される。記憶制御部2は、CPUバス30を介してCPU1から入力した処理データと第1記憶部3の指定アドレス情報とに基づき、バス40を介して第1記憶部3の指定アドレスに処理データを書き込む。なお、記憶制御部2は、処理データの書き込みに先立ち、記憶部3の指定アドレスの異常の有無を判定するデータチェック部20を機能構成要素として備える。データチェック部20は、信号線50によってCPU1と接続され、記憶部3の指定アドレスの異常の有無を判定して、判定結果が異常有りの場合は、その旨を、信号線50を介してCPU1に通知する。この通知により、処理データの扱いはCPU1の判断にゆだねられる。判定結果が異常なしの場合は、記憶制御部2は処理データを指定アドレスに書き込む。記憶制御部2がCPU1とは独立のハードウェアで構成されているため、記憶制御部2による上記処理の間、CPU1は平行して他の処理を実行することができる。データチェック部20による判定は、次の処理による。記憶制御部2は、判定に使用される検査用データを第1記憶部3の指定アドレスに書き込み、書き込んだ後、書き込んだデータを第1記憶部3の同じ指定アドレスから読み出す。データチェック部20は、読み出したデータと検査用データとが一致するかどうかを判定する。両データが一致しないの場合、データチェック部20は信号線50を介してCPU1に第1記憶部3の指定アドレスに係る領域が異常である旨を通知する。なお、信号線50を2本2ビットで構成し、両データが一致したときは、第1記憶部3の指定アドレスに係る領域が正常である旨をCPU1に通知するようにしてもよい。検査用データはあらかじめ決められており、記憶制御部2が備える、図示を省略した所定の記憶部に格納され、記憶制御部2のCPUはこれを読み出して利用する。又は、プログラムに組み込まれていても良い。詳細については後述する。図2に記憶制御部2のより詳細な構成を示す。記憶制御部2は、アドレス制御部21、アクセス制御部22、及びデータ制御部23を備えている。なお、図には明示していないが、CPUバス30は、アドレスバス、データバス、及び制御バスで構成されている。アドレスバスはアドレス制御部21に接続され、データバスはデータ制御部23に接続され、制御バスはアクセス制御部22に接続されている。なお、記憶制御部2と第1記憶部3とを結ぶバス40はアドレスバス41、データバス43、及び制御バス42で構成されている。アドレス制御部21は、アドレスバス41によって第1記憶部3に接続され、CPUバス30のアドレスバスを介してCPU1から入力される指定アドレスに関するアドレスの情報に基づき、所定の処理を行って、第1記憶部3の指定アドレスを生成し、アドレスバス41を介して台1記憶部3に出力し該当するアドレスを指定する。所定の処理とは、例えば、CPUバス30から入力されたアドレス信号のレベル調整、位相調整、波形整形等である。なお、第1記憶部3への指定アドレスの出力は、後述するアクセス制御部22により通知されたアクセス条件に従って実行される。アクセス制御部22は、CPUバス30の制御バスを介して入力されるCPU1の転送属性信号から、CPU1の第1記憶部3へのアクセスを監視し、第1記憶部3に対する制御信号を生成して制御バス42によって第1記憶部3に入力することによりCPU1の第1記憶部3へのアクセス可否を制御する。同時に、アクセス制御部22はアドレス制御部21及びデータ制御部23に対してアクセス条件読み出しアクセス又は書き込みアクセスの条件を通知する。データ制御部23は、データバス43によって第1記憶部3と接続され、CPUバス30のデータバスを介してCPU1と第1記憶部3との間のデータ送信の中継を行い、第1記憶部3にCPU1から送信されたデータを、第1記憶部3の、アドレス制御部21で指定された指定アドレスに格納する。なお、第1記憶部3へのデータの格納は、アクセス制御部22によりデータ制御部23に通知されたアクセス条件に従って実行される。データチェック部20はデータ制御部23に含まれる。第1記憶部3は、例えば、DRAMDynamicRandomAccessMemory等の揮発性メモリで構成されている。第1記憶部3は、CPU1により記憶制御部2を介して制御され、例えば、リアルタイムで処理するデータやプログラムを一時的に記憶するプロセッサ用ワークメモリを構成する。次に、実施形態に係る情報処理装置10によるCPU1から第1記憶部3へのデータ書き込みに関する動作について、図3に示すデータ書き込み処理Aのフローチャートに基づいて説明する。CPU1は、第1記憶部3に記憶させる処理データがあると、処理データと第1記憶部3のどのアドレスに処理データを書き込むかを示す指定アドレスとをCPUバス30を介して記憶制御部2に出力する。記憶制御部2は、CPUバス30を介して指定アドレスと処理データを入力するステップS1。記憶制御部2は、入力された指定アドレスの情報に基づき、第1記憶部3の該当するアドレスを指定アドレスとして指定する。記憶制御部2は、指定アドレスに検査用データを書き込み、書き込んだ後、同じ指定アドレスから書き込まれたデータを読み出すステップS2。より詳しく説明すると、CPU1から入力された指定アドレスの情報に基づき、アドレス制御部21は第1記憶部3に対する指定アドレスを生成し、アクセス制御部22のアクセス可の条件に従って、データ制御部23によって指定アドレスに検査用データを書き込む。検査用データを書き込んだ後、記憶制御部2は、アドレス制御部21によって指定アドレスを生成し、データ制御部23によって指定アドレスからデータを読み出す。データを読み出した後、データ制御部23のデータチェック部20は、読み出されたデータが検査用データと一致するかどうかを判定するステップS3。検査用データの全ビットと読み出したデータの全ビットとを対応するビット毎に比較して全ビットが一致する場合に一致すると判定し、1ビットでも一致しない場合は一致しないと判定する。読み出されたデータが検査用データと一致する場合ステップS3;YES、記憶制御部2は、アドレス制御部21によって指定アドレスを生成し、データ制御部23によって指定アドレスにCPU1から入力された処理データを書き込むステップS4。これによりこの処理データに関する第1記憶部3への書き込み処理は終了する。読み出されたデータが検査用データと一致しない場合ステップS3;NO、データチェック部20は、第1記憶部3の指定アドレスの領域が異常である旨をCPU1に通知するステップS5。これによりこの処理データに関する第1記憶部3への書き込み処理は終了する。検査用データによる判定をより具体的に示すデータ書き込み処理A’のフローチャートを図4に示す。図4中、図3のステップ番号と同じ番号を付したステップは図3の場合と同じ内容である。両者を比べて異なるのは図3のステップS2が図4ではステップS21とS22に分割され、図3のステップS3が図4ではステップS31とS32に分割されている点である。図4のステップS21とS22は、それぞれ図3のステップS2の検査用データを検査用データA及び検査用データBとし、図4のステップS31とS32は、それぞれ図3のステップS3の検査用データを検査用データA及び検査用データBとしている。従って、検査用データA、Bを一組の検査用データとすると、図4は図4と等しくなる。ここで、検査用データAとBとは、例えば0と1とで構成される所定のビットパターンのデータを検査用データAとすると、検査用データAのビットパターン中、0を1に、1を0にして形成されるビットパターンのデータを検査用データBとする。このビットパターンのデータのビット長は第1記憶部3の各アドレスのビット長に対応したものとする。最も簡単な例は検査用データAを全ビット1としたデータ、検査用データBを全ビット0としたデータとすることである。もちろんこの逆にしてもよい。このように構成された1組の検査用データを用いて既に説明した判定を実施すると、指定アドレスの記憶領域を構成する全ビットについて、0と1に関する反転可能性を確認することになる。従ってこのような一組の検査用データを使用することで第1記憶部3の指定アドレスの領域の異常の有無を判定することができる。このように、情報処理装置10は、CPU1から独立した記憶制御部3を備え、記憶制御部3はデータチェック部20を備えることにより、CPU1が処理データを第1記憶部に書き込む場合に、CPU1の運用中においても、第1記憶部3の異常の有無の検査のためにCPU1のソフトウェアのデータ処理を一時停止させることがなく、第1記憶部3の異常の有無を指定アドレス単位でチェックすることができる。従って、CPU1の処理の遅延なく処理の第1記憶部3の異常に起因した誤動作を防止することができる。また、第1記憶部3を検査する記憶制御部2をハードウェアで構成したので、第1記憶部3の各アドレスの領域を高速で検査することができる。特に、CPU1から入力されるデータのビット数が固定長Nビットである場合には、ゲートアレイ等でNビット入力のAND回路及びNビット入力のOR回路を構成し、全ビット1はAND回路によって、全ビット0はOR回路によって、検査用データを構成し、指定アドレスの第1記憶部3の正常性を高速で検査することができる。検査用データが任意のビットパターンの場合であってもAND回路とOR回路で構成することが可能である。次に、実施形態の変形例について、図5を参照して説明する。図5は、変形例に係る情報処理装置10の構成を示すブロック図である。図5において、図1に示した実施形態1の構成と同じものは、同一の符号で表しその説明は省略する。異なる点は、記憶制御部2が、第2記憶部24を備えていることである。第2記憶部24は、不揮発性メモリで構成され、データチェック部20に接続されている。データチェック部20は、第1記憶部3の指定アドレスに係る領域が異常である旨をCPU1に通知すると共に、その情報を第2記憶部24に入力し記憶させる。第2記憶部24は、データチェック部20から入力された情報、すなわち、指定アドレスに係る第1記憶部3の指定アドレスに係る領域が異常である旨の情報を記憶する。図6は、図5の情報処理装置10におけるデータ書き込み処理Bを示すフローチャートである。図6において、図3に示したデータ書き込み処理Aを示すフローチャートと異なるのは、新たに追加されたステップS6の処理である。ステップS1からステップS5までは、図3に示したものと同じであるので、重複する説明は省略する。なお、図6は図4に示すデータ書き込み処理A’にステップS6を同じ位置に付加したものとして変更してもよい。図6において、データチェック部20は、ステップS5において、第1記憶部3の指定アドレスに係る領域が異常である旨をCPU1に通知した後、異常と判定された指定アドレスを第2記憶部24に入力して記憶させるステップS6。これによりこの処理データに関する第1記憶部3への書き込み処理は終了する。以上のように、実施形態の変形例に係る情報処理装置10において、記憶制御部2は、第1記憶部3の指定アドレスに書き込んだデータと、その書き込み後に第1記憶部3の指定アドレスから読み出したデータとが不一致である場合には、第1記憶部3の指定アドレスに係る領域が異常である旨の情報を記憶する第2記憶部22を有する。したがって、上記実施形態と同様の効果を奏することができるとともに、第2記憶部24への記録により、異常が検出された指定アドレスの情報を運用中に確認できる。さらに、後日、第1記憶部3の異常に起因した障害調査が必要になった場合に、有益な情報が第2記憶部24から得られる。特に、記憶部の異常には永久的な故障と、例えば放射線等の入射により一時的にビット反転が生じた一時的な異常とがある。異常の情報を記録しておくことにより両差の識別が可能となり、異常の生じたアドレスの扱いを決定する際のデータとして利用することができる。他の変形例として、データチェック部20内に、第1記憶部3に書き込む検査用データA、Bをアドレスとする不揮発性記憶部を設けて、特定のデータAをそのアドレスに格納し、他のアドレスにはデータAとは異なるデータBを格納する。第1記憶部3から読み出したデータを不揮発性記憶部にアドレスとして入力し、そのアドレスから読み出されるデータCがデータAと等しいかどうかによって第1記憶部3の異常の有無を判定することも可能である。この場合、各ビットの照合をする必要がないので、第1記憶部の指定アドレスの領域の異常の有無を高速で判定することができる。なお、本発明は上記各実施形態に記載した内容に限定されるものではない。上記実施形態及び変形例の技術的範囲に含まれうる他の実施形態及び変形例についても、本発明の範囲に属する。例えば、記憶制御部2は、指定アドレスに書き込んだデータとその指定アドレスから読み出したデータとが一致しない場合には、同じデータ容量の正常な他のアドレスを検索して、第1記憶部3の指定アドレスに係る領域が異常である旨をCPU1に通知すると共に、検索した他の正常なアドレスを候補アドレスとしてCPU1に通知するようにしてもよい。例えば、2本2ビットの信号線50において、0,1は、データ書き込みが完了した旨の通知、1,0は、第1記憶部3の指定アドレスの領域が異常である旨の通知、1,1は、正常な候補アドレスの通知とする。図3、4、6に示すフローチャートは情報処理装置10の記憶制御部2で実行する内容である。記憶制御部2はCPUと記憶部を備えておりコンピュータと考えることができる。従って図3、4、6に示すフローチャートはコンピュータの実行するプログラムの内容と考えても良い。このプログラムは記憶制御部2の有する図示していない記憶部に格納され、そこから読み出されてCPUがこれを実行することにより図3、4、6のそれぞれのフローチャートを実行する。なお、このプログラムは記憶部に格納されているものに限らない。記憶制御部2が記録媒体読み取り装置を備え、コンピュータ読み取り可能な記録媒体に記録されたプログラムを記録媒体読み取り装置を使って読み出してダウンロードしてもよいし、例えば通信装置を使ってインターネットなどを経由して外部サーバからダウンロードしてもよい。上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。付記1演算処理装置と、該演算処理装置での処理により得られた処理データを記憶する第1記憶部と、前記演算処理装置から独立して設置され、前記第1記憶部の書き込み先アドレスを指定する指定アドレス及び前記処理データを前記演算処理装置から受信し、前記第1記憶部の前記指定アドレスに前記処理データを書き込む制御を行う記憶制御部と、を備え、該記憶制御部は、あらかじめ設定された検査用データと他のデータとをハードウェアとして比較して一致するかどうかの判定を行い、一致しないという判定が得られたとき、前記第1記憶部の前記指定アドレスに係る領域が異常である旨を前記演算処理装置に通知するデータチェック部を備え、前記書き込み用データを前記第1記憶部に書き込む前に、前記検査用データを前記第1記憶部の前記指定アドレスに書き込み、その書き込み後に前記第1記憶部の前記指定アドレスから読み出したデータを、前記データチェック部に送り、該データチェック部により前記読み出したデータが前記検査用データと一致するという判定が得られたとき、前記処理データを前記第1記憶部の前記指定アドレスに書き込む、ことを特徴とする情報処理装置。付記2前記検査用データは、0及び1を組み合わせた所定のビットパターンのデータと、該ビットパターンの0及び1を逆にしたビットパターンのデータとで構成される一組のビットパターンのデータであり、前記記憶制御部は、前記一組のビットパターンのデータのそれぞれに対して前記指定アドレスへの書き込みと読み出しを実施し、その読み出した結果を前記データチェック部に送り、前記データチェック部は、前記一組のビットパターンのデータのそれぞれを検査用データとしたときの前記データチェック部での前記判定を予備判定として実施し、前記一組のビットパターンのデータそれぞれに対して一致するという予備判定結果が得られる場合に、前記一致するという判定とし、前記ビットパターンのデータのいずれかに対して一致しないという予備判定結果が得られる場合に、前記一致しないという判定とする、ことを特徴とする付記1に記載の情報処理装置。付記3前記記憶制御部は、前記検査用データを構成する前記一組のビットパターンのデータのそれぞれにより表される数値A、Bをアドレスを示す数値として、該アドレスのそれぞれに対応して特定のデータA、Bを格納し、他のアドレスには異なるデータCを格納した他の記憶部を更に備え、前記読み出した結果により表される数値C、Dに対応する、前記他の記憶部のアドレスから対応するデータC、Dを読み出し、前記データチェック部は、データAとC、及びデータBとCとを比較して一致するかどうかを判定する、ことを特徴とする付記2に記載の情報処理装置。付記4前記記憶制御部は、第2記憶部を更に備え、前記データチェック部による前記判定の結果が前記一致しないという判定の場合に、前記第1記憶部の前記指定アドレスに係る領域に異常がある旨の情報を前記第2記憶部に記憶する、ことを特徴とする付記1乃至3のいずれか1つに記載の情報処理装置。付記5演算処理装置とは独立に設置された記憶制御部で、演算処理装置からデータの書き込み先である記憶部の指定アドレス及びその指定アドレスに書き込むべき処理データを受信する受信ステップと、前記記憶部の前記指定アドレスに、あらかじめ設定された検査用データを書き込み、その書き込み後に前記記憶部の前記指定アドレスからデータを読み出す検査用データ書き込み読み出しステップと、前記検査用データと、前記読み出されたデータとが一致するか否かを判定する判定ステップと、該判定ステップで前記検査用データと前記読み出されたデータとが一致するという判定が得られたとき、前記処理データを前記記憶部の前記指定アドレスに書き込む書込ステップと、前記検査用データと前記読み出されたデータとが一致しないという判定が得られたとき、前記指定アドレスに係る前記記憶部のエリアが異常である旨を前記演算処理装置に通知する異常通知ステップと、を実行する、ことを特徴とする記憶部検査方法。"