"I2Cバスを介してスレーブデバイスに接続され、上記スレーブデバイスに割り当てられたデバイスアドレスを指定することで上記スレーブデバイスとの通信を行うマスタデバイスであって、上記スレーブデバイスから、上記マスタデバイスおよび上記スレーブデバイスを制御するCPUへの割り込み要求を周期的に監視する割り込み監視回路を備えることを特徴とするマスタデバイス。上記割り込み監視回路は、上記スレーブデバイスの割り込み要求の有無を示すペンディングビットを含むステータスデータを、上記マスタデバイスを介して上記スレーブデバイスから周期的に読み出す読み出し回路と、上記スレーブデバイスから読み出された上記ステータスデータに基づいて、上記スレーブデバイスの割り込み要求の有無を判定する判定回路と、上記判定回路によって、上記スレーブデバイスの割り込み要求が有と判定された場合に、上記CPUに割り込み要求を通知する割り込み要求通知回路と、を備えることを特徴とする請求項1に記載のマスタデバイス。上記判定回路は、上記スレーブデバイスの割り込み要求の有無を判定するための第1および第2の判定用データを、当該スレーブデバイスと対応付けて記憶するメモリと、第1および第2の判定用データおよび上記ステータスデータに基づいて、上記スレーブデバイスの割り込み要求の有無の判定結果を出力する論理回路と、を備えることを特徴とする請求項2に記載のマスタデバイス。上記読み出し回路は、上記ステータスデータの読み出しのタイミングを制御するタイミング制御回路を備え、上記タイミング制御回路は、所定のタイミングで、上記読み出し回路が上記スレーブデバイスからの上記ステータスデータの読み出しを開始するように制御し、上記CPUが上記マスタデバイスへアクセスしている間に、上記所定のタイミングが到来した場合、上記読み出し回路は、上記CPUの上記マスタデバイスへのアクセスが終了するまで、上記ステータスデータの読み出し開始を延期させることを特徴とする請求項2または3に記載のマスタデバイス。スレーブデバイスと、I2Cバスを介して上記スレーブデバイスに接続され、上記スレーブデバイスに割り当てられたデバイスアドレスを指定することで上記スレーブデバイスとの通信を行うマスタデバイスとを備えるバスシステムであって、上記マスタデバイスとして、請求項1~4のいずれか1項に記載のマスタデバイスを備えることを特徴とするバスシステム。しかしながら、特許文献1に記載の構成では、システムの動作速度が遅くなるという問題がある。具体的には、特許文献1には、スレーブデバイスから割り込み状態ビットを有する割り込み関連情報がマスタデバイスに返信された場合、マスタデバイスが割り込みを処理する旨記載されているが図10、S16、CPUの割り込みを要求することは記載されていない。また、マスタデバイスがハードウェアによってスレーブデバイスに割り込み要求を絶えず送信していると仮定すると、CPUが、割り込み監視以外の通常のスレーブデバイスへのアクセスを実行できるタイミングが存在しないこととなる。そのため、特許文献1では、ソフトウェアによって割り込みの監視を行っていると考えられる。そうすると、CPUが実行するタスクの1つを、常に割り込み監視用に使用することになるため、CPUの負担が増大し、システムの動作速度が遅くなってしまう。本発明は、上記の問題点を解決するためになされたもので、その目的は、CPUの負担を抑えながら、簡単な構成でスレーブデバイスの割り込み要求を監視することができるマスタデバイスを提供することにある。上記の課題を解決するために、本発明に係るマスタデバイスは、I2Cバスを介してスレーブデバイスに接続され、上記スレーブデバイスに割り当てられたデバイスアドレスを指定することで上記スレーブデバイスとの通信を行うマスタデバイスであって、上記スレーブデバイスから、上記マスタデバイスおよび上記スレーブデバイスを制御するCPUへの割り込み要求を周期的に監視する割り込み監視回路を備えることを特徴としている。上記の構成によれば、割り込み監視回路によって、スレーブデバイスからCPUへの割り込み要求を周期的に監視している。割り込み監視回路は、ハードウェア構成であるため、割り込み要求の監視によるCPUの負担の増大を抑えることができる。また、割り込み監視のために、スレーブデバイスとCPUとを結線する必要がない。したがって、CPUの負担を抑えながら、簡単な構成でスレーブデバイスの割り込み要求を監視することができるマスタデバイスを提供することができる。本発明に係るマスタデバイスでは、上記割り込み監視回路は、上記スレーブデバイスの割り込み要求の有無を示すペンディングビットを含むステータスデータを、上記マスタデバイスを介して上記スレーブデバイスから周期的に読み出す読み出し回路と、上記スレーブデバイスから読み出された上記ステータスデータに基づいて、上記スレーブデバイスの割り込み要求の有無を判定する判定回路と、上記判定回路によって、上記スレーブデバイスの割り込み要求が有と判定された場合に、上記CPUに割り込み要求を通知する割り込み要求通知回路と、を備えることが好ましい。上記の構成によれば、読み出し回路によってペンディングビットを含むステータスデータがスレーブデバイスから読み出され、判定回路が、読み出されたステータスデータに基づいて、スレーブデバイスの割り込み要求の有無を判定し、スレーブデバイスの割り込み要求が有と判定された場合に、割り込み要求通知回路によってCPUに割り込み要求が通知される。これにより、CPUは、割り込み要求の有無を検知することができる。本発明に係るマスタデバイスでは、上記判定回路は、上記スレーブデバイスの割り込み要求の有無を判定するための第1および第2の判定用データを、当該スレーブデバイスと対応付けて記憶するメモリと、第1および第2の判定用データおよび上記ステータスデータに基づいて、上記スレーブデバイスの割り込み要求の有無の判定結果を出力する論理回路と、を備えることが好ましい。本発明に係るマスタデバイスでは、上記論理回路は、第1の判定用データの各ビットと上記ステータスデータの各ビットとの論理積を出力するANDゲートと、上記ANDゲートの各出力ビットと第2の判定用データの各ビットとの排他的論理和を出力するEXORゲートと、上記EXORゲートの各出力ビットの論理和を出力するORゲートとを備え、上記ペンディングビットに使用されるロジックがネガティブロジックであるスレーブデバイスに対応する第1および第2の判定用データは、当該ペンディングビットに対応するビットが1であり、当該ペンディングビット以外に対応するビットが0であり、上記ペンディングビットに使用されるロジックがポジティブロジックであるスレーブデバイスに対応する第1の判定用データは、当該ペンディングビットに対応するビットが1であり、当該ペンディングビット以外に対応するビットが0であり、当該スレーブデバイスに対応する第2の判定用データは、すべてのビットが0であることが好ましい。上記の構成によれば、ペンディングビットに使用されるロジックがネガティブロジックであるスレーブデバイスに対応する第1および第2の判定用データは、ペンディングビットに対応するビットが1であるので、ペンディングビットが0の場合すなわち、割り込み要求有の場合、ペンディングビットと1との論理積が0となり、当該論理積0と1との排他的論理和は1となる。ペンディングビットが1の場合すなわち、割り込み要求無の場合、ペンディングビットと1との論理積が1となり、当該論理積1と1との排他的論理和が0となる。また、第1および第2の判定用データは、ペンディングビット以外に対応するビットが0であるので、ステータスデータのペンディングビット以外のビットをYとすると、Yと0との論理積と、0との排他的論理和は、Yの値に関わらず、0となる。同様に、ペンディングビットに使用されるロジックがポジティブロジックであるスレーブデバイスに対応する第1の判定用データは、ペンディングビットに対応するビットが1であり、当該スレーブデバイスに対応する第2の判定用データは、ペンディングビットに対応するビットが0であるので、ペンディングビットが1の場合すなわち、割り込み要求有の場合、ペンディングビットと1との論理積が1となり、当該論理積1と0との排他的論理和は1となる。ペンディングビットが0の場合すなわち、割り込み要求無の場合、ペンディングビットと1との論理積が0となり、当該論理積0と0との排他的論理和が0となる。また、第1および第2の判定用データは、ペンディングビット以外に対応するビットが0であるので、ステータスデータのペンディングビット以外のビットをYとすると、Yと0との論理積と、0との排他的論理和は、Yの値に関わらず、0となる。したがって、EXORゲートの各出力ビットの論理和は、割り込み要求有の場合1となり、割り込み要求無の場合0となるため、ORゲートの出力ビットが割り込み要求の有無に対応する。したがって、判定回路は、割り込み要求の有無を判定することができる。本発明に係るマスタデバイスでは、上記論理回路は、第2の判定用データの各ビットと上記ステータスデータの各ビットとの排他的論理和を出力するEXORゲートと、上記EXORゲートの各出力ビットと第1の判定用データの各ビットとの論理積を出力するANDゲートと、上記ANDゲートの各出力ビットの論理和を出力するORゲートとを備え、上記ペンディングビットに使用されるロジックがネガティブロジックであるスレーブデバイスに対応する第1および第2の判定用データは、当該ペンディングビットに対応するビットが1であり、当該ペンディングビット以外に対応するビットが0であり、当該ペンディングビット以外に対応するビットが0であり、上記ペンディングビットに使用されるロジックがポジティブロジックであるスレーブデバイスに対応する第1の判定用データは、当該ペンディングビットに対応するビットが1であり、当該ペンディングビット以外に対応するビットが0であり、当該スレーブデバイスに対応する第2の判定用データは、すべてのビットが0であることが好ましい。上記の構成によれば、ペンディングビットに使用されるロジックがネガティブロジックであるスレーブデバイスに対応する第1および第2の判定用データは、ペンディングビットに対応するビットが1であるので、ペンディングビットが0の場合すなわち、割り込み要求有の場合、ペンディングビットと1との排他的論理和が1となり、当該排他的論理和1と1との論理積は1となる。ペンディングビットが1の場合すなわち、割り込み要求無の場合、ペンディングビットと1との排他的論理和が0となり、当該排他的論理和0と1との論理積は0となる。また、第1および第2の判定用データは、ペンディングビット以外に対応するビットが0であるので、ステータスデータのペンディングビット以外のビットをYとすると、Yと0との排他的論理和と、0との論理積は、Yの値に関わらず、0となる。同様に、ペンディングビットに使用されるロジックがポジティブロジックであるスレーブデバイスに対応する第1の判定用データは、ペンディングビットに対応するビットが1であり、当該スレーブデバイスに対応する第2の判定用データは、ペンディングビットに対応するビットが0であるので、ペンディングビットが1の場合すなわち、割り込み要求有の場合、ペンディングビットと0との排他的論理和が1となり、当該排他的論理和1と1との論理積は1となる。ペンディングビットが0の場合すなわち、割り込み要求無の場合、ペンディングビットと0との排他的論理和が0となり、当該排他的論理和0と1との論理積が0となる。また、第1および第2の判定用データは、ペンディングビット以外に対応するビットが0であるので、ステータスデータのペンディングビット以外のビットをYとすると、Yと0との排他的論理和と、0との論理積は、Yの値に関わらず、0となる。したがって、ANDゲートの各出力ビットの論理和は、割り込み要求有の場合1となり、割り込み要求無の場合0となるため、ORゲートの出力ビットが割り込み要求の有無に対応する。したがって、判定回路は、割り込み要求の有無を判定することができる。本発明に係るマスタデバイスでは、上記読み出し回路は、上記ステータスデータの読み出しのタイミングを制御するタイミング制御回路を備え、上記タイミング制御回路は、所定のタイミングで、上記読み出し回路が上記スレーブデバイスからの上記ステータスデータの読み出しを開始するように制御し、上記CPUが上記マスタデバイスへアクセスしている間に、上記所定のタイミングが到来した場合、上記読み出し回路は、上記CPUの上記マスタデバイスへのアクセスが終了するまで、上記ステータスデータの読み出し開始を延期させることが好ましい。上記の構成によれば、タイミング制御回路によって、ステータスデータの読み出しが所定のタイミングで実行されるので、CPUからマスタデバイスへの通常のアクセスのための時間を確保することができる。また、CPUのマスタデバイスへのアクセスが終了するまで、ステータスデータの読み出し開始が延期されるので、当該アクセスを阻害することなくスレーブデバイスの割り込み監視を行うことができる。本発明に係るバスシステムは、スレーブデバイスと、I2Cバスを介して上記スレーブデバイスに接続され、上記スレーブデバイスに割り当てられたデバイスアドレスを指定することで上記スレーブデバイスとの通信を行うマスタデバイスとを備えるバスシステムであって、上記マスタデバイスとして、上記いずれかのマスタデバイスを備えることを特徴としている。以上のように、本発明に係るマスタデバイスは、CPUの負担を抑えながら、簡単な構成でスレーブデバイスの割り込み要求を監視することができるという効果を奏する。本発明の実施の一形態について図1~図8に基づいて説明すれば以下のとおりである。バスシステムの構成図1は、本実施形態に係るバスシステム1の概略構成を示すブロック図である。バスシステム1は、5つのスレーブデバイス2a~2eと、マスタデバイス3と、CPU4とを備えており、マスタデバイス3およびCPU4とは、同一のチップ5内に設けられる。スレーブデバイス2a~2eとマスタデバイス3とは、I2Cバスを介して接続されている。マスタデバイス3は、各スレーブデバイス2a~2eに割り当てられたデバイスアドレスを指定することで、各スレーブデバイス2a~2eとの通信を行う。各スレーブデバイス2a~2eは、マスタデバイス3からのシリアルクロックSCLに合わせて、シリアルデータSDAの入出力を行う。なお、バスシステム1におけるI2Cバスの転送速度は、400Kbps周期2.5μsであるとする。CPU4は、スレーブデバイス2a~2eおよびマスタデバイス3の制御を行うものであり、マスタデバイス3とCPU4とは、データバスDB、アドレスバスABおよび割り込みラインL1を介して接続されている。割り込みラインL1は、図9に示す従来のバスシステム101における割り込みラインL1と略同一である。また、スレーブデバイス2a~2eのうち、スレーブデバイス2a、2b、2d、2eは、CPU4に対する割り込み機能を有しており、スレーブデバイス2cは、CPU4に対する割り込み機能を有していない。従来のバスシステム101では、割り込みを必要とするスレーブデバイスが割り込みラインによってCPUに接続されていたが、本実施形態に係るバスシステム1では、割り込みラインが設けられていない。そこで、バスシステム1では、マスタデバイス3に割り込み監視回路31を設け、割り込み監視回路31によってスレーブデバイスの割り込み要求を監視し、割り込みラインL1を介して、スレーブデバイスの割り込み要求を通知する構成となっている。マスタデバイス3は、割り込み監視回路31および既存マスタデバイス32を備えている。既存マスタデバイス32は、図9に示す従来のマスタデバイス103に相当する。すなわち、マスタデバイス3は、従来のマスタデバイスに割り込み監視回路31が追加された構成である。割り込み監視回路31は、スレーブデバイスからCPU4への割り込み要求を、ハードウェアによって周期的に監視する機能をマスタデバイス3に付加するものである。ソフトウェアによってスレーブデバイスの割り込み要求を監視する場合、CPUに対する負荷が増大し、システムの動作速度の低下を招いてしまう。これに対し、本実施形態では、スレーブデバイスの割り込み要求の監視を、ハードウェアである割り込み監視回路31によって実行する。これにより、スレーブデバイスとCPU4との結線を省略してチップ5のピン数を減らすとともに、CPU4の負荷増大およびバスシステム1の動作速度低下を回避している。詳細には、マスタデバイス3は、375μsの周期で、割り込み機能を有する1つのスレーブデバイス毎に、割り込み要求の有無を示すペンディングビットを含むステータスデータを読み出し、読み出されたステータスデータに基づいて、当該スレーブデバイスの割り込み要求の有無を判定する。そして、マスタデバイス3は、いずれかのスレーブデバイスの割り込み要求が有と判定された場合に、割り込みラインL1を介してCPU4に割り込み要求を通知する。さらに、1つの周期において、120μsの期間、ステータスデータの読み出し、割り込み要求の判定および割り込み要求の通知とが実行され、残りの255μsの期間は、CPU4から既存マスタデバイス32への通常のアクセスを可能としている。マスタデバイスの構成続いて、上記のような機能を有するマスタデバイス3の具体例について説明する。図2は、マスタデバイス3の詳細な構成を示す回路図である。マスタデバイス3は、既存マスタデバイス32に割り込み監視回路31を追加した構成であり、割り込み監視回路31は、ANDゲートAND1~36、EXORゲートEXOR1~8、ORゲートOR1~9、NORゲートNOR1、フリップフロップFF1~2、カウンタCOUNT1~3、レジスタREG1~2、デコーダDEC1~2、セレクタSEL1~3、ステートマシンSTATE1、バッファBUF1および登録記憶用RAM33を備えている。これらの構成要素の中で、主に、カウンタCOUNT1~3、ANDゲートAND10~36、ORゲートOR2~9、フリップフロップFF1~2、レジスタREG1、セレクタSEL2~3、デコーダDEC2およびステートマシンSTATE1が、読み出し回路31aを構成している。また、主に、登録記憶用RAM33、ANDゲートAND1~9、EXORゲートEXOR1~8およびORゲートOR1が、判定回路31bを構成している。また、主にデコーダDEC1、レジスタREG2およびNORゲートNOR1が、割り込み要求通知回路31cを構成している。また、CPU4から既存マスタデバイス32を介してI2Cバスに送信されるデータや、既存マスタデバイス32がI2Cバスから受信したデータは、一旦バッファBUF1に格納される。判定回路の構成先に、判定回路31bについて説明する。後述するように、読み出し回路31aによって、各スレーブデバイスから割り込み要求の有無を示すペンディングビットを含むステータスデータが読み出される。ステータスデータは、通常8ビットのデータであり、上記の1ビットのペンディングデータを含んでいる。判定回路31bは、読み出されたステータスデータに基づいて、割り込み要求の有無を判定する。例えば、図1に示すスレーブデバイス2aからYXYYYYYYのステータスデータが読み出されるとする。ここで、Xは割り込み要求の有無を示すペンディングビットであり、Yはその他のビットである。XおよびYは、1または0の値をとる。スレーブデバイス2aは、ペンディングビットに使用されるロジックがネガティブロジックであるスレーブデバイスであり、割り込み要求が有の場合、Xは0となる。なお、ペンディングビットXのステータスデータにおける位置は、スレーブデバイス毎に設定されている。また、本発明は、ペンディングビットに使用されるロジックがポジティブロジックおよびネガティブロジックのどちらの場合でも適用可能であり、ペンディングビットに使用されるロジックもスレーブデバイス毎に設定されている。スレーブデバイス2aから読み出されたステータスデータYXYYYYYYは、判定回路31bに入力され、第1の判定用データD1および第2の判定用データD2に基づいて、ペンディングビットが割り込み要求の有を示すか否かが判定される。第1および第2の判定用データD1、D2は、対応するスレーブデバイスのステータスデータのペンディングビットに対応するビットが1であり、ペンディングビット以外に対応するビットが0である。例えば、スレーブデバイス2aの割り込み要求の有無を判定するための第1および第2の判定用データD1、D2は、01000000である。また、ステータスデータがYYYYYXYYのスレーブデバイス2d図3のアイテムNo.2に対応の割り込み要求の有無を判定するための第1および第2の判定用データD1、D2は、00000100である。続いて、スレーブデバイス2aから読み出されたステータスデータYXYYYYYYから割り込み要求の有無の判定を行うための演算内容について説明する。ステータスデータYXYYYYYYの各ビットは、判定回路31bのANDゲートAND1~8の各入力端子にそれぞれ入力される。また、登録記憶用RAM33から、スレーブデバイス2aに対応する第1の判定用データD101000000が読み出されて、ANDゲートAND1~8の各入力端子にそれぞれ入力される。具体的には、第1の判定用データD101000000の各ビットがANDゲートAND1~8の入力端子にそれぞれ入力され、ステータスデータYXYYYYYYとデータ01000000との1ビット毎の論理積が、ANDゲートAND1~8からそれぞれ出力される。これにより、X=0の場合割り込み要求有の場合、Yの値に関わらず、00000000がANDゲートAND1~8から出力される。一方、X=1の場合割り込み要求無の場合、Yの値に関わらず、01000000がANDゲートAND1~8から出力される。ANDゲートAND1~8からの各出力ビットは、EXORゲートEXOR1~8の各入力端子に入力される。また、登録記憶用RAM33に記憶されている第2の判定用データD2のうち、スレーブデバイス2aに対応するデータ01000000が読み出されて、当該データの各ビットがEXORゲートEXOR1~8の各入力端子にそれぞれ入力される。これにより、ANDゲートAND1~8からの出力データとデータ01000000との1ビット毎の排他的論理和が、EXORゲートEXOR1~8からそれぞれ出力される。具体的には、X=0の場合割り込み要求有の場合、ANDゲートAND1~8からの出力データ00000000とデータ01000000との1ビット毎の排他的論理和である01000000がEXORゲートEXOR1~8からそれぞれ出力される。また、X=1の場合割り込み要求無の場合、ANDゲートAND1~8からの出力データ01000000とデータ01000000との1ビット毎の排他的論理和である00000000がEXORゲートEXOR1~8からそれぞれ出力される。EXORゲートEXOR1~8からの各出力ビットは、ORゲートOR1に入力される。これにより、X=0割り込み要求有の場合、01000000の論理和である1がORゲートOR1から出力され、X=1割り込み要求無の場合、00000000の論理和である0がORゲートOR1から出力される。このように、ORゲートOR1の出力ビットは、割り込み要求の有無に対応している。ORゲートOR1の出力ビットはANDゲートAND9の一方の入力端子に入力される。また、ANDゲートAND9の他方の入力端子には、後述するステートマシンSTATE1からの信号state_Pollingが入力される。信号state_Pollingは、割り込み要求の監視期間に1となる信号であり、信号state_Pollingが1のときに、割り込み要求の有無を示すORゲートOR1の出力ビットが割り込み要求通知回路31cに入力される。上記では、スレーブデバイス2aから読み出されたステータスデータYXYYYYYYに基づいて、スレーブデバイス2aからCPU4への割り込み要求の有無を判断する例について説明したが、割り込み要求の有無を判断するための第1および第2の判定用データは、ステータスデータにおけるペンディングビットの位置に応じて異なる。第1および第2の判定用データについて、図3を参照して説明する。図3は、登録記憶用RAM33および登録記録用レジスタREG1に記憶されるデータ、および各スレーブデバイスから読み出されるステータスデータの内容を示す図である。割り込み機能を有するスレーブデバイス2a、2b、2d、2eは、それぞれアイテムNo.0、4、2、6に対応する。なお、スレーブデバイス2cは、割り込み機能を有していないので、どのアイテムNo.にも対応付けられていない。また、スレーブデバイス2a、2b、2dでは、ペンディングビットに使用されるロジックがネガティブロジックである一方、スレーブデバイス2eでは、ペンディングビットに使用されるロジックがポジティブロジックである。まず、ペンディングビットに使用されるロジックがネガティブロジックであるスレーブデバイス2a、2b、2dに対応する第1および第2の判定用データD1、D2について説明する。例えば、アイテムNo.4に対応するスレーブデバイス2bからは、YYXYYYYYのステータスデータが読み出され、スレーブデバイス2bの割り込み要求の有無を判断するための第1および第2の判定用データD1、D2として00100000が用いられる。同様に、アイテムNo.2に対応するスレーブデバイス2dからは、YYYYYXYYのステータスデータが読み出され、スレーブデバイス2dの割り込み要求の有無を判断するための第1および第2の判定用データD1、D2として00000100が用いられる。すなわち、ペンディングビットに使用されるロジックがネガティブロジックであるスレーブデバイスに対応する第1および第2の判定用データD1、D2は、1ビットの1と7ビットの0とからなり、1のビット位置は、対応するスレーブデバイスから読み出されるステータスデータにおけるペンディングビットXの位置に対応する。これにより、読み出されたステータスデータのペンディングビットXと、第1の判定用データD1の1との論理積が、図2に示すANDゲートAND1~8のいずれかから出力され、続いて、当該論理積と第2の判定用データD2の1との排他的論理和が、EXORゲートEXOR1~8のいずれかから出力され、EXORゲートEXOR1~8の各出力ビットの論理和がORゲートOR1から出力される。その結果、X=0の場合割り込み要求有の場合、EXORゲートEXOR1~8の各出力ビットのいずれかに1が含まれるため、ORゲートOR1から1が出力され、X=1の場合割り込み要求無の場合、EXORゲートEXOR1~8の各出力ビットはいずれも0であるため、ORゲートOR1から0が出力される。続いて、ペンディングビットに使用されるロジックがポジティブロジックであるスレーブデバイス2eに対応する第1および第2の判定用データD1、D2について説明する。アイテムNo.6に対応するスレーブデバイス2eからは、XYYYYYYYのステータスデータが読み出され、スレーブデバイス2eの割り込み要求の有無を判断するための第1の判定用データD1として、10000000が用いられ、第2の判定用データD2として、00000000が用いられる。すなわち、ペンディングビットに使用されるロジックがポジティブロジックであるスレーブデバイスに対応する第1の判定用データD1は、1ビットの1と7ビットの0とからなり、1のビット位置は、対応するスレーブデバイスから読み出されるステータスデータにおけるペンディングビットXの位置に対応する。一方、ペンディングビットに使用されるロジックがポジティブロジックであるスレーブデバイスに対応する第2の判定用データD2は、8ビットの0からなる。これにより、読み出されたステータスデータのペンディングビットXと、第1の判定用データD1の1との論理積が、図2に示すANDゲートAND1~8のいずれかから出力され、続いて、当該論理積と第2の判定用データD2の0との排他的論理和が、EXORゲートEXOR1~8のいずれかから出力され、EXORゲートEXOR1~8の各出力ビットの論理和がORゲートOR1から出力される。その結果、X=1の場合割り込み要求有の場合、EXORゲートEXOR1~8の各出力ビットのいずれかに1が含まれるため、ORゲートOR1から1が出力され、X=0の場合割り込み要求無の場合、EXORゲートEXOR1~8の各出力ビットはいずれも0であるため、ORゲートOR1から0が出力される。以上のように、ペンディングビットに使用されるロジックに関わらず、割り込み要求有の場合、ORゲートOR1から1が出力され、割り込み要求無の場合、ORゲートOR1から0が出力される。これにより、判定回路31bは、スレーブアドレスから読み出されたステータスデータに基づいて、各スレーブデバイスの割り込み要求の有無を判定する。なお、Validは、各スレーブデバイスに対する割り込み監視の有効/無効を示すデータであり、図2に示す登録記憶用のレジスタREG1に記憶される。Validが1の場合は、対応するスレーブデバイスに対する割り込み要求の監視が実行され、Validが0の場合は、対応するスレーブデバイスに対する割り込み要求の監視は実行されない。また、デバイスアドレスデータD3は、スレーブデバイスのアドレスを示すデータであり、既存マスタデバイス32は、読み出し回路31aが読み出したデバイスアドレスデータD3に基づいて、スレーブデバイスにアクセスする。レジスタアドレスデータD4は、スレーブデバイスのステータスレジスタにアクセスするためのデータであり、既存マスタデバイス32は、読み出し回路31aが読み出したレジスタアドレスデータD4に基づいて、スレーブデバイスからステータスデータを読み出す。また、登録記憶用RAM33および登録記録用レジスタREG1への上記データの格納は、ソフトウェア処理によって行われる。その具体的内容は後述する。割り込み要求通知回路の構成続いて、割り込み要求通知回路31cについて説明する。図4は、判定回路31bの具体的な構成を示す回路図である。判定回路31bは、デコーダDEC1、ペンディング用のレジスタREG2およびNORゲートNOR1を備えている。レジスタREG2は、SRフリップフロップFF20~FF29で構成されている。図2に示すように、判定回路31bのANDゲートAND9の出力信号が、デコーダDEC1のイネーブル端子ENBに入力される。また、デコーダDEC1の入力端子には、読み出し回路31aのアイテムカウンタCOUNT3からの3ビットの信号Item_No.が入力される。この信号Item_No.は、割り込み要求の監視対象となっているスレーブデバイスに対応するアイテムNo.0~7に対応している。例えば、アイテムNo.2に対応するスレーブデバイス2dの割り込み要求を監視している期間、2の信号Item_No.がデコーダDEC1に入力される。デコーダDEC1は、イネーブル端子ENBに1が入力されている場合に、アイテムカウンタCOUNT3からの3ビットの信号Item_No.を8ビットのデータに変換し、当該データの各ビットを、出力端子0~7からそれぞれ出力する。これにより、イネーブル端子ENBに1が入力されると、その時点において入力される信号Item_No.に対応する値の出力端子から1が出力され、他の出力端子から0が出力される。デコーダDEC1の出力端子0~7は、フリップフロップFF20~FF27の各セット入力端子Sにそれぞれ接続されている。これにより、いずれかのスレーブデバイスの割り込み要求が有と判定された場合、デコーダDEC1の出力端子0~7のうち、当該スレーブアドレスに対応するアイテムNo.の出力端子から1が出力され、当該出力端子に接続されているフリップフロップに保持される。フリップフロップFF28、FF29の各セット入力端子Sには、マスタデバイスとしての割り込み要求例えば、I2Cバスのエラーやアクセス完了を示す信号が入力される。フリップフロップFF20~FF29のデータ出力端子は、NORゲートNOR1に入力される。また、図2に示すように、NORゲートNOR1の出力端子は、割り込みラインL1を介してCPU4に接続されている。これにより、フリップフロップFF20~FF29のいずれかから1が出力された場合、NORゲートNOR1から出力される割り込み信号INTが0となり、スレーブデバイスおよびマスタデバイスの少なくともいずれかから割り込み要求が有ることがCPU4に通知される。割り込み信号INTが0となった場合、CPU4は、レジスタREG2にアクセスして、フリップフロップFF20~FF29のいずれに1が記憶されているかを確認する。これにより、CPU4は、割り込み要求が有のデバイスマスタデバイス、またはいずれかのスレーブデバイスを特定することができる。割り込み要求が有のデバイスが特定されると、CPU4は、当該デバイスにアクセスして、ステータスレジスタのペンディングビットを先にリセットし、その後、当該デバイスに対応するフリップフロップをリセットする。また、CPU4がレジスタREG2にアクセスしたときに、複数個のフリップフロップの出力が1である場合、CPU4は、1つのフリップフロップ毎にリセットを行う。すなわち、1が記憶されている複数のフリップフロップの1つフリップフロップに対し、当該フリップフロップに対応するデバイスのステータスレジスタのペンディングビットを先にリセットし、当該デバイスに対応するフリップフロップをリセットする。このリセット処理を、1が記憶されているフリップフロップ毎に行う。読み出し回路の構成続いて、読み出し回路31aについて説明する。読み出し回路31aは、375μsの周期で、割り込み機能を有する1つのスレーブデバイスから、既存マスタデバイス32を介して割り込み要求の有無を示すペンディングビットを含むステータスデータを読み出すように構成されている。また、1つの周期において、120μsの期間は、ステータスデータの読み出しと割り込み要求の判定とが実行され、残りの255μsの期間は、CPU4から既存マスタデバイス32へのアクセスを可能としている。図2、図5~図7を参照して、読み出し回路31aの具体的な構成について説明する。スレーブデバイスからのステータスデータの読み出し制御は、主に、ステートマシンSTATE1によって実行される。ステートマシンSTATE1は、図5に示すように状態遷移するように実装されたハードウェアであり、TimeCome,STOP,ACK,CPU_REQの各信号を入力とし、I2C_RW,State_DEV,State_REG,State_POL,I2C_Read,With_STOP,I2C_Drive,I2C_DriveWithStart,CPU_ACCESSの各信号を出力する。図2に示すように、各ANDゲートAND13~20は、一方の入力端子に、CPU4から既存マスタデバイス32への8ビットのアクセスデータがバッファBUF1から入力されるとともに、他方の入力端子に、信号CPU_Accessが入力される。また、各ANDゲートAND21~27は、一方の入力端子に、登録記憶用RAM33に記憶されている7ビットのデバイスアドレスデータD3がそれぞれ入力されるとともに、他方の入力端子に、信号State_DEVが入力される。ANDゲートAND28は、一方の入力端子に、信号I2C_RWが入力されるとともに、他方の入力端子に、信号State_DEVが入力される。また、各ANDゲートAND29~36は、一方の入力端子に、登録記憶用RAM33に記憶されている8ビットのレジスタアドレスデータD4がそれぞれ入力されるとともに、他方の入力端子に、信号State_REGが入力される。ORゲートOR2は、ANDゲートAND132129の各出力信号の論理和を出力する。同様に、ORゲートOR3~9は、それぞれ、ANDゲートAND142230、ANDゲートAND152331、ANDゲートAND162432、ANDゲートAND172533、ANDゲートAND182634、ANDゲートAND192735、ANDゲートAND202836の各出力信号の論理和を出力する。各ORゲートOR2~9から出力される信号I2C_write_DTは、既存マスタデバイス32に入力され、既存マスタデバイス32は、信号I2C_write_DTによって、I2Cバスを介してスレーブデバイスとの通信を行う。既存マスタデバイス32には、信号I2C_write_DTの他、I2C_Read,With_STOP,I2C_Drive,I2C_DriveWithStartの各信号が入力される。ステートマシンの状態遷移図5に示すように、ステートマシンSTATE1は、リセットまたは電源がONされることにより初期化されC1、アイドル状態C2となる。ここで、信号TimeCome=0かつ信号CPU_REQ=1の場合、通常のCPU4から既存マスタデバイス32へのアクセスが行われるC3~C5。信号CPU_REQは、CPU4がアクセスに必要なデータが全てバッファBUF1に貯められた時点で1になる。信号TimeCome=0のときに信号CPU_REQが1になると、ステートマシンSTATE1は信号CPU_ACCESSを1とする。これにより、バッファBUF1からアクセスデータが読み出され、ANDゲートAND13~20およびORゲートOR2~9を介して既存マスタデバイス32に出力される。なお、信号TimeCome=1のときに信号CPU_REQが1になっても、ステートマシンSTATE1は、信号CPU_ACCESSを0のまま保持する。そのため、CPU4のアクセスデータは、既存マスタデバイス32に出力されない。一連のCPUアクセスにおける最終のアクセスC5では、ステートマシンSTATE1は、これに続く信号にI2Cのストップ信号付きであることを示す信号With_STOPを既存マスタデバイス32に出力し、既存マスタデバイス32から信号STOPを受信することにより、アイドル状態に戻るC2。一方、信号TimeCome=1の場合、スレーブデバイスへの割り込み監視が行われるC6~C10。ここからは、既存マスタデバイス32とスレーブデバイスとの間で、I2Cバスを介して送受信されるデータを示す図6も参照して説明する。まず、ステートマシンSTATE1は、信号I2C_DriveWithStartを既存マスタデバイス32に出力するとともに、信号State_DEV=1とし、信号I2C_RW=0とするデバイスアドレス送信状態、C6。信号I2C_DriveWithStartは、I2Cのスタート信号を付加してスレーブデバイスのデバイスアドレスを出力するコマンドであり、これにより、スタートシーケンスとなる図6の期間A。また、信号State_DEV=1、信号I2C_RW=0となることにより、登録記憶用RAM33からデバイスアドレスデータD3のうち、割り込み監視対象となるスレーブデバイスに対応するデバイスアドレスが読み出され、読み出された当該デバイスアドレスと0のRead/Writeフラグとが既存マスタデバイス32から送信される図6の期間B。これに対し、スレーブデバイスがACKを返信すると図6の期間C、ステートマシンSTATE1は、信号I2C_Driveを既存マスタデバイス32に出力するとともに、信号State_REG=1とし、信号State_DEV=0とするレジスタアドレス送信状態、C7。信号I2C_Driveは、I2Cのスタート信号を付加せずにスレーブデバイスのデバイスアドレスを出力するコマンドである。信号State_REG=1となることにより、登録記憶用RAM33からレジスタアドレスデータD4のうち、割り込み監視対象となるスレーブデバイスに対応するレジスタアドレスが読み出され、当該レジスタアドレスが既存マスタデバイス32から送信される図6の期間D。これに対し、スレーブデバイスがACKを返信すると図6の期間E、ステートマシンSTATE1は、信号I2C_DriveWithStartを既存マスタデバイス32に出力するとともに、信号State_DEV=1とし、信号I2C_RW=1とするデバイスアドレス送信状態、C8。これにより、スタートシーケンスとなり図6の期間F、続いて、割り込み監視対象となるスレーブデバイスのデバイスアドレスと1のRead/Writeフラグとが既存マスタデバイス32から送信される図6の期間G。これに対し、スレーブデバイスがACKを返信すると図6の期間H、ステートマシンSTATE1は、信号With_STOPおよび信号I2C_Readを既存マスタデバイス32に出力するステータスデータ受信状態、C9。信号I2C_Readは、レジスタアドレスで指定したレジスタからデータを読み出すコマンドであり、既存マスタデバイス32は、割り込み監視対象となるスレーブデバイスのステータスレジスタからステータスデータを受信する図6の期間I。続いて、既存マスタデバイス32は、スレーブデバイスにNAKを返信するとともに図6の期間J、受信した8ビットのステータスデータを、図2に示す判定回路31bのANDゲートAND1~8に出力する。続いて、ステートマシンSTATE1は、信号State_POLを判定回路31bのANDゲートAND9に出力する割り込み要求判定状態、C10。これにより、判定回路31bにおける割り込み要求の判定結果が、ANDゲートAND9から出力される。また、既存マスタデバイス32から信号STOPが出力される図6の期間K。割り込み要求の判定結果が1の場合割り込み要求有の場合、その値がレジスタREG2にセットされ、割り込み要求の判定結果が0の場合割り込み要求無の場合、レジスタREG2に格納される値は変わらない。その後、ステートマシンSTATE1は、アイドル状態に戻るC2。以上のように、ステートマシンSTATE1の状態遷移によって、CPU4から既存マスタデバイス32へのアクセスと、ステータスデータの読み出しとが行われる。上記のように、ステータスデータの読み出しは、ステートマシンSTATE1に入力される信号TimeCome=1のときに実行される。そして、信号TimeComeが周期的に1となることにより、ステータスデータの読み出しを周期的に実行することができる。読み出し開始のタイミング制御続いて、ステータスデータの読み出し開始のタイミングを制御するための構成について説明する。ステータスデータの読み出しは、ステートマシンSTATE1に入力される信号TimeComeが1になることで開始される。特に、カウンタCOUNT1~3、ANDゲートAND10~12、フリップフロップFF1~2、レジスタREG1、セレクタSEL2は、特許請求の範囲に記載のタイミング制御回路を構成している。このタイミング制御回路は、所定のタイミングで、読み出し回路31aが各スレーブデバイスからのステータスデータの読み出しを開始するように、信号TimeComeの値を制御している。レジスタREG1は、図3に示すValidを記憶するための登録記憶用レジスタであり、8つのフリップフロップFF10~17で構成されている。Validは、各スレーブデバイスに対する割り込み監視の有効/無効を示すデータであり、フリップフロップFF10~17には、それぞれアイテムNo.0~7に対応するValidが記憶される。本実施形態では、フリップフロップFF10、12、14、16に1が記憶され、フリップフロップFF11、13、15、17に0が記憶される。セレクタSEL2は、カウンタCOUNT3からの3ビットの信号Item_No.に基づいて、8つの入力端子0~7に入力される信号から1つの信号を選択して、選択した信号を信号VALIDとして出力する。より詳細には、信号Item_No.に対応する値の入力端子に入力される信号を、ANDゲートAND10に出力する。すなわち、信号Item_No.が0、2、4、6の場合、セレクタSEL2から1の信号VALIDが出力され、信号Item_No.が1、3、5、7の場合、セレクタSEL2から0の信号VALIDが出力される。後述するように、カウンタCOUNT3は375μsの周期でカウント動作を行うため、セレクタSEL2は、375μsの周期で選択切り替えを行う。カウンタCOUNT1は、I2Cバスの転送周期と同一周期のクロック信号を生成するためのカウンタであり、図示しない発振器から入力されるクロック信号BCLKに基づいて、400KHzのクロック信号I2C_CLKを出力する。カウンタCOUNT2は、150ステージのバイナリカウンタであり、クロック信号I2C_CLKに基づいて、375μsの周期でハイパルスとなる2つの信号Item_CNT、Start_POLを出力する。信号Item_CNTは、カウンタCOUNT3に入力され、これにより、カウンタCOUNT3は375μsの周期でカウント動作を行う。信号Start_POLは、セレクタSEL2からの信号VALIDとともに、ANDゲートAND10に入力される。ANDゲートAND10の出力信号は、フリップフロップFF1のセット入力端子Sに入力される。フリップフロップFF1の出力信号は、ANDゲートAND11の入力端子の一方に入力される。ANDゲートAND11の入力端子の他方には、信号CPU_ACCESSの反転信号が入力される。ANDゲートAND11の出力信号は、フリップフロップFF2のセット入力端子Sに入力される。フリップフロップFF2の出力信号である信号TimeComeは、ステートマシンSTATE1、フリップフロップFF1のリセット端子、およびANDゲートAND12の入力端子の一方に入力される。また、ANDゲートAND12の入力端子の他方には、既存マスタデバイス32からの信号STOPが入力される。割り込み監視のタイミングを制御するための主な信号の波形の一例を、それぞれ図7および図8に示す。なお、これらの波形図において、ANDゲートAND10~12の出力信号をそれぞれAND10、AND11、AND12と表記し、フリップフロップFF1の出力信号をFF1と表記している。図7に示すように、カウンタCOUNT2から出力される2つの信号Item_CNT、Start_POLは、どちらも周期が375μsであり、信号Item_CNTが1になった255μs後に信号Start_POLが1になる。タイミングaでは、信号Item_CNTが1になることにより、信号Item_No.が7から0に切り替わる。これにより、セレクタSEL2から出力される信号VALIDが、アイテムNo.7に設定されている0から、アイテムNo.0に設定されている1に切り替わる。続いて、タイミングbにおいて、CPU4が既存マスタデバイス32へのアクセスするために、信号CPU_REQが1になると、ステートマシンSTATE1は、信号CPU_ACCESSを1にする。これにより、CPU4から既存マスタデバイス32へのアクセスが行われる図5のC3~C5。続いて、タイミングcにおいて、CPU4から既存マスタデバイス32へのアクセスが終了すると、既存マスタデバイス32から1の信号STOPが出力され、ステートマシンSTATE1は、信号CPU_ACCESSを0にする。続いて、タイミングaから255μs経過後のタイミングdにおいて、カウンタCOUNT2から出力される信号Start_POLが1になる。このとき、信号VALIDが1であることにより、ANDゲートAND10は1の信号を出力する。この時点で、信号TimeComeは0であるため、フリップフロップFF1は、1の信号を出力する。また、信号CPU_ACCESSは0であるため、ANDゲートAND11は、1の信号を出力する。このとき、ANDゲートAND12の出力信号は0であるため、フリップフロップFF2は、1の信号TimeComeを出力する。これにより、アイテムNo.0に対応するスレーブデバイス2aからのステータスデータの読み出し、およびスレーブデバイス2aの割り込み監視処理が開始される図5のC6~C10。その後、信号Start_POLが0になると、ANDゲートAND10およびフリップフロップFF1の出力も0となる。これにより、ANDゲートAND11の出力も0となり、ANDゲートAND12の出力は0であるため、フリップフロップFF2の出力信号TimeComeは1のまま保持される。カウンタCOUNT3から出力される信号Item_No.は、セレクタSEL2の他、セレクタSEL3の一方の入力端子0およびデコーダDEC1にも入力される。セレクタSEL3の他方の入力端子1は、アドレスバスABに接続されており、デコーダDEC2からのセレクト信号SELによって、入力端子0、1の一方への入力信号を選択して出力する。登録記憶用RAM33およびレジスタREG1の書き換え時以外は、セレクタSEL3を制御するセレクト信号SELは0となっており、登録記憶用RAM33に、信号Item_No.が入力される。これにより、信号Item_No.が示すアイテムNo.に対応するデバイスアドレス、レジスタアドレス、第1および第2の判定用データが、登録記憶用RAM33から読み出される。また、割り込み要求通知回路31cのデコーダDEC1は、イネーブル端子ENBへの入力信号が1の場合すなわち、割り込み要求有の場合に、出力端子0~7ののうち信号Item_No.が示す値の出力端子から1を出力する。これにより、レジスタREG2のフリップフロップFF20~27図4のうち、監視対象となっているスレーブデバイスに対応するフリップフロップに1が記憶される。タイミングdでは、信号Item_No.が0であるため、デバイスデータ、レジスタデータ、第1の判定用データおよび第2の判定用データとして、00000001、00001000、01000000および0100000がそれぞれ読み出される。また、割り込み要求有と判定された場合、スレーブデバイス2aに対応するフリップフロップFF20に1が記憶される。再び図7を参照し、信号TimeCome=1となっているタイミングeにおいて、信号CPU_REQが1になった場合、ステートマシンSTATE1は、信号CPU_ACCESSを0のまま保持する。そのため、割り込み監視処理が優先され、CPU4から既存マスタデバイス32へのアクセスは行われない。続いて、タイミングfにおいて、割り込み監視処理が終了すると、既存マスタデバイス32から出力される信号STOPが1となる。これにより、ANDゲートAND12から1の信号が出力され、フリップフロップFF2から出力される信号TimeComeは0となる。またこのとき、信号CPU_REQ=1であることにより、ステートマシンSTATE1は、信号CPU_ACCESSを1にする。これにより、CPU4から既存マスタデバイス32へのアクセスが行われる図5のC3~C5。続いて、割り込み監視処理の開始から120μs経過後のタイミングgにおいて、信号Item_CNTが1になり、信号Item_No.が1に切り替わる。これにより、セレクタSEL2から出力される信号VALIDが、アイテムNo.0に設定されている1から、アイテムNo.1に設定されている0に切り替わる。割り込み監視処理の所要時間は、100μs程度であるので、信号Item_No.の切り替えまでに、余裕を持って割り込み監視処理を完了することができる。なお、割り込み監視処理のために確保される期間本実施形態では120μsは、I2Cバスの転送速度や、既存マスタデバイスとスレーブデバイスとの間で送受信されるデータ量によって、適宜変更してもよい。続いて、タイミングhにおいてCPU4から既存マスタデバイス32へのアクセスが終了し、タイミングgから255μs経過後のタイミングiにおいて、カウンタCOUNT2から出力される信号Start_POLが1になる。しかしながら、ANDゲートAND10に入力される信号VALIDが0であるため、ANDゲートAND10の出力信号は0のままである。そのため、フリップフロップFF2から出力される信号TimeComeも0のまま保持される。したがって、ステートマシンSTATE1は、割り込み監視処理を行う状態図5のC6~C10には遷移しない。信号Item_No.は、0~7の範囲で375μs毎にカウントアップされるため、1つのスレーブデバイスに着目すると、当該スレーブデバイスに対して、375μs×8=3msの周期で割り込み監視が行われることとなる。この周期は、I2Cバスの転送速度400Kbpsに対して、充分に短い。なお、割り込み監視処理を行う周期は、上記に限定されず、I2Cバスの転送速度などに応じて適宜設定される。上記のように、読み出し回路31aは、所定のタイミングで、各スレーブデバイスからのステータスデータの読み出しを開始するように構成される。読み出し開始の延期続いて、CPU4が既存マスタデバイス32へアクセスしている間に、上記所定のタイミングが到来した場合について説明する。図7に示す例では、信号Item_No.が切り替わってから255μs経過する前に、CPU4から既存マスタデバイス32へのアクセスが終了していた。しかしながら、信号Item_No.が切り替わってから255μs経過時に、CPU4から既存マスタデバイス32へのアクセスが継続する場合もある。この場合に、すぐにスレーブデバイスからのステータスデータの読み出しを実行すると、CPU4から既存マスタデバイス32へのアクセスを阻害するおそれがある。そこで本実施形態では、当該場合に、CPU4によるアクセスが終了するまで、信号TimeComeを0に保持して、ステータスデータの読み出し開始を延期させる。その具体例を図8に示す。タイミングjにおいて、信号Item_CNTが1になることにより、信号Item_No.が1から2に切り替わる。これにより、セレクタSEL2から出力される信号VALIDが、アイテムNo.1に設定されている0から、アイテムNo.2に設定されている1に切り替わる。続いて、タイミングkにおいて、CPU4が既存マスタデバイス32へのアクセスするために、信号CPU_REQが1になると、ステートマシンSTATE1は、信号CPU_ACCESSを1にする。これにより、CPU4から既存マスタデバイス32へのアクセスが行われる図5のC3~C5。続いて、タイミングjから255μs経過後のタイミングlにおいて、カウンタCOUNT2から出力される信号Start_POLが1になる。このとき、信号VALIDが1であることにより、ANDゲートAND10は1の信号を出力する。この時点で、信号TimeComeは0であるため、フリップフロップFF1は、1の信号を出力する。一方、図7に示す例と異なり、CPU4から既存マスタデバイス32へのアクセスは継続しているため、信号CPU_ACCESSは1のままである。したがって、ANDゲートAND11の出力信号は0であり、フリップフロップFF2の出力信号TimeComeは、0で維持される。そのため、フリップフロップFF1の出力信号も1のままである。ここで、フリップフロップFF1の出力信号は、カウンタCOUNT2のホールド端子HOLDにも入力される。カウンタCOUNT2は、ホールド端子HOLDへの入力信号が1の場合、出力値を維持したまま停止するように構成されている。そのため、フリップフロップFF1の出力信号が1で維持されることにより、カウンタCOUNT2の出力信号Start_POLも、1のまま維持される。その後、タイミングmにおいて、CPU4から既存マスタデバイス32へのアクセスが終了すると、既存マスタデバイス32から1の信号STOPが出力され、ステートマシンSTATE1は、信号CPU_ACCESSを0にする。これにより、ANDゲートAND11の出力信号が1になり、フリップフロップFF2から出力される信号TimeComeも1になる。これにより、アイテムNo.2に対応するスレーブデバイス2dからのステータスデータの読み出し、およびスレーブデバイス2dの割り込み監視処理が開始される図5のC6~C10。なお、フリップフロップFF1は、リセット優先のSRフリップフロップであり、リセット端子に1が入力されることにより、フリップフロップFF1の出力信号は0になる。このように、信号Item_No.が切り替わってから255μs経過時に、CPU4から既存マスタデバイス32へのアクセスが継続している場合、当該アクセスが終了するまで信号TimeComeを0に保持して、ステータスデータの読み出し開始を延期させる。これにより、CPU4から既存マスタデバイス32へのアクセスを阻害することなくスレーブデバイスの割り込み監視を行うことができる。なお、タイミングlからタイミングmの間は、カウンタCOUNT2はカウント動作を停止しており、タイミングmから再びカウント動作を開始する。そのため、カウンタCOUNT2は、タイミングmから120μs経過後のタイミングnにおいて、信号Item_CNTが1になる。そのため、ステータスデータの読み出し開始が延期されても、割り込み監視処理のために確保される期間は短縮されない。データ登録処理続いて、図2に示す登録記憶用RAM33およびレジスタREG1へのデータ登録処理について説明する。データ登録処理は、バスシステム1の稼働前にCPU4のソフトウェア処理によって実行される。データ登録処理時において、デコーダDEC2からバッファBUF1に出力される信号CPU_CSが1の時に、デコーダDEC2からセレクタSEL3に出力されるセレクト信号SELが1となることにより、CPU4は、アドレスバスABを介して登録記憶用RAM33にアクセス可能となる。また、セレクタSEL1のイネーブル端子ENBに1が入力されることにより、CPU4は、データバスDBを介してレジスタREG1にアクセス可能となる。これにより、登録記憶用RAM33およびレジスタREG1に記憶されているデータの書き換えが可能となる。データ登録処理が終了すると、デコーダDEC2からセレクタSEL3に出力されるセレクト信号SELは0となる。これにより、登録記憶用RAM33には、カウンタCOUNT3から出力される信号Item_No.が入力され、信号Item_No.に対応するデバイスアドレス等が登録記憶用RAM33から読み出し可能となる。また、セレクタSEL1のイネーブル端子ENBに0が入力されることにより、レジスタREG1に対する書き換えができなくなる。データValid、アドレスデータ、レジスタアドレスデータ、第1および第2の判定用データを記憶するためのメモリの種類は、特に限定されない。例えば、レジスタREG1を設ける代わりに、各スレーブデバイスに対する割り込み監視の有効/無効を示すデータValidを、登録記憶用RAM33に記憶させてもよい。ただし、あるスレーブデバイスが割り込み監視不要となった場合、当該スレーブデバイスに対応するデータValidを0に変更すれば、当該スレーブデバイスに対応するアドレスデータ、レジスタアドレスデータ、第1および第2の判定用データの書き換えを行う必要はない。そのため、データValidはレジスタREG1に記憶させることが望ましい。なお、アドレスデータ、レジスタアドレスデータ、第1および第2の判定用データのデータ量が小さければ、それらのデータをレジスタに記憶させてもよい。また、図3に示すように、アドレスデータ、レジスタアドレスデータ、第1および第2の判定用データを登録可能なスレーブデバイスの最大数は8である。当該最大数は、特に限定されない。また、データ登録は、アイテムNo.が0、4、2、6、1、5、3、7の順に行うことが望ましい。これにより、アイテムNo.が若い順にデータ登録を行う場合に比べ、割り込み監視を行うタイミングの偏りが緩和されるため、CPU4から既存マスタデバイス32へのアクセスが容易になる。また、1つのスレーブデバイスに対応するデータ登録の順序に関して、アドレスデータ、レジスタアドレスデータ、第1および第2の判定用データの登録後に、Validを1に設定することが望ましい。付記事項上記の実施形態では、第1の判定用データとステータスデータとの論理積を演算し、当該論理積と第2の判定用データとの排他的論理和を演算し、当該排他的論理和の論理和を演算したが、これに限定されない。例えば、第2の判定用データとステータスデータとの排他的論理和を演算し、当該排他的論理和と第1の判定用データとの論理積を演算し、当該論理積の論理和を演算してもよい。この場合も、当該論理和は、割り込み要求の有無に対応する。判定回路に用いられる論理回路や第1および第2の判定用データは、判定回路から割り込み要求の有無に対応する判定結果が得られるものであれば、特に限定されない。本発明は上記の実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。"