"横型の半導体装置であって、半導体基板と、前記半導体基板上に形成された埋め込み酸化膜と、前記埋め込み酸化膜上に形成された活性層とを備え、前記活性層は、第1導電型ソース領域を取り囲む第2導電型ウェル領域と、第1導電型ドレイン領域を取り囲む第1導電型ウェル領域が、第1導電型ドリフト領域を両側から挟むように配置されて構成され、前記活性層表面の一部領域に前記第2導電型ウェル領域の表面および前記第1導電型ドリフト領域の表面に接するゲート絶縁膜を介してゲート電極が形成され、前記第2導電型ウェル領域の一部が、前記ゲート絶縁膜に沿って前記ゲート絶縁膜の長さよりもキャリア移動方向に長く前記第1導電型ドリフト領域内に延伸されていることを特徴とする、半導体装置。横型の半導体装置であって、半導体基板と、前記半導体基板上に形成された埋め込み酸化膜と、前記埋め込み酸化膜上に形成された活性層とを備え、前記活性層は、第1導電型エミッタ領域を取り囲む第2導電型ウェル領域と、第2導電型コレクタ領域を取り囲む第1導電型ウェル領域が、第1導電型ドリフト領域を両側から挟むように配置されて構成され、前記活性層表面の一部領域に前記第2導電型ウェル領域の表面および前記第1導電型ドリフト領域の表面に接するゲート絶縁膜を介してゲート電極が形成され、前記第2導電型ウェル領域の一部が、前記ゲート絶縁膜に沿って前記ゲート絶縁膜の長さよりもキャリア移動方向に長く前記第1導電型ドリフト領域内に延伸されていることを特徴とする、半導体装置。横型の半導体装置であって、半導体基板と、前記半導体基板上に形成された埋め込み酸化膜と、前記埋め込み酸化膜上に形成された活性層とを備え、前記活性層は、第1導電型ソース領域を取り囲む第2導電型ウェル領域と、第1導電型ドレイン領域を取り囲む第1導電型ウェル領域が、第1導電型ドリフト領域を両側から挟むように配置されて構成され、前記活性層表面の一部領域に前記第2導電型ウェル領域の表面および前記第1導電型ドリフト領域の表面に接するゲート絶縁膜を介してゲート電極が形成され、前記第1導電型ドリフト領域の表面部に前記ゲート絶縁膜と接する表面部第2導電型層が積層され、前記表面部第2導電型層の一部と前記第2導電型ウェル領域の一部とが接続されていることを特徴とする、半導体装置。横型の半導体装置であって、半導体基板と、前記半導体基板上に形成された埋め込み酸化膜と、前記埋め込み酸化膜上に形成された活性層とを備え、前記活性層は、第1導電型エミッタ領域を取り囲む第2導電型ウェル領域と、第2導電型コレクタ領域を取り囲む第1導電型ウェル領域が、第1導電型ドリフト領域を両側から挟むように配置されて構成され、前記活性層表面の一部領域に前記第2導電型ウェル領域の表面および前記第1導電型ドリフト領域の表面に接するゲート絶縁膜を介してゲート電極が形成され、前記第1導電型ドリフト領域の表面部に前記ゲート絶縁膜と接する表面部第2導電型層が形成され、前記表面部第2導電型層の一部と前記第2導電型ウェル領域の一部とが接続されていることを特徴とする、半導体装置。横型の半導体装置であって、半導体基板と、前記半導体基板上に形成された埋め込み酸化膜と、前記埋め込み酸化膜上に形成された活性層とを備え、前記活性層は、第2導電型ソース領域を取り囲む第1導電型ウェル領域と、第2導電型ドレイン領域を取り囲む第2導電型ウェル領域が、第1導電型ドリフト領域を両側から挟むように配置されて構成され、前記活性層表面の一部領域に前記第1導電型ウェル領域の表面および前記第1導電型ドリフト領域の表面に接するゲート絶縁膜を介してゲート電極が形成され、前記第1導電型ドリフト領域の表面部に前記ゲート絶縁膜と接する表面部第2導電型層が形成され、前記表面部第2導電型層の一部と前記第2導電型ウェル領域の一部とが接続されていることを特徴とする、半導体装置。前記表面部第2導電型層の一部が、前記ゲート絶縁膜に沿って前記第2導電型ウェル領域に向けて延伸されていることを特徴とする、請求項3乃至5いずれか1項に記載の半導体装置。本発明は、このような実情に鑑みてなされたもので、発熱によるオン耐圧低下を防止することができるとともに、半導体装置のさらなるコンパクト化を可能にする、半導体装置の提供を目的とする。上記の課題を解決するため、本願発明は以下の構成を採用した。本発明の第1の局面は、横型の半導体装置であって、半導体基板と、上記半導体基板上に形成された埋め込み酸化膜と、上記埋め込み酸化膜上に形成された活性層とを備え、上記活性層は、第1導電型ソース領域を取り囲む第2導電型ウェル領域と、第1導電型ドレイン領域を取り囲む第1導電型ウェル領域が、第1導電型ドリフト領域を両側から挟むように配置されて構成され、上記活性層表面の一部領域に上記第2導電型ウェル領域の表面および上記第1導電型ドリフト領域の表面に接するゲート絶縁膜を介してゲート電極が形成され、上記第2導電型ウェル領域の一部が、上記ゲート絶縁膜に沿って上記ゲート絶縁膜の長さよりもキャリア移動方向に長く上記第1導電型ドリフト領域内に延伸されていることを特徴とする、半導体装置である。本発明の第1の局面によれば、半導体装置の耐圧低下を防止することができる。また、半導体装置をコンパクト化することができる。より詳細には、第1導電型ソース領域から、第2導電型ウェル領域の延伸されている部分を経由してはキャリアが第1導電型ドレイン領域へ流れず図10,12参照、第2導電型ウェル領域の延伸されていない部分を経由してはキャリアが第1導電型ドレイン領域へ流れる図10,11参照。よって、第1導電型ソース領域と第1導電型ドレイン領域の間で、電流の流れる領域と流れない領域が生じるので、第1導電型ドレイン領域において単位面積当たりの電流量を低減することができる。これにより、第1導電型ドレイン領域における単位面積当たりの発熱量を低減することができ、第1導電型ドレイン領域が高温になるのを防止し、もって半導体装置の耐圧低下を防止することができる。また、表面部半導体層がないので、表面部半導体層にコンタクト半導体領域を形成する必要がなく、半導体装置をコンパクト化することができる。本発明の第2の局面は、横型の半導体装置であって、半導体基板と、上記半導体基板上に形成された埋め込み酸化膜と、上記埋め込み酸化膜上に形成された活性層とを備え、上記活性層は、第1導電型エミッタ領域を取り囲む第2導電型ウェル領域と、第2導電型コレクタ領域を取り囲む第1導電型ウェル領域が、第1導電型ドリフト領域を両側から挟むように配置されて構成され、上記活性層表面の一部領域に上記第2導電型ウェル領域の表面および上記第1導電型ドリフト領域の表面に接するゲート絶縁膜を介してゲート電極が形成され、上記第2導電型ウェル領域の一部が、上記ゲート絶縁膜に沿って上記ゲート絶縁膜の長さよりもキャリア移動方向に長く上記第1導電型ドリフト領域内に延伸されていることを特徴とする、半導体装置である。本発明の第2の局面によれば、半導体装置の耐圧低下を防止することができる。また、半導体装置をコンパクト化することができる。より詳細には、第1導電型エミッタ領域から、第2導電型ウェル領域の延伸されている部分を経由してはキャリアが第2導電型コレクタ領域へ流れず図13,15参照、第2導電型ウェル領域の延伸されていない部分を経由してはキャリアが第2導電型コレクタ領域へ流れる図13,14参照。よって、第1導電型エミッタ領域と第2導電型コレクタ領域の間で、電流の流れる領域と流れない領域が生じるので、第2導電型コレクタ領域において単位面積当たりの電流量を低減することができる。これにより、第2導電型コレクタ領域における単位面積当たりの発熱量を低減することができ、第2導電型コレクタ領域が高温になるのを防止し、もって半導体装置の耐圧低下を防止することができる。また、表面部半導体層がないので、表面部半導体層にコンタクト半導体領域を形成する必要がなく、半導体装置をコンパクト化することができる。本発明の第3の局面は、横型の半導体装置であって、半導体基板と、上記半導体基板上に形成された埋め込み酸化膜と、上記埋め込み酸化膜上に形成された活性層とを備え、上記活性層は、第1導電型ソース領域を取り囲む第2導電型ウェル領域と、第1導電型ドレイン領域を取り囲む第1導電型ウェル領域が、第1導電型ドリフト領域を両側から挟むように配置されて構成され、上記活性層表面の一部領域に上記第2導電型ウェル領域の表面および上記第1導電型ドリフト領域の表面に接するゲート絶縁膜を介してゲート電極が形成され、上記第1導電型ドリフト領域の表面部に上記ゲート絶縁膜と接する表面部第2導電型層が積層され、上記表面部第2導電型層の一部と上記第2導電型ウェル領域の一部とが接続されていることを特徴とする、半導体装置である。本発明の第3の局面によれば、半導体装置の耐圧低下を防止することができる。また、半導体装置をコンパクト化することができる。より詳細には、第1導電型ソース領域から、表面部第2導電型層と第2導電型ウェル領域とが接続されている部分を経由してはキャリアが第1導電型ドレイン領域へ流れず図1,3参照、表面部第2導電型層と第2導電型ウェル領域とが接続されていない部分を経由してはキャリアが第1導電型ドレイン領域へ流れる図1,2参照。よって、第1導電型ソース領域と第1導電型ドレイン領域の間で、電流の流れる領域と流れない領域が生じるので、第1導電型ドレイン領域において単位面積当たりの電流量を低減することができる。これにより、第1導電型ドレイン領域における単位面積当たりの発熱量を低減することができ、第1導電型ドレイン領域が高温になるのを防止し、もって半導体装置の耐圧低下を防止することができる。また、表面部第2導電型層の一部と第2導電型ウェル領域の一部とが接続されているので、表面部半導体層にコンタクト半導体領域を形成しなくても、表面部第2導電型層と第1導電型ソース領域を同電位とすることができ、半導体装置をコンパクト化することができる。本発明の第4の局面は、横型の半導体装置であって、半導体基板と、上記半導体基板上に形成された埋め込み酸化膜と、上記埋め込み酸化膜上に形成された活性層とを備え、上記活性層は、第1導電型エミッタ領域を取り囲む第2導電型ウェル領域と、第2導電型コレクタ領域を取り囲む第1導電型ウェル領域が、第1導電型ドリフト領域を両側から挟むように配置されて構成され、上記活性層表面の一部領域に上記第2導電型ウェル領域の表面および上記第1導電型ドリフト領域の表面に接するゲート絶縁膜を介してゲート電極が形成され、上記第1導電型ドリフト領域の表面部に上記ゲート絶縁膜と接する表面部第2導電型層が形成され、上記表面部第2導電型層の一部と上記第2導電型ウェル領域の一部とが接続されていることを特徴とする、半導体装置である。本発明の第4の局面によれば、半導体装置の耐圧低下を防止することができる。また、半導体装置をコンパクト化することができる。より詳細には、第1導電型エミッタ領域から、表面部第2導電型層と第2導電型ウェル領域とが接続されている部分を経由してはキャリアが第2導電型コレクタ領域へ流れず図7,9参照、表面部第2導電型層と第2導電型ウェル領域とが接続されていない部分を経由してはキャリアが第2導電型コレクタ領域へ流れる図7,8参照。よって、第1導電型エミッタ領域と第2導電型コレクタ領域の間で、電流の流れる領域と流れない領域が生じるので、第2導電型コレクタ領域において単位面積当たりの電流量を低減することができる。これにより、第2導電型コレクタ領域における単位面積当たりの発熱量を低減することができ、第2導電型コレクタ領域が高温になるのを防止し、もって半導体装置の耐圧低下を防止することができる。また、表面部第2導電型層の一部と第2導電型ウェル領域の一部とが接続されているので、表面部半導体層にコンタクト半導体領域を形成しなくても、表面部第2導電型層と第1導電型エミッタ領域を同電位とすることができ、半導体装置をコンパクト化することができる。本発明の第5の局面は、横型の半導体装置であって、半導体基板と、上記半導体基板上に形成された埋め込み酸化膜と、上記埋め込み酸化膜上に形成された活性層とを備え、上記活性層は、第2導電型ソース領域を取り囲む第1導電型ウェル領域と、第2導電型ドレイン領域を取り囲む第2導電型ウェル領域が、第1導電型ドリフト領域を両側から挟むように配置されて構成され、上記活性層表面の一部領域に上記第1導電型ウェル領域の表面および上記第1導電型ドリフト領域の表面に接するゲート絶縁膜を介してゲート電極が形成され、上記第1導電型ドリフト領域の表面部に上記ゲート絶縁膜と接する表面部第2導電型層が形成され、上記表面部第2導電型層の一部と上記第2導電型ウェル領域の一部とが接続されていることを特徴とする、半導体装置である。本発明の第5の局面によれば、半導体装置の耐圧低下を防止することができる。また、半導体装置をコンパクト化することができる。より詳細には、第2導電型ソース領域から、表面部第2導電型層と第2導電型ウェル領域とが接続されていない部分を経由してはキャリアが第2導電型ドレイン領域へ流れず図19,20参照、表面部第2導電型層と第1導電型ウェル領域とが接続されている部分を経由してはキャリアが第2導電型ドレイン領域へ流れる図19,21参照。よって、第2導電型ソース領域と第2導電型ドレイン領域の間で、電流の流れる領域と流れない領域が生じるので、第2導電型ドレイン領域において単位面積当たりの電流量を低減することができる。これにより、第2導電型ドレイン領域における単位面積当たりの発熱量を低減することができ、第2導電型ドレイン領域が高温になるのを防止し、もって半導体装置の耐圧低下を防止することができる。また、表面部第2導電型層の一部と第2導電型ウェル領域の一部とが接続されているので、表面部半導体層にコンタクト半導体領域を形成しなくても、表面部第2導電型層と第2導電型ドレイン領域を同電位とすることができ、半導体装置をコンパクト化することができる。本発明の第6の局面は、本発明の第3乃至第5いずれかの局面において、上記表面部第2導電型層の一部が、上記ゲート絶縁膜に沿って上記第2導電型ウェル領域に向けて延伸されていることを特徴とする。本発明の第6の局面によれば、半導体装置の耐圧をより一層向上させることができる。より詳細には、表面部第2導電型層の一部が、ゲート絶縁膜に沿って第2導電型ウェル領域に向けて延伸されているので図1,3参照、第2導電型ウェル領域の一部が、ゲート絶縁膜に沿って表面部第2導電型層に向けて延伸されている場合図4,6参照に比べて、表面部第2導電型層と第2導電型ウェル領域の境界位置がドレイン領域またはコレクタ領域から遠くなる。よって、空乏層の長さを大きくして、半導体装置の耐圧をより一層向上させることができる。本発明によれば、発熱による耐圧低下を防止することができるとともに、半導体装置のさらなるコンパクト化を可能にする、半導体装置を提供することができる。第1実施形態本発明の第1実施形態について、図面を参照しつつ説明する。図1は、本発明の第1実施形態に係る半導体装置の要部を示す平面図である。図2は、図1に示される半導体装置のA-A線断面図である。図3は、図1に示される半導体装置のB-B線断面図である。なお、図1においては、各電極およびフィールド酸化膜の図示を省略している。第1実施形態では、特許請求の範囲における第1導電型をn型、第2導電型をp型とした場合を例にとって説明する。図1~3に示される半導体装置1は、横型のn型チャネルのLDMOSLaterallyDiffusedMOSである。まず、半導体装置1の概要について説明する。半導体装置1は、第2導電型p型の不純物を高濃度に含む単結晶シリコンの半導体基板2と、その半導体基板2上に形成されている酸化シリコンSiO2の埋込み酸化膜3と、その埋込み酸化膜3上に形成されている単結晶シリコンの活性層4とを備えている。活性層4は、第1導電型n型ソース半導体領域10を取り囲む第2導電型p型ウェル半導体領域6と、第1導電型n型ドレイン半導体領域11を取り囲む第1導電型n型ウェル半導体領域5が、第1導電型n型ドリフト領域9を両側から挟むように配置されて構成されている。活性層4表面の一部領域には、第2導電型ウェル半導体領域6の表面および第1導電型ドリフト領域9の表面に接するゲート絶縁膜14を介してゲート電極15が形成されている。活性層4の表面部には、ゲート絶縁膜14と接する第2導電型p型の表面部半導体層7が形成されている。表面部半導体層7は、特許請求の範囲における表面部第2導電型層に相当する。表面部半導体層7の一部と第2導電型p型ウェル半導体領域6の一部とが相互に接続されている。以下、半導体装置1について、より詳しく説明する。半導体基板2は、上記のようにp型の不純物を高濃度に含むものであってもよいし、n型の不純物典型的にはリンを高濃度に含むものであってもよい。半導体基板2は、実質的に導電体と評価することができる。半導体基板2は、反り等のウエハの機械的強度を保つために抵抗率は1~100mΩcm程度の低抵抗とすることが好ましい。埋込み酸化膜3の厚さは、例えば、3~5μmに構成されている。活性層4は、n型ウェル半導体領域5、p型ウェル半導体領域6、表面部半導体層7、裏面部半導体層8、ドリフト領域9及びソース半導体領域10を有している。活性層4の厚みは、例えば、2.0~2.5μm程度とされている。2.0μm以上とすれば、ESD耐量が低下しにくい。本実施形態においては、例えば、本件出願人が先に出願した公知のリサーフ構造を用いることができる特開2007-173422号公報参照。n型ウェル半導体領域5は、活性層4の一部に形成されており、n型の不純物典型的にはリンを含んでいる。n型ウェル半導体領域5の不純物濃度は、概ね5×1016~5×1017cm-3に調整されている。n型ウェル半導体領域5は、その表面部にn型の不純物典型的にはリンを高濃度に含むドレイン半導体領域11を備えている。ドレイン半導体領域11は、n型ウェル半導体領域5の一部と評価することができる。ドレイン半導体領域11の不純物濃度は、概ね1×1019~1×1022cm-3に調整されている。n型ウェル半導体領域5は、ドレイン半導体領域11、ドレイン電極図示せずを介してドレイン端子Dに電気的に接続されている。n型ウェル半導体領域5は、活性層4の表面から裏面にまで達している。半導体装置1は、n型ウェル半導体領域5の一部と裏面部半導体層8の一部が重複する重複領域を備えている。p型ウェル半導体領域6は、活性層4の一部に形成されており、ドリフト領域9によってn型ウェル半導体領域5から隔てられている。p型ウェル半導体領域6は、p型の不純物典型的にはボロンを含んでいる。p型ウェル半導体領域6の不純物濃度は、概ね5×1016~5×1017cm-3に調整されている。p型ウェル半導体領域6は、その表面部にp型の不純物典型的にはボロンを高濃度に含むウェル用コンタクト半導体領域13を備えている。ウェル用コンタクト半導体領域13の不純物濃度は、概ね1×1019~1×1022cm-3に調整されている。ウェル用コンタクト半導体領域13は、p型ウェル半導体領域6の一部と評価することができる。p型ウェル半導体領域6は、ウェル用コンタクト半導体領域13を介してソース電極Sに電気的に接続されている。p型ウェル半導体領域6は、活性層4の表面から裏面にまで達している。p型ウェル半導体領域6は、埋込み酸化膜3に接している。ソース半導体領域10は、p型ウェル半導体領域6の表面部に形成されており、p型ウェル半導体領域6によってドリフト領域9から隔てられている。ソース半導体領域10は、n型の不純物典型的にはリンを高濃度に含んでいる。ソース半導体領域10は、ソース電極図示せずを介してソース端子Sに電気的に接続されている。表面部半導体層7は、活性層4の表面部の一部に形成されており、n型ウェル半導体領域5とp型ウェル半導体領域6の間に位置している。表面部半導体層7は、p型の不純物典型的にはボロンを含んでいる。表面部半導体層7の不純物濃度を厚み方向に積分した値は、概ね1×1012~5×1012cm-2に調整されている。裏面部半導体層8は、活性層4の裏面部の一部に形成されており、n型ウェル半導体領域5とp型ウェル半導体領域6の間に位置しているとともにドリフト領域9によって表面部半導体層7から隔てられている。裏面部半導体層8は、n型ウェル半導体領域5に接しており、p型ウェル半導体領域6から離間している。裏面部半導体層8は、n型の不純物典型的にはリンを含んでいる。裏面部半導体層8の不純物濃度は、埋込み酸化膜3との接合面から表面側に向けて薄くなっている。裏面部半導体層8の厚みは、概ね0.5μm以下に調整されている。裏面部半導体層8は、7つの部分領域を備えている。各部分領域の不純物濃度はそれぞれ異なっている。各部分領域の不純物濃度は、n型ウェル半導体領域5からp型ウェル半導体領域6に向けて薄くなっている。各部分領域の不純物濃度はいずれも、表面部半導体層7と裏面部半導体層8の間に位置するドリフト領域9の不純物濃度よりも濃く形成されている。各部分領域の不純物濃度は、p型ウェル半導体領域6側からn型ウェル半導体領域5側に向けて、整数倍で高濃度化されている。最も高濃度になる部分領域は、不純物濃度を厚み方向に積分した値が、概ね1×1012~5×1012cm-2に調整されている。ドリフト領域9は、キャリアが流れる領域である。ドリフト領域9は、活性層4において表面部半導体層7と裏面部半導体層8の間に位置する中間領域91と、中間領域91と一体とされ、表面部半導体層7よりもp型ウェル半導体領域6側に位置する一方側領域92と、中間領域91と一体とされ、表面部半導体層7よりもn型ウェル半導体領域5側に位置する他方側領域93とを有している。一方側領域92はp型ウェル半導体領域6に接しており、他方側領域93はn型ウェル半導体領域5に接している。ドリフト領域9は、n型の不純物典型的にはリンを低濃度に含んでいる。ドリフト領域9の不純物濃度は、表面部半導体層7と裏面部半導体層8の間において、裏面部半導体層8の不純物濃度よりも薄く形成されている。また、ドリフト領域9の不純物濃度は、裏面側から表面側に向けて薄くなっている。ドリフト領域9の不純物濃度のピークは、埋込み酸化膜3との接合界面の近傍に位置している。ドリフト領域9の不純物濃度を厚み方向に積分した値は、概ね1×1012~5×1012cm-2に調整されている。したがって、ドリフト領域9の電荷量と表面部半導体層7の電荷量は、略一致している。半導体装置1は、ゲート絶縁膜14及びゲート電極15を備えている。ゲート電極15は、ソース半導体領域10とドリフト領域9を隔てているp型ウェル半導体領域6にゲート絶縁膜14を介して対向している。ゲート電極15は、ゲート端子Sに電気的に接続されている。半導体装置1はさらに、フィールド酸化膜16を備えている。フィールド酸化膜16は、活性層4の表面のうちn型ウェル半導体領域5とp型ウェル半導体領域6の間に形成されている。フィールド酸化膜16は、ゲート絶縁膜14より大きな厚みで形成されている。フィールド酸化膜16におけるn型ウェル半導体領域5側の表面の一部には、プレーナー電極18が形成されている。プレーナー電極18は、ドレイン電極Dに電気的に接続されている。上記したように、表面部半導体層7の一部とp型ウェル半導体領域6の一部とが、p型半導体により接続されている。図1~3に示す例においては、平面視で図1参照、表面部半導体層7の一部が、ゲート絶縁膜14に沿ってp型ウェル半導体領域6に向けて延伸されている。より具体的には、図1に示されるように、平面視で、表面部半導体層7のp型ウェル半導体領域6側が凹凸を繰り返すような形に形成されている。図1,3に示されるように、凸部延伸部71の先端は、p型ウェル半導体領域6に接している。図1,2に示されるように、凹部72は、p型ウェル半導体領域6から離間している。このような凹凸部を有する構成においては、半導体装置1をオン状態とするべくゲート電極15に所定のゲート電圧を印加したとき、ソース半導体領域10とドレイン半導体領域11の間で凸部71を経由してはキャリアが流れないが図1,3参照、凹部72を経由してはキャリアが流れる図1,2参照。図1における太線矢印および図2における破線矢印は、キャリアの流れを示している。図3における×印は、キャリアが流れないことを示している。より詳細には、ゲート電極15に所定のゲート電圧を印加したとき、ゲート絶縁膜14直下にnチャネル領域6aゲート絶縁膜14直下で導電型がp型からn型に反転した領域が形成される。凹部72はp型ウェル半導体領域6に接触していないので、同じ導電型n型であるnチャネル領域6aとドリフト領域9の一方側領域92に電流経路が形成され、この電流経路を経てソース半導体領域10とドレイン半導体領域11の間に電流が流れる。つまり、ソース半導体領域10に存在するキャリアは、チャネル領域6a、ドリフト領域9一方側領域92、中間領域91、他方側領域93、n型ウェル半導体領域5、およびドレイン半導体領域11を通る。一方、図1,3に示されるように、凸部71はp型ウェル半導体領域6に接触しており、チャネル領域6aと表面部半導体層7の導電型が反対n型とp型であるため、この接触部分で電流経路が途絶え、ソース半導体領域10とドレイン半導体領域11の間に電流が流れない。このように、電流が流れる部分と流れない部分を半導体装置1の奥行き方向図1におけるY方向に交互に形成することにより、半導体装置1の単位面積当たりの電流量を低減することができる。単位面積当たりの電流量を低減することにより、ドレイン半導体領域11において電流集中が生じるのを防止することができ、半導体装置1のオン耐圧の低下を防止することができる。また、背景技術の欄で説明したように、従来の半導体装置においては、表面部半導体層とソース半導体領域を同電位にするために、表面部半導体層にコンタクト半導体領域を形成する必要があったが、本実施形態ではコンタクト半導体領域が不要となり、半導体装置1をコンパクト化することができる。より詳細には、凸部71でp型ウェル半導体領域6と表面部半導体層7が接触するので、ソース半導体領域10と表面部半導体層7が実質的に同電位となり、コンタクト半導体領域が不要となる。なお、上記した凹凸構造を採用することにより、半導体装置1の奥行き方向の長さが大きくなるが、半導体装置1をリング状等に構成することで、半導体装置1の奥行き方向の長さの増大が半導体装置1の大きさに与える影響は少なくなるほとんど影響しない。第2実施形態本発明の第2実施形態について、図面を参照しつつ説明する。図4は、本発明の第2実施形態に係る半導体装置の要部を示す平面図である。図5は、図4に示される半導体装置のA-A線断面図である。図5は、図1に示される半導体装置のB-B線断面図である。なお、図4においては、各電極およびフィールド酸化膜の図示を省略している。第2実施形態において、第1実施形態と同様の構成については、同一の参照符号を付してその説明を省略する。第2の実施形態では、特許請求の範囲における第1導電型をn型、第2導電型をp型とした場合を例にとって説明する。上記第1実施形態では、表面部半導体層7の一部が、ゲート絶縁膜14に沿ってp型ウェル領域6に向けて延伸されていた。これに対し、第2実施形態に係る半導体装置1Aでは、p型ウェル領域6の一部が、ゲート絶縁膜14に沿って表面部半導体層7に向けて延伸されている。より具体的には、図4に示されるように、平面視で、p型ウェル半導体領域6の表面部半導体層7側が凹凸を繰り返すような形に形成されている。図4,6に示されるように、凸部延伸部61の先端は、表面部半導体層7に接続されている。図4,5に示されるように、凹部62は、表面部半導体層7から離間している。図4における太線矢印および図5における破線矢印は、キャリアの流れを示している。図6における×印は、キャリアが流れないことを示している。このような凹凸部を有する構成においては、半導体装置1Aをオン状態とするべくゲート電極15に所定のゲート電圧を印加したとき、ソース半導体領域10とドレイン半導体領域11の間で凸部61を経由してはキャリアが流れないが図4,6参照、凹部62を経由してはキャリアが流れる図4,5参照。より詳細には、ゲート電極15に所定のゲート電圧を印加したとき、ゲート絶縁膜14直下にnチャネル領域6aゲート絶縁膜14直下で導電型がp型からn型に反転した領域が形成される。図4,5に示されるように、凹部62は表面部半導体層7に接触していないので、同じ導電型n型であるnチャネル領域6aとドリフト領域9の一方側領域92に電流経路が形成され、この電流経路を経てソース半導体領域10とドレイン半導体領域11の間に電流が流れる。つまり、ソース半導体領域10に存在するキャリアは、チャネル領域6a、ドリフト領域9一方側領域92、中間領域91、他方側領域93、n型ウェル半導体領域5、およびドレイン半導体領域11を通る。一方、図4,6に示されるように、凸部61は表面部半導体層7に接触しており、チャネル領域6aと表面部半導体層7の導電型が反対n型とp型であるため、この接触部分で電流経路が途絶え、ソース半導体領域10とドレイン半導体領域11の間に電流が流れない。このように、電流が流れる部分と流れない部分を半導体装置1Aの奥行き方向図4におけるY方向に交互に形成することにより、半導体装置1Aの単位面積当たりの電流量を低減することができる。単位面積当たりの電流量を低減することにより、ドレイン半導体領域11において電流集中が生じるのを防止することができ、半導体装置1Aのオン耐圧の低下を防止することができる。また、背景技術の欄で説明したように、従来の半導体装置においては、表面部半導体層とソース半導体領域を同電位にするために、表面部半導体層にコンタクト半導体領域を形成する必要があったが、本実施形態ではコンタクト半導体領域が不要となり、半導体装置1をコンパクト化することができる。より詳細には、凸部61でp型ウェル半導体領域6と表面部半導体層7が接しているので、ソース半導体領域10と表面部半導体層7が実質的に同電位となり、コンタクト半導体領域が不要となる。第3実施形態本発明の第3実施形態について、図面を参照しつつ説明する。図7は、本発明の第3実施形態に係る半導体装置の要部を示す平面図である。図8は、図7に示される半導体装置のA-A線断面図である。図9は、図7に示される半導体装置のB-B線断面図である。なお、図7においては、各電極およびフィールド酸化膜の図示を省略している。第3実施形態において、第1実施形態と同様の構成については、同一の参照符号を付してその説明を省略する。第3の実施形態では、特許請求の範囲における第1導電型をn型、第2導電型をp型とした場合を例にとって説明する。上記第1実施形態は、横型のn型チャネルのLDMOSに関する実施形態であったが、第3実施形態は、横型のn型チャネルのLIGBTに関する実施形態である。第3実施形態に係る半導体装置1Bにおいては、第1実施形態においてn型の不純物を高濃度に含むドレイン半導体領域11として形成されていた領域が、p型の不純物典型的にはボロンを高濃度に含むコレクタ半導体領域110に置き換えられる。コレクタ半導体領域110は、コレクタ電極図示せずを介してコレクタ端子Cに電気的に接続される。また、第1の実施形態においてソース半導体領域10として機能していた領域はエミッタ半導体領域100として機能する。エミッタ半導体領域100は、エミッタ電極図示せずを介してエミッタ端子Eに電気的に接続される。第3実施形態においても、第1実施形態と同様の凹凸構造が採用される。すなわち、表面部半導体層7の一部とp型ウェル半導体領域6の一部とが、p型半導体により接続されている。図7~9に示す例においては、平面視で図7参照、表面部半導体層7の一部が、ゲート絶縁膜14に沿ってp型ウェル半導体領域6に向けて延伸されている。より具体的には、図7に示されるように、平面視で、表面部半導体層7のp型ウェル半導体領域6側端部が凹凸を繰り返すような形に形成されている。図7,9に示されるように、凸部延伸部71の先端は、p型ウェル半導体領域6に接している。図7,8に示されるように、凹部72は、p型ウェル半導体領域6から離間している。このような凹凸部を有する構成においては、半導体装置1Bをオン状態とするべくゲート電極15に所定のゲート電圧を印加したとき、エミッタ半導体領域100とコレクタ半導体領域110の間で凸部71を経由してはキャリアが流れないが図7,9参照、凹部72を経由してはキャリアが流れる図7,8参照。図7における太線矢印および図8における破線矢印は、キャリアの流れを示している。図9における×印は、キャリアが流れないことを示している。より詳細には、ゲート電極15に所定のゲート電圧を印加したとき、ゲート絶縁膜14直下にnチャネル領域6aゲート絶縁膜14直下で導電型がp型からn型に反転した領域が形成される。図7,8に示されるように、凹部72はp型ウェル半導体領域6に接していないので、同じ導電型n型であるnチャネル領域6aとドリフト領域9の一方側領域92に電流経路が形成され、この電流経路を経てエミッタ半導体領域100とコレクタ半導体領域110の間に電流が流れる。つまり、エミッタ半導体領域100に存在するキャリアは、チャネル領域6a、ドリフト領域9一方側領域92、中間領域91、他方側領域93、n型ウェル半導体領域5、およびコレクタ半導体領域110を通る。一方、図7,9に示されるように、凸部71はp型ウェル半導体領域6に接触しており、チャネル領域6aと表面部半導体層7の導電型が反対n型とp型であるため、この接触部分で電流経路が途絶え、エミッタ半導体領域100とコレクタ半導体領域110の間に電流が流れない。このように、電流が流れる部分と流れない部分を半導体装置1Bの奥行き方向図7におけるY方向に交互に形成することにより、半導体装置1Bの単位面積当たりの電流量を低減することができる。単位面積当たりの電流量を低減することにより、コレクタ半導体領域110において電流集中が生じるのを防止することができ、半導体装置1Bのオン耐圧の低下を防止することができる。また、背景技術の欄で説明したように、従来の半導体装置においては、表面部半導体層とソース半導体領域を同電位にするために、表面部半導体層にコンタクト半導体領域を形成する必要があったが、本実施形態ではコンタクト半導体領域が不要となり、半導体装置1Bをコンパクト化することができる。より詳細には、凸部71でp型ウェル半導体領域6と表面部半導体層7が接しているので、ソース半導体領域10と表面部半導体層7が実質的に同電位となり、コンタクト半導体領域が不要となる。なお、上記した凹凸構造を採用することにより、半導体装置1Bの奥行き方向の長さが大きくなるが、半導体装置1Bをリング状等に構成することで、半導体装置1Bの奥行き方向の長さの増大が半導体装置1Bの大きさに与える影響は少なくなるほとんど影響しない。第4実施形態本発明の第4実施形態について、図面を参照しつつ説明する。図10は、本発明の第4実施形態に係る半導体装置の要部を示す平面図である。図11は、図10に示される半導体装置のA-A線断面図である。図12は、図10に示される半導体装置のB-B線断面図である。なお、図10においては、各電極およびフィールド酸化膜の図示を省略している。第4実施形態において、第1実施形態と同様の構成については、同一の参照符号を付してその説明を省略する。第4の実施形態では、特許請求の範囲における第1導電型をn型、第2導電型をp型とした場合を例にとって説明する。第4実施形態に係る半導体装置1Cにおいては、第1実施形態における表面部半導体層7および裏面部半導体層8が存在しない。そこで、第3実施形態においては、以下の構成を採用している。なお、第4実施形態では、表面部半導体層7および裏面部半導体層8が存在しないので、ドリフト領域9は第1実施形態のように中間領域、一方側領域、他方側領域に分かれていない。ドリフト領域9はその一方端がpウェル半導体領域6に接し、他方端がn型ウェル半導体領域5に接している。p型ウェル半導体領域6の一部は、ゲート絶縁膜14に沿ってn型のドリフト領域9内に延伸されている。具体的には、p型ウェル半導体領域6の一部が、ゲート絶縁膜14の長さよりもキャリア移動方向に長く換言すれば、少なくともゲート絶縁膜14とフィールド酸化膜16の境界部の直下を越える位置までドリフト領域9内に延伸されている。より具体的には、図10に示されるように、平面視で、p型ウェル半導体領域6のn型ウェル半導体領域5側が凹凸を繰り返すような形に形成されている。図10,12に示される例では、凸部延伸部61の先端は、n型ウェル半導体領域5に接している。図10,11に示されるように、凹部62は、n型ウェル半導体領域5から離間しており、ゲート絶縁膜14とフィールド酸化膜16の境界部の直下まで達していない。このような凹凸部を有する構成においては、半導体装置1Cをオン状態とするべくゲート電極15に所定のゲート電圧を印加したとき、ソース半導体領域10とドレイン半導体領域11の間で凸部61を経由してはキャリアが流れないが図10,12参照、凹部62を経由してはキャリアが流れる図10,11参照。図10における太線矢印および図11における破線矢印は、キャリアの流れを示している。図12における×印は、キャリアが流れないことを示している。より詳細には、ゲート電極15に所定のゲート電圧を印加したとき、ゲート絶縁膜14直下にnチャネル領域6aゲート絶縁膜14直下で導電型がp型からn型に反転した領域が形成される。図10,11に示されるように、凹部62はゲート絶縁膜14の長さよりもキャリア移動方向に短い換言すれば、ゲート絶縁膜14を越える位置まで達していないので、同じ導電型n型であるnチャネル領域6aとドリフト領域9に電流経路が形成され、この電流経路を経てソース半導体領域10とドレイン半導体領域11の間に電流が流れる。つまり、ソース半導体領域10に存在するキャリアは、チャネル領域6a、ドリフト領域9、n型ウェル半導体領域5、およびドレイン半導体領域11を通る。一方、図10,12に示されるように、凸部61はゲート絶縁膜14の長さよりもキャリア移動方向に長く換言すれば、ゲート絶縁膜14を越える位置まで図12においてはn型ウェル半導体領域5に達する位置まで延伸されているので、凸部61内においてゲート絶縁膜14とフィールド酸化膜16の境界部の直下付近で電流経路が途絶え、ソース半導体領域10とドレイン半導体領域11の間に電流が流れない。このように、電流が流れる部分と流れない部分を半導体装置1Cの奥行き方向図10におけるY方向に交互に形成することにより、半導体装置1Cの単位面積当たりの電流量を低減することができる。単位面積当たりの電流量を低減することにより、ドレイン半導体領域11において電流集中が生じるのを防止することができ、半導体装置1Cのオン耐圧の低下を防止することができる。また、背景技術の欄で説明したように、従来の半導体装置においては、表面部半導体層とソース半導体領域を同電位にするために、表面部半導体層にコンタクト半導体領域を形成する必要があったが、本実施形態では表面部半導体層が存在しないのでコンタクト半導体領域が不要となり、半導体装置1Cをコンパクト化することができる。なお、上記した第4の実施形態は、n型とp型を逆転させた構成としてもよい。第5実施形態本発明の第5実施形態について、図面を参照しつつ説明する。図13は、本発明の第5実施形態に係る半導体装置の要部を示す平面図である。図14は、図13に示される半導体装置のA-A線断面図である。図15は、図13に示される半導体装置のB-B線断面図である。なお、図13においては、各電極およびフィールド酸化膜の図示を省略している。第5実施形態において、第4実施形態と同様の構成については、同一の参照符号を付してその説明を省略する。第5の実施形態では、特許請求の範囲における第1導電型をn型、第2導電型をp型とした場合を例にとって説明する。上記第4実施形態は、横型のn型チャネルのLDMOSに関する実施形態であったが、第5実施形態は、横型のn型チャネルのLIGBTに関する実施形態である。第5実施形態に係る半導体装置1Dにおいては、第4実施形態においてn型の不純物を高濃度に含むドレイン半導体領域11として形成されていた領域が、p型の不純物典型的にはボロンを高濃度に含むコレクタ半導体領域110に置き換えられる。コレクタ半導体領域110は、コレクタ電極図示せずを介してコレクタ端子Cに電気的に接続される。また、第5実施形態では、第4の実施形態においてソース半導体領域10として機能していた領域はエミッタ半導体領域100として機能する。エミッタ半導体領域100は、エミッタ電極図示せずを介してエミッタ端子Eに電気的に接続される。第5実施形態においても、第4実施形態と同様の凹凸構造が採用される。より具体的には、図13に示されるように、平面視で、p型ウェル半導体領域6のn型ウェル半導体領域5側が凹凸を繰り返すような形に形成されている。図13,15に示される例では、凸部延伸部61の先端は、n型ウェル半導体領域5に接続されている。図13,14に示されるように、凹部62は、n型ウェル半導体領域5から離間しており、ゲート絶縁膜14とフィールド酸化膜16の境界部の直下まで達していない。よって、第4実施形態と同様、電流が流れる部分と流れない部分を半導体装置1Dの奥行き方向図13におけるY方向に交互に形成される。これにより、半導体装置1Dの単位面積当たりの電流量を低減することができる。単位面積当たりの電流量を低減することにより、ドレイン半導体領域11において電流集中が生じるのを防止することができ、半導体装置1Dのオン耐圧の低下を防止することができる。また、本実施形態ではコンタクト半導体領域が不要となり、半導体装置1Dをコンパクト化することができる。第6実施形態本発明の第6実施形態について、図面を参照しつつ説明する。図16は、本発明の第6実施形態に係る半導体装置の要部を示す平面図である。図17は、図16に示される半導体装置のA-A線断面図である。図18は、図16に示される半導体装置のB-B線断面図である。なお、図16においては、各電極およびフィールド酸化膜の図示を省略している。第6実施形態において、第1実施形態と同様の構成については、同一の参照符号を付してその説明を省略する。第6の実施形態では、特許請求の範囲における第1導電型をn型、第2導電型をp型とした場合を例にとって説明する。第6実施形態に係る半導体装置1Eでは、表面部半導体層7と裏面部半導体層8の間に、ボトム半導体層17を形成している点が、第1実施形態と異なっている。詳細には、図17,18に示されるように、半導体活性層4には、第1実施形態におけるドリフト領域9の中間領域91に代えて、ボトム半導体層17が形成されている。ボトム半導体層17のn型ウェル半導体領域5側は、n型ウェル半導体領域5に接している。ボトム半導体層17は、n型の不純物典型的にはリンを含んでいる。その不純物の濃度は、第1実施形態におけるドリフト領域9の中間領域91の不純物濃度よりも高くなっている。この構成によれば、半導体装置1Eのオン抵抗を低減することができる。第7実施形態本発明の第7実施形態について、図面を参照しつつ説明する。図19は、本発明の第7実施形態に係る半導体装置の要部を示す平面図である。図20は、図19に示される半導体装置のA-A線断面図である。図21は、図19に示される半導体装置のB-B線断面図である。なお、図19においては、各電極およびフィールド酸化膜の図示を省略している。第7実施形態において、第1実施形態と同様の構成については、同一の参照符号を付してその説明を省略する。第7の実施形態では、特許請求の範囲における第1導電型をn型、第2導電型をp型とした場合を例にとって説明する。上記第1実施形態は横型のn型チャネルのLDMOSに関する実施形態であったが、第7実施形態はp型チャネルのLDMOSに関する実施形態である。まず、第7実施形態に係る半導体装置1Fの概要について説明する。半導体装置1Fは、第2導電型p型の不純物を高濃度に含む単結晶シリコンの半導体基板2と、その半導体基板2上に形成されている酸化シリコンSiO2の埋込み酸化膜3と、その埋込み酸化膜3上に形成されている単結晶シリコンの活性層4Aとを備えている。活性層4は、第2導電型p型ソース半導体領域10Aを取り囲む第1導電型n型ウェル半導体領域6Aと、第2導電型p型ドレイン半導体領域11Aを取り囲む第2導電型p型ウェル半導体領域5Aが、第1導電型n型ドリフト領域9Aを両側から挟むように配置されて構成されている。活性層4A表面の一部領域には、第1導電型ウェル半導体領域6Aの表面および第1導電型ドリフト領域9Aの表面に接するゲート絶縁膜14を介してゲート電極15が形成されている。活性層4Aの表面部には、ゲート絶縁膜14と接する第2導電型p型の表面部半導体層7Aが形成されている。表面部半導体層7Aは、特許請求の範囲における表面部第2導電型層に相当する。表面部半導体層7の一部と第2導電型p型ウェル半導体領域5Aの一部とが相互に接続されている。以下、半導体装置1Fについて、より詳しく説明する。半導体基板2は、上記のようにp型の不純物を高濃度に含むものであってもよいし、n型の不純物典型的にはリンを高濃度に含むものであってもよい。半導体基板2は、実質的に導電体と評価することができる。半導体基板2は、反り等のウエハの機械的強度を保つために抵抗率は1~100mΩcm程度の低抵抗とすることが好ましい。埋込み酸化膜3の厚さは、例えば、3~5μmに構成されている。活性層4Aは、p型ウェル半導体領域5A、n型ウェル半導体領域6A、表面部半導体層7A、裏面部半導体層8A、ドリフト領域9A及びソース半導体領域10Aを有している。活性層4Aの厚みは、例えば、2.0~2.5μm程度とされている。2.0μm以上とすれば、ESD耐量が低下しにくい。本実施形態においては、例えば、本件出願人が先に出願した公知のリサーフ構造を用いることができる特開2007-173422号公報参照。p型ウェル半導体領域5Aは、活性層4Aの一部に形成されており、p型の不純物典型的にはボロンを含んでいる。p型ウェル半導体領域5Aの不純物濃度は、概ね5×1016~5×1017cm-3に調整されている。p型ウェル半導体領域5Aは、その表面部にp型の不純物典型的にはボロンを高濃度に含むドレイン半導体領域11Aを備えている。ドレイン半導体領域11Aは、p型ウェル半導体領域5Aの一部と評価することができる。ドレイン半導体領域11Aの不純物濃度は、概ね1×1019~1×1022cm-3に調整されている。p型ウェル半導体領域5Aは、ドレイン半導体領域11A、ドレイン電極図示せずを介してドレイン端子Dに電気的に接続されている。p型ウェル半導体領域5Aは、活性層4Aの表面から裏面にまで達している。半導体装置1Fは、p型ウェル半導体領域5Aの一部と裏面部半導体層8Aの一部が重複する重複領域を備えている。n型ウェル半導体領域6Aは、活性層4Aの一部に形成されており、ドリフト領域9Aによってp型ウェル半導体領域5Aから隔てられている。n型ウェル半導体領域6Aは、n型の不純物典型的にはリンを含んでいる。n型ウェル半導体領域6Aの不純物濃度は、概ね5×1016~5×1017cm-3に調整されている。n型ウェル半導体領域6Aは、その表面部にn型の不純物典型的にはリンを高濃度に含むウェル用コンタクト半導体領域13Aを備えている。ウェル用コンタクト半導体領域13Aの不純物濃度は、概ね1×1019~1×1022cm-3に調整されている。ウェル用コンタクト半導体領域13Aは、n型ウェル半導体領域6Aの一部と評価することができる。n型ウェル半導体領域6Aは、ウェル用コンタクト半導体領域13A、ソース電極図示せずを介してソース端子Sに電気的に接続されている。n型ウェル半導体領域6Aは、活性層4Aの表面から裏面にまで達している。n型ウェル半導体領域6Aは、埋込み酸化膜3に接している。ソース半導体領域10Aは、n型ウェル半導体領域6Aの表面部に形成されており、n型ウェル半導体領域6によってドリフト領域9Aから隔てられている。ソース半導体領域10Aは、p型の不純物典型的にはボロンを高濃度に含んでいる。ソース半導体領域10Aは、ソース電極図示せずを介してソース端子Sに電気的に接続されている。表面部半導体層7Aは、活性層4Aの表面部の一部に形成されており、p型ウェル半導体領域5Aとn型ウェル半導体領域6Aの間に位置している。表面部半導体層7Aは、p型の不純物典型的にはボロンを含んでいる。表面部半導体層7Aの不純物濃度を厚み方向に積分した値は、概ね1×1012~5×1012cm-2に調整されている。表面部半導体層7の一端部は、n型ウェル半導体領域6Aに接している。裏面部半導体層8Aは、活性層4Aの裏面部の一部に形成されており、p型ウェル半導体領域5Aとn型ウェル半導体領域6Aの間に位置しているとともにドリフト領域9Aによって表面部半導体層7Aから隔てられている。裏面部半導体層8Aは、n型ウェル半導体領域6Aに接しており、n型ウェル半導体領域5Aから離間している。裏面部半導体層8Aは、n型の不純物典型的にはリンを含んでいる。裏面部半導体層8Aの不純物濃度は、埋込み酸化膜3との接合面から表面側に向けて薄くなっている。裏面部半導体層8Aの厚みは、概ね0.5μm以下に調整されている。裏面部半導体層8Aは、7つの部分領域を備えている。各部分領域の不純物濃度はそれぞれ異なっている。各部分領域の不純物濃度は、n型ウェル半導体領域6Aからp型ウェル半導体領域5Aに向けて薄くなっている。各部分領域の不純物濃度はいずれも、表面部半導体層7Aと裏面部半導体層8Aの間に位置するドリフト領域9Aの不純物濃度よりも濃く形成されている。各部分領域の不純物濃度は、p型ウェル半導体領域5A側からn型ウェル半導体領域6A側に向けて、整数倍で高濃度化されている。最も高濃度になる部分領域は、不純物濃度を厚み方向に積分した値が、概ね1×1012~5×1012cm-2に調整されている。ドリフト領域9Aは、キャリアが流れる領域である。ドリフト領域9Aは、活性層4Aにおいて表面部半導体層7Aと裏面部半導体層8Aの間に位置する主領域91Aと、主領域91Aと一体とされ、表面部半導体層7Aよりもp型ウェル半導体領域5A側に位置する一方側領域92Aとを有している。主領域91Aはn型ウェル半導体領域6Aに接しており、一方側領域92Aはp型ウェル半導体領域5Aに接している。ドリフト領域9Aは、n型の不純物典型的にはリンを低濃度に含んでいる。ドリフト領域9Aの不純物濃度は、表面部半導体層7Aと裏面部半導体層8Aの間において、裏面部半導体層8Aの不純物濃度よりも薄く形成されている。また、ドリフト領域9Aの不純物濃度は、裏面側から表面側に向けて薄くなっている。ドリフト領域9Aの不純物濃度のピークは、埋込み酸化膜3との接合界面の近傍に位置している。ドリフト領域9Aの不純物濃度を厚み方向に積分した値は、概ね1×1012~5×1012cm-2に調整されている。したがって、ドリフト領域9Aの電荷量と表面部半導体層7Aの電荷量は、略一致している。半導体装置1Fは、ゲート絶縁膜14及びゲート電極15を備えている。ゲート電極15は、ソース半導体領域10Aとドリフト領域9Aを隔てているn型ウェル半導体領域6Aにゲート絶縁膜14を介して対向している。ゲート電極15は、ゲート端子Sに電気的に接続されている。半導体装置1Fはさらに、フィールド酸化膜16を備えている。フィールド酸化膜16は、活性層4Aの表面のうちn型ウェル半導体領域6Aとp型ウェル半導体領域5Aの間に形成されている。フィールド酸化膜16のn型ウェル半導体領域5A側の表面の一部には、プレーナー電極18が形成されている。プレーナー電極18は、ドレイン電極Dに電気的に接続されている。上記したように、表面部半導体層7の一部とp型ウェル半導体領域5Aの一部とが、p型半導体により接続されている。図19~21に示す例においては、平面視で図19参照、表面部半導体層7Aの一部が、ゲート絶縁膜14に沿ってp型ウェル半導体領域5Aに向けて延伸されている。より具体的には、図19に示されるように、平面視で、表面部半導体層7Aのp型ウェル半導体領域5A側が凹凸を繰り返すような形に形成されている。図19,21に示されるように、凸部延伸部71Aの先端は、p型ウェル半導体領域5Aに接している。図19,20に示されるように、凹部72Aは、p型ウェル半導体領域5Aから離間している。このような凹凸部を有する構成においては、半導体装置1Fをオン状態とするべくゲート電極15に所定のゲート電圧を印加したとき、ソース半導体領域10Aとドレイン半導体領域11Aの間で凸部71Aを経由してはキャリアが流れるが図19,21参照、凹部72Aを経由してはキャリアが流れない図19,20参照。図19における太線矢印および図21における破線矢印は、キャリアの流れを示している。図20における×印は、キャリアが流れないことを示している。より詳細には、ゲート電極15に所定のゲート電圧を印加したとき、ゲート絶縁膜14直下にpチャネル領域60aゲート絶縁膜14直下で導電型がn型からp型に反転した領域が形成される。図19,21に示されるように、凸部71Aはp型ウェル半導体領域5Aに接触しているので、同じ導電型p型であるpチャネル領域60aと表面部半導体層7Aに電流経路が形成され、この電流経路を経てソース半導体領域10Aとドレイン半導体領域11Aの間に電流が流れる。つまり、ソース半導体領域10Aに存在するキャリアは、チャネル領域60a、表面部半導体層7A、p型ウェル半導体領域5A、およびドレイン半導体領域11Aを通る。一方、図19,20に示されるように、凹部72Aはp型ウェル半導体領域5Aに接触しておらず、一方側領域92Aと接触している。表面部半導体層7Aと一方側領域92Aの導電型が反対p型とn型であるため、表面部半導体層7Aと一方側領域92Aの接触部分で電流経路が途絶え、ソース半導体領域10Aとドレイン半導体領域11Aの間に電流が流れない。このように、電流が流れる部分と流れない部分を半導体装置1Fの奥行き方向図19におけるY方向に交互に形成することにより、半導体装置1Fの単位面積当たりの電流量を低減することができる。単位面積当たりの電流量を低減することにより、ドレイン半導体領域11Aにおいて電流集中が生じるのを防止することができ、半導体装置1Fのオン耐圧の低下を防止することができる。また、本実施形態ではコンタクト半導体領域が不要となり、半導体装置1Fをコンパクト化することができる。より詳細には、凸部71Aでp型ウェル半導体領域5Aと表面部半導体層7Aが接触するので、ドレイン半導体領域11Aと表面部半導体層7Aが実質的に同電位となり、表面部半導体層7Aとドレイン半導体領域11Aを同電位にするためコンタクト半導体領域が不要となる。第8実施形態本発明の第8実施形態について、図面を参照しつつ説明する。図22は、本発明の第8実施形態に係る半導体装置の要部を示す平面図である。図23は、図22に示される半導体装置のA-A線断面図である。図24は、図22に示される半導体装置のB-B線断面図である。なお、図22においては、各電極およびフィールド酸化膜の図示を省略している。第8実施形態において、第7実施形態と同様の構成については、同一の参照符号を付してその説明を省略する。第8の実施形態では、特許請求の範囲における第1導電型をn型、第2導電型をp型とした場合を例にとって説明する。第8実施形態に係る半導体装置1Gでは、表面部半導体層7Aと裏面部半導体層8Aの間に、ボトム半導体層17を形成している点が、第7実施形態と異なっている。詳細には、図23,24に示されるように、活性層4Aには、第7実施形態におけるドリフト領域9Aの主領域91Aに代えて、ボトム半導体層17が形成されている。ボトム半導体層17のn型ウェル半導体領域6A側は、n型ウェル半導体領域6Aに接している。ボトム半導体層17は、n型の不純物典型的にはリンを含んでいる。その不純物の濃度は、第7実施形態におけるドリフト領域9Aの主領域91Aの不純物濃度よりも高くなっている。この構成によれば、ボトム半導体層17を入れることにより耐圧を低下させることなく表面部半導体層7Aの濃度を高くすることができ、半導体装置1Gのオン抵抗を低減することができる。"