"DRAM型メモリを用いたメモリシステムであって、DRAM型メモリと、そのライトデータおよびリードデータをそれぞれ入出力するインタフェース回路と、をそれぞれ含む複数のメモリ手段と、前記複数のメモリ手段に対してライトデータを与え、前記複数のメモリ手段からリードデータを取り出すデータ入出力手段と、前記複数のメモリ手段の各々を同一の固定サイクル長で動作させ、前記ライトデータの書き込みおよび前記リードデータの読み出しがそれぞれ連続実行されるように、前記複数のメモリ手段の間で前記固定サイクル長の開始タイミングを設定するメモリ管理制御手段と、を有することを特徴とするDRAM型メモリシステム。前記メモリ管理制御手段は、前記複数のメモリ手段の各々をバンク活性化コマンドACT、ライトコマンドW、リードコマンドRおよびリフレッシュコマンドREFの順で動作させ、前記固定サイクル長の開始タイミングが相前後する第1メモリ手段と第2メモリ手段に対して、前記第1メモリ手段のライトコマンドの終了に続いて前記第2メモリ手段のライトコマンドを開始するように、前記固定サイクル長の開始タイミングを設定する、ことを特徴とする請求項1に記載のDRAM型メモリシステム。前記データ入出力手段は、前記ライトデータを分岐して前記複数のメモリ手段の各々へ出力する分岐手段と、前記複数のメモリ手段からのリードデータから1つのリードデータを選択する選択手段と、を有することを特徴とする請求項1または2に記載のDRAM型メモリシステム。DRAM型メモリを用いたメモリシステムにおけるメモリ管理制御方法であって、前記メモリシステムがDRAM型メモリと、そのライトデータおよびリードデータをそれぞれ入出力するインタフェース回路と、をそれぞれ含む複数のメモリ手段を有し、前記複数のメモリ手段の各々を同一の固定サイクル長で動作させ、前記ライトデータの書き込みおよび前記リードデータの読み出しがそれぞれ連続実行されるように、前記複数のメモリ手段の間で前記固定サイクル長の開始タイミングを設定することを特徴とするメモリ管理制御方法。前記複数のメモリ手段の各々をバンク活性化コマンドACT、ライトコマンドW、リードコマンドRおよびリフレッシュコマンドREFの順で動作させ、前記固定サイクル長の開始タイミングが相前後する第1メモリ手段と第2メモリ手段に対して、前記第1メモリ手段のライトコマンドの終了に続いて前記第2メモリ手段のライトコマンドを開始するように、前記固定サイクル長の開始タイミングを設定する、ことを特徴とする請求項4に記載のメモリ管理制御方法。分岐手段が前記ライトデータを分岐して前記複数のメモリ手段の各々へ出力し、選択手段が前記複数のメモリ手段からのリードデータから1つのリードデータを選択することを特徴とする請求項4または5に記載のメモリ管理制御方法。DRAM型メモリを用いたメモリシステムにおけるプログラム制御プロセッサをメモリ管理制御装置として機能させるプログラムであって、前記メモリシステムがDRAM型メモリと、そのライトデータおよびリードデータをそれぞれ入出力するインタフェース回路と、をそれぞれ含む複数のメモリ手段を有し、前記複数のメモリ手段の各々を同一の固定サイクル長で動作させ、前記ライトデータの書き込みおよび前記リードデータの読み出しがそれぞれ連続実行されるように、前記複数のメモリ手段の間で前記固定サイクル長の開始タイミングを設定する、ように前記プログラム制御プロセッサを機能させることを特徴とするプログラム。前記複数のメモリ手段の各々をバンク活性化コマンドACT、ライトコマンドW、リードコマンドRおよびリフレッシュコマンドREFの順で動作させ、前記固定サイクル長の開始タイミングが相前後する第1メモリ手段と第2メモリ手段に対して、前記第1メモリ手段のライトコマンドの終了に続いて前記第2メモリ手段のライトコマンドを開始するように、前記固定サイクル長の開始タイミングを設定する、ように前記プログラム制御プロセッサを機能させることを特徴とする請求項7に記載のプログラム。分岐手段が前記ライトデータを分岐して前記複数のメモリ手段の各々へ出力し、選択手段が前記複数のメモリ手段からのリードデータから1つのリードデータを選択するように前記プログラム制御プロセッサを機能させることを特徴とする請求項7または8に記載のプログラム。しかしながら、特許文献1、2に開示されたメモリ制御方法は、上述したDRAM型メモリにおける待ち時間、すなわちリード動作とライト動作との間の動作遷移時やリフレッシュ時間中に、DRAM型メモリのデータバスDQ上に何も動作していないアイドル時間が発生することをそもそも考慮していないために、データの連続読み出しおよび書き込みをより効率的に実行することができない。そこで、本発明の目的は、DRAM型メモリを用いてデータの効率的な連続読み出しおよび書き込みを実現し、FIFO形式でのデータの取り扱いを可能にするDRAM型メモリシステムおよびメモリ管理制御方法を提供することにある。本発明によるDRAM型メモリシステムは、DRAM型メモリと、そのライトデータおよびリードデータをそれぞれ入出力するインタフェース回路と、をそれぞれ含む複数のメモリ手段と、前記複数のメモリ手段に対してライトデータを与え、前記複数のメモリ手段からリードデータを取り出すデータ入出力手段と、前記複数のメモリ手段の各々を同一の固定サイクル長で動作させ、前記ライトデータの書き込みおよび前記リードデータの読み出しがそれぞれ連続実行されるように、前記複数のメモリ手段の間で前記固定サイクル長の開始タイミングを設定するメモリ管理制御手段と、を有することを特徴とする。本発明によるDRAM型メモリシステムにおけるメモリ管理制御方法は、前記メモリシステムがDRAM型メモリと、そのライトデータおよびリードデータをそれぞれ入出力するインタフェース回路と、をそれぞれ含む複数のメモリ手段を有し、前記複数のメモリ手段の各々を同一の固定サイクル長で動作させ、前記ライトデータの書き込みおよび前記リードデータの読み出しがそれぞれ連続実行されるように、前記複数のメモリ手段の間で前記固定サイクル長の開始タイミングを設定することを特徴とする。本発明によれば、DRAM型メモリを用いてデータの効率的な連続読み出しおよび書き込みを実現できFIFO形式でのデータの取り扱いが可能となる。本発明によるDRAM型メモリシステムは、並列接続されたDRAM型メモリをメモリ管理制御回路により一元管理し、各DRAM型メモリを固定サイクルで動作させることによりFIFO型メモリのように連続したライト動作およびリード動作を実現することができる。以下、DRAM型メモリとしてDDR2SDRAMを用いたメモリシステムを例示し、本発明の一実施形態について詳細に説明する。1.構成図1に示すように、本発明の一実施形態によるDRAM型メモリシステムは、複数個のメモリ部01~04と、各メモリ部の管理制御を行うメモリ管理制御回路6と、データ入出力バス8からの32bitデータをメモリ部01~04のライトデータに分岐するバスと、メモリ部01~04からの32bitリードデータを多重してデータ入出力バスへ出力する選択回路5と、これらの回路を動作させるクロック7と、を有する。メモリ部01~04は同一の回路構成を有するので同一の参照番号を付している。以下、メモリ部内の構成を説明する。メモリ部内のメモリインタフェース回路1は、データ入出力バス8とDRAM型メモリ4との間のデータのフォーマット変換32bitデータフォーマットと16bitデータフォーマットとの相互変換を行い、データ入出力バス8のライトデータをメモリインタフェース回路1のWRに入力し、DRAM型メモリ4からのリードデータをメモリインタフェース回路1のRDからデータ入出力バス8へ出力し、DQにてDRAM型メモリ4との双方向16ビットバスを接続する。さらに、メモリインタフェース回路1は、メモリ管理制御回路6からの制御により、16bitデータバスDQでのライトデータとリードデータとの切替を行う。メモリ部内のコマンド制御2は、メモリ管理制御回路6からライト動作、リード動作およびリフレッシュ動作の制御に従い、DRAM型メモリ4に対するアクティブコマンドACT、ライトコマンドW、リードコマンドRおよびリフレッシュコマンドREFを発行する。メモリ部内のアドレス制御3は、メモリ管理制御回路6からアドレス管理に従い、DRAM型メモリ4のアドレス制御を行う。DRAM型メモリ4は汎用的なDDR2SDRAMデバイスであり、メモリインタフェース回路1、コマンド制御2およびアドレス制御3により制御され、ライト動作、リード動作およびリフレッシュ動作を実施する。ここで、DRAM型メモリ4は4バンクを持つものとする。また、DRAM型メモリ4の使用条件は、4バーストを20回実行し合計4バーストx20回実行=80回DRAM型メモリ4のクロックサイクル数的には40サイクル時間のリード動作またはライト動作を実施するものとする。選択回路5は各メモリ部のメモリインタフェース回路1のRDからのリードデータをそれぞれ入力し、そのうちの1本のリードデータをメモリ管理制御回路6の制御に従って選択してデータ入出力バス8へ出力する。メモリ管理制御回路6は、たとえば図2に示すメモリ部01のメモリマップ51に従って当該メモリ部01におけるDRAM型メモリ4のロウアドレスの通りに、バンク0からバンク3に対してカラム521~524に示す優先度1から優先度64毎にライトデータの書き込みまたはリードデータの読み出しを行う。メモリ部02~04についても同様である。また、メモリ管理制御回路6は、図2のメモリ部01~04のメモリマップ53に従って、メモリ部01~04の動作を順次制御する。図2の例によれば、メモリ部01に対するデータは方路1から方路4の何れか、メモリ部02に対するデータは方路5から方路8の何れか、メモリ部03に対するデータは方路9から方路12の何れか、メモリ部04に対するデータは方路13から方路16の何れかにより書き込みあるいは読み出しされるように順番にメモリ部01~04の動作を制御する。このように、メモリ管理制御回路6はメモリ部01~04を一括管理すると共に、メモリ部01~04の各々を同一の固定サイクル長で動作させ、その固定サイクル長の開始位置を時間的に調整することでメモリ部とデータ入出力バス8との間で連続したデータのライトおよびリードを可能としている。さらに、メモリ管理制御回路6は、データ入出力バス8からの連続したライトデータをメモリ部01~04へ分岐させて書込む制御と、各メモリ部からのリードデータを選択回路5を通してデータ入出力バス8上の連続したリードデータとして出力する制御と、を実行する。なお、クロック7は上述した回路の動作のための基準クロックであり、データ入出力バス8は本実施形態を使用するためのインタフェース箇所である。また、メモリ管理制御回路6は、図示しないプログラム制御プロセッサ上で図示しないメモリに格納されたプログラムを実行することにより同じ機能を実現することもできる。2.動作上述したように、メモリ管理制御回路6の制御により、メモリ部01~04の各々は同一の固定サイクル長で動作し、その固定サイクル長の開始位置が時間的に調整されることでメモリ部とデータ入出力バス8との間で連続したデータのライトおよびリードが可能となる。具体的には、データ入出力バス8からメモリ部01~04へ書き込まれるライトデータは常時連続して出力されており、そのデータをメモリ管理制御回路6による制御のもと、固定された書込みサイクルに従ってメモリ部01~04の各DRAM型メモリ4へ順番にデータの書込み処理が実施される。逆に、メモリ部01~04のデータを読み出す場合は、書込み時と同様にメモリ管理制御回路6による制御のもと、固定された読み込みサイクルに従ってメモリ部01~04の中の各DRAM型メモリ4から順番にデータの読み込みが実施され、データ入出力バス8上に連続したリードデータとして出力される。こうしてデータ入出力バス8上に連続したライトデータ及び連続したリードデータとしてFIFO型のメモリのような常時データ書込みおよび読み込みが実施される。以下、図3~図5を参照しながら本実施形態によるメモリ管理制御の具体例を詳細に説明する。以下、DRAM型メモリ4として使用される汎用的なDDR2SDRAMデバイスのデバイス仕様として、DDR2SDRAMのキャスレイテンシCL=5、アクティブリードオアライトコマンドディレイtRCD=5,ラスプリチャージタイムtRP=5、リードレイテンシRL=5CL=5,アディティブレイテンシAL=0とし、図3のタイムチャートは667MHz動作のメモリをバスクロック333MHz動作にて使用した場合のメモリ管理制御回路6による動作例を示している。なお、図3におけるサイクル数はメモリ部01のDRAM型メモリ4の動作クロック数を示している。また、メモリ部01~04のそれぞれのDQは各メモリ部内のDRAM型メモリ4の16bitデータバスを示し、ライトデータはデータ入出力バス8からメモリ部への連続した書き込みデータを、リードデータはメモリ部01~04のリードデータを選択回路5において多重した状態を、それぞれ示している。メモリ部01のDQに着目すると、書込み動作ライトデータ1、読み込み動作リードデータ1、リフレッシュ動作リフレッシュ、コマンドなしNOP以外は、データバス上にデータの存在しない空白の区間アイドル状態である。また、メモリ部01を固定のサイクルで動作させるため、DRAM型メモリ4の一動作サイクルは次のように定義されている:書込みまでのtRCDライトレイテンシWL時間として9サイクル9c;書込み時間と読み込み時間として40サイクル40c;書込みから読み込み動作に移行するまでの時間としてライトリカバリタイムtWRtRPtRCDRL時間として20サイクル20c;リフレッシュ時間として43サイクル43c;NOP時間としてリフレッシュ動作時は8サイクル8cまたはリフレッシュ動作なしの時は51サイクル、以上合計160サイクル160cである。メモリ部02~04の各々も上述したメモリ部01と同様の固定サイクル長で動作させる。メモリ管理制御部6は、メモリ部01~04の各々を固定サイクルで動作させることにより、DRAM型メモリ4のアイドル区間が既知であるから、各メモリ部のアイドル区間による影響でデータ入出力バス8上のライトデータの取りこぼしとリードデータの無効区間が発生しないように、メモリ部01~04の動作開始タイミングを調整する。具体的には動作開始タイミングを40cの固定した時間差を設けることで実現している。図3では、メモリ部01のライト動作から回路の動作を開始させ、40c目のライトデータ1の書込み完了のタイミングでメモリ部02へのライトデータ2の書込みが開始可能になるように、メモリ部02のライト動作をメモリ部01から40c遅らせて開始させる。メモリ部03、メモリ部04についても同様に、メモリ部02から40c遅らせてメモリ部03を、メモリ部03から40c遅らせてメモリ部04を各々動作開始させる。この結果、メモリ部04のライトデータ4の書込み完了時にはメモリ部01の160cの一回目の固定サイクル動作が完了しており、メモリ部01の2回目のライトデータ1の書込み動作に移行することが可能になり、データ入出力バス8からのデータを連続して書き込み可能とする動作となる。リード動作については、メモリ部01の40cのライト動作完了後、合計20cのアイドル期間経過後に40cのリード動作を開始する。メモリ部02~04の動作についてはライト側の動作と同様に40cのリード開始の時間差を設けることでメモリ部01~04のリードデータが連続してデータ入出力バス8上に出力され、メモリ部04のリード動作完了時にはメモリ部01がリード動作可能な状態となり、結果的に、データ入出力バス8上にはメモリ部からの常時連続したリードデータとして出力される。リフレッシュ動作については、汎用DDR2SDRAMデバイスであれば約7.8us毎にリフレッシュ時間tRFC=最小127.5ns時間のリフレッシュを実施することが必要であり、図3では、メモリ部01のリード動作完了後にtRFC時間を満たすリフレッシュサイクルを実施している。メモリ部01の一動作サイクルである160c中ではリフレッシュ時間として約43cのサイクルを必要とするので、リフレッシュ動作は前記の160cの一連の固定サイクルを1回とした場合に15回に1回のリフレッシュを実行すれば良い計算となり、残り14回についてはリフレッシュコマンドの代わりにNOPとすることで160cの固定サイクルを満たすように調整する。メモリ部02~04については、メモリ部01と同様にリフレッシュサイクルを実行している。メモリ部01がリフレッシュサイクル実行中、あるいは、リフレッシュの変わりにNOPとしているサイクル期間中は、メモリ部02~04がライト動作あるいはリード動作を実行しており、データ入出力バス8上に無効なアイドル期間が発生する事はなく、リフレッシュ期間が連続したデータのリード、ライト動作の阻害要因とはならないことを示している。図4および図5は図1のメモリ部01を固定サイクル長で動作させた場合のタイムチャートを示しており、2つの図に渡って動作が継続していることを示している。図4および図5では、メモリ部01のサイクル数を基準にサイクル数1から書込みのためのバンク活性化コマンドACT21の発行に続けて、6サイクルからライトコマンド22が1サイクルおきにW1からW20まで発行され、10サイクルから49サイクルまでの40サイクル時間中にメモリ部のデータバスDQ上のデータを書き込む。ライトコマンド23はライトオートプリチャージ付で、ライト動作終了時にバンクをアイドル状態に戻すために必要な動作である。50サイクルから59サイクルまでプリチャージ時間の経過を待ち、60サイクルで読込のための活性化コマンドACT25を発行し、65サイクルからリードコマンド26が1サイクルおきにR1からR20まで発行され、70サイクルから図5の109サイクルまでの40サイクル時間中にメモリ部のデータバスDQ上にデータを出力する。図4のライトコマンド28は、リードオートプリチャージ付で、リード動作終了時にバンクをアイドル状態に戻すために必要な動作である。図5の110サイクルから152サイクルまでは、リフレッシュ時間を満足させるためのリフレッシュコマンド31によるリフレッシュ動作を実行する。メモリ部02の動作は、40サイクルから160サイクルの固定長サイクル動作を開始することを示している。以上の図4および図5のタイムチャートが図1に示す本実施形態の構成にて示したメモリ部01の160サイクルの固定サイクルの動作となる。メモリ部02は、メモリ管理制御回路6からの制御によりメモリ部01に対して図4の40サイクル時間後の41サイクルからメモリ部02に対する160サイクルの固定サイクル動作を開始する。図4では、41サイクルからメモリ部02へのライト動作を開始する例と49サイクルからメモリ部01のライト動作完了後メモリ部02のライト動作が開始することを示している。また、図5では、100サイクルからメモリ部02へのリード動作を開始する例と109サイクルからメモリ部01のリード動作完了後メモリ部02のリード動作が開始することと、110サイクルからメモリ部02へのリフレッシュ動作を開始することを示している。メモリ部03については、図5の動作例のメモリ部02の固定サイクル動作開始後の40サイクル後から160サイクルの固定サイクル動作を開始し、メモリ部04についてはメモリ部03の固定サイクル動作開始後の40サイクル後から160サイクルの固定サイクル動作を開始する。その結果、図1のデータ入出力バス8からの連続したライトデータが図5のメモリ部01~04のDQで分散して連続的に書き込みされ、また、リードデータに示す常時連続したデータが図1のデータ入出力バス8上に出力される。3.効果以上説明したように、本実施形態によれば、DRAM型メモリを使用することによりメモリの容量の増加を容易にし、また、データ入出力バス8からデータの流れを見た場合、ライトデータは常時連続して書き込み処理がされることとリードデータとして常時連続してデータが出力されるように動作することで、QDRSRAMのようにFIFO型メモリにアクセスしているような動作を行うことができる。4.他の実施形態本発明は上記の実施形態に限定されるものではなく、例えば、DRAM型メモリ4の容量は使用方法により任意の容量が選択可能であり、メモリ部01~04は、4個に限定されるものでなく、回路を実装するための物理的制約、消費電力による制約、コスト的な制約による使用方法やメモリ管理方法によりm個のメモリ部mは2以上の所望の整数で構成可能である。また、メモリ部内のDRAM型メモリ4はメモリ部内に一つである制約はなく、データ入出力バス8上のデータの処理帯域に合わせて複数を実装することが出来、例えば64bitであればメモリ部内のDRAM型メモリ4として16bitのメモリを2個使用することで対応可能となる。"