"それぞれが複数のメモリセルを有する複数のメモリバンクと、前記複数のメモリバンクの各々に対応して設けられた複数のエラーデータ出力回路であって、それぞれが対応するメモリバンクの中の選択された第1および第2のメモリセル群から読み出したデータに応じて第1および第2のエラーデータを出力する前記複数のエラーデータ出力回路と、それぞれが対応するエラーデータ出力回路からの第1および第2のエラーデータを合成して第1のテストデータとして出力する複数の第1エラーデータ合成回路、前記複数のエラーデータ出力回路からの第1のエラーデータを合成して第2のテストデータとして出力する第2エラーデータ合成回路、および前記複数のエラーデータ出力回路からの第2のエラーデータを合成して第3のテストデータとして出力する第3エラーデータ合成回路を有するテスト制御回路と、を備える半導体装置。前記エラーデータ出力回路の各々は、第1のメモリセル群から読み出された複数のメモリセルデータが互いに一致しているか否かを検出する第1の回路と、前記第2のメモリセル群から読み出された複数のメモリセルデータが互いに一致しているか否かを検出する第2の回路と、を備える請求項1に記載の半導体装置。データ出力端子と、前記複数の第1のテストデータ、前記第2のテストデータ及び第3のテストデータがパラレルに入力されて、前記複数の第1のテストデータ、前記第2のテストデータ及び前記第3のテストデータをシリアルに前記データ出力端子に出力するFIFO回路と、を更に備える請求項1及び請求項2のいずれか一項に記載の半導体装置。前記複数のエラーデータ出力回路及び前記テスト制御回路は、テストモード時に動作するものであって、通常動作モード時には、外部から入力されるアドレス信号に基づいて前記複数のメモリバンクのうちの第1のメモリバンクの第1のメモリセル群が選択され、選択された前記第1のメモリセル群から読み出される複数のメモリセルデータが、前記複数のエラーデータ出力回路及び前記テスト制御回路を介することなく前記FIFO回路にパラレルに入力されて、前記データ出力端子にシリアルに出力される請求項3に記載の半導体装置。前記複数のエラーデータ出力回路及び前記テスト制御回路は、テストモード時に動作するものであって、前記複数のメモリバンクの各々は、前記第1のメモリセル群に共通に接続される第1のワード線と、前記第2のメモリセル群に共通に接続される第2のワード線と、を更に備え、前記テストモード時には前記複数のメモリバンクの各々の前記第1及び第2のワード線が実質同時に活性化される請求項1から請求項3いずれか一項に記載の半導体装置。ここで、特許文献1に記載の半導体装置のように複数のメモリバンクを備える半導体装置において、各メモリバンク内の複数のメモリセル群の不良を検出するテスト動作を行う場合を考える。このテスト動作において、各メモリバンクの複数のメモリセル群に其々対応する複数のテストデータを、そのまま、データ出力端子を介して半導体装置の外部へ出力すると、選択された複数のメモリセル群の数だけテストデータが出力されることになるため、テスト時間が増大するという問題が生じる。本出願人は、このようなテスト動作において、よりテスト時間を短縮できる半導体装置を検討した。本発明は、それぞれが複数のメモリセルを有する複数のメモリバンクと、前記複数のメモリバンクの各々に対応して設けられた複数のエラーデータ出力回路であって、それぞれが対応するメモリバンクの中の選択された第1および第2のメモリセル群から読み出したデータに応じて第1および第2のエラーデータを出力する前記複数のエラーデータ出力回路と、それぞれが対応するエラーデータ出力回路からの第1および第2のエラーデータを合成して第1のテストデータとして出力する複数の第1エラーデータ合成回路、前記複数のエラーデータ出力回路からの第1のエラーデータを合成して第2のテストデータとして出力する第2エラーデータ合成回路、および前記複数のエラーデータ出力回路からの第2のエラーデータを合成して第3のテストデータとして出力する第3エラーデータ合成回路を有するテスト制御回路と、を備える半導体装置である。本発明によれば、複数のメモリバンクの各々から読み出される第1及び第2のエラーデータをそのまま出力するのではなく、第1~第3のエラーデータ合成回路で合成してから出力するため、出力されるテストデータの数を減少することができテスト時間を削減することができる。[第1の実施形態]以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明を半導体装置、例えば外部から供給されるクロック信号に同期して動作するSDRAMシンクロナスダイナミックランダムアクセスメモリに適用した場合の半導体装置15の概略構成を示す。なお、図1に示されている各回路ブロックは、全て単結晶シリコンからなる同一の半導体チップ上に形成される。各回路ブロックは、例えば、PMOSトランジスタP型チャネルMOSトランジスタ及びNMOSトランジスタN型チャネルMOSトランジスタ等の複数のトランジスタで構成される。また、○印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドである。半導体装置15は、クロック入力回路18、DLL回路19、タイミングジェネレータ23、コマンド入力回路24、コマンドデコーダ25、テスト回路26、アドレス入力回路27、アドレスラッチ回路28を含んで構成される。また、半導体装置15は、内部電圧発生回路33、メモリバンク領域60、データ制御回路61を含んで構成される。本発明の半導体装置15の特徴部分は、メモリバンク領域60、及びデータ制御回路61である。メモリバンク領域60は、テスト回路26が出力するテスト制御信号に応じて、メモリバンクBANK_0~BANK_3の各々の複数のメモリセル群に其々対応する複数の本実施形態においては2個の検出結果エラーデータを出力する。データ制御回路61におけるテスト制御回路61aは、メモリバンクBANK_0~BANK_3から出力された合計8個のエラーデータを、テスト制御回路61aに設けられたエラーデータ合成回路を介して6個の圧縮テストデータにして出力する。これら6個の圧縮テストデータは、対応するデータ入出力端子14からテストデータとして出力される。このデータ入出力端子14から出力される6個のテストデータは、例えば外部の半導体試験装置テスタにより、その電圧レベルがHハイレベルかLロウレベルのいずれであるかが判定される。つまり、半導体装置15のテスト動作においては、複数のメモリバンク各々から2個ずつ、合計8個のエラーデータが出力されるが、半導体装置15は、これらをテストデータとしてそのまま8個出力するのではなく、圧縮後のテストデータを6個出力することにより、テスタによる判定の時間を短縮することを可能とする。このテスト動作に関する詳細については後述することとし、まず以下に、半導体装置15の概略について説明する。半導体装置15は、外部端子として、クロック端子11a,11b、コマンド端子12a~12d、アドレス端子13、データ入出力端子14及び電源端子15a,15bを備えている。その他、データストローブ端子やリセット端子なども備えられているが、これらについては図示を省略してある。クロック端子11a,11bは、それぞれ外部クロック信号CK,/CKが供給される端子であり、供給された外部クロック信号CK,/CKは、クロック入力回路18に入力される。本明細書において、信号名の末尾に/が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号CK,/CKは互いに相補の信号である。クロック入力回路18は、外部クロック信号CK,/CKに基づいて単相の内部クロック信号PreCLKを生成し、これをDLL回路19及びタイミングジェネレータ23に供給する。DLL回路19は、内部クロック信号PreCLKに基づいて、位相制御された内部クロックLCLKを生成し、これをデータ制御回路61に供給する。また、タイミングジェネレータ23は、内部クロック信号PreCLKに基づいて、半導体装置15における他の回路に動作の基準信号となる内部クロック信号を供給する。コマンド端子12a~12dは、それぞれロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、チップセレクト信号/CS、及びライトイネーブル信号/WENが供給される端子である。これらの端子に入力される信号の組合せによりコマンド信号CMDが構成される。このコマンド信号CMDは、コマンド入力回路24に入力される。コマンドデコーダ25は、コマンド入力回路24を介して入力されるコマンド信号CMDの保持、デコードなどを行うことによって、各種内部コマンド信号ICMD内部アクトコマンド信号、内部リードコマンド信号、内部テストコマンド信号などを生成する。生成された内部コマンド信号ICMDは、メモリバンク領域60、及びテスト回路26を含む各回路に供給される。アドレス端子13は、アドレス信号ADDが供給される端子であり、供給されたアドレス信号ADDは、アドレス入力回路27に入力される。アドレス入力回路27の出力は、アドレスラッチ回路28に入力される。アドレスラッチ回路28にラッチされたアドレス信号ADDのうち、バンクアドレスについては各メモリバンクBANKへ、ロウアドレスについては各メモリバンクBANKのロウデコーダに共通に入力され、カラムアドレスについては各メモリバンクBANKのカラムデコーダに共通に入力される。また、テストモードにエントリする場合には、アドレス信号ADDはテスト回路26にも入力され、これによってテスト回路26は、テスト制御信号をメモリバンク領域60に対して出力する。データ入出力端子14は、リードデータDQ0~nの出力及びライトデータDQ0~nの入力を行うための端子であり、データ制御回路61に接続されている。データ制御回路61は、リード動作時において、内部クロックLCLKに同期してメモリバンク領域60からのリードデータをデータ入出力端子14へリードデータDQ0~nとしてそれぞれシリアルに直列に出力する。また、データ制御回路61は、ライト動作時において、内部クロックLCLKに同期して、データ入出力端子14からのライトデータDQ0~nを、それぞれパラレルに並列にメモリバンク領域60に対して出力する。なお、データ入出力端子14の数は、図1に示すように複数あるが、4,8,16などいくつであってもよい。電源端子15a,15bは、それぞれ外部電圧VDD及び接地電圧VSSが供給される端子である。本明細書においては、外部電圧VDD及び接地電圧VSS間の電圧を単に外部電圧VDDと呼ぶことがある。電源端子15a,15bは、それぞれ内部電圧発生回路33に接続されている。外部電圧VDDは、内部電圧発生回路33に供給され、内部電圧発生回路33は、内部回路の役割に応じた複数の内部電圧として、例えば第1内部電圧VODPP例えば1.6V、第2内部電圧VPERI例えば1.2V等を発生する。メモリバンク領域60は、メモリバンクBANK_0~BANK_3を含んで構成される。ここで、メモリバンクBANK_kk=0~3とは、複数のワード線と複数のビット線とそれらの交点に設けられた複数のメモリセルからなるメモリセルアレイ領域を複数配列して構成され、メモリセルに対するリード動作或いはライト動作、リフレッシュ等の独立動作コマンドデコーダ25から供給される内部コマンド信号に基づいた動作が可能な一単位をいう。例えば、メモリバンクBANK_0は、コマンド入力回路24にACTコマンドアクティブコマンドが入力されると活性化されて、ACTコマンドに応じた動作ワード線選択、及びセンス動作を行う。例えば、メモリバンクBANK_1は、コマンド入力回路24や、データ制御回路61等はメモリバンク間で共用されるので、メモリバンクBANK_0と同時に、他のコマンドを受け、そのコマンドに応じた動作を行うことはできない。しかし、メモリバンクBANK_0がACTコマンドを受けてから、データ読み出し動作に対応するRDコマンドリードコマンド或いはデータ書き込み動作に対応するWTコマンドライトコマンドを受けるまでの期間、或いはこれらのコマンドを受けた後の期間、メモリバンクBANK_1は、コマンド入力回路24に例えばREFコマンドリフレッシュコマンドが入力されると活性化されて、リフレッシュコマンドに応じた動作ワード線選択、及びセンス動作を行うことができる。また、本実施形態において、メモリバンクBANK_0~BANK_3各々は、コマンド入力回路24にTESTコマンドテストコマンドが入力されると活性化され、その後にコマンド入力回路24にACTコマンド、RDコマンドが入力されると、それぞれの場合にACTコマンドに応じた動作ワード線選択、及びセンス動作、RDコマンドに応じた動作データリード動作を行う。なお、図1において、メモリバンク領域60には8個のメモリバンクが設けられているが、メモリバンクの数は8個に限るものではなく、例えば4個でもよい。図2は、メモリバンク領域60及びデータ制御回路61の詳細な回路ブロック図を示す。また、図3は、メモリバンク領域60のうちメモリバンクBANK_0の拡大図を示す。図2に示すように、メモリバンク領域60における各バンクメモリバンクBANK_0~メモリバンクBANK_3は、例えばロウアドレスXA0、及びロウアドレスXA1により其々選択される2つの領域に分割されている。メモリバンクBANK_0は、ロウアドレスXA0により活性化されるワード線が選択されるサブメモリバンクBANK0_X0と、ロウアドレスXA1により活性化されるサブメモリバンクBANK0_X1に分割される。同様に、ロウアドレスX0、X1により、メモリバンクBANK_1はサブメモリバンクBANK1_X0とサブメモリバンクBANK1_X1に分割され、メモリバンクBANK_2はサブメモリバンクBANK2_X0とサブメモリバンクBANK2_X1に分割され、メモリバンクBANK_3はサブメモリバンクBANK3_X0とサブメモリバンクBANK3_X1に分割される。また、このように分割された各サブメモリバンクに隣接して、エラーデータ出力回路、及びリードライトアンプが設けられる。エラーデータ出力回路0を構成するPass-failデータ出力回路00は、サブメモリバンクBANK0_X0に対応して設けられ、エラーデータB0X0をテスト制御回路61aに対して出力する。また、リードライトアンプRAMP/WAMP00は、サブメモリバンクBANK0_X0に対応して設けられ、リードライトバス02X0_0~リードライトバス02X0_nを介してFIFO回路61bに接続される。同様に、エラーデータ出力回路0を構成するPass-failデータ出力回路01は、サブメモリバンクBANK0_X1に対応して設けられ、エラーデータB0X1をテスト制御回路61aに対して出力する。また、リードライトアンプRAMP/WAMP01は、サブメモリバンクBANK0_X1に対応して設けられ、リードライトバス02X1_0~リードライトバス02X1_nを介してFIFO回路61bに接続される。エラーデータ出力回路1を構成するPass-failデータ出力回路10は、サブメモリバンクBANK1_X0に対応して設けられ、エラーデータB1X0をテスト制御回路61aに対して出力する。また、リードライトアンプRAMP/WAMP10は、サブメモリバンクBANK1_X0に対応して設けられ、リードライトバス13X0_0~リードライトバス13X0_nを介してFIFO回路61bに接続される。同様に、エラーデータ出力回路1を構成するPass-failデータ出力回路11は、サブメモリバンクBANK1_X1に対応して設けられ、エラーデータB1X1をテスト制御回路61aに対して出力する。また、リードライトアンプRAMP/WAMP11は、サブメモリバンクBANK1_X1に対応して設けられ、リードライトバス13X1_0~リードライトバス13X1_nを介してFIFO回路61bに接続される。エラーデータ出力回路2を構成するPass-failデータ出力回路20は、サブメモリバンクBANK2_X0に対応して設けられ、エラーデータB2X0をテスト制御回路61aに対して出力する。また、リードライトアンプRAMP/WAMP20は、サブメモリバンクBANK2_X0に対応して設けられ、リードライトバス02X0_0~リードライトバス02X0_nを介してFIFO回路61bに接続される。同様に、エラーデータ出力回路2を構成するPass-failデータ出力回路21は、サブメモリバンクBANK2_X1に対応して設けられ、エラーデータB2X1をテスト制御回路61aに対して出力する。また、リードライトアンプRAMP/WAMP21は、サブメモリバンクBANK2_X1に対応して設けられ、リードライトバス02X1_0~リードライトバス02X1_nを介してFIFO回路61bに接続される。エラーデータ出力回路3を構成するPass-failデータ出力回路30は、サブメモリバンクBANK3_X0に対応して設けられ、エラーデータB3X0をテスト制御回路61aに対して出力する。また、リードライトアンプRAMP/WAMP30は、サブメモリバンクBANK3_X0に対応して設けられ、リードライトバス13X0_0~リードライトバス13X0_nを介してFIFO回路61bに接続される。同様に、エラーデータ出力回路3を構成するPass-failデータ出力回路31は、サブメモリバンクBANK3_X1に対応して設けられ、エラーデータB3X1をテスト制御回路61aに対して出力する。また、リードライトアンプRAMP/WAMP31は、サブメモリバンクBANK3_X1に対応して設けられ、リードライトバス13X1_0~リードライトバス13X1_nを介してFIFO回路61bに接続される。データ制御回路61_0は、テスト制御回路61a、FIFO回路61b、及びデータ入出力回路61cを含んで構成される。上述した複数のリードライトアンプは、リード動作時において、複数のリードライトアンプのうちの選択された一つのリードライトアンプが、メインIO線図2において不図示であるの電圧を増幅し、この増幅結果を対応するリードライトバスを介してFIFO回路61bに出力する。一方、ライト動作時においては、複数のリードライトアンプのうちの選択された一つのリードライトアンプが、リードライトバスを介してFIFO回路61bから入力されるライトデータを増幅し、ライトデータに基づいてメインIO線に差電圧を生じさせる。FIFO回路61bは、リード動作において、n1本のリードライトバスを介して入力されるリードデータをシリアルデータに変換してデータ入出力回路61cに出力する。データ入出力回路61cは、FIFO回路61bから入力されるシリアルデータをDLL回路19から入力される内部クロックLCLKに同期させ、データ入出力端子14から、リードデータDQ0として出力する。また、データ入出力回路61cは、ライト動作において、データ入出力端子14からライトデータDQ0として入力されるシリアルデータを、内部クロックLCLKに同期させ、FIFO回路61bに対して出力する。FIFO回路61bは、データ入出力回路61cから入力されるシリアルデータをパラレルに並列に変換し、変換したパラレルデータを、n1本のリードライトバスを介して、リードライトアンプに出力する。一方、テスト動作において、上述した複数のリードライトアンプは、全て非活性化され、テスト制御回路61aは、エラーデータ出力回路0~エラーデータ出力回路3から入力される8ビットのエラーデータB0X0~エラーデータB3X1に基づいて、各メモリバンクにおける2つのサブメモリバンクからのエラーデータエラーデータB0X0とエラーデータB0X1、エラーデータB1X0とエラーデータB1X1、エラーデータB2X0とエラーデータB2X1、エラーデータB3X0とエラーデータB3X1を縮退合成して、テストデータB0~テストデータB34ビットを生成する。また、テスト制御回路61aは、各メモリバンクにおけるロウアドレスXA0で位置が示されるサブメモリバンクからのエラーデータエラーデータB0X0、エラーデータB1X0、エラーデータB2X0、エラーデータB3X0を縮退合成して、テストデータX0を生成する。また、テスト制御回路61aは、各メモリバンクにおけるロウアドレスXA1で位置が示されるサブメモリバンクからのエラーデータエラーデータB0X1、エラーデータB1X1、エラーデータB2X1、エラーデータB3X1を縮退合成して、テストデータX1を生成する。このように、テスト制御回路61aは、8ビットのエラーデータを合成して、6ビットのテストデータ各メモリバンクに不良があるか否かを示すテストデータB0~B3、各メモリバンクのロウアドレスXA0で示す領域に不良があるか否かを示すテストデータX0、各メモリバンクのロウアドレスXA1で示す領域に不良があるか否かを示すテストデータX1を、FIFO回路61bに対して出力する詳細後述。FIFO回路61bは、テスト動作において、複数のリードライトアンプのうち一つのリードライトアンプが出力するリードデータでなく、テスト制御回路61aが出力する合成後のデータをシリアルデータに変換してデータ入出力回路61cに出力する。データ入出力回路61cは、FIFO回路61bから入力されるシリアルデータをDLL回路19から入力される内部クロックLCLKに同期させ、データ入出力端子14から、リードデータDQ0として出力する。なお、図2では、リードデータDQ0またはライトデータDQ0が入出力する1つのデータ入出力端子14に対応する部分のみ抜粋して図示している。他のデータDQ1~DQnが入出力するデータ入出力端子14についても、例えばデータ制御回路61はデータ入出力端子14毎に設け、リードデータDQ1~nまたはライトデータDQ1~nを入出力する構成とすることができる。次に、メモリバンクBANK_0~メモリバンクBANK_3のブロック構成を、図3を用いて説明する。なお、各メモリバンクは同一のブロック構成であるので、メモリバンクBANK_0を一例として説明し、他のメモリバンクについての説明は省略する。図3は、図2に示すメモリバンクBANK_0の拡大図を示す。図3に示すように、メモリバンクBANK_0は、Xデコーダ29ロウデコーダ、Yデコーダ30a及びYデコーダ30bカラムデコーダ、複数のメモリセルアレイ、各メモリセルアレイに対応して設けられる複数のセンスアンプSA、各メモリセルアレイに対応して設けられる複数のサブワードドライバSWDを備える。各メモリセルアレイにおいて、ワード線とビット線の交点にはメモリセルが配置される。例えば、図3に示すように、ワード線WL0とビット線BL0との交点にはメモリセルMC0が、ワード線WL1とビット線BL1との交点にはメモリセルMC1が配置される。Xデコーダ29は、図1に示すアドレスラッチ回路28からバンクアドレス、及び例えばロウアドレスの一部のロウアドレスが入力され、入力されるこれらアドレスに基づいて、Xデコーダ29に対して垂直方向、すなわち図2に示すワード線WL0に対して平行に延在するメインワード線図3において不図示を駆動する回路である。サブワードドライバSWDは、Xデコーダ29に入力されるロウアドレスの残りのロウアドレスが入力され、メインワード線がHハイレベルになると、入力されるロウアドレスに基づいて自身が配置されているメモリセルアレイにおける一本のワード線、例えばワード線WL0をHレベルに駆動する。これにより、ワード線WL0上のメモリセルMC0を含む全てのメモリセルが選択される。但し、メインワード線はLロウレベルにて活性化するようにしても構わないものである。なお、通常のリード動作またはライト動作では、ロウアドレスXA0で示す領域サブメモリバンクBANK0_X0またはロウアドレスXA1で示す領域サブメモリバンクBANK0_X1のいずれか一方の領域において、一つのメモリセルアレイにおけるワード線がHレベルに駆動され、当該ワード線に接続されるメモリセルが選択される。図3において、サブメモリバンクBANK0_X0とサブメモリバンクBANK0_X1は、ロウアドレスXA0、ロウアドレスXA1によって活性化される2つの領域に分割されている。ロウアドレスXA0とロウアドレスXA1は、例えば、ロウアドレスを構成する複数ビットのうち最上位の1ビットだけ論理0または1が異なるアドレスである。例えば、この最上位ビットがHレベル論理1のときロウアドレスXA0で示す領域のワード線が選択され、この最上位ビットがLレベル論理0のときロウアドレスXA1で示す領域のワード線が選択されることにより、それぞれのサブメモリバンクが活性化される。なお、分割に用いるアドレスのビット数によっては、本実施形態の様に2分割ではなく、2ビット用いて4分割と、或いは3ビットを用いて8分割としてもよい。一方、テスト動作において、テスト制御信号がテスト回路26から入力されることにより、ロウアドレスを構成する複数ビットのうち最上位の1ビットの論理に関らず、ロウアドレスXA0で示す領域のワード線とロウアドレスXA1で示す領域のワード線はいずれもHレベルに駆動される。例えば、図3においてワード線WL0とワード線WL1とがHレベルに駆動され、ワード線WL0上のメモリセルMC0を含む全てのメモリセル、ワード線WL1上のメモリセルMC1を含む全てのメモリセルが選択される。センスアンプSAは、選択されたメモリセルが接続されるビット線と、それとペアを構成するビット線図において不図示との間の差電圧を増幅する。例えば、メモリセルMC0がHレベルを記憶する場合、ビット線BL0はHレベルに駆動される。また、メモリセルMC1がLレベルを記憶する場合、ビット線BL1はLレベルに駆動される。Yデコーダ30a及びYデコーダ30bカラムデコーダは、アドレスラッチ回路28からカラムアドレスが入力され、入力されるカラムアドレスに基づいて、メモリバンクBANK_0における各メモリセルアレイ内のビット線を、センスアンプSAによるビット線の増幅後、メインIO線MIO_0~メインIO線MIO_nに接続する回路である。本実施形態においてはn=7であり、カラムアドレスYAnにより、通常のリード動作またはライト動作では、サブメモリバンクBANK0_X0とサブメモリバンクBANK0_X1とのいずれか一方の領域内の一つのメモリセルアレイにおける8本のビット線が、センスアンプSAにより増幅された後、それぞれメインIO線MIO_0~メインIO線MIO_7と接続される。例えば、サブメモリバンクBANK0_X0におけるメモリセルアレイにおいてメモリセルがワード線により選択された場合、Yデコーダ30aは入力されるカラムアドレスYAnに基づいて、当該メモリセルアレイにおける8本のビット線と、X0メインIO線MIO_0~X0メインIO線MIO_7とを、センスアンプSAによるビット線増幅後に接続し、8個のメモリセル第1のメモリセル群のデータを8本のメインIO線へ読み出す。また、サブメモリバンクBANK0_X1におけるメモリセルアレイにおいてメモリセルがワード線により選択された場合、Yデコーダ30bは入力されるカラムアドレスYAnに基づいて、当該メモリセルアレイにおける8本のビット線と、X1メインIO線MIO_0~X1メインIO線MIO_7とを、センスアンプSAによるビット線増幅後に接続し、8個のメモリセル第2のメモリセル群のデータを8本のメインIO線へ読み出す。一方、テスト動作では、Yデコーダ30aは入力されるカラムアドレスYAnに基づいて、サブメモリバンクBANK0_X0内のメモリセルアレイにおける8本のビット線と、X0メインIO線MIO_0~X0メインIO線MIO_7とをセンスアンプSAによるビット線増幅後に接続し、8個のメモリセル第1のメモリセル群のデータを8本のメインIO線へ読み出す。また、Yデコーダ30bは、Yデコーダ30aと同様に、入力されるカラムアドレスYAnに基づいて、サブメモリバンクBANK0_X1内のメモリセルアレイにおける8本のビット線と、X1メインIO線MIO_0~X1メインIO線MIO_7とをセンスアンプSAによるビット線増幅後に接続し、8個のメモリセル第2のメモリセル群のデータを8本のメインIO線へ読み出す。サブメモリバンクBANK0_X0に対応して設けられたリードライトアンプRAMP/WAMP00には、X0メインIO線MIO_0~X0メインIO線MIO_7が接続される。リードライトアンプRAMP/WAMP00は、通常のリード動作においてビット線に接続された後のX0メインIO線MIO_0~X0メインIO線MIO_7各々の電圧を増幅する。リードライトアンプRAMP/WAMP00は、増幅結果8ビットを図2に示すリードライトバス02X0_0~リードライトバス02X0_nを介してFIFO回路61bに対して出力する。これにより、選択されたメモリセルのデータは、リードデータとしてFIFO回路61bに入力される。また、リードライトアンプRAMP/WAMP00は、通常のライト動作においてビット線に接続された後のX0メインIO線MIO_0~X0メインIO線MIO_7各々を、リードライトバス02X0_0~リードライトバス02X0_nを介してFIFO回路61bから入力される電圧レベルにより駆動する。これにより、リードライトアンプRAMP/WAMP00は、Yデコーダ30aによりメインIO線と接続されているビット線を、当該ビット線ビット線に接続されたセンスアンプSAとともに駆動し、選択されているメモリセルにライトデータを書き込む。なお、リードライトアンプRAMP/WAMP00は、テスト動作においては非活性化され、増幅動作を行わない構成とすることができる。テスト動作においては、Pass-failデータ出力回路00が、X0メインIO線MIO_0~X0メインIO線MIO_7の電圧レベルに基づいて、8個のメモリセル第1のメモリセル群に対応するエラーデータB0X0を生成し、図2に示すテスト制御回路61aに対して出力する。もっとも、テスト動作においてリードライトアンプRAMP/WAMP00を活性化して、リードライトアンプRAMP/WAMP0が増幅した後、この結果によりエラーデータB0X0を生成する構成としてもよい。Pass-failデータ出力回路00の構成については後述する。サブメモリバンクBANK0_X1に対応して設けられたリードライトアンプRAMP/WAMP01には、X1メインIO線MIO_0~X1メインIO線MIO_7が接続される。リードライトアンプRAMP/WAMP01は、リードライトアンプRAMP/WAMP00と同様に、通常のリード動作においてビット線に接続された後のX1メインIO線MIO_0~X1メインIO線MIO_7各々の電圧を増幅する。リードライトアンプRAMP/WAMP01は、増幅結果8ビットを図2に示すリードライトバス02X1_0~リードライトバス02X1_nを介してFIFO回路61bに対して出力する。これにより、選択されたメモリセルのデータは、リードデータとしてFIFO回路61bに入力される。また、リードライトアンプRAMP/WAMP01は、通常のライト動作においてビット線に接続された後のX1メインIO線MIO_0~X1メインIO線MIO_7各々を、リードライトバス02X1_0~リードライトバス02X1_nを介してFIFO回路61bから入力される電圧レベルにより駆動する。これにより、リードライトアンプRAMP/WAMP01は、Yデコーダ30bによりメインIO線と接続されているビット線を、当該ビット線ビット線に接続されたセンスアンプSAとともに駆動し、選択されているメモリセルにライトデータを書き込む。Pass-failデータ出力回路01は、テスト動作において、X1メインIO線MIO_0~X1メインIO線MIO_7の電圧レベルに基づいて、8個のメモリセル第2のメモリセル群に対応するエラーデータB0X1を生成し、テスト制御回路61aに対して出力する。Pass-failデータ出力回路01の構成については後述する。テスト動作に係るテスト制御回路61aの構成について説明する前に、半導体装置15の通常のリード動作における動作についてタイミングチャートを用いて説明する。図4は、半導体装置15の通常の読み出し動作におけるタイミングチャートである。図4は、図2に示すサブメモリバンクBANK0_X0におけるメモリセルアレイ内の8個のメモリセルが記憶する合計8ビットのデータを半導体装置15外部へ出力する場合を示している。時刻t1において、コマンド入力回路24に、例えばテスタ半導体試験装置或いはメモリコントローラから以下、総称してテスタからとする、コマンド信号CMDとして半導体装置15を活性化するACTコマンドが入力される。コマンド入力回路24は、外部クロック信号CK,/CKに同期してACTコマンドを取り込む。コマンドデコーダ25は、ACTコマンドの保持、デコードなどを行うことによって、内部コマンド信号ICMD内部アクトコマンド信号を生成し、半導体装置15内の各回路に対して出力する。アドレス入力回路27は、ACTコマンドと同時に入力されるバンクアドレスBA0、及びロウアドレスXA0を取り込み、これらのアドレスをアドレスラッチ回路28に対して出力する。アドレスラッチ回路28は、バンクアドレスBA0、及びロウアドレスXA0をラッチするとともに、これらのアドレスをメモリバンク領域60に対して出力する。メモリバンク領域60のうちバンクアドレスBA0が入力されるメモリバンクBANK_0において、Xデコーダ29はバンクアドレスBA0、及びロウアドレスXA0に基づいて、メインワード線を駆動し、またサブワードドライバSWDがロウアドレスXA0に基づいてワード線を駆動する。例えば、サブメモリバンクBANK0_X0におけるワード線WL0が駆動され、ワード線WL0に接続されているメモリセルMC0を含む全てのメモリセルが、それぞれ対応するビット線と接続される。時刻t2において、コマンド入力回路24に、コマンド信号CMDとして半導体装置15にメモリセルの記憶するデータの出力を指示するRDコマンドリードコマンドが入力される。コマンド入力回路24は、外部クロック信号CK,/CKに同期してRDコマンドを取り込む。コマンドデコーダ25は、RDコマンドの保持、デコードなどを行うことによって、内部コマンド信号ICMD内部リードコマンド信号を生成し、半導体装置15内の各回路に対して出力する。アドレス入力回路27は、RDコマンドと同時に入力されるバンクアドレスBA0、及びカラムドレスYAnを取り込み、これらのアドレスをアドレスラッチ回路28に対して出力する。アドレスラッチ回路28は、バンクアドレスBA0、及びカラムアドレスYAnをラッチするとともに、これらのアドレスをメモリバンク領域60に対して出力する。メモリバンク領域60のうちバンクアドレスBA0が入力されるメモリバンクBANK_0において、Yデコーダ30aはカラムアドレスYAnに基づいて、センスアンプSAにより増幅後の8本のビット線と、X0メインIO線MIO_0~X0メインIO線MIO_7メインワード線とを接続し、8個のメモリセル第1のメモリセル群のデータを8本のメインIO線へ読み出す。リードライトアンプRAMP/WAMP00は、X0メインIO線MIO_0~X0メインIO線MIO_7各々の電圧を増幅し、増幅結果図4に示すDQ0~DQ7の8ビットのリードデータを、リードライトバス02X0_0~リードライトバス02X0_nを介してFIFO回路61bに対して出力する。データ制御回路61におけるFIFO回路61bは、リードライトバス02X0_0~リードライトバス02X0_nを介して入力されるリードデータを、シリアルデータに変換して、変換後のシリアルデータをデータ入出力回路61cに出力する。データ入出力回路61cは、FIFO回路61bから入力されるシリアルデータをDLL回路19から入力される内部クロックLCLKに同期させ、データ入出力端子14から、リードデータ図4に示すDQ0~DQ7の8ビットのシリアルデータとして出力する。ところで、半導体装置15は、テスト動作において、メモリセルが書き込まれたデータを記憶しているかどうかを短い時間で確認するため、通常のリード動作の8倍のビット数のデータを出力する構成を有している。一例として、エラーデータ出力回路0~エラーデータ出力回路3、及びFIFO回路61bを用いて、64ビットのエラーデータを出力する場合について説明する。図5は、図2に示すPass-failデータ出力回路00~Pass-failデータ出力回路31の一般的な構成を示す回路図の一例である。図5に示すように、Pass-failデータ出力回路は、排他的論理和回路XOR回路から構成される。Pass-failデータ出力回路は、メインIO線MIO0~メインIO線MIOnの電圧レベルが全て一致すると、例えば全てHレベルであると、Lレベルのエラーデータを出力する。また、Pass-failデータ出力回路は、メインIO線MIO0~メインIO線MIOnの電圧レベルが全て一致しない場合、例えばn1本のメインIO線のうちn本の電圧レベルがHレベル、1本の電圧レベルがLレベルの場合、Hレベルのエラーデータを出力する。テスト動作に先立つ通常のライト動作において、メモリバンクBANK_0~メモリバンクBANK_3各々のロウアドレスXA0、及びX1、カラムアドレスYAnでその位置が示されるメモリセル合計64ビットに同一のデータHレベルまたはLレベルを書き込み、記憶させる。テスト動作において、メモリバンクBANK_0のサブメモリバンクBANK0_X0から8個のメモリセル第1のメモリセル群のデータが8本のメインIO線へ読み出される。サブメモリバンクBANK0_X0に対応するPass-failデータ出力回路00は、X0メインIO線MIO_0~X0メインIO線MIO_7の電圧レベルが全て一致する場合、LレベルのエラーデータB0X0第1のメモリセル群に対応するエラーデータを、一致しない場合、HレベルのエラーデータB0X0を出力する。メモリバンクBANK_1のサブメモリバンクBANK1_X0、メモリバンクBANK_2のサブメモリバンクBANK2_X0、及びメモリバンクBANK_3のサブメモリバンクBANK3_X0からも、それぞれ8個のメモリセル第1のメモリセル群のデータが8本のメインIO線へ読み出される。これらのサブメモリバンク各々に対応するPass-failデータ出力回路は、それぞれの8本のメインIO線の電圧レベルが全て一致する場合、Lレベルのエラーデータ第1のメモリセル群に対応するエラーデータを、一致しない場合、Hレベルのエラーデータを出力する。また、メモリバンクBANK_0のサブメモリバンクBANK0_X1、メモリバンクBANK_1のサブメモリバンクBANK1_X1、メモリバンクBANK_2のサブメモリバンクBANK2_X1、及びメモリバンクBANK_3のサブメモリバンクBANK3_X1からも、それぞれ8個のメモリセル第2のメモリセル群のデータが8本のメインIO線へ読み出される。これらのサブメモリバンク各々に対応するPass-failデータ出力回路は、それぞれの8本のメインIO線の電圧レベルが全て一致する場合、Lレベルのエラーデータ第2のメモリセル群に対応するエラーデータを、一致しない場合、Hレベルのエラーデータを出力する。FIFO回路61bは、8個のPass-failデータ出力回路00~Pass-failデータ出力回路31から入力されるエラーデータB0X0~B3X1をこの順番のシリアルデータに変換して、変換後のシリアルデータをデータ入出力回路61cに出力する。データ入出力回路61cは、FIFO回路61bから入力されるシリアルデータを、DLL回路19から入力される内部クロックLCLKに同期させ、データ入出力端子14から、リードデータDQ0として出力する。ここで、各Pass-failデータ出力回路から出力されるエラーデータをそのままテストデータとして出力すると、選択されたワード線の数本実施形態では8本だけデータが出力されることになる。そのため、選択するワード線の本数によってはテスト時間の増大につながる。そこで、本発明では、複数のPass-failデータ出力回路が出力するエラーデータを、テスト制御回路61aにて合成して、合成後のエラーデータをFIFO回路61b、及びデータ入出力回路61cにより半導体装置15の外部へ出力することを特徴とする。図6は、テスト制御回路61aの回路図の一例である。図6に示すように、テスト制御回路61aは、テスト動作において、テスト制御信号がテスト回路26から入力されると、8個のPass-failデータ出力回路00~Pass-failデータ出力回路31から入力される、合計8ビットのエラーデータB0X0~B3X1を、6ビットのテストデータB0~テストデータB3、テストデータX0~X1に変換して、変換後のデータを並列にFIFO回路61bに対して出力する。図6に示すように、一例として、テスト制御回路61aは、6個のオア回路81~オア回路86を含んで構成される。オア回路81は、Pass-failデータ出力回路00が出力するエラーデータB0X0と、Pass-failデータ出力回路01が出力するエラーデータB0X1との論理和を演算し、テストデータB0を出力する。オア回路82は、Pass-failデータ出力回路10が出力するエラーデータB1X0と、Pass-failデータ出力回路11が出力するエラーデータB1X1との論理和を演算し、テストデータB1を出力する。オア回路83は、Pass-failデータ出力回路20が出力するエラーデータB2X0と、Pass-failデータ出力回路21が出力するエラーデータB2X1との論理和を演算し、テストデータB2を出力する。オア回路84は、Pass-failデータ出力回路30が出力するエラーデータB3X0と、Pass-failデータ出力回路31が出力するエラーデータB3X1との論理和を演算し、テストデータB3を出力する。以上の構成により、オア回路81~オア回路84第1エラーデータ合成回路各々は、入力される2つのエラーデータ第1のメモリセル群に対応する第1のエラーデータ、第2のメモリセル群に対応する第2のエラーデータのうち両方のエラーデータがLレベルのとき、Lレベルのテストデータを出力し、少なくとも一方のエラーデータがHレベルのとき、Hレベルのテストデータを出力する。つまり、テスト動作において、メモリバンクBANK_0~メモリバンクBANK_3の各々における2つのサブメモリバンクのうち、一方のサブメモリバンクにおける8個のメモリセル第1のメモリセル群から読み出されたデータが互いに一致しており、且つ、他方のサブメモリバンクにおける8個のメモリセル第2のメモリセル群から読み出したデータも互いに一致している場合、各エラーデータ出力回路から出力されるエラーデータB0X0~B3X1は其々Lレベルとなるため、テストデータB0~テストデータB3がLレベルとなる。一方、メモリバンクBANK_0~メモリバンクBANK_3の各々において、2つのサブメモリバンクのうち少なくとも一方のサブメモリバンクにおける8個のメモリセルから読み出されたデータが一致していない場合は、各エラーデータ出力回路から出力されるエラーデータB0X0~B3X1の中にHレベルが含まれるため、Hレベルのエラーデータが入力されたオア回路81~84から出力されるテストデータB0~B3の中にHレベルのテストデータが含まれることになる。オア回路85は、Pass-failデータ出力回路00が出力するエラーデータB0X0、Pass-failデータ出力回路10が出力するエラーデータB1X0、Pass-failデータ出力回路20が出力するエラーデータB2X0、及びPass-failデータ出力回路30が出力するエラーデータB3X0以上、第1のエラーデータの論理和を演算し、テストデータX0を出力する。つまり、各メモリバンクBANK_0~BANK_3のサブメモリバンクX0における8個のメモリセルから読み出されたデータが互いに一致している場合には、テストデータX1がLレベルになり、それ以外はHレベルになる。オア回路86は、Pass-failデータ出力回路01が出力するエラーデータB0X1、Pass-failデータ出力回路11が出力するエラーデータB1X1、Pass-failデータ出力回路21が出力するエラーデータB2X1、及びPass-failデータ出力回路31が出力するエラーデータB3X1以上、第2のエラーデータとの論理和を演算し、テストデータX1を出力する。つまり、各メモリバンクBANK_0~BANK_3のサブメモリバンクX1における8個のメモリセルから読み出されたデータが互いに一致している場合には、テストデータX0がLレベルになり、それ以外はHレベルになる。続いて、半導体装置15のテスト動作における動作についてタイミングチャートを用いて説明する。図7は、半導体装置15のテスト動作におけるタイミングチャートである。始めに、メモリバンクBANK_0~メモリバンクBANK_3における全てのメモリセルに同一のデータ例えばHレベルを書き込んでおく。時刻t1において、テスタからテストコマンドTESTを半導体装置15のコマンド入力回路24に入力すると、コマンドデコーダ25は、内部コマンド信号ICMD内部テストコマンド信号などを生成し、テスト回路26に対して出力する。アドレス入力回路27に入力されるアドレス信号ADDはアドレスラッチ回路28を介してテスト回路26にも入力され、これによってテスト回路26は、テスト制御信号を活性化し、メモリバンク領域60、及びデータ制御回路61に対して出力する。これにより、図6に示すテスト制御回路61aは活性化され、また、FIFO回路61bは、リードライトアンプの出力ではなく、テスト制御回路61aの出力をパラレルシリアル変換するテストモードへ移行する。時刻t2において、テスタから、コマンド入力回路24へACTコマンドを入力するとともに、アドレス入力回路27にロウアドレスXA0、X1及び図示しないバンクアドレスBA0~BA3をアドレス入力する。これにより、各メモリバンクのロウアドレスに対応する複数のワード線BANK0WL0~BANK3WL1が活性化される。本実施形態では、メモリバンク毎に2本のワード線WL0、WL1が活性化され、合計8本のワード線が活性化されることになる。なお、テストモードへ移行した半導体装置15が、外部からのバンクアドレス入力なしに全てのメモリバンクを活性化してもよい。また、ロウアドレスXA0及びX1の一方の入力を受けて、2本のワード線を活性化してもよい。各ワード線が活性化されると、活性化されたワード線に接続される複数のメモリセルMCから複数のビット線BLに其々データが読み出され、センスアンプSAにてデータが増幅される。時刻t3において、テスタから、コマンド入力回路24にRDコマンドを入力するとともに、アドレス入力回路27にカラムアドレスYAnを入力する。これにより、カラムアドレスYAnに対応するビット線BL0~BLnn=7が選択される。選択されたビット線BL0~BL7に読み出されたデータが、対応するメインIO線を介して、Pass-failデータ出力回路に其々入力される。なお、図3においては、ローカルIO線を略略したが、SAの長さ、つまりワード線方向の長さが長くアクセス時間に影響を及ぼす場合、センスアンプの長さ方向にワード線と平行にローカルIO線が設けられ、ローカルIO線、及びプリアンプを介してセンスアンプとメインIO線とを接続する構成としてもよい。各Pass-failデータ出力回路は、メインIO線MIO0~MIO7から入力されたデータが一致しているかどうかを検出するためのエラーデータB0X0~B3X1を其々出力する。各Pass-failデータ出力回路は、メインIO線MIO0~メインIO線MIOnから入力されるデータが全て一致、つまり全てHレベルである場合にはLレベルのエラーデータを出力する。一方、各Pass-failデータ出力回路は、選択された複数のメモリセルのうち1つでも不良がある場合には、不良のメモリセルからLレベルのデータが出力されるため、Hレベルのエラーデータを出力する。テスト制御回路61aにおいて、第1エラーデータ合成回路オア回路81~オア回路84各々は、バンク毎に設けられたエラーデータ出力回路Pass-failデータ出力回路00~Pass-failデータ出力回路31から出力される複数のエラーデータB0X0~B3X1を受け取り、テストデータB0~テストデータB3を合成する。また、第2エラーデータ合成回路オア回路85は、各メモリバンクのロウアドレスXA0で位置が示される領域サブメモリバンクに対応するエラーデータエラーデータB0X0、エラーデータB1X0、エラーデータB2X0、及びエラーデータB3X0を受けとり、テストデータX0を合成する。第3エラーデータ合成回路オア回路86は、各メモリバンクのロウアドレスXA1で位置が示される領域サブメモリバンクに対応するエラーデータエラーデータB0X1、エラーデータB1X1、エラーデータB2X1、及びエラーデータB3X1を受けとり、テストデータX1を合成する。テスト制御回路61aにおいて合成された、これらテストデータX0、テストデータX1、及びテストデータB0~テストデータB3は、図7に示すようにFIFO回路61bにてパラシリ変換された後に、データ入出力回路61cからデータ入出力端子14に、6ビットのシリアルデータDQ0として出力される。なお、本実施形態では、シリアルデータDQ0の出力にかかわる動作についてのみ説明したが、例えば、データ制御回路61は他のデータ入出力端子14毎にも設けられており、シリアルデータDQ1~DQnについても同様にデータ入出力端子14から出力される。このように、半導体装置15は、それぞれが複数のメモリセルを有する複数のメモリバンクメモリバンクBANK_0~メモリバンクBANK_3と、前記複数のメモリバンク各々に対応して設けられた複数のエラーデータ出力回路であって、それぞれが対応するメモリバンクの中の選択された第1および第2のメモリセル群ロウアドレスXA0で指定されるサブメモリバンク、ロウアドレスXA1で指定されるサブメモリバンクにおけるメモリセルから読み出したデータに応じて第1および第2のエラーデータを出力する前記複数のエラーデータ出力回路Pass-failデータ出力回路00~Pass-failデータ出力回路31と、を備える。また、半導体装置15は、それぞれが対応するエラーデータ出力回路からの第1および第2のエラーデータを合成して出力する複数の第1エラーデータ合成回路オア回路81~オア回路84、前記複数のエラーデータ出力回路からの第1のエラーデータを合成して出力する第2エラーデータ合成回路オア回路85、および前記複数のエラーデータ出力回路からの第2のエラーデータを合成して出力する第3エラーデータ合成回路オア回路86を有するテスト制御回路テスト制御回路61aと、を備えるこれにより、本発明は、テスト制御回路61aが選択された複数のメモリセル群に対応するエラーデータエラーデータB0X0~エラーデータB3X1を合成して出力するため、出力されるテストデータテストデータB0~テストデータB3、テストデータX0、テストデータX1の数を減少させることができ、テスト時間の短縮をすることができる。図8は、半導体装置15において不良ビットが発生するサブメモリバンクが変化したとき、テスト動作においてデータ入出力端子14から出力されるシリアルデータの波形を示している。図8a~図8cにおいて、出力されるデータがHレベルの場合、テストデータを囲む6角形L出力かH出力を示すを破線で示し、出力されるデータがLレベルの場合、テストデータを囲む6角形を実線で示している。図8aに示すように、サブメモリバンクBANK0_X0にのみ不良がある場合、データデータ入出力回路61cが出力する6ビットの出力データシリアルデータのうち、テストデータX0及びテストデータB0がHレベルとなり、他のテストデータはLレベルとなる。半導体装置15が、例えば不良メモリセルをワード線単位で置換するリダンダンシー回路を備えている場合、不良ワード線の位置を示すアドレスを記憶する記憶回路例えば、ヒューズ回路を備えている。この記憶回路に不良アドレスを記憶させ、外部から不良アドレスがアクセスされた場合は、不良ワード線の替わりに、他のワード線リダンダンシーワード線を活性化して、メモリセルを選択することが行なわれている。このような場合、テストデータを用いてヒューズ回路を切断することにより、記憶回路に不良アドレスロウアドレスXA0、及びバンクアドレスBA0からなるアドレスを記憶させ、不良ワード線サブメモリバンクBANK0_X0におけるロウアドレスXA0で位置が示されるワード線の替わりに、良品ワード線へ置換することが可能となる。図8bに示すように、サブメモリバンクBANK1_X1、及びサブメモリバンクBANK3_X1に不良がある場合、データデータ入出力回路61cが出力する6ビットの出力データシリアルデータのうち、テストデータX1、テストデータB1及びテストデータB3がHレベルとなり、他のテストデータはLレベルとなる。この場合、これらのテストデータを用いてヒューズ回路を切断することにより、記憶回路に不良アドレスロウアドレスXA1、及びバンクアドレスBA1からなるアドレスと、ロウアドレスXA1、及びバンクアドレスBA3からなるアドレスを記憶させ、2本の不良ワード線サブメモリバンクBANK1_X1におけるロウアドレスXA1で位置が示されるワード線、サブメモリバンクBANK3_X1におけるロウアドレスXA1で位置が示されるワード線の替わりに、2本の良品ワード線へ置換することが可能となる。図8cに示すように、サブメモリバンクBANK0_X0、及びサブメモリバンクBANK2_X1に不良がある場合ケース1とする、或いは、サブメモリバンクBANK0_X1、及びサブメモリバンクBANK2_X0に不良がある場合ケース2とする、データデータ入出力回路61cが出力する6ビットの出力データシリアルデータのうち、テストデータX0、テストデータX1、テストデータB0及びテストデータB2がHレベルとなり、他のテストデータはLレベルとなる。この場合、これらのテストデータを用いるヒューズ回路の切断は、ケース1とケース2の場合があり得るため、記憶回路に4組の不良アドレスロウアドレスXA0、及びバンクアドレスBA0からなるアドレス、ロウアドレスXA1、及びバンクアドレスBA0からなるアドレス、ロウアドレスXA1、及びバンクアドレスBA2からなるアドレス、ロウアドレスXA1、及びバンクアドレスBA2からなるアドレスを記憶させるように切断する必要がある。これにより、4本のワード線サブメモリバンクBANK0_X0におけるロウアドレスXA0で位置が示されるワード線、サブメモリバンクBANK0_X1におけるロウアドレスXA1で位置が示されるワード線、サブメモリバンクBANK2_X0におけるロウアドレスXA0で位置が示されるワード線、サブメモリバンクBANK2_X1におけるロウアドレスXA1で位置が示されるワード線が、4本の良品ワード線へ置換される。このとき、置換元のワード線4本には、不良ワード線は2本しかなく、救済効率を下げてしまうことになる場合もあり得る。しかしながら、テスト動作における1回のテストデータB0~B3の読み出しで、このうち複数ビットがHレベルとなる可能性は低い。そのため、仮にこのような稀な場合があっても、8ビットのテストデータを読み出すよりも6ビットのテストデータを読み出すことによるテスト時間短縮の効果のほうが大きいと言う事ができる。[第2の実施形態]また、第1の実施形態の説明では、半導体装置15が出力するテストデータに、サブメモリバンクがメモリバンクのいずれに位置するかを示すロウアドレスの情報を含ませ、このテストデータを出力する場合について説明した。テストデータに含ませるアドレス情報に、カラムアドレスの情報を含める構成としてもよい。例えば、メモリバンクBANK_0におけるサブメモリバンクBANK0_X0を、更にカラムアドレスYA0、カラムアドレスYA1によって選択される2つの領域サブメモリバンクに分割する。ここで、カラムアドレスYA0とカラムアドレスYA1は、例えば、カラムアドレスを構成する複数ビットのうち最上位の1ビットだけ論理が異なるアドレスである。例えば、この最上位ビットがHレベル論理1のときカラムアドレスYA0で示す領域サブメモリバンクBANK0_X00とするにおいて、ビット線とメインIO線が接続され、この最上位ビットがLレベル論理0のときカラムアドレスYA1で示す領域サブメモリバンクBANK0_X01とするにおいて、ビット線とメインIO線が接続される構成とする。また、テスト動作において、テスト制御信号がテスト回路26から入力されることにより、カラムアドレスを構成する複数ビットのうち最上位の1ビットの論理に関らず、サブメモリバンクBANK0_X00、及びサブメモリバンクBANK0_X01は、それぞれのメインIO線を介して、Pass-failデータ出力回路それぞれPass-failデータ出力回路000、Pass-failデータ出力回路001とするに接続される構成とする。同様に、メモリバンクBANK_0におけるサブメモリバンクBANK0_X1を、カラムアドレスYA0、カラムアドレスYA1によって選択される2つの領域それぞれサブメモリバンクBANK0_X10、サブメモリバンクBANK0_X11とするに分割する構成とする。サブメモリバンクBANK0_X10、及びサブメモリバンクBANK0_X11が、それぞれのメインIO線を介して、Pass-failデータ出力回路それぞれPass-failデータ出力回路010、Pass-failデータ出力回路011とするに接続される構成とする。また、同様に、メモリバンクBANK_1におけるサブメモリバンクBANK1_X0を、カラムアドレスYA0、カラムアドレスYA1によって選択される2つの領域それぞれサブメモリバンクBANK1_X00、サブメモリバンクBANK1_X01とするに分割する構成とする。サブメモリバンクBANK1_X00、及びサブメモリバンクBANK1_X01が、それぞれのメインIO線を介して、Pass-failデータ出力回路それぞれPass-failデータ出力回路100、Pass-failデータ出力回路101とするに接続される構成とする。同様に、メモリバンクBANK_1におけるサブメモリバンクBANK1_X1を、カラムアドレスYA0、カラムアドレスYA1によって選択される2つの領域それぞれサブメモリバンクBANK1_X10、サブメモリバンクBANK1_X11とするに分割する構成とする。サブメモリバンクBANK1_X10、及びサブメモリバンクBANK1_X11が、それぞれのメインIO線を介して、Pass-failデータ出力回路それぞれPass-failデータ出力回路110、Pass-failデータ出力回路111とするに接続される構成とする。また、同様に、メモリバンクBANK_2におけるサブメモリバンクBANK2_X0を、カラムアドレスYA0、カラムアドレスYA1によって選択される2つの領域それぞれサブメモリバンクBANK2_X00、サブメモリバンクBANK2_X01とするに分割する構成とする。サブメモリバンクBANK2_X00、及びサブメモリバンクBANK2_X01が、それぞれのメインIO線を介して、Pass-failデータ出力回路それぞれPass-failデータ出力回路200、Pass-failデータ出力回路201とするに接続される構成とする。同様に、メモリバンクBANK_2におけるサブメモリバンクBANK2_X1を、カラムアドレスYA0、カラムアドレスYA1によって選択される2つの領域それぞれサブメモリバンクBANK2_X10、サブメモリバンクBANK2_X11とするに分割する構成とする。サブメモリバンクBANK2_X10、及びサブメモリバンクBANK2_X11が、それぞれのメインIO線を介して、Pass-failデータ出力回路それぞれPass-failデータ出力回路210、Pass-failデータ出力回路211とするに接続される構成とする。また、同様に、メモリバンクBANK_3におけるサブメモリバンクBANK3_X0を、カラムアドレスYA0、カラムアドレスYA1によって選択される2つの領域それぞれサブメモリバンクBANK3_X00、サブメモリバンクBANK3_X01とするに分割する構成とする。サブメモリバンクBANK3_X00、及びサブメモリバンクBANK3_X01が、それぞれのメインIO線を介して、Pass-failデータ出力回路それぞれPass-failデータ出力回路300、Pass-failデータ出力回路301とするに接続される構成とする。同様に、メモリバンクBANK_3におけるサブメモリバンクBANK3_X1を、カラムアドレスYA0、カラムアドレスYA1によって選択される2つの領域それぞれサブメモリバンクBANK3_X10、サブメモリバンクBANK3_X11とするに分割する構成とする。サブメモリバンクBANK3_X10、及びサブメモリバンクBANK3_X11が、それぞれのメインIO線を介して、Pass-failデータ出力回路それぞれPass-failデータ出力回路310、Pass-failデータ出力回路311とするに接続される構成とする。つまり、図2に示す各メモリバンク各々において、メモリバンクを4個のサブメモリバンクに分割し、分割されたサブメモリバンク各々に対して、Pass-failデータ出力回路を設ける構成とする。以上の構成により、テスト動作において、メモリバンクBANK_0におけるサブメモリバンクBANK0_00、及びサブメモリバンクBANK0_01から、選択されたメモリセル群第1のメモリセル群のデータが、センスアンプSAによるビット線増幅後、それぞれPass-failデータ出力回路000、及びPass-failデータ出力回路001に入力される。Pass-failデータ出力回路000は、第1のエラーデータエラーデータB0X0Y0とするを出力する。また、Pass-failデータ出力回路001は、第1のエラーデータエラーデータB0X0Y1とするを出力する。また、メモリバンクBANK_0において、サブメモリバンクBANK0_10、サブメモリバンクBANK0_11から、選択されたメモリセル群第2のメモリセル群のデータが、センスアンプSAによるビット線増幅後、それぞれPass-failデータ出力回路010、及びPass-failデータ出力回路011に入力される。Pass-failデータ出力回路010は、第2のエラーデータエラーデータB0X1Y0とするを出力する。Pass-failデータ出力回路011は、第2のエラーデータエラーデータB0X1Y1とするを出力する。同様に、テスト動作において、メモリバンクBANK_1におけるサブメモリバンクBANK1_00、サブメモリバンクBANK1_01から、選択されたメモリセル群第1のメモリセル群のデータが、センスアンプSAによるビット線増幅後、それぞれPass-failデータ出力回路100、及びPass-failデータ出力回路101に入力される。Pass-failデータ出力回路100は、第1のエラーデータエラーデータB1X0Y0とするを出力する。また、Pass-failデータ出力回路101は、第1のエラーデータエラーデータB1X0Y1とするを出力する。また、メモリバンクBANK_1において、サブメモリバンクBANK1_10、サブメモリバンクBANK1_11から、選択されたメモリセル群第2のメモリセル群のデータが、センスアンプSAによるビット線増幅後、それぞれPass-failデータ出力回路110、及びPass-failデータ出力回路111に入力される。Pass-failデータ出力回路110は、第2のエラーデータエラーデータB1X1Y0とするを出力する。Pass-failデータ出力回路111は、第2のエラーデータエラーデータB1X1Y1とするを出力する。同様に、テスト動作において、メモリバンクBANK_2におけるサブメモリバンクBANK2_00、サブメモリバンクBANK2_01から、選択されたメモリセル群第1のメモリセル群のデータが、センスアンプSAによるビット線増幅後、それぞれPass-failデータ出力回路200、及びPass-failデータ出力回路201に入力される。Pass-failデータ出力回路200は、第1のエラーデータエラーデータB2X0Y0とするを出力する。また、Pass-failデータ出力回路201は、第1のエラーデータエラーデータB2X0Y1とするを出力する。また、メモリバンクBANK_2において、サブメモリバンクBANK2_10、サブメモリバンクBANK2_11から、選択されたメモリセル群第2のメモリセル群のデータが、センスアンプSAによるビット線増幅後、それぞれPass-failデータ出力回路210、及びPass-failデータ出力回路211に入力される。Pass-failデータ出力回路210は、第2のエラーデータエラーデータB2X1Y0とするを出力する。Pass-failデータ出力回路211は、第2のエラーデータエラーデータB2X1Y1とするを出力する。同様に、テスト動作において、メモリバンクBANK_3におけるサブメモリバンクBANK3_00、サブメモリバンクBANK3_01から、選択されたメモリセル群第1のメモリセル群のデータが、センスアンプSAによるビット線増幅後、それぞれPass-failデータ出力回路300、及びPass-failデータ出力回路301に入力される。Pass-failデータ出力回路300は、第1のエラーデータエラーデータB3X0Y0とするを出力する。また、Pass-failデータ出力回路301は、第1のエラーデータエラーデータB3X0Y1とするを出力する。また、メモリバンクBANK_3において、サブメモリバンクBANK3_10、サブメモリバンクBANK3_11から、選択されたメモリセル群第2のメモリセル群のデータが、センスアンプSAによるビット線増幅後、それぞれPass-failデータ出力回路310、及びPass-failデータ出力回路311に入力される。Pass-failデータ出力回路310は、第2のエラーデータエラーデータB3X1Y0とするを出力する。Pass-failデータ出力回路311は、第2のエラーデータエラーデータB3X1Y1とするを出力する。上述した、各サブメモリバンクからのエラーデータが入力されるテスト制御回路61aを備えない場合、16個のPass-failデータ出力回路が出力する16ビットのエラーデータは、FIFO回路61bにより、パラレルシリアル変換されて、シリアルデータが生成される。データ入出力回路61cは、FIFO回路61bから入力されるシリアルデータをDLL回路19から入力される内部クロックLCLKに同期させ、データ入出力端子14から、リードデータDQ0テストデータとして出力する。図9aは、テストデータの波形を示す。図9aにはHレベルまたはLレベルを図示していないが、サブメモリバンク内に不良のメモリセル書き込んだデータをテスト動作において読み出すことのできないメモリセルがある場合、不良のメモリセルに対応するテストデータとしてHレベルのテストデータが、良品のメモリセルに対応するテストデータとしてLレベルのテストデータが出力される。例えば、メモリバンクBANK_0のサブメモリバンクBANK0_00における選択されたメモリセル第1のメモリセル群にのみ、不良のメモリセルが含まれる場合、エラーデータB0X0Y0に対応するテストデータがHレベル、他のエラーデータに対応するテストデータはLレベルとなる。しかしながら、本実施形態において、半導体装置15は、テスト制御回路61aを備えることにより、テスト動作において図9bに示す、図9aに比べて少ない個数のテストデータを出力する。テスト制御回路61aは、図6に示すテスト制御回路と同様に、第1エラーデータ合成回路、第2エラーデータ合成回路、及び第3エラーデータ合成回路を備える。入力されるエラーデータが第1の実施形態に比べて2倍の16ビットとなるが、メモリバンクの個数は4個と同じであるので、第1エラーデータ合成回路は4個の4入力論理和回路オア回路81a~オア回路84aとするから構成される。また、入力される第1のメモリセル群に対応するエラーデータが第1の実施形態に比べて2倍の8ビットとなるので、第2エラーデータ合成回路は2個の4入力論理和回路オア回路85a、オア回路85bとするから構成される。同じく、入力される第2のメモリセル群に対応するエラーデータが第1の実施形態に比べて2倍の8ビットとなるので、第3エラーデータ合成回路は2個の4入力論理和回路オア回路86a、オア回路86bとするから構成される。オア回路81aは、Pass-failデータ出力回路000が出力するエラーデータB0X0Y0、Pass-failデータ出力回路001が出力するエラーデータB0X0Y1、Pass-failデータ出力回路010が出力するエラーデータB0X1Y0、及びPass-failデータ出力回路011が出力するエラーデータB0X1Y1との論理和を演算し、テストデータB0を出力する。また、オア回路82aは、Pass-failデータ出力回路100が出力するエラーデータB1X0Y0、Pass-failデータ出力回路101が出力するエラーデータB1X0Y1、Pass-failデータ出力回路110が出力するエラーデータB1X1Y0、及びPass-failデータ出力回路111が出力するエラーデータB1X1Y1との論理和を演算し、テストデータB1を出力する。また、オア回路83aは、Pass-failデータ出力回路200が出力するエラーデータB2X0Y0、Pass-failデータ出力回路201が出力するエラーデータB2X0Y1、Pass-failデータ出力回路210が出力するエラーデータB2X1Y0、及びPass-failデータ出力回路211が出力するエラーデータB2X1Y1との論理和を演算し、テストデータB2を出力する。また、オア回路84aは、Pass-failデータ出力回路300が出力するエラーデータB3X0Y0、Pass-failデータ出力回路301が出力するエラーデータB3X0Y1、Pass-failデータ出力回路310が出力するエラーデータB3X1Y0、及びPass-failデータ出力回路311が出力するエラーデータB3X1Y1との論理和を演算し、テストデータB3を出力する。オア回路85aは、Pass-failデータ出力回路000が出力するエラーデータB0X0Y0、Pass-failデータ出力回路100が出力するエラーデータB1X0Y0、Pass-failデータ出力回路200が出力するエラーデータB2X0Y0、及びPass-failデータ出力回路300が出力するエラーデータB3X0Y0との論理和を演算し、テストデータX0Y0を出力する。また、オア回路85bは、Pass-failデータ出力回路001が出力するエラーデータB0X0Y1、Pass-failデータ出力回路101が出力するエラーデータB1X0Y1、Pass-failデータ出力回路201が出力するエラーデータB2X0Y1、及びPass-failデータ出力回路301が出力するエラーデータB3X0Y1との論理和を演算し、テストデータX0Y1を出力する。オア回路86aは、Pass-failデータ出力回路010が出力するエラーデータB0X1Y0、Pass-failデータ出力回路110が出力するエラーデータB1X1Y0、Pass-failデータ出力回路210が出力するエラーデータB2X1Y0、及びPass-failデータ出力回路310が出力するエラーデータB3X1Y0との論理和を演算し、テストデータX1Y0を出力する。また、オア回路86bは、Pass-failデータ出力回路011が出力するエラーデータB0X1Y1、Pass-failデータ出力回路111が出力するエラーデータB1X1Y1、Pass-failデータ出力回路211が出力するエラーデータB2X1Y1、及びPass-failデータ出力回路311が出力するエラーデータB3X1Y1との論理和を演算し、テストデータX1Y1を出力する。テスト制御回路61aが出力する8ビットのテストデータは、FIFO回路61bにより、パラレルシリアル変換されて、シリアルデータが生成される。データ入出力回路61cは、FIFO回路61bから入力されるシリアルデータをDLL回路19から入力される内部クロックLCLKに同期させ、データ入出力端子14から、リードデータDQ0テストデータとして出力する。図9bは、テストデータの波形を示す。図9bにはHレベルまたはLレベルを図示していないが、サブメモリバンク内に不良のメモリセル書き込んだデータをテスト動作において読み出すことのできないメモリセルがある場合、不良のメモリセルに対応するテストデータとしてHレベルのテストデータが、良品のメモリセルに対応するテストデータとしてLレベルのテストデータが出力される。例えば、メモリバンクBANK_0のサブメモリバンクBANK0_00における選択されたメモリセル第1のメモリセル群にのみ、不良のメモリセルが含まれる場合、テストデータB0、テストデータX0Y0がHレベル、他のテストデータはLレベルとなる。また、例えば、メモリバンクBANK_3のサブメモリバンクBANK0_11における選択されたメモリセル第2のメモリセル群にのみ、不良のメモリセルが含まれる場合、テストデータB3、テストデータX1Y1がHレベル、他のテストデータはLレベルとなる。続いて、第1の実施形態、及び第2の実施形態において説明したテストデータのビット数について、それぞれ以下に説明する。ここで、複数のメモリバンクの個数をppは整数であってp≧2とする。第1の実施形態、及び第2の実施形態において、いずれもp=4である。また、第1のメモリセル群及び第2のメモリセル群のメモリバンクにおける位置を示すロウアドレスデータサブメモリバンクの分割に用いるロウアドレスのビット数をqqは整数であってq≧1ビットとする。第1の実施形態、及び第2の実施形態において、いずれもq=1である。また、第1のメモリセル群及び第2のメモリセル群のメモリバンクにおける位置を示すカラムアドレスデータサブメモリバンクの分割に用いるカラムアドレスのビット数をrrは整数であってr≧0ビットとする。第1の実施形態において、r=0、第2の実施形態において、r=1である。Pass-failデータ出力回路エラーデータ出力回路が出力するエラーデータのビット数は、p×2q×2rである。第1の実施形態において8ビット、第2の実施形態において16ビットであるそれぞれ図7、図9a参照。しかしながら、本発明の縮退の仕方は、これに限るものではなく、バンク同士を縮退しても良いものである。つまり、本発明を適用すれば、バンクやロウカラムの組み合わせに関係なく、2nビットの出力に対して、最大で2×nビットまでデータの出力を削減できるものである。テスト制御回路61aが生成する第1または第2のメモリセル群に不良セルがあることを示すテストデータのビット数はpビットである。第1の実施形態、及び第2の実施形態において、いずれも4ビットであるそれぞれ図7、図9b参照。また、複数のメモリバンクにおける第1のメモリセル群に不良セルがあることを示すテストデータのビット数、及び第2のメモリセル群に不良セルがあることを示すテストデータのビット数は、それぞれqrビットである。第1の実施形態において、第1のメモリセル群に不良セルがあることを示すテストデータはテストデータX0であり、ビット数は1ビット、第2のメモリセル群に不良セルがあることを示すテストデータはテストデータX1であり、1ビットである図7参照。第2の実施形態において、第1のメモリセル群に不良セルがあることを示すテストデータはテストデータX0Y0、及びテストデータX0Y1であり、ビット数は2ビット、第2のメモリセル群に不良セルがあることを示すテストデータはテストデータX1Y0、及びテストデータX0Y1であり、2ビットである図9b参照。テスト制御回路61aが出力するpqr×2ビットのテストデータは、FIFO回路61bにより、パラレルシリアル変換されて、シリアルデータが生成される。データ入出力回路61cは、FIFO回路61bから入力されるシリアルデータをDLL回路19から入力される内部クロックLCLKに同期させ、データ入出力端子14から、リードデータDQ0テストデータとして出力する。第1の実施形態では半導体装置15から6ビットのテストデータが出力され、第2の実施形態では8ビットのテストデータが出力されるそれぞれ図7、図9b参照。半導体装置15がテスト制御回路61aを備えることにより、テスト制御回路61aを備えない場合に比べ、第1の実施形態では8ビットから6ビットへと、第2の実施形態では16ビットから8ビットへと、シリアルに出力されるテストデータのデータの個数を低減することができる。よって、本発明によれば、テスト時間の短縮された半導体装置を提供することができる。本願の技術思想は、メモリ機能を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタFieldEffectTransistorFETであれば良く、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFT等の様々なFETに適用できる。トランジスタ等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であれば成し得る各種変形、修正を含むことは勿論である。"