第1のウェル層と、前記第1のウェル層上に形成され、固定電位と接続された、前記第1のウェル層と同じ導電型のガードバンド拡散層と、を備える、ガードバンドセル。1又は連結された2以上の請求項1に記載の前記ガードバンドセルを備え、セル配置領域内において、前記セル配置領域の外部に形成されたIOバッファのうちで電源供給が遮断される前記IOバッファに対向する部分に配置されることを特徴とする、ガードバンド。前記連結された2以上の前記ガードバンドセルは、セルの配列方向である第1の方向の前記セル配置領域の外縁に沿って連結され、前記連結された2以上の前記ガードバンドセルの前記第1のウェル層及び前記ガードバンド拡散層は、それぞれ前記第1の方向に連結されることを特徴とする、請求項2に記載のガードバンド。前記1の前記ガードバンドセルは、セルの配列方向である第1の方向の前記セル配置領域の外縁に沿って配置される、請求項2に記載のガードバンド。前記ガードバンドセルは、前記第1のウェル層上に形成され、前記第1のウェル層と同じ導電型の第1のTAP拡散層と、前記第1のウェル層に対してセルの配列方向と直交する方向である第2の方向に連結して形成され、前記第1のウェル層とは異なる導電型の第2のウェル層と、前記第2のウェル層上に形成され、前記第2のウェル層と同じ導電型の第2のTAP拡散層と、を更に備えることを特徴とする、請求項3又は4に記載のガードバンド。前記ガードバンドに対して前記第1の方向に離隔して配置されたプリミティブセルと前記ガードバンドとの間に配置されるガードバンド用閉じセルを更に備え、前記プリミティブセル及び前記ガードバンド用閉じセルは、前記第1のウェル層、前記第2のウェル層、前記第1のTAP拡散層及び前記第2のTAP拡散層を備え、前記ガードバンド、前記ガードバンド用閉じセル及び前記プリミティブセルの前記第1のウェル層、前記第2のウェル層、前記第1のTAP拡散層及び前記第2のTAP拡散層は、それぞれ前記第1の方向に連結されることを特徴とする、請求項5に記載のガードバンド。前記ガードバンド拡散層は、前記第1のTAP拡散層と前記第2のTAP拡散層との間に形成されることを特徴とする、請求項5又は6に記載のガードバンド。前記ガードバンド拡散層の前記第2の方向の幅は、前記第1のTAP拡散層の前記第2の方向の幅よりも大きいことを特徴とする、請求項5乃至7のいずれか一項に記載のガードバンド。前記第1のウェル層は、前記第2のウェル層と、前記第1の方向の前記セル配置領域の前記外縁と、の間に形成されることを特徴とする、請求項5乃至8のいずれか一項に記載のガードバンド。前記連結された2以上の前記ガードバンドセルは、セルの配列方向と直交する方向である第2の方向の前記セル配置領域の外縁に沿って連結され、前記連結された2以上の前記ガードバンドセルの前記第1のウェル層及び前記ガードバンド拡散層は、それぞれ前記第2の方向に連結されることを特徴とする、請求項2に記載のガードバンド。前記1の前記ガードバンドセルは、セルの配列方向と直交する方向である第2の方向の前記セル配置領域の外縁に沿って配置される、請求項2に記載のガードバンド。前記ガードバンドの前記第2の方向の第1の端部に配置されたガードバンドセルと、当該第1の端部に配置されたガードバンドセルに対してセルの配列方向である第1の方向に離隔して配置されたプリミティブセルと、の間に配置された第1のガードバンドセル用閉じセルと、前記ガードバンドの前記第1の端部の反対側の第2の端部に配置されたガードバンドセルと当該第2の端部に配置されたガードバンドセルに対して前記第2の方向に離隔して配置されたプリミティブセルと、の間に配置された第2のガードバンドセル用閉じセルと、を更に備え、前記第1のガードバンドセル用閉じセルは、前記第1のウェル層と、前記第1のウェル層上に形成され、前記第1のウェル層と同じ導電型の第1のTAP拡散層と、を備え、前記第2のガードバンドセル用閉じセルは、前記第1のウェル層とは異なる導電型の第2のウェル層と、前記第2のウェル層上に形成され、前記第2のウェル層と同じ導電型の第2のTAP拡散層と、を備えることを特徴とする、請求項10又は11に記載のガードバンド。前記プリミティブセルは、前記第1及び前記第2のウェル層と、前記第1及び前記第2のTAP拡散層と、を備え、前記第1のガードバンドセル用閉じセル及び前記プリミティブセルの前記第1のTAP拡散層が前記第1の方向に連結され、前記第2のガードバンドセル用閉じセル及び前記プリミティブセルの前記第2のTAP拡散層が前記第1の方向に連結されることを特徴とする、請求項12に記載のガードバンド。前記ガードバンド拡散層は、前記第1のガードバンドセル用閉じセルの前記第1のTAP拡散層と連結されることを特徴とする、請求項13に記載のガードバンド。セルの配列方向である第1の方向のセル配置領域の外縁に沿って配置され、1又は前記第1の方向に連結された2以上の第1のガードバンドセルを有する第1のガードバンドと、前記第1のガードバンドセルを介して前記第1の方向の前記セル配置領域の前記外縁と対向し、1又は前記第1の方向に連結された2以上の第2のガードバンドセルを有する第2のガードバンドと、を備え、前記第1のガードバンドセルは、第1導電型の第1のウェル層と、前記第1のウェル層上に形成され、固定電位と接続された、前記第1導電型の第1のガードバンド拡散層と、を備え前記第2のガードバンドセルは、前記第1導電型とは異なる第2導電型の第2のウェル層と、前記第2のウェル層上に形成され、固定電位と接続された、前記第2導電型の第2のガードバンド拡散層と、を備える、ガードバンド。セルの配列方向と直交する方向である第2の方向のセル配置領域の外縁に沿って配置され、1又は前記第2の方向に連結された2以上の第1のガードバンドセルを有する第1のガードバンドと、前記第1のガードバンドセルを介して前記第2の方向の前記セル配置領域の前記外縁と対向し、1又は前記第2の方向に連結された2以上の第2のガードバンドセルを有する第2のガードバンドと、を備え、前記第1のガードバンドセルは、第1導電型の第1のウェル層と、前記第1のウェル層上に形成され、固定電位と接続された、前記第1導電型の第1のガードバンド拡散層と、を備え前記第2のガードバンドセルは、前記第1導電型とは異なる第2導電型の第2のウェル層と、前記第2のウェル層上に形成され、固定電位と接続された、前記第2導電型の第2のガードバンド拡散層と、を備える、ガードバンド。半導体チップの仕様を考慮した場合、半導体チップの一部への電源供給を遮断する場合が考えられる。例えば、消費電力低減のため、使用していない一部の機能ブロックへの電源供給を遮断する場合がある。また、複数電源の立ち上げシーケンス上、ある一定の期間、電源供給が遮断されるブロックが存在する場合がある。IO領域の電源電圧と内部のランダムロジック領域の電源電圧とが異なる場合、IO領域内の各素子を取り囲む二重ガードリングのそれぞれは、IO領域の電源及びグランドに接続される。また、IO領域内の各IOブロックの電源電圧が異なる場合、二重ガードリングのそれぞれは、各IOブロック内のトランジスタで用いられる電源及びグランドに接続される。以下、IO領域に供給される電源が部分的に遮断される場合について検討する。電源供給が遮断されたブロックに接続されるパッドからサージ電流が注入されると、当該ブロックのガードリングは機能しない。そのため、サージ電流が他の回路ブロックに到達し、ラッチアップ発生のトリガとなる場合がある。図10は、通常の半導体装置600におけるサージ電流の流入経路を模式的に示す上面図である。図10に示すように、IO領域63のうち、特定のIOブロック631への電源供給が遮断される場合について説明する。まず、特定のIOブロック631に対応するパッド641から、サージ電流Isが注入される。すると、IOブロック631のへの電源供給は遮断されているので、サージ電流Isは、特定のIOブロック631内のガードリングには吸収されない。そのため、サージ電流Isは、ランダムロジック領域62に到達してしまう。従って、流入したサージ電流Isにより、ランダムロジック領域62内のCMOS回路でラッチアップが発生する恐れがある。上記の現象を回避するため、通常の半導体装置600において、IOブロック631の二重ガードリングのさらに外側に、電源供給が遮断されない、別のガードリングを設けることが可能である。これは、別のガードリングをランダムロジック領域62と同一電源に接続することで実現可能である。この方法によれば、電源供給されたガードリングにより、サージ電流Isを吸収することができる。しかし、この方法では、IOブロックのサイズが大きくなってしまう。また、IOブロックの汎用性が低下してしまうという問題が生じてしまう。本発明の一態様であるガードバンドセルは、第1のウェル層と、前記第1のウェル層上に形成され、固定電位と接続された、前記第1のウェル層と同じ導電型のガードバンド拡散層と、を備えるものである。本発明の一態様であるガードバンドセルによれば、外部から流入したサージ電流が、固定電位に接続されたガードバンド拡散層により吸収される。これにより、セル配置領域内へのサージ電流の流入を防止できる。本発明の一態様であるガードバンドは、セルの配列方向である第1の方向のセル配置領域の外縁に沿って配置され、1又は前記第1の方向に連結された2以上の第1のガードバンドセルを有する第1のガードバンドと、前記第1のガードバンドセルを介して前記第1の方向の前記セル配置領域の前記外縁と対向し、1又は前記第1の方向に連結された2以上の第2のガードバンドセルを有する第2のガードバンドと、を備え、前記第1のガードバンドセルは、第1導電型の第1のウェル層と、前記第1のウェル層上に形成され、固定電位と接続された、前記第1導電型の第1のガードバンド拡散層と、を備え、前記第2のガードバンドセルは、前記第1導電型とは異なる第2導電型の第2のウェル層と、前記第2のウェル層上に形成され、固定電位と接続された、前記第2導電型の第2のガードバンド拡散層と、を備えるものである。本発明の一態様であるガードバンドによれば、外部から流入したサージ電流が、固定電位に接続された第1及び第2のガードバンド拡散層により吸収される。これにより、セル配置領域内へのサージ電流の流入を防止できる。本発明の一態様であるガードバンドは、セルの配列方向と直交する方向である第2の方向の前記セル配置領域の外縁に沿って配置され、1又は前記第2の方向に連結された2以上の第1のガードバンドセルを有する第1のガードバンドと、前記第1のガードバンドセルを介して前記第2の方向の前記セル配置領域の前記外縁と対向し、1又は前記第2の方向に連結された2以上の第2のガードバンドセルを有する第2のガードバンドと、を備え、前記第1のガードバンドセルは、第1導電型の第1のウェル層と、前記第1のウェル層上に形成され、固定電位と接続された、前記第1導電型の第1のガードバンド拡散層と、を備え、前記第2のガードバンドセルは、前記第1導電型とは異なる第2導電型の第2のウェル層と、前記第2のウェル層上に形成され、固定電位と接続された、前記第2導電型の第2のガードバンド拡散層と、を備えるものである。本発明の一態様であるガードバンドによれば、外部から流入したサージ電流が、固定電位に接続された第1及び第2のガードバンド拡散層により吸収される。これにより、セル配置領域内へのサージ電流の流入を防止できる。本発明は、電源供給が遮断されるIO領域が存在する場合でも、ランダムロジック領域内でのラッチアップの発生を防止するガードバンドセル及びガードバンドを提供することができる。以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。実施の形態1本発明の実施の形態1にかかる半導体装置100について説明する。図1は、実施の形態1にかかる半導体装置100の構成を模式的に示す上面図である。半導体装置100には、基板1、ランダムロジック領域2、IOブロック3、パッド4及び二重ガードバンド5により構成される。基板1の中央部には、ランダムロジック領域2が配置される。ランダムロジック領域2は、セル配置領域であり、本実施の形態では、プリミティブセル、N型ガードバンドセル、P型ガードバンドセル、N型ガードバンドセル用閉じセル及びP型ガードバンドセル用閉じセルが配置される。ランダムロジック領域2の周囲には、IOブロック3が配置される。IOブロック3の外側には、IOブロック3のそれぞれに対応するパッド4が配置される。なお、図1では、電源がオフになるIOブロックを、IOブロック31と表示している。また、IOブロック31に対応するパッドを、パッド41と表示している。半導体装置100では、ランダムロジック領域2において電源がオフとなるIOブロック31に対向する部分に、二重ガードバンド5が配置される。二重ガードバンド5は、ラッチアップ耐性強化を目的として配置される。続いて、二重ガードバンド5を構成するセルについて説明する。二重ガードバンド5は、N型ガードバンドセル11、N型ガードバンドセル用閉じセル12、P型ガードバンドセル13及びP型ガードバンドセル用閉じセル14により構成される。これら4種類のセルは、ランダムロジック領域2内に、通常のプリミティブセルと同様に配置される。図2Aは、実施の形態1にかかるN型ガードバンドセル11の構成を模式的に示す上面図である。N型ガードバンドセル11は、NウェルNW1、PウェルPW1、N型TAP拡散層NT1、P型TAP拡散層PT1及びN型ガードバンド拡散層NGB1を有する。N型ガードバンド拡散層NGB1の幅w11は、N型TAP拡散層NT1の幅w12よりも大きい。NウェルNW1は、N型ガードバンド拡散層NGB1及びN型TAP拡散層NT1を包含するように形成される。なお、図2Aに示す点線は、実際のセル領域CELLの輪郭線を示す。従って、実際のセル領域CELLの外側の領域については、隣接セルとの重複部分を示している。さらに、重複部分において、NウェルとPウェルとが重なる場合には、Nウェルが優先的に配置されるものとする。特に断らない限り、後述する図2B~D及び図5A~Dについても、同様である。図2Bは、実施の形態1にかかるN型ガードバンドセル用閉じセル12の構成を模式的に示す上面図である。N型ガードバンドセル用閉じセル12は、N型ガードバンドセル11の左右に配置されるセルである。N型ガードバンドセル用閉じセル12は、NウェルNW1、PウェルPW1、N型TAP拡散層NT1及びP型TAP拡散層PT1を有する。N型ガードバンドセル用閉じセル12では、NウェルNW1及びPウェルPW1のセル高さ方向の長さが、通常のプリミティブセル800と同等になっている。図2Cは、実施の形態1にかかるP型ガードバンドセル13の構成を模式的に示す上面図である。P型ガードバンドセル13は、NウェルNW1、PウェルPW1、N型TAP拡散層NT1、P型TAP拡散層PT1及びP型ガードバンド拡散層PGB1を有する。P型ガードバンド拡散層PGB1の幅w31は、P型TAP拡散層PT1の幅w32よりも大きい。PウェルPW1は、P型ガードバンド拡散層NGB1及びP型TAP拡散層PT1を包含するように形成される。図2Dは、実施の形態1にかかるP型ガードバンドセル用閉じセル14の構成を模式的に示す上面図である。P型ガードバンドセル用閉じセル14は、P型ガードバンドセル13の左右に配置されるセルである。P型ガードバンドセル用閉じセル14は、NウェルNW1、PウェルPW1、N型TAP拡散層NT1及びP型TAP拡散層PT1を有する。PウェルPW1は、L字型の形状を有する。なお、P型ガードバンドセル用閉じセル14のレイアウトは、図1Dの軸axisを基準として、ミラー反転することが可能である。なお、N型ガードバンドセル11、N型ガードバンドセル用閉じセル12、P型ガードバンドセル13及びP型ガードバンドセル用閉じセル14は、通常のプリミティブセルと同一の高さを有する。続いて、実施の形態1にかかる二重ガードバンド5について説明する。図3は、実施の形態1にかかる二重ガードバンド5の構成を模式的に示す上面図である。二重ガードバンド5では、図3に示すように、1個以上のN型ガードバンドセル11がセルの配列方向図3のX方向に配置される。これにより、N型ガードバンドセル11のそれぞれのN型ガードバンド拡散層NGB1が連結され、N型ガードバンド51が構成される。N型ガードバンド51は、十分な低抵抗の配線図示しないにより、ランダムロジック領域の電源電位と接続される。そして、N型ガードバンドセル11が配置された領域の両端には、N型ガードバンドセル用閉じセル12が配置される。N型ガードバンドセル用閉じセル12の外側には、通常のプリミティブセル不図示が配置される。また、二重ガードバンド5では、1個以上のP型ガードバンドセル13がセルの配列方向図3のX方向に配置される。これにより、P型ガードバンドセル13のそれぞれのP型ガードバンド拡散層PGB1が連結され、P型ガードバンド52が構成される。P型ガードバンド52は、十分な低抵抗の配線図示しないにより、ランダムロジック領域のグランド電位と接続される。そして、P型ガードバンドセル13が配置された領域の両端には、P型ガードバンドセル用閉じセル14が配置される。P型ガードバンドセル用閉じセル14の外側には、通常のプリミティブセル不図示が配置される。なお、二重ガードバンド5では、例えばN型ガードバンド51とN型TAP拡散層NT1とが金属配線不図示にて接続されて、さらに十分低抵抗な金属配線不図示によってランダムロジック領域2の電源電位に接続される。また例えば、P型ガードバンド52とP型TAP拡散層PT1とが金属配線不図示にて接続されて、さらに十分低抵抗な金属配線不図示によってランダムロジック領域2のグランド電位に接続される。よって、二重ガードバンド5によれば、任意の長さただし、基本セル幅の整数倍の長さを有するN型ガードバンド51及びP型ガードバンド52を構成することができる。つまり、二重ガードバンド5では、通常のプリミティブセルとN型ガードバンドセル11との境界部には、N型ガードバンドセル用閉じセル12が配置される。また、通常のプリミティブセルとP型ガードバンドセル13との境界部には、P型ガードバンドセル用閉じセル14が配置される。これにより、通常のプリミティブと閉じセルの境界部において、Pウェル、Nウェル、N型TAP拡散層及びP型TAP拡散層は、同一の幅で連続的に接続される。なお、通常のプリミティブセルの構成については、図9に示すプリミティブセル800と同様であるので、説明を省略する。従って、本構成によれば、電源がオフとなるIOブロック31とランダムロジック領域2のプリミティブセルとの間には、二重ガードバンド5が配置される。また、二重ガードバンド5は、ランダムロジック領域2の電源及びグランドに接続されているので、電源がオフになることはない。よって、パッド41から、IOブロック31を介して電流サージが注入された場合でも、二重ガードバンド5によりサージ電流の電荷を吸収することができる。これにより、ランダムロジック領域2におけるラッチアップの発生を抑制することができる。なお、本実施の形態においては、二重ガードバンドの例について説明したが、ガードバンドは二重ガードバンドに限られるものではなく、N型ガードバンド及びP型ガードバンドのいずれかを設ける構成とすることが可能である。実施の形態2本発明の実施の形態2にかかる半導体装置200について説明する。図4は、実施の形態2にかかる半導体装置200の構成を模式的に示す上面図である。なお、図4では、電源がオフになるIOブロックを、IOブロック32と表示している。IOブロック3の外側には、IOブロック3のそれぞれに対応するパッド4が配置される。また、IOブロック32に対応するパッドを、パッド42と表示している。つまり、半導体装置200では、電源がオフとなるIOブロック32の配列方向と、プリミティブセルの配列方向とが直している。半導体装置200では、ランダムロジック領域2において電源がオフとなるIOブロック32に対向する部分に、二重ガードバンド6が配置される。二重ガードバンド6は、二重ガードバンド5と同様に、ラッチアップ耐性強化を目的として配置される。半導体装置200のその他の構成は、半導体装置100と同様であるので説明を省略する。続いて、二重ガードバンド6を構成するセルについて説明する。二重ガードバンド6は、N型ガードバンドセル21、N型ガードバンドセル用閉じセル22、P型ガードバンドセル23及びP型ガードバンドセル用閉じセル24により構成される。これら4種類のセルは、ランダムロジック領域2内に、通常のプリミティブセルと同様に配置される。図5Aは、実施の形態2にかかるN型ガードバンドセル21の構成を模式的に示す上面図である。N型ガードバンドセル21は、NウェルNW2及びN型ガードバンド拡散層NGB2を有する。NウェルNW2は、N型ガードバンドセル21の全体を覆うように形成される。また、N型ガードバンド拡散層NGB2は、実際のセル領域CELLを覆って形成される。図5Bは、実施の形態2にかかるN型ガードバンドセル用閉じセル22の構成を模式的に示す上面図である。N型ガードバンドセル用閉じセル22は、N型ガードバンドセル21の上下に必要に応じて配置されるセルである。N型ガードバンドセル用閉じセル22は、PウェルPW2、P型TAP拡散層PT2を有する。PウェルPW2は、N型ガードバンドセル用閉じセル22の全体を覆うように形成される。図5Cは、実施の形態2にかかるP型ガードバンドセル23の構成を模式的に示す上面図である。P型ガードバンドセル23は、PウェルPW2及びP型ガードバンド拡散層PGB2を有する。PウェルPW2は、P型ガードバンドセル23の全体を覆うように形成される。また、P型ガードバンド拡散層PGB2は、実際のセル領域CELLを覆って形成される。図5Dは、実施の形態2にかかるP型ガードバンドセル用閉じセル24の構成を模式的に示す上面図である。P型ガードバンドセル用閉じセル24は、P型ガードバンドセル23の上下に必要に応じて配置されるセルである。P型ガードバンドセル用閉じセル24は、NウェルNW2、PウェルPW2及びN型TAP拡散層NT2を有する。なお、N型ガードバンドセル21、N型ガードバンドセル用閉じセル22、P型ガードバンドセル23及びP型ガードバンドセル用閉じセル24は、通常のプリミティブセルと同一の高さを有する。続いて、実施の形態2にかかる二重ガードバンド6について説明する。図6は、実施の形態2にかかる二重ガードバンド6の構成を模式的に示す上面図である。二重ガードバンド6は、図6に示すように、N型ガードバンド53及びP型ガードバンド54により構成される。二重ガードバンド6では、図6に示すように、1個以上のN型ガードバンドセル21がセルの配列方向に対して垂直な方向図6のY方向に配置される。これにより、N型ガードバンドセル21のそれぞれのN型ガードバンド拡散層NGB2が連結され、N型ガードバンド53が構成される。N型ガードバンド53は、十分な低抵抗の配線図示しないにより、ランダムロジック領域の電源電位と接続される。そして、N型ガードバンドセル21が配置された領域の下側には、N型ガードバンドセル用閉じセル22が配置される。N型ガードバンドセル用閉じセル22の外側には、通常のプリミティブセル不図示が配置される。また、二重ガードバンド6では、1個以上のP型ガードバンドセル23がセルの配列方向に対して垂直な方向図6のY方向に配置される。これにより、P型ガードバンドセル23のそれぞれのP型ガードバンド拡散層PGB2が連結され、P型ガードバンド54が構成される。P型ガードバンド54は、十分な低抵抗の配線図示しないにより、ランダムロジック領域のグランド電位と接続される。そして、P型ガードバンドセル23が配置された領域の上側には、P型ガードバンドセル用閉じセル24が配置される。P型ガードバンドセル用閉じセル24の外側には、通常のプリミティブセル不図示が配置される。よって、二重ガードバンド6によれば、任意の長さただし、基本セル幅の整数倍の長さを有するN型ガードバンド53及びP型ガードバンド54を構成することができる。図6の例において、通常のプリミティブセルとN型ガードバンドセル21との境界部の一方には、N型ガードバンドセル用閉じセル22が配置されている。また、通常のプリミティブセルとP型ガードバンドセル23との境界部の一方には、P型ガードバンドセル用閉じセル24が配置されている。このように配置することで、図6のY方向において、ガードバンドセルまたは閉じセルと通常のプリミティブセル不図示とを、TAP拡散層を共有するように連続的に配置することが可能となる。なお、通常のプリミティブセルの構成については、図9に示すプリミティブセル800と同様であるので、説明を省略する。従って、本構成によれば、電源がオフとなるIOブロック32とランダムロジック領域2のプリミティブセルとの間には、二重ガードバンド6が配置されている。また、二重ガードバンド6は、ランダムロジック領域2の電源及びグランドに接続されているので、電源がオフになることはない。よって、パッド42から、IOブロック32を介して電流サージが注入された場合でも、二重ガードバンド6によりサージ電流の電荷を吸収することができる。これにより、半導体装置100と同様に、ランダムロジック領域2におけるラッチアップの発生を抑制することができる。なお、本実施の形態においては、二重ガードバンドの例について説明したが、ガードバンドは二重ガードバンドに限られるものではなく、N型ガードバンド及びP型ガードバンドのいずれかを設ける構成とすることが可能である。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の半導体装置100にかかる二重ガードバンド5及び半導体装置200にかかる二重ガードバンド6の構成は例示に過ぎない。したがって、二重ガードバンド及び二重ガードバンドの周囲に配置されるプリミティブセルのNウェル、Pウェル、N型TAP拡散層及びP型TAP拡散層が、連続的に接続連結されるならば、他のレイアウトとすることができることは言うまでもない。このことは、二重ガードバンドに限らず、N型ガードバンド及びP型ガードバンドのいずれか一方を設ける場合についても同様である。また、上述の実施の形態では、ランダムロジック内にCMOS回路が配置される場合について説明したが、上述の実施の形態にかかるガードバンドセル及びガードバンドは、ラッチアップ防止を目的として、セルを配置することにより構成される、例えば半導体記憶装置などの、他の半導体装置のセル配置領域にも配置することが可能である。