半導体基板上のNMOS形成領域に第1ゲート絶縁膜を介して第1ゲート電極を形成し、前記半導体基板上のPMOS形成領域に第2ゲート絶縁膜を介して第2ゲート電極を形成する工程と、前記第1ゲート電極の側面部にシリコン酸化膜である第1オフセットサイドウォールを形成し、前記第2ゲート電極の側面部にシリコン酸化膜である第2オフセットサイドウォールを形成する工程と、前記第1オフセットサイドウォールと前記第2オフセットサイドウォールとを形成した後、前記NMOS形成領域にN型不純物を注入する工程と、前記N型不純物を注入した後、前記第1オフセットサイドウォールを介して前記第1ゲート電極の側面部に第3オフセットサイドウォールを形成し、前記第2オフセットサイドウォールを介して前記第2ゲート電極の側面部に第4オフセットサイドウォールを形成する工程と、前記第3オフセットサイドウォールと前記第4オフセットサイドウォールとを形成した後、前記PMOS形成領域にP型不純物を注入する工程と、を有する半導体装置の製造方法。半導体基板上のNMOS形成領域に第1ゲート絶縁膜を介して第1ゲート電極を形成し、前記半導体基板上のPMOS形成領域に第2ゲート絶縁膜を介して第2ゲート電極を形成する工程と、前記第1ゲート電極の側面部に第1オフセットサイドウォールを形成し、前記第2ゲート電極の側面部に第2オフセットサイドウォールを形成する工程と、前記第1オフセットサイドウォールと前記第2オフセットサイドウォールとを形成した後、前記NMOS形成領域にN型不純物を注入する工程と、前記N型不純物を注入した後、前記第1オフセットサイドウォールを介して前記第1ゲート電極の側面部に、シリコン酸化膜である第3オフセットサイドウォールを形成し、前記第2オフセットサイドウォールを介して前記第2ゲート電極の側面部にシリコン酸化膜である第4オフセットサイドウォールを形成する工程と、前記第3オフセットサイドウォールと前記第4オフセットサイドウォールとを形成した後、前記PMOS形成領域にP型不純物を注入する工程と、を有する半導体装置の製造方法。半導体基板上のNMOS形成領域に第1ゲート絶縁膜を介して第1ゲート電極を形成し、前記半導体基板上のPMOS形成領域に第2ゲート絶縁膜を介して第2ゲート電極を形成する工程と、前記第1ゲート電極の側面部にシリコン酸化膜である第1オフセットサイドウォールを形成し、前記第2ゲート電極の側面部にシリコン酸化膜である第2オフセットサイドウォールを形成する工程と、前記第1オフセットサイドウォールと前記第2オフセットサイドウォールとを形成した後、前記第1オフセットサイドウォールが前記第1ゲート電極の側面部に形成された状態で、前記NMOS形成領域にN型不純物を注入する工程と、前記N型不純物を注入した後、前記第1オフセットサイドウォールを介して前記第1ゲート電極の側面部に第3オフセットサイドウォールを形成し、前記第2オフセットサイドウォールを介して前記第2ゲート電極の側面部に第4オフセットサイドウォールを形成する工程と、前記第3オフセットサイドウォールと前記第4オフセットサイドウォールとを形成した後、前記第2オフセットサイドウォールと前記第4オフセットサイドウォールとが前記第2ゲート電極の側面部に形成された状態で、前記PMOS形成領域にP型不純物を注入する工程と、を有する半導体装置の製造方法。半導体基板上のNMOS形成領域に第1ゲート絶縁膜を介して第1ゲート電極を形成し、前記半導体基板上のPMOS形成領域に第2ゲート絶縁膜を介して第2ゲート電極を形成する工程と、前記第1ゲート電極の側面部に第1オフセットサイドウォールを形成し、前記第2ゲート電極の側面部に第2オフセットサイドウォールを形成する工程と、前記第1オフセットサイドウォールと前記第2オフセットサイドウォールとを形成した後、前記第1オフセットサイドウォールが前記第1ゲート電極の側面部に形成された状態で、前記NMOS形成領域にN型不純物を注入する工程と、前記N型不純物を注入した後、前記第1オフセットサイドウォールを介して前記第1ゲート電極の側面部に、シリコン酸化膜である第3オフセットサイドウォールを形成し、前記第2オフセットサイドウォールを介して前記第2ゲート電極の側面部に、シリコン酸化膜である第4オフセットサイドウォールを形成する工程と、前記第3オフセットサイドウォールと前記第4オフセットサイドウォールとを形成した後、前記第2オフセットサイドウォールと前記第4オフセットサイドウォールとが前記第2ゲート電極の側面部に形成された状態で、前記PMOS形成領域にP型不純物を注入する工程と、を有する半導体装置の製造方法。前記N型不純物の注入により第1エクステンション層が前記NMOS形成領域に形成され、前記P型不純物の注入により第2エクステンション層が前記PMOS形成領域に形成される請求項1~請求項4の何れか1項に記載の半導体装置の製造方法。前記N型不純物はヒ素であり、前記P型不純物はボロンである請求項1~請求項5の何れか1項に記載の半導体装置の製造方法。半導体基板上のNMOS形成領域に第1ゲート絶縁膜を介して第1ゲート電極を形成し、前記半導体基板上のPMOS形成領域に第2ゲート絶縁膜を介して第2ゲート電極を形成する工程と、前記第1ゲート電極の側面部に第1シリコン酸化膜を形成し、前記第2ゲート電極の側面部に第2シリコン酸化膜を形成する工程と、前記第1シリコン酸化膜と前記第2シリコン酸化膜とを形成した後、前記NMOS形成領域にN型不純物を注入する工程と、前記N型不純物を注入した後、前記第1シリコン酸化膜を介して前記第1ゲート電極の側面部に第1絶縁膜を形成し、前記第1シリコン酸化膜を介して前記第2ゲート電極の側面部に第2絶縁膜を形成する工程と、前記第1絶縁膜と前記第2絶縁膜とを形成した後、前記PMOS形成領域にP型不純物を注入する工程と、を有する半導体装置の製造方法。半導体基板上のNMOS形成領域に第1ゲート絶縁膜を介して第1ゲート電極を形成し、前記半導体基板上のPMOS形成領域に第2ゲート絶縁膜を介して第2ゲート電極を形成する工程と、前記第1ゲート電極の側面部に第1絶縁膜を形成し、前記第2ゲート電極の側面部に第2絶縁膜を形成する工程と、前記第1絶縁膜と前記第2絶縁膜とを形成した後、前記NMOS形成領域にN型不純物を注入する工程と、前記N型不純物を注入した後、前記第1絶縁膜を介して前記第1ゲート電極の側面部に第1シリコン酸化膜を形成し、前記第1絶縁膜を介して前記第2ゲート電極の側面部に第2シリコン酸化膜を形成する工程と、前記第1シリコン酸化膜と前記第2シリコン酸化膜とを形成した後、前記PMOS形成領域にP型不純物を注入する工程と、を有する半導体装置の製造方法。以上説明したように、従来においては、低圧回路部と高圧回路部とでエクステンション層の形成工程を変えるようにしていたが、PMOSトランジスタとNMOSトランジスタとで、エクステンション層形成のための不純物イオン注入は同じ条件で行っていた。そのため、N型不純物AsとP型不純物Bのシリコン基板中での拡散速度の違いによって、エクステンション層のゲートオーバーラップの度合いが、NMOSトランジスタとPMOSトランジスタとで異なっていた。本発明は上記のような問題点を解消するためになされたもので、NMOSトランジスタおよびPMOSトランジスタを有する半導体装置において、ショートチャネル効果を抑制するとともに、ゲート-ドレイン間での電流リークを低減し、また、ゲートオーバーラップに起因する寄生容量を低減して、回路動作速度の低下を低減した半導体装置を提供することを目的とする。本発明に係る請求項1記載の半導体装置の製造方法は、半導体基板上のNMOS形成領域に第1ゲート絶縁膜を介して第1ゲート電極を形成し、前記半導体基板上のPMOS形成領域に第2ゲート絶縁膜を介して第2ゲート電極を形成する工程と、前記第1ゲート電極の側面部にシリコン酸化膜である第1オフセットサイドウォールを形成し、前記第2ゲート電極の側面部にシリコン酸化膜である第2オフセットサイドウォールを形成する工程と、前記第1オフセットサイドウォールと前記第2オフセットサイドウォールとを形成した後、前記NMOS形成領域にN型不純物を注入する工程と、前記N型不純物を注入した後、前記第1オフセットサイドウォールを介して前記第1ゲート電極の側面部に第3オフセットサイドウォールを形成し、前記第2オフセットサイドウォールを介して前記第2ゲート電極の側面部に第4オフセットサイドウォールを形成する工程と、前記第3オフセットサイドウォールと前記第4オフセットサイドウォールとを形成した後、前記PMOS形成領域にP型不純物を注入する工程とを有する。本発明に係る請求項1記載の半導体装置の製造方法によれば、第1オフセットサイドウォールと第2オフセットサイドウォールとを形成した後、NMOS形成領域にN型不純物を注入し、第3オフセットサイドウォールと第4オフセットサイドウォールとを形成した後、PMOS形成領域にP型不純物を注入するので、PMOS形成領域に形成されるP型不純物層は、NMOS形成領域に形成されるN型不純物層に比べて配設間隔が広く、ゲート電極から離れた位置に形成され、その後のプロセスにおける熱処理により、P型不純物が拡散したとしてもP型不純物層のゲートオーバーラップ長さが、N型不純物層よりも長くなることを抑制できる。このような構造を採ることで、PMOSトランジスタのショートチャネル効果が顕著になることを防止でき、また、ゲート-ドレイン間の寄生容量が増大して回路動作速度の低下を防止できる。また、ゲート-ドレイン間での電流リークが増大することを防止して、待機電力消費の増加を抑制できる。<A.実施の形態1><A-1.製造方法>本発明に係る実施の形態1の半導体装置の製造方法として、CMOSトランジスタ100AおよびCMOSトランジスタ100Bを有する半導体装置の製造方法について、製造工程を順に示す断面図である図1~図13を用いて説明する。なお、CMOSトランジスタ100Aは低電圧対応であり、CMOSトランジスタ100Bは高電圧対応であり、それぞれの構成は最終工程を説明する図13において示される。まず、図1に示すように、シリコン基板1の表面内に素子分離絶縁膜2を選択的に形成して、低電圧NMOSトランジスタおよび低電圧PMOSトランジスタを形成する低電圧NMOS領域LNRおよび低電圧PMOS領域LPRを規定するとともに、高電圧NMOSトランジスタおよび高電圧PMOSトランジスタを形成する高電圧NMOS領域HNRおよび高電圧PMOS領域HPRを規定する。なお、低電圧NMOS領域LNRおよび低電圧PMOS領域LPRを総称して低圧回路部、高電圧NMOS領域HNRおよび高電圧PMOS領域HPRを総称して高圧回路部と呼称する場合もある。そして、低電圧NMOS領域LNRおよび高電圧NMOS領域HNRに対応して、シリコン基板1の表面内にP型不純物を含んだPウエル領域PWを、低電圧PMOS領域LPRおよび高電圧PMOS領域HPRに対応して、シリコン基板1の表面内にN型不純物を含んだNウエル領域NWを形成する。なお、以下の説明においては、Pウエル領域PWおよびNウエル領域NWを区別せず、単にシリコン基板と呼称する場合もある。続いて、シリコン基板1の全面を覆うように、厚さ2~8nmの第1のシリコン酸化膜を形成する。次に、低圧回路部の上部が開口部となるようにレジストマスクを形成し、例えばフッ酸処理により低圧回路部における第1のシリコン酸化膜を除去する。その後、レジストマスクを除去して、シリコン基板1の全面を覆うように。厚さ0.5~3nmの第2のシリコン酸化膜を形成する。これにより、低圧回路部においては第2のシリコン酸化膜が形成され、高圧回路部においては第1のシリコン酸化膜の厚さがさらに厚くなって、厚さ2~9nmの第3のシリコン酸化膜が形成される。次に、シリコン基板1の全面にポリシリコン層を形成した後、ポリシリコン層およびその下部の第2のシリコン酸化膜および第3のシリコン酸化膜をパターニングし、低圧回路部および高圧回路部にゲート電極およびゲート絶縁膜を選択的に形成する。なお、最小ゲート幅は、0.015~0.10μmとなる。ここで、ポリシリコン層の膜厚は、例えば、50~200nmとする。また、ポリシリコン層の代わりにポリシリコンゲルマニウム層、またはポリシリコンゲルマニウム層とポリシリコン層の積層構造でも良い。また、ポリシリコン層には、予め不純物がドーピングされていても良いし、ノンドープポリシリコン層を形成した後、NMOS領域におけるノンドープポリシリコン層にはリンP等のN型不純物を、PMOS領域におけるノンドープポリシリコン層にはボロンB等のP型不純物をイオン注入しても良い。もちろん、ノンドープポリシリコン層のままでも良い。なお、ポリシリコン層中の不純物の濃度は1×1019~1×1021cm3となる。図1はパターニング後の状態を示しており、低電圧NMOS領域LNRおよび低電圧PMOS領域LPRにおいては、選択的に形成されたゲート絶縁膜3上に、それぞれゲート電極51および52が配設され、高電圧NMOS領域HNRおよび高電圧PMOS領域HPRにおいては、選択的に形成されたゲート絶縁膜4上に、それぞれゲート電極53および54が配設された構成となっている。次に、図2に示す工程において、高電圧NMOS領域HNRにおけるシリコン基板1の表面内に、N型不純物、例えばヒ素Asをイオン注入により比較的低濃度に導入して、1対のN型不純物層631を形成するエクステンション注入。イオン注入条件は、ヒ素の場合は、注入エネルギー10~50keVでドーズ量5×1012~1×1014cm2とする。また、リンPの場合であれば、注入エネルギー10~30keVで、ドーズ量5×1012~1×1014cm2とする。なお、両方の混合注入でも良い。続いて、シリコン基板1内にボロンB等のP型不純物をイオン注入して1対のP型不純物層731を形成するポケット注入。この注入条件は、注入エネルギー3keV~15keV、ドーズ量1×1012~1×1013cm2とする。図2は、写真製版によるパターニングにより高電圧NMOS領域HNR上部以外をレジストマスクRM1で覆い、ゲート電極53を注入マスクとして、高電圧NMOS領域HNRにエクステンション注入およびポケット注入を行っている状態を示している。なお、1対のN型不純物層631および1対のP型不純物層731は、熱処理により1対のエクステンション層63および1対のポケット層73となり、1対のエクステンション層63は、ゲート電極53の下部のシリコン基板1を間に挟んで対向して配設される。この場合、ゲート電極53下部のシリコン基板1の領域がチャネル領域となる。図3以降には、1対のエクステンション層63および1対のポケット層73になった状態を示している。ここで、ポケット注入に際しては、シリコン基板1の注入軸を所定角度傾けて、所定方向からの注入が終了すると、次に、シリコン基板1を所定角度で面内回転させて再び注入を行うというように、シリコン基板1を断続的に回転させることで、ゲート電極53の側面外方のシリコン基板1内に斜め方向からN型不純物を注入しても良い。なお、注入軸がシリコン基板1に対して垂直な場合を0°とすると、シリコン基板1を傾ける角度は、0°~50°の範囲とすれば良い。シリコン基板1を傾けることで、ポケット層73はシリコン基板1の主面に対して斜め方向に延在するように形成され、その先端部はゲート電極53の下部の領域まで延在する。ポケット層73はゲート電極53の下部の領域にできるだけ入り込むようにすることが望ましいが、傾斜角度が0°の場合、すなわち注入軸がシリコン基板1に対して垂直な場合でも、注入されたイオンは、散乱や、その後プロセスにおける熱拡散によって水平方向にも広がり、ゲート電極53の下部にもポケット層73が延在することになる。また、イオンの散乱は深い位置への注入ほど顕著になり、ポケット注入は、エクステンション注入よりも深い位置に行うので、ポケット注入の方が水平方向へのイオンの広がりが大きく、エクステンション層63はポケット層73に覆われる形状となる。ポケット層73はソースドレイン層とは反対の導電型の不純物を含み、ドレイン層からの空乏層の水平方向の広がりを抑制してパンチスルーを防止する目的で設けられている。なお、ポケット層73はゲート電極53の下部において局所的に不純物濃度を高めているだけなので、しきい値電圧を上昇させることはない。なお、ポケット注入は必ずしも行わなくても良い。次に、図3に示す工程において、高電圧PMOS領域HPRにおけるシリコン基板1の表面内に、P型不純物、例えばボロンBをイオン注入により比較的低濃度に導入して、1対のP型不純物層641を形成する。イオン注入条件は、ボロンの場合は、注入エネルギー3~20keVでドーズ量5×1012~1×1014cm2とする。また、2フッ化ボロンBF2の場合であれば、注入エネルギー15~100keVで、ドーズ量5×1012~1×1014cm2とする。続いて、シリコン基板1内にヒ素等のN型不純物をイオン注入してN型不純物741層を形成する。この注入条件はヒ素であれば、注入エネルギー40keV~140keV、ドーズ量1×1012~1×1013cm2とする。また、リンの場合であれば、注入エネルギー20~70keVで、ドーズ量1×1012~1×1013cm2とする。なお、両方の混合注入でも良い。ポケット注入に際しては、シリコン基板1の注入軸を所定角度傾けて、断続的に回転させて行うことが望ましいことは先に説明した通りである。図3は、写真製版によるパターニングにより高電圧PMOS領域HPR上部以外をレジストマスクRM2で覆い、ゲート電極54を注入マスクとして、高電圧PMOS領域HPRにエクステンション注入およびポケット注入を行っている状態を示している。なお、1対のP型不純物層641および1対のN型不純物層741は、熱処理により1対のエクステンション層64および1対のポケット層74となり、1対のエクステンション層64は、ゲート電極54の下部のシリコン基板1を間に挟んで対向して配設される。この場合、ゲート電極54下部のシリコン基板1の領域がチャネル領域となる。図4以降には、1対のエクステンション層64および1対のポケット層74になった状態を示している。次に、図4に示す工程において、シリコン基板1の全面を覆うように、シリコン酸化膜OX1を形成する。このシリコン酸化膜OX1の厚さは5~30nmである。この後、図5に示す工程において、シリコン酸化膜OX1を異方性エッチングにより全面的にエッチバックすることで、ゲート電極51~54の側面のみにシリコン酸化膜OX1を残し、ゲート電極51~54の側面にオフセットサイドウォール9を形成する。なお、オフセットサイドウォール9の形成においては、シリコン酸化膜OX1のエッチバックを行うが、この際に場合によってはシリコン基板1も若干数nmエッチングされることがある。そこで、オフセットサイドウォール9の形成後に選択エピタキシャル成長を行い、エッチングにより削られたシリコン基板1を復元するようにしても良い。選択エピタキシャル成長は、例えばCVDChemicalVaporDeposition装置において、原料ガスとしてシランガスを用い、成長温度500~800°Cとすることで、ソースドレイン層などのシリコン層上のみにシリコンを結晶成長させることができる。この場合、酸化膜上には成長させないようにするため、結晶成長速度は10Å/sec以下に保つことが望ましい。なお、シリコン基板1のエッチングが問題にならない程度である場合には、この工程は行わなくても良いことは言うまでもない。次に、図6に示す工程において、低電圧NMOS領域LNRにおけるシリコン基板1の表面内に、N型不純物、例えばヒ素をイオン注入により比較的低濃度に導入して、1対のN型不純物層611を形成する。イオン注入条件は、ヒ素の場合は、注入エネルギー0.1~10keVでドーズ量2×1014~5×1015cm2とする。続いて、シリコン基板1内にボロン等のP型不純物をイオン注入して、1対のP型不純物層711を形成する。この注入条件は、注入エネルギー3keV~15keV、ドーズ量1×1013~5×1013cm2とする。ポケット注入に際しては、シリコン基板1の注入軸を所定角度傾けて、断続的に回転させて行うことが望ましいことは先に説明した通りである。図6は、写真製版によるパターニングにより低電圧NMOS領域LNR上部以外をレジストマスクRM3で覆い、ゲート電極51およびオフセットサイドウォール9を注入マスクとして、低電圧NMOS領域LNRにエクステンション注入およびポケット注入を行っている状態を示している。なお、1対のN型不純物層611および1対のP型不純物層711は、熱処理により1対のエクステンション層61および1対のポケット層71となり、1対のエクステンション層61は、ゲート電極51の下部のシリコン基板1を間に挟んで対向して配設される。この場合、ゲート電極51下部のシリコン基板1の領域がチャネル領域となる。図7以降には、1対のエクステンション層61および1対のポケット層71になった状態を示している。次に、図7に示す工程において、シリコン基板1の全面を覆うように、シリコン酸化膜OX2を形成する。このシリコン酸化膜OX2の厚さは5~30nmであり、ゲート電極51~54の側面においてはオフセットサイドウォールとして機能し、後の工程で不要な部分が除去されてオフセットサイドウォール10となる。なお、シリコン酸化膜OX2はゲート電極およびゲート絶縁膜の側面にのみ残るように、この段階でエッチバックしても良い。次に、図8に示す工程において、低電圧PMOS領域LPRにおけるシリコン基板1の表面内に、P型不純物、例えばボロンをイオン注入により比較的低濃度に導入して、1対のP型不純物層621を形成する。イオン注入条件は、ボロンの場合は、注入エネルギー0.1~5keVでドーズ量1×1014~5×1015cm2とする。なお、シリコン基板1表面上のシリコン酸化膜OX2を除去せずにエクステンション注入する場合は、注入されたボロンは、その一部がシリコン酸化膜OX2内に止まる。しかし、シリコン酸化膜OX2内のボロンはこの後のプロセスにおいて受ける熱処理によってシリコン基板1中に拡散し、エクステンション層に加わる。続いて、シリコン基板1内にヒ素等のN型不純物をイオン注入して1対のN型不純物721を形成する。この注入条件は、注入エネルギー30keV~120keV、ドーズ量1×1013~5×1013cm2とする。ポケット注入に際しては、シリコン基板1の注入軸を所定角度傾けて、断続的に回転させて行うことが望ましいことは先に説明した通りである。図8は、写真製版によるパターニングにより低電圧PMOS領域LPR上部以外をレジストマスクRM4で覆い、ゲート電極52およびオフセットサイドウォール9およびゲート電極52のシリコン酸化膜OX2を注入マスクとして、低電圧PMOS領域LPRにエクステンション注入およびポケット注入を行っている状態を示している。なお、1対のP型不純物層621および1対のN型不純物層721は、熱処理により1対のエクステンション層62および1対のポケット層72となり、エクステンション層62は、ゲート電極52の下部のシリコン基板1を間に挟んで対向して配設される。この場合、ゲート電極52下部のシリコン基板1の領域がチャネル領域となる。図9以降には、1対のエクステンション層62および1対のポケット層72になった状態を示している。次に、図9に示す工程において、シリコン基板1の全面を覆うように、シリコン窒化膜SN1を形成する。このシリコン窒化膜SN1の厚さは30~100nmである。次に、図10に示す工程において、シリコン窒化膜SN1を異方性エッチングにより全面的にエッチバックすることで、ゲート電極51~54の側面、正確にはゲート電極51~54の側面部のそれぞれのオフセットサイドウォール10の側面にシリコン窒化膜SN1を残し、サイドウォール絶縁膜11を形成する。なお、シリコン窒化膜SN1のエッチバックに続いて、ゲート電極51~54上およびシリコン基板1上に形成されたシリコン酸化膜OX2を除去することで、オフセットサイドウォール10を得る。次に、図11に示す工程において、低電圧NMOS領域LNRおよび高電圧NMOS領域HNRにおけるシリコン基板1の表面内に、N型不純物、例えばヒ素をイオン注入により比較的高濃度に導入して、それぞれ1対のソースドレイン層81および83を形成するソースドレイン注入。イオン注入条件は、ヒ素の場合は、注入エネルギー10~100keVでドーズ量1×1015~5×1016cm2とする。ソースドレイン注入後、熱処理を行うことで注入された不純物を活性化させる。熱処理条件は、温度800~1100°C、熱処理時間最高温度を保つ時間として定義は0~30秒とする。なお、熱処理時間が0秒であっても、最高温度に到達するまでと、最高温度から常温にまで下降するまでの間に熱処理が進行する。図11は、写真製版によるパターニングにより低電圧NMOS領域LNRおよび高電圧NMOS領域HNR上部以外をレジストマスクRM5で覆い、ゲート電極51、オフセットサイドウォール9、オフセットサイドウォール10、サイドウォール絶縁膜11を注入マスクとし、またゲート電極53、オフセットサイドウォール9、オフセットサイドウォール10、サイドウォール絶縁膜11を注入マスクとして、それぞれ低電圧NMOS領域LNRおよび高電圧NMOS領域HNRにソースドレイン注入を行っている状態を示している。次に、図12に示す工程において、低電圧PMOS領域LPRおよび高電圧PMOS領域HPRにおけるシリコン基板1の表面内に、P型不純物、例えばボロンをイオン注入により比較的高濃度に導入して、それぞれ1対のソースドレイン層82および84を形成するソースドレイン注入。イオン注入条件は、ボロンの場合は、注入エネルギー1~10keVでドーズ量1×1015~5×1016cm2とする。また、2フッ化ボロンの場合であれば、注入エネルギー5~50keVで、ドーズ量1×1015~5×1016cm2とする。ソースドレイン注入後、熱処理を行うことで注入された不純物を活性化させる。熱処理条件は、温度800~1100°C、熱処理時間最高温度を保つ時間として定義は0~30秒とする。図12は、写真製版によるパターニングにより低電圧PMOS領域LPRおよび高電圧PMOS領域HPR上部以外をレジストマスクRM6で覆い、ゲート電極52、オフセットサイドウォール9、オフセットサイドウォール10、サイドウォール絶縁膜11を注入マスクとし、またゲート電極54、オフセットサイドウォール9、オフセットサイドウォール10、サイドウォール絶縁膜11を注入マスクとして、それぞれ低電圧PMOS領域LPRおよび高電圧PMOS領域HPRにソースドレイン注入を行っている状態を示している。次に、図13に示す工程において、シリコン基板1の全面を覆うように、コバルトCo等の高融点金属膜をスパッタリング法や蒸着法により形成し、350~600°Cの高温処理により、シリコン基板1の露出面と高融点金属膜との接触部分や、ゲート電極51~54の露出面と高融点金属膜との接触部分にシリサイド膜を形成する。その後、シリサイド化されずに残った高融点金属膜を除去し、さらに熱処理を行うことで、コバルトシリサイド膜CoSi215および16を形成することで、低電圧対応のCMOSトランジスタ100Aおよび高電圧対応のCMOSトランジスタ100Bが得られる。<A-2.作用効果>以上説明したように、実施の形態1に係る製造方法によれば、低電圧対応のCMOSトランジスタ100Aにおいては、NMOSトランジスタのエクステンション層61は、ゲート電極51およびオフセットサイドウォール9を注入マスクとして形成し、PMOSトランジスタのエクステンション層62は、ゲート電極52、オフセットサイドウォール9および10を注入マスクとして形成するので、エクステンション層62形成のためのイオン注入層621は、エクステンション層61形成のためのイオン注入層611に比べてその配設間隔が広く、ゲート電極から離れた位置に形成され、その後のプロセスにおける熱処理により、注入不純物が拡散したとしてもエクステンション層62のゲートオーバーラップ長さが、エクステンション層61のそれよりも長くなることを抑制できる。このような構造を採ることで、PMOSトランジスタのショートチャネル効果が顕著になることを防止でき、また、ゲート-ドレイン間の寄生容量が増大して回路動作速度の低下を防止できる。また、ゲート-ドレイン間での電流リークが増大することを防止して、待機電力消費の増加を抑制できる。また、エクステンション層61は、ゲート電極51およびオフセットサイドウォール9を注入マスクとして形成するので、エクステンション層61形成のためのイオン注入層611は、ゲート電極51の近くに形成され、エクステンション層61がゲート下部にまで延在せずにオーバーラップ部分が存在しなくなってNMOSトランジスタのチャネルとソースドレイン間が絶縁されて動作電流が減少するという問題は発生しない。なお、本実施の形態では、低電圧対応のCMOSトランジスタ100Aにおいては、PMOSトランジスタのエクステンション層62形成のためのイオン注入層621の配設間隔を、エクステンション層61形成のためのイオン注入層611の配設間隔よりも広くなるようにしているが、高電圧対応のCMOSトランジスタ100Bは従来的な手法で形成している。これは、高電圧部のMOSトランジスタでは、ショートチャネル効果の抑制よりもホットキャリア耐性を保つことが重要だからである。すなわち、ショートチャネル効果の抑制とホットキャリア耐性とはトレードオフ関係にあり、高電圧部ではホットキャリア耐性を保つためにショートチャネル効果の抑制を犠牲にしているからである。<B.実施の形態2><B-1.製造方法>本発明に係る実施の形態2の半導体装置の製造方法として、CMOSトランジスタ200AおよびCMOSトランジスタ200Bを有する半導体装置の製造方法について、製造工程を順に示す断面図である図14~図28を用いて説明する。なお、CMOSトランジスタ200Aは低電圧対応であり、CMOSトランジスタ200Bは高電圧対応であり、それぞれの構成は最終工程を説明する図28において示される。なお、以下の説明においては、図1~図13を用いて説明した実施の形態1と同一の構成については同一の符号を付し、重複する説明は省略する。まず、図1を用いて説明した工程を経て、図14に示すように、低電圧NMOS領域LNRおよび低電圧PMOS領域LPRにおいては、選択的に形成されたゲート絶縁膜3上に、それぞれゲート電極51および52が配設され、高電圧NMOS領域HNRおよび高電圧PMOS領域HPRにおいては、選択的に形成されたゲート絶縁膜4上に、それぞれゲート電極53および54が配設された構成を得る。次に、図15に示す工程において、シリコン基板1の全面を覆うように、シリコン酸化膜OX11を形成する。このシリコン酸化膜OX11の厚さは5~30nmである。この後、図16に示す工程において、シリコン酸化膜OX11を異方性エッチングにより全面的にエッチバックすることで、ゲート電極51~54の側面のみにシリコン酸化膜OX11を残し、ゲート電極51~54の側面にオフセットサイドウォール9を形成する。なお、オフセットサイドウォール9の形成後において選択エピタキシャル成長によりシリコン基板1を復元しても良いことは実施の形態1において説明した通りである。次に、図17に示す工程において、高電圧NMOS領域HNRにおけるシリコン基板1の表面内に、N型不純物、例えばヒ素をイオン注入により比較的低濃度に導入して、1対のN型不純物層631を形成するエクステンション注入。イオン注入条件は、ヒ素の場合は、注入エネルギー10~50keVでドーズ量5×1012~1×1014cm2とする。また、リンの場合であれば、注入エネルギー10~30keVで、ドーズ量5×1012~1×1014cm2とする。なお、両方の混合注入でも良い。続いて、シリコン基板1内にボロン等のP型不純物をイオン注入して1対のP型不純物層731を形成するポケット注入。この注入条件は、注入エネルギー3keV~15keV、ドーズ量1×1012~1×1013cm2とする。ポケット注入に際しては、シリコン基板1の注入軸を所定角度傾けて、断続的に回転させて行うことが望ましいことは実施の形態1において説明した通りである。また、ポケット注入は必ずしも行わなくても良い。図17は、写真製版によるパターニングにより高電圧NMOS領域HNR上部以外をレジストマスクRM11で覆い、ゲート電極53およびオフセットサイドウォール9を注入マスクとして、高電圧NMOS領域HNRにエクステンション注入およびポケット注入を行っている状態を示している。なお、1対のN型不純物層631および1対のP型不純物層731は、熱処理により1対のエクステンション層63および1対のポケット層73となり、1対のエクステンション層63は、ゲート電極53の下部のシリコン基板1を間に挟んで対向して配設される。この場合、ゲート電極53下部のシリコン基板1の領域がチャネル領域となる。図18以降には、1対のエクステンション層63および1対のポケット層73になった状態を示している。次に、図18に示す工程において、高電圧PMOS領域HPRにおけるシリコン基板1の表面内に、P型不純物、例えばボロンをイオン注入により比較的低濃度に導入して、1対のP型不純物層641を形成する。イオン注入条件は、ボロンの場合は、注入エネルギー3~20keVでドーズ量5×1012~1×1014cm2とする。また、2フッ化ボロンの場合であれば、注入エネルギー15~100keVで、ドーズ量5×1012~1×1014cm2とする。続いて、シリコン基板1内にヒ素等のN型不純物をイオン注入して1対のN型不純物層741を形成する。この注入条件はヒ素であれば、注入エネルギー40keV~140keV、ドーズ量1×1012~1×1013cm2とする。また、リンの場合であれば、注入エネルギー20~70keVで、ドーズ量1×1012~1×1013cm2とする。なお、両方の混合注入でも良い。ポケット注入に際しては、シリコン基板1の注入軸を所定角度傾けて、断続的に回転させて行うことが望ましいことは実施の形態1において説明した通りである。図18は、写真製版によるパターニングにより高電圧PMOS領域HPR上部以外をレジストマスクRM12で覆い、ゲート電極54およびオフセットサイドウォール9を注入マスクとして、高電圧PMOS領域HPRにエクステンション注入およびポケット注入を行っている状態を示している。なお、1対のP型不純物層641および1対のN型不純物層741は、熱処理により1対のエクステンション層64および1対のポケット層74となり、1対のエクステンション層64は、ゲート電極54の下部のシリコン基板1を間に挟んで対向して配設される。この場合、ゲート電極54下部のシリコン基板1の領域がチャネル領域となる。図19以降には、1対のエクステンション層64および1対のポケット層74になった状態を示している。次に、図19に示す工程において、シリコン基板1の全面を覆うように、シリコン酸化膜OX12を形成する。このシリコン酸化膜OX12の厚さは5~30nmである。なお、オフセットサイドウォール9はシリコン酸化膜OX12と一体となり、オフセットサイドウォール9の部分での厚さは、他の部分よりも厚くなる。この後、図20に示す工程において、シリコン酸化膜OX12を異方性エッチングにより全面的にエッチバックすることで、ゲート電極51~54の側面のみにシリコン酸化膜OX12を残し、ゲート電極51~54の側面にオフセットサイドウォール90を形成する。次に、図21に示す工程において、低電圧NMOS領域LNRにおけるシリコン基板1の表面内に、N型不純物、例えばヒ素をイオン注入により比較的低濃度に導入して、1対のN型不純物層611を形成する。イオン注入条件は、ヒ素の場合は、注入エネルギー0.1~10keVでドーズ量2×1014~5×1015cm2とする。続いて、シリコン基板1内にボロン等のP型不純物をイオン注入して1対のP型不純物層711を形成する。この注入条件は、注入エネルギー3keV~15keV、ドーズ量1×1013~5×1013cm2とする。ポケット注入に際しては、シリコン基板1の注入軸を所定角度傾けて、断続的に回転させて行うことが望ましいことは先に説明した通りである。図21は、写真製版によるパターニングにより低電圧NMOS領域LNR上部以外をレジストマスクRM13で覆い、ゲート電極51およびオフセットサイドウォール90を注入マスクとして、低電圧NMOS領域LNRにエクステンション注入およびポケット注入を行っている状態を示している。なお、1対のN型不純物層611および1対のP型不純物層711は、熱処理により1対のエクステンション層61および1対のポケット層71となり、1対のエクステンション層61は、ゲート電極51の下部のシリコン基板1を間に挟んで対向して配設される。この場合、ゲート電極51下部のシリコン基板1の領域がチャネル領域となる。図22以降には、1対のエクステンション層61および1対のポケット層71になった状態を示している。次に、図22に示す工程において、シリコン基板1の全面を覆うように、シリコン酸化膜OX13を形成する。このシリコン酸化膜OX13の厚さは5~30nmであり、ゲート電極51~54の側面においてはオフセットサイドウォールとして機能し、後の工程で不要な部分が除去されてオフセットサイドウォール10となる。なお、シリコン酸化膜OX13はゲート電極およびゲート絶縁膜の側面にのみ残るように、この段階でエッチバックしても良い。次に、図23に示す工程において、低電圧PMOS領域LPRにおけるシリコン基板1の表面内に、P型不純物、例えばボロンをイオン注入により比較的低濃度に導入して、1対のP型不純物層621を形成する。イオン注入条件は、ボロンの場合は、注入エネルギー0.1~5keVでドーズ量1×1014~5×1015cm2とする。なお、シリコン基板1表面上のシリコン酸化膜OX13を除去せずにエクステンション注入する場合は、注入されたボロンは、その一部がシリコン酸化膜OX13内に止まる。しかし、シリコン酸化膜OX13内のボロンはこの後のプロセスにおいて受ける熱処理によってシリコン基板1中に拡散し、エクステンション層62に加わる。続いて、シリコン基板1内にヒ素等のN型不純物をイオン注入して1対のN型不純物層721を形成する。この注入条件は、注入エネルギー30~120keV、ドーズ量1×1013~5×1013cm2とする。ポケット注入に際しては、シリコン基板1の注入軸を所定角度傾けて、断続的に回転させて行うことが望ましいことは先に説明した通りである。図23は、写真製版によるパターニングにより低電圧PMOS領域LPR上部以外をレジストマスクRM14で覆い、ゲート電極52およびオフセットサイドウォール90およびゲート電極52の側面のシリコン酸化膜OX13を注入マスクとして、低電圧PMOS領域LPRにエクステンション注入およびポケット注入を行っている状態を示している。なお、1対のP型不純物層621および1対のN型不純物層721は、熱処理により1対のエクステンション層62および1対のポケット層72となり、1対のエクステンション層62は、ゲート電極52の下部のシリコン基板1を間に挟んで対向して配設される。この場合、ゲート電極52下部のシリコン基板1の領域がチャネル領域となる。図24以降には、1対のエクステンション層62および1対のポケット層72になった状態を示している。次に、図24に示す工程において、シリコン基板1の全面を覆うように、シリコン窒化膜SN1を形成する。このシリコン窒化膜SN1の厚さは30~100nmである。次に、図25に示す工程において、シリコン窒化膜SN1を異方性エッチングにより全面的にエッチバックすることで、ゲート電極51~54の側面、正確にはゲート電極51~54の側面部のそれぞれのオフセットサイドウォール10の側面にシリコン窒化膜SN1を残し、サイドウォール絶縁膜11を形成する。なお、シリコン窒化膜SN1のエッチバックに続いて、ゲート電極51~54上およびシリコン基板1上に形成されたシリコン酸化膜OX13を除去することで、オフセットサイドウォール10を得る。次に、図26に示す工程において、低電圧NMOS領域LNRおよび高電圧NMOS領域HNRにおけるシリコン基板1の表面内に、N型不純物、例えばヒ素をイオン注入により比較的高濃度に導入して、それぞれ1対のソースドレイン層81および83を形成するソースドレイン注入。イオン注入条件は、ヒ素の場合は、注入エネルギー10~100keVでドーズ量1×1015~5×1016cm2とする。ソースドレイン注入後、熱処理を行うことで注入された不純物を活性化させる。熱処理条件は、温度800~1100°C、熱処理時間最高温度を保つ時間として定義は0~30秒とする。図26は、写真製版によるパターニングにより低電圧NMOS領域LNRおよび高電圧NMOS領域HNR上部以外をレジストマスクRM15で覆い、ゲート電極51、オフセットサイドウォール90、オフセットサイドウォール10、サイドウォール絶縁膜11を注入マスクとし、またゲート電極53、オフセットサイドウォール90、オフセットサイドウォール10、サイドウォール絶縁膜11を注入マスクとして、それぞれ低電圧NMOS領域LNRおよび高電圧NMOS領域HNRにソースドレイン注入を行っている状態を示している。次に、図27に示す工程において、低電圧PMOS領域LPRおよび高電圧PMOS領域HPRにおけるシリコン基板1の表面内に、P型不純物、例えばボロンをイオン注入により比較的高濃度に導入して、それぞれ1対のソースドレイン層82および84を形成するソースドレイン注入。イオン注入条件は、ボロンの場合は、注入エネルギー1~10keVでドーズ量1×1015~5×1016cm2とする。また、2フッ化ボロンの場合であれば、注入エネルギー5~50keVで、ドーズ量1×1015~5×1016cm2とする。ソースドレイン注入後、熱処理を行うことで注入された不純物を活性化させる。熱処理条件は、温度800~1100°C、熱処理時間最高温度を保つ時間として定義は0~30秒とする。図27は、写真製版によるパターニングにより低電圧PMOS領域LPRおよび高電圧PMOS領域HPR上部以外をレジストマスクRM16で覆い、ゲート電極52、オフセットサイドウォール90、オフセットサイドウォール10、サイドウォール絶縁膜11を注入マスクとし、またゲート電極54、オフセットサイドウォール90、オフセットサイドウォール10、サイドウォール絶縁膜11を注入マスクとして、それぞれ低電圧PMOS領域LPRおよび高電圧PMOS領域HPRにソースドレイン注入を行っている状態を示している。次に、図28に示す工程において、シリコン基板1の全面を覆うように、コバルトCo等の高融点金属膜をスパッタリング法や蒸着法により形成し、350~600°Cの高温処理により、シリコン基板1の露出面と高融点金属膜との接触部分や、ゲート電極51~54の露出面と高融点金属膜との接触部分にシリサイド膜を形成する。その後、シリサイド化されずに残った高融点金属膜を除去し、さらに熱処理を行うことで、コバルトシリサイド膜CoSi215および16を形成することで、低電圧対応のCMOSトランジスタ200Aおよび高電圧対応のCMOSトランジスタ200Bが得られる。<B-2.作用効果>以上説明したように、実施の形態2に係る製造方法によれば、低電圧対応のCMOSトランジスタ200Aにおいては、NMOSトランジスタのエクステンション層61は、ゲート電極51およびオフセットサイドウォール90を注入マスクとして形成し、PMOSトランジスタのエクステンション層62は、ゲート電極52、オフセットサイドウォール90および10を注入マスクとして形成するので、エクステンション層62形成のためのイオン注入層621は、エクステンション層61形成のためのイオン注入層611に比べて配設間隔が広く、ゲート電極から離れた位置に形成され、その後のプロセスにおける熱処理により、注入不純物が拡散したとしてもエクステンション層62のゲートオーバーラップ長さが、エクステンション層61のそれよりも長くなることを抑制できる。このような構造を採ることで、PMOSトランジスタのショートチャネル効果が顕著になることを防止でき、また、ゲート-ドレイン間の寄生容量が増大して回路動作速度の低下を防止できる。また、ゲート-ドレイン間での電流リークが増大することを防止して、待機電力消費の増加を抑制できる。また、エクステンション層61は、ゲート電極51およびオフセットサイドウォール90を注入マスクとして形成するので、エクステンション層61形成のためのイオン注入層611は、ゲート電極51の近くに形成され、エクステンション層61がゲート下部にまで延在せずにオーバーラップ部分が存在しなくなってNMOSトランジスタのチャネルとソースドレイン間が絶縁されて動作電流が減少するという問題は発生しない。さらに、高電圧対応のCMOSトランジスタ200Bにおいては、PMOSトランジスタのエクステンション層64は、ゲート電極54およびオフセットサイドウォール9を注入マスクとして形成するので、エクステンション層64形成のためのイオン注入層641は、ゲート電極から比較的離れた位置に形成され、その後のプロセスにおける熱処理により、注入不純物が拡散したとしてもエクステンション層64のゲートオーバーラップ長さが、必要以上に長くなることを抑制できる。従って、高電圧対応のCMOSトランジスタ200Bにおいても、ショートチャネル効果を抑制でき、ホットキャリア耐性の保持とショートチャネル効果の抑制のバランスを改善できる。<C.実施の形態3><C-1.製造方法>本発明に係る実施の形態3の半導体装置の製造方法として、CMOSトランジスタ300AおよびCMOSトランジスタ300Bを有する半導体装置の製造方法について、製造工程を順に示す断面図である図29~図33を用いて説明する。なお、CMOSトランジスタ300Aは低電圧対応であり、CMOSトランジスタ300Bは高電圧対応であり、それぞれの構成は最終工程を説明する図33において示される。なお、以下の説明においては、図1~図13を用いて説明した実施の形態1と同一の構成については同一の符号を付し、重複する説明は省略する。実施の形態3において、図1~図11を用いて説明した工程を経て、図29に示すように、ゲート電極51~54の側面、正確にはゲート電極51~54の側面部のそれぞれのオフセットサイドウォール10の側面にサイドウォール絶縁膜11が形成され、ゲート電極51、オフセットサイドウォール9、オフセットサイドウォール10、サイドウォール絶縁膜11を注入マスクとし、またゲート電極53、オフセットサイドウォール9、オフセットサイドウォール10、サイドウォール絶縁膜11を注入マスクとして、それぞれ低電圧NMOS領域LNRおよび高電圧NMOS領域HNRに、1対のソースドレイン層81および83を形成した構成を得る。次に、図30に示す工程において、シリコン基板1の全面を覆うように、シリコン窒化膜SN2を形成する。このシリコン窒化膜SN2の厚さは10~50nmである。なお、シリコン窒化膜の代わりにシリコン酸化膜を形成しても良いし、シリコン酸化膜とシリコン窒化膜との多層膜を形成しても良い。次に、図31に示す工程において、シリコン窒化膜SN2を異方性エッチングにより全面的にエッチバックすることで、全てのサイドウォール絶縁膜11の側面にサイドウォール絶縁膜12を形成する。次に、図32に示す工程において、低電圧PMOS領域LPRおよび高電圧PMOS領域HPRにおけるシリコン基板1の表面内に、P型不純物、例えばボロンをイオン注入により比較的高濃度に導入して、それぞれ1対のソースドレイン層82および84を形成するソースドレイン注入。イオン注入条件は、ボロンの場合は、注入エネルギー1~10keVでドーズ量1×1015~5×1016cm2とする。また、2フッ化ボロンの場合であれば、注入エネルギー5~50keVで、ドーズ量1×1015~5×1016cm2とする。ソースドレイン注入後、熱処理を行うことで注入された不純物を活性化させる。熱処理条件は、温度800~1100°C、熱処理時間最高温度を保つ時間として定義は0~30秒とする。図32は、写真製版によるパターニングにより低電圧PMOS領域LPRおよび高電圧PMOS領域HPR上部以外をレジストマスクRM31で覆い、ゲート電極52、オフセットサイドウォール9、オフセットサイドウォール10、サイドウォール絶縁膜11および12を注入マスクとし、またゲート電極54、オフセットサイドウォール9、オフセットサイドウォール10、サイドウォール絶縁膜11および12を注入マスクとして、それぞれ低電圧PMOS領域LPRおよび高電圧PMOS領域HPRにソースドレイン注入を行っている状態を示している。次に、図33に示す工程において、シリコン基板1の全面を覆うように、コバルトCo等の高融点金属膜をスパッタリング法や蒸着法により形成し、350~600°Cの高温処理により、シリコン基板1の露出面と高融点金属膜との接触部分や、ゲート電極51~54の露出面と高融点金属膜との接触部分にシリサイド膜を形成する。その後、シリサイド化されずに残った高融点金属膜を除去し、さらに熱処理を行うことで、コバルトシリサイド膜CoSi215および16を形成することで、低電圧対応のCMOSトランジスタ300Aおよび高電圧対応のCMOSトランジスタ300Bが得られる。<C-2.作用効果>以上説明したように、実施の形態3に係る製造方法によれば、低電圧対応のCMOSトランジスタ300Aにおいては、エクステンション層62形成のためのイオン注入層621は、エクステンション層61形成のためのイオン注入層611に比べて配設間隔が広く、ゲート電極から離れた位置に形成され、その後のプロセスにおける熱処理により、注入不純物が拡散したとしてもエクステンション層62のゲートオーバーラップ長さが、エクステンション層61のそれよりも長くなることを抑制できる。また、低電圧対応のCMOSトランジスタ300Aおよび高電圧対応のCMOSトランジスタ300Bにおいて、PMOSトランジスタのソースドレイン層82および84形成のためのイオン注入層は、NMOSトランジスタのソースドレイン層81および83形成のためのイオン注入層に比べてゲート電極から離れた位置に形成され、その後のプロセスにおける熱処理により、注入不純物が拡散したとしても、ソースドレイン層からチャネル領域への不純物拡散を抑制することができる。このような構造を採ることで、PMOSトランジスタのショートチャネル効果が顕著になることをより確実に防止でき、また、ゲート-ドレイン間の寄生容量が増大して回路動作速度の低下を防止できる。また、ゲート-ドレイン間での電流リークが増大することをより確実に防止して、待機電力消費の増加を抑制できる。また、エクステンション層61は、ゲート電極51およびオフセットサイドウォール9を注入マスクとして形成するので、エクステンション層61形成のためのイオン注入層611は、ゲート電極51の近くに形成され、エクステンション層61がゲート下部にまで延在せず、オーバーラップ部分が存在しなくなってNMOSトランジスタのチャネルとソースドレイン間が絶縁されて動作電流が減少するという問題は発生しない。