第1および第2のインバータからなり、前記第1のインバータの出力信号を前記第2のインバータの入力信号とし、前記第2のインバータの出力信号を前記第1のインバータの入力信号とするフリップフロップを主体として各々構成された複数のメモリセルと、初期化信号が非アクティブレベルである場合に、前記複数のメモリセルの第1のインバータの低電位側給電ノードおよび第2のインバータの低電位側給電ノードの両方を低電位側電源に接続し、前記初期化信号がアクティブレベルである場合に、初期データに応じて、前記複数のメモリセルの第1のインバータの低電位側給電ノードまたは第2のインバータの低電位側給電ノードの一方を低電位側電源から遮断するとともに、他方を低電位側電源に接続する初期化回路とを具備することを特徴とする半導体記憶装置。前記初期化回路は、前記初期化信号がアクティブレベルである場合に、前記初期データに応じて、前記複数のメモリセルの第1のインバータの低電位側給電ノードまたは第2のインバータの低電位側給電ノードの一方を低電位側電源から遮断して高電位側電源に接続することを特徴とする請求項1に記載の半導体記憶装置。第1および第2のインバータからなり、前記第1のインバータの出力信号を前記第2のインバータの入力信号とし、前記第2のインバータの出力信号を前記第1のインバータの入力信号とするフリップフロップを主体として各々構成された複数のメモリセルと、初期化信号が非アクティブレベルである場合に、前記複数のメモリセルの第1のインバータの高電位側給電ノードおよび第2のインバータの高電位側給電ノードの両方を高電位側電源に接続し、前記初期化信号がアクティブレベルである場合に、初期データに応じて、前記複数のメモリセルの第1のインバータの高電位側給電ノードまたは第2のインバータの高電位側給電ノードの一方を高電位側電源から遮断するとともに、他方を高電位側電源に接続する初期化回路とを具備することを特徴とする半導体記憶装置。前記初期化回路は、前記初期化信号がアクティブレベルである場合に、前記初期データに応じて、前記複数のメモリセルの第1のインバータの高電位側給電ノードまたは第2のインバータの高電位側給電ノードの一方を高電位側電源から遮断して低電位側電源に接続することを特徴とする請求項3に記載の半導体記憶装置。ところで、上述した従来のSRAMは、メモリセルに初期設定可能なデータが予め決められており、SRAM外部からのデータ入力によりメモリセルに任意のデータを初期設定することができなかった。本発明は以上説明した事情に鑑みてなされたものであり、外部からのデータ入力により各メモリセルに任意のデータを初期設定することが可能な半導体記憶装置を提供することを目的としている。第1の態様において、この発明による半導体記憶装置は、第1および第2のインバータからなり、前記第1のインバータの出力信号を前記第2のインバータの入力信号とし、前記第2のインバータの出力信号を前記第1のインバータの入力信号とするフリップフロップを主体として各々構成された複数のメモリセルと、初期化信号が非アクティブレベルである場合に、前記複数のメモリセルの第1のインバータの低電位側給電ノードおよび第2のインバータの低電位側給電ノードの両方を低電位側電源に接続し、前記初期化信号がアクティブレベルである場合に、初期データに応じて、前記複数のメモリセルの第1のインバータの低電位側給電ノードまたは第2のインバータの低電位側給電ノードの一方を低電位側電源から遮断するともに、他方を低電位側電源に接続する初期化回路とを具備する。この態様において、初期化信号がアクティブレベルである場合に、初期データに応じて、複数のメモリセルの第1のインバータの低電位側給電ノードまたは第2のインバータの低電位側給電ノードの一方が低電位側電源から遮断されるとともに、他方が低電位側電源に接続される。ここで、第1のインバータの低電位側給電ノードが低電位側電源から遮断され、第2のインバータの低電位側給電ノードが低電位側電源に接続された場合、各メモリセルのフリップフロップでは、第1のインバータが出力信号をLレベルに立ち下げることができなくなるため、第1のインバータの出力信号がHレベル、第2のインバータの出力信号がLレベルである安定状態に落ち着く。一方、第2のインバータの低電位側給電ノードが低電位側電源から遮断され、第1のインバータの低電位側給電ノードが低電位側電源に接続された場合、各メモリセルのフリップフロップでは、第2のインバータが出力信号をLレベルに立ち下げることができなくなるため、第1のインバータの出力信号がLレベル、第2のインバータの出力信号がHレベルである安定状態に落ち着く。第1のインバータの低電位側給電ノードと第2のインバータの低電位側給電ノードのうちのいずれが低電位側電源から遮断されるかは初期データにより定まる。従って、各メモリセルの状態を外部から与える初期データに応じた安定状態にすることができる。第2の態様において、この発明による半導体記憶装置は、第1および第2のインバータからなり、前記第1のインバータの出力信号を前記第2のインバータの入力信号とし、前記第2のインバータの出力信号を前記第1のインバータの入力信号とするフリップフロップを主体として各々構成された複数のメモリセルと、初期化信号が非アクティブレベルである場合に、前記複数のメモリセルの第1のインバータの高電位側給電ノードおよび第2のインバータの高電位側給電ノードの両方を高電位側電源に接続し、前記初期化信号がアクティブレベルである場合に、初期データに応じて、前記複数のメモリセルの第1のインバータの高電位側給電ノードまたは第2のインバータの高電位側給電ノードの一方を高電位側電源から遮断するとともに、他方を高電位側電源に接続する初期化回路とを具備する。この態様において、初期化信号がアクティブレベルである場合に、初期データに応じて、複数のメモリセルの第1のインバータの高電位側給電ノードまたは第2のインバータの高電位側給電ノードの一方が高電位側電源から遮断されるともに、他方が高電位側電源に接続される。ここで、第1のインバータの高電位側給電ノードが高電位側電源から遮断され、第2のインバータの高電位側給電ノードが高電位側電源に接続された場合、各メモリセルのフリップフロップでは、第1のインバータが出力信号をHレベルに立ち上げることができなくなるため、第1のインバータの出力信号がLレベル、第2のインバータの出力信号がHレベルである安定状態に落ち着く。一方、第2のインバータの高電位側給電ノードが高電位側電源から遮断され、第1のインバータの高電位側給電ノードが高電位側電源に接続された場合、各メモリセルのフリップフロップでは、第2のインバータが出力信号をHレベルに立ち上げることができなくなるため、第1のインバータの出力信号がHレベル、第2のインバータの出力信号がLレベルである安定状態に落ち着く。第1のインバータの高電位側給電ノードと第2のインバータの高電位側給電ノードのうちのいずれが高電位側電源から遮断されるかは初期データにより定まる。従って、各メモリセルの状態を外部から与える初期データに応じた安定状態にすることができる。以下、図面を参照し、この発明の実施形態について説明する。<第1実施形態>図1は、この発明の第1実施形態であるSRAMの構成を示す回路図である。一般的なSRAMと同様、本実施形態によるSRAMは、マトリックス状に配列された複数のメモリセルMCを有する。図1にはこのマトリックス状のメモリセルMCの配列の中の一部のメモリセルMCが図示されている。各メモリセルMCは、一対のインバータ103およびインバータ104からなるフリップフロップを主体として構成され、インバータ103の出力部は接続点P2を介してインバータ104の入力部に接続されると共に、インバータ104の出力部は接続点P1を介してインバータ103の入力部に接続され、これら一対のインバータ103、104は互いに相手方の出力信号を各々に対する入力信号としている。インバータ103はPチャネルトランジスタ103AとNチャネルトランジスタ103Bとから構成される。Pチャネルトランジスタ103Aのソースは高電位側電源VDDに接続され、そのドレインはNチャネルトランジスタ103Bのドレインに接続され、このNチャネルトランジスタ103Bのソースは低電位側給電ノード103Sとなっている。これらPチャネルトランジスタ103AおよびNチャネルトランジスタ103Bの各ゲートは上記接続点P1に接続され、各ドレインは上記接続点P2に接続される。また、インバータ104はPチャネルトランジスタ104AとNチャネルトランジスタ104Bとから構成される。Pチャネルトランジスタ104Aのソースは高電位側電源VDDに接続され、そのドレインはNチャネルトランジスタ104Bのドレインに接続され、このNチャネルトランジスタ104Bのソースは低電位側給電ノード104Sとなっている。これらPチャネルトランジスタ104AおよびNチャネルトランジスタ104Bの各ゲートは上記接続点P2に接続され、各ドレインは上記接続点P1に接続される。上記接続点P1とビット線BLaとの間には、トランスファゲート用のNチャネルトランジスタ101が介挿されている。すなわち、Nチャネルトランジスタ101のドレインまたはソースの一方が接続点P1に接続され、その他方がビット線BLaに接続され、そのゲートはワード線WLに接続されている。また、上記接続点P2とビット線BLbとの間には、トランスファゲート用のNチャネルトランジスタ102が接続されている。すなわち、Nチャネルトランジスタ102のドレインまたはソースの一方が接続点P2に接続され、その他方がビット線BLbに接続され、そのゲートはワード線WLに接続されている。各メモリセルMCの低電位側給電ノード103Sは給電線VS1に、各メモリセルMCの低電位側給電ノード104Sは給電線VS2に各々接続されている。そして、給電線VS1および給電線VS2は、初期化回路200に接続されている。この初期化回路200には、SRAMの外部から初期化信号SETおよび初期データD0が与えられる。初期化回路200は、初期化信号SETが非アクティブレベルこの例ではLレベルである場合に、複数のメモリセルMCのインバータ103の低電位側給電ノード103Sが接続された給電線VS1およびインバータ104の低電位側給電ノード104Sが接続された給電線VS2の両方を低電位側電源VSSに接続し、初期化信号SETがアクティブレベルこの例ではHレベルである場合に、初期データD0に応じて、給電線VS1または給電線VS2の一方を低電位側電源VSSから遮断するともに、他方を低電位側電源VSSに接続する回路である。図1に示す初期化回路200は、初期データD0を論理反転して出力するインバータ201と、インバータ201の出力信号と初期化信号SETとの論理積に従って給電線VS1と低電位側電源VSSとの接続状態を切り換えるANDゲート202と、初期データD0と初期化信号SETとの論理積に従って給電線VS2と低電位側電源VSSとの接続状態を切り換えるANDゲート203とにより構成されている。図2aおよびbは、この初期化回路200の詳細な構成例を示す回路図である。図2aに示す例では、図1におけるANDゲート202がNANDゲート202AとNチャネルトランジスタ202Bによるオープンドレイン回路とにより構成されており、図1におけるANDゲート203がNANDゲート203AとNチャネルトランジスタ203Bによるオープンドレイン回路とにより構成されている。ここで、Nチャネルトランジスタ202Bおよび203Bは、同じチャネル長およびチャネル幅を有している。これは、Nチャネルトランジスタ202Bおよび203Bの両方がONである場合に、各メモリセルMCのインバータ103の入出力伝達特性および出力電流特性とインバータ104の入出力伝達特性および出力電流特性とを等しくするためである。初期化信号SETがLレベルである場合、NANDゲート202Aおよび203Aの出力信号はHレベルとなり、Nチャネルトランジスタ202Bおよび203Bは、いずれもONとなり、給電線VS1およびVS2がNチャネルトランジスタ202Bおよび203Bを各々介して低電位側電源VSSに接続される。また、初期化信号SETがHレベルである場合は次のようになる。まず、初期データD0が1Hレベルであり、インバータ201の出力信号がLレベルである場合には、NANDゲート202Aの出力信号がHレベル、NANDゲート203Aの出力信号がLレベルとなる。このため、Nチャネルトランジスタ202BがONとなって、給電線VS1が低電位側電源VSSに接続され、Nチャネルトランジスタ203BがOFFとなって、給電線VS2が低電位側電源VSSから遮断される。一方、初期データD0が0Lレベルであり、インバータ201の出力信号がHレベルである場合には、NANDゲート202Aの出力信号がLレベル、NANDゲート203Aの出力信号がHレベルとなる。このため、Nチャネルトランジスタ202BがOFFとなって、給電線VS1が低電位側電源VSSから遮断され、Nチャネルトランジスタ203BがONとなって、給電線VS2が低電位側電源VSSに接続される。図2bに示す例では、図1におけるANDゲート202がNANDゲート202AとPチャネルトランジスタ202CpおよびNチャネルトランジスタ202CnからなるCMOSインバータ202Cとにより構成されている。また、図1におけるANDゲート203がNANDゲート203AとPチャネルトランジスタ203CpおよびNチャネルトランジスタ203CnからなるCMOSインバータ203Cとにより構成されている。図2aに示す構成例と比較した図2bに示す構成例の本質的な相違点は、給電線VS1と高電位側電源VDDとの間にNANDゲート202Aの出力信号がLレベルである場合にONとなるPチャネルトランジスタ202Cpが介挿され、給電線VS2と高電位側電源VDDとの間にNANDゲート203Aの出力信号がLレベルである場合にONとなるPチャネルトランジスタ203Cpが介挿されている点である。図2bに示す構成例では、初期化信号SETがLレベルである場合に、図2aの構成と同様、Nチャネルトランジスタ202Cnおよび203CnがいずれもONとなり、給電線VS1およびVS2が低電位側電源VSSに接続される。また、初期化信号SETがHレベルである場合は次のようになる。まず、初期データD0が1Hレベルであり、インバータ201の出力信号がLレベルである場合には、Nチャネルトランジスタ202CnがONとなって、給電線VS1が低電位側電源VSSに接続され、Nチャネルトランジスタ203CnがOFFとなって、給電線VS2が低電位側電源VSSから遮断される。これに加えて、Pチャネルトランジスタ203CpがONとなって、給電線VS2が高電位側電源VDDに接続される。一方、初期データD0が0Lレベルであり、インバータ201の出力信号がHレベルである場合には、Nチャネルトランジスタ202CnがOFFとなって、給電線VS1が低電位側電源VSSから遮断され、Nチャネルトランジスタ203CnがONとなって、給電線VS2が低電位側電源VSSに接続される。これに加えて、Pチャネルトランジスタ202CpがONとなって、給電線VS1が高電位側電源VDDに接続される。以上が本実施形態によるSRAMの構成の詳細である。次に本実施形態の動作について説明する。通常動作モードにおいて、初期化信号SETは非アクティブレベルLレベルとされる。この場合、初期化回路200により、給電線VS1および給電線VS2は低電位側電源VSSに接続される。従って、図1に示す全てのメモリセルMCでは、インバータ103および104が有効に動作し、インバータ103および104から構成されるフリップフロップは論理値1または論理値0の1ビットの記憶データを保持する。通常の動作モードの1つであるライトモードでは、この記憶データは、ビット線BLaおよびBLbからNチャネルトランジスタ101および102を各々介して上記フリップフロップに供給される。具体的には、図示しないローデコーダによりワード線WLを選択的にHレベルに駆動し、トランスファゲート用のトランジスタ101および102をONさせる。そして、記憶させるべきデータの論理値に応じて、一対のビット線BLaおよびBLbの一方にHレベルを印加すると共に他方にLレベルを印加する。例えば、一方のビット線BLaにHレベルを印加し、他方のビット線BLbにLレベルを印加すると、接続点P1にはNチャネルトランジスタ101を介してビット線BLaからHレベルが供給され、これに応じてインバータ103はLレベルを出力する。また、接続点P2にはNチャネルトランジスタ102を介してビット線BLbからLレベルが供給され、これに応じてインバータ104はHレベルを出力する。メモリセルMC内のこの信号状態は、ワード線WLがLレベルに駆動されてメモリセルMCが非選択状態となっても、インバータ103および104から構成されるフリップフロップによって保持され、これにより、上記ビット線BLaおよびBLbの信号レベルに対応した1ビットのデータがメモリセルMCに記憶される。なお、本実施形態では、説明の便宜上、メモリセルMC内の接続点P1およびP2の各信号レベルがそれぞれHレベルおよびLレベルで安定しているときに論理値1の1ビットデータが記憶されているものと定義し、逆に接続点P1およびP2の各信号レベルがそれぞれLレベルおよびHレベルで安定しているときに論理値0の1ビットデータが記憶されているものと定義する。次に初期化回路200の構成が図2aに示すものである場合を例に本実施形態における初期データD0の設定動作について説明する。初期データD0の設定を行う場合には、SRAM外部から初期化回路200に初期データD0を与えた状態で、初期化信号SETを一定時間だけアクティブレベルHレベルとし、その後、非アクティブレベルLレベルに戻す。この場合において、初期化信号SETがアクティブレベルHレベルになると次のような動作が行われる。まず、初期データD0が1Hレベルである場合、上述したように、初期化回路200によって給電線VS1が低電位側電源VSSに接続され、給電線VS2が低電位側電源VSSから遮断される。この結果、各メモリセルMCでは、給電線VS2に低電位側給電ノード104Sが接続されたインバータ104が出力信号をLレベルに立ち下げることができなくなり、各メモリセルMCのフリップフロップは、インバータ103の出力信号がLレベル、インバータ104の出力信号がHレベルである安定状態に落ち着く。すなわち、全てのメモリセルMCに論理値1のビットデータが記憶された状態となる。一方、初期データD0が0Lレベルである場合、上述したように、初期化回路200によって給電線VS1が低電位側電源VSSから遮断され、給電線VS2が低電位側電源VSSに接続される。この結果、各メモリセルMCでは、給電線VS1に低電位側給電ノード103Sが接続されたインバータ103が出力信号をLレベルに立ち下げることができなくなるため、各メモリセルMCのフリップフロップは、インバータ103の出力信号がHレベル、インバータ104の出力信号がLレベルである安定状態に落ち着く。すなわち、全てのメモリセルMCに論理値0のビットデータが記憶された状態となる。次に、初期化信号SETが非アクティブレベルLレベルに戻ると、初期化回路200は、給電線VS1および給電線VS2の両方を低電位側電源VSSに接続する。この結果、各メモリセルMCでは、インバータ103および104の両方が有効に動作し、インバータ103および104からなるフリップフロップは、初期化信号SETがアクティブレベルHレベルであるときに到達した安定状態を維持する。初期化回路200として図2bに示すものを採用した場合の動作は、基本的には以上と同様であるが、初期設定の動作が、図2aに示す初期化回路を採用した場合よりも安定する。さらに詳述すると、図2aに示す初期化回路では、例えば初期データD0=1の初期設定を行う場合に、給電線VS2を低電位側電源VSSから遮断するが、図2bに示す初期化回路では、これに加えて給電線VS2を高電位側電源VDDに接続する。このため、各メモリセルMCのフリップフロップは、インバータ103の出力信号がLレベル、インバータ104の出力信号がHレベルである安定状態に確実に到達する。初期データD0=0の初期設定を行う場合も同様である。以上のように本実施形態によれば、SRAM外部からのデータ入力により、SRAMの各メモリセルに所望の初期データD0を設定することができる。<第2実施形態>図3はこの発明の第2実施形態であるSRAMの構成を示す回路図である。上記第1実施形態では、各メモリセルMCのフリップフロップを構成するインバータ103および104において、インバータ103のNチャネルトランジスタ103Bのソース低電位側給電ノード103Sは給電線VS1を介して初期化回路200に接続され、インバータ104のNチャネルトランジスタ104Bのソース低電位側給電ノード104Sは給電線VS2を介して初期化回路200に接続されていた。これに対し、本実施形態では、インバータ103のNチャネルトランジスタ103Bのソースおよびインバータ104のNチャネルトランジスタ104Bのソースは、低電位側電源VSSに接続されている。また、上記第1実施形態では、各メモリセルMCのフリップフロップを構成するインバータ103および104において、インバータ103のPチャネルトランジスタ103Aのソースおよびインバータ104のPチャネルトランジスタ104Aのソースは、高電位側電源VDDに接続されていた。これに対し、本実施形態では、インバータ103のPチャネルトランジスタ103Aのソースは、高電位側給電ノード103Dとなっており、給電線VD1を介して初期化回路200’に接続され、インバータ104のPチャネルトランジスタ104Aのソースは、高電位側給電ノード104Dとなっており、給電線VD2を介して初期化回路200’に接続されている。以上の点を除き、本実施形態における各メモリセルMCの構成は上記第1実施形態のものと同様である。初期化回路200’は、初期化信号SETが非アクティブレベルこの例ではLレベルである場合に、複数のメモリセルMCのインバータ103の高電位側給電ノード103Dが接続された給電線VD1およびインバータ104の高電位側給電ノード104Dが接続された給電線VD2の両方を高電位側電源VDDに接続し、初期化信号SETがアクティブレベルこの例ではHレベルである場合に、初期データD0に応じて、給電線VD1または給電線VD2の一方を高電位側電源VDDから遮断するともに、他方を高電位側電源VDDに接続する回路である。図3に示す初期化回路200’は、初期データD0を論理反転して出力するインバータ204と、初期化信号SETを論理反転して出力するインバータ205と、インバータ204および205の各出力信号の論理和に従って給電線VD1と高電位側電源VDDとの接続状態を切り換えるORゲート206と、初期データD0とインバータ205の出力信号との論理和に従って給電線VD2と高電位側電源VDDとの接続状態を切り換えるORゲート207とにより構成されている。図4aおよびbは、この初期化回路200’の詳細な構成例を示す回路図である。図4aに示す例では、図3におけるORゲート206がNORゲート206AとPチャネルトランジスタ206Bによるオープンドレイン回路とにより構成されており、図3におけるORゲート207がNORゲート207AとPチャネルトランジスタ207Bによるオープンドレイン回路とにより構成されている。ここで、Pチャネルトランジスタ206Bおよび207Bは、同じチャネル長およびチャネル幅を有している。初期化信号SETがLレベルである場合、NORゲート206Aおよび207Aの出力信号がLレベルとなるので、Pチャネルトランジスタ206Bおよび207Bは、いずれもONとなり、給電線VD1およびVD2が高電位側電源VDDに接続される。この状態では、各メモリセルMCのフリップフロップを構成するインバータ103および104は、通常の動作が可能であり、各メモリセルMCを対象とした通常のライト動作およびリード動作が可能である。また、初期化信号SETがHレベルである場合は次のようになる。まず、初期データD0が1Hレベルであり、インバータ204の出力信号がLレベルである場合には、NORゲート206Aの出力信号がHレベル、NORゲート207Aの出力信号がLレベルとなる。このため、Pチャネルトランジスタ206BがOFFとなって、給電線VD1が高電位側電源VDDから遮断され、Pチャネルトランジスタ207BがONとなって、給電線VD2が高電位側電源VDDに接続される。この結果、各メモリセルMCでは、インバータ103が出力信号をHレベルに立ち上げることができなくなり、各メモリセルMCのフリップフロップは、インバータ104の出力信号がHレベル、インバータ103の出力信号がLレベルである安定状態に落ち着く。このようにして全てのメモリセルMCに論理値1のビットデータが書き込まれた状態となる。一方、初期データD0が0Lレベルであり、インバータ204の出力信号がHレベルである場合には、NORゲート206Aの出力信号がLレベル、NORゲート207Aの出力信号がHレベルとなる。このため、Pチャネルトランジスタ206BがONとなって、給電線VD1が高電位側電源VDDに接続され、Pチャネルトランジスタ207BがOFFとなって、給電線VD2が高電位側電源VDDから遮断される。この結果、各メモリセルMCでは、インバータ104が出力信号をHレベルに立ち上げることができなくなり、各メモリセルMCのフリップフロップは、インバータ103の出力信号がHレベル、インバータ104の出力信号がLレベルである安定状態に落ち着く。このようにして全てのメモリセルMCに論理値0のビットデータが書き込まれた状態となる。図4bに示す例では、図3におけるORゲート206がNORゲート206AとPチャネルトランジスタ206CpおよびNチャネルトランジスタ206CnからなるCMOSインバータ206Cとにより構成されている。また、図3におけるORゲート207がNORゲート207AとPチャネルトランジスタ207CpおよびNチャネルトランジスタ207CnからなるCMOSインバータ207Cとにより構成されている。図4aに示す構成例と比較した図4bに示す構成例の本質的な相違点は、給電線VD1と低電位側電源VSSとの間にNORゲート206Aの出力信号がHレベルである場合にONとなるNチャネルトランジスタ206Cnが介挿され、給電線VD2と低電位側電源VSSとの間にNORゲート207Aの出力信号がHレベルである場合にONとなるNチャネルトランジスタ207Cnが介挿されている点である。上述した図2bのPチャネルトランジスタ202Cpおよび203Cpと同様、これらのNチャネルトランジスタ206Cnおよび207Cnは、初期設定の動作をより安定したものとする。本実施形態においても上記第1実施形態と同様な効果が得られる。また、初期化回路200’として、図4bに示す構成のものを採用した場合には、初期設定の動作をより安定したものにすることができる。<他の実施形態>以上、この発明の第1および第2実施形態について説明したが、これ以外にも、この発明には他の実施形態が考えられる。例えば次の通りである。1上記各実施形態では、スイッチング素子として電界効果トランジスタを使用したが、バイポーラトランジスタを使用してもよい。2上記各実施形態では、1個の初期化回路がSRAM内の全てのメモリセルに共通の初期データを設定したが、SRAM内の全メモリセルを幾つかのグループに分けると共に、グループ毎に初期化回路を設け、グループ単位で各メモリセルに初期データを設定するようにしてもよい。