一面13aおよび前記一面13aの反対面である他面13bを有する第1導電型の半導体基板13において、前記半導体基板13の前記一面13aには層間膜20が形成されると共に前記層間膜20上に表面電極21が形成され、前記表面電極21に外部と電気的に接続される表面パッド5が備えられており、前記他面13bに裏面電極22が形成され、前記半導体基板13の前記一面13a側に素子構造が形成されて前記表面電極21と前記裏面電極22との間に電流を流してなる縦型の半導体素子を備えたセル部2aと、前記セル部2aの外周に設けられ、前記半導体基板13の前記一面13a側に第2導電型の複数のコンタクト領域23が形成された抜き取り部2bと、を有する素子部2と、前記素子部2の外周に設けられた外周領域部3と、を備え、前記表面電極21は、セル部2aにおいて前記層間膜20に形成されたコンタクトホール20aを介して前記半導体基板13と電気的に接続されていると共に、前記抜き取り部2bにおいて前記層間膜20に形成されたコンタクトホール20bを介して前記コンタクト領域23と電気的に接続されており、前記表面電極21のうち前記抜き取り部2bに形成された前記コンタクトホール20bから露出する前記コンタクト領域23と対向する部分をそれぞれコンタクト部21dとすると、前記コンタクト部21dと前記表面パッド5とを結ぶ最短距離の線分L1上にはそれぞれ切り込み部21cが形成されていることを特徴とする半導体装置。前記表面電極21は、直線部21aと角部21bとを有する平面形状とされ、前記抜き取り部2bにおける前記層間膜20には、前記表面電極21の外縁に沿って前記コンタクトホール20bが複数形成されており、前記直線部21aに沿ったコンタクト部21dと前記表面パッド5とを結ぶ前記線分L1上に位置する前記切り込み部21cは、前記角部21bに沿った前記コンタクト部21dと前記表面パッド5とを結ぶ前記線分L1上に位置する前記切り込み部21cより小さくされていることを特徴とする請求項1に記載の半導体装置。前記切り込み部21cは、前記直線部21aに沿った前記コンタクト部21dと前記表面パッド5とを結ぶ前記線分L1上に位置するものから前記角部21bに沿った前記コンタクト部21dのうち中心に位置する前記コンタクト部21dに向かって次第に大きくされていることを特徴とする請求項2に記載の半導体装置。前記表面電極21は、相対する二つの前記角部21bを有する平面形状とされ、前記切り込み部21cは、一方の角部21bに沿ったコンタクト部21dと表面パッド5との間のホールが流れる経路距離と、他方の角部21bに沿ったコンタクト部21dと表面パッド5との間のホールが流れる経路距離とが等しくなる形状とされていることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。前記素子部2は、前記半導体基板13のうちの前記一面13a側に第2導電型のチャネル領域12を備え、前記セル部2aでは、前記チャネル領域12の表層部に前記チャネル領域12よりも不純物濃度が高く、前記コンタクトホール20aを介して前記表面電極21と電気的に接続される第2導電型のボデー領域18が形成され、前記コンタクト領域23は、前記チャネル領域12よりも不純物濃度が高く、かつ前記ボデー領域18よりも不純物濃度が低くされていることを特徴とする請求項1ないし4のいずれか1つに記載の半導体装置。前記表面電極21は、直線部21aと角部21bとを有する平面形状とされ、前記抜き取り部2bにおける前記層間膜20には、前記表面電極21の外縁に沿って前記コンタクトホール20bが形成されており、前記角部21bに沿って形成される前記コンタクトホール20bは前記直線部21aに沿って形成される前記コンタクトホール20bより小さくされていることを特徴とする請求項1ないし5のいずれか1つに記載の半導体装置。前記表面電極21は、前記セル部2aにおける膜厚が前記抜き取り部2bにおける膜厚よりも厚くされていることを特徴とする請求項1ないし6のいずれか1つに記載の半導体装置。前記表面電極21は、前記層間膜20のうち前記抜き取り部2bに形成されたコンタクトホール20bを介して前記半導体基板13と接触する第1電極40と、前記層間膜20のうち前記セル部2aに形成されたコンタクトホール20bを介して前記半導体基板13と接触し、前記第1電極40と電気的に接続される第2電極41と、を有し、前記第1電極40の抵抗率が前記第2電極41の抵抗率より高くされていることを特徴とする請求項1ないし7のいずれか1つに記載の半導体装置。一面13aおよび前記一面13aの反対面である他面13bを有する第1導電型の半導体基板13において、前記半導体基板13の前記一面13aには層間膜20が形成されると共に前記層間膜20上に表面電極21が形成され、前記表面電極21に外部と電気的に接続される表面パッド5が備えられており、前記他面13bに裏面電極22が形成され、前記半導体基板13の前記一面13a側に素子構造が形成されて前記表面電極21と前記裏面電極22との間に電流を流してなる縦型の半導体素子を備えたセル部2aと、前記セル部2aの外周に設けられ、前記半導体基板13の前記一面13a側に第2導電型の複数のコンタクト領域23が形成された抜き取り部2bと、を有する素子部2と、前記素子部2の外周に設けられた外周領域部3と、を備え、前記表面電極21は、前記抜き取り部2bにおいて前記層間膜20に形成されたコンタクトホール20bを介して前記半導体基板13と接触する第1電極40と、前記セル部2aにおいて前記層間膜20に形成されたコンタクトホール20aを介して前記半導体基板13と接触し、前記第1電極40と電気的に接続される第2電極41と、を有し、前記第1電極40の抵抗率が前記第2電極41の抵抗率より高くされていることを特徴とする半導体装置。一面13aおよび前記一面13aの反対面である他面13bを有する第1導電型の半導体基板13において、前記半導体基板13の前記一面13aには層間膜20が形成されると共に前記層間膜20上に表面電極21が形成され、前記表面電極21に外部と電気的に接続される表面パッド5が備えられており、前記他面13bに裏面電極22が形成され、前記半導体基板13の前記一面13a側に素子構造が形成されて前記表面電極21と前記裏面電極22との間に電流を流してなる縦型の半導体素子を備えたセル部2aと、前記セル部2aの外周に設けられ、前記半導体基板13の前記一面13a側に第2導電型の複数のコンタクト領域23が形成された抜き取り部2bと、を有する素子部2と、前記素子部2の外周に設けられた外周領域部3と、を備えた半導体装置の製造方法であって、一面13aおよび前記他面13bを有する第1導電型の前記半導体基板13を用意する工程と、前記半導体基板13に前記素子構造を形成すると共に前記一面13に前記層間膜20を形成する工程と、前記層間膜20のうち前記抜き取り部2bに複数のコンタクトホール20bを形成する工程と、前記複数のコンタクトホール20bをそれぞれ埋め込みつつ、前記層間膜20上に電極膜30を形成する工程と、前記電極膜30をパターニングすると共に、前記電極膜30のうち前記複数のコンタクトホール20bから露出する前記半導体基板13と対向する部分をそれぞれコンタクト部21dとすると、前記コンタクト部21dと前記表面パッド5が形成される形成予定部分とを結ぶ最短距離の線分L1上にそれぞれ切り込み部21cを形成して前記表面電極21を形成する工程と、を行うことを特徴とする半導体装置の製造方法。一面13aおよび前記一面13aの反対面である他面13bを有する第1導電型の半導体基板13において、前記半導体基板13の前記一面13aには層間膜20が形成されると共に前記層間膜20上に表面電極21が形成され、前記表面電極21に外部と電気的に接続される表面パッド5が備えられており、前記他面13bに裏面電極22が形成され、前記半導体基板13の前記一面13a側に素子構造が形成されて前記表面電極21と前記裏面電極22との間に電流を流してなる縦型の半導体素子を備えたセル部2aと、前記セル部2aの外周に設けられ、前記半導体基板13の前記一面13a側に第2導電型の複数のコンタクト領域23が形成された抜き取り部2bと、を有する素子部2と、前記素子部2の外周に設けられた外周領域部3と、を備えた半導体装置の製造方法であって、一面13aおよび前記他面13bを有する第1導電型の前記半導体基板13を用意する工程と、前記半導体基板13に前記素子構造を形成すると共に前記一面13に前記層間膜20を形成する工程と、前記層間膜20のうち前記抜き取り部2bに複数のコンタクトホール20bを形成する工程と、前記複数のコンタクトホール20bを埋め込みつつ、前記層間膜20上に第1電極膜40aを形成する工程と、前記第1電極膜40aをパターニングし、前記抜き取り部2bに形成された前記コンタクトホール20bと接触する第1電極40を形成する工程と、前記層間膜20のうち前記セル部2aに前記コンタクトホール20aを形成する工程と、前記セル部2aに形成されたコンタクトホール20aを埋め込みつつ、前記層間膜20上に第2電極膜41aを形成する工程と、前記第2電極膜41aをパターニングし、前記セル部2aに形成されたコンタクトホール20aを介して前記半導体基板13と接触し、前記第1電極40より抵抗率の低い第2電極41を形成する工程と、を行うことを特徴とする半導体装置の製造方法。しかしながら、上記従来の技術では、ゲートランナ領域のホールを抜きやすくするため、P型ウェルに抵抗を下げる複数のP型のコンタクト領域を形成している。これにより、半導体装置のリカバリ耐量を向上させることができるが、各P型のコンタクト領域の不純物濃度のばらつきによって抵抗が低いP型のコンタクト領域にホールが集中してしまい、ホールが集中した場所では温度が上昇してリカバリ破壊が起こってしまうという問題がある。すなわち、複数のコンタクト領域を形成した構造では、安定したリカバリ耐量を得られないという問題がある。なお、上記では半導体装置としてのIGBTを例に挙げて説明したが、外周領域にホールが蓄積される構造、例えば半導体装置としてのMOSFET等においても上記と同様に安定したリカバリ耐量が得られないという問題がある。本発明は上記点に鑑み、安定したリカバリ耐量が得られる半導体装置およびその製造方法を提供することを目的とする。上記目的を達成するため、請求項1に記載の発明では、一面13aおよび一面13aの反対面である他面13bを有する第1導電型の半導体基板13において、半導体基板13の一面13aには層間膜20が形成されると共に層間膜20上に表面電極21が形成され、表面電極21には外部と電気的に接続される表面パッド5が備えられており、他面13bに裏面電極22が形成され、半導体基板13の一面13a側に素子構造が形成されて表面電極21と裏面電極22との間に電流を流してなる縦型の半導体素子を備えたセル部2aと、セル部2aの外周に設けられ、半導体基板13の一面13a側に第2導電型の複数のコンタクト領域23が形成された抜き取り部2bと、を有する素子部2と、素子部2の外周に設けられた外周領域部3と、を備えた半導体装置において以下の点を特徴としている。すなわち、表面電極21は、セル部2aにおいて層間膜20に形成されたコンタクトホール20aを介して半導体基板13と電気的に接続されていると共に、抜き取り部2bにおいて層間膜20に形成されたコンタクトホール20bを介してコンタクト領域23と電気的に接続されており、表面電極21のうち抜き取り部2bに形成されたコンタクトホール20bから露出するコンタクト領域23と対向する部分をそれぞれコンタクト部21dとすると、コンタクト部21dと表面パッド5とを結ぶ最短距離の線分L1上にはそれぞれ切り込み部21cが形成されていることを特徴としている。このような半導体装置では、コンタクト部21dと表面パッド5とを結ぶ最短距離の線分L1上に切り込み部21cが形成されているため、抜き取り部2bに形成されたコンタクトホール20bを介して表面電極21に流れたホールは切り込み部21cを迂回して表面パッド5に流れる。このため、切り込み部21cが形成されていない半導体装置と比較して、コンタクト部21dから表面パッド5までのホールが流れる経路が長くなって抵抗が高くなるので、コンタクト領域23にホールが流れ込みにくくなる。したがって、各コンタクト領域23の不純物濃度がばらついたとしても、コンタクト領域23にホールが集中することを抑制することができ、安定したリカバリ耐量を得ることができる。例えば、請求項2に記載の発明のように、表面電極21を直線部21aと角部21bとを有する平面形状とし、抜き取り部2bにおける層間膜20に表面電極21の外縁に沿ってコンタクトホール20bを複数形成し、直線部21aに沿ったコンタクト部21dと表面パッド5とを結ぶ線分L1上に位置する切り込み部21cを、角部21bに沿ったコンタクト部21dと表面パッド5とを結ぶ線分L1上に位置する切り込み部21cより小さくすることができる。これによれば、ドリフト層11に蓄積されたホールをさらに均一に表面電極21に流すことができる。また、請求項3に記載の発明のように、切り込み部21cを、直線部21aに沿ったコンタクト部21dと表面パッド5とを結ぶ線分L1上に位置するものから角部21bに沿ったコンタクト部21dのうち中心に位置するコンタクト部21dと表面パッド5とを結ぶ線分上に位置するものに向かって次第に大きくなるものとすることができる。これによれば、各コンタクト部21dと表面パッド5との間の抵抗の差を小さくしつつ、角部21bに沿ったコンタクト部21dのうち中心に位置するコンタクト部21dと表面パッド5との間の抵抗を最も大きくすることができるため、各コンタクト領域23から表面電極21に流れるホールのばらつきを抑制することができる。そして、請求項4に記載の発明のように、表面電極21を相対する二つの角部21bを有する平面形状とし、切り込み部21cを、一方の角部21bに沿ったコンタクト部21dと表面パッド5との間のホールが流れる経路距離と、他方の角部21bに沿ったコンタクト部21dと表面パッド5との間のホールが流れる経路距離とが等しくなる形状とすることができる。これによれば、切り込み部21cを各角部21bに沿ったコンタクト部21dと表面パッド5との間のホールが流れる経路距離が等しくなる形状としているため、一方の角部21bに沿ったコンタクト部21dに電流が集中することを抑制することもできる。また、請求項5に記載の発明のように、素子部2を半導体基板13のうちの一面13a側に第2導電型のチャネル領域12を備えたものとし、セル部2aでは、チャネル領域12の表層部にチャネル領域12よりも不純物濃度が高く、コンタクトホール20aを介して表面電極21と電気的に接続される第2導電型のボデー領域18を形成し、コンタクト領域23をチャネル領域12よりも不純物濃度が高く、かつボデー領域18よりも不純物濃度が低くすることができる。これによれば、ボデー領域18とコンタクト領域23との不純物濃度が等しくされている場合と比較して、外周領域部3に蓄積されたホールがコンタクト領域23に流れ込みにくくなり、コンタクト領域23にホールが集中することを抑制することができる。そして、請求項6に記載の発明のように、表面電極21を直線部21aと角部21bとを有する平面形状とし、抜き取り部2bにおける層間膜20に表面電極21の外縁に沿ってコンタクトホール20bを形成し、層間膜20のうち抜き取り部2bにおいてコンタクトホール20bは表面電極21の外縁に沿って形成され、角部21bに沿って形成されるコンタクトホール20bを直線部21aに沿って形成されるコンタクトホール20bより小さくすることができる。これによれば、角部21bに沿ったコンタクト部21dにホールが流れにくくなるので、リカバリ時にホールを表面電極21に均一に流しやすくなる。そして、請求項7に記載の発明のように、表面電極21を、セル部2aにおける膜厚が抜き取り部2bにおける膜厚よりも厚くなるようにすることができる。これによれば、表面電極21は抜き取り部2bにおける抵抗率がセル部2aにおける抵抗率よりも高くなる。このため、抜き取り部2bにホールが集中することを抑制することができる。さらに、請求項8および9に記載の発明のように、表面電極21を、層間膜20のうち抜き取り部2bに形成されたコンタクトホール20bを介して半導体基板13と接触する第1電極40と、層間膜20のうちセル部2aに形成されたコンタクトホール20bを介して半導体基板13と接触し、第1電極40と電気的に接続される第2電極41と、を有するものとし、第1電極40の抵抗率が第2電極41の抵抗率より高いものとすることができる。これによれば、半導体基板13と第1電極40とのコンタクト抵抗が半導体基板13と第2電極41とのコンタクト抵抗より高くなるため、抜き取り部2bにホールが集中することを抑制することができる。以上説明した半導体装置は、以下の製造方法により製造される。すなわち、請求項10に記載の発明では、一面13aおよび他面13bを有する第1導電型の半導体基板13を用意する工程と、半導体基板13に素子構造を形成すると共に一面13に層間膜20を形成する工程と、層間膜20のうち抜き取り部2bに複数のコンタクトホール20bを形成する工程と、複数のコンタクトホール20bをそれぞれ埋め込みつつ、層間膜20上に電極膜30を形成する工程と、電極膜30をパターニングすると共に、電極膜30のうち複数のコンタクトホール20bから露出する半導体基板13と対向する部分をそれぞれコンタクト部21dとすると、コンタクト部21dと表面パッド5が形成される形成予定部分とを結ぶ最短距離の線分L1上にそれぞれ切り込み部21cを形成して表面電極21を形成する工程と、を行うことを特徴としている。そして、請求項11に記載の発明では、一面13aおよび他面13bを有する第1導電型の半導体基板13を用意する工程と、半導体基板13に素子構造を形成すると共に一面13に層間膜20を形成する工程と、層間膜20のうち抜き取り部2bに複数のコンタクトホール20bを形成する工程と、複数のコンタクトホール20bを埋め込みつつ、層間膜20上に第1電極膜40aを形成する工程と、第1電極膜40aをパターニングし、抜き取り部2bに形成されたコンタクトホール20bと接触する第1電極40を形成する工程と、層間膜20のうちセル部2aにコンタクトホール20aを形成する工程と、セル部2aに形成されたコンタクトホール20aを埋め込みつつ、層間膜20上に第2電極膜41bを形成する工程と、第2電極膜41bをパターニングし、セル部2aに形成されたコンタクトホール20aを介して半導体基板13と接触し、第1電極40より抵抗率の低い第2電極41を形成する工程と、を行うことを特徴としている。なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。第1実施形態本発明の第1実施形態について図を参照して説明する。図1は、本実施形態に係る半導体装置としての半導体チップ1の平面図である。図1に示されるように、半導体チップ1は、矩形板状とされており、半導体素子等が形成された素子部2と、素子部2の外周に設けられ、半導体素子の配線が引き回される領域である外周領域部3と、を備えている。また、半導体チップ1は、一面側にゲートパッド4とソースパッド5とを備え、一面とは反対側の他面に図示しないドレインパッドを備えている。素子部2は、半導体素子が形成されたセル部2aと、このセル部2aの外周に設けられていると共にセル部2aを取り囲む抜き取り部2bとで構成されている。セル部2aには、本実施形態では、半導体素子としてトレンチゲート型のDMOSFETが形成されている。まず、DMOSFETの構造について説明する。図2は、図1のA-A断面図である。図2に示されるように、DMOSFETは、N型の支持基板10を用いて形成されている。この支持基板10の主表面上には、エピタキシャル成長等により支持基板10よりも低不純物濃度となるように形成されたN-型のドリフト層11が備えられている。また、ドリフト層11の表層部には、所定深さのP型のチャネル領域12が形成されている。なお、本実施形態では、支持基板10の上にドリフト層11が形成されたものを半導体基板13とする。また、ドリフト層11の表面つまりチャネル領域12の表面を半導体基板13の一面13aとし、この一面13aの反対面つまり支持基板10においてドリフト層11側とは反対側の面を半導体基板13の他面13bとする。そして、チャネル領域12を貫通してドリフト層11まで達するように複数個のトレンチ14が形成されている。このトレンチ14は、後述するトレンチゲート構造を構成するものであり、本実施形態では、半導体チップ1の長辺方向に沿って複数個等間隔に平行に形成されている。そして、各トレンチ14内は、各トレンチ14の内壁表面を覆うように形成されたゲート絶縁膜15と、このゲート絶縁膜15の上に形成されたポリシリコン等により構成されるゲート電極16とにより埋め込まれている。これにより、トレンチ14、ゲート絶縁膜15、ゲート電極16よりなるトレンチゲート構造が構成される。なお、ゲート電極16は、図示しない配線部を介してゲートパッド4に接続されている。また、チャネル領域12の表層部には、N型のソース領域17が形成されている。ソース領域17は、ドリフト層11よりも高不純物濃度で構成され、セル部2a内において終端しており、かつ、トレンチ14の側面に接するように形成されている。本実施形態では、ソース領域17の表面はゲート絶縁膜15で覆われている。さらに、チャネル領域12の表層部には、トレンチ14の側面から離間した位置にP型のボデー領域18が形成されている。ボデー領域18は、コンタクト用としてチャネル領域12の一部を構成する部分であり、チャネル領域12よりも高不純物濃度で構成されている。そして、ソース領域17よりも深い位置に形成されており、セル部2a内において終端している。また、各トレンチ14の間にはコンタクト用トレンチ19が形成されている。このコンタクト用トレンチ19は、トレンチ14よりも浅く、かつ、ソース領域17を貫通して底面においてボデー領域18チャネル領域12を露出させる構造とされている。本実施形態では、ボデー領域18の方がコンタクト用トレンチ19の底面よりも深くまで形成されたものを例に挙げて説明するが、例えば、ボデー領域18よりもコンタクト用トレンチ19の方が深くされ、コンタクト用トレンチ19の側面にボデー領域18が配置された構造とされていてもよい。この場合は、トレンチ14の底面からチャネル領域12が露出する構造となる。上記構成において、ゲート絶縁膜15よびゲート絶縁膜15から露出するゲート電極16上にはBPSG等の層間膜20が形成され、層間膜20のうちコンタクト用トレンチ19と対向する領域にはコンタクトホール20aが形成されている。そして、層間膜20に形成されたコンタクトホール20aおよびコンタクト用トレンチ19内を埋め込むようにソース電極21が形成されており、ソース電極21がソース領域17およびボデー領域18と電気的に接続されている。そして、ソース電極21は、上述のソースパッド5と電気的に接続されている。また、半導体基板13の他面13bにはドレイン電極22が形成されている。以上が本実施形態における半導体素子としてのDMOSFETの構造である。なお、本実施形態のソース電極21は、図1に示されるように、4本の直線部21aと、面取りされた4つの角部21bとを有し、一方の短辺図1中紙面上側の短辺の一部が平面方向に凹まされた平面形状とされている。また、上記ゲートパッド4は、当該凹まされた部分に形成されている。そして、ソースパッド5は、各角部21bから等しい距離となる部分に形成されている。すなわち、ソース電極21のうち、凹み部が形成されていないとした略矩形状の中心部分に形成されている。続いて、セル部2aの外周に位置する抜き取り部2b等の外周構造について、図3~図5を参照して説明する。図3は図1に示すB部の拡大平面図であり、図4は図3中のC-C断面図である。なお、図3では、外周領域部3は省略して示してある。図3および図4に示されるように、チャネル領域12は、セル部2aから抜き取り部2bまで延設されている。そして、抜き取り部2bにおけるチャネル領域12の表層部には、ソース電極21の外縁に沿って複数のP型のコンタクト領域23が離間して形成されている。そして、各コンタクト領域23は、層間膜20のうち各コンタクト領域23と対向する領域に形成されたコンタクトホール20bを介してそれぞれソース電極21と電気的に接続されている。すなわち、抜き取り部2bでは、ソース電極21とドレイン電極22との間でN-型のドリフト層11とP型のチャネル領域12とで構成されるPN接合を有するダイオード素子が形成されている。このダイオード素子は、セル部2aの耐圧領域として機能する。また、コンタクト領域23は、本実施形態ではボデー領域18とほぼ同じ不純物濃度とされている。また、ソース電極21の外縁部には、層間膜20を露出させる複数の切り込み部21cが形成されている。この切り込み部21cについて以下に説明する。なお、以下では、ソース電極21のうちコンタクトホール20bから露出するコンタクト領域23と対向する部分をコンタクト部21dとして説明する。図5は、ソース電極21の平面模式図であり、ソースパッド5、切り込み部21c、コンタクト部21dの配置関係を説明するための図である。図5に示されるように、切り込み部21cは、コンタクト部21dとソースパッド5とを結ぶ最短距離の線分L1上に形成されている。言い換えると、切り込み部21cは、当該線分L1を遮るように形成されている。これにより、コンタクトホール20bを介してコンタクト領域23からソース電極21に引き抜かれたホールが流れる経路以下、単に経路というは、コンタクト部21dから切り込み部21cを迂回してソースパッド5に流れる経路L2となる。すなわち、切り込み部21cによりソース電極21上の経路が長くなるため、コンタクト部21dとソースパッド5との間の抵抗が大きくなる。また、図4に示されるように、抜き取り部2bの外縁部から外周領域部3にかけて、チャネル領域12と一部が重なる状態で、P-型のリサーフ層24が形成されている。層間膜20は、抜き取り部2bの外縁部から外周領域部3にかけて、膜厚が厚くされており、電界集中を抑制する構造となっている。次に、このような半導体チップ1の製造方法について説明する。図6は、本実施形態における半導体チップ1の製造工程を示す断面図である。まず、図6aに示されるように、N型の支持基板10を用意し、支持基板10の表面にN-型のドリフト層11をエピタキシャル成長させる。そして、ドリフト層11の表層部にイオン注入および熱拡散を行うことでチャネル領域12、ソース領域17、ボデー領域18、コンタクト領域23、リサーフ層24を形成する。その後、半導体基板13のうち素子部2においてチャネル領域12を貫通してドリフト層11に達するトレンチ14を形成する。次に、トレンチ14の内壁表面を酸素雰囲気中で熱酸化させてゲート絶縁膜15を形成し、ゲート絶縁膜15の上にCVD法等でゲート電極16としてポリシリコンを形成する。続いて、ゲート絶縁膜15上の不要なポリシリコンを除去し、ゲート絶縁膜15の上にゲート電極16を覆うように層間膜20をCVD法等で形成する。そして、フォトリソグラフィエッチング工程により層間膜20にコンタクトホール20a、20bを形成すると共にコンタクト用トレンチ19を形成する。続いて、図6bに示されるように、半導体基板13の一面13a側にコンタクトホール20aおよびコンタクト用トレンチ19を埋め込むようにAl等のソース電極膜30をスパッタ法等で形成する。次に、図6cに示されるように、フォトリソグラフィエッチング工程によりソース電極膜30を所定形状にパターニングすると共に、コンタクト部21dとソースパッド5が形成される形成予定部分とを結ぶ最短距離の線分上に切り込み部21cを形成してソース電極21を形成する。その後、ゲートパッド4およびソースパッド5を形成すると共に半導体基板13の他面13bにドレイン電極22およびドレインパッドを形成することにより、上記半導体チップ1が製造される。上記半導体チップ1では、DMOSFETの内蔵ダイオードが通電すると、ボデー領域18からドリフト層11にホールが流れ、ドリフト層11にホールが蓄積される。その後、DMOSFETがオンすると、ドリフト層11に流れていたホールがボデー領域18やコンタクト領域23側に逆流するため、これがリカバリ電流となって現れる。以上説明したように、本実施形態では、ソース電極21のうちコンタクト部21dとソースパッド5とを結ぶ最短距離の線分L1上に切り込み部21cを形成している。このため、切り込み部21cが形成されない従来の半導体チップと比較して、コンタクト部21dからソースパッド5までの経路が長くなり、コンタクト部21dとソースパッド5との間の抵抗が大きくなる。したがって、外周領域部3に蓄積されたホールは、抜き取り部2bに形成されたコンタクト領域23を介してソース電極21に流れにくくなり、内周側のボデー領域18を介してもソース電極21に抜け出そうとする。このため、各コンタクト領域23の不純物濃度がばらついたとしても、従来の半導体チップと比較して、特定のコンタクト領域23にホールが集中することを抑制することができ、安定したリカバリ耐量を得ることができる。なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、ソース電極21が特許請求の範囲の表面電極に対応し、ドレイン電極22が特許請求の範囲の裏面電極に対応し、ソースパッド5が特許請求の範囲の表面パッドに相当し、N型が特許請求の範囲の第1導電型に対応し、P型が特許請求の範囲の第2導電型に対応している。第2実施形態本発明の第2実施形態について説明する。本実施形態の半導体チップ1は、ソース電極21のうち角部21bに沿って形成された切り込み部21cの形状を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図7は、本実施形態における半導体チップ1の拡大平面図である。なお、図7は、図1中のB部の拡大平面図であり、外周領域部3は省略して示してある。図7に示されるように、本実施形態では、直線部21aに沿ったコンタクト部21dとソースパッド5とを結ぶ最短距離の線分上に位置する切り込み部21cは、角部21bに沿ったコンタクト部21dとソースパッド5とを結ぶ最短距離の線分上に位置する切り込み部21cより小さくされている。具体的には、本実施形態では、表面電極21のうち角部21bに沿って形成される切り込み部21cは、ひと繋ぎに形成されている。このような半導体チップ1では、上記第1実施形態と比較して、ドリフト層11に蓄積されたホールをさらに均一にソース電極21に流すことができる。すなわち、図1に示されるような半導体チップ1では、ソース電極21の直線部21aと対向する部分の内側に形成されているコンタクト領域23より、ソース電極21の角部21bと対向する部分の内側に形成されているコンタクト領域23には外周領域部3に蓄積されたホールが集中しやすい。しかしながら、本実施形態では、上記のように角部21bに沿って形成された切り込み部21cを直線部21aに沿って形成された切り込み部21cより大きくしているため、上記第1実施形態と比較して、角部21bに位置するコンタクト部21dとソースパッド5との間の経路が長くなって抵抗が高くなる。このため、外周領域部3からホールが流れ込みやすいコンタクト領域23にホールが流れこみにくくなり、リカバリ時にホールをソース電極21に均一に流しやすくなる。第3実施形態本発明の第3実施形態について説明する。本実施形態の半導体チップ1は、ソース電極21のうち角部21bに沿って形成された切り込み部21cの形状を変更したものであり、その他に関しては第2実施形態と同様であるため、ここでは説明を省略する。図8は、本実施形態における半導体チップ1の拡大平面図である。なお、図8は、図1中のB部の拡大平面図であり、外周領域部3は省略して示してある。図8に示されるように、本実施形態では、切り込み部21cは、直線部21aに沿ったコンタクト部21dとソースパッド5とを結ぶ最短距離の線分上に位置するものから角部21bに沿ったコンタクト部21dのうち中心に位置するコンタクト部21dとソースパッド5とを結ぶ最短距離の線分上に位置するものに向かって次第に大きくされている。このような半導体チップ1では、上記第2実施形態と比較して、各コンタクト部21dとソースパッド5との間の抵抗の差を小さくしつつ、角部21bに沿ったコンタクト部21dのうち中心に位置するコンタクト部21dとソースパッド5との間の抵抗を最も大きくすることができるため、各コンタクト領域23からソース電極21に流れるホールのばらつきを抑制することができる。第4実施形態本発明の第4実施形態について説明する。本実施形態の半導体チップ1は、ソース電極21のうち角部21bに沿って形成された切り込み部21cの形状を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図9は、本実施形態における半導体チップ1の平面図である。図10aは図9中のD部拡大平面図であり、図10bは図9中のE部拡大平面図であり、外周領域部3を省略して示してある。図9に示されるように、本実施形態では、ソースパッド5は、各角部21bから等しい距離となる部分に形成されておらず、ソース電極21のうち紙面右上の角部21b側に形成されている。そして、図10に示されるように、ソースパッド5に最も近い角部21bに沿ったコンタクト部21dとソースパッド5との間には図10a、ソースパッド5に最も遠い角部21bに沿ったコンタクト部21dとソースパッド5との間図10bより多くの切り込み部21cが形成されている。具体的には、ソースパッド5に最も近い角部21bに沿ったコンタクト部21dとソースパッド5との間の経路距離と、ソースパッド5に最も遠い角部21bに沿ったコンタクト部21dとソースパッド5との間の経路距離とが等しくなるように切り込み部21cが形成されている。なお、本明細書において、等しいとは完全に等しい場合も含めて若干の製造誤差等を含むものである。また、特に図示しないが、紙面左上および右下の角部21bにおいても、紙面右上および紙面左下の角部21bに位置するコンタクト部21dとソースパッド5との間の経路距離がほぼ等しくなるように、切り込み部21cが形成されている。すなわち、角部21bに沿って形成される切り込み部21cの数は、コンタクト部21dとソースパッド5との最短距離に応じた数とされており、本実施形態では、紙面右上の角部21bに沿ったコンタクト部21dとソースパッド5との間、紙面左上の角部21bに沿ったコンタクト部21dとソースパッド5との間、紙面右下の角部21bに沿ったコンタクト部21dとソースパッド5との間、紙面左下の角部21bに沿ったコンタクト部21dとソースパッド5との間の順に少なくなっている。このような半導体チップ1では、ソースパッド5が各角部21bから等しい距離となる部分に形成されていないが、各角部21bに沿ったコンタクト部21dとソースパッド5との間の経路距離がほぼ等しくなるように切り込み部21cが形成されている。このため、ソース電極21の角部21bと対向する部分の内側に形成されているコンタクト領域23のうち、特定の角部21bと対向する部分の内側に形成されているコンタクト領域23にホールが集中することを抑制することができる。なお、本実施形態では、切り込み部21cの数を変更する例について説明したが、切り込み部21cの大きさを変化させることにより各角部21bに沿ったコンタクト部21dとソースパッド5との間の経路距離がほぼ等しくなるようにしてもよい。第5実施形態本発明の第5実施形態について説明する。本実施形態の半導体チップ1は、ボデー領域18とコンタクト領域23との不純物濃度を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。なお、本実施形態における半導体チップ1の外周構造の断面は、図4と同様である。本実施形態では、コンタクト領域23の不純物濃度がボデー領域18より低くされている。すなわち、コンタクト領域23内はボデー領域18内より抵抗値が高くされている。したがって、このような半導体チップ1では、外周領域部3に蓄積されたホールがコンタクト領域23に流れにくくなるため、コンタクト領域23にホールが集中することを抑制することができる。第6実施形態本発明の第6実施形態について説明する。本実施形態の半導体チップ1は、ソース電極21の角部21bに沿ったコンタクトホール20bの形状を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図11は、本実施形態における半導体チップ1の拡大平面図である。なお、図11は、図1中のB部の拡大平面図である。図11に示されるように、本実施形態では、角部21bに沿ったコンタクト部21dは直線部21aに沿ったコンタクト部21dより小さくされている。すなわち、角部21bに沿ったコンタクトホール20bが直線部21aに沿ったコンタクトホール20bより小さくされており、ソース電極21の角部21bと対向する部分の内側に形成されているコンタクト領域23がコンタクトホール20bから露出する面積がソース電極21の直線部21aと対向する部分の内側に形成されているコンタクト領域23がコンタクトホール20bから露出する面積より小さくされている。このような半導体チップ1では、角部21bに沿ったコンタクト部21dは直線部21aに沿ったコンタクト部21dより小さくされているため、角部21bに沿ったコンタクト部21dにホールが流れにくくなり、リカバリ時にホールをソース電極21に均一に流しやすくなる。第7実施形態本発明の第7実施形態について説明する。本実施形態の半導体チップ1は、ソース電極21の膜厚を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図12は、本実施形態における半導体チップ1の断面構成を示す図である。なお、図12は、図3中のC-C断面に相当する。図12に示されるように、本実施形態では、ソース電極21は、セル部2aの膜厚が抜き取り部2bの膜厚より厚くされている。これによれば、ソース電極21は、抜き取り部2bよりセル部2aにおける膜厚が厚くされているため、抜き取り部2bにおける抵抗率がセル部2aにおける抵抗率よりも高くなる。したがって、コンタクト部21dとソースパッド5との間の抵抗が高くなるため、コンタクト領域23にホールが集中することを抑制することができる。なお、図12では、ソース電極21に切り込み部21cが形成されていないものを図示しているが、もちろん上記第1~第6実施形態のようにソース電極21に切り込み部21cが形成されていてもよく、切り込み部21cが形成されている場合にはさらにコンタクト領域23にホールが集中することを抑制することができる。第8実施形態本発明の第8実施形態について説明する。本実施形態の半導体チップ1は、ソース電極21を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図13は、本実施形態における半導体チップ1の断面構成を示す図である。なお、図13は、図3中のC-C断面に相当する。図13に示されるように、ソース電極21は、コンタクトホール20bを介してコンタクト領域23と接触する第1電極40と、コンタクトホール20aを介してソース領域17およびボデー領域18と接触し、第1電極40より抵抗率の低い第2電極41とを有して構成されている。特に限定されるものではないが、例えば、第2電極41としては、アルミニウムが用いられ、第1電極40としては、アルミニウムより抵抗率の高いTiN、アルミニウムより抵抗率が高くなるように不純物が添加されたポリシリコン等が用いられる。そして、第1電極40の膜厚は第2電極41の膜厚より薄くされていると共に第1、第2電極40、41は電気的に接続されている。このような半導体チップ1の製造方法について説明する。なお、以下では、第1電極40としてポリシリコンを用いた例について説明する。図14および図15は、本実施形態における半導体チップ1の製造工程を示す断面図である。まず、図14aに示されるように、図6aと同様の工程を行って、チャネル領域12、ソース領域17、トレンチ14を含むトレンチゲート構造、コンタクト領域23、リサーフ層24を形成した後、一面13aに層間膜20を形成し、当該層間膜20にフォトリソグラフィエッチング工程を行ってコンタクトホール20bを形成する。その後、図14bに示されるように、半導体基板13の一面13a側にコンタクトホール20bを埋め込むように第1電極膜40aとなるポリシリコンをCVD法等で形成する。続いて、図14cに示されるように、第1電極膜40aをフォトリソグラフィエッチング工程によりパターニングする。次に、図15aに示されるように、層間膜20にフォトリソグラフィエッチング工程を行ってコンタクトホール20aおよびコンタクト用トレンチ19を形成する。続いて、半導体基板13の一面13a側からボロン等の不純物を第1電極膜40aおよびコンタクト用トレンチ19の底面にイオン注入すると共に熱処理して第1電極40およびボデー領域18を同時に形成する。なお、イオン注入は、第1電極40が第2電極41より抵抗率が高くなるようにドーズ量等を適宜調整して行う。続いて、図15bに示されるように、第1電極40を覆うように第2電極膜41aとなるアルミニウムをスパッタ法等により形成する。次に、図15cに示されるように、第2電極膜41aに対してフォトリソグラフィエッチング工程を行って第2電極41を形成する。その後は、上記第1実施形態と同様に、ドレイン電極22やドレインパッドを形成することにより、図13に示す半導体チップ1が製造される。このような半導体チップ1では、コンタクト領域23と接触する第1電極40の抵抗率がボデー領域と接触する第2電極41の抵抗率より高くされている。このため、コンタクト領域23と第2電極41とのコンタクト抵抗がボデー領域18と第1電極40とのコンタクト抵抗より高くなるため、コンタクト領域23にホールが集中することを抑制することができる。また、第1電極40の膜厚が第2電極41の膜厚より薄くされているため、第1電極40および第2電極41が同じ膜厚とされている場合と比較して、さらに、コンタクト領域23にホールが集中することを抑制することができる。なお、上記図13~15では、ソース電極21に切り込み部21cが形成されていないものを図示しているが、もちろん上記第1~第6実施形態のようにソース電極21に切り込み部21cが形成されていてもよく、切り込み部21cが形成されている場合にはさらにコンタクト領域23にホールが集中することを抑制することができる。また、第1電極40の膜厚は第2電極41の膜厚と等しくされていてもよく、この場合であっても第1電極40の抵抗率が第2電極41の抵抗率より高くされているためコンタクト領域23にホールが集中することを抑制することができる。他の実施形態上記各実施形態で示された半導体チップ1の構成は一例であり、上記で示した内容に限定されることなく、本発明の特徴を含んだ他の構成とすることもできる。例えば、素子部2のうちセル部2aに形成される半導体素子はDMOSFETに限らずIGBT等の他の素子でも良い。もちろん、トレンチゲート型に限らず、プレーナ型でも良い。また、上記各実施形態では、ソース電極21は、面取りされた4つの角部21bを有するものを例に挙げて説明したが、例えば、各角部21bは直角とされていてもよい。さらに、上記各実施形態では、トレンチ14の間にコンタクト用トレンチ19が形成されている例について説明したが、コンタクト用トレンチ19は形成されていなくてもよい。この場合は、例えば、チャネル領域12の表層部に、ソース領域17に挟まれるボデー領域18を形成し、ソース領域17の表面の一部とボデー領域18の表面とが露出するコンタクトホール20aを形成する。そして、コンタクトホール20aを介してソース電極21がソース領域17およびボデー領域18と電気的に接続されるようにすればよい。そして、上記第2実施形態では、角部21bに沿って形成される切り込み部21cが直線部21aに沿って形成される切り込み部21cより大きくされている例について説明したが、さらに次のようにすることもできる。図16は、他の実施形態における半導体チップ1の拡大平面図であり、図1中のB部拡大平面図に相当している。図16に示されるように、ソース電極21のうち角部21b近傍の領域には、各コンタクト部21dの間にさらに切り込み部21cを形成してもよい。