"複数の金属配線層を有する半導体装置であって、前記複数の金属配線層の配線を用いて配線接続されるトランジスタ素子を含む内部回路、および前記複数の金属配線層の最下層の第1金属配線層よりも上層の配線層の配線を用いて形成されるヒューズ素子と、前記ヒューズ素子と直列に接続され、前記ヒューズ素子の溶断を行なうための電流を選択的に流すヒューズトランジスタ素子とを含み、ヒューズプログラム情報に従って設定された前記ヒューズ素子の溶断/非溶断の状態に従って前記内部回路に関連する情報を固定的に格納する少なくとも1個のヒューズプログラム回路を備える、半導体装置。このようなヒューズ素子のプログラムにレーザビームを利用する場合、ヒューズプログラムミング用のレーザ装置が必要であり、また、検査装置からレーザ装置へウェハを搬送する工程が生じ、ウェハ汚染などの問題が生じる。また、レーザビーム照射によるヒューズプログラミングの場合、半導体チップがモールドされた状態では、レーザビームをヒューズ素子に照射することができないため、ベアチップ状態でヒューズプログラミングを行なう必要がある。したがって、パッケージ実装後、不良救済などのレーザプログラミングを実施することは困難である。また、SOCシステムオンチップなどのシステムLSI上のオンチップメモリは、その記憶容量が増大しており、不良セル救済が歩留まりの観点から必要とされる。また、SIPシステムインパッケージのように、複数チップを用いてシステムを構成する場合においても、最終歩留りを向上させるためにはモールド後の救済の必要性が増加している。たとえば、安価なチップと高価なチップを積層してSIPを構成した場合、安価なチップにパッケージ実装後に不良が発見された場合、このパッケージ全体が不良となり、高価なチップも不良品として処理される。また、SIPにおいては、チップごとに、最適なバーンイン電圧が異なるため、このようなパッケージ実装後のバーンイン工程を省略する要求がある。したがって、KGDノーングッドダイknowngooddie:未アッセンブリ状態で品質が保証されたチップを用いて、各チップのアッセンブリを行なうのが望まれる。また、LTヒューズは、外部からのレーザビームの照射により、物理的に切断するため、上述のようにトリミング専用装置および救済工程が必要であり、装置投資によるコスト増およびTATターンアローンズタイムの増大が不可避である。このようなレーザトリミングによるヒューズプログラミングを行なう構成に代えて、たとえば、ゲート電極材料であるポリシリコンを用いた電気ヒューズが実用化されている。しかしながら、ヒューズ素子についても、微細化のプロセスの進展に伴って、小占有面積でヒューズ素子を配置する必要がある。ゲート電極材料のポリシリコンは、最下層の配線であり、ヒューズ素子の電流供給用および出力レベル判定用の周辺回路を、ヒューズ素子近傍に高密度に配置するのが困難となる。従って、ヒューズ素子を含むヒューズ回路の占有面積の縮小が困難となる。特許文献1においては、ヒューズ素子がレーザビームにより溶断される。ヒューズ素子の溶断後にヒューズ素子のプログラム状態を変更することができない問題を解消するために、スキャンシフト回路を用いて、ヒューズ素子のプログラム前にプログラム情報に従って内部回路の状態を設定して回路動作テストを実行する。不良発生時に、不良原因が、ヒューズプログラム不良であるかどうかの解析の容易化を図る。しかしながら、この特許文献1は、ヒューズ素子としては、レーザビーム照射により溶断されるLTヒューズ素子を示しているだけであり、電気的に溶断するヒューズ素子については、何ら考慮していない。特許文献2は、ヒューズ素子下層に配線または素子を配置する。しかしながら、この特許文献2は、ヒューズ素子の微細化に伴ってレーザ波長が短くなり、応じて、レーザエネルギの増大による下層部への衝撃を緩和するために、ヒューズ素子下層に高融点の衝撃遮断層を配置して、下層の素子の破壊を回避することを図る。しかしながら、この特許文献2も、電気的にヒューズ素子を溶断する構成については、何ら考慮していない。特許文献3は、ヒューズ素子が接続されるパッドと内部回路が接続されるパッドを共通として、その接続経路を切り換え回路を用いて制御信号に従って切換えている。ヒューズ素子は電流により選択的に溶断される。しかしながら、この特許文献3に示される構成においては、パッドからの信号に従って選択的にヒューズ素子に電流を流して溶断しており、パッドの共通化が行なわれているものの、共有されないパッドも存在し、半導体装置の実使用時に利用されない空きパッドの数が増大する。また、ヒューズ素子を電流により用談することを開示しているものの、ヒューズ素子の具体的レイアウトおよび消費電力等については、何ら開示していない。特許文献4においては、ヒューズ素子の電流供給用の電源と内部回路の電源とが共有されている。ヒューズ素子は、電流溶断型であってもよいとされている。しかしながら、この特許文献4においても、ヒューズ素子の電流による溶断時の消費電流については何ら考慮されておらず、また、ヒューズ素子の配置配線についても具体的に開示されていない。また、反転ゲート構造のフラッシュメモリを用いて、固定情報を電気的にプログラムする構成も提案されている。しかしながら、この場合、フラッシュメモリセルを用いており、そのプログラムのための回路構成が大きくなり、小占有面積の固定情報プログラム回路を実現するのが困難となるという問題が生じる。それゆえ、この発明の目的は、小占有面積かつ低消費電流の配線溶断型電気ヒューズ素子により構成されるヒューズプログラム回路を実現することである。この発明の他の目的は、追加の配線プロセスを必要とすることなく、小切断電流でヒューズプログラムを行なうことのできる信頼性の高い配線溶断型電気ヒューズ素子を含むヒューズプログラム回路を備える半導体装置を提供することである。この発明に係る半導体装置は、複数の金属配線層を有する半導体装置であって、内部回路と、ヒューズプログラム情報に従って、ヒューズ素子の溶断/非溶断の状態に従って内部回路に関連する情報を固定的に格納する少なくとも1個のヒューズプログラム回路を備える。内部回路は、複数の配線層の配線を用いて配線接続されルトランジスタ素子を含む。ヒューズプログラム回路は、複数の金属配線層の最下層の金属配線層よりも上層の配線層の配線を用いて形成されるヒューズ素子と、このヒューズ素子と直列に接続され、ヒューズ素子の溶断を行なうための電流を選択的に流すヒューズトランジスタ素子とを含む。たとえば銅Cu配線を用いる半導体装置においては、第1層目のメタル配線が最も微細なパターンで描画される。すなわち、最下層のメタル配線は、配線幅が細くかつ膜厚も薄いため、切断には適している。しかしながら、サブ100nm以降のシステムオンチップにおいては、さらに上層のたとえば第4層から第6層の微細メタル配線が存在し、第1層メタル配線と同様、膜厚および配線幅も大きく変化しない配線が存在する。したがって、この配線溶断型電気ヒューズ素子として、第1メタル配線層の配線ではなく、他の上層のメタル配線を利用する。この上層のメタル配線を利用しても、上述のように膜厚および配線幅が大差がなく、また不純物濃度についても差がないため、上層メタル配線と第1メタル配線とは、切断容易性については大差がなく、上層のメタル配線をヒューズ素子として利用しても、特に問題は生じない。ヒューズ素子の下層に、ヒューズ素子溶断用の電流を供給するトランジスタなどの素子を配置することができ、ヒューズプログラム回路のレイアウト面積増大を抑制することができる。また、たとえば銅配線を切断した場合、破断された銅の拡散防止のためのバリアメタルおよびSiCNおよびSiCOなど絶縁膜が破壊される。このような場合、溶断後の銅切片の銅原子の拡散を防止するためのレイアウト上の工夫が要求される。上層の第3または第4メタル配線を利用することにより、配線レイアウトに余裕があり、レイアウト上の工夫を行なうことが容易となる。これにより、信頼性の高い、配線溶断型電気ヒューズ素子を備えるヒューズプログラム回路を実現することができる。[実施の形態1]図1は、この発明の実施の形態1に従う半導体装置の全体の構成を概略的に示す図である。図1において、半導体集積回路装置1は、所定の機能を実現する内部回路コア回路2と、この内部回路2の動作状態または動作態様を規定する情報内部回路に関連する情報を固定的に記憶する配線溶断プログラム回路4を含む。この半導体集積回路装置1は、1つの半導体チップ上に形成されてもよく、または他のプロセッサまたはメモリなどの機能ブロックと同一チップ上に集積化されてもよい。内部回路2は、電源ノード5からの電源電圧VDDを動作電源電圧として受け、所定の機能を実現する。この内部回路2は、半導体集積回路装置のコア回路であり、たとえばメモリセルアレイを含むメモリ回路であってもよく、またはプロセッサなどの処理装置であってもよい。この内部回路コア回路2は、銅Cuの多層配線層を用いて内部配線が行なわれていればよい。図1においては、内部回路2がメモリセルアレイを含むメモリ回路であり、不良セル救済のための冗長デコーダが含まれる構成を一例として示す。この冗長デコーダが、配線溶断プログラム回路の記憶情報に従って冗長置換を行なって、不良セルの救済を行なう。配線溶断プログラム回路4は、この内部コア回路2の配線とメタル配線銅Cu配線の上層のメタル配線Cu配線を用いてヒューズ素子を実現し、このヒューズ素子を電気的に溶断する。配線溶断プログラム回路4は、電源ノード5からの電源電圧VDDと、ヒューズ電源ノード6からのヒューズゲート電源電圧FGVDDを受ける。このヒューズゲート電源電圧FGVDDが、溶断時にヒューズ素子に電流を流すための制御電圧として利用される。この配線溶断プログラム回路4は、後に詳細に説明するように、複数の並列に配列されるヒューズ素子を含む、各ヒューズ素子の溶断/非溶断の選択的なプログラムを行なうためにスキャンパスが設けられる。スキャンパスにおいては、ヒューズ素子に対応してフリップフロップが設けられる。フリップフロップ列で構成されるスキャンパスを介してノード7からのシリアル入力SINを転送し、各ヒューズ素子に対応するフリップフロップにヒューズプログラム情報を設定し、出力ノード8から、フリップフロップの記憶情報をシリアル出力SOUTとして出力する。この配線溶断プログラム回路4は、通常、半導体集積回路装置において用いられているバウンダリスキャンレジスタと同様のレジスタフリップフロップ列で構成されるスキャンパスを利用して、このヒューズ素子の溶断/非溶断のプログラム情報を設定し、その設定情報に従ってヒューズ素子を電気的に溶断する。この配線溶断プログラム回路4に含まれるヒューズ素子の数は、任意であり、ヒューズ素子の数に応じてスキャンパスのフリップフロップレジスタの数が設定される。図2は、図1に示す内部回路2の構成の一例を示す図である。図2においては、内部回路2は、半導体記憶装置である。この半導体記憶装置は、他のプロセッサなどと集積回路1内において集積されてSOCシステムオンチップを構成してもよく、半導体集積回路1内において、半導体記憶装置単体が内部回路として配置されてもよい。図2において、内部回路半導体記憶装置2は、各々、複数のノーマルメモリセルが行列状に配置されるノーマルメモリセルアレイNMAaおよびNMAbと、ノーマルメモリセルアレイNMAaおよびNMAbそれぞれの不良セル行を置換する冗長ワード線RWaおよびRWbと、ノーマルメモリセルアレイNMAaおよびNMAbそれぞれの不良セル列を置換する冗長カラムRCaおよびRCbとを含む。冗長ワード線RWaおよびRWbは、各々、複数の冗長ワード線を含み、不良セル行を含む複数のメモリセル行を置換して、不良セル行を救済する。冗長カラムRCaおよびRCbも、同様、複数列の並列置換により、不良セル列を救済する。内部回路半導体記憶装置は、さらに、ノーマルメモリセルアレイNMAaおよびNMAbのノーマルメモリセル行ワード線を選択するロウデコーダRDと、冗長ワード線RWaおよびRWbを、それぞれ選択する冗長ロウデコーダRRDと、メモリセル列を選択するカラム/冗長デコーダCRCDaおよびCRCDbとを含む。このカラム/冗長デコーダCRCDaおよびCRCDbは、各々、対応のノーマルメモリセルアレイNMWaおよびNMWbからノーマルメモリセル列を選択するノーマルカラムデコーダと、対応の冗長カラムRCaおよびRCbを選択する冗長カラムデコーダを含む。内部回路半導体記憶装置2は、さらに、ノーマルメモリセルアレイNWAaおよびNWAbそれぞれに対してデータの入力/出力を行なうI/O回路DPKaおよびDPKbと、周辺回路PHとを含む。周辺回路PHは、配線溶断プログラム回路4の出力するプログラム情報と図示しない与えられたアドレス信号との一致/不一致を判定するロウ冗長判定回路と、このロウ冗長判定回路の出力信号に従って、ロウデコーダRDおよび冗長ロウデコーダRRDの一方を活性化するとともに内部動作の制御を行なう制御回路と、与えられたアドレス信号をプリデコードするプリデコーダとを含む。ロウデコーダRDおよび冗長デコーダRRDは、活性化時、プリデコーダからのロウプリデコード信号をデコードして1本のワード線を選択する。I/O回路DPKaおよびDPKbは、各々、読出時、メモリセルデータの検出を行なうセンスアンプSAと、書込時、メモリセルに書き込みデータを転送するライトドライバWDと、内部回路がイブとの間でデータの転送を行なう入出力バッファI/Oバッファを含む。これらのI/O回路DPKaおよびDPKbは、複数ビットのデータの入出力を行なう。1ビットあたり複数のセンスアンプSAおよびライトドライバが設けられており、列アドレス信号に従って各ビットに対してセンスアンプおよびライトドライバの選択が行なわれる。カラム/冗長デコーダCRCDaおよびCRCDbへ、配線溶断プログラム回路4からのプログラム情報が与えられ、与えられた列アドレス信号との比較に基づいて、冗長カラムRWa、RWbの選択的置換が行なわれる。一例として、I/O回路DPKaおよびDPKbが各々16ビットのデータの入出力を行い、1ビットあたり8個のセンスアンプおよび8個のライトドライバが設けられる。ノーマルメモリセルアレイNMAaおよびNMWb各々において、512行/512列のノーマルメモリセルが設けられる。この構成においては、1個のセンスアンプおよびライトドライバに対して4つのノーマルメモリセル列ビット線対が設けられる。したがって、冗長カラムRCaおよびRCbは、各々、4列のノーマルメモリセル列の置換を並行して行なう。配線溶断プログラム回路4において、不良メモリセルのアドレスをプログラムし、不良メモリセルのアドレス指定時、冗長ワード線または冗長カラムとの置換を行なうことにより、等価的に不良メモリセルが救済され、製品歩留まりが改善される。この救済可能な不良アドレスの数は、チップ面積および救済効率等を考慮して適切な数に定められる。図3は、図1に示す配線溶断プログラム回路4の配線構造を概略的に示す図である。図3において、配線溶断プログラム回路4においては、第1メタル配線M1から第kメタル配線Mkまでのk層のメタル配線層の配線が、トランジスタ素子などの内部素子の接続のために用いられる。配線溶断プログラム回路4においては、半導体基板領域またはウェル領域SUB表面に形成される不純物領域IMP1およびIMP2が配置され、これらの不純物領域IMP1およびIMP2の間の基板領域表面上にたとえばポリシリコンで形成されるゲート電極GTが設けられる。第1メタル配線M1が、コンタクトを介して不純物領域IMP1に電気的に接続される。ゲート電極GT、不純物領域IMP1およびIMP2により、1つのMOSトランジスタ絶縁ゲート型電界効果トランジスタが形成される。一例として、メタル配線M1-Mkは、各々、銅Cu配線である。ヒューズ素子FSは、この第1銅配線M1より上層のメタル配線層の銅配線を用いて形成される。図2においては、第iメタル配線層の配線Miを用いて、ヒューズ素子FSが形成される場合を一例として示す。ここで、i>1。なお、メタル配線としては、銅配線が用いられるものの、他のメタルが用いられても良いため、以下においては、メタル配線層の用語を用いる。この図3に示すように、半導体集積回路においては、第1メタル配線が、最下層の配線であり、最も微細にパターニングされるトランジスタ間の接続および内部ノードの接続のため。したがって、この第1メタル配線M1は、細く、膜厚も薄くされるため、溶断には適している。しかしながら、サブ100nm以降のSOCなどの半導体集積回路装置においては、第4層から第6層程度のメタル配線も、配線パターンは細かく、微細配線が、この第1メタル配線M1と膜厚および線幅を大きく変わらない。このヒューズ素子FSとして、これらの微細パターンの上層配線のうち、第iメタル配線Miをヒューズ素子FSのヒューズとして利用する。ここで、ヒューズ素子の用語は、ヒューズと、その両端の接続部と、ヒューズの周辺部とを含む素子を示すものとして用いる。この第i層メタル配線Miをヒューズ素子FSのヒューズとして利用することにより、以下の利点が得られる。ヒューズ素子FS溶断時においては、図2に示さないバリアメタルCu拡散防止用および層間絶縁膜SiCNまたはSiCOが破壊される。したがって、この銅Cuの溶断後の拡散防止を行なう場合、上層のメタル配線Miを利用した場合、最下層の第1メタル配線M1よりも、レイアウト上余裕があり、レイアウト上での対策を取りやすくなる。これにより、銅配線をヒューズ素子として用いた場合でも、溶断後の信頼性を保証することができる。図4は、この図3に示すヒューズ素子FSを用いたヒューズ回路の1ビット分の構成を概略的に示す図である。図4において、ヒューズ回路は、電源ノードと接地ノードの間に直列に接続されるヒューズ素子FSと溶断電流供給トランジスタCTrとを含む。ヒューズ素子は、図1に示す電源ノード5からの電源電圧VDDを一端に受ける。溶断電流供給トランジスタCTrは、そのゲートに、ヒューズゲート電源電圧FGVDDを受ける。ヒューズ素子FSの溶断時、ヒューズゲート電源電圧FGVDDに従って溶断電流供給トランジスタCTrが導通し、電源ノードから接地ノードへ電流が流れる。この電流により、ヒューズ素子FSが発熱ジュール熱によるし、電流による発熱によりヒューズ素子FSを溶断する。ヒューズ素子FSの電源と、図1に示すコア回路内部回路2の電源電圧VDDを供給する電源ノード5とを共通化することにより、ヒューズ専用のパッドの数を低減する。また、ヒューズゲート電源電圧FGVDDを供給するパッドを、別に設けることにより、ヒューズゲート電源電圧FGVDDの電圧レベルを電源電圧VDDと独立に調整することができ、溶断電流量の最適化を行なうことができる。以下、配線溶断プログラム回路4の詳細構成について説明する。配線溶断プログラム回路の構成1図5は、図1に示す配線溶断プログラム回路4の具体的構成の一例を示す図である。図5において、配線溶断プログラム回路4は、各々が図4に示すヒューズ回路を含み、かつ縦続接続される複数のヒューズプログラム回路FPK1-FPKnを含む。これらのヒューズプログラム回路FPK1-FPKnの数は、任意である。このヒューズプログラム回路FPK1-FPKnは、同一構成を有するため、図4においては、各ヒューズプログラム回路FPK1-FPKnについて、同一または対応する部分に同一参照番号を付す。ヒューズプログラム回路FPK2-FPKnの各々は、電源電圧VDDを供給するノードと内部ノードND1の間に接続されるヒューズ素子FSと、内部ノードND1と接地ノードの間に接続される溶断電流供給トランジスタCTrと、この溶断電流供給トランジスタCTrの導通を制御する3入力AND回路AG1を含む。AND回路AG1は、ヒューズゲート電源電圧FGVDDを動作電源電圧として受ける。AND回路AG1は、対応のFS選択スキャンフリップフロップFFFSSRの出力信号と対応のプログラムスキャンフリップフロップFFPSRの出力信号とヒューズカットクロック信号FCCLKとを受ける。FS選択スキャンフリップフロップFSSRは、前段のヒューズプログラム回路のFS選択スキャンフリップフロップの出力データを、ヒューズ選択スキャンクロック信号SESCLKに従って取込み次段へ転送する。プログラムスキャンフリップフロップPSRは、マルチプレクサMUXSX1を介して与えられるデータを、プログラムスキャンクロック信号PSCLKに従って取込み次段へ転送する。したがって、このFS選択スキャンフリップフロップFSSRは、ヒューズ選択スキャンクロック信号SESCLKに従ってシフト動作を行なってデータを転送するスキャンパスを構成し、また、プログラムスキャンフリップフロップPSRも、プログラムスキャンクロック信号PSCLKに従って順次シフト動作を行なってデータを転送するスキャンパスを構成する。これらのフリップフロップFSSRおよびPSRの組をヒューズ回路に対応して設けることにより、ヒューズ回路のヒューズ素子FSのプログラミング溶断/非溶断を、選択的にかつ逐次的に1つのヒューズ素子単位で実行することができる。また、少ないパッドで、ヒューズ素子のプログラム情報を各ヒューズ素子に転送することができる。ヒューズプログラム回路FPK2-FPKnの各々は、さらに、ノードND1の電圧レベルに従って、ヒューズ素子FSの切断状態を判定する切断判定回路CJCと、プログラムスキャンフリップフロップPSRの出力信号と切断判定回路CJCの出力信号の一方を選択して出力するマルチプレクサSX2を含む。このマルチプレクサSX2の出力信号は、またマルチプレクサSX1へ与えられる。このマルチプレクサSX1は、前段のプログラムスキャンフリップフロップPSRの出力信号と対応のマルチプレクサSX2の出力信号の一方を、スキャン選択信号SCSELに従って選択する。ここで、切断と溶断とを同じ意味で用いる。マルチプレクサSX1を用いて、マルチプレクサSX2の出力信号をプログラムスキャンフリップフロップPSRへ伝達する。テスト動作時、マルチプレクサSX2において、プログラムフリップフロップ選択信号PRFFSELに従って切断判定回路CJCの出力信号を選択することにより、切断判定回路CJCの出力信号に従って対応のヒューズ素子FSの状態を外部へ読出すことができる。これにより、ヒューズ素子FSの切断不良の有無を判定することができる。また、マルチプレクサSX2において、プログラムスキャンフリップフロップPSRN出力信号を選択し、マルチプレクサSX1において、スキャン選択信号SCSELに従ってこのマルチプレクサSX2の出力信号を選択することにより、ヒューズプログラム回路FPK1-FPKn各々において、プログラムスキャンフリップフロップPSRの保持データをフィードバックしてループ状に転送することができる。従って、プログラムスキャンクロック信号PSCLKを自走状態に設定することができ、クロック信号の制御および設計の自由度が高くなる。また、マルチプレクサSX2から、プログラム情報FOS1-FOSnが出力される。従って、このマルチプレクサSX2の出力信号をマルチプレクサSX1で選択して対応のプログラムスキャンフリップフロップPSRに格納した後に、マルチプレクサSX1を前段のフリップフロップPSRを選択する状態に設定して、プログラムスキャンフリップフロップPSRを介して順次転送する。この転送データを外部のテスタまたはBISTビルトインセルフテスト回路で書込情報と比較することにより、マルチプレクサSX2が正常に、プログラムフリップフロップ選択信号PRFFSELSに従って切換え動作を行なっているかをテストすることができる。初段のヒューズプログラム回路FPK1は、以下の点を除いて、ヒューズプログラム回路FPK2-FPKnと構成は同じである。すなわち、FS選択スキャンフリップフロップFSSRおよびプログラムスキャンフリップフロップPSRへは、前段のヒューズプログラム回路の出力信号に代えて、外部のテスタまたは同一チップ上に形成されるBISTビルトインセルフテストからの切断制御情報CTSCIN、ヒューズプログラム用のスキャン入力SCINが与えられる。ヒューズプログラム回路FOS1-FOSnの出力信号が、対応の、内部状態を設定する回路へ与えられる。たとえば、図2に示すようなメモリ回路において、これらのヒューズプログラム回路FPK1-FPKnが、不良メモリセルのアドレスを記憶する場合、出力信号FOS1-FOSnは、不良セルと冗長セルとの置換を行なうための冗長デコーダへ与えられる。図2を参照して説明したように、冗長置換の判定時には、与えられたアドレスとプログラムされた不良アドレスとの一致/不一致の判定が行なわれる。一致判定時には、与えられたアドレスが指定するセルメモリセル行またなメモリセル列に代えて、不良アドレスが割当てられた冗長セルが選択される。一方、ヒューズプログラム回路FPK1-FPKnが、アナログ回路の定数を決定するために用いられる場合、これらの出力信号FOS1-FOSnが、対応のアナログ回路へ与えられ、抵抗素子の抵抗値の調整またはトランジスタ素子の駆動電流量の調整などが行なわれる。対象回路は、冗長デコーダならびに電流源および電圧源を含むアナログ回路のいずれであってもよく、このヒューズプログラム回路のプログラム情報に従って、動作態様または動作状態が設定されればよく、この配線溶断プログラム回路において記憶される情報は、内部回路に関連する情報であればよい。FS選択スキャンフリップフロップFSSRの記憶データに従って、対応のヒューズ素子FSが切断されるサイクルが規定される。ヒューズプログラム回路FPK1-FPKnにおいて、順次、プログラムスキャンフリップフロップPSRの格納データおよびヒューズカットクロック信号SCCLKに従って選択的に溶断電流が供給されて溶断される。ヒューズ素子FSは、コア回路の電源ノードからの電圧VDDが供給される。したがって、ヒューズプログラム回路FPK1-FPKnに対して、ヒューズ溶断のための専用のパッドの数を低減することができる。このヒューズプログラム回路FPK1-FPKnおよび図5には示さない制御回路のトランジスタは、コア回路図1参照において用いられるトランジスタと同じ構造ゲート絶縁膜の膜厚および材質が同じを用い、この配線溶断プログラム回路4の占有面積の増大および製造工程の増加を抑制する。通常、このヒューズ素子FSの溶断のために必要とされる電流溶断電流は、20mAから40mAと大きい。したがって、ヒューズ素子FSに対する電源パッドを、コア回路の電源5と分離して設ける構成を利用する場合、大きな溶断電流を供給するために、ヒューズ素子専用の電源パッドを所定数のヒューズ素子毎に設ける必要があり、ヒューズ素子が多い場合、数多く設ける必要がある特に、複数のヒューズ素子を同時に溶断する場合。しかしながら、後に詳細に説明するように、ヒューズプログラム回路FPK1-FPKnは、順次そのプログラム情報に従ってヒューズのプログラム溶断が選択的に実行されるため、その消費電流は小さく、コア回路の電源と共有することができる。パッド数を低減することができる。ANDゲートAG1に対しヒューズゲート電源電圧FGVDDが与えられる。この場合、単に溶断電流供給トランジスタCTrのゲート電位を駆動することが要求されるだけであり、AND回路AG1の消費電流は、交流電流AC電流を含めてもわずかである。したがって、ヒューズ素子FSが数多く設けられる場合においても、1つのヒューズゲート電源電圧FGVDD供給用のパッド図1のノード6を設けることが要求されるだけであり、配線溶断プログラム回路4のレイアウト面積を低減することができる。また、マルチプレクサSX2を用いて、プログラムスキャンフリップフロップPSRの格納データと切断判定回路CJCの出力信号の一方を選択して出力している。したがって、このヒューズ素子FSの切断前に、冗長デコーダなどの対象回路をプログラム情報に従ってその状態を設定して、テストを行なうことができる。したがって、たとえばメモリなどにおいて、対象回路が冗長デコーダの場合、外部から順次冗長アドレスを印加して、冗長セル行/列を選択して、冗長デコーダおよび冗長セルが正常であるかのテストを行なうことができる。これにより、不良発生時、ヒューズ素子の切断不良と冗長セル系の不良とを分離することが可能となる。図6は、図5に示すFS選択スキャンフリップフロップFSSRおよびプログラムスキャンフリップフロップPSRの構成の一例を示す図である。これらのスキャンフリップフロップFSSRおよびPSRは同一構成を有するため、図6においては、符号FFで、これらのスキャンフリップフロップFSSRおよびPSRを代表的に示す。図6において、フリップフロップFFは、2相のクロック信号CLKBおよびCLKDに従って入力信号INを取込み保持するマスタラッチ10aと、このマスタラッチ10aと相補的にクロック信号CLKBおよびCLKDに従って動作し、マスタラッチ10aの出力信号を転送して出力信号OUTを生成するスレーブラッチ10bとを含む。2相クロック信号CLKBおよびCLKDは、基本クロック信号CLKを受ける2段の縦続接続されるインバータ15および16からそれぞれ生成される。クロック信号CLKが、図5に示すヒューズ選択クロック信号SESCLKおよびプログラム選択クロック信号PSCLKに対応する。マスタラッチ10aは、2相のクロック信号CLKDおよびCLKBを受けるトライステートインバータ11aと、リセット信号RSTとトライステートインバータ11aの出力信号を受ける2入力NOR回路12aと、クロック信号CLKBおよびCLKDに従ってクロックドインバータ11aと相補的に動作し、活性化時、NOR回路12aの出力信号をNOR回路12aの入力に転送するクロックドインバータ13aを含む。スレーブラッチ10bは、2相のクロック信号CLKBおよびCLKDに従って選択的に活性化され、活性化時、マスタラッチ10aの出力信号を反転するクロックドインバータ11bと、リセット信号RSTとクロックドインバータ11bの出力信号を受けるNOR回路12bと、クロックドインバータ11bと相補的に活性化され、活性化時、NOR回路12bの出力信号をNOR回路12bの入力に伝送するクロックドインバータ13bを含む。クロックドインバータ11aおよび13bは、クロック信号CLKBがHレベルでありかつクロック信号CLKDがLレベルのときに活性化される。クロックドインバータインバータ13aおよび11bは、クロック信号CLKBがLレベルでありかつクロック信号CLKDがHレベルのときに活性化される。図7は、図6に示すフリップフロップFFの動作を示すタイミング図である。以下、図7を参照して、図6に示すフリップフロップFFの動作について説明する。リセット信号RSTは、フリップフロップの動作時、Lレベルであり、NOR回路12aおよび12bがインバータとして動作する。クロック信号CLKがHレベルのとき、クロック信号CLKBがLレベル、クロック信号CLKDがHレベルとなる。マスタラッチ10aにおいては、トライステートインバータ11aが出力ハイインピーダンス状態となり、一方、クロックドインバータ13aが活性化されてインバータとして動作する。したがって、NOR回路12aおよび13aによりラッチ回路が構成され、マスタラッチ10aは、取込んだ信号を保持するホールド状態となる。スレーブラッチ10bにおいては、クロックドインバータ11bが活性化され、インバータとして動作し、一方、クロックドインバータ13bが出力ハイインピーダンス状態である。したがって、トライステートインバータ11bおよびNOR回路12bによりバッファ回路が構成され、スレーブラッチ10bがスルー状態となり、マスタラッチ10aの保持するデータが、スレーブラッチ10bを介して伝達されて、出力信号OUTとして出力される。クロック信号CLKがLレベルとなると、クロック信号CLKBがHレベル、クロック信号CLKDがLレベルとなる。したがって、マスタラッチ10aにおいて、トライステートインバータ11aが活性化され、インバータとして動作する。一方、トライステートインバータ13aが、出力ハイインピーダンス状態となる。この状態においては、マスタラッチ10aは、トライステートインバータ11aおよびNOR回路12aにより、インバータバッファとして動作し、入力信号INを転送するスルー状態となる。一方、スレーブラッチ10bにおいては、トライステートインバータ11bが、出力ハイインピーダンス状態となり、一方、トライステートインバータ13bが活性状態となる。したがって、NOR回路12bおよびトライステートインバータ13bにより、ラッチ回路が構成され、先にトライステートインバータ11bにより取込んだ信号INNを保持する。したがって、入力信号INが、クロック信号CLKの立上がりに同期して変化するように与えられた場合、このマスタラッチ10aの出力信号INNは、クロック信号CLKの立下がりに同期して変化し、スレーブラッチ10bの出力信号OUTが、クロック信号CLKの立上がりに同期して変化する。これにより、1つのフリップフロップFFにより、1クロックサイクル遅延して、信号の転送が行なわれる。このフリップフロップを縦続接続することにより、クロック信号に従って順次信号/データを転送するスキャンパスを構成することができる。なお、リセット信号RSTは、電源投入時またはテストシーケンス開始時にワンショットパルスの形態で活性化される。リセット信号RSTがHレベルに設定されると、NOR回路12aおよび12bの出力信号がLレベルとなり、フリップフロップFFに、Lデータが保持される。スキャンフリップフロップの記憶データは、マスタラッチ10aの出力信号INNに相当する。通常、このリセット信号RSTの活性化は、クロック信号を停止させた状態で実行され、図4に示すスキャンフリップフロップFSSRおよびPSRに、Lデータが初期設定され、応じて、各スキャンフリップフロップの出力信号もLレベルに初期設定される。図8は、図5に示すAND回路AG1の構成の一例を示す図である。図8において、AND回路AG1は、コア回路の電源電圧VDDを受ける3入力NANDゲート15と、NANDゲート15の出力信号の振幅を、ヒューズゲート電源電圧FGVDDレベルに変換するレベル変換器16と、レベル変換器16の出力信号を反転するインバータ17を含む。インバータ17の出力信号に従って、図5に示す溶断電流供給トランジスタCTrのゲート電圧が制御される。AND回路AG1には、図5に示すように、プログラムスキャンフリップフロップPSRおよびFS選択スキャンフリップフロップFSSRの出力信号と、ヒューズカットクロック信号FCCLKとが与えられる。これらの信号の振幅は、内部回路コア回路の電源電圧VDDのレベルである。NANDゲート15は、これらの与えられた入力信号に従った振幅電源電電圧の信号を生成する全入力がHレベルのときにLレベルの信号を出力する。レベル変換器16およびインバータ17により、このNANDゲート15の出力信号の振幅が、ヒューズゲート電源電圧FGVDDレベルに変換される。レベル変換器16およびインバータ17の電源ノード6aは、図1に示すヒューズゲート電源ノードパッド6に結合される。したがって、このヒューズゲート電源ノード6からの電圧FGVDDの電圧レベルを調整することにより、図5に示す溶断電流供給トランジスタCTrのゲート電圧を調整することができる。応じて、ヒューズ素子FSの溶断電流を調整することができ、ヒューズ素子FSのプログラム時の溶断電流を最適化することができる。ヒューズ選択スキャンフリップフロップFSSRからの信号がHレベルとなると、対応のヒューズプログラム回路が選択されたことが示される。プログラムスキャンフリップフロップPSRからの信号のHレベル/Lレベルにより、対応のヒューズ素子の溶断/非溶断が設定される。すなわち、プログラムスキャンフリップフロップPSRの信号がHレベルの時には、対応のヒューズ素子を切断することが指定される。ヒューズカットクロック信号FCCLKは、所定のパルス幅で与えられる。したがって、このヒューズカットクロック信号FCCLKのパルス幅および印加回数を調整することにより、ヒューズ素子溶断に必要な電流パルス幅および電流パルス印加回数を実現することができる。図9は、ヒューズゲート電源電圧FGVDDとコア回路電源電圧VDDの投入シーケンスを概略的に示す図である。以下、図9を参照して、この電源投入シーケンスについて説明する。コア回路電源電圧VDDが投入されると、その電圧レベルが上昇する。このとき、ヒューズゲート電源電圧FGVDDは、溶断電流供給トランジスタCTrのしきい値電圧Vthよりも低い電圧レベル図9においては接地電圧レベルに維持される。このコア回路電源電圧VDDが安定化すると、例えばパワーオンリセット信号に従って、リセット信号RSTがワンショットパルスの形態で生成される。このリセット信号RSTが活性化されると、図6に示すように、フリップフロップFFに、Lデータが格納される。したがって、図5に示すスキャンフリップフロップFSSRおよびPSRの出力信号OUTがLレベルに固定される。応じて、AND回路AG1からの出力信号はLレベルに初期設定される。この状態においては、溶断電流供給トランジスタCTrが、確実に非導通状態に設定され、電源投入時に非切断状態のヒューズ素子を介して貫通電流が流れるのを防止することができる。コア回路電源電圧VDD投入時、ヒューズゲート電源電圧FGVDDが溶断電流供給トランジスタCTrのしきい値電圧Vthよりも低い電圧レベルに維持される。電源投入時においてヒューズゲート電源電圧FGVDDが、溶断電流供給トランジスタCTrのしきい値電圧Vthよりも高い電圧レベルとなると、不安定な状態でAND回路AG1の出力信号がHレベルとなり、溶断電流供給トランジスタCTr図5参照が導通する可能性がある。非切断状態のヒューズ素子において溶断電流供給トランジスタCTrのゲート電圧を、溶断電流供給トランジスタCTrのしきい値電圧Vthよりも低い電圧レベルに設定することにより、大きな貫通電流が流れるのを防止する。また、レベル変換器16において、不安定なNANDゲート15の出力信号に従って、内部ノードの電圧レベルが中間電圧レベルとなる場合がある。この場合、ヒューズゲート電源電圧FGVDDを、溶断電流供給トランジスタCTrのしきい値電圧vthよりも低い電圧レベルに維持することにより、インバータ17の出力信号を、溶断電流供給トランジスタCTrのしきい値電圧Vthよりも低い電圧に維持して、溶断電流供給トランジスタCTrが導通するのを防止することができる。従って、電源投入時、リセット信号RSTが活性化されるまで、ヒューズゲート電源電圧FGVDDを、溶断電流供給トランジスタCTrのしきい値電圧Vthよりも低い電圧レベルに設定することにより、電源ノードから接地ノードへ大きな電流が流れる状態が生じるのを防止する。このヒューズゲート電源電圧FGVDDおよびコア回路電源電圧VDDは、先の図1に示すように、半導体集積回路装置外部から与えられる。したがって、外部の電源制御部において、この電源電圧VDDの供給開始時のパワーオンリセット信号を用いて、リセット信号RSTを生成して、配線溶断プログラム回路4の内部を初期設定した後に、ヒューズゲート電源電圧FGVDDを供給するその電圧レベルを上昇させる。プロセッサなどのシーケンスコントローラにより、その電源供給シーケンスが制御されればよい。図10は、図5に示す溶断電流供給トランジスタCTrの平面レイアウトを概略的に示す図である。図10において、ドレイン電極Dを構成する多層メタル配線20とソース電極Sを構成する多層メタル配線22が交互に配置される。これらの多層金属配線20および20の間に、ゲート電極Gを構成するゲート電極配線ポリシリコン配線が設けられる。これらの多層メタル配線20および22は、各々、2層の配線その配線を備え、これらの相互接続されて、1つの電極配線が構成される。これらのメタル配線20および22の上層に、これらのメタル配線20および22と交差する方向に上層の第3メタル配線30が設けられる。このメタル配線30は、接地電圧GNDを伝達する。ドレイン電極Dを構成する多層メタル配線20の配線は、所定の間隔で、第1ヴィア28を介して相互接続される最終的に、ノードND1を構成するメタル配線により全多層メタル配線20が相互接続される。すなわち、多層メタル配線20終端部においては、幅の広いメタル配線台座20Aが設けられ、各多層配線20がこのメタル配線台座20Aに連結される。この終端部の配線台座20A上層に、上層メタル配線30と同層の上層メタル配線32が設けられる。この終端部20Aが、第2ヴィア29を介して上層メタル配線32に結合され、ノードND1を形成する。一方、ソース電極Sを構成する多層メタル配線22においては、その延在方向に沿って第1ヴィア28および第2ヴィア29が交互に配設される。第2ヴィア29を介して、多層メタル配線22が、上層メタル配線30に電気的に接続される。第1ヴィア28により、多層メタル配線22の各配線が相互接続され、かつ下層部において、活性領域に電気的に接続される。これにより、溶断電流供給トランジスタCTrのソース電極Sが、共通に接地ノードに結合される。ゲート電極Gを構成するゲート電極配線21は、それぞれの終端部において、メタル配線23とヴィア28により相互接続される。このメタル配線23も多層メタル配線であり、各ゲート電極配線21を下層のメタル配線で相互接続し、各下層メタル配線が対応の上層メタル配線と第1ヴィア28により相互接続される。多層メタル配線23は、取出配線25を介して、AND回路AG1の出力信号を伝達する配線25に接続される。このメタル配線23と平行に、メタル配線24が設けられる。このメタル配線24は、ヴィア29により、上層メタル配線30に電気的に接続され、またヴィア28により、下層の活性領域に電気的に接続される。このメタル配線24と取出メタル配線25の交差部において、メタル配線26が設けられ、活性領域間の電気的接続を取る。これにより、取出配線25の配置領域においても、下層の基板領域に接地電圧GNDを伝達する。このメタル配線24により、溶断電流供給トランジスタCTrの基板領域ウェル領域が、配線30上の接地電圧GNDレベルに維持される。複数のゲート幅の広い単位トランジスタを複数個並列に配置することにより、大きな溶断電流を供給する溶断電流供給トランジスタCTrが実現される。なお、配線30は、後に説明する仮想接地線として用いられてもよい。図11は、図10示す線L11-L11に沿った断面構造を概略的に示す図である。図11において、上層メタル配線30たとえば第3メタル配線M3は、第2ヴィア29を介して多層メタル配線22に結合される。この多層メタル配線22は、下層のメタル配線第1メタル配線M122aと、この第1メタル配線22aと平行に配列される上層のメタル配線第2メタル配線22bを含む。これらのメタル配線22aおよび22bが、第1ヴィア28を介して電気的に接続される。下層のメタル配線22aは、コンタクト35を介して、基板領域36表面に形成された不純物領域37aに電気的に接続される。一方、ノードND1を構成する多層メタル配線20は、下層のメタル配線第1メタル配線M120aと、上層のメタル配線第2メタル配線20bとを含む。これらのメタル配線20aおよび20bも、所定の間隔で、第1ヴィア28を介して電気的に接続される。下層のメタル配線第1メタル配線M120aは、コンタクト35を介して基板領域36に形成される不純物領域37bに電気的に接続される。不純物領域37aおよび37bの間に、ゲート電極Gを構成するポリシリコンゲート電極配線21が設けられる。この基板領域36は、たとえばウェル領域で形成され、他のヒューズプログラム回路と分離領域38を介して分離される。ゲート電極配線21、不純物領域37aおよび37bとにより、溶断電流供給トランジスタCTrを構成する単位トランジスタが実現される。したがって、この溶断電流供給用トランジスタCTrのソース電極Sを接地ノードに結合する配線および電流供給トランジスタのドレインをヒューズ素子に接続する電極配線は、それぞれ、複数層の配線で構成し、各配線に電流を分離させる。図12は、ヒューズ素子FSと溶断電流供給トランジスタCTrの電気的等価回路を示す図である。ヒューズ素子FSが、第3メタル配線以上の上層のメタル配線で形成され、電源ノードに結合される。このヒューズ素子FSが、多層メタル配線22に結合される。一方、この多層メタル配線22および20の間に、単位トランジスタUTが並列に接続される。単位トランジスタUTは、溶断電流供給トランジスタCTrの単位トランジスタであり、図10において、1つの多層配線20、1つの多層配線22および1つのゲート電極配線21により構成される。これらの単位トランジスタUTのゲートは、共通に結合される。ヒューズ素子FSの溶断時、電流Ifが流れる場合、多層メタル配線22においては、この電流Ifは、メタル配線22aおよび22bをそれぞれ流れる電流I1およびI2に分流して、各単位トランジスタUTを介して流れる。この単位トランジスタUTを介して流れる電流が、多層メタル配線20のメタル配線20aおよび20bに流れ込み、それぞれに電流I3およびI4が流れる。したがって、これらの電流I1-I4は、ヒューズ素子FSを流れる電流Ifよりも、1/2倍以下の電流である。これにより、ヒューズ素子FSの溶断前に、溶断電流Ifにより、溶断電流供給トランジスタのソース電極配線Sまたはドレイン電極配線Dが溶断するのを防止する。これにより、比較的大きな20mAないし40mA溶断電流を流して、確実に、ヒューズ素子FSを溶断することができる。[ヒューズプログラム回路の変更例]図13は、この発明の実施の形態1に従うヒューズプログラム回路の変更例を示す図である。図13においては、ヒューズプログラム回路FPK1-FPKnが縦続接続される。ヒューズプログラム回路FPK1-FPKnは、その回路構成は、図4に示すヒューズプログラム回路FPK1-FPKnと同じである。この初段のヒューズプログラム回路FPK1に対し、スキャンパス外部からのスキャンイン信号SCIN0と、最終段のヒューズプログラム回路FPKnのスキャンアウト信号SCnの一方をマルチプレクサ切換え制御信号PRWERの一方に従って選択するマルチプレクサSX0が設けられる。このマルチプレクサSX0の出力SCINが、図5に示すプログラムスキャンイン入力SCINに対応する。最終段のヒューズプログラム回路FPKnの出力信号SCnおよびCTSnは、バッファ40へ与えられる。バッファ40から、スキャン出力信号SCoutおよびCSoutが出力される。スキャン出力信号CSoutは、図5に示すFF選択スキャンフリップフロップFSSRを介して転送されるデータに対応し、スキャン出力信号SCoutは、図4に示すプログラムスキャンフリップフロップPSRの出力信号に相当する。最終段のヒューズプログラム回路FPKnのプログラムスキャンアウト信号SCnを、マルチプレクサSX0を介して初段のヒューズプログラム回路FPK1にフィードバックする。これにより、プログラム回路FPK1-FPKnにおいて、プログラムスキャンフリップフロップに格納されたデータをバッファ40を介して順次スキャンアウト動作で読出すときにおいても、このフィードバック経路により、再び、ヒューズプログラム回路FPK1-FPKnに転送されて、その記憶情報が再書込される。従って、各プログラムスキャンフリップフロップPSRの記憶情報を、外部へ読出す場合または、切断判定回路の出力信号を外部へ読出す場合に、プログラムスキャンフリップフロップの内部記憶情報が破壊されるのを防止することができる。このヒューズプログラム回路FPK1-FPKnへは、電源電圧VDDおよびヒューズゲート電源電圧FGVDDがそれぞれ与えられる。また、ヒューズ切断系制御信号FCTLおよびプログラム情報制御系情報PCTLが、これらのヒューズプログラム回路FPK1-FPKnへ与えられる。ヒューズ切断系制御信号FCTLは、図5に示すFS選択スキャンフリップフロップFSSRの転送動作を制御する信号クロック信号およびリセット信号を示し、プログラム系制御信号PCTLは、図5に示すプログラムスキャンフリップフロップPSRの転送動作を制御する信号リセット信号およびクロック信号に対応する。これらの制御信号FCTLおよびPCTL、スキャン入力SCINO、CTSCINおよびマルチプレクサ切換制御信号PRWERは、チップの外部に設けられたテスタから与えられるかまたは、チップ内部におけるBISTビルトインセルフテスト回路から与えられる。同様、バッファ40の出力信号も、外部のテスタまたはBISTへ与えられる。ヒューズプログラム回路FPK1-FPKm-1およびFPKm1-FPKnの切断判定回路の出力信号FOS1-FOSm-1およびFOSm1-FOSnは、たとえばメモリにおける冗長デコーダなどの対象回路へ与えられる。一方、ヒューズプログラム回路FPKmにおいては、切断判定回路すなわちヒューズプログラム情報FOSmは対象回路へは与えられない。そのヒューズプログラム回路FPKmにおいてヒューズ素子FSTPが、他のヒューズプログラム回路FPK1-FPKm-1およびFPKm1-FPKnに含まれるヒューズ素子FSよりもその線幅がたとえば10倍と広くされる。したがって、ヒューズプログラム回路FPK1-FPKm-1およびFPKm1-FPKnのヒューズ素子FSは、溶断電流により切断可能であり、一方、ヒューズ素子FSTPは、ヒューズ素子FSに対する溶断電流では、切断不可能である。このヒューズプログラム回路FPKmのヒューズ素子として切断不可能なヒューズ素子FSTPを設けることにより、溶断電流供給トランジスタCTrの能力をチェックし、電源電圧VDDおよびヒューズゲート電源電圧FGVDDの電圧レベルを調整して、最適な溶断電流値を設定することを可能とする。図14は、このヒューズプログラム回路FPKmの電流測定時の配置を概略的に示す図である。図14において、テスタ50は、電源電圧VDDおよびFGVDDを生成するテスト電源回路52と、このテスト電源回路52からヒューズプログラム回路FPKmへ電源ノード5を介して電源電圧VDDを伝達する電源線の電流を検出する電流計54を含む。テスタ50は、BISTであってもよく、また、チップ外部に設けられるテスト装置であってもよい。テスト電源回路52は、ヒューズゲート電源ノード6を介してヒューズ源電電厚FGVDDをヒューズプログラム回路FPKmのAND回路AG1の電源ノードへ供給する。テスト電源回路52により、電源電圧VDDおよびFGVDDの電圧レベルを調整する。溶断電流供給トランジスタCTrは、導通時、そのゲートには、ヒューズゲート電源電圧FGVDDが与えられる。したがって、この電源電圧VDDとヒューズゲート電圧FGVDDの関係に応じて、溶断電流供給トランジスタCTrの駆動電流ドレイン電流を調整することができる。ヒューズ素子FSTPおよび溶断電流供給トランジスタCTrを流れる電流Iを、テスタ50における電流計54で検出し、設計仕様値などの最適値に対応する電圧レベルに、電源電圧VDDおよび/またはヒューズゲート電源電圧FGVDDのレベルを調整する。これにより、最適電流で、他のヒューズプログラム回路FPK1-FPKm-1およびFPKm1-FPKnの溶断電流を最適化することができる。なお、電流計54は、単に、このヒューズプログラム回路FPKmを流れる電流Iが、所定値より高いか低いかを判定する電流比較回路で構成されてもよい。[ヒューズプログラム回路スキャンパスの変更例]図15は、この発明に従う半導体装置のヒューズプログラム回路のスキャンパスの変更例を示す図である。図15において、ヒューズプログラム回路のスキャンパスは、複数のスキャンチェーンサブスキャンパスSCH1-SCH10に分割される。図15においては、一例として、10個のスキャンチェーンSCH1-SCH10に分割される場合を示すが、この分割されるスキャンチェーンの数は、10に限定されない。スキャンチェーンSCH1-SCH10に対して、デコード信号TDEC0-TDEC5に従って、1対10のデマルチプレクサ動作を行なう1:10マルチプレクサSCX4と、デコード信号TDEC0-TDEC5に従って、これらのスキャンチェーンSCH1-SCH10の1つを選択する10:1マルチプレクサMEXSCX5が設けられる。入力段の1:10マルチプレクサSCX4へは、マルチプレクサSX0の出力信号が与えられる。このマルチプレクサSX0へは、スキャン入力SCIN0とともに出力段の10:1マルチプレクサSCX5のスキャン出力信号SCnがインバータ45を介して与えられる。インバータ45の出力は、バッファ40へ与えられ、バッファ40からスキャン出力SCoutが生成される。このバッファ40に対してはさらにFS選択スキャンフリップフロップ列の出力信号CTSnが与えられ、応じて、スキャン出力CSoutがバッファ40からシフトアウトされる。入力初段マルチプレクサSX0は、マルチプレクサ切換え制御信号PRWERに従って、外部からのスキャン入力信号SCIN0およびインバータ45からのフィードバック情報の一方を選択する。1:10マルチプレクサSCX4および10:1マルチプレクサSCX5は、デコード信号TDEC0-TDEC5の論理レベルの組合せに従って、1つのスキャンチェーンを選択する。これらのマルチプレクサSCX4およびSCX5は、また、ヒューズ選択入力情報CTSINおよびCTSnを転送する。単に、マルチプレクサSCX5およびSCX4において、デコード信号TDEC0-TDEC5の論理レベルの組合せに従って1つのスキャンチェーンに対する信号ヒューズ切断制御情報の伝達経路が設定される。制御信号ヒューズプログラム転送制御信号およびプログラム情報転送制御信号についても、同様、1つのスキャンチェーンに対する制御信号転送経路が選択されるたとえばスキャンチェーンに対し共通に制御信号を与え、各スキャンチェーンに対して設けられる選択ゲートのうち、選択スキャンチェーンに対する選択ゲートをイネーブル状態に設定する。このインバータ45を用いて、スキャンチェーンから読出されたプログラム情報を、マルチプレクサSX0およびSX5を介してフィードバックさせることにより、このスキャンチェーンに格納されたプログラム情報をバッファ40を介して外部へ順次転送動作により読出して、正確にプログラムが行なわれているかどうかの判定を行なうことができる。また、信号/データの読出動作時においては、スキャンパスにおいてシフト動作が行なわれる。フィードバック経路により、元のフリップフロップにプログラム情報が再書込され、その記憶情報が消失されるのが防止される。この図15に示すように、スキャンパスを、複数のスキャンチェーンSCH1-SCH10に分割することにより、スキャンチェーンの伝搬経路が短くなり、各スキャンチェーンのフリップフロップの段数が低減され、スキャンパスの不良発生を低減することができ、スキャンパスの歩留り低下を防止することができる。この場合、スキャンチェーンとして予備のスキャンチェーンを設け、不良スキャンチェーンを、スペアスキャンチェーンで置換することにより、スキャンパス自体の不良救済も行なうことができる。また、スキャンチェーンSCH1-SCH10は、それぞれ、プログラム情報に応じてグループ化する。たとえば、スキャンチェーンSCH1には、このチップを識別する情報、ロット番号、ウェハ番号、ウェハ内の座標、およびチップ識別番号が格納される。スキャンチェーンSCH2には、テストモードを指定するビットと、テストモード時のテスト状態を制御する制御ビットがテストモード設定情報として格納される。テストモードビットをテストモード設定情報として、スキャンチェーンSCH2のヒューズプログラム回路FPKに格納することにより、1つのテストモード指定サイクルにおいて複数の異なるテストモードを設定することが可能となる。また、制御ビット情報により、たとえば基準電流量の調整などの抵抗値の調整などが行なわれる。スキャンチェーンSCH3-SCH10には、それぞれこの半導体装置がメモリの場合、各不良セルの位置を示す冗長置換用の冗長カラムおよび冗長ロウを示すアドレスを格納する。たとえば、1つのスキャンチェーンにおいて、140ビットの記憶プログラム回路FPKが設けられる場合、512Kビットのメモリマクロに対し行および列アドレスとして35ビットを割当てると、スキャン遅延SCH3-SCH10各々において、2Mビットのメモリブロックに対する不良アドレスを格納することができる。したがって、8個のスキャンチェーンSCH3-SCH10により、16Mビットの記憶容量のメモリに対する不良アドレスをプログラムすることができる。従って、メモリブロック単位で、冗長置換を行なって不良救済を行なうことができる。なお、上述のスキャンチェーンSCH1-SCH10に格納されるプログラム情報の種類は、単なる一例であり、ヒューズプログラム回路FPKが用いられる半導体装置の構成に応じて、その格納されるプログラム情報は適宜定められればよい。また、スキャンチェーンSCH1-SCH10は、各々、図5に示すヒューズプログラム回路のスキャンパスと同様の構成を有し、スキャンチェーンSCH1-SCH10の各ヒューズプログラム回路FPKのプログラム情報ヒューズ素子の切断/非切断により生成される情報は、図5に示すように、マルチプレクサSX2を介して出力され、従って、並列に出力されて冗長デコーダなどの対象回路へ与えられる。スキャンチェーンSC2のプログラム情報は、テスト制御回路へ与えられ、テストモード時に、テスト動作を設定するために利用される。[切断判定回路の構成]図16は、この発明の実施の形態1に従うヒューズプログラム回路に含まれる切断判定回路CJCの構成の一例を示す図である。図16において、切断判定回路CJCは、ノードND1とノードND2の間に接続されかつそのゲートにヒューズ素子リセット信号FSRSTを受けるPチャネルMOSトランジスタPQ1と、ノードND2と接地ノードの間に接続されかつそのゲートにヒューズ素子リセット信号FSRSTを受けるNチャネルMOSトランジスタNQ1と、ヒューズ素子リセットディレー信号FSRSTDを受けるインバータIV10と、インバータIV10の出力信号がLレベルのときに活性化されて、ノードND2上の信号を反転するトライステートインバータTV1と、インバータIV10の出力信号を受けるインバータIV11と、トライステートインバータTV1の出力信号を受けるインバータIV12と、インバータIV10の出力信号がHレベルのときに活性化されて、インバータIV12の出力信号をインバータIV10の入力に伝達するトライステートインバータTV2と、インバータIV12の出力信号を判定して判定結果信号Joutを生成するインバータIV13と、インバータIV11の出力信号がLレベルのときに導通し、電源ノードをノードND1に結合するPチャネルMOSトランジスタPQ2と、ノードND2と接地ノードの間に直列に接続されるNチャネルMOSトランジスタNQ2およびNQ3を含む。MOSトランジスタNQ2は、そのゲートにトライステートインバータTV1の出力信号を受け、MOSトランジスタNQ3が、そのゲートにインバータIV11の出力信号を受ける。ノードND1には、ヒューズ素子FSが接続される。また、図示しないが、溶断電流供給トランジスタもノードND1に接続される。図17は、図16に示す切断判定回路CJCの動作を示す信号波形図である。以下、図17を参照して、図16に示す切断判定回路CJCの動作について説明する。ヒューズ素子リセット信号FSRSTおよびヒューズ素子リセットディレー信号FSRSTDがともにLレベルのとき、ノードND2が、ノードND1にMOSトランジスタPQ1を介して電気的に結合される。一方、インバータIV10の出力信号がHレベルであり、また、インバータIV11の出力信号がLレベルである。応じて、MOSトランジスタPQ2が導通状態にあり、ノードND1が電源ノードに電気的に結合される。一方、MOSトランジスタNQ3は、非導通状態であり、ノードND2が接地ノードから分離されており、したがって、ノードND2も、MOSトランジスタPQ1を介して電源電圧VDDレベルに充電される。トライステートインバータTV1は、出力ハイインピーダンス状態であり、判定結果出力信号Joutの状態は変化しない。ヒューズ素子リセット信号FSRSTがHレベルに設定されると、MOSトランジスタPQ1が非導通状態となり、MOSトランジスタNQ1が導通状態となり、ノードND2が、接地電圧レベルに駆動される。この状態において、MOSトランジスタPQ1は、非導通状態であり、ノードND1およびND2は電気的に分離される。ヒューズ素子リセットディレー信号FSRSTDがHレベルに立上がり、インバータIV10およびIV11の出力信号がそれぞれ、LレベルおよびHレベルに駆動され、応じて、MOSトランジスタPQ2が非導通状態となる。また、MOSトランジスタNQ3が導通状態となる。トライステートインバータTV1が活性化され、ノードND2上の接地電圧レベルに従って、その出力信号がHレベルとなり、MOSトランジスタNQ2が導通状態となる。これにより、トライステートインバータTV1およびMOSトランジスタNQ2,NQ3より、ラッチ回路が構成され、ノードND2が接地電圧レベルに維持される。これにより、内部ノードND2の初期設定が行なわれ、また、判定回路の出力信号JoutがHレベルとなる。次いで、ヒューズ素子リセット信号FSRSTがLレベルに駆動される。このとき、ヒューズ素子リセットディレー信号FSRSTDはHレベルである。この状態において、MOSトランジスタNQ1が非導通状態、MOSトランジスタPQ1が導通状態となり、ノードND1およびND2が電気的に結合される。ヒューズ素子FSが、非切断状態のときには、その電流駆動力は、MOSトランジスタNQ2およびNQ3の電流駆動力よりも大きく、ノードND2が、電源電圧VDDレベルに駆動される。一方、ヒューズ素子FSが切断状態の場合には、ノードND1が、MOSトランジスタPQ1、NQ2およびNQ3を介して放電され、その電圧レベルは接地電圧レベルに維持される。次に、ヒューズ素子リセットディレー信号FSRSTDがLレベルとなると、トライステートインバータTV1が出力ハイインピーダンス状態となり、また、MOSトランジスタNQ3が非導通状態となる。応じて、ノードND1およびND2が、再び、MOSトランジスタP2およびPQ1により、電源電圧VDDレベルにプリチャージされる。このときには、トライステートインバータTV1が、出力ハイインピーダンス状態であり、出力信号Joutは、ヒューズ素子FSが切断状態のときにはHレベル、ヒューズ素子FSが非切断状態の時にはLレベルに維持される。これにより、初期設定後、ヒューズプログラム回路におけるヒューズ素子FSのプログラム状態に応じて、切断判定回路CJCからの出力信号Joutを、プログラム情報ヒューズ素子の状態に応じた論理レベルに設定することができる。テストモード時においては、リセット信号FSRSTおよびFSRSTDに従って内部ノードの初期設定を行なった後、ヒューズ素子リセットディレー信号FSRSTDをHレベルに維持し、リセット信号FSRSTのみをLレベルに駆動する。この状態においては、ノードND1およびノードND2は、ヒューズ素子FSの切断/非切断状態に応じて、それぞれLレベルまたはHレベルに維持される。同様、出力信号Joutも、このトライステートインバータTV1が活性状態にあるため、ヒューズ素子FSの切断/非切断状態に応じた論理レベルに設定される。このテスト時において、ヒューズ素子FSが、非切断状態の場合には、ノードND1は、ヒューズ素子FSにより電源電圧VDDレベルに維持される。この場合、ノードND2も、同様、電源電圧VDDレベルに維持されるものの、MOSトランジスタNQ3が、ディレー信号FSRSTDに従って、非導通状態であり、このヒューズ素子FSを介して電源ノードから接地ノードへ至る電流経路は遮断される。したがって、非切断状態のヒューズ素子FSには、バイアス電圧VDDによるストレスの印加は行なわれない。一方、ヒューズ素子FSが切断状態の場合には、ノードND1は接地電圧レベルとなる。したがって、このヒューズ素子FSが切断状態の場合、ヒューズ素子FSの両端にバイアス電圧が印加され、このヒューズ素子の切断後の破片または高抵抗状態のヒューズ配線に対しバイアス電圧VDDが印加され、この印加電圧に従ってエレクトロマイグレーション現象により銅Cu原子が移動する。この結果、高抵抗状態のヒューズ素子が低抵抗状態に移行する。図18は、この切断状態のヒューズ素子の状態を模式的に示す図である。電源ノード5aとノードND1の間に、電圧VDDのストレスが印加される。このヒューズ素子FSが、銅配線の場合、切断破片または高抵抗状態の配線中の銅原子が、その電圧印加に従って、絶縁膜中を移動する。絶縁膜中を移動する銅原子により、絶縁膜の絶縁破壊が生じ、配線間短絡などにより、ヒューズプログラム回路が不良となる。また、高抵抗状態にあり、切断状態と判定されるヒューズ素子の抵抗値が低下し、プログラム状態の反転が生じる可能性がある。したがって、この電圧ストレスを印加することにより、ヒューズ素子FSとして、銅配線を用いた場合の寿命を測定することができる。また、非切断状態のヒューズ素子には電圧ストレスは印加されず、また電流が流れる経路は存在しない。したがって、電圧ストレス印加時において、このヒューズ素子FSの切断/非切断状態にかかわらず、電流が流れる経路を遮断して、切断状態のヒューズ素子の寿命を測定することができる。ヒューズリセットディレー信号FSRSTDは、ヒューズ素子リセット信号FSRSTと同じタイミングでHレベルに立上がってもよく、また遅れてHレベルに立上がってもよい。ヒューズリセットディレー信号FSRSTDは、ヒューズリセット信号FSRSTの立下がりよりも遅れてLレベルに立下がり、ノードND1およびND2が、ヒューズ素子FSの切断/非切断状態に応じてその電圧レベルが設定される期間が確保されればよい。[2入力マルチプレクサの構成]図19Aは、2入力1出力のマルチプレクサのブロックレベルの構成を示す図である。図19Aに示す2入力マルチプレクサTMXは、図5に示すマルチプレクサSX1およびSX2と、図13および図15に示すマルチプレクサSX0に対応する。これらのマルチプレクサSX0-SX2は、その入力信号および出力信号および選択信号が異なるため、図19Aにおいては、入力信号IN1およびIN2で示し、出力信号を、符号OUTで示す。また、選択制御信号は、符号SELで示す。図19Bは、図19Aに示す2入力マルチプレクサTMXの構成の一例を示す図である。図19Bにおいて、2入力マルチプレクサTMXは、選択制御信号SELを反転して反転選択制御信号SELBを生成するインバータ55と、選択制御信号SELがHレベルのときに活性化され、入力信号IN1を反転するトライステートインバータ56と、選択制御信号SELがLレベルのときに活性化され、入力信号IN2を反転するトライステートインバータ57と、トライステートインバータ56および57の出力信号を反転して出力信号OUTを生成するインバータ58を含む。これらのトライステートインバータ56および57は、それぞれ相補選択制御信号SELおよびSELBに従って、活性/非活性化され、非活性化時、出力ハイインピーダンス状態に設定される。したがって、この選択制御信号SELにより、入力信号IN1およびIN2の一方がインバータ58に伝達され、インバータ58により、選択された入力信号に対応する出力信号OUTが生成される。ヒューズ素子のプログラムシーケンス図20は、このヒューズ素子のプログラムシーケンスを示す図である。先ず、図20を参照して、ヒューズ素子のプログラムシーケンスについて簡単に説明し、その後、各ステップの詳細内容について説明する。まず、ステップT1において切断情報が発生される。この切断情報は、メモリにおける冗長セル救済情報冗長ロウ/冗長コラムアドレス、テストモード設定情報、チップ識別情報、またはアナログ回路における抵抗値の変更情報などが生成される。まず、この切断情報をプログラムスキャンフリップフロップに格納する前に、溶断電流供給トランジスタTrの電流を測定するステップT2。この溶断電流供給トランジスタの電流測定時には、先の図13に示す溶断不可能なヒューズ素子FSTPを用いて、電流測定が行なわれる。このステップT2における溶断電流供給トランジスタの電流測定シーケンスは、設計段階または製造工程立上げ時などの初期時で製造プロセスが不安定なときに実行され、量産時においては、最適溶断電流が確定されており、このステップT2は、スキップされ、実行されない。次いで、ステップT1において発生された切断情報に従って、ヒューズ素子FSの切断情報がプログラムされるステップT3。この切断情報プログラム時においては、先の図4に示すプログラムスキャンフリップフロップPSRを介して、順次シフト動作により、発生された切断情報に基づいて生成されたプログラム情報列が転送され、各ヒューズプログラム回路のプログラムスキャンフリップフロップPSRに、転送された対応のヒューズ切断情報が格納されるステップT3。次いで、このプログラムスキャンフリップフロップPSR図5参照に格納された切断情報を、再度、シフト動作により読出し、正確にプログラムスキャンフリップフロップに格納されているかの判定が行なわれるステップT4。この読出した切断情報が、書込んだ切断情報と一致しているかどうかに従って、このスキャンパスの不良の有無が判定される。不良発生時FAILのときには、不良カテゴリC31がセットされ、切断情報プログラムにおいて不良が発生したことが示されるステップT5。一方、ヒューズ素子FSの切断情報プログラムが、正確に実行されたと判定されるとPASS判定時、次いで、実際に、ヒューズ素子FSを切断するシーケンスが実行されるT6。このヒューズ素子FSの切断時においては、図5に示すFS選択スキャンフリップフロップを介して順次ヒューズ素子選択データを転送し、順次1つのヒューズ素子を選択して1つずつ、格納された切断情報に従って選択的に溶断電流を流してヒューズ素子の切断を行なうヒューズプログラミングを行なう。このステップT6が完了すると、次いで、ヒューズ素子FSが、プログラム情報に従って正確に切断されているかの確認が行なわれるステップT7。このFS切断確認シーケンスを実行するステップT7においては、各切断判定回路CJCの出力信号をマルチプレクサを介してプログラムスキャンフリップフロップに転送して、プログラムスキャンフリップフロップ列を介して外部へ順次転送する。この転送情報に従って、ヒューズ素子の状態が識別される。すなわち、この読出した切断判定回路の出力信号が、切断プログラム情報に対応しているかの判定が行なわれるステップT8。この判定時、不良カテゴリとして3電圧C32、C33およびC34での判定が行なわれるステップT9。この不良カテゴリを3電圧C32、C33およびC34で識別するのは、ヒューズ素子の切断時の電源電圧VDDが、低電圧の状態、典型的な電源電圧レベル、および高電圧レベルで不良が確認されたかの判定が行なわれるためである。ヒューズ素子のプロセス変動の影響を解析して、不良発生時の溶断電流の調整などの処置が行なわれる。このステップT8において、ヒューズ素子FSがプログラムに従って正確に切断されていると判定されるとPSS、次いで、量産時においては、ポストテストが行なわれるT14。このポストテストは、ヒューズ素子のプログラム完了後の、各内部回路が、このヒューズ素子プログラムに従って、正確に内部回路が動作するかの判定を行なうテストおよびバーンイン等が実行される。一方、設計段階時またはプロセス立上げ時においては、ステップT8に続いて、バイアスストレス印加シーケンスが実行されるステップT10。このバイアスストレス印加シーケンスにおいては、図5に示す切断判定回路CJCおよび図16に示す切断判定回路CJCを用いて、各ヒューズ素子を、この切断状態のヒューズ素子にバイアスを印加してストレスを印加する。次いで、このバイアスストレス印加後、ヒューズ素子FSが正確に切断されているかの確認が実行されるステップT11。このヒューズ素子FSの切断/非切断は、切断ヒューズ素子FSが、その銅原子の移動により、再度短絡状態になったかの判定が行なわれる。この判定時においては、ストレス印加時の電源電圧VDDのレベルを高中低の3レベルに設定し、各電圧レベルについて判定が行なわれるステップT12。判定ステップT12において不良が発生した場合FAILの場合、そのストレス印加時の電源電圧VDDのレベルに従って、不良カテゴリが3電圧C36、C37およびC38に分類されるステップT13。一方、判定ステップT12において、ヒューズ素子FSが確実に切断されていると判定されるとPSS時、ステップT14のポストテストが実行される。各ステップT5、T9およびT13において、不良カテゴリC31-C38で分類することにより、いずれのステップまたはシーケンスで、不良が発生したかおよびその不良内容を識別することができ、テスト不良解析を容易に行なうことができる。次に、各シーケンスについて、実際の動作波形を参照して説明する。図21は、図20に示す溶断電流供給トランジスタCTrの電流測定シーケンスステップT2におけるヒューズプログラム回路の内部動作を示すタイミング図である。この各制御信号は、図5に示すヒューズプログラム回路列に対する制御信号を示す。電流測定用のヒューズプログラム回路は、ヒューズプログラム回路FPKmに設けられる図13参照。速度RATEは、1.0pnsである。この速度は、1つのヒューズプログラム回路に対して電流測定が行なわれるクロックサイクル期間を示す。まず、リセット信号RSTがHレベルに設定される。このとき、ヒューズゲート電源電圧FGVDDは、Lレベルである。このリセット信号RSTにより、図5に示すように、プログラムスキャンフリップフロップPSRおよびFS選択スキャンフリップフロップFSSRが、すべてLデータ記憶状態に設定される。次いで、リセット信号RSTがLレベルに設定されたのち、ヒューズゲート電源電圧FGVDDをHレベルに設定する。ヒューズゲート電源電圧FGVDDを、約10.0pnsすなわち10サイクル期間Hレベルに維持して、ヒューズゲート電源電圧FGVDDの電圧レベルが安定化させ、各ヒューズプログラム回路において、ヒューズゲート電源電圧FGVDDを安定化させる。このとき、スキャン選択信号SCSELは、Hレベルに設定され、図5に示すマルチプレクサSX1は、対応のプログラムデータSCINを選択する状態に設定される。同様、図13に示すマルチプレクサSX0に対する選択制御信号PRWERが、Hレベルに設定され、マルチプレクサSX0は、外部からのスキャン入力信号SCIN0を選択する状態に設定される。次いで、mサイクル期間スキャンアウトストローブ信号SCoutstおよびヒューズカット出力ストローブ信号CSoutstをワンショットパルスの形態で生成する。これにより、図15に示すバッファ40において、最終段のヒューズプログラム回路FPKnからのスキャンアウト信号SCnおよびCTSnを順次取込み、次いで出力する状態が実現される。ストローブ信号SCoutstおよびCSoutstが発生された次のサイクルにおいて、プログラムスキャンクロック信号PSCLKを、活性化させる。この最初のサイクルにおいて、ヒューズ選択信号CTCINを、Hレベルに設定する。このシフト用のクロック信号PSCLKは、1サイクル内において、0.2p期間非活性状態に維持され、半サイクル0.5p期間Hレベルに設定され、次いで、0.3pサイクルの非活性状態に維持される。このシフトクロック信号PSCLKの活性化期間は、ストローブ信号SCoutstとCSoutstとの対応関係で適切な値に定められればよい。ストローブ信号SCoutscおよびCSoutscの、サイクル内の活性化タイミングおよび活性化期間は、限定的なものではなく、調整可能であり、転送信号の確定タイミングに応じて適切に定められる。また、先頭のプログラムスキャン入力信号SCINが、データDATAmに設定される。このデータDATAmは、ヒューズ切断が不可能なヒューズプログラム回路FPKmに設定されるデータであり、このとき、CTSCINがHレベルに設定され、FS選択スキャンフリップフロップSSRを介してこのHレベルのデータが順次転送される。このシフトクロック信号PSCLKをmサイクル期間順次活性化すると、ヒューズプログラム回路FPKmにおいてFS選択スキャンフリップフロップFSSRにHレベル信号が格納される。また、データDATAmは、ヒューズの切断を示すHレベルに設定される。残りのヒューズプログラム回路に対するデータDATAm-1-DATA01は、全てヒューズ非切断を示すLレベルデータである。これらのデータDATAm-1-DATA01は、図12に示すヒューズプログラム回路FPKm-1-FPK1に設定される。下流のヒューズプログラム回路FPKm1-FPKnは、それぞれ前段のヒューズプログラム回路からのリセット情報Lデータが転送されて格納される。従って、これらの下流のヒューズプログラム回路においては、データをさらに転送して格納することは要求されない。このm個のデータの転送サイクルが完了すると、次いで、電流測定が実行される。電流測定時においては、電源電圧VDDおよびヒューズゲート電源電圧FGVDDの電圧レベルが設定され、そのときの内部電流が測定される。この場合、電流測定動作時において、ヒューズプログラム回路FPKm以外の回路は、全てスタンバイ状態にある。ヒューズプログラム回路FPKmにおいてのみ溶断電流を消費して、その電流を測定する。この電流測定時においては、ヒューズカットクロック信号FCCLKがHレベルに設定される。これにより、先の図5に示すように、AND回路AG1の出力信号がHレベルとなり、対応の溶断電流供給トランジスタが導通状態となり、対応のヒューズ素子FSTPを介して電流が流れ、この電流が測定される。この電流測定シーケンスにおいては、1つのヒューズプログラム回路FPKmの切断不可能なヒューズ素子が用いられて電流測定が行なわれている。切断不可能なヒューズ素子が複数個設けられている場合には、1本の切断不可能なヒューズ素子に電流が流れるように、データDATAおよび切断ヒューズ選択入力CTCINの印加シーケンスを調整する。以上のシーケンスを実行することにより、ヒューズ素子の切断条件の最適化を容易に実現することができる。図22は、図20に示すヒューズ素子切断シーケンスにおけるFS切断情報プログラムステップT3における内部動作を示すタイミング図である。以下、図22を参照して、FS切断情報プログラム時の内部動作について説明する。なお、クロックサイクルRATEは、1.0pnsである。まず、リセット信号RSTがHレベルに設定され、図5に示すFS選択スキャンフリップフロップFSSRおよびプログラムスキャンフリップフロップPSRの記憶データが、初期化されるLレベルデータが格納される。初段のマルチプレクサSX0に対する選択制御信号PRWERはHレベルである。従って、図13に示す初段のマルチプレクサSX0が、外部からのプログラム情報スキャン入力情報SCIN0を選択する状態に設定される。一方、入力選択制御信号SCSELはHレベルであり、図5に示す各ヒューズプログラム回路FPK1-FPKnにおける入力部のマルチプレクサSX1が、前段の入力部から与えられるスキャン入力信号SCINを選択する状態に設定される。実際のプログラムデータのスキャン動作の前のサイクルにおいて、ストローブ信号SCoutstおよびCSoutstがワンショットパルスの形態で、活性化される。これれらのストローブ信号もnサイクル期間にわたって各サイクルにおいて活性化され、データのバッファからの転送が行なわれる。次のサイクルから、スキャン入力データDATAn-DATA01が順次入力される。このスキャン入力データ印加時、最初のサイクルにおいて、ヒューズ素子選択データCTSCINがHレベルに設定される。以降、ヒューズ素子選択クロック信号SESCLKおよびプログラムスキャンクロック信号PSCLKが順次nサイクル期間活性化される。このスキャンクロック信号の活性化期間として、0.2pの前期間および0.3pの後期間を非活性化期間として、間の0.5pサイクル期間Hレベルの活性化期間が設定される。このクロックパルス波形は、単なる一例であり、転送経路のフリップフロップの動作特性に応じて最適化される。このとき、ヒューズプログラム回路列においては、シリアルスキャン入力データおよびヒューズ選択データのシフト動作による転送が行なわれ、ヒューズプログラム回路FPK1-FPKnにおいてデータの格納が行なわれる。切断不可能なヒューズ素子が格納されるヒューズプログラム回路FPKmに対するデータDATAmのデータについては、非切断状態を示すLレベルに設定される。nサイクルの転送サイクルが完了すると、次いで、入力選択制御信号PRWERがLレベルに設定される。応じて、図13に示す初段マルチプレクサSX0が、最終段のヒューズプログラム回路FPKnの出力信号SCnを選択する状態に設定され、ヒューズプログラム回路FPK1-FPKnがループを形成する。次いで、ストローブ信号SCoutstおよびCSoutstをワンショットパルスの形態で生成して、バッファにおいてシリアル出力信号を生成する。外部へ出力されるスキャン出力データSCoutが、各サイクル毎に変化して、データDATAnからDATA01まで順次シフトアウトされる。nサイクル経過後、再び元のデータDATAnが選択されて出力される。このとき、またFS選択スキャンフリップフロップFSSRを介して転送されるヒューズ素子選択スキャン出力信号CSoutは、スキャンイン時と同様に、データDATAnに対応する期間Hレベルに設定され、残りの期間Lレベルに設定される。これにより読出データ系列の先頭を識別することができる。このスキャンアウト期間、スキャンイン入力SCINは、その状態は、不定状態であり、任意の状態に設定される。データDATAn-DATA01を、スキャン出力信号SCoutとして読出して、既に発生された書込用のプログラム情報と比較することにより、各プログラムスキャンフリップフロップPSRに、正確に、発生された溶断情報に応じて情報が格納されているかの判定が、図20に示すステップT4において実行される。図23は、図20に示すFS切断シーケンスステップT6の内部動作を示すタイミング図である。以下、図23を参照して、このFS切断シーケンスについて説明する。このFS切断シーケンスステップT6は、切断情報プログラムシーケンスに続いて判定動作によりパスPASSと判定されたチップについて実行される。まず、このFS切断シーケンスにおいて、ヒューズゲート電源電圧FGVDDがHレベルに設定される。10.0pサイクル経過後、ヒューズゲート電源電圧FGVDDが安定化されたと判定され、ヒューズリセット信号FSRSTおよびヒューズリセットディレー信号FSRSTDがHレベルへ駆動される。これにより、図16に示す切断判定回路CJCにおいて、ノードND1がHレベル、ノードND2がLレベルに設定される。この状態で、切断判定回路CJCにおける電流が流れる経路が遮断される。次いで、ヒューズ選択スキャン入力CTSCINがHレベルに設定され、そのサイクルにおいて、ヒューズ素子選択クロック信号SCSCLKがHレベルに駆動される。このヒューズ素子選択クロック信号SCSCLKは、クロックサイクルにおけるパルス幅条件として、前期間0.2pサイクル、後期間0.3pサイクルの非活性化期間を有し、0.5pの期間Hレベルに維持される。このクロック波形は、単なる一例であり、転送経路の動作特性に応じて最適化される。このヒューズ素子選択クロック信号SCSCLKに従って、図5に示すFSスキャン選択フリップフロップFSSRがシフト動作を行ない、外部から与えられたHレベルのヒューズ選択信号CTSCINが取込まれる。初段のヒューズプログラム回路FPK01においてヒューズ素子FS01が切断される状態に設定される。この状態で、次いで、ヒューズカットクロック信号FCCLKを、たとえば1qサイクル期間の前期間と2qの前期間との非活性化期間を有し、1qのHレベル期間活性化期間を有するパルス信号の形態で印加する。このパルス波形においては、1サイクルは、4.0qであり、1/4サイクル期間のパルス幅を有するヒューズカットクロック信号FCCLKが印加される。このパルス信号を、5回から20回印加する。このパルス回数は、駆動電流量、各溶断電流量に応じて最適化され、またそのパルス幅も最適化される。この所定回数所定のパルス幅およびパルス間隔を最適化して、ヒューズカットクロック信号FCCLKを印加することにより、図4に示すAND回路AG1の出力信号がHレベルとなる期間を最適化する。応じて、溶断電流駆動供給トランジスタCTrが導通して、電源ノードから接地ノードへヒューズ素子FSを介して溶断電流が流れる期間を最適化して、ヒューズ切断時の消費電力を最適化する。この溶断電流によるジュール熱により、ヒューズ素子FS01が切断される。ヒューズ素子FS01の切断が完了すると、次いで、再び、ヒューズ素子選択クロック信号SESCLKがHレベルに駆動され、FS選択スキャンフリップフロップFSSRにおけるシフト動作により、スキャン入力CTSCINが、1段シフトされ、次のヒューズプログラム回路FPK2のヒューズ素子FS02の切断が、プログラムスキャンフリップフロップに格納されたプログラム情報に従って選択的に実行される。ヒューズカットクロック信号FCCLKが、所定回数、所定のパルス幅および所定のパルス間隔で印加される。この場合においても、切断不可能なヒューズが入っているヒューズプログラム回路FPKmに対しては、ヒューズプログラム情報DATAmはLレベルであり、切断不可能なヒューズ素子FSTPに対する溶断電流の供給は行なわれない。ヒューズカットクロック信号FCCLKを各サイクルごとに生成して、ヒューズ選択信号を転送する。各ヒューズプログラム回路において、対応のヒューズ選択信号を活性状態として、ヒューズ素子選択クロック信号SSCLKを所定期間Hレベルとして、ヒューズ素子のプログラム情報に応じた選択的な切断を実行する。所定回数n回のシフト動作が行なわれると、最終段のヒューズプログラム回路FPKnに対する切断が行なわれる。このとき、ヒューズプログラム回路に対応する、ヒューズFS選択遅延フリップフロップから出力される信号CTSnがHレベルとなり、応じて、バッファ40からの出力されるヒューズカットスキャン出力信号CSoutがHレベルとなる。これにより、最終段のヒューズプログラム回路FPKnのヒューズ素子のプログラム情報に応じた選択的な切断が行なわれることが示される。同様、ヒューズカットクロック信号FCCLKを所定回数印加することにより、選択的なヒューズ素子の切断が実行される。これにより、ヒューズ素子の切断シーケンスが完了する。図24は、図20に示すFS切断確認シーケンスステップT7の動作を示すタイミング図である。以下、図24を参照して、このFS切断確認シーケンスの内部動作について説明する。まず、リセット信号RSTがHレベルに設定され、また、ヒューズ素子リセット信号FSRSTおよびヒューズ素子リセットディレー信号FSRSTDがHレベルに設定される。これにより、図4に示すFS選択スキャンフリップフロップFSSRおよびプログラムスキャンフリップフロップPSRの記憶データがLデータに初期設定される。また、切断判定回路CJCの内部状態が初期設定される。この後、リセット信号RSTおよびFSRSTをLレベルに立下げた後に、ヒューズ素子リセットディレー信号FSRSTDをLレベルに立下げる。この結果、各ヒューズプログラム回路において、切断判定回路CJCの出力信号が、ヒューズ素子FSの切断/非切断の状態に応じた論理レベルに設定される。次いで、マルチプレクサ入力制御信号PRWERをHレベルからLレベルに設定し、また、スキャンパス選択信号SCSELをLレベルに立下げる。これにより、図12に示す初段のマルチプレクサSX0が、最終段のプログラムスキャンフリップフロップの出力信号を選択する状態に設定され、また、ヒューズプログラム回路FPK1-FPKn各々において、入力段のマルチプレクサSX1が、対応の切断判定回路CJCの出力信号を選択する状態に設定される。この状態で、プログラムシフトクロック信号PSCLKを印加すると、ヒューズプログラム回路FPK1-FPKn各々において、判定回路の出力信号が、対応のプログラムスキャンフリップフロップPSRに格納される。なお、プログラムシフトクロック信号PSCLKの信号波形および転送時のレートRATEは、先の図22に示す切断情報のプログラムシーケンスの場合と同様である。次いで、再びマルチプレクサ入力選択制御信号SCSELをHレベルに立上げ、各ヒューズプログラム回路において、図5に示すマルチプレクサSX1を、前段から与えられるスキャン入力信号SCIN、SC1-SCnを選択する状態に設定する。ヒューズプログラム回路FPK1前段のマルチプレクサSX0に対する選択制御信号PRWERはLレベルに維持され、ヒューズプログラム回路FPK1-FPKnのフリップフロップ列のループ形状は維持される。この状態で、次いで、スキャンアウトストローブ信号SCoutstを所定のパルス幅で、nサイクル期間に渡って印加し、また、プログラムスキャンクロック信号PSCLKをnサイクル期間に渡って印加する。プログラムスキャンフリップフロップPSRのシフト動作により、各プログラムスキャンフリップフロップPSRに格納された切断判定回路CJCの出力信号が、順次外部へシリアルに読出される。これらの外部へ読出されたスキャンアウト信号SCoutのデータDATAn-DATA01が、期待値、すなわち切断情報のプログラム値と比較され、ヒューズプログラム回路FPK1-FPKn各々において、ヒューズ素子FSが、プログラム情報に応じて切断/非切断状態に設定されているかの判定が、図20に示す判定ステップT8において行なわれる。図25は、図20に示すバイアス印加シーケンスステップT10の内部動作を示すタイミング図である。以下、図25を参照して、このバイアス印加シーケンスの内部動作について説明する。この図25に示す動作タイミング図は、先の図17に示すタイミング図と実質的に同じである。このシーケンスにおいても、クロック信号のレートRATEが、1.0pnsである。まず、リセット信号RST、FSRSTおよびヒューズ素子リセットディレー信号FSRSTDをHレベルに立上げ、図4に示すFS選択スキャンフリップフロップFSSRおよびプログラムスキャンフリップフロップPSRを初期化するとともに、切断判定回路CJCの内部ノードND1、ND2の電圧レベルを初期設定する。次いで、リセット信号RSTおよびFSRSTをLレベルに立下げた後、遅れて、リセットディレー信号FSRSTDをLレベルに立下げる。これにより、切断判定回路CJC図16参照において、内部ノードND2の電圧レベルが、対応のヒューズ素子FSの切断/非切断状態に応じた電圧レベルに設定される。次いで、入力選択制御信号PRWERをHレベルからLレベルに立下げ、図13に示すマルチプレクサSX0を、最終段のヒューズプログラム回路FPKnの出力信号Snを選択する状態に設定する。これにより、スキャンパスにおいて1つのループが形成され、ヒューズプログラム回路FPK1-FPKnが、外部から分離された状態となり、外部の回路は、すべてスタンバイ状態に維持される。この状態で、ヒューズ素子リセット信号FSRSTおよびヒューズ素子リセットディレー信号FSRSTDに従って、切断判定回路CJCの内部ノードND1、ND2の初期設定を行なった後、ヒューズ素子リセット信号FSRSTをLレベルに立下げ、一方、ヒューズ素子リセットディレー信号FSRSTDをHレベルに維持する。これにより、先に、図16および図17を参照して説明したように、切断状態のヒューズ素子に対して電圧VDDのストレスが印加され、一方、非切断ヒューズ素子に対しては、その両端が同一電圧レベルに維持され、また、切断判定回路CJCにおいて放電経路が遮断され、貫通電流が流れる経路が遮断される。この状態を所定期間維持することにより、切断状態のヒューズ素子に対してバイアス電圧VDDによるストレスが印加される。電圧ストレス印加後、図20に示すFS切断シーケンスステップT11および判定ステップT12を行なって、ヒューズ素子の寿命切断ヒューズ素子の破片の銅Cu原子の拡散によるヒューズ素子の短絡または配線間の短絡が測定される。ステップT11のFS切断確認シーケンスの動作は、図24に示すステップT7のFS切断シーケンスにおいて実行される動作と同じである。また、判定ステップT12は、外部へ読出されたヒューズ素子の状態指示情報をみることにより、ヒューズ素子の切断/非切断の状態が判定される。これらの図20から図25に示すシーケンスを利用することにより、スキャンフリップフロップのパスを介して、ヒューズプログラムの情報の設定およびヒューズの切断および切断結果の判定を行なうことができる。また、スキャンフリップフロップ列を利用して、ヒューズの状態の確認およびプログラム情報のプログラムの確認を行なうことができる。また、FS選択フリップフロップを利用して、FS選択情報を順次シフト動作により転送することにより、ヒューズ素子を1本ずつ切断することができ、大きな溶断電流が一度に流れるのを回避することができ、消費電流を低減することができる。[ヒューズ素子の構成]図26は、ヒューズプログラム回路におけるヒューズ素子の構成を概略的に示す図である。図26においては、ヒューズ素子FS01-FS03の平面配置を概略的に示す。これらのヒューズ素子FS01-FS03は、それぞれ、銅Cu配線で形成されるヒューズFUを含む。このヒューズFUは、第3メタル配線層以上の上層のメタル配線を用いて実現される。ヒューズFUは、幅の広いベッド領域VDBを介して電源線64に結合され、またノードベッド領域ND1Bを介してノードND1を実現する配線領域62に電気的に接続される。このヒューズFUは、上層配線であり、下部に、ヒューズFUを切断するためのトランジスタを配置するトランジスタ配置領域TRが設けられ、また溶断電流供給トランジスタCTrが配置される。ノードND1を形成する配線領域62は、この溶断電流供給トランジスタCTrのドレインに結合され、ノードベッド領域ND1Bが、このメタル配線領域62に電気的に接続される。ヒューズFUの両端に幅の広いベッド領域VDBおよびND1Bを配置することにより、電流の局所集中が生じるのを防止し、また、安定にヒューズFUに対して電気的接続を形成する。このヒューズFUを囲むように、Uの字型に、Cu拡散防護壁領域を形成する配線60a、60cおよび60bが平面レイアウトにおいて連続的に形成される。この拡散防護壁配線60a-60cは、また、高さ方向においても連続的に形成される。このヒューズ素子の断面構造は後に詳細に説明するが、ヒューズFU上部にも、ノードND1を形成する配線62が形成される。一方、電源電圧VDDを供給する配線64についても、拡散防護壁配線60aおよび60bと交互に、拡散防護壁配線65aが、ヒューズの延在方向と平行に配設される。これらの拡散防護壁配線65aは、ヒューズ素子の一端において、ヒューズFUの延在方向と交差する方向に連続的に延在する拡散防護壁65bを介して相互に結合され、また、電源配線64に結合される。ノードND1を実現する配線を用いた拡散防護壁配線60a-60cおよび電源電圧を伝達する拡散防護壁配線65aおよび65bとで構成される壁構造により、ヒューズFUの銅Cuの拡散を防止する。また、ヒューズFUと平面的に重なり合うように、トランジスタ形成領域TRおよび溶断電流供給トランジスタCTrを配置することにより、ヒューズプログラム回路のレイアウト面積を低減する。トランジスタ形成領域TRには、後に説明するように、溶断電流供給トランジスタCTrの導通を制御するAND回路を実現するトランジスタが配置される。このAND回路は、レベル変換回路、およびバッファ回路を含み、動作電源電圧としてヒューズゲート電源電圧FGVDDを受ける。ヒューズプログラム回路のフリップフロップは、ヒューズFUが配置される領域と別の領域において配置される。この溶断電流供給トランジスタCTrの構成については、先に、図10において説明したように、単位トランジスタが複数個並列に配置され、この単位トランジスタのソース電極配線およびドレイン電極配線が交互に配置され、各ドレイン電極配線が、共通に、メタル配線領域62およびベッド配線ND1Bに結合される。また、ドレイン電極配線およびソース電極配線の間にゲート電極配線が配置され、これらのゲート電極配線は、図26においては明確に示さないが、トランジスタ形成領域TRに配置されるバッファの出力に結合される図10の取り出し配線25参照。図27は、図26に示すL27-L27に沿った断面構造を概略的に示す図である。図27において、基板領域ウェル領域65表面に、間をおいて不純物領域70aおよび70bが交互に配置される。これらの不純物領域70aおよび70bの間に、ゲート電極Gを構成するゲート電極配線71が配設される。この第1金属配線層M1に、不純物領域70aおよび70bにそれぞれコンタクトを介して電気的に結合される第1メタル配線72aおよび72bが配設される。第1メタル配線72aがノードND1に電気的に接続される配線であり、一方、第1メタル配線72bは、後に説明する仮想接地線VGNDに接続される配線である。この仮想接地線は、接地ノードに直接接続されず、その電圧レベルが変更可能な接地線である。第2メタル配線層M2において、第2メタル配線73aおよび73bが、第1メタル配線72aおよび72bそれぞれに対応して配置され、かつ第1ヴィアを介して電気的に結合される。これらの第2メタル配線73aおよび73bの最外周部に、第2メタル配線73cが配設される。この第2メタル配線73cは、電源線に電気的に結合され、電源電圧VDDを供給する。第3メタル配線層M3においては、第2メタル配線73aおよび73cにそれぞれ第2ヴィアを介して電気的に結合される第3メタル配線74aおよび74bが設けられる。これらの第3メタル配線74aおよび74bは、それぞれ、第2メタル配線73aおよび73bと整列して配置される。第4メタル配線層M4においては、第3メタル配線74aおよび74bに対応してかつ第3ヴィアを介して電気的に結合される第4メタル配線75aおよび75bが配置される。この第4メタル配線層M4において、ヒューズFUが、第4メタル配線を用いて実現される。ヒューズFU近傍には、ヒューズ溶断時の切片が飛散して短絡が生じるのを防止するために、また、近接配線がヒューズからの熱を放散し、ヒューズの温度上昇が抑制されるため、配線は配置されない。第5メタル配線層M5においては、第4メタル配線75aおよび75bにそれぞれ第4ヴィアを介して電気的に結合される第5メタル配線76aおよび76bが設けられる。これらの第5メタル配線76aおよび76bは、第4メタル配線75aおよび75Bと整列して配置される。この第5メタル配線層M5においても、ヒューズFU近傍には、配線は設けられない。第6メタル配線層M6において、ノードND1を構成する第6メタル配線77aが、ヒューズFUを覆うように配設される。この第6メタル配線77aは、第5ヴィアを介して第5メタル配線76aに電気的に結合される。この第6メタル配線77aは、図26に示すノードND1を形成するメタル配線62に電気的に結合される。この第6メタル配線層M6において、第5メタル配線76bに対応してかつ整列して第6メタル配線77bが設けられる。この第6メタル配線76bは、第5メタル配線75bに第5ヴィアを介して電気的に結合される。ノードND1を形成する第6メタル配線77aの外部に、電源電圧VDDを伝達するメタル配線構造が配設される。第7メタル配線層M7において、第6メタル配線77aを覆うように第7メタル配線が配設される。第6メタル配線77bは、この第7メタル配線78に第6ヴィアを介して電気的に結合される。図25に示す電源電圧VDDを伝達する電源配線64は、ヒューズFUのほぼ全体を覆うように配設される。この第7メタル配線M7は、セミグローバル配線と呼ばれ、下層のメタル配線M2-M6よりも膜厚が厚く、シート抵抗が低い配線である。設計ルールにおいては、この第7メタル配線M7グローバルメタル配線は、微細化されず配線幅の広い配線である。このグローバルメタル配線は、接地電圧GND、電源電圧VDDなどを伝達する電源配線と、クロック信号系の高速信号を伝達する配線として利用される。この図27に示す断面構造において、メタル配線73c、74b、75b、76bおよび77bおよび78で形成される構成が、拡散防護壁配線構造65aに対応し、メタル配線72a、73a、74a、75a、76aおよびメタル配線77aの端部が、拡散防護壁配線構造60aに対応する。図27に示すように、ヒューズFUを覆うようにヴィアおよび配線を設ける。ヒューズFUの切断時、ヒューズFUのバリアメタルおよび拡散防止絶縁膜で構成されるバリア層が破壊される。ヒューズFUを取り囲むように配置される拡散防護配線構造により、このバリア層が破壊されていても、銅Cuが平面方向に沿って拡散するのを防止する。なお、この第1メタル配線層M1から第7メタル配線層M7において、層間絶縁膜79が設けられる。図26においては、第1メタル配線層M1に配置される層間絶縁膜に対して参照符号を付すが、他の層においても、同様の層間絶縁膜が設けられる。この層間絶縁膜79は、SiCNなどの、銅原子の拡散を防止する機能を有する。図28は、図26に示すヒューズFUの長さ方向に沿った断面構造を概略的に示す図である。図28において、ヒューズFU下部においては、基板領域65の表面に活性領域不純物領域70aが形成される。この活性領域70aは、溶断電流供給トランジスタCTrのソースまたはドレイン領域である。この溶断電流供給トランジスタCTrのドレイン電極を構成する第1および第2メタル配線が、それぞれ、第1および第2メタル配線72cおよび73dに、図示しない部分において接続される。この第2メタル配線73dは、それぞれ、第3メタル配線74cおよび74dに電気的にヴィアを介して接続される。第3メタル配線74cは、ヒューズFUに第2ヴィアを介して電気的に接続される。第3メタル配線74dは、第4メタル配線75dおよび第5メタル配線76dを介して、ヒューズFUを覆うように配設される第6メタル配線77a62に電気的に接続される。ヒューズFUの他方端は、ベッド領域VDBにおいて、第5メタル配線76cに第4ヴィアを介して電気的に接続される。この第5メタル配線76cが、第5ヴィアを介して第6メタル配線77cに接続され、第6メタル配線77cが、第6ヴィアを介して第7メタル配線78に電気的に結合される。第7メタル配線は、電源電圧VDD等を伝達するセミグローバル配線であり、ヒューズFUの長さ方向においてほぼヒューズFUを覆うように配置される。この第7メタル配線78は、また、ヴィアを介して、第6メタル配線77b、第5メタル配線76b、第4メタル配線75b、第3メタル配線74bおよび第2メタル配線73cに電気的に接続される。なお、層間絶縁膜として第1メタル配線層M1に配置される拡散防止機能を有する層間絶縁膜に対して参照符号79を付しているが、他の層においても、同様に、銅の拡散防止機能を有する層間絶縁膜が設けられる。したがって、ヒューズFUの両端部においても、拡散防護壁配線構造65bおよび65cが形成され、その平面方向の銅Cu原子の拡散が防止される。ヒューズFUの下層に、トランジスタを配置する。ヒューズFUとしては、第4メタル配線層M4の配線を用いる。ヒューズFUの直上または直下に拡散防止用のシールド配線または通常の配線第3メタル配線層M3の配線をヒューズFUに利用する場合、第2メタル配線層M2または第4メタル配線層M4の配線が存在する場合、これらの配線が熱を逃がす効果を有し、ヒューズFUの温度が上昇しにくくなり、ヒューズFUの切断しにくくなる。したがって、第3メタル配線層M3のメタル配線を用いてヒューズを実現することも可能であるが、この上層の第4メタル配線を用いてヒューズFUを実現することにより、効率的に、ヒューズを発熱させて切断することができる。なお、ヒューズFU下部に形成されるトランジスタは、その配線は、図27に示すように、第2メタル配線以下の配線層の配線を用いて配線配置が行なわれる。第3メタル配線層M3においては、ヒューズFU下部に配線は配置されない。ヒューズ溶断時の衝撃が下部の配線に悪影響が及ぶのを防止し、また、銅Cu原子が下層の配線に層間絶縁膜を解して拡散して、短絡などの不良が生じるのを防止する。なお、この電源電圧VDDを伝達する第7メタル配線78は、図26に示すように、ノードND1を構成する配線構造62外部の部分において、再び、拡散防止壁構造の配線構造を形成する様に下層の配線と結合される。図29から図31は、ヒューズとシールド配線との距離とヒューズ切断性との関係を示す図である。図29A、図30Aおよび図31Aそれぞれにおいてヒューズの防護壁配線構造を示し、図29B、図30Bおよび図31Bそれぞれにおいては、対応のヒューズ構造における切断前後のヒューズ電流を示す。図29B、図30Bおよび図31Bそれぞれにおいて縦軸にヒューズ電流を単位アンペアAで示し、横軸にヒューズ番号を示す。また、電流の印加条件は、電圧1.8Vおよび1.3Vを1μS流す操作を10回繰返す。切断前の電流は、1.0E-02A10のマイナス2乗アンペアより少し高い直線で示され、切断後の電流は、黒い菱形で示す。図29Aにおいては、第4メタル配線M4をシールド配線として利用し、ヒューズFUを、第3メタル配線M3で作成する。ヒューズFUとシールド配線第4メタル配線との間の距離は、200nmである。この状態においては、図29Bに示すように、切断後のヒューズ電流のばらつきが大きい。また、切断不良のヒューズも存在する。ヒューズFUの生成する熱が上層のシールド配線により吸収放熱されるため、ヒューズの温度上昇が抑制される。図30Aにおいては、ヒューズFUを、同様、第3メタル配線M3で作成する。下層の第2メタル配線M2をシールド配線として利用する。この場合においてもヒューズFUと下層のシールド配線との間の距離は、200nmである。この場合、図30Bに示すように、切断後の電流のばらつきは小さいものの切断不良のヒューズが存在する。上層に近接してシールド配線が存在しないため、ヒューズFUの生成する熱の吸収は、図29Aに示す構造よりも小さく、ヒューズFUの切断のばらつきは少なくなる。しかしながら、下層にシールド配線が存在するため、熱の吸収は生じ、切断不良のヒューズが存在する。図31Aにおいては、ヒューズFUを、第3メタル配線M3で作成するものの、シールド配線として、下層の第1メタル配線M1および上層の第5メタル配線を使用する。ヒューズFUとシールド配線との間の距離は、400nmである。この状態においては、上層および下層に近接してシールド配線が存在せず、熱の吸収は極めて小さく、図31Bに示すように、切断後のヒューズ電流のばらつきはなく、また切断不良のヒューズも存在しない。切断後のヒューズ電流は、1.0E-08A以下であり、各ヒューズは確実に切断されている。これらの図29から図31に示すように、ヒューズに近接して配線が存在する場合、このシールド配線が、放熱板として作用し、ヒューズの温度上昇が抑制され、ヒューズを切断しにくくなる。第2メタル配線M2および第1メタル配線M1を下層に形成されるトランジスタの配線として利用すると、ヒューズFUとして第4メタル配線層以上の配線を利用することにより、ヒューズとシールド配線との間に1層以上の空きを形成することができ、ヒューズの温度上昇が容易となり、確実にヒューズを切断することができる。図32は、このヒューズプログラム回路のヒューズ素子下部のトランジスタ形成および配置領域の構造を概略的に示す図である。図32において、ヒューズプログラム回路のヒューズFUの下部領域においては、基板領域82表面にNウェル81、Pウェル82およびNウェル83が間をおいて形成される。Nウェル83には、さらに、Pウェル84が形成される。Nウェル81および83には、PチャネルMOSトランジスタが形成され、Pウェル82および84には、NチャネルMOSトランジスタが形成される。これらのNウェル83およびPウェル84がP型基板領域に形成されるトリプルウェル構造の領域において、溶断電流供給トランジスタCTrおよびレベル変換器バッファを含むが形成される。このレベル変換器形成領域は、図26に示すトランジスタ形成領域TRに対応する。Nウェル81およびPウェル82には、ヒューズプログラム回路におけるフリップフロップFF;PSR、FSSR等の構成要素およびマルチプレクサなどの回路が形成される。Nウェル81へ、電源電圧VDDが基板バイアス電圧として印加され、また、Pウェル82には、接地電圧GNDが、基板バイアス電圧として印加される。Nウェル83には、ヒューズゲート電源電圧FGVDDがバイアス電圧として印加され、Pウェル84は、仮想接地線VGNDに結合される。この仮想接地線VGNDについては後に説明する。ヒューズゲート電源電圧FGVDDは、電源電圧VDDと別のパッド電源ノードから与えられる。ヒューズゲート電源電圧FGVDDは、溶断電流供給トランジスタCTrの駆動する電流を調整するため、その電圧レベルが、電源電圧VDDよりも高い電圧レベルまたは低い電圧レベルに設定される。したがって、このNウェル83およびPウェル84を、基板領域80上の他のウェル81および82と分離して設けることにより、このヒューズゲート電源電圧FGVDDの電圧レベルを、他の電源電圧VDDを受ける回路に対して影響を及ぼすことなく、調整することができる。また、Pウェル84において、仮想接地線VGNDを結合することにより、ヒューズ溶断時に流れる溶断電流による基板ノイズが、他の回路領域へ伝搬するのを防止することができ、回路誤動作を防止することができる。また、電源電圧VDDの電圧レベルと別個に、ヒューズゲート電源電圧FGVDDの電圧レベルを最適値に設定することができる。なお、このトリプルウェル構造ウェル83および84は、各ヒューズプログラム回路ごとに分離して設けられる。[仮想接地線の構成]図33は、溶断電流駆動トランジスタCTrを駆動する部分に対する電源系統の構成を示す図である。図33において、ヒューズプログラム回路FPK1-FPKnが設けられる。これらのヒューズプログラム回路FPK1-FPKnは、同一構成を有するため、図33において、ヒューズプログラム回路FPK1の構成を代表的に示す。ヒューズ素子FSは、ヒューズFUを含み、ヒューズFUの下部に、回路ブロック100が配置される。この回路ブロック100は、レベル変換部16aと、レベル変換部16aの出力信号を反転するインバータバッファ17と、インバータバッファ17の出力信号に従って選択的に導通する溶断電流供給トランジスタCTrを含む。レベル変換部16aは、インバータ16bとともに、先の図8に示すレベル変換器16を構成する。インバータ16bは、電源電圧VDDを動作電源電圧として受けており、ヒューズFU下部には配置されない。ヒューズFU下部には、ヒューズゲート電源電圧FGVDDを受けるトランジスタが配置される。これらのヒューズプログラム回路FPK1-FPKnに共通に、ヒューズゲート電源線90と、仮想接地線VGND92が設けられる。ヒューズゲート電源線90は、この回路ブロック100のPチャネルMOSトランジスタ符号Pで示すのソースおよび基板領域に結合される。仮想接地線92は、この回路ブロック100のNチャネルMOSトランジスタ符号Nで示すのソースおよび基板領域に結合される。仮想接地線92の電位変化に対してもバックゲートバイアス効果が生じるのを防止し、また、基板領域と不純物領域の間のPN接合が導通するのを防止し、仮想接地線92の電圧の変化に対して安定に動作させる。ヒューズゲート電源線90に対して、切断イネーブル信号CUTENに従って選択的に導通し、導通時、電源電圧VDDをヒューズゲート電源線90に伝達するPチャネルMOSトランジスタ104と、切断イネーブル信号CUTENがHレベルのときに導通し、ヒューズゲート電源ノード6をヒューズゲート電源線90に結合するCMOSトランスミッションゲート102が設けられる。CMOSトランスミッションゲート102は、PチャネルMOSトランジスタ102aと、NチャネルMOSトランジスタ102bとを含む。PチャネルMOSトランジスタ102aの基板領域は、電源電圧VDDを供給する電源ノードに結合される。ヒューズゲート電源電圧FGVDDが、電源電圧VDDよりも高い電圧レベルに設定されても、このPチャネルMOSトランジスタ102aのPN接合不純物領域と基板領域の間は、そのビルトイン電圧により逆バイアス状態とされ、基板領域のPN接合の導通は防止される。ヒューズゲート電源電圧FGVDDが、電源電圧VDDとビルトイン電圧の和よりも高い電圧レベルに設定される場合には、このPチャネルMOSトランジスタ102aの基板領域を、その動作モードに応じて、ヒューズゲート電源ノード6aおよび電源電圧VDDを供給するノード電源ノード5aに選択的に接続するスイッチ回路が設けられればよい。仮想接地線92に対しては、切断イネーブル信号CUTENがLレベルのときに導通し、仮想接地線92へ電源電圧VDDを伝達するPチャネルMOSトランジスタ105と、仮想接地線92と接地ノードの間に直列に接続されかつそれぞれのゲートがヒューズゲート電源ノード6aに結合されるNチャネルMOSトランジスタ106aおよび106bを含む。これらのMOSトランジスタ106aおよび106bは、コア回路のトランジスタと同一の構成ゲート絶縁膜膜厚、ゲート絶縁膜材料、およびゲート幅/長さが同じを有するコアトランジスタで実現される。このヒューズプログラム回路FPK1の他の回路構成は、先の図5に示すヒューズプログラム回路FPK1-FPKnの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。図34は、ヒューズ素子切断時のヒューズゲート電源電圧FGVDDおよび仮想接地電圧VGNDの変化シーケンスを示す図である。以下、図34を参照して、ヒューズ切断時の、ヒューズゲート電源線90および仮想接地線92上の電圧印加シーケンスについて説明する。ヒューズ切断前においては、リセット信号FSRSTDおよびRSRSTは、ともにLレベルである。この場合、図16に示すように、ノードND1が、MOSトランジスタPQ2により充電されており、電源電圧VDDレベルである。また、切断イネーブル信号CUTENがLレベルであるため、MOSトランジスタ104がオン状態、CMOSトランスミッションゲート102がオフ状態であり、ヒューズゲート電源線90上の電圧FGVDDは、電源電圧VDDレベルである。また、仮想接地線92は、MOSトランジスタ105により、電源電圧VDDレベルに維持される。したがって、この状態においては、回路ブロック100内において、その両側の電源線および接地線が、ともに電源電圧VDDレベルであり、インバータバッファ17の出力信号GDは、電源電圧VDDレベルである。同様、回路ブロック100における内部配線第1および第2メタル配線も、すべて、電源電圧VDDレベル、すなわち、ヒューズFUの両端それぞれの電圧レベルに等しい電圧レベルに維持される。ヒューズ切断時、まず、ヒューズ素子リセットディレイ信号FSRSTDおよびヒューズ素子リセット信号FSRSTがHレベルとなり、また、切断イネーブル信号CUTENがHレベルとなる。リセット信号RSTは、Lレベルに維持される。ヒューズゲート電源電圧FGVDDが、接地電圧レベルに駆動される。切断イネーブル信号CUTENに従って、CMOSトランスミッションゲート102が導通し、ヒューズゲート電源線90上の電圧VFGVDDが、接地電圧レベルに低下する。一方、仮想接地線92は、MOSトランジスタ105、106aおよび106bがすべてオフ状態となり、電源電圧VDDレベルでフローティング状態に維持される。したがって、回路ブロック100内においては、ヒューズゲート電源線90と仮想接地線90上の電圧に従って、電源電圧レベルにプリチャージされていた内部ノードに電荷の移動が生じ、すなわち、内部ノードからヒューズゲート電源線90に電荷が移動し、その電圧レベルが、中間電圧レベルに変化する。この状態において、溶断電流供給トランジスタCUTrのゲート電位ノードGDの電位は中間電位レベルであり、ソースノード仮想接地線92上の電圧よりも低くなり、弱い非導通状態であり、この回路ブロック100において、ほとんどリーク電流は流れない。また、図16に示すように、切断判定回路CJCにおいては、MOSトランジスタPQ1およびPQ2がオフ状態であり、この切断判定回路CJCからノードND1への電流供給は停止される。次いで、ヒューズ切断時において、ノード6aへ供給されるヒューズゲート電源電圧FGVDDが、切断電圧レベルに立上げられる。このヒューズゲート電源電圧FGVDDの立上がりに応答して、CMOSトランスミッションゲート102を介して、ヒューズゲート電源線90上の電圧VFGVDDが、ヒューズゲート電源電圧FGVDDの電圧レベルとなる。一方、このヒューズゲート電源電圧FGVDDの電圧レベルが上昇すると、MOSトランジスタ106aおよび106bがオン状態となり、仮想接地線92上の電圧VGNDが接地電圧GNDレベルに駆動される。応じて、非選択ヒューズプログラム回路において、NANDゲート15の出力信号に従って、インバータバッファ17の出力信号が接地電圧GNDレベルとなる。選択ヒューズプログラム回路においては、NANDゲート15の出力信号に従って、インバータバッファ17の出力信号GDがヒューズゲート電源電圧FGVDDレベルとなり、溶断電流供給トランジスタCTrが導通し、ヒューズFUに電流が流れ、ヒューズFUの切断が行なわれる。ヒューズゲート電源電圧FGVDDの電圧レベルを調整することにより、溶断電流供給トランジスタCTrを介して流れるヒューズ溶断電流の大きさを調整することができる。ヒューズ切断期間が完了すると、ヒューズゲート電源電圧FGVDDが、再び接地電圧レベルに駆動され、応じて、ヒューズゲート電源線90上の電圧VFGVDDが接地電圧レベルに低下する。また、仮想接地線92においては、MOSトランジスタ106aおよび106bがオフ状態となり、仮想接地線92がフローティング状態となる。回路ブロック100においては、このヒューズゲート電源線90の電圧低下により、その電圧レベルが中間電圧レベルとなる。回路ブロック100において、レベル変換部16aは、NANDゲート15の出力信号がHレベルまたはLレベルであり、応じて、そのPチャネルMOSトランジスタ符号Pで示すが非導通状態となり、その出力信号が中間電圧レベルとなる。インバータバッファ17においては、NチャネルMOSトランジスタ符号Nで示すとPチャネルMOSトランジスタ符号Pで示すにより、電荷の移動が生じ、選択状態のヒューズプログラム回路においては、その出力信号GDが接地電圧レベルにまで低下する。一方、非選択ヒューズプログラム回路においては、インバータバッファ17の出力信号GDは、接地電圧レベルを維持する。従って、溶断電流供給トランジスタCTrは、非導通状態に設定される。選択ヒューズプログラム回路において、ヒューズの切断が完了すると、信号FSRSTD、FSRSTおよびCUTENがLレベルに立下がる。応じて、CMOSトランスミッションゲート102が非導通状態となり、ヒューズゲート電源線90上の電圧VFGVDDが、MOSトランジスタ104により、電源電圧VDDレベルに維持され、また、同様、仮想接地線92も、MOSトランジスタ105により、電源電圧VDDレベルに維持される。応じて、回路ブロック100において内部のメタル配線の電圧レベルも、電源電圧VDDレベルとなる。したがって、このヒューズ切断時において、実際にヒューズ切断が行なわれるときの動作以外においては、この回路ブロック100内のメタル配線は、ヒューズFUの両端の電圧レベルと同じであり、ヒューズの破片の銅原子の配線への移動を抑制する。また、PMOSトランジスタ102aおよび105を用いて切断制御イネーブル信号CUTENに従ってそれらの導通を制御することにより、ヒューズゲート電源線90および仮想接地線92の電圧レベルをヒューズ切断動作に応じて容易に調整することができる。なお、切断イネーブル信号CUTENがHレベルのときにヒューズカットクロック信号FCCLKに従ってヒューズ素子の切断が行なわれる。非選択ヒューズプログラム回路においては、NANDゲート15の出力信号は、ヒューズカットクロック信号FCCLKの状態に関らずHレベルである。切断イネーブル信号CUTENのHレベルの期間によりヒューズを切断する期間が規定される。図35は、ヒューズ切断後の判定時の動作を示す信号波形図である。以下、図35および図16を参照して、図33に示すヒューズゲート電源線90および仮想接地線92の電圧変化について説明する。ヒューズの切断判定前において、切断イネーブル信号CUTENはLレベルであり、また、リセット信号RST、ヒューズ素子リセット信号FSRSTおよびヒューズ素子リセットディレー信号FSRSTDもLレベルである。したがって、ヒューズゲート電源線90上の電圧VFGVDDおよび仮想接地線92上の電圧VGNDは、ともに電源電圧VDDレベルである。レベル判定時、この電流供給トランジスタCTrのゲートノードGDの電位は、電源電圧VDDレベルである。ここで、インバータバッファ17の出力信号と出力ノードを同一符号で示す。次いで、切断イネーブル信号CUTENがHレベルに駆動され、またリセット信号RSTおよびFSRSTがHレベルに駆動される。応じて、CMOSトランスミッションゲート102が導通し、ヒューズゲート電源線90上の電圧VFGVDDが、ヒューズゲート電源電圧FGVDDと同じ接地電圧GNDレベルに維持される。また、リセット信号RSTによりスキャンフリップフロップPSRおよびFSRの出力信号がLレベルとなり、NANDゲート15の出力信号がHレベルとなる。応じて、インバータバッファ17においてNチャネルMOSトランジスタが導通状態となりソースノードがノードGD、回路ブロック100の出力信号GDが中間電圧レベルとなり、溶断電流供給トランジスタCTrが弱い非導通状態となる。仮想接地線92は、MOSトランジスタ105、106aおよび106bはすべて非導通状態であり、フローティング状態にある。したがって、非切断状態のヒューズまたは、切断判定回路CJCからの初期設定時のMOSトランジスタPQ2からの供給電流により、溶断電流供給トランジスタCTrを介して仮想接地線92に供給される電荷が、回路ブロック100を介してヒューズゲート電源線90に移動し、仮想接地線92の電圧レベルが、中間電圧レベルに低下する。インバータ17の出力信号GDと仮想接地線92の電圧VGNDの差は、溶断電流供給トランジスタCTrのしきい値電圧程度となると、溶断電流供給トランジスタCTrは、非導通状態となり、リーク電流が低減される。応じて、仮想接地線92の電圧レベルが、中間電圧レベルの信号GDの電圧レベルにより規定される電圧レベルで安定化される。仮想接地線92に対して設けられるMOSトランジスタ106aおよび106bは、それらのゲート電圧が、接地電圧レベルにあり、仮想接地線92から接地ノードへのリーク電流は抑制される。次いで、リセットディレー信号FSRSTDがHレベルに駆動され、リセット信号RSTおよびFSRSTがLレベルに駆動される。このとき、プログラムスキャンフリップフロップPSRにおいてはマルチプレクサSX2を介してリセット前の記憶情報が再格納されてもよい。ヒューズ素子の切断判定時においては、単に切断判定回路CJCにおいて判定動作が行なわれるだけであり、スキャンフリップフロップPSRおよびFSRの格納情報は判定動作に影響を及ぼさない。従って、単に、これらのスキャンフリップフロップPSRおよびFSRがリセット状態を維持していても特に問題は生じない。このリセット信号RSTに応じてヒューズリセット信号この状態において、切断判定回路CJCにおいて、このヒューズ素子FSの切断/非切断に応じて、内部ノードND2の電圧レベルが変化し、ヒューズの切断/非切断の判定が行なわれる。この判定期間においては、仮想接地線92への電流は流れない溶断電流供給トランジスタCTrが非導通状態にある。この判定期間が完了すると、ヒューズ素子リセットディレー信号FSRSTDおよび切断イネーブル信号CUTENがLレベルに駆動される。応じて、ヒューズゲート電源線90が、MOSトランジスタ104により電源電圧VDDレベルに駆動され、また、仮想接地線92も、MOSトランジスタ105により電源電圧VDDレベルに充電される。応じて、回路ブロック100、内部ノード第2メタル配線の電圧レベルも、電源電圧VDDレベルに復帰する。したがって、実際にヒューズの切断が行なわれるとき以外は、この回路ブロック100において、内部ノード第2メタル配線の電圧レベルは、ヒューズFUの両端の電圧電源電圧VDDレベルに維持される。したがって、ヒューズ切断時以外は、図36に示すように、ヒューズFUと第2メタル配線M2110が同電位に維持される。ヒューズFUが切断状態であり、Cuの破片部または飛散部の銅原子の、ヒューズ素子FUから第2メタル配線M2110への移動は生じず、ヒューズ素子切断破片等による絶縁破壊は抑制される。また、図37に示すように、たとえ、ヒューズ素子の切断により下層に形成される溶断電流供給トランジスタCTrのゲート絶縁膜が破損された×印で示す場合においても、仮想接地線上の電圧VGNDは、ノードND1の電圧レベルと同じに維持され、ヒューズ切断動作期間以外は、同電位とされており、リーク電流が流れるのは抑制される切断判定回路動作時。また、対応のヒューズ素子FSがそのヒューズFUが非切断状態のときには、溶断電流駆動トランジスタCTrのゲート電位GDの電位は、中間電圧レベルであり、この溶断電流供給トランジスタCTrが非導通状態であり、リーク電流が流れるのは抑制される。レベル変換部16aおよびインバータバッファ17のMOSトランジスタについても同様である。また、ヒューズの切断判定時においても、仮想接地線92上の電圧VGNDは、ヒューズ素子の両端の電源電圧VDDレベルに維持されており、回路ブロック100を介してリーク電流が流れるのは抑制される。また、仮想接地線92において、MOSトランジスタ106aおよび106bが2つ直列に接続され、そのゲートが、ヒューズゲート電源電圧FGVDDを受けるノード6aに結合されている。したがって、通常動作時において、その電圧FGVDDは接地電圧レベルに維持されるため、仮想接地線92を介してチャネルリーク電流が流れるのは抑制される。これにより、ヒューズ素子の状態にかかわらず、リーク電流が、サイズの大きな溶断電流供給トランジスタCTrを介して流れるのを抑制することができる。[ヒューズプログラム回路の電源回路の変更例1]図38は、ヒューズプログラム回路の電源回路の変更例を示す図である。この図38に示すヒューズプログラム回路電源回路は、以下の点で、図33に示すヒューズプログラム回路電源回路とその構成が異なる。すなわち、ヒューズゲート電源線90に結合されるCMOSトランスミッションゲート102において、PチャネルMOSトランジスタ102aのバックゲートが、電源ノードVDDでなくヒューズゲート電源線90に結合される。この図38に示す電源回路およびヒューズプルグラム回路の他の構成は、図33に示す構成と同じであり、対応する部分には同一参照符号/番号を付して、その詳細説明は省略する。この図38に示す構成の場合、CMOSトランスミッションゲート102において、ヒューズゲート電源電圧FGVDDが、電源電圧VDD以上に昇圧される場合においても、バックゲートーソース/ドレイン間の接合が、導通するのを防止することができ、確実に、この昇圧されたヒューズゲート電源電圧FGVDDをヒューズゲート電源線90に伝達することができる。ヒューズゲート電源電圧FGVDDが、接地電圧レベルであり、ヒューズゲート電源線90が、MOSトランジスタ104により電源電圧VDDレベルに設定される場合においても、バックゲートは、N型基板領域ウェルであり、バックゲート-ドレイン間は逆バイアス状態であり、安定にヒューズゲート電源線90は、電源電圧VDDレベルに維持される。この図38に示す電源回路およびヒューズプログラム回路の動作を示す信号波形は、図34および図35に示す信号波形と同じであり、図33に示す回路構成と同様の動作を実現することができ、また、ヒューズゲート電源電圧FGVDDが、電源電圧VDD以上に昇圧される場合においても、安定動作させることができ、ヒューズ溶断電流供給トランジスタCTrの、駆動電流をより大きくすることが可能となり、ヒューズ溶断電流の調整範囲をより大きくすることができ、溶断電流の最適化を実現することができる。[ヒューズプログラム回路の電源回路の変更例2]図39は、ヒューズプログラム回路の電源回路の変更例を示す図である。この図39に示す回路構成は、以下の点で図33に示すヒューズプログラム回路の電源回路とその構成が異なる。すなわち、仮想接地線92と接地ノードとの間に、NチャネルMOSトランジスタ130が設けられる。このMOSトランジスタ130は、MOSトランジスタ106aおよび106bよりも電流駆動力が小さくされる。PチャネルMOSトランジスタ105のゲートへは、切断イネーブル信号CUTENに代えて、制御信号PGが与えられる。この制御信号PGはまたMOSトランジスタ130のゲートへも与えられる。この制御信号PGを生成するために、切断イネーブル信号CUTENを受けるインバータ120と、インバータ120の出力信号とヒューズ素子リセットディレー信号FSRSTDとを受けるNANDゲート122と、リセット信号RSTおよびFSRSTを受けるNANDゲート121と、NANDゲート121および122の出力信号を受けるNANDゲート123と、NANDゲート123の出力信号を受けるインバータ124と、NANDゲート123およびインバータ124の出力信号に従って切断イネーブル信号CUTENを伝達するCMOSトランスミッションゲート125と、インバータ124の出力信号に従ってCMOSトランスミッションゲート125と相補的に導通し、導通時、制御信号PGを電源電圧VDDレベルに設定するPチャネルMOSトランジスタ126が設けられる。制御信号PGは、CMOSトランスミッションゲート125の導通時、切断イネーブル信号CUTENに従って生成される。図38に示す回路構成の他の構成は、図33に示す回路構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。図40は、図39に示す回路のヒューズ切断時の動作を示す信号波形図である。以下、図40を参照して、図39に示す回路のヒューズ切断動作について説明する。切断操作時においては、リセット信号RSTはLレベルに維持される。従って、スキャンフリップフロップPSRおよびFSRが記憶情報を保持した状態である。切断対象のヒューズ素子の選択は、スキャンフリップフロップFSRの出力信号に従って行なわれる。また、リセット信号FSRSTおよびFSRSTDもLレベルに維持される。ヒューズ切断イネーブル信号CUTENがLレベルであり、CMOSトランスミッションゲート102が非導通状態であり、一方、MOSトランジスタ104が導通状態にあり、ヒューズゲート電源線90の電圧VFGVDDは、電源電圧VDDレベルにある。また、NANDゲート123の出力信号がLレベルであり、CMOSトランスミッションゲート125が導通状態にあり、制御信号PGはヒューズ切断イネーブル信号CUTENに従ってLレベルにある。応じて、MOSトランジスタ105が導通し、仮想接地線92の電圧VGNDは、電源電圧VDDレベルである。ヒューズゲート電源線90および仮想接地線92の電圧がともに電源電圧VDDレベルであり、インバータバッファ17の出力信号DGは、電源電圧VDDレベルである。溶断電流供給トランジスタCTrが、導通状態となっても、ヒューズ素子FSの両端の電圧はともに電源電圧VDDであり、ヒューズFUに電圧は印加されない。ヒューズ素子リセット信号FSRSTおよびヒューズ素子リセットディレー信号FSRSTDが、次いでHレベルに立上り、また、ヒューズ切断イネーブル信号CUTENがHレベルに駆動される。応じて、CMOSトランスミッションゲート102が導通状態となり、MOSトランジスタ104が非導通状態となり、ヒューズゲート電源線90の電圧VFGVDDが、ヒューズゲート電源電圧FGVDDと同じ接地電圧レベルとなる。NANDゲート123の出力信号は、NANDゲート121および122の出力信号がHレベルであり、Lレベルである。従って、CMOSトランスミッションゲート125が導通状態にあり、制御信号PGが、ヒューズ切断イネーブル信号CUTENに従ってHレベルとなる。応じて、MOSトランジスタ105が非導通状態となり、一方、MOSトランジスタ130が導通状態となり、仮想接地線92の電圧VGNDが接地電圧GNDレベルとなる。ヒューズゲート電源線90および仮想接地線92の電圧がともに接地電圧GNDであり、インバータバッファ17の出力信号GDが、NANDゲート15の出力信号の論理レベルに係らず、接地電圧レベルとなる。この状態において、溶断電流供給トランジスタCTrが非導通状態であり、ノードND1は、電源電圧VDDレベルのフローティング状態となる図16参照。従って、この状態においても、ヒューズ素子FUの両端には電圧差が生じない。次いで、ヒューズゲート電源電圧FGVDDが溶断電圧レベルとなると、切断対象のヒューズ素子に対しては、インバータバッファ17の出力信号GDがHレベルとなり、溶断電流供給トランジスタCTrが導通し、ヒューズ素子FSに電流が流れ、ヒューズFUの溶断が行なわれる。このとき、MOSトランジスタ106aおよび106bがともに導通状態であり、大きな溶断電流を確実に放電する。非切断のヒューズ素子に対しては、図39に示すように、インバータバッファ17の出力信号GDは、接地電圧GNDレベルであり、溶断電流供給トランジスタCTrは非導通状態を維持し、ヒューズ素子FSに電流は流れない。ヒューズ切断期間が終了すると、ヒューズ電源電圧FGVDDが接地電圧レベルに駆動され、応じて、ヒューズゲート電源線90の電圧VFGVDDも、接地電圧レベルとなる。仮想接地線92の電圧VGNDが、MOSトランジスタ130により、接地電圧レベルに維持されており、応じて、インバータバッファ17の出力信号は、切断対象および非切断対象のヒューズに係らず、接地電圧GNDレベルとなる。ヒューズ切断サイクルが完了すると、ヒューズ素子リセット信号FSRSTおよびヒューズ素子リセットディレー信号FSRSTDがLとなり、また、ヒューズ切断イネーブル信号CUTENがLレベルとなる。応じて、CMOSトランスミッションゲート102および125が非導通状態となり、MOSトランジスタ104および126が導通状態となり、ヒューズゲート電源線90の電圧FGVDDおよび仮想接地線92の電圧VGNDが、ともに電源電圧VDDレベルとなる。この状態においては、内部ノードND1は、切断判定回路により電源電圧VDDレベルに維持され、ヒューズFUの両端は同一電位に維持される。MOSトランジスタ105を用いて仮想接地線92を接地電圧に維持することにより、電荷の移動により内部ノードGDまたは仮想接地線92が中間電圧レベルとなるのを防止することができ、応じて、内部ノードの不安定な常態を回避することができ、ヒューズ切断に関連する回路の安定動作を保証することができる。また、MOSトランジスタ130は、電流駆動力が小さくされており、通常動作時のリーク電流は充分に小さい。また、単に、仮想接地線92の電位の浮き上がりを防止するだけであり、そのサイズは充分に小さくすることができる。図41は、ヒューズ状態の判定動作を示す信号波形図である。以下、図41を参照して、図39に示す回路の動作について説明する。ヒューズ切断判定時においては、ヒューズ切断イネーブル信号CUTENは、Lレベルに維持される。従って、CMOSトランスミッションゲート102が非導通状態、MOSトランジスタ104が導通状態にあり、ヒューズ電源線90上の電圧VFGVDDは、電源電圧VDDレベルに維持される。また、ヒューズゲート電源電圧FGVDDは、接地電圧レベルに維持され、MOSトランジスタ106aおよび106bは、非導通状態に維持される。初期状態においては、リセット信号RST、FSRSTおよびFSRSTDはLレベルであり、CMOSトランスミッションゲート125が導通状態であり、制御信号PGは、切断イネーブル信号CUTENに従って接地電圧GNDレベルである。応じて、MOSトランジスタ105が導通状態、MOSトランジスタ130が非導通状態であり、仮想接地線92の電圧VGNDは、電源電圧VDDレベルである。次いで、内部ノードND1の初期設定のために、リセット信号RSTおよびFSRSTがHレベルに駆動される。応じて、NANDゲート121の出力信号がLレベル、NANDゲート123の出力信号がHレベルとなり、CMOSトランスミッションゲート125が非導通状態,MOSトランジスタ126が導通状態となり、制御信号PGがHレベルとなる。この制御信号PGのHレベルに応答して、MOSトランジスタ105が非導通状態、MOSトランジスタ130が導通状態となり、仮想接地線92が、接地電圧GNDレベルとなる。リセット信号RSTにより、スキャンフリップフロップPSRおよびFSRの出力信号はともにLレベルとなり、NANDゲート15の出力信号はHレベルとなり、インバータバッファ17の出力信号GDが接地電圧レベルのLレベルとなる。この状態において、仮想接地線92はMOSトランジスタ105を介して接地ノードに結合されており、内部ノードGDの電圧レベルは、確実に接地電圧レベルに維持され、溶断電流供給トランジスタCTrは、非導通状態に維持される。次いで、ヒューズリセットディレー信号FSRSTDをHレベルに駆動し、切断判定回路CJCにおいて内部状態を、判定準備状態に設定する図16のトライステートインバータTV1をイネーブルする。この状態において、ヒューズリセットディレー信号FSRSTDが、Hレベルであるため、NANDゲート122の出力信号がLレベルとなり、応じて、NANDゲート123の出力信号はHレベルであり、CMOSトランスミッションゲート125は非導通状態であり、制御信号PGは、MOSトランジスタ126により電源電圧VDDレベルに維持される。判定期間が終了すると、ヒューズリセットディレー信号FSRSTDがLレベルに立ち下がり、NANDゲート121および122の出力信号がともにHレベルとなり、応じて、NANDゲート123の出力信号がLレベルとなり、CMOSトランスミッションゲート125が導通状態、MOSトランジスタ126が非導通状態となり、制御信号PGは、切断イネーブル信号CUTENに従って接地電圧GNDレベルとなる。MOSトランジスタ105が導通状態、MOSトランジスタ130が非導通状態となり、仮想接地線92の電圧が電源電圧VDDレベルとなる。ヒューズゲート電源線90の電圧VFGVDDは、電源電圧レベルであり、インバータバッファ17の出力信号GDは、電源電圧VDDレベルとなる。この判定動作時においても、ヒューズFUの両端に電位差が生じるのは、判定期間においてヒューズリセットディレー信号FSRSTDがHレベルとなる期間だけであり図16の切断判定回路参照、ヒューズ素子FSにおいて電圧が印加される期間は、充分に短くされる。リセット信号RST、FSRSTおよびFSRSTDを用いて、仮想接地線92がフローティング状態となるのを防止することにより、内部ノードGDが中間電圧レベルに変化するのを防止することができ、プロセスパラメータのばらつきによるリーク電流の増大などにより回路動作が不安定となるのを防止することができ、確実にヒューズ素子の切断および切断判定を行なうことができる。[ヒューズプログラム回路の電源回路の変更例3]図42は、ヒューズプログラム回路の電源回路の変更例3の構成を示す図である。この図42に示す電源回路は、図39に示すヒューズプログラム回路の電源回路の構成と以下の点で、その構成が異なる。すなわち、ヒューズゲート電源線90に結合されるCMOSトランスミッションゲート102において、PチャネルMOSトランジスタ102aのバックゲートが、電源ノードに代えてヒューズゲート電源線90に結合される。図42に示すヒューズプログラム回路の構成および電源回路の他の構成は、図39に示す構成と同じであり、対応する部分には同一参照符号/番号を付して、その詳細説明は省略する。この図42に示す電源回路の構成においても、図38に示す電源回路の構成と同様、CMOSトランスミッションゲート102において、PチャネルMOSトランジスタ102aは、ヒューズゲート電源電圧FGVDDが、電源電圧VDDよりも高い電圧レベルに昇圧される場合においても、そのバックゲート-ソース/ドレイン間が順方向にバイアスされて不純物領域/基板間のPN接合が導通する状態は防止され、安定に昇圧電圧レベルのヒューズゲート電源電圧FGVDDを、ヒューズゲート電源線90に伝達することができる。従って、溶断電流供給トランジスタCTrの電圧レベルを高くして、そのコンダクタンスを大きくして、応じて電流駆動力を高くすることができる。これにより、ヒューズ溶断電流の調整範囲を広くして、最適はヒューズ溶断電流を設定することができる。図40および図41に示すように、ヒューズゲート電源電圧FGVDDが、接地電圧レベルの時に、ヒューズゲート電源線90が、電源電圧VDDレベルとなっても、PチャネルMOSトランジスタ102aのバックゲートが電源電圧レベルであり、バックゲートと接地電圧を受けるドレインノードとの間のPN接合は深い逆バイアス状態であり、また、ヒューズゲート電源線に90に結合されるソースノードとバックゲートとは同一電圧であり、両者の間のPN接合は、ビルドイン電圧により非導通状態を維持し、何ら、問題は生じない。この図42に示す回路の動作を示す信号波形図は、図40および図41に示す信号波形図と同じであり、同様の動作が行なわれるヒューズゲート電源電圧FGVDDの電圧が、電源電圧VDDよりも高い電圧レベルに昇圧される点が異なる。以上のように、この発明に従えば、配線溶断型ヒューズプログラム回路を実現しており、内部電源を用いてヒューズの切断を行なうことができ、ウェハ上およびモールド状態およびその場オンサイトでの、救済が可能であり、応じてバーンイン後の救済などを行なうことができ、生産性向上を実現することができる。また、BISTと組合せる場合、セルフリペアテストを構築することができ、テストコストを削減することも可能となる。"