"画素と、アナログ信号をデジタル信号に変換するAD変換部と、前記画素と前記AD変換部との間を接続する信号線と、前記信号線と所定のグランド供給配線との間を接続する所定の負荷と、前記信号線と前記グランド供給配線の接続を切り替える第1スイッチ回路と、を備え、前記画素は、受光量に応じた電荷を生成する光電変換素子と、所定の電源供給配線から供給される定電圧を利用して前記光電変換素子の生成する電荷に応じた電圧を前記信号線に増幅出力する増幅回路と、前記増幅回路と前記信号線との接続を切り替える第2スイッチ回路と、を有する固体撮像素子であって、前記第1スイッチ回路をオンしつつ前記第2スイッチ回路をオフした状態で前記AD変換部に前記信号線の電圧値をデジタル信号へ変換させる第1動作と、前記第1スイッチ回路をオフしつつ前記第2スイッチ回路をオンした状態で前記AD変換部に前記信号線の電圧値をデジタル信号へ変換させる第2動作と、の少なくとも一方を実行するサンプリング部を備えることを特徴とする固体撮像素子。前記AD変換部が前記サンプリング部の制御に従って変換したデジタル信号を記憶する第1記憶部と、前記第1スイッチ回路と前記第2スイッチ回路とをオンした状態で、前記画素から前記信号線を介して出力される画像データを前記AD変換部が変換して生成するデジタル画像データを記憶する第2記憶部と、前記第1記憶部が記憶しているデジタル信号に基づいて、前記第2記憶部が記憶しているデジタル画像データを補正する補正部と、を更に備える請求項1に記載の固体撮像素子。複数の前記画素を行列状に配列し、行列状に配列された複数の前記画素の列ごとに、前記信号線を配設してある請求項2に記載の固体撮像素子。前記第2記憶部は、前記複数画素のデジタル画像データを行順次に前記AD変換部が変換して生成するデジタル画像データを行毎に記憶し、前記サンプリング部は、前記複数画素の1フレーム毎に前記AD変換部を制御し、当該制御に応じて前記AD変換部が変換して生成したデジタル信号にて前記第1記憶部のデジタル信号を更新する請求項3に記載の固体撮像素子。前記第2記憶部は、前記複数画素のデジタル画像データを行順次に前記AD変換部が変換して生成するデジタル画像データを行毎に記憶し、前記サンプリング部は、前記複数画素の行毎に前記AD変換部を制御し、当該制御に応じて前記AD変換部が変換して生成したデジタル信号にて前記第1記憶部のデジタル信号を更新し、前記補正部は、前記第2記憶部に記憶されているデジタル画像データを、前記第2記憶部に記憶されているデジタル画像データに対応する行の画素に応じて更新された前記第1記憶部のデジタル信号に基づいて、補正する請求項3に記載の固体撮像素子。画素と、アナログ信号をデジタル信号に変換するAD変換部と、前記画素と前記AD変換部との間を接続する信号線と、前記信号線と所定のグランド供給配線との間を接続する所定の負荷と、前記信号線と前記グランド供給配線の接続を切り替える第1スイッチ回路と、を備え、前記画素は、受光量に応じた電荷を生成する光電変換素子と、所定の電源供給配線から供給される定電圧を利用して前記光電変換素子の生成する電荷に応じた電圧を前記信号線に増幅出力する増幅回路と、前記増幅回路と前記信号線との接続を切り替える第2スイッチ回路と、を備える電子機器であって、前記第1スイッチ回路をオンしつつ前記第2スイッチ回路をオフした状態で前記AD変換部に前記信号線の電圧値をデジタル信号へ変換させる第1動作と、前記第1スイッチ回路をオフしつつ前記第2スイッチ回路をオンした状態で前記AD変換部に前記信号線の電圧値をデジタル信号へ変換させる第2動作と、の少なくとも一方を実行するサンプリング部を備えることを特徴とする電子機器。画素と、アナログ信号をデジタル信号に変換するAD変換部と、前記画素と前記AD変換部との間を接続する信号線と、介して前記信号線と所定のグランド供給配線との間を接続する所定の負荷と、前記信号線と前記グランド供給配線の接続を切り替える第2スイッチ回路と、を備え、前記画素は、受光量に応じた電荷を生成する光電変換素子と、所定の電源供給配線から供給される定電圧を利用して前記光電変換素子の生成する電荷に応じた電圧を前記信号線に増幅出力する増幅回路と、前記増幅回路と前記信号線との接続を切り替える第1スイッチ回路と、を備える固体撮像素子の駆動方法であって、前記第1スイッチ回路をオンしつつ前記第2スイッチ回路をオフした状態で前記AD変換部に前記信号線の電圧値をデジタル信号へ変換させる第1工程と、前記第1スイッチ回路をオフしつつ前記第2スイッチ回路をオンした状態で前記AD変換部に前記信号線の電圧値をデジタル信号へ変換させる第2工程と、の少なくとも一方を実行することを特徴とする、固体撮像素子の駆動方法。しかしながら、上述した技術を用いてもノイズ成分を完全に除去できず、例えば、画像に縦筋が重畳される列方向シェーディングや、画像に横筋が重畳される行方向シェーディング等が発生することがあった。本技術は、上記課題に鑑みて創作したものであり、少なくとも、固体撮像素子の撮像する画像に重畳される列方向シェーディングや行方向シェーディングの原因となるノイズをサンプリングすることを目的とする。更に、本技術は、サンプリングした列方向シェーディングや行方向シェーディングのノイズ量を用いて、固体撮像素子が撮像する画像の画質を向上することを目的とする。本技術思想を具体的に実現する態様の1つは、画素と、アナログ信号をデジタル信号に変換するAD変換部と、前記画素と前記AD変換部との間を接続する信号線と、前記信号線と所定のグランド供給配線との間を接続する所定の負荷と、前記信号線と前記グランド供給配線の接続を切り替える第2スイッチ回路と、を備え、前記画素は、受光量に応じた電荷を生成する光電変換素子と、所定の電源供給配線から供給される定電圧を利用して前記光電変換素子の生成する電荷に応じた電圧を前記信号線に増幅出力する増幅回路と、前記増幅回路と前記信号線との接続を切り替える第1スイッチ回路と、を備える固体撮像素子であって、前記第1スイッチ回路をオンしつつ前記第2スイッチ回路をオフした状態で前記AD変換部に前記信号線の電圧値をデジタル信号へ変換させる第1動作と、前記第1スイッチ回路をオフしつつ前記第2スイッチ回路をオンした状態で前記AD変換部に前記信号線の電圧値をデジタル信号へ変換させる第2動作と、の少なくとも一方を実行するサンプリング部を備える固体撮像素子である。前記固体撮像素子は、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。また、本技術を具体的に実現する態様は、前記固体撮像素子を備える固体撮像装置や固体撮像システム、上述した素子や装置を駆動するための駆動方法、上述した素子や装置を駆動するための駆動プログラム、当該駆動プログラムを記録したコンピュータ読み取り可能な記録媒体、等としても実現可能である。本技術によれば、少なくとも、固体撮像素子の撮像する画像に重畳される列方向シェーディングや行方向シェーディングの原因となるノイズをサンプリングすることができる。以下、下記の順序に従って本技術を説明する。1固体撮像素子の構成:2ノイズ除去の概念3ノイズ検出とノイズ除去の第1実施例:4ノイズ検出とノイズ除去の第2実施例:5変形例に係る固体撮像素子の構成:6まとめとその他変形例:1固体撮像素子の構成:[基本構成]図1は、固体撮像素子の構成を示すブロック図である。本実施形態では、固体撮像素子としてX-Yアドレス型でカラムAD方式の固体撮像素子の一種であるCMOSイメージセンサを例にとり説明を行う。図1において、固体撮像素子100は、色フィルタアレイ10と、半導体基板20とを備えている。半導体基板20には、画素アレイ30と、垂直駆動部40と、水平駆動部50と、タイミング制御部60と、カラム処理部70と、参照信号生成部80と、出力回路90が設けられている。画素アレイ30には、受光面側に各画素に対応してフィルタの色を区分した色フィルタアレイ10が設けられ、光電変換素子としてのフォトダイオードを含む画素が行列状に配置されている。画素の具体的な回路構成については、後に詳述する。画素アレイ30には、n本の画素駆動線HSLnnは2以上の整数とm本の垂直信号線VSLmmは2以上の整数が配線されている。画素駆動線HSLnは、図の左右方向画素行の画素配列方向/水平方向に沿って等間隔で配線され、垂直信号線VSLmは、図の上下方向画素列の画素配列方向/垂直方向に沿って等間隔で配線されている。画素駆動線HSLnの一端は、垂直駆動部40の各行に対応した出力端に接続されている。垂直信号線VSLmの一端は、カラム処理部70において各垂直信号線VSLmに対応したADC回路に接続されている。画素駆動線HSLnと垂直信号線VSLmの具体的な配線については、後述の単位画素の説明とともに説明する。垂直駆動部40と水平駆動部50とタイミング制御部60は、固体撮像素子の駆動制御を行う構成である。これらは、画素アレイ30の外側に設けられ、画素アレイ30を構成する各画素から信号を順次に読み出す制御を行う。タイミング制御部60は、タイミングジェネレータと通信インターフェースとを備える。タイミングジェネレータは、外部から入力されるクロックマスタークロックに基づいて、各種のクロック信号を生成する。通信インターフェースは、半導体基板20の外部から与えられる動作モードを指令するデータなどを受け取り、固体撮像素子100の内部情報を含むデータを出力する。タイミング制御部60は、マスタークロックに基づいて、マスタークロックと同じ周波数のクロックや、それを2分周したクロック、より分周した低速のクロック、等を生成し、デバイス内の各部の、例えば、垂直駆動部40、水平駆動部50、カラム処理部70、後述するラインレジスタ200やFFT回路300、等に供給する。垂直駆動部40は、シフトレジスタやアドレスデコーダ等によって構成されており、外部から入力される映像信号をデコードした信号に基づいて、行アドレスを制御するための垂直アドレス設定部や行走査を制御するための行走査制御部を備えている。垂直駆動部40は、読み出し走査と掃き出し走査が可能である。読み出し走査は、信号を読み出す単位画素を順に選択する走査である。この走査は、基本的には行単位で順に行われるが、所定の位置関係にある複数画素の出力を加算もしくは加算平均することにより画素の間引きを行う場合は、所定の順番により行われる。掃き出し走査は、読み出し走査にて読み出しを行う行又は画素組み合わせに対し、その読み出し走査よりもシャッタースピードの時間分だけ先行して、その読み出しを行う行又は画素組み合わせに属する単位画素をリセットさせる走査である。水平駆動部50は、タイミング制御部60の出力するクロックに同期してカラム処理部70のADC回路を順番に選択し、その信号を水平信号線水平出力線Ltrfに導く。水平駆動部50は、例えば、水平方向の読出列を規定するカラム処理部70内の個々のADC回路を選択する水平アドレス設定部と、水平アドレス設定部にて規定された読出アドレスに従ってカラム処理部70の各信号を水平信号線Ltrfに導く水平走査部を備える。水平走査部による選択走査により、カラム処理部70を構成する各ADC回路にて信号処理された画素信号が、水平信号線Ltrfを介して順番に出力回路90へ出力される。参照信号生成部80は、DACDigtalAnalogConverterを備え、タイミング制御部60から供給される初期値から、タイミング制御部60から供給されるカウントクロックに同期して、階段状に時間変化する鋸歯状波ランプ波形を生成して、カラム処理部70の個々のADC回路に参照信号として供給する。カラム処理部70は、垂直信号線VSLmごとに設けられたADC回路71mmは2以上の整数を備え、各垂直信号線VSLmから出力されるアナログ信号をデジタル信号に変換し、水平駆動部50の制御に従って水平信号線Ltrfに出力する。なお、以下では、ADC回路71mやその内部構成比較器73m、カウンタ74mについてmに相当する数字を付けずに説明する場合は、各ADC回路に共通の説明であるものとする。出力回路90は、カラム処理部70から出力される画素信号に対して、ゲイン調整、傷補正、加算処理画素間引き処理等の種々の信号処理を行って、信号処理を行った後の画素信号からなる画像信号を固体撮像素子100の外部に出力する。なお、出力回路90は、固体撮像素子100とは別の基板に設けられる外部信号処理部、例えばDSPやソフトウエアによる処理により実現するようにしてもよいし、固体撮像素子100と同じ基板上に搭載するようにしてもよい。[画素構成]図2は、固体撮像素子100の回路構成を説明する要部回路図である。同図には、画素アレイ30が備える複数画素の1つを画素PXLとして例示してあり、画素PXLが接続される垂直信号線VSLと、垂直信号線VSLに接続されるADC回路71と、を示してある。なお、画素PXLの回路構成は、等価回路にて示してある。<画素>図2に示す画素PXLは、一般的な4トランジスタ方式の構成としてあり、受光光量に応じた電流を光電変換によって発生させるフォトダイオードPDと、4つのトランジスタ転送トランジスタTr1、リセットトランジスタTr2、増幅トランジスタTr3、選択トランジスタTr4を備えている。本実施形態では、これらトランジスタは、NチャネルのMOSトランジスタとする。転送トランジスタTr1は、ドレインをフォトダイオードPDのカソードに接続され、ソースをフローティングディフュージョンFDに接続され、ゲートを、信号線Ltrgを介して垂直駆動部40に接続されている。信号線Ltrgは、垂直駆動部40の出力する転送ゲート信号を伝送するラインである。転送トランジスタTr1は、垂直駆動部40からゲートに転送許可信号例えば、ハイレベルの正論理信号が入力されるとオンし、転送不許可信号例えば、ローレベルの負論理信号が入力されるとオフする。フォトダイオードPDは、アノードをグランドに接続し、カソードを転送トランジスタTr1のドレイン端子に接続してある。これにより、フォトダイオードPDは、受光量に応じた信号電荷ここでは、光電子を光電変換によって生成する。そして、転送トランジスタTr1がオンすると、この信号電荷がフローティングディフュージョンFDに転送され、フローティングディフュージョンFDは、この電荷に応じた電圧になる。リセットトランジスタTr2は、ドレインを、定電圧VDDを供給するカラム電源線に接続され、ソースをフローティングディフュージョンFDに接続され、ゲートを、信号線Lrstを介して垂直駆動部40に接続されている。信号線Lrstは、垂直駆動部40の出力するリセット信号を伝送するラインである。リセットトランジスタTr2は、垂直駆動部40からゲートにリセット許可信号例えば、ハイレベルの正論理信号が入力されるとオンし、リセット不許可信号例えば、ローレベルの負論理信号が入力されるとオフする。これにより、垂直駆動部40は、所望のタイミングでフローティングディフュージョンFDを所定電圧にリセットすることができる。増幅トランジスタTr3は、ドレインを定電圧源VDDに接続され、ソースを選択トランジスタTr4のドレインに接続され、ゲートをフローティングディフュージョンFDに接続されている。これにより、増幅トランジスタTr3は、フローティングディフュージョンFDの電圧を増幅した電圧を、そのソースに発生させる。選択トランジスタTr4は、ドレインを増幅トランジスタTr3のソースに接続され、ソースを垂直信号線VSLに接続され、ゲートを、信号線Lselを介して垂直駆動部40に接続されている。信号線Lselは、垂直駆動部40の出力する選択信号を伝送するラインである。選択トランジスタTr4は、ゲートに垂直駆動部40から選択許可信号例えば、ハイレベルの正論理信号を入力されるとオンし、選択不許可信号例えば、ローレベルの負論理信号を入力されるとオフする。これにより、垂直駆動部40は、所望のタイミングで、増幅トランジスタTr3が増幅したフローティングディフュージョンFDの電圧を、垂直信号線VSLに出力させることができる。<定電流回路>垂直信号線VSLには、定電流源回路ISCが接続されている。定電流源回路ISCは、垂直信号線VSLに定電流Iを定常的に流すための回路である。図2では、定電流源回路ISCは、カレントミラー回路を構成するトランジスタTr5,Tr6と、定電流Iを発生する定電流源ISと、スイッチトランジスタTr7と、を備える。本実施形態では、トランジスタTr5~Tr7は、NチャネルのMOSトランジスタとする。トランジスタTr5は、ドレインを垂直信号線VSLに接続され、ソースをグランドに接続され、ゲートをトランジスタTr6のゲートに接続されている。一方、トランジスタTr6は、スイッチトランジスタTr7を介して、ドレインを定電流源ISに接続され、ソースをグランドに接続され、ドレインとゲートを短絡されている。すなわち、定電流源回路ISCは、画素PXLの選択トランジスタTr4との間でソースフォロワを構成しており、トランジスタTr5は、選択トランジスタTr4がオンしたときに、画素PXLに定電流を流す負荷MOSを構成する。スイッチトランジスタTr7は、ドレインに定電流源ISから定電流Iを入力され、ソースをトランジスタTr6のドレインに接続され、ゲートを、信号線Lssを介して垂直駆動部40に接続されている。信号線Lssは、定電流源回路ISCの動作を制御する信号を伝送するラインである。スイッチトランジスタTr7は、ゲートに垂直駆動部40からハイレベルの正論理信号を入力されるとオンし、ローレベルの負論理信号を入力されるとオフする。これにより、スイッチトランジスタTr7がオンすると、カレントミラー回路の一方のトランジスタを構成するトランジスタTr6に定電流Iが流れ、カレントミラー回路の他方のトランジスタを構成するスイッチトランジスタTr7にも同様の定電流Iが流れる。このとき、垂直信号線VSLは、負荷MOSを介してグランドに接続される。[ADC回路]画素PXLから垂直信号線VSLに出力された電位は、ADC回路71にてAD変換される。図2に示すように、ADC回路71は、比較器72、カウンタ73、を備えている。比較器72は、一方の入力端子に、参照信号生成部80の出力する参照信号を入力され、他方の入力端子に、画素PXLから垂直信号線VSLを通して出力されるアナログの画素信号を入力される。比較器72は、参照信号と画素信号との大小関係に応じてハイレベルもしくはローレベルの信号を出力する。これにより、比較器72は、これら参照信号と画素信号を比較し、参照信号と画素信号の大小関係が入れ替わると、出力がハイレベルとローレベルの間で反転する。カウンタ73は、タイミング制御部60からクロックを供給されており、AD変換の開始から終了までの時間カウント動作有効期間をカウントしている。AD変換の開始と終了のタイミングは、参照信号の変化の開始タイミングや比較器72の出力反転に基づいて特定する。カウンタ73は、いわゆる相関2重サンプリングCDSにより、画素信号をA/D変換する。具体的には、カウンタ73は、タイミング制御部60の制御に従い、垂直信号線VSLからリセット成分に相当するアナログ信号が出力されている間は、ダウンカウント動作を行い、垂直信号線から信号成分に相当するアナログ信号が出力されている間は、リセット成分のときと逆のアップカウントを行う。このようにして生成されるカウント値は、信号成分とリセット成分の差分に相当するデジタル値であり、垂直信号線VSLを通して画素からカラム処理部70へ入力されたアナログの画素信号に相当するデジタルデータを、リセット成分にて較正した信号成分となる。カウンタ73が生成したデジタルデータは、水平信号線を介して出力回路90へ出力される。出力回路90は、補正回路91において、各種補正などのデジタル演算処理を行い、パラレル/シリアル変換回路92において、画像信号の信号形式を変換して出力する。2ノイズ除去の概念:以上説明した固体撮像素子は、リセット成分と信号成分とを利用したCDS動作を行っているため、リセット時に重畳されるノイズ成分と、信号出力時に重畳されるノイズ成分とが一致していれば、画素毎又はADC回路毎のノイズに起因するバラツキを抑制することができる。ここで、アナログ回路定電流源回路ISCやADC回路71は所定周波数帯のアナログ信号を遮断する性質があり、CDS動作にも所定周波数帯のアナログ信号を遮断する性質がある。従って、これら遮断周波数のノイズは、アナログ回路やCDS動作によってある程度除去されるため低減圧縮されるが、これら遮断周波数以外のノイズは、アナログ回路を通過し、CDS動作が行われた後のデジタル化された信号にも重畳される。この遮断周波数は、固体撮像素子100の画素数や動作速度に依存するが、一般的に数10KHz~数MHzであることが多い。ここで、遮断周波数を下回る低周波数ノイズが重畳されると、フォトダイオードPDの受光量に応じた画素信号のバックグランドノイズのレベルが、後述するP相期間とD相期間とでずれてしまうが、各垂直信号線でノイズの位相が異なるため、このズレ量も各垂直信号線で異なり、画素信号にバラツキが発生する。以下、遮断周波数を下回る周波数のノイズに起因して発生する行方向シェーディングについて、図3を参照して説明する。図3は、列方向シェーディングの原因の一例について説明する図である。同図に示す列方向シェーディングは、参照信号生成部80の出力するランプ波の伝搬速度と、ノイズ位相のシフト速度とのズレに起因して生じる。例えば、参照信号生成部80が画素アレイ30の左側にあり、定電圧源VDDに重畳されるノイズが画素アレイ30の右側から入力される場合は、ランプ波は左から右へ所定の伝送速度で伝搬するが、ノイズは時間の経過と共に左向きに位相がシフトする。これは、定電流源回路ISCに接続されるグランドに重畳するノイズの場合でも同様である。このような場合、図3aのように、参照信号生成部80に近いADC回路では、ノイズレベルの変動に起因して、リセット成分をAD変換しているとき以下、P相期間と呼ぶと、信号成分をAD変換しているとき以下、D相期間と呼ぶとで、ADC回路の出力するデジタル信号に、ΔS1だけ強度の異なるノイズが重畳される。従って、画素アレイ30の左端付近のADC回路で変換されたデジタル信号には、ΔS1のノイズが重畳される。また、図3bのように画素アレイ30の中央付近のADC回路で変換されたデジタル信号には、ΔS2のノイズが重畳され、図3cのように画素アレイの右端付近のADC回路で変換されたデジタル信号には、ΔS3のノイズが重畳される。ここで、ΔS1≠ΔS2≠ΔS3である。従って、同一行の画素信号を各ADC回路でAD変換して出力されるデジタル信号は、異なる量のノイズが重畳されることとなり、列方向シェーディングが発生する。図4は、シェーディングノイズの検出動作の概念を説明する図である。同図は、説明の簡略のため、画素数を3つとし、これら画素を横一列に配列してある。また、各画素の回路構成も簡略化して示してある。なお、垂直信号線に接続された端子には各々ADC回路が接続されているものとする。同図において、ノイズは、各画素に定電圧VDDを供給するカラム電源線や、定電流源回路ISCにグランド電位を供給するカラムGND線を経由して、重畳される。図4aは、通常のAD変換を行う場合の状態を示してある。通常のAD変換を行う場合は、各画素の選択トランジスタTr4a,Tr4b,Tr4cは、垂直駆動部40の制御によってオンされているため、増幅トランジスタTr3a,Tr3b,Tr3cを介して、カラム電源線の電源ノイズが、垂直信号線VSL1,VSL2,VSL3を介してADC回路71に出力されるデジタル信号に重畳されてしまう。また、定電流源回路ISCのスイッチトランジスタTr7も、垂直駆動部40の制御によってオンされているため、負荷MOSを構成するトランジスタTr5a,Tr5b,Tr5cもオンしており、カラムGND線のGNDノイズが、垂直信号線VSL1,VSL2,VSL3を介してADC回路71に出力されるデジタル信号に重畳されてしまう。図4bは、本実施形態において、電源ノイズをサンプリングするAD変換を行う場合の状態を示してある。このとき、各画素の選択トランジスタTr4a,Tr4b,Tr4cは、垂直駆動部40の制御によってオンされているため、増幅トランジスタTr3a,Tr3b,Tr3cを介して、カラム電源線の電源ノイズが、垂直信号線VSL1,VSL2,VSL3を介してADC回路71に出力されるデジタル信号に重畳される。その一方で、定電流源回路ISCのスイッチトランジスタTr7は、垂直駆動部40の制御によってオフされているため、負荷MOSを構成するトランジスタTr5a,Tr5b,Tr5cもオフしており、カラムGND線のGNDノイズは、垂直信号線VSL1,VSL2,VSL3を介してADC回路71に出力されるデジタル信号に重畳されない。従って、図4bの状態で、各ADC回路にてAD変換を行うと、電源ノイズによって生じる上述したΔS1,ΔS2,ΔS3のようなレベルの変動に相当するデジタル信号が取得される。このデジタル信号が、電源ノイズを示すノイズデータである。図4cは、本実施形態において、GNDノイズをサンプリングするAD変換を行う場合の状態を示してある。このとき、各画素の選択トランジスタTr4a,Tr4b,Tr4cは、垂直駆動部40の制御によってオフされているため、カラム電源線の電源ノイズは、垂直信号線VSL1,VSL2,VSL3を介してADC回路71に出力される信号に重畳されない。その一方で、定電流源回路ISCのスイッチトランジスタTr7は、垂直駆動部40の制御によってオンされているため、負荷MOSを構成するトランジスタTr5a,Tr5b,Tr5cもオンしており、カラムGND線のGNDノイズが、垂直信号線VSL1,VSL2,VSL3を介してADC回路71に出力されるデジタル信号に重畳される。従って、図4cの状態で、各ADC回路にてAD変換を行うと、GNDノイズによって生じる上述したΔS1,ΔS2,ΔS3のようなレベルの変動に相当するデジタル信号が取得される。このデジタル信号が、GNDノイズを示すノイズデータである。3ノイズ検出とノイズ除去の第1実施例:図5は、ノイズサンプリングやノイズ除去を実行可能な行う固体撮像素子の回路構成を説明する要部回路図である。同図において、固体撮像素子100は、ADC回路と出力回路90の間に、ラインレジスタ200を備えている。ラインレジスタ200は、レジスタ群200a,200b,200cを備えている。レジスタ群200a,200b,200cは、それぞれ1行の画素数に応じた数のレジスタによって構成されており、それぞれ1行分の画素データを記憶可能になっている。レジスタ群200a,200bは、後述するノイズサンプリング動作によってサンプリングされるノイズデータを記憶するための記憶媒体であり、レジスタ群200aは、電源ノイズデータ記憶し、レジスタ群200bはGNDノイズデータを記憶する。レジスタ群200cは、後述するノイズ除去動作を行うときに、1行分の画素データを記憶するための記憶媒体である。図6は、ノイズ検出とノイズ除去の第1実施例に係る、画素読み出し動作の流れを示すフローチャートである。同図に示す動作は、1フレーム分の画素データの出力に係るものであり、複数フレームの画素データを出力する場合は、同図に示す動作を繰り返し実行する。なお、同図においては、1フレーム毎に1回のノイズサンプリングを行うようにしてあるが、むろん、1フレーム毎に複数回のノイズサンプリングを行って平均したノイズデータを用いてノイズ検出やノイズ除去を行ってもよい。同図に示す動作が開始される時、スイッチトランジスタTr7はオンされ、転送トランジスタTr1とリセットトランジスタTr2と選択トランジスタTr4はオフされている。なお、図6の説明は、図1,4,5の符号を適宜に利用しつつ行う。図6に示す画素読み出し動作が開始されると、まず、各垂直信号線VSLをカラム電源線に接続させるS100。具体的には、選択トランジスタTr4をオンさせ、画素PXLと垂直信号線VSLとを電気的に接続させる。これにより、カラム電源線と垂直信号線VSLとが、増幅トランジスタTr3を介して電気的に接続され、カラム電源線から、垂直信号線VSLへ電源ノイズが重畳されるようになる。次に、各垂直信号線VSLをカラムGND線から切断するS105。具体的には、スイッチトランジスタTr7をオフすることにより、トランジスタTr5をオフさせ、垂直信号線VSLとカラムGND線とを電気的に切断する。これにより、カラムGND線から垂直信号線VSLへGNDノイズが重畳されなくなる。次に、各垂直信号線VSLの電圧を相関2重サンプリングするS110。具体的には、タイミング制御部60が、画素PXLやADC回路71、参照信号生成部80、を適宜に制御し、上述したP相期間とD相期間と同様のAD変換を各ADC回路71に実行させる。これにより、各カウンタ73は、電源ノイズに相当するカウントデジタル値を生成する。次に、各カウンタ73がステップS110において生成したデジタル値を、ラインレジスタ200のレジスタ群200aに記憶するS115。このデジタル値は、カラム電源線から各画素を介して垂直信号線VSLに混入されるノイズに相当する。これにより、レジスタ群200aには、電源ノイズデータが記憶される。次に、垂直信号線VSLをカラム電源線から切断するS120。具体的には、選択トランジスタTr4をオフさせ、画素PXLと垂直信号線VSLとを電気的に切断させる。これにより、カラム電源線から、垂直信号線VSLへ電源ノイズが重畳されなくなる。次に、各垂直信号線VSLをカラムGND線に接続するS125。具体的には、スイッチトランジスタTr7をオンすることにより、トランジスタTr5をオンさせ、垂直信号線VSLとカラムGND線とを電気的に接続させる。これにより、カラムGND線から垂直信号線へGNDノイズが重畳されるようになる。次に、各垂直信号線VSLの電圧を相関2重サンプリングするS130。具体的には、タイミング制御部60が、画素PXLやADC回路71、参照信号生成部80、を適宜に制御し、上述したP相期間とD相期間と同様のAD変換を各ADC回路71に実行させる。これにより、各カウンタ73は、GNDノイズに相当するカウントデジタル値を生成する。次に、各カウンタ73がステップS130において生成したデジタル値を、ラインレジスタ200のレジスタ群200bに記憶するS135。このデジタル値は、カラムGND線から定電流源回路ISCを介して垂直信号線VSLに混入されるノイズに相当する。これにより、レジスタ群200bには、GNDノイズデータが記憶される。次に、各垂直信号線VSLをカラム電源線とカラムGND線に接続するS140。具体的には、スイッチトランジスタTr7をオンすることにより、トランジスタTr5をオンさせ、垂直信号線VSLとカラムGND線とを電気的に接続させる。また、選択トランジスタTr4をオンさせ、画素PXLと垂直信号線VSLとを電気的に接続させる。これにより、通常の画素読み出しができる状態になる。その一方で、垂直信号線VSLと、カラムGND線やカラム電源線とが電気的に接続されるため、電源ノイズやGNDノイズが垂直信号線VSLに混入するようになる。次に、第n行nは1以上の整数の各画素値を相関二重サンプリングするS145。具体的には、タイミング制御部60が、画素PXLやADC回路71、参照信号生成部80、を適宜に制御し、上述したP相期間とD相期間と同様のAD変換を各ADC回路71に実行させる。これにより、各カウンタ73は、各画素の信号成分からリセット成分を除去した信号相当のカウントデジタル値を生成する。次に、各カウンタ73が、ステップS145において生成したデジタル値を、ラインレジスタ200のレジスタ群200cに記憶するS150。これにより、レジスタ群200cには、GNDノイズや電源ノイズが重畳した状態の1行分の画素データが記憶される。次に、ラインレジスタ200において、レジスタ群200cの画素データから、レジスタ群200a,200bのノイズデータを利用して、電源ノイズやGNDノイズを除去するS155。ここで、レジスタ群200a,200bのノイズデータは、通常の画素サンプリングと異なる状態でサンプリングしているため、画素データからノイズデータを差し引く前に適切な係数を乗じる必要がある。適切な係数とは、通常の画素サンプリング時の電源GND除去比PSRRである。これは、増幅トランジスタTr3やトランジスタTr5は、通常の画素サンプリング時は、飽和した状態で使用されるため、カラム電源線やカラムGND線から見たインピーダンスが高く、電源ノイズやGNDノイズは、圧縮された状態で画素データに重畳されるためである。具体的には、電源ノイズの場合は、増幅トランジスタTr3の伝達ゲインを乗じた上で画素データから差し引く必要があり、GNDノイズの場合は、トランジスタTr5の伝達ゲインを乗じた上で画素データから差し引く必要がある。下記式1は、増幅トランジスタTr3の伝達ゲインであり、下記式2は、トランジスタTr5の伝達ゲインである。前記式1において、goは増幅トランジスタTr3の出力コンダクタンス、gmは増幅トランジスタTr3の相互コンダクタンス、wは角周波数であり、Ccompは比較器72の入力端子に接続されるDCカット容量である。なお、DCカット容量は、図5等には図示していない。前記式2において、goは増幅トランジスタTr3の出力コンダクタンス、gmは増幅トランジスタTr3の相互コンダクタンス、wは角周波数である。また、望ましくは、上述した増幅トランジスタTr3やトランジスタTr5の伝達ゲインに、カラム電源線やカラムGND線の伝達ゲインを乗じる。下記式3は、カラム電源線やカラムGND線の伝達ゲインである。前記式3において、wは角周波数、Cは配線容量、Rは配線の抵抗である。すなわち、画素データから電源ノイズを除去するには、電源ノイズに対し少なくとも前記式1の伝達ゲイン乗じた上で、前記画素データから差し引けばよく、望ましくは、電源ノイズに対し前記式1の伝達ゲインと前記式3の伝達ゲインとを乗じた上で、前記画素データから差し引く。また、画素データからGNDノイズを除去するには、GNDノイズに対し少なくとも前記式2の伝達ゲインを乗じた上で、前記画素データから差し引けばよく、望ましくは、GNDノイズに対し前記式2の伝達ゲインと前記式3の伝達ゲインとを乗じた上で、前記画素データから差し引く。このように、ラインレジスタ200においては、各画素に対応する画素データ毎に、ノイズデータに上述した伝達ゲインを適宜に乗じて差し引く計算を行うことによりノイズを除去した画素データを生成しS155、後段の出力回路90に出力するS160。そして、ステップS140~S160の動作を、画素アレイ30の全行について完了するまで、繰り返し実行するS165。以上説明した第1実施例によれば、各フレームの画像をサンプリングする前に、選択トランジスタTr4又はトランジスタTr5をオフすることにより、1行分のノイズデータをサンプリングし、ノイズデータに伝達ゲインを乗じた上で、各フレームを構成する各行の画素データから差し引く。これにより、電源ノイズやGNDノイズに起因して発生する列方向シェーディングを適切に除去した画像データを作成することができる。従って、デジタルシグナルプロセッサDSP等の後段のロジック回路を用いず、イメージセンサ単体で列方向シェーディングを補正することができる。また、列方向シェーディングの補正をイメージセンサの内部にてリアルタイムで行い、パイプライン処理できるため、レイテンシデバイスに対してデータ転送などを要求してから、その結果が返送されるまでの遅延時間の増加を防止することができる。また、イメージセンサのシェーディングが規定値を超えると出荷できなかったが、本技術を適用するとイメージセンサ内で列方向シェーディングの補正を行うため、イメージセンサの歩留まりを向上できる。また、イメージセンサは、列方向シェーディングを補正してノイズが除去された後の信号を出力するため、後段で列方向シェーディングの補正やノイズ除去を行う必要が無くなり、後段のDSPやメモリを縮小化可能であり、コストを低減できる。4ノイズ検出とノイズ除去の第2実施例:以上説明した第1実施例では、1フレーム毎にノイズデータをサンプリングするため、列方向シェーディングは除去できるが、行方向シェーディングは除去できない。そこで、本第2実施例では、各行毎にノイズデータをサンプリングし、各行毎にサンプリングされたノイズデータに基づいて対応する行のノイズを除去する。図7は、ノイズ検出とノイズ除去の第2実施例に係る、画素読み出し動作の流れを示すフローチャートである。同図に示すステップS200~S260は、図6に示すステップS100~S160と、それぞれ同じ動作を行う。ただし、図7では、ステップS260が終了すると、ステップS200に戻ってステップS200~S260を、1フレームの全行について実行するまで繰り返し実行する。すなわち、図6に示す第1実施例では、レジスタ群200a,200bは1フレーム毎に更新され、レジスタ群200cは各行毎に更新されていたが、図7に示す第2実施例では、レジスタ群200a,200b,200cのいずれも各行毎に更新されることになる。以上説明した第2実施例によれば、各行の画像をサンプリングする前に、選択トランジスタTr4又はトランジスタTr5をオフすることにより、1行分のノイズデータをサンプリングし、ノイズデータに伝達ゲインを乗じた上で、対応する行の画素データから差し引くことにより、電源ノイズやGNDノイズに起因して発生する列方向シェーディングと行方向シェーディングの双方を適切に除去した画像データを作成することができる。従って、デジタルシグナルプロセッサDSP等の後段のロジック回路を用いず、イメージセンサ単体で列方向シェーディングと行方向シェーディングを補正することができる。また、列方向シェーディングと行方向シェーディングの補正をイメージセンサの内部にてリアルタイムで行い、パイプライン処理できるため、レイテンシデバイスに対してデータ転送などを要求してから、その結果が返送されるまでの遅延時間の増加を防止することができる。また、イメージセンサのシェーディングが規定値を超えると出荷できなかったが、本技術を適用するとイメージセンサ内で列方向シェーディングと行方向シェーディングの補正を行うため、イメージセンサの歩留まりを向上できる。また、イメージセンサは、列方向シェーディングと行方向シェーディングを補正してノイズが除去された後の信号を出力するため、後段で列方向シェーディングと行方向シェーディングの補正やノイズ除去を行う必要が無くなり、後段のDSPやメモリを縮小化可能であり、コストを低減できる。5変形例に係る固体撮像素子の構成:上述したノイズ検出結果を利用して、重畳されるノイズの周波数を特定したり、カラム電源線やカラムGND線から画素データへのノイズ重畳自体を防止したりすることもできる。図8は、変形例に係る固体撮像素子100の構成を示すブロック図であり、図9は、ノイズ周波数検出回路の構成を示すブロック図であり、図10は、ノイズ除去回路の1構成例を示す回路図である。図8において、変形例に係る固体撮像素子100は、上述した図5の構成に加え、ノイズ周波数検出回路300と、ノイズ除去回路400と、を備えている。ノイズ周波数検出回路300は、レジスタ群200a,200bに接続されており、レジスタ群200aやレジスタ群200bに記憶されているデジタルのノイズデータに含まれる周波数のうち、最も多く含まれる周波数のクロックを特定する。ノイズ除去回路400は、電源配線やGND配線カラム電源線、カラムGND線、カウンタ73に電源電圧を供給するカウンタ電源線、等に介挿されており、ノイズ周波数検出回路300の制御に応じて、電源配線やGND配線から特定周波数のノイズを除去する。図9において、ノイズ周波数検出回路300は、FFT回路310と、バッファ320と、周波数比較検出部330と、コーディング回路340と、を備えている。FFT回路310は、DAコンバータ311DACと、位相周波数比較器312と、ループフィルタ313LPFと、電圧制御発振器314VCOと、分周器315と、クロックセレクタ316と、を備えている。なお、FFTとは、FinitFourierTransformの略である。FFT回路310は、レジスタ群200a又はレジスタ群200bに記憶されているノイズデータを入力され、このノイズデータをDAC311がアナログのノイズデータに変換する。これにより、デジタル値として記憶されていたノイズデータが、アナログ信号に変換される。クロックセレクタ316は、外部からFFT回路310へ入力される各種のクロック信号の中から、分周器315がクロックセレクタ316へ入力する周波数信号に応じたクロック信号の1つを選択し、位相周波数比較器312へ入力する。これら各種のクロック信号は、ノイズ周波数検出回路300の外部にあるPLL回路から入力されており、このPLL回路は、例えば、タイミング制御部60が内蔵するものである。位相周波数比較器312は、クロックセレクタ316から入力されるクロック信号を基準クロック、DAC311から入力されるノイズデータを参照クロックとし、基準クロックと参照クロックとの位相差を比較して、位相差成分をパルス状の位相差信号として出力する。LPF313は、いわゆる積分回路であり、位相周波数比較器312から入力される位相差信号を、交流成分高周波成分を遮断して直流化する。VOC314は、制御電圧に基づいて発振周波数の調整を行なうことで基準信号との調相動作を行なう。本変形例では、LPF313から入力される直流化された位相差信号が制御電圧に相当する。VCO314は、一定の自走周波数を中心として、制御電圧に応じた周波数に発振周波数を調整し、バッファ320と分周器315に出力する。バッファ回路320は、高インピーダンスのFFT回路210から出力されるノイズ周波数を、低インピーダンスに変換して、矩形波のクロック信号を後段に出力する。分周器315は、VCO314が出力する周波数を1/Nに低倍した周波数をクロックセレクタ316に出力する。周波数比較検出部330は、外部のPLL回路から入力される各種の分周クロックと、バッファ回路320から入力される周期的な矩形波のクロック信号と、の周波数を比較し、一定期間周波数に差がない場合は、外部のPLL回路から入力される各種の分周クロックのうち、どの分周クロックがノイズ源となっているか特定することができる。すなわち、この分周クロックの供給先となる部位が、ノイズ源であると特定できる。コーディング回路340は、以上のようにして特定されたノイズ周波数を遮断するように、ノイズ除去回路400を制御するための制御信号を生成する。この制御信号を、複数ビットでコーディングすることにより、後述するノイズ除去回路400の抵抗値や容量を調整することができる。これにより、列方向シェーディングや行方向シェーディングの原因となるノイズを源流で抑圧し、列方向シェーディングや行方向シェーディングを効率的に抑制することができる。図11は、ノイズ除去回路400の一例である。同図に示す例では、ノイズが重畳されることが予測される配線に、可変抵抗と可変容量とから成るフィルタ回路を介挿してあり、更に、このフィルタ回路をバイパスする配線も設けられている。フィルタ回路側の配線とバイパス配線には、それぞれにスイッチ回路が設けてある。ノイズ除去回路400を構成する可変抵抗と可変容量とスイッチ回路は、コーディング回路140の出力する制御信号にて、抵抗値、容量、オンオフ、を制御される。また、フィルタ回路側の配線に介挿されたスイッチ回路をオンにし、バイパス配線のスイッチ回路をオフにすると、対象配線からはノイズが除去される。このとき、可変抵抗の抵抗値や可変容量の容量を適宜に調整することにより、ノイズ除去回路400を介挿された配線のノイズ耐性を向上し、列方向シェーディングや行方向シェーディングを源流で抑制することができる。また、フィルタ回路側の配線に介挿されたスイッチ回路をオフにし、バイパス配線のスイッチ回路をオンにすると、対象配線からはノイズが除去されない。よって、対象配線に重畳されることが予測されるノイズをノイズ周波数検出回路300が検出しないときは、フィルタ回路等を通さずに電源電圧やGND電圧を、対象部位へと供給することができる。なお、設計段階や出荷前段階において、上述したノイズ検出を行ったり、理論計算を行ったりすることにより、ノイズが重畳される配線を予め特定したり、重畳されるノイズ周波数を予測/実測したりすることもできる。このような場合は、予め抵抗値や容量を調整したノイズ除去回路400を、そのような配線に配置することにより、ノイズ耐性を向上することができる。さらに、ノイズ混入経路を特定可能であり、タイプ設計にフィードバックできる。6まとめとその他変形例:以上説明した実施形態の技術思想の一側面は、以下のように把握することができる。a画素と、アナログ信号をデジタル信号に変換するAD変換部と、前記画素と前記AD変換部との間を接続する信号線と、前記信号線と所定のグランド供給配線との間を接続する所定の負荷と、前記信号線と前記グランド供給配線の接続を切り替える第1スイッチ回路と、を備え、前記画素は、受光量に応じた電荷を生成する光電変換素子と、所定の電源供給配線から供給される定電圧を利用して前記光電変換素子の生成する電荷に応じた電圧を前記信号線に増幅出力する増幅回路と、前記増幅回路と前記信号線との接続を切り替える第2スイッチ回路と、を備える固体撮像素子であって、前記第1スイッチ回路をオンしつつ前記第2スイッチ回路をオフした状態で前記AD変換部に前記信号線の電圧値をデジタル信号へ変換させる第1動作と、前記第1スイッチ回路をオフしつつ前記第2スイッチ回路をオンした状態で前記AD変換部に前記信号線の電圧値をデジタル信号へ変換させる第2動作と、の少なくとも一方を実行するサンプリング部を備えることを特徴とする固体撮像素子。b前記AD変換部が前記サンプリング部の制御に従って変換したデジタル信号を記憶する第1記憶部と、前記第1スイッチ回路と前記第2スイッチ回路とをオンした状態で、前記画素から前記信号線を介して出力される画像データを前記AD変換部が変換して生成するデジタル画像データを記憶する第2記憶部と、前記第1記憶部が記憶しているデジタル信号に基づいて、前記第2記憶部が記憶しているデジタル画像データを補正する補正部と、を更に備える前記aに記載の固体撮像素子。c複数の前記画素を行列状に配列し、行列状に配列された複数の前記画素の列ごとに、前記信号線を配設してある前記bに記載の固体撮像素子。d前記第2記憶部は、前記複数画素のデジタル画像データを行順次に前記AD変換部が変換して生成するデジタル画像データを行毎に記憶し、前記サンプリング部は、前記複数画素の1フレーム毎に前記AD変換部を制御し、当該制御に応じて前記AD変換部が変換して生成したデジタル信号にて前記第1記憶部のデジタル信号を更新する前記cに記載の固体撮像素子。e前記第2記憶部は、前記複数画素のデジタル画像データを行順次に前記AD変換部が変換して生成するデジタル画像データを行毎に記憶し、前記サンプリング部は、前記複数画素の行毎に前記AD変換部を制御し、当該制御に応じて前記AD変換部が変換して生成したデジタル信号にて前記第1記憶部のデジタル信号を更新し、前記補正部は、前記第2記憶部に記憶されているデジタル画像データを、前記第2記憶部に記憶されているデジタル画像データに対応する行の画素に応じて更新された前記第1記憶部のデジタル信号に基づいて、補正する前記cまたはdに記載の固体撮像素子。f画素と、アナログ信号をデジタル信号に変換するAD変換部と、前記画素と前記AD変換部との間を接続する信号線と、前記信号線と所定のグランド供給配線との間を接続する所定の負荷と、前記信号線と前記グランド供給配線の接続を切り替える第1スイッチ回路と、を備え、前記画素は、受光量に応じた電荷を生成する光電変換素子と、所定の電源供給配線から供給される定電圧を利用して前記光電変換素子の生成する電荷に応じた電圧を前記信号線に増幅出力する増幅回路と、前記増幅回路と前記信号線との接続を切り替える第2スイッチ回路と、を備える電子機器であって、前記第1スイッチ回路をオンしつつ前記第2スイッチ回路をオフした状態で前記AD変換部に前記信号線の電圧値をデジタル信号へ変換させる第1動作と、前記第1スイッチ回路をオフしつつ前記第2スイッチ回路をオンした状態で前記AD変換部に前記信号線の電圧値をデジタル信号へ変換させる第2動作と、の少なくとも一方を実行するサンプリング部を備えることを特徴とする電子機器。g画素と、アナログ信号をデジタル信号に変換するAD変換部と、前記画素と前記AD変換部との間を接続する信号線と、介して前記信号線と所定のグランド供給配線との間を接続する所定の負荷と、前記信号線と前記グランド供給配線の接続を切り替える第2スイッチ回路と、を備え、前記画素は、受光量に応じた電荷を生成する光電変換素子と、所定の電源供給配線から供給される定電圧を利用して前記光電変換素子の生成する電荷に応じた電圧を前記信号線に増幅出力する増幅回路と、前記増幅回路と前記信号線との接続を切り替える第1スイッチ回路と、を備える固体撮像素子の駆動方法であって、前記第1スイッチ回路をオンしつつ前記第2スイッチ回路をオフした状態で前記AD変換部に前記信号線の電圧値をデジタル信号へ変換させる第1工程と、前記第1スイッチ回路をオフしつつ前記第2スイッチ回路をオンした状態で前記AD変換部に前記信号線の電圧値をデジタル信号へ変換させる第2工程と、の少なくとも一方を実行することを特徴とする、固体撮像素子の駆動方法。なお、本技術は上述した実施形態や変形例に限られず、上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また,本技術の範囲は上述した実施形態に限定されず,特許請求の範囲に記載された事項とその均等物まで及ぶものである。"