"行方向に延在する複数の第1配線と、列方向に延在する複数の第2配線と、各第1配線と各第2配線との交差点に対応して1つずつ配置された複数の画素とを備え、前記複数の第1配線のうち2つの配線、または前記複数の第2配線のうち2つの配線は、ともに、互いに隣接する2つの画素に挟まれた共通の領域に配置されており、かつ、これら2つの配線の厚さ方向のレイアウトが、少なくとも一部において互いに異なっている表示パネル。前記2つの配線は、当該表示パネルの表示領域において、互いに異なるレイヤーに配置されている請求項1に記載の表示パネル。前記2つの配線は、映像信号に応じた信号が印加される信号線である請求項1に記載の表示パネル。前記2つの配線の配線長は、互いに等しくなっている請求項1に記載の表示パネル。前記2つの配線を間に挟み込む2つの画素において、一方の画素のレイアウトが、他方の画素のレイアウトを反転させたレイアウトとなっている請求項1に記載の表示パネル。行方向に延在する複数の第1配線と、列方向に延在する複数の第2配線と、各第1配線と各第2配線との交差点に対応して1つずつ配置された複数の画素とを有する表示パネルと、前記複数の第1配線および前記第2配線を介して各画素を駆動する駆動回路とを備え、前記表示パネルは、前記複数の第1配線のうち2つの配線、または前記複数の第2配線のうち2つの配線は、ともに、互いに隣接する2つの画素に挟まれた共通の領域に配置されており、かつ、これら2つの配線の厚さ方向のレイアウトが、少なくとも一部において互いに異なっている表示装置。表示装置を備え、前記表示装置は、行方向に延在する複数の第1配線と、列方向に延在する複数の第2配線と、各第1配線と各第2配線との交差点に対応して1つずつ配置された複数の画素とを有する表示パネルと、前記複数の第1配線および前記第2配線を介して各画素を駆動する駆動回路とを有し、前記表示パネルは、前記複数の第1配線のうち2つの配線、または前記複数の第2配線のうち2つの配線は、ともに、互いに隣接する2つの画素に挟まれた共通の領域に配置されており、かつ、これら2つの配線の厚さ方向のレイアウトが、少なくとも一部において互いに異なっている電子機器。ところで、歩留まり向上の観点から、画素回路をミラー反転することがある特許文献1参照。しかしながら、高精細な表示パネルでは、画素間隔が狭くなり、隣接する配線間の寄生容量が無視できない場合がある。その場合、隣接する配線間の寄生容量が原因で、表示品質の低下や、消費電力の増大を招いてしまうという問題があった。本技術はかかる問題点に鑑みてなされたものであり、その目的は、隣接する配線間の寄生容量を低減することの可能な表示パネル、表示装置および電子機器を提供することにある。本技術による表示パネルは、行方向に延在する複数の第1配線と、列方向に延在する複数の第2配線と、各第1配線と各第2配線との交差点に対応して1つずつ配置された複数の画素とを備えている。複数の第1配線のうち2つの配線、または複数の第2配線のうち2つの配線は、ともに、互いに隣接する2つの画素に挟まれた共通の領域に配置されている。さらに、これら2つの配線の厚さ方向のレイアウトが、少なくとも一部において互いに異なっている。本技術による表示装置は、上記の表示パネルと、複数の第1配線および第2配線を介して各画素を駆動する駆動回路とを備えている。本技術による電子機器は、上記の表示装置を備えている。本技術による表示パネル、表示装置および電子機器では、互いに隣接する2つの画素に挟まれた2つの配線の厚さ方向のレイアウトが、少なくとも一部において互いに異なっている。これにより、例えば、互いに隣接する2つの画素に挟まれた2つの配線が、同一レイヤーに配置されている場合よりも、少なくとも一部において、配線間距離が広がる。本技術による表示パネル、表示装置および電子機器によれば、互いに隣接する2つの画素に挟まれた2つの配線の厚さ方向のレイアウトを、少なくとも一部において互いに異ならせたので、隣接する配線間の寄生容量を低減することができる。以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。1.実施の形態表示装置2つの信号線が互いに隣接している例2.適用例電子機器上記実施の形態の表示装置が電子機器に適用される例<1.実施の形態>[構成]図1は、本技術による一実施の形態に係る表示装置1の概略構成を表したものである。この表示装置1は、表示パネル10と、表示パネル10を駆動する駆動回路20とを備えている。駆動回路20は、例えば、タイミング生成回路21、映像信号処理回路22、信号線駆動回路23、走査線駆動回路24、および電源線駆動回路25を有している。表示パネル10表示パネル10は、複数の画素11が表示パネル10の表示領域10A全面に渡って2次元配置されたものである。画素11は、表示パネル110上の画面を構成する最小単位の点に対応するものである。表示パネル10がカラー表示パネルである場合には、画素11は、例えば赤、緑または青などの単色の光を発する副画素に相当し、表示パネル10がモノクロ表示パネルである場合には、画素11は、白色光を発する画素に相当する。表示パネル10は、駆動回路20によって各画素11がアクティブマトリクス駆動されることにより、外部から入力された映像信号20Aに基づく画像を表示するものである。図2は、画素11の回路構成の一例を表したものである。画素11は、例えば、図2に示したように、画素回路12と、有機EL素子13とを有している。有機EL素子13は、例えば、アノード電極、有機層およびカソード電極が順に積層された構成を有している。画素回路12は、例えば、図2に示したように、駆動トランジスタTr1、書き込みトランジスタTr2および保持容量Csによって構成されたものであり、2Tr1Cの回路構成となっている。書き込みトランジスタTr2は、後述の信号線DTLの電圧をサンプリングするとともに駆動トランジスタTr1のゲートに書き込むものである。駆動トランジスタTr1は、書き込みトランジスタTr2によって書き込まれた電圧の大きさに応じて有機EL素子13に流れる電流を制御するものである。保持容量Csは、駆動トランジスタTr1のゲート-ソース間に所定の電圧を保持するものである。なお、画素回路12は、上述の2Tr1Cの回路構成とは異なる回路構成となっていてもよい。駆動トランジスタTr1および書き込みトランジスタTr2は、例えば、nチャネルMOS型の薄膜トランジスタTFTThinFilmTransistorにより形成されている。なお、TFTの種類は特に限定されるものではなく、例えば、逆スタガー構造ボトムゲート型であってもよいし、スタガー構造トップゲート型であってもよい。また、駆動トランジスタTr1または書き込みトランジスタTr2は、pチャネルMOS型のTFTであってもよい。表示パネル10は、図2に示したように、行方向に延在する複数の書込線WSLと、列方向に延在する複数の信号線DTLと、行方向に延在する複数の電源線DSLとを有している。各信号線DTLと各書込線WSLとの交差点近傍には、画素11が設けられている。各信号線DTLは、後述の信号線駆動回路23の出力端図示せずと、書き込みトランジスタTr2のソースまたはドレインとに接続されている。各書込線WSLは、後述の書込線駆動回路24の出力端図示せずと、書き込みトランジスタTr2のゲートに接続されている。各電源線DSLは、固定の電圧を出力する電源の出力端図示せずと、駆動トランジスタTr1のソースまたはドレインに接続されている。書き込みトランジスタTr2のゲートは、書込線WSLに接続されている。書き込みトランジスタTr2のソースまたはドレインが信号線DTLに接続され、書き込みトランジスタTr2のソースおよびドレインのうち信号線DTLに未接続の端子が駆動トランジスタTr1のゲートに接続されている。駆動トランジスタTr1のソースまたはドレインが電源線DSLに接続され、駆動トランジスタTr1のソースおよびドレインのうち電源線DSLに未接続の端子が有機EL素子13のアノードに接続されている。保持容量Csの一端が駆動トランジスタTr1のゲートに接続され、保持容量Csの他端が駆動トランジスタTr1のソース図2では有機EL素子13側の端子に接続されている。つまり、保持容量Csは、駆動トランジスタTr1のゲート-ソース間に挿入されている。有機EL素子13のカソードは、グラウンド線GNDに接続されている。グラウンド線GNDは、基準電位例えばグラウンド電位となっている外部回路図示せずと電気的に接続されるものである。表示パネル10内のレイアウト次に、図3、図4を参照しつつ、表示パネル10内の平面レイアウトについて説明する。図3は、表示領域10Aの平面レイアウトの一例を表したものである。図4は、カラー表示における画素配列の一例を表したものである。複数の画素11は、例えば、図3に示したように、表示パネル10において、行方向および列方向に配置されている。行方向に並んで配置された各画素11は、共通の書込線WSLに接続されるとともに、共通の電源線DSLに接続されている。列方向に並んで配置された各画素11は、共通の信号線DTLに接続されている。行方向に延在する複数の書込線WSLは、列方向に等間隔で配置されている。同様に、行方向に延在する複数の電源線DSLも、列方向に等間隔で配置されている。一方、列方向に延在する複数の信号線DTLでは、ある特定の画素列に対応する信号線DTL例えば図中の信号線DTL2が、その信号線DTLの隣に位置する他の信号線DTL例えば図中の信号線DTL1に沿って配置されている。つまり、信号線DTL1および信号線DTL2は、ともに、互いに隣接する2つの画素11に挟まれた共通の領域αに配置されている。例えば、図4に示したように、表示パネル10がRGB3原色によってカラー表示を行うパネルとなっており、かつRに対応する画素1111R、Gに対応する画素1111GおよびBに対応する画素1111Bがストライプ配列となっている場合には、画素11Rに接続された信号線DTLと、画素11Gに接続された信号線DTLとが、画素11Rと画素11Gとの間に挟まれた共通の領域αに配置されている。2つの信号線DTL1,DTL2を間に挟み込む2つの画素11において、一方の画素11の平面レイアウトが、他方の画素11の平面レイアウトと異なっている。信号線DTL2に接続された各画素11の平面レイアウトが、信号線DTL2の位置に応じたレイアウトとなっており、信号線DTL1に接続された画素11の平面レイアウトと異なったレイアウトなっている。さらに、信号線DTL2に接続された各画素11の平面レイアウトが、当該各画素11の両隣に配置された各画素11の平面レイアウトと異なっている。例えば、2つの信号線DTL1,DTL2を間に挟み込む2つの画素11において、一方の画素11の平面レイアウトが、他方の画素11の平面レイアウトを、帯状の領域αを対称軸として反転させたレイアウトとなっている。例えば、図3に示したように、信号線DTL2に接続された各画素11の平面レイアウトは、信号線DTL1に接続された画素11の平面レイアウトを、帯状の領域αを対称軸として反転させたレイアウトとなっている。さらに、信号線DTL2に接続された各画素11の平面レイアウトが、当該各画素11の両隣に配置された各画素11の平面レイアウトを、帯状の領域αを対称軸として反転させたレイアウトとなっている。信号線DTL1および信号線DTL2を表示領域10Aの法線方向から眺めたときの、信号線DTL1と信号線DTL2との間の距離D1は、例えば、信号線DTL2の幅と同程度の幅となっており、例えば、サブミクロンオーダーとなっている。なお、距離D1は、信号線DTL1および信号線DTL2の相対的な位置関係によって、信号線DTL2の幅よりも狭くなっていてもよい。また、距離D1が負になっていてもよい。ここで、距離D1が負とは、信号線DTL1および信号線DTL2を表示領域10Aの法線方向から眺めたときに、信号線DTL1および信号線DTL2の全体または一部が互いに重なり合っていることを意味している。次に、図5~図7を参照しつつ、表示パネル10内の断面レイアウトについて説明する。図5~図7は、表示パネル10のうち信号線DTLを含む部分の断面レイアウトの一例を表したものである。具体的には、図5、図6は、列方向の断面レイアウトの一例を表したものであり、図7は、行方向の断面レイアウトの一例を表したものである。例えば、図5に示したように、信号線DTL1は、絶縁層14と同層に形成されており、信号線DTL2は、絶縁層15と同層に形成されている。信号線DTL1は、絶縁層15との関係で相対的に下方のレイヤーに相当する絶縁層14と同層に形成されており、信号線DTL2は、絶縁層14との関係で相対的に上方のレイヤーに相当する絶縁層15と同層に形成されている。つまり2つの信号線DTL1,DTL2は、表示領域10Aにおいて、互いに異なるレイヤーに配置されている。従って、信号線DTL2を含む列方向の断面レイアウトは、信号線DTL1を含む列方向の断面レイアウトとは異なっている。ここで、信号線DTL1が、表示領域10A全体において絶縁層14と同層に形成されるとともに、信号線DTL2が、表示領域10A全体において絶縁層15と同層に形成されていてもよい。なお、表示領域10Aにおいて、信号線DTL2の一部が、絶縁層15よりも上方の絶縁層図示せずに形成されていてもよい。また、例えば、図6に示したように、信号線DTL2が、一部の区間で絶縁層14と同層に形成されるとともに別の区間で絶縁層15と同層に形成されていてもよい。2つの信号線DTL1,DTL2の、表示領域10Aにおける配線長は、互いに等しくなっていることが好ましい。信号線DTL1が絶縁層14と同層に形成され、信号線DTL2が絶縁層15と同層に形成されている場合には、2つの信号線DTL1,DTL2の、表示領域10Aにおける配線長は、通常は、互いに等しくなる。一方、上述したように、信号線DTL2の少なくとも一部が、絶縁層14よりも上方の絶縁層例えば絶縁層15に形成されている場合には、例えば、信号線DTL1の、列方向の断面レイアウトが、信号線DTL2の、列方向の断面レイアウトを上下反転させたレイアウトとなっていることが好ましい。いずれにしても、本実施の形態では、2つの信号線DTL1,DTL2が同一レイヤーに配置されている場合よりも、少なくとも一部において、2つの信号線DTL1,DTL2における配線間距離が広がっている。そのため、信号線DTL2のうち、絶縁層14よりも上方の絶縁層例えば絶縁層15に形成されている部分と、信号線DTL1との実際の距離D2は、例えば、図7Aに示したように、上述の距離D1よりも大きくなっている。図7A中の信号線DTL’は、信号線DTL2を絶縁層14と同一の層にまで真っ直ぐ降ろしたときの位置を表している。なお、例えば、図7Aに示したように、信号線DTL1と、信号線DTL2のうち信号線DTL1よりも上層に形成されている部分とを、表示領域10Aの法線方向から眺めたときに、信号線DTL1および信号線DTL2の全体または一部が互いに重なり合っていてもよい。駆動回路20次に、駆動回路20内の各回路について、図1を参照して説明する。タイミング生成回路21は、信号線駆動回路23、書込線駆動回路24および電源線駆動回路25が連動して動作するように制御するものである。タイミング生成回路21は、例えば、外部から入力された同期信号20Bに応じて同期して、上述した各回路に対して制御信号21Aを出力するようになっている。タイミング生成回路21は、例えば、映像信号処理回路22、信号線駆動回路23、書込線駆動回路24、電源線駆動回路25および計測回路26などと共に、例えば、表示パネル10とは別体の制御回路基板図示せず上に形成されている。映像信号処理回路22は、例えば、外部から入力されたデジタルの映像信号20Aに対して所定の補正を行うようになっている。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。映像信号処理回路22は、さらに、外部から入力された同期信号20Bに応じて同期して、例えば上記の補正をした後の映像信号20Aをアナログに変換して、アナログの表示信号22Aとして信号線駆動回路23に出力するようになっている。つまり、表示信号22Aは、映像信号20Aに応じた信号となっている。信号線駆動回路23は、映像信号処理回路22から入力された表示信号22Aを、制御信号21Aの入力に応じて同期して各信号線DTLに出力し、これにより、選択対象の各画素11への書き込みを行うものである。なお、書き込みとは、駆動トランジスタTr1のゲートに所定の電圧を印加することを指している。信号線駆動回路23は、例えば、表示信号22Aに対応する信号電圧Vsigと、表示信号22Aとは無関係な一定の電圧Vofsとを出力することが可能となっている。ここで、電圧Vofsは、有機EL素子13の閾値電圧よりも低い電圧値一定値である。書込線駆動回路24は、制御信号21Aの入力に応じて同期して、複数の走査線WSLの中から1または複数の走査線WSLに選択パルスを順次印加し、これにより、1または複数の画素行を順次選択するものである。書込線駆動回路24は、例えば、書き込みトランジスタTr2をオンさせるときに印加する電圧Vonと、書き込みトランジスタTr2をオフさせるときに印加する電圧Voffとを出力することが可能となっている。電源線駆動回路25は、制御信号21Aの入力に応じて同期して、複数の電源線DSLの中から1または複数の電源線DSLに選択パルスを順次印加し、これにより、1または複数の画素行の発光および消光を制御するものである。電源線駆動回路25は、例えば、後述のVth補正や、μ補正、発光の際に印加する電圧VccHと、消光の際に印加する電圧VccLとを出力することが可能となっている。動作次に、表示装置1の動作の一例について説明する。図8は、表示装置1を駆動させたときの各種波形の一例を表したものである。図8Aには、信号線DTLに電圧Vsig、電圧Vofsが周期的に印加されている様子が示されている。また、図8B,Cには、書込線WSLに電圧Von、電圧Voffが所定のタイミングで印加され、電源線DSLに電圧VccH、電圧VccLが所定のタイミングで印加さている様子がそれぞれ示されている。なお、図8Bには、駆動トランジスタTr1がnチャネル型である場合の波形が例示されている。図8D,Eには、信号線DTL、書込線WSLおよび電源線DSLへの電圧印加に応じて、駆動トランジスタTr1のゲート電圧Vgおよびソース電圧Vsが時々刻々変化している様子が示されている。Vth補正準備期間まず、Vth補正閾値補正の準備を行う。具体的には、書込線WSLの電圧がVoffとなっており、電源線DSLの電圧がVccHとなっている時つまり有機EL素子13が発光している時に、電源線駆動回路25が制御信号21Aに応じて電源線DSLの電圧をVccHからVccLに下げるT1。すると、ソース電圧VsがVccLとなり、有機EL素子13が消光する。次に、信号線駆動回路23が制御信号21Aに応じて信号線DTLの電圧をVsigからVofsに切り替えたのち、電源線DSLの電圧がVccLとなっている間に、書込線駆動回路24が制御信号21Aに応じて書込線WSLの電圧をVoffからVonに上げる。すると、ゲート電圧VgがVofsになる。このとき、ゲート電圧Vgとソース電圧Vsとの電位差Vgs=Vofs-VccLが駆動トランジスタTr1の閾値電圧Vthよりも大きくなるように、電源線駆動回路25および信号線駆動回路23では、電源線DSLおよび信号線DTLへの印加電圧VccL、Vofsが設定されている。最初のVth補正期間次に、Vth補正を行う。具体的には、信号線DTLの電圧がVofsとなっている間に、電源線駆動回路25が制御信号21Aに応じて電源線DSLの電圧をVccLからVccHに上げるT2。すると、駆動トランジスタTr1のドレイン-ソース間に電流が流れ、ソース電圧Vsが上昇する。その後、信号線駆動回路23が制御信号21Aに応じて信号線DTLの電圧をVofsからVsigに切り替える前に、書込線駆動回路24が制御信号21Aに応じて書込線WSLの電圧をVonからVoffに下げるT3。すると、駆動トランジスタTr1のゲートがフローティングとなり、Vth補正が一旦抑制する。最初のVth補正休止期間Vth補正が休止している期間中すなわち、書込線WSLの電圧がVoffとなっており、かつ電源線DSLの電圧がVccHとなっている間は、先のVth補正を行った行画素とは異なる他の行画素において、信号線DTLの電圧のサンプリングが行われる。なお、Vth補正が不十分である場合、すなわち、駆動トランジスタTr1のゲート-ソース間の電位差Vgsが駆動トランジスタTr1の閾値電圧Vthよりも大きい場合には、以下のようになる。すなわち、Vth補正休止期間中にも、先のVth補正を行った行画素において、駆動トランジスタTr1のドレイン-ソース間に電流が流れ、ソース電圧Vsが上昇し、保持容量Csを介したカップリングによりゲート電圧Vgも上昇する。2回目のVth補正期間Vth補正休止期間が終了した後、Vthの補正を再び行う。具体的には、電源線DSLの電圧がVccHとなっており、かつ信号線DTLの電圧がVofsとなっており、Vth補正が可能となっている時に、書込線駆動回路24が制御信号21Aに応じて書込線WSLの電圧をVoffからVonに上げT4、駆動トランジスタTr1のゲートを信号線DTLに接続する。このとき、ソース電圧VsがVofs-Vthよりも低い場合Vth補正がまだ完了していない場合には、駆動トランジスタTr1がカットオフするまで電位差VgsがVthになるまで、駆動トランジスタTr1のドレイン-ソース間に電流が流れる。これにより、ゲート電圧VgがVofsとなり、ソース電圧Vsが上昇し、その結果、保持容量CsがVthに充電され、電位差VgsがVthとなる。その後、信号線駆動回路23が信号線DTLの電圧をVofsからVsigに切り替える前に、書込線駆動回路24が書込線WSLの電圧をVonからVoffに下げるT5。すると、駆動トランジスタTr1のゲートがフローティングとなるので、電位差Vgsを信号線DTLの電圧の大きさに拘わらずVthのままで維持することができる。このように、電位差VgsをVthに設定することにより、駆動トランジスタTr1の閾値電圧Vthが画素回路12ごとにばらついた場合であっても、有機EL素子13の発光輝度がばらつくのをなくすることができる。2回目のVth補正休止期間その後、Vth補正の休止期間中すなわち、書込線WSLの電圧がVoffとなっており、かつ電源線DSLの電圧がVccHとなっている間に、信号線駆動回路23が制御信号21Aに応じて信号線DTLの電圧をVofsからVsigに切り替える。書き込みμ補正期間2回目のVth補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線DTLの電圧がVsigとなっている間に、書込線駆動回路24が制御信号21Aに応じて書込線WSLの電圧をVoffからVonに上げT6、駆動トランジスタTr1のゲートを信号線DTLに接続する。すると、駆動トランジスタTr1のゲートの電圧が信号線DTLの電圧Vsigとなる。このとき、有機EL素子13のアノードの電圧はこの段階ではまだ有機EL素子13の閾値電圧よりも小さく、有機EL素子13はカットオフしている。そのため、電流は有機EL素子13の素子容量図示せずに流れ、素子容量が充電されるので、ソース電圧VsがΔVだけ上昇し、やがて電位差VgsがVsigVth-ΔVとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、駆動トランジスタTr1の移動度μが大きい程、ΔVも大きくなるので、電位差Vgsを発光前にΔVだけ小さくすることにより、画素ごとの移動度μのばらつきを取り除くことができる。発光期間次に、書込線駆動回路24が制御信号21Aに応じて書込線WSLの電圧をVonからVoffに下げるT7。すると、駆動トランジスタTr1のゲートがフローティングとなり、駆動トランジスタTr1のドレイン-ソース間に電流が流れ、ソース電圧Vsが上昇する。その結果、有機EL素子13に閾値電圧以上の電圧が印加され、有機EL素子13が所望の輝度で発光する。効果次に、本実施の形態の表示装置1の効果について説明する。図9は、ある画素11に接続された信号線DTL3が、その画素11の隣の画素11に接続された信号線DTL4に沿って配置された表示パネル比較例に係る表示パネルを駆動させたときの各種波形の一例を表したものである。この比較例に係る表示パネルを駆動している際に、ある画素行が、書き込みμ補正期間の直前の期間に相当するVth補正休止期間T5~T6の間となったとする。このときに、例えば、図9に示したように、信号線DTL3の電圧が信号線DTL4の電圧よりも大幅に大きくなったとする。その場合、信号線DTL3と信号線DTL4との間の寄生容量によるカップリングで、信号線DTL4の電圧が信号線DTL3の電圧に引きずられ、図9に示したように所望の値図中の破線からずれてしまう。その結果、図9の破線で丸く囲んだような波形となり、μ補正を正しく行うことができない場合があった。一方、本実施の形態では、信号線DTL1および信号線DTL2の厚さ方向のレイアウトが、少なくとも一部において互いに異なっている。そのため、図10に示したように、信号線DTL1の電圧が信号線DTL2の電圧よりも大幅に大きくなった場合であっても、信号線DTL1と信号線DTL2との間の寄生容量は小さく、寄生容量によるカップリングが抑制されている。その結果、信号線DTL2の電圧が信号線DTL1の電圧に引きずられるのが抑制されるので、図10の破線で丸く囲んだように、μ補正を正しく行うことができる。従って、クロストーク混色を抑制することが出来る。また、信号線DTL自体の寄生容量を小さくすることができるので、充放電電力の増加も抑えることが可能となる。<2.適用例>以下、上記各実施の形態およびそれらの変形例で説明した表示装置1の適用例について説明する。上述の表示装置1は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、映像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。モジュール上述の表示装置1は、例えば、図11に示したようなモジュールとして、後述する適用例1~5などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板31の一辺に、封止用基板32から露出した領域210を設け、この露出した領域210に、駆動回路20の配線を延長して外部接続端子図示せずを形成したものである。外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板FPC;FlexiblePrintedCircuit220が設けられていてもよい。適用例1図12は、上述の表示装置1が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル310およびフィルターガラス320を含む映像表示画面部300を有しており、この映像表示画面部300は、上述の表示装置1により構成されている。適用例2図13は、上述の表示装置1が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部410、表示部420、メニュースイッチ430およびシャッターボタン440を有しており、その表示部420は、上述の表示装置1により構成されている。適用例3図14は、上述の表示装置1が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体510,文字等の入力操作のためのキーボード520および映像を表示する表示部530を有しており、その表示部530は、上述の表示装置1により構成されている。適用例4図15は、上述の表示装置1が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部610,この本体部610の前方側面に設けられた被写体撮影用のレンズ620,撮影時のスタート/ストップスイッチ630および表示部640を有しており、その表示部640は、上述の表示装置1により構成されている。適用例5図16は、上述の表示装置1が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体710と下側筐体720とを連結部ヒンジ部730で連結したものであり、ディスプレイ740,サブディスプレイ750,ピクチャーライト760およびカメラ770を有している。そのディスプレイ740またはサブディスプレイ750は、上述の表示装置1により構成されている。以上、実施の形態、変形例および適用例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等では、信号線DTL同士が互いに近接する場合が例示されていたが、走査線WSL同士が互いに近接する場合や、電源線DSL同士が互いに近接する場合にも、本技術をもちろん適用可能である。また、例えば、上記実施の形態等では、上述の表示装置1がアクティブマトリクス型である場合について説明したが、アクティブマトリクス駆動のための画素回路12の構成は上記実施の形態等で説明したものに限られず、必要に応じて容量素子やトランジスタを画素回路12に追加してもよい。その場合、画素回路12の変更に応じて、上述した信号線駆動回路23、書込線駆動回路24、電源線駆動回路25のほかに、必要な駆動回路を追加してもよい。また、例えば、上記実施の形態等では、映像信号処理回路22、信号線駆動回路23、書込線駆動回路24、電源線駆動回路25の駆動をタイミング生成回路21が制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、映像信号処理回路22、信号線駆動回路23、書込線駆動回路24、電源線駆動回路25の制御は、ハードウェア回路で行われていてもよいし、ソフトウェアプログラムで行われていてもよい。また、例えば、本技術は以下のような構成を取ることができる。1行方向に延在する複数の第1配線と、列方向に延在する複数の第2配線と、各第1配線と各第2配線との交差点に対応して1つずつ配置された複数の画素とを備え、前記複数の第1配線のうち2つの配線、または前記複数の第2配線のうち2つの配線は、ともに、互いに隣接する2つの画素に挟まれた共通の領域に配置されており、かつ、これら2つの配線の厚さ方向のレイアウトが、少なくとも一部において互いに異なっている表示パネル。2前記2つの配線は、当該表示パネルの表示領域において、互いに異なるレイヤーに配置されている1に記載の表示パネル。3前記2つの配線は、映像信号に応じた信号が印加される信号線である1または2に記載の表示パネル。4前記2つの配線の配線長は、互いに等しくなっている1ないし3のいずれか1つに記載の表示パネル。5前記2つの配線を間に挟み込む2つの画素において、一方の画素のレイアウトが、他方の画素のレイアウトを反転させたレイアウトとなっている1ないし4のいずれか1つに記載の表示パネル。6行方向に延在する複数の第1配線と、列方向に延在する複数の第2配線と、各第1配線と各第2配線との交差点に対応して1つずつ配置された複数の画素とを有する表示パネルと、前記複数の第1配線および前記第2配線を介して各画素を駆動する駆動回路とを備え、前記表示パネルは、前記複数の第1配線のうち2つの配線、または前記複数の第2配線のうち2つの配線は、ともに、互いに隣接する2つの画素に挟まれた共通の領域に配置されており、かつ、これら2つの配線の厚さ方向のレイアウトが、少なくとも一部において互いに異なっている表示装置。7表示装置を備え、前記表示装置は、行方向に延在する複数の第1配線と、列方向に延在する複数の第2配線と、各第1配線と各第2配線との交差点に対応して1つずつ配置された複数の画素とを有する表示パネルと、前記複数の第1配線および前記第2配線を介して各画素を駆動する駆動回路とを有し、前記表示パネルは、前記複数の第1配線のうち2つの配線、または前記複数の第2配線のうち2つの配線は、ともに、互いに隣接する2つの画素に挟まれた共通の領域に配置されており、かつ、これら2つの配線の厚さ方向のレイアウトが、少なくとも一部において互いに異なっている電子機器。"