入力コードに応じた周波数の出力クロックを生成するデジタル制御発振器と、入力クロックと所定の周波数逓倍数とに基づく基準位相と前記出力クロックの位相とを比較し、位相差信号を出力する位相比較部と、前記位相差信号をフィルタリングして前記デジタル制御発振器の前記入力コードを提供するローパスフィルタと、前記周波数逓倍数及び前記入力コードの双方に加算される所定のスペクトラム拡散波を生成する波形発生部と、前記位相差信号から位相差を検出し、該位相差を低減するように前記入力コードを補正する検出補正部と、を有することを特徴とするクロックジェネレータ。前記スペクトラム拡散波は三角波であることを特徴とする請求項1に記載のクロックジェネレータ。前記スペクトラム拡散波は、前記ローパスフィルタの帯域外の周波数を有することを特徴とする請求項1又は2に記載のクロックジェネレータ。前記位相比較部は、前記基準位相を決定する第1のカウンタと、前記出力クロックの位相を決定する第2のカウンタ及び時間デジタル変換器とを含む、ことを特徴とする請求項1乃至3の何れか一項に記載のクロックジェネレータ。前記検出補正部は、前記位相差を低減するように、前記デジタル制御発振器の前記入力コードに乗算される利得補正係数を補正する、ことを特徴とする請求項1乃至4の何れか一項に記載のクロックジェネレータ。前記検出補正部は、所定の利得補正係数を補正し、補正された利得補正係数を、前記スペクトラム拡散波が加算された前記入力コードに乗算するように構成されている、ことを特徴とする請求項5に記載のクロックジェネレータ。前記検出補正部は、前記ローパスフィルタからの出力に所定の利得補正係数を乗算し、且つ前記所定の利得補正係数を補正した係数を前記スペクトラム拡散波に乗算するように構成され、前記検出補正部による補正の後に、前記ローパスフィルタからの出力と前記スペクトラム拡散波とが加算されて前記デジタル制御発振器に入力される、ことを特徴とする請求項5に記載のクロックジェネレータ。前記波形発生部により生成されたスペクトラム拡散波は、前記周波数逓倍数及び前記入力コードのうちの一方に対して、所定の定数を乗じられた後に加算される、ことを特徴とする請求項1乃至7の何れか一項に記載のクロックジェネレータ。前記検出補正部は、前記位相差信号の振幅測定と該振幅測定の結果に応じた前記利得補正係数の更新とを繰り返すことで、前記位相差を0に近付けるように構成されている、ことを特徴とする請求項5乃至8の何れか一項に記載のクロックジェネレータ。前記検出補正部は、前回の繰り返しに対して前記位相差信号の振幅が減少したとき、前記前回の繰り返しにおける前記利得補正係数の更新量を維持し、前記前回の繰り返しに対して前記位相差信号の振幅が増大したとき、前記前回の繰り返しにおける前記利得補正係数の更新量を-1/2倍するように構成されている、ことを特徴とする請求項9に記載のクロックジェネレータ。前記振幅測定及び前記利得補正係数の更新は所定の繰り返し周波数で実行され、前記繰り返し周波数は前記入力クロックの周波数の1/1000から1/100までの範囲内に設定される、ことを特徴とする請求項9又は10に記載のクロックジェネレータ。前記検出補正部は、前記スペクトラム拡散波と前記位相差信号との間の相関の測定と該測定の結果に応じた前記利得補正係数の更新とを繰り返すことで、前記位相差を0に近付けるように構成されている、ことを特徴とする請求項5乃至8の何れか一項に記載のクロックジェネレータ。前記相関は、前記スペクトラム拡散波が最大値を取る時点での前記位相差信号の極性と、前記スペクトラム拡散波が最小値を取る時点での前記位相差信号の極性とに基づいて、プラスの相関、マイナスの相関及び相関なしの中から決定される、ことを特徴とする請求項12に記載のクロックジェネレータ。前記利得補正係数の更新は、前回の繰り返しに対して前記相関が変化していないときに前記前回の繰り返しにおける前記利得補正係数の更新量を1/2倍することと、前記相関に応じて前記利得補正係数の更新の要/否及び増/減方向を決定することとを含む、ことを特徴とする請求項13に記載のクロックジェネレータ。前記相関の測定及び前記利得補正係数の更新は所定の繰り返し周波数で実行され、前記繰り返し周波数は前記入力クロックの周波数の1/1000から1/100までの範囲内に設定される、ことを特徴とする請求項12乃至14の何れか一項に記載のクロックジェネレータ。演算装置と、前記演算装置に周辺機器を接続するインターフェース回路であり、請求項1に記載のクロックジェネレータを含むインターフェース回路と、を有することを特徴とするシステム。故に、スペクトラム拡散クロックジェネレータSSCGにおいて、比較的高い拡散周波数を設定すること及び所望の拡散率を確実に得ることを可能にする技術が望まれる。一態様によれば、デジタル制御発振器、位相比較部、ローパスフィルタ、及び所定のスペクトラム拡散波を生成する波形発生部を有するクロックジェネレータが提供される。デジタル制御発振器は、入力コードに応じた周波数の出力クロックを生成し、位相比較部は、入力クロックと所定の周波数逓倍数とに基づく基準位相と出力クロックの位相とを比較し、位相差信号を出力する。ローパスフィルタは、位相差信号をフィルタリングしてデジタル制御発振器の入力コードを提供する。波形発生部によって生成されるスペクトラム拡散波は、周波数逓倍数とデジタル制御発振器の入力コードとの双方に加算される。当該クロックジェネレータは更に、位相差信号から位相差を検出し、該位相差を低減するようにデジタル制御発振器の入力コードを補正する検出補正部を有する。他の一態様によれば、演算装置と、上述のクロックジェネレータを含むインターフェース回路とを有するシステムが提供される。ローパスフィルタを含むPLL回路のカットオフ周波数に制限されることなく拡散周波数を設定可能で、且つ所望の拡散率を達成可能なスペクトラム拡散クロックジェネレータSSCGが提供される。故に、SSCGを含むシステムにおいて、より確実に所望のEMI抑制効果を達成することができる。以下、図面を参照しながら実施形態について詳細に説明する。なお、図面中の複数の図を通して、同一あるいは対応する構成要素には同一又は類似の参照符号を付する。先ず、実施形態に係るSSCGのより十分な理解の助けとするため、図5及び6を参照して、ADPLL回路に基づくスローSSCG及びファーストSSCGの回路構成の典型例を説明する。図5を参照するに、スローSSCG10は概して、位相比較回路20、ローパスフィルタLPF30、デジタル制御発振器DigitallyControlledOscillator;DCO40、及び拡散波発生回路SS50を含む。ローパスフィルタ30はループフィルタとも呼ばれる。位相比較回路20は、カウンタ21及び22、時間デジタル変換器TimetoDigitalConverter;TDC23、正規化部24、リタイミングクロック発生器25、フリップフロップ26、加算器27及び28、並びに乗算器29を含んでいる。位相比較回路20は、外部から周波数設定ワード逓倍数設定値FCWと入力基準クロック周波数FREFとを受信する。位相比較回路20は更に、DCO40からフィードバックされる出力クロックと、拡散波発生回路50によって生成されたスペクトラム拡散波とを受信する。スペクトラム拡散波は好ましくは三角波であり、以下では該拡散波は三角波であるとして説明する。スローSSCG10においては、第1の加算器27にて、周波数設定ワードFCWが直接的に三角波で変調される。故に、第1のカウンタ21は、三角波発生回路50からの三角波が加算されたFCWを受け取り、ターゲット出力クロックの位相情報に対応する基準位相信号を出力する。第2のカウンタ22及びTDC23は協働して、DCO40からフィードバックされる出力クロックを受け取り、出力クロックの位相情報整数カウント及び端数カウントに対応する位相信号を出力する。位相比較回路20は、第2の加算器28によりこれら2つの位相信号の差分を演算することによって位相差信号PHASEを生成し、該信号をループフィルタ30に提供する。ループフィルタ30はローパス特性を有し、位相比較回路20からの位相差信号PHASEをフィルタリングし、DCO40の入力コードを提供する。DCO40は、入力1コードあたりの周波数変化量を表す利得ゲインKDCOを有し、入力コードに従った周波数で発振する。ただし、DCO40は一般的に、上述のように、半導体製造バラつきなどに起因してKDCOの値に個体差を有する。故に、ループフィルタ30とDCO40との間に挿入された乗算器62にて、入力1コードあたりの周波数変化量Δfを所定値fdとするべく、ループフィルタ30からの位相差信号PHASEに利得補正係数cor_GAINが乗じられる。すなわち、適正なcor_GAINが選定された場合には、Δf=cor_GAINKDCO=fd[Hz/1code]となる。スローSSCG10においては、三角波の周波数すなわち拡散周波数がPLL回路の閉ループ関数ローパス特性の帯域内にされる。そして、FCWに相当する直流成分及び三角波成分がローパスフィルタ30及び利得補正用の乗算器62を介してDCO40に提供され、スペクトラム拡散された出力クロックが生成される。図6を参照するに、ファーストSSCG10は、図5のスローSSCG10と概して同様の構成を有している。しかしながら、ファーストSSCG10は、拡散波発生回路SS50に代えて、ループフィルタ30とDCO40との間に挿入された加算器35に接続された拡散波発生回路SS50を有している。故に、ファーストSSCG10においては、DCO40の入力コードが三角波で変調される。ファーストSSCG10においては、三角波の周波数すなわち拡散周波数がPLL回路の閉ループ関数ローパス特性の帯域外にされる。そして、ローパスフィルタ30を通過したFCWに相当する直流成分と三角波発生回路50からの三角波とが加算器35及び利得補正用の乗算器62を介してDCOに提供され、スペクトラム拡散された出力クロックが生成される。次に、図7を参照して、一実施形態に係るSSCGの回路構成の一例を説明する。図7に示すSSCG100は、図5及び6に示したSSCG10及び10と同様の回路要素を数多く有する。それら同様の回路要素には下二桁が共通する参照符号を付する。SSCG100は概して、位相比較回路120、ループフィルタとも呼ばれるローパスフィルタLPF130、デジタル制御発振器DCO140、拡散波発生回路SS150を含んでいる。位相比較回路120は、カウンタ121及び122、時間デジタル変換器TDC123、正規化部124、リタイミングクロック発生器125、フリップフロップ126、加算器127及び128、並びに乗算器129を含んでいる。しかしながら、本実施形態に係る位相比較回路の具体的な回路構成は、図7に示したものに限定されるものではなく、ADPLL回路にて使用され得るその他の位相比較回路の回路構成としてもよい。位相比較回路120は、外部から周波数設定ワード逓倍数設定値FCWと入力基準クロック周波数FREFとを受信する。位相比較回路120は更に、DCO140からフィードバックされる出力クロックと、拡散波発生回路150によって生成されたスペクトラム拡散波とを受信する。スペクトラム拡散波は好ましくは、より平坦な出力スペクトラム波形、ひいては、より十分なEMI抑制効果が得られる三角波であり、以下では該拡散波は三角波であるとして説明する。しかしながら、例えば正弦波などのその他の波形を拡散波として用いることも可能ではある。SSCG100においては、第1の加算器127にて、周波数設定ワードFCWが拡散波発生回路150からの三角波で変調される。故に、第1のカウンタ121は、三角波が加算されたFCWを受け取り、ターゲット出力クロックの位相情報に対応する基準位相信号を出力する。第2のカウンタ122及びTDC123は協働して、DCO140からフィードバックされる出力クロックを受け取り、出力クロックの位相情報に対応する位相信号を出力する。位相比較回路120は、第2の加算器128によりこれら2つの位相情報の差分を演算することによって位相差信号PHASEを生成し、該信号をループフィルタ130及び検出補正回路160に提供する。ループフィルタ130はローパス特性を有し、位相比較回路120からの位相差信号PHASEをフィルタリングしてDCO140に提供する。DCO140は、入力コードに従った周波数で発振し、出力クロックを生成する。DCO140の利得KDCOには上述のように個体差が存在するため、DCO140の入力に、利得補正係数cor_GAINの適用のための乗算器162が設けられる。また、ループフィルタ130からの位相差信号PHASEに、加算器135を介して、拡散波発生回路150からの三角波が加算される。この三角波は、図7に示した例において、位相比較部120の第1の加算器127に入力される三角波と同一であり、所望の拡散率に相当する振幅を有する。加算器135は、ループフィルタ130と乗算器162との間に挿入され得る。このように、本実施形態においては、位相比較回路120における周波数設定ワードFCWとDCO140の入力コードとの双方にスペクトラム拡散用の三角波が加算される。双方の三角波は、位相が同じであれば相異なる振幅を有していてもよい。ただし、加算器127にてFCWに加算される三角波は、所望の拡散率に対応する振幅を有する必要がある。加算器127にて加算されたFCW及び三角波が、出力クロックが揃えるべき基準位相を与えるからである。図7の例においては、FCWとDCO140の入力コードとの双方に同一の三角波が加算される。しかしながら、DCO140に実際に入力される三角波は、乗算器162によって利得KDCO補正係数cor_GAINを乗じられたものである。仮にKDCO補正係数cor_GAINが正しく設定されていれば、位相比較回路120から出力される位相差信号PHASEにおいて三角波はキャンセルされることになる。すなわち、逆に、位相差信号PHASEに三角波が残留している場合には、KDCO補正係数cor_GAINが正しく設定されていないことになる。そこで、SSCG100は更に、位相比較回路120からの位相差信号PHASEに残留する拡散波例えば、三角波を検出して、KDCO補正係数を補正する検出補正回路160を含んでいる。補正検出回路160は、入力1コードあたりの周波数変化量Δfを所定値fdとするKDCO補正係数cor_GAINを得るべくcor_GAINを補正するすなわち、Δf=cor_GAINKDCO=fd[Hz/1code]。補正前のKDCO補正係数cor_GAINは、何らかの演算器、例えば図7に示すように加算器164、を介して補正され得る。図8は、検出補正回路160において使用され得る一例に係る残留拡散波検出利得補正アルゴリズム200を示している。先ず、ループフィルタ130からの位相差信号PHASEの初期振幅A0の測定を行うS201。次いで、cor_GAINの初期値に所定の初期補正量Δkを加算するS202。なお、図8においてはcor_GAINをkと表記している。cor_GAINは、当該アルゴリズム200に従って必要値期待値cor_GAINまで徐々に更新されていくものであるため、その初期値は様々に選択され得る。一例において、スペクトラム拡散された出力クロックが最大許容周波数例えば、ダウンスプレッド方式におけるFREFFCWを超過しないよう、cor_GAINの初期値は期待値より十分に小さい値として選定され得る。他の一例において、cor_GAINの初期値は、期待値への引き込みを速めるために、期待値に近い値として選定されてもよい。そして、或る一定の待機時間の後、再び位相差信号PHASEの振幅A1n=1に対応の測定を行い、前回の振幅A0より減少したかの判定を行うS203。振幅が減少していれば、一例として、Δkの値を更新することなく、このcor_GAINでの処理を終了しS205、ステップS202へと戻る。他の一例として、測定された振幅の大きさに応じて、Δkの値を増減させてもよい。ステップS203で振幅が減少していないと判定された場合には、補正量Δkを更新S204した後にこのcor_GAINでの処理を終了しS205、ステップS202へと戻る。ステップS204での補正量Δkの更新は、例えば、Δkを-Δk/2に置き換えることにより行い得る。この置換は、Δkの値を格納したレジスタのシフト処理により容易に行うことができる。そして、ステップS202からS205をn≧2について繰り返して位相差信号PHASEの振幅を0に漸近させることにより、cor_GAINをその期待値cor_GAINに引き込むことができる。故に、残留拡散波検出利得補正アルゴリズム200を用いて、DCO140の利得KDCOを高精度に補正し、狙い値を有する所望の拡散率を得ることができる。なお、このステップS202からS205の繰り返し処理は、PLL回路の帯域に対応する周期より長周期で行えばよい。例えば、この繰り返しの周波数は、閉ループ関数のカットオフ周波数fcの1/10程度とし得る。例えば、カットオフ周波数fcが入力クロックの周波数FREFの1/100~1/10程度であるとき、この繰り返し周波数は周波数FREFの1/1000~1/100程度となり得る。この範囲内の繰り返し周波数は、PLL回路の動作との干渉の回避と実用上十分な収束速度とを可能にし得る。ステップS203における振幅測定の待機時間は、この繰り返し周波数によって決定され得る。図9-11に、シミュレーション結果の一例を示す。図9は、図8のアルゴリズムを用いたときの出力クロック周期及び位相差信号PHASE波形の時間依存性を示し、図10及び11は、それぞれ、利得補正係数の期待値への引き込みの前及び後における図9の波形の一部を拡大して示している。シミュレーション条件は、入力クロック周波数=1MHz、逓倍数=100、すなわち、出力クロック周波数~100MHz出力クロック周期~10nsec、三角波でのダウンスプレッドスペクトラム拡散、拡散率の狙い値=5である。従って、出力クロック周期は、10ns~10.5nsの間で三角波状に変動することが期待される。これらの図に示されるように、引き込み前には、位相差信号PHASEが大きい振幅Anを有し、出力クロック周期は期待値より小さいが、引き込み後には、位相差信号が小さい振幅Anに収束し、出力クロック周期も期待値に収束している。また、出力クロック周期の三角波形状も、引き込み前には歪みを有しているが、引き込み後には実質的に歪みを有しないものになっている。このように、アルゴリズム200の適用により、PHASE振幅Anの減少に伴って出力クロック周期が期待値に引き込まれるとともに、歪みのない三角波を得ることができる。なお、図11に示した引き込み後の波形において、PHASE振幅AnはDCOの非線形性のために完全に0にはなっていない。以上のように、本実施形態に係るSSCG100においては、FCWとDCO入力コードとの双方に拡散波を加算し、位相差信号中の三角波成分を0に近付けるようにKDCOを補正することにより、所望の拡散率を達成することができる。また、位相差信号中の残留拡散波を検出するためにループフィルタ130に並列に検出補正回路160が設けられており、拡散周波数はPLL回路の閉ループ関数によって制約されることなく選定され得る。さらに、拡散周波数は、該閉ループ関数のカットオフ周波数fcに近い周波数に選定されてもよい。PLLの閉ループ関数のfcと拡散周波数が近い場合であっても、PLLのフィードバックの影響が少ないため、歪みの少ないよりフラットな電界強度ピークを有するスペクトラム拡散クロックが生成される。故に、SSCG100は、高い拡散周波数を要求する回路を含む様々な回路において使用されて、当該SSCGを含むシステムのEMIを抑制することができる。なお、図7において、検出利得補正回路160は、加算器164及び乗算器162と別個のもののように描かれている。しかしながら、加算器164及び乗算器162は検出利得補正回路160の一部と見なすことができ、図7における利得補正係数cor_GAINは、図8に示したアルゴリズムにてkの初期値として使用されてもよい。故に、図7におけるcor_GAINは、図5及び6に示したcor_GAINと異なり、必ずしもDCOの利得KDCOを補正するための必要値として選定される必要はない。次に、図12及び13を参照して、検出補正回路160において使用され得る他の一例に係る残留拡散波検出利得補正アルゴリズム210を説明する。先ず、拡散波発生回路150からの入力拡散波とループフィルタ130からの位相差信号PHASEとの相関Cnnは0以上の整数を測定するS211。相関Cnは、例えば、入力三角波と位相差信号との位相関係から決定され得る。図13に示すように、入力三角波が最大値及び最小値のそれぞれを取る時点で位相差信号PHASEの値を測定し、この2つの時点での位相差信号の極性に基づいて、相関Cnが、-及び0相関なしのうちの何れであるかを決定する。具体的には、入力三角波が最大値及び最小値を取る時に、位相差信号がそれぞれ正及び負である場合をの相関とし、位相差信号がそれぞれ負及び正である場合を-の相関とし、それ以外を0の相関とすることができる。次いで、n=0であるとき、すなわち、最初の相関測定であるときを除いて、相関Cnが前回の相関Cn-1から変化したか否かを判定するS212。変化している場合図12のYES、cor_GAIN図12においてはkと表記の増分量Δk>0の更新を行うS213。Δkの更新は、例えば、ΔkをΔk/2に置き換えることにより行い得る。この置換は、Δk値を格納したレジスタのシフト処理により容易に行うことができる。ステップS212において相関が変化していないと判定された場合図12のNOには、一例として、cor_GAINのΔkの更新は行われない。次いで、相関Cnが、-又は0の何れであるかを判定するS214。Cn=の場合、この相関は現在のcor_GAINが期待値より小さいことを指し示すため、現在のcor_GAINにΔkを加算する補正を行うS215。Cn=-の場合、この相関は現在のcor_GAINが期待値より大きいことを指し示すため、現在のcor_GAINからΔkを減算する補正を行うS216。Cn=0の場合、この相関は現在のcor_GAINが期待値に十分近いことを指し示すため、cor_GAINの更なる補正は行われない。その後、このcor_GAINでの処理を終了しS217、或る一定の待機時間の後、ステップS211からS217を繰り返す。この待機時間は、例えば、先述のアルゴリズム200のステップS203における待機時間と同様に、入力クロック周波数FREFの1/1000~1/100程度の繰り返し周波数となる時間とし得る。この残留拡散波検出利得補正アルゴリズム210も、先述のアルゴリズム200と同様に、DCO140の利得KDCOを高精度に補正し、所望の拡散率を達成することを可能にする。また、アルゴリズム210においては、入力三角波及び位相差信号の極性から利得補正係数cor_GAINの補正方向が決定されるため、先述のアルゴリズム200よりも早く収束させることができる。なお、検出補正回路160において使用され得る残留拡散波検出利得補正アルゴリズムは、これら2つのアルゴリズム200及び210に限定されるものではない。例えば、アルゴリズム200の振幅測定ステップS203と、アルゴリズム210の相関測定S211とを組み合わせ、振幅An及び相関Cnの双方に基づいて、cor_GAINの補正量Δk及び補正方向を決定することも可能である。また、補正量Δkの更新は、Δk/2による置換に限定されず、例えば、位相差信号の振幅Anの絶対値に応じて4倍、2倍、1/2倍及び1/4倍から選択するなど、その他の更新手法を用いて行われてもよい。次に、図14-16を参照して、図7に示したSSCG100の変形例を説明する。図14を参照するに、一変形例に係るSSCG100が示されている。図7に示したSSCG100においては、ループフィルタ130からの出力に三角波を加算したものをDCO140の入力コードとし、該入力コードに対してDCOの利得KDCOの補正のための係数cor_GAINを乗じている。故に、DCO140の発振周波数、すなわち、SSCG100の出力クロック周波数Foutは、FoutkKDCOcode_dccode_triangle1と表現することができる。ただし、code_dc及びcode_triangleは、それぞれ、DCO140の入力コードの直流成分及び三角波成分であり、kはcor_GAINに対応する利得補正係数である。ここでcor_GAINをkと表記しているのは、例えば、図8又は13に示したアルゴリズムに従って検出補正回路160によって更新される可変係数であることを示すためである。式1から理解されるように、検出補正回路160によってkを更新すると、該更新は直流成分及び三角波成分の双方に作用する。故に、図7に示したSSCG100においては、直流成分がPLL回路のフィードバックで元に戻るまでに時間を要する。一方、図14に示したSSCG100は、直流成分に対する利得補正と、三角波成分に対する利得補正とを分離している。具体的には、SSCG100は、SSCG100における加算器135、164及び乗算器162に代えて、加算器135164、乗算器162、166を有している。ループフィルタ130からの直流成分は乗算器162にてcor_GAINを乗じられる。拡散波発生回路150からの三角波成分は、乗算器166にて、加算器164にて検出補正回路160によって補正されたcor_GAINを乗じられる。そして、利得補正後の直流成分及び三角波成分が、加算器135にて加算されてDCO140に入力される。故に、DCO140の発振周波数、すなわち、SSCG100の出力クロック周波数Foutは、Foutcor_GAINKDCOcode_dckKDCOcode_triangle2と表現することができる。ただし、直流成分code_dcに乗じられるcor_GAINは所定の固定値の利得補正係数であり、三角波成分code_triangleに乗じられるkは、式1のkと同様に、更新される可変値の利得補正係数である。式2から理解されるように、また図15に示すように、検出補正回路160によるkの更新は、直流成分には作用せず三角波成分のみに作用する。故に、SSCG100においては、図8及び13を参照して説明したkの更新後の待機時間を短縮し、kの期待値への引き込みを早くすることができる。なお、図14において、検出利得補正回路160は、加算器164及び乗算器162、166と別個のもののように描かれている。しかしながら、これらの演算器は検出利得補正回路160の一部と見なすことができる。また、加算器164には、cor_GAIN代えて、例えば検出補正回路160内に予め設定された初期値など、その他の値が入力されてもよい。図16を参照するに、他の一変形例に係るSSCG100が示されている。SSCG100は、図14に示したSSCG100の回路要素に加えて、拡散波発生回路150から位相比較回路120への三角波の伝達経路に乗算器136が挿入されている。乗算器136は、三角波code_triangleにm任意の実数を乗ずる。本実施形態に係るSSCGは、後述するように、位相比較回路120及びDCO140に相異なる大きさの三角波を提供する場合にも、それら三角波の位相が揃っている限り、所望の拡散率でスペクトラム拡散された出力クロックを生成し得る。図16のSSCG100との比較のため、先ず、図15のSSCG100について、補正後のcor_GAINすなわちkの期待値収束値を説明する。SSCG100においては、上述のように、出力クロック周波数Foutは上記式2にて表現され、そのうち三角波成分Fout_triangleは、Fout_triangle=kKDCOcode_triangle3である。また、SSCG100においては、DCO140の入力と位相比較器120とに与えられる三角波は同一であるので、Fout_triangle=FREFcode_triangle4が成り立つ。なお、code_triangleは、位相比較回路に入力される周波数制御ワードFCWという観点からは、FCW_triangleと表記することができるこのとき、位相比較回路に与えられる固定の周波数制御ワードFCWはFCW_dcと表してもよい。故に、SSCG100においては、利得補正係数は、kKDCO=FREF5となるkに収束する。一方、図16のSSCG100においては、上記の式3は成り立つが、位相比較器120にはm倍されたcode_triangleが与えられるので、式4に代えて、Fout_triangle=FREFmcode_triangle6が成り立つ。故に、SSCG100においては、利得補正係数は、kKDCO=mFREF7となるk、すなわち、図15のSSCG100における収束値のm倍の値に収束する。なお、図16に示したSSCG100においては、DCO140の入力コードの直流成分code_dcについては乗算器136の影響はなく、直流成分に対する利得補正係数cor_GAINは変化されない。なお、ここでは位相比較回路120側への三角波経路に乗算器136を設けたが、拡散波発生回路150からDCO側への三角波経路に乗算器を設けてもよい。また、図7に示したSSCG100においても、同様の乗算器を用いて位相比較回路120及びDCO140に相異なる大きさの三角波を提供することが可能である。次に、図17を参照して、一実施形態に係るSSCGを含むシステムの一例を説明する。図17に示したシステム300は、例えばパーソナルコンピュータPCなどの計算機のプラットフォームを構成しており、1つ以上の演算装置を含んでいる。演算装置は、例えば中央演算処理装置CPUなどの1つ以上のプロセッサ301を含み得る。システム300は更に、プロセッサ301に接続された1つ以上のチップセット302を含み得る。チップセット302は、システム300の演算装置の一部を含んでいてもよい。システム300はその内部に様々なデバイス及び/又は周辺機器を有し、且つ/或いは、システム300の外部に様々な周辺機器が接続され得る。故に、システム300には1つ以上のインターフェース例えば、インターフェース回路を有するボードが実装されている。例えば、DRAM311用のDDR321、ビデオカード312などを接続するためのPCIePCIExpress322、ハードディスクドライブHDD313用のSATASerialATA323が実装され得る。また、各種USB機器314を接続するためのUSB324などのその他のインターフェースも実装され得る。なお、図17においては、DDR及びPCIeはCPU301に接続され、SATA及びUSBはチップセット302に接続されているが、例えばチップセット302にDDRが接続されるなど、その他の接続形態も用いられ得る。システム300において、例えばDDR、PCIe及びSATAなど、少なくとも一部のインターフェースは、SSCG100、100又は100などの上述の実施形態に係るSSCGを有する。それにより、システム300は、プロセッサ301及び/又はチップセット302に含まれる演算装置と周辺機器及び/又はデバイスとの間でのデータ伝送において、所望の拡散率を有するクロックを用いてEMIを抑制することができる。なお、図17には計算機プラットフォームを構成するシステムを示したが、本実施形態に係るシステムは計算機プラットフォームに限定されるものではない。例えば、上述のSSCGは、HDMIインターフェースを有するテレビジョンシステムなど、その他のシステムにも適用されることができる。以上、実施形態について詳述したが、本発明は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された要旨の範囲内において、種々の変形及び変更が可能である。