実装基板上に実装される半導体装置であって、リードフレームと、前記リードフレーム上に配置された半導体チップと、前記リードフレーム上に配置されたチップ部品と、を具備し、前記リードフレームは、前記半導体チップを搭載するアイランド部と、インナーリード群とを備え、前記インナーリード群は、金属ワイヤを介して前記半導体チップと結線される、第1インナーリードと、前記チップ部品が電気的に接続されるように載せられる、第2インナーリードとを備え、前記第1インナーリードと前記第2インナーリードとは、前記実装基板に設けられた接続用配線を介して、電気的に接続される半導体装置。請求項1に記載された半導体装置であって、前記半導体チップは、導電性ペーストを介して、前記アイランド部上に載せられ、前記チップ部品も、導電性ペーストを介して、前記第2インナーリード上に載せられる半導体装置。請求項1または2に記載された半導体装置であって、前記リードフレームは、更に、製造時に前記アイランド部を支持するように前記アイランド部に連結された吊りピン部を備え、前記チップ部品は、第1端子と、第2端子とを備え、前記第1端子は、前記第2インナーリードに接続されるように、前記第2インナーリード上に配置されており、前記第2端子は、前記吊ピン部に接続されるように、前記吊ピン部上に配置されている半導体装置。請求項3に記載された半導体装置であって、前記吊ピン部は、前記チップ部品の第2端子を接地できる半導体装置。請求項1又は2に記載された半導体装置であって、前記インナーリード群は、更に、前記チップ部品が電気的に接続されるように載せられる、第3インナーリードを備え、前記チップ部品は、第1端子と、第2端子とを備え、前記第1端子は、前記第2インナーリードに接続されるように、前記第2インナーリード上に配置されており、前記第2端子は、前記第3インナーリードに接続されるように、前記第3インナーリード上に配置されている半導体装置。実装基板上に実装される半導体装置の製造方法であって、リードフレーム上に、半導体チップ及びチップ部品を搭載する工程と、前記半導体チップと前記リードフレームとを、金属ワイヤにより、電気的に接続する工程と、前記電気的に接続する工程の後に、前記リードフレーム、前記半導体チップ、及び前記チップ部品を封止する工程と、を具備し、前記リードフレームは、前記半導体チップを搭載するアイランド部と、インナーリード群とを備え、前記インナーリード群は、第1インナーリードと、第2インナーリードとを備え、前記半導体チップ及びチップ部品を搭載する工程は、前記アイランド部上に前記半導体チップを搭載する工程と、前記チップ部品と前記第2インナーリードとが電気的に接続されるように、前記第2インナーリード上に前記チップ部品を搭載する工程とを含み、前記電気的に接続する工程は、前記第1インナーリードと前記半導体チップとを前記金属ワイヤにより結線する工程を含んでおり、前記半導体装置が前記実装基板上に実装された場合に、前記第1インナーリードと前記第2インナーリードとは、前記実装基板に設けられた接続用配線を介して、電気的に接続される半導体装置の製造方法。請求項6に記載された半導体装置の製造方法であって、半導体チップ及びチップ部品を搭載する工程は、導電性ペーストを介して前記半導体チップを前記アイランド部上に載せる工程と、導電性ペースを介して前記チップ部品をリードフレーム上に載せる工程とを備えている半導体装置の製造方法。特許文献1及び2に記載される例において、内蔵される部品以下、チップ部品は、インナーリードくし型形状端上に配置される。インナーリードは、ボンディングワイヤを介して半導体チップと接続される部分である。従って、インナーリードには、ボンディングワイヤが接続される領域と、チップ部品が搭載される領域とが設けられる必要がある。また、問題なく組み立てを行う為には、それらの領域間にクリアランスを設ける必要がある。その結果、インナーリードの長さを長くしなければならず、半導体装置のサイズが大きくなってしまう、という問題点があった。本発明に係る半導体装置は、実装基板上に実装される半導体装置である。この半導体装置は、リードフレームと、前記リードフレーム上に配置された半導体チップと、前記リードフレーム上に配置されたチップ部品とを具備する。前記リードフレームは、前記半導体チップを搭載するアイランド部と、インナーリード群とを備える。前記インナーリード群は、金属ワイヤを介して前記半導体チップと結線される、第1インナーリードと、前記チップ部品が電気的に接続されるように載せられる、第2インナーリードとを備える。前記第1インナーリードと前記第2インナーリードとは、前記実装基板に設けられた接続用配線を介して、電気的に接続される。本発明に係る半導体装置の製造方法は、実装基板上に実装される半導体装置の製造方法である。この半導体装置の製造方法は、リードフレーム上に、半導体チップ及びチップ部品を搭載する工程と、前記半導体チップと前記リードフレームとを、金属ワイヤにより、電気的に接続する工程と、前記電気的に接続する工程の後に、前記リードフレーム、前記半導体チップ、及び前記チップ部品を封止する工程とを具備する。前記リードフレームは、前記半導体チップを搭載するアイランド部と、インナーリード群とを備える。前記インナーリード群は、第1インナーリードと、第2インナーリードとを備える。前記半導体チップ及びチップ部品を搭載する工程は、前記アイランド部上に前記半導体チップを搭載する工程と、前記チップ部品と前記第2インナーリードとが電気的に接続されるように、前記第2インナーリード上に前記チップ部品を搭載する工程とを含む。前記電気的に接続する工程は、前記第1インナーリードと前記半導体チップとを前記金属ワイヤにより結線する工程を含んでいる。前記半導体装置が前記実装基板上に実装された場合に、前記第1インナーリードと前記第2インナーリードとは、前記実装基板に設けられた接続用配線を介して、電気的に接続される。本発明によれば、インナーリードのサイズを大きくすることなく、チップ部品を内蔵させることができる、半導体装置及び半導体装置の製造方法が提供される。以下に、図面を参照しつつ、本発明の実施形態について説明する。第1の実施形態図4は、本実施形態に係る半導体装置1を概略的に示す断面図である。図4に示されるように、この半導体装置1は、実装基板2上に実装される。半導体装置1は、リードフレーム5、半導体チップ4、及びチップ部品6を有している。半導体チップ4及びチップ部品6は、それぞれ、導電性ペーストを介して、リードフレーム5上に載せられている。また、半導体チップ4及びチップ部品6は、外部に露出しないように、絶縁性樹脂8封止樹脂によって封止されている。尚、リードフレーム5の下面は、この半導体装置1の下面に露出しており、実装基板2に設けられた配線実装基板配線3に接している。すなわち、本実施形態に係る半導体装置1は、いわゆるQFNQuadFlatNon-leadedpackage型の半導体パッケージである。図5は、本実施形態に係る半導体装置1を概略的に示す透視平面図である。リードフレーム5は、平板状であり、図5に示されるように、アイランド部10、インナーリード群11、及び吊ピン部12を有している。アイランド部10は、半導体チップ4を搭載する部分である。本実施形態では、アイランド部10は、矩形状である。吊ピン部12は、製造時にアイランド部10を支持する部分である。吊ピン部12は、アイランド部10の四隅から、アイランド部10の各辺に対して斜めになるように延びている。製造時において、アイランド部10は、枠状のフレーム部分図示せずに、吊ピン部12を介して連結される。尚、フレーム部分は製造後に除去される。インナーリード群11は、半導体チップと実装基板とを電気的に接続する部分である。インナーリード群11は、アイランド部10の周囲に配置されている。製造時には、インナーリード群11も、フレーム部分に連結されており、フレーム部分によって支持される。ここで、インナーリード群11は、複数の第1インナーリード11-1、及び第2インナーリード11-2を備えている。複数の第1インナーリード11-1の各々は、金属ワイヤ9を介して、半導体チップ4と結線されている。一方、第2インナーリード11-2には、金属ワイヤ9は接続されていない。続いて、チップ部品6について説明する。チップ部品6は、半導体パッケージに内蔵される部品である。図5に示されるように、チップ部品6は、第1端子13、及び第2端子14を有している。第1端子13は、第2インナーリード13上に配置されており、図4に示したように、導電性ペースト7を介して第2インナーリード13に接続されている。一方、第2端子14は、吊ピン部12上に載せられており、第1端子13と同様に、導電性ペースト7を介して吊ピン部12に接続されている。尚、チップ部品6としては、例えば、DC端子用のバイパスコンデンサ、及びシャントのコンデンサ等が用いられる。ここで、内蔵されるチップ部品6は、半導体チップ4から第1インナーリード11-1へ繋がる部分と電気的に接続されている場合を想定している。半導体チップ4とチップ部品6とを電気的に接続するために、チップ部品6が載せられたインナーリード第2インナーリード11-2と半導体チップ4とを、金属ワイヤ9により接続することが考えられる。しかしながら、この場合、既述のように、インナーリードのサイズが大きくなってしまう。そこで、本実施形態では、実装基板2に設けられた配線を介して、チップ部品6が半導体チップ4と電気的に接続される。以下に、この点について説明する。図6は、実装基板2を示す平面図であり、半導体装置1が搭載される領域搭載領域15を示している。図6に示されるように、搭載領域15には、接続用配線3-1、配線3-2、及びアイランド用配線3-3が設けられている。接続用配線3-1は、第2インナーリード11-2と、複数の第1インナーリード11-1のうちの一つとを接続するように伸びている。配線3-2は、複数の第1インナーリード11-1の各々に接続される配線である。アイランド用配線3-3は、アイランド部10と接する配線である。アイランド用配線3-3は、アイランド部10と接地される。図7は、半導体装置1が実装基板2上に配置された状態を示す透視平面図である。図7に示されるように、チップ部品6の第1端子13は、第2インナーリード11-2、接続用配線3-1、及び第1インナーリード11-1を介して、半導体チップ4に接続される。一方、チップ部品6の第2端子14は、吊ピン部12に接続され、これによって接地される。本実施形態によれば、チップ部品6が載せられる第2インナーリード11-2には、金属ワイヤ9が結線されない。すなわち、金属ワイヤ9が結線されるインナーリードと、チップ部品6が載せられるインナーリードとが、別々に設けられている。従って、チップ部品6が載せられたインナーリードに金属ワイヤ9が結線される場合と比べ、インナーリードに必要な金属ワイヤ結線とチップ部品6の面積、金属ワイヤとチップ部品6とのクリアランスから小さくすることができ、半導体装置1のサイズを小さくすることができる。続いて、本実施形態に係る半導体装置1の製造方法について説明する。まず、図示しないフレーム部分を有するリードフレーム5が準備され、リードフレーム5上に、導電性ペースト7が塗布される。導電性ペースト7は、半導体チップ4及びチップ部品6が搭載される領域に塗布される。すなわち、導電性ペーストは、アイランド部10、第2インナーリード11-2、及び吊ピン部12に塗布される。次いで、半導体チップ4、及びチップ部品6が、リードフレーム5上に搭載される。すなわち、アイランド部10上に半導体チップ4が載せられ、吊ピン部12及び第2インナーリード11-2上にチップ部品6が載せされる。その後、キュアにより、導電性ペーストが硬化させられる。次いで、半導体チップ4からリードフレームへワイヤボンディングを行い、リードフレーム5上に絶縁性樹脂8が供給され、半導体チップ4及びチップ部品6が封止される。その後、リードフレーム5からフレーム部分が切断され、半導体装置1が得られる。製造された半導体装置1は、実装基板2上に実装されて用いられる。ここで、本実施形態によれば、チップ部品6を実装するために導電性ペースト7を用いることができる。その結果、半導体チップ4とチップ部品6が同じ導電性ペースト7を介して実装される場合には、半導体装置1の製造工程を短縮することが可能である。この点について、以下に説明する。金属ワイヤ9が結線されるインナーリードにチップ部品6が載せられる場合、インナーリードに導電性ペースト7を塗布すると、導電性ペースト7が、金属ワイヤ9が接触する領域に向かって流れてしまう場合がある。その結果、金属ワイヤ9をボンディングする際に、導電性ペースト7によって金属ワイヤ9が切断される場合がある。従って、チップ部品6が搭載されるインナーリードに金属ワイヤ9が結線される場合には、導電性ペースト7を用いてチップ部品6を実装することができない。例えば、既述の特許文献1特開2003-297999においては、インナーリード上にAuバンプが形成され、チップ部品は、そのAuバンプ上に実装される。半導体装置1を製造する際、まず、アイランド部10上に導電性ペースト7が塗布され、半導体チップ4が実装される。次いで、ワイヤボンディングにより、インナーリード群11と半導体チップ4とが接続される。次いで、Auバンプがインナーリード上に形成される。次いで、チップ部品6がAuバンプを介してインナーリード上に実装される。その後、封入が行われる。すなわち、インナーリード上にAuバンプを形成する工程が必要になる。これに対して、本実施形態によれば、チップ部品6が搭載されるインナーリードが、金属ワイヤ9が接続されるインナーリードとは別に設けられているため、導電性ペースト7によって金属ワイヤ9が切断されることはない。チップ部品6を実装するために導電性ペースト7を用いることができる。すなわち、半導体チップ4を実装するために導電性ペースト7を塗布する工程と同一の工程で、チップ部品6を実装する為の導電性ペースト7を塗布することができる。Auバンプ等を形成する工程は必要がなく、組立工程を少なくすることができる。尚、本実施形態では、半導体装置1がQFN型の半導体パッケージである場合について説明した。但し、半導体装置1は、QFN型の半導体パッケージに限定されない。例えば、インナーリードが半導体装置1の側面から外部に突き出ているタイプの半導体パッケージに対しても、本発明を適用することが可能である。第2の実施形態続いて、第2の実施形態について説明する。図8は、本実施形態に係る半導体装置1を概略的に示す透視平面図である。本実施形態においては、チップ部品6の第1端子13及び第2端子14の双方が、インナーリード群11上に載せられている。その他の点については、第1の実施形態の構成を採用することができるので、詳細な説明は省略する。すなわち、図8に示されるように、本実施形態においては、インナーリード群11に、第3インナーリード11-3が追加されている。第3インナーリード11-3には、第2インナーリード11-2と同様、金属ワイヤ9は結線されていない。そして、チップ部品6は、第1端子13が第2インナーリード11-2と接続され、第2端子14が第3インナーリード11-3に接続されるように、配置されている。図9は、実装基板2のチップ搭載領域15を示す平面図である。図9に示されるように、第1の実施形態と同様、チップ搭載領域15には、接続用配線3-1、配線3-2、及びアイランド用配線3-3が設けられている。図10は、半導体装置1が実装基板2上に配置された状態を示す透視平面図である。図10に示されるように、接続用配線3-1は、第2インナーリード11-2と第1インナーリード11-1とを接続するように伸びている。これにより、チップ部品6の第1端子13は、第2インナーリード11-2、接続用配線3-1、及び第1インナーリード11-1を介して、半導体チップ4に接続される。尚、第3インナーリード11-3に接続された配線3-2の接続先は、チップ部品6の用途に応じて適切に設定される。例えば、第3インナーリード11-3に接続された配線3-2は、複数の第1インナーリード11-1のうちのひとつを介して半導体チップ4に接続されていても良いし、実装基板2に設けられた装置図示しないに接続されていてもよい。尚、本実施形態の半導体装置1は、第1の実施形態と同様の方法により製造することができる。本実施形態によれば、第1の実施形態と同様に、インナーリードに必要な面積を小さくすることができ、半導体装置1のサイズを小さくすることができる。尚、本実施形態では、チップ部品6を実装するために、2つのインナーリード第2インナーリード11-2及び第3インナーリード11-3が必要である。従って、ワイヤボンディングされる必要があるインナーリードの数が少ない場合に、有効である。本実施形態によれば、チップ部品6の2つの端子第1端子13、第2端子14が、それぞれインナーリードに接続される。従って、各端子の接続先を所望に設定することができる。その結果、色々な部品をチップ部品6として内蔵させることが可能である。例えば、DCカット用のコンデンサ、及びチョークインダクタなどを、チップ部品6として内蔵させることができる。以上、本発明について、第1及び第2の実施形態を用いて説明した。尚、これらの実施形態は、互いに独立するものではなく、矛盾のない範囲内で組み合わせて用いることも可能である。