"a半導体基板を準備する工程、b前記半導体基板の主面に第1絶縁膜を形成する工程、c前記第1絶縁膜および前記半導体基板をプラズマドライエッチングすることにより、前記第1絶縁膜および前記半導体基板に素子分離用の溝を形成する工程、d前記溝を埋めるように、前記半導体基板の主面上に第2絶縁膜を形成する工程、eCMP処理により前記溝の外部の前記第2絶縁膜を除去し、前記溝内に前記第2絶縁膜を残す工程、f前記第1絶縁膜をウェットエッチングで除去して前記半導体基板を露出させる工程、を有し、前記f工程では、前記半導体基板の主面の少なくとも一部に140ルクス以上の光を当てながら前記第1絶縁膜をウェットエッチングすることを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記f工程では、回転する前記半導体基板の主面の少なくとも一部に140ルクス以上の光を当てながら前記第1絶縁膜をウェットエッチングすることを特徴とする半導体装置の製造方法。請求項2記載の半導体装置の製造方法において、前記f工程では、回転する前記半導体基板の主面に前記第1絶縁膜をエッチングするためのエッチング液を供給して、前記第1絶縁膜をウェットエッチングすることを特徴とする半導体装置の製造方法。請求項3記載の半導体装置の製造方法において、前記f工程では、前記半導体基板の主面のいずれの領域も、前記第1絶縁膜をウェットエッチングしている間に140ルクス以上の光が照射されている期間を有することを特徴とする半導体装置の製造方法。請求項4記載の半導体装置の製造方法において、前記第1絶縁膜は、酸化膜であることを特徴とする半導体装置の製造方法。請求項5記載の半導体装置の製造方法において、前記b工程では、熱酸化により前記第1絶縁膜を形成することを特徴とする半導体装置の製造方法。請求項6記載の半導体装置の製造方法において、前記b工程後で、前記c工程前にb1前記第1絶縁膜上に第3絶縁膜を形成する工程、を更に有し、前記c工程では、前記第3絶縁膜、前記第1絶縁膜および前記半導体基板をプラズマドライエッチングすることにより、前記第3絶縁膜、前記第1絶縁膜および前記半導体基板に素子分離用の溝を形成し、前記e工程後で、前記f工程前に、e1前記第3絶縁膜を除去して前記第1絶縁膜を露出させる工程、を更に有することを特徴とする半導体装置の製造方法。請求項7記載の半導体装置の製造方法において、前記第3絶縁膜は、窒化シリコン膜であることを特徴とする半導体装置の製造方法。請求項8記載の半導体装置の製造方法において、前記d工程では、プラズマCVD法により前記第2絶縁膜を形成することを特徴とする半導体装置の製造方法。請求項9記載の半導体装置の製造方法において、前記d工程では、高密度プラズマCVD法により前記第2絶縁膜を形成することを特徴とする半導体装置の製造方法。請求項10記載の半導体装置の製造方法において、前記第2絶縁膜は、酸化シリコン膜であることを特徴とする半導体装置の製造方法。請求項11記載の半導体装置の製造方法において、前記f工程では、前記半導体基板の主面上にレジスト層が形成されていない状態で、前記第1絶縁膜をウェットエッチングすることを特徴とする半導体装置の製造方法。請求項12記載の半導体装置の製造方法において、前記f工程の後において、前記半導体基板の主面に絶縁膜と前記絶縁膜上のレジスト層とが形成された状態で前記絶縁膜のウェットエッチングを行って前記半導体基板を露出させる際には、前記半導体基板の主面に100ルクス以上の光が照射されないようにすることを特徴とする半導体装置の製造方法。請求項13記載の半導体装置の製造方法において、前記絶縁膜は、MISFETのゲート絶縁膜用の絶縁膜であることを特徴とする半導体装置の製造方法。a半導体基板を準備する工程、b前記半導体基板の主面に第1絶縁膜を形成する工程、c前記第1絶縁膜および前記半導体基板をプラズマドライエッチングすることにより、前記第1絶縁膜および前記半導体基板に素子分離用の溝を形成する工程、d前記溝を埋めるように、前記半導体基板の主面上に第2絶縁膜を形成する工程、eCMP処理により前記溝の外部の前記第2絶縁膜を除去し、前記溝内に前記第2絶縁膜を残す工程、f前記第1絶縁膜をウェットエッチングで除去して前記半導体基板を露出させる工程、を有し、前記f工程では、前記半導体基板の主面に光を当てながら前記第1絶縁膜をウェットエッチングし、前記f工程の後において、前記半導体基板の主面に絶縁膜と前記絶縁膜上のレジスト層とが形成された状態で前記絶縁膜のウェットエッチングを行って前記半導体基板を露出させる際には、前記半導体基板の主面の照度が、前記f工程における前記半導体基板の主面の照度よりも低くなるようにすることを特徴とする半導体装置の製造方法。請求項15記載の半導体装置の製造方法において、前記f工程では、前記半導体基板の主面上にレジスト層が形成されていない状態で、前記第1絶縁膜をウェットエッチングすることを特徴とする半導体装置の製造方法。請求項16記載の半導体装置の製造方法において、前記絶縁膜は、MISFETのゲート絶縁膜用の絶縁膜であることを特徴とする半導体装置の製造方法。本発明者の検討によれば、次のことが分かった。素子分離領域の形成工程について検討したところ、素子分離領域形成後に半導体基板にピット窪み、穴が発生しやすいことが分かった。素子分離領域を形成するには、まず、半導体基板の主面に酸化膜を形成してから、その酸化膜上に窒化シリコン膜を形成し、窒化シリコン膜、酸化膜および半導体基板に素子分離用の溝を形成する。それから、この溝を埋めるように酸化シリコン膜を形成してから、CMP処理により溝の外部の酸化シリコン膜を除去し、溝内に酸化シリコン膜を残す。そして、窒化シリコン膜を除去する。このようにして、溝に埋め込まれた酸化シリコン膜からなる素子分離領域が形成される。その後、半導体基板の主面の酸化膜をウェットエッチングで除去して半導体基板を露出させる。このような素子分離領域形成工程において、半導体基板の主面の酸化膜をウェットエッチングで除去して半導体基板を露出させたときに、半導体基板にピットが発生しやすいことが分かった。半導体基板にピットが発生した場合、そのピットを含む半導体チップ領域半導体ウエハにおいて後で個々の半導体チップが取得される各領域を半導体チップ領域と称するから取得された半導体チップ半導体装置の信頼性を低下させる虞がある。また、ピットを含む半導体チップ領域から取得された半導体チップを選別して除去する場合は、半導体装置の製造歩留まりを低下させ、コスト上昇の原因となる。本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。また、本発明の目的は、半導体装置の製造歩留まりを向上させることができる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。代表的な実施の形態による半導体装置の製造方法は、a半導体基板を準備する工程、b前記半導体基板の主面に第1絶縁膜を形成する工程、c前記第1絶縁膜および前記半導体基板をプラズマドライエッチングすることにより、前記第1絶縁膜および前記半導体基板に素子分離用の溝を形成する工程、d前記溝を埋めるように、前記半導体基板の主面上に第2絶縁膜を形成する工程を有している。更に、eCMP処理により前記溝の外部の前記第2絶縁膜を除去し、前記溝内に前記第2絶縁膜を残す工程、f前記第1絶縁膜をウェットエッチングで除去して前記半導体基板を露出させる工程を有している。そして、前記f工程では、前記半導体基板の主面の少なくとも一部に140ルクス以上の光を当てながら前記第1絶縁膜をウェットエッチングする。また、他の代表的な実施の形態による半導体装置の製造方法は、a半導体基板を準備する工程、b前記半導体基板の主面に第1絶縁膜を形成する工程、c前記第1絶縁膜および前記半導体基板をプラズマドライエッチングすることにより、前記第1絶縁膜および前記半導体基板に素子分離用の溝を形成する工程、d前記溝を埋めるように、前記半導体基板の主面上に第2絶縁膜を形成する工程を有している。更に、eCMP処理により前記溝の外部の前記第2絶縁膜を除去し、前記溝内に前記第2絶縁膜を残す工程、f前記第1絶縁膜をウェットエッチングで除去して前記半導体基板を露出させる工程を有している。そして、前記f工程では、前記半導体基板の主面に光を当てながら前記第1絶縁膜をウェットエッチングし、前記f工程の後において、前記半導体基板の主面に絶縁膜と前記絶縁膜上のレジスト層とが形成された状態で前記絶縁膜のウェットエッチングを行って前記半導体基板を露出させる際には、前記半導体基板の主面の照度が、前記f工程における前記半導体基板の主面の照度よりも低くなるようにする。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。代表的な実施の形態によれば、半導体装置の信頼性を向上させることができる。また、半導体装置の製造コストを低減させることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。<半導体装置の製造工程>本実施の形態の半導体装置の製造工程を図面を参照して説明する。図1は、本発明の一実施の形態である半導体装置、例えばMISFETMetalInsulatorSemiconductorFieldEffectTransistorを有する半導体装置の製造工程の一部を示す製造プロセスフロー図である。図3~図29は、本発明の一実施の形態である半導体装置、例えばMISFETを有する半導体装置の製造工程中の要部断面図である。まず、図3に示されるように、例えば1~10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板半導体ウエハ1を準備する図1のステップS1。次に、図4に示されるように、半導体基板1を酸化好ましくは熱酸化して半導体基板1の表面主面に絶縁膜酸化膜2を形成する図1のステップS2。次に、図5に示されるように、半導体基板1の主面主面全面上に、すなわち絶縁膜2上に、CVDChemicalVaporDeposition:化学気相成長法例えば熱CVD法などにより、絶縁膜3を形成堆積する図1のステップS3。絶縁膜2は、好ましくは酸化シリコン膜からなり、絶縁膜3は好ましくは窒化シリコン膜からなる。絶縁膜2の厚みは、例えば5~20nm程度とすることができ、絶縁膜3の厚みは、例えば100~500nm程度とすることができる。次に、半導体基板1の主面主面全面上に、すなわち絶縁膜3上に、フォトレジスト層を塗布してからこのフォトレジスト層を露光、現像することで、図6に示されるように、フォトレジストパターンレジストパターン、レジスト層、マスク層PR1を形成する。フォトレジストパターンPR1は、後述の溝4a形成予定領域に開口部を有している。次に、フォトレジストパターンPR1をエッチングマスクとして用いて、絶縁膜3、絶縁膜2および半導体基板1を順次ドライエッチングプラズマドライエッチングすることにより、図7に示されるように、溝素子分離用の溝4aを形成する図1のステップS4。このステップS4では、プラズマドライエッチングによって溝4aを形成する。溝4aは、絶縁膜3、絶縁膜2および半導体基板1にかけて形成されている。すなわち、溝4aは、絶縁膜3および絶縁膜2を貫通し、溝4aの底部が半導体基板1の厚みの途中に位置するように形成されている。半導体基板1における溝4aの深さ半導体基板1の表面から溝4aの底面までの深さは、例えば300~700nm程度である。溝4aは、素子分離用の溝であり、すなわち後述する素子分離領域4を形成するための溝である。溝4aの形成後、フォトレジストパターンPR1は除去する。図7には、フォトレジストパターンPR1を除去した段階状態が示されている。ここで、プラズマドライエッチングとは、プラズマを利用したドライエッチングのことである。プラズマドライエッチングには、主にラジカルによってエッチングが進行する場合と、主にイオンによってエッチングが進行する場合と、ラジカルとイオンの両方によってエッチングが進行する場合とが含まれる。このため、主にラジカルよってエッチングが進行するプラズマエッチングだけでなく、主にイオンによってエッチングが進行する反応性イオンエッチングReactiveIonEtching:RIEも、プラズマドライエッチングに含むものとする。次に、図8に示されるように、溝4aの内部すなわち溝4aの底面および側壁と絶縁膜3の表面とを酸化好ましくは熱酸化して絶縁膜5を形成する図1のステップS5。絶縁膜5は、酸化膜であり、溝4aの内部すなわち溝4aの底面および側壁上と絶縁膜3の表面上とに形成されるが、絶縁膜5のうち、溝4aの底面および側壁で露出する半導体基板1の露出面に形成された部分は、酸化シリコン膜からなり、絶縁膜3の表面に形成された部分は、酸化シリコン膜または酸窒化シリコン膜からなる。絶縁膜5の厚みは、例えば5~20nm程度とすることができる。次に、図9に示されるように、半導体基板1の主面主面全面上に、すなわち絶縁膜5上に、溝4a内を埋めるように、絶縁膜6を形成堆積する図1のステップS6。絶縁膜6は、好ましくは酸化シリコン膜からなる。絶縁膜6は、好ましくはプラズマCVDにより形成し、特に好ましくはHDPHighDensityPlasma:高密度プラズマ-CVD法により形成する。絶縁膜6は、溝4a内を埋めることができるような厚みに形成する。溝4aの深さにもよるが、絶縁膜6の厚みは500~1000nm程度とすることができる。プラズマCVD法特にHDP-CVD法により絶縁膜6を成膜した場合、絶縁膜5は、絶縁膜6を堆積する際の半導体基板1へのダメージを防止する作用を備えている。絶縁膜6の形成後、スクラバ洗浄例えば純水を使用したスクラバ洗浄のような洗浄処理が行われる。次に、溝4aに埋め込んだ絶縁膜6を焼き締めるための熱処理アニール処理を行う。この熱処理は、半導体基板1を例えば400~1200°C程度で熱処理することにより、行うことができる。次に、半導体基板1の主面主面全面上に、すなわち絶縁膜6上に、フォトレジスト層を塗布してからこのフォトレジスト層を露光、現像することで、図10に示されるように、フォトレジストパターンレジストパターン、レジスト層、マスク層PR2を形成する。フォトレジストパターンPR2は、平面視で、溝4aを覆いすなわち溝4aと重なり、かつ溝4aが形成されていない領域を露出するようなパターン形状を有している。次に、フォトレジストパターンPR2をエッチングマスクとして用いて、絶縁膜6をドライエッチングプラズマドライエッチングすることにより、フォトレジストパターンPR2から露出する部分の絶縁膜6すなわち平面視で溝4aに重ならない領域の絶縁膜6をエッチバックして厚みを薄くする図1のステップS7。このステップS7は、プラズマドライエッチングを用いることが好ましい。その後、フォトレジストパターンPR2をアッシングプラズマアッシングなどにより除去し、更に、洗浄処理例えば純水を使用した洗浄処理が行われる。図11には、フォトレジストパターンPR2を除去した段階状態が示されている。ステップS7は、後で行うステップS8のCMP処理におけるディッシングなどを抑制または防止するために行われるが、それが気にならない場合は、ステップS7を省略することもできる。次に、絶縁膜6をCMPChemicalMechanicalPolishing:化学的機械的研磨法により研磨する図1のステップS8。これにより、図12に示されるように、溝4aの外部の絶縁膜6が除去され、溝4a内に絶縁膜6が残される。また、このCMP処理の際に、絶縁膜3上の絶縁膜5も除去され、絶縁膜3の上面が露出される。また、ステップS8のCMP処理は、絶縁膜6,5酸化シリコン膜の研磨速度に比べて、絶縁膜3窒化シリコン膜の研磨速度が小さくなるような条件で行われるため、絶縁膜3はCMP処理のストッパ膜または保護膜として機能することができる。次に、図13に示されるように、溝4a内の絶縁膜6の上部上面をドライエッチングプラズマドライエッチングによってエッチバックすることにより、溝4a内の絶縁膜6の上面を後退させる図1のステップS9。このステップS9は、プラズマドライエッチングを用いることが好ましいが、絶縁膜6酸化シリコン膜のエッチング速度に比べて絶縁膜3窒化シリコン膜のエッチング速度が小さくなるようなエッチング条件で行われる。このため、ステップS9の前かつステップS8の後には、溝4a内の絶縁膜6の上面の高さ位置は、絶縁膜3の上面の高さ位置とほぼ同じであったものが、ステップS9の後かつ後述のステップS10の前には、溝4a内の絶縁膜6の上面の高さ位置は、絶縁膜3の上面の高さ位置よりも低くなる。但し、溝4a内の絶縁膜6の上面の高さ位置が、半導体基板1と絶縁膜2との界面の高さ位置よりも低くなる前に、ステップS9のドライエッチングプラズマドライエッチングを終了することが好ましい。図13には、溝4a内の絶縁膜6の上面の高さ位置が、絶縁膜2の上面の高さ位置と絶縁膜3の上面の高さ位置との間に位置する場合が示されている。次に、図14に示されるように、熱リン酸などの薬液エッチング液を用いたウェットエッチングにより絶縁膜3を除去する図1のステップS10。この際のウェットエッチングは、絶縁膜3窒化シリコン膜のエッチング速度に比べて絶縁膜6,5,2酸化シリコン膜のエッチング速度が小さくなるようなエッチング条件で行われる。このため、ステップS10では、絶縁膜3が選択的に除去されて、絶縁膜2の上面が露出される。次に、図15に示されるように、フッ酸などの薬液エッチング液を用いたウェットエッチングにより、絶縁膜2を除去する図1のステップS11。絶縁膜2を除去したことにより、半導体基板1の上面表面、Si面が露出される。すなわち、ステップS11では、絶縁膜2をウェットエッチングして除去することにより、半導体基板1のSi面が露出される。また、ステップS11のウェットエッチングは、絶縁膜2が除去されて半導体基板1の上面が露出される程度だけ行うため、溝4aの内部の絶縁膜6,5は、ほとんどエッチングされずに残存する。溝4aの内部に残存する絶縁膜5および絶縁膜6により、素子分離領域素子分離4が形成される。ステップS11を行う直前の段階で溝4aの内部に残存する絶縁膜5および絶縁膜6を素子分離領域4とみなすこともできるが、この場合、ステップS11直前における素子分離領域4の上面がステップS11でわずかにエッチングされたものが、ステップS11後の素子分離領域4となる。また、ステップS11では、半導体基板1の主面上すなわち絶縁膜2上にレジスト層フォトレジスト層が形成されていない状態で絶縁膜2をウェットエッチングするため、半導体基板1の主面全面で絶縁膜2がエッチングされて除去される。このため、ステップS11を行うと、素子分離領域4が形成されている領域以外の領域すなわち活性領域の半導体基板1の表面Si面が露出された状態となる。このステップS11の絶縁膜2の除去工程ウェットエッチング工程については、後でより詳細に説明する。このようにして、半導体基板1の溝4a内に埋め込まれた絶縁膜5,6からなる素子分離領域4が形成される。絶縁膜6に比べて絶縁膜5は薄いため、素子分離領域4は、主として溝4a内に埋め込まれた絶縁膜6により形成される。このように、素子分離領域4は、STIShallowTrenchIsolation法により形成される。素子分離領域4を形成したことで、半導体基板1においては、素子分離領域4によって活性領域が規定画定され、その活性領域に、以降の工程で種々の半導体素子例えば後述するMISFETQ1,Q2などが形成される。次に、図16に示されるように、半導体基板1の主面から所定の深さに渡ってウエル領域を形成する図2のステップS12。本実施の形態では、MISFETとしてnチャネル型のMISFETを形成する場合について説明するため、ここでは、ウエル領域としてp型ウエルp型のウエル領域PWを形成する。p型ウエルPWは、半導体基板1に対してホウ素Bなどのp型の不純物をイオン注入することによって形成することができる。pチャネル型のMISFETを形成する場合は、半導体基板1に対してリンPまたはヒ素Asなどのn型の不純物をイオン注入することによって、n型のウエル領域n型ウエルを形成する。次に、図17に示されるように、半導体基板1の表面すなわちp型ウエルPWの表面上に、MISFETのゲート絶縁膜用の絶縁膜11を形成する図2のステップS13。絶縁膜11は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。次に、半導体基板1の主面主面全面上に、すなわち絶縁膜11上に、フォトレジスト層を塗布してからこのフォトレジスト層を露光、現像することで、図18に示されるように、フォトレジストパターンレジストパターン、レジスト層、マスク層PR3を形成する。次に、図19に示されるように、フォトレジストパターンPR3をエッチングマスクとして用いて、絶縁膜11をエッチングしてフォトレジストパターンPR3から露出する部分の絶縁膜11を選択的に除去する図2のステップS14。この際、フォトレジストパターンPR3に覆われた部分の絶縁膜11は除去されずに残存する。ステップS14のエッチングには、薬液エッチング液としてフッ酸などを用いたウェットエッチングを採用することができる。絶縁膜11が除去された領域では、半導体基板1の上面表面、Si面が露出する。ここで、高耐圧のMISFETが形成される予定領域以下、高耐圧MIS領域1Aと称すでは、絶縁膜11が残され、一方、低耐圧のMISFETが形成される予定領域以下、低耐圧MIS領域1Bと称すでは、絶縁膜11が除去されて半導体基板1の上面すなわちSi面が露出される。つまり、フォトレジストパターンPR3は、平面視で、高耐圧MIS領域1Aを覆い、かつ低耐圧MIS領域1Bを露出するようなパターン形状を有している。また、フォトレジストパターンPR3を用いた絶縁膜11のウェットエッチングすなわちステップS14を行う前に、アッシャーを用いたプラズマ処理などによりフォトレジストパターンPR3に対して表面処理プラズマ表面処理を行い、それによってウェットエッチング時の濡れ性向上フォトレジストパターンPR3に対する濡れ性向上を図ることもできる。次に、図20に示されるように、フォトレジストパターンPR3を除去する。フォトレジストパターンPR3の除去には、ウェット処理による除去を用い、例えばSPMSulfuricacidHydrogenPeroxideMixture液を用いたSPM洗浄を用いることができる。次に、上記ステップS14のウェットエッチング工程フォトレジストパターンPR3をエッチングマスクとして絶縁膜11をウェットエッチングする工程で絶縁膜11が除去された領域すなわち低耐圧MIS領域1Bにおける半導体基板1の表面すなわちp型ウエルPWの表面上に、図21に示されるように、酸化例えば熱酸化によりMISFETのゲート絶縁膜用の絶縁膜12を形成する図2のステップS15。絶縁膜12は、例えば薄い酸化シリコン膜などからなる。絶縁膜12を形成する際に、絶縁膜11の厚みが厚くなる場合もあり得る。ステップS15で絶縁膜12を形成した段階すなわち図21の段階で絶縁膜12の厚みが絶縁膜11の厚みよりも薄くなるように、絶縁膜11と絶縁膜12との各形成時の厚みを制御する必要がある。このためには、ステップS13で絶縁膜11を形成した段階図17の段階の絶縁膜11の厚みを、ステップS15で絶縁膜12を形成した段階図21の段階の絶縁膜12の厚みよりも厚くすればよいが、絶縁膜12を好ましくは熱酸化により形成する際に絶縁膜11の厚みが厚くなる場合もあり得る。このようにして、図21に示されるように、低耐圧MIS領域1Bの半導体基板1p型ウエルPWの表面に絶縁膜12が形成され、高耐圧MIS領域1Aの半導体基板1p型ウエルPWの表面に絶縁膜12よりも厚い絶縁膜11が形成された状態が得られる。次に、図22に示されるように、半導体基板1の主面主面全面上に、ゲート電極用の導電体膜13を形成する図2のステップS16。導電体膜13は、例えば多結晶シリコン膜ドープトポリシリコン膜とすることができる。それから、半導体基板1の主面主面全面上に、すなわち導電体膜13上に、フォトレジスト層を塗布してからこのフォトレジスト層を露光、現像することで、フォトレジストパターンレジストパターン、レジスト層、マスク層PR4を形成する。それから、フォトレジストパターンPR4をエッチングマスクとしたドライエッチングプラズマドライエッチングにより導電体膜13をエッチングしてパターニングし、図23に示されるように、パターニングされた導電体膜13からなるゲート電極GEを形成する図2のステップS17。ゲート電極GEのうち、高耐圧のMISFET用のゲート電極GE1は、半導体基板1p型ウエルPW上に絶縁膜11を介して形成され、低耐圧のMISFET用のゲート電極GE2は、半導体基板1p型ウエルPW上に絶縁膜12を介して形成される。その後、フォトレジストパターンPR4は除去される。図23には、フォトレジストパターンPR4を除去した段階状態が示されている。ゲート電極GE1の下に絶縁膜11が残存し、ゲート電極GE2の下に絶縁膜12が残存するが、ゲート電極GE1,GE2で覆われない領域の絶縁膜11,12が層状に残存する場合もあり得る。次に、図24に示されるように、p型ウエルPWのゲート電極GEの両側の領域にリンPまたはヒ素Asなどのn型の不純物をイオン注入することにより、n型のエクステンション領域n-型半導体領域EXを形成する図2のステップS18。エクステンション領域EXは、n型の半導体領域である。このイオン注入の際に、ゲート電極GEはイオン注入阻止マスクとして機能することができるため、p型ウエルPWにおけるゲート電極GEの直下の領域には、不純物はイオン注入されず、エクステンション領域EXは、ゲート電極GEの側壁に整合自己整合して形成される。次に、図25に示されるように、ゲート電極GEの側壁上に、側壁絶縁膜絶縁膜として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなるサイドウォールスペーサ側壁スペーサ、側壁絶縁膜、サイドウォールSPを形成する図2のステップS19。サイドウォールスペーサSPは、例えば、半導体基板1の主面主面全面上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をRIEReactiveIonEtching法などにより異方性エッチングすることによって形成することができる。サイドウォールスペーサSPの形成後、図26に示されるように、p型ウエルPWのゲート電極GEおよびサイドウォールスペーサSPの両側の領域にリンPまたはヒ素Asなどのn型の不純物をイオン注入することにより、n型のソースドレイン領域n型半導体領域SDを形成する図2のステップS20。ソースドレイン領域SDは、n型の半導体領域である。このイオン注入の際に、ゲート電極GEおよびその側壁上のサイドウォールスペーサSPはイオン注入阻止マスクとして機能することができるため、p型ウエルPWにおけるゲート電極GEの直下の領域とそのゲート電極GEの側壁上のサイドウォールスペーサSPの直下の領域とには、不純物は導入イオン注入されない。このため、ソースドレイン領域SDは、ゲート電極GEの側壁上のサイドウォールスペーサSPの側面ゲート電極GEに接している側とは反対側の面に整合自己整合して形成される。ソースドレイン領域SD形成用のイオン注入の後、導入した不純物の活性化のためのアニール処理を行う図2のステップS21。このアニール処理は、例えば、1050°C程度のフラッシュランプアニール処理にて行うことができる。同じMISFET同じゲート電極GEに対してに対して形成されているエクステンション領域EXとソースドレイン領域SDとの対により、nチャネル型MISFETのLDDLightlydopedDrain構造のソースまたはドレインとして機能するn型の半導体領域が形成される。同じMISFET同じゲート電極GEに対して形成されているエクステンション領域EXとソースドレイン領域SDとの関係は、ソースドレイン領域SDとチャネル領域ゲート電極GEの直下の領域との間にエクステンション領域EXが介在し、ソースドレイン領域SDはエクステンション領域EXよりも、不純物濃度が高くかつ深さ接合深さが深くなっている。このようにして、図26に示されるように、p型ウエルPWに、電界効果トランジスタとしてnチャネル型のMISFETMetalInsulatorSemiconductorFieldEffectTransistorQn1,Q2が形成される。ゲート電極GE1をそのゲート電極とするMISFETQ1は、ゲート電極GE1の下に位置する絶縁膜11がゲート絶縁膜として機能し、ゲート電極GE2をそのゲート電極とするMISFETQ2は、ゲート電極GE2の下に位置する絶縁膜12がゲート絶縁膜として機能する。このため、MISFETQ1のゲート絶縁膜ここでは絶縁膜11の厚みは、MISFETQ2のゲート絶縁膜ここでは絶縁膜12の厚みよりも厚く、MISFETQ1の耐圧はMISFETQ2の耐圧より高くなっている。このため、MISFETQ1の動作電圧を、MISFETQ2の動作電圧よりも高くすることができる。MISFETQ1は高耐圧MIS領域1Aに形成され、MISFETQ2は低耐圧MIS領域1Bに形成される。なお、MISFETとしてnチャネル型MISFETを形成する場合について説明したが、nチャネル型MISFETの代わりにpチャネル型MISFETを形成することもでき、この場合、p型ウエルPW、エクステンション領域EXおよびソースドレイン領域SDの各導電型を逆にすればよいすなわちp型ウエルPWをn型ウエルとし、エクステンション領域EXをp型とし、ソースドレイン領域SDをp型とすればよい。また、nチャネル型MISFETとpチャネル型MISFETの両方を形成することもできる。また、図26において、高耐圧MIS領域1Aと低耐圧MIS領域1Bとの間MISFETQ1が形成されている領域とMISFETQ2が形成されている領域との間に素子分離領域4を設ける配置することもできる。次に、サリサイドSalicide:SelfAlignedSilicide技術により、ゲート電極GEおよびソースドレイン領域SDの表面表層部分、上層部分に、コバルトシリサイドまたはニッケルシリサイドなどからなる低抵抗の金属シリサイド層を形成することもできる。この金属シリサイド層は、ゲート電極GEおよびソースドレイン領域SDを覆うように例えばコバルトCo膜またはニッケルNi膜などの金属膜を堆積して熱処理することにより、形成することができ、その後、未反応の金属膜は除去される。次に、図27に示されるように、半導体基板1の主面主面全面上に絶縁膜層間絶縁膜22を形成する。すなわち、ゲート電極GEおよびサイドウォールスペーサSPを覆うように、半導体基板1の主面上に絶縁膜22を形成する。絶縁膜22は、例えば、酸化シリコン膜の単体膜や、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜などからなる。その後、絶縁膜22の表面上面をCMP法により研磨するなどして、絶縁膜22の上面を平坦化する。下地段差に起因して絶縁膜22の表面に凹凸形状が形成されていても、絶縁膜22の表面をCMP法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。次に、絶縁膜22上に形成したフォトレジストパターン図示せずをエッチングマスクとして用いて、絶縁膜22をドライエッチングすることにより、図28に示されるように、絶縁膜22にコンタクトホール貫通孔、孔23を形成する。コンタクトホール23の底部では、半導体基板1の主面の一部、例えばソースドレイン領域SDの表面この表面に金属シリサイド層を形成している場合はその金属シリサイド層の一部や、ゲート電極GEの表面この表面に金属シリサイド層を形成している場合はその金属シリサイド層の一部などが露出される。次に、コンタクトホール23内に、タングステンWなどからなる導電性のプラグ接続用導体部24を形成する。プラグ24を形成するには、例えば、コンタクトホール23の内部底部および側壁上を含む絶縁膜22上に、プラズマCVD法などによりバリア導体膜例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜を形成する。それから、タングステン膜などからなる主導体膜をCVD法などによってバリア導体膜上にコンタクトホール23を埋めるように形成し、絶縁膜22上の不要な主導体膜およびバリア導体膜をCMP法またはエッチバック法などによって除去することにより、プラグ24を形成することができる。図面の簡略化のために、プラグ24は、主導体膜とバリア導体膜を一体化して示してある。プラグ24は、その底部で、ゲート電極GEまたはソースドレイン領域SDの表面この表面に金属シリサイド層を形成している場合はその金属シリサイド層などと接して、電気的に接続される。次に、図29に示されるように、プラグ24が埋め込まれた絶縁膜22上に、絶縁膜25を形成する。絶縁膜25は、複数の絶縁膜の積層膜で形成することもできる。次に、シングルダマシン法により第1層目の配線である配線M1を形成する。具体的には、次のようにして配線M1を形成することができる。まず、フォトレジストパターン図示せずをマスクとしたドライエッチングプラズマドライエッチングによって絶縁膜25の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜25上にバリア導体膜例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを形成する。続いて、CVD法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜銅めっき膜およびシード層とバリア導体膜をCMP法により除去して、配線溝に埋め込まれ銅を主導電材料とする第1層目の配線M1を形成する。図面の簡略化のために、配線M1は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。配線M1は、プラグ24を介してゲート電極GEまたはソースドレイン領域SDなどと電気的に接続されている。その後、デュアルダマシン法により2層目の配線を形成するが、ここでは図示およびその説明は省略する。<ステップS11の絶縁膜2の除去工程について>次に、上記ステップS11の絶縁膜2の除去工程ウェットエッチング工程について、より詳細に説明する。図30および図31は、ステップS11の絶縁膜2の除去工程ウェットエッチング工程で用いた半導体製造装置エッチング装置31の説明図である。図30は、半導体製造装置31全体を模式的に示す平面図に対応し、図31は、半導体製造装置31における個々のエッチング用チャンバ33を模式的に示す断面図に対応している。図30の半導体製造装置31を用いてステップS11で絶縁膜2を除去する手順について、まず説明する。図30に示されるように、半導体製造装置31は、搬送室32、と搬送室32の周囲に配置された複数のエッチング用チャンバ33およびロードポートロードポート室34とを有しており、いわゆるマルチチャンバタイプの半導体製造装置である。搬送室32とエッチング用チャンバ33との間と、搬送室32とロードポートロードポート室34との間とは、開閉手段であるゲートバルブ図示せずなどを介して連結されている。まず、フープ図示せずをロードポートロードポート室34にドッキングした後、フープから半導体ウエハSWを取り出し、搬送室32に搬入する。半導体ウエハSWは、上記半導体基板1に対応するものであるすなわち半導体ウエハSWを上記半導体基板1とみなすことができる。フープは半導体ウエハのバッチ搬送用の密閉収納容器であり、通常25枚、12枚、6枚等のバッチ単位で半導体ウエハを収納する。それから、搬送用ロボット35などによって半導体ウエハSWを、搬送室32を経てエッチング用チャンバ33内へ搬送する。そして、エッチング用チャンバ33内で、半導体ウエハSWから上記絶縁膜2を除去ウェットエッチングする処理すなわち上記ステップS11の処理を行う。本実施の形態では、半導体ウエハSWに光を当てる光を照射するための光源として、照明装置光源36がエッチング用チャンバ33内に配置されている。照明装置36は、例えば蛍光灯などを用いることができる。照明装置36からの光を半導体ウエハSWに光を当てながら、半導体ウエハSWから上記絶縁膜2を除去ウェットエッチングする処理が行われる。エッチング用チャンバ33内で上記絶縁膜2を除去ウェットエッチングする処理が行われた後、半導体ウエハSWは搬送用ロボット35などによってエッチング用チャンバ33から搬送室32を経てロードポートロードポート室34に搬送され、フープへ戻される。その後、半導体ウエハSWは、次の工程を行うための半導体製造装置に送られる。次に、ステップS11において、エッチング用チャンバエッチング装置33内で行われる絶縁膜2の除去処理ウェットエッチング処理について、図31を参照しながら具体的に説明する。図31に示されるように、エッチング用チャンバ33内には、回転ステージウエハ回転ステージ、スピンベース41が配置されている。この回転ステージ41は、図示しない回転機構例えばモータなどによって高速で回転可能に構成された回転板であり、例えば半導体ウエハSWよりも大きな径を有している。エッチング用チャンバ33内に搬入された半導体ウエハSWは、この回転ステージ41上に載置配置され、図示しないチャック機構などによって回転ステージ41に保持される。この際、半導体ウエハSWは、絶縁膜2が形成された側の面である主面表面、半導体素子形成側の主面が上方を向き、主面とは反対側の面である裏面が下方回転ステージ41に対向する側を向くように、回転ステージ41上に配置されて固定される。図示しない回転機構によって回転ステージ41を回転させることで、回転ステージ41に保持された半導体ウエハSWも回転させることができる。回転ステージ41の上方に例えば回転ステージ41に固定された半導体ウエハSWの主面の中央部上方にノズル42が配置され、このノズル42からエッチング液洗浄液、エッチャント液、薬液43を半導体ウエハSWの主面に向かって吐出噴出、供給し、半導体ウエハSWの主面にエッチング液43を供給できるように構成されている。エッチング液43は、半導体ウエハSWの主面に形成されている上記絶縁膜2をエッチング可能なエッチング液を用い、フッ酸HFの水溶液を好適に用いることができる。エッチング液43のフッ酸の濃度は、生産性に支障をきたさない範囲のエッチング時間で目的とするエッチング量を確保できるようにすればよく、例えば、5wt.5重量以下程度の濃度とすることができる。半導体ウエハSWの主面に形成されている上記絶縁膜2を除去するには、絶縁膜2が形成されている半導体ウエハSWを、エッチング用チャンバ33内の回転ステージ41上に配置して固定してからこのとき、半導体ウエハSWにおいて、上記絶縁膜2が形成されている側の主面がノズル42側を向く、回転ステージ41を回転させることによって、回転ステージ41に保持された半導体ウエハSWを回転させる。この際、回転ステージ41の回転の中心と半導体ウエハSWの主面の中心位置とをほぼ一致させることで、半導体ウエハSWの主面の中心位置を回転中心にして回転することが好ましい。半導体ウエハSWが回転した状態で、回転する半導体ウエハSWの主面に対して、ノズル42から半導体ウエハSWの主面の絶縁膜2をエッチングするためのエッチング液43を供給する。これにより、半導体ウエハSWの主面にノズル42からエッチング液43が供給され、このエッチング液43により、半導体ウエハSWの主面に形成されていた上記絶縁膜2がエッチングウェットエッチングされる。ノズル42から半導体ウエハSWの主面の中心部付近に供給されたエッチング液43は、半導体ウエハSWの回転によって、半導体ウエハSWの主面の中心部から外周部側に移動して、半導体ウエハSWの主面の全面にエッチング液43が行き渡り、半導体ウエハSWの主面の全面で、エッチング液43による絶縁膜2のエッチングが行われる。絶縁膜2のエッチングを停止するには、エッチング液用ノズル42から半導体ウエハSWの主面へのエッチング液43の供給を停止し、回転する半導体ウエハSWの主面の中心部付近へノズル42から純水などのリンス液すすぎ液を供給する。このリンス液が半導体ウエハSWの主面全体に行き渡ることで、半導体ウエハSWの主面のリンス処理すすぎ処理が行われ、半導体ウエハSWの主面からエッチング液43がリンス液とともに除去され、半導体ウエハSWの主面における絶縁膜2のエッチングが停止される。また、エッチング液43を半導体ウエハSWへ供給するノズルと、リンス液を半導体ウエハSWへ供給するノズルとを、同じノズルノズル42で兼ねても、あるいは別々のノズルとしてもよい。本実施の形態では、絶縁膜2のウェットエッチング中の半導体ウエハSWの主面における照度を制御するために、上述のようにエッチング用チャンバ33に照明装置光源36が配置されている。照明装置36は、光44を発する光源として機能する。図31では、照明装置36が発する光44を矢印で模式的に示してある。照明装置36を設けるのは、照明装置36からの光44を半導体ウエハSWに当てる照射することで、絶縁膜2のエッチング中の半導体ウエハSWの照度を積極的に高くするためである。すなわち、エッチング液43を半導体ウエハSWの主面に供給して絶縁膜2のエッチングを行っている間、照明装置36によって半導体ウエハSWの主面を照らす照明装置36からの光44を半導体ウエハSWの主面に当てることにより、半導体ウエハSWの主面の照度を高くする。本実施の形態では、照明装置36からの光照明装置36が発する光を、半導体ウエハSWの主面に当てながら照射しながら、半導体ウエハSWの主面の絶縁膜2のエッチングエッチング液43によるウェットエッチングを行う。この際、半導体ウエハSWの主面の絶縁膜2のエッチング液43によるウェットエッチングの開始半導体ウエハSWの主面にエッチング液43が接液した時点から終了リンス液によって半導体ウエハSWの主面からエッチング液43が除去された時点まで、照明装置36からの光44を半導体ウエハSWの主面に当て続けるようにすることが好ましい。エッチング液43により絶縁膜2がウェットエッチングされる際に、照明装置36からの光44が半導体ウエハSWの主面全体に当たる照射される場合だけでなく、半導体ウエハSWの主面の一部に当たる照射される場合もあり得る。例えば、照明装置36から半導体ウエハSWの主面へ向かった光44の一部がノズル42で遮蔽されるなどして、照明装置36からの光44が半導体ウエハSWの主面全体ではなく、半導体ウエハSWの主面の一部に当たる照射される場合もあり得る。しかしながら、半導体ウエハSWは回転ステージ41とともに回転しているので、照明装置36からの光44が半導体ウエハSWの主面の一部に当たる照射される場合であっても、半導体ウエハSWの主面において光44が照射されている領域は、半導体ウエハSWの回転に伴い半導体ウエハSWの主面内を移動する。このため、絶縁膜2をエッチング液43でウェットエッチングしている間に、半導体ウエハSWの主面のいずれの領域も照明装置36からの光44が照射される期間を有することができる。逆に言えば、半導体ウエハSWの主面のいずれの領域も、絶縁膜2がエッチング液43でウェットエッチングされている間に照明装置36からの光44が照射される期間を有するように、半導体ウエハSWの主面の少なくとも一部に対して照明装置36からの光44を照射すればよい。つまり、半導体基板1半導体ウエハSWの主面が、絶縁膜2をウェットエッチングしている間に光44が全く照射されなかった領域を有さないようにすればよい。その理由は後述するが、本実施の形態では、半導体ウエハSWの主面の少なくとも一部半導体ウエハSWの主面全面または主面の一部に140ルクス以上の光を当てながら、絶縁膜2をエッチング液43によりウェットエッチングすることが好ましい。そして、半導体ウエハSWの主面のいずれの領域も、絶縁膜2をエッチング液43によりウェットエッチングしている間に140ルクス以上の光が照射されている期間を有するようにすることが、より好ましい。ここで、140ルクス以上の光とは、半導体ウエハSWの主面における照度が140ルクス以上であることに対応している。半導体ウエハSWの主面における照度は、光源ここでは照明装置36の明るさや、光源ここでは照明装置36から半導体ウエハSWの主面までの距離などにより制御することができる。<素子分離領域形成に伴う欠陥発生について>次に、素子分離領域形成に伴う欠陥発生について説明する。図32~図34は、絶縁膜2に相当する酸化膜102をウェットエッチングで除去したときに発生する欠陥の説明図である。図32~図34において、酸化膜102は上記絶縁膜2に相当するものであり、溝104aは上記溝4aに相当するものであり、絶縁膜105は上記絶縁膜5に相当するものであり、絶縁膜106は上記絶縁膜6に相当するものであり、溝104a内に埋め込まれた絶縁膜105,106により形成された素子分離領域104は上記素子分離領域4に相当するものである。なお、図32は、上記ステップS11に相当する酸化膜102の除去工程ウェットエッチング工程を行う前の段階であり、図33は、上記ステップS11に相当する酸化膜102の除去工程ウェットエッチング工程を行った後の段階であり、図34は、酸化膜102の除去に伴って半導体基板1にピット窪み、穴51が形成された状態が示されている。図32の構造状態は、上記図14の構造状態を得るまでとほぼ同様の工程を行うことにより形成されている。図32の状態から、酸化膜102をフッ酸でウェットエッチングして除去することにより半導体基板1のSi面を露出させることで、上記図15に相当する図33の構造状態が得られるが、本発明者の解析によると、酸化膜102の除去に伴って図34のように半導体基板1にピット窪み、穴51が形成される場合がある。このピット51は、素子分離領域104で囲まれた活性領域において、酸化膜102をウェットエッチングして半導体基板1のSi面を露出させたときに発生する。このピット51の発生原因について、本発明者が検討したところ、素子分離領域104を形成する種々の工程に伴い酸化膜102に蓄えられたチャージされた電荷が主原因であることが分かった。酸化膜102をウェットエッチングするときに酸化膜102がエッチングの進行に伴って薄くなってくると、この電荷酸化膜102に蓄えられた電荷が半導体基板1側に放電してしまい、この放電によって半導体基板1にピット51が形成されることが分かった。半導体基板1にピット51が発生した場合、そのピット51を含む半導体チップ領域半導体ウエハにおいて後で個々の半導体チップが取得される各領域を半導体チップ領域と称するから取得された半導体チップ半導体装置の信頼性を低下させる虞がある。また、ピット51を含む半導体チップ領域から取得された半導体チップを選別して除去する場合は、半導体装置の製造歩留まりを低下させ、コスト上昇の原因となる。そこで、酸化膜102に電荷が蓄積される原因を調べたところ、素子分離領域104を形成するための種々の工程においてプラズマを用いる際に、半導体基板1の主面に形成されている絶縁膜にプラズマに起因した電荷が蓄積されることが、主原因であることが分かった。特に影響が大きいのは、素子分離用の溝104aを形成するためのプラズマドライエッチング上記ステップS4に相当する工程である。素子分離用の溝104aは深さが深いため、溝104aを形成するためのプラズマドライエッチングに要する時間が長く、溝104a形成のプラズマドライエッチングの際に、半導体基板1の主面に形成されている絶縁膜にプラズマに起因した電荷が蓄えられやすいチャージされやすい。溝104a形成時に半導体基板1の主面の絶縁膜に蓄えられたチャージされた電荷は、その後も除去されにくく、図32の段階で酸化膜102に蓄えられている電荷を多くするように作用する。また、溝104a形成工程以外に、溝104aを埋める絶縁膜106上記絶縁膜6に相当を形成する工程上記ステップS6に相当する工程も、上記電荷蓄積への影響が大きい。これは、溝104aの深さが深いため、その溝104aを埋める絶縁膜106は溝104aを埋め込むことができるように厚く形成する必要があり、この厚い絶縁膜106を形成するのにプラズマCVD法を用いると、絶縁膜106形成時にプラズマに起因した電荷が蓄えられやすいチャージされやすい。絶縁膜106形成時に蓄えられたチャージされた電荷は、その後も除去されにくく、図32の段階で酸化膜102に蓄えられている電荷を多くするように作用する。これは、絶縁膜106をプラズマCVD法で形成した場合に生じ得るが、特にプラズマ密度が高いHDP-CVD法により絶縁膜106を形成する場合に、より顕著に生じる。このように、溝104a形成工程と絶縁膜106形成工程とは、図32の段階で酸化膜102に蓄えられている電荷を多くするように作用する。また、溝104a形成工程や絶縁膜106形成工程以外に、上記ステップS7,S9に相当するプラズマドライエッチング工程もプラズマを利用した処理であるため、これらの工程を行った場合は、図32の段階で酸化膜102に蓄えられている電荷を多くするように作用する。また、プラズマ処理より影響は少ないが、酸化膜102を形成してから図32の構造を得るまでの間に行う種々の洗浄工程や、上記ステップS8に相当するCMP工程においても、静電気に起因した電荷の蓄積チャージが発生し、これも図32の段階で酸化膜102に蓄えられている電荷を多くするように作用する。このように、酸化膜102を形成してから図32の構造を得るまでに、素子分離領域104を形成するための種々の工程で半導体基板1の主面に形成されている絶縁膜にチャージされた電荷は、酸化膜102を除去する直前の段階図32の段階では、酸化膜102にチャージされた状態となる。この電荷が、酸化膜102をウェットエッチングして半導体基板1を露出させる工程図32から図33に移行する工程において半導体基板1が露出する直前に酸化膜102の厚みが薄くなったときに、半導体基板1側に放電し、この放電によって半導体基板1にピット51が形成される。つまり、素子分離領域104を形成するための種々の工程で電荷がチャージされやすいことと、酸化膜102を形成してから酸化膜102をウェットエッチングして除去する図32から図33に移行する工程までの間に半導体基板1のSi面が露出されないこととにより、酸化膜102除去時に放電が起こりやすく、この放電によりピット51が形成されてしまう。素子分離領域104で囲まれた活性領域においては、酸化膜102に蓄えられていた電荷は逃げ場がないことから、酸化膜102をウェットエッチングしてその活性領域のSi面が露出する直前に、酸化膜102側から活性領域の半導体基板1Si領域側に電荷が放電して、ピット51が形成されるのである。また、酸化膜102のウェットエッチングにはフッ酸の水溶液のようにイオンを含む液体を用いるが、そのような液体を用いても、酸化膜102にチャージされている電荷を除去することは難しく、放電によりピット51が形成されてしまう。<本実施の形態の主要な特徴と効果>そこで、本実施の形態では、ステップS11の絶縁膜2の除去ウェットエッチング工程において、照明装置36からの光44を半導体ウエハSWに当てる照射するようにしている。すなわち、ステップS11では、半導体ウエハSWに照明装置36からの光44を当てながら照射しながら、絶縁膜2をウェットエッチングする。光44を半導体ウエハSWに当てるのは、光電効果によりSi基板半導体基板1に対応するSi基板領域で電荷ここでは主として電子を発生させてこれをSi基板側から絶縁膜2側に供給し、絶縁膜2に既に蓄えられていた電荷主として正孔が蓄えられているを中和させる電子と正孔とを結合させて消滅させるためである。図35および図36は、ステップS11に相当する工程を行った半導体ウエハSWの主面の電荷分布の説明図である。図35は、本実施の形態とは異なり、照明装置36からの光44を半導体ウエハSWに当てずにステップS11絶縁膜2のウェットエッチングを行なった場合に対応し、図36は、本実施の形態のように、照明装置36からの光44を半導体ウエハSWに当てながらステップS11絶縁膜2のウェットエッチングを行なった場合に対応する。図35および図36においてaで示されているのは、ステップS11を行ったときの半導体ウエハSWの主面における電荷分布チャージされている電荷の分布を等高線で示したものであり、等高線の数字が大きいほど、単位面積当たりの電荷の密度チャージされている電荷の密度が高いことを示している。また、図35および図36においてbで示されているのは、aの分布をヒストグラム度数分布で示したものであり、bのヒストグラムの縦軸の数値はaの等高線の数値に対応し、bのヒストグラムの横軸は半導体ウエハSWの主面の全面積に占める割合百分率表示に対応している。なお、図35および図36のaの分布は、表面電荷測定装置により測定したものである。図35と図36を比べると分かるように、照明装置36からの光44を半導体ウエハSWに当てることにより、チャージされている電荷の量密度を低減することができる。これは、照明装置36からの光44による光電効果によってSi基板領域半導体基板1に対応するSi基板領域側から絶縁膜側に電荷ここでは主として電子が供給され、絶縁膜に蓄えられていた電荷主としてホールが蓄えられているを中和できたためと考えられる。図37は、上記ピット51の発生状況を示す説明図である。図37には、本実施の形態とは異なり、照明装置36からの光44を半導体ウエハSWに当てずに半導体ウエハSWの主面に形成された上記酸化膜102のウェットエッチング工程上記図32から図33に移行する工程を行なった場合に、発生した上記ピット51の分布が示されている。図37の半導体ウエハSWの主面において、黒い点で示されているのが、ピット51の発生位置であり、ピット51は半導体ウエハSWの主面において特定の位置に密集して発生しやすいことが、図37から分かる。図37と図35のaとを比べると分かるように、図37の半導体ウエハSWの主面においてピット51が密集して発生している領域は、図35のaの半導体ウエハSWの主面においてチャージされている電荷の密度が比較的高い領域と、かなり一致している相関性が高い。つまり、半導体ウエハSWの主面に形成された酸化膜102に高密度で電荷がチャージされている領域があると、その領域においてピット51が発生しやすいと考えられる。それに対して、本実施の形態では、照明装置36からの光44を半導体ウエハSWに当てながらステップS11絶縁膜2のウェットエッチングを行うことにより、半導体ウエハSWの主面の絶縁膜2にチャージされている電荷を光電効果によって中和して電荷密度を低減することができるため、基板領域におけるピット上記ピット51に相当するものの発生を抑制または防止できる。本実施の形態の場合、図37において、ピット51はほぼ発生しなくなる。Siに光電効果を発生させるためには、1.1eV以上のエネルギーを与えればよい。光エネルギーは、次の式1E=hν=h×c/λ式1で表される。式1中のEはエネルギー、hはプランク定数、νは振動数、cは光の速さ、λは波長である。式1より、1.1eV以上のエネルギーを与えるには、1127nm以下の波長の光が必要であることが分かる。このため、ステップS11絶縁膜2のウェットエッチング工程において半導体ウエハSWに照射する光44は、1127nm以下の波長の光とすればよい。このように、本実施の形態は、ステップS11において、半導体ウエハSW半導体基板1に光具体的には照明装置36からの光44を当てながら照射しながら、絶縁膜2をウェットエッチングすることにより、上記ピット51の発生を抑制または防止している。この際、半導体ウエハSWに照射される光44は、140ルクス以上とすることが好ましい。ここで、140ルクス以上とは、半導体ウエハSWの主面における照度が140ルクス以上であることに対応している。半導体ウエハSWの主面における照度が低いと、光電効果が十分に得られないが、半導体ウエハSWに照射される光44を140ルクス以上とすることにより、光電効果によりSi基板半導体基板1に対応するSi基板領域で電荷ここでは主として電子を的確に発生させることができ、上記ピット51の発生を的確に防止できるようになる。また、半導体ウエハSWの主面に光好ましくは140ルクス以上の光を当てながら絶縁膜2をウェットエッチングするステップS11を行うことがピット51発生抑制には重要であり、ステップS11の前に半導体ウエハSWに光を照射したとしても、絶縁膜2のウェットエッチングステップS11中に半導体ウエハSWに光を当てないのであれば、ピット51発生抑制の効果は十分には得られない。これは、次に理由によるものである。すなわち、絶縁膜2が形成された半導体ウエハSWに光を照射した場合、光電効果を生じさせるには、光が絶縁膜2を通過してSi基板領域に到達する必要があるため、絶縁膜2の厚みが薄くなってきたときに光を照射することが有効である。このため、ステップS11の前に半導体ウエハSWに光を照射したときには、絶縁膜2の厚みが比較的厚いことにより、光電効果は限定的である。しかしながら、本実施の形態のようにステップS11で半導体ウエハSWの主面に光好ましくは140ルクス以上の光を当てながら絶縁膜2をウェットエッチングする場合には、光が照射されながらウェットエッチングが進行して絶縁膜2の厚みが薄くなっていくため、半導体ウエハSWのSi基板領域に光が到達しやすくなり、光電効果により電荷ここでは主として電子を効率よく発生させることができるようになる。このため、ピット51発生抑制の効果を的確に得ることができる。また、本実施の形態のようにステップS11で半導体ウエハSWの主面に光を当てながら絶縁膜2をウェットエッチングする場合、ウェットエッチングが進行して絶縁膜2の厚みが薄くなっていくと、絶縁膜2にチャージされている電荷密度体積当たりの電荷密度が徐々に大きくなっていき、そのときに光電効果による電荷主として電子が供給されることで、電子と正孔が結合して消滅しやすくなる。このため、ピット51発生抑制の効果を的確に得ることができる。本実施の形態のステップS11における半導体基板1半導体ウエハSWへの光44の照射の仕方をまとめると以下のようになる。本実施の形態では、ステップS11において、半導体基板1半導体ウエハSWの主面に光44好ましくは140ルクス以上の光を当てながら絶縁膜2をウェットエッチングするが、この際、半導体基板1半導体ウエハSWの主面の少なくとも一部に光44好ましくは140ルクス以上の光を当てながら絶縁膜2をウェットエッチングする。これにより、半導体基板1半導体ウエハSWの主面の光44が照射された領域において、上記ピット51の発生を抑制または防止することができる。また、本実施の形態では、ステップS11において、半導体基板1半導体ウエハSWを回転させ、回転する半導体基板1半導体ウエハSWの主面の少なくとも一部に光44好ましくは140ルクス以上の光を当てながら絶縁膜2をウェットエッチングする。これにより、光44が半導体基板1半導体ウエハSWの主面の全体ではなく一部に照射される場合であっても、光44が照射されている領域は、半導体基板1半導体ウエハSWの回転に伴い半導体基板1半導体ウエハSWの主面内を移動することができ、半導体基板1半導体ウエハSWの主面において光44が照射される領域の実効的な面積を大きくすることができる。これにより、半導体基板1半導体ウエハSWの主面における、上記ピット51の発生を抑制または防止できる領域を大きくすることができる。また、本実施の形態では、ステップS11において、半導体基板1半導体ウエハSWの主面のいずれの領域も、絶縁膜2をウェットエッチングしている間に光44好ましくは140ルクス以上の光が照射されている期間を有するようにすることが好ましい。すなわち、ステップS11において、半導体基板1半導体ウエハSWの主面が、絶縁膜2をウェットエッチングしている間に光44好ましくは140ルクス以上の光が全く照射されなかった領域を有さないようにすることが好ましい。これにより、半導体基板1半導体ウエハSWの主面の全領域において、上記ピット51の発生を抑制または防止できる効果を得られる。このように、本実施の形態では、ピット51の発生を抑制または防止できることで、半導体装置の信頼性を向上することができる。また、半導体装置の製造歩留まりを向上することができる。また、本実施の形態は、素子分離領域4を形成する種々の工程特にプラズマを使用した工程で電荷がチャージされやすいことに起因したピット51の発生を抑制または防止できる技術であるが、電荷のチャージに特に影響が大きいのは、素子分離用の溝4aを形成するためのプラズマドライエッチング工程であり、それ以外には、溝4aを埋める絶縁膜6を形成するプラズマCVD工程の影響も大きい。このため、本実施の形態は、素子分離用の溝4aをプラズマドライエッチングにより形成することと、溝4aを埋める絶縁膜6をプラズマCVD法により形成することの、少なくとも一方を満たしている場合に適用すれば、上記ピット51の発生抑制防止の効果を得られるが、両方を満たす場合に適用すれば、効果が最も大きい。<ステップS11と他のウェットエッチング工程との関係>また、本実施の形態では、素子分離領域4形成に伴うピット51の発生を抑制または防止するために、ステップS11の絶縁膜2のウェットエッチング工程で半導体ウエハSWに光44を照射している。しかしながら、ステップS11絶縁膜2除去工程よりも後において、半導体基板1半導体ウエハSWの主面に絶縁膜と該絶縁膜上のレジスト層エッチングマスクとして機能するフォトレジスト層とが形成された状態で前記絶縁膜のウェットエッチングを行って半導体基板1を露出させる際には、半導体基板1半導体ウエハSWの主面に100ルクス以上の光が照射されないようにする。これは、レジスト層フォトレジスト層は、光が照射されると変質し例えば硬くなり、後で除去しにくくなるためである。ステップS11では、半導体基板1半導体ウエハSWの主面にレジスト層フォトレジスト層を形成していない状態で絶縁膜2をウェットエッチングするため、半導体ウエハSWの主面に光好ましくは140ルクス以上の光を当てながら絶縁膜2をウェットエッチングしても、レジスト層自体が無いため、レジスト層フォトレジスト層に光が照射されることによる不具合は生じない。一方、ステップS11よりも後において、半導体基板1半導体ウエハSWの主面に絶縁膜と該絶縁膜上のレジスト層フォトレジスト層とが形成された状態で前記絶縁膜のウェットエッチングを行って半導体基板1を露出させる際には、半導体基板1半導体ウエハSWの主面に100ルクス以上の光が照射されないようにすることで、レジスト層フォトレジスト層に光が照射されることによる不具合を抑制または防止できる。ステップS11よりも後において、半導体基板1半導体ウエハSWの主面に絶縁膜と該絶縁膜上のレジスト層フォトレジスト層とが形成された状態で前記絶縁膜のウェットエッチングを行って半導体基板1を露出させる際には、半導体基板1半導体ウエハSWの主面に100ルクス以上の光が照射されないようにしても、上記ピット51のようなものは発生しにくい。これは、ステップS11で絶縁膜2をウェットエッチングで除去して半導体基板1を露出させた段階で、半導体基板1の主面には素子分離領域4を除いて絶縁膜が形成されていない状態電荷がチャージされた絶縁膜が無い状態となり、その後の工程では、素子分離領域4形成時ほど半導体基板1半導体ウエハSW主面の絶縁膜に電荷がチャージされないためである。つまり、ステップS11で絶縁膜2を除去する工程は、ピット51が発生しやすい工程でかつレジスト層フォトレジスト層が形成されていない状態で行う工程であるため、ピット51の発生抑制防止のために、半導体ウエハSWの主面に光好ましくは140ルクス以上の光を当てながら絶縁膜2をウェットエッチングする。一方、ステップS11よりも後において、半導体基板1半導体ウエハSWの主面に絶縁膜と該絶縁膜上のレジスト層とが形成された状態で前記絶縁膜のウェットエッチングを行って半導体基板1を露出させる工程は、ピット51が発生しにくい工程でかつレジスト層が形成された状態で行う工程であるため、レジスト層の変質を抑制するため、半導体基板1半導体ウエハSWの主面に100ルクス以上の光が照射されないようにする。このように、半導体基板1半導体ウエハSWの主面上に形成された絶縁膜をウェットエッチングで除去して半導体基板1を露出させるという観点では同じ工程であっても、光を積極的に当てる場合ステップS11と当てない場合ステップS11よりも後の工程でかつレジスト層が形成されている工程とを使い分け、半導体装置の総合的な信頼性向上や製造歩留まり向上を図ることができる。ここで、ステップS11よりも後において、半導体基板1半導体ウエハSWの主面に絶縁膜と該絶縁膜上のレジスト層フォトレジスト層とが形成された状態で前記絶縁膜のウェットエッチングを行って半導体基板1を露出させる工程を例示すると、上記ステップS14であり、前記絶縁膜及び前記レジスト層は、絶縁膜11およびフォトレジストパターンPR3にそれぞれ対応している。すなわち、上記ステップS14では、フォトレジストパターンPR3で覆われない領域ここでは低耐圧MIS領域1Bの絶縁膜11がウェットエッチングによって除去されて半導体基板1の上面すなわちSi面が露出されるが、この際のウェットエッチングは、半導体基板1半導体ウエハSWの主面に100ルクス以上の光が照射されないように行うのである。これは、ステップS14の絶縁膜11のウェットエッチングにおいては、半導体基板1半導体ウエハSWの主面における照度が100ルクス未満となるようにする、つまり、半導体基板1の主面が100ルクス以上の照度となる領域を有さないようにすることに対応している。これにより、絶縁膜11をウェットエッチングする際のフォトレジストパターンPR3の光による変質例えば硬化を抑制して、その後にフォトレジストパターンPR3を除去しやすくすることができ、フォトレジストパターンPR3の除去残りの発生を抑制または防止することができる。これにより、半導体装置の信頼性を向上することができる。また、半導体装置の製造歩留まりを向上することができる。また、ステップS14でウェットエッチングされる直前の絶縁膜11にチャージされている電荷は、ステップS11でウェットエッチングされる直前の絶縁膜2にチャージされている電荷よりもかなり少ないため、ステップS14で絶縁膜11をウェットエッチングする際に半導体基板1半導体ウエハSWの主面に100ルクス以上の光が照射されないようにしても、ピット51に相当するものの発生を抑制または防止することができる。また、上記のことを別の観点で見ると、ステップS11よりも後において、半導体基板1半導体ウエハSWの主面に絶縁膜と該絶縁膜上のレジスト層フォトレジスト層とが形成された状態で前記絶縁膜のウェットエッチングを行って半導体基板1を露出させる際には、半導体基板1半導体ウエハSWの主面の照度が、ステップS11における半導体基板1半導体ウエハSWの主面の照度よりも低くなるようにする。具体的には、上記ステップS14で絶縁膜11をウェットエッチングしているときの半導体基板1半導体ウエハSWの主面の照度を、上記ステップS11で絶縁膜2をウェットエッチングしているときの半導体基板1半導体ウエハSWの主面の照度よりも低くするのである。これにより、上記ピット51に相当するものの発生を抑制または防止できるという効果を得られるとともに、レジスト層の除去残りの発生を抑制または防止できるという効果を得られる。そして、ステップS11における半導体基板1半導体ウエハSWの主面の照度は140ルクス以上が好ましく、ステップS11工程の後において、半導体基板1の主面に絶縁膜と該絶縁膜上のレジスト層とが形成された状態で前記絶縁膜のウェットエッチングを行って半導体基板1を露出させる際には具体的にはステップS14では、半導体基板1半導体ウエハSWの主面の照度は100ルクス以下が好ましい。これにより、上記ピット51に相当するものの発生を抑制または防止できるという効果と、レジスト層の除去残りの発生を抑制または防止できるという効果とを更に向上させ、半導体装置の信頼性や製造歩留まりを、より的確に向上することが可能になる。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。"