第1導電型のドリフト層30と、前記ドリフト層30の上に形成された第2導電型のチャネル層31と、を含む半導体基板32を備え、前記半導体基板32のうち前記チャネル層31側の一面33とは反対側の他面34側に、第2導電型のコレクタ層53と第1導電型のカソード層54とが同じ階層に形成されており、前記半導体基板32の前記一面33側において、前記第2導電型のコレクタ層53の領域のうちIGBT素子の一部として機能する領域が表面IGBT専用領域10とされ、前記第1導電型のカソード層54の領域のうちダイオード素子の一部として機能する領域が表面ダイオード専用領域20とされ、前記表面IGBT専用領域10と前記表面ダイオード専用領域20とが交互に繰り返し配置され、前記半導体基板32において前記表面IGBT専用領域10と前記表面ダイオード専用領域20との外周領域が周辺部25とされており、前記表面IGBT専用領域10は、前記チャネル層31を貫通して前記ドリフト層30に達すると共に、前記表面IGBT専用領域10と前記表面ダイオード専用領域20とが繰り返し交互に配置された繰り返し方向とは垂直方向に延設されたトレンチ35と、前記トレンチ35の表面に形成されたゲート絶縁膜36と、前記トレンチ35内において、前記ゲート絶縁膜36の上に形成されたゲート電極37と、前記チャネル層31の表層部に形成され、当該チャネル層31内において前記トレンチ35の側面に接するように形成された第1導電型のエミッタ領域39と、を備え、さらに、前記半導体基板32のうちの前記周辺部25には、前記トレンチ35よりも深い第2導電型の外周不純物領域56が形成された半導体装置であって、前記半導体基板32の一面33に平行な面方向において、前記エミッタ領域39のうち前記トレンチ35の延設方向の端部を終端部39aとすると共に、当該終端部39aを基準とした距離をaとすると、前記第2導電型のコレクタ層53は、少なくとも、前記エミッタ領域39による前記表面IGBT専用領域10の活性領域に対応する位置と、前記エミッタ領域39の終端部39aから距離aの範囲内に対応する位置と、にそれぞれ設けられていることを特徴とする半導体装置。前記第2導電型のコレクタ層53が前記トレンチ35の延設方向における前記周辺部25にそれぞれ設けられていることにより前記第1導電型のカソード層54は四角形状にレイアウトされていると共に、前記第2導電型のコレクタ層53が前記エミッタ領域39の終端部39aから前記距離aを半径とする円形状に設けられていることにより当該四角形状の角部が窪んだ形状にレイアウトされていることを特徴とする請求項1に記載の半導体装置。前記第2導電型のコレクタ層53は、前記トレンチ35の延設方向に垂直な方向の幅が、前記エミッタ領域39の活性領域のうち前記エミッタ領域39の終端部39aから前記距離aまでの範囲では前記エミッタ領域39の活性領域と同じ幅でレイアウトされていると共に、前記トレンチ35の延設方向において前記エミッタ領域39の終端部39aから前記距離aまでの範囲では前記トレンチ35の延設方向に垂直な方向の端を基準として前記距離aを半径とする円形状に変化した幅でレイアウトされており、前記第1導電型のカソード層54は、前記第2導電型のコレクタ層53が設けられた領域を除いた領域の全体にレイアウトされていることを特徴とする請求項1に記載の半導体装置。前記第2導電型のコレクタ層53は、前記トレンチ35の延設方向に垂直な方向の幅が、前記エミッタ領域39の活性領域のうち前記トレンチ35の延設方向において前記エミッタ領域39の終端部39aから前記距離aまでの範囲では前記エミッタ領域39の活性領域と同じ幅でレイアウトされ、前記トレンチ35の延設方向において前記エミッタ領域39の終端部39aから前記距離aまでの範囲では当該終端部39aのうち前記トレンチ35の延設方向に垂直な方向の端を基準として前記距離aを半径とする円形状に広がるようにレイアウトされ、前記トレンチ35の延設方向において前記エミッタ領域39の終端部39aから前記周辺部25側の範囲では前記エミッタ領域39の活性領域の両側がそれぞれ前記距離aだけ広がった幅でレイアウトされており、前記第1導電型のカソード層54は、前記第2導電型のコレクタ層53が設けられた領域を除いた領域の全体にレイアウトされていることを特徴とする請求項1に記載の半導体装置。前記第2導電型のコレクタ層53が前記トレンチ35の延設方向における前記周辺部25にそれぞれ設けられていることにより前記第1導電型のカソード層54は四角形状にレイアウトされていると共に、前記第1導電型のカソード層54のうち前記トレンチ35の延設方向における端部は前記エミッタ領域39の終端部39aの位置から前記距離aだけ前記エミッタ領域39の活性領域側に位置するようにレイアウトされていることを特徴とする請求項1に記載の半導体装置。前記一面33において前記トレンチ35の延設方向における前記外周不純物領域56のうちの前記表面ダイオード専用領域20側の端部56aから前記第1導電型のカソード層54までの距離をbとし、前記周辺部25における前記ドリフト層30の深さをcとすると、a>c、かつ、b<1.5×cの条件を満たすように、前記第2導電型のコレクタ層53および前記第1導電型のカソード層54がレイアウトされていることを特徴とする請求項1ないし5のいずれか1つに記載の半導体装置。しかしながら、上記従来の技術では、IGBT形成部のエミッタ終端部近傍にダイオード形成部のN型カソード領域が存在しているので、IGBT素子の終端部にリカバリ電流が流れ込む。これにより、ダイオード形成部のN型カソード領域、IGBT素子のP型ボディ領域、IGBT素子のN型エミッタ領域の寄生NPNトランジスタ作動によってIGBT素子の終端部が破壊するという問題があった。そこで、ダイオード形成部のN型カソード領域をIGBT素子のエミッタ終端部から離すために周辺部から離すことが考えられる。しかし、ダイオード形成部のN型カソード領域が周辺部から離れることによってダイオード小電流作動時に期待する周辺部からの小数キャリアの注入が無くなるので、ダイオードのスナップバックを引き起こしてしまい、ダイオードが動作しなくなってしまう。本発明は上記点に鑑み、IGBT終端部でのリカバリ破壊を防ぎ、ダイオードのスナップバックを抑制することができる半導体装置を提供することを目的とする。上記目的を達成するため、請求項1に記載の発明では、第1導電型のドリフト層30と、ドリフト層30の上に形成された第2導電型のチャネル層31と、を含む半導体基板32を備え、半導体基板32のうちチャネル層31側の一面33とは反対側の他面34側に、第2導電型のコレクタ層53と第1導電型のカソード層54とが同じ階層に形成されている。また、半導体基板32の一面33側において、第2導電型のコレクタ層53の領域のうちIGBT素子の一部として機能する領域が表面IGBT専用領域10とされ、第1導電型のカソード層54の領域のうちダイオード素子の一部として機能する領域が表面ダイオード専用領域20とされ、表面IGBT専用領域10と表面ダイオード専用領域20とが交互に繰り返し配置され、半導体基板32において表面IGBT専用領域10と表面ダイオード専用領域20との外周領域が周辺部25とされている。また、表面IGBT専用領域10は、チャネル層31を貫通してドリフト層30に達すると共に、表面IGBT専用領域10と表面ダイオード専用領域20とが繰り返し交互に配置された繰り返し方向とは垂直方向に延設されたトレンチ35と、トレンチ35の表面に形成されたゲート絶縁膜36と、トレンチ35内において、ゲート絶縁膜36の上に形成されたゲート電極37と、チャネル層31の表層部に形成され、当該チャネル層31内においてトレンチ35の側面に接するように形成された第1導電型のエミッタ領域39と、を備えている。さらに、半導体基板32のうちの周辺部25には、トレンチ35よりも深い第2導電型の外周不純物領域56が形成されている。そして、半導体基板32の一面33に平行な面方向において、エミッタ領域39のうちトレンチ35の延設方向の端部を終端部39aとすると共に、当該終端部39aを基準とした距離をaとすると、第2導電型のコレクタ層53は、少なくとも、エミッタ領域39による表面IGBT専用領域10の活性領域に対応する位置と、エミッタ領域39の終端部39aから距離aの範囲内に対応する位置と、にそれぞれ設けられていることを特徴とする。このように、エミッタ領域39の終端部39aから距離aの範囲内にも第2導電型のコレクタ層53が設けられているので、この距離aの範囲に位置するコレクタ層53によってダイオード動作時においてエミッタ領域39の終端部39aの直下付近の少数キャリアを抑えることができる。このため、リカバリ時にエミッタ領域39の終端部39aへの少数キャリアの流入を防ぐことができ、ひいてはリカバリ破壊を防止することができる。また、ダイオード小電流作動時に周辺部25の外周不純物領域56からの少数キャリア注入を促進することができ、ダイオードのスナップバックを抑制することができる。したがって、リカバリ破壊を防止し、かつ、ダイオードのスナップバックを抑制することができる。請求項2に記載の発明のように、第2導電型のコレクタ層53がトレンチ35の延設方向における表面IGBT専用領域10および表面ダイオード専用領域20の周辺部25にそれぞれ設けられていることにより第1導電型のカソード層54は四角形状にレイアウトされていると共に、第2導電型のコレクタ層53がエミッタ領域39の終端部39aから距離aを半径とする円形状に設けられていることにより当該四角形状の角部が窪んだ形状にレイアウトされていても良い。請求項3に記載の発明のように、第2導電型のコレクタ層53は、トレンチ35の延設方向に垂直な方向の幅が、エミッタ領域39の活性領域のうちエミッタ領域39の終端部39aから距離aまでの範囲ではエミッタ領域39の活性領域と同じ幅でレイアウトされていると共に、トレンチ35の延設方向においてエミッタ領域39の終端部39aから距離aまでの範囲ではトレンチ35の延設方向に垂直な方向の端を基準として距離aを半径とする円形状に変化した幅でレイアウトされており、第1導電型のカソード層54は、第2導電型のコレクタ層53が設けられた領域を除いた領域の全体にレイアウトされていても良い。請求項4に記載の発明のように、第2導電型のコレクタ層53は、トレンチ35の延設方向に垂直な方向の幅が、エミッタ領域39の活性領域のうちトレンチ35の延設方向においてエミッタ領域39の終端部39aから距離aまでの範囲ではエミッタ領域39の活性領域と同じ幅でレイアウトされ、トレンチ35の延設方向においてエミッタ領域39の終端部39aから距離aまでの範囲では当該終端部39aのうちトレンチ35の延設方向に垂直な方向の端を基準として距離aを半径とする円形状に広がるようにレイアウトされ、トレンチ35の延設方向においてエミッタ領域39の終端部39aから周辺部25側の範囲ではエミッタ領域39の活性領域の両側がそれぞれ距離aだけ広がった幅でレイアウトされており、第1導電型のカソード層54は、第2導電型のコレクタ層53が設けられた領域を除いた領域の全体にレイアウトされていても良い。請求項5に記載の発明のように、第2導電型のコレクタ層53がトレンチ35の延設方向における表面IGBT専用領域10および表面ダイオード専用領域20の周辺部25にそれぞれ設けられていることにより第1導電型のカソード層54は四角形状にレイアウトされていると共に、第1導電型のカソード層54のうちトレンチ35の延設方向における端部はエミッタ領域39の終端部39aの位置から距離aだけエミッタ領域39の活性領域側に位置するようにレイアウトされていても良い。請求項6に記載の発明では、一面33においてトレンチ35の延設方向における外周不純物領域56のうちの表面ダイオード専用領域20側の端部56aから第1導電型のカソード層54までの距離をbとし、周辺部25におけるドリフト層30の深さをcとすると、a>c、かつ、b<1.5×cの条件を満たすように、第2導電型のコレクタ層53および第1導電型のカソード層54がレイアウトされていることを特徴とする。このように各距離を規定すると共に条件を満たすように各距離を設定することで、確実にリカバリ破壊を防止し、かつ、ダイオードのスナップバックを抑制することができる図3参照。なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるN型、N-型、N型、N型は本発明の第1導電型に対応し、P型、P型、P型は本発明の第2導電型に対応している。第1実施形態以下、本発明の第1実施形態について図を参照して説明する。本実施形態で示される絶縁ゲート型の半導体装置は、例えば、インバータ、DC/DCコンバータ等の電源回路に使用されるパワースイッチング素子として用いられるものである。図1は、本実施形態に係る半導体装置の平面図である。また、図2は、図1のA-B-C-D断面図である。以下、図1および図2を参照して半導体装置の構成について説明する。図1および図2に示されるように、半導体装置は、表面IGBT専用領域10、この表面IGBT専用領域10に隣接する表面ダイオード専用領域20と、が交互に繰り返し配置されたRC-IGBTである。表面IGBT専用領域10は多数のIGBT素子が形成された領域であり、表面ダイオード専用領域20はダイオード素子が形成された領域である。本実施形態では、表面IGBT専用領域10と表面ダイオード専用領域20とが交互に繰り返された方向を繰り返し方向とする。これら表面IGBT専用領域10および表面ダイオード専用領域20は、図2に示されるように、N-型のドリフト層30と、ドリフト層30の表層部に形成されたP型のチャネル層31と、を含む半導体基板32を備えている。本実施形態では、ドリフト層30の表面を半導体基板32の一面33とし、裏面を他面34とする。ドリフト層30としてはN-型のシリコンウェハが用いられ、このシリコンウェハの表層部にP型のチャネル層31が例えば熱拡散で形成される。このような半導体基板32に対して、表面IGBT専用領域10には、チャネル層31を貫通してドリフト層30まで達するように複数個のトレンチ35が形成されている。各トレンチ35は、半導体基板32の一面33に平行な面方向のうち一方向を長手方向とし、この長手方向に沿って延設されている。ここで、トレンチ35の長手方向延設方向とは繰り返し方向に対して垂直方向である。そして、トレンチ35は例えば複数個等間隔に平行に形成されている。各トレンチ35の内壁には、各トレンチ35の内壁表面を覆うようにゲート絶縁膜36が形成されている。各トレンチ35のうち表面IGBT専用領域10に形成されたトレンチ35のゲート絶縁膜36の上にはポリシリコン等のゲート電極37が埋め込まれている。これにより、トレンチゲート構造が構成されている。一方、各トレンチ35のうち表面ダイオード専用領域20に形成されたトレンチ35のゲート絶縁膜36の上にはポリシリコン等のトレンチ電極38が埋め込まれている。これらゲート電極37およびトレンチ電極38はトレンチ35の延設方向に沿ってそれぞれ形成されている。トレンチ35は例えばフォトリソグラフィエッチング工程により形成され、ゲート絶縁膜36は熱酸化やCVD法等で形成される。また、ゲート電極37およびトレンチ電極38はCVD法等でトレンチ35内に埋め込まれる。表面IGBT専用領域10では、チャネル層31はチャネル領域を構成している。そして、チャネル領域であるチャネル層31の表層部にN型のエミッタ領域39が形成されている。このエミッタ領域39が設けられた部分が表面IGBT専用領域10における活性領域である。また、当該チャネル層31の表層部に、エミッタ領域39に挟まれるようにP型の第1コンタクト領域40が形成されている。なお、活性領域とは、図1に示されるようにエミッタ領域39が形成された領域を含んだ領域であって、IGBT素子として機能する領域を指す。もちろん、エミッタ領域39が形成されたその領域のみを意味するのではない。N型のエミッタ領域39は、N-型のドリフト層30よりも高不純物濃度で構成され、チャネル層31内において終端しており、かつ、当該チャネル層31内においてトレンチ35の側面に接するように形成されている。一方、P型の第1コンタクト領域40は、P型のチャネル層31よりも高不純物濃度で構成され、エミッタ領域39と同様に、チャネル層31内において終端している。具体的には、図1に示されるように、エミッタ領域39は繰り返し方向に沿ってトレンチ35間の領域に形成されていると共に、トレンチ35の延設方向に等間隔に複数形成されている。また、第1コンタクト領域40は、2つのトレンチ35に挟まれてトレンチ35の延設方向に沿って棒状に延設されている。これらエミッタ領域39および第1コンタクト領域40はそれぞれ専用のマスクが用いられてイオン注入により形成される。さらに、図2に示されるように、チャネル層31の上にはPSG等の層間絶縁膜41がゲート電極37上を含むように形成されていると共に、層間絶縁膜41は第1コンタクト領域40に沿って開口した第1コンタクトホール42を有している。上述のように、第1コンタクト領域40はトレンチ35の延設方向に沿って形成されているので、第1コンタクトホール42もトレンチ35の延設方向に沿って形成されている。これにより、N型のエミッタ領域39の一部およびP型の第1コンタクト領域40が第1コンタクトホール42から露出している。また、図1に示されるように、層間絶縁膜41で覆われたゲート電極37のうちトレンチ35の延設方向における端部がゲート引き出し電極43に覆われている。このゲート引き出し電極43は、表面IGBT専用領域10および表面ダイオード専用領域20の周辺部25に設けられた電極であり、表面IGBT専用領域10に対応した部分がトレンチ35側に突出することでトレンチ35の延設方向における端部を覆っていると共にゲート電極37に接触している。ここで、周辺部25は、半導体基板32において表面IGBT専用領域10と表面ダイオード専用領域20との外周領域である。すなわち、周辺部25は表面IGBT専用領域10と表面ダイオード専用領域20とが交互に繰り返された領域を囲むように位置している。上記の層間絶縁膜41やゲート引き出し電極43は、例えばフォトリソグラフィエッチング工程により形成される。ゲート引き出し電極43としてはAl等の金属やポリシリコン等が採用される。そして、図2に示されるように、ゲート引き出し電極43の上に絶縁層44およびゲート上部電極45が順に形成されており、絶縁層44に設けられたコンタクトホール46を介してゲート引き出し電極43とゲート上部電極45とが電気的に接続されている。これにより、ゲート電極37はゲート引き出し電極43を介してゲート上部電極45に電気的に接続されている。なお、ゲート上部電極45は例えばフォトリソグラフィエッチング手法によりAl等がパターニングされることで形成される。一方、表面ダイオード専用領域20では、表面ダイオード専用領域20におけるチャネル層31の表層部にP型の第2コンタクト領域47が形成されている。この第2コンタクト領域47の不純物濃度は、表面IGBT専用領域10の第1コンタクト領域40の不純物濃度とは異なる濃度になっている。つまり、第2コンタクト領域47はダイオード特性に最適な不純物濃度に設定されている。また、表面ダイオード専用領域20では、トレンチ電極38を覆うように表面ダイオード専用領域20の全域に上記の層間絶縁膜41が形成されている。この層間絶縁膜41は第2コンタクト領域47に沿って開口した第2コンタクトホール48を有している。このような第2コンタクト領域47は、専用のマスクが用いられてイオン注入により形成される。そして、表面IGBT専用領域10および表面ダイオード専用領域20の両領域において半導体基板32のチャネル層31側にエミッタ電極49が形成されている。具体的には、表面IGBT専用領域10では、層間絶縁膜41に設けられた第1コンタクトホール42にエミッタ電極49が埋め込まれてエミッタ電極49とエミッタ領域39および第1コンタクト領域40とが電気的に接続されている。また、表面ダイオード専用領域20では、層間絶縁膜41に設けられた第2コンタクトホール48にエミッタ電極49が埋め込まれてエミッタ電極49と第2コンタクト領域47と電気的に接続されている。このようなエミッタ電極49は、例えばフォトリソグラフィエッチング手法によりAl等がパターニングされることで形成される。さらに、図1に示されるように、表面ダイオード専用領域20では、トレンチ35の延設方向の端部を覆うようにトレンチ引き出し電極50が形成されている。このトレンチ引き出し電極50は、トレンチ電極38のうちトレンチ35の延設方向の端部の上に形成されると共にトレンチ電極38に電気的に接続されている。なお、トレンチ引き出し電極50は例えばフォトリソグラフィエッチング手法によりAlやポリシリコン等がパターニングされることで形成される。さらに、トレンチ引き出し電極50の上に絶縁層44およびエミッタ電極49が順に形成されており、絶縁層44に設けられたコンタクトホール51を介してトレンチ引き出し電極50とエミッタ電極49とが電気的に接続されている。これにより、トレンチ電極38はトレンチ引き出し電極50を介してエミッタ電極49に電気的に接続されている。このため、表面ダイオード専用領域20に形成されたトレンチ電極38はエミッタ接地されている。また、表面IGBT専用領域10および表面ダイオード専用領域20の全域において、半導体基板32の他面34にN型のフィールドストップ層52が形成されている。そして、フィールドストップ層52のうち、少なくとも、表面IGBT専用領域10の活性領域の上にP型のコレクタ層53が形成されている。当該コレクタ層53のレイアウトについては後で説明するが、本実施形態では周辺部25に対応する領域にもコレクタ層53が形成されている。一方、表面ダイオード専用領域20の領域の上にはN型のカソード層54が形成されている。コレクタ層53およびカソード層54は同じ階層に形成され、これらコレクタ層53およびカソード層54の上にAl等のコレクタ電極55が形成されている。なお、半導体基板32の一面33側において、P型のコレクタ層53の領域のうちIGBT素子の一部として機能する領域が上述の表面IGBT専用領域10であり、N型のカソード層54の領域のうちダイオード素子の一部として機能する領域が上述の表面ダイオード専用領域20である。フィールドストップ層52は例えばシリコンウェハの裏面に形成され、コレクタ電極55は例えばスパッタリングの方法により形成される。なお、各構成要素が形成されたウェハがダイシングカットされることで半導体装置としての半導体チップが得られる。上記構造において、トレンチ35の延設方向における表面IGBT専用領域10および表面ダイオード専用領域20の周辺部25に高濃度のP型の外周不純物領域56が形成されている。この外周不純物領域56は、専用のマスクが用いられてイオン注入によりトレンチ35よりも深く形成されている。図1に示されるように、チャネル層31と外周不純物領域56とは、トレンチ35の延設方向でオーバーラップしている。これにより、チャネル層31によって形成される空乏層と外周不純物領域56によって形成される空乏層とが滑らかに接続される。外周不純物領域56のうち第1コンタクトホール42および第2コンタクトホール48側の端部は、チャネル層31のうち表面IGBT専用領域10の周辺部25側の終端部31aおよび表面ダイオード専用領域20の周辺部25側の終端部31bに沿うように設けられている。以上が本実施形態に係る半導体装置の構成である。次に、P型のコレクタ層53とN型のカソード層54のレイアウトについて説明する。図1に示されるように、半導体基板32の一面33に平行な面方向において、エミッタ領域39のうちトレンチ35の延設方向の端部を終端部39aとする。したがって、終端部39aはトレンチ35の延設方向に垂直な方向において端から端までが終端部39aとなる。また、この終端部39aを基準とした距離をaとする。そして、P型のコレクタ層53は、エミッタ領域39による表面IGBT専用領域10の活性領域に対応する位置と、終端部39aから距離aの範囲内に対応する位置と、にそれぞれ設けられている。具体的には、P型のコレクタ層53は、エミッタ領域39の活性領域のうちトレンチ35の延設方向においてエミッタ領域39の終端部39aから距離aまでの範囲ではエミッタ領域39の活性領域と同じ幅でレイアウトされると共に、トレンチ35の延設方向においてエミッタ領域39の終端部39aから距離aまでの範囲では当該終端部39aのうちトレンチ35の延設方向に垂直な方向の端を基準として距離aを半径とする円形状に幅が広がるようにレイアウトされている。そして、当該終端部39aよりも周辺部25側の領域全体にP型のコレクタ層53が形成されている。言い換えると、P型のコレクタ層53がトレンチ35の延設方向における表面IGBT専用領域10および表面ダイオード専用領域20の周辺部25にそれぞれ設けられていることによりN型のカソード層54は四角形状にレイアウトされている。つまり、N型のカソード層54がP型のコレクタ層53に囲まれている。さらに、P型のコレクタ層53がエミッタ領域39の終端部39aから距離aを半径とする円形状に設けられていることにより当該四角形状の角部が窪んだ形状にレイアウトされている。さらに言い換えると、N型のカソード層54のうちの周辺部25側は、表面IGBT専用領域10の終端部39aから距離aの範囲には存在しないように窪んでおり、逆に、窪んでいない部分は周辺部25に存在する外周不純物領域56に近づくように突き出ている。以上のように、エミッタ領域39の終端部39aから距離aの範囲内にもP型のコレクタ層53が位置するようにレイアウトされているので、この距離aの範囲に位置するコレクタ層53によって外周不純物領域56から表面ダイオード専用領域20側への少数キャリアの注入が抑制される。このため、IGBT終端部すなわちエミッタ領域39の終端部39aでのリカバリ破壊を防止できる。また、トレンチ35の延設方向に垂直な方向において表面ダイオード専用領域20N型のカソード層54に対応する領域の中央部では外周不純物領域56からの少数キャリアの注入があるので、ダイオードのスナップバックが抑制することができる。したがって、リカバリ破壊を防止し、かつ、ダイオードのスナップバックを抑制することができる。発明者らは、P型のコレクタ層53およびN型のカソード層54のレイアウトにおいて、上述の距離aの他、半導体基板32の一面33においてトレンチ35の延設方向の外周不純物領域56の端部56aからN型のカソード層54までの距離をbとし、周辺部25におけるドリフト層30の深さをcとしたときのリカバリ耐破壊電流とスナップバック電圧をそれぞれ調べた。その結果を図3に示す。なお、距離a、b、cについては図1および図2に示してある。図3aはa/cとリカバリ耐破壊電流Aとの相関関係を示した図である。この図に示されるように、a/cが1より大きくなるとリカバリ耐破壊電流が増加する。したがって、a>cとすることにより、ダイオード動作時におけるIGBT活性領域の終端部39aの直下付近の少数キャリアを抑えることができる。このため、リカバリ時に表面IGBT活性領域の終端部39aへの少数キャリアの流入を防ぐことができる。これにより、リカバリ耐量低下を防ぐことができ、ひいてはリカバリ破壊を防止できる。また、図3bはb/cとスナップバック電圧Vとの相関関係を示した図である。この図に示されるように、b/cが1.5より小さくなるとスナップバック電圧が減少する。したがって、b<1.5×cとすることにより、ダイオード小電流作動時において、周辺部25の外周不純物領域56からの少数キャリア注入を促進することができる。これにより、ダイオードのスナップバックを抑制することができる。そして、図3に示される結果から、a>cとb<1.5×cを同時に満たすためには、上述のようにP型のコレクタ層53およびN型のカソード層54をレイアウトすることになる。これにより、リカバリ破壊の防止とダイオードのスナップバックの抑制との両立を図ることができる。例えば、ドリフト層厚さc=160μmで表面IGBT専用領域10のエミッタ領域39の終端部39aから外周不純物領域56までの距離が100μmのときは、外周不純物領域56からのカソード投影の距離は、表面IGBT専用領域10に接する部分では100μm160μm=260μm以上であり、表面IGBT専用領域10から160μm以上離れた位置では160μm×1.5=240μm以下である。つまり、N型のカソード層54の外周不純物領域56側の終端部のラインは20μm以上の出っ張り引っ込みを作ることになる。第2実施形態本実施形態では、第1実施形態と異なる部分について説明する。図4は、本実施形態に係る半導体装置の平面図である。この図に示されるように、本実施形態では、N型のカソード層54は表面IGBT専用領域10エミッタ領域39の終端部39aから距離aを除いた全ての領域を占めていても第1実施形態と同一の効果が得られる。具体的には、P型のコレクタ層53は、トレンチ35の延設方向に垂直な方向の幅が、エミッタ領域39の活性領域のうちエミッタ領域39の終端部39aから距離aまでの範囲ではエミッタ領域39の活性領域と同じ幅でレイアウトされている。また、トレンチ35の延設方向においてエミッタ領域39の終端部39aから距離aまでの範囲ではトレンチ35の延設方向に垂直な方向の端を基準として距離aを半径とする円形状に変化した幅でレイアウトされている。すなわち、P型のコレクタ層53はエミッタ領域39の終端部39a側の幅が広がっており、金づちの形状にレイアウトされている。一方、N型のカソード層54は、P型のコレクタ層53が設けられた領域を除いた領域の全体に設けられている。以上のように、P型のコレクタ層53およびN型のカソード層54をレイアウトすることができる。なお、図4では、表面ダイオード専用領域20ではトレンチ35の延設方向の端部が存在しないため、第1実施形態で示された距離bは本実施形態では0となる。したがって、b<1.5×cの条件は満たす。第3実施形態本実施形態では、第1実施形態と異なる部分について説明する。図5は、本実施形態に係る半導体装置の平面図である。この図に示されるように、N型のカソード層54は表面IGBT専用領域10エミッタ領域39から距離aを除いた一部の領域を占めていても第1実施形態と同一の効果が得られる。具体的には、P型のコレクタ層53は、トレンチ35の延設方向に垂直な方向の幅が、エミッタ領域39の活性領域のうちトレンチ35の延設方向においてエミッタ領域39の終端部39aから距離aまでの範囲ではエミッタ領域39の活性領域と同じ幅でレイアウトされている。また、トレンチ35の延設方向においてエミッタ領域39の終端部39aから距離aまでの範囲では当該終端部39aのうちトレンチ35の延設方向に垂直な方向の端を基準として距離aを半径とする円形状に広がるようにレイアウトされている。この範囲でトレンチ35の延設方向に垂直な方向の幅が活性領域の幅よりも広くなる。したがって、トレンチ35の延設方向においてエミッタ領域39の終端部39aから周辺部25側の範囲ではエミッタ領域39の活性領域の両側がそれぞれ距離aだけ広がった幅でレイアウトされている。一方、N型のカソード層54は、P型のコレクタ層53が設けられた領域を除いた領域の全体に設けられている。このため、N型のカソード層54の幅は、エミッタ領域39の活性領域側ではP型のコレクタ層53の幅に対して相対的に広く、周辺部25では相対的に狭くなっている。以上のように、P型のコレクタ層53およびN型のカソード層54をレイアウトすることができる。なお、図5では、表面ダイオード専用領域20ではトレンチ35の延設方向の端部が存在しないが、第2実施形態と同様に距離bは0であり、b<1.5×cの条件は満たす。第4実施形態本実施形態では、第1実施形態と異なる部分について説明する。図6は、本実施形態に係る半導体装置の平面図である。この図に示されるように、本実施形態では、トレンチ35の延設方向に垂直な方向において、表面IGBT専用領域10におけるP型のコレクタ層53の幅が距離aを半径とする円形に変化するレイアウトではない。具体的には、第1実施形態と同様に、P型のコレクタ層53がトレンチ35の延設方向における表面IGBT専用領域10および表面ダイオード専用領域20の周辺部25にそれぞれ設けられていることによりN型のカソード層54は四角形状にレイアウトされている。そして、N型のカソード層54のうちトレンチ35の延設方向における端部はエミッタ領域39の終端部39aの位置から距離aだけエミッタ領域39の活性領域側に位置するように直線状にレイアウトされている。もちろん、四角形状のN型のカソード層54の角部は90度に折り曲がった形状であり、窪んでいない。このように、N型のカソード層54の端部が直線状にレイアウトされていても、a>c、かつ、b<1.5×cの条件を満たす。例えば、ドリフト層厚さc=160μmで表面IGBT専用領域10のエミッタ領域39の終端部39aから外周不純物領域56までの距離が20μmのとき、外周不純物領域56からのカソード投影の距離bを一律180μm~240μmの範囲内の直線状態とすることができる。他の実施形態上記各実施形態で示された構成は一例であり、上記で示した構成に限定されることなく、本発明を実現できる他の構成とすることもできる。例えば、P型のコレクタ層53およびN型のカソード層54のレイアウトとは直接関連のないトレンチ引き出し電極50等のレイアウトを自由に設計することができる。