"電圧制御機能付き水晶発振器を備えるPLL回路であって、基準周波数信号を入力し、分周する第1の分周器と、前記水晶発振器からの出力を分周する第2の分周器と、前記第2の分周器からの出力を分周する第3の分周器と、前記第1の分周器からの出力と前記第3の分周器からの出力との位相を比較し、位相差の信号を出力する位相比較器と、前記位相比較器からの出力を低域通過させる低域通過フィルタと、前記基準周波数信号を入力し、前記第2の分周器からの出力を入力し、位相の進み又は遅れを検出して位相の進み又は遅れに対応する信号を出力する位相進み/遅れ検出部と、前記位相進み/遅れ検出部からの信号と前記第3の分周器からの信号を入力し、外部からの選択指示によっていずれかの信号を選択出力するセレクタと、外部からの利得指示によって利得が制御され、前記セレクタからの出力を当該制御された利得により積分する積分器と、外部からの利得指示によって利得が制御され、前記低域通過フィルタからの信号と前記積分器からの信号を入力して、当該制御された利得により増幅動作を行い、前記水晶発振器に出力する増幅器と、前記水晶発振器からの出力を入力し、ロック状態又はアンロック状態を検出するロック検出部と、前記ロック検出部からのロック状態又はアンロック状態を示す信号を入力し、前記増幅器への利得指示を出力する第1の利得制御部と、前記基準周波数信号と前記第3の分周器からの信号と前記ロック検出部からの信号を入力し、前記セレクタへの選択指示と前記積分器及び前記増幅器への利得指示を出力する第2の利得制御部とを有し、前記第1の利得制御部は、ロック状態で前記増幅器での利得を小さくする利得指示を出力することを特徴とするPLL回路。第2の利得制御部は、電源オン時に、セレクタに対して位相進み/遅れ検出部からの信号を選択する選択指示を出力し、積分器及び増幅器での利得を大きくする利得指示を出力することを特徴とする請求項1記載のPLL回路。第2の利得制御部は、基準周波数信号が入力断の状態から基準周波数信号が入力有りの状態になった場合に、セレクタに対して位相進み/遅れ検出部からの信号を選択する選択指示を出力し、積分器及び増幅器での利得を大きくする利得指示を出力することを特徴とする請求項1又は2記載のPLL回路。第2の利得制御部は、ロック状態で基準周波数信号が入力断の状態になった場合に、セレクタに対して第3の分周器からの信号を選択する選択指示を出力し、積分器での利得を小さくする利得指示を出力することを特徴とする請求項1乃至3のいずれか記載のPLL回路。積分器における積分動作及び増幅器における増幅動作について基準電圧を提供する基準電圧生成部と、位相比較器と低域帯域通過フィルタの間に第1の電圧クリッピングを設け、セレクタと積分器との間に第2の電圧クリッピングを設け、前記第1の電圧クリッピングと前記第2の電圧クリッピングとは、前記基準電圧生成部からの基準電圧に対して一定電圧値とすることを特徴とする請求項1乃至4のいずれか記載のPLL回路。積分器は、積分動作によって電荷を蓄積するコンデンサに並列に接続する第1の抵抗と第2の抵抗について、いずれか一方の抵抗を回路上で短絡させる第1のスイッチを設け、第2の利得制御部からの利得を大きくする利得指示によって前記第1のスイッチをオンとし、前記抵抗を回路上で短絡させ、前記第2の利得制御部からの利得を小さくする利得指示によって前記第1のスイッチをオフとし、前記抵抗を回路に接続することを特徴とする請求項1乃至5のいずれか記載のPLL回路。増幅器は、積分器からの出力を入力する入力端子には、第3の抵抗と第4の抵抗が直列に接続され、前記第3の抵抗と前記第4の抵抗のいずれか一方の抵抗を回路上で短絡させる第2のスイッチを設け、第1の利得制御部又は第2の利得制御部からの利得を大きくする利得指示によって前記第1のスイッチをオンとし、前記抵抗を回路上で短絡させ、前記第1の利得制御部又は前記第2の利得制御部からの利得を小さくする利得指示によって前記第2のスイッチをオフとし、前記抵抗を回路に接続することを特徴とする請求項1乃至6のいずれか記載のPLL回路。しかしながら、従来のPLL回路では、ロックのスタートアップについて、積分器内のコンデンサに電荷をチャージするので、チャージの時間の設定が必要であり、また、電源投入時にのみ有効であって、基準周波数断時から基準周波数入力有りの時には、既にコンデンサに電荷がチャージされているため、有効でないという問題点があった。つまり、従来のPLL回路では、電源投入時のロックアップには、積分器内のコンデンサに電荷をチャージすることで起動時のロックを早めていた。しかしながら、基準周波数断後は、既にコンデンサに電荷がチャージされており、基準周波数入力有りとなった時にロックを早めることができないものであった。尚、特許文献1,2では、位相のロックアップを早くする構成が示されているが、積分器への電荷チャージと放電を早めることでロックアップ時間を短くするものであり、積分器のゲインを制御することで対応するものとはなっていない。本発明は上記実状に鑑みて為されたものであり、電源投入時及び基準周波数信号断から基準周波数信号入力有りとなった時からロックまでの時間を短くでき、ロック時の発振を安定化させ、更にロック状態から基準周波数信号断となった時にロックから制御電圧の中心付近まで早く落ち着かせることができるPLL回路を提供することを目的とする。上記従来例の問題点を解決するための本発明は、電圧制御機能付き水晶発振器を備えるPLL回路であって、基準周波数信号を入力し、分周する第1の分周器と、水晶発振器からの出力を分周する第2の分周器と、第2の分周器からの出力を分周する第3の分周器と、第1の分周器からの出力と第3の分周器からの出力との位相を比較し、位相差の信号を出力する位相比較器と、位相比較器からの出力を低域通過させる低域通過フィルタと、基準周波数信号を入力し、第2の分周器からの出力を入力し、位相の進み又は遅れを検出して位相の進み又は遅れに対応する信号を出力する位相進み/遅れ検出部と、位相進み/遅れ検出部からの信号と第3の分周器からの信号を入力し、外部からの選択指示によっていずれかの信号を選択出力するセレクタと、外部からの利得指示によって利得が制御され、セレクタからの出力を当該制御された利得により積分する積分器と、外部からの利得指示によって利得が制御され、低域通過フィルタからの信号と積分器からの信号を入力して、当該制御された利得により増幅動作を行い、水晶発振器に出力する増幅器と、水晶発振器からの出力を入力し、ロック状態又はアンロック状態を検出するロック検出部と、ロック検出部からのロック状態又はアンロック状態を示す信号を入力し、増幅器への利得指示を出力する第1の利得制御部と、基準周波数信号と第3の分周器からの信号とロック検出部からの信号を入力し、セレクタへの選択指示と積分器及び増幅器への利得指示を出力する第2の利得制御部とを有し、第1の利得制御部が、ロック状態で増幅器での利得を小さくする利得指示を出力することを特徴とする。本発明は、上記PLL回路において、第2の利得制御部が、電源オン時に、セレクタに対して位相進み/遅れ検出部からの信号を選択する選択指示を出力し、積分器及び増幅器での利得を大きくする利得指示を出力することを特徴とする。本発明は、上記PLL回路において、第2の利得制御部が、基準周波数信号が入力断の状態から基準周波数信号が入力有りの状態になった場合に、セレクタに対して位相進み/遅れ検出部からの信号を選択する選択指示を出力し、積分器及び増幅器での利得を大きくする利得指示を出力することを特徴とする。本発明は、上記PLL回路において、第2の利得制御部が、ロック状態で基準周波数信号が入力断の状態になった場合に、セレクタに対して第3の分周器からの信号を選択する選択指示を出力し、積分器での利得を小さくする利得指示を出力することを特徴とする。本発明は、上記PLL回路において、積分器における積分動作及び増幅器における増幅動作について基準電圧を提供する基準電圧生成部と、位相比較器と低域帯域通過フィルタの間に第1の電圧クリッピングを設け、セレクタと積分器との間に第2の電圧クリッピングを設け、第1の電圧クリッピングと第2の電圧クリッピングとは、基準電圧生成部からの基準電圧に対して一定電圧値とすることを特徴とする。本発明は、上記PLL回路において、積分器が、積分動作によって電荷を蓄積するコンデンサに並列に接続する第1の抵抗と第2の抵抗について、いずれか一方の抵抗を回路上で短絡させる第1のスイッチを設け、第2の利得制御部からの利得を大きくする利得指示によって第1のスイッチをオンとし、当該抵抗を回路上で短絡させ、第2の利得制御部からの利得を小さくする利得指示によって第1のスイッチをオフとし、当該抵抗を回路に接続することを特徴とする。本発明は、上記PLL回路において、増幅器が、積分器からの出力を入力する入力端子には、第3の抵抗と第4の抵抗が直列に接続され、第3の抵抗と第4の抵抗のいずれか一方の抵抗を回路上で短絡させる第2のスイッチを設け、第1の利得制御部又は第2の利得制御部からの利得を大きくする利得指示によって第1のスイッチをオンとし、当該抵抗を回路上で短絡させ、第1の利得制御部又は第2の利得制御部からの利得を小さくする利得指示によって前記第2のスイッチをオフとし、前記抵抗を回路に接続することを特徴とする。本発明によれば、基準周波数信号を入力し、分周する第1の分周器と、水晶発振器からの出力を分周する第2の分周器と、第2の分周器からの出力を分周する第3の分周器と、第1の分周器からの出力と第3の分周器からの出力との位相を比較し、位相差の信号を出力する位相比較器と、位相比較器からの出力を低域通過させる低域通過フィルタと、基準周波数信号を入力し、第2の分周器からの出力を入力し、位相の進み又は遅れを検出して位相の進み又は遅れに対応する信号を出力する位相進み/遅れ検出部と、位相進み/遅れ検出部からの信号と第3の分周器からの信号を入力し、外部からの選択指示によっていずれかの信号を選択出力するセレクタと、外部からの利得指示によって利得が制御され、セレクタからの出力を当該制御された利得により積分する積分器と、外部からの利得指示によって利得が制御され、低域通過フィルタからの信号と積分器からの信号を入力して、当該制御された利得により増幅動作を行い、水晶発振器に出力する増幅器と、水晶発振器からの出力を入力し、ロック状態又はアンロック状態を検出するロック検出部と、ロック検出部からのロック状態又はアンロック状態を示す信号を入力し、増幅器への利得指示を出力する第1の利得制御部と、基準周波数信号と第3の分周器からの信号とロック検出部からの信号を入力し、セレクタへの選択指示と積分器及び増幅器への利得指示を出力する第2の利得制御部とを有し、第1の利得制御部が、ロック状態で増幅器での利得を小さくする利得指示を出力するPLL回路としているので、ロック時の発振を安定化できる効果がある。本発明によれば、第2の利得制御部が、電源オン時に、セレクタに対して位相進み/遅れ検出部からの信号を選択する選択指示を出力し、積分器及び増幅器での利得を大きくする利得指示を出力する上記PLL回路としているので、電源投入時からロックまでの時間を短くできる効果がある。本発明によれば、第2の利得制御部が、基準周波数信号が入力断の状態から基準周波数信号が入力有りの状態になった場合に、セレクタに対して位相進み/遅れ検出部からの信号を選択する選択指示を出力し、積分器及び増幅器での利得を大きくする利得指示を出力する上記PLL回路としているので、基準周波数信号断から基準周波数信号入力有りとなった時からロックまでの時間を短くできる効果がある。本発明によれば、第2の利得制御部が、ロック状態で基準周波数信号が入力断の状態になった場合に、セレクタに対して第3の分周器からの信号を選択する選択指示を出力し、積分器での利得を小さくする利得指示を出力する上記PLL回路としているので、ロック状態から基準周波数信号断となった時にロックから制御電圧の中心付近まで早く落ち着かせることができる効果がある。本発明の実施の形態について図面を参照しながら説明する。[実施の形態の概要]本発明の実施の形態に係るPLL回路は、増幅器への利得指示を出力する第1の利得制御部と、基準周波数信号と第3の分周器からの信号とロック検出部からの信号を入力し、セレクタへの選択指示と積分器及び増幅器への利得指示を出力する第2の利得制御部とを有し、第1の利得制御部が、ロック状態で増幅器での利得を小さくする利得指示を出力することで、ロック時の発振を安定化でき、第2の利得制御部が、電源オン時に、セレクタに対して位相進み/遅れ検出部からの信号を選択する選択指示を出力し、積分器及び増幅器での利得を大きくする利得指示を出力することで、電源投入時からロックまでの時間を短くでき、第2の利得制御部が、基準周波数信号が入力断の状態から基準周波数信号が入力有りの状態になった場合に、セレクタに対して位相進み/遅れ検出部からの信号を選択する選択指示を出力し、積分器及び増幅器での利得を大きくする利得指示を出力することで、基準周波数信号断から基準周波数信号入力有りとなった時からロックまでの時間を短くできるものである。また、本発明の実施の形態に係るPLL回路は、第2の利得制御部が、ロック状態で基準周波数信号が入力断の状態になった場合に、セレクタに対して第3の分周器からの信号を選択する選択指示を出力し、積分器での利得を小さくする利得指示を出力することで、ロック状態から基準周波数信号断となった時にロックから制御電圧の中心付近まで早く落ち着かせることができるものである。[PLL回路の構成:図1]本発明の実施の形態に係るPLL回路について図1を参照しながら説明する。図1は、本発明の実施の形態に係るPLL回路の構成ブロック図である。本発明の実施の形態に係るPLL回路本回路は、図1に示すように、入力端子1と、基準電圧生成部2と、第1の分周器3と、位相比較器PC4と、位相進み/遅れ検出部5と、第3の分周器6と、基準周波数信号REF断検出部7と、電源オンON検出部8と、電圧クリッピング9と、セレクタSEL10と、ローパスフィルタLPF11と、電圧クリッピング12と、第2の分周器13と、論理和回路オアゲート14と、積分器15と、増幅器16と、電圧制御型水晶発振器VCXO17と、ロック検出部18と、出力端子19とを有している。[PLL回路の各部と接続関係][入力端子1]入力端子1は、基準周波数信号を入力し、第1の分周器3と位相進み/遅れ検出部5とREF断検出部7に出力する。[基準電圧生成部2]基準電圧生成部2は、基準電圧信号を電圧クリッピング9及び積分器15及び増幅器16に出力する。[第1の分周器3]第1の分周器3は、入力端子1からの基準周波数信号を分周し、PC4に出力する。[位相比較器PC4]位相比較器PC4は、第1の分周器3からの分周信号と第3の分周器6からの分周信号を入力し、両者の位相を比較し、位相差を示す信号を電圧クリッピング9に出力する。[位相進み/遅れ検出部5]位相進み/遅れ検出部5は、入力端子1からの基準周波数信号と第2の分周器13で分周された信号を入力し、位相の進み又は遅れを検出して検出信号をSEL10と増幅器16に出力する。具体的に、位相進み/遅れ検出部5は、入力端子1から出力される信号の立ち上がりを起点として、第2の分周器13からの信号の立ち上がりの位相位置が、進んでいれば論理LowLレベルを出力し、遅れていれば論理HighHレベルを出力する論理回路である。[第3の分周器6]第3の分周器6は、第2の分周器13で分周された信号を入力して分周を行い、PC4とREF断検出部7に出力する。ここで、第1の分周器3と第3の分周器6の出力周波数は、最大公約数があれば同じである必要はなく、最大公約数で求められる周波数より高い周波数とするものである。[REF断検出部7]REF断検出部7は、入力端子1からの基準周波数信号と、第3の分周器6で分周された信号と、ロック検出部18からの信号を入力し、原則として電源ONの状態で基準周波数信号REFの入力がない状態REF断の時で、Hレベルの信号をSEL10、積分器15、オアゲート14に出力し、それ以外はLレベルの信号をSEL10,積分器15、オアゲート14に出力する。尚、REF断検出部7から出力される信号は、SEL10で入力信号を選択する信号であると共に、積分器15、増幅器16での利得を制御する信号であるため、請求項ではREF断検出部7を第2の利得制御部と呼んでいる。REF断検出部7からのHレベル又はLレベルの出力状態の詳細は、後述する。ここで、入力端子1からの基準周波数信号が入力されている場合は、基準周波数信号REFが断になっていないREF断ではないことを示し、基準周波数信号が入力されていない場合は、REF断であることを示している。また、ロック検出部18からのロック検出信号が入力されている場合は、ロック状態であることを示し、ロック検出信号が入力されていない場合は、アンロック状態であることを示している。[Hレベル信号出力]まず、REF断検出部7からHレベルの信号が出力される場合を具体的に説明する。尚、Hレベルの信号を出力するということは、積分器15における利得を大きくすることになる。積分器15の利得についての詳細は後述する。[Hレベル信号出力1:電源ON時]REF断検出部7は、第3の分周器6からの信号入力がある状態で、入力端子1から基準周波数信号入力時の電源ON時には、Hレベルの信号をSEL10、オアゲート14、積分器15に出力する。つまり、電源ON時電源投入時は、SEL10で位相進み/遅れ検出部5の出力を選択し、積分器15の利得を大きくするものである。[Hレベル信号出力2:REF断からREF有りへ]REF断検出部7は、第3の分周器6からの信号入力がある状態で、入力端子1から基準周波数信号の入力がないREF断の状態から基準周波数信号の入力があるREF有りの状態に変化した場合に、Hレベルの信号をSEL10、オアゲート14、積分器15に出力する。つまり、REF断からREF有りの状態に変化した場合に、SEL10で位相進み/遅れ検出部5の出力を選択し、積分器15の利得を大きくするものである。[Hレベル信号出力3:アンロック状態]また、REF断検出部7は、第3の分周器6からの信号入力がある状態で、入力端子1から基準周波数信号の入力があるREF断ではないREF有り状態で、ロック検出部18からの信号によりアンロックの状態の場合に、Hレベルの信号をSEL10、オアゲート14、積分器15に出力する。つまり、REF有りの状態で、アンロックとなった場合に、SEL10で位相進み/遅れ検出部5の出力を選択し、積分器15の利得を大きくするものである。[Lレベル信号出力]次に、REF断検出部7からLレベルの信号が出力される場合を具体的に説明する。尚、Lレベルの信号を出力するということは、積分器15における利得を小さくすることになる。[Lレベル信号出力:ロック状態でREF断へ]REF断検出部7は、第3の分周器6からの信号入力がある状態で、ロック検出部18からの信号によりロックの状態の場合で、入力端子1から基準周波数信号の入力があるREF断ではないREF有り状態から基準周波数信号の入力がないREF断の状態に変化した場合に、Lレベルの信号をSEL10、オアゲート14、積分器15に出力する。つまり、REF断時に、SEL10で第3の分周器6の出力を選択し、積分器15での利得をロック状態より小さくするものである。[電源ON検出部8]電源ON検出部8は、ロック検出部18からの信号を入力し、当該入力信号からロックされていなければHレベルの信号を出力し、ロックされるとLレベルの信号を出力する。ここで、電源ON検出部8が、Lレベルの信号を出力するということは、増幅器16における利得を小さくすることになる。増幅器16における利得の詳細は後述する。尚、電源ON検出部8からの信号は、増幅器16の利得を制御する信号であるため、電源ON検出部8を請求項では第1の利得制御部と呼んでいる。[電圧クリッピング9]電圧クリッピング9は、PC4から入力される信号の電圧を制限し、制限した信号をLPF11に出力する。また、電圧クリッピング9には、基準電圧生成部VREF2からの基準電圧が入力され、基準電圧の値に対して一定電圧値を生成するものである。[セレクタSEL10]セレクタSEL10は、位相進み/遅れ検出部5からの信号と第3の分周器6で分周された信号を入力し、REF断検出部7からの信号Hレベル又はLレベルによって、位相進み/遅れ検出部5からの信号又は第3の分周器6からの信号のいずれかを選択する。具体的には、セレクタ10は、REF断である場合Hレベルの時に第3の分周器6からの信号を選択し、REF断でない場合Lレベルの時に位相進み/遅れ検出部5からの信号を選択する。[ローパスフィルタLPF11]ローパスフィルタLPF11は、電圧クリッピング9からの出力を入力し、低周波帯域の周波数信号を通過させるものであり、第1の分周器3と第3の分周器6との位相差に比例する電圧を生成して増幅器16に出力する。[電圧クリッピング12]電圧クリッピング12は、セレクタ10からの入力電圧を制限する。電圧クリッピング12も電圧クリッピング9と同様に、基準電圧生成部2からの基準電圧の値に対して一定電圧値を生成するものである。[第2の分周器13]第2の分周器13は、VCXO17からの出力周波数を分周して、位相進み/遅れ検出部5と第3の分周器6に出力する。第2の分周器13における分周は、入力端子1に入力される基準周波数と同じ周波数となるよう分周される。[オアゲート14]オアゲート14は、REF断検出部7と電源ON検出部8の論理和を増幅器16に出力する。具体的には、オアゲート14は、電源ON時又はREF断からREF有りの状態となった時、若しくはアンロックになった時に、Hレベルの信号を出力し、それ以外の状態では、オアゲート14は、Lレベルの信号を出力する。[積分器15]積分器15は、電圧クリッピング12からの出力を入力し、REF断検出部7からの信号を入力し、基準電圧生成部2からの基準電圧を入力して、積分動作を行い、積分された電圧を増幅器16に出力する。特に、REF断検出部7からのREF断信号の入力により、積分器15内の利得を制御する。具体的には、電源投入時は利得を大きくし、また、REF断時からREF有りとなった時は利得を大きくする。また、ロック状態でREF断となった時は利得を小さくする。積分器15の具体的構成については後述する。[増幅器16]増幅器16は、LPF11からの出力と積分器15からの信号を入力し、更にオアゲート14からの出力と基準電圧生成部2からの基準電圧を入力して、増幅動作を行い、増幅された電圧をVCXO17に出力する。特に、オアゲート14からの入力により、増幅器16内の利得を制御する。具体的には、電源投入時は利得を大きくし、また、REF断時からREF有りとなった時は利得を大きくする。また、ロック状態の時は利得を小さくする。増幅器16の具体的構成については後述する。[VCXO17]VCXO17は、水晶振動子を備えた電圧制御機能付き水晶発振器であり、増幅器16からの制御電圧によってPLLとしてロックを維持するよう動作するものである。[ロック検出部18]ロック検出部18は、位相進み/遅れ検出部5で検出された位相の進み又は遅れの信号を入力し、その入力信号に基づいてロックを検出し、ロック状態にあればロック検出信号を、ロック状態になければアンロック検出信号をREF断検出部7と電源ON検出部8に出力する。[出力端子19]出力端子19は、VCXO17からの発振出力を出力する出力端子である。[積分器と増幅器の具体的回路:図2]次に、本回路における積分器15と増幅器16の具体的な回路について図2を参照しながら説明する。図2は、積分器と増幅器の具体的回路を示す回路図である。[積分器15]積分器15は、図2に示すように、積分器電圧入力端子22と、基準電圧入力端子23と、REF断検出信号入力端子24と、オペアンプ39と、第1のスイッチ31と、複数の抵抗器とコンデンサとを有している。積分器電圧入力端子22は、抵抗器27を介してオペアンプ39の-入力端子に入力し、基準電圧入力端子23は、オペアンプ39の入力端子に入力している。REF断検出信号入力端子24は、インバータ40を介して第1のスイッチ31のオン/オフ制御のための端子に入力している。また、オペアンプ39の-入力端子には、抵抗器29,30,32が直列接続され、オペアンプ39の出力端子に接続している。また、抵抗器29,30と並列にコンデンサ28が設けられ、更に抵抗器30と並列に第1のスイッチ31が設けられている。第1のスイッチ31のオン/オフは、REF断検出信号入力端子24からのREF断検出信号がインバータ40によって反転出力され、その反転出力によって為される。そして、オペアンプ39からの出力が積分器15の出力となる。[増幅器16]増幅器16は、図2に示すように、ローパスフィルタLPF電圧入力端子21と、オア出力入力端子25と、第2のスイッチ34と、オペアンプ37と、複数の抵抗器と制御電圧出力端子38とを有している。積分器15からの出力は、直列接続の抵抗33,35を介してオペアンプ37の-入力端子に入力され、基準電圧入力端子23からの信号がオペアンプ37の入力端子に入力され、オペアンプ37の出力端子が制御電圧出力端子38に接続している。また、抵抗33に並列に第2のスイッチ34が接続され、第2のスイッチ34は、オア出力入力端子25からのオア出力によってオン/オフが為される。更に、抵抗器35とオペアンプ37の-入力端子との間に、LPF電圧入力端子21が抵抗器26を介して接続している。また、オペアンプ37の-入力端子と出力端子とを、抵抗器36を介して接続している。[積分器15と増幅器16の動作][積分器15の動作]図2を参照しながら、まず、積分器15の動作を説明し、次に、増幅器16の動作を説明する。積分器15において、積分器電圧入力端子22には、電圧クリッピング12からの出力が入力され、また、基準電圧入力端子23には、基準電圧生成部2から基準電圧VREFが入力される。電圧クリッピング12からの出力は、抵抗器27を介してオペアンプ39の-入力端子に入力され、基準電圧は、オペアンプ39の入力端子に入力され、差動増幅されて出力端子から差分電圧が出力される。また、電圧クリッピング12からの出力は、直列接続の抵抗器29,30とコンデンサ28の並列接続回路の一端に入力され、コンデンサ28に電荷を蓄積して積分動作を行う。ここで、REF断検出信号入力端子24にREF断検出信号が入力されると、抵抗器30と並列接続の第1のスイッチ31がオンとなり、抵抗器30が短絡されてコンデンサ28と抵抗器29の並列接続回路が形成される。ここで、第1のスイッチ31がオンになる場合は、オペアンプ39の利得を小さくするものである。また、第1のスイッチ31がオフになる場合は、オペアンプ39の利得を大きくするものである。尚、第1のスイッチ31をオフにする場合は、電源投入時第3の分周器6からの出力が有りとなった場合、REF断状態からREF有りとなった場合入力端子1に基準周波数信号が入力された場合である。また、第1のスイッチ31をオンにする場合は、ロック状態でREF断となった場合ロック検出部18での検出がロック状態で入力端子1に基準周波数信号が入力されなくなった場合である。[増幅器16の動作]次に、増幅器16の動作について図2を参照しながら説明する。増幅器16は、積分器15からの出力抵抗器32からの出力を抵抗器33と第2のスイッチ34との並列接続回路の一端に入力し、当該並列接続回路の他端からの出力が抵抗器35を介してオペアンプ37の-入力端子に入力される。更に、オペアンプ37の-入力端子には、LPF電圧入力端子21からの出力が抵抗器26を介して入力されると共に、オペアンプ37の出力が抵抗器36を介して帰還入力される。また、オペアンプ37の入力端子には基準電圧入力端子23からの基準電圧VREFが入力されて、差動増幅されて差分電圧が出力される。ここで、オア出力入力端子25にHレベル信号が入力されると、抵抗器33と並列接続の第2のスイッチ34がオンとなり、抵抗器33が短絡される。第2のスイッチ34がオンになる場合は、オペアンプ37の利得を大きくするものである。また、第2のスイッチ34がオフになる場合は、オペアンプ37の利得を小さくするものである。尚、第2のスイッチ34をオンにする場合は、電源投入時第3の分周器6からの出力が有りとなった場合、REF断状態からREF有りとなった場合入力端子1に基準周波数信号が入力された場合である。また、第2のスイッチ34をオフにする場合は、ロック状態の場合ロック検出部18での検出がロック状態の場合である。[実施の形態の効果]本回路によれば、電源投入時とREF断状態からREF有りとなった場合に、積分器15内のオペアンプ39の利得を大きくし、増幅器16内のオペアンプ37の利得を大きくすることで、電源投入時及びREF断状態からREF有りとなった場合に、ロックまでの時間を短くできる効果がある。本回路によれば、ロック時に増幅器16内のオペアンプ37の利得を小さくし、ロック状態でREF断となった場合に、積分器15内のオペアンプ39の利得を小さくしているので、自走フリーラン時REF断時にコンデンサ28の電荷の放電を早めて、自走周波数に移行する時間を短くして安定化を早めることができる効果がある。"