モールド材料からなる第1の絶縁層を備えており、第1の導電層によって形成された複数の電気絶縁性パッケージトレースレイアウトユニットが前記第1の絶縁層に配置されており、前記パッケージトレースレイアウトユニットが複数の電気絶縁性パッケージトレースによって形成されており、第2の導電層が前記第1の導電層の下ではなく前記第1の絶縁層に配置され、前記第1の導電層および前記第2の導電層が電気的に接続されている半導体パッケージ。第1の導電層がファンインまたはファンアウトパターンを有する、請求項1に記載の半導体パッケージ。前記第1の導電層および前記第2の導電層が異なるピッチを有する、請求項1に記載の半導体パッケージ。前記パッケージトレースレイアウトユニットが同一パターンを実質的に有する、請求項1に記載の半導体パッケージ。前記パッケージトレースレイアウトユニットがマトリクス状に配列される、請求項1に記載の半導体パッケージ。前記モールド材料のCTE値が10未満である、請求項1に記載の半導体パッケージ。前記第2の導電層が前処理される、請求項1に記載の半導体パッケージ。前記第2の導電層が、前記第1の絶縁層の表面から突出されるのではなく実質的に平らである、請求項1に記載の半導体パッケージ。前記第1の絶縁層が複数の基準マークを有する、請求項1に記載の半導体パッケージ。前記モールド材料がエポキシ樹脂である、請求項1に記載の半導体パッケージ。前記パッケージトレースレイアウトの上には金属バンプが配置されており、前記金属バンプの上に直接ある前記パッケージトレースレイアウトの一部がモールド材料からなる、請求項1に記載の半導体パッケージである。モールド材料からなる第1の絶縁層であって、複数のホールが前記第1の絶縁層の第1の表面に配置される第1の絶縁層と、第1の導電層によって形成された複数の電気絶縁性パッケージトレースレイアウトユニットであって、前記絶縁層に埋め込まれ、かつ前記ホールの他方の端に接続されている複数の電気絶縁性パッケージトレースによって形成されている複数の電気絶縁性パッケージトレースレイアウトユニットとを備える半導体パッケージ。前記ホールが導電材料によって充填される、請求項12に記載の半導体パッケージ。複数の第1の導体をさらに備えており、前記第1の導体が前記ホールを介して前記トレースに電気的に接続されている、請求項12に記載の半導体パッケージ。前記トレースに電気的に接続されたチップをさらに備える、請求項12に記載の半導体パッケージ。前記チップが第2の導体を介して前記トレースに電気的に接続されている、請求項15に記載の半導体パッケージ。第2の絶縁層をさらに備えており、前記第2の絶縁層が前記第2の導体をカバーする、請求項15に記載の半導体パッケージ。前記第2の絶縁層がカプセル化材料からなる、請求項17に記載の半導体パッケージ。前記第1の導電層および前記第2の導電層が異なるピッチを有する、請求項12に記載の半導体パッケージ。前記パッケージトレースレイアウトユニットが同一パターンを実質的に有する、請求項12に記載の半導体パッケージ。前記パッケージトレースレイアウトユニットがマトリクス状に配列される、請求項12に記載の半導体パッケージ。前記モールド材料のCTE値が10未満である、請求項12に記載の半導体パッケージ。前記パッケージトレースレイアウトの上には金属バンプが配置されており、前記金属バンプの上に直接ある前記パッケージトレースレイアウトの一部がモールド材料からなる、請求項12に記載の半導体パッケージ。前記絶縁材料の弾性率が1.0GPaより大きい第1の絶縁層と、前記第1の絶縁層上に配置された複数の位置決めユニットと、前記第1の導電層によって形成された複数の電気絶縁性パッケージトレースレイアウトユニットであって、前記絶縁層に埋め込まれ、かつ前記位置決めユニットの下に配置されている複数の電気絶縁性パッケージトレースによって形成される複数の電気絶縁性パッケージトレースレイアウトユニットとを備える半導体パッケージ。前記位置決めユニットが導電材料によって事前充填される、請求項24に記載の半導体パッケージ。前記位置決めユニットがインデントである、請求項24に記載の半導体パッケージ。半導体パッケージの製造方法であって、キャリアを提供するステップと、複数の電気絶縁性パッケージトレースレイアウトユニットを形成するステップであって、前記パッケージトレースレイアウトユニットが複数の電気絶縁性パッケージトレースによって形成されるステップと、前記パッケージトレースレイアウトユニット上に第1の絶縁層を形成するステップと、前記第1の絶縁層の第1の表面に複数の位置決めユニットを形成するステップであって、前記位置決めユニットが前記パッケージトレースに直接接触しているステップと、を備える方法。前記位置決めユニットがインデントである、請求項27に記載の半導体パッケージの製造方法。前記キャリアを前記トレースから分離するステップをさらに備える、請求項27に記載の半導体パッケージの製造方法。前記第1の絶縁層がモールド材料からなる、請求項27に記載の半導体パッケージの製造方法。前記位置決めユニットが前記トレースに電気的に接続されるように前記位置決めユニット上に複数の第1の導体を提供するステップをさらに備える、請求項27に記載の半導体パッケージの製造方法。前記チップが前記パッケージトレースに電気的に接続され、かつ前記チップが第2の導体を介して前記パッケージトレースに電気的に接続されるようにチップを提供するステップをさらに備える、請求項27に記載の半導体パッケージの製造方法。半導体パッケージの製造方法であって、キャリアを提供するステップと、第1の導電層によって形成された複数の電気絶縁性パッケージトレースレイアウトユニットを形成するステップであって、前記パッケージトレースレイアウトユニットが複数の電気絶縁性パッケージトレースによって形成されるステップと、前記第1の導電層上にパターン化された第2の導電層を形成するステップと、モールド材料によって形成され、かつ前記第1の導電層および前記第2の導電層に埋め込まれた第1の絶縁層を形成するステップと、前記キャリアを除去するステップと、を備える方法。前記キャリアが金属層であり、前記金属層が研磨によって除去される、請求項33に記載の半導体パッケージの製造方法。前記電気絶縁性パッケージトレースレイアウトユニットが、まずパターン化された第1のフォトレジスト層を前記キャリア上に形成するステップと、次に前記第1の導電層を電気メッキするステップとに従って形成される、請求項33に記載の半導体パッケージの製造方法。前記パターン化された第2の導電層が、まずパターン化された第2のフォトレジスト層を前記第1のフォトレジスト層上に形成するステップと、次に前記第2の導電層を電気メッキするステップとに従って形成される、請求項35に記載の半導体パッケージの製造方法。前記電気絶縁性パッケージトレースレイアウトユニットが、まずパターン化されたフォトレジスト層を前記キャリア上に形成するステップと、次に前記第1の導電層を電気メッキするステップとに従って形成される、請求項33に記載の半導体パッケージの製造方法。第1の実施形態0014図1以降を参照すると、本発明の第1の実施形態に従った個別半導体パッケージ製造のプロセスフローチャートが示されている。まず、キャリア10が提供される。本発明の本実施形態では、キャリア10はスチール片である。そして、図2を参照すると、フォトレジスト層11がキャリア10上に最初に形成されて、さらに図3に図示されるようにパターンフォトレジスト層11’として成形される。0015図4を参照すると、導電層20がフォトレジスト層11’の空き部分に形成され、導電層20の厚さは0.01~0.4mmに及ぶが、好ましくは0.025~0.035mmに及ぶ。本発明の本実施形態では、導電層20は電気メッキによって形成される。図5に図示されているように、フォトレジスト層11’は除去されるが、導電層20第1の導電層は残されて、半導体チップ内のトレースではなくパッケージトレースとして使用される。本発明の本実施形態では、導電層20によって形成された複数のパッケージトレースが好ましくは電気的に絶縁されて、パッケージトレースレイアウトユニットとして使用される。実際の用途において、パッケージトレースは相互に電気的に接続される。形成プロセス中、複数のパッケージトレースレイアウトユニットが形成されて、各パッケージトレースレイアウトユニットは同一パターンを実質的に有しており、パッケージされるチップに個々に対応している。0016図6を参照すると、モールド23が提供され、このモールド23は、トレース層20の位置に対応する複数の突起を有している。そして絶縁材料が溶融されて、第1の絶縁層21を形成し、この第1の絶縁層21の厚さは通常0.1~0.4mmに及ぶが、好ましくは0.18~0.22mmに及ぶ。図7に図示されているように、複数のパッケージトレースが第1の絶縁層21に埋め込まれるか、第1の絶縁層21に配置され、第1の絶縁層21の表面に延長される。本発明の本実施形態では、絶縁材料はモールド材料であり、絶縁材料の弾性率は1.0GPaより大きく、好ましくは絶縁材料のCTE値は10ppm未満である。実際の用途では、第1の絶縁層21は必ずしも1つの層に制限されるわけではない。当業者は、複数の材料を使用して複数の形成回数で複合絶縁層を構成したり、同一材料を使用して複数の形成回数で絶縁層を形成したりすることができ、このような修正は依然とし本発明の許容範囲内である。しかしながら、本発明の本実施形態では、第1の絶縁層21は単一材料から形成されており、パッケージトレースは第1の絶縁層21に埋め込まれている。つまり第1の絶縁層21の高さはパッケージトレースの高さより高くなければならない。0017モールド23上に配置された複数の突起はトレース層20に対応しているため、複数のホール22は第1の絶縁層21の表面上に形成される。図8を参照すると、モールド23およびキャリア10は除去されて、個別に輸送可能な半導体パッケージが形成される。本発明の本実施形態では、ホール22の一方の端がトレース層20のパッケージトレースに接触しており、導体を接続するための位置決めユニットとして使用されるホールはトレース層20から作られる。0018図9を参照すると、図8に従って製造された個別半導体パッケージが第2の導体を介してチップ31に接続される。本発明の本実施形態では、第2の導体は半田33および柱状バンプ32を介してチップ31に接続される。加えて、図10に図示されるように、ホール22は、第2の導電層41を形成するために、ニッケル、金、銅または半田などの導電材料によって全体的または部分的に充填可能である。本発明の本実施形態では、導電材料は半田41によって形成されて、後続の処理を容易にする。0019図11を参照すると、導体42はホール22の位置決め/設定を介して個別半導体パッケージに固定され、チップ31の信号は柱状バンプ32、半田33、トレース層20および導体42を介して外部に送信される。本発明の本実施形態では、導体42は半田ボールまたはトレースであり、導体42はプリント回路基板PC基板や別の受信基板層に接続するために使用されてもよい。溶解される場合に半田ボールの半田がどこかに流れるのを回避するために、位置決めユニットの制限は、半田をホール22内に閉じ込めるためのものである。本発明の本実施形態では、位置決めユニットはホール22であり、これはランスルーホールかインデントのみであってもよい。0020半田41は、導体42とトレース層20間の電気的接続をより緊密にすることが可能であり、また、半田ボールが導体42として使用される場合に生じるが、ホール22を完全に充填することはできないバブルの発生を回避する。0021他方、個別半導体パッケージおよびチップ31のパッケージは柔軟性であってもよい。図12を参照すると、カプセル化材料などの絶縁材料が第2の絶縁層51として使用され、チップ31に溶融されて柱状バンプ32をカプセル化してチップ31を暴露させることが可能である。あるいは、図13に図示されるように、第2の絶縁層52は柱状バンプ32およびチップ31をカプセル化するが、チップ31の上部表面を暴露する。あるいは、図14に図示されるように、第2の絶縁層53は柱状バンプ32をカプセル化するが、チップ31と整列される。0022加えて、半導体パッケージはまたマルチチップパッケージにおいても使用される。図15を参照すると、チップ61をトレースに固定および接続させる空間72が第1の絶縁層のホールに加えて配置されており、チップはホール22’を介して半田ボールに接続される。0023図16を参照すると、本発明の第1の実施形態に従ったリードフレームの斜視図が示されている。図16は図8の底面図であり、第1の導電層によって形成されたパッケージトレースレイアウトユニット80が第1の絶縁層21に埋め込まれており、複数の基準マーク90が、チップがパッケージされる場合にリードフレームを位置決めするために使用される。本発明の実施形態では、個々のパッケージトレースレイアウトユニット80の形状が図17に図示されている。パッケージトレースレイアウトユニット80は、パッケージトレースレイアウトユニットのパターンを形成し、パッケージされるチップに対応するための複数の電気絶縁性パッケージトレースを備えており、より小さなチップは導電ドット84を介して電気的に接続され、より大きなチップは導電ドット74を介して電気的に接続される。従って、本発明の本実施形態では異なるサイズのチップのリードフレームとして使用可能である。図16および図17に図示されるように、パッケージトレースレイアウトユニット80は同一パターンを実質的に有しており、相互に絶縁されているパッケージトレースレイアウトユニット80はマトリクス状に配列され、第1の絶縁層21に埋め込まれている。0024各パッケージトレースレイアウトユニット80は好ましくはファンインまたはファンアウトパターンを有している。第1の導電層20および第2の導電層41は、微細ピッチの機能を達成するための異なるピッチを有することが可能である。第2の実施形態0025図18以降を参照すると、本発明の第2の実施形態に従った半導体パッケージの製造方法が示されている。まず、キャリア19が提供され、このキャリア19は本発明の本実施形態では銅からなる。第1の実施形態の図1~図4のように、他の製造方法は図18に図示されたようなステージ結果を取得し、パターン化された第1の導電層20’がキャリア19上に形成される。0026図19を参照すると、1層のフォトレジスト層25が第1の導電層20’上にコーティングされて、ホール27’がパターン化されたフォトレジスト層25上に形成される。図20を参照すると、第2の導電層27がホール27’に形成される。本発明の本実施形態では、第2の導電層27が電気メッキによって形成され、第1の絶縁層28の表面から突出されるのではなく、実質的に平らである。0027フォトレジスト層25が除去されて、パターン化された第1の導電層20’および第2の導電層27が図21に図示されたように取得される。図22を参照すると、モールド材料が注入されて第1の絶縁層28を形成し、パターン化された第1の導電層20’および第2の導電層27が第1の絶縁層28に埋め込まれる。本発明の本実施形態では、第1の絶縁層28を形成するのに使用されたモールド材料はエポキシ樹脂であり、モールド材料の弾性率は1.0GPaより大きいが、弾性率のCTE値は10ppm未満である。0028エッチングによって、キャリア19は除去されて、図23に図示されるようなパッケージ前の半導体パッケージを取得する。非パッケージ半導体パッケージの適用が図24に図示されており、非パッケージ半導体パッケージは半田33’および柱状バンプ32’を介してチップ31’に接続可能である。0029加えて、第2の導電層27は、テープが除去される場合にQFNパッケージに生じる樹脂残渣問題を解決するために前処理可能である。0030図25を参照すると、導電突起39はパッケージトレースレイアウトの第1の導電層20’上に配置可能である。導電突起39は銀、金、他の金属あるいは導電材料からなることが可能であり、導電突起の上に直接あるパッケージトレースレイアウトの一部は第1の絶縁層28のモールド材料である。従って、非パッケージ半導体パッケージが従来の配線接着に使用される場合、トレースは導電突起39に接続可能であり、リードフレームは可能な限りチップパッケージに近く隣接し、トレースに接続される場合にぐらつきがなく、ワイヤをチップに接着させる効率を増大させる。0031導電層20または20’パッケージトレースは、導電層に対するマイクロフィルム化、暴露およびエッチングなどのさらなるプロセスを適用せずに製造プロセス中に形成されるため、導電層はエッチングピッチによって制約されず、パッケージトレースの信頼性はアンダーカットによって影響されない。しかしながら、パッケージトレースは半導体要素の小型化についての要件をさらに満たす。0032パッケージトレースレイアウトユニットは、微細ピッチの機能を達成するためにファンインまたファンアウトパターンを有している。0033さらに、ホール22位置決めユニットは、半田ボールをパッケージ要素により正確に接続するために位置決め設定をなし、溶解される場合に半田のオーバーフローを回避する。0034加えて、モールド23およびホール22位置決めユニットは第1の絶縁層21の材料を直接使用して形成され、第1の絶縁層21および位置決めユニットはモールド材料を充填して形成され、半導体パッケージの製造プロセスを大きく簡略化することができる。0035さらに、図11によると、パッケージトレース20の配置によって、半田ボール間のピッチはチップバンプ32間のピッチより大きくてもよい。従って、本発明の技術は、ピッチの要件がより少ない製造プロセスに適用可能である。0036さらに、第1の絶縁層21はモールド材料をパッケージトレースパターンのキャリアとして使用し、それゆえパッケージトレースパターンは金属トレースによって接続されず、パッケージトレースパターンを接続するためのトレースを有する従来のリードフレームとは異なる。リードフレームのトレース間の絶縁層は単に絶縁目的で使用され、キャリアとしては使用されることはない。結果として、本発明の実施形態は、リードフレームパターンを接続するための接続トレースを有しておらず、各パッケージは個々のパターンを有しており、切削がより容易である。0037従来のチップにおいて、パッケージトレースは金属トレースを介して接続され、それゆえパッケージトレースは、チップが個々にテスト可能である前にまず分割されなければならない。上記実施形態では、各パッケージトレースパターンは電気的に絶縁され、接続用の金属トレースを有していないため、チップがパッケージトレースに接続された後でもチップは依然としてテスト可能であり、テストにかかる時間およびコストを大きくセーブすることができる。0038本発明は、一例として好ましい実施形態に関して説明されてきたが、本発明はこれらに制限されないことが理解されるべきである。反対に、種々の修正および類似の配列および手順をカバーすることが意図されており、添付の請求項の範囲は従って、すべてのこのような修正および類似の配列および手順を包含するような広範な解釈がなされるべきである。例えば、第1の絶縁層21は必ずしも1つの層に制限されない。本発明の当業者は、複数の材料を使用して複数の形成回数で複合絶縁層を形成したり、同一材料を使用して複数の形成回数で絶縁層を形成したりすることが可能であり、このような修正は依然として、添付の請求項に定義されている本発明の許容範囲内にある。