サージ電圧を吸収する耐圧保護回路であって、2つの電極のうち低電位側の電極に直流電源の正極が接続され、前記サージ電圧を吸収する第1キャパシタと、前記直流電源の正極に一方の電極が接続された第2キャパシタと、前記第1キャパシタの2つの電極のうち高電位側の電極と、前記第2キャパシタの他方の電極と、を接続する第1インダクタと、前記直流電源に並列接続された第2インダクタと、前記直流電源の負極に第1端子が接続され、前記第2キャパシタの他方の電極に第2端子が接続され、当該第1端子を基準とした制御端子の電圧に応じて当該第1端子と当該第2端子とがオンオフする耐圧保護用スイッチ素子と、前記第1キャパシタの端子間電圧が予め定められた閾値電圧未満である場合には、前記耐圧保護用スイッチ素子をオフ状態にし、当該第1キャパシタの端子間電圧が当該閾値電圧以上である場合には、当該耐圧保護用スイッチ素子をスイッチングさせる制御手段と、を備えることを特徴とする耐圧保護回路。一端から他端に向かって電流を流す一方向性素子を備え、前記一方向性素子の一端には、前記第2キャパシタの一方の電極と、前記第2インダクタと、が接続され、前記一方向性素子の他端には、前記直流電源の正極が接続されることを特徴とする請求項1に記載の耐圧保護回路。前記耐圧保護用スイッチ素子は、NチャネルMOSFETであることを特徴とする請求項1または2に記載の耐圧保護回路。第1抵抗と、前記第1抵抗に直列接続された第2抵抗と、を備え、前記第1抵抗と前記第2抵抗とを直列接続したものは、前記第1キャパシタと前記直流電源とを直列接続したものに、並列接続され、前記制御手段は、前記第1抵抗と前記第2抵抗との接続点の電圧が予め定められた規定電圧未満である場合には、前記第1キャパシタの端子間電圧が前記閾値電圧未満であるとして、前記耐圧保護用スイッチ素子をオフ状態にし、前記第1抵抗と前記第2抵抗との接続点の電圧が前記規定電圧以上である場合には、前記第1キャパシタの端子間電圧が前記閾値電圧以上であるとして、前記耐圧保護用スイッチ素子をスイッチングさせることを特徴とする請求項1から3のいずれかに記載の耐圧保護回路。スイッチ素子Q2のソースは、基準電位源GNDより電位の高いキャパシタC1の一方の電極に接続されている。このため、スイッチ素子Q2は、いわゆるハイサイド側のスイッチ素子である。したがって、スイッチ素子Q2を、PチャネルMOSFETで構成する必要がある。しかしながら、このPチャネルMOSFETは、流通している種類が少ないため、耐圧保護回路100Aの設計容易性を向上させることが困難であった。上述の課題を鑑み、本発明は、スイッチ素子の耐圧保護回路について、損失を抑制しつつ、設計容易性を向上させることを目的とする。本発明は、上述の課題を解決するために、以下の事項を提案している。1本発明は、サージ電圧を吸収する耐圧保護回路例えば、図1の耐圧保護回路1に相当であって、2つの電極のうち低電位側の電極に直流電源例えば、図1の直流電源Vinに相当の正極が接続され、前記サージ電圧を吸収する第1キャパシタ例えば、図1のキャパシタC1に相当と、前記直流電源の正極に一方の電極が接続された第2キャパシタ例えば、図1のキャパシタC3に相当と、前記第1キャパシタの2つの電極のうち高電位側の電極と、前記第2キャパシタの他方の電極と、を接続する第1インダクタ例えば、図1のインダクタL1に相当と、前記直流電源に並列接続された第2インダクタ例えば、図1のインダクタL2に相当と、前記直流電源の負極に第1端子例えば、後述のソースに相当が接続され、前記第2キャパシタの他方の電極に第2端子例えば、後述のドレインに相当が接続され、当該第1端子を基準とした制御端子例えば、後述のゲートに相当の電圧に応じて当該第1端子と当該第2端子とがオンオフする耐圧保護用スイッチ素子例えば、図1のスイッチ素子Q3に相当と、前記第1キャパシタの端子間電圧が予め定められた閾値電圧未満である場合には、前記耐圧保護用スイッチ素子をオフ状態にし、当該第1キャパシタの端子間電圧が当該閾値電圧以上である場合には、当該耐圧保護用スイッチ素子をスイッチングさせる制御手段例えば、図1の制御回路10に相当と、を備えることを特徴とする耐圧保護回路を提案している。この発明によれば、第1キャパシタの端子間電圧が閾値電圧未満であれば、耐圧保護用スイッチ素子がオフ状態である。これによれば、第1キャパシタと直流電源とを直列接続したものに、第1インダクタと第2キャパシタと第2インダクタとを直列接続したものが、並列接続されることになる。このため、第2キャパシタが充電され、第2キャパシタの端子間電圧は、第1キャパシタの端子間電圧と、直流電源の電源電圧と、を積算した電圧に、略等しくなる。サージ電圧を第1キャパシタが吸収して、第1キャパシタの端子間電圧が閾値電圧以上になると、耐圧保護用スイッチ素子がスイッチングする。まず、上述のスイッチングにより耐圧保護用スイッチ素子がオン状態である場合について説明する。この場合、第1キャパシタの高電位側の電極から、第1インダクタおよびオン状態の耐圧保護用スイッチ素子を介して、直流電源の負極に電流が流れる。また、第1キャパシタの端子間電圧が閾値電圧未満である期間において充電された第2キャパシタの端子間電圧により、第2インダクタから、第2キャパシタおよびオン状態の耐圧保護用スイッチ素子を介して、直流電源の負極に電流が流れる。以上によれば、第1キャパシタに蓄積されたエネルギーにより、第1インダクタおよび第2インダクタに電流が流れ、第1キャパシタに蓄積されたエネルギーが、第1インダクタおよび第2インダクタに移動し、第1インダクタおよび第2インダクタにエネルギーが蓄積されることとなる。次に、上述のスイッチングにより耐圧保護用スイッチ素子がオフ状態である場合について説明する。この場合、第1インダクタに蓄積されたエネルギーにより、第1インダクタから、第2キャパシタを介して、直流電源の正極に電流が流れる。また、第2インダクタに蓄積されたエネルギーにより、第2インダクタから、直流電源の正極に電流が流れる。以上によれば、第1インダクタおよび第2インダクタに蓄積されたエネルギーにより、第1インダクタおよび第2インダクタから直流電源の正極に電流が流れ、第1インダクタおよび第2インダクタに蓄積されたエネルギーが、直流電源に移動することとなる。以上より、サージ電圧を吸収したことにより第1キャパシタに蓄積されたエネルギーを、直流電源に移動させることができる。このため、耐圧保護回路の損失を低減できる。また、第1端子を基準とした制御端子の電圧に応じてオンオフする耐圧保護用スイッチ素子の第1端子は、直流電源の負極に接続される。このため、耐圧保護用スイッチ素子は、いわゆるローサイド側のスイッチ素子である。したがって、この耐圧保護用スイッチ素子を、上述のスイッチ素子Q2のようにPチャネルMOSFETで構成する必要がない。よって、耐圧保護回路の設計容易性を向上させることができる。2本発明は、1の耐圧保護回路について、一端例えば、後述のアノードに相当から他端例えば、後述のカソードに相当に向かって電流を流す一方向性素子例えば、図1のダイオードD4に相当を備え、前記一方向性素子の一端には、前記第2キャパシタの一方の電極と、前記第2インダクタと、が接続され、前記一方向性素子の他端には、前記直流電源の正極が接続されることを特徴とする耐圧保護回路を提案している。この発明によれば、1の耐圧保護回路において、一方向性素子を設け、直流電源の正極から第2キャパシタや第2インダクタに電流が流れるのを防止する。このため、第1キャパシタに蓄積されたエネルギーを、第1インダクタおよび第2インダクタに的確に移動させ、第1インダクタおよび第2インダクタに蓄積されたエネルギーを、直流電源に的確に移動させることができる。3本発明は、1または2の耐圧保護回路について、前記耐圧保護用スイッチ素子は、NチャネルMOSFETであることを特徴とする耐圧保護回路を提案している。ここで、NチャネルMOSFETは、BJTBipolarJunctionTransistorといった他のスイッチ素子と比べて、スイッチング速度の速い素子である。そこで、この発明によれば、1または2の耐圧保護回路において、耐圧保護用スイッチ素子をNチャネルMOSFETで構成することとした。このため、耐圧保護用スイッチ素子のオンオフを、第1キャパシタの端子間電圧の変化に対して迅速に追従させることができ、第1キャパシタと、第1インダクタおよび第2インダクタと、直流電源と、の間でのエネルギーの移動を、さらに的確に行うことができる。4本発明は、1~3のいずれかの耐圧保護回路について、第1抵抗例えば、図1の抵抗R2に相当と、前記第1抵抗に直列接続された第2抵抗例えば、図1の抵抗R3に相当と、を備え、前記第1抵抗と前記第2抵抗とを直列接続したものは、前記第1キャパシタと前記直流電源とを直列接続したものに、並列接続され、前記制御手段は、前記第1抵抗と前記第2抵抗との接続点の電圧が予め定められた規定電圧未満である場合には、前記第1キャパシタの端子間電圧が前記閾値電圧未満であるとして、前記耐圧保護用スイッチ素子をオフ状態にし、前記第1抵抗と前記第2抵抗との接続点の電圧が前記規定電圧以上である場合には、前記第1キャパシタの端子間電圧が前記閾値電圧以上であるとして、前記耐圧保護用スイッチ素子をスイッチングさせることを特徴とする耐圧保護回路を提案している。この発明によれば、1~3のいずれかの耐圧保護回路において、第1抵抗と、第1抵抗に直列接続された第2抵抗と、を設け、第1抵抗と第2抵抗とを直列接続したものを、第1キャパシタと直流電源とを直列接続したものに、並列接続することとした。また、制御手段により、第1抵抗と第2抵抗との接続点の電圧が規定電圧未満である場合には、第1キャパシタの端子間電圧が閾値電圧未満であるとして、耐圧保護用スイッチ素子をオフ状態にすることとした。また、制御手段により、第1抵抗と第2抵抗との接続点の電圧が規定電圧以上である場合には、第1キャパシタの端子間電圧が閾値電圧以上であるとして、耐圧保護用スイッチ素子をスイッチングさせることとした。このため、第1キャパシタの高電位側の電極が制御手段に直接接続されている場合と比べて、制御手段に印加される電圧レベルを下げることができる。本発明によれば、耐圧保護回路の損失を低減できるとともに、耐圧保護回路の設計容易性を向上させることができる。以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態における構成要素は適宜、既存の構成要素などとの置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、以下の実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。<スイッチング回路AAの構成>図1は、本発明の一実施形態に係る耐圧保護回路1を備えるスイッチング回路AAの回路図である。スイッチング回路AAは、図4に示した第2の従来例に係るスイッチング回路CCとは、耐圧保護回路100Aの代わりに耐圧保護回路1を備える点が異なる。なお、スイッチング回路AAにおいて、スイッチング回路CCと同一構成要件については、同一符号を付し、その説明を省略する。<耐圧保護回路1の構成>耐圧保護回路1は、キャパシタC1、C3と、ダイオードD1、D4と、インダクタL1、L2と、NチャネルMOSFETで構成されるスイッチ素子Q3と、抵抗R2、R3と、制御回路10と、を備える。抵抗R2と抵抗R3とは直列接続され、これら抵抗R2、R3を直列接続したものは、キャパシタC1と直流電源Vinとを直列接続したものに、並列接続される。具体的には、キャパシタC1の一方の電極には、抵抗R2の一端が接続され、抵抗R2の他端には、抵抗R3の一端が接続され、抵抗R3の他端には、直流電源Vinの負極が接続される。直流電源Vinの正極には、キャパシタC1の他方の電極が接続される。キャパシタC1の一方の電極には、インダクタL1の一端も接続される。インダクタL1の他端には、キャパシタC3の他方の電極が接続されるとともに、スイッチ素子Q3のドレインが接続される。直流電源Vinの正極には、ダイオードD4を介してキャパシタC3の一方の電極が接続される。具体的には、直流電源Vinの正極には、ダイオードD4のカソードが接続され、ダイオードD4のアノードには、キャパシタC3の一方の電極が接続される。直流電源Vinには、ダイオードD4を介してインダクタL2が並列接続される。具体的には、直流電源Vinの正極には、ダイオードD4のカソードが接続され、ダイオードD4のアノードには、インダクタL2の一端が接続され、インダクタL2の他端には、直流電源Vinの負極が接続される。スイッチ素子Q3のソースには、直流電源Vinの負極が接続される。スイッチ素子Q3のゲートには、抵抗R2の他端および抵抗R3の一端に接続された制御回路10が接続される。<スイッチング回路AAの動作>以上の構成を備えるスイッチング回路AAは、スイッチング回路CCと同様に、スイッチ素子Q1をスイッチングさせることで2次巻線W2に起電力を発生させ、ダイオードD2で整流し、キャパシタC2で平滑化して、出力端子OUT1、OUT2から出力する。また、スイッチング回路AAは、スイッチング回路CCと同様に、スイッチング回路AAに発生するサージ電圧を耐圧保護回路1で吸収して、スイッチ素子Q1のコレクタ-エミッタ間電圧VCEQ1がスイッチ素子Q1の耐圧を超えてしまうのを防止する。<耐圧保護回路1の動作>まず、制御回路10の動作について説明する。制御回路10には、キャパシタC1の端子間電圧と、直流電源Vinの電源電圧VVinと、を積算した電圧を、抵抗R2、R3で抵抗分割したものが、印加される。制御回路10は、印加された電圧が予め定められた規定電圧未満である場合には、スイッチ素子Q3をオフ状態にし、印加された電圧が規定電圧以上である場合には、予め定められた周波数でスイッチ素子Q3をスイッチングさせる。なお、制御回路10に印加される電圧は、キャパシタC1の端子間電圧に応じて変化することになる。ここで、直流電源Vinの電源電圧VVinが略一定であるとともに、キャパシタC1の端子間電圧が閾値電圧になると、制御回路10に印加される電圧が規定電圧に等しくなるものとすると、制御回路10は、キャパシタC1の端子間電圧が閾値電圧未満である場合には、スイッチ素子Q3をオフ状態にし、キャパシタC1の端子間電圧が閾値電圧以上である場合には、予め定められた周波数でスイッチ素子Q3をスイッチングさせることになる。キャパシタC1の端子間電圧が閾値電圧未満である期間では、制御回路10は、上述のようにスイッチ素子Q3をオフ状態にする。これによれば、キャパシタC1と直流電源Vinとを直列接続したものに、インダクタL1とキャパシタC3とインダクタL2とを直列接続したものが、並列接続されることになる。このため、キャパシタC3が充電され、キャパシタC3の端子間電圧は、キャパシタC1の端子間電圧と、直流電源Vinの電源電圧VVinと、を積算した電圧に略等しくなる。次に、以上の制御回路10を備える耐圧保護回路1の動作について説明する。耐圧保護回路1は、スイッチング回路AAで発生したサージ電圧をキャパシタC1で吸収して、キャパシタC1の端子間電圧が閾値電圧まで上昇すると、スイッチ素子Q3をスイッチングさせて、キャパシタC1に蓄積されたエネルギーを直流電源Vinに移動させる。スイッチング回路AAで発生したサージ電圧をキャパシタC1が吸収すると、キャパシタC1にエネルギーが蓄えられ、キャパシタC1の端子間電圧が上昇する。キャパシタC1の端子間電圧が上述の閾値電圧まで上昇すると、耐圧保護回路1は、制御回路10により、スイッチ素子Q3をスイッチングさせる。上述のスイッチングによりスイッチ素子Q3がオン状態である場合には、キャパシタC1の一方の電極から、インダクタL1およびオン状態のスイッチ素子Q3を介して、直流電源Vinの負極に電流が流れる。また、キャパシタC1の端子間電圧が閾値電圧未満である期間において充電されたキャパシタC3の端子間電圧により、インダクタL2から、キャパシタC3およびオン状態のスイッチ素子Q3を介して、直流電源Vinの負極に電流が流れる。以上によれば、キャパシタC1に蓄積されたエネルギーにより、インダクタL1およびインダクタL2に電流が流れ、キャパシタC1に蓄積されたエネルギーが、インダクタL1およびインダクタL2に移動し、インダクタL1およびインダクタL2にエネルギーが蓄積されることとなる。上述のスイッチングによりスイッチ素子Q3がオフ状態である場合には、インダクタL1に蓄積されたエネルギーにより、インダクタL1から、キャパシタC3およびダイオードD4を介して、直流電源Vinの正極に電流が流れる。また、インダクタL2に蓄積されたエネルギーにより、インダクタL2から、ダイオードD4を介して、直流電源Vinの正極に電流が流れる。以上によれば、インダクタL1およびインダクタL2に蓄積されたエネルギーにより、インダクタL1およびインダクタL2から直流電源Vinの正極に電流が流れ、インダクタL1およびインダクタL2に蓄積されたエネルギーが、直流電源Vinに移動することとなる。以上の耐圧保護回路1によれば、以下の効果を奏することができる。耐圧保護回路1は、スイッチング回路AAでサージ電圧が発生すると、このサージ電圧をキャパシタC1で吸収する。このため、スイッチ素子Q1を耐圧保護できる。また、耐圧保護回路1は、サージ電圧を吸収したことによりキャパシタC1に蓄積されたエネルギーを、直流電源Vinに移動させることができる。このため、耐圧保護回路1の損失を低減できる。また、耐圧保護回路1では、スイッチ素子Q3のソースは、基準電位源GNDに接続される。このため、スイッチ素子Q3は、いわゆるローサイド側のスイッチ素子である。したがって、このスイッチ素子Q3を、図4に示したスイッチ素子Q2のようにPチャネルMOSFETで構成する必要がない。よって、耐圧保護回路1の設計容易性を向上させることができる。また、耐圧保護回路1は、ダイオードD4により、直流電源Vinの正極からキャパシタC3やインダクタL2に電流が流れるのを防止する。このため、キャパシタC1に蓄積されたエネルギーを、インダクタL1およびインダクタL2に的確に移動させ、インダクタL1およびインダクタL2に蓄積されたエネルギーを、直流電源Vinに的確に移動させることができる。また、耐圧保護回路1では、スイッチ素子Q3がNチャネルMOSFETで構成されている。ここで、NチャネルMOSFETは、BJTといった他のスイッチ素子と比べて、スイッチング速度の速い素子である。このため、スイッチ素子Q3のオンオフを、キャパシタC1の端子間電圧の変化に対して迅速に追従させることができ、キャパシタC1と、インダクタL1、L2と、直流電源Vinと、の間でのエネルギーの移動を、さらに的確に行うことができる。また、耐圧保護回路1では、制御回路10に、キャパシタC1の端子間電圧と、直流電源Vinの電源電圧VVinと、を積算した電圧を、抵抗R2、R3で抵抗分割したものが、印加される。このため、制御回路10にキャパシタC1の一方の電極を直接接続した場合、すなわち制御回路10に、キャパシタC1の端子間電圧と、直流電源Vinの電源電圧VVinと、を積算した電圧が印加される場合と比べて、制御回路10に印加される電圧レベルを下げることができる。本発明は、上述の実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。