シフトレジスタユニットであって、ドレインが第1のクロック信号入力端に接続され、ソースが第1の信号出力端に接続される第1の薄膜トランジスタと、ドレインが第1の信号出力端に接続され、ゲートがリセット信号入力端に接続され、ソースがローレベル信号入力端に接続される第2の薄膜トランジスタと、ドレインが前記第1のクロック信号入力端に接続され、ゲートが前記第1の薄膜トランジスタのゲートに接続され、ソースが第2の信号出力端に接続される第3の薄膜トランジスタと、ドレインが前記第3の薄膜トランジスタのドレインに接続され、ゲートが第2のクロック信号入力端に接続され、ソースがローレベル信号入力端に接続される第4の薄膜トランジスタと、ゲートとドレインがいずれもスタート信号入力端に接続され、ソースが前記第1の薄膜トランジスタのゲートに接続される第5の薄膜トランジスタと、両端がそれぞれ前記第1の薄膜トランジスタのゲートとソースとに接続されるコンデンサーと、を備え、前記第1のクロック信号入力端がクロック信号を入力し、前記第2のクロック信号入力端が前記第1のクロック信号入力の信号と逆位相になるクロック信号を入力し、前記リセット信号入力端がリセット信号を入力し、前記スタート信号入力端がスタート信号を入力し、前記ローレベル信号入力端がローレベル信号を入力し、前記第1の信号出力端がゲート駆動信号を出力し、前記第2の信号出力端が隣接する次のシフトレジスタユニットに制御信号を提供することを特徴とするシフトレジスタユニット。前記ゲート駆動信号がローレベルに保持される必要のある段階において、前記ゲート駆動信号のレベルをローレベルにプルダウンするように制御するプルダウンモジュールを更に備えることを特徴とする請求項1に記載のシフトレジスタユニット。前記プルダウンモジュールは駆動ユニットとプルダウンユニットとを備え、前記駆動ユニットは、前記プルダウンユニットを、前記ゲート駆動信号がローレベルに保持される必要のある段階において動作するように駆動し、前記プルダウンユニットは、前記駆動ユニットの制御によって前記ゲート駆動信号をローレベルにプルダウンすることを特徴とする請求項2に記載のシフトレジスタユニット。前記駆動ユニットは、ドレインとゲートとが前記第1のクロック信号入力端に接続される第9の薄膜トランジスタと、ドレインが前記第1のクロック信号入力端に接続され、ゲートが前記第2のクロック信号入力端に接続され、ソースが前記第9の薄膜トランジスタのソースに接続される第10薄膜トランジスタと、ドレインが前記第9の薄膜トランジスタのソースと第10薄膜トランジスタのソースとに接続され、ゲートが前記第3の薄膜トランジスタのソースに接続され、ソースが前記ローレベル信号入力端に接続される第11の薄膜トランジスタと、を備え、前記プルダウンユニットはドレインが前記第5の薄膜トランジスタのソースに接続され、ゲートが前記第9の薄膜トランジスタのソースに接続され、ソースが前記ローレベル信号入力端に接続される第6薄膜トランジスタと、ドレインが前記第1の信号出力端に接続され、ゲートが前記第9の薄膜トランジスタのソースに接続され、ソースが前記ローレベル信号入力端に接続される第7の薄膜トランジスタと、ドレインが前記第1の信号出力端に接続され、ゲートが前記第2のクロック信号入力端に接続され、ソースが前記ローレベル信号入力端に接続される第8の薄膜トランジスタと、を備えることを特徴とする請求項3に記載のシフトレジスタユニット。前記駆動ユニットは、ドレインがハイレベル信号入力端に接続され、ゲートが前記第1のクロック信号入力端に接続される第12の薄膜トランジスタと、ドレインが前記第12の薄膜トランジスタのソースに接続され、ゲートが前記第2のクロック信号入力端に接続され、ソースが前記ローレベル信号入力端に接続される第13の薄膜トランジスタと、ドレインが前記第12の薄膜トランジスタのソースに接続され、ゲートが前記第3の薄膜トランジスタのソースに接続され、ソースが前記ローレベル信号入力端に接続される第14の薄膜トランジスタと、前記プルダウンユニットは、ゲートが前記第12の薄膜トランジスタのソースに接続され、ドレインが前記第5の薄膜トランジスタのソースに接続され、ソースが前記ローレベル信号入力端に接続される第6薄膜トランジスタと、ドレインが前記第1の信号出力端に接続され、ゲートが前記第12の薄膜トランジスタのソースに接続され、ソースが前記ローレベル信号入力端に接続される第7の薄膜トランジスタと、ドレインが前記第1の信号出力端に接続され、ゲートが前記第2のクロック信号入力端に接続され、ソースが前記ローレベル信号入力端に接続される第8の薄膜トランジスタと、を備え、前記ハイレベル信号入力端はハイレベル信号を入力することを特徴とする請求項3に記載のシフトレジスタユニット。ドレインが前記第5の薄膜トランジスタのソースに接続され、ゲートが前記リセット信号入力端に接続され、ソースが前記ローレベル信号入力端に接続される第15の薄膜トランジスタを更に備えることを特徴とする請求項4又は5に記載のシフトレジスタユニット。液晶ディスプレーゲート駆動装置であって、順次に接続するn個の請求項1から請求項6までのいずれか一つに記載される前記シフトレジスタユニットを備え、ただし、nが自然数であって、1個目のシフトレジスタユニットとn個目のシフトレジスタユニット以外、他の各シフトレジスタユニットの第2の信号出力端はいずれも隣接する一つ前のシフトレジスタユニットのリセット信号入力端、及び隣接する次のシフトレジスタユニットのスタート信号入力端に接続され、1個目のシフトレジスタユニットの第2の信号出力端が2個目のシフトレジスタユニットのスタート信号入力端に接続され、最後のシフトレジスタユニットの第2の信号出力端がn1目のシフトレジスタユニットのリセット信号入力端、及び自身のリセット信号入力端に接続されることを特徴とする液晶ディスプレーゲート駆動装置。前記奇数目のシフトレジスタユニットは、第1のクロック信号入力端が第1のクロック信号を入力し、その第2のクロック信号入力端が第2のクロック信号を入力し、偶数目のシフトレジスタユニットは、第1のクロック信号入力端が第2のクロック信号を入力し、その第2のクロック信号入力端が第1のクロック信号を入力し、前記第1のクロック信号と第2のクロック信号は互いに逆位相の信号である請求項7に記載の液晶ディスプレーゲート駆動装置。液晶ディスプレーであって、請求項7又は請求項8に記載の前記液晶ディスプレーゲート駆動装置を備えることを特徴とする液晶ディスプレー。本発明は、従来技術において遅延の累積によって、ゲート駆動装置が出力したゲート駆動信号の正確度が低減される、という課題を解決するため、シフトレジスタユニット、ゲート駆動装置及び液晶ディスプレーを提供することを目的とする。本発明の実施例が提供するシフトレジスタユニットであって、ドレインが第1のクロック信号入力端に接続され、ソースが第1の信号出力端に接続される第1の薄膜トランジスタと、ドレインが第1の信号出力端に接続され、ゲートがリセット信号入力端に接続され、ソースがローレベル信号入力端に接続される第2の薄膜トランジスタと、ドレインが前記第1のクロック信号入力端に接続され、ゲートが前記第1の薄膜トランジスタのゲートに接続され、ソースが第2の信号出力端に接続される第3の薄膜トランジスタと、ドレインが前記第3の薄膜トランジスタのドレインに接続され、ゲートが第2のクロック信号入力端に接続され、ソースがローレベル信号入力端に接続される第4の薄膜トランジスタと、ゲートとドレインがいずれもスタート信号入力端に接続され、ソースが前記第1の薄膜トランジスタのゲートに接続される第5の薄膜トランジスタと、両端がそれぞれ前記第1の薄膜トランジスタのゲートとソースとに接続されるコンデンサーと、を備え、前記第1のクロック信号入力端がクロック信号を入力し、前記第2のクロック信号入力端が前記第1のクロック信号入力の信号と逆位相になるクロック信号を入力し、前記リセット信号入力端がリセット信号を入力し、前記スタート信号入力端がスタート信号を入力し、前記ローレベル信号入力端がローレベル信号を入力し、前記第1の信号出力端がゲート駆動信号を出力し、前記第2の信号出力端が隣接する次のシフトレジスタユニットに制御信号を提供する。本発明が更に提供する液晶ディスプレーゲート駆動装置であって、順次に接続するn個の前記シフトレジスタユニットを備え、ただし、nが自然数であって、1個目のシフトレジスタユニットとn個目のシフトレジスタユニット以外、他の各シフトレジスタユニットの第2の信号出力端はいずれも隣接する一つ前のシフトレジスタユニットのリセット信号入力端、及び隣接する次のシフトレジスタユニットのスタート信号入力端に接続され、1個目のシフトレジスタユニットの第2の信号出力端が2個目のシフトレジスタユニットのスタート信号入力端に接続され、最後のシフトレジスタユニットの第2の信号出力端がn1個目のシフトレジスタユニットのリセット信号入力端、及び自身のリセット信号入力端に接続されている。本発明が更に提供する液晶ディスプレーであって、前記液晶ディスプレーゲート駆動装置を備える。本発明が提供するシフトレジスタユニット、ゲート駆動装置及び液晶ディスプレーは、第1の薄膜トランジスタのゲートと第3の薄膜トランジスタのゲートとは、いずれも第5の薄膜トランジスタのソースに接続され、第1の薄膜トランジスタのドレインと第3の薄膜トランジスタのソースとはいずれも第1のクロック信号入力端に接続され、第3の薄膜トランジスタのドレインが第2の信号出力端に接続され、第1の薄膜トランジスタのソースが第1の信号出力端に接続されている。このような接続方法によって、第1の信号出力端が出力する信号が、第2の信号出力端が出力する信号と大体同じようになるのを保証でき、且つ第2の信号出力端が画素領域のゲートラインに接続されないため、画素領域の負荷による影響を受けなく、第2の信号出力端が出力する信号は第1の信号出力端が出力する信号と比べ、遅延がより小さい。第2の信号出力端が出力する信号を隣接する次のシフトレジスタユニットにとって必要となる制御信号とすることによって、遅延の累積によりもたらした、ゲート駆動装置が出力したゲート駆動信号の正確度が低減される、という課題を解決することができ、ゲート駆動信号の正確度を向上させる。本発明の実施例または従来技術の技術案をさらに明瞭に説明するために、以下は、実施例または従来技術の説明に必要となる図面を簡単に説明する。下記の図面は明らかに本発明の一部の実施例に係わるものにすぎず、当業者にとって進歩な労働を支払わない場合に、これらの図面に基づいてほかの図面を得られる。本発明の実施例の目的、技術案及びメリットを更に明瞭にするために、以下は、本発明の実施例の図面を結合して、本発明の実施例の技術案を明瞭で完全に説明する。下記の実施例は明らかに本発明の一部の実施例に過ぎず、全部の実施例を含まれないのである。本発明の実施例に基づいて、当業者は進歩な労働を支払わない場合に得るほかの実施例も、本発明の保護した範囲に属する。図1は本発明の第1実施例に係わるシフトレジスタユニットの構成模式図である。このシフトレジスタユニットは、第1の薄膜トランジスタT1と、第2の薄膜トランジスタT2と、第3の薄膜トランジスタT3と、第4の薄膜トランジスタT4と、第5の薄膜トランジスタT5と、コンデンサーC1と、を備える。第1の薄膜トランジスタT1のドレインが第1のクロック信号入力端CLKINに接続され、ソースが第1の信号出力端OUT1に接続される。第2の薄膜トランジスタT2のドレインが第1の信号出力端OUT1に接続され、ゲートがリセット信号入力端RESETINに接続され、ソースがローレベル信号入力端VSSINに接続される。第3の薄膜トランジスタT3のドレインが第1のクロック信号入力端CLKINに接続され、ゲートが第1の薄膜トランジスタT1のゲートに接続され、ソースが第2の信号出力端OUT2に接続される。第4の薄膜トランジスタT4のドレインが第3の薄膜トランジスタT3のドレインに接続され、ゲートが第2のクロック信号入力端CLKBINに接続され、ソースがローレベル信号入力端VSSINに接続される。第5の薄膜トランジスタT5のゲートとドレインがいずれもスタート信号入力端STVINに接続され、ソースが第1の薄膜トランジスタT1のゲートに接続される。コンデンサーC1の両端がそれぞれ第1の薄膜トランジスタT1のゲートとソースとに接続される。ただし、第1のクロック信号入力端CLKINはクロック信号を入力する。第2のクロック信号入力端CLKBINは第1のクロック信号の入力信号と逆位相になるクロック信号を入力する。リセット信号入力端RESETINはリセット信号を入力する。スタート信号入力端STVINはフレームスタート信号を入力する。ローレベル信号入力端VSSINはローレベル信号を入力する。第1の信号出力端OUT1はゲート駆動信号を出力する。第2の信号出力端OUT2は隣接する次のシフトレジスタユニットに制御信号を提供する。本発明の第1実施例が提供するシフトレジスタユニットは第1の信号出力端と第2の信号出力端を備える。前記第1の信号出力端はゲート駆動信号を出力する。即ち、第1の信号出力端が画素領域のゲートラインに接続される。第2の信号出力端は隣接する次のシフトレジスタユニットに制御信号を提供する。前記隣接する次のシフトレジスタユニットに必要となる制御信号はリセット信号とフレームスタート信号を備えてもいい。隣接する一つ前のシフトレジスタユニットが出力するゲート駆動信号は、隣接する次のシフトレジスタユニットの制御信号としてもいい。第1実施例においては、第1の薄膜トランジスタのゲートと第3の薄膜トランジスタのゲートとはいずれも第5の薄膜トランジスタのソースに接続され、第1の薄膜トランジスタのドレインと第3の薄膜トランジスタのソースとはいずれも第1のクロック信号入力端に接続され、第3の薄膜トランジスタのドレインは第2の信号出力端に接続され、第1の薄膜トランジスタのソースは第1の信号出力端に接続される。このような接続方法によって、第1の信号出力端が出力する信号は第2の信号出力端が出力する信号と大体同じであって、且つ第2の信号出力端が画素領域のゲートラインに接続されないため、画素領域の負荷に影響されないので、第2の信号出力端が出力する信号は第1の信号出力端が出力する信号に比べて、遅延がより小さい。第2の信号出力端が出力する信号を隣接する次のシフトレジスタユニットに必要となる制御信号とすることによって、遅延累積によってゲート駆動装置が出力するゲート駆動信号の正確度が低減されるという課題を解決でき、且つゲート駆動信号の正確度を向上させることができる。第1実施例が提供するシフトレジスタユニットは、実際にシフトレジスタユニットが生成する制御信号とゲート駆動信号とを分離して、ゲート駆動信号がゲートラインを駆動するのみに用いられて、隣接する次のシフトレジスタユニットがゲート駆動信号を生成するように制御する機能は第2の信号出力端が出力する信号によって実現されるが、従来技術のように、一つの信号出力端が生成するゲート駆動信号はゲートラインを駆動するためにも用いられ、隣接する次のシフトレジスタユニットがゲート駆動信号を生成するように制御するためにも用いられることではないのである。図2は図1に示したシフトレジスタユニットが生成するゲート駆動信号の模式図である。液晶ディスプレーにとっては、一行のゲートラインをオンするように制御する必要があるときに、この行のゲートラインに接続されるシフトレジスタユニットが出力するゲート駆動信号はハイレベルである。この行のゲートラインをオフするように制御する必要があるときに、この行のゲートラインに接続されるシフトレジスタユニットが出力するゲート駆動信号はローレベルである。液晶ディスプレーが順次走査を採用する場合に、ゲートラインがa行あって、液晶ディスプレーの1フレームの表示時間がTとすると、ゲート駆動信号がハイレベルに保持された時間はTaである。しかし、第1の信号出力端が出力するゲート駆動信号は、ローレベルに保持される段階において、クロック信号の影響によってハイレベルになってしまう可能性があって、これにより、液晶ディスプレーの正常表示に影響する。図1を例にして、第1の薄膜トランジスタT1のドレインが第1のクロック信号出力端に接続され、ゲート駆動信号がローレベルに保持される段階において、第1のクロック信号入力端CLKINに入力される信号は依然としてハイレベルになる。第1のクロック信号入力端CLKINに入力される信号がハイレベルになることは、ゲート駆動信号もハイレベルになることをもたらす可能がある。第2の薄膜トランジスタは、ゲート駆動信号のレベルを低減するレベルプルダウン役割を果たすことができるが、第2の薄膜トランジスタは、リセット信号入力端RESETINに入力されるリセット信号がハイレベルである場合こそに、レベルをプルダウンする役割を果たす。第2の薄膜トランジスタがオフされる場合に、ゲート駆動信号をローレベルに確実に保持されることが保証できない。図3は本発明の第2実施例に係わるシフトレジスタユニットの構成模式図である。この実施例においては、第1実施例の上にプルダウンモジュール11が追加される。このプルダウンモジュールは、第1の信号出力端OUT1に接続され、ゲート駆動信号がローレベルに保持される必要のある段階において、駆動信号のレベルをローレベルにプルダウンするように制御する。プルダウンモジュール11は駆動ユニット11aとプルダウンユニット11bとを備えてもいい。駆動ユニット11aは第1のクロック信号入力端CLKINと第2のクロック信号入力端CLKBINと第2の信号出力端OUT2とに接続されることができ、ゲート駆動信号がローレベルに保持される必要のある段階においてプルダウンユニットを動作させるように駆動する。プルダウンユニット11bが駆動ユニット11aと第1の信号出力端OUT1とに接続され、駆動ユニット11aの制御によって第1の信号出力端OUT1が出力するゲート駆動信号をローレベルにプルダウンする。図4は本発明の第3実施例に係わるシフトレジスタユニットの構成模式図である。この実施例において、駆動ユニット11aは第9の薄膜トランジスタT9と第10薄膜トランジスタT10と第11の薄膜トランジスタT11とを備える。第9の薄膜トランジスタT9のドレインとゲートが第1のクロック信号入力端CLKINに接続される。第10薄膜トランジスタT10のドレインが第1のクロック信号入力端CLKINに接続され、ゲートが第2のクロック信号入力端CLKBINに接続され、ソースが第9の薄膜トランジスタT9のソースに接続される。第11の薄膜トランジスタT11のドレインが第9の薄膜トランジスタT9のソースと第10薄膜トランジスタT10のソースに接続され、ゲートが第3の薄膜トランジスタT3のソースに接続され、ソースがローレベル信号入力端VSSINに接続される。プルダウンユニット11bは第6の薄膜トランジスタT6と第7の薄膜トランジスタT7と第8の薄膜トランジスタT8とを備える。第6の薄膜トランジスタT6のドレインが第5の薄膜トランジスタT5のソースに接続され、ゲートが第9の薄膜トランジスタT9のソースに接続され、ソースがローレベル信号入力端VSSINに接続される。第7の薄膜トランジスタT7のドレインが第1の信号出力端OUT1に接続され、ゲートが第9の薄膜トランジスタT9のソースに接続され、ソースがローレベル信号入力端VSSINに接続される。第8の薄膜トランジスタT8のドレインが第1の信号出力端OUT1に接続され、ゲートが第2のクロック信号入力端CLKBINに接続され、ソースがローレベル信号入力端VSSINに接続される。図5は本発明に係わる液晶ディスプレーゲート駆動装置の構成模式図である。この装置は順次に接続されるn個の前記各実施例に記載のシフトレジスタユニットを備える。ただし、nは自然数である。各シフトレジスタユニットはそれぞれSR1、SR2、......、SRnと標識される。1個目のシフトレジスタユニットSR1とn個目のシフトレジスタユニットSRn以外に、各シフトレジスタユニットの第2の信号出力端OUT2はいずれも隣接する一つ前のシフトレジスタユニットのリセット信号入力端RESETIN、及び隣接する次のシフトレジスタユニットのスタート信号入力端STVINに接続される。1個目のシフトレジスタユニットSR1の第2の信号出力端OUT2が2個目のシフトレジスタユニットのスタート信号入力端STVINに接続される。最後のシフトレジスタユニットSRnの第2の信号出力端OUT2がn1個目のシフトレジスタユニットのリセット信号入力端RESETIN、及び自身のリセット信号入力端RESETINに接続される。各シフトレジスタユニットが出力するゲート駆動信号はそれぞれGL1、GL2、......、GLnと標識される。図5及び前述各シフトレジスタユニットの実施例を結合して、本発明が提供するゲート駆動装置における各シフトレジスタユニットの接続関係が明瞭に見える。以下は、単独のシフトレジスタユニットにおいて入/出力の信号間のシーケンス関係、及び液晶ディスプレーのゲート駆動装置において入/出力の信号間のシーケンス関係を説明する。図6は図5に示した液晶ディスプレーゲート駆動装置が信号を入/出力するシーケンスを示した図である。STVはフレームスタート信号であって、1個目のシフトレジスタユニットSR1のスタート信号入力端STVINに入力される。他のシフトレジスタユニットのスタート信号入力端STVINはいずれも隣接する一つ前のシフトレジスタユニットの第2の信号出力端OUT2に接続され、即ち、他のシフトレジスタユニットのスタート信号入力端STVINに入力されるのは、隣接する一つ前のシフトレジスタユニットの第2の信号出力端OUT2が出力する信号である。シフトレジスタユニットの第2の信号出力端OUT2が出力する信号は隣接する次のシフトレジスタユニットのフレームスタート信号とされる。各シフトレジスタユニットの第1の信号出力端OUT1が一つのゲート駆動信号を出力して、液晶ディスプレーの一行のゲートラインを駆動する。ローレベル信号VSS図6においてVSSが図示しないが各シフトレジスタユニットのローレベル信号入力端VSSINに入力される。奇数目のシフトレジスタユニットは、第1のクロック信号入力端CLKINが第1のクロック信号CLKを入力し、第2のクロック信号入力端CLKBINが第2のクロック信号CLKBを入力する。偶数目のシフトレジスタユニットは、第1のクロック信号入力端CLKINが第2のクロック信号CLKBを入力し、第2のクロック信号入力端CLKBINが第1のクロック信号CLKを入力する。前記第1のクロック信号CLKと第2のクロック信号CLKBは互いに逆位相の信号である。図7は図4に示したシフトレジスタユニットの入/出力する信号のシーケンス図である。スタート信号入力端STVINがフレームスタート信号STVを入力し、第1のクロック信号入力端CLKINが第1のクロック信号CLKを入力し、第2のクロック信号入力端CLKBINが第2のクロック信号CLKBを入力し、ローレベル信号入力端VSSINがローレベル信号VSSを入力し、リセット信号入力端RESETINがリセット信号RESETを入力し、第1の信号出力端OUT1がゲート駆動信号GL1を出力し、第2の信号出力端OUT2が2個目のシフトレジスタユニットを制御するための制御信号OUTPUT2を出力する。図7にローレベル信号VSSが図示されないが、ローレベル信号VSSはずっとローレベルに保持される信号である。図4に示したシフトレジスタユニットにおいて、第3の薄膜トランジスタT3のゲートと、第1の薄膜トランジスタT1のゲートと、コンデンサーC1の一端と、第6の薄膜トランジスタT6のドレインと、第5の薄膜トランジスタT5のソースとを接合するところにはP接合点が形成される。第9の薄膜トランジスタT9のソースと、第10薄膜トランジスタT10のソースと、第11の薄膜トランジスタT11のドレインと、第6の薄膜トランジスタT6のゲートと、第7の薄膜トランジスタT7のゲートとを接合するところにはM接合点が形成される。図7にはM接合点とP接合点のシーケンスが併せて図示している。以下は、図4と図5と図7とを結合して、本発明が提供するシフトレジスタユニットの動作原理を説明する。図7に示したシーケンス図面の一部を選択して、その中から5つの段階を選び、A、B、C、D、及びEと標識している。A段階においては、第2のクロック信号CLKBはハイレベルであって、第10の薄膜トランジスタT10はオンされる。第1のクロック信号CLKはローレベルであるので、M接合点のレベルがローレベルにプルダウンされ、第6の薄膜トランジスタT6と第7の薄膜トランジスタT7がオフされる。フレームスタート信号STVはハイレベルであって、第5の薄膜トランジスタT5がオンされ、P接合点のレベルがハイレベルにプルアップされるので、第1の薄膜トランジスタT1と第3の薄膜トランジスタT3とがオンされる。第2のクロック信号CLKBはハイレベルであるため、第8の薄膜トランジスタがオンされる。そこで、第1の信号出力端が出力する信号GL1はローレベルとなる。第1のクロック信号CLKはローレベルであって、且つ第3の薄膜トランジスタT3がオンされるので、第2の信号出力端が出力する信号OUTPUT2はローレベルとなる。コンデンサーC1の両端の充電電圧はハイレベルのレベル値とローレベルのレベル値との間の差の値である。B段階においては、リセット信号RESETと第2のクロック信号CLKBがローレベルであって、フレームスタート信号STVがローレベルであるので、第2の薄膜トランジスタT2、第5の薄膜トランジスタT5、第8の薄膜トランジスタT8及び第10薄膜トランジスタT10はオフされる。コンデンサーC1の電荷保持作用により、P接合点のレベルは依然としてハイレベルに保持され、第1の薄膜トランジスタT1と第3の薄膜トランジスタT3はオン状態に保持される。第1のクロック信号CLKがハイレベルであって、且つ第3の薄膜トランジスタT3がオンされるので、第2の信号出力端が出力する信号OUTPUT2はハイレベルとなり、第11の薄膜トランジスタT11がオンされる。第1のクロック信号CLKがハイレベルであるため、第9の薄膜トランジスタがオンされるが、第11の薄膜トランジスタT11もオンされるので、M接合点のレベルはローレベルにプルダウンされ、第6の薄膜トランジスタT6と第7の薄膜トランジスタT7はオフされる。第1のクロック信号CLKがハイレベルであって、第1の薄膜トランジスタT1がオンされ、第2の薄膜トランジスタT2がオフされるので、第1の信号出力端が出力する信号GL1はハイレベルである。また、B段階においては、コンデンサーC1の結合作用により、P接合点のレベルはさらにハイレベルのレベル値の2倍とローレベルのレベルとの間の差の値にプルアップされ、即ち、第1の薄膜トランジスタT1のゲート電圧を向上させ、第1の薄膜トランジスタT1の導通電流を増大させる。これによって、第1の信号出力端OUT1が出力するゲート駆動信号GL1が切り立ているようになる。B段階においては、第1の薄膜トランジスタT1と第3の薄膜トランジスタのゲートとはいずれもP接合点に接続され、第1の薄膜トランジスタT1のドレインと第3の薄膜トランジスタT3のソースとはいずれも第1のクロック信号入力端CLKINに接続されるので、第2の信号出力端OUT2が出力する信号OUTPUT2は第1の信号出力端OUT1が出力する信号GL1と同じくハイレベルである。このシフトレジスタユニットがB段階にある場合に、隣接する次のシフトレジスタユニットはA段階にある。このようにして、第2の信号出力端が出力する信号OUTPUT2はちょうど隣接する次のシフトレジスタユニットのフレームスタート信号とすることはできる。C段階においては、フレームスタート信号STVがローレベルであって、第5の薄膜トランジスタT5がオフされる。第2のクロック信号CLKBがハイレベルであって、第10薄膜トランジスタT10がオンされる。第1のクロック信号CLKがローレベルであって、第9の薄膜トランジスタT9がオフされ、M点のレベルがローレベルにプルダウンされ、第6の薄膜トランジスタT6と第7の薄膜トランジスタT7がオフされる。第2のクロック信号CLKBがハイレベルであって、第8の薄膜トランジスタT8がオンされ、第1の信号出力端OUT1が出力する信号GL1はローレベルである。第2のクロック信号CLKBはハイレベルであって、第4の薄膜トランジスタT4がオンされ、第2の信号出力端OUT2が出力する信号OUTPUT2はローレベルである。また、C段階においては、リセット信号RESETがハイレベルであって、第2の薄膜トランジスタT2がオンされ、P接合点のレベルがローレベルにプルダウンされる。第2の薄膜トランジスタT2がオンされるのも、さらに第1の信号出力端OUTから出力する信号GL1がローレベルに確実にプルダウンされることを保証する。これは、第1の信号出力端OUT1がアレイ基板におけるゲートラインに接続されて、より大きい寄生容量が生成されるからである。仮に、第2の薄膜トランジスタT2がオンされると、寄生容量の放電を速めることができ、これにより、第1の信号出力端OUT1が出力する信号GL1をローレベルに急速に復帰させる。D段階においては、リセット信号RESETがローレベルであって、第2の薄膜トランジスタT2がオフされる。第2のクロック信号CLKBがローレベルであって、第10薄膜トランジスタT10がオフされ、第11の薄膜トランジスタT11がオフされる。第1のクロック信号CLKがハイレベルであって、第9の薄膜トランジスタT9がオンされ、M接合点のレベルがハイレベルにプルアップされ、第6の薄膜トランジスタT6と第7の薄膜トランジスタT7とがオンされ、P接合点と、第1の信号出力端OUTが出力する信号GL1とがローレベルにプルダウンされる。P接合点がローレベルであるので、第3の薄膜トランジスタT3がオフされ、第4の薄膜トランジスタT4がオフされ、第2の信号出力端OUT2が出力する信号OUTPUT2はローレベルに保持される。E段階においては、第1のクロック信号CLKがローレベルであって、第9の薄膜トランジスタT9がオフされる。第2のクロック信号CLKBがハイレベルであって、第2の薄膜トランジスタT10と第8の薄膜トランジスタT8がオンされる。第1のクロック信号CLKがローレベルであるので、M接合点のレベルがローレベルにプルダウンされ、第6の薄膜トランジスタT6と第7の薄膜トランジスタT7とはオフされる。第8の薄膜トランジスタT8がオンされるので、第1の信号出力端OUT1が出力する信号GL1はローレベルである。第2のクロック信号CLKBがハイレベルであって、第4の薄膜トランジスタT4がオンされ、第2の信号出力端OUT2が出力する信号OUTPUT2はローレベルにプルダウンされる。フレームスタート信号STVがローレベルであって、第5の薄膜トランジスタがオフされ、P接合点がローレベルに保持され、第3の薄膜トランジスタT3と第4の薄膜トランジスタT4とはオフに保持される。E段階の後に、フレームスタート信号STVがローレベルに保持され、シフトレジスタユニットが入力/出力するシーケンス信号はD段階とE段階のシーケンス信号を繰り返す。第1のクロック信号CLKと第2のクロック信号CLKBとは交替にハイレベルになるにつれて、第8の薄膜トランジスタT8と第7の薄膜トランジスタT7とは第1の信号出力端OUT1が出力する信号GL1を交替にローレベルにプルダウンする。フレームスタート信号STVの次のハイレベルが来るときに、シフトレジスタユニットはAE段階のシーケンスを繰り返している。上記A、B、及びC段階においては、シフトレジスタユニットが一つのゲート駆動信号を出力することによって、このシフトレジスタユニットの第1の信号出力端に接続されるゲートラインは、一行のTFTをオンさせるように制御されて、液晶ディスプレーのソース駆動電路のデータ信号が画素電極に入力されて、画素電極に充電する。上記動作原理の説明から分かるように、図3において、第7の薄膜トランジスタT7と第8の薄膜トランジスタT8は、ゲート駆動信号GL1のレベルをプルダウンする役割を主に果たし、ゲート駆動信号がローレベルに保持される必要のある段階においてゲート駆動信号をローレベルに確実的に保持するようなことを保証できる。図4に示したシフトレジスタユニットにおいて、第7の薄膜トランジスタT7と第8の薄膜トランジスタT8とはずっとオンされることではなく、第1のクロック信号と第2のクロック信号が交替にハイレベルになるにつれて、第7の薄膜トランジスタT7と第8の薄膜トランジスタT8とも交替にオンされる図7を参照、CLKBとM点のシーケンスが交替にハイレベルになる。このようにして、第7の薄膜トランジスタT7と第8の薄膜トランジスタT8とのゲートは、直流的なバイアス電圧に影響されることではなく、交流的なバイアス電圧に影響されるため、第7の薄膜トランジスタT7と第8の薄膜トランジスタT8との閾値電圧Vthに大き過ぎるシフトを引き起こさせることを防止する。図8は本発明の第4実施例に係わるシフトレジスタユニットの構成模式図である。この実施例において、駆動ユニットの構成は図3と異なる。図8に示した実施例においては、駆動ユニット11aは第12の薄膜トランジスタT12、第13の薄膜トランジスタT13、及び第14の薄膜トランジスタT14を備える。第12の薄膜トランジスタT12のドレインがハイレベル信号入力端VDDINに接続され、ゲートが第1のクロック信号入力端CLKINに接続される。ハイレベル信号入力端VDDINはハイレベル信号VDDを入力する。ハイレベル信号VDDはハイレベルにずっと保持される信号でもよく、例えば、25Vに保持される信号でもよい。第13の薄膜トランジスタT13のドレインが第12の薄膜トランジスタT12のソースに接続され、ゲートが第2のクロック信号入力端CLKBINに接続され、ソースがローレベル信号入力端VSSINに接続される。第14の薄膜トランジスタT14のドレインが第12の薄膜トランジスタT12のソースに接続され、ゲートが第3の薄膜トランジスタT3のソースに接続され、ソースがローレベル信号入力端VSSINに接続される。プルダウンユニット11bは第6の薄膜トランジスタT6と第7の薄膜トランジスタT7と第8の薄膜トランジスタT8とを備える。第6の薄膜トランジスタT6のゲートが第12の薄膜トランジスタT12のソースに接続され、ドレインが第5の薄膜トランジスタT5のソースに接続され、ソースがローレベル信号入力端VSSINに接続される。第7の薄膜トランジスタT7のドレインが第1の信号出力端OUT1に接続され、ゲートが第12の薄膜トランジスタT12のソースに接続され、ソースがローレベル信号入力端VSSINに接続される。第8の薄膜トランジスタT8のドレインが第1の信号出力端OUT1に接続され、ゲートが第2のクロック信号入力端CLKBINに接続され、ソースがローレベル信号入力端VSSINに接続される。図8に示した実施例において、第12の薄膜トランジスタT12と第13の薄膜トランジスタT13と第14の薄膜トランジスタT14とが、M接合点において第2のクロック信号CLKBと交替に変化する信号を生成することによって、第7の薄膜トランジスタT7と第8の薄膜トランジスタT8とは、ゲート駆動信号がローレベルに保持される必要のある段階において、ゲート駆動信号を交替にプルダウンして、ゲート駆動信号がローレベルに確実的に保持されるようなことを保証する。且つ、第7の薄膜トランジスタと第8の薄膜トランジスタとの閾値電圧Vthに大きすぎるシフトを起こさせることはない。図9は本発明の第5実施例に係わるシフトレジスタユニットの構成模式図である。この実施例は、図3に示した実施例の上に第15の薄膜トランジスタT15を追加している。前記第15の薄膜トランジスタT15のドレインが第5の薄膜トランジスタT5のソースに接続され、ゲートがリセット信号入力端RESETINに接続され、ソースがローレベル信号入力端VSSINに接続される。図9に示した実施例においては、第15の薄膜トランジスタT15が第5の薄膜トランジスタT5のソースに接続され、即ち、P接合点に接続される。P接合点のレベルは、コンデンサーの結合作用によってとても大きいレベルにプルアップされ図7に示したシーケンスを参照、第15の薄膜トランジスタT15によって、P接合点の電荷が早めに放電させて、第1の信号出力端OUT1が出力するゲート駆動信号GL1の立ち下がりエッジが切り立ているようになる。図8に示したシフトレジスタユニットにも第15の薄膜トランジスタT15が追加されても良い。第15の薄膜トランジスタT15が他の薄膜トランジスタ及び各入力端と間の接続関係が図9と同じである。本発明の各実施例においては、第5の薄膜トランジスタT5のゲートとドレインとはいずれもスタート信号入力端STVINに接続され、入力されたフレームスタート信号STVがハイレベルである場合には、第1の薄膜トランジスタT1にプリチャージすることに相当する。図9に示した実施例においては、各薄膜トランジスタの長さに対する幅の比widthtolengthratioは、以下の通りでも良い。即ち、第1の薄膜トランジスタT1:1800μm45μm、第2の薄膜トランジスタT2:800μm45μm、第3の薄膜トランジスタT3:200μm45μm、第4の薄膜トランジスタT4:100μm45μm、第5の薄膜トランジスタT5:100μm45μm、第6の薄膜トランジスタT6:300μm45μm、第7の薄膜トランジスタT7:100μm45μm、第8の薄膜トランジスタT8:200μm45μm、第9の薄膜トランジスタT9:50μm45μm、第10薄膜トランジスタT10:200μm45μm、第11の薄膜トランジスタT11:200μm45μm、第12の薄膜トランジスタT12:200μm45μm、第13の薄膜トランジスタT13:50μm45μm、第14の薄膜トランジスタT14:200μm45μm、第15の膜晶体管T15:200μm45μm。ただし、第1の薄膜トランジスタT1、第2の薄膜トランジスタT2、第6の薄膜トランジスタT6、第7の薄膜トランジスタT7、及び第15の薄膜トランジスタT15の長さに対する幅の比は、これらの薄膜トランジスタの駆動能力を向上させるように、必要に応じて大きくしてもよい。コンデンサーC1の容量値は03ピコファラドpFでも良い。本発明が提供する液晶ディスプレーゲート駆動装置においては、シフトレジスタユニットは、本発明の各実施例が提供するシフトレジスタユニットを採用することができ、例えば、図1、図3、図4、図8或いは図9に示したシフトレジスタユニットを採用することができる。本発明は液晶ディスプレーを更に提供している。前記液晶ディスプレーは、上記各実施例の液晶ディスプレーゲート駆動装置を備えることができる。液晶ディスプレーゲート駆動装置における各薄膜トランジスタは、画素領域の薄膜トランジスタに類似した制造工程によってアレイ基板に堆積されてもよく、アレイ基板の周縁に堆積されることが好ましい。最後に、以下のように説明する必要がある。即ち、上記した実施形態は、本発明の技術案を説明するに用いられるものだけであり、それを制限するものではない。好適な実施例を参照して本発明を詳細に説明したが、依然として前記各実施例に記載の技術案を補正し、或いはその部分の技術特徴を同等な取替を行うことができ、この補正又は取替が補正後の技術案の本質を本発明の各実施例の技術案の主旨と範囲から離脱させないことは当業者にとって理解するところである。