データを記憶する複数のメモリセルが配置されたメモリセルアレイと、前記メモリセルから読み出したリードデータが入力され、前記リードデータのエラーを検出した場合には、エラーを訂正したリードデータを出力し且つ前記リードデータがエラー訂正されたことを示す第1のパリティフラグを出力し、一方、前記リードデータのエラーを検出しない場合には、エラー訂正しないでリードデータを出力し且つ前記リードデータがエラー訂正されていないことを示す第2のパリティフラグを出力するECC処理回路と、前記ECC処理回路から出力された前記リードデータおよび前記パリティフラグを格納するデータバッファと、前記データバッファから出力されたリードデータを出力するための第1の入出力ピンと、前記データバッファから出力された前記第1または第2のパリティフラグを出力するための第2の入出力ピンと、を備え、前記データバッファに格納されエラー訂正されたリードデータを前記第1の入出力ピンから出力するのに同期した、前記エラー訂正されたリードデータに対応する前記第1のパリティフラグを前記第2の入出力ピンから出力することを特徴とする不揮発性半導体記憶装置。前記第1のパリティフラグに応じたリカバリコマンド、前記メモリセルアレイに対して、前記エラー訂正されたリードデータを再書き込みすることを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記リカバリコマンドに基づいて、再書き込みした後、プリチャージコマンドに基づいて、前記メモリセルアレイに対してプリチャージ動作を実行することを特徴とする請求項2に記載の不揮発性半導体記憶装置。前記データバッファに格納されエラー訂正されなかったリードデータを前記第1の入出力ピンから出力するのに同期して、前記エラー訂正されていないリードデータに対応する前記第2のパリティフラグを前記第2の入出力ピンから出力することを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記第2のパリティフラグに応じたプリチャージコマンドに基づいて、前記メモリセルアレイに対してプリチャージ動作を実行することを特徴とする請求項4に記載の不揮発性半導体記憶装置。前記ECC処理回路により訂正された複数のリードデータのアドレスおよび前記第1のパリティフラグを、格納するリカバリレジスタを、さらに備えることを特徴とする請求項1ないし5のいずれか一項に記載の不揮発性半導体記憶装置。前記リカバリレジスタに格納されたアドレスに対応し前記データバッファに格納されている前記メモリセルアレイのリードデータを、前記メモリセルアレイに対して、まとめて再書き込みすることを特徴とする請求項6に記載の不揮発性半導体記憶装置。前記リカバリレジスタは、訂正されたリードデータをさらに格納することを特徴とする請求項6に記載の不揮発性半導体記憶装置。前記リカバリレジスタに格納されたアドレスに対応し且つ前記リカバリレジスタに格納されているリードデータを、前記メモリセルアレイに対して、まとめて再書き込みすることを特徴とする請求項8に記載の不揮発性半導体記憶装置。アクセス性能の向上を図ることが可能な不揮発性半導体記憶装置を提供する。実施例に従った不揮発性半導体記憶装置は、データを記憶する複数のメモリセルが配置されたメモリセルアレイを備える。不揮発性半導体記憶装置は、メモリセルから読み出したリードデータが入力され、リードデータのエラーを検出した場合には、エラーを訂正したリードデータを出力し且つリードデータがエラー訂正されたことを示す第1のパリティフラグを出力し、一方、リードデータのエラーを検出しない場合には、エラー訂正しないでリードデータを出力し且つリードデータがエラー訂正されていないことを示す第2のパリティフラグを出力するECC処理回路を備える。不揮発性半導体記憶装置は、ECC処理回路から出力されたリードデータおよびパリティフラグを格納するデータバッファを備える。不揮発性半導体記憶装置は、データバッファから出力されたリードデータを出力するための第1の入出力ピンを備える。不揮発性半導体記憶装置は、データバッファから出力された第1または第2のパリティフラグを出力するための第2の入出力ピンと、を備える。不揮発性半導体記憶装置は、データバッファに格納されエラー訂正されたリードデータを第1の入出力ピンから出力するのに同期した、エラー訂正されたリードデータに対応する第1のパリティフラグを第2の入出力ピンから出力する。図2は、実施例1に係るメモリシステム1000の構成の一例を示す図である。また、図3は、実施例1に係る不揮発性半導体記憶装置の構成の一例を示すブロック図である。図2に示すように、メモリシステム1000は、DDRインターフェースを有する不揮発性半導体記憶装置100と、この不揮発性半導体記憶装置100の動作を制御する外部制御回路101と、を備える。不揮発性半導体記憶装置100は、例えば、FERAM、MRAM等の不揮発性RAMである。この不揮発性半導体記憶装置100は、メモリセルアレイ1と、ECC処理回路2と、データバッファ3と、第1のマルチプレクサ4aと、第2のマルチプレクサ4bと、第1のリードドライバ5aと、第2のリードドライバ5bと、第1のライトレシーバ6aと、第2のライトレシーバ6bと、第1の入出力ピン7aと、第2の入出力ピン7bと、出力制御回路8と、リード制御回路9と、ライト制御回路10と、を備える。メモリセルアレイ1は、データを記憶する複数のメモリセルが配置されている。ECC処理回路2は、メモリセル1から読み出したリードデータが入力されるようになっている。このECC処理回路2は、リードデータのエラーを検出した場合には、エラーを訂正したリードデータをデータバッファ3に出力し且つこのリードデータがエラー訂正されたことを示す第1のパリティフラグをデータバッファ3に出力する。一方、ECC処理回路2は、リードデータのエラーを検出しない場合には、エラー訂正しないでリードデータをデータバッファ3に出力し且つこのリードデータがエラー訂正されていないことを示す第2のパリティフラグをデータバッファ3に出力する。データバッファ3は、ECC処理回路2から出力されたメモリセルアレイ1の1ページ長分のリードデータおよびこのリードデータに対応するパリティフラグを格納するようになっている。第1のマルチプレクサ4aは、リード時には、データバッファ3から出力されたリードデータを第1のリードドライバ5aに出力する。一方、第1のマルチプレクサ4aは、外部制御回路101から入力されたライドデータのライト時には、第1のライトレシーバ6aから出力されたライトデータをデータバッファ3に出力する。第2のマルチプレクサ4bは、リード時には、データバッファ3から出力された第1または第2のパリティフラグを第2のリードドライバ5bに出力する。一方、第2のマルチプレクサ4bは、外部制御回路101から入力されたライドデータのライト時には、第2のライトレシーバ6bから出力されたライトマスク信号をデータバッファ3に出力する。第1のリードドライバ5aは、データバッファ3から第1のマルチプレクサ4aを介して入力されたリードデータを、第1の入出力ピン7aに出力する。第2のリードドライバ5bは、データバッファ3から第2のマルチプレクサ4bを介して入力された第1または第2のパリティフラグを、第2の入出力ピン7bに出力する。第1のライトレシーバ6aは、第1の入出力ピン7aから入力されたライトデータを受信し、第2のマルチプレクサ4bを介してデータバッファ3に出力する。第2のライトレシーバ6bは、第2の入出力ピン7bから入力されたライトマスク信号を受信し、第2のマルチプレクサ4bを介してデータバッファ3に出力する。第1の入出力ピン7aは、データバッファ3から出力されたリードデータを出力するためのピンである。また、既述のように、第2の入出力ピン7bには、外部制御回路101から入力されたライドデータのライト時、該ライトマスク信号を入力するためのピンである。この第2の入出力ピン7bは、リードデータの出力時には、データバッファ3から出力された第1または第2のパリティフラグを出力するために使用される。これにより、第1または第2のパリティフラグを出力するための入出力ピンを不揮発性半導体記憶装置100に別途設ける必要が無くなる。出力制御回路8は、第1および第2のリードドライバ5a、5bの出力を制御するようになっている。例えば、出力制御回路8は、リード時において、第1のリードドライバ5aがリードデータを出力しない期間、第1のリードドライバ5aの出力をハイインピーダンスに設定する。また、出力制御回路8は、リード時において、第2のリードドライバ5bが第1または第2のパリティフラグを出力しない期間、第2のリードドライバ5bの出力をハイインピーダンスに設定する。リード制御回路9は、リードコマンド等のコマンドに応じて、メモリセルアレイ1のリード動作を制御するようになっている。ライト制御回路10は、外部制御回路101から入力されるリカバリコマンド、ライトコマンド等のコマンドに応じて、メモリセルアレイ1のライト動作を制御するようになっている。次に、以上のような構成を有する不揮発性半導体記憶装置100のリード時の動作の一例について、DDRSDRAMの規格を例に説明する。先ず、リードデータにエラーが有る場合について説明する。図4は、リードデータにエラーが有る場合における、図3に示す不揮発性半導体記憶装置100のリード時のアクセスタイミングの一例を示す波形図である。図4に示すように、先ず、リードコマンドに基づいて、リード動作が実行される。すなわち、リード制御回路9がメモリセルアレイ1を制御してプリフェッチデータバス長毎にメモリセルのデータを読み出す。そして、ECC処理回路2は、リードデータのエラーを検出し、このエラーを訂正したリードデータをデータバッファ3に出力し且つこのリードデータがエラー訂正されたことを示す第1のパリティフラグをデータバッファ3に出力する。そして、データバッファ3は、ECC処理回路2から出力されたメモリセルアレイ1のリードデータおよびこのリードデータに対応するパリティフラグを格納する。そして、不揮発性半導体記憶装置100は、データバッファ3に格納されエラー訂正されたリードデータをデータストロボ信号DQSに同期させて第1の入出力ピン7aから外部制御回路101に出力する。このとき、不揮発性半導体記憶装置100は、該エラー訂正されたリードデータを第1の入出力ピン7aから外部制御回路101に出力するのに同期して、該エラー訂正されたリードデータに対応する第1のパリティフラグここでは、Highレベルの信号を第2の入出力ピン7bから外部制御回路101に出力する。これにより、外部制御回路101は、リードデータがエラー訂正されているエラーが検出されていることに関する情報を取得することができる。ここで、既述のように、第1のパリティフラグの出力には、ライトマスク信号を入力するためのピンを使用する。これにより、不揮発性半導体記憶装置100の入出力ピンの数の増加させること無く、第1のパリティフラグを出力するようにすることができる。なお、出力制御回路8により、第2のリードドライバ回路5bが第1のパリティフラグを出力しない期間、第2のリードドライバ5bの出力をハイインピーダンスに設定する。そして、不揮発性半導体記憶装置100は、第1のパリティフラグに応じてリカバリコマンド内部コマンドを内部発行し、メモリセルアレイ1に対して、データバッファ3に格納されているエラー訂正されたリードデータを再書き込みする。そして、不揮発性半導体記憶装置100は、該リカバリコマンドに基づいて、再書き込みした後、第1のパリティフラグに応じて外部制御回路101から入力されるプリチャージコマンドに基づいて、メモリセルアレイ1に対してプリチャージ動作を実行する。なお、該プリチャージコマンドは、再書き込みした後ライトリカバリ時間の経過後、不揮発性半導体記憶装置100内で自動的に生成され、該プリチャージコマンドに基づいて、メモリセルアレイ1に対してプリチャージ動作を実行するようにしてもよい。次に、リードデータにエラーが無い場合について説明する。図5は、リードデータにエラーが無い場合における、図3に示す不揮発性半導体記憶装置100のリード時のアクセスタイミングの一例を示す波形図である。図5に示すように、先ず、リードコマンドに基づいて、リード動作が実行される。すなわち、リード制御回路9がメモリセルアレイ1を制御してプリフェッチ毎にメモリセルのデータを読み出す。そして、ECC処理回路2は、リードデータのエラーを検出せず、エラー訂正しないでリードデータをデータバッファ3に出力し且つこのリードデータがエラー訂正されていないことを示す第2のパリティフラグをデータバッファ3に出力する。そして、データバッファ3は、ECC処理回路2から出力されたメモリセルアレイ1のリードデータおよびこのリードデータに対応するパリティフラグを格納する。そして、不揮発性半導体記憶装置100は、データバッファ3に格納されエラー訂正されたリードデータをデータストロボ信号DQSに同期させて第1の入出力ピン7aから外部制御回路101に出力する。このとき、不揮発性半導体記憶装置100は、該エラー訂正されなかったリードデータを第1の入出力ピン7aから出力するのに同期して、該エラー訂正されていないリードデータに対応する第2のパリティフラグここでは、Lowレベルの信号を第2の入出力ピン7bから外部制御回路101に出力する。これにより、外部制御回路101は、リードデータがエラー訂正されていないエラーが検出されていないことに関する情報を取得することができる。ここで、既述のように、第2のパリティフラグの出力には、ライトマスク信号を入力するためのピンを使用する。これにより、不揮発性半導体記憶装置100の入出力ピンの数の増加させること無く、第2のパリティフラグを出力するようにすることができる。なお、出力制御回路8により、第2のリードドライバ回路5bが第2のパリティフラグを出力しない期間、第2のリードドライバ5bの出力をハイインピーダンスに設定する。そして、不揮発性半導体記憶装置100は、第2のパリティフラグに応じて外部制御回路101から入力されるプリチャージコマンドに基づいて、メモリセルアレイに対してプリチャージ動作を実行する。このように、リードデータにエラーが無く、リードデータの書き戻しが必要ない場合は、ライトリカバリ時間を設定せずに、そのままプリチャージ動作を実行する。これにより、不揮発性半導体記憶装置100のアクセス性能の向上を図ることができる。なお、該プリチャージコマンドは、第1の入出力ピン7aからリードデータを出力した後、不揮発性半導体記憶装置内で自動的に生成されるようにしてもよい。以上のように、本実施例1に係る不揮発性半導体記憶装置によれば、アクセス性能の向上を図ることができる。既述の実施例1では、エラーが検出された場合には、データバッファ3に格納されたエラー訂正された1つのプリフェッチデータバス長分のリードデータを、すぐにメモリセルアレイ1に対して再書き込みする例について、説明した。本実施例2では、エラーが検出された場合には、例えば、データバッファ3に格納されたエラー訂正された1つのページ長分のリードデータを、1ページ長分毎にまとめてメモリセルアレイ1に対して再書き込みする例について、説明する。図6は、実施例2に係る不揮発性半導体記憶装置200の構成の一例を示すブロック図である。なお、図6において、図2の符号と同じ符号は、実施例1と同様の構成を示す。また、図6に示す不揮発性半導体記憶装置200は、実施例1の不揮発性半導体記憶装置100と同様に、図1に示すメモリシステム1000に適用される。図6に示すように、不揮発性半導体記憶装置200は、実施例1の不揮発性半導体記憶装置100と比較して、リカバリレジスタ11と、リカバリ制御回路12と、をさらに備える。リカバリレジスタ11は、ECC処理回路2により訂正された複数のリードデータのアドレスおよび該複数のリードデータに対応する第1のパリティフラグを、格納するようになっている。リカバリ制御回路12は、外部制御回路101から入力されるリカバリコマンドに基づいて、リカバリレジスタ11の動作を制御するようになっている。なお、不揮発性半導体記憶装置200のその他の構成は、実施例1の不揮発性半導体記憶装置100と同様である。次に、以上のような構成を有する不揮発性半導体記憶装置200のリード時の動作の一例について、DDRSDRAMの規格を例に説明する。ここでは、リードデータにエラーが有る場合について説明する。図7は、リードデータにエラーが有る場合における、図6に示す不揮発性半導体記憶装置のリード時のアクセスタイミングの一例を示す波形図である。図7に示すように、先ず、連続して入力されるリードコマンドここでは2個に基づいて、リード動作が連続して実行される。すなわち、リード制御回路9がメモリセルアレイ1を制御してプリフェッチデータバス長毎にメモリセルのデータを読み出す。そして、ECC処理回路2は、リードデータのエラーを検出し、このエラーを訂正したリードデータをデータバッファ3に出力し且つこのリードデータがエラー訂正されたことを示す第1のパリティフラグをデータバッファ3に出力する。そして、データバッファ3は、ECC処理回路2から出力されたメモリセルアレイ1のリードデータおよびこのリードデータに対応するパリティフラグを格納する。そして、不揮発性半導体記憶装置100は、外部制御回路101から入力されたデータストロボ信号DQSに応じて、データバッファ3に格納されエラー訂正されたリードデータを連続して第1の入出力ピン7aから外部制御回路101に出力する。このとき、不揮発性半導体記憶装置100は、該エラー訂正されたリードデータを第1の入出力ピン7aから外部制御回路101に出力するのに同期して、該エラー訂正されたリードデータに対応するエラーERROR1、ERROR2に対応する第1のパリティフラグここでは、Highレベルの信号を連続して第2の入出力ピン7bから外部制御回路101に出力する。これにより、外部制御回路101は、例えば、連続する2つのリードコマンドに対応するリードデータがエラー訂正されているエラーが検出されていることに関する情報を取得することができる。ここで、既述のように、第1のパリティフラグの出力には、ライトマスク信号を入力するためのピンを使用する。これにより、不揮発性半導体記憶装置100の入出力ピンの数の増加させること無く、第1のパリティフラグを出力するようにすることができる。なお、出力制御回路8により、第2のリードドライバ回路5bが第1のパリティフラグを出力しない期間、第2のリードドライバ5bの出力をハイインピーダンスに設定する。そして、不揮発性半導体記憶装置100は、メモリセルアレイ1に対して、データバッファ3に格納されているエラー訂正されたリードデータを再書き込みする。そして、不揮発性半導体記憶装置100は、第1のパリティフラグに応じて外部制御回路101から入力されるリカバリコマンドに基づいて、リカバリレジスタ11に格納されたアドレスに対応しデータバッファ3に格納されているメモリセルアレイ1の1つのページのリードデータを、メモリセルアレイ1に対して、まとめて再書き込みする。そして、不揮発性半導体記憶装置100は、該リカバリコマンドに基づいて、再書き込みした後、第1のパリティフラグに応じて外部制御回路101から入力されるプリチャージコマンドに基づいて、メモリセルアレイ1に対してプリチャージ動作を実行する。なお、該プリチャージコマンドは、再書き込みした後ライトリカバリ時間の経過後、不揮発性半導体記憶装置100内で自動的に生成され、該プリチャージコマンドに基づいて、メモリセルアレイ1に対してプリチャージ動作を実行するようにしてもよい。このように、上記の説明では、エラーが検出された場合には、データバッファ3に格納されたエラー訂正された1つのページ長分のリードデータを、1ページ長分毎にまとめてメモリセルアレイ1に対して再書き込みする。しかし、データバッファ3に格納されたエラー訂正されたリードデータをリカバリレジスタ11に格納しておくことで、リードデータをランダムにまとめて書き戻すことも可能である。すなわち、エラーが検出された場合には、該リカバリコマンドに基づいて、リカバリレジスタ11に格納されたアドレスに対応し且つリカバリレジスタ11に格納されているリードデータを、メモリセルアレイ1に対して、まとめて再書き込みする。これにより、エラー訂正されたリードデータを、ランダムにまとめてメモリセルアレイ1に対して再書き込みすることができる。なお、リードデータにエラーが無い場合については、実施例1と同様に、リードデータの出力後、リードデータの出力に続けて、プリチャージコマンドに基づいてプリチャージ動作が実行される。これにより、実施例1と同様に、不揮発性半導体記憶装置200のアクセス性能の向上を図ることができる。以上のように、本実施例2に係る不揮発性半導体記憶装置によれば、アクセス性能の向上を図ることができる。本実施例3では、第1のパリティフラグに応じて、外部制御回路101からリカバリフラグが入力される構成の一例について説明する。図8は、実施例3に係る不揮発性半導体記憶装置300の構成の一例を示すブロック図である。なお、図8において、図6の符号と同じ符号は、実施例2と同様の構成を示す。また、図8に示す不揮発性半導体記憶装置300は、実施例1の不揮発性半導体記憶装置100と同様に、図1に示すメモリシステム1000に適用される。図8に示すように、不揮発性半導体記憶装置300は、実施例2の不揮発性半導体記憶装置200と比較して、第3の入出力ピン7cを、さらに備える。第3の入出力ピン7cは、第2の入出力ピン7bから出力した第1のパリティフラグに応じて、外部制御回路101からリカバリフラグが入力されるようになっている。そして、リカバリ制御回路12は、この第3の入出力ピン7cを介して、外部制御回路101から入力されるリカバリコマンドに基づいて、リカバリレジスタ11の動作を制御するようになっている。次に、以上のような構成を有する不揮発性半導体記憶装置100のリード時の動作の一例について、DDRSDRAMの規格を例に説明する。先ず、リードデータにエラーが有る場合について説明する。図9は、リードデータにエラーが有る場合における、図8に示す不揮発性半導体記憶装置300のリード時のアクセスタイミングの一例を示す波形図である。図9に示すように、先ず、リードコマンドに基づいて、リード動作が実行される。すなわち、リード制御回路9がメモリセルアレイ1を制御してプリフェッチデータバス長毎にメモリセルのデータを読み出す。そして、ECC処理回路2は、リードデータのエラーを検出し、このエラーを訂正したリードデータをデータバッファ3に出力し且つこのリードデータがエラー訂正されたことを示す第1のパリティフラグをデータバッファ3に出力する。そして、データバッファ3は、ECC処理回路2から出力されたメモリセルアレイ1のリードデータおよびこのリードデータに対応するパリティフラグを格納する。そして、不揮発性半導体記憶装置100は、外部制御回路101から入力されたデータストロボ信号DQSに応じて、データバッファ3に格納されエラー訂正されたリードデータを第1の入出力ピン7aから外部制御回路101に出力する。このとき、不揮発性半導体記憶装置100は、該エラー訂正されたリードデータを第1の入出力ピン7aから外部制御回路101に出力するのに同期して、該エラー訂正されたリードデータに対応する第1のパリティフラグここでは、Highレベルの信号を第2の入出力ピン7bから外部制御回路101に出力する。これにより、外部制御回路101は、リードデータがエラー訂正されているエラーが検出されていることに関する情報を取得することができる。そして、上記リードデータの出力中に、第1のパリティフラグに応じて外部制御回路101から出力されたリカバリフラグここでは、Highレベルの信号が、第3の入出力ピン7cを介してリカバリ制御回路12に入力される。リカバリ制御回路12は、このリカバリフラグに応じて、リカバリコマンドを発行する。そして、不揮発性半導体記憶装置100は、該リカバリコマンドに基づいて、メモリセルアレイ1に対して、データバッファ3に格納されているエラー訂正されたリードデータを再書き込みする。そして、不揮発性半導体記憶装置100は、該リカバリコマンドに基づいて、再書き込みした後、第1のパリティフラグに応じて外部制御回路101から入力されるプリチャージコマンドに基づいて、メモリセルアレイ1に対してプリチャージ動作を実行する。なお、該プリチャージコマンドは、再書き込みした後ライトリカバリ時間の経過後、不揮発性半導体記憶装置100内で自動的に生成され、該プリチャージコマンドに基づいて、メモリセルアレイ1に対してプリチャージ動作を実行するようにしてもよい。次に、リードデータにエラーが無い場合について説明する。図10は、リードデータにエラーが無い場合における、図8に示す不揮発性半導体記憶装置300のリード時のアクセスタイミングの一例を示す波形図である。図10に示すように、先ず、リードコマンドに基づいて、リード動作が実行される。すなわち、リード制御回路9がメモリセルアレイ1を制御してプリフェッチ毎にメモリセルのデータを読み出す。そして、ECC処理回路2は、リードデータのエラーを検出せず、エラー訂正しないでリードデータをデータバッファ3に出力し且つこのリードデータがエラー訂正されていないことを示す第2のパリティフラグをデータバッファ3に出力する。そして、データバッファ3は、ECC処理回路2から出力されたメモリセルアレイ1のリードデータおよびこのリードデータに対応するパリティフラグを格納する。そして、不揮発性半導体記憶装置100は、外部制御回路101から入力されたデータストロボ信号DQSに応じて、データバッファ3に格納されエラー訂正されなかったリードデータを第1の入出力ピン7aから外部制御回路101に出力する。このとき、不揮発性半導体記憶装置100は、該エラー訂正されなかったリードデータを第1の入出力ピン7aから出力するのに同期して、該エラー訂正されていないリードデータに対応する第2のパリティフラグここでは、Lowレベルの信号を第2の入出力ピン7bから外部制御回路101に出力する。これにより、外部制御回路101は、リードデータがエラー訂正されていないエラーが検出されていないことに関する情報を取得することができる。なお、書き戻しの必要がないため、上記リードデータの出力中に、外部制御回路101はリカバリフラグを出力しないここでは、第3の入出力ピン7cに入力される信号がLowレベルのままである。そして、不揮発性半導体記憶装置100は、第2のパリティフラグに応じて外部制御回路101から入力されるプリチャージコマンドに基づいて、メモリセルアレイに対してプリチャージ動作を実行する。このように、リードデータにエラーが無く、リードデータの書き戻しが必要ない場合は、ライトリカバリ時間を設定せずに、そのままプリチャージ動作を実行する。これにより、不揮発性半導体記憶装置100のアクセス性能の向上を図ることができる。なお、該プリチャージコマンドは、第1の入出力ピン7aからリードデータを出力した後、不揮発性半導体記憶装置内で自動的に生成されるようにしてもよい。なお、上記説明では、リードコマンドが1つの場合について記載しているが、実施例2のように複数のリードコマンドが連続して発行される場合に対しても、リカバリフラグが入力される点に関しては同様である。また、実施形態は例示であり、発明の範囲はそれらに限定されない。