"登録された送信先に対するリクエストを送信するマスターと、該リクエストに対するレスポンスを送信するスレーブと、前記マスターと前記スレーブとにポートを介して接続される内部中継器とが搭載される複数のチップを接続してなるデバイスシステムであって、前記内部中継器に前記ポートを介して接続される第1の外部中継器と第2の外部中継器とを一組として、少なくとも該一組の外部中継器同士の接続により前記各チップが接続され、前記マスターは、前記送信先として、自身が搭載されるチップ内のスレーブと、自身が搭載されるチップ内の前記第1の外部中継器を介して接続される接続先のチップ内のスレーブとが登録され、前記送信先に選択したスレーブの識別情報と自身の識別情報であるマスターの識別情報とを格納して前記リクエストを生成して送信し、前記スレーブは、前記リクエスト内の前記マスターの識別情報を格納して前記レスポンスを生成して送信し、前記内部中継器は、前記ポートに接続される接続先の識別情報と該ポートとの対応関係として、前記マスターの識別情報と該マスターに接続されるポートとの対応と、前記スレーブの識別情報と該スレーブに接続されるポートとの対応と、前記第1の外部中継器を介して接続される接続先のチップ内のスレーブの識別情報と該第1の外部中継器に接続されるポートとの対応と、前記第2の外部中継器を介して接続される接続先のチップ内のマスターの識別情報と該第2の外部中継器に接続されるポートとの対応とをそれぞれ記憶し、前記リクエストを受信すると該リクエスト内の前記スレーブの識別情報と前記対応関係とに基づいて選択したポートから該リクエストを送信し、前記レスポンスを受信すると該レスポンス内の前記マスターの識別情報と前記対応関係とに基づいて選択したポートから該レスポンスを送信し、前記第1の外部中継器は、前記内部中継器から前記リクエストを受信すると接続先の前記第2の外部中継器に該リクエストを送信し、接続先の前記第2の外部中継器から前記レスポンスを受信すると前記内部中継器に該レスポンスを送信し、前記第2の外部中継器は、接続先の前記第1の外部中継器から前記リクエストを受信すると該リクエストを前記内部中継器に送信し、前記内部中継器から前記レスポンスを受信すると該レスポンスを接続先の前記第1の外部中継器に送信するデバイスシステム。バスクロックの周波数が異なる前記チップを接続してなる請求項1記載のデバイスシステムであって、前記第1の外部中継器は、接続先の前記第2の外部中継器から前記レスポンスを受信すると自身が搭載されるチップのバスクロックの周波数に合わせて前記内部中継器に該レスポンスを送信し、前記第2の外部中継器は、接続先の前記第1の外部中継器から前記リクエストを受信すると自身が搭載されるチップのバスクロックの周波数に合わせて前記内部中継器に該リクエストを送信するデバイスシステム。前記チップ内の通信をパラレル形式のデータで行なう請求項1または2記載のデバイスシステムであって、前記第1の外部中継器は、前記内部中継器から前記リクエストを受信すると自身が搭載されるチップのバスクロックの周波数よりも高い周波数に基づいてパラレル形式からシリアル形式に変換するパラレルシリアル変換を施して接続先の前記第2の外部中継器に該リクエストを送信し、接続先の前記第2の外部中継器から前記レスポンスを受信すると自身が搭載されるチップのバスクロックの周波数に基づいてシリアル形式からパラレル形式に変換するシリアルパラレル変換を施して前記内部中継器に該レスポンスを送信し、前記第2の外部中継器は、接続先の前記第1の外部中継器から前記リクエストを受信すると自身が搭載されるチップのバスクロックの周波数に基づいてシリアル形式からパラレル形式に変換するシリアルパラレル変換を施して該リクエストを前記内部中継器に送信し、前記内部中継器から前記レスポンスを受信すると自身が搭載されるチップのバスクロックの周波数よりも高い周波数に基づいてパラレル形式からシリアル形式に変換するパラレルシリアル変換を施して該レスポンスを接続先の前記第1の外部中継器に送信するデバイスシステム。媒体に画像を形成する画像形成装置に搭載されてなる請求項1ないし3いずれか1項に記載のデバイスシステム。液滴を吐出する複数のノズルが形成された吐出ヘッドを備え、該ノズルから液滴を吐出することにより前記媒体に画像を形成する画像形成装置に搭載される請求項4記載のデバイスシステムであって、前記マスターとして前記複数のノズルからの液滴の吐出を制御するプロセッサーを備えると共に前記スレーブとして前記液滴の吐出に関するデータを記憶するメモリーへの該データの読み書きを制御するメモリーコントローラーを備えるデバイスシステム。前記プロセッサーとして前記複数のノズルを個々のノズル毎に制御するプロセッサーを該ノズルと同じ数だけ備える請求項5記載のデバイスシステム。前記プロセッサーとして前記複数のノズルをいくつかのノズル毎にまとめて制御する複数のプロセッサーを備える請求項5記載のデバイスシステム。登録された送信先に対するリクエストを送信するマスターと、該リクエストに対するレスポンスを送信するスレーブと、前記マスターと前記スレーブとにポートを介して接続される内部中継器とが搭載されるチップであって、前記内部中継器に前記ポートを介して接続される第1の外部中継器と第2の外部中継器とを一組として、少なくとも該一組の外部中継器同士の接続により他のチップと接続され、前記マスターは、前記送信先として、前記チップ内のスレーブと、前記第1の外部中継器を介して接続される接続先のチップ内のスレーブとが登録され、前記送信先に選択したスレーブの識別情報と自身の識別情報であるマスターの識別情報とを格納して前記リクエストを生成して送信し、前記スレーブは、前記リクエスト内の前記マスターの識別情報を格納して前記レスポンスを生成して送信し、前記内部中継器は、前記ポートに接続される接続先の識別情報と該ポートとの対応関係として、前記マスターの識別情報と該マスターに接続されるポートとの対応と、前記スレーブの識別情報と該スレーブに接続されるポートとの対応と、前記第1の外部中継器を介して接続される接続先のチップ内のスレーブの識別情報と該第1の外部中継器に接続されるポートとの対応と、前記第2の外部中継器を介して接続される接続先のチップ内のマスターの識別情報と該第2の外部中継器に接続されるポートとの対応とをそれぞれ記憶し、前記リクエストを受信すると該リクエスト内の前記スレーブの識別情報と前記対応関係とに基づいて選択したポートから該リクエストを送信し、前記レスポンスを受信すると該レスポンス内の前記マスターの識別情報と前記対応関係とに基づいて選択したポートから該レスポンスを送信し、前記第1の外部中継器は、前記内部中継器から前記リクエストを受信すると接続先のチップ内の前記第2の外部中継器に該リクエストを送信し、接続先のチップ内の前記第2の外部中継器から前記レスポンスを受信すると前記内部中継器に該レスポンスを送信し、前記第2の外部中継器は、接続先のチップ内の前記第1の外部中継器から前記リクエストを受信すると該リクエストを前記内部中継器に送信し、前記内部中継器から前記レスポンスを受信すると該レスポンスを接続先のチップ内の前記第1の外部中継器に送信するチップ。上述したシステムにおいては、チップ内の通信とチップ間の通信とがそれぞれ異なるコントローラーによって行なわれており、チップの数を増やしてシステムを拡張する際には各コントローラーをそれぞれ追加しなければならず、拡張に対する負担が大きなものとなってしまう。ここで、近年、このような複数のチップを備えるシステムが増加しており、搭載されるチップの数は今後さらに増えることが予想されるため、そのようなシステムの拡張に対する要請が高まることが考えられる。本発明のデバイスシステムおよびチップは、拡張性のよいシステムを提供することを主目的とする。本発明のデバイスシステムおよびチップは、上述の主目的を達成するために以下の手段を採った。本発明のデバイスシステムは、登録された送信先に対するリクエストを送信するマスターと、該リクエストに対するレスポンスを送信するスレーブと、前記マスターと前記スレーブとにポートを介して接続される内部中継器とが搭載される複数のチップを接続してなるデバイスシステムであって、前記内部中継器に前記ポートを介して接続される第1の外部中継器と第2の外部中継器とを一組として、少なくとも該一組の外部中継器同士の接続により前記各チップが接続され、前記マスターは、前記送信先として、自身が搭載されるチップ内のスレーブと、自身が搭載されるチップ内の前記第1の外部中継器を介して接続される接続先のチップ内のスレーブとが登録され、前記送信先に選択したスレーブの識別情報と自身の識別情報であるマスターの識別情報とを格納して前記リクエストを生成して送信し、前記スレーブは、前記リクエスト内の前記マスターの識別情報を格納して前記レスポンスを生成して送信し、前記内部中継器は、前記ポートに接続される接続先の識別情報と該ポートとの対応関係として、前記マスターの識別情報と該マスターに接続されるポートとの対応と、前記スレーブの識別情報と該スレーブに接続されるポートとの対応と、前記第1の外部中継器を介して接続される接続先のチップ内のスレーブの識別情報と該第1の外部中継器に接続されるポートとの対応と、前記第2の外部中継器を介して接続される接続先のチップ内のマスターの識別情報と該第2の外部中継器に接続されるポートとの対応とをそれぞれ記憶し、前記リクエストを受信すると該リクエスト内の前記スレーブの識別情報と前記対応関係とに基づいて選択したポートから該リクエストを送信し、前記レスポンスを受信すると該レスポンス内の前記マスターの識別情報と前記対応関係とに基づいて選択したポートから該レスポンスを送信し、前記第1の外部中継器は、前記内部中継器から前記リクエストを受信すると接続先の前記第2の外部中継器に該リクエストを送信し、接続先の前記第2の外部中継器から前記レスポンスを受信すると前記内部中継器に該レスポンスを送信し、前記第2の外部中継器は、接続先の前記第1の外部中継器から前記リクエストを受信すると該リクエストを前記内部中継器に送信し、前記内部中継器から前記レスポンスを受信すると該レスポンスを接続先の前記第1の外部中継器に送信することを要旨とする。この本発明のデバイスシステムでは、内部中継器は、ポートに接続される接続先の識別情報とポートとの対応関係として、マスターの識別情報とマスターに接続されるポートとの対応と、スレーブの識別情報とスレーブに接続されるポートとの対応と、第1の外部中継器を介して接続される接続先のチップ内のスレーブの識別情報と第1の外部中継器に接続されるポートとの対応と、第2の外部中継器を介して接続される接続先のチップ内のマスターの識別情報と第2の外部中継器に接続されるポートとの対応とをそれぞれ記憶し、リクエストを受信するとマスターにより格納されたリクエスト内のスレーブの識別情報と対応関係とに基づいて選択したポートからリクエストを送信し、レスポンスを受信するとスレーブにより格納されたレスポンス内のマスターの識別情報と対応関係とに基づいて選択したポートからレスポンスを送信する。また、第1の外部中継器は、内部中継器からリクエストを受信すると接続先の第2の外部中継器にリクエストを送信し、接続先の第2の外部中継器からレスポンスを受信すると内部中継器にレスポンスを送信し、第2の外部中継器は、接続先の第1の外部中継器からリクエストを受信するとリクエストを内部中継器に送信し、内部中継器からレスポンスを受信するとレスポンスを接続先の第1の外部中継器に送信する。これにより、マスターやスレーブ、内部中継器における各処理をチップ内での通信とチップ間での通信とにおいて同様なものとすることができる。このため、チップ内の通信とチップ間の通信とを異なるコントローラーなどを用いて制御するものなどに比して、チップの数が増加した場合の対応が容易となるから、拡張性のよいシステムを提供することができる。また、バスクロックの周波数が異なる前記チップを接続してなる本発明のデバイスシステムにおいて、前記第1の外部中継器は、接続先の前記第2の外部中継器から前記レスポンスを受信すると自身が搭載されるチップのバスクロックの周波数に合わせて前記内部中継器に該レスポンスを送信し、前記第2の外部中継器は、接続先の前記第1の外部中継器から前記リクエストを受信すると自身が搭載されるチップのバスクロックの周波数に合わせて前記内部中継器に該リクエストを送信するものとすることもできる。こうすれば、バスクロックの周波数が異なるチップを接続する場合であっても、チップ内での通信とチップ間での通信とを同様なものとして対応することができ、容易にチップ間の通信を拡張することができる。そして、前記チップ内の通信をパラレル形式のデータで行なう本発明のデバイスシステムにおいて、前記第1の外部中継器は、前記内部中継器から前記リクエストを受信すると自身が搭載されるチップのバスクロックの周波数よりも高い周波数に基づいてパラレル形式からシリアル形式に変換するパラレルシリアル変換を施して接続先の前記第2の外部中継器に該リクエストを送信し、接続先の前記第2の外部中継器から前記レスポンスを受信すると自身が搭載されるチップのバスクロックの周波数に基づいてシリアル形式からパラレル形式に変換するシリアルパラレル変換を施して前記内部中継器に該レスポンスを送信し、前記第2の外部中継器は、接続先の前記第1の外部中継器から前記リクエストを受信すると自身が搭載されるチップのバスクロックの周波数に基づいてシリアル形式からパラレル形式に変換するシリアルパラレル変換を施して該リクエストを前記内部中継器に送信し、前記内部中継器から前記レスポンスを受信すると自身が搭載されるチップのバスクロックの周波数よりも高い周波数に基づいてパラレル形式からシリアル形式に変換するパラレルシリアル変換を施して該レスポンスを接続先の前記第1の外部中継器に送信するものとすることもできる。こうすれば、チップ間におけるリクエストやレスポンスの送信を効率よく行なうことができる。さらに、本発明のデバイスシステムにおいて、媒体に画像を形成する画像形成装置に搭載されてなるものとすることもできる。液滴を吐出する複数のノズルが形成された吐出ヘッドを備え、該ノズルから液滴を吐出することにより前記媒体に画像を形成する画像形成装置に搭載されるこの態様の本発明のデバイスシステムにおいて、前記マスターとして前記複数のノズルからの液滴の吐出を制御するプロセッサーを備えると共に前記スレーブとして前記液滴の吐出に関するデータを記憶するメモリーへの該データの読み書きを制御するメモリーコントローラーを備えるものとすることもできる。ここで、このような吐出ヘッドには数百個から数千個のノズルが形成されており、将来的には数万個となることも予想されている。このため、プロセッサーの数も膨大なものとなり、システムの拡張の必要性が高まることが考えられるから、本発明を適用する意義が高い。さらに、この態様の本発明の画像形成装置において、前記プロセッサーとして前記複数のノズルを個々のノズル毎に制御するプロセッサーを該ノズルと同じ数だけ備えるものとすることもできるし、前記プロセッサーとして前記複数のノズルをいくつかのノズル毎にまとめて制御する複数のプロセッサーを備えるものとすることもできる。本発明のチップは、登録された送信先に対するリクエストを送信するマスターと、該リクエストに対するレスポンスを送信するスレーブと、前記マスターと前記スレーブとにポートを介して接続される内部中継器とが搭載されるチップであって、前記内部中継器に前記ポートを介して接続される第1の外部中継器と第2の外部中継器とを一組として、少なくとも該一組の外部中継器同士の接続により他のチップと接続され、前記マスターは、前記送信先として、前記チップ内のスレーブと、前記第1の外部中継器を介して接続される接続先のチップ内のスレーブとが登録され、前記送信先に選択したスレーブの識別情報と自身の識別情報であるマスターの識別情報とを格納して前記リクエストを生成して送信し、前記スレーブは、前記リクエスト内の前記マスターの識別情報を格納して前記レスポンスを生成して送信し、前記内部中継器は、前記ポートに接続される接続先の識別情報と該ポートとの対応関係として、前記マスターの識別情報と該マスターに接続されるポートとの対応と、前記スレーブの識別情報と該スレーブに接続されるポートとの対応と、前記第1の外部中継器を介して接続される接続先のチップ内のスレーブの識別情報と該第1の外部中継器に接続されるポートとの対応と、前記第2の外部中継器を介して接続される接続先のチップ内のマスターの識別情報と該第2の外部中継器に接続されるポートとの対応とをそれぞれ記憶し、前記リクエストを受信すると該リクエスト内の前記スレーブの識別情報と前記対応関係とに基づいて選択したポートから該リクエストを送信し、前記レスポンスを受信すると該レスポンス内の前記マスターの識別情報と前記対応関係とに基づいて選択したポートから該レスポンスを送信し、前記第1の外部中継器は、前記内部中継器から前記リクエストを受信すると接続先のチップ内の前記第2の外部中継器に該リクエストを送信し、接続先のチップ内の前記第2の外部中継器から前記レスポンスを受信すると前記内部中継器に該レスポンスを送信し、前記第2の外部中継器は、接続先のチップ内の前記第1の外部中継器から前記リクエストを受信すると該リクエストを前記内部中継器に送信し、前記内部中継器から前記レスポンスを受信すると該レスポンスを接続先のチップ内の前記第1の外部中継器に送信することを要旨とする。この本発明のチップでは、内部中継器は、ポートに接続される接続先の識別情報とポートとの対応関係として、マスターの識別情報とマスターに接続されるポートとの対応と、スレーブの識別情報とスレーブに接続されるポートとの対応と、第1の外部中継器を介して接続される接続先のチップ内のスレーブの識別情報と第1の外部中継器に接続されるポートとの対応と、第2の外部中継器を介して接続される接続先のチップ内のマスターの識別情報と第2の外部中継器に接続されるポートとの対応とをそれぞれ記憶し、リクエストを受信するとマスターにより格納されたリクエスト内のスレーブの識別情報と対応関係とに基づいて選択したポートからリクエストを送信し、レスポンスを受信するとスレーブにより格納されたレスポンス内のマスターの識別情報と対応関係とに基づいて選択したポートからレスポンスを送信する。また、第1の外部中継器は、内部中継器からリクエストを受信すると接続先の第2の外部中継器にリクエストを送信し、接続先の第2の外部中継器からレスポンスを受信すると内部中継器にレスポンスを送信し、第2の外部中継器は、接続先の第1の外部中継器からリクエストを受信するとリクエストを内部中継器に送信し、内部中継器からレスポンスを受信するとレスポンスを接続先の第1の外部中継器に送信する。これにより、マスターやスレーブ、内部中継器における各処理をチップ内での通信とチップ間での通信とにおいて同様なものとすることができる。このため、チップ内の通信とチップ間の通信とを異なるコントローラーなどを用いて行なうものなどに比して、チップの数が増加しても容易にチップ間の通信を拡張することができるから、このチップを複数備えるものとすれば、拡張性のよいシステムを提供することができる。次に、本発明の実施の形態を図面を用いて説明する。図1は、プリンター20の構成の概略を示す構成図であり、図2は、メインチップ31と印刷ヘッドコントローラー47との構成を示す構成図である。本実施形態のプリンター20は、図1に示すように、インクを吐出することにより用紙Sに印刷を行なう周知のインクジェット方式のプリンター機構22と、液晶ディスプレイとしてのLCD28と、装置各部の制御や装置各部の機能を実現するための各種処理などを行なうための処理制御部30とを備える。プリンター機構22は、図2に示すように、シアンC,マゼンタM,イエローY,ブラックKのCMYKのインクを吐出するノズル24C,24M,24Y,24Kが各色毎に複数個配置された4列のノズル列25C,25M,25Y,25Kが形成された印刷ヘッド23と、印刷ヘッド23を搭載する図示しないキャリッジを主走査方向に駆動するモーターや主走査方向に直交する副走査方向に用紙Sを搬送する図示しない搬送ローラーを駆動するモーターなどの各モーター26とを備える。ここで、印刷ヘッド23は、本実施形態では、圧電素子に電圧を印加してこの圧電素子を変形させることによりインクを加圧してインク滴を吐出する方式を採用するものとした。なお、発熱抵抗体例えばヒーターなどに電圧を印加してインクを加熱することにより発生した気泡によりインクを加圧してインク滴を吐出する方式を採用するものとしてもよい。また、ノズル24C,24M,24Y,24Kをノズル24と総称し、ノズル列25C,25M,25Y,25Kをノズル列25と総称する。なお、各ノズル24からのインクの吐出により形成されるドットの大きさは、ノズル24の圧電素子に印可する電圧の波形を変化させることにより、複数段階例えば、大中小の3段階に調整可能となっている。処理制御部30は、プリンター20の主制御を司るメインプロセッサー32やこのメインプロセッサー32を介さずに各種コントローラーとワークメモリーとの間のデータのやり取りを制御するダイレクトメモリーアクセスDMAコントローラー33,ワークメモリーとしてのSDRAM35へのデータの読み書きを制御するSDRAMコントローラー34とが搭載されるメインチップ31と、各種コントローラー41~49と、各種データなどを記憶した図示しないROMとを備える。なお、以下の説明では、メインチップ31に対して各種コントローラー41~49をサブチップと称することがあり、チップ内とはメインチップ31内や各種コントローラー41~49内を意味し、チップ間とは各種コントローラー41~49のいずれかとメインチップ31との間を意味する。また、処理制御部30は、各種コントローラー41~49として、写真画像などの画像データが保存されたメモリーカードMCとデータのやり取りを行なうカードコントローラー41と、例えばUSB規格やIEEE1394規格などの所定規格に準拠して図示しない外部機器との通信を行なうI/Fコントローラー43と、LCD28への画像の表示を制御するLCDコントローラー45と、プリンター機構22の印刷ヘッド23を制御する印刷ヘッドコントローラー47と、プリンター機構22の各モーター26を制御するモーターコントローラー49とを備え、これらは、後述するチップリンク接続図中CLによりメインチップ31と通信可能に接続されている。一方、メインプロセッサー32は、各種コントローラー41~49を介して処理に必要なデータを入力したり、各種コントローラー41~49に各種指令を出力したりする、また、メインプロセッサー32は、カードコントローラー41を介してメモリーカードMCから入力された画像データやI/Fコントローラー43を介して外部機器から入力された画像データに対し、表示用の画像処理を施して生成した表示データや印刷用の画像処理を施して生成した印刷データをSDRAMコントローラー34を介してSDRAM35に保存する。なお、印刷データとしては、ノズル24の圧電素子に印加する電圧の波形を変化させるための駆動データが各ノズル24毎のインク吐出データとして生成されてSDRAM35に保存される。また、DMAコントローラー33の制御により各コントローラー41~49はメインプロセッサー32を介さずにSDRAM35SDRAMコントローラー34と通信が可能となっており、例えば、カードコントローラー41はメモリーカードMCから入力した画像データをSDRAM35に保存したり、LCDコントローラー45はSDRAM35に保存された表示データを取得してLCD28に画像を表示したり、印刷ヘッドコントローラー47はSDRAM35に保存された印刷データインク吐出データを取得して印刷ヘッド23の各ノズル24からのインクの吐出を制御したりする。メインチップ31は、上述したメインプロセッサー32やDMAコントローラー33,SDRAMコントローラー34以外に、図2に示すように、キャッシュメモリーとしてのSRAM36aへのデータの読み書きを制御するSRAMコントローラー36と、チップ内の通信を中継するルーター37と、各種コントローラー41~49印刷ヘッドコントローラー47を図示とのチップ間の通信を中継するチップリンク39とを備える。メインプロセッサー32やDMAコントローラー33は、SDRAM35やSRAM36aなどのメモリーにリードやライトなどのリクエストを出力するマスターとして機能し、識別情報M1,M2が定められている。また、SDRAMコントローラー34やSRAMコントローラー36は、マスターからのリクエストに対するレスポンスを出力するスレーブとして機能し、識別情報S1,S2が定められている。そして、メインプロセッサー32やDMAコントローラー33には、リクエストの送信先としてSDRAMコントローラー34識別情報S1やSRAMコントローラー36識別情報S2が登録されている。また、メインプロセッサー32やDMAコントローラー33は、送信元を示すSIDSourceIDとして識別情報M1あるいは識別情報M2を格納すると共に送信先を示すアドレス情報として送信先に選択したスレーブの識別情報S1や識別情報S2を格納し、リードやライトの種別などの情報も含めてリクエストを生成して送信する。なお、アドレス情報には、スレーブデバイスがメモリーにアクセスするためのアクセス情報なども含まれる。また、SDRAMコントローラー34やSRAMコントローラー36は、アドレス情報に基づいてメモリーにアクセスして必要なデータを読み出すと共にリクエスト内から読み出したSIDを格納してレスポンスを生成して送信する。なお、本実施形態では、これらのリクエストやレスポンスは、送信側が有効に送信できるタイミングであることを示すValid信号や受信側の受信準備が整ったことを示すReady信号などの制御信号により送受信のタイミングが制御されながら、チップ内をパラレルデータとして中継されるものとした。ルーター37は、複数の接続用のポートPを備えており、それらの各ポートPのうち、ポートP31にメインプロセッサー32が接続され、ポートP32にDMAコントローラー33が接続され、ポートP33にSDRAMコントローラー34が接続され、ポートP34にSRAMコントローラー36が接続され、ポートP35にチップリンク39が接続されている。また、このルーター37は、各ポートP31~P35と接続先の識別情報とを対応付けた対応関係を登録している。具体的には、ポートP31とメインプロセッサー32の識別情報M1とを対応付け、ポートP32とDMAコントローラー33の識別情報M2とを対応付け、ポートP33とSDRAMコントローラー34の識別情報S1とを対応付け、ポートP34とSRAMコントローラー36の識別情報S2とを対応付けて、登録している。また、ポートP35には、チップリンク接続先の印刷ヘッドコントローラー47が備える後述するプロセッサー52a,52b,52c,52dの識別情報M3,M4,M5,M6を、接続先の識別情報として対応付けて登録するものとした。なお、図中の識別番号は、各ポートPに対応付けて登録されている識別番号を示す以下同じ。各コントローラー41~49のうち印刷ヘッドコントローラー47は、図2に示すように、ノズル列25C,25M,25Y,25Kを列毎に個別に制御するプロセッサー52a,52b,52c,52dと、キャッシュメモリーとしてのSRAM56aへのデータの読み書きを制御するSRAMコントローラー56と、メインチップ31との通信を中継するチップリンク58とを備える。ここで、プロセッサー52a,52b,52c,52dは、SRAM56aなどのメモリーにリクエストを出力するマスターとして機能し、メインチップ31のマスターとは異なる識別情報M3,M4,M5,M6が定められている。また、SRAMコントローラー56は、リクエストに対するレスポンスを出力するスレーブとして機能し、メインチップ31のスレーブとは異なる識別情報S3が定められている。また、プロセッサー52a,52b,52c,52dには、リクエストの送信先としてSRAMコントローラー56識別情報S3の他、メインチップ31のSDRAMコントローラー34識別情報S1やSRAMコントローラー36識別情報S2が登録されている。なお、印刷ヘッドコントローラー47におけるリクエストやレスポンスの生成などは、上述したメインチップ31と同様である。ルーター57は、複数の接続用のポートPを備えており、それらの各ポートPのうち、ポートP51にプロセッサー52aが接続され、ポートP52にプロセッサー52bが接続され、ポートP53にプロセッサー52cが接続され、ポートP54にプロセッサー52dが接続され、ポートP55にSRAMコントローラー56が接続され、ポートP56にチップリンク58が接続されている。また、このルーター57は、各ポートP51~P56と接続先の識別情報とを対応付けた対応関係を登録している。具体的には、ポートP51とプロセッサー52aの識別情報M3とを対応付け、ポートP52とプロセッサー52bの識別情報M4とを対応付け、ポートP53とプロセッサー52cの識別情報M5とを対応付け、ポートP54とプロセッサー52dの識別情報M6とを対応付け、ポートP55とSRAMコントローラー56の識別情報S3とを対応付けて、登録している。また、ポートP56には、チップリンク接続先のメインチップ31のSDRAMコントローラー34の識別情報S1やSRAMコントローラー36の識別情報S2を、接続先の識別情報として対応付けて登録するものとした。ここで、チップリンク接続について、チップリンク39とチップリンク58との接続を例として説明する。図3は、チップリンク接続の概要を示す説明図である。図示するように、チップリンク39は、トランスミッターTx39aと、レシーバーRx39bとを備え、チップリンク58は、レシーバー39bに接続されたトランスミッターTx58aと、トランスミッターTx39aに接続されたレシーバーRx58bとを備える。トランスミッター58aは、ルーター57から転送されるパラレルデータであるリクエストをシリアルデータに変換するパラレル-シリアル変換を行なってレシーバー39bに送信する。このとき、トランスミッター58aは、チップ内のバスクロックを所定数倍数十倍や百倍などの周波数とする図示しないPLLPhaseLockedLoop回路からのクロック信号に基づいて、シリアルデータに変換する。また、トランスミッター58aは、リクエストのデータと共にシリアルデータの先頭を示すHeader信号や上述したReady信号やValid信号などの制御信号をレシーバー39bに送信する。そして、レシーバー39bは、トランスミッター58aから送信されるシリアルデータであるリクエストを受信したときには、チップ内のバスクロックに基づいて、パラレルデータに変換するシリアル-パラレル変換を行なって、リクエストのデータと共に送信された制御信号を用いた送受信の制御を伴って、ルーター37に送信する。なお、本実施形態では、メインチップ31のバスクロックの周波数と印刷ヘッドコントローラー47のバスクロックの周波数とは異なるものとした。一方、トランスミッター39aは、ルーター37から転送されるパラレルデータであるレスポンスを受信したときには、チップ内のバスクロックを所定数倍数十倍や百倍などの周波数とする図示しないPLL回路からのクロック信号に基づいて、シリアルデータに変換する。また、トランスミッター39aは、レスポンスのデータと共にシリアルデータの先頭を示すHeader信号や上述したReady信号やValid信号などの制御信号をレシーバー58bに送信する。そして、レシーバー58bは、トランスミッター39aから送信されるシリアルデータであるレスポンスを受信したときには、チップ内のバスクロックに基づいて、パラレルデータに変換するシリアル-パラレル変換を行なって、レスポンスのデータと共に送信された制御信号を用いた送受信の制御を伴って、ルーター57に送信する。このように、本実施形態では、印刷ヘッドコントローラー47からメインチップ31にリクエストが送信されたりメインチップ31から印刷ヘッドコントローラー47にレスポンスが送信されたりするものであり、チップリンク58がリクエストを送信するリクエスターRequesterとして機能しチップリンク39がレスポンスを送信するレスポンダーResponderとして機能するものといえる。次に、こうして構成された本実施形態のプリンター20における動作、特にチップ内の通信とチップ間の通信とにおける各動作について説明する。まず、チップ内の通信として、印刷ヘッドコントローラー47内のプロセッサー52aとSRAMコントローラー56との通信について説明する。まず、プロセッサー52aは、SRAMコントローラー56の識別情報S3をアドレス情報として格納すると共に自身の識別情報M3をSIDとして格納してリクエストを生成し、生成したリクエストをルーター57に送信する。このリクエストを受信したルーター57は、リクエスト内のアドレス情報から識別情報S3を読み出して上述した対応関係から識別情報S3に対応付けられたポートPとしてポートP55を選択し、選択したポートP55からリクエストを転送する。このリクエストを受信したSRAMコントローラー56は、必要なデータをSRAM56aから読み出すと共にリクエスト内のSIDなどの必要な情報を格納してレスポンスを生成し、生成したレスポンスをルーター57に送信する。このレスポンスを受信したルーター57は、レスポンス内のSIDから識別情報M3を読み出して上述した対応関係から識別情報M3に対応付けられたポートPとしてポートP51を選択し、選択したポートP51からレスポンスを転送して、一連の処理が終了する。このようにして、チップ内の通信が行なわれて、レスポンスがプロセッサー52aに送信されることになる。なお、他のプロセッサー52b,52c,52dとSRAMコントローラー56との通信や他のチップ内の通信も同様に行なわれる。次に、チップ間の通信として、印刷ヘッドコントローラー47とメインチップ31との通信について説明する。ここでは、印刷ヘッドコントローラー47のプロセッサー52aとメインチップ31のSDRAMコントローラー34との通信を例として説明する。図4は、チップ間の通信の一例を示すトランザクションチャートである。なお、このような通信は、例えば、印刷ヘッドコントローラー47からメインチップ31のSDARMコントローラー34に格納された印刷データインク吐出データを取得する場合などに行なわれる。まず、プロセッサー52aは、登録された送信先の中から選択したSDRAMコントローラー34の識別情報S1をアドレス情報として格納すると共に自身の識別情報M3をSIDとして格納してリクエストを生成しステップS100、生成したリクエストをルーター57に送信するステップS110。このリクエストを受信したルーター57は、リクエスト内のアドレス情報から識別情報S1を読み出して上述した対応関係から識別情報S1に対応付けられたポートPとしてポートP56を選択しステップ120、選択したポートP56からリクエストを転送するステップS130。このようなポートPの選択やレスポンスの転送は、チップ内の通信における処理と同様に行なわれる。上述したように、ポートP56には、識別情報S1,S2を対応付けて登録すると共にチップリンク58が接続されているから、リクエストはチップリンク58に転送されることになる。そして、チップリンク58は、リクエストが転送されると、チップ内印刷ヘッドコントローラー47内のバスクロックを所定数倍の周波数としたクロック信号に基づいてトランスミッター58aによりパラレルデータであるリクエストをシリアルデータに変換するパラレル-シリアル変換を行なってステップS140、メインチップ31のチップリンク39レシーバー39bに送信するステップS150。これにより、チップ間のリクエストの送信を効率よく行なうことができる。なお、送信されるリクエストは、上述したように、リクエストのデータと共に各制御信号が送信される。こうしてリクエストが送信されると、チップリンク39は、レシーバー39bにより、メインチップ31内のバスクロックに基づいてシリアルデータであるリクエストをパラレルデータに変換するシリアル-パラレル変換を行なってステップS160、ルーター37に送信するステップS170。これにより、印刷ヘッドコントローラー47からのリクエストは、メインチップ31内のバスクロックに合わせてルーター37に送信されることになる。このため、バスクロックの周波数が異なるチップ間を接続してリクエストを送信する場合であっても適切に対応することができる。また、このとき、リクエストのデータと共に送信される各制御信号を用いて送受信のタイミングが制御されながら、ルーター37に送信される。このため、ルーター37は、バスクロックの異なる印刷ヘッドコントローラー47からのリクエストであっても、チップ内のリクエストと同様に受信することができる。そして、リクエストを受信したルーター37は、リクエスト内のアドレス情報から識別情報S1を読み出して上述した対応関係から識別情報S1に対応付けられたポートPとしてポートP33を選択しステップ180、選択したポートP33からリクエストを転送するステップS190。このようなポートPの選択やレスポンスの転送は、チップ内の通信における処理と同様に行なわれる。リクエストを受信したSDRAMコントローラー34は、必要なデータをSDRAM34aから読み出すと共にリクエスト内のSIDなどの必要な情報を格納してレスポンスを生成しステップS200、生成したレスポンスをルーター37に送信するステップS210。このレスポンスを受信したルーター57は、レスポンス内のSIDから識別情報M3を読み出して上述した対応関係から識別情報M3に対応付けられたポートPとしてポートP35を選択しステップS220、選択したポートP35からレスポンスを転送するステップS230。このようなポートPの選択やレスポンスの転送は、チップ内の通信における処理と同様に行なわれる。ここで、上述したように、ポートP35には、識別情報M3,M4,M5,M6を対応付けて登録すると共にチップリンク39が接続されているから、レスポンスはチップリンク39に転送されることになる。そして、チップリンク39は、レスポンスが転送されると、トランスミッター39aによりメインチップ31内のバスクロックを所定数倍の周波数としたクロック信号に基づいてパラレルデータであるレスポンスをシリアルデータに変換するパラレル-シリアル変換を行なってステップS240、印刷ヘッドコントローラー47のチップリンク58レシーバー58bに送信するステップS250。これにより、チップ間のレスポンスの送信を効率よく行なうことができる。なお、送信されるレスポンスは、上述したように、レスポンスのデータと共に各制御信号が送信される。こうしてレスポンスが送信されると、チップリンク58は、レシーバー58bにより、チップ内印刷ヘッドコントローラー47内のバスクロックに基づいてシリアルデータであるレスポンスをパラレルデータに変換するシリアル-パラレル変換を行なってステップS260、ルーター57に送信するステップS270。これにより、メインチップ31からのレスポンスは、印刷ヘッドコントローラー47のバスクロックに合わせてルーター57に送信されることになる。このため、バスクロックの周波数が異なるチップ間を接続してレスポンスを送信する場合であっても適切に対応することができる。また、このとき、レスポンスのデータと共に送信される各制御信号を用いて送受信のタイミングが制御されながら、ルーター57に送信される。このため、ルーター57では、チップリンク58からのレスポンスを、チップ内の通信と同様に受信することができる。そして、ルーター57は、レスポンス内のSIDから識別情報M3を読み出して上述した対応関係から識別情報M3に対応付けられたポートPとしてポートP51を選択しステップ280、選択したポートP51からレスポンスを転送してステップS290、一連の処理が終了する。このようなポートPの選択やレスポンスの転送は、チップ内の通信におけるリクエストの処理と同様に行なわれる。このようにしてチップ間の通信が行なわれて、レスポンスがプロセッサー52aに送信されることになる。なお、レスポンスとしてノズル24Cのインク吐出データを受けたプロセッサー52aは、所定の吐出タイミングとなったときに、そのインク吐出データに基づいてノズル列25Cの各ノズル24C圧電素子を駆動制御する。また、他のプロセッサー52b,52c,52dとSRAMコントローラー56との通信や他のチップ間の通信も同様に行なわれる。このように、チップ間の通信であっても、マスタープロセッサー52aやスレーブSRAMコントローラー56やSDRAMコントローラー34,ルータールーター37,57は、チップ内の通信と同様な処理を行なうことができる。即ち、チップリンク接続により、マスターやスレーブ,ルーターは、チップ内の通信とチップ間の通信とを区別することなく同様に処理することができるのである。このため、チップ内の通信とチップ間の通信とを異なるコントローラーなどを用いて制御するものなどに比して、チップの数が増加した場合の対応が容易となるから、拡張性のよいシステムを提供することができる。ここで、本実施形態の構成要素と本発明の構成要素との対応関係を明らかにする。本実施形態のメインプロセッサー32やDMAコントローラー33,プロセッサー52a~52dが本発明のマスターに相当し、SDRAMコントローラー34やSRAMコントローラー36,56がスレーブに相当し、ルーター37,57が内部中継器に相当し、チップリンク59が第1の外部中継器に相当し、チップリンク39が第2の外部中継器に相当する。以上詳述した本実施形態のプリンター20によれば、マスターとしてのプロセッサー52aは送信先のスレーブとしてのSDRAMコントローラー34の識別情報S1と自身の識別情報M3とを格納してルーター57にリクエストを送信し、ルーター57は識別情報S1に基づいてポートP56にリクエストを転送し、チップリンク58,39のチップリンク接続を介してリクエストを受信したルーター37は識別情報S1に基づいてポートP33にリクエストを転送する。また、スレーブとしてのSDRAMコントローラー34は識別情報M3を格納してレスポンスを送信し、ルーター37は識別情報M3に基づいてポートP35にレスポンスを転送し、チップリンク39,58のチップリンク接続を介してレスポンスを受信したルーター57は識別情報M3に基づいてポートP51にレスポンスを転送する。これにより、マスターやスレーブ,各ルーターは、チップ内の通信と同様な処理でチップ31,47間の通信を行なうことができる。このため、チップ内の通信とチップ間の通信とを異なるコントローラーなどを用いて制御するものなどに比して、チップの数が増加した場合の対応が容易となるから、拡張性のよいシステムを提供することができる。また、チップリンク39によりメインチップ31内のバスクロックに合わせてリクエストがルーター37に送信されると共にチップリンク58により印刷ヘッドコントローラー47内のバスクロックに合わせてレスポンスがルーター57に送信されるから、バスクロックの周波数が異なるチップ間を接続する場合であっても適切に対応することができる。また、チップリンク58によりバスクロックを所定数倍の周波数としたクロック信号に基づいてリクエストにパラレル-シリアル変換を行なってチップリンク39に送信したり、チップリンク39によりバスクロックを所定数倍の周波数としたクロック信号に基づいてレスポンスにパラレル-シリアル変換を行なってチップリンク58に送信したりするから、チップ間のリクエストやレスポンスの送信を効率よく行なうことができる。なお、本発明は上述した実施形態に何ら限定されることはなく、本発明の技術的範囲に属する限り種々の態様で実施し得ることはいうまでもない。上述した実施形態では、各チップがリクエスターとして機能するチップリンクかレスポンダーとして機能するチップリンクかのいずれかを備えるものとしたが、これに限られず、各チップがリクエスターとして機能するチップリンクとレスポンダーとして機能するチップリンクとのいずれも備えるものとしてもよい。図5は、変形例のチップリンク接続の一例を示す説明図である。図示するように、チップ110とチップ120とがチップリンク接続されている。チップ110は、マスターとしてのプロセッサー112と、スレーブとしてのメモリーコントローラーを含む、以下同じ116と、ルーター117と、リクエスターとして機能するチップリンク118と、レスポンダーとして機能するチップリンク119とを備える。また、チップ120は、チップ110と同一の構成を備えているため、各構成要素はチップ110の各構成要素の符号に値10を加えた符号を付して、その説明を省略する。この例では、リクエスターとして機能するチップリンク118とレスポンダーとして機能するチップリンク129とがチップリンク接続されると共にリクエスターとして機能するチップリンク128とレスポンダーとして機能するチップリンク119とがチップリンク接続されている。また、プロセッサー112,122には、リクエストの送信先として、それぞれメモリー116識別情報S11やメモリー126識別情報S12が登録されている。そして、ルーター117,118の各ポート図示省略には、上述した実施形態と同様に、各ポートと接続先の識別情報とを対応付けて登録している。特に、チップ間の通信を行なうために、ルーター117のチップリンク118が接続されるポートにチップ120のメモリー126の識別情報S12を対応付け、チップリンク119が接続されるポートにチップ120のプロセッサー122の識別情報M12を対応付けて登録している。また、ルーター127のチップリンク128が接続されるポートにチップ110のメモリー116の識別情報S11を対応付け、チップリンク129が接続されるポートにチップ110のプロセッサー112の識別情報M11を対応付けて登録している。これにより、チップ110のプロセッサー112からチップ120のメモリー126へのリクエストが出力されると、ルーター117,チップリンク118,チップリンク129,ルーター127を順に介してメモリー126に到達し、メモリー126からレスポンスが出力されると、ルーター127,チップリンク129,チップリンク118,ルーター117を順に介してプロセッサー112に到達する。同様に、チップ120のプロセッサー122からチップ110のメモリー116へのリクエストが送信されると、ルーター127,チップリンク128,チップリンク119,ルーター117を順に介してメモリー116に到達する。また、メモリー116からレスポンスが送信されると、ルーター117,チップリンク119,チップリンク128,ルーター127を順に介してプロセッサー122に到達する。このように、リクエスターとして機能するチップリンクとレスポンダーとして機能するチップリンクとを各チップにそれぞれ設けて接続することで、各チップのマスターから接続先のチップのスレーブに相互にアクセスすることができる。上述した実施形態では、印刷ヘッドコントローラー47とメインチップ31との2つのチップをチップリンク接続するものとしたが、これに限られず、3つ以上のチップをチップリンク接続するものとしてもよい。図6,7は、変形例のチップリンク接続の一例を示す説明図であり、チップ110,120,130の3つのチップがチップリンク接続される様子を示す。ここで、詳細な説明は省略するが、3つ以上の複数のチップをチップリンク接続した場合であっても、チップ内のマスターやスレーブ,ルーターはチップ内の通信と同様にチップ間の通信を行なうことができる。例えば、図6のチップ110のプロセッサー112識別情報M11からチップ130のメモリー136識別情報S13へのリクエストが送信されると、ルーター117,チップリンク118,チップリンク129,ルーター127,チップリンク128,チップリンク139,ルーター137を順に介してメモリー136に到達する。また、メモリー136からレスポンスが送信されると、ルーター137,チップリンク139,チップリンク128,ルーター127,チップリンク129,チップリンク118,ルーター117を順に介してプロセッサー112に到達する。なお、図6に示すように、チップ110130は他のチップに未接続のチップリンク118,119138,139を備えているから、それらのチップリンク118,119138,139に新たなチップを接続することで、システムを容易に拡張することができる。また、図7では、3つのチップ110,120,130をループ状にチップリンク接続することにより、少ないチップリンク数で図6と同様なチップ間の通信を実現している。なお、図7においても、いずれかのチップに未接続のチップリンクを設けておけば、システムを容易に拡張することができる。上述した実施形態では、印刷ヘッドコントローラー47のプロセッサー52a~52dが各ノズル列25毎にノズル24の制御を行なうものとしたが、これに限られず、ノズル24をいくつかのグループに分けてグループ毎に制御を行なうものとしてもよいし、各ノズル24をそれぞれ個別に制御するものとしてもよい。図8は、変形例の印刷ヘッドコントローラー150の構成を示す構成図である。変形例の印刷ヘッドコントローラー150は、図示するように、4つのノズル列25に対応する4つのサブチップ150a,150b,150c,150dを備え、これらがメインチップ31に対して直列的にチップリンク接続されている。このうちサブチップ150aは、ノズル列25Cの各ノズル24Cをそれぞれ個別に制御する複数のプロセッサー152aと、ルーター157aと、リクエスターとして機能するチップリンク158aと、レスポンダーとして機能するチップリンク158bとを備える。他のサブチップ150b,150c,150dも同様に構成されている。また、図示は省略するが、直列的に接続される各サブチップ150a,150b,150c,150dにおいて、前段側メインチップ31側のサブチップのレスポンダーとしてのチップリンクと、後段側のサブチップのリクエスターとしてのチップリンクとがそれぞれ順に接続されるものとした。また、サブチップ150aのリクエスターとしてのチップリンク158aは、メインチップ31チップリンク39に接続されている。これにより、各サブチップ150a~dの各プロセッサーからメインチップ31内のメモリーSDRAM35などにアクセスすることができる。また、サブチップ150dのレスポンダーとしてのチップリンクは未接続となるから、新たなチップを接続することによりシステムを容易に拡張することができる。上述した実施形態では、パラレル-シリアル変換を行なってパラレルデータをシリアルデータに変換してから接続先のチップに送信するものとしたが、これに限られず、パラレル-シリアル変換を行なわずにパラレルデータのままで送信するものとしてもよい。また、リクエストやレスポンスをパラレルデータとしたが、これに限られず、シリアルデータとしてもよい。上述した実施形態では、メインチップ31のバスクロックと印刷ヘッドコントローラー47のバスクロックとが異なるものとしたが、これに限られず、同じバスクロックとしてもよい。また、チップリンク58によりバスクロックを所定数倍の周波数としたクロック信号に基づいてリクエストにパラレル-シリアル変換を行なってチップリンク39に送信したりチップリンク39によりバスクロックを所定数倍の周波数としたクロック信号に基づいてレスポンスにパラレル-シリアル変換を行なってチップリンク58に送信したりするものとしたが、これに限られず、バスクロックよりも高い周波数に基づいてパラレル-シリアル変換を行なうものなどとしてもよい。上述した実施形態では、本発明のデバイスシステムとしての処理制御部30がプリンター20に搭載されるものとして説明したが、これに限られず、如何なる機器に搭載されるものとしてもよく、例えば、パーソナルコンピューターやゲーム機器などに搭載されるものなどとしてもよい。また、マスターとしてメインチップ31内のメインプロセッサー32や印刷ヘッドコントローラー47プロセッサー52a~52dなどを例示したが、プロセッサーに限られず、登録された送信先に対するリクエストを送信可能なものであれば如何なるものとしてもよい。そして、スレーブとしてSDRAMコントローラー34やSRAMコントローラー56などを例示したが、メモリーコントローラーに限られず、マスターからのリクエストに対するレスポンスを送信するものであれば如何なるものとしてもよい。さらに、複数のチップから構成されるデバイスシステムの形態とするものに限られず、他のチップと接続される各チップ単体の形態とするものとしてもよい。"