基板の上に形成された窒化物半導体層と、前記窒化物半導体層の上に形成された絶縁膜と、前記絶縁膜の上に形成された半導体膜と、前記半導体膜の上に形成された電極と、を有し、前記半導体膜には、フッ素が含まれていることを特徴とする半導体装置。前記半導体膜には、更に、ボロンが含まれていることを特徴とする請求項1に記載の半導体装置。前記半導体膜は、ポリシリコン、又は、アモルファスシリコンであることを特徴とする請求項1又は2に記載の半導体装置。前記絶縁膜には、フッ素が含まれていることを特徴とする請求項1から3のいずれかに記載の半導体装置。基板の上に、窒化物半導体層を形成する工程と、前記窒化物半導体層の上に、絶縁膜を形成する工程と、前記絶縁膜の上に、半導体膜を形成する工程と、前記半導体膜に、フッ素成分を含むイオンを注入する工程と、前記半導体膜の上に、電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。前記フッ素成分を含むイオンは、F、BF2、SiF4をイオン化させたもの、CF4をイオン化させたもののうちの1または2以上を含むものであることを特徴とする請求項5に記載の半導体装置の製造方法。前記フッ素成分を含むイオンは、BF2であって、前記イオンを注入する工程におけるBF2のドーズ量は、7.5×1013cm-2以上、1.5×1014cm-2以下であることを特徴とする請求項5に記載の半導体装置の製造方法。基板の上に、窒化物半導体層を形成する工程と、前記窒化物半導体層の上に、絶縁膜を形成する工程と、前記絶縁膜の上に、フッ素を含む半導体膜を形成する工程と、前記半導体膜の上に、電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。ゲート絶縁膜が形成されている窒化物半導体を用いたHEMTについて、図1に基づき説明する。この窒化物半導体を用いたHEMTは、MISMetalInsulatorSemiconductor構造のHEMTであり、シリコン等の基板910の上に、バッファ層911、電子走行層921、電子供給層922、キャップ層923等の窒化物半導体層が積層形成されている。これにより、電子走行層921と電子供給層922との界面近傍の電子走行層921には、2DEGtwodimensionalelectrongas921aが形成される。尚、電子走行層921はGaN等により形成されており、電子供給層922はAlGaN等により形成されており、キャップ層923はGaN等により形成されている。このように形成された窒化物半導体層においては、ゲート閾値電圧をできるだけ正にシフトさせるため、ゲート電極951が形成される領域には、キャップ層923及び電子供給層922の一部を除去することにより、リセス930が形成されている。リセス930が形成されている領域の上には、ゲート絶縁膜940が形成されており、ゲート絶縁膜940の上には、金属膜によりゲート電極951が形成されている。また、ゲート電極951が形成される領域を除くキャップ層923の上には、第1の絶縁層961及び第2の絶縁層962が積層形成されている。また、第1の絶縁層961及び第2の絶縁層962において、ソース電極952及びドレイン電極953が形成される領域には開口部が形成されており、この開口部に金属膜等を形成することにより、ソース電極952及びドレイン電極953が形成されている。尚、窒化物半導体層には、各々の素子を素子ごとに分離するための素子分離領域970が形成されている。このような構造の窒化物半導体を用いたHEMTでは、ゲート電極951とゲート絶縁膜940との界面及びゲート絶縁膜940において、電子がトラップされやすく、ゲート閾値電圧が負になりやすい。しかしながら、半導体装置においては、接続される装置との整合性等の観点からは、ゲート閾値電圧が正となるノーマリーオフであることが望ましい。更には、このような半導体装置は、容易に製造することができるものであることが望ましい。よって、容易に作製することができ、ゲート閾値電圧が正となるゲート絶縁膜を有している窒化物半導体を用いた半導体装置が求められている。本実施の形態の一観点によれば、基板の上に形成された窒化物半導体層と、前記窒化物半導体層の上に形成された絶縁膜と、前記絶縁膜の上に形成された半導体膜と、前記半導体膜の上に形成された電極と、を有し、前記半導体膜には、フッ素が含まれていることを特徴とする。また、本実施の形態の他の一観点によれば、基板の上に、窒化物半導体層を形成する工程と、前記窒化物半導体層の上に、絶縁膜を形成する工程と、前記絶縁膜の上に、半導体膜を形成する工程と、前記半導体膜に、フッ素成分を含むイオンを注入する工程と、前記半導体膜の上に、電極を形成する工程と、を有することを特徴とする。また、本実施の形態の他の一観点によれば、基板の上に、窒化物半導体層を形成する工程と、前記窒化物半導体層の上に、絶縁膜を形成する工程と、前記絶縁膜の上に、フッ素を含む半導体膜を形成する工程と、前記半導体膜の上に、電極を形成する工程と、を有することを特徴とする。開示の半導体装置及び半導体装置の製造方法によれば、容易に作製することができ、ゲート閾値電圧が正となるゲート絶縁膜を有している窒化物半導体を用いた半導体装置を提供することができる。実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。第1の実施の形態半導体装置第1の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、窒化物半導体を用いたHEMTであり、図2に示されるように、基板10の上に、窒化物半導体層としてバッファ層11、電子走行層21、電子供給層22、キャップ層23が積層形成されている。これにより、電子走行層21と電子供給層22との界面近傍の電子走行層21には、2DEG21aが形成される。本実施の形態においては、電子走行層21はGaN等により形成されており、電子供給層22はAlGaN等により形成されており、キャップ層23はGaN等により形成されている。尚、本実施の形態における説明では、キャップ層23が形成されている構造の半導体装置について説明するが、キャップ層23が形成されていない構造のものであってもよい。このように形成された窒化物半導体層においては、ゲート閾値電圧をできるだけ正にシフトさせるため、ゲート電極51が形成される領域のキャップ層23及び電子供給層22の一部を除去することにより、リセス30が形成されている。リセス30が形成されている領域の上には、SiO2等により形成されているゲート絶縁膜となる絶縁膜40、シリコンにより形成された半導体膜41、ゲート電極51が積層して形成されている。また、ゲート電極51が形成される領域を除くキャップ層23の上には、第1の絶縁層61及び第2の絶縁層62が積層形成されている。第1の絶縁層61及び第2の絶縁層62において、ソース電極52及びドレイン電極53が形成される領域には開口部が形成されており、この開口部に金属膜等を形成することにより、ソース電極52及びドレイン電極53が形成されている。尚、窒化物半導体層には、各々の素子を素子ごとに分離するための素子分離領域70が形成されている。また、ゲート絶縁膜となる絶縁膜40は、SiO2以外にも、SiN、AlN、Al2O3等により形成されているものであってもよい。本実施の形態における半導体装置においては、ゲート絶縁膜となる絶縁膜40とゲート電極51との間には半導体膜41が形成されており、この半導体膜41は、フッ素がドープされているポリシリコンまたはアモルファスシリコン膜により形成されている。このように、ポリシリコンまたはアモルファスシリコンにフッ素がドープされたものにより半導体層41を形成することにより、シリコンの終端にフッ素Fが結合し、終端処理がなされる。従って、絶縁膜40とゲート電極51との間、即ち、半導体膜41が形成されている領域においては、電子がトラップされにくくなる。更に、フッ素をドープする際に、同時にp型となる不純物材料をドープしてもよい。このような不純物材料としては、ボロンB等が挙げられる。具体的には、BF2をドープすることにより、フッ素とボロンを同時にドープすることができる。また、このようにシリコン層にドープされたフッ素は、隣接して形成されている絶縁膜40に拡散する。絶縁膜40にフッ素が入り込むことにより、絶縁膜40における比誘電率が低くなり、絶縁膜40における容量が低くなるため、半導体装置における周波数特性等の電気的な特性を向上させることもできる。半導体装置の製造方法次に、本実施の形態における半導体装置の製造方法について説明する。最初に、図3aに示すように、基板10上にバッファ層11を形成し、バッファ層11の上に、電子走行層21、電子供給層22、キャップ層23等を順次MOVPEMetalOrganicVaporPhaseEpitaxy法によりエピタキシャル成長させることにより形成する。これにより、電子走行層21と電子供給層22との界面近傍の電子走行層21には、2DEG21aが形成される。尚、本実施の形態における半導体装置において、電子走行層21、電子供給層22、キャップ層23等は、窒化物半導体層となるものである。基板10としては、Si、サファイア、SiC、GaN、AlN等の基板を用いることができる。本実施の形態においては、基板10はSi基板を用いている。バッファ層11は、AlxGa1-xNにより形成されており、組成比を変えた積層膜により形成してもよい。尚、Xの値は0<X≦1である。電子走行層21は、第1の半導体層となる層であり、厚さが約1.1μmのインテンショナリーアンドープGaNにより形成されている。電子供給層22は、第2の半導体層となる層であり、厚さが約20nmのインテンショナリーアンドープAl0.25Ga0.75Nにより形成されている。尚、電子供給層22は、Si等の不純物元素をドープして、n型としたものを用いてもよい。また、電子供給層22は、AlYGa1-YNとした場合、Yの値が15以上、25以下であることが好ましい。更に、電子供給層22は、InAlN等により形成されたものであってもよい。キャップ層23は、第3の半導体層となる層であり、厚さが約2nmのGaNにより形成されている。本実施の形態においては、MOVPEでは、Gaの原料ガスにはTMGトリメチルガリウム、Alの原料ガスにはTMAトリメチルアルミニウム、Nの原料ガスにはNH3アンモニアが用いられ、Siの原料ガスにはSiH4モノシラン等が用いられる。尚、これらの原料ガスは、水素H2をキャリアガスとしてMOVPE装置の反応炉に供給される。次に、図3bに示すように、窒化物半導体層にリセス30を形成し、更に、窒化物半導体層に素子分離領域70を形成する。具体的には、キャップ層23の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、リセス30が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、Cl2及びSF6等を含むエッチングガスを用いてRIE等のドライエッチングを行なうことにより、レジストパターンが形成されていない領域におけるキャップ層23及び電子供給層22の一部を除去する。本実施の形態においては、レジストパターンが形成されていない領域において、電子供給層22の厚さが2nm~7nm残った状態となるまでエッチングを行なう。これにより、窒化物半導体層にリセス30を形成することができる。次に、レジストパターンを有機溶剤等により除去した後、再度、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域70が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域における窒化物半導体層にArまたはBのイオンを注入することにより、素子分離領域70を形成する。本実施の形態においては、Arイオンの注入を行なうことにより、窒化物半導体層におけるAlGaN、GaNの結晶を破壊し、素子分離領域70を形成する。具体的には、このArのイオン注入は、最初に加速エネルギーが170keV、ドーズ量が5×1013cm-2でイオン注入を行ない、次に、加速エネルギーが100keV、ドーズ量が1×1013cm-2でイオン注入を行なう。この後、レジストパターンは有機溶剤等により除去する。尚、素子分離領域70は、上述したレジストパターンが形成されていない領域における窒化物半導体層をエッチング等により除去することによっても、形成することが可能である。次に、図4aに示すように、リセス30が形成されている領域に開口部61aを有する第1の絶縁層61を形成する。具体的には、最初に、キャップ層23が形成されている面の上に、CVDChemicalVaporDepositionにより、SiN等の第1の絶縁層61を成膜する。本実施の形態では、第1の絶縁層61は、膜厚が200nm~300nmのSiN膜を成膜することにより形成されている。この後、第1の絶縁層61の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより開口部61aが形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域の第1の絶縁層61をHF等の薬液を用いたウェットエッチング、または、RIE等のドライエッチングにより除去し、開口部61aを形成する。この後、レジストパターンは有機溶剤等により除去する。次に、図4bに示すように、リセス30及び第1の絶縁層61が形成されている面の上に、ゲート絶縁膜となる絶縁膜40、半導体膜41、イオン注入制御膜42を順次積層形成する。具体的には、最初に、MOCVDMetalOrganicChemicalVaporDepositionにより、AlN、SiN等によりゲート絶縁膜となる絶縁膜40を形成する。本実施の形態においては、絶縁膜40は、膜厚が約20nmのAlN膜と、膜厚が約20nmのSiN膜とを積層することにより形成されている。尚、絶縁膜40を成膜した後、窒素雰囲気中において、620°Cで30秒間のアニールを行なってもよい。次に、絶縁膜40の上に、MOVCDにより、半導体膜41、イオン注入制御膜42を順次成膜する。半導体膜41は、ポリシリコンまたはアモルファスシリコン等により形成されており、イオン注入制御膜42は、SiNまたはSiO2等により形成されている。尚、本実施の形態においては、半導体膜41は、膜厚が約50nmのポリシリコンにより形成されており、イオン注入制御膜42は、膜厚が40nmのSiNにより形成されている。また、イオン注入制御膜42を形成しなくとも、半導体膜41にBF2等のイオンを注入することができれば、イオン注入制御膜42は形成する必要はない。次に、図5aに示すように、イオン注入制御膜42を介し、半導体膜41にフッ素イオンの注入を行なう。注入されるイオンとしては、F、BF2、SiF4をイオン化させたもの、CF4をイオン化させたもの等が挙げられる。尚、注入されるイオンとしてBF2を用いた場合には、Fと同時にBも半導体膜41に注入される。従って、半導体膜41がシリコンである場合には、注入されたBはp型の不純物元素となるものであるため、より一層閾値電圧を正にしやすくなる。本実施の形態においては、注入されるイオンとしてBF2を用い、加速エネルギーは20keV、ドーズ量は7.5×1013cm-2以上、1.5×1014cm-2未満でイオン注入を行なっている。この後、窒素等の雰囲気中において、熱処理温度900°Cで熱処理を行なうことにより、注入された不純物元素であるドーパントを活性化させる。この熱処理はRTArapidthermalannealingにより行なう。次に、図5bに示すように、HF等の薬液を用いたウェットエッチングにより、イオン注入制御膜42を除去した後、半導体膜41の上にゲート電極51を形成するための金属膜51aをスパッタリング又は真空蒸着により成膜する。金属膜51aを形成する材料としては、Ti、TiN、TaN、Al等が挙げられる。本実施の形態においては、金属膜51aは、膜厚が約50nmのTaN膜と膜厚が約400nmのAl膜とを積層することにより形成されている。次に、図6aに示すように、金属膜51aの上にゲート電極51を形成するためのレジストパターン81を形成する。具体的には、金属膜51aの上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、金属膜51aにおいてゲート電極51が形成される領域の上にレジストパターン81を形成する。次に、図6bに示すように、ドライエッチングにより、レジストパターン81が形成されていない領域における金属膜51a、半導体膜41、絶縁膜40を除去する。これにより、残存する金属膜51aによりゲート電極51が形成される。このドライエッチングは、塩素を含むガスをエッチングガスとして用いて行なうものであるため、第1の絶縁層61の表面においてエッチングがストップする。この後、レジストパターン81は有機溶剤等により除去する。次に、図7aに示すように、第1の絶縁層61の上に、パッシベーション膜となる第2の絶縁層62を成膜し、平坦化処理を行なった後、ソース電極52及びドレイン電極53を形成するための開口部62a及び62bを形成する。具体的には、第1の絶縁層61及びゲート電極51の上に、CVDにより膜厚が約300nmのSiO2膜を成膜することにより第2の絶縁層62を形成し、更に、スピンオングラス等の成膜、または、CMPChemicalMechanicalPolishing等により平坦化する。この後、第2の絶縁層62の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部62a及び62bが形成される領域に開口を有する不図示のレジストパターンを形成する。この後、RIE等のドライエッチングにより、レジストパターンの形成されていない領域における第2の絶縁層62及び第1の絶縁層61を除去し、キャップ層23の表面を露出させることにより、開口部62a及び62bを形成する。このエッチングでは、第2の絶縁層62は、SiO2膜により形成されているため、塩素成分を含むエッチングガスによりエッチングを行ない、第1の絶縁層61は、SiN膜により形成されているため、フッ素成分を含むエッチングガスによりエッチングを行なう。次に、図7bに示すように、ソース電極52及びドレイン電極53を形成する。具体的には、スパッタリングにより、膜厚が約25nmのTi膜と膜厚が約300nmのAl膜とを積層して成膜することにより、開口部62a及び62bを埋め込みソース電極52及びドレイン電極53を形成する。ソース電極52及びドレイン電極53を形成する方法としては、例えば、開口部62a及び62bを形成する際に用いたレジストパターンをドライエッチング後も残し、このレジストパターンが形成されているものの上に、金属膜を真空蒸着により成膜する。この後、有機溶剤に浸漬させることにより、レジストパターンの上に形成された金属膜をリフトオフによりレジストパターンとともに除去することにより形成することができる。以上の工程により、本実施の形態における半導体装置を製造することができる。半導体膜41に注入されるBF2のドーズ量次に、半導体膜41に注入されるBF2のドーズ量について説明する。図8は、半導体膜41に注入されるBF2のドーズ量とゲート閾値電圧Vthとの関係を示すものであり、図9は、半導体膜41に注入されるBF2のドーズ量とオン抵抗との関係を示すものである。図8に示されるように、半導体膜41に注入されるBF2のドーズ量を増加させることにより、ゲート閾値電圧Vthを高くすることができる。熱処理温度が900°Cの場合では、BF2のドーズ量が、7.5×1013cm-2以上で、閾値電圧Vthが正となり、半導体装置をノーマリーオフにすることができる。尚、熱処理温度については、BF2のドーズ量が1.0×1014cm-2の場合では、熱処理温度は1000°Cの場合よりも、900°Cの場合の方が、ゲート閾値電圧Vthが高くなる。また、図9に示されるように、半導体膜41に注入されるBF2のドーズ量を増加させると、オン抵抗が高くなる。熱処理温度が900°Cの場合では、BF2のドーズ量が、1.5×1014cm-2以下で、オン抵抗は400Ω以下となる。尚、熱処理温度については、BF2のドーズ量が1.0×1014cm-2の場合では、熱処理温度は1000°Cの場合よりも、900°Cの場合の方がオン抵抗は低くなる。これは、熱処理温度が1000°Cになると、窒化物半導体層にもフッ素が拡散してしまい、窒化物半導体層における抵抗が高くなってしまうためと考えられる。以上より、半導体層41における熱処理温度は、1000°Cよりも900°Cが好ましい。また、半導体膜41に注入されるBF2のドーズ量は、7.5×1013cm-2以上、1.5×1014cm-2以下とすることにより、ゲート閾値電圧が正であって、比較的オン抵抗の低い半導体装置を得ることができる。即ち、ゲート閾値電圧が正であって、オン抵抗が400Ω以下となる半導体装置を得ることができる。尚、半導体膜41にFをイオン注入する場合においては、1つのイオンに含まれるFの数が半分になるため、Fのドーズ量は、1.5×1014cm-2以上、3.0×1014cm-2以下であることが好ましい。また、SiF4をイオン化させたもの、CF4をイオン化させたものをイオン注入する場合には、注入される1つのイオンに含まれるフッ素の数をNとすると、ドーズ量は、1.5×1014/Ncm-2以上、3.0×1014/Ncm-2以下であることが好ましい。ゲート閾値電圧次に、図10及び図11に基づき本実施の形態における半導体装置の電気的特性について説明する。図10は、本実施の形態における半導体装置10Aと、図1に示す構造の半導体装置10BにおけるVg-Id特性ゲート電圧-ドレイン電流特性を示す。図10に示されるように、本実施の形態における半導体装置10Aは、図1に示す構造の半導体装置10Bよりも、ゲート電圧における立ち上がりは正方向のシフトしている。図11は、本実施の形態における半導体装置10Aと、図1に示す構造の半導体装置10Bにおいて、1枚のウェハにおけるゲート閾値電圧Vthの分布を示す。図11に示されるように、図1に示す構造の半導体装置10Bのゲート閾値電圧Vthは、すべて負であるのに対し、本実施の形態における半導体装置10Aのゲート閾値電圧Vthは、殆どが正である。このように、本実施の形態における半導体装置は、ゲート絶縁膜となる絶縁膜が形成されている半導体装置において、ゲート閾値電圧Vthを正にすることができる。尚、図10と図11に示されるデータは、各々の説明のため別々に作製したものであり、双方における値は必ずしも一致はしていない。よって、本実施の形態における半導体装置は、簡単な方法で容易に製造することができるものであって、ゲート閾値電圧を正にすることができるものである。第2の実施の形態半導体装置次に、第2の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、窒化物半導体を用いたHEMTであり、図12に示されるように、基板10の上に、窒化物半導体層としてバッファ層11、電子走行層21、電子供給層22、キャップ層23が積層形成されている。これにより、電子走行層21と電子供給層22との界面近傍の電子走行層21には、2DEG21aが形成される。本実施の形態においては、電子走行層21はGaN等により形成されており、電子供給層22はAlGaN等により形成されており、キャップ層23はGaN等により形成されている。尚、本実施の形態における説明では、キャップ層23が形成されている構造の半導体装置について説明するが、キャップ層23が形成されていない構造のものであってもよい。このように形成された窒化物半導体層とゲート電極51との間には、SiO2等により形成されているゲート絶縁膜となる絶縁膜40、シリコンにより形成された半導体膜41が積層して形成されている。また、ゲート電極51が形成される領域を除くキャップ層23の上には、第1の絶縁層61及び第2の絶縁層62が積層して形成されている。第1の絶縁層61及び第2の絶縁層62において、ソース電極52及びドレイン電極53が形成される領域には開口部が形成されており、この開口部に金属膜等を形成することにより、ソース電極52及びドレイン電極53が形成されている。尚、窒化物半導体層には、各々の素子を素子ごとに分離するための素子分離領域70が形成されている。また、ゲート絶縁膜となる絶縁膜40は、SiO2以外にも、SiN、AlN、Al2O3等により形成されているものであってもよい。本実施の形態における半導体装置においては、ゲート絶縁膜となる絶縁膜40とゲート電極51との間には半導体膜41が形成されており、この半導体膜41は、フッ素がドープされているポリシリコンまたはアモルファスシリコン膜により形成されている。このように、ポリシリコンまたはアモルファスシリコンにフッ素がドープされたものにより半導体層41を形成することにより、シリコンの終端にフッ素が結合し、終端処理がなされる。従って、絶縁膜40とゲート電極51との間、即ち、半導体膜41が形成されている領域においては、電子がトラップされにくくなる。更に、フッ素をドープする際に、同時にp型となる不純物材料をドープしてもよい。このような不純物材料としては、ボロン等が挙げられる。具体的には、BF2をドープすることにより、フッ素とボロンを同時にドープすることができる。また、このようにシリコン層にドープされたフッ素は、隣接して形成されている絶縁膜40に拡散する。絶縁膜40にフッ素が入り込むことにより、絶縁膜40における比誘電率が低くなり、絶縁膜40における容量が低くなるため、半導体装置における周波数特性の電気的特性の電気的特性を向上させることもできる。半導体装置の製造方法次に、本実施の形態における半導体装置の製造方法について説明する。最初に、図13aに示すように、基板10上にバッファ層11を形成し、バッファ層11の上に、電子走行層21、電子供給層22、キャップ層23等を順次MOVPE法によりエピタキシャル成長させることにより形成する。これにより、電子走行層21と電子供給層22との界面近傍の電子走行層21には、2DEG21aが形成される。尚、本実施の形態における半導体装置において、電子走行層21、電子供給層22、キャップ層23等は、窒化物半導体層となるものである。基板10としては、Si、サファイア、SiC、GaN、AlN等の基板を用いることができる。本実施の形態においては、基板10はSi基板を用いている。バッファ層11は、AlxGa1-xNにより形成されており、組成比を変えた積層膜により形成してもよい。尚、Xの値は0<X≦1である。電子走行層21は、第1の半導体層となる層であり、厚さが約1.1μmのインテンショナリーアンドープGaNにより形成されている。電子供給層22は、第2の半導体層となる層であり、厚さが約20nmのインテンショナリーアンドープAl0.25Ga0.75Nにより形成されている。尚、電子供給層22は、Si等の不純物元素をドープして、n型としたものを用いてもよい。また、電子供給層22は、AlYGa1-YNとした場合、Yの値が15以上、25以下であることが好ましい。更に、電子供給層22は、InAlN等により形成されたものであってもよい。キャップ層23は、第3の半導体層となる層であり、厚さが約2nmのGaNにより形成されている。本実施の形態においては、MOVPEでは、Gaの原料ガスにはTMGトリメチルガリウム、Alの原料ガスにはTMAトリメチルアルミニウム、Nの原料ガスにはNH3アンモニアが用いられ、Siの原料ガスにはSiH4モノシラン等が用いられる。尚、これらの原料ガスは、水素H2をキャリアガスとしてMOVPE装置の反応炉に供給される。次に、図13bに示すように、窒化物半導体層に素子分離領域70を形成する。具体的には、キャップ層23の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域70が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域における窒化物半導体層に、ArまたはBのイオンを注入することにより、素子分離領域70を形成する。本実施の形態においては、Arのイオンの注入を行なうことにより、窒化物半導体層におけるAlGaN、GaNの結晶を破壊し、素子分離領域70を形成する。具体的には、このArのイオン注入は、最初に加速エネルギーが170keV、ドーズ量が5×1013cm-2でイオン注入を行ない、次に、加速エネルギーが100keV、ドーズ量が1×1013cm-2でイオン注入を行なう。この後、レジストパターンは有機溶剤等により除去する。尚、素子分離領域70は、上述したレジストパターンが形成されていない領域における窒化物半導体層をエッチング等により除去することによっても、形成することが可能である。次に、図14aに示すように、ゲート電極51が形成される領域に開口部61aを有する第1の絶縁層61を形成する。具体的には、最初に、キャップ層23が形成されている面の上に、CVDにより、SiN等の第1の絶縁層61を成膜する。本実施の形態では、第1の絶縁層61は、膜厚が200nm~300nmのSiN膜を成膜することにより形成されている。この後、第1の絶縁層61の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより開口部61aが形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域の第1の絶縁層61をHF等の薬液を用いたウェットエッチング、または、RIE等のドライエッチングにより除去し、開口部61aを形成する。この後、レジストパターンは有機溶剤等により除去する。次に、図14bに示すように、第1の絶縁層61が形成されている面の上に、ゲート絶縁膜となる絶縁膜40、半導体膜41、イオン注入制御膜42を順次積層して形成する。具体的には、最初に、MOCVDにより、AlN、SiN等によりゲート絶縁膜となる絶縁膜40を形成する。本実施の形態においては、絶縁膜40は、膜厚が約20nmのAlN膜と、膜厚が約20nmのSiN膜とを積層することにより形成されている。尚、絶縁膜40を成膜した後、窒素雰囲気中において、620°Cで30秒間のアニールを行なってもよい。次に、絶縁膜40の上に、MOVCDにより、半導体膜41、イオン注入制御膜42を成膜する。半導体膜41は、ポリシリコンまたはアモルファスシリコン等により形成されており、イオン注入制御膜42は、SiNまたはSiO2等により形成されている。尚、本実施の形態においては、半導体膜41は、膜厚が約50nmのポリシリコンにより形成されており、イオン注入制御膜42は、膜厚が40nmのSiNにより形成されている。また、イオン注入制御膜42を形成しなくとも、半導体膜41にBF2等のイオンを注入することができれば、イオン注入制御膜42は形成する必要はない。次に、図15aに示すように、イオン注入制御膜42を介し、半導体膜41にフッ素イオンの注入を行なう。注入されるイオンとしては、F、BF2、SiF4をイオン化させたもの、CF4をイオン化させたもの等が挙げられる。尚、注入されるイオンとしてBF2を用いた場合には、Fと同時にBも半導体膜41に注入される。従って、半導体膜41がシリコンである場合には、注入されたBはp型の不純物元素となるものであるため、より一層閾値電圧を正にしやすくなる。本実施の形態においては、注入されるイオンとしてBF2を用い、加速エネルギーは20keV、ドーズ量は7.5×1013cm-2以上、1.5×1014cm-2未満でイオン注入を行なっている。この後、窒素等の雰囲気中において、熱処理温度900°Cで熱処理を行なうことにより、注入された不純物元素であるドーパントを活性化させる。この熱処理はRTAにより行なう。次に、図15bに示すように、HF等の薬液を用いたウェットエッチングにより、イオン注入制御膜42を除去した後、半導体膜41の上に、ゲート電極51を形成するための金属膜51aをスパッタリング又は真空蒸着により成膜する。金属膜51aを形成する材料としては、Ti、TiN、TaN、Al等が挙げられる。本実施の形態においては、金属膜51aは、膜厚が約50nmのTaN膜と膜厚が約400nmのAl膜とを積層することにより形成されている。次に、図16aに示すように、金属膜51aの上にゲート電極51を形成するためのレジストパターン81を形成する。具体的には、金属膜51aの上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、金属膜51aにおいてゲート電極51が形成される領域の上にレジストパターン81を形成する。次に、図16bに示すように、ドライエッチングにより、レジストパターン81が形成されていない領域における金属膜51a、半導体膜41、絶縁膜40を除去する。これにより、残存する金属膜51aによりゲート電極51が形成される。このドライエッチングは、塩素を含むガスをエッチングガスとして用いて行なうものであるため、第1の絶縁層61の表面においてエッチングがストップする。この後、レジストパターン81は有機溶剤等により除去する。次に、図17aに示すように、第1の絶縁層61の上に、パッシベーション膜となる第2の絶縁層62を成膜し、平坦化処理を行なった後、ソース電極52及びドレイン電極53を形成するための開口部62a及び62bを形成する。具体的には、第1の絶縁層61及びゲート電極51の上に、CVDにより膜厚が約300nmのSiO2膜を成膜することにより第2の絶縁層62を形成し、更に、スピンオングラス等による成膜、または、CMP等により平坦化する。この後、第2の絶縁層62の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部62a及び62bが形成される領域に開口を有する不図示のレジストパターンを形成する。この後、RIE等のドライエッチングにより、レジストパターンの形成されていない領域における第2の絶縁層62及び第1の絶縁層61を除去し、キャップ層23の表面を露出させることにより、開口部62a及び62bを形成する。このエッチングでは、第2の絶縁層62は、SiO2膜により形成されているため、塩素成分を含むエッチングガスによりエッチングを行ない、第1の絶縁層61は、SiN膜により形成されているため、フッ素成分を含むエッチングガスによりエッチングを行なう。次に、図17bに示すように、ソース電極52及びドレイン電極53を形成する。具体的には、スパッタリングにより、膜厚が約25nmのTi膜と膜厚が約300nmのAl膜とを積層して成膜することにより、開口部62a及び62bを埋め込みソース電極52及びドレイン電極53を形成する。ソース電極52及びドレイン電極53を形成する方法としては、例えば、開口部62a及び62bを形成する際に用いたレジストパターンをドライエッチング後も残し、このレジストパターンが形成されているものの上に、金属膜を真空蒸着により成膜する。この後、有機溶剤に浸漬させることにより、レジストパターンの上に形成された金属膜をリフトオフによりレジストパターンとともに除去することにより形成することができる。以上の工程により、本実施の形態における半導体装置を製造することができる。尚、上記以外の内容については、第1の実施の形態と同様である。第3の実施の形態次に、第3の実施の形態について説明する。本実施の形態は、第1の実施の形態等の半導体装置において、第1の実施の形態等とは異なる方法により製造する製造方法である。本実施の形態における製造方法は、第1の実施の形態における図4aに示す工程までは、同様である。図4aに示す工程の後、図18に示すように、リセス30及び第1の絶縁層61が形成されている面の上に、ゲート絶縁膜となる絶縁膜40、半導体膜41を順次形成する。具体的には、最初に、MOCVDにより、AlN、SiN等により形成されるゲート絶縁膜となる絶縁膜40を形成する。本実施の形態では、絶縁膜40は、膜厚が約20nmのAlN膜と、膜厚が約20nmのSiN膜とを積層することにより形成されている。尚、絶縁膜40を成膜した後、窒素雰囲気中において、620°Cで30秒間のアニールを行なってもよい。次に、絶縁膜40の上に、MOVCDにより、所定量のフッ素F2またはBF3がドープされたポリシリコンまたはアモルファスシリコン等を成膜することにより、半導体膜41を形成する。尚、ドープされる材料は、F2またはBF3以外にもCF4、SiF4等であってもよい。本実施の形態では、半導体膜41は、膜厚が約50nmのポリシリコンにより形成されている。この後、窒素等の雰囲気中において、熱処理温度900°Cで熱処理を行なうことにより、ドープされた不純物元素であるドーパントを活性化させる。この熱処理はRTAにより行なう。次に、第1の実施の形態における図5bに示すように、半導体層41の上に、ゲート電極51を形成するための金属膜51aをスパッタリング又は真空蒸着により成膜する。金属膜51aを形成する材料としては、Ti、TiN、TaN、Al等が挙げられる。本実施の形態においては、金属膜51aは、膜厚が約50nmのTaN膜と膜厚が約400nmのAl膜とを積層することにより形成されている。尚、本実施の形態では、イオン注入制御膜42を形成しないため、HF等の薬液を用いたウェットエッチングにより、イオン注入制御膜42を除去する必要はない。これ以降の工程については、第1の実施の形態における図6a以降に示す工程と同様である。本実施の形態では、半導体膜41を成膜する際にフッ素をドープする方法であるため、半導体膜41内にのみフッ素をドープさせることができる。このため、イオン注入の場合のように、半導体膜41にフッ素をイオン注入するための注入深さの調整、即ち、イオンの加速エネルギー等の微妙な微調整を行なう必要はない。また、半導体膜41を成膜する際に、同時にフッ素をドープさせることができるため、イオン注入を行なう工程が不要となり、更に、イオン注入制御膜42の成膜及び除去する工程も不要となる。従って、半導体装置における製造工程が短くなり、スループットの向上、低コストで製造することができる。また、イオン注入制御膜42を除去する工程が不要となるため、イオン注入制御膜42を除去する際に、半導体膜41がHF等の薬液により受けるダメージもなくなる。従って、半導体装置において、歩留り及び信頼性をより一層向上させることができる。尚、上記以外の内容については、第1の実施の形態と同様である。また、本実施の形態は、第2の実施の形態においても適用可能である。具体的には、第2の実施の形態における図14aに示す工程の後、図19に示すように、第1の絶縁層61が形成されている面の上に、ゲート絶縁膜となる絶縁膜40、半導体膜41を順次形成する。絶縁膜40及び半導体膜41における形成方法等は、上述した場合と同様である。この後、第2の実施の形態における図15b以降の工程を行なう。尚、図15bに示す工程において、イオン注入制御膜42を除去する工程が不要であること等は、上述した場合と同様である。以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。上記の説明に関し、更に以下の付記を開示する。付記1基板の上に形成された窒化物半導体層と、前記窒化物半導体層の上に形成された絶縁膜と、前記絶縁膜の上に形成された半導体膜と、前記半導体膜の上に形成された電極と、を有し、前記半導体膜には、フッ素が含まれていることを特徴とする半導体装置。付記2前記半導体膜には、更に、ボロンが含まれていることを特徴とする付記1に記載の半導体装置。付記3前記半導体膜は、ポリシリコン、又は、アモルファスシリコンであることを特徴とする付記1又は2に記載の半導体装置。付記4前記絶縁膜には、フッ素が含まれていることを特徴とする付記1から3のいずれかに記載の半導体装置。付記5前記絶縁膜は、SiO2、SiN、AlN、Al2O3のうちの1又は2の材料を含むものであることを特徴とする付記1から4のいずれかに記載の半導体装置。付記6前記窒化物半導体層は、前記基板の上に形成された第1の半導体層と、前記第1の半導体層の上に形成された第2の半導体層と、を有するものであることを特徴とする付記1から5のいずれかに記載の半導体装置。付記7前記窒化物半導体層は、前記第2の半導体層の上に形成された第3の半導体層を含むものであることを特徴とする付記6に記載の半導体装置。付記8前記第3の半導体層はGaNを含む材料により形成されていることを特徴とする付記7に記載の半導体装置。付記9前記第1の半導体層は、GaNを含む材料により形成されており、前記第2の半導体層は、AlGaN又はInAlNを含む材料により形成されていることを特徴とする付記6から8のいずれかに記載の半導体装置。付記10前記電極が形成される領域においては、前記窒化物半導体層の一部を除去することによりリセスが形成されていることを特徴とする付記1から9のいずれかに記載の半導体装置。付記11前記電極はゲート電極であって、前記窒化物半導体層の上には、ソース電極及びドレイン電極が形成されていることを特徴とする付記1から10のいずれかに記載の半導体装置。付記12前記半導体装置はHEMTであることを特徴とする付記1から11のいずれかに記載の半導体装置。付記13基板の上に、窒化物半導体層を形成する工程と、前記窒化物半導体層の上に、絶縁膜を形成する工程と、前記絶縁膜の上に、半導体膜を形成する工程と、前記半導体膜に、フッ素成分を含むイオンを注入する工程と、前記半導体膜の上に、電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。付記14前記フッ素成分を含むイオンは、F、BF2、SiF4をイオン化させたもの、CF4をイオン化させたもののうちの1または2以上を含むものであることを特徴とする付記13に記載の半導体装置の製造方法。付記15前記フッ素成分を含むイオンは、BF2であって、前記イオンを注入する工程におけるBF2のドーズ量は、7.5×1013cm-2以上、1.5×1014cm-2以下であることを特徴とする付記13に記載の半導体装置の製造方法。付記16前記注入されるイオンにおいて、一つのイオンに含まれるフッ素の数をNとした場合に、ドーズ量は、1.5×1013/Ncm-2以上、3.0×1014/Ncm-2以下であることを特徴とする付記14に記載の半導体装置の製造方法。付記17基板の上に、窒化物半導体層を形成する工程と、前記窒化物半導体層の上に、絶縁膜を形成する工程と、前記絶縁膜の上に、フッ素を含む半導体膜を形成する工程と、前記半導体膜の上に、電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。付記18前記イオンを注入する工程、または、前記フッ素を含む半導体膜を形成する工程の後、熱処理を行なう工程を有することを特徴とする付記13から17のいずれかに記載の半導体装置の製造方法。付記19前記半導体膜はポリシリコン又はアモルファスシリコンであることを特徴とする付記13から18のいずれかに記載の半導体装置の製造方法。付記20前記電極はゲート電極であって、前記窒化物半導体層の上に、ソース電極及びドレイン電極を形成する工程を有することを特徴とする付記13から19のいずれかに記載の半導体装置の製造方法。