"巡回型LDPC符号の復号処理におけるビットノード処理を検査行列の1列ブロック毎に実行して、1列ブロック内の確率メッセージαに基づき前記1列ブロック内の全ての確率メッセージβを更新するビットノード処理部と、前記検査行列の各行のチェックノード処理の計算において、一の行のチェックノード処理の計算を、前記一の行中の1つの確率メッセージβが更新される毎に更新された1つの確率メッセージβに基づいて順次段階的に行ない、前記一の行中の全ての確率メッセージβが更新された後に前記一の行中の更新後の確率メッセージαを順次出力するチェックノード処理部とを含むことを特徴とする復号装置。前記ビットノード処理部は、1列ブロック内の全ての列に対して並列にビットノード処理を実行し、前記チェックノード処理部は、全ての行に対して並列にチェックノード処理を実行することを特徴とする請求項1記載の復号装置。前記ビットノード処理部の出力は、メモリを介することなく前記チェックノード処理部の入力に直接に接続されることを特徴とする請求項1又は2記載の復号装置。前記チェックノード処理部は、第1レジスタと、第2レジスタと、前記更新された1つの確率メッセージβの絶対値と前記第1レジスタの格納値とを比較する比較器と、前記更新された1つの確率メッセージβの符号と前記第2レジスタの格納値との排他的論理和をとるXOR回路とを含むことを特徴とする請求項1乃至3何れか一項記載の復号装置。前記ビットノード処理部は、1列ブロック内の全ての列に対して並列にビットノード処理を実行し、前記チェックノード処理部は、前記検査行列の複数M個の行に対する並列なチェックノード処理を実行し、前記並列なチェックノード処理を順次異なるM個の行に対して逐次的に実行することにより、前記検査行列の全ての行に対するチェックノード処理を実行することを特徴とする請求項1記載の復号装置。前記並列なチェックノード処理を逐次的に実行する際に実行待ちの前記並列なチェックノード処理に入力する確率メッセージβを格納しておく第1のバッファと、逐次的に実行される前記並列なチェックノード処理から出力され前記ビットノード処理部に入力待ちの確率メッセージαを格納しておく第2のバッファとを更に含むことを特徴とする請求項5記載の復号装置。巡回型LDPC符号の復号処理におけるビットノード処理を検査行列の1列ブロック毎に実行して、1列ブロック内の確率メッセージαに基づき前記1列ブロック内の全ての確率メッセージβを更新し、前記検査行列の各行のチェックノード処理の計算において、一の行のチェックノード処理の計算を、前記一の行中の1つの確率メッセージβが更新される毎に更新された1つの確率メッセージβに基づいて順次段階的に行ない、前記一の行中の全ての確率メッセージβが更新された後に前記一の行中の更新後の確率メッセージαを順次出力する各段階を含むことを特徴とする復号方法。以上を鑑みると、確率メッセージを格納するメモリが削減されたLDPC復号装置が望まれる。復号装置は、巡回型LDPC符号の復号処理におけるビットノード処理を検査行列の1列ブロック毎に実行して、1列ブロック内の確率メッセージαに基づき前記1列ブロック内の全ての確率メッセージβを更新するビットノード処理部と、前記検査行列の各行のチェックノード処理の計算において、一の行のチェックノード処理の計算を、前記一の行中の1つの確率メッセージβが更新される毎に更新された1つの確率メッセージβに基づいて順次段階的に行ない、前記一の行中の全ての確率メッセージβが更新された後に前記一の行中の更新後の確率メッセージαを順次出力するチェックノード処理部とを含むことを特徴とする。復号方法は、巡回型LDPC符号の復号処理におけるビットノード処理を検査行列の1列ブロック毎に実行して、1列ブロック内の確率メッセージαに基づき前記1列ブロック内の全ての確率メッセージβを更新し、前記検査行列の各行のチェックノード処理の計算において、一の行のチェックノード処理の計算を、前記一の行中の1つの確率メッセージβが更新される毎に更新された1つの確率メッセージβに基づいて順次段階的に行ない、前記一の行中の全ての確率メッセージβが更新された後に前記一の行中の更新後の確率メッセージαを順次出力する各段階を含むことを特徴とする。本願開示の少なくとも1つの実施例によれば、各行のチェックノード処理の計算を、当該行中の1つの確率メッセージβが更新される毎に、この更新された1つの確率メッセージβに基づいて順次段階的に行なうことができる。従って、確率メッセージβを格納しておくメモリを削減又は削除できる。またチェックノード処理における確率メッセージαの計算は、確率メッセージβの最小値の選択を基本とするので、確率メッセージβの最小値を保持しておけば、それに基づいて確率メッセージαを順次計算できる。従って、確率メッセージαを格納しておくメモリを削減又は削除できる。以下に、本発明の実施例を添付の図面を用いて詳細に説明する。図3は、通信システムの構成の一例を示す図である。図3に示す通信システムは、送信装置10及び受信装置20を含む。送信装置10は、送信データを符号化及び変調して送信信号を生成し、送信信号を出力する。送信信号は、有線又は無線の通信路15を介して受信装置20により受信される。受信装置20は、受信データを復調及び復号化して復号データを生成する。送信装置10は、LDPC符号化部11及び変調部12を含む。LDPC符号化部11は、送信データに対してLDPC符号化を行なうことにより、情報ビットと冗長ビットとを含む符号化データを生成する。この符号化データにおける符号語をTxとし、LDPC検査行列をHとしたときに、符号語TxはH×Tx=0となるように生成される。変調部12は、マッピング処理、変調処理、及びD/A変換処理を実行する。マッピング処理では、LDPC符号化部11から供給される符号化データを64QAMQuadratureAmplitudeModulation等のシンボル点信号点に割り当てることにより、キャリア変調を行なう。変調処理では、マッピング処理によりキャリア変調されたデータに対してOFDMOrthogonalFrequencyDivisionMultiplexing変調等を施すことにより、変調信号を生成する。D/A変換処理では、変調信号をデジタルからアナログに変換して、送信信号を生成する。受信装置20は、復調部21及びLDPC復号部22を含む。復調部21は、A/D変換処理、復調処理、及びデマッピング処理を実行する。A/D変換部では、通信路15を介して送信装置10から受信した受信信号をアナログからデジタルに変換して、デジタル受信信号を生成する。復調処理では、送信側で用いた変調に対応する復調処理をデジタル受信信号に適用し、復調された受信信号を生成する。デマッピング処理では、送信側で用いた変調方式におけるシンボル点のうち受信信号点に近いシンボル点を検出し、受信信号の値が0又は1である確からしさを軟判定し、軟判定結果であるLLRを計算して出力する。LDPC復号部22は、計算されたLLRに基づいてLDPC復号処理を行なう。この際、復号された符号語RxがH×Rx=0となるように誤り訂正を行う。これにより誤り訂正後の受信信号が得られる。図4は、LDPC復号部22の構成の一例を示す図である。LDPC復号部22は、制御部31、LLR用RAM32、ビットノード処理部33、チェックノード処理部34、及びパリティ検査部35を含む。LLR用RAM32は、計算されたLLRを格納しておくメモリである。チェックノード処理部34は、確率メッセージβを用いて確率メッセージαを更新する。ビットノード処理部33は、LLR用RAM32に格納されるLLRである事前確率λと確率メッセージαとを用いて、確率メッセージβを更新するとともに、復号された復号データcを生成する。パリティ検査部35は、確率メッセージ更新後に、パリティ検査により、検査行列Hと復号された復号データcとの積厳密にはHとcの転置行列との積が0になるか否かを判定する。制御部31は、LDPC復号部22の全体の動作を制御する。パリティ検査の結果が0となれば、制御部31は、cを復号結果として出力させる。パリティ検査の結果が0でなければ、制御部31は、確率メッセージα及び確率メッセージβの更新とその後のパリティ検査とを再度実行するように、ビットノード処理部33、チェックノード処理部34、及びパリティ検査部35を制御する。チェックノード処理においては、具体的には、の計算式により、確率メッセージαを更新する。ここでAmは、検査行列の行mにおいて要素値が1である列の集合である。Am\nは、Amから列nを除いた集合を表わす。即ち、αmnを計算するときにはβmnを使わず、残りの集合Am\nのβを用いることになる。上記のチェックノード計算式は、符号計算部分関数sgnの部分と絶対値計算部分関数minの部分とからなる。ビットノード処理においては、具体的には、により、βが更新される。ここでBnは検査行列の列nにおいて要素値が1である行の集合である。Bn\mはBnから行mを除いた集合を表わす。また事後確率計算処理は、となる。これは事前確率λn受信信号から計算したLLRに対して、αを加算することにより、事前確率よりも信頼度を高めた事後確率Lnを求めることを意味している。事後確率Lnは、一連の観測受信信号を受信したという条件及びパリティ検査の拘束条件の下で、送信信号が0又は1である確率を示す値である。この事後確率Lnが0以上か或いは0より小さいかを判定することにより、復号データcのn番目のビットの値cnが求められる。具体的には、Lnが0以上であればcn=0となり、Lnが0より小さければcn=1となる。図5は、巡回型検査行列の構成を示す図である。検査行列Hは、n×nの単位行列もしくはその巡回行列をブロック部分行列として持つ、J行ブロック×K列ブロックの巡回型検査行列である。図4に示すLDPC復号部22は、図5に示すような巡回型検査行列を用いた巡回型LDPC符号を復号処理するものとする。この場合、図4に示されるように、ビットノード処理部33は、同一の構造を有するn個のビットノード処理回路を含む。またチェックノード処理部34は、同一の構造を有するn×J個即ち検査行列Hの行数に等しい数のチェックノード処理回路を含む。具体的には、ビットノード処理部33は、前述の式2に示すようなビットノード処理を検査行列の1列ブロック毎に実行して、1列ブロック内の確率メッセージαに基づき当該1列ブロック内の全ての確率メッセージβを更新する。1列ブロックは、図5に示すように検査行列のn列を含む。ビットノード処理部33は、図4に示すように、n並列構成となっており、1列ブロック内の全ての列に対して並列にビットノード処理を実行してよい。図6は、ビットノード処理部33及びチェックノード処理部34の入出力関係を示す図である。図6において、図4と同一の構成要素は同一の番号で参照し、その説明は省略する。図6には、nが3で、Jが2、Kが3である図1に示す巡回型検査行列を用いた場合を例として示してある。この場合、ビットノード処理部33は、まず第1の列ブロックCB1内の確率メッセージα1,1、α2,1、α3,1、α4,1、α5,1、α6,1に基づき全ての確率メッセージβ1,1、β2,1、β3,1、β4,1、β5,1、β6,1を更新する。図6aに、このときのビットノード処理部33及びチェックノード処理部34の入出力が示される。図6aに示されるように、チェックノード処理部34に含まれる第1乃至第6のチェックノード処理回路34-1乃至34-6からそれぞれα1,1、α2,1、α3,1、α4,1、α5,1、α6,1が並列に出力される。このうち、図1に示す検査行列Hの第1列のα1,1、α5,1はビットノード処理部33の第1のビットノード処理回路33-1に供給される。第2列のα2,1、α6,1はビットノード処理部33の第2のビットノード処理回路33-2に供給される。第3列のα3,1、α4,1はビットノード処理部33の第3のビットノード処理回路33-3に供給される。これにより、図6bに示されるように、ビットノード処理部33の第1乃至第3のビットノード処理回路33-1乃至33-3からは、β1,1及びβ5,1、β2,1及びβ6,1、β3,1及びβ4,1が出力される。これらの確率メッセージβは、チェックノード処理部34の対応するチェックノード処理回路に供給される。ここで、ビットノード処理部33の出力は、メモリを介することなくチェックノード処理部34の入力に直接に接続される。以降同様にして、第2の列ブロックCB2内の確率メッセージα1,2、α2,2、α3,2、α4,2、α5,2、α6,2に基づき、CB2内の全ての確率メッセージβ1,2、β2,2、β3,2、β4,2、β5,2、β6,2を更新する。最後に、第3の列ブロックCB3内の確率メッセージα1,3、α2,3、α3,3、α4,3、α5,3、α6,3に基づき、CB3内の全ての確率メッセージβ1,3、β2,3、β3,3、β4,3、β5,3、β6,3を更新する。図7は、図6に示すビットノード処理部33及びチェックノード処理部34の動作を示す図である。図7において、a乃至cはそれぞれ、第1乃至第3のビットノード処理回路33-1乃至33-3の入力及び内部動作を示す。d乃至iはそれぞれ、第1乃至第6のチェックノード処理回路34-1乃至34-6の入力及び内部動作を示す。例えば動作サイクルT1においては、第1乃至第3のビットノード処理回路に対応する確率メッセージαが入力される。この状態が図6aに示す状態である。また例えば動作サイクルT2においては、第1乃至第6のチェックノード処理回路に対応する確率メッセージβが入力される。この状態が図6bに示す状態である。ビットノード処理回路には3個の列ブロックに対応して3回に分けて確率メッセージαが入力される。1動作サイクル遅れて、ビットノード処理回路の内部では図7においてBnodeとして示されるように、ビットノード処理の計算が実行される。更に1動作サイクル遅れて、ビットノード処理回路から更新後の確率メッセージβが出力される。チェックノード処理部34は、上記式1に示すような検査行列の各行のチェックノード処理の計算を、当該行中の1つの確率メッセージβが更新される毎に、この更新された1つの確率メッセージβに基づいて順次段階的に行なう。上記式1から分かるように、チェックノード計算式は、符号計算部分関数sgnの部分と絶対値計算部分関数minの部分とからなっている。符号計算部分の内容は、αmnを計算するときには、βmnを除いた1行中の全ての確率メッセージβの符号の総乗値全てを積算した値である。この総乗値は、βmnも含む1行中の全ての確率メッセージβの符号の総乗値とβmnの符号との積算値とに等しい。1行中の全ての確率メッセージβの符号の総乗値は、順次更新される確率メッセージβを前回の積算結果に対して1つずつ積算していけば段階的な計算により実現できる。また絶対値計算部分の内容は、αmnを計算するときには、βmnを除いた1行中の全ての確率メッセージβの最小値である。この値は、βmnも含む1行中の全ての確率メッセージβの第1最小値最も小さい値又は第2最小値2番目に小さい値の何れかであり、βmnが第1最小値である場合には第2最小値であり、βmnが第1最小値でない場合には第1最小値である。1行中の全ての確率メッセージβの最小値及び第2最小値は、順次更新される確率メッセージβを前回迄に求めた最小値及び第2最小値と比較することで、段階的な比較計算により求めることができる。このようにして、上記式1に示すような各行のチェックノード処理の計算を、当該行中の1つの確率メッセージβが更新される毎に、この更新された1つの確率メッセージβに基づいて順次段階的に行なうことができる。従って、確率メッセージβを格納しておくメモリが必要ない。またチェックノード処理における確率メッセージαの計算は、確率メッセージβの最小値の選択を基本とするので、確率メッセージβの最小値を保持しておけば、それに基づいて確率メッセージαを順次計算できる。従って、確率メッセージαを格納しておくメモリが必要ない。チェックノード処理部34は、図4に示すように、n×J並列構成となっており、検査行列の全ての行に対して並列にチェックノード処理を実行してよい。図7に示す例では、動作サイクルT2において、第1乃至第6のチェックノード処理回路は、第1の列ブロックCB1に対して更新された確率メッセージβ1,1、β2,1、β3,1、β4,1、β5,1、β6,1を受け取る。これに1動作サイクル遅れて、チェックノード処理回路の内部では図7においてCnodeとして示されるように、チェックノード処理の計算が実行される。このチェックノード処理の計算は、動作サイクルT2及びそれ以降の動作サイクルにて順次供給される第1列ブロック乃至第3列ブロックの更新された確率メッセージβに基づいて、順次段階的に実行される。上記のチェックノード処理において、確率メッセージβが全ての列ブロックについて更新され供給されると、確率メッセージαの更新処理は実質的に完了する。チェックノード処理部34の各行に対応するチェックノード処理回路34-1乃至34-6は、対応する行中の全ての確率メッセージβが更新された後、当該行中の更新後の確率メッセージαを順次出力する。例えばチェックノード処理回路34-1であれば、更新後の確率メッセージα1,1、α1,2、α1,3を順次出力する。図8は、図4のLDPC復号部22の復号処理の流れを示すフローチャートである。この復号処理の流れは、図4の制御部31により制御されてよい。ステップS1で、列ブロックを示す変数Nを初期値1に設定する。ステップS2で、N番目の列ブロックの全ての確率メッセージαをチェックノード処理部34から出力させる。ステップS3で、ビットノード処理部33により、N番目の列ブロックのビットノード処理を実行し、N番目の列ブロックの全ての確率メッセージβを更新する。このとき、チェックノード処理部34により、更新された確率メッセージβに基づいてチェックノード処理の一部分が実行される。ステップS4で、変数Nが全列ブロック数Kに等しいか否かを判定する。等しくない場合には、ステップS5でNを1増加させ、ステップS2以降の処理を繰り返す。図9は、列ブロック毎にビットノード処理を繰り返す様子を模式的に示す図である。まず第1の列ブロックCB1についてビットノード処理が実行される。その後矢印で示されるように、第2の列ブロックCB2から第Kの列ブロックCBKまで、列ブロック毎にビットノード処理が繰り返されていく。図8に戻り、ステップS4で変数Nが全列ブロック数Kに等しいと判定されると、ステップS6に進む。ステップS6で、チェックノード処理において全ての確率メッセージαの更新が完了する。ステップS7で、検査行列と復号データとの積が0である復号完了条件が満たされるか否かを判定する。復号完了条件が満たされない場合には、処理はステップS1に戻り、以降の処理を繰り返す。復号完了条件が満たされると、復号対象のデータに対するLDPC復号処理が完了する。図10は、チェックノード処理部34の1つのチェックノード処理回路の構成の一例を示す図である。チェックノード処理部34には、図10に示すチェックノード処理回路が、n×J個並列に設けられている。図10に示すチェックノード処理回路は、絶対値計算部41、XOR部42、比較判定部43、フリップフロップ44乃至51、及び出力制御部52を含む。絶対値計算部41は、更新された1つの確率メッセージβが供給されると、受け取った確率メッセージβの絶対値を計算して出力する。なおこの更新された1つの確率メッセージβの最上位ビット符号ビットは、XOR部42及びフリップフロップ44に供給される。比較判定部43は、更新された1つの確率メッセージβの絶対値とフリップフロップ46及び47第1レジスタの格納値とを比較する。フリップフロップ46は第1最小値を格納しており、フリップフロップ47は第2最小値を格納している。比較判定部43は、比較した3つの値のうち、最小のものをフリップフロップ46に格納し、2番目に小さいものをフリップフロップ47に格納する。このようにして、更新された1つの確率メッセージβが供給される度に、第1最小値又は第2最小値を適宜更新する。対象行の更新された全ての確率メッセージβが供給された後には、この対象行の確率メッセージβのうちの第1最小値がフリップフロップ46に格納され、第2最小値がフリップフロップ47に格納されることになる。前述のようにチェックノード計算式の絶対値計算部分の内容は、αmnを計算するときには、βmnを除いた1行中の全ての確率メッセージβの最小値である。この値は、βmnも含む1行中の全ての確率メッセージβの第1最小値又は第2最小値の何れかであり、βmnが第1最小値である場合には第2最小値であり、βmnが第1最小値でない場合には第1最小値である。従って、対象行中で何番目のβが第1最小値であるかを示す情報を記録しておき、出力制御部52により、フリップフロップ46及び47から供給される第1最小値又は第2最小値を前記情報に基づいて適宜選択すれば、絶対値計算部分の演算を行なうことができる。XOR部42は、更新された1つの確率メッセージβの符号とフリップフロップ45第2レジスタの格納値との排他的論理和をとる。ここで言う排他的論理和とは、符号ビットの積算演算であり、0を正とし1を負として、正と正との積又は負と負との積なら出力は正となり、正と負との積又は負と正との積なら出力は負となる。対象行の更新された全ての確率メッセージβが供給された後には、この対象行の全ての確率メッセージβの符号の総乗値がフリップフロップ45に格納されることになる。フリップフロップ45の格納値は、フリップフロップ49を介して出力制御部52に供給される。フリップフロップ44は複数のフリップフロップを含み、対象行の更新された全ての確率メッセージβの符号がそれぞれのフリップフロップに個別に格納される。符号は1ビットであるので、必要なフリップフロップ44の数はそれ程大きくはない。フリップフロップ44の格納値は、フリップフロップ48を介して出力制御部52に供給される。前述のようにチェックノード計算式の符号計算部分の内容は、αmnを計算するときには、βmnを除いた1行中の全ての確率メッセージβの符号の総乗値全てを積算した値である。この総乗値は、βmnも含む1行中の全ての確率メッセージβの符号の総乗値とβmnの符号との積算値とに等しい。従って、出力制御部52により、フリップフロップ45から供給される全てのβの符号の総乗値とフリップフロップ44から供給される着目βmnの符号の積算値とを求めることにより、符号計算部分の演算を行なうことができる。このようにして、出力制御部52は、対象行中の更新された全ての確率メッセージβが供給された後、例えば図7に示すように、更新されたαを順次出力してビットノード処理に供することができる。この更新されたαを出力する際、n×J個並列に設けられた図10に示すチェックノード処理回路が、検査行列の1つの列ブロック中のn×J行全てについてαを出力する。これにより、n×J個並列のビットノード処理を実現することが可能となる。図11は、ビットノード処理部33の1つのビットノード処理回路の構成の一例を示す図である。ビットノード処理部33には、図11に示すビットノード処理回路が、n個並列に設けられている。図11に示すビットノード処理回路は、ビットノード演算部61及び硬判定部62を含む。なお図11には、一列中のα及びβがそれぞれ3個ずつである場合が例として示されるが、この例に限定されることなく、一列中のα及びβの数は幾つであってもよい。ビットノード演算部61は、受信信号から計算されたLLRと一列中の全てのαとに基づいて、前述の式2を計算して一列中の全てのβを更新するとともに、前述の式3を計算して復号データを生成する。図11では、この復号データがSUMとして示されている。硬判定部62は、軟判定値を有する復号データSUMに基づいて、硬判定データを生成する。具体的には、SUMが0以上であれば硬判定値は0となり、SUMが0より小さければ硬判定値は1となる。図12は、LDPC符号を用いた実際の通信システムへの適用に即した検査行列の一例を示す図である。図12に示す検査行列Hは、83×83の単位行列もしくはその巡回行列をブロック部分行列として持つ、3行ブロック×58列ブロックの巡回型検査行列である。図13は、図12の検査行列に対応するLDPC復号部の構成の一例を示す図である。図13において、図4と同一の構成要素は同一の番号で参照し、その説明は省略する。なお図13において、図4に示す制御部31及びパリティ検査部35は図示を省略されている。図13に示すLDPC復号部22は、図12に示すような巡回型検査行列を用いた巡回型LDPC符号を復号処理するものである。この場合、図13に示されるように、ビットノード処理部33は、同一の構造を有する83個のビットノード処理回路を含む。またチェックノード処理部34は、同一の構造を有する249個=83×3のチェックノード処理回路を含む。図14は、図13に示すLDPC復号部の動作の一例を示す図である。図14において、aは、チェックノード処理部34からのα出力ビットノード処理部33へのα入力を示す。bは、α入力に基づくビットノード処理部33からのβ出力チェックノード処理部34へのβ入力を示す。cは、チェックノード処理部34におけるチェックノード処理の段階的な実行を示す。aに示すように、58列ブロック分のα1乃至α58が順次チェックノード処理部34から出力される。これらのα1乃至α58を入力として、ビットノード処理部33が順次βを更新し、bに示すようにβ1乃至β58を順次出力する。cに示すチェックノード処理の段階的な処理C1乃至C58は、順次供給されるβ1乃至β58のうちの最新のβと1つ前のβ迄の最小値とを比較することで、最小値を更新していく。これにより、チェックノード処理C58により最後のβ58と1つ前のβ迄の最小値とを比較し終わった時点で、第1及び第2最小値が確定する。これで1回のイタレーションが終了する。硬判定された復号データが検査行列によるパリティ検査の復号完了条件を満たさない場合、aに示すように、再度、58列ブロック分のα1乃至α58が順次チェックノード処理部34から出力され、ビットノード処理及びチェックノード処理が実行される。図15は、チェックノード処理部の1つのチェックノード処理回路の構成の別の一例を示す図である。図15において、図10と同一の構成要素は同一の番号で参照し、その説明は省略する。図15に示すチェックノード処理回路においては、図10のチェックノード処理回路の比較判定部43及び出力制御部52が、それぞれ比較判定部43A及び出力制御部52Aにより置き換えられている。また第2最小値用のフリップフロップ47及び51が削除されている。図15に示すチェックノード処理回路においては、チェックノード処理の符号計算部分については図10に示すチェックノード処理回路と同様の構成であるが、絶対値計算部分の構成が簡略化されている。NormalizedMinsumアルゴリズムのチェックノード処理の絶対値計算部分は、前述のように、αmnを計算するときには、βmnを除いた1行中の全ての確率メッセージβの最小値を求める。この際、βmnが最小値である場合に対応するために、図10に示すチェックノード処理回路では第2最小値を求めている。しかし第1最小値と第2最小値とはそれ程値が異ならないとの認識に基づいて、βmnが最小値であり本来は第2最小値を選択しなければならない場合であっても、その近似値として第1最小値を選択して用いることが考えられる。このように第1最小値のみを用いる場合には、図15に示すように、第1最小値用の比較判定部及びフリップフロップが必要になるのみであり、図10に示す構成と比較して回路規模を削減することができる。図15に示す構成では、比較判定部43Aが、更新された1つの確率メッセージβの絶対値とフリップフロップ46の格納値とを比較する。フリップフロップ46は第1最小値を格納している。比較判定部43Aは、比較した2つの値のうち小さい方をフリップフロップ46に格納する。このようにして、更新された1つの確率メッセージβが供給される度に、第1最小値を適宜更新する。対象行の更新された全ての確率メッセージβが供給された後には、この対象行の確率メッセージβのうちの第1最小値がフリップフロップ46に格納されることになる。出力制御部52Aは、フリップフロップ46からフリップフロップ50を介して供給される第1最小値を、チェックノード処理の絶対値計算部分の演算値として用いればよい。以下に、LDPC復号部の構成の変形例について説明する。図4に示すLDPC復号部22では、ビットノード処理部33はn個のビットノード処理回路を含み、チェックノード処理部34はn×J個即ち検査行列Hの行数に等しい数のチェックノード処理回路を含む。この構成では、例えば図13に示すLDPC復号部22の例の場合、同一の構造を有する249個=83×3のチェックノード処理回路が設けられることになり、チェックノード処理部34の回路規模が大きくなってしまう。応用分野によっては、確率メッセージを格納するメモリが多少必要になっても、処理回路の回路規模を小さくすることが好ましいような場合もあり得る。例えば、FPGAFieldProgrammableGateArrayを用いてLDPC復号部やその他の受信装置の回路ユニットを実現する場合、論理処理を実現するために使用可能なゲート数が制限される可能性がある。従って、チェックノード処理部34の回路規模を削減した変形例が望まれる。図16は、LDPC復号部の構成の変形例を示す図である。図16において、図4と同一の構成要素は同一の番号で参照し、その説明は省略する。図16に示すLDPC復号部22Aは、制御部31、LLR用RAM32、ビットノード処理部33、チェックノード処理部34、パリティ検査部35、バッファ71及び72、及びセレクタSEL73及び74を含む。図16に示すLDPC復号部22Aは、図4に示すLDPC復号部22に対してバッファ71及び72並びにセレクタ73及び74が追加されると共に、チェックノード処理部34の並列処理数がn×J個からn×J/p個に減っている。ここでpは、n×Jの約数である2以上の整数である。図16に示すLDPC復号部22Aは、図5に示すような巡回型検査行列を用いた巡回型LDPC符号を復号処理するものとする。この場合、図16に示されるように、ビットノード処理部33は、同一の構造を有するn個のビットノード処理回路を含む。またチェックノード処理部34は、同一の構造を有するn×J/p個即ち検査行列Hの行数の1/pに等しい数のチェックノード処理回路を含む。以下に説明するように、チェックノード処理部34は、巡回検査行列の複数M=n×J/p個の行に対する並列なチェックノード処理を実行する。更にチェックノード処理部34は、この並列なチェックノード処理を順次異なるM個の行に対して逐次的に実行することにより、巡回検査行列の全ての行n×J行に対するチェックノード処理を実行する。図17は、ビットノード処理部33及びチェックノード処理部34の入出力関係を示す図である。図17において、図16と同一の構成要素は同一の番号で参照し、その説明は省略する。図17には、nが3で、Jが2、Kが3である図1に示す巡回型検査行列を用いた場合を例として示してある。また、チェックノード処理部34は、同一の構造を有するn×J/2個のチェックノード処理回路34-1乃至34-3を含む。ビットノード処理部33は、まず第1の列ブロックCB1内の確率メッセージα1,1、α2,1、α3,1、α4,1、α5,1、α6,1に基づき全ての確率メッセージβ1,1、β2,1、β3,1、β4,1、β5,1、β6,1を更新する。図17aに、このときのビットノード処理部33及びチェックノード処理部34の入出力が示される。図17aに示されるように、チェックノード処理部34に含まれる第1乃至第3のチェックノード処理回路34-1乃至34-3のそれぞれからα1,1、α2,1、α3,1が並列に出力され、その後更にα5,1、α6,1、α4,1が並列に出力される。α1,1、α2,1、α3,1は、チェックノード処理部34から出力されると、セレクタ74を介してバッファ72に一時的に蓄えられ、その後、α5,1、α6,1、α4,1と同一のタイミングでビットノード処理部33に供給される。α5,1、α6,1、α4,1は、チェックノード処理部34から出力されると、セレクタ74を介してバッファ72を介することなく、直ちにビットノード処理部33に供給される。具体的には、図1に示す検査行列Hの第1列のα1,1、α5,1は、ビットノード処理部33の第1のビットノード処理回路33-1に供給される。第2列のα2,1、α6,1はビットノード処理部33の第2のビットノード処理回路33-2に供給される。第3列のα3,1、α4,1はビットノード処理部33の第3のビットノード処理回路33-3に供給される。これにより、図17bに示されるように、ビットノード処理部33の第1乃至第3のビットノード処理回路33-1乃至33-3からは、β1,1及びβ5,1、β2,1及びβ6,1、β3,1及びβ4,1が出力される。これらの確率メッセージβは、チェックノード処理部34の対応するチェックノード処理回路に供給される。ここで、ビットノード処理部33の出力のうち、β1,1、β2,1、及びβ3,1のそれぞれは、バッファ71を介することなくセレクタ73を介して、直ちに第1乃至第3のチェックノード処理回路34-1乃至34-3に入力される。またビットノード処理部33の出力のうち、β5,1、β6,1、及びβ4,1のそれぞれは、バッファ71に一端蓄えられ、その後適切なタイミングでセレクタ73を介して、第1乃至第3のチェックノード処理回路34-1乃至34-3に入力される。以降同様にして、第2の列ブロックCB2内の確率メッセージα1,2、α2,2、α3,2、α4,2、α5,2、α6,2に基づき、CB2内の全ての確率メッセージβ1,2、β2,2、β3,2、β4,2、β5,2、β6,2を更新する。最後に、第3の列ブロックCB3内の確率メッセージα1,3、α2,3、α3,3、α4,3、α5,3、α6,3に基づき、CB3内の全ての確率メッセージβ1,3、β2,3、β3,3、β4,3、β5,3、β6,3を更新する。図18は、図17に示すビットノード処理部33及びチェックノード処理部34の動作を示す図である。図18において、a乃至cはそれぞれ、第1乃至第3のビットノード処理回路33-1乃至33-3の入力及び内部動作を示す。e乃至gはそれぞれ、第1乃至第3のチェックノード処理回路34-1乃至34-3の入力及び内部動作を示す。更にdは、ビットノードバッファであるバッファ71のバッファ動作を示し、hは、チェックノードバッファであるバッファ72のバッファ動作を示す。例えば動作サイクルT1においては、第1乃至第3のビットノード処理回路に対応する確率メッセージαが入力される。この状態が図17aに示す状態である。また例えば動作サイクルT2においては、第1乃至第3のチェックノード処理回路に対応する確率メッセージββ1,1、β2,1、及びβ3,1が入力される。また例えば動作サイクルT3においては、第1乃至第3のチェックノード処理回路に対応する確率メッセージββ5,1、β6,1、及びβ4,1が入力される。なおβ5,1、β6,1、及びβ4,1は、dに示すビットノードバッファに3サイクルの間格納されてから、第1乃至第3のチェックノード処理回路に供給される。この状態が図17bに示す状態である。ビットノード処理回路には3個の列ブロックに対応して3回に分けて確率メッセージαが入力される。1動作サイクル遅れて、ビットノード処理回路の内部では図18においてBnodeとして示されるように、ビットノード処理の計算が実行される。このビットノード処理により、ビットノード処理回路から更新後の確率メッセージββ1,1、β5,1、β2,1、β6,1、β3,1、β4,1が同時に出力される。ここで、βの一部β5,1、β6,1、及びβ4,1は、dに示すビットノードバッファによりバッファされた後、チェックノード処理部に出力される。チェックノード処理部34は、上記式1に示すような検査行列の各行のチェックノード処理の計算を、当該行中の1つの確率メッセージβが更新される毎に、この更新された1つの確率メッセージβに基づいて順次段階的に行なう。段階的な計算の仕方は前述の通りである。従って、図18に示す例の場合、巡回型検査行列の第1乃至第3行については、チェックノード処理のために確率メッセージβを格納しておくメモリが必要ない。但し、巡回型検査行列の第4乃至第6行については、第1乃至第3行のチェックノード処理の間確率メッセージを格納しておくために、ビットノードバッファ図16に示すバッファ71が用いられる。このビットノードバッファのバッファ機能により、3つの第1乃至第3のチェックノード処理回路34-1乃至34-3を用いて、第1乃至第3行のチェックノード処理と第4乃至第6行のチェックノード処理とを時分割で実行することが可能となる。即ち、巡回型検査行列の複数3個の行に対する並列なチェックノード処理を実行し、この並列なチェックノード処理を順次異なる3個の行に対して逐次的に実行することにより、巡回検査行列の全ての行6行に対するチェックノード処理を実行することができる。このとき上記ビットノードバッファは、並列なチェックノード処理を逐次的に実行する際に、実行待ちの並列なチェックノード処理に入力する確率メッセージβを格納しておくように機能する。またチェックノード処理における確率メッセージαの計算は、確率メッセージβの最小値の選択を基本とするので、確率メッセージβの最小値を保持しておけば、それに基づいて確率メッセージαを順次計算できる。但し、図18に示す例の場合、巡回型検査行列の第1乃至第3行のチェックノード処理の終了後に、第4乃至第6行のチェックノード処理が実行されている。従って、第1乃至第3行のチェックノード処理により計算される確率メッセージαを格納しておくために、チェックノードバッファ図16に示すバッファ74が用いられる。即ち、チェックノードバッファは、逐次的に実行される並列なチェックノード処理から出力されビットノード処理部に入力待ちの確率メッセージαを格納しておくよう機能する。なお巡回型検査行列の第4乃至第6行については、確率メッセージαを格納しておくメモリは必要ない。チェックノード処理部34は、図16に示すように、n×J/p並列構成となっており、検査行列のpの値に応じた並列度でチェックノード処理を実行してよい。図18に示す例では、動作サイクルT2において、第1乃至第3のチェックノード処理回路は、第1の列ブロックCB1に対して更新された確率メッセージβ1,1、β2,1、β3,1を受け取る。これに1動作サイクル遅れて、チェックノード処理回路の内部では図18においてCnodeとして示されるように、チェックノード処理の計算が実行される。このチェックノード処理の計算は、動作サイクルT2及びそれ以降の動作サイクルにて順次供給される第1列ブロック乃至第3列ブロックの更新された確率メッセージβに基づいて、順次段階的に実行される。また更に動作サイクルT3において、第1乃至第3のチェックノード処理回路は、第1の列ブロックCB1に対して更新された確率メッセージβ5,1、β6,1、β4,1を受け取る。これに1動作サイクル遅れて、チェックノード処理回路の内部では図18においてCnodeとして示されるように、チェックノード処理の計算が実行される。このチェックノード処理の計算は、動作サイクルT3及びそれ以降の動作サイクルにて順次供給される第1列ブロック乃至第3列ブロックの更新された確率メッセージβに基づいて、順次段階的に実行される。上記のチェックノード処理において、確率メッセージβが全ての列ブロックについて更新され供給されると、確率メッセージαの更新処理は実質的に完了する。巡回型検査行列の3つの行に対応するチェックノード処理回路34-1乃至34-3は、対応する行中の全ての確率メッセージβが更新された後、当該行中の更新後の確率メッセージαを順次出力する。例えばチェックノード処理回路34-1は、まず巡回型検査行列の第1行に対して、更新後の確率メッセージα1,1、α1,2、α1,3を順次出力する。またチェックノード処理回路34-1は、更に巡回型検査行列の第5行に対して、更新後の確率メッセージα5,1、α5,2、α5,3を順次出力する。なお図16のLDPC復号部22Aのビットノード処理部33の1つのビットノード処理回路は、図11に示す回路構成であってよい。また図16のLDPC復号部22Aのチェックノード処理部34の1つのチェックノード処理回路は、図10或いは図15に示す回路構成であってよい。図16に示すLDPC復号部22Aにおいては、バッファ71及び72を利用することにより、チェックノード処理回路の並列数をn×J/p個に減らし、論理演算部分の回路規模を削減することができる。なお本願発明は、以下の内容を含むものである。付記1巡回型LDPC符号の復号処理におけるビットノード処理を検査行列の1列ブロック毎に実行して、1列ブロック内の確率メッセージαに基づき前記1列ブロック内の全ての確率メッセージβを更新するビットノード処理部と、前記検査行列の各行のチェックノード処理の計算において、一の行のチェックノード処理の計算を、前記一の行中の1つの確率メッセージβが更新される毎に更新された1つの確率メッセージβに基づいて順次段階的に行ない、前記一の行中の全ての確率メッセージβが更新された後に前記一の行中の更新後の確率メッセージαを順次出力するチェックノード処理部とを含むことを特徴とする復号装置。付記2前記ビットノード処理部は、1列ブロック内の全ての列に対して並列にビットノード処理を実行し、前記チェックノード処理部は、全ての行に対して並列にチェックノード処理を実行することを特徴とする付記1記載の復号装置。付記3前記ビットノード処理部の出力は、メモリを介することなく前記チェックノード処理部の入力に直接に接続されることを特徴とする付記1又は2記載の復号装置。付記4前記チェックノード処理部は、第1レジスタと、第2レジスタと、前記更新された1つの確率メッセージβの絶対値と前記第1レジスタの格納値とを比較する比較器と、前記更新された1つの確率メッセージβの符号と前記第2レジスタの格納値との排他的論理和をとるXOR回路とを含むことを特徴とする付記1乃至3何れか一項記載の復号装置。付記5前記ビットノード処理部は、対数尤度比の入力と確率メッセージαとに基づき、確率メッセージβを更新すると共に硬判定後の復号データを生成することを特徴とする付記1乃至4何れか一項記載の復号装置。付記6前記ビットノード処理部は、1列ブロック内の全ての列に対して並列にビットノード処理を実行し、前記チェックノード処理部は、前記検査行列の複数M個の行に対する並列なチェックノード処理を実行し、前記並列なチェックノード処理を順次異なるM個の行に対して逐次的に実行することにより、前記検査行列の全ての行に対するチェックノード処理を実行することを特徴とする付記1記載の復号装置。付記7前記並列なチェックノード処理を逐次的に実行する際に実行待ちの前記並列なチェックノード処理に入力する確率メッセージβを格納しておく第1のバッファと、逐次的に実行される前記並列なチェックノード処理から出力され前記ビットノード処理部に入力待ちの確率メッセージαを格納しておく第2のバッファとを更に含むことを特徴とする付記6記載の復号装置。付記8巡回型LDPC符号の復号処理におけるビットノード処理を検査行列の1列ブロック毎に実行して、1列ブロック内の確率メッセージαに基づき前記1列ブロック内の全ての確率メッセージβを更新し、前記検査行列の各行のチェックノード処理の計算において、一の行のチェックノード処理の計算を、前記一の行中の1つの確率メッセージβが更新される毎に更新された1つの確率メッセージβに基づいて順次段階的に行ない、前記一の行中の全ての確率メッセージβが更新された後に前記一の行中の更新後の確率メッセージαを順次出力する各段階を含むことを特徴とする復号方法。付記91列ブロック内の全ての列に対して並列に前記ビットノード処理を実行し、全ての行に対して並列に前記チェックノード処理を実行することを特徴とする付記8記載の復号方法。付記10前記ビットノード処理は、対数尤度比の入力と確率メッセージαとに基づき、確率メッセージβを更新すると共に硬判定後の復号データを生成することを特徴とする付記8又は9記載の復号方法。付記11アナログ受信信号をデジタル受信信号に変換し、前記デジタル受信信号を復調して復調された受信信号を生成し、前記復調された受信信号からLLRを計算して出力する復調部と、前記LLRに基づいてLDPC復号処理を行なう復号部とを含み、前記復号部は、巡回型LDPC符号の復号処理におけるビットノード処理を検査行列の1列ブロック毎に実行して、1列ブロック内の確率メッセージαに基づき前記1列ブロック内の全ての確率メッセージβを更新するビットノード処理部と、前記検査行列の各行のチェックノード処理の計算において、一の行のチェックノード処理の計算を、前記一の行中の1つの確率メッセージβが更新される毎に更新された1つの確率メッセージβに基づいて順次段階的に行ない、前記一の行中の全ての確率メッセージβが更新された後に前記一の行中の更新後の確率メッセージαを順次出力するチェックノード処理部とを含むことを特徴とする受信装置。以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。"