スイッチング素子をオンオフ制御することにより、入力電圧より所望の出力電圧を生成するスイッチングレギュレータであって、前記出力電圧を分圧した分圧電圧と基準電圧の差である誤差電圧を生成する誤差アンプ回路と、前記誤差電圧に対して位相を進めた位相補償信号を、前記出力電圧の帰還電圧から生成する位相補償信号生成回路と、前記誤差電圧と前記位相補償信号を加算する加算回路と、三角波を生成する三角波発生回路と、前記加算回路の出力と前記三角波を比較し、PWMPulseWidthModulation信号を生成する比較器と、を備え、前記スイッチング素子は、前記PWM信号によりオンオフ制御されることを特徴とするスイッチングレギュレータ。前記位相補償信号生成回路は、前記出力電圧の帰還電圧を一定周期でサンプリングし、前記一定周期の間、前記サンプリングした電圧を保持する第1のサンプルホールド回路と、前記第1のサンプルホールド回路の出力を前記一定の周期でサンプリングし、前記一定周期の間、前記サンプリングした電圧を保持する第2のサンプルホールド回路と、前記第1のサンプルホールド回路の出力と前記第2のサンプルホールド回路の出力の差電圧を増幅出力する差分増幅回路と、を備え、前記差分増幅回路の出力を、前記位相補償信号とすることを特徴とする請求項1に記載のスイッチングレギュレータ。前記誤差アンプと前記差分増幅回路の少なくとも一方の利得を調整することにより、前記誤差電圧と前記位相補償信号の混合比を可変して、前記位相補償信号による位相補償の特性を調整可能に構成したことを特徴とする請求項1または2に記載のスイッチングレギュレータ。前記スイッチング素子により流れる電流が制御されるインダクタと、一端が前記スイッチングレギュレータの出力端子に接続された平滑キャパシタと、を有し、前記位相補償信号生成回路は、前記インダクタと前記平滑キャパシタによって生じる位相遅れに起因する発振を防止するように、前記位相補償信号を生成することを特徴とする請求項1乃至3のいずれか1項に記載のスイッチングレギュレータ。前記出力電圧の帰還電圧を増幅する帰還電圧増幅回路をさらに備え、前記帰還電圧増幅回路の出力を、前記第1のサンプルホールド回路に入力することを特徴とする請求項2乃至4のいずれか1項に記載のスイッチングレギュレータ。前記帰還電圧増幅回路は、前記出力電圧の帰還電圧と定電圧入力の差電圧を増幅出力することを特徴とする請求項5に記載のスイッチングレギュレータ。以下の分析は、本発明により与えられる。しかしながら、図7に示す一般的な位相補償の方式は、キャパシタC1、C2、抵抗R1、R2をエラーアンプ93に接続しなければならない。これらのキャパシタと抵抗の接続方法として、制御ICの外部に接続する方法と、制御用のICチップ上に形成する方法のいずれかの方法を選択することになる。図7に示すように、これらのキャパシタと抵抗を制御IC90の外部に接続した場合、部品点数が増加しコストアップになると共に、部品点数の増加に伴う回路接続点の増加が、断線や短絡のリスク増加を招き、信頼性を低下させてしまう問題がある。また、キャパシタや抵抗を配置するスペースが増加し小型化の観点からも、好ましくない。特に、携帯機器の場合には、小型化の要求が強く、制御ICの外部にキャパシタと抵抗を接続する方式は好ましくない。一方、これらのキャパシタと抵抗をICチップ上に形成する場合、多くの占有面積が必要になるという問題がある。特に、キャパシタは多くの占有面積を必要とし、例えば、200pFの容量をICチップ上に形成する場合、電極間絶縁膜の厚さを仮に20nm、絶縁膜を形成する物質の比誘電率を仮に4とした場合に、概ね336μm四方の面積が必要であると見積もられる。図7の回路では、2つのキャパシタC1、C2が必要なため、キャパシタだけでも、大きな面積を占有することになる。その上、周辺素子との分離領域や、抵抗R1、R2に必要な面積が加算される。また、スイッチングレギュレータにおいて、インダクタンス、電源電圧、スイッチング周波数、負荷電流が変われば、最適な位相補償の特性も変わるため、位相補償特性の調整自由度の幅が広いことが望まれる。しかしながら、このように位相補償の特性を調整可能に構成しようとすると、特許文献1に記載されているように、複数のキャパシタを切り替える構成にする必要が生じるため、複数のキャパシタをICチップ上に搭載すること等が必要になり、位相補償用にさらに多くの面積がICチップ上に必要になってくる。そこで、ICチップ面積を増大させることなく、発振防止用の位相補償が可能なスイッチングレギュレータが望まれている状況にある。本発明の第1の視点によるスイッチングレギュレータは、スイッチング素子をオンオフ制御することにより、入力電圧より所望の出力電圧を生成するスイッチングレギュレータであって、前記出力電圧を分圧した分圧電圧と基準電圧の差である誤差電圧を生成する誤差アンプ回路と、前記誤差電圧に対して位相を進めた位相補償信号を、前記出力電圧の帰還電圧から生成する位相補償信号生成回路と、前記誤差電圧と前記位相補償信号を加算する加算回路と、三角波を生成する三角波発生回路と、前記加算回路の出力と前記三角波を比較し、PWMPulseWidthModulation信号を生成する比較器と、を備え、前記スイッチング素子は、前記PWM信号によりオンオフ制御される。本発明のスイッチングレギュレータによれば、誤差アンプ回路の出力に対して位相を進めた位相補償信号を生成して、誤差アンプ回路の出力に加算することにより位相補償を行うようにしたから、従来技術による位相補償用のキャパシタ、及び抵抗を必要とせずに、位相補償を行うことが可能になり、半導体集積回路上でチップ面積を増大させることなく、発振防止が可能なスイッチングレギュレータを提供することができる。本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。本発明による第1の実施形態のスイッチングレギュレータ10は、図1に示すように、スイッチング素子図2の50、図4の62をオンオフ制御することにより、入力電圧12より所望の出力電圧14を生成するスイッチングレギュレータであって、出力電圧14を分圧した分圧電圧31と基準電圧18の差である誤差電圧41を生成する誤差アンプ回路20と、誤差電圧41に対して位相を進めた位相補償信号42を、出力電圧の帰還電圧30から生成する位相補償信号生成回路32と、誤差電圧41と位相補償信号42を加算する加算回路40と、三角波45を生成する三角波発生回路22と、加算回路の出力43と三角波45を比較し、PWMPulseWidthModulation信号44を生成する比較器24と、を備え、スイッチング素子図2の50、図4の62は、PWM信号44によりオンオフ制御される。本発明による第2の実施形態のスイッチングレギュレータ10は、第1の実施形態における位相補償信号生成回路32が、図1に示すように、出力電圧の帰還電圧30を一定周期でサンプリングし、一定周期の間、サンプリングした電圧を保持する第1のサンプルホールド回路34と、第1のサンプルホールド回路34の出力を一定の周期でサンプリングし、一定周期の間、サンプリングした電圧を保持する第2のサンプルホールド回路36と、第1のサンプルホールド回路34の出力と第2のサンプルホールド回路36の出力の差電圧を増幅出力する差分増幅回路38と、を備え、差分増幅回路38の出力を、位相補償信号42とする。以下、実施例について、図面を参照して詳しく説明する。[実施例1の構成]一般に、スイッチングレギュレータは、生成する出力電圧が入力電圧より高い場合を昇圧型スイッチングレギュレータといい、生成する出力電圧が入力電圧より低い場合を降圧型スイッチングレギュレータというように分類される。図1は、本発明の実施例1に係るスイッチングレギュレータのブロック図であり、昇圧型のスイッチングレギュレータである。図2は、図1の昇圧コア26の詳細を示す回路図である。図2に示すように、昇圧コア26において、インダクタ52とスイッチング素子50は直列に接続され、インダクタ52の一端には入力電圧V_IN12が接続され、電源の供給を受ける。インダクタ52の他端は、スイッチング素子50の第1の端子に接続される。スイッチング素子50の第2の端子は、接地電位に接続される。スイッチング素子50の制御電極はPWM_IN端子と接続され、PWM信号44が供給されて、スイッチング素子50のオンオフ制御が行われる。PWM信号44が1のとき、スイッチング素子50の第1の端子と第2の端子はオン導通し、PWM信号44が0のとき、スイッチング素子50の第1の端子と第2の端子はオフ非導通する。また、ダイオード56のアノードはノードN1に、カソードはノードN2に接続される。また、ノードN2と接地間には、平滑キャパシタ54が接続される。すなわち、平滑キャパシタ54は、出力電圧14の端子に接続される。ここで、PWMPulseWidthModulation信号44は、パルス幅変調方式における制御信号であり、スイッチング素子50をオンする区間とオフする区間のデューティ比を制御している。昇圧コア26は、スイッチング素子50によりインダクタ52の電流を断続させ、インダクタ52の誘導起電力によって負荷に電力を供給する回路である。昇圧コア26のスイッチング素子50がオンのとき、入力電圧V_INをインダクタ52で短絡して励磁し、スイッチング素子50がオフになると、蓄えた電磁エネルギーをダイオード56で転流して、入力電圧V_INに重畳して出力側に高く供給することにより、入力電圧V_INより高い出力電圧V_OUTを得ている。尚、昇圧コア26は、図2に示す回路に限定されず、スイッチング素子によりインダクタの電流を断続させ、インダクタの誘導起電力によって負荷に電力を供給する機能を有する回路であれば、適用することができる。次に、上記した昇圧コア26のスイッチング素子50のオンオフ制御を行うことにより、出力電圧V_OUT14を生成するスイッチングレギュレータ10の構成について図1を参照しながら説明する。スイッチングレギュレータ10において、昇圧コア26の出力電圧14は、帰還され、分圧回路28によって分圧され分圧電圧31が生成される。分圧電圧31は、誤差アンプ回路20の反転入力端子に接続される。一方、誤差アンプ回路20の正転入力端子には、基準電圧Vref18が接続される。誤差アンプ回路20は、2つの入力端子の電圧差である誤差電圧41を増幅出力する。誤差アンプ回路20の出力端子は、加算回路40の一方の入力端子に接続される。次に、出力電圧の帰還電圧30が、位相補償信号生成回路32に入力され、位相補償信号42が生成される。ここで、実施例1では、出力電圧の帰還電圧30は、出力電圧14と同じになっているが、それに限定されない。出力電圧の帰還電圧30は、出力電圧と線形な信号であればよく、例えば、分圧電圧31を出力電圧の帰還電圧30としてもよい。位相補償信号生成回路32の内部は、直列接続された第1、第2のサンプルホールド回路34、36と、差分増幅回路38で構成されている。出力電圧の帰還電圧30は、第1のサンプルホールド回路34に入力され、第1のサンプルホールド回路34の出力は、第2のサンプルホールド回路36の入力、及び差分増幅回路38の反転入力端子に入力される。第2のサンプルホールド回路36の出力は、差分増幅回路38の正転入力端子に入力される。また、第1のサンプルホールド回路34、及び第2のサンプルホールド回路36は、サンプリングクロック16と接続され、サンプリングクロック信号が供給される。差分増幅回路38は、2つの入力端子に入力された電圧差を増幅出力する。差分増幅回路38の出力は、位相補償信号42として使用される。差分増幅回路38の出力端子は、加算回路40の他方の入力端子に接続される。次に、図6は、図1の差動増幅回路38の利得調整機能の詳細を示している。図6において、分圧回路84は、一端が接続ノードN0に、他端が差動増幅回路38の出力端子に接続される。また、分圧回路80は、一端が第2のサンプルホールド回路36の出力端子に、他端が接地電位に接続される。また、分圧回路84の分圧点86は、差動増幅回路38の反転入力端子に接続され、分圧回路80の分圧点82は、差動増幅回路38の正転入力端子に接続される。ここで、分圧点82、86の位置を可変とすることで、抵抗の分圧比Rf/Rsが調整可能に構成され、利得が調整可能な差動増幅回路として動作する。加算回路40は、誤差電圧41と、位相補償信号42を加算し、増幅出力する。加算回路の出力43は、位相補償がなされた誤差電圧となる。加算回路の出力43は、比較器24の正転入力端子に接続される。また、三角波発生回路22の出力端子は比較器24の反転入力端子に接続され、三角波発生回路22で生成された三角波45が供給される。比較器24は、加算回路の出力43と三角波45を比較し、比較結果をPWM信号44として出力する。PWM信号44は、加算回路の出力43が三角波45よりも大きい場合には1、加算回路の出力43が三角波45よりも小さい場合には0になる。そして、比較器24の出力端子は、昇圧コア26のPWM_IN端子と接続され、PWM信号44が、PWM_IN端子を介して、スイッチング素子50の制御電極に供給される。[実施例1の動作]次に、実施例1の動作について、図面を参照しながら説明する。図3は、図1に示すスイッチングレギュレータにおいて、サンプリングクロック16、出力電圧14、第1のサンプルホールド回路34の出力、第2のサンプルホールド回路36の出力、位相補償信号42差分増幅回路38の出力、誤差電圧41誤差アンプ回路20の出力、三角波45、加算回路の出力43、PWM信号44の各電圧波形を表した波形図である。出力電圧14は分圧回路28で所定の比率に分圧されて、分圧電圧31が得られ、誤差アンプ回路20の反転側に入力される。ここで、分圧電圧31の電圧波形は、出力電圧14の電圧波形を減衰しているだけなので、図3では、分圧電圧31の波形を省略している。誤差アンプ回路20は、基準電圧Vref18に対する分圧電圧31の差電圧を所定の利得で増幅し、誤差電圧41として出力する。出力電圧14は、第1のサンプルホールド回路34に入力され、第1のサンプルホールド回路34の出力は、第2のサンプルホールド回路36に入力される。ここで、第1のサンプルホールド回路34、及び第2のサンプルホールド回路36は、サンプリングクロック16に同期して入力電圧を保持し、保持した電圧をサンプリングクロック16の1周期に亘って出力する。従って、この回路構造により、第2のサンプルホールド回路36の出力は、第1のサンプルホールド回路34の出力に対して、サンプリングクロック16の1周期だけ遅れた出力が得られる。差分増幅回路38は、第1のサンプルホールド回路34の出力と、第2のサンプルホールド回路36の出力との差電圧を、所定の利得で増幅出力する。その結果、差分増幅回路38は、サンプリングクロック16の1周期当たりの出力電圧14出力電圧の帰還電圧30が出力電圧14と等しいための変動量、すなわち出力電圧14を時間で微分した量に比例した電圧を出力する。差分増幅回路38の出力である位相補償信号42は、加算回路40において、誤差電圧41と加算される。加算回路の出力43には、誤差電圧41に対して位相を進める効果が付与された電圧波形が得られる。加算回路の出力43は、比較器24で三角波45と比較が行われる。加算回路の出力43が三角波45よりも大きい場合には、比較器24は1を出力し、加算回路の出力43が三角波45よりも小さい場合には、比較器24は0を出力する。従って、比較器は、加算回路の出力43に比例したデューティ比のPWM信号44を生成する。比較器24で生成されたPWM信号44は、昇圧コア26のスイッチング素子50をオンオフ制御する。出力電圧14が上昇すると、誤差電圧41が減少する。誤差電圧41が減少すると、PWM信号のデューティ比が減少し、出力電圧14が減少する方向になる。一方、出力電圧14が減少すると、誤差電圧41が増加する。誤差電圧が増加すると、PWM信号のデューティ比が増加し、出力電圧14が増加する方向になる。このように、スイッチングレギュレータ10において、負帰還がかかることにより、出力電圧14の変動が抑制され、所定の出力電圧が出力されるように制御が行われる。ここで、スイッチングレギュレータ10において、位相補償が必要となる理由について、以下に説明する。昇圧コア26において、インダクタ52と平滑キャパシタ54によりLC回路が形成され、LC回路は2次のローパスフィルタの特性を持っているため、位相遅れが発生する。一般に、LCフィルタは、カットオフ周波数付近から、位相が遅れ始め、周波数が高くなるにつれて-180度に向かって遅れが発生し、ある周波数以上では位相は-180度になる。そのため、位相補償を行わないと、出力電圧の負帰還をかけた場合に、位相が-180度の周波数成分は、正帰還となり出力電圧が発振する。次に、図3を参照しながら、実施例1に係るスイッチングレギュレータ10の位相補償について説明する。位相補償信号生成回路32に含まれる第1のサンプルホールド回路34、第2のサンプルホールド回路36、及び差分増幅回路38による微分の効果によって、誤差電圧41に含まれる各周波数成分の位相を90度進めた電圧波形が、位相補償信号42差分増幅器38の出力に現われる。図3から分かるように、誤差電圧41の電圧波形は-asinωtであるのに対し、位相補償信号42は、-bcosωtになる。cos波形はsin波形に対して90度位相が進んでいることから、位相補償信号42は、誤差電圧41の位相を90度進めた電圧波形となっていることが分かる。従って、誤差電圧41と、誤差電圧41に対して90度位相が進んだ位相補償信号42が、加算回路40で混合されることにより、加算回路の出力43は、誤差電圧41よりも位相が進んだ誤差信号となる。ここで、加算回路の出力43における位相の進み量は、誤差アンプ回路20の利得K1と、差分増幅回路38の利得K2の比によって調整することができる。利得K2を0にすると、位相補償が全くかからない状態になり、位相の進み量は0度である。K2/K1の比を大きくしていくと、位相が90度進んだ信号の寄与率が増加し、位相の進み量は90度まで増加する。すなわち、利得K1、K2を調整することにより、誤差電圧41と位相補償信号42の混合比が調整されて、加算回路の出力43における位相の進み量を、0度~90度の範囲で調整することができる。ここで、誤差アンプ回路20の利得K1、差動増幅回路38の利得K2の具体的な調整手段について説明する。まず、利得K1は、分圧回路28の分圧点27を可変に構成することにより、調整することが可能である。一方、利得K2は、図6に示すように、差分増幅器38を、差動増幅回路として構成することにより調整可能にする。具体的には、分圧回路80、84において、分圧点82及び86の位置を可変にし、分圧点よりもサンプルホールド回路側の抵抗値をRs、反対側の抵抗値をRfとすると、差動増幅回路38の出力である位相補償信号42の電圧Vcompは、以下の式1で表される。即ち、利得K2=Rf/Rsとなり、分圧点により、Rf/Rsを調整することができるから、利得K2を分圧点の位置によって調整することが可能になる。実施例1に係るスイッチングレギュレータでは、位相補償用として、新たに差分増幅回路38、加算回路40が追加されている。それにより、2個のオペアンプが必要とされる。しかしながら、オペアンプ1個のICチップに占める面積は、概ね100μm四方~150μm四方と見積もられるため、オペアンプ2個の追加で、合計200~300μm四方の面積で済むオペアンプの位相補償容量については、上記した見積もりの中に含まれている。また、サンプルホールド回路は電位保持用の容量を必要とするが、サンプリングクロックの1周期の間で電位を保持するだけで十分なので、図7のエラーアンプ93で必要なキャパシタC1、C2に比べると、1/100程度の小さな容量で十分である。以上説明したように、本発明の実施例1に係るスイッチングレギュレータは、LC回路に起因する位相遅延を補償する手段として、誤差電圧に対して90度位相を進めた位相補償信号を加算することにより、位相補償を行うことができるようにしたから、図7に示す従来のスイッチングレギュレータと同様に、出力電圧の発振を防止したスイッチングレギュレータを提供することができる。また、従来の誤差アンプ回路エラーアンプの位相補償で必要とされるキャパシタ、抵抗を不要にすることが可能であり、ICチップ面積を増大せずに位相補償機能を有するスイッチングレギュレータの制御用ICを提供することができるという効果が得られる。また、ICチップ面積を増大せずに済むため、スイッチングレギュレータの制御用ICを低コストで実現することができるという効果が得られる。さらに、位相補償特性を誤差電圧と位相補償信号の混合比により調整可能に構成したから、調整の自由度がある位相補償を行うことができるスイッチングレギュレータを提供することができるという効果が得られる。実施例2に係るスイッチングレギュレータは、生成する出力電圧が入力電圧より低い降圧型のスイッチングレギュレータである。実施例2の降圧型のスイッチングレギュレータは、図1において、昇圧コア26を図4に示す降圧コア60に置き換えただけであり、その他は、同じである。図4は、降圧コア60の詳細を示す回路図である。図4に示すように、昇圧コア60において、スイッチング素子62の第1の端子は入力電圧V_IN12と接続され、電源の供給を受ける。また、スイッチング素子62の制御電極は、PWM_IN端子と接続され、PWM信号44がPWM_IN端子より供給され、スイッチング素子62のオンオフ制御が行われる。また、スイッチング素子62の第2の端子は、ノードN3に接続される。ダイオード68のカソードはノードN3に、アノードは接地電位に接続される。ノードN3とノードN4間に、インダクタ64が接続される。ノードN4と接地間に平滑キャパシタ66が接続される。すなわち、平滑キャパシタ66は、出力電圧14の端子に接続される。降圧コア60は、スイッチング素子62によりインダクタ64の電流を断続させ、インダクタ64の誘導起電力によって負荷に電力を供給する回路である。降圧コア60のスイッチング素子62がオンのとき、入力電圧V_INによりインダクタ64を励磁し、スイッチング素子62がオフになると、インダクタ64に蓄えられた電磁エネルギーをダイオード68で転流して、出力側に低く供給することにより、入力電圧V_INより低い出力電圧V_OUTを得ている。尚、降圧コア60は、図4に示す回路に限定されず、スイッチング素子によりインダクタの電流を断続させ、インダクタの誘導起電力によって負荷に電力を供給する機能を有する回路であれば、適用することができる。実施例2に係る降圧型のスイッチングレギュレータにおいても、インダクタ64と平滑キャパシタ66によりLC回路が形成され、LC回路は2次のローパスフィルタの特性を持っているため、昇圧コア26と同様に、位相遅れが発生するので、位相補償を行わないと出力電圧が発振する。しかしながら、位相補償信号生成回路32で生成した位相補償信号42を誤差電圧41に加算することで、位相補償を行うようにしたから、実施例1の昇圧型スイッチングレギュレータと同様に、発振を防止する効果が得られる。次に、本発明の実施例3に係るスイッチングレギュレータについて、図5を参照しながら説明する。実施例3におけるスイッチングレギュレータ70は、実施例1におけるスイッチングレギュレータ10図1に対して、帰還電圧増幅回路74を追加したものである。帰還電圧増幅回路74は、出力電圧の帰還電圧30と定電圧入力Vm76との差電圧を、所定の利得で増幅して出力する。これにより、第1のサンプルホールド回路34に入力される電圧は出力電圧14に対して、直流成分が変化し、交流成分は帰還電圧増幅回路74の利得により増幅された電圧となる。このように帰還電圧増幅回路74によって、出力電圧の帰還電圧30が増幅されることにより、第1のサンプルホールド回路34で保持される電圧と、第2のサンプルホールド回路36で保持される電圧の差電圧も、帰還電圧増幅回路74の利得に比例して拡大するから、差分増幅回路38の正転入力端子と、反転入力端子への入力信号レベルが増幅される。従って、差分増幅回路38の入力オフセット電圧や、ノイズ電圧に対する入力信号電圧の相対比率が増加するので、帰還経路全体のSN比が向上する。また、出力電圧14を増幅することによって、第1のサンプルホールド回路34、及び第2のサンプルホールド回路36の電源電圧より高い電圧が生じると、第1のサンプルホールド回路34、及び第2のサンプルホールド回路36が動作しなくなるため、帰還電圧増幅回路74の反転入力側に定電圧入力Vm76を接続して、2つのサンプルホールド回路34、36に入力する電圧の直流レベルを落とすことにより、2つのサンプルホールド回路34、36が動作する範囲になるようにしている。以上説明したように、実施例3に係るスイッチングレギュレータ70では、実施例1のスイッチングレギュレータ10に対して、帰還経路全体のSN比が向上するので、スイッチングレギュレータ70の出力電圧14の精度や安定性が向上する効果が得られる。尚、実施例3において、昇圧コア26を降圧コア60に置き換えて、降圧型のスイッチングレギュレータを構成した場合に対しても、同様な効果が得られる。[比較例]次に比較例として、図7に示す従来のスイッチングレギュレータについて説明する。前述のように、図7では、エラーアンプ93に、位相補償用のキャパシタC1、C2、抵抗R1、R2を接続した構成により、位相補償が行われている。図7のスイッチングレギュレータは降圧型である。インダクタL、キャパシタCoutが2次のローパスフィルタを形成している。一般に、LCフィルタは、カットオフ周波数付近から、位相が遅れ始め、周波数が高くなるにつれて-180度に向かって遅れが発生し、ある周波数以上では位相は-180度になる。そのため、位相補償を行わないと、出力電圧の負帰還をかけた場合に、位相が180度の周波数成分は、正帰還となり出力電圧が発振する。図8は、特許文献1に記載された図7のスイッチングレギュレータの一巡ループの周波数特性のシミュレーション結果である特許文献1の図4に対応。シミュレーション条件は、入力電圧Vcc=5V、出力電圧Vo=3V、分圧抵抗Ra=20KΩ、Rb=10KΩ、負荷の抵抗Ro=3Ω、負荷電流Ioを一定=1Aとし、位相補償回路は、抵抗R1=6.2KΩ、キャパシタC1=470pF、抵抗R2=1KΩ、キャパシタC2=1nFである。図8において、実線が位相特性、破線がゲイン特性である。図8から分かるように、ゲインが0dBになる周波数において、位相は-145度である。すなわち、位相余裕は35度であり、十分な位相補償が行われた特性になっていることが分かる。しかしながら、図7に示すスイッチングレギュレータは、位相補償用のキャパシタC1、C2、抵抗R1、R2をICチップ上に形成しようとした場合、チップ面積が増大するという問題がある。一方、本発明の実施例1~3によるスイッチングレギュレータによれば、前述のように簡易な構成で位相補償が実現できるから、チップ面積が増大することなく、発振防止のための位相補償が可能なスイッチングレギュレータを提供することができる。