"パワー半導体素子により構成されるインバータ回路を駆動するインバータ駆動装置であって、PWM信号に基づいて前記パワー半導体素子のゲート電圧信号を出力するドライブ回路と、前記パワー半導体素子のエミッタ電極側の電圧を取得し、当該電圧と予め定められた第1所定電圧値を比較し、前記エミッタ電極側の電圧を取得してから第1所定時間経過後に、当該比較結果に基づいて前記ドライブ回路に前記ゲート電圧信号の出力を停止するためのフォルト信号を出力する過電流保護回路と、前記パワー半導体素子のエミッタ電極側の電圧を取得し、当該電圧と予め定められた第2所定電圧値を比較し、前記エミッタ電極側の電圧を取得してから第2所定時間経過後に、当該比較結果に基づいて前記ドライブ回路の前記ゲート電圧信号をクランプするツェナクランプ保護回路と、を備え、前記ツェナクランプ保護回路は、前記エミッタ電極側の電圧を取得した後、前記第1所定時間の期間よりも大きい期間、当該ツェナクランプ保護回路によるクランプを継続させるラッチ回路を有するインバータ駆動装置。請求項1に記載されたインバータ駆動装置であって、前記第2所定電圧値は、前記第1所定電圧値よりも大きく設定されるインバータ駆動装置。請求項1又は2に記載されたいずれかのインバータ駆動装置であって、前記第2所定時間は、前記第1所定時間よりも小さく設定されるインバータ駆動装置。請求項1ないし3に記載されたいずれかのインバータ駆動装置であって、前記ラッチ回路は、前記クランプを継続時間は、前記パワー半導体素子の短絡耐量時間よりも長く設定するインバータ駆動装置。請求項1ないし4に記載されたいずれかのインバータ駆動装置であって、前記ラッチ回路は、前記ツェナクランプ保護回路によるクランプの解除タイミングを前記ドライブ回路に入力される前記PWM信号のオフ信号と同期させるインバータ駆動装置。本発明の課題は、インバータシステムの安全性を向上することである。上記課題を解決するために、本発明に係るインバータ駆動装置は、PWM信号に基づいて前記パワー半導体素子のゲート電圧信号を出力するドライブ回路と、前記パワー半導体素子のエミッタ電極側の電圧を取得し、当該電圧と予め定められた第1所定電圧値を比較し、前記エミッタ電極側の電圧を取得してから第1所定時間経過後に、当該比較結果に基づいて前記ドライブ回路に前記ゲート電圧信号の出力を停止するためのフォルト信号を出力する過電流保護回路と、前記パワー半導体素子のエミッタ電極側の電圧を取得し、当該電圧と予め定められた第2所定電圧値を比較し、前記エミッタ電極側の電圧を取得してから第2所定時間経過後に、当該比較結果に基づいて前記ドライブ回路の前記ゲート電圧信号をクランプするツェナクランプ保護回路と、を備え、前記ツェナクランプ保護回路は、前記エミッタ電極側の電圧を取得した後、所定時間の間、当該ツェナクランプ保護回路によるクランプを継続するラッチ回路を有する。本発明により、インバータシステムの安全性を向上させることができる。図1は、一般的なHEVインバータのシステム図である。このインバータシステムにはバッテリ100の直流電圧を交流電圧に変換するパワー半導体素子104~109と、モータ102と、前記パワー半導体素子104~109からの電流を検出する電流センサ103と、CPU,カウンタ回路,入出力回路などを内蔵したPWM回路101と、前記パワー半導体素子104~109を駆動するためのゲート駆動回路110~115で構成される。ツェナクランプ回路は前述のゲート駆動回路に含まれる。ここでゲート駆動回路はアーム毎に構成される。なお、本実施形態においては、パワー半導体素子は主にIGBTである。図1に示した回路構成では、PWM回路101が、電流センサ103により検出されたパワー半導体素子104~109が出力する電流値と設定値との偏差を零にするPWMパルス幅変調演算を行う。このPWM回路101からゲート駆動回路110~115へ、パワー半導体素子104~109へのオン信号,オフ信号を交互に繰り返すPWM信号パルス信号が出力される。図2は、パワー半導体素子104を駆動するための従来のゲート駆動回路110aの回路構成図である。図2に示されるような、一般的に使用されるゲート駆動回路110aの過電流保護回路204は、パワー半導体素子104のミラーエミッタ端子に接続されたミラーエミッタ検出抵抗202の電圧を読み取ることで、パワー半導体素子104の過電流異常を検出し、パワー半導体素子104の動作を停止する。この過電流保護回路204は、ミラーエミッタ検出抵抗202より読み取るミラー電圧に、リカバリーサージノイズを除去するためのブランキングフィルタ207を経由させて、過電流検出コンパレータ205において設定された所定の過電流検出基準電圧Vaより高い場合に過電流異常と判定し、フォルト信号出力部206からパワー半導体素子104の出力を停止するためのフォルト信号を出力する。図5に図2に示したゲート駆動回路110aにおける過電流保護動作のタイミングチャートを示す。縦軸に示したゲート電圧,コレクタ電圧及びミラー電圧コレクタ電流は、パワー半導体素子104のそれぞれの電圧値である。Vaは、図2にて説示した過電流検出基準電圧Vaである。従来のゲート駆動回路では、図1に示されたパワー半導体素子104とパワー半導体素子105とのアーム短絡のような過電流が発生した場合、ブランキングフィルタ207のブランキング時間Taの間はパワー半導体素子104を停止しないため、過電流保護異常でパワー半導体素子104を停止するまでの間は、ドライブ回路200の制御電圧で短絡動作を継続してしまう。そのため、パワー半導体素子104として短絡耐量の小さいIGBTなどを使用する場合、ブランキング時間Taを自由に設計できないため、安全動作マージンが充分に確保できないおそれがある。図3は、図2のゲート駆動回路110aにツェナクランプ保護回路300を追加したゲート駆動回路110bの回路構成図である。ツェナクランプ保護回路300は、パワー半導体素子104のゲート電圧をクランプするためのツェナダイオード301と、このツェナダイオード301を通電させる為のツェナクランプ用のMOSFET302と、ツェナクランプ検出保護用のブランキングフィルタ307とにより構成される。MOSFET302のゲート端子には、過電流保護回路204と同様に、ミラーエミッタ検出抵抗202が接続されており、ミラー電圧がブランキングフィルタ307を経由してMOSFET302のスレッシュホールド電圧を超えることで、ツェナクランプが動作する回路構成である。図3のゲート駆動回路110bは、ツェナクランプ動作を行うことで、短絡異常停止までの間、パワー半導体素子104のゲート電圧をクランプし、短絡エネルギーを低減させることが可能である。しかしながら、使用するパワー半導体104の特性によっては、ツェナクランプの動作と解除とを繰り返すことで、パワー半導体素子104の入力電圧が振動してしまい、出力電圧および出力電流を不安定にしてしまうおそれがある。この不安定動作をタイミングチャートで示したものが図6である。縦軸に示したゲート電圧,コレクタ電圧及びミラー電圧コレクタ電流は、パワー半導体素子104のそれぞれの電圧値である。また縦軸のツェナクランプは、MOSFET302のスイッチングタイミングを示す。Vbは、図3に示されたツェナクランプ保護回路300のツェナクランプ検出コンパレータの検出基準電圧Vbを示す。Tbは、ブランキングフィルタ307のブランキング時間Tbを示す。図4は、本発明の実施形態に係るゲート駆動回路110の回路構成図である。図4のツェナクランプ保護回路310は、過電流保護回路204と同様にミラーエミッタ検出抵抗202の電圧を検出し、定常リカバリーのサージノイズを除去するためのツェナクランプ保護検出用のブランキングフィルタ307を経由させ、ツェナクランプ検出用のコンパレータ305に設定された所定のツェナクランプ検出基準電圧Vbより高い場合に、ツェナクランプ動作をする。つまり、過電流保護回路204は、パワー半導体素子104のエミッタ電極側の電圧を検出し、この電圧値と過電流検出基準電圧Va第1所定電圧値と比較し、当該比較結果に基づいてドライブ回路200にゲート電圧信号の出力を停止するためのフォルト信号をフォルト信号出力部206から出力する。一方、ツェナクランプ保護回路310は、パワー半導体素子104のエミッタ電極側の電圧を検出し、この電圧値と検出基準電圧Vb第2所定電圧値と比較し、当該比較結果に基づいてドライブ回路200のゲート電圧信号をクランプする。さらに、ツェナクランプの出力は、ラッチ回路303を使用することで、ツェナクランプ動作後のミラー電圧の如何によらず、一定期間ツェナクランプ動作を継続するため、パワー半導体素子104の入力電圧が振動するなどの弊害を無くすことができる。図4の過電流保護回路204およびツェナクランプ保護回路310のタイミングチャートを図7に示す。ここで、過電流検出用のブランキングフィルタ207のブランキング時間をTa、過電流検出用のコンパレータ205の検出基準電圧Va、ツェナクランプ検出用のブランキングフィルタ307のブランキング時間をTb、ツェナクランプ検出用のコンパレータ305の検出基準電圧Vbとする。本実施形態のインバータ駆動装置の特徴として、インバータ回路の短絡時は高速に応答させる必要があるために、ツェナクランプ検出用のブランキング時間Tbはできる限り小さくに設定する。ただし、定常時に発生するリカバリーノイズの幅よりも長く設定する。また、ツェナクランプの狙い値である検出基準電圧Vbを過電流保護の狙い値である検出基準電圧Vaよりも高く設定することで、アーム短絡のような電流値が大きくかつ頻度の低いような異常の場合に、ツェナクランプが働くように設定してある。これは、インバータ回路の短絡時の電流よりは大きくない過電流発生時に、ツェナクランプが動作しパワー半導体素子104の出力電流を制限してしまうことを防ぐためである。ツェナクランプを出力する時間Tzcpは、ブランキング時間Taよりも長く設定する。これは過電流を検出しブランキング時間経過後に停止するまでの間に、ツェナクランプが終了し、再び短絡電流が増加するのを防ぐためである。具体的には、Vaを使用した過電流保護をIGBTの短絡耐量時間以内に終了させているため、ツェナクランプの出力時間Tzcpは、パワー半導体素子104の短絡耐量時間程度に設定している。これにより、パワー半導体素子104の入力電圧を安定的にクランプし、短絡エネルギーを低減することが可能になる。図8は、ラッチ回路303のリセット信号の出力タイミングを示す第1のタイミングチャートである。ツェナクランプ時間を生成するラッチ回路303のリセット信号トリガは、ドライブ回路200に入力される制御PWMのオフと同期させる。これはツェナクランプ出力時間Tzcpが、ドライブ回路200に入力されるPWMの最小オフ幅よりも大きい場合に、次の制御PWMオン時にツェナクランプが動作し続けている状態を回避するためである。図9は、ラッチ回路303のリセット信号の出力タイミングを示す第2のタイミングチャートである。出力時間Tzcpの終了タイミング、つまりツェナクランプ時間を生成するラッチ回路303のリセット信号トリガは、フォルト信号出力部206から出力されるフォルト信号がオンされるタイミングと同期させる。または、出力時間Tzcpの終了タイミングは、その他のインバータ回路の異常が検出されたことを示す信号と同期させてもよい。インバータ回路の異常状態を検出した場合、ドライブ回路200は、ゲート電圧を通常制御時のゲート電圧をオフする時間よりも長い時間でオフするソフト遮断状態でゲート電圧を下げる図9のタイミングA以降。この場合ツェナクランプの必要性が無いことから、ツェナクランプのラッチ動作を終了する。図10は、本実施形態のインバータ駆動装置を部分的にIC化した場合の第1回路構成図を示す。ツェナダイオード301とMOSFET302は、ツェナクランプ電流が長時間流れるため、発熱する。そこで、ツェナダイオード301とMOSFET302を除いた過電流保護回路204およびツェナクランプ保護回路310をIC化させている。さらに、IC回路の外部にフィルタTb′401及びフィルタTa′402にて、個別に追加調整することが可能である。図11は、本実施形態のインバータ駆動装置を部分的にIC化した場合の第2回路構成図を示す。過電流検出レベル,ツェナクランプ検出レベルは、ミラーエミッタ検出抵抗202とミラーエミッタ検出抵抗203の分割構成をとることで、おのおのに入力される電圧を個別に調整することが可能になる。ただし、過電流検出レベルはツェナクランプレベルよりも低く設定する。"