第1の層において第1の方向に延伸する第1の電源線および第2の電源線と、第2の層において前記第1の方向に延伸するとともに前記第1の電源線の上部に設けられた第3の電源線と、前記第2の層において前記第1の方向に延伸するとともに前記第2の電源線の上部に設けられた第4の電源線とを備え、前記第1の電源線および前記第2の電源線は、前記第1の方向に延伸するセル棚セル列に含まれる複数のセルに電源を供給し、前記第3の電源線は、前記第1の電源線の電位と異なる電位が供給され、前記第4の電源線は、前記第2の電源線の電位と異なる電位が供給されることを特徴とする半導体集積回路装置。前記第1の電源線および前記第4の電源線は、第1の電位が供給され、前記第2の電源線および前記第3の電源線は、第2の電位が供給されることを特徴とする、請求項1に記載の半導体集積回路装置。前記第1の電源線および前記第4の電源線は、電源電位が供給され、前記第2の電源線および前記第3の電源線は、接地電位が供給されることを特徴とする、請求項2に記載の半導体集積回路装置。前記第1の電源線と前記第4の電源線とを接続する第1のコンタクトと、前記第2の電源線と前記第3の電源線とを接続する第2のコンタクトとをさらに備えていることを特徴とする、請求項2または3に記載の半導体集積回路装置。前記第1の電源線は、前記第2の電源線に向かって突出し、前記第1のコンタクトを介して前記第4の電源線に接続された凸部を有することを特徴とする、請求項4に記載の半導体集積回路装置。前記第2の電源線は、前記第1の電源線に向かって突出し、前記第2のコンタクトを介して前記第3の電源線に接続された凸部を有することを特徴とする、請求項4または5に記載の半導体集積回路装置。前記第3の電源線は、前記第4の電源線に向かって突出し、前記第2のコンタクトを介して前記第2の電源線に接続された凸部を有することを特徴とする、請求項4ないし6のいずれか1項に記載の半導体集積回路装置。前記第4の電源線は、前記第3の電源線に向かって突出し、前記第1のコンタクトを介して前記第1の電源線に接続された凸部を有することを特徴とする、請求項4ないし7のいずれか1項に記載の半導体集積回路装置。以下の分析は、本発明者によってなされたものである。図2に示した構成においては、第2メタル層に設けられたGND電源線W111と、第3メタル層に設けられたGND電源線W113とが、同電位の接地電位とされている。また、第2メタル層に設けられたVDD電源線W112と、第3メタル層に設けられたVDD電源線W114とが、同電位の電源電位とされている。この場合には、電源幹線間を相互に接続する場合に問題が生じる。以下では、図4ないし図6を参照して、この問題について説明する。図4は、電源幹線M101と電源幹線M102とを第1メタル層で接続した場合のレイアウトを示す。図4を参照すると、電源幹線M101は、GND電源線W111、W113、および、VDD電源線W112、W114を有し、図2と同様の構成を有する。同様に、電源幹線M102は、VDD電源線W121、W123、および、GND電源線W122、W124を有し、図2と同様の構成を有する。図4の構成において、電源幹線M101に含まれるVDD電源線と、電源幹線M102に含まれるVDD電源線とを、第1メタル層を経由して接続する場合には、図4に示すように、VDD電源線W123とVDD電源線W114とを、第1メタル層に設けられた配線W131を介して接続することになる。図4の×は、VDD電源線W123と配線W131とを接続するコンタクト、および、VDD電源線W114と配線W131とを接続するコンタクトを示している。このとき、図4において、実線で囲まれた2つの領域B1、B2には、回路セルを配置することができなくなる。一方、図5は、電源幹線M101と電源幹線M102とを第1メタル層において接続した場合の他のレイアウトを示す。図5を参照すると、電源幹線M101は、GND電源線W111、W113、および、VDD電源線W112、W114を有し、図2と同様の構成を有する。同様に、電源幹線M102は、VDD電源線W121、W123、および、GND電源線W122、W124を有し、図2と同様の構成を有する。図5の構成において、電源幹線M101に含まれるVDD電源線と、電源幹線M102に含まれるVDD電源線とを、第1メタル層を経由して接続する場合には、図5に示すように、VDD電源線W123とVDD電源線W114とを、第1メタル層に設けられた配線W132を介して接続することになる。図5の×は、VDD電源線W123と配線W132とを接続するコンタクト、および、VDD電源線W114と配線W132とを接続するコンタクトを示す。この場合にも、図4に示した場合と同様に、図5において実線で囲まれた2つの領域C1、C2には、回路セルを配置することができなくなる。さらに、図5のように配線W132を引き回す距離が長くなるにしたがって、配線抵抗が増大するという問題が生じる。図6は、電源幹線M101と電源幹線M102とを第2メタル層において接続した場合のレイアウトを示す。図6を参照すると、電源幹線M101は、GND電源線W111、W113、および、VDD電源線W112、W114を有し、図2と同様の構成を有する。同様に、電源幹線M102は、VDD電源線W121、W123、および、GND電源線W122、W124を有し、図2と同様の構成を有する。図6の構成において、電源幹線M101に含まれるVDD電源線と、電源幹線M102に含まれるVDD電源線とを、第2メタル層を経由して接続する場合には、図6に示すように、VDD電源線W123とVDD電源線W114とを、第2メタル層に設けられた配線W133を介して接続することになる。このとき、実線で囲まれた4つの領域D1~D4において、第2メタル層のGND電源線W111およびGND電源線W122が切断され、抵抗値が増大するという問題がある。そこで、電源幹線内で同電位の電源線を相互に接続することにより配線抵抗を削減するとともに、電源幹線間で同電位の電源線を接続することにより配線抵抗をさらに削減できるようにすることが課題となる。本発明の第1の視点に係る半導体集積回路装置は、第1の層において第1の方向に延伸する第1の電源線および第2の電源線と、第2の層において前記第1の方向に延伸するとともに前記第1の電源線の上部に設けられた第3の電源線と、前記第2の層において前記第1の方向に延伸するとともに前記第2の電源線の上部に設けられた第4の電源線とを備え、前記第1の電源線および前記第2の電源線は、前第1の方向に延伸するセル棚セル列に含まれる複数のセルに電源を供給し、前記第3の電源線は、前記第1の電源線の電位と異なる電位が供給され、前記第4の電源線は、前記第2の電源線の電位と異なる電位が供給される。本発明に係る半導体集積回路装置によると、電源幹線内で同電位の電源線を相互に接続することにより配線抵抗を削減するとともに、電源幹線間で同電位の電源線を接続することにより配線抵抗をさらに削減することができる。はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。図16は、本発明に係る半導体集積回路装置の構成を概略的に示すレイアウト図である。図16を参照すると、半導体集積回路装置は、第1の層において第1の方向に延伸する第1の電源線W11および第2の電源線W12と、第2の層において第1の方向に延伸するとともに第1の電源線W11の上部に設けられた第3の電源線W13と、第2の層において第1の方向に延伸するとともに第2の電源線W12の上部に設けられた第4の電源線W14とを備え、第1の電源線W11および第2の電源線W12は、第1の方向に延伸するセル棚セル列に含まれる複数のセル非図示に電源を供給し、第3の電源線W13は第1の電源線W11の電位と異なる電位が供給され、第4の電源線W14は第2の電源線W12の電位と異なる電位が供給される。また、第1の電源線W11および第4の電源線W14は第1の電位が供給され、第2の電源線W12および第3の電源線W13は第2の電位が供給されるようにしてもよい。さらに、第1の電源線W11および第4の電源線W14は電源電位が供給され、第2の電源線W12および第3の電源線W13は接地電位が供給されるようにしてもよい。また、半導体集積回路装置は、第1の電源線W11と第4の電源線W14とを接続する第1のコンタクトX1と、第2の電源線W12と第3の電源線W13とを接続する第2のコンタクトX2とをさらに備えていることが好ましい。また、図16を参照すると、第1の電源線W11は、第2の電源線W12に向かって突出し、第1のコンタクトX1を介して第4の電源線W14に接続された凸部を有するようにしてもよい。さらに、第2の電源線W12は、第1の電源線W11に向かって突出し、第2のコンタクトX2を介して第3の電源線W13に接続された凸部を有するようにしてもよい。本発明に係る半導体集積回路装置によると、電源幹線内で電源線を相互に接続することにより配線抵抗を削減するとともに、電源幹線間で電源線を接続することにより配線抵抗をさらに削減することができる。実施形態実施形態に係る半導体集積回路装置について、図面を参照して説明する。図7は、本実施形態に係る半導体集積回路装置の構成を示すレイアウト図である。図7aを参照すると、セル棚セル列非図示の上部の第2メタル層において、セル棚に沿って、VDD電源線W11およびGND電源線W12から成る一対の電源線が設けられている。また、第2メタル層の上部の第3メタル層において、GND電源線W13およびVDD電源線W14から成る一対の電源線が設けられている。ここで、GND電源線W13はVDD電源線W11の上部に設けられ、VDD電源線W14はGND電源線W12の上部に設けられている。図7bは、図7aの実線で囲んだ領域を拡大したレイアウト図である。図7cは、図7bの経路A-A’に沿った断面図である。一方、図7dは、図7bの経路B-B’に沿った断面図である。図7aおよび図7bにおいて、×は第1メタル層と第2メタル層との間のコンタクトを示す。一方、黒丸は、第2メタル層と第3メタル層との間のコンタクトを示す。第2メタル層と第3メタル層との間で定期的にコンタクトをとることにより、VDD電源線W11とVDD電源線W14とを接続するとともに、GND電源線W12とGND電源線W13とを接続し、これらの電源線の配線抵抗を削減している。本実施形態では、第2メタル層に設けられた電源線の電位とは異なる電位の電源線を第3メタル層に設けるようにしている。このとき、第2メタル層の電源線と第3メタル層の電源線とを、従来技術のようにコンタクトを経由して上下に接続することができなくなってしまう。そこで、いずれか一方の電源線を引き出して、同電位の他方の電源線に接続することで、従来と同様の低抵抗化を実現する。図7a~eを参照すると、VDD電源線W11は、GND電源線W12に向けて突出した凸部を有する。一方、GND電源線W12は、VDD電源線W11に向けて突出した凸部を有する。図7cを参照すると、GND電源線W12とGND電源線W13は、GND電源線W12に設けれた凸部およびコンタクトを介して接続されている。同様に、図7dを参照すると、VDD電源線W11とVDD電源線W14は、VDD電源線W11に設けられた凸部およびコンタクトを介して接続されている。なお、図7においては、第2メタル層のVDD電源線W11およびGND電源線W12が凹凸形状を有する場合を示したが、代わりに、第3メタル層のGND電源線W13およびVDD電源線W14が凹凸形状を有するようにしてもよい。また、第2メタル層および第3メタル層の双方の電源線に対して、凹凸形状を設けるようにしてもよい。本実施形態では、第3メタル層の電源線と第2メタル層の電源線とを並走して配線する。また、第3メタル層の電源線の直下の第2メタル層の電源線は対極電位逆電位である。さらに、凹凸の形状で第2メタル層の電源線ないし、第3メタル層の電源線を構成して、互いに同電位の第2メタル層の電源線と第3メタル層の電源線とを、定期的に接続する。このような構成により、以下に詳述するような効果がもたらされる。以下では、本実施形態の半導体集積回路装置によってもたらされる効果について、図面を参照して説明する。図8は、図7に示した構成を有する電源幹線M11およびM12を相互に接続する場合のレイアウトを示す図である。図8を参照すると、電源幹線M11は、VDD電源線W11、W14、および、GND電源線W12、W13を有し、図7と同様の構成を有する。同様に、電源幹線M12は、GND電源線W21、W24、および、VDD電源線W22、W23を有し、図7と同様の構成を有する。本実施形態では、電源幹線M11と電源幹線M12との間で、電源電位および接地電位のいずれの電位の電源線も容易に相互に接続することができる。図8を参照すると、電源幹線M11に含まれるVDD電源線W11と、電源幹線M12に含まれるVDD電源線W22とは、第2メタル層に設けれた配線W31を介して容易に接続することができる。同様に、電源幹線M11に含まれるGND電源線W13と、電源幹線M12に含まれるGND電源線W24とは、第3メタル層に設けれた配線W32を介して容易に接続することができる。したがって、本実施形態によると、図4ないし図6を参照して説明した従来の構成の場合のように、回路セルを配置することができない領域が生じたり、電源線が切断されて配線抵抗が増大したりすることがなくなる。図9は、本実施形態の半導体集積回路装置におけるPAD近傍のレイアウトを一例として示す図である。IOのPADの周りには、保護素子、出力トランジスタ等の素子が、限られた領域に同一形状で繰り返して配置される。従来の電源構成によると、図4および図5に示したように、電源幹線間を接続することにより、回路を配置できない箇所が生じ、IOのPAD周りの領域が増大し、チップサイズの増大を招く。本実施形態によると、図9に示すように、PADから電源幹線M11への電源線を、小さい配線抵抗で接続することができる。また、電源幹線M11から電源幹線M12への接続も、小さい配線抵抗で容易に接続することができる。さらに、電源幹線M11下には、ESD保護素子を配置し、電源幹線M12下に出力ドライバ等の内部論理回路を配置することができる。このように、本実施形態によると、電源幹線間を接続することによって回路セルを配置できない領域が生じることを防ぐことができる。図10は、本実施形態の半導体集積回路装置の他のレイアウトASIC回路を例示するものである。本実施形態によると、ASICのような論理回路の繰り返しのレイアウトにおいても、電源幹線下に回路セルを配置したまま、複数の電源幹線M11~M16を容易に接続でき、チップ全体の低抵抗化を図ることができる。図11は、図10の電源幹線M11~M16を相互に接続する方法を例示する図である。図11aを参照すると、隣接する電源幹線間で、電源電位VDDの電源線同士は、第2メタル層の配線を介して接続されている。一方、接地電位GNDの電源線同士は、第3メタル層の配線を介して接続されている。図11bおよび図11cでは、隣接する電源幹線間を接続する配線に対しても、図7に示した電源線の構成と同様の構成が適用されている。図11a~cに示すように、本実施形態によると、電源幹線間を小さい配線抵抗で相互に接続することが可能となる。図12は、半導体集積回路のチップの全体の構成を概略的に示す図である。I/O領域のように限られた領域に繰り返しによって構成されるレイアウトにおいては、I/O当りのレイアウトのサイズの増大がチップサイズの増大を招き、コストの増大をもたらす。この点について、図13および図14を参照して後述する。また、I/O領域は、複数のI/Oが配置されており、出力パターンの条件に応じて流れる電流が変化し、ノイズの問題や電源の浮き沈みといった特性面の影響を大きく左右する領域である。さらに、顧客のチップを搭載したときのボード条件の影響により、しばしば、特性上の問題が生じる。この点について、図15を参照して後述する。現在、主流となっている半導体製品では、16I/O、32I/O等のI/O数となっている。しかしながら、、今後、128I/O、256I/O等のワイドWideI/Oの製品が登場することが予想され、I/O数は増大する傾向にある。したがって、チップサイズの縮小および特性向上を図ることが、ますます重要となる。図13は、本実施形態の半導体集積回路装置によってもたらされる効果について、説明するための図である。図13を参照すると、I/OのPAD周りは、保護素子、出力トランジスタ等の素子が、限られた領域に同一形状で繰り返して配置される。従来の電源構成によると、電源幹線間を接続する際に、図4および図5に示したように、回路を配置できない箇所が生じ、IOのPAD周りの領域が増大し、ひいてはチップサイズの増大を招く。一方、図7ないし図9に示すように、本実施形態の電源構成によると、電源幹線下のすべての領域に対して、保護素子等の回路を配置することができる。したがって、本実施形態によると、I/OのPAD周りの領域が増大することがなく、チップサイズの増大を防ぐことができ、コストの削減にもつながる。図14は、図13のセル配置領域1およびセル配置領域2に配置される等価回路を一例として示す図である。図15は、本実施形態の半導体集積回路装置によってもたらされる効果について、説明するための図である。図15aは、従来の構成を採用した場合におけるVDD電位およびGND電位の立ち上がりおよび立ち下がりを示す。一方、図15bは、本実施形態における、VDD電位およびGND電位の立ち上がりおよび立ち下がりを示す。図15a、bにおいて、実線は、1I/O動作時のVDD電位およびGND電位の立ち上がりおよび立ち下がりを示す。一方、一点鎖線は、全I/O動作時のVDD電位およびGND電位の立ち上がりおよび立ち下がりを示す。図15aを参照すると、従来の構成によると、全I/O動作時におけるVDD電位およびGND電位の立ち上がりおよび立ち下がりは、1I/O動作時と比較して、図13および図14に示す回路群が同時に動くことによる高インピーダンスにより、立ち上がりまでの波形がなまり、電源ドロップおよび立ち上がりないし立ち下がり時間の遅延が生じる。また、電源が高抵抗で接続されることにより、電源ドロップが生じ、データ速度の遅延や誤動作を引き起こし、特性の悪化を招く。そこで、電源幹線幅を太くしたり、電源線の補償容量を設けることで電源ドロップを防ぐことが考えられるが、この場合にはチップサイズの増大を招くという問題がある。一方、本実施形態によると、図15bに示すように、対極逆電位の電源線を並走させることで、全I/O動作時において、電源立ち上がりおよび立ち下がりに遅延が起きないようにすることができる。また、本実施形態のように、対極逆電位の電源線を並走させることで、図8に示すように、電源幹線同士を低抵抗で接続することができ、チップ全体の電源抵抗を下げることができる。このとき、特性向上のみならず、チップサイズの縮小によって、コストを削減することも可能となる。なお、上記の特許文献等の先行技術文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。