外部電源と接続される第1の外部端子と、第2の外部端子と、接地された第3の外部端子と、前記第2の外部端子に接続された第1の電極と、前記第3の外部端子に接続された第2の電極と、制御電極とを有する出力トランジスタと、前記第2の外部端子と前記第3の外部端子との間に接続されたESDElectroStaticDischarge保護回路と、前記第2の外部端子から前記第1の外部端子に向かう方向を順方向として、前記第1の外部端子と前記第2の外部端子との間に接続されたダイオードと、前記第1の外部端子と前記第3の外部端子との間に接続された電源回路と、前記電源回路の出力ラインと前記第3の外部端子との間に接続された内部回路と、前記電源回路の前記出力ラインと前記第3の外部端子との間に直列接続されたコンデンサ及び電流源を含む電流源回路と、前記コンデンサと前記電流源との間に接続された第1の入力端子と、前記内部回路の出力端子と接続された第2の入力端子と、前記出力トランジスタの前記制御電極と接続された出力端子とを有する駆動回路と、を備え、前記第2の外部端子に最大定格電圧より大きい電圧が印加すると、前記駆動回路は前記出力トランジスタをオフにし、前記ESD保護回路が動作することを特徴とする集積回路。前記第2の外部端子に前記最大定格電圧より大きい電圧が印加したとき、前記電流源は動作しないことを特徴とする請求項1記載の集積回路。前記ESD保護回路が動作しない通常動作時、前記駆動回路は前記内部回路の出力に依存して前記出力トランジスタをオンオフすることを特徴とする請求項1または2に記載の集積回路。前記駆動回路は、NOR回路であることを特徴とする請求項1~3のいずれか1つに記載の集積回路。前記コンデンサは、前記電源回路の前記出力ラインと、前記NOR回路の第1の入力端子との間に接続され、前記電流源は、前記NOR回路の前記第1の入力端子と、前記第3の外部端子との間に接続されていることを特徴とする請求項4記載の集積回路。前記駆動回路は、NAND回路を含むことを特徴とする請求項1~3のいずれか1つに記載の集積回路。前記電流源は、前記電源回路の前記出力ラインと、前記NAND回路の第1の入力端子との間に接続され、前記コンデンサは、前記NAND回路の前記第1の入力端子と、前記第3の外部端子との間に接続されていることを特徴とする請求項6記載の集積回路。前記コンデンサの容量は、前記駆動回路における前記第1の入力端子に接続されたトランジスタのゲート容量よりも大きいことを特徴とする請求項1~7のいずれか1つに記載の集積回路。実施形態によれば、ESDに対する安定した保護動作を実現する集積回路を提供する。実施形態によれば、集積回路は、外部電源と接続される第1の外部端子と、第2の外部端子と、接地された第3の外部端子と、出力トランジスタと、ESDElectroStaticDischarge保護回路と、ダイオードと、電源回路と、内部回路と、電流源回路と、駆動回路と、を備えている。前記出力トランジスタは、前記第2の外部端子に接続された第1の電極と、前記第3の外部端子に接続された第2の電極と、制御電極とを有する。前記ESD保護回路は、前記第2の外部端子と前記第3の外部端子との間に接続されている。前記ダイオードは、前記第2の外部端子から前記第1の外部端子に向かう方向を順方向として、前記第1の外部端子と前記第2の外部端子との間に接続されている。前記電源回路は、前記第1の外部端子と前記第3の外部端子との間に接続されている。前記内部回路は、前記電源回路の出力ラインと前記第3の外部端子との間に接続されている。前記電流源回路は、前記電源回路の前記出力ラインと前記第3の外部端子との間に直列接続されたコンデンサ及び電流源を含む。前記駆動回路は、前記コンデンサと前記電流源との間に接続された第1の入力端子と、前記内部回路の出力端子と接続された第2の入力端子と、前記出力トランジスタの前記制御電極と接続された出力端子とを有する。前記第2の外部端子に最大定格電圧より大きい電圧が印加すると、前記駆動回路は前記出力トランジスタをオフにし、前記ESD保護回路が動作する。以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。第1実施形態図1は、第1実施形態の集積回路の回路図である。図1に示す各要素は同一半導体基板もしくは1チップに集積化されている。本実施形態の集積回路は、3つの外部端子を有する。第1の外部端子としての外部電源端子1は、外部電源と接続される。第2の外部端子としての出力端子2は、本集積回路による駆動対象例えばパワーデバイスに接続される。第3の外部端子としてのグランド端子3は、接地される。外部電源端子1は電源ライン11に接続され、グランド端子3はグランドライン12に接続されている。出力端子2とグランド端子3との間には、出力トランジスタM1が接続されている。出力トランジスタM1は、例えばn形のDMOSdoublediffusionMOS構造を有するFETFieldEffectTransistorである。出力トランジスタM1の第1の電極であるドレインは、出力端子2に接続されている。出力トランジスタM1の第2の電極であるソースは、グランド端子3に接続されている。また、出力端子2とグランド端子3との間には、ESDElectroStaticDischarge保護回路45が接続されている。出力端子2とグランド端子3との間に、出力トランジスタM1とESD保護回路45が並列接続されている。ESD保護回路45は、バイポーラトランジスタQ1、ツェナーダイオードD1~D5、抵抗R1を含む。バイポーラトランジスタQ1は、例えばnpn形バイポーラトランジスタである。バイポーラトランジスタQ1のコレクタは、出力端子2に接続されている。バイポーラトランジスタQ1のエミッタは、グランド端子3に接続されている。バイポーラトランジスタQ1の制御電極であるベースは、ツェナーダイオードD1と抵抗R1との間に接続されている。複数のツェナーダイオードD1~D5は、出力端子2と、バイポーラトランジスタQ1のベースとの間に直列接続されている。複数のツェナーダイオードD1~D5は、バイポーラトランジスタQ1のベースから出力端子2に向かう方向を順方向としている。出力端子2とグランド端子3との間の電位差が、通常動作時の最大定格電圧より大きくなると、ツェナーダイオードD1~D5はブレークダウンし、バイポーラトランジスタQ1のベースに電流を供給する。なお、ツェナーダイオードの数は、5つに限ることなく、任意である。バイポーラトランジスタQ1のベースと、グランド端子3との間には、抵抗R1が接続されている。外部電源端子1と出力端子2との間には、ダイオードD6が接続されている。ダイオードD6は、出力端子2から外部電源端子1に向かう方向を順方向としている。出力端子2とグランド端子3との間に、最大定格電圧より大きな電圧が印加されたとき、ダイオードD6を通じて電源ラインに電流が流れる。電源ライン11とグランドライン12との間に、電源回路31が接続されている。電源回路31は、外部電源の電圧を調整し、出力ライン13に所定の電圧定電圧を出力する。電源回路31の出力ライン13と、グランドライン12との間に、内部回路32が接続されている。また、電源回路31の出力ライン13と、グランドライン12との間に、コンデンサC1及び電流源21を含む電流源回路が接続されている。電流源21は、例えばカレントミラー回路により構成される。電流源回路及び内部回路31は、NOR回路41の入力端子に接続されている。NOR回路41は、出力トランジスタM1の制御電極であるゲートを駆動する駆動回路として機能する。NOR回路41は、第1の入力端子61、第2の入力端子62、出力端子63、トランジスタM2~M5を含む。第1の入力端子61は、コンデンサC1と電流源21との間に接続されている。コンデンサC1は、電源回路31の出力ライン13と、NOR回路41の第1の入力端子61との間に接続されている。電流源21は、第1の入力端子61とグランドライン12との間に接続されている。NOR回路41の第2の入力端子62は、内部回路32の出力端子に接続されている。NOR回路41の出力端子63は、出力トランジスタM1のゲートに接続されている。トランジスタM3及びトランジスタM5は、例えばp形MOSFETMetalOxideSemiconductorFieldEffectTransistorである。トランジスタM3及びトランジスタM5は、電源回路31の出力ライン13と、NOR回路41の出力端子63との間に直列接続されている。トランジスタM2及びトランジスタM4は、例えばn形MOSFETである。トランジスタM2及びトランジスタM4は、NOR回路41の出力端子63とグランドライン12との間に並列接続されている。トランジスタM3のゲート及びトランジスタM2のゲートは、第1の入力端子61に接続されている。トランジスタM5のゲート及びトランジスタM4のゲートは、第2の入力端子62に接続されている。コンデンサC1の容量は、NOR回路41のトランジスタM2のゲート容量寄生容量C2よりも大きい。次に、本実施形態の集積回路の動作について説明する。出力端子2に通常動作時の最大定格電圧よりも大きな正電圧ESD電圧が印加すると、一部のESD電荷がダイオードD6を通じて電源ライン11に流れる。したがって、ESD印加と同時に、電源回路31が起動し、電源回路31の出力ライン13の電位が上昇する。ESDの印加は、例えば1~10ナノ秒程である。カレントミラーで構成される電流源21の応答性は遅く、ESD印加時、電流源21は動作できない。すなわち、電流源21に電流が流れない。電源回路31の出力ライン13の電位上昇により、コンデンサC1と、トランジスタM2のゲート容量C2間で電荷の移動が起こる。ここで、ゲート容量C2は十分大きい。そのため、NOR回路41の第1の入力端子61の電位は、出力ライン13の電位に近い電位に上昇する。すなわち、NOR回路41の第1の入力端子61の電位がハイレベルであるので、第2の入力端子62の電位に関係なく、NOR回路41の出力端子63の電位はローレベルグランドライン12に等しい電位となる。したがって、出力トランジスタM1のゲート電位はローレベルになり、出力トランジスタM1はオフする。すなわち、ESD印加時、NOR回路41は、第2の入力端子62に接続された内部回路32の出力に関係なく、出力トランジスタM1のゲートにローレベルを出力し、出力トランジスタM1を確実にオフにする。出力トランジスタM1がオフになると、出力端子2の電位が上昇する。これにより、ESD保護回路45のツェナーダイオードD1~D5がブレークダウンし、出力端子2からバイポーラトランジスタQ1のベースに電流が供給され、バイポーラトランジスタQ1がオンする。バイポーラトランジスタQ1がオンすることで、出力端子2に印加されたESD電荷をバイポーラトランジスタQ1が消費する。オフ状態の出力トランジスタM1ではESD電荷が消費されず、出力トランジスタM1の破壊を防ぐことができる。すなわち、ESD印加時、保護対象の出力トランジスタM1を動作させずに、ESD保護回路45の安定した動作を実現できる。出力端子2とグランド端子3間の電圧が最大定格電圧より低い通常動作時、ツェナーダイオードD1~D5はブレークダウンしない。さらに、バイポーラトランジスタQ1のベースとエミッタ間に抵抗R1が接続されている。したがって、通常動作時、バイポーラトランジスタQ1はオンせず、ESD保護回路45は動作しない。通常動作時、電源回路31は、外部電源端子1に接続された外部電源の電圧を適切に調整して、出力ライン13に所定の定電圧を出力する。この定常状態で、電流源21は動作している。したがって、NOR回路41の第1の入力端子61の電位は、グランドライン12の電位とほぼ等しく、ローレベルである。NOR回路41の第1の入力端子61の電位がローレベルであるため、NOR回路41の出力は第2の入力端子62の電位のみに依存する。第2の入力端子62がローレベルのとき、出力端子63はハイレベルになり、第2の入力端子62がハイレベルのとき、出力端子63はローレベルになる。第2の入力端子62は、内部回路32の出力端子に接続されているため、NOR回路41の出力は内部回路32の出力のみに依存する。すなわち、通常動作時、内部回路32の出力信号に基づいて、出力トランジスタM1がオンオフされ、出力端子2に所望の電圧が出力される。第2実施形態図2は、第2実施形態の集積回路の回路図である。なお、図1に示す第1実施形態の回路と同じ要素には同じ符号を付している。図2に示す各要素は同一半導体基板もしくは1チップに集積化されている。本実施形態では、内部回路32の出力端子と、出力トランジスタM1のゲートとの間に、インバータ42、NAND回路43およびインバータ44が接続されている。これらインバータ42、NAND回路43およびインバータ44は、出力トランジスタM1のゲートを駆動する駆動回路として機能する。インバータ42の入力端子は、内部回路32の出力端子と接続されている。インバータ42の出力端子は、NAND回路43の第2の入力端子72と接続されている。インバータ42は、電源回路31の出力ライン13とグランドライン12との間に直列接続されたトランジスタM7及びトランジスタM6を有する。トランジスタM7はp形MOSFETであり、トランジスタM6はn形MOSFETである。トランジスタM7のゲート及びトランジスタM6のゲートは、インバータ42の入力端子に接続されている。電源回路31の出力ライン13と、グランドライン12との間に、電流源21及びコンデンサC1を含む電流源回路が接続されている。電流源21は、例えばカレントミラー回路により構成される。NAND回路43は、トランジスタM8~M11を含む。NAND回路43の第1の入力端子71は、電流源21とコンデンサC1の間に接続されている。電流源21は、電源回路31の出力ライン13と、NAND回路43の第1の入力端子71との間に接続されている。コンデンサC1は、第1の入力端子71とグランドライン12との間に接続されている。トランジスタM8及びトランジスタM9は、例えばp形MOSFETである。トランジスタM8及びトランジスタM9は、電源回路31の出力ライン13と、NAND回路43の出力端子73との間に並列接続されている。トランジスタM10及びトランジスタM11は、例えばn形MOSFETである。トランジスタM10及びトランジスタM11は、NAND回路43の出力端子73とグランドライン12との間に直列接続されている。トランジスタM8のゲート及びトランジスタM11のゲートは、第1の入力端子71に接続されている。トランジスタM9のゲート及びトランジスタM10のゲートは、第2の入力端子72に接続されている。NAND回路43の出力端子73は、インバータ44の入力端子に接続されている。インバータ44の出力端子は、出力トランジスタM1のゲートに接続されている。インバータ44は、電源回路31の出力ライン13とグランドライン12との間に直列接続されたトランジスタM12及びトランジスタM13を有する。トランジスタM12はp形MOSFETであり、トランジスタM13はn形MOSFETである。トランジスタM12のゲート及びトランジスタM13のゲートは、NAND回路43の出力端子73に接続されている。コンデンサC1の容量は、NAND回路43のトランジスタM8のゲート容量寄生容量C3よりも大きい。次に、本実施形態の集積回路の動作について説明する。出力端子2に通常動作時の最大定格電圧よりも大きな正電圧ESD電圧が印加すると、一部のESD電荷がダイオードD6を通じて電源ライン11に流れる。したがって、ESD印加と同時に、電源回路31が起動し、電源回路31の出力ライン13の電位が上昇する。ESDの印加は、例えば1~10ナノ秒程である。カレントミラーで構成される電流源21の応答性は遅く、ESD印加時、電流源21は動作できない。すなわち、電流源21に電流が流れない。電源回路31の出力ライン13の電位上昇により、トランジスタM8のゲート容量C3とコンデンサC1間で電荷の移動が起こる。ここで、ゲート容量C3は十分大きい。そのため、NAND回路43の第1の入力端子71の電位は、グランドライン12の電位とほぼ等しく、ローレベルとなる。すなわち、NAND回路43の第1の入力端子71の電位がローレベルであるので、第2の入力端子72の電位に関係なく、NAND回路43の出力端子73の電位はハイレベル電源回路31の出力ライン13の電位にほぼ等しい電位となる。NAND回路43の出力がハイレベルであるので、その入力を受けるインバータ44は、出力トランジスタM1のゲートにローレベルを出力する。これにより、出力トランジスタM1はオフする。すなわち、ESD印加時、内部回路32の出力第2の入力端子72の電位に関係なく、出力トランジスタM1のゲートはローレベルになり、出力トランジスタM1は確実にオフされる。出力トランジスタM1がオフになると、出力端子2の電位が上昇する。これにより、ESD保護回路45のツェナーダイオードD1~D5がブレークダウンし、出力端子2からバイポーラトランジスタQ1のベースに電流が供給され、バイポーラトランジスタQ1がオンする。バイポーラトランジスタQ1がオンすることで、出力端子2に印加されたESD電荷をバイポーラトランジスタQ1が消費する。オフ状態の出力トランジスタM1ではESD電荷が消費されず、出力トランジスタM1の破壊を防ぐことができる。すなわち、ESD印加時、保護対象の出力トランジスタM1を動作させずに、ESD保護回路45の安定した動作を実現できる。出力端子2とグランド端子3間の電圧が最大定格電圧より低い通常動作時、ツェナーダイオードD1~D5はブレークダウンしない。さらに、バイポーラトランジスタQ1のベースとエミッタ間に抵抗R1が接続されている。したがって、通常動作時、バイポーラトランジスタQ1はオンせず、ESD保護回路45は動作しない。通常動作時、電源回路31は、外部電源端子1に接続された外部電源の電圧を適切に調整して、出力ライン13に所定の定電圧を出力する。この定常状態で、電流源21は動作している。したがって、NAND回路43の第1の入力端子71の電位は、電源回路31の出力ライン13の電位に近い電位に上昇し、ハイレベルとなる。NAND回路43の第1の入力端子71の電位がハイレベルであるため、NAND回路43の出力は第2の入力端子72の電位のみに依存する。第2の入力端子72がローレベルのとき、出力端子73はハイレベルになり、第2の入力端子72がハイレベルのとき、出力端子73はローレベルになる。第2の入力端子72は、インバータ42を介して内部回路32の出力端子に接続されているため、NAND回路43の出力は内部回路32の出力のみに依存する。すなわち、通常動作時、内部回路32の出力信号に基づいて、出力トランジスタM1がオンオフされ、出力端子2に所望の電圧が出力される。以上説明した各実施形態において、ダイオードD6として、トランジスタの寄生ダイオードを利用してもよい。また、バイポーラトランジスタQ1に代えて、MOSFETを用いてもよい。前述した各実施形態の集積回路は、IGBTInsulatedGateBipolarTransistor、パワーMOSFETなどの高耐圧、大出力素子を駆動する回路として使用することができる。図3は、実施形態の集積回路をフォトカプラ70と組み合わせた回路の回路図である。なお、図3に示す集積回路においては、前述した要素の一部のみを示す。また、図3における回路30は、内部回路32、出力トランジスタM1のゲートを駆動する駆動回路などを含む。フォトカプラ70は、発光素子50と受光素子60とを有する。発光素子50のアノードは一方の入力端子41に接続され、カソードは他方の入力端子42に接続されている。入力端子41、42に入力された電気信号は発光素子50によって光に変換され、その光で受光素子60が導通され、回路30に信号が伝達される。入力端子41、42と、出力端子2とは電気的に絶縁されるため、それぞれ独立した電源で駆動される二系統の回路間で絶縁を保ったままでの信号伝達に用いることができる。ここで、図4は比較例の集積回路の回路図を示す。前述した実施形態の集積回路と同じ要素については同じ符号を付している。この比較例の回路では、内部回路32の出力端子と、出力トランジスタM1のゲートとの間に、インバータが接続されている。インバータの入力端子は内部回路32の出力端子に接続され、インバータの出力端子は出力トランジスタM1のゲートに接続されている。インバータは、電源回路31の出力ライン13と、グランドライン12との間に直列接続されたトランジスタM14及びトランジスタM15を含む。トランジスタM14のゲート及びトランジスタM15のゲートは、内部回路32の出力端子と接続されている。出力トランジスタM1にDMOSを使用した高耐圧集積回路では低い出力抵抗が要求される。そのため、半導体基板上において、出力端子2となるパッドと、出力トランジスタM1との間の距離は最短になるようにレイアウトされ、且つ太い金属配線で出力端子2と出力トランジスタM1とは接続される。ESD保護回路45も出力端子2に近い方がよいが、低い出力抵抗を優先すると、ESD保護回路45は出力端子2から離れた位置にレイアウトせざるを得ない。ESDの印加は高速で、1~10ナノ秒ほどである。そのため、ESDが印加する出力端子2から離れた位置にESD保護回路45があるとESD保護回路45の応答動作が遅くなり、ESD保護回路45でESD電荷が吸収できなくなる場合がある。出力端子2にESDが印加されたとき、ESD電荷の一部はダイオードD6を介して電源回路31にいたる。電源回路31が高速に対応することができるならば、出力ライン13の電位がすばやく上昇する。しかし、電流源に使用されるカレントミラー回路の応答性が遅いことから、内部回路32は高速に立ち上がらないのが一般的である。ゆえに、内部回路32の出力はフローティング状態で、結果として出力トランジスタM1のゲート電位が確定しない。なお、出力トランジスタM1のゲートに接続されている各種寄生容量により、ESD印加時、出力トランジスタM1のゲート電位が上昇することがある。例えば、出力トランジスタM1の前段のトランジスタM14の寄生容量C4などにより、出力トランジスタM1のゲート電位が上昇し、出力トランジスタM1がオンする場合がある。しかし、寄生容量は、通常、保証、管理できず、ESD印加時に確実に出力トランジスタM1のゲート電位を上昇させる信頼性に乏しい。出力トランジスタM1のゲート電位が上昇すれば、出力トランジスタM1がオンし、ESD電荷は出力トランジスタM1により吸収される。ESD印加時、出力トランジスタM1のゲート電位が上昇せず、出力トランジスタM1がオフ状態であると、破壊する可能性がある。また、出力トランジスタM1のゲート電位がたとえ上昇したとしても不十分で、出力トランジスタM1の十分なオン状態が得られないと、ESD電荷を出力トランジスタM1は吸収しきれずに、破壊してしまう可能性がある。これに対して、以上説明した少なくともひとつの実施形態の集積回路によれば、ESD印加時、内部回路32の出力に関係なく、出力トランジスタM1を確実にオフさせることができる。なおかつ、通常動作時は、内部回路32の出力信号にのみ依存して、出力トランジスタM1のオンオフを制御することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。