基準クロックを互いに異なる複数の分周比にて分周することで複数の分周クロックを生成する分周回路と、入力された選択信号に従い、前記複数の分周クロックの何れかを出力クロックとして選択的に出力する分周クロック選択出力回路と、を備え、前記分周クロック選択出力回路は、前記出力クロックを前記複数の分周クロック間で切り替えるための切り替え回路を有し、前記切り替え回路における切り替えを前記選択信号及び前記複数の分周クロックに応じて制御することを特徴とするクロック分周装置。前記切り替え回路は、自身に入力された切り替え信号に基づき前記複数の分周クロックの何れかを切り替え出力し、前記分周クロック選択出力回路は、前記切り替え回路の出力信号を前記基準クロックに同期させることにより前記出力クロックを生成する出力用同期化回路と、前記選択信号及び前記複数の分周クロックに応じた信号を前記切り替え信号として生成する切り替え信号生成回路と、を更に有することを特徴とする請求項1に記載のクロック分周装置。前記切り替え信号生成回路は、前記複数の分周クロックの信号レベルが全て所定レベルになっている期間において前記選択信号を前記基準クロックに同期させることにより前記切り替え信号を生成することを特徴とする請求項2に記載のクロック分周装置。前記期間を表すパルス信号を生成するパルス信号生成回路が前記分周クロック選択出力回路又は前記分周回路に設けられ、前記切り替え信号生成回路は、前記パルス信号及び前記選択信号を受け前記期間中に前記選択信号を出力する回路と、その回路の出力信号を前記基準クロックに同期させることにより前記切り替え信号を生成する切り替え信号用同期化回路と、を有することを特徴とする請求項3に記載のクロック分周装置。前記分周回路に設けられた前記分周を実現するためのカウンタを用いて、前記パルス信号生成回路を形成したことを特徴とする請求項4に記載のクロック分周装置。図9に示す如く、クロック切り替え時にクロック出力が停止する期間が存在する場合、出力クロックCLKOUTを用いて動作するシステム例えば、CPUCentralProcessingUnit、バスコントローラ又は割り込みコントローラを含むシステムにおいて、クロック切り替え時にシステム動作を一時的に停止する必要があり、その停止を見込んだ制御方法を採用する必要が生じる。システム動作の一時停止は当然に存在しない方が良く、また、クロック出力停止の発生を前提とした制御方法よりも、その前提を必要としない制御方法の方が簡素である。故に、グリッチの発生及びクロックの出力停止を伴うことなく出力クロックの切り替え複数の分周クロック間における出力クロックの切り替えを行うことができれば有益である。尚、上記特許文献1~4に記載の分周回路に関する技術では、このような有益性を享受することができない。そこで本発明は、グリッチの発生及びクロックの出力停止を伴うことなく出力クロックの切り替えを行うことのできるクロック分周装置を提供することを目的とする。本発明に係る基準クロックを互いに異なる複数の分周比にて分周することで複数の分周クロックを生成する分周回路と、入力された選択信号に従い、前記複数の分周クロックの何れかを出力クロックとして選択的に出力する分周クロック選択出力回路と、を備え、前記分周クロック選択出力回路は、前記出力クロックを前記複数の分周クロック間で切り替えるための切り替え回路を有し、前記切り替え回路における切り替えを前記選択信号及び前記複数の分周クロックに応じて制御することを特徴とする。選択信号だけでなく各分周クロックをも考慮して切り替えの制御を行うことで、クロックの出力停止を行わなくても、グリッチ発生を抑制しつつ出力クロックを切り替えることが可能となる。具体的には例えば、前記切り替え回路は、自身に入力された切り替え信号に基づき前記複数の分周クロックの何れかを切り替え出力し、前記分周クロック選択出力回路は、前記切り替え回路の出力信号を前記基準クロックに同期させることにより前記出力クロックを生成する出力用同期化回路と、前記選択信号及び前記複数の分周クロックに応じた信号を前記切り替え信号として生成する切り替え信号生成回路と、を更に有していてもよい。切り替え信号生成回路にて生成した切り替え信号を切り替え回路に入力することで、切り替え回路における切り替えを選択信号及び複数の分周クロックに応じて制御することができる。より具体的には例えば、前記切り替え信号生成回路は、前記複数の分周クロックの信号レベルが全て所定レベルになっている期間において前記選択信号を前記基準クロックに同期させることにより前記切り替え信号を生成してもよい。更に具体的には例えば、前記期間を表すパルス信号を生成するパルス信号生成回路が前記分周クロック選択出力回路又は前記分周回路に設けられていてもよい。そして例えば前記切り替え信号生成回路は、前記パルス信号及び前記選択信号を受け前記期間中に前記選択信号を出力する回路と、その回路の出力信号を前記基準クロックに同期させることにより前記切り替え信号を生成する切り替え信号用同期化回路と、を有していてもよい。この際、例えば、前記分周回路に設けられた前記分周を実現するためのカウンタを用いて、前記パルス信号生成回路を形成してもよい。本発明によれば、グリッチの発生及びクロックの出力停止を伴うことなく出力クロックの切り替えを行うことのできるクロック分周装置を提供することが可能である。以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、状態量又は部材等を参照する記号又は符号を記すことによって該記号又は符号に対応する情報、信号、物理量、状態量又は部材等の名称を省略又は略記することがある。図1は、本発明の実施形態に係るクロック分周装置の概略構成ブロック図である。クロック分周装置は、分周回路10と、切り替え回路21を有する分周クロック選択出力回路20と、を備える。分周回路10及び分周クロック選択出力回路20には、所定の周波数を有する基準クロックが入力される。分周回路10は、基準クロックを互いに異なる複数の分周比にて分周することで、互いに異なる周波数を有する複数の分周クロックを生成する。分周クロック選択出力回路20には、複数の分周クロックの内の何れかを選択指定する選択信号が入力される。分周クロック選択出力回路20は、入力された選択信号に従い、切り替え回路21を用いて、複数の分周クロックの何れかを出力クロックとして選択的に出力する。出力クロックは何れかの分周クロックであるため、選択信号は、基準クロック及び出力クロック間の分周比を選択指定する信号であるとも言える。基準クロックを、例えば、クロック分周装置に接続された図示されないPLLPhaselockedloop回路又は発振回路にて生成することができる。選択信号を、クロック分周装置に接続された図示されないマイクロコンピュータ又は任意の回路にて生成することができる。基準クロック、選択信号及び出力クロックを、夫々、記号BaseCLK、SelectSig及びCLKOUTにて参照する。切り替え回路21は、出力クロックを複数の分周クロック間で切り替えるための回路である。特徴的な動作として、分周クロック選択出力回路20は、切り替え回路21における切り替えを、選択信号に応じてだけでなく、複数の分周クロックにも応じて制御する。以下、クロック分周装置の具体的な構成例として複数の構成例を説明する。矛盾なき限り、或る構成例特に例えば第1構成例の説明で述べた事項を他の構成例特に例えば第2、第3又は第4構成例にも適用することができる。<<第1構成例>>クロック分周装置の第1構成例を説明する。図2は、第1構成例に係るクロック分周装置の回路図である。第1構成例に係るクロック分周装置は、図1の回路10及び20としての分周回路10A及び分周クロック選択出力回路20Aを備える。分周回路10Aは、カウンタ11と、フリップフロップ12及び13と、を備える。選択出力回路20Aは、出力クロックCLK_OUTの生成及び出力するための回路と、マルチプレクサMUXOに対する切り替え信号を生成するための回路とを備えており、前者の回路はマルチプレクサMUXO及びフリップフロップFFOを有し、後者の回路は、回路OR、マルチプレクサMUXSYN及びフリップフロップFFSYNを有する。フリップフロップ12、13及びFFOは、ポジティブエッジトリガ型のDフリップフロップである。ポジティブエッジトリガ型のDフリップフロップは、クロック入力端子、入力端子D及び出力端子Qを備え、クロック入力端子へ入力されるクロックの立ち上がりエッジにおいて入力端子Dに入力されているデジタル信号を保持し、保持したデジタル信号を出力端子Qから出力する。フリップフロップFFSYNは、ネガティブエッジトリガ型のDフリップフロップである。ネガティブエッジトリガ型のDフリップフロップは、クロック入力端子、入力端子D及び出力端子Qを備え、クロック入力端子へ入力されるクロックの立ち下がりエッジにおいて入力端子Dに入力されているデジタル信号を保持し、保持したデジタル信号を出力端子Qから出力する。クロックを含む任意の信号の立ち上がりエッジとは、当該信号の信号レベルのローレベルからハイレベルへの切り替わり又は該切り替わりのタイミングを指す。クロックを含む任意の信号の立ち下がりエッジとは、当該信の信号レベルのハイレベルからローレベルへの切り替わり又は該切り替わりのタイミングを指す。また、立ち上がりエッジ及び/又は立ち下がりエッジを、単にエッジとも言う。クロックを含む任意の信号について、ローレベル及びハイレベルとは所定の信号レベル電圧レベルを指し、ハイレベルにおける信号レベル即ち電位はローレベルのそれよりも高い。マルチプレクサMUXO及びMUXSYNは、2入力のマルチプレクサである。2入力のマルチプレクサは、データ入力端子D0及びD1と選択入力端子Sと出力端子OUTを備え、選択入力端子Sへの入力信号に応じて、データ入力端子D0及びD1への入力信号の一方を選択的に出力端子OUTから出力する。具体的には、2入力のマルチプレクサは、選択入力端子Sへの入力信号がローレベルであるときにはデータ入力端子D0への入力信号を出力端子OUTから出力する一方、選択入力端子Sへの入力信号がハイレベルであるときにはデータ入力端子D1への入力信号を出力端子OUTから出力する。回路ORは、2入力のオア回路論理和回路である。2入力のオア回路は、入力端子A及びBと出力端子Yを有し、入力端子A及びBへの入力信号の信号レベルが共にローレベルであるときにのみローレベルの信号を出力端子Yから出力し、入力端子A及びBへの入力信号の少なくとも一方の信号レベルがハイレベルであるときにはハイレベルの信号を出力端子Yから出力する。基準クロックBaseCLKは、カウンタ11に入力されていると共に、フリップフロップ12、13、FFO及びFFSYNの各クロック入力端子に入力されている。カウンタ11は、基準クロックのクロック数のカウントを行い、これによって、基準クロックを分周比2にて分周したクロックである第1分周クロック1/2分周クロックと、基準クロックを分周比4にて分周したクロックである第2分周クロック1/4分周クロックを生成する。尚、カウンタ11にデコーダの機能を持たせることもできる。フリップフロップ12及び13の入力端子Dに、夫々、第1及び第2分周クロックが入力される。フリップフロップ12の出力端子Qからの出力信号は、回路ORの入力端子A及びマルチプレクサMUXOの入力端子D0に入力される。フリップフロップ13の出力端子Qからの出力信号は、回路ORの入力端子B及びマルチプレクサMUXOの入力端子D1に入力される。マルチプレクサMUXSYNにおいて、選択入力端子Sには回路ORの出力端子Yからの出力信号が入力され、入力端子DOには選択信号SelectSigが入力され、入力端子D1にはフリップフロップFFSYNの出力端子Qからの出力信号が入力される。マルチプレクサMUXSYNの出力端子OUTからの出力信号はフリップフロップFFSYNの入力端子Dに入力される。フリップフロップFFSYNの出力端子Qからの出力信号は、マルチプレクサMUXOに対する切り替え信号として、マルチプレクサMUXOの選択入力端子Sに入力される。マルチプレクサMUXOの出力端子OUTからの出力信号はフリップフロップFFOの入力端子Dに入力される。フリップフロップFFOは、自身の出力端子Qから出力クロックCLKOUTを出力する。図3は、クロック分周装置内の各部の信号状態を表すタイミングチャートである。以下では記述の簡略化上、回路ORの入力端子Aへの入力信号、回路ORの入力端子Bへの入力信号、及び、回路ORの出力端子Yからの出力信号を、夫々、入力信号A、入力信号B及び出力信号Yと呼ぶことがある。同様に、マルチプレクサMUXO又はMUXSYNにおける、入力端子D0への入力信号、入力端子D1への入力信号、選択入力端子Sへの入力信号、及び、出力端子OUTからの出力信号を、夫々、入力信号D0、入力信号D1、選択入力信号S及び出力信号OUTと呼ぶことがある。同様に、フリップフロップFFO又はFFSYNにおける、入力端子Dへの入力信号及び出力端子Qからの出力信号を、夫々、入力信号D及び出力信号Qと呼ぶことがある。図3において、波形301~311は、夫々、選択信号SelectSig、基準クロックBaseCLK、回路ORの入力信号A、回路ORの入力信号B、回路ORの出力信号Y、フリップフロップFFSYNの出力信号Q、マルチプレクサMUXOの入力信号D0、マルチプレクサMUXOの入力信号D1、マルチプレクサMUXOの選択入力信号S切り替え信号、マルチプレクサMUXOの出力信号OUT、及び、フリップフロップFFOの出力信号Q即ちCLKOUTの信号波形である。時刻t1以前においてローレベルに保たれていた選択信号SelectSigの信号レベルが時刻t1においてハイレベルに切り替えられる。選択信号SelectSigは、時刻t1及びt2間においてハイレベルに保持された後、時刻t2においてローレベルに切り替えられ、以後ローレベルに保たれている。回路ORの機能から明らかなように、出力信号Yの立ち下がりエッジは、入力信号A及びBが共にローレベルになる期間の始点である、入力信号A及びBの一方の立ち下がりエッジに相当し、出力信号Yの立ち上がりエッジは、入力信号A及びBが共にローレベルになった後で、少なくとも一方の入力信号A、Bがハイレベルになる時の該入力信号A、Bの立ち上がりエッジに相当する。図3において、記号BC1~BC16は、図3に示される期間中における、基準クロックBaseCLKの第1~第16番目の立ち上がりエッジを表している。回路ORの入力信号AのエッジA1~A16は、それぞれ基準クロックのエッジBC1~BC16に対応即ち同期している。回路ORの入力信号BのエッジB1、B3、B5、B7、B9、B11、B13及びB15は、それぞれ基準クロックのエッジBC1、BC3、BC5、BC7、BC9、BC11、BC13及びBC15に対応即ち同期している。回路ORの出力信号YのエッジY1、Y4及びY5は、それぞれ入力端子AのエッジA1、A4及びA5と対応している。これは、出力信号YのエッジY1、Y4及びY5が、それぞれ基準クロックの立ち上がりエッジBC1、BC4及びBC5に同期していることを表している。出力信号YのエッジY8、Y9、Y12、Y13及びY16についても同様である。つまり例えば、出力信号Yの立ち下がりエッジY4は、入力信号Aの立ち下がりエッジA4に対応しているため、基準クロックのエッジBC4に同期せしめられたエッジであり、出力信号Yの立ち下がりエッジY12は、入力信号Aの立ち下がりエッジA12に対応しているため、基準クロックのエッジBC12に同期せしめられたエッジである。分周回路10Aから出力される複数の分周クロックの信号レベルが全てローレベルになっている期間第1構成例においては、回路ORの入力信号A及びBが共にローレベルになっている期間、即ち、回路ORの出力信号Yがローレベルになっている期間を、便宜上、対象ロー期間と呼ぶ。マルチプレクサMUXSYNは、対象ロー期間においてのみ選択信号SelectSigがフリップフロップFFSYNの入力端子Dに入力されるように、自身の出力信号OUTを制御する。フリップフロップFFSYNは、自身への入力信号Dを基準クロックの立ち下がりエッジ図3のエッジBC4n及びBC12nを含むで同期化し、出力端子Qから出力する。即ち、フリップフロップFFSYNは、対象ロー期間において選択信号を基準クロックに同期させ、この同期が成された選択信号を、マルチプレクサMUXOに対する切り替え信号として且つ出力信号Qとして生成及び出力する。フリップフロップFFSYNの出力信号QにおけるエッジSYNQ4及びSYNQ12は、夫々、基準クロックの立ち下がりエッジBC4n及びBC12nに対応即ち同期するエッジである。図3に示されるマルチプレクサMUXOの入力信号D0波形307において、エッジD01及びD02は、それぞれ基準クロックのエッジBC1及びBC2に対応しており、図3に示されるマルチプレクサMUXOの入力信号D1波形308において、エッジD11及びD13は、それぞれ基準クロックのエッジBC1及びBC3に対応している波形307及び308における他のエッジも同様。フリップフロップFFSYNの出力端子QはマルチプレクサMUXOの選択入力端子Sに接続されているため、フリップフロップFFSYNの出力信号QにおけるSYNQ4及びSYNQ12は、マルチプレクサMUXOの選択入力信号SのエッジS4及びS12として現われる。エッジS4において、マルチプレクサMUXOの出力信号OUTは、マルチプレクサMUXOの入力信号D0即ち、第1分周クロックとしての1/2分周クロックからマルチプレクサMUXOの入力信号D1即ち、第2分周クロックとしての1/4分周クロックに切り替わり、その後、エッジS12において、マルチプレクサMUXOの出力信号OUTは、マルチプレクサMUXOの入力信号D1からマルチプレクサMUXOの入力信号D0に切り替わる。マルチプレクサMUXOの選択入力信号SにおけるエッジS4及びS12は、夫々、基準クロックの立ち下がりエッジBC4n及びBC12nに対応即ち同期するエッジである。一方、マルチプレクサMUXOの出力信号OUTは、フリップフロップFFOにおいて、基準クロックの立ち上がりエッジで基準クロックに同期せしめされる。従って、エッジS4は基準クロックのエッジBC4n及びBC5間の期間中にマルチプレクサMUXOの選択入力端子Sに入力されることが要求され、エッジS12は基準クロックのエッジBC12n及びBC13間の期間中にマルチプレクサMUXOの選択入力端子Sに入力されることが要求されるこのような要求を含むタイミング制約を、クロック分周装置の配線設計に課すと良い。マルチプレクサMUXOにおいて、出力信号OUTのエッジO1、O2及びO3は、エッジS4前における入力信号D0のエッジに対応しており、出力信号OUTのエッジO5、O7、O9及びO11は、エッジS4及びS12間における入力信号D1のエッジに対応しており、出力信号OUTのエッジO12、O13、O14、O15及びO16は、エッジS12後における入力信号D0のエッジに対応している。但し、マルチプレクサMUXOの選択入力信号Sの変化時にマルチプレクサMUXOの出力信号OUTに生じるエッジO4S及びO12Sは、入力信号D0のエッジにも入力信号D1のエッジにも対応していないため、出力クロックCLKOUTから除外されるべきである。この除外を実現するべく、マルチプレクサMUXOの後段にフリップフロップFFOを設けている。フリップフロップFFOは、マルチプレクサMUXOの出力信号OUTを基準クロックに同期させることで、上記除外が実現された出力クロックCLKOUTを生成する。この点について説明を補足する。マルチプレクサMUXOの選択入力信号Sのエッジを同期化させた基準クロックのエッジBC4n及びBC12nは、マルチプレクサMUXOの入力信号D0及びD1が共にローレベルである期間中における基準クロックの立ち上がりエッジエッジBC5又はBC13と、その1つ前の基準クロックの立ち上がりエッジエッジBC4又はBC12と、の間にある。従って、エッジBC4n又はBC12nの次の立ち上がりエッジBC5又はBC13において、フリップフロップFFOは、ローレベルの入力信号D0及びD1に基づくマルチプレクサMUXOのローレベルの出力信号OUTを基準クロックと同期させて出力端子Qから出力する即ち、エッジO4S及びO12SはフリップフロップFFOの出力信号Qに影響を与えない。これは、エッジS4及びS12に対応する、マルチプレクサMUXOの出力信号OUT中のエッジO4S及びO12Sが、フリップフロップFFOによる同期化で出力クロックCLKOUTから消失したことを意味する。上記のような構成を採用することにより、グリッチの発生及びクロックの出力停止を伴うことなく、出力クロックの切り替え複数の分周クロック間における出力クロックの切り替えを行うことが可能となる。結果、出力クロックCLKOUTを用いて動作するシステム例えば、CPUCentralProcessingUnit、バスコントローラ又は割り込みコントローラを含むシステムにおいて、クロック切り替え時にシステム動作を一時的に停止する必要がなくなり、その停止を見込んだ制御方法を採用する必要がなくなる。<<第2構成例>>分周クロック出力用のフリップフロップ12及び13からフリップフロップFFSYN及び/又はFFOまでの配線長を、所望のタイミング制約が守れる程度に短くすることが困難な場合には、図2のクロック分周装置を、図4のように変形することもできる。これにより、タイミング制約を守り易くなる。図4は第2構成例に係るクロック分周装置の回路図であり、図4のクロック分周装置は、図1の回路10及び20としての分周回路10B及び分周クロック選択出力回路20Bを備える。分周回路10Bは、図2の分周回路10Aと同じものである。選択出力回路20Bは、図2の選択出力回路20Aに対し、ポジティブエッジトリガ型のDフリップフロップであるフリップフロップ31及び32を追加した構成を有する。以下、図2のクロック分周装置と図4のクロック分周装置との相違点のみを説明する。フリップフロップ31及び32の各クロック入力端子には基準クロックBaseCLKが入力される。フリップフロップ12及び13の出力端子Qからの出力信号は、夫々、フリップフロップ31及び32の入力端子Dに入力される。マルチプレクサMUXOの入力端子D0及び回路ORの入力端子Aには、フリップフロップ31の出力端子Qからの出力信号が入力され、マルチプレクサMUXOの入力端子D1及び回路ORの入力端子Bには、フリップフロップ32の出力端子Qからの出力信号が入力される。即ち、分周回路10Bから出力される複数の分周クロックが、フリップフロップ31及び32を介して、マルチプレクサMUXOの入力端子D0及びD1と回路ORの入力端子A及びBに入力される。<<第3構成例>>分周クロック出力用のフリップフロップ12及び13からフリップフロップFFSYN及び/又はFFOまでの配線長を、所望のタイミング制約が守れる程度に短くすることが困難な場合には、図2のクロック分周装置を、図5のように変形することもできる。これにより、タイミング制約を守り易くなる。図5は第3構成例に係るクロック分周装置の回路図であり、図5のクロック分周装置は、図1の回路10及び20としての分周回路10C及び分周クロック選択出力回路20Cを備える。分周回路10Cは、図2の分周回路10Aと同じものである。選択出力回路20Cは、図2の選択出力回路20Aに対し、ポジティブエッジトリガ型のDフリップフロップであるフリップフロップ41、42及び43を追加した構成を有する。以下、図2のクロック分周装置と図5のクロック分周装置との相違点のみを説明する。フリップフロップ41~43の各クロック入力端子には基準クロックBaseCLKが入力される。フリップフロップ12の出力端子Qからの出力信号は、フリップフロップ41の入力端子D及び回路ORの入力端子Aに入力され、フリップフロップ13の出力端子Qからの出力信号は、フリップフロップ42の入力端子D及び回路ORの入力端子Bに入力される。回路ORの出力信号Yはフリップフロップ43の入力端子Dに入力される。フリップフロップ41~43の出力端子Qからの出力信号は、夫々、マルチプレクサMUXOの入力端子D0及びD1、マルチプレクサMUXSYNの選択入力端子Sに入力される。即ち、分周回路10Cから出力される複数の分周クロックが、フリップフロップ41及び42を介してマルチプレクサMUXOの入力端子D0及びD1に入力されると共に、回路ORの出力信号Yがフリップフロップ43を介してマルチプレクサMUXSYNの選択入力端子Sに入力される。<<第4構成例>>また、図2、図4及び図5の構成例では、対象ロー期間分周回路にて生成及び出力される複数の分周クロックの信号レベルが全てローレベルになっている期間を表すパルス信号を生成するために回路ORを用いているが、回路ORを用いずに、当該パルス信号を生成するようにしても良い。具体的には例えば、図2のクロック分周装置を、図6のように変形することもできる。図6は第4構成例に係るクロック分周装置の回路図であり、図6のクロック分周装置は、図1の回路10及び20としての分周回路10D及び分周クロック選択出力回路20Dを備える。分周回路10Dは、図2の分周回路10Aを基準として、分周回路10Aにおけるカウンタ11をカウンタ11Dに置換し且つ分周回路10Aにポジティブエッジトリガ型のDフリップフロップであるフリップフロップ14を追加することで形成される。選択出力回路20Dは、図2の選択出力回路20Aを基準として、選択出力回路20Aから回路ORを削除したものである。以下、図2のクロック分周装置と図6のクロック分周装置との相違点のみを説明する。基準クロックBaseCLKは、カウンタ11Dに入力されていると共に、フリップフロップ12、13及び14の各クロック入力端子に入力されている。カウンタ11Dは、図2のカウンタ11と同様の機能を有する。従って、カウンタ11Dは、基準クロックから生成した第1及び第2分周クロックを夫々フリップフロップ12及び13の入力端子Dに入力する。更に、カウンタ11Dは、デコーダとしての機能を有し、カウンタ11Dにおけるカウント値をデコードすることで、対象ロー期間を表すパルス信号を生成する。このパルス信号は、図2の回路ORの出力端子Yから出力されるパルス信号と等価なものである。即ち、カウンタ11Dは、分周回路10Dにて生成される複数の分周クロックカウンタ11Dから出力される複数の分周クロックの信号レベルが全てローレベルになっている期間においてのみローレベルを持ち、それ以外の期間においてハイレベルを持つパルス信号を生成する。カウンタ11Dは、生成したパルス信号をフリップフロップ14の入力端子Dに入力する。フリップフロップ14の出力端子Qからの出力信号は、マルチプレクサMUXSYNの選択入力端子Sに入力される。分周に利用されるカウンタを用いて上記パルス信号を生成するようにすることで、パルス信号生成用の回路を別途用意する必要がなくなる。<<変形等>>本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。上述の実施形態に適用可能な注釈事項として、以下に、注釈1~注釈4を記す。各注釈に記載した内容は、矛盾なき限り、任意に組み合わせることが可能である。[注釈1]上述の各構成例では、分周回路にて生成される分周クロックの個数が2つであるが、その個数は3以上であっても良い。その個数が3以上であっても、本発明に係るクロック分周装置によれば、グリッチの発生及びクロックの出力停止を伴うことなく、出力クロックの切り替えを行うことが可能となる。[注釈2]図1を基準にして、本発明に係るクロック分周装置の一実施形態をより詳細に表すと、図7a又はbのようになる。分周回路10及び分周クロック選択出力回路20を備える図7a又はbのクロック分周装置において、選択出力回路20は、切り替え信号に基づき、出力クロックCLKOUTを複数の分周クロック間で切り替えるための切り替え回路21と、切り替え回路21の出力信号を基準クロックBaseCLKに同期させることにより出力クロックを生成する出力用同期化回路22と、選択信号SelectSig及び複数の分周クロックに応じた信号を上記切り替え信号として生成する切り替え信号生成回路23と、を有している。切り替え信号生成回路23は、複数の分周クロックの信号レベルが全て所定レベルになっている期間例えば上記対象ロー期間を表すパルス信号を複数の分周クロックから生成し図7a参照又は当該パルス信号の入力を受け図7b参照、当該パルス信号が表す期間例えば上記対象ロー期間において選択信号SelectSigを基準クロックに同期させることにより切り替え信号を生成する。図2、図4、図5又は図6の構成例において、切り替え回路21はマルチプレクサMUXOを含み、出力用同期化回路22はフリップフロップFFOを含む。図2、図4、図5又は図6の構成例において、切り替え信号生成回路23は、マルチプレクサMUXSYN及びフリップフロップFFSYNを含み、更に回路ORを含みうる。切り替え信号生成回路23に、上記パルス信号及び選択信号SelectSigを受け当該パルス信号が表す期間例えば上記対象ロー期間中にのみ選択信号を出力する回路例えばMUXSYNと、その回路例えばMUXSYNの出力信号を基準クロックに同期させることによって切り替え信号を生成する切り替え信号用同期化回路例えばFFSYNと、を設けておくことができる。回路ORは、上記パルス信号を生成するパルス信号生成回路の一種となりうる。但し、図6の構成例においては、カウンタ11D及びフリップフロップ14を用いて当該パルス信号生成回路が形成されている換言すれば、カウンタ11Dに当該パルス信号生成回路が内包されている。[注釈3]上述の各構成例において、各信号クロックを含むにおけるローレベルとハイレベルの関係を逆にしてもよい。従って例えば、上記パルス信号が表す期間は、複数の分周クロックの信号レベルが全てハイレベルになっている期間となりうる。[注釈4]本発明に係るクロック分周装置を、任意のデジタル回路に、又は、デジタル回路を含む任意の機器例えば、デジタルカメラ等の撮像装置、パーソナルコンピュータ、携帯電話機などの携帯端末に搭載することができる。