"電気的に書き換え可能な複数のメモリトランジスタを積層構造により直列接続してなる複数のメモリストリング及びその両端に接続された選択トランジスタを有するメモリユニットと、前記メモリユニットの一端に接続されたビット線と、前記メモリトランジスタの制御ゲートに接続されたワード線と、前記選択トランジスタのゲートに接続された制御ゲート線と、前記ビット線、ワード線及び制御ゲート線に所定の電圧を印加して、前記メモリトランジスタのデータを消去する消去動作、前記消去動作に付随して前記メモリトランジスタの消去閾値レベルを正の閾値に移動させる補正書き込み動作、及び補正書き込みの結果の閾値が所定値に達したか否かを判定する補正書き込みベリファイ動作を制御する制御回路とを備え、前記制御回路は、前記補正書き込みに際し、共通の前記ビット線に接続された複数の前記メモリユニットに対して同時に補正書き込みを実行し、補正書き込みが実行された複数のメモリユニットに対して順次前記補正書き込みベリファイ動作を実行することを特徴とする不揮発性半導体記憶装置。前記メモリストリングは、基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する半導体層と、前記柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積層と、前記電荷蓄積層を介して前記柱状部の側面を取り囲むように形成され、前記メモリトランジスタのゲートとして機能する複数の導電層とを備えたことを特徴とする請求項1記載の不揮発性半導体記憶装置。前記制御回路は、前記補正書き込みベリファイ動作により前記閾値電圧分布が前記所定値に達したと判定されたメモリトランジスタに対して、前記補正書き込みを禁止することを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。前記制御回路は、複数のラッチ回路を備え、複数の前記ラッチ回路は、各々、前記メモリトランジスタの閾値電圧分布が前記所定値に達したか否かを記憶することを特徴とする請求項1~3のいずれか1項記載の不揮発性半導体記憶装置。前記メモリトランジスタは、多値データを記憶可能に構成されていることを特徴とする請求項1~4のいずれか1項記載の不揮発性半導体記憶装置。本発明は、データ保持特性を向上させ且つ消去時間の短縮を図れるようにした不揮発性半導体記憶装置を提供することを目的とする。一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリトランジスタを積層構造により直列接続してなる複数のメモリストリング及びその両端に接続された選択トランジスタを有するメモリユニットを有する。メモリユニットの一端にはビット線が接続され、メモリトランジスタの制御ゲートにはワード線が接続され、選択トランジスタのゲートには制御ゲート線が接続される。制御回路は、ビット線、ワード線及び制御ゲート線に所定の電圧を印加して、メモリトランジスタのデータを消去する消去動作、消去動作に付随してメモリトランジスタの消去閾値レベルを正の閾値に移動させる補正書き込み動作、及び補正書き込みの結果の閾値が所定値に達したか否かを判定する補正書き込みベリファイ動作を制御する。制御回路は、補正書き込みに際し、共通のビット線に接続された複数のメモリユニットに対して同時に補正書き込みを実行し、補正書き込みが実行された複数のメモリユニットに対して順次前記補正書き込みベリファイ動作を実行する。以下、図面を参照して、不揮発性半導体記憶装置の一実施形態について説明する。[第1実施形態]先ず、図1を参照して、第1実施形態に係る不揮発性半導体記憶装置の構成について説明する。第1実施形態に係る不揮発性半導体記憶装置は、図1に示すように、メモリセルアレイ1、及び制御回路1Aを有する。メモリセルアレイ1は、データを不揮発に電気的に記憶する複数のメモリトランジスタを3次元マトリクス状に配列して構成されたもので、その具体的な回路構成、及びその積層構造は後述する。制御回路1Aは、メモリセルアレイ1に対して印加する電圧を制御する。制御回路1Aは、ロウデコーダ2、センスアンプ3、カラムデコーダ4、及び制御信号生成部5を備える。ロウデコーダ2は、図1に示すように、取り込まれたブロックアドレス信号等をデコードし、メモリセルアレイ1を制御する。また、ロウデコーダ2は、センスアンプ3から供給される信号に基づき、後述するワード線WL、ソース側選択ゲート線SGS、及びドレイン側選択ゲート線SGDの電圧を制御する。センスアンプ3は、メモリセルアレイ1からデータを読み出す。カラムデコーダ4は、カラムアドレス信号をデコードし、センスアンプ3を制御する。制御信号生成部5は、基準電圧を昇圧させて、書き込みや消去時に必要となる高電圧を生成し、さらに制御信号を生成し、ロウデコーダ2、センスアンプ3、及びカラムデコーダ4を制御する。次に、図2を参照して、メモリセルアレイ1の回路構成について説明する。図2に示すように、メモリセルアレイ1は、ビット線BL1、BL2、...、BLn総称してBL、ソース線SL、及びメモリユニットMU1,1~MUn,n総称してMUを有する。ビット線BLは、複数のセルユニットMUのドレイン側端部に接続されている。ビット線BLは、ロウ方向に所定ピッチをもってカラム方向に延びるように形成されている。ソース線SLは、複数のセルユニットMUのソースに共通に接続されている。図2に示す例では、メモリユニットMUは、n行、n列に亘りマトリクス状に設けられている。メモリユニットMUは、メモリストリングMS、ドレイン側選択トランジスタSDTr、及びソース側選択トランジスタSSTrを有する。メモリストリングMSは、直列接続された複数のメモリトランジスタMTr1~MTr4図示の例では4つ。総称してMTrにて構成されている。メモリトランジスタMTr1~MTr4は、その電荷蓄積層に蓄積される電荷の量が変化することで、その閾値電圧が変化する。閾値電圧が変化することにより、メモリトランジスタMTr1~MTr4が保持するデータが書き替えられる。ドレイン側選択トランジスタSDTrは、メモリストリングMSのドレインメモリトランジスタMTr4のドレインとビット線BLの間に接続されている。ソース側選択トランジスタSSTrは、メモリストリングMSのソースメモリトランジスタMTr1ソースとソース先SLとの間に接続されている。各メモリトランジスタMTr1~MTr4のゲートは、ワード線WL1~WL4総称してWLにそれぞれ接続されている。ロウ方向に一列に配列されたメモリユニットMU1,1,MU1,2,...,MU1,nのドレイン側選択トランジスタSDTrのゲートは、ドレイン側選択ゲート線SGD1に共通接続されている。同様に、メモリユニットMU2,i,MU3,i,...,MUn,iのドレイン側選択トランジスタSDTrのゲートは、ドレイン側選択ゲート線SGD2、SGD3、...、SGDnにそれぞれ共通接続されている。また、ロウ方向に一列に配列されたメモリユニットMU1,1,MU1,2,...,MU1,nのソース側選択トランジスタSSTrのゲートは、ソース側選択ゲート線SGS1に共通接続されている。同様に、メモリユニットMU2,i,MU3,i,...,MUn,iのソース側選択トランジスタSSTrのゲートは、ソース側選択ゲート線SGS2、SGS3、...、SGSnに共通接続されている。上記のような不揮発性半導体記憶装置の回路構成は、例えば図3及び図4に示す積層構造により実現されている。なお、図4aは図3のロウ方向断面、図4bは図3のカラム方向の断面をそれぞれ示している。この例では、メモリセルアレイ1は、半導体基板10と、この半導体基板10上に順次積層されたソース側選択トランジスタ層20、メモリ層30、ドレイン側選択トランジスタ層40、及び配線層50とを有する。半導体基板10は、その上面に拡散層11を有し、拡散層11と共にソース線SLとして機能する。ソース側選択トランジスタ層20は、ソース側選択トランジスタSSTrとして機能する。メモリ層30は、メモリストリングMSメモリトランジスタMTr1~MTr4として機能する。ドレイン側選択トランジスタ層40は、ドレイン側選択トランジスタSDTrとして機能する。配線層50は、ビット線BL、及びその他の各種配線として機能する。ソース側選択トランジスタ層20は、図3及び4に示すように、半導体基板10上に積層された絶縁層に形成されている。このソース側選択トランジスタ20は、絶縁層に埋め込まれた複数のソース側導電層21を有する。ソース側導電層21は、ポリシリコンpoly-Siにて形成され、カラム方向に所定ピッチをもって配列され、ロウ方向に延びるように形成されている。ソース側導電層21は、ソース側選択トランジスタSSTrのゲート、及びソース側選択ゲート線SGSとして機能する。また、ソース側選択トランジスタ層20は、図4に示すように、絶縁層及びソース側導電層21を積層方向に貫通するように形成された複数のソース側ホール22を有する。ソース側ホール22は、ロウ方向及びカラム方向に複数マトリクス状に形成されている。このソース側ホール22の内部に酸化シリコンSiO2からなるソース側ゲート絶縁層23を介してポリシリコンpoly-Siからなるソース側柱状半導体層24を埋め込むことにより、ソース側選択トランジスタSSTrが形成されている。ソース側柱状半導体層24は、ソース側選択トランジスタSSTrのボディチャネルとして機能する。メモリ層30は、ソース側選択トランジスタ層20上に絶縁層を介して順次積層されたワード線導電層31a~31dを有する。ワード線導電層31a~31dは、各々、メモリトランジスタMTr1~MTr4のゲート、及びワード線WL1~WL4として機能し、例えばポリシリコンpoly-Siにより、ロウ方向及びカラム方向に2次元的に板状に広がるように形成されている。これらの絶縁層を介して積層されたワード線導電層31a~31dを積層方向に貫通するように、ソース側選択トランジスタSSTrに対応した位置に、複数のメモリホール32が形成され、このメモリホール32の内部にメモリゲート絶縁層33を介してメモリ柱状半導体層34が埋め込まれることにより、メモリトランジスタMTr1~MTr4が形成されている。メモリ柱状半導体層34は、例えばポリシリコンpoly-Siにて形成され、メモリトランジスタMTr1~MTr4のボディチャネルとして機能する。メモリゲート絶縁層33は、例えばMONOS膜により形成される。図5は、図4の拡大図である。メモリゲート絶縁層33は、メモリホール32の側面側からメモリ柱状半導体層34側へとそれぞれ所定の厚みをもって形成されたブロック絶縁層33a、電荷蓄積層33b、及びトンネル絶縁層33cを有する。ブロック絶縁層33a、及びトンネル絶縁層33cは、酸化シリコンSiO2にて構成され、電荷蓄積層33bは、窒化シリコンSiNにて構成されている。ドレイン側選択トランジスタ層40は、複数のドレイン側導電層41を有する。ドレイン側導電層41は、例えば、ポリシリコンpoly-Siにて構成され、ドレイン側選択トランジスタSDTrのゲート、及びドレイン側選択ゲート線SGDとして機能する。ドレイン側導電層41は、メモリ柱状半導体層34の直上に、カラム方向に所定ピッチをもって配置され、ロウ方向に延びるように形成されているまた、ドレイン側選択トランジスタ層40は、ドレイン側導電層41を貫通するように形成されたドレイン側ホール42を有する。ドレイン側ホール42は、メモリホール32に整合する位置に形成されている。このドレイン側ホール32の内部に酸化シリコンSiO2からなるドレイン側ゲート絶縁層43を介してポリシリコンpoly-Siからなるドレイン側柱状半導体層44を埋め込むことにより、ドレイン側選択トランジスタSDTrが形成されている。ドレイン側柱状半導体層44は、ドレイン側選択トランジスタSDTrのボディチャネルとして機能する。配線層50は、ビット線BLとして機能するビット線層51を有する。ビット線層51は、例えばタングステン等の金属にて構成され、ドレイン側柱状半導体層44の上面に接するように、ロウ方向に所定ピッチをもって配置され、カラム方向に延びるように形成されている。次に、図6を参照して、不揮発性半導体記憶装置に記憶されるデータの概略を説明する。2ビット/セルを例にとると、メモリトランジスタMTrの閾値電圧は、4通りの分布を持ち得るように構成されている。図6は、メモリトランジスタMTrに記憶される2ビットの4値データデータ11、10、01、00とメモリトランジスタMTrの閾値電圧分布との関係を示している。ここで、11は消去状態E,EO、10、01、00は、それぞれデータA,B,Cの書き込み状態を示している。一般的な2次元配置による多値NANDフラッシュメモリの場合、比較例に示すように、消去状態データ11を示す閾値電圧分布EOの上限値は負の値に設定される。すなわち、閾値電圧分布EOは電荷蓄積層に蓄積されたホール正の電荷をもつキャリアにより設定される。しかし、本実施形態のように、図4に示す積層構造を持つメモリセルアレイ1の場合、隣接するメモリトランジスタMTrで、電荷蓄積層が連続しており、時間の経過と共に、隣接するメモリトランジスタMTr間でキャリアの移動が起こり易い。したがって、図4に示す積層構造を持つメモリセルアレイ1において、上記比較例のような閾値電圧分布EOを消去状態データ11として採用すると、隣接するメモリトランジスタMTrにおいて一方がホールを蓄積した消去状態となり、他方が電子を蓄積した書込み状態となると、隣接するメモリトランジスタMTr間においてキャリア電子、ホールが再結合し、時間経過と共にメモリトランジスタMTrのデータが消失するおそれがある。そこで、上記のような比較例に係る問題を解消するため、第1実施形態において、消去状態11を示す閾値電圧分布Eの下限値を正の値に設定する。すなわち、閾値電圧分布Eは電荷蓄積層に蓄積された電子により設定する。これにより、第1実施形態は、図4に示す積層構造を持つメモリセルアレイ1においても、隣接するメモリトランジスタMTr間でキャリアの再結合が生じず、データの消失を抑制することができる。しかし、この場合、電荷蓄積層にホールが無い状態とするように、閾値電圧分布Eの分布幅は、閾値電圧分布EOの分布幅よりも厳しく管理する必要がある。上記のような閾値電圧分布Eを設定するため、第1実施形態の消去動作においては、消去動作により閾値電圧分布EOとする制御の後、負の閾値電圧分布EOを正の閾値電圧分布Eにシフト補正させる補正書込み動作が実行される。この補正書込み動作は、消去動作に付随して一括で行っても良いし、データ書き込み時に、書き込むワード線WLnの隣接ワード線WLn-1,WLn1に対して行うようにしても良い。補正書込み動作は、補正パルス印加動作、及び補正ベリファイ動作を含む。以下、消去動作及びその後の補正書き込み動作について説明する。[消去動作]まず、閾値電圧分布をEOとする消去動作を実行する。消去は、消去対象ブロックの全メモリトランジスタMTrに対して一括で行われる。ビット線BL及びソース線SLをVDDに設定し、ドレイン側選択ゲート線SGD及びソース側選択ゲート線SGSに電圧VDDを印加して選択トランジスタSDTr,SSTrをオン状態にする。そして、ワード線WL1~WL4に0Vを印加する。これにより、電荷蓄積層33bに蓄積された電子が半導体のボディに移動し、代わりに電荷蓄積層33bにはホールが蓄積されて、図6に示す負の閾値電圧分布EOとなる。[補正書き込み及びベリファイ動作]比較例まず、本実施形態に係る補正書き込み及びベリファイ動作を説明するのに先立ち、比較例の補正書き込み及びベリファイ動作について説明する。補正書き込みでは、負の閾値電圧分布EOを正の閾値電圧分布EとするためにメモリトランジスタMTrに書き込み電圧VprgmW1,VprgmW2,...を印加する。比較例では、図2における、同一の選択ゲート線SGD,SGSに接続されている複数のメモリユニットMUk,1,MUk,2,...,MUk,nkは1,2,...,nのいずれかに対して補正書き込みが同時に実行される。図7のaは、図2の同一のビット線BL1ら接続されたメモリユニットMU1,1~MUn,1を抜き出して記載したものである。いま、補正書き込みは、メモリユニットMU1,1のメモリトランジスタMTr1→MTr2→MTr3→MTR4→メモリユニットMU2,1のメモリトランジスタMTr1→MTr2...の順番で補正書き込みがなされるものとする。なお、メモリユニットMU1,1のメモリトランジスタMTr1の補正書き込みは、これと同時にメモリユニットMU1,2,...,MU1,nのメモリトランジスタMTr1の補正書き込みも実行されることに留意する必要がある。補正書き込みでは、ビット線BLを0Vにし、ドレイン側選択ゲート線SGD1に電圧VDDを印加してドレイン側選択トランジスタSDTrをオン状態にすると共に、その他のドレイン側選択ゲート線SGD2~SGDnに0Vを印加してドレイン側選択トランジスタSDTrをオフ状態にする。更に、ソース側選択ゲート線SGSに0Vを印加してソース側選択トランジスタSSTrをオフ状態にする。そして、選択ワード線WL1に、図7のbに示すように、時刻t11で書き込み電圧VpgmE1を印加すると共に、非選択ワード線WL2~WL4に書き込みパス電圧Vpassを印加する。これにより、メモリユニットMU1,1のメモリトランジスタMTr1の閾値電圧分布が正の方に移動する。次に書き込みベリファイを行う。書き込みベリファイでは、選択ゲート線SGD1,SGS1に電圧VDDを印加して選択トランジスタSDTr,SSTrをオン状態にし、その他の選択トランジスタSDTr,SSTrをオフ状態として、メモリユニットMU1,1のみのセンスを可能にする。その状態で、時刻t12に選択ワード線WL1に書き込みベリファイ電圧VeryEを印加すると共に、非選択ワード線WL2~WL4に読み出しパス電圧Vreadを印加する。これにより、センスアンプのセンスノードに蓄積された電荷が放電されたらフェイル、放電されなかったらパスとする。書き込みベリファイ読み出しの結果、フェイルとなったら、次にステップアップさせた書き込み電圧VpgmE2を選択ワード線WL1に印加して補正書き込み動作を続行する。書き込みベリファイ読み出しの結果、パスとなったら、ビット線BL1をVDDレベルにして、以後の書き込みを禁止する。全てのビット線BL1~BLnに接続された補正書き込みの対象であるメモリトランジスタMTr1がパス状態となったら、次のメモリトランジスタMTr2の補正書き込みを実行する。[補正書き込み及びベリファイ動作]第1実施形態以上の補正書き込みとベリファイ動作は、各ビット線BLに接続された1つのメモリユニットMUに対してのみ補正書き込みを行う方式であるため、補正書き込みに時間がかかり、消去動作が長くなってしまうと言う問題がある。そこで、本実施形態では、複数のメモリユニットMUに対する同時補正書き込みを行うことにより、消去動作の時間を削減する。図8は、本実施形態の補正書き込みを説明するため、図7と対応させた図である。この実施形態では、1つのビット線BLに接続された複数のメモリユニットMU、この例では、3つのメモリユニットMU1,1~MU3,1に対して同時に補正書き込み動作を実行する。まず、補正書き込みでは、ビット線BLを0Vにし、ドレイン側選択ゲート線SGD1~SGD3に電圧VDDを印加してメモリユニットMU1,1~MU3,1のドレイン側選択トランジスタSDTrをオン状態にする。同時に、その他のドレイン側選択ゲート線SGD4~SGDnに0Vを印加してドレイン側選択トランジスタSDTrをオフ状態にする。更に、ソース側選択ゲート線SGSに0Vを印加してソース側選択トランジスタSSTrをオフ状態にする。そして、選択ワード線WL1に、図8のbに示すように、時刻t21で書き込み電圧VpgmE1を印加すると共に、非選択ワード線WL2~WL4に書き込みパス電圧Vpassを印加する。これにより、メモリユニットMU1,1~MU3,1のメモリトランジスタMTr1の閾値電圧分布が正の方に移動する。一方、メモリユニットMU4,1~MUn,1内のメモリトランジスタMTr1はソース側選択トランジスタSSTr及びドレイン側選択トランジスタSDTrがオフ状態であることによりフローティングとされている。したがって、ワード線WL1に書込みパルス電圧VpgmE1が印加されても、メモリユニットMU4,1~MUn,1内のメモリトランジスタMTr1のボディチャネルはカップリングにより上昇することとなる。よって、メモリユニットMU4、1~MUn、1内のメモリトランジスタMTr1の電荷蓄積層には高電圧がかからず、電子が注入されない。次に書き込みベリファイを行う。書き込みベリファイは、メモリユニットMU1,1、MU2,1、MU3,1の順に行う。パス/フェイルの結果は、後述するセンスアンプのラッチ回路に順次保持される。まず、選択ゲート線SGD1,SGS1に電圧VDDを印加して選択トランジスタSDTr,SSTrをオン状態にし、その他の選択トランジスタSDTr,SSTrをオフ状態として、メモリユニットMU1,1のみのセンスを実行する。その状態で、時刻t22に選択ワード線WL1に書き込みベリファイ電圧VeryEを印加すると共に、非選択ワード線WL2~WL4に読み出しパス電圧Vreadを印加して、センスアンプのセンスノードの電位でパス/フェイルを判定する。メモリユニットMU2,1,MU3,1についても同様の書き込みベリファイを行う。書き込みベリファイ読み出しの結果、フェイルとなったら、次にステップアップさせた書き込み電圧VpgmE2を選択ワード線WL1に印加して補正書き込み動作を続行する。書き込みベリファイ読み出しの結果、パスとなったメモリユニットがあったら、以後、そのメモリユニットMUの書き込みを禁止する。全てのビット線BL1~BLnに接続された補正書き込みの対象であるメモリトランジスタMTr1がパス状態となったら、次のメモリトランジスタMTr2の補正書き込みを実行する。次に、図9を参照して、本実施形態のおける補正書込み動作を実行可能とするセンスアンプ3の構成について説明する。2ビット/セルのメモリの場合、図9に示すように、センスアンプ3には、複数のセンスアンプ部SAと共に、閾値レベルの演算を行うために、3つのデータラッチ回路DL1~DL3と演算回路ACとを有している。閾値レベルの演算は、データの書き込み及び読み出しの際に使用されるので、既知の閾値レベルである消去レベルEを書き込む際には、3つのデータラッチ回路DL1~DL3は不要となる。そこで、本実施形態では、この3つのデータラッチ回路DL1~DL3を用いて3つのメモリユニットMUの補正書き込みベリファイ結果を保持する。このデータラッチ回路DL1~DL3は、例えば図10に示すよう、各々、SRラッチSRL、スイッチSW1を有する。スイッチSW1は、演算回路ACとSRラッチSRLとの間に設けられ、ベリファイ動作の判定結果を記憶する際に導通状態とされる。また、データラッチDL1は、更にスイッチSW2を有する。スイッチSW2は、外部入力端子とSRラッチSRLとの間に設けられている。[第2実施形態]上記第1実施形態のI状のメモリ柱状半導体層を備えた不揮発性半導体記憶装置に本発明を適用したが、U字状のメモリ半導体層を備えた不揮発性半導体記憶装置にも適用可能である。[その他実施形態]以上、実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"