第1電極と第2電極との間に電圧依存キャパシタンスを有するバラクタであって:電圧依存キャパシタンスを有する少なくとも2つの並列に接続された電気デバイスを備え;前記電気デバイスは:第1領域の半導体材料と、前記第1領域内に形成された第2領域および第3領域の半導体材料であって、前記第2領域および第3領域が分離領域により分離されている、前記第2領域および第3領域の半導体材料と、前記第1領域の少なくとも前記分離領域に対応する領域上に形成された電気絶縁層と、前記絶縁層の少なくとも前記分離領域に対応する領域上に形成された導電素子であって、前記絶縁層が、前記導電素子を、前記第1、第2、および第3領域から電気的に絶縁する前記導電素子と、前記導電素子に接続された前記第1電極と、前記第2領域および第3領域に接続された前記第2電極と、を含む前記電気デバイスであり;前記第2領域と、前記第3領域と、前記導電素子とが、MOSトランジスタのドレインと、ソースと、ゲートと、をそれぞれ構成し;動作中に前記分離領域内に電圧依存空乏層が形成されるように、及び、対応する前記電圧依存空乏層の容量によって電気容量のダイナミックレンジが獲得されるように、前記ドレイン及びソース領域と前記導電素子とが形成され;前記ゲートの長さは2μmより小さい;前記バラクタ。前記導電素子は、ポリシリコンによって前記第1電極と接続される、請求項1に記載のバラクタ。前記第2領域および第3領域は、半導体材料の領域によって前記第2電極と接続される、請求項1または請求項2のいずれかに記載のバラクタ。前記ドレインおよびソースは、櫛形のフィンガの形状を形成する、請求項3に記載のバラクタ。前記MOSトランジスタは、マトリックス状に配置される、請求項1~3のいずれかに記載のバラクタ。前記ゲートの長さが約1μmである、請求項5に記載のバラクタ。前記導電素子が金属シリサイドを含む、請求項1~3のいずれかに記載のバラクタ。前記ゲートの幅が5μmより小さい、請求項1~3のいずれかに記載のバラクタ。前記ゲートの幅が20μmより小さい、請求項1~3のいずれかに記載のバラクタ。前記第1領域の半導体材料が、半導体基板内のウェル領域を構成し、第3電極が前記基板に接続されている、請求項1~9のいずれかに記載のバラクタ。前記第3電極が前記第1電極または第2電極に接続されている、請求項10に記載のバラクタ。入力電圧Vfreqの印加のための入力端子と、前記入力電圧に依存する周波数を有する振動信号Ioutの出力のための出力端子と、を有する電圧制御発振器VCOであって、該VCOが、請求項1~11のいずれかに記載の、電圧依存キャパシタンスを有するバラクタを含む、前記電圧制御発振器。請求項1~12のいずれかに記載のバラクタを含む位相同期ループ回路。上述の公知の形式のバラクタは、極めて適切に動作するが、それらはいくつかの欠点を有する。公知のバラクタの1つの欠点は、それらの高い直列抵抗または必要な追加の製造ステップのために、それらが殊に通常のCMOSプロセスにおいては、高周波アプリケーションのために、高い共振回路のキューQを実現しにくいことである。このために、歩留りは低くなり製造コストは高くなる。公知のpn接合バラクタのもう1つの欠点は、たいていのVCO回路において用いられる時のような多くのアプリケーションにおいて、設計にDC減結合キャパシタを追加する必要があり、これが設計をIC内へ集積することを、より困難にすることである。ICの外部へのDC減結合キャパシタの使用は、具体化の全般的コストを増大させると共に、プリント回路板、すなわちPCB、の上の貴重なスペースを浪費する。これらの欠点は、小さいことが必要で、かつ大量に生産される携帯電話機のようなハンドヘルド装置において一層顕著となる。本発明の目的は、上述の諸問題を克服または軽減するバラクタを提供することである。上述の諸問題は、電圧依存キャパシタンスを有する電気デバイスを提供することにより克服または軽減され、その電気デバイスは、第1領域の半導体材料と、該第1領域内に形成された第2領域および第3領域の半導体材料であって、該第2領域および第3領域が分離領域により分離されている前記第2領域および第3領域の半導体材料と、前記第1領域の少なくとも前記分離領域に対応する領域上に形成された電気絶縁層と、該絶縁層の少なくとも前記分離領域に対応する領域上に形成された実質的導電素子であって、前記絶縁層が、前記実質的導電素子を、前記第1、第2、および第3領域から電気的に絶縁する、前記実質的導電素子と、前記実質的導電素子に接続された第1電極と、前記第2および第3領域に接続された第2電極と、を含む。本発明の実施例においては、電気デバイスの第1電極としてMOSトランジスタのゲートを用いることにより、また、ドレインおよびソースを共通に接続して第2電極を形成することにより、電圧依存キャパシタンスを有する前記電気デバイスが提供される。従来技術の諸問題は、従来のCMOSプロセスの使用により実現されうる電圧依存キャパシタンスを有する電気デバイスを提供することにより克服される。さらに、絶縁層MOSトランジスタの場合には、酸化物層が、第1電極MOSトランジスタの場合には、ゲートに接続された実質的導電素子を、第2電極MOSトランジスタの場合には、ドレイン/ソースに接続された第2および第3領域から分離するので、前記デバイスは、例えばVCO回路において、DC減結合キャパシタを必要とすることなく用いられうる。本発明はまた、上述のバラクタを利用した、VCO、PLL、および無線通信装置を提供する。さらに、本発明によるバラクタの製造方法が提供される。本発明の利点は、製造ステップを追加することなく、従来のCMOSプロセスを用いることにより、高周波アプリケーションにおいてさえ、高い共振回路のキューQを有する、すなわち、低い直列抵抗を有するバラクタが実現されうることである。従って、バラクタは、高歩留りおよび低コストで製造されうる。さらに、本発明の利点は、従来のCMOSプロセスを用いて実現することができ、かつ設計にDC減結合キャパシタを必要としない、VCOが提供されることである。これにより、PCB上におけるIC上にもICの外部にも、DC減結合キャパシタの必要がなくなるので、VCOは、経済的に、かつ物理的に小形に、具体化されうる。これらの利点は、小形であることが必要で、かつ大量生産される、携帯電話機のようなハンドヘルド装置内に実現される時は、さらに顕著なものとなる。本発明は、従来のCMOSプロセスを用いることにより、上述のようなバラクタを含む集積電圧制御発振器および/または位相同期ループ回路すなわちPLL回路を有利に提供する。無線通信装置の多くの機能は、従来のCMOSプロセスにより集積されうるので、これらの機能といっしょに、VCOおよび/またはPLL回路を集積することにより、本発明は、高度の集積、従って小さい物理的寸法、を有する無線通信デバイスを提供しうる。高度の集積はまた、製造コストをも低下させる。以下、例としてのみの意味を有する、本発明の実施例を説明する。図に示されている細部は、一定の比率に縮小して描かれたものではない。反対に、図示の細部の寸法は、本発明がより良く理解されるように選択されたものである。本発明は、電圧依存キャパシタンスを有する電気デバイスを提供する。そのようなデバイスは、バラクタとも呼ばれる。本発明のバラクタは、従来のCMOSプロセスにより容易に集積されうることを認識すべきである。図1は、PMOSエンハンスメントトランジスタを含む、本発明の第1実施例によるバラクタ10を示す。このトランジスタは、p形シリコン基板11内に形成されている。このp形シリコン基板11内には、基板の第1主表面からn形ウェル12が形成され、p形ソース領域13およびp形ドレイン領域14が、n形ウェル12内に形成されている。ソースおよびドレイン領域13、14の不純物濃度は、ウェル領域12の不純物濃度よりも大きいように選択される。その後、好ましくは酸化シリコンの絶縁層15が、基板の第1主表面上に形成され、ポリシリコンゲート16が絶縁層15上に、ゲート16がnウェル領域12から電気的に絶縁されるように、ソース領域13と、ドレイン領域14と、を分離するnウェル領域12の一部を少なくとも被覆して形成される。バラクタ10の共通電極CAは、ソース領域13をドレイン領域14へ接続することにより形成される。接続は、ソース電極17およびドレイン電極18を用い、ソース領域13およびドレイン領域14のそれぞれに対し行われる。バラクタ10の第2電極CBは、ゲート電極19を用い、ゲート16に接続される。図2は、NMOSエンハンスメントトランジスタを含む、本発明の第2実施例によるバラクタ20を示す。このトランジスタは、p形シリコン基板21内に形成されている。このp形シリコン基板21内には、基板の第1主表面からp形ウェル22が形成され、n形ソース領域23およびn形ドレイン領域24が、p形ウェル22内に形成されている。ソースおよびドレイン領域23、24の不純物濃度は、ウェル領域22の不純物濃度よりも大きいように選択される。その後、好ましくは酸化シリコンの絶縁層25が、基板の第1主表面上に形成され、ポリシリコンゲート26が絶縁層25上に、ゲート26がpウェル領域22から電気的に絶縁されるように、ソース領域23と、ドレイン領域24と、を分離するpウェル領域22の一部を少なくとも被覆して形成される。バラクタ20の共通電極CAは、ソース領域23をドレイン領域24へ接続することにより形成される。接続は、ソース電極27およびドレイン電極28を用い、ソース領域23およびドレイン領域24のそれぞれに対し行われる。バラクタ20の第2電極CBは、ゲート電極29を用い、ゲート26に接続される。図3は、NMOSデプレショントランジスタを含む、本発明の第3実施例によるバラクタ30を示す。このトランジスタは、p形シリコン基板31内に形成されている。このp形シリコン基板31内には、基板の第1主表面からn形ウェル32が形成され、n形ソース領域33およびn形ドレイン領域34が、p形ウェル32内に形成されている。ソースおよびドレイン領域33、34の不純物濃度は、ウェル領域32の不純物濃度よりも大きいように選択される。その後、好ましくは酸化シリコンの絶縁層35が、基板の第1主表面上に形成され、ポリシリコンゲート36が絶縁層35上に、ゲート26がnウェル領域32から電気的に絶縁されるように、ソース領域33と、ドレイン領域34と、を分離するnウェル領域32の一部を少なくとも被覆して形成される。バラクタ30の共通電極CAは、ソース領域33をドレイン領域34へ接続することにより形成される。接続は、ソース電極37およびドレイン電極38を用い、ソース領域33およびドレイン領域34のそれぞれに対し行われる。バラクタ30の第2電極CBは、ゲート電極39を用い、ゲート36に接続される。さらに一般的には、バラクタは、内部に第2領域13、23、33および第3領域14、24、34の半導体材料が形成された、第1領域12、22、32の半導体材料を有するものとして定義されうる。第2領域と第3領域とは、分離領域により分離されている。電気絶縁層15、25、35は、第1領域12、22、32上の、少なくとも分離領域に対応する領域に形成される。その後、実質的導電素子16、26、36が、絶縁層15、25、35上の少なくとも分離領域に対応する領域に、絶縁層15、25、35が実質的導電素子16、26、36を第1、第2、および第3領域から電気的に絶縁するように形成される。実質的導電素子16、26、36は電極CBに接続され、第2領域および第3領域は共通電極CAに接続される。本発明は、シリコンの半導体材料を用いるように制限されるものではないことに注意すべきである。他の半導体材料、例えばGaAsも代わりに用いられうる。さらに、絶縁層15、25、35を形成するためには、酸化シリコン以外の材料、例えば、窒化シリコン、または酸化シリコンと窒化シリコンとの組合せ、も用いられうる。それらの場合には、金属酸化膜半導体トランジスタ、すなわちMOSトランジスタと呼ぶよりも、金属絶縁膜半導体トランジスタ、すなわちMISトランジスタ、と呼ぶ方が、より適切である。上述の実施例には、ソース電極17、27、37、ドレイン電極18、28、38、およびゲート電極19、29、39が含まれているが、本発明は、そのような電極を用いるように制限されるものではないことを理解すべきである。その代わりとして、ソース領域、ドレイン領域、およびゲートは、他の手段により接続されうる。例えば、ゲートへの適切な接続を実現するためには、ポリシリコンを用いることができ、ソース領域13、23、33およびドレイン領域14、24、34を接続するためには、ウェル領域12、22、32内、または基板11、21、31内のイオン注入領域を用いることができる。1つの同じバラクタに対し、接続の異なる方法の組合せを用いることもできる。図4は、本発明の第1実施例の動作の特徴を示す。バラクタ40は、図1のバラクタ10に対応し、図5は、バラクタ40の等価回路図を示す。動作に際しては、電極CAおよびCBの間に電圧が、CAにおける電位がCBにおける電位よりも高くなるように印加される。その時、ウェル領域12の表面領域は空乏化され、その空乏化幅は、図4に空乏化境界41により示されている。バラクタのキャパシタンスは、なかんずく、酸化物キャパシタンスCOX、またはもし絶縁層が酸化物から作られていなければ対応するキャパシタンス、と半導体空乏層キャパシタンスCDとの直列結合に依存する。空乏層キャパシタンスCDは、ひいては、ウェルの電位と、デバイスに印加される電圧、すなわちソース/ドレインとゲートとの間の電圧と、に依存する。バラクタの高いダイナミックレンジは、例えば、CMOSプロセスのスレショルドインプランテーションthresholdimplantationを阻止することにより、主表面領域をできるだけ軽度にドーピングすることによって実現される。バラクタの高いQ係数も、ゲートの電気抵抗Rgateおよびその接続と、ソース領域13とドレイン領域14との間のウェル領域12の電気抵抗Rchannelと、をできるだけ小さく保つことにより実現される。ポリシリコンゲートの電気抵抗は、ゲートをシリサイド化するステップを含めることにより減少させうる。ウェル領域12において少数電荷キャリア42が受ける電気抵抗は、小さい寸法のゲートおよびチャネル領域を用いることにより減少させうる。しかし、小さい寸法のゲートおよびチャネル領域は、時には、受入れ難い小さい数値のキャパシタンスを有するバラクタを与える。この問題は、適切な数のバラクタを並列に接続し、複合バラクタを形成することにより解決される。バラクタ間の接続は、好ましくは、デバイス間の抵抗を低く保ち、それにより複合バラクタの全体的な高Q係数を実現するために、アルミニウムのような低抵抗材料を用いて行う。上述のように、空乏層キャパシタンスCDはウェルの電位にも依存し、従って、デバイスもまた、固定電位を電極CAおよびCBへ印加し、かつウェルへ印加される適切な電圧によりデバイスのキャパシタンスを制御することによって、動作せしめられうる。あるいは、固定電位を電極CAまたはCBの一方へ印加し、他方の電極をウェルに接続し、デバイスを、ウェルへ印加する適切な電圧により制御する。上述の第1実施例の動作の特徴は、本技術分野において公知の原理により、印加される極性に適切な改変を行った後は、第2および第3実施例に対しても同様に当てはまる。上述の第1、第2、および第3実施例は、全てp形半導体基板を用いているが、もし極性および導電形が、本技術分野において公知の原理により改変されれば、n形半導体基板もまた同様に用いられうる。従来の0.25μmまたは0.35μmCMOSプロセスにおいては、実質的にソース領域とドレイン領域との間の距離に相当するゲート長Lgは、好ましくは2μmより小さく、また最も好ましくは1μmより小さく選択される。ゲート幅Wgは、好ましくは20μmより小さく、例えば、15μm、10μm、または5μmに選択される。金属シリサイド化ポリシリコンのような低抵抗ゲート材料が用いられる場合には、ゲート幅は、6μmより小さく選択されうる。図6は、本発明の第4実施例による電圧制御発振器60の回路図を示す。第1、第2、および第3NMOSエンハンスメントトランジスタT1、T2、およびT3のそれぞれのバルクおよびソースは、接地電位へ接続されている。第1トランジスタT1のゲートは、第2トランジスタT2のドレインと、第3トランジスタT3のゲートと、に接続されている。第2トランジスタT2のゲートは、第1トランジスタT1のドレインと、第1インダクタL1の第1電極と、に接続されている。第1インダクタL1の第2電極は、第1抵抗R1の第1電極に接続されている。第2トランジスタT2のドレインは、第2インダクタL2の第1電極に接続されている。第2インダクタの第2電極は、第2抵抗R2に接続されている。第1抵抗R1の第2電極は、第2抵抗R2の第2電極と、第3抵抗Rextの第1電極と、第1キャパシタCextの第1電極と、に接続されている。第3抵抗Rextの第2電極は電源電圧Vccへ接続され、第1キャパシタCextの第2電極は接地電位へ接続されている。この回路は、さらに少なくとも2つのバラクタV1ないしVnを含み、nはバラクタの数である。第1複合バラクタは、所定数のバラクタV1ないしVnを並列に結合することにより形成され、第2複合バラクタは、残りのバラクタを並列に接続することにより形成される。電圧制御発振器の周波数を制御する電圧Vfreqを受けるための入力接続は、第1および第2複合バラクタのそれぞれの第1電極へ接続される。第1複合バラクタの第2電極は、第1トランジスタT1のドレインに接続され、第2複合バラクタの第2電極は、第2トランジスタT2のドレインに接続される。この実施例においては、バラクタV1ないしVnは、NMOSデプレショントランジスタから作られている。複合バラクタの第1電極は、NMOSデプレショントランジスタの、バルクと、全てのソース領域およびドレイン領域と、の間の共通接続により構成される。第1複合バラクタの第2電極は、第1複合バラクタのNMOSデプレショントランジスタのゲート間の共通接続により構成され、第2複合バラクタの第2電極は、第2複合バラクタのNMOSデプレショントランジスタのゲート間の共通接続により構成される。NMOSデプレショントランジスタのゲートは、好ましくはVCO回路に接続され、電圧Vfreqを受けるための入力接続には接続されない。そのわけは、前記ゲートは低い寄生キャパシタンスを有するからである。このVCOの出力信号Ioutは、第3トランジスタT3のドレインに得られる。オプションとして、第3抵抗Rextおよび第1キャパシタCextは、チップ上に集積されない。さらに、第1および第2インダクタL1、L2は、ICのボンディングワイヤのインダクタンスを用いて実現しうる。複合バラクタV1ないしVnを作っているMOSトランジスタのバルクは、該バルクが、これらのトランジスタの他の領域と、順方向へバイアスされたダイオードを形成しない限り、Vfreqと異なる電位、例えばゼロ電位、へ接続されうることに注意すべきである。そのようなものとしてのVCO回路の動作は、本技術分野において公知である。与えられたインダクタを有する与えられたVCO回路における最良のパフォーマンスは、複合バラクタのQ係数およびダイナミックレンジ最小および最大のキャパシタンス値により決定される。本発明の第4実施例によれば、NMOSトランジスタが用いられる。これらのトランジスタは、最低の寄生抵抗、従って、最高のQ係数を与える。スレショルド電圧は、所定の電圧バイアス範囲内において可能な、複合バラクタの最大のダイナミックレンジを与えるように選択される。本発明のバラクタが、従来のCMOSプロセスにより、他のデバイスと共に集積される場合は、例えば、バラクタを、少なくとも1つのウェル領域内に形成することにより、ソース領域およびドレイン領域を、基板から絶縁する必要がある。バラクタの高いダイナミックレンジは、例えば、CMOSプロセスのスレショルドインプランテーションを阻止することにより、ウェル領域を主表面領域においてできるだけ軽度にドーピングすることによって実現されるが、これは必ずしも必要ではなく、その場合には、従来のMOSトランジスタが用いられうる。本発明のバラクタの集積は、基板の導電形と反対の導電形を有する1つのみのウェル領域が使用可能である、古いCMOSプロセスによっても行われうることに注意すべきである。本発明は、従来のCMOSプロセスを用いることにより、上述のバラクタを含む集積電圧制御発振器および/または位相同期ループ回路すなわちPLL回路図示せずを有利に提供する。PLLは、信号を恐らくは無線受信機により受信される基準信号と同期させるために、また、周波数合成器において望ましい周波数を発生させるために、携帯/セルラ電話機においてしばしば用いられる。無線通信装置の機能の多くは、従来のCMOSプロセスにより集積されうるので、VCOおよび/またはPLL回路とこれらの機能とのいっしょの集積は、本発明が高度の集積、従って小さい物理的寸法、を有する無線通信装置を提供することを可能にする。高度の集積はまた、製造コストをも減少させる。複合バラクタのもう2つの実施例を以下に提示し、本発明の電気デバイスが、本発明の範囲から逸脱することなく多くの方法により実現されうることを説明する。図7は、本発明の第5実施例による複合バラクタ70の平面図を示す。さらに、図8および図9は、それぞれ図7の軸線VIII-VIIIおよびIX-IXに沿っての断面図を示す。n形ウェル領域72は、p形基板71内に形成されている。p形領域73、74は、2次元マトリックスをなす等間隔のアイランドを形成するように、ウェル領域72内に形成されている。絶縁層図示せずによりウェルおよび半導体基板から分離されているゲート76は、p形領域73、74の間の領域に対応する領域に形成されている。必ずというわけではないが、好ましくは、ゲート76はまた、全てのp形領域がゲートにより取り巻かれるように延長する。ゲート76は、複合バラクタ70の第1電極を形成する。全てのp形領域73、74は、ポリシリコン77/78の第2層および接続素子77、78により共通に接続され、複合バラクタ70の第2電極を形成する。p形領域73、74は、ソース領域73およびドレイン領域74を、それぞれのソース領域73に最も近い領域がドレイン領域74であり、またその逆も成立するように、形成している。第5実施例の複合バラクタ70の製造方法の例においては、n形ウェル領域72がまずp形半導体基板71内に形成される。ウェル領域の表面上に絶縁層図示せずが形成され、その上に第1ポリシリコン層が形成される。第1ポリシリコン層上には、第1マスク層図示せずが形成される。この第1マスク層は、露出しており、格子形状図示せずを採るようにエッチングされる。次に、第1ポリシリコン層をエッチングし、ゲート76を形成する。従って、ゲート76は、マスクの格子形状を採る。ゲート76は、複合バラクタの第1電極を形成する。マスクの残りが除去され、ゲート76をマスクとして用い、p形ソース領域73およびp形ドレイン領域74が、イオン注入により形成される。このプロセスにおいて、ゲート76の導電率は、ゲートのイオン注入により増大する。あるいは、前記マスクは、イオン注入中も保持される。好ましくは、ゲートの導電率は、ゲート76の金属をシリサイド化することにより増大せしめられる。この構造上に絶縁層図示せずが形成され、その上に第2マスク層図示せずが形成される。この第2マスク層は露出しており、ソース領域73およびドレイン領域74のそれぞれの上に開口を有するマスク図示せずを形成するために、エッチングされる。次に、エッチングステップにより、それらの開口と一致する位置の絶縁材料が除去される。次に、第2マスクが除去され、その上に第2ポリシリコン層77/78が形成される。前のエッチングステップにより、第2ポリシリコン層は、ポリシリコン接続素子77および78のそれぞれにより、ソース領域73およびドレイン領域74のそれぞれに接続することに注意すべきである。それにより、第2ポリシリコン層77/78は、複合バラクタの第2電極を形成する。別の実施例においては、ポリシリコンは接続素子77、78を形成するために用いられ、接続素子77、78を共通に接続するためには、ポリシリコン層77/78の代わりに金属電極が用いられる。第5実施例のデバイスは、いくつかのMOSトランジスタから作られていると考えることができ、それぞれのMOSトランジスタは、ソース領域73と、ドレイン領域74と、ソース領域73とドレイン領域74との間に形成されたチャネル領域と、を有し、それらは複合バラクタを形成するように、第2ポリシリコン層により並列に結合されている。従って、MOSトランジスタのそれぞれの動作は、上述のMOSトランジスタを含むバラクタの動作に対応する。図10は、本発明の第6実施例による複合バラクタ80の平面図を示す。さらに、図11、図12、および図13は、図10の軸線XI-XI、XII-XII、およびXIII-XIIIのそれぞれに沿っての断面図を示す。n形ウェル領域82は、p形基板81内に形成されている。櫛形状を有するp形領域83、91、84、90は、ウェル領域82内に形成されている。絶縁層図示せずにより基板81およびウェル領域82から分離されたゲート86は、櫛形p形領域83、91、84、90のフィンガ間の領域に対応する領域に形成されている。ゲート86はまた、1つの共通ゲート86が形成されるように、フィンガのエッジに沿っても延長する。ゲート86は複合バラクタ80の第1電極を形成し、p形領域83、91、84、90は、複合バラクタ80の第2電極図示せずに接続されている。第6実施例の複合バラクタ80の製造方法の例においては、n形ウェル領域82がp形半導体基板81内に形成される。ウェル領域の表面上に絶縁層図示せずが形成され、その上にポリシリコン層が形成される。そのポリシリコン層上には、第1マスク層図示せずが形成される。この第1マスク層は、露出しており、櫛形状を有する第1マスク図示せずを形成するようにエッチングされる。次に、前記ポリシリコン層をエッチングし、ゲート86を形成する。従って、ゲート86は、マスクの櫛形状を採る。ゲート86は、複合バラクタの第1電極を形成する。マスクの残りが除去され、この構造上に第2マスク層図示せずが形成される。この第2マスク層は露出しており、櫛形ゲートのフィンガと、それらのフィンガを取り巻く領域とが、第2マスクにより被覆されないように開口を有する該第2マスク図示せずを形成するために、前記第2マスク層をエッチングする。その後、p形ソース領域83と、組合わされたp形ソースおよびドレイン領域91と、ドレイン領域84と、これらの領域を接続する接続領域90とが、マスクとして第2マスクのみでなくゲート86をも用い、イオン注入により形成される。このプロセスにおいて、ゲート86の導電率は、ゲートのイオン注入により増大する。あるいは、第1マスクは、イオン注入中も保持される。好ましくは、ゲートの導電率は、ゲート86の金属をシリサイド化することにより増大せしめられる。イオン注入された領域83、91、84、および90は接続され、この接続は複合バラクタの第2電極を形成する。第6実施例のデバイスは、いくつかのMOSトランジスタから作られていると考えることができ、それぞれのMOSトランジスタは、ソース領域91または83と、ドレイン領域91または84と、ゲート86と、ソース領域とドレイン領域との間に形成されたチャネル領域と、を有し、それらは複合バラクタを形成するように、接続領域90により並列に結合されている。従って、MOSトランジスタのそれぞれの動作は、上述のMOSトランジスタを含むバラクタの動作に対応する。別の実施例図示せずにおいては、ゲート86が第2マスクの機能をも行い、従って、後続の諸ステップにおいてイオン注入されるべき領域83、91、84、および90を定めるために第2マスクが不必要であるように、ゲート86が少なくとも製造中に一時的に形成される。第5および第6実施例の複合バラクタ70、80は、並列に結合されたいくつかのバラクタを有するデバイスの例を示す。上述のように、それぞれのバラクタの高いQ係数は、小さい寸法のゲートおよびチャネル領域を用いることにより、またゲートおよびその接続の抵抗をできるだけ小さく保つことにより、実現されうる。しかし、小さい寸法のゲートおよびチャネル領域は、時には、受入れえない小さい数値のキャパシタンスを有するバラクタを与える。従って、適切なキャパシタンスの複合バラクタ、例えば、第5および第6実施例の複合バラクタ70、80は、適切な数のバラクタを並列に結合することにより実現される。それにより、高いQ係数および適切なキャパシタンスを有する複合バラクタが提供される。第5および第6実施例のデバイスを、それらの製造方法により説明したが、本発明の範囲から逸脱することなく、当業者により考えられうる他の製造方法を用いることもできる。さらに、互いに結合された任意の数のMOSトランジスタを有するデバイスを形成しうることは明らかである。本発明の利点は、製造ステップを追加することなく、従来のCMOSプロセスを用いることにより、高周波アプリケーションにおいてさえ、高い共振回路のキューQを有する、すなわち、低い直列抵抗を有するバラクタが実現されうることである。従って、バラクタは、高歩留りおよび低コストで製造されうる。さらに、本発明の利点は、従来のCMOSプロセスを用いて実現することができ、かつ設計にDC減結合キャパシタの追加を必要としない、VCOが提供されることである。これにより、PCB上におけるIC上にもICの外部にも、DC減結合キャパシタの必要がなくなるので、VCOは、経済的に、かつ物理的に小形に、具体化されうる。これらの利点は、小形であることが必要で、かつ大量生産される、携帯電話機のようなハンドヘルド装置内に実現される時は、さらに顕著なものとなる。