半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に、ゲート電極および第1ハードマスクを順に積層してなる積層体を形成する工程と、前記積層体をマスクとして、前記半導体基板に第1のイオン注入を行う工程と、前記積層体の側面上に保護膜を形成する工程と、エッチングにより前記第1ハードマスクを除去する工程と、エッチングにより前記保護膜を除去する工程と、を備える半導体装置の製造方法。請求項1に記載の半導体装置の製造方法において、前記保護膜は、シリコン酸化膜により構成される半導体装置の製造方法。請求項1または2に記載の半導体装置の製造方法において、前記ゲート電極および前記第1ハードマスクは、多結晶シリコンにより構成される半導体装置の製造方法。請求項3に記載の半導体装置の製造方法において、前記積層体を形成する前記工程において、前記積層体は、前記ゲート電極、第2ハードマスクおよび前記第1ハードマスクを順に積層することにより形成され、前記第2ハードマスクは、シリコン酸化膜により構成される半導体装置の製造方法。請求項1ないし4いずれか1項に記載の半導体装置の製造方法において、前記保護膜を形成する前記工程は、前記積層体の側面上および上面上に前記保護膜を成膜する工程と、前記積層体の上面上に形成された前記保護膜を除去する工程と、を有している半導体装置の製造方法。請求項1ないし4いずれか1項に記載の半導体装置の製造方法において、前記保護膜を形成する前記工程は、前記積層体の側面および上面を酸素雰囲気に曝して酸化することにより前記積層体の側面上および上面上に前記保護膜を形成する工程と、前記積層体の上面上に形成された前記保護膜を除去する工程と、を有している半導体装置の製造方法。請求項5または6に記載の半導体装置の製造方法において、前記絶縁膜を形成する前記工程において前記半導体基板上に形成された前記絶縁膜の膜厚は、前記保護膜を形成する前記工程において前記積層体の上面上に形成された前記保護膜の膜厚よりも大きい半導体装置の製造方法。請求項1ないし7いずれか1項に記載の半導体装置の製造方法において、前記保護膜を除去する前記工程の後において、前記ゲート電極の側面上にゲート側壁膜を形成する工程と、前記ゲート電極および前記ゲート側壁膜をマスクとして、前記半導体基板に第2のイオン注入を行う工程と、を備える半導体装置の製造方法。請求項8に記載の半導体装置の製造方法において、前記第2のイオン注入を行う前記工程の後において、前記ゲート電極上、および前記半導体基板のうち露出している領域上にシリサイド層を形成する工程を備える半導体装置の製造方法。半導体基板にイオン注入を行う際、ゲート電極上にハードマスクを設けることにより、チャネリングによって生ずるゲート酸化膜の劣化等を防止することができる。一方で、ゲート電極上に設けられたハードマスクをマスクとして半導体基板にイオン注入を行った後、ハードマスクをエッチングにより除去する場合がある。この場合、ハードマスクを除去する際に、ゲート電極の側面がエッチングされてしまうおそれがあった。ゲート電極の側面がエッチングされると、ゲート電極の幅が設計値より小さくなり、所望のトランジスタ特性が得られないという問題が生じる。本発明によれば、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に、ゲート電極および第1ハードマスクを順に積層してなる積層体を形成する工程と、前記積層体をマスクとして、前記半導体基板に第1のイオン注入を行う工程と、前記積層体の側面上に保護膜を形成する工程と、エッチングにより前記第1ハードマスクを除去する工程と、エッチングにより前記保護膜を除去する工程と、を備える半導体装置の製造方法が提供される。本発明によれば、半導体基板にイオン注入を行う際に用いられる第1ハードマスクを除去する工程の前に、ゲート電極の側面上に保護膜を形成する。このため、第1ハードマスクを除去する際にゲート電極の側面がエッチングされてしまうことを抑制することができる。従って、信頼性の高い半導体装置を製造することが可能となる。本発明によれば、信頼性の高い半導体装置の製造が可能となる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。図1は、第1の実施形態に係る半導体装置を示す断面図である。また、図2~図6は、図1に示す半導体装置の製造方法を示す断面図である。本実施形態における半導体装置の製造方法は、半導体基板50上にシリコン酸化膜40を形成する工程と、シリコン酸化膜40上に、ゲート電極20およびハードマスク34を順に積層してなる積層体10を形成する工程と、積層体10をマスクとして、半導体基板50に第1のイオン注入を行う工程と、積層体10の側面上に保護膜44を形成する工程と、エッチングによりハードマスク34を除去する工程と、エッチングにより保護膜44を除去する工程と、を備える。以下、本実施形態における半導体装置の構成、および半導体装置の製造方法について、詳細に説明する。本実施形態に係る半導体装置は、図1に示すように、半導体基板50と、ゲート絶縁膜42と、ゲート電極20と、ゲート側壁膜70と、ソースドレインエクステンション領域52と、ソースドレイン領域54と、シリサイド層72と、からなるトランジスタ100を備えている。トランジスタ100は、N型MOSFETまたはP型MOSFETである。また、トランジスタ100は、例えばコアトランジスタやI/Oトランジスタ等である。トランジスタ100のゲート長は、例えば50nmである。ゲート絶縁膜42は、半導体基板50上に設けられている。ゲート絶縁膜42は、例えばシリコン酸化膜により構成される。トランジスタ100が高電圧トランジスタである場合、ゲート絶縁膜42の膜厚は、例えば10~20nmである。また、トランジスタ100が低電圧トランジスタである場合、ゲート絶縁膜42の膜厚は、例えば1.5~3nmである。ゲート電極20は、ゲート絶縁膜42上に設けられている。ゲート電極20は、例えば多結晶シリコンにより構成される。また、ゲート電極20の膜厚は、例えば50~120nmである。ゲート電極20の上面には、シリサイド層72が設けられている。ゲート絶縁膜42およびゲート電極20の側壁には、ゲート側壁膜70が形成されている。ゲート側壁膜70は、例えばシリコン酸化膜により構成される。半導体基板50には、ソースドレインエクステンション領域52が形成されている。ソースドレインエクステンション領域52は、ゲート電極20の両側に設けられる。また、半導体基板50にはソースドレイン領域54が形成されている。ソースドレイン領域54は、ゲート電極20の両側に設けられる。また、ソースドレイン領域54は、ゲート電極20からみて、ソースドレインエクステンション領域52の外側に形成される。ソースドレイン領域54の上面には、シリサイド層72が形成されている。次に、図2~図6を用いて、本実施形態に係る半導体装置の製造方法を説明する。まず、図2aに示すように、半導体基板50上に、熱酸化法等を用いてシリコン酸化膜40を形成する。シリコン酸化膜40は、例えばトランジスタ種ごとに形成することができる。次いで、シリコン酸化膜40上に、多結晶シリコン膜22、シリコン酸化膜36および多結晶シリコン膜38を順に成膜する。次いで、多結晶シリコン膜38上にレジスト膜を形成した後、当該レジスト膜を露光現像してパターニングを行う。これにより、パターニングされたレジスト膜60が形成される。図2aにおいて成膜される各層の膜厚は次のようである。シリコン酸化膜40の膜厚は、例えば10~20nmである。また、多結晶シリコン膜22の膜厚は、50~120nmである。また、シリコン酸化膜36の膜厚は、例えば20~30nmである。また、多結晶シリコン膜38の膜厚は、例えば50~100nmである。なお、この場合、製造される半導体装置が有するトランジスタ100のゲート長は、例えば50nmとすることができる。シリコン酸化膜36は、後述するように、イオン注入においてマスクとして機能するハードマスク32を構成する。同様に、多結晶シリコン膜38は、イオン注入においてマスクとして機能するハードマスク34を構成する。このため、シリコン酸化膜36および多結晶シリコン膜38の膜厚は、後述するイオン注入における注入エネルギーに応じて、適切な値に設定することが可能である。次に、パターニングされたレジスト膜60をマスクとしてエッチングすることにより、多結晶シリコン膜38、シリコン酸化膜36および多結晶シリコン膜22を順に除去する。次いで、レジスト膜60を除去する。これにより、図2bに示すように、シリコン酸化膜40上に、ゲート電極20、ハードマスク32およびハードマスク34を順に積層してなる積層体10を形成することができる。このとき、ゲート電極20は、多結晶シリコンにより構成されることとなる。また、ハードマスク32は、シリコン酸化膜により構成される。また、ハードマスク34は、多結晶シリコン膜により構成される。次に、図3aに示すように、積層体10をマスクとして、半導体基板50にイオン注入を行う。これにより、ソースドレインエクステンション領域52が形成される。当該イオン注入は、例えば半導体基板50上にレジスト膜を設け、トランジスタ種ごとに行う。この場合、例えばN型MOSFETとP型MOSFETに分けてイオン注入を行う。また、例えばコアトランジスタとI/Oトランジスタに分けてイオン注入を行うこともできる。本実施形態においては、ゲート電極20上にハードマスク32およびハードマスク34が設けられている。このため、当該イオン注入の際に、ゲート電極20においてチャネリングが発生することを防止することができる。なお、チャネリングとは、ゲート電極に用いる多結晶シリコンが配向性を有するため、特定の方向にイオンが侵入しやすくなる現象をいう。チャネリングが発生した場合、ゲート電極下に位置する絶縁膜等の劣化を招く場合がある。すなわち、本実施形態によれば、シリコン酸化膜40の劣化を抑制することが可能となる。次に、図3bに示すように、積層体10の側面上および上面上に、保護膜44を形成する。保護膜44は、例えばLP-CVDLowPressureChemicalVaporDepositionやALDAtomicLayerDepositionにより成膜することができる。保護膜44は、例えばシリコン酸化膜により構成される。また、保護膜44の膜厚は、例えば3~8nmである。次に、図4aに示すように、積層体10の側面上に形成された保護膜44を残しつつ、積層体10の上面上に形成された保護膜44を除去する。これにより、ハードマスク34の上面が露出することとなる。本実施形態において、保護膜44は、シリコン酸化膜により構成される。このため、積層体10の上面上に形成された保護膜44を除去する当該工程において、保護膜44とともに、平面視で積層体10と重ならない領域に位置するシリコン酸化膜40の一部が除去されることとなる。積層体10の上面上に形成された保護膜44の除去は、例えば異方性ドライエッチングによるエッチバックにより行われる。この場合、例えばCHF3およびCH2F2からなるエッチングガスを用いることができる。また、図2aに示す工程において半導体基板50上に形成されたシリコン酸化膜40の膜厚は、図3bにおいて積層体10の上面上に形成された保護膜44の膜厚よりも厚いことが好ましい。この場合、積層体10の上面上に形成された保護膜44を除去する工程において、半導体基板50の表面が露出してしまうことを防止することができる。次に、図4bに示すように、ハードマスク34を除去する。ハードマスク34の除去は、例えばドライエッチングにより行われる。ハードマスク34のエッチングは、シリコン酸化膜に対する多結晶シリコン膜のエッチングレートが高い条件において行うことができる。このため、多結晶シリコン膜からなるハードマスク34を除去する当該工程において、ゲート電極20の側面上に設けられたシリコン酸化膜からなる保護膜44が除去されることを抑制することができる。これにより、ゲート電極20の側面がエッチングされてしまうことを防止することができる。また、ハードマスク34を除去する当該工程において、ゲート電極20の上面上に設けられたシリコン酸化膜からなるハードマスク32が除去されることを抑制することもできる。これにより、ゲート電極20の上面がエッチングされてしまうことを防止することができる。ハードマスク34のエッチングにおいては、例えばHBrとO2を含有するエッチングガスや、SF6とN2を含有するエッチングガスを用いることができる。具体的には、ハードマスク34のエッチングにおいて、Cl2とHBrとO2からなるエッチングガスを用いることができる。このようなエッチングガスを用いることにより、シリコン酸化膜に対する多結晶シリコン膜のエッチングレートを10倍以上とすることができる。これにより、ゲート電極20の側面上に設けられた保護膜44が薄くとも、ゲート電極20の側面がエッチングされることを十分に抑制することができる。次に、図5aに示すように、保護膜44を除去する。保護膜44の除去は、例えばウェットエッチングにより行われる。保護膜44のエッチングには、例えばDHFDilutedHFやBHFBufferedHF等を用いることができる。なお、ハードマスク32は、保護膜44に対して十分に膜厚が大きい。このため、図5aに示すように、保護膜44の除去工程後、ハードマスク32の一部は、ゲート電極20上に残存することとなる。次いで、ゲート電極20と重ならない領域に位置するシリコン酸化膜40を除去する。これにより、ゲート電極20下のみに、ゲート絶縁膜42が残ることとなる。また、ゲート電極20と重ならない領域において、半導体基板50の表面が露出することとなる。次に、ゲート電極20上および半導体基板50上に、絶縁膜を堆積する。当該絶縁膜は、例えばシリコン酸化膜によって構成される。次いで、当該絶縁膜に対し異方性ドライエッチングを行う。これにより、図5bに示すように、ゲート電極20およびゲート絶縁膜42の側面上にゲート側壁膜70が形成されることとなる。なお、当該エッチング工程により、ゲート電極20上および半導体基板50上に堆積した絶縁膜とともに、ゲート電極20上に形成されたハードマスク32が除去される。次に、ゲート電極20およびゲート側壁膜70をマスクとして、半導体基板50にイオン注入を行う。これにより、図6aに示すように、ソースドレイン領域54が形成される。次に、図6bに示すように、ゲート電極20上、および半導体基板50のうち露出している領域上にシリサイド層72を形成する。すなわち、ゲート電極20上およびソースドレイン領域54上に、シリサイド層72が形成されることとなる。シリサイド層72は、半導体基板50上およびゲート電極20上に、Ti、Co、またはNi等の金属膜を堆積し、これを熱処理することにより形成される。ゲート電極20上にシリサイド層72を形成することにより、トランジスタのコンタクト抵抗を低減することができる。これにより、本実施形態に係る半導体装置が形成されることとなる。次に、本実施形態の作用および効果を説明する。ゲート電極上に設けられたハードマスクをマスクとして半導体基板にイオン注入を行った後、ハードマスクをエッチングにより除去する場合がある。この場合、ハードマスクを除去する際に、ゲート電極の側面がエッチングされてしまうおそれがあった。これは、ゲート電極と当該ハードマスクが、ともに多結晶シリコン膜により構成されている場合に、特に顕著となる。本実施形態によれば、半導体基板50にイオン注入を行う際に用いられるハードマスク34を除去する工程の前に、ゲート電極20の側面上に保護膜44を形成する。すなわち、ハードマスク34を除去する工程において、ゲート電極20の側面は、保護膜44により保護されることとなる。このため、ハードマスク34を除去する際にゲート電極20の側面がエッチングされてしまうことを抑制することができる。従って、信頼性の高い半導体装置を製造することが可能となる。また、本実施形態によれば、保護膜44は、シリコン酸化膜によって構成されている。このため、多結晶シリコン膜からなるハードマスク34を除去する際に、シリコン酸化膜に対する多結晶シリコン膜のエッチングレートが高い条件においてエッチングを行うことで、保護膜44が除去されることが抑制される。これにより、ハードマスク34を除去する際に、ゲート電極20の側面を保護膜44によって十分に保護し、ゲート電極20の側面がエッチングされてしまうことを防止することができる。低電圧トランジスタと高電圧トランジスタを搭載したSoCにおいては、例えば低電圧トランジスタと高電圧トランジスタにおいてゲート電極の膜厚を等しくすることにより、製造工程数を減らして、製造コストを低減することが求められる。しかし、高電圧トランジスタでは、半導体基板へ拡散層を形成する際のイオン注入エネルギーが高くなるため、低電圧トランジスタに合わせた薄い膜厚のゲート電極では、チャネリングが発生しやすくなり、ゲート電極直下の領域までイオンが注入されやすくなる。本実施形態によれば、ハードマスク34およびハードマスク32をマスクとしたイオン注入により、ソースドレインエクステンション領域52を形成する。このため、高電圧トランジスタのゲート電極の膜厚を、低電圧トランジスタのゲート電極に合わせた薄い膜厚としても、イオン注入の際に高電圧トランジスタのゲート電極においてチャネリングが発生することを抑制することができ、ゲート電極直下の領域までイオンが注入されることを抑制することができる。従って、半導体装置の製造工程数を減らし、製造コストを低減しつつ、高品質の半導体装置を提供することが可能となる。また、本実施形態によれば、ソースドレインエクステンション領域52を形成するイオン注入の際に用いるハードマスクを、ハードマスク32およびハードマスク34を積層した2層構造としている。このため、ゲート電極20の膜厚を薄くした場合でも、ゲート電極20におけるチャネリングを十分に抑制することが可能となる。第2の実施形態に係る半導体装置の製造方法は、保護膜44の形成方法を除いて、第1の実施形態に係る半導体装置の製造方法と同様である。本実施形態に係る半導体装置の製造方法を説明する。まず、半導体基板50上にシリコン酸化膜40、多結晶シリコン膜22、シリコン酸化膜36、および多結晶シリコン膜38を順に積層する。次いで、多結晶シリコン膜38、シリコン酸化膜36、および多結晶シリコン膜22をエッチングし、ハードマスク34、ハードマスク32、およびゲート電極20を順に積層してなる積層体10を形成する。次いで、積層体10をマスクとして、半導体基板50にイオン注入を行い、ソースドレインエクステンション領域52を形成する。これらの工程については、第1の実施形態と同様に行うことができる。次に、保護膜44を形成する。保護膜44は、積層体10の側面および上面を酸素雰囲気に曝して酸化することにより、積層体10の側面上および上面上に形成される。このように、積層体10の表面を酸素雰囲気で酸化することにより保護膜44を形成するため、1~2nm程度の薄い膜厚を有する保護膜44を形成することができる。保護膜44は、例えば酸素アッシング等を用いて形成することができる。次に、積層体10の上面上に形成された保護膜44を、例えば異方性ドライエッチングによってエッチバックすることにより、除去する。当該エッチングでは、例えばCHF3とCH2F2からなるエッチングガスを用いることができる。次いで、多結晶シリコン膜からなるハードマスク34を除去する。ハードマスク34の除去は、例えばドライエッチングにより行われる。当該ドライエッチングにおいては、例えばSF6とO2を含有するエッチングガスを用いる。これにより、シリコン酸化膜に対する多結晶シリコン膜のエッチングレートを10倍以上となる。このため、多結晶シリコン膜からなるハードマスク34を除去する当該工程において、シリコン酸化膜からなる保護膜44によりゲート電極20の側面を保護し、ゲート電極20の側面がエッチングされてしまうことを防止することができる。なお、保護膜44は、1~2nm程度の薄い膜厚を有するため、ハードマスク34を除去する当該工程において、ハードマスク34と同時に除去することができる。次いで、ゲート電極20と重ならない領域に位置するシリコン酸化膜40を除去して、ゲート電極20下にゲート絶縁膜42を形成する。次に、ゲート電極20およびゲート絶縁膜42の側面上にゲート側壁膜70を形成する。次いで、ゲート電極20およびゲート側壁膜70をマスクとしたイオン注入により、ソースドレイン領域54を形成する。そして、ゲート電極20上およびソースドレイン領域54上に、シリサイド層72を形成する。これらの工程についても、第1の実施形態と同様に行うことができる。これにより、本実施形態に係る半導体装置が製造される。本実施形態においても、第1の実施形態と同様の効果を得ることができる。また、本実施形態によれば、酸素雰囲気に曝して積層体10の表面を酸化することにより、保護膜44を形成する。このため、第1の実施形態と比較して、より簡便な方法によって、薄い保護膜を形成することが可能となる。さらに、本実施形態によれば、保護膜44は、例えば1~2nm程度の薄い膜厚を有する膜とすることができる。このため、保護膜44は、ハードマスク34を除去する工程において、ハードマスク34と同時に除去することができる。これにより、保護膜44をウェットエッチングにより除去する工程が不要となる。従って、第1の実施形態と比較して、半導体装置の製造を容易に行うことができる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。