"複数のメモリセルそれぞれに接続されたワード線を共通にもつNANDストリングの集合を物理ブロックとして有するメモリセルアレイと、複数のワード線を駆動するロウデコーダと、を具備し、前記物理ブロックは、複数の第1論理ブロックに分割され、前記ロウデコーダは、前記複数の第1論理ブロックそれぞれに対応して設けられ、対応する第1論理ブロック内に不良がある場合、不良を示すフラグを記憶する複数のラッチ回路と、選択されたワード線が属する第1論理ブロックに対応する前記ラッチ回路に前記フラグが記憶されている場合、前記第1論理ブロックに属するワード線の駆動を阻止し、選択されたワード線が属する第1論理ブロックに対応する前記ラッチ回路に前記フラグが記憶されていない場合、前記第1論理ブロックを含む物理ブロックに属するワード線の駆動を許可する駆動回路と、を具備することを特徴とする不揮発性半導体記憶装置。前記メモリセルアレイは、前記複数の第1論理ブロックそれぞれに対応する不良を示すフラグが記憶された第1の領域をさらに有し、前記第1の領域の不良を示すフラグは、電源投入後に読み出され、前記複数の第1論理ブロックそれぞれに対応するラッチ回路にセットされることを特徴とする請求項1に記載の不揮発性半導体記憶装置。前記第1論理ブロックは、複数の第2論理ブロックに分割されており、前記メモリセルアレイは、前記複数の第2論理ブロックそれぞれに対応して不良を示すフラグを記憶することが可能な第2の領域を有し、前記第2の領域の不良を示すフラグに対する第2論理ブロックの選択を阻止するコントローラをさらに備えることを特徴とする請求項2に記載の不揮発性半導体記憶装置。前記ロウデコーダは、複数の第1論理ブロックを選択する選択信号及び前記不良を示すフラグを設定するための信号に基づき前記複数のラッチ回路のそれぞれに前記不良を示すフラグを設定する複数の第1論理回路と、前記複数の第1論理回路の出力信号と前記選択信号が供給され、前記駆動回路を構成する第2論理回路とを具備することを特徴とする請求項1乃至請求項3の何れか1項に記載の不揮発性半導体記憶装置。前記メモリセルアレイは、半導体基板上に柱状に形成されたシリコン層と、前記シリコン層の側壁面を囲むようにトンネル絶縁膜,電荷蓄積層,及びブロック絶縁膜が形成されたゲート絶縁膜部と、前記ゲート絶縁膜部の側壁面を囲むように形成され、且つ前記基板上に複数の層間絶縁膜と前記ワード線となる複数の制御ゲート電極層が交互に積層された積層構造部とを有し、前記シリコン層,トンネル絶縁膜,電荷蓄積層,ブロック絶縁膜,及び制御ゲート電極層からなる縦型トランジスタでメモリセルが構成され、隣接する2つのシリコン層が底部で電気的に接続されて1つのNANDストリングが構成され、前記NANDストリングの一方の前記シリコン層に設けられたメモリセルに接続されたワード線が第1の方向に引き出されて前記第1グループが構成され、他方のシリコン層に設けられたメモリセルに接続されたワード線が第2の方向に引き出されて前記第2グループが構成され、同一方向に引き出された同一層のワード線は共通接続されていることを特徴とする請求項1乃至請求項4の何れか1項に記載の不揮発性半導体記憶装置。本実施形態は、不良に対して使用可能なメモリセルの救済効率を向上させることが可能な不揮発性半導体記憶装置を提供する。実施形態の不揮発性半導体記憶装置によれば、複数のメモリセルそれぞれに接続されたワード線を共通にもつNANDストリングの集合を物理ブロックとして有するメモリセルアレイと、複数のワード線を駆動するロウデコーダと、を具備し、前記物理ブロックは、複数の第1論理ブロックに分割され、前記ロウデコーダは、前記複数の第1論理ブロックそれぞれに対応して設けられ、対応する第1論理ブロック内に不良がある場合、不良を示すフラグを記憶する複数のラッチ回路と、選択されたワード線が属する第1論理ブロックに対応する前記ラッチ回路に前記フラグが記憶されている場合、前記第1論理ブロックに属するワード線の駆動を阻止し、選択されたワード線が属する第1論理ブロックに対応する前記ラッチ回路に前記フラグが記憶されていない場合、前記第1論理ブロックを含む物理ブロックに属するワード線の駆動を許可する駆動回路と、を具備することを特徴とする。以下、実施の形態について、図面を参照して説明する。全図に亘り、同一部分には同一符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。第1の実施形態[不揮発性半導体記憶装置の構成]図1は、第1の実施形態に係わる3次元積層型不揮発性半導体記憶装置の回路構成を示すブロック図である。本実施形態の3次元積層型不揮発性半導体記憶装置は、BiCSフラッシュメモリ10と、メモリコントローラ20とを有する。ここで、BiCSフラッシュメモリ10は、メモリセルアレイ11、センスアンプ12、カラムアドレスバッファ/カラムデコーダ13、ロウデコーダ14、制御回路15、電圧生成回路16、パワーオン検出回路17、ロウアドレスバッファ18、入出力バッファ19を備えている。メモリセルアレイ11は、後述するように、複数のメモリセルが垂直方向に積層された3次元積層型不揮発性半導体記憶装置である。メモリセルアレイ11の一部のブロックは、例えばROMヒューズ領域11a、管理領域11bとして使用される。ROMヒューズ領域11aには、例えば不良カラムを置換するためのカラム置換情報、各種動作モードを決めるパラメータや、各種電圧を発生するためのトリミング結果、及び不良ブロックを示すバッドブロック情報が記憶される。また、管理領域11bには、後述するように、後天的に発生したバッドブロックを示すバッドブロック情報が記憶される。<センスアンプ及びカラムアドレスバッファ/カラムデコーダ>図1に示すように、センスアンプ12は、ビット線BLを介してメモリセルアレイ11と接続される。センスアンプ12は、読み出しの際にメモリセルアレイ11のデータをページ単位で読み出しを行い、書き込みの際にメモリセルアレイ11にデータをページ単位で書き込む。また、センスアンプ12はカラムアドレスバッファ/カラムデコーダ13とも接続されている。センスアンプ12はカラムアドレスバッファ/カラムデコーダ13から入力される選択信号をデコードし、ビット線BLの何れかを選択して駆動する。センスアンプ12は、書き込む際のデータを保持するデータラッチの機能も兼ねる。本実施形態のセンスアンプ2は、複数個のデータラッチ回路を有する。例えば1つのセルに2ビットのデータを記憶するマルチレベルセルMLCに適用されるセンスアンプは、3つのデータラッチを有している。カラムアドレスバッファ/カラムデコーダ13は、メモリコントローラ20から入出力バッファ19を介して入力されるカラムアドレス信号を一時的に格納し、カラムアドレス信号に従ってビット線BLの何れかを選択する選択信号をセンスアンプ12に出力する。<ロウデコーダ>ロウデコーダ14は、ロウアドレスバッファ18を介して入力されるロウアドレス信号をデコードし、メモリセルアレイのワード線WL及び選択ゲート線SGD、SGSを選択して駆動する。また、このロウデコーダ14は、メモリセルアレイ11のブロックを選択する部分とページを選択する部分を有する。なお、本実施形態のBiCSフラッシュメモリ10は、図示せぬ外部入出力端子I/Oを有し、この外部入出力端子I/Oを介して入出力バッファ19とメモリコントローラ20とのデータの授受が行われる。外部入出力端子I/Oを介して入力されるアドレス信号は、ロウアドレスバッファ18を介してロウデコーダ14及びカラムアドレスバッファ/カラムデコーダ13に出力される。<制御回路>制御回路15は、メモリコントローラ20を介して供給される各種外部制御信号書き込みイネーブル信号WEn、読み出しイネーブル信号REn、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE等とコマンドCMDに基づき、データの書き込み及び消去のシーケンス制御、及び読み出し動作を制御する。制御回路15は、パワーオン検出回路17から入力されるパワーオン検知信号を受けて、初期化動作を自動的に行う。<電圧生成回路>電圧発生回路16は、制御回路15により制御され、書き込み、消去及び読み出しの動作に必要な各種内部電圧を発生する。この電圧発生回路16は、電源電圧より高い内部電圧を発生するための昇圧回路を有している。<パワーオン検出回路>パワーオン検出回路17は、制御回路15に接続される。パワーオン検出回路17は、電源の投入を検出し、制御回路15に検知信号を出力する。<メモリコンロトーラ>メモリコンロトーラ20は、BiCSフラッシュメモリ10の動作に必要なコマンドなどを出力し、BiCSフラッシュメモリ10の読み出し、書き込みや消去を行う。このメモリコントローラ20は、RAMRandomAccessMemoryやECCErrorCorrectingCode回路を含んでいる。<メモリセルアレイ>図2、図3は、本実施形態のメモリセルアレイ11を示している。なお、図2及び図3は、説明を簡単にするためにワード線WLの層数を4層としている。図2は、本実施形態のメモリセルアレイ11の素子構造例を示す斜視図である。本実施形態のメモリセルアレイは、隣接する直列接続された複数のメモリセルの下端をパイプ接続と呼ばれるトランジスタで接続したp-BiCSメモリとなっている。メモリセルアレイ11は、m×n個m、nは自然数のNANDストリングMSを有している。図2は、m=6、n=2の一例を示している。各NANDストリングMSは、隣接する直列接続された複数のトランジスタMTr0~MTr7の下端がパイプ接続され、上端にソース側選択トランジスタSSTr及びドレイン側選択トランジスタSDTrが配置されている。本実施形態に係わる不揮発性半導体記憶装置において、NANDストリングMSを構成するメモリトランジスタMTr以下、メモリセルと称すは、半導体層を複数積層することによって形成されている。各NANDストリングMSは、U字状半導体SC、ワード線WLWL0~WL7、ソース側選択ゲート線SGS、ドレイン側選択ゲート線SGDを有している。また、NANDストリングMSは、バックゲート線BGを有している。U字状半導体SCは、ロウ方向からみてU字状に形成されている。U字状半導体SCは、半導体基板Baに対して略垂直方向に延びる一対の柱状部CL、及び一対の柱状部CLの下端を連結させるように形成された連結部JPを有する。なお、柱状部CLは、円柱状であっても、角柱状であってもよい。また、柱状部CLは、段々形状を有する柱状であってもよい。ここで、ロウ方向は、積層方向に直交する方向であり、後述するカラム方向は、垂直方向及びロウ方向に直交する方向である。U字状半導体SCは、一対の柱状部CLの中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、U字状半導体SCは、ロウ方向及びカラム方向から構成される面内にマトリクス状となるように配置されている。各層のワード線WLは、ロウ方向に平行に延びている。各層のワード線WLは、カラム方向に一定の間隔を設けて、互いに絶縁分離してライン状に形成されている。カラム方向の同一位置に設けられ、ロウ方向に配置されたメモリセルMTr0~MTr7のゲートは、同一のワード線WLに接続されている。各ワード線WLは、NANDストリングMSに略垂直に配置されている。ドレイン側選択ゲート線SGDは、最上部のワード線WLの上方に設けられ、ロウ方向に平行に延びている。ソース側選択ゲート線SGSもドレイン側選択ゲート線SGDと同様に、最上部のワード線WLの上方に設けられ、ロウ方向に平行に延びている。また、ソース側選択トランジスタSSTrは共通ソース線SLに接続され、ドレイン側選択トランジスタSDTrは最上層のビット線BLに接続されている。図3は、ワード線WLの引き出し部のレイアウトを示す上面図であり、2つのブロックを示している。上述したように、1つのU字状半導体SCに形成される1つのNANDストリングに関して、一方の柱状部CLに設けられるセルのワード線群WL0~WL3と、他方の柱状部CLに設けられるセルのワード線群WL4~WL7とは互いに逆方向に引き出されている。図3の例では、ドレイン側選択ゲート線SGDは例えばOut側に引き出され、ソース側選択ゲート線SGSは例えばIn側に引き出されている。このように逆方向に引き出す理由は、引き出す本数を減らすことにより、メタル配線層数の増加を抑制するためである。上記p-BiCSメモリは、4層のワード線WLを持っているため、1ストリングは、8本のワード線WLにより構成されている。各ワード線WL0~3、WL4~7は、それぞれ櫛状に形成されている。すなわち、ワード線WL0~3は、ビット線BLと直交して配置され、柱状部CLが設けられるワード線の本体P11をそれぞれ有し、ワード線WL4~7は、ビット線BLと直交して配置され、柱状部CLが設けられるワード線の本体P12をそれぞれ有している。ワード線WL0~3の本体P11とワード線WL4~7の本体P12は、それぞれ同一レイヤーにおいて、2本おきに配置されている。ワード線WL0~3の複数の本体P11の一端In側端部は、ビット線BLに沿って配置された複数の連結部P12によりそれぞれ共通接続されている。また、ワード線WL4~7の複数の本体P21の他端Out側端部は、ビット線BLに沿って配置された複数の連結部P22により共通接続されている。各ブロックBLKn、BLKn1のIn側及びOut側には、それぞれロウデコーダ14n、14n1が配置されている。これらロウデコーダ14n、14n1の上方には、ブロックBLKn、BLKn1に共通のグローバル配線が設けられている。すなわち、In側のロウデコーダ14n、14n1の上方には、ブロックBLKn、BLKn1のワード線WL0~WL3に共通接続された配線CG0~CG3と、ソース側選択ゲート線SGS0~3に共通接続された同名のソース側選択ゲート線SGS0~3が配置されている。また、Out側のロウデコーダ14n、14n1の上方には、ブロックBLKn、BLKn1のワード線WL4~WL7に共通接続された配線CG4~CG7と、ドレイン側選択ゲート線SGD0~3に共通接続された同名のドレイン側選択ゲート線SGD0~3が配置されている。図4は、一般的なp-BiCSメモリのブロック構成を示している。図4に示すように、このP-BiCSメモリは、48層のワード線を有し、24個のU字型のストリングを1ブロックとしている。ページ長が8KBで、1つのメモリセルに1ビットを記憶するシングルレベルセルSLCである場合、1ブロックの容量は、18432KBとなる。これは、1ブロックが64本のワード線WLを有し、ページ長が8KBのNANDフラッシュメモリ1ブロック当たりの容量は512KBと比較して非常に大きい。また、一般的な平面型のNANDフラッシュメモリにおいて、例えば隣接するワード線同士が短絡した場合、これらワード線を含むブロックをバッドブロック不良ブロックとして、使用不能とされる。このような、一般的なNANDフラッシュメモリの制御を、大きな容量のブロックを有するp-BiCSメモリに適用した場合、大きな容量が使用不能となってしまう。このため、p-BiCSメモリは、バッドブロックによって、一般的なNANDフラッシュメモリの数十倍の速さで使用可能な容量が減少する可能性がある。そこで、本実施形態は、使用可能な容量の減少を防止するため、以下のように構成している。以下、各実施形態において、共通のワード線を持つストリングの集まりを、物理ブロックフィジカルブロックと呼ぶ。また、各実施形態において、ブロックは、消去単位を意味しない。データの消去は、例えばソース線SLを共有するストリング単位、或いは、別の単位で実行することが可能である。図5は、本実施形態におけるブロック構成の例を示している。図5は、1つのフィジカルブロックの構成を示している。本実施形態のp-BiCSメモリは、上述したように、共通のワード線を持つ複数のメモリセルが1つのロジカルブロック論理ブロックを構成する。図5に示すように、ワード線WL0~WL47に接続された複数のメモリセルがロジカルブロック0を構成し、ワード線WL48~WL95に接続された複数のメモリセルがロジカルブロック1を構成する。つまり、これら2つのロジカルブロック第1ロジカルブロックともいう。以下、第1の実施形態で用いるロジカルブロックは全て第1のロジカルブロックを示すがフィジカルブロックを構成する。これら2つのロジカルブロックがロウデコーダにより、別々に選択され駆動される。この構成によれば、例えばロジカルブロック0内の異なるレイヤー間において、隣接するワード線同士が短絡した場合、ロジカルブロック0のみをバッドブロックとし、ロジカルブロック1は正常なブロックとすることができる。このようにすることによって、使用不能となる容量を1/2に抑えることが可能となる。そこで、本実施形態に係るロウデコーダは、2つのロジカルブロックのそれぞれに対応して、例えば2つのバッドブロックを示すフラグBBF_L、BBF_Rを保持する2つのラッチを配置している。図6は、本実施形態に係るロウデコーダに含まれるブロックデコードの一例を示している。図6に示すように、ブロックデコーダは、BBF_L、BBF_Rをそれぞれ保持するラッチ回路31a,31b、インバータ32a,32b、ANDゲート33a,33b,34a,34b,35、及びORゲート36により構成されている。ANDゲート33aは、ブロック選択信号BLKSELpreと、テストなどの特別な条件を含む信号SELLと、信号BBFSETを入力し、ラッチ回路31aに出力する。ANDゲート33bは、ブロック選択信号BLKSELpreと、テストなどの特別な条件を含む信号SELRと、信号BBFSETを入力し、ラッチ回路31bに出力する。ラッチ回路31aの出力はインバータ32aを介してANDゲート34aの一方の入力端に供給される。ANDゲート34aの他方の入力端には信号SELLが供給される。ラッチ回路31bの出力はインバータ32bを介してANDゲート34bの一方の入力端に供給される。ANDゲート34bの他方の入力端には信号SELRが供給される。ANDゲート34a,34bの出力はORゲート36に供給され、ORゲート36の出力はANDゲート35の一方の入力端に供給される。また、ANDゲート35の他方の入力端にはブロック選択信号BLKSELpreが入力される。そして、ANDゲート35の出力がブロック選択信号BLKSELとして出力されるようになっている。ANDゲート34a,34b、ANDゲート35、及びORゲート36は、例えばワード線の駆動回路を構成している。不良を示すフラグBBF_L,BBF_Rは、例えば電源投入時のパワーオンリセット処理において、ラッチ回路31a、31bに設定される。このため、不良なフィジカルブロックアドレスは、メモリセルアレイ11のROMヒューズ領域11aに記憶される。ROMヒューズ領域11aに記憶された不良なフィジカルブロックアドレスは、後述するパワーオンリセット処理において読み出される。このアドレスに基づき、ラッチ回路31a、31bが設定される。また、ROMヒューズ領域11aには、後述するように、例えばダイソートテストの結果に基づき、不良を示すフラグと不良ブロックの扱い単位であるロジカルブロックアドレスとが対応づけて保持される。図5に示すブロック構成のメモリセルアレイにおいては、図6に示すように、一方側In側に引き出されたワード線WL0~WL47はそれぞれスイッチングトランジスタを介して制御信号線CG0~CG47に接続されている。即ち、ワード線WL0はトランジスタSW0を介してCG0に接続され、ワード線WL1はトランジスタSW1を介してCG1に接続され、ワード線WL47はトランジスタSW47を介してCG47に接続されている。また、他方側Out側に引き出されたワード線WL48~WL95はそれぞれスイッチングトランジスタを介して制御信号線CG48~CG95に接続されている。即ち、ワード線WL95はトランジスタSW95を介してCG95に接続され、ワード線WL94はトランジスタSW94を介してCG94に接続され、ワード線WL48はトランジスタSW48を介してCG48に接続されている。トランジスタSW0~SW95の各ゲートはANDゲート35の出力端に共通接続されている。なお、制御信号線CG0~CG95は、ページを選択するためのページデコーダ図示せずに接続されている。ここで、信号SELLは、書き込み動作、読み出し動作、消去動作などのユーザーモードでワード線WL0からWL47が選択された場合にハイレベルになる信号である。同様に、信号SELRは、ユーザーモードでワード線WL48からWL95が選択された場合にハイレベルになる信号である。本実施形態では、例えば、ワード線WL0とWL1がショートしていた場合、ロジカルブロック0に対応するラッチ回路31aに不良を示すフラグBBF_Lを設定し、ラッチ回路31aはハイレベルにセットされる。すなわち、信号BLKSELpre、SELL、及びBBFSETをハイレベルとし、ラッチ回路31aにハイレベルがセットされる。したがって、例えば、書き込み動作時に、ロジカルブロック0のワード線WL0からWL47のどれかが選択される場合において、信号BLKSELpre、SELLがハイレベルとされた場合、ラッチ回路31aの出力信号がハイレベルであるため、ANDゲート35から出力されるブロック選択信号BLKSELがハイレベルにならない。したがって、フィジカルブロック単位で非選択状態となり、ロジカルブロック0、1の全てのワード線WLはフローティング状態を保持し、他に悪影響を及ぼすことがない。一方、このフィジカルブロックのワード線WL48からWL95が選択される場合において、信号BLKSELpre、SELRがハイレベルとされた場合、ラッチ回路31bの出力信号がローレベルであるため、ANDゲート35から出力されるブロック選択信号BLKSELがハイレベルとなり、フィジカルブロックが選択状態となる。このとき、トランジスタSW48~SW95の何れかを介して選択WLにVPGMが印加され、選択ワード線の周辺のワード線には、VISO/VGP/VPASSなどのブーストオプションに応じた電圧が転送される。ここで、VISOは、例えば消去状態のメモリセルオンさせるVpassより低いチャネル分離用の電圧であり、VGPは、例えばVpassより低く、VISOより高い電圧である。また、プログラム動作において、ロジカルブロック0のワード線WL48からWL95が選択された場合、ワード線WL0からWL47に全てVpassを印加する。ワード線WL48からWL95から例えばワード線WL0は離れており、ブースト効率を向上させる制御は必要ないためである。その結果、仮にワード線WL0とWL1がショートしていても問題にならないことが期待できる。図7は、ダイソートテスト時の動作を示している。上記動作を行うため、ダイソートテストにおいて、テスタにより様々なテストが行われ、メモリセルアレイ11からバッドブロックが検出される。この検出されたバッドブロックのアドレスはROMヒューズ領域11aに記憶される。前述したように、図4に示すワード線WL0~WL47と、ワード線WL48~WL95は、共通するロウデコーダ内の別々のラッチ回路によってバッドブロックとして登録を行う。バッドブロックとして登録する単位で良不良ブロックの判定を行う必要があることから、ダイソートテストにおいて、ワード線WL0~WL47と、ワード線WL48~WL95は、別々にテストを行う必要がある。ここでは、ワード線WL0~WL47を便宜上、ワード線Lと称し、ワード線WL48~WL95を、ワード線Rと称して説明する。ダイソートテストでは、先ず、例えばロジカルブロック0のワード線Lが選択されS11、隣接ワード線間のショートテストが行われるS12。具体的には、ワード線Rに接続された全てのメモリセルを一定の閾値電圧に設定し、選択ワード線Lに接続された全てのメモリセルを消去レベルとした状態において、ショートテストが行われる。一定の閾値電圧は、例えば消去レベル負の閾値電圧より高く、Vread読み出し時に非選択のセルを導通状態とすることができる電圧より低いレベル、例えば3V程度である。この状態において、ワード線RにVread、例えば5Vが印加され、ワード線Lに接地電位Vssが印加される。このため、ワード線R、Lに接続された全てのメモリセルがオン状態となる。この状態おいて、ワード線Lとワード線Rが正常である場合、ビット線の電荷がオン状態のメモリセルを介して放電される。したがって、ビット線はローレベルとなる。また、例えばワード線L又はワード線Rにショート箇所がある場合、ワード線L又はワード線Rに接続されたメモリセルのゲート電極にVreadが印加されなくなるため、オフ状態のメモリセルが発生する。したがって、この場合もビット線の電荷が放電されず、ビット線はハイレベルに保持されたままとなる。上記ビット線の電位がセンスアンプにより検出される。すなわち、センスアンプの出力信号は、ワード線が正常である場合、ローレベルLとなり、ショート状態のワード線が検出された場合、ハイレベルHとなる。上記テストの結果、ショート状態のワード線Lが検出された場合、このワード線Lを含むロジカルブロックのラッチ回路31aにフラグBBF_Lが設定されるS13、S14。具体的には、テスタにより、BBFセットコマンドが発行され、現在選択されているロジカルブロック0のラッチ回路31aにフラグBBF_Lが設定される。すなわち、p-BiCSメモリは、BBFセットコマンドに基づき、例えば信号BLKSELpre、SELL、及びBBFSETをハイレベルとし、ラッチ回路31aにハイレベルのフラグBBF_Lがセットされる。上記ワード線Lを選択したテスト動作が、全ロジカルブロックに対して実行されるS15~S11。一方、全ロジカルブロックに対するワード線Lを選択したテスト動作が終了した場合、ワード線Rを選択した状態において、上記と同様の動作が実行されるS16~S19。この結果、ショート状態のワード線Rが検出された場合、このワード線Rを含むロジカルブロックのラッチ回路31bにフラグBBF_Rが設定される。このワード線Rを選択したテスト動作が、全ロジカルブロックに対して実行されるS16~S20。上記全ロジカルブロックに対するワード線Rを選択したテスト動作が終了した場合、1つのロジカルブロックのワード線Lのうち1本のワード線が選択されS21、通常の書き込み動作が実行されるS22。書き込み動作では、テスタは、書き込みコマンド、アドレス、データ、書き込みの実行コマンドが発生する。ここで、例えば1024個のロジカルブロックを有するチップの場合、10ビットのブロックアドレスレジスタにブロックアドレスがセットされ、対応するロジカルブロックがアクティブ状態とされる。次いで、書き込み動作が終了した後、ステータスリードが行われ、不揮発性半導体記憶装置のステータスがチェックされるS23。この結果、書き込みが失敗した場合、テスタより、BBFセットコマンドが発行され、ワード線Lを含むロジカルブロックのラッチ回路31aにフラグBBF_Lが設定されるS24。このとき、ラッチ回路31aには、ワード線のショートテストにより、既にBBF_Lが設定されている場合には、ワード線Lに対して書き込みを行おうとしても、ブロック選択信号BLKSELはHレベルにならず、書き込み動作はできない。その結果、改めてフラグBBF_Lが設定される。尚、ワード線にオープンがある場合、このワード線を含むロジカルブロックは書き込みが失敗する。このため、不良ブックの判定を行うことができる。上記動作が全ロジカルブロックに対して実行されるS25~S21。全ロジカルブロックに対するワード線Lを選択した書き込み動作が終了した場合、ワード線Rを選択した書き込み動作が、上記と同様にして実行されるS26、S27。この結果、書き込みが失敗した場合、テスタより、BBFセットコマンドが発行され、ワード線Rを含むロジカルブロックのラッチ回路31bにフラグBBF_Rが設定されるS28、S29。このとき、ラッチ回路31bには、ワード線のショートテストにより、既にBBF_Rが設定されている場合がある。既にBBF_Rが設定されている場合には、ワード線Rに対して書き込みを行おうとしても、ブロック選択信号BLKSELはHレベルにならず、書き込み動作はできない。その結果、改めてフラグBBF_Rが設定される。上記動作が全ロジカルブロックに対して実行されるS30~S26。全ロジカルブロックに対するワード線Rを選択した書き込み動作が終了した場合、不良ブロックに対応するラッチ回路31a又は31bに、フラグBBF_L又はBBF_Rが設定されたこととなる。このように、不良ブロックに対応するラッチ回路31a又は31bにフラグBBF_L又はBBF_Rを設定することで、ワード線L又はワード線Rを選択した状態で、ストレステストなどを行えるようになるS31。このストレステストは、ワード線Rに、例えばVdd2.5V、ワード線Lに、例えばVpass8Vを印加して、長時間放置することにより、弱いリークをスクリーニングするテストである。このとき、ワード線Rとワード線L間がショートしているロジカルブロックがあり、且つ、そのロジカルブロックに対応するラッチ回路31a又は31bに、BBF_L又はBBF_Rがセットされていない場合、そのロジカルブロックだけではなく、全ロジカルブロックに対して所定のVdd-Vpassのストレスを印加することができないこととなる。したがって、ダイソートテストの前段において、BBF_L、BBF_Rを設定することが必須となる。上記ストレステストが終了した後S32、BBF_L、BBF_RがサーチされるS33、S34。この場合、先ず、ロジカルブロック0から順番にアクセスされ、対応するラッチ回路31a又は31bにBBF_L、BBF_Rがセットされているかどうかが検知される。BBF_L、BBF_Rがセットされている場合、そのときのロジカルブロックアドレスレジスタのデータバッドブロックアドレスがセンスアンプ12の図示せぬデータラッチ回路に転送されるS35。この動作が最後のロジカルブロックまで続けられS36、全ての不良情報がセンスアンプ12のデータラッチ回路に転送される。このとき、不良カラムを置換するためのカラム置換情報や、各種動作モードを決めるためのパラメータや、各種電圧を発生するためのトリミング結果も同様にセンスアンプのデータラッチ回路に転送される。全ての情報がデータラッチ回路に転送された後、データラッチ回路のデータがメモリセルアレイ11のROMヒューズ領域11aにプログラムされるS37。図8は、不良ブロックのアドレスマップを示している。このアドレスマップは、図8に示すように、例えばAの領域の保持された2ビットのうち、Rに対応する1ビットは、フラグBBF_Rの情報に対応し1であれば不良であり、0であれば正常であることを示す、Lに対応する1ビットは、フラグBBF_Lの情報に対応する。つまり、ショート状態のワード線が検出されたり、書き込み動作ができないページが検出された場合、検出されたロジカルブロックアドレスに応じて1がセットされる。図8において、0は正常を示し、1は欠陥を示している。例えばAで示す領域において、ロジカルブロック204は、ワード線Rが0で、ワード線Lが1であり、ロジカルブロック435は、ワード線Rが1で、ワード線Lが0である。ロジカルブロック687は、ワード線Rとワード線Lが1となっている。このため、ロジカルブロック687の領域Aは、ワード線RとLのテスト結果が共に1であるため、ワード線Rとワード線Lとがショートしている可能性があることが分かる。図9は、本実施形態のp-BiCSメモリのパワーオンリセット処理でフラグBBF_R,BBF_Lを設定する例の動作を示している。説明の便宜上、パワーオンリセット処理におけるフラグの設定のみ説明する。パワーオン検出回路17により、電源が投入されたことが検出されると、制御回路15により初期化動作としてのパワーオンリセット処理が実行される。このパワーオンリセット処理において、メモリセルアレイ11のROMヒューズ領域11aに記憶されたバッドブロックアドレスが読み出され、対応するロジカルブロックのラッチ回路31a、31bの一方又は両方にBBF_L、BBF_Rの一方又は両方がセットされる。具体的には、ROMヒューズ領域11aからバッドブロックアドレス、カラム置換情報、及びトリミング情報が読み出され、センスアンプ12の図示せぬデータラッチ回路に保持されるS41。この読み出されたデータのうち、カラム置換情報は不良カラムを救済するための回路に転送され、トリミング情報は、電圧発生回路16に供給される。さらに、バッドブロックアドレスは、ブロックアドレスレジスタに転送されるS42。ブロックアドレスレジスタは、前述したように、メモリセルアレイ11が1024個のロジカルブロックを持つ場合、10ビットにより構成されている。このブロックアドレスレジスタにブロックアドレス及びバッドブロックアドレスがセットされることにより、対応するアドレスのロジカルブロックが選択状態になる。ロジカルブロックが選択状態に設定されると、図6に示す信号BBFSETが発行され、バッドブロックに対応するラッチ回路31a、31bの一方又は両方にBBF_L、BBF_Rの一方又は両方がセットされるS43。このように、BBF_L、BBF_Rがセットされた場合、BBF_L、BBF_Rがリセットされるまで、このロジカルブロックを選択することができなくなる。上記BBF_L、BBF_Rのセット動作は、ROMヒューズ領域11aに登録されているバッドブロックの数だけ繰り返されるS44、S43。上記BBF_L、BBF_Rのセットが終了すると、チップがアクセス可能なチップレディchipready状態となり、コントローラからのコマンドを受け付け可能となるS45。上記動作により、ダイソート中に不良ブロックと判定された先天性のバッドブロックは、BBF_L、BBF_Rのセットが完了したことにより、非選択状態に保持される。図10abは、出荷後に発生する後天性のバッドブロックの処理の一例を示している。ユーザーにより書き込み又は消去動作が実行された状態において、書き込み又は消去が失敗した場合、書き込み又は消去を失敗したロジカルブロックを後天性のバッドブロックとして管理する必要がある。すなわち、図10aに示すように、書き込み又は消去時に、書き込み又は消去が失敗したかどうかが判別されるS51。この結果、書き込み又は消去が失敗した場合、書き込み又は消去が失敗したロジカルブロックのアドレスが、後天性のバッドブロックの情報としてメモリコントローラ20の例えばRAM内に保持される。コントローラ20はこのアドレスをメモリセルアレイ11内の管理領域11bに登録するS52。この管理領域は、例えばメモリセルアレイ11のブロックアドレス0や1023などに生成される。図10bは、不揮発性半導体記憶装置を使用する際の初期動作を示している。電源が投入されると、パワーオンリセット処理が実行され、チップレディ状態に設定されるS61。この状態において、メモリアレイ11の管理領域11bに記憶された後天性のバッドブロックアドレスが読み出され、メモリコントローラ20内の例えばRAMに登録されるS62。このRAMに登録されたアドレスは、アクセスされないようメモリコントローラ20で制御される。また、新たに書き込み失敗や消去失敗が発生した場合、そのロジカルブロックはバッドブロックとされる。この場合、管理領域11bの情報が読み出され、新たに発生したバッドブロックの情報が管理領域11bに追加されるS63。この後、バッドブロック以外の別のロジカルブロックに書き込みが行われるS64。管理領域11bに登録された新規のバッドブロックアドレスは、次のパワーオンリセット処理後、コントローラ20のRAMに転送され、以降、アクセスされないように管理される。上記のように、先天性のバッドブロックは、ダイソートテスト時にテストの妨げとなる。このため、BBF_L、BBF_Rをラッチ回路31a、31bにセットし、ダイソートテスト時にバッドブロックを非選択とすることが必須である。また、出荷後もパワーオンリセット処理毎にBBF_L、BBF_Rをラッチ回路31a、31bにセットしている。しかし、本来、メモリコントローラ20でバッドブロックにアクセスしないよう制御できる場合、BBF_L、BBF_Rをラッチ回路31a、31bにセットする必要はない。また、後天性のバッドブロックは、メモリコントローラ20でアクセスしないように制御するのみであり、BBF_L、BBF_Rをラッチ回路31a、31bにセットする必要はない。本実施形態の効果本実施形態によれば、U字状のNANDストリングを構成する複数のワード線が、ワード線の引き出し方向に応じて2つのロジカルブロックに分けられ、各ロジカルブロックに対応してバッドブロックフラグBBF_L、BBF_Rを記憶するためのラッチ回路31a、31bが配置されている。このため、バッドブロックに対応して、ラッチ回路31a、31bにBBF_L、BBF_Rを設定する。したがって、例えばIn側のフィジカルブロックが不良であっても、Out側のフィジカルブロックにアクセスできる場合がある。その結果、使用不能となる容量を従来の1/2に抑えることが可能である。積層型のメモリセルを用いたBiCSフラッシュメモリでは、不良ブロックの最小単位を小さくすることができる。その結果、不良が発生した際の救済効率を向上させることができる。それによって、必要な拡張ブロック数を削減できチップ面積の削減も期待できる。しかも、ダイソートテスト時において検出された先天性のバッドブロックの情報は、メモリセルアレイ11aのROMヒューズ領域11aに登録され、パワーオンリセット処理後、バッドブロックに対応するラッチ回路31a、31bにセットされる。また、出荷後に発生した後天性のバッドブロックの情報はメモリセルアレイ11bの管理領域11bに登録され、パワーオンリセット処理後、コントローラ20により管理領域11bに登録されたバッドブロックアドレスに基づき、バッドブロックが非選択に制御される。したがって、先天的な不良、及び後天的な不良に対して、バッドブロックをアクセスしないように制御することができる。第2の実施形態図11は、第2の実施形態に係るメモリセルアレイの構成を示している。第2の実施形態は、図11に示すように、ワード線WLを共有する単位をフィジカルブロックとして、ハーフストリングをそれぞれロジカルブロック第2ロジカルブロックとも言うとする。例えばストリング0のワード線WL0からWL47を第2ロジカルブロック0とし、ワード線WL48からWL95までを第2ロジカルブロック1とする。ストリング0内の第2ロジカルブロック0又は第2ロジカルブロック1が選択された場合、SGS0/1が選択状態となるようにする。また、ストリング1のワード線WL0からWL47を第2ロジカルブロック2とし、ワード線WL48からWL95までを第2ロジカルブロック3とする。同様に、ストリング23のワード線WL0からWL47を第2ロジカルブロック46とし、ワード線WL48からWL95までを第2ロジカルブロック47とする。図6に示すロウデコーダを設けることにより、第1ロジカルブロック0内の1ページで例えばワード線WLの短絡による書き込み不良などが起こった場合、ワード線WL0からWL47を有する第1ロジカルブロック0をバッドブロックとする。このようにすることによって、先天性の不良に関しては、使用不可となる容量を従来の1/2に抑えることが可能になる。また、後天性の不良に関しては、メモリコントローラ20のRAMに、バッドブロックの情報を記憶する不良テーブルが第2ロジカルブロック単位に生成される。これにより、ハーフストリング単位で非選択とすることが可能である。例えば図11に示す例では、第2ロジカルブロック0内の1ページで書き込み不良などが起こった場合、第2ロジカルブロック0のみをバッドブロック化する。これにより、使用不可となる容量を従来の1/48の384KBに抑えることが可能になる。このように第2の実施形態は、バッドブロック化による使用不可となる容量を平面型のNANDフラッシュメモリ並みに抑えることが可能となる。また、後天性不良の救済は、図4に示すようなブロック構成に適用することも可能である。図4に示すように、ワード線WLを48層、つまり1ストリングで96個のワード線を持ち、1ブロック当たり24ストリングを持つp-BiCSについて説明する。ちなみに、ブロック数を1024個とする。即ち、図5に示すブロックが1024個設けられているものとする。さらに、1つのメモリセルに2ビットのデータを記憶するものとする。この2ビットはロワーページlowerpageアドレスとアッパーページupperpageアドレスにより区別される。この場合、ブロックアドレスの表現に10ビット、ストリングアドレスの表現に5ビットが必要となる。またハーフストリングアドレスを表現しようとすると6ビットが必要となる。本来、数ビット書き込みができないセルがあっても、ECCで救済可能なため、問題とならない。しかし、今回は、説明を簡単化するため、1ビットでも書けないビットが存在すると、書き込み失敗となり、不良ページになるとする。不良ページの例及びその不良に対する対策を~に挙げる。Block204のstring9のワード線WL5のロワーページのプログラム時に書き込み不良が起ったとする。この原因は、このページのセルのうち、1つが書き込み/消去を繰り返し、高電圧のストレスに曝されているうちに物理的に壊れたことにより、書き込みができなくなったものである。このメモリセルに起因する不良は、このセルを含むstring9のワード線WL5により選択されるロワーページ/アッパーページの書き込みが不良となるが、例えばstring10のワード線WL5は問題なく書き込みできる。この場合、Block204のsting9のアドレスを管理領域11bに登録する。Block435のstring0のワード線WL6のロワーページのプログラム時に書き込み不良が起こったとする。その原因は、ダイソートテストはパスしたにも拘わらず、使用中にワード線WL6とWL7がショートしてしまったことによって書き込みができなくなってしまったためである。このInOut側の駆動に起因する不良の場合、ワード線WL6とWL7がショートしているため、Block435の全stringstring0~string23のワード線に属するページは全て書き込み不可となる。この場合、Block435のstring0からstring23のアドレスを管理領域11bに登録する。Block687のstring3のワード線WL0のロワーページのプログラム時に書き込み不良が起こったとする。その原因は、このページのセルのU字型stringに埋め込まれているポリシリコン柱にあったボイドによって、ポリシリコンが突然切断されたためである。この不良の場合、string3に属するページは全て不良となる。その他のストリング、例えばstring4に属するページへの書き込みは問題ない。この場合、Block687のstring3のアドレスを管理領域11bに登録する。メモリコントローラ20は、パワーオンリセット処理の終了後、管理領域11bのデータを読み出し、メモリコントローラ20のRAMに転送する。この後、RAMに登録されているアドレスにはアクセスしないように制御される。上記第2の実施形態によれば、消去単位など、物理的な制約で決まるフィジカルブロック内を、ロジカルブロックに分割し、ロジカルブロック毎にバッドブロックとして扱うことができる。このため、書き込み失敗などが起こった場合、バッドブロックによって、使用不可となるエリアを小さくすることが可能となる。したがって、必要な拡張ブロック数を削減できチップ面積を削減することができる。p-BiCSメモリの場合、ワード線を共有しているストリングを同一ブロック不良が発生したときの置き換え単位とする代わりに、ストリング単位、又はp-BiCSメモリのハーフストリング単位、即ちSGD-pipe間、pipe-SGS間を別のロジカルブロックとすることで、不良ブロックの最小単位を小さくすることができ、不良が発生した際の救済効率を大幅に向上させることができる。すなわち、後天性の不良に関しては、自由にロジカルブロックを設定することが可能であり、例えば上述したように、図11に示すハーフストリングを第2ロジカルブロックとすることができ、最小単位としては、ワード線単位での管理も可能である。また、例えばワード線4本などのように、複数のワード線をロジカルブロックとしてグルーピングして管理することも可能である。第3の実施形態図12は、第3の実施形態を示すものであり、ロウデコーダの回路構成を示す図である。第3の実施形態は、平面型のNANDフラッシュメモリに図6に示す回路を適用した例を示している。ロウデコーダ自体の構成は、図6と実質的に同様であり、メモリとして通常のNANDフラッシュメモリが用いられている。ワード線WL0~WL127は、ワード線WL0~WL63と、ワード線WL64~WL127の2つのグループに分けられる。第3の実施形態の場合、SELLは、ワード線WL0からWL63が選択された場合にハイレベルとなる信号であり、SELRは、ワード線WL64からWL127が選択された場合にハイレベルになる信号である。例えば、ワード線WL0とWL1がショートしていた場合、このロジカルブロックのラッチ回路31aにBBFLハイレベルがセットされる。このようにすることにより、例えば書き込み動作時に、ワード線WL0からWL63のいずれかが選択された場合、このロジカルブロックが非選択状態となる。したがって、ワード線WL0とWL1とがショートしていることが他に悪影響を及ぼすことがない。一方、このロジカルブロックのワード線WL64~WL127が選択された場合、このロジカルブロックは選択状態となる。このとき、ワード線WL64~WL127のうち、選択ワード線にはVPGMが印加され、選択ワード線の周辺のワード線には、VISO/VGPなどのブーストオプションに応じた電圧が転送される。一方、ワード線WL0からWL63には全てVpassが転送される。このため、ワード線WL0とWL1がショートしていても問題にはならない。つまり、仮に隣接するワード線同士の短絡があったとしても、この短絡部から離れた位置に配置されたワード線は、問題なく使用できる可能性が高い。例えばワード線WL5とWL6に短絡が生じた場合において、ワード線WL64~WL127を不良とせずに使用することができる。第3の実施形態によれば、直列接続された複数のメモリセルからなるNANDストリングにおいて、ワード線の短絡が生じている場合においても、そのNANDストリング全体を不良とせず、NANDストリングの半分を使用可能としている。このため、バッドブロックの発生頻度を抑えることが可能となる。変形例なお、本発明は上述した各実施形態に限定されるものではない。メモリセルアレイの構成は必ずしもp-BiCSに限るものではなく、半導体基板上にメモリセルを積層した積層型の記憶装置に適用することができる。さらに、p-BiCSの構造も図1に何ら限定されるものではなく、仕様に応じて適宜変更可能である。さらに、ロウデコーダの構成は、図6や図12に何ら限定されるものではなく、仕様に応じて適宜変更可能である。本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"