"第1入力端子と第2入力端子を持つ差動回路と、前記差動回路の出力信号を増幅する出力増幅回路と、該出力増幅回路の出力信号を当該出力増幅回路の入力側に帰還して位相補償を行うコンデンサとを備えた演算増幅器であって、前記出力増幅回路の出力信号の電位を変化させるレベルシフト回路をさらに備え、前記レベルシフト回路は、ダイオード素子の順電圧、又は、カレントミラー回路の異なる電流密度で動作する複数のMOSトランジスタのゲートソース間電圧、の何れかの電位差を前記コンデンサに印加することを特徴とする演算増幅器。前記レベルシフト回路は、前記ダイオード素子の一端が前記出力増幅回路の出力端子に接続され、前記ダイオード素子に電流を流すトランジスタを有し、前記コンデンサは、第1端子が前記出力増幅回路の入力端子に接続され、第2端子が前記ダイオード素子の他端に接続されていることを特徴とする請求項1に記載の演算増幅器。前記レベルシフト回路は、第1電源端子にソース電極を接続した第1導電型の第1トランジスタと、第2トランジスタと、グランドにソース電極を接続した第2導電型の第3トランジスタと、第4トランジスタとを備え、前記第1トランジスタと前記第3トランジスタとのそれぞれのドレーン電極が互いに接続され、前記第2トランジスタと前記第4トランジスタとのそれぞれのドレーン電極が互いに接続され、前記第3トランジスタのゲート電極は、第3トランジスタのドレーン電極と第4トランジスタのゲート電極に接続され、第2トランジスタのゲート電極とドレーン電極とは互いに接続され、第1トランジスタのゲート電極は前記出力増幅回路の出力端子に接続され、前記コンデンサは、第1端子が前記出力増幅回路の入力端子に接続され、第2端子が前記レベルシフト回路の出力である第2トランジスタのドレーン電極に接続されたことを特徴とする請求項1に記載の演算増幅器。前記第1トランジスタと第2トランジスタとの間において、トランジスタのゲート幅とゲート長との比が互いに異なることを特徴とする請求項3に記載の演算増幅器。前記コンデンサは、MOS構造からなることを特徴とする請求項1乃至請求項4の何れか一項に記載の演算増幅器。前記コンデンサは、ゲート電極の仕事関数とゲート直下のウェルの仕事関数との差を電圧換算した値よりも、前記ダイオード素子のアノードのP拡散の仕事関数とカソードのN拡散との差を電圧換算したダイオード素子の順方向電圧が大きいMOS構造を有することを特徴とする請求項1又は請求項2に記載の演算増幅器。発光ダイオードを駆動する駆動回路であって、請求項1乃至請求項6の何れか一項に記載の演算増幅器を備えたことを特徴とする駆動回路。発光ダイオードを駆動する駆動装置であって、請求項7に記載の駆動回路を備えたことを特徴とする駆動装置。電子写真を印刷する装置であって、請求項8に記載の駆動装置を備えたことを特徴とする画像形成装置。特許文献1においては、MOS構造からなるコンデンサにバイアス電圧を印加する工夫がなされている。しかしながら、そのためのレベルシフト手段として飽和領域で動作するMOSトランジスタのゲートソース間電圧を用いているため、電源電圧が変動し製造条件がばらついた場合においては、飽和領域動作からはずれ、不飽和領域で動作することもあり、安定した回路機能を喪失して正常動作ができなくなり、前記演算増幅器の発振や制御機能の喪失といった不具合現象を起こす可能性があった。そこで本発明は、このような問題を解決するためになされたものであり、集積回路装置の製造工程として、集積回路装置の製造工程として、標準的でかつ少ない工程数で形成できるMOS容量を位相補償用コンデンサとして用い、前記コンデンサの安定した動作と、単位面積当たりの静電容量値を充分に確保することで集積回路装置の面積効率に優れた演算増幅器を提供する。また、前記演算増幅器を備えたLEDの駆動回路、駆動装置、さらには該駆動装置を備えた画像形成装置を提供することを目的とする。前記の課題を解決して、本発明の目的を達成するために以下のように構成した。本発明の演算増幅器回路は、第1入力端子と第2入力端子を持つ差動回路と、前記差動回路の出力信号を増幅する出力増幅回路と、該出力増幅回路の出力信号を当該出力増幅回路の入力側に帰還して位相補償を行うコンデンサとを備えた演算増幅器であって、前記出力増幅回路の出力信号の電位を変化させるレベルシフト回路をさらに備え、前記レベルシフト回路は、ダイオード素子の順電圧、又は、カレントミラー回路の異なる電流密度で動作する複数のMOSトランジスタのゲートソース間電圧、の何れかの電位差を前記コンデンサに印加する。また、本発明の駆動回路として、前記演算増幅器を備えるものとした。また、本発明の駆動装置として、前記駆動回路を備えるものとした。また、本発明の画像形成装置として、前記駆動装置を備えるものとした。本発明によれば、集積回路装置の製造工程として、標準的でかつ少ない工程数で形成できるMOS容量を位相補償用コンデンサとして用い、前記コンデンサの安定した動作と、単位面積当たりの静電容量値を充分に確保することで集積回路装置の面積効率に優れた演算増幅器を提供することができる。また、前記演算増幅器を備えたLEDの駆動回路、駆動装置、さらには該駆動装置を備えた画像形成装置を提供することができる。以下、本発明の実施形態について図面を参照しながら詳細に説明する。第1実施形態の演算増幅器図1は本発明の第1実施形態の演算増幅器の構成を示す回路図である。図1の演算増幅器251は、以下の回路要素を備えて構成されている。1.カレントミラー回路のバイアス電圧発生回路251a2.差動回路251b3.出力増幅回路251c4.レベルシフト回路251d5.コンデンサ311以下に順に説明する。1.カレントミラー回路のバイアス電圧発生回路カレントミラー回路のバイアス電圧発生回路251aは、P型絶縁ゲート電界効果型トランジスタ以下、PMOSトランジスタと略す場合もある301と抵抗素子抵抗手段310とを備えて構成されている。PMOSトランジスタ301のソース電極は正極の電源端子であるVDD端子327に接続され、ゲート電極とドレーン電極とは互いに接続されている。抵抗素子310の一端は負極の電源端子であるグランド328に接続され、他端はPMOSトランジスタ301のドレーン電極に接続されている。前記したようにPMOSトランジスタ301のゲート電極とドレーン電極は互いに接続されているので、PMOSトランジスタ301が飽和領域で動作する電位がPMOSトランジスタ301のドレーン電極、つまりカレントミラー回路のバイアス電圧発生回路の出力端子326に発生する。また、図1において、グランド328と同一の記号アース記号、グランド記号で表記した箇所はすべてグランド電位で接続されている。なお、チップ内の他の回路からバイアス電圧が供給される場合には、このカレントミラー回路のバイアス電圧発生回路は必須要素の回路ではない。2.差動回路差動回路251bは、PMOSトランジスタ302、305、306と、N型絶縁ゲート電界効果型トランジスタ以下、NMOSトランジスタと略す場合もある307、308を備えて構成され、差動回路として機能する。PMOSトランジスタ302のソース電極はVDD端子327に接続され、ゲート電極はPMOSトランジスタ301のドレーン電極に接続されている。PMOSトランジスタ302も飽和領域で動作しており、PMOSトランジスタ302のドレーン電流はソースドレーン間の電圧変動に対する変化量は小さく、ほぼ定電流と見なせる動作をする。PMOSトランジスタ305のゲート電極は反転入力端子-入力321であって、演算増幅器としての第2入力端子321となっている。また、ソース電極はPMOSトランジスタ302のドレーン電極に接続されている。PMOSトランジスタ306のゲート電極は非反転入力端子入力322であって、演算増幅器251としての第1入力端子322となっている。また、ソース電極はPMOSトランジスタ302のドレーン電極に接続されている。NMOSトランジスタ307のソース電極はグランド328に接続され、ゲート電極とドレーン電極とは互いに接続され、かつドレーン電極はPMOSトランジスタ305のドレーン電極に接続されている。NMOSトランジスタ308のソース電極はグランド328に接続され、ゲート電極はNMOSトランジスタ307のゲート電極に接続され、かつドレーン電極はPMOSトランジスタ306のドレーン電極に接続されている。ここで、2つのPMOSトランジスタ305、306のトランジスタの形状チャネル幅、チャネル長は同一に作製されている。また、2つのNMOSトランジスタ307、308のトランジスタの形状チャネル幅、チャネル長は同一に作製されている。また、2つのNMOSトランジスタ307、308のゲート電極は互いに接続されているので、ゲート電極は同電位となっている。さて、第1入力端子非反転入力端子322と第2入力端子反転入力端子321との間に電位差を生じると、その電圧に応じてPMOSトランジスタ306、305のゲートソース間電圧が変化する結果、その動作状態が変動して差動回路251bの出力323の電位は前記入力端子間の電位差に略比例する電位変化を生じる。3.出力増幅回路出力増幅回路251cは、PMOSトランジスタ303と、NMOSトランジスタ309とにより構成されている。PMOSトランジスタ303のソース電極はVDD端子327に接続され、ゲート電極は前記第1バイアス電圧発生回路251aの出力端子326であるPMOSトランジスタ301のドレーン電極に接続されている。NMOSトランジスタ309のソース電極はグランド328に接続され、ドレーン電極はPMOSトランジスタ303のドレーン電極に接続され、ゲート電極には前記差動回路251bの出力323が接続されている。この出力増幅回路251cは、差動回路251bの出力駆動能力を増強する回路であって、差動回路251bの出力端子323の電位が僅かに上昇すると、NMOSトランジスタ309のドレーン電位が大きく低下し、出力端子323の電位が僅かに低下すると、NMOSトランジスタ309のドレーン電位が大きく上昇する増幅回路として動作する。4.レベルシフト回路レベルシフト回路251dは、PMOSトランジスタ304と、ダイオード312とで構成されている。PMOSトランジスタ304のソース電極は、VDD端子327に接続され、ゲート電極は前記第1バイアス電圧発生回路251bの出力端子326であるPMOSトランジスタ301のドレーン電極に接続されている。ダイオード312は、アノード端子はPMOSトランジスタ304のドレーン電極に接続され、カソード端子は演算増幅器251の出力端子324に接続されている。なお、ダイオード312のアノード端子の電位は演算増幅器251の出力端子324の電位よりもダイオード312の順電圧分だけ高い電位にある。また、図17を用いて後述するように、演算増幅器251の出力端子電位と電源VDD電位との電位差は駆動素子であるPMOSトランジスタのゲートソース間電圧としている。一方、差動回路251dの出力端子323の電位は、NMOSトランジスタ309のゲートソース間電圧に等しいことから、端子323の電位に比べ、端子325の電位を高い状態とすることができる。なお、ダイオード312の順電圧Vfはダイオード自身の特性と、順方向電流により決まるものであるが、PMOSトランジスタ304には定電流性の特性が付与され、そのドレーン電流は電源電圧VDDやドレーン端子電位の依存性を軽減することができる。このためダイオードの順電圧を所定値に保ち、典型的な例においては0.6V程度に設定することができる。5.コンデンサコンデンサ311は、MOS容量から構成され、演算増幅器の発振防止などの特性を改善する位相補償に用いられる。コンデンサ311の一端P-WELL332、図2は、第2バイアス電圧発生回路251dの出力であるダイオード312のP側の端子325に接続され、他端ゲート電極、POLY-SiTOPPLATE336、図2は差動回路251bの出力端子323に接続されている。ところで、MOS容量は、図3を用いて後記するように静電容量値Ccが両端の端子に印加される電圧Vbiasによって変化する。したがって、この印加電圧が所定値詳細は後記する以上でなければ、必要な静電容量値を確保できず位相補償用のコンデンサの役割を果たせない場合がある。しかし、コンデンサ311はその第1端子が差動回路251bの出力端子323と、第2端子がダイオード312のアノード端子との間に接続されており、コンデンサ311の第1端子の電位は第2端子の電位よりも低い状態とすることができる。なお、コンデンサ311はMOS容量で構成されており、後述するように、その構成は図2により示されるものであり、その静電容量値はコンデンサの両端に印加される電圧値によって変化する。このため、前記印加電圧が所定範囲にないと必要とする静電容量値を確保できず、演算増幅器の位相補償のコンデンサの役割を果たせない場合がある。MOS容量によるコンデンサ次にMOS容量によるコンデンサの構造と特性について説明する。MOS容量によるコンデンサの構造図2は本実施形態で用いているコンデンサ311の構成を示す図であり、図1において示した演算増幅器251において用いられるコンデンサ311に相当する。従来技術において用いられるものと同様に、本コンデンサはモノリシックIC内に集積されるものであって、MOSMetalOxideSemiconductor構造として形成されており、NMOSトランジスタと同様な構造を備え、NMOSトランジスタ作製時に同時に一括して作製することができる。なお、本コンデンサにより得られる静電容量をMOS容量MOSキャパシタと呼ぶことがある。図2aは、コンデンサ311をIC上面より見た図であり、図2bはその一断面図を示している。図2bにおいて、POLY-SiTOPPLATE336はポリシリコンからなる電極であって、コンデンサの第1電極に相当するものである。GATEOXIDE335はゲート酸化膜である。N333はN型不純物の拡散領域であってNMOSトランジスタのソース、ドレーン領域に相当する。SUBSTRATE331はN型の半導体基板であり、P-WELL332は半導体基板331の中に島状に形成されたPウェル領域である。SiliconSurfaceRegion334は、シリコン表面領域であって前記Pウェル332領域内にあり、図2のコンデンサの端子間に電圧が印加されると、その電圧値により不純物濃度が変化したり、空乏層が生じたりする。なお、図2においては、図示を省略しているが、Pウェル332領域内にはP型不純物を高濃度に注入したP領域を備えており、N領域333と図示しないメタル配線により接続されている。このN領域333、あるいはPウェル332がコンデンサ311としての第2端子となる。FieldOxide339はフィールド酸化膜、THICKOXIDE337は層間絶縁のための酸化膜、METAL338はアルミニウムを主材料とするメタル配線である。なお、図2において、パッシベーション膜等は図示を省略している。また、図2のMOS構造によるMOS容量はNMOSトランジスタを形成するときの構造を流用しているが、PMOSトランジスタを形成するときの構造を流用してもMOS容量は構成できる。このときPウェル332はN型極性のNウェルに置き換えられる。PウェルやNウェルは極性を考慮せず、一般的に表現する場合は単にウェルと表現する。コンデンサ311のキャパシタンス静電容量値は、第1端子であるポリシリコンからなる電極336と、第2端子となるPウェル332のP-領域332との間で発生する。両者の間には良質な絶縁体であるゲート酸化膜335と、空乏層の生じるシリコン表面領域334とが介在している。なお、後述する従来技術における構成との相違は、本実施形態においてはポリシリコン膜336の直下に高濃度HEAVYの不純物注入を行っていない点である。このようにコンデンサ311形成のための格別な工程の濃いHEAVY不純物注入を行わない構成としたことで、IC製造時においてコンデンサ311を形成するポリシリコン膜直下に選択的に高濃度な不純物注入するためのフォトマスクを用意する必要が無く、また、このようなフォトマスクを使用するウェハ製造プロセスの工程も省略することができるという利点を生じる。しかしながら、本構成のコンデンサ311においては、不純物濃度が変化したり、空乏層の生じるシリコン表面領域334があるため、コンデンサとしての特性が理想条件からはずれて、PウェルP-WELL332電極と、ポリシリコン336電極との間の電位差が変化した場合に、両電極間で発生するキャパシタンス値が変動するC-V特性を呈することになって本来好ましくない。なお、図2においては、N拡散領域333を設けずにPウェル332およびPウェル332領域内に設けたP拡散領域不図示をコンデンサの第2端子とすることも可能である。高濃度の不純物注入を行ったコンデンサの構造図20は、MOS容量に高濃度の不純物注入を行ったコンデンサの構造を示す図であり、従来の演算増幅器回路でよく用いられていた構造である。図20は、BOTTOMPLATEHEAVYNIMPLANT340を除けば図2で示したコンデンサ311と同じ構成、構造である。したがって同一箇所の説明は省略する。図20では図2におけるシリコン表面領域334に高濃度の不純物注入を行い、N領域340を形成している。コンデンサ311のキャパシタンスは、その第1電極であるポリシリコンからなる電極336と、第2電極であるPウェル内にN型不純物を高濃度に注入されたN領域340との間で発生する。両者の間には良質な絶縁体であるゲート酸化膜335が介在している。この構造においては、N型不純物を高濃度に注入されたN領域340があるため空乏層が生じることはない。また、図20のコンデンサ311においてはポリシリコン膜直下の高濃度の不純物注入を行っているため、IC製造時においてコンデンサ311を形成するためのポリシリコン膜直下に選択的に高濃度な不純物注入するためのフォトマスクを必要とし、また、このようなフォトマスクを使用するウェハ製造プロセスの工程も追加する必要があって、製造コストが増加してしまう問題がある。しかし、ウェル側に配置されたN領域333とN型不純物の高濃度注入により得られた反転層340とはチャネルを形成しつつ導通状態を保ち、コンデンサの第1端子ポリシリコン電極336と第2端子N注入層340との間の電位差が変化した場合でも、両電極間のキャパシタンスの変動は殆ど無く、理想的なコンデンサ特性が得られる。MOS容量のC-V特性次に、MOS容量におけるC-V特性について述べる。図3は図2の構成のコンデンサ311において、その両端に印加されるバイアス電圧と静電容量の特性C-V特性を示したグラフである。図3の横軸は図2のPウェル332側電極を基準としてポリシリコンからなるゲート電極336に印加されるバイアス電圧Vbiasを示し、縦軸はコンデンサ311の静電容量Ccの関係をプロットしており、曲線a破線部は低周波数で測定した場合、曲線b実線部は高周波にて測定した場合を示している。いずれの場合においても、図3より明らかなように、バイアス電圧によりコンデンサ容量は大きく変動しており、図20に示した高濃度の不純物注入を行ったコンデンサ構造の場合におけるバイアス電圧によるコンデンサ容量の変動が殆どないのと比べ、際だった相違がある。図3の横軸に示す領域AはコンデンサをMOSトランジスタとして考えたときの蓄積領域に相当し、領域Bは空乏領域に相当し、領域Cは反転領域に相当している。蓄積領域Aにおいてはバイアス電圧が変化しても容量変化が殆どないが、空乏領域Bにおいては大きな容量変動が発生しており、さらに、反転領域Cにおいては特に高周波信号において大きく容量低下する特性であることを示している。本発明の実施形態においてはコンデンサが容量の値が相対的に大きく、かつ変化の少ない蓄積領域Aで動作するようにコンデンサの両端の端子にバイアス電圧を印加して用いている。なお、図1におけるダイオード312とMOS容量で構成されたコンデンサ311との関係において、コンデンサ311のMOS構造におけるゲート電極の仕事関数とゲート直下のウェルの仕事関数との差を電圧に換算した値よりも、前記ダイオード素子312のアノードのP拡散の仕事関数とカソードのN拡散の仕事関数との差を電圧換算したダイオード素子312の順方向電圧順電圧が大きいことが望ましい。このとき、MOS容量で構成されたコンデンサ311のゲート電極には、ダイオード素子312によって負のバイアスが印加され、ダイオード素子312の順方向電圧が充分に大きければ、MOS容量で構成されたコンデンサ311は、図3における蓄積領域Aでの動作となり、大きい静電容量値が確保されるので、図1の演算増幅器251は安定した動作をする。第2実施形態の演算増幅器図4は本発明の第2実施形態の演算増幅器の構成を示す回路図である。図4に示す演算増幅器251Bは、図1で示した第1の実施形態の演算増幅器において、PMOSトランジスタとNMOSトランジスタを入れ換えた構成の回路である。つまり、図1におけるPMOSトランジスタ301、302、303、304、305、306とNMOSトランジスタ307、308、309は、図4においてはそれぞれNMOSトランジスタ401、402、403、404、405、406とPMOSトランジスタ407、408、409に置き換えられている。また、それにともない電源のVDDとグランドとの接続が逆の構成となっている。また、ダイオード412は、アノード端子が出力端子424に接続され、カソード端子がNMOSトランジスタのドレーン側である端子425に接続されている。なお、コンデンサ411をMOS容量で構成する場合には図2のゲート電極の端子336が図4のダイオード412のカソード側の端子425に接続される。また、MOS容量を構成した図2のP-WELL332側の端子が図4の差動回路の出力端子423側に接続される。以上のPMOSトランジスタとNMOSトランジスタを逆の構成とし、電源も正極と負極を入れ換え、かつダイオードとコンデンサのそれぞれの端子の接続を入れ換えた回路でも演算増幅器としての機能をもつ。第3実施形態の演算増幅器図5は本発明の第3実施形態の演算増幅器の構成を示す回路図である。図1に示した第1実施形態においては、コンデンサ311の両端に印加される電圧をダイオード312の順電圧相当分を増加させていた。これにより電源電圧が降下する場合においても、コンデンサ311は図3に示す領域Aの範囲内で動作し、静電容量値の低下を防止することができた。ここで示す第3実施形態においては、飽和領域で動作する複数のMOSトランジスタのゲートソース間電圧の差によりバイアス電圧を発生する構成としたものである。図5の演算増幅器251Cにおいて、図1と同様に1.カレントミラーのバイアス電圧発生回路2.差動回路3.出力増幅回路4.レベルシフト回路251e5.コンデンサの構成からなっている。ここで、1.カレントミラーのバイアス電圧発生回路、2.差動回路、3.出力増幅回路については図1の回路構成と全く同一であるので、説明は省略する。また、5.コンデンサについては接続箇所が1箇所ことなるだけである。ここで、第3の実施形態の特徴は4.レベルシフト回路251eにあるので以下に説明する。第3実施形態におけるレベルシフト回路レベルシフト回路251eは、PMOSトランジスタ431、432と、NMOSトランジスタ433、434とを備えて構成されている。PMOSトランジスタ431のソース電極はVDD端子327に接続され、ゲート電極は出力増幅回路251cの出力324であるNMOSトランジスタ309のドレーン電極に接続されている。NMOSトランジスタ433のソース電極はグランド328に接続され、ゲート電極とドレーン電極は互いに接続されており、かつドレーン電極はPMOSトランジスタ431のドレーン電極に接続されている。また、PMOSトランジスタ432のソース電極はVDD端子327に接続され、ゲート電極とドレーン電極は互いに接続されている。NMOSトランジスタ434のソース電極はグランド328に接続され、ゲート電極はNMOSトランジスタ433のゲート電極に接続されており、かつドレーン電極はPMOSトランジスタ432のドレーン電極に接続されている。以上のPMOSトランジスタ431、432とNMOSトランジスタ433、434からなるレベルシフト回路のバイアス電圧がどの程度、発生するかの定量的な解析は後記する。ここでは、まずレベルシフト回路のバイアス電圧を所望の電位として発生させる定性的な考え方を簡単に説明する。ここではMOS容量からなるコンデンサ311の第1端子と第2端子の間に十分特性が安定する領域となるな直流レベルの電位差を設けることを考える。コンデンサ311の第1端子はNMOSトランジスタ309のゲート端子に接続されているが、この端子は差動回路251bを構成するNMOSトランジスタ308のドレーン電極に接続されている。したがって、NMOSトランジスタ309のゲート端子電位は、電源VDDとグランド電位間の電位中点よりもグランド電位側にあり、PMOSトランジスタ432のゲート電位は、前記電位中点よりもVDD電位に近い側とすることができる。このPMOSトランジスタ432のゲート端子電位を上限値に近い値になるべく設定するためにひとつの手法として、PMOSトランジスタ431、432の関係において、チャネル幅やチャネル長の形状を変えて、PMOSトランジスタ432の駆動能力を相対的に高める方法がある。このとき、PMOSトランジスタ432は、飽和領域動作を保ちつつ、PMOSトランジスタ432のドレーン電極の電位を高く安定して確保できる。PMOSトランジスタ432のドレーン電極は端子435でもあるので、このような手法をとればMOS容量からなるコンデンサ311の第1端子と第2端子との間に十分な電位差が確保できて、MOS容量が大きな値で安定した領域で動作する。なお、図5においては、コンデンサ311の第2端子はPMOSトランジスタ432のドレーン電極に接続されているが、前記したようにPMOSトランジスタ432は、ゲート電極とドレーン電極とが接続されているので、必ず飽和領域で動作する。したがって、飽和領域では定電流動作をするので、特性が安定している。これに対し、従来回路例の図19の演算増幅器のレベルシフト回路においては第1電源端子の電圧VDDからはPMOSトランジスタ1304を介して電位を得るが、PMOSトランジスタ1304のドレーン電極とゲート電極とには直接的な接続関係がないために、電源電圧が変動するとPMOSトランジスタ1304は線形領域に近い動作領域になることがある。したがって、電源電圧が変動した場合には飽和領域と線形領域との間を移動しながら動作をする不安定な領域に入り、特性も変化する可能性があった。これに対し、図5の第3実施形態のレベルシフト回路は電源電圧が変動した場合においても飽和領域で動作するので、より広範の電源電圧に対し、安定な動作をするという特徴がある。第3実施形態におけるレベルシフト回路の定量的な説明以上において、第3実施形態におけるレベルシフト回路の構成と動作の定性的な説明を行ったが、次に動作を定量的に説明する。図6は図5において説明した演算増幅器251c、殊に第2バイアス電圧発生回路251eの動作を説明するための図である。図6においては、PMOSトランジスタ431、432のゲートソース間電圧をVgs1、Vgs2として図中に記載しており、前記トランジスタのチャネルを形成するゲート幅W、ゲート長Lの比をPMOSトランジスタ432においてはW/L、PMOSトランジスタ431においてはその1/4に設定して、1/4W/Lとして記載している。また、前記PMOSトランジスタ431、432のドレーン電流をId1、Id2と、コンデンサ311の第1端子の電位をV1、第2端子の電位をV2と記号して図中に記載している。なお、NMOSトランジスタ433、434のゲート幅チャネル幅、ゲート長チャネル長をそれぞれ等しく設定することとすると、両者のゲート端子電極、ソース端子電極はそれぞれ接続されており、そのゲートソース間電圧は等しく、両者はカレントミラーの関係にある。その結果、NMOSトランジスタ433、434のドレーン電流は略等しいので、これを改めてIdと記号すると、Id1=Id2=Idとなる。前記したPMOSトランジスタ432において閾値電圧をVtとし、ゲートソース間電圧Vgs2、とドレーン電流Id2の関係を考察すると、一般的によく知られた電子物性の理論から次式が成り立つ。Id2=β/2W/LVgs2-Vt2上式を変形することで下記が得られる。Vgs2-Vt={2/βL/WId2}}1/2同様にPMOSトランジスタ431においても閾値電圧をVtとし、ゲート幅とゲート長の比がPMOSトランジスタ432のそれの1/4に設定されていることに注意すると、次式が成り立つ。Id1=β/21/4W/LVgs1-Vt2上式を変形することで下記が得られる。Vgs1-Vt=2{2/βL/WId1}}1/2ここで、ΔV1=Vgs1-VtΔV2=Vgs2-Vtと定義し、さらにNMOSトランジスタ433、434のドレーン電流は略等しいことに注意してId1=Id2=Idの関係を用いると、ΔV1=2ΔV2すなわちΔV2=1/2ΔV1を得る。後述するように、本実施例の演算増幅器は図14で示される構成の回路に用いられる。そのため、電源電圧VDDと演算増幅器の出力端子電位との間の電位差を所定値として動作させることができ、典型的な例では前記電位差は約2Vである。このとき、前記PMOSトランジスタ431のゲートソース間電圧Vgs1は2Vであり、PMOSトランジスタ431と432の閾値電圧Vtを1Vとすると、ΔV2=1/22-1=0.5Vである。一方、ΔV2=Vgs2-Vtであるので、Vgs2=ΔV2Vt=0.51=1.5Vとなる。また、V2=VDD-Vgs2=4-1.5=2.5Vとなり、電位V2は演算増幅器の出力端子電位Vcontrol2Vよりも0.5V高い電位に設定されることが解る。したがって、差動回路の出力端子323よりはさらに高い電位に設定されている。したがって、コンデンサ311の両端の電位差は0.5V以上、確保されていることが解る。なお、標準の動作条件である電源電圧VDD=5Vの場合について同様に計算すると、Vgs1、Vgs2はほぼ同様の値であり、V2=VDD-Vgs2=5-1.5=3.5Vとなり、演算増幅器の出力端子電位Vcontrolは、Vcontrol=VDD-Vgs1=5-2=3Vコンデンサの第2端子の電位V2は演算増幅器の出力端子電位Vcontrol3Vよりも0.5V高い電位となっている。また、コンデンサ311の第1端子の電位は図6のVgs3として示した電位であり、電源電圧VDDの電位が5VとなっていてもVgs3の電圧は大きくは変動しないので、コンデンサ311の両端電圧は先の計算例よりも1V増加することになる。このように、電源電圧として標準の動作条件であるVDD=5Vにおいては、コンデンサ311の第1端子電位は第2端子電位よりも十分に低くすることができて、その容量値を十分に大きくすることができる。また、電源電圧が低下する場合においても、コンデンサ311の第1端子電位を第2端子電位よりも低くすることができ、所定の容量値を確保することができる。前記したように電源電圧VDDが標準の動作条件である5Vにおいては、コンデンサ311の両端の電位差を十分に大きくすることができ、図3に示す領域Aで動作させることができて、MOS容量値としても図3に示すCoxに近い容量値が得られる。そして、電源電圧VDDが一時的に4Vまで低下したケースにおいても、図3の-Vb=-0.5V点での特性変動にとどまり、コンデンサの容量値はC1であって、その容量変動は少なく、十分、実用に耐えるものであることが解る。なお、図3においては前記MOSトランジスタのゲートソース間電圧の差による電圧略0.5VをΔVとして記載している。第1、第2の実施形態の構成においては、前記電圧はダイオード312の順電圧略0.6Vにより得られたものであったが、第3実施形態の構成においては、形状比の異なる複数のMOSトランジスタのゲートソース間電圧の差により、前記電圧略0.5Vを作成しており、構成方法は異なるものの電圧値は同程度であって同様な効果が得られる。第4実施形態の演算増幅器図7は本発明の第4の実施形態の演算増幅器の構成を示す回路図である。図5に示した第3実施形態を変形している。図7の演算増幅器251Dにおいて、図5と同様に1.カレントミラーのバイアス電圧発生回路2.差動回路3.出力増幅回路4.レベルシフト回路5.コンデンサの構成からなっている。ここで、1.カレントミラーのバイアス電圧発生回路、2.差動回路、3.出力増幅回路については図5の回路構成において、PMOSトランジスタとNMOSトランジスタの構成を入れ替えたものが図7となっている。また、4.レベルシフト回路については図7と図5は同じ回路構成である。つまり、図5におけるPMOSトランジスタ301、302、303、305、306とNMOSトランジスタ307、308、309は、図7においてはそれぞれNMOSトランジスタ501、502、503、505、506とPMOSトランジスタ507、508、509に置き換えられている。また、それにともない電源のVDDとグランドとの接続関係が逆の構成となっている。したがって、図7において、NMOSトランジスタ501と抵抗素子510でカレントミラーのバイアス電圧発生回路が構成され、NMOSトランジスタ502、505、506とPMOSトランジスタ507、508によって差動回路が構成され、NMOSトランジスタ503とPMOSトランジスタ509によって出力増幅回路が構成されている。また、図5におけるPMOSトランジスタ431、432とNMOSトランジスタ433、434からなるレベルシフト回路は、図7において、それぞれPMOSトランジスタ521、522とNMOSトランジスタ523、524に対応しており、各トランジスタ間の接続関係はそのまま引き継がれている。また電源のVDDとグランドとの接続関係もそのまま引き継がれている。なお、図7において、PMOSトランジスタ521と522のトランジスタのチャネルを形成するゲート幅W、ゲート長Lの比をPMOSトランジスタ521においてはW/L、PMOSトランジスタ522においてはその1/4に設定して、1/4W/Lとしている。つまりPMOSトランジスタ522の電流駆動能力はPMOSトランジスタ521の電流駆動能力より低く設定しているので、PMOSトランジスタ522のドレーン電極とNMOSトランジスタ524のドレーン電極との接続点の電位は、電源VDDとグランド電位間の電位中点よりもグランド電位側となる。それに対し、差動回路の出力であるPMOSトランジスタ508のドレーン電極の電位は、電源VDDとグランド電位間の電位中点よりもVDD側となる。したがって、レベルシフト回路としての出力端子であるNMOSトランジスタ524のドレーン電極と差動回路としての出力端子であるPMOSトランジスタ508のドレーン電極との間にコンデンサ511を接続すれば、コンデンサ511の両端には十分なバイアス電圧が印加される。なお、図7において、5.コンデンサのMOS容量であるコンデンサ511の第2端子は差動回路の出力であるPMOSトランジスタ508のドレーン電極端子に接続され、第1端子はNMOSトランジスタ524のドレーン電極に接続する。次に、以上の演算増幅器を用いた駆動装置や画像形成装置、およびそれに係る各部について、以下の順で説明する。1プリンタ制御部の機能構成2LEDヘッドの構成と回路3LEDヘッドの内部構成4ドライバICの回路構成駆動装置5MEMブロックの回路構成6DRVブロックの回路構成7CTRLブロックの回路構成8ADJブロックの回路構成9LEDヘッドの断面構造10LEDヘッドの動作のタイムチャート11ADJブロック、DRVブロック、および周辺回路の接続関係12ADJブロック、DRVブロック、および周辺回路の概略動作13LEDヘッドを用いた画像形成装置14画像形成装置の動作[1プリンタ制御部の機能構成]電子写真プリンタにおけるプリンタ制御部の機能構成について以下に説明する。電子写真プリンタは、帯電した感光体ドラムをプリント情報に応じて選択的に光照射して静電潜像を形成し、この静電潜像にトナーを付着させる現像を行ってトナー像を形成し、該トナー像を用紙に転写し、定着させる。図8は、本発明を電子写真プリンタに適用した場合におけるプリンタ制御回路のブロック図である。なお、本発明の画像形成装置の実施形態として、以下の構成と装置を備える。図8において、印刷制御部1は、マイクロプロセッサ、ROM、RAM、入出力ポート、タイマ等によって構成される。印刷制御部1は、プリンタの印刷部の内部に配設され、図示しない上位コントローラからの制御信号SG1、ビデオ信号ドットマップデータを一次元的に配列したものSG2等によってプリンタ全体をシーケンス制御し、印刷動作を行なう。印刷制御部1は、制御信号SG1によって印刷指示を受信すると、先ず定着器温度センサ23によってヒータ22aを内蔵した定着器22が使用可能な温度範囲にあるか否かを検出し、該温度範囲になければヒータ22aに通電し、使用可能な温度まで定着器22を加熱する。印刷制御部1は、ドライバ2を介して現像転写プロセス用モータPM3を回転させ、同時にチヤージ信号SGCによって帯電用高圧電源25をオンにし、現像器27の帯電を行なう。用紙残量センサ8及び用紙サイズセンサ9は、該用紙に合った用紙送りをすることができるように、セットされている図示しない用紙の有無および種類を検出する。ここで、用紙送りモータPM5には、遊星ギア機構が接続されている。印刷制御部1は、ドライバ4を介して双方向に回転させることができるため、モータの回転方向を変えることにより、プリンタ内部の異なる紙送りローラを選択的に駆動することができる。1ページの印刷開始毎に、用紙送りモータPM5を最初に逆転させて、セットされた用紙を用紙吸入ロセンサ6が検知するまで、予め設定された量だけ送る。続いて、正回転させて用紙をプリンタ内部の印刷機構内に搬送する。印刷制御部1は、用紙が印刷可能な位置まで到達すると、図示しない画像処理部に対してタイミング信号SG3主走査同期信号,副走査同期信号を含むを送信する。画像処理部は、ページ毎に編集したビデオ信号SG2を印刷制御部1に送信する。印刷制御部1は、受信されたビデオ信号SG2を印刷データ信号HD-DATAとしてLEDヘッド19に転送する。LEDヘッド19は、それぞれ1ドットピクセルの印刷のために設けられたLEDを複数個線上に配列したものである。そして、印刷制御部1は、1ライン分のビデオ信号SG2を受信すると、LEDヘッド19にラッチ信号HD-LOADを送信し、印刷データ信号HD-DATAをLEDヘッド19内に保持させる。また、印刷制御部1は、画像処理部から次のビデオ信号SG2を受信している最中においても、LEDヘッド19に保持した印刷データ信号HD-DATAについて印刷することができる。なお、クロック信号HD-CLKは、印刷データ信号HD-DATAをLEDヘッド19に送信するためのクロック信号である。ビデオ信号SG2の送受信は、印刷ライン毎に行われる。LEDヘッド19は、マイナス電位に帯電させられた図示しない感光体ドラム上を照射する。これにより、印刷される情報は、感光体ドラムにおいて電位の上昇したドットとして潜像化される。そして、現像器27は、マイナス電位に帯電させられた画像形成用のトナーが、電気的な吸引力によって各ドットに吸引させられ、トナー像が現像形成される。その後、該トナー像は、転写器28に送られる。一方、転写用高圧電源26は、転写信号SG4によってプラス電位を転写器28に印加する。転写器28は、感光体ドラムと転写器28との間隔を通過する用紙上に、トナー像を転写する。転写されたトナー像を有する用紙は、ヒータ22aを内蔵する定着器22に当接して搬送され、該定着器22の熱によって用紙に定着される。この定着された画像を有する用紙は、さらに搬送されてプリンタの印刷機構から用紙排出ロセンサ7を通過して印刷された用紙が外部に排出される。印刷制御部1は、用紙サイズセンサ9、用紙吸入ロセンサ6の検知に対応して、用紙が転写器28を通過している間だけ転写用高圧電源26からの電圧を転写器28に印加する。そして、印刷が終了し、用紙が用紙排出ロセンサ7を通過すると、帯電用高圧電源25による現像器27への電圧の印加を終了し、同時に現像転写プロセス用モータ3の回転を停止させる。以後、上記の動作を繰り返す。[2LEDヘッドの構成と回路]次に、LEDヘッド19の構成について説明する。図9は、本発明を適用する図8のLEDヘッド19の構成を示す回路ブロック図である。本実施形態の説明においては、一例としてA4サイズの用紙に1インチ当たり600ドット600DPIの解像度で印刷可能なLEDヘッドについて、その具体的な構成を説明する。本実施形態では、LED素子の総数は4992ドットであり、これを構成するために26個のLEDアレイチップを配列する。各LEDアレイチップは、各々192個のLED素子を含む。各LED素子のカソードは、グランドに接続され、各LED素子のアノードは、LEDアレイチップと隣接して配置されたドライバICの駆動出力端子とワイヤーボンディング配線等の手法で接続される。図8に示したように、印刷データ信号HD-DATAは、クロック信号HD-CLKと共にLEDヘッド19に入力される。例えばA4サイズの用紙に印刷可能であり1インチ当たり600ドットの解像度を持つプリンタは、4992ドット分のビットデータが後述するフリップフロップ回路から成るシフトレジスタ中を順次転送される。次に、ラッチ信号HD-LOADがLEDヘッド19に入力される。上記ビットデータは、後述するラッチ回路にラッチされる。続いて、ビットデータと印刷駆動信号HD-STB-Nとによって、発光素子LED素子のうち、High高レベルであるドットデータに対応するものが点灯される。[3LEDヘッドの内部構成]次に、LEDヘッド内部の構成について説明する。図9に示すように、LEDアレイチップCHP1、CHP2は、一点鎖線で囲まれる部分であり、LEDアレイチップCHP3~CHP26は、図示を省略している。ドライバICIC1、IC2は、LEDアレイチップCHP1、CHP2を駆動する。ドライバICは、同一回路により構成され、隣接するドライバICとカスケードに接続されている。なお、ドライバICIC3~IC26は、図示を省略している。LED素子31~38は、LEDアレイチップ毎に192個ずつ配置されている。図9に示すように、印刷データ信号HD-DATA3~0は、4本の信号線で伝送され、隣接する4つのLED素子4画素分のデータを、クロック信号HD-CLK毎に同時に送出する。このため、図8の印刷制御部1から出力される印刷データ信号HD-DATA3~0は、クロック信号HD-CLKと共にLEDヘッド19に入力され、前記した4992ドット分のビットデータが後述するフリップフロップ回路からなるシフトレジスタ中を順次転送される。次に、ラッチ信号HD-LOADは、LEDヘッド19に入力される。上記ビットデータは、前記フリップフロップ回路に対応して設けられたラッチ回路にラッチされる。続いて、印刷駆動信号HD-STB-Nが入力されると、LED素子は、印刷データがHighレベルであるドットデータに対応するものが点灯される。なお、電源電圧VDDは、印加される電源用電圧であり、グランドGNDは、接地電位を示す。基準電圧Vrefは、LED駆動のための駆動電流値を指令する基準電圧であって、LEDヘッド19内に設けられた図示しない基準電圧発生回路により発生される。また、後述するように、ドライバICIC1~IC26は、後述するLED駆動装置を備え、LED駆動装置に駆動電流が一定となるように指令電圧を発する、制御電圧発生回路とを備える。制御電圧発生回路には、入力端子VREFからの基準電圧が入力される。図9に示すように、LEDヘッド19図8は、多数のLEDアレイチップが搭載される。LED素子に製造ばらつきによる特性変動があると、各LEDアレイチップ間および同一LEDアレイチップ内の各ドット間において、各LED素子は、その発光パワーに変動を生じ、感光ドラムへの露光エネルギー量が異なることになる。この感光ドラムへの露光エネルギー量が異なる現象は、感光ドラムを現像するときのドット面積の変動となって現れ、印刷濃度にムラを生じる原因となるため望ましくない。そのため、LED素子の各ドットの駆動電流は、発光パワーが一定になるように調整される。図9のドライバICIC1~IC26は、後述するようにそのための回路手段を備えている。[4ドライバICの回路構成]次に本願発明の駆動装置であるドライバICの回路構成について説明する。したがって、本実施形態の駆動装置は、以下の構成と装置を備える。図10は、図9のドライバICIC1、IC2の詳細な構成を示す回路ブロック図である。フリップフロップ回路FFA1~FFA49、FFB1~FFB49、FFC1~FFC49、FFD1~FFD49は、シフトレジスタを構成している。ラッチ素子LTA1~LTD1、、、LTA48~LTD48は、全体でラッチ回路を構成している。なお、フリップフロップ回路FFA1、FFB1、FFC48、FFD48、ラッチ素子LTA1、LTB1は、図示を省略する。図10のMEMブロック116は、メモリ回路であり、LEDの光量ばらつき補正の補正データドット補正データやLEDアレイチップ毎の光量補正データチップ補正データもしくはドライバIC毎の固有データが格納される。DRVブロック117は、LEDの駆動装置であり、SELブロック118は、セレクタ回路である。CTRLブロック115は、制御回路であって、前記補正データをメモリMEMブロック116に対してデータ書き込み時の書き込み指令信号を発生する。ADJブロック119は、制御電圧発生回路であって、入力端子VREFより入力された基準電圧Vrefに基づいて、LED駆動のための制御電圧を発生させる。基準電圧Vrefは、図示しないレギュレータ回路等により発生させられ、LEDの全点灯駆動時のような電源電圧が一瞬降下するような状況でも、LED駆動電流が低下しないように所定値を維持する。抵抗器111は、ストローブ端子STBと電源電圧VDDの電源ラインとの間に接続されるプルアップ素子である。インバータ回路112、113、NAND回路114は、論理素子である。フリップフロップ回路FFA1~FFA49は、カスケード接続される。ドライバICのデータ入力端子DATAI0は、フリップフロップ回路FFA1のデータ入力端子Dに接続される。フリップフロップ回路FFA48、FFA49のデータ出力端子Qは、SELブロック118セレクタ回路の入力端子A0、B0に接続される。SELブロック118の出力端子Y0は、ドライバICのデータ出力端子DATAO0に接続される。同様に、フリップフロップ回路FFB1~FFB49、FFC1~FFC49、FFD1~FFD49もそれぞれカスケード接続される。ドライバICのデータ入力端子DATAI1、DATAI2、DATAI3は、フリップフロップ回路FFB1、FFC1、FFD1のデータ入力端子Dにそれぞれ接続される。フリップフロップ回路FFB48とFFB49、FFC48とFFC49、FFD48とFFD49の出力端子Qは、SELブロック118のセレクタ回路SELの入力端子A1とB1、A2とB2、A3とB3に接続される。SELブロック118の出力端子Y1、Y2、Y3は、ドライバICのデータ出力端子DATAO1、DATAO2、DATAO3に接続される。したがって、フリップフロップ回路FFA1~FFA49、FFB1~FFB49、FFC1~FFC49、FFD1~FFD49は、それぞれ49段のシフトレジスタ回路を構成しており、SELブロック118によりシフトレジスタのシフト段数を48段と49段とに切り替えることができる。これによりドライバICのデータ出力端子DATAO0~DATAO3は、次段のドライバICのデータ入力端子DATAI0~DATAI3にそれぞれ接続されることになる。従って、ドライバICIC1~IC26の全てで構成されるシフトレジスタは、印刷制御部1から初段のドライバICのDRVブロック117に入力される印刷データ信号HD-DATAをクロック信号HD-CLKに同期してシフトさせる48×26段あるいは49×26段のシフトレジスタ回路を構成している。ドライバICの入力端子STBに入力される印刷駆動信号HD-STB-Nは、負論理のストローブ信号であり、インバータ回路112を介して正論理化されてSTB-P信号が生成され、NAND回路114に入力される。また、ドライバICの端子LOADより入力されるラッチ信号LOAD-Pは、NAND回路114に入力され、DRVブロック117に対する駆動のオン、オフを制御する信号DRV-ON-Nが生成される。[5MEMブロックの回路構成]次に、メモリ回路であるMEMブロックの回路構成について説明する。図11は、図10に示したMEMブロック116メモリ回路の回路構成図である。なお、本実施形態の構成では、LED光量補正のためのドット補正データは4ビットであり、LED駆動電流をドット毎に16段階に調整することで光量補正を行なう。図11は、隣接する2個2ドットのMEMブロック116メモリセル回路を示し、それぞれを破線にて囲まれる左側回路151、右側回路152として区分けして示している。左側回路151は、奇数番目のドット例えばドットNo.1の補正データを格納する。右側回路152は、偶数番目のドット例えばドットNo.2の補正データを格納する。MEMブロック116は、バッファ回路169を備え、補正メモリセルを構成するインバータ回路153~160と、NMOSトランジスタ161~168とを備えている。インバータ回路170は、入力端子がバッファ回路169の出力端子と接続されている。また、MEMブロック116は、補正データ入力端子Dと、メモリセル選択端子W0~W3と、補正データ出力端子Q3~Q0を備えている。図11に示すMEMブロック116の補正データ入力端子Dは、図10に示すフリップフロップ回路FFA1、FFB1、FFC1、FFD1、FFA2、、、FFA48、FFB48、FFC48、FFD48等のデータ出力端子Qにそれぞれ接続されている。また、MEMブロック116のメモリセル選択端子W0~W3は、CTRLブロック115の制御端子W0~W3にそれぞれ接続される。バッファ回路169の入力端子は、補正データ入力端子Dとなっており、バッファ回路169の出力端子は、NMOSトランジスタ161、163、165、167の第1端子に接続されている。インバータ回路153と154、155と156、157と158、159と160は、それぞれ入力端子と出力端子、出力端子と入力端子が互いに接続され、それぞれがメモリセルを形成している。NMOSトランジスタ161と162、163と164、165と166、167と168の第2端子間には、それぞれメモリセルが接続される。インバータ回路170の出力端子は、NMOSトランジスタ162、164、166、168の第1端子に接続されている。NMOSトランジスタ161、162のゲート端子は、メモリセル選択端子W0に接続される。NMOSトランジスタ163、164のゲート端子は、メモリセル選択端子W1に接続される。NMOSトランジスタ165、166のゲート端子は、メモリセル選択端子W2に接続される。NMOSトランジスタ167、168のゲート端子は、メモリセル選択端子W3に接続される。インバータ153の出力端子は、補正データ出力端子Q0に接続される。インバータ155の出力端子は、補正データ出力端子Q1に接続される。インバータ157の出力端子は、補正データ出力端子Q2に接続される。インバータ159の出力端子は、補正データ出力端子Q3に接続される。上記説明は、左側回路151についてのものであるが、右側回路152についても全く同様の構成となっている。[6DRVブロックの回路構成]次に、LEDの駆動装置であるDRVブロックについて説明する。図12は、図10のDRVブロック117を示す回路図である。DRVブロック117は、LED駆動装置であり、PMOSトランジスタ200~205と、NMOSトランジスタ206と、NAND回路210~213とNOR回路207とを備えている。また、DRVブロック117は、印刷データ入力端子E負論理と、LED駆動のオン、オフの指令が入力される入力端子S負論理と、入力端子Vと、補正データ入力端子Q0~Q3と、駆動電流出力端子DOとを備えている。DRVブロック117の印刷データ入力端子Eは、図10のラッチ素子LTA1~LTD1、LTA48~LTD48のQN出力端子と接続される。また、DRVブロック117の補正データ入力端子Q3~Q0は、図10のMEMブロック116の補正データ出力端子Q3~Q0に接続されている。入力端子Sは、図10のNAND回路114から出力されるLED素子をオン又はオフさせるための指令信号DRV-ON-Nが入力される。入力端子Vは、図10のADJブロック119からの制御電圧Vcontrolが入力される。駆動電流出力端子DOは、図示しないボンディングワイヤにより、図9のLEDアレイチップCHP1、CHP2のLED素子のアノードに接続される。NOR回路207の2個の入力端子は、それぞれ入力端子Sおよび入力端子Eに接続されている。NAND回路210~213の第1入力端子は、NOR回路207の出力端子に接続されている。また、NAND回路213~210の第2入力端子は、それぞれDRVブロック117の補正データ入力端子Q3~Q0に接続されている。PMOSトランジスタ200~203のゲート電極は、それぞれNAND回路210~213の出力端子に接続されている。また、PMOSトランジスタ200~204のソース電極は、電源電圧VDDが印加される。PMOSトランジスタ200~204のドレーン電極は、駆動電流出力端子DOに接続されている。一方、NAND回路210~213およびNOR回路207は、電源電圧VDDが印加され、グランド端子がDRVブロック117の入力端子Vと接続され、制御電圧Vcontrolの電位に保たれる。後述するように電源電圧VDDと制御電圧Vcontrolとの電位差は、PMOSトランジスタ200~204がオンするときのゲートソース間電圧に略等しい。この電位差を変化させることで、PMOSトランジスタ200~204のドレーン電流を調整することが可能となる。図14のADJブロック119制御電圧発生回路は、基準電圧Vrefに基づいて、図12のDRVブロック117のPMOSトランジスタ200~204等のドレーン電流が所定値となるように制御電圧Vcontrolを制御する。さて図12の説明に戻ると、印刷データがオンでありこのとき入力端子EはLowレベル、入力端子Sについて指令信号DRV-ON-NがLowレベルとなって駆動オンを指令している場合、NOR回路207の出力端子は、Highレベルとなる。このとき補正データ出力端子Q3~Q0のデータに従い、NAND回路210~213の出力端子、およびPMOSトランジスタ205とNMOSトランジスタ206とで構成されるインバータの出力端子は、電源電圧VDDの電位あるいは制御電圧Vcontrlの電位となる。PMOSトランジスタ204は、LED素子に主たる駆動電流を供給する主駆動トランジスタであり、PMOSトランジスタ200~203は、LED素子の駆動電流をドット毎に調整して光量補正するための補助駆動トランジスタである。主駆動トランジスタ204は、印刷データに従って駆動される。補助駆動トランジスタ200~203は、NOR回路207の出力端子がHighレベルである場合、MEMブロック116の出力端子Q3~Q0の信号レベルに従って選択的に駆動される。つまり、主駆動トランジスタ204と共に、前記補正データに従って補助駆動トランジスタ200~203が選択的に駆動され、主駆動トランジスタ204のドレーン電流に、選択された補助駆動トランジスタの各ドレーン電流が加算されて駆動電流として駆動電流出力端子DOからLED素子に供給される。PMOSトランジスタ200~203が駆動されている場合、NAND回路210~213の出力端子は、Lowレベルすなわち、ほぼ制御電圧Vcontrolに等しいレベルにあるので、PMOSトランジスタ200~203のゲート電位は、ほぼ制御電圧Vcontrolに等しくなる。このとき、PMOSトランジスタ205はオフ状態にあり、NMOSトランジスタ206はオン状態にあって、PMOSトランジスタ204のゲート電位もまたほぼ制御電圧Vcontrolに等しくなる。従って、PMOSトランジスタ200~204のドレーン電流値を、制御電圧Vcontro1により一括して調整することができる。このとき、NAND回路210~213は、電源電圧VDDとグランド電位又は制御電圧Vcontrolの電位とを、それぞれ電源、グランド電位として動作していることになる。[7CTRLブロックの回路構成]次に、制御回路であるCTRLブロックの回路構成について説明する。図13は、図10のCTRLブロック115の構成を示す回路図である。CTRLブロック115は、フリップフロップ回路221、222、224、225、NOR回路223、AND回路230~233を備える。フリップフロップ回路221、222、224、225のリセット端子R負論理は、CTRLブロック115のLOAD端子と接続されてラッチ信号LOAD-Pが入力される。フリップフロップ回路221、222のクロック端子は、CTRLブロック115のSTB端子と接続されて、STB-P信号が入力される。フリップフロップ回路221、222のQ出力端子は、NOR回路223の第1入力端子、第2入力端子に接続される。NOR回路223の出力端子は、フリップフロップ回路221のD入力端子と接続されている。フリップフロップ回路224、225のクロック端子は、フリップフロップ回路221のQ出力端子に接続される。フリップフロップ回路224のD入力端子は、フリップフロップ回路225のQ出力端子と接続される。フリップフロップ回路225のD入力端子は、フリップフロップ回路224のQN出力端子に接続される。AND回路233は、第1入力端子がフリップフロップ回路225のQ出力端子に接続され、第2入力端子がフリップフロップ回路224のQN出力端子に接続される。AND回路232は、第1入力端子がフリップフロップ回路225のQ出力端子に接続され、第2入力端子がフリップフロップ回路224のQ出力端子に接続される。AND回路231は、第1入力端子がフリップフロップ回路225のQN出力端子に接続され、第2入力端子がフリップフロップ回路224のQ出力端子に接続される。AND回路230は、第1入力端子がフリップフロップ回路225のQN出力端子に接続され、第2入力端子がフリップフロップ回路224のQN出力端子に接続される。AND回路230~233の第3入力端子は、フリップフロップ回路222のQ出力端子に接続される。AND回路230~233の出力端子は、CTRLブロック115の制御端子W0~W3とそれぞれ接続される。CTRLブロック115は、図10のMEMブロック116への書き込み指令信号を送信する。[8ADJブロックの回路構成]次に、制御電圧発生回路であるADJブロックの回路構成について説明する。図14は、図10のADJブロック119を示す回路図である。ADJブロック119は、制御電圧発生回路であって、ドライバICチップ毎に1回路ずつ設けられている。図14に示すように、ADJブロック119は、演算増幅器251、PMOSトランジスタ252、抵抗切り替え回路RDEC253を備える。PMOSトランジスタ252のソースは、電源電圧VDDが印加される。PMOSトランジスタ252のゲートは、演算増幅器251の出力端子に接続されると共にADJブロック119の出力端子Vに接続される。PMOSトランジスタ252は、図12で示したPMOSトランジスタ200~204とはゲート長が相等しく構成されている。一方、演算増幅器251の反転入力端子は、ADJブロック119のVREF端子に接続され、基準電圧Vrefが印加される。演算増幅器251の非反転入力端子は、PMOSトランジスタ252のドレーンに接続されるとともに後述する抵抗切り替え回路253の入力端子Rに接続されている。演算増幅251の出力端子は、PMOSトランジスタ252のゲートに接続されるとともに、ADJブロック119の出力端子Vに接続される。ADJブロック119は、図10のDRVブロック117の入力端子Vに制御電圧Vcontrolを印加する。また、抵抗切り替え回路253の入力端子S3~S0は、ADJブロック119の入力端子S3~S0として、図10のMEMブロック116最右端の出力端子Q3~Q0とそれぞれ接続される。ADJブロック119の抵抗切り替え回路253は、4本の入力端子S3~S0の信号レベルの16通りの組み合わせに応じて、その内部の抵抗を16段階に切り替えて、入力端子Rとグランド端子間の抵抗値を16段階に調整することができる。図14に示すように、演算増幅251と抵抗切り替え回路253とPMOSトランジスタ252は、フィードバック制御回路を構成し、演算増幅器251の非反転入力端子の電位を略基準電圧Vrefと等しくなるように制御する。このため、図14のPMOSトランジスタ252のドレーン電流Irefは、前記抵抗切り替え回路253の抵抗値例えばR0~R15と記号すると、演算増幅器251に入力される基準電圧Vrefとから決定される。さらに具体的に説明すれば、ADJブロック119の入力端子S3~S0の論理値が1111となって、補正状態が最大と指令されている場合、抵抗切り替え回路253の入力端子Rとグランド端子間の抵抗を示す等価抵抗器の抵抗値R15から、PMOSトランジスタ252のドレーン電流Irefは、Iref=Vref/R15と計算される。一方、入力端子S3~S0の論理値が0111となっていて、補正状態の中心が指令されている場合、抵抗切り替え回路253の等価抵抗器の抵抗値R7から、PMOSトランジスタ252のドレーン電流Irefは、Iref=Vref/R7と計算される。さらに、入力端子S3~S0の論理値が0000となっていて、補正状態の最小が指令されている場合、抵抗切り替え回路253の等価抵抗器の抵抗値R0から、PMOSトランジスタ252のドレーン電流Irefは、Iref=Vref/R0と計算される。前述したように、図12のPMOSトランジスタ200~204とPMOSトランジスタ252とは、ゲート長が相等しく構成される。これらのトランジスタは飽和領域で動作するように制御されているので、各トランジスタはカレントミラーの関係となり、PMOSトランジスタ200~204がオンとなるとき、上記の計算に従うドレーン電流Irefを生じる。この結果、入力端子S3~S0に与える論理値状態により、ドレーン電流Irefを16段階に調整することができ、図12のPMOSトランジスタ200~204のドレーン電流もまた16段階に調整することができる。[9LEDヘッドの断面構造]次にLEDヘッドの断面構造について説明する。図15は、LEDヘッド19の構成、構造を概略的に示す断面図である。図15に示すように、LEDヘッド19は、ベース部材291と、べース部材291にて固定されたプリント配線板280と、柱状の光学素子を多数配列してなるロッドレーンズアレイ292と、ロッドレーンズアレイ292を保持するホルダ293と、プリント基板280、ベース部材291、及び、ホルダ293を固定するクランプ部材294、295とで構成される。なお、ICチップ281は、前述した駆動装置等が集積されたものであり、LEDアレイ282は、ICチップ281と対向して配置される。両者間を接続するボンディングワイヤ等は、図示を省略している。[10LEDヘッドの動作のタイムチャート]次に、LEDヘッドの動作のタイムチャートについて説明する。図16は、プリンタの電源投入後に、実施形態の構成のLEDヘッド19に対して行われる補正データ転送処理と、その後に行われる印刷データ転送のようすを示すタイムチャートである。補正データの転送開始に先立ち、引き続くデータ転送が補正データであることを示すため、ラッチ信号HD-LOADをHighレベルにするA部。次に、1ドットあたりbit3~bit0の4ビットからなる補正データのうち、bit3の印刷データ信号HD-DATA3~0をクロック信号HD-CLKに同期して入力して、図10のフリップフロップ回路FFA1~FFD48で構成されるシフトレジスタ中ヘシフト入力する。シフト入力が完了すると、B部に示すように印刷駆動信号HD-STB-Nが3パルス入力され、図13に示した回路の動作が行われる。図16の信号Q1、Q2は、図13のフリップフロップ回路221、222のQ出力端子からの信号を示す。以下同様に、信号Q3は、フリップフロップ回路225のQ出力端子からの信号を示し、信号Q4は、フリップフロップ回路224のQ出力信号を示す。信号W3~W0は、図13のAND回路233~230の出力端子からの信号を示す。図16のB部において、印刷駆動信号HD-STB-Nの1パルス目が入力されるとF部に示すようにQ1信号が発生し、印刷駆動信号HD-STB-Nの2パルス目で、G部に示すようにQ2信号が発生する。また、Q1信号が立ち上がると、Q3信号は状態反転し、例えばO部のようにQ3信号はHighレベルに遷移している。また、A部に示すように、ラッチ信号HD-LOADがLowレベルの場合、図10のフリップフロップ回路221~225は、リセット状態となり、Q出力端子がLowレベルになる。図16に示すように、信号W3~W0は、信号Q2に引き続いて発生する。S部のように、信号W3が発生し、ついで信号W2、W1、W0がそれぞれ順に発生する。信号W3~W0の各パルス信号が発生すると、図10のMEMブロック116にデータの書き込みが行われ、信号W3~W0のパルス信号によりメモリ素子へのデータ書き込みが行われる。上述した過程をへて、補正データのbit3~bit0のすべてのデータ書き込みが完了すると、W部のようにラッチ信号HD-LOADをLowレベルにして、印刷データの転送が可能な状態に遷移する。前述したラッチ信号HD-LOADがLowレベルになると、図13のフリップフロップ回路221、222、224、225は、リセットされてQ出力端子が再びLowレベルになる。ついで、X部で印刷データが転送され、Y部のラッチ信号HD-LOADの信号パルスにより、シフトレジスタFFA1~FFD1、、、FFA48~FFD48にシフト入力されたデータをラッチ素子LTA1~LTDL、、、LTA48~LTD48ヘラッチする。さらに、Z部のように印刷駆動信号HD-STB-NがLowレベルに遷移して、LED素子の発光駆動が行われる。印刷駆動信号HD-STB-NがLowレベルの場合、LED素子は点灯し、印刷駆動信号HD-STB-NがHighレベルの場合、LED素子は消灯する。[11ADJブロック、DRVブロック、および周辺回路との接続関係]次に、ADJブロック、DRVブロック、および周辺回路との接続関係について説明する。図17は、図10のADJブロック119、DRVブロック117、およびその周辺回路との接続関係を示す図である。図17に示すように、ADJブロック119は、破線にて囲まれた部分であり、その他の箇所は図10に示したドライバIC回路のうちから、図17では代表して1ドット分について記載されている。また、図14の抵抗切り替え回路253RDECについて、その内部を簡略化した等価抵抗器Rrefとして示す。等価抵抗器Rrefの一端は、PMOSトランジスタ252のドレーン及び演算増輻器251の非反転入力に接続され、等価抵抗器Rrefの他端は、グランド電位のラインに接続されている。また、演算増幅器251は、制御電圧Vcontrolを出力する。図17におけるその他の回路において、NAND回路210は、図12に示したDRVブロック117のNAND回路210のみを代表して示している。PMOSトランジスタについても図12のDRVブロック117のPMOSトランジスタ200のみを代表として記載している。なお、LED素子441は、図9のLEDヘッド19のLED素子31~38のひとつを示している。入力端子VREFは、図示しない基準電圧回路より発生される基準電圧Vrefが印加される。基準電圧Vrefは、演算増幅器251の反転入力端子に印加される。前述したように、演算増幅器251とPMOSトランジスタ252と等価抵抗器Rrefとによる回路は、フィードバック制御回路を構成している。等価抵抗器Rrefに流れる電流IrefすなわちPMOSトランジスタ252に流れる電流は、電源電圧VDDによらず基準電圧Vrefと等価抵抗器Rrefの抵抗値のみにより決定される。[12ADJブロック、DRVブロック、および周辺回路の概略動作]次に、ADJブロック、DRVブロック、および周辺回路の概略の動作について説明する。図17において、前述したようにNAND回路210の電源はVDDであり、NAND回路210のグランドは演算増幅器251の出力に接続されており、Vcontro1なる電位となっている。その結果、LED401の消灯時にはNAND回路210の出力電位は電源VDD電位に略等しい値であり、LED401の点灯時にはNAND回路210の出力電位は前記したVcontrol電位と略等しい値となる。なお、PMOSトランジスタ200の動作を簡単に説明する。該トランジスタのゲート幅チャネル幅をW、ゲート長チャネル長をL、ゲートソース間電圧をVgs、閾値電圧をVt、ドレーン電流をIdと表記すると、該トランジスタが飽和領域で動作しているときには、ドレーン電流Idは次式で示される、Id=β/2W/LVgs-Vt2ここでβは定数である。上式で示されるように、ドレーン電流すなわちLED441の駆動電流は前記ゲートソース間電圧Vgsを調整することで変化させることができる。図17に示したように、演算増幅器251の出力端子電圧VcontrolはLED駆動時におけるPMOS200のゲート端子電位に略等しく、PMOS200のゲートソース間電圧VgsはVgs=VDD-Vcontrolとなっている。ところが、特許文献1に示した従来構成の演算増幅器図19においては、PMOSトランジスタ1320のゲートソース間電圧をレベルシフト電圧として用いており、該電圧値が比較的大きく、基板バイアス効果の影響を受ける構成においては、とりわけ大きな電圧値となってしまう。そのためコンデンサ1311の第2端子の電位は、演算増幅器の出力端子電位よりも相当高い電位となって、PMOSトランジスタ1304のドレーンソース間電圧を減少させ、該素子の動作を飽和領域から線形領域に移行させてしまい、特に電源電圧の低下時においてその回路動作を困難にしていた。一方、図1、図4、図5、図7の構成においては、前述したレベルシフト電圧が過剰となることはなく、従来構成の場合に比べて低い電源電圧においても動作させることができるようになった。[13LEDヘッドを用いた画像形成装置]次に、LEDヘッドを用いた画像形成装置について説明する。前記した発光素子アレイは、電子写真プリンタの露光工程で光源として利用することができる。以下に、その一例としてタンデムカラープリンタを取り上げ、図18を用いて説明する。図18は,本発明の駆動装置を搭載したLEDヘッドを用いた画像形成装置を説明する概略の構成を示した断面図である。図18において、画像形成装置600は、ブラックK、イエローY、マゼンタMおよびシアンCの各色の画像を各々に形成する4つのプロセスユニット601~604を有し、これらが記録媒体605の搬送経路の上流側から順に配置されている。これらプロセスユニット601~604の内部構成は共通しているため、例えばマゼンタのプロセスユニット603を例に取り、これらの内部構成を説明する。プロセスユニット603には、像担持体としての感光体ドラム603aが矢印方向に回転可能に配置され、この感光体ドラム603aの周囲には、その回転方向の上流側から順に、感光体ドラム603aの表面に電荷を供給して帯電させる帯電装置603b、及び帯電された感光体ドラム603aの表面に選択的に光を照射して静電潜像を形成する露光装置603cが配設される。露光装置603cとしては、前述のLEDヘッド19が用いられる。さらに、静電潜像が形成された感光体ドラム603aの表面に、マゼンタ所定色のトナーを付着させて顕像を発生させる現像装置603d、及び感光体ドラム603a上のトナーの顕像を転写した際に残留したトナーを除去するクリーニング装置603eが配設される。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギアなどを経由して動力が伝達され回転する。また、画像形成装置600は、その下部に、紙などの記録媒体605を堆積した状態で収納する用紙カセット606を装着し、その上方には記録媒体605を1枚ずつ分離させて搬送するためのホッピングローラ607が配設されている。さらに、記録媒体605の搬送方向における、ホッピングローラ607の下流側にはピンチローラ608、609と共に記録媒体605を挟持することによって、記録媒体を搬送する搬送ローラ610、及び、記録媒体605の斜行を修正し、プロセスユニット601に搬送するレジストローラ611を配設している。これらのホッピングローラ607、搬送ローラ610、及び、レジストローラ611は図示されない駆動源からギア等を経由して動力が伝達され回転する。プロセスユニット601~604の各感光体ドラムに対向する位置には、それぞれ半導電性のゴム等によって形成された転写ローラ612が配設されている。これら転写ローラ612には、感光ドラム603a上に付着されたトナーによる顕像を記録媒体605に転写する転写時に、感光体ドラム601a~604aの表面電位と、これら各転写ローラ612の表面電位に電位差を持たせるための電圧が印加されている。定着装置613は、加熱ローラとバックアップローラとを有し、記録媒体605上に転写されたトナーを加圧加熱することによって定着する。この下流の排出ローラ614、615は、定着装置613から排出された記録媒体605を、排出部のピンチローラ616、617と共に挟持し、記録媒体スタッカ部618に搬送する。これら定着装置613、排出ローラ614等は図示しない駆動源からギアなどを経由して動力が伝達され回転される。[14画像形成装置の動作]次に前記構成の画像形成装置600の動作を説明する。まず、用紙カセット606に堆積した状態で収納されている記録媒体605がホッピングローラ607によって、上から1枚ずつ分離されて搬送される。続いて、この記録媒体605は、搬送ローラ610、レジストローラ611及びピンチローラ608、609に挟持されて、プロセスユニット601の感光体ドラム601aと転写ローラ612の間に搬送される。その後、記録媒体605は、感光体ドラム601a及び転写ローラ612に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム601aの回転によって搬送される。同様にして、記録媒体605は、順次プロセスユニット602~604を通過し、その通過過程で、各露光装置601c~604cにより形成された静電潜像を、現像装置601d~604dによって現像した各色のトナー像がその記録面に順次転写され、重ね合わせられる。そして、その記録面上に各色のトナー像が重ね合わせられた後、定着装置613によってトナー像が定着された記録媒体605は、排出ローラ614、615及びピンチローラ616、617に挟持されて、画像形成装置600の外部の記録媒体スタッカ部618に排出される。以上の過程を経て、カラー画像が記録媒体605上に形成される。以上の様に、本実施の形態の画像形成装置によれば、前述したLEDヘッドを採用するためスペース効率及び光取り出し効率に優れた高品質の画像形成装置プリンタ、コピー機などを提供することができる。即ち、実施形態例のLEDヘッドを用いることにより、上記説明したフルカラーの画像形成装置に限らず、モノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に露光装置を数多く必要とするフルカラーの画像形成装置において一層大きな効果が得られる。その他の応用分野本発明は前記の実施形態に限定されるものではない。以下に例をあげる。以上において、MOS容量はNMOSトランジスタを構成する構造で、MOS容量を説明したが、PMOSトランジスタを構成する構造でMOS容量を構成してもよい。また、同じ集積回路のなかでの複数個の演算増幅器において、NMOSトランジスタを構成する構造でのMOS容量も備えるものと、PMOSトランジスタを構成する構造でのMOS容量も備えるものとを混在させてもよい。このとき、設計の自由度があがるとともに、より安定した、目的にそった演算増幅器を多種、備えられる。また、図7の第4の実施形態は図5の第3の実施形態において、カレントミラー用のバイアス電圧発生回路、差動回路、出力増幅回路のみをPMOSトランジスタとNMOSトランジスタを入れ替えて構成したものであるが、レベルシフト回路、MOS容量の関係においてもすべてP、Nの関係を逆に構成してもよい。また、図1、図4、図5、図6、図7において、カレントミラー用のバイアス電圧発生回路としてPMOSトランジスタと抵抗の直列接続回路を用いているが、これは説明を簡略化するためのものであって、電源電圧変化や温度変化による影響を軽減できる構成を備えたものとすることもできる。また、図1、図4、図5、図6、図7においてコンデンサはMOS容量であることで説明したが、MOS容量の構造をとらないコンデンサであっても、図1、図4、図5、図6、図7で示した演算増幅器はそのまま使用できる。また、図1、図4において、ダイオードは1個の場合を示したが、2個以上の複数個のダイオードを直列に使用してもよい。また、以上においてはLEDを光源として用いられる発光素子に適用した場合について説明したが、本発明はこれに限らず他の被駆動素子、例えば有機EL素子や発熱抵抗体への電圧印加制御を行なう場合にも適用可能である。例えば有機EL素子のアレイで構成される有機ELヘッドを供えたプリンタや発熱抵抗体の列で構成されるサーマルプリンタにおいて利用することができる。さらに表示素子、例えば列状或いはマトリクス状に配列された表示素子の駆動にも適用可能である。また、本発明は、2端子構造を備えたLED等の被駆動素子に限らず、3端子構造を備えた発光サイリスタのほか、第1と第2の2つのゲート端子を備えた4端子サイリスタSCS:SiliconSemiconductorControlledSwitchを駆動する場合にも適用可能である。またさらに、本発明は同一構成要素の連続的配置からなる被駆動素子列の駆動装置に限定されるものではなく、複数もしくは単数の駆動端子出力を備えた任意形状のICチップ集積回路装置に広く応用することが可能なことは勿論である。"