導電形がp形の第1のソース領域と、導電形がp形の第1のドレイン領域と、前記第1のソース領域と前記第1のドレイン領域との間に設けられ、導電形がn形の第1のチャネル領域と、前記第1のチャネル領域上に設けられた第1の下側ゲート絶縁膜と、前記第1の下側ゲート絶縁膜上に設けられた第1の下側ゲート電極と、前記第1の下側ゲート電極上に設けられた第1の上側ゲート絶縁膜と、前記第1の上側ゲート絶縁膜上に設けられた第1の上側ゲート電極と、前記第1の下側ゲート電極と前記第1のソース領域との間に接続された第1のスイッチング素子と、導電形がn形の第2のソース領域と、前記第1のドレイン領域に接続され、導電形がn形の第2のドレイン領域と、前記第2のソース領域と前記第2のドレイン領域との間に設けられ、導電形がp形の第2のチャネル領域と、前記第2のチャネル領域上に設けられた第2の下側ゲート絶縁膜と、前記第2の下側ゲート絶縁膜上に設けられた第2の下側ゲート電極と、前記第2の下側ゲート電極上に設けられた第2の上側ゲート絶縁膜と、前記第2の上側ゲート絶縁膜上に設けられた第2の上側ゲート電極と、前記第2の下側ゲート電極と前記第2のソース領域との間に接続された第2のスイッチング素子と、を備えたことを特徴とする半導体装置。前記第1のスイッチング素子は、前記第1のチャネル領域に第1の電位が供給され、前記第1の上側ゲート電極に前記第1の電位よりも低い第2の電位が供給される場合に、前記第1の下側ゲート電極を浮遊状態にするためのスイッチング素子であり、前記第2のスイッチング素子は、前記第2のチャネル領域に前記第2の電位が供給され、前記第2の上側ゲート電極に前記第1の電位が供給される場合に、前記第2の下側ゲート電極を浮遊状態にするためのスイッチング素子であることを特徴とする請求項1記載の半導体装置。アノードが前記第1の下側ゲート電極に接続され、カソードが前記第1のソース領域に接続された第1のツェナーダイオードと、アノードが前記第2のソース領域に接続され、カソードが前記第2の下側ゲート電極に接続された第2のツェナーダイオードと、をさらに備えたことを特徴とする請求項1または2に記載の半導体装置。前記第1の上側ゲート電極及び前記第2の上側ゲート電極には、共通のゲート電位が入力されることを特徴とする請求項1~3のいずれか1つに記載の半導体装置。前記第1の下側ゲート絶縁膜の膜厚及び組成は、前記第2の下側ゲート絶縁膜の膜厚及び組成と等しく、前記第1の下側ゲート電極の厚さ及び組成は、前記第2の下側ゲート電極の厚さ及び組成と等しく、前記第1の上側ゲート絶縁膜の膜厚及び組成は、前記第2の上側ゲート絶縁膜の膜厚及び組成と等しく、前記第1の上側ゲート電極の厚さ及び組成は、前記第2の上側ゲート電極の厚さ及び組成と等しいことを特徴とする請求項1~4のいずれか1つに記載の半導体装置。第3のソース領域と、第3のドレイン領域と、前記第3のソース領域と前記第3のドレイン領域との間に設けられた第3のチャネル領域と、前記第3のチャネル領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、をさらに備え、前記ゲート絶縁膜の膜厚及び組成は、前記第1の下側ゲート絶縁膜の膜厚及び組成と等しいことを特徴とする請求項1~5のいずれか1つに記載の半導体装置。下部電極と、前記下部電極上に設けられた容量絶縁膜と、前記容量絶縁膜上に設けられた上部電極と、をさらに備え、前記下部電極の厚さ及び組成は、前記第1の下側ゲート電極の厚さ及び組成と等しく、前記容量絶縁膜の膜厚及び組成は、前記第1の上側ゲート絶縁膜の膜厚及び組成と等しく、前記上部電極の厚さ及び組成は、前記第1の上側ゲート電極の厚さ及び組成と等しいことを特徴とする請求項1~6のいずれか1つに記載の半導体装置。導電形がp形のソース領域と、導電形がp形のドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、導電形がn形のチャネル領域と、前記チャネル領域上に設けられた下側ゲート絶縁膜と、前記下側ゲート絶縁膜上に設けられた下側ゲート電極と、前記下側ゲート電極上に設けられた上側ゲート絶縁膜と、前記上側ゲート絶縁膜上に設けられた上側ゲート電極と、前記下側ゲート電極と前記ソース領域との間に接続されたスイッチング素子と、を備えたことを特徴とする半導体装置。前記スイッチング素子は、前記チャネル領域に第1の電位が供給され、前記上側ゲート電極に前記第1の電位よりも低い第2の電位が供給される場合に、前記下側ゲート電極を浮遊状態にするためのスイッチング素子であることを特徴とする請求項8記載の半導体装置。アノードが前記下側ゲート電極に接続され、カソードが前記ソース領域に接続されたツェナーダイオードをさらに備えたことを特徴とする請求項8または9に記載の半導体装置。導電形がn形のソース領域と、導電形がn形のドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、導電形がp形のチャネル領域と、前記チャネル領域上に設けられた下側ゲート絶縁膜と、前記下側ゲート絶縁膜上に設けられた下側ゲート電極と、前記下側ゲート電極上に設けられた上側ゲート絶縁膜と、前記上側ゲート絶縁膜上に設けられた上側ゲート電極と、前記下側ゲート電極と前記ソース領域との間に接続されたスイッチング素子と、を備えたことを特徴とする半導体装置。前記スイッチング素子は、前記チャネル領域に第2の電位が供給され、前記上側ゲート電極に前記第2の電位よりも高い第1の電位が供給される場合に、前記下側ゲート電極を浮遊状態にするためのスイッチング素子であることを特徴とする請求項11記載の半導体装置。アノードが前記ソース領域に接続され、カソードが前記下側ゲート電極に接続されたツェナーダイオードをさらに備えたことを特徴とする請求項11または12に記載の半導体装置。前記下側ゲート電極と前記上側ゲート絶縁膜との間に設けられた中側ゲート絶縁膜と、前記中側ゲート絶縁膜と前記上側ゲート絶縁膜との間に設けられた中側ゲート電極と、をさらに備えたことを特徴とする請求項8~13のいずれか1つに記載の半導体装置。他のソース領域と、他のドレイン領域と、前記他のソース領域と前記他のドレイン領域との間に設けられた他のチャネル領域と、前記他のチャネル領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、をさらに備え、前記ゲート絶縁膜の膜厚及び組成は、前記下側ゲート絶縁膜の膜厚及び組成と等しいことを特徴とする請求項8~14のいずれか1つに記載の半導体装置。下部電極と、前記下部電極上に設けられた容量絶縁膜と、前記容量絶縁膜上に設けられた上部電極と、をさらに備え、前記下部電極の厚さ及び組成は、前記下側ゲート電極の厚さ及び組成と等しく、前記容量絶縁膜の膜厚及び組成は、前記上側ゲート絶縁膜の膜厚及び組成と等しく、前記上部電極の厚さ及び組成は、前記上側ゲート電極の厚さ及び組成と等しいことを特徴とする請求項8~15のいずれか1つに記載の半導体装置。前記ドレイン領域と前記チャネル領域の間に設けられた素子分離絶縁体をさらに備えたことを特徴とする請求項8~16のいずれか1つに記載の半導体装置。本発明の目的は、小型でコストが低い半導体装置を提供することである。実施形態に係る半導体装置は、導電形がp形の第1のソース領域と、導電形がp形の第1のドレイン領域と、前記第1のソース領域と前記第1のドレイン領域との間に設けられ、導電形がn形の第1のチャネル領域と、前記第1のチャネル領域上に設けられた第1の下側ゲート絶縁膜と、前記第1の下側ゲート絶縁膜上に設けられた第1の下側ゲート電極と、前記第1の下側ゲート電極上に設けられた第1の上側ゲート絶縁膜と、前記第1の上側ゲート絶縁膜上に設けられた第1の上側ゲート電極と、前記第1の下側ゲート電極と前記第1のソース領域との間に接続された第1のスイッチング素子と、導電形がn形の第2のソース領域と、前記第1のドレイン領域に接続され、導電形がn形の第2のドレイン領域と、前記第2のソース領域と前記第2のドレイン領域との間に設けられ、導電形がp形の第2のチャネル領域と、前記第2のチャネル領域上に設けられた第2の下側ゲート絶縁膜と、前記第2の下側ゲート絶縁膜上に設けられた第2の下側ゲート電極と、前記第2の下側ゲート電極上に設けられた第2の上側ゲート絶縁膜と、前記第2の上側ゲート絶縁膜上に設けられた第2の上側ゲート電極と、前記第2の下側ゲート電極と前記第2のソース領域との間に接続された第2のスイッチング素子と、を備える。以下、図面を参照しつつ、本発明の実施形態について説明する。先ず、第1の実施形態について説明する。図1は、本実施形態に係る半導体装置を例示する回路図であり、図2は、本実施形態に係る半導体装置のLDMOSを例示する平面図であり、図3は、図2に示すA-A’線による断面図である。図1に示すように、本実施形態に係る半導体装置1には、電源電位VDD及び接地電位GNDが供給される。電源電位VDDは、通常の論理回路で用いられる駆動電位、例えば5Vボルトよりも高い電位であり、例えば、30~80Vの範囲内にある一定の電位である。また、半導体装置1においては、pチャネル形LDMOS11及びnチャネル形LDMOS12が相互に接続されて、出力回路が形成されている。後述するように、pチャネル形LDMOS11以下、単にpMOS11ともいう及びnチャネル形LDMOS12以下、単にnMOS12ともいうにおいては、ゲート電極が2層に積層されている。pMOS11のソースには、電源端子TVDDを介して、電源電位VDDが印加される。nMOS12のソースには、接地端子TGNDを介して、接地電位GNDが印加される。pMOS11のドレイン及びnMOS12のドレインは、出力端子TOUTに共通接続されている。pMOS11の上側ゲート電極44図3参照及びnMOS12の上側ゲート電極44には、入力端子TINを介して、入力信号が入力される。入力信号は、電位が電源電位VDD又は接地電位GNDである二値信号である。pMOS11の下側ゲート電極42図3参照とpMOS11のソースとの間には、スイッチング素子13が接続されている。スイッチング素子13は、pMOS11の下側ゲート電極42をソースに接続するか否かを切り替えるものであり、例えばpチャネル形MOSFETである。また、nMOS12の下側ゲート電極42とnMOS12のソースとの間には、スイッチング素子14が接続されている。スイッチング素子14は、nMOS12の下側ゲート電極42をソースに接続するか否かを切り替えるものであり、例えばnチャネル形MOSFETである。スイッチング素子13及び14は、例えば、ゲート電圧が5V程度の低電圧且つ小電流のトランジスタである。スイッチング素子13及び14の面積は、pMOS11及びnMOS12の面積よりも小さい。更に、pMOS11の下側ゲート電極42とpMOS11のソースとの間には、ツェナーダイオード15が接続されている。ツェナーダイオード15のアノードはpMOS11の下側ゲート電極42に接続されており、カソードはpMOS11のソースに接続されている。更にまた、nMOS12の下側ゲート電極42とnMOS12のソースとの間には、ツェナーダイオード16が接続されている。ツェナーダイオード16のアノードはnMOS12のソースに接続されており、カソードはpMOS11の下側ゲート電極42に接続されている。次に、pMOS11及びnMOS12の構成について説明する。図2及び図3に示すように、pMOS11は、シリコン基板20の表面に形成されている。シリコン基板20の導電形は、例えばp形である。シリコン基板20上の一部の領域には、導電形がp形のドレイン側ウェル21が設けられており、ドレイン側ウェル21上の2ヶ所の領域には、導電形がn形のソース側ウェル22が設けられている。また、ドレイン側ウェル21上におけるソース側ウェル22に挟まれた領域には、導電形がp形のドリフト領域23が設けられている。ソース側ウェル22とドリフト領域23とは相互に接している。また、ソース側ウェル22の下面は、ドリフト領域23の下面よりも下方に位置している。各ソース側ウェル22上におけるドリフト領域23から離隔した領域には、導電形がp形のソース領域24が設けられている。ソース領域24の直上域及びこの直上域から見てドリフト領域23側には、導電形がp形のLDDLightlyDopedDrain領域25が設けられている。但し、LDD領域25はドリフト領域23から離隔している。LDD領域25上であってソース領域24の直上域には、シリサイド層26が設けられている。ドリフト領域23上におけるソース側ウェル22から離隔した領域には、導電形がp形のドレイン領域27が設けられている。ドレイン領域27の直上域には、導電形がp形のLDD領域28が設けられている。なお、LDD領域28は、ドレイン領域27の直上域から見てソース側ウェル22側の領域には設けられていない。LDD領域28上には、シリサイド層29が設けられている。シリコン基板20、ドレイン側ウェル21、ソース側ウェル22、ドリフト領域23、ソース領域24、LDD領域25、シリサイド層26、ドレイン領域27、LDD領域28及びシリサイド層29により、シリコン基材30が構成されている。そして、シリコン基材30上の一部には、例えばシリコン酸化物からなるSTIShallowTrenchIsolation:素子分離絶縁体31が設けられている。シリコン基材30の上面及びSTI31の上面は、略同一平面を構成している。STI31が設けられていない領域は、上方から見て長方形状の開口部32a、32b、32cとなっている。開口部32a、32b、32cは、各開口部の短手方向に沿ってこの順に配列されている。開口部32a及び32cにおいては、ソース側ウェル22の一部、LDD領域25及びシリサイド層26、並びにドリフト領域23の一部が露出しており、開口部32bにおいては、シリサイド層29が露出している。従って、STI31における開口部32aと開口部32bとの間に位置する部分、及び開口部32bと開口部32cとの間に位置する部分は、ソース領域24とドレイン領域27との間に配置されている。STI31の一部の直上域から開口部32aの一部の直上域にわたる領域、及び、STI31の一部の直上域から開口部32cの一部の直上域にわたる領域には、それぞれゲート積層体40が設けられている。各ゲート積層体40の形状は、開口部32a及び32cの長手方向を長手方向とする長方形であり、STI31の一部、ドリフト領域23の一部、ソース側ウェル22の一部及びLDD領域25の一部を覆っている。ゲート積層体40においては、下層側から順に、下側ゲート絶縁膜41、下側ゲート電極42、上側ゲート絶縁膜43、上側ゲート電極44及びシリサイド層45が積層されている。下側ゲート絶縁膜41は、例えばシリコン酸化物からなり、その膜厚は、例えば1.5~5.5V程度のゲート電圧に好適な膜厚であり、例えば、12.5nmである。上側ゲート絶縁膜43は、例えば、それぞれ、単層のシリコン酸化膜、又は、シリコン酸化層及びシリコン窒化層が積層された2層膜ON膜、若しくは、シリコン酸化層、シリコン窒化層及びシリコン酸化層が積層された3層膜ONO膜であり、電気的測定法による膜厚が下側ゲート絶縁膜41よりも厚い。上側ゲート絶縁膜43に、シリコン酸化物よりも誘電率が高いシリコン窒化物を含有させることにより、上側ゲート絶縁膜43全体の誘電率を増加させることができる。下側ゲート電極42及び上側ゲート電極44は、例えば、不純物が添加されたポリシリコンにより形成されている。ゲート積層体40の側面上には、例えばシリコン酸化物からなる側壁46が設けられている。上述のソース側のLDD領域25は、ほぼ側壁46の直下域に配置されている。一方、ドレイン側のLDD領域28は、側壁46の直下域には配置されていない。なお、図2においては、シリサイド層45及び側壁46は図示が省略されている。そして、シリサイド層26の直上域には、複数本のソースコンタクト51が設けられており、シリサイド層26に接続されている。また、シリサイド層29の直上域には、複数本のドレインコンタクト52が設けられており、シリサイド層29に接続されている。更に、下側ゲート電極42は、その長手方向において上側ゲート電極44の直下域から延出している。下側ゲート電極42の延出部分の直上域には、下側ゲートコンタクト53が設けられており、下側ゲート電極42に接続されている。更にまた、シリサイド層45の直上域には、1本の上側ゲートコンタクト54が設けられており、シリサイド層45に接続されている。一方、nMOS12もシリコン基板20に形成されている。すなわち、pMOS11及びnMOS12は、同一のシリコン基板20に形成されている。nMOS12の構成は、図2及び図3に示すpMOS11の構成に対して、シリコン基板20以外の構成要素の導電形を逆にしたものである。すなわち、nMOS12においては、n形のドレイン側ウェル21、p形のソース側ウェル22、n形のドリフト領域23、n形のソース領域24、n形のLDD領域25、シリサイド層26、n形のドレイン領域27、n形のLDD領域28及びシリサイド層29が設けられている。また、シリコン基材30上にはSTI31が選択的に設けられており、シリコン基板30及びSTI31の直上域の一部には、ゲート積層体40が設けられている。pMOS11と同様に、ゲート積層体40においては、下層側から順に、下側ゲート絶縁膜41、下側ゲート電極42、上側ゲート絶縁膜43、上側ゲート電極44及びシリサイド層45が積層されている。また、ゲート積層体40の側面上には、側壁46が設けられている。そして、pMOS11とnMOS12との間で、下側ゲート絶縁膜41の膜厚及び組成は相互に等しく、下側ゲート電極42の厚さ及び組成は相互に等しく、上側ゲート絶縁膜43の膜厚及び組成は相互に等しく、上側ゲート電極44の厚さ及び組成は相互に等しく、シリサイド層45の厚さ及び組成は相互に等しい。次に、上述の如く構成された半導体装置1の動作について説明する。図4は、横軸に時間をとり、縦軸に各信号の電位をとって、本実施形態に係る半導体装置の動作を例示するタイミングチャートである。pMOS11のソースには、常に電源電位VDDが入力され、nMOS12のソースには、常に接地電位GNDが入力されている。また、入力端子TINには、入力信号として、電源電位VDD及び接地電位GNDが切り替えて入力される。更に、pチャネル形MOSFETからなるスイッチング素子13のゲートには、pチャネルカットオフ信号として、電源電位VDD及びこれより5V低い電位VDD-5Vが切り替えて入力され、nチャネル形MOSFETからなるスイッチング素子14のゲートには、nチャネルカットオフ信号として、接地電位GND及びこれより5V高い電位GND5Vが切り替えて入力される。以下、図4を参照して、各信号の電位の変化及びこれに伴う各素子の状態の変化を説明する。a時刻t1時刻t1においては、スイッチング素子13のゲートに、pチャネルカットオフ信号として、電位VDD-5Vが入力されている。このため、スイッチング素子13はオン状態となっている。また、スイッチング素子14のゲートには、nチャネルカットオフ信号として、接地電位GNDが入力されている。このため、スイッチング素子14はオフ状態となっている。更に、入力端子TINには、入力信号として電源電位VDDが入力されている。このとき、スイッチング素子13はオン状態であるため、pMOS11の下側ゲート電極42の電位は電源電位VDDとなり、pMOS11はオフ状態となる。一方、スイッチング素子14はオフ状態であるため、nMOS12の下側ゲート電極42は浮遊状態となり、接地電位GNDと電源電位VDDとの間の電位となる。このため、nMOS12はオン状態となる。この結果、出力端子TOUTからは接地電位GNDが出力される。このとき、nMOS12の上側ゲート電極44とチャネルとの間には、高い電圧VDD-GNDが印加されるが、下側ゲート電極42の電位は接地電位GNDと電源電位VDDとの間の電位となるため、上側ゲート絶縁膜43及び下側ゲート絶縁膜41に印加される電界が緩和される。b時刻t2時刻t2においては、スイッチング素子14のゲートに入力するnチャネルカットオフ信号を、接地電位GNDから電位GND5Vに昇圧する。これにより、スイッチング素子14がオン状態となる。c時刻t3時刻t3においては、入力端子TINに入力する入力電位を、電源電位VDDから接地電位GNDに切り替える。このとき、スイッチング素子14はオン状態となっているため、nMOS12の下側ゲート電極42からは速やかに電荷が排出され、電位が接地電位GNDとなる。この結果、nMOS12はオフ状態となる。一方、この時点では、スイッチング素子13はまだオン状態であり、pMOS11の下側ゲート電極42の電位は電源電位VDDであるため、pMOS11はオフ状態のままである。d時刻t4時刻t4においては、スイッチング素子13のゲートに入力するpチャネルカットオフ信号を、電位VDD-5Vから電源電位VDDに昇圧する。これにより、スイッチング素子13がオフ状態となる。この結果、pMOS11の下側ゲート電極42が浮遊状態となり、接地電位GNDと電源電位VDDとの間の電位となるため、pMOS11がオン状態となる。この結果、出力端子TOUTからは電源電位VDDが出力される。このとき、pMOS11の上側ゲート電極44とチャネルとの間には、高い電圧VDD-GNDが印加されるが、下側ゲート電極42の電位は接地電位GNDと電源電位VDDとの間の電位となるため、上側ゲート絶縁膜43及び下側ゲート絶縁膜41に印加される電界が緩和される。e時刻t5時刻t5においては、スイッチング素子13のゲートに入力するpチャネルカットオフ信号を、電源電位VDDから電位VDD-5Vに降圧する。これにより、スイッチング素子13がオン状態となる。f時刻t6時刻t6においては、入力端子TINに入力する入力電位を、接地電位GNDから電源電位VDDに切り替える。このとき、スイッチング素子13はオン状態となっているため、pMOS11の下側ゲート電極42には速やかに電荷が注入され、電位が電源電位VDDとなる。この結果、pMOS11はオフ状態となる。一方、この時点では、スイッチング素子14はまだオン状態であり、nMOS12の下側ゲート電極42の電位は接地電位GNDであるため、nMOS12はオフ状態のままである。g時刻t7時刻t7においては、スイッチング素子14のゲートに入力するnチャネルカットオフ信号を、電位GND5Vから接地電位GNDに降圧する。これにより、スイッチング素子14がオフ状態となる。この結果、nMOS12の下側ゲート電極42が浮遊状態となり、接地電位GNDと電源電位VDDとの間の電位となるため、nMOS12はオン状態となる。この結果、出力端子TOUTからは接地電位GNDが出力される。これにより、時刻t1の状態に戻る。以後、時刻t1~t7の動作を繰り返す。次に、本実施形態の効果について説明する。本実施形態においては、pMOS11及びnMOS12のそれぞれにおいて、下側ゲート絶縁膜41、下側ゲート電極42、上側ゲート絶縁膜43及び上側ゲート電極44をこの順に積層させて、2層のゲート電極を持つゲート積層体40を形成している。これにより、各トランジスタのソース-ゲート間に印加されたゲート電圧を、下側ゲート絶縁膜41及び上側ゲート絶縁膜43によって分圧することができるため、高いゲート電圧を印加することができる。このため、ゲート電位として電源電位VDD及び接地電位GNDをそのまま使用することができる。この結果、ゲート電位を生成するための回路が不要になり、半導体装置の小型化及び低コスト化を図ることができる。また、下側ゲート絶縁膜41及び上側ゲート絶縁膜43にかかる電界ストレスを緩和できるため、通常のLDMOSと同等の寿命を実現することができる。また、本実施形態においては、ゲート絶縁膜を下側ゲート絶縁膜41及び上側ゲート絶縁膜43の2層に分けているため、pMOS11及びnMOS12に印加するゲート電圧に対して、下側ゲート絶縁膜41の膜厚を薄くすることができる。このため、下側ゲート絶縁膜41の容量を大きくすることができる。上述の如く、MOSFETの電流能力はゲート絶縁膜の容量に比例するため、pMOS11及びnMOS12の電流能力を大きくすることができ、オン抵抗を低く抑えることができる。また、1枚の厚いゲート絶縁膜を形成する場合と比較して、スレッショルド電圧が増加する等の弊害が少なく、成膜プロセスも容易である。更に、本実施形態においては、pMOS11の下側ゲート電極42とソースとの間にスイッチング素子13を設けている。これにより、pMOS11の下側ゲート電極42を電源端子TVDDに接続するか否かを切り替えることができる。同様に、nMOS12の下側ゲート電極42とソースとの間にスイッチング素子14を設けている。これにより、nMOS12の下側ゲート電極42を接地端子VGNDに接続するか否かを切り替えることができる。これにより、各下側ゲート電極42に対して電荷を速やかに充放電することができ、半導体装置1の動作を高速化することができる。また、図4に示すように、入力電位を切り替えるタイミングと、スイッチング素子13及び14のオン/オフを切り替えるタイミングとを異ならせて、図4の時刻t3から時刻t4の間の時間帯、及び、時刻t6と時刻t7との間の時間帯に、pMOS11及びnMOS12の双方をオフ状態とすることができる。これにより、入力電位を切り替えたときに、pMOS11及びnMOS12の双方が同時にオン状態となり、電源端子TVDDと接地端子VGNDの間に貫通電流が流れることを確実に防止できる。更にまた、本実施形態においては、nMOS11の下側ゲート電極42とソースとの間に、下側ゲート電極42からソースに向かう方向を順方向とするツェナーダイオード15が設けられている。これにより、下側ゲート電極42の電位が電源電位VDDよりも高くなることを防止できると共に、下側ゲート電極42の電位が電源電位VDDよりも一定電圧以上低くなった場合には、ツェナーダイオード15を介して逆方向電流が流れる。これにより、nMOS11の下側ゲート絶縁膜41を保護することができる。同様に、pMOS12の下側ゲート電極42とソースとの間に、ソースから下側ゲート電極42に向かう方向を順方向とするツェナーダイオード16が設けられている。これにより、下側ゲート電極42の電位が接地電位GNDよりも低くなることを防止できると共に、下側ゲート電極42の電位が接地電位GNDよりも一定電圧以上高くなった場合には、ツェナーダイオード16を介して逆方向電流が流れる。これにより、pMOS11の下側ゲート絶縁膜41を保護することができる。次に、比較例について説明する。図5は、本比較例に係る半導体装置を例示する回路図であり、図6は、本比較例に係る半導体装置のLDMOSを例示する断面図である。図5及び図6に示すように、本比較例に係る半導体装置101においては、前述の第1の実施形態と比較して、pチャネル形LDMOS111及びnチャネル形LDMOS112のそれぞれにおいて、ゲート絶縁膜及びゲート電極が1層ずつしか設けられていない点が異なっている。すなわち、ゲート積層体140においては、下層側から順に、ゲート絶縁膜141、ゲート電極142及びシリサイド層145が積層されている。シリサイド層145にはゲートコンタクト154が接続されている。ゲート絶縁膜141の膜厚は、5V程度のゲート電圧に対応した膜厚である。このため、半導体装置101においては、pチャネル形LDMOS111のゲートに接地電位GNDを印加することはできず、低電位側のゲート電位として、電位VDD-5Vを生成するための電位生成回路121が必要となる。また、電源電位VDD及び電位VDD-5Vを切り替えてpチャネル形LDMOS111のゲートに供給するインバーター回路122も必要となる。同様に、nチャネル形LDMOS112のゲートに電源電位VDDを印加することもできず、高電位側のゲート電位として、電位GND5Vを生成するための電位生成回路123が必要となる。また、接地電位GND及び電位GND5Vを切り替えてnチャネル形LDMOS112のゲートに供給するインバーター回路124も必要となる。このため、半導体装置101は回路構成が複雑になり、小型化及び低コスト化が困難である。次に、第2の実施形態について説明する。図7は、本実施形態に係る半導体装置を例示する回路図であり、図8は、本実施形態に係る半導体装置のLDMOSを例示する断面図である。図7及び図8に示すように、本実施形態に係る半導体装置2においては、前述の第1の実施形態と比較して、pチャネル形LDMOS11a及びnチャネル形LDMOS12aのそれぞれにおいて、ゲート絶縁膜及びゲート電極が3層ずつ設けられいる点が異なっている。すなわち、ゲート積層体40aにおいて、下層側から順に、下側ゲート絶縁膜41、下側ゲート電極42、中側ゲート絶縁膜47、中側ゲート電極48、上側ゲート絶縁膜43、上側ゲート電極44及びシリサイド層45が積層されている。中側ゲート絶縁膜47の電気的な膜厚は、下側ゲート絶縁膜41よりも厚く、上側ゲート絶縁膜43よりも薄い。また、中側ゲート電極48は、浮遊状態であってもよく、下側ゲート電極42と同様に、ソースとの間に、スイッチング素子及びツェナーダイオードのうち少なくとも一方が接続されていてもよい。本実施形態によれば、前述の第1の実施形態と比較して、ゲート電圧を3枚のゲート絶縁膜で分圧することができるため、より高いゲート電圧を印加することが可能となる。例えば、30~100V程度のゲート電圧を印加することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第1の実施形態と同様である。なお、ゲート絶縁膜及びゲート電極を、4層以上積層させてもよい。次に、第3の実施形態について説明する。図9は、本実施形態に係る半導体装置を例示する断面図である。図9に示すように、本実施形態に係る半導体装置3においては、シリコン基板60に、出力回路領域61、論理回路領域62及びキャパシタ領域63が設定されている。出力回路領域61及び論理回路領域62は、例えば、STI64によって区画されている。出力回路領域61においては、パワー回路用MOSFET66が形成されている。すなわち、シリコン基板60の上層部分にソース領域71及びドレイン領域72が相互に離隔して形成されており、ソース領域71とドレイン領域72との間はチャネル領域73となっている。シリコン基板60上におけるチャネル領域73の直上域には、下層側から順に、下側ゲート絶縁膜74、下側ゲート電極75、上側ゲート絶縁膜76及び上側ゲート電極77が積層されている。ソース領域71と下側ゲート電極75との間には、スイッチング素子78が接続されている。パワー回路用MOSFET66に印加されるゲート電圧は、例えば30~80V程度である。論理回路領域62においては、論理回路用MOSFET67が形成されている。すなわち、シリコン基板60の上層部分にソース領域79及びドレイン領域80が相互に離隔して形成されており、ソース領域79とドレイン領域80との間はチャネル領域81となっている。シリコン基板60上におけるチャネル領域81の直上域には、下層側から順に、ゲート絶縁膜82及びゲート電極83が積層されている。論理回路用MOSFET67に印加されるゲート電圧は例えば5Vであり、パワー回路用MOSFET66に印加されるゲート電圧よりも低い。キャパシタ領域63においては、PIPPolyInsulatorPolyキャパシタ68が設けられている。すなわち、シリコン基板60上にSTI64が設けられており、STI64上に、下層側から順に、絶縁膜84、下部電極85、容量絶縁膜86及び上部電極87が積層されている。パワー回路用MOSFET66の下側ゲート絶縁膜74、論理用MODFET67のゲート絶縁膜82、及びPIPキャパシタ68の絶縁膜84は、同じプロセスで形成されたものである。従って、これらの絶縁膜の膜厚及び組成は、相互に等しい。また、パワー回路用MOSFET66の下側ゲート電極75、論理回路用MOSFET67のゲート電極83、及びPIPキャパシタ68の下部電極85は、同じプロセスで形成されたものである。従って、これらの電極の厚さ及び組成は、相互に等しい。更に、パワー回路用MOSFET66の上側ゲート絶縁膜76、及びPIPキャパシタ68の容量絶縁膜86は、同じプロセスで形成されたものである。従って、これらの絶縁膜の膜厚及び組成は、相互に等しい。更にまた、パワー回路用MOSFET66の上側ゲート電極77、及びPIPキャパシタ68の上部電極87は、同じプロセスで形成されたものである。従って、これらの電極の厚さ及び組成は、相互に等しい。本実施形態によれば、パワーMOSFET66を、論理回路用MOSFET67及びPIPキャパシタ68と同時に形成することができる。これにより、半導体装置3の製造コストを抑えることができる。本実施形態における上記以外の効果は、前述の第1の実施形態と同様である。なお、本実施形態においても、前述の第1の実施形態と同様に、パワーMOSFET66をLDMOSとすることができる。また、前述の第1の実施形態と同様に、pチャネル形MOSFETとnチャネル形MOSFETを組み合わせて、出力回路を構成してもよい。次に、参考例について説明する。図10は、本参考例に係る半導体装置を例示する回路図である。図10に示すように、本参考例に係る半導体装置91は、前述の第1の実施形態に係る半導体装置1図1参照と比較して、スイッチング素子13及び14図1参照が設けられていない点が異なっている。本参考例に係る半導体装置91においては、図4に示すような動作は実現できないが、ゲート絶縁膜を2層構成とすることにより、ゲート電圧を分圧する効果は得られる。これにより、入力電位として、電源電位VDD及び接地電位GNDをそのまま用いることができ、回路構成を簡略化することができる。また、ツェナーダイオード15及び16を設けることにより、各LDMOSの下側ゲート絶縁膜を保護することができる。なお、前述の各実施形態においては、ゲート電極を2層構造とするトランジスタの構造をLDMOS構造又は通常のMOS構造とする例を示したが、これには限定されない。ゲート電極を2層構造とするトランジスタは、電界効果トランジスタであればよく、例えば、DMOSDoubleDiffusedMOSFET:二重拡散MOSFETであってもよい。また、前述の第1及び第2の実施形態においては、ハイサイドトランジスタpMOS11のゲート電極とロウサイドトランジスタnMOS12のゲート電極とを相互に接続する例を示したが、これには限定されず、両ゲート電極は相互に絶縁されていてもよい。更に、前述の各実施形態は、相互に組み合わせて実施することができる。以上説明した実施形態によれば、小型でコストが低い半導体装置を実現することができる。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。