"組立部品であって、第1の階段状テラスを含む筐体を備え、前記第1の階段状テラスは、垂直方向に一連の段を含み、前記一連の段における第1段の後の各段は、前記一連の段における直前の段から第1のオフセット値だけ水平方向にオフセットされ、前記筐体は、垂直スタック内において一組の半導体ダイが前記垂直スタック内の第1の半導体ダイに実質的に垂直な垂直方向に配列されるように前記一組の半導体ダイと結合するように構成され、前記第1の半導体ダイの後の各半導体ダイは、前記垂直スタック内における直前の半導体ダイから第2のオフセット値だけ水平方向にオフセットされ、それによって、前記垂直スタックの一方の側面に第2の階段状テラスを規定する、組立部品。前記第1の階段状テラスは、前記第2の階段状テラスの略鏡像である、請求項1に記載の組立部品。前記一組の半導体ダイにおける所与の半導体ダイは、公称厚みを有し、前記一連の段における所与の段の垂直変位は、前記公称厚みよりも大きい、請求項1に記載の組立部品。前記第1のオフセット値は、前記第2のオフセット値よりも大きい、請求項1に記載の組立部品。前記組立部品は、傾斜部品が前記半導体ダイと堅固に機械的に結合されるチップパッケージの組立を容易にし、前記傾斜部品は、前記垂直スタックの前記一方の側面に位置付けられ、前記傾斜部品は、水平方向と垂直方向との間である前記第2の階段状テラスに沿った方向に略平行である、請求項1に記載の組立部品。前記第1のオフセット値および前記第2のオフセット値は、前記方向と、前記傾斜部品を前記一組の半導体ダイに堅固に機械的に結合するために用いられるはんだの公称厚みとに基づいて決定される、請求項5に記載の組立部品。前記組立部品は、垂直方向における前記一組の半導体ダイにわたり、前記一組の半導体ダイと前記半導体ダイ間の一組の接着層とに関連する垂直誤差の合計よりも小さい積算位置誤差を伴って、前記一組の半導体ダイの組立てを容易にする、請求項1に記載の組立部品。前記積算位置誤差は、前記半導体ダイの厚み変動に関連する、請求項7に記載の組立部品。前記積算位置誤差は、前記一組の接着層の厚み変動に関連する、請求項7に記載の組立部品。前記積算位置誤差は、前記一組の接着層における熱拡散材料の厚み変動に関連する、請求項7に記載の組立部品。前記組立部品は、前記半導体ダイの端部変動に関連した、所定値よりも小さい最大位置誤差を伴って、前記一組の半導体ダイの組立てを容易にする、請求項1に記載の組立部品。チップパッケージを組立てるための方法であって、筐体の垂直方向における第1の階段状テラス内の一連の段における第1の段に近接した半導体ダイの垂直スタックにおいて、第1の半導体ダイの端部を位置付けるステップを備え、垂直方向は、前記第1の半導体ダイに実質的に垂直であり、前記方法は、前記第1の半導体ダイの上面に接着層を塗布するステップと、前記筐体の垂直方向における前記一連の段内の第2の段に近接した前記半導体ダイの前記垂直スタックにおいて、第2の半導体ダイの端部を位置付けるステップとをさらに備え、前記第2の半導体ダイの底面は、前記接着層に機械的に結合され前記第2の段は、前記第1の段から第1のオフセット値だけ水平方向にオフセットされ、前記第2の半導体ダイは、第2のオフセット値だけ水平方向にオフセットされ、それによって前記垂直スタックの一方の側面に第2の階段状テラスを規定し、前記方法は、前記第1の半導体ダイおよび前記第2の半導体ダイに傾斜部品を堅固に機械的に結合するステップをさらに備え、前記傾斜部品は、前記垂直スタックの前記一方の側面に位置付けられ、前記傾斜部品は、水平方向と垂直方向との間である前記第2の階段状テラスに沿った方向に略平行である、方法。前記第1の半導体ダイおよび前記第2の半導体ダイのうちの1つにすることができる所与の半導体ダイを位置付けるステップは、ピックアンドプレースツールを含む、請求項12に記載の方法。前記第1の半導体ダイおよび前記第2の半導体ダイのうちの1つにすることができる所与の半導体ダイを位置付けるステップは、前記所与の半導体ダイ上の光学アライメントマーカに基づく、請求項12に記載の方法。前記接着層は、所与の半導体ダイの平面内に熱を優先的に伝達する熱拡散材料を含む、請求項12に記載の方法。前記傾斜部品を前記第1の半導体ダイおよび前記第2の半導体ダイに堅固に機械的に結合するステップは、前記傾斜部品、前記第1の半導体ダイおよび前記第2の半導体ダイ、ならびに、前記傾斜部品と前記第1の半導体ダイおよび前記第2の半導体ダイの双方、のうちの1つについてのはんだを溶かすステップを含む、請求項12に記載の方法。前記傾斜部品を前記第1の半導体ダイおよび前記第2の半導体ダイに堅固に機械的に結合するステップは、垂直方向に圧縮力を加えるステップを含む、請求項12に記載の方法。前記第1の階段状テラスは、前記第2の階段状テラスの略鏡像である、請求項12に記載の方法。前記第1の半導体ダイおよび前記第2の半導体ダイのうちの1つにすることができる所与の半導体ダイは、公称厚みを有し、前記一連の段における所与の段の垂直変位は、前記公称厚みよりも大きい、請求項12に記載の方法。チップパッケージを組立てるための方法であって、半導体ダイの垂直スタック内において第1の半導体ダイを位置付けるステップを備え、前記垂直スタックは、前記第1の半導体ダイに実質的に垂直な垂直方向に沿っており、前記方法は、前記第1の半導体ダイの上面に接着層を塗布するステップと、前記半導体ダイの前記垂直スタックにおける第2の半導体ダイの端部を、前記第1の半導体ダイに対して位置付けるステップとをさらに備え、前記第2の半導体ダイの底面は、前記接着層に機械的に結合され、前記第2の半導体ダイは、あるオフセット値だけ水平方向にオフセットされ、それによって、前記垂直スタックの一方の側面に階段状テラスを規定し、前記方法は、傾斜部品を前記第1の半導体ダイおよび前記第2の半導体ダイに堅固に機械的に結合するステップをさらに備え、前記傾斜部品は、前記垂直スタックの前記一方の側面に位置付けられ、前記傾斜部品は、水平方向と垂直方向との間である前記階段状テラスに沿った方向に略平行である、方法。しかしながら、スタック状の半導体チップを含むチップパッケージを組立てることは困難であり得る。特に、既存の組立技術は、時間がかかり、かつ、低歩留まりであり得るそれは、チップパッケージのコストを増加し得る。たとえば、多くの既存の組立技術においては、半導体チップのスタックにわたるトータルの垂直位置誤差は、半導体チップの各々に関連する垂直位置誤差の合計である。結果として、複数の半導体チップを含むスタックについての垂直位置誤差は、極めて大きくなり得る。これは、半導体チップのコストを増加し得る個別の垂直位置誤差を低減するための厳しい製造公差をもたらし、および/または、性能を制限し得るスタック内に組立て可能な半導体チップの数を制限し得る。したがって、必要とされることは、上述の課題を伴わずに、チップのスタックを組立てるための技術である。要約本開示の1つの実施形態は、第1の階段状テラスsteppedterraceを有する筐体を含む組立部品を提供する。この第1の階段状テラスは、垂直方向に一連の段を含み、一連の段における第1の段以降の各段は、一連の段における直前の段から第1のオフセット値だけ水平方向にオフセットされる。さらに、筐体は、一組の半導体ダイと結合するように構成され、一組の半導体ダイは、垂直スタックにおいて、垂直方向に配列され、垂直方向は、垂直スタックにおける第1の半導体ダイ対して実質的に垂直である。さらに、第1の半導体ダイの後の各半導体ダイは、垂直スタックにおける直前の半導体ダイから第2のオフセット値だけ水平方向にオフセットされ、それによって、垂直スタックの一方の側面に第2の階段状テラスを規定する。この組立部品は、チップパッケージの組立てを容易にし、チップパッケージにおいては、傾斜部品rampcomponentが半導体ダイに堅固に機械的に結合され、その傾斜部品は垂直スタックの一方の側面に位置付けられ、傾斜部品は水平方向と垂直方向との間である第2の階段状テラスに沿った方向に略平行である。たとえば、組み立てることを容易にするために、第1の階段状テラスは、第2の階段状テラスを略鏡像であり得る。さらに、一組の半導体ダイにおける所与の半導体ダイは、公称厚みを有し、一連の段における所与の段の垂直変位は、その公称厚みよりも大きい。さらに、第1のオフセット値は、第2のオフセット値と同じでもよいし、あるいはより大きくてもよい。第1のオフセット値お第2のオフセット値は、その方向、および、傾斜部品を一組の半導体ダイに堅固に機械的に結合するために用いられるはんだの公称厚みに基づいて決定され得ることに、注意すべきである。いくつかの実施形態においては、組立部品は、垂直方向における一組の半導体ダイにわたり、半導体ダイ間における一組の半導体ダイと一組の接着層とに関連する垂直誤差の合計よりも小さい積算位置誤差を伴って、一組の半導体ダイの組立てを容易にする。たとえば、積算位置誤差は、半導体ダイの厚み変動、接着層の厚み変動、および/または、一組の接着層における熱拡散材料の厚み変動と関連し得る。さらに、組立部品は、半導体ダイの所定値よりも小さい端部変動に関連した半導体ダイの最大誤差を伴って、一組の半導体ダイの組立てを容易にする。他の実施形態は、その組立部品を用いてチップパッケージを組立てるための方法を提供する。この方法においては、半導体ダイの垂直スタックにおける第1の半導体ダイの端部が、筐体の垂直方向における第1の階段状テラス内の一連の段における第1の段に近接して位置付けられる。なお、垂直方向は、第1の半導体ダイに実質的に垂直であることに注意すべきである。その後、接着層が第1の半導体ダイの上面に塗布される。さらに、半導体ダイの垂直スタック内の第2の半導体ダイの端部が、筐体の垂直スタックにおける一連の段における第2の段に近接して位置付けられる。次に、第2の半導体ダイの底面が、接着層に機械的に結合される。第2の段は第1の段から第1のオフセット値だけ水平方向にオフセットされ、第2の半導体ダイは第2のオフセット値だけ水平方向にオフセットされ、それによって垂直スタック内に一方の側面に第2の階段状テラスを規定する。さらに、傾斜部品が、第1の半導体ダイおよび第2の半導体ダイに堅固に機械的に結合される。傾斜部品は垂直スタックの一方の側面に位置付けられ、傾斜部品は水平方向と垂直方向との間である第2の階段状テラスに沿った方向に略平行である。なお、第1の半導体ダイおよび第2の半導体ダイのうちの一方であり得る所与の半導体ダイを位置付けることは、ピックアンドプレースpickandplaceツールを含み得ることに注意すべきである。さらに、この位置付けは、所与の半導体ダイ上の光学アライメントマークに基づいてもよい。いくつかの実施形態においては、接着層は、所与の半導体ダイの平面内に熱を優先的に伝導する熱拡散材料を含む。さらに、傾斜部品を第1の半導体ダイおよび第2の半導体ダイに堅固に機械的に結合することは、傾斜部品、および/または、第1の半導体ダイおよび第2の半導体ダイ上に、はんだを溶融し、あるいはリフローすることを含み得る。なお、傾斜部品を第1の半導体ダイおよび第2の半導体ダイに堅固に機械的に結合する際に、圧縮力が垂直方向に加えられてもよいことに注意すべきである。他の実施形態は、組立部品を用いてチップパッケージを組立てるための方法を提供する。この方法においては、第1の半導体ダイが半導体ダイの垂直スタック内に位置付けられ、垂直スタックは第1の半導体ダイに対して実質的に垂直である垂直方向に沿っている。その後、接着層が第1の半導体ダイの上面に塗布される。さらに、垂直スタックにおける第2の半導体ダイの端部が、第1の半導体ダイに対して位置付けられる。第2の半導体ダイの底面が接着層に機械的に結合され、第2の半導体ダイはオフセット値だけ水平方向にオフセットされ、それによって、垂直スタックの一方の側面に階段状テラスを規定する。さらに、傾斜部品が、第1の半導体ダイおよび第2の半導体ダイに堅固に機械的に結合される。傾斜部品は垂直スタックの上記の一方の側面に位置付けられ、傾斜部品は、水平方向と垂直方向との間である階段状テラスに沿った方向に対して略平行である。図面を通して、類似の番号は対応する部品を示していることに注意すべきである。さらに、同じ部品の複数のインスタンスが、ダッシュによってインスタンス番号から分離された共通の接頭語によって指定される。詳細な説明組立部品、組立部品を用いてチップパケージを組立てるための方法、および、組立部品を用いずにチップパケージを組立てるための他の方法の実施形態が記載される。このチップパッケージは、垂直方向にスタック状に配列された一組の半導体ダイを含み、一組の半導体ダイは、水平方向に互いにオフセットされて、垂直スタックの一方の側面において階段状テラスを規定する。さらに、チップパッケージは、垂直スタックの上記の一方の側面に位置付けられた傾斜部品を含み、傾斜部品は、階段状テラスに沿った方向に略平行である。このチップパッケージは、上記の組立部品を用いて組立てられ得る。特に、その組立部品は、他の階段状テラスを有する筐体を含み得る。この他方の階段状テラスは、垂直方向に一連の段を含み、その一連の段は水平方向に互いにオフセットされる。さらに、筐体は、一組の半導体ダイが垂直方向においてスタック内に配列されるように、一組の半導体ダイと結合するように構成され得る。たとえば、他方の階段状テラスは、階段状テラスの略鏡像であり得る。チップパッケージの組立てを容易にすることによって、組立部品および組立技術は、高帯域幅相互接続を有するチップパッケージのような高性能チップパッケージの低コストで高スループットな製造を可能にし得る。特に、これらの実施形態は、チップパッケージの組立中の機械的な誤差の低減、および、チップパッケージ内の要素のサイズおよび位置の機械的変動に対してより耐性を有したチップパッケージを容易にし得る。たとえば、これらの実施形態を用いて、一組の半導体ダイは、スタックにわたり、チップパッケージ内において、半導体ダイ間における半導体ダイと接着層とに関連する垂直誤差とも称する。垂直位置誤差よりも小さいトータル垂直位置誤差を伴って組立てられ得る。これは、組立時に直前の半導体ダイに対してスタック内の所与の半導体ダイを機械的に参照することに代えて、組立部品に対して各半導体ダイを独立して参照することによって達成され得る。したがって、組立部品および関連した組立技術は、個別の垂直位置誤差が組み合わされることを防止し得る。あるいは、スタックに関連する結合されたトータル垂直位置誤差が禁止されていないスタックのような少数の半導体ダイを有するスタックにおいては、組立部品を用いることなくチップパッケージを組立てるために、他の組立技術が用いられ得る。次に、組立部品およびチップパッケージの実施形態を説明する。図1は、図4におけるチップパッケージ300のような、傾斜スタックチップパッケージrampstackchippackageとも称されるチップパッケージの組立てにおいて半導体ダイまたはチップを配置しかつ固定するために用いられ得る組立部品100を示すブロック図を表わす。この組立部品は、階段状テラス112を有する筐体110を含む。また、この階段状テラスは、垂直方向116に一連の段114を含む。なお、段141-1の後の各段は、一連の段114における直前の段から、オフセット値120のうちの関連した分だけ水平方向118にオフセットされることに注意すべきである。さらに、オフセット値120は、各々、一連の段141について略一定値を有してもよいし、一連のステップ114にわたって変化してもよいすなわち、階段状テラス112における異なる段114についてのオフセット値が変化してもよい。追加的に、段141-1または段141-Nについてのもの以外の一連の段114に関連する垂直変位122は、各々、略一定値であってもよいし、一連のステップ114にわたって変化してもよいすなわち、階段状テラス112における異なる段114についての垂直変位が変化してもよい。この組立部品を用いたチップパッケージの組立てを示すブロック図を提供する図2に示されるように、筐体110は、半導体ダイ210と結合するように構成され得、その半導体ダイ210がスタック212内において垂直方向116に配列される。なお、垂直方向116は、スタック212内の半導体ダイ210-1したがって、水平方向118に対して実質的に垂直であることに注意すべきである。さらに、半導体ダイ210-1の後の各半導体ダイは、スタック212における直前の半導体ダイから、オフセット値214の関連した分だけ水平方向118にオフセットされ、それによって、スタック212の一方の側面に階段状テラス216を規定する。これらのオフセット値は、一組の半導体ダイ210について略一定値であってもよいし、一組の半導体ダイ210にわたって変化してもよいすなわち、階段状テラス216における異なる段についてのオフセット値が異なってもよい。さらに、組立てられたチップパッケージ300の側面図を示すブロック図を表わす図3に示されるように、組立部品100図1は、チップパッケージ300の組立てを容易にする。チップパッケージ300においては、高帯域幅傾斜部品312が半導体ダイ210に堅固に機械的にかつ電気的に結合され、それによって、半導体ダイ210間の通信および半導体ダイ210への電力供給が容易となる。傾斜部品312はスタック212の一方の側面に位置付けられ図2、傾斜部品312は水平方向118と垂直方向116との間である階段状テラス216図2に沿った方向314角度316に対して略平行である。再び図2を参照して、組立てを容易にするために、階段状テラス112図1は、階段状テラス216図2の略鏡像であり得る。さらに、一組の半導体ダイ210における所与の半導体ダイは公称厚み220を有し、一組の段114における所与の段の垂直変位は公称厚み220よりも大きいまたは、任意の半導体ダイ210の最大厚みよりも大きい。しかしながら、いくつかの実施形態においては、スタック212内の少なくともいくつかの半導体ダイ210の厚みは異なっていてもよいたとえば、厚みはスタック212にわたって変化してもよい。例示的な実施形態においては、垂直変位122は、各々、150±5μmの公称厚み220に対して160μmであり得る。しかしながら、他の実施形態においては、厚みは、30~250μmの間であり得る。厚み220に対するこの追加的な垂直変位は、組立中に、接着層222における接着材が拡散することを可能とし得る。150μmの公称厚み220について、角度316図3は、15°~20°の間であり得ることに注意すべきである。一般的に、公称厚み220は、スタック212内の半導体ダイ210の数に部分的に依存する。さらに、接着層222の公称厚み224は、10μmであり得ることに注意すべきであるしかしながら、他の実施形態においては、接着層222の厚みは、スタック212内の垂直方向116に沿って変化してもよい。さらに、階段状テラス112図1における所与の段のオフセット値は、階段状テラス216における関連したオフセット値と同じあってもよいし、より大きくてもよい。一般的に、オフセット値120図1およびオフセット値214は、図3における方向314または、角度316、および、一組の半導体ダイ210に傾斜部品312図3を堅固に機械的に結合するために用いられる図3におけるはんだボール318のようなはんだの公称厚みに基づいて定められ得る。なお、はんだの厚みは、スタック212にわたって略一定であってもよいし、スタックにわたってすなわち、垂直方向116に沿って変化してもよいことに注意すべきである。いくつかの実施形態においては、組立部品100図1は、垂直方向116における一組の半導体ダイ210にわたる積算位置誤差すなわち、スタック212にわたる半導体ダイの垂直位置における積算位置誤差を伴って、一組の半導体ダイ210の組立てを容易にし、積算位置誤差は一組の半導体ダイ210と半導体ダイ210間における150°において10秒で固定するエポキシ樹脂または接着材のような接着層222とに関連する垂直誤差の合計よりも小さい。たとえば、積算位置誤差は、半導体ダイ210の厚み変動、接着層222の厚み変動、および/または、少なくともいくつかの接着層222における圧縮グラファイト繊維のような追加的な熱拡散材料226の厚み変動に関連し得る。いくつかの実施形態においては、積算位置誤差は、1μmよりも小さく、0μmと同じであってもよい。さらに、組立部品100図1は、所定値よりも小さい鋸刃線sawline位置における変動のような半導体ダイ210の端部変動に関連する最大位置誤差すなわち、図3における距離320の最大誤差を伴って、一組の半導体ダイ210の組立てを容易にするたとえば、最大位置誤差は、1μmよりも小さいか、0μmと同じであってもよい。図5を参照してさらに以下で説明されるように、これはピックアンドプレースツールを用いることによって達成され、半導体ダイ210上の基準マーカのような光学アライメントマーカを用いてチップパッケージ300図3が組立てられ、距離320図3が半導体ダイ210についての鋸刃線の中央に対して測定される代替的にまたは追加的に、いくつかの実施形態においては、図1における組立部品100は、ポリイミドを用いて製造された機械式止め具mechanicalstopのような機械式止め具を含み、半導体ダイ210は、図3におけるチップパッケージ300の組立中に、これらの機械式止め具に対して押し上げられ、それによって、水平方向118および/または垂直方向116における所望の公差を容易にする。再び図3を参照して、垂直方向116における機械的アライメント誤差を調整するために、はんだパッド322-1および/または322-2のようなはんだバンプまたはパッド、および/または、はんだ318の高さとピッチが、垂直方向116に沿った少なくともいくつかの半導体ダイ210の間で変化してもよい。たとえば、距離320すなわち、段210-1についての鋸刃線の中央に対するはんだパッド322-1の位置は、60μmであり、はんだパッド322は、各々80μmの幅を有し得る。さらに、はんだボール318のようなはんだボールは、リフローまたは溶融の前で120μmの直径を有し、溶融後はおよそ40~60μmの間の厚みを有し得る。いくつかの実施形態においては、2つまたはより多くの列のはんだボールが、傾斜部品312を所与の半導体ダイに堅固に結合し得る。図4は、スタック図2が4つの半導体ダイ210を含む、組立てられたチップパッケージ300の上面図を示すブロック図を示す。このチップパッケージ300の図は、いくつかの実施形態において、はんだパッド410が非長方形を有し得ることを図示している。たとえば、はんだパッド410は、幅80μmで長さ120μmのような楕円形を有し得る。半導体ダイ210および/または傾斜部品312上のこれらのはんだパッド形状は、いくらかの水平および/または垂直位置誤差に対して耐性を有し得る。いくつかの実施形態においては、はんだパッドは、傾斜部品312の端部に移動され得る。これは、直交配向すなわち、図3における角度316が0°を容易にする。この構成は、入出力I/O信号線および電力線に関連する接点またはパッドが、下方の突起spineに代えて傾斜部品の端部であるようなメモリモジュールを容易にする。このようにして、傾斜部品における多くの拡散層が低減され得る。たとえば、このメモリモジュールにおいては、傾斜部品312の端部に沿って、60個の接点またはパッドがある。図2におけるスタック212内の直前の半導体ダイとは対照的にチップパッケージ300の組立てにおいて積層プロセスが図1における組立部品を参照できるようにすることによって、この組立部品は、チップパッケージ300内の要素のサイズおよび厚みにおける機械的誤差に関連する水平および/または垂直誤差を効果的に低減することができる。したがって、図1における組立部品100は、チップパッケージ300の高精度かつ高歩留まり組立てを容易にし得る。さらに、この組立部品は、ピックアンドプレースツールのような高容量低コスト製造技術の使用も容易にするので、チップパッケージ300のコストを大幅に低減することができる。さらに、低コスト高歩留まりチップパッケージを組立てる能力は、高性能デバイスを容易にし得る。たとえば、いくつかの実施形態においては、チップパッケージ300のような傾斜スタックチップパッケージは、デュアルインラインメモリモジュールdualinlinememorymodule内に含まれる。たとえば、傾斜スタックチップパッケージ内には、ダイナミックランダムアクセスメモリまたは他のタイプのメモリ記憶デバイスのようなメモリデバイスが最大80個あり得る。必要に応じて、悪質のまたは欠陥のあるメモリデバイスは無効にすることができる。したがって、80個のうちの72個のメモリデバイスが用いられるかもしれない。さらに、この構成は、メモリモジュールにおけるメモリデバイスの全帯域幅を露出し、任意のメモリデバイスへのアクセスにおける時間遅れがほとんどまたは全くないようにする。代替的に、デュアルインラインメモリモジュールは、各々が傾斜スタックチップパッケージを含み得る複数のフィールドを含み得る。たとえば、あるデュアルインラインメモリモジュールには、各々が9つのメモリデバイスを含む4つの傾斜スタックチップパッケージを含まれ得る。いくつかの実施形態においては、1つまたはより多くのチップパッケージを含み得る1つ以上のこれらのデュアルインラインメモリモジュールは、プロセッサに結合され得る。たとえば、プロセッサは、容量的に信号を結合する容量性近接通信capacitiveproximitycommunication:PxCを用いて、1つまたはより多くのデュアルインラインメモリモジュールに結合され得る。そして、プロセッサは、C4はんだボールを用いて基板上に搭載され得る。次に、組立技術の実施形態を説明する。図5は、組立部品100図1を用いてチップパッケージを組立てるための方法500を図示するフロー図を示す。この方法において、半導体ダイの垂直スタックにおける第1の半導体ダイの端部が、筐体の垂直方向における第1の階段状テラス内の一連の段における第1の段に近接して、組立部品の筐体のように位置付けられる動作510。なお、垂直方向は、第1の半導体ダイに対して実質的に垂直であることに注意すべきである。その後、第1の半導体ダイの上面に接着層が塗布される動作512。さらに、半導体ダイの垂直スタックにおける第2の半導体ダイの端部は、筐体の垂直スタック内の一連の段における第2の段に近接して位置付けられ、第2の半導体ダイの底面が接着層に機械的に結合される動作514。なお、第2の段は、第1の段から第1のオフセット量だけ水平方向にオフセットされ、第2半導体ダイは、第2のオフセット値だけ水平方向にオフセットされ、これによって、垂直スタックの一方の側面に第2の階段状テラスが規定される。さらに、傾斜部品が、第1の半導体ダイおよび第2の半導体ダイに堅固に機械的に結合され動作516、傾斜部品は垂直スタックの一方の側面に位置付けられるとともに、水平方向と垂直方向との間である第2の階段状テラスに沿った方向に略平行である。なお、第1の半導体ダイおよび第2の半導体ダイの一方であり得る所与の半導体ダイを位置付けることは、ピックアンドプレースツールを含み得ることに注意すべきである。例示的な実施形態においては、水平および/または垂直アライメントは、1~10μm以内である。さらに、この位置付けは、所与の半導体ダイ上の光学アライメントマーカに基づいてもよい。たとえば、光学アライメントマーカは、基準マーカを含み得る。さらに、第1の半導体ダイおよび第2の半導体ダイに傾斜部品を堅固に機械的に結合することは、傾斜部品および/または第1の半導体ダイおよび第2の半導体ダイ上に、はんだを溶融することを含み得る。はんだをリフローする場合、傾斜部品は、スタック上に配置されてもよいし、その逆でもよい。これによって、傾斜部品または、半導体ダイのスタックの重量が、はんだの表面張力に打ち勝つことを助けることができる。なお、第1の半導体ダイおよび第2の半導体ダイに傾斜部品を堅固に機械的に結合する際に、圧縮力が垂直方向に加えられてもよいことに注意すべきである。これは、組立てられたチップパッケージが所望の高さを有することを確実にし得る。いくつかの実施形態においては、圧縮力は、傾斜部品に対する法線に沿って加えられる。これらの圧縮力のいずれも、たとえば、チップパッケージ内の要素間の間隔を埋めることによって、あるいは間隔を低減することによって、スタック内の熱伝導を改善し得る。方法500は、組立部品100図1の使用を図示しているが、他の実施形態においては、チップパッケージ図3,図4は、組立部品100図1を用いずに組立てられる。これは、少ないまたは、さらに少ない半導体ダイを有しており、そのため積算位置誤差にあまり敏感でないチップパッケージにおいて可能であり得る。図6には、対応する組立技術が示されており、組立部品図1を用いることなくチップパッケージを組立てるための方法600を示すフロー図を表わす。この方法において、第1の半導体ダイは半導体ダイの垂直スタック内に位置付けられ動作610、その垂直スタックは、第1の半導体ダイに実質的に垂直な垂直方向に沿っている。その後、接着層が第1の半導体ダイの上面に塗布される動作612。さらに、半導体ダイの垂直スタックにおける第2の半導体ダイの端部が、第1の半導体ダイに対して位置付けられ動作614、第2の半導体ダイの底面が接着層に機械的に結合されるとともに、第2の半導体ダイがオフセット値だけ水平方向にオフセットされ、それによって垂直スタックの一方の側面に階段状テラスが規定される。さらに、傾斜部品が、第1の半導体ダイおよび第2の半導体ダイに堅固に機械的に結合され動作616、傾斜部品は垂直スタックの一方の側面に位置付けられ、傾斜部品は水平方向と垂直方向との間である階段状テラスに沿った方向に略平行である。方法500図5および600のいくつかの実施形態においては、追加的な動作あるいはより少ない動作であってもよい。たとえば、スタックは、半導体ダイのサブセットを含む分解された状態に組立てられてもよく、それらは引き続いて完全なスタックへと組み合わせられる。さらに、動作の順序が変更されてもよく、および/または、2つまたはより多くの動作が、単一の動作に結合されてもよい。なお、組立部品100図1およびチップパッケージ300図3および図4は、より少ない要素を含んでもよいし、追加的な要素を含んでもよい。たとえば、傾斜部品上に1つまたはより多くの半導体ダイについてのはんだパッドを含まないことによるような、傾斜スタックチップパッケージにおける半導体ダイのスタックに規定される断絶breakがあってもよい。さらに、これらのデバイスおよびシステムは多くの個別のアイテムを有するものとして示されているが、これらの実施形態は、本明細書において記載された実施形態の構造図というよりはむしろ、存在し得るさまざまな特徴の機能的記述となることが意図されている。したがって、これらの実施形態において、2つ以上の要素が単一の要素に結合されてもよいし、および/または、1つまたはより多くの要素の位置が変更されてもよい。先述の実施形態は、チップパッケージにおいてシリコンのような半導体ダイを用いているが、他の実施形態においては、半導体以外の異なる材料が、1つまたはより多くのこれらのチップにおける基板材料として用いられてもよい。しかしながら、シリコンが用いられる実施形態においては、半導体ダイ210図2~図4は、標準的なシリコン処理を用いて製造され得る。これらの半導体ダイは、ロジック機能および/またはメモリ機能を支援するシリコン領域を提供し得る。さらに、図3において、傾斜部品312は、半導体ダイ210と電気的に結合するための金属配線を有するプラスチック基板のような受動部品であってもよい。たとえば、傾斜部品312は、射出成型プラスチックを用いて製造されてもよい。あるいは、傾斜部品312は、リソグラフィ的に規定された配線または信号線を有する他の半導体ダイであってもよい。傾斜部品312が半導体ダイを含む実施形態においては、制限増幅器のような能動デバイスが、信号線間のクロストークを低減するために含まれてもよい。さらに、クロストークは、作動信号化differentialsignalingを用いる能動型または受動型いずれかの傾斜部品312において低減され得る。いくつかの実施形態においては、傾斜部品312は、はんだボール318のようなはんだボールを介して半導体ダイ210間でデータ信号および電力信号を伝達するトランジスタおよび配線を含む。たとえば、傾斜部品312は、高圧信号を含んでもよい。これらの信号は、キャパシタ-キャパシタ降圧レギュレータのような降圧レギュレータ、ならびに、半導体ダイ210に結合するためのキャパシタおよび/またはインダクタの個別部品を用いて半導体ダイ上で用いるために降圧される。さらに、傾斜部品312は、メモリのためのバッファチップまたはロジックチップ、および/または、外部機器および/またはシステムへのI/Oコネクタを含み得る。たとえば、I/Oコネクタは、外部機器に結合するための1つ以上のボールボンド、ワイヤボンド、端部コネクタ、および/またはPxCコネクタを含み得る。いくつかの実施形態においては、これらのI/Oコネクタは、傾斜部品312の背面であってもよく、傾斜部品312は、I/Oコネクタをはんだパッド322-2のようなはんだパッドに結合する、1つまたはより多くのシリコン貫通ビアTSVを含んでもよい。いくつかの実施形態においては、チップパッケージ300における傾斜部品312および半導体ダイ210は、プリント回路基板または半導体ダイのような追加基板上に搭載される。この追加基板は、外部機器へ結合するためのボールボンド、ワイヤボンド、端部コネクタ、および/またはPxCコネクタを含み得る。これらのI/Oコネクタが追加基板の背面である場合は、追加基板は1つ以上のTSVを含み得る。先述の実施形態においては、傾斜部品312と半導体ダイ210との電気的および機械的結合の例としてはんだボールが用いられたが、他の実施形態においては、これらの部品は、マイクロスプリング、以下で説明されるボールインピットballinpit構造におけるミクロスフェア、および/または異方性導電膜とも称される、異方性エラストマ膜のような異方性膜のような他の技術を用いて、電気的および/または機械的に結合されてもよい。傾斜部品312と半導体ダイ210との間、傾斜部品312と外部機器との間、傾斜部品312と追加基板との間、追加基板と半導体ダイ210との間、および/または、追加基板と外部機器との間のPxCのような電磁的に結合された信号のPxCと、チップパッケージ内の要素が通信する実施形態においては、PxCは、電気的近接通信とも称される容量結合信号の通信、光学的近接通信とも称される光学結合信号の通信、電磁的近接通信とも称される電磁結合信号の通信、誘導結合信号の通信、および/または、導電結合信号の通信を含み得る。一般的に、得られた電気接点のインピーダンスは、導電性および/または容量性であり得、すなわち、同相成分および/または異相成分を含む複素インピーダンスを有し得る。はんだ、マイクロスプリング、異方性層のような電気接点機構にかかわらず、接点に関連したインピーダンスが導電性である場合は、従来の送受信I/O回路がチップパッケージ300内の要素において用いられてもよい。しかし、複素のそして、おそらく、可変のインピーダンスを有する接点について、送受信I/O回路は、2009年4月17日に出願された、ロバートJドロストらによる可変複素インピーダンスを用いたコネクタ用の受信回路ReceiveCircuitforConnectorswithVariableComplexImpedanceと題する米国特許出願12/425,871、代理人整理番号SUN09-0285に記載された1つ以上の実施形態を含み、その内容は、参照により本明細書に引用される。なお、いくつかの再加工を可能とするパッケージング技術は、パッケージングおよび組立て前に、より低い半導体ダイの歩留まりまたは広範囲にテストするための高い費用に直面したときに、より費用対効果があることに注意すべきである。したがって、半導体ダイ210と傾斜部品312との間の機械的および/または電気的な結合が再結合可能であるremateable実施形態においては、組立て、検査、または通電テスト時に認識される粗悪チップを交換するような再加工を可能とすることによって、チップパッケージ300の歩留まりは増加し得る。この点において、再結合可能な機械的または電気的結合は、再加工またははんだを用いる場合のような加熱を必要とせずに、繰り返しすなわち、2回以上確立および分解が可能な機械的または電気的結合であると理解されるべきである。いくつかの実施形態においては、再結合可能な機械的または電気的結合は、一緒に留める要素のような互いに結合するように設計された、オスメス要素を含む。図3は、チップパッケージ300の特定の構成を示しているが、機械的アライメントおよび組立部品100図1を用いたもしくは用いない組立てを実現するために、多くの技術および構成が用いられてもよい。たとえば、半導体ダイ210および/または傾斜部品312は、ボールアンドピットballandpitアライメント技術および、より一般的には、ポジティブフィーチャインネガティブフィーチャpositivefeatureinnegativefeatureアライメント技術を用いて互いに対して位置付けられてもよい。特に、ボールは、スタック212図2における半導体ダイ210のような要素に相対的に揃えるように、エッチピットに位置付けられ得る。ポジティブフィーチャの他の例は、半球型バンプを含む。しかしながら、チップパッケージ300における要素上のポジティブおよびネガティブな表面フィーチャを機械的にロックする任意の組み合わせが、チップパッケージ300を揃えおよび/または組立てるために用いられてもよい。図2を参照して、いくつかの実施形態において先述したように、追加的な熱拡散材料226図2および、より一般的には、高熱伝導率を有する半導体ダイ210間の中間材料が、1つ以上の半導体ダイ210および/または傾斜部品312図3,図4についての回路の動作中に生成される熱を取り除くのに役立ち得る。この熱管理は、以下の熱経路、すなわち、半導体ダイ210の平面における第1の熱経路、接着層222の平面における第2の熱経路、および/または追加的な熱拡散材料226の平面における第3の熱経路の任意のものを含み得る。特に、これらの熱経路に関連する熱流束は、チップパッケージの端部における熱結合を介して、互いに独立して管理され得る。この熱管理は、位相変化冷却法phasechangecooling、浸漬式冷却法、および/または冷却板の使用を含み得ることに注意すべきである。さらに、チップパッケージの端部における断面積を通って拡散する第1の熱経路に関連する熱流束は、公称厚み220の関数である。したがって、半導体ダイ210のより大きなまたはより小さい公称厚みを有するチップパッケージにおいては、熱管理は異なり得る。チップパッケージ300図3,図4の少なくとも一部の周りに任意的なカプセル化があってもよいことに注意すべきである。さらに、チップパッケージ300図3,図4における要素間のエアギャップは、熱の除去を改善するためにアンダーフィルされ得る。これは、図3における角度316を低減すること、すなわち、半導体ダイ210がより垂直方向116に傾くことによって容易にされ得る。上記の説明は、任意の当業者が本開示を実行および使用することができることを意図しており、特定の用途およびその要件の内容において提供される。さらに、本開示の実施形態の上記の説明は、例示および説明の目的のためだけに提供されている。それらは、包括的であること、または本開示を開示された形態に限定することを意図したものではない。したがって、多くの修正および変形が当業者には明らかであり、本明細書において規定された一般的な原理は、本開示の精神および範囲から逸脱することなく、他の実施形態および用途に適用され得る。さらに、先述の実施形態の議論は、本開示を限定することを意図したものではない。そのため、本開示は、示された実施形態に限定することを意図したものではなく、本明細書に開示された原理および特徴に一致する最も広い範囲に一致することを意図したものである。"