半導体基板上にそれぞれ設けられたMISトランジスタと抵抗素子とを備えた半導体装置であって、前記MISトランジスタは、前記半導体基板の一部からなり、素子分離領域によって囲まれた活性領域と、前記活性領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを有し、前記抵抗素子は、前記素子分離領域上に設けられた抵抗体を有しており、前記ゲート電極の少なくとも一部は、前記抵抗体よりも小さな抵抗率を有しており、前記活性領域上においては前記ゲート電極の上面を覆っておらず、前記抵抗体の上面を覆っている層間絶縁膜がさらに設けられている半導体装置。請求項1に記載の半導体装置において、前記抵抗体の上面の高さ位置は、前記ゲート電極の上面の高さ位置に比べて低いことを特徴とする半導体装置。請求項1又は2に記載の半導体装置において、前記層間絶縁膜は、前記活性領域上において前記ゲート電極の側方に設けられ、前記層間絶縁膜の上面は、前記ゲート電極の上面と同じ高さで平坦化されていることを特徴とする半導体装置。請求項1~3のうちいずれか1項に記載の半導体装置において、前記抵抗素子は、前記抵抗体の上面と前記層間絶縁膜との間に設けられた保護膜をさらに有していることを特徴とする半導体装置。請求項1~4のうちいずれか1項に記載の半導体装置において、前記MISトランジスタは、前記ゲート電極の側面上に設けられた第1のサイドウォールスペーサをさらに有し、前記抵抗素子は、前記抵抗体の側面上に形成された第2のサイドウォールスペーサをさらに有し、前記第2のサイドウォールスペーサの上端の高さ位置は、前記第1のサイドウォールスペーサの上端の高さ位置に比べて低いことを特徴とする半導体装置。請求項1~5のうちいずれか1項に記載の半導体装置において、前記ゲート電極は金属または導電性の金属化合物からなり、前記抵抗体はシリコンからなることを特徴とする半導体装置。請求項1~6のうちいずれか1項に記載の半導体装置において、前記抵抗体の厚さは、前記ゲート電極の厚さに比べて小さいことを特徴とする半導体装置。請求項1~7のうちいずれか1項に記載の半導体装置において、前記素子分離領域のうち前記抵抗体の下に位置する領域の上面の高さ位置は、前記活性領域のうち前記ゲート絶縁膜の下に位置する領域の上面の高さ位置と比べて同一か、又は高いことを特徴とする半導体装置。請求項1~8のうちいずれか1項に記載の半導体装置において、前記ゲート絶縁膜は、前記ゲート電極の底面及び側面を覆うように形成されていることを特徴とする半導体装置。請求項1~8のうちいずれか1項に記載の半導体装置において、前記ゲート絶縁膜は板状であり、前記ゲート電極は、前記ゲート絶縁膜上に形成された板状の下層ゲート電極と、前記下層ゲート電極上に形成された上層ゲート電極とを有していることを特徴とする半導体装置。請求項1~6のうちいずれか1項に記載の半導体装置において、前記抵抗体は、前記素子分離領域に形成された掘り込み部の底面上に形成されており、前記掘り込み部の底面の高さ位置は、前記活性領域のうち前記ゲート絶縁膜の下に位置する領域の上面の高さ位置に比べて低いことを特徴とする半導体装置。請求項11に記載の半導体装置において、前記ゲート絶縁膜は板状であり、前記ゲート電極は、前記ゲート絶縁膜上に形成された板状の下層ゲート電極と、前記下層ゲート電極上に形成された上層ゲート電極とを有していることを特徴とする半導体装置。請求項1~6、11、12のうちいずれか1項に記載の半導体装置において、前記ゲート電極の厚さは、前記抵抗体の厚さと比べて同一か、又は薄いことを特徴とする半導体装置。請求項1~13のうちいずれか1項に記載の半導体装置において、前記MISトランジスタは、前記活性領域における前記ゲート電極の側方下に位置する領域に形成されたソース/ドレイン領域と、前記ソース/ドレイン領域上に設けられた第1のシリサイド膜とをさらに有しており、前記層間絶縁膜を貫通し、前記第1のシリサイド膜に接続するように第1のコンタクトプラグがさらに設けられていることを特徴とする半導体装置。請求項1~14のうちいずれか1項に記載の半導体装置において、前記抵抗素子は、前記前記抵抗体の一部上に設けられた第2のシリサイド膜をさらに有しており、前記層間絶縁膜を貫通し、前記第2のシリサイド膜に接続するように第2のコンタクトプラグがさらに設けられていることを特徴とする半導体装置。半導体基板上にそれぞれ設けられた、ゲート電極を有するMISトランジスタ、及び抵抗体を有する抵抗素子を備えた半導体装置の製造方法において、前記半導体基板上に、前記半導体基板における活性領域を囲むように素子分離領域を形成する工程aと、前記活性領域上にダミーゲート電極を形成すると共に、前記素子分離領域上に前記抵抗体を形成する工程bと、前記工程bの後、前記半導体基板上の全面に、前記ダミーゲート電極及び前記抵抗体を覆うように層間絶縁膜を形成する工程cと、前記層間絶縁膜における前記ダミーゲート電極上に位置する部分を除去する工程dと、前記工程dの後に、前記ダミーゲート電極を除去して前記層間絶縁膜に囲まれたゲート形成溝を形成する工程eと、前記ゲート形成溝内に前記ゲート電極を形成する工程fとを備え、前記工程dでは、前記ダミーゲート電極の上面全体が前記層間絶縁膜から露出するように前記層間絶縁膜を除去する一方、前記抵抗体上には前記層間絶縁膜を残存させ、前記工程fでは、少なくとも一部が前記抵抗体よりも小さい抵抗率を有する前記ゲート電極を形成する半導体装置の製造方法。請求項16に記載の半導体装置の製造方法において、前記抵抗体の上面の高さ位置は、前記工程dで露出された前記ダミーゲート電極の上面の高さ位置に比べて低くなっていることを特徴とする半導体装置の製造方法。請求項16に記載の半導体装置の製造方法において、前記工程aの後で且つ前記工程bの前に、前記素子分離領域に掘り込み部を形成する工程をさらに備え、前記工程bでは、前記抵抗体を前記掘り込み部の底面上に形成することを特徴とする半導体装置。しかしながら、従来の半導体装置において、抵抗素子の抵抗体517bは、MISトランジスタのゲート電極517aと同じ材料で形成される。動作遅延を抑えるため、MISトランジスタのゲート電極517aには抵抗が低いタングステンWやアルミニウムAlなどの構成材料が用いられる。一方で、アナログ回路に必要な抵抗素子はある所望の抵抗値が必要となる。これに対して抵抗体517bは抵抗率比抵抗が低い金属等で構成されている。そのため、従来の半導体装置では、所望の抵抗値を得るために必要な抵抗素子の長さが長くなり、抵抗素子を含むチップの面積が大きくなっていた。本発明の目的は、チップ面積の増加を抑えつつ、金属等からなるゲート電極を有するMISトランジスタと、抵抗体とを同一基板上に不具合なく形成することにある。本発明の一例に係る半導体装置は、半導体基板上にそれぞれ設けられたMISトランジスタと抵抗素子とを備えている。前記MISトランジスタは、前記半導体基板の一部からなり、素子分離領域によって囲まれた活性領域と、前記活性領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを有している。前記抵抗素子は、前記素子分離領域上に設けられた抵抗体を有している。前記ゲート電極の少なくとも一部は、前記抵抗体よりも小さな抵抗率を有しており、前記活性領域上においては前記ゲート電極の上面を覆っておらず、前記抵抗体の上面を覆っている層間絶縁膜がさらに設けられている。この構成によれば、ゲート電極の少なくとも一部が抵抗体よりも小さな抵抗率を有しているので、MISトランジスタのゲート電極では空乏化やしきい値制御性の向上を図りつつ、抵抗体の抵抗値を比較的大きくすることで、所望の抵抗値を有する抵抗体及び抵抗素子の面積を縮小することができる。また、抵抗体の上面は層間絶縁膜に覆われているので、製造工程中に抵抗体が膜減りを生じるのが防がれている。そのため、抵抗素子の抵抗値の制御性を大きく向上させることができる。なお、前記抵抗体の上面の高さ位置は、前記ゲート電極の上面の高さ位置に比べて低くてもよい。また、前記層間絶縁膜は、前記活性領域上において前記ゲート電極の側方に設けられ、前記層間絶縁膜の上面は、前記ゲート電極の上面と同じ高さで平坦化されていてもよい。なお、ここで同じ高さというのは、研磨等の製造工程において生じるばらつき等を含んで実質的に同じ高さであればよいことを意味する。また、前記ゲート電極の厚さは、前記抵抗体の厚さと比べて同一か、又は薄くなっていてもよい。ここで、同一というのは、製造工程において生じるばらつき等を含んで両者の厚さが実質的に同じであればよいことを意味する。本発明の一例に係る半導体装置の製造方法は、半導体基板上にそれぞれ設けられた、ゲート電極を有するMISトランジスタ、及び抵抗体を有する抵抗素子を備えた半導体装置の製造方法において、前記半導体基板上に、前記半導体基板における活性領域を囲むように素子分離領域を形成する工程aと、前記活性領域上にダミーゲート電極を形成すると共に、前記素子分離領域上に前記抵抗体を形成する工程bと、前記工程bの後、前記半導体基板上の全面に、前記ダミーゲート電極及び前記抵抗体を覆うように層間絶縁膜を形成する工程cと、前記層間絶縁膜における前記ダミーゲート電極上に位置する部分を除去する工程dと、前記工程dの後に、前記ダミーゲート電極を除去して前記層間絶縁膜に囲まれたゲート形成溝を形成する工程eと、前記ゲート形成溝内に前記ゲート電極を形成する工程fとを備えている。前記工程dでは、前記ダミーゲート電極の上面全体が前記層間絶縁膜から露出するように前記層間絶縁膜を除去する一方、前記抵抗体上には前記層間絶縁膜を残存させ、前記工程fでは、少なくとも一部が前記抵抗体よりも小さい抵抗率を有する前記ゲート電極を形成する。この方法によれば、ゲート電極の少なくとも一部が抵抗体よりも小さい抵抗率を有するので、ゲート電極における空乏化等の不具合を抑えつつ、所望の抵抗値を得るための抵抗体の面積を小さくすることができる。そのため、半導体チップ全体のサイズの低減を図ることができる。さらに、工程dで抵抗体の上面を層間絶縁膜が覆っているので、いわゆるゲートラストプロセスを用いる場合でも、抵抗体の膜減りを抑え、抵抗素子の抵抗値の制御性を向上させることができる。また、ダミーゲート電極を形成する工程を利用して抵抗体を形成することができるので、従来の方法と比べて工程数を大幅に増加させることがない。本発明の半導体装置及びその製造方法によれば、チップ面積の増加を抑えつつ、金属等からなるゲート電極を有するMISトランジスタと、抵抗体とを同一基板上に不具合なく形成することができる。以下、図面を参照しながら、本発明の実施形態を説明する。実施形態図1は、本発明の実施形態の一例に係る半導体装置を示す断面図である。図2は、図1に示す実施形態に係る半導体装置を基板上方から見た場合の概略平面図である。図2では構成の説明を容易にするために、抵抗体10、ゲート電極19、シリサイド膜15a、ソース/ドレイン領域13、コンタクトプラグ21以外の構成部材は図示していない。図1に示すように、本実施形態の半導体装置は、シリコン等からなる半導体基板1上にそれぞれ設けられたMISトランジスタと抵抗素子40とを備えている。MISトランジスタは、半導体基板1の一部からなり、素子分離領域2によって囲まれた第1導電型の活性領域1aと、活性領域1a上に設けられたゲート絶縁膜18と、ゲート絶縁膜18上に設けられたゲート電極19とを有している。ここで、素子分離領域2は、例えば半導体基板1の上部に形成された溝に埋め込まれた絶縁膜で構成されている。MISトランジスタはさらに、ゲート電極19の側面上に設けられた絶縁性のサイドウォールスペーサ12aと、活性領域1aのうちゲート電極19の両側方に位置する領域に設けられ、第2導電型のエクステンション領域11と、活性領域1aのうちゲート電極19の両側方であってエクステンション領域11の外側の領域に設けられた第2導電型のソース/ドレイン領域13と、ソース/ドレイン領域13上に設けられたシリサイド膜15aとを有している。MISトランジスタはnチャネル型であってもpチャネル型であってもよく、nチャネル型である場合には上述の第1導電型がp型であり、第2導電型がn型である。本実施形態の半導体装置では、ゲート絶縁膜18は、その縦断面が凹状となっており、好ましくは1.0nm以上1.2nm以下程度の膜厚を有している。ゲート絶縁膜18は、酸化ハフニウム、酸窒化ハフニウム、酸化ジルコニウム、酸化アルミニウム等の高誘電率材料からなる層を含んでいる。ここで、高誘電率材料とは、シリコン窒化膜よりも比誘電率が高い材料のことを指し、例えば比誘電率が8以上の材料をいうものとする。ゲート電極19の膜厚は、例えば60nm以上100nm以下程度であるが、ここでは80nmとする。また、ゲート電極19のゲート長方向の幅=ゲート長は、例えば30nm程度である。抵抗素子40は、素子分離領域2における抵抗素子形成領域39上に設けられた抵抗体10と、抵抗体10の側面上に設けられた絶縁性のサイドウォールスペーサ12bと、抵抗体10及びサイドウォールスペーサ12bを覆う保護膜14とを有している。抵抗体10の膜厚は例えば50nm程度であり、抵抗体10のゲート長方向の幅は、例えば100nm程度である。また、半導体基板1上には、ゲート電極19の上面を覆っておらず、抵抗体10の上面を保護膜14を挟んで覆っている層間絶縁膜16が設けられており、層間絶縁膜16上及びゲート電極19の上面上には、層間絶縁膜20が設けられている。また、ソース/ドレイン領域13上のシリサイド膜15aには、層間絶縁膜16、20を貫通し、Wや銅Cu等からなるコンタクトプラグ21が接続されており、層間絶縁膜20上には、コンタクトプラグ21に接続された金属配線22が設けられている。層間絶縁膜16、20は、例えばシリコン酸化物で構成されている。本実施形態の半導体装置では、ゲート電極19の少なくとも一部は、抵抗体10よりも小さな抵抗率を有している。具体的には、ゲート電極19は、金属又は導電性の金属化合物で構成されており、抵抗体10は不純物を含むポリシリコン等、シリコン系の材料で構成されている。ゲート電極19は、例えば窒化チタンTiN、W、ルテニウムRu、窒化アルミニウムAlN、アルミニウムAlなどの金属又は導電性の金属化合物で構成されている。なお、ゲート電極19は、2層以上の金属膜又は金属化合物膜を積層した構造を有していてもよい。ゲート電極19が金属又は導電性の金属化合物で構成されているので、ゲート電極19の空乏化が抑えられ、MISトランジスタのしきい値の適切な制御が可能となっている。また、ゲート電極19の上面は、層間絶縁膜16の上面と実質的に同じ高さ位置で平坦化されている。抵抗体10の上面位置は、ゲート電極19の上面位置よりも低くなっている。これと同様に、サイドウォールスペーサ12bの上端位置は、サイドウォールスペーサ12aの上端位置よりも低くなっている。なお、層間絶縁膜16の膜厚は、半導体基板1ソース/ドレイン領域13上で60nm以上100nm以下程度であり、例えば80nmである。また、層間絶縁膜16の膜厚は、抵抗体10の上面上では10nm以上50nm以下となっており、例えば30nmである。また、図2に示すように、抵抗体10は平面視において、例えばゲート幅方向ゲート電極19が延びる方向と平行な方向に細長く延びる形状を有しており、抵抗形成領域37と、コンタクト形成領域35とを有している。図2に示す例では、抵抗体10の両端近傍にコンタクト形成領域35が設けられている。コンタクト形成領域35上にはシリサイド膜15cが形成されており、当該シリサイド膜15c上にはコンタクトプラグ21が接続されている。以上の構成によれば、抵抗体10の抵抗率が、ゲート電極19の少なくとも一部の抵抗率よりも大きくなっているので、抵抗体を金属材料等で構成する場合に比べて所望の抵抗値を得るための抵抗体10及び抵抗素子40の長さを短くすることができる。このため、従来の半導体装置に比べて抵抗素子40及び抵抗素子形成領域39の面積を大幅に縮小することができる。そのため、半導体装置のチップ面積を従来よりも小さくすることが可能となる。また、後述のように、ダミーゲート電極を研磨する際、及びゲート絶縁膜18及びゲート電極19を研磨によって形成する際に、抵抗体10の上面全体が層間絶縁膜16で覆われているので、抵抗体10がこれらの工程で膜減りすることがなく、抵抗値を高精度に設定値に合わせることができる。なお、保護膜14は必須ではないが、これを設けることで、抵抗形成領域37上にシリサイド膜15cが形成されるのを防ぎ、抵抗体10の抵抗値が低減するのを防ぐことができる。なお、保護膜14の膜厚は2nm以上10nm以下程度であれば好ましい。また、後述するように、抵抗体10は、エクステンション領域11及びソース/ドレイン領域13を形成するために用いられるダミーゲート電極の形成工程を利用して形成することができるので、従来の半導体装置と比べて工程数を大きく増加させることなく本実施形態の半導体装置を製造することができる。なお、図1では、ゲート絶縁膜18は一層の絶縁膜で構成されている例を示しているが、活性領域1a上に設けられた、膜厚が例えば1nm程度のシリコン酸化物からなる下地絶縁膜と、当該下地絶縁膜上に設けられた高誘電率膜とでゲート絶縁膜18が構成されていてもよい。次に、本実施形態の半導体装置の製造方法について説明する。図3a~c、図4a~c、及び図5a、bは、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。これらの図は、図2のI-I線に相当する位置における縦断面を示している。以下、CMOS回路の製造方法に準じて、順を追って製造方法を説明する。まず、図3aに示すように、半導体基板1に、shallowtrenchisolationSTI法によりシリコン酸化物で構成された素子分離領域2を形成する。これにより、素子分離領域2に囲まれた、半導体基板1の一部からなる活性領域1aを形成する。半導体基板1に形成する溝の深さ素子分離領域2の厚さは例えば約300nmである。素子分離領域2の上面高さは半導体基板1の上面高さと比べて同一又は若干高くなっていてもよい。次いで、活性領域1a上にシリコン酸化物からなり、膜厚が2.7nm以上3.3nm以下程度のダミーゲート絶縁膜110を形成した後、半導体基板1上の全面に、ポリシリコンからなり、膜厚が40nm以上70nm以下程度のシリコン膜111aを形成する。ここでは、ダミーゲート絶縁膜110の膜厚を例えば3nmとし、シリコン膜111aの膜厚を例えば50nmとする。続いて、シリコン膜111aのうち素子分離領域2の抵抗素子形成領域39上に形成された部分をリソグラフィ及びエッチングにより除去する。次に、図3bに示すように、ポリシリコンからなり、膜厚が30nm以上60nm以下程度のシリコン膜111bを素子分離領域2上及びシリコン膜111a上に形成する。ここでは、一例として、シリコン膜111bの膜厚を50nmとする。これにより、活性領域1a上にシリコン膜111a及びシリコン膜111bの一部からなる膜厚100nmのダミーゲート電極用膜111xが形成される。一方、素子分離領域2の抵抗素子形成領域39上にはシリコン膜111bの一部からなる膜厚50nmの抵抗体用膜111yが形成される。次に、図3cに示すように、リソグラフィによりダミーゲート電極用膜111x上に所望のゲート電極の形状を有するレジストパターン112aを形成するとともに、抵抗体用膜111y上に所望の抵抗体の形状を有するレジストパターン112bを形成する。次いで、レジストパターン112a、112bをマスクとして、ダミーゲート電極用膜111x、抵抗体用膜111y及びダミーゲート絶縁膜110を異方性ドライエッチングによりパターニングする。これにより、活性領域1a上にはダミーゲート絶縁膜110が残されるとともに、ダミーゲート電極用膜111xの一部からなるダミーゲート電極111が形成される。これと同時に、素子分離領域2上には抵抗体用膜111yの一部からなる抵抗体10が形成される。ダミーゲート電極111のゲート長は30nm程度であり、抵抗体10のゲート長方向の幅は100nm程度である。本工程では、抵抗体用膜111yがダミーゲート電極用膜111xよりも薄いことにより、抵抗素子形成領域39にオーバーエッチングがかかるので、シリコン酸化膜のエッチレートはポリシリコンのエッチングレートより低い方が望ましい。次に、図4aに示すように、レジストパターン112a、112bを除去した後、活性領域1aにおけるダミーゲート電極111の両側方下の領域に不純物をイオン注入してエクステンション領域11を形成する。このとき、同時に、抵抗体10にもエクステンション注入の不純物がイオン注入される。ここで、イオン注入は、作製するMISトランジスタがnチャネル型の場合には、例えばヒ素Asを加速エネルギー2keV、ドーズ量が1×1014cm2の条件で行う。また、作製するMISトランジスタがpチャネル型の場合には、例えばBホウ素イオン具体的にはBF2を加速エネルギー1.5keV、ドーズ量が1.2×1015cm2の条件で注入する。続いて、ダミーゲート電極111の側面上に絶縁体からなるサイドウォールスペーサ12aを形成するとともに、抵抗体10の側面上に絶縁体からなるサイドウォールスペーサ12aを形成する。サイドウォールスペーサ12bの上端の高さはサイドウォールスペーサ12aの高さに比べて低い。次いで、活性領域1aにおけるサイドウォールスペーサ12aの外側方下の領域に不純物をイオン注入して、ソース/ドレイン領域13を形成する。これと同時に、抵抗体10にもソース/ドレイン注入の不純物がイオン注入される。ここで、イオン注入は、作製するMISトランジスタがnチャネル型の場合には、例えばAsを加速エネルギー30keV、ドーズ量が1×1015cm2の条件で行う。また、作製するMISトランジスタがpチャネル型の場合には、例えばBF2を加速エネルギー10keV、ドーズ量が1×1015cm2の条件で注入する。なお、抵抗体10へのイオン注入をpチャネル型MISトランジスタ用のイオン注入と同時に行う場合、抵抗体10のシート抵抗値は数百Ω/μm2程度と、抵抗素子に適した抵抗値となる。その後、イオン注入された不純物を活性化するために、1050°C程度での活性化熱処理を行う。次に、図4bに示すように、公知の方法により、抵抗体10における抵抗形成領域を覆い、コンタクト形成領域図示せずを露出させるシリコン酸化物からなる保護膜14を形成する。保護膜14の膜厚は2nm以上10nm以下程度とするが、ここでは一例として5nmとする。これにより、抵抗体10、サイドウォールスペーサ12b及び保護膜14とを有する抵抗素子40が形成される。次に、ソース/ドレイン領域13上にニッケルシリサイドからなるシリサイド膜15aを形成する。このとき、ダミーゲート電極111上にもシリサイド膜15bが形成されるが、このシリサイド膜15bは形成されなくてもよい。また、図2に示すように、抵抗体10のコンタクト形成領域35上にもシリサイド膜15cが形成される一方、抵抗体10における抵抗形成領域37は保護膜14で覆われているため、抵抗形成領域37上にはシリサイド膜が形成されない。次に、図4cに示すように、半導体基板1上にダミーゲート電極111よりも膜厚が大きい層間絶縁膜16を形成する。層間絶縁膜16の膜厚は100nm以上200nm以下程度であればよいが、ここでは150nmとする。層間絶縁膜16は、後のエッチングの際にダミーゲート電極111を選択的に除去できるような絶縁体材料で構成されていればよく、例えばシリコン酸化物で構成される。次いで、化学的機械的研磨CMP法により、ダミーゲート電極111の上面が露出するまで層間絶縁膜16を研磨、除去する。ここでは、ダミーゲート電極111上に形成されているシリサイド膜15bも研磨、除去している。これにより、層間絶縁膜16の上面は、ダミーゲート電極111の上面とほぼ同じ高さで平坦化される。このとき、抵抗体10を含む抵抗素子40は層間絶縁膜16に覆われており、抵抗体10の上面が露出することはない。このとき、層間絶縁膜16のうち抵抗体10上に位置する部分の膜厚は、例えば30nm以上50nm以下程度であり、ここでは40nmとする。なお、ダミーゲート電極111上にシリサイド膜15bが形成されている場合でも、必ずしもダミーゲート電極111の上面が露出するまで層間絶縁膜16を除去する必要はなく、ダミーゲート電極111上のシリサイド膜15bの上面が露出するまで層間絶縁膜16を除去してもよい。この場合、後の工程でダミーゲート電極111を除去する際に、ダミーゲート電極111上のシリサイド膜15bも除去すればよい。次に、図5aに示すように、層間絶縁膜16から露出しているダミーゲート電極111と、ダミーゲート絶縁膜110とを順次除去する。これにより、活性領域1a上にサイドウォールスペーサ12aに囲まれたゲート形成溝17が形成される。次いで、層間絶縁膜16上に高誘電率材料からなるゲート絶縁膜用膜18A及び金属からなるゲート電極用膜19Aを順次形成する。これにより、ゲート形成溝17には、ゲート絶縁膜用膜18Aを介してゲート電極用膜19Aが埋め込まれる。ゲート絶縁膜用膜18Aの膜厚は1.0nm以上1.2nm以下程度であり、ここでは1.1nmとする。また、ゲート電極用膜19Aの膜厚は140nm以上160nm以下程度であり、ここでは150nmとする。なお、ゲート絶縁膜用膜18Aは、例えば、酸化ハフニウム、酸窒化ハフニウム、酸化ジルコニウム、又は酸化アルミニウムで構成されている。ゲート電極用膜19Aは、例えば、TiN、AlN等の導電性の金属化合物や、W、Ru、Al等の金属などで構成されている。あるいは、ゲート電極用膜19Aは、これらの材料からなる膜を積層することで構成されていてもよい。また、本工程において、ダミーゲート絶縁膜110の除去後、ゲート絶縁膜用膜18Aの形成前に、熱酸化法又はchemicalvapordeposition法等により、活性領域1a上に酸化シリコンからなる膜厚が1nm程度の下地絶縁膜を形成してもよい。次に、図5bに示すように、CMP法によりゲート絶縁膜用膜18A及びゲート電極用膜19Aのうち、層間絶縁膜16上に形成された部分を除去する。これにより、活性領域1a上のゲート形成溝17内に、ゲート絶縁膜用膜18Aの一部からなるゲート絶縁膜18と、ゲート電極用膜19Aの一部からなるゲート電極19とが形成される。研磨後の層間絶縁膜16のうちソース/ドレイン領域13上に位置する部分の膜厚は60nm以上100nm以下であり、ここでは80nmとする。また、層間絶縁膜16のうち抵抗体10上に位置する部分の膜厚は10nm以上50nm以下程度であり、ここでは30nmとする。その後、図1に示すように、層間絶縁膜16及びゲート電極19の上に層間絶縁膜20を形成した後、層間絶縁膜16及び層間絶縁膜20を貫通し、ソース/ドレイン領域13上のシリサイド膜15a、又は抵抗体10のコンタクト形成領域35図2参照上のシリサイド膜15cに接続し、金属からなるコンタクトプラグ21を形成する。コンタクトプラグ21の構成材料としては、例えばWやCuが用いられる。続いて、層間絶縁膜20上にコンタクトプラグ21に接続し、Cu等からなる金属配線22を形成する。以上の工程により、本実施形態の半導体装置を作製することができる。なお、素子分離領域2における抵抗体10の下に位置する領域の上面の高さ位置は、半導体基板1におけるゲート絶縁膜18の下に位置する領域の上面の高さ位置に比べて同程度、又は、高くなっている。以上の方法によれば、従来の方法と比べて工程数を大きく増やすことなく、ゲート電極19の少なくとも一部より高い抵抗率を有する抵抗体10をいわゆるダマシンゲートプロセスにおいて、MISトランジスタと同一の半導体基板1上に形成することができる。この方法で作製される半導体装置は、抵抗体10の抵抗率が金属又は金属化合物で構成されるゲート電極19よりも高くなっているので、抵抗体がゲート電極と同じ材料で構成される場合に比べて抵抗体10抵抗素子40の長さを短くすることができ、抵抗素子40の面積を大幅に低減することが可能となる。例えば、抵抗体10を構成するシリコン系材料のシート抵抗を約1000Ω/μm2、ゲート電極19を構成する金属材料のシート抵抗を1Ω/μm2とすると、所望の抵抗値を得るために必要な抵抗長さは、抵抗体10を金属材料で構成する場合の1/1000になり、チップサイズを大幅に縮小することができる。また、図4cに示す工程、及び図5bに示す工程では、研磨を行う際にCMP法の面内ばらつきや研磨レートのパターン依存性等により抵抗体10上において層間絶縁膜16が過剰に研磨される場合がある。しかし、本実施形態の方法によれば、図4cに示す工程で、抵抗体10の上面位置をダミーゲート電極111の上面位置よりも十分低く例えば50nm程度低くしているので、研磨中及び研磨後に抵抗体10が露出することがない。このため、抵抗体10が研磨されて膜厚が減少したり、図5aに示すダミーゲート電極111の除去の際に抵抗体10がエッチングされたりする不具合を防ぐことができる。その結果、抵抗体10の抵抗値を精度良く所望の値にすることが可能となる。なお、本実施形態の方法では、抵抗体10及びダミーゲート電極111をポリシリコンで構成する例を説明したが、ゲート電極19の構成材料よりも抵抗率が高く、図5aに示す工程において、層間絶縁膜16及びサイドウォールスペーサ12aとの間で選択的に除去可能な材料であれば、抵抗体10及びダミーゲート電極111の構成材料として用いることができる。なお、本実施形態の方法では、抵抗体10の抵抗形成領域37を保護膜14で覆うことで抵抗形成領域37上にシリサイド膜15cを形成させなかったが、保護膜14を設けず、抵抗形成領域37上にシリサイド膜15cを形成しても構わない。この場合、抵抗素子40は、ヒューズ素子eFuseとして適している。-半導体装置の製造方法の変形例-図6a、bは、図1に示す半導体装置の製造方法の変形例を示す断面図である。まず、図6aに示すように、半導体基板1上に、STI法により素子分離領域2を形成する。これにより、素子分離領域2に囲まれた、半導体基板1の一部からなる活性領域1aを形成する。次いで、活性領域1a上にダミーゲート絶縁膜110を形成した後、半導体基板1上の全面にポリシリコンからなり、膜厚が例えば100nm程度のシリコン膜111cを形成する。次に、図6bに示すように、シリコン膜111c上に、活性領域1a上を覆い、素子分離領域2における抵抗素子形成領域上に開口を有するレジストパターン113を形成する。続いて、レジストパターン113をマスクとしたウエットエッチングにより、シリコン膜111cを50nmの膜厚分だけ除去して、素子分離領域2上における抵抗素子形成領域に膜厚50nmのシリコン膜111dを形成する。これにより、活性領域1a上にシリコン膜111cからなる膜厚100nmのダミーゲート電極用膜111xが形成される。一方、素子分離領域2上の抵抗素子形成領域にはシリコン膜111dからなる膜厚50nmの抵抗体用膜111yが形成される。なお、シリコン膜111cの除去はドライエッチングによっても可能であるが、ウエットエッチングの方が除去量のばらつきを小さくできるのでより好ましい。その後、図3c~図5bに示す工程と同様の工程を経て図1に示す本実施形態の半導体装置を作製することができる。-半導体装置の第1の変形例の説明-図7は、本発明の実施形態に係る半導体装置の第1の変形例を示す断面図である。同図に示すように、本変形例に係る半導体装置では、図1に示す半導体装置と比べてゲート絶縁膜及びゲート電極の構造が異なる。本変形例に係る半導体装置のゲート絶縁膜及びゲート電極以外の構成は図1に示す半導体装置と同様である。すなわち、活性領域1a上のゲート絶縁膜3は、酸化ハフニウム等の高誘電率材料で構成されており、その膜厚は1.0nm以上1.2nm以下程度であり、ここでは一例として1.1nmとする。このゲート絶縁膜3が板状である点が、図1に示す半導体装置のゲート絶縁膜18と異なっている。また、ゲート絶縁膜3上に形成されたゲート電極6は、板状の下層ゲート電極4と、下層ゲート電極4上に設けられた上層ゲート電極5とで構成されている。下層ゲート電極4は、金属又は導電性の金属化合物等で構成され、例えばTiNで構成される。下層ゲート電極4の膜厚は、例えば1.8nm以上2.2nm以下程度であるが、ここでは2nmとする。上層ゲート電極5は、金属又は導電性の金属化合物で構成され、膜厚は例えば60nm以上100nm以下程度であるが、ここでは80nmとする。次に、本変形例に係る半導体装置の製造方法を説明する。図8a~c、図9a~c、及び図10a、bは、実施形態の第1の変形例に係る半導体装置の製造方法を示す断面図である。まず、図8aに示すように、半導体基板1にSTI法により素子分離領域2を形成する。これにより、素子分離領域2に囲まれた半導体基板1の一部からなる活性領域1aを形成する。半導体基板1に形成する溝の深さは例えば約300nmである。素子分離領域2の上面高さは半導体基板1の上面高さと比べて同一又は若干高くなっていてもよい。次に、半導体基板1上の全面に、ハフニウム酸化物等の高誘電率材料からなり、膜厚が1.0nm以上1.2nm以下程度のゲート絶縁膜用膜3A、金属又は導電性の金属化合物からなり、膜厚が1.8nm以上2.2nm以下程度のゲート電極用膜4A、及びポリシリコンからなり、膜厚が例えば50nm程度のシリコン膜111aを形成する。次に、素子分離領域2における抵抗素子形成領域39上のシリコン膜111aのゲート電極用膜4A及びゲート絶縁膜用膜3Aを順次除去する次に、図8bに示すように、素子分離領域2上及びシリコン膜111a上にポリシリコン膜からなり、例えば膜厚が50nmのシリコン膜111bを形成する。これにより、活性領域1a上にシリコン膜111a及びシリコン膜111bの一部からなる膜厚100nmのダミーゲート電極用膜111xが形成される。一方、素子分離領域2の抵抗素子形成領域39上にはシリコン膜111bの一部からなる膜厚50nmの抵抗体用膜111yが形成される。次に、図8cに示すように、リソグラフィによりダミーゲート電極用膜111x上に所望のゲート電極の形状を有するレジストパターン112aを形成するとともに、抵抗体用膜111y上に所望の抵抗体の形状を有するレジストパターン112bを形成する。次いで、レジストパターン112a、112bをマスクとして、ダミーゲート電極用膜111x、抵抗体用膜111y、ゲート電極用膜4A、及びゲート絶縁膜用膜3Aを異方性ドライエッチングによりパターニングする。これにより、活性領域1a上にはゲート絶縁膜用膜3Aの一部からなるゲート絶縁膜3が残されるとともに、ダミーゲート電極用膜111xの一部からなるダミーゲート電極111が形成される。これと同時に、素子分離領域2上には抵抗体用膜111yの一部からなる抵抗体10が形成される。ダミーゲート電極111のゲート長は30nm程度であり、抵抗体10のゲート長方向の幅は100nm程度である。本工程では、抵抗体用膜111yがダミーゲート電極用膜111xよりも薄いことにより、抵抗素子形成領域39にオーバーエッチングがかかるので、シリコン酸化膜のエッチレートはポリシリコンのエッチングレートより低い方が望ましい。次に、図9aに示すように、レジストパターン112a、112bを除去した後、活性領域1aにおけるダミーゲート電極111の両側方下の領域に不純物をイオン注入してエクステンション領域11を形成する。このとき、同時に、抵抗体10にもエクステンション注入の不純物がイオン注入される。ここで、イオン注入は、作製するMISトランジスタがnチャネル型の場合には、例えばAsを加速エネルギー2keV、ドーズ量が1×1014cm2の条件で行う。また、作製するMISトランジスタがpチャネル型の場合には、例えばBイオン具体的にはBF2を加速エネルギー1.5keV、ドーズ量が1.2×1015cm2の条件で注入する。続いて、ダミーゲート電極111の側面上に絶縁体からなるサイドウォールスペーサ12aを形成するとともに、抵抗体10の側面上に絶縁体からなるサイドウォールスペーサ12aを形成する。サイドウォールスペーサ12bの上端の高さはサイドウォールスペーサ12aの高さに比べて低い。次いで、活性領域1aにおけるサイドウォールスペーサ12aの外側方下の領域に不純物をイオン注入して、ソース/ドレイン領域13を形成する。これと同時に、抵抗体10にもソース/ドレイン注入の不純物がイオン注入される。ここで、イオン注入は、作製するMISトランジスタがnチャネル型の場合には、例えばAsを加速エネルギー30keV、ドーズ量が1×1015cm2の条件で行う。また、作製するMISトランジスタがpチャネル型の場合には、例えばBF2を加速エネルギー10keV、ドーズ量が1×1015cm2の条件で注入する。なお、抵抗体10へのイオン注入をpチャネル型MISトランジスタ用のイオン注入と同時に行う場合には、抵抗体10のシート抵抗値を数百Ω/μm2程度と、抵抗素子に適した抵抗値となる。その後、イオン注入された不純物を活性化するために、1050°C程度での活性化熱処理を行う。次に、図9bに示すように、公知の方法により、抵抗体10における抵抗形成領域を覆い、コンタクト形成領域図示せずを露出させるシリコン酸化物からなる保護膜14を形成する。保護膜14の膜厚は、一例として5nmとする。これにより、抵抗体10、サイドウォールスペーサ12b及び保護膜14とを有する抵抗素子40が形成される。次に、ソース/ドレイン領域13上にニッケルシリサイドからなるシリサイド膜15aを形成する。このとき、ダミーゲート電極111上にもシリサイド膜15bが形成されるが、このシリサイド膜15bは形成されなくてもよい。また、図2に示すように、抵抗体10のコンタクト形成領域35上にもシリサイド膜15cが形成される一方、抵抗体10における抵抗形成領域37は保護膜14で覆われているため、抵抗形成領域37上にはシリサイド膜が形成されない。次に、図9cに示すように、半導体基板1上にダミーゲート電極111よりも膜厚が大きい層間絶縁膜16を形成する。層間絶縁膜16の膜厚は、例えば150nmとする。層間絶縁膜16は、後のエッチングの際にダミーゲート電極111を選択的に除去できるような絶縁体材料で構成されていればよく、例えばシリコン酸化物で構成される。次いで、CMP法により、ダミーゲート電極111の上面が露出するまで層間絶縁膜16を研磨、除去する。ここでは、ダミーゲート電極111上に形成されているシリサイド膜15bも研磨、除去している。これにより、層間絶縁膜16の上面は、ダミーゲート電極111の上面とほぼ同じ高さで平坦化される。このとき、抵抗体10を含む抵抗素子40は層間絶縁膜16に覆われており、抵抗体10の上面が露出することはない。このとき、層間絶縁膜16のうち抵抗体10上に位置する部分の膜厚は、例えば30nm以上50nm以下程度であり、ここでは40nmとする。なお、ダミーゲート電極111上にシリサイド膜15bが形成されている場合、必ずしもダミーゲート電極111の上面が露出するまで層間絶縁膜16を除去する必要はなく、ダミーゲート電極111上のシリサイド膜15bの上面が露出するまで層間絶縁膜16を除去してもよい。この場合、後の工程でダミーゲート電極111を除去する際に、ダミーゲート電極111上のシリサイド膜15bも除去すればよい。次に、図10aに示すように、層間絶縁膜16から露出しているダミーゲート電極111を除去する。これにより、活性領域1a上にサイドウォールスペーサ12aに囲まれたゲート形成溝17が形成される。次いで、層間絶縁膜16上に金属からなるゲート電極用膜5Aを形成する。これにより、ゲート形成溝17には、ゲート絶縁膜3を介してゲート電極用膜5Aが埋め込まれる。ゲート電極用膜5Aの膜厚は、例えば150nmとする。なお、ゲート電極用膜5Aは、例えば、TiN、AlN等の導電性の金属化合物や、W、Ru、Al等の金属などで構成されている。あるいは、ゲート電極用膜5Aは、これらの材料からなる膜を積層することで構成されていてもよい。次に、図10bに示すように、CMP法によりゲート電極用膜5Aのうち、層間絶縁膜16上に形成された部分を除去する。これにより、ゲート絶縁膜3上のゲート形成溝17内に、ゲート電極用膜4Aの一部からなる下層ゲート電極4と、ゲート電極用膜5Aの一部からなる上層ゲート電極5とを有するゲート電極6が形成される。研磨後の層間絶縁膜16のうちソース/ドレイン領域13上に位置する部分の膜厚は、例えば80nmとする。また、層間絶縁膜16のうち抵抗体10上に位置する部分の膜厚は、例えば30nmとする。その後、図7に示すように、層間絶縁膜16及びゲート電極6の上に層間絶縁膜20を形成した後、層間絶縁膜16及び層間絶縁膜20を貫通し、ソース/ドレイン領域13上のシリサイド膜15a、又は抵抗体10のコンタクト形成領域35図2参照上のシリサイド膜15cに接続する金属からなるコンタクトプラグ21を形成する。コンタクトプラグ21の構成材料としては、例えばWやCuが用いられる。続いて、層間絶縁膜20上にコンタクトプラグ21に接続し、Cu等からなる金属配線22を形成する。以上の工程により、本実施形態の半導体装置の第1の変形例を作製することができる。この方法によっても、従来の方法と比べて工程数を大きく増やすことなく、ゲート電極6の少なくとも一部より高い抵抗率を有する抵抗体10をいわゆるダマシンゲートプロセスにおいて、MISトランジスタと同一の半導体基板1上に形成することができる。この方法で作製される半導体装置では、抵抗体10の抵抗率が金属又は金属化合物で構成されるゲート電極6よりも高くなっているので、抵抗体がゲート電極と同じ材料で構成される場合に比べて抵抗体10抵抗素子40の長さを短くすることができ、抵抗素子40の面積を大幅に低減することが可能となる。また、図9cに示す工程、及び図10bに示す工程では、研磨を行う際にCMP法の面内ばらつきや研磨レートのパターン依存性等により抵抗体10上において層間絶縁膜16が過剰に研磨される場合がある。しかし、本変形例の方法によれば、図9cに示す工程で、抵抗体10の上面位置をダミーゲート電極111の上面位置よりも十分低く例えば50nm程度低くしているので、研磨中及び研磨後に抵抗体10が露出することがない。このため、抵抗体10が研磨されて膜厚が減少したり、図10aに示すダミーゲート電極111の除去の際に抵抗体10がエッチングされたりする不具合を防ぐことができる。その結果、抵抗体10の抵抗値を精度良く所望の値にすることが可能となる。-半導体装置の第2の変形例の説明-図11は、本発明の実施形態に係る半導体装置の第2の変形例を示す断面図である。同図に示すように、本変形例に係る半導体装置では、素子分離領域2に凹状の掘り込み部2Aが形成されており、この掘り込み部2Aの底面上に抵抗素子40が設けられている点、ゲート電極19の膜厚が抵抗体10の膜厚と比べて同一か又は薄くなっている点、又は製造工程中での膜減り分薄くなっている点が、図1に示す半導体装置と異なっている。本変形例に係る半導体装置において、これ以外の構成は図1に示す半導体装置と同様である。なお、ゲート電極19の膜厚が例えば60nm以上100nm以下であり、ここでは一例として80nmとする。掘り込み部2Aの深さは例えば40nm以上60nm以下であり、ここでは一例として50nmとする。また、抵抗体10の膜厚は例えば50nmであり、層間絶縁膜16のうち抵抗体10上に形成された部分の膜厚は例えば10nm以上50nm以下であり、ここでは一例として30nmとする。ゲート電極19の上面は、層間絶縁膜16の上面、及び凹状断面を有するゲート絶縁膜18の上端面とほぼ同一の高さとなっており、平坦化されている。次に、本変形例の半導体装置の製造方法について説明する。図12a、b、図13a、bは、本変形例に係る半導体装置の製造方法を示す断面図である。まず、図12aに示すように、半導体基板1にSTI法により素子分離領域2を形成する。これにより、素子分離領域2に囲まれた半導体基板1の一部からなる活性領域1aを形成する。半導体基板1に形成する溝の深さは例えば約300nmとする。次に、半導体基板1上に、活性領域1a上を覆い、素子分離領域2上における抵抗素子形成領域39に開口を有するレジストパターン114を形成する。続いて、レジストパターン114をマスクとして素子分離領域2を例えば50nmだけエッチングして、掘り込み部2Aを形成する。次に、図12bに示すように、レジストパターン114を除去してから、活性領域1a上にシリコン酸化物からなり、膜厚が例えば3nmのダミーゲート絶縁膜110を形成する。次いで、半導体基板1上の全面にポリシリコンからなり、膜厚が例えば100nmのシリコン膜111cを形成する。これにより、活性領域1a上にシリコン膜111cの一部からなる膜厚100nmのダミーゲート電極用膜111xが形成される。一方、素子分離領域2の抵抗素子形成領域39上にはシリコン膜111cの一部からなる膜厚100nmの抵抗体用膜111yが形成される。次に、図13aに示すように、リソグラフィによりダミーゲート電極用膜111x上に所望のゲート電極の形状を有するレジストパターン112aを形成するとともに、抵抗体用膜111y上に所望の抵抗体の形状を有するレジストパターン112bを形成する。次いで、レジストパターン112a、112bをマスクとして、ダミーゲート電極用膜111x、抵抗体用膜111y及びダミーゲート絶縁膜110を異方性ドライエッチングによりパターニングする。これにより、活性領域1a上にはダミーゲート絶縁膜110が残されるとともに、ダミーゲート電極用膜111xの一部からなるダミーゲート電極111が形成される。同時に、素子分離領域2に形成された掘り込み部2Aの底面上には抵抗体用膜111yの一部からなる抵抗体10が形成される。ダミーゲート電極111のゲート長は30nm程度であり、抵抗体10のゲート長方向の幅は100nm程度である。次に、レジストパターン112a、112bを除去した後、図4aから図4cに示したのと同様の工程を行うことによって、図13bに示す構成を得る。本変形例に係る半導体装置の構成は、素子分離領域2に設けられた掘り込み部2A上に抵抗体10が設けられ、且つ、抵抗体10がダミーゲート電極111とほぼ同じ膜厚を有している点で図4cに示す構成と相違しているが、それ以外の構成は図4cに示す構成と同じである。図13bに示す構成においては、抵抗体10を素子分離領域2の掘り込み部2Aの底面上に設けることにより、抵抗体10の膜厚がダミーゲート電極111の膜厚と同じであっても、抵抗体10の上面位置を、ダミーゲート電極111の上面位置より低くすることができる。具体的には、抵抗体10の上面位置を、ダミーゲート電極111の上面位置に比べてダミーゲート絶縁膜110の上面から掘り込み部2Aの底面までの深さ方向の距離分だけ低くすることができる。これにより、ダミーゲート電極111の上面が露出するまで層間絶縁膜16を研磨除去しても、抵抗体10上には層間絶縁膜16が残存することとなる。その後、上述の実施形態における図5a、図5bに示す工程と同様の工程を行うことによって、図11に示す半導体装置を得ることができる。以上で説明した方法によれば、活性領域1aよりも低く掘り下げされた掘り込み部2Aの底面上に抵抗素子40が設けられているので、図13bに示す層間絶縁膜16の研磨工程やこれに続くダミーゲート電極111の除去工程において抵抗体10の膜減りが抑えられている。このため、抵抗素子40の面積を小さくしつつ、抵抗体10の膜厚を制御良く加工することができるので、抵抗素子40の抵抗値の精度を向上させることができる。-半導体装置の第3の変形例の説明-図14は、本発明の実施形態に係る半導体装置の第3の変形例を示す断面図である。同図に示すように、図7に示すMISトランジスタの構成と、図11に示す素子分離領域2及び抵抗素子40の構成とを組み合わせることも可能である。すなわち、抵抗素子40は、膜厚が例えば100nm程度の抵抗体10が素子分離領域2に形成された掘り込み部2Aの底面上に設けられている。また、MISトランジスタは、活性領域1a上に設けられ、高誘電率材料からなる板状のゲート絶縁膜3と、ゲート電極6とを有している。ゲート電極6は、TiN等からなり、膜厚が例えば2nm程度の下層ゲート電極4と、下層ゲート電極4上に設けられ、W等の金属からなる膜厚が100nm程度の上層ゲート電極5とを有している。本変形例に係る半導体装置は、図12aに示すのと同様の工程によって素子分離領域2に掘り込み部2Aを形成した後、半導体基板1上の全面にゲート絶縁膜用膜3A、ゲート電極用膜4Aを順次形成した後、公知の方法によりゲート絶縁膜用膜3A及びゲート電極用膜4Aのうち活性領域1a上に設けられた部分以外を除去する。次いで、図12bから図13bに示す工程と同様の工程を行うことによって図14に示す半導体装置を得ることができる。このような方法によっても、層間絶縁膜16の研磨やダミーゲート電極の除去の際に抵抗体10が層間絶縁膜16で覆うことができるので、抵抗体10の膜厚を制御良く加工することができる。このため、本変形例に係る半導体装置においても、半導体チップの面積縮小と抵抗素子40の抵抗値の精度を向上とを両立させることができる。以上で説明した実施形態及びその変形例に係る半導体装置において、各層の膜厚や構成材料、部材の形状等は、本発明の趣旨を逸脱しない範囲で適宜変更可能である。また、図1に示す半導体装置やその変形例の構成の一部を他の変形例に係る半導体装置の構成に適宜置き換えることも可能である。