"基板と、この基板上に設けられた磁気抵抗効果膜とを備え、前記磁気抵抗効果膜は、ジグザグ状に折れ曲がる直線が更に多重にジグザグ状に折れ曲がる形状を有する、磁気抵抗効果素子請求項1記載の磁気抵抗効果素子であって、前記多重は二重であり、前記直線は複数の形状部を形成し、それぞれの前記形状部は、互いに平行な複数の長方形がジグザグ状に直列に接続された形状を有し、かつジグザグ状に互いに直列に接続された、磁気抵抗効果素子請求項2記載の磁気抵抗効果素子であって、それぞれの前記長方形は、第一方向に直線状に延びるとともに、前記第一方向に直交する第二方向に互いに平行に配設され、かつ互いに直列に接続され、それぞれの前記形状部は、前記第一方向に配設され、かつ互いに直列に接続された、磁気抵抗効果素子。請求項2又は3記載の磁気抵抗効果素子であって、前記形状部を三個備えた、磁気抵抗効果素子。請求項2乃至4のいずれか一つに記載の磁気抵抗効果素子であって、前記長方形のアスペクト比が約7である、磁気抵抗効果素子。請求項3乃至5のいずれか一つに記載の磁気抵抗効果素子を四個備えた磁気抵抗効果素子であって、四個の前記磁気抵抗効果素子のうちいずれか二個の前記磁気抵抗効果素子における前記第一方向と、残りの二個の前記磁気抵抗効果素子における前記第一方向とが直交する、磁気抵抗効果素子。請求項1乃至6記載の磁気抵抗効果素子と、この磁気抵抗効果素子で検出された磁界強度の信号を処理する電子回路と、を備えた磁気センサ。請求項7記載の磁気センサであって、前記電子回路は集積回路であり、この集積回路と前記磁気抵抗効果素子とが一体化された、磁気センサ。近年、磁気センサの小型化により、MR素子を成膜する基板の面積も小さくなっている。そのため、MR素子の抵抗値が小さくなることにより、逆にMR素子の消費電力が大きくなっている。その消費電力を如何に小さくするかが一番目の課題である。磁界印加のUP低レベル磁界から高レベル磁界への変化とDOWN高レベル磁界から低レベル磁界への変化とで、それぞれ磁気センサのヒステリシス磁気センサのONとOFFとの磁界強度差が存在する。そのヒステリシスを如何に小さくするかが二番目の課題である。磁気センサは、N→S方向の磁界及びS→N方向の磁界の両方に反応するが、N→S方向とS→N方向とで磁界感度差が存在する。その磁界感度差を如何に小さくするかが三番目の課題である。本発明に係るMR素子は、基板と、この基板上に設けられたMR膜とを備え、このMR膜は、ジグザグ状に折れ曲がる直線が更に多重にジグザグ状に折れ曲がる形状を有する。本発明に係る磁気センサは、本発明に係るMR素子と、このMR素子で検出された磁界強度の信号を処理する電子回路と、を備えたものである。本発明によれば、ジグザグ状に折れ曲がる直線が更に多重にジグザグ状に折れ曲がる形状を有するMR膜を備えたことにより、MR素子の抵抗値を増やせるので、MR素子の消費電力を減らすことができる。以下、添付図面を参照しながら、本発明を実施するための形態以下実施形態という。について説明する。なお、本明細書及び図面において、同一又は類似の構成要素については同一の符号を用いる。図面に描かれた部分の寸法及び比率は、理解しやすくかつ描きやすくするため、実際とは異なる値に変えている。図1は本発明に係る実施形態1のMR素子を示す平面図であり、図1[A]は全体を示し、図1[B]は一部を拡大して示す。以下、この図面に基づき説明する。本実施形態1のMR素子10は、基板11と、基板11上に設けられたMR膜12と、を備えている。MR膜12は、ジグザグ状に折れ曲がる直線12aが更に多重にジグザグ状に折れ曲がる形状12bを有する。直線12aは、複数の形状部121,122,123を形成している。それぞれの形状部121,122,123は、互いに平行な複数の長方形12cがジグザグ状に直列に接続された形状を有し、かつジグザグ状に互いに直列に接続されている。それぞれの長方形12cは、第一方向X方向に直線状に延びるとともに、第一方向X方向に直交する第二方向Y方向に互いに平行に配設され、かつ互いに直列に接続されている。それぞれの形状部121,122,123は、第一方向X方向に配設され、かつ互いに直列に接続されている。本実施形態1では、図示するように、MR素子10が三個の形状部121,122,123を備えている。次に、具体的な寸法の一例を述べる。長方形12cの長辺長さ12dは65μm、その短辺幅12eは9μmである。長方形12cの間隔12fは2μmである。形状部121~123は、それぞれ21個の長方形12cで繋がっており、更に互いに三回折り返した構成になっている。MR膜12の厚さは400nmである。次に、本実施形態1の作用及び効果について説明する。直線状のMR膜12の抵抗値は、その長さが長いほど、その幅が狭いほど、その膜厚が薄いほど大きくなる。MR膜12の幅及び厚さは微細加工技術によって決まるので、幅を狭くし、厚さを薄くするには限界がある。そこで、本実施形態では、MR膜12を多重ジグザグ形状にすることにより、基板11上に高密度にMR膜12を配置できるので、MR膜12を長くすることができる。したがって、MR素子10によれば、ジグザグ状に折れ曲がる直線12aが更に多重にジグザグ状に折れ曲がる形状12bを有するMR膜12を備えたことにより、MR素子10の抵抗値を増やせるので、MR素子10の消費電力を減らすことができる。これに加え、MR素子10によれば、MR膜12を多重ジグザグ形状にすることにより、関連技術と比較して長方形12cのアスペクト比が小さくなるので、MR素子10のヒステリシスを小さくできる。このヒステリシスは、後述するように、MR素子10にとってできるだけ小さいことが望まれる。本実施形態1では、長方形12cのアスペクト比、すなわち長辺12d/短辺12eが約7である。このようにした理由について説明する。MR素子10が磁化した状態は、長方形12cの表面にN極及びS極が現れた状態である。これらの磁極は、磁性体外部に磁束を発生させるだけでなく、磁性体内部にも磁束を発生させる。この磁性体内部の磁界を反磁界という。反磁界の大きさは、磁化の大きさに比例するとともに、磁化方向の形状にも依存する。長方形12cを磁化した場合の反磁界の大きさは、長辺方向長さ方向に磁化したときが一番小さく、短辺方向幅方向に磁化したときが一番大きい。そして、長方形12cのアスペクト比を小さくすると、短辺方向幅方向の反磁界も小さくなる。反磁界が小さいほど、保持力も小さくなるので、MR素子10のヒステリシスも小さくなる。実際にMR素子10のパターンを成膜すると、長方形12cは理想的な長方形とは違って変形された長方形となる。そのため、後述するように、長方形12cのアスペクト比の最適値を実験的に求めたところ、アスペクト比が約7のときに反磁界が一番小さくなる、という結果が得られた。ここで、本実施形態1では、図示するように前記多重は二重であるが、これを三重以上としもよい。また、形状部は、三個としたが、二個又は四個以上としてもよい。長方形のアスペクト比は、7以外の値としてもよい。図2は、本発明に係る実施形態2のMR素子を示す平面図である。以下、この図面に基づき説明する。本実施形態2のMR素子20は、実施形態1のMR素子を四個、すなわちMR素子21~24を備えている。実施形態1と同じように、MR素子21~24を構成する長方形の延びる方向長辺方向を第一方向とする。このとき、四個のMR素子21~24のうち、いずれか二個のMR素子21,23における第一方向X方向と、残りの二個のMR素子22,24における第一方向Y方向とが直交する。磁界印加方向25に対して、MR素子21,23の抵抗値は減少し、MR素子22,24の抵抗値はほとんど変わらない。また、MR素子20は、電源電圧用の電極26、-出力電圧用の電極27、グランド電位用の電極28、及び、出力電圧用の電極29を更に備えている。MR素子21は電極29,26間に接続され、MR素子22は電極26,27間に接続され、MR素子23は電極27,28間に接続され、MR素子24は電極28,29間に接続され、これらが全体としてホイートストンブリッジを構成している。図3は、本発明に係る実施形態3の磁気センサを示す回路図である。図4は、図3の磁気センサの立体構造を示す分解斜視図である。以下、図2、図3及び図4に基づき説明する。本実施形態3の磁気センサ30は、実施形態2のMR素子20と、MR素子20で検出された磁界強度の信号を処理する電子回路としての集積回路以下ICIntegratedCircuitという。31と、を備えている。MR素子20とIC31とは一体化されている。図3に示すように、MR素子20は、抵抗器としてのMR素子22,24と、外部磁界によって抵抗値が変化する可変抵抗器としてのMR素子21,23とで構成される。MR素子22,24の抵抗値はR2,R4であり、MR素子21,23の抵抗値はR1,R3である。外部磁界がある場合、MR素子21,23の抵抗値が小さくなることにより、ブリッジ回路の中点電位差ΔV=V-V-が大きくなる。IC31は、アンプ回路32、コンパレータ回路33、インバータ回路34及び出力回路35で構成される。アンプ回路32は、MR素子20からの電圧差分を拡大し、これをコンパレータ回路33の入力信号として出力する。コンパレータ回路33は、拡大された電圧差分信号を、ハイとローとの二つのディジタル信号に変える。このディジタル信号は、インバータ回路34で正負を反転され、出力回路35を駆動する。出力回路35は、CMOSComplementaryMetalOxideSemiconductor回路であり、具体的には、電源側のPチャネルMOSFETMOSFieldEffectTransistor351とGND側のNチャネルMOSFET352とで構成される。図4に示すように、磁気センサ30の立体構造は、MR膜12と基板11を兼ねるIC31とが積層されたものである。MR膜12と基板11とから、MR素子20が構成される。MR膜12は、NiやFeなどの強磁性金属が、IC31を兼ねる基板11の上に、MR素子20のパターン通りに成膜されたものである。図2に示すように、MR素子20のパターンは、MR素子21~24のパターン、及び電極26~29のパターンで構成される。MR素子21~24の各パターンは、長方形のパターンが多数繋がったものであり、これらが更に三回ジグザグ状に折り返されたものである。また、長方形のパターンの幅方向の反磁界を低減するため、アスペクト比が約7となっている。MR素子21~24は、それぞれ同じパターンを3回折り返すことにより、IC31基板11の面積を最大限に利用できるので、抵抗値を最大にできる。磁界印加方向25は、磁気センサ30が動作するときのものを示しており、MR素子21,23を構成する長方形の長辺と垂直であり、MR素子22,24を構成する長方形の長辺と平行である。MR素子20に磁界が印加されると、MR素子21,23の抵抗値が小さくなり、MR素子22,24の抵抗値がほとんど変化しないため、出力電圧すなわち電極29Vと電極27V-との電位差が印加磁界の増加によって増大する。以下、本実施形態2のMR素子と比較例のMR素子との実験結果について説明する。図5は、比較例のMR素子を示す平面図である。以下、この図面に基づき説明する。図5において、図2と同じ部分には同じ符号を付す。比較例のMR素子40のパターンは、MR素子41~44のパターン、及び電極26~29のパターンで構成される。MR素子41~44の各パターンは、長方形のパターンが多数繋がったものであるが、実施形態2と異なりこれらが折り返されたものではない。長方形のパターンのアスペクト比は約26となっている。MR素子40の抵抗値を最大限するため、MR素子40のパターンを基板ICの上にいっぱいに引き回した。磁界印加方向25は、磁気センサが動作するときのものを示しており、MR素子41,43を構成する長方形の長辺と垂直であり、MR素子42,44を構成する長方形の長辺と平行である。MR素子40に磁界が印加されると、MR素子41,43の抵抗値が小さくなり、MR素子42,44の抵抗値がほとんど変化しないため、出力電圧すなわち電極29Vと電極27V-との電位差が印加磁界の増加によって増大する。MR素子40における他の構成は、実施形態2と同じである。図6は、比較例及び実施形態2のMR素子に印加する磁界を示すグラフその1である。以下、この図面に基づき説明する。図6において、横軸は時間であり、縦軸は印加磁界の強度である。線51は、S→N方向の磁界強度を0mTから10mTまで上げるUPすることを示す。線52は、S→N方向の磁界強度を10mTから0mTまで下げるDOWNすることを示す。線53は、S→N方向をN→S方向に変え、N→S方向の磁界強度を0mTから10mTまで上げるUPすることを示す。線54は、N→S方向の磁界強度を10mTから0mTまで下げるDOWNすることを示す。以下、図6に示す磁界印加方法を強磁界印加無しという。図7は、比較例及び実施形態2のMR素子に印加する磁界を示すグラフその2である。以下、この図面に基づき説明する。図7において、横軸は時間であり、縦軸は印加磁界の強度である。線55は、S→N方向の強磁界例えば10mTを印加することを示す。線56は、S→N方向の強磁界印加後、S→N方向の磁界強度を0mTから10mTまで上げるUPすることを示す。線57は、S→N方向の磁界強度を10mTから0mTまで下げるDOWNすることを示す。線58は、N→S方向の強磁界例えば10mTを印加することを示す。線59は、N→S方向の強磁界印加後、N→S方向の磁界強度を0mTから10mTまで上げるUPすることを示す。線60は、N→S方向の磁界強度を10mTから0mTまで下げるDOWNすることを示す。以下、図7に示す磁界印加方法を強磁界印加有りという。図8は、比較例のMR素子の印加磁界と出力電圧との関係を示すグラフ強磁界印加無しである。以下、図5、図6及び図8に基づき説明する。図8は、図6に示す強磁界印加無しによる測定値を示しており、横軸の正方向はS→N方向の磁界強度であり、横軸の負方向はN→S方向の磁界強度である。縦軸は、MR素子40の出力電圧、すなわちブリッジ回路の中点電位差ΔV=V-V-である。曲線61はS→N方向の磁界強度を0mTから10mTまで上げた場合UPの出力電圧の変化を示し、曲線62はS→N方向の磁界強度を10mTから0mTまで下げた場合DOWNの出力電圧の変化を示している。磁界強度が0mTとき、UPとDOWNとの出力電圧オフセット電圧の差は約7mVである。曲線63はN→S方向の磁界強度を0mTから10mTまで上げた場合UPの出力電圧の変化を示し、曲線64はN→S方向の磁界強度を10mTから0mTまで下げた場合DOWNの出力電圧の変化を示している。磁界強度が0mTとき、UPとDOWNとの出力電圧オフセット電圧の差は約7mVである。以上のように、比較例のMR素子では、S→N方向及びN→S方向の両方とも、UP及びDOWNによる磁気センサのヒステリシス磁気センサのONとOFFとの磁界強度差がある。図9は、比較例のMR素子の印加磁界と出力電圧との関係を示すグラフ強磁界印加有りである。以下、図5、図7及び図9に基づき説明する。図9は、図7に示す強磁界印加有りによる測定値を示しており、横軸の正方向はS→N方向の磁界強度であり、横軸の負方向はN→S方向の磁界強度である。縦軸は、MR素子40の出力電圧、すなわちブリッジ回路の中点電位差ΔV=V-V-である。曲線71は、S→N方向の強磁界例えば10mTを印加後、S→N方向の磁界強度を0mTから10mTまで上げた場合UPの出力電圧の変化を示している。曲線72は、S→N方向の磁界強度を10mTから0mTまで下げた場合DOWNの出力電圧の変化を示している。磁界強度が0mTとき、UPとDOWNとの出力電圧オフセット電圧はほとんど同じである。曲線73は、N→S方向の強磁界例えば10mTを印加後、N→S方向の磁界強度を0mTから10mTまで上げた場合UPの出力電圧の変化を示している。曲線74は、N→S方向の磁界強度を10mTから0mTまで下げた場合DOWNの出力電圧の変化を示している。磁界強度が0mTとき、UPとDOWNとの出力電圧オフセット電圧はほとんど同じである。以上のように、比較例のMR素子では、S→N方向及びN→S方向の両方とも、UP及びDOWNによる磁気センサのヒステリシス磁気センサのONとOFFとの磁界強度差はほとんどない。ただし、S→N方向とN→S方向とで、磁界強度が0mTときの出力電圧オフセット電圧の差が約7mVある。言い替えると、磁界印加方向による磁気センサの感度差がある。図10は、実施形態2のMR素子の印加磁界と出力電圧との関係を示すグラフ強磁界印加無しである。以下、図2、図6及び図10に基づき説明する。図10は、図6に示す強磁界印加無しによる測定値を示しており、横軸の正方向はS→N方向の磁界強度であり、横軸の負方向はN→S方向の磁界強度である。縦軸は、MR素子20の出力電圧、すなわちブリッジ回路の中点電位差ΔV=V-V-である。曲線81はS→N方向の磁界強度を0mTから10mTまで上げた場合UPの出力電圧の変化を示し、曲線82はS→N方向の磁界強度を10mTから0mTまで下げた場合DOWNの出力電圧の変化を示している。磁界強度が0mTとき、UPとDOWNとの出力電圧オフセット電圧はほとんど同じである。曲線83はN→S方向の磁界強度を0mTから10mTまで上げた場合UPの出力電圧の変化を示し、曲線84はN→S方向の磁界強度を10mTから0mTまで下げた場合DOWNの出力電圧の変化を示している。磁界強度が0mTとき、UPとDOWNとの出力電圧オフセット電圧はほとんど同じである。以上のように、実施形態2のMR素子では、S→N方向及びN→S方向の両方とも、UP及びDOWNによる磁気センサのヒステリシス磁気センサのONとOFFとの磁界強度差はほとんどない。その理由は、本実施形態2のMR素子によれば、MR膜を多重ジグザグ形状にすることにより、比較例と比べて長方形のアスペクト比が小さくなるので、MR素子のヒステリシスを小さくできるからである。図11は、実施形態2のMR素子の印加磁界と出力電圧との関係を示すグラフ強磁界印加有りである。以下、図2、図7及び図11に基づき説明する。図11は、図7に示す強磁界印加有りによる測定値を示しており、横軸の正方向はS→N方向の磁界強度であり、横軸の負方向はN→S方向の磁界強度である。縦軸は、MR素子20の出力電圧、すなわちブリッジ回路の中点電位差ΔV=V-V-である。曲線91は、S→N方向の強磁界例えば10mTを印加後、S→N方向の磁界強度を0mTから10mTまで上げた場合UPの出力電圧の変化を示している。曲線92は、S→N方向の磁界強度を10mTから0mTまで下げた場合DOWNの出力電圧の変化を示している。磁界強度が0mTとき、UPとDOWNとの出力電圧オフセット電圧はほとんど同じである。曲線93は、N→S方向の強磁界例えば10mTを印加後、N→S方向の磁界強度を0mTから10mTまで上げた場合UPの出力電圧の変化を示している。曲線94は、N→S方向の磁界強度を10mTから0mTまで下げた場合DOWNの出力電圧の変化を示している。磁界強度が0mTとき、UPとDOWNとの出力電圧オフセット電圧はほとんど同じである。以上のように、実施形態2のMR素子では、S→N方向及びN→S方向の両方とも、UP及びDOWNによる磁気センサのヒステリシス磁気センサのONとOFFとの磁界強度差はほとんどない。更に、S→N方向とN→S方向とで、磁界強度が0mTときの出力電圧オフセット電圧がほとんど同じである。言い替えると、磁界印加方向による磁気センサの感度差がほとんどない。その理由は、本実施形態2のMR素子によれば、MR膜を多重ジグザグ形状にすることにより、比較例と比べて長方形のアスペクト比が小さくなるので、MR素子のヒステリシスを小さくできるからである。次に、本発明について総括する。本発明は、MR素子のパターンを三回折り返すことにより、MR素子の抵抗値を最大化し、消費電流を最小化する磁気センサに関する。また、MR素子のパターンのアスペクト比素子長と素子幅の比をMR素子の特性に合わせて最適化することにより、磁界印加のUP及びDOWNによる磁気センサのヒステリシス磁気センサのONとOFFとの磁界強度差、並びにN→S方向とS→N方向との磁界感度差を、最小化する磁気センサに関する。更に、MR素子、アンプ回路、コンパレータ回路及びC-MOS出力回路を備えることにより、外部の磁界強度が感度閾値を超えた場合にHIGHレベルを出力し、外部の磁界強度が感度閾値より小さい場合にLOWレベルを出力する磁気センサに関する。更にまた、MR素子とICとを一体化した磁気センサに関する。本発明の効果は、次のとおりである。新規なMR素子パターンを備えることにより、磁気センサの全体消費電力を小さくする。磁界印加のUP及びDOWNによるMR素子のオフセット電圧差がほとんどない。磁気センサのヒステリシス磁気センサのONとOFFとの磁界強度差もほとんどない。強磁界印加後における、S→N方向及びN→S方向の磁界印加方向によるMR素子のオフセット電圧差がほとんどない。強磁界印加後における、磁界印加方向による磁気センサの感度差がほとんどない。MR素子とICとの一体化により、磁気センサを小型にできるとともに、MR素子による特性のバラツキも抑えられる。以上、上記各実施形態を参照して本発明を説明したが、本発明は上記各実施形態に限定されるものではない。本発明の構成や詳細については、当業者が理解し得るさまざまな変更を加えることができる。また、本発明には、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。上記の実施形態の一部又は全部は以下の付記のようにも記載され得るが、本発明は以下の構成に限定されるものではない。[付記1]基板と、この基板上に設けられたMR膜とを備え、前記MR膜は、ジグザグ状に折れ曲がる直線が更に多重にジグザグ状に折れ曲がる形状を有する、MR素子[付記2]付記1記載のMR素子であって、前記多重は二重であり、前記直線は複数の形状部を形成し、それぞれの前記形状部は、互いに平行な複数の長方形がジグザグ状に直列に接続された形状を有し、かつジグザグ状に互いに直列に接続された、MR素子[付記3]付記2記載のMR素子であって、それぞれの前記長方形は、第一方向に直線状に延びるとともに、前記第一方向に直交する第二方向に互いに平行に配設され、かつ互いに直列に接続され、それぞれの前記形状部は、前記第一方向に配設され、かつ互いに直列に接続された、MR素子。[付記4]付記2又は3記載のMR素子であって、前記形状部を三個備えた、MR素子。[付記5]付記2乃至4のいずれか一つに記載のMR素子であって、前記長方形のアスペクト比が約7である、MR素子。[付記6]付記3乃至5のいずれか一つに記載のMR素子を四個備えたMR素子であって、四個の前記MR素子のうちいずれか二個の前記MR素子における前記第一方向と、残りの二個の前記MR素子における前記第一方向とが直交する、MR素子。[付記7]付記1乃至6記載のMR素子と、このMR素子で検出された磁界強度の信号を処理する電子回路と、を備えた磁気センサ。[付記8]付記7記載の磁気センサであって、前記電子回路は集積回路であり、この集積回路と前記MR素子とが一体化された、磁気センサ。[付記11]MR素子パターンを三回折り返すことにより、MR素子の抵抗値を最大限にし、これにより消費電流を最小化する磁気センサ。[付記12]MR素子パターンのアスペクト比素子長と素子幅との比をMR素子の特性に対して最適化することにより、磁界印加のUP及びDOWNによる磁気センサのヒステリシス磁気センサのONとOFFとの磁界強度差を最小化するとともに、N→S方向とS→N方向との磁界感度差を最小化する磁気センサ。[付記13]付記11又は12記載のMR素子、アンプ回路、コンパレータ回路及びC-MOS出力回路を備え、外部の磁界強度が感度閾値を超えた場合にHIGHレベルを出力し、外部の磁界強度が感度閾値より小さい場合にLOWレベルを出力する磁気センサ。[付記14]付記13記載の磁気センサであって、MR素子とICとを一体化した磁気センサ。"