"所定の基準電圧を発生する第1及び第2の基準電圧源回路と,ソースに第1の電圧が供給されるトランジスタと,複数の抵抗を直列に接続し前記トランジスタと第2の電圧との間に設けられた抵抗列と,前記トランジスタを制御する演算増幅器とを有し,前記抵抗列の複数の抵抗間接続ノードのいずれかのうちの第1のノードに第1の降圧出力電圧を生成する第1の降圧電圧生成回路と,前記複数の抵抗間接続ノードにそれぞれ接続された複数のスイッチと,前記複数のスイッチを切り替えながら前記複数のスイッチが共通に接続された共通ノードの電圧と前記第2の基準電圧源回路の出力電圧とを比較する比較回路と,前記比較回路の結果に応じて,前記複数のスイッチのいずれか一つを選択する校正制御回路とを有し,前記校正制御回路は,前記第1の降圧電圧生成回路の校正動作中は,前記複数の抵抗間接続ノードのいずれかのうちの第2のノードと前記演算増幅器の非反転入力端子とを接続させ,前記第1の基準電圧源回路の出力と前記演算増幅器の反転入力端子とを接続させ,前記第1の降圧電圧生成回路の校正完了後は,前記共通ノードと前記演算増幅器の非反転入力端子とを接続させ,前記第2の基準電圧源回路の出力と前記演算増幅器の反転入力端子とを接続させる降圧型電源回路。請求項1において,前記第1の基準電圧源回路は,第1の基準電圧を出力し,前記第2の基準電圧源回路は,前記第1の基準電圧よりもばらつきが大きい第2の基準電圧を出力する降圧型電源回路。請求項1において,さらに,前記第1の降圧出力電圧を基準電圧として外部電源電圧から第2の降圧出力電圧を生成する第2の降圧電圧生成回路を有する降圧型電源回路。請求項1,2又は3において,前記校正制御回路は,前記比較回路の結果に応じて,前記共通ノードの電圧と前記第2の基準電圧との差が小さくなるように前記スイッチを選択する降圧型電源回路。請求項1又は2において,前記校正制御回路には,前記複数の抵抗間接続ノードのいずれかのうちの第3のノードから電源電圧が供給される降圧型電源回路。請求項3において,前記校正制御回路には,前記第2の降圧出力電圧が供給される降圧型電源回路。請求項1~6のいずれかにおいて,前記第1の基準電圧源回路は,外部電源電圧が供給され,前記第1の降圧電圧生成回路の校正完了後は,前記外部電源電圧が遮断される降圧型電源回路。しかしながら,基準電圧生成回路の基準電圧のばらつきが大きいと,半導体集積回路を外部テスタに接続して降圧電圧を校正し校正回路内のメモリに校正データを記憶する必要があり,その作業によって製造コストが増大する。一方,ばらつきが小さい基準電圧生成回路を使用すると,一般的に基準電圧生成回路の基準電圧のばらつきと消費電力とはトレードオフの関係にあるため,基準電圧生成回路の消費電力が大きくなってしまう。そこで,本発明では,基準電圧生成回路の消費電力が小さく,高精度の降圧電圧を生成する降圧型電源回路を提供することを目的とする。降圧型電源回路の第1の側面は,所定の基準電圧を発生する第1及び第2の基準電圧源回路と,ソースに第1の電圧が供給されるトランジスタと,複数の抵抗を直列に接続し前記トランジスタと第2の電圧との間に設けられた抵抗列と,前記トランジスタを制御する演算増幅器とを有し,前記抵抗列の複数の抵抗間接続ノードのいずれかのうちの第1のノードに第1の降圧出力電圧を生成する第1の降圧電圧生成回路と,前記複数の抵抗間接続ノードにそれぞれ接続された複数のスイッチと,前記複数のスイッチを切り替えながら前記複数のスイッチが共通に接続された共通ノードの電圧と前記第2の基準電圧源回路の出力電圧とを比較する比較回路と,前記比較回路の結果に応じて,前記複数のスイッチのいずれか一つを選択する校正制御回路とを有し,前記校正制御回路は,前記第1の降圧電圧生成回路の校正動作中は,前記複数の抵抗間接続ノードのいずれかのうちの第2のノードと前記演算増幅器の非反転入力端子とを接続させ,前記第1の基準電圧源回路の出力と前記演算増幅器の反転入力端子とを接続させ,前記第1の降圧電圧生成回路の校正完了後は,前記共通ノードと前記演算増幅器の非反転入力端子とを接続させ,前記第2の基準電圧源回路の出力と前記演算増幅器の反転入力端子とを接続させる降圧型電源回路。降圧型電源回路の第1の側面によれば,基準電圧源の消費電力を小さくして降圧電圧を高精度に生成することができる。以下,図面を用いて本発明の実施の形態について説明する。図1は降圧電圧生成回路を示す図である。図1の降圧電圧生成回路は,基準電圧Vrefを生成する基準電圧源1と,オペアンプ2と,ゲートがオペアンプ2の出力に接続されるPMOSトランジスタ3と抵抗r1,r2とを有する。オペアンプ2は,反転入力端子に基準電圧Vrefが供給されて,非反転入力端子は,抵抗r1とr2の間のノードn1が接続され,そのノードの電圧Vref′が供給されている。オペアンプ2は,反転入力端子と非反転入力端子の電圧差,すなわち基準電圧Vrefとノードn1の電圧Vref′との電圧差がなくなるようにPMOSトランジスタ3のゲート電圧を制御し,ゲート電圧に応じてPMOSトランジスタ3のドレインソース間の電流を変動させる。例えば,基準電圧Vrefよりもノードn1の電圧Vref′が大きい場合は,オペアンプ2はPMOSトランジスタ3のゲート電圧を上げてソースドレイン間の電流を小さくし,ノードn1の電圧Vref′を下げる。反対に基準電圧Vrefよりもノードn1の電圧Vref′が小さい場合は,オペアンプ2はPMOSトランジスタ3のゲート電圧を下げてソースドレイン間の電流を大きくし,ノードn1の電圧Vref′を上げる。ノードn1の電圧Vref′が基準電圧Vrefに等しくなるこのときの状態を定常状態と呼ぶこととする。と,PMOSトランジスタ3のゲート電圧は一定の値に保たれる。そして,出力電圧VDD2が接続される回路ドメインの消費電流の変動に応じて,出力電圧VDD2が変動すると,上記の動作に基づいて,オペアンプ2の出力電圧が変動する。その結果ノードn1の電圧Vref′が基準電圧Vrefと等しい状態が保たれることで,出力電圧VDD2が一定電圧に保たれる。また,PMOSトランジスタ3のドレインと抵抗r2とを接続するノードn2の出力電圧VDD2は,ノードn1の電圧Vref′を抵抗r1とr2とで分圧することにより求めることができる。例えば定常状態では,出力電圧VDD2はVref×r1r2/r1と表すことができる。消費電力が小さい基準電圧源1を使用する場合,基準電圧Vrefのばらつきが大きく,出力電圧VDD2にもばらつきが生じる。そのため,テスタ等により抵抗r1とr2の抵抗比を変えながら出力電圧VDD2を校正する必要があり,製造コストの増大を招くこととなる。反対に,基準電圧Vrefのばらつきが小さい基準電圧源1を使用する場合は,消費電力が大きくなってしまう。そこで,消費電力が小さく,精度の高い低電圧を生成する電圧源回路について,次に述べる。[第1の実施の形態]図2は,第1の実施の形態における校正前の降圧型電源回路を示す図である。また,図3は,第1の実施の形態における校正後の降圧型電源回路を示す図である。図4は,第1の実施の形態における校正動作フローを示す図である。図2の降圧型電源回路は,ばらつきの小さい基準電圧Vbias1を出力するが消費電力が大きい基準電圧源101第1の基準電圧源回路と,ばらつきの大きい基準電圧Vbias2を出力するが消費電力が小さい被校正基準電圧源102第2の基準電圧源回路と,基準電圧源101又は被校正基準電圧源102の供給電圧に基づいて降圧電圧VDD2を生成する降圧電圧生成回路103と,校正動作中に降圧電圧生成回路103から出力される共通ノード電圧Vtapと基準電圧Vbias2とを比較する比較回路107と,比較回路107の比較結果に応答して校正動作を制御し低耐圧の微小素子を含む校正制御回路108とを有する。ここで,基準電圧Vbias2のばらつきが大きいとは,被校正基準電圧源102が有する素子の製造ばらつきにより生じる電圧値のばらつきが,基準電圧Vbias1を出力する基準電圧源101が有する素子の製造ばらつきにより生じる電圧値のばらつきに比べて大きいことを意味しており,その結果,電圧値のばらつきが小さい基準電圧Vbias1に対し基準電圧Vbias2=Vbias1±αα:ばらつきになる。降圧電圧生成回路103は,直列に接続したN個の抵抗R1~Rnを有する抵抗列と,ソースに外部電源電圧VDD1が印加されドレインが抵抗列のノードNnと接続するPMOSトランジスタ105と,スイッチ110を介して反転入力端子に第1の基準電圧Vbias1又は第2の基準電圧Vbias2が供給され,ノードNnの電圧Vnnを抵抗RnRn-1と抵抗R1Rn-2とで分圧した電圧Vbias1′又は共通ノードの電圧Vtapがスイッチ111を介して非反転入力端子に供給され,出力がPMOSトランジスタ105のゲートに接続されるオペアンプ104とを有している。また,抵抗R1~Rnの各抵抗間ノードの電圧が,スイッチ群106を介して共通ノード電圧Vtapとして比較回路107に出力される。また,基準電圧源101,被校正基準電圧源102,比較回路107,オペアンプ104は外部電源電圧VDD1が供給されている。基準電圧源101,比較回路107については,外部電源電圧VDD1との間にスイッチ109,112がそれぞれ設けられている。図2の降圧型電源回路は,消費電力が小さい基準電圧源を使用して,精度の高い降圧電圧を生成することを目的としている。そこで,まず高精度の基準電圧源101を使用して,降圧電圧生成回路103で精度の高い降圧電圧VDD2を生成する。以下,これをフェーズ1と呼ぶ。次に,基準電圧源101の基準電圧Vbias1を基準に被校正基準電圧源102の校正を行い,抵抗列内の複数の抵抗間接続ノードNのうち被校正基準電圧源102の基準電圧Vbias2と等しいノードを特定する。以下,これをフェーズ2と呼ぶ。そして,オペアンプ104の反転入力端子を被校正基準電圧源102に接続して低精度の基準電圧源Vbias2を供給するとともに,非反転入力端子を基準電圧源Vbias2と等しいノードに接続する。その結果,オペアンプ104の状態が維持されたまま被校正基準電圧源102に切り替える事が出来る。以下,これをフェーズ3と呼ぶ。その後,スイッチ109をオフにして基準電圧源101の電流消費を遮断する。これにより,降圧型電源回路は,校正動作後の通常状態において,消費電力が小さい被校正基準電圧源102を使用して降圧電圧VDD2を生成することができる。さらに,低電圧の降圧電圧VDD2がフェーズ1からフェーズ3を通して一定に保たれることを利用して,低耐圧の微小素子を含む校正制御回路108に降圧電圧VDD2を電源として供給することも可能である。以下,フェーズ1からフェーズ3における降圧型電源回路の動作について図4のフローとともに具体的に説明する。[フェーズ1]校正動作開始時は,スイッチ109は端子aとbとを接続し,基準電圧源101に外部電源電圧VDD1が入力され,基準電圧Vbias1が生成される。さらに,スイッチ110は端子bとcとを接続し,基準電圧源101から基準電圧Vbias1がオペアンプ104の反転入力端子に印加される図4のS10。一方,スイッチ111は,端子bとcとを接続し,抵抗Rn-1とRn-2の間のノードNn-2の電圧Vbias1′がオペアンプ104の非反転入力端子に印加される。このように接続することで,オペアンプ104はトランジスタ105を制御して,ノードNn-2の電圧Vbias1′を反転入力端子に印加される高精度の基準電圧Vbias1と等しくする。これによりノードNn-2以外の各ノードの電圧は,基準電圧Vbias1を基準としてそれより高い電圧と低い電圧になる。これらの各ノードの電圧は高精度の電圧であり,負荷回路113に電源電圧として供給されているノードNnの降圧電圧VDD2の精度も高い。このようにフェーズ1では,オペアンプ104に供給する基準電圧を高精度の基準電圧Vbias1にすることで,降圧電圧生成回路103は高精度の降圧電圧VDD2を生成することができる。[フェーズ2]フェーズ2では,ばらつきが大きい基準電圧Vbias2と等しい又は近似する電圧が抵抗列のどのノードに生成されているかを探索する。まず,スイッチ112は,校正制御回路108のスイッチ制御信号CNTRL1に応答して,端子aとbとを接続し,比較回路107に外部電源電圧VDD1が供給される。また,スイッチ群106は,スイッチ制御信号CNTRL2に応答して,抵抗R1とR2の間のノードN1に接続するスイッチSW1をオンし,ノードN1における電圧が共通ノードの電圧Vtapとして比較回路107に供給される。この状態で,比較回路107は,共通ノードの電圧Vtapと基準電圧Vbias2を比較する。本校正動作例では,抵抗列内のノードのうち,最小電圧のノードN1から最大電圧のノードNnまでの順に,基準電圧Vbias2と等しい又は近似するノードの探索を行う。すなわち,まず,基準電圧Vbias1との差が最も大きく,かつ最小となるノードN1の電圧がVbias2であるか否かを判定する図4のS11。なお,このときの共通ノードの電圧Vtapは,ノードNn-2のノード電圧Vbias1′=Vbias1を分圧してVbias1×R1/R1Rn-2と表すことができる。比較した結果図4のS12,共通ノード電圧のVtap<基準電圧Vbias2のときはHレベル,共通ノード電圧Vtap≧基準電圧Vbias2のときはLレベルの判定信号Vcompを出力する。校正制御回路108は,比較回路107が出力した判定信号Vcompに基づいて,スイッチ群106,スイッチ109~112の各スイッチの動作を制御するスイッチ制御信号CNTRL1~4を出力する。最初のノードN1の電圧は最小であるため,判定信号VcompがHレベル,すなわち共通ノードの電圧Vtap<基準電圧Vbias2とする。これに応答して,校正制御回路108はスイッチ群106に対してスイッチ制御信号CNTRL2を出力し,スイッチ群106内のスイッチSW1をオフした後,スイッチSW2をオンする図4のS13。そして,ノードN2における電圧=Vbias1×R1R2/R1Rn-2が,共通ノードの電圧Vtapとして比較回路107に供給され,基準電圧Vbias2と比較される。比較した結果図4のS12,判定信号Vcompが再度Hレベル,つまり共通ノードの電圧Vtap<基準電圧Vbias2であれば,再度校正制御回路108から出力されたスイッチ制御信号CNTRL2により,スイッチ群106ではスイッチSW2がオフし,スイッチSW3がオンされる図4のS13。このように,スイッチの切替は,下から上へ順に,スイッチSW1,SW2,,SWn-3,SWn-2,SWn-1,SWnという順で行われる。すなわち,共通ノードVtapと基準電圧Vbias2との差が小さくなるようにスイッチが切り替えられる。また,このスイッチの切替および共通ノード電圧のvtapと基準電圧Vbias2との比較は,判定信号VcompがHレベルからLレベル,つまり比較結果が共通ノードの電圧Vtap≧基準電圧Vbias2に切り替わるまで行われる。すなわち基準電圧Vbias2と等しい又はほぼ等しい電圧のノードが見つかるまで繰り返し行われる。なお,スイッチの切替が行われても,オペアンプ104がトランジスタ105を制御しノードNn-2の電圧Vbias1‘を基準電圧Vbias1と等しくしているため,抵抗列の各ノードの電圧は変動していない。したがって降圧電圧VDD2も変動することなく一定の値を保持している。ここでは仮にスイッチを切り替えた結果図4のS13,ノードNn-1に接続するスイッチSWn-1がオンされたときに,比較結果図4のS12が共通ノードの電圧Vtap≧基準電圧Vbias2に切り替わったとする。すなわち,基準電圧Vbias2と同じ電圧を持つ箇所がノードNn-1とノードNn-2との間に存在するものと仮定する。ここで,各ノード間の電圧差は抵抗R1~Rnにより決定されるが,第1の実施の形態では,ノードNn-1の電圧が基準電圧Vbias2とほぼ等しくなるように各抵抗が設定されているものとする。したがって,ノードNn-1の電圧はVbias1×R1Rn-1/R1Rn-2≒Vbias2と表記することができる。そして,比較結果が,共通ノードの電圧Vtap<基準電圧Vbias2から共通ノードの電圧Vtap≧基準電圧Vbias2に切り替わると,比較回路107から出力される判定信号VcompはHレベルからLレベルに切り替わる。このようにフェーズ2では,スイッチ群106のスイッチを切り替えて,各ノードの電圧と低精度の基準電圧Vbias2とを比較して,基準電圧Vbias2と等しくなる電圧を有するノードを特定する。[フェーズ3]判定信号VcompがHレベルからLレベルに切り替わると,校正制御回路108は,各スイッチを次のように制御するスイッチ制御信号CNTRL1,CNTRL3,CNTRL4を出力する。すなわち,スイッチ110,111はスイッチ制御信号CNTRL3によりそれぞれ端子aと端子cとを接続する図4のS14。また,フェーズ3では基準電圧源101と比較回路107は使用されないため,スイッチ109,112はスイッチ制御信号CNTRL4,CNTRL1によりオフされる図4のS15。これにより基準電圧源101と比較回路107の電力消費は停止する。スイッチ109,110~112の切替の結果,図3に示すように,オペアンプ104の反転入力端子と被校正基準電圧源102とが接続され,非反転入力端子とノードNn-1とが接続される。すなわち,降圧電圧生成回路103に供給される基準電圧が基準電圧源101の基準電圧Vbias1から被校正基準電圧源102の基準電圧Vbias2に切り替わり,オペアンプ104の反転入力端子には低精度の基準電圧Vbias2が供給され,非反転入力端子にはフェーズ2で特定したノードNn-1の電圧が供給される。このフェーズ2で特定したノードNn-1の電圧は,基準電圧Vbias2と等しい又は近似する電圧である。これにより,ノードNn-1の電圧は,スイッチ110,111の切替前後で基準電圧Vbias2≒Vbias1×R1Rn-1/R1Rn-2が維持される。また,スイッチ110,111の切替前後で各ノードの電圧にも変動が生じておらず,降圧電圧VDD2も変動せず精度の高い値が維持されている。つまり,フェーズ3以降の通常動作状態において,降圧電圧生成回路103に基準電圧源102からばらつきが大きい基準電圧Vbias2を供給しても,精度の高い降圧電圧VDD2を出力することが可能となっている。しかも,基準電圧源102の消費電力は小さい。このように図2,図3に示す降圧型電源回路により,基準電圧源の消費電力を小さくして高精度の降圧電圧VDD2を生成することができる。さらに,フェーズ1からフェーズ3を通して高精度の降圧電圧VDD2が安定して生成されるため,低耐圧素子を含む校正制御回路108に降圧電圧VDD2を供給することも可能となる。なお,フェーズ2における基準電圧Vbias2と電圧が等しいノードの探索方法において,スイッチSWnからスイッチSW1へ上から下に順に切り替えるようにしてもよい。さらに,この方法だけでなく二分探索法を用いて基準電圧Vbias2と電圧が等しいノードを特定することも可能である。また,図2,図3では,降圧電圧VDD2を出力するノードをノードNnとしているが,このノードに限らず,降圧電圧VDD2の供給先の負荷回路113が要求する電源電圧に応じてノードN1~Nnのいずれかのノードから降圧電圧VDD2を出力することもできる。同様に,校正制御回路108に電源電圧を供給するノードについても,校正制御回路108が要求する電圧に応じてノードN1~Nnのいずれかにすることもできる。さらに,図2では,ノードNn-2の電圧がオペアンプ104の非反転入力端子に供給されている。しかし,基準電圧Vbias2のばらつきの方向によっては,ノードNnからN1のいずれかのノードを選択してオペアンプ104の非反転入力端子に接続することがよく,特に,基準電圧Vbias2と電圧が等しいノードに特定することが好ましい。例えば,通常,基準電圧Vbias2のばらつきαは基準電圧Vbias1を基準に所定の範囲内で収まることが想定されるため,まず,フェーズ1で抵抗列のノードのうち中央にあるノードNn/2とオペアンプ104の非反転入力端子とを接続してフェーズ2でフェーズ2で基準電圧Vbias2と電圧が等しいノードの探索をする。探索の結果,仮にノードNnの電圧<基準電圧Vbias2となった場合は,ノードNn/2の下のノードのいずれかとオペアンプ104の非反転入力端子とを接続してフェーズ1から再度実行すればよい。ノードN1の電圧>基準電圧Vbias2となった場合は,ノードNn/2の上のノードのいずれかとオペアンプ104の非反転入力端子とを接続してフェーズ1から再度実行すればよい。次に図2および図3の基準電圧源101,被校正基準電圧源102,比較回路107の回路構成について図5~図7を用いて説明する。図5は,第1の実施の形態における基準電圧源を示す図である。図5に示す基準電圧源101は,オペアンプOA501と,抵抗R501~R503と,バイポーラトランジスタQ501,Q502とを有するバンドギャップ回路である。例えば,バイポーラトランジスタQ501は1個の単位トランジスタで,バイポーラトランジスタQ502はn個の並列接続された単位トランジスタを有している。抵抗R501とR502は等しく設計され,オペアンプOA501が安定した状態では,オペアンプOA501反転入力端子と非反転入力端子の電圧が等しくなるので,両抵抗に同じ電流が流れる。その結果,バイポーラトランジスタQ501,Q502には同じ電流が流れ,電流密度が1:1/nになり,バイポーラトランジスタQ501,Q502の順方向電圧Vbeには電圧ΔVbeの差が生成されるVbeQ501-VbeQ502=ΔVbe。この差電圧ΔVbeは抵抗R503に印加される。つまり,抵抗R502,R503に流れる電流I1は,I1×R503=ΔVbeであることから,I1=ΔVbe/R503となる。したがって,基準電圧Vbias1は,バイポーラトランジスタQ501のエミッタベース間pn接合の順方向電圧VbeQ501オペアンプOA501の非反転入力端子の電圧と,R502の電圧,R502×I1=ΔVbe×R502/R503の和となる。また,バイポーラトランジスタのpn接合の順方向電圧VbeQ501は温度の上昇に伴って減少する負の温度依存性を持ち,一方,異なる電流密度にバイアスされた両バイポーラトランジスタのpn接合の順方向電圧の差ΔVbeは温度に比例して大きくなる正の温度依存性を持つ。それにより,これらを加算した基準電圧Vbias1の値は温度に依存せず,そのときの基準電圧Vbias1は,シリコンのバンドギャップ電圧に相当する約1.2V1200mVとなることが知られている。さらに,非特許文献1に記されているように,バンドギャップ回路では基準電圧Vbias1の精度をあげるため,バイポーラトランジスタQ502における単位トランジスタの個数nを大きくする必要がある。所望の機能を満たすために単位トランジスタは消費電流の下限値が仕様上定められているため,大きなn個の単位トランジスタを使用することにより,バイポーラトランジスタQ502全体の消費電流は大きくなる。そのため,抵抗R501~R503に流れる電流が大きくなり,バンドギャップ回路全体の消費電流も大きくなる。このようにして,基準電圧源101では,高精度の電圧Vbias1が生成されるが消費電力が大きくなる。図6は,第1の実施の形態における被校正基準電圧源を示す図である。なお,図6には1,2の2通りの被校正基準電圧源102を示している。図61の被校正基準電圧源102は,温度に比例し電流値が上昇するPTATProportionalToAbsoluteTemperature電流を生成する電流源I601と,温度に依存して抵抗が変動しない一定抵抗のポリシリコン抵抗R601と,バイポーラトランジスタQ601とを有する。バイポーラトランジスタQ601の順方向電圧Vbeは,温度の上昇に伴って減少する負の温度依存性を持つ。一方,電流源I601の電流が温度の上昇に伴って正の温度依存性を持つため,抵抗R601の電圧は温度の上昇に伴い正の温度依存性を持つこととなる。そのため基準電圧Vbias2は,バイポーラトランジスタQ601の順方向電圧Vbeと抵抗R601の電圧との和となり,温度に依存しない。しかし,バイポーラトランジスタQ601,抵抗R601それぞれの特性の絶対値は,各素子が有する製造ばらつきにより変動してしまう。そのため,基準電圧Vbias2の値にも,各素子の製造ばらつきによってばらつきが生じてしまう。図62の被校正基準電圧源102は,温度に非依存で一定の電流を生成する電流源I602と,温度に比例して抵抗値が上昇する拡散抵抗R602と,バイポーラトランジスタQ602とを有する。バイポーラトランジスタQ602の順方向電圧Vbeは,温度の上昇に伴って減少する負の温度依存性を持つ。したがって,基準電圧Vbias2は,バイポーラトランジスタQ602の順方向電圧Vbeと抵抗R602の電圧との和となり,温度に依存しない。ただし,図62においても,図61と同様,バイポーラトランジスタQ602と抵抗R602の製造ばらつきにより,基準電圧Vbias2にもばらつきが生じる。また,図61,2の電流源I601,I602の電流は,バイポーラトランジスタQ601,Q602と抵抗R601,R602とが仕様を満たすために必要最小限の電流値としているため,基準電圧源101と比較すると被校正基準電圧源102の消費電流は小さい。以上のように被校正基準電圧源102では,消費電力は小さいが基準電圧Vbias2のばらつきは大きくなる。図7は,第1の実施の形態における比較回路を示す図である。図7の比較回路107は,外部電源電圧VDD1が供給されており,電流源I701と,PMOSトランジスタT701~T703と,NMOSトランジスタT704~T708とを有する。NMOSトランジスタT706~T708は,カレントミラー回路であり,NMOSトランジスタT706~T708の各ドレイン電流は等しい。また,PMOSトランジスタT701,T702でカレントミラー回路であり,PMOSトランジスタT701とT702に流れるドレイン電流は等しい。さらに,NMOSトランジスタT704,T705のソースが共通に接続され,ゲートにはそれぞれ基準電圧Vbias2,共通ノードの電圧Vtapが印加されており,基準電圧Vbias2と共通ノードの電圧Vtapの電圧差に応じて,PMOSトランジスタT703のゲートに接続されるノードN701の電圧レベルが変動する。つまり,PMOSトランジスタT701T702とNMOSトランジスタT704,T705は,基準電圧Vbias2と共通ノードの電圧Vtapを入力電圧とする差動回路である。基準電圧Vbias2>共通ノードの電圧VtapのときはノードN701の電圧レベルは低くなり,PMOSトランジスタT703はオンして判定信号VcompはHレベルとなる。共通ノードの電圧Vtap≧基準電圧Vbias2のときはノードN701の電圧レベルは高くなり,PMOSトランジスタT703はオフして判定信号VcompはLレベルとなる。図2で示すように校正制御回路108は,この判定信号Vcompに基づいてスイッチ制御信号CNTRL1~CNTRL4を出力する。以上より,第1の実施の形態における降圧型電源回路は,まず,ばらつきの小さい基準電圧Vbias1を出力するが消費電力が大きい基準電圧源101からオペアンプ104へ基準電源Vbias1を供給して降圧電圧VDD2を高精度に生成する。そして抵抗列の各ノードの電圧を維持して各ノードの電圧とばらつきの大きい基準電圧Vbias2とを比較しながら,基準電源Vbias2と等しい電圧のノードを特定する。その後,オペアンプ104へ電圧を供給する基準電圧を,消費電力が大きい基準電圧源101の高精度の基準電圧Vbias1から,消費電力が小さい被校正基準電圧源102の低精度の基準電圧Vbias2に切り替える。さらに基準電源Vbias2と等しい電圧のノードとオペアンプ104とを接続することで,切替前後で抵抗列の各ノードの電圧を維持する。これにより,基準電圧源の消費電力を小さくして降圧電圧VDD2を高精度に生成することができる。しかもフェーズ1からフェーズ3を通して降圧電圧VDD2は一定に保たれるので降圧電圧VDD2を低耐圧素子を含む校正制御回路108に供給することができる。[第2の実施の形態]図8は,第2の実施の形態における降圧型電源回路を示す図である。図8の降圧型電源回路は,図2,図3の降圧型電源回路に対して,さらにもう一つの降圧電圧生成回路120第2の降圧電圧生成回路を有し,降圧電圧生成回路120の降圧電圧VDD2が電源として校正制御回路108と負荷回路113とに供給されている。なお,降圧電圧生成回路120は図1の降圧電圧生成回路とする。第2の実施の形態では,第1の実施の形態におけるフェーズ1からフェーズ3と同様の校正動作により降圧電圧生成回路103第1の降圧電圧生成回路が生成した高精度の降圧電圧ノードNnの電圧を基準電圧Vrefとして,降圧電圧生成回路120が降圧電圧VDD2をさらに生成する。また,第1の実施の形態で生成した降圧電圧ノードNnの電圧の供給先を負荷回路113ではなく降圧電圧生成回路120とする。以下,図8の降圧型電源回路の動作フェーズ1からフェーズ3について,第1の実施の形態と相違がある点について説明する。[フェーズ1]まず,オペアンプ104の反転端子入力が高精度の基準電圧源101と接続し,非反転端子入力がノードNn-2と接続し,降圧電圧生成回路103がノードNnの電圧,つまり高精度の降圧電圧Vrefを生成する。そして,降圧電圧生成回路120は,この降圧電圧Vrefを基準電圧として,外部電源電圧VDD1から降圧電圧VDD2を生成する。このとき,降圧電圧生成回路120では,高精度の降圧電圧Vrefが図1の基準電圧Vrefに該当し,ノードn1の電圧Vref′は降圧電圧Vrefと等しくなる。したがって降圧電圧生成回路120の抵抗列の各ノードn1,n2の電圧も精度が高く,したがってノードn2の降圧電圧VDD2も高精度である。このようにフェーズ1では,高精度の基準電圧源101を使用して降圧電圧VDD2を生成する。[フェーズ2]次に,第1の実施の形態におけるフェーズ2と同様にして降圧電圧生成回路103にて基準電圧Vbias2と電圧が等しいノードが探索される。また,この探索の間は,降圧電圧Vrefは高精度かつ一定に保たれる。これにより,降圧電圧生成回路120の抵抗列の各ノードの電圧も高精度かつ一定に保たれるので,降圧電圧VDD2も高精度の電圧値で一定に保たれる。[フェーズ3]降圧電圧生成回路103にて基準電圧Vbias2と電圧が等しいノードの探索が完了した後,第1の実施の形態におけるフェーズ3と同様,降圧電圧生成回路103の基準電圧を高精度の基準電圧源101の基準電圧Vbias1から消費電力が小さく低精度の被校正基準電圧源102の基準電圧Vbias2に切り替える。この切替が行われても,降圧電圧Vrefは高精度かつ一定に保たれるため,降圧電圧VDD2も高精度の電圧値で一定に保たれる。このように第2の実施の形態では,基準電圧源101又は被校正基準電圧源102と降圧電圧生成回路103とを有する回路群を,降圧電圧VDD2を生成するための基準電圧源とみなすことができる。具体的には,フェーズ1からフェーズ2までは,基準電圧源101と降圧電圧生成回路103とを有する回路群を,ばらつきの小さい降圧電圧Vrefを出力するが消費電力が大きい基準電圧源とみなすことができる。また,フェーズ3では,被校正基準電圧源102と降圧電圧生成回路103とを有する回路群を,ばらつきの小さい降圧電圧Vrefを出力し消費電力が小さい基準電圧源とみなすことができる。以上より,第2の実施の形態では,基準電圧源101又は被校正基準電圧源102と降圧電圧生成回路103とを有する回路群は,負荷回路113の電源を降圧電圧生成回路120にて生成するための基準電圧源として機能している。そして,図8に示す降圧型電源回路により,基準電圧源の消費電力を小さくして高精度の降圧電圧VDD2を生成することが可能となる。また,降圧電圧生成回路120の抵抗列の各ノードの電圧もフェーズ1からフェーズ3において高精度かつ一定に保たれるため,高精度の降圧電圧VDD2が安定して生成される。これにより,低耐圧素子を含む校正制御回路108に降圧電圧VDD2を供給することも可能となる。なお,フェーズ2における基準電圧Vbias2と電圧が等しいノードの探索方法については,第1の実施の形態と同様に,スイッチSWnからスイッチSW1へ上から下に順に切り替える方法や二分探索法を用いてもよい。また,降圧電圧Vrefを出力するノードについても,第1の実施の形態と同様に,ノードN1~Nnのいずれかにすることもできる。そして,オペアンプ104の非反転入力端子と接続するノードについても,第1の実施の形態と同様に,ノードNnからN1のいずれかのノードを選択して接続してもよい。[第3の実施の形態]図9は,第3の実施の形態における降圧型電源回路を示す図である。第1の実施の形態とは異なり,共通ノードの電圧Vtapが電源として,低耐圧素子を含む校正制御回路108に供給されている。降圧電圧生成回路103の抵抗列の各ノードの電圧が,校正制御回路108が許容する電源電圧範囲に納まる場合,第3の実施の形態を採用することは可能である。なお,図9の降圧型電源回路も,第1の実施の形態におけるフェーズ1からフェーズ3と同様の動作を行うことで,基準電圧源の消費電力が小さく高精度の降圧電圧VDD2を安定して生成することができる。以上の実施の形態をまとめると,次の付記のとおりである。付記1所定の基準電圧を発生する第1及び第2の基準電圧源回路と,ソースに第1の電圧が供給されるトランジスタと,複数の抵抗を直列に接続し前記トランジスタと第2の電圧との間に設けられた抵抗列と,前記トランジスタを制御する演算増幅器とを有し,前記抵抗列の複数の抵抗間接続ノードのいずれかのうちの第1のノードに第1の降圧出力電圧を生成する第1の降圧電圧生成回路と,前記複数の抵抗間接続ノードにそれぞれ接続された複数のスイッチと,前記複数のスイッチを切り替えながら前記複数のスイッチが共通に接続された共通ノードの電圧と前記第2の基準電圧源回路の出力電圧とを比較する比較回路と,前記比較回路の結果に応じて,前記複数のスイッチのいずれか一つを選択する校正制御回路とを有し,前記校正制御回路は,前記第1の降圧電圧生成回路の校正動作中は,前記複数の抵抗間接続ノードのいずれかのうちの第2のノードと前記演算増幅器の非反転入力端子とを接続させ,前記第1の基準電圧源回路の出力と前記演算増幅器の反転入力端子とを接続させ,前記第1の降圧電圧生成回路の校正完了後は,前記共通ノードと前記演算増幅器の非反転入力端子とを接続させ,前記第2の基準電圧源回路の出力と前記演算増幅器の反転入力端子とを接続させる降圧型電源回路。付記2付記1において,前記第1の基準電圧源回路は,第1の基準電圧を出力し,前記第2の基準電圧源回路は,前記第1の基準電圧よりもばらつきが大きい第2の基準電圧を出力する降圧型電源回路。付記3付記1において,さらに,前記第1の降圧出力電圧を基準電圧として外部電源電圧から第2の降圧出力電圧を生成する第2の降圧電圧生成回路を有する降圧型電源回路。付記4付記1,2又は3において,前記校正制御回路は,前記比較回路の結果に応じて,前記共通ノードの電圧と前記第2の基準電圧との差が小さくなるように前記スイッチを選択する降圧型電源回路。付記5付記1,2において,前記校正制御回路には,前記複数の抵抗間接続ノードのいずれかのうちの第3のノードから電源電圧が供給される降圧型電源回路。付記6付記3において,前記校正制御回路には,前記第2の降圧出力電圧が供給される降圧型電源回路。付記7付記4において,前記校正制御回路は,前記判定信号が前記第1の論理レベルから第2の論理レベルになったときに,第1の制御信号を出力し,前記第1の制御信号に応答して前記演算増幅器の前記反転入力端子の接続先を前記第1の基準電圧源回路から前記第2の基準電圧源回路へ切り替える第1のスイッチ回路と,前記第1の制御信号に応答して前記演算増幅器の前記非反転入力端子の接続先を前記第2のノードから前記共通ノードへ切り替える第2のスイッチ回路とを有する降圧型電源回路。付記8付記5において,前記第3のノードは前記第1のノードである降圧型電源回路。付記9付記1~8のいずれかにおいて,前記第1の基準電圧源回路は,外部電源電圧が供給され,前記第1の降圧電圧生成回路の校正完了後は,前記外部電源電圧が遮断される降圧型電源回路。"