"光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、読み出し時において、選択画素から第1の画素信号の読み出しと第2の画素信号の読み出しを行う駆動部と、を有し、上記第1の画素信号と第2の画素信号は、無信号蓄積の状態に相当する画素のリセット信号か、光電変換によって生じた蓄積電荷を反映する蓄積信号のいずれか一方と他方であり、上記センス回路部において、上記各センス回路は、上記画素からの出力信号と参照信号を比較する比較器を含み、信号検出を行う際に、上記比較器の片側あるいは両側の入力部に、選択画素から出力される上記第1の画素信号を相殺する電荷を保持し、上記比較器の片側の入力部に、比較器ごとに、比較器のオフセットを相殺するように、独立したオフセットバイアスを印加し、ステップ状に変化する参照信号と上記選択画素から出力される第2の画素信号とを比較して、画素に入射した光の強度をデジタル判定する撮像素子。上記オフセットバイアスは、比較器ごとに、キャリブレーションにより決定され、上記キャリブレーションでは、画素信号の入力部と参照信号の入力部に各々所定の信号を与え、比較器の片側あるいは両側の入力部に上記信号差を相殺する電荷を保持し、比較器の片側の入力部に、複数ステップでオフセットバイアスを印加しながら両入力信号を比較し、比較器ごとのオフセットバイアスを決定する請求項1記載の撮像素子。上記センス回路部は、オフセットバイアス印加後に、参照電位をステップ状にスイープして上記比較器の反転タイミングを測定し、上記デジタル判定において、参照電位を同じステップでスイープして上記比較器の反転タイミングを測定し、両者の反転タイミングの差分から光強度を導出する請求項1記載の撮像素子。上記デジタル判定は、光子入射の有無を判定するバイナリ判定である請求項1記載の撮像素子。上記センス回路の判定結果を画素ごとまたは画素グループごとに複数回集積して、階調のある撮像データを生成する判定結果集積回路部を有する請求項1記載の撮像素子。撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記撮像素子は、光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、読み出し時において、選択画素から第1の画素信号の読み出しと第2の画素信号の読み出しを行う駆動部と、を含み、上記第1の画素信号と第2の画素信号は、無信号蓄積の状態に相当する画素のリセット信号か、光電変換によって生じた蓄積電荷を反映する蓄積信号のいずれか一方と他方であり、上記センス回路部において、上記各センス回路は、上記画素からの出力信号と参照信号を比較する比較器を含み、信号検出を行う際に、上記比較器の片側あるいは両側の入力部に、選択画素から出力される上記第1の画素信号を相殺する電荷を保持し、上記比較器の片側の入力部に、比較器ごとに、比較器のオフセットを相殺するように、独立したオフセットバイアスを印加し、ステップ状に変化する参照信号と上記選択画素から出力される第2の画素信号とを比較して、画素に入射した光の強度をデジタル判定するカメラシステム。上記オフセットバイアスは、比較器ごとに、キャリブレーションにより決定され、上記キャリブレーションでは、画素信号の入力部と参照信号の入力部に各々所定の信号を与え、比較器の片側あるいは両側の入力部に上記信号差を相殺する電荷を保持し、比較器の片側の入力部に、複数ステップでオフセットバイアスを印加しながら両入力信号を比較し、比較器ごとのオフセットバイアスを決定する請求項6記載のカメラシステム。上記センス回路部は、オフセットバイアス印加後に、参照電位をステップ状にスイープして上記比較器の反転タイミングを測定し、上記デジタル判定において、参照電位を同じステップでスイープして上記比較器の反転タイミングを測定し、両者の反転タイミングの差分から光強度を導出する請求項6記載のカメラシステム。上記デジタル判定は、光子入射の有無を判定するバイナリ判定である請求項6記載のカメラシステム。上記センス回路の判定結果を画素ごとまたは画素グループごとに複数回集積して、階調のある撮像データを生成する判定結果集積回路部を有する請求項6記載のカメラシステム。上記CMOSイメージセンサAD変換の手法としては、近年複数列の画素を複数のAD変換器に接続し、共通した参照信号を階段状のステップで変化させながら各画素の出力と比較して一斉にAD変換を行ういわゆるシングルスロープ型の変換が主流となっている。特に、低照度撮像時やフォトンカウンティング等の微小な画素信号の検出時には、ランダムノイズや固定ノイズの低減が求められており、このためには主として二つのノイズキャンセルが必要である。ひとつは画素のリセットノイズの相殺である。これは画素からリセット信号を出力した後、その信号を相殺するような電荷を比較器の入力部に保持することで実施され、CDS相関2重サンプリングと呼ばれる。もうひとつは比較器側で発生するオフセットノイズの相殺である。これは一般のイメージセンサでは縦筋として画像に現れ、後段の画像処理段階で対処する場合もあるが、フォトンカウンティングでは画素信号のバイナリ判定前にキャンセルしておくことが必須となる。たとえば、特許文献3では、オートゼロという工程で実質的に画素のリセット信号のCDSを実行しており、引き続き行われる1回目の階段状パルスの印加とダウンカウントは、比較器側のオフセットノイズやランダムノイズを相殺するための工程となっている。オートゼロ工程は比較器のオフセット調整も行っているが、この時点では残存オフセット成分が存在する。これは引き続き行われる無信号のAD変換によって検出され、画素信号のAD変換結果から差し引くことでほぼ完全に相殺されて除去される。この手法は、上記AD変換時に参照信号のステップ幅を狭くして解像度を上げておけば、極めて高精度にノイズをキャンセルできるので、微小信号の検出に優れている。また、閾値を設けてAD変換結果をバイナリデータとして判定すれば、時分割フォトンカウンティングのセンス回路としても使用できる。あるいは、特許文献4では、遮光画素の暗信号を用いて、フレームごとに比較器のオフセットキャリブレーションを実施している。画素読み出し時は、リセット信号のCDSに続いて画素信号の読み出しとAD変換を実施し、比較器ごとにキャリブレーション結果との差分をとってオフセットを相殺している。フレームごとのキャリブレーションは、比較器側で生じるランダムノイズをキャンセルできない課題はあるが、比較器のオフセットノイズ相殺工程をある程度短縮できる。しかし、画素信号が非常に微小な場合、上記手法には以下の問題がある。たとえば、変換効率を600μV/e-まで引き上げて、1光子入射の有無をバイナリ判定する場合を考える。この際画素信号は600μVであり、判定閾値は300μV程度となるので、理想的にはこれだけの幅を参照信号がカバーしてステップを刻めば判定が可能である。しかし、比較器のオフセットは数mV~十数mVである。すなわち、このようなケースでは、画素信号より比較器側のオフセットの方が一桁以上大きい。この比較器側のオフセットについても、画素信号と同等の精度で検出する必要がある。したがって、上述の例においては、画素信号の読み出し判定に費やされる時間の殆どは、参照信号が比較器のオフセット分をスイープする時間で占められることになる。たとえば前者の例では、1回の画素信号の読み出しにおいて2回の、後者の例でも1回のオフセット分のスイープが必要である。しかし、これまで参照信号のスイープを、画素信号に対して行う際の時間短縮については幾つかの提案がなされてきたものの、比較器側のオフセットに対して行う際の時間短縮については、殆ど考慮されていなかった。本発明は、画素からの微小信号、あるいは1光子信号を低ノイズ、高精度で、高速に検出することができ、これにより活用してフレームレートを上げることで、様々な高性能撮影が可能な撮像素子およびカメラシステムを提供することにある。本発明の第1の観点の固体撮像素子は、光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、読み出し時において、選択画素から第1の画素信号の読み出しと第2の画素信号の読み出しを行う駆動部と、を有し、上記第1の画素信号と第2の画素信号は、無信号蓄積の状態に相当する画素のリセット信号か、光電変換によって生じた蓄積電荷を反映する蓄積信号のいずれか一方と他方であり、上記センス回路部において、上記各センス回路は、上記画素からの出力信号と参照信号を比較する比較器を含み、信号検出を行う際に、上記比較器の片側あるいは両側の入力部に、選択画素から出力される上記第1の画素信号を相殺する電荷を保持し、上記比較器の片側の入力部に、比較器ごとに、比較器のオフセットを相殺するように、独立したオフセットバイアスを印加し、ステップ状に変化する参照信号と上記選択画素から出力される第2の画素信号とを比較して、画素に入射した光の強度をデジタル判定する。本発明の第2の観点のカメラシステムは、撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記撮像素子は、光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、読み出し時において、選択画素から第1の画素信号の読み出しと第2の画素信号の読み出しを行う駆動部と、を含み、上記第1の画素信号と第2の画素信号は、無信号蓄積の状態に相当する画素のリセット信号か、光電変換によって生じた蓄積電荷を反映する蓄積信号のいずれか一方と他方であり、上記センス回路部において、上記各センス回路は、上記画素からの出力信号と参照信号を比較する比較器を含み、信号検出を行う際に、上記比較器の片側あるいは両側の入力部に、選択画素から出力される上記第1の画素信号を相殺する電荷を保持し、上記比較器の片側の入力部に、比較器ごとに、比較器のオフセットを相殺するように、独立したオフセットバイアスを印加し、ステップ状に変化する参照信号と上記選択画素から出力される第2の画素信号とを比較して、画素に入射した光の強度をデジタル判定する。本発明によれば、画素からの微小信号、あるいは1光子信号を低ノイズ、高精度で、高速に検出することができ、これを活用してフレームレートを上げることで、様々な高性能撮影が可能となる。以下、本発明の実施形態を図面に関連付けて説明する。なお、説明は以下の順序で行う。1.第1の実施形態撮像素子の第1の構成例2.第2の実施形態撮像素子の第2の構成例3.カメラシステムの構成例<1.第1の実施形態>図3は、本第1の実施形態に係るCMOSイメージセンサ撮像素子の構成例を示す図である。[全体構成の概略]本CMOSイメージセンサ100は、画素アレイ部110、センス回路部120、出力信号線群130、転送線群140、および判定結果集積回路部150を有する。画素アレイ部110は、複数のデジタル画素PXが行方向および列方向にマトリクス状に配置されている。各デジタル画素PXは光電変換素子を有し、光子入射に応じて電気信号を出力する機能を有する。この画素アレイ部110は、たとえば第1の半導体基板SUB1に形成される。センス回路部120は、第1の半導体基板SUB1と異なる第2の半導体基板SUB2に形成される。センス回路部120は、画素アレイ部110のマトリクス配列された複数の画素PXに1対1に対応して複数のセンス回路121が、たとえば行方向および列方向にマトリクス状に配置されている。各センス回路121は、デジタル画素PXからの信号を受けて、所定期間におけるデジタル画素PXへの光子入射の有無を2値判定する機能を有する。そして、第1の半導体基板SUB1と第2の半導体基板SUB2は積層される。たとえば第1の半導体基板SUB1に形成された複数の画素PXと第2の半導体基板SUB2に形成された複数のセンス回路121がそれぞれ1対1で対向するように積層される。対向する画素PXとセンス回路121が出力信号線群130の各出力信号線131により接続される。図3の例では、0行0列目に配置された画素PX-00の出力が出力信号線131-00により0行0列目に配置されたセンス回路121-00の入力と接続される。0行1列目に配置された画素PX-01の出力が出力信号線131-01により0行1列目に配置されたセンス回路121-01の入力と接続される。1行0列目に配置された画素PX-10の出力が出力信号線131-10により1行0列目に配置されたセンス回路121-10の入力と接続される。1行1列目に配置された画素PX-11の出力が出力信号線131-11により1行1列目に配置されたセンス回路121-11の入力と接続される。図示していないが他の行、列に配置された画素とセンス回路も同様に接続される。センス回路部120は、同一行に配置されたセンス回路121の出力が共通の転送線141に接続されている。図3の例では、0行目に配置されたセンス回路121-00,121-01、の出力が転送線141-0に接続されている。1行目に配置されたセンス回路121-10,121-11、の出力が転送線141-1に接続されている。図示していないが2行目以降も同様に形成される。本実施形態において、後で詳述するように、センス回路部120の各センス回路121は、画素から読み出した信号と参照信号REFを比較する比較器を含むAD変換装置を有している。判定結果集積回路部150は、センス回路121の判定結果を画素ごとに複数回集積して、階調のある2次元撮像データを生成する機能を有する。判定結果集積回路部150は、センス回路部120におけるセンス回路121の行配置に対応して判定結果集積回路151-0,151-1、が配置されている。換言すれば、0行目に配置されたセンス回路121-00,121-01、が接続された転送線141-0に判定結果集積回路151-0が接続されている。1行目に配置されたセンス回路121-10,121-11、が接続された転送線141-1に判定結果集積回路151-1が接続されている。判定結果集積回路151-0は、転送線141-0を転送された判定値を保持するレジスタ152-0、レジスタ152-0の保持値をカウントするカウント回路153-0、およびカウント回路153-0のカウント結果を格納するメモリ154-0を有する。判定結果集積回路151-1は、転送線141-1を転送された判定値を保持するレジスタ152-1、レジスタ152-1の保持値をカウントするカウント回路153-1、およびカウント回路153-1のカウント結果を格納するメモリ154-1を有する。本実施形態においては、判定結果集積回路151-0のカウント回路153-0が複数のセンス回路121-00,121-01、により共有されている。判定結果集積回路151-1のカウント回路153-1が複数のセンス回路121-10,121-11、により共有されている。[画素の構成例]画素PXは、上述したように、光電変換素子およびアンプ素子を有し、光子入射に応じて電気信号を出力する。撮像素子としてのCMOSイメージセンサ100は、画素PXのリセット機能と読み出し機能を備えており、任意のタイミングでリセットと読み出しを実行することができる。リセットは画素PXを光子が未入射の状態にリセットする。各画素PXは、望ましくはその受光面に、各々レンズとカラーフィルタを備えている。ここで、画素の構成の一例について説明する。図4は、本実施形態に係る画素の回路構成の一例を示す図である。図4は、1単位画素PXで3つのトランジスタを含む画素回路の一例を示している。1単位画素PXは、光電変換素子としてのフォトダイオード111、転送トランジスタ112、リセットトランジスタ113、およびアンプ素子としてのアンプトランジスタ114を有する。画素PXは、蓄積ノード115、およびフローティングディフュージョンFD:FloatingDiffusion、浮遊拡散層ノード116を有する。転送トランジスタ112のゲート電極が転送線117に接続され、リセットトランジスタ3のゲート電極がリセット線118に接続されている。アンプトランジスタ114のゲート電極がFDノード116に接続され、アンプトランジスタ114のソースが出力信号線131に接続されている。FDノード116は、アンプトランジスタ114の入力ノードとして機能する。画素PXにおいては、画素のシリコン基板に入射した光は電子とホールのペアを発生させ、その内の電子がフォトダイオード111によって、ノード115に蓄積される。それらは所定のタイミングで転送トランジスタ112をオンさせることでノード116に転送され、アンプトランジスタ114のゲートを駆動する。これにより、信号電荷は出力信号線131への信号となって読み出される。出力信号線131は、定電流源や抵抗素子を介して接地することでソースフォロア動作をさせても良いし、読み出し前に一旦接地し、その後浮遊状態にして、アンプトランジスタ114によるチャージレベルを出力させても良い。リセットトランジスタ113は、転送トランジスタ112と同時並列的にオンさせることでフォトダイオード111に蓄積された電子を電源に引き抜き、画素を蓄積前の暗状態、すなわち光子が未入射の状態にリセットする。なお、図4において、PSはリセットやソースフォロアに使用される電源を示し、電源PSはたとえば3Vが供給されている。このような画素PXの基本回路や動作機構駆動部は通常の画素と同様であり、さまざまなバリエーションが存在し得る。ただし、本実施形態で想定されている画素は、従来に比べ、変換効率が著しく高くなるように設計される。そのためには、ソースフォロアを構成するアンプトランジスタ114の入力ノード116の寄生容量は可能な限り小さくするのが望ましく、一光子から得られる出力信号が、アンプトランジスタ114のランダムノイズより十分大きいことが望ましい。図5は、画素レイアウトの一例を示す図である。図5において、斜め斜線はトランジスタのゲート電極を、破線はメタル配線を示している。アンプトランジスタ114の入力ノード116は、転送トランジスタ112とリセットトランジスタ113に挟まれた拡散層部、アンプトランジスタ114のゲート部、および両者間の配線部で構成されるが、それらはいずれも最小面積となるよう配置されている。さらに、アンプトランジスタ114のドレイン幅が絞られると同時に、ソース出力である信号線131に接続された配線は、ノード116の大部分を平面的に覆っている。ソースフォロアの出力信号線131側は入力ノード116からの入力に対して1に近いゲインを持つので、両者間の実質的な寄生容量は非常に小さい。したがって、このようなシールド構造をとることで、ノード116の寄生容量を最小化し、変換効率を大幅に引き上げることが可能である。ここで変換効率を、たとえば600μV/e-まで引き上げた場合、信号量はアンプトランジスタ114のランダムノイズより十分大きくなるので、原理的には1光子の検出が可能である。ここで、単位露光期間中の光子入射の有無をバイナリ判定し、時分割フォトンカウンティングを行えば、アンプトランジスタ114以降のノイズを実質上ゼロにすることができる。あるいはこのような画素は、たとえば3V程度の電源電圧があれば、フォトダイオード1内に1000e-程度の電荷を蓄積することも可能である。このときの出力は0.6Vの動作レンジを持つアナログ出力となるが、1電子あたりの信号は従来と比較して約十倍大きいので、相対的にアンプトランジスタ114や検出器等のランダムノイズの影響は1/10となり、低照度撮像に適している。すなわち、光電変換素子とアンプ素子を内蔵するこのような画素PXの出力は、変換効率が十分高ければ、バイナリデータとしても、階調を持ったアナログデータとしても扱うことができる。一方これらの画素は、一回の撮像における検出光量の上限が小さい。すなわち、撮像のダイナミックレンジに課題がある。それを向上させるには、画素信号の読み出し速度を上げてフレームレートを高めた上で、複数回の読み出し結果を集積することが有効である。たとえばバイナリ判定でも1023回の露光と読み出しを行って結果を集積すれば、10ビットの階調を持つ。または最大の蓄積電子数が1000e-であっても、16回の露光と読み出しを行って結果を集積すれば、16,000e-の蓄積と等価である。図6は、本第1の実施形態に係るセンス回路におけるAD変換装置の構成例を示す図である。このAD変換装置300は、比較器301、カウンタ302、オフセットバイアス印加部303、参照信号FRFの入力用の参照端子TREF、およびキャパシタC1,C2を有する。オフセットバイアス印加部303は、スイッチSW11、キャパシタC11,C12、オフセットバイアスOFFSETが印加されるオフセット端子TOFFSET、およびノードND11、ND12を含んで構成されている。比較器301は、非反転入力端子がキャパシタC1を介して単一の画素PXから画素信号PXOUTが出力される出力信号線131に接続されている。比較器301は、反転入力端子-がキャパシタC2を介して参照信号REFの供給ラインに配置されているオフセットバイアス印加部303のノードND12に接続されている。比較器301の出力には、カウンタ302が縦続接続されている。オフセットバイアス印加部303では、ノードND11が参照信号REFの供給ラインに接続され、ノードND11とノードND12間にキャパシタC11が接続されている。また、ノードND11とノードND12間にはキャパシタC11をバイパス可能なように、スイッチSW11の端子a,bがそれぞれ接続されている。また、オフセット端子TOFFSETとノードND12との間にキャパシタC12が接続されている。比較器301は、画素信号PXOUT、参照信号REFを比較する。カウンタ302は、比較器301からの出力CMOUTを受けてクロックCTINを内部で遮断し、カウントを止める、クロックのゲート機能が内蔵されている。本実施形態のAD変換装置300において、比較器301の参照信号REFの入力端子反転入力端子側に、比較器301毎に固有のオフセットバイアスを印加するオフセットバイアス印加部303が追加されている。このように比較器301を含むセンス回路121を有するCMOSイメージセンサ100は、基本的に、以下の手順を含んで信号検出を実行する。1-1工程:まず、選択画素PXから第1の画素信号PXOUT1を出力する。1-2工程:次に、比較器301の片側あるいは両側の入力部に第1の画素信号PXOUT1を相殺する電荷を保持する。1-3工程:次に、比較器301の片側の入力部に、比較器301ごとに、比較器301のオフセットを相殺するように、独立したオフセットバイアスを印加する。1-4工程:次に、選択画素から第2の画素信号PXOUT2を出力する。1-5工程:最後に、参照信号REFをステップ状に変化させながら第2の画素信号PXOUT2と参照信号REFを比較して、画素に入射した光の強度をデジタル判定する。このデジタル判定は、光子入射の有無を判定するバイナリ判定である。なお、上記第1の画素信号PXOUT1と第2の画素信号PXOUT2は、無信号蓄積の状態に相当する画素のリセット信号か、光電変換によって生じた蓄積電荷を反映する蓄積信号のいずれか一方と他方である。本実施形態のCMOSイメージセンサ100において、オフセットバイアスは、比較器301ごとに、以下のキャリブレーション手順によって導出される。2-1工程:まず、画素信号の入力部と参照信号REFの入力部に各々所定の信号を与える。2-2工程:次に、比較器301の片側あるいは両側の入力部に上記信号差を相殺する電荷を保持し、2-3工程:次に、比較器301の片側の入力部に、複数ステップでオフセットバイアスを印加しながら両入力信号を比較し、比較器ごとのオフセットバイアスを決定する。また、本実施形態のCMOSイメージセンサ100において、上記1-3工程および1-5工程において、以下の処理を行うことも可能である。1-3工程において、オフセットバイアス印加後に、参照電位をステップ状にスイープして比較器の反転タイミングを測定する。そして、さらに1-5構成の判定工程では参照電位を同じステップでスイープして比較器301の反転タイミングを測定し、両者の反転タイミングの差分から光強度を導出する。この比較器301を含むAD変換装置300においては、参照信号REFによる比較器301のオフセット分のスイープ時間を短縮または削除するために、各比較器301の片側の入力に、比較器301ごとに固有のオフセット相殺用バイアスを印加する。図7は、図6のAD変換装置の動作波形の一例を示す図である。ここで、図6のAD変換装置の具体的な動作手順を図7に関連付けて説明する。[タイミングT1]タイミングT1において、図4の画素PXにおけるリセットトランジスタ113のゲートにパルスが与えられ、画素PXからリセットレベルの信号PXOUTが出力される。[タイミングT2]タイミングT2において、比較器301の入力段に、上記リセット信号を相殺し、いわゆるCDS相関二重サンプリングを実施するための電荷を保持する。たとえば、特許文献特開2008-193373号公報では、オートゼロ工程において比較器301の入力と内部ノードをショートさせ、比較器301への両入力がバランスするように入力ノード301_P,301_Rに電荷を配分し、保持させている。なお、この作業の間、たとえばスイッチSW11をオンしておく等で、参照信号REF2が発現される中間ノードND12を、一定のバイアス状態にリセットしておくことが望ましい。[タイミングT3]タイミングT3において、オフセット端子TOFFSETに、比較器301ごとに固有のオフセットバイアスOFFSETが印加される。オフセットバイアスOFFSETの大きさは、たとえば後述するキャリブレーションによって決定され、比較器301のオフセットをキャンセルするものである。理想的には、タイミングT2にオフセットキャンセルを施したこの時点が、比較器301の入力における真のバランス状態となる。[タイミングT4]タイミングT4において、端子TREFに負信号方向に一定の共通オフセットを与え、比較器301の出力を片側に安定させる。一方、図4の画素PXにおける転送トランジスタ112のゲートにパルスが与えられ、画素PXから画素信号PXOUTが出力される。[タイミングT5]タイミングT5において、参照端子TREFに階段状のパルスを与えるとともに、それと同期したパルスをカウンタ302に与え、カウンタを進行させる。[タイミングT6]タイミングT6において、ノードND12における参照信号REF2のレベルが画素信号PXOUTとの相対関係において、タイミングT3のバランス状態を超えたところで、比較器301の出力CMOUTが反転する。これに伴って、カウンタ302の進行が止まり、状態が保存される。このようにして得られたカウンタ302の出力値は、画素信号PXOUT第2の画素信号PXOUT2とリセット信号第1の画素信号PXOUT1との差分をリニアに反映している。本実施形態においては、タイミングT3にてオフセット端子TOFFSETに印加されるオフセットバイアスODDSETにより、比較器301ごとのオフセットによる反転タイミングのばらつきが補正される。図8は、オフセットバイアス印加部を設けない場合のAD変換装置の動作波形を示す図である。図8は、オフセットバイアス印加部を設けた本実施形態明の効果を明示するために、このようなオフセットバイアスによる補正を行わず、図6の参照信号REF2が発現されるノードND12を端子TREFに直接接続して操作した場合の動作波形を示す。本実施形態のような上記オフセットバイアスによる補正が無い場合、図8のタイミングT4bにおいて、ノードND12REF2に与える共通オフセットはこれを包括するように、大きな電位を印加する必要がある。たとえば,比較器301に数mVのオフセットが見込まれる場合、それを十分に超える共通オフセットを与えないと、全ての比較器出力を片側に安定させることはできない。通常、参照信号REFのスイープは、本来の画素信号検知に必要なレンジに加えて、上記共通オフセット分の2倍正側と負側のばらつきに対応をカバーする必要があり、その分余剰のカウントが必要となる。たとえば、特許文献特開2006-20173号公報や特許文献特開2008-193373号公報では、その余剰カウント分から、遮光画素や無信号のキャリブレーションによって得られたカウント値を差し引くことでオフセット補正を行っている。しかし、これらの場合においても、上記余剰カウントが必要であることに変わりは無い。一方、本実施形態の技術を採用すれば、タイミングT3のオフセットバイアス印加により、タイミングT4の共通オフセットは大幅に低減でき、比較器301ごとのオフセットに伴う参照信号のスイープレンジやカウント数の余剰が必要なくなる。したがって、特に1光子信号のバイナリ判定や低照度信号の検出においては、読み出し工程が大幅に短縮され、高速化、高フレームレート化が可能になる。以上は本実施形態で採用した、最も簡単なAD変換装置の中の一例である。図9は、本実施形態に係るオフセットバイアスのキャリブレーションの一例を説明するための図である。次に、図9に関連付けて、オフセットバイアスのキャリブレーション例について説明する。ここでは、画素出力PXOUTと参照信号REFを固定して、無信号に対してオフえっと端子TOFFSETに印加するオフセットバイアスOFFSETを複数ステップで変化させ、比較器301の出力状態からその反転時のオフセットバイアスを導出している。[タイミングT11]タイミングT11において、画素信号の読み出し時と同様に、比較器301の入力段に、画素信号PXOUTの入力側と参照信号REFの入力側がバランスするように、いわゆるCDSを実施するための電荷を保持する。この作業の間、たとえばスイッチSW11をオンしておく等で、中間ノードND12REF2を、一定のバイアス状態にリセットしておく。[タイミングT12]タイミングT12において、オフセット端子TOFFSETに負信号方向に一定の共通バイアスを与え、比較器301の出力を片側に安定させる。[タイミングT13]タイミングT13において、オフセットバイアスOFFSETのバイアスを階段状に、複数ステップで変化させる。[タイミングT14]タイミングT14において、比較器301の出力が反転した際のオフセットバイアスOFFSETのバイアス値ΔVOFFを比較器301ごとのオフセットバイアスとする。このバイアス量を比較器301ごとに保存し、画素信号の読み出し工程においてオフセット端子TOFFSETに印加する。なお、画素読み出しにおいて参照信号REFを高速にスイープさせる場合、上記比較器301のオフセットの他に、比較器301ごとの反転遅延のばらつきや、参照信号REFの伝播遅延がさらなる固定ノイズとして追加される。このようなノイズに対しては、たとえば図6においてノードND12REF2とノードND11REF間、およびノードND12REF2と端子TOFFSET間の結合容量を等しくする。そして、図9のキャリブレーション時におけるオフセットバイアスOFFSETのバイアス値を、図7の画素読み出し時における参照信号REFの階段状スイープと同じ傾きで変化させていく。このことによって、比較器301のオフセットキャンセルと抱き合わせてキャンセルさせることが可能である。図10AおよびBは、本実施形態に係るオフセットバイアスを生成するオフセットバイアス生成回路の構成例を示す図である。次に、図10AおよびBに関連付けて、オフセットバイアス生成回路の構成例について説明する。これらの回路にはいずれもキャリブレーションによって決定されたバイアス量を保存する保存部が配置されている。図10Aのオフセットバイアス生成回路310Aは、ソースフォロアSF21、スイッチSW21,SW22、キャパシタC21、および電源V21を含んで構成されている。このオフセットバイアス生成回路310Aにおいては、バイアス供給はソースフォロアSF21を介して行われる。すなわち、オフセットバイアスOFFSETの出力を、スイッチSW22を用いて、オフセットバイアスの基準レベルとなる電源V21に接続された固定電圧供給端子BSLEVから、ソースフォロアSF21の出力に切り替えることによりバイアスを発生させる。キャリブレーション時にはソースフォロアSF21の入力は、スイッチSW21を介して各比較器に共通のオフセットバイアス供給端子TOFFSET_SRCに接続されており、OFFSET_SRCから複数のバイアスステップが供給される。上記した図9のタイミングT14において比較器301の出力が反転すると、スイッチSW21はオフとなり、その際のオフセットのバイアス量はキャパシタC21に電荷として保存される。図10Bのオフセットバイアス生成回路310Bは、固定電圧供給線OFFSET_[1]~[3]、固定電圧供給端子BSLEV、スイッチSW23~SW26を含むスイッチ群SWG、選択回路SEL21を含んで構成されている。このオフセットバイアス生成回路310Bにおいては、予め複数のバイアスステップが、各比較器に共通の固定電圧供給線OFFSET_[1]~[3]に与えられている。オフセットバイアスOFFSETの出力を、スイッチ群SWGのうち一つを選択することで、オフセットバイアスの基準レベルである固定電圧供給端子BSLEVから、OFFSET_[1]~[3]のいずれかに切り替えることによりバイアスを発生させる。キャリブレーション時には固定電圧供給線OFFSET_[1]~[3]が順次選択されることで複数のバイアスステップが供給される。上記した図9のタイミングT14において比較器301の出力が反転すると、その際の選択状態が、選択回路SEL21内のレジスタに保存され、これによってバイアス量が保存される。また、オフセットバイアス生成回路310Bと類似した選択回路と切り替えスイッチを用いて、各切り替えスイッチの出力側にキャパシタを並列配置し、キャパシタによるカップリングを用いてオフセットバイアスを生成しても良い。ところで、AD変換装置には、読み出しごとにランダムに発生するノイズ成分も含まれており、これは上記オフセットバイアスの印加のみではキャンセルできない。たとえば、CDS用に比較器301の入力部に電荷を保持する図7のタイミングT2の工程では、現実には保持容量にともなうkTCノイズが付加されており、それらはランダムな微小オフセットを発生させる。このようなランダムオフセットは、上記オフセットバイアスを印加した後、残存オフセットキャンセル用に参照電位を追加スイープすることで完全にキャンセルできる。また、この際にはキャリブレーションにおいて生じたオフセット量の判定誤差も同時に補正できる。図11は、本実施形態に係るAD変換装置において行ごとの誤差補正を行う場合の動作波形の一例を示す図である。AD変換装置の回路構成は図6と同様である。この場合、比較器301のオフセットをオフセットバイアスの印加で補正した後、その際の誤差成分や比較器等のランダムノイズ成分を参照信号REFの追加スイープで相殺補正する。[タイミングT21]タイミングT21において、図4の画素PXにおけるリセットトランジスタ113のゲートにパルスが与えられ、画素PXからリセットレベルの信号PXOUTが出力される。[タイミングT22]タイミングT22において、比較器301の入力段に、上記リセット信号を相殺し、いわゆるCDSを実施するための電荷を保持する。なお、この作業の間、たとえばスイッチSW11をオンしておく等で、参照信号REF2が発現される中間ノードND12を、一定のバイアス状態にリセットしておくことが望ましい。[タイミングT23]タイミングT23において、オフセット端子TOFFSETに、比較器301ごとに固有のオフセットバイアスOFFSETが印加される。オフセットバイアスOFFSETの大きさは、たとえば後述するキャリブレーションによって決定され、比較器301のオフセットをキャンセルするものである。理想的には、上記タイミングT22にオフセットキャンセルを施したこの時点が、比較器301の入力における真のバランス状態となるが、比較器301側で発生するランダムノイズやキャリブレーションの誤差が微小なオフセット成分として残っている。[タイミングT24]タイミングT24において、端子TREFに負信号方向に一定の共通オフセットを与え、比較器301の出力を片側に安定させる。[タイミングT25]タイミングT25において、端子TREFに1回目の階段状のパルスを与えるとともに、それと同期したパルスをカウンタ302に与え、カウンタ302をダウンカウントさせる。比較器301の出力CMOUTが反転すると、これに伴ってカウンタ302の進行が止まり、状態が保存される。[タイミングT26]タイミングT26において、端子TREFをタイミングT24の状態にもどす。このとき比較器301の出力もタイミングT24の状態にもどる。一方、図4の画素PXにおける転送トランジスタ112のゲートにパルスが与えられ、画素PXから画素信号PXOUTが出力される。[タイミングT27]タイミングT27において、端子TREFに2回目階段状のパルスを与えるとともに、それと同期したパルスをカウンタ302に与え、カウンタ302をアップカウントさせる。[タイミングT28]タイミングT28において、比較器301の出力CMOUTが反転し、これに伴ってカウンタ302の進行が止まり、状態が保存される。このようにして得られたカウンタ302の出力値は、画素PXから出力された画素信号PXOUT2とリセット信号PXOUT1との差分をリニアに反映している。この場合、タイミングT25の補正用スイープに付帯したスイープ時間の増加が加わるが、その分信号検出の精度は向上する。また、予めタイミングT23にて比較器301ごとにオフセットバイアスによる補正がなされているため、それが無い場合に比較してタイミングT24の共通オフセットは微小でよく、トータルの所要時間は大幅に短縮される。ところで、オフセットバイアスのキャリブレーションであるが、この実施時期は電源投入時、フレームごと等さまざまな選択肢がある。また、これを粗いステップで行うのであれば、上述のような補正用の参照信号スイープと組み合わせて、毎回の読み出しの際に実施しても有効である。図12は、本実施形態に係るAD変換装置において行ごとのオフセットキャリブレーションを行う場合の動作波形の一例を示す図である。[タイミングT31]タイミングT31において、図4の画素PXにおけるリセットトランジスタ113のゲートにパルスが与えられ、画素PXからリセットレベルの信号PXOUTが出力される。[タイミングT32]タイミングT32において、比較器301の入力段に、上記リセット信号を相殺し、いわゆるCDSを実施するための電荷を保持する。なお、この作業の間、たとえばスイッチSW11をオンしておく等で、参照信号REF2が発現される中間ノードND12を、一定のバイアス状態にリセットしておくことが望ましい。[タイミングT33]タイミングT33において、タイミングT33~T34のキャリブレーション工程を経て、オフセット端子TOFFSETに、比較器301ごとに固有のオフセットバイアスΔVOFFが印加される。まず、共通の一定バイアスを印加して、比較器301の出力を片側に安定させる。[タイミングT34]タイミングT34において、オフセットバイアスOFFSETのバイアスを階段状に、複数ステップで変化させる。比較器301の出力CMOUTが反転した際のオフセットバイアスOFFSETのバイアス値ΔVOFFを比較器301ごとのオフセットバイアスとする。このキャリブレーション工程は、基本的に図9のキャリブレーションを読み出しごとに行ったものと等価である。[タイミングT35]タイミングT35において、端子TREFに負信号方向に一定の共通オフセットを与え、比較器301の出力を再反転させる。[タイミングT36]タイミングT36において、端子TREFに1回目の階段状のパルスを与えるとともに、それと同期したパルスをカウンタ302に与え、カウンタ302をダウンカウントさせる。比較器301の出力CMOUTが反転すると、これにともなってカウンタ302の進行が止まり、状態が保存される。[タイミングT37]タイミングT37において、端子TREFをタイミングT35の状態にもどす。このとき比較器301の出力もタイミングT35の状態にもどる。一方、図4の画素PXにおける転送トランジスタ112のゲートにパルスが与えられ、画素PXから画素信号PXOUTが出力される。[タイミングT38]タイミングT38において、端子TREFに2回目階段状のパルスを与えるとともに、それと同期したパルスをカウンタ302に与え、カウンタ302をアップカウントさせる。[タイミングT39]タイミングT39において、比較器301の出力CMOUTが反転し、これに伴ってカウンタ302の進行が止まり、状態が保存される。このようにして得られたカウンタ302の出力値は、画素PXから出力された画素信号PXIUT2とリセット信号PXOUT1との差分をリニアに反映している。本手法では、比較器301のオフセットがキャンセルされるのみならず、たとえばタイミングT32の電荷保持の際にAD変換器側で発生したkTCノイズ等は、最終的にはほぼ完全にキャンセルされる。比較器等で発生するランダムノイズも、低周波数成分はキャンセルされて最小限の影響に留まる。さらに、タイミングT34において、比較器301のオフセットは予め粗いステップでキャンセルされるので、タイミングT36における参照信号REFのスイープはその補正分のみでよく、必要なステップ数を大幅に削減できる。たとえば、オフセットバイアスのキャリブレーションをNステップN>1で行えば、T106で必要な参照信号REFのステップ数は通常の略1/Nで良い。図13は、本実施形態に係るAD変換装置において行ごとのオフセットキャリブレーションを行う場合の動作波形の他の例を示す図である。図13は、オフセットバイアスのキャリブレーションを逆バイアスの方向から実施した例を示す。読み出しごとにキャリブレーションを行う場合、これによって手順が一部単純化される。[タイミングT41]タイミングT41において、図4の画素PXにおけるリセットトランジスタ113のゲートにパルスが与えられ、画素PXからリセットレベルの信号PXOUTが出力される。[タイミングT42]タイミングT42において、比較器301の入力段に、上記リセット信号を相殺し、いわゆるCDSを実施するための電荷を保持する。なお、この作業の間、たとえばスイッチSW11をオンしておく等で、参照信号REF2が発現される中間ノードND12を、一定のバイアス状態にリセットしておくことが望ましい。[タイミングT43]タイミングT43において、タイミングT43~T44のキャリブレーション工程を経て、オフセット端子TOFFSETに、比較器301ごとに固有のオフセットバイアスΔVOFFが印加される。まず、共通の一定バイアスを印加して、比較器301の出力を片側に安定させる。[タイミングT44]タイミングT44において、オフセットバイアスOFFSETのバイアスを階段状に、複数ステップで変化させる。比較器301の出力CMOUTが反転した際のオフセットバイアスOFFSETのバイアス値ΔVOFFを比較器301ごとのオフセットバイアスとする。このキャリブレーション工程は、基本的に図9のキャリブレーションを読み出しごとに行ったものと等価である。本例におけるキャリブレーションは図12とは逆のバイアス方向で実施されており、比較器301の出力は次の参照信号REFのスイープに対して適切な側に設定されており、再反転させる必要がない。[タイミングT45]タイミングT45において、端子TREFに1回目の階段状のパルスを与えるとともに、それと同期したパルスをカウンタ302に与え、カウンタ302をダウンカウントさせる。比較器301の出力CMOUTが反転すると、これにともなってカウンタ302の進行が止まり、状態が保存される。[タイミングT46]タイミングT46において、端子TREFをタイミングT45の初期状態にもどす。このとき比較器301の出力CMOUTもタイミングT4の初期状態にもどる。一方、図4の画素PXにおける転送トランジスタ112のゲートにパルスが与えられ、画素PXから画素信号PXOUTが出力される。[タイミングT47]タイミングT47において、端子TREFに2回目階段状のパルスを与えるとともに、それと同期したパルスをカウンタ302に与え、カウンタ302をアップカウントさせる。[タイミングT48]タイミングT49において、比較器301の出力CMOUTが反転し、これに伴ってカウンタ302の進行が止まり、状態が保存される。このようにして得られたカウンタ302の出力値は、画素PXから出力された画素信号PXOUT2とリセット信号PXOUT1との差分をリニアに反映している。上記した各技術は、基本的に図4の画素PXを前提として説明した。画素PXは図4の構成に限定されず、たとえば図14に示すような構成も採用することも可能であり、これらの画素に対しても本技術を適用することが可能である。図14は、本第1の実施形態に係る画素の回路構成の他の例を示す図である。図14の画素PXcは、基本的にフォトダイオード111cとアンプトランジスタ114cより構成されている。この画素PX2は、画素の蓄積電荷でアンプトランジスタ114の基板側のポテンシャルを変調して出力信号を得る。画素PXcは、フォトダイオード111cの光電変換で発生した電荷ここではホールを使用しているは、ノード115cに蓄積され、アンプトランジスタ114cの基板バイアスを変調することで、その出力を変調する。このような画素PXcは、蓄積電荷が常にバルク中の深いポテンシャル部に留まり、基板表面の電荷トラップに捕獲されにくいので、微小電荷の扱いに有利となる可能性がある。またノード115cを完全空乏化させてリセット状態とすることでkTCノイズの発生は防止できる。その信号読み出しについては、まず蓄積状態の信号を読み、次に電源駆動線PSD1やPSD2等に高電圧を印加してノード115cの電荷を基板側排出し、画素をリセット状態にする。その後、再度信号を読んで、前回の読み出しとの差分を取ることでアンプトランジスタ114の閾値ばらつき等によるオフセット成分を相殺し、画素における正味の蓄積信号を導出する。すなわち、蓄積信号とリセット信号の読み出し順序が通常とは逆である。このような画素についても、たとえば図6と同様の回路構成を有するAD変換装置を用いて、本技術を適用しながら信号検出を行うことが可能である。この場合は画素からまず蓄積信号が出力され、CDSをとられた後でリセット信号が出力される。図15は、図14の画素を適用した場合の図7の例に対応した動作波形を示す図である。この場合の動作手順は以下の通りである。[タイミングT51]タイミングT51において、図14の画素PXcにおけるアンプトランジスタ114cのゲートにパルスが与えられ、画素PXcから蓄積新号PXOUTが出力される。[タイミングT52]タイミングT52において、比較器301の入力段に、上記蓄積信号を相殺し、いわゆるCDSを実施するための電荷を保持する。[タイミングT53]タイミングT53において、オフセットバイアス端子TOFFSETに、比較器301ごとに固有のオフセットバイアスOFFSETが印加される。オフセットバイアスOFFSETの大きさは、キャリブレーションによって決定され、比較器301のオフセットをキャンセルするものである。理想的には、タイミングT52にオフセットキャンセルを施したこの時点が、比較器301の入力における真のバランス状態となる。[タイミングT54]タイミングT54において、端子TREFに一定の共通オフセットを与え、比較器301の出力を片側に安定させる。一方、図14の画素PXcにおけるアンプトランジスタ114cのゲートおよびドレインに電源駆動線PSD1、PSD2から高電圧パルスが与えられる。このことで、その基板側ノード115cに蓄積されていたホールが排出され、画素PXcからリセット信号PXOUT1が出力される。[タイミングT55]タイミングT55において、端子TREFに階段状のパルスを与えるとともに、それと同期したパルスをカウンタ302に与え、カウンタ302を進行させる。[タイミングT56]タイミングT56において、中間ノードND12の参照信号REF2のレベルが画素信号PXOUTとの相対関係においてタイミングT53のバランス状態を超えたところで、比較器301の出力CMOUTが反転する。これに伴ってカウンタ302の進行が止まり、状態が保存される。このようにして得られたカウンタ302の出力値は、画素PXcから出力されたリセット信号PXOUT1と画素信号PXOUT2との差分をリニアに反映している。すなわち、図14のような画素では、タイミングT55~T56のAD変換時に入力される実質的なアナログ信号の極性が逆になるだけであり、AD変換において参照信号REFのパルス印加の極性を逆にする等のモディファイで容易に対応することができる。次に、複数の画素PXでセンス回路121のAD変換装置を共有する構成を第2の実施形態として説明する。<3.第2の実施形態>図16は、本第2の実施形態に係るCMOSイメージセンサ撮像素子の構成例を示す図である。第1の実施形態に係るCMOSイメージセンサ100では、各画素PXとセンス回路121が一対一に対応している。しかし、各々に要する占有面積は必ずしも同等であるとは限らない。また、2層の基板積層では、回路規模の大きいカウント回路やメモリは画素アレイ領域の外に配置される場合があり、各センス回路121からのデータの高速な長距離転送が必須となる上、レイアウト上の制約を受けやすい。本第2の実施形態に係るCMOSイメージセンサ100Aでは、複数の画素で一つのセンス回路AD変換装置を共有することで、上記課題に対して柔軟な解決法を提供する。そして、本実施形態に係るCMOSイメージセンサ100Aは、複数の画素でAD変換装置のアンプ304を共有する。CMOSイメージセンサ100Aにおいて、画素アレイ部110Aは、複数の画素PXが行方向および列方向にマトリクス状に配置されている。そして、同一列の複数の画素PXと選択回路により画素ブロック160-0~160-3、が形成される。CMOSイメージセンサ100Aは、画素アレイ部110Aの画素PXを駆動して、画素PXの電気信号を出力信号線131に出力させるための行駆動回路170、および行制御線群180を有する。CMOSイメージセンサ100Aは、出力信号線131を伝搬された電気信号の2値判定し、判定結果を画素ごとに複数回集積して、階調ある2次元撮像データを生成する回路ブロック200を有する。回路ブロック200は、センス回路部120Aおよび判定結果集積回路部150Aが配置されている。センス回路部120Aは、画素アレイ部110Aの各画素ブロック160-0~160-3、に対応してセンス回路121-0,121-1,12-2,121-3、が配置されている。センス回路121-0は、その入力が画素ブロック160-0を形成する全画素PX-00,PX-10、~PX-150の出力が共通に接続される出力信号線131-0に接続されている。すなわち、複数の画素PX-00~PX-150で一つのセンス回路121-0を共有している。センス回路121-1は、その入力が画素ブロック160-1を形成する全画素PX-01,PX-11、~PX-151の出力が共通に接続される出力信号線131-1に接続されている。すなわち、複数の画素PX-01~PX-151で一つのセンス回路121-1を共有している。センス回路121-2は、その入力が画素ブロック160-2を形成する全画素PX-02,PX-12、~PX-152の出力が共通に接続される出力信号線131-2に接続されている。すなわち、複数の画素PX-02~PX-152で一つのセンス回路121-2を共有している。センス回路121-3は、その入力が画素ブロック160-3を形成する全画素PX-03,PX-13、~PX-153の出力が共通に接続される出力信号線131-3に接続されている。すなわち、複数の画素PX-03~PX-153で一つのセンス回路121-3を共有している。センス回路部120Aにおいては、図示しない他の画素ブロックに対しても複数の画素で共有するようにセンス回路が配置される。判定結果集積回路部150Aは、センス回路121-0~121-3の判定結果を画素ごとに複数回集積して、階調のある2次元撮像データを生成する機能を有する。判定結果集積回路部150Aは、レジスタ152A-0~152A-3、選択回路155、カウント回路153A、およびメモリ154Aを有する。レジスタ152A-0~152A-3は、転送線141A-0~141A-3を転送された対応するセンス回路121-0~121-3の判定値を保持する。選択回路155は、レジスタ152A-0~152A-3の出力を順次に選択して、各レジスタ152A-0~152A-3の保持した判定値をカウント回路153Aに供給する。カウント回路153Aは、行選択されて読み出され、選択回路155を介した複数画素本例では4画素の判定値に対するカウント処理を順次行い、画素ごとのカウント結果をメモリ154Aに格納する。カウント回路153Aは、前回の読み出し時の画素のデータがメモリ154Aからロードされる。本第2の実施形態の判定結果集積回路部150Aは、1つのカウント回路153Aを有し、複数のレジスタ152A-0~152A-3でカウント回路153Aを共有している。換言すれば、本第2の実施形態のCMOSイメージセンサ100Aは、複数のセンス回路121A-0~121A-3でカウント回路134Aを共有している。図17は、本第2の実施形態に係るセンス回路におけるAD変換装置の構成例を示す図である。図18は、本第2の実施形態に係る画素の回路構成の一例を示す図である。図17のAD変換装置300Aは、AD変換装置を複数画素に接続した構成例である。この場合、画素アレイPXA図16の画素ブロック160は、高変換効率の画素PX-0~PX-3が、たとえば図19に示すように選択トランジスタ119を介して同一出力信号線131に接続されている。選択トランジスタ119のゲートは選択制御線LSLに接続されている。図17において、AD変換装置300Aは、図6のAD変換装置ADC300に加えて、カラムアンプ304、スイッチ305、さらに加算器306およびメモリ307を有する。ADC300は、たとえば図6に記載したAD変換装置であり、低照度信号に対するバイナリ出力、あるいは多ビットで階調化された出力を行う。カラムアンプ304は、ゲインG>1の増幅機能を有する。カラムアンプ304は画素信号を増幅することで、相対的にAD変換器側のオフセットやランダムノイズを低減する。カラムアンプ自体が持つオフセットは、後段のCDSによって相殺される。このように、本第2の実施形態では、ADC300Aとカラムアンプ304Aは複数の画素に共有されている。メモリ307は、画素ごとに光強度をデジタルで記憶する。選択画素からの出力信号は、1ビットまたは多ビット階調にAD変換され、出力信号DOUTとして出力される。メモリ307からは選択画素に対応するデータが読み出され、加算器306によってADC300の出力信号DOUTの出力と加算され、その結果が再びメモリ307に保存される。また、加算器306は複数のADCで共有しても良い。撮像装置のチップ構成としては複数の形態が考えられるが、加算器306とメモリ307は撮像チップ内に搭載しても良いし、撮像チップからはDOUTに相当する信号を出力し、加算器306やメモリ307は後段の信号処理チップに内蔵させても良い。なお、本技術はAD変換装置側に内在するノイズ要因の検出時間を短縮するものなので、画素信号の出力レンジが狭く、したがって正味の信号検出に必要なステップ数が少ないほど相対的に高い効果が得られる。最大の効果が得られるのはバイナリ判定、あるいは1光子検出の場合である。または低照度撮像に用途を絞った場合にも高い効果が得られる。以上説明したように、本実施形態では、参照信号REFによる比較器301のオフセット分のスイープ時間を短縮または削除するために、各比較器301の片側の入力に、比較器ごとに固有のオフセット相殺用バイアスを印加する。すなわち、本実施形態では、画素信号の読み出し工程においてまずリセット信号に対応する電荷をCDS用に保持した後で、比較器の片側の入力に、比較器ごとに固有のオフセットバイアスを印加し、しかる後に画素信号の読み出しを行って、信号検出を実施する。さらに本実施形態では、オフセットバイアス印加後に、さらに参照信号REFの第1のスイープを行って正確にオフセットを導出し、さらに画素信号読み出し後に第2のスイープを行って、その差分を画素信号として検出する。したがって、本実施形態によれば、画素からの微小信号、あるいは1光子信号を低ノイズ、高精度で、高速に検出することができ、これを活用してフレームレートを上げることで、様々な高性能撮影が可能になる。以上説明した実施形態に係る撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。<3.カメラシステム>図19は、本実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。本カメラシステム400は、図19に示すように、本実施形態に係るCMOSイメージセンサ固体撮像素子100,100Aが適用可能な撮像デバイス410を有する。カメラシステム400は、この撮像デバイス410の画素領域に入射光を導く被写体像を結像する光学系、たとえば入射光像光を撮像面上に結像させるレンズ420を有する。さらに、カメラシステム400は、撮像デバイス410を駆動する駆動回路430と、撮像デバイス410の出力信号を処理する信号処理回路440と、を有する。駆動回路430は、撮像デバイス410内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータを有し、所定のタイミング信号で撮像デバイス410を駆動する。また、信号処理回路440は、撮像デバイス410の出力信号に対して所定の信号処理を施す。信号処理回路440で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路440で処理された画像信号を液晶ディスプレイ等からなるモニタに動画として映し出される。上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス410として、先述した固体撮像素子100,100Aを搭載することで、低消費電力で、高精度なカメラが実現できる。なお、本技術は以下のような構成をとることができる。1光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、読み出し時において、選択画素から第1の画素信号の読み出しと第2の画素信号の読み出しを行う駆動部と、を有し、上記第1の画素信号と第2の画素信号は、無信号蓄積の状態に相当する画素のリセット信号か、光電変換によって生じた蓄積電荷を反映する蓄積信号のいずれか一方と他方であり、上記センス回路部において、上記各センス回路は、上記画素からの出力信号と参照信号を比較する比較器を含み、信号検出を行う際に、上記比較器の片側あるいは両側の入力部に、選択画素から出力される上記第1の画素信号を相殺する電荷を保持し、上記比較器の片側の入力部に、比較器ごとに、比較器のオフセットを相殺するように、独立したオフセットバイアスを印加し、ステップ状に変化する参照信号と上記選択画素から出力される第2の画素信号とを比較して、画素に入射した光の強度をデジタル判定する撮像素子。2上記オフセットバイアスは、比較器ごとに、キャリブレーションにより決定され、上記キャリブレーションでは、画素信号の入力部と参照信号の入力部に各々所定の信号を与え、比較器の片側あるいは両側の入力部に上記信号差を相殺する電荷を保持し、比較器の片側の入力部に、複数ステップでオフセットバイアスを印加しながら両入力信号を比較し、比較器ごとのオフセットバイアスを決定する上記1記載の撮像素子。3上記センス回路部は、オフセットバイアス印加後に、参照電位をステップ状にスイープして上記比較器の反転タイミングを測定し、上記デジタル判定において、参照電位を同じステップでスイープして上記比較器の反転タイミングを測定し、両者の反転タイミングの差分から光強度を導出する上記1または2記載の撮像素子。4上記デジタル判定は、光子入射の有無を判定するバイナリ判定である上記1から3のいずれか一に記載の撮像素子。5上記センス回路の判定結果を画素ごとまたは画素グループごとに複数回集積して、階調のある撮像データを生成する判定結果集積回路部を有する上記1から4のいずれか一に記載の撮像素子。6撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記撮像素子は、光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、読み出し時において、選択画素から第1の画素信号の読み出しと第2の画素信号の読み出しを行う駆動部と、を含み、上記第1の画素信号と第2の画素信号は、無信号蓄積の状態に相当する画素のリセット信号か、光電変換によって生じた蓄積電荷を反映する蓄積信号のいずれか一方と他方であり、上記センス回路部において、上記各センス回路は、上記画素からの出力信号と参照信号を比較する比較器を含み、信号検出を行う際に、上記比較器の片側あるいは両側の入力部に、選択画素から出力される上記第1の画素信号を相殺する電荷を保持し、上記比較器の片側の入力部に、比較器ごとに、比較器のオフセットを相殺するように、独立したオフセットバイアスを印加し、ステップ状に変化する参照信号と上記選択画素から出力される第2の画素信号とを比較して、画素に入射した光の強度をデジタル判定するカメラシステム。7上記オフセットバイアスは、比較器ごとに、キャリブレーションにより決定され、上記キャリブレーションでは、画素信号の入力部と参照信号の入力部に各々所定の信号を与え、比較器の片側あるいは両側の入力部に上記信号差を相殺する電荷を保持し、比較器の片側の入力部に、複数ステップでオフセットバイアスを印加しながら両入力信号を比較し、比較器ごとのオフセットバイアスを決定する上記6記載のカメラシステム。8上記センス回路部は、オフセットバイアス印加後に、参照電位をステップ状にスイープして上記比較器の反転タイミングを測定し、上記デジタル判定において、参照電位を同じステップでスイープして上記比較器の反転タイミングを測定し、両者の反転タイミングの差分から光強度を導出する上記6または7記載のカメラシステム。9上記デジタル判定は、光子入射の有無を判定するバイナリ判定である上記6から8のいずれか一に記載のカメラシステム。10上記センス回路の判定結果を画素ごとまたは画素グループごとに複数回集積して、階調のある撮像データを生成する判定結果集積回路部を有する上記6から9のいずれか一に記載のカメラシステム。"