第1のクロック信号及び第2のクロック信号が入力され、前記第1のクロック信号及び前記第2のクロック信号に従って順次パルスを出力する2×X個Xは2以上の自然数のパルス信号を生成し、生成した前記2×X個のパルス信号を出力するシフトレジスタと、前記2×X個のパルス信号に従って、前記第1のクロック信号の周期のX倍の周期である第3のクロック信号となる信号を生成し、生成した前記第3のクロック信号となる信号を出力する分周信号出力回路と、を具備し、前記分周信号出力回路は、それぞれソース、ドレイン、及びゲートを有し、前記ゲートのそれぞれに、前記2×X個のパルス信号における1個目乃至X個目のパルス信号のうち、互いに異なるパルス信号が入力され、前記第3のクロック信号となる信号の電圧を第1の電圧に設定するか否かを制御するX個の第1のトランジスタと、それぞれソース、ドレイン、及びゲートを有し、前記ゲートのそれぞれに、前記2×X個のパルス信号におけるX1個目乃至2×X個目のパルス信号のうち、互いに異なるパルス信号が入力され、前記第3のクロック信号となる信号の電圧を第2の電圧に設定するか否かを制御するX個の第2のトランジスタと、を備える分周回路。第1のクロック信号及び第2のクロック信号が入力され、前記第1のクロック信号の周期のX倍Xは2以上の自然数の周期である第3のクロック信号を生成する第1の単位分周回路と、前記第3のクロック信号が入力され、前記第3のクロック信号に従って、前記第3のクロック信号の周期のK倍Kは2以上の自然数の周期である第4のクロック信号を生成する第2の単位分周回路と、を具備し、前記第1の単位分周回路は、前記第1のクロック信号及び前記第2のクロック信号に従って順次パルスを出力する2×X個Xは2以上の自然数のパルス信号を生成し、生成した前記2×X個のパルス信号を出力するシフトレジスタと、前記2×X個のパルス信号に従って電圧信号を生成し、生成した前記電圧信号を前記第3のクロック信号として出力する分周信号出力回路と、を具備し、前記分周信号出力回路は、それぞれソース、ドレイン、及びゲートを有し、前記ゲートのそれぞれに、前記2×X個のパルス信号における1個目乃至X個目のパルス信号のうち、互いに異なる前記パルス信号が入力され、前記電圧信号の電圧を第1の電圧に設定するか否かを制御するX個の第1のトランジスタと、それぞれソース、ドレイン、及びゲートを有し、前記ゲートのそれぞれに、前記2×X個のパルス信号におけるX1個目乃至2×X個目のパルス信号のうち、互いに異なる前記パルス信号が入力され、前記電圧信号の電圧を第2の電圧に設定するか否かを制御するX個の第2のトランジスタと、を備える分周回路。請求項1又は請求項2において、前記シフトレジスタは、2×X段の順序回路を具備し、奇数段の順序回路は、前記パルス信号の電圧を前記第1のクロック信号に応じた値の電圧に設定するか否かを制御する第3のトランジスタを備え、偶数段の順序回路は、前記パルス信号の電圧を前記第2のクロック信号に応じた値の電圧に設定するか否かを制御する第4のトランジスタを備える分周回路。請求項1乃至請求項3のいずれか一項において、前記2×X個のパルス信号の少なくとも一部の電圧の値は、電源電圧以上である分周回路。請求項1乃至請求項4のいずれか一項において、前記第1のトランジスタ及び前記第2のトランジスタは、チャネル形成層としての機能を有する酸化物半導体層を含み、前記酸化物半導体層のバンドギャップは、2eV以上である分周回路。例えば、特許文献1に示すような従来のフリップフロップを用いた分周回路は、簡略な回路構成で構成することができるが、周期の短いクロック信号を分周する場合に動作不良が起こる可能性がある。例えば、従来のフリップフロップを用いた分周回路は、電源電圧を選択的に出力することにより出力信号を生成するため、動作速度が遅く、分周回路を用いて周期の短いクロック信号を生成する場合に、動作不良が発生し、クロック信号を生成できない場合がある。本発明の一態様では、分周回路の分周動作における動作不良を抑制することを課題の一つとする。本発明の一態様は、入力されたクロック信号の電圧に応じた値に設定された電圧信号である複数のパルス信号を生成し、生成した複数のパルス信号を用いて入力されたクロック信号の周期のN倍Nは2以上の自然数であるクロック信号を生成するものである。本発明の一態様は、第1のクロック信号及び第2のクロック信号が入力され、第1のクロック信号及び第2のクロック信号に従って順次パルスを出力する2×X個Xは2以上の自然数のパルス信号を生成し、生成した2×X個のパルス信号を出力するシフトレジスタと、2×X個のパルス信号に従って、第1のクロック信号の周期のX倍の周期である第3のクロック信号となる信号を生成し、生成した第3のクロック信号となる信号を出力する分周信号出力回路と、を具備し、分周信号出力回路は、それぞれソース、ドレイン、及びゲートを有し、ゲートのそれぞれに、2×X個のパルス信号における1個目乃至X個目のパルス信号のうち、互いに異なるパルス信号が入力され、第3のクロック信号となる信号の電圧を第1の電圧に設定するか否かを制御するX個の第1のトランジスタと、それぞれソース、ドレイン、及びゲートを有し、ゲートのそれぞれに、2×X個のパルス信号におけるX1個目乃至2×X個目のパルス信号のうち、互いに異なるパルス信号が入力され、第3のクロック信号となる信号の電圧を第2の電圧に設定するか否かを制御するX個の第2のトランジスタと、を備える分周回路である。本発明の一態様は、第1のクロック信号及び第2のクロック信号が入力され、第1のクロック信号の周期のX倍Xは2以上の自然数の周期である第3のクロック信号を生成する第1の単位分周回路と、第3のクロック信号が入力され、第3のクロック信号に従って、第3のクロック信号の周期のK倍Kは2以上の自然数の周期である第4のクロック信号を生成する第2の単位分周回路と、を具備し、第1の単位分周回路は、第1のクロック信号及び第2のクロック信号に従って順次パルスを出力する2×X個Xは2以上の自然数のパルス信号を生成し、生成した2×X個のパルス信号を出力するシフトレジスタと、2×X個のパルス信号に従って、電圧信号を生成し、生成した電圧信号を第3のクロック信号として出力する分周信号出力回路と、を具備し、分周信号出力回路は、それぞれソース、ドレイン、及びゲートを有し、ゲートのそれぞれに、2×X個のパルス信号における1個目乃至X個目のパルス信号のうち、互いに異なるパルス信号が入力され、電圧信号の電圧を第1の電圧に設定するか否かを制御するX個の第1のトランジスタと、それぞれソース、ドレイン、及びゲートを有し、ゲートのそれぞれに、2×X個のパルス信号におけるX1個目乃至2×X個目のパルス信号のうち、互いに異なるパルス信号が入力され、電圧信号の電圧を第2の電圧に設定するか否かを制御するX個の第2のトランジスタと、を備える分周回路である。本発明の一態様により、周期の短いクロック信号であっても分周動作における動作不良を抑制することができる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではないとする。また、各実施の形態に示す内容は、互いに適宜組み合わせ、又は置き換えを行うことができる。実施の形態1本実施の形態では、シフトレジスタを具備する分周回路について説明する。本実施の形態の分周回路の構成について、図1を用いて説明する。図1は、本実施の形態における分周回路の構成例を示すブロック図である。図1に示す分周回路は、シフトレジスタ101と、分周信号出力回路DIVOUTともいう102と、を具備する。シフトレジスタ101には、クロック信号が入力される。クロック信号としては、例えばクロック信号CLK1信号CLK1ともいう及びクロック信号CLK2信号CLK2ともいうがシフトレジスタ101に入力される。また、シフトレジスタ101は、2×X個Xは2以上の自然数のパルス信号を出力する。本実施の形態の分周回路における信号としては、例えば電圧を用いた信号を用いることができる。電圧を用いた信号電圧信号ともいうとしては、少なくとも第1の電圧及び第2の電圧に変化するアナログ信号又はデジタル信号を用いることができる。例えばクロック信号などの2値のデジタル信号は、ローレベル及びハイレベルになることにより、第1の電圧ローレベルの電圧及び第2の電圧ハイレベルの電圧に変化する信号である。また、ハイレベルの電圧及びローレベルの電圧は、それぞれ一定値であることが好ましい。しかし、電子回路では、例えばノイズなどの影響があるため、ハイレベルの電圧及びローレベルの電圧は、一定値ではなく、それぞれ実質的に同等とみなすことができる一定の範囲内の値であればよい。また、本実施の形態の分周回路における信号として第1の電圧乃至第3の電圧となる信号を用いてもよい。第3の電圧としては、例えば第2の電圧以上の値の電圧を用いることができる。なお、一般的に電圧とは、ある二点間における電位の差電位差ともいうのことをいう。しかし、電圧及び電位の値は、回路図などにおいていずれもボルトVで表されることがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、ある一点の電位と基準となる電位基準電位ともいうとの電位差を、該一点の電圧として用いる場合がある。信号CLK1及び信号CLK2は、互いに1/2周期ずれているクロック信号である。また、シフトレジスタ101は、P個P=2×Xの順序回路FFともいう順序回路101_1乃至順序回路101_Pを用いて構成されるP段の順序回路を備える。順序回路には、信号CLK1又は信号CLK2が入力される。また、順序回路は、入力されたクロック信号に応じて電圧が設定された信号を出力信号として出力する。また、順序回路は、例えば出力信号の電圧を制御するためのトランジスタを用いて構成される。なお、分周回路において、トランジスタは、特に指定する場合を除き、ソース、ドレイン、及びゲートを少なくとも有する。ソースとは、ソース領域、ソース電極の一部若しくは全部、又はソース配線の一部若しくは全部のことをいう。また、ソース電極とソース配線とを区別せずにソース電極及びソース配線の両方の機能を有する導電層をソースという場合がある。ドレインとは、ドレイン領域、ドレイン電極の一部若しくは全部、又はドレイン配線の一部若しくは全部のことをいう。また、ドレイン電極とドレイン配線とを区別せずにドレイン電極及びドレイン配線の両方の機能を有する導電層をドレインという場合がある。ゲートとは、ゲート電極の一部若しくは全部、又はゲート配線の一部若しくは全部のことをいう。また、ゲート電極とゲート配線とを区別せずにゲート電極及びゲート配線の両方の機能を有する導電層をゲートという場合がある。また、トランジスタの構造や動作条件などによって、トランジスタのソースとドレインは、互いに入れ替わる場合がある。また、分周回路におけるトランジスタとしては、例えば元素周期表における第14族の半導体シリコンなどを用いた半導体層又は酸化物半導体層を含むトランジスタを用いることができる。上記第14族の半導体を用いた半導体層又は酸化物半導体層は、トランジスタのチャネル形成層としての機能を有する。また、上記酸化物半導体層は、高純度化することにより、真性I型ともいう、又は実質的に真性にさせた半導体層である。なお、高純度化とは、酸化物半導体層中の水素を極力排除すること、及び酸化物半導体層に酸素を供給して酸化物半導体層中の酸素欠乏に起因する欠陥を低減することの少なくとも一方を含む概念である。また、分周回路におけるトランジスタを全て同一の導電型のトランジスタにすることができる。全て同一の導電型のトランジスタを用いることにより、互いに異なる導電型である複数のトランジスタを用いる場合より製造工程を簡略にすることができる。順序回路は、自身の出力信号の電圧を制御するためのトランジスタがオン状態になることにより、出力信号の電圧をクロック信号の電圧に応じた値に設定する。例えば奇数段の順序回路において、出力信号の電圧を制御するためのトランジスタは、出力信号の電圧を信号CLK1に応じた値の電圧に設定する。また、偶数段の順序回路において、出力信号の電圧を制御するためのトランジスタは、出力信号の電圧を信号CLK2に応じた値の電圧に設定する。また、上記出力信号の電圧を制御するためのトランジスタは、ゲートと、ソース及びドレインの一方との間に容量を有する。このため、順序回路は、トランジスタのゲートの電圧を電源電圧以上に設定することができる。これにより、出力信号の電圧が所望の値になるまでの時間を短くすることができ、また、少なくとも一部の出力信号の電圧の値を電源電圧以上にすることができる。上記ゲートと、ソース及びドレインの一方との間の容量としては、寄生容量又は別途設けられた容量素子などを用いることができる。分周信号出力回路102には、2×X個のパルス信号が入力される。分周信号出力回路102は、入力された2×X個のパルス信号に従って、信号CLK1の周期のX倍の周期である信号CLK3となる信号を生成し、生成した信号CLK3となる信号を出力信号として出力する機能を有する。なお、信号CLK1の周期のX倍の周期である信号を生成することを分周ともいう。分周信号出力回路102は、少なくともX個のトランジスタTr1及びX個のトランジスタTr2を備える。X個のトランジスタTr1のゲートには、1個目乃至X個目の異なるパルス信号が入力され、トランジスタTr1は、所定の時間における信号CLK3となる信号の電圧を第1の電圧に設定するか否かを制御する機能を有する。X個のトランジスタTr2のゲートには、X1個目乃至2×X個目の異なるパルス信号が入力され、トランジスタTr2は、所定の時間における信号CLK3となる信号の電圧を第2の電圧に設定するか否かを制御する機能を有する。本実施の形態の分周回路の一例は、シフトレジスタ及び分周信号出力回路を具備し、シフトレジスタは、第1のクロック信号及び第2のクロック信号に従って2×X個のパルス信号を出力する機能を有し、分周信号出力回路は、2×X個のパルス信号に従ってX個の第1のトランジスタ及びX個の第2のトランジスタのそれぞれを順次オン状態にすることにより、第3のクロック信号となる信号の電圧を設定し、第1のクロック信号の周期のX倍の周期である第3のクロック信号を出力する構成である。本実施の形態の分周回路におけるシフトレジスタは、パルス信号の電圧が所望の値になるまでの時間が短い。これは、例えばクロック信号の電圧に応じて出力信号となるパルス信号の電圧を設定するためである。よって、該シフトレジスタを用いることにより、分周回路の動作速度を向上させることができ、分周動作における動作不良を抑制することができる。実施の形態2本実施の形態では、上記実施の形態1における分周回路の構成例について説明する。まず、上記実施の形態の分周回路のシフトレジスタにおける各順序回路の構成例について、図2を用いて説明する。図2は、本実施の形態の分周回路のシフトレジスタにおける順序回路の構成例を示す図である。各順序回路には、セット信号ST11信号ST11ともいう、リセット信号RS11信号RS11ともいう、リセット信号RS12信号RS12ともいう、クロック信号CK11信号CK11ともいう、クロック信号CK12信号CK12ともいう、及び電源電圧Vpが入力される。また、各順序回路は、出力信号OUT11信号OUT11ともいうを出力する。図2Aは、1段目の順序回路の構成例を示す図である。図2Aに示す順序回路は、トランジスタ101a乃至トランジスタ101kを備える。トランジスタ101aのソース及びドレインの一方には、電圧Vaが入力され、トランジスタ101aのゲートには、信号ST11が入力される。トランジスタ101bのソース及びドレインの一方には、電圧Vaが入力され、トランジスタ101bのゲートには、信号RS11が入力される。トランジスタ101cのソース及びドレインの一方は、トランジスタ101bのソース及びドレインの他方に電気的に接続され、トランジスタ101cのソース及びドレインの他方には、電圧Vbが入力され、トランジスタ101cのゲートには、信号ST11が入力される。なお、電圧Va及び電圧Vbの一方は、高電源電圧Vddであり、電圧Va及び電圧Vbの他方は、低電源電圧Vssである。高電源電圧Vddは、相対的に低電源電圧Vssより高い値の電圧であり、低電源電圧Vssは、相対的に高電源電圧Vddより低い値の電圧である。電圧Va及び電圧Vbの値は、例えばトランジスタの極性などにより互いに入れ替わる場合がある。また、電圧Va及び電圧Vbの電位差が電源電圧Vpとなる。トランジスタ101dのソース及びドレインの一方には、電圧Vaが入力され、トランジスタ101dのゲートには、信号CK12が入力される。トランジスタ101eのソース及びドレインの一方は、トランジスタ101dのソース及びドレインの他方に電気的に接続され、トランジスタ101eのソース及びドレインの他方は、トランジスタ101bのソース及びドレインの他方に電気的に接続され、トランジスタ101eのゲートには、信号RS12が入力される。トランジスタ101fのソース及びドレインの一方は、トランジスタ101aのソース及びドレインの他方に電気的に接続され、トランジスタ101fのゲートには、電圧Vaが入力される。なお、トランジスタ101fのソース及びドレインの一方と、トランジスタ101aのソース及びドレインの他方との接続箇所をノードNA1ともいう。トランジスタ101gのソース及びドレインの一方は、トランジスタ101aのソース及びドレインの他方に電気的に接続され、トランジスタ101gのソース及びドレインの他方には、電圧Vbが入力され、トランジスタ101gのゲートは、トランジスタ101eのソース及びドレインの他方に電気的に接続される。トランジスタ101hのソース及びドレインの一方には、信号CK11が入力され、トランジスタ101hのゲートは、トランジスタ101fのソース及びドレインの他方に電気的に接続される。なお、トランジスタ101hのゲートと、トランジスタ101fのソース及びドレインの他方との接続箇所をノードNB1ともいう。トランジスタ101iのソース及びドレインの一方は、トランジスタ101hのソース及びドレインの他方に電気的に接続され、トランジスタ101iのソース及びドレインの他方には、電圧Vbが入力され、トランジスタ101iのゲートは、トランジスタ101eのソース及びドレインの他方に電気的に接続される。なお、トランジスタ101iのゲートと、トランジスタ101bのソース及びドレインの他方、トランジスタ101cのソース及びドレインの一方、トランジスタ101eのソース及びドレインの他方、トランジスタ101gのゲート、並びにトランジスタ101kのソース及びドレインの一方との接続箇所をノードNC1ともいう。トランジスタ101jのソース及びドレインの一方には、電圧Vaが入力され、トランジスタ101jのソース及びドレインの他方は、トランジスタ101aのソース及びドレインの他方に電気的に接続され、トランジスタ101jのゲートには、信号FBが入力される。信号FBは、P段目の順序回路101_Pの信号OUT11信号OUT11101_Pともいうであるフィードバック信号である。トランジスタ101kのソース及びドレインの一方は、トランジスタ101bのソース及びドレインの他方に電気的に接続され、トランジスタ101kのソース及びドレインの他方には、電圧Vbが入力され、トランジスタ101kのゲートには、信号FBが入力される。図2Bは、2段目乃至P/21段目の順序回路の構成例を示す図である。図2Bに示す順序回路は、図2Aに示す順序回路の構成からトランジスタ101j及びトランジスタ101kを除いた構成と同じ構成である。よって、図2Aに示す順序回路の構成例の説明を適宜援用する。図2Cは、P/22段目乃至P段目の順序回路の構成例を示す図である。図2Cに示す順序回路は、図2Bに示す順序回路の構成に加え、ノードNB1の電圧を、信号OUT12として出力する構成である。よって、図2Bに示す順序回路と同じ構成の部分は、図2Aに示す順序回路の説明を適宜援用する。さらに、1段目の順序回路には、信号ST11として、スタート信号SP信号SPともいうが入力される。信号SPは、パルス信号である。また、Q1Qは1以上P-1以下の自然数段目の順序回路には、信号ST11として、Q段目の順序回路の信号OUT11が入力される。また、UUは1以上P-1以下の自然数段目の順序回路には、信号RS11として、U1段目の順序回路の信号OUT11が入力される。また、P段目の順序回路には、信号RS11として、1段目の順序回路の信号OUT11が入力される。また、偶数段目の順序回路には、信号CK11として、信号CLK2が入力され、信号CK12として、信号CLK1が入力される。また、奇数段目の順序回路には、信号CK11及び信号CK12として、信号CLK1が入力される。また、各順序回路には、信号RS12として、信号RSTが入力される。信号RSTは、パルス信号である。なお、信号RSTを用いて信号SPを生成することもできる。次に、本実施の形態の分周回路における分周信号出力回路の構成例について、図3を用いて説明する。図3は、本実施の形態の分周回路における分周信号出力回路の構成例を示す図である。図3Aに示す分周信号出力回路は、シフトレジスタが4段の順序回路により構成される場合の分周信号出力回路である。図3Aに示す分周信号出力回路は、トランジスタ102a乃至トランジスタ102mと、遅延回路102DL1と、遅延回路102DL2と、を備える。また、図3Aに示す分周信号出力回路には、信号S1A、信号S1B、信号S2A、信号S2B、クロック信号CK21信号CK21ともいう、リセット信号RS21信号RS21ともいう、及び電源電圧Vpが入力される。また、図3Aに示す分周信号出力回路は、出力信号OUT21信号OUT21ともいうを出力する。信号OUT21は、クロック信号CLK1の周期をN倍に分周したクロック信号である。トランジスタ102aのソース及びドレインの一方には、電圧Vaが入力され、トランジスタ102aのゲートには、信号S1Bが入力される。トランジスタ102bのソース及びドレインの一方には、電圧Vaが入力され、トランジスタ102bのゲートには、信号S2Bが入力される。トランジスタ102cのソース及びドレインの一方は、トランジスタ102bのソース及びドレインの他方に電気的に接続され、トランジスタ102cのソース及びドレインの他方には、電圧Vbが入力され、トランジスタ102cのゲートは、信号S1Bが入力される。トランジスタ102dのソース及びドレインの一方には、電圧Vaが入力され、トランジスタ102dのゲートには、信号CK21が入力される。トランジスタ102eのソース及びドレインの一方は、トランジスタ102dのソース及びドレインの他方に電気的に接続され、トランジスタ102eのソース及びドレインの他方は、トランジスタ102bのソース及びドレインの他方に電気的に接続され、トランジスタ102eのゲートには、信号RS21が入力される。トランジスタ102fのソース及びドレインの一方は、トランジスタ102aのソース及びドレインの他方に電気的に接続され、トランジスタ102fのゲートには、電圧Vaが入力される。なお、トランジスタ102fのソース及びドレインの一方と、トランジスタ102aのソース及びドレインの他方との接続箇所をノードNA2ともいう。トランジスタ102gのソース及びドレインの一方は、トランジスタ102aのソース及びドレインの他方に電気的に接続され、トランジスタ102gのソース及びドレインの他方には、電圧Vbが入力され、トランジスタ102gのゲートは、トランジスタ102bのソース及びドレインの他方に電気的に接続される。なお、トランジスタ102gのゲートと、トランジスタ102bのソース及びドレインの他方、トランジスタ102cのソース及びドレインの一方、並びにトランジスタ102eのソース及びドレインの他方との接続箇所をノードNC2ともいう。トランジスタ102hのソース及びドレインの一方には、信号CK21が入力され、トランジスタ102hのゲートは、トランジスタ102fのソース及びドレインの他方に電気的に接続される。なお、トランジスタ102hのゲートと、トランジスタ102fのソース及びドレインの他方との接続箇所をノードNB2ともいう。トランジスタ102iのソース及びドレインの一方には、電圧Vaが入力され、トランジスタ102iのソース及びドレインの他方は、トランジスタ102hのソース及びドレインの他方に電気的に接続され、トランジスタ102iのゲートには、遅延回路102DL1を介して信号S2Aが入力される。トランジスタ102jのソース及びドレインの一方は、トランジスタ102hのソース及びドレインの他方に電気的に接続され、トランジスタ102jのソース及びドレインの他方には、電圧Vbが入力され、トランジスタ102jのゲートには、信号S1Bが入力される。トランジスタ102kのソース及びドレインの一方には、電圧Vaが入力され、トランジスタ102kのソース及びドレインの他方は、トランジスタ102hのソース及びドレインの他方に電気的に接続され、トランジスタ102kのゲートには、信号S2Bが入力される。トランジスタ102lのソース及びドレインの一方は、トランジスタ102hのソース及びドレインの他方に電気的に接続され、トランジスタ102lのソース及びドレインの他方には、電圧Vbが入力され、トランジスタ102lのゲートには、信号S1Aが入力される。トランジスタ102mのソース及びドレインの一方は、トランジスタ102fのソース及びドレインの他方に電気的に接続され、トランジスタ102mのソース及びドレインの他方には、電圧Vbが入力され、トランジスタ102mのゲートには、遅延回路102DL1及び遅延回路102DL2を介して信号S2Aが入力される。また、図3Aに示す順序回路には、信号CK21として、信号CLK1が入力され、信号RS21として、信号RSTが入力され、信号S1Aとして、シフトレジスタ101における1段目の順序回路の信号OUT11信号OUT11101_1ともいうが入力され、信号S1Bとして、シフトレジスタ101における2段目の順序回路の信号OUT11信号OUT11101_2ともいうが入力され、信号S2Aとして、シフトレジスタ101における3段目の順序回路の信号OUT11信号OUT11101_3ともいうが入力され、信号S2Bとして、シフトレジスタ101における4段目の順序回路101_4の信号OUT12信号OUT12101_4ともいうが入力される。また、図3B示す分周信号出力回路は、シフトレジスタ101が8段の順序回路により構成される場合の分周信号出力回路である。図3Bに示す分周信号出力回路は、図3Aに示す分周信号出力回路の構成に加え、トランジスタ102n乃至トランジスタ102qを備え、さらに信号S1C、信号S1D、信号S2C、及び信号S2Dが入力される。トランジスタ102nのソース及びドレインの一方には、電圧Vaが入力され、トランジスタ102nのソース及びドレインの他方は、トランジスタ102hのソース及びドレインの他方に電気的に接続され、トランジスタ102nのゲートには、信号S2Cが入力される。トランジスタ102oのソース及びドレインの一方は、トランジスタ102hのソース及びドレインの他方に電気的に接続され、トランジスタ102oのソース及びドレインの他方には、電圧Vbが入力され、トランジスタ102oのゲートには、信号S1Cが入力される。トランジスタ102pのソース及びドレインの一方には、電圧Vaが入力され、トランジスタ102pのソース及びドレインの他方は、トランジスタ102hのソース及びドレインの他方に電気的に接続され、トランジスタ102pのゲートには、信号S2Dが入力される。トランジスタ102qのソース及びドレインの一方は、トランジスタ102hのソース及びドレインの他方に電気的に接続され、トランジスタ102qのソース及びドレインの他方には、電圧Vbが入力され、トランジスタ102qのゲートには、信号S1Dが入力される。また、図3Bに示す分周信号出力回路には、信号CK21として、信号CLK1が入力され、信号RS21として、信号RSTが入力され、信号S1Aとして、シフトレジスタ101における1段目の順序回路の信号OUT11が入力され、信号S1Bとして、シフトレジスタ101における2段目の順序回路の信号OUT11が入力され、信号S1Cとして、シフトレジスタ101における3段目の順序回路の信号OUT11が入力され、信号S1Dとして、シフトレジスタ101における4段目の順序回路の信号OUT12が入力され、信号S2Aとして、シフトレジスタ101における5段目の順序回路の信号OUT11信号OUT11101_5ともいうが入力され、信号S2Bとして、シフトレジスタ101における6段目の順序回路の信号OUT12信号OUT12101_6ともいうが入力され、信号S2Cとして、シフトレジスタ101における7段目の順序回路の信号OUT12信号OUT12101_7ともいうが入力され、信号S2Dとして、シフトレジスタ101における8段目の順序回路の信号OUT12信号OUT12101_8ともいうが入力される。なお、遅延回路102DL1及び遅延回路102DL2としては、例えば互いに並列接続で電気的に接続された2N個Nは自然数のインバータを用いて構成される。次に、本実施の形態の分周回路の動作例について説明する。まず、分周回路におけるシフトレジスタ101の動作例について、図4を用いて説明する。図4は、本実施の形態の分周回路におけるシフトレジスタの動作例を説明するためのタイミングチャートである。なお、ここでは、一例としてトランジスタ101a乃至トランジスタ101iのそれぞれを、全てN型の導電型とし、電圧Vaとして高電源電圧Vddが入力され、電圧Vbとして低電源電圧Vssが入力されるものとする。図4Aは、奇数段における順序回路の動作例を説明するためのタイミングチャートである。図4Aでは、時刻T11において、信号CK11及び信号CK12がハイレベルになり、信号ST11はローレベルであり、信号RS11はローレベルであり、信号RS12がハイレベルになる。このとき、順序回路はリセット状態になる。また、トランジスタ101b及びトランジスタ101cがオフ状態になり、トランジスタ101d及びトランジスタ101eがオン状態になるため、ノードNC1の電圧VNC1ともいうが電圧Vaと同等の値になり、トランジスタ101g及びトランジスタ101iがオン状態になる。また、トランジスタ101aがオフ状態になり、トランジスタ101gがオン状態であるため、ノードNA1の電圧VNA1ともいうが電圧Vbと同等の値になる。また、トランジスタ101fがオン状態であるため、ノードNB1の電圧VNB1ともいうが電圧Vbと同等の値になり、トランジスタ101hがオフ状態になる。また、トランジスタ101hがオフ状態になり、トランジスタ101iがオン状態になるため、信号OUT11がローレベルになる。次に、時刻T12において、信号CK11及び信号CK12がローレベルになり、信号ST11がハイレベルになり、信号RS11はローレベルのままであり、信号RS12はハイレベルのままである。このとき、順序回路はセット状態になる。また、トランジスタ101bはオフ状態のままであり、トランジスタ101cがオン状態になり、トランジスタ101dがオフ状態になり、トランジスタ101eはオン状態のままであるため、ノードNC1の電圧は電圧Vbと同等の値のままであり、トランジスタ101g及びトランジスタ101iがオフ状態になる。また、トランジスタ101aがオン状態になり、トランジスタ101gがオフ状態になるため、ノードNA1の電圧が電圧Vaと同等の値になる。また、トランジスタ101fはオン状態であるため、ノードNB1の電圧が電圧Vaと同等の値になり、トランジスタ101hがオン状態になり、ノードNA1の電圧及びノードNB1の電圧が電圧Vaと同等の値になると、トランジスタ101fがオフ状態になる。また、トランジスタ101hがオン状態になり、トランジスタ101iがオフ状態になるため、信号OUT11はローレベルのままである。次に、時刻T13において、信号CK11及び信号CK12がハイレベルになり、信号ST11がローレベルになり、信号RS11はローレベルのままであり、信号RS12がローレベルになる。このとき、トランジスタ101bはオフ状態のままであり、トランジスタ101cがオフ状態になり、トランジスタ101dがオン状態になり、トランジスタ101eがオフ状態になるため、ノードNC1の電圧は電圧Vbと同等の値のままであり、トランジスタ101g及びトランジスタ101iはオフ状態のままである。また、トランジスタ101aがオフ状態になり、トランジスタ101gはオフ状態のままであるため、ノードNA1は電圧Vaと同等の値のままである。また、トランジスタ101fはオフ状態のままであり、ノードNB1が浮遊状態になる。また、トランジスタ101hはオン状態のままであり、トランジスタ101iはオフ状態のままであるため、トランジスタ101hのソース及びドレインの他方の電圧が上昇する。すると、トランジスタ101hのゲートと、ソース及びドレインの他方との間に生じる寄生容量による容量結合により、ノードNB1の電圧が上昇する。いわゆるブートストラップである。ノードNB1の電圧は、電圧Vaとトランジスタ101hの閾値電圧Vth101hともいうの和よりもさらに大きい値、すなわち、VaVth101hVxまで上昇する。このときトランジスタ101hはオン状態のままである。また、信号OUT11がハイレベルになる。次に、時刻T14において、信号CK11及び信号CK12がローレベルになり、信号ST11はローレベルのままであり、信号RS11がハイレベルになり、信号RS12はローレベルのままである。このとき、トランジスタ101bがオン状態になり、トランジスタ101c及びトランジスタ101eはオフ状態のままであり、トランジスタ101dがオフ状態になるため、ノードNC1の電圧が電圧Vaと同等の値になり、トランジスタ101g及びトランジスタ101iがオン状態になる。また、トランジスタ101aはオフ状態のままであり、トランジスタ101gがオン状態になるため、ノードNA1の電圧が電圧Vbと同等の値になり、トランジスタ101fがオン状態になる。また、トランジスタ101fがオン状態になるため、ノードNB1の電圧が電圧Vbと同等の値になり、トランジスタ101hがオフ状態になる。また、トランジスタ101hがオフ状態になり、トランジスタ101iがオン状態になるため、信号OUT11がローレベルになる。以上のように、奇数段の順序回路は、信号OUT11のパルスを出力する。さらに図4Bは、偶数段における順序回路の動作例を説明するためのタイミングチャートである。図4Bでは、時刻T11において、信号CK11がローレベルであり、信号CK12がハイレベルであり、信号ST11がローレベルであり、信号RS11がローレベルであり、信号RS12がハイレベルである。このとき、順序回路はリセット状態になる。また、トランジスタ101b及びトランジスタ101cがオフ状態になり、トランジスタ101d及びトランジスタ101eがオン状態になるため、ノードNC1の電圧が電圧Vaと同等の値になり、トランジスタ101g及びトランジスタ101iがオン状態になる。また、トランジスタ101aがオフ状態になり、トランジスタ101gがオン状態になるため、ノードNA1の電圧が電圧Vbと同等の値になる。また、トランジスタ101fはオン状態であるため、ノードNB1の電圧が電圧Vbと同等の値になり、トランジスタ101hがオフ状態になる。また、トランジスタ101hがオフ状態になり、トランジスタ101iがオン状態になるため、信号OUT11がローレベルになる。次に、時刻T12において、信号CK11がハイレベルになり、信号CK12がローレベルになり、信号ST11はローレベルのままであり、信号RS11はローレベルであり、信号RS12はハイレベルのままである。このとき、トランジスタ101b及びトランジスタ101cはオフ状態のままであり、トランジスタ101eはオン状態のままであり、トランジスタ101dがオフ状態になるため、ノードNC1の電圧は電圧Vaと同等の値のままであり、トランジスタ101g及びトランジスタ101iはオン状態のままである。また、トランジスタ101aはオフ状態のままであり、トランジスタ101gはオン状態のままであるため、ノードNA1の電圧は電圧Vbと同等の値のままである。また、トランジスタ101fはオン状態のままであるため、ノードNB1の電圧は電圧Vbと同等の値のままであり、トランジスタ101hはオフ状態のままである。また、トランジスタ101hはオフ状態のままであり、トランジスタ101iはオン状態のままであるため、信号OUT11はローレベルのままである。次に、時刻T13において、信号CK11がローレベルになり、信号CK12がハイレベルになり、信号ST11がハイレベルになり、信号RS11はローレベルのままであり、信号RS12がローレベルになる。このとき、順序回路はセット状態になる。また、トランジスタ101bはオフ状態のままであり、トランジスタ101cがオン状態になり、トランジスタ101dがオン状態になり、トランジスタ101eはオフ状態になるため、ノードNC1の電圧は電圧Vbと同等の値になり、トランジスタ101g及びトランジスタ101iがオフ状態になる。また、トランジスタ101aがオン状態になり、トランジスタ101gがオフ状態になるため、ノードNA1の電圧は電圧Vaと同等の値になる。また、トランジスタ101fはオン状態のままであるため、ノードNB1の電圧が電圧Vaと同等の値になり、トランジスタ101hがオン状態になる。さらに、ノードNA1の電圧及びノードNB1の電圧が電圧Vaと同等の値になると、トランジスタ101fがオフ状態になる。また、トランジスタ101hがオン状態になり、トランジスタ101iがオフ状態になるため、信号OUT11はローレベルのままである。次に、時刻T14において、信号CK11がハイレベルになり、信号CK12がローレベルになり、信号ST11がローレベルになり、信号RS11はローレベルのままであり、信号RS12はローレベルのままである。このとき、トランジスタ101b及びトランジスタ101eはオフ状態のままであり、トランジスタ101c及びトランジスタ101dがオフ状態になるため、ノードNC1の電圧は電圧Vbと同等の値のままであり、トランジスタ101g及びトランジスタ101iはオフ状態のままである。また、トランジスタ101aがオフ状態になり、トランジスタ101gはオフ状態のままであるため、ノードNA1の電圧は、電圧Vaと同等の値のままである。また、トランジスタ101fはオフ状態のままであり、ノードNB1が浮遊状態になり、トランジスタ101hはオン状態のままであり、トランジスタ101iはオフ状態のままであるため、トランジスタ101hのソース及びドレインの他方の電圧が上昇する。すると、トランジスタ101hのゲートと、ソース及びドレインの他方との間に生じる寄生容量による容量結合により、ノードNB1の電圧が上昇する。ノードNB1の電圧は、電圧Vaとトランジスタ101hの閾値電圧Vth101hともいうの和よりもさらに大きい値、すなわち、VaVth101hVxまで上昇する。このときトランジスタ101hはオン状態のままであり、トランジスタ101iはオフ状態のままであるため、信号OUT11がハイレベルになる。次に、時刻T15において、信号CK11がローレベルになり、信号CK12がハイレベルになり、信号ST11はローレベルのままであり、信号RS11がハイレベルになり、信号RS12はローレベルのままである。このとき、トランジスタ101c及びトランジスタ101eはオフ状態のままであり、トランジスタ101bがオン状態になるため、ノードNC1の電圧が電圧Vaと同等の値になり、トランジスタ101g及びトランジスタ101iがオン状態になる。また、トランジスタ101aはオフ状態のままであり、トランジスタ101gがオン状態になるため、ノードNA1の電圧が電圧Vbと同等の値になる。また、トランジスタ101fがオン状態になるため、ノードNB1の電圧が電圧Vbと同等の値になり、トランジスタ101hはオフ状態になる。また、トランジスタ101hがオフ状態になり、トランジスタ101iがオン状態になるため、信号OUT11がローレベルになる。以上のように、順序回路は、信号OUT11のパルスを出力する。さらに、図2Aに示す順序回路の動作例について、図4Aを用いて説明した順序回路の動作例の説明を援用して説明する。図2Aに示す順序回路は、図2Bに示す順序回路の動作に加え、信号FBのパルスが入力されると、トランジスタ101j及びトランジスタ101kがオン状態になる。トランジスタ101jがオン状態になると、ノードNA1の電圧が電圧Vaと同等の値になり、トランジスタ101fがオフ状態になる。また、トランジスタ101kがオン状態になると、ノードNB1の電圧が電圧Vbと同等の値になり、トランジスタ101g及びトランジスタ101iがオフ状態になる。さらに、図2Cに示す順序回路の動作は、上記で説明した図2Bに示す順序回路の動作例の説明と同じであるため、図2Bに示す順序回路の動作例の説明を適宜援用する。さらに、図4Cは、図1に示すシフトレジスタの動作例を説明するためのタイミングチャートである。図4Cでは、まず信号RSTのパルスが入力されることにより、各順序回路はリセット状態になり、その後信号SPのパルスが入力されることにより、1段目の順序回路101_1はセット状態になり、次の期間において1段目の順序回路101_1は、信号OUT11のパルスを出力する。さらに、1段目の順序回路101_1の信号OUT11のパルスがセット信号ST11として2段目の順序回路101_2に入力されることにより、2段目の順序回路101_2はセット状態になり、次の期間において2段目の順序回路101_2は、信号OUT11のパルスを出力する。上記動作をP段目の順序回路101_Pまで順次行い、1段目の順序回路101_1の信号OUT11乃至P段目の順序回路101_Pの信号OUT11において、パルスを順次出力する。以上が本実施の形態の分周回路におけるシフトレジスタの動作例である。さらに、本実施の形態の分周回路における分周信号出力回路の動作例として、図3Aに示す構成の分周信号出力回路の動作例について図5を用いて説明する。図5は、図3Aに示す構成の分周信号出力回路の動作例を説明するためのタイミングチャートである。図5では、時刻T21において、信号CK21がハイレベルになり、信号RS21がハイレベルになり、信号S1Aはローレベルであり、信号S1Bはローレベルであり、信号S2Aはローレベルであり、信号S2Bの電圧は電圧Vbと同等の値である。このとき、分周信号出力回路はリセット状態になる。また、トランジスタ102b及びトランジスタ102cがオフ状態になり、トランジスタ102d及びトランジスタ102eがオン状態になるため、ノードNC2の電圧VNC2ともいうが電圧Vaと同等の値になり、トランジスタ102gがオン状態になる。また、トランジスタ102gがオン状態になり、トランジスタ102aがオフ状態になるため、ノードNA2の電圧VNA2ともいうは、電圧Vbと同等の値になる。また、トランジスタ102fがオン状態であるため、ノードNB2の電圧VNB2ともいうが電圧Vbと同等の値になり、トランジスタ102hがオフ状態になる。また、トランジスタ102h、トランジスタ102i、トランジスタ102j、トランジスタ102k、トランジスタ102l、及びトランジスタ102mがオフ状態になるため、信号OUT21は、前期間の状態を維持する。次に、時刻T22において、信号CK21がローレベルになり、信号RS21はハイレベルのままであり、信号S1Aはローレベルのままであり、信号S1Bはローレベルのままであり、信号S2Aはローレベルのままであり、信号S2Bの電圧は電圧Vbと同等の値のままである。このとき、トランジスタ102b及びトランジスタ102cはオフ状態のままであり、トランジスタ102dがオフ状態になり、トランジスタ102eはオン状態のままであるため、ノードNC2の電圧は電圧Vaと同等の値のままであり、トランジスタ102gはオン状態のままである。また、トランジスタ102aはオフ状態のままであり、トランジスタ102gはオン状態のままであるため、ノードNA2の電圧は電圧Vbと同等の値のままである。また、トランジスタ102fはオン状態のままであるため、ノードNB2の電圧が電圧Vbと同等の値のままであり、トランジスタ102hはオフ状態のままである。また、トランジスタ102h、トランジスタ102i、トランジスタ102j、トランジスタ102k、トランジスタ102l、及びトランジスタ102mはオフ状態のままであるため、信号OUT21は前期間の状態を維持する。次に、時刻T23において、信号CK21がハイレベルになり、信号RS21がローレベルになり、信号S1Aがハイレベルになり、信号S1Bはローレベルのままであり、信号S2Aはローレベルのままであり、信号S2Bの電圧は電圧Vbと同等の値のままである。このとき、トランジスタ102b及びトランジスタ102cはオフ状態のままであり、トランジスタ102dがオン状態になり、トランジスタ102eがオフ状態になるため、ノードNC2の電圧は電圧Vaと同等の値のままであり、トランジスタ102gはオン状態のままである。また、トランジスタ102aはオフ状態のままであり、トランジスタ102gはオン状態のままであるため、ノードNA2の電圧は電圧Vbと同等の値のままである。また、トランジスタ102fはオン状態のままであるため、ノードNB2の電圧が電圧Vbと同等の値のままであり、トランジスタ102hはオフ状態のままである。また、トランジスタ102lがオン状態になり、トランジスタ102h、トランジスタ102i、トランジスタ102j、トランジスタ102k、及びトランジスタ102mはオフ状態のままであるため、信号OUT21がローレベルになる。次に、時刻T24において、信号CK21がローレベルになり、信号RS21はローレベルのままであり、信号S1Aがローレベルになり、信号S1Bがハイレベルになり、信号S2Aはローレベルのままであり、信号S2Bの電圧は電圧Vbと同等の値のままである。このとき、トランジスタ102b及びトランジスタ102eはオフ状態のままであり、トランジスタ102cがオン状態になり、トランジスタ102dがオフ状態になるため、ノードNC2の電圧が電圧Vbと同等の値になり、トランジスタ102gがオフ状態になる。また、トランジスタ102aがオン状態になり、トランジスタ102gがオフ状態になるため、ノードNA2の電圧が電圧Vaと同等の値になる。また、トランジスタ102fはオン状態であるため、ノードNB2の電圧が電圧Vaと同等の値になり、トランジスタ102hがオン状態になり、ノードNA2の電圧及びノードNB2の電圧が電圧Vaと同等の値になると、トランジスタ102fがオフ状態になる。また、トランジスタ102lがオフ状態になり、トランジスタ102h及びトランジスタ102jがオン状態になり、トランジスタ102i、トランジスタ102k、及びトランジスタ102mはオフ状態のままであるため、信号OUT21はローレベルのままである。次に、時刻T25では、信号CK21がハイレベルになり、信号RS21はローレベルのままであり、信号S1Aはローレベルのままであり、信号S1Bがローレベルになり、信号S2Aがハイレベルになり、信号S2Bの電圧が電圧Vaと同等の値になる。このとき、トランジスタ102aがオフ状態になり、トランジスタ102fはオフ状態のままであるため、ノードNB2が浮遊状態になる。また、トランジスタ102hはオン状態のままであるため、トランジスタ102hのソース及びドレインの他方の電圧が上昇する。すると、トランジスタ102hのゲートと、ソース及びドレインの他方との間に生じる寄生容量による容量結合により、ノードNB2の電圧が上昇する。いわゆるブートストラップである。ノードNB2の電圧は、電圧Vaとトランジスタ102hの閾値電圧Vth102hともいうの和よりもさらに大きい値、すなわち、VaVth102hVxまで上昇する。このときトランジスタ102hはオン状態のままである。また、トランジスタ102i及びトランジスタ102kがオン状態になり、トランジスタ102jがオフ状態になり、トランジスタ102hはオン状態のままであり、トランジスタ102lはオフ状態のままであるため、信号OUT21がハイレベルになる。また、トランジスタ102b及びトランジスタ102dがオン状態になり、トランジスタ102cがオフ状態になり、トランジスタ102eはオフ状態のままであるため、ノードNC2の電圧が電圧Vaと同等の値になり、トランジスタ102gがオン状態になる。トランジスタ102gがオン状態であり、トランジスタ102aがオフ状態であるため、ノードNB2の電圧は電圧Vbと同等の値になる。また、トランジスタ102fがオン状態になり、トランジスタ102mがオン状態になるため、ノードNB2の電圧が電圧Vbと同等の値になり、トランジスタ102hがオフ状態になる。次に、時刻T26では、信号CK21がローレベルになり、信号RS21はローレベルのままであり、信号S1Aはローレベルのままであり、信号S1Bはローレベルのままであり、信号S2Aがローレベルになり、信号S2Bの電圧がVaVth102hVxになる。このとき、トランジスタ102bはオン状態のままであり、トランジスタ102c及びトランジスタ102eはオフ状態のままであり、トランジスタ102dがオフ状態になるため、ノードNC2の電圧は電圧Vaと同等の値のままであり、トランジスタ102gはオン状態のままである。また、トランジスタ102aはオフ状態のままであり、トランジスタ102gはオン状態のままであるため、ノードNA2の電圧は電圧Vbと同等の値のままである。また、トランジスタ102fはオン状態のままであるため、ノードNB2の電圧は電圧Vbと同等の値のままであり、トランジスタ102hはオフ状態のままである。また、トランジスタ102i及びトランジスタ102mがオフ状態になり、トランジスタ102h、トランジスタ102j、及びトランジスタ102lはオフ状態のままであり、トランジスタ102kはオン状態のままであるため、信号OUT21はハイレベルのままである。以上のように、分周信号出力回路は、信号OUT21として、信号CLK3を出力する。信号CLK3は、クロック信号であり、信号CLK3の周期は、信号CLK1の周期の2倍である。さらに、図3Bに示す分周信号出力回路の動作例について、上記図3Aに示す分周信号出力回路の動作例の説明を援用して説明する。図3Bに示す分周信号出力回路の動作例について、図6を用いて説明する。図6は、図3Bに示す分周信号出力回路の動作例を説明するためのタイミングチャートである。図3Bに示す分周信号出力回路は、図3Aに示す分周信号出力回路の動作に加え、図6に示すように、時刻T23及び時刻T24の間の時刻T31において、信号CK21がローレベルになり、信号RS21はローレベルのままであり、信号S1Aがローレベルになり、信号S1Cがハイレベルになり、信号S1Dはローレベルのままであり、信号S1Bはローレベルのままであり、信号S2Aはローレベルのままであり、信号S2Bの電圧は電圧Vbと同等の値のままであり、信号S2Cの電圧は電圧Vbと同等の値のままであり、信号S2Dはローレベルのままである。このとき、トランジスタ102b、トランジスタ102c、及びトランジスタ102eはオフ状態のままであり、トランジスタ102dがオフ状態になるため、ノードNC2の電圧は電圧Vaと同等の値のままであり、トランジスタ102gはオン状態のままである。また、トランジスタ102aはオフ状態のままであり、トランジスタ102gはオン状態のままであるため、ノードNA2の電圧は電圧Vbと同等の値のままである。また、トランジスタ102fはオン状態のままであるため、ノードNB2の電圧は電圧Vbと同等の値のままであり、トランジスタ102hはオフ状態のままである。また、トランジスタ102lがオフ状態になり、トランジスタ102oがオン状態になり、トランジスタ102h、トランジスタ102i、トランジスタ102j、トランジスタ102k、トランジスタ102m、トランジスタ102n、トランジスタ102p、及びトランジスタ102qはオフ状態のままであるため、信号OUT21はローレベルのままである。次に時刻T32において、信号CK21がハイレベルになり、信号RS21はローレベルのままであり、信号S1Aはローレベルのままであり、信号S1Cがローレベルになり、信号S1Dがハイレベルになり、信号S1Bはローレベルのままであり、信号S2Aはローレベルのままであり、信号S2Bの電圧は電圧Vbと同等の値のままであり、信号S2Cの電圧は電圧Vbと同等の値のままであり、信号S2Dの電圧は電圧Vbと同等の値のままである。このとき、トランジスタ102b、トランジスタ102c、及びトランジスタ102eはオフ状態のままであり、トランジスタ102dがオン状態になるため、ノードNC2の電圧は電圧Vaと同等の値のままであり、トランジスタ102gはオン状態のままである。また、トランジスタ102aはオフ状態のままであり、トランジスタ102gはオン状態のままであるため、ノードNA2の電圧は電圧Vbと同等の値のままである。また、トランジスタ102fはオン状態のままであるため、ノードNB2の電圧は電圧Vbと同等の値のままであり、トランジスタ102hはオフ状態のままである。また、トランジスタ102oがオフ状態になり、トランジスタ102qがオン状態になり、トランジスタ102h、トランジスタ102i、トランジスタ102j、トランジスタ102k、トランジスタ102l、トランジスタ102m、トランジスタ102n、及びトランジスタ102pはオフ状態のままであるため、信号OUT21はローレベルのままである。さらに、時刻T25では、信号CK21がハイレベルになり、信号RS21はローレベルのままであり、信号S1Aはローレベルのままであり、信号S1Cはローレベルのままであり、信号S1Dはローレベルのままであり、信号S1Bがローレベルになり、信号S2Aがハイレベルになり、信号S2Bの電圧が電圧Vaと同等の値になり、信号S2Cの電圧は電圧Vbと同等の値のままであり、信号S2Dの電圧は電圧Vbと同等の値のままである。このとき、トランジスタ102aがオフ状態になり、トランジスタ102fはオフ状態のままであるため、ノードNB2が浮遊状態になる。また、トランジスタ102hはオン状態のままであるため、トランジスタ102hのソース及びドレインの他方の電圧が上昇する。すると、トランジスタ102hのゲートと、ソース及びドレインの他方との間に生じる寄生容量による容量結合により、ノードNB2の電圧が上昇する。いわゆるブートストラップである。ノードNB2の電圧は、電圧Vaとトランジスタ102hの閾値電圧Vth102hともいうの和よりもさらに大きい値、すなわち、VaVth102hVxまで上昇する。このときトランジスタ102hはオン状態のままである。また、トランジスタ102i及びトランジスタ102kがオン状態になり、トランジスタ102jがオフ状態になり、トランジスタ102hはオン状態のままであり、トランジスタ102l、トランジスタ102n、トランジスタ102o、及びトランジスタ102qはオフ状態のままであるため、信号OUT21がハイレベルになる。また、トランジスタ102b及びトランジスタ102dがオン状態になり、トランジスタ102cがオフ状態になり、トランジスタ102eはオフ状態のままであるため、ノードNC2の電圧が電圧Vaと同等の値になり、トランジスタ102gがオン状態になる。トランジスタ102gがオン状態になり、トランジスタ102aがオフ状態になるため、ノードNB2の電圧は電圧Vbと同等の値になる。また、トランジスタ102fがオン状態になり、トランジスタ102mがオン状態になるため、ノードNB2の電圧が電圧Vbと同等の値になり、トランジスタ102hがオフ状態になる。次に、時刻T26では、信号CK21がローレベルになり、信号RS21はローレベルのままであり、信号S1Aはローレベルのままであり、信号S1Cはローレベルのままであり、信号S1Dはローレベルのままであり、信号S1Bはローレベルのままであり、信号S2Aがローレベルになり、信号S2Bの電圧がVaVth102hVxになり、信号S2Cの電圧が電圧Vaと同等の値になり、信号S2Dの電圧は電圧Vbと同等の値のままである。このとき、トランジスタ102bはオン状態のままであり、トランジスタ102c及びトランジスタ102eはオフ状態のままであり、トランジスタ102dがオフ状態になるため、ノードNC2の電圧は電圧Vaと同等の値のままであり、トランジスタ102gはオン状態のままである。また、トランジスタ102aはオフ状態のままであり、トランジスタ102gはオン状態のままであるため、ノードNA2の電圧は電圧Vbと同等の値のままである。また、トランジスタ102fはオン状態のままであるため、ノードNB2の電圧は電圧Vbと同等の値のままであり、トランジスタ102hはオフ状態のままである。また、トランジスタ102i及びトランジスタ102mがオフ状態になり、トランジスタ102nがオン状態になり、トランジスタ102kはオン状態のままであり、トランジスタ102h、トランジスタ102j、トランジスタ102l、トランジスタ102o、及びトランジスタ102qはオフ状態のままであるため、信号OUT21はハイレベルのままである。さらに、時刻T26の後の時刻T33において、信号CK21がハイレベルになり、信号RS21はローレベルのままであり、信号S1Aはローレベルのままであり、信号S1Cはローレベルのままであり、信号S1Dはローレベルのままであり、信号S1Bはローレベルのままであり、信号S2Aはローレベルのままであり、信号S2Bの電圧が電圧Vbと同等の値になり、信号S2Cの電圧がVaVth101hVxになり、信号S2Dの電圧が電圧Vaと同等の値になる。このとき、トランジスタ102cはオフ状態のままであり、トランジスタ102bがオフ状態になり、トランジスタ102dがオン状態になり、トランジスタ102eはオフ状態のままであるため、ノードNC2の電圧が電圧Vaと同等の値のままであり、トランジスタ102gはオン状態のままである。また、トランジスタ102aはオフ状態のままであり、トランジスタ102gはオン状態のままであるため、ノードNA2の電圧は電圧Vbと同等の値のままである。また、トランジスタ102fはオン状態のままであるため、ノードNB2の電圧は電圧Vbと同等の値のままであり、トランジスタ102hはオフ状態のままである。また、トランジスタ102nはオン状態のままであり、トランジスタ102kがオフ状態になり、トランジスタ102pがオン状態になり、トランジスタ102h、トランジスタ102i、トランジスタ102j、トランジスタ102l、トランジスタ102m、トランジスタ102o、及びトランジスタ102qはオフ状態のままであるため、信号OUT21はハイレベルのままである。さらに、時刻T34において、信号CK21がローレベルになり、信号RS21はローレベルのままであり、信号S1Aはローレベルのままであり、信号S1Cはローレベルのままであり、信号S1Dはローレベルのままであり、信号S1Bはローレベルのままであり、信号S2Aはローレベルのままであり、信号S2Bの電圧は電圧Vbと同等の値のままであり、信号S2Cの電圧が電圧Vbと同等の値になり、信号S2Dの電圧がVaVth102hVxになる。このとき、トランジスタ102b、トランジスタ102c、及びトランジスタ102eはオフ状態のままであり、トランジスタ102dがオフ状態になるため、ノードNC2の電圧が電圧Vaと同等の値のままであり、トランジスタ102gはオン状態のままである。また、トランジスタ102aはオフ状態のままであり、トランジスタ102gはオン状態のままであるため、ノードNA2の電圧は電圧Vbと同等の値のままである。また、トランジスタ102fはオン状態のままであるため、ノードNB2の電圧は電圧Vbと同等の値のままであり、トランジスタ102hはオフ状態のままである。また、トランジスタ102nがオフ状態になり、トランジスタ102pはオン状態のままであり、トランジスタ102h、トランジスタ102i、トランジスタ102j、トランジスタ102k、トランジスタ102l、トランジスタ102m、トランジスタ102o、及びトランジスタ102qはオフ状態のままであるため、信号OUT21はハイレベルのままである。以上のように、分周信号出力回路は、信号OUT21として、信号CLK3を出力する。信号CLK3は、クロック信号であり、信号CLK3の周期は、信号CLK1の周期の4倍である。以上のように、本実施の形態の分周回路の一例は、シフトレジスタ及び分周信号出力回路を具備し、シフトレジスタは、第1のクロック信号及び第2のクロック信号に従って2×X個のパルス信号を出力する機能を有し、分周信号出力回路は、2×X個のパルス信号に従ってX個の第1のトランジスタ及びX個の第2のトランジスタのそれぞれを順次オン状態にすることにより、第3のクロック信号となる信号の電圧を設定し、第1のクロック信号の周期のX倍の周期である第3のクロック信号を出力する構成である。本実施の形態の分周回路におけるシフトレジスタは、パルス信号の電圧が所望の値になるまでの時間が短い。これは、クロック信号の電圧に応じて出力信号となるパルス信号の電圧を設定するためである。よって、該シフトレジスタを用いることにより、分周回路の動作速度を向上させることができ、分周動作における動作不良を抑制することができる。また、本実施の形態の分周回路の一例は、第3のクロック信号となる信号の電圧を第2の電圧に設定するために電源電圧よりも高い値の電圧信号を用いた構成である。該構成とすることにより、第3のクロック信号のハイレベルの電圧を電源電圧以上の値にすることができる。実施の形態3本実施の形態では、シフトレジスタを用いた分周回路と、他の構成の分周回路とを組み合わせた分周回路について説明する。本実施の形態の分周回路の構成例について、図7を用いて説明する。図7は、本実施の形態における分周回路の構成例を示すブロック図である。図7に示す分周回路は、単位分周回路201DIV1ともいうと、単位分周回路202DIV2ともいうと、を具備する。単位分周回路201には、スタート信号SP31信号SP31ともいう及びクロック信号CK31信号CK31ともいうが入力される。また、単位分周回路201は、信号CK31の周期のX倍の周期であるクロック信号CK32信号CK32ともいうを出力する。単位分周回路201としては、上記実施の形態に示す分周回路を適用することができ、このとき信号SP31は信号SPに相当し、信号CK32は、信号OUT21に相当する。単位分周回路202には、信号SP31及び信号CK32が入力される。また、単位分周回路202は、信号CK32の周期のK倍Kは2以上の自然数の周期であるクロック信号CK33信号CK33ともいうを出力する。単位分周回路202としては、例えばフリップフロップを用いることができる。また、単位分周回路202を複数のフリップフロップを備える構成することもできる。なお、一導電型のみのトランジスタによりフリップフロップを構成することにより、単位分周回路201と同一の工程で作製することができる。該構成にすることにより、互いに異なる複数の周期であり、信号CK32の周期のK倍の周期であるクロック信号を生成することもできる。図7を用いて説明したように、本実施の形態の分周回路の一例は、第1の単位分周回路及び第2の単位分周回路を具備し、第1の単位分周回路が上記実施の形態に示す分周回路であり、第2の単位分周回路の出力信号であるクロック信号の周期が該第1の単位分周回路の出力信号であるクロック信号の周期よりも大きい構成である。第2の単位分周回路は、第1の単位分周回路より回路構成を簡略にすることができる。また、一般的に分周動作の速度は、分周後のクロック信号の周期の倍率が小さければ小さいほど速くなる。よって、第1の単位分周回路と第2の単位分周回路を組み合わせることにより、回路面積の増大を抑制しつつ、動作不良を抑制して複数の異なる周期のクロック信号を生成することができる。実施の形態4本実施の形態では、上記実施の形態に示す分周回路に適用可能な酸化物半導体層を有するトランジスタについて説明する。上記実施の形態に示す分周回路に適用可能な酸化物半導体層を有するトランジスタは、高純度化することにより、真性I型ともいう、又は実質的に真性にさせた半導体層を有するトランジスタである。上記酸化物半導体層に用いられる酸化物半導体としては、例えば四元系金属酸化物、三元系金属酸化物、又は二元系金属酸化物などを用いることができる。四元系金属酸化物としては、例えばIn-Sn-Ga-Zn-O系金属酸化物などを用いることができる。三元系金属酸化物としては、例えばIn-Ga-Zn-O系金属酸化物、In-Sn-Zn-O系金属酸化物、In-Al-Zn-O系金属酸化物、Sn-Ga-Zn-O系金属酸化物、Al-Ga-Zn-O系金属酸化物、又はSn-Al-Zn-O系金属酸化物などを用いることができる。二元系金属酸化物としては、例えばIn-Zn-O系金属酸化物、Sn-Zn-O系金属酸化物、Al-Zn-O系金属酸化物、Zn-Mg-O系金属酸化物、Sn-Mg-O系金属酸化物、In-Mg-O系金属酸化物、又はIn-Sn-O系金属酸化物などを用いることができる。また、酸化物半導体としては、例えばIn-O系金属酸化物、Sn-O系金属酸化物、又はZn-O系金属酸化物などを用いることもできる。また、酸化物半導体としては、SiO2を含む上記酸化物半導体として適用可能な金属酸化物を用いることもできる。また、酸化物半導体として、InMO3ZnOmmは0より大きい数で表記される材料を用いることができる。ここで、Mは、Ga、Al、Mn、及びCoから選ばれた一つ又は複数の金属元素を示す。例えばMとしては、Ga、Ga及びAl、Ga及びMn、又はGa及びCoなどが挙げられる。さらに、酸化物半導体層のバンドギャップは、2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上とする。これにより、熱励起によって生じるキャリアの数は無視できる。さらに、ドナーとなりうる水素などの不純物を一定量以下になるまで低減し、キャリア濃度を1×1014/cm3未満、好ましくは1×1012/cm3以下にする。すなわち、酸化物半導体層のキャリア濃度を限りなくゼロ又はゼロと実質的に同等の値にする。上記酸化物半導体層は、アバランシェ降伏が起きにくく、絶縁耐圧が高い。例えばシリコンは、バンドギャップが1.12eVと小さいため、アバランシェ降伏によって雪崩的に電子が発生しやすく、ゲート絶縁層へのエネルギー障壁を越えられるほど高速に加速される電子の数が増加する。一方、上記酸化物半導体層に用いられる酸化物半導体は、バンドギャップが2eV以上と広く、アバランシェ降伏が生じにくく、シリコンと比べてホットキャリア劣化の耐性が高いため、絶縁耐圧が高い。ホットキャリア劣化は、例えば加速された電子がチャネル中のドレイン近傍でゲート絶縁層中に注入されることにより発生する固定電荷により生じるトランジスタ特性の劣化、又は高速に加速された電子によりゲート絶縁層界面に形成されるトラップ準位などにより生じるトランジスタ特性の劣化などであり、ホットキャリアによるトランジスタ特性の劣化としては、例えばしきい値電圧の変動又はゲートリークなどがある。また、ホットキャリア劣化の要因としては、チャネルホットエレクトロン注入CHE注入ともいうとドレインアバランシェホットキャリア注入DAHC注入ともいうがある。また、高絶縁耐圧材料の一つであるシリコンカーバイドのバンドキャップと上記酸化物半導体層に用いられる酸化物半導体のバンドギャップは同等であるが、該酸化物半導体の方が、シリコンカーバイドより移動度が2桁程小さいため、電子が加速されにくく、また、ゲート絶縁層との障壁がシリコンカーバイド、窒化ガリウム、又はシリコンよりも大きく、ゲート絶縁層に注入される電子が極めて少ないため、シリコンカーバイド、窒化ガリウム、又はシリコンよりホットキャリア劣化が生じにくく、絶縁耐圧が高い。また、該酸化物半導体は、非晶質状態であっても同様に絶縁耐圧が高い。さらに、上記酸化物半導体層を有するトランジスタでは、チャネル幅1μmあたりのオフ電流を10aA1×10-17A以下、さらにはチャネル幅1μmあたりのオフ電流を1aA1×10-18A以下、さらにはチャネル幅1μmあたりのオフ電流を10zA1×10-20A以下、さらにはチャネル幅1μmあたりのオフ電流を1zA1×10-21A以下にすることができる。また、上記酸化物半導体層を有するトランジスタは、光による劣化例えば閾値電圧の変動などが少ない。さらに、上記実施の形態に示す分周回路に適用可能な酸化物半導体層を有するトランジスタの構造例について、図8A乃至図8Dを用いて説明する。図8A乃至図8Dは、トランジスタの構造例を示す断面模式図である。図8Aに示すトランジスタは、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタともいう。図8Aに示すトランジスタは、ゲート電極としての機能を有する導電層401aと、ゲート絶縁層としての機能を有する絶縁層402aと、チャネル形成層としての機能を有する酸化物半導体層403aと、ソース電極又はドレイン電極としての機能を有する導電層405a及び導電層406aと、を含む。導電層401aは、基板400aの上に設けられ、絶縁層402aは、導電層401aの上に設けられ、酸化物半導体層403aは、絶縁層402aを介して導電層401aの上に設けられ、導電層405a及び導電層406aは、酸化物半導体層403aの一部の上にそれぞれ設けられる。さらに、図8Aにおいて、トランジスタの酸化物半導体層403aの上面の一部上面に導電層405a及び導電層406aが設けられていない部分は、酸化物絶縁層407aに接する。また、酸化物絶縁層407aは、上部に保護絶縁層409aが設けられる。図8Bに示すトランジスタは、ボトムゲート構造の一つであるチャネル保護型チャネルストップ型ともいうトランジスタであり、逆スタガ型トランジスタともいう。図8Bに示すトランジスタは、ゲート電極としての機能を有する導電層401bと、ゲート絶縁層としての機能を有する絶縁層402bと、チャネル形成層としての機能を有する酸化物半導体層403bと、チャネル保護層としての機能を有する絶縁層427と、ソース電極又はドレイン電極としての機能を有する導電層405b及び導電層406bと、を含む。導電層401bは、基板400bの上に設けられ、絶縁層402bは、導電層401bの上に設けられ、酸化物半導体層403bは、絶縁層402bを介して導電層401bの上に設けられ、絶縁層427は、絶縁層402b及び酸化物半導体層403bを介して導電層401bの上に設けられ、導電層405b及び導電層406bは、絶縁層427を介して酸化物半導体層403bの一部の上にそれぞれ設けられる。また、導電層401bを酸化物半導体層403bの全てと重なる構造にすることもできる。導電層401bを酸化物半導体層403bの全てと重なる構造にすることにより、酸化物半導体層403bへの光の入射を抑制することができる。また、これに限定されず、導電層401bを酸化物半導体層403bの一部と重なる構造にすることもできる。さらに、図8Bにおいて、トランジスタの上部は、保護絶縁層409bに接する。図8Cに示すトランジスタは、ボトムゲート構造のトランジスタの一つである。図8Cに示すトランジスタは、ゲート電極としての機能を有する導電層401cと、ゲート絶縁層としての機能を有する絶縁層402cと、チャネル形成層としての機能を有する酸化物半導体層403cと、ソース電極又はドレイン電極としての機能を有する導電層405c及び導電層406cと、を含む。導電層401cは、基板400cの上に設けられ、絶縁層402cは、導電層401cの上に設けられ、導電層405c及び導電層406cは、絶縁層402cの一部の上に設けられ、酸化物半導体層403cは、絶縁層402c、導電層405c、及び導電層406cを介して導電層401cの上に設けられる。また、導電層401cを酸化物半導体層403cの全てと重なる構造にすることもできる。導電層401cを酸化物半導体層403cの全てと重なる構造にすることにより、酸化物半導体層403cへの光の入射を抑制することができる。また、これに限定されず、導電層401cを酸化物半導体層403cの一部と重なる構造にすることもできる。さらに、図8Cにおいて、トランジスタにおける酸化物半導体層403cの上面及び側面は、酸化物絶縁層407cに接する。また、酸化物絶縁層407cは、上部に保護絶縁層409cが設けられる。図8Dに示すトランジスタは、トップゲート構造のトランジスタの一つである。図8Dに示すトランジスタは、ゲート電極としての機能を有する導電層401dと、ゲート絶縁層としての機能を有する絶縁層402dと、チャネル形成層としての機能を有する酸化物半導体層403dと、ソース電極又はドレイン電極としての機能を有する導電層405d及び導電層406dと、を含む。酸化物半導体層403dは、絶縁層447を介して基板400dの上に設けられ、導電層405d及び導電層406dは、それぞれ酸化物半導体層403dの一部の上に設けられ、絶縁層402dは、酸化物半導体層403d、導電層405d、及び導電層406dの上に設けられ、導電層401dは、絶縁層402dを介して酸化物半導体層403dの上に設けられる。基板400a乃至基板400dとしては、例えばバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。また、基板400a乃至基板400dとして、セラミック基板、石英基板、又はサファイア基板などの絶縁体でなる基板を用いることもできる。また、基板400a乃至基板400dとして、結晶化ガラスを用いることもできる。また、基板400a乃至基板400dとして、プラスチック基板を用いることもできる。また、基板400a乃至基板400dとして、シリコンなどの半導体基板を用いることもできる。絶縁層447は、基板400dからの不純物元素の拡散を防止する下地層としての機能を有する。絶縁層447としては、例えば窒化シリコン層、酸化シリコン層、窒化酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム層、又は酸化窒化アルミニウム層を用いることができる。また、絶縁層447に適用可能な材料の層の積層により絶縁層447を構成することもできる。また、絶縁層447として、遮光性を有する材料の層と、上記絶縁層447に適用可能な材料の層との積層を用いることもできる。また、遮光性を有する材料の層を用いて絶縁層447を構成することにより、酸化物半導体層403dへの光の入射を抑制することができる。なお、図8A乃至図8Cに示すトランジスタにおいて、図8Dに示すトランジスタと同様に、基板とゲート電極としての機能を有する導電層の間に絶縁層を設けてもよい。導電層401a乃至導電層401dとしては、例えばモリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層401a乃至導電層401dの形成に適用可能な材料の層の積層により、導電層401a乃至導電層401dを構成することもできる。絶縁層402a乃至絶縁層402dとしては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。また、絶縁層402a乃至絶縁層402dに適用可能な材料の層の積層により絶縁層402a乃至絶縁層402dを構成することもできる。絶縁層402a乃至絶縁層402dに適用可能な材料の層は、例えばプラズマCVD法又はスパッタリング法などを用いて形成される。例えば、プラズマCVD法により窒化シリコン層を形成し、プラズマCVD法により窒化シリコン層の上に酸化シリコン層を形成することにより絶縁層402a乃至絶縁層402dを構成することができる。酸化物半導体層403a乃至酸化物半導体層403dに適用可能な酸化物半導体としては、例えば四元系金属酸化物、三元系金属酸化物、又は二元系金属酸化物などが挙げられる。四元系金属酸化物としては、例えばIn-Sn-Ga-Zn-O系金属酸化物などが挙げられる。三元系金属酸化物としては、例えばIn-Ga-Zn-O系金属酸化物、In-Sn-Zn-O系金属酸化物、In-Al-Zn-O系金属酸化物、Sn-Ga-Zn-O系金属酸化物、Al-Ga-Zn-O系金属酸化物、又はSn-Al-Zn-O系金属酸化物などが挙げられる。二元系金属酸化物としては、In-Zn-O系金属酸化物、Sn-Zn-O系金属酸化物、Al-Zn-O系金属酸化物、Zn-Mg-O系金属酸化物、Sn-Mg-O系金属酸化物、In-Mg-O系金属酸化物、又はIn-Sn-O系金属酸化物などが挙げられる。また、酸化物半導体としては、In-O系金属酸化物、Sn-O系金属酸化物、又はZn-O系金属酸化物などが挙げられる。また、上記酸化物半導体としては、上記酸化物半導体として適用可能な金属酸化物にSiO2を含む酸化物を用いることもできる。また、例えばIn-Ga-Zn-O系金属酸化物とは、少なくともInとGaとZnを含む酸化物であり、その組成比に特に制限はない。また、In-Ga-Zn-O系金属酸化物にInとGaとZn以外の元素が含まれていてもよい。また、酸化物半導体としてIn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2モル数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル数比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=15:1~1.5:1モル数比に換算するとIn2O3:ZnO=15:2~3:4とする。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=W:Y:Zのとき、Z>1.5WYとする。また、酸化物半導体層403a乃至酸化物半導体層403dに適用可能な酸化物半導体としては、化学式InMO3ZnOmmは0より大きい数で表記される金属酸化物も挙げられる。ここで、Mは、Ga、Al、Mn及びCoから選ばれた一つ又は複数の金属元素を示す。Mとしては、例えばGa、Ga及びAl、Ga及びMn、又はGa及びCoなどがある。導電層405a乃至導電層405d及び導電層406a乃至導電層406dとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。また、導電層405a乃至導電層405d、及び導電層406a乃至導電層406dに適用可能な材料の層の積層により導電層405a乃至導電層405d、及び導電層406a乃至導電層406dのそれぞれを構成することができる。例えば、アルミニウム又は銅の金属層と、チタン、モリブデン、又はタングステンなどの高融点金属層との積層により導電層405a乃至導電層405d及び導電層406a乃至導電層406dを構成することができる。また、複数の高融点金属層の間にアルミニウム又は銅の金属層が設けられた積層により導電層405a乃至導電層405d、及び導電層406a乃至導電層406dを構成することもできる。また、ヒロックやウィスカーの発生を防止する元素Si、Nd、Scなどが添加されているアルミニウム層を用いて導電層405a乃至導電層405d、及び導電層406a乃至導電層406dを構成することにより、耐熱性を向上させることができる。また、導電層405a乃至導電層405d及び導電層406a乃至導電層406dとして、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する、若しくは酸化インジウム酸化亜鉛合金In2O3―ZnO、又はこれらの金属酸化物に酸化シリコンを含むものを用いることができる。さらに、導電層405a乃至導電層405d及び導電層406a乃至導電層406dの形成に用いられる材料を用いて他の配線を形成してもよい。絶縁層427としては、例えば絶縁層447に適用可能な材料の層を用いることができる。また、絶縁層427に適用可能な材料の層の積層により絶縁層427を構成することもできる。酸化物絶縁層407a及び酸化物絶縁層407cとしては、酸化物絶縁層を用いることができ、例えば酸化シリコン層などを用いることができる。また、酸化物絶縁層407a及び酸化物絶縁層407cに適用可能な材料の層の積層により酸化物絶縁層407a及び酸化物絶縁層407cを構成することもできる。保護絶縁層409a乃至保護絶縁層409cとしては、例えば無機絶縁層を用いることができ、例えば窒化シリコン層、窒化アルミニウム層、窒化酸化シリコン層、又は窒化酸化アルミニウム層などを用いることができる。また、保護絶縁層409a乃至保護絶縁層409cに適用可能な材料の層の積層により保護絶縁層409a乃至保護絶縁層409cを構成することもできる。なお、本実施の形態のトランジスタに起因する表面凹凸を低減するために、トランジスタの上酸化物絶縁層又は保護絶縁層を有する場合には酸化物絶縁層又は保護絶縁層を介してトランジスタの上に平坦化絶縁層を有する構成にすることもできる。平坦化絶縁層としては、ポリイミド、アクリル、ベンゾシクロブテン、などの有機材料の層を用いることができる。また平坦化絶縁層としては、低誘電率材料low-k材料ともいうの層を用いることもできる。また、平坦化絶縁層に適用可能な材料の層の積層により平坦化絶縁層を構成することもできる。さらに、上記実施の形態に示す分周回路に適用可能な酸化物半導体層を有するトランジスタの作製方法の一例として、図8Aに示すトランジスタの作製方法の一例について、図9A乃至図9C、図10A及び図10Bを用いて説明する。図9A乃至図9C並びに図10A及び図10Bは、図8Aに示すトランジスタの作製方法の一例を示す断面模式図である。まず、基板400aを準備し、基板400aの上に第1の導電膜を形成する。なお、基板400aの一例としてガラス基板を用いる。また、第1の導電膜としては、例えばモリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の膜を用いることができる。また、第1の導電膜に適用可能な材料の膜の積層膜により、第1の導電膜を構成することもできる。次に、第1のフォトリソグラフィ工程により第1の導電膜の上に第1のレジストマスクを形成し、第1のレジストマスクを用いて選択的に第1の導電膜のエッチングを行うことにより導電層401aを形成し、第1のレジストマスクを除去する。なお、本実施の形態において、インクジェット法を用いてレジストマスクを形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するために、多階調マスクによって形成されたレジストマスクを用いてエッチングを行ってもよい。多階調マスクは、透過した光が複数の強度となる露光マスクである。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形させることができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、製造工程を簡略にすることができる。次に、導電層401aの上に絶縁層402aを形成する。例えば、高密度プラズマCVD法を用いて絶縁層402aを形成することができる。例えばμ波例えば、周波数2.45GHzを用いた高密度プラズマCVDは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるため、好ましい。高密度プラズマCVDを用いて形成した高品質な絶縁層と酸化物半導体層が接することにより、界面準位が低減し、界面特性を良好にすることができる。また、スパッタリング法やプラズマCVD法など、他の方法を用いて絶縁層402aを形成することもできる。また、絶縁層402aの形成後に加熱処理を行ってもよい。該加熱処理を行うことにより絶縁層402aの質、酸化物半導体との界面特性を改質させることができる。次に、絶縁層402aの上に膜厚2nm以上200nm以下、好ましくは5nm以上30nm以下の酸化物半導体膜530を形成する。例えば、スパッタリング法を用いて酸化物半導体膜530を形成することができる。なお、酸化物半導体膜530を形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁層402aの表面に付着している粉状物質パーティクル、ごみともいうを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加し、基板にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。例えば、酸化物半導体層403aに適用可能な酸化物半導体材料を用いて酸化物半導体膜530を形成することができる。本実施の形態では、一例としてIn-Ga-Zn-O系酸化物ターゲットを用いてスパッタリング法により酸化物半導体膜530を形成する。この段階での断面模式図が図9Aに相当する。また、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、又は希ガス及び酸素の混合雰囲気下において、スパッタリング法により酸化物半導体膜530を形成することもできる。スパッタリング法を用いて酸化物半導体膜530を作製するためのターゲットとしては、例えば、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比である酸化物ターゲットを用いることができる。また、上記に示すターゲットに限定されず、例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比である酸化物ターゲットを用いてもよい。また、作製される酸化物ターゲットの全体の体積に対して全体の体積から空隙などが占める空間を除いた部分の体積の割合充填率ともいうは、90以上100以下、好ましくは95以上99.9以下である。充填率の高い金属酸化物ターゲットを用いることにより形成した酸化物半導体膜は、緻密な膜となる。なお、酸化物半導体膜530を形成する際に用いるスパッタリングガスとしては、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。また、酸化物半導体膜530を形成する前に、スパッタリング装置の予備加熱室で導電層401aが形成された基板400a、又は導電層401a及び絶縁層402aが形成された基板400aを加熱し、基板400aに吸着した水素、水分などの不純物を脱離し排気することが好ましい。該加熱により、絶縁層402a及び酸化物半導体膜530への水素、水酸基、及び水分の侵入を抑制することができる。また、予備加熱室に設ける排気手段としては、例えばクライオポンプを用いることが好ましい。また、予備加熱室における加熱処理を省略することもできる。また、酸化物絶縁層407aの成膜前に、導電層405a及び導電層406aまで形成した基板400aにも同様に該加熱を行ってもよい。また、スパッタリング法を用いて酸化物半導体膜530を形成する場合、減圧状態に保持された成膜室内に基板400aを保持し、基板温度を100°C以上600°C以下、好ましくは200°C以上400°C以下とする。基板400aを加熱することにより、形成する酸化物半導体膜530に含まれる不純物濃度を低減することができる。また、スパッタリングによる酸化物半導体膜530の損傷が軽減する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタリングガスを導入し、上記ターゲットを用いて絶縁層402aの上に酸化物半導体膜530を成膜する。なお、本実施の形態において、スパッタリングを行う際の成膜室内の残留水分を除去する手段としては、例えば吸着型の真空ポンプなどを用いることができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。例えばクライオポンプを用いることにより、例えば水素原子及び炭素原子のいずれか一つ又は複数を含む化合物などを排気することができ、成膜室で形成される膜に含まれる不純物の濃度を低減することができる。また、本実施の形態において、スパッタリングを行う際の成膜室内の残留水分を除去する手段として、ターボポンプにコールドトラップを加えたものを用いることもできる。成膜条件の一例としては、基板とターゲットの間との距離を100mm、圧力0.6Pa、直流DC電源0.5kW、酸素酸素流量比率100雰囲気下の条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質が軽減でき、膜厚分布も均一となる。次に、第2のフォトリソグラフィ工程により酸化物半導体膜530の上に第2のレジストマスクを形成し、第2のレジストマスクを用いて選択的に酸化物半導体膜530のエッチングを行うことにより、酸化物半導体膜530を島状の酸化物半導体層に加工し、第2のレジストマスクを除去する。なお、絶縁層402aにコンタクトホールを形成する場合、酸化物半導体膜530を島状の酸化物半導体層に加工する際に該コンタクトホールを形成することもできる。例えば、ドライエッチング、ウェットエッチング、又はドライエッチング及びウェットエッチングの両方を用いて酸化物半導体膜530のエッチングを行うことができる。ウェットエッチングに用いるエッチング液としては、例えば燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、エッチング液としてITO07N関東化学社製を用いてもよい。次に、酸化物半導体層に第1の加熱処理を行う。この第1の加熱処理によって酸化物半導体層の脱水化又は脱水素化を行うことができる。第1の加熱処理の温度は、400°C以上750°C以下、又は400°C以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下450°Cにおいて1時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層403aを得る図9B参照。なお、加熱処理装置は、電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を備えていてもよい。加熱処理装置としては、例えばGRTAGasRapidThermalAnneal装置又はLRTALampRapidThermalAnneal装置などのRTARapidThermalAnneal装置を用いることができる。LRTA装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。また、GRTA装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えばアルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体を用いることができる。例えば、第1の加熱処理として、650°C~700°Cに加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて加熱した不活性ガス中から出す方式のGRTAを行ってもよい。なお、第1の加熱処理においては、窒素、又はヘリウム、ネオン、アルゴンなどの希ガスに、水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、又はヘリウム、ネオン、若しくはアルゴンなどの希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上、すなわち不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。また、第1の加熱処理で酸化物半導体層を加熱した後、第1の加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のN2Oガス、又は超乾燥エア露点が-40°C以下、好ましくは-60°C以下の雰囲気を導入してもよい。このとき酸素ガス又はN2Oガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はN2Oガスの純度を、6N以上、好ましくは7N以上、すなわち、酸素ガス又はN2Oガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。酸素ガス又はN2Oガスの作用により、脱水化又は脱水素化処理による不純物の排除工程によって同時に減少してしまった酸素を供給することによって、酸化物半導体層403aを高純度化させる。また、島状の酸化物半導体層に加工する前の酸化物半導体膜530に第1の加熱処理を行うこともできる。その場合には、第1の加熱処理後に加熱装置から基板を取り出し、島状の酸化物半導体層に加工する。また、上記以外にも、酸化物半導体層形成後であれば、酸化物半導体層403aの上に導電層405a及び導電層406aを形成した後、又は導電層405a及び導電層406aの上に酸化物絶縁層407aを形成した後に第1の加熱処理を行ってもよい。また、絶縁層402aにコンタクトホールを形成する場合、第1の加熱処理を行う前にコンタクトホールを形成してもよい。また、酸化物半導体膜を2回に分けて成膜し、2回に分けて加熱処理を行うことで、下地部材の材料が、酸化物、窒化物、金属など材料を問わず、膜厚の厚い結晶領域単結晶領域、すなわち、膜表面に対して垂直にc軸配向した結晶領域を有する膜を用いて酸化物半導体層を形成してもよい。例えば、膜厚が3nm以上15nm以下の第1の酸化物半導体膜を成膜し、さらに第1の加熱処理として、窒素、酸素、希ガス、又は乾燥エアの雰囲気下で450°C以上850°C以下、好ましくは550°C以上750°C以下の加熱処理を行い、表面を含む領域に結晶領域板状結晶を含むを有する第1の酸化物半導体膜を形成する。そして、第1の酸化物半導体膜よりも厚い第2の酸化物半導体膜を形成する。さらに第2の加熱処理として、450°C以上850°C以下、好ましくは600°C以上700°C以下の加熱処理を行い、第1の酸化物半導体膜を結晶成長の種として、第1の酸化物半導体膜から第2の酸化物半導体膜にかけて上方に向かって結晶成長させ、第2の酸化物半導体膜の全体を結晶化させる。その結果、膜厚の厚い結晶領域を有する酸化物半導体膜を用いて酸化物半導体層403aを形成することができる。次に、絶縁層402a及び酸化物半導体層403aの上に第2の導電膜を形成する。第2の導電膜としては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の膜を用いることができる。また、第2の導電膜に適用可能な膜の積層膜により第2の導電膜を形成することができる。次に、第3のフォトリソグラフィ工程により第2の導電膜の上に第3のレジストマスクを形成し、第3のレジストマスクを用いて選択的にエッチングを行って導電層405a及び導電層406aを形成した後、第3のレジストマスクを除去する図9C参照。なお、導電層405a及び導電層406aを形成する際に、第2の導電膜を用いて他の配線を形成することもできる。また、第3のレジストマスク形成時の露光として、紫外線やKrFレーザ光やArFレーザ光を用いることが好ましい。酸化物半導体層403aの上で隣り合う導電層405aの下端部と導電層406aの下端部との間隔幅により、後に形成されるトランジスタのチャネル長Lが決定される。なお、第3のレジストマスクの形成の際にチャネル長L=25nm未満の露光を行う場合には、数nm~数10nmと極めて波長が短い超紫外線ExtremeUltravioletを用いて露光を行うとよい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを10nm以上1000nm以下とすることも可能であり、該露光を用いて形成されたトランジスタを用いることにより、回路の動作速度を速くすることでき、さらに該トランジスタのオフ電流は、極めて少ないため、消費電力を低減することもできる。なお、第2の導電膜のエッチングを行う場合、エッチングによる酸化物半導体層403aの分断を抑制するために、エッチング条件を最適化することが好ましい。しかしながら、第2の導電膜のみエッチングが行われ、酸化物半導体層403aは、全くエッチングが行われないという条件を得ることは難しく、第2の導電膜のエッチングの際に酸化物半導体層403aは一部のみエッチングが行われ、溝部凹部を有する酸化物半導体層403aとなることもある。本実施の形態では、第2の導電膜の一例としてチタン膜を用い、酸化物半導体層403aの一例としてIn-Ga-Zn-O系酸化物半導体を用いるため、エッチャントとしてアンモニア過水アンモニア、水、過酸化水素水の混合液を用いる。次に、酸化物半導体層403a、導電層405a、及び導電層406aの上に酸化物絶縁層407aを形成する。このとき、酸化物絶縁層407aは、酸化物半導体層403aの上面の一部に接する。酸化物絶縁層407aは、少なくとも1nm以上の膜厚とし、スパッタリング法など、酸化物絶縁層407aに水又は水素などの不純物が混入しない方法を適宜用いて形成することができる。酸化物絶縁層407aに水素が混入すると、該水素の酸化物半導体層への侵入又は該水素による酸化物半導体層中の酸素の引き抜きにより、酸化物半導体層のバックチャネルが低抵抗化N型化し、寄生チャネルが形成されるおそれがある。よって、酸化物絶縁層407aができるだけ水素を含まない層になるように、酸化物絶縁層407aの作製方法として水素を用いない方法を用いることが好ましい。本実施の形態では、酸化物絶縁層407aの一例として、スパッタリング法を用いて膜厚200nmの酸化シリコン膜を形成する。成膜時の基板温度は、室温以上300°C以下とすればよく、本実施の形態では一例として100°Cとする。酸化シリコン膜のスパッタリング法による成膜は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、又は希ガス及び酸素の混合雰囲気下において行うことができる。また、酸化物絶縁層407aを形成するためのターゲットとしては、例えば酸化シリコンターゲット又はシリコンターゲットなどを用いることができる。例えば、シリコンターゲットを用いて、酸素を含む雰囲気下でスパッタリング法により酸化シリコン膜を形成することができる。また、酸化物絶縁層407aを形成する際に用いるスパッタリングガスは、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。また、酸化物絶縁層407aを形成する前にN2O、N2、又はArなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体層403aの表面に付着した吸着水などを除去してもよい。プラズマ処理を行った場合、大気に触れることなく、酸化物半導体層403aの上面の一部に接する酸化物絶縁層407aを形成することが好ましい。さらに、不活性ガス雰囲気下、又は酸素ガス雰囲気下で第2の加熱処理好ましくは200°C以上400°C以下、例えば250°C以上350°C以下を行うこともできる。例えば、第2の加熱処理として、窒素雰囲気下で250°C、1時間の加熱処理を行う。第2の加熱処理を行うと、酸化物半導体層403aの上面の一部が酸化物絶縁層407aと接した状態で加熱される。以上の工程を経ることによって、水素、水分、水酸基、又は水素化物水素化合物ともいうなどの不純物を酸化物半導体層から意図的に排除し、且つ酸素を酸化物半導体層に供給することができる。よって、酸化物半導体層は高純度化する。以上の工程でトランジスタが形成される図10A参照。また、酸化物絶縁層407aとして欠陥を多く含む酸化シリコン層を用いると、酸化シリコン層形成後の加熱処理によって酸化物半導体層403a中に含まれる水素、水分、水酸基、又は水素化物などの不純物を酸化物絶縁層407aに拡散させ、酸化物半導体層403a中に含まれる該不純物をより低減させる効果を奏する。さらに、酸化物絶縁層407aの上に保護絶縁層409aを形成してもよい。例えば、RFスパッタリング法を用いて窒化シリコン膜を形成する。RFスパッタリング法は、量産性がよいため、保護絶縁層409aの成膜方法として好ましい。本実施の形態では、一例として窒化シリコン膜を形成することにより保護絶縁層409aを形成する図10B参照。本実施の形態では、酸化物絶縁層407aまで形成された基板400aを100°C~400°Cの温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタリングガスを導入し、シリコン半導体のターゲットを用いて窒化シリコン膜を形成することで保護絶縁層409aを形成する。この場合においても、酸化物絶縁層407aと同様に、処理室内の残留水分を除去しつつ保護絶縁層409aを成膜することが好ましい。保護絶縁層409aの形成後、さらに大気中、100°C以上200°C以下、1時間以上30時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、100°C以上200°C以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回繰り返して行ってもよい。以上が図8Aに示すトランジスタの作製方法の一例である。なお、図8Aに示すトランジスタの作製方法の一例を示したが、これに限定されず、例えば図8B乃至図8Dに示す各構成要素において、名称が図8Aに示す各構成要素と同じであり且つ機能の少なくとも一部が図8Aに示す各構成要素と同じであれば、図8Aに示すトランジスタの作製方法の一例の説明を適宜援用することができる。以上のように、上記実施の形態に示す分周回路に適用可能な酸化物半導体層を有するトランジスタは、チャネル形成層として酸化物半導体層を有するトランジスタであり、トランジスタに用いられる酸化物半導体層は、加熱処理により高純度化させることによりI型又は実質的にI型となった酸化物半導体層である。また、高純度化された酸化物半導体層は、キャリアの数が極めて少なくゼロに近い、キャリア濃度は1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満である。よって、チャネル幅1μmあたりのオフ電流を10aA1×10-17A以下にすること、さらにはチャネル幅1μmあたりのオフ電流を1aA1×10-18A以下、さらにはチャネル幅1μmあたりのオフ電流を10zA1×10-20A以下、さらにはチャネル幅1μmあたりのオフ電流を1zA1×10-21A以下にすることができる。また、例えば上記トランジスタを用いることにより、分周回路の絶縁耐圧を向上させることができる。本実施の形態の分周回路は、電源電圧以上の電圧がトランジスタのゲートと、ソース又はドレインとの間に印加される場合があるため、絶縁耐圧の高い本実施の形態のトランジスタを用いることは好適である。実施の形態5本実施の形態では、上記実施の形態の分周回路を備えた半導体装置について説明する。本実施の形態の半導体装置としては、例えば表示装置、無線通信装置、又は集積回路などが挙げられる。表示装置としては、例えば液晶表示装置又はエレクトロルミネセンス表示装置EL表示装置ともいうなどが挙げられる。無線通信装置としては、例えばRFIDRadioFrequencyIdentificationタグが挙げられる。RFIDタグは、RFタグ、無線タグ、電子タグ、無線チップとも呼ばれる。さらに、本実施の形態の半導体装置の構成例について、図11を用いて説明する。図11は、本実施の形態の半導体装置の構成例を示すブロック図である。図11に示す半導体装置は、クロック信号生成回路CLKGともいう501と、第1のデジタル回路502aDIG1ともいうと、第2のデジタル回路502bDIG2ともいうを具備する。クロック信号生成回路501は、第1のクロック信号及び第2のクロック信号を出力する機能を有する。また、クロック信号生成回路501は、発振回路及び分周回路を備える。分周回路としては、上記実施の形態の分周回路を用いることができる。なお、第1のクロック信号の周期及び第2のクロック信号の周期は互いに異なり、第2のクロック信号の周期は、第1のクロック信号の周期のN倍である。第1のデジタル回路502aには、クロック信号生成回路501により生成された第1のクロック信号が入力される。第1のデジタル回路502aは、クロック信号を用いて演算処理を行う機能を有する。第1のデジタル回路502aとしては、例えばシフトレジスタ、フリップフロップ、又は論理回路などにより構成される回路が挙げられる。第2のデジタル回路502bには、クロック信号生成回路501により生成された第2のクロック信号が入力される。第2のデジタル回路502bは、クロック信号を用いて演算処理を行う機能を有する。第2のデジタル回路502bとしては、例えばシフトレジスタ、フリップフロップ、又は論理回路などにより構成される回路が挙げられる。以上のように、本実施の形態の半導体装置は、クロック信号生成回路に分周回路を備える構成である。該構成にすることにより、異なる周期のクロック信号を用いて駆動する複数のデジタル回路を具備する場合であっても、それぞれのデジタル回路を動作させることができる。