"第1のチャネル形成領域と、前記第1のチャネル形成領域上に設けられた第1のゲート絶縁層と、前記第1のチャネル形成領域と重畳して、前記第1のゲート絶縁層上に設けられた第1のゲート電極と、前記第1のチャネル形成領域を挟むように設けられた第1のソース領域および第1のドレイン領域と、を有する第1のトランジスタと、少なくとも前記第1のソース領域または前記第1のドレイン領域の一部と重畳するように設けられた第2のチャネル形成領域と、前記第2のチャネル形成領域と電気的に接続する第2のソース電極および第2のドレイン電極と、前記第2のチャネル形成領域上に設けられた第2のゲート電極と、前記第2のチャネル形成領域と前記第2のゲート電極との間に設けられた第2のゲート絶縁層と、を有する第2のトランジスタと、前記第1のソース領域または前記第1のドレイン領域と、前記第2のチャネル形成領域との間に設けられた絶縁層と、を含むメモリセルを有し、前記第2のドレイン電極と前記第1のゲート電極とは電気的に接続されてノードを形成し、前記第2のトランジスタをオン状態とすることで前記ノードに電荷を与え、前記第2のトランジスタをオフ状態とすることで前記ノードに前記電荷を保持し、前記ノードに前記電荷を保持すべき期間において、少なくとも前記第1のソース領域または前記第1のドレイン領域に正の電位が与えられるときに前記第2のゲート電極に負の電位が与えられる半導体装置。前記負の電位は、下記式1を満たす請求項1に記載の半導体装置。但し、式1中、Vaは前記負の電位を示し、Vbは前記正の電位を示し、taは前記第2のゲート絶縁層の膜厚を示し、εraは前記第2のゲート絶縁層の比誘電率を示し、tbは前記絶縁層の膜厚を示し、εrbは前記絶縁層の比誘電率を示す。前記第2のドレイン電極と、前記第2のゲート絶縁層と、導電層とにより、容量素子が構成される、請求項1または2に記載の半導体装置。第1のチャネル形成領域と、前記第1のチャネル形成領域上に設けられた第1のゲート絶縁層と、前記第1のチャネル形成領域と重畳して、前記第1のゲート絶縁層上に設けられた第1のゲート電極と、前記第1のチャネル形成領域を挟むように設けられた第1のソース領域および第1のドレイン領域と、を有する第1のトランジスタと、第2のゲート電極と、前記第2のゲート電極上に設けられた第2のチャネル形成領域と、前記第2のチャネル形成領域と電気的に接続する第2のソース電極および第2のドレイン電極と、前記第2のチャネル形成領域と前記第2のゲート電極との間に設けられた第2のゲート絶縁層と、前記第2のチャネル形成領域、前記第2のソース電極および前記第2のドレイン電極上に設けられた第1の絶縁層と、前記第1の絶縁層上に、少なくとも前記第2のチャネル形成領域の一部と重畳して設けられ、前記第2のソース電極と電気的に接続される配線と、を有する第2のトランジスタと、前記第1のソース領域または前記第1のドレイン領域と、前記第2のゲート電極との間に設けられた第2の絶縁層と、を含むメモリセルを有し、前記第2のドレイン電極と前記第1のゲート電極とは電気的に接続されてノードを形成し、前記第2のトランジスタをオン状態とすることで前記ノードに電荷を与え、前記第2のトランジスタをオフ状態とすることで前記ノードに前記電荷を保持し、前記ノードに前記電荷を保持すべき期間において、少なくとも前記配線に正の電位が与えられるときに、前記第2のゲート電極に負の電位が与えられる半導体装置。前記負の電位は、下記式2を満たす請求項4に記載の半導体装置。但し、式2中、Vaは前記負の電位を示し、Vcは前記正の電位を示し、taは前記第2のゲート絶縁層の膜厚を示し、εraは前記第2のゲート絶縁層の比誘電率を示し、tcは前記第1の絶縁層の膜厚を示し、εrcは前記第1の絶縁層の比誘電率を示す。前記第2のドレイン電極と、前記第1の絶縁層と前記第2のドレイン電極との間に設けられた第3の絶縁層と、導電層とにより、容量素子が構成される、請求項4または5に記載の半導体装置。前記第1のソース領域または前記第1のドレイン領域と前記第2のソース電極とは電気的に接続される請求項1乃至6のいずれか一に記載の半導体装置。複数のビット線と、複数のソース線と、複数の書き込みワード線と、複数の書き込みおよび読み出しワード線と、複数のメモリセルでなるメモリセルアレイと、を有し、前記メモリセルの一は、第1のゲート電極、第1のソース領域、第1のドレイン領域、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び少なくとも前記第1のソース領域または前記第1のドレイン領域の一部と重畳するように設けられた第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有し、前記複数のソース線の一は、前記第1のソース領域と電気的に接続され、前記複数のビット線の一は、前記第1のドレイン領域および前記第2のソース電極と電気的に接続され、前記複数の書き込みおよび読み出しワード線の一は、前記容量素子の電極の一方と電気的に接続され、前記複数の書き込みワード線の一は、前記第2のゲート電極と電気的に接続され、前記第1のゲート電極と、前記第2のドレイン電極と、前記容量素子の電極の他方とは電気的に接続されて電荷が保持されるノードを構成し、前記メモリセルの書き込み期間において、少なくとも前記複数のビット線に正の電位が与えられるときに、選択行にあたる前記複数の書き込みワード線の一に正の電位が与えられ、非選択行にあたる他の前記複数の書き込みワード線に負の電位が与えられ、前記メモリセルの読み出し期間において、少なくとも前記複数のビット線に正の電位が与えられるときに、前記複数の書き込みワード線に負の電位が与えられる半導体装置。前記第1のチャネル形成領域と、前記第2のチャネル形成領域とは、異なる半導体材料を含んで構成される、請求項1乃至8のいずれか一に記載の半導体装置。前記第2のチャネル形成領域は、酸化物半導体を含んで構成される、請求項1乃至9のいずれか一に記載の半導体装置。上述の問題に鑑み、本発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置およびその駆動方法を提供することを目的の一とする。さらには、新たな構造に係る半導体装置の集積度を高めることを目的の一とする。本発明の一態様では、酸化物半導体を用いて半導体装置を構成する。特に、高純度化された酸化物半導体を用いる。酸化物半導体を用いて構成したトランジスタは、リーク電流が極めて小さいため、長期間にわたって情報を保持することが可能である。また、高純度化された酸化物半導体を用いる場合には、その程度はより顕著であり、極めて長期間にわたって情報を保持することが可能になる。より具体的には、例えば次のような構成を採用することができる。開示する発明の一態様は、第1のチャネル形成領域と、第1のチャネル形成領域上に設けられた第1のゲート絶縁層と、第1のチャネル形成領域と重畳して、第1のゲート絶縁層上に設けられた第1のゲート電極と、第1のチャネル形成領域を挟むように設けられた第1のソース領域および第1のドレイン領域と、を有する第1のトランジスタと、少なくとも第1のソース領域または第1のドレイン領域の一部と重畳するように設けられた第2のチャネル形成領域と、第2のチャネル形成領域と電気的に接続する第2のソース電極および第2のドレイン電極と、第2のチャネル形成領域上に設けられた第2のゲート電極と、第2のチャネル形成領域と第2のゲート電極との間に設けられた第2のゲート絶縁層と、を有する第2のトランジスタと、第1のソース領域または第1のドレイン領域と、第2のチャネル形成領域との間に設けられた絶縁層と、を含むメモリセルを有し、第2のドレイン電極と第1のゲート電極とは電気的に接続されてノードを形成し、第2のトランジスタをオン状態とすることでノードに電荷を与え、第2のトランジスタをオフ状態とすることでノードに電荷を保持し、ノードに電荷を保持すべき期間において、少なくとも第1のソース領域または第1のドレイン領域に正の電位が与えられるときに第2のゲート電極に負の電位が与えられる半導体装置である。また、負の電位は、下記式1を満たすことが好ましい。但し、式1中、Vaは負の電位を示し、Vbは正の電位を示し、taは第2のゲート絶縁層の膜厚を示し、εraは第2のゲート絶縁層の比誘電率を示し、tbは絶縁層の膜厚を示し、εrbは絶縁層の比誘電率を示す。また、開示する他の発明の一態様は、第1のチャネル形成領域と、第1のチャネル形成領域上に設けられた第1のゲート絶縁層と、第1のチャネル形成領域と重畳して、第1のゲート絶縁層上に設けられた第1のゲート電極と、第1のチャネル形成領域を挟むように設けられた第1のソース領域および第1のドレイン領域と、を有する第1のトランジスタと、第2のゲート電極と、第2のゲート電極上に設けられた第2のチャネル形成領域と、第2のチャネル形成領域と電気的に接続する第2のソース電極および第2のドレイン電極と、第2のチャネル形成領域と第2のゲート電極との間に設けられた第2のゲート絶縁層と、第2のチャネル形成領域、第2のソース電極および第2のドレイン電極上に設けられた第1の絶縁層と、第1の絶縁層上に、少なくとも第2のチャネル形成領域の一部と重畳して設けられ、第2のソース電極と電気的に接続される配線と、を有する第2のトランジスタと、第1のソース領域または第1のドレイン領域と、第2のゲート電極との間に設けられた第2の絶縁層と、を含むメモリセルを有し、第2のドレイン電極と第1のゲート電極とは電気的に接続されてノードを形成し、第2のトランジスタをオン状態とすることでノードに電荷を与え、第2のトランジスタをオフ状態とすることでノードに電荷を保持し、ノードに電荷を保持すべき期間において、少なくとも配線に正の電位が与えられるときに、第2のゲート電極に負の電位が与えられる半導体装置である。また、負の電位は、下記式2を満たすことが好ましい。但し、式2中、Vaは負の電位を示し、Vcは正の電位を示し、taは第2のゲート絶縁層の膜厚を示し、εraは第2のゲート絶縁層の比誘電率を示し、tcは第1の絶縁層の膜厚を示し、εrcは第1の絶縁層の比誘電率を示す。また、第1のソース領域またはドレイン領域と第2のソース電極とは電気的に接続されていてもよい。また、第2のドレイン電極と、第2のゲート絶縁層と、導電層とにより、容量素子が構成されることが好ましい。また、第2のドレイン電極と、第1の絶縁層と第2のドレイン電極との間に設けられた第3の絶縁層と、導電層とにより、容量素子が構成されるようにしてもよい。また、開示する他の発明の一態様は、複数のビット線と、複数のソース線と、複数の書き込みワード線と、複数の書き込みおよび読み出しワード線と、複数のメモリセルでなるメモリセルアレイと、を有し、メモリセルの一は、第1のゲート電極、第1のソース領域、第1のドレイン領域、及び第1のチャネル形成領域を含む第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、及び少なくとも第1のソース領域または第1のドレイン領域の一部と重畳するように設けられた第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有し、複数のソース線の一は、第1のソース領域と電気的に接続され、複数のビット線の一は、第1のドレイン領域および第2のソース電極と電気的に接続され、複数の書き込みおよび読み出しワード線の一は、容量素子の電極の一方と電気的に接続され、複数の書き込みワード線の一は、第2のゲート電極と電気的に接続され、第1のゲート電極と、第2のドレイン電極と、容量素子の電極の他方とは電気的に接続されて電荷が保持されるノードを構成し、メモリセルの書き込み期間において、少なくとも複数のビット線に正の電位が与えられるときに、選択行にあたる複数の書き込みワード線の一に正の電位が与えられ、非選択行にあたる他の複数の書き込みワード線に負の電位が与えられ、メモリセルの読み出し期間において、少なくとも複数のビット線に正の電位が与えられるときに、複数の書き込みワード線に負の電位が与えられる半導体装置である。また、第1のチャネル形成領域と、第2のチャネル形成領域とは、異なる半導体材料を含んで構成されることが好ましい。また、第2のチャネル形成領域は、酸化物半導体を含んで構成されることが好ましい。なお、上記においては、酸化物半導体材料を用いてトランジスタを構成しているが、本発明の一態様はこれに限定されない。酸化物半導体材料と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材料などを適用しても良い。なお、本明細書等において上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極という表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、本明細書等において電極や配線という用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線という用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。なお、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。また、本発明の一態様に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、浮遊ゲートへの電子の注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、本発明の一態様に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。さらに、酸化物半導体以外の材料を用いたトランジスタと酸化物半導体を用いたトランジスタとは、少なくとも一部が重畳し、特に、酸化物半導体以外の材料を用いたトランジスタのソース領域またはドレイン領域と酸化物半導体層の一部が重畳するように設けられていることにより、半導体装置の高集積化を図ることができる。さらに、酸化物半導体を用いたトランジスタをオフ状態とするべき期間において、少なくとも酸化物半導体以外の材料を用いたトランジスタのソース領域またはドレイン領域に正の電位があたえられるときに酸化物半導体を用いたトランジスタのゲート電極に負の電位をあたえることにより、半導体装置のメモリリテンション特性を向上させることができる。このように、酸化物半導体以外の材料を用いたトランジスタより広義には、十分な高速動作が可能なトランジスタと、酸化物半導体を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、本発明の一態様は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、本発明の一態様に係る半導体装置の構成およびその駆動方法について、図1乃至図6を参照して説明する。半導体装置の断面構成及び平面図図1は、半導体装置の構成の一例である。図1Aには半導体装置の断面を、図1Bには半導体装置の平面を、それぞれ示す。図1Aにおいて、A1-A2は、トランジスタのチャネル長方向に垂直な断面図であり、B1-B2は、トランジスタのチャネル長方向に平行な断面図である。図1に示す半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有する。また、図1に示す半導体装置は、トランジスタ160とトランジスタ162と容量素子164とを、一つずつ有する構成として示しているが、それぞれ複数有する構成も含む。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。用いる酸化物半導体としては、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。また、酸化物半導体として、InMO3ZnOmm>0、且つ、mは整数でないで表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In3SnO5ZnOnn>0、且つ、nは整数で表記される材料を用いてもよい。酸化物半導体としてIn-Ga-Zn系酸化物をスパッタリング法で成膜する場合、好ましくは、原子数比がIn:Ga:Zn=1:1:1、4:2:3、3:1:2、1:1:2、2:1:3、または3:1:4で示されるIn-Ga-Zn系酸化物ターゲットを用いる。前述の原子数比を有するIn-Ga-Zn系酸化物ターゲットを用いて酸化物半導体を成膜することで、多結晶または後述するCAACが形成されやすくなる。また、酸化物半導体としてIn-Sn-Zn系酸化物をスパッタリング法で成膜する場合、好ましくは、原子数比がIn:Sn:Zn=1:1:1、2:1:3、1:2:2、または20:45:35で示されるIn-Sn-Zn系酸化物ターゲットを用いる。前述の原子数比を有するIn-Sn-Zn系酸化物ターゲットを用いて酸化物半導体を成膜することで、多結晶または後述するCAACが形成されやすくなる。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。例えば、In-Sn-Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物のrだけ近傍であるとは、a、b、cが、a―A2b―B2c―C2≦r2を満たすことを言う。rとしては、例えば、0.05とすればよい。他の酸化物でも同様である。酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現でき、以下の式にて定義される。なお、上記において、S0は、測定面座標x1,y1x1,y2x2,y1x2,y2で表される4点によって囲まれる長方形の領域の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。また、酸化物半導体が結晶性を有する場合には、c軸配向し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なるc軸を中心に回転した結晶CAAC:CAxisAlignedCrystalともいう。を含む酸化物について説明する。CAACを含む酸化物とは、広義に、非単結晶であって、そのab面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。CAACは単結晶ではないが、非晶質のみから形成されているものでもない。また、CAACは結晶化した部分結晶部分を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。CAACに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、CAACを構成する個々の結晶部分のc軸は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向に揃っていてもよい。または、CAACを構成する個々の結晶部分のab面の法線は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向を向いていてもよい。CAACは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。このようなCAACの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子または窒素原子の層状配列が認められる結晶を挙げることもできる。CAACに含まれる結晶構造の一例について図15乃至図17を用いて詳細に説明する。なお、特に断りがない限り、図15乃至図17は上方向をc軸方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。また、図15において、丸で囲まれたOは4配位のOを示し、二重丸で囲まれたOは3配位のOを示す。図15Aに、1個の6配位のInと、Inに近接の6個の4配位の酸素原子以下4配位のOと、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図15Aの構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図15Aの上半分および下半分にはそれぞれ3個ずつ4配位のOがある。図15Aに示す小グループは電荷が0である。図15Bに、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子以下3配位のOと、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれもab面に存在する。図15Bの上半分および下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、図15Bに示す構造をとりうる。図15Bに示す小グループは電荷が0である。図15Cに、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造を示す。図15Cの上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。または、図15Cの上半分に3個の4配位のOがあり、下半分に1個の4配位のOがあってもよい。図15Cに示す小グループは電荷が0である。図15Dに、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造を示す。図15Dの上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。図15Dに示す小グループは電荷が1となる。図15Eに、2個のZnを含む小グループを示す。図15Eの上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図15Eに示す小グループは電荷が-1となる。ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループユニットセルともいう。と呼ぶ。ここで、これらの小グループ同士が結合する規則について説明する。図15Aに示す6配位のInの上半分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Inを有する。図15Bに示す5配位のGaの上半分の1個のOは、下方向に1個の近接Gaを有し、下半分の1個のOは、上方向に1個の近接Gaを有する。図15Cに示す4配位のZnの上半分の1個のOは、下方向に1個の近接Znを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Znを有する。この様に、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、6配位の金属原子InまたはSnが下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子GaまたはInまたは4配位の金属原子Znのいずれかと結合することになる。これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。図16Aに、In-Sn-Zn-O系の層構造を構成する中グループのモデル図を示す。図16Bに、3つの中グループで構成される大グループを示す。なお、図16Cは、図16Bの層構造をc軸方向から観察した場合の原子配列を示す。図16Aにおいては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、図16Aにおいて、Inの上半分および下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図16Aにおいて、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。図16Aにおいて、In-Sn-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グループが複数結合して大グループを構成する。ここで、3配位のOおよび4配位のOの場合、結合1本当たりの電荷はそれぞれ-0.667、-0.5と考えることができる。例えば、In6配位または5配位、Zn4配位、Sn5配位または6配位の電荷は、それぞれ3、2、4である。従って、Snを含む小グループは電荷が1となる。そのため、Snを含む層構造を形成するためには、電荷1を打ち消す電荷-1が必要となる。電荷-1をとる構造として、図15Eに示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。具体的には、図16Bに示した大グループが繰り返されることで、In-Sn-Zn-O系の結晶In2SnZn3O8を得ることができる。なお、得られるIn-Sn-Zn-O系の層構造は、In2SnZn2O7ZnOmmは0または自然数。とする組成式で表すことができる。また、このほかにも、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物や、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する。、In-Al-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物や、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物や、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物や、In-Ga系酸化物、などを用いた場合も同様である。例えば、図17Aに、In-Ga-Zn-O系の層構造を構成する中グループのモデル図を示す。図17Aにおいて、In-Ga-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。この中グループが複数結合して大グループを構成する。図17Bに3つの中グループで構成される大グループを示す。なお、図17Cは、図17Bの層構造をc軸方向から観察した場合の原子配列を示している。ここで、In6配位または5配位、Zn4配位、Ga5配位の電荷は、それぞれ3、2、3であるため、In、ZnおよびGaのいずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。また、In-Ga-Zn-O系の層構造を構成する中グループは、図17Aに示した中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りうる。具体的には、図17Bに示した大グループが繰り返されることで、In-Ga-Zn-O系の結晶を得ることができる。なお、得られるIn-Ga-Zn-O系の層構造は、InGaO3ZnOnnは自然数。とする組成式で表すことができる。n=1InGaZnO4の場合は、例えば、図32Aに示す結晶構造を取りうる。なお、図32Aに示す結晶構造において、図15Bで説明したように、Ga及びInは5配位をとるため、GaがInに置き換わった構造も取りうる。また、n=2InGaZn2O5の場合は、例えば、図32Bに示す結晶構造を取りうる。なお、図32Bに示す結晶構造において、図15Bで説明したように、Ga及びInは5配位をとるため、GaがInに置き換わった構造も取りうる。トランジスタ160およびトランジスタ162は、nチャネル型トランジスタ、pチャネル型トランジスタのいずれも用いることができる。ここでは、トランジスタ162はnチャネル型トランジスタとして説明する。また、本発明の一態様において、技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ162に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。トランジスタ160は、半導体基板500上の半導体層中に設けられたチャネル形成領域134と、チャネル形成領域134を挟むように設けられた不純物領域132ソース領域またはドレイン領域とも記すと、チャネル形成領域134上に設けられたゲート絶縁層122aと、ゲート絶縁層122a上に設けられたゲート電極128aと、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。また、半導体基板500上の半導体層中に設けられた不純物領域126には、導電層128bが接続されている。ここで、導電層128bは、トランジスタ160のソース電極やドレイン電極としても機能する。また、不純物領域132と不純物領域126との間には、不純物領域130が設けられている。ここで、不純物領域126および不純物領域130もトランジスタ160のソース領域またはドレイン領域として機能しうる。なお、導電層128bを設けない構成としてもよく、その場合、不純物領域126、不純物領域130、不純物領域132は、トランジスタ160のソース領域またはドレイン領域として機能する不純物領域として一つにまとめても良い。また、トランジスタ160を覆うように、絶縁層136、絶縁層138、絶縁層140が積層して設けられている。ただし、トランジスタ160を覆う絶縁層は必ずしも積層する必要はなく、単層構造としても良いし、2層以上の積層構造としても良い。なお、高集積化を実現するためには、図1に示すように、トランジスタ160がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲート電極128aの側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域132を設けても良い。なお、図1に示す半導体装置においては、半導体基板500上に酸化膜512を介して設けられた半導体層を用いてトランジスタ160のチャネル形成領域134および不純物領域126を形成しているが、本実施の形態に係る発明はこれに限定されるものではない。例えば、半導体基板500に変えて、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。また、酸化膜512を介して半導体層を設けることなく、半導体基板500にチャネル形成領域や不純物領域を直接設けてもよい。その場合、トランジスタ160が電気的に分離されるように、トランジスタ160を囲んで素子分離絶縁層を設ける。トランジスタ162は、絶縁層140などの上に設けられた酸化物半導体層144と、酸化物半導体層144と電気的に接続されているソース電極またはドレイン電極142a、およびドレイン電極またはソース電極142bと、酸化物半導体層144、ソース電極142a、およびドレイン電極142b、を覆うゲート絶縁層146と、ゲート絶縁層146上に酸化物半導体層144と重畳するように設けられたゲート電極148aと、を有する。ここで、トランジスタ162のドレイン電極142bはトランジスタ160のゲート電極128aと接続される。つまり、トランジスタ162の電荷保持特性を活かし、トランジスタ160のゲート電極128aの電位を極めて長時間に渡って保持することができる。また、酸化物半導体層144は、トランジスタ162のチャネル形成領域として機能し、少なくともトランジスタ160のソース領域またはドレイン領域の一部と重畳するように設けられる。ここで、トランジスタ162に用いられる酸化物半導体層144は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層144では、キャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。例えば、室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体層144を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができる。また、酸化物半導体層144のナトリウム濃度は5×1016atoms/cm3以下、好ましくは1×1016atoms/cm3以下、さらに好ましくは1×1015atoms/cm3以下とする。また、酸化物半導体層144のリチウム濃度は5×1015atoms/cm3以下、好ましくは1×1015atoms/cm3以下とする。また、酸化物半導体層144のカリウム濃度は5×1015atoms/cm3以下、好ましくは1×1015atoms/cm3以下とする。なお、上述の酸化物半導体層144中のナトリウム濃度、リチウム濃度およびカリウム濃度は、二次イオン質量分析法で測定されるものである。アルカリ金属、及びアルカリ土類金属は酸化物半導体にとっては悪性の不純物であり、少ない方がよい。特にアルカリ金属のうち、ナトリウムは酸化物半導体に接する絶縁膜が酸化物であった場合、その中に拡散し、Naとなる。また、酸化物半導体内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化例えば、ノーマリオン化しきい値の負へのシフト、移動度の低下等をもたらす。加えて、特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物半導体中の水素の濃度が5×1019cm-3以下、特に5×1018cm-3以下である場合には、アルカリ金属の濃度を上記の値にすることが強く求められる。なお、トランジスタ162では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層144を用いているが、酸化物半導体層が島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層の汚染を防止できる。容量素子164は、ドレイン電極142b、ゲート絶縁層146、および導電層148b、とで構成される。すなわち、ドレイン電極142bは、容量素子164の一方の電極として機能し、導電層148bは、容量素子164の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層144とゲート絶縁層146とを積層させる場合には、ドレイン電極142bと、導電層148bとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子164を設けない構成とすることもできる。なお、トランジスタ162および容量素子164において、ソース電極142a、およびドレイン電極142bの端部は、テーパー形状であることが好ましい。ソース電極142a、ドレイン電極142bの端部をテーパー形状とすることにより、ゲート絶縁層146の被覆性を向上させ、段切れを防止することができる。ここで、テーパー角は、例えば、30°以上60°以下とする。なお、テーパー角とは、テーパー形状を有する層例えば、ソース電極142aを、その断面基板の表面と直交する面に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。トランジスタ162および容量素子164の上には絶縁層150が設けられている。そして、絶縁層150上には配線154が設けられ、当該配線154はゲート絶縁層146、絶縁層150などに形成された開口を介してソース電極142aと接続されている。ここで、配線154は、少なくともトランジスタ162の酸化物半導体層144の一部と重畳するように設けられることが好ましい。また、配線154上に絶縁層156を設けても良い。なお、図1では導電層128bを用いて、配線154、ソース電極142a、および不純物領域126を接続しているが、本発明の一態様はこれに限定されない。例えば、ソース電極142aを直接、不純物領域126に接触させても良い。または、配線154を他の導電層を介して、ソース電極142aに接触させても良い。また、図1において、トランジスタ160と、トランジスタ162とは、少なくとも一部が重畳するように設けられている。特に、トランジスタ160のソース領域またはドレイン領域と酸化物半導体層144の一部が重畳するように設けられている。また、配線154は、少なくとも酸化物半導体層144の一部と重畳するように設けられている。また、トランジスタ162や容量素子164が、トランジスタ160と重畳するように設けられている。例えば、容量素子164の導電層148bは、トランジスタ160のゲート電極128aと少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の高集積化を図ることができる。例えば、当該半導体装置を用いてメモリセルを構成する場合、最小加工寸法をFとして、メモリセルの占める面積を15F2~25F2とすることが可能である。しかしながら、トランジスタ160と、トランジスタ162とが、少なくとも一部が重畳するように設けることにより、トランジスタ160のソース領域またはドレイン領域が、トランジスタ162のバックゲート電極として機能してしまうおそれがある。特に、図1Bに示すように、酸化物半導体層144を横断するようにトランジスタ160のソース領域またはドレイン領域が形成される場合は、トランジスタ160のソース領域またはドレイン領域がバックゲート電極として機能してしまうおそれが顕著になる。なお、ここでいうバックゲート電極とは、酸化物半導体層144のチャネル形成領域を挟んでゲート電極148aとは逆側に設けられた疑似的なゲート電極をいう。つまり、トランジスタ160のソース領域またはドレイン領域に正の電位が与えられた場合、例えば、その正の電位がバックゲート電極からみたしきい値電圧Vthbackを超えると、トランジスタ162はオン状態になってしまう。或いは、トランジスタ160のソース領域またはドレイン領域に与えられた正の電位がトランジスタ162をオン状態にしない程度の大きさであっても、トランジスタ162のゲート電極148aからみたしきい値電圧Vthは負ノーマリーオン側にシフトしてしまう。例えば、半導体装置のデータの読み出し動作またはデータの書き込み動作において、トランジスタ160のソース領域またはドレイン領域に正の電位が与えられる場合、トランジスタ162のしきい値電圧Vthは負ノーマリーオン側にシフトし、トランジスタ162のリーク電流が増加してしまい、電荷の保持特性が低下してしまうおそれが生じる。特に本実施の形態に係る半導体装置を用いてメモリセルアレイなどを構成する場合、トランジスタ160のゲート電極128aに保持されている電荷が失われることにより、当該メモリセルのデータが変動してしまうおそれが生じる。つまり、半導体装置のメモリリテンション特性が低下してしまうおそれが生じる。なお、メモリリテンション特性とは、メモリのデータ保持特性を表す。そこで開示する発明の一態様に係る半導体装置においては、トランジスタ160のゲート電極128aに電荷を保持すべき期間、つまりトランジスタ162をオフ状態とすべき期間において、少なくともトランジスタ160のソース領域またはドレイン領域に正の電位が与えられるときには、ゲート電極148aに負の電位が与えられるようにする。ここで、ゲート電極148aに与えられる負の電位の大きさは、トランジスタ160のソース領域またはドレイン領域に与えられた正の電位が及ぼすトランジスタ162への影響を抑制できるように、適宜設定すればよい。具体的には、ゲート電極148aに与えられる負の電位Vaは、トランジスタ160のソース領域またはドレイン領域に与えられる正の電位Vb、トランジスタ160のソース領域またはドレイン領域と酸化物半導体層144との間に設けられた絶縁層図1に示す半導体装置においては、ゲート絶縁層122a、絶縁層136、絶縁層138および絶縁層140の膜厚tbおよび合成比誘電率εrb、ゲート絶縁層146の膜厚taおよび比誘電率εraを用いて表現したとき、下記の式1を満たすことが好ましい。つまり、負の電位Vaは、正の電位Vb、膜厚tb、合成比誘電率εrb、膜厚taおよび比誘電率εraに合わせて適宜設定すればよい。また、トランジスタ162をオフ状態とすべき期間において、少なくともトランジスタ160のソース領域またはドレイン領域に正の電位が与えられるときには、ゲート電極148aに負の電位が与えられるようにすればよい。例えば、トランジスタ162がオフ状態のときは常にゲート電極148aに当該負の電位が与えられるようにしてもよい。このようにゲート電極148aに負の電位が与えられるようにすることにより、トランジスタ160のソース領域およびドレイン領域がトランジスタ162のバックゲート電極として機能しても、ゲート電極148aの電位がトランジスタ162のしきい値電圧より小さくなる。これにより、トランジスタ162のソース電極-ドレイン電極間にリーク電流が発生し、メモリセルのデータが変動することを防ぐことができる。よって、本実施の形態に係る半導体装置のメモリリテンション特性を向上させることができる。また、図1に示す半導体装置においては、トランジスタ162としてトップゲート構造のトランジスタを用いたが、本実施の形態の一態様に係る半導体装置はこれに限られるものではない。例えば、図2に示す半導体装置のように、トランジスタ162としてボトムゲート構造のトランジスタを用いることができる。図2に示す半導体装置のトランジスタ162は、絶縁層140などの上に設けられたゲート電極148aと、ゲート電極148aを覆うゲート絶縁層146と、ゲート絶縁層146上にゲート電極148aと重畳するように設けられた酸化物半導体層144と、酸化物半導体層144と電気的に接続されているソース電極142aおよびドレイン電極142bと、を有する。詳細については、図1に示す半導体装置の記載を参酌することができる。また、図2に示す半導体装置においては、トランジスタ162上に絶縁層157が設けられ、絶縁層157上にドレイン電極142bと少なくとも一部が重畳するように導電層158が設けられる。つまり、導電層158は容量素子164の一方の電極として機能する。ここで、絶縁層157はゲート絶縁層146と同様の材料で形成することができ、導電層158は図1に示す導電層148bと同様の材料で形成することができる。詳細については、図1に示す半導体装置の記載を参酌することができる。絶縁層157および導電層158の上には絶縁層150が設けられている。そして、絶縁層150上には配線154が設けられ、当該配線154はゲート絶縁層146、絶縁層150などに形成された開口を介してソース電極142aと接続されている。ここで、配線154は、少なくともトランジスタ162の酸化物半導体層144の一部と重畳するように設けられる。詳細については、図1に示す半導体装置の記載を参酌することができる。なお、その他の部分の構造については、図1に示す半導体装置と同様なので当該半導体装置の記載を参酌することができる。また、図2に示す半導体装置において、トランジスタ160と、トランジスタ162とは、少なくとも一部が重畳するように設けられている。特に、トランジスタ160のソース領域またはドレイン領域と酸化物半導体層144の一部が重畳するように設けられている。また、配線154は、少なくとも酸化物半導体層144の一部と重畳するように設けられている。また、トランジスタ162や容量素子164が、トランジスタ160と重畳するように設けられている。例えば、容量素子164の導電層148bは、トランジスタ160のゲート電極128aと少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の高集積化を図ることができる。例えば、当該半導体装置を用いてメモリセルを構成する場合、最小加工寸法をFとして、メモリセルの占める面積を15F2~25F2とすることが可能である。ここで、図2に示す半導体装置においても、トランジスタ162の酸化物半導体層144と配線154とが、少なくとも一部が重畳するように設けることにより、配線154が、トランジスタ162のバックゲート電極として機能してしまうおそれがある。そこで開示する発明の一態様に係る半導体装置においては、トランジスタ162をオフ状態とすべき期間において、少なくとも配線154に正の電位が与えられるときには、ゲート電極148aに負の電位が与えられるようにする。ここで、ゲート電極148aに与えられる負の電位の大きさは、配線154に与えられた正の電位が及ぼすトランジスタ162への影響を抑制できるように、適宜設定すればよい。具体的には、ゲート電極148aに与えられる負の電位Vaは、配線154に与えられる正の電位Vc、配線154と酸化物半導体層144との間に設けられた絶縁層図2に示す半導体装置においては、絶縁層150および絶縁層157の膜厚tcおよび合成比誘電率εrc、ゲート絶縁層146の膜厚taおよび比誘電率εraを用いて表現したとき、下記の式2を満たすことが好ましい。つまり、負の電位Vaは、正の電位Vc、膜厚tc、合成比誘電率εrc、膜厚taおよび比誘電率εraに合わせて適宜設定すればよい。また、トランジスタ162をオフ状態とすべき期間において、少なくとも配線154に正の電位が与えられるときには、ゲート電極148aに負の電位が与えられるようにすればよい。例えば、トランジスタ162がオフ状態のときは常にゲート電極148aに当該負の電位が与えられるようにしてもよい。このようにゲート電極148aに負の電位が与えられるようにすることにより、配線154がトランジスタ162のバックゲート電極として機能しても、ゲート電極148aの電位がトランジスタ162のしきい値電圧より小さくなる。これにより、トランジスタ162のソース電極-ドレイン電極間にリーク電流が発生し、メモリセルのデータが変動することを防ぐことができる。よって、本実施の形態に係る半導体装置のメモリリテンション特性を向上させることができる。また、図1および図2に示す半導体装置においては、トランジスタ162としてソース電極142aおよびドレイン電極142bが少なくとも酸化物半導体層144の上面において接するようなトランジスタを用いたが、これに限られるものではない。例えば、トランジスタ162として、酸化物半導体層144が少なくともソース電極142aおよびドレイン電極142bの上面において接するようなトランジスタを用いても良い。半導体装置の回路構成次に、図1および図2に示す半導体装置の回路構成およびその動作について、図3を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。基本構成図3Aに示す半導体装置において、第1の配線1stLineとトランジスタ160のソース電極またはドレイン電極とは、電気的に接続され、第2の配線2ndLineとトランジスタ160のドレイン電極またはソース電極とは、電気的に接続されている。また、第3の配線3rdLineとトランジスタ162のソース電極またはドレイン電極とは、電気的に接続され、第4の配線4thLineと、トランジスタ162のゲート電極とは、電気的に接続されている。そして、トランジスタ160のゲート電極と、トランジスタ162のドレイン電極またはソース電極は、容量素子164の電極の一方と電気的に接続され、第5の配線5thLineと、容量素子164の電極の他方は電気的に接続されている。また、図3Bに示すように第2の配線と第3の配線が接続されていてもよい。なお、図3Aおよび図3Bに示す回路構成は、図1または図2に示す半導体装置に含まれる回路構成に相当する。つまり、図1または図2に示す、トランジスタ160のソース領域またはドレイン領域の一方酸化物半導体層144と重畳しない側に電気的に接続される配線が第1の配線に相当し、トランジスタ160のソース領域またはドレイン領域の他方酸化物半導体層144と重畳する側に電気的に接続される配線が第2の配線に相当し、トランジスタ162のソース電極142aに電気的に接続される配線配線154が第3の配線に相当し、トランジスタ162のゲート電極148aに電気的に接続する配線が第4の配線に相当し、導電層148bに電気的に接続される配線が第5の配線に相当する。なお、第1の配線と第2の配線は逆にしてもよい、つまり、トランジスタ160のソース領域またはドレイン領域の一方酸化物半導体層144と重畳しない側に電気的に接続される配線が第2の配線に相当し、トランジスタ160のソース領域またはドレイン領域の他方酸化物半導体層144と重畳する側に電気的に接続される配線が第1の配線に相当するとしてもよい。ここで、図1または図2に示す半導体装置において、導電層128bを設けずにトランジスタ160のソース領域またはドレイン領域とトランジスタ162のソース電極142aが電気的に接続されない構成とした場合の回路構成が図3Aに示す回路構成に相当する。また、導電層128bを設けてトランジスタ160のソース領域またはドレイン領域とトランジスタ162のソース電極142aが電気的に接続される構成とした場合の回路構成が図3Bに示す回路構成に相当する。ここで、トランジスタ162には、例えば、上述の酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とすることで、トランジスタ160のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子164を有することにより、トランジスタ160のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。なお、トランジスタ160の半導体材料については特に限定されないが、例えば、酸化物半導体以外の半導体材料を用いたトランジスタが適用される。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。また、図3Cに示すように、図3Aにおいて容量素子164を設けない構成とすることも可能である。もちろん、図3Bにおいて、容量素子164を設けない構成とすることも可能である。図3Aに示す半導体装置では、トランジスタ160のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。はじめに、情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位が、トランジスタ162のドレイン電極またはソース電極と、トランジスタ160のゲート電極と、容量素子164の一方の電極が電気的に接続されたノードノードFGとも表記するに与えられる。すなわち、トランジスタ160のゲート電極には、所定の電荷が与えられる書き込み。ここでは、異なる二つの電位を与える電荷以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHというのいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極に与えられた電荷が保持される保持。トランジスタ162のオフ電流は極めて小さいので、トランジスタ160のゲート電極の電荷は長時間にわたって保持される。しかしながら、図1に示す半導体装置において、トランジスタ160とトランジスタ162とが、少なくとも一部が重畳するように設けることにより、トランジスタ160のソース領域またはドレイン領域が、トランジスタ162のバックゲート電極として機能してしまうおそれがある。上述の情報の書き込み及び保持において、ノードFGに電荷を保持すべき期間、つまりトランジスタ162をオフ状態とすべき期間に第2の配線に正の電位が与えられるような駆動方法が行われる場合には、トランジスタ162のしきい値電圧は、負ノーマリーオン側にシフトしてしまう。その結果、トランジスタ162のリーク電流が増加してしまい、メモリリテンション特性が低くなるおそれが生じる。特に第2の配線と第3の配線が接続されている構造の場合、第3の配線に正の電位が与えられるような駆動方法が行われる場合にも同様にメモリリテンション特性が低くなるおそれが生じる。また、図2に示す半導体装置においても、トランジスタ162の酸化物半導体層144と配線154とが、少なくとも一部が重畳するように設けることにより、配線154が、トランジスタ162のバックゲート電極として機能してしまうおそれがある。上述の情報の書き込み及び保持において、トランジスタ162をオフ状態とすべき期間に第3の配線に正の電位が与えられるような駆動方法が行われる場合に、トランジスタ162のリーク電流が増加してしまい、メモリリテンション特性が低くなるおそれが生じる。特に第2の配線と第3の配線が接続されている構造の場合、第2の配線に正の電位が与えられるような駆動方法が行われる場合にも同様にメモリリテンション特性が低くなるおそれが生じる。しかし、トランジスタ162をオフ状態とすべき期間において、少なくとも第2の配線または第3の配線に正の電位が与えられるときに、トランジスタ162のゲート電極148a、つまり第4の配線に負の電位を与えてやることにより、第2の配線または第3の配線がトランジスタ162のバックゲート電極として機能しても、第4の配線の電位がトランジスタ162のしきい値電圧より小さくなるので、トランジスタ162のソース電極-ドレイン電極間にリーク電流が発生し、メモリセルのデータが変動することを防ぐことができる。よって、本実施の形態に係る半導体装置のメモリリテンション特性を向上させることができる。特に第4の配線に与えられる負の電位を上述の式1または式2を満たすような負の電位Vaとすることが好ましい。次に、情報の読み出しについて説明する。第1の配線に所定の電位定電位を与えた状態で、第5の配線に適切な電位読み出し電位を与えると、トランジスタ160のゲート電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。すなわちトランジスタ160のコンダクタンスは、トランジスタ160のゲート電極ノードFGに保持される電荷によって制御される。一般に、トランジスタ160のゲート電極にQHが与えられている場合の見かけのしきい値電圧Vth_Hは、トランジスタ160のゲート電極にQLが与えられている場合の見かけのしきい値電圧Vth_Lより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ160をオフ状態からオン状態またはオン状態からオフ状態とする際に必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ160のゲート電極に与えられた電荷を判別できる。例えば、トランジスタ160をnチャネル型とすると、書き込みにおいて、QHが与えられていた場合には、第5の配線の電位がV0>Vth_Hとなれば、トランジスタ160はオン状態となる。QLが与えられていた場合には、第5の配線の電位がV0<Vth_Lとなっても、トランジスタ160はオフ状態のままである。なお、トランジスタ160がpチャネル型の場合には、QLが与えられている場合はオン状態となり、QHが与えられている場合はオフ状態のままとなる。このため、第2の配線の電位を見ることで、保持されている情報を読み出すことができる。しかしながら、図1に示す半導体装置において、トランジスタ160とトランジスタ162とが、少なくとも一部が重畳するように設けることにより、トランジスタ160のソース領域またはドレイン領域が、トランジスタ162のバックゲート電極として機能してしまうおそれがある。上述の情報の読み出しにおいて、ノードFGに電荷を保持すべき期間、つまりトランジスタ162をオフ状態とすべき期間に第2の配線に正の電位が与えられると、トランジスタ162のしきい値電圧は、負ノーマリーオン側にシフトしてしまう。その結果、トランジスタ162のリーク電流が増加してしまい、メモリリテンション特性が低くなるおそれが生じる。特に第2の配線と第3の配線が接続されている構造の場合、第3の配線に正の電位が与えられるような駆動方法が行われる場合にも同様にメモリリテンション特性が低くなるおそれが生じる。また、図2に示す半導体装置においても、トランジスタ162の酸化物半導体層144と配線154とが、少なくとも一部が重畳するように設けることにより、配線154が、トランジスタ162のバックゲート電極として機能してしまうおそれがある。上述の情報の書き込み及び保持において、トランジスタ162をオフ状態とすべき期間に第3の配線に正の電位が与えられるような駆動方法が行われる場合に、トランジスタ162のリーク電流が増加してしまい、メモリリテンション特性が低くなるおそれが生じる。特に第2の配線と第3の配線が接続されている構造の場合、第2の配線に正の電位が与えられるような駆動方法が行われる場合も同様にメモリリテンション特性が低くなるおそれが生じる。しかし、トランジスタ162をオフ状態とすべき期間において、少なくとも第2の配線または第3の配線に正の電位が与えられるときに、トランジスタ162のゲート電極148a、つまり第4の配線に負の電位を与えてやることにより、第2の配線または第3の配線がトランジスタ162のバックゲート電極として機能しても、第4の配線の電位がトランジスタ162のしきい値電圧より小さくなるので、トランジスタ162のソース電極-ドレイン電極間にリーク電流が発生し、メモリセルのデータが変動することを防ぐことができる。よって、本実施の形態に係る半導体装置のメモリリテンション特性を向上させることができる。特に第4の配線に与えられる負の電位を上述の式1または式2を満たすような負の電位Vaとすることが好ましい。なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないようにするには、各メモリセル間でトランジスタ160がそれぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジスタ160がオフ状態となるような電位、つまり、Vth_Hより小さい電位を与えればよい。また、各メモリセル間でトランジスタ160がそれぞれ直列に接続されている場合には、読み出しの対象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジスタ160がオン状態となるような電位、つまり、Vth_Lより大きい電位を第5の配線に与えればよい。次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位新たな情報に係る電位が、トランジスタ160のゲート電極および容量素子164に与えられる。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極は、新たな情報に係る電荷が与えられた状態となる。このように、開示する発明の一態様に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。なお、トランジスタ162のドレイン電極またはソース電極と、トランジスタ160のゲート電極と、容量素子164の一方の電極が電気的に接続されたノードノードFGは、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。トランジスタ162がオフの場合、当該ノードFGは絶縁体中に埋設されたと見ることができ、ノードFGには電荷が保持される。酸化物半導体を用いたトランジスタ162のオフ電流は、シリコン半導体などで形成されるトランジスタの10万分の1以下であるため、トランジスタ162のリークによる、ノードFGに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ162により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。例えば、トランジスタ162の室温25°Cでのオフ電流が10zA1zAゼプトアンペアは1×10-21A以下であり、容量素子164の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。また、開示する発明に係る半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜トンネル絶縁膜の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。図3Aに示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図3Dのように考えることが可能である。つまり、図3Dでは、トランジスタ160および容量素子164が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。R1およびC1は、それぞれ、容量素子164の抵抗値および容量値であり、抵抗値R1は、容量素子164を構成する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれ、トランジスタ160の抵抗値および容量値であり、抵抗値R2はトランジスタ160がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量の容量値に相当する。トランジスタ162がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値実効抵抗とも呼ぶをROSとすると、トランジスタ162のゲートリーク電流が十分に小さい条件において、R1およびR2が、R1≧ROS、R2≧ROSを満たす場合には、電荷の保持期間情報の保持期間ということもできるは、主としてトランジスタ162のオフ電流によって決定されることになる。逆に、当該条件を満たさない場合には、トランジスタ162のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ162のオフ電流以外のリーク電流例えば、ソース電極とゲート電極の間において生じるリーク電流等が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。一方で、C1とC2は、C1≧C2の関係を満たすことが望ましい。C1を大きくすることで、第5の配線によってノードFGの電位を制御する際に、第5の配線の電位を効率よくノードFGに与えることができるようになり、第5の配線に与える電位間例えば、読み出しの電位と、非読み出しの電位の電位差を低く抑えることができるためである。上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、R1およびR2は、トランジスタ160のゲート絶縁層や容量素子164の絶縁層によって制御される。C1およびC2についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。本実施の形態で示す半導体装置においては、ノードFGが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードFGは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。また、高電界が不要であり、大型の周辺回路昇圧回路などが不要である点も、フラッシュメモリに対する優位点である。例えば、本実施の形態に係るメモリセルに印加される電圧メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差の最大値は、2段階1ビットの情報を書き込む場合、一つのメモリセルにおいて、5V以下、好ましくは3V以下とすることができる。容量素子164を構成する絶縁層の比誘電率εr1と、トランジスタ160を構成する絶縁層の比誘電率εr2とを異ならせる場合には、容量素子164を構成する絶縁層の面積S1と、トランジスタ160においてゲート容量を構成する絶縁層の面積S2とが、2S2≧S1望ましくはS2≧S1を満たしつつ、C1≧C2を実現することが容易である。すなわち、容量素子164を構成する絶縁層の面積を小さくしつつ、C1≧C2を実現することが容易である。具体的には、例えば、容量素子164を構成する絶縁層においては、酸化ハフニウムなどのhigh-k材料でなる膜、または酸化ハフニウムなどのhigh-k材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεr1を10以上、好ましくは15以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εr2=3~4とすることができる。このような構成を併せて用いることで、開示する発明の一態様に係る半導体装置の、より一層の高集積化が可能である。なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に3段階以上の情報を書き込む構成とすることで、2段階の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷QL、高電位を与える電荷QHに加え、他の電位を与える電荷Qを第1のトランジスタのゲート電極に与えることで、多値化を実現することができる。この場合、F2が十分に小さくならない回路構成を採用しても十分な記憶容量を確保することができる。なお、上記説明は、電子をキャリアとするn型トランジスタnチャネル型トランジスタを用いる場合についてのものであるが、n型トランジスタに代えて、正孔をキャリアとするp型トランジスタを用いることができるのはいうまでもない。以上のように、本実施の形態に係る半導体装置は高集積化に向いているが、本発明の一態様に係る配線の共通化、コンタクト領域の縮小などにより、さらに集積度を高めた半導体装置を提供することが可能である。応用例1次に、図3に示す回路を応用したより具体的な回路構成および動作について、図4乃至図6を参照して説明する。なお、以下の説明においては、書き込み用トランジスタトランジスタ162にnチャネル型トランジスタを用い、読み出し用トランジスタトランジスタ160にpチャネル型トランジスタを用いる場合を例に説明する。また、図5のタイミングチャート中の斜線部は、高電位でも、低電位でもよい区間である。図4は、m×n個のメモリセル170を有する半導体装置の回路図の一例である。図4に示す半導体装置は、m本mは2以上の整数の書き込みワード線OSGと、m本の書き込み及び読み出しワード線Cと、n本nは2以上の整数のビット線BLと、ソース線SLと、メモリセル170が縦m個行×横n個列のマトリクス状に配置されたメモリセルアレイと、を有する。なお、図4において、複数本の同種類の配線が含まれる場合、配線の符号に数字を付記している。ここで、メモリセル170としては、上述した回路構成において、第2の配線と第3の配線を接続させた構成図3Bに示す構成が適用される。各メモリセル170は、第1のトランジスタ160、第2のトランジスタ162、容量素子164を有している。各メモリセル170において、第1のトランジスタ160のゲート電極と、第2のトランジスタ162のドレイン電極またはソース電極と、容量素子164の電極の一方とは、電気的に接続され、ソース線SLと、第1のトランジスタ160のソース電極とは、電気的に接続されている。さらに、ビット線BLと、第1のトランジスタ160のドレイン電極と、第2のトランジスタ162のソース電極またはドレイン電極とは電気的に接続され、書き込み及び読み出しワード線Cと、容量素子164の電極の他方と、は電気的に接続され、書き込みワード線OSGと、第2のトランジスタ162のゲート電極とは電気的に接続されている。つまり、ソース線SLが、図3Bに示す構成における第1の配線1stLineに、ビット線BLが第2の配線2ndLine及び第3の配線3rdLineに、書き込みワード線OSGが第4の配線4thLineに、書き込み及び読み出しワード線Cが第5の配線5thLineに相当する。また、図4に示す半導体装置においては、各メモリセル170にソース線SLをそれぞれ分割して設ける構成としたが、これに限られず、複数のメモリセルでソース線SLを共有する構成としてもよい。また、ビット線BL、ソース線SL、書き込みワード線OSG、書き込み及び読み出しワード線Cは、メモリセルアレイの周辺に形成された駆動回路と電気的に接続されている。当該駆動回路は、配線の種類ごとに独立して設けても良いし、複数の種類の配線が一つの駆動回路に電気的に接続されるように設けても良い。図4に示す半導体装置において、データの書き込み、保持、および読み出しは、基本的に図3の場合と同様である。図5に、図4に係る半導体装置の書き込み及び読み出し動作に係るタイミングチャートの一例を示す。具体的には、1行目の書き込みにおいて、1行1列目のメモリセルにデータ1、1行n列目のメモリセルにデータ0をそれぞれ書き込み、m行目の書き込みにおいて、m行1列のメモリセルにデータ0、m行n列目のメモリセルにデータ1をそれぞれ書き込み、その後書き込まれた全データを読み出す場合について説明する。なお、メモリセルのノードFGに高電位電源電位VDDなどが与えられることでメモリセルにデータ1が書き込まれ、メモリセルのノードFGに低電位接地電位GNDなどが与えられることでメモリセルにデータ0が書き込まれるものとする。はじめに、書き込み動作について説明する。書き込み期間において、選択行である1行目の書き込みワード線OSG1に電位VHを与え、トランジスタ162をオン状態とする。また、非選択行である2行目乃至m行目の書き込みワード線OSG1乃至OSGmに電位VLを与え、トランジスタ162をオフ状態とする。ここで、電位VHは、電源電位VDDにトランジスタ162のしきい値電圧を加えた電位より高い電位とすることが好ましい。このようにすることで、データの書き込み時に、ビット線BLの電位がトランジスタ162のしきい値電圧分降下しても、データ1に対応する電源電位VDDをノードFGに書き込むことができる。そして、選択行である1行目の書き込みおよび読み出しワード線C1に低電位接地電位GNDなどを与え、非選択行である2行目乃至m行目の書き込みおよび読み出しワード線C2乃至Cmに電源電位VDDを与える。このように、2行目乃至m行目の書き込みおよび読み出しワード線C2乃至Cmに電源電位VDDを与えることにより、2行目乃至m行目において、データ0、1のいずれが保持されているメモリセルであっても、トランジスタ160はオフ状態となる。従って、2行目乃至m行目においては、ソース線SLとビット線BL1乃至BLnとが異なる電位であっても、電流は流れない。また、ノードFGに接地電位GNDが与えられる場合において、ビット線BLとソース線SLに電流が生じることを抑制するために、ソース線SLの電位を接地電位GNDとする。そして、1列目のビット線BL1に電源電位VDDを与え、n列目のビット線BLnには接地電位GNDを与える。その結果、1行1列目のメモリセル170のフローティングゲート部FGには電源電位VDDが、1行n列目のメモリセル170のフローティングゲート部FGには接地電位GNDが与えられる。つまり、1行1列目のメモリセルにデータ1、1行n列目のメモリセルにデータ0が書き込まれる。それから、1行目の書き込みワード線OSG1を電位VLとして、1行目のトランジスタ162をオフ状態とすることで、書き込みを終了する。このとき、ビット線BLの信号入力期間は、1行目の書き込みワード線OSG1と、1行目の書き込みおよび読み出しワード線C1の信号入力期間より長くなるようにする。ビット線BLの信号入力期間が短いと、メモリセルへのデータの誤書き込みが生じることがあるためである。以下、同様の方法を用いて2行目乃至m行目のメモリセルにデータの書き込みを行うことができる。例えば、m行目の書き込みを行う場合には、1行目乃至m-1行目を非選択行とし、m行目を選択行として上述の方法と同様の方法で書き込み動作を行えばよい。ここでメモリセル170は、図1または図2に示す半導体装置を用いて構成されているので、ノードFGに電荷を保持すべき期間、つまりトランジスタ162をオフ状態とすべき期間においても、ビット線BLがトランジスタ162のバックゲート電極として機能するおそれがある。例えば、上述の書き込み期間において、非選択行のトランジスタ162はデータを保持するためにオフ状態とすべきであるが、選択行においてデータ1を書き込む列のビット線BLには電源電位VDDが与えられるので、当該列のビット線BLは非選択行においてトランジスタ162のバックゲートとして機能してしまうおそれがある。また、選択行のメモリセルのデータ1の書き込みを終了させる際に、当該メモリセルのビット線BLには電源電位VDDが与えられているので、当該ビット線BLがバックゲートとして機能するおそれがある。このように、トランジスタ162のバックゲートとして機能してしまうことにより、トランジスタ162のソース電極-ドレイン電極間にリーク電流が発生し、メモリセル170のデータが変動するおそれがある。しかし、図5に示すように、ビット線BLに電源電位VDDが与えられているタイミングに合わせて、非選択行の書き込みワード線OSGに電位VLを与え、選択行のトランジスタ162をオフ状態にするときに書き込みワード線OSGの電位を電位VHから電位VLにすることにより、ビット線BLがトランジスタ162のバックゲート電極として機能しても、書き込みワード線OSGの電位がトランジスタ162のしきい値電圧より小さくなる。つまり、トランジスタ162をオフ状態とすべき期間において、少なくともビット線BLに正の電位が与えられるときに、トランジスタ162のゲート電極、つまり書き込みワード線OSGに負の電位電位VLを与えてやることにより、ビット線BLがトランジスタ162のバックゲート電極として機能しても、トランジスタ162のソース電極-ドレイン電極間にリーク電流が発生し、メモリセル170のデータが変動することを防ぐことができる。よって、本実施の形態に係る半導体装置のメモリリテンション特性を向上させることができる。特に書き込みワード線OSGに与えられる負の電位電位VLを上述の式1または式2を満たすような負の電位Vaとすることが好ましい。なお、トランジスタ162をオフ状態とすべき期間において、少なくともビット線BLに正の電位が与えられるときには、書き込みワード線OSGに負の電位が与えられるようにすればよいので、例えば、図6に示すように、書き込みワード線OSGに接地電位GNDを与えず、トランジスタ162がオフ状態のときは常に書き込みワード線OSGに当該負の電位が与えられるようにしてもよい。次に、読み出し動作について説明する。読み出し期間において、選択行、非選択行に関わらず、書き込みワード線OSGに電位VLを与え、トランジスタ162をオフ状態とする。そして、選択行である1行目の書き込みおよび読み出しワード線C1に低電位接地電位GNDなどを与え、非選択行である2行目乃至m行目の書き込みおよび読み出しワード線C2乃至Cmに電源電位VDDを与える。このように、2行目乃至m行目の書き込みおよび読み出しワード線C2乃至Cmに電源電位VDDを与えることにより、2行目乃至m行目において、データ0、1のいずれが保持されているメモリセルであっても、トランジスタ160はオフ状態となる。従って、2行目乃至m行目においては、ソース線SLとビット線BL1乃至BLnとが異なる電位であっても、電流は流れない。ソース線SLを電源電位VDDもしくは電源電位VDDよりいくらか低い電位以下電位VRと表記するとする。メモリセルにデータ1が書き込まれている場合、ソース線SLに電位VRを与えることにより、ソース線SLに電源電位VDDを与えるより、データ1の読み出しが可能である電位の幅を広くすることができるため好ましい。その結果、ビット線BL1-ソース線SL間は、1行1列目のメモリセル170はデータ1が書き込まれ、第1のトランジスタ160がオフ状態であるため、高抵抗状態となり、ビット線BL1は低電位接地電位GNDになる。また、ビット線BLn-ソース線SL間は、1行n列目のメモリセル170はデータ0が書き込まれ、第1のトランジスタ160がオン状態であるため、低抵抗状態となり、ビット線BLnは高電位電位VRなどになる。従って、ビット線BLに接続される読み出し回路は、ビット線-ソース線間の抵抗状態の高低から、データを読み出すことができる。以下、同様の方法を用いて2行目乃至m行目のメモリセルのデータの読み出しを行うことができる。例えば、m行目の読み出しを行う場合には、1行目乃至m-1行目を非選択行とし、m行目を選択行として上述の方法と同様の方法で読み出し動作を行えばよい。ここでメモリセル170は、図1または図2に示す半導体装置を用いて構成されているので、ノードFGに電荷を保持すべき期間、つまりトランジスタ162をオフ状態とすべき期間においても、ビット線BLがトランジスタ162のバックゲート電極として機能するおそれがある。例えば、上述の読み出し期間において、トランジスタ162はデータを保持するためにオフ状態とすべきであるが、選択行においてデータ0が書き込まれた列のビット線BLは電位VRとなるので、当該列のビット線BLはトランジスタ162のバックゲートとして機能してしまうおそれがある。このように、トランジスタ162のバックゲートとして機能してしまうことにより、トランジスタ162のソース電極-ドレイン電極間にリーク電流が発生し、メモリセル170のデータが変動するおそれがある。しかし、図5に示すように、ビット線BLが電位VRになるタイミングに合わせて、書き込みワード線OSGに電位VLを与えることにより、ビット線BLがトランジスタ162のバックゲート電極として機能しても、書き込みワード線OSGの電位がトランジスタ162のしきい値電圧より小さくなる。つまり、トランジスタ162をオフ状態とすべき期間において、少なくともビット線BLに正の電位が与えられるときに、トランジスタ162のゲート電極、つまり書き込みワード線OSGに負の電位電位VLを与えることにより、ビット線BLがトランジスタ162のバックゲート電極として機能しても、トランジスタ162のソース電極-ドレイン電極間にリーク電流が発生し、メモリセル170のデータが変動することを防ぐことができる。よって、本実施の形態に係る半導体装置のメモリリテンション特性を向上させることができる。特に書き込みワード線OSGに与えられる負の電位電位VLを上述の式1または式2を満たすような負の電位Vaとすることが好ましい。なお、トランジスタ162をオフ状態とすべき期間において、少なくともビット線BLに正の電位が与えられるときには、書き込みワード線OSGに負の電位が与えられるようにすればよいので、例えば、図6に示すように、書き込みワード線OSGに接地電位GNDを与えず、トランジスタ162がオフ状態のときは常に書き込みワード線OSGに当該負の電位が与えられるようにしてもよい。なお、スタンバイ及びデータ保持期間においては、図4に示す回路中のトランジスタ162がオフ状態となるようにする。なお、図4に示す回路構成の半導体装置においては、メモリセル170における第2の配線と第3の配線を接続し、ビット線BLとしたが、開示する発明に係る半導体装置は、これに限られるものではなく、第2の配線と第3の配線を分割する回路構成としてもよい。また、図4に示す回路構成の半導体装置においては、ビット線BLとソース線SLの間に同じ列のメモリセル170を構成するトランジスタ160およびトランジスタ162を並列に接続する回路構成としたが、開示する発明に係る半導体装置はこれに限られるものではない。例えば、ビット線BLとソース線SLの間に同じ列のメモリセル170を構成するトランジスタ160を直列に接続する回路構成としてもよいし、ビット線BLとソース線SLの間に同じ列のメモリセル170を構成するトランジスタ162を直列に接続する回路構成としてもよい。なお、図4に示す回路構成の半導体装置においては、書き込み用トランジスタトランジスタ162にnチャネル型トランジスタを用い、読み出し用トランジスタトランジスタ160にpチャネル型トランジスタを用いる場合を例に説明したが、開示する発明に係る半導体装置はこれに限られるものではなく、書き込み用トランジスタにpチャネル型トランジスタを用いてもよいし、読み出し用トランジスタにnチャネル型トランジスタを用いるような回路構成としてもよい。なお、開示する発明の半導体装置に関する動作方法、動作電圧などについては、上述の構成に限定されず、半導体装置の動作が実現される態様において適宜変更することが可能である。以上のように、酸化物半導体以外の材料を用いたトランジスタと酸化物半導体を用いたトランジスタとは、少なくとも一部が重畳し、特に、酸化物半導体以外の材料を用いたトランジスタのソース領域またはドレイン領域と酸化物半導体層の一部が重畳するように設けられていることにより、半導体装置の高集積化を図ることができる。さらに、酸化物半導体を用いたトランジスタをオフ状態とするべき期間において、少なくとも酸化物半導体以外の材料を用いたトランジスタのソース領域またはドレイン領域に正の電位があたえられるときに酸化物半導体を用いたトランジスタのゲート電極に負の電位をあたえることにより、半導体装置のメモリリテンション特性を向上させることができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態においては、先の実施の形態において、図1に示す半導体装置の作製方法について図7乃至図11を参照して説明する。SOI基板の作製方法まず、先の実施の形態に示す半導体装置の作製に用いられるSOI基板の作製方法の一例について、図7を参照して説明する。まず、ベース基板として半導体基板500を準備する図7A参照。半導体基板500としては、単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いることができる。また、半導体基板として、太陽電池級シリコンSOG-Si:SolarGradeSilicon基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。なお、半導体基板500に変えて、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。半導体基板500は、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、半導体基板500に対して、塩酸過酸化水素水混合溶液HPM、硫酸過酸化水素水混合溶液SPM、アンモニア過酸化水素水混合溶液APM、希フッ酸DHF等を用いて洗浄を行うのが好ましい。次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板510を用いる図7B参照。なお、ここでは、ボンド基板として単結晶のものを用いるが、ボンド基板の結晶性を単結晶に限る必要はない。単結晶半導体基板510としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第14族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径5インチ125mm、直径6インチ150mm、直径8インチ200mm、直径12インチ300mm、直径16インチ400mmサイズの円形のものが代表的である。なお、単結晶半導体基板510の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板510は、CZチョクラルスキー法やFZフローティングゾーン法を用いて作製することができる。単結晶半導体基板510の表面には酸化膜512を形成する図7C参照。なお、汚染物除去の観点から、酸化膜512の形成前に、塩酸過酸化水素水混合溶液HPM、硫酸過酸化水素水混合溶液SPM、アンモニア過酸化水素水混合溶液APM、希フッ酸DHF、FPMフッ酸、過酸化水素水、純水の混合液等を用いて単結晶半導体基板510の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。酸化膜512は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜512の作製方法としては、熱酸化法、CVD法、スパッタリング法などがある。また、CVD法を用いて酸化膜512を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン略称;TEOS:化学式SiOC2H54等の有機シランを用いて酸化シリコン膜を形成することが好ましい。本実施の形態では、単結晶半導体基板510に熱酸化処理を行うことにより酸化膜512ここでは、SiOx膜を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。例えば、塩素Clが添加された酸化性雰囲気中で単結晶半導体基板510に熱酸化処理を行うことにより、塩素酸化された酸化膜512を形成することができる。この場合、酸化膜512は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属例えば、Fe、Cr、Ni、Mo等を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基板510の汚染を低減させることができる。なお、酸化膜512に含有させるハロゲン原子は塩素原子に限られない。酸化膜512にはフッ素原子を含有させてもよい。単結晶半導体基板510表面をフッ素酸化する方法としては、HF溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、NF3を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。次に、イオンを電界で加速して単結晶半導体基板510に照射し、添加することで、単結晶半導体基板510の所定の深さに結晶構造が損傷した脆化領域514を形成する図7D参照。脆化領域514が形成される領域の深さは、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域514は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板510から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、10nm以上500nm以下、好ましくは50nm以上200nm以下程度となるように平均侵入深さを調節すれば良い。当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板510に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、H3の比率を高くすると良い。具体的には、H、H2、H3の総量に対してH3の割合が50以上より好ましくは80以上となるようにする。H3の割合を高めることで、イオン照射の効率を向上させることができる。なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れを抑えることが可能である。なお、イオンドーピング装置を用いて脆化領域514を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜512を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板510の汚染を防ぐことができる。次に、半導体基板500と、単結晶半導体基板510とを対向させ、酸化膜512を介して密着させる。これにより、半導体基板500と、単結晶半導体基板510とが貼り合わされる図7E参照。なお、単結晶半導体基板510と貼り合わせる半導体基板500の表面に酸化膜または窒化膜を成膜してもよい。貼り合わせの際には、半導体基板500または単結晶半導体基板510の一箇所に、0.001N/cm2以上100N/cm2以下、例えば、1N/cm2以上20N/cm2以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、密着させた部分において半導体基板500と酸化膜512の接合が生じ、当該部分を始点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。なお、単結晶半導体基板510と半導体基板500とを貼り合わせる前には、貼り合わせに係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板510と半導体基板500との界面での接合強度を向上させることができる。表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域514における分離が生じない温度例えば、室温以上400°C未満とする。また、この温度範囲で加熱しながら、半導体基板500と酸化膜512とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、RTA瞬間熱アニール、RapidThermalAnneal装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。次に、熱処理を行うことにより、単結晶半導体基板510を脆化領域において分離して、半導体基板500上に、酸化膜512を介して単結晶半導体層516を形成する図7F参照。なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層516の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理温度は、300°C以上600°C以下とすればよく、500°C以下400°C以上とすると、より効果的である。なお、単結晶半導体基板510を分離した後には、単結晶半導体層516に対して、500°C以上の温度で熱処理を行い、単結晶半導体層516中に残存する水素の濃度を低減させてもよい。次に、単結晶半導体層516の表面にレーザー光を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層518を形成する図7G参照。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。なお、本実施の形態においては、単結晶半導体層516の分離に係る熱処理の直後に、レーザー光の照射処理を行っているが、本発明の一態様はこれに限定して解釈されない。単結晶半導体層516の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層516表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、単結晶半導体層516表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。なお、上記エッチング処理としては、ウェットエッチング、ドライエッチングのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した後、単結晶半導体層516の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層516の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方を用いればよい。以上の工程により、良好な特性の単結晶半導体層518を有するSOI基板を得ることができる図7G参照。半導体装置の作製方法次に、上記のSOI基板を用いた半導体装置の作製方法について、図8乃至図11を参照して説明する。下部のトランジスタの作製方法はじめに下部のトランジスタ160の作製方法について、図8および図9を参照して説明する。なお、図8および図9は、図7に示す方法で作成したSOI基板の一部であって、図1Aまたは図2Aに示す下部のトランジスタに相当する断面工程図である。まず、単結晶半導体層518を島状に加工して、半導体層120を形成する図8A参照。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物元素や、p型の導電性を付与する不純物元素を半導体層に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。次に、半導体層120を覆うように絶縁層122を形成する図8B参照。絶縁層122は、後にゲート絶縁層となるものである。絶縁層122は、例えば、半導体層120表面の熱処理熱酸化処理や熱窒化処理などによって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層122は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0等を含む単層構造または積層構造とすることが望ましい。また、絶縁層122の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。ここでは、プラズマCVD法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。次に、絶縁層122上にマスク124を形成し、一導電性を付与する不純物元素を半導体層120に添加して、不純物領域126を形成する図8C参照。なお、ここでは、不純物元素を添加した後、マスク124は除去する。次に、絶縁層122上にマスクを形成し、絶縁層122が不純物領域126と重畳する領域の一部を除去することにより、ゲート絶縁層122aを形成する図8D参照。絶縁層122の除去方法として、ウェットエッチングまたはドライエッチングなどのエッチング処理を用いることができる。次に、ゲート絶縁層122a上にゲート電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ゲート電極128aおよび導電層128bを形成する図8E参照。ゲート電極128aおよび導電層128bに用いる導電層としては、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。また、導電層の加工は、レジストマスクを用いたエッチングによって行うことができる。次に、ゲート電極128aおよび導電層128bをマスクとして、一導電型を付与する不純物元素を半導体層に添加して、チャネル形成領域134、不純物領域132、および不純物領域130を形成する図9A参照。ここでは、p型トランジスタを形成するために、硼素BやアルミニウムAlなどの不純物元素を添加する。なお、ここではp型トランジスタを形成するために硼素やアルミニウムを添加しているが、n型トランジスタを形成する場合には、リンPやヒ素Asなどの不純物元素を添加すればよい。ここで、添加される不純物元素の濃度は適宜設定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う。ここで、不純物領域の濃度は、不純物領域126、不純物領域132、不純物領域130の順に高くなる。次に、ゲート絶縁層122a、ゲート電極128a、導電層128bを覆うように、絶縁層136、絶縁層138および絶縁層140を形成する図9B参照。絶縁層136、絶縁層138、絶縁層140は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層136、絶縁層138、絶縁層140に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層136、絶縁層138、絶縁層140には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層136や絶縁層138、絶縁層140は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態では、絶縁層136として酸化窒化シリコン、絶縁層138として窒化酸化シリコン、絶縁層140として酸化シリコンを用いる場合について説明する。なお、ここでは、絶縁層136、絶縁層138および絶縁層140の積層構造としているが、開示する発明の一態様はこれに限定されない。1層または2層としても良いし、4層以上の積層構造としても良い。次に、絶縁層138および絶縁層140にCMP化学的機械研磨処理やエッチング処理を行うことにより、絶縁層138および絶縁層140を平坦化する図9C参照。ここでは、絶縁層138が一部露出されるまで、CMP処理を行う。絶縁層138に窒化酸化シリコンを用い、絶縁層140に酸化シリコンを用いた場合、絶縁層138はエッチングストッパとして機能する。次に、絶縁層138および絶縁層140にCMP処理やエッチング処理を行うことにより、ゲート電極128aおよび導電層128bの上面を露出させる図9D参照。ここでは、ゲート電極128aおよび導電層128bが一部露出されるまで、エッチング処理を行う。当該エッチング処理は、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。ゲート電極128aおよび導電層128bの一部を露出させる工程において、後に形成されるトランジスタ162の特性を向上させるために、絶縁層136、絶縁層138、絶縁層140の表面は可能な限り平坦にしておくことが好ましい。以上の工程により、下部のトランジスタ160を形成することができる図9D参照。なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。上部のトランジスタの作製方法次に、上部のトランジスタ162の作製方法について、図10および図11を参照して説明する。まず、ゲート電極128a、導電層128b、絶縁層136、絶縁層138、絶縁層140などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層144を形成する図10A参照。なお、酸化物半導体層を形成する前に、絶縁層136、絶縁層138、絶縁層140の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法をはじめとするPVD法やプラズマCVD法などのCVD法などを用いて形成することができる。酸化物半導体層に用いる材料としては、四元系金属酸化物であるIn-Sn-Ga-Zn-O系の材料や、三元系金属酸化物であるIn-Ga-Zn-O系の材料、In-Sn-Zn-O系の材料、In-Al-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料や、二元系金属酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料、Sn-Mg-O系の材料、In-Mg-O系の材料、In-Ga-O系の材料や、一元系金属酸化物であるIn-O系の材料、Sn-O系の材料、Zn-O系の材料などを用いることができる。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In-Ga-Zn-O系の材料とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物膜、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。また、酸化物半導体層は、化学式InMO3ZnOmm>0で表記される材料を用いた薄膜とすることができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。例えば、Mとして、Ga、GaおよびAl、GaおよびMn、またはGaおよびCoなどを用いることができる。また、酸化物半導体層の厚さは、3nm以上30nm以下とするのが望ましい。酸化物半導体層を厚くしすぎると例えば、膜厚を50nm以上、トランジスタがノーマリーオンとなってしまう恐れがあるためである。酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。本実施の形態では、酸化物半導体層を、In-Ga-Zn-O系の酸化物ターゲットを用いたスパッタリング法により形成する。In-Ga-Zn-O系の酸化物ターゲットとしては、例えば、組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の酸化物ターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比の酸化物ターゲットを用いることもできる。また、ITZOと呼ばれるIn-Sn-Zn系酸化物を形成する場合は、用いるターゲットの組成比は、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、または20:45:35などとなる酸化物ターゲットを用いる。酸化物ターゲットの充填率は、90以上100以下、好ましくは95以上99.9以下とする。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができるためである。成膜の雰囲気は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。例えば、酸化物半導体層は、次のように形成することができる。まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、200°Cを超えて500°C以下、好ましくは300°Cを超えて500°C以下、より好ましくは350°C以上450°C以下となるように加熱する。次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物より好ましくは炭素原子を含む化合物もなどが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。成膜中の基板温度が低温例えば、100°C以下の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。成膜条件の一例として、基板とターゲットの間との距離を60mm、圧力を0.4Pa、直流DC電源を0.5kW、基板温度を400°C、成膜雰囲気を酸素酸素流量比率100雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質パーティクル、ごみともいうが軽減でき、膜厚分布も均一となるため好ましい。なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質パーティクル、ごみともいうを除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。ここで、加工された酸化物半導体層144は、少なくともトランジスタ160のソース領域またはドレイン領域の一部と重畳するように設けられる。このように酸化物半導体層144を設けることにより、半導体装置の高集積化を図ることができる。その後、酸化物半導体層144に対して、熱処理を行ってもよい。熱処理を行うことによって、酸化物半導体層144中に含まれる水素原子を含む物質などの不純物をさらに除去し、酸化物半導体層144の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱処理の温度は、不活性ガス雰囲気下、250°C以上700°C以下、好ましくは450°C以上600°C以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層144は大気に触れさせず、水や水素の混入が生じないようにする。ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。次に、酸化物半導体層144などの上に、ソース電極およびドレイン電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ソース電極142a、ドレイン電極142bを形成する図10B参照。導電層は、PVD法や、CVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極142aおよびドレイン電極142bへの加工が容易であるというメリットがある。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、インジウムスズ酸化物In2O3―SnO2、ITOと略記する場合がある、インジウム亜鉛酸化物In2O3―ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。導電層のエッチングは、形成されるソース電極142aおよびドレイン電極142bの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。ソース電極142a、ドレイン電極142bの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層146の被覆性を向上し、段切れを防止することができる。上部のトランジスタのチャネル長Lは、ソース電極142a、およびドレイン電極142bの下端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、10nm以上1000nm1μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。また、図10Bとは別の一例として、酸化物半導体層144とソース電極およびドレイン電極との間に、ソース領域およびドレイン領域として酸化物導電層を設けることができる。酸化物導電層の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電層して、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。例えば、酸化物半導体層144上に酸化物導電膜を形成し、その上に導電層を形成し、酸化物導電膜および導電層を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層、ソース電極142a、ドレイン電極142bを形成することができる。また、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層144と酸化物導電膜を形成してもよい。ソース電極142a、ドレイン電極142bを形成した後、ソース電極142a、ドレイン電極142bをマスクとして、さらに島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層を形成することもできる。なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件エッチング材の種類、濃度、エッチング時間等を適宜調整する。酸化物導電層を酸化物半導体層とソース電極及びドレイン電極との間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタの高速動作をすることができる。また、酸化物半導体層144、酸化物導電層、金属材料からなるドレイン電極の構成とすることによって、よりトランジスタの耐圧を向上させることができる。ソース領域及びドレイン領域として酸化物導電層を用いることは、周辺回路駆動回路の周波数特性を向上させるために有効である。金属電極モリブデン、タングステン等と酸化物半導体層との接触に比べ、金属電極モリブデン、タングステン等と酸化物導電層との接触は、接触抵抗を下げることができるからである。酸化物半導体層とソース電極層及びドレイン電極層との間に酸化物導電層を介在させることで接触抵抗を低減でき、周辺回路駆動回路の周波数特性を向上させることができる。次に、ソース電極142a、ドレイン電極142bを覆い、かつ、酸化物半導体層144の一部と接するように、ゲート絶縁層146を形成する図10C参照。ゲート絶縁層146は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などを含むように形成するのが好適である。ゲート絶縁層146は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。また、酸化物半導体層144に接する絶縁層本実施の形態においては、ゲート絶縁層146は、第13族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には第13族元素を含むものが多く、第13族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。ここで、第13族元素を含む絶縁材料とは、絶縁材料に一または複数の第13族元素を含むことを意味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量原子よりアルミニウムの含有量原子が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量原子がアルミニウムの含有量原子以上のものを示す。例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。また、酸化物半導体層144に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。例えば、酸化物半導体層144に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa2OxX=3α、0<α<1とすることができる。また、酸化物半導体層144に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をAl2OXX=3α、0<α<1とすることができる。または、酸化物半導体層144に接する絶縁層として酸化ガリウムアルミニウム酸化アルミニウムガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム酸化アルミニウムガリウムの組成をGaXAl2-XO3α0<X<2、0<α<1とすることができる。酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減し、酸化物半導体層をI型化またはI型に限りなく近い酸化物半導体とすることができる。なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁層146に代えて、酸化物半導体層144の下地膜として形成する絶縁層に適用しても良く、ゲート絶縁層146および下地絶縁層の双方に適用しても良い。ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。当該熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144に酸素を供給し、該酸化物半導体層144の酸素欠損を補填することができる。この意味において、当該熱処理を、加酸化加酸素化処理と呼ぶこともできる。なお、本実施の形態では、ゲート絶縁層146の形成後に加酸化処理を行っているが、加酸化処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に加酸化処理を行っても良い。また、脱水化処理または脱水素化処理に続けて加酸化処理を行っても良い。上述のように、脱水化処理または脱水素化処理と、酸素ドープ処理または加酸化処理とを適用し、酸化物半導体層144中の水素原子を含む物質などの不純物を低減し、酸素欠損を補填することで、酸化物半導体層144を高純度化することができる。このように高純度化され、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。次に、ゲート電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ゲート電極148aおよび導電層148bを形成する図10D参照。ゲート電極148aおよび導電層148bは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極148aおよび導電層148bは、単層構造としても良いし、積層構造としても良い。次に、ゲート絶縁層146、ゲート電極148a、および導電層148b上に、絶縁層150を形成する図11A参照。絶縁層150は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層150には、誘電率の低い材料や、誘電率の低い構造多孔性の構造などを用いることが望ましい。絶縁層150の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層150の単層構造としているが、開示する発明の一態様はこれに限定されず、2層以上の積層構造としても良い。次に、ゲート絶縁層146、絶縁層150に、ソース電極142aにまで達する開口を形成する。その後、絶縁層150上にソース電極142aと接する配線154を形成する図11B参照。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。配線154は、PVD法や、CVD法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。ここで、配線154は、少なくとも酸化物半導体層144の一部と重畳するように設けられる。このように配線154を設けることにより、半導体装置の高集積化を図ることができる。より具体的には、例えば、絶縁層150の開口を含む領域にPVD法によりチタン膜を薄く形成し、PVD法によりチタン膜を薄く5nm程度形成した後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここではソース電極142aとの接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。絶縁層150に形成する開口は、導電層128bと重畳する領域に形成することが望ましい。このような領域に開口を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。ここで、導電層128bを用いずに、不純物領域126とソース電極142aとの接続と、ソース電極142aと配線154との接続とを重畳させる場合について説明する。この場合、不純物領域126上に形成された絶縁層136、絶縁層138および絶縁層140に開口下部のコンタクトと呼ぶを形成し、下部のコンタクトにソース電極142aを形成した後、ゲート絶縁層146および絶縁層150において、下部のコンタクトと重畳する領域に開口上部のコンタクトと呼ぶを形成し、配線154を形成することになる。下部のコンタクトと重畳する領域に上部のコンタクトを形成する際に、エッチングにより下部のコンタクトに形成されたソース電極142aが断線してしまうおそれがある。これを避けるために、下部のコンタクトと上部のコンタクトが重畳しないように形成することにより、素子面積が増大するという問題がおこる。本実施の形態に示すように、導電層128bを用いることにより、ソース電極142aを断線させることなく、上部のコンタクトの形成が可能となる。これにより、下部のコンタクトと上部のコンタクトを重畳させて設けることができるため、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。次に、配線154を覆うように絶縁層156を形成する図11C参照。以上により、高純度化された酸化物半導体層144を用いたトランジスタ162、および容量素子164が完成する図11C参照。なお、トランジスタ162において、酸化物半導体層144とソース電極142a、ドレイン電極142bとの間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。図1に示すトランジスタ162に酸化物導電層を設けたトランジスタ162a、162bを図12ABに示す。図12ABのトランジスタ162a、162bは、酸化物半導体層144とソース電極142a、ドレイン電極142bとの間に、ソース領域及びドレイン領域として機能する酸化物導電層404a、404bが形成されている。図12ABのトランジスタ162a、162bは作製工程により酸化物導電層404a、404bの形状が異なる例である。図12Aのトランジスタ162aでは、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層144と酸化物導電膜を形成する。酸化物半導体層及び酸化物導電膜上にソース電極142a、ドレイン電極142bを形成した後、ソース電極142a、ドレイン電極142bをマスクとして、島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層404a、404bを形成する。図12Bのトランジスタ162bでは、酸化物半導体層144上に酸化物導電膜を形成し、その上に金属導電膜を形成し、酸化物導電膜および金属導電膜を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層404a、404b、ソース電極142a、ドレイン電極142bを形成する。なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件エッチング材の種類、濃度、エッチング時間等を適宜調整する。酸化物導電層404a、404bの成膜方法は、スパッタリング法や真空蒸着法電子ビーム蒸着法などや、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化シリコンとインジウムスズ酸化物の化合物、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。また、上記材料に酸化珪素を含ませてもよい。ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層144とソース電極142a、ドレイン電極142bとの間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ162a、162bが高速動作をすることができる。また、酸化物半導体層144、酸化物導電層404a、404b、ドレイン電極142bの構成とすることによって、トランジスタ162a、162bの耐圧を向上させることができる。本実施の形態において示すトランジスタ162では、酸化物半導体層144が高純度化されているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度1×1014/cm3程度と比較して、十分に小さい値例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満をとる。そして、オフ電流も十分に小さくなる。例えば、トランジスタ162の室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように高純度化され、真性化された酸化物半導体層144を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。また、本実施の形態において示す半導体装置では、酸化物半導体以外の材料を用いたトランジスタと酸化物半導体を用いたトランジスタとは、少なくとも一部が重畳し、特に、酸化物半導体以外の材料を用いたトランジスタのソース領域またはドレイン領域と酸化物半導体層の一部が重畳するように設けられていることにより、半導体装置の高集積化を図ることができる。さらに、酸化物半導体を用いたトランジスタをオフ状態とするべき期間において、少なくとも酸化物半導体以外の材料を用いたトランジスタのソース領域またはドレイン領域に正の電位があたえられるときに酸化物半導体を用いたトランジスタのゲート電極に負の電位をあたえることにより、半導体装置のメモリリテンション特性を向上させることができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3先の実施の形態において、トランジスタ162の半導体層に用いることのできる酸化物半導体層の一形態を、図13を用いて説明する。本実施の形態の酸化物半導体層は、第1の結晶性酸化物半導体層上に第1の結晶性酸化物半導体層よりも厚い第2の結晶性酸化物半導体層を有する積層構造である。絶縁層400上に絶縁層437を形成する。本実施の形態では、絶縁層437として、PCVD法またはスパッタリング法を用いて、50nm以上600nm以下の膜厚の酸化物絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることができる。次に、絶縁層437上に膜厚1nm以上10nm以下の第1の酸化物半導体膜を形成する。第1の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は200°C以上400°C以下とする。本実施の形態では、酸化物半導体用ターゲットIn-Ga-Zn-O系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度250°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚5nmの第1の酸化物半導体膜を成膜する。なお、ITZOと呼ばれるIn-Sn-Zn系酸化物を形成する場合は、用いるターゲットの組成比は、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、または20:45:35などとなる酸化物ターゲットを用いる。次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第1の加熱処理を行う。第1の加熱処理の温度は、400°C以上750°C以下とする。第1の加熱処理によって第1の結晶性酸化物半導体層450aを形成する図13A参照。第1の加熱処理の温度にもよるが、第1の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、C軸配向した結晶が得られる。第1の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に1層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。第1の加熱処理によって、酸化物絶縁層である絶縁層437中の酸素を第1の結晶性酸化物半導体層450aとの界面またはその近傍界面からプラスマイナス5nmに拡散させて、第1の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用いられる絶縁層437は、膜中バルク中、第1の結晶性酸化物半導体層450aと絶縁層437の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。次いで、第1の結晶性酸化物半導体層450a上に10nmよりも厚い第2の酸化物半導体膜を形成する。第2の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜時における基板温度は200°C以上400°C以下とする。成膜時における基板温度を200°C以上400°C以下とすることにより、第1の結晶性酸化物半導体層の表面上に接して成膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる。本実施の形態では、酸化物半導体用ターゲットIn-Ga-Zn-O系酸化物半導体用ターゲットIn2O3:Ga2O3:ZnO=1:1:2[mol数比]を用いて、基板とターゲットの間との距離を170mm、基板温度400°C、圧力0.4Pa、直流DC電源0.5kW、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚25nmの第2の酸化物半導体膜を成膜する。なお、ITZOと呼ばれるIn-Sn-Zn系酸化物を形成する場合は、用いるターゲットの組成比は、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、または20:45:35などとなる酸化物ターゲットを用いるとよい。次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第2の加熱処理を行う。第2の加熱処理の温度は、400°C以上750°C以下とする。第2の加熱処理によって第2の結晶性酸化物半導体層450bを形成する図13B参照。第2の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第2の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第2の加熱処理によって、第1の結晶性酸化物半導体層450aを核として膜厚方向、即ち底部から内部に結晶成長が進行して第2の結晶性酸化物半導体層450bが形成される。また、絶縁層437の形成から第2の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層437の形成から第2の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など下に制御することが好ましく、例えば、水分については露点-40°C以下、好ましくは露点-50°C以下の乾燥窒素雰囲気とする。次いで、第1の結晶性酸化物半導体層450aと第2の結晶性酸化物半導体層450bからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層453を形成する図13C参照。図では、第1の結晶性酸化物半導体層450aと第2の結晶性酸化物半導体層450bの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。また、上記作製方法により、得られる第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、C軸配向を有していることを特徴の一つとしている。ただし、第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、C軸配向を有した結晶CAxisAlignedCrystal;CAACとも呼ぶである。なお、第1の結晶性酸化物半導体層及び第2の結晶性酸化物半導体層は、一部に結晶粒界を有している。なお、第1及び第2の結晶性酸化物半導体層は、少なくともZnを有する酸化物材料であり、四元系金属酸化物であるIn-Al-Ga-Zn-O系の材料や、In-Sn-Ga-Zn-O系の材料や、三元系金属酸化物であるIn-Ga-Zn-O系の材料、In-Al-Zn-O系の材料、In-Sn-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料や、二元系金属酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料や、Zn-O系の材料などがある。また、In-Si-Ga-Zn-O系の材料や、In-Ga-B-Zn-O系の材料や、In-B-Zn-O系の材料を用いてもよい。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In-Ga-Zn-O系の材料とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物膜、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。また、第1の結晶性酸化物半導体層上に第2の結晶性酸化物半導体層を形成する2層構造に限定されず、第2の結晶性酸化物半導体層の形成後に第3の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、3層以上の積層構造としてもよい。上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層453を、本明細書に開示する半導体装置に適用できるトランジスタ162に、適宜用いることができる。また、酸化物半導体層として本実施の形態の酸化物半導体積層を用いた実施の形態3におけるトランジスタにおいては、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向一方の面から他方の面に流れる方向、具体的に図1では上下方向に流れる構造ではない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタに光照射が行われ、またはBTストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。酸化物半導体層453のような第1の結晶性酸化物半導体層と第2の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態4本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図14を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図14Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図14Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。図14Cは、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図14Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。さらに、筐体740と筐体741は、スライドし、図14Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。図14Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。図14Fは、テレビジョン装置であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作機780には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。実施の形態5酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。そこで、本実施の形態では、半導体内部に欠陥がない理想的な酸化物半導体の電界効果移動度を理論的に導き出すとともに、このような酸化物半導体を用いて微細なトランジスタを作製した場合の特性の計算結果を示す。半導体本来の移動度をμ0、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁粒界等が存在すると仮定すると、以下の式で表現できる。ここで、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、以下の式で表現される。ここで、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Idは、以下の式で表現できる。ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vdはドレイン電圧である。上式の両辺をVgで割り、更に両辺の対数を取ると、以下のようになる。当該式の右辺はVgの関数である。この式からわかるように、縦軸をlnId/Vg、横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。酸化物半導体としては、インジウムIn、スズSn、亜鉛Znの比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。このようにして求めた欠陥密度等をもとに数6および数7よりμ0=120cm2/Vsが導出される。欠陥のあるIn-Sn-Zn酸化物で測定される移動度は35cm2/Vs程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ0は120cm2/Vsとなると予想できる。ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁物との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁物界面からxだけ離れた場所における移動度μ1は、以下の式で表される。ここで、Dはゲート方向の電界、B、Gは定数である。BおよびGは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm/s、G=10nm界面散乱が及ぶ深さである。Dが増加するすなわち、ゲート電圧が高くなると数10の第2項が増加するため、移動度μ1は低下することがわかる。半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ2を計算した結果を図18に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5電子ボルト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁物の厚さは100nm、比誘電率は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。図18で示されるように、ゲート電圧1V強で移動度100cm2/Vs以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすることAtomicLayerFlatnessが望ましい。このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図19乃至図21に示す。なお、計算に用いたトランジスタの断面構造を図22に示す。図22に示すトランジスタは酸化物半導体層にnの導電型を呈する半導体領域8103aおよび半導体領域8103cを有する。半導体領域8103aおよび半導体領域8103cの抵抗率は2×10-3Ωcmとする。図22Aに示すトランジスタは、下地絶縁層8101と、下地絶縁層8101に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物8102の上に形成される。トランジスタは半導体領域8103a、半導体領域8103cと、それらに挟まれ、チャネル形成領域となる真性の半導体領域8103bと、ゲート8105を有する。ゲート8105の幅を33nmとする。ゲート8105と半導体領域8103bの間には、ゲート絶縁物8104を有し、また、ゲート8105の両側面には側壁絶縁物8106aおよび側壁絶縁物8106b、ゲート8105の上部には、ゲート8105と他の配線との短絡を防止するための絶縁物8107を有する。側壁絶縁物の幅は5nmとする。また、半導体領域8103aおよび半導体領域8103cに接して、ソース8108aおよびドレイン8108bを有する。なお、このトランジスタにおけるチャネル幅を40nmとする。図22Bに示すトランジスタは、下地絶縁層8101と、酸化アルミニウムよりなる埋め込み絶縁物8102の上に形成され、半導体領域8103a、半導体領域8103cと、それらに挟まれた真性の半導体領域8103bと、幅33nmのゲート8105とゲート絶縁物8104と側壁絶縁物8106aおよび側壁絶縁物8106bと絶縁物8107とソース8108aおよびドレイン8108bを有する点で図22Aに示すトランジスタと同じである。図22Aに示すトランジスタと図22Bに示すトランジスタの相違点は、側壁絶縁物8106aおよび側壁絶縁物8106bの下の半導体領域の導電型である。図22Aに示すトランジスタでは、側壁絶縁物8106aおよび側壁絶縁物8106bの下の半導体領域はnの導電型を呈する半導体領域8103aおよび半導体領域8103cであるが、図22Bに示すトランジスタでは、真性の半導体領域8103bである。すなわち、図22Bに示す半導体層において、半導体領域8103a半導体領域8103cとゲート8105がLoffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Loffをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物8106a側壁絶縁物8106bの幅と同じである。その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用した。図19は、図22Aに示される構造のトランジスタのドレイン電流Id、実線および移動度μ、点線のゲート電圧Vg、ゲートとソースの電位差依存性を示す。ドレイン電流Idは、ドレイン電圧ドレインとソースの電位差を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図19Aはゲート絶縁層の厚さを15nmとしたものであり、図19Bは10nmとしたものであり、図19Cは5nmとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Idオフ電流が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Idオン電流には目立った変化が無い。ゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超えることが示された。図20は、図22Bに示される構造のトランジスタで、オフセット長Loffを5nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図20Aはゲート絶縁層の厚さを15nmとしたものであり、図20Bは10nmとしたものであり、図20Cは5nmとしたものである。また、図21は、図22Bに示される構造のトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図21Aはゲート絶縁層の厚さを15nmとしたものであり、図21Bは10nmとしたものであり、図21Cは5nmとしたものである。いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。なお、移動度μのピークは、図19では80cm2/Vs程度であるが、図20では60cm2/Vs程度、図21では40cm2/Vs程度と、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧1V前後で、ドレイン電流はメモリ素子等で必要とされる10μAを超えることが示された。実施の形態6In、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で5atomic以上含まれる元素をいう。そこで、本実施の形態では、酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させた場合について、図23乃至29を用いて説明する。In、Sn、Znを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリオフ化させることが可能となる。例えば、図23A乃至図23Cは、In、Sn、Znを主成分とし、チャネル長Lが3μm、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁層を用いたトランジスタの特性である。なお、Vdは10Vとした。図23Aは基板を意図的に加熱せずにスパッタリング法でIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は18.8cm2/Vsecが得られている。一方、基板を意図的に加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図23Bは基板を200°Cに加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は32.2cm2/Vsecが得られている。電界効果移動度は、In、Sn、Znを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図23Cは、In、Sn、Znを主成分とする酸化物半導体膜を200°Cでスパッタリング成膜した後、650°Cで熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm2/Vsecが得られている。基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には100cm2/Vsecを超える電界効果移動度を実現することも可能になると推定される。In、Sn、Znを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。基板を意図的に加熱して成膜すること及び/又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリオフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリオフとなる方向に動き、このような傾向は図23Aと図23Bの対比からも確認することができる。なお、しきい値電圧はIn、Sn及びZnの比率を変えることによっても制御することが可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノーマリオフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。意図的な基板加熱温度若しくは熱処理温度は、150°C以上、好ましくは200°C以上、より好ましくは400°C以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリオフ化を図ることが可能となる。また、意図的に基板を加熱した成膜及び/又は成膜後に熱処理をすることで、ゲートバイアスストレスに対する安定性を高めることができる。例えば、2MV/cm、150°C、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V未満を得ることができる。実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料1と、650°Cの加熱処理を行った試料2のトランジスタに対してBT試験を行った。まず基板温度を25°Cとし、Vdを10Vとし、トランジスタのVg-Id特性の測定を行った。なお、Vdはドレイン電圧ドレインとソースの電位差を示す。次に、基板温度を150°Cとし、Vdを0.1Vとした。次に、ゲート絶縁層に印加される電界強度が2MV/cmとなるようにVgに20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdを10Vとし、トランジスタのVg-Id測定を行った。これをプラスBT試験と呼ぶ。同様に、まず基板温度を25°Cとし、Vdを10Vとし、トランジスタのVg-Id特性の測定を行った。次に、基板温度を150°Cとし、Vdを0.1Vとした。次に、ゲート絶縁層に印加される電界強度が-2MV/cmとなるようにVgに-20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdを10Vとし、トランジスタのVg-Id測定を行った。これをマイナスBT試験と呼ぶ。試料1のプラスBT試験の結果を図24Aに、マイナスBT試験の結果を図24Bに示す。また、試料2のプラスBT試験の結果を図25Aに、マイナスBT試験の結果を図25Bに示す。試料1のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ1.80Vおよび-0.42Vであった。また、試料2のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった。試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1020/cm3以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、X線回折XRD:X-RayDiffractionでハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば650°Cの熱処理を行うことで、X線回折により明確な回折ピークを観測することができる。実際に、In-Sn-Zn-O膜のXRD分析を行った。XRD分析には、BrukerAXS社製X線回折装置D8ADVANCEを用い、Out-of-Plane法で測定した。XRD分析を行った試料として、試料Aおよび試料Bを用意した。以下に試料Aおよび試料Bの作製方法を説明する。脱水素化処理済みの石英基板上にIn-Sn-Zn-O膜を100nmの厚さで成膜した。In-Sn-Zn-O膜は、スパッタリング装置を用い、酸素雰囲気で電力を100WDCとして成膜した。ターゲットは、原子数比で、In:Sn:Zn=1:1:1のIn-Sn-Zn-Oターゲットを用いた。なお、成膜時の基板加熱温度は200°Cとした。このようにして作製した試料を試料Aとした。次に、試料Aと同様の方法で作製した試料に対し加熱処理を650°Cの温度で行った。加熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。図28に試料Aおよび試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピークが観測されなかったが、試料Bでは、2θが35deg近傍および37deg~38degに結晶由来のピークが観測された。このように、In、Sn、Znを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリオフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅1μmあたりの電流値を示す。図29に、トランジスタのオフ電流と測定時の基板温度絶対温度の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値1000/Tを横軸としている。具体的には、図29に示すように、基板温度が125°Cの場合には1aA/μm1×10-18A/μm以下、85°Cの場合には100zA/μm1×10-19A/μm以下、室温27°Cの場合には1zA/μm1×10-21A/μm以下にすることができる。好ましくは、125°Cにおいて0.1aA/μm1×10-19A/μm以下に、85°Cにおいて10zA/μm1×10-20A/μm以下に、室温において0.1zA/μm1×10-22A/μm以下にすることができる。これらのオフ電流値は、Siを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点-70°C以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。また、酸化物半導体膜成膜後に650°Cの加熱処理を行った試料Bを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lovが0μm、dWが0μmである。なお、Vdは10Vとした。なお、基板温度は-40°C、-25°C、25°C、75°C、125°Cおよび150°Cで行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜に対する一対の電極のはみ出しをdWと呼ぶ。図26に、Id実線および電界効果移動度点線のVg依存性を示す。また、図27Aに基板温度としきい値電圧の関係を、図27Bに基板温度と電界効果移動度の関係を示す。図27Aより、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は-40°C~150°Cで1.09V~-0.23Vであった。また、図27Bより、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は-40°C~150°Cで36cm2/Vs~32cm2/Vsであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。上記のようなIn、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30cm2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Si半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。本実施例では、In-Sn-Zn-O膜を酸化物半導体膜に用いたトランジスタの一例について、図30などを用いて説明する。図30は、コプラナー型であるトップゲートトップコンタクト構造のトランジスタの上面図および断面図である。図30Aにトランジスタの上面図を示す。また、図30Bに図30Aの一点鎖線A-Bに対応する断面A-Bを示す。図30Bに示すトランジスタは、基板100と、基板100上に設けられた下地絶縁層102と、下地絶縁層102の周辺に設けられた保護絶縁膜104と、下地絶縁層102および保護絶縁膜104上に設けられた高抵抗領域106aおよび低抵抗領域106bを有する酸化物半導体膜106と、酸化物半導体膜106上に設けられたゲート絶縁層108と、ゲート絶縁層108を介して酸化物半導体膜106と重畳して設けられたゲート電極110と、ゲート電極110の側面と接して設けられた側壁絶縁膜112と、少なくとも低抵抗領域106bと接して設けられた一対の電極114と、少なくとも酸化物半導体膜106、ゲート電極110および一対の電極114を覆って設けられた層間絶縁膜116と、層間絶縁膜116に設けられた開口部を介して少なくとも一対の電極114の一方と接続して設けられた配線118と、を有する。なお、図示しないが、層間絶縁膜116および配線118を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜116の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。本実施例では、上記とは異なるIn-Sn-Zn-O膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。図31は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図31Aはトランジスタの上面図である。また、図31Bは図31Aの一点鎖線A-Bに対応する断面図である。図31Bに示すトランジスタは、基板600と、基板600上に設けられた下地絶縁層602と、下地絶縁層602上に設けられた酸化物半導体膜606と、酸化物半導体膜606と接する一対の電極614と、酸化物半導体膜606および一対の電極614上に設けられたゲート絶縁層608と、ゲート絶縁層608を介して酸化物半導体膜606と重畳して設けられたゲート電極610と、ゲート絶縁層608およびゲート電極610を覆って設けられた層間絶縁膜616と、層間絶縁膜616に設けられた開口部を介して一対の電極614と接続する配線618と、層間絶縁膜616および配線618を覆って設けられた保護膜620と、を有する。基板600としてはガラス基板を、下地絶縁層602としては酸化シリコン膜を、酸化物半導体膜606としてはIn-Sn-Zn-O膜を、一対の電極614としてはタングステン膜を、ゲート絶縁層608としては酸化シリコン膜を、ゲート電極610としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜616としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線618としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜620としてはポリイミド膜を、それぞれ用いた。なお、図31Aに示す構造のトランジスタにおいて、ゲート電極610と一対の電極614との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜606に対する一対の電極614のはみ出しをdWと呼ぶ。"