基板上に複数のシャロートレンチアイソレーション領域を形成することと、基板上にトンネル誘電体領域を形成することと、前記トンネル誘電体領域および前記シャロートレンチアイソレーション領域上に第1の窒化物層を形成することと、前記第1の窒化物層の一部分を、前記トレンチアイソレーション領域の頂部までエッチバックすることと、前記エッチバックされた第1の窒化物層上に第2の窒化物層を形成することと、前記第1および第2の窒化物層の一部分を酸化し、前記トンネル誘電体領域上に電荷トラップ領域を、かつ、前記電荷トラップ領域上にブロッキング誘電体領域を形成することと、前記ブロッキング誘電体領域上にゲート領域を形成することと、を含む、方法。前記第1の窒化物層は、シリコンリッチ窒化物層を含む、請求項1に記載の方法。前記第2の窒化物層は、シリコンリッチ窒化物層を含む、請求項1に記載の方法。前記電荷トラップ領域は、窒化シリコンを含む、請求項1に記載の方法。前記トンネル誘電体領域は、が酸化シリコンを含む、請求項1に記載の方法。前記ブロッキング誘電体領域は、酸窒化シリコンを含む、請求項1に記載の方法。前記ブロッキング誘電体領域は、酸窒化物を含む、請求項1に記載の方法。基板上に、頂部が該基板から所定量だけ上方に延在する複数のシャロートレンチアイソレーション領域を形成することと、前記基板の一部分を酸化し、ブロッキング誘電体領域を形成することと、前記ブロッキング誘電体領域および前記シャロートレンチアイソレーション領域上に、第1セットの1つ以上の窒化物層を、前記所定量の約半分の厚さに堆積することと、前記第1のセット1つ以上の窒化物層の一部分を、前記トレンチアイソレーション領域の前記頂部までエッチバックすることと、前記エッチバックされた第1セットの1つ以上の窒化物層上に、第2セットの1つ以上の窒化物層を堆積することと、前記第2セットの1つ以上の窒化物層を酸化し、前記トンネル誘電体領域上に電荷トラップ領域を、かつ、前記電荷トラップ領域上にブロッキング誘電体領域を形成することと、前記ブロッキング誘電体領域上にゲート領域を堆積することと、を含む、方法。前記シャロートレンチアイソレーション領域を形成することは、複数のトレンチをエッチングすることと、前記トレンチ内に誘電体層を堆積することと、前記誘電体層をエッチバックし、前記トレンチ内に前記シャロートレンチアイソレーション領域を形成することと、を含む、請求項8に記載の方法。前記第1セットの1つ以上の窒化物層を堆積することは、第1シリコンリッチ窒化物層を化学気相蒸着することを含む、請求項8に記載の方法。前記第2セットの1つ以上の窒化物層を堆積することは、第2シリコンリッチ窒化物層を化学気相蒸着することを含む、請求項10に記載の方法。前記電荷トラップ領域は、窒化シリコンを含む、請求項8に記載の方法。前記ブロッキング誘電体領域は、酸窒化シリコンを含む、請求項8に記載の方法。前記ブロッキング誘電体領域は、酸窒化物を含む、請求項8に記載の方法。基板上に、該基板から所定量だけ上方に延在するメサ高さを有する複数のシャロートレンチアイソレーション領域を形成することと、基板上にトンネル誘電体領域を形成することと、前記トンネル誘電体領域および前記シャロートレンチアイソレーション領域上に、窒化物層を、前記所定量の約半分の厚さに形成することと、前記窒化物層の一部分を前記トレンチアイソレーション領域の前記メサの頂部までエッチバックし、前記トレンチ間に電荷トラップ領域を形成することと、前記電荷トラップ領域上にブロッキング誘電体領域を形成することと、前記ブロッキング誘電体領域上にゲート領域を形成することと、を含む、方法。前記電荷トラップ領域を形成することは、シリコンリッチ窒化物層を化学気相蒸着することを含む、請求項15に記載の方法。前記ブロッキング誘電体領域を形成することは、窒化シリコン層または酸窒化シリコン層を化学気相蒸着することを含む、請求項15に記載の方法。前記ゲート領域を形成することは、ポリシリコンを化学気相蒸着することを含む、請求項15に記載の方法。前記トンネル誘電体領域を形成することは、前記基板の一部分を酸化することを含む、請求項15に記載の方法。前記シャロートレンチアイソレーション領域を形成することは、複数のトレンチをエッチングすることと、前記トレンチ内に誘電体層を堆積することと、前記誘電体層をエッチバックし、前記トレンチ内に前記シャロートレンチアイソレーション領域を形成することと、を含む、請求項15に記載の方法。添付の図面に例示されている本技術の実施形態について、以下、詳細に説明する。以下、本技術をこれらの実施形態に関連して説明するが、これらの実施形態は、本発明を限定することを意図したものではないことを理解されたい。逆に、本発明は、添付の請求の範囲によって定義される本発明の範囲に含まれ得る変更、改良および同等物を包含することを意図している。さらに、以下の本技術の詳細な説明では、本技術の完全な理解を提供するために、具体的な詳細を数多く記載する。しかし、本技術は、それらの具体的な詳細がなくとも実現できることを理解されたい。その他の場合、公知の方法、手順、構成部品および回路については、本技術の態様を不必要に不明瞭にしないように、詳細な説明を省略した。本願において、選言的な表現を使用する場合、連言的な表現も含まれることが意図される。定冠詞または不定冠詞の使用は、基数を示すことを意図するものではない。特に、そのthe物またはあるan物と言及した場合には、考えられる複数の該物のうちの1つも表すことが意図される。図3を参すると、本技術の一実施形態に係るメモリセルアレイ構造が示されている。一実施例において、このメモリセルアレイは、CT-NANDメモリセルアレイ110であり得る。しかし、当然のことながら、本技術の実施形態は、あらゆるCT-FETデバイスに適用することができる。一実施例において、CT-FETの各カラムは、シャロートレンチアイソレーションSTI:shallowtrenchisolation領域305により分離されている。各CT-FETは、ドレイン領域310と、ソース領域315と、チャネル領域320と、トンネル誘電体領域通常、下部誘電体領域とも呼ばれる325と、電荷トラップ領域330と、ブロッキング誘電体領域通常、上部誘電体領域とも呼ばれる335と、ゲート領域340と、を含み得る。ソース領域およびドレイン領域310、315は、第1タイプの不純物の高ドーピング濃度を有する基板345の半導体領域であり得る。一実施例において、ソース領域およびドレイン領域310、315は、リンまたはヒ素が高濃度にドープされたシリコンであり得る。チャネル領域320は、第2タイプの不純物の中ドーピング濃度を有する基板345の半導体領域であり、ソース領域315とドレイン領域310との間に横方向に配置される。一実施例では、チャネル領域320は、ホウ素が中濃度にドープされたシリコンであり得る。トンネル誘電体領域325は、チャネル領域32上と、ソース領域およびドレイン領域310、315のチャネル領域320との隣接部分上とにわたって配置された誘電体層であり得る。一実施例において、トンネル誘電体領域325は、酸化シリコン、酸窒化物、酸窒化シリコンなどの層であってよい。電荷トラップ領域330は、トンネル誘電体領域325とブロッキング誘電体領域335との間に配置される誘電体、半導体などの層であり得る。一実施例において、電荷トラップ領域330は、窒化物、シリコンリッチ窒化物などの層であってよい。ブロッキング誘電体領域335は、電荷トラップ領域330とゲート領域340との間に配置された誘電体層であり得る。一実施例において、ブロッキング誘電体領域335は、酸化シリコン、酸窒化物、酸窒化シリコンなどの層であってよい。ゲート領域340は、電荷トラップ領域330とは反対側のブロッキング誘電体領域335上に配置された半導体層または導体層であり得る。一実施例において、ゲート領域340は、第1タイプの不純物の高ドーピング濃度を有するポリシリコン層であり得る。次に、図4Aおよび4Bを参照すると、本技術の一実施形態に係るCT-FETの製造方法が示されている。このCT-FETの製造方法について、本技術の一実施形態に係るCT-FETの製造を図示する図5A~5Iを参照して詳細に説明する。図4Aおよび5Aに示すように、プロセスは、クリーニング、堆積、ドーピング、エッチングなどといった半導体ウェーハ基板502に対する各種初期プロセスを有する工程405から始まり、1つ以上の領域を形成する。基板502は、第1タイプのドーパントが第1濃度にドープされた半導体であってよい。一実施例において、基板502は、ホウ素が中濃度にドープされたシリコンであり得るP型。工程410において、複数のシャロートレンチアイソレーション領域が形成される。一実施例において、任意の公知の酸化プロセスにより、犠牲酸化物504が基板502上に形成され得る。その後、犠牲酸化物上には、フォトレジストが堆積され、任意の公知のフォトリソグラフィプロセスによってパターン形成されて、シャロートレンチアイソレーションSTIマスク506を形成する。STIマスク506によって露出したメモリセルアレイ内の基板502および犠牲酸化物504は、その後、任意の公知のエッチングプロセスによって選択的にエッチングされ複数のトレンチ508が形成される。次に図5Bを参照すると、トレンチ508に誘電体510が充填され得る。一実施例において、共形酸化物、スピンオンガラスなどが堆積される。図5Cを参照すると、誘電体層510は、その後、任意の公知のエッチングプロセスまたは化学的機械的研磨CMPプロセスによってエッチバックされ、通常STIメサと呼ばれる、基板から所定量だけ上方に延在する部分を有するシャロートレンチアイソレーション領域512が形成される。STIマスク506は、その後、レジスト剥離またはレジストアッシングといった任意の公知のプロセスにより除去することができる。犠牲酸化物504もまた任意の公知の選択的なエッチングプロセスにより除去することができる。次に、図5Dを参照すると、工程415において、トンネル誘電体領域514が基板502上に形成される。一実施例において、トンネル誘電体領域514は、メモリセルアレイ領域において、基板502の露出した表面を任意の公知の熱乾燥酸化プロセスにより酸化することにより形成され得る。別の実施例では、トンネル誘電体領域514は、任意の公知の化学気相蒸着プロセスにより酸窒化シリコン膜を堆積することによって形成されてもよい。一実施例では、トンネル誘電体領域514は、約3~8ナノメートルの厚さに形成され得る。次に、図5Eを参照すると、工程420において、第1セットの1つ以上の窒化物などの層516がトンネル誘電体領域514上に形成される。一実施例において、第1セットの1つ以上の窒化物などの層516は、化学気相蒸着CVDまたは原子層堆積ALDといった任意の公知のプロセスによって、窒化物などをトンネル誘電体領域514上に堆積することにより形成される。第1の窒化物などの層516は、シリコン:窒素の原子比率が約3:4以上のシリコンリッチ窒化物を含み得る。一実施例において、第1セットの1つ以上の窒化物などの層は、シャロートレンチアイソレーション領域の頂部が基板から上方に延在する高さの約3分の1~3分の2の厚さを有し得る。第1の窒化物層516上には、酸化処理などの任意の公知のプロセスによって犠牲酸化物層518が形成されてもよい。次に図5Fを参照すると、工程425において、第1セットの1つ以上の窒化物などの層の一部分および犠牲酸化物層の一部分は、シャロートレンチアイソレーション領域512の頂部までエッチバック520される。そして、犠牲酸化物層の残りの部分は、エッチバックプロセス後に除去される。次に図5Gを参照すると、工程430において、第2セットの1つ以上の窒化物などの層522が、エッチバック後の第1セットの1つ以上の窒化物などの層520上に形成される。一実施例において、第2セットの1つ以上の窒化物などの層522は、エッチバック後の第1セットの窒化物などの層520上に化学気相蒸着CVDなどの任意の公知のプロセスによって窒化物を堆積することにより形成される。第2セットの窒化物などの層522は、シリコン:窒素の原子比率が約3:4以上のシリコンリッチ窒化物を含み得る。次に、図4Bおよび5Hを参照すると、工程435において、第1および第2の窒化物などの層520、522の一部分は酸化され、トンネル誘電体領域514上に電荷トラップ領域524を、電荷トラップ領域524上にブロッキング誘電体領域526を形成する。一実施例において、窒化物またはシリコンリッチ窒化物520、522は、シャロートレンチアイソレーション領域の頂部まで酸化され、酸窒化物または酸窒化シリコンを形成する。一実施例では、結果的に得られた電荷トラップ領域524は、約4~15ナノメートルの厚さ、結果的に得られたブロッキング誘電体領域524は、約3~8ナノメートルの厚さに形成され得る。相対的に薄い第1および第2の窒化物などの層を使用すると、有利なことに、エッチバックプロセスマージンが大きくなる。CT-FETをスケーリングする目的のために、薄い第1の窒化物などの層を堆積し、その一部分をエッチバックし、薄い第2の窒化物などの層を堆積し、酸化するプロセスは、有利なことに、STI領域に近接した電荷トラップ領域のウィングの高さを小さくし、かつ、セル間の結合/干渉を減少させる。さらに、薄い第2の窒化物などの層を消費してブロッキング誘電体領域を形成するため、さらにプロセスを複雑化したりエッチバックしたりする必要がない。別の実施例では、工程430~435において、第2の窒化物層を形成し、それを酸化するプロセスは、省略してもよい。その代わりに、エッチバック後の第1の窒化物層が電荷トラップ領域を形成し、誘電体を堆積してブロッキング誘電体領域を形成してもよい。次に、図5Iを参照すると、工程440において、ゲート領域528がブロッキング誘電体領域524上に形成される。一実施例において、化学気相蒸着などの任意の公知のプロセスによって、酸窒化物層または酸窒化シリコン層526上にポリシリコン層528が堆積される。工程445において、注入、ドーピング、エッチング、クリーニングなどといった各種後続のプロセスに進み、電荷トラップ領域、ブロッキング誘電体領域、およびゲート領域、ならびに/または、ゲート、ソース、およびドレイン端子、周辺回路、相互接続、ビアホール、不活性化層などといった1つ以上の追加領域がさらに形成される。なお、上述したCT-FETの製造方法は、他の追加的なプロセスを含んでもよく、プロセスの順序は、上述した順序とは異なってもよい。次に、図6Aおよび6Bを参照すると、薄い窒化物などの層および厚い窒化物などの層を使用して作られた例示的なゲートスタックが示されている。図6Aは、薄い第1の窒化物などの層516を堆積することにより製造されたCT-FETのゲートスタックを示しており、薄い第1の窒化物などの層516は、その後、薄い第2の窒化物などの層が堆積され、酸化される前に部分的にエッチバックされることになる。エッチバックプロセスマージンは、610で示されている。図6Bは、厚い窒化物などの層620を堆積することにより製造されたゲートスタックを示しており、厚い窒化物などの層620は、その後、部分的に酸化される前に部分的にエッチバックされることになる。単一の厚い窒化物などの層620に対する、より小さいエッチバックプロセスマージンが630で示されている。図6Bと比較して、図6Aに示した本技術の実施形態のより大きいプロセスマージン610は、他のプロセス変動性を補償することにより、有利に、CT-FETの製造および性能を改善する。例えば、薄い第1の窒化物などの層516を堆積し、その一部分をエッチバックし、薄い第2の窒化物などの層を堆積し、酸化するプロセスは、有利なことに、STI領域に近接した電荷トラップ領域のウィングの高さを小さくし、セル間の結合/干渉を減少させる。本技術の特定の実施形態についての上記記載は、例示および説明を目的として示した。それらの記載は、絶対的であることを意図せず、また、開示した厳密な形態に本発明を限定することも意図しない。当然ながら、上記の教示を踏まえて多くの改良および変形が可能である。実施形態は、本技術の原理とその実用上の用途について、最適に説明し、それにより当業者が、本技術と、考えられる特定の使用に適した多様な改良を伴う多様な実施形態とを最大限に利用することができるように選択および記載された。本発明の範囲は、添付の請求の範囲およびそれらの同等物によって定義されることが意図される。