差動対入力信号に応答してステップ信号を各々が生成する複数の入力コンパレータと、前記ステップ信号を伝送する伝送回路と、前記伝送回路によって伝送されたステップ信号に応答して差動対出力信号を各々が生成する複数の出力アンプと、を含む差動伝送半導体装置であって、供給されるテスト指令に応じて前記出力アンプの前記差動対出力信号を択一的に取り込んでこれに含まれるクロスポイントの発生タイミングを示す検査出力信号を生成する検査出力信号生成回路を含むことを特徴とする差動伝送半導体装置。前記検査出力信号生成回路は、前記テスト指令に応じて前記出力アンプの前記差動対出力信号を前記入力コンパレータのいずれかに1つに中継する一方当該1つの入力コンパレータの出力信号を前記検査出力信号として中継することを特徴とする請求項1に記載の差動伝送半導体装置。前記テスト指令は、前記入力コンパレータのうちのいずれか1つとは異なる前記入力コンパレータの1つを指定する指定テスト指令であり、前記選択的出力回路は、前記指定テスト指令に応じて前記差動対出力信号を当該1つの選択された入力コンパレータに中継することを特徴とする請求項2に記載の差動伝送半導体装置。前記検査出力信号生成回路は、比較用コンパレータと、前記出力アンプの前記差動対出力信号を択一的に前記比較用コンパレータに中継する選択的中継回路と、を含み、前記比較用コンパレータの出力信号を前記検査出力信号として出力することを特徴とする請求項1に記載の差動伝送半導体装置。しかしながら、従来のテスタ装置を用いてディファレンシャル信号のクロスタイミングを測定する場合には以下のような問題があった。図1は、従来のディファレンシャル信号試験における測定タイミングを示すタイムチャートである。図1には、テスタ装置の測定ピンに入力されるポジティブ側の信号以下、P側入力信号IPと称する、及びネガティブ側の信号以下、N側入力信号INと称するの信号レベルの時間的変化が示されている。テスタ装置には、これらの入力信号IP及びINの信号レベルがハイであるかローであるかを判定するための所定の閾値VTが予め設定されている。N側入力信号INが閾値VTに達した時点が、テスタ装置におけるN側入力信号INについてのハイ/ロー判定タイミングT1である。また、P側入力信号IPが閾値VTに達した時点が、テスタ装置におけるP側入力信号IPについてのハイ/ロー判定タイミングT4である。テスタ装置においては、判定タイミングT1と判定タイミングT4の中間時点をP側入力信号IPとN側入力信号INのクロスタイミングT3として算出する。しかしながら、実際にP側入力信号IPとN側入力信号INとがクロスするタイミングは図1に示されるようにタイミングT2である。このように、従来のクロスタイミング測定においては、算出したクロスタイミングT3と実際のクロスタイミングT2とが一致せず、正確なクロスタイミングを求めることができず、正しい品質評価ができないという問題があった。本発明は上記した如き問題点に鑑みてなされたものであって、差動対信号のクロスタイミングに関して正確な性能測定を容易にした差動伝送半導体装置を提供することを目的とする。本発明による差動伝送半導体装置は、差動対入力信号に応答してステップ信号を各々が生成する複数の入力コンパレータと、前記ステップ信号を伝送する伝送回路と、前記伝送回路によって伝送されたステップ信号に応答して差動対出力信号を各々が生成する複数の出力アンプと、を含む差動伝送半導体装置であって、供給されるテスト指令に応じて前記出力アンプの前記差動対出力信号を択一的に取り込んでこれに含まれるクロスポイントの発生タイミングを示す検査出力信号を生成する検査出力信号生成回路を含むことを特徴とする。本発明による差動伝送半導体装置によれば、差動対信号のクロスタイミングに関して正確な性能測定を容易にすることができる。以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。<第1の実施例>図2には、本発明の実施例である差動伝送半導体装置10の構成が示されている。LSI1には、ディファレンシャル信号を受け入れるディファレンシャル入力端子対以下、単に入力端子対と称する2-1~2-nnは2以上の整数が設けられている。コンパレータC1~Cnは入力端子対2-1~2-nに入力されたディファレンシャル信号のポジティブ側信号の信号レベル以下、ポジティブ側信号レベルと称するとネガティブ側信号の信号レベル以下、ネガティブ側信号レベルと称するとを比較し、その比較結果に応じてステップ信号I1~Inをそれぞれ生成し出力する。以下、コンパレータC1~Cnに入力されるディファレンシャル信号を差動対入力信号とも称する。また、LSI1には、ディファレンシャル信号を出力するディファレンシャル出力端子対以下、単に出力端子対と称する3-1~3-nが設けられている。出力アンプA1~Anは伝送回路4から供給される信号O1~Onに基づいてディファレンシャル信号を生成し出力する。ディファレンシャル信号は出力端子対3-1~3-nから外部に出力される。以下、出力アンプA1~Anによって生成及び出力されるディファレンシャル信号を差動対出力信号とも称する。伝送回路4は、コンパレータC1~Cnの出力であるステップ信号I1~Inを信号O1~Onとして出力アンプA1~Anに中継する。検査出力信号生成回路5は、ディファレンシャル信号の測定試験のためにLSI1内に設けられた回路である。詳細には、検査出力信号生成回路5は、測定回路6から供給されるテスト指令に応じて出力アンプA1~Anの差動対出力信号を択一的に取り込んで、これに含まれるクロスポイントの発生タイミングを示す検査出力信号を生成する。出力アンプA1~Anのディファレンシャル出力が接続配線対P1~Pnを介して検査出力信号生成回路5に接続されている。検査出力信号生成回路5のディファレンシャル出力が接続配線対Q1~Qnを介してコンパレータC1~Cnの入力に接続されている。コンパレータC1~Cnの出力が接続配線R1~Rnを介して検査出力信号生成回路5に接続されている。また、検査出力信号生成回路5は、測定回路6から供給される入力選択信号Sin及びCinに応じて、コンパレータC1~Cnのうちの1つ及び出力アンプA1~Anのうちの1つを選択する。そして、検査出力信号生成回路5は、当該選択の結果得られる検査出力信号Sioを測定回路6に供給する。検査出力信号生成回路5の詳細構成及び動作については後述する図3。測定回路6は、ディファレンシャル信号のクロスタイミングの測定対象として出力アンプA1~Anのうちの1つを選択するための入力選択信号Sin及びCinを検査出力信号生成回路5に供給する。また、測定回路6は信号供給部としても動作し、クロスタイミング測定のためのディファレンシャル試験信号I1P、I1N、I2P、I2N、、InP、InNをLSI1の入力端子対2-1~2-nに適宜供給できる。また、測定回路6は、検査出力信号生成回路5から供給される検査出力信号Sioと、予め設定された所定の補正値とに基づいて、出力アンプA1~Anのうちの当該選択に係る1つの出力アンプのディファレンシャル出力信号のクロスタイミングを算出する。クロスタイミングの算出動作については後述する図5。図3には、検査出力信号生成回路5の回路構成が示されている。シフトレジスタ7は、測定回路6図2から供給される入力選択信号Sin及びCinに応じて、スイッチS1~Smのうちの1つを選択すると共に、スイッチS11P~SmnPのうちの1つ及びS11N~SmnNのうちの1つを選択する。スイッチS11P~SmnP及びS11N~SmnNの選択により、ディファレンシャル信号O1P及びO1N、O2P及びO2N、、OnP及びOnNのうちの1つの対が選択される。当該選択された1つの信号対は、接続配線対Q1~Qmのうちの1つから出力される。また、スイッチS1~Smの選択により、ステップ信号I1~Imのうちの1つが選択される。当該選択された信号は、接続配線U0を介して検査出力信号Sioとして出力される。ここで、nは2以上の整数であり、接続配線対P1~Pnの個数に対応する数である。mはn以下の整数であり、コンパレータC1~Cn図2のうちのいずれかm個に対応する数である。また、mは接続配線対Q1~Qmの個数にも対応する数である。図4には、検査出力信号生成回路5へのテスト指令である入力選択信号Cin及びSinが示されている。入力選択信号Cinはパルス列からなる信号であり、各パルスはスイッチS11P、S11N、S21P、、SmnP、SmnNにそれぞれ順に対応している。入力選択信号Sinはこれらのスイッチのうちのポジ/ネガ一対のスイッチと、スイッチS1~Smのうちの1つを指定する信号である。図4に示される例の場合、入力信号CinにおけるスイッチSmnP及びSmnNを示す2つのパルスが存在するタイミングにおいて、入力選択信号Sinのパルスが入力されている。この場合、検査出力信号生成回路5は、スイッチSmnP及びSmnNを選択しオンする。また、この場合、検査出力信号生成回路5は、スイッチS1~Smのうち、スイッチSmnP及びSmnNに対応するmが共通しているスイッチSmを選択しオンする。測定回路6は、コンパレータC1~Cnのうちの、ディファレンシャル試験信号が入力されていない1つのコンパレータを指定するためにこれに対応するスイッチを選択するテスト指令を検査出力信号生成回路5に対して供給できる。例えば、測定回路6がディファレンシャル試験信号I1P及びI1NをコンパレータC1にのみ供給している場合には、コンパレータC2~Cnのうちの1つであるコンパレータC2を指定するために、スイッチS21P、S21N及びS2を選択するテスト指令を検査出力信号生成回路5に対して供給する。以下、検査出力信号生成回路5においてスイッチS21P、S21N及びS2が選択されオンした場合の動作について説明する。先ず、この場合の信号の流れについて図2及び図3を参照しつつ説明する。測定回路6は、ディファレンシャル試験信号I1P及びI1NをLSI1の入力端子対2-1に供給する。コンパレータC1は、信号I1Pの信号レベルと信号I1Nの信号レベルとを比較し、その比較結果に基づいてステップ信号I1を生成し出力する。ステップ信号I1は、例えば、信号I1Pの信号レベルが信号I1Nの信号レベルよりも高い場合にはハイレベル、信号I1Pの信号レベルが信号I1Nの信号レベルよりも低い場合にはローレベルとなる信号である。ステップ信号I1は、伝送回路4によって中継され信号O1として出力アンプA1に入力される。出力アンプA1は、信号O1に基づいてディファレンシャル信号O1P及びO1Nを生成し出力する。信号O1P及びO1Nは、接続配線対P1を介して検査出力信号生成回路5に供給される。検査出力信号生成回路5内のスイッチS21P及びS21Nがオンしているので、信号O1P及びO1Nは接続配線対Q2を介してコンパレータC2に供給される。コンパレータC2は、信号O1Pの信号レベルと信号O1Nの信号レベルとを比較し、その比較結果に基づいてステップ信号I2を生成し出力する。ステップ信号I2は、例えば、信号O1Pの信号レベルが信号O1Nの信号レベルよりも高い場合にはハイレベル、信号O1Pの信号レベルが信号O1Nの信号レベルよりも低い場合にはローレベルとなる信号である。ステップ信号I2は、接続配線R2を介して検査出力信号生成回路5に供給される。検査出力信号生成回路5内のスイッチS2がオンしているので、ステップ信号I2は信号Sioとして出力される。信号Sioは、測定回路6に供給される。図5には、コンパレータC2に供給されるディファレンシャル信号O1P及びO1Nと、測定回路6に供給される信号Sioとが示されている。コンパレータC2は、信号O1Pの信号レベルが信号O1Nの信号レベルよりも大きい場合には信号レベルがハイレベルであるステップ信号I2を生成し、信号O1Pの信号レベルが信号O1Nの信号レベルよりも小さい場合には信号レベルがローレベルであるステップ信号I2を生成する。図5においては、ステップ信号I2のハイレベルとローレベルの切り替わりタイミングが時刻T1となる。図5に示される信号Sioは、コンパレータC2によって生成及び出力されたステップ信号I2が検査出力信号生成回路5を経て測定回路6に到達した時点のものである。測定回路6は、先ず、信号Sioの信号レベルが所定の参照レベルRefに達したタイミングを参照タイミングT2として測定する。そして、測定回路6は、参照タイミングT2から所定の補正値TDだけ差し引いて、ディファレンシャル信号O1P及びO1NのクロスタイミングT1を算出する。補正値TDは、例えばコンパレータC2及び検査出力信号生成回路5における伝送遅延時間に等しい値として予め設定されている。このように、本実施例の差動伝送半導体装置10においては、クロスタイミング測定対象の出力アンプ例えばA1から出力されたディファレンシャル信号を既存のコンパレータ例えばC2に入力する。コンパレータはディファレンシャル信号のクロスタイミングでレベル変化する信号例えばI2を生成及び出力し、検査出力信号生成回路5が当該信号を測定回路6に供給する。測定回路6において当該信号の到達時点から所定の補正値分例えばコンパレータC2及び検査出力信号生成回路5における伝送遅延時間だけ差し引くことにより、ディファレンシャル信号のクロスタイミングを正確に算出することができる。また、通常動作時にディファレンシャル信号を受信する既存のコンパレータを用いたので、テスト用回路の回路規模を増加させることなく且つ簡単な構成でクロスタイミングを正確に算出することができる。上記の実施例は、スイッチS21P、S21N及びS2を選択した場合の例であるが、これに限られない。測定回路6からディファレンシャル試験信号の供給を受けるコンパレータ以外のコンパレータに対して検査出力信号生成回路5がディファレンシャル信号を供給するようにスイッチ選択がなされれば良い。例えば、測定回路6がディファレンシャル試験信号I1P及びI1NをLSI1の入力端子対2-1に供給する場合には、スイッチS11P、S11N及びS1以外のスイッチを選択できる。また、上記の実施例は、測定回路6がディファレンシャル試験信号I1P及びI1NをLSI1の入力端子対2-1に供給した場合の例であるが、これに限られない。測定回路6は、ディファレンシャル試験信号を入力端子対2-2~2-nのいずれか1つに供給して上記と同様の試験をしても良い。また、測定回路6は、ディファレンシャル試験信号を入力端子対2-1~2-nのうちの1つに対して順番に供給して連続的に試験を行っても良い。また、上記の実施例は、伝送回路4がコンパレータC1~Cnの出力であるステップ信号I1~Inを信号O1~Onとして出力アンプA1~Anに中継する場合の例であるが、これに限られない。例えば、伝送回路4がステップ信号I1~Inに応じて演算処理を行い、その処理結果を信号O1~Onとして出力する場合でも、本発明の効果を奏することができる。また、上記の実施例は、シフトレジスタ7によってスイッチ選択をしているが、これに限られない。例えば、各スイッチをオン/オフ制御するデコード信号を生成し、検査出力信号生成回路5に供給する回路を用いることもできる。<第2の実施例>図6には、本実施例である差動伝送半導体装置10の構成が示されている。以下、第1の実施例と異なる部分について主に説明する。LSI1内には、第1の実施例における接続配線対Q1~Qn及びR1~Rnが設けられていない。図7には、検査出力信号生成回路5の構成が示されている。シフトレジスタ7は、測定回路6図6から供給される入力選択信号Sin及びCinに応じて、スイッチSo1~Somのうちの1つを選択してオンする。スイッチSo1~Somの選択により、ディファレンシャル信号O1P及びO1N、O2P及びO2N、、OnP及びOnNのうちの1つの対が選択される。当該選択された1つの信号対はコンパレータC0に供給される。以下、コンパレータC0を比較用コンパレータC0とも称する。また、以下、シフトレジスタ7、スイッチSo1~Som、及び当該ディファレンシャル信号を伝送する接続配線をまとめて選択的中継回路とも称する。当該選択的中継回路は、出力アンプA1~Anのディファレンシャル信号を択一的にコンパレータC0に中継する。コンパレータC0は、当該選択された1つのディファレンシャル信号のポジティブ側信号レベルとネガティブ側信号レベルとを比較し、その比較結果に応じて検査出力信号Soを生成し出力する。以下、検査出力信号生成回路5においてスイッチSo2が選択されオンした場合の動作について説明する。先ず、この場合の信号の流れについて図6及び図7を参照しつつ説明する。測定回路6は、ディファレンシャル試験信号I2P及びI2NをLSI1の入力端子対2-2に供給する。コンパレータC2は、信号I2Pの信号レベルと信号I2Nの信号レベルとを比較し、その比較結果に基づいてステップ信号I2を生成し出力する。ステップ信号I2は、例えば、信号I2Pの信号レベルが信号I2Nの信号レベルよりも高い場合にはハイレベル、信号I2Pの信号レベルが信号I2Nの信号レベルよりも低い場合にはローレベルとなる信号である。ステップ信号I2は、伝送回路4によって中継され信号O2として出力アンプA2に入力される。出力アンプA2は、信号O2に基づいてディファレンシャル信号O2P及びO2Nを生成し出力する。信号O2P及びO2Nは、接続配線対P2を介して検査出力信号生成回路5に供給される。検査出力信号生成回路5内のスイッチSo2がオンしているので、信号O2P及びO2NはコンパレータC0に供給される。コンパレータC0は、信号O2Pの信号レベルと信号O2Nの信号レベルとを比較し、その比較結果に基づいて検査出力信号Soを生成し出力する。検査出力信号Soは、例えば、信号O2Pの信号レベルが信号O2Nの信号レベルよりも高い場合にはハイレベル、信号O2Pの信号レベルが信号O2Nの信号レベルよりも低い場合にはローレベルとなる信号である。検査出力信号Soは測定回路6に供給される。図8には、コンパレータC0に供給されるディファレンシャル信号O2P及びO2Nと、測定回路6に供給される検査出力信号Soとが示されている。コンパレータC0は、信号O2Pの信号レベルが信号O2Nの信号レベルよりも大きい場合には信号レベルがハイレベルである検査出力信号Soを生成し、信号O2Pの信号レベルが信号O2Nの信号レベルよりも小さい場合には信号レベルがローレベルである検査出力信号Soを生成する。図8においては、検査出力信号Soのハイレベルとローレベルの切り替わりタイミングが時刻T1となる。図8に示される検査出力信号Soは、コンパレータC0によって生成及び出力されて測定回路6に到達した時点のものである。測定回路6は、先ず、検査出力信号Soの信号レベルが所定の参照レベルRefに達したタイミングT2を測定する。そして、測定回路6は、タイミングT2からコンパレータC0及び検査出力信号生成回路5における伝送遅延時間TDの分だけ差し引いて、ディファレンシャル信号O2P及びO2NのクロスタイミングT1を算出する。伝送遅延時間TDは測定タイミングの補正値として予め設定されている。このように、本実施例の差動伝送半導体装置10によれば、クロスタイミング測定対象の出力アンプ例えばA2から出力されたディファレンシャル信号を検査出力信号生成回路5内に設けたコンパレータC0に入力する。コンパレータC0はディファレンシャル信号のクロスタイミングでレベル変化する検査出力信号Soを生成及び出力し、測定回路6に供給する。測定回路6において当該信号の到達時点から所定の補正値分例えばコンパレータC0及び検査出力信号生成回路5における伝送遅延時間だけ差し引くことにより、ディファレンシャル信号のクロスタイミングを正確に算出することができる。また、本実施例の差動伝送半導体装置10においては、ディファレンシャル信号O1P及びO1N、O2P及びO2N、、OnP及びOnNの各クロスタイミングを1つの共通のコンパレータC0を用いて測定するので、コンパレータ間の誤差が無く、ディファレンシャル信号間のタイミングのずれが生じないという効果も奏する。