基板と、前記基板上に配置される第1ゲート線及び第2ゲート線と、前記第1ゲート線及び第2ゲート線と交差されるデータ線と、前記第1ゲート線及びデータ線と接続され、第1副画素電極を含む第1副画素及び第2副画素電極を含む第2副画素をそれぞれ含む複数の画素と、前記第1ゲート線と接続され、前記第1副画素の前記第1副画素電極と接続される第1キャパシタの電圧を制御する第1スイッチング素子と、前記第2ゲート線と接続され、前記第1キャパシタの電圧を制御する第2スイッチング素子と、を含むことを特徴とする液晶表示装置。前記第1スイッチング素子は、前記第2副画素の前記第2副画素電極と接続される第2キャパシタの電圧を制御し、前記第2スイッチング素子は、前記第2副画素電極と接続される前記第2キャパシタの電圧を制御することを特徴とする請求項1に記載の液晶表示装置。前記第1ゲート線にオン信号が入力された後、オフ信号が入力される時に前記第2ゲート線にオン信号が入力され、前記第2ゲート線にオン信号が入力される時に前記第1副画素の第1画素電圧と前記第2副画素の第2画素電圧は昇圧することを特徴とする請求項2に記載の液晶表示装置。前記第1画素電圧と第2画素電圧は互いに異なることを特徴とする請求項3に記載の液晶表示装置。前記第1画素電圧は前記第2画素電圧より大きいことを特徴とする請求項4に記載の液晶表示装置。前記第1ゲート線及び第2ゲート線と分離される第1電圧線及び第2電圧線をさらに含み、前記第1電圧線は前記第1スイッチング素子及び第2スイッチング素子に接続され、前記第2電圧線は前記第1スイッチング素子及び第2スイッチング素子に接続されることを特徴とする請求項3に記載の液晶表示装置。前記第1電圧線と前記第2電圧線には互いに異なる極性の電圧が印加されることを特徴とする請求項6に記載の液晶表示装置。前記第2ゲート線がオンになる時、前記第1キャパシタの充電容量の変化量によって前記第1画素電圧が昇圧し、前記第2キャパシタの電圧変化量によって前記第2画素電圧が昇圧することを特徴とする請求項6に記載の液晶表示装置。前記第1キャパシタの充電容量は前記第2キャパシタの充電容量より大きいことを特徴とする請求項8に記載の液晶表示装置。前記第1キャパシタの電極面積は前記第2キャパシタの電極面積より大きいことを特徴とする請求項9に記載の液晶表示装置。本発明の目的は、液晶表示装置の側面視認性を向上させ、データ線の数を減らすことによって液晶表示装置の駆動部の費用を低減する液晶表示装置及びその駆動方法を提供することにある。本発明の一実施形態による液晶表示装置は、基板と、基板上に配置される第1ゲート線及び第2ゲート線と、第1ゲート線及び第2ゲート線と交差されるデータ線と、第1ゲート線及びデータ線と接続され、第1副画素電極を含む第1副画素及び第2副画素電極を含む第2副画素をそれぞれ含む複数の画素と、第1ゲート線と接続され、第1副画素の第1副画素電極と接続される第1キャパシタの電圧を制御する第1スイッチング素子と、第2ゲート線と接続され、第1キャパシタの電圧を制御する第2スイッチング素子と、を含むことを特徴とする。第1スイッチング素子は、第2副画素の第2副画素電極と接続する第2キャパシタの電圧を制御し、第2スイッチング素子は、第2副画素電極と接続する第2キャパシタの電圧を制御してもよい。第1ゲート線にオン信号が入力された後、オフ信号が入力される時に第2ゲート線にオン信号が入力され、第2ゲート線にオン信号が入力される時に第1副画素の第1画素電圧と第2副画素の第2画素電圧は昇圧してもよい。第1画素電圧と第2画素電圧は互いに異ってもよい。第1画素電圧は第2画素電圧より大きくてもよい。第1ゲート線及び第2ゲート線と分離される第1電圧線及び第2電圧線をさらに含み、第1電圧線は第1スイッチング素子に接続され、第2電圧線は第2スイッチング素子に接続してもよい。第1電圧線と第2電圧線には互いに異なる極性の電圧が印加してもよい。第2ゲート線がオンになる時、第1キャパシタの充電容量の変化量によって第1画素電圧が昇圧し、第2キャパシタの電圧変化量によって第2画素電圧が昇圧してもよい。第2キャパシタの充電容量は第1キャパシタの充電容量より大きくてもよい。第2キャパシタの電極面積は第1キャパシタの電極面積より大きくてもよい。第1ゲート線及びデータ線と接続され、第1副画素電極と接続される第1画素用スイッチング素子と、第1ゲート線及びデータ線と接続され、第2副画素電極と接続される第2画素用スイッチング素子とをさらに含んでもよい。第1ゲート線と接続され、第2副画素の第2副画素電極と接続される第2キャパシタと、第2キャパシタと接続され、第2キャパシタの電圧を制御する第3スイッチング素子とをさらに含んでもよい。第1ゲート線にオン信号が入力された後、オフ信号が入力される時に第2ゲート線にオン信号が入力され、第2ゲート線にオン信号が入力される時に第1副画素の第1画素電圧は昇圧してもよい。第1画素電圧と第2副画素の第2画素電圧は互いに異なってもよい。第1画素電圧は第2画素電圧より大きくてもよい。第1ゲート線及び第2ゲート線と分離される第1電圧線及び第2電圧線をさらに含み、第1電圧線は第1スイッチング素子に接続され、第2電圧線は第3スイッチング素子に接続してもよい。第1電圧線と第2電圧線には互いに異なる極性の電圧が印加してもよい。第2ゲート線がオンになる時、第1キャパシタの充電容量の変化量によって第1画素電圧が昇圧してもよい。第1画素電圧と第2副画素の第2画素電圧は互いに異なってもよい。第1画素電圧は第2画素電圧より大きくてもよい。第1ゲート線及びデータ線と接続され、第1副画素電極と接続される第1画素用スイッチング素子と、第1ゲート線及びデータ線と接続され、第2副画素電極と接続される第2画素用スイッチング素子とをさらに含んでもよい。第1副画素及び第2副画素はそれぞれ液晶分子の方向が異なる4個のドメインを含んでもよい。本発明によれば、液晶表示装置の側面視認性が向上し、データ線の数を減らすことによって液晶表示装置の駆動部の費用を低減することができる。添付した図面を参照して、本発明の実施形態について本発明が属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。しかし、本発明は種々の異なる形態に実現でき、以下で説明する実施形態に限定されない。図面において、種々の層及び領域を明確に表現するために厚さを拡大して示した。明細書の全体にわたって類似する部分に対しては同一の図面符号を付けた。層、膜、領域、板などの部分が他の部分の上にあるという時、これは他の部分のすぐ上にある場合だけでなく、その中間に他の部分がある場合も含む。一方、ある部分が他の部分のすぐ上にあるという時には、中間に他の部分がないことを意味する。以下、本発明の一実施形態による液晶表示装置について、図1及び図2を参照して詳細に説明する。図1は、本発明の一実施形態による液晶表示装置を示すブロック図である。図2は、本発明の一実施形態による液晶表示装置の構造と二つの副画素に対する等価回路を概略的に示す図である。図1を参照すると、本発明の一実施形態による液晶表示装置は、液晶パネルアセンブリliquidcrystalpanelassembly300、ゲート駆動部gatedriver400、及びデータ駆動部datadriver500を含む。図1に示したように、液晶パネルアセンブリ300は、複数の信号線signallineG1~Gn、D1~Dmと、複数の信号線G1~Gn、D1~Dmに接続され、ほぼ行列状に配列された複数の画素pixelPXと、を含む。一方、図2に示したように、液晶パネルアセンブリ300は、互いに対向する下部表示板100及び上部表示板200と、下部表示板100及び上部表示板200の間に挿入される液晶層3と、を含む。例えば、信号線G1~Gn、D1~Dmは下部表示板100に備え、ゲート信号走査信号ともいうを伝達する複数のゲート線G1~Gnと、データ電圧を伝達する複数のデータ線D1~Dmと、を含む。ゲート線G1~Gnはほぼ行方向に延びて互いにほぼ平行し、データ線D1~Dmはほぼ列方向に延びて互いにほぼ平行する。各画素PX、例えば、i番目i=1、2、...、nゲート線Giとj番目j=1、2、...、mデータ線Djに接続された画素PXは一対の副画素を含み、各副画素はそれぞれ第1液晶キャパシタliquidcrystalcapacitorClch及び第2液晶キャパシタClclを含む。二つの副画素は、ゲート線G1~Gn、データ線D1~Dm、及び液晶キャパシタClch、Clclと接続されたスイッチング素子図示せずをさらに含む。例えば、第1液晶キャパシタClch及び第2液晶キャパシタClclは、下部表示板100の第1副画素電極191h及び第2第2副画素電極191lと、上部表示板200の共通電極270を二つの端子とし、第1副画素電極191h及び第2副画素電極191lと共通電極270との間の液晶層3は誘電体として機能する。一対の第1副画素電極191h及び第2副画素電極191lは互いに分離され、一つの画素電極を構成する。共通電極270は上部表示板200の全面に形成され、共通電圧Vcomの印加を受ける。液晶層3は負の誘電率異方性を有し、液晶層3の液晶分子は電界がない状態でその長軸が二つの表示パネルの表面に対して垂直となるように配向される。図2とは異なり、共通電極270を下部表示パネル100に備えてもよく、この場合、画素電極と共通電極270のうちの少なくとも一つを線状または棒状にしてもよい。一方、色表示colordisplayを実現するために各画素PXが基本色primarycolorのうちの一つを固有に表示するか空間分割、または各画素PXが時間によって交互に基本色を表示する時間分割ようにして、これら基本色の空間的、時間的な相互作用によって所望の色が認識されるようにする。基本色の例としては赤色、緑色、青色などの三原色が挙げられる。図2は、空間分割の一例として、各画素PXが上部表示板200の領域に基本色のうちの一つを示すカラーフィルタ230を備えることを示す。図2とは異なって、カラーフィルタ230は下部表示板100の副画素電極191h、191l上部または下部に形成してもよい。上部表示板100、下部表示板200の外側面には偏光子polarizer図示せずが備えられるが、二つの偏光子の偏光軸は直交してもよい。さらに、図1を参照すると、データ駆動部500は液晶パネルアセンブリ300のデータ線D1~Dmと接続され、データ電圧をデータ線D1~Dmに印加する。ゲート駆動部400は液晶パネルアセンブリ300のゲート線G1~Gnと接続され、スイッチング素子を導通させるゲートオン電圧Vonと、遮断させるゲートオフ電圧Voffとの組み合わせからなるゲート信号をゲート線G1~Gnに印加する。次に、このような画素を含む本発明による一画素の等価回路を参照して、液晶表示装置の駆動方法について具体的に説明する。図3は、本発明の実施形態による液晶表示装置を示す等価回路図である。図4は、図3の駆動回路に印加されるゲート信号のタイミングによる電圧変化を説明するための図である。図3を参照すれば、液晶表示装置は、互いに交差する複数の第1信号線G1~Gn、第2信号線D1~Dm、及び第3信号線S1、S2を含む。第1信号線G1~Gnはゲート信号走査信号ともいい、以下、ゲート線というを伝達し、第2信号線D1~Dmはデータ電圧画像信号ともいい、以下、データ線というを伝達し、第3信号線S1、S2は一定の電圧を伝達する第1電圧線S1及び第2電圧線S2を含む。画素PXは、第1ゲート線及びデータ線と接続される第1画素用スイッチング素子Qp1、第2画素用スイッチング素子Qp2、及びこれらとそれぞれ接続される第1液晶キャパシタClchと第2液晶キャパシタClclを含む。第1画素用スイッチング素子Qp1及び第2画素用スイッチング素子Qp2は薄膜トランジスタなどの三端子素子であって、第1画素用スイッチング素子Qp1の制御端子は第1ゲート線G1に接続され、入力端子はデータ線D1に接続され、出力端子は第1液晶キャパシタClchに接続される。そして、第2画素用スイッチング素子Qp2の制御端子は第1ゲート線G1に接続され、入力端子はデータ線D1に接続されており、出力端子は第2液晶キャパシタClclに接続される。画素PXは、第1液晶キャパシタClchと接続される第1キャパシタCst1と、第2液晶キャパシタClclと接続される第2キャパシタCst2と、を含む。第1キャパシタCst1は、第1キャパシタCst1の電圧Vcst1を制御するための第1スイッチング素子Q1及び第2スイッチング素子Q2と接続され、第2キャパシタCst2は第2スイッチング素子Q2と接続される。第1スイッチング素子Q1及び第2スイッチング素子Q2は薄膜トランジスタなどの三端子素子であって、第1スイッチング素子Q1の制御端子は第1ゲート線G1に接続され、入力端子は第1電圧線S1に接続される。そして、第2スイッチング素子Q2の制御端子は第2ゲート線G2に接続され、入力端子は第2電圧線S2に接続され、出力電圧は第1キャパシタCst1及び第2キャパシタCst2に接続される。図3及び図4を参照すると、第1ゲート線G1にゲートオンon電圧が印加されると、導通した第1画素用スイッチング素子Qp1及び第2画素用スイッチング素子Qp2を通じてデータ電圧が第1画素電極及び第2画素電極にそれぞれ印加される。第1画素用スイッチング素子Qp1と第2画素用スイッチング素子Qp2は同一のデータ線D1に接続して同一のデータ電圧が伝達される。データ電圧は第1画素及び第2画素が表示しようとする輝度に対応する電圧で、基準電圧Vcomと第1画素電極及び第2画素電極に伝達されるデータ電圧の差がそれぞれ第1液晶キャパシタClchと第2液晶キャパシタClclの充電電圧になる。そして第1液晶キャパシタClchと第2液晶キャパシタClclの充電電圧によって第1副画素PX1と第2副画素PX2の電界値が定められる。本発明の一実施形態では第1ゲート線G1がオンになる間に第1画素用スイッチング素子Qp1と第2画素用スイッチング素子Qp2の入力端に同一のデータ伝達が印加されるので、第1液晶キャパシタClchと第2液晶キャパシタClclの充電電圧は同一になる。そして第1ゲート線G1がオンになる間に導通した第1スイッチング素子Q1を通じて第1電圧線S1に流れる第1電圧Vcst1によって第1キャパシタCst1及び第2キャパシタCst2が充電される。その後、次のゲート線である第2ゲート線G2がオンになると、第1画素用スイッチング素子Qp1と第2画素用スイッチング素子Qp2はオフoff状態になるので、第1副画素PX1と第2副画素PX2の第1液晶キャパシタClch及び第2液晶キャパシタClclはそれ以上充電されない。そして、導通した第2スイッチング素子Q2を通じて第2電圧線S2に流れる第2電圧Vcst2が第1キャパシタCst1及び第2キャパシタCst2に伝達される。第1キャパシタCst1及び第2キャパシタCst2は第1電圧Vcst1と第2電圧Vcst2との差ほど電圧が昇圧して、第1キャパシタCst1と接続される第1液晶キャパシタClchの電圧及び第2キャパシタCst2と接続される第2液晶キャパシタClclの電圧を昇圧させる。従って、ゲート線のオン信号を長くしなくても十分な画素電圧を得ることができる。この時、第1電圧線S1に印加される第1電圧Vcst1と第2電圧線Vcst1と第2電圧Vcst2は、共通電圧Vcomに対して極性が互いに反対である。これについて、図5を参照して具体的に説明する。図5は、図3の駆動回路を含む液晶表示装置の駆動をシミュレーションしたグラフである。この時、Cstlは0.063pF、Csthは0.059pF、第2液晶キャパシタClclは0.796pF、第1液晶キャパシタClchは0.359pFで、Cstl/Clclは0.08であり、Csth/Clchは0.16で入力される。図5に示したように、黄色線で表示される第1ゲート線G1がオンになる間に第1副画素及び第2副画素の電圧が増加赤色線するが、所望のデータ電圧緑色線まで充電されないことが分かる。第1副画素と第2副画素は同じ値に充電される。以下、第2ゲート線G2がオンになると、第1副画素の電圧が昇圧して所望のデータ電圧まで増加することが分かる。そして、第2副画素の電圧も昇圧するが、上述した通り第1副画素の電圧より小さい値に昇圧する。第1画素の電圧ほど上昇する。この時、第1副画素の電圧に対する第2副画素の電圧比は0.893であり、第1液晶キャパシタClchの充電率はデータ電圧の101.5で所望のデータ電圧を得ることができる。従来は、第1ゲート線G1がオンになる時間が短いことから、第1副画素で必要とする輝度を得るために二行の画素にゲートオン信号を印加して、本発明の実施形態の第1ゲート線G1がオンになる時間の2倍の時間をかけて液晶キャパシタを充電した。このように2倍の時間をかけて液晶キャパシタを充電しても、充電率はデータ電圧の95.27程度で、本発明の実施形態よりも充電率が低い。そして、従来のように二行のゲート線を用いて画素の充電時間を増やせば、二行にそれぞれ異なるデータ電圧を伝達するために行別に異なるデータ線を接続しなければならず、そのためデータ線の数が増加する。しかし、本発明の実施形態では第2スイッチング素子Q2及び電圧線を用いて、隣接する二行に同一のデータ線使用しながらも所望の輝度を得ることができるので、データ線の数を減らすことができる。一方、図3でN1地点における電圧をVh1とし、N2地点における電圧をVh2とし、N3地点における電圧をVl1とし、N4地点における電圧をVl2とする時、Vh1の電圧は以下の数式1によって求められる。[数式1]CVh2=Clch×Vh1Vh1=C/Clch×Vh2Vh1=Cst1/Cst1Clch×Vh2Vh1=1/1Clch/Cst1×Vh2=1/11/Cst1/Clch×Vh2従って、第1ゲート線G1がオフになり、第2ゲート線G2がオンになる時、Vh1の昇圧した電圧は以下の数式2によって求められる。[数式2]ΔVh1=1/1Clch/Cst1×Vh2=1/11/Cst1/Clch×ΔVh2同様の方法でN3及びN4の電圧を求めば、以下の数式3の通りである。[数式3]ΔVl1=1/1Clcl/Cst2×Vl2=1/11/Cst2/Clc2×ΔVl2数式1~3を参照すると、ΔVh1とΔVl1はCst1とCst2の値によって変化する。従って、本発明の実施形態では第1キャパシタと第2キャパシタの電極面積を調節することによって、ΔVh1/ΔVl1>1を得ることができる。このようにΔVh1とΔVl1による第1液晶キャパシタと第2液晶キャパシタの電圧を変化させれば、第1画素と第2画素の輝度も変化する。従って、第1キャパシタと第2キャパシタの充電容量を適切に設定すれば、液晶表示装置の側面視認性を向上させることができる。図6は、図3の駆動回路を含む薄膜トランジスタ表示板の一画素を示す配置図である。図7は、図6のVII-VII線に沿った断面図である。図8は、図6のVIII-VIII線に沿った断面図である。図9は、図6のIX-IX線に沿った断面図である。図6~図9を参照すれば、透明なガラスまたはプラスチックなどからなる基板110の上に第1ゲート線G1、第2ゲート線G2、第1電圧線S1、及び第2電圧線S2を含むゲート導電体が形成される。第1ゲート線G1は、第1ゲート線G1から上側または下側に突出した第1ゲート電極124a、第2ゲート電極124b、及び第3ゲート電極124cを有し、第2ゲート線G2は第4ゲート電極124dを有する。第1ゲート線G1及び第2ゲート線G2は、他の層または外部駆動回路との接続のための広い端部図示せずを有する。第1ゲート電極124a及び第2ゲート電極124bは接続される。第1電圧線S1及び第2電圧線S2は第1ゲート線G1及び第2ゲート線G2と同じ方向に延びており、第1電圧線S1と第2電圧線S2との間に第1ゲート線G1及び第2ゲート線G2が位置する。ゲート導電体の上にはゲート絶縁膜gateinsulationlayer140が位置する。ゲート絶縁膜140の上には非晶質シリコンまたは結晶質ケイ素などからなる第1半導体154a、第2半導体154b、第3半導体154c、及び第4半導体154dが位置する。第1半導体154a、第2半導体154b、第3半導体154c、及び第4半導体154dは、それぞれ第1ゲート電極124a、第2ゲート電極124b、第3ゲート電極124c、及び第4ゲート電極124dとオーバーラップする。第1半導体154a及び第2半導体154bは接続される。第1半導体154a、第2半導体154b、第3半導体154c、及び第4半導体154dの上にはそれぞれ対を成して対向するオーミックコンタクト部材ohmiccontact163、165が位置する。オーミックコンタクト部材163、165は、リンなどのn型不純物が高濃度にドーピングされるn水素化非晶質シリコンなどの物質、またはシリサイドsilicideで形成される。オーミックコンタクト部材163、165及びゲート絶縁膜140の上にはデータ線D1、第3ソース電極173c、第4ソース電極173d、第1ドレイン電極drainelectrode175a~第4ドレイン電極175d、第1金属パターン177a、第2金属パターン177b、及び金属パターン接続部177cを含むデータ導電体が形成される。データ線D1はデータ信号を伝達し、主に縦方向に延びてゲート線G1、G2と交差する。データ線D1は、第1ゲート電極124a及び第2ゲート電極124bに向かって延びた第2ソース電極173bと、第2ソース電極173bと接続される第1ソース電極173aとを有する。第3ソース電極173cと第4ソース電極173dはそれぞれ第3半導体154cと第4半導体154dと重畳する。第1ソース電極173a~第4ソース電極173dは∩状または∪状、⊂状または⊃状に曲がっている。第1ドレイン電極175a~第4ドレイン電極175dは、上、下または左、右方向に延びた棒状部と、棒状部の一端に位置し、棒状部より幅が拡張された拡張部とを含む。棒状部はそれぞれ第1ソース電極173a~第4ソース電極173dによって囲まれる。第1金属パターン177aは第1電圧線S1とオーバーラップし、第2金属パターン177bは第2電圧線S2とオーバーラップする。第1金属パターン177a及び第2金属パターン177bは金属パターン接続部177cと接続される。第3ドレイン電極175c及び第4ドレイン電極175dは金属パターン接続部177cと接続される。第1ゲート電極124a、第1半導体154a、第1ソース電極173a、及び第1ドレイン電極175aは第1画素用スイッチング素子Qp1を構成し、第1画素用スイッチング素子Qp1のチャネルchannelは第1ソース電極173aと第1ドレイン電極175aの間の第1半導体154aに形成され、第2ゲート電極124b、第2半導体154b、第2ソース電極173b、及び第2ドレイン電極175bは第2画素用スイッチング素子Qp2を構成し、第2画素用スイッチング素子Qp2のチャネルは第2ソース電極173bと第2ドレイン電極175bの間の第2半導体154bに形成される。第3ゲート電極124c、第3半導体154c、第3ソース電極173c、及び第3ドレイン電極175cは第1スイッチング素子Q1を構成し、第1スイッチング素子Q1のチャネルは第3ソース電極173cと第3ドレイン電極175cの間の第3半導体154cの上に位置し、第4ゲート電極124d、第4半導体154d、第4ソース電極173d、及び第4ドレイン電極175dは第2スイッチング素子Q2を構成し、第2スイッチング素子Q2のチャネルは第4ソース電極173dと第4ドレイン電極175dの間の第4半導体154dに形成される。データ導電体の上には有機絶縁物からなる保護膜180が形成される。保護膜180は、第1ドレイン電極175aを露出する第1コンタクトホール185a、第2ドレイン電極175bを露出する第2コンタクトホール185b、第3ドレイン電極175c及び第1電圧線S1を露出する第3コンタクトホール183a、第4ドレイン電極175d及び第2電圧線S2を露出する第4コンタクトホール183bを含む。第3コンタクトホール183aは、第3ドレイン電極175c及び第1電圧線S1を同時に露出するが、第3ドレイン電極175cと第1電圧線S1をそれぞれ露出するように分離して形成図示せずする。第4コンタクトホール183bも第3コンタクトホール183aのように分離して形成する。保護膜180の上にはITOindiumtinoxideまたはIZOindiumzincoxideなどの透明な導電物質やアルミニウム、銀、クロムまたはその合金などの反射性金属で形成できる複数の第1画素電極pixelelectrode191a、第2画素電極191b、及び接続部材8a、8bが位置する。第1画素電極191aは第1コンタクトホール185aを通じて第1ドレイン電極175aと接続され、第1ドレイン電極175aを通じてデータ信号の伝達を受ける。そして第2画素電極191bは第2コンタクトホール185bを通じて第2ドレイン電極175bと接続され、第2ドレイン電極175bを通じてデータ信号の伝達を受ける。第1画素電極191a及び第2画素電極191bはほぼ四角形に形成され、第1電圧線S1及び第2電圧線S2を中心として反対側に位置し、第2画素電極191bの面積は第1画素電極191aの面積のほぼ2倍である。第1画素電極と第2画素電極の面積を異なるようにすることによって第1液晶キャパシタと第2液晶キャパシタの充電容量が変化し、これによって輝度を変化させることができる。従って上述した第1キャパシタと第2キャパシタの充電容量と共に第1画素電極と第2画素電極の面積を適切に合わせれば、液晶表示装置の側面視認性を増加させることができる。第1画素電極191a及び第2画素電極191bはそれぞれ複数の微細スリットMSを含む。第1画素電極191a及び第2画素電極191bはそれぞれ横幹部193及びこれと直交する縦幹部194からなる十字型幹部を含む。そして横幹部193と縦幹部194によって4個の副領域に分けられ、それぞれの領域は複数の微細スリットMSを含む。微細スリットMSは横幹部193及び縦幹部194から傾斜して延びており、それぞれの副領域内の微細スリットMSは同じ方向に延びる。微細スリットMSの幅は2.5μm~5.0μmであり、隣接する二つの微細スリットMS間の間隔は2.5μm~5.0μmである。一方、第1画素電極191aは第1金属パターン177aとオーバーラップする突出部9aを有し、第2画素電極191bは第2金属パターン177bとオーバーラップする突出部9bを有する。このように微細スリットを形成すれば、微細スリットの辺は電界をわい曲して、微細スリットの辺に対して垂直である水平成分を作り出し、液晶分子図示せずの傾斜方向は水平成分によって決定される方向となる。この時、液晶分子が最初は微細スリットの辺に対して垂直である方向に傾斜しようとする。しかし隣接する微細スリットの辺による電界の水平成分の方向が反対であり、微細スリット間の間隔が狭いため、互いに反対方向に傾斜しようとする液晶分子が共に微細枝部の長さ方向に平行な方向に傾斜するようになる。この時、本発明の実施形態では一画素の微細スリットが延びていく長さ方向が4方向であるので、液晶分子が傾斜する方向も4方向になる。このように液晶分子が傾斜する方向を多様にすれば液晶表示装置の基準視野角が大きくなる。図10は、本発明の他の実施形態による液晶表示装置の駆動回路を示す回路図である。図11は、図10の駆動回路によるゲート信号のタイミングによる電圧変化を説明するための図である。図10及び図11を参照して、本発明の他の実施形態による液晶表示装置の駆動方法の一例について具体的に説明する。まず、図10及び11を参照すると、第1ゲート線G1にゲートオン電圧が印加されると、導通した第1画素用スイッチング素子Qp1及び第2画素用スイッチング素子Qp2を通じてデータ電圧が第1画素電極及び第2画素電極にそれぞれ印加される。そして導通した第1スイッチング素子Q1を通じて第1電圧線S1に流れる第1電圧が第1キャパシタCst1に印加され、導通した第3スイッチング素子Q3を通じて第2電圧線S2に流れる第2電圧が第2画素電極に印加される。第1画素用スイッチング素子Qp1と第2画素用スイッチング素子に同一のデータ電圧が伝達されるが、第1画素用スイッチング素子Qp1と第2画素用スイッチング素子との大きさの差によって、第2画素電極に第1画素電極より低い電圧が印加される。そして、第2画素用スイッチング素子と第3スイッチング素子Q2は導通する場合導体として作用して、それぞれ異なる値を有する抵抗とされるので、第2画素用スイッチング素子と第3スイッチング素子Q2の間に電圧が発生して、第2画素用スイッチング素子を通じて第2画素電極に伝達される電圧は、第1画素用スイッチング素子Qp1を通じて第1画素電極に伝達される電圧より常に低い値が伝達される。第1副画素PX1及び第2副画素PX2のデータ電圧と第1電圧線S1に印加される第1電圧は、共通電圧Vcomに対して極性が互いに反対であり、第1電圧と第2電圧の極性は互いに反対である。その後、次のゲート線である第2ゲート線G2がオンになると、第1画素用スイッチング素子Qp1と第2画素用スイッチング素子Qp2はオフ状態になるので、第1副画素PX1と第2副画素PX2の第1液晶キャパシタClch及び第2液晶キャパシタClclはそれ以上充電されない。そして導通した第2スイッチング素子Q2を通じて第2電圧線S2に流れる第2電圧Vcst2が第1キャパシタCst1に伝達される。第1キャパシタCst1は第1電圧と第2電圧との差ほど電圧が昇圧して、第1キャパシタCst1と接続される第1液晶キャパシタClchの電圧を昇圧させる。従って第1副画素の画素電圧が昇圧する。これは図3の駆動回路の第1副画素PX1の昇圧方法と同一である。図3の実施形態では第1副画素PX1と第2副画素PX2の電圧が共に昇圧して全体的な駆動電圧を高めることができるが、図10の実施形態では第1副画素PX1と第2副画素PX2の駆動電圧の差を増加させることができる。図12は、図6の駆動回路を含む液晶表示装置の駆動をシミュレーションしたグラフである。この時、Cstlは0.063pF、Csthは0.059pF、Clclは0.796pF、Clchは0.359pFで、Cstl/Clclは0.08であり、Csth/Clchは0.16に入力される。図12に示したように、黄色線で表示される第1ゲート線G1がオンになる間に第1画素の電圧が増加赤色線するが、所望のデータ電圧緑色線まで充電されないことが分かる。しかし第2ゲート線G2がオンになると、第1副画素PX1の電圧が昇圧して所望のデータ電圧まで増加することが分かる。第2副画素PX2の電圧は第1副画素PX1の電圧より一定の大きさで小さく充電される。以下、第2ゲート線G2がオンになると、第1副画素PX1の電圧が昇圧して所望のデータ電圧まで増加することが分かる。しかし第2副画素PX2の電圧はそれ以上昇圧しない。従って図3の実施形態とは異なって第1副画素PX1と第2副画素PX2の電圧差が増加して、第1副画素PX1の画素電圧に対する第2副画素PX2の画素電圧の比は0.815である。この時、第1副画素PX1の電圧充電率は98.05で、所望のデータ電圧にほぼ近付いたことが分かる。図13は、図10の駆動回路を含む薄膜トランジスタ表示板の一画素を示す配置図である。図14は、図13のXIV-XIV線に沿った断面図である。図15は図13のXV-XV線に沿った断面図である。図13~図15を参照すると、透明なガラスまたはプラスチックなどからなる基板110の上に第1ゲート線G1、第2ゲート線G2、第1電圧線S1、及び第2電圧線S2を含むゲート導電体が形成される。第1ゲート線G1は、第1ゲート線G1から上側または下側に突出した第1ゲート電極124a、第2ゲート電極124b、第3ゲート電極124c、及び第5ゲート電極124eを有し、第2ゲート線G2は第4ゲート電極124dを有する。第1ゲート線G1及び第2ゲート線G2は他の層または外部駆動回路との接続のための広い端部図示せずを有する。第1ゲート電極124a及び第2ゲート電極124bは接続される。第1電圧線S1及び第2電圧線S2は第1ゲート線G1及び第2ゲート線G2と同一の方向に延びており、第1電圧線S1と第2電圧線S2の間に第1ゲート線G1及び第2ゲート線G2が位置する。ゲート導電体の上にはゲート絶縁膜140が位置する。ゲート絶縁膜140の上には非晶質シリコンまたは結晶質ケイ素などで形成できる第1半導体154a、第2半導体154b、第3半導体154c、第4半導体154d、及び第5半導体154eが位置する。第1半導体154a、第2半導体154b、第3半導体154c、第4半導体154d、及び第5半導体154eは、それぞれ第1ゲート電極124a、第2ゲート電極124b、第3ゲート電極124c、第4ゲート電極124d、及び第5ゲート電極124eとオーバーラップする。第1半導体154aと第2半導体154bは接続される。第1半導体154a、第2半導体154b、第3半導体154c、第4半導体154d、及び第5半導体154eの上には、それぞれ対を成して対向するオーミックコンタクト部材163、165が位置する。オーミックコンタクト部材163、165は、リンなどのn型不純物が高濃度にドーピングされているn水素化非晶質シリコンなどの物質、またはシリサイドで形成される。オーミックコンタクト部材163、165及びゲート絶縁膜140の上にはデータ線D1、第3ソース電極173c、第4ソース電極174d、第5ソース電極174e、第1ドレイン電極175a~第5ドレイン電極175e、金属パターン177、及び金属パターン接続部177cを含むデータ導電体が形成される。データ線D1はデータ信号を伝達し、主に縦方向に延びてゲート線G1、G2と交差する。データ線D1は、第1ゲート電極124a及び第2ゲート電極124bに向かって延びた第2ソース電極173bと、第2ソース電極173bと接続されている第1ソース電極173aとを有する。第3ソース電極173cと第4ソース電極173dはそれぞれ第3半導体154cと第4半導体154dとオーバーラップする。第1ソース電極173a~第5ソース電極173eは∩状または∪状、⊂状または⊃状に曲がっている。第1ドレイン電極175a~第5ドレイン電極175eは、上、下または左、右方向に延びた棒状部と、棒状部の一端に位置し、棒状部より幅が拡張された拡張部とを含む。棒状部はそれぞれ第1ソース電極173a~第5ソース電極175によって囲まれる。金属パターン177は第1電圧線S1とオーバーラップし、金属パターン接続部177cによって第3ドレイン電極175c及び第4ドレイン電極175dと接続される。第1ゲート電極124a、第1半導体154a、第1ソース電極173a、及び第1ドレイン電極175aは第1画素用スイッチング素子Qp1を構成し、第2ゲート電極124b、第2半導体154b、第2ソース電極173b、及び第2ドレイン電極175bは第2画素用スイッチング素子Qp2を構成する。そして第3ゲート電極124c、第3半導体154c、第3ソース電極173c、及び第3ドレイン電極175cは、第1スイッチング素子Q1を構成し、第4ゲート電極124d、第4半導体154d、第4ソース電極173d、及び第4ドレイン電極175dは第2スイッチング素子Q2を構成し、第5ゲート電極124e、第5半導体154e、第5ソース電極175e、及び第5ドレイン電極175eは第3スイッチング素子Q3を構成する。データ導電体の上には有機絶縁物からなる保護膜180が形成される。保護膜180は、第1ドレイン電極175aを露出する第1コンタクトホール185a、第2ドレイン電極175bを露出する第2コンタクトホール185b、第3ドレイン電極175c及び第1電圧線S1を露出する第3コンタクトホール183a、第4ドレイン電極175d及び第2電圧線S2を露出する第4コンタクトホール183b、第5ドレイン電極175eを露出する第5コンタクトホール183cを含む。保護膜180の上にはITOまたはIZOなどの透明な導電物質やアルミニウム、銀、クロムまたは合金などの反射性金属で形成できる第1画素電極191a、第2画素電極191b、及び接続部材8a、8bが位置する。第1画素電極191aは第1コンタクトホール185aを通じて第1ドレイン電極175aと接続されており、第1ドレイン電極175aを通じてデータ信号の伝達を受ける。第2画素電極191bは、第2コンタクトホール185bを通じて第2ドレイン電極175aと接続されており、第2ドレイン電極175bを通じてデータ信号の伝達を受け、第5コンタクトホール183cを通じて第5ドレイン電極175eと接続されており、第3スイッチング素子Q3導通する場合、第5ドレイン電極175eを通じて第2電圧の伝達を受ける。第2画素電極191bの面積は第1画素電極191aの面積のほぼ2倍であり得る。第1画素電極191a及び第2画素電極191bはそれぞれ複数の微細スリットMSを含む。第1画素電極191a及び第2画素電極191bはそれぞれ横幹部193及びこれと直交する縦幹部194からなる十字型幹部を含む。横幹部193と縦幹部194によって4個の副領域に分けられ、それぞれの領域は複数の微細スリットMSを含む。微細スリットMSは横幹部193及び縦幹部194から傾斜して延びており、それぞれの副領域内の微細スリットMSは同じ方向に延びる。微細スリットMSの幅は2.5μm~5.0μmであり、隣接する二つの微細スリットMS間の間隔は2.5μm~5.0μmである。一方、第1画素電極191aは金属パターン177とオーバーラップする突出部9を有する。