ノーマリーオン型の第1トランジスタと、ドレインが、前記第1トランジスタのソースと接続され、前記第1トランジスタとカスコード接続されたノーマリーオフ型の第2トランジスタと、前記第2トランジスタのソースと前記第1トランジスタのゲートとの間に設けられた、前記第2トランジスタのソースから前記第1トランジスタのゲートへと流れる電流を抑制する電流抑制部と、前記第1トランジスタ、前記第2トランジスタ及び前記電流抑制部を封止する封止部と、前記第1トランジスタのドレインに接続され、前記封止部の外に延伸したドレイン端子と、前記第2トランジスタのゲートに接続され、前記封止部の外に延伸したゲート端子と、前記第2トランジスタのソースに接続され、前記封止部の外に延伸したソース端子と、を備える半導体デバイスパッケージ。前記第1トランジスタ及び前記第2トランジスタが設けられた第1導電性フレームと、前記電流抑制部が設けられ、かつ、前記第1導電性フレームと電気的に絶縁された第2導電性フレームとをさらに備える請求項1に記載の半導体デバイスパッケージ。前記電流抑制部が、前記第1トランジスタのゲートにカソードが接続されたダイオードを有し、前記ダイオードのカソードは、前記第2導電性フレームに接続され、前記ダイオードのアノードは、前記ソース端子に接続されている請求項2に記載の半導体デバイスパッケージ。前記第2導電性フレームが前記ソース端子に接続され、前記第2導電性フレーム上に設けられた絶縁体をさらに備え、前記電流抑制部が前記絶縁体上に設けられている請求項2に記載の半導体デバイスパッケージ。前記封止部の外に延伸し、前記ソース端子と電気的に絶縁された外部端子をさらに備え、前記電流抑制部が、前記第1トランジスタのゲートにカソードが接続されたダイオードを有し、前記ダイオードのカソードは、前記第2導電性フレームに接続され、前記ダイオードのアノードは、前記外部端子に接続されている請求項2に記載の半導体デバイスパッケージ。前記封止部の外に延伸し、前記ソース端子と電気的に絶縁され、かつ、前記第2導電性フレームに接続された外部端子と、前記第2導電性フレーム上に設けられた絶縁体とをさらに備え、前記電流抑制部が前記絶縁体上に設けられている請求項2に記載の半導体デバイスパッケージ。前記ゲート端子、前記ドレイン端子及び前記ソース端子のいずれか2つの間の距離が、予め定められた距離の整数倍である請求項1から6のいずれか一項に記載の半導体デバイスパッケージ。ノーマリーオン型の第1双方向スイッチと、ドレインが、前記第1双方向スイッチのソースと接続され、前記第1双方向スイッチとカスコード接続されたノーマリーオフ型の第2トランジスタと、ドレインが、前記第1双方向スイッチのドレインと接続され、前記第1双方向スイッチとカスコード接続されたノーマリーオフ型の第3トランジスタと、前記第2トランジスタのソースと前記第1双方向スイッチのゲートとの間に、前記第2トランジスタのソースから前記第1双方向スイッチのゲートへと流れる電流を抑制する第1電流抑制部と、前記第3トランジスタのソースと前記第1双方向スイッチのゲートとの間に、前記第3トランジスタのソースから前記第1双方向スイッチのゲートへと流れる電流を抑制する第2電流抑制部と、前記第1双方向スイッチ、前記第2トランジスタ、前記第3トランジスタ、前記第1電流抑制部及び前記第2電流抑制部を封止する封止部と前記第2トランジスタのゲートに接続され、前記封止部の外に延伸した第1ゲート端子と、前記第3トランジスタのゲートに接続され、前記封止部の外に延伸した第2ゲート端子と、前記第2トランジスタの前記第1双方向スイッチと接続されない側のソースドレイン端子に接続され、前記封止部の外に延伸した第1ソースドレイン端子と、前記第3トランジスタの前記第1双方向スイッチと接続されない側のソースドレイン端子に接続され、前記封止部の外に延伸した第2ソースドレイン端子とを備える半導体デバイスパッケージ。前記第1双方向スイッチが設けられた第1導電性フレームと、前記第2トランジスタが設けられた第2導電性フレームと、前記第3トランジスタが設けられた第3導電性フレームと、前記第1電流抑制部が設けられた第4導電性フレームと、前記第2電流抑制部が設けられた第5導電性フレームとをさらに備え、前記第2導電性フレーム、前記第3導電性フレーム、前記第4導電性フレーム及び前記第5導電性フレームは、互いに電気的に絶縁されている請求項8に記載の半導体デバイスパッケージ。前記第1双方向スイッチ、前記第1電流抑制部及び前記第2電流抑制部が設けられた第1導電性フレームと、前記第2トランジスタが設けられた第2導電性フレームと、前記第3トランジスタが設けられた第3導電性フレームと、前記第1導電性フレームと前記第1電流抑制部との間に設けられた第1絶縁体と、前記第1導電性フレームと前記第2電流抑制部との間に設けられた第2絶縁体とをさらに備える請求項8に記載の半導体デバイスパッケージ。前記第1電流抑制部が第1ダイオードを有し、前記第2電流抑制部が第2ダイオードを有し、前記第1ダイオードのカソードが前記第1双方向スイッチの第1ゲートに接続され、前記第2ダイオードのカソードが前記第1双方向スイッチの第2ゲートに接続され、前記第1ダイオードのアノードが接続され、前記封止部の外に延伸し、かつ、前記第1ソースドレイン端子と電気的に絶縁された第1外部端子と前記第2ダイオードのアノードが接続され、前記封止部の外に延伸し、かつ、前記第2ソースドレイン端子と電気的に絶縁された第2外部端子とをさらに備える請求項9又は10に記載の半導体デバイスパッケージ。前記第1双方向スイッチが設けられた前記第1導電性フレーム、前記第1ソースドレイン端子及び前記第2ソースドレイン端子に接続されたバイアス回路部をさらに備える請求項9から11のいずれか一項に記載の半導体デバイスパッケージ。前記バイアス回路部は、前記第1導電性フレームにアノードが接続され、かつ、前記第1ソースドレイン端子にカソードが接続された第1バイアスダイオードと、前記第1導電性フレームにアノードが接続され、かつ、前記第2ソースドレイン端子にカソードが接続された第2バイアスダイオードとを有する請求項12に記載の半導体デバイスパッケージ。前記第1ゲート端子、前記第2ゲート端子、前記第1ソースドレイン端子及び前記第2ソースドレイン端子のいずれか2つの間の距離が、予め定められた距離の整数倍である請求項8から13のいずれか一項に記載の半導体デバイスパッケージ。ノーマリーオン型の第1トランジスタと、カソードが、前記第1トランジスタのソースと接続されたダイオードと、前記ダイオードのアノードと前記第1トランジスタのゲートとの間に設けられた、前記ダイオードのアノードから前記第1トランジスタのゲートへと流れる電流を抑制する電流抑制部と、前記第1トランジスタ、前記ダイオード及び前記電流抑制部を封止する封止部と、前記第1トランジスタのドレインに接続され、前記封止部の外に延伸したカソード端子と、前記ダイオードのアノードに接続され、前記封止部の外に延伸したアノード端子とを備える半導体デバイスパッケージ。第1のトランジスタ回路および第2のトランジスタ回路と、前記第1のトランジスタ回路および第2のトランジスタ回路を封止する封止部と、前記第1のトランジスタ回路および前記第2のトランジスタ回路の少なくとも一方に接続され、前記封止部の外に延伸する複数の端子とを備え、前記第1のトランジスタ回路および第2のトランジスタ回路のそれぞれは、ノーマリーオン型の第1トランジスタと、ドレインが、前記第1トランジスタのソースと接続され、前記第1トランジスタとカスコード接続されたノーマリーオフ型の第2トランジスタと、前記第2トランジスタのソースと前記第1トランジスタのゲートとの間に設けられた、前記第2トランジスタのソースから前記第1トランジスタのゲートへと流れる電流を抑制する電流抑制部とを有し、前記複数の端子は、前記第1のトランジスタ回路の前記第2トランジスタのソースに接続される端子と、前記第1のトランジスタ回路の前記第2トランジスタのゲートに接続される端子と、前記第2のトランジスタ回路の前記第1トランジスタのドレインに接続される端子と、前記第2のトランジスタ回路の前記第2トランジスタのゲートに接続される端子と、前記第1のトランジスタ回路の前記第1トランジスタのドレイン端子、および、前記第2のトランジスタ回路の第2トランジスタのソース端子に接続される端子とを含む半導体デバイスパッケージ。第1導電性フレーム上に、ノーマリーオン型の第1双方向スイッチと、ドレインが、前記第1双方向スイッチのソースと接続され、前記第1双方向スイッチとカスコード接続されたノーマリーオフ型の第2トランジスタとを設ける段階と、絶縁体上に、前記第2トランジスタのソースから前記第1双方向スイッチのゲートへと流れる電流を抑制する電流抑制部を設ける段階と、前記絶縁体を第2導電性フレームに設ける段階と、ドレイン端子、ゲート端子及びソース端子を形成する段階と、前記ドレイン端子に前記第1双方向スイッチのドレインを接続する段階と、前記ゲート端子に前記第2トランジスタのゲートを接続する段階と、前記ソース端子に前記第2トランジスタのソースを接続する段階と、前記第1双方向スイッチ、前記第2トランジスタ及び前記電流抑制部、並びに、前記ドレイン端子、前記ゲート端子及び前記ソース端子の一部の領域を封止部で封止する段階とを備える半導体デバイスパッケージの製造方法。前記電流抑制部を形成する段階は、第1半田により前記電流抑制部を前記絶縁体に固定する段階を有し、前記絶縁体を前記第1導電性フレームに固定する段階において、前記第1半田よりも融点が低い第2半田により前記電流抑制部が固定された前記絶縁体を、前記第1導電性フレームに固定する請求項17に記載の半導体デバイスパッケージの製造方法。しかし、上述したようなカスコード接続された2つのチップを1パッケージ化することは知られていない。また、ノーマリーオン型トランジスタとノーマリーオフ型トランジスタとをカスコード接続する場合には、ノーマリーオフ型トランジスタのドレイン端子がノーマリーオン型トランジスタのソース端子に接続され、且つ、ノーマリーオフ型トランジスタのソース端子がノーマリーオン型トランジスタのゲート端子に接続される。一般に、MOSFET等によるノーマリーオフ型トランジスタには、ソース-ドレイン間に寄生ダイオードが形成される。ノーマリーオフ型トランジスタのソースと、ノーマリーオン型トランジスタのドレインとの間に印加される電圧が、ノーマリーオン型トランジスタのビルトイン電圧よりも大きくなると、ノーマリーオン型トランジスタのゲートに電流が流れてしまう。ここで、ノーマリーオフ型トランジスタが内蔵するダイオードのビルトイン電圧が、ノーマリーオン型トランジスタのゲート部分におけるビルトイン電圧よりも高い場合には、ノーマリーオン型トランジスタのゲート電極に電流が流れやすくなる。このため、ノーマリーオン型トランジスタのゲート部分におけるビルトイン電圧が小さいと、当該ゲートに電流が流れやすくなり、ノーマリーオン型トランジスタのゲートが過電流によって破壊される場合がある。これに対し、ノーマリーオン型トランジスタの破壊を防止する素子を設けることが考えられる。しかし、従来のパッケージは、ノーマリーオン型トランジスタの破壊を防止する素子を収容することが想定されていなかった。本発明の第1の態様においては、ノーマリーオン型の第1トランジスタと、ドレインが、第1トランジスタのソースと接続され、第1トランジスタとカスコード接続されたノーマリーオフ型の第2トランジスタと、第2トランジスタのソースと第1トランジスタのゲートとの間に設けられた、第2トランジスタのソースから第1トランジスタのゲートへと流れる電流を抑制する電流抑制部と、第1トランジスタ、第2トランジスタ及び電流抑制部を封止する封止部と、第1トランジスタのドレインに接続され、封止部の外に延伸したドレイン端子と、第2トランジスタのゲートに接続され、封止部の外に延伸したゲート端子と、第2トランジスタのソースに接続され、封止部の外に延伸したソース端子と、を備える半導体デバイスパッケージを提供する。上記の半導体デバイスパッケージは、例えば、第1トランジスタ及び第2トランジスタが設けられた第1導電性フレームと、電流抑制部が設けられ、かつ、第1導電性フレームと電気的に絶縁された第2導電性フレームとをさらに備える。当該電流抑制部は、例えば、第1トランジスタのゲートにカソードが接続されたダイオードを有し、ダイオードのカソードは、第2導電性フレームに接続され、ダイオードのアノードは、ソース端子に接続されている。当該第2導電性フレームがソース端子に接続され、半導体デバイスパッケージは、第2導電性フレーム上に設けられた絶縁体をさらに備え、電流抑制部が絶縁体上に設けられていてもよい。上記の半導体デバイスパッケージは、封止部の外に延伸し、ソース端子と電気的に絶縁された外部端子をさらに備え、電流抑制部が、第1トランジスタのゲートにカソードが接続されたダイオードを有し、ダイオードのカソードは、第2導電性フレームに接続され、ダイオードのアノードは、外部端子に接続されていてもよい。上記の半導体デバイスパッケージは、封止部の外に延伸し、ソース端子と電気的に絶縁され、かつ、第2導電性フレームに接続された外部端子と、第2導電性フレーム上に設けられた絶縁体とをさらに備え、電流抑制部が絶縁体上に設けられていてもよい。上記のゲート端子、ドレイン端子及びソース端子のいずれか2つの間の距離は、例えば、予め定められた距離の整数倍である。本発明の第2の形態においては、ノーマリーオン型の第1トランジスタと、カソードが、第1トランジスタのソースと接続されたダイオードと、ダイオードのアノードと第1トランジスタのゲートとの間に設けられた、ダイオードのアノードから第1トランジスタのゲートへと流れる電流を抑制する電流抑制部と、第1トランジスタ、ダイオード及び電流抑制部を封止する封止部と、第1トランジスタのドレインに接続され、封止部の外に延伸したカソード端子と、ダイオードのアノードに接続され、封止部の外に延伸したアノード端子とを備える半導体デバイスパッケージを提供する。本発明の第3の形態においては、第1のトランジスタ回路および第2のトランジスタ回路と、第1のトランジスタ回路および第2のトランジスタ回路を封止する封止部と、第1のトランジスタ回路および第2のトランジスタ回路の少なくとも一方に接続され、封止部の外に延伸する複数の端子とを備え、第1のトランジスタ回路および第2のトランジスタ回路のそれぞれは、ノーマリーオン型の第1トランジスタと、ドレインが、第1トランジスタのソースと接続され、第1トランジスタとカスコード接続されたノーマリーオフ型の第2トランジスタと、第2トランジスタのソースと第1トランジスタのゲートとの間に設けられた、第2トランジスタのソースから第1トランジスタのゲートへと流れる電流を抑制する電流抑制部とを有し、複数の端子は、第1のトランジスタ回路の第2トランジスタのソースに接続される端子と、第1のトランジスタ回路の第2トランジスタのゲートに接続される端子と、第2のトランジスタ回路の第1トランジスタのドレインに接続される端子と、第2のトランジスタ回路の第2トランジスタのゲートに接続される端子と、第1のトランジスタ回路の第1トランジスタのドレイン端子、および、第2のトランジスタ回路の第2トランジスタのソース端子に接続される端子とを含む半導体デバイスパッケージを提供する。本発明の第4の態様においては、順番にカスコード接続された、ノーマリーオフ型の第3トランジスタ、ノーマリーオン型の第1双方向スイッチ、及び、ノーマリーオフ型の第2トランジスタと、第2トランジスタの第1双方向スイッチと接続されないソースドレイン端子と、第1双方向スイッチの第1ゲートとの間に設けられ、当該ソースドレイン端子から第1ゲートへと流れる電流を抑制する第1電流抑制部と、第3トランジスタの第1双方向スイッチと接続されないソースドレイン端子と、第1双方向スイッチの第2ゲートとの間に設けられ、当該ソースドレイン端子から第2ゲートへと流れる電流を抑制する第2電流抑制部と、第1双方向スイッチ、第2トランジスタ、第3トランジスタ、第1電流抑制部及び第2電流抑制部を封止する封止部と、第2トランジスタのゲートに接続され、封止部の外に延伸した第1ゲート端子と、第3トランジスタのゲートに接続され、封止部の外に延伸した第2ゲート端子と、第2トランジスタの第1双方向スイッチと接続されない側のソースドレイン端子に接続され、封止部の外に延伸した第1ソースドレイン端子と、第3トランジスタの第1双方向スイッチと接続されない側のソースドレイン端子に接続され、封止部の外に延伸した第2ソースドレイン端子とを備える半導体デバイスパッケージを提供する。上記の半導体デバイスパッケージは、第1双方向スイッチが設けられた第1導電性フレームと、第2トランジスタが設けられた第2導電性フレームと、第3トランジスタが設けられた第3導電性フレームと、第1電流抑制部が設けられた第4導電性フレームと、第2電流抑制部が設けられた第5導電性フレームとをさらに備え、第2導電性フレーム、第3導電性フレーム、第4導電性フレーム及び第5導電性フレームは、互いに電気的に絶縁されていてもよい。上記の半導体デバイスパッケージは、第1双方向スイッチ、第1電流抑制部及び第2電流抑制部が設けられた第1導電性フレームと、第2トランジスタが設けられた第2導電性フレームと、第3トランジスタが設けられた第3導電性フレームと、第1導電性フレームと第1電流抑制部との間に設けられた第1絶縁体と、第1導電性フレームと第2電流抑制部との間に設けられた第2絶縁体とをさらに備えてもよい。半導体デバイスパッケージは、第1電流抑制部が第1ダイオードを有し、第2電流抑制部が第2ダイオードを有し、第1ダイオードのカソードが第1双方向スイッチの第1ゲートに接続され、第2ダイオードのカソードが第1双方向スイッチの第2ゲートに接続され、第1ダイオードのアノードが接続され、封止部の外に延伸し、かつ、第1ソースドレイン端子と電気的に絶縁された第1外部端子と第2ダイオードのアノードが接続され、封止部の外に延伸し、かつ、第2ソースドレイン端子と電気的に絶縁された第2外部端子とをさらに備えてもよい。半導体デバイスパッケージは、第1双方向スイッチが設けられた第1導電性フレーム、第1ソースドレイン端子及び第2ソースドレイン端子に接続されたバイアス回路部をさらに備えてもよい。バイアス回路部は、一例として、第1導電性フレームにアノードが接続され、かつ、第1ソースドレイン端子にカソードが接続された第1バイアスダイオードと、第1導電性フレームにアノードが接続され、かつ、第2ソースドレイン端子にカソードが接続された第2バイアスダイオードとを有する。上記の第1ゲート端子、第2ゲート端子、第1ソースドレイン端子及び第2ソースドレイン端子のいずれか2つの間の距離が、予め定められた距離の整数倍であってもよい。本発明の第3の態様においては、第1導電性フレーム上に、ノーマリーオン型の第1トランジスタと、ドレインが、第1トランジスタのソースと接続され、第1トランジスタとカスコード接続されたノーマリーオフ型の第2トランジスタとを設ける段階と、絶縁体上に、第2トランジスタのソースから第1トランジスタのゲートへと流れる電流を抑制する電流抑制部を設ける段階と、絶縁体を第2導電性フレームに設ける段階と、ドレイン端子、ゲート端子及びソース端子を形成する段階と、ドレイン端子に第1トランジスタのドレインを接続する段階と、ゲート端子に第2トランジスタのゲートを接続する段階と、ソース端子に第2トランジスタのソースを接続する段階と、第1トランジスタ、第2トランジスタ及び電流抑制部、並びに、ドレイン端子、ゲート端子及びソース端子の一部の領域を封止部で封止する段階とを備える半導体デバイスパッケージの製造方法を提供する。上記の半導体デバイスパッケージの製造方法においては、電流抑制部を形成する段階は、第1半田により第1電流抑制部を絶縁体に固定する段階を有し、絶縁体を第1導電性フレームに固定する段階において、第1半田よりも融点が低い第2半田により第1電流抑制部が固定された絶縁体を、第1導電性フレームに固定してもよい。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。図1Aは、本発明の一実施形態に係るトランジスタ回路10を示す。トランジスタ回路10は、第1トランジスタ110、第2トランジスタ120及び電流抑制部130を備える。第1トランジスタ110は、ノーマリーオン型のトランジスタであり、ゲートに電圧が印加されない状態で、ソースとドレインとの間で電流を流す。第1トランジスタ110は、例えばHEMTHighElectronMobilityTransistorである。第1トランジスタ110は、ショットキー接合を有するHEMTであってもよく、MISMetalInsulatorSemiconductor構造を有するHEMTであってもよい。第1トランジスタ110のドレインには、端子210ドレイン端子が接続されている。第2トランジスタ120は、ノーマリーオフ型のトランジスタであり、ゲートに電圧が印加されない状態で、ソースとドレインとの間に電流を流さない。第2トランジスタ120は、例えば電界効果トランジスタである。第2トランジスタ120のゲートには、端子230ゲート端子が接続され、第2トランジスタ120のソースには、端子220ソース端子が接続されている。第2トランジスタ120は第1トランジスタ110にカスコード接続している。具体的には、第2トランジスタ120のドレインと第1トランジスタ110のソースとが接続されている。第2トランジスタ120のソースは、電流抑制部130を介して第1トランジスタ110のゲートに接続されている。第2トランジスタ120は、ソースとドレインとの間に寄生ダイオード122を有する。第2トランジスタ120は、例えば電界効果トランジスタであり、ダイオード122は、第2トランジスタ120のソースとドレインとの間に形成されるpn接合である。端子220に印加される電圧が当該ビルトイン電圧よりも大きい場合にはダイオード122が導通状態になるので、第2トランジスタ120のソースからドレインに向けて電流が流れる。電流抑制部130は、第2トランジスタ120のソースと第1トランジスタ110のゲートとの間に設けられている。電流抑制部130は、第2トランジスタ120のソースから第1トランジスタ110のゲートへと流れる電流を抑制する。電流抑制部130は、第2トランジスタ120のソースから第1トランジスタ110のゲートへと電流を流さないことが好ましい。なお、第2トランジスタ120及び電流抑制部130を1チップで形成してよい。例えば第2トランジスタ120及び電流抑制部130を同一のシリコンチップに形成し、第1トランジスタ110を窒化物半導体で形成してよい。電流抑制部130は、ダイオード132を有する。ダイオード132は、端子220にアノードが接続され、第1トランジスタ110のゲートにカソードが接続されている。ダイオード132は、ツェナーダイオード以外のダイオードである。例えば、ダイオード132は、トランジスタ回路10の使用電圧範囲内に降伏電圧を有しない。トランジスタ回路10の使用電圧範囲は、トランジスタ回路10の製品仕様値であってよい。具体的には、ダイオード132のビルトイン電圧は、1.2V以上であってよい。電流抑制部130がダイオード132を有することにより、端子220に印加される電圧がダイオード132のビルトイン電圧と第1トランジスタ110のゲートにおけるビルトイン電圧との和よりも大きくなるまでは、端子220から第1トランジスタ110のゲートに対して電流が流れない。ダイオード132の逆方向電圧は、第1トランジスタ110の閾値電圧と第2トランジスタ120のソース-ドレイン間耐圧との和より小さいことが好ましい。なお、ダイオード132の逆方向電圧とは、ダイオード132のリーク電流と、第1トランジスタ110のゲートリーク電流とが等しくなる電圧を指す。この場合には、第2トランジスタ120に過大な電圧が印加される前に、ダイオード132を介して第1トランジスタ110のゲートから端子220に電流が流れるので、第2トランジスタ120が破壊されることを防止できる。図1Bは、本実施形態に係る半導体デバイスパッケージ100の構成例を示す。図1Bの封止部1000内における点線は、ボンディングワイヤを示す。半導体デバイスパッケージ100は、図1Aに示したトランジスタ回路10に加えて、封止部1000をさらに備える。封止部1000は、第1トランジスタ110、第2トランジスタ120及び電流抑制部130を封止する。端子210は、第1トランジスタ110のドレインに電気的に接続され、封止部1000の外に延伸している。端子230は、第2トランジスタ120のゲートに電気的に接続され、封止部1000の外に延伸している。端子220は、第2トランジスタ120のソースに電気的に接続され、封止部1000の外に延伸している。端子210、端子220及び端子230は、金属である。端子210、端子220及び端子230は、例えば、銅にニッケルメッキが施されることにより形成されていてよい。半導体デバイスパッケージ100は、導電性フレーム310、導電性フレーム312及び導電性フレーム314を備える。導電性フレーム310には、第1トランジスタ110及び第2トランジスタ120が設けられている。導電性フレーム312は、導電性フレーム310と電気的に絶縁されている。導電性フレーム312には、電流抑制部130が設けられている。電流抑制部130は、一例としてダイオードである。当該ダイオードのカソードは、導電性フレーム312の表面に接している。当該ダイオードのアノードは、ボンディングワイヤにより端子220に接続されている。ボンディングワイヤは、例えばアルミニウムを含む。導電性フレーム314は、端子220と電気的に接続されている。なお、接続されとは、例えば端子220と導電性フレーム312とが一体に形成されている形態を含む。第2トランジスタ120のゲートは、ボンディングワイヤにより端子230と接続されている。第2トランジスタ120のソースは、ボンディングワイヤにより導電性フレーム314と接続されている。本例の第2トランジスタ120のソースは、端子220と一体の導電性フレーム314と接続されている。第2トランジスタ120のドレインは、第2トランジスタ120の裏面において、導電性フレーム310と接続されている。第1トランジスタ110のドレインは、ボンディングワイヤにより端子210と接続されている。第1トランジスタ110のソースは、ボンディングワイヤにより導電性フレーム310と接続されている。第2トランジスタ120のドレインと第1トランジスタ110のソースとは、導電性フレーム310を介して相互に接続されている。第1トランジスタ110のゲートは、ボンディングワイヤにより導電性フレーム312と接続されている。電流抑制部130に含まれるダイオードのカソードが導電性フレーム312の表面に接しているので、第1トランジスタ110のゲートは、ボンディングワイヤ及び導電性フレーム312を介して、電流抑制部130のカソードに接続されている。端子210、端子220及び端子230のいずれかの2つの間の距離は、例えば、予め定められた距離の整数倍である。予め定められた距離とは、例えば、半導体デバイスパッケージ100を取り付けるプリント基板に形成されたランド間の最短距離である。ここで、端子210と端子230との間の距離とは、図1Bにおける端子210の短手方向における中心位置と端子230の短手方向における中心位置との間の距離dである。一例として、図1Bに示すように、端子210と端子220との間の距離が、端子230と端子210との間の距離の2倍である。この場合には、端子230と端子220との間の距離は、端子230と端子210との間の距離dの3倍である。端子230と端子210との間の距離、及び、端子210と端子220との間の距離が等しくてもよい。端子210、端子220、端子230及び端子610のいずれかの2つの間の距離が、予め定められた距離の整数倍であってもよい。半導体デバイスパッケージ100は、以下の手順により製造することができる。まず、端子210、端子220、端子230、導電性フレーム310、導電性フレーム312、導電性フレーム314及び端子610の各リードフレームが一体に形成されたフレーム部材を準備する。図1Bでは省略しているが、フレーム部材には、導電性フレーム310と一体に形成され、且つ、端子210と平行に設けられた延伸部が含まれてよい。一例として、フレーム部材における端子210、端子220、端子230、端子610及び延伸部は平行に形成され、且つ、封止部1000の外に突出する長さが略同一となるように形成される。また、導電性フレーム314は、端子220と一体に形成され、端子220の封止部1000で封止される側の端部から、導電性フレーム310に近づく方向に延伸して形成される。フレーム部材は、端子210、端子220、端子230、端子610及び延伸部を、封止部1000で封止されない領域において連結する連結部を有する。連結部を設けることで、各リードフレームが一体となる。なお連結部は、複数の半導体デバイスパッケージ100に対応する複数のフレーム部材を連結してもよい。次に、導電性フレーム310上に第1トランジスタ110及び第2トランジスタ120を設け、また、導電性フレーム312上に電流抑制部130を設ける。次に、接続すべき部位の間をボンディングワイヤにより接続する。次に、各リードフレームを図1Bに示すように封止部1000で封止する。封止部1000は、金型にフレーム部材を挿入し、当該金型内に樹脂を射出することで形成する。最後に、連結部を除去する。なお、延伸部及び端子610の先端を切断して、封止部1000から突出する延伸部及び端子610の長さを、他の端子よりも短くしてもよい。これにより半導体デバイスパッケージ100が完成する。以上のとおり、本実施形態に係る半導体デバイスパッケージ100は、電流抑制部130を有するので、第1トランジスタ110に過電流が流入することが防止できる。特に、半導体デバイスパッケージ100においては、電流抑制部130が、第1トランジスタ110及び第2トランジスタ120が搭載された導電性フレーム310と電気的に絶縁された導電性フレーム312に設けられているので、絶縁部材を用いることなく、電流抑制部130を収容することができる。図1Cは、本実施形態に係る半導体デバイスパッケージ100の他の構成例を示す。図1Cに示す半導体デバイスパッケージ100は、図1Bに示した半導体デバイスパッケージ100に対して、端子610および導電性フレーム314を有さない。本例の半導体デバイスパッケージ100は、端子220が導電性フレーム312に接続されている。なお、接続されとは、例えば端子220と導電性フレーム312とが一体に形成されている形態を含む。また、半導体デバイスパッケージ100は、導電性フレーム312上に設けられた絶縁体140をさらに備える。電流抑制部130は、絶縁体140上に設けられている。電流抑制部130のカソードが絶縁体140の表面に接している。絶縁体140は、例えば、両面をメタライズした平板状の絶縁性材料である。当該絶縁性材料は、例えばAlN又はAl2O3である。絶縁体140は、電流抑制部130が設けられる面に、電流抑制部130のカソードと接続される導電性のパターンを有してもよい。第1トランジスタ110のゲートは、ボンディングワイヤにより、絶縁体140のメタライズ面又は導電性のパターンに接続されることで電流抑制部130のカソードと接続されてよい。第2トランジスタ120のソースは、ボンディングワイヤにより接続された導電性フレーム312を介して端子220と接続されている。本例では、導電性フレーム312及び端子220は一体に形成され、導電性フレーム312及び第2トランジスタ120のソースがボンティングワイヤにより接続される。第1トランジスタ110のゲートは、ボンディングワイヤにより電流抑制部130のカソードと接続されている。電流抑制部130のアノードは、ボンディングワイヤにより、端子220と一体の導電性フレーム312に接続されている。図1Cに示す半導体デバイスパッケージ100は、以下の手順により製造することができる。まず、端子210、端子220、端子230、導電性フレーム310及び導電性フレーム312の各リードフレームが一体に形成されたフレーム部材を準備する。図1Cでは省略したが、フレーム部材には、導電性フレーム310と一体に形成された延伸部が含まれる。フレーム部材は、端子210、端子220、端子230及び延伸部を連結する連結部を有する。各端子、延伸部及び連結部の構成は、図1Bに関連して説明した半導体デバイスパッケージ100のフレーム部材と同様である。次に、導電性フレーム310上に第1トランジスタ110及び第2トランジスタ120を設ける。また、絶縁体140に、電流抑制部130と接続するための導電性パッドを形成する。次に、導電性パッド上に電流抑制部130を半田付けにより固定する。そして、導電性フレーム312上に絶縁体140を半田付けにより固定する。導電性フレーム312上への絶縁体140の固定に用いられる半田の融点は、絶縁体140上への電流抑制部130の固定に用いられる半田の融点よりも低いことが好ましい。この場合には、絶縁体140を導電性フレーム312に固定する工程において、絶縁体140に固定される電流抑制部130の半田が溶融することを防止できる。続いて、接続すべき部位の間をボンディングワイヤにより接続する。次に、各リードフレームを図1Cに示すように封止部1000で封止する。封止部1000は、金型にフレーム部材を挿入し、当該金型内に樹脂を射出することで形成する。最後に、連結部を除去する。また、延伸部の先端を切断して、封止部1000から突出する延伸部の長さを、他の端子よりも短くしてもよい。これにより半導体デバイスパッケージ100が完成する。図2Aは、他の実施形態に係るトランジスタ回路20を示す。トランジスタ回路20は、外部端子240及び抵抗510を有する点で図1Aに示したトランジスタ回路10と異なる。外部端子240は、ダイオード132のアノードに接続されている。外部端子240と端子220との間に抵抗510が接続されてよい。電流抑制部130が抵抗510を有することにより、ダイオード132のビルトイン電圧と第1トランジスタ110のゲートにおけるビルトイン電圧との和よりも大きな電圧が端子220に印加された場合に、端子220から第1トランジスタ110のゲートに流入する電流を抑制することができる。図2Bは、他の実施形態に係る半導体デバイスパッケージ200の構成例を示す。半導体デバイスパッケージ200は、外部端子240を有する点で、図1Bに示した半導体デバイスパッケージ200と異なる。外部端子240は、封止部1000の外に延伸し、端子220と電気的に絶縁されている。外部端子240は、端子220及び導電性フレーム312の間に、端子220と平行に設けられてよい。なお、外部端子240および端子220の間には、ユーザ等が準備する抵抗510が接続される。電流抑制部130のカソードは、導電性フレーム312に接続されている。電流抑制部130のアノードは、ボンディングワイヤにより外部端子240に接続されている。当該構成により、端子220と電流抑制部130との間に抵抗510を外付けすることができる。例えば、半導体デバイスパッケージ200を取り付けるプリント基板に抵抗510を設けることで、端子220と電流抑制部130との間に抵抗510を外付することができる。また、電流抑制部130に抵抗510が含まれてもよい。図2Cは、他の実施形態に係る半導体デバイスパッケージ200の他の構成例を示す。図2Cに示す半導体デバイスパッケージ200は、図1Bに関連して説明した半導体デバイスパッケージ100の構成に対して、端子610に代えて外部端子240が設けられる点、及び、導電性フレーム312上に絶縁体140を備える点で異なる。外部端子240は、封止部1000の外に突出する長さが、端子220と略同一であってよい。なお、外部端子240および端子220の間には、ユーザ等が準備する抵抗510が接続される。電流抑制部130の裏面のカソードは、絶縁体140上の導電性パッドに接触する。また、電流抑制部130の表面のアノードは、導電性フレーム312とボンディングワイヤにより接続される。また、絶縁体140上の導電性パッドは、第1トランジスタ110のゲートとボンディングワイヤにより接続される。本例の半導体デバイスパッケージ200によっても、抵抗510を容易に外付けすることができる。図3Aは、他の実施形態に係る双方向スイッチ回路30の構成を示す。双方向スイッチ回路30は、図1Aに示したトランジスタ回路10に対して、第3トランジスタ150及び電流抑制部160第2電流抑制部を更に備える。なお、第1トランジスタ110は、双方向スイッチの一例である。第1トランジスタ110は、例えばソース端子及びドレイン端子の機能及び構造が対称なMOSトランジスタである。また、それぞれのトランジスタのソース及びドレイン端子を、ソースドレイン端子SD端子と称する。また、第2トランジスタ120及び第3トランジスタ150は、例えば縦型のSi-MOSFETである。第3トランジスタ150、第1トランジスタ110及び第2トランジスタ120は、順番にカスコード接続される。つまり、第3トランジスタ150の一方のSD端子Aは端子250第2ソースドレイン端子に接続され、他方のSD端子Bは第1トランジスタ110に接続される。第1トランジスタ110の一方のSD端子Cは第3トランジスタ150のSD端子Bに接続され、他方のSD端子Dは第2トランジスタ120のSD端子Eに接続される。第2トランジスタ120の一方のSD端子Eは第1トランジスタ110のSD端子Dに接続され、他方のSD端子Fは端子220第1ソースドレイン端子に接続される。また、第2トランジスタ120のゲートは端子230第1ゲート端子に接続され、第3トランジスタ150のゲートは端子250第2ゲート端子に接続される。電流抑制部130第1電流抑制部は、第2トランジスタ120のSD端子Fと、第1トランジスタ110の第1ゲートとの間に設けられる。電流抑制部160は、第3トランジスタ150のSD端子Aと、第1トランジスタ110の第2ゲートとの間に設けられる。電流抑制部160は、第3トランジスタ150のSD端子Aから、第1トランジスタ110の第2ゲートへと流れる電流を抑制する。電流抑制部160は、例えばダイオード162第2ダイオードを有する。双方向スイッチ回路30は、端子220に印加される電圧と端子250に印加される電圧とに応じて、双方向スイッチとして動作する。すなわち、端子220に印加される電圧が端子250に印加される電圧よりも大きい場合には、端子220から端子250の向きに電流が流れる。この場合には、電流抑制部130が第1トランジスタ110のゲートに流れる電流を抑制する。端子220に印加される電圧が端子250に印加される電圧よりも小さい場合には、端子250から端子220の向きに電流が流れる。この場合には、電流抑制部160が第1トランジスタ110のゲートに流れる電流を抑制する。図3Bは、他の実施形態に係る半導体デバイスパッケージ300の構成例を示す。半導体デバイスパッケージ300は、図3Aに示した双方向スイッチ回路30に加えて、導電性フレーム316、導電性フレーム318、導電性フレーム320、絶縁体142、絶縁体144及び封止部1000を備える。導電性フレーム316、導電性フレーム318及び導電性フレーム320は、互いに電気的に絶縁されている。絶縁体142及び絶縁体144は、図1Cにおける絶縁体140と同じ材質及び形状を有してよい。端子220、端子230、端子250及び端子260は、封止部1000の外に延伸している。導電性フレーム316には、第1トランジスタ110、絶縁体142、絶縁体144、ダイオード132第1ダイオード及びダイオード162第2ダイオードが設けられている。ダイオード132は絶縁体144上に設けられ、ダイオード162は絶縁体142上に設けられている。導電性フレーム318には、第2トランジスタ120が設けられている。導電性フレーム320には、第3トランジスタ150が設けられている。絶縁体142及び絶縁体144には、一例として、それぞれダイオード162及びダイオード132のカソードと接続される導電性のパターンが形成されている。ダイオード162のアノードは、ボンディングワイヤにより端子250と接続される。ダイオード132のアノードは、ボンディングワイヤにより第2トランジスタ120のSD端子Fに接続される。第2トランジスタ120の裏面に設けられたSD端子Eは導電性フレーム318と接続され、SD端子Fはボンディングワイヤにより端子220に接続され、ゲートはボンディングワイヤにより端子230に接続される。第3トランジスタ150の裏面に設けられたSD端子Bは導電性フレーム320と接続され、SD端子Aはボンディングワイヤにより端子250に接続され、ゲートは端子260に接続される。第1トランジスタ110のゲートは、ボンディングワイヤ、並びに、絶縁体142及び絶縁体144に形成された導電性のパターンを介して、ダイオード162及びダイオード132のカソードと接続される。第1トランジスタ110のSD端子Cは、ボンディングワイヤにより導電性フレーム320と接続され、SD端子Dは、ボンディングワイヤにより導電性フレーム318と接続される。図3Bに示す半導体デバイスパッケージ300を製造する場合には、半導体デバイスパッケージ100および200と同様に、各リードフレームが一体に形成されたフレーム部材を用いる。なお、予め絶縁体142及び絶縁体144に、それぞれダイオード162及びダイオード132を半田付けして固定する。その後に、導電性フレーム316に、絶縁体142、絶縁体144及び第1トランジスタ110を半田付けして固定する。絶縁体142、絶縁体144及び第1トランジスタ110の固定に用いる半田の融点は、ダイオード162及びダイオード132の固定に用いる半田の融点よりも低いことが好ましい。図4Aは、他の実施形態に係る双方向スイッチ回路40の構成例を示す。双方向スイッチ回路40は、図3Aに示した双方向スイッチ回路30に対して、第1外部端子270、第2外部端子280、抵抗520及び抵抗530をさらに備える点で異なる。第2外部端子280は、ダイオード162のアノードに接続される。また、第2外部端子280は、抵抗530を介して端子250に接続される。第1外部端子270は、ダイオード132のアノードに接続される。また、第1外部端子270は抵抗520を介して端子220に接続される。抵抗520及び抵抗530を有することで、第1トランジスタ110の第1ゲートに端子220から流れる電流、及び、第1トランジスタ110の第2ゲートに端子250から流れる電流を抑制することができる。図4Bは、他の実施形態に係る半導体デバイスパッケージ400の構成例を示す。半導体デバイスパッケージ400は、図3Bに示した半導体デバイスパッケージ300に対して、第1外部端子270及び第2外部端子280をさらに備える点で異なる。第1外部端子270は、端子220及び導電性フレーム318の間に、端子220と平行に設けられてよい。第2外部端子280は、端子250及び導電性フレーム320の間に、端子250と平行に設けられてよい。また、半導体デバイスパッケージ400には、ユーザ等により抵抗520及び抵抗530が接続される。抵抗520は、封止部1000の外側において第1外部端子270及び端子220の間に接続される。抵抗530は、封止部1000の外側において第2外部端子280及び端子250の間に接続される。ダイオード132のアノードは、ボンディングワイヤにより第1外部端子270と接続されている。ダイオード162のアノードは、ボンディングワイヤにより第2外部端子280と接続されている。第1外部端子270は、半導体デバイスパッケージ400が実装されるプリント基板等に設けられた抵抗520を介して端子220に接続される。第2外部端子280は、半導体デバイスパッケージ400が実装されるプリント基板等に設けられた抵抗530を介して端子250に接続される。図5Aは、他の実施形態に係る双方向スイッチ回路50の構成例を示す。双方向スイッチ回路50は、図4Aに示した双方向スイッチ回路40に対して、バイアス回路180をさらに備える点で異なる。なお、図5Aに示した第1トランジスタ110は、図4Aに示した第1トランジスタ110と同一の機能及び構成を有するが、図5Aにおいては第1トランジスタ110の基板172を合わせて示す。バイアス回路180は、ダイオード182及びダイオード184を有する。第1トランジスタ110は、基板172を有する。ダイオード182及びダイオード184のアノードは、基板172に接続されている。ダイオード182のカソードは、端子220に接続されている。ダイオード184のカソードは、端子250に接続されている。双方向スイッチ回路50は、基板172に接続されたバイアス回路180を有することにより、第1トランジスタ110の基板電位が固定されるので、スイッチングした場合に基板電位が変動することを防止できる。図5Bは、他の実施形態に係る半導体デバイスパッケージ500の構成例を示す。半導体デバイスパッケージ500は、図5Aに示した双方向スイッチ回路50の構成に加え、導電性フレーム318、導電性フレーム320、導電性フレーム322、導電性フレーム324、導電性フレーム326、導電性フレーム328及び導電性フレーム330を更に備える。導電性フレーム322には第1トランジスタ110が設けられている。導電性フレーム324にはダイオード132が設けられている。導電性フレーム326にはダイオード162が設けられている。導電性フレーム328にはダイオード182が設けられている。導電性フレーム330にはダイオード184が設けられている。導電性フレーム328及び導電性フレーム330の表面には、それぞれダイオード182及びダイオード184のカソードが接している。半導体デバイスパッケージ500は、図3Aおよび図3Bに関連して説明した半導体デバイスパッケージ300の構成に対して、ダイオード182およびダイオード184を更に有する。なお、図5Bに示す半導体デバイスパッケージ500は、端子220と一体に形成された導電性フレーム328上にダイオード182を設け、端子250と一体に形成された導電性フレーム330上にダイオード184を設ける。また、図3Bにおいては、第1トランジスタ110、ダイオード132及びダイオード162が共通の導電性フレーム316に設けられていたが、図5Bの例においては、第1トランジスタ110、ダイオード132及びダイオード162が、それぞれ分離した導電性フレーム322、324、326上に設けられる。本例の第1トランジスタ110のゲートは、ボンディングワイヤにより導電性フレーム324及び326に接続される。導電性フレーム324及び326には、ダイオード132及び162のカソードが接続される。第1トランジスタ110の基板電位を与える端子は、導電性フレーム322にボンディングワイヤにより接続される。導電性フレーム322は、ボンディングワイヤにより、ダイオード182及び184のカソードと接続される。図5Cは、他の実施形態に係る半導体デバイスパッケージ500の他の構成例を示す。図5Cに示す半導体デバイスパッケージ500は、図5Bに示した半導体デバイスパッケージ500における導電性フレーム322、導電性フレーム324及び導電性フレーム326に代えて、図3Bに示した導電性フレーム316を備える点が異なる。図6Aは、他の実施形態に係る双方向スイッチ回路60の構成例を示す。双方向スイッチ回路60は、図5Aに示した双方向スイッチ回路50に対して、第1外部端子270、第2外部端子280、抵抗520及び抵抗530をさらに備える点で異なる。図6Bは、他の実施形態に係る半導体デバイスパッケージ600の構成例を示す。半導体デバイスパッケージ600は、図5Bに示した半導体デバイスパッケージ500に対して、第1外部端子270及び第2外部端子280をさらに備える点で異なる。第1外部端子270は、端子220と平行に設けられてよい。本例の第1外部端子270は、端子220の外側において端子220と平行に設けられる。第2外部端子280は、端子250と平行に設けられてよい。本例の第2外部端子280は、端子250の外側において端子250と平行に設けられる。半導体デバイスパッケージ600には、ユーザ等により抵抗520及び抵抗530が接続される。抵抗520は、封止部1000の外側において第1外部端子270及び端子220の間に接続される。抵抗530は、封止部1000の外側において第2外部端子280及び端子250の間に接続される。抵抗520及び抵抗530は、半導体デバイスパッケージ400が実装されるプリント基板等に設けられる。本例の半導体デバイスパッケージ600においては、導電性フレーム322が設けられた位置から端子230、端子220及び第1外部端子270の順序、並びに、端子260、端子250及び第2外部端子280の順序で配置されている。第2外部端子280、端子250、端子260、端子230、端子220及び第1外部端子270のいずれか2つの間の距離は、予め定められた距離の整数倍であってよい。例えば、当該予め定められた距離は、端子220と第1外部端子270との間に接続される抵抗520の端子間の距離に応じて定められた距離である。図6Cは、他の実施形態に係る半導体デバイスパッケージ600の他の構成例を示す。図6Cに示す半導体デバイスパッケージ600は、図5Cに示した半導体デバイスパッケージ500に対して、第1外部端子270及び第2外部端子280をさらに備える点で異なる。本例の半導体デバイスパッケージ600には、ユーザ等により抵抗520及び抵抗530が接続される。抵抗520は、封止部1000の外側において第1外部端子270及び端子220の間に接続される。抵抗530は、封止部1000の外側において第2外部端子280及び端子250の間に接続される。図7Aは、他の実施形態に係るダイオード回路70の構成例を示す。ダイオード回路70は、図1Aに示したトランジスタ回路10における第2トランジスタ120に代えてダイオード190を備える点で異なる。ダイオード190のカソードは、第1トランジスタ110のソースに接続されている。ダイオード190のアノードは、端子290アノード端子に接続されている。また、端子210は、カソード端子として機能する。ダイオード回路70の順方向特性は、ダイオード190により定まるので、ビルトイン電圧の低いシリコン等を用いることで、大電流の順方向特性を得ることができる。また、逆方向特性は、第1トランジスタ110により定まるので、高耐圧のGaN等を用いることで、高耐圧化することができる。つまり、大電流高耐圧の回路を実現できる。図7Bは、他の実施形態に係る半導体デバイスパッケージ700の構成例を示す。半導体デバイスパッケージ700は、ダイオード回路70に加えて、封止部1000、導電性フレーム326及び導電性フレーム332を備える。導電性フレーム326にはダイオード132が設けられている。導電性フレーム332には、第1トランジスタ110及びダイオード190が設けられている。ダイオード132のアノード及びダイオード190のアノードは、ボンディングワイヤによって端子290に接続されている。封止部1000は、第1トランジスタ110、ダイオード132、電流抑制部130、導電性フレーム326及び導電性フレーム332を封止する。端子290および端子210は、封止部1000の外部まで延伸して形成される。図7Cは、他の実施形態に係る半導体デバイスパッケージ700の他の構成例を示す。図7Cに示す半導体デバイスパッケージ700は、図7Bに示した半導体デバイスパッケージ700における導電性フレーム326及び導電性フレーム332に代えて、導電性フレーム334を備える。導電性フレーム334には、ダイオード190、絶縁体142及び第1トランジスタ110が設けられている。絶縁体142には、ダイオード132が設けられている。図8Aは、他の実施形態にかかるトランジスタ回路80の構成例を示す。トランジスタ回路80は、図1Aに示したトランジスタ回路10を複数備える。第1のトランジスタ回路10-1における第1トランジスタ110のドレインは、第2のトランジスタ回路10-2における第2トランジスタ120のソースと接続されている。第1のトランジスタ回路10-1及び第2のトランジスタ回路10-2の接続点には、接続端子810が設けられている。図8Bは、他の実施形態に係る半導体デバイスパッケージ800の構成例を示す。半導体デバイスパッケージ800は、図1Bに示した半導体デバイスパッケージ100と同等の構成を2つ備える。半導体デバイスパッケージ800においては、複数の半導体デバイスパッケージ100の構成を接続する導電性フレーム820をさらに備える。導電性フレーム820、接続端子810及び導電性フレーム314-2は一体に形成される。第1トランジスタ110のドレインは、導電性フレーム820に接続されている。第1トランジスタ110のドレインは、一体に形成された導電性フレーム820、接続端子810及び導電性フレーム314-2を介して、第2トランジスタ120-2のソースに接続されている。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。特許請求の範囲、明細書、及び図面中において示した装置、システム、プログラム、及び方法における動作、手順、ステップ、及び段階等の各処理の実行順序は、特段より前に、先立って等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、及び図面中の動作フローに関して、便宜上まず、、次に、等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。また、各図において同一の符号を付した構成要素は、同一の機能及び構成を有してよい。