"以下の工程を含む半導体装置の製造方法:a両端に開口を有するガラスチューブ内にダイオードチップを導入する工程;b前記工程aの後、前記ダイオードチップを前記ガラスチューブ内において、前記ガラスチューブの前記両端から挿入した一対のリード構造体で挟んだ状態で、前記ガラスチューブの軟化温度以上の第1の温度下で、熱処理することによって、ガラス封止を実行する工程、ここで、前記ダイオードチップは、以下を有する:x1第1主面及び第2主面を有する半導体基板;x2前記第1主面に設けられ、その中央部を覆う層間絶縁膜;x3前記層間絶縁膜の中央部に設けられたコンタクトホール;x4前記コンタクトホールを覆い、その外周を越えて前記層間絶縁膜上に亘り設けられ、前記半導体基板の表面にコンタクトする表面メタル電極;x5前記表面メタル電極上に設けられ、前記第1の温度よりも融点が高い金属材料よりなるバンプ電極、ここで更に、前記表面メタル電極の外周は、前記バンプ電極の内側外壁とは、異なる位置にある。前記1項の半導体装置の製造方法において、前記バンプ電極は、銀を主要な成分とする銀バンプ電極である。前記2項の半導体装置の製造方法において、前記表面メタル電極の外周は、その全周に亘り、前記バンプ電極の内側外壁とは、異なる位置にある。前記3項の半導体装置の製造方法において、前記ダイオードチップは、更に以下を有する:x6前記表面メタル電極と前記バンプ電極の間に設けられた中間メタル膜。前記4項の半導体装置の製造方法において、前記表面メタル電極の前記外周、前記バンプ電極の前記内側外壁、および前記中間メタル膜の外周は、それぞれ異なる位置にある。前記5項の半導体装置の製造方法において、前記表面メタル電極の前記外周は、前記バンプ電極の前記内側外壁よりも内側にある。前記6項の半導体装置の製造方法において、前記中間メタル膜は、UBM膜である。前記7項の半導体装置の製造方法において、前記中間メタル膜の前記外周は、前記表面メタル電極の前記外周よりも外側にある。前記8項の半導体装置の製造方法において、前記中間メタル膜の前記外周は、前記バンプ電極の前記内側外壁よりも外側にある。前記9項の半導体装置の製造方法において、前記ダイオードチップは、更に以下を有する:x7前記層間絶縁膜の表面に前記コンタクトホールをその内部に含むように設けられたリセス領域、ここで、前記リセス領域の外周は、前記表面メタル電極の前記外周と前記中間メタル膜の前記外周の間にある。前記10項の半導体装置の製造方法において、前記ダイオードチップは、ショットキバリアダイオードチップである。たとえば、耐圧すなわち最大逆電圧MaximumRecurrentPeakReverseVoltage;略号はVRRMが数ボルトから数十ボルト程度のショットキダイオードSchottkyBarrierDiode等のガラス封止型のダイオードにおいては、半田の融点よりもずっと高い封止処理温度たとえば、摂氏650度程度であり、封止ガラス材の軟化温度以上の温度が適用されるため、通常、バンプ電極材料としては、銀等の比較的融点の高い金属材料封止処理温度よりも融点が高いメタル材料が使用される。しかし、バンプ電極の厚さは、パッシベーション膜や表面電極膜の厚さと比較して、著しく厚いので、バンプ電極とチップ上面の連結部外周部、すなわち、バンプ電極内側外壁には、応力が集中しやすく、この応力により、パッシベーション膜にクラックが発生することがある。本願発明は、これらの課題を解決するためになされたものである。本発明の目的は、信頼性の高い半導体装置の製造プロセスを提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、本願の一つの発明は、ダイオード等のガラス封止型半導体装置の製造方法において、表面メタル電極の外周とバンプ電極の内側外壁の位置を相互に相違した位置に設定するものである。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、ダイオード等のガラス封止型半導体装置の製造方法において、表面メタル電極の外周とバンプ電極の内側外壁の位置を相互に相違した位置に設定するので、バンプ電極の内側外壁周辺への応力の集中を回避することができる。実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。1.以下の工程を含む半導体装置の製造方法:a両端に開口を有するガラスチューブ内にダイオードチップを導入する工程;b前記工程aの後、前記ダイオードチップを前記ガラスチューブ内において、前記ガラスチューブの前記両端から挿入した一対のリード構造体で挟んだ状態で、前記ガラスチューブの軟化温度以上の第1の温度下で、熱処理することによって、ガラス封止を実行する工程、ここで、前記ダイオードチップは、以下を有する:x1第1主面及び第2主面を有する半導体基板;x2前記第1主面に設けられ、その中央部を覆う層間絶縁膜;x3前記層間絶縁膜の中央部に設けられたコンタクトホール;x4前記コンタクトホールを覆い、その外周を越えて前記層間絶縁膜上に亘り設けられ、前記半導体基板の表面にコンタクトする表面メタル電極;x5前記表面メタル電極上に設けられ、前記第1の温度よりも融点が高い金属材料よりなるバンプ電極、ここで更に、前記表面メタル電極の外周は、前記バンプ電極の内側外壁とは、異なる位置にある。2.前記1項の半導体装置の製造方法において、前記バンプ電極は、銀を主要な成分とする銀バンプ電極である。3.前記1または2項の半導体装置の製造方法において、前記表面メタル電極の外周は、その全周に亘り、前記バンプ電極の内側外壁とは、異なる位置にある。4.前記1から3項のいずれか一つの半導体装置の製造方法において、前記ダイオードチップは、更に以下を有する:x6前記表面メタル電極と前記バンプ電極の間に設けられた中間メタル膜。5.前記4項の半導体装置の製造方法において、前記表面メタル電極の前記外周、前記バンプ電極の前記内側外壁、および前記中間メタル膜の外周は、それぞれ異なる位置にある。6.前記1から5項のいずれか一つの半導体装置の製造方法において、前記表面メタル電極の前記外周は、前記バンプ電極の前記内側外壁よりも内側にある。7.前記4から6項のいずれか一つの半導体装置の製造方法において、前記中間メタル膜は、UBM膜である。8.前記4から7項のいずれか一つの半導体装置の製造方法において、前記中間メタル膜の前記外周は、前記表面メタル電極の前記外周よりも外側にある。9.前記4から8項のいずれか一つの半導体装置の製造方法において、前記中間メタル膜の前記外周は、前記バンプ電極の前記内側外壁よりも外側にある。10.前記4から9項のいずれか一つの半導体装置の製造方法において、前記ダイオードチップは、更に以下を有する:x7前記層間絶縁膜の表面に前記コンタクトホールをその内部に含むように設けられたリセス領域、ここで、前記リセス領域の外周は、前記表面メタル電極の前記外周と前記中間メタル膜の前記外周の間にある。11.前記1から10項のいずれか一つの半導体装置の製造方法において、前記ダイオードチップは、ショットキバリアダイオードチップである。本願における記載形式、基本的用語、用法の説明1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。更に、本願において、半導体装置というときは、主に、各種トランジスタ能動素子単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等たとえば単結晶シリコン基板上に集積したものをいう。2.同様に実施の態様等の記載において、材料、組成等について、AからなるX等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、A以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、Aを主要な成分として含むX等の意味である。たとえば、シリコン部材等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、銀バンプ、銀膜等といっても、純粋なもののみを言うのではなく、銀を主要な成分とする物をいい、銀ベース金属等のいわゆる銀系金属材を含む。同様に、酸化シリコン膜、酸化シリコン系絶縁膜等と言っても、比較的純粋な非ドープ酸化シリコンだけでなく、FSGFluorosilicateGlass、TEOSベース酸化シリコン、SiOCまたはカーボンドープ酸化シリコンまたはOSG、PSG、BPSG等の熱酸化膜、CVD酸化膜、SOG、ナノクラスタリングシリカNanoClusteringSilicaNCS等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Lowk絶縁膜ポーラス系絶縁膜、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。3.同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。4.さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。5.ウエハというときは、通常は半導体装置半導体集積回路装置、電子装置も同じをその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、SOI基板、LCDガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。6.本願において、リード構造体とは、ガラス封止型ダイオードの構成要素であるリード線とジュメット端子が相互に溶接等で連結されたものを言う。また、本願において、バンプ電極の径というときは、バンプ電極内側外壁に沿って描かれる円形断面の直径をいうものとする。すなわち、バンプ電極と下地金属膜との接続部の外周の径である。実施の形態の詳細実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。1.本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオードのデバイス構造等の説明主に図1から図3ここでは、一例として、耐圧が数ボルトから数十ボルトのショットキバリアダイオードの例について具体的に説明するが、ガラス封止型であれば、その他の種類のダイオードPN接合ダイオード等へも適用できることは言うまでもない。なお、典型的なチップサイズは、たとえば、縦及び横寸法は、350マイクロメートル程度、厚さは、220マイクロメートル程度である。また、ここでは、一例として、P型ショットキバリアダイオードを例に取り具体的に説明するが、ガラス封止型のN型ショットキバリアダイオードにもそのまま適用できることは言うまでもない。図1は本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオードの半導体チップの模式上面図である。図2は図1のX-X’断面に対応するチップ断面図である。図3は本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオードの全体模式断面図である。これらに基づいて、本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオードのデバイス構造等を説明する。まず、図1及び図2に基づいて、ガラス封止型ショットキバリアダイオードの半導体チップ2の構造の一例を説明する。図1及び図2に示すように、半導体チップ2は、たとえば比較的高濃度のP単結晶シリコン基板部1sたとえば、厚さ210マクロメートル程度、ボロンドープで抵抗率は、0.005Ωcm程度上に作られており、その裏面1b第2の主面側には、裏面メタル電極12が設けられている。一方、P単結晶シリコン基板部1sの表面1a第1の主面側には、たとえば厚さ10マイクロメートル程度のP-シリコンエピタキシャル層1eボロンドープで、たとえば抵抗率3.7Ωcm程度が形成されており、エピタキシャル層1eの表面周辺には、チップ周辺を取り巻くようにNガードリング9が設けられている。エピタキシャル層1eすなわちチップ2の表面上の主要部には、表面熱酸化膜すなわちライナ酸化シリコン膜11たとえば厚さ100nm程度を介して、PSGPhosphosilicateGlass層間絶縁膜4すなわちパッシベーション膜たとえば厚さ2500nm程度が設けられており、この層間絶縁膜4の上面、側面、およびNガードリング9上には、リンガラス膜14たとえば厚さ100nm程度およびリンガラス上被覆用酸化シリコン膜15たとえば厚さ100nm程度が設けられている。層間絶縁膜4の表面の中央部には、リセス領域6たとえば、リセス領域外周6pの径80マクロメートル程度、深さ1マクロメートル程度が設けられており、このリセス領域6の中央部には、コンタクトホール8たとえば、コンタクトホール外周8pの径50マクロメートル程度、深さ1.8マクロメートル程度が設けられている。このコンタクトホール8を覆って、周辺のリセス領域6に亘り、たとえばタングステン等からなる表面メタル電極7たとえば、表面メタル電極外周7pの径70マクロメートル程度、厚さ100nm程度が形成されており、その上には、リセス領域6の全域を覆い、更にその周辺をカバーするUBMUnderBumpMetal膜5すなわち中間メタル膜たとえば、UBM膜外周5pすなわち中間メタル膜外周の径110マクロメートル程度、厚さ1.25マクロメートル程度が設けられている。UBM膜5の例としては、たとえば下層のクロム系膜たとえばクロム膜の厚さは0.25マクロメートル程度および上層の銀系膜たとえば銀膜の厚さは1マクロメートル程度からなる複合膜単層膜でもよいを好適なものとして例示することができる。この中間メタル膜5上には、銀バンプ電極等のバンプ電極3たとえば、銀バンプ電極外周3pの直径150マクロメートル程度、銀バンプ電極内側外壁3iの直径90マクロメートル程度、高さ50マクロメートル程度が設けられている。この例では、表面メタル電極7、UBM膜5中間メタル膜、PSG層間絶縁膜4パッシベーション膜等の通常厚さの膜と、バンプ電極3等の著しく厚い膜との間の応力を緩和するために、表面メタル電極外周7p、銀バンプ電極内側外壁3iおよびUBM膜外周5p中間メタル膜外周の位置を相互に異ならせている。具体的には、表面メタル電極外周7pをコンタクトホール外周8pとリセス領域外周6pの間に置き、銀バンプ電極内側外壁3iおよびUBM膜外周5p中間メタル膜外周をリセス領域外周6pとPSG層間絶縁膜外周4pの間に置き、且つ、銀バンプ電極内側外壁3iおよびUBM膜外周5p中間メタル膜外周のそれぞれの位置をほぼ全周に亘り異なるように配置している。このことにより、表面メタル電極外周7pと銀バンプ電極内側外壁3iは、ほぼ全周に亘り異なる位置に来ることになる。次に図3により、本願の一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオードの全体構造断面構造を説明する。図3に示すように、ガラス封止型ダイオードは、ガラスケース43ガラス管内に収容された銀バンプ電極3を有する半導体チップ2を一対のリード構造体40たとえば銅被覆鉄線等のリード線42と鉄ニッケル合金製のジュメット端子41が相互に溶接等で連結されたもので挟んだ構造となっている。2.本願の前記一実施の形態の半導体装置の製造方法における製造プロセスの説明主に図4から図23このセクションでは、セクション1で説明したデバイス構造に対応するデバイスの製造工程の一例を説明する。図4は本願の前記一実施の形態の半導体装置の製造方法における製造プロセスの概要を示すプロセスブロックフロー図である。図5は図4に対応する図2に対応する製造プロセス途中パッシベーション膜形成工程の半導体チップの断面図である。図6は図4に対応する図2に対応する製造プロセス途中パッシベーション膜パターニング用レジスト膜形成工程の半導体チップの断面図である。図7は図4に対応する図2に対応する製造プロセス途中パッシベーション膜パターニング工程の半導体チップの断面図である。図8は図4に対応する図2に対応する製造プロセス途中リンガラス成膜工程の半導体チップの断面図である。図9は図4に対応する図2に対応する製造プロセス途中リンガラス上被覆用酸化シリコン膜成膜工程の半導体チップの断面図である。図10は図4に対応する図2に対応する製造プロセス途中リセス領域形成工程の半導体チップの断面図である。図11は図4に対応する図2に対応する製造プロセス途中コンタクトホール形成工程の半導体チップの断面図である。図12は図4に対応する図2に対応する製造プロセス途中表面メタル電極形成工程の半導体チップの断面図である。図13は図4に対応する図2に対応する製造プロセス途中UBM成膜工程の半導体チップの断面図である。図14は図4に対応する図2に対応する製造プロセス途中メッキ給電用メタル膜成膜工程の半導体チップの断面図である。図15は図4に対応する図2に対応する製造プロセス途中メッキ給電用メタル膜パターニング工程の半導体チップの断面図である。図16は図4に対応する図2に対応する製造プロセス途中バンプメッキ工程の半導体チップの断面図である。図17は図4に対応する図2に対応する製造プロセス途中メッキ用レジスト除去工程の半導体チップの断面図である。図18は図4に対応する図2に対応する製造プロセス途中メッキ給電用メタル膜除去工程の半導体チップの断面図である。図19は図4に対応する図2に対応する製造プロセス途中バックグラインディング工程の半導体チップの断面図である。図20は図4に対応する図2に対応する製造プロセス途中裏面電極成膜工程の半導体チップの断面図である。図21は図3に対応する図2に対応する製造プロセス途中ガラス封止工程の内のガラス管および一方のリード構造体設置工程の半導体チップの断面図である。図22は図3に対応する図2に対応する製造プロセス途中ガラス封止工程の内のチップ設置工程の半導体チップの断面図である。図23は図3に対応する図2に対応する製造プロセス途中ガラス封止工程の内の他方のリード構造体設置工程の半導体チップの断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法における製造プロセスの一例を説明する。まず、たとえば、150φ程度のP単結晶シリコンウエハ1s上に、P-シリコンエピタキシャル層1eを形成したエピタキシウエハ1たとえばP-シリコンエピタキシャル層1eを含めたウエハの厚さは、560マイクロメートル程度を準備する。なお、ウエハ1の径は、100φでも200φでも300φでも、その他の径直径のものであっても良い。次に図4及び図5に示すように、ウエハ1の表面1a第1の主面のほぼ全面に、たとえば熱酸化により、たとえば厚さ100nm程度の表面熱酸化膜11ライナ酸化シリコン膜を形成する。続いて、表面熱酸化膜11上のほぼ全面に、たとえば、CVDChemicalVaporDeposition等により、たとえば厚さ2500nm程度のPSG層間絶縁膜4パッシベーション膜を成膜する図4の熱酸化及びPSG成膜工程51。次に図6に示すように、ウエハ1の表面1aのほぼ全面に、たとえばネガ型レジスト膜たとえば、厚さ2マイクロメートル程度をガードリング形成用レジスト膜16として、塗布等により形成し、通常のリソグラフィにより、パターニングを実行する図4のガードリング用レジスト膜加工工程52。次に図7に示すように、パターニングされたガードリング形成用レジスト膜16をマスクとして、たとえばウエットエッチング等により、PSG層間絶縁膜4および表面熱酸化膜11をエッチングする図4のガードリング用酸化膜開口エッチング工程53。なお、ウエットエッチング液としては、たとえばBHFBufferedHF等を例示することができる。その後、不要になったレジスト膜16をアッシング等により全面除去する。次に図8に示すように、ウエハ1の表面1aのほぼ全面に、たとえば100nm程度の厚さのリンガラス膜14を堆積するいわゆるリン処理を実行する図4のリンガラス成膜工程54。次に図9に示すように、リンガラス膜14上のウエハ1の表面1aのほぼ全面に、たとえば100nm程度の厚さのノンドープ酸化シリコン膜15リンガラス上被覆用酸化シリコン膜を、たとえばCVD等により成膜する図4のリンガラス上被覆用酸化シリコン膜CVD工程55。その後、ウエハ1を、たとえば摂氏900度程度の温度で熱処理することにより、Nガードリング9が形成される。次に図10に示すように、リンガラス上被覆用酸化シリコン膜15上のウエハ1の表面1aのほぼ全面に、たとえばポジ型レジスト膜たとえば、厚さ2マイクロメートル程度をリセス領域パターニング用レジスト膜21として塗布し、通常のリソグラフィにより、パターニングを実行する。続いて、パターニングされたリセス領域パターニング用レジスト膜21をマスクとして、たとえば、異方性ドライエッチングガス雰囲気は、たとえばCHF3,CF4,Ar等の混合雰囲気等により、リンガラス上被覆用酸化シリコン膜15、リンガラス膜14およびPSG層間絶縁膜4をエッチングすることにより、リセス領域6を形成する図4のコンタクトホール上方層間膜リセス領域形成工程56。その後、不要になったレジスト膜21をアッシング等により全面除去する。次に図11に示すように、ウエハ1の表面1aのほぼ全面に、たとえばネガ型レジスト膜たとえば、厚さ2マイクロメートル程度をコンタクトホールパターニング用レジスト膜22として塗布し、通常のリソグラフィにより、パターニングを実行する。続いて、パターニングされたコンタクトホールパターニング用レジスト膜22をマスクとして、たとえば、ウエットエッチング等により、PSG層間絶縁膜4および表面熱酸化膜11をエッチングすることにより、コンタクトホール8を開口する図4のコンタクトホール形成工程57。なお、ウエットエッチング液としては、たとえばBHFBufferedHF等を例示することができる。その後、不要になったレジスト膜22をアッシング等により全面除去する。次に図12に示すように、ウエハ1の表面1aのほぼ全面に、たとえばスパッタリング成膜により、表面メタル電極7として、たとえば厚さ100nm程度のタングステン膜を成膜する。続いて、タングステン膜上のウエハ1の表面1aのほぼ全面に、たとえばポジ型レジスト膜たとえば、厚さ2マイクロメートル程度を塗布する。このレジスト膜に対して通常のリソグラフィにより、パターニングを実行する。続いて、パターニングされたレジスト膜をマスクとして、たとえばドライエッチングガス雰囲気は、たとえばSF6,O2等の混合雰囲気等により、タングステン膜をパターニングすることにより、表面メタル電極7を形成する図4の表面メタル電極形成工程58。その後、不要になったレジスト膜をアッシング等により全面除去する。次に図13に示すように、ウエハ1の表面1aのほぼ全面に、たとえばスパッタリング成膜により、UBM膜5として、クロム膜たとえば厚さ0.25マイクロメートル程度および銀膜たとえば厚さ1マイクロメートル程度を順次、成膜する。続いて、UBM膜5上のウエハ1の表面1aのほぼ全面に、たとえばネガ型レジスト膜たとえば、厚さ2マイクロメートル程度を塗布し、通常のリソグラフィにより、パターニングを実行する。続いて、パターニングされたレジスト膜をマスクとして、たとえば、ウエットエッチング等により、クロム膜および銀膜からなるUBM膜5を順次、エッチングする図4のUBM膜形成工程59。クロム膜用のエッチング液としては、たとえばフェリシアン化カリウム水酸化カリウム等の水溶液を、銀膜用のエッチング液としては、たとえば市販の銀合金用混酸エッチング液等を例示することができる。その後、不要になったレジスト膜をアッシング等により全面除去する。次に図14に示すように、ウエハ1の表面1aのほぼ全面に、たとえばスパッタリング成膜により、たとえば、アルミニウム膜等のアルミニウム系メタル膜を給電用メタル膜17たとえば、厚さ1マイクロメートル程度として、成膜する図4のアルミニウム系メタル膜スパッタリング成膜工程61。次に図15に示すように、給電用メタル膜17上のウエハ1の表面1aのほぼ全面に、たとえばネガ型レジスト膜たとえば、厚さ2マイクロメートル程度。なお、ポジ型でも可能であるが、一般に、ポジ型レジストは銀メッキ用思案系メッキ液に対する耐性が弱いをアルミニウム系メタル膜加工および銀メッキ用レジスト膜18として塗布し、通常のリソグラフィにより、パターニングを実行する。続いて、パターニングされたアルミニウム系メタル膜加工および銀メッキ用レジスト膜18をマスクとして、たとえば、ウエットエッチング等により、給電用メタル膜17をエッチングする図4のアルミニウム系メタル膜パターニング工程62。アルミニウム膜のエッチング液としては、たとえば、KOHおよびEDTAEthylenediaminetetraaceticAcidの水溶液等を例示することができる。次に、図16に示すように、パターニングされたアルミニウム系メタル膜加工および銀メッキ用レジスト膜18をめっき用マスクとして、UBM膜5上に、たとえば電解メッキにより、50マイクロメートル程度の厚さの銀バンプ電極3を形成する図4の銀バンプ電極形成工程63。次に、図17に示すように、不要になったレジスト膜18を全面除去する図4のメッキ用レジスト膜除去工程64。続いて、図18に示すように、不要になった給電用メタル膜17を全面除去する図4のアルミニウム系メタル膜除去工程65。アルミニウム膜のエッチング液としては、たとえば、KOHおよびEDTAの水溶液等を例示することができる。次に、図19に示すように、ウエハ1の裏面1bに対して、バックグラインディング等を実行することにより、ウエハ1の厚さをたとえば220マイクロメートル程度まで薄くする図4のバックグラインディング処理工程66。従って、この場合は、バックグラインディングでの研削量Dは、340マイクロメートル程度となる。次に、図20に示すように、ウエハ1の裏面1bのほぼ全面に、たとえばスパッタリング成膜により、裏面メタル電極12を構成するAuGa合金膜たとえば、厚さ0.25マイクロメートル程度およびAg膜たとえば、厚さ2マイクロメートル程度を順次、成膜する図4の裏面電極スパッタリング成膜工程67。その後、ウエハ1に対して、ダイシング処理68図4が実行され、ウエハ1は、個々のチップ2に分離される。これ以降は、組立工程となる。次に、図21に示すように、たとえば耐熱性の金属でできた組み立て治具31のガラス管挿入孔32内のリード挿入孔33に、リード構造体40をセットし、ガラスケース43ガラス管をガラス管挿入孔32にセットする。次に、図22に示すように、ガラス管43内のジュメット端子41リード構造体の端子部の上面に、バンプ電極3が上を向くように、チップ2を導入する。次に、図23に示すように、上側からもう一方のリード構造体40をセットし、一対のリード構造体40の間にチップ2を挟んだ状態で、たとえば摂氏650度程度第1の温度、すなわちガラスケース43のガラス剤の軟化点以上の温度の非酸化性雰囲気中で熱処理することによって、ガラス封止処理69図4を実行する。処理が完了すると、ダイオードは組み立て治具31から取り出される。この熱処理のため、バンプ電極3の材料は、その融点が第1の温度よりも高い金属材料でなくてはならない。3.本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオードのデバイス構造に対する変形例等の説明主に図24および図25セクション1のデバイスの例では、応力集中を回避するため、表面メタル電極外周7p、銀バンプ電極内側外壁3iおよびUBM膜外周5p中間メタル膜外周の位置を相互に異ならせている。しかし、この異ならせるやり方は、各種の方法がありえるので、ここでは、そのバリエーションを説明する。図24は本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオード図1に対応のデバイス構造に対する変形例等を説明するための簡略化チップ上面図図1の構造に対応である。図25は本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオード図1に対応のデバイス構造に対する変形例等を説明するための簡略化チップ上面図図1の変形例の構造に対応である。これらに基づいて、本願の前記一実施の形態の半導体装置の製造方法における対象デバイスの一例であるガラス封止型ショットキバリアダイオードのデバイス構造に対する変形例等を説明する。図24に図1の例に対応する表面メタル電極外周7p、銀バンプ電極内側外壁3iおよびUBM膜外周5p中間メタル膜外周の位置の相互関係を示す。図24に示すように、コンタクトホール8の中心を共有する同心円状に、表面メタル電極外周7p、銀バンプ電極内側外壁3iおよびUBM膜外周5p中間メタル膜外周が配置されているのがわかる。また、それらの間に同じく同心円状に、リセス領域外周6pが配置されている。ここで、図1の例基本例というの特徴は、以下のようなカテゴリーに分解することができる。すなわち、1表面メタル電極外周7pが最も内側にあり、中間メタル膜外周5pが最も外側にあり、銀バンプ電極内側外壁3iは、その中間にあり、それらの全周に亘って、相互に接近又は位置的に一致しないようになっている。すなわち、同心円は位置において、バンプ電極3の径と表面メタル電極外周7pすなわち表面メタル電極7の径を異ならせている。同様に、バンプ電極3の径と中間メタル膜外周5pすなわち、中間メタル膜外周5の径を異ならせている。2表面メタル電極外周7pがリセス領域外周6pの内部にあり、中間メタル膜外周5pおよび銀バンプ電極内側外壁3iは、リセス領域外周6pの外部にある。一方、変形例である図25の例では、その特徴は、以下のようなカテゴリーに分解することができる。すなわち、1’表面メタル電極外周7pが最も外側にあり、銀バンプ電極内側外壁3iが最も内側にあり、中間メタル膜外周5pは、その中間にあり、それらの全周に亘って、相互に接近又は位置的に一致しないようになっている。2’銀バンプ電極内側外壁3i、中間メタル膜外周5pおよび表面メタル電極外周7pが、ともにリセス領域外周6pの外部にある。一般に、封止ガラス材は、ナトリウム等の有害不純物を比較的多く含むので、パッシベーション膜4には、PSG膜のような不純物耐性の高い膜が使用されるが、PSG膜はウエットエッチングの制御が比較的困難であり、そのため、リセス領域6のエッチングでは、段差がつきやすいドライエッチングが多用される。このドライエッチングによる段差を越えることは、比較的薄い表面メタル電極7にとって、プロセス的に可能であるが比較的厚い中間メタル膜5ほど容易ではない。従って、2の特徴は、プロセス的に有利である。また、2の特徴によれば、リセス領域外周6pの段差によって、表面メタル電極外周7pを中間メタル膜外周5pおよび銀バンプ電極内側外壁3iから完全に分離することができるメリットがある。更に、リセス領域外周6pの外側には、中間メタル膜外周5pおよび銀バンプ電極内側外壁3iのみがあるので、相互の間隔が取りやすい等のメリットがある。4.サマリ以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、前記実施の形態では、主にショットキバリアダイオードSchottkyBarrierDiodeを例にとり、具体的に説明したが、本発明はそれに限定されるものではなく、ツェナーダイオードZenerDiodeやスイッチングダイオードSwitchingDiode等にも適用できることは言うまでもない。また、前記実施の形態では、主に銀バンプを有するダイオードチップを用いたガラス封止型半導体装置を例にとり、具体的に説明したが、本発明はそれに限定されるものではなく、金バンプを有するダイオードチップを用いたガラス封止型半導体装置等にも適用できることは言うまでもない。ここでは、シリコンベースのデバイスを例にとり、具体的に説明したが、本発明はそれに限定されるものではなく、GaAs系材料をベースとするデバイスやその他の半導体材料をベースとするデバイスにも適用できることは言うまでもない。"