"直列に接続された抵抗負荷を構成するNMOSトランジスタおよびスイッチを構成するNMOSトランジスタからなるインバータを相補的に接続したフリップフロップ回路をメモリセルとするメモリ回路において、書き込み時に、前記メモリセルのMCPLの電位をGND電位と電源電位の間の所定の電位に設定する構成であることを特徴とするメモリ回路。請求項1に記載のメモリ回路において、書き込み時の消費エネルギーを削減すること特徴とするメモリ回路。請求項1に記載のメモリ回路において、書き込み線と読み込み線の切り替えにトランスミッションゲートを有し、スイッチを通過することによる信号の電圧降下を抑制することを特徴とするメモリ回路。特許文献1の断熱的SRAMは最大電流を低減し、エレクトロマイグレーションを解決しているが、断熱的充電を行っているにも関わらず、消費電力は従来の2ポートSRAMよりも書き込み時に増加しているという問題点がある。そこで、本発明は特許文献1の回路構造を改良して、従来の断熱的SRAM回路図2や2ポートSRAM回路図1よりも消費電力を低減することにある。図4は、本発明の実施の第一態様である。この回路は、従来の断熱的SRAMで記憶保持として用いられているインバータからなるフリップフロップ回路を、抵抗負荷型のセルに置き換えることにより低消費電力化を達成できる。抵抗負荷素子にあたるMN2およびMN3は、リーク電流を利用したMOSトランジスタを用いることにより実現される。抵抗負荷素子は、ポリシリコン層の一部を高負荷抵抗として用いた場合でも実現できるが、SRAMの小回路面積化を実現する上では、リーク電流を用いたMOSトランジスタを使用する方が好ましい。また、抵抗負荷素子は、NMOSトランジスタ、PMOSトランジスタのいずれの場合で構成してもよい。WL線とBL線の選択には、MOSトランジスタのしきい値電圧による電圧降下を低減するためにCMOSトランスミッションゲートを配置する。BLに接続されるセンスアンプの能力に応じて、トランスミッションゲートはNMOSスイッチのみに置換し、構成しても良い。回路の動作は以下のようになる。電源線制御は低抵抗PMOSのMP1と高抵抗NMOSのMN1のそれぞれのゲート電圧S1とS2で行う。まず,S1をHIGHにし、MP1をオフにする。次にS2をHIGH状態にし、MN1をオンにすることでMCPLの電位をグランドレベルへ下げる。その後、S2をLOW状態にし、MN1をオフにすることでMCPLを高インピーダンス状態にする。この時に、書き込みを行い、S1をLOWにしてMP1をオンにすることで書き込み時に流れる貫通電流を減らして動作させることができる。本発明と従来の回路の消費電力を比較するため、0.18マイクロメートルCMOSプロセスにより製造した場合、特許文献1の断熱的SRAM論理回路と比較した場合消費エネルギーを52、2ポートSRAM回路よりも40の電力を削減できることが確認された。これは、リーク電流を利用したMOSトランジスタが非常に高い抵抗値を持つことで、消費電力を削減できた効果と断熱的充電によるものである。図5は、本発明の実施の第二態様である。この回路は、第一様態と同様に従来の断熱的SRAMで記憶保持として用いられているインバータからなるフリップフロップ回路を、抵抗負荷型のセルに置き換えることにより低消費電力化を達成できる。抵抗負荷素子にあたるMN2およびMN3は、リーク電流を利用したMOSトランジスタを用いることにより実現される。抵抗負荷素子は、ポリシリコン層の一部を高負荷抵抗として用いた場合でも実現できるが、SRAMの小回路面積化を実現する上では、リーク電流を用いたMOSトランジスタを使用する方が好ましい。また、抵抗負荷素子は、NMOSトランジスタ、PMOSトランジスタのいずれの場合で構成してもよい。WL線とBL線の選択には、MOSトランジスタのしきい値電圧による電圧降下を低減するためにCMOSトランスミッションゲートNMOSトランジスタMN6およびMN7、PMOSトランジスタMP2およびMP3を配置する。BLに接続されるセンスアンプの能力に応じて、トランスミッションゲートはNMOSスイッチのみに置換し、構成しても良い。また、MCPLでの電位を制御するスイッチの代わりに、グランド制御用のトランジスタMNGを配置し、MCPL制御スイッチMP1およびMN1は取り除くことで、SRAM内のトランジスタを削減することができる。本発明は、従来の断熱的SRAM回路よりも、書き込み時において消費電力を削減できる。本発明は、図4に示される回路により断熱的充放電を達成し、低消費電力化を達成できる。"