"入力された変調信号に応じた変調電流を生成し、電源電位がアノード端子から供給されているLDのカソード端子へ、負荷抵抗を介して供給するドライバ回路と、定電流源により生成した定電流を前記LDに流れるバイアス電流として前記LDのカソード端子へ供給するバイアス電流供給回路とを備え、前記バイアス電流供給回路は、エミッタ端子またはソース端子が前記定電流源の入力端子と接続され、ベース端子またはゲート端子が前記LDのオンオフ状態を制御するためのバイアス制御信号と接続されたトランジスタと、ソース端子が前記トランジスタのコレクタ端子またはドレイン端子と接続され、ゲート端子が一定の基準電圧と接続され、ドレイン端子が負荷回路を介して前記LDのカソード端子と接続されたNMOSトランジスタとを含み、前記トランジスタは、NPNトランジスタまたはMOSトランジスタであり、前記NMOSトランジスタは、前記NPNトランジスタで前記LDをオフ状態とするために前記バイアス電流を低下させた際に、前記負荷回路で発生する過渡電圧分以上の耐圧特性を有することを特徴とするLD駆動回路。請求項1に記載のLD駆動回路において、前記NMOSトランジスタのゲート端子は、前記基準電位に代えて、当該NMOSトランジスタのドレイン端子と接続されていることを特徴とするLD駆動回路。請求項1または請求項2に記載のLD駆動回路において、前記NMOSトランジスタのドレイン端と接地電位との間に接続されて、前記過渡電圧をクランプするための複数のダイオードの直列接続回路をさらに備えることを特徴とするLD駆動回路。請求項1~請求項3のうちのいずれか1つに記載のLD駆動回路において、前記負荷回路は、インダクタ、抵抗素子、インダクタと抵抗素子の並列接続回路、またはインダクタと抵抗素子の直列接続回路からなることを特徴とするLD駆動回路。請求項1~請求項4のうちのいずれか1つに記載のLD駆動回路において、前記トランジスタに代えて、差動対をなす第1および第2のトランジスタを備え、前記第1のトランジスタは、エミッタ端子またはソース端子が前記定電流源の入力端子と接続され、ベース端子またはゲート端子が前記バイアス制御信号と接続され、コレクタ端子またはドレイン端子が前記NMOSトランジスタのソース端子と接続されており、前記第2のトランジスタは、エミッタ端子またはソース端子が前記第1のトランジスタのエミッタ端子またはソース端子、および前記定電流源の入力端子と共通接続され、ベース端子またはゲート端子が前記バイアス制御信号の差動信号と接続され、コレクタ端子またはドレイン端子に基準電源が供給され、前記第1のトランジスタおよび前記第2のトランジスタは、NPNトランジスタまたはMOSトランジスタであることを特徴とするLD駆動回路。このようなLD駆動回路50では、LDでの消費電力を削減するための手法として、スタンバイ時にLDのバイアス電流IBIASをシャットダウンする、いわゆるシャットダウン制御を適用する場合がある。バイアス電流供給回路53には、定電流源Jとバイアス端子BIASとの間にNPNトランジスタQが設けられている。このNPNトランジスタQは、バイアス制御信号VBINに応じてバイアス電流IBIASの大きさを制御することにより、LDのオンオフ状態を制御する機能を有している。しかしながら、前述した従来技術によれば、バイアス電流供給回路53により、LDのバイアス電流IBIASを完全に遮断したり、LDがオフ状態になるように低電圧に切り替えたりすると、バイアス電流供給回路53に対して一時的に高い過渡電圧が印加されて、バイアス電流供給回路53のNPNトランジスタQなどの内部回路が損傷する恐れがあるという問題点があった。図9は、シャットダウン制御時に発生する過渡電圧を示す信号波形図である。シャットダウン制御のため、例えばLDがオフ状態になるように、バイアス制御信号VBINを、駆動時電圧VBIN_ONからオフ時電圧VBIN_OFFへ低下させた場合、バイアス端子BIASにおける端子電位VBIASが過渡電圧ΔV例えば2~3V程度分だけ上昇する。これは、バイアス電流供給回路53のオフに応じたバイアス電流IBIASの変化により、インダクタLBIASに過渡的な電圧が発生するためである。この端子電位VBIASの上昇を見越して、バイアス電流供給回路53で過渡電圧ΔV分を含む耐圧を持つトランジスタをNPNトランジスタQとして使用しておけば損傷する恐れはない。一方、LD駆動回路50をより高速に動作させるには、トランジスタの微細化が最も有効な手段である。しかし、微細プロセスのトランジスタを用いた場合、その耐圧特性が低下するため、バイアス電流IBIASをシャットダウンした際、図9に示したように、NPNトランジスタQに耐圧以上の過渡電圧ΔVが印加されて損傷する恐れが発生する。本発明はこのような課題を解決するためのものであり、LDのバイアス電流を低減した際に発生する過渡電圧による内部回路の損傷を防止するLD駆動技術を提供することを目的としている。このような目的を達成するために、本発明にかかるLD駆動回路は、入力された変調信号に応じた変調電流を生成し、電源電位がアノード端子から供給されているLDのカソード端子へ、負荷抵抗を介して供給するドライバ回路と、定電流源により生成した定電流をLDに流れるバイアス電流としてLDのカソード端子へ供給するバイアス電流供給回路とを備え、バイアス電流供給回路は、エミッタ端子またはソース端子が定電流源の入力端子と接続され、ベース端子またはゲート端子がLDのオンオフ状態を制御するためのバイアス制御信号と接続されたトランジスタと、ソース端子がトランジスタのコレクタ端子またはドレイン端子と接続され、ゲート端子が一定の基準電圧と接続され、ドレイン端子が負荷回路を介してLDのカソード端子と接続されたNMOSトランジスタとを含み、トランジスタは、NPNトランジスタまたはMOSトランジスタからなり、NMOSトランジスタは、NPNトランジスタでLDをオフ状態とするためにバイアス電流を低下させた際に、負荷回路で発生する過渡電圧分以上の耐圧特性を有している。この際、NMOSトランジスタのゲート端子を、基準電位に代えて、当該NMOSトランジスタのドレイン端子と接続するようにしてもよい。また、NMOSトランジスタのドレイン端と接地電位との間に接続されて、過渡電圧をクランプするための複数のダイオードの直列接続回路をさらに備えてもよい。また、負荷回路を、インダクタ、抵抗素子、インダクタと抵抗素子の並列接続回路、またはインダクタと抵抗素子の直列接続回路から構成してもよい。また、トランジスタに代えて、差動対をなす第1および第2のトランジスタを備え、第1のトランジスタは、エミッタ端子またはソース端子が定電流源の入力端子と接続され、ベース端子またはゲート端子がバイアス制御信号と接続され、コレクタ端子またはドレイン端子がNMOSトランジスタのソース端子と接続されており、第2のトランジスタは、エミッタ端子またはソース端子が第1のトランジスタのエミッタ端子またはソース端子、および定電流源の入力端子と共通接続され、ベース端子またはゲート端子がバイアス制御信号の差動信号と接続され、コレクタ端子またはドレイン端子に基準電源が供給され、第1のトランジスタおよび第2のトランジスタは、NPNトランジスタまたはMOSトランジスタであるNPNトランジスタに代えて、差動対をなす第1および第2のNPNトランジスタを備え、第1のNPNトランジスタにおいて、エミッタ端子が定電流源の入力端子と接続され、ベース端子がバイアス制御信号と接続され、コレクタ端子がNMOSトランジスタのソース端子と接続されており、第2のNPNトランジスタにおいて、エミッタ端子が第1のNPNトランジスタのエミッタ端子および定電流源の入力端子と共通接続され、ベース端子がバイアス制御信号の差動信号と接続され、コレクタ端子に基準電源が供給され、第1のトランジスタおよび第2のトランジスタは、NPNトランジスタまたはMOSトランジスタからあるようにしてもよい。本発明によれば、LDをオフ状態とするためにバイアス電流を低下させた際に、負荷回路で発生する過渡電圧が、NMOSトランジスタMのソース-ドレイン間で吸収される。したがって、NPNトランジスタQに対する過渡電圧ΔVの影響を低減でき、内部回路の損傷を防止することができる。次に、本発明の実施の形態について図面を参照して説明する。[第1の実施の形態]まず、図1を参照して、本発明の第1の実施の形態にかかるLD駆動回路10について説明する。図1は、第1の実施の形態にかかるLD駆動回路の要部構成を示す回路図である。LD駆動回路10は、光通信システムの光送信器などで用いられ、送信すべき変調信号に基づいて半導体レーザダイオードLD:LaserDiodeを駆動する機能を有している。このLD駆動回路10には、主な回路部として、増幅回路11、ドライバ回路12、およびバイアス電流供給回路13が設けられている。増幅回路11は、外部からLD駆動回路10に入力された変調信号IN/INB差動信号を増幅する機能を有している。ドライバ回路12は、入力された変調信号IN/INBに応じた変調電流IMODを生成し、電源電位VDがアノード端子から供給されているLDのカソード端子へ、出力端子OUTから負荷抵抗RMを介して供給する機能を有している。バイアス電流供給回路13は、定電流源Jにより生成した定電流をLDに流れるバイアス電流IBIASとして、バイアス端子BIASから負荷回路CBIASを介してLDのカソード端子へ供給する機能を有している。LDは、レーザ光を発生するレーザダイオードであり、適正なバイアス電流IBIASが供給されている際に、変調電流IMODに応じてレーザ光の強度を変調する機能を有している。LDのアノード端子は、電源電位VDに接続されており、カソード端子は、負荷抵抗RMを介してLD駆動回路10の出力端子OUTに接続されている。また、カソード端は、負荷回路CBIASを介してLD駆動回路10のバイアス端子BIASに接続されている。図2は、負荷回路の構成例である。負荷回路CBIASは、ドライバ回路12からLDに供給される変調電流IMODが、バイアス電流供給回路13側に回り込んで、共振などの異常現象を発生するのを抑制する機能を有している。この際、負荷回路CBIASには、直流のバイアス電流IBIASが流れるため、変調電流IMODに対して大きなインピーダンスを発生し、バイアス電流IBIASに対してインピーダンスが小さくなるよう、一般的には、図2aに示す負荷回路CBIASとしてインダクタが用いられる。なお、負荷回路CBIASとしては、図2aのインダクタに代えて、図2bに示す抵抗素子、図2cに示すインダクタと抵抗素子の並列接続回路、あるいは図2dに示すインダクタと抵抗素子の直列接続回路などを用いてもよい。本実施の形態にかかるLD駆動回路10は、このバイアス電流供給回路13の出力段に、高耐圧のNMOSトランジスタMを設けて、LDをオフ状態とするためにバイアス電流IBIASを低減した際に、負荷回路CBIASすなわちバイアス端子BIASと接地電位GNDとの間に過渡電圧ΔVが一時的に発生しても、NMOSトランジスタMのソース-ドレイン間で吸収するようにしたものである。[バイアス電流供給回路]次に、図1を参照して、本実施の形態にかかるLD駆動回路10のバイアス電流供給回路13について詳細に説明する。バイアス電流供給回路13には、主な回路部として、定電流源J、NPNトランジスタQ、およびNMOSトランジスタMが設けられている。定電流源Jは、一定の参照電圧VCSに応じた大きさの定電流を生成し、バイアス電流IBIASとして出力する機能を有しており、出力端子が接地電位GNDに接続され、入力端子がNPNトランジスタQのエミッタ端子に接続されている。NPNトランジスタQは、エミッタ端子が定電流源Jの入力端子と接続され、ベース端子がLDのオンオフ状態を制御するためのバイアス制御信号VBINと接続され、コレクタ端子がNMOSトランジスタMのソース端子に接続されたNPN型のトランジスタからなり、バイアス制御信号VBINに応じてバイアス電流IBIASの大きさを制御することにより、LDのオンオフ状態を制御する機能を有している。NMOSトランジスタMは、ソース端子がNPNトランジスタQのコレクタ端子と接続され、ゲート端子が一定の基準電圧VCBと接続され、ドレイン端子がバイアス端子BIASと接続されたN型のMOSFETからなり、例えばエンハンスメント型ノーマリオフ型で高耐圧特性を持っている。バイポーラCMOSBiCMOSプロセスにおいて、高耐圧なNMOSトランジスタを構成することは容易であり、部品コストが上昇することはない。したがって、LDを駆動する場合には、電源電位VDから接地電位GNDまで、LD、負荷回路CBIAS、バイアス端子BIAS、NMOSトランジスタM、NPNトランジスタQ、定電流源Jという経路で、直流定電流からなるバイアス電流IBIASが順に流れることになる。このようなLD駆動回路10では、LDでの消費電力を削減するための手法として、スタンバイ時にLDのバイアス電流IBIASをシャットダウンする、いわゆるシャットダウン制御を適用する場合がある。バイアス電流供給回路13において、シャットダウン制御を行う場合、例えばバイアス制御信号VBINとして接地電位GNDを印加してNPNトランジスタQをオフすることにより、バイアス電流IBIASを停止する。これにより、LDがオフ状態となる。この際、前述の図9に示したように、バイアス電流IBIASの低下に応じて、バイアス端子BIASにおける端子電位VBIASに過渡電圧ΔV例えば2~3V程度が発生する。これは、バイアス電流IBIASの変化により、負荷回路CBIASのインダクタに過渡的な電圧が発生するためである。これに対して、バイアス端子BIASには、NMOSトランジスタMが接続されているため、NMOSトランジスタMのソース-ドレイン間で、過渡電圧ΔVが吸収される。この際、LDがオン状態となる十分なバイアス電流IBIASを流せる状態にNMOSトランジスタMを制御しておくため、NMOSトランジスタMのゲート端子には、ソース端子に対してある程度の電位を持つ基準電圧VCBを印加しておけばよい。これにより、NPNトランジスタQに対する過渡電圧ΔVの影響が低減されて、定電流源JやNPNトランジスタQの損傷が防止される。[第1の実施の形態の効果]このように、本実施の形態は、このバイアス電流供給回路13の出力段に、高耐圧のNMOSトランジスタMを設けて、LDをオフ状態とするためにバイアス電流IBIASを低減した際に、負荷回路CBIASすなわちバイアス端子BIASと接地電位GNDとの間に一時的に過渡電圧ΔVが発生しても、これをNMOSトランジスタMのソース-ドレイン間で吸収するようにしたものである。より具体的には、バイアス電流供給回路13に、エミッタ端子が定電流源Jの入力端子と接続され、ベース端子がLDのオンオフ状態を制御するためのバイアス制御信号VBINと接続されたNPNトランジスタQと、ソース端子がNPNトランジスタQのコレクタ端子と接続され、ゲート端子が一定の基準電圧VCBと接続され、ドレイン端子が負荷回路CBIASを介してLDのカソード端子と接続されたNMOSトランジスタMとを含み、NMOSトランジスタMとして、NPNトランジスタQでLDをオフ状態とするためにバイアス電流IBIASを低下させた際に、負荷回路CBIASで発生する過渡電圧ΔV分以上の耐圧特性を有するものを用いるようにしたものである。これにより、LDをオフ状態とするためにバイアス電流IBIASを低下させた際に、負荷回路CBIASで発生する過渡電圧ΔVが、NMOSトランジスタMのソース-ドレイン間で吸収される。したがって、NPNトランジスタQに対する過渡電圧ΔVの影響が低減されて、NPNトランジスタQや定電流源Jなどの内部回路の損傷を防止することができる。[第2の実施の形態]次に、図3を参照して、本発明の第2の実施の形態にかかるLD駆動回路10について説明する。図3は、第2の実施の形態にかかるLD駆動回路の要部構成を示す回路図である。第1の実施の形態では、LD駆動回路10のバイアス電流供給回路13において、NPNトランジスタQを用いた単相構成で、バイアス電流IBIASを制御してLDをオンオフ制御する場合を例として説明した。本実施の形態では、差動対をなす2つのNPNトランジスタQ1,Q2を用いた差動構成で、バイアス電流IBIASを制御してLDをオンオフ制御する場合を例として説明する。本実施の形態において、NPNトランジスタQ1は、エミッタ端子が定電流源Jの入力端子と接続され、ベース端子がLDのオンオフ状態を制御するためのバイアス制御信号VBINと接続され、コレクタ端子がNMOSトランジスタMのソース端子に接続されたNPN型のトランジスタからなる。NPNトランジスタQ2は、エミッタ端子がNPNトランジスタQ1のエミッタ端子および定電流源Jの入力端子と共通接続され、ベース端子がLDのオンオフ状態を制御するためのバイアス制御信号VBINの差動信号である逆相バイアス制御信号VBINBと接続され、コレクタ端子に負荷回路LOADを介して動作電源VBが供給されたNPN型のトランジスタからなる。これらNPNトランジスタQ1,Q2のエミッタ端子は、定電流源Jの入力端子に共通接続されており、全体として差動回路を構成している。このため、バイアス制御信号VBINの電位が上昇するとともに、逆相バイアス制御信号VBINBの電位が低下した場合、Q1に流れるバイアス電流IBIASが増加して、Q2に流れる補償電流が低下するため、LDがオン状態となる。一方、バイアス制御信号VBINの電位が低下するとともに、逆相バイアス制御信号VBINBの電位が上昇した場合、Q1に流れるバイアス電流IBIASが低下して、Q2に流れる補償電流が増加するため、LDがオフ状態となる。したがって、本実施の形態によれば、第1の実施の形態と比較して、より高速にバイアス電流IBIASを制御することができ、シャットダウン制御の応答性を向上させることができる。[第3の実施の形態]次に、図4を参照して、本発明の第3の実施の形態にかかるLD駆動回路10について説明する。図4は、第3の実施の形態にかかるLD駆動回路の要部構成を示す回路図である。第1の実施の形態では、LD駆動回路10のバイアス電流供給回路13において、NMOSトランジスタMのゲート端子に、一定の基準電圧VCBを供給する場合を例として説明した。本実施の形態では、NMOSトランジスタMのゲート端子を、同じくNMOSトランジスタMのドレイン端子に接続する場合について説明する。NMOSトランジスタMは、LDがオン状態となる十分なバイアス電流IBIASを流せる状態に制御しておく必要がある。ここで、NMOSトランジスタMでは、ゲート端子とドレイン端子とを接続しておけば、そのオン抵抗によりドレイン-ソース間に発生する電圧を利用して、ソース端子より高い電圧をゲート端子に印加することができ、基準電圧VCBを供給した場合と同様の状態となる。したがって、本実施の形態によれば、基準電圧VCBが不要となり、回路構成を削減することができる。図5は、第3の実施の形態にかかるLD駆動回路の要部構成差動構成例を示す回路図である。本実施の形態では、NPNトランジスタQを用いた単相構成で、バイアス電流IBIASを制御してLDをオンオフ制御する場合を例として説明したが、図5に示すように、第2の実施の形態と同様に、差動対をなす2つのNPNトランジスタQ1,Q2を用いた差動構成で、バイアス電流IBIASを制御してもよい。これにより、本実施の形態において、第2の実施の形態と同様の作用効果を得ることができる。[第4の実施の形態]次に、図6を参照して、本発明の第4の実施の形態にかかるLD駆動回路10について説明する。図6は、第4の実施の形態にかかるLD駆動回路の要部構成を示す回路図である。第1の実施の形態と比較して、本実施の形態は、LD駆動回路10のバイアス電流供給回路13において、NMOSトランジスタMのドレイン端子と接地電位GNDとの間に、複数のダイオードが直列接続されたクランプ回路CLAMPが接続されている。このクランプ回路CLAMPは、LDがオン状態の際にバイアス端子BIASに発生する直流電位より高く、LDをオフ状態とした際に発生する過渡電圧ΔVのピーク電圧より低い電圧で導通するよう、ダイオードの接続段数が決定されている。これにより、過渡電圧ΔVを、例えば2~3V程度から1V程度まで低減することができ、NMOSトランジスタMに必要とされる耐圧を低減できる。図7は、第4の実施の形態にかかるLD駆動回路の要部構成差動構成例を示す回路図である。本実施の形態では、NPNトランジスタQを用いた単相構成で、バイアス電流IBIASを制御してLDをオンオフ制御する場合を例として説明したが、図7に示すように、第2の実施の形態と同様に、差動対をなす2つのNPNトランジスタQ1,Q2を用いた差動構成で、バイアス電流IBIASを制御してもよい。これにより、本実施の形態において、第2の実施の形態と同様の作用効果を得ることができる。[実施の形態の拡張]以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。例えば各実施の形態の説明では、NMOSトランジスタ以外のバイアス電流供給回路13を構成するスイッチ素子として、NPNトランジスタを用いた構成例で説明したが、NPNトランジスタに換えてMOSトランジスタで構成してもよい。このとき、NPNトランジスタのエミッタ端子、コレクタ端子、ベース端子は、それぞれMOSトランジスタのソース端子、ドレイン端子、ゲート端子に読み替えればよい。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。"