以下の工程を含むことを特徴とする半導体装置の製造方法:a平面視において第1の幅からなる第1部分、および前記第1部分と一体に形成され、かつ、平面視において前記第1の幅よりも小さい第2の幅からなる第2部分、で構成された複数のボンディングリードが形成された上面を備えた配線基板を準備する工程;b表面、前記表面に形成された複数のボンディングパッド、前記複数のボンディングパッドに接合された複数の突起電極、および前記複数の突起電極の先端面に取り付けられた複数の第1半田材を有する半導体チップを、前記表面が前記配線基板の前記上面と対向するように前記配線基板上に配置し、前記複数のボンディングリードと前記複数のボンディングパッドを電気的に接続する工程;ここで、前記a工程で準備する前記配線基板の前記複数のボンディングリードには、複数の第2半田材が予め形成され、前記b工程では、前記複数の突起電極が前記複数のボンディングリードの前記第2部分とそれぞれ重なるように、前記半導体チップを前記配線基板上に配置しており、前記b工程では、前記第2半田材に熱を加えることで前記第2半田材を溶融させている。請求項1において、前記a工程において、前記複数のボンディングリードのうちの前記第2部分に配置される前記複数の第2半田材の厚さは、前記複数のボンディングリードのうちの前記第1部分に配置される前記複数の第2半田材の厚さよりも薄いことを特徴とする半導体装置の製造方法。請求項2において、前記a工程には、前記複数のボンディングリード上に半田材を塗布した後、前記半田材を加熱することで、前記第2半田材を形成する工程が含まれることを特徴とする半導体装置の製造方法。請求項3において、前記突起電極の先端面は、平面視において、前記第1部分と重ならないことを特徴とする半導体装置の製造方法。請求項4において、前記複数の突起電極は前記複数のボンディングパッド上に金属膜を堆積させることにより形成されることを特徴とする半導体装置の製造方法。請求項5において、前記複数の突起電極は、銅Cuを主成分とすることを特徴とする半導体装置の製造方法。請求項6において、前記複数の第1半田材は、前記複数の突起電極の前記先端面に半田膜を堆積させることにより形成されることを特徴とする半導体装置の製造方法。請求項1において、前記第2部分の前記第2の幅は、前記複数の突起電極それぞれの幅よりも小さいことを特徴とする半導体装置の製造方法。請求項1において、前記第1部分の延在方向の長さは、前記第1の幅以上であることを特徴とする半導体装置の製造方法。請求項1において、前記第1部分の延在方向の長さは、50μm以上であって、前記a工程には前記配線基板に配線を形成した後で、電気的検査を行う工程が含まれ、前記電気的検査では、前記第1部分をテスト用のパッドとして用いることを特徴とする半導体装置の製造方法。請求項1において、前記半導体チップは、平面視において四辺形を成す前記表面、前記表面の反対側に位置する裏面、および前記表面と前記裏面の間に位置する側面を有し、前記複数のボンディングパッドには、前記側面に沿って配置される複数の第1列目パッドと、前記第1列目パッドと前記側面の間に配置される複数の第2列目パッドが含まれ、前記複数のボンディングリードには、前記複数の第1列目パッドと電気的に接続される複数の第1列目ボンディングリードと、前記複数の第2列目パッドと電気的に接続される複数の第2列目ボンディングリードが含まれることを特徴とする半導体装置の製造方法。請求項11において、前記b工程では、平面視において前記複数の第1列目ボンディングリードの前記第1部分と、前記複数の第2列目ボンディングリードの前記第1部分は複数列で配置される前記複数の突起電極の間に配置され、前記第1部分の延在方向の長さは、前記第1の幅より小さいことを特徴とする半導体装置の製造方法。請求項11において、前記b工程では、平面視において複数列で配置される前記複数の突起電極は、前記複数の第1列目ボンディングリードの前記第1部分と、前記複数の第2列目ボンディングリードの前記第1部分の間に配置されることを特徴とする半導体装置の製造方法。請求項13において、前記配線基板の前記上面は、絶縁膜により覆われ、かつ、開口部が形成され、前記複数の第1列目および第2列目ボンディングリードは前記開口部において、前記絶縁膜から露出しており、前記複数の第1列目および第2列目ボンディングリードのそれぞれの前記第1部分は、前記絶縁膜の前記開口部との境界までは延びていないことを特徴とする半導体装置の製造方法。請求項11において、前記配線基板の前記上面には、前記複数の端子と電気的に接続される複数の配線が形成され、前記複数の第1列目および第2列目ボンディングリードのそれぞれは、一方の端部は他の導体パターンには接続されず、他方の端部が前記複数の配線に接続されていることを特徴とする半導体装置の製造方法。請求項1において、前記複数のボンディングリードのそれぞれは、複数の前記第1部分と、前記第1部分の間に配置される前記第2部分を有していることを特徴とする半導体装置の製造方法。請求項1において、前記配線基板の前記上面には、前記複数の端子と電気的に接続される複数の配線が形成され、前記複数のボンディングリードのそれぞれは、両方の端部が前記複数の配線に接続されていることを特徴とする半導体装置の製造方法。フリップチップ実装方式では、半導体チップの複数の電極パッド上にそれぞれ突起電極バンプ電極、バンプを形成する。そして、突起電極を、例えば半田材を介して配線基板側の端子と接続することで、半導体チップと配線基板を電気的に接続する。この突起電極は、例えばワイヤボンディング技術を応用したボールボンディング方式により形成され、金Auを主成分とする金属材が用いられる例えば特許文献1参照。本願発明者は、フリップチップ接続方式により製造される半導体装置の製造コストを低減させる技術について検討を行っており、その一環として、突起電極を金Auよりも安価な、例えば銅Cuを主成分とする金属材に変更する技術について検討した結果、以下の課題を見出した。半田材を用いたフリップチップ実装方式では、配線基板側の端子上に半田材を予め塗布した後、突起電極と半田材を接触させて、リフロー処理加熱処理を施すことで、突起電極と半田材を接合させる。ここで、突起電極を例えば銅Cuとする場合、金Auの場合よりも突起電極の表面に酸化膜が形成され易い。このため、単に、配線基板側の端子上に半田材を塗布しておく接続方式では、金から成る突起電極の場合と比較して接合強度が低下する。そこで、本願発明者は、配線基板側の端子上および突起電極の表面に、それぞれ予め半田材を塗布しておく接続方式について検討を行った。突起電極の表面に予め半田材を塗布しておく接続方式の場合、半田材により例えば銅Cuからなる突起電極の表面の酸化を防止ないしは抑制できるので、半田材と突起電極の接合強度の低下を抑制できる。しかし、配線基板側の端子上および突起電極の表面にそれぞれ予め半田材を塗布しておくと、突起電極と端子の間の半田材の量が多くなり、突起電極と端子の接合領域の周囲に半田材がはみ出すことが判った。このように接合領域の周囲に半田材がはみ出すと、隣り合う端子間あるいは突起電極間の距離によっては、はみ出た半田材を介して隣り合う端子同士が電気的に接続され、短絡する虞がある。つまり、半導体装置の信頼性低下の原因となる。言い換えれば、半田材がはみ出した場合であっても隣り合う端子間あるいは突起電極間が短絡しないようにすることは、多数の端子間の距離を近づけて、端子の集積度を向上させる上での阻害要因となる。つまり、半導体装置の高機能化あるいは小型化を阻害する要因となる。本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体装置の信頼性を向上させる技術を提供することにある。また、本発明の他の目的は、半導体装置の製造コストを低減することができる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。すなわち、本願発明の一態様である半導体装置の製造方法は、半導体チップの表面上に形成され、先端面に第1半田材が取り付けられた複数の突起電極と、配線基板の複数のボンディングリードを、半田材を介して電気的に接続するフリップチップ接続工程を含んでいる。ここで、前記複数のボンディングリードは、平面視において第1の幅からなる第1部分、および前記第1部分と一体に形成され、平面視において前記第1の幅よりも小さい第2の幅からなる第2部分をそれぞれ有している。また、前記配線基板の前記複数のボンディングリードには、複数の第2半田材が予め塗布される。そして前記フリップチップ接続工程では、前記複数の突起電極が前記複数のボンディングリードの前記第2部分と重なるように、前記半導体チップを前記配線基板上に配置する。また、前記フリップチップ接続工程では、前記第2半田材に熱を加えることで前記第2半田材を溶融させるものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。すなわち、本願発明の一態様によれば、半導体装置の信頼性を向上させることができる。本願における記載形式基本的用語用法の説明本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。同様に実施の態様等の記載において、材料、組成等について、AからなるX等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、A以外の要素を含むものを排除するものではない。たとえば、成分についていえば、Aを主要な成分として含むX等の意味である。たとえば、シリコン部材等といっても、純粋なシリコンに限定されるものではなく、SiGeシリコンゲルマニウム合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Cu層、ニッケルめっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Cu、ニッケル等を主要な成分とする部材を含むものとする。さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。<半導体装置>図1は本実施の形態の半導体装置のチップ搭載面側の全体構造を示す平面図である。また、図2は、図1のA-A線に沿った断面図である。また、図3は、図1に示す半導体チップの表面配線基板との対向面側を示す平面図である。また、図4は、図1に示す半導体チップを取り除き、配線基板のチップ搭載面側を示す平面図、図5は、1に示す半導体装置の裏面実装面側を示す平面図である。なお、図2~図5では、本実施の形態の半導体装置1が備えるパッド2dや端子11形状を見易く示すため、複数のパッド2dや端子11それぞれの平面寸法について、以下で例示的に説明する寸法よりも大きく示している。図1に示すように、本実施の形態の半導体装置1は、半導体チップ2、および半導体チップ2を搭載する基材であって、半導体チップ2と電気的に接続される配線基板基材、インタポーザ3を有している。半導体チップ2は、平面視においてそれぞれ四辺形を成す表面2a図2、図3参照、表面2aの反対側に位置する裏面2b図1、図2参照を備えている。例えば図3に示す例では、半導体チップ2の平面形状は、一辺の長さは5mm程度の正方形である。また半導体チップ2は、表面2aと裏面2bの間に位置する側面2c図2参照を備えている。また、半導体チップ2は、例えばシリコンからなる半導体基板図示は省略を備え、半導体基板の主面素子形成面に例えばトランジスタなどの複数の半導体素子図示は省略が形成される。半導体基板の主面上には、複数の配線と複数の配線間を絶縁する絶縁膜を備える配線層図示は省略が積層される。配線層の複数の配線は複数の半導体素子とそれぞれ電気的に接続されて、集積回路を構成する。また、半導体チップ2の表面2a図3参照には、複数のパッド電極パッド、ボンディングパッド、チップ電極2dが形成されている。複数のパッド2dは、半導体基板上に積層された配線層の最上層に形成され、配線層の複数の配線を介して複数の半導体素子と電気的に接続されている。また、半導体チップ2の表面2aは、例えば酸化ケイ素SiO2などの絶縁膜により覆われているが、複数のパッド2d上において、表面2aを覆う絶縁膜に開口部が形成されている。そして、開口部において、パッド2dが絶縁膜から露出している。このように、半導体チップ2の表面2aに形成された複数のパッド2dは、半導体チップ2が備える複数の半導体素子と電気的に接続され、半導体チップ2の外部端子電極として機能する。本実施の形態では、例えば図3に示すように半導体チップ2の4つの側面2c辺に沿って、それぞれ複数のパッド2dが配置されている。半導体チップ2の表面2aは、例えば論理回路などの主回路コア回路が形成される主回路形成領域論理回路形成領域と、複数のパッド2dが配置される入出力端子形成領域I/O領域に区分けされる。図3に示す例では、表面2aの中央部に主回路形成領域が形成され、その主回路形成領域を取り囲むように、入出力端子形成領域が配置される。このように主回路形成領域と入出力端子形成領域を区分けすることで、例えば複数のパッド2dに応力が発生した場合でも、その影響が主回路に及ぶことを抑制できる。また、入出力端子形成領域を表面2aの周縁部に集約することで、外部端子であるパッド2dの数を増やし、かつ、主回路形成領域の面積を広くすることができる。また、本実施の形態では、半導体チップ2の4つの側面2cに沿って、それぞれ複数列図3では2列で複数のパッド2dが配置されている。言い換えれば、半導体チップ2は、側面2cに沿って配置される複数の第1列目パッド2d1と、第1列目パッド2d1と側面2cの間に配置される複数の第2列目パッド2d2を備えている。なお、本実施の形態では、第1列目パッド2d1および第2列目パッド2d2は、主回路形成領域の外側に配置されているが図示は省略、応力を緩和できる構成をパッド2dに採用している、あるいは、応力を考慮しない場合には、例えば第1列目パッド2d1は主回路形成領域内に配置されていてもよい。この第1列目パッド2d1と第2列目パッド2d2は、半導体チップ2の4つの側面2cのそれぞれに対応して設けられている。このように側面2cに沿ってそれぞれ複数列でパッド2dを配置することで、一列で配置した場合よりもさらにパッド2dの数を増加させることができる。このように複数列でパッド2dを配置する場合には、図3に示すように、側面2cに沿って第1列目パッド2d1と第2列目パッド2d2を交互に配置する、所謂千鳥配置とすることが好ましい。パッド2dを千鳥配置とすることにより、隣り合う第1列目パッド2d1の間に、配線2e後述する図8参照を配置して、第2列目パッド2d2と電気的に接続することができる。言い換えれば、第2列目パッド2d2に接続される配線の間に第1列目パッド2d1を配置することができる。このため、半導体チップ2の主面上における配線レイアウトを効率化狭ピッチ化することができるため、外部端子であるパッド2dの数を増やし、かつ、主回路形成領域の面積を広くすることができる。図1および図2に示すように、半導体チップ2は配線基板3に搭載される。配線基板3は、平面視においてそれぞれ四辺形を成す上面チップ搭載面、表面3a図2、図4参照、上面3aの反対側に位置する下面実装面、裏面3b図2、図5参照を備えている。例えば図3に示す例では、配線基板3の平面形状は一辺の長さが7mm~8mm程度の正方形である。また配線基板3は、上面3aと下面3bの間に位置する側面3c図2参照を備えている。図4に示すように、配線基板3の上面3aには、複数の端子ボンディングリード11が配置される。詳しくは、配線基板3は、絶縁層コア層、コア材15を有し、絶縁層15の上面15aに複数の端子11、および端子11に接続される配線を含む、例えば銅Cuから成る導体パターンが形成されている。これらの導体パターンは、上面15a上に形成されたソルダレジスト膜絶縁膜、保護膜16により覆われるが、ソルダレジスト膜16には、端子11が配置される位置に開口部16aが形成され、複数の端子11は、開口部16aにおいて、ソルダレジスト膜16から露出している。また、平面視において、複数の端子11は、半導体チップ2の複数のパッド2d図3参照と重なる位置に配置される。このため、本実施の形態では、半導体チップ2と重なる領域であるチップ搭載領域の各辺平面視において四辺形を成すチップ搭載部の各辺に沿って、それぞれ複数の端子11が配置されている。チップ搭載部は、また、本実施の形態では、半導体チップ2と重なる領域であるチップ搭載領域の各辺に沿って、それぞれ複数列図4では2列で複数のパッド2dが配置されている。言い換えれば、配線基板3の上面3aには、チップ搭載領域の各辺に沿って配置される複数の第1列目端子第1列目ボンディングリード11aと、第1列目端子11aとチップ搭載領域の各辺の間に配置される複数の第2列目端子第2列目ボンディングリード11bを備えている。さらに言い換えれば、複数の端子11には、複数の第1列目パッド2d1と電気的に接続される複数の第1列目端子11aと、複数の第2列目パッド2d2と電気的に接続される複数の第2列目端子11bが含まれる。また、第1列目端子11aと第2列目端子11bは、それぞれ半導体チップ2のパッド2d図3参照と対向する位置に配置されるので、パッド2dの配置に対応して千鳥配置されている。一方、図5に示すように、配線基板3の下面3bには、半導体装置1の外部端子である複数のランド外部端子12が配置され、複数のランド12には、複数の半田ボール実装端子、接合材13が接合されている。詳しくは、図2に示すように、配線基板3は、絶縁層コア層、コア材15を有し、絶縁層15の下面15bに複数のランド12およびランド12に接続される配線を含む、例えば銅Cuから成る導体パターンが形成されている。これらの導体パターンは、下面15bを覆うように形成されたソルダレジスト膜絶縁膜、保護膜17により覆われるが、ソルダレジスト膜17には、ランド12が配置される位置に開口部17aが形成され、複数のランド12は、開口部17aにおいて、ソルダレジスト膜17から露出している。またランド12に接合される半田ボール13は、半導体装置1を図示しない実装基板に実装する際に、実装基板側の複数の端子と、複数のランド12を電気的に接続する導電性接合材である。また、図5に示すように、平面視において、複数のランド12および半田ボール13は、行列状アレイ状、マトリクス状に配置されている。半導体装置1のように外部端子であるランド12または半田ボール13を実装面において行列状に配置したパッケージは、エリアアレイ型の半導体装置と呼ばれる。エリアアレイ型の半導体装置1は、実装面となる配線基板3の下面3bを外部端子の配置スペースとして有効に活用することができるため、実装面積の増大を抑制しつつ、かつ、端子数を増加させることができる。また、図2に模式的に示すように、配線基板3の複数の端子11は配線基板3の上面3a側と下面3b側を電気的に接続する複数の配線14を介して、複数のランド12と電気的に接続されている。このように、配線基板3は、図示しない実装基板と半導体チップ2を電気的に接続する際に、実装基板と半導体チップ2を中継するインタポーザとして機能する。なお、図2では、複数の配線14を、それぞれ直線を用いて模式的に示しているが、複数の配線14には、配線基板3が備える各配線層において引き回される配線、および配線基板3が備える複数の配線層の間を電気的に接続する層間配線ビア配線が含まれる。また、図2では、一例として4層絶縁層15の上面15aに第1層、上面15aと下面15bの間に第2層および第3層、下面15bに第4層で合計4層の配線層を備えた配線基板3を示しているが、配線層の数は4層に限定されず、端子数や配線レイアウトに応じて変更することができる。本実施の形態では、図2に示すように半導体チップ2の表面2aを配線基板3の上面3aと対向させた状態で、半導体チップ2を配線基板3上に搭載する、所謂、フリップチップ実装方式フェイスダウン実装方式で搭載している。複数の端子11は半導体チップ2の複数のパッド2dと対向する位置に配置され、図2に示すように複数の突起電極柱状電極4および半田材5を介して電気的に接続されている。また、半導体チップ2は、複数の突起電極4および半田材5を介して配線基板3の上面3a上に固定されている。つまり、半導体チップ2は、パッド2d上に形成された突起電極4を、半田材5を介して端子11に接合することにより、配線基板3上に固定され、かつ、配線基板3と電気的に接続されている。本実施の形態の突起電極4は、例えば銅Cuから成り、円柱形状を成す柱状電極である。なお、この突起電極4の形状は、円柱形状に限らず、角柱形状であってもよい。一般に、半導体チップの電極パッドに接合する突起電極の構成材料としては、銅Cuの他、金Auが用いられる場合があるが、本実施の形態4のように銅Cuから成る突起電極4を用いることで、材料コストを大幅に低減することができる。また、本実施形態の半田材5、および半田ボール13は、鉛Pbを実質的に含まない、所謂、鉛フリー半田からなり、例えば錫Snのみ、錫-ビス膜Sn-Bi、錫-銀Sn-Ag、または錫-銀-銅Sn-Ag-Cuなどである。ここで、鉛フリー半田とは、鉛Pbの含有量が0.1wt以下のものを意味し、この含有量は、RoHsRestrictionofHazardousSubstances指令の基準として定められている。また、半導体チップ2の表面2aと配線基板3の上面3aの間には、アンダフィル樹脂封止体6が配置され、パッド2dと端子11の接合部はアンダフィル樹脂6により封止されている。このようにパッド2dと端子11の接合部をアンダフィル樹脂6により封止することで、パッド2dと端子11の接合部周辺に生じる応力を分散させて緩和することができる。ただし、フリップチップ実装方式は、図2に示すようにアンダフィル樹脂6を半導体チップ2と配線基板3の間に配置する実施態様には限定されず、変形例としてアンダフィル樹脂6を配置しない構成に適用することができる。<端子接合部の周辺構造>次に、図2に示すパッド2dと端子11の接合部周辺の詳細な構造について説明する。図6は、図4のB部において、端子と突起電極の平面的位置関係を示す拡大平面図である。また、図7は図6のC-C線に沿った拡大断面図、図8は図6のD-D線に沿った拡大断面図である。また、図9は、図7に示す配線基板に突起電極を接続する前に、予め半田材を塗布した状態を示す拡大断面図である。図6に示すように、複数の端子11のそれぞれは、平面視において幅端子11が延びる方向と交差する方向の長さW1からなる幅広部部分11w、および幅広部11wと一体に形成され、平面視において幅W1よりも小さい幅端子11が延びる方向と交差する方向の長さW2からなる幅狭部部分11nを有している。本実施の形態では、幅広部11wの幅W1は、突起電極4の幅平面視における直径WBと同程度であり、例えば、30μm程度である。一方、幅狭部11nの幅W2は幅W1よりも小さく狭く、例えば20μm程度である。そして、複数の突起電極4パッド2dは、複数の端子11の幅狭部11nと重なる位置に配置され、図7および図8に示す半田材5を介して接続されている。ところで、突起電極4と対向する領域における半田材5と端子11の密着面積を増大させる観点からは、幅広部11wと重なる位置に突起電極4を配置することが好ましい。しかし、本実施の形態では、以下の理由から幅狭部11nと重なる位置に突起電極4を配置している。本実施の形態の突起電極4は、金Auと比較して酸化し易い銅Cuから成る。そして、突起電極4の表面に酸化膜が形成されると、半田材5の濡れ性が低下するため、半田材5と突起電極4の接合強度が低下する。このため、突起電極4の表面を予め半田材半田材5の原料となる半田材で覆った状態で、加熱処理ローカルリフロー処理を施して端子11と接合する。一方、本実施の形態の端子11は、前記したように銅Cuから成る。したがって、突起電極4の場合と同様に、端子11の表面に酸化膜が形成されると、半田材5の濡れ性が低下するため、半田材5と端子11の接合強度が低下する。このため、端子11の表面を予め半田材半田材5の原料となる半田材で覆った状態で、加熱処理ローカルリフロー処理を施して突起電極4と接合する。このように、突起電極4の表面および端子11の表面のそれぞれに予め半田材5の原料を塗布した状態で接合することで、突起電極4と端子11の接合部の接合強度を向上させることができる。ところが、突起電極4の表面および端子11の表面のそれぞれに予め半田材5の原料となる半田材を塗布した状態で接合する場合、端子11および突起電極4の表面を確実に覆うためには、半田材の量が多くなる。特に、端子11の表面に半田材5の原料となる半田材を印刷法により塗布する詳細は後述する場合、例えば15μm~18μm程度の厚さになる。このため、突起電極4および端子11のそれぞれに塗布した半田材を一体化させて形成する半田材5の量が多くなり、半導体チップ2を搭載することにより突起電極4の表面先端面4sと端子11の表面上面との間隔が狭くなると、この突起電極4の表面先端面4sと端子11の表面上面の間に介在していた半田材5の一部が、接合領域の周囲例えば図8に示す隣り合う突起電極4の間にはみ出してしまうことが判った。そして、接合領域の周囲に半田材5がはみ出すと、隣り合う端子11間あるいは突起電極4間の距離によっては、はみ出た半田材5を介して隣り合う端子11同士が電気的に接続され、短絡する虞がある。つまり、半導体装置の信頼性低下の原因となる。言い換えれば、半田材5がはみ出した場合であっても隣り合う端子11間あるいは突起電極4間が短絡しないようにすることは、多数の端子間の距離を近づけて、端子の集積度を向上させる上での阻害要因となる。つまり、半導体装置の高機能化あるいは小型化を阻害する要因となる。上記課題に対する対応策として、以下の工法が考えられる。一つの工法としては、端子11の表面に酸化膜が形成されることを防止ないしは抑制するため、銅Cuからなる端子11の表面を、例えば金Auなど、銅Cuよりも酸化し難い材料からなる金属膜で覆う工法が考えられる。この場合、端子11の表面に予め半田材5の原料となる半田材を塗布しなくても、端子11の表面における半田材5の濡れ性低下を抑制することができる。しかしこの場合、突起電極4に塗布された半田材のみを利用して突起電極4と端子11を接合することになるため、半田材5の量が不足して接合強度が低下する原因となる。また、半田材5の量が少ない場合、リフロー処理時に半田材5が接合部の周囲に流れ、突起電極4と端子11の導通不良の原因となる。また、他の工法としては、端子11の表面に半田材5の原料となる半田材をめっき法により塗布形成する工法が考えられる。例えば、電解めっき法によれば、半田材5の原料となる半田材半田膜を5μm程度の厚さで塗布することができる。しかし、電解めっき法で半田材を塗布形成するためには、複数の端子11のそれぞれを、電流を流すための配線給電線に接続する必要がある。つまり、配線基板3に電解めっき用の給電線を配置するスペースを確保する必要が生じ、配線基板の小型化が困難になる。また、配線基板3の端子11に接続される配線14のレイアウトの自由度が低下する。また、無電解めっき法で半田材を塗布形成する場合、給電線は配置しなくても良いが、塗布される半田材にムラが生じ易い。言い換えれば、端子11の突起電極4と対向する位置に半田材が形成されない場合がある。また、無電解めっき法は、還元作用によってめっき膜を堆積するため、銅Cuからなる端子11が使用するめっき液に浸食され、本実施の形態のように端子11の幅狭部11nに突起電極4を接合する場合は、接合不良が発生しやすくなる。そこで、本願発明者は、上記課題に鑑みて検討を行い、図6~図8に示す構成を見出した。すなわち、複数の端子11のそれぞれは、平面視において幅W1を有する幅広部部分11w、および幅広部11wと一体に形成され、かつ、平面視において幅W1よりも小さい幅W2を有する幅狭部11nを有している。そして、幅狭部11nと重なる位置に突起電極4を配置して、半田材5を介して接合している。言い換えれば、突起電極4を接合するボンディング領域は、端子11の幅狭部11nと重なっている。複数の端子11の表面に印刷法により半田材を塗布する工法では、半田成分と、フラックス成分半田成分を活性化させる成分を含む半田ペースト、あるいは多数の半田粒子半田粉末とフラックスペーストフラックス成分を含むペーストを端子11の表面に塗布する。そしてフラックス成分と半田成分を接触させた状態で、加熱処理リフロー処理を施すと、半田成分が溶融して一体化する。この時、溶融した半田成分溶融半田は、溶融半田の表面張力の影響を受けて、物理的に安定した形状となるように変形する。ここで、半田材を塗布した端子11の平面形状が例えば単純な四角形などの形状ではない場合、溶融半田はその表面張力の影響により、端子11の形状に応じて変形する。すなわち、一定方向に延びる金属パターンにおいて、幅の広い部分と幅の狭い分が存在する場合、溶融半田は幅の広い部分に向かって集まり易いという傾向がある。図6に示す例に当てはめると、幅広部11wには、多くの溶融半田が集まって、図9に示すように幅広部11wの形状に倣って、ドーム状半球状の半田材半田塊5a1が形成される。一方、図6に示す幅狭部11n上、特に幅広部11wと隣接する領域では、溶融半田が幅広部11wに向かって移動するため、図9に示すように溶融半田が形成する半田材半田膜5a2の量は幅広部11wよりも少なくなる。そして、溶融半田を冷却し、洗浄によりフラックス成分の残渣などを取り除くと、溶融半田の表面張力により形成された形状を維持した状態で端子11上に半田材半田材5の原料となる半田材が塗布形成される。つまり、端子11の表面に予め塗布形成される半田材5aのうち、幅狭部部分11nに設けられた半田材5a2の量厚さは、幅広部11wに設けられた半田材5a1の量厚さよりも小さく薄くなる。言い換えると、本実施の形態では、複数の端子11のそれぞれが、幅広部11wと幅狭部11nを有する形状とすることにより、例えば、印刷法により半田材5aを塗布する工法を用いた場合であっても、半田材5a2を安定的に薄く形成することができる。例えば、本実施の形態では、半田材5a1の厚さ端子11の上面から半田材5a1の最高地点までの距離は10μm以上となっている。ただし、印刷法により半田材5aを塗布する場合には、半田材5a1の厚さは20μm以上とすることが特に好ましい。一方、半田材5a2の厚さ端子11の上面から半田材5a2の最高地点までの距離は7μm以下となっている。ただし、半田材5a1の厚さを20μm以上とした場合には、半田材5a2の厚さが10μm以下となる場合がある。このように、本実施の形態によれば、幅狭部11n上に塗布形成される半田材5a2の厚さを安定的に薄くすることができる。このため、薄く形成された半田材5a2上つまり、幅狭部11nと重なる位置に突起電極4図7参照を配置して、半田材5a2と接合することで、図7および図8に示すように突起電極4と端子11を接続する半田材5の量を適正量に制御することができる。したがって、接合領域の周囲に半田材5がはみ出すことにより生じる半導体装置1の信頼性低下を防止ないしは抑制することができる。言い換えれば、半導体装置1の信頼性を向上させることができる。また、本実施の形態では印刷法により安定的に半田材5aを形成することができるので、配線基板3に電解めっき用の配線給電線を設けていない。したがって、給電線の配置スペースおよびその周辺スペースを省くことができるので、配線基板3の平面サイズを小型化することができる。言い換えれば、半導体装置1の実装面積を低減することができる。また、給電線を設けないことにより、配線レイアウトの設計の自由度を向上させることができる。また、本実施の形態によれば、半田材5aの塗布方法として印刷法を適用することができるので、配線基板を量産する場合であっても、安定的に量産することができる。上記工法を適用した場合、図9に示す半田材5aのうち、幅広部11w上に配置される半田材5a1は、突起電極4が接合されると、一部が突起電極4側に移動するが、図7に示すように、多くの部分が幅広部11w上に残留する。したがって、上記工法を適用した本実施の形態の半導体装置1は、突起電極4と端子11を接合する半田材5のうち、突起電極4との接合部先端面4sと端子11に挟まれた領域よりも幅広部11w側に配置される半田材5wの厚さは、突起電極4との接合部よりも幅狭部11n側幅広部11wに対して反対側に配置される半田材5a2の厚さよりも厚くなる。ただし、半田材5のうち、突起電極4との接合部先端面4sと幅狭部11nに挟まれた領域に配置される半田材5nの厚さは、表面張力の影響により、幅広部11w上に配置される半田材5wよりも厚くなる場合がある。なお、本実施の形態に対する変形例として、印刷法以外の工法を適用して半田材5aを形成する場合であっても、端子11上に塗布した半田材に熱処理加熱処理を施し、半田材を溶融させると、前記したように溶融半田は端子11の形状に応じて変形する。したがって、例えばめっき法電解めっき法または無電解めっき法を適用した場合であっても、例えば10μm程度以上の厚さで半田材のめっき膜を成膜する場合には、上記した本実施の形態の構造を適用し、突起電極4を接合する前に半田材を溶融させて、図9に示す半田材5aを形成することが有効である。また、半田材5a2の厚さを安定的に薄くする観点からは、端子11に設ける幅広部11wと幅狭部11nの幅を相対的に異なる幅とすれば良いので、例えば、図6に示す端子11の変形例として、幅広部11wの幅W1を突起電極4の幅平面視における直径WBよりも広くして、幅狭部11nの幅W2を突起電極4の幅と同程度にすることもできる。しかし、複数の端子11の平面寸法を小型化する観点からは、図6に示すように、幅広部11wの幅W1を突起電極4の幅WBと同程度とし、かつ、幅狭部11nの幅W2を突起電極4の幅よりも狭くすることが好ましい。この場合、図8に示すように突起電極4の先端面端子11の上面11cとの対向面4sの一部は、端子11の外側にはみ出るように配置される。したがって、突起電極4を幅狭部11nと重なる位置に接合することによる接合強度の低下を抑制する観点からは、半田材5nは端子11の上面11cおよび両側面11dを覆うように形成することが好ましい。これにより、半田材5nと端子11の接触面積を増加させることができるので、接合強度の低下を抑制できる。<半導体装置の製造方法>次に、本実施の形態の半導体装置の製造方法について説明する。本実施の形態における半導体装置1は、図10に示すフローに沿って製造される。図10は、本実施の形態の半導体装置の製造工程の概要を示す説明図である。各工程の詳細については、図11~図31を用いて、以下に説明する。<基板準備工程>まず、図10に示す基板準備工程では、図11および図12に示す配線基板20を準備する。図11は、図10に示す基板準備工程で準備する配線基板の全体構造を示す平面図、図12は図11のE-E線に沿った拡大断面図である。図11に示すように、本工程で準備する配線基板20は、枠部枠体20bの内側に複数の製品形成領域20aを備えている。詳しくは、複数図11では27個の製品形成領域20aが行列状に配置されている。配線基板20は、図1に示す配線基板3に相当する複数の製品形成領域20aと、各製品形成領域20aの間にダイシングラインダイシング領域20cを有する、所謂、多数個取り基板である。このように、複数の製品形成領域20aを備える多数個取り基板を用いることで、製造効率を向上させることができる。また、図12に示すように各製品形成領域20aには、図1~図9を用いて説明した配線基板3の構成部材がそれぞれ形成されている。詳しくは、配線基板20は、例えば樹脂から成り、上面15aおよび上面15aの反対側の下面15bを有する絶縁層コア層、コア材15を備えている。また、配線基板20の各製品形成領域20aは、上面3a側に配置される複数の端子11、下面3b側に配置される複数のランド12、および複数の端子11とランド12を電気的に接続する複数の配線14を備えている。また、絶縁層15の上面15a上および下面15bの下は、それぞれソルダレジスト膜16、17に覆われ、ソルダレジスト膜16に形成された開口部16aにおいて、複数の端子ボンディングリード11がソルダレジスト膜16から露出している。本実施の形態では、一つの開口部16aにおいて、複数の端子11が露出している。また、ソルダレジスト膜17に形成された複数の開口部17aにおいて、複数のランド12がそれぞれソルダレジスト膜17から露出している。配線基板20が備える導体パターン端子11、ランド12および配線14はそれぞれ銅Cuを主成分とする金属材料で形成される。本実施の形態では、これらの導体パターンを形成する工法として、例えば、サブトラクト法やセミアディティブ法などの工法を用いて形成する。このような方法によれば、前記した図6に示すように、平面視において幅端子11が延びる方向と交差する方向の長さW1からなる幅広部部分11w、および幅広部11wと一体に形成され、かつ、平面視において幅W1よりも小さい幅端子11が延びる方向と交差する方向の長さW2からなる幅狭部部分11nを備える端子11の形状を形成することができる。したがって、本工程で準備する配線基板20が有する複数の端子11は、図6に示すように幅広部11wと幅狭部11nを有する平面形状となっている。また、複数の端子11の上面11c上には、複数の半田材5aが予め塗布されている。この半田材5aは、前記したように図2に示す半田材5の原料である。また、半田材5aは、端子11の表面に予め塗布形成される半田材5aのうち、幅狭部部分11nに設けられた半田材5a2の量厚さは、幅広部11wに設けられた半田材5a1の量厚さよりも小さく薄くなるように塗布形成されている。言い換えれば、複数の端子11は、幅広部11wの隣に薄く例えば7μm以下の厚さで半田材半田膜5a2が塗布形成された領域幅狭部11nを備えている。この半田材5aは、前記したように例えば印刷法により形成される。以下では、印刷法により半田材5a2を形成する方法を説明する。図13は図12に示す半田材を形成する方法の一例を模式的に示す説明図、図14は、図13に示す方法の他の方法で図12に示す半田材を形成する方法の一例を模式的に示す説明図である。図13に示す半田材の形成方法では、まずステップS1図10に示す基板準備工程で、複数の端子11が形成された配線基板20を準備する。次にステップS2図10に示す半田材塗布工程では、複数の端子11上に半田ペースト半田材Pssを塗布印刷する。この半田ペーストPssは、半田成分と、半田成分を活性化させるフラックス成分を含み、常温においてペースト状の性状を呈する。本実施の形態では、複数の端子11のそれぞれに独立して半田ペーストPssを塗布するのではなく、複数の端子11を一括して覆うように半田ペーストPssを塗布する。このような塗布方式を採用することで、塗布工程を簡略化することができる。次に、ステップS3図10に示す熱処理工程では、半田ペーストPssに熱処理加熱処理、リフロー処理を施し、半田ペーストPssに含まれる半田成分を溶融させる。なお、このときの加熱温度は、半田成分の融点により異なるが、例えば錫-銀Sn-Ag系の鉛フリー半田を採用した場合は、240°C~280°Cで加熱する。本工程では、半田ペーストPss中に含まれるフラックスフラックス成分FLが、半田ペーストPssの半田成分を活性化することで、溶融半田Msの端子11に対する濡れ性を向上させることができる。また、本工程では、溶融半田Msが表面張力の影響を受けて、物理的に安定した形状となるように変形する。したがって、図9あるいは図12に示す半田材5aのように、幅広部11w上に多くの溶融半田Ms図13参照が集まる。この結果、図13に示す幅狭部11n上の溶融半田Msの厚さは、例えば7μm以下で安定的に薄くすることができる。次にステップS4図10に示す洗浄工程では、溶融半田Msを冷却することで溶融半田Msを凝固させて半田材5aを形成する。また、端子11の周囲を洗浄し、半田材5aの周囲に残ったフラックスFLの残渣を取り除くことにより、図12に示す半田材5aが形成された配線基板20が得られる。一方、図14に示す半田材の形成方法は、以下のとおりである。まず図14に示すステップS1図10に示す基板準備工程で、複数の端子11が形成された配線基板20を準備する。次にステップS2図10に示す基板準備工程では、配線基板20に形成された複数の端子11を薬剤に浸し、乾燥させることで端子11の表面上面および側面に粘着膜NFを形成する。粘着膜NFは、端子11の表面の金属と薬剤の化学反応により形成されるため、端子11の露出面上面および側面に粘着膜NFを形成することができる。次に、ステップS3図10に示す半田材塗布工程では、複数の端子11上に多数の半田粒子半田粉末、半田材Pwsを塗布印刷し、粘着膜NFに付着させる。粘着膜NFは、端子11の表面に選択的に形成されているので、半田粒子Pwsを複数の端子11上に一括して塗布しても、絶縁層15の上面15aには半田粒子Pwsは付着しない。したがって、端子11上に選択的に半田粒子Pwsを付着させることができる。このため、図13に示す方法と比較して、端子11の周囲に付着する半田成分の量を低減することができる。また、半田粒子Pwsの平均粒径により、端子11の周囲に付着する半田成分の量を制御することができる。つまり、半田粒子Pwsの平均粒径を小さくすれば、端子11の周囲に付着する半田成分の量を低減することができる。反対に、半田粒子Pwsの平均粒径を大きくすれば、端子11の周囲に付着する半田成分の量を増大させることができる。次に、ステップS4図10に示す半田材塗布工程では、複数の端子11および半田粒子Pwsを覆うようにフラックスFLを含むペーストフラックスペーストを塗布印刷する。フラックスFLは半田粒子半田成分Pwsを活性化させて端子11に対する濡れ性を向上させるために塗布するので、塗布工程を簡略化する観点から、例えば、複数の端子11を覆うように一括して塗布する。次に、ステップS5図10に示す熱処理工程では、半田粒子Pwsに熱処理加熱処理、リフロー処理を施し、半田成分を溶融させる。なお、このときの加熱温度は、半田成分の融点により異なるが、錫-銀Sn-Ag系の鉛フリー半田を採用した場合は、240°C~280°Cで加熱する。本工程では、半田粒子Pws上に塗布されたフラックスFLが半田成分を活性化することで、溶融半田Msの端子11に対する濡れ性を向上させることができる。また、本工程では、前記したように、溶融半田Msが表面張力の影響を受けて、物理的に安定した形状となるように変形する。したがって、図9あるいは図12に示す半田材5aのように、幅広部11w上に多くの溶融半田Ms図13参照が集まる。次にステップS6図10に示す洗浄工程では、溶融半田Msを冷却することで溶融半田Msを凝固させて半田材5aを形成する。また、端子11の周囲を洗浄し、半田材5aの周囲に残ったフラックスFLの残渣を取り除くことにより、図12に示す半田材5aが形成された配線基板20が得られる。なお、上記した半田材5aの形成方法は、本願発明者が検討した中で、特に好適と考えられる二つの方法を例示的に取り上げたものである。したがって、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。<半導体チップ準備工程>図10に示す半導体チップ準備工程では、前記した図3に示す半導体チップ2を準備する。図15は、図10に示すウエハ準備工程で準備する半導体ウエハを示す平面図、図16は、図15に示す半導体ウエハの一つのチップ領域に形成されたパッドの周辺を示す拡大断面図である。また、図17は図16に示す複数のパッド上に突起電極を形成した状態を示す拡大断面図、図18は、図17に示す突起電極の先端面上に半田材を取り付けた状態を示す拡大断面図、図19は図18に示すマスクを取り除いた状態を示す拡大断面図、図20は、図19に示す半田材を加熱して、ドーム形状に変形させた状態を示す拡大断面図である。図3に示す半導体チップは、例えば以下のように製造される。まず、図10に示すウエハ準備工程では、図15に示すウエハ半導体ウエハ25を準備する。本工程で準備するウエハ25は、図15に示すように略円形の平面形状を有する表面2aおよび表面2aの反対側に位置する裏面2bを有している。また、ウエハ25は、複数のチップ領域デバイス領域25aを有し、各チップ領域25aが、それぞれ図3に示す半導体チップ2に相当する。また、隣り合うチップ領域25aの間には、スクライブラインスクライブ領域25bが形成されている。スクライブライン25bは格子状に形成され、ウエハ25の表面2aを複数のチップ領域25aに区画する。また、スクライブライン25bには、チップ領域25a内に形成される半導体素子などが正しく形成されているか否かを確認するためのTEGTestElementGroupやアライメントマークなどの導体パターンが複数形成されている。本工程で準備するウエハ25には、例えばシリコンSiから成る半導体基板の主面素子形成面に例えばトランジスタなどの複数の半導体素子図示は省略が形成されている。また、半導体基板の主面上には図16に示すように複数の配線2eと隣り合う配線2e間を絶縁する絶縁膜2fを備える配線層図示は省略が積層され、最上層には、これら複数の配線2eと電気的に接続される複数のパッド電極パッド、ボンディングパッド、チップ電極2dが形成されている。複数のパッド2dは、配線層の複数の配線2eを介して複数の半導体素子と電気的に接続されている。つまり、本工程で準備するウエハ25には、予め半導体基板の主面上に集積回路が形成されている。また、半導体チップ2の表面2aは、例えば酸化ケイ素SiO2などの絶縁膜2gにより覆われているが、複数のパッド2d上において、表面2aを覆う絶縁膜2gに開口部2hが形成されている。そして、開口部2hにおいて、パッド2dが絶縁膜から露出している。次に図10に示す突起電極形成工程では、図17に示すように複数のパッド2d上にそれぞれ金属膜を堆積させて突起電極4を形成する。本実施の形態では、図17に示すようにウエハ25の表面2a上にマスク26を配置固定する。そして、突起電極4を形成する位置に貫通孔開口部26aを形成する。貫通孔26aは、例えばフォトリソグラフィ技術やエッチング技術を用いて形成することができる。続いて貫通孔26a内に金属膜を堆積させて突起電極4を形成する。本実施の形態では、銅膜を堆積させる。金属膜を堆積させる方法は、特に限定されず、例えばめっき法により堆積させることができる。また、銅膜とパッド2dの界面、あるいは突起電極4の先端面4sに銅とは異なる金属膜を形成する場合には、異なる金属材料を順次堆積させることで容易に形成することができる。このように、金属膜を堆積させることにより突起電極4を形成する場合、突起電極4とパッド2dを接合する際に、パッド2dに加わるストレスを低減することができる。特に、ボールボンディング方式など、突起電極をパッドに圧着熱圧着を含むする方式と比較すると、大幅にストレスを低減できる。このため、突起電極形成時のチップ領域25aの破損に起因する信頼性低下を抑制することができる。また、マスク26に複数の貫通孔26aが形成された状態で金属膜を堆積させることで、複数多数の突起電極4を一括して形成することができる。このため、突起電極4を効率的に形成することができる。また、ウエハ25を分割する前に突起電極4を形成するので、複数のチップ領域25aに一括して突起電極4を形成する事ができる。このため、突起電極4を効率的に形成することができる。このようにマスク26の貫通孔26a内に金属膜を堆積させて形成した突起電極は、柱状の立体形状を備えた柱状電極となる。また、突起電極4の平面形状は、貫通孔26aの開口形状に応じて形成される。例えば、本実施の形態では、円形の開口形状を有する貫通孔26aを形成することで、円柱形の突起電極4が得られる。次に図10に示す半田材形成工程では、図18に示すように突起電極の先端面4s上にそれぞれ半田膜を堆積させて半田材5bを形成する取り付ける。本実施の形態では、前記した突起電極形成工程で貫通孔26a図17参照の途中まで金属膜を堆積し、その後引き続いてマスク26を取り除くことなく半田膜を堆積させる。このため、例えば銅膜を堆積させた後、引き続き半田膜を堆積させれば、半田膜を形成する前に銅膜に酸化膜が形成されることを抑制できる。したがって、半田材5bと突起電極4の接合界面の接合強度を向上させることができる。また、本工程で突起電極4の先端面4sを半田材5bで覆うことにより、先端面4sが大気に曝露することを防止できるので、先端面4sに酸化膜が形成され難い状態を維持することができる。したがって、半田材5bと突起電極4の接合界面の接合強度を向上させることができる。この結果、図8に示すように半田材5と先端面4sの接合界面の接合強度を向上させることができる。なお、突起電極4の酸化をより確実に抑制するためには、突起電極4の先端面4sにニッケルNi膜を形成してもよい。但し、ニッケル膜を形成する場合、めっきの工程数工程時間が増えるだけでなく、半田材5の突起電極4への濡れ性が低下するため、本実施の形態のように、突起電極4の先端面4sに半田材5bを直接形成することが好ましい。次に、マスク26図18参照を取り除き、洗浄を行うと、図19に示すように、突起電極4の側面が露出する。この状態では半田材5bは突起電極4と同様に円柱形状となっているが、熱処理加熱処理を施し、半田材5bの少なくとも一部を溶融させると、図20に示すように、半田材5bの形状が溶融半田の表面張力の影響により変形し、ドーム形状となる。このように熱処理を施すと、突起電極4の先端面4sと半田材5bをしっかりと接合することができる。また、図20に示すようにドーム形状とした方が、半田材5bが安定するため、突起電極からの脱落や損傷を抑制できる。以上の各工程により、複数のパッド2dの表面上面上に複数の突起電極4が形成接合され、かつ、複数の突起電極4の先端面4sに複数の半田材5bが形成されたウエハ25が得られる。次に、複数の突起電極4が形成されたウエハ25の表面にバックグラインド用のテープを貼り付け、ウエハ25の裏面を研磨研削することで、所望の厚さのウエハ25を取得する。なお、準備するウエハ5の厚さがウエハの準備段階において既に薄い場合、あるいは、薄くする必要が無い場合には、この研削工程を削除できる。次に、図10に示す分割工程では、図20に示すウエハ25をチップ領域25a毎に分割個片化し、図3に示す半導体チップ2を複数個取得する。本工程では、図16に示すスクライブライン25bに沿ってウエハ25を切断し、分割する。切断方法は特に限定されないが、ダイシングブレード回転刃を用いた切断方法やレーザを照射する切断方法を用いることができる。<チップ搭載工程>図10に示すチップ搭載工程では、図21に示すように、半導体チップ2を、表面2aが配線基板20の上面3aと対向するように配線基板20上に配置し、複数の端子11と複数のパッド2dを電気的に接続する。図21は、図12に示す配線基板上に半導体チップを搭載した状態を示す拡大断面図である。また、図22は、配線基板上に半導体チップを配置した時の突起電極と端子の平面的位置関係を示す拡大平面図である。また、図23は図22のC-C線に沿った拡大断面図、図24は図22のD-D線に沿った拡大断面図である。また、図25は、図23に示す対向配置された半田材を接触させた状態を示す拡大断面図、図26は図24に示す対向配置された半田材を接触させた状態を示す拡大断面図である。また、図27は、図25に示す接触した半田材が一体化した状態を示す拡大断面図、図28は図26に示す接触した半田材が一体化した状態を示す拡大断面図である。本工程では、まず、図22~図24に示すように、半導体チップ2を、表面2aが配線基板20の上面3aと対向するように配線基板20上に配置する半導体チップ配置工程。この時、図23および図24に示すように、複数の突起電極4の先端面4sのそれぞれが、端子11の幅狭部11n上幅狭部11nと重なる位置に配置されるようにする。言い換えれば、図23および図24に示すように、突起電極4の先端面4sに取り付けられた半田材5bが、端子11の幅狭部11nと対向するように配置する。これは、突起電極4を半田材5aが薄く形成された領域、すなわち、幅狭部11n上のボンディング領域に接合するためである。図23に示すように、本実施の形態では、突起電極4の先端面4sが端子11の幅広部11wと重ならないように配置する。なお、図23に示すように幅広部11wに配置された半田材5a1は、ドーム上になっており、その頂点は、幅広部11wの中央部に存在する。したがって、幅広部11wの周縁部半田材5a1の裾野部では、中央部よりも半田材5a1の厚さは薄くなる。したがって、突起電極4の先端面4sの周縁部の一部が、幅広部11wと重なっている場合でも、先端面4sの中央部が幅広部11w上に配置される場合と比較すると、半田材5図21参照の端子11上からのはみ出し量を低減することはできる。しかし、半田材5の端子11上からのはみ出し量を大幅に低減し、確実に短絡不良を抑制する観点からは、図23に示すように突起電極4の先端面4s全体が端子11の幅広部11wと重ならないように配置することが好ましい。また、後述する加熱工程熱処理工程、ローカルリフロー工程で半田材5a、5bの温度が融点以上に到達するまでの時間を短縮する観点から、図23および図24に示す状態で半田材5aおよび半田材5bを予め加熱しておく予備加熱工程を実施することが好ましい。ただし、この段階では、半田材5a、5bを溶融させる必要はなく、予備加熱をしておけば良い。半田材5aを加熱する方法としては、例えば、配線基板20をヒートステージヒータなどの加熱部を備えた基板保持台;図示は省略に固定して、ヒートステージの温度を例えば100°C程度に設定する。これにより、配線基板20に形成された導体パターン端子11等を介して半田材5aを加熱することができる。また、ヒータなどの加熱部図示は省略により半導体チップ2を加熱することで半導体チップ2に取り付けられた半田材5bを加熱することができる。半導体チップ2は、配線基板20よりも高温に加熱することができるため、配線基板20よりも高い温度、例えば200°C程度まで加熱しておく。次に、図25および図26に示すように半導体チップ2と配線基板3の距離を近づけて半田材5a、5bを接触当接させる半田材接触工程。この時、図25に示すように、半田材5bは、半田材5aのうち、端子11の幅狭部11n上に配置された半田材5a2と接触させる。また、図26に示すように、複数の半田材5bと複数の半田材5aをそれぞれ接触させるためには、半田材5aまたは半田材5bの少なくとも一方が、接触後に変形する程度の硬さになるまで加熱されていることが好ましい。半田材5a、5bの一方を他方に食い込ませるように接触させることで、突起電極4や半田材5a、5bの厚さのばらつきが生じた場合であっても、全ての半田材5a、5bを接触させることができるからである。また、この状態で半田材5a、5bが融点以上になるまでさらに加熱する加熱工程熱処理工程、ローカルリフロー工程。加熱温度は、半田材5a、5bの融点により変化するが、錫-銀Sn-Ag系の鉛フリー半田を採用した場合は、240°C~280°Cで加熱する。本工程では、半田材5a、5bを接触させた状態で加熱するので、例えば半田材5bからの熱伝達により半田材5aを加熱することができる。そして、半田材5a、5bがそれぞれ溶融すると、半田材5a、5bが一体化する。つまり、半田材5a、5bが、所謂、濡れた状態となる。そして、一体化させた後で、溶融半田を冷却することにより、図27および図28に示す詳しくは半田材5nが形成される。このように半田材5a、5bを濡れた状態にすることで、強固に接合することができる。また、半田材5a、5bが一体化されると、一体化した溶融半田の表面張力により、物理的に安定な形状となるように変形する。このため、図27に示すように、端子11の幅広部11w上に配置された半田材の一部が突起電極4に向かって移動する。ただし、前記したように、溶融半田は、表面張力の影響により、平面積が広い幅広部11wに集まり易い傾向があるため、多くの溶融半田は、幅広部11w上に残留する。つまり突起電極4の先端面に向かって移動する溶融半田の量は限定的である。したがって、本工程で形成される半田材5の形状は図27および図28に例示的に示す形状になり易い。つまり、半田材5のうち、突起電極4との接合部先端面4sと端子11に挟まれた領域に配置される半田材5nの厚さと、幅広部11w上に配置される半田材5wの厚さは略同等半田材5nの方が僅かに厚い程度である。一方、半田材5のうち、突起電極4との接合部の隣に配置され、かつ、半田材5wとは反対側に配置される半田材5a2は、その厚さに殆ど変化はなく、半田材5w、5nよりも薄い。また、突起電極4との接合部の幅方向端子11が延びる方向とは交差する方向における断面では、図28に示すように、半田材5nの量が少なくなることで、半田材5nの幅方向へのはみ出し量を抑制することができる。この結果、隣り合う半田材5n同士の短絡ショートを抑制することができる。つまり、半導体装置の信頼性低下を抑制することができる。言い換えれば、半田材5nのはみ出した量を抑制することにより、隣り合う端子11間の距離突起電極4間の距離、パッド2d間の距離を近づけることができるので、集積度を向上させることができる。<封止工程>次に、図10に示す封止工程では、図29に示すように、半導体チップ2の表面2aと、配線基板20の上面3aの間にアンダフィル樹脂6を供給して、パッド2dと端子11の接合部を封止する。図29は図21に示す半導体チップと配線基板の間にアンダフィル樹脂を供給した状態を示す拡大断面図である。本工程では、例えば半導体チップ2の側面2cの外側に樹脂供給用のノズル27を配置して、例えば熱硬化性樹脂であるアンダフィル樹脂6を半導体チップ2の表面2aと、配線基板20の上面3aの間に供給する。これにより、パッド2d、突起電極4、半田材5および端子11の各接合部を一括して封止することができる。このように、パッド2dと端子11の接合部をアンダフィル樹脂6により封止することで、接合部にかかる応力を、アンダフィル樹脂6を介して分散させることができるので、パッド2dと端子11の接続信頼線を向上させる観点から好ましい。ただし、本実施の形態で説明する技術は、アンダフィル樹脂6を用いる半導体装置に限って適用されるものではなく、本実施の形態に対する変形例としては、図29に示すアンダフィル樹脂6を配置しない半導体装置に適用することもできる。この場合、図10に示す封止工程は省略することができる。また、アンダフィル樹脂6を用いる場合であっても、本実施の形態のように、半導体チップ2を配線基板20上に配置してからアンダフィル樹脂6を半導体チップ2と配線基板20との間に供給するのではなく、予め配線基板20のチップ搭載領域にアンダフィル樹脂6を配置してから半導体チップ2を配線基板20上に配置してもよい。<ボールマウント工程>次に、図10に示すボールマウント工程では、図30に示すように、配線基板20の下面3bに形成された複数のランド12に複数の半田ボール13を接合する。図30は、図29に示す配線基板の上下を反転させた後、複数のランド上に半田ボールを接合した状態を示す拡大断面図である。本工程では、図30に示すように配線基板20を反転させた後、配線基板20の下面3bにおいて露出する複数のランド12のそれぞれの上に半田ボール13を配置した後、加熱することで複数の半田ボール13とランド12を接合する。本工程により、複数の半田ボール13は、配線基板20を介して半導体チップ2と電気的に接続される。ただし、本実施の形態で説明する技術は、半田ボール13を接合した、所謂BGABallGridArray型の半導体装置に限って適用させるものではない。例えば、本実施の形態に対する変形例としては、半田ボール13を形成せず、ランド12を露出させた状態、あるいはランド12に半田ボール13よりも薄く半田ペーストを塗布した状態で出荷する、所謂LGALandGridArray型の半導体装置に適用することができる。<個片化工程>次に、図10に示す個片化工程では、図31に示すように、配線基板20を製品形成領域20a毎に分割する。図31は図29に示す多数個取りの配線基板を個片化した状態を示す平面図下面図である。本工程では、図31に示すように、ダイシングラインダイシング領域20cに沿って配線基板20を切断し、個片化された複数の半導体装置1を取得する。切断方法は特に限定されないが、例えばダイシングブレード回転刃を用いて配線基板を切削切断する方法を用いることができる。以上の各工程により、図1~図4を用いて説明した半導体装置1が得られる。その後、外観検査や電気的試験など、必要な検査、試験を行い、出荷、あるいは、図示しない実装基板に実装する。<好ましい態様>上記の通り、本実施の形態の基本的な構成について説明したが、図1~図31を用いて説明した実施形態は、種々の変形例を適用することができる。以下では、本実施の形態の好ましい態様について、変形例を交えてさらに説明する。<幅広部の延在距離>まず、図6および図22に示す幅広部11wの長さ延在距離;端子11の延在方向の長さL1について説明する。図32は、図22に対する変形例である配線基板を示す拡大平面図、図33は図32のC-C線に沿った拡大断面図である。図32に示す配線基板30は、幅広部11wの長さL1が幅W1よりも短くなっている点で図22に示す配線基板20と相違する。その他の点では、配線基板20と同様である。前記したように、例えば印刷法により端子11上に半田材を塗布した後、該半田材を加熱して溶融させた場合、溶融半田は、端子11の形状に応じて変形する。すなわち、一定方向に延びる金属パターンにおいて、幅の広い部分と幅の狭い分が存在する場合、溶融半田は幅の広い部分に向かって集まり易いという傾向がある。この傾向は、幅広部11wの長さL1に係わらず発生するため、幅広部11wが形成されていれば、幅広部11w側に溶融半田を寄せることができる。したがって、図32に示す配線基板30のように例えば、幅W1よりも短い長さL1を有する幅広部11wを適用することができる。ただし、幅広部11w平面積と半田材5a全体の塗布量の関係によっては、図33に示すように幅狭部11n上であっても、幅広部11wと隣接する領域における半田材5a2の厚さは、半田材5a1と同程度の厚さとなる場合がある。また、幅広部11wの平面積を拡大させる観点からは、図32に示す幅W1をさらに長くする方法が考えられる。しかし、幅W1を長くすれば、配線基板30の上面3aにおける端子11の配置ピッチ幅W1方向の配置ピッチが拡大することとなるため、半導体装置の小型化が困難になる。したがって、端子11の配置ピッチの拡大を抑制し、かつ、突起電極4を接合する領域の半田材5a2の厚さを薄くする観点からは、図22に示す配線基板20のように幅広部11wの長さL1を長くすることが好ましい。本願発明者の検討によれば、幅広部11wの長さL1を幅W1以上とすることで、幅狭部11n上に配置される半田材5a2の厚さを安定的に薄くすることができる。また、幅広部11wの長さL1を長くする場合、以下の効果が得られる。すなわち、図10に示す基板準備工程において、配線基板に配線を形成した後で、導通試験などの電気的検査を行う場合に、幅広部11wをテスト用のパッドとして用いることができる。ここで、図8に示すように、突起電極4の先端面4sは平坦な面であるのに対し、電気的検査で使用するテストピンプローブ針の先端の形状は尖っている図示しない。一方、幅狭部1nの表面上面、突起電極4と対向する面は、幅広部1wの表面上面の平坦度よりも低い。そのため、この幅広部11wをテスト用のパッドとすることでテストピンの接触不良を抑制することができる。なお、幅広部11wは端子11の一部を構成し、突起電極4が接合される幅狭部11nと一体に形成されている。このように、配線基板20上に半導体チップ2を搭載する前に、導通試験を行うことにより、不良箇所を予め検出することができる。そして不良箇所を予め検出すれば、補修ができない場合であっても、不良が検出された製品形成領域20aに良品の半導体チップ2を搭載してしまうロスを低減することができる。上記したように、半導体チップ2を搭載する前に行う配線基板20の電気的検査工程において、幅広部11wをテスト用のパッドとして用いる場合には、長さL1を50μm以上とすることが好ましい。<複数列で配置したパッド列間距離>次に、図3に示すように、複数のパッドを複数列で配置した場合のパッド列間距離について説明する。図34は、図3に対する変形例である半導体チップを示す平面図である。また、図35は図34に示す半導体チップを図32に示す配線基板上に搭載した状態を示す拡大平面図、図36は図35にC-C線に沿った拡大断面図である。図34に示す半導体チップ31は、第1列目パッド2d1がそれぞれ半導体チップ31の側面2c側に寄せて配置されている点、および第1列目パッド2d1の数が多い点で、図3に示す半導体チップ2と相違する。言い換えれば、図34に示す半導体チップ31は、側面2cに沿って複数列でパッド2dが配置されているが、第1列目パッド2d1と第2列目パッド2d2の距離パッド列間距離P1が図3に示す半導体チップ2における距離P1よりも短い。また、図34に示す例では、第1列目パッド2d1の数が、図3に示す例よりも多くなっている。その他の点では、図3に示す半導体チップ2と同様である。図34に示す半導体チップ31のように、第1列目パッド2d1と第2列目パッド2d2の距離パッド列間距離P1を短くすると、第1列目パッド2d1を側面2c側表面2aの外縁側に寄せることができる。ここで、半導体チップ31の表面2aは、例えば論理回路などの主回路コア回路が形成される主回路形成領域論理回路形成領域と、複数のパッド2dが配置される入出力端子形成領域I/O領域に区分けされる。図34に示す例では、表面2aの中央部に主回路形成領域が形成され、その主回路形成領域を取り囲むように、入出力端子形成領域が配置される。このように主回路形成領域と入出力端子形成領域を区分けすることで、例えば複数のパッド2dに応力が発生した場合でも、その影響が主回路に及ぶことを抑制できる。また、第1列目パッド2d1を表面2aの外周側に寄せて配置することで、主回路形成領域の面積を広くすることができる。また、全てのパッド2dを表面2aの周縁部に集約することで、外部端子であるパッド2dの数を増やすことができる。ここで、図34に示す半導体チップ31を、例えば図22に示す配線基板20上に搭載する場合、距離P1が短くなったことにより、突起電極4が幅広部11wと重なってしまう場合がある。図22に示す配線基板20のように、複数列で配置される突起電極4の間第1列目パッド2d1と第2列目パッド2d2の間に幅広部11wを配置する場合には、1列目の突起電極4と2列目の突起電極4の間の隙間を幅広部11wの長さL1の2倍よりも大きい長さとする必要がある。このため、図22に示すように幅広部11wの長さL1を幅W1よりも長くすると、突起電極4が幅広部11wと重なってしまう場合がある。そこで、複数列で配置される突起電極4の間第1列目パッド2d1と第2列目パッド2d2の間に幅広部11wを配置する場合には、図35に示す配線基板30のように、幅広部11wの長さL1が幅W1よりも短く小さくなるようにすることが好ましい。これにより、突起電極4を確実に幅狭部11n上に配置することができる。ただし、幅広部11w平面積と半田材5a全体の塗布量の関係によっては、図36に示すように幅狭部11n上であっても、幅広部11wと隣接する領域における半田材5a2の厚さは、半田材5a1と同程度の厚さとなる場合がある。この場合、この場合、幅狭部11n上に突起電極4を接合した場合でも、半田材のはみ出し量が増加する。また、幅広部11wの長さL1を短くする場合、図10に示す基板準備工程において、配線基板に配線を形成した後で、導通試験などの電気的検査を行う場合に、幅広部11wをテスト用のパッドとして用いることが困難になる。そこで、上記を勘案すると、図37および図38示す変形例のように、幅広部11wの間に設けられた幅狭部11n上に突起電極4を配置接合する構成が特に好ましい。図37は、図22に対する他の変形例である配線基板に図34に示す半導体チップを搭載した状態を示す拡大平面図、図38は図37のC-C線に沿った拡大断面図である。図37に示す配線基板32は、第1列目端子11aが備える幅広部11wと第2列目端子11bが備える幅広部11wの間に幅狭部11n第1列目端子11aの幅狭部11nと第2列目端子11bの幅狭部11nが配置され、この幅狭部11n上にそれぞれ突起電極4が配置されている点で、図22に示す配線基板20とは異なる。言い換えれば、図37に示す配線基板32は、第1列目端子11aの幅広部11wと第2列目端子11bの間に突起電極4を接合する接合領域が配置されている点で、図22に示す配線基板20とは異なる。また、配線基板32は、幅広部11wが端子11の途中からソルダレジスト膜16の開口部16aの境界まで延びている点で、図22に示す配線基板20とは異なる。図37に示す配線基板32のように、第1列目端子11aが備える幅広部11wと第2列目端子11bが備える幅広部11wの間に幅狭部11nを配置し、この幅狭部11n上に突起電極4を配置する場合、第1列目パッド2d1と第2列目パッド2d2の距離パッド列間距離P1に係わらず、幅広部11wの位置および長さL1を設定することができる。つまり、幅広部11wの長さL1を考慮せずに半導体チップ31のパッド2d突起電極4を配置することができる。また、図38に示すように、半田材5aの厚さは、幅広部11w上に配置される半田材5a1の方が幅狭部11n上に配置される半田材5a2よりも厚くなる点は、前記した配線基板20と同様である。つまり、図37および図38に示す配線基板32の場合、第1列目パッド2d1と第2列目パッド2d2の距離パッド列間距離P1が狭い半導体チップ31を搭載する場合であっても、突起電極4の接合位置を、安定的に薄く形成された半田材5a2上とすることができる。また、図37に示す配線基板32は、幅広部11wの長さL1を第1列目パッド2d1と第2列目パッド2d2の距離パッド列間距離P1に係わらず、長くすることができるので、例えば、図10に示す基板準備工程において、配線基板に配線を形成した後で、導通試験などの電気的検査を行う場合に、幅広部11wをテスト用のパッドとして用いることができる。また、複数の端子11のそれぞれにおいて、突起電極4を接合する領域の半田材5a2の厚さのばらつきを低減する観点からは、図39および図40に示す配線基板33のように、複数の端子11のそれぞれが幅狭部11nに挟まれた幅広部11wを有する構造とすることが好ましい。図39は図37に対する変形例を示す拡大平面図、図40は図39のC-C線に沿った拡大断面図である。図39に示す配線基板33は、複数の端子11のそれぞれが、幅狭部11nに挟まれた幅広部11wを有している点で図37に示す配線基板32と相違する。言い換えれば、配線基板32の幅広部11wは、ソルダレジスト膜16の開口部16aの境界まで延びず、開口部の境界には幅狭部11nが配置されている点で配線基板32と異なる。その他の点は配線基板32と同様である。前記したように、本実施の形態では、端子11上において、溶融半田が幅の広い部分に集まり易いという性質を利用して、図10に示す半田材塗布工程の後、熱処理工程を行うことにより、半田材5a図38参照の厚さを制御している。ここで、図37に示す配線基板32のように幅広部11wをソルダレジスト膜16の開口部16aの境界まで延ばす場合、開口部16aの位置精度によって、幅広部11wの長さL1に、ばらつきが生じる。幅広部11wの長さL1にばらつきが生じると、図38に示す半田材5a1、および半田材5a2の厚さにばらつきが生じる懸念がある。そこで、図39に示すように、幅広部11wは、ソルダレジスト膜16の開口部16aの境界まで延ばさず、幅狭部11nに挟まれた幅広部11wを有する構造とすることで、開口部16aの位置精度の影響を低減することができる。つまり、幅狭部11nに挟まれた幅広部11wを有する構造とすることで、幅広部11wの面積のばらつきを低減することができる。この結果、図40に示すように、突起電極4が接合される領域の半田材5a2の厚さのばらつきを低減することができる。<その他の変形例>以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施の形態では、複数の端子11のそれぞれが一つの幅広部11wを備えている実施態様に説明したが、例えば、図41に示す配線基板34のように、複数の端子11のそれぞれが、複数図41では2個の幅広部11wを備え、幅広部11wの間の幅狭部11n上に突起電極4を接合する構成とすることができる。図41は、図39に示す配線基板に対する変形例を示す拡大平面図である。図41に示す配線基板34は、2個の幅広部11wが設けられている点で図39に示す配線基板33と相違する。その他の点は配線基板33と同様である。配線基板34のように一つの端子11に複数の幅広部11wが設けられている場合、半田材は幅広部11wのそれぞれに集まるので、幅広部11wの間に配置された幅狭部11n上における半田材の厚さを安定的に薄くすることができる。ただし、本願発明者の検討によれば、図39および図40に示す配線基板33を用いることで、半田材5a2図40参照の厚さを安定的に薄くすることができる。したがって、導体パターンの形状を単純化する観点から図39および図40に示す配線基板33の方が、より好ましい。つまり、複数列で配置される突起電極4の間には幅広部11wが配置されない構成が好ましい。また例えば、前記実施の形態では、端子11の一方の端部は他の導体パターンに接続されず、他方の端部が配線14に接続される実施態様について説明したが、例えば図42に示す配線基板35のように、端子11の両端部がそれぞれ配線14に接続される構成に適用することができる。図42は、図39に対する他の変形例を示す拡大平面図である。図42に示す配線基板35は、端子11の両端が、それぞれソルダレジスト膜16に覆われる配線14に接続されている点で図39に示す配線基板33と相違する。その他の点は配線基板33と同様である。また、図42に示す半導体チップ36は、複数のパッド2d突起電極4が一列で配置されている点を除き、図39に示す半導体チップ31と同様である。図42に示すように、端子11の両端部をそれぞれ配線14に接続する場合、いずれか一方の配線14を介して下層の配線層下層の配線層の配線と接続することができる。つまり、下層の配線層の配線と電気的に接続するためには、ビア配線を形成する必要があるが、配線基板35の場合、端子11の両端部をそれぞれ配線14に接続するので、ビア配線のレイアウトの自由度を向上させることができる。また、配線基板35は図42に示すように、複数のパッド2d突起電極4が一列で配置された半導体チップ36をフリップチップ実装方式により搭載する実施態様に適用して特に有効である。図42に示すように、複数のパッド2d突起電極4が一列で配置される半導体チップ36に適用する場合、隣り合う幅広部11wの配置ピッチを広くする観点から、複数の幅広部11wはパッド2d突起電極4が配置される配列ラインを挟むように2列で配置され、かつ、配列ラインに対して交互に反対側に並ぶように配置されることが好ましい。このような配置端子配置にすれば、隣り合う幅広部11wの間のスペースを広くすることができる。したがって、隣り合う幅広部11wの間に幅狭部11nを配置するスペースを容易に確保することができる。この結果、幅広部11wの間に配置される幅狭部11nをさらに伸ばすことで、端子11の両端部をそれぞれ配線14に接続することができる。また例えば、前記実施の形態では、印刷法例えば図13および図14に示す方法により半田材5aを配線基板3の端子11上に形成することについて説明したが、この方法の場合、熱処理工程加熱処理工程を含んでいるため、準備される配線基板20の各チップ領域デバイス領域25aに設けられた端子11のうちの幅広部11wと幅狭部11nに形成される半田材5aの厚さは互いに異なる。すなわち、幅広部11wに配置される半田材5a1の厚さ量は、幅狭部11nに配置される半田材5a2の厚さ量よりも多くなる。一方、半田材5aの形成方法としてめっき法電解めっき法、無電解めっき法を採用することで、端子11のうちの幅広部11wに形成される半田材5a1の厚さを、端子11のうちの幅狭部11nに形成される半田材5a2の厚さと同じにすることができる。しかし、後のチップ搭載工程は加熱工程を含んでいるため、このチップ搭載工程において幅狭部11nに形成された半田材5a2の一部が幅広部11wに移動し、この結果、幅広部11wにおける半田材5a1の量が多くなる。そのため、突起電極4を幅広部11wに接合すると、半田材が周囲にはみ出してしまう恐れがある。このとき、前記実施の形態における変形例のように、突起電極4の先端面4sにニッケルNiを形成している場合は、半田材の濡れ性が低下するため、半田材がよりはみ出し易くなる。以上のことから、チップ搭載工程では、めっき法を用いて半田材5aを端子11上に形成した配線基板を使用する場合、すなわち、配線基板を準備する段階では、幅広部11wに配置される半田材5a1の厚さが幅狭部11nに配置される半田材5a2の厚さと同じであっても、幅広部11wではなく、前記実施の形態のように、半田材5aが薄く形成された領域、すなわち、幅狭部11n上のボンディング領域に突起電極4を接合することが好ましい。また例えば、前記実施の形態では、配線基板3上に1個の半導体チップ2がフリップチップ実装方式により搭載された半導体装置1について説明したが、配線基板上に搭載されて半導体チップの数は1個に限定されない。例えば、複数の半導体チップを積層する、SIPSysteminPackageなどの半導体装置に適用することができる。また例えば、配線基板3上に、別の半導体装置を積層して、POPPackageonPackageと呼ばれる半導体装置に適用することがきる。また、例えば、前記実施の形態では、例えば銅Cuから成り、柱状に形成された突起電極4を、半田材5を介して接合する実施態様について説明したが、種々の変形例を適用することができる。例えば、金Auから成り、ボールボンディング技術により形成された突起電極を用いる場合であっても、該突起電極に半田材を予め取り付けた状態で、端子11上に塗布された半田材と接合する場合には、前記したように半田材のはみ出し量によっては、短絡不良が発生する場合がある。したがって、前記実施の形態で説明した技術を適用することによりこれを抑制することができる。