"ダイレクトコンバージョン方式を用いて高周波の受信信号をベースバンド帯にダウンコンバートする受信信号処理装置であって、前記受信信号に所定周波数の局部発振信号を合成して周波数変換するミキサ部と、多段に構成された複数の利得可変増幅器を含む増幅部と、前記増幅部により増幅されたアナログ信号をデジタル信号に変換する変換部と、前記増幅部が含む各利得可変増幅器の後段に設けられたアイソレーションスイッチと、前記利得可変増幅器の出力が後段の利得可変増幅器を迂回して前記変換部に入力される経路の開閉を設定する迂回スイッチ部と、各利得可変増幅器の出力が後段の利得可変増幅器を介さずに前記変換部に入力するために、前記アイソレーションスイッチ及び前記迂回スイッチ部を制御するスイッチ制御部と、前記受信信号が補正対象の利得可変増幅器に入力されず、かつ、前記補正対象の利得可変増幅器の出力が後段の利得可変増幅器を介さずに前記変換部に入力される場合に、前記補正対象の利得可変増幅器に設定される利得に応じて、DCオフセットの補正値を設定するDCオフセット制御部と、を備えたことを特徴とする受信信号処理装置。請求項1に記載の受信信号処理装置であって、前記DCオフセット制御部は、前記補正対象の利得可変増幅器に対して利得を下限から上限まで設定し、各利得における出力の直流成分が所定値以下となる前記DCオフセットの補正値を設定することを特徴とする受信信号処理装置。請求項1又は2に記載の受信信号処理装置であって、前記DCオフセット制御部は、前記増幅部の初段の利得可変増幅器から最後段の利得可変増幅器に対して、初段から順に前記DCオフセットの補正値を設定する受信信号処理装置。請求項1~3のいずれか一項に記載の受信信号処理装置であって、前記スイッチ制御部が、前記アイソレーションスイッチ及び前記迂回スイッチ部を制御し、前記受信信号が前記補正対象の利得可変増幅器に入力される場合に、前記DCオフセット制御部は、各利得可変増幅器の利得を制御し、制御された利得に応じた前記DCオフセットの補正値に基づいて、前記受信信号のDCオフセットを補正する受信信号処理装置。しかし、図12に示した受信系回路には、各PGAに対応してDCオフセット検出用のADCが配置されている。したがって、PGAの数の増大は、ADCの増加による回路規模の増大及び消費電力の増加に繋がる。特に高速通信に対応した受信回路であれば高速ADCが必要であるため、回路規模及び消費電力に関する問題がより顕著となる。本発明の目的は、回路規模が小さく消費電力が少ない受信信号処理装置を提供することである。本発明は、ダイレクトコンバージョン方式を用いて高周波の受信信号をベースバンド帯にダウンコンバートする受信信号処理装置であって、前記受信信号に所定周波数の局部発振信号を合成して周波数変換するミキサ部と、多段に構成された複数の利得可変増幅器を含む増幅部と、前記増幅部により増幅されたアナログ信号をデジタル信号に変換する変換部と、前記増幅部が含む各利得可変増幅器の後段に設けられたアイソレーションスイッチと、前記利得可変増幅器の出力が後段の利得可変増幅器を迂回して前記変換部に入力される経路の開閉を設定する迂回スイッチ部と、各利得可変増幅器の出力が後段の利得可変増幅器を介さずに前記変換部に入力するために、前記アイソレーションスイッチ及び前記迂回スイッチ部を制御するスイッチ制御部と、前記受信信号が補正対象の利得可変増幅器に入力されず、かつ、前記補正対象の利得可変増幅器の出力が後段の利得可変増幅器を介さずに前記変換部に入力される場合に、前記補正対象の利得可変増幅器に設定される利得に応じて、DCオフセットの補正値を設定するDCオフセット制御部と、を備えた受信信号処理装置を提供する。本発明によれば、回路規模が小さく消費電力が少ない受信信号処理装置を提供できる。以下、本発明の実施形態について、図面を参照して説明する。第1の実施形態図1は、第1の実施形態の受信信号処理装置の一部構成を示すブロック図である。本実施形態の受信信号処理装置は、携帯電話を含む通信機器の受信回路に適用可能である。図1に示す受信信号処理装置は、ダイレクトコンバージョン方式を採用したQPSKを含む直交変調の受信回路である。ただし、図1のLNA103以降の配線は、同相成分及び直交成分を含む。図1に示す受信信号処理装置は、アンテナ101と、高周波用の差動増幅回路であるLNALowNoiseAmplifier103と、ミキサ回路105と、高利得増幅回路であるVGAVariableGainAmplifier107f,107rと、AD変換回路ADC109と、アイソレーションスイッチSWf,SWrと、迂回スイッチ部111と、スイッチ制御部113と、DCオフセット制御部115と、メモリ117とを含む構成である。アンテナ101は、無線信号を受信する。LNA103は、アンテナ101が受信した信号を増幅する。なお、LNA103の電源のオンオフはDCオフセット制御部115によって制御される。また、LNA103とミキサ回路105との間に、アイソレーションスイッチを追加した構成でもよい。ミキサ回路105は、LNA103によって増幅された受信信号に所定周波数の局部発振信号を合成して周波数変換する。VGA107f,107rは、ミキサ回路105とADC109の間において、多段に構成されている。ADC109は、アナログ信号をデジタル信号に変換する。アイソレーションスイッチSWf,SWrは、各VGAの出力側に設けられている。アイソレーションスイッチSWf,SWrがオフされることによって、オフされたアイソレーションスイッチの前段に設けられたVGAは後段の構成要素から電気的に切り離される。迂回スイッチ部111は、初段のVGA107fの出力が後段のVGA107rを迂回してADC109に入力される経路の開閉を設定するためのスイッチSWb1,SWbを有する。スイッチ制御部113は、各VGAの出力が後段のVGAを介さずにADC109に入力されるよう、DCオフセット制御部1115からの制御信号に応じて、アイソレーションスイッチSWf,SWr及び迂回スイッチ部111のスイッチSWb1,SWbの各オンオフ状態を制御する。DCオフセット制御部115は、VGA毎に各VGAの利得に応じたDCオフセット成分を制御する。なお、DCオフセット制御部115は、ADC109のフルスケールに振幅を合わせるために、VGA107f,107rの各利得も制御する。また、DCオフセット制御部115は、各VGAの利得毎に、各VGAの直流成分が所望値以下となるDCオフセットの補正値を設定する。また、VGA107f,107rの各利得も制御のタイミングにあわせて、LNA103、アイソレーションスイッチSWf,SWr及び迂回スイッチ部111のスイッチSWb1,SWbの制御タイミング信号をスイッチ制御部113に出力する。メモリ117は、DCオフセット制御部115が設定した利得毎のDCオフセットの補正値のテーブルをVGA毎に記憶する。図2は、メモリ117が記憶する利得毎のDCオフセットの補正値のテーブルの一例を示す図である。図3は、DCオフセット制御部115の内部構成を示すブロック図である。図3に示すように、DCオフセット制御部115は、電源制御部201と、電力検出部203と、変換部205とを含む構成である。電源制御部201は、LNA103の電源を制御する。電力検出部203は、ADC109から出力される受信信号の電力レベルを検出する。変換部205は、メモリ117が記憶するテーブル中のDCオフセット補正ビットをアナログ信号に変換し、VGA107f,107rに出力する。図4は、第1の実施形態の受信信号処理装置がDCオフセットを補正する動作を示すフローチャートである。まず、受信信号及び干渉波の混入を防ぐため、DCオフセット制御部115の電源制御部201は、LNA103の電源をオフするステップS501。また、LNA103とミキサ回路105との間に、アイソレーションスイッチを追加した構成では、アイソレーションスイッチをオフする。なお、受信信号及び干渉波の混入がみられない環境においては、LNA103の電源はオンのまま、またはアイソレーションスイッチはオンのままでよい。次に、スイッチ制御部113は、アイソレーションスイッチSWf,SWr及び迂回スイッチ部111を制御して、VGA107fの出力がVGA107rを迂回してADC109に入力される経路を設定するステップS502。スイッチ制御部113は、アイソレーションスイッチSWf,SWrをオフ状態に、迂回スイッチ部111のスイッチSWb1,SWbをオン状態に設定する。次に、DCオフセット制御部115は、VGA107fの利得を下限から上限まで変更して、各利得におけるADC109の出力値の直流成分が所望値以下となるよう、VGA107fに対するDCオフセットの補正値を、変換部205によって、変換された値を用いて、利得毎に設定するステップS503。ステップS503においてDCオフセット制御部115が設定した利得毎のDCオフセットの補正値は、VGA107fのテーブルとしてメモリ117に記録されるステップS504。次に、スイッチ制御部113は、アイソレーションスイッチSWf,SWr及び迂回スイッチ部111を制御して、VGA107rの出力がADC109に入力される経路を設定するステップS505。スイッチ制御部113は、アイソレーションスイッチSWf,SWrをオン状態に、迂回スイッチ部111のスイッチSWb1,SWbをオフ状態に設定する。DCオフセット制御部115は、ステップS503と同様に、VGA107rの利得を設定値の下限から上限まで変更して、各利得におけるADC109の出力値の直流成分が所望値以下となるよう、VGA107rに対するDCオフセットの補正値を利得毎に設定するステップS506。ステップS506においてDCオフセット制御部115が設定した利得毎のDCオフセットの補正値は、VGA107rのテーブルとしてメモリ117に記録されるステップS507。なお、ステップS506では、DCオフセット制御部115は、VGA107fに対し、ステップS504において記録されたテーブルに基づいてDCオフセットを補正する。すなわち、DCオフセット制御部115は、第2段以降のVGAに対するDCオフセットの補正値の設定には、利得設定対象のVGAの前段のVGAにおいて既に設定されたテーブルに基づいて、利得設定対象のVGAに対するDCオフセットを利得毎に補正する。全てのVGAに対して、DCオフセットの補正値を利得毎に設定し、補正値を全てのVGAのテーブルがメモリ117に記録した後に、DCオフセット制御部115はLNA103の電源をオンするステップS508。なお、図4は、図1に示すように、VGAが2段である場合のフローチャートであるが、3段以上の構成においても、S505からS507の動作を段数に応じて追加すればよい。アンテナ101が無線信号を受信すると、DCオフセット制御部115は、メモリ117に格納されたテーブルを参照して、各VGAの利得を制御し、各VGAに対して、設定された利得に適した補正値を用いて、DCオフセットを補正するステップS509。以上説明したように、本実施形態の受信信号処理装置では、最後段のVGA107rの後段に設けられているADC109の出力に基づいて、各VGAのDCオフセットの補正値が利得毎に設定される。本実施形態ではADC109が共用されており、VGA毎にADCを設ける必要がない。その結果、受信信号処理装置の回路規模を小さくでき、かつ、受信信号処理装置の消費電力を抑えることができる。また、VGAの数が増えても、回路規模及び消費電力の増加を抑制できる。第2の実施形態図5は、第2の実施形態の受信信号処理装置の一部構成を示すブロック図である。第2の実施形態の受信信号処理装置が第1の実施形態の受信信号処理装置と異なる点はVGAの数である。第1の実施形態では受信信号処理装置がVGAを2つ備えるが、第2の実施形態の受信信号処理装置は3つのVGAを含む構成である。なお、アイソレーションスイッチの数及び迂回スイッチ部が有するスイッチの数も、VGAの数と同様に3つである。この点以外は第1の実施形態と同様であり、図5において、図1と同一又は同等の構成要素には同一符号又は相当符号を付して説明を簡略化又は省略する。図5に示す受信信号処理装置は、3つのVGA107f1,107f2,107rを備え、第1の実施形態と同様に、各VGAの後段にアイソレーションスイッチが設けられている。また、本実施形態の迂回スイッチ部211は、初段のVGA107f1の出力又は第2段目のVGA107f2の出力が後段のVGA107f2とVGA107r又はVGA107rを迂回してADC109に入力するためのスイッチSWb1,SWb2,SWbを有する。本実施形態の受信信号処理装置において、DCオフセット制御部115がVGA107f1のDCオフセットの補正値を利得毎に設定する場合に、スイッチ制御部113は、アイソレーションスイッチSWf1,SWf2,SWrをオフ状態に、迂回スイッチ部211のスイッチSWb1,SWbをオン状態に、迂回スイッチ部211のスイッチSWb2をオフ状態に設定する。なお、アイソレーションスイッチSWf2はオン状態であっても良い。また、DCオフセット制御部115がVGA107f2のDCオフセットの補正値を利得毎に設定する場合に、スイッチ制御部113は、アイソレーションスイッチSWf1をオン状態に、アイソレーションスイッチSWf2,SWrをオフ状態に、迂回スイッチ部211のスイッチSWb2,SWbをオン状態に、迂回スイッチ部211のスイッチSWb1をオフ状態に設定する。また、DCオフセット制御部115がVGA107rのDCオフセットの補正値を利得毎に設定する場合に、スイッチ制御部113は、アイソレーションスイッチSWf1,SWf2,SWrをオン状態に、迂回スイッチ部211のスイッチSWb1,SWb2,SWbをオフ状態に設定する。なお、受信信号処理装置が3つのVGA107f1,107f2,107rを含む構成では、図6に示すように、図5に示した迂回スイッチ部211が有するスイッチSWbの代わりに、2つのスイッチSWba,SWbbを設けても良い。上記説明した第1及び第2の実施形態において説明したVGA107f,107f1,107f2,107rの構成の一例を図7に示す。図7に示すVGAは、負荷抵抗801,802,810,811と、入力トランジスタ803,804,812,813と、定電流源805,814と、負荷調整用トランジスタ806,807と、利得調整用トランジスタ808,809とを含む2段のソース接地増幅器である。利得制御に関しては、利得調整用トランジスタ808,809のゲート電圧を共通に制御することによって、トランジスタの抵抗値が変化し、フィードバック量が変化するため利得制御が可能となる。利得調整用トランジスタ808,809のゲートは、DCオフセット制御部115と接続し、利得を調整する。なお、利得調整用トランジスタ808,809の代わりに低電流源805,814のゲート電圧を変化させ、電流量を調整して利得を調整してもよい。DCオフセット補正に関しては、負荷調整用トランジスタ806,807のゲート電圧を個別に制御することによって、DCオフセット補正が可能となる。なぜなら、負荷調整用トランジスタ806,807のドレイン電圧の差動間、つまり、VoutpとVoutnの電圧差の誤差がDCオフセットである。このため、負荷調整用トランジスタ806,807の抵抗値が差動間において異なるように、ゲート電圧を与えることによって、DCオフセットの補正が可能となる。なお、図8に示すように、負荷調整用トランジスタ806,807は負荷抵抗801,802の代わりに負荷抵抗810,811と並列に配置してもよく、負荷調整用トランジスタ806,807のゲート電圧を個別に制御することによって、DCオフセット補正が可能となる。上記説明した第1及び第2の実施形態において説明したVGA107f,107f1,107f2,107rの構成の他の例を図9に示す。図9に示すVGAが図7に示したVGAと異なる点は、負荷調整用トランジスタ806,807を削除し、電流調整用トランジスタ815,816と低電流源817を追加している部分である。なお、負荷調整用トランジスタ806,807を削除しなくてもよく、また、利得調整用トランジスタ808,809の代わりに低電流源805,814のゲート電圧を変化させ、電流量を調整して利得を調整してもよい。利得制御に関しては、図7に示したVGAと同様であるため、割愛する。DCオフセット補正に関しては、電流調整用トランジスタ815,816のゲート電圧を個別に制御することによって、DCオフセット補正が可能となる。なぜなら、負荷抵抗801,802の電圧降下の差動間の誤差がDCオフセットであるため、電流調整用トランジスタ815,816の電流値を差動間において異なるようにゲート電圧を与えることによって、DCオフセットの補正が可能となる。なお、図10に示すように、電流調整用トランジスタ815,816を入力トランジスタ803,804の代わりに入力トランジスタ812,813と並列に配置してもよく、電流調整用トランジスタ815,816を個別に制御することによって、DCオフセットが補正できる。"