"RC回路又はRCL回路のいずれかである基本回路と、RC回路,RL回路又はRCL回路のいずれかの回路を上記基本回路に複数段接続して成る多段回路とを有し、上記基本回路のキャパシタ素子が電流源に置き換えられたコンデンサ等価回路部と、次式1に基づいて、上記コンデンサ等価回路部に印加される交流電圧を単位容量のコンデンサに印加した場合に生成される基準電流を算出する基準電流生成部と、I1=Cref×d/dt×V1...1但し、I1:基準電流、Cref:単位容量の理想コンデンサ、d/dt:微分演算子、V1:上記コンデンサ等価回路部に印加される交流電圧次式2に基づいて、上記コンデンサ等価回路部に印加されるDCバイアス電圧を変数とする倍率を算出する倍率生成部と、I2=a0a1×V2a2×V22a3×V23...an×V2n...2但し、I2:倍率、V2:上記コンデンサ等価回路部に印加されるDCバイアス電圧、a0a1×V2a2×V22a3×V23...an×V2n:実測の静電容量とDCバイアス電圧との相関から導出したV2のn次多項式次式3に基づいて、上記電流源で生成する電流を算出する電流源電流生成部と、I=I2×I1...3但し、I:電流源で生成する電流を具備することを特徴とする等価回路モデル。請求項1に記載の等価回路モデルを機能させるプログラムであって、上記コンデンサ等価回路部を構築する第1のステップと、上記基準電流生成部を機能させる第2のステップと、上記倍率生成部を機能させる第3のステップと、上記電流源電流生成部を機能させる第4のステップとを具備することを特徴とするプログラム。請求項2に記載のプログラムを格納した、ことを特徴とする記憶媒体。しかし、上記した従来の技術では、次のような問題がある。セラミックコンデンサ等では、その静電容量が、外部から印加されるDCDirectCurrentバイアス電圧によって変化する。この静電容量の変化は、一般にDCバイアス特性と呼ばれ、セラミックコンデンサ等の回路シミュレーションをする場合に無視できない値である。しかしながら、上記した従来の技術では、導出すべき等価回路モデルに、このようなDCバイアス特性を加味していないため、セラミックコンデンサ等のコンデンサに対して、精度のよい回路シミュレーションを行うことが困難である。また、上記した従来の技術で導出したモデルに、DCバイアス特性を考慮したコンデンサの等価回路モデルを作成する方法も考えられるが、このような方法をとると、外部から加わるDCバイアス電圧毎に、コンデンサの等価回路モデルを多数作成しなければならないという問題が生じる。しかも、DCバイアス電圧毎のコンデンサの等価回路モデルを多数作成したとしても、これらを回路シミュレーションで使用する場合には、等価回路モデルを使用する回路のDCバイアス電圧毎にコンデンサの等価回路モデルを選び直す必要があり、実際上の使用に適していない。この発明は、上述した課題を解決するためになされたもので、コンデンサに外部から加わる任意のDCバイアス電圧に対応して静電容量が変化する等価回路モデル,プログラム及び記録媒体を提供することを目的とする。上記課題を解決するために、請求項1の発明に係る等価回路モデルは、コンデンサ等価回路部と基準電流生成部と倍率生成部と電流源電流生成部とを具備する。コンデンサ等価回路部は、RC回路又はRCL回路のいずれかである基本回路と、RC回路,RL回路又はRCL回路のいずれかの回路を基本回路に複数段接続して成る多段回路とを有し、基本回路のキャパシタ素子が電流源に置き換えらている。基準電流生成部は、次式1に基づいて、上記コンデンサ等価回路部に印加される交流電圧を単位容量のコンデンサに印加した場合に生成される基準電流を算出する機能を有する。I1=Cref×d/dt×V1...1但し、I1:基準電流、Cref:単位容量の理想コンデンサ、d/dt:微分演算子、V1:上記コンデンサ等価回路に印加する交流電圧倍率生成部は、次式2に基づいて、上記コンデンサ等価回路部に印加されるDCバイアス電圧を変数とする倍率を算出する機能を有する。I2=a0a1×V2a2×V22a3×V23...an×V2n...2但し、I2:倍率、V2:上記コンデンサ等価回路に印加するDCバイアス電圧、a0a1×V2a2×V22a3×V23...an×V2n:実測の静電容量とDCバイアス電圧との相関から導出したV2のn次多項式電流源電流生成部は、次式3に基づいて、上記電流源で生成する電流を算出する機能を有する。I=I2×I1...3但し、I:電流源で生成する電流かかる構成により、交流電圧とDCバイアス電圧との重畳電圧がコンデンサ等価回路部に印加されると、交流電圧が基準電流生成部で参照され、上記式1に基づいて、基準電流が算出される。また、倍率生成部では、DCバイアス電圧が参照され、上記式2に基づいて、DCバイアス電圧を変数とする倍率が算出される。そして、電流源電流生成部において、これら基準電流と倍率とが参照され、上記式3に基づいて、電流源で生成する電流が算出される。ここで、倍率を示すV2のn次多項式が、モデルの対象となっているコンデンサに対する実測の静電容量とDCバイアス電圧との相関関係から導出される式であるので、電流源電流生成部で生成された電流は、モデルの対象となっている実際のコンデンサのDCバイアス特性に対応した電流となる。したがって、この電流がコンデンサ等価回路部の基本回路の電流源に流れるので、この電流をコンデンサの静電容量に対応づけることで、この等価回路モデルが、実測に近いDCバイアス特性示す。請求項2の発明に係るプログラムは、請求項1に記載の等価回路モデルを機能させるプログラムであって、コンデンサ等価回路部を構築する第1のステップと、基準電流生成部を機能させる第2のステップと、倍率生成部を機能させる第3のステップと、電流源電流生成部を機能させる第4のステップとを具備する構成とした。かかる構成により、当該プログラムをシミュレータに適用することで、このシミュレータによって、実測に近い周波数特性を解析することができる。請求項3に係る記憶媒体は、請求項2に記載のプログラムを格納した構成とする。以上詳しく説明したように、この発明によれば、DCバイアス電圧に対応して変化する静電容量を有した等価回路モデルを提供することができる。この結果、この発明の等価回路モデルを用いて、実測に相当する精度の高いシミュレーションを行うことができるという優れた効果がある。以下、この発明の最良の形態について図面を参照して説明する。実施例1図1は、この発明の第1実施例に係る等価回路モデルを示すブロック図である。図1に示すように、この実施例の等価回路モデルは、コンデンサ等価回路部S1と基準電流生成部S2と倍率生成部S3と電流源電流生成部S4とを備えている。図2は、コンデンサ等価回路を示す回路図であり、図3は、積層セラミックコンデンサの外観図であり、図4は、キャパシタ素子を電流源に置き換える前のコンデンサ等価回路を示す回路図である。図2に示すように、コンデンサ等価回路部S1は、基本回路11と多段回路12とで構成され、基本回路11には電流源A1が設けられている。ここで、このコンデンサ等価回路部S1の構築法について詳しく説明する。まず、図3に示すような実際の積層セラミックスコンデンサ1のインピーダンスや等価直列抵抗ESRを実測して、これら実測のインピーダンスやESRに近い周波数応答を行うコンデンサ等価回路部S1′を作成する。2端子の積層セラミックスコンデンサ1では、例えば、対向する電極2,3をセラミック4内に配して、外部電極5,6を電極2,3にそれぞれ接続した状態でセラミック4の外端に取り付けた構造になっている。したがって、積層セラミックスコンデンサ1が、Cキャパシタ成分、Lインダクタ成分、R抵抗を有していることは明らかであるので、これらの成分でコンデンサ等価回路部S1′を想定し、構築する。上記のように実測から想定して構築したコンデンサ等価回路部S1′は、図4に示すように、基本回路11と多段回路12で構成される。この実施例では、基本回路11を、R1素子,C1素子,L1素子を直列に接続したRCL回路で構成した。そして、この基本回路11と同じRCL回路を基本回路11に並列に複数段接続して、多段回路12を構成した。なお、図1及び図4中、符号13,14は、積層セラミックスコンデンサ1の外部電極5,6に対応する入出力端である。コンデンサ等価回路部S1は、図2に示すように、上記のように作成したコンデンサ等価回路部S1′における基本回路11のキャパシタ素子であるC1素子を電流源A1に置き換えることで、構築される。つまり、積層セラミックスコンデンサ1の静電容量は、印加されるDCバイアス電圧の変化に応じて変化する。したがって、このような静電容量変化を電流の変化に対応づけ、コンデンサ等価回路部S1の静電容量変化を、電流源A1を流れる電流Iの変化によって想定することができるようにした。図1において、基準電流生成部は、基準電流I1を算出して、この基準電流I1を電流源電流生成部S4に出力するための機能部である。具体的には、入出力端13,14を通じて電流源A1の部位に印加される交流電圧V1を単位容量のコンデンサに印加した場合に生成される基準電流I1を算出する。この際、次式1を計算することで、基準電流I1を導出する。I1=Cref×d/dt×V1...1ここで、Crefは単位容量の理想コンデンサ、つまり、DCバイアス電圧で容量変化を生じない固定容量のコンデンサである。また、d/dtは、微分演算子である。倍率生成部S3は、倍率I2を算出して、この倍率I2を電流源電流生成部S4に出力するための機能部である。この倍率生成部S3では、次式2を計算することで、DCバイアス電圧を変数とする倍率I2を導出する。具体的には、DCバイアス電圧が入出力端13,14を通じて電流源A1の部位に印加された場合に、DCバイアス電圧を変数とする倍率I2を下記n次多項式で表す。I2=a0a1×V2a2×V22a3×V23...an×V2n...2この多項式a0a1×V2a2×V22a3×V23...an×V2nは、実測の静電容量とDCバイアス電圧との相関から導出したV2のn次多項式であり、次のようにして得ることができる。図5は、実際の積層セラミックスコンデンサのDCバイアス特性を示す線図である。実際の積層セラミックスコンデンサにおける静電容量とDCバイアス電圧との関係を、測定すると、例えば、図5に示すように、DCバイアス電圧の増加に伴って静電容量が減少する特性曲線Cを得ることができる。したがって、このような特性曲線Cに近似するように、多項式の係数a0~anを決定することで、DCバイアス電圧を変数とする上記2式の1元n次多項式を得ることができる。電流源電流生成部S4は、図1に示すように、基準電流生成部S2及び倍率生成部S3から入力された基準電流I1及び倍率I2に基づいて、電流源A1の電流Iを生成するための機能部である。具体的には、次式3に基づいて、電流Iを算出する。I=I2×I1...3このように、DCバイアス電圧の変化に対応した電流源A1の電流Iを算出することにより、コンデンサ等価回路部S1の静電容量を導出することができる。次に、この実施例の等価回路モデルが示す作用及び効果について説明する。まず、図1において、コンデンサ等価回路部S1の入出力端13,14に重畳された交流電圧V1とDCバイアス電圧V2とが印加されると、基準電流生成部S2において、電流源A1の部位に印加される交流電圧V1が参照され、上記1式に基づいて、交流電圧V1が単位容量のコンデンサに印加した場合に生じる基準電流I1が算出される。そして、倍率生成部S3において、電流源A1に印加されるDCバイアス電圧V2が参照され、上記2式に基づいて、倍率I2が算出される。これにより、電流源電流生成部S4において、基準電流生成部S2及び倍率生成部S3から入力された基準電流I1及び倍率I2に基づいて、電流源A1の電流Iが算出される。このとき、上記式1及び2から、上記式3は、下記式4のように示される。I=I2×I1=a0a1×V2a2×V22a3×V23...an×V2n×Cref×d/dt×V1=FV2,V1...4つまり、電流源A1で生成される電流Iは、DCバイアス電圧V2,交流電圧V1を変数とする関数であり、これらの電圧V1,V2に対応して変化する。これにより、電流源電流生成部S4で算出された電流Iと静電容量とを関連付けることで、交流電圧V1,DCバイアス電圧V2で変化する等価回路モデルの静電容量を求めることができる。図6は、DCバイアス電圧に応じて変化する自己共振周波数を説明するためのインピーダンス-周波数相関図である。図3に示したような実際の積層セラミックスコンデンサ1では、DCバイアス電圧が増加すると静電容量が減少するので、積層セラミックスコンデンサ1の自己共振周波数は、DCバイアス電圧の増加に伴って高くなる。つまり、図6に示すように、DCバイアス電圧がゼロの場合に、インピーダンス曲線Z0で示すように、その自己共振周波数が最低のf0であったとすると、DCバイアス電圧を増加させるに従って、インピーダンス曲線Z1,Z2で示すように、その自己共振周波数がf1,f2の順で高くなる。したがって、この実施例の等価回路モデルのように、コンデンサ等価回路部S1の静電容量、具体的には基本回路11の電流源A1で表される静電容量を、DCバイアス電圧V2で変化する電流Iに対応づけることで、図6のインピーダンス曲線Z0,Z1,Z2にほぼ一致したインピーダンスの曲線を得ることができる。図7は、多段回路12によって変化するESRを説明するためのESR-周波数相関図である。積層セラミックスコンデンサ1の実測によるESR特性が図7のESR曲線E0である場合には、コンデンサ等価回路部S1のESRが、このESR曲線E0に一致することが好ましい。しかし、多段回路12が図2に示した構成では、ESR特性がESR曲線E1で示すように、ESR曲線E0からずれる場合がある。このような場合には、RC回路,RL回路やRCL回路を用いて、多段回路12の構成を変えることにより、ESR曲線E2で示すように、ESR特性をESR曲線E0にほぼ一致させることができる。上記したように、この実施例の等価回路モデルによれば、DCバイアス電圧の変化に対応して静電容量が実測に近い状態で変化する。このような等価回路モデルの周波数特性の解析は、SPICE等の回路シミュレータを利用することで行うことができる。また、等価回路モデルのコンデンサ等価回路部S1~電流源電流生成部S4の全ての機能を各種言語でプログラム化しておくことができ、このプログラムを記録媒体に格納して保存することもできる。実施例2次に、この発明の第2実施例について説明する。図8は、この発明の第2実施例にかかる等価回路モデルに適用されるコンデンサ等価回路部S1のSPICEモデル図であり、図9は、基準電流生成部S2を示すSPICEモデル図であり、図10は、倍率生成部S3を示すPICEモデル図であり、図11は、電流源電流生成部S4を示すSPICEモデル図である。この実施例では、回路シミュレータであるSPICEを利用した等価回路モデルを例示する。この等価回路モデルは、図8~図10に示すように、4つのSPICEモデルM1,M2,M3,M4を備えている。なお、この実施例では、理解を容易にするため、サイズが2.0mm×1.25mmで、DCバイアス特性が6.3Vで22uFの積層セラミックスコンデンサ実製品についての等価回路モデルを示すSPICEモデルについて説明する。SPICEモデルM1は、上記第1実施例のコンデンサ等価回路部S1をSPICEで実現したモデルであり、図8に示すように、基本回路11に対応したSPICEモデルM11と、多段回路12に対応したSPICEモデルM12とを有している。SPICEモデルM1において、各素子の右上に付された記号は、ユーザが決めた部品名であり、右下の記号は素子の機能を示す。SPICEモデルM11では、抵抗R1とインダクタL1との間にコンデンサの絶縁抵抗R11を介在させている。そして、絶縁抵抗R11の両端をノードCINMINUS,CINPLUSとした。また、SPICEモデルM12では、抵抗素子とキャパシタ素子とインダクタ素子の直列回路が7段に並列接続された構成になっている。これらSPICEモデルM11,M12の素子の機能は、上記積層セラミックスコンデンサの実製品について実測した周波数特性に相当する特性を有するように設定されている。この実施例では、抵抗R1,R11,R2,R3,R4,R5,R6,R7,R8の機能をそれぞれ2.90e-3Ω,2.30e6Ω,0.35e-1Ω,0.50e0Ω,4.01e0Ω,2.19e1Ω,3.00e1Ω,3.30e1Ω,1.56e2Ωに設定し、キャパシタC2,C3,C4,C5,C6,C7,C8の機能をそれぞれ、1.20e-6F,0.35e-7F,0.07e-7F,0.74e-6F,0.30e-6F,0.14e-6F,2.70e-6Fに設定し、インダクタL1,L2,L3,L4,L5,L6,L7,L8の機能をそれぞれ、0.66e-9H,1.30e-9H,3.10e-9H,4.00e-9H,1.50e-8H,2.00e-9H,4.00e-9H,1.50e-8Hに設定した。なお、eは10である。したがって、例えば、e-3は10の-3乗を意味し、e6は10の6乗を意味する。SPICEモデルM2は、基準電流生成部S2をSPICEで実現したモデルである。SPICEモデルM2は、図9に示すように、電圧制御電圧源E2と、単位容量の理想コンデンサCrefである一端接地のコンデンサC11と、接地されたダミー電圧源VSenseCurrentCとを直列に接続した構成になっている。すなわち、電圧制御電圧源E2が、SPICEモデルM1のノードCINMINUS,CINPLUSを参照し、ノードCINMINUS,CINPLUS間の交流電圧V1を、1倍の増幅度で増幅して1uFのコンデンサC11に印加する。これにより生成された基準電流I1をダミー電圧源VSenseCurrentCで観測するようにしている。SPICEモデルM3は、倍率生成部S3をSPICEで実現したモデルである。SPICEモデルM3は、図10に示すように、一端が接地された電圧制御電圧源EDefineODDSと、1メガΩの抵抗R99と、接地されたダミー電圧源VSenseCurrentRとを直列に接続した構成になっている。すなわち、電圧制御電圧源EDefineODDSが、SPICEモデルM1のノードCINMINUS,CINPLUSを参照し、ノードCINMINUS,CINPLUS間のDCバイアス電圧V2による上記式2の多項式a0a1×V2a2×V22a3×V23...an×V2nを生成し、抵抗R99に印加する。これにより生成された倍率I2をダミー電圧源VSenseCurrentRで観測できるようにしている。ここで、上記多項式は、実製品の積層セラミックスコンデンサのDCバイアス特性に対応させて得たV2の1元6次多項式であり、係数a0,a1,a2,a3,a4,a5,a6が、それぞれ、10.04851,1.87079,-2.849682,1.232048,-2.827579e-1,3.324094e-2,-1.555252e-3であるPOLY[1]関数として表される。このPOLY[1]は、抵抗R99に印加した電圧として表されるため、上記2式は、次式5のように変形される。I2=a0a1×V2a2×V22a3×V23...an×V2n/R99...5SPICEモデルM4は、電流源電流生成部S4をSPICEで実現したモデルである。図11に示すように、SPICEモデルM4は、電流制御電流源FOUTで構成されている。電流制御電流源FOUTは、SPICEモデルM1のノードCINMINUS,CINPLUSとの間に流れる電流Iを生成する機能を有している。具体的には、電流制御電流源FOUTは、SPICEモデルM2,M3のダミー電圧源のノードVSenseCurrentR,VSenseCurrentCを参照し、これらのノードで観測された基準電流I1と上記5式で示す倍率I2と抵抗R99とを積算する。そして、その結果が、上記式4で示すV1,V2の2元6次多項式であるPOLY[2]関数とされる。これにより、SPICEモデルM4で生成された電流Iを、SPICEモデルM1のノードCINMINUS,CINPLUSとの間に流すことで、低周波から高周波まで高精度に、しかも、コンデンサのDCバイアス特性まで加味した周波数特性を得ることができる発明者は、積層セラミックスコンデンサの実測の周波数特性と、この実施例の等価回路モデルの周波数特性と、DCバイアス電圧を加味しない等価回路モデルの周波数特性との比較測定を行った。実測では、サイズが2012でDCバイアス特性が6.3Vで22uFの上記積層セラミックスコンデンサの実製品に、周波数100KHz~8.5GHzの交流電圧を印加して、そのときのインピーダンスとESRとをネットワークアナライザ等によって測定した。この実施例の等価回路モデル以下、等価回路モデル100と記すについては、周波数100KHz~8.5GHzの交流電圧を、図8に示したSPICEモデルM1のノード1,2間に印加して、そのときのインピーダンスとESRを求めるシミュレーションを行った。DCバイアス電圧を加味しない等価回路モデル以下、等価回路モデル200と記すは、図8のSPICEモデルM11の絶縁抵抗R11の代わりに固定静電容量10uFのC1素子を介在させたモデルである。このモデルにおいても、同様に、周波数100KHz~8.5GHzの交流電圧を、ノード1,2の間に印加して、そのときのインピーダンスとESRを求めるシミュレーションを行った。図12は、DCバイアス電圧を重畳しない場合の測定結果を示す線図である。まず、交流電圧にDCバイアス電圧を重畳しないで測定したところ、図12のaに示すように、一点鎖線で示す実製品のインピーダンス曲線Z0と実線で示す等価回路モデル100のインピーダンス曲線Z1と破線で示す等価回路モデル200のインピーダンス曲線Z2とが一致した。また、図12のbに示すように、一点鎖線で示す実製品のESR曲線E0と実線で示す等価回路モデル100のESR曲線E1と破線で示す等価回路モデル200のESR曲線E2も一致した。すなわち、DCバイアス電圧が印加されない場合には、等価回路モデル100,200の双方が、実製品の周波数特性と一致することを確認した。次に、交流電圧に各種のDCバイアス電圧を重畳して測定した。図13は、1.2VのDCバイアス電圧を重畳した場合の測定結果を示す線図であり、図14は、3.15VのDCバイアス電圧を重畳した場合の測定結果を示す線図であり、図15は、6.3VのDCバイアス電圧を重畳した場合の測定結果を示す線図である。交流電圧に1.2VのDCバイアス電圧を重畳して測定したところ、図13のaに示すように、実製品のインピーダンス曲線Z0と等価回路モデル200のインピーダンス曲線Z2と等価回路モデル100のインピーダンス曲線Z1とがほぼ一致した。また、3.15VのDCバイアス電圧を重畳して測定したところ、図14のaに示すように、実製品のインピーダンス曲線Z0と等価回路モデル200のインピーダンス曲線Z2とは一致しなかった。しかし、等価回路モデル100のインピーダンス曲線Z1は、実製品のインピーダンス曲線Z0とほぼ一致した。ESR特性については、図13のb及び図14のbに示すように、等価回路モデル100のESR曲線E1と等価回路モデル200のESR曲線E2とが、低周波領域において、実製品のESR曲線E0から共に外れてきている。そして、交流電圧に、実製品の定格電圧である6.3VのDCバイアス電圧を重畳して測定したところ、図15のaに示すように、等価回路モデル200のインピーダンス曲線Z2が、実製品のインピーダンス曲線Z0から大きく外れた。しかし、等価回路モデル100のインピーダンス曲線Z1は、実製品のインピーダンス曲線Z0とほぼ一致していた。すなわち、DCバイアス電圧を大きくしていくと、等価回路モデル200では、精度が劣化していくが、等価回路モデル100では、DCバイアス電圧を定格電圧である6.3Vまで大きくしても、実製品の周波数特性と高精度で一致することを確認することができた。ESR特性については、図15のbに示すように、等価回路モデル100のESR曲線E1と等価回路モデル200のESR曲線E2とが、低周波領域において、実製品のESR曲線E0から共に大きく外れてきている。その他の構成、作用及び効果は、上記第1実施例と同様であるので、その記載は省略する。実施例3次に、この発明の第3実施例について説明する。この実施例は、SPICEモデルM1のSPICEモデルM12の構成を異ならしめた点が、上記第2実施例と異なる。上記第2実施例で導出された等価回路モデル100では、図15のaに示したように、DCバイアス電圧を定格電圧である6.3Vまで印加した場合であっても、実製品の周波数特性と高精度で一致する。しかし、ESR特性については、図15のbに示すように、等価回路モデル100のESR曲線E1が、100KHz程度の低周波領域において、実製品のESR曲線E0から大きく外れてしまう。そこで、この実施例では、DCバイアス電圧を高くした場合であっても、ESRが、実製品のESRと一致する等価回路モデルを例示した。図16は、この発明の第3実施例に係る等価回路モデルに適用されるコンデンサ等価回路のSPICEモデル図である。図16に示すように、この実施例では、SPICEモデルM1において、基本回路であるSPICEモデルM11のR,C,L構成は変更せず、各素子の数値のみ変更した。一方、多段回路部分であるSPICEモデルM12′については、R,C,L構成及び各素子の数値の双方を第2実施例のSPICEモデルM12から大きく変更して、ESR特性の向上を図っている。具体的には、SPICEモデルM12′は、RCL並列回路を4段と、RL並列回路を3段と、RC並列回路を5段とを、SPICEモデルM11に直列に接続した構成になっている。ここで、抵抗R100,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,R13,R14,R15,R100の機能を、それぞれ、2megΩ,1.83e-03Ω,0.81e-03Ω,0.40e-03Ω,0.95e-02Ω,2.05e-02Ω,1.37e-01Ω,5.24e00Ω,1.47e01Ω,1.70e00Ω,6.42e-02Ω,6.66e-03Ω,9.17e-04Ω,3.00e01Ω,2.00e6Ωに設定し、キャパシタC45,C5,C9,C10,C11,C12,C13,C14,C15の機能をそれぞれ、5.34e-05F,3.05e-05F,1.92e-11F,1.40e-4F,1.37e-4F,2.85e-4F,2.70e-4F,1.95e-4F,5.31e-12Fに設定し、インダクタL2,L4,L5,L6,L7,L8,L9,L15の機能をそれぞれ、1.85e-10H,2.27e-11H,1.85e-11H,2.52e-10H,4.37e-11H,2.51e-11H,4.07e-11H,4.77e-11Hに設定した。図17は、図16に示すSPICEモデルM1にした場合の測定結果を示す線図である。周波数100KHz~8.5GHzの交流電圧に6.3VのDCバイアス電圧を重畳した電圧を、実製品に印加して、そのときのインピーダンスとESRを実測すると共に、上記第2実施例の等価回路モデル100と、上記SPICEモデルM12′を有したこの実施例の等価回路モデル以下、等価回路モデル100′と記すとに印加して、そのときのインピーダンスとESRを求めるシミュレーションを行った。すると、図17のaに示すように、実製品のインピーダンス曲線Z0と等価回路モデル100のインピーダンス曲線Z1と等価回路モデル100′のインピーダンス曲線Z1′とがほぼ一致した。すなわち、等価回路モデル100,100′は、DCバイアス電圧を定格電圧である6.3Vまで印加しても、実製品の周波数特性と高精度で一致する。そして、ESR特性については、図17のbに示すように、等価回路モデル100のESR曲線E1が、低周波領域において、実製品のESR曲線E0から共に大きく外れているのに対し、この実施例の等価回路モデル100′のESR曲線E1′は、低周波領域においても、実製品のESR曲線E0とほぼ一致している。このように、この実施例の等価回路モデル100′を用いれば、DCバイアス電圧の変化に拘わらず、広い周波数範囲で、インピーダンスだけでなくESRも、実製品と高精度に一致させることができる。その他の構成、作用及び効果は、上記第2実施例と同様であるので、その記載は省略する。参考例1上記第1実施例で説明したように、この発明の等価回路モデルは、少なくともコンデンサ等価回路部S1~電流源電流生成部S4を備えることで実現可能であり、その具体例として、回路シミュレータであるSPICEを用いた等価回路モデルを、上記第2実施例及び第3実施例で例示した。しかし、DCバイアス電圧に対応して静電容量が変化するコンデンサに対するモデルは、上記第2及び第3実施例の等価回路モデルだけではない。同じコンデンサであっても、使用する用途に応じて等価回路モデルに求められる精度が異なるので、等価回路モデルには、使用用途に応じた回路構成が要求される。ここでは、使用用途に応じて適用可能な等価回路モデルを図18~図20に例示する。なお、図18及び図19に例示した等価回路モデルにおいて、電流源に置き換える素子はC1のキャパシタ素子である。2素子のRC回路で構築する場合には、例えば、図18のa~fに示すようなモデルが考えられ、RL回路と図示しないC1素子とで構築する場合には、図19のa~fに示すようなモデルが考えられる。さらに、R,C,Lの3素子で構築する場合には、図20のa~fに示すようなモデルが考えられる。これらのモデルを参考にすることで、各種用途に対応した等価回路モデルを構築することができる。なお、この発明は、上記実施例に限定されるものではなく、発明の要旨の範囲内において種々の変形や変更が可能である。例えば、上記実施例では、積層セラミックコンデンサについての等価回路モデルを例示したが、コンデンサは、DCバイアス電圧に応じて静電容量が変化するものであれば、この発明を適用することが可能であり、積層セラミックコンデンサに限るものではない。"