"第1導電型の半導体基板20と、前記半導体基板20表面上に形成された、第1導電型のドリフト層21と、前記ドリフト層21表面に選択的に複数形成された、第2導電型の第1ウェル領域41と、各前記第1ウェル領域41表面に選択的に形成された領域であって、当該領域と前記ドリフト層21とで挟まれた各前記第1ウェル領域41表面をチャネル領域として規定する第1導電型のソース領域80と、前記チャネル領域上から前記ドリフト層21上に渡って、絶縁膜30を介して形成されたゲート電極50と、前記ゲート電極50下の前記ドリフト層21内部において埋没しかつ、互いに隣り合う各前記第1ウェル領域41のそれぞれと接続して形成され、平面視で前記複数の第1ウェル領域41間の領域の一部を覆う複数の第2導電型の第2ウェル領域43と、前記ソース領域80と接続されるとともに、前記第1および第2ウェル領域41,43のうち前記第1ウェル領域41とのみ直接接続されて形成されたソース電極と、前記半導体基板裏面に形成されたドレイン電極77と、を備える半導体装置。前記ドリフト層21表面に、前記複数の第1ウェル領域41を含むセル領域を平面視包囲して選択的に形成され、前記ソース電極と接続された第2導電型の周縁領域42をさらに備える、請求項1に記載の半導体装置。前記第1ウェル領域41と前記第2ウェル領域43とは、第2導電型の不純物濃度分布が異なる、請求項1に記載の半導体装置。前記第2ウェル領域43は、自身が接続する複数の前記第1ウェル領域41との距離の総和が最小となる平面視上の位置を覆うように形成される、請求項1に記載の半導体装置。前記第2ウェル領域43を複数備え、前記複数の第1ウェル領域41間の前記ドリフト層21内部に埋没しかつ、互いに隣り合う各前記第2ウェル領域43のそれぞれと接続して形成された、第2導電型の第3ウェル領域をさらに備える、請求項1に記載の半導体装置。前記第3ウェル領域44の上面は、前記第1ウェル領域41の下面よりも下方に形成される、請求項5に記載の半導体装置。前記第2ウェル領域43および前記第3ウェル領域44は、平面視で前記複数の第1ウェル領域41間の領域を全て覆うように形成される、請求項5に記載の半導体装置。前記第2ウェル領域43および/または前記第3ウェル領域44の下方に形成された、前記ドリフト層21の不純物濃度よりも高い不純物濃度を有する第1導電型の第1不純物領域83をさらに備える、請求項5に記載の半導体装置。前記ゲート電極50下の前記ドリフト層21表面において、前記ドリフト層21の不純物濃度よりも高い不純物濃度を有する第1導電型の第2不純物領域85,86をさらに備える、請求項1に記載の半導体装置。前記第1ウェル領域41と前記ソース領域80との間隙が前記ドリフト層21表面の至るところで同一である、請求項1に記載の半導体装置。前記第1ウェル領域41は円形である、請求項10記載の半導体装置。前記半導体基板20はワイドバンドギャップ半導体により構成される、請求項1に記載の半導体装置。しかしながら、上記のp抜き取り領域はpベース層の表面近傍で接続され、なおかつドリフト層表面からドリフト層奥の方向に延伸されているため、各単位セルの実効的なチャネル幅が減少し、かつJFET領域の一部が減少し、p抜き取り領域を設置しない場合に比べて、帰還容量は減少させることができるものの、チャネル抵抗及びJFET抵抗の増加を招くという問題があった。本発明は上記のような問題を解決するためになされたものであり、チャネル抵抗、JFET抵抗の増加を招かずに帰還容量を低減し、オン損失、スイッチング損失を低減することが可能な半導体装置を提供することを目的とする。本発明にかかる半導体装置は、第1導電型の半導体基板と、前記半導体基板表面上に形成された、第1導電型のドリフト層と、前記ドリフト層表面に選択的に複数形成された、第2導電型の第1ウェル領域と、各前記第1ウェル領域表面に選択的に形成された領域であって、当該領域と前記ドリフト層とで挟まれた各前記第1ウェル領域表面をチャネル領域として規定する第1導電型のソース領域と、前記チャネル領域上から前記ドリフト層上に渡って、絶縁膜を介して形成されたゲート電極と、前記ゲート電極下の前記ドリフト層内部において埋没しかつ、互いに隣り合う各前記第1ウェル領域のそれぞれと接続して形成され、平面視で前記複数の第1ウェル領域間の領域の一部を覆う複数の第2導電型の第2ウェル領域と、前記ソース領域と接続されるとともに、前記第1および第2ウェル領域のうち前記第1ウェル領域とのみ直接接続されて形成されたソース電極と、前記半導体基板裏面に形成されたドレイン電極とを備える。本発明にかかる半導体装置によれば、第1導電型の半導体基板と、前記半導体基板表面上に形成された、第1導電型のドリフト層と、前記ドリフト層表面に選択的に複数形成された、第2導電型の第1ウェル領域と、各前記第1ウェル領域表面に選択的に形成された領域であって、当該領域と前記ドリフト層とで挟まれた各前記第1ウェル領域表面をチャネル領域として規定する第1導電型のソース領域と、前記チャネル領域上から前記ドリフト層上に渡って、絶縁膜を介して形成されたゲート電極と、前記ゲート電極下の前記ドリフト層内部において埋没しかつ、互いに隣り合う各前記第1ウェル領域のそれぞれと接続して形成され、平面視で前記複数の第1ウェル領域間の領域の一部を覆う複数の第2導電型の第2ウェル領域と、前記ソース領域と接続されるとともに、前記第1および第2ウェル領域のうち前記第1ウェル領域とのみ直接接続されて形成されたソース電極と、前記半導体基板裏面に形成されたドレイン電極とを備えることにより、チャネル抵抗、JFET抵抗の増加を招かずに帰還容量を低減し、オン損失、スイッチング損失を低減することが可能となる。この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。以下の記載では、不純物の導電型に関して、n型を第1導電型と、p型を第2導電型として一般的に定義するが、その逆の定義でも構わない。<A.実施の形態1><A-1.構成>図1は、本実施の形態1に係る炭化珪素半導体装置、具体的には、セル構造からなるMOS構造を備えたスイッチング素子を有する炭化珪素MOSFETの上面構成を模式的に示す上面図である。本装置の4つの側面の内の一側面の上端中央部には、外部の制御回路図示せずからゲート電圧が印加されるゲートパッド78が形成されている。また、MOSFETの最小単位構造であるユニットセルが複数個並列配置された活性領域に、ユニットセルのソース電極を並列接続したソースパッド75が形成されている。そして、ソースパッド75の周囲に、ゲート配線76がゲートパッド78と接続して形成されている。各ユニットセルのゲート電極図示せずには、ゲートパッド78に印加されるゲート電圧が、ゲートパッド78およびゲート配線76を通じて供給される。なお、通常の製品では、温度センサー及び電流センサー用の電極が半導体素子に形成されている場合が多いが、それらの電極の形成の有無は、後述する本素子の効果に何らの影響を及ぼすものでは無い。加えて、ゲートパッド78の位置、個数及びソースパッド75の形状等もMOSFETによっては多種多様のケースが有り得るが、それらも、上記の電流センサー用電極等と同様に、後述する本装置の効果に何らの影響を及ぼすものでは無い。図2は、本実施の形態1に係る炭化珪素MOSFETの、炭化珪素内部の最表面近傍を模式的に示す上面図である。互いに孤立した第2導電型の第1ウェル領域41内に、第1導電型のソース領域80と第2導電型のウェルコンタクト領域46が設置されている。第1ウェル領域41群はそれを取り囲むように第2導電型の周縁領域42で取り囲まれており、さらに該周縁領域42は素子終端の第2導電型のJTE領域40で取り囲まれている。周縁領域42には、ソース電極図示せずとオーミック接続させるための第2導電型のウェルコンタクト領域47が設置されている。第1ウェル領域41のギャップ領域に存在するのがJFET領域であり、装置のオン動作時にオン電流が流れる経路の一つであり、またこのギャップ領域が、この上方に形成されるゲート電極図示せずと裏面に形成されるドレイン電極図示せずとの間の容量帰還容量の大きさを決定する要素の一つである。なお、本実施の形態1においては、図2に示すようにユニットセルが四角形で列に対して半周期ずらして互い違いに配列されている形態を記載するが、これに限らず、ユニットセルが長方形や六角形でも良いし、縦横に等ピッチで配列されていても、本発明の効果は何ら変わらない。図3は、本実施の形態1に係る炭化珪素MOSFETの、炭化珪素表面からある距離、すなわち、第1ウェル領域41程度の深さのところを模式的に示す上面図である。ここでは、第1ウェル領域41を互いに接続するように、第2導電型の第2ウェル領域43が形成されている。第2ウェル領域43は、半導体基板内部にのみ設置され、JFET領域の一部に設置されている。第2ウェル領域43を設置することで、JFET領域の開口面積が減少するため帰還容量が低減される。なお、第2ウェル領域43は、素子に逆バイアスが印加されたときに、その基板表面への投影面上で最もゲート電界強度が高くなる位置を少なくとも覆うように配置され、さらにその平面構造は後述するように多様な形態があり得る。図4は図3に示すA-A’間の断面、図5は図3に示すB-B’間の断面を模式的に示す縦断面図である。図4に示すように、本発明にかかる炭化珪素MOSFETは、第1導電型の半導体基板20表面上に形成された第1導電型のドリフト層21と、半導体基板20の裏面側に形成された、オーミック電極72およびドレイン電極77と、ドリフト層21表面に選択的に複数形成された第2導電型の第1ウェル領域41と、第1ウェル領域41表面に選択的に形成された領域であって、当該領域とドリフト層21とで挟まれた第1ウェル領域41表面をチャネル領域として規定する第1導電型のソース領域80と、第1ウェル領域41およびソース領域80内に形成された第2導電型のウェルコンタクト領域46と、ゲート電極50下のドリフト層21内部において埋没しかつ、互いに隣り合う第1ウェル領域41のそれぞれと接続して形成された第2導電型の第2ウェル領域43と、ドリフト層21表面において、第1ウェル領域41を含むセル領域を平面視包囲して選択的に形成され、ソース電極ソースパッド75と接続された第2導電型の周縁領域42と、周縁領域42表面に形成された第2導電型のウェルコンタクト領域47と、ドリフト層21表面において周縁領域42を囲むように形成された第2導電型のJTE領域40と、ドリフト層21表面に、第1ウェル領域41および周縁領域42の一部を覆うように形成されたゲート絶縁膜30と、ゲート絶縁膜30が形成されないドリフト層21表面に形成されたフィールド酸化膜31と、チャネル領域上からドリフト層21上に渡って、ゲート絶縁膜30およびフィールド酸化膜31を介して形成されたゲート電極50と、ゲート電極50およびフィールド酸化膜31上に形成された層間絶縁膜32と、層間絶縁膜32を貫通して、ゲート電極50に到達するゲートコンタクトホール64と、ゲートコンタクトホール64上に形成されたゲート配線76と、層間絶縁膜32およびゲート電極50を貫通して、ウェルコンタクト領域47上に形成されたオーミック電極71に到達するウェルコンタクトホール62と、層間絶縁膜32およびゲート電極50を貫通して、ウェルコンタクト領域46上に形成されたオーミック電極71にそれぞれ到達するソースコンタクトホール61と、ソースコンタクトホール61上に形成されたソースパッド75とを備える。このソースパッド75は、換言すれば、ソース領域80と接続されるとともに、第1ウェル領域41と周縁領域42とのみ直接接続されて形成されたソース電極である。第2ウェル領域43は、第1導電型のドリフト層21の表面から離れた位置で第1ウェル領域41と周縁領域42と接続している。そして、図2に示すユニットセルの配置に対しては、その断面方向によって図4及び図5に示すように異なった断面形状を有する。なお図5に示す場合は、図4に示す場合と断面方向が異なるが、第2ウェル領域43が断面に現れないことを除けば、ほぼ同様であるので、詳細な説明は省略する。<A-2.製造方法>次に、図6~図15に示す模式的な縦断面図を参照して、本実施の形態1に係る炭化珪素半導体装置、具体的には炭化珪素MOSFETの製造方法について記載する。なお、図6~15に示す縦断面図は、素子終端部を含まない、ユニットセルが多数配列された任意の位置で、例えば図3のC-C’の位置の縦断面図を示したものである。先ず、第1導電型の炭化珪素から成る半導体基板20を用意する。半導体基板20には炭化珪素のほか、珪素に比べてバンドギャップの大きい他のワイドバンドギャップ半導体を用いても良い。ワイドバンドギャップ半導体としては、炭化珪素の他、例えばGaNやダイヤモンド等がある。半導体基板20は、c軸方向に対して8°以下に傾斜されていても良いし、或いは、傾斜していなくても良く、どの様な面方位を有していても、本実施の形態1の効果に影響を及ぼさない。半導体基板20の上方にはエピタキシャル結晶成長層不純物濃度は例えば1×1013cm3~1×1018cm3の範囲内であり、厚みは4μm~200μmであるより成る第1導電型のドリフト層21を有する。その後、図6を参照して、フォトリソグラフィーにより加工されたレジストマスクまたは酸化膜マスクなどを利用して不純物のイオン注入を行い、第2導電型の第1ウェル領域41aを形成する。なお、図6には、該断面とはユニットセル列が半周期ずれたところに存在する第1ウェル領域41bを理解を助けるために記載している。注入時の半導体基板20は積極的に加熱を行わなくても良いし、200°C~800°Cで加熱して行っても良い。また注入不純物としては、導電型がn型の場合には窒素又はリンが好適であり、導電型がp型の場合にはアルミニウム又は硼素が好適である。また第1ウェル領域41aの深さは、ドリフト層21の底面を超えない様に設定する必要があり、例えば0.3μm~2.0μmの範囲内の値とする。また、第1ウェル領域41aの不純物濃度はドリフト層21の不純物濃度を超えており、かつ、例えば1×1015cm3~1×1019cm3の範囲内に設定される。但し、ドリフト層21の最表面近傍に限っては、炭化珪素半導体装置のチャネル領域における導電性を高めるために、第1ウェル領域41aの不純物濃度がドリフト層21の不純物濃度を下回っていても良い。なお、第1ウェル領域41aの分布は、図7に示すように深さ方向に横方向広がりが多い形状であっても逆テーパー形状、図8に示すように深さ方向に横方向広がりが少ない形状であってもテーパー形状よい。特に、第1ウェル領域41aの分布として最表面側の不純物濃度を薄く、奥側を濃くなるように不純物のイオン注入によって形成した場合、奥側における注入不純物の横方向への散乱が大きくなるため、図7のような構造が容易に得られる。次に、図示しないが第2導電型の周縁領域42、第2導電型のJTE領域40を同様に不純物のイオン注入によって形成する。なお、第1ウェル領域41と周縁領域42の不純物濃度及び注入深さは、同一であれば1度の写真製版処理によってパターニングしても良く、その場合、処理工数の削減やチップコストの低減に繋がるが、同一でなくても良い。すなわち、チャネルの伝導に寄与しない周縁領域42においては、素子のスイッチングによって誘起される電荷による電位発生による素子破壊を防ぐために第2導電型の導電率を高くする目的で、より高濃度で第2導電型の不純物を注入しても良い。なお図4に示すように、周縁領域42とJTE領域40とは、ドリフト層21内で接続されている。また図4に示すように、第1ウェル領域41と周縁領域42とは、ドリフト層21内で直接接続されていない。続いて、図9に示すように、フォトリソグラフィーにより加工されたレジストマスクまたは酸化膜マスクなどを利用して不純物のイオン注入を行い、第2導電型の第2ウェル領域43を形成する。第2ウェル領域43の深さは、ドリフト層21の底面を超えない様に設定し、例えば0.3μm~3.0μmの範囲内の値とする。第2ウェル領域43の不純物濃度は、ドリフト層21の不純物濃度を超えており、且つ、例えば1×1015cm3~1×1021cm3の範囲内に設定され、より好ましくは、1×1016cm3~1×1019cm3の範囲内に設定される。第2ウェル領域43の不純物濃度は、第1ウェル領域41の不純物濃度とは異なっていてもよい。第2ウェル領域43は、図9に示すように、第1ウェル領域41と同じ深さに形成されていても良く、図10に示すように、第1ウェル領域41aよりも深く形成されていても良い。但し図10においても、第1ウェル領域41aと第2ウェル領域43とは、第1ウェル領域41aの下部で接続されている。なお、第2ウェル領域43は、第1ウェル領域41a、41b間のJFET領域に形成されるが、その平面配置及び構造については後述する。第2ウェル領域43は第1ウェル領域41aとは同時に形成されない。また、第2ウェル領域43は、第1ウェル領域41aと周縁領域42とを接続するように形成される。次に、図11に示すように、フォトリソグラフィーにより加工されたレジストマスクまたは酸化膜マスクなどを利用して不純物のイオン注入を行い、第1導電型のソース領域80、第1導電型のフィールドストッパー領域図示せずを形成する。第1導電型のソース領域80の深さに関しては、その底面が第1ウェル領域41の底面を超えない様に設定され、その不純物濃度の値は、第1ウェル領域41の不純物濃度の値を超えており、且つ、その値は例えば1×1017cm3~1×1021cm3の範囲内の値に設定されている。さらに、第1ウェル領域41、周縁領域42とソースパッド75との良好な金属接触を実現するために、第1ウェル領域41、周縁領域42の不純物濃度よりも高い第2導電型の不純物濃度を有するウェルコンタクト領域46、ウェルコンタクト領域47図示せずをイオン注入により形成する。尚、該イオン注入は、150°C以上の基板温度で実行されることが望ましい。このような温度範囲にすることで、シート抵抗の低い第2導電型の層が形成される。なお、図11から図15までにおいて、第1ウェル領域41bにおいても第1ウェル領域41aと同様にソース領域80及びウェルコンタクト領域46が形成されるが、ここでは理解を助けるために図示していない。なお、この直後、もしくはこれまでの注入工程のどこかで、もしくはこれまでの注入工程の始めに、図12に示すように基板全面に第1導電型の不純物をイオン注入して、ゲート電極50下のドリフト層21表面において、ドリフト層21の不純物濃度よりも高い不純物濃度を有する第1導電型の第2不純物領域としての高濃度層85を形成しても良いし、図13に示すように、フォトリソグラフィーにより加工されたレジストマスクまたは酸化膜マスクなどを利用してJFET領域に第1導電型の不純物のイオン注入を行い、第1導電型の第2不純物領域としての電流制御層86を形成しても良い。これらはいずれもJFET領域の抵抗を低減することができるため、本装置のオン抵抗を低減することができる。なお高濃度層85及び電流制御層86の不純物濃度は、第1ウェル領域41内の第2導電型の最大不純物濃度よりも低く、第2ウェル領域43内の第2導電型の最大不純物濃度よりも低く、ドリフト層21内の第1導電型の不純物濃度よりも高い。その値は例えば1×1016cm3~1×1018cm3の範囲内に設定されており、その深さ方向の濃度分布は一様でなくても良い。さらに、高濃度層85及び電流制御層86は、第2ウェル領域43の最表面深さよりも浅くてもJFET抵抗の低減効果を奏するが、図12及び図13に示すように第1ウェル領域41の深さよりも深くまで形成されていても構わない。この場合は、JFET抵抗の減少と共に、JFET領域の広がり抵抗が減少することで、炭化珪素半導体装置のオン抵抗が減少する。特に、図12に示す高濃度層85が第1ウェル領域41の深さよりも深く形成されている構造によれば、逆バイアス印加時における第1ウェル領域41とドリフト層21との間のアバランシェ降伏をより安定に起こさせる効果もある。なお、高濃度層85は、図6で示すイオン注入を行う前に、ドリフト層21上にエピタキシャル成長されたものであっても良い。さらに、高濃度層85と電流制御層86との両方を形成しても良い。その後、アルゴン又は窒素等の不活性ガス雰囲気、若しくは、真空中に於いて1500°C~2200°Cの範囲内の温度で0.5分~60分の範囲内の時間で熱処理を行うことで、注入された不純物が電気的に活性化する。該熱処理時においては、ドリフト層21の表面、もしくはドリフト層21の表面と半導体基板20の裏面と端面とを、炭素からなる膜で覆われた状態で行っても良い。このようにすることで、熱処理時における装置内の残留水分や残留酸素などによるエッチングによるドリフト層21の表面荒れ発生を防ぐことが出来る。次に、熱酸化によるシリコン酸化膜の形成及びフッ酸による該酸化膜の除去によって表面変質層を除去して清浄な面を得た後に、活性領域のみを開口してそれ以外の領域をシリコン酸化膜で覆うフィールド酸化膜31をCVD法などによって堆積し、パターニングを行う図示せず。フィールド酸化膜31の膜厚は、0.5μm~2μmあれば良い。次に、図14に示すように、例えば熱酸化法又は堆積法又はそれらの後にNOやN2Oなどの窒化ガス雰囲気やアンモニア雰囲気における熱処理によって、ゲート絶縁膜30を形成する。そして、ゲート電極材料となるポリシリコンをCVD法により堆積し、フォトリソグラフィー及びドライエッチングによってゲート電極50をパターニングし、図に示す構造を得る。このポリシリコンには、リンや硼素が含まれて低シート抵抗であることが望ましい。リンや硼素は、ポリシリコンの製膜中に取り込まれても良いし、イオン注入とその後の熱処理によって活性化することによっても良い。さらに、このゲート電極はポリシリコンと金属及び金属間化合物の多層膜であっても良い。次に図15に示すように、層間絶縁膜32をCVD法などによって堆積した上で、例えばドライエッチング法によって、ソースパッド75によりその後に充填されるべきソースコンタクトホール61、ウェルコンタクトホール62図示せずを形成する。ここで、ゲート配線76図示せずにより、その後に充填されるべきゲートコンタクトホール64図示せずを同時に形成しても良い。このようにすることでプロセス工程を簡略化でき、チップ製造時のコストを削減できる。次に、層間絶縁膜32が開口されているソースコンタクトホール61、ウェルコンタクトホール62図示せずの、炭化珪素が現れている部分にオーミック電極71を形成する。オーミック電極71は、ソース領域80とウェルコンタクト領域46、ウェルコンタクト領域47図示せずとのオーミック接触形成に用いられる。このオーミック電極71の形成方法としては、基板全面にNiを主とした金属膜を製膜したあとに、600~1100°Cでの熱処理によって炭化珪素との間にシリサイドを形成し、層間絶縁膜32上に残留したNiを主とした金属膜を、硝酸や硫酸や塩酸やそれらの過酸化水素水との混合液などを用いたウェットエッチングにより除去することで形成できる。なお、オーミック電極71を形成する過程で、半導体基板20の裏面に同様の金属膜を製膜した後に、熱処理を行って裏面のオーミック電極72を形成しても良い。このようにすることで、炭化珪素の半導体基板20と後に製膜するドレイン電極77間で良好なオーミック接触が形成される。なお、オーミック電極71はいたる所で同一の金属間化合物からなっていても良いし、p型n型のそれぞれに適した別々の金属間化合物からなっていても良い。すなわち、オーミック電極71は第1導電型のソース領域80に対して十分低いオーミックコンタクト抵抗を有していることが、作製されるMOSFETのオン抵抗低減に重要であるが、同時に第2導電型のウェルコンタクト領域46、ウェルコンタクト領域47図示せずに対しても、MOSFETに内蔵して作製されるボディーダイオードの順方向特性改善のために低コンタクト抵抗であることが求められるためである。これは、写真製版技術を用いて金属膜のパターニングをそれぞれで行うことで実現可能である。なお、層間絶縁膜32上に残留したNiを主とした金属膜を除去した後に、再度熱処理を行っても良い。ここでは先の熱処理よりも高温で行うことで、さらに低コンタクト抵抗なオーミック接触が形成される。なお、先の工程でゲートコンタクトホール64図示せずが形成されていたら、ゲートコンタクトホール64の底面に存在するゲート電極50にシリサイド層が形成される。先の工程でゲートコンタクトホール64を形成していなければ、引き続いて写真製版とエッチングによって、ゲート配線76図示せずによりその後に充填されるべきゲートコンタクトホール64を形成する。引き続いて、Al、Cu、Ti、Ni、Mo、W、Taやそれらの窒化物やそれらの積層膜やそれらの合金から成る配線金属をスパッタ法や蒸着法によって形成し、その後にパターニングを行うことで、ゲート配線76、ゲートパッド78図1参照、ソースパッド75を形成する。更に、裏面のオーミック電極72上にTiやNiやAgやAuなどの金属膜を形成してドレイン電極77を形成することにより、図15で示される炭化珪素MOSFETが完成される。なお、本工程における終端領域を含む断面構造が図4及び図5である。また図示しないが、表面側をシリコン窒化膜やポリイミドなどの保護膜で覆っていても良い。それらは、ゲートパッド78及びソースパッド75のしかるべき位置で開口され、外部の制御回路と接続できるようになっている。<A-3.動作>次に、本実施の形態により作製される炭化珪素半導体装置の動作と、第2ウェル領域43の平面配置について記載する。本実施の形態1の炭化珪素半導体装置は、MOSFETを構成する複数のユニットセルと、それらを取り囲むpnダイオードが電気的に並列に接続されている。このユニットセルの平面的な配置は、例えば図2で示したものを含めて図16~18に示す。図16~18はドリフト層21の最表面近傍の一部を表しており、図16は図1~5で示した四角形セルが互い違いに配置されたもの、図17は四角形セルが等間隔で配置されたもの、図18は六角形セルが最密充填で配置されたものである。第1ウェル領域41のギャップにはドリフト層21が存在しており、その直上には、ゲート絶縁膜30及びゲート電極50が存在している図4参照。ところで、ゲート電極とドレイン電極間の帰還容量は、該ギャップ領域の面積に概比例し、また、帰還容量が大きいほどMOSFETのスイッチング動作時における損失スイッチング損失が大きくなることが知られている。図15のDで囲む領域を見ると、対となる第1ウェル領域41a、41bの間隙に第2ウェル領域43が存在することによって、実効的な該ギャップ領域の面積が減少し、帰還容量が小さくなる効果がある。すなわち、スイッチング損失を低減させることが可能となる。この第2ウェル領域43の平面配置について述べる。図2及び図16~18に示すセル構造をユニットセルに持つ縦型のMOSFETにおいて、ドレイン電極77に逆バイアスが印加されたオフ状態を保持するとき、JFET領域直上に存在するMOS構造のゲート絶縁膜30に高電界が誘起される。最も高電界となる箇所は、第1ウェル領域41からJFET領域に伸びる空乏層による遮蔽効果が弱くなる、図16~18にそれぞれEで示す地点である。すなわち、隣接する複数の第1ウェル領域41との距離の総和が最小となる平面視上の位置を覆うような地点である。特に、実際の製造プロセスにおいては、写真製版におけるレジストパターン精度に依存して、図19~21にそれぞれ示すように、第1ウェル領域41などのパターンの角が丸みを帯びることがしばしばである。従って、地点Eにおける電界強度は、図16~18に示す場合よりもさらに高まることになる。その様子を図30に示す。図30は、第1ウェル領域41を形成するAl注入直後の炭化珪素半導体表面の電子顕微鏡写真である。角がとがった正方形のクロムマスク抜きパターンを用いているが、写真製版後のレジストパターンにおいて角に半径0.5μm程度の丸みを帯びるために、第1ウェル領域41もこれを反映して、丸みを帯びた構造が形成されている様子がわかる。従って、Eを含む近傍を第2導電型の層で覆うことが、ゲート絶縁膜30に印加される電界を弱めることになり、ゲート絶縁膜30の信頼性確保の観点からも好ましい。その地点Eを覆いつつ、第1ウェル領域41を相互に接続させる第2ウェル領域43の平面的な配置基板表面への投影図を図22~25に示す。これらに対応する実際の配置を図26~29にそれぞれ示す。図22、図23に示す四角形セルが交互配置されている場合は、第1ウェル領域41のセルの隣接する2つの領域の頂点と対向するセルの中央を結ぶ三角形の重心位置Eを含むように、図22で示す四角形や図23で示す三角形の第2ウェル領域43が挙げられる。第2ウェル領域43の面積が図22の方が大きいために、帰還容量の低減効果が大きく、一方図23においてはJFET領域を遮蔽する領域が少ないので、JFET領域のオン動作時の抵抗増を抑止できる。図24の四角形セル及び図25の六角形セルにおいては、第1ウェル領域41のセルの隣接する4つないし3つの領域の頂点を結ぶ四角形ないし三角形の重心位置を含むように、図24で示す四角形や図25で示す三角形が挙げられる。図31に、図27の構造を実際に作製した炭化珪素半導体表面の電子顕微鏡写真を示す。丸みを帯びた四角形の第1ウェル領域41に対して、隣接する第1ウェル領域41間に三角形の第2ウェル領域43が形成され、第2ウェル領域43が第1ウェル領域41を相互に接続させている。第2ウェル領域43を配置することで、第1ウェル領域41の角が丸みを帯びることによる地点E図23参照における電界強度上昇を抑え、かつ帰還容量を低減することができる。本発明の特徴的な点は、図22~図25に図示したように、第1ウェル領域41を第2ウェル領域43によって接続することで、帰還容量の低減やゲート絶縁膜30への高電界印加抑止による信頼性向上、さらには、ボディーダイオードの接合面積増加による順方向電流の増加などの効果を奏することである。さらに、図4、図5や図15に示すように、第2ウェル領域43がドリフト層21の最表面に存在していないことで、オン抵抗の大きな増大を生じさせること無く帰還容量の低減を行えることである。図22~図25に示す第2ウェル領域43がドリフト層21の最表面まで延在していると、第1ウェル領域41とソース領域80及びJFET領域によって表面に形成されるチャネルの一部を第2導電型領域で閉塞してしまうことで、単位セル面積当たりのチャネル幅を減少させ、更には、JFET領域にオン動作時にゲート電界によって誘起されるキャリアの生成領域を奪うことで、オン抵抗を増加させる。本発明は第2ウェル領域43がドリフト層21の表面に存在しないために、このような不具合を発生させないことから、オン抵抗の大きな増大を生じさせること無く帰還容量の低減を行える特徴がある。このような第2ウェル領域43の構造は、図32の数値計算結果に示すように、炭化珪素からなるドリフト層21に例えばAlの700keV注入を行うことで、JFET領域のn型層を持ちつつ、およそ深さ0.3μm~1.0μmまでをp型層、さらに1.0μmから奥側でn型層という構造を作製できる。ここで、図の縦軸はAl濃度を示し、横軸は表面からの深さnmを示す。ドリフト層21の最表面まで延在しないように、p型層が形成される。なお、本計算ではドリフト層の不純物濃度を2×1016cm3とした。特に炭化珪素中の不純物の熱拡散が従来のシリコン中の熱拡散に比べて少なく、高温の活性化熱処理を施しても注入時の分布をほぼ保ち、熱拡散による不純物濃度の平滑化が抑止されるため、図1~5や図6~15で示した第2ウェル領域43の構造が容易に作製される。<A-4.効果>本発明にかかる実施の形態1によれば、半導体装置において、第1導電型の半導体基板20と、半導体基板20表面上に形成された、第1導電型のドリフト層21と、ドリフト層21表面に選択的に複数形成された、第2導電型の第1ウェル領域41と、各第1ウェル領域41表面に選択的に形成された領域であって、当該領域とドリフト層21とで挟まれた各第1ウェル領域41表面をチャネル領域として規定する第1導電型のソース領域80と、チャネル領域上からドリフト層21上に渡って、絶縁膜であるゲート絶縁膜30を介して形成されたゲート電極50と、ゲート電極50下のドリフト層21内部において埋没しかつ、互いに隣り合う各第1ウェル領域41のそれぞれと接続して形成され、平面視で複数の第1ウェル領域41間の領域の一部を覆う複数の第2導電型の第2ウェル領域43と、ソース領域80と接続されるとともに、第1および第2ウェル領域41、43のうち第1ウェル領域41とのみ直接接続されて形成されたソース電極と、半導体基板20裏面に形成されたドレイン電極77とを備えることで、チャネル領域とならない位置に第2ウェル領域43を形成し、チャネル幅の減少によるチャネル抵抗、JFET抵抗の増加を招かずに帰還容量を低減し、半導体装置のオン損失、スイッチング損失を低減することが可能となる。また、本発明にかかる実施の形態1によれば、半導体装置において、第1ウェル領域41と第2ウェル領域43とは、第2導電型の不純物濃度分布が異なることで、チャネル特性に影響を与えずに帰還容量を低減することが可能となる。また、本発明にかかる実施の形態1によれば、半導体装置において、第2ウェル領域43は、自身が接続する複数の第1ウェル領域41との距離の総和が最小となる平面視上の位置を覆うように形成されることで、逆バイアス時におけるゲート絶縁膜30への高電界印加が抑制されて、ゲート絶縁膜30の信頼性が向上する。また、本発明にかかる実施の形態1によれば、半導体装置において、ゲート電極50下のドリフト層21表面において、ドリフト層21の不純物濃度よりも高い不純物濃度を有する第1導電型の第2不純物領域である高濃度層85、電流制御層86をさらに備えることで、JFET領域の抵抗を低減することが可能となる。また、本発明にかかる実施の形態1によれば、半導体装置において、半導体基板20がワイドバンドギャップ半導体により構成されることにより、耐電圧性が向上し、許容電流密度が高くなるため、半導体装置の小型化が可能となる。また電力損失が低くなるため、半導体装置の高効率化が可能である。<B.実施の形態2><B-1.構成>図33~35は、本実施の形態2に係る炭化珪素半導体装置、具体的には炭化珪素MOSFETのユニットセルを示す図であり、図36~40は、本実施の形態2に係る炭化珪素半導体装置、具体的には炭化珪素MOSFETのユニットセルと第2ウェル領域43の平面配置を示す図基板表面への投影図である。本実施の形態2においては、ドリフト層21表面における第1ウェル領域41とソース領域80の間隙で定義されるチャネル長がユニットセル内の至るところで同一である。すなわち、図33に示す四角形のユニットセルの角部においては、地点Jを中心とする90°の円弧パターン半径r1及び半径r2によってそれぞれ第1ウェル領域41及びソース領域80が形成される。また、図34に示す六角形のユニットセルの角部においては、地点Jを中心とする60°の円弧パターン半径r1及び半径r2によってそれぞれ第1ウェル領域41及びソース領域80が形成される。さらに、図35に示す円形のユニットセルにおいては、ユニットセルの中心となる地点Jを中心とする円弧パターン半径r1及び半径r2によってそれぞれ第1ウェル領域41及びソース領域80が形成される。<B-2.動作>このような第1ウェル領域41及びソース領域80を形成することで、ユニットセル内におけるチャネル長が均一化される。従来の例えば図16に示す正方形のユニットセルの角部においては、角部以外の場所に比べて第1ウェル領域41とソース領域80の間隙が最大で1.41倍長くなっており、この部分でのチャネル抵抗が高くなっていた。さらには、角の頂点近傍では、角を形成する二辺二方向からの距離が最短となって電流集中が発生していた。すなわち、角部においてはオン電流の分布が不均一であり、素子信頼性の観点からは問題であった。本実施の形態によるユニットセル構造においては、チャネル長がユニットセル内の至る所で一定であるために、過度の電流集中が発生せず、素子の信頼性を向上する効果を奏する。なお、このような第1ウェル領域41及びソース領域80の形成方法については、それぞれ別々のマスクを用いた不純物のイオン注入によってもよいが、第1ウェル領域41のマスクを用いたウェル注入処理後に、マスクをチャネル長の分だけ太らせてソース注入のマスクとしても良いし、ソース領域80のマスクを用いたソース注入処理後に、チャネル長の分だけ細らせてウェル注入のマスクとしても良い。例えば多結晶シリコンを用いたウェル注入マスクに対して、注入処理後に酸化処理を施して多結晶シリコンの周囲に熱酸化膜を形成して複合マスクとしてソース注入を行うことで、体積増加分に対応したチャネル長を実現することができる。また、シリコン酸化膜やフォトレジストを用いたソース注入マスクに対して、注入処理後に酸化膜やレジストの等方性エッチングを行った後にウェル注入を行うことで、体積減少分に対応したチャネル長を実現することができる。このようなチャネル長決定のセルフアライン手法は、ユニットセルの中心に対して対称性の優れた図35に示す円形のユニットセル構造において、一定のチャネル長を実現する上でより効果を奏する。これは、酸化やエッチングなどの化学的な手法によって注入マスクの構造変形を行う場合、角部と直線部分とでは反応速度が異なることがしばしば発生するために、必ずしも全方位に同じ長さだけ体積増加または体積減少するわけではなく、結果としてチャネル長のアンバランスを招くためである。なお、図33と図34に示す四角形及び六角形の角部の曲率半径は、第1ウェル領域41よりも小さいソース領域80において0.5μm以上あれば、従来の写真製版技術によって十分解像される。また、曲率半径を大きくし過ぎると、四角形及び六角形の元々のチャネル幅に比較して減少幅が大きくなり、チャネル抵抗を増大させるため、ソース領域80の曲率半径として2.0μm程度あればよい。ところで、チャネル長を一定にするには、四角形のソース領域80の角部を90°、または六角形のソース領域の角部を120°のままにして丸みを持たせず、第1ウェル領域41の角部のみに丸みを持たせるユニットセル構造も考えられる。しかしながら、実施の形態1で示したように、上記のような鋭角パターンを注入マスクとして作製することは容易ではなく、図30に示すように丸みを帯びることがしばしばであり、結果としてチャネル長一定とはならない。例え鋭角パターンの注入マスクが形成できたとしても、オン電流はソース領域80の角部に集中することになり、信頼性の観点からは好ましくない。ところで、図33~35に示す第1ウェル領域41のような角部に丸みを持たせたユニットセル構造においては、図36~40に示すように、丸みがない構造と比べて第1ウェル領域の間隙JFET長が一部で増加し、JFET開口領域にかかる電界が増加する懸念がある。ここで、本発明で示す第2ウェル領域43を配することで高電界印加を抑制し、ゲート酸化膜の信頼性劣化を抑制する効果を奏する。本構造によって帰還容量が低減され、またボディーダイオードの接合面積が増加することで、ボディーダイオードの順方向電流の増加がはかられることは言うまでもない。<B-3.効果>本発明にかかる実施の形態2によれば、半導体装置において、第1ウェル領域41とソース領域80との間隙がドリフト層21表面の至るところで同一であるので、オン動作時におけるチャネル領域のオン電流分布が均一化され、素子の信頼性が向上する。また、本発明にかかる実施の形態2によれば、半導体装置において、第1ウェル領域41が円形である場合ユニットセルの中心に対して対称性が優れているので、セルフアライン手法を用いたマスクの形成により一定のチャネル長を実現することができる。<C.実施の形態3><C-1.構成>図41~43は、本実施の形態3に係る炭化珪素半導体装置、具体的には炭化珪素MOSFETのユニットセルの平面配置を示す図基板表面への投影図である。本実施の形態3においては、孤立した複数の第2ウェル領域43間のドリフト層21内部に埋没しかつ、互いに隣り合う各第2ウェル領域43のそれぞれと接続して形成された第3ウェル領域44をさらに備える。ここで、第3ウェル領域44はJFET領域もしくはその下方に存在し、ドリフト層21表面には存在していない。また、第2ウェル領域43と同じ深さ、または第2ウェル領域43よりも深く存在している。すなわち、第3ウェル領域44は第1ウェル領域41とは直接接続していない。さらに、第3ウェル領域44は周縁領域42とは直接接続していない。<C-2.動作>このような第3ウェル領域44を形成することで、帰還容量の更なる低減によるスイッチング損失の低減が図られる。また、ボディーダイオードの接合面積がさらに増加することで、順方向電流の増加がはかられる。また、第2ウェル領域43が第1ウェル領域41と底面近傍で接し、第3ウェル領域44が第2ウェル領域43の底面近傍で接するような構造とすることで、第3ウェル領域44を挿入したことによるJFET領域の狭窄化が緩和される。すなわち、第1ウェル領域41と第3ウェル領域44のギャップが基板奥方向に広がるために、JFET抵抗の大幅な増加を防ぐことが出来る。さらに、図44~46に示す基板表面への投影図で見たときの第3ウェル領域44の配置、すなわち、JFET領域が第3ウェル領域44で全て埋められた構造とすることも、帰還容量の更なる低減のために効果的である。図45の平面構造について、図47~49にその詳細に説明する。図47~49は、図45におけるF-F’間、G-G’間、H-H’間の断面構造を示している。すなわち、第2ウェル領域43は図48に示すように、第1ウェル領域41とこの下方において接続されている。第3ウェル領域44は図49に示すように、第2ウェル領域43とこの下方において接続されている。図47に示すように、JFET開口領域はその下方の第3ウェル領域44によってその投影面が覆われているが、図47のKで示すように、第1ウェル領域41と第3ウェル領域44との間にギャップを設けて配置することもできる。このようにすることで、該ギャップをオン電流が流れるために、素子がオンしなくなる不具合を生じさせることなく、帰還容量の大幅な低減が行える。また、JFET領域の開口領域を立体的に広げることになり、オン抵抗を低減できる。なお、図47~49において示す構成は、第3ウェル領域44を有することを除いては実施の形態1に示した構成と同様であるので、他の構成の詳細な説明を省略する。<C-3.効果>本発明にかかる実施の形態3によれば、半導体装置において、第2ウェル領域43を複数備え、複数の第1ウェル領域41間のドリフト層21内部に埋没しかつ、互いに隣り合う各第2ウェル領域43のそれぞれと接続して形成された、第2導電型の第3ウェル領域44をさらに備えることで、帰還容量とスイッチング損失の低減が可能となり、またボディーダイオードのオン電流を大きくできる。また、本発明にかかる実施の形態3によれば、半導体装置において、第3ウェル領域44の上面は、第1ウェル領域41の下面よりも下方に形成されることで、JFET領域の開口領域を立体的に広げることが出来るので、オン抵抗を低減できる。また、本発明にかかる実施の形態3によれば、半導体装置において、第2ウェル領域43および第3ウェル領域44は、平面視で複数の第1ウェル領域41間の領域を全て覆うように形成されることで、帰還容量の更なる低減が可能となる。<D.実施の形態4><D-1.構成>図50は、本実施の形態4に係る炭化珪素半導体装置、具体的には炭化珪素MOSFETのユニットセルの断面構造を示す図である。本実施の形態4においては、第2ウェル領域43を不純物の注入で形成したときに、ここで用いた注入マスクをそのまま用いて第1導電型の不純物を連続的に注入して、第1導電型の第1不純物領域としての電流広がり層83を設けたことに特徴がある。電流広がり層83は、ドリフト層21よりも高い不純物濃度を持ち、具体的には例えば2×1013cm3~2×1018cm3の範囲内であり、その深さはドリフト層21を超えず、せいぜい1μmである。なお、図50において示す構成は、電流広がり層83を有することを除いては実施の形態1に示した構成と同様であるので、他の構成の詳細な説明を省略する。<D-2.動作>第2ウェル領域43の形成と同じマスクを用いた自己整合的な手法によって電流広がり層83を設けることによって、オン動作時にJFET領域を抜けた電流が低抵抗な電流広がり層83の存在する横方向へ広がりやすくなるため、JFET広がり抵抗を低減することができる。特に、電流広がり層83を第1導電型の不純物の注入によって形成することにより、注入時の横方向広がりの効果によって、同じ注入マスクを用いていても第2ウェル領域43よりもより横方向に広がった領域を作製できるため、JFET抵抗の低減効果はより顕著になる。なお、この第1導電型の不純物の注入時に、基板表面に対して鉛直方向から水平方向に若干傾斜した角度で注入斜め注入することによって、横方向広がりをさらに持たせて電流広がり層83を作製しても良い。このような電流広がり層83の広がり構造は、図51の数値計算結果に示すように、炭化珪素からなるドリフト層21に、例えばアルミニウムの700keV注入によるp型層と窒素の1.3MeV注入によるn型層形成を行うことで、およそ深さ0.3μm~1.0μmまでの第2ウェル領域43の形成と、そこから1.3μm程度までの電流広がり層83という縦構造が作製できる。ここで、図の縦軸はAlまたはN濃度を示し、横軸は表面からの深さnmを示す。特に炭化珪素中の不純物の熱拡散が従来のシリコン中の熱拡散に比べて少なく、高温の活性化熱処理を施しても注入時の分布をほぼ保ち、熱拡散による不純物濃度の平滑化が抑止されるため、図51で示したような構造が容易に作製される。また、実施の形態3で示した第3ウェル領域44を形成時に、同様の自己整合的な手法によって、第3ウェル領域44の下方に第1導電型の電流広がり層83を形成しても、同様の効果を奏する。<D-3.効果>本発明にかかる実施の形態4によれば、半導体装置において、第2ウェル領域43および/または第3ウェル領域44の下方に形成された、ドリフト層21の不純物濃度よりも高い不純物濃度を有する第1導電型の第1不純物領域である電流広がり層83をさらに備えることで、JFET領域の広がり抵抗を低減できる。尚、本実施の形態1、2、3、4で示される上記効果は、その構造を形成するための製造方法により効果に影響が出ることはない。従って、本実施の形態1、2、3、4で一例として記載した製造方法以外の製造方法を用いて本装置を作製したとしても、既述した効果に影響を与えるものではない。以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。また、本発明に於いては、半導体素子が縦型のMOSFETである場合を開示しているが、例えば図4に示す半導体基板20と裏面側のオーミック電極72との間に第2導電型からなるコレクタ層を設けることで、IGBTのセル領域を有する半導体素子を構成しても既述した本発明の効果が同様に奏される。従って、本発明の効力が及ぶ射程範囲は、MOSFET或いはIGBT等のMOS構造を有するスイッチング素子としての半導体素子であると言える。また、本発明に於いては、実施の形態1、2、3、4で記載したMOS構造を有する半導体素子自体を狭義の意味で半導体装置と定義する他、例えば、当該半導体素子を、当該半導体素子に対して逆並列に接続されるフリーホイールダイオード及び当該半導体素子のゲート電圧を生成印加する制御回路等と共にリードフレームに搭載して封止して成るインバータモジュールの様な、当該半導体素子を組み込んで応用して成るパワーモジュール自体をも、広義の意味で半導体装置と定義する。この発明は詳細に説明されたが、上記した説明は、全ての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。"