"シリコン基板の上に形成されたAlNバッファ層の上に形成され、交互に積層された複数のAlN下地層と複数のGaN下地層とを含む積層下地層と、前記積層下地層の上に設けられ、窒化物半導体を含みSi濃度が1×1018cm-3未満の機能部低濃度層と、前記機能部低濃度層の上に設けられ、Si濃度が1×1018cm-3以上の機能部高濃度層と、を含む機能層と、を備え、前記複数のGaN下地層のうちで前記シリコン基板に最も近い基板側GaN下地層は、Si濃度が5×1018cm-3未満の第1低濃度下地部と、Si濃度が5×1018cm-3未満の第2低濃度下地部と、前記第1低濃度下地部と前記第2低濃度下地部との間に設けられ、Si濃度が5×1018cm-3以上で、前記第1低濃度下地部の厚さ及び前記第2低濃度下地部の厚さの合計よりも薄い局所高濃度下地部と、を有することを特徴とする窒化物半導体素子。前記局所高濃度下地部の厚さは、0.1ナノメートル以上50ナノメートル以下であることを特徴とする請求項1記載の窒化物半導体素子。前記複数のGaN下地層のうちの前記基板側GaN下地層を除く全ての前記GaN下地層は、前記Si濃度が5×1018cm-3未満であることを特徴とする請求項1または2に記載の窒化物半導体素子。前記機能部高濃度層の厚さは、1.5マイクロメートル以上、4マイクロメートル以下であることを特徴とする請求項1~3のいずれか1つに記載の窒化物半導体素子。前記機能層は、前記機能部高濃度層の上に設けられ、複数の障壁層と、前記複数の障壁層どうしの間に設けられた井戸層と、を含む発光部と、前記発光部の上に設けられ、窒化物半導体を含み、Mg、Zn及びCの少なくともいずれかを含むp形半導体層と、をさらに含むことを特徴とする請求項1~4のいずれか1つに記載の窒化物半導体素子。シリコン基板の上に形成されたAlNバッファ層の上に形成された機能層であって、交互に積層された、窒化物半導体を含みSi濃度が5×1018cm-3未満の複数の機能部低濃度層と、Si濃度が5×1018cm-3以上の複数の機能部高濃度層と、を含む機能層を備え、前記複数の機能部高濃度層のそれぞれの厚さは、前記機能部低濃度層のそれぞれの厚さよりも薄いことを特徴とする窒化物半導体素子。前記複数の機能部高濃度層のそれぞれの厚さは、0.1ナノメートル以上50ナノメートル以下であることを特徴とする請求項6記載の窒化物半導体装置。前記AlNバッファ層の上であり前記機能層の下に形成された積層下地層をさらに備え、前記積層下地層は、交互に積層された複数のAlN下地層と複数のGaN下地層とを含む積層下地層と、を含み、前記複数のGaN下地層のうちで前記シリコン基板に最も近い基板側GaN下地層は、Si濃度が5×1018cm-3未満の第1低濃度下地部と、Si濃度が5×1018cm-3未満の第2低濃度下地部と、前記第1低濃度下地部と前記第2低濃度下地部との間に設けられ、Si濃度が5×1018cm-3以上で、前記第1低濃度下地部の厚さ及び前記第2低濃度下地部の厚さの合計よりも薄い局所高濃度下地部と、を有することを特徴とする請求項6または7に記載の窒化物半導体素子。シリコン基板と、前記シリコン基板の上に設けられたAlNバッファ層と、前記AlNバッファ層の上に設けられ、交互に積層された複数のAlN下地層と複数のGaN下地層とを含む積層下地層と、前記積層下地層の上に設けられ、窒化物半導体を含みSi濃度が5×1018cm-3未満の機能部低濃度層と、前記機能部低濃度層の上に設けられ、Si濃度が5×1018cm-3以上の機能部高濃度層と、を含む機能層と、を備え、前記複数のGaN下地層のうちで前記シリコン基板に最も近い基板側GaN下地層は、Si濃度が5×1018cm-3未満の第1低濃度下地部と、Si濃度が5×1018cm-3未満の第2低濃度下地部と、前記第1低濃度下地部と前記第2低濃度下地部との間に設けられ、Si濃度が5×1018cm-3以上で、前記第1低濃度下地部の厚さ及び前記第2低濃度下地部の厚さの合計よりも薄い局所高濃度下地部と、を有することを特徴とすることを特徴とする窒化物半導体ウェーハ。シリコン基板と、前記シリコン基板上に設けられたAlNバッファ層と、前記AlNバッファ層上に設けられた機能層と、を備え、前記機能層は、交互に積層された、窒化物半導体を含みSi濃度が5×1018cm-3未満の複数の機能部低濃度層と、Si濃度が5×1018cm-3以上の複数の機能部高濃度層と、を含み、前記複数の機能部高濃度層のそれぞれの厚さは、前記機能部低濃度層のそれぞれの厚さよりも薄いことを特徴とする窒化物半導体ウェーハ。シリコン基板の上に設けられたAlNバッファ層の上に、複数のAlN下地層と複数のGaN下地層とを交互に積層して積層下地層を形成し、前記積層下地層の上に、窒化物半導体を含みSi濃度が5×1018cm-3未満の機能部低濃度層を形成し、前記機能部低濃度層の上に、Si濃度が5×1018cm-3以上の機能部高濃度層を形成して機能層を形成し、前記積層下地層の形成は、前記複数のGaN下地層のうちで前記シリコン基板に最も近い基板側GaN下地層の形成において、Si濃度が5×1018cm-3未満の第1低濃度下地部と、Si濃度が5×1018cm-3未満の第2低濃度下地部と、前記第1低濃度下地部と前記第2低濃度下地部との間に設けられ、Si濃度が5×1018cm-3以上で、前記第1低濃度下地部の厚さ及び前記第2低濃度下地部の厚さの合計よりも薄い局所高濃度下地部と、形成することを含むことを特徴とする窒化物半導体層の製造方法。シリコン基板の上に形成されたAlNバッファ層の上に機能層を形成する工程を備え、前記機能層を形成する工程は、窒化物半導体を含みSi濃度が5×1018cm-3未満の複数の機能部低濃度層の形成と、Si濃度が5×1018cm-3以上の複数の機能部高濃度層の形成と、を複数回繰り返すことを含み、前記複数の機能部高濃度層のそれぞれの厚さは、前記機能部低濃度層のそれぞれの厚さよりも薄いことを特徴とする窒化物半導層の製造方法。本発明の実施形態は、シリコン基板上に形成したクラックが少ない高品位の窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法を提供する。本発明の実施形態によれば、積層下地層と、機能層と、を備えた窒化物半導体素子が提供される。前記積層下地層は、シリコン基板の上に形成されたAlNバッファ層の上に形成され、交互に積層された複数のAlN下地層と複数のGaN下地層とを含む。前記機能層は、前記積層下地層の上に設けられ、窒化物半導体を含みSi濃度が1×1018cm-3未満の機能部低濃度層と、前記機能部低濃度層の上に設けられ、Si濃度が1×1018cm-3以上の機能部高濃度層と、を含む。前記複数のGaN下地層のうちで前記シリコン基板に最も近い基板側GaN下地層は、Si濃度が5×1018cm-3未満の第1低濃度下地部と、Si濃度が5×1018cm-3未満の第2低濃度下地部と、前記第1低濃度下地部と前記第2低濃度下地部との間に設けられ、Si濃度が5×1018cm-3以上で、前記第1低濃度下地部の厚さ及び前記第2低濃度下地部の厚さの合計よりも薄い局所高濃度下地部と、を有する。以下に、本発明の各実施の形態について図面を参照しつつ説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。第1の実施形態本実施形態は、窒化物半導体素子に係る。実施形態に係る窒化物半導体素子は、半導体発光素子、半導体受光素子、及び、電子デバイスなどの半導体装置を含む。半導体発光素子は、例えば、発光ダイオードLED及びレーザダイオードLDなどを含む。半導体受光素子は、フォトダイオードPDなどを含む。電子デバイスは、例えば、高電子移動度トランジスタHEMT、ヘテロ接合バイポーラトランジスタHBT、電界トランジスタFET及びショットキーバリアダイオードSBDなどを含む。図1は、第1の実施形態に係る窒化物半導体素子の構成を例示する模式的断面図である。図1に表したように、本実施形態に係る窒化物半導体素子110は、積層下地層50と、機能層10sと、を備える。積層下地層50は、シリコン基板40の上に形成されたAlNバッファ層55の上に形成される。AlNバッファ層55の厚さは、例えば約30ナノメートルnmである。このように、シリコン基板40と化学的反応が生じにくいAlNをSiに接するAlNバッファ層55として用いることで、メルトバックエッチングなどの問題を解決しやすい。この例では、積層下地層50とAlNバッファ層55との間に、中間層54が設けられている。中間層54には、例えばAlGaN層が用いられる。中間層54には、例えば、Al0.25Ga0.75N層が用いられる。中間層54の厚さは、例えば、約40nmである。中間層54は、必要に応じて設けられ、場合によっては省略しても良い。積層下地層50は、交互に積層された複数のAlN下地層52と、複数のGaN下地層51と、を含む。機能層10sは、積層下地層50の上に設けられる。ここで、積層下地層50から機能層10sに向かう方向をZ軸方向とする。Z軸に対して垂直な1つの軸をX軸とする。Z軸とX軸とに対して垂直な方向をY軸とする。機能層10sは、積層下地層50とZ軸に沿って積層される。本願明細書において、積層とは、互いに接して重ねられる場合の他に、間に他の層が挿入されて重ねられる場合も含む。また、上に設けられるとは、直接接して設けられる場合の他に、間に他の層が挿入されて設けられる場合も含む。機能層10sは、機能部低濃度層10lと、機能部高濃度層10hと、を含む。機能部低濃度層10lは、窒化物半導体を含み、Si濃度が1×1018cm-3未満である。機能部低濃度層10lのSi濃度は、例えば、1×1017cm-3未満である。機能部低濃度層10lのSi濃度は、例えば、一般的な二次イオン質量分析法SIMS測定で検出限界以下である。機能部低濃度層10lには、例えばアンドープのGaN層が用いられる。機能部高濃度層10hは、機能部低濃度層10lの上に設けられる。すなわち、機能部高濃度層10hは、Z軸に沿って、機能部低濃度層10lと積層される。機能部高濃度層10hにおけるSi濃度は1×1018cm-3以上である。機能部高濃度層10hには、例えば、n形GaN層が用いられる。機能部高濃度層10hは、n形半導体層10に含まれる。便宜的に、n形半導体層10は、機能部低濃度層10lを含むものとする。積層下地層50において、複数のAlN下地層52のそれぞれは、例えば低温で形成された低温AlN層である。AlN下地層52のそれぞれの厚さは、例えば、約12nmである。GaN下地層51の厚さは、例えば、約300nmのである。この例では、GaN下地層51及びAlN下地層52のそれぞれの数すなわち、ペア数は、3である。ただし、実施形態はこれに限らず、ペア数は任意である。複数のGaN下地層51のうちでシリコン基板40に最も近いGaN下地層51を基板側GaN下地層51sと言うことにする。基板側GaN下地層51sは、第1低濃度下地部51aと、第2低濃度下地部51bと、局所高濃度下地部51cと、を含む。局所高濃度下地部51cは、第1低濃度下地部51aと第2低濃度下地部51bとの間に設けられる。第1低濃度下地部51aと、局所高濃度下地部51cと、第2低濃度下地部51bと、は、この順で、Z軸に沿って積層される。第1低濃度下地部51a及び第2低濃度下地部51bにおけるSi濃度は5×1018cm-3未満である。局所高濃度下地部51cにおけるSi濃度は5×1018cm-3以上である。局所高濃度下地部51cにおけるSi濃度は、例えば、1×1021cm-3以下である。局所高濃度下地部51cの厚さZ軸に沿った長さは、第1低濃度下地部51aの厚さ及び第2低濃度下地部51bの厚さの合計よりも薄い。局所高濃度下地層51cは、窒化シリコン組成比は任意、すなわち、SiαNβ0<α,0<βを含んでいてもよい。局所高濃度下地部51cの厚さは、0.1nm以上50nm以下である。局所高濃度下地部51cは、例えば、δドープ層51dである。シリコン基板40は、例えば、Si111基板である。ただし、実施形態において、シリコン基板40の面方位は、111面でなくても良い。以下、窒化物半導体素子110が、発光素子である場合について説明する。図2は、第1の実施形態に係る窒化物半導体素子の構成を例示する模式的断面図である。図2に表したように、本実施形態に係る1つの例である窒化物半導体素子111においては、機能層10sは、発光部30と、p形半導体層20と、をさらに備える。発光部30は、n形半導体層10機能部高濃度層10hの上に設けられる。p形半導体層20は、発光部30の上に設けられる。p形半導体層20は、窒化物半導体を含む。p形半導体層20は、Mg、Zn及びCの少なくともいずれかを含む。n形半導体層10とp形半導体層20とを介して発光部30に電流を流すことで、発光部30から光が放出される。図3は、第1の実施形態に係る窒化物半導体素子の一部の構成を例示する模式的断面図である。図3に表したように、発光部30は、複数の障壁層31と、複数の障壁層31どうしの間に設けられた井戸層32と、を含む。例えば、複数の障壁層31と、複数の井戸層32と、がZ軸に沿って交互に積層される。井戸層32は、例えば、Inx1Ga1-x1N0<x1<1を含む。障壁層31は、例えば、GaNを含む。すなわち、例えば、井戸層32はInを含み、障壁層31はInを実質的に含まない。障壁層31におけるバンドギャップエネルギーは、井戸層32におけるバンドギャップエネルギーよりも大きい。発光部30は、単一量子井戸SQW:SingleQuantumWell構成を有することができる。このとき、発光部30は、2つの障壁層31と、その障壁層31の間に設けられた井戸層32と、を含む。または、発光部30は、多重量子井戸MQWMultiQuantumWell構成を有することができる。このとき、発光部30は、3つ以上の障壁層31と、障壁層31どうしのそれぞれの間に設けられた井戸層32と、を含む。すなわち、発光部30は、n1個の障壁層31と、n個の井戸層32と、を含むnは、2以上の整数。第i1障壁層BLi1は、第i障壁層BLiとp形半導体層20との間に配置されるiは、1以上n-1以下の整数。第i1井戸層WLi1は、第i井戸層WLiとp形半導体層20との間に配置される。第1障壁層BL1は、n形半導体層10と第1井戸層WL1との間に設けられる。第n井戸層WLnは、第n障壁層BLnと第n1障壁層BLn1との間に設けられる。第n1障壁層BLn1は、第n井戸層WLnとp形半導体層20との間に設けられる。発光部30から放出される光発光光のピーク波長は、例えば200ナノメートルnm以上1600nm以下である。ただし、実施形態において、ピーク波長は任意である。このように、本実施形態に係る窒化物半導体素子110及び111においては、複数のGaN下地層51のうちでシリコン基板40に最も近い基板側GaN下地層51sに、Siのδドープ層51d局所高濃度下地部51cを設ける。これにより、シリコン基板上に形成したクラックが少ない高品位の窒化物半導体素子が提供できる。以下、本実施形態の窒化物半導体素子の特性について参考例と比較しながら説明する。発明者は、以下の試料を作製し、その特性を評価した。図4~図7は、第1~第4試料の構成を例示する模式的断面図である。図4は、本実施形態に対応する第1試料151の構成を示している。第1試料151においては、複数のGaN下地層51のうちでシリコン基板40に最も近い基板側GaN下地層51sに、Siのδドープ層51d局所高濃度下地部51cが設けられている。ただし、第1試料151においては、機能部高濃度層10hが設けられていない。すなわち、第1試料151は、実施形態の構成において、機能部低濃度層10lの上に機能部高濃度層10hを設ける前の状態である。図5に表したように、第2試料152においては、複数のGaN下地層51のいずれにも、δドープ層51d局所高濃度下地部51cが設けられていない。図6に表したように、第3試料153においては、AlN下地層52の上側において、AlN下地層52に接して、δドープ層51d局所高濃度下地部51cが設けられている。図7に表したように、第4試料154においては、複数のGaN下地層51のいずれにも、δドープ層51d局所高濃度下地部51cが設けられていない。そして、機能部低濃度層10lの内部に、δドープ層51d局所高濃度下地部51cが設けられている。第1試料151を、以下の作製方法により作製した。以下の実験では、半導体層の結晶成長方法として、MOVPE有機金属気相成長法を用いた。まず、Si111のシリコン基板40を、H2O2とH2SO4との1:1の混合液で13分間洗浄した。次に、2のHFを用いて10分間、シリコン基板40を洗浄した。洗浄後、シリコン基板40をMOVPE反応炉内に導入した。サセプタを水素雰囲気下で720°Cに昇温し、TMAを8秒間供給した。その後、NH3を更に供給することで、AlNバッファ層55となる、厚さが30nmのAlN層を形成した。続いて、サセプタを1030°Cに昇温し、中間層54となる、厚さが40nmのAl0.25Ga0.75N層を形成した。次に、サセプタを1080°Cに昇温し、基板側GaN下地層51sの一部第1低濃度下地部51aとなる、厚さが150nmのGaN層を形成した。そして、ガスの供給を中断し、SiH4とNH3のみを、300秒間供給し、Siのδドープ層51dを形成した。続けて、基板側GaN下地層51sの一部第2低濃度下地部51bとなる、厚さが150nmのGaN層を形成した。次に、サセプタ温度を800°Cに降温し、AlN下地層52となる、厚さが12nmの低温AlN層を形成した。次に、サセプタ温度を1120°Cに昇温し、GaN下地層51となる、厚さが300nmのGaN層を形成した。さらに、上記のAlN下地層52と、GaN下地層51と、の成長を3回繰り返した。これにより、積層下地層50が形成される。続けて、機能部低濃度層10lとなる、厚さが2.1μmのGaN層を形成した。これにより、第1試料151が得られる。上記の工程において、δドープ層51dの形成を省略することで、第2試料152が得られた。また、上記の工程において、δドープ層51dの形成のタイミングを変更することで、第3試料153が得られた。また、機能部低濃度層10lの作製中にδドープ層51dを形成することで、第4試料154が得られた。この実験では、δドープ層51dは、最上のAlN下地層52からの距離が300nmの位置に設けた。上記の第1試料151~第4試料154をノマルスキ顕微鏡で観察した。図8a~図8dは、第1~第4試料の特性を例示するノマルスキ顕微鏡像である。図8aに示したように、第1試料151においては、クラックがない表面が得られた。また、X線回折装置を用いてウェーハのロッキングカーブ測定を行った。第1試料151においては、002面のX線半値全幅は364秒であり、101面のX線半値全幅は817秒であった。なお、002面のX線半値全幅は、らせん転位密度との相関が強く、101面のX線半値全幅は、刃状転位密度との相関が強い。このように、第1試料151においては、欠陥密度が低かった。図8bに示したように、第2試料152においては、クラックCRが観察された。また、第2試料152においては、002面のX線半値全幅は452秒であり、101面のX線半値全幅は1488秒であった。このように、第2試料152においては、第1試料よりも欠陥密度が高かった。図8cに示したように、第3試料153においてもクラックCRが観察された。002面のX線半値幅は364秒であり、101面のX線半値幅は999秒であった。第3試料153においては、第2試料よりも改善されているが、クラックCRが発生しており、このウェーハの上に形成された半導体デバイスの特性は悪い。低温AlN層から100nm以下の領域にδドープ層51dが設けられている場合は、δドープ層51dによって転位が低減される効果が得られても、その上のGaN下地層51の形成により圧縮応力をかける効果が表れないと考えられる。図8dに示したように、第4試料154においては、クラックCRが多く観察された。002面のX線半値全幅は583秒であり、101面のX線半値全幅は1578秒であった。このようなウェーハの上に形成された半導体デバイスの特性は悪い。このように、複数のGaN下地層51のうちでシリコン基板40に最も近い基板側GaN下地層51sに、Siのδドープ層51d局所高濃度下地部51cを設けた第1試料151により、クラックCRの発生が抑制される。そして、欠陥密度が低い。このような第1試料151の上に、さらに機能部高濃度層10hを形成することで、クラックCRの発生が抑制され、欠陥密度が低い高品位の窒化物半導体素子が提供できる。なお、機能部低濃度層10lの厚さ及び機能部高濃度層10hの厚さなどは、クラックや欠陥の発生などの観点から適正に調整される。実施形態において、AlN下地層52は、直下のGaN下地層51と格子整合せず、歪みが緩和し、歪みの影響を受けないAlNの格子定数を持つ。そのAlNの格子定数に格子整合するようGaN下地層51を形成することで、GaNは圧縮歪みを受けながら成長し、上に凸になるような反りを生じる。また、これらのAlN層とGaN層とを繰り返し形成することで、上に凸になるような反りを大きく生じることができる。上に凸になるような反りを、結晶成長中に予め導入しておくことで、結晶成長後に降温する際に受ける、SiとGaNの熱膨張係数差による引っ張り歪みを相殺することができる。これにより、クラックの発生を抑制しやすくなる。GaN下地層51を形成すると、クラックの発生を抑制するだけでなく、シリコン基板40と窒化物半導体層との間における格子不整合による貫通転位などの欠陥を止めることができる。これにより、欠陥が機能層10sに伝播することが抑制される。これにより、本実施形態によれば、デバイスの高性能化が可能になる。積層下地層50中の最下の基板側GaN下地層51sにδドープ層51dを設けることで、積層方向Z軸方向に伝播する転位が曲がり、その結果、機能層10sにおける転位を減少させることができる。さらに、δドープ層51d上にさらにGaN下地層51を形成する際に、GaNが3次元成長することで、結晶成長中に上に凸になるような圧縮歪みを生じやすく、クラックの発生も抑制しやすい。実施形態において、積層下地層50に含まれるGaN下地層51の数積層の周期数が20未満の場合は、例えば、GaN下地層51の厚さは、例えば50nm以上、1000nm以下が好ましい。50nmよりも薄いと、シリコン基板40と積層下地層50との間に生じる貫通転位などの転位を低減する効果が不十分である。1000nmよりも厚いと、結晶成長後の降温時における引っ張り歪みによるクラックが発生しやすい。また、積層下地層50に含まれるGaN下地層51の数が20周期以上の場合は、例えば、GaN下地層51の厚さは、例えば15nm以上、100nm以下が好ましい。15nmよりも薄いと、転位の低減効果が不十分である。100nmよりも厚いと、引っ張り歪みによるクラックが発生しやすい。AlN下地層52低温AlN層の厚さは、例えば5nm以上、20nm以下が好ましい。AlN下地層52の結晶成長温度は、例えば600°C以上、1050°C以下が好ましい。これらの厚さと温度領域とに設定することで、AlN下地層52は格子緩和し易くなる。これにより、AlN下地層52の形成の際に、下地となるGaN下地層51からの引っ張り歪みを受けにくくなる。その結果、下地となるGaN下地層51からの歪みの影響を受けない、AlNの格子定数を、効率よく形成することが可能である。AlN下地層52の厚さが5nmよりも薄いと、AlNが十分に緩和し難い。AlN下地層52の厚さが20nmよりも厚いと、格子緩和による転位が増大してしまう。AlN下地層52の形成温度が600°Cよりも低いと、不純物が取り込まれ易く、また、立方晶AlNなどが成長され、結晶転位が過度に生じてしまう。AlN下地層52の形成温度が1050°Cよりも高いと、歪みが緩和されず、シリコン基板40に引っ張り歪みが導入され易くなる。さらに、GaN下地層51の結晶成長時に圧縮応力を適切にかけられず、結晶成長後の降温時に、クラックが発生しやすい。AlN下地層52の数を2以上にすることで、クラックの発生を抑制する効果が高まる。AlN下地層52どうしの間の距離すなわち、GaN下地層51の厚さは、50nm以上、1000nm以下が望ましい。100nm以上200nm以下のGaN下地層51は、AlN下地層52の上にGaN下地層51を形成する際に、AlN下地層52に格子整合しながら成長し、圧縮応力がかかる傾向にある。よって、AlN下地層52どうしの間隔が1000nmよりも大きいと、圧縮応力を持たせる効果が不十分である。この間隔が、50nm未満であるとGaN下地層51中のAlN下地層52の数が過度に多くなり、降温昇温過程を過度に繰り返してしまい、結晶成長装置の原料使用効率などが悪化してしまう。δドープ層51dは、主としてGaN中に、5×1018cm-3以上、1×1022cm-3以下の濃度でSi含む。δドープ層51dは、SiNを含んでも良い。δドープ層51dにおいて、SiNが面内に部分的に形成されていてもよい。δドープ層51dの厚さは、0.1nm以上、50nm以下が好ましい。Si濃度が5×1018cm-3以上、1×1022cm-3以下であるときに、δドープ層51dの上に形成するGaN下地層51が3次元成長し易い。これにより、圧縮応力がかかりやすくなり、その結果、クラックの発生を抑制する効果が得やすい。このように、本実施形態においては、機能層10sにおける転位およびクラックなどが低減される。そして、機能層10sの結晶性が向上する。すなわち、機能層10sの品質が高い。なお、発明者の実験によると、複数のGaN下地層51のうちで機能層10sに最も近いGaN下地層51にδドープ層51dを形成した場合には、クラックCRの発生の抑制効果が低かった。実施形態において、δドープ層51dは、基板側GaN下地層51sに設けることが特に好ましい。例えば、複数のGaN下地層51のうちの基板側GaN下地層51sを除く全てのGaN下地層51中には、δドープ層51dが設けられないことがより好ましい。例えば、基板側GaN下地層51sを除く全てのGaN下地層51は、Si濃度が5×1018cm-3未満であることがより好ましい。図9は、第1の実施形態に係る別の窒化物半導体素子の構成を例示する模式的断面図である。図9に表したように、本実施形態に係る別の窒化物半導体素子120にいては、機能層10sは、機能部低濃度層10lを複数含み、機能部高濃度層10hを複数含む。そして、複数の機能部高濃度層10hの厚さは、機能部低濃度層10lのそれぞれの厚さよりも薄い。複数の機能部低濃度層10lと複数の機能部高濃度層10hとは、交互に配置されている。すなわち、複数の機能部低濃度層10lと複数の機能部高濃度層10hとが、Z軸に沿って交互に積層される。この例では、機能部高濃度層10hのそれぞれが、Siのδドープ層10dである。これ以外は、窒化物半導体素子110と同様なので説明を省略する。このように、複数の機能部低濃度層10lと複数の機能部高濃度層10hとが、交互に積層されることで、複数の機能部低濃度層10lと複数の機能部高濃度層10hとを含む層は、n形半導体層10と見なすことができる。すなわち、本具体例では、n形半導体層10において、Siがδドープされる。この例では、複数の機能部高濃度層10hδドープ層10dのそれぞれの厚さは、0.1nm以上50nm以下である。複数の機能部高濃度層10hδドープ層10dどうしの間隔すなわち、複数の機能部低濃度層10lのそれぞれの厚さは、300nm以上500nm以下である。窒化物半導体素子120において、n形半導体層10の厚さは、例えば2.1μmである。図10は、第5試料の窒化物半導体素子の構成を例示する模式的断面図である。図10に表したように、第5試料155の窒化物半導体素子においては、積層下地層50の上に、n形半導体層10が直接設けられている。この場合もn形半導体層10の厚さは例えば2.1μmである。第5試料155においては、n形半導体層10中に、δドープ層10dは設けらない。すなわち、n形半導体層10のZ軸に沿う広い領域に渡ってSiがドープされている。図11a及び図11bは、窒化物半導体素子の特性を例示するノマルスキ顕微鏡像である。図11aに示したように、本実施形態に係る窒化物半導体素子120においては、表面にクラックCRは観察されなかった。図11bに示したように、第5試料155の窒化物半導体素子においては、表面に非常に高密度なクラックCRが発生した。これは、第5試料155においては、機能層10sn形半導体層10に均一にSiをドープすることで、引っ張り応力が加わるため、クラックが発生し易くなったものと考えられる。従って、このようなウェーハ上に形成された半導体素子の特性は悪い。特に、SiドープしたGaN層の厚さが1.5μm以上の場合は、クラック密度が非常に大きくなる傾向にある。従って、本実施形態を1.5μm以上のn形GaN層を形成する場合に適用すると、クラックCRを抑制する効果が効果的に得られる。本実施形態に係る窒化物半導体素子120は、発光ダイオード及びレーザダイオードなどのn形半導体層10の少なくとも一部として用いることで、より大きな効果が得られる。発光ダイオードやレーザダイオードでは、n形半導体層10の厚さは一般的には2μm以上である。もし、このような半導体発光素子において、n形半導体層10が1.5μm以下の場合は、電流広がりが不十分であり、例えば発光が不均一になる。また、高抵抗になり問題となる。図4に関して説明した第1試料151と、図5に関して説明した第2試料152と、を比較すると、積層下地層50中にδドープ層51dを設けることで、クラック密度が低減されている。これは、AlN下地層52低温AlN層と同様に、δドープ層51dの上に成長したGaN下地層51が圧縮応力を受け、上に凸状の反りが結晶成長中に予め蓄えられ、結晶成長プロセス終了後の降温時におけるSi基板との熱膨張係数差による引っ張り応力を相殺していると考えられる。これにより、GaN下地層51中にδドープ層51dを設けることで、クラックCRの発生が抑制される。同様に、機能層10s内にδドープ層10dを周期的に設けることで、クラックCRの発生が抑制できる。この場合、δドープ層10dを周期的に設けたGaN層が、n形半導体層10となる。なお、機能層10s内に低温AlN層を周期的に設けた場合は、AlNのバンドギャップエネルギー6.3eVは、GaNのバンドギャップエネルギー3.4eVと比べて非常に大きく、電子の流れを阻害してしまい、n型GaN層としての役割を果たすことができない。なお、δドープ層SiN層の形成による転位低減効果や、その上にGaN層を結晶成長させることで圧縮応力を導入することでクラックCRの発生を抑制する効果があることが知られている。しかしながら、δドープ層δドープ層51dの配置に関する効果は知られていない。また、機能層10s内に複数のδドープ層10dを例えば周期的に設けて、厚い例えば1.5μm以上のn形半導体層10を形成する技術については知られていない。発明者の独自の実験により見出された上記の現象を基に、本実施形態の構成が構築されている。これにより、Si基板上に形成した高品質な窒化物半導体結晶を有するウェーハが提供できる。窒化物半導体素子120の例では、積層下地層50が設けられているが、機能層10s内に複数のδドープ層10dが設けられる場合は、積層下地層50は用いなくても良い。例えば、機能層10sと、AlNバッファ層55と、の間に、成長中に圧縮応力を加える任意の構造体を設けることができる。例えば、AlNとGaNとの超格子や、Al組成がステップ的に、または、連続的に傾斜した構造を、機能層10sとAlNバッファ層55との間に設けても良い。すなわち、本実施形態に係る半導体発光素子は、AlNバッファ層55の上であり機能層10sの下に形成された積層下地層50をさらに備えることができる。積層下地層50は、交互に積層された複数のAlN下地層52と複数のGaN下地層51とを含む。複数のGaN下地層51のうちでシリコン基板40に最も近い基板側GaN下地層51sは、Si濃度が5×1018cm-3未満の第1低濃度下地部51aと、Si濃度が5×1018cm-3未満の第2低濃度下地部51bと、第1低濃度下地部51aと第2低濃度下地部51bとの間に設けられ、Si濃度が5×1018cm-3以上で、第1低濃度下地部51aの厚さ及び第2低濃度下地部51bの厚さの合計よりも薄い局所高濃度下地部51cと、を有することができる。図12は、第1の実施形態に係る別の窒化物半導体素子の構成を例示する模式的断面図である。図12に表したように、本実施形態に係る別の窒化物半導体素子130は、シリコン基板40の上に形成されたAlNバッファ層55の上に形成された機能層10sを備える。この例では、AlNバッファ層55の上に中間層54が設けられ、機能層10sは、中間層54の上に設けられている。中間層54は、必要に応じて設けられ、場合によっては省略しても良い。機能層10sは、交互に積層された、複数の機能部低濃度層10lと、複数の機能部高濃度層10h例えばδドープ層10dと、を含む。複数の機能部低濃度層10lのそれぞれは、窒化物半導体を含みSi濃度が5×1018cm-3未満である。複数の機能部高濃度層10hのそれぞれは、Si濃度が5×1018cm-3以上である。複数の機能部高濃度層10hのそれぞれ厚さは、機能部低濃度層10lのそれぞれの厚さよりも薄い。これにより、シリコン基板上に形成したクラックが少ない高品位の窒化物半導体素子を提供できる。機能層10sにおけるδドープ層10dどうしの間隔例えば周期は、50nm以上、500nm以下が望ましい。50nmよりも小さいと、GaN層におけるドーピング濃度が高くなりすぎてしまう。また、圧縮応力をかける効果が十分に得られない。間隔例えば周期が500nmより大きい場合は、δドープ層10dの数が2以上、80以下が望ましい。なお、n形半導体層10中のδドープ層10d以外の部分が、δドープ層10dにおけるSi濃度の半分以下の濃度でSiを含有していてもよい。第2の実施形態本実施形態は、窒化物半導体ウェーハに係る。このウェーハには、例えば、半導体装置の少なくとも一部、または、半導体装置の少なくとも一部となる部分が設けられている。この半導体装置は、例えば、半導体発光素子、半導体受光素子、及び、電子デバイスなどを含む。図13は、第2の実施形態に係る窒化物半導体ウェーハの構成を例示する模式的断面図である。図13に表したように、本実施形態に係る窒化物半導体ウェーハ210は、シリコン基板40と、AlNバッファ層55と、積層下地層50と、機能層10sと、を備える。この例では、窒化物半導体ウェーハ210は、中間層54をさらに備える。中間層54は、省略しても良い。窒化物半導体ウェーハ210において、シリコン基板40、AlNバッファ層55、中間層54、積層下地層50及び機能層10sのそれぞれには、第1実施形態に関して説明した構成を適用できる。すなわち、積層下地層50に含まれる複数のGaN下地層51sのうちでシリコン基板40に最も近い基板側GaN下地層51sは、Si濃度が5×1018cm-3未満の第1低濃度下地部51aと、Si濃度が5×1018cm-3未満の第2低濃度下地部51bと、第1低濃度下地部51aと第2低濃度下地部51bとの間に設けられた局所高濃度下地部51cと、を含む。局所高濃度下地部51cは、Si濃度が5×1018cm-3以上であり、第1低濃度下地部51aの厚さ及び第2低濃度下地部51bの厚さの合計よりも薄い。図14は、第2の実施形態に係る別の窒化物半導体ウェーハの構成を例示する模式的断面図である。図14に表したように、本実施形態に係る別の窒化物半導体ウェーハ230は、シリコン基板40と、シリコン基板40上に設けられたAlNバッファ層55と、AlNバッファ層55上に設けられた機能層と、を備える。この例では、窒化物半導体ウェーハ230は、中間層54をさらに備える。中間層54は、省略しても良い。機能層10sは、交互に積層された、複数の機能部低濃度層10lと、複数の機能部高濃度層10h例えばδドープ層10dと、を含む。複数の機能部低濃度層10lのそれぞれは、窒化物半導体を含みSi濃度が5×1018cm-3未満である。複数の機能部高濃度層10hのそれぞれは、Si濃度が5×1018cm-3以上である。複数の機能部高濃度層10hのそれぞれ厚さは、機能部低濃度層10lのそれぞれの厚さよりも薄い。このような窒化物半導体ウェーハ210及び230により、シリコン基板上に形成したクラックが少ない高品位の窒化物半導体素子のための窒化物半導体ウェーハが提供できる。第3の実施形態図15は、第3の実施形態に係る窒化物半導体層の製造方法を例示するフローチャート図である。図15に表したように、本製造方法においては、シリコン基板40の上に設けられたAlNバッファ層55の上に、複数のAlN下地層52と複数のGaN下地層51とを交互に積層して積層下地層50を形成するステップS110。さらに、積層下地層50の上に、窒化物半導体を含みSi濃度が5×1018cm-3未満の機能部低濃度層10lを形成し、機能部低濃度層10lの上に、Si濃度が5×1018cm-3以上の機能部高濃度層10hを形成して機能層10sを形成するステップS120。この積層下地層50の形成は、複数のGaN下地層51のうちでシリコン基板40に最も近い基板側GaN下地層51sの形成において、Si濃度が5×1018cm-3未満の第1低濃度下地部51aと、Si濃度が5×1018cm-3未満の第2低濃度下地部51bと、第1低濃度下地部51aと第2低濃度下地部51bとの間に設けられ、Si濃度が5×1018cm-3以上で、第1低濃度下地部51aの厚さ及び第2低濃度下地部51bの厚さの合計よりも薄い局所高濃度下地部51cと、形成することを含む。図16は、第3の実施形態に係る窒化物半導体層の別の製造方法を例示するフローチャート図である。本製造方法は、シリコン基板40の上に形成されたAlNバッファ層55の上に機能層10sを形成する工程ステップS200を備える。機能層10sを形成する工程は、窒化物半導体を含みSi濃度が5×1018cm-3未満の複数の機能部低濃度層10lの形成ステップS210と、Si濃度が5×1018cm-3以上の複数の機能部高濃度層10hの形成ステップS220と、を複数回繰り返す。複数の機能部高濃度層10hのそれぞれの厚さは、機能部低濃度層10lのそれぞれの厚さよりも薄い。このような製造方法により、シリコン基板上に形成したクラックが少ない高品位の窒化物半導体層を製造することができる。実施形態において、半導体層の成長には、例えば、有機金属気相堆積MetalOrganicChemicalVaporDepositionMOCVD法、有機金属気相成長MetalOrganicVaporPhaseEpitaxy:MOVPE法、分子線エピタキシーMolecularBeamEpitaxy:MBE法、及び、ハライド気相エピタキシー法法などを用いることができる。例えば、MOCVD法またはMOVPE法を用いた場合では、各半導体層の形成の際の原料には、以下を用いることができる。Gaの原料として、例えばTMGaトリメチルガリウム及びTEGaトリエチルガリウムを用いることができる。Inの原料として、例えば、TMInトリメチルインジウム及びTEInトリエチルインジウムなどを用いることができる。Alの原料として、例えば、TMAlトリメチルアルミニウムなどを用いることができる。Nの原料として、例えば、NH3アンモニア、MMHyモノメチルヒドラジン及びDMHyジメチルヒドラジンなどを用いることができる。Siの原料としては、SiH4モノシラン、Si2H6ジシランなどを用いることができる。実施形態によれば、シリコン基板上に形成したクラックが少ない高品位の窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法が提供できる。なお、本明細書において窒化物半導体とは、BxInyAlzGa1-x-y-zN0≦x≦1,0≦y≦1,0≦z≦1,xyz≦1なる化学式において組成比x、y及びzをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、N窒素以外のV族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、窒化物半導体に含まれるものとする。なお、本願明細書において、垂直及び平行は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、窒化物半導体素子及びウェーハに含まれる基板、AlNバッファ層、中間層、積層下地層、AlN下地層、GaN下地層、機能層、半導体層及び発光部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。その他、本発明の実施の形態として上述した窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法を基にして、当業者が適宜設計変更して実施し得る全ての窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"