"InzGa1zN層0≦z<1と、前記InzGa1zN層上のAlxGa1xN層0<x<1と、前記AlxGa1xN層上のInyGa1yN層0≦y<1と、前記InyGa1yN層上のp型InwGa1wN層0≦w<1とを有し、非動作時において、前記AlxGa1xN層と前記InyGa1yN層との間のヘテロ界面の近傍の部分における前記InyGa1yN層に2次元正孔ガスが形成され、かつ、前記InzGa1zN層と前記AlxGa1xN層との間のヘテロ界面の近傍の部分における前記InzGa1zN層に2次元電子ガスが形成されていることを特徴とする半導体素子。前記2次元正孔ガスの濃度をPscm2、前記2次元電子ガスの濃度をNscm2、前記AlxGa1xN層の厚さをtcmと表したとき、x、y、z、tが下記式を満たすことを特徴とする請求項1記載の半導体素子。Ps=b1xb2y-b3/t≧2×1012Ns=b1xb2z-b3/t≧2×1012b1=5.66×1013cm2b2=9.81×1013cm2b3=1.89×107cm1前記2次元正孔ガスの濃度をPscm2、前記2次元電子ガスの濃度をNscm2、前記AlxGa1xN層の厚さをtcmと表したとき、x、y、z、tが下記式を満たすことを特徴とする請求項1記載の半導体素子。Ps=b1xb2y-b3/t≧5×1012Ns=b1xb2z-b3/t≧5×1012b1=5.66×1013cm2b2=9.81×1013cm2b3=1.89×107cm1前記AlxGa1xN層の厚さをt、前記InyGa1yN層の厚さをq、前記p型InwGa1wN層の厚さをr、前記p型InwGa1wN層のp型不純物の濃度をNA、前記AlxGa1xN層のn型不純物の濃度をNDと表したとき、x>0.08t>15nmq>0nmr>8.0nmNA>1×1016cm3ND<4×1018cm3が成立することを特徴とする請求項1記載の半導体素子。前記AlxGa1xN層の厚さをt、前記InyGa1yN層の厚さをq、前記p型InwGa1wN層の厚さをr、前記p型InwGa1wN層のp型不純物の濃度をNA、前記AlxGa1xN層のn型不純物の濃度をNDと表したとき、x>0.13t>25nmq>1nmr>10nmNA>8×1017cm3ND<3×1018cm3が成立することを特徴とする請求項1記載の半導体素子。前記InyGa1yN層と前記AlxGa1xN層との間、および/または、前記InzGa1zN層と前記AlxGa1xN層との間にAluGa1uN層0<u<1、u>xを有することを特徴とする請求項1記載の半導体素子。前記半導体素子は電界効果トランジスタであり、少なくとも前記InyGa1yN層および前記p型InwGa1wN層にメサ部が形成され、このメサ部の両側の部分の前記AlxGa1xN層上にゲート電極およびドレイン電極が形成され、前記ゲート電極に関して前記メサ部と反対側の部分の前記AlxGa1xN層上にソース電極が形成され、前記メサ部の前記ゲート電極側の部分の前記p型InwGa1wN層上に前記ソース電極または前記ゲート電極と電気的に接続された電極が形成されていることを特徴とする請求項1記載の半導体素子。前記ゲート電極と前記電極とが一体となって前記メサ部の一端部の上面および側面から前記メサ部に隣接する部分の前記AlxGa1xN層上に延在して形成されていることを特徴とする請求項7記載の半導体素子。前記半導体素子は電界効果トランジスタであり、少なくとも前記InyGa1yN層および前記p型InwGa1wN層にメサ部が形成され、前記メサ部の前記p型InwGa1wN層上にゲート電極、ソース電極およびドレイン電極が形成され、前記メサ部に隣接する部分の前記AlxGa1xN層上に前記ゲート電極と電気的に接続された電極が形成されていることを特徴とする請求項1記載の半導体素子。前記半導体素子はダイオードであり、少なくとも前記InyGa1yN層および前記p型InwGa1wN層にメサ部が形成され、前記メサ部の一端部の前記p型InwGa1wN層と接触してアノード電極が形成され、前記メサ部の他端側の部分の前記AlxGa1xN層上にカソード電極が形成されていることを特徴とする請求項1記載の半導体素子。前記半導体素子はダイオードであり、少なくとも前記InyGa1yN層および前記p型InwGa1wN層にメサ部が形成され、前記メサ部の一端部の上面および側面から前記メサ部に隣接する部分の前記AlxGa1xN層上に延在してアノード電極が形成され、前記メサ部の他端部の上面および側面から前記メサ部に隣接する部分の前記AlxGa1xN層上に延在してカソード電極が形成されていることを特徴とする請求項1記載の半導体素子。特許文献1で提案された分極接合を利用した半導体素子は、構造が簡単であるため有利であるが、実用的な性能を得るために必要な構造の詳細についてはまだ明らかでない。そこで、この発明が解決しようとする課題は、分極接合の利用により、伝導チャネルの局部に発生するピーク電界を根本的に緩和し、高耐圧化と同時に、電流コラプスの発生を実用的レベルでなくし、低損失GaN系半導体素子を容易に実現することができる半導体素子を提供することである。上記課題を解決するために、この発明は、InzGa1zN層0≦z<1と、前記InzGa1zN層上のAlxGa1xN層0<x<1と、前記AlxGa1xN層上のInyGa1yN層0≦y<1と、前記InyGa1yN層上のp型InwGa1wN層0≦w<1とを有し、非動作時において、前記AlxGa1xN層と前記InyGa1yN層との間のヘテロ界面の近傍の部分における前記InyGa1yN層に2次元正孔ガスが形成され、かつ、前記InzGa1zN層と前記AlxGa1xN層との間のヘテロ界面の近傍の部分における前記InzGa1zN層に2次元電子ガスが形成されていることを特徴とする半導体素子である。この半導体素子においては、典型的には、GaN系半導体のC面成長が可能なベース基板上に、InzGa1zN層、AlxGa1xN層、InyGa1yN層およびp型InwGa1wN層が順次成長される。InyGa1yN層のIn組成yとp型InwGa1wN層のIn組成wとは、好適には同一の値に選ばれる。InzGa1zN層、AlxGa1xN層およびInyGa1yN層は、典型的にはアンドープであるが、これに限定されるものではない。例えば、AlxGa1xN層にn型不純物例えば、Siをドープすることによりn型としてもよく、こうすることで、このn型AlxGa1xN層から供給される電子により、InzGa1zN層とAlxGa1xN層との間のヘテロ界面の近傍の部分におけるInzGa1zN層に形成される2次元電子ガスの濃度を高くすることができる。この半導体素子においては、2次元正孔ガスの濃度をPscm2、2次元電子ガスの濃度をNscm2、AlxGa1xN層の厚さをtcmと表したとき、x、y、z、tが下記式を満たす。Ps=b1xb2y-b3/t≧2×1012Ns=b1xb2z-b3/t≧2×1012b1=5.66×1013cm2b2=9.81×1013cm2b3=1.89×107cm1好適には、x、y、z、tは下記式を満たす。Ps=b1xb2y-b3/t≧5×1012Ns=b1xb2z-b3/t≧5×1012b1=5.66×1013cm2b2=9.81×1013cm2b3=1.89×107cm1好適には、AlxGa1xN層の厚さをt、InyGa1yN層の厚さをq、p型InwGa1wN層の厚さをr、p型InwGa1wN層のp型不純物の濃度をNA、AlxGa1xN層のn型不純物の濃度をNDと表したとき、x>0.08t>15nmq>0nmr>8.0nmNA>1×1016cm3ND<4×1018cm3が成立する。これらの条件を満たすことにより、Ps≧2×1012cm2、Ns≧2×1012cm2とすることができる。より好適には、AlxGa1xN層の厚さをt、InyGa1yN層の厚さをq、p型InwGa1wN層の厚さをr、p型InwGa1wN層のp型不純物の濃度をNA、AlxGa1xN層のn型不純物の濃度をNDと表したとき、x>0.13t>25nmq>1nmr>10nmNA>8×1017cm3ND<3×1018cm3が成立する。これらの条件を満たすことにより、Ps≧5×1012cm2、Ns≧5×1012cm2とすることができる。この半導体素子においては、必要に応じて、InyGa1yN層とAlxGa1xN層との間、および/または、InzGa1zN層とAlxGa1xN層との間にAluGa1uN層0<u<1、u>x、例えばAlN層が設けられる。InyGa1yN層とAlxGa1xN層との間にAluGa1uN層を設けることで、InyGa1yN層とAlxGa1xN層との間のヘテロ界面の近傍の部分におけるInyGa1yN層に形成される2次元正孔ガスのAlxGa1xN層側への染み込みを少なくすることができ、正孔の移動度を格段に増加させることができる。また、InzGa1zN層とAlxGa1xN層との間にAluGa1uN層を設けることで、InzGa1zN層とAlxGa1xN層との間のヘテロ界面の近傍の部分におけるInzGa1zN層に形成される2次元電子ガスのAlxGa1xN層側への染み込みを少なくすることができ、電子の移動度を格段に増加させることができる。このAluGa1uN層またはAlN層は一般的には十分に薄くてよく、例えば1~2nm程度で足りる。この半導体素子は種々の素子として用いることができるが、典型的には、電界効果トランジスタFETやダイオードなどとして用いることができる。電界効果トランジスタにおいては、例えば、少なくともInyGa1yN層およびp型InwGa1wN層に、例えばAlxGa1xN層の上部、InyGa1yN層およびp型InwGa1wN層にメサ部が形成され、このメサ部の両側の部分のAlxGa1xN層上にゲート電極およびドレイン電極が形成され、ゲート電極に関してメサ部と反対側の部分のAlxGa1xN層上にソース電極が形成され、メサ部のゲート電極側の部分のp型InwGa1wN層上にソース電極またはゲート電極と電気的に接続された電極が形成される。この電界効果トランジスタにおいては、例えば、ゲート電極とこのゲート電極と電気的に接続された電極とが一体となってメサ部の一端部の上面および側面からメサ部に隣接する部分のAlxGa1xN層上に延在して形成されることもある。あるいは、電界効果トランジスタにおいては、例えば、少なくともInyGa1yN層およびp型InwGa1wN層にメサ部が形成され、メサ部のp型InwGa1wN層上にゲート電極、ソース電極およびドレイン電極が形成され、メサ部に隣接する部分のAlxGa1xN層上にゲート電極と電気的に接続された電極が形成される。また、ダイオードにおいては、少なくともInyGa1yN層およびp型InwGa1wN層に、例えばAlxGa1xN層の上部、InyGa1yN層およびp型InwGa1wN層にメサ部が形成され、このメサ部の一端部のp型InwGa1wN層と接触してアノード電極が形成され、このメサ部の他端側の部分のAlxGa1xN層上に、あるいはこのメサ部の他端のp型InwGa1wN層と接触してカソード電極が形成される。あるいは、ダイオードにおいては、少なくともInyGa1yN層およびp型InwGa1wN層にメサ部が形成され、メサ部の一端部の上面および側面からメサ部に隣接する部分のAlxGa1xN層上に延在してアノード電極が形成され、メサ部の他端部の上面および側面からメサ部に隣接する部分のAlxGa1xN層上に延在してカソード電極が形成される。この発明によれば、構造の最適化により、伝導チャネルの局部に発生するピーク電界を根本的に緩和し、高耐圧化と同時に、電流コラプスの発生を実用的レベルでなくし、低損失GaN系半導体素子を容易に実現することができる。以下、発明を実施するための形態以下、実施の形態と言う。について説明する。第1の実施の形態第1の実施の形態によるGaN系半導体素子について説明する。このGaN系半導体素子の基本構造を図6に示す。図6に示すように、このGaN系半導体素子においては、GaN系半導体がC面成長する、例えばC面サファイア基板などのベース基板図示せず上に、アンドープのInzGa1zN層110≦z<1、アンドープまたはn型のAlxGa1xN層120<x<1、アンドープのInyGa1yN層130≦y<1およびp型InwGa1wN層140≦w<1が順次積層されている。このGaN系半導体素子においては、非動作時において、ピエゾ分極および自発分極により、ベース基板寄りのInzGa1zN層11とAlxGa1xN層12との間のヘテロ界面の近傍の部分におけるAlxGa1xN層12に正の固定電荷が誘起され、また、ベース基板と反対側のAlxGa1xN層12とInyGa1yN層13との間のヘテロ界面の近傍の部分におけるAlxGa1xN層12に負の固定電荷が誘起されている。このため、このGaN系半導体素子においては、非動作時に、AlxGa1xN層12とInyGa1yN層13との間のヘテロ界面の近傍の部分におけるInyGa1yN層13に2次元正孔ガス2DHG15が形成され、かつ、InzGa1zN層11とAlxGa1xN層12との間のヘテロ界面の近傍の部分におけるInzGa1zN層11に2次元電子ガス2DEG16が形成されている。図7はこのGaN系半導体素子のエネルギーバンド構造を示す。ただし、図7においては、InzGa1zN層11のIn組成z、InyGa1yN層13のIn組成y、p型InwGa1wN層14のIn組成zはいずれも0とした。すなわち、InzGa1zN層11およびInyGa1yN層13はいずれもGaN層、p型InwGa1wN層14はp型GaN層である。図7において、Evは価電子帯の上端のエネルギー、Ecは伝導帯の下端のエネルギー、EFはフェルミ準位を示す。詳細は後述するが、AlxGa1xN層12の厚さおよびAl組成xのうちの少なくとも一方を従来のHFETより大きく設定することにより、分極により発生する、AlxGa1xN層12とInyGa1yN層13との間のヘテロ界面およびInzGa1zN層11とAlxGa1xN層12との間のヘテロ界面の電位差を大きくし、それによってAlxGa1xN層12の価電子帯の上端のエネルギーEvをフェルミ準位EFまで引き上げる。この場合、AlxGa1xN層12上にInyGa1yN層13しか設けないと、このInyGa1yN層13のみでは、表面準位により分極による負の固定電荷が補償されてしまうため、AlxGa1xN層12とInyGa1yN層13との間のヘテロ界面の近傍の部分におけるInyGa1yN層13に2DHG15が形成されない。そこで、InyGa1yN層13上にp型InwGa1wN層14を設けることにより、p型InwGa1wN層14の価電子帯の上端のエネルギーEvをフェルミ準位EFまで引き上げている。これによって、AlxGa1xN層12とInyGa1yN層13との間のヘテロ界面の近傍の部分におけるInyGa1yN層13に2DHG15が形成される。また、InzGa1zN層11とAlxGa1xN層12との間のヘテロ界面の近傍の部分におけるInzGa1zN層11に2DEG16が形成される。今、例えば、図8Aに示すように、p型InwGa1wN層14の一端面に2DHG15の位置まで延在するようにアノード電極17を形成するとともに、AlxGa1xN層12の一端面に2DEG16の位置まで延在するようにカソード電極18を形成した場合を考える。アノード電極17は例えばNiからなり、カソード電極18は例えばTi/Al/Au多層膜からなる。これらのアノード電極17およびカソード電極18間に逆バイアス電圧を印加する。図8Bに、このときのAlxGa1xN層12に沿った電界分布を示す。図8Bに示すように、逆バイアス電圧の印加により、2DHG15および2DEG16の濃度がともに等量減少し、2DHG15および2DEG16の両端部が空乏化する。2DHG15および2DEG16の濃度が等量変化しても実質的に電荷の変化量は0となるから、電界分布は超接合の電界分布となり、電界にピークが発生しない。従って、高耐圧性および低電流コラプス性能の向上を図ることができる。次に、2DHG15および2DEG16が同時に存在するこのGaN系半導体素子における構造パラメータについて説明する。まず、InzGa1zN層11のIn組成z、InyGa1yN層13のIn組成y、p型InwGa1wN層14のIn組成wがいずれも0、すなわちInzGa1zN層11およびInyGa1yN層13がいずれもGaN層、p型InwGa1wN層14がp型GaN層である場合を考える。図9に示すように、この場合の、InzGa1zN層11に対応する層をアンドープGaN層21、AlxGa1xN層12に対応する層をアンドープAlGaN層22、InyGa1yN層13に対応する層をアンドープGaNキャップ層23、p型InwGa1wN層14に対応する層をp型GaNキャップ層24とする。アンドープAlGaN層22とアンドープGaNキャップ層23との間のヘテロ界面の近傍の部分におけるアンドープGaNキャップ層23に2次元正孔ガス2DHG25が形成され、かつ、アンドープGaN層21とアンドープAlGaN層22との間のヘテロ界面の近傍の部分におけるアンドープGaN層21に2次元電子ガス2DEG26が形成される。このGaN系半導体素子が動作する、2DHG25および2DEG26の最低の濃度は仮に以下のように設定することができる。通常のAlGaN/GaNHFETの動作可能なチャネルのシート抵抗は2kΩ以下と考えられる。そうすると、チャネル移動度を約1000cm2/Vsと仮定することにより、2DEG26の濃度は3×1012cm2以上となる。図9に示すモデル積層構造により、2DHG25の濃度と構造パラメータとの関係を1次元シミュレーションにより調べた。シミュレーションには、シュレディンガー方程式、ポアッソン方程式、電荷中性の条件およびGaN系半導体の標準的な物性値を採用した。シミュレーションのソフトウエアとして市販のTCADシルバコインターナショナル社製を使用した。計算の条件として、アンドープGaN層21およびアンドープGaNキャップ層23の残留電子濃度を1×1015cm3とし、p型GaNキャップ層24のp型不純物Mgの濃度を3×1019cm3とした。p型GaNキャップ層24の表面フェルミ準位を伝導帯下0.5eVと仮定したTHashizumeetalAPL804564参照。[計算1]p型GaNキャップ層24の組成の変化による2DHG25および2DEG26の濃度の変化固定値として、p型GaNキャップ層24の厚さTpcap=30nm、アンドープGaNキャップ層23の厚さTucap=10nm、アンドープAlGaN層22の厚さt=Talgan=47nmとした。図10に計算結果を示す。図10の横軸はアンドープAlGaN層22のAl組成、縦軸は2DHG25および2DEG26のシートキャリア濃度である。図10より、アンドープAlGaN層22のAl組成が0.088以上で2DHG25および2DEG26のキャリアが生成した。図10において正孔濃度にオフセットが生じているのは、p型GaNキャップ層24からの正孔の寄与分である。2DHG25の濃度が実質的に生じているのは本計算から2×1012cm2であり、動作に必須の条件が本計算で与えられる2×1012cm2である。従って、アンドープAlGaN層22のAl組成は0.08以上必要であり、望ましくは5×1012cm2以上の2DHG25が生成するAl組成は0.1313以上である。図10には、後述の実施例1の実験結果もプロットした。実験結果と計算値とはほぼ一致した。測定結果は、実施例1で述べる通り、正孔シート濃度が8.6×1012cm2であった。[計算2]p型GaNキャップ層24の厚さの変化による2DHG25および2DEG26の濃度の変化固定値として、p型GaNキャップ層24の厚さTpcap=30nm、アンドープGaNキャップ層23の厚さTucap=10nm、アンドープAlGaN層22のAl組成=22.6とし、アンドープAlGaN層22の厚さt=Talganを変数として計算した。図11に計算結果を示す。図11の横軸はアンドープAlGaN層22の厚さTalgan、縦軸は2DHG25および2DEG26のシートキャリア濃度である。図11より、アンドープAlGaN層22の厚さTalganによる2DHG25および2DEG26の濃度の変化は急激であり、2×1012cm2の2DHG25を発生させるには15nm以上は必要であり、望ましくは5×1012cm2以上の2DHG25を発生させるには25nm以上は必要である。図11には後述の実施例1の実験結果もプロットした。[計算3]アンドープGaNキャップ層23の厚さの変化による2DHG25および2DEG26の濃度の変化固定値として、p型GaNキャップ層24の厚さTpcap=30nm、Mg濃度=3×1019cm3、アンドープAlGaN層22のAl組成=22.6、厚さTalgan=47nmとし、アンドープGaNキャップ層23の厚さTucapを変化させた場合の2DHG25および2DEG26の濃度の計算を行った。図12に計算結果を示す。図12の横軸はアンドープGaNキャップ層23の厚さTucap、縦軸は2DHG25および2DEG26のシートキャリア濃度である。図12より、アンドープGaNキャップ層23の厚さTucapに対する2DHG25の正孔濃度の変化は少ない。従って、キャリア濃度の観点からはアンドープGaNキャップ層23の厚さTucapは0nmから有効である。しかしながら、p型GaNキャップ層24のシート抵抗はアンドープGaNキャップ層23の厚さTucapに依存する。アンドープGaNキャップ層23の厚さTucapが小さい場合、2DHG25の正孔はp型GaNキャップ層24中のMgアクセプターイオンによりクーロン散乱され、2DHG25の正孔移動度は著しく減少する。従って、アンドープGaNキャップ層23の効果として、キャリア濃度に着目するのではなく、2DHG25の移動度に着目してみる。[計算4]アンドープGaNキャップ層23の厚さの変化による2DHG25の移動度の変化固定値として、アンドープAlGaN層22のAl組成=22.6、厚さTalgan=47nmとした。図13に計算結果を示す。図13の横軸はアンドープGaNキャップ層23の厚さTucap、縦軸は2DHG25の正孔移動度である。図13には後述の実施例1の実験結果もプロットした。アンドープAlGaN層22とアンドープGaNキャップ層23との間のヘテロ界面の近傍の部分におけるアンドープGaNキャップ層23中に形成される2DHG25の正孔はMgアクセプターイオンによるクーロン散乱を受けて移動度が減少する。移動度は通常のバルクの正孔移動度2~3cm2/Vsに比較して4~5倍高かったが、結晶の残留欠陥の影響がまだあり、計算値よりは低かった。実測値は計算値よりも低いがこれは残留欠陥の影響であり、また、計算に採用した真性正孔移動度にも不確定要素が含まれているということも考えられる。ここでは、移動度の膜厚依存性を相対的に考察することにすると、移動度はアンドープGaNキャップ層23の厚さTucapに多く依存していることが分かる。アンドープGaNキャップ層23の厚さTucapは0nmでも有効であるが、シート抵抗低減のためには、アンドープGaNキャップ層23は必要である。より望ましくは、計算上で移動度が5倍以上となり、従ってシート抵抗が約1/5以下程度となる。Tucapは1nm以上が有効範囲である。[計算5]p型GaNキャップ層24の厚さTpcapの変化による2DHG25のシートキャリア濃度の変化固定値として、アンドープGaNキャップ層23の厚さTucap=10nm、アンドープAlGaN層22のAl組成=22.6、厚さTalgan=47nmとし、p型GaNキャップ層24の厚さTpcapを変数として計算した。図14に計算結果を示す。図14の横軸はp型GaNキャップ層24の厚さTpcap、縦軸は2DHG25および2DEG26のシートキャリア濃度である。図14には後述の実施例1の実験結果もプロットした。本計算結果より、2DHG25を発生させるには、p型GaNキャップ層24の厚さTpcapとして少なくとも6nmは必要であり、2×1012cm2の2DHG25を発生させるには8nm以上は必要であり、望ましくは5×1012cm2以上の2DHG25を発生させるには10nm以上は必要である。[計算6]p型GaNキャップ層24のMg濃度の変化による2DHG25のシートキャリア濃度の変化固定値として、p型GaNキャップ層24の厚さTpcap=30nm、アンドープGaNキャップ層23の厚さTucap=10nm、アンドープAlGaN層22のAl組成=22.6、厚さTalgan=47nmとし、p型GaNキャップ層24のMg濃度を変数として計算した。図15に計算結果を示す。図15の横軸はp型GaNキャップ層24のMg濃度、縦軸は2DHG25のシートキャリア濃度である。図15には後述の実施例1の実験結果もプロットした。計算の結果をみると、2DEG26の濃度は、アンドープAlGaN層22の厚さTalganがある程度の大きさであれば、p型GaNキャップ層24のMg濃度に殆ど依存しないことが分かった。この層構造ではMgのドーピングの効果を得るには、Mg濃度が1×1015cm3と少なくても2DHG25が発生することが示された。計算では表面ピンニングpinning位置が固定されているので、低濃度Mgでも2DHG25の濃度が多く算出された可能性も否定できない。しかしながら、2×1012cm2以上の濃度の2DHG25を生成する条件として、p型GaNキャップ層24のMg濃度は1×1016cm3以上とすることができる。さらに、好適には5×1012cm2以上の濃度の2DHG25を生成する条件として、p型GaNキャップ層24のMg濃度は8×1017cm3以上とすることができる。[計算7]アンドープAlGaN層22中にシリコンSiをドーピングした場合の効果2DEGの濃度を増加させ、電子チャネルのシート抵抗を低下させるため、通常のHFETのAlGaN層にSiドーピングを行う場合がある。本構造においても、アンドープAlGaN層22中にSiドーピングを行うと2DEG26の濃度を増加させることができる。しかしながら、Siドーピングを行うとイオン化ドナーであるプラスの固定電荷がドープした場所に埋め込まれるため、アンドープAlGaN層22とアンドープGaNキャップ層23との間のヘテロ界面近くの価電子帯を押し下げ、アンドープAlGaN層22とアンドープGaNキャップ層23との間のヘテロ界面の2DHG25の濃度を減少させる効果を有する。従って、行き過ぎたSiドーピングはこのGaN系半導体素子に対して有害である。しかしながら、どの程度のSi濃度ならば2DHG25の濃度に影響を及ぼさずに2DEG26の濃度を増加させることができるかの計算は重要である。固定値として、p型GaNキャップ層24の厚さTpcap=30nm、アンドープGaNキャップ層23の厚さTucap=10nm、アンドープAlGaN層22の厚さTalgan=47nm、Al組成=22.6、Mg濃度=3×1019cm3とし、アンドープAlGaN層22のSi濃度を変数として計算した。図16に計算結果を示す。図16には後述の実施例1の実験結果もプロットした。図16より、アンドープAlGaN層22へのSiドーピングにより、2DEG26の濃度は増加した。正孔濃度は、Si濃度=5×1017cm3から減少し始める。正孔濃度が2×1012cm2以上の濃度の2DHG25を得るためにはアンドープAlGaN層22のSi濃度は4×1018cm3以下である必要がある。さらに、好適には、正孔濃度が5×1012cm2以上であるためには、Si濃度は3×1018cm3以下である必要がある。[計算8]p型GaNキャップ層24/アンドープGaNキャップ層23をp型InGaNキャップ層/アンドープInGaNキャップ層に置き換えた場合の2DHG25および2DEG26の濃度の変化InGaN/AlGaNヘテロ接合において、分極の大きさ、および、伝導帯と価電子帯との障壁高さはGaN/AlGaNヘテロ接合のそれらよりも大きくなり、従って2DHG25の濃度は格段に増加すると考えられる。固定値として、p型InGaNキャップ層の厚さTpcap=30nm、アンドープInGaNキャップ層の厚さTucap=10nm、アンドープAlGaN層22の厚さTalgan=47nm、Al組成=22.6とし、p型InGaNキャップ層およびアンドープInGaNキャップ層のIn組成を変数として計算した。図17に計算結果を示す。図17の横軸はp型InGaNキャップ層およびアンドープInGaNキャップ層のIn組成、縦軸は2DHG25のシートキャリア濃度である。図17には後述の実施例1の実験結果も示す。図17より、p型InGaNキャップ層およびアンドープInGaNキャップ層のIn組成の増加に対して、2DHG25の濃度は単調に増加した。一方で、2DEG26の濃度は一定であった。これは、InGaN/AlGaNへテロ構造において、増加した負の固定電荷に相当する正の固定電荷はInGaN最表面に配置されるので、AlGaN/GaNヘテロ界面の分極にはさほどの影響がないことによるものと考えられる。図17に示す計算結果によれば、p型InGaNキャップ層およびアンドープInGaNキャップ層のIn組成は0以上で正孔濃度に有効である。しかしながら、2DHG25の濃度の、2DEG26の濃度との差が大きくなり過ぎると相殺効果が減少するので、In組成としては0.220程度以下が好適である。以上の計算結果を総合すると、2DHG25および2DEG26の濃度を2×1012cm2以上とすることを必要条件として、アンドープAlGaN層のAl組成;x>0.08アンドープAlGaN層の厚さ;t>15nmアンドープInGaNキャップ層の厚さ;q>0nmp型InGaNキャップ層の厚さ;r>8.0nmp型InGaNキャップ層のMg濃度;NA>1×1016cm3アンドープAlGaN層のSi濃度;ND<4×1018cm3である。また、望ましい条件としては、2DHG25および2DEG26の濃度が5×1012cm2以上であり、その条件は、アンドープAlGaN層のAl組成;x>0.13アンドープAlGaN層の厚さ;t>25nmアンドープInGaNキャップ層の厚さ;q>1nmp型InGaNキャップ層の厚さ;r>10nmp型InGaNキャップ層のMg濃度;NA>8×1017cm3アンドープAlGaN層のSi濃度;ND<3×1018cm3である。上記の数値計算の結果図10~図17によって、2DHG25の濃度および2DEG26の濃度の構造パラメータ依存性が明らかになった。そこで、その結果に基づき、簡略化された物理モデルを用いて、2DHG25の濃度および2DEG26の濃度の範囲を規定する数式を導出した。図9に示す層構造において、アンドープAlGaN層22をアンドープAlxGa1xN層と置き換え、アンドープGaNキャップ層23をアンドープInyGa1yNキャップ層と置き換え、下層のアンドープGaN層21をInzGa1zN層と置き換えることでダブルへテロ構造とする。アンドープAlxGa1xN層の厚さをtとする。2DHG25の濃度および2DEG26の濃度をこれらのx、y、z、tの4個の構造パラメータで表現する。2DHG25の濃度をPs、2DEG26の濃度をNsと表すと、これらは次の近似式で表現できることが分かった。Ps=b1xb2y-b3/tNs=b1xb2z-b3/tここで、b1,b2,b3は数値計算の結果を最適にトレースするように決めるべきアジャスタブルパラメータである。さて、Ps、Nsの単位をcm2、tの単位をcmにとったとき、アジャスタブルパラメータb1、b2、b3の単位をそれぞれcm2、cm2、cm1とすると、b1=5.66×1013cm2b2=9.81×1013cm2b3=1.89×107cm1としたときの、上記近似式で与えられるPs、Nsと、数値計算によるPs、Nsとの比較を以下の図によって示す。図18は、p型GaNキャップ層24の厚さTpcap=30nm、アンドープInyGa1yNキャップ層の厚さTucap=10nm、t=47nm、y=0、z=0、Mg濃度=3×1019cm3として、アンドープAlxGa1xN層のAl組成xの値を変化させたときの数値計算結果と上記の近似式とを比較したものである。図19は、p型GaNキャップ層24の厚さTpcap=30nm、アンドープInyGa1yNキャップ層の厚さTucap=10nm、アンドープAlxGa1xN層のAl組成x=0.226、y=0、z=0、Mg濃度=3×1019cm3として、アンドープAlxGa1xN層の厚さtの値を変化させたときの数値計算結果と上記の近似式とを比較したものである。図20は、p型GaNキャップ層24の厚さTpcap=30nm、アンドープInyGa1yNキャップ層の厚さTucap=10nm、アンドープAlxGa1xN層のAl組成=0.226、y=0、z=0、Mg濃度=3×1019cm3として、アンドープInyGa1yNキャップ層のIn組成yの値を変化させたときの数値計算結果と上記の近似式とを比較したものである。図20より、Inをキャップ層に添加する効果は、2DHG25の濃度に関しては非常に大きいが、2DEG26の濃度に関しては小さいことが分かる。p型GaNキャップ層24にはMgが添加されているが、数値計算では分極による効果とMgアクセプタによる正孔生成とが厳密にシミュレートされているが、近似式ではそれが反映されないことが示されている。図21は、p型GaNキャップ層24の厚さTpcap=30nm、アンドープInyGa1yNキャップ層の厚さTucap=10nm、アンドープAlxGa1xN層の厚さt=47nm、Al組成x=0.226、y=0、Mg濃度=3×1019cm3として、下層のアンドープInzGa1zN層のIn組成zの値を変化させたときの数値計算結果と上記の近似式とを比較したものである。図21より、Inを下地層に添加する効果は、2DEG26の濃度に関しては非常に大きいが、2DHG25の濃度に関しては小さいことが分かる。近似式は非常によく数値計算の値をトレースしていることがわかる。図22は、p型GaNキャップ層24の厚さTpcap=30nm、アンドープInyGa1yNキャップ層の厚さTucap=10nm、アンドープAlxGa1xN層のAl組成x=0.226、z=0、Mg濃度=3×1019cm3とし、アンドープInyGa1yNキャップ層のIn組成yの値を計算パラメータにとり、yを0、0.1、0.2、0.3と変化させ、アンドープAlxGa1xN層の厚さtを変数としたときのシートキャリア濃度の数値計算結果と近似式とを比較したものである。図22より、近似式では、キャップ層に10以上のInが添加された場合には、アンドープAlxGa1xN層の厚さtが非常に小さいところでは、数値計算とは乖離していた。従って、近似式が適用される範囲は、キャップ層がInGaN層である場合、アンドープAlxGa1xN層の厚さtが20nm以上から上記近似式は適用されることになる。以上により、上記の近似式は、式中のアジャスタブルパラメータb1、b2、b3として上記の値を採用したとき、数値計算の結果を、すなわち、実測の2DHG濃度および2DEG濃度を与える式として適用することができることが示された。総合すると、素子の動作に必須の2DHG濃度および2DEG濃度である2×1012cm2以上のGaN系半導体素子を構成するp型InyGa1yNキャップ層/アンドープInyGa1yNキャップ層/AlxGa1xN層厚さt/アンドープInzGa1zN層において、上記の式で表されるPs、Nsが2×1012cm2以上となるようにx、y、zおよびtが選ばれる。また、素子動作に好適な2DHG濃度および2DEG濃度である5×1012cm2以上のGaN系半導体素子を構成するp型InyGa1yNキャップ層/アンドープInyGa1yNキャップ層/AlxGa1xN層厚さt/InzGa1zN層において、上記の式で表されるPs、Nsが5×1012cm2以上となるようにx、y、zおよびtが選ばれる。[実施例1]図23に示すように、0001面、すなわちC面サファイア基板31上に、従来公知のMOCVD有機金属気相成長法技術により、Ga原料としてTMGトリメチルガリウム、Al原料としてTMAトリメチルアルミニウム、窒素原料としてNH3アンモニア、キャリアガスとしてN2ガスおよびH2ガスを用いて、低温成長530°CGaNバッファ層32を厚さ30nm積層した後、成長温度を1100°Cに上昇させ、アンドープGaN層33を厚さ1000nm、アンドープAlxGa1xN層34x=0.226を厚さ47nm、アンドープGaN層35を厚さ10nm、Mgドープのp型GaN層36を厚さ30nm、連続的に成長させた。Mgドープ量はMg濃度が3×1019cm3となるように設定した。本試料に対して4端子Hall測定を行った結果、のHall電圧が測定され、正孔キャリアが伝導を支配していることが示された。室温における正孔濃度は、シートキャリア濃度として8.6×1012cm2であり、正孔の移動度は20.5cm2/Vsが得られた。通常のバルクのp型GaNの正孔の移動度は2~3cm2/Vs程度である。測定された大きな正孔移動度の値20.5cm2/Vsは、バルク中の正孔移動度としては考えられない高い値を示した。最表面のp型GaN層36から発生した正孔であるとすると、活性化率が10となり、通常は1程度であるので、p型GaN層36に由来する正孔ではない。77Kの低温では、アクセプター準位が深いので、正孔は凍結フリーズアウトしてしまい、通常のp型GaN層では自由正孔は観測されない。本試料の77KのHall測定において、シート正孔濃度として9.5×1012cm2、移動度として46.5cm2/Vsが得られた。以上のことは、測定された正孔の出所は、AlGaN/GaNの分極効果により生成した2DHGであることを示している。この正孔によるシート抵抗はRS=1/pqμhp:正孔濃度、q:単位電荷、μh正孔移動度で計算したところ、室温にて35.5kΩ/□であった。次に、渦電流式伝導率測定器によりこの試料のシート抵抗を測定したところ、790Ω/□であった。渦電流式伝導率測定器による測定値は2DHGチャネルと2DEGチャネルとを同時に計測していると仮定すると、2DEGのシート抵抗は808Ω/□となる。この値は2DEGをチャネルとする通常のAlGaN/GaNHFETの標準的な値である。以上の測定により、実用的な素子として十分な量の2DHGと2DEGとが同時に存在する層構造が可能であることが世界で初めて実証された。十分な量の2DHGと2DEGとを同時存在させ得た原因は、分極を増大させるためにアンドープAlxGa1xN層34x=0.226の厚さを47nmと十分に大きくしたこと、および、GaN価電子帯をフェルミ準位に近づけるためにMgドープp型GaN層36を最上層に設けたことである。第2の実施の形態第2の実施の形態によるGaN系ダイオードについて説明する。図24にこのGaN系ダイオードを示す。図24に示すように、このGaN系ダイオードにおいては、図示省略した例えばC面サファイア基板などのベース基板上に、アンドープGaN層41、アンドープAlGaN層42、アンドープGaN層43およびp型GaN層44が順次積層されている。アンドープAlGaN層42の上部、アンドープGaN層43およびp型GaN層44は所定の形状にパターニングされ、メサ部が形成されている。このメサ部の一端部の上面および側面からこのメサ部に隣接する部分のアンドープAlGaN層42上に延在してアノード電極47が形成されている。アノード電極47は、例えばNiなどにより形成される。また、このメサ部から離れた部分のアンドープAlGaN層42上にカソード電極48が形成されている。カソード電極48は、例えばTi/Al/Au積層膜などにより形成される。このGaN系ダイオードにおいては、アンドープAlGaN層42とアンドープGaN層43とのヘテロ界面の近傍の部分におけるアンドープGaN層43に2DHG45が形成されているとともに、アンドープGaN層41とアンドープAlGaN層42とのヘテロ界面の近傍の部分におけるアンドープGaN層41に2DEG46が形成されている。この場合、アノード電極47は、2DEG46とショットキー接触しているが、2DHG45およびp型GaN層44とはオーミック接触している。また、カソード電極48は、アンドープAlGaN層42および2DEG46に対してオーミック接触している。このGaN系ダイオードは、2DEG46を通じて電子が伝導に寄与するダイオードである。次に、このGaN系ダイオードの製造方法について説明する。まず、MOCVD法により低温GaNバッファ層図示せずを介してアンドープGaN層41、アンドープAlGaN層42、アンドープGaN層43およびp型GaN層44を順次成長させる。次に、p型GaN層44上にフォトリソグラフィー技術により所定形状のレジストパターン図示せずを形成した後、このレジストパターンをマスクとして例えば塩素系ガスを用いた反応性イオンエッチングreactiveionetching,RIEによりアンドープAlGaN層42の厚さ方向の途中の深さまでエッチングし、メサ部を形成する。次に、レジストパターンを除去した後、アノード電極47およびカソード電極48を形成する。アノード電極47は、全面にNi膜などの金属膜を真空蒸着法などにより形成した後、この金属膜上にフォトリソグラフィー技術により所定形状のレジストパターン図示せずを形成し、このレジストパターンをマスクとして例えばRIE法などによりエッチングすることにより形成することができる。あるいは、アノード電極47は、所定形状のレジストパターン図示せずを形成した後、全面にNi膜などの金属膜を真空蒸着法などにより形成した後、レジストパターンをその上に形成された金属膜とともに除去リフトオフすることにより形成することもできる。カソード電極48も、真空蒸着法などにより形成したTi/Al/Au積層膜などの金属膜を用いて、アノード電極47と同様にして形成することができる。図24に示すGaN系ダイオードについて計算機シミュレーションを行った。図25に、図24に示すGaN系ダイオードの計算機シミュレーションに用いた構造を示す。図25に示す層構造は、実施例1と同様とした。図25には各部の寸法を示した。アノード電極47およびカソード電極48間距離は7μmである。図25に示す構造におけるアノード電極47のp型GaN層44へのオーバーラップ重なりの長さは0.5μmである。また、この構造においては、最上層が窒化シリコンSiN膜49によりパッシベーションされているとした。このGaN系ダイオードとの比較のために、図26に従来の通常のGaN系ショットキーダイオードを示す。図26に示すように、このGaN系ショットキーダイオードにおいては、図示省略したベース基板上に、アンドープGaN層301およびアンドープAlGaN層302が順次積層されている。アンドープAlGaN層302上に、アノード電極303およびカソード電極304が形成されている。このGaN系ショットキーダイオードにおいては、アンドープGaN層301とアンドープAlGaN層302との間のヘテロ界面の近傍の部分におけるアンドープGaN層301に2DEG305が形成されている。ここで、図26では、アノード電極303およびカソード電極304間に逆バイアス電圧が印加された状態が示されており、アノード電極303下には2DEG305が存在していない。アノード電極303およびカソード電極304間に順バイアス電圧が印加されたとき、あるいは、アノード電極303およびカソード電極304間に印加されるバイアス電圧が0Vであるときには、アノード電極303下には2DEG305が形成されている。図26に示すGaN系ショットキーダイオードについて計算機シミュレーションを行った。図27に、図26に示すGaN系ショットキーダイオードの計算機シミュレーションに用いた構造を示す。図27に示す層構造は、実施例1の層構造の対応する部分と同様とした。図27には各部の寸法を示した。アノード電極303およびカソード電極304間距離は7μmである。アノード電極303のフィールドプレートの長さは3μmである。また、この構造においては、最上層がSiN膜305によりパッシベーションされているとした。図28に、アノード電極47、303とカソード電極48、304との間に600Vの逆バイアス電圧を印加したときの電子チャネルの電界分布を示す。図28において、Aはアノード電極47、303、Cはカソード電極48、304を示す。図28に示すように、従来の通常のGaN系ショットキーダイオードSBDでは、アノード端に約2.9MV/cmの鋭い電界ピークが発生し、フィールドプレート端に約2.9MV/cmの電界ピークが発生している。これに対して、このGaN系ダイオードPJDでは、アノード電極端に1.5MV/cmおよびp型GaN層のカソード電極端の位置に約1.5MV/cmの電界ピークが発生している。ピーク電界強度は、従来構造のほぼ1/2と低下している。シミュレーション結果の定性的な説明は既に述べたとおり、アノード電極47とカソード電極48との間の2DHGと2DEGとが各チャネル位置で、等量ずつ減少するのみであるので、チャネル方向に亘って誘起される総電荷はアノード電極47とカソード電極48との間に均一に分布し、電界の集中は起こらない。この現象は、Si素子で高耐圧化するために採用される超接合が逆バイアスでも電界集中が生じないことと電磁気学的に等価である。以上により、本構造が耐電圧性の向上および電流コラプスの抑制に非常に有効であることが示された。この第2の実施の形態によれば、逆バイアス電圧印加時に電界集中が起きにくい高耐圧で電流コラプスの抑制にも優れた低損失GaN系ダイオードを実現することができる。第3の実施の形態第3の実施の形態によるGaN系FETについて説明する。図29にこのGaN系FETを示す。図29に示すように、このGaN系FETにおいては、図示省略した例えばC面サファイア基板などのベース基板上に、アンドープGaN層51、アンドープAlGaN層52、アンドープGaN層53およびp型GaN層54が順次積層されている。アンドープAlGaN層52の上部、アンドープGaN層53およびp型GaN層54は所定の形状にパターニングされ、メサ部が形成されている。このメサ部の一端部の上面にp電極57が形成されている。このp電極57はp型GaN層54とオーミック接触している。このp電極57は、例えばNiなどにより形成される。このメサ部の一方の側のアンドープAlGaN層52上にゲート電極58が形成されている。このゲート電極58はアンドープAlGaN層52とショットキー接触している。このゲート電極58は、例えばNiなどにより形成される。このゲート電極58に関してメサ部と反対側の部分のアンドープAlGaN層52上にソース電極59が形成されている。ソース電極59は、p電極57と電気的に接続されている。また、メサ部に関してソース電極59と反対側の部分のアンドープAlGaN層52上にドレイン電極60が形成されている。これらのソース電極59およびドレイン電極60は、アンドープAlGaN層52とオーミック接触している。これらのソース電極59およびドレイン電極60は、例えばTi/Al/Au積層膜などにより形成される。このGaN系FETにおいては、アンドープAlGaN層52とアンドープGaN層53とのヘテロ界面の近傍の部分におけるアンドープGaN層53に2DHG55が形成されているとともに、アンドープGaN層51とアンドープAlGaN層52とのヘテロ界面の近傍の部分におけるアンドープGaN層51に2DEG56が形成されている。この場合、p電極57は、2DHG55およびp型GaN層54とオーミック接触している。このp電極57および2DHG55はソースのフィールドプレートとしての役割を果たしている。また、ソース電極59およびドレイン電極60は、アンドープAlGaN層52および2DEG56に対してオーミック接触している。このGaN系FETは、2DEG56を通じて電子が伝導に寄与するnチャネルFETである。次に、このGaN系FETの製造方法について説明する。まず、MOCVD法により低温GaNバッファ層を介してアンドープGaN層51、アンドープAlGaN層52、アンドープGaN層53およびp型GaN層54を順次成長させる。次に、p型GaN層54上にフォトリソグラフィー技術により所定形状のレジストパターン図示せずを形成した後、このレジストパターンをマスクとして例えば塩素系ガスを用いたRIEによりアンドープAlGaN層52の厚さ方向の途中の深さまでエッチングし、メサ部を形成する。次に、レジストパターンを除去した後、ソース電極59およびドレイン電極60を形成する。これらのソース電極59およびドレイン電極60は、真空蒸着法などにより形成したTi/Al/Au積層膜などの金属膜を用いて形成することができる。次に、p電極57およびゲート電極58を形成する。これらのp電極57およびゲート電極58は、真空蒸着法などにより形成したNiなどの金属膜を用いて形成することができる。この後、ソース電極59とp電極57との間に配線図示せずを形成して結線する。このGaN系FETにおいては、p電極57は2DHG55とオーミック接触しており、これらのp電極57および2DHG55は、ソースフィールドプレートとしての役割を果たしていることが分かる。このソースフィールドプレートによれば、第2の実施の形態と同様のメカニズムにより、電界集中がゲート電極58とドレイン電極60との間に生じることはない。そもそも、本構造では、p型GaN層54の領域に電子の存在し得る場所はなく、本質的に電流コラプスの問題は生じない。このGaN系FETの大振幅動作について説明する。ドレイン電極60に負側に深く電圧が印加された場合を考える。ドレイン電極60が負に印加される状況は、負荷がモーターやソレノイドバルブなどのインダクターを含んでいる場合、スイッチング時に誘導逆起電力が生じる場合などである。図30に示すように、ドレイン電極60が負にバイアスされたときは、ドレイン電極60とp型GaN層54との間は順バイアスとなる。バイアスが深い場合には、2DHG55および/または2DEG56がアンドープAlGaN層52の障壁をトンネリング効果ないしは熱的に移動して再結合し、電流が流れる。すなわち、このGaN系FETは、あたかもpnダイオードがトランジスタに並列に付加されているように見え、複合素子となっていることが分かる。このGaN系FETを等価回路で表すと図31に示すようになる。これは、インバーター回路の基本ユニットである。この第3の実施の形態によれば、高耐圧で電流コラプスの抑制にも優れた低損失GaN系FETを実現することができる。第4の実施の形態第4の実施の形態によるGaN系ダイオードについて説明する。図32にこのGaN系ダイオードを示す。図32に示すように、このGaN系ダイオードにおいては、例えばC面サファイア基板などのベース基板40上に、アンドープGaN層41、アンドープAlGaN層42、アンドープGaN層43およびp型GaN層44が順次積層されている。アンドープGaN層43およびp型GaN層44は所定の形状にパターニングされ、メサ部が形成されている。このメサ部の一端部の上面および側面からこのメサ部に隣接する部分のアンドープAlGaN層42上に延在してアノード電極47が形成されている。アノード電極47は、例えばNi/Au積層膜などにより形成される。また、このメサ部の他端部の上面および側面からこのメサ部に隣接する部分のアンドープAlGaN層42上に延在してカソード電極48が形成されている。カソード電極48は、例えばTi/Al/Au積層膜などにより形成される。このGaN系ダイオードにおいては、アンドープAlGaN層42とアンドープGaN層43とのヘテロ界面の近傍の部分におけるアンドープGaN層43に2DHG45が形成されているとともに、アンドープGaN層41とアンドープAlGaN層42とのヘテロ界面の近傍の部分におけるアンドープGaN層41に2DEG46が形成されている。この場合、アノード電極47は、アンドープAlGaN層42および2DEG46とショットキー接触しているが、p型GaN層44および2DHG45とはオーミック接触している。また、カソード電極48は、アンドープAlGaN層42および2DEG46とオーミック接触しているが、p型GaN層44および2DHG45とはショットキー接触している。このGaN系ダイオードの製造方法は第2の実施の形態によるGaN系ダイオードの製造方法と同様である。このGaN系ダイオードにおいては、順バイアス電圧印加時、すなわちアノード電極47とカソード電極48との間にアノード電極47がカソード電極48よりも高電位となるように電圧を印加した場合、2DEG46および2DHG45の双方に対して順バイアスとなるため、電子および正孔の双方が同時に伝導に寄与する。すなわち、このGaN系ダイオードは、2DEG46および2DHG45を通じて電子および正孔が同時に伝導に寄与するダイオードである。また、このGaN系ダイオードにおいては、逆バイアス電圧印加時、すなわちアノード電極47とカソード電極48との間にアノード電極47がカソード電極48よりも低電位となるように電圧を印加した場合には、2DEG46だけでなく、2DHG45に対しても逆バイアスとなるので、通常のダイオードとして働く。この第4の実施の形態によれば、第2の実施の形態によるGaN系ダイオードと同様に、逆バイアス電圧印加時に電界集中が起きにくい高耐圧で電流コラプスの抑制にも優れた低損失GaN系ダイオードを実現することができる。第5の実施の形態第5の実施の形態によるGaN系FETについて説明する。図33にこのGaN系FETを示す。図33に示すように、このGaN系FETにおいては、例えばC面サファイア基板などのベース基板50上に、アンドープGaN層51、アンドープAlGaN層52、アンドープGaN層53およびp型GaN層54が順次積層されている。アンドープGaN層53およびp型GaN層54は所定の形状にパターニングされ、メサ部が形成されている。このメサ部の一端部の上面にp電極57が形成されている。このp電極57はp型GaN層54とオーミック接触している。このp電極57は、例えばNi/Au積層膜などにより形成される。このメサ部の一方の側のアンドープAlGaN層52上にゲート電極58が形成されている。このゲート電極58はアンドープAlGaN層52とショットキー接触している。このゲート電極58は、例えばNi/Au積層膜などにより形成される。このゲート電極58に関してメサ部と反対側の部分のアンドープAlGaN層52上にソース電極59が形成されている。この場合、第3の実施の形態によるGaN系FETと異なり、ソース電極59はp電極57と電気的に接続されておらず、ゲート電極58がp電極57と電気的に接続されている。また、メサ部に関してソース電極59と反対側の部分のアンドープAlGaN層52上にドレイン電極60が形成されている。これらのソース電極59およびドレイン電極60は、アンドープAlGaN層52とオーミック接触している。これらのソース電極59およびドレイン電極60は、例えばTi/Al/Au積層膜などにより形成される。このGaN系FETにおいては、アンドープAlGaN層52とアンドープGaN層53とのヘテロ界面の近傍の部分におけるアンドープGaN層53に2DHG55が形成されているとともに、アンドープGaN層51とアンドープAlGaN層52とのヘテロ界面の近傍の部分におけるアンドープGaN層51に2DEG56が形成されている。この場合、p電極57は、2DHG55およびp型GaN層54とショットキー接触している。このp電極57はゲートのフィールドプレートとしての役割を果たしている。また、ソース電極59およびドレイン電極60は、アンドープAlGaN層52および2DEG56とショットキー接触している。このGaN系FETは、2DEG56を通じて電子が伝導に寄与するnチャネルFETである。このGaN系FETの製造方法は第3の実施の形態によるGaN系FETの製造方法と同様である。このGaN系FETにおいては、p電極57は2DHG55とオーミック接触しており、これらのp電極57および2DHG55は、ゲートフィールドプレートとしての役割を果たしていることが分かる。このゲートフィールドプレートによれば、第3の実施の形態と同様のメカニズムにより、電界集中がゲート電極58とドレイン電極60との間に生じることはない。そもそも、本構造では、p型GaN層54の領域に電子の存在し得る場所はなく、本質的に電流コラプスの問題は生じない。この第5の実施の形態によれば、第3の実施の形態と同様に、高耐圧で電流コラプスの抑制にも優れた低損失GaN系FETを実現することができる。第6の実施の形態第6の実施の形態によるGaN系FETについて説明する。図34にこのGaN系FETを示す。図34に示すように、このGaN系FETにおいては、例えばC面サファイア基板などのベース基板50上に、アンドープGaN層51、アンドープAlGaN層52、アンドープGaN層53およびp型GaN層54が順次積層されている。アンドープGaN層53およびp型GaN層54は所定の形状にパターニングされ、メサ部が形成されている。このメサ部の一端部の上面および側面からこのメサ部に隣接する部分のアンドープAlGaN層52上に延在してゲート電極58が形成されている。このゲート電極58は、第5の実施の形態におけるゲート電極58とp電極57とを一体化したものに相当する。このゲート電極58は、例えばNi/Au積層膜などにより形成される。このゲート電極58はp型GaN層54とオーミック接触し、アンドープAlGaN層52とはショットキー接触している。このゲート電極58に関してメサ部と反対側の部分のアンドープAlGaN層52上にソース電極59が形成されている。また、メサ部に関してソース電極59と反対側の部分のアンドープAlGaN層52上にドレイン電極60が形成されている。これらのソース電極59およびドレイン電極60は、アンドープAlGaN層52とオーミック接触している。これらのソース電極59およびドレイン電極60は、例えばTi/Al/Au積層膜などにより形成される。このGaN系FETにおいては、アンドープAlGaN層52とアンドープGaN層53とのヘテロ界面の近傍の部分におけるアンドープGaN層53に2DHG55が形成されているとともに、アンドープGaN層51とアンドープAlGaN層52とのヘテロ界面の近傍の部分におけるアンドープGaN層51に2DEG56が形成されている。この場合、ゲート電極58はp型GaN層54および2DHG55とオーミック接触し、アンドープAlGaN層52および2DEG56とはショットキー接触している。このゲート電極58はゲートのフィールドプレートとしての役割を果たしている。また、ソース電極59およびドレイン電極60は、アンドープAlGaN層52および2DEG56に対してオーミック接触している。このGaN系FETは、2DEG56を通じて電子が伝導に寄与するnチャネルFETである。第5の実施の形態によるGaN系FETは4端子であるのに対し、このGaN系FETは、第5の実施の形態におけるp電極57がゲート電極58と一体に形成されていることにより、見かけ上3端子となっている。このGaN系FETの製造方法は第3の実施の形態によるGaN系FETの製造方法と同様である。このGaN系FETにおいては、ゲート電極58は2DHG55とオーミック接触しており、これらのゲート電極58および2DHG55は、ゲートフィールドプレートとしての役割を果たしていることが分かる。このゲートフィールドプレートによれば、第3の実施の形態と同様のメカニズムにより、電界集中がゲート電極58とドレイン電極60との間に生じることはない。そもそも、本構造では、p型GaN層54の領域に電子の存在し得る場所はなく、本質的に電流コラプスの問題は生じない。この第6の実施の形態によれば、第3の実施の形態と同様に、高耐圧で電流コラプスの抑制にも優れた低損失GaN系FETを実現することができる。第7の実施の形態第7の実施の形態によるGaN系FETについて説明する。図35にこのGaN系FETを示す。図35に示すように、このGaN系FETにおいては、例えばC面サファイア基板などのベース基板50上に、アンドープGaN層51、アンドープAlGaN層52、アンドープGaN層53およびp型GaN層54が順次積層されている。アンドープGaN層53およびp型GaN層54は所定の形状にパターニングされ、メサ部が形成されている。このメサ部の一端部の上面にソース電極59が形成され、他端部の上面にドレイン電極60が形成されている。また、このメサ部の上面のソース電極59とドレイン電極60との間にゲート電極58が形成されている。これらのソース電極59およびドレイン電極60はp型GaN層54とオーミック接触している。これらのソース電極59およびドレイン電極60は、例えばNi/Au積層膜などにより形成される。ゲート電極58はp型GaN層54とショットキー接触している。このゲート電極58は、例えばTi/Al/Au積層膜などにより形成される。メサ部の一方の側のアンドープAlGaN層52上にn電極61が形成されている。このn電極61はアンドープAlGaN層52とオーミック接触している。このn電極61は、例えばTi/Al/Au積層膜などにより形成される。このn電極61はゲート電極58と電気的に接続されている。このGaN系FETにおいては、アンドープAlGaN層52とアンドープGaN層53とのヘテロ界面の近傍の部分におけるアンドープGaN層53に2DHG55が形成されているとともに、アンドープGaN層51とアンドープAlGaN層52とのヘテロ界面の近傍の部分におけるアンドープGaN層51に2DEG56が形成されている。この場合、n電極61および2DEG56はゲートのフィールドプレートとしての役割を果たしている。また、ソース電極59およびドレイン電極60は、p型GaN層54および2DHG55とオーミック接触している。このGaN系FETは、2DHG55を通じて正孔が伝導に寄与するpチャネルFETである。このGaN系FETの製造方法は第3の実施の形態によるGaN系FETの製造方法と同様である。このGaN系FETにおいては、n電極61はアンドープGaN層51および2DEG56とオーミック接触しており、これらのアンドープGaN層51および2DEG56は、ゲートフィールドプレートとしての役割を果たしていることが分かる。このゲートフィールドプレートによれば、第3の実施の形態と同様のメカニズムにより、電界集中がゲート電極58とドレイン電極60との間に生じることはない。そもそも、本構造では、p型GaN層54の領域に電子の存在し得る場所はなく、本質的に電流コラプスの問題は生じない。この第7の実施の形態によれば、第3の実施の形態と同様に、高耐圧で電流コラプスの抑制にも優れた低損失のpチャネルGaN系FETを実現することができる。第8の実施の形態第8の実施の形態によるGaN系FETについて説明する。図36にこのGaN系FETを示す。図36に示すように、このGaN系FETは、アンドープAlGaN層52の上部、アンドープGaN層53およびp型GaN層54に形成されたメサ部の端部の上面および側面からこのメサ部に隣接する部分のアンドープAlGaN層52上に延在してドレイン電極60が形成されていることを除いて、第3の実施の形態によるGaN系FETと同様な構成を有する。この第8の実施の形態によれば、第3の実施の形態と同様な利点を得ることができるほか、次のような利点を得ることができる。すなわち、このGaN系FETにおいては、大振幅動作時において、ドレイン電極60に負側に深い電圧が印加された時、アンドープAlGaN層52とアンドープGaN層53との間のAlGaN/GaNヘテロ界面の障壁を乗り越えなくても、p型GaN層54およびこのp型GaN層54とショットキー接触したドレイン電極60を通じて電流が流れる。この場合、p型GaN層54とドレイン電極60とはショットキー接触しているため、このp型GaN層54とドレイン電極60とからなるダイオードの立ち上がり電圧は2V程度とpn接合の立ち上がり電圧よりも3~3.4V低い。このため、このGaN系FETは、理想的なFRDFreewheeldiodeが付加された複合素子となっている。第9の実施の形態第9の実施の形態によるGaN系FETについて説明する。図37にこのGaN系FETを示す。図37に示すように、このGaN系FETは、アンドープAlGaN層52の上部、アンドープGaN層53およびp型GaN層54に形成されたメサ部の端部の上面および側面からこのメサ部に隣接する部分のアンドープAlGaN層52上に延在してドレイン電極60が形成されていることを除いて、第5の実施の形態によるGaN系FETと同様な構成を有する。この第9の実施の形態によれば、第5の実施の形態と同様な利点を得ることができるほか、第8の実施の形態と同様な利点も得ることができる。第10の実施の形態第10の実施の形態によるGaN系FETについて説明する。図38にこのGaN系FETを示す。図38に示すように、このGaN系FETは、アンドープAlGaN層52の上部、アンドープGaN層53およびp型GaN層54に形成されたメサ部の他端部の上面および側面からこのメサ部に隣接する部分のアンドープAlGaN層52上に延在してドレイン電極60が形成されていることを除いて、第6の実施の形態によるGaN系FETと同様な構成を有する。この第10の実施の形態によれば、第6の実施の形態と同様な利点を得ることができるほか、第8の実施の形態と同様な利点も得ることができる。第11の実施の形態第11の実施の形態による相補型回路について説明する。図39にこの相補型回路を示す。図39に示すように、この相補型回路は、nチャネルGaN系FET71とpチャネルGaN系FET72とにより構成されている。nチャネルGaN系FET71およびpチャネルGaN系FET72のゲート電極は共通となっている。また、nチャネルGaN系FET71およびpチャネルGaN系FET72のドレイン電極は共通となっていて出力端子となっている。pチャネルGaN系FET72のソースには正の電源電圧Vssが印加され、pチャネルGaN系FET72のソースは接地される。nチャネルGaN系FET71およびpチャネルGaN系FET72の共通のゲート電極に入力電圧Vinが供給される。また、nチャネルGaN系FET71およびpチャネルGaN系FET72の共通のドレイン電極から出力電圧Voutが出力される。nチャネルGaN系FET71としては、例えば、第3、第5、第6、第8、第9または第10の実施の形態によるnチャネルGaN系FETが用いられる。pチャネルGaN系FET72としては、例えば、第7の実施の形態によるpチャネルGaN系FETが用いられる。この第11の実施の形態によれば、新規なnチャネルGaN系FET71およびpチャネルGaN系FET72を用いて相補型回路を構成することができる。この相補型回路においては、nチャネルGaN系FET71およびpチャネルGaN系FET72に関し、第3、第5~第10の実施の形態と同様な利点を得ることができる。以上、この発明の実施の形態および実施例について具体的に説明したが、この発明は、上述の実施の形態および実施例に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。例えば、上述の第3、第5~第10の実施の形態によるGaN系FETは全てノーマリーオン素子であるが、この発明は、ノーマリーオフのGaN系FETについても適用することができる。ノーマリーオフのGaN系FETのゲート構造は公知の閾値制御技術を用いて形成することができる。例えば、ゲート電極下のAlGaN層をエッチングにより薄層化したり、負イオンの打ち込みを行ったりすることによりGaN系FETの閾値を制御することができる。また、ゲート部分を絶縁膜によるMIS構造とすることによってもGaN系FETの閾値を制御することができる。また、上述の実施の形態および実施例において挙げた数値、構造、形状、材料などはあくまでも例に過ぎず、必要に応じてこれらと異なる数値、構造、形状、材料などを用いてもよい。また、図29に示す第3の実施の形態によるGaN系FETは、p電極57とソース電極59とに互いに独立に電圧を印加することができるように構成することにより、複合4端子素子として再定義することができ、複合機能素子として用いることができる。また、上述の第3、第5~第10の実施の形態によるnチャネルGaN系FETまたはpチャネルGaN系FETは、例えば、抵抗、インダクタ、キャパシタなどの受動素子として用いることもできる。"