"第1及び第2走査線と、第1及び第2データ線と、前記第1走査線と前記第1データ線との交差に対応して設けられた第1画素と、前記第2走査線と前記第2データ線との交差に対応して設けられた第2画素と、を有する電気光学装置の駆動回路であって、前記第1及び第2走査線を選択する走査線駆動回路と、前記第1及び第2走査線が選択された期間に、前記第1画素に対して前記第1データ線を介してそれぞれ前記第1画素の階調に応じた第1データ信号を供給し、前記第2画素に対して前記第2データ線を介してそれぞれ前記第2画素の階調に応じた第2データ信号を供給するデータ線駆動回路とを備え、前記データ線駆動回路は、前記第1データ信号を規定する第1データビット及び前記第2データ信号を規定する第2データビットが供給される画像信号線と、前記第2データ線との間に設けられ、前記画像信号線及び前記第2データ線に電気的に接続された第1保持回路と、前記第1保持回路と前記第1データ線との間に設けられ、前記第1保持回路及び前記第1データ線に電気的に接続された第2保持回路とを有し、一水平走査期間に供給された前記第1データビットを前記第1保持回路で保持するとともに、前記第2保持回路に転送して前記第2保持回路で保持し、前記一水平走査期間の次の水平走査期間に供給された前記第2データビットを前記第1保持回路で保持し、前記第1及び第2走査線が選択された期間において、前記第2保持回路が保持する前記第1データビットに応じた前記第1データ信号を前記第1データ線に供給し、前記第1保持回路が保持する前記第2データビットに応じた前記第2データ信号を前記第2データ線に供給することを特徴とする電気光学装置の駆動回路。前記画像信号線として第1画像信号線と第2画像信号線とがあり、前記データ線駆動回路は、前記第1及び第2画像信号線から供給される前記第1及び第2データビットを、画像信号線毎に異なる前記第1保持回路に一斉に供給することを特徴とする請求項1に記載の電気光学装置の駆動回路。前記第1保持回路を複数有し、前記データ線駆動回路は、前記第1データビットが前記複数の第1保持回路に供給される前記一水平走査期間の全体にわたって、前記第1保持回路から前記第2保持回路への前記第1及び第2データビットの転送を継続して許可することを特徴とする請求項1又は2に記載の電気光学装置の駆動回路。予め複数にブロック化された各ブロックの前記第1及び第2データ線を、当該ブロック毎に順次排他的に選択する選択信号を出力するシフトレジスターを備え、前記第2保持回路は、所定の論理レベルの信号が供給されたときに前記第1及び第2データビットを前記第1保持回路から取り込んで保持するものであり前記データ線駆動回路は、前記第1保持回路から前記第2保持回路への前記第1及び第2データビットの転送を許可する期間に供給される転送動作許可信号と、一のブロックの次に前記シフトレジスターにより選択されるブロックの前記選択信号とに応じて、当該一のブロックの前記第1データ線と電気的に接続された前記第2保持回路に、前記所定の論理レベルの信号を供給することを特徴とする請求項1又は2に記載の電気光学装置の駆動回路。前記シフトレジスターは、水平走査方向が可変であり、前記データ線駆動回路は、前記水平走査方向を指定する転送方向制御信号に応じて、前記水平走査方向に関わらず、前記一のブロックの次に前記シフトレジスターにより選択されるブロックの前記選択信号とに応じて、当該一のブロックの前記第1データ線と電気的に接続された前記第2保持回路に、前記所定の論理レベルの信号を供給することを特徴とする請求項4に記載の電気光学装置の駆動回路。第1及び第2走査線と、第1及び第2データ線と、前記第1走査線と前記第1データ線との交差に対応して設けられた第1画素と、前記第2走査線と前記第2データ線との交差に対応して設けられた第2画素と、前記第1及び第2走査線を選択する走査線駆動回路と、前記第1及び第2走査線が選択された期間に、前記第1画素に対して前記第1データ線を介してそれぞれ前記第1画素の階調に応じた第1データ信号を供給し、前記第2画素に対して前記第2データ線を介してそれぞれ前記第2画素の階調に応じた第2データ信号を供給するデータ線駆動回路とを備え、前記データ線駆動回路は、前記第1データ信号を規定する第1データビット、及び前記第2データ信号を規定する第2データビットが供給される画像信号線と前記第2データ線との間に設けられ、前記画像信号線及び前記第2データ線に電気的に接続された第1保持回路と、前記第1保持回路と前記第1データ線との間に設けられ、前記第1保持回路及び前記第1データ線に電気的に接続された第2保持回路とを有し、一水平走査期間に供給された前記第1データビットを前記第1保持回路で保持するとともに、前記第2保持回路に転送して前記第2保持回路で保持し、前記一水平走査期間の次の水平走査期間に供給された前記第2データビットを前記第1保持回路で保持し、前記第1及び第2走査線が選択された期間において、前記第2保持回路が保持する前記第1データビットに応じた前記第1データ信号を前記第1データ線に供給し、前記第1保持回路が保持する前記第2データビットに応じた前記第2データ信号を前記第2データ線に供給することを特徴とする電気光学装置。請求項6に記載の電気光学装置を備えることを特徴とする電子機器。特許文献1に記載された構成で、例えば走査線を同時に2行ずつ選択する場合、これらの走査線の選択期間において、2行分の画素にデータ信号を一斉に供給する必要がある。よって、走査線を1行ずつの選択する場合に比べて、データドライバーに供給するデータ信号の相展開数を増大させない場合、シフトレジスターの出力段数を倍化する必要があり、シフトレジスターの回路面積が増大してしまう。一方で、走査線を1行ずつ選択する場合に比べてシフトレジスターの出力段数を増大させないのであれば、データ信号の相展開数を倍化する必要があり、この場合信号の入力端子数や信号線の数が増大する。この場合、シフトレジスターによりオンオフされるサンプリングスイッチの数が倍化するので、シフトレジスターから出力される選択信号にあっては、当該サンプリングスイッチの倍化によって十分な駆動能力が必要となり、やはり、データ線駆動回路の回路面積の増大の原因となることがある。同時選択する走査線の数が多くなれば、これらの問題はより顕著に現れるようになると考えられる。本発明は、このような事情に鑑みてなされたもので、その目的の一つは、これらの欠点を解消しつつ、同時選択した複数の走査線に対応する複数のデータ線を駆動するための技術を提供することである。上記目的を達成するために、本発明に係る電気光学装置の駆動回路にあっては、第1及び第2走査線と、第1及び第2データ線と、前記第1走査線と前記第1データ線との交差に対応して設けられた第1画素と、前記第2走査線と前記第2データ線との交差に対応して設けられた第2画素と、を有する電気光学装置の駆動回路であって、前記第1及び第2走査線を選択する走査線駆動回路と、前記第1及び第2走査線が選択された期間に、前記第1画素に対して前記第1データ線を介してそれぞれ前記第1画素の階調に応じた第1データ信号を供給し、前記第2画素に対して前記第2データ線を介してそれぞれ前記第2画素の階調に応じた第2データ信号を供給するデータ線駆動回路とを備え、前記データ線駆動回路は、前記第1データ信号を規定する第1データビット及び前記第2データ信号を規定する第2データビットが供給される画像信号線と、前記第2データ線との間に設けられ、前記画像信号線及び前記第2データ線に電気的に接続された第1保持回路と、前記第1保持回路と前記第1データ線との間に設けられ、前記第1保持回路及び前記第1データ線に電気的に接続された第2保持回路とを有し、一水平走査期間に供給された前記第1データビットを前記第1保持回路で保持するとともに、前記第2保持回路に転送して前記第2保持回路で保持し、前記一水平走査期間の次の水平走査期間に供給された前記第2データビットを前記第1保持回路で保持し、前記第1及び第2走査線が選択された期間において、前記第2保持回路が保持する前記第1データビットに応じた前記第1データ信号を前記第1データ線に供給し、前記第1保持回路が保持する前記第2データビットに応じた前記第2データ信号を前記第2データ線に供給することを特徴とする。本発明によれば、同時選択した複数の走査線に対応する複数のデータ線を駆動することができる。また、従来のデータ線駆動回路と比較して、シフトレジスターを設けた場合の出力段数を増やす必要がなく、その回路面積の増大が抑えられるとともに、電気光学装置の階調表示に係る制御を複雑化させなくて済む。本発明において、前記画像信号線として第1画像信号線と第2画像信号線とがあり、前記データ線駆動回路は、前記第1及び第2画像信号線から供給される前記第1及び第2データビットを、画像信号線毎に異なる前記第1保持回路に一斉に供給するようにしてもよい。本発明によれば、データ線駆動回路に要求される動作周波数が低減される。本発明において、前記第1保持回路を複数有し、前記データ線駆動回路は、前記第1データビットが前記複数の第1保持回路に供給される前記一水平走査期間の全体にわたって、前記第1保持回路から前記第2保持回路への前記第1及び第2データビットの転送を継続して許可するようにしてもよい。本発明によれば、複数の第1保持回路について第2保持回路へのデータビットの転送の許可の有無を切り替えればよいから、その切り替えに係る制御が簡素化される。また、第1データビットの転送が時間的に分散して行われるので、電気光学装置の電源電圧降下の抑制を図ることができ、当該電気光学装置の動作の確実性が増す。本発明において、予め複数にブロック化された各ブロックの前記第1及び第2データ線を、当該ブロック毎に順次排他的に選択する選択信号を出力するシフトレジスターを備え、前記第2保持回路は、所定の論理レベルの信号が供給されたときに前記第1及び第2データビットを前記第1保持回路から取り込んで保持するものであり前記データ線駆動回路は、前記第1保持回路から前記第2保持回路への前記第1及び第2データビットの転送を許可する期間に供給される転送動作許可信号と、一のブロックの次に前記シフトレジスターにより選択されるブロックの前記選択信号とに応じて、当該一のブロックの前記第1データ線と電気的に接続された前記第2保持回路に、前記所定の論理レベルの信号を供給するようにしてもよい。本発明によれば、選択信号に応じた所定の論理レベルの信号が供給されたときに第2保持回路がデータビットを取り込むので、当該第2保持回路へのデータビットの転送のタイミングで別途信号を供給する必要がなく、電気光学装置の構成及び処理を簡素化することができる。本発明において、前記シフトレジスターは、水平走査方向が可変であり、前記データ線駆動回路は、前記水平走査方向を指定する転送方向制御信号に応じて、前記水平走査方向に関わらず、前記一のブロックの次に前記シフトレジスターにより選択されるブロックの前記選択信号とに応じて、当該一のブロックの前記第1データ線と電気的に接続された前記第2保持回路に、前記所定の論理レベルの信号を供給するようにしてもよい。本発明によれば、いわゆる双方向シフトレジスターであって、水平走査方向が可変であるシフトレジスターを本発明に適用した場合であっても、その水平走査方向に関わらず、第2保持回路へデータビットを転送することができる。なお、本発明は、電気光学装置、電気光学装置を含む電子機器としても概念することが可能である。以下、本発明の実施の形態について図面を参照しつつ説明する。[第1実施形態]図1は、第1実施形態に係る電気光学装置の全体構成を示すブロック図である。図1に示すように、電気光学装置1は、表示領域100を有し、その周辺に、走査線駆動回路130と、データ線駆動回路140と、複数ここでは、160個の容量線駆動回路150とが配置された周辺回路内蔵型のパネル構成である。表示制御回路20は、この周辺回路内蔵型のパネルと、例えばFPCFlexiblePrintedCircuit基板によって接続される。表示領域100は、複数の画素110が配列される領域である。表示領域100では、第1,2,3,...,320行の320本の走査線112が、一方向図中行方向に延在するように設けられる。また、表示領域100では、第1,2,3,...,480列の480本のデータ線114が、走査線112に直交する方向図中縦方向に延在するように設けられる。各データ線114と各走査線112とは互いに電気的に絶縁を保つように設けられる。そして、1本の走査線112と、nここでは、n=2本毎に予めブロック化されたデータ線114との交差交点に対応して1画素が配置されるように、320本の走査線112と480本のデータ線114との交差に対応して、画素110が設けられる。よって、表示領域100においては、画素110が縦320行×横240列でマトリクス状に配列される。さらに、第1~320行の走査線112に対応して、それぞれ容量線132が行方向に延在して設けられる。なお、第1~320行以外に第321行の走査線112が設けられるが、この走査線112は、画素110に対応しておらず、ダミーの走査線として機能するものである。このダミー走査線は、第319、320行の容量線132が接続される容量線駆動回路150の駆動を助けるためのものであるが、その機能については後述する。また、表示領域100では、互いに隣接するn=2本の走査線112を一組として、各組の走査線112が走査線駆動回路130によって同時に選択される。具体的には、第i行i=1~320のうちの奇数行の走査線112と、第i1行i=1~320のうちの偶数行の走査線112とが、画素110と走査線駆動回路130との間で互いに電気的に接続される。このような第i行及び第i1行の走査線112が同時に選択されたときに供給される走査信号を、以下では走査信号Gii1と表す。ただし、第321行の走査線112に供給される走査信号を、G321と表す。また、各走査線112に対応して設けられる容量線132においても、互いに隣接するn=2本の容量線132が互いに共通する容量線駆動回路150によって駆動される。具体的には、第i行i=1~320のうちの奇数行の容量線132と、第i1行i=1~320のうちの偶数行の容量線132とが、共通の容量線駆動回路150に電気的に接続される。第i行及び第i1行の容量線132に供給される容量信号を、以下ではScii1と表す。図2は、画素110の等価回路、及びその周辺の構成を示す図である。図2は、具体的には、第jj=1~240列の画素110であって、第i行奇数行並びに第i1行偶数行の画素110、これらに接続される走査線112、容量線132、及び容量線駆動回路150を表したものである。図2に示すように、画素110は、画素電極118とコモン電極108とで液晶105を挟持した画素容量ここでは、液晶素子120を有している。ここでは、液晶105をVA方式として、画素容量120が電圧無印加時において黒状態となるノーマリーブラックモードであるとする。また、この等価回路では、画素容量120に対して並列に補助容量蓄積容量125が設けられる。補助容量125は、一端が画素電極118に電気的に接続され、他端が容量線132に共通接続される。ここで、走査線112が選択されてHレベルになると、その走査線112にゲート電極が電気的に接続されたTFT116がオンとなり、画素電極118がデータ線114に電気的に接続される。このため、走査線112がHレベルであるときに、データ線114に階調に応じた電圧レベルのデータ信号が供給されると、そのデータ信号は、オンしたTFT116を介して画素電極118に供給される。そして、走査線112が非選択とされてLレベルになると、TFT116はオフするが、画素電極118に印加された電圧は、画素容量120の容量性及び補助容量125によって保持される。画素容量120では、画素電極118及びコモン電極108によって生じる電界に応じて液晶105の分子配向状態が変化する。このため、画素容量120は、反射型であれば、印加保持電圧に応じた反射率となる。表示領域100では、画素容量120毎に反射率が変化するので、画素容量120が画素110に相当する。また、奇数行である第i行の画素110は、奇数列である第2j-1j=1~240列のデータ線114と電気的に接続され、偶数行である第i1行の画素110は、偶数列である第2j列のデータ線114と電気的に接続される。つまり、第i行第j列に位置する画素110と、第i1行第j列に位置する画素110とは、互いに異なるデータ線114に電気的に接続される。この構成を採っている理由は、第i行の画素110と、第i1行の画素110とが走査線駆動回路130によって同時に選択されるのに対し、同一列の各画素110にそれぞれ異なるデータ信号を供給することを可能にするためである。この供給動作については後で説明する。なお、奇数行である第i行の画素110は本発明の第1画素に対応し、第i行である第1走査線と、第2j-1列である第1データ線との交差に対応して設けられる。偶数行である第i1行の画素110は、本発明の第2画素に対応し、第i1行である第2走査線と、第2j列である第2データ線との交差に対応して設けられる。また、第i行の画素110の補助容量125において、TFT116に電気的に接続される一端に対する他端は、第i行の容量線132に電気的に接続される。同様に、第i1行の画素110の補助容量125において、TFT116に電気的に接続される一端に対する他端は、第i1行の容量線132に電気的に接続される。そして、これら第i行、及び第i1行の容量線132は、互いに共通する容量線駆動回路150に電気的に接続される。以上の構成の画素110を配列してなる表示領域100は、画素電極118が形成された素子基板とコモン電極108が形成された対向基板との一対の基板同士を、電極形成面が互いに対向するように一定の間隙を保って貼り合わせるとともに、この間隙に液晶105を封止した構成となっている。このため、画素容量120は、画素電極118とコモン電極108とで誘電体の一種である液晶105を挟持したものとなり、画素電極118とコモン電極108との電位差を保持する。図1に戻って説明する。表示制御回路20は、各種の制御信号を出力して電気光学装置1の各部を制御する。第1に、表示制御回路20は、スタートパルスDy及びクロック信号Clyを走査線駆動回路130に出力する。第2に、表示制御回路20は、データビットDb1,Db2、クロック信号Clx、転送開始パルスXSP及びラッチ信号LAT1,LAT2を、データ線駆動回路140に出力する。第3に、表示制御回路20は、極性指定信号Polを容量線駆動回路150に出力する。また、表示制御回路20は、コモン電極108にコモン電圧LCcomを印加する。図3は、表示制御回路20が出力する各信号の時系列変化を示すタイミングチャートである。以下、図3を参照しつつ電気光学装置1の各部の構成及び動作を説明する。第1に、走査線駆動回路130について説明する。走査線駆動回路130は、表示制御回路20から供給されるスタートパルスDy及びクロック信号Clyに従って、図1中の上から下に向かって、2本の走査線112を一組とし、一組毎に順次走査線112を選択する。具体的には、走査線駆動回路130は、iの値が大きくなる方向に、一組ずつ排他的に走査線112を選択する。そして、走査線駆動回路130は、選択した第i行及び第i1行の走査線112に対して走査信号Gii1を供給する。走査線駆動回路130は、選択した走査線112への走査信号をHレベルに相当する選択電圧VHとし、それ以外の走査線112への走査信号をLレベルに相当する非選択電圧VLとする。より詳細には、図3に示すように、走査線駆動回路130は、スタートパルスDyをデューティ比が50であるクロック信号Clyに従って順次シフトさせ、パルス幅をクロック信号Clyの半周期よりも狭めて、走査信号G,G、G、G,...,G,G,G321としてそれぞれ出力するものである。この実施形態で、フレーム期間とは、表示領域100を駆動することによって、画像の1コマ分を表示させるのに要する期間をいう。フレーム期間は、垂直走査周波数が60Hzであれば、その逆数である約16.67ミリ秒である。このようなフレーム期間は、図3に示すように、走査信号GがHレベルになってから走査信号GがLレベルになるまでの垂直有効走査期間Faのほか、それ以外の垂直帰線期間が含まれる。なお、クロック信号Clyの論理レベルが一定である半周期分の期間を、水平走査期間Hとする。この水平走査期間Hのうち、時間的に前方において走査信号がHレベルとなる期間を水平有効走査期間とすると、残りの期間が水平帰線期間になる。第2に、データ線駆動回路140に関わる内容を説明する。表示制御回路20は、画素110のオン又はオフ駆動を指定するために、図示せぬ上位装置から供給される各画素の階調レベルを指定した表示データをデータビットDb1,Db2という複数のデータに相展開して出力するつまり、相展開数が2のデータに変換する。表示制御回路20からデータ線駆動回路140に供給されるデータビットDb1,Db2は、それぞれ画素110の階調濃度を制御するためのデジタルデータである。データビットDb1は、奇数列の画素列に供給されるデータ信号を規定する1bitのデータであり、データビットDb2は、偶数列の画素列に供給されるデータ信号を規定する1bitのデータである。データ線駆動回路140において、データビットDb1,Db2は、各相に対応して設けられた画像信号線ここでは、2本を介して供給される。データビットDb1を供給する画像信号線が、本発明の第1画像信号線に対応し、データビットDb2を供給する画像信号線が、本発明の第2画像信号線に対応する。データビットDb1,Db2において、奇数行の画素120に供給されるデータ信号第1データ信号を規定するものが本発明の第1データビットに対応し、偶数行の画素120に供給されるデータ信号第2データ信号を規定するものが本発明の第2データビットに対応する。このように、データ信号が相展開され、その相展開数に応じてデータ線駆動回路140に要求される動作周波数が低減される。電気光学装置1にあっては、画素110は、データビットDb1,Db2に従って階調の表示を行う。その際、表示制御回路20は、容量線駆動回路150に供給するものと同じ極性指定信号Polで指定される書込極性でデータの書き込みを行うよう、高位側電圧であるHレベル、又は低位側電圧であるLレベルのデータ信号のいずれか一方を規定するデータビットDb1,Db2を供給する。ここで、表示制御回路20が出力する極性指定信号Polは、論理レベルがHレベルであれば、水平有効期間における書込極性を負極性に指定し、論理レベルがLレベルであれば、水平有効期間における書込極性を正極性に指定する信号である。この実施形態では、表示制御回路20が、いわゆる面反転方式に従って書込極性を切り替えるよう、フレーム期間毎に極性指定信号Polの論理レベルを切り替える。書込極性については、画素容量120に対して階調に応じた電圧を保持させる際に、コモン電極108のコモン電圧LCcomよりも画素電極118の電位を高位側とする場合を正極性といい、低位側とする場合を負極性という。電圧については、特に説明のない限り、図示省略した電源の接地電位を電圧ゼロの基準とする。より具体的には、表示制御回路20は、書込極性が正極性である場合、画素110を印加電圧>0Vに駆動するときは、Hレベルのデータビットを出力し、画素110を印加電圧=0Vに駆動するときは、Lレベルのデータビットを出力する。一方、表示制御回路20は、書込極性が負極性である場合、画素110を印加電圧<0Vに駆動するときはLレベルのデータビットを出力し、画素110を印加電圧=0Vに駆動するときは、Hレベルのデータビットを出力する。図4は、データ線駆動回路140の構成を示す図である。図5は、データ線駆動回路140のうち、シフトレジスター141の出力段側の回路構成を示す図である。図4では、図が煩雑になるのを防ぐために、図中最も左側に位置する第1ブロックの構成要素のうち、データビットDb1が供給される部分にのみ符号を付している。電気光学装置1では、第1ブロックから図中右側に向かって、第2,3,,120ブロックという具合に、n=2画素列毎にデータ線114がブロック化されている。同一ブロックに属する複数のデータ線114は、Xシフトレジスター141によって同時に選択される。また、本実施形態では、各ブロックの回路構成は互いに同一である。各ブロックには4本のデータ線114が属するが、1つのブロックに属するデータ線114の本数は、データ信号の相展開数×同時選択される走査線112の数つまり、nの値で一般化される。以下の説明において、dという符号は、第i行第j列の画素に供給されるデータ信号を意味するが、図4では、第1,2行の画素に対応するデータ信号の内容を示す。図5には、一ブロックのうちデータビットDb1Db2のいずれか一方が供給される部分のみを示す。データ線駆動回路140は、Xシフトレジスター141のほか、各ブロックに対応して設けられた第1保持回路142と、第2保持回路143と、第3保持回路144a,144bと、電圧選択回路145a,145bそれぞれ図4にVSEと付したものとを備える。なお、以下の説明において、第3保持回路144a及び144bを特に区別する必要がない場合に、各構成要素の末尾のa及びbを省略することがある。同様に、電圧選択回路145a及び145bを特に区別する必要がない場合に、各構成要素の末尾のa及びbを省略することがある。Xシフトレジスター141は、水平走査期間の最初に供給される転送開始パルスXSPを、クロック信号Clxの立ち上がり及び立ち下がりで順番にシフトして、各ブロックのデータ線114を順次排他的に選択し、その選択に応じたHレベルの選択信号SEL1,SEL2,SEL3,...,SEL120を出力するXシフトレジスター141により非選択の出力端はLレベルとする。。換言すると、Xシフトレジスター141は、第2k-1,2k列k=1~120の画素列を含む第kブロックのデータ線114を同時に選択するための選択信号SELkを、各ブロックに対応する出力端から排他的に出力する。なお、第kブロックには、第2k-1、2k列の画素列に対応する第4k-3,4k-2,4k-1,4k列の4本のデータ線114が属する。第1保持回路142は、画像信号線と電気的に接続され、この画像信号線から供給されるのデータビットを取り込んでつまり、ラッチして保持するラッチ回路である。第1保持回路142は、各ブロックに対応してnここでは、2個ずつ設けられ、データ信号を規定するデータビットが供給されるとそれを保持する。第1保持回路142は、図4に示すようにサンプリングスイッチSW1及びメモリーM0を直列接続した構成と等価である。この等価回路を用いて第1保持回路142の動作を説明すると、選択信号SELkが立ち上がったときに、サンプリングスイッチSW1がオンすることで取り込まれたデータビットが、メモリーM0に格納される。このような第1保持回路142は、クロックドインバーター1421,1423及びインバーター1422により構成される。クロックドインバーター1421には、選択信号SELk、及びそれを論理反転した選択信号/SELkがXシフトレジスター141から供給される。以下においても、/スラッシュは、以下に続く符号の信号を論理反転したことを意味する。クロックドインバーター1421は、選択信号SELk及び/SELkに従って動作するものであり、選択信号SELkがHレベルつまり、選択信号/SELkがLレベルのときに、データビットを取り込んで反転出力する。インバーター1422は、クロックドインバーター1421の出力信号つまり、反転出力されたデータビットの論理レベルを反転して出力する。クロックドインバーター1423は、インバーター1422の反転出力を再反転して、インバーター1422の入力端に帰還する。従って、第1保持回路142の出力端には、クロックドインバーター1421によって取り込まれたデータビットがそのまま保持されることになる。第2保持回路143は、1画素に供給するデータ信号を規定する1bitのデータビットを、自身に接続される第1保持回路142から取り込んで保持するラッチ回路である。第2保持回路143は、一の第1保持回路142と、対応するブロックの少なくともn-1本ここでは、1本の各データ線114との間に、各第1保持回路142で互いにデータ線114が重複しないように接続される。つまり、第2保持回路143が接続されないデータ線114は、ここでは、第1保持回路142毎つまり、メモリーM0毎に1本である。第2保持回路143は、図4に示すようにスイッチSW2及びメモリーM1を直列接続した構成と等価である。この等価回路を用いて第2保持回路143の動作を説明すると、ラッチ信号LAT1が立ち上がったときに、スイッチSW2がオンすることで取り込まれたデータビットが、メモリーM1に格納される。このような第2保持回路143は、クロックドインバーター1431,1433及びインバーター1432により構成され、第1保持回路142と同等の構成である。すなわち、第2保持回路143の構成は、第1保持回路142の構成に関する上記説明のうち、クロックドインバーター1421,1423及びインバーター1422を、それぞれ、クロックドインバーター1431,1433及びインバーター1432に読み替えて説明される。ただし、第2保持回路143では、クロックドインバーター1431には、ラッチ信号LAT1、及びそれを論理反転したラッチ信号/LAT1が表示制御回路20から供給され、これによりデータビットを取り込むタイミングが制御される。第3保持回路144は、1画素に供給するデータ信号を規定する1bitのデータビットを取り込んでこれを保持するラッチ回路である。より具体的には、第3保持回路144aは、第2保持回路143からデータビットを取り込み、第3保持回路144bは、第1保持回路142からデータビットを取り込む。第3保持回路144は、クロックドインバーター1441,1443及びインバーター1442により構成され、第1保持回路142や第2保持回路143と同等の構成を有している。すなわち、第3保持回路144の構成については、第2保持回路143の詳細な構成に関する上記説明のうち、クロックドインバーター1431,1433及びインバーター1432を、それぞれ、クロックドインバーター1441,1443及びインバーター1442に読み替えたものに等しい。ただし、第3保持回路144では、クロックドインバーター1441には、ラッチ信号LAT2、及びそれを論理反転したラッチ信号/LAT2が表示制御回路20から供給され、これによりデータビットを取り込むタイミングが制御される。すなわち、第3保持回路144a,144bでは、ラッチ信号LAT2が立ち上がったときに、一斉にデータビットが取り込まれる。図4に示すように、第2保持回路143aは、スイッチSW3a及びメモリーM2Aを直列接続した構成と等価であり、第2保持回路143bは、スイッチSW3b及びメモリーM2Bを直列接続した構成と等価である。なお、電気光学装置1では、ラッチ信号LAT1,LAT2はそれぞれ、240個の全ブロックに同時に供給される。すなわち、全ブロックで一斉に、第2保持回路143や第3保持回路144がデータビットを取り込む。電圧選択回路145aは、第3保持回路144aに接続され、第3保持回路144aで保持されるデータビットの論理に応じた電圧を選択して、これをデータ信号としてデータ線114に出力する。電圧選択回路145bは、第3保持回路144bに接続され、第3保持回路144bで保持されるデータビットの論理に応じた電圧を選択して、これをデータ信号としてデータ線114に出力する。電圧選択回路145は、インバーター1451と、PMOSトランジスター1452と、NMOSトランジスター1453とにより構成される。インバーター1451は、第3保持回路144の出力信号データビットを論理反転して出力する。PMOSトランジスター1452は、インバーター1451の出力信号がLレベルつまり、データビットがHレベルのときだけオンし、高位電圧VDHのデータ信号をデータ線114に出力する。NMOSトランジスター1453は、インバーター1451の出力信号がHレベルつまり、データビットがLレベルのときだけオンし、低位電圧VDLのデータ信号をデータ線114に出力する。高位電圧VDHはコモン電圧LCcomよりも例えば2.5V高い電圧であり、低位電圧VDLはコモン電圧LCcomよりも例えば2.5V低い電圧である。このように、電圧選択回路145は、第3保持回路144で保持されるデータビットの論理レベルに従って、高位電圧VDHのデータ信号つまり、Hレベルのデータ信号、又は低位電圧VDLのデータ信号つまり、Lレベルのデータ信号を選択して、データ線114に供給する。データ線駆動回路140の構成の説明は以上であるが、データ信号がデータ線114に流れるまでのより詳細な動作については後述する。第3に、容量線駆動回路150に関わる内容について説明する。図3に示すように、容量線駆動回路150が第i行及び第i1行の容量線132に出力する容量信号Scii1は、対応する走査線112が選択される前や選択中の期間において、極性指定信号Polのサンプリング時にLレベルであれば、二値電圧のうち低位側である電圧VSLとなり、極性指定信号Polのサンプリング時にHレベルであれば高位側である電圧VSHとなる信号である。ここで、画素容量120と補助容量125との接続点の電位を、以下ではVpixと表す。続いて、電気光学装置1の表示動作について説明する。まず、第1,2行の走査線112に供給される走査信号G12がHレベルになると、第1行第1列~第1行第240列、及び第2行第1列~第2行第240列の画素110におけるTFT116がオンし、これらの画素電極118には、データ信号d,d,d,d,...,d,d,d、dがそれぞれ供給される図4参照。このため、第1行第1列~第1行第240列、及び第2行第1列~第2行第240列の画素110の画素容量120には、データ信号の電圧と、コモン電極108のコモン電圧LCcomとの電位差が印加される。ここで、走査信号G12がHレベルになる水平有効走査期間Faにおいて、極性指定信号PolがLレベルであって正極性書込が指定されていれば、第1,2行の容量線132の容量信号Sc12は低位側の電圧VSLである。このため、第1行第1列~第1行第240列、及び第2行第1列~第2行第240列の補助容量125には、それぞれデータ信号の電圧と電圧VSLとの電位差が印加される。そして、走査信号G12がLレベルに遷移すると、第1行第1列~第1行第240列、及び第2行第1列~第2行第240列の画素110におけるTFT116がオフする。そして、走査信号G34がHレベルに遷移すると、第1,2行の容量線132の容量信号Sc12は、高位側の電圧VSHにシフトさせられる。画素電極118の電圧は、走査信号GがHレベルになったときに、正極性書込が指定されていれば、データ信号の電圧Vpである。この後、容量線132の容量信号Scが電圧VSLから電圧VSHに切り替えられることにより、電圧Vpixは電圧ΔVpixだけ上昇するつまり、Vpix=VpΔVpixとなる。一方、走査信号GがHレベルになったときに、負極性書込が指定されていれば、データ信号の電圧Vpになり、この後、容量線132の容量信号Scが電圧VSHから電圧VSLに切り替えられることにより、電圧VpixはΔVpixだけ低下するつまり、Vpix=Vp-ΔVpixとなる。なお、この実施形態では、走査線112の選択が終了した後、容量線132の容量信号Scが電圧VSLから電圧VSHに切り替えられるか、又は電圧VSHから電圧VSLに切り替えられるタイミングを、次行の走査線112が選択されたタイミングとしている。このような理由から、上述した第321行の走査線112が、第319、320行の走査線112に接続される容量線駆動回路150を動作させるダミーの走査線として用いられているのである。この切り替えのタイミングを判別するための構成はこれに限定されることなく、走査線112の選択が終了したとき以降にこの切り替えが行われればよい。ところで、走査線112の選択が開始されてから容量線132が電圧VSHやVSLに緩和するまでには或る程度の時間緩和時間を要する。そして、この緩和時間は、容量線駆動回路150内のスイッチのオン抵抗値、容量線132の配線抵抗、各種容量線寄生容量による負荷補助容量が支配的と考えてよい。が大きいほど長くなるものである。よって、この緩和時間に対して走査線112の選択期間が短い場合にあっては、容量線132がVSHやVSLに緩和するよりも前に、走査線112の選択が終了することがある。このような事態が生じると、画素110が所望する書き込み電圧にならず、Vpixが所望する電位とならないことがある。これは、走査線電極画素電極間の寄生容量によるフィードスルー電圧とは異なり、本質的には容量線電位の応答不足に起因するものである。このように画素電極118の電位が意図しない電位となってしまうことを原因として表示上の不具合が生じることがあり、容量線駆動において好ましくない。特にサブフィールド駆動のような高速駆動を実現する上で大きな問題となる。これを回避するため、本実施形態では、1本ずつ走査線112を選択する場合に比べて、フレーム期間を維持したまま、1本の走査線112の選択期間を2倍にすることができるので、容量線駆動の実現において画素電極118が意図しない電位になることを抑制することができ、画素電極118へのデータの書き込み後の電位を安定させることができる。以上のような電気光学装置1の動作を実現するためには、n=2本の走査線112を同時選択する期間において、データ線駆動回路140が対応するブロックの複数本のデータ線114を同時駆動する必要がある。続いて、データ線駆動回路140がデータ信号をデータ線114画素110に供給する際の動作を説明する。図6は、データ線駆動回路140を流れる各信号の時系列変化を示すタイミングチャートである。図6において、Db1,Db2と付したタイミングチャートは、それぞれ、どの画素110に対応するデータビットが表示制御回路20からデータ線駆動回路140に供給されるかを説明するものである。Sjaという符号は、第j列の奇数行のデータ線114に供給されるデータ信号を規定するデータビットであることを示し、Sjbという符号は、第j列の偶数行のデータ線114に供給されるデータ信号を規定するデータビットであることを示す。また、k=1と付したタイミングチャートは、第1ブロックの各メモリー図4に示したM0,M1,M2A,M2Bでそれぞれ区別する。に格納されるデータビットの内容を説明するものである、括弧外が第1列の画素列に対応し、括弧内が第2列の画素列に対応している。データ線駆動回路140のシフトレジスター141は、選択信号SEL1,SEL2,SEL3,...,SEL120を順次出力することで、kの値が大きくなる方向に、各ブロックのデータ線114を順次選択する。まず、データ線駆動回路140では、第1行の走査線112に対応する240列の画素110に供給されるデータ信号を規定するデータビットの供給動作が開始する。この供給動作は、或る水平走査期間内に行われる。まず、時刻T1において選択信号SEL1がHレベルに立ち上がると、第1ブロックの第1保持回路142は、データビットDb1,Db2をそれぞれ取り込んでこれを保持する。このとき、データビットDb1はS1aであり、データビットDb2はS2aであり、第1行第1列の第1行及び第2列のデータビットが取り込まれる。これにより、以降、第1ブロックの第1保持回路142は、それぞれデータビットDb1,Db2S1a,S2aを保持する。ただし、ラッチ信号LAT1,LAT2はいずれもLレベルであるから、さらに下流側にデータビットが転送されることはない。時刻T2に選択信号SEL2がHレベルに立ち上がると、第2ブロックの第1保持回路142は、それぞれデータビットDb1,Db2を取り込んでこれを保持する。このとき、データビットDb1はS3aで表され、データビットDb2はS4aで表されるものである。これにより、以降、第1保持回路142は、それぞれデータビットDb1,Db2S3a,S4aを保持する。ここでも、ラッチ信号LAT1,LAT2がいずれもLレベルであるから、さらに下流側にデータビットが転送されることはない。引き続き、時刻T3において選択信号SEL3がHレベルに立ち上がり、時刻T4において選択信号SEL4がHレベルに立ち上がるなど、kの値が大きくなる方向に順次、Xシフトレジスター141で選択されたブロックに対応したデータビットDb1,Db2が、各ブロックの第1保持回路142に取り込まれて保持される。そして、時刻T6で選択信号SEL120が立ち上がり、第120ブロックの各第1保持回路142がデータビットを取り込むと、第1行の全列の画素110に対応するデータビットの供給が完了する。続いて、表示制御回路20は、時刻T7においてHレベルのラッチ信号LAT1を出力する。これにより、ラッチ信号LAT1が立ち上がり、全ブロックの第2保持回路143が一斉に、自身に接続される第1保持回路142からデータビットを取り込む。このラッチ信号LAT1の立ち上がりにより、第1保持回路142で保持されていた全てのデータビットDb1,Db2が、下流側の第2保持回路143に転送される。このとき、ラッチ信号LAT2はLレベルのままであり、さらに下流側にデータビットが転送されることはない。これにより、図6に示すように、時刻T7以降において、第1ブロックのメモリーM1には、データビットDb1,Db2S1a,S2aがそれぞれ格納される。続いて、データ線駆動回路140では、第2行の走査線112に対応する240列の画素110に供給されるデータ信号を規定するデータビットの供給動作が開始する。この供給動作は、第1行の場合と基本的には同じであり、第1行の走査線112に対応する画素110に供給されるデータ信号を規定するデータビットの供給動作が行われる水平走査期間の次の水平走査期間内に行われる。時刻T8において選択信号SEL1がHレベルに立ち上がると、第1ブロックの第1保持回路142は、データビットDb1,Db2を取り込んでこれを保持する。このとき、データビットDb1はS1bで表され、データビットDb2はS2bで表されるもので、第2行第1列の第2行及び第2列のデータビットに対応する。これにより、以降、第1ブロックの第1保持回路142は、それぞれデータビットDb1,Db2S1b,S2bを保持する。ただし、ラッチ信号LAT1,LAT2がいずれもLレベルであるから、さらに下流側にデータビットが転送されることはない。先に第1保持回路142が保持していたデータビットDb1,Db2S1a,S2aは、既に第2保持回路143に転送され、これが退避されたことになるから、データビットDb1,Db2S1a,S2aが失われることはない。時刻T9に選択信号SEL2がHレベルに立ち上がると、第2ブロックの第1保持回路142は、それぞれデータビットDb1,Db2を取り込んでこれを保持する。このとき、データビットDb1はS3bで表され、データビットDb2はS4bで表されるものである。これにより、以降、第1保持回路142は、それぞれデータビットDb1,Db2S3b,S4bを保持する。ここでも、先に第1保持回路142が保持していたデータビットDb1,Db2S3a,S4aが既に第2保持回路143に転送され、これが退避されたことになるから、データビットDb1,Db2S3a,S4aが失われることはない。引き続き、時刻T10において選択信号SEL3が立ち上がり、時刻T11において選択信号SEL4が立ち上がるなど、kの値が大きくなる方向に順次、Xシフトレジスター141で選択されたブロックに対応したデータビットDb1,Db2が各ブロックの第1保持回路142に保持される。そして、時刻T13で選択信号SEL120が立ち上がった後、偶数行の画素110に対応するデータビットの保持が完了する。続いて、時刻T14において、表示制御回路20は、ラッチ信号LAT1をLレベルに維持したままHレベルのラッチ信号LAT2を出力する。これにより、ラッチ信号LAT2が立ち上がり、各ブロックの第3保持回路144a,144bが一斉に、上流側の保持回路からデータビットを取り込む。すなわち、全ブロックで、第1保持回路142及び第2保持回路143bで保持されていたデータビットDb1,Db2が一斉に、第3保持回路144に転送される。時刻T14以降において、例えば、第1ブロックのデータビットDb1が供給される第3保持回路144aは、データビットDb1S1aを保持し、第3保持回路144bは、データビットDb1S2aを保持する。一方、第1ブロックのデータビットDb2が供給される第3保持回路144aは、データビットDb1S1bを保持し、第3保持回路144bは、データビットDb2S2bを保持する。以上のデータビットの供給動作により、2画素行の全画素に供給すべきデータ信号を規定するテータビットが、第3保持回路144a,144bに一斉に供給されたことになる。この供給があった後、走査線駆動回路130により時刻T14で走査線112の選択が開始されると、電圧選択回路145は第3保持回路144で保持されたデータビットの論理レベルに従って、Hレベル又はLレベルのデータ信号を選択し、これをデータ線114に供給する。これにより、第1,2行の各画素110に対応するデータの書き込みが行われる。以降、第3,4行、第5,6行、...、第319,320行の各画素110に対応するデータの書き込みが、第1,2行に同様に行われる。これらの書き込み時においても、各行の走査線112に対応する画素110に供給されるデータ信号を規定するデータビットの供給動作は、水平走査期間単位で行を切り替えて実施される。以上をまとめると、データ線駆動回路140は、まず、一の行の画素についてデータビットDb1Db2を順次、第1保持回路142に転送する。すなわち、データ線駆動回路140は、画像信号線として第1画像信号線と第2画像信号線とがある場合に、この第1及び第2画像信号線から供給されるデータビットを、画像信号線毎に異なる第1保持回路142に一斉に供給する。次に、データ線駆動回路140は、第1保持回路142に保持されたデータビットDb1Db2を下流側の第2保持回路143に退避させて、他の行の画素110に供給されるデータ信号を規定するデータビットDb1Db2を、第1保持回路142に転送する。そして、データ線駆動回路140は、第1保持回路142及び第2保持回路143で保持していた2画素行分のデータビットDb1Db2に応じて、対応するデータ線114にデータ信号を一斉に供給する。以上説明した第1実施形態によれば、データ線駆動回路140がn本の走査線を同時選択して対応するデータ線114を駆動する場合に、対応する複数本のデータ線を同時駆動することができる。特に本実施形態では、第1保持回路142を複数画素行で共用することができ、Xシフトレジスター141の出力段数をデータ線114のブロック数と同じにすることができるので、従来のデータ線駆動回路と比較してこの出力段数を増大させる必要がない。また、Xシフトレジスター141のサンプリングスイッチの駆動能力を増大させる必要もなく、Xシフトレジスター141の回路面積の増大を抑えられる。さらに、各ブロックで複数の保持回路が直列接続されているので、配線スペースを効率的に利用することができる。また、データ信号の相展開数は2であり、これが著しく増大することがないし、また、表示制御回路20は、Xシフトレジスター141において選択信号SELkが出力される出力段のシフト方向を示す水平走査方向に従って、データビットを順次生成すればよいから、そのための構成及び処理が複雑化することがないし、不要なディレイの発生が抑えられる。また、表示制御回路20は行単位でデータビットを順次出力するので、従来の1行のデータ書込と、本願発明のような複数行のデータの同時書込みのドライバーICとの共用化を図りやすくなる。[第2実施形態]次に、本発明の第2実施形態について説明する。この第2実施形態の電気光学装置は、第1実施形態の電気光学装置とは、ラッチ信号LAT1の立ち上がり期間が異なる。以下の説明において、この実施形態の電気光学装置が備える構成のうち、第1実施形態の電気光学装置1が備える構成と共通するものは同一の符号を付して表し、それらの構成の説明及び図示を適宜省略する。図7は、データ線駆動回路140を流れる各信号の時系列変化を示すタイミングチャートである。以下、図7を参照しつつデータ線駆動回路140の動作を説明する。この実施形態において、表示制御回路20は、第2保持回路143に転送するデータビットを第1保持回路142に供給するとき、Xシフトレジスター141により全データ線114が選択される期間全体にわたって、ラッチ信号LAT1をHレベルに立ち上げて、全ブロックについて第2保持回路143へのデータビットの転送を継続して許可する。一方で、表示制御回路20は、第2保持回路143に転送しないデータビットを第1保持回路142に供給するとき、ラッチ信号LAT1をLレベルにして、第1保持回路142から第2保持回路143へのデータビットの転送を不許可とする。このようにして、データ線駆動回路140は、Xシフトレジスター141により選択信号SEL1,SEL2,SEL3,...,SEL120が順次出力される期間において、ラッチ信号LAT1を変更しない。以上の構成により、第2保持回路143に転送するものとして第1保持回路142に取り込まれたデータビットは、直ちに第2保持回路143に転送される。第2保持回路143へのデータビットの転送以降の動作は、上述した第1実施形態と同じである。以上説明した第2実施形態によれば、各ブロックで第1保持回路142から第2保持回路143へのデータビットの転送が時間的に分散するので、電気光学装置1の電源電圧降下の抑制を図ることができ、電気光学装置1の動作の確実性が増す。また、表示制御回路20は、Xシフトレジスター141が各出力段から選択信号を出力する期間の開始前に、複数ブロックの第1保持回路141から第2保持回路142へのデータビットの転送の許可の有無を切り替えればよいから、その制御が第1実施形態の場合に比べて簡素化される。さらに、第2保持回路143ではラッチ信号LAT1に基づく高速なスイッチング動作が不要であるので、上述した第1実施形態の構成よりも必要とされる応答速度を緩和できる。[第3実施形態]次に、本発明の第3実施形態について説明する。この第3実施形態の電気光学装置は、第1実施形態の電気光学装置1の構成のうち、ラッチ信号LAT1で第2保持回路143にデータビットを転送することに代えて、選択信号によって、この転送に係る制御を実現するようにした点で相違する。以下の説明において、この実施形態の電気光学装置が備える構成のうち、第1実施形態の電気光学装置1が備える構成と共通するものは同一の符号を付して表し、それらの構成の説明及び図示を適宜省略する。図8は、この実施形態のデータ線駆動回路140の構成を示す図である。図9は、データ線駆動回路140のうち、シフトレジスター141の出力段側の回路構成を示す図である。この実施形態において、表示制御回路20は、ラッチ信号LAT1を出力しない代わりに、転送動作許可信号XLEをデータ線駆動回路140に出力する。転送動作許可信号XLEは、第2保持回路143へのデータビットの転送を許可する際に表示制御回路20により出力される信号であり、全ブロックで共用される。転送動作許可信号XLEがHレベルのときは転送動作が許可され、Lレベルのときは転送動作が許可されない。データ線駆動回路140は、上述した第1実施形態の構成に加えて、更に、各ブロックに対応して1つずつ設けられたバッファー回路146図8にBUFと付したものを有している。第kブロックのバッファー回路146は、転送動作許可信号XLEと、第kブロックの次にXシフトレジスター141により選択される、第k1ブロックに対応する選択信号SELk1とに応じて、第kブロックの第2保持回路143に所定の論理レベルの信号を供給するものである。換言すると、バッファー回路146は、転送動作許可信号XLEと、一のブロックの次にXシフトレジスター141により選択されるブロックに対応する選択信号とに応じて、当該一のブロックの第2保持回路143にデータビットを取り込むことを指示する信号を供給する。なお、データ線駆動回路140のXシフトレジスター141は、選択信号SEL120よりもよりも後に、選択信号SEL121を出力する。つまり、この実施形態のXシフトレジスター141の選択信号の出力段は、第1,2実施形態のそれよりも1だけ多い。ただし、選択信号SEL121はサンプリングスイッチに対応しておらず、第120ブロックのバッファー回路146の動作を制御するために用いられる。バッファー回路146は、NANDゲート1461とインバーター1462とにより構成される。第kブロックのバッファー回路146において、NANDゲート1461の一方の入力端には、転送動作許可信号XLEが入力され、他方の入力端には、選択信号SELk1が入力され、NANDゲート1461はそれらの否定論理積を出力する。すなわち、NANDゲート1461は、転送動作許可信号XLEがHレベルのときに、選択信号SELk1がHレベルになると、Lレベルの信号を出力する。それ以外の場合は、NANDゲート1461は、Hレベルの信号を出力する。インバーター1462は、NANDゲート1461の出力信号を論理反転して出力するものである。以上の構成により、バッファー回路146は、転送許可を示す転送動作許可信号XLEが入力されたときに、第k1ブロックの選択信号SELk1が入力された場合に限り、データビットの取り込みを指示する論理レベルの信号を、第kブロックの第2保持回路143に供給する。第2保持回路143はこの信号が供給されたときにデータビットを取り込むことで、第1保持回路142から第2保持回路143にデータビットが転送される。図10は、データ線駆動回路140を流れる各信号の時系列変化を示すタイミングチャートである。以下、図10を参照しつつ、表示制御回路20及びデータ線駆動回路140の動作を説明する。表示制御回路20は、奇数行の画素行に対応するデータビットを第1保持回路142に供給するとき、Xシフトレジスター141により複数のデータ線114が選択される期間全体でHレベルに立ち上がっているように、転送動作許可信号XLEを出力する。つまり、転送動作許可信号XLEの立ち上がり期間は、上述した第2実施形態のラッチ信号LAT1の立ち上がり期間と同じである。また、シフトレジスター141は、選択信号SEL1,SEL2,SEL3,...,SEL121時刻T15として順次排他的に出力するので、第kブロックのデータ線114を選択して第1保持回路142にデータビットを供給した後、第k1ブロックのデータ線114を選択して、第kブロックの第1保持回路142から第2保持回路143にデータビットを転送させる。以降、同様の動作が繰り返される。一方で、表示制御回路20は、偶数行の画素行に対応するデータビットを第1保持回路142に供給するとき、Xシフトレジスター141により複数のデータ線114が選択される期間全体でLレベルになるように、転送動作許可信号XLEを出力し、データビットの第2保持回路143への転送を許可しない。そして、表示制御回路20は、時刻T16でラッチ信号LAT2をHレベルに立ち上げて、各データ線114にデータ信号を供給する。以上説明した第3実施形態によれば、上記第2実施形態と同等の作用効果を奏するとともに、ラッチ信号LAT1の出力を省略できる分、表示制御回路20の構成及び制御を簡素化することができる。[第4実施形態]次に、本発明の第4実施形態について説明する。この第4実施形態の電気光学装置は、Xシフトレジスター141を、いわゆる双方向シフトレジスターにした場合に、選択信号SELkが出力される出力段のシフト方向を示す水平走査方向に関わらず、上述した第3実施形態と同等のデータ信号の供給動作を可能にしたものである。以下の説明において、この実施形態の電気光学装置が備える構成のうち、第3実施形態の電気光学装置1が備える構成と共通するものは同一の符号を付して表し、それらの構成の説明及び図示を適宜省略する。図11は、この実施形態のデータ線駆動回路140の構成を示す図である。図12は、データ線駆動回路140のうち、Xシフトレジスター141の出力段側の回路構成を示す図である。表示制御回路20は,上述した第3実施形態と同等の制御を行うとともに、水平走査方向を可変にする機能を有し、水平走査方向を指示するための転送方向制御信号XDIRを出力する。転送方向制御信号XDIRは、水平走査方向を、互いに排他的な論理レベルで指示する信号である。ここでは、上記第1~3実施形態のように図中左から右方向に対応する水平走査方向とする場合に、Hレベルとなり、それとは逆の水平走査方向とする場合に、Lレベルとなる転送方向制御信号XDIRを出力する。Xシフトレジスター141は、転送方向制御信号XDIRに従った水平走査方向で選択信号SELkを順次出力する。データ線駆動回路140は、上述した第3実施形態のバッファー回路146に代えて、バッファー回路146aを有している。また、データ線駆動回路140のXシフトレジスター141は、選択信号SEL120より後に選択信号SEL121を出力する。また、データ線駆動回路140のXシフトレジスター141は、図中右から左方向を水平走査方向とする場合に、選択信号SEL1よりも後に選択信号SEL0を出力する。つまり、この実施形態のXシフトレジスター141の選択信号の出力段数は、第3実施形態のそれよりも1だけ多い。選択信号SEL0はサンプリングスイッチのオンオフ制御には用いられることはなく、第1ブロックのバッファー回路146の動作を制御するために用いられる。バッファー回路146aは、各ブロックに対応して1つずつ設けられ、このブロックの次にXシフトレジスター141により選択されるブロックに対応した選択信号SELk1又はSELk1と、転送動作許可信号XLEとに応じて、第kブロックの第2保持回路143へのデータビットの転送を制御するものである。より詳細には、バッファー回路146aは、Hレベルの転送動作許可信号XLEと、一のブロックの次にXシフトレジスター141により選択されるブロックに対応する選択信号とに応じて、その水平走査方向に関わらず、当該一のブロックの第2保持回路143にデータビットを取り込むことを指示する信号を供給する。図12に示すように、バッファー回路146aは、NANDゲート1461及びインバーター1462のほか、トランスファーゲート1463,1464を有している。NANDゲート1461は、一方の入力端に、転送動作許可信号XLEが入力され、他方の入力端はトランスファーゲート1463,1464の出力端にそれぞれ電気的に接続されている。トランスファーゲート1463,1464は、各々、転送方向制御信号XDIR及び/XDIRによってオンオフが切り替えられる。具体的には、トランスファーゲート1463は、転送方向制御信号XDIRがHレベルつまり、転送方向制御信号/XDIRがLレベルのときにオンして、第k1ブロックの選択信号SELk1に応じたHレベルの信号を、NANDゲート1461の入力端に出力する。一方、トランスファーゲート1463は、転送方向制御信号XDIRがLレベルつまり、転送方向制御信号/XDIRがHレベルのときにオフして、Lレベルの信号をNANDゲート1461の入力端に出力する。トランスファーゲート1464は、転送方向制御信号XDIRがLレベルつまり、転送方向制御信号/XDIRがHレベルのときにオンして、第k-1ブロックの選択信号SELk1に応じたHレベルの信号を、NANDゲート1461の入力端に出力する。一方、トランスファーゲート1463は、転送方向制御信号XDIRがHレベルつまり、転送方向制御信号/XDIRがLレベルのときにはオフして、Lレベルの信号をNANDゲート1461の入力端に出力する。以上のように、転送方向制御信号XDIRの論理レベルに応じて、水平走査方向に関わらず、第kブロックの次にXシフトレジスター141に選択されるブロックのバッファー回路146aから、第kブロックの第2保持回路143に対して、データビットの転送を指示する信号が出力される。これにより、Xシフトレジスター141の水平走査方向に関わらず、Xシフトレジスター141の選択信号を用いて第2保持回路143の動作を制御することができる。なお、各種制御信号の時系列変化は上記第3実施形態と同じであるから、ここではその説明を省略する。[変形例]本発明は、上述した実施形態と異なる形態で実施することが可能である。本発明は、例えば、以下のような形態で実施することも可能である。また、以下に示す変形例は、各々を適宜に組み合わせてもよい。[変形例1]上述した各実施形態においては、n=2とし、走査線駆動回路130が2本の走査線112を同時選択し、且つ容量線駆動回路150が同時選択された走査線112に対応する2本の容量線132を同時駆動していた。これに対し、nを3以上としても本発明を特定可能である。つまり、走査線駆動回路130が任意のn本の走査線112を同時に選択し、且つ容量線駆動回路150がそれらの走査線112に対応するn本の容量線132を同時に駆動する構成としても、上述した各実施形態と同等の効果を奏する。図13は、n=3とした場合のシフトレジスター141の出力段側の回路構成である。ここでは、説明を簡単にするために、図4などに示した等価回路を用いて説明するが、上記実施形態と同等の構成の保持回路を適用してよい。なお、図13には、第kブロックのうち或る1相のデータビットDbが入力される部分のみを示す。ただし、ここでは、データ信号の相展開数は3であるとし、供給されるデータ信号の相が画素行毎に異なるものとする。また、第2保持回路143143a~143cは、上述の第1実施形態と同様、第1保持回路142からのデータビットの退避を目的として設けられ、第3保持回路144144a~144cは、電圧選択回路145145a~145cがデータ信号として供給する電圧を規定するデータビットを保持するものである。図13に示すように、n=3であるから、一の第1保持回路142と、対応するブロックの2本のデータ線114との間に、第2保持回路143が各々電気的に接続される。つまり、ここでも、第2保持回路143が接続されないデータ線114は第1保持回路142毎に1本までである。選択信号SELkが供給されて第1保持回路142のサンプリングスイッチSW1がオンすると、まず、第1行に対応するデータビットDbが第1保持回路142のメモリーM0に格納される。そして、ラッチ信号LAT1に応じてスイッチSW2がオンすると、このDbは第2保持回路143aのメモリーM1に転送される。次に、選択信号SELkが供給されてサンプリングスイッチSW1がオンすると、続いて、第2行に対応するデータビットDbが第1保持回路142のメモリーM0に格納される。そして、ラッチ信号LAT2に応じてスイッチSW2a,2bがオンすると、第1行に対応するデータビットDbは第1保持回路142から第2保持回路143bのメモリーM2Aに転送され、第2行目に対応するデータビットDbは第1保持回路142から第2保持回路143cのメモリーM2Bに転送される。次に、選択信号SELkが供給されてサンプリングスイッチSW1がオンすると、続いて、第3行に対応するデータビットDbが第1保持回路142のメモリーM0に格納される。そして、ラッチ信号LAT3に応じてスイッチSW4a,4b4cがオンすると、第1行に対応するデータビットDbは第3保持回路144aのメモリーM3Aに転送され、第2行に対応するデータビットDbは第3保持回路144bのメモリーM3Bに転送され、第3行に対応するデータビットDbは第3保持回路144cのメモリーM3Cに転送される。そして、上述した実施形態と同様にして、電圧選択回路145a~145cによって、第3保持回路144a~144cに保持されるデータビットが規定するデータ信号がデータ線114に供給される。なお、この場合、同時選択される3行の走査線112のうち、1行目の走査線112が本発明の第1走査線に対応し、2,3行目の各走査線112がそれぞれ本発明の第2走査線に対応する。また、1の第1保持回路142に接続される3列のデータ線14のうち、1列目のデータ線114が本発明の第1データ線に対応し、2,3列目の各データ線114がそれぞれ本発明の第2データ線に対応する。ここでは、3本の走査線112を同時選択する場合を説明したが、nを4以上としても同様に考えることができる。つまり、n=mmは2以上の任意の整数の場合、各ブロックには、m×データ信号の相展開数だけ、データ線が属する。また、データ信号の相展開数は任意である。そして、第1保持回路より下流側には、それぞれデータビットの相展開数に等しい本数のデータ線が接続され、各データ線と第1保持回路との間には、互いに1ずつ異なるように第2保持回路が直列接続される。ただし、ここでも、第2保持回路が接続されないデータ線は、第1保持回路毎に1本ずつである。ところで、各ブロックで各データ線に接続される第2保持回路の数つまり、メモリーの数がそれぞれ異なり、接続されるメモリーの数が多いほど、長期間にわたってデータビットを退避させることができる。よって、データ線駆動回路は、第2保持回路の接続数が多いデータ線から順に、各データ線に供給するデータ信号を規定するデータビットを第1保持回路に供給して、上述したように、第1保持回路へのデータビットの格納及び第2保持回路への退避を繰り返す。また、第2保持回路が直列接続される場合、データ線駆動回路140は、第1保持回路に新たなデータビットを供給するたびに、下流側に隣接する第2保持回路にデータビットを転送する。これにより、各ブロックのデータ線114の本数に関わらず、全データ線114に一斉にデータ信号を供給することができる。なお、nを3以上とする場合にも、上述した第3~第4実施形態で説明した構成を適用可能である。また、各ブロックで一部のデータ線114に第2保持回路143を接続するのではなく、全データ線に第2保持回路143を接続してもよい。また、各第1保持回路と接続されるデータ線は、同一画素列に対応するものでなくてもよく、各第1保持回路で互いにデータ線が重複しないような、任意のデータ線の組み合わせとすることができる。[変形例2]本発明は、いわゆる容量線駆動を必須とするものではない。例えば、特許文献1のように、1水平走査期間を長く確保することで、画素へのデータの書込時間を長くすることができるので、この目的においても本発明の適用が効果的である。近年では、2倍速、4倍速、...というように、液晶パネルの駆動がより高速化する傾向がある。このような高速駆動が行われる場合、1フレーム期間をそれぞれ複数フィールドとに分けるとともに、各フィールドにおいて、走査線駆動回路がそれぞれ全走査線を走査する。このように高速化するほど1水平走査期間が短くなり、データの書込時間を確保することが難しい。そこでこのような課題を解決するために本発明の駆動回路及び電気光学装置を適用してもよい。本発明において、複数本の走査線を同時選択する動機については特に問わない。[変形例3]上述した各実施形態では、表示制御回路20は、ラッチ信号によって全ブロックで一斉に保持回路にデータビットを転送させていたが、それぞれ別個の制御信号を用いて転送動作を制御してもよい。また、本発明は、データ線毎に第2保持回路を複数設ける場合にこれらを直列接続する構成に限らず、一部又は全部を並列接続することを妨げない。この場合、第2保持回路同士でのデータ転送は必ずしも必要でないと考えられる。また、本発明は、データビットの相展開数はnに一致させなくてもよい。[変形例4]上述した各実施形態では、走査線駆動回路130は隣接する2行分の走査線を同時選択していたが、例えば、奇数行同士或いは偶数行同士である2本の走査線112を同時に選択してもよい。具体的には、走査線駆動回路130は、第i行の走査線112と第i2行の走査線112とを一組とする。そして、走査線駆動回路130は、第i行及び第i2行の走査線112に対して共通する走査信号Gii2を供給する。そして、各組の走査線112にあっては、一の走査線112とそれに隣りあう走査線112との間に、各々、他の組の走査線112であって走査信号Gi1i3が供給される走査線112を1本挟むことになる。この場合、表示制御回路20が選択走査線に応じたデータビットを生成して出力すればよく、データ線駆動回路140の動作は上述した各実施形態と同じでよい。また、同時選択される走査線112の組み合わせはこれ以外であってもよい。また、一組をなす2本の走査線112に対応する容量線132同士は、容量線駆動回路150に電気的に接続される一端に対する他端が互いに電気的に接続されてもよい。この構成によれば、1つの容量線駆動回路150によって駆動される複数の容量線132同士の電位差の発生が抑えられ、それぞれの容量線132の駆動が整合することになる。その結果、いわゆる横クロストークの発生を抑えることができる。同一組に属する容量線132同士は可能であれば容量線末端部だけでなく、隣接する各画素同士で接続してもよく、数画素おきに接続するような構成でもよい。[変形例5]上述した実施形態の液晶105を反射型ではなく透過型としてもよいし、透過型と反射型とを組み合わせた半透過半反射型としてもよい。また、画素容量120は、ノーマリーブラックモードに限られず、ノーマリーホワイトモードでもよい。また、R赤、G緑、B青の3画素で1ドットを構成して、カラー表示を行うとしてもよいし、さらに、別の色を追加し、これらの4色以上の画素で1ドットを構成してもよい。また、本発明は、例えば、サブフィールド駆動方式や階調レベルに応じた大きさの電圧を印加する電圧変調方式を採用する電気光学装置に適用してもよい。また、データ線駆動回路140の駆動方式によっては、上述した第3保持回路144に相当する構成は不要である。上述した各実施形態の保持回路は、1bitを保持するラッチ回路であったが、例えば1つの保持回路で、複数画素分のデータビットつまり、複数bitを保持できるものであってもよい。また、表示領域100における走査線112やデータ線114の数はあくまで一例であり、表示領域100を構成する画素110の数は、240×320画素に限定されない。また、本発明は、液晶の電気光学装置に限らず、有機ELElectroLuminescenceなどを用いた電気光学装置に適用してもよい。[変形例6]次に、上述した各実施形態に係る電気光学装置を表示装置として有する電子機器について説明する。図14は、実施形態に係る電気光学装置を用いた携帯電話1200の構成を示す図である。この図に示されるように、携帯電話1200は、複数の操作ボタン1202のほか、受話口1204、送話口1206とともに、上述した電気光学装置を備えるものである。なお、電気光学装置のうち、表示領域100に相当する部分の構成要素については外観としては現れない。また、上述した実施形態に係る電気光学装置を用いた電子機器の一例として、その表示領域100をライトバルブとして用いた投射型表示装置プロジェクターについて説明する。図15は、このプロジェクター2100の構成を示す平面図である。この図に示すように、プロジェクター2100の内部には、ハロゲンランプ等の白色光源からなるランプユニット2102が設けられている。このランプユニット2102から射出された投射光は、内部に配置された3枚のミラー2106および2枚のダイクロイックミラー2108によってR赤色、G緑色、B青色の3原色に分離されて、各原色に対応するライトバルブ100R、100Gおよび100Bにそれぞれ導かれる。なお、B色の光は、他のR色やG色と比較すると、光路が長いので、その損失を防ぐために、入射レンズ2122、リレーレンズ2123および出射レンズ2124からなるリレーレンズ系2121を介して導かれる。このプロジェクター2100では、表示領域100を含む電気光学装置が、R色、G色、B色のそれぞれに対応して3組設けられる。ライトバルブ100R、100Gおよび100Bの構成は、上述した表示領域100と同様である。R色、G色、B色のそれぞれの原色成分の階調レベルを指定するに映像信号がそれぞれ外部上位回路から供給されて、ライトバルブ100R、100Gおよび100がそれぞれ駆動される構成となっている。ライトバルブ100R、100G、100Bによってそれぞれ変調された光は、ダイクロイックプリズム2112に3方向から入射する。そして、このダイクロイックプリズム2112において、R色およびB色の光は90度に屈折する一方、G色の光は直進する。したがって、各原色の画像が合成された後、スクリーン2120には、投射レンズ2114によってカラー画像が投射されることとなる。なお、ライトバルブ100R、100Gおよび100Bには、ダイクロイックミラー2108によって、R色、G色、B色のそれぞれに対応する光が入射するので、カラーフィルターを設ける必要はない。また、ライトバルブ100R、100Bの透過像は、ダイクロイックプリズム2112により反射した後に投射されるのに対し、ライトバルブ100Gの透過像はそのまま投射されるので、ライトバルブ100R、100Bによる水平走査方向は、ライトバルブ100Gによる水平走査方向と逆向きにして、左右を反転させた像を表示する構成となっている。なお、電気光学装置が適用される電子機器としては、図14,15に示される携帯電話やプロジェクターの他にも、デジタルスチルカメラや、ノートパソコン、液晶テレビ、ビューファインダー型またはモニター直視型のビデオレコーダー、カーナビゲーション装置、ページャー、電子手帳、電卓、ワードプロセッサー、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器の表示装置として、上述した電気光学装置が適用可能であることは言うまでもない。"