"多数決回路を使用した半導体集積回路であって、組合せ回路に接続される複数の第1のFFFlipFlopと、前記第1のFFと同じ入力信号を受け付けることで当該信号を複製する複数の第2のFFと、複数の前記第1のFFの中から何れかの第1のFFを選択する選択指示手段と、前記選択された第1のFFと同じ入力信号を、複数の前記第2のFFに接続するFF入力選択手段と、前記選択された前記第1のFFの出力信号と同じ信号を多数決判定手段に接続するFF出力選択手段と、前記FF出力選択手段により接続された前記第1のFFの出力信号と、前記複数の第2のFFの各出力信号と、を受け付け、当該受け付けた各信号に基づいて多数決判定を行う前記多数決判定手段と、を備え、前記選択指示手段によって、多数決判定の対象とする第1のFFを任意に変えられることを特徴とする半導体集積回路。請求項1に記載の半導体集積回路であって、前記多数決判定手段は、前記多数決判定の結果を前記選択された第1のFFの出力先に出力し、当該出力先では前記選択された第1のFFからの出力信号ではなく前記多数決判定手段の前記多数決判定の結果を出力することを特徴とする半導体集積回路。請求項1に記載の半導体集積回路において、複数の前記第1のFFを直列接続することによりパイプライン回路を実現し、前記多数決判定手段は、前記多数決判定の結果を前記選択された第1のFFの出力先に出力し、当該出力先では前記選択された第1のFFからの出力信号ではなく前記多数決判定手段の前記多数決判定の結果を前記選択された第1のFFの次に後段の第1のFFに対して出力することを特徴とする半導体集積回路。請求項3に記載の半導体集積回路において、前記選択された第1のFFが前記パイプライン回路において最後段だった場合は、次に後段の第1のFFではなく前記パイプライン回路外部に対して前記多数決判定の結果を出力することを特徴とする半導体集積回路。請求項1乃至4の何れか1項に記載の半導体集積回路であって、前記多数決判定手段は多数決判定を行い、その結果、前記FF出力選択手段により接続された前記第1のFFの出力信号が多数に属している場合は当該第1のFFの出力信号を出力し、前記FF出力選択手段により接続された前記第1のFFの出力信号が多数に属していない場合は前記複数の第2のFFの各出力信号の何れかを出力することを特徴とする半導体集積回路。請求項1乃至5の何れか1項に記載の半導体集積回路であって、前記第1のFFの個数をNNは2以上の自然数個とした場合に前記複数の第2のFFの組がN個未満であることを特徴とする半導体集積回路。請求項1乃至6の何れか1項に記載の半導体集積回路であって、前記組合せ回路を更に備えることを特徴とする半導体集積回路。組合せ回路に接続される複数の第1のFFFlipFlopと、前記第1のFFと同じ入力信号を受け付けることで当該信号を複製する複数の第2のFFと、多数決判定を行う多数決判定回路と、を備える半導体集積回路における多数決方法であって、複数の前記第1のFFの中から何れかの第1のFFを選択する選択指示ステップと、前記選択された第1のFFと同じ入力信号を、複数の前記第2のFFに接続するFF入力選択ステップと、前記選択された前記第1のFFの出力信号と同じ信号を前記多数決判定回路に接続するFF出力選択ステップと、前記多数決判定回路が、前記FF出力選択ステップにより接続された前記第1のFFの出力信号と、前記複数の第2のFFの各出力信号と、を受け付け、当該受け付けた各信号に基づいて多数決判定を行う前記多数決判定ステップと、を備え、前記選択指示ステップによって、多数決判定の対象とする第1のFFを任意に変えられることを特徴とする多数決方法。上述したように、各特許文献等に記載の技術を用いた多数決回路を利用することにより信頼性を向上させることが可能となる。しかしながら、多数決回路を実現するためにはハードウェアHardWare以下適宜HWと呼ぶが増加するという別の問題が生じる。具体的には、1つのFFに対して、最低2つのFFが必要となるため、FFの数が3倍に増加することになる。そのため、適用回路の全てのFFを多数決回路にすると、HW量の増加により使用可能なHWの上限を超えてしまい、設計及び製造ができなくなる。そこでHW量の上限を超えないようにするため、多数決回路を適用するFFを限定することも考えられる。このような場合の構成の一例について図9を参照して説明する。図9を参照すると、本構成例は、組合せ回路11、FF12-1~12-6、多数決用FF13-1、多数決用FF13-2及び多数決判定回路14を有する。組合せ回路11は、順序回路で保持する直前の信号を生成する。FF12-1~12-6及び多数決用FF13-1、多数決用FF13-2は、前記組合せ回路11からの信号を保持する。この中で、特に多数決用FF13-1及び多数決用FF13-2は、多数決適用FFとする。多数決用FF13-1は、多数決適用FFの第1のコピーとして値を保持する。多数決用FF13-2は、多数決適用FFの第2のコピーとして値を保持する。本構成例では多数決判定の対象とするFFであるFF12-1と前記多数決用FF13-1及び13-2から多数決判定を実行する。そして、前記多数決回路14の多数決判定の結果から、多数決判定の対象とするFFであるFF12-1、多数決用FF13-1及び多数決用FF13-2の何れかを選択して出力する。上述した例のように構成することによりHW量の増加を抑えることが可能となる。もっとも、多数決回路を適用するFFを限定すると、多数決回路の適用から漏れたFFの信頼性が損なわれたままになるという問題が生じてしまう。これらのことから、限られたHW量の制限の中で、多数決回路を使った信頼性の向上は困難であったといえる。そこで、本発明は、HWの増加をおさえ、且つ、信頼性を向上させることが可能な、多数決回路システム及び多数決方法を提供することを目的とする。本発明の第1の観点によれば、多数決回路を使用した半導体集積回路であって、組合せ回路に接続される複数の第1のFFFlipFlopと、前記第1のFFと同じ入力信号を受け付けることで当該信号を複製する複数の第2のFFと、複数の前記第1のFFの中から何れかの第1のFFを選択する選択指示手段と、前記選択された第1のFFと同じ入力信号を、複数の前記第2のFFに接続するFF入力選択手段と、前記選択された前記第1のFFの出力信号と同じ信号を多数決判定手段に接続するFF出力選択手段と、前記FF出力選択手段により接続された前記第1のFFの出力信号と、前記複数の第2のFFの各出力信号と、を受け付け、当該受け付けた各信号に基づいて多数決判定を行う前記多数決判定手段と、を備え、前記選択指示手段によって、多数決判定の対象とする第1のFFを任意に変えられることを特徴とする半導体集積回路が提供される。本発明の第2の観点によれば、組合せ回路に接続される複数の第1のFFFlipFlopと、前記第1のFFと同じ入力信号を受け付けることで当該信号を複製する複数の第2のFFと、多数決判定を行う多数決判定回路と、を備える半導体集積回路における多数決方法であって、複数の前記第1のFFの中から何れかの第1のFFを選択する選択指示ステップと、前記選択された第1のFFと同じ入力信号を、複数の前記第2のFFに接続するFF入力選択ステップと、前記選択された前記第1のFFの出力信号と同じ信号を前記多数決判定回路に接続するFF出力選択ステップと、前記多数決判定回路が、前記FF出力選択ステップにより接続された前記第1のFFの出力信号と、前記複数の第2のFFの各出力信号と、を受け付け、当該受け付けた各信号に基づいて多数決判定を行う前記多数決判定ステップと、を備え、前記選択指示ステップによって、多数決判定の対象とする第1のFFを任意に変えられることを特徴とする多数決方法が提供される。本発明によれば、複数のFFを選択して多数決回路を適用することから信頼性を向上させることが可能となる。また、本発明によれば、複数の対象FFに対して、多数決回路を共用することからHWの増加をおさえることが可能となる。次に、本発明の実施形態について図面を参照して詳細に説明する。図1を参照すると、本発明の一実施の形態としての多数決回路1000が示されている。多数決回路1000は、組合せ回路100、FF201~206、選択回路301~306、多数決用FF401、多数決用FF402、FF入力選択回路500、FF出力選択回路600、多数決判定回路700及び選択指示部800を有する。組合せ回路100は、順序回路で保持する直前の信号を生成する回路である。なお、組合せ回路100の具体的な構成は当業者にとってよく知られており、また本発明の要旨とは直接関係しないので、その詳細な構成は省略する。FF201~206は、前記組合せ回路100から出力された信号を保持する。FF入力選択回路500は、組合せ回路100から出力された、複数のFFFF201~206へ対しての入力信号の中から、多数決適用FFの入力信号を選択する。同様に、FF出力選択回路600も、複数のFFFF201~206の出力信号の中から、多数決適用FFの出力信号を選択する。ここで、多数決適用FFとは、今回の多数決判定処理の対象とするFFのことを指すものとする。多数決用FF401は、多数決適用FFの第1のコピーとして値を保持する。同様に、多数決用FF402は、多数決適用FFの第2のコピーとして値を保持する。多数決判定回路700は、多数決適用FFと前記多数決用FF401、402とから多数決判定を実行する。選択回路301~306は、選択信号S71~76と前記多数決判定回路700の判断結果に基づいて、多数決適用FFと、前記多数決用FF401及び402の何れかを選択し、出力する。続いて、図2を参照して、図1で示す本実施形態の多数決判定回路700の詳細な構成について説明する。入力AS41は、図1に表れる多数決判定のための入力信号で有り、FF出力選択回路600が選択した多数決適用FFの出力に接続する。入力BS42は、図1に表れる多数決判定のための入力信号で有り、第1のコピーである多数決用FF401の出力に接続する。入力CS43は、図1に表れる多数決判定のための入力信号で有り、第2のコピーである多数決用FF402の出力に接続する。ANDゲート回路711~718は、入力AS41、入力BS42、入力CS43の多数決を判定するゲートの一部である。ORゲート回路721は、入力AS41、入力BS42、入力CS43の多数決を判定するゲートの一部であり、3入力とも同値だった場合に1になる。ORゲート回路722は、入力AS41、入力BS42、入力CS43の多数決を判定するゲートの一部であり、入力AS41だけが入力BS42,入力CS43と違う値だった場合に1になる。ORゲート回路723は、入力AS41、入力BS42、入力CS43の多数決を判定するゲートの一部であり、入力BS42だけが入力AS41,入力CS43と違う値だった場合に1になる。ORゲート回路724は、入力AS41、入力BS42、入力CS43の多数決を判定するゲートの一部であり、入力CS43だけが入力AS41,入力BS42と違う値だった場合に1になる。そして、ORゲート回路722からの出力が1の場合には、入力AエラーS72が選択回路730に対して出力される。多数決結果信号S50は、図1に表れる多数決結果信号S50である。入力AエラーS72が選択回路730に対して出力されていない場合は、多数決結果信号S50として入力AS41が出力される。一方、入力AエラーS72が選択回路730に対して出力されている場合は、データの入れ替えを行い多数決結果信号S50として入力BS42が出力される。なお、入力AエラーS72以外の各信号S71、S73、S74は、多数決判定結果を示す信号の一部ではあるが、本実施形態では未使用とする。図3を参照すると、この多数決判定回路700の真理値表が示されている。次に、図4を参照すると、図1で示すFF入力選択回路500、FF出力選択回路600の詳細な構成が示されている。選択信号S60は、FF入力選択回路500とFF出力選択回路600の共通の経路選択を行う。FF入力選択回路500は、選択信号S60によりFF入力信号S11~S16から1本を選択して、多数決用信号S30とする。そして、この多数決用信号S30を、多数決用FF401及び多数決用FF402に対してそれぞれ出力する。FF出力選択回路600は、選択信号S60によりFF出力信号S21~S26から1本を選択して、入力AS41とする。そして、この入力AS41を、多数決判定回路700に対して出力する。次に、図5を参照すると、図1で示す選択回路301の詳細な構成が示されている。なお、図5では、選択回路301を例にとって説明するが、他の選択回路である選択回路302~306も同様の構成をしているものとする。選択回路301~306は、選択信号S71~S76により、FF出力信号S21~S26と、多数決結果信号S50の何れかを選択して、出力信号S81~S86として出力する。次に、図6を参照すると、図1で示す選択指示部800の詳細な構成が示されている。選択指示部800は、FF801及びデコーダー802を有する。FF801は制御ソース信号S90をラッチする。制御ソース信号S90については、本実施形態の要旨とは直接関係しないので、その詳細な構成は省略する。また、FF801は、選択信号S60を出力する。デコーダー802はFF801の出力に接続し、選択信号S60をデコードして選択信号S71~S76を生成する。次に、本実施形態の多数決回路1000の動作を図7-1~7-3のタイムチャートを参照して説明する。図1において、組合せ回路100の信号が、FF201~206に伝搬し、選択回路301~306を通して出力される。まず、第1の設定として、制御ソース信号S90の設定により選択信号S60を000とすることで、FF201を多数決対象に設定する。すなわちFF201を今回の多数決適用FFとして扱うものとする。FF入力選択回路500は、FF201の入力と同じ信号を選択し、多数決用FF401及び多数決用FF402に供給する。多数決判定回路700は、多数決用FF401及び多数決用FF402の出力と、FF出力選択回路600で選択したFF201の出力を入力する。多数決判定回路700の多数決結果は、選択回路301に作用し、多数決判定の結果により、多数決用FF401及び多数決用FF402と、FF201の何れかを選択する。図7-1のタイムチャートは、上記第1の設定の時、FF201~206と多数決用FF401及び多数決用FF402との、全てにおいてエラーが生じていない場合の波形である。この場合、多数決判定回路の多数決判定では、Aは多数に属することになる。よってORゲート回路722より入力AエラーS72は出力されない。よって、FF201の波形は、選択回路301に同じ波形のまま出力される。図7-2のタイムチャートは、上記第1の設定の時、FF201のみがデータ化けを起こした波形である。タイミング2のFF201出力値と、多数決用FF401及び多数決用FF402の値が異なっている。よって、多数決判定回路の多数決判定では、Aは多数に属さないことになる。よってORゲート回路722より入力AエラーS72が出力される。これにより、多数決用FF401及び多数決用FF402のデータが採用され、選択回路301には、多数決用FF401の値が出力される。なお、図7-1及び図7-2において選択信号S60は000のままであるので、選択回路302~306では、FF出力信号S22~S26がそのまま出力されることとなる。一方、図7-3のタイムチャートは、制御ソース信号S90の設定により選択信号S60を000から101まで順番に切り替え、FF201~FF206を順番に多数決対象に設定する。また、FF201~206がそれぞれデータ化けを起こした波形である。タイミング2の時、制御ソース信号S90の設定により選択信号S60を000とすることで、FF201を多数決対象に設定する。タイミング2のFF201出力値と、多数決用FF401及び多数決用FF402の値が異なっている。よって多数決により、多数決用FF401及び多数決用FF402のデータが採用され、選択回路301には、多数決用FF401の値が出力される。次にタイミング4の時、制御ソース信号S90の設定により選択信号S60を001とすることで、FF202を多数決対象に設定する。タイミング4のFF202出力値と、多数決用FF401及び多数決用FF402の値が異なっている。よって多数決により、多数決用FF401及び多数決用FF402のデータが採用され、選択回路302には、多数決用FF402の値が出力される。次にタイミング6の時、制御ソース信号S90の設定により選択信号S60を010とすることで、FF203を多数決対象に設定する。タイミング6のFF203出力値と、多数決用FF401及び多数決用FF402の値が異なっている。よって多数決により、多数決用FF401及び多数決用FF402のデータが採用され、選択回路303には、多数決用FF402の値が出力される。次にタイミング8の時、制御ソース信号S90の設定により選択信号S60を011とすることで、FF204を多数決対象に設定する。タイミング8のFF204出力値と、多数決用FF401及び多数決用FF402の値が異なっている。よって多数決により、多数決用FF401及び多数決用FF402のデータが採用され、選択回路304には、多数決用FF402の値が出力される。次にタイミング10の時、制御ソース信号S90の設定により選択信号S60を100とすることで、FF205を多数決対象に設定する。タイミング10のFF205出力値と、多数決用FF401及び多数決用FF402の値が異なっている。よって多数決により、多数決用FF401及び多数決用FF402のデータが採用され、選択回路305には、多数決用FF402の値が出力される。次にタイミング12の時、制御ソース信号S90の設定により選択信号S60を101とすることで、FF206を多数決対象に設定する。タイミング12のFF206出力値と、多数決用FF401及び多数決用FF402の値が異なっている。よって多数決により、多数決用FF401及び多数決用FF402のデータが採用され、選択回路306には、多数決用FF402の値が出力される。このように、本実施形態では、多数決論理に適用するFFを任意に選択できる。これにより、データ化けを起こさせたくないFFを固定することなく、状況によって任意FFの信頼性を向上させることができるという第1の効果を奏する。また、多数決論理のために追加したFFは、1個のFFに多数決論理を適用する場合と同じ、最低限の2個とするにも関わらず、複数個のFFに対して多数決論理を適用するので、少ないHW増加で信頼性を向上できるという第2の効果を奏する。なお、上記実施例では、多数決適用するFFをFF201~206の6個としているがこれはあくまで一例である。例えば、多数決適用するFFの数を2、3、4及び5個としてもよい。また、多数決適用するFFの数を増やしてn個nは任意の自然数としてもよい。また、本実施形態の多数決論理に適用するFFについては、他の電子素子や回路でも構成できる。本発明の他の実施形態として、その基本的構成は上記の通りであるが、適用方法についてさらに工夫した実施形態である第2の実施形態について図8を参照して説明する。本実施形態では、3段パイプライン回路のFFに、上述した多数決回路方式を適用する。本実施形態である多数決回路2000では、組合せ回路910、パイプライン回路920、FF921、923、925、選択回路922、924、926、多数決用FF961、962、FF入力選択回路950、FF出力選択回路930、多数決判定回路940及び選択指示部970を有する。組合せ回路910からパルス信号が出力されると、1段ずつパイプライン回路のFFFF921、923、925を通る。もし、ここで多数決回路を適用しないで、パイプラインの途中でパルスがデータ化けを起こすと、パルスを消失する問題が発生する。しかし、パイプライン全てに多数決回路を適用すると、パイプラインのFF段数の3倍のFFが増加になる。そこで本実施形態では多数決回路を適用し、少ないHW量の追加で、パイプライン全段のFFに多数決回路を適用できる。このように、本実施形態では、適用方法を変えて、直列接続したパイプライン回路のFFFF921、923、925に適用しているので、HW増加量を最小に抑えて、パルスの消失を防ぐという効果を奏する。本構成において、3段パイプライン回路は更に段数を増やしたn段nは任意の自然数パイプライン回路で構成するようにしてもよい。以上説明した本実施形態は以下のような効果を奏する。第1の効果は、多くのFFに対する信頼性の向上である。その理由は、背景技術では多数決回路を適用するのは少数のFFだけであったが、本実施形態では複数のFFを選択して多数決回路を適用することで、より多くのFFの信頼性が向上するからである。第2の効果は、背景技術よりも少ないHW量の追加で、多数決回路を実現することができることである。その理由は、背景技術は複数の対象FF全てに多数決回路を設けると大量にHWが増加したが、本発明実施形態では複数の対象FFに対して、多数決回路を共用するので、HWの増加を少なくできるからである。また、上述した実施形態は、本発明の好適な実施形態ではあるが、上記実施形態のみに本発明の範囲を限定するものではなく、本発明の要旨を逸脱しない範囲において種々の変更を施した形態での実施が可能である。上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。付記1多数決回路を使用した半導体集積回路であって、組合せ回路に接続される複数の第1のFFFlipFlopと、前記第1のFFと同じ入力信号を受け付けることで当該信号を複製する複数の第2のFFと、複数の前記第1のFFの中から何れかの第1のFFを選択する選択指示手段と、前記選択された第1のFFと同じ入力信号を、複数の前記第2のFFに接続するFF入力選択手段と、前記選択された前記第1のFFの出力信号と同じ信号を多数決判定手段に接続するFF出力選択手段と、前記FF出力選択手段により接続された前記第1のFFの出力信号と、前記複数の第2のFFの各出力信号と、を受け付け、当該受け付けた各信号に基づいて多数決判定を行う前記多数決判定手段と、を備え、前記選択指示手段によって、多数決判定の対象とする第1のFFを任意に変えられることを特徴とする半導体集積回路。付記2付記1に記載の半導体集積回路であって、前記多数決判定手段は、前記多数決判定の結果を前記選択された第1のFFの出力先に出力し、当該出力先では前記選択された第1のFFからの出力信号ではなく前記多数決判定手段の前記多数決判定の結果を出力することを特徴とする半導体集積回路。付記3付記1に記載の半導体集積回路において、複数の前記第1のFFを直列接続することによりパイプライン回路を実現し、前記多数決判定手段は、前記多数決判定の結果を前記選択された第1のFFの出力先に出力し、当該出力先では前記選択された第1のFFからの出力信号ではなく前記多数決判定手段の前記多数決判定の結果を前記選択された第1のFFの次に後段の第1のFFに対して出力することを特徴とする半導体集積回路。付記4付記3に記載の半導体集積回路において、前記選択された第1のFFが前記パイプライン回路において最後段だった場合は、次に後段の第1のFFではなく前記パイプライン回路外部に対して前記多数決判定の結果を出力することを特徴とする半導体集積回路。付記5付記1乃至4の何れか1に記載の半導体集積回路であって、前記多数決判定手段は多数決判定を行い、その結果、前記FF出力選択手段により接続された前記第1のFFの出力信号が多数に属している場合は当該第1のFFの出力信号を出力し、前記FF出力選択手段により接続された前記第1のFFの出力信号が多数に属していない場合は前記複数の第2のFFの各出力信号の何れかを出力することを特徴とする半導体集積回路。付記6付記1乃至5の何れか1に記載の半導体集積回路であって、前記第1のFFの個数をNNは2以上の自然数個とした場合に前記複数の第2のFFの組がN個未満であることを特徴とする半導体集積回路。付記7付記1乃至6の何れか1に記載の半導体集積回路であって、前記組合せ回路を更に備えることを特徴とする半導体集積回路。付記8組合せ回路に接続される複数の第1のFFFlipFlopと、前記第1のFFと同じ入力信号を受け付けることで当該信号を複製する複数の第2のFFと、多数決判定を行う多数決判定回路と、を備える半導体集積回路における多数決方法であって、複数の前記第1のFFの中から何れかの第1のFFを選択する選択指示ステップと、前記選択された第1のFFと同じ入力信号を、複数の前記第2のFFに接続するFF入力選択ステップと、前記選択された前記第1のFFの出力信号と同じ信号を前記多数決判定回路に接続するFF出力選択ステップと、前記多数決判定回路が、前記FF出力選択ステップにより接続された前記第1のFFの出力信号と、前記複数の第2のFFの各出力信号と、を受け付け、当該受け付けた各信号に基づいて多数決判定を行う前記多数決判定ステップと、を備え、前記選択指示ステップによって、多数決判定の対象とする第1のFFを任意に変えられることを特徴とする多数決方法。"