入力端子INを介して入力される入力信号に応じてオンオフする第1のトランジスタ10と、前記第1のトランジスタ10と電源端子VBの間に配置された第1の抵抗20と、前記第1のトランジスタ10と前記第1の抵抗20の接続点に制御端子が接続され、当該制御端子の電位がハイレベルになるとオフする第2のトランジスタ11と、前記第2のトランジスタ11と接地端子VSS間に配置された第2の抵抗21と、前記第1のトランジスタ10と前記第1の抵抗20の接続点の電圧を出力する出力端子OUTと、前記第2のトランジスタ11と前記第2の抵抗21の接続点にアノードが接続され、前記第1のトランジスタ10と前記第1の抵抗20の接続点にカソードが接続されたダイオード30と、を備えたことを特徴とする遅延回路。前記電源端子VBと前記第2のトランジスタ11の間に定電流源50を備えたことを特徴とする請求項1に記載の遅延回路。しかしながら、上記特許文献1に記載されたような装置は、温度特性のよる遅延時間の変動や、遅延時間のばらつきが大きいという問題があった。また、部品点数が多く、比較的回路面積が大きくなってしまうという問題もあった。本発明は上記問題に鑑みたもので、遅延時間の精度を向上するとともに、回路面積の小型化を図ることを目的とする。上記目的を達成するため、請求項1に記載の発明は、入力端子INを介して入力される入力信号に応じてオンオフする第1のトランジスタ10と、第1のトランジスタ10と電源端子VBの間に配置された第1の抵抗20と、第1のトランジスタ10と第1の抵抗20の接続点に制御端子が接続され、当該制御端子の電位がハイレベルになるとオフする第2のトランジスタ11と、第2のトランジスタ11と接地端子VSS間に配置された第2の抵抗21と、第1のトランジスタ10と第1の抵抗20の接続点の電圧を出力する出力端子OUTと、第2のトランジスタ11と第2の抵抗21の接続点にアノードが接続され、第1のトランジスタ10と第1の抵抗20の接続点にカソードが接続されたダイオード30と、を備えたことを特徴としている。このような構成によれば、入力端子INを介して入力される入力信号に応じて第1のトランジスタ10がオンからオフになると、ダイオード30が逆バイアスとなり、第1の抵抗20からダイオード30を介して第2の抵抗21へ、ダイオード30の逆回復時間分、電流が流れた後、第2のトランジスタ11の制御端子の電位が上昇して第2のトランジスタ11がオフ状態となり、出力端子の電圧がローレベルに変化する。ダイオード30の逆回復時間は、ばらつきが少なく、温度変動による影響も少ないので、精度のよい遅延回路を構成することができる。また、リングオシレータと比較して、少ない部品点数で遅延回路を構成することができるので、回路の小型化を図ることもできる。また、請求項2に記載の発明は、電源端子VBと第2のトランジスタ11の間に定電流源50を備えたことを特徴としている。このような構成によれば、電源端子VBの電位が変動しても、電源端子VBとトランジスタ11の間に設けられた定電流源50によりダイオード30に流れる順方向電流の電流値は一定となり、ダイオード30が順方向バイアスから逆方向バイアスに切り替わったときのダイオード30の逆回復時間も安定する。すなわち、電源端子VBの電位の変動による遅延時間への影響を低減することができる。なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。第1実施形態本発明の第1実施形態に係る遅延回路の構成を図1に示す。本遅延回路は、Nチャネル形MOSトランジスタ10、Pチャネル形MOSトランジスタ11、抵抗20~22、PNダイオード30を備えている。Nチャネル形MOSトランジスタ第1のトランジスタに相当する10のゲート端子制御端子には入力端子INが接続されている。入力端子INへの入力電圧がハイレベルになるとトランジスタ10はオン状態になり、入力端子INへの入力電圧がローレベルになるとトランジスタ10はオフ状態になる。Pチャネル形MOSトランジスタ第2のトランジスタに相当する11のゲート端子制御端子にはトランジスタ10と抵抗20の接続点が接続されている。トランジスタ10と抵抗20の接続点の電位がローレベルになるとトランジスタ11はオン状態となり、トランジスタ10と抵抗20の接続点の電位がハイレベルになるとトランジスタ11はオフ状態になる。トランジスタ10と電源端子VBの間には抵抗第1の抵抗に相当する20が配置され、トランジスタ10と接地端子VSS間には抵抗22が配置され、トランジスタ11と接地端子VSS間には抵抗第2の抵抗に相当する21が配置されている。トランジスタ10と抵抗20の接続点には、出力端子OUTが接続されており、この出力端子OUTからトランジスタ10と抵抗20の接続点の電圧が出力される。ダイオード30のアノードは、トランジスタ11と抵抗21の接続点に接続され、ダイオード30のカソードは、トランジスタ10と抵抗20の接続点に接続されている。ところで、ダイオード30は、順バイアスが与えられているオン状態から急にバイアス方向極性が変化して逆バイアスが与えられると、PNそれぞれの半導体に蓄積されたキャリアによって一瞬逆方向に電流が流れる逆回復特性を有している。この逆方向に流れる電流が止まるまでの時間を逆回復時間リカバリ時間とよばれる。本遅延回路は、ダイオード30を順方向バイアスから逆方向バイアスに切り替えたときに発生するダイオードの逆回復特性を利用して、入力信号を遅延させた出力信号を生成する。次に、本遅延回路の作動について説明する。ここでは、入力端子INへの入力電圧がハイレベルとなっており、トランジスタ10はオン状態となっているものとする。このとき、トランジスタ11のゲート端子の電圧はローレベルとなるため、トランジスタ11もオン状態となっており、出力端子OUTの電圧はハイレベルとなっている。この状態では、図2a中の矢印Aに示すように、抵抗20から抵抗22を介してトランジスタ10に電流が流れるとともに、抵抗11からトランジスタ21に電流が流れ、更に、ダイオード30にも順方向電流が流れる。ここで、入力端子INへの入力電圧がハイレベルからローレベルに切り替わり、トランジスタ10がオフ状態になると、ダイオード30は逆バイアスとなる。このように、ダイオード30が逆バイアスとなると、アノード-カソード間のインピーダンスが低インピーダンス状態となり、図2b中の矢印Bに示すように、ダイオード30の逆回復時間分、抵抗30からダイオード30を介して抵抗21へ電流が流れる。なお、このダイオード30の逆回復時間は、温度変動による影響が少なく、ばらつきも少ない。そして、逆回復時間分、ダイオード30に逆方向電流が流れると、トランジスタ11のゲート端子の電位は上昇してトランジスタ11はオフ状態となり、出力端子の電圧はハイレベルからローレベルに変化する。図3に、本遅延回路の入力波形と出力波形の関係を示す。この図に示すように、入力端子INの電圧がハイレベルからローレベルに変化してから、ダイオード30のリカバリ時間逆回復時間が経過すると、出力端子OUTの電圧がハイレベルからローレベルに切り替わる。本実施形態では、ダイオード30として、比較的逆回復時間の長い高耐圧のPNダイオードが用いられている。具体的には、ダイオード30のリカバリ時間逆回復時間は、数マイクロ秒程度となっているのに対し、ダイオード30のリカバリ時間逆回復時間が経過してからトランジスタ11のゲート端子の電位が上昇してトランジスタ11がオフ状態となるまでの期間は、数ナノ秒程度である。したがって、本遅延回路の遅延時間は、ダイオード30の逆回復時間とほぼ等しくなる。上記した構成によれば、入力端子INを介して入力される入力信号に応じてオンオフするトランジスタ10と、トランジスタ10と電源端子VBの間に配置された抵抗20と、トランジスタ10と抵抗20の接続点にゲート端子が接続され、当該ゲート端子の電位がハイレベルになるとオフするトランジスタ11と、トランジスタ11と接地端子VSS間に配置された抵抗21と、トランジスタ10と抵抗20の接続点の電圧を出力する出力端子OUTと、トランジスタ11と抵抗21の接続点にアノードが接続され、トランジスタ10と抵抗20の接続点にカソードが接続されたダイオード30と、を備えたので、入力端子INを介して入力される入力信号に応じてトランジスタ12がオンからオフになると、ダイオード30が逆バイアスとなり、抵抗20からダイオード30を介して抵抗21へ、ダイオード30の逆回復時間分、電流が流れた後、トランジスタ11のゲート端子の電位が上昇してトランジスタ11がオフ状態となり、出力端子の電圧がローレベルに変化する。ダイオード30の逆回復時間は、ばらつきが少なく、温度変動による影響も少ないので、精度のよい遅延回路を構成することができる。また、リングオシレータと比較して、少ない部品点数で遅延回路を構成することができるので、回路の小型化を図ることもできる。第2実施形態本発明の第2実施形態に係る遅延回路の構成を図4に示す。本実施形態に係る遅延回路は、図1に示したものと比較して、新たに定電流源50およびコンデンサ40、41を備えた点が異なる。なお、上記実施形態と同一部分については説明を省略し、以下、異なる部分を中心に説明する。定電流源50は、電源端子VBとトランジスタ11の間に設けられている。電源端子VBの電位が変動しても、定電流源50によりダイオード30に流れる順方向電流の電流値は一定となり、ダイオード30が順方向バイアスから逆方向バイアスに切り替わったときのダイオード30の逆回復時間も安定する。このように、電源端子VBとトランジスタ11の間に定電流源50を設けることにより、電源端子VBの電位の変動による遅延時間への影響が低減されるようになっている。また、コンデンサ40は、トランジスタ10のゲート端子とエミッタ端子間に配置されている。このように、トランジスタ10のゲート端子とエミッタ端子間にコンデンサ40を設けることにより、トランジスタ10のゲート端子に印加される入力電圧の立ち上がり波形および立ち下がり波形が鈍る。ただし、トランジスタ10のゲート端子に印加される入力電圧の波形が鈍るとダイオード30の逆回復時間は長くなる。本実施形態では、トランジスタ10のゲート端子とエミッタ端子間にコンデンサ40を設けることにより、本遅延回路の遅延時間が短くなるようにしている。また、コンデンサ41は、トランジスタ10のドレイン端子とソース端子間に配置されている。ダイオード30が順方向バイアスから逆方向バイアスに切り替わったとき、ダイオード30の逆方向に、ダイオード30のPNそれぞれの半導体に蓄積されたキャリアとともにコンデンサ41に蓄積された電荷が流れる。このように、トランジスタ10のドレイン端子とソース端子間にコンデンサ41を設けることにより本遅延回路の遅延時間が長くなるようにしている。その他の実施形態上記第1、第2実施形態では、MOSトランジスタを用いてトランジスタ10およびトランジスタ11を構成したが、例えば、バイポーラトランジスタを用いてトランジスタ10およびトランジスタ11を構成するようにしてもよい。また、上記第1、第2実施形態では、1つのダイオード30を備えた構成を示したが、複数のダイオードを直列に接続し、あるいは、複数のダイオードを並列に接続するように構成してもよい。また、複数のダイオードを直列に接続したものを複数用意して、これらを並列に接続するように構成してもよい。また、上記第1、第2実施形態では、高耐圧のPNダイオード30を用いた構成を示したが、高耐圧のPNダイオードに限定されるものではなく、例えば、ツェナーダイオード、ショットキーバリアダイオード等を用いてもよい。なお、ショットキーバリアダイオードは、比較的逆回復時間が短いため、遅延時間の少ない遅延回路に適している。なお、ダイオード30の構成やダイオード30の種類に応じて、遅延時間を広範囲数ナノ秒~数ミリ秒程度で調整することが可能である。また、上記第2実施形態では、コンデンサ40を、トランジスタ10のゲート端子とエミッタ端子間に配置して、トランジスタ10のゲート電圧の波形を鈍らせることで、遅延時間を調整するようにしたが、例えば、スイッチング素子を用いてトランジスタ10のゲート端子と設置端子間を短絡するように構成しても良い。また、例えば、抵抗20、21の抵抗値を調整して、ダイオード30の逆方向電流を制限することで、遅延時間を変更することも可能である。例えば、制御信号に応じて複数の抵抗の合成抵抗を変更するようにして、抵抗20の抵抗値あるいは抵抗21の抵抗値を調整するように構成すればよい。