"マネージメントボードと、プロセッサモジュールとを有するサーバシステムであって、前記マネージメントボード内に、少なくとも1つのサービスプロセッサと、該サービスプロセッサを制御するためのコンピュータプログラム領域及びデータ領域を備えた第1の半導体メモリを備え、かつ、前記プロセッサモジュール内に、複数のCPUコアと、第2の半導体メモリを有する主コンピュータを配し、さらに、本サーバシステムの立ち上げ時に、前記マネージメントボード内の前記サービスプロセッサが実行する第1の構成制御手段として、前記主コンピュータに、本サーバシステムの立ち上げ時に組み込むべき所定の有効なCPUコアの設定を実行する手段と、前記プロセッサモジュールに電源を供給する手段と、前記主コンピュータ内の内部レジスタにアクセスして有効なCPUコアを特定する位置情報の読み出しを実行する手段と、前記主コンピュータの前記半導体メモリに、前記読み出した有効なCPUコアの位置情報を書き込む手段と、前記マネージメントボード内の前記第1の半導体メモリと、前記プロセッサモジュール内の前記第2の半導体メモリとの間で、前記有効なCPUコアの位置情報の同期をとる手段と、前記記憶領域内の有効なCPUコアの位置情報を基に、CPUコアの再設定処理を実行する手段と、を備え、さらに、本サーバシステムの立ち上げ時に、前記マネージメントボード内の前記サービスプロセッサが実行する第2の構成制御手段として、前記主コンピュータ内の前記第2の半導体メモリから前記有効なCPUコアの位置情報を読み出す手段と、前記第1の半導体メモリの記憶内容を読み出すと共に、前記第2の半導体メモリと前記第1の半導体メモリとの間で、前記有効なCPUコアの位置情報の同期をとって、有効なCPUコアの位置情報が前記第1の半導体メモリに保持されるようにする手段と、前記主コンピュータに、本サーバシステムの立ち上げ時に組み込むべき有効なCPUコアの設定を前記第1の半導体メモリの記憶内容を参照して実行する手段と、CPUコアの読み出し処理及びCPUコアの再設定処理を省略して、前記プロセッサモジュールに電源を供給する手段と、を備えたことを特徴とするサーバシステム。前記マネージメントボード内の前記サービスプロセッサが実行する手段として、本サーバシステム内に障害が発生した時に、前記第2の半導体メモリに、障害要因情報を記録する手段をさらに備えたことを特徴とする請求項1記載のサーバシステム。マネージメントボードと、プロセッサモジュールとを有するサーバシステムの構成制御方法であって、前記サーバシステムが、前記マネージメントボード内に、少なくとも1つのサービスプロセッサと、該サービスプロセッサを制御するためのコンピュータプログラム領域及びデータ領域を備えた第1の半導体メモリを備え、かつ、前記プロセッサモジュール内に、複数のCPUコアと、第2の半導体メモリを有する主コンピュータを配する構成の場合に、本サーバシステムの立ち上げ時に実施する第1の構成制御ステップとして、前記主コンピュータに、本サーバシステムの立ち上げ時に組み込むべき所定の有効なCPUコアの設定を実行するステップと、前記プロセッサモジュールに電源を供給するステップと、前記主コンピュータ内の内部レジスタにアクセスして有効なCPUコアを特定する位置情報の読み出しを実行するステップと、前記主コンピュータの前記半導体メモリに、前記読み出した有効なCPUコアの位置情報を書き込むステップと、前記マネージメントボード内の前記第1の半導体メモリと、前記プロセッサモジュール内の前記第2の半導体メモリとの間で、前記有効なCPUコアの位置情報の同期をとるステップと、前記記憶領域内の有効なCPUコアの位置情報を基に、CPUコアの再設定処理を実行するステップと、を有することを特徴とするサーバシステムの構成制御方法。さらに、本サーバシステムの立ち上げ時に実施する第2の構成制御ステップとして、前記主コンピュータ内の前記第2の半導体メモリから前記有効なCPUコアの位置情報を読み出すステップと、前記第1の半導体メモリの記憶内容を読み出すと共に、前記第2の半導体メモリと前記第1の半導体メモリとの間で、前記有効なCPUコアの位置情報の同期をとって、有効なCPUコアの位置情報が前記第1の半導体メモリに保持されるようにするステップと、前記主コンピュータに、本サーバシステムの立ち上げ時に組み込むべき有効なCPUコアの設定を前記第1の半導体メモリの記憶内容を参照して実行するステップと、CPUコアの読み出し処理及びCPUコアの再設定処理を省略して、前記プロセッサモジュールに電源を供給するステップと、をさらに有することを特徴とする請求項3記載のサーバシステムの構成制御方法。前記マネージメントボード内の前記サービスプロセッサが制御する処理ステップとして、本サーバシステム内に障害が発生した時に、前記第2の半導体メモリに、障害要因情報を記録するステップをさらに備えたことを特徴とする請求項3乃至4のいずれか1項に記載のサーバシステムの構成制御方法。マネージメントボードと、プロセッサモジュールとを有するサーバシステムの構成制御を実行するコンピュータプログラムであって、前記サーバシステムが、前記マネージメントボード内に、少なくとも1つのサービスプロセッサと、該サービスプロセッサを制御するためのコンピュータプログラム領域及びデータ領域を備えた第1の半導体メモリを備え、かつ、前記プロセッサモジュール内に、複数のCPUコアと、第2の半導体メモリを有する主コンピュータを配する構成の場合に、本サーバシステムの立ち上げ時に、前記マネージメントボード内の前記サービスプロセッサが実行する第1の構成制御ステップとして、前記主コンピュータに、本サーバシステムの立ち上げ時に組み込むべき所定の有効なCPUコアの設定を実行するステップと、前記プロセッサモジュールに電源を供給するステップと、前記主コンピュータ内の内部レジスタにアクセスして有効なCPUコアを特定する位置情報の読み出しを実行するステップと、前記主コンピュータの前記半導体メモリに、前記読み出した有効なCPUコアの位置情報を書き込むステップと、前記マネージメントボード内の前記第1の半導体メモリと、前記プロセッサモジュール内の前記第2の半導体メモリとの間で、前記有効なCPUコアの位置情報の同期をとるステップと、前記記憶領域内の有効なCPUコアの位置情報を基に、CPUコアの再設定処理を実行するステップと、を有することを特徴とするコンピュータプログラム。さらに、本サーバシステムの立ち上げ時に、前記マネージメントボード内の前記サービスプロセッサが実行する第2の構成制御ステップとして、前記主コンピュータ内の前記第2の半導体メモリから前記有効なCPUコアの位置情報を読み出すステップと、前記第1の半導体メモリの記憶内容を読み出すと共に、前記第2の半導体メモリと前記第1の半導体メモリとの間で、前記有効なCPUコアの位置情報の同期をとって、有効なCPUコアの位置情報が前記第1の半導体メモリに保持されるようにするステップと、前記主コンピュータに、本サーバシステムの立ち上げ時に組み込むべき有効なCPUコアの設定を前記第1の半導体メモリの記憶内容を参照して実行するステップと、CPUコアの読み出し処理及びCPUコアの再設定処理を省略して、前記プロセッサモジュールに電源を供給するステップと、をさらに有することを特徴とする請求項3記載のサーバシステムの構成制御方法。前記マネージメントボード内の前記サービスプロセッサが制御する処理ステップとして、本サーバシステム内に障害が発生した時に、前記第2の半導体メモリに、障害要因情報を記録するステップをさらに備えたことを特徴とする請求項3乃至4のいずれか1項に記載のサーバシステムの構成制御方法。ところで、上記背景技術で述べた公知のサーバシステムにあっては、前述のとおり、サーバシステムを起動する際に、CPUを備えたプロセッサメモリモジュール内のCPUコアを組み替えて該サーバシステムを再構成する必要が生じる。しかし、この場合、前述のとおり、プロセッサメモリモジュールへ電源を供給してCPUコアに格納されている情報の読み出しを行うまでは、BMCFWがCPUコアの有効位置を特定してサーバシステムに組み込まれるCPUコアの有効位置を制御するといった後続の処理ができないため、CPUコアの読み出しと、再設定処理とを、共に実行すべき必要性が発生し、よって、サーバシステムの起動に多大な時間を要してしまうといった問題点が有った。また、前述のとおり、CPUがサーバシステムから切り離された際に、CPUコアの障害情報が失われてしまうといった問題も有った。なお、前述の特許文献1~6に記載の技術は、本発明のようにサーバシステムの立ち上げ時間を短縮することを意図していない。よって、目的構成とも本発明とは異なるものである。本発明は、上記従来の問題点に鑑みてなされたものであって、MGMTマネージメントボードと、プロセッサモジュールとを有するサーバシステムにおいて、プロセッサモジュール内のCPUに配置された有効なCPUコア群の位置情報を、サーバシステムの立ち上げ時の該CPUコア群の記憶内容読み出し処理を介して取得する必要を無くし、CPUの内部レジスタを参照して得られた該位置情報をCPUに配置した半導体メモリに記録しておき、サーバシステムの立ち上げ時に該半導体メモリを参照することを可能にして、サーバシステムの立ち上げ時間を短縮することができるサーバシステム及びサーバシステムの構成制御方法を提供することを目的としている。上記課題を解決するために、本発明に係るサーバシステムは、マネージメントボードと、プロセッサモジュールとを有するサーバシステムであって、前記マネージメントボード内に、少なくとも1つのサービスプロセッサと、該サービスプロセッサを制御するためのコンピュータプログラム領域及びデータ領域を備えた第1の半導体メモリを備え、かつ、前記プロセッサモジュール内に、複数のCPUコアと、第2の半導体メモリを有する主コンピュータを配し、さらに、本サーバシステムの立ち上げ時に、前記マネージメントボード内の前記サービスプロセッサが実行する第1の構成制御手段として、前記主コンピュータに、本サーバシステムの立ち上げ時に組み込むべき所定の有効なCPUコアの設定を実行する手段と、前記プロセッサモジュールに電源を供給する手段と、前記主コンピュータ内の内部レジスタにアクセスして有効なCPUコアを特定する位置情報の読み出しを実行する手段と、前記主コンピュータの前記半導体メモリに、前記読み出した有効なCPUコアの位置情報を書き込む手段と、前記マネージメントボード内の前記第1の半導体メモリと、前記プロセッサモジュール内の前記第2の半導体メモリとの間で、前記有効なCPUコアの位置情報の同期をとる手段と、前記記憶領域内の有効なCPUコアの位置情報を基に、CPUコアの再設定処理を実行する手段と、を備え、さらに、本サーバシステムの立ち上げ時に、前記マネージメントボード内の前記サービスプロセッサが実行する第2の構成制御手段として、前記主コンピュータ内の前記第2の半導体メモリから前記有効なCPUコアの位置情報を読み出す手段と、前記第1の半導体メモリの記憶内容を読み出すと共に、前記第2の半導体メモリと前記第1の半導体メモリとの間で、前記有効なCPUコアの位置情報の同期をとって、有効なCPUコアの位置情報が前記第1の半導体メモリに保持されるようにする手段と、前記主コンピュータに、本サーバシステムの立ち上げ時に組み込むべき有効なCPUコアの設定を前記第1の半導体メモリの記憶内容を参照して実行する手段と、CPUコアの読み出し処理及びCPUコアの再設定処理を省略して、前記プロセッサモジュールに電源を供給する手段と、を備えたことを特徴とする。また、本発明に係るサーバシステムの構成制御方法は、マネージメントボードと、プロセッサモジュールとを有するサーバシステムの構成制御方法であって、前記サーバシステムが、前記マネージメントボード内に、少なくとも1つのサービスプロセッサと、該サービスプロセッサを制御するためのコンピュータプログラム領域及びデータ領域を備えた第1の半導体メモリを備え、かつ、前記プロセッサモジュール内に、複数のCPUコアと、第2の半導体メモリを有する主コンピュータを配する構成の場合に、本サーバシステムの立ち上げ時に実施する第1の構成制御ステップとして、前記主コンピュータに、本サーバシステムの立ち上げ時に組み込むべき所定の有効なCPUコアの設定を実行するステップと、前記プロセッサモジュールに電源を供給するステップと、前記主コンピュータ内の内部レジスタにアクセスして有効なCPUコアを特定する位置情報の読み出しを実行するステップと、前記主コンピュータの前記半導体メモリに、前記読み出した有効なCPUコアの位置情報を書き込むステップと、前記マネージメントボード内の前記第1の半導体メモリと、前記プロセッサモジュール内の前記第2の半導体メモリとの間で、前記有効なCPUコアの位置情報の同期をとるステップと、前記記憶領域内の有効なCPUコアの位置情報を基に、CPUコアの再設定処理を実行するステップと、を有することを特徴とし、さらに、本サーバシステムの立ち上げ時に実施する第2の構成制御ステップとして、前記主コンピュータ内の前記第2の半導体メモリから前記有効なCPUコアの位置情報を読み出すステップと、前記第1の半導体メモリの記憶内容を読み出すと共に、前記第2の半導体メモリと前記第1の半導体メモリとの間で、前記有効なCPUコアの位置情報の同期をとって、有効なCPUコアの位置情報が前記第1の半導体メモリに保持されるようにするステップと、前記主コンピュータに、本サーバシステムの立ち上げ時に組み込むべき有効なCPUコアの設定を前記第1の半導体メモリの記憶内容を参照して実行するステップと、CPUコアの読み出し処理及びCPUコアの再設定処理を省略して、前記プロセッサモジュールに電源を供給するステップと、をさらに有することを特徴とする。さらに、本発明のコンピュータプログラムは、マネージメントボードと、プロセッサモジュールとを有するサーバシステムの構成制御を実行するコンピュータプログラムであって、前記サーバシステムが、前記マネージメントボード内に、少なくとも1つのサービスプロセッサと、該サービスプロセッサを制御するためのコンピュータプログラム領域及びデータ領域を備えた第1の半導体メモリを備え、かつ、前記プロセッサモジュール内に、複数のCPUコアと、第2の半導体メモリを有する主コンピュータを配する構成の場合に、本サーバシステムの立ち上げ時に、前記マネージメントボード内の前記サービスプロセッサが実行する第1の構成制御ステップとして、前記主コンピュータに、本サーバシステムの立ち上げ時に組み込むべき所定の有効なCPUコアの設定を実行するステップと、前記プロセッサモジュールに電源を供給するステップと、前記主コンピュータ内の内部レジスタにアクセスして有効なCPUコアを特定する位置情報の読み出しを実行するステップと、前記主コンピュータの前記半導体メモリに、前記読み出した有効なCPUコアの位置情報を書き込むステップと、前記マネージメントボード内の前記第1の半導体メモリと、前記プロセッサモジュール内の前記第2の半導体メモリとの間で、前記有効なCPUコアの位置情報の同期をとるステップと、前記記憶領域内の有効なCPUコアの位置情報を基に、CPUコアの再設定処理を実行するステップと、を有することを特徴とし、さらに、本サーバシステムの立ち上げ時に、前記マネージメントボード内の前記サービスプロセッサが実行する第2の構成制御ステップとして、前記主コンピュータ内の前記第2の半導体メモリから前記有効なCPUコアの位置情報を読み出すステップと、前記第1の半導体メモリの記憶内容を読み出すと共に、前記第2の半導体メモリと前記第1の半導体メモリとの間で、前記有効なCPUコアの位置情報の同期をとって、有効なCPUコアの位置情報が前記第1の半導体メモリに保持されるようにするステップと、前記主コンピュータに、本サーバシステムの立ち上げ時に組み込むべき有効なCPUコアの設定を前記第1の半導体メモリの記憶内容を参照して実行するステップと、CPUコアの読み出し処理及びCPUコアの再設定処理を省略して、前記プロセッサモジュールに電源を供給するステップと、をさらに有することを特徴とする。以上説明したように、本発明のサーバシステムによれば、サーバシステムの立ち上げ時に、プロセッサメモリモジュール内の有効CPUコアの位置情報は、プロセッサメモリモジュール内のCPUに設置したROMから取得することが可能となり、公知技術で、有効CPUコアの位置情報を取得するために要していたCPUコアの読み出し処理過程を不要にすることができるので、サーバシステムの立ち上げに要する処理時間を短縮することが可能となる効果が有る。本発明のサーバシステムは、プロセッサメモリモジュールと、MGMTマネージメントボードとを備えるサーバシステムにおいて、BMCFWMGMTを制御するためのマネージメントファームウェアによってサーバシステムのハードウェア制御を行い、該サーバシステムのCPUコア装置以下、CPUコアと称することもあるが備えるCPUコア以下、COREと称することもあるを組み替えてサーバシステムを構成する場合に適用される。即ち、前記の場合の公知技術の問題点は、CPU中央情報処理装置へ電源を供給しても、CPUコアの読み出しを開始して完了するまでは、BMCFWがCPUのCPUコアにおける有効CPUコアの位置を特定し、サーバシステムに組み込む有効CPUコアの位置システム内で装置に組み込むために必要なCPU内で使用可能なコア番号を制御することができないということにあった。そこで、本発明のサーバシステムでは、上記問題点を、CPU内部にBMCFWから書き換えが可能なROM領域を備えることで解決し、このROM領域に、CPU付属の内部レジスタから取得した有効CPUコアの位置情報を記録しておくことにより、前述のCPUコアの読み出し処理を実施する必要性を削減して、サーバシステムの立ち上げ時間を短縮することを可能にしている。また、本発明のサーバシステムでは、CPUコアの障害発生時の情報を、有効位置と合わせて、前記のROM領域へ残すことで障害情報の解析に利用できるようにすることを特徴としている。以下、サーバシステム及びサーバシステムの構成制御方法並びにコンピュータプログラムについて、図面を参照して詳細に説明する。但し、本発明のコンピュータプログラムについては、本発明のサーバシステムの構成制御方法を実行するためのコンピュータプログラムであることから、ここでの説明は省く。図1は、本発明の実施形態に係るサーバシステムの全体構成を示す構成図である。同図において、本実施形態のサーバシステム101は、プロセセッサメモリモジュール105と、MGMT102マネージメントボードと、を備えて構成される。プロセセッサメモリモジュール105は、ROM107請求項1記載の第2の半導体メモリ、ここでは読み書き可能な半導体メモリとするを有するCPU106と、読み書き可能な半導体メモリ等で構成されたコアメモリ108と、を備える。CPU106は、ハードウェア構成後述のCPUコア等、並びに使用するソフトウェアを切り替えることが可能なCPUである。MGMT102は、SP103サービスプロセッサと、BMCFWMGMTを制御するためのマネージメントファームウェアを形成するFLASHROM104不揮発性のフラッシュメモリ、請求項1記載の第1の半導体メモリと、を備える。なお、MGMT102の論理構成については図3を参照して後述する。以下、本実施形態のサーバシステム101の機能について説明する。図1において、MGMT102は、様々なハードウェアコンポーネントから構成されるマネージメントボードであり、FLASHROM104上のBMCFWが動作するために必要となるハードウェアコンポーネントの一部を示している。FLASHROM104に格納されて形成されているBMCFWは、MGMT102がパワーオンされると、SP103により起動され、これにより、BMCFWがストアードプログラム方式のプログラムによるソフトウェア動作を開始する。SP103は、BMCベースボードマネジメントコントローラとも呼称されるものであり、MGMT101を制御する中枢となるマイクロコントローラであって、ここでは、CPUや各種コネクタインターフェイスSPIやLAN、USBポートなどを備えるものとする。プロセッサモジュール105におけるCPU106のROM107は、プロセッサここではCPU106のキャッシュ/ステッピング情報、CPUコアの個数などの情報を格納している。図1に示すCPU106は、事前のCPU切り替え処理によって確定した1つのCPUここでは図2に示すCPU200を示しているものである。プロセッサモジュール105のCPU106の具体的な構成が切り替えられると、一般には、サーバシステム101で制御されるCPUコアの個数等が変化する。図2は、プロセッサモジュール105に搭載されたCPU106内部の1構成例を示している。以下、1例として、プロセッサモジュール105において、CPU106が、CPU200として構成された場合を説明する。ここでは、CPU106の1例としてCPU200が構成されており、CPU200内には、CORE201と、CORE202とが配置されているものとする。なお、CORE205は、その配置位置だけが確保されていて、実際には配置されないCPUコアであるが、CPU106の交換時に交換される部品次第によっては、CORE202として配置すべきものがCORE205の位置に配置されることもある。ROM203総称名はROM107は、これらの配置における部品の位置情報を記録している。また、ROM203には、障害発生時の位置情報と、MGMT102からCPU106に通知される障害要因情報とを記録している。図1に示すFLASHROM104に記録されているCPUコアの位置情報と、図2に示すROM203に記録されているCPUコアの位置情報とは、ROM203の書き込み時に同期させるものとする。また、この位置情報は、プロセッサメモリモジュール105に電源を供給し、その後にCPUレジスタ図示しないへアクセスすることで取得される。また、CPU106ここではCPU200内のROM107ここではROM203が記憶していた情報は、MGMT102がパワーオンされると、MGMT102内のFLASHROM104の記憶領域に保持される。図3は、本発明の実施形態に係るサーバシステムにおけるMGMT102の論理構成を示す論理構成図である。同図に示す処理部500~504は、MGMT102のFLASHROM104上のBMCFWが有する処理部である。同図に示す処理部500~504の処理は、それぞれSP103上で実行される。処理部500は、FLASHROM104上のBMCFWから書き換え可能なCPU106のROM107ここではROM203へ、有効なCPUコアの位置情報を書き込む処理部である。処理部501は、CPU106のROM107から有効なCPUコアの位置情報を読み出す処理部である。処理部502は、MGMT102内のFLASHROM104への有効CPUコア情報の読み出しと、CPU106のROM107に格納されている有効CPUコア情報との同期を図る処理部である。処理部503は、サーバシステム101の立ち上げ時にサーバシステム101に割り当てる組み込むCPUコアを再設定する処理部であり、これによってサーバシステム101の立ち上げ時のCPUコアの読み出し処理及び再割り当て処理を削減することを可能にしている。処理部504は、サーバシステム内の障害CPUコア等の障害が生じた際に、障害情報をCPU106のROM107へ書き込む処理部であり、これにより、CPU106の内部に障害情報を保持することができるので、障害解析時の利用が可能となる。図4は、本発明の実施形態に係るサーバシステムの起動時の動作手順を示すフローチャート図であり、図4aは読み出しを含むCPUコアの設定を行ってサーバシステム101を立ち上げる場合の制御シーケンスを示し、図4bはCPU106のROM107ここではROM203のCPUコア情報に基づいてサーバシステム101を立ち上げる場合の制御シーケンスを示すものである。以下、図1~3を参照しながら、図4に示すフローチャートを使用して、本実施形態に係るサーバシステム101の起動時の動作手順を説明する。まず、図4aを参照して、CPUコアの読み出しを含むCPUコアの設定を行ってサーバシステム101を立ち上げる場合の制御シーケンスを説明する。ステップS300最初に、ステップS300では、サーバシステム101の起動が開始されると、MGMT102が、サーバシステム101の立ち上げの際に組み込む有効なCPUコアの設定を実行する。ここでは、2つのCPUコアをサーバシステム101に組み込むため、暫定的にCORE201と、CORE205とを組み込み、設定するものとする。ステップS301次に、ステップS301では、MGMT102は、プロセッサメモリモジュール105への電源供給を実行する。ステップS302次に、ステップ302では、MGMT102は、CPU106の内部レジスタへのアクセスを実行し、有効なCPUコアを特定する位置情報の読み出しを実行する。ここでは、有効なCPUコアの位置はCORE201と、CORE202とする。ステップS303次に、ステップS303では、MGMT102は、CPU106のROM203に、ステップS302で読み出した有効なCPUコアの位置情報ここではCORE201,CORE202の位置情報を書き込む。ステップS304次に、ステップS304では、MGMT102は、FLASHROM104へのアクセスを実行し、CPU106のROM203と、FLASHROM104との間で、有効なCPUコアの位置情報の同期をとる。ステップS305最後に、ステップS305では、MGMT102は、FLASHROM104内の有効なCPUコアの位置情報を基に、CPUコアの再設定処理を実行する。このとき、FLASHROM104内の有効なCPUコアの位置情報を参照し、暫定的に設定されたCORE205の組み込み設定をCORE202の組み込み設定に置き換え、処理を終了する。以上の処理ステップS301~S305で、本発明の特徴的な処理は、ステップS303の処理、即ち、CPU106ここではCPU200内のROM203へ位置情報を書き込む処理である。CPUコアの位置情報を得るには、CPUの内部レジスタの情報を読み出す必要があるため、本発明の処理においても、ROM107ここではROM203の更新処理を必ず1度は実行するものとする。次に、図4bを参照して、CPU106のROM107ここではROM203のCPUコア情報に基づいてサーバシステム101を立ち上げる場合の制御シーケンスを説明する。図4bに示す制御シーケンスは、先ずは図4aに示す制御シーケンスを先行させて実行し、その後に実行するものとする。ステップS306まず、MGMT102は、CPU106のROM107ここではROM203へのアクセスを実行し、有効CPUコアここではCORE201とCORE202の位置情報の読み出しを実行する。これにより、CORE201とCORE202の位置情報が読み出される。ステップS307次に、MGMT102は、FLASHROM104へのアクセスを実行し、CPU106のROM107ここではROM203とFLASHROM104との間で、有効CPUコア情報位置情報の同期をとる。これにより、有効CPUコアここではCORE201とCORE202の位置情報がFLASHROM104に保持される。ステップS308次に、MGMT102は、サーバシステム101の立ち上げ時に組み込む有効CPUコアの設定を実行する。ここでは、CPUコアの設定処理では2つのCPUコアCORE201とCORE202をサーバシステム101に組み込むことになるが、このとき、FLASHROM104に保持される有効CPUコアの位置情報を基に、このCORE201とCORE202とを組み込み、設定する。ステップS308最後に、MGMT102は、プロセッサメモリモジュール105への電源供給を実行するが、このとき、公知技術では必須であったCPUコアの読み出し処理及びCPUコアの再設定処理をスキップして、サーバシステム101の立ち上げ処理時の制御シーケンスが完了する。図5は、本発明の実施形態に係るサーバシステムの障害発生時における障害情報取得処理の動作手順を示すフローチャート図である。以下、図1~3を参照しながら、図5に示すフローチャートを使用して、本実施形態に係るサーバシステム101の障害発生時における障害情報取得処理の動作手順を説明する。ステップS400まず、ステップS400では、MGMT102は、サーバシステム101内で検知された障害について、CPU106の内部レジスタへアクセスして障害要因情報を取得する。このとき、CORE201とCORE202への障害発生位置を参照し、前記取得した障害要因情報と照らし合わせる。ステップS401次に、ステップS401では、MGMT102は、前記障害要因情報をCPU106のROM107に書き込み、処理を終了する。本実施形態に係るサーバシステム101によれば、プロセッサメモリモジュール105のCPU106内に、MGMT102上のFLASHROM104上のBMCFWから書き換えが可能なROM107を備え、CPU106の内部レジスタから読み出した有効CPUコアの位置情報を、このROM107に書き込むと共に、この書き込み情報は、MGMT102がCPUコアの再設定時に参照するFLASHROM104の記録情報にも同期させるので、サーバシステムの立ち上げ時にプロセッサメモリモジュール105内の有効CPUコアの位置情報は、ROM107から取得することが可能となり、公知技術で、有効CPUコアの位置情報を取得するために要していたCPUコアの読み出し処理及び再割り当て処理過程を不要にすることができるので、サーバシステムの立ち上げに要する処理時間を短縮することができる効果が有る。また、FLASHROM104上のBMCFWが、CPU106内部のROM107領域に障害要因情報を書き込み、サーバシステムから切り離されても該障害要因情報を残すことができるので、サーバシステム101内で検知されるCPU106内のCPUコアの障害要因情報をCPU106内部のROM107から取得することが可能となる。なお、本発明に係るサーバシステムの各構成要素の各処理の少なくとも一部をコンピュータ制御により実行するものとし、かつ、上記処理を、図4,5のフローチャートで示した手順によりコンピュータに実行せしめるプログラムは、半導体メモリを始め、CD-ROMや磁気テープなどのコンピュータ読み取り可能な記録媒体に格納して配付してもよい。そして、少なくともマイクロコンピュータ、パーソナルコンピュータ、汎用コンピュータを範疇に含むコンピュータが、上記の記録媒体から上記プログラムを読み出して、実行するものとしてもよい。"