半導体基板のアクティブ領域上にゲート絶縁膜を形成し、前記ゲート絶縁膜を介して、少なくとも第1、第2及び第3のゲート電極を、第1及び第2のゲート電極の間隔より第2及び第3のゲート電極の間隔が広くなるように形成し、前記半導体基板の全面に、前記第1、第2及び第3のゲート電極を覆うように絶縁膜を形成し、マスクを用いて前記絶縁膜をエッチングして、前記第2及び第3のゲート電極の間にダミーゲートパターンを形成し、前記ダミーゲートパターンは、前記第1及び第2のゲート電極の間隔、前記ダミーゲートパターンと前記第2のゲート電極の間隔及び前記ダミーゲートパターンと前記第3のゲート電極との間隔が所定の範囲内になるように形成され、前記第1、第2及び第3のゲート電極及び前記ダミーゲートパターンの側壁にそれぞれサイドウォールを形成し、前記サイドウォールは、前記ダミーゲートパターンと前記第2のゲート電極の間に位置する前記第2のゲート電極のサイドウォールの幅及び前記ダミーゲートパターンと前記第3のゲート電極の間に位置する前記第3のゲート電極のサイドウォールの幅が、前記第1及び第2のゲート電極の間に位置するサイドウォールの幅と実質的に均しくなるように形成されていることを特徴とする半導体装置の製造方法。前記絶縁膜は酸化膜であり、前記酸化膜を、前記マスクを用いてウェットエッチングすることにより、前記ダミーゲートパターンを形成することを特徴とする請求項1に記載の半導体装置の製造方法。前記第1、第2及び第3のゲート電極の両側の前記半導体基板内にソースドレイン領域を形成すると共に、前記ダミーゲートパターンの下部の前記半導体基板内にもソースドレイン領域を形成することを特徴とする請求項1又は2に記載の半導体装置の製造方法。前記ダミーゲートパターンの前記ソースドレイン領域上に金属シリサイド層を形成し、前記金属シリサイド層上にプラグを形成し、前記プラグと接続する配線を形成することを特徴とする請求項3に記載の半導体装置の製造方法。半導体基板のアクティブ領域上にゲート絶縁膜を形成し、前記ゲート絶縁膜を介して、少なくとも第1、第2及び第3のゲート電極を、第1及び第2のゲート電極の間隔より第2及び第3のゲート電極の間隔が広くなるように形成し、前記半導体基板の全面に、前記第1、第2及び第3のゲート電極を覆うように絶縁膜を形成し、マスクを用いて前記絶縁膜をエッチングして、前記第2及び第3のゲート電極の間にダミーゲートパターンを形成し、前記ダミーゲートパターンは、前記第1及び第2のゲート電極の間隔、前記ダミーゲートパターンと前記第2のゲート電極の間隔及び前記ダミーゲートパターンと前記第3のゲート電極との間隔が所定の範囲内になるように形成され、前記第1、第2及び第3のゲート電極及び前記ダミーゲートパターンの側壁にそれぞれサイドウォールを形成し、前記サイドウォールは、前記ダミーゲートパターンと前記第2のゲート電極の間に位置する前記第2のゲート電極のサイドウォールの幅及び前記ダミーゲートパターンと前記第3のゲート電極の間に位置する前記第3のゲート電極のサイドウォールの幅が、前記第1及び第2のゲート電極の間に位置するサイドウォールの幅と実質的に均しくなるように形成され、その後、前記ダミーゲートパターン及び前記ダミーゲートパターンの側壁に形成されたサイドウォールを除去することを特徴とする半導体装置の製造方法。前記絶縁膜は酸化膜であり、前記酸化膜を、前記マスクを用いてウェットエッチングすることにより、前記ダミーゲートパターンを形成することを特徴とする請求項5に記載の半導体装置の製造方法。前記ダミーゲートパターン及び前記ダミーゲートパターンの側壁に形成されたサイドウォールの除去は、エッチングマスクを用いたウェットエッチングにより行われることを特徴とする請求項5又は6に記載の半導体装置の製造方法。しかし、上記特許文献1では、狭い間隔を有する一対のゲート電極間に形成されたサイドウォールの幅L1と広い間隔を有する一対のゲート電極間に形成されたサイドウォールの幅L2に違いに着目して、ダミーゲートパターンを形成するものではない。本発明は、上記従来技術の問題点を解決するものであり、その目的は、ゲート電極の間隔が異なっている複数のゲート電極を有する半導体装置おいて、サイドウォールの幅に違いに起因したトランジスタの特性のばらつきを防止することが可能な半導体装置の製造方法を提供することにある。本発明の一態様に係る半導体装置の製造方法は、半導体基板のアクティブ領域上にゲート絶縁膜を形成し、前記ゲート絶縁膜を介して、少なくとも第1、第2及び第3のゲート電極を、第1及び第2のゲート電極の間隔より第2及び第3のゲート電極の間隔が広くなるように形成し、前記半導体基板の全面に、前記第1、第2及び第3のゲート電極を覆うように絶縁膜を形成し、マスクを用いて前記絶縁膜をエッチングして、前記第2及び第3のゲート電極の間にダミーゲートパターンを形成し、前記ダミーゲートパターンは、前記第1及び第2のゲート電極の間隔、前記ダミーゲートパターンと前記第2のゲート電極の間隔及び前記ダミーゲートパターンと前記第3のゲート電極との間隔が所定の範囲内になるように形成され、前記第1、第2及び第3のゲート電極及び前記ダミーゲートパターンの側壁にそれぞれサイドウォールを形成し、前記サイドウォールは、前記ダミーゲートパターンと前記第2のゲート電極の間に位置する前記第2のゲート電極のサイドウォールの幅及び前記ダミーゲートパターンと前記第3のゲート電極の間に位置する前記第3のゲート電極のサイドウォールの幅が、前記第1及び第2のゲート電極の間に位置するサイドウォールの幅と実質的に均しくなるように形成されていることを特徴とする。また、本発明の他の態様に係る半導体装置の製造方法は、半導体基板のアクティブ領域上にゲート絶縁膜を形成し、前記ゲート絶縁膜を介して、少なくとも第1、第2及び第3のゲート電極を、第1及び第2のゲート電極の間隔より第2及び第3のゲート電極の間隔が広くなるように形成し、前記半導体基板の全面に、前記第1、第2及び第3のゲート電極を覆うように絶縁膜を形成し、マスクを用いて前記絶縁膜をエッチングして、前記第2及び第3のゲート電極の間にダミーゲートパターンを形成し、前記ダミーゲートパターンは、前記第1及び第2のゲート電極の間隔、前記ダミーゲートパターンと前記第2のゲート電極の間隔及び前記ダミーゲートパターンと前記第3のゲート電極との間隔が所定の範囲内になるように形成され、前記第1、第2及び第3のゲート電極及び前記ダミーゲートパターンの側壁にそれぞれサイドウォールを形成し、前記サイドウォールは、前記ダミーゲートパターンと前記第2のゲート電極の間に位置する前記第2のゲート電極のサイドウォールの幅及び前記ダミーゲートパターンと前記第3のゲート電極の間に位置する前記第3のゲート電極のサイドウォールの幅が、前記第1及び第2のゲート電極の間に位置するサイドウォールの幅と実質的に均しくなるように形成され、その後、前記ダミーゲートパターン及び前記ダミーゲートパターンの側壁に形成されたサイドウォールを除去することを特徴とする。本発明によれば、ゲート電極の間隔が異なっている複数のゲート電極を有する半導体装置おいて、サイドウォールの幅に違いに起因したトランジスタの特性のばらつきを防止することができる。最初に、本発明の特徴がより明確になるように、関連技術に係る半導体装置について説明する。図14A及び図14Bは、関連技術に係る半導体装置の構造を示す図であり、図14Aは図14BのB-B断面図であり、図14Bは平面図である。図14A及び図14Bに示すように、半導体基板11にアクティブ領域13を分類する素子分離領域12が形成されている。アクティブ領域13には複数の電界効果トランジスタが形成されている。すなわち、アクティブ領域13上にゲート酸化膜14を解して複数のゲート電極15a、15b、15cが形成されている。ここでは、一例として、3つのゲート電極15a~15cについて示している。例えば、ゲート電極15aとゲート電極15bの間隔D1とゲート電極15bとゲート電極15cの間隔D2とは異なる間隔で形成されている。各ゲート電極15の側壁にはオフセットスペーサー17を介してサイドウォール18が形成されている。狭い間隔D1を持つゲート電極15aとゲート電極15bの間に形成されたサイドウォール18の幅L1と広い間隔D2を持つゲート電極15bとゲート電極15cの間に形成されたサイドウォール18の幅L2を比べるとL1<L2となる。ゲート電極15a~15c上にはハードマスク層16が形成されているため、オフセットスペーサー17、サイドウォール18等を形成するときに、ゲート電極15a~15cをエッチングすることが防止される。また、各ゲート電極15a~15cの両側における半導体基板11には、LDD領域19を介してソースドレイン領域20が、例えば、イオン注入等の不純物注入技術により注入されてできる拡散層で形成されている。そして、半導体基板11上には、上記ゲート電極15a~15c、サイドウォール18等を被覆するように窒化シリコン等のライナー膜21が形成されている。さらに、ライナー膜21を被覆するように、半導体基板11上には層間絶縁膜22が形成されている。この層間絶縁膜22には、ソースドレイン領域20に通じる接続口23が形成されている。この接続口23とソースドレイン領域20の接する部分には金属シリサイド層24が形成されている。この金属シリサイド層24は、例えば、コバルトシリサイド等の金属シリサイドで形成される。ハードマスク層16の下部の半導体基板11には、接続口23を開口後、ソースドレイン領域20を、例えばイオン注入等の不純物注入技術により注入されてなる拡散層で形成する。接続口23にはその内部を埋め込むようにプラグ25が形成されている。このプラグ25には、層間絶縁膜22上部に形成された配線26が接続されている。このような構成の下、ゲート電極15a~15cの間隔が異なっていると、狭い間隔D1を持つゲート電極15aとゲート電極15bの間に形成されたサイドウォール18の幅L1と広い間隔D2を持つゲート電極15bとゲート電極15cの間に形成されたサイドウォール18の幅L2を比べるとL1<L2となる。サイドウォール18の幅がこのような関係L1<L2を有すると、LDD領域19の幅が異なり、各ゲート電極15a~15cを有するトランジスタの特性がばらついてしまう。本発明は、このようなサイドウォール18の幅に違いに起因したトランジスタの特性のばらつきを防止することが可能な半導体装置の製造方法を提供するものである。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。第1の実施形態図1A~図1Bは、本発明の第1の実施形態に係る半導体装置の構造を示す図であり、図1Aは図1BのB-B断面図であり、図1Bは平面図である。図1A及び図1Bに示すように、第1の実施形態に係る半導体装置1では、半導体基板11にアクティブ領域13を分類する素子分離領域12が形成されている。アクティブ領域13には複数の電界効果トランジスタが形成されている。すなわち、複数のゲート電極15a、15b、15cがアクティブ領域13上にゲート酸化膜14を介して形成されている。ここでは、一例として、3つのゲート電極15a~15cについて示す。例えば、ゲート電極15aとゲート電極15bの間隔D1とゲート電極15bとゲート電極15cの間隔D2とは異なる間隔で形成されている。ゲート電極15bとゲート電極15cの間には酸化膜で形成されたダミーゲートパターン27が形成されている。このような構成の下、ダミーゲートパターン27は、ゲート電極15aとゲート電極15bの間隔D1、ダミーゲートパターン27とそれと隣接する一方のゲート電極15bとの間隔d1及びダミーゲートパターン27とそれと隣接する他方のゲート電極15cとの間隔d2が所定の範囲内となるように形成されている。ここで、所定の範囲内とは、たとえば、ダミーゲートパターン27が形成されていないゲート電極15aとゲート電極15bの間隔D1を基準にして、たとえば間隔d2を比較した場合、d2=D1であるかd2=D1±δδは間隔が異なる場合に許される間隔差の許容値であること意味している。以下、所定の範囲とは同様な意味で用いている。各ゲート電極15a~15cの側壁にはオフセットスペーサー17を介してサイドウォール18が形成されている。また、ダミーゲートパターン27にもサイドウォール18が形成されている。上記間隔d1、d2が間隔D1を基準として所定の範囲内であるため、そこに形成されたサイドウォール18の幅l1、l2と隣接するゲート電極15a、15bに形成されたサイドウォール18の幅L1がほぼ等しくなる。また、ゲート電極15上にはハードマスク層16が形成されているため、オフセットスペーサー17、サイドウォール18等を形成するときにゲート電極15a~15cをエッチングすることが防止される。各ゲート電極15a~15cの両側における半導体基板11には、LDD領域19を介してソースドレイン領域20が、例えば、イオン注入等の不純物注入技術により注入されてできる拡散層で形成されている。そして、半導体基板11上には、ゲート電極15a~15c、ダミーゲートパターン27、サイドウォール18等を被覆するように窒化シリコン等のライナー膜21が形成されている。さらに、ライナー膜21を被覆するように、半導体基板11上には層間絶縁膜22が形成されている。この層間絶縁膜22には、ソースドレイン領域20に通じる接続口23が形成されている。この接続口23とソースドレイン領域20の接する部分には金属シリサイド層24が形成されている。この金属シリサイド層24は、例えば、コバルトシリサイド等の金属シリサイドで形成される。ダミーゲートパターン16の下部の半導体基板11には、接続口23を開口後、ソースドレイン領域20を、例えばイオン注入等の不純物注入技術により注入されてなる拡散層で形成する。接続口23にはその内部を埋め込むようにプラグ25が形成されている。このプラグ25には、層間絶縁膜22上部に形成された配線26が接続されている。本発明の第1の実施形態に係る半導体装置1では、ゲート電極15a~15c間の間隔が異なっていても、隣接するゲート電極15a、15bの間隔D1及びダミーゲートパターン27とそれと隣接するゲート電極15b、15cとの間隔d1、d2が所定の範囲内になるように、アクティブ領域13上のゲート電極15b、15c間にダミーゲートパターン27が形成されている。このため、ダミーゲートパターン27とそれと隣接するゲート電極15b、15cとの間隔d1、d2が一定の範囲内になるので、そこに形成されたサイドウォール18の幅l1、l2と隣接するゲート電極15a、15bに形成されたサイドウォール18の幅L1がほぼ等しくなる。この結果、各ゲート電極15a~15cを有するトランジスタの特性を一定にすることができる。次に、図2~図7を参照して、図1に示した半導体装置1の製造方法について説明する。図2~図7は、図1BにおけるB-B断面図を示している。まず、図2に示すように、半導体基板11例えば、p型単結晶シリコン基板11の上面に、周知のSTI法により、酸化シリコン膜からなる絶縁膜で埋設された素子分離領域12を形成する。これにより、素子分離領域12で囲まれ、半導体基板11からなるアクティブ領域13が形成される。次に、図示していないが、半導体基板11上の全面に酸化シリコン膜からなるパッド酸化膜を形成し、この酸化膜を通して、Nウェル領域およびPウェル領域を公知の方法で形成する。その後、上記パッド酸化膜を除去し、半導体基板11のアクティブ領域13上に熱酸化および窒化プロセス等を用いてゲート酸化膜14を形成する。次に、図3に示すように、ポリシリコン等の膜を、例えばCVD法にて堆積させ、その上にシリコン窒化膜等を、例えばCVD法を用いて堆積させ、ゲート電極15a~15cをエッチングする際のハードマスク16を形成する。リソグラフィでレジストパターニングを行った後、ドライエッチングにて、ハードマスク16をエッチングし、次にハードマスク16をマスクとして、ポリシリコン等の膜をエッチングして、ゲート電極15a~15cを形成する。次に、各ゲート電極15a~15c、ハードマスク16の側壁にオフセットスペーサー17を形成する。このオフセットスペーサー17は、半導体基板11の全面にシリコン窒化膜を堆積し、その後、エッチバックすることにより、ゲート電極15a~15c及びハードマスク16の側壁に自己整合的に形成する。次に、ゲート電極15a~15c、ハードマスク16、オフセットスペーサー17等をマスクにして、半導体基板11の表層にたとえばイオン注入を用いて、不純物を導入して、LDD領域19を形成する。次に、図4に示すように、半導体基板11の全面にゲート電極15a~15c、ハードマスク16、オフセットスペーサー17等を被覆するダミーゲートパターン27となる酸化膜等を、例えばCVD法にて堆積する。次に、図5に示すように、リソグラフィによってレジストパターニングを行ったあと、そのパターニングしたレジストマスク28をエッチングマスクにして、例えばウェットエッチング法を用いて、酸化膜をエッチングし、ゲート電極15a~15cの間隔を所定の範囲内にするため、ゲート電極15a~15cの間隔が広い領域例えば、ゲート電極15bとゲート電極15cの間にダミーゲートパターン27を形成する。このように、ダミーゲートパターン27は、ゲート電極15aとゲート電極15bの間隔D1、ダミーゲートパターン27とそれと隣接する一方のゲート電極15bとの間隔d1及びダミーゲートパターン27とそれと隣接する他方のゲート電極15cとの間隔d2が所定の範囲内となるように形成されている。つまり、ダミーゲートパターン27はd1=D1およびd2=D1となるかd1=D1及びd2=D1±δとなるか、d1=D1±δおよびd2=D1となるか、d1=D1±δ及びd2=D1±δになるように形成される。次に、図6に示すように、各ゲート電極15a~15c及びダミーゲートパターン27の側壁にオフセットスペーサー17を介してサイドウォール18を形成する。まず、半導体基板11上にゲート電極15a~15c、ハードマスク16、オフセットスペーサー17及びダミーゲートパターン27を被覆するようにサイドウォール形成膜図示せずを堆積する。このサイドウォール形成膜は、例えばTEOS酸化膜等を、例えばCVD法により形成する。その後、エッチバックすることにより、各ゲート電極15a~15の側壁にオフセットスペーサー17を挟むようにサイドウォール18が形成され、ダミーゲートパターン27の側壁にもサイドウォール18が形成される。このように、ゲート電極15a~15c間の間隔が異なっていても、隣接するゲート電極15a、15b間の間隔D1、ダミーゲートパターン27とそれと隣接するゲート電極15b、15cとの間隔d1、d2が所定の範囲内になるように、アクティブ領域13上のゲート電極15b、15c間にダミーゲートパターン27が形成されている。これにより、ダミーゲートパターン27とそれと隣接するゲート電極15b、15cとの間隔d1、d2が一定の範囲内になるので、そこに形成されたサイドウォール18の幅l1、l2と隣接するゲート電極15a、15b間に形成されたサイドウォール18の幅L1がほぼ等しくなる。次に、各ゲート電極15a~15c、ハードマスク16、オフセットスペーサー17、サイドウォール18、ダミーゲートパターン27及び素子分離領域12をマスクにして、半導体基板11に不純物を導入し、アニ―ル処理を行って拡散層を形成することでソースドレイン領域20を形成する。このように、各ゲート電極15a~15cの両側にLDD領域19を介してソースドレイン領域20が形成される。次に、半導体基板11上に各ゲート電極15a~15c、ハードマスク16、オフセットスペーサー17、サイドウォール18、ダミーゲートパターン27、ソースドレイン領域20及び素子分離領域12を被覆する窒化シリコン膜等のライナー膜21を、例えばCVD法を用いて形成する。次に、図7に示すように、ライナー膜21を被覆するように、半導体基板11上にシリコン酸化膜等で、例えばCVD法を用いて層間絶縁膜22を形成する。その後、例えば、CMP法を用いて平坦化する。次いで、公知のリソグラフィ技術及びエッチング技術によって、層間絶縁膜22にソースドレイン領域20、LDD領域19に通じる接続口23を形成する。その後、層間絶縁膜22をマスクにして半導体基板11に不純物を導入し、アニ―ル処理を行って拡散層を形成することでソースドレイン領域20を形成する。これにより、ダミーゲートパターン27の下部の半導体基板11にもソースドレイン領域20が形成される。次に、半導体基板11上に、ソースドレイン領域20を被覆する金属シリサイドを形成するために、例えばスパッタ法を用いてコバルト等の金属層を形成する。次いで、熱処理を行うことによって、金属層の金属とソースドレイン領域20のシリコンと反応させて、金属シリサイド層24を形成する。その後、未反応な金属層を除去する。次いで、接続口23の内部を埋め込むように、タングステン等の導電性材料を、例えばCVD法を用いて埋め込む。続いて、層間絶縁膜22上の余剰な導電性材料をたとえばCMPにより除去し、接続口23内部に残した導電性材料でプラグ25を形成する。次に、層間絶縁膜22上にタングステン等の配線材料層を形成した後、公知のリソグラフィー技術及びエッチング技術によって、配線材料層を加工し、プラグ25に接続する配線26を形成する。そして、図示していないが配線形成工程を繰り返すことで多層配線を形成し、半導体装置1図1A参照を形成する。上記第1の実施形態に係る半導体装置の製造方法によれば、ゲート電極15a~15cの間隔が異なっていても、隣接するゲート電極15a、15b間の間隔D1、ダミーゲートパターン27とそれと隣接するゲート電極15b、15cとの間隔d1、d2が所定の範囲内になるように、アクティブ領域13上の少なくともゲート電極15a、15b間にダミーゲートパターン27が形成される。これにより、ダミーゲートパターン27とそれと隣接するゲート電極15b、15cとの間隔d1、d2が一定の範囲内になるので、そこに形成されたサイドウォール18の幅l1、l2と隣接するゲート電極15a、15bに形成されたサイドウォール18の幅L1がほぼ等しくなる。この結果、各ゲート電極15a~15cを有するトランジスタの特性を一定にすることができる。第2の実施形態図8A~図8Bは、本発明の第2の実施形態に係る半導体装置の構造を示す図であり、図8Aは図8BのB-B断面図であり、図8Bは平面図である。第2の実施形態に係る半導体装置100は、ダミーゲートパターン27及びダミーゲートパターン27の側壁に形成されたサイドウォール18が製造過程の途中で除去されて、最終的にはダミーゲートパターン27及びサイドウォール18が残らない点で、第1の実施形態に係る半導体装置1と異なる。その他の構成については、第1の実施形態に係る半導体装置1図1A、図1Bと同様なのでその説明は省略する。ここで、図8Aでは、ダミーゲートパターン27及びダミーゲートパターン27の側壁に形成されたサイドウォール18が点線で示されているのは、ダミーゲートパターン27及びサイドウォール18が製造過程の途中までは存在していたが、その役割つまり、サイドウォール18の幅l1、l2と隣接するゲート電極15a、15bに形成されたサイドウォール18の幅L1がほぼ等しくなり、この結果、各ゲート電極15a~15cを有するトランジスタの特性を一定にすることができるを果たした後は、除去されてなくなってしまったことを意味している。本発明の第2の実施形態に係る半導体装置100では、第1の実施形態に係る半導体装置1と同様に、ゲート電極15a~15c間の間隔が異なっていても、隣接するゲート電極15a、15bの間隔D1及びダミーゲートパターン27とそれと隣接するゲート電極15b、15cとの間隔d1、d2が所定の範囲内になるように、アクティブ領域13上のゲート電極15b、15c間にダミーゲートパターン27が形成されている。このため、ダミーゲートパターン27とそれと隣接するゲート電極15b、15cとの間隔d1、d2が一定の範囲内になるので、そこに形成されたサイドウォール18の幅l1、l2と隣接するゲート電極15a、15bに形成されたサイドウォール18の幅L1がほぼ等しくなる。この結果、各ゲート電極15a~15cを有するトランジスタの特性を一定にすることができる。次に、図9~図13を参照して、第2の実施形態に係る半導体装置100の製造方法について説明する。図9~図13は、図8BにおけるB-B断面図を示している。ここで、第1の実施形態に係る半導体装置1の製造方法と同じ工程についてはその説明は省略する。まず、第1の実施形態に係る半導体装置1の製造方法の製造工程図2~図4と同じ工程を使用して、図9に示すように、リソグラフィによってレジストパターニングを行ったあと、そのパターニングしたレジストマスク28をエッチングマスクにして、例えばウェットエッチング法を用いて、酸化膜をエッチングし、ゲート電極15a~15cの間隔を所定の範囲内にするため、ゲート電極15a~15cの間隔が広い領域例えば、ゲート電極15bとゲート電極15cの間にダミーゲートパターン27を形成する。すなわち、ダミーゲートパターン27はゲート電極15aとゲート電極15bの間隔D1、ダミーゲートパターン27とそれと隣接する一方のゲート電極15bとの間隔d1及びダミーゲートパターン27とそれと隣接する他方のゲート電極15cとの間隔d2が所定の範囲内となるように形成されている。つまり、ダミーゲートパターン27はd1=D1及びd2=D1となるかd1=D1及びd2=D1±δとなるか、d1=D1±δ及びd2=D1となるか、d1=D1±δ及びd2=D1±δになるように形成される。次に、図10に示すように、各ゲート電極15a~15c及びダミーゲートパターン27の側壁にオフセットスペーサー17を介してサイドウォール18を形成する。ここで、サイドウォール18の形成方法は、図6に示す方法と同様なのでその説明は省略する。このように、ゲート電極15a~15cの間隔が異なっていても、隣接するゲート電極15a、15b間の間隔D1、ダミーゲートパターン27とそれと隣接するゲート電極15b、15cとの間隔d1、d2が所定の範囲内になるように、アクティブ領域13上の少なくともゲート電極15a、15b間にダミーゲートパターン27が形成されている。これにより、ダミーゲートパターン27とそれと隣接するゲート電極15b、15cとの間隔d1、d2が一定の範囲内になるので、そこに形成されたサイドウォール18の幅l1、l2と隣接するゲート電極15a、15bに形成されたサイドウォール18の幅L1がほぼ等しくなる。次に、図11に示すように、リソグラフィによってレジストパターニングを行ったあと、そのパターニングしたレジストマスク29をエッチングマスクにして、例えばウェットエッチング法を用いて、ダミーゲートパターン27及びダミーゲートパターン27の側壁のサイドウォール18を除去する。次に、図12に示すように、各ゲート電極15a~15c、ハードマスク16、オフセットスペーサー17、サイドウォール18及び素子分離領域12をマスクにして、半導体基板11に不純物を導入し、アニ―ル処理を行って拡散層を形成することでソースドレイン領域20を形成する。このようにして、各ゲート電極15a~15cの両側にLDD領域19を介してソースドレイン領域20が形成される。次に、半導体基板11上に各ゲート電極15、ハードマスク16、オフセットスペーサー17、サイドウォール18、ソースドレイン領域20及び素子分離領域12を被覆する窒化シリコン膜にてライナー膜21をたとえばCVD法を用いて形成する。次に、図13に示すように、ライナー膜21を被覆するように、半導体基板11上にシリコン酸化膜等で、例えばCVD法を用いて層間絶縁膜22を形成する。その後、たとえば、CMP法を用いて平坦化する。次いで、公知のリソグラフィ技術及びエッチング技術によって、層間絶縁膜に上記ソースドレイン領域20、LDD領域19に通じる接続口23を形成する。次に、半導体基板11上に、ソースドレイン領域20を被覆する金属シリサイドを形成するために、例えばスパッタ法を用いてコバルト等の金属層を形成する。次いで、熱処理を行うことによって、上記金属層の金属とソースドレイン領域20のシリコンと反応させて、金属シリサイド層24を形成する。その後、未反応な金属層を除去する。次いで、接続口23の内部を埋め込むように、タングステン等の導電性材料を、例えばCVD法を用いて埋め込む。続いて、層間絶縁膜22上の余剰な上記導電性材料をたとえばCMPにより除去し、上記接続口23内部に残した導電性材料でプラグ25を形成する。次に、層間絶縁膜22上にタングステン等の配線材料層を形成した後、公知のリソグラフィー技術及びエッチング技術によって、上記配線材料層を加工し、プラグ25に接続する配線26を形成する。そして、図示していないが、配線形成工程を繰り返すことで多層配線を形成し、半導体装置100を形成する。上記第2の実施形態に係る半導体装置の製造方法によれば、ゲート電極15a~15cの間隔が異なっていても、隣接するゲート電極15a、15b間の間隔D1、ダミーゲートパターン27とそれと隣接するゲート電極15b、15cとの間隔d1、d2が所定の範囲内になるように、アクティブ領域13上の少なくともゲート電極15b、15c間にダミーゲートパターン27が形成される。これにより、ダミーゲートパターン27とそれと隣接するゲート電極15b、15cとの間隔d1、d2が一定の範囲内になるので、そこに形成されたサイドウォール18の幅l1、l2と隣接するゲート電極15a、15bに形成されたサイドウォール18の幅L1がほぼ等しくなる。この結果、各ゲート電極15a~15cを有するトランジスタの特性を一定にすることができる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。上述した実施の形態に係る半導体装置は、以下の付記のようにも記載され得るが、以下には限られない。[付記1]半導体基板と、前記半導体基板のアクティブ領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して形成された少なくとも第1、第2及び第3のゲート電極であって、第1及び第2のゲート電極の間隔より第2及び第3のゲート電極の間隔が広くなるように設定されたものと、前記第2及び第3のゲート電極の間に形成されたダミーゲートパターンと、前記第1、第2及び第3のゲート電極及び前記ダミーゲートパターンの側壁にそれぞれ形成されたサイドウォールを有し、前記ダミーゲートパターンは、前記第1及び第2のゲート電極の間隔、前記ダミーゲートパターンと前記第2のゲート電極の間隔及び前記ダミーゲートパターンと前記第3のゲート電極との間隔が所定の範囲内となるように設けられ、前記ダミーゲートパターンと前記第2のゲート電極の間に位置する前記第2のゲート電極のサイドウォールの幅及び前記ダミーゲートパターンと前記第3のゲート電極の間に位置する前記第3のゲート電極のサイドウォールの幅は、前記第1及び第2のゲート電極の間に位置するサイドウォールの幅と実質的に均しいことを特徴とする半導体装置。[付記2]前記絶縁膜は酸化膜であることを特徴とする付記1に記載の半導体装置。[付記3]前記第1、第2及び第3のゲート電極の両側の前記半導体基板内に形成されたソースドレイン領域と、前記ダミーゲートパターンの下部の前記半導体基板内に形成されたソースドレイン領域を有すことを特徴とする付記1又は2に記載の半導体装置。[付記4]前記ダミーゲートパターンのソースドレイン領域上に形成された金属シリサイド層と、前記金属シリサイド層上に形成されたプラグと、前記プラグと接続する配線を有することを特徴とする付記3に記載の半導体装置。