半導体基板上にFin型半導体層を形成し、前記Fin型半導体層の延伸方向に対して交差する方向に延伸するダミーゲート電極を形成し、前記Fin型半導体層にソースおよびドレインを形成し、前記ダミーゲート電極上に層間絶縁膜を堆積した後、前記ダミーゲート電極の上面を露出させ、前記ダミーゲート電極を除去してゲートトレンチを形成し、前記ゲートトレンチ内において露出された前記Fin型半導体層の上部をエッチングバックし、前記ゲートトレンチ内において露出された前記Fin型半導体層の表面にゲート絶縁膜を形成し、前記ゲート電極の材料を前記ゲートトレンチ内に充填し、前記ゲート電極の材料をエッチングバックすることによってゲート電極を形成することを具備し、前記ゲート電極の形成において、前記ゲート電極の上面の高さは、前記ソースおよび前記ドレインにおける前記Fin型半導体層の上面の高さ以下であり、かつ、前記ゲートトレンチ内における前記Fin型半導体層の上面の高さ以上であることを特徴とする半導体装置の製造方法。半導体基板上にFin型半導体層を形成し、前記Fin型半導体層の延伸方向に対して交差する方向に延伸するダミーゲート電極を形成し、前記ダミーゲート電極上に第1の層間絶縁膜を堆積した後、前記ダミーゲート電極の上面を露出させ、前記ダミーゲート電極を除去してゲートトレンチを形成し、前記ゲートトレンチ内において露出された前記Fin型半導体層の上部をエッチングバックし、前記ゲートトレンチ内において露出された前記Fin型半導体層の表面にゲート絶縁膜を形成し、前記ゲートトレンチ内にゲート電極を形成することを具備した半導体装置の製造方法。前記ゲート電極の形成は、前記ゲート電極の材料を前記ゲートトレンチ内に充填し、前記ゲート電極の材料をエッチングバックすることによって、前記ゲート電極の上面の高さは、前記Fin型半導体層の上面の高さ以下であり、かつ、前記ゲートトレンチ内における前記Fin型半導体層の上面の高さ以上であることを特徴とする請求項1に記載の半導体装置の製造方法。前記ダミーゲート電極の形成後、前記ダミーゲート電極の側面を被覆する側壁膜を形成し、前記ダミーゲート電極および前記側壁膜の外部に露出された前記Fin型半導体層の部分にエピタキシャル層を形成し、前記Fin型半導体層および前記エピタキシャル層に不純物を導入し、熱処理によって記Fin型半導体層および前記エピタキシャル層にソースおよびドレインを形成し、第1の層間絶縁膜を堆積後、該第1の層間絶縁膜を平坦化し、前記ゲート電極の形成後、前記ゲート電極の上面上にハードマスクを形成し、前記エピタキシャル層および前記ハードマスク上に第2の層間絶縁膜を堆積し、前記第2の層間絶縁膜内に前記ソースおよび前記ドレインに接触するコンタクトプラグを形成することをさらに具備したことを特徴とする請求項2または請求項3に記載の半導体装置の製造方法。前記ゲート電極の形成後、前記第2の層間絶縁膜の堆積前に、前記第1の層間絶縁膜を除去し、前記エピタキシャル層にシリサイド層を形成することを特徴とする請求項4に記載の半導体装置の製造方法。前記エピタキシャル層の上面の高さは、前記Fin型半導体層の上面の高さ以上であることを特徴とする請求項4または請求項5に記載の半導体装置の製造方法。前ゲート電極は、金属からなることを特徴とする請求項1から請求項6のおずれかに記載の半導体装置の製造方法。前記コンタクトプラグに電気的に接続されたメモリ素子を前記第2の層間絶縁膜の上方に形成することを特徴とする請求項2から請求項7のいずれかに記載の半導体装置の製造方法。半導体基板と、前記半導体基板上に設けられたFin型半導体層と、前記Fin型半導体層に設けられたソースおよびドレインと、前記Fin型半導体層の延伸方向に対して交差するゲート電極と、前記ゲート電極の上面上に設けられた上部絶縁膜とを備え、前記ゲート電極の上面の高さは、前記ソースおよび前記ドレインにおける前記Fin型半導体層の部分の上面の高さ以下であり、かつ、前記ゲート電極と交差する前記Fin型半導体層の部分の上面の高さ以上であることを特徴とする半導体装置。前記ゲート電極の延伸方向に対して垂直方向の断面において、前記上部絶縁膜の幅は、前記ゲート電極の幅よりも広いことを特徴とする請求項9に記載の半導体装置。前記ゲート電極、前記ソースおよび前記ドレインを備えたトランジスタの上方に前記ソースまたは前記ドレインに電気的に接続されたメモリ素子をさらに備えたことを特徴とする請求項9または請求項10に記載の半導体装置。ゲート電極の高さが低いため製造が容易であり、ゲート電極とコンタクトプラグとの間の寄生容量を抑制し、かつ、ゲート電極とコンタクトプラグとの間の短絡不良を抑制した半導体装置およびその製造方法を提供する。本実施形態による半導体装置の製造方法は、半導体基板上にFin型半導体層を形成する。Fin型半導体層の延伸方向に対して交差する方向に延伸するダミーゲート電極が形成される。Fin型半導体層にソースおよびドレインが形成される。ダミーゲート電極上に層間絶縁膜を堆積した後、ダミーゲート電極の上面を露出させる。ダミーゲート電極を除去してゲートトレンチを形成する。ゲートトレンチ内において露出されたFin型半導体層の上部をエッチングバックする。ゲートトレンチ内において露出されたFin型半導体層の表面にゲート絶縁膜を形成する。ゲート電極の材料をゲートトレンチ内に充填する。ゲート電極の材料をエッチングバックすることによってゲート電極を形成する。ゲート電極の形成において、ゲート電極の上面の高さは、ソースおよびドレインにおける初期のあるいは、ソースドレインのエピタキシャル工程前のFin型半導体層の上面の高さ以下であり、かつ、ゲートトレンチ内におけるFin型半導体層の上面の高さ以上である。以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態による半導体装置は、例えば、DRAM、MRAM等のメモリのセルトランジスタに適用される。また、本実施形態による半導体装置は、SRAM等のメモリを含むLogic-LSIのトランジスタにも適用可能である。第1の実施形態図1Aから図12Bは、第1の実施形態によるMRAMの製造方法を示す斜視図または断面図である。図面のBは、それぞれ図面のAのB-B線に沿った断面図である。まず、半導体基板としてバルクシリコン基板10を用意する。シリコン基板10上にハードマスク12を堆積し、リソグラフィ技術およびRIEReactiveIonEtching法を用いて、アクティブエリアを被覆するようにハードマスク12を加工する。ハードマスク12は、例えば、シリコン窒化膜等の絶縁膜を用いて形成されている。次に、ハードマスク12をマスクとして用いて、シリコン基板10をRIE法でエッチングする。これによって、図1Aおよび図1Bに示すように、素子分離STIShallowTrenchIsolation用のトレンチが形成され、それとともに、Fin型半導体層20がシリコン基板10上に形成される。Fin型半導体層20の幅は、例えば、約15nmである。Fin型半導体層20は、アクティブエリアとして機能する。次に、図2に示すように、Fin型半導体層20の両側にあるトレンチにポリシラザン等の絶縁膜を埋め込む。続いて、CMPChemicalMechanicalPolishingを用いて、その絶縁膜を平坦化する。これにより、図2に示すように、素子分離STIが形成される。尚、図2のB-B線に沿った断面は、図1Bに示す断面と同様であるので、その図示を省略している。次に、図3に示すように、素子分離STIに用いられている絶縁膜をウェットエッチングによってエッチングバックする。素子分離STIの絶縁膜はトレンチの底部に残置され、Fin型半導体層20の両側面が露出される。それにより、FIn型半導体層20の高さが決定される。尚、図3のB-B線に沿った断面は、図1Bに示す断面と同様であるので、その図示を省略している。次に、図3に示すように、パンチスルーストッパとして機能する拡散層30をFin型半導体層20の下部に形成するために、不純物を注入する。不純物は、例えば、ボロン等のP型不純物である。シリコン基板10の表面の上方から不純物をイオン注入すると、不純物が素子分離STIの絶縁膜の表面および内部において横方向に反跳する。これにより、Fin型半導体層20の下部に拡散層30が形成される。次に、ダミーゲート電極15の材料をFin型半導体層20および素子分離STI上に堆積する。ダミーゲート電極15の材料は、例えば、ポリシリコンである。ダミーゲート電極15の材料上にハードマスク17の材料例えば、シリコン窒化膜を堆積し、リソグラフィ技術およびRIE法を用いてハードマスク17の材料をゲート電極GCのレイアウトパターンに加工する。そして、ハードマスク17をマスクとして用いて、RIE法でダミーゲート電極15の材料を加工することによって、ダミーゲート電極15を形成する。これにより、図4Aおよび図4Bに示す構造が得られる。ダミーゲート電極15は、Fin型半導体層20の延伸方向に対して直交する方向へ延伸している。このとき、ハードマスク17の高さ厚さは、Fin型半導体層20およびその上のハードマスク12の高さよりも高くする。次に、側壁膜19の材料をFin型半導体層20およびダミーゲート電極15上に堆積する。このとき、側壁膜19の材料は、Fin型半導体層20およびダミーゲート電極15のそれぞれの両側面および上面に堆積される。側壁膜19の材料は、例えば、シリコン窒化膜等の絶縁膜である。次に、側壁膜19の材料を異方的にエッチングすることによって、ダミーゲート電極15の側面に側壁膜19を残置させる。ハードマスク17の高さ厚さは、Fin型半導体層20およびその上のハードマスク12の高さよりも高いので、側壁膜19の材料はFin型半導体層20の側面から除去され、なおかつ、ダミーゲート電極15の側面には残置させることができる。これにより、図5Aおよび図5Bに示すように、ダミーゲート電極15の側面に側壁膜19を残置させたまま、Fin型半導体層20の側面から側壁膜19の材料を除去することができる。ここで、エクステンション層の形成のために、Asをイオン注入する。その濃度は、例えば、1E19cm-3である。次に、ダミーゲート電極15および側壁膜19の外側に露出されたFin型半導体層20にシリコンをエピタキシャル成長させる。これにより、図6Aおよび図6Bに示すように、ソースおよびドレイン領域にエピタキシャル層22が形成される。このとき、シリコンは、Fin型半導体層20の側面だけでなく、その上面にも成長する。従って、エピタキシャル層22の上面は、ダミーゲート電極15および側壁膜19によって被覆されているFin型半導体層20の上面よりも高い位置にある。次に、エピタキシャル層22にN型不純物をイオン注入する。N型不純物は、例えば、砒素、燐であり、その濃度は、例えば、1E20cm-3である。そして、エピタキシャル層22を約1000度の温度の雰囲気中においてアニールする。これにより、Fin型半導体層20およびエピタキシャル層22にソースおよびドレインが形成される。次に、エピタキシャル層22、側壁膜19、ハードマスク17等を埋め込むようにシリコン基板10上に層間絶縁膜24の材料を堆積する。層間絶縁膜24の材料は、例えば、TEOS等の絶縁膜である。次に、CMPを用いて、ハードマスク17の上面が露出されるまで、層間絶縁膜24を研磨する。これにより、図7Aおよび図7Bに示す構造が得られる。次に、ウェットエッチングを用いて、露出されたハードマスク17を選択的に除去し、ハードマスク17の下にあるダミーゲート電極15も選択的に除去する。これにより、側壁膜19の間にゲートトレンチTGが形成される。ゲートトレンチTG内においては、Fin型半導体層20上のハードマスク12が露出される。RIE法を用いて、ハードマスク12を除去する。これにより、ダミーゲート電極15およびハードマスク12によって被覆されていたFin型半導体層20の部分がゲートトレンチTG内において露出される。次に、RIE法を用いて、Fin型半導体層20の上部をエッチングし、Fin型半導体層20の上面をリセスする。これにより、図8Aおよび図8Bに示すように、Fin型半導体層20は、凹型形状に成形される。Fin型半導体層20のエッチングの深さは、例えば、20nm~40nmである。次に、図9Bに示すように、ゲートトレンチTG内において露出されているFin型半導体層20の上面および側面にゲート絶縁膜70を形成する。ゲート絶縁膜70は、例えば、シリコン酸化膜、あるいは、シリコン酸化膜よりも誘電率の高い絶縁膜を用いて形成される。次に、ゲート電極GCの材料をゲートトレンチTG内に埋め込み、CMPを用いて層間絶縁膜24および側壁膜19の上面が露出されるまで、ゲート電極GCの材料を研磨する。これにより、図9Aおよび図9Bに示す埋込み型ゲート電極GCの構造が得られる。ゲート電極GCの材料は、例えば、AlおよびTiNの積層膜等の低抵抗金属材料である。ここで、ゲート電極GCの形成時には、ソースSおよびドレインDを形成するための高温アニールはすでに終わっている。従って、アルミニウムのような低融点金属をゲート電極GCに使用することができる。次に、ゲート電極GCをエッチングバックする。ただし、ゲート電極GCがFin型半導体層20上において分断されないように、ゲート電極GCは、ゲートトレンチTG内においてFin型半導体層20上に残置される。即ち、ゲート電極GCの上面Fgは、ゲートトレンチTG内においてFin型半導体層20の上面Ftgよりも高い。また、コンタクトプラグCNTs、CNTd図12参照とゲート電極GCとの間隔を広げるために、ゲート電極GCの上面Fgは、エピタキシャル工程前におけるソースおよびドレインのFin型半導体層20の上面Fsdよりも低くする。ゲートトレンチTG内においてFin型半導体層20上に残置されるゲート電極GCの厚みは、例えば、約20nmである。次に、ゲート電極GC上にハードマスク40の材料を堆積する。ハードマスク40の材料は、例えば、Al2O3またはSiN等の絶縁膜である。例えば、SiNを用いた場合、CMPを用いて層間絶縁膜24が露出されるまでハードマスク40の材料を研磨する。これにより、図10Aおよび図10Bに示すように、ゲートトレンチTG内に埋め込まれたゲート電極GC、および、ゲート電極GCの上面を被覆するハードマスク40が形成される。これにより、埋込みゲート型FinFETの構造が得られる。尚、ハードマスク40は、Al2O3を堆積し、そのAl2O3をエッチングバックすることによって形成してもよいが、単に、ゲート電極GCを酸化することによって形成してもよい。次に、層間絶縁膜24をエッチングバックし、エピタキシャル層22を露出させる。層間絶縁膜24は、全部除去してもよいが、エピタキシャル層22の上部を任意の量だけ露出させてもよい。次に、エピタキシャル層22上に金属膜を堆積し、熱処理する。これにより、図11Aおよび図11Bに示すように、エピタキシャル層22ソースおよびドレイン上にシリサイド層50が形成される。金属膜は、例えば、ニッケル等の金属材料を用いて形成されており、これにより、シリサイド層50は、例えば、ニッケルシリサイドになる。次に、層間絶縁膜60がシリサイド層50、ハードマスク40および側壁膜19上に堆積される。層間絶縁膜60の材料は、例えば、PSZポリシラザン等の絶縁膜である。CMPを用いて層間絶縁膜60を平坦化した後、シリサイド層50に達するコンタクトホールが形成される。コンタクトホール内に金属材料例えば、タングステンとTiNの積層膜を埋め込むことによって、図12Aおよび図12Bに示すように、コンタクトプラグCNTs、CNTdが形成される。コンタクトプラグCNTsは、ソース側のシリサイド層50に接続され、コンタクトプラグCNTdは、ドレイン側のシリサイド層50に接続される。その後、コンタクトプラグCNTdまたはCNTs上にMTJ素子等を形成することによって、本実施形態によるMRAMが完成する。本実施形態によれば、ダミーゲート電極15を用いることによって、ソースSおよびドレインDを形成する際の高温アニール処理の後に、メタルゲート電極GCを形成する。これにより、熱に弱い金属材料例えば、アルミニウム等をゲート電極GCに採用することができる。さらに、本実施形態において、シリサイド層50は、ゲート絶縁膜70およびゲート電極GCの形成後に形成される。従って、シリサイド層50は、ゲート絶縁膜70を形成する際の熱処理を受けない。その結果、所望の組成および形状のシリサイド層50を形成することができる。図12Bに示すように、ゲート電極GCの上面Fgは、ソースSおよびドレインDにおけるFin型半導体層20の上面Fsdよりも低い位置にある。このため、ゲート電極GCとコンタクトプラグCNTs、CNTdとの間の間隔d1、d2を広くすることができる。その結果、ゲート電極GCとコンタクトプラグCNTs、CNTdとの間の電気的な寄生容量を低減し、尚且つ、ゲート電極GCとコンタクトプラグCNTs、CNTdとの間の短絡を抑制することができる。ゲート電極GCの上面Fgをさらに低くするためには、ダミーゲート電極15の除去後、Fin型半導体層20のリセスを深くすればよい。これにより、ゲート電極GCの上面Fgを低くしても、ゲート電極GCは、セルトランジスタのチャネル長方向と垂直な方向において切断されず、連続して接続され得る。ハードマスク40がゲート電極GCの上面を被覆している。このため、コンタクトプラグPLGs、PLGdの形成工程において、リソグラフィのアライメントずれがあったとしても、ゲート電極GCは、ハードマスク40によって保護されているため、コンタクトプラグPLGs、PLGdと短絡しない。さらに、本実施形態では、従来からゲート電極の材料として用いられているタングステンおよびTiN等よりも抵抗の低いアルミニウムをゲート電極GCの材料に用いている。従って、ゲート電極GCの高さを低くすることができる。即ち、ゲートトレンチTGの深さを浅くしてもよい。上記FinFETは、チャネル部の両側に埋込み型ゲート電極GCを備えるので、電流駆動能力が高い。本実施形態によるFinFETをMRAMのセルトランジスタに適用することによって、MRAMのデータ書込み動作が容易となる。ソースSおよびドレインDの形成時における不純物の注入工程は、エピタキシャル層22の形成後に実行している。さらに、エピタキシャル層22の形成後にソースSおよびドレインDの活性化アニールを実行することによって、不純物がソースドレイン領域のFin型半導体層20およびエピタキシャル層22の全体に均一に導入され得る。その結果、セルトランジスタの駆動電流を増加させることができる。本実施形態による製造方法では、SMTやSiCソースドレインなどの移動度ブースター技術を適用した場合、ダミーゲート電極15を一旦除去した後、ゲートトレンチTG内にゲート電極GCを埋め込むことによって、Fin型半導体層20に印加されるストレスが増大し、セルトランジスタCTにおけるキャリアの移動度が向上する。図13は、本実施形態によるMRAMの平面図である。本実施形態によるMRAMは、上記製造方法によって製造されたセルトランジスタCTと、層間絶縁膜60およびコンタクトプラグCNTdまたはコンタクトプラグCNTsの上方に形成された磁気トンネル接合素子以下、MTJMagneticTunnelJunction素子ともいうとを備えている。図13に示す平面レイアウトにおいて、1つのセルトランジスタCTおよび1つのMTJ素子を含むセルユニットCUのパターンが、ロウ方向に連続して配置されている。また、カラム方向に隣接する2つのセルユニットCUのパターンは、ロウ方向に半ピッチずらされている。即ち、互いに隣接するロウにおいてセルユニットCUは、ロウ方向に半ピッチずつずらされている。それに伴い、MTJ素子およびビアコンタクトV0、V1は、カラム方向およびロウ方向に交互に配置されている。尚、セルユニットCUのサイズは、8F2である。FFeatureSizeは、半導体プロセスにおける最小加工寸法を示す。ビアコンタクトV0は、セルトランジスタCTのソースSと上部電極UEとを電気的に接続する。ビアコンタクトV1は、上部電極UEとビット線BLとの間を電気的に接続する。上部電極UEは、MTJ素子の上部をビット線BLに電気的に接続するためにMTJ素子の上部とビアコンタクトV1との間を接続する。また、上部電極UEは、MTJ素子とコンタクトプラグV0との間も接続する。Fin型半導体層20は、セルユニットCUに対応しており、千鳥状にレイアウトされている。各Fin型半導体層20に対応してセルトランジスタCTが形成される。複数のゲート電極GCは、カラム方向に延伸しており、複数のワード線WLとして機能する。あるいは、複数のゲート電極GCは、それぞれ複数のワード線WLに接続される。複数のビット線BLは、ワード線WLと直交するロウ方向に延伸している。各セルユニットCUのMTJ素子およびセルトランジスタCTは、ビット線BLの下で直列に接続されている。データ書込みまたはデータ読出し時に選択されたセルユニットCUのセルトランジスタCTは、導通状態となり、その選択セルユニットCUのMTJ素子とセルトランジスタCTを2つのビット線BL間に接続する。図14は、単一のメモリセルMCの構成を示す説明図である。各メモリセルMCは、それぞれ磁気トンネル接合素子MTJMagneticTunnelJunction素子と、セルトランジスタCTとを含む。MTJ素子およびセルトランジスタCTは、ビット線BL1とビット線BL2との間に直列に接続されている。メモリセルMCにおいて、セルトランジスタCTがビット線BL2側に配置され、MTJ素子がビット線BL1側に配置されている。セルトランジスタCTのゲートは、ワード線WLに接続されている。尚、ビット線BL1、BL2は、互いに隣接する任意の2つのビット線BLである。TMRtunnelingmagnetoresistive効果を利用したMTJ素子は、2枚の強磁性層とこれらに挟まれた非磁性層絶縁薄膜とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。MTJ素子は、2枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ0と定義し、高抵抗状態をデータ1と定義すれば、MTJ素子に1ビットデータを記録することができる。もちろん、低抵抗状態をデータ1と定義し、高抵抗状態をデータ0と定義してもよい。例えば、MTJ素子は、図14に示すように、固定層P、トンネルバリア層B、記録層Frを順次積層して形成される。固定層Pおよび記録層Frは、強磁性体で形成されており、トンネルバリア層Bは、絶縁膜からなる。固定層Pは、磁化の向きが固定されている層であり、記録層Frは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。書込み時に矢印A1の向きに反転閾値電流以上の電流を流すと、固定層Pの磁化の向きに対して記録層Frのそれがアンチパラレル状態となり、高抵抗状態データ1となる。書込み時に矢印A2の向きに反転閾値電流以上の電流を流すと、固定層Pと記録層Frとのそれぞれの磁化の向きがパラレル状態となり、低抵抗状態データ0となる。このように、TMJ素子は、電流の方向によって異なるデータを書き込むことができる。MRAMのデータ読出し動作では、センスアンプSAは、メモリセルMCに電流セル電流を供給することによってメモリセルMCの抵抗値の違いを検知する。このとき、セル電流は、書込み時の反転閾値電流未満の電流である。図15~図18は、それぞれ図13の15-15線に沿った断面図、図13の16-16線に沿った断面図、図13および図15の17-17線に沿った断面図、図13および図15の18-18線に沿った断面図である。また、図19は、ゲート電極GC、Fin型半導体層20およびエピタキシャル層22との関連を示すセルトランジスタCTの概略的な斜視図である。図15に示すように、本実施形態によるMRAMは、シリコン基板10と、シリコン基板10上に設けられたFin型半導体層20と、Fin型半導体層20に設けられたソースSおよびドレインDと、Fin型半導体層20の延伸方向に対して交差するゲート電極GCと、ゲート電極GCの上面上に設けられた上部絶縁膜40、19とを備えている。ゲート電極GC、ソースSおよびドレインDが、セルトランジスタCTを構成している。セルトランジスタCTのチャネル部は、ソースSとドレインDとの間に設けられている。パンチスルーストッパとしての拡散層30がチャネル部の下に設けられている。ゲート電極GCは、ゲート絶縁膜70によってソースS、ドレインDおよびチャネル部から絶縁されている。エピタキシャル層22およびFin型半導体層20上にはシリサイド層50が設けられている。ハードマスク40および側壁膜19が上部絶縁膜としてゲート電極GC上に設けられている。ハードマスク40および側壁膜19を合わせて上部絶縁膜19、40ともいう。上部絶縁膜19、40は、ゲート電極GCとコンタクトプラグCNTs、CNTdとの間に介在している。図15に示すように、カラム方向に対して垂直方向の断面において、上部絶縁膜19、40の幅は、ゲート電極GCの幅よりも広い。これにより、ゲート電極GCとコンタクトプラグCNTs、CNTdとの間の間隔d1、d2が広くなり、ゲート電極GCとコンタクトプラグCNTs、CNTdとの間の寄生容量を低減させることができる。また、上部絶縁膜19、40は、ゲート電極GCとコンタクトプラグCNTs、CNTdとの間の短絡を抑制することができる。また、上部絶縁膜19、40が設けられていることによって、コンタクトプラグCNTs、CNTdのコンタクトホールは、自己整合的に形成され得る。コンタクトプラグCNTs、CNTdは、それぞれソースSおよびドレインDに接続されている。MTJ素子は、コンタクトプラグCNTd上に設けられている。コンタクトプラグCNTdは、MTJ素子の下部をセルトランジスタCTのドレインDに電気的に接続する。MJT素子の上部は、上部電極UEに接続されている。これにより、MTJ素子は、上部電極UEとセルトランジスタCTのドレインDとの間に電気的に接続される。一方、コンタクトプラグCNTsは、ビアコンタクトV0を介して上部電極UEに接続されている。上部電極UEは、ビアコンタクトV1を介してビット線BLに電気的に接続される。さらに、上部電極UEは、図17に示すようにカラム方向に延伸しており、MTJ素子の上部とビアコンタクトV0、V1との間を電気的に接続している。これにより、MTJ素子およびセルトランジスタCTは、隣り合う2本のビット線BL間に直列に接続される。図15および図19に示すように、ゲート電極GCの上面Fgの高さは、ソースSおよびドレインDにおけるFin型半導体層20の部分の上面Fsdの高さ以下であり、かつ、ゲート電極GCと交差するFin型半導体層20の部分の上面Ftgの高さ以上である。ゲート電極GCの上面Fgが、エピタキシャル工程前におけるソースドレイン領域のFin型半導体層20の上面Fsdと同じかそれよりも低いことによって、ゲート電極GCとコンタクトプラグCNTs、CNTdとの間の間隔d1、d2が広くなる。その結果、ゲート電極GCとコンタクトプラグCNTs、CNTdとの間の寄生容量が小さくなり、ワード線WLの充電時におけるRC遅延が軽減される。ソースSおよびドレインDは、エピタキシャル層22を含む。エピタキシャル層22の上面Fepiの高さは、Fin型半導体層20の上面Fsdの高さよりもさらに高い。これにより、ゲート電極GCとコンタクトプラグCNTs、CNTdとの間の間隔d1、d2がさらに広くなる。図16に示すように、ゲート電極GC上には、ハードマスク40が設けられており、ゲート電極GCの両側面には側壁膜19が設けられている。側壁膜19は、ゲート電極GCに沿ってカラム方向に延伸しており、ゲート電極GCの両側面を被覆している。ソースSおよびドレインDには、Fin型半導体層20の上面および側面にエピタキシャル層22が堆積されている。図17に示すように、ソースSおよびドレインDの上部には、シリサイド層50が形成されている。これにより、コンタクトプラグCNTsとソースSとの間のコンタクト抵抗、および、コンタクトプラグCNTdとドレインDとの間のコンタクト抵抗を低減させることができる。図18および図19に示すように、ゲート電極GCは、Fin型半導体層20に交差するようにカラム方向に延伸している。ゲート電極GCは、ゲート絶縁膜70を介してFin型半導体層20の上面および側面に面している。ゲート電極GCは、Fin型半導体層20上にも存在し、それによって、Fin型半導体層20の両側面に設けられたゲート電極GCを接続している。従って、ゲート電極GCは、ワード線WLとして機能することができる。ゲート電極GCがFin型半導体層20の両側面に面していることによって、セルトランジスタCTのチャネル部全体が電導に寄与する。このため、本実施形態によるセルトランジスタCTは電流駆動能力が大きい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。