メモリセルアレイ部と、第1平面内において前記メモリセルアレイ部と並置された第1コンタクト部と、前記第1平面内において前記メモリセルアレイ部と並置された周辺回路部と、を備え、前記メモリセルアレイ部は、前記第1平面に対して垂直な第1軸に沿って積層された複数の第1電極膜と、前記第1軸に沿って隣り合う2つの前記第1電極膜の間に設けられた第1電極間絶縁膜と、を含む第1積層体と、前記複数の第1電極膜の側面に対向する第1半導体層と、前記複数の第1電極膜と前記第1半導体層との間に設けられたメモリ膜と、を含み、前記第1コンタクト部は、第1コンタクト部絶縁膜と、前記第1コンタクト部絶縁膜に分散された第1粒子と、を含む第1コンタクト部絶縁層と、前記第1コンタクト部絶縁層を前記第1軸に沿って貫通し、それぞれが前記複数の第1電極膜のそれぞれに接続される複数の第1コンタクト電極と、を含み、前記周辺回路部は、周辺回路と、前記周辺回路と前記第1軸に沿って積層された構造体と、前記構造体に埋め込まれ前記第1軸に沿って延在する周辺回路部絶縁層と、前記周辺回路部絶縁層を前記第1軸に沿って貫通し、前記周辺回路に接続された周辺回路部コンタクト電極と、を含み、前記周辺回路部絶縁層の前記第1軸に対して垂直な軸に沿った幅は、前記第1粒子の径よりも小さいことを特徴とする不揮発性半導体記憶装置。基板をさらに備え、前記メモリセルアレイ部及び前記第1コンタクト部は、前記基板の主面上に設けられ、前記第1コンタクト部絶縁層の前記第1軸に対して垂直な軸に沿った前記幅は、前記基板から離れるに従って拡大していることを特徴とする請求項1記載の不揮発性半導体記憶装置。前記周辺回路部絶縁層の前記第1軸に対して垂直な軸に沿った幅は、300ナノメートルよりも小さいことを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。前記主面上において前記メモリセルアレイ部と並置された第2コンタクト部をさらに備え、前記メモリセルアレイ部は、前記第1軸に対して垂直な第2軸に沿って前記第1積層体と並置され、前記第1軸に沿って積層された複数の第2電極膜と、前記第1軸に沿って隣り合う2つの前記第2電極膜の間に設けられた第2電極間絶縁膜と、を含む第2積層体と、前記複数の第2電極膜の側面に対向する第2半導体層と、をさらに含み、前記メモリ膜は、前記複数の第2電極膜と前記第2半導体との間に延在し、前記第2コンタクト部は、第2コンタクト部絶縁膜と、前記第2コンタクト部絶縁膜に分散され300ナノメートル以上の径を有する第2粒子と、を含む第2コンタクト部絶縁層と、前記第2コンタクト部絶縁層を前記第1軸に沿って貫通し、それぞれが前記複数の第2電極膜のそれぞれに接続される複数の第2コンタクト電極と、を含むことを特徴とする請求項1~3のいずれか1つに記載の不揮発性半導体記憶装置。メモリセルアレイ部と、第1平面内において前記メモリセルアレイ部と並置された第1コンタクト部と、前記主面上において前記メモリセルアレイ部と並置された第2コンタクト部と、を含み、前記メモリセルアレイ部は、前記第1平面に対して垂直な第1軸に沿って積層された複数の第1電極膜と、前記第1軸に沿って隣り合う2つの前記第1電極膜の間に設けられた第1電極間絶縁膜と、を含む第1積層体と、前記複数の第1電極膜の側面に対向する第1半導体層と、前記複数の第1電極膜と前記第1半導体層との間に設けられたメモリ膜と、を含み、前記第1コンタクト部は、第1コンタクト部絶縁膜と、前記第1コンタクト部絶縁膜に分散された第1粒子と、を含む第1コンタクト部絶縁層と、前記第1コンタクト部絶縁層を前記第1軸に沿って貫通し、それぞれが前記複数の第1電極膜のそれぞれに接続される複数の第1コンタクト電極と、を含み、前記周辺回路部は、周辺回路と、前記周辺回路と前記第1軸に沿って積層された構造体と、前記構造体に埋め込まれ前記第1軸に沿って延在する周辺回路部絶縁層と、前記周辺回路部絶縁層を前記第1軸に沿って貫通し、前記周辺回路に接続された周辺回路部コンタクト電極と、を含み、前記周辺回路部絶縁層の前記第1軸に対して垂直な軸に沿った幅は、前記第1コンタクト部絶縁層の前記第1軸に対して垂直な軸に沿った幅よりも狭く、前記周辺回路部絶縁層における前記第1粒子の含有比は、前記第1コンタクト部絶縁層に含まれる前記第1粒子の含有比よりも低い不揮発性半導体記憶装置の製造方法であって、前記周辺回路部絶縁層が埋め込まれる周辺回路部凹部の第1軸に対して垂直な幅よりも狭い幅を有し、前記第1コンタクト部絶縁層が埋め込まれるための第1コンタクト部凹部を形成し、前記第1コンタクト部凹部に、前記第1コンタクト部絶縁膜と前記第1粒子とを埋め込みつつ、前記周辺回路部凹部に前記第1コンタクト部絶縁膜と同じ材料を埋め込むことを特徴とする不揮発性半導体記憶装置の製造方法。本発明の実施形態は、安定した性能と高い生産性とを実現する不揮発性半導体記憶装置及びその製造方法を提供する。本発明の実施形態によれば、メモリセルアレイ部と、第1コンタクト部と、周辺回路部と、を備えた不揮発性半導体記憶装置が提供される。第1コンタクト部は、第1平面内において前記メモリセルアレイ部と並置される。前記周辺回路部は、前記第1平面内において前記メモリセルアレイ部と並置される。前記メモリセルアレイ部は、前記第1平面に対して垂直な第1軸に沿って積層された複数の第1電極膜と、前記第1軸に沿って隣り合う2つの前記第1電極膜の間に設けられた第1電極間絶縁膜と、を含む第1積層体と、前記複数の第1電極膜の側面に対向する第1半導体層と、前記複数の第1電極膜と前記第1半導体層との間に設けられたメモリ膜と、を含む。前記第1コンタクト部は、第1コンタクト部絶縁膜と、前記第1コンタクト部絶縁膜に分散された第1粒子と、を含む第1コンタクト部絶縁層と、前記第1コンタクト部絶縁層を前記第1軸に沿って貫通し、それぞれが前記複数の第1電極膜のそれぞれに接続される複数の第1コンタクト電極と、を含む。前記周辺回路部は、周辺回路と、前記周辺回路と前記第1軸に沿って積層された構造体と、前記構造体に埋め込まれ前記第1軸に沿って延在する周辺回路部絶縁層と、前記周辺回路部絶縁層を前記第1軸に沿って貫通し、前記周辺回路に接続された周辺回路部コンタクト電極と、を含む。前記周辺回路部絶縁層の前記第1軸に対して垂直な軸に沿った幅は、前記第1粒子の径よりも小さい。以下に、各実施の形態について図面を参照しつつ説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。実施の形態図1は、実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。図1においては、図を見易くするために、導電部分を図示し、絶縁部分は省略している。図1に表したように、実施形態に係る不揮発性半導体記憶装置110は、メモリセルアレイ部MCUを備える。メモリセルアレイ部MCUには、複数のメモリセルMCが設けられる。メモリセルMCの構成の例については、後述する。メモリセルアレイ部MCUは、例えば基板11の主面11aの上に設けられる。基板11には、例えば半導体基板が用いられる。基板11には、例えばシリコン基板が用いられる。ここで、基板11の主面11aに対して垂直な軸をZ軸第1軸とする。Z軸に対して垂直な1つの軸をY軸第2軸とする。Z軸とY軸とに対して垂直な軸をX軸第3軸とする。メモリセルアレイ部MCUは、積層体MLと、半導体層SPと、図示しないメモリ膜と、を含む。積層体MLは、Z軸に沿って積層された複数の電極膜61と、複数の電極膜61どうしの間に設けられた電極間絶縁膜図1では図示しないと、を含む。本願明細書において、積層は、互いに接して重ねられる場合の他に、間に他の要素が挿入されて重ねられる場合も含む。半導体層SPは、複数の電極膜61の側面に対向する。電極膜61の側面は、電極膜61が有する面のうちの、実質的にZ軸に沿う面である。この例では、半導体層SPは、積層体MLをZ軸に沿って貫通する半導体ピラーである。すなわち、半導体層SPは、電極膜61をZ軸に沿って貫通する。後述するように、メモリ膜は、複数の電極膜61と半導体層SPとの間に設けられる。複数の電極膜61と半導体層SPとが交差する部分に、メモリセルMCメモリセルトランジスタが形成される。具体的には、複数の積層体MLは、例えば第1~第4積層体ML1~ML4などを含む。複数の積層体MLは、例えば、X軸に沿って延在する部分を有する。複数の積層体MLは、例えば、Y軸に沿って並ぶ。複数の積層体MLのそれぞれは、Z軸に沿って積層された複数の電極膜61と、Z軸に沿って隣り合う2つの電極膜61の間に設けられた電極間絶縁膜この図では図示しないと、を含む。第1積層体ML1は、複数の第1電極膜61aを含む。第2積層体ML2は、複数の第2電極膜61bを含む。この例では、第3積層体ML3に含まれる複数の電極膜61は、複数の第2電極膜61bのそれぞれと連続している。第2積層体ML2と第3積層体ML3は互いに連続しているが、便宜的に、それぞれを第2積層体ML2と第3積層体ML3と呼ぶ。さらに、後述するように、この例では、第4積層体ML4に含まれる複数の電極膜61は、複数の第1電極膜61aと電気的に接続される。複数の電極膜61は、X軸に沿って延在する部分を有する。図1においては、図を見易くするために、電極膜61の数が4である場合が描かれているが、実施形態において、電極膜61の数は任意である。例えば、複数の半導体層SPを第1~第4半導体層SP1~SP4とする。第1~第4半導体層SP1~SP4のそれぞれは、第1~第4積層体ML1~ML4のそれぞれを貫通する。第1~第4半導体層SP1~SP4は、例えば、Y軸に沿って並ぶ。第1半導体層SP1と第4半導体層SP4との間に第2半導体層SP2が配置される。第2半導体層SP2と第4半導体層SP4との間に第3半導体層SP3が配置される。上記の一端は、基板11の側の端である。第1半導体層SP1の一端と、第2半導体層SP2の一端と、は、第1接続部CP1接続部CPにより電気的に接続される。第3半導体層SP3の一端と、第4半導体層SP4の一端と、は、第2接続部CP2により電気的に接続されている。第1半導体層SP1の他端は、コンタクトビア22aによりビット線BLに接続される。第4半導体層SP4の他端は、コンタクトビア22bによりビット線BLに接続される。第2半導体層SP2の他端及び第3半導体層SPの他端は、ソース線SLに接続される。第1積層体ML1とビット線BLとの間、第2積層体ML2とソース線SLとの間、第3積層体ML3とソース線SLとの間、及び、第4積層体ML4とビット線BLとの間に、それぞれ、第1~第4選択ゲート電極SG1~SG4が設けられる。第1~第4選択ゲート電極SG1~SG4は、複数の選択ゲート電極SGのうちのいずれかである。第1~第4選択ゲート電極SG1~SG4は、X軸に沿って延在する。例えば、複数の積層体MLにZ軸に延在する貫通ホールTHが設けられる。貫通ホールTHの内側に半導体材料を埋め込むことにより、半導体層SPが形成される。1つの電極膜61に対して、X軸に沿って並ぶ複数の半導体層SPを設けることができる。複数の半導体層SPは、X軸とY軸とに沿ってマトリクス状に設けられる。Z軸に沿って積層される複数の電極膜61と複数の半導体層SPとが交差する部分のそれぞれにメモリセルMCが形成される。メモリセルMCは、Z軸とX軸とY軸とに沿って、3次元マトリクス状に設けられる。接続部CPには、例えば半導体層SPに用いられる半導体材料が用いられる。メモリセルアレイ部MCUは、接続部CPに対向する接続部導電層CPCをさらに含むことができる。例えば、接続部導電層CPCにトレンチが設けられ、トレンチの内側に半導体材料を埋め込むことで接続部CPが形成される。接続部導電層CPCの電位を制御することで、接続部CPのそれぞれに接続された2つの半導体層SPが互いに電気的に接続される。接続された第1半導体層SP1及び第2半導体層SP2がメモリストリングとなる。接続された第3半導体層SP3及び第4半導体層SP4が別のメモリストリングとなる。図2は、実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。図2は、図1のA1-A2線断面の一部を例示している。図2に表したように、第1積層体ML1は、Z軸に沿って積層された複数の第1電極膜61aと、Z軸に沿って隣り合う2つの第1電極膜61aの間に設けられた第1電極間絶縁膜62aと、を含む。第1半導体層SP1は、複数の第1電極膜61aを貫通する。すなわち、第1半導体層SP1は、複数の第1電極膜61aの側面に対向し、Z軸に沿って延在する。第2積層体ML2は、例えば、Y軸に沿って第1積層体ML1と並置される。第2積層体ML2は、Z軸に沿って積層された複数の第2電極膜61bと、Z軸に沿って隣り合う2つの第2電極膜61bの間に設けられた第2電極間絶縁膜62bと、を含む。第2半導体層SP2は、複数の第2電極膜61bを貫通する。すなわち、第2半導体層SP2は、複数の第2電極膜61bの側面に対向し、Z軸に沿って延在する。メモリ膜SIFは、複数の第1電極膜61aと第1半導体層SP1との間に設けられる。メモリ膜SIF、複数の第2電極膜61bと第2半導体層SP2との間に延在する。メモリ膜SIFは、半導体層SPのZ軸に沿う側面の周りに設けられる。メモリ膜SIFは、接続部CP例えば第1接続部CP1と接続部導電層CPCとの間に延在している。例えば、メモリ膜SIFは、電荷保持膜48と、内側絶縁膜42と、外側絶縁膜43と、を含む。電荷保持膜48は、電極膜61と半導体層SPとの間、及び、接続部導電層CPCと接続部CPとの間に設けられる。内側絶縁膜42は、半導体層SPと電荷保持膜48との間、及び、接続部CPと電荷保持膜48との間に設けられる。外側絶縁膜43は、電荷保持膜48と電極膜61との間、及び、電荷保持膜48と接続部導電層CPCとの間に設けられる。図2に表したように、第1積層体ML1と第2積層体ML2とを分断する分断絶縁層ILが設けられる。分断絶縁層ILは、複数の第1電極膜61aと複数の第2電極膜61bとを分断する。分断絶縁層ILは、X軸に沿って延在する部分を含む。図2に例示したように、この例では、基板11と接続部導電層CPCとの間に絶縁膜13が設けられている。複数の電極膜61と接続部導電層CPCとの間に層間絶縁膜14が設けられている。さらに、層間絶縁膜15が設けられている。複数の電極膜61は、層間絶縁膜14と層間絶縁膜15との間に配置されている。便宜上、層間絶縁膜14及び15も積層体MLに含まれるものとする。電極膜61及び接続部導電層CPCには、例えばポリシリコンが用いられる。ただし、実施形態において、電極膜61及び接続部導電層CPCに用いられる材料は任意である。電極間絶縁膜62、内側絶縁膜42、外側絶縁膜43、並びに、絶縁膜13、層間絶縁膜14及び層間絶縁膜15には、例えば酸化シリコンが用いられる。ただし、実施形態において、電極間絶縁膜62、内側絶縁膜42、外側絶縁膜43及び層間絶縁膜に用いられる材料は任意である。電荷保持膜48には、例えば、窒化シリコンが用いられる。ただし、実施形態において、電荷保持膜48に用いられる材料は任意である。電荷保持膜48は、メモリセルMCにおいて、電荷を蓄積し、情報を格納する部分として機能することができる。内側絶縁膜42は、例えばトンネル絶縁膜として機能することができる。外側絶縁膜43は、ブロック絶縁膜として機能することができる。メモリセルMCは、例えばMONOS構成を有するトランジスタである。複数の電極膜61は、ワード電極として機能することができる。図3は、実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的平面図である。図3においては、図を見易くするために、1つの電極膜61に対して、X軸に沿って並ぶ4つの半導体層SPが描かれているが、実施形態において、X軸に沿って並ぶ半導体層SPの数は任意である。図3に表したように、例えば、第1半導体層SP1に貫通される第1積層体ML1の第1電極膜61aと、第4半導体層SP4に貫通される第4積層体ML4の第4電極膜61dと、が、X軸の一方の端例えば第1コンタクト部CU1において接続される。接続された第1電極膜61a及び第4電極膜61dが、第1連結電極膜61Aとなる。図3に表したように、Z軸に沿って積層された複数の電極膜61において、第1連結電極膜61AのX軸方向に沿った長さは、階段状に変化している。既に説明したように、第2半導体層SP2に貫通される第2積層体ML2の第2電極膜61bと、第3半導体層SP3に貫通される第3積層体ML3の第3電極膜61cと、が接続されている。ただし、第2電極膜61bと第3電極膜61cとがX軸の他方の端第2コンタクト部CU2において接続されても良い。接続された第2電極膜61b及び第3電極膜61cが、第2連結電極膜61Bとなる。図3に表したように、Z軸に沿って積層された複数の電極膜61において、X軸に沿った長さは、階段状に変化している。すなわち、基板11に近い電極膜61のX軸に沿った長さは、基板11から遠い電極膜61のX軸に沿った長さよりも長い。この構造は、以下の図4に表されている。図4は、実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。図4には、メモリセルアレイ部MCUに関して、図1のA1-A2線に対応する断面と、図1のB1-B2線に対応する断面と、が例示されている。また、図4には、第1コンタクト部CU1が例示されている。図4においては、電極膜61の数が10である場合が描かれているが、実施形態において、電極膜61の数は任意である。図4に例示したように、メモリセルアレイ部MCUと、コンタクト部CU例えば第1コンタクト部CU1などと、が設けられる。コンタクト部CUは、第1平面内例えば、主面11aに対して平行な平面内であり、すなわち、X-Y平面内において、メモリセルアレイ部MCUと並置される。図4に表したように、メモリセルアレイ部MCUにおいて、基板11の主面11aに素子分離絶縁層12が設けられ、主面11a上に絶縁膜13が設けられ、絶縁膜13の上に接続部導電層CPCが設けられ、接続部導電層CPCの上に積層体MLが設けられ、積層体MLの上に複数の選択ゲート電極SGが設けられる。複数の選択ゲート電極SGどうしの間に層間絶縁膜17が設けられる。選択ゲート電極SGと半導体層SPとの間に選択ゲート絶縁膜SGIが設けられる。複数の選択ゲート電極SGと複数の半導体層SPとの交差部に選択ゲートトランジスタが形成される。選択ゲート電極SGは、コンタクト配線27aにより、上層の導電層この例では、ビット線BLと同層の導電層と接続される。なお、半導体層SPのうちで積層体MLを貫通する部分と、選択ゲート電極SGを貫通する部分と、は、一括して形成されても良く、異なる工程で形成されても良い。ソース線SLと選択ゲート電極SGとの間には、層間絶縁膜18が設けられている。ソース線SLとビット線BLとの間には、層間絶縁膜23が設けられている。層間絶縁膜18と層間絶縁膜23との間には、ライナー膜19が設けられている。ライナー膜19は、例えば、コンタクトエッチストッパとして機能する。ソース線SLは、ライナー膜19の一部に埋め込まれている。コンタクトビア22a及び22bは、ライナー膜19及び層間絶縁膜23をZ軸に沿って貫通する。ビット線BLの上に層間絶縁膜25が設けられている。層間絶縁膜25の上に層間絶縁膜26が設けられている。選択ゲート電極SGには、例えばポリシリコンが用いられる。選択ゲート絶縁膜SGIには、例えば、酸化シリコンが用いられる。また、選択ゲート絶縁膜SGIには、内側絶縁膜42、電荷保持膜48及び外側絶縁膜43の少なくとも一部となる材料を用いても良い。層間絶縁膜17、層間絶縁膜18、層間絶縁膜23及び層間絶縁膜26には、例えば酸化シリコンを用いることができる。ライナー膜19及び層間絶縁膜25には、例えば、窒化シリコンを用いることができる。ソース線SL、ビット線BL、並びに、コンタクトビア22a及び22bには、例えば金属材料等が用いられる。ただし、ソース線SL、ビット線BL、並びに、コンタクトビア22a及び22bには、任意の導電材料を用いることができる。第1コンタクト部CU1においては、配線層27bが設けられる。配線層27bは、例えば、ビット線BLと同層である。配線層27bは、コンタクト配線27aと接続される。さらに、選択ゲート配線27dが設けられる。選択ゲート配線27dは、コンタクト配線層27cを介して、配線層27bと接続される。これにより、選択ゲート電極SGは、選択ゲート配線27dと接続される。既に説明したように、第1コンタクト部CU1において、積層された複数の第1電極膜61a第1連結電極膜61AのX軸に沿った長さが、階段状に変化している。第1コンタクト部CU1においては、複数の電極膜61のそれぞれを覆うライナー膜19が設けられている。そして、複数の第1電極膜61a第1連結電極膜61Aのそれぞれに、第1コンタクト電極31aコンタクト電極31が接続される。第1コンタクト電極31aコンタクト電極31は、Z軸に沿って延在する。なお、第1コンタクト電極31aは、ライナー膜19を貫通して、複数の第1電極膜61a第1連結電極膜61Aのそれぞれに接続されている。第1コンタクト電極31aコンタクト電極31は、複数の第1電極膜61aのそれぞれを、複数のワード線32のそれぞれに接続する。ワード線32の少なくとも一部は、ソース線SLと同層とすることができる。第1コンタクト電極31aは、第1コンタクト部絶縁層70aに埋め込まれている。本実施形態においては、第1コンタクト部絶縁層70aは、第1粒子72aを含む。第1粒子72aの径は、例えば、300ナノメートルnm以上である。このように、本実施形態においては、コンタクト部CU第1コンタクト部CU1は、コンタクト部絶縁層70第1コンタクト部絶縁層70aと、複数のコンタクト電極31第1コンタクト電極31aと、を含む。コンタクト部絶縁層70第1コンタクト部絶縁層70aは、コンタクト部絶縁膜71第1コンタクト部絶縁膜71aと、コンタクト部絶縁膜71に分散された粒子72第1粒子72aと、を含む。粒子72の径は、例えば300nm以上である。複数のコンタクト電極31は、コンタクト部絶縁層70をZ軸に沿って貫通する。複数のコンタクト電極31のそれぞれは、複数の電極膜61のそれぞれに接続される。複数のコンタクト電極31は、Z軸に沿って延在する。第1コンタクト部CU1において、コンタクト部絶縁層70が埋め込まれる凹部例えば溝の厚さT1Z軸に沿った厚さは、例えば1.5マイクロメートルμm~3μm程度である。このように、深く広い凹部の中に絶縁材料が埋め込まれてコンタクト部絶縁層70が形成される。本実施形態においては、ワード線として機能する複数の電極膜61のコンタクト部CU例えば第1コンタクト部CU1において、深く厚く、広い幅のコンタクト領域が設けられる。そして、この広い幅のコンタクト領域に、粒子72を含むコンタクト部絶縁層70が設けられる。粒子72には、例えばシリカを用いることができる。コンタクト部絶縁膜71には、例えば塗布型のSOGSpinOnGlass材料の膜を用いることができる。このような構成を有するコンタクト部CUにおいて、塗布型のコンタクト部絶縁膜71を用いることで、コンタクト部CUの埋め込み性が高い。そして、コンタクト部絶縁膜71にシリカなどの粒子72が分散されることから、熱収縮が小さい。これにより、膜応力が抑制され、ウェーハ基板11の反りなどが軽減する。これにより、安定した性能と高い生産性とが実現できる。コンタクト部絶縁層70が埋め込まれる凹部は、開口部に向かって拡開している。図4に表したように、基板11に近い部分の幅w3よりも基板11から遠い部分の幅w4の方が大きい。複数の電極膜61の長さX軸に沿った長さが階段状に変化することから、凹部は開口部に向かって拡開する。このように、開口部に向かって拡大する凹部に、粒子72を含むコンタクト部絶縁膜71を埋め込むことで、コンタクト部絶縁層70が形成される。これにより、凹部においてボイドなどが発生し難くなる。このように、実施形態においては、コンタクト部絶縁層70のZ軸に対して垂直な軸に沿った幅は、基板11から離れるに従って拡大している。すなわち、コンタクト部絶縁層70は、Z軸に沿って並ぶ第1部分と第2部分とを有する。第1部分は、第2部分と基板11との間に配置される。第1部分のZ軸に対して垂直な幅w3は、第2部分のZ軸に対して垂直な幅w4よりも小さい。このような構成により、コンタクト部CUの凹部の埋め込み性をさらに向上できる。そして、熱収縮が小さく膜応力が抑制され、ウェーハ基板11の反りなどが軽減できる。なお、図4に例示したように、コンタクト部絶縁層70は、径が300nm以上の粒子72の他に、径が300nm未満の微粒子73をさらに含んでも良い。また、図4に表したように、不揮発性半導体記憶装置110は、周辺回路部PUをさらに備えることができる。周辺回路部PUは、第1平面内主面11aに平行な平面内において、メモリセルアレイ部MCUと並置される。周辺回路部PUは、周辺回路PCと、構造体SBと、周辺回路部絶縁層80と、周辺回路部コンタクト電極81と、を含む。構造体SBは、周辺回路PCとZ軸に沿って積層される。例えば、周辺回路PCは、基板11の主面11a上に設けられる。構造体SBは、周辺回路PCの上に設けられる。周辺回路PCは、例えば、トランジスタを含む。このトランジスタは、基板11の主面11a上に設けられた絶縁膜13と、絶縁膜13の上に設けられた周辺回路ゲート電極PCGと、を含む。絶縁膜13は、トランジスタのゲート絶縁膜として機能する。周辺回路ゲート電極PCGには、例えばポリシリコンが用いられる。周辺回路PCは、例えば、メモリセルMCを制御する。周辺回路部絶縁層80は、構造体SBに埋め込まれ、Z軸に沿って延在する。周辺回路部コンタクト電極81は、周辺回路部絶縁層80をZ軸に沿って貫通する。周辺回路部コンタクト電極81は、周辺回路PCに接続される。周辺回路部コンタクト電極81は、例えば、周辺回路PCのトランジスタの周辺回路ゲート電極PCGと接続される。また、周辺回路部コンタクト電極81は、例えば、周辺回路PCのトランジスタの拡散領域と接続される。周辺回路部絶縁層80のZ軸に対して垂直な軸に沿った幅w2は、コンタクト部絶縁層70のZ軸に対して垂直な軸に沿った幅w1よりも狭い。図4の例では、周辺回路部絶縁層80のZ軸に対して垂直な軸に沿った幅w2は、X軸に沿った幅であり、コンタクト部絶縁層70のZ軸に対して垂直な軸に沿った幅w1は、X軸に沿った幅であるが、実施形態において、幅の方向はX-Y平面内において任意である。すなわち、周辺回路部絶縁層80は、Z軸に対して垂直な任意の軸に沿う幅w2を有し、コンタクト部絶縁層70は、Z軸に対して垂直な任意の軸に沿う幅w1を有しており、幅w2は、幅w1よりも狭い。そして、実施形態においては、周辺回路部絶縁層80における粒子72径が300nm以上の粒子の含有比は、コンタクト部絶縁層70に含まれる粒子72径が300nm以上の粒子の含有比よりも低い。例えば、周辺回路部絶縁層80は、300nm以上の径を有する粒子72を含まない。または、周辺回路部絶縁層80が300nm以上の径の粒子72を含んだ場合においては、周辺回路部絶縁層80に含まれる300nm以上の径の粒子72の含有比は、コンタクト部絶縁層70に含まれる300nm以上の径の粒子72の含有比よりも低い。なお、周辺回路部絶縁層80は、径が300nm未満の微粒子73を含むことができる。周辺回路部絶縁層80は、コンタクト部絶縁層70の形成と同時に形成されることができる。すなわち、周辺回路部絶縁層80となる凹部と、コンタクト部絶縁層70となる凹部と、に、粒子及び絶縁膜材料粒子72及びコンタクト部絶縁膜71が埋め込まれる。周辺回路部絶縁層80のZ軸に対して垂直な軸に沿った幅w2は、例えば400nm未満である。すなわち、周辺回路部絶縁層80は、例えば、幅が、400nm未満の凹部に埋め込まれる。このため、径が300nm以上の粒子72は、この凹部に埋め込まれ難い。従って、周辺回路部絶縁層80における粒子72径が300nm以上の粒子の含有比は、コンタクト部絶縁層70に含まれる粒子72径が300nm以上の粒子の含有比よりも低くなる。周辺回路部絶縁層80のZ軸に対して垂直な軸に沿った幅w2は、例えば300nm未満であることが望ましい。すなわち、周辺回路部絶縁層80は、例えば、幅が300nm未満の凹部に埋め込まれる。このため、径が300nm以上の粒子72は、この凹部に埋め込まれない。従って、このときも、周辺回路部絶縁層80における粒子72径が300nm以上の粒子の含有比は、コンタクト部絶縁層70に含まれる粒子72径が300nm以上の粒子の含有比よりも低い。このように、周辺回路部絶縁層80のZ軸に対して垂直な軸に沿った幅w2は、コンタクト部絶縁層70に含まれる粒子の径よりも小さいことが望ましい。これにより、周辺回路部絶縁層80の形成の際に、周辺回路部絶縁層80となる凹部を粒子が塞ぐことが抑制できる。これにより、埋め込み性が向上する。このように、本実施形態においては、幅が広い凹部コンタクト部CUの凹部は、径が大きい粒子72を含む材料で埋め込まれる。そして、幅が狭い凹部周辺回路部PUの凹部は、径が大きい粒子72を含まない材料で埋め込まれる。これにより、幅が広い凹部及び幅が狭い凹部の両方を高い埋め込み性で埋め込むことができる。すなわち、ボイドの発生を抑制する。そして、周辺回路部絶縁層80及びコンタクト部絶縁層70の膜厚の制御性も高い。ここで、実施形態においては、粒子72の径は300nm以上に設定される。粒子72の径は、コンタクト部絶縁層70の幅よりも小さく設定される。なお、粒子72の径は、例えば、断面の電子顕微鏡写真像などに基づいて求めることができる。実施形態において、構造体SBの構成は任意である。すなわち、構造体SBは、周辺回路部PUにおいて周辺回路PCの上に設けられた任意の構成を有することができる。本具体例においては、構造体SBは、複数の第1周辺部層91と、複数の第2周辺部層92と、を含む。複数の第1周辺部層91のそれぞれは、複数の電極膜61のそれぞれと同層である。複数の第2周辺部層92のそれぞれは、複数の電極間絶縁膜62のそれぞれと同層である。メモリセルアレイ部MCUの積層体MLは、例えば、以下のようにして形成される。基板11の主面11a上の層間絶縁膜14の上に、第1膜と第2膜とを交互に積層して積層体を形成する。そして、例えば、分断絶縁層ILを形成する。分断絶縁層ILが第1膜及び第2膜の支持体となる。分断絶縁層ILを形成した後に、第1膜及び第2膜のいずれかを除去する。そして、除去された膜の場所に第3膜を形成する。例えば、第1膜には、例えば不純物をドープしたアモルファスシリコンが用いられる。第2膜には、ノンドープのアモルファスシリコンが用いられる。そして、例えば、分断絶縁層ILを形成した後に、第2膜を除去する。第2膜の除去は、例えば積層体に形成された凹部溝、孔などなどを介してアルカリ系の薬液処理等により実施される。そして、第2膜が存在した場所に第3膜としてシリコン酸化膜を埋め込む。すなわち、第2膜を第3膜に置き換える。第1膜が電極膜61となり、第3膜が電極間絶縁膜62となる。コンタクト部CUの一部に延在する電極膜61も、例えば上記のようにして形成される。一方、周辺回路部PUにおいては、例えば、上記の第2膜から第3膜への置き換えを実施しない。例えば、第1周辺部層91が第1膜であり、第2周辺部層92が第2膜である。図5は、実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。すなわち、図5は、本実施形態に係る不揮発性半導体記憶装置110の第2コンタクト部CU2の部分の断面を例示している。図5における第2コンタクト部CU2の断面は、図1のB1-B2線の延長に相当する断面である。図5に表したように、第2コンタクト部CU2は、第2コンタクト部絶縁層70bと、複数の第2コンタクト電極31bと、を含む。第2コンタクト部絶縁層70bは、第2コンタクト部絶縁膜71bと、第2コンタクト部絶縁膜71bに分散された第2粒子72bと、を含む。第2粒子72bの径は、例えば300nm以上である。複数の第2コンタクト電極31bは、第2コンタクト部絶縁層70bをZ軸に沿って貫通する。複数の第2コンタクト電極31bのそれぞれは、複数の第2電極膜61bのそれぞれに接続される。複数の第2コンタクト電極31bは、Z軸に沿って延在する。なお、第2コンタクト電極31bは、ライナー膜19を貫通して、複数の第2電極膜61b第2連結電極膜61Bのそれぞれに接続されている。第2コンタクト電極31bは、第2コンタクト部絶縁層70bに埋め込まれている。第2コンタクト電極31bは、複数の第2電極膜61bのそれぞれを、複数のワード線33のそれぞれに接続する。ワード線33の少なくとも一部は、ソース線SLと同層とすることができる。このような構成により、第2コンタクト部CU2においても、高い埋め込み性を得つつ、熱収縮を低減し、膜応力を抑制し、ウェーハ基板11の反りなどを軽減する。これにより、安定した性能と高い生産性とが実現できる。第2コンタクト部絶縁層70bが埋め込まれる凹部例えば溝の厚さは、厚さT1と同じである。第2コンタクト部絶縁層70bが埋め込まれる凹部の開口部の幅w5例えばX軸に沿った幅は、幅w1と同程度である。第2コンタクト部絶縁層70bが埋め込まれる凹部も、開口部に向かって拡開している。図5に表したように、基板11に近い部分の幅w6よりも基板11から遠い部分の幅w7の方が大きい。これにより、凹部においてボイドなどが発生し難くなる。図6及び図7は、実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。図6に表したように、積層体ML、半導体層SP、選択ゲート電極SG及び各種の層間絶縁膜を形成する。コンタクト部CUにおいて、複数の電極膜61の端部を階段状に加工する。これにより、後にコンタクト部絶縁層70が埋め込まれる凹部74が形成される。周辺回路部PUにおいては、後に周辺回路部絶縁層80が埋め込まれる凹部84を形成する。凹部84の形成は、例えば、凹部74の形成の少なくとも一部と同時に実施されることができる。そして、加工体の全体を覆うように、ライナー膜19を形成する。ライナー膜19を形成した後の凹部74の幅は、ライナー膜の厚さの2倍だけ減少する。以下、ライナー膜19を形成した後の凹部74を凹部74aとする。ライナー膜19を形成した後の凹部74の幅は、ライナー膜の厚さの2倍だけ減少する。以下、ライナー膜19を形成した後の凹部84を凹部84aとする。第1コンタクト部CU1において、コンタクト部絶縁層70が埋め込まれる凹部74aの厚さT1Z軸に沿った厚さは、例えば1.5μm~3μm程度である。そして、凹部74aのうちで基板11に近い部分の幅w3は、基板11から遠い部分の幅w4よりも小さい。すなわち、凹部74aは、開口部に向かって拡開する。図7に表したように、凹部74aに、コンタクト部絶縁膜71第1コンタクト部絶縁膜71a及び粒子72第1粒子72aを埋め込む。粒子72の径は、例えば、300nm以上である。このとき、径が300nm未満の微粒子73が埋め込まれても良い。これにより、コンタクト部絶縁層70が形成される。コンタクト部絶縁膜71及び粒子72の埋め込みには、例えば塗布法が用いられる。凹部84aに、コンタクト部絶縁膜71の材料を埋め込む。すなわち、周辺回路部絶縁層80は、コンタクト部絶縁膜71に用いられる材料と同じ材料を含む。このとき、径が300nm未満の微粒子73が埋め込まれても良い。これにより、周辺回路部絶縁層80が形成される。周辺回路部絶縁層80の形成は、コンタクト部絶縁層70の形成と同時に行われることができる。そして、ライナー膜19をストッパとして例えばCMPなどにより平坦化する。さらに、コンタクト部絶縁層70にコンタクト電極31を形成する。一方、周辺回路部絶縁層80に周辺回路部コンタクト電極81を形成する。その後、各種の配線及び各種の層間絶縁膜を形成して不揮発性半導体記憶装置110が完成する。本製造方法によれば、凹部74または凹部74a及び凹部84または凹部84aに、高い埋め込み性で絶縁材料を埋め込むことができる。そして、凹部74または凹部74aに、径が大きい粒子72を埋め込むことで、熱収縮を低減し、膜応力を抑制し、ウェーハ基板11の反りなどを軽減することができる。これにより、安定した性能と高い生産性とを有する不揮発性半導体記憶装置を高い生産性で製造できる。実施形態によれば、幅が広い凹部例えば凹部74または凹部74aに絶縁材料を埋め込むに際に、粒子72を含む材料を用いることで、埋め込む材料が有する膜応力によるウェーハの反りや損傷を抑制できる。そして、トータルの成膜厚を抑制できる。そして、幅が狭い凹部例えば周辺回路部PUにおける凹部84または凹部84aは、径が大きい粒子72を実質的に含まない材料で埋め込む。これにより、ボイドの発生が抑制される。実施形態において、粒子72第1粒子72a及び第2粒子72bのエッチングレートは、コンタクト部絶縁膜71第1コンタクト部絶縁膜71a及び第2コンタクト部絶縁膜71bのエッチングレートに近いことが望ましい。これにより、コンタクト部絶縁層70にコンタクト電極31を形成するための孔を形成する際に、粒子72及びコンタクト部絶縁膜71が同じ程度にエッチングされ、孔の形状の制御性が高まる。例えば、粒子72第1粒子72a及び第2粒子72bは、例えば、コンタクト部絶縁膜71第1コンタクト部絶縁膜71a及び第2コンタクト部絶縁膜71bに含まれる元素を含むことが望ましい。例えば、コンタクト部絶縁膜71に、酸化シリコンを主要成分として含む材料を用いる場合は、粒子72には、酸化シリコンを主要成分として含む材料を用いることが望ましい。コンタクト部絶縁膜71に酸化シリコンを用いる場合は、粒子72には酸化シリコンを用いることが望ましい。図8は、実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。図8に表したように、実施形態に係る別の不揮発性半導体記憶装置120においては、ライナー膜19が、積層膜の構成を有している。すなわち、ライナー膜19は、第1ライナー膜19aと、第1ライナー膜19aと積層された第2ライナー膜19bと、を有している。第1ライナー膜19aには、例えば窒化シリコンを用いることができる。第2ライナー膜19bには、例えば窒化シリコンまたは酸化シリコンを用いることができる。第1ライナー膜19aは、例えば、不揮発性半導体記憶装置110におけるライナー膜19と同じ厚さである。第2ライナー膜19bを設けることで、凹部例えば凹部84aの幅が、小さくできる。これにより、例えば、周辺回路部PUにおいて、粒子72が凹部84aの開口部に入り込むことが抑制できる。これにより、凹部84aの途中で、凹部84aが塞がれることが抑制できる。実施形態は、不揮発性半導体記憶装置の製造方法を含むことができる。この製造方法は、例えば、図1~図4に関して説明した不揮発性半導体記憶装置110の構成を有する不揮発性半導体記憶装置の製造方法である。図9は、実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。図9に表したように、本製造方法は、周辺回路部絶縁層80が埋め込まれる周辺回路部凹部例えば凹部84または凹部84aの第1軸に対して垂直な幅よりも狭い幅を有し、第1コンタクト部絶縁層71aが埋め込まれるための第1コンタクト部凹部例えば凹部74または凹部74aを形成する工程ステップS110を含む。本製造方法は、第1コンタクト部凹部例えば凹部74または凹部74aに、第1コンタクト部絶縁膜71aと第1粒子72aとを埋め込みつつ、周辺回路部凹部例えば凹部84または凹部84aに第1コンタクト部絶縁膜71aと同じ材料を埋め込む工程ステップS120をさらに含む。このように、実施形態に係る製造方法によれば、幅が広い凹部例えばコンタクト部CUの凹部74または凹部74a、及び、幅が狭い凹部例えば周辺回路部PUの凹部84または凹部84aの異なるパターンに、絶縁材料を埋め込む際に、幅が広い凹部は、径が大きい粒子72と塗布膜とを混在させた材料で埋め込む。そして、幅が狭い凹部は、径が大きい粒子72を含まない塗布膜の材料で埋め込む。これにより、異なる幅を有する凹部に、同時に、実質的にボイドを発生させることなく絶縁材料を埋め込むことができる。また、成膜厚を抑制することもできる。実施形態によれば、安定した性能と高い生産性とを実現する不揮発性半導体記憶装置及びその製造方法が提供される。なお、本願明細書において、垂直及び平行は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置に含まれるメモリセルアレイ部、コンタクト部、周辺回路部、積層体、電極膜、電極間絶縁膜、半導体層、メモリ膜、電荷保持層、コンタクト部絶縁層、コンタクト部絶縁膜、粒子、コンタクト電極、周辺回路、基板及び配線などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。