メモリ部と、前記メモリ部に接続されるコントローラ部と、前記コントローラ部に接続される第1入出力部と、前記メモリ部と前記コントローラ部の間のノードに電気的に接続され、前記第1入出力部とは異なる第2入出力部とを備えることを特徴とする半導体記憶装置。出荷時に、前記第1入出力部の第1端子は、外部に露出されており、前記第2入出力部の第2端子は、保護膜で被膜されることを特徴とする請求項1記載の半導体記憶装置。前記第2端子と前記保護膜と間に空間を形成し、前記第2端子の一部に孔が空いていることを特徴とする請求項1又は請求項2記載の半導体記憶装置。前記第1端子は、前記第2端子よりも薄いことを特徴とする請求項1乃至請求項3いずれか1項記載の半導体記憶装置。被膜された前記第2端子は、隣接する前記第1端子間の間に設けられることを特徴とする請求項1乃至請求項4いずれか1項記載の半導体記憶装置。実施形態は、解析が簡便な半導体記憶装置を提供する。本実施形態の半導体記憶装置によれば、メモリ部と、前記メモリ部に接続されるコントローラ部と、前記コントローラ部に接続される第1入出力部と、前記メモリ部と前記コントローラ部の間のノードに電気的に接続され、前記第1入出力部とは異なる第2入出力部とを備える。第1の実施形態次に、第1の実施形態について図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。[半導体記憶装置の構成]第1の実施形態に係る半導体記憶装置について、図1乃至図3を用いて説明する。図1に示すように、半導体記憶装置は、メモリ部例えば、NAND型100と、メモリ部100全体を制御するコントローラ200と、第1入出力部300と、第2入出力部400を有する。<メモリ部>本実施形態のメモリ部100について、図2及び図3を用いて説明する。なお、説明の便宜上、メモリ部100は、複数のNAND型フラッシュメモリ半導体チップを有する。図2では、NAND型フラッシュメモリそれぞれの構成を示した。1.全体構成図1に示すように本実施形態に係る半導体記憶装置は、メモリセルアレイ1、ロウデータ2、ドライバ回路3、電圧発生回路4、データ入出力回路5、制御部6、ソース線ドライバ回路7、センスアンプ8を有する。1-1.メモリセルアレイ1の構成例についてメモリセルアレイ1は、複数の不揮発性のメモリセルMTを含んだブロックBLK0乃至BLKsを備えるsは自然数。ブロックBLK0乃至BLKsの各々は、不揮発性のメモリセルMTが直列接続された複数のNANDストリング10を備えている。NANDストリング10の各々は、例えば64個のメモリセルMTと、選択トランジスタST1、ST2とを含んでいる。メモリセルMTは、2値以上のデータを保持可能とする。このメモリセルMTの構造は、p型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート電荷導電層と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだFG構造である。なお、メモリセルMTの構造は、MONOS型であっても良い。MONOS型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層例えば絶縁膜と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜以下、ブロック層と呼ぶと、更にブロック層上に形成された制御ゲートとを有した構造である。メモリセルMTの制御ゲートはワード線WLに電気的に接続され、ドレインはビット線BLに電気的に接続され、ソースはソース線SLに電気的に接続されている。またメモリセルMTは、nチャネルMOSトランジスタである。なお、メモリセルMTの個数は64個に限られず、128個や256個、512個等であってもよく、その数は限定されるものではない。またメモリセルMTは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタST1、ST2間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルMTの一端側のドレイン領域は選択トランジスタST1のソース領域に接続され、他端側のソース領域は選択トランジスタST2のドレイン領域に接続されている。同一行にあるメモリセルMTの制御ゲートはワード線WL0~WL63のいずれかに共通接続され、同一行にあるメモリセルMTの選択トランジスタST1、ST2のゲート電極は、それぞれセレクトゲート線SGD1、SGS1に共通接続されている。なお説明の簡単化のため、以下ではワード線WL0~WL63を区別しない場合には、単にワード線WLと呼ぶことがある。また、メモリセルアレイ1において同一列にある選択トランジスタST1のドレインは、いずれかのビット線BL1~BLn1に共通接続される。以下、ビット線BL1~BLn1についても、これらを区別しない場合には一括してビット線BLと呼ぶn:自然数。選択トランジスタST2のソースはソース線SLに共通接続される。また、同一のワード線WLに接続された複数のメモリセルMTには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルMTはブロックBLK単位で一括してデータが消去される。1-2.メモリセルMTの閾値分布について図2を用いて上記メモリセルMTの閾値分布について説明する。図3は、横軸に閾値分布電圧をとり、縦軸にメモリセルMTの数を示したグラフである。図示するように、各々のメモリセルMTは、例えば2値2levelsのデータ1ビットデータを保持できる。すなわち、メモリセルMTは、閾値電圧Vthの低い順に1、及び0の2種のデータを保持できる。メモリセルMTにおける1データの閾値電圧Vth0は、Vth0<V01である。0データの閾値電圧Vth1は、V01<Vth1である。このようにメモリセルMTは、閾値に応じて0データ、及び1データの1ビットデータを保持可能とされている。メモリセルMTは、消去状態において、1データ例えば負電圧に設定され、データを書き込み、電荷蓄積層に電荷を注入することによって正の閾値電圧に設定される。1-3.ロウデコーダ2について図2に戻ってロウデコーダ2について説明する。ロウデコーダ2は、ブロックデコーダ20、及び転送トランジスタNチャネルMOSトランジスタ21乃至23を備える。ブロックデコーダ20は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部6から与えられたブロックアドレスをデコードし、その結果に基づいてブロックBLKを選択する。このブロックデコーダ20は、ブロックBLKごとに設けられる。ブロックデコーダ20それぞれは、ラッチ回路を有する。このラッチ回路は、ブロックデコーダ20それぞれに対応するブロックBLKが不良ブロックであるか否かを示すデータを保持する。ブロックデコーダ20からブロック選択信号が転送トランジスタ21乃至23に転送される。これにより、転送トランジスタ21乃至23はオン状態となる。これにより、ブロックデコーダ20から与えられるブロック選択信号に基づいて、ロウデコーダ2はセレクトゲート線SGD1、SGS1、及びワード線WL0~WL63に対し、ドライバ回路3から与えられた電圧をそれぞれ転送する。また、ロウデコーダ2は、制御部6から与えられたロウアドレスをデコードして、その結果に基づいて、選択されたブロック内の複数のワード線WLのうち所望のワード線WLを選択する。1-4.ドライバ回路3についてドライバ回路3は、セレクトゲート線SGD1、SGS1毎に設けられたセレクトゲート線ドライバ31、32、及びワード線WL毎に設けられたワード線ドライバ33を備える。本実施形態では、ワード線ドライバ33、セレクトゲート線ドライバ31、32は、ブロックBLK0乃至ブロックBLKsに設けられる。セレクトゲート線ドライバ31は、データの書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線SGD1を介して、例えば信号sgdを選択トランジスタST1のゲートに転送する。なお、信号sgdは、その信号がLレベルであった場合、0Vとされ、Hレベルであった場合電圧VDD例えば、1.8Vする。また、セレクトゲート線ドライバ31と同様にセレクトゲート線ドライバ32は、選択ブロックBLKのセレクトゲート線SGS1を介し、データの書き込み時、読み出し時、データのベリファイ時に、セレクトゲート線SGS1を介して、例えば信号sgsを選択トランジスタST2のゲートに転送する。なお、信号sgsは、その信号がLレベルであった場合0Vとされ、Hレベルであった場合電圧VDDとする。1-4.電圧発生回路4について電圧発生回路4は、外部から与えられる電圧を昇圧または降圧することにより、データのプログラム、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、ドライバ回路3に供給する。1-5.データ入出力回路5についてデータ入出力回路5は、図示せぬI/O端子を介して外部のホストから供給されたアドレスロウアドレス、カラムアドレス、ブロックアドレス;ロウアドレスとカラムアドレスを合わせてページアドレスとも呼ぶ及びコマンドを制御部6に出力する。また、データ入出力回路5は、書き込みデータを、データ線Dlineを介してセンスアンプ8に出力する。また、メモリセルアレイ1から読み出されたデータをホストに出力する際、データ入出力回路5は、制御部6の制御に基づき、センスアンプ8によって増幅されたデータを、データ線Dlineを介して受け取った後、I/O端子を介してホストに出力する。1-6.制御部6について制御部6は、NAND型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路5を介して、ホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部6はアドレス、及び動作シーケンスに基づき、ブロック選択信号、カラム選択信号、及びロウ選択信号を生成する。制御部6は、前述したブロック選択信号、ロウ選択信号をロウデコーダ2に出力する。また、制御部6はカラム選択信号をカラムデコーダ図示略に出力する。カラム選択信号とは、センスアンプ8のカラム方向を選択する信号である。また、制御部6には、半導体記憶装置に接続されたメモリコントローラから供給された制御信号が与えられる。制御部6は供給された制御信号により、I/O端子を介してホストからデータ入出力回路5に供給された信号がアドレスであるのか、データであるのかを区別する。1-7.センスアンプ8についてセンスアンプ8は、データの読み出し時にメモリセルMTからビット線BLに読み出されたデータをセンスして増幅する。具体的には、ビット線BLを所定の電圧にプリチャージした後、ロウデコーダ2により選択されたNANDストリング11によってビット線BLを放電させ、そのビット線BLの放電状態をセンスする。つまり、センスアンプ8でビット線BLの電圧を増幅してメモリセルMTの有するデータをセンスする。また、データの書き込み時には、対応するビット線BLに書き込みデータを転送する。1-8.カラムデコーダついてカラムデコーダ図示略は、制御部6から与えられたカラムアドレスをデコードして、カラム選択信号をセンスアンプ8に出力する。このカラム選択信号に基づいて、センスアンプ8内の所望のラッチ回路を選択する。1-9.アドレスバッファについてアドレスバッファ図示略は、制御部6に入力されたアドレスを保持する機能を有する。なお、本実施形態の半導体記憶装置では、アドレスバッファは制御部6を介してアドレスが供給されるが、これに限定されず、データ入出力回路5から直接アドレスが供給されるようにしてもよい。<コントローラ>図1に戻って、本実施形態のコントローラ200について説明する。図1に示すように、コントローラ200は、メモリ部100全体を制御する機能を有する。コントローラ200は、配線500A~500Dを介してメモリ部100と接続される。コントローラ200は、例えば外部ホストとデータの授受を行うホストインターフェースと、MPUと、CPRMCopyProtectionforPrerecordedMedia用回路と、ROMと、RAMと、及びメモリ部100とデータの授受を行うメモリインターフェースを有する。<第1入出力部>図1に戻って、本実施形態の第1入出力部300について説明する。この第1入出力部300は、コントローラ200に接続される。第1入出力部300は、複数の入出力端子第1端子とも呼ぶ300A~300Dを有する。この第1端子I/O端子を含む300A~300Dから、例えばコマンド、アドレス、データ、チップイネーブル信号/CE、書き込みイネーブル信号/WE、読み出しイネーブル信号/RE、レディビジー信号RY/BYその他の外部制御信号は入出力される。<第2入出力部>本実施形態の第2入出力部400について説明する。この第2入出力部400は、メモリ部100に対して、コントローラ200を介さずに直接データの授受を制御するための機能を有する。第2入出力部400は、メモリ部100とコントローラ200との間に形成された配線500A~500Dに接続される。第2入出力部400は、複数の入出力端子第2端子とも呼ぶ400A~400Eを有する。第2端子400Aは配線500Aに接続され、第2端子400Bは配線500Bに接続され、第2端子400Cは配線500Cに接続され、第2端子400Dは配線500Dに接続される。第2端子400Eは直接メモリ部100に接続される。第2端子400A~400Dはメモリ部100とコントローラ200に共通に接続される。この第2端子400A~400DI/O端子を含むから、第1端子300A~300Dと同様に、例えばコマンド、アドレス、データ、チップイネーブル信号/CE、書き込みイネーブル信号/WE、読み出しイネーブル信号/RE、レディビジー信号RY/BYその他の外部制御信号は入出力される。第2端子400Eは、メモリ部100にテストを実行するテスト信号を入力するための端子である。第2端子400Eは、メモリ部100に接続されており、コントローラ200に接続されない。メモリ部100は、テスト信号を受け取ると所望のテストを実行する。例えば、ワード線WL間のショートがあるかのテストを実行する。第2端子400A~400Eを用いることで、コントローラ200を介さずに直接メモリ部100にアクセスすることができる。その結果、コントローラ200を介さずにメモリ部100にテストを実行でき、メモリ部100のテスト結果を、第2端子400A~400Eを介して、出力できる。[第1入出力部と第2入出力部のパッケージ構造]次に、本実施形態の第1入出力部300と第2入出力部400のパッケージ構造について、図4を用いて説明する。説明の便宜上、BGA型半導体記憶装置のパッケージ構造を用いて説明する。BGA型半導体記憶装置に限定されることなく、他のタイプの半導体記憶装置であってもよい。図面の関係上、半田ボールを省略した。メモリ部100内の複数の半導体チップ図示略とコントローラ200を所望の下層配線で接続する。図4では、半導体チップとコントローラ200の図示を省略したが、これらを下層配線に接続したのちに、モールド樹脂を充填して、硬化する。この下層配線は、コントローラ200から第1端子300A~300Dまでの配線、配線500A~500D、配線500A~500Dから第2端子400A~400Dまでの配線、メモリ部100から第2端子400Eまでの配線の役割を担う。図4に示す、下層配線例えばCu配線は、第1端子300A~300D、又は第2端子400A~400Eに接続される。下層配線が所望のレイアウトにすることで、第1端子300A~300Dをコントローラ200に接続し、第2端子400A~400Eをメモリ部100とコントローラ200に共通に接続する。なお、第2端子400Eはメモリ部100のみに接続する。これも下層配線のレイアウトによって、実現する。図4に示すように、第1端子300A~300Dは外部に露出しているが、第2端子400A~400Eは、保護膜700で被膜される。第2端子400A~400Eと保護膜700との間に空間が形成される。保護膜700のうち、第2端子400A~400Eを被膜する部分に、孔800が形成される。この孔800は、第2端子400A~400Eを用いてテストする際に、第2端子400A~400Eが損傷することを防止する機能を有する。また、この孔800は、第2端子400A~400Eと保護膜700との間に空間が形成されているため、リフロー等の熱によって、空間内部の空気が膨張し、例えば空間を形成するソルダーレジストにクラックが入ることを防止する機能も有する。図5は、図4のうち、第2端子400A~400Eと保護膜700を拡大した図である。図5に示すように、保護膜700には、第2端子400A~400Eの表面を外部に容易に露出させるための溝900を形成する。第2端子400A~400Eを用いてメモリ部100とデータの授受を行う場合には、例えば孔800から保護膜700に対して外部側に力を加え、保護膜700を除去して、第2端子400A~400Eの表面を露出させる。溝900があることで、外部側に加える力を軽減できる。[本実施形態の効果]以上より、本実施形態の半導体記憶装置は、解析が簡便な半導体記憶装置を提供できる。例えば第2端子400A~400Eが設けられておらず、コントローラ200に接続された第1端子300A~300Dのみが半導体記憶装置に設けられており、この第1端子300A~300Dを介してメモリ部100をテストする場合比較例と本実施形態の半導体記憶装置のメモリ部100をテストする場合を比較して、本実施形態の半導体記憶装置の効果を説明する。比較例の場合には、第1端子300A~300Dを介してメモリ部100のテストをする必要がある。したがって、比較例の半導体記憶装置から出力されたテスト結果が不良結果である場合に、コントローラ200に不良があるのか、又はメモリ部100に不良があるのか判断できない。このため、コントローラ200の不良であるか、メモリ部100の不良であるかを判断するために、モールド樹脂を剥離し、それぞれに対してテストを実行する必要がある。モールド樹脂を剥離し、半導体記憶装置を分解すると、パッケージにクラックが生じる場合があり、分解前の状態に戻すことができない。しかしながら、本実施形態の半導体記憶装置では、メモリ部100から直接データの授受ができる第2端子400A~400Eが設けた。その結果、半導体記憶装置を分解せずに、メモリ部100にテストを実行することができる。コントローラ200に対しても同様にテストを実行することができる。その結果、パッケージクラックが生じない。したがって、本実施形態の半導体記憶装置は、比較例と比較して、解析が簡便な半導体記憶装置を提供できる。変形例1本実施形態の変形例1について、図6を用いて説明する。変形例1の半導体記憶装置は、第1実施形態の半導体記憶装置に対して、第2端子の形状が相違するが、その他の点では第1実施形態の半導体記憶装置と同様である。図6に示すように、第2端子400A~400Eは、第1端子300A~300Dよりも厚膜で形成される。すなわち、第2端子400A~400Eの表面は、第1端子300A~300Dの表面よりも外部側に形成される。第2端子400A~400Eは、保護膜としてソルダーレジスト膜1000で被膜される。第2端子400A~400Eを用いてメモリ部100とデータの授受を行う場合には、ソルダーレジスト膜1000を外部側からエッチバック例えば、CMPして、第2端子400A~400Eの表面が外部に露出するまで行う。第2端子400A~400Eの表面が露出したのちに、その第2端子400A~400Eを用いてメモリ部100とデータの授受を行う。本変形例1の場合であっても、第1実施形態と同様の効果を奏する。すなわち、本実施形態の半導体記憶装置では、メモリ部100から直接データの授受ができる第2端子400A~400Eが設けた。その結果、半導体記憶装置を分解せずに、メモリ部100にテストを実行することができる。コントローラ200に対しても同様にテストを実行することができる。その結果、パッケージクラックが生じない。したがって、本実施形態の半導体記憶装置は、比較例と比較して、解析が簡便な半導体記憶装置を提供できる。なお、複数の第1端子300A~300Dの間に、第2端子400A~400Eを形成するようにしよもよい。この場合にも、第1実施形態と同様の効果を奏する。なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。