信号を生成する装置であって:基準入力とフィードバック入力とを有して位相差を決定する位相検出器;及び1つ以上のバイアス電圧セルによって保持される電圧レベルを維持するために、1つ以上のクロックサイクルの期間にわたって再ロックを実行すべきかを決定するコントローラ;を有する装置。第1の信号を生成するカウンタを更に有し、前記コントローラは、前記位相差を維持するために前記第1の信号を受信するように前記基準入力及びフィードバック入力の双方を設定するよう動作可能である、請求項1に記載の装置。第1の遅延セルと第2の遅延セルとを含む複数の遅延セルを更に有し、前記コントローラは、前記基準入力及びフィードバック入力に、それぞれ、前記第1の遅延セルの入力及び前記第2の遅延セルの出力を受信させるよう動作可能である、請求項1に記載の装置。複数の遅延セルを更に有し、前記コントローラは、前記複数の遅延素子の電力が落とされる電力節減モードに応答して前記再ロックを実行することを決定する、請求項1に記載の装置。前記位相検出器からの前記位相差の情報に基づいて複数の遅延セルに伴う遅延期間を制御するように結合されたチャージポンプを更に有し、前記コントローラは、前記位相検出器、前記チャージポンプ、又はこれら双方の電力を落とすか否かを決定するよう動作可能である、請求項1に記載の装置。前記コントローラは、1つ以上のクロックサイクルの期間にわたる前記再ロックを周期的に実行させるよう動作可能である、請求項1に記載の装置。前記コントローラは、前記基準入力で受信される第1の周期的な信号を、該第1の周期的な信号が前記フィードバック入力で受信される第2の周期的な信号よりおよそ1クロックサイクル先行する場合に、少なくとも1つのクロックサイクルにわたって阻止するための、第1のマスク信号を生成するよう動作可能である、請求項1に記載の装置。前記コントローラは、前記基準入力及び前記フィードバック入力が受信する信号の周波数を制御するために、複数のクロックサイクルにわたって阻止する第1のマスク信号及び第2のマスク信号を生成するよう動作可能である、請求項1に記載の装置。前記第1の信号の周波数は、前記基準入力が通常電力モード下で受信するクロック信号の動作周波数より低い、請求項2に記載の装置。信号を生成する方法であって:電力節減モードに応答して、1つ以上のバイアス電圧セルによって保持される電圧レベルを維持するために1つ以上のクロックサイクルの期間にわたって再ロックを実行すべきかを決定するステップ;及び位相検出器の基準入力及びフィードバック入力を、それぞれ、第1の遅延セルからの第1の周期的な信号及び第2の遅延セルからの第2の周期的な信号を受信するように設定するステップであり、前記第1及び第2の遅延セルは複数の遅延セルのうちの一部である、ステップ;を有する方法。複数の遅延素子の電力が落とされる前記電力節減モードに応答して、前記基準入力及び前記フィードバック入力の双方に第1の信号を供給すべきかを決定するステップ、を更に有する請求項10に記載の方法。少なくとも前記位相検出器によって生成される位相差に基づいて、複数の遅延セルに伴う遅延期間を制御するステップ、を更に有する請求項10に記載の方法。1つ以上のクロックサイクルの期間にわたる再ロックを周期的に実行すべきかを決定するステップ、を更に有する請求項10に記載の方法。前記基準入力で受信される第1の周期的な信号を、該第1の周期的な信号が前記フィードバック入力で受信される第2の周期的な信号よりおよそ1クロックサイクル先行する場合に、少なくとも1つのクロックサイクルにわたって阻止するための、第1のマスク信号を生成するステップ、を更に有する請求項10に記載の方法。前記基準入力及び前記フィードバック入力が受信する信号の周波数を制御するために、複数のクロックサイクルにわたって阻止する第1のマスク信号及び第2のマスク信号を生成するステップ、を更に有する請求項10に記載の方法。プロセッサ;及び遅延ロックループを有するメモリインタフェースであり、該遅延ロックループは:基準入力とフィードバック入力とを有し、これら2つの入力に基づいて位相差を決定する位相検出器と、1つ以上のバイアス電圧セルによって保持される電圧レベルを維持するために、1つ以上のクロックサイクルの期間にわたって再ロックを実行すべきかを決定するコントローラと、前記位相検出器からの前記位相差に基づいて複数の遅延セルに伴う遅延期間を制御するように結合されたチャージポンプと、を有する、メモリインタフェース;を有するコンピュータシステム。第1の信号を生成するカウンタを更に有し、前記コントローラは、電力節減モードに応答して、前記第1の信号である同一の信号を受信するように前記基準入力及びフィードバック入力を設定するよう動作可能である、請求項16に記載のシステム。前記コントローラは、1つ以上のクロックサイクルの期間にわたる再ロックを周期的に実行させるよう動作可能である、請求項16に記載のシステム。前記コントローラは、前記基準入力で受信される第1の周期的な信号を、該第1の周期的な信号が前記フィードバック入力で受信される第2の周期的な信号よりおよそ1クロックサイクル先行する場合に、少なくとも1つのクロックサイクルにわたって阻止するための、第1のマスク信号を生成するよう動作可能である、請求項16に記載のシステム。前記コントローラは、前記基準入力及び前記フィードバック入力が受信する信号の周波数を制御するために、複数のクロックサイクルにわたって阻止する第1のマスク信号及び第2のマスク信号を生成するよう動作可能である、請求項16に記載のシステム。遅延ロックループ及び位相ロックループに関する方法及び装置が開示される。一実施形態において、信号を生成する装置は、基準入力とフィードバック入力とを有して位相差を決定する位相検出器と、1つ以上のバイアス電圧セルによって保持される電圧レベルを維持するために、1つ以上のクロックサイクルの期間にわたって再ロックを実行すべきかを決定するコントローラとを含む。遅延ロックループDLL及び位相ロックループPLLに関する方法及び装置を、遅延ロックループDLLを参照して提示する。一実施形態において、DLLは、位相差を決定するために、基準入力及びフィードバック入力を含んだ位相検出器を含む。DLLはまたコントローラを含み、例えば低電力動作中に、基準入力及びフィードバック入力が同一の入力を受け取るように基準入力及びフィードバック入力の双方に信号を供給すべきかを決定する。以下の説明においては、本発明の一層完全なる説明を提供するために、数多くの詳細事項が説明される。しかしながら、当業者にとって明らかなように、本発明の実施形態はそれらの具体的詳細事項を用いずに実施されてもよい。また、本発明の実施形態を不明瞭にしないよう、周知の構造及び装置は詳細にではなくブロック図の形態で示すこととする。以下の詳細な説明の一部は、コンピュータメモリ内のデータビット上での処理のアルゴリズム及び記号表現に関して提示される。それらのアルゴリズム記述及び表現は、データ処理技術の当業者が自身の仕事の内容を他の当業者に最も効果的に伝えるために使用する手段である。ここでは、また一般的にも、アルゴリズムは、所望の結果をもたらす首尾一貫した一連のステップであると想定される。それらのステップは物理量の物理的な操作を必要とするものである。通常、必ずしもそうではないが、それらの量は、格納、伝送、結合、比較、及びその他の方法で操作されることが可能な電気信号又は磁気信号の形態を取る。折々、主に一般的な用法上の理由であるが、それらの信号をビット、値、要素、記号、文字、用語、数字又はこれらに類するものとして参照することが好都合であることが分かっている。しかしながら、留意すべきことには、それらの用語及び同様の用語は全て、適当な物理量に関連付けられるものであり、単にそれらの量に付される便利なラベルに過ぎない。以下の議論から明らかなように、特に断らない限り、この説明全体を通して、例えば処理、演算、計算、決定、表示又はこれらに類するものを用いた議論は、コンピュータシステムのレジスタ及びメモリ内で物理電子量として表されるデータを、コンピュータシステムのメモリ若しくはレジスタ又はその他のそのような情報記憶装置、情報伝送装置若しくは情報表示装置内で物理量として同様に表されるその他のデータへと操作変換するコンピュータシステム又は同様の電子計算装置の動作及び処理を意味する。本発明の実施形態はまた、ここでの処理を実行する装置にも関する。一部の装置は、必要とされる目的のために特別に構成されてもよいし、コンピュータに格納されたコンピュータプログラムによって選択的に動作あるいは再構成される汎用コンピュータを有していてもよい。そのようなコンピュータプログラムは、電子的な命令を記憶するのに適し且つ各々がコンピュータシステムバスに結合される、例えば以下に限られないが、フロッピー登録商標ディスク、光ディスク、CD-ROM、DVD-ROM及び磁気光ディスクなどの何らかの種類のディスク、読み出し専用メモリROM、ランダムアクセスメモリRAM、EPROM、EEPROM、NVRAM、磁気カード若しくは光カード、又は何らかの種類の媒体などの、コンピュータ読み取り可能記憶媒体に格納され得る。ここで提示されるアルゴリズム及び表示は、特定のコンピュータ又はその他の装置に本質的に関係するものではない。様々な汎用システムが、ここでの教示に従ったプログラムとともに使用されてもよく、あるいは、必要とされる方法ステップを実行することに一層特化された装置を構築する方が好都合なこともある。多様なそれらシステムに要求される構造は、以下の説明から明らかになる。また、特定のプログラミング言語を参照して本発明の実施形態を説明することはしない。認識されるように、ここに記載される本発明の教示を実装することには、多様なプログラミング言語が使用され得る。機械読み取り可能媒体は、機械例えば、コンピュータによって読み取り可能な形態で情報を記憶あるいは伝送する如何なる機構をも含む。例えば、機械読み取り可能媒体は、読み出し専用メモリROM、ランダムアクセスメモリRAM、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイスなどを含む。ここに記載される方法及び装置は、主に低電力DLLを参照して説明される。しかしながら、これら方法及び装置は、低電力DLLに限定されるものではなく、低電力PLLとともに実現されてもよい。また、低電力DLLは主にプロセッサコンピュータシステムを参照して説明される。低電力DLLは、例えば携帯電話、携帯情報端末、内蔵コントローラ、モバイルプラットフォーム、デスクトッププラットフォーム及びサーバプラットフォームなどの、集積回路装置又は集積回路システムの上に、あるいはそれらに結び付けて、実装されてもよい。概説低電力遅延ロックループDLLを参照して、DLL及びPLLに関する方法及び装置を提示する。一実施形態において、DLLは、位相差を決定するために、基準入力及びフィードバック入力を含んだ位相検出器を含む。DLLはまたコントローラを含み、例えば低電力動作中に、基準入力及びフィードバック入力が同一の入力を受け取るように基準入力及びフィードバック入力の双方に信号を供給すべきかを決定する。図1は、本発明の一実施形態に従った低電力遅延ロックループDLLのブロック図である。本発明を不明瞭にしないよう、例えばバス及び周辺機器などの数多くの関連コンポーネントは示されていない。図1を参照するに、DLLは、制御ロジック101、基準クロックrefclkマスクジェネレータ102、フィードバッククロックfbclkマスクジェネレータ103、カウンタ105、遅延ライン110、及びセルを含んでおり、該セルは、位相検出器PD181、チャージポンプCP182、NバイアスNbiasジェネレータ183、及びスタートアップ回路184を含んでいる。一実施形態において、DLLは、例えばckin143、ウィークロックweaklocken142、及びプログラム可能bwprogrammable_bw141などの入力を受信する。DLLの出力図示せずは、fbclk162を含んだ遅延ライン110からの出力を含む。一実施形態において、上述のユニットは別個のデバイスとして示される。これらのユニットのうちの一部又は全てが1つのデバイス内又はその他の複数のデバイス内に集積される他の実施形態も可能である。他の実施形態において、上述のユニットは、ハードウェア、ソフトウェア、又はそれらの組合せにてシステム全体に分散される。一実施形態において、位相検出器181、チャージポンプ182、Nバイアスジェネレータ183、スタートアップ回路184及び遅延ライン110は、従来のDLLのコンポーネントである。DLLはまたループフィルタを含み得る。一実施形態において、遅延ライン110は、入力クロックすなわち、ckin143を受信し、一組の等間隔のタップを生成するカスケード接続された複数の遅延段を用いて信号を遅延させる。個々の遅延素子での遅延は、バイアス電圧pbias187及びnbias188を用いて制御される。一実施形態において、同一の制御タップを用いて遅延ライン110内の各遅延段を制御することによって、等しい位相距離が可能である。一実施形態において、遅延ライン110は、与えられる入力に基づいて多相マルチフェーズ信号を生成する例えば、クロックサイクルが400psである場合、遅延ライン110は、相当たり約50psの等間隔の位相を有する8個の信号を生成する。一実施形態において、2つの名目上相等しいタップ例えばrefclk161及びfbclk162といった完全な基準クロックサイクルだけ遅延されるタップがrefclk_pfd155及びfbclk_pfd156として位相検出器181に送られる。これら名目上相等しいタップの間の位相誤差がチャージポンプ182及びループフィルタキャパシタによって積分されて、バイアス電圧が生成される。負帰還ループが、位相誤差を低減する方向に制御電圧ひいては、遅延ライン110の個々のバッファの遅延を調整する。一実施形態において、位相検出器181又は、位相周波数検出器は、基準クロックrefclk161とフィードバッククロックfbclk162との間の位相比較に応答して、Upアップ信号185及びDownダウン信号186を生成する。Up185及びDown186がチャージポンプ182を駆動し、チャージポンプ182が電圧を生成する。一実施形態において、Nバイアスジェネレータ183は、チャージポンプ182からのpbias電圧に基づいてnbias電圧を生成する。最初のセットアップにおいて、スタートアップ回路184がpbias187をゼロまで引き下げる。これにより、nbias188は最高値まで上昇させられる。nbias188がその最高値にある場合、遅延ライン110は最も高速な設定にセットされる。或る一定長さの時間の後、位相検出器181が有効イネーブルにされ、バイアス電圧の固定が解かれる。フィードバックループが、基準周波数にロックしようとする。一実施形態において、DLLは少なくとも2つのバイアス電圧セルを含む。pbias187の値は-0.25Vから0.65Vの範囲内にある。nbias188の値は0.35Vから0.65Vの範囲内にある。一実施形態において、回路がオフであるとき、pbias187はVDDまで引き上げられ、nbias188はVSS0まで引き下げられる。一実施形態において、より高い値のpbias187は遅延ライン110を低速化し、より高い値のnbias188は遅延ライン110を高速化する。一実施形態において、DLLは、弱いロックウィークロック状態低電力モードのうちの1つに出入りするための制御ロジック101を含む。制御ロジック101は、プログラム可能bwprogrammable_bw;pgm_bw141及びウィークロックweaklocken142を生成する。制御ロジック101はフィードバックループを弱くロックされた状態ここでは、ウィークロックモードと称するに置く。低電力動作一実施形態において、制御ロジック101は、高速なウェイクアップ及び再ロックを可能にするためにバイアス電圧をロック値の十分近くに維持しながら遅延ライン110をシャットダウンすることによって、非動作の期間中に消費される電力を低下させる。ウィークロックモード中、遅延ライン110は完全にシャットダウンされるが、ロック条件下のDLLの基準クロック入力refclk及びフィードバッククロック入力fbclkをまねるように、同じ信号クロック信号が、より低いクロックレートで、位相検出器181に送られる。一実施形態において、ウィークロックモードの間、基準クロック入力refclk及びフィードバッククロック入力fbclkの双方が無効ディセーブルにされる。一実施形態において、回路アーキテクチャに応じて、チャージポンプ182及び位相検出器181はパワーダウンされる。一実施形態において、遅延ライン110へのクロックがシャットダウンされ且つフィードバックループが無効にされるとき、バイアス電圧は、もはやアクティブに駆動されていないので、電源電圧のうちの一方に向かってリークする。高速な再ロックを支援するため、DLLが部分的あるいは完全にシャットダウンされるときであっても、pbias187及びnbias188の双方が、理想的な閉ループ値の非常に近くに維持される。一実施形態において、バイアス電圧は周期的にリフレッシュされる。一実施形態において、制御ロジック101は、位相検出器181の基準入力及びフィードバック入力refclk_pfd155及びfbclk_pfd156の双方にクロック信号を供給して、双方の入力が同一ソース供給源の入力を受け取るようにすべきかを決定する。制御ロジック101は、バイアスをオンにしたままにして、遅延ライン110及びその他の不要な回路をシャットダウンする。制御ロジック101は、ロックされたシステムをまねるように、ckin143より低い周波数の代替クロックを供給する。一実施形態において、制御ロジック101は、programmable_bw141及びweaklocken142を制御することによって、refclk_pfd155及びfbclk_pfd156のソースを制御する。一実施形態において、カウンタ105はクロック信号例えば、ckwklock160を生成する。制御ロジック101は、該クロック信号を受信してロック条件をまねるよう、programmable_bw141及びweaklocken142を用いることによってrefclk_pfd155及びfbclk_pfd156を設定する。例えば、weaklocken142がアサートされる場合、ckwklock160が位相検出器181のソースとなる。位相検出器181は、refclk_pfd155及びfbclk_pfd156からロック状態をまねて位相誤差のない相等しい信号を受信する。位相検出器181は相等しいUp185及びDown186を生成する。チャージポンプ182は、それぞれのバイアス電圧上に等量の電流を流し、バイアス電圧を安定に保つ。一実施形態において、カウンタ105は、通常動作中に使用されるクロックと比較して低い周波数のckwklock160を生成する。一実施形態において、他の手法が用いられて、位相検出器181、チャージポンプ182、又はこれら双方が無効にされる。基準クロックrefclkマスクジェネレータ102及びフィードバッククロックfbclkマスクジェネレータ103については、残りの図を更に参照して、より詳細に後述する。バイアス電圧一実施形態において、延長された期間にわたってDLLがシャットダウンされるとき、バイアス電圧のドリフト変動及び、それに伴うrefclk161/fbclk162間の位相誤差が生じ得る。一実施形態において、バイアス電圧のドリフトは、遅延ライン110からの元々のrefclk161及びfbclk162を用いてDLLを周期的にロックさせることによって補正あるいは抑制される。一実施形態において、制御ロジック101は、バイアス電圧を維持するためにDLLを周期的にターンオンする例えば、500nsごとに再ロックする。ここでは、この操作を高速ウェイクアップ又は高速再ロックとも称する。一実施形態において、DLLは、ウィークロックモードに戻る前の数クロックサイクルにおいて高速ウェイクアップを実行する。例えば、制御ロジック101は、プログラム可能なインターバルでDLL位相検出器181及びチャージポンプ182を含めてをターンオンして1以上のクロックサイクルにわたってrefclk161及びfbclk162を供給することで、有意なドリフトを防止し、あるいは、2つのバイアス電圧セルによって保持される電圧レベルを維持する。一実施形態において、回路アーキテクチャに応じて、チャージポンプ182及び位相検出器181はパワーダウンされる。一実施形態において、制御ロジック101は、遅延ライン110にクロックを供給し、その後、続くクロックサイクルにおいて、位相検出器181への入力を有効にしながら遅延ライン110を無効にする。従って、再ロック処理が1クロックサイクルで実行される。一実施形態において、バイアス電圧は適正値に近いものであり、故に、バイアス電圧をリファインするのに要するクロックサイクル数は少ない。一実施形態において、弱くロックされた状態からの退出時間は約10クロックサイクルである。例えば、pbias187が0.5VにあるときDLLはロックされる。一実施形態において、Vccに向かっての総リークがVssに向かっての総リークより高い場合、pbias187の値は増大方向にドリフトし始める。ある期間例えば、200nsの後、リーク量に応じて、pbias187は0.51Vとなり得る。制御ロジック101は、weaklocken142のアサートを解除して、DLLが再ロックを試みるようにする。数クロックサイクル内で、DLLは再ロックすることができ、pbias187の値が0.5Vに戻される。一実施形態において、DLLは1ns以内で再ロック高速リカバリすることができる。電力節減は、一部の実施形態において、約60-70である。これは、その他の回路が例えば25ns未満といった短期間だけパワーダウンされる場合であっても、DLLをパワーダウンすることを可能にする。ウィークロックモードがないと、DLLは、再ロックのために、制御電圧をチャージアップすることと、比較器を用いてチャージアップ処理を停止させることとを必要とする。図2は、本発明の一実施形態に従ったウィークロック動作の波形図である。図2を参照するに、信号群は、ckin201、wklocken202、refclk203、refclk_mask204、fbclk205、fbclk_mask206、refclk_pfd207、及びfbclk_pfd208を含んでいる。一実施形態において、これらの信号は、それぞれ、図1に関するckin143、weaklocken142、refclk161、refclk_mask151、fbclk162、fbclk_mask152、refclk_pfd155、及びfbclk_pfd156に対応する。一実施形態において、例えば、ウィークロックモードから退出するとき、遅延ライン110が有効にされる。なお、refclk161はfbclk162より1サイクル先行する。ウィークロック状態からのイグジットを受けて直ちに位相検出器181への入力がckwklock160からrefclk161及びfbclk162に切り換えられる場合、位相検出器181は、最初のrefclk203のエッジからfbclk205の対応するエッジまでのほぼ1クロックサイクルの位相誤差例えば、偽の位相誤差220を検出してしまい得る。位相検出器181は、偽の位相誤差220のために、誤ったように遅延を低減しようと試み得る。一実施形態において、refclkマスクジェネレータ102は、DLLがウィークロックモードから退出するときにrefclkパルス例えば、211を阻止マスクするための信号例えば、refclk_mask151を生成する。一実施形態において、refclk_mask204及びfbclk_mask206は、高速再ロックを支援するためにウェイクアップ中に位相誤差情報が保持されることを確実にする。一実施形態において、refclkマスクジェネレータ102は、少なくとも1クロックサイクルにわたって信号163を阻止するためのマスク信号を生成する。信号163図1は、weaklocken142がアサートされていない場合のrefclk161のソースである。一実施形態において、refclk_mask204は少なくとも、ウィークロックモードからのイグジット後の最初のクロックサイクルのrefclk203をマスクする。他の実施形態において、2つ以上のクロックサイクルのrefclk203が阻止される。一実施形態において、バイアス電圧のドリフト量に応じて、異なるクロック信号への切り換え時に誤作動が生じる虞がある。この誤作動の虞は、ckin201に基づいてではなくrefclk203及びfbclk205それぞれの立ち下がりエッジに基づいてrefclk_mask204及びfbclk_mask206を生成することによって回避される。図3は、本発明の一実施形態に従った周波数プログラム可能動作の波形図である。図3を参照するに、信号群は、ckin301、programmable_bw302、refclk303、refclk_mask304、fbclk305、fbclk_mask306、refclk_pfd307、及びfbclk_pfd308を含んでいる。一実施形態において、これらの信号は、それぞれ、図1に関するckin143、programmable_bw141、refclk161、refclk_mask151、fbclk162、fbclk_mask152、refclk_pfd155、及びfbclk_pfd156に対応する。一実施形態において、DLLは、通常動作中に位相検出器181の更新レートのデジタル制御を用いることによって、ループ帯域幅をプログラム可能であることを実現する。帯域幅プログラム可能機構を用いることにより、チャージポンプ182と同様の同じチャージポンプが用いられる新たな設計は必要ない。例えば、周波数を半分に低下させるため、1つおきのreclk303及びfbclk305例えば、パルス310及びパルス311が阻止されるように、refclk_mask304及びfbclk_mask306が生成される。その結果は、図4にrefclk_pdf307及びfbclk_pfd308として示されている。一実施形態において、DLLは要求される異なる帯域幅を生成するのに再利用可能である。一実施形態において、refclk_maskジェネレータ102及びfbclk_maskジェネレータ103は、信号の周波数を制御するために複数のクロックサイクルにわたってそれぞれrefclk303及びfbclk305を阻止するマスク信号を生成する。図4は、低電力遅延ロックループに関する処理の一実施形態のフロー図である。この処理は、ハードウェア回路、専用ロジックなど、ソフトウェア例えば、汎用コンピュータシステム又は専用機械上で実行されるもの、又はこれら双方の組合せを有し得る処理ロジックによって実行される。一実施形態において、この処理は、図1のDLLに関連して実行される。一実施形態において、このプロセスは、図5のコンピュータシステムに関連して実行される。一実施形態において、このプロセスは低電力PLLに関連して実行される。図4を参照するに、一実施形態において、処理ロジックは、周期信号を生成することによって開始する処理ブロック401。処理ロジックは、同一の周期信号を受信するように位相検出器の基準入力及びフィードバック入力の双方を設定すべきかを決定する処理ブロック402。一実施形態において、節電モードに応答して、処理ロジックは、電力節減のために遅延セルがパワーダウンされるときに位相検出器への入力として上記周期信号を使用すべきかを決定する。一実施形態において、処理ロジックは、遅延ライン内の複数の遅延段の遅延期間を調整する処理ブロック403。一実施形態において、遅延期間は少なくとも、位相検出器によって生成される位相差に基づく。一実施形態において、処理ロジックは、高速再ロックを周期的に実行すべきかを決定する処理ブロック404。例えば、高速再ロックが2つ以上のクロックサイクルにわたって実行されて、バイアス電圧セルによって保持される電圧レベルが維持される。処理ロジックは、高速再ロックにおいて、基準入力及びフィードバック入力を、それぞれ、第1の遅延セルからの信号及び規定の遅延セルからの信号を受信するように設定する。一実施形態において、処理ロジックは、基準入力で受信される周期信号を少なくとも1クロックサイクルにわたって阻止するマスク信号を生成する処理ブロック405。一実施形態において、基準入力で受信される周期信号は、フィードバック入力で受信される周期信号よりおよそ1クロックサイクル先行する。一実施形態において、処理ロジックは、出力信号の周波数を制御するために複数のクロックサイクルにわたって周期的なクロック信号を阻止するマスク信号を生成すべきかを決定する処理ブロック406。図5は、本発明の一実施形態とともに使用されるコンピュータシステムの一例を示している。プロセッサ705は、レベル1L1キャッシュメモリ706、レベル2L2キャッシュメモリ710及びメインメモリ715からのデータにアクセスする。一実施形態において、キャッシュメモリ710は2つ以上のプロセッサコアの共有キャッシュである。一実施形態において、メモリ/グラフィックコントローラ716、IOコントローラ717、又はこれらの組合せが、プロセッサ705に集積される。一実施形態において、メモリ/グラフィックコントローラ716の一部、IOコントローラ717の一部、又はこれらの組合せが、プロセッサ705に集積される。プロセッサ705は如何なる数の処理コアを有していてもよい。しかしながら、本発明の他の実施形態は、システム内の他のデバイス内に実装されてもよく、あるいは、ハードウェア、ソフトウェア又はこれらの組合せにてシステム全体に分散されてもよい。メインメモリ715は、例えばダイナミックランダムアクセスメモリDRAM、ハードディスクドライブHDD720、NVRAM技術に基づくソリッドステートディスク725、又はネットワークインタフェース730若しくは無線インタフェース740を介してこのコンピュータシステムから遠隔に配置された様々な記憶装置及び技術を含むメモリ資源などの、様々なメモリ資源にて実装され得る。キャッシュメモリは、プロセッサ内、あるいは例えばプロセッサのローカルバス707上などのプロセッサの近傍、の何れかに置かれ得る。また、キャッシュメモリは、例えば6トランジスタ6Tセル又は同等以上の高速アクセス速度を有するその他のメモリセルなどの比較的高速なメモリセルを含み得る。しかしながら、本発明の他の実施形態は、図5のシステム内のその他の回路、論理装置又はデバイス内に存在してもよい。また、本発明の他の実施形態は、図5に例示した幾つかの回路、論理装置又はデバイスにわたって分散されてもよい。本発明は、上述の実施形態に限定されるものではなく、添付の請求項の精神及び範囲内で変更及び代替を加えて実施されることができる。例えば、認識されるべきことには、本発明はあらゆる種類の半導体集積回路ICチップとともに使用されるように適用可能である。それらのICチップの例には、以下に限られないが、プロセッサ、コントローラ、チップセットコンポーネント、プログラマブルロジックアレイPLA、メモリチップ、ネットワークチップ、又はこれらに類するものが含まれる。また、認識されるべきことには、典型的な大きさ/モデル/値/範囲が与えられていることがあるが、本発明の実施形態はそれらに限定されるものではない。時間とともに製造技術例えば、フォトリソグラフィが成熟していくにつれて、より小さいサイズのデバイスが製造され得ることが予期される。以上の説明を読んだ当業者には間違いなく本発明の実施形態の数多くの改変及び変更が明らかになるであろうが、理解されるように、例示として図示して説明した如何なる特定の実施形態も、限定として見なされるべきでない。故に、様々な実施形態の細部への言及は、本発明に本質的であると考えられる特徴のみを記載するものである請求項の範囲を限定するものではない。