主面を有する基板と、前記基板の前記主面上に設けられた導電層と、前記導電層上にそれぞれ交互に積層された複数の絶縁層と複数の電極層とを有する積層体と、前記積層体を貫通して形成されたホールの側壁に設けられた、電荷蓄積膜を含むメモリ膜と、前記ホール内における前記メモリ膜の内側に設けられた一対の柱状部と、前記導電層内に設けられ、前記一対の柱状部のそれぞれの下端を連結する連結部とを有するチャネルボディと、を備え、前記電極層は前記基板の前記主面に対して傾き、前記連結部が設けられた領域の外側の部分から前記連結部が設けられた領域の上に位置する部分に向かって下り傾斜し、前記メモリ膜及び前記チャネルボディの前記柱状部は前記電極層が傾いている部分を貫通し、前記電極層における前記メモリ膜を介して前記チャネルボディの前記柱状部に対向する部分のゲート長は、前記電極層の膜厚よりも大きい半導体記憶装置。主面を有する基板と、前記基板の前記主面上に設けられた導電層と、前記導電層上にそれぞれ交互に積層された複数の絶縁層と複数の電極層とを有する積層体と、前記積層体を貫通して形成されたホールの側壁に設けられた、電荷蓄積膜を含むメモリ膜と、前記ホール内における前記メモリ膜の内側に設けられた一対の柱状部と、前記導電層内に設けられ、前記一対の柱状部のそれぞれの下端を連結する連結部とを有するチャネルボディと、を備え、前記電極層は前記基板の前記主面に対して傾いており、前記メモリ膜及び前記チャネルボディの前記柱状部は前記電極層が傾いている部分を貫通している半導体記憶装置。前記電極層における前記メモリ膜を介して前記チャネルボディの前記柱状部に対向する部分のゲート長は、前記電極層の膜厚よりも大きい請求項2記載の半導体記憶装置。基板の主面上に設けられた導電層に溝を形成する工程と、前記溝における開口側の側壁と前記導電層の上面との間に段差を形成して、前記溝内にに犠牲膜を埋め込む工程と、前記段差を被覆するように、前記導電層上及び前記犠牲膜上に第1の絶縁層を形成する工程と、前記第1の絶縁層上に、前記基板の前記主面に対して傾いた複数の電極層と、前記基板の前記主面に対して傾いた複数の第2の絶縁層とを交互に積層する工程と、前記第1の絶縁層、前記複数の電極層および前記複数の第2の絶縁層を含む積層体を貫通して前記犠牲膜に達する一対のホールを形成する工程と、前記犠牲膜を前記ホールを通じてエッチングして除去し、前記溝内における前記第1の絶縁層の下に、前記一対のホールのそれぞれの下端とつながった空間を形成する工程と、前記ホールの側壁に電荷蓄積膜を含むメモリ膜を形成する工程と、前記ホール内における前記メモリ膜の内側および前記空間に、チャネルボディを形成する工程と、を備えた半導体記憶装置の製造方法。前記段差を形成する工程は、前記溝内を充填しつつ前記溝の前記開口よりも上方および前記導電層の上面上に、前記犠牲膜を形成する工程と、前記犠牲膜の上面をエッチングにより前記導電層側に向けて後退させ、前記導電層の上面を露出させるとともに、前記溝内に充填された前記犠牲膜における前記開口側の部分を除去する工程と、を有する請求項4記載の半導体記憶装置の製造方法。半導体記憶装置のコスト低減と信頼性向上の両立を図る。実施形態によれば、半導体記憶装置は、主面を有する基板と、前記基板の前記主面上に設けられた導電層と、積層体と、メモリ膜と、チャネルボディと、を備えている。前記積層体は、前記導電層上にそれぞれ交互に積層された複数の絶縁層と複数の電極層とを有する。前記メモリ膜は、前記積層体を貫通して形成されたホールの側壁に設けられ、電荷蓄積膜を含む。前記チャネルボディは、前記ホール内における前記メモリ膜の内側に設けられた一対の柱状部と、前記導電層内に設けられ、前記一対の柱状部のそれぞれの下端を連結する連結部とを有する。前記電極層は前記基板の前記主面に対して傾いている。前記メモリ膜及び前記チャネルボディの前記柱状部は前記電極層が傾いている部分を貫通している。以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。図1は、実施形態の半導体記憶装置におけるメモリセルアレイの模式断面図である。図2は、図1におけるメモリセルが設けられた部分の拡大断面図である。基板11の主面上には、絶縁層12を介してバックゲート13が設けられている。バックゲート13は、導電層であり、例えば不純物が添加され導電性を有するシリコン層を用いることができる。基板11は、例えばシリコン基板を用いることができ、基板11の表面には図示しない周辺回路が形成されている。バックゲート13上には、第1の絶縁層以下、単に絶縁層ともいう16が設けられている。バックゲート13には、後述するように溝14が形成され、その溝14内における開口側の上部にも絶縁層16が設けられている。バックゲート13に溝14が形成されることで、バックゲート13の表面に凹凸が形成される。すなわち、バックゲート13の上面と、溝14における開口側の側壁との間に段差が形成される。絶縁層16は、その段差を被覆するように形成される。絶縁層16の下地が平坦でないため、絶縁層16の膜厚を適切に制御することで、絶縁層16の上面に傾斜をつけることが可能になる。すなわち、絶縁層16の上面は、基板11の主面に対して傾いている。図1に示す例では、絶縁層16は、溝14が形成された領域の外側の部分から、溝14が形成された領域の上に位置する部分に向かって下り傾斜している。その絶縁層16上には、複数の電極層WLと、複数の第2の絶縁層以下、単に絶縁層ともいう17とが、それぞれ交互に積層されている。電極層WLは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。絶縁層17は、例えばシリコン酸化物を含むTEOStetraethoxysilane層を用いることができる。絶縁層16は、前述したように、基板11の主面に対して傾斜した部分を有する。その傾斜部分の上に設けられる電極層WL及び絶縁層17も基板11の主面に対して傾斜する。絶縁層16と同様、図1に示す例では、電極層WL及び絶縁層17は、溝14が形成された領域の外側の部分から、溝14が形成された領域の上に位置する部分に向かって下り傾斜している。電極層WLの膜厚を適切に制御することにより、電極層WLの膜厚は均一にしつつ、電極層WLを基板11の主面に対して傾けることができる。電極層WLの成膜条件成膜材料種、成膜時間、成膜室内圧力、成膜室内へのガス導入量、基板温度などの制御により、電極層WLの膜厚を制御することができる。電極層WLの層数は任意であり、図1に例示する4層に限らない。電極層WLは、絶縁物26によって、複数に分断されている。例えば、図1において最も左側の最上層の電極層WLの上および最も右側の最上層の電極層WLの上には、絶縁層17を介して、電極層WLとは異なる機能の他の電極層としてドレイン側選択ゲートSGDが設けられている。ドレイン側選択ゲートSGDは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。ドレイン側選択ゲートSGDの下層の絶縁層17は、基板11の主面に対して傾斜している。したがって、ドレイン側選択ゲートSGDも基板11の主面に対して傾斜している。図1に示す例では、ドレイン側選択ゲートSGDは、溝14が形成された領域の外側の部分から、溝14が形成された領域の上に位置する部分に向かって下り傾斜している。図1においてドレイン側選択ゲートSGDを含む積層体と対をなす積層体における最上層の電極層WLの上には、絶縁層17を介して、電極層WLとは異なる機能の他の電極層としてソース側選択ゲートSGSが設けられている。ソース側選択ゲートSGSは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。ソース側選択ゲートSGSの下層の絶縁層17は、基板11の主面に対して傾斜している。したがって、ソース側選択ゲートSGSも基板11の主面に対して傾斜している。図1に示す例では、ソース側選択ゲートSGSは、溝14が形成された領域の外側の部分から、溝14が形成された領域の上に位置する部分に向かって下り傾斜している。ドレイン側選択ゲートSGD及びソース側選択ゲートSGSの膜厚を適切に制御することにより、ドレイン側選択ゲートSGD及びソース側選択ゲートSGSの膜厚は均一にしつつ、ドレイン側選択ゲートSGD及びソース側選択ゲートSGSを基板11の主面に対して傾けることができる。ドレイン側選択ゲートSGD及びソース側選択ゲートSGSの成膜条件成膜材料種、成膜時間、成膜室内圧力、成膜室内へのガス導入量、基板温度などの制御により、ドレイン側選択ゲートSGD及びソース側選択ゲートSGSの膜厚を制御することができる。ソース側選択ゲートSGS上には、絶縁層18を介して、ソース線SLが設けられている。ソース線SLは、例えば金属層を用いることができる。ドレイン側選択ゲートSGD上には、絶縁層18、63、62を介して、金属配線であるビット線BLが設けられている。ビット線BLは、図1において紙面を貫く方向に複数本並列されている。各々のビット線BLは、図1において横方向に延びている。ビット線BLとソース線SLとの間には、絶縁層62が介在している。バックゲート13及びこのバックゲート13上の積層体には、図5aに示すように、一対のホール21a、21bと、空間22とを含むU字状のメモリホールが複数形成される。ホール21a及びホール21bは、選択ゲートドレイン側選択ゲートSGDまたはソース側選択ゲートSGS及びその下の電極層WLを含む積層体を貫通している。それら一対のホール21a及びホール21bのそれぞれの下端は、バックゲート13内に形成された空間22につながり、ホール21a、ホール21b及び空間22はU字状のメモリホールを構成する。メモリホールの内部には、図1に示すように、U字状のチャネルボディ40が設けられている。チャネルボディ40は、例えばシリコン膜を用いることができる。チャネルボディ40と、メモリホールの内壁との間にはメモリ膜30が設けられている。ドレイン側選択ゲートSGDとチャネルボディ40との間にはゲート絶縁膜51が設けられている。ソース側選択ゲートSGSとチャネルボディ40との間にはゲート絶縁膜52が設けられている。なお、メモリホール内のすべてをチャネルボディ40で埋める構造に限らず、メモリホールの中心軸側に空洞部が残るようにチャネルボディ40を形成してもよい。あるいは、そのチャネルボディ40内側の空洞部に絶縁物を埋め込んだ構造であってもよい。チャネルボディ40は、前述したホール21a及び21bのそれぞれの内部に設けられた一対の柱状部41と、バックゲート13内の空間22内に設けられた連結部42とを有する。一対の柱状部41のそれぞれの下端は、連結部42につながっている。メモリ膜30及びチャネルボディ40の柱状部41は、電極層WLが基板11の主面に対して傾いている部分を貫通している。図1に示す例では、電極層WLは、連結部42が設けられた領域の外側の部分から、連結部42が設けられた領域の上に位置する部分に向かって下り傾斜している。メモリ膜30は、図2に示すように、第1の絶縁膜としてブロック膜31、電荷蓄積膜32、および第2の絶縁膜としてトンネル膜33を有する。各電極層WLとチャネルボディ40との間には、電極層WL側から順にブロック膜31、電荷蓄積膜32およびトンネル膜33が設けられている。ブロック膜31は電極層WLに接し、トンネル膜33はチャネルボディ40に接し、ブロック膜31とトンネル膜33との間に電荷蓄積膜32が設けられている。チャネルボディ40はメモリセルトランジスタMCにおけるチャネルとして機能し、電極層WLはコントロールゲートとして機能し、電荷蓄積膜32はチャネルボディ40から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ40と各電極層WLとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルMCが形成されている。実施形態の半導体記憶装置は、データの消去書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。メモリセルMCは、例えばチャージトラップ型のメモリセルMCである。電荷蓄積膜32は、電荷を捕獲するトラップサイトを多数有し、例えばシリコン窒化膜を用いることができる。トンネル膜33は、例えばシリコン酸化膜を用いることができ、電荷蓄積膜32にチャネルボディ40から電荷が注入される際、または電荷蓄積膜32に蓄積された電荷がチャネルボディ40へ拡散する際に電位障壁となる。ブロック膜31は、例えばシリコン酸化膜を用いることができ、電荷蓄積膜32に蓄積された電荷が、電極層WLへ拡散するのを防止する。図1に示されるドレイン側選択ゲートSGD、チャネルボディ40及びそれらの間のゲート絶縁膜51は、ドレイン側選択トランジスタを構成する。そのドレイン側選択トランジスタにおけるチャネルボディ40は、絶縁層62、63を貫通するプラグ61を介して、ビット線BLと接続されている。ソース側選択ゲートSGS、チャネルボディ40及びそれらの間のゲート絶縁膜52は、ソース側選択トランジスタを構成する。そのソース側選択トランジスタにおけるチャネルボディ40は、ソース線SLと接続されている。バックゲート13、このバックゲート13内に設けられたチャネルボディ40及びメモリ膜30は、バックゲートトランジスタを構成する。ドレイン側選択トランジスタとバックゲートトランジスタとの間には、各電極層WLをコントロールゲートとするメモリセルMCが複数設けられている。同様に、バックゲートトランジスタとソース側選択トランジスタとの間にも、各電極層WLをコントロールゲートとするメモリセルMCが複数設けられている。それら複数のメモリセルMC、ドレイン側選択トランジスタ、バックゲートトランジスタおよびソース側選択トランジスタは、チャネルボディ40を通じて直列接続され、U字状の1つのメモリストリングを構成する。このメモリストリングが、図1において横方向、および紙面を貫く方向に複数配列されている。したがって、複数のメモリセルが3次元配列されている。一般に、電極層WLの積層数を増やすほど記憶容量は増大するが、それに伴い電極層WLを成膜するコストが増大する。各電極層WLの膜厚を薄くすると、成膜コストを低減することができる。ここで、比較例として、電極層が基板の主面に対して平行に設けられた構造の場合、電極層WLの膜厚を薄くすると、メモリセルトランジスタのゲート長が短くなり信頼性の低下が懸念される。これに対して、実施形態によれば、電極層WLを基板11の主面に対して傾けて積層している。電極層WLを傾けることで、電極層WLを基板11の主面に対して平行に設けた場合と膜厚は変えずに、メモリセルMCのゲート長を長くすることができ、製造コストの低減と信頼性の向上を両立させることができる。実施形態によれば、電極層WLにおけるメモリ膜30を介してチャネルボディ40の柱状部41に対向する部分のゲート長図2におけるaは、電極層WLの膜厚図2におけるbよりも大きい。図2において電極層WLのゲート長方向aと膜厚方向bとがなす角度θを例えば45°とした場合、膜厚bは、ゲート長aに対して1/cosθ倍、すなわち約0.71倍となる。したがって、ゲート長aと膜厚bとが同じ比較例の構造に比べて、電極層WLの成膜コストを約3/4弱に抑えることができる。次に、図3a~図6bを参照して、実施形態の半導体記憶装置の製造方法について説明する。以下の説明では、メモリセルアレイの形成方法について説明する。図3aに示すように、基板11上に絶縁層12を介してバックゲート13が形成される。バックゲート13上には、図示しないレジストマスクが形成され、そのレジストマスクを用いたエッチングにより、バックゲート13に、図3bに示す溝14が形成される。溝14内には、図3cに示す犠牲膜15が設けられる。犠牲膜15は、例えばシリコン窒化膜を用いることができる。具体的には、まず、図3cにおいて1点鎖線で表すように、溝14内を充填しつつ溝14の開口よりも上方およびバックゲート13の上面上に犠牲膜15を堆積させる。その後、犠牲膜15の上面をエッチングによりバックゲート13側に向けて後退させ、バックゲート13の上面を露出させるとともに、溝14内に充填された犠牲膜15における開口側の部分を除去する。隣接する溝14と溝14との間のバックゲート13の上面は露出される。また、溝14内において開口側の上部よりも下底部側の部分には犠牲膜15が残るように、犠牲膜15のエッチング量が制御される。この結果、バックゲート13の表面側に凹凸が形成される。すなわち、溝14における開口側の側壁と、バックゲート13の上面との間に段差が形成される。その段差を被覆するように、図4aに示すように、バックゲート13上及び犠牲膜15上に絶縁層16が形成される。バックゲート13の表面側は平坦でなく凹凸が形成されている。したがって、絶縁層16の膜厚を適切に制御することで、絶縁層16にもバックゲート13の凹凸を反映した凹凸を形成することができる。すなわち、絶縁層16において、溝14の上方の部分は相対的に凹み、溝14と溝14との間のバックゲート13の凸部の上方の部分は相対的に盛り上がる。したがって、絶縁層16の上面に、基板11の主面に対して傾いた傾斜面が形成される。絶縁層16上には、複数の電極層WL及び複数の絶縁層17を含む積層体が形成される。電極層WLと絶縁層17とは交互に積層され、絶縁層17は電極層WL間に介在される。上記積層体の下地である絶縁層16の上面は、前述したように平坦ではなく傾斜面を有する。したがって、電極層WL及び絶縁層17の膜厚を適切に制御することで、電極層WL及び絶縁層17を、絶縁層16の上面の傾斜に合わせて形成することができる。すなわち、電極層WL及び絶縁層17を、膜厚は均一にしつつ、基板11の主面に対して傾斜させることができる。例えば、電極層WLにおいて、溝14の上方の部分は相対的に凹み、溝14と溝14との間のバックゲート13の凸部の上方の部分は相対的に盛り上がる。同様に、絶縁層17において、溝14の上方の部分は相対的に凹み、溝14と溝14との間のバックゲート13の凸部の上方の部分は相対的に盛り上がる。最上層の電極層WL上には、絶縁層17を介して、前述したドレイン側選択ゲートSGDまたはソース側選択ゲートSGSとなる選択ゲートSGを形成する。選択ゲートSGについても、その膜厚を適切に制御することで、下層の積層体上面の傾斜に合わせて形成することができる。すなわち、選択ゲートSGを、膜厚は均一にしつつ、基板11の主面に対して傾斜させることができる。例えば、選択ゲートSGにおいて、溝14の上方の部分は相対的に凹み、溝14と溝14との間のバックゲート13の凸部の上方の部分は相対的に盛り上がる。選択ゲートSG上には絶縁層18が形成され、その絶縁層18の上面は、例えばCMPChemicalMechanicalPolishing法により平坦化される。バックゲート13上の前述した積層体には、図4bに示すように、ホール21a、21bが形成される。ホール21a、21bは、例えば、図示しないマスクを用いたRIEReactiveIonEtching法で形成される。ホール21a、21bの下端は犠牲膜15に達し、ホール21a、21bの底部に犠牲膜15が露出する。その犠牲膜15は、例えばウェットエッチングによりホール21a、21bを通じて除去される。犠牲膜15の除去により、図5aに示すように、バックゲート13に形成された前記溝14内における絶縁層16の下に空間22が形成される。一対のホール21a、21bのそれぞれの下端が空間22につながり、1つのU字状のメモリホールが形成される。そのメモリホールの内壁には、図5bに示すように、前述したメモリ膜30が形成される。さらに、メモリホール内におけるメモリ膜30の内側に、チャネルボディ40が形成される。以上の工程で得られた積層体には、図6aに示すように、スリット25が形成される。スリット25は、チャネルボディ40における一対の柱状部41の間に形成され、そのスリット25の底は絶縁層16に達する。また、スリット25は、隣接するメモリストリングを分断し、そのスリット25の底はバックゲート13の凸部の上面に達する。スリット25は、選択ゲートSGを、ドレイン側選択ゲートSGDとソース側選択ゲートSGSとに分断する。また、スリット25は、電極層WLを、レイン側選択ゲートSGD側のブロックと、ソース側選択ゲートSGS側のブロックとに分断する。スリット25内には、図6bに示すように、絶縁物26が埋め込まれる。絶縁物26は、例えば、シリコン酸化物、シリコン窒化物などを用いることができる。その後、図1に示すソース線SL、ビット線BLなどが形成される。実施形態によれば、バックゲート13の溝14に設ける犠牲膜15のエッチバック量を制御することで、電極層WLを含む積層体の下地となる層の上面を基板11の主面に対して傾斜させることができる。U字状メモリストリングを形成する既存のプロセスに対して工程数の追加はない。したがって、コスト上昇を抑えつつ、容易に複数の電極層WLを基板11の主面に対して傾斜させて積層させることができる。なお、図4bに示すホール21a、21bを形成するときに、スリット25も同時に形成してもよい。その後、ホール21a、21bおよびスリット25内に絶縁物を埋め込む。そして、ホール21a、21b内の絶縁物を除去した後、ホール21a、21bを通じてエッチングにより犠牲膜15を除去し、U字状のメモリホールを形成する。以降、前述した実施形態と同様に、メモリホール内に、メモリ膜30およびチャネルボディ40の形成を続けることができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。