"不揮発性メモリNVM領域と、前記NVM領域と重ならない非NVM領域とを有する半導体基板の上にNVMのゲートスタックを形成するための方法において、前記NVM領域及び前記非NVM領域において、前記半導体基板上に選択ゲート層を形成する工程と、前記NVM領域及び前記非NVM領域における前記選択ゲート層を同時にエッチングする工程であって、前記NVM領域における選択ゲート層をエッチングする工程が前記選択ゲート層の第1部分を前記NVM領域に残ることを生じる、前記NVM領域における選択ゲート層をエッチングする工程と、前記NVM領域及び前記非NVM領域において、前記基板の上方に、かつ前記選択ゲート層の前記第1部分の上方に電荷蓄積層を形成する工程と、前記NVM領域及び前記非NVM領域において前記電荷蓄積層上に制御ゲート層を形成する工程と、前記NVM領域及び前記非NVM領域において前記制御ゲート層を同時にエッチングする工程と、前記選択ゲート層の前記第1部分上に前記電荷蓄積層の部分が生じ、前記選択ゲート層の前記第1部分の側壁と重なり、かつ前記電荷蓄積層の部分上に前記制御ゲート層の部分が生じるように、前記NVM領域及び前記非NVM領域において前記電荷蓄積層を同時にエッチングする工程と、前記選択ゲート層の前記第1部分、前記電荷蓄積層の部分、制御ゲート層の部分を用いてスプリットゲートデバイスを形成する工程と、を備える、方法。前記非NVM領域の前記選択ゲート層はタイリングフィーチャ上に形成される、請求項1に記載の方法。前記非NVM領域の前記選択ゲート層はアクティブ回路フィーチャ上に形成される、請求項1に記載の方法。前記非NVM領域における前記選択ゲート層をエッチングする工程の結果、前記選択ゲート層の第2部分を前記非NVM領域に残す、請求項1に記載の方法。前記第2部分はダミーフィーチャである、請求項4に記載の方法。前記電荷蓄積層をエッチングする工程、及び前記制御ゲート層を非NVM領域にエッチングする工程は、ダミーフィーチャの上面が露出されるように行う、請求項5に記載の方法。前記第2部分はアクティブ回路フィーチャである、請求項4に記載の方法。前記NVM領域に選択ゲート層及び前記非NVM領域から前記選択ゲート層を同時にエッチングする工程は、前記選択ゲートが非NVM領域から完全に除去されるように実行される、請求項1に記載の方法。前記半導体基板は論理領域を含み、前記選択ゲート層を形成する工程は、前記論理領域における基板上に形成されるように行われ、前記電荷蓄積層を形成する工程は、前記論理領域の前記選択ゲート層上に前記電荷蓄積層が形成されるように行われ、前記制御ゲート層を形成する工程は、前記論理領域の前記電荷蓄積層上に前記制御ゲート層が形成されるように行われる、請求項1に記載の方法。前記NVM領域における前記選択ゲート層及び前記非NVM領域における前記選択ゲート層を同時にエッチングする工程では、前記論理領域における前記選択ゲート層をエッチングしない、請求項9に記載の方法。前記制御ゲート層を同時にエッチングする工程は、前記制御ゲート層を前記論理領域から除去するように行い、前記電荷蓄積層を同時にエッチングする工程は、前記電荷蓄積層を前記論理領域からするように行う、請求項10に記載の方法。前記電荷蓄積層を同時にエッチングした後、論理デバイスゲートを形成するために前記論理領域における前記選択ゲート層をパターニングする、請求項11に記載の方法。NVM領域と、前記NVM領域と重ならない非NVM領域とを有する半導体基板上に不揮発性メモリNVMのゲートスタックを形成するための方法において、前記NVM領域及び前記非NVM領域における前記半導体基板上の、タイリングフィーチャ上に選択ゲート層を形成する工程と、前記NVM領域の前記選択ゲート層及び前記非NVM領域の前記選択ゲート層を同時にエッチングする工程であって、前記非NVM領域における前記選択ゲート層をエッチングすることによって前記タイリングフィーチャを露出し、かつ前記NVM領域における前記選択ゲート層をエッチングすることによって前記NVM領域に前記選択ゲート層の第1部分を残す、前記NVM領域と前記非NVM領域の前記選択ゲート層を同時にエッチングする工程と、前記NVM領域及び前記非NVM領域の前記基板上において、前記選択ゲート層の前記第1部分上に電荷蓄積層を形成する工程と、前記NVM領域及び前記非NVM領域の前記基板上に前記電荷蓄積層を形成する工程と、前記NVM領域及び前記非NVM領域の前記電荷蓄積層上に制御ゲート層を形成する工程と、前記NVM領域の制御ゲート層及び前記非NVM領域の制御ゲート層を同時にエッチングする工程と、前記NVM領域及び前記非NVM領域における前記電荷蓄積層を同時にエッチングする工程であって、前記非NVM領域における前記電気蓄積層及び前記制御ゲート層をエッチングする工程によって前記タイリングフィーチャを露出し、前記NVM領域における前記選択ゲート層をエッチングする工程によって、前記選択ゲート層の前記第1部分上に前記電荷蓄積層の部分が生じ、前記選択ゲート層の前記第1部分の側壁と重なり、かつ前記電荷蓄積層の部分上に前記制御ゲート層の部分が生じる、前記NVM領域及び前記非NVM領域における前記電荷蓄積層を同時にエッチングする工程と、前記選択ゲート層、前記電荷蓄積層の前記部分、前記制御ゲート層の前記部分を用いてスプリットゲートデバイスを形成する工程とを備える、方法。前記非NVM領域における前記選択ゲート層をエッチングする工程によって、前記選択ゲート層の第2部分を前記非NVM領域に残し、前記第2部分はダミーフィーチャである、請求項13に記載の方法。前記非NVM領域における前記電荷蓄積層及び前記制御ゲート層をエッチングする工程は、前記ダミーフィーチャの上面を露出するように行う、請求項14に記載の方法。前記ダミーフィーチャは前記タイリングフィーチャ上に形成される、請求項14記載の方法。NVM領域と、前記NVM領域と重ならない非NVM領域と、論理領域とを有する半導体基板上に不揮発性メモリNVMのゲートスタックを形成するための方法において、前記NVM領域、前記非NVM領域、前記論理領域において、前記半導体基板上に選択ゲート層を形成する工程と、前記NVM領域の前記選択ゲート層及び前記非NVM領域の前記選択ゲート層を同時にエッチングする工程であって、前記NVM領域の前記選択ゲート層をエッチングする工程によって、前記選択ゲート層の第1部分を前記NVM領域に残す、前記NVM領域の前記選択ゲート層及び前記非NVM領域の前記選択ゲート層を同時にエッチングする工程と、前記NVM領域、前記非NVM領域、前記論理領域において、前記半導体基板上に電荷蓄積層を形成する工程であって、前記電荷蓄積層は前記選択ゲート層の前記第1部分上に形成される、前記NVM領域、前記非NVM領域、前記論理領域において、前記半導体基板上に電荷蓄積層を形成する工程と、前記NVM領域、前記非NVM領域、前記論理領域において、前記電荷蓄積層上に制御ゲート層を形成する工程と、前記NVM領域、前記非NVM領域、前記論理領域の前記制御ゲート層を同時にエッチングする工程と、前記NVM領域、前記非NVM領域、前記論理領域の前記電荷蓄積ゲート層を同時にエッチングする工程であって、前記NVM領域の前記選択ゲート層をエッチングする工程の結果、前記選択ゲート層の前記第1部分上に前記電荷蓄積層の部分が生じ、前記選択ゲート層の前記第1部分の側壁と重なり、かつ前記電荷蓄積層の部分上に前記制御ゲート層の部分が生じる、前記NVM領域、前記非NVM領域、前記論理領域の前記電荷蓄積ゲート層を同時にエッチングする工程と、前記選択ゲート層の前記第1部分、前記電荷蓄積層の前記部分、前記制御ゲート層の前記部分を用いてスプリットゲートを形成する工程と、前記論理領域の前記選択ゲート層を用いて論理デバイスゲートを形成する工程とを備える、方法。前記論理デバイスゲートを形成する工程は、前記電荷蓄積層を同時にエッチングする工程の後に、前記論理デバイスゲートを形成するために前記論理領域における前記選択ゲート層をパターニングすることを含む、請求項17記載の方法。前記NVM領域における前記選択ゲート層及び前記非NVM領域における前記選択ゲート層を同時にエッチングする工程は前記論理領域における前記選択ゲート層をエッチングしない、請求項17記載の方法。前記非NVM領域におけるアクティブ回路フィーチャ上に前記選択ゲート層を形成するように前記非NVM領域における前記半導体基板上に前記選択ゲート層を形成する工程を行う、請求項17記載の方法。従って、改善されたパターニングを生じるように上述の問題を考慮するNVMのゲートスタックをパターニングを提供することが望ましい。一実施形態によると、ダミーゲートスタックを含む犠牲領域は、不揮発性メモリNVMアレイが配置された領域と異なる領域に形成される。NVMスタックに使用された実際のNVMゲートスタックを模倣する態様でダミーゲートスタックを使用することが可能である。NVMゲートスタックのエッチングの間、両方のスタックのエッチングの終点が同時に起こるようにダミーゲートスタックもエッチングされる。これはパターニングのエッチングである場合も、そうでない場合もあるので、エッチング後に、ダミーゲートスタックは残留する部分を有することも有しないこともある。加えられた終点指示材料がエッチングの終了時に露出されることによって、NVMゲートスタックの終点検出を改善することを可能にする。また、パターニングを用いるエッチングにおいて、ダミーゲートスタックをエッチングした後、他のタイリングのフィーチャを残すことも可能である。これは、以下の説明及び図面を参照することによって、より明確に理解することができる。図1は、NVMアレイ12、SRAMアレイ14、論理回路16、アナログ回路18、論理回路20、及び複数のダミーゲートスタック22を有する集積回路10の上面図を示す。ダミーゲートスタック22は回路ブロックの間または回路ブロックの内部に配置されることが可能である。代表的ダミーゲートスタック26は論理回路20に示す。同様に、代表的なNVMゲートスタック24はNVMアレイ12に示される。図2は、処理の初期の工程におけるでNVMゲートスタック24及びダミーゲートスタック26の断面図を示す。図2が、シリコンから形成されることが可能な基板28と、ダミーゲートスタック26のためにアクティブ領域を包囲する分離領域30と分離領域30は浅いトレンチ分離STI領域であることが可能である、アクティブ領域上に形成され、かつ分離領域30に取り囲まれているダミー誘電体32と、NVMゲートスタック24用のゲート誘電体34とを含む。図3は、導電材料層38を形成し、導電材料層36を形成するように導電材料を堆積し、それをパターニングした後のNVMゲートスタック24及びダミーゲートスタック26を示す。導電材料層36,38はポリシリコンであってもよい。導電材料層36,38は従って、ポリシリコンのデポジション及びそれに続くパターニングのためのエッチングによって形成されることが可能である。図4は、酸化物、窒化物、酸化物を連続的に堆積することによって達成された誘電体層40を堆積した後のNVMゲートスタック24及びダミーゲートスタック26を示す。この種類の層はONO層と呼ぶことができる。他の絶縁体もまた、使用することができる。図5は、導電材料層42を誘電体層40上に堆積した後のNVMゲートスタック24及びダミーゲートスタック26を示す。導電材料層42はポリシリコンであってもよい。導電材料層36、38、42がポリシリコンから形成された場合、導電材料36、38を第1ポリシリコン層、導電材料層42を第2ポリシリコン層と呼ぶこともできる。図6は、ダミーゲートスタック26を形成する領域にパターニングされたフォトレジスト部分44を、及びNVMゲートスタックを形成する領域にパターニングされたフォトレジスト部分46を形成した後のNVMゲートスタック24及びダミーゲートスタック26を示す。図7は、導電材料層42、誘電体層40、導電材料層36、38を貫通するようエッチングした後の、NVMゲートスタック24及びダミーゲートスタック26を示す。ダミーゲートスタック24が除去された側をエッチングする間、エッチングによって、導電材料層42の部分が分離領域30上に残るが、分離領域30によって包囲されたアクティブ領域における導電材料36、42を完全に除去する。これが、ダミー誘電体32が露出されたこと、及び終点検出に有用であることを示す。このエッチング間、異方性エッチングを用いてほぼ垂直な側壁を望ましく有するように導電材料38、42がパターニングされる。NVMゲートスタック24の領域におけるゲート誘電体34までエッチングが到達したことによってこのエッチングが終了される。エッチングがポリシリコンの垂直なエッチングを超えて、ゲート誘電体34及びダミー誘電体32を徐々にエッチングする両方とも成長酸化物から形成されてもよく、熱酸化物も呼ばれる時、エッチングチャンバにおける材料組成の変化が検出される。ダミー誘電体32が、終点に到達したことの検出に付加的材料を提供する。この時、第1ポリシリコン層が、論理回路16,20、アナログ回路18、SRAM14のような回路機構用のゲートの形成のためにエッチングされたので、第1ポリシリコン層の大部分が除去された。第1ポリシリコン層の大部分が除去されたので、何らかのゲート誘電体の種類の材料、例えば、NVMゲートスタック24のエッチングの終点でゲート誘電体34が露出されるのと同時に、分離領域30で囲まれたアクティブ領域の上方にあるゲート誘電体があることが終点の検出のために有用である。。図8は、ダミー誘電体32及びゲート誘電体34の残っている露出された部分を除去した後のNVMゲートスタック24及びダミーゲートスタック26を示す。ダミーゲートスタック26の領域に残っている第2ポリシリコン層の部分はタイル48であり、タイル48が誘電体層40の部分を含む。タイル48は分離領域30上に存在し、他の機能に使用される、例えば、後の化学機械研磨CMPのための支持を与える。後続の論理回路のポリシリコンパターニングにおいて、後のエッチングによって形成されたフィーチャを保護するためにパターニングされた領域26はフォトレジストによって覆う。この実施例において、ダミーゲートスタック26は構築され、次に、ほぼ完全に除去され、タイル48のみが残る。このことは、ダミー領域ゲートスタックの領域はタイリングのために使用されることが可能であることを示し、従って、ダミーゲートスタック26が、あるとしてもタイルのみを形成するために必要な空間より少ない付加的空間を要する。同様に、ポリシリコンがアクティブ領域上に存在しない回路フィーチャを形成するために本明細書に記載されたスキームを使用することが可能である。このようなフィーチャの例には、フリンジコンデンサのポリシリコンレジスタ及びポリシリコンシールドがある。図1~8には論理トランジスタのようなトランジスタは示されていない。論理トランジスタの場合、論理トランジスタのゲートの層として導電材料層42を使用することは便利である。図9は、図3に示された処理の代替の工程におけるNVMゲートスタック50及びダミーゲートスタック52を示す。NVMゲートスタック52はNVMゲートスタック24と同様であり、ダミーゲートスタック50はダミーゲートスタック26と同様の機能を実行するためであるが、異なる様式で使用される。図9に示すように、基板54が、ダミーゲートスタック50の領域にてアクティブ領域を包囲する分離領域56、及び、アクティブ領域におけるダミー誘電体層58を有する。NVMゲートスタック52の領域内にゲート誘電体60が存在する。誘電体58、60は熱酸化物でもよい。導電材料層62は誘電体58、60及び分離領域56の上方に堆積される。誘電体層62はポリシリコンでもよい。図10は、ONOから形成され得る誘電体層64を導電材料層62の上方に、さらに導電材料66を誘電体層64の上方に堆積した後のNVMゲートスタック52及びダミーゲートスタック50を示す。導電材料層66はポリシリコンでもよい。図11は、導電材料層66上の、分離領域56の上方に相当する部分にパターニングされたフォトレジスト部分68を形成し、及び、導電材料層66上で、ゲート誘電体60の上方に相当する部分パターニングされたフォトレジスト部分70を形成した後のNVMゲートスタック52及びダミーゲートスタック50を示す。図6のフォトレジスト部分44の場合のように、パターニングされたフォトレジスト部分58はタイルを画定するためである。図6のフォトレジスタ部分46の場合のように、パターニングされたフォトレジスト部分70はNVMゲートスタック52を画定するためである。図12は、図7、8示されたステップと類似した工程を示し、パターニングされたフォトレジスト部分68、70のパターンに従ってエッチングを実行された後にフォトレジスト部分68,70を除去した状態のNVMゲートスタック52及びダミーゲートスタック50を示す。このエッチングは、導電材料62をエッチングされたエッチャントに晒されるダミー誘電体58を使用する終点の検出を利用する。フォトレジスト部分68下に得られる構造は構造物72である。図13は、構造物72を除き、ダミーゲートスタック50の領域及びNVMゲートスタック52をフォトレジスト層74で覆われた状態の、NVMゲートスタック52及びダミーゲートスタック50を示す。このフォトレジストの使用は、第2ポリシリコン層にトランジスタゲートを形成するための集積回路10の他の領域にエッチング論理ポリエッチングと呼ばれるのためである。図14は、第2ポリシリコン層をエッチングし、及びフォトレジスト層74の除去した後のNVMゲートスタック52及びダミーゲートスタック50を示す。図8のタイル48と実質的に同様なタイルを残すように第2ポリシリコン層のエッチングが誘電体64で止められるが、構造物72の場合、タイル48の場合のONO層上の導電材料層の上面に存在するのではなく、誘電体層64は導電材料62の上面に存在する。この場合、誘電体層64が、論理トランジスタを形成するための第2ポリシリコン層のエッチングにおける終点検出を助ける。構造72物はタイル48と同様にタイルとして使用されることが可能である。図15は、図11のデバイス構造を得られる工程の代替の工程としてパターニングされたフォトレジストを含まないダミーゲートスタック51を示す。図11のダミーゲートスタック50は、図14に示すようなタイル72を得られるフォトレジスト層70の部分を含む。図15にも示されているのは、基板54上にある論理ゲートスタック53である。フォトレジスト層70が論理ゲートスタック53を完全に覆う。図15に示されるように、論理ゲートスタック53は、ポリシリコン層66及び基板54に形成されたゲート誘電体65を含む。図9、10に示される処理の間、ポリシリコン層662番目に堆積されたポリシリコン層はパターニングされない。図9に示された構造の前に、ポリシリコン62及びONO層64は論理ゲートスタック53から除去された。図16は、ダミーゲートスタック51を除去し、図15のNVMゲートスタック52がパターニングされたようにフォトレジスト層70に従ってNVMゲートスタック52をパターニングし、かつ、ポリシリコン層66はエッチングされていないことを示している。NVMゲートスタック52のエッチングは、ダミーゲートスタック51の除去から利益を得られる。ダミーゲートスタック51は終点検出に有用な材料を含んでいる。NVMゲートスタック52がエッチングされる時と同時にダミーゲートスタック51のエッチングの間に除去された材料が、チャンバにおけるエッチトレスの信号対雑音比を増加することによって終点検出を補助する。図17は、フォトレジスト層74によって覆われたダミーゲートスタック51の領域、フォトレジスト層74によって覆われたNVMゲートスタック52、ポリシリコン層66におけるフォトレジスト層74のパターニングされた部分を有する論理ゲート66を示す。ポリシリコン66はダミーゲートスタック51から既に除去された。図18は、図17に示されたようにフォトレジスト層74の部分のパターニングに従ってエッチングされた後の論理ゲートスタック53を示す。従って、論理トランジスタのための第2ポリシリコン層のエッチングは、第2ポリシリコン層をダミーゲートスタックの領域から除去された時と異なるときに実行される。エッジシールのような最終構造にポリシリコンを要しない領域上に使用するためにダミーゲートスタック51の完全な除去が、図15~18の方法の便利な使用を提供する。フリンジコンデンサのウェルタイ、アクティブダイオード、アクティブレジスタ、アクティブシールドのような回路フィーチャは同様に形成されることが可能である。図19は、図9に示された構造と実質的に同一な構造を示し、該構造は同一であることが可能であるが、スプリットゲートNVMセルの形成に使用するためのものである。図15に示すように、基板84、ダミーゲートスタック80におけるアクティブ領域を包囲する分離領域86、アクティブ領域におけるダミー誘電体88、NVMゲートスタック82の領域における基板84におけるゲート誘電体90、ダミー誘電体88における導電材料層92、ゲート誘電体90を含むNVMゲートスタック82及びダミーゲートスタック80の領域である。典型的に、導電材料層はポリシリコンから形成され、ポリシリコン層と呼ばれるが、他の導電性材料を用いることも可能である。図20は、選択ゲートとして機能するようにゲート誘電体90における導電材料層92の部分及び分離領域86におけるダミーゲートスタックの領域におけるタイル94を残るように導電材料層92を選択的にエッチングされた後のNVMゲートスタック82及びダミーゲートスタック80を示す。導電材料層92のエッチングは、ダミーゲートスタック80の領域におけるアクティブ領域上の導電材料層92をエッチングすることによって終点検出を行うために有用である。終点検出はまた、分離領域86における第1ポリシリコン層の除去によっても有用に行われる。これも、それぞれのNVMゲートスタック24、52の領域における第1ポリを除去する時分離領域30及び56の除去に適用する。図21は、ダミーゲートスタック80の領域及びNVMゲートスタック82の領域上にナノ結晶層96及びナノ結晶層96上に導電材料層98を堆積した後のNVMゲートスタック82及びダミーゲートスタック80を示す。ナノ結晶96は不揮発電荷蓄積のためである。タイル94は、ナノ結晶層96及び導電材料層98によって覆われる。図22は、導電材料層92の残りの部分の部分上に第2ポリを除去するNVMゲートスタック82の領域における導電材料層98のパターニングされたエッチングを実行した後のNVMゲートスタック82及びダミーゲートスタック80を示す。導電材料層98が除去された場所では、ナノ結晶層96も除去される。導電材料98の非常に大きな部分が除去されたので、終点検出は困難にならない。図23は、NVMゲートスタック82の形成を完成するためにナノ結晶層96及び導電材料層98のパターニングされたエッチングし、及びダミーゲートスタック80の領域からナノ結晶及び導電材料98を除去した後のNVMゲートスタック82及びダミーゲートスタック80を示す。ダミーゲートスタック80の領域における導電材料98の除去が、NVMゲートスタック82の領域における導電材料98のエッチングの終点検出に補助する。図23に得られた構造がタイル94を含み、該タイル94はタイル48、76に関連して記載されたのと同様に使用されることが可能である。ダミーゲートスタック80からタイル94を形成するのと同様に、ポリシリコンのフィーチャを形成することが可能であり、電気的な機能に使用され得る。図23に示された工程と代替の処理方法においては、図22に示されたナノ結晶スタック96及び導電材料層98はダミーゲートスタック80から除去され、同時にNVMゲートスタック82における相当する層をパターニングする。別のスキームにおいて、図16に示される導電材料層92をエッチングするときに、タイル94は存在しない。導電材料はダミーゲートスタック80では除去され、タイルは代わりに、ナノ結晶層96及び導電材料98をその後に堆積することによって形成される。図24は図19と類似するが、図24が、基板84及びポリシリコン層92の上にゲート誘電体を含む論理ゲートスタック93を更に示す。ポリシリコン層92は1番目に堆積されたポリシリコン層でもよい。論理ゲートスタック93の存在は、図20~23示された工程の代わりを理解するのに有用である。図25は、ダミーゲートスタック80は除去され、NVMゲートスタック82はパターニングされ、かつ、フォトレジストによって保護されることによって論理ゲートスタック83上のポリシリコン層92はエッチングされていないことを示す。図26は、電荷蓄積層96及び電荷蓄積層96上にポリシリコン層98を堆積した後のダミーゲートスタック80、NVMゲートスタック82、論理ゲートスタック83を示す。電荷蓄積層96は、酸化物のような絶縁材料によって包囲されたナノ結晶の層であってもよい。図27は、NVMゲートスタック82におけるポリシリコン層92の部分上にパターニングされ、及びエッチングされたポリシリコン層98を有するNVMゲートスタック82を示す。ポリシリコン層98に露出されたNVMゲートスタック82における電荷蓄積層96の部分も除去されている。図28は、図27の結果生じたエッチングとは反対側におけるポリシリコン層98及び電荷蓄積層96の、第2のパターニングエッチングの結果を示す。第1ポリシリコンの論理ゲート層のエッチングは、第1ポリシリコン層92及び第2ポリシリコン層98をパターニングするエッチング時と異なるときに行う。第1ポリシリコン層及び第2ポリシリコン層の両方を有するダミーゲートスタック80の領域が除去された。従って、これは、覆われるポリシリコン層が要しないエッジシール領域または他の領域でもよい。従って、機能的フィーチャまたは完全に犠牲的に得られるダミーフィーチャの使用はNVMゲートスタックのエッチングに使用されることが可能であることを理解されたい。スプリットゲートメモリセルの場合、第1ポリ及び第2ポリのエッチングの終点検出は、第1ポリを除去し、次にダミーゲートスタックとして第2ポリを使用することによって補助される。本明細書記載された半導体基板はいかなる半導体材料またはそれの組み合わせ、例えば、ヒ化ガリウム、シリコンゲルマニウム、シリコンオンインシュレータSOI、シリコン、単一結晶シリコン等、またはこれらの組み合わせであってもよい。以上、NVM領域、NVM領域と重ならない非NVM領域を有する半導体基板上に不揮発メモリNVMのゲートスタックを形成するための方法が提供される。該方法は、NVM領域及び非NVM領域における半導体基板上に第1導電材料層を形成する工程を備える。そして、NVM領域における第1導電材料層の第1部分及び非NVM領域における第1導電材料層の第1部分を形成するために第1導電材料層をパターニングする工程を更に備え、ここで、第1導電材料の第1部分は第1導電材料の第2部分から物理的に分離されている。次に、NVM領域及び非NVM領域における第1導電材料層上にNVM誘電体層を形成する工程を更に備える。該方法が、第1導電材料層の第1部分上にNVM領域におけるNVM誘電体層の第1部分及び第1導電材料層の第2部分上に非NVM領域におけるNVM誘電体層の第2部分を形成するためにNVM誘電体層をパターニングする工程を更に備え、ここで、NVM誘電体層の第1部分はNVM誘電体層の第2部分から物理的に分離されている。また、該方法は、NVM領域及び非NVM領域におけるNVM誘電体層上に第2導電材料層を形成する工程を更に備える。そして、NVM領域における少なくとも1つのNVMゲートスタックを画定するために少なくともNVM領域における第2導電材料層上にパターニングされたマスク層を形成する工程を更に備える。該方法は、パターニングされたマスク層を用いてNVM領域における第2導電材料層をエッチングし、同時に非NVM領域における第2導電材料層をエッチングする工程を更に備える。該方法は、パターニングされた層を用いてNVM領域におけるNVM誘電体層をエッチングし、非NVM領域におけるNVM誘電体層を同時にエッチングする工程を更に備える。そして、パターニングされた層を用いてNVM領域における第1導電材料層をエッチングし、非NVM領域における第1導電材料層を同時にエッチングする工程を更に備える。さらに、第1導電材料層の第2部分はタイリングフィーチャ上に形成されたように第1導電材料層をパターニングする工程を実行されることを更に特徴とすることが可能である。該方法は、非NVM領域におけるダミーフィーチャを更に画定し、非NVM領域における第2導電材料層上に形成されるように第2導電材料層上にパターニングされたマスク層を形成する工程を更に備えることが可能である。該方法において、第2導電材料層が第1導電材料の第2部分と重なることが可能であり、ここで、パターニングされたマスク層が、第2導電材料層と基板との間の第1導電材料層の第2部分を含まない非NVM領域の領域における第2導電材料層上にダミーフィーチャを画定する。該方法は、エッチング工程の後、パターニングされたマスク層によって画定されたダミーフィーチャに相当する得られたダミーフィーチャが、基板上のNVM誘電体層の残りの部分及びNVM誘電体層の残りの部分上の第2導電材料層の残りの部分を含む可能であり、ここで、得られたダミーフィーチャが第1導電材料層のいかなる残りの部分を含まない。該方法は、エッチングする工程の後、パターニングされたマスク層によって画定されたダミーフィーチャに相当する得られたダミーフィーチャが、半導体基板上の第1導電材料層の残りの部分、第1導電材料層の残りの部分上のNVM誘電体層の残りの部分、及びNVM誘電体層の残りの部分上の第2導電材料層の残りの部分を含むことを更に特徴とすることが可能である。該方法において、エッチングする工程の後、得られたダミーフィーチャから第2導電材料層の残りの部分を除去することが可能である。該方法において、エッチングする工程の後、得られたダミーフィーチャはNVM誘電体層の残りの部分を含むパターニングされたマスク層によって画定されてもよい。該方法において、第1導電材料を形成する前に、NVM領域及び非NVM領域における半導体基板上にゲート誘電体層を形成する工程を更に備えることが可能であり、ここで、第1導電材料層はゲート誘電体層上に形成される。該方法において、NVM誘電体層が第1酸化層、第1酸化層上の窒化層、窒化層上の第2酸化層を含む可能である。不揮発メモリNVM領域及びNVM領域と重ならない非NVM領域を有する半導体基板上のNVMのゲートスタックを形成するための方法も提供されている。該方法では、NVM領域及び非NVM領域における半導体基板上に浮遊ゲート層を形成する工程を備える。次に、NVM領域における浮遊ゲート層の第1部分及び非NVM領域における浮遊ゲート層の第2部分を形成するために浮遊ゲート層をパターニングする工程を更に備え、ここで、浮遊ゲート層の第1部分は浮遊ゲート層の第2部分から物理的に分離される。該方法が、NVM領域及び非NVM領域における浮遊ゲート層上のNVM誘電体層を形成する工程を更に備える。該方法は、浮遊ゲート層の第1部分上のNVM領域におけるNVM誘電体層の第1部分及び浮遊ゲート層の第2部分上の非NVM領域におけるNVM誘電体層の第2部分を形成するためにNVM誘電体層をパターニングする工程を更に備え、ここで、NVM誘電体層の第1部分はNVM誘電体層の第2部分から物理的に分離される。該方法は、NVM領域及び非NVM領域におけるNVM誘電体層上に制御ゲート層を形成する工程を更に備える。そして、NVM領域及び非NVM領域における制御ゲート層上にパターニングされたマスク層を形成する工程を更に備え、ここで、パターニングされたマスク層の第1部分がNVM領域における少なくとも1つのNVMゲートスタックを画定し、パターニングマスク層の第2部分が非NVM領域におけるダミーフィーチャを画定する。また、パターニングされたマスク層を用いてNVM領域及び非NVM領域における制御ゲート層を同時にエッチングする工程を更に備える。そして、パターニングされたマスク層を用いてNVM領域及び非NVM領域におけるNVM誘電体層を同時にエッチングする工程を更に備える。該方法は、パターニングされたマスク層を用いてNVM領域及び非NVM領域における浮遊ゲート層を同時にエッチングする工程を更に備える。該方法が、浮遊ゲート層の第2部分の端部を重なるように制御ゲート層を形成する工程を行うことが可能であり、ここで、パターニングされたマスク層が、制御ゲート層と半導体基板との間の浮遊ゲート層の第2部分を含まない非NVM領域の領域における制御ゲート層上のダミーフィーチャを画定する。該方法において、同時にエッチングする工程の後、パターニングされたマスク層の第2部分によって画定されたダミーフィーチャに相当する得られたダミーフィーチャが、半導体基板上のNVM誘電体層の残りの部分及びNVM誘電体層の残りの部分上の制御ゲート層の残りの部分を含むことが可能であり、ここで、得られたダミーフィーチャが浮遊ゲート層のいかなる残りの部分を含まない。該方法が、エッチングする工程の後、パターニングされたマスク層の第2部分によって画定されたダミーフィーチャに相当する得られたダミーフィーチャが、基板上の浮遊ゲート層の残りの部分、浮遊ゲート層の残りの部分上のNVM誘電体層の残りの部分、NVM誘電体層の残りの部分上の制御ゲート層の残りの部分を含むものであってもよい。該方法が、同時にエッチングする工程後、制御ゲート層の残りの部分を得られたダミーフィーチャから除去する工程をさらに備えることが可能である。該方法が、同時にエッチングする工程後、パターニングされたマスク層の第2部分によって画定されたダミーフィーチャに相当する得られたダミーフィーチャが、NVM誘電体層の残りの部分及び制御ゲート層の残りの部分の1つまたは選択ゲート層の残りの部分の1つを含むことが可能である。不揮発メモリNVM領域及びNVM領域と重ならない非NVM領域を有する半導体基板上のNVMのゲートスタックを形成する方法も提供された。該方法は、NVM領域及び非NVM領域における半導体基板上に選択ゲート層を形成する工程を備え、選択ゲート層はタイリング特徴上に形成された。次に、NVM領域における選択ゲート層及び非NVM領域における選択ゲート層を同時にエッチングする工程を更に備え、ここで、非NVM領域における選択ゲート層を形成する工程がタイリング特徴を露出し、NVM領域における選択ゲート層を形成する工程が選択ゲート層の第1部分をNVM領域に残る。該方法が、NVM領域及び非NVM領域における半導体基板上に電荷蓄積層を形成する工程を更に備え、ここで、電荷蓄積層は選択ゲート層の第1部分上に形成された。該方法は、NVM領域及び非NVM領域における電荷蓄積層上に制御ゲート層を形成する工程を更に備える。該方法は、NVM領域及び非NVM領域における制御ゲート層を同時にエッチングする工程を更に備える。該方法において、NVM領域及び非NVM領域における電荷蓄積層を同時にエッチングする工程を更に含み、ここで、非NVM領域における制御ゲート層及び電荷蓄積層を形成する工程がタイリング特徴を露出し、NVM領域における選択ゲート層を形成する工程によって、選択ゲート層の第1部分上に電荷蓄積層の部分が生じ、選択ゲート層の第1部分の側壁と重なり、そして前記電荷蓄積層の部分上に前記制御ゲート層の部分が生じる。該方法は、選択ゲート層、電荷蓄積層の部分、制御ゲート層の部分を用いてスプリットゲートデバイスを形成する工程を更に備える。該方法が、非NVM領域に選択ゲート層を形成する工程が選択ゲート層の第2部分を非NVM領域に残す可能であり、ここで、第2部分はダミーフィーチャとして更に特徴とされる。該方法が、ダミーフィーチャの上面が露出されるように非NVM領域における制御ゲート層及び電荷蓄積層を形成する工程を行う可能である。該方法において、ダミーフィーチャはタイリング特徴上に形成されてもよい。前述の詳細な説明は、具体的な例示の実施の形態を参照しながら本発明を説明するものである。しかし、添付の特許請求の範囲で定義された本発明の範囲から逸脱することなく様々な修正及び変更が加えられ得ることが理解されよう。詳細な説明及び添付図面は限定するものではなく、単に例と見なされるべきであり、そのような修正又は変更は、すべて本明細書で説明され定義された本発明の範囲内に入るものとする。特に明記しない限り、第1及び第2等の用語は、そのような用語が述べる要素間を任意に区別するために用いる。従って、これらの用語は、必ずしもそのような要素の時間的な又は他の優先順位付けを示そうとするものではない。"