"クロック信号に応じて、入力信号を遅延させて出力する第1の遅延回路と、前記入力信号と前記第1の遅延回路からの出力信号との差分を出力する差分器と、前記差分器からの出力信号と、第1のしきい値とを比較する第1の比較回路と、前記差分器からの出力信号を、前記クロック信号に応じて遅延させて出力する第2の遅延回路と、前記第2の遅延回路からの出力信号、または、その出力信号の反転信号と、第2のしきい値とを比較する第2の比較回路と、前記第1の比較回路、および、前記第2の比較回路の各々の比較結果に応じて、前記入力信号の特異点の有無を判定する判定器とを備えたことを特徴とする特異点判定装置。前記第1のしきい値および前記第2のしきい値がともに正数で、かつ、前記第2の比較回路が、前記第2の遅延回路からの出力信号と、前記第2のしきい値とを比較する場合、前記判定器は、前記第1の比較器の比較結果として、前記差分器からの出力信号が、前記第1のしきい値より大きく、かつ、前記第2の比較回路の比較結果として、前記第2の遅延回路からの出力信号が、前記第2のしきい値より小さいときに、前記入力信号の特異点を判定することを特徴とする請求項1に記載の特異点判定装置。前記第1のしきい値および前記第2のしきい値がともに正数で、かつ、前記第2の比較回路が、前記第2の遅延回路からの出力信号の反転信号と、前記第2のしきい値とを比較する場合、前記判定器は、前記第1の比較回路の比較結果として、前記差分器からの出力信号が、前記第1のしきい値より大きく、かつ、前記第2の比較器の比較結果として、前記第2の遅延回路からの出力信号が、前記第2のしきい値より大きいときに、前記入力信号の特異点を判定することを特徴とする請求項1に記載の特異点判定装置。しかしながら、特許文献1に開示された装置では、回路の小型化が難しいという問題があった。すなわち、この装置においては、画素データの差分を行う2つの減算器を備える必要があった。そこで本発明は、デジタルサンプリングデータの特異点の判定を行う装置の小型化を実現することを目的とする。上記の課題を解決するための特異点判定装置は、クロック信号に応じて、入力信号を遅延させて出力する第1の遅延回路と、上記入力信号と上記第1の遅延回路からの出力信号との差分を出力する差分器と、上記差分器からの出力信号と、第1のしきい値とを比較する第1の比較回路と、上記差分器からの出力信号を、上記クロック信号に応じて遅延させて出力する第2の遅延回路と、上記第2の遅延回路からの出力信号、または、その出力信号の反転信号と、第2のしきい値とを比較する第2の比較回路と、上記第1の比較回路、および、上記第2の比較回路の各々の比較結果に応じて、上記入力信号の特異点の有無を判定する判定器とを備えたものである。本発明によれば、デジタルサンプリングデータの特異点の判定を行う装置の小型化を実現することができる。以下、本発明の実施形態に係る特異点判定装置の構成について説明する。この実施形態の特異点判定装置は、サンプリングされた入力信号の特異点を判定する装置である。入力信号としては、例えば、CMOSセンサーの出力をデジタル変換した信号や、シリアルデジタル伝送路上の信号等のデジタルサンプリングデータである。特異点判定装置10の構成図1は、特異点判定装置10の概略構成の一例を示すブロック図である。図1に示すように、特異点判定装置10は、入力信号G0を遅延させるFF第1の遅延回路11と、入力信号G0とFF11からの出力信号G1との差分を出力する減算器差分器12と、減算器12からの出力信号D1を遅延させるFF第2の遅延回路13と、2つの比較回路第1の比較回路,第2の比較回路14,15と、各比較回路14,15の比較結果に応じて、入力信号G0の特異点の有無を判定するAND回路判定器16とを備える。具体的には、FF11は、クロック信号を入力し、このクロック信号の入力に応じて、与えられた入力信号G0を1クロック分遅延させて出力信号G1を生成する。この場合、出力信号G1は、入力信号G0を1クロック分遅延させた信号に相当する。なお、このクロック信号は、例えば、FF13にも与えられる。減算器12は、FF11からの出力信号G1から、入力信号G0を減算し、G1-G0となる信号、すなわち出力信号D1を、FF13および比較回路14にそれぞれ与える。FF13は、上述したクロック信号を入力し、このクロック信号の入力に応じて、入力として与えられた減算器12からの出力信号D1を1クロック分遅延させて出力信号D2を生成する。この場合、出力信号D2は、減算器12からの出力信号D1を1クロック分遅延させた信号に相当する。比較回路14は、減算器12からの出力信号D1と、しきい値第1のしきい値b1とを比較する。この実施形態では、一例として、しきい値b1を15の値正数とする。比較回路14では、比較対象としての減算器12の出力信号D1が、しきい値b1より大きい場合は、Hレベルの結果信号E1を出力する。一方、比較対象としての出力信号D1が、しきい値b1以下の場合には、結果信号E1は、Lレベルとなる。比較回路15は、FF13からの出力信号D2と、しきい値第2のしきい値b2とを比較する。この実施形態では、しきい値b2の一例として、しきい値b1と同じ値、すなわち、15とする。比較回路15では、比較対象としてのFF13の出力信号D2が、しきい値b2より小さい場合は、Hレベルの結果信号E2を出力する。一方、比較対象としての出力信号D2が、しきい値b2以上の場合には、結果信号E2は、Lレベルとなる。結果信号E2のレベルが、結果信号E1の場合と逆になる理由については、後に詳細に説明する。AND回路16は、比較回路14からの結果信号E1と、比較回路15からの結果信号E2とを入力し、2つの結果信号E1,E2の論理積をとる。この場合、AND回路16の出力信号FがHレベルになる、すなわち、入力信号G0の特異点が判定されるのは、2つの結果信号E1,E2がともにHレベルの場合である。一方、2つの結果信号E1,E2がともにLレベル、または、結果信号E1,E2のいずれかがLレベルの場合は、AND回路16の出力信号Fは、Lレベルとなる。特異点を含む入力パターン次に、入力信号G0の特異点が判定される場合の入力パターンについて、図2を参照して説明する。図2は、入力信号G0の特異点が判定される場合の信号パターン例を示す図である。なお、横軸はサンプリング時間n、縦軸は信号レベルsを示している。図2の例では、アナログ信号aが、サンプリング時間nn=0,1,,15,に応じてサンプリングされ、信号レベルsをもつサンプリングデータ、すなわち入力信号G0が得られている。図2に示すように、信号レベルsが最大になるのは、サンプリング時間nが5の場合である。この場合には、サンプリング時間n=4,6のときの信号レベルと比較して、n=5のときの信号レベルが突出しているので、n=5のときの入力信号G0は、特異点と判定される。特異点判定装置10の動作以下、特異点判定装置10の動作について、図1、図3および図4を参照して説明する。図3では、入力信号G0として、5,8,6,,9の信号レベルをもつ信号が、この特異点判定装置10と、従来の装置100図4にそれぞれ与えられて処理されていく例を示している。図3は、実際に特異点を判定する場合において、実際に信号を入力したときの動作例を示す図であって、aは本実施形態の特異点判定装置10によって実現される動作例、bは従来の装置100によって実現される動作例を示す図である。図3では、サンプリング時間nが0~11の場合を示している。図3aに示すように、特異点判定装置10のFF11には、サンプリング時間n=0~11において、入力信号G0として、5,8,,9の信号レベルをもつ信号が順次与えられる。この場合、FF11では、入力信号G0を1クロック分遅延させるので、FF11の出力信号G1は、図3aに示したように、1クロック前の入力信号G0となっている。したがって、出力信号G1は、サンプリング時間n=1~11において、5,8,,8となる。減算器12では、G1-G0の差分を算出するので、減算器12の出力信号D1は、図3aに示したように、サンプリング時間n=1~11において、-3,2,,-1となる。この場合、FF13では、減算器12の出力信号D1を1クロック分遅延させるので、FF13の出力信号D2は、図3aに示したように、1クロック前の出力信号D2となっている。したがって、出力信号D2は、サンプリング時間n=2~11において、-3,2,,2となる。比較回路14では、減算器12の出力信号D1としきい値b1この実施形態では、b1=15とを比較するので、比較回路14における比較の結果信号である出力信号E1は、図3aに示したように、サンプリング時間n=1~11において、0,0,,0となる。一方、比較回路15では、FF13の出力信号D2としきい値b2この実施形態では、b2=15とを比較するので、比較回路15における比較の結果信号である出力信号E2は、図3aに示したように、サンプリング時間n=2~11において、0,0,,0となる。AND回路16では、比較回路14,15の各出力信号E1,E2の論理積をとるので、図3aに示したように、サンプリング時間n=2~11において、0,0,1,,0となる。したがって、サンプリング時間n=4において、入力信号G0の特異点を判定することができる。次に、従来の装置100の動作について説明する。図3bに示すように、サンプリング時間n=0~11において、FF101の入力信号yn1として、5,8,,9の信号レベルをもつ信号が与えられると、FF101の出力信号ynは、1クロック前の入力信号yn1、すなわち、サンプリング時間n=1~11において、5,8,,8となる。さらに、FF102の出力信号yn1は、1クロック前のFF101の出力信号yn、すなわち、サンプリング時間n=2~11において、5,8,,10となる。減算器103では、yn-yn1の差分を算出するので、減算器103の出力信号yn-yn1は、図3bに示したように、サンプリング時間n=1~11において、-3,2,,-1となる。一方、減算器104では、yn-yn1の差分を算出するので、減算器104の出力信号yn-yn1は、図3bに示したように、サンプリング時間n=2~11において、3,-2,,-2となる。比較回路105では、減算器103の出力信号yn-yn1としきい値a図4の例では、a=15とを比較するので、比較回路105の出力は、図3bに示したように、サンプリング時間n=1~11において、0,0,,0の信号となる。一方、比較回路106では、減算器104の出力信号yn-yn1としきい値a図4の例では、a=15とを比較するので、比較回路106の出力は、図3bに示したように、サンプリング時間n=2~11において、0,0,,0の信号となる。AND回路1071では、比較回路105,106の各出力信号の論理積をとるので、図3bに示したように、サンプリング時間n=2~11において、0,0,1,,0となる。これは、図3aの場合と同一の結果となる。したがって、特異点が判定される場合の入力信号のサンプリング時間は、n=4となる。以上の観点から、本実施形態の特異点判定装置10は、従来の装置100と同様の判定結果を得る。ここで、本実施形態の特異点判定装置10においては、特に、従来の装置100の2つの減算器103,104の出力信号が時間軸方向に相関関係がある点に着目してFF102および減算器104の構成を変更することで、減算器としては、1つの減算器12のみを備える構成となっている。この点について、図4を参照して説明する。従来の装置100では、減算器103の出力信号yn-yn1と、減算器104の出力信号yn-yn1は、下記式1の関係がある。ynn-yn1n=yn1n1-ynn11なお、式1において、nはサンプリング時間を示す。式1は、さらに式2になる。ynn1-yn1n1=-ynn-yn1n2ここで、式2において、n1をmに置き換えると、式2は、式3になる。ynm-yn1m=-ynm-1-yn1m-13ここで、減算器103の出力信号ynn1-yn1n1をH1m、減算器104の出力信号ynn1-yn1n1をH2mと置くと、式4、5が成立する。H1m=ynm-yn1m4H2m=ynm-yn1m5ここで、式5に式3を代入すると、式5は、式6となる。H2m=-ynm-1-yn1m-16式6に式4を代入すると、式6は、式7となる。H2m=-H1m-17式7から、H2mは、H1mを、1サンプリング時間分遅延させて、反転させた信号となる。これは、従来の装置100の減算器103の出力をFFで遅延させて反転させることで、H2mを得ることができることを意味する。この観点から、本実施形態の特異点判定装置10では、図1に示したように、減算器12の出力にFF13を接続した構成としている。そして、比較回路15の出力信号E2は、FF13の出力信号D2が、しきい値b2より小さいときにHレベルとし、逆に、しきい値b2以上のときにLレベルとしている。これは、FF13の出力信号D2が、減算器12の出力信号D1の反転信号となるためである。以上説明したように、本実施形態の特異点判定装置10によれば、1つの減算器12を含む構成となるため、従来の装置100に比べて、回路の小型化を実現することができる。また、その結果として、例えば、FPGAFieldprogrammableGateArrayのゲート数が削減し、装置の低価格化に寄与し得る。あるいはまた、例えば、FPGA内の動作処理が高速化し、あるいは、回路の信頼性が向上する。次に、本実施形態の特異点判定装置10の変形例について説明する。変形例1図1に示した特異点判定装置10では、FF13の出力信号D2が比較回路15に与えられる場合について説明したが、FF13の出力信号D2の反転信号が比較回路15に与えられるようにしてもよい。この場合、FF13と比較回路15との間に反転回路を備え、この反転回路が、FF13からの出力信号D2を反転させた反転信号を比較回路15に与えるようにする。この場合には、比較回路15は、上述した反転信号が、しきい値b2より大きいときは、Hレベルとし、一方、しきい値b2以下の場合は、Lレベルとする結果信号を、出力信号E2としてAND回路16に与える。以上、実施形態を説明してきたが、具体的な構成は、本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更なども含まれる。例えば、上述したしきい値b1,b2はともに15としたが、変更してもよい。"