酸化物半導体によりチャネル膜を作製する薄膜デバイスの製造方法において、該チャネル膜とゲート電極膜との間に、ゲート絶縁膜として機能する有機膜を塗布法を用いて作製し、その後、該チャネル膜と、外部に導出されたソースドレイン電極膜との間に、絶縁膜として機能する層間膜をスパッタリング法を用いて作製することを特徴とする薄膜デバイスの製造方法。前記有機膜がオレフィン系の有機材料により形成されることを特徴とする請求項1に記載の薄膜デバイスの製造方法。前記チャネル膜と前記ソースドレイン電極膜との間に配される前記絶縁膜がSiO2であることを特徴とする請求項1または2に記載の薄膜デバイスの製造方法。前記チャネル膜のうち前記層間膜の下部に配された領域の抵抗率を、前記チャネル膜のうち前記有機膜の下部に配された領域の抵抗率より低く設定することを特徴とする請求項1から3のうちいずれか1項に記載の薄膜デバイスの製造方法。前記チャネル膜を構成する前記酸化物半導体が、インジウム、ガリウム、亜鉛、スズ、アルミニウム、シリコン、ゲルマニウム、ボロン、マンガン、チタンおよびモリブデンのうち少なくとも1つの元素を含む酸化物半導体により形成されることを特徴とする請求項1から4のうちいずれか1項に記載の薄膜デバイスの製造方法。前記チャネル膜を構成する前記酸化物半導体が、酸化インジウムガリウム亜鉛により形成されることを特徴とする請求項1から4のうちいずれか1項に記載の薄膜デバイスの製造方法。製造工程におけるプロセス温度が、150°C以下に調整されることを特徴とする請求項1から6のうちいずれか1項に記載の薄膜デバイスの製造方法。請求項1から7のうちいずれか1項記載の薄膜デバイスの製造方法により作製されたことを特徴とする薄膜デバイス。しかしながら、上記非特許文献1に記載した先行技術によれば、自己整合型トップゲート構造を実現することで寄生容量は低減することができるものの、ソースドレイン領域を低抵抗化するために施す熱アニーリング処理の温度を300°Cと高くしなければならないため、PETやPES等の樹脂基板に適用することが困難という問題がある。本発明はこのような事情に鑑みなされたものであり、酸化物半導体をチャネルに用いた薄膜デバイスおよびその製造方法において、PETやPES等の樹脂基板上でも自己整合型トップゲート構造の作製を可能にし得る薄膜デバイスおよびその製造方法を提供することを目的とする。本発明に係る薄膜デバイスの製造方法は、酸化物半導体によりチャネル膜を作製する薄膜デバイスの製造方法において、該チャネル膜とゲート電極膜との間に、ゲート絶縁膜として機能する有機膜を塗布法を用いて作製し、その後、該チャネル膜と外部に導出されたソースドレイン電極膜との間に、絶縁膜として機能する層間膜をスパッタリング法を用いて作製することを特徴とするものである。また、前記有機膜がオレフィン系の有機材料により形成されることが好ましい。また、前記チャネル膜と前記ソースドレイン電極膜との間に配される前記絶縁膜がSiO2を含んでなることが好ましい。また、前記チャネル膜のうち前記層間膜の下部に配された領域の抵抗率を、前記チャネル膜のうち前記有機膜の下部に配された領域の抵抗率より低く設定することが好ましい。また、前記チャネル膜を構成する前記酸化物半導体が、インジウム、ガリウム、亜鉛、スズ、アルミニウム、シリコン、ゲルマニウム、ボロン、マンガン、チタンおよびモリブデンのうち少なくとも1つの元素を含む酸化物半導体により形成されることが好ましい。また、前記チャネル膜を構成する前記酸化物半導体が、酸化インジウムガリウム亜鉛により形成されることが好ましい。また、製造工程におけるプロセス温度が、150°C以下に調整されることが好ましい。さらに、本発明の薄膜デバイスは、上記いずれかの薄膜デバイスの製造方法により作製されたことを特徴とするものである。本発明に係る薄膜デバイスの製造方法は、酸化物半導体をチャネル膜に用い、該チャネル膜とゲート電極膜との間にゲート絶縁膜としての有機膜を塗布法で形成した後、該チャネル膜と外部に導出されたソースドレイン電極膜との間に、絶縁膜として層間膜をスパッタリング法で形成している。このようにチャネル膜の上部に形成される層間膜をスパッタリング法を用いて作製した場合、この下地層となるチャネル膜層間膜と隣接する領域が衝撃を受け、軽元素成分である酸素が外部に飛び出し、チャネル膜の表面領域の組成から酸素が欠乏し、化学反応によりその表面の導電成分が還元状態となり、低抵抗化いわゆるN型化する。すなわち、チャネル膜のうち、ゲート絶縁膜が積層されていない領域は、層間膜がスパッタリング法を用いて積層されるので、低抵抗化し、ソースドレイン電極膜に接続されるソースドレイン領域として機能させることができる。これにより、従来技術のように、ソースドレイン領域としての低抵抗層を作製するために、300°Cの熱アニーリング処理を施さずともよくなり、PETやPES等の樹脂基板上でも自己整合型トップゲート構造の作製を可能なものとすることができる。なお、本発明に係る薄膜デバイスによれば、上記製造方法により製造された薄膜デバイスであるから、上記製造方法による効果を享受することができる。以下、本発明の実施形態に係る薄膜デバイスの製造方法を図面を用いて説明する。図1は本実施形態の製造方法の各工程を順に示すものである。本実施形態の製造方法においては、まず、樹脂基板1上に酸化半導体膜としてのIGZO膜2を30nmの厚さに成膜する図1a。IGZO膜2は、インジウム、ガリウム、亜鉛を含む酸化物半導体膜であり、スパッタリング法を用いて室温環境下で形成する。このIGZO膜2はアモルファス非晶質である。また、この場合のスパッタターゲットとしてはIGZOの焼結体を用いる。IGZOターゲットにおける、インジウム、ガリウム、亜鉛、酸素の組成比は、例えば1114とする。さらに、このIGZO膜2に対し、フォトリソグラフィ法及びエッチング法を用いて適切なパターニング処理を施す図1a。次に、図1bに示すように、IGZO膜2上に、オレフィン系の有機材料例えばオレフィン系ポリマー材料を、スピンコート法を用いて塗布し、この後130°Cの温度にてベーキング処理を施すことにより300nmの厚さの有機膜をゲート絶縁膜3として成膜する。次に、ゲート絶縁膜3上に、Alをスパッタリングすることで、室温環境下でゲート電極膜4を成膜する。さらに、ゲート絶縁膜3およびゲート電極膜4に対して同時に、フォトリソグラフィ法及びエッチング法を用いて適切なパターニング処理を施す図1b。次に、図1cに示すように、SiO2をスパッタリングすることで、室温環境下で層間膜5を成膜する。このスパッタリング法を用いた成膜により、IGZO膜2のうち層間膜5SiO2と接する領域2 ́は酸素が欠損し、低抵抗化された状態となる。この低抵抗化領域2 ́がソースドレイン領域6図1dを参照となる。すなわち、IGZO膜2上に、SiO2をスパッタリングすることで層間膜5を形成しているので、この下地層となるIGZO膜2の表面領域が衝撃を受け、IGZO膜2を構成するインジウム、ガリウム、亜鉛および酸素のうち最も軽い元素である酸素が外部にたたき出されるため、IGZO膜2の表面領域が酸素欠乏層となり、IGZO膜2の表面の導電成分が還元状態となり、N型化し低抵抗化する。これにより、IGZO膜2のうち、ゲート絶縁膜3が積層されていない領域は、層間膜5がスパッタリング法を用いて積層されるので、低抵抗化し、ソースドレイン電極膜7に接続されるソースドレイン領域6として機能させることができる。これにより、従来技術における、300°Cの熱アニーリング処理を施してソースドレイン領域106を作製するとの工程が不要となり、樹脂基板上にTFTを作製することが可能となる。次に、フォトリソグラフィ法及びエッチング法を用いて層間膜5にコンタクトホールを形成した後、Moをスパッタリングすることで、室温環境下でソースドレイン電極膜7を形成する。この後、フォトリソグラフィ法及びエッチング法を用いてソースドレイン電極膜7をパターニングする図1d。このパターニングにおいては、ゲート電極膜4とソースドレイン電極膜7が上下方向にオーバーラップする領域がないように形成される。これにより、電極同士が対向する余地がなくなるので、寄生容量の発生を大幅に低減することができる。以上に説明した如くして、自己整合型トップゲート構造のTFTを作製することができる。なお、上記ではIGZO膜2を形成するためのスパッタターゲットとして、インジウム、ガリウム、亜鉛、酸素の組成比が1114である酸化物半導体膜について例示しているが、他の適切な組成比のものとすることが可能である。また、このIGZO膜2に替えて、インジウム、ガリウム、亜鉛、スズ、アルミニウム、シリコン、ゲルマニウム、ボロン、マンガン、チタンおよびモリブデンのうち少なくとも1つの元素を含む酸化物半導体膜例えばZnO膜等を用いるようにしてもよい。また、上記IGZO膜2は非晶質の状態とされているが、これに替えて、ZnO膜等の多結晶状態の酸化物半導体膜を用いてもよい。また、上記IGZO膜2はスパッタリング法を用いて成膜しているが、パルスレーザー蒸着法、電子ビーム蒸着法、プラズマ化学蒸着法、塗布成膜法などの、各種の低温成膜法を用いることが可能である。上記ではオレフィン系の有機膜を例示したが、これに限られるものではなく、他の有機膜、例えば、近年注目されているケイ素を含んだ新しいポリマー、例えばポリシルセスキオキサンからなる有機材料を用いることができる。また、上記では有機材料の塗布方法としてスピンコート法を用いているが、これに限られるものではなく、ダイコート法や印刷法などの他の塗布法を用いて有機材料の塗布を行ってもよい。また、上記では、ベーキング処理の温度を130°Cとしているが、これに限られるものではなく、用いる樹脂基板1の耐熱温度に応じて適宜ベーク温度を決定すればよい。また、有機膜の成膜に塗布方法を用いることにより、上記IGZO膜2に対する成膜ダメージの影響を抑えることができ、IGZO膜2特にチャネル領域2aの抵抗率の低下や、IGZO膜2と有機膜3の界面準位の発生を抑制することができる。上述した実施形態方法によれば、130°C以下の低温プロセスで自己整合型トップゲート構造のTFTを作製することができる。また、ゲート電極膜4とソースドレイン電極膜7が上下方向にオーバーラップする領域がないことから、寄生容量を低減することができ、寄生容量の面内ばらつきに伴って、引き起こされる輝度ムラや高速応答性への悪影響を低減することができる。さらに、図1dに示すチャネル領域IGZO膜2aは、その上方に位置するゲート絶縁膜有機膜3がスピンコート等の塗布方法を用いて形成されていることから、IGZO膜2の成膜時のダメージを抑制することができ、IGZO膜2の抵抗率の低下やIGZO膜2と有機膜3との界面準位の発生を抑制することができる。その一方、ソースドレイン領域6は、上方の膜層間膜5がSiO2をスパッタリングすることにより形成されていることから、層間膜5に隣接する表面領域から酸素が奪われ、酸素が欠損し、低抵抗化した状態とすることができる。以下、効果確認用の実験例を用いて本発明をさらに説明する。<実験例>本実験例を図2を用いて説明する。まず、図2に示すように、2種類のサンプルを作製した。サンプル1は、ガラス基板上に、厚さ100nmのIGZO膜を形成し、その上に、厚さ300nmの有機膜を塗布したものである。また、サンプル2は、ガラス基板上に、厚さ100nmのIGZO膜を形成し、その上に、厚さ300nmのSiO2膜をスパッタリング法により形成したものである。なお、上記有機膜は、オレフィン系材料をスピンコート法を用いて塗布し、この後130°Cの温度にてベーキング処理を施すことにより作製した。また、IGZO膜およびSiO2膜はスパッタ法により室温環境下で形成した。また、サンプル2では、SiO2膜の成膜後に130°Cでアニーリング処理を施している。次に、上記のようにして作製したサンプル1、2の各々について、IGZO膜の抵抗率をホール効果測定法を用いて測定した。その結果は、図2に示すように、サンプル1の抵抗率は17×103Ωcmであり、サンプル2の抵抗率は20×102Ωcmであった。すなわち、サンプル2はサンプル1に対して5桁程度の抵抗率の低下が見られた。なお、サンプル1は、図1のチャネル領域2a上にゲート絶縁膜有機膜3を設けた構成のシミュレーションと考えることもできる。このように、IGZO膜上にスパッタ法によりSiO2膜を形成することでIGZO膜の抵抗率を低減させることができることが確認された。すなわち、本実施形態に係る薄膜デバイスの製造方法を用いれば、ソースドレイン領域を大幅に低抵抗化することができ、自己整合型のIGZOTFTを130°C以下の状態で製造することができる。