ゲート電極と、前記ゲート電極の一方の表面を覆うように配置されたゲート絶縁膜と、前記ゲート絶縁膜に重ねて配置された酸化物半導体と、前記酸化物半導体に重ねて配置されたソース電極及びドレイン電極と、前記ソース電極及びドレイン電極と、前記ゲート絶縁膜層との間に、前記酸化物半導体に接するように配置された酸素原子含有膜と、を有する半導体装置。前記酸化物半導体は、第1の酸化物半導体層と、第2の酸化物半導体層を含み、前記酸素原子含有膜は、前記第1の酸化物半導体層と、前記第2の酸化物半導体層との間に配置されたことを特徴とする請求項1記載の半導体装置。前記酸素原子含有膜は、水分を含有した水分含有膜であることを特徴とする請求項1または2に記載の半導体装置。前記水分含有膜の水分濃度は、前記酸化物半導体に含まれる水分濃度よりも高いことを特徴とする請求項3記載の半導体装置。前記水分含有膜の水分濃度は、1atm乃至30atmであることを特徴とする請求項3または4記載の半導体装置。前記酸素原子含有膜は、前記酸化物半導体の厚さの2割から8割の間に設けられることを特徴とする請求項1乃至5のいずれかに記載の半導体装置。前記酸素原子含有膜は、不連続膜であることを特徴とする請求項1乃至6のいずれかに記載の半導体装置。前記酸化物半導体の厚さは、5nm乃至200nmであることを特徴とする請求項1乃至7のいずれかに記載の半導体装置。前記第1の酸化物半導体層の材料は、前記第2の酸化物半導体層の材料と異なることを特徴とする請求項1乃至8のいずれかに記載の半導体装置。基板上に少なくとも第1の電極層を形成し、前記少なくとも第1の電極層が形成された基板に、酸化物半導体層と酸素原子含有膜を含むチャネル層を形成し、前記チャネル層が形成された基板に、少なくとも第2の電極層を形成し、前記酸素原子含有膜に含まれる酸素原子を前記酸化物半導体層に拡散する、ことを特徴とする半導体装置の製造方法。前記酸化物半導体層は、第1の酸化物半導体層と第2の酸化物半導体層を含み、前記第1の電極層が形成された基板に、少なくとも前記第1の酸化物半導体層を形成し、前記第1の酸化物半導体層上に、前記酸素原子含有膜を形成し、前記酸素原子含有膜上に、前記第2の酸化物半導体層を形成する、ことにより前記チャネル層を形成することを特徴とする請求項10記載の半導体装置の製造方法。ここで、一般に、上記のような酸化物半導体を用いた薄膜トランジスタにおいては、薄膜トランジスタ形成後に水蒸気アニールを行う。これにより、酸素原子等例えば、OやOHが酸化物半導体中に拡散し、薄膜トランジスタの移動度等の特性を向上することができる。しかしながら、上記のような薄膜トランジスタにおいては、酸素原子等を酸化物半導体中に十分かつ均一に拡散させることが困難である。また、酸素原子等をより酸化物半導体中により十分に拡散させるためには、上記水蒸気アニールを、高温で、かつ、長時間行う必要がある。上記課題に鑑みて、本発明は、半導体層に酸化物半導体を用いた薄膜トランジスタを有する半導体装置において、当該酸化物半導体中に酸素原子等をより十分かつ均一に拡散し、薄膜トランジスタの特性をより向上させることができる半導体装置または当該半導体装置の製造方法を実現することを目的とする。1本発明の半導体装置は、ゲート電極と、前記ゲート電極の一方の表面を覆うように配置されたゲート絶縁膜と、前記ゲート絶縁膜に重ねて配置された酸化物半導体と、前記酸化物半導体に重ねて配置されたソース電極及びドレイン電極と、前記ソース電極及びドレイン電極と、前記ゲート絶縁膜層との間に、前記酸化物半導体に接するように配置された酸素原子含有膜と、を有する。2上記1に記載の半導体装置において、前記酸化物半導体は、第1の酸化物半導体層と、第2の酸化物半導体層を含み、前記酸素原子含有膜は、前記第1の酸化物半導体層と、前記第2の酸化物半導体層との間に配置されたことを特徴とする。3上記1または2に記載の半導体装置において、前記酸素原子含有膜は、水分を含有した水分含有膜であることを特徴とする。4上記3に記載の半導体装置において、前記水分含有膜の水分濃度は、前記酸化物半導体に含まれる水分濃度よりも高いことを特徴とする。5上記3または4に記載の半導体装置において、前記水分含有膜の水分濃度は、1atm乃至30atmであることを特徴とする。6上記1乃至5のいずれかに記載の半導体装置において、前記酸素原子含有膜は、前記酸化物半導体の厚さの2割から8割の間に設けられることを特徴とする。7上記1乃至6のいずれかに記載の半導体装置において、前記酸素原子含有膜は、不連続膜であることを特徴とする。8上記1乃至7のいずれかに記載の半導体装置において、前記酸化物半導体の厚さは、5nm乃至200nmであることを特徴とする。9上記1乃至8のいずれかに記載の半導体装置において、前記第1の酸化物半導体層の材料は、前記第2の酸化物半導体層の材料と異なることを特徴とする。10本発明の半導体装置の製造方法は、基板上に少なくとも第1の電極層を形成し、前記少なくとも第1の電極層が形成された基板に、酸化物半導体層と酸素原子含有膜を含むチャネル層を形成し、前記チャネル層が形成された基板に、少なくとも第2の電極層を形成し、前記酸素原子含有膜に含まれる酸素原子を前記酸化物半導体層に拡散する、ことを特徴とする。11上記10に記載の半導体装置において、前記酸化物半導体層は、第1の酸化物半導体層と第2の酸化物半導体層を含み、前記第1の電極層が形成された基板に、少なくとも前記第1の酸化物半導体層を形成し、前記第1の酸化物半導体層上に、前記酸素原子含有膜を形成し、前記酸素原子含有膜上に、前記第2の酸化物半導体層を形成する、ことにより前記チャネル層を形成することを特徴とする。以下、本発明の実施形態について、図面を参照しつつ説明する。なお、図面については、同一又は同等の要素には同一の符号を付し、重複する説明は省略する。図1は、本発明の実施の形態に係る表示装置を示す概略図である。図1に示すように、例えば、表示装置100は、TFT等図示せずが形成されたTFT基板102と、当該TFT基板102に対向し、カラーフィルタ図示せずが設けられたフィルタ基板101を有する。また、表示装置100は、TFT基板102及びフィルタ基板101に挟まれた領域に封入された液晶材料図示せずと、TFT基板102のフィルタ基板101側と反対側に接して位置するバックライト103を有する。図2は、図1に示したTFT基板上に形成された画素回路の概念図である。図2に示すように、TFT基板102は、図2の横方向に略等間隔に配置した複数のゲート信号線105と、図2の縦方向に略等間隔に配置した複数の映像信号線107を有する。また、ゲート信号線105は、シフトレジスタ回路104に接続され、また、映像信号線107は、ドライバ106に接続される。シフトレジスタ回路104は、複数のゲート信号線105それぞれに対応する複数の基本回路図示せずを有する。なお、各基本回路は、複数のTFT等や容量等を含んで構成され、ドライバ106からの制御信号115に応じて、1フレーム期間のうち、対応するゲート走査期間信号ハイ期間にはハイ電圧となり、それ以外の期間信号ロー期間にはロー電圧となるゲート信号を、対応するゲート信号線105に出力する。ゲート信号線105及び映像信号線107によりマトリクス状に区画された各画素領域130は、それぞれ、TFT109、画素電極110、及び、コモン電極111を有する。ここで、TFT109のゲートは、ゲート信号線105に接続され、ソース又はドレインの一方は、映像信号線107に接続され、他方は、画素電極110に接続される。コモン電極111は、コモン信号線108に接続される。なお、画素電極110とコモン電極111は、互いに対向する。次に、上記のように構成された画素回路の動作について説明する。ドライバ106は、コモン信号線108を介して、コモン電極111に、基準電圧を印加する。また、ドライバ106により制御されるシフトレジスタ回路104は、ゲート信号線105を介して、TFT109のゲート電極に、ゲート信号を出力する。更に、ドライバ106は、ゲート信号が出力されたTFT109に、映像信号線107を介して、映像信号の電圧を供給し、当該映像信号の電圧は、更に、TFT109を介して、画素電極110に印加する。この際、画素電極110とコモン電極111との間に電位差が生じる。そして、ドライバ106が画素電極110とコモン電極111との間に生じる電位差を制御することにより、画素電極110とコモン電極111の間に挿入された液晶材料の液晶分子の配光等を制御する。ここで、液晶材料には、バックライト103からの光が案内されていることから、上記のように液晶分子の配光等を制御することにより、バックライト103からの光の量を調節でき、結果として、画像を表示することができる。図3は、図2に示したTFTの構成について説明するための図である。具体的には、図3は、図2に示したTFT基板102のTFT109周辺の上面の一部を示す。なお、図3に示したTFTに示した構成は一例であって、これに限定されない。例えば、図3においては、いわゆるボトムゲート型TFTの構成の一例を示しているが、後述するようにいわゆるトップゲート型TFTの構成を有してもよい。図3に示すように、図中上方からみて、TFT基板102には、ゲート信号線105から延伸してゲート電極402が設けられる。また、映像信号線107から延伸するとともに、当該ゲート電極402の一部と重なるように、ソース電極405及びドレイン電極406が設けられる。更に、ゲート信号線105及び映像信号線107に隣接するように設けられた画素電極110の一部、及び、ゲート電極402の一部と重なるようにドレイン電極406及びソース電極405が設けられる。なお、各TFT109は、当該ゲート電極402、ソース電極405、及び、ドレイン電極406を有することはいうまでもない。図4は、本実施の形態におけるTFTの断面の構成について説明するための図である。図4に示すように、TFT109は、図中下方から順に、ガラス基板401、ゲート電極402、ゲート絶縁膜403、積層チャネル404、及び、ソース電極405及びドレイン電極406を有する。積層チャネル404は、酸化物半導体407、409と水分含有膜408を有する。ここで、酸化物半導体407、409は、例えば、図4に示すように下層酸化物半導体407と、上層酸化物半導体409を有し、当該下層酸化物半導体407と上層酸化物半導体409との間に当該酸化物半導体407、409に接するように水分含有膜408が配置される。なお、上記においては、水分含有膜408が下層酸化物半導体407と上層酸化物半導体409との間に配置される場合について説明したが、その他、単層の酸化物半導体に接するように配置してもよい。具体的には、例えば、当該水分含有膜408は、上記単層の酸化物半導体とゲート絶縁膜403との間、または、ソース電極405及びドレイン電極406と、上記単層の酸化物半導体との間に配置してもよい。また、当該水分含有膜408は、酸化物半導体下層酸化物半導体407と上層酸化物半導体409の和の厚さの2割から8割の間に配置することが望ましい。また、少なくとも後述するアニール処理前の水分含有膜408は、水分を含む膜であってもよいし、O原子またはOH原子を含む、O原子含有膜やOH原子含有膜であってもよい。なお、当該水分含有膜408の材料としては、例えば、酸化シリコンSiO膜、窒化シリコンSiN膜、窒酸化シリコンSiON膜等を用いる。その他、当該水分含有膜408としては、例えば、絶縁膜、半金属膜、金属膜等を用いてもよい。また、当該水分含有膜408の水分やO原子等の濃度は、酸化物半導体407、409の水分やO原子の濃度と比較して高い。具体的には、例えば、当該水分含有膜408の濃度は、1atm乃至30atmとすればよい。更に、また、後述するように、当該水分含有膜408の膜厚は、例えば2nm以下であることが望ましい。また、当該水分含有膜408は、図4に示したような連続した連続膜として設ける必要はなく、不連続に下層酸化物半導体407上部等に設けてもよい。酸化物半導体下層酸化物半導体407と上層酸化物半導体409の和の厚さは、例えば、5nm乃至200nmとするのが望ましい。なお、酸化物半導体が上記のように単層で形成される場合は、当該酸化物半導体の厚さを、例えば5nm乃至200nmとすればよい。なお、上層酸化物半導体409と下層酸化物半導体407は、同一の材料を用いてもよいし、異なる材料を用いてもよい。また、酸化物半導体407、409の材料としては、例えば、後述するようにIn-Ga-Zn-Oや、In、Ga、Zn、Snの少なくとも1種類の元素を含むアモルファスもしくは結晶性酸化物半導体を用いる。また、ゲート電極402としては、例えば、Mo、W、Al、Cu、Cu-Al合金、Al-Si合金、Mo-W合金等の低抵抗金属の単層、もしくはこれらの積層構造、ゲート絶縁膜403としては、例えば、シリコン酸化膜SiO、シリコン窒化膜SiN、シリコン酸窒化膜SiON等の絶縁膜の単層もしくはこれらの積層構造を用いる。また、ソースドレイン電極405、406ソースまたはドレイン電極405、406に接続される配線部を含むとしては、例えば、Mo、W、Al、Cu、Cu-Al合金、Al-Si合金、Mo-W合金等の低抵抗金属の単層、もしくはこれらの積層構造を用いる。次に、図5A乃至G及び図6を用いて、本実施の形態におけるTFTの製造方法について説明する。ここで、図5A乃至Gは、当該製造方法のフローの各段階におけるTFTの断面構造を示す図である。図6は、本実施の形態における製造方法のフローについて説明するための図である。図5Aに示すように、まず、ガラス基板401上に、ゲート電極402を形成するゲート電極層、例えば、Al、約300nmと、Mo、約50nmを、スパッタ装置を用いて、成膜する。また、周知のフォトリソグラフィー、及び、ウエットエッチングまたはドライエッチングにより、前記ゲート電極層を島状に加工してゲート電極402を形成するS101。なお、当該ゲート電極層は、上記の他、Mo、W、Al、Cu、Cu-Al合金、Al-Si合金、Mo-W合金等の低抵抗金属の単層としてもよいし、これらの積層構造としてもよい。次に、図5Bに示すように、ゲート絶縁膜403となる、例えば、シリコン酸化膜SiOを、プラズマ化学気相成長PECVD装置で、成膜温度350°C、成膜ガスに、SiH4とN2Oを使い、約200nm成膜するS102。なお、当該ゲート絶縁膜403は、シリコン酸化膜SiO、シリコン窒化膜SiN、シリコン酸窒化膜SiON等の絶縁膜の単層もしくはこれらの積層構造でもよい。次に、図5C及び図5Dに示すように、下層酸化物半導体407、水分含有膜408、上層酸化物半導体409を有する積層チャネル404を形成する。当該下層及び上層酸化物半導体407、409には、例えばIn-Ga-Zn-Oの酸化物を使用する。具体的には、まず、例えば、図5Cに示すように、スパッタ装置で、ターゲット材にIn2Ga2ZnO7を使い、Arガスに酸素を添加して、当該In-Ga-Zn-Oの酸化物を25nm成膜することにより、下層酸化物半導体407を形成するS103。そして、PECVD装置で、温度400°C、成膜ガスにTEOSとO2を使い、水分含有膜408を、約1nm成膜するS104。次に、図5Dに示すように、DCスパッタ装置で、ターゲット材にIn2Ga2ZnO7を使い、Arガスに酸素を添加して、In-Ga-Zn-OIGZOの酸化物を25nm成膜することにより、上層酸化物半導体409を形成するS105。なお、上記酸化物半導体407、409の材料は、上記In-Ga-Zn-O以外にも、In、Ga、Zn、Snの少なくとも1種類の元素を含むアモルファスもしくは結晶性酸化物半導体であってもよい。具体的には、例えば、In-Ga-Zn酸化物、In-Ga酸化物、In-Zn酸化物、In-Sn酸化物、Zn-Ga酸化物、Zn酸化物等であってもよい。また、下層及び上層酸化物半導体407、409は、同一材料を用いてもよいし、下層酸化物半導体407としてIGZO、上層酸化物半導体409としてITOを用いる等、異なる材料を用いてもよい。ここで、水分含有膜408のTEOS膜は本来絶縁膜であるが、その膜厚が約2nm以下であると、当該水分含有膜を流れる電流はトンネル電流として流れ、オン電流には影響を与えない。一方、約2nm以上であると絶縁膜として機能し、オン電流が激減する。このため、水分含有膜408のTEOS膜を約2nm以下になるように形成する。なお、約2nm以下のTEOS膜を成膜すると、均一に成膜するのは困難である場合があり、よって、島状にTEOS膜が成膜され、それ以外の部分は成膜されない場合もある。この場合、成膜されてない部分にも成膜ガスの残留物であるSiOやSi、O2、OH等が残る。当該残留物のO2やOHは、後述するアニール処理によりIGZO膜に拡散し、IGZO膜を酸素終端し、オン電流向上に寄与できる。したがって、水分含有膜408は島状に成膜された状態でもよい。次に、図5Eに示すように、周知のフォトリソグラフィーや、ウエットエッチングもしくはドライエッチングにより島状に加工して、積層チャネル404を形成するS106。次に、図5Fに示すように、ソースドレイン電極405、406配線含むを形成するTi50nm/Al400nm/Ti50nmの積層構造ソースドレイン電極層をスパッタ装置で成膜するS107。当該ソースドレイン電極層は、Mo、W、Al、Cu、Cu-Al合金、Al-Si合金、Mo-W合金等の低抵抗金属の単層、もしくは、これらの積層構造でもよい。次に、図5Gに示すように、前記ソースドレイン電極層を所定の形状に加工して、ソース電極405、ドレイン電極406、それらの配線部を形成するS108。なお、図5Gに示した形状は、例示であって、これに限定されない。次に、パシベーション膜図示なしとなる、例えば、シリコン酸化膜を、PECVD装置により、成膜温度、約250°C、成膜ガスにSiH4とN2Oを用いて、約400nm成膜する。なお、当該パシベーション膜は、窒化シリコンSiN膜、窒酸化シリコンSiON膜、その他金属酸化膜等の絶縁膜でもよい。また、成膜方法は、その他スパッタ、蒸着等を用いてもよい。最後に、約300°C、窒素雰囲気で、約1時間アニール処理を行うS110。これにより、水分含有膜408の水分をIGZO膜に拡散させ、In-Ga-Zn-Oの酸化物を酸素で終端させることができる。結果として、TFT109のオン電流を向上させることができる。なお、上記においては、アニール処理を最後に行う場合について説明したが、上層酸化物半導体409の形成S105以降で行えば、異なる段階で行ってもよい。本実施の形態によれば、水分含有膜408が酸素や水分等の貯蔵層として働くため、水分含有膜408の成膜中やTFT109形成後のアニール処理により、酸化物半導体407、409中に酸素及び水分等をより均一かつ十分に熱拡散させることができる。その結果、酸化物半導体407、409の移動度を増大させ、TFT109のオン電流を増大させることができる。さらに、ゲート電圧に対するドレイン電流の立ち上がりを急峻にし、スイッチ特性をより良好にするS値の減少こともできる。また、アニール処理に要する時間をより短縮することもできる。結果として、表示装置100における額縁領域の狭小化や、高精細化を図ることもできる。なお、本発明は、上記実施の形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態で示した構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。第2の実施形態次に、本発明の第2の実施形態を説明する。上記第1の実施の形態がいわゆるボトムゲート型薄膜トランジスタ構造を有するに対し、本実施の形態においては、いわゆるトップゲート型薄膜トランジスタ構造を有する点が、主に、異なる。なお、下記において、第1の実施形態と同様である点については説明を省略する。図7は、本実施の形態におけるTFT109の断面の構成について説明するための図である。図7に示すように、TFT109は、図中下方から順に、ガラス基板701、汚染バリア膜702、ソースドレイン電極703、704、積層チャネル705、ゲート絶縁膜706、ゲート電極707を有する。ここで、汚染バリア膜702としては、例えば、シリコン酸化膜SiO、シリコン窒化膜SiN、シリコン酸窒化膜SiON等の絶縁膜の単層もしくはこれらの積層構造を用いる。なお、積層チャネル705は、上記第1の実施形態と同様に、下層酸化物半導体708、水分含有膜709、上層酸化物半導体710を積層して構成される。次に、図8A乃至図8G及び図9を用いて、本実施の形態におけるTFT109の製造方法について説明する。図8A乃至図8Gは、当該製造方法のフローの各段階における断面構造を示す図である。図9は、本実施の形態における製造方法のフローについて説明するための図である。まず、図8Aに示すように、ガラス基板701上に、汚染バリア膜702絶縁膜であるシリコン窒化膜を、例えば、PECVD装置を用いて、成膜するS201。図8Bに示すように、ソースドレイン電極703、704やその配線部を形成する、例えば、Ti50nm/Al400nm/Ti50nmの積層構造ソースドレイン電極層を、スパッタ装置を用いて、成膜するS202。なお、当該ソースドレイン電極層は、その他、Mo、W、Al、Cu、Cu-Al合金、Al-Si合金、Mo-W合金等の低抵抗金属の単層、もしくは、これらの積層構造であってもよい。図8Cに示すように、当該ソースドレイン電極層を加工して、ソースドレイン電極703、704等を形成するS203。なお、図8Cに示した形状は、例示であって、ソースドレイン電極703、704等の形状はこれに限定されない。次に、図8Dに示すように、下層酸化物半導体708、水分含有膜709、上層酸化物半導体710を有する積層チャネル705を形成する積層チャネル層を形成する。なお、当該酸化物半導体708、710には、例えば、In-Ga-Zn-Oの酸化物を用いればよい。具体的には、例えば、まず、スパッタ装置で、ターゲット材にIn2Ga2ZnO7を使い、Arガスに酸素を添加して、当該In-Ga-Zn-Oの酸化物を約25nm成膜する。これにより、下層酸化物半導体708を形成する下層酸化物半導体層を形成するS204。次に、水分含有膜709を、PECVD装置で、温度400°C、成膜ガスにTEOSとO2を使い、約1nm成膜するS205。次に、In-Ga-Zn-OIGZOの酸化物をDCスパッタ装置で、ターゲット材にIn2Ga2ZnO7を使い、Arガスに酸素を添加して、約25nm成膜する。これにより、上層酸化物半導体710を形成する上層酸化物半導体層を形成するS206。なお、上記第1の実施の形態と同様、酸化物半導体708、710の材料は、上記In-Ga-Zn-O以外にも、In、Ga、Zn、Snの少なくとも1種類の元素を含むアモルファスもしくは結晶性酸化物半導体であってもよい。具体的には、たとえば、In-Ga-Zn酸化物、In-Ga酸化物、In-Zn酸化物、In-Sn酸化物、Zn-Ga酸化物、Zn酸化物等でもよい。また、下層及び上層酸化物半導体708、710は、同一材料を用いてもよいし、下層酸化物半導体708としてIGZO、上層酸化物半導体710としてITOを用いる等、異なる材料を用いてもよい。ここで、上記第1の実施形態と同様に、水分含有膜709のTEOS膜は本来絶縁膜であるが、その膜厚が約2nm以下であると、当該水分含有膜709を流れる電流はトンネル電流として流れ、オン電流には影響を与えない。一方、約2nm以上であると絶縁膜として機能し、オン電流が激減する。このため、水分含有膜709のTEOS膜を2nm以下になるように形成する。また、上記第1の実施形態と同様に、約2nm以下のTEOS膜を成膜すると、均一に成膜するのは困難である場合があり、よって、島状にTEOS膜が成膜され、それ以外の部分は成膜されない場合もある。この場合、成膜されてない部分にも成膜ガスの残留物であるSiOやSi、O2、OH等が残る。当該残留物のO2やOHは、後述するアニール処理によりIGZO膜に拡散し、IGZO膜を酸素終端し、オン電流向上に寄与できる。したがって、水分含有膜709は島状に成膜された状態でもよい。なお、水分含有膜709の材料は、酸化シリコンSiO膜、窒化シリコンSiN膜、窒酸化シリコンSiON膜、AlO、TiO等の絶縁膜でもよい。次に、図8Eに示すように、フォトリソグラフィーやウエットエッチングもしくはドライエッチングにより上記積層チャネル層を島状に加工し、積層チャネル705を形成するS207。次に、図8Fに示すように、例えば、ゲート絶縁膜706となるシリコン酸化膜を、プラズマ化学気相成長PECVD装置で、成膜温度350°C、成膜ガスにSiH4とN2Oを使い、約200nm成膜するS208。なお、当該ゲート絶縁膜706は、シリコン酸化膜SiO、シリコン窒化膜SiN、シリコン酸窒化膜SiON等の絶縁膜の単層もしくはこれらの積層構造でもよい。そして、ゲート電極707を形成するMo50nmとAl300nmとMo50nmの積層ゲート電極層をスパッタ装置で成膜するS209。なお、当該ゲート電極707を形成する材料は、例えば、Mo、W、Al、Cu、Cu-Al合金、Al-Si合金、Mo-W合金等の低抵抗金属の単層、または、これらの積層構造でもよい。次に、図8Gに示すように、フォトリソグラフィーやウエットエッチングもしくはドライエッチングにより、上記ゲート電極層を島状に加工し、ゲート電極707を形成するS210。次に、パシベーション膜図示なしとなる、例えば、シリコン酸化膜を、PECVD装置で、成膜温度250°C、成膜ガスにSiH4とN2Oを使い、約400nm成膜するS211。なお、当該パシベーション膜は、窒化シリコンSiN膜、窒酸化シリコンSiON膜、その他金属酸化膜等の絶縁膜でもよい。また、成膜方法としては、その他スパッタ、蒸着等を用いてもよい。最後に、300°C、窒素雰囲気で、約1時間アニール処理を行うS212。これにより、上記第1の実施形態と同様に、水分含有膜709の水分等をIGZO膜に拡散させ、In-Ga-Zn-Oの酸化物を酸素で終端させることができる。結果として、TFT109のオン電流を向上させることができる。なお、上記においては、アニール処理を最後に行う場合について説明したが、上層酸化物半導体710の形成S206以降で行えば、異なる段階で行ってもよい。上記第1の実施の形態と同様に、本実施の形態によれば、水分含有膜709が酸素や水分等の貯蔵層として働くため、水分含有膜709の成膜中やTFT109形成後のアニール処理により、酸化物半導体708、710中に酸素及び水分等をより均一かつ十分に熱拡散させることができる。その結果、酸化物半導体708、710の移動度をより増大させ、TFT109のオン電流をより増大させることができる。さらに、ゲート電圧に対するドレイン電流の立ち上がりを急峻にし、スイッチ特性をより良好にするS値の減少こともできる。また、アニール処理に要する時間をより短縮することもできる。なお、本発明は、上記第1または第2の実施の形態に限定されるものではなく、種々の変形が可能である。例えば、上記第1または第2の実施の形態で示した構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。例えば、上記においては、主として、液晶表示装置について説明したが、これに限られず、例えば、有機EL素子、無機EL素子、FEDFieldEmissionDevice等、各種の発光素子を用いた表示装置に適用してもよい。また、上記においては、画素領域130におけるTFT109について説明したが、これに限られず、シフトレジスタ回路104やドライバ106等を構成するTFTに適用してもよい。また、以上説明した本実施形態に係る画像表示装置は、パソコン用ディスプレイ、TV放送受信用ディスプレイ、公告表示用ディスプレイ等の各種の情報表示用の表示装置として採用できる。また、デジタルスチルカメラ、ビデオカメラ、カーナビゲーションシステム、カーオーディオ、ゲーム機器、携帯情報端末など、各種の電子機器の表示部として利用することも可能である。なお、特許請求の範囲における第1の電極層は、例えば、ゲート電極402を形成する電極層、または、ソース電極703及びドレイン電極704を形成する電極層を含み、また、第2の電極層は、ソース電極405及びドレイン電極406を形成する電極層、または、ゲート電極707を形成する電極層を含む。