"LSI設計製造コストモデルに設計製造環境を表すパラメータを入力する設計製造パラメータ入力手段、LSI設計製造コストモデルにテスト設計の影響を表すパラメータを入力するテスト設計パラメータ入力手段、前記設計製造パラメータ入力手段及びテスト設計パラメータ入力手段からの信号に基き、第1テスト容易化モデルを構築する第1構築手段、前記設計製造パラメータ入力手段及びテスト設計パラメータ入力手段からの信号に基き、第2テスト容易化モデルを構築する第2構築手段、設計製造環境を表すパラメータのうちの一つであって、LSI製造利益を変動する変動要因パラメータの範囲を入力する変動要因パラメータ入力手段、前記第1構築手段の出力信号と、前記変動要因パラメータ入力手段の出力信号とを入力し、前記第1テスト容易化モデルによる利益計算を行う第1計算手段、前記第2構築手段の出力信号と、前記変動要因パラメータ入力手段の出力信号とを入力し、前記第2テスト容易化モデルによる利益計算を行う第2計算手段、前記第1計算手段及び第2計算手段の出力信号を入力して、両信号を比較し、高い利益が得られる前記第1テスト容易化モデル又は第2テスト容易化モデルの一方を選択する選択手段、前記選択手段からの選択信号を入力して、これを最適テスト容易化モデルとして表示する最適テスト設計表示手段を備えてなることを特徴とするテスト設計手段選択装置前記第1テスト容易化モデルが、組込み自己テストモデルであり、前記第2テスト容易化モデルが、テストデータ圧縮展開テストモデルであることを特徴とするテスト設計手段選択装置前記テスト設計パラメータが、テスト回路のサイズであることを特徴とする請求項1又は2記載のテスト設計手段選択装置前記変動要因パラメータが、ペナルティコスト又は単位面積あたりの故障率であることを特徴とする請求項1、2又は3記載のテスト設計手段選択装置LSI設計製造コストモデルに設計製造環境を示すパラメータを入力する設計製造パラメータ入力ステップ、LSI設計製造コストモデルにテスト設計の影響を表すパラメータを入力するテスト設計パラメータ入力ステップ、前記設計製造パラメータ入力ステップ及びテスト設計パラメータ入力ステップで得られた信号に基き、LSIのテスト容易化設計モデルである第1テスト容易化モデル及び第2テスト容易化モデルを構築するステップ、該ステップにて構築された2つの第1及び第2テスト容易化モデルに、前記設計製造環境を表すパラメータのうちの一つであってLSI製造利益を変動する変動要因パラメータの範囲を入力するステップ、前記2つ第1及び第2テスト容易化モデルにより利益を計算するステップ、該ステップにより得られた前記2つの第1及び第2テスト容易化モデルによる利益を比較して、高い利益が得られるテスト容易化モデルを選択するステップ、該ステップにより選択されたテスト容易化モデルを最適テスト容易化モデルとして表示するステップ、を備えてなることを特徴とするテスト設計手段選択方法前記第1テスト容易化モデルが、組込み自己テストモデルであり、前記第2テスト容易化モデルが、テストデータ圧縮展開テストモデルであることを特徴とする請求項5記載のテスト設計手段選択方法前記テスト設計パラメータが、テスト回路のサイズであることを特徴とする請求項1記載のテスト設計手段選択方法前記変動要因パラメータが、ペナルティコスト又は単位面積あたりの故障率であることを特徴とする請求項4又は5記載のテスト設計手段選択方法前述の先行文献に開示のモデルでは、様々な具体的なテスト設計が利益にどのように影響を与えるのか示していないため、テスト設計の選択は示されていない。本発明は、設計製造コストを考慮したテスト設計選択のためのテスト容易化モデルを提供する。このテストモデルでは、どのテスト設計をどのような形で組み込むことでどのようなトレードオフが利益に影響を与えるのかを表現するために、テスト設計によって影響を受けるパラメータと他のパラメータの関係を明らかにする。その結果、複数のテスト設計のメリットとデメリットを定量的に比較することができ、設計の初期段階で適切なテストモデルが選択できる。これにより、設計製造現場での設計製造の手戻りや再設計などによるコストの削減が可能となる。請求項1に係るテスト設計手段選択装置は、LSI設計製造コストモデルに設計製造環境を表すパラメータを入力する設計製造パラメータ入力手段、LSI設計製造コストモデルにテスト設計の影響を表すパラメータを入力するテスト設計パラメータ入力手段、記設計製造パラメータ入力手段及びテスト設計パラメータ入力手段からの信号に基き、第1テスト容易化モデルを構築する第1構築手段、前記設計製造パラメータ入力手段及びテスト設計パラメータ入力手段からの信号に基き、第2テスト容易化モデルを構築する第2構築手段、設計製造環境を表すパラメータのうちの一つであって、LSI製造利益を変動する変動要因パラメータの範囲を入力する変動要因パラメータ入力手段、前記第1構築手段の出力信号と、前記変動要因パラメータ入力手段の出力信号とを入力し、前記第1テスト容易化モデルによる利益計算を行う第1計算手段、前記第2構築手段の出力信号と、前記変動要因パラメータ入力手段の出力信号とを入力し、前記第2テスト容易化モデルによる利益計算を行う第2計算手段、前記第1計算手段及び第2計算手段の出力信号を入力して、両信号を比較し、高い利益が得られる前記第1テスト容易化モデル又は第2テスト容易化モデルの一方を選択する選択手段、前記選択手段からの選択信号を入力して、これを最適テスト容易化モデルとして表示する最適テスト設計表示手段を備えてなることを特徴とするものである。請求項2に係るテスト設計手段選択装置は、前記第1テスト容易化モデルが、BISTモデルであり、前記第2テスト容易化モデルが、EDTモデルであることを特徴とするものである。請求項3に係るテスト設計手段選択装置は、前記テスト設計パラメータが、テスト回路のサイズであることを特徴とするものである。請求項4に係るテスト設計手段選択装置は、前記変動要因パラメータが、ペナルティコスト又は単位面積あたりの故障率であることを特徴とするものである。請求項5に係るテスト設計手段選択方法は、LSI設計製造コストモデルに設計製造環境を示すパラメータを入力する設計製造パラメータ入力ステップ、LSI設計製造コストモデルにテスト設計の影響を表すパラメータを入力するテスト設計パラメータ入力ステップ、前記設計製造パラメータ入力ステップ及びテスト設計パラメータ入力ステップで得られた信号に基き、LSIのテスト容易化設計モデルである第1テスト容易化モデル及び第2テスト容易化モデルを構築するステップ、該ステップにて構築された2つの第1及び第2テスト容易化モデルに、前記設計製造環境を表すパラメータのうちの一つであってLSI製造利益を変動する変動要因パラメータの範囲を入力するステップ、前記2つ第1及び第2テスト容易化モデルにより利益を計算するステップ、該ステップにより得られた前記2つの第1及び第2テスト容易化モデルによる利益を比較して、高い利益が得られるテスト容易化モデルを選択するステップ、該ステップにより選択されたテスト容易化モデルを最適テスト容易化モデルとして表示するステップ、を備えてなることを特徴とするものである。請求項6に係るテスト設計手段選択方法は、前記選択方法において、前記第1テスト容易化モデルが、BISTモデルであり、前記第2テスト容易化モデルが、EDTモデルであることを特徴とするものである。請求項7に係るテスト設計手段選択方法は、前記テスト設計パラメータが、テスト回路のサイズであることを特徴とするものである。請求項8に係るテスト設計手段選択方法は、前記変動要因パラメータが、ペナルティコスト又は単位面積あたりの故障率であることを特徴とするものである。本発明によれば、LSIの設計製造時に、より高利益を得ることができるテスト設計手段を容易に選択することができる。図1において、1は、LSI設計製造コストモデルであるテスト容易化モデル以下、単にテストモデルというに設計製造環境を表すパラメータを入力する設計製造パラメータ入力手段であり、後述するフリップフロップ数、ゲート数、チップの販売価格等が含まれる、2は、テストモデルにテスト設計の影響を表すパラメータを入力するテスト設計パラメータ入力手段で、テスト回路のサイズ等である。なお、第1及び第2入力手段1,2は、実際には、コンピュータの一つの入力装置から入力することができる。3は、設計製造パラメータ入力手段1及びテスト設計パラメータ入力手段2からの信号に基き、第1テストモデルであるBISTモデルを構築する第1構築手段、4は、設計製造パラメータ入力手段1及びテスト設計パラメータ入力手段2からの信号に基き、第2テストモデルであるEDTモデルを構築する第2構築手段である。5は、設計製造環境を表すパラメータのうちの一つであって、LSI製造利益を変動する変動要因パラメータの範囲を入力する変動要因パラメータ入力手段であり、典型的にはペナルティコストが選択されるが、変動要因がある他のパラメータ、例えば単位面積当たりの故障率を選択することもできる。6は、第1構築手段3の出力信号と、変動要因パラメータ入力手段5の出力信号とを入力し、BISTモデルによる利益計算を行う第1計算手段、7は、第2構築手段4の出力信号と、変動要因パラメータ入力5の出力信号とを入力し、EDTモデルによる利益計算を行う第2計算手段、8は、第1計算手段6及び第2計算手段7の出力信号を入力とし、両信号を比較して、BIST又はEDTのうち、高い利益が得られるテストモデルを選択する選択手段、9は、選択手段8から出力される選択信号を入力して、これを最適テストモデルとして表示する最適テスト設計表示手段である。これらはいずれもコンピュータによって処理される。表示手段9により表示されたテストモデルが、テスト設計モデルとして採用される。前述した各手段においては、図2に示すフローによる処理がなされる。設計製造パラメータ入力ステップS1:LSI設計製造コストモデルに設計製造環境を示すパラメータが入力される。テスト設計パラメータ入力ステップS2:LSI設計製造コストモデルにテスト設計の影響を表すパラメータが入力される。このテスト設計パラメータとして、テスト回路のサイズ等が挙げられる。ステップS3:設計製造パラメータ入力ステップS1及びテスト設計パラメータ入力ステップS2で得られた信号に基き、BISTモデル及びEDTモデルが構築される。ステップS4:ステップS3にて構築された2つのテストモデルに、設計製造環境を表すパラメータのうちの一つであってLSI製造利益を変動する変動要因パラメータの範囲が入力される。このパラメータとして、ペナルティコストや単位面積あたりの故障率などが挙げられる。ステップS5:2つのテストモデルにより利益が計算される。ステップS6:ステップS5により得られた2つのテストモデルBIST、EDTによる利益を比較して、高い利益が得られるテストモデルが選択される。ステップS7:ステップS6により選択されたテストモデルが最適テストモデルとして表示される。以下、本発明実施の形態を詳述する。LSI設計製造コストモデルとテスト設計テストモデルの基本となるLSIの設計製造に関する利益モデルを説明する。これらのテストモデルにおいて、第1構築手段3及び第2構築手段4において、それぞれBIST及びEDTテストモデルが構築され、第1計算手段6及び第2計算手段7により、それぞれBIST及びEDTテストモデルによる利益計算がなされる。LSIの設計製造販売における利益Profitは、販売によって得られる収入Rと設計製造に関わる費用MCとの差によって導かれる。収入Rはいくらのチップ価格をいくつ出荷したのかによって決まる。一方で製造コストMCはLSIチップを製造するにあたっていくらコストがかかるかによって決まる。製造コストは大きく分けて、材料費用、設計費用、パッケージ費用、テスト費用の4つのコストからなる。以下、収入Rと製造コストMCをさらに詳しく説明する。収入Rはチップの販売価格Pchipと総販売量製造量V、歩留まりY、市場不良率DLの積数式2で導かれる。歩留まりYは単位面積あたりの故障率pとチップ面積A数式4から導かれ数式3、市場不良率DLは、故障検出率FC数式6と歩留まりYから導かれる数式5。ここでAorgはテスト対象回路のチップ面積、αDFTAreaはテスト設計を施したことによるチップ面積の増加率、αは故障検出増加率、TPsはテストパターン数である。製造コストMCはテストコストCtest、シリコンコストCsilicon、パッケージコストCpack、設計コストCdesignの和である。テストコストCtestはテスト準備コストCprepとテスト実行コストCtesterとテスト見逃しコストCescapeの和である。CprepはテストプログラムコストCprogとテスト生成コストCtestgenの和である。テストプログラムコストCprogはテスト生成コストCtestgenに対し、βtestprog倍として定義され数式10、テスト生成コストCtestgenは以下のように導かれる数式11。ここでUengはエンジニアの人件費、Ktestgenはチップ面積に対するテスト生成時間にかかるコストの比率であり、αDFTtestgenはテスト設計を施したことによるテスト生成時間の増加率である。Ctesterは、チップをテスタに準備する時間Tsetup、無故障チップに対する故障チップのテスト時間比βfail、チップ面積に対するテスト実行時間定数Ktestgen、テスト設計を施したことによるテスト実行時間増加率αDFTtesttime、テスタの単位時間あたりの使用料Ptesterによって導かれる。Cescapeは市場不良によって発生するクレームなどが原因として生じる1チップあたりのペナルティコストβescapeを用いて数式13のように導かれる。シリコンコストCsiliconは、ウェハの費用Pwaferとウェハの半径r、ダイを生成することのできるウェハの面積の割合βwaferを用いて導かれる。パッケージコストCpackは、1チップにかかるパッケージ料金Ppackを用いて数式15のように導かれ、設計コストCdesignは回路のゲート数g、エンジニアスキルSeng、設計再利用性ρ、設計複雑性κから数式16のように導かれる。また、それぞれの定数は、設計環境に合わせて与えることで、利益を導くことができる。本発明に係るモデル化においては、テスト設計は、チップの面積、テストの実行時間、テストパターンの生成時間、故障検出率により影響される。すなわち、材料費用、設計費用、テスト費用テスタの費用、テストパターン生成の費用、故障検出率に影響される。それゆえ、テスト設計の影響を表現するための4つのパラメータ数式4、数式6、数式11、数式12、すなわち、テスト設計によるチップ面積増加率αDFTArea、テスト実行時間増加率αDFTtesttime、テスト生成時間増加率αDFTtestgen、故障検出率FCをテスト設計パラメータとして用いてモデルを表現する。テスト設計とトレードオフ4つテスト設計パラメータにはトレードオフがあり、テスト設計や用いる設計パラメータごとに異なる。本実施形態ではテスト設計ごとのトレードオフをモデル化し、より詳細に利益を見積もることで、LSI設計製造時にテスト設計を選択可能にする。例えば、市場不良による1チップあたりのペナルティコストβescapeが大きい又は小さいとき、EDTとBISTでは、どちらの設計が高利益をもたらすかという課題に対して、EDT又はBISTが良いということがわかる。本実施形態におけるデル化では、スキャンベースの3つのテスト設計法で、フルスキャン設計、EDT、BISTである。以下これらについて説明する。フルスキャン設計一般的なフルスキャン設計、例えば、シングルフルスキャン設計では、図3に示すようなフリップフロップFFを複数配置したテスト対象回路に対して、図4に示すように、全てのフリップフロップFFにマルチプレクサ10、10、...を付加することでパススキャンパスを連結させ、テストを行う際に専用ポートscaninから直接全てのフリップフロップFFに値を印加し、専用ポートでフリップフロップFFの値を観測する。このテスト設計では、すべてのフリップフロップFFにマルチプレクサを必要とする。また、専用ポートscanin、scanoutが増えれば、複数のスキャンパスを並列に構成することも可能であり多重スキャン、この場合はシングルスキャン設計に比べて、テスト実行時間の削減が可能となる。テストデータ圧縮展開テスト:EDTEmbeddedDeterministicTestEDTは、図5に示すように、テストデータをX倍に展開することが可能なXビットのサイズをもつテストデータ展開器Decompressorと、圧縮機Compactorを、被テスト回路CUTと共にチップ上に組み込む方法である。ここでATEは自動テスト装置である。組み込む回路が大きいほど、面積オーバーヘッドは大きくなるが、テストデータの展開率が大きくなり、スキャンチェーン長が短くなるためテスト実行時間の削減が期待できる。しかし逆に、組み込む回路が小さいほど、面積オーバーヘッドは抑えられるが、テストデータの展開率が小さくなり、スキャンチェーン長が短くならないためテスト実行時間削減の効果が小さくなる。そのため、EDT手法は面積オーバーヘッドとテスト実行時間との間にはトレードオフが存在することが考えられる。組込み自己テスト:BISTBISTは、図6に示すように、チップ上に被テスト回路CUTと共にXビットのサイズを持つテスト生成器TestPatternGeneratorと応答解析器SignatureAnalyserからなるBIST回路を組み込むことでテストを行う方法である。組み込む回路が大きいほど、面積オーバーヘッドは大きくなるが、生成可能なテストパターン数が増え、故障検出率の向上が期待できる。一方で、組み込む回路が小さいほど、面積オーバーヘッドは抑えられるが、生成可能なテストパターン数は減り、故障検出率の向上も少なくなる。テスト設計に対するモデル化4つのパラメータ、すなわちチップ面積増加率αDFTArea、テスト実行時間増加率αDFTtesttime、テスト生成時間増加率αDFTtestgen、故障検出率FCを、フルスキャン設計、EDT設計、BIST設計に対して適用しモデルを作成する。面積増加率αDFTArea面積増加率は、テスト設計を行う前のチップ面積に対するテスト設計が要する面積の比であるため、次の式で表される。ここでADFTはテスト設計が要する面積であり、FS設計、EDT設計、BIST設計を施した面積AFS、AEDT、ABISTのいずれかであるとする。AFSはすべてのフリップフロップにマルチプレクサが付加されるため、以下のようにして導かれる。ここでFFsはフリップフロップ数、Amuxはマルチプレクサの面積である。面積AEDTは、図5からもわかるように、FS設計の面積AFSと、ビット幅Xに応じた展開器の面積Adecompと、Xの関数である圧縮機Acompとの和である。面積ABISTは、図6からもわかるように、FS設計の面積AFSとビット幅Xに応じたテストパターン生成器の面積AtpgとXの関数である応答解析器の面積Asaとの和である。テスト実行時間増加率αDFTtesttimeテスト実行時間増加率は、スキャンベースのテスト設計法についてモデル化を行うため、シングルスキャンチェーンのスキャン設計を施したものを基準とする。それゆえ、以下のように決まる。ここで、TtestDFTはそれぞれのテスト設計に対するテスト実行時間であり、TtestSingleFullScanはシングルスキャンチェーンのスキャン設計を施したときのテスト実行時間である。ゆえに、シングルスキャンチェーンのスキャン設計を施した場合のテスト実行時間増加率αDFTtesttimeは1となる。フルスキャン設計のテスト実行時間TtestFSは以下のように表現される。ここでvATEは、自動テスト装置ATEからチップ内部へテストパターンを転送する速度bit秒である。EDT手法のテスト実行時間TtestEDTは、以下のようになる。ここで括弧内の第1項は内部スキャンフリップフロップにデータを満たすためにかかるクロック数、第2項は展開器に圧縮されたテストパターンを満たすためにかかるクロック数である。同様にBIST方法を以下のように表現する。ここで、第1項は内部スキャンフリップフロップにデータを満たすためにかかる時間、第2項はテストパターン生成器に初期値を満たすためにかかる時間である。BISTではこの2つの動作速度は異なるため、テストパターン生成器に初期値を満たす際の速度はvATE、内部スキャンフリップフロップ内に値を満たす速度はvscanとし、一般にvATE≦vscanである。テスト生成時間増加率αDFTgentimeテスト生成時間増加率αDFTgentimeに関しても、テスト実行時間増加率αDFTtesttimeと同様に、シングルスキャンチェーンのスキャン設計を施したものを基準とする。それゆえ、シングルスキャンチェーンのスキャン設計を施した場合のテスト生成時間増加率αDFTgentimeは1となる。テスト実行時間の増加率は、テストの能力テストパターン数や故障検出率やDFTの構造組込む回路の面積によって決められ、テスト設計ごとに定数を与えるものとする。故障検出率FCDFT故障検出率とテストパターン数の関係は数式6で表現されるが、パラメータαを調整するだけでは実験結果にうまく適応することができないことが実験により確認された。故障は、その検出のしやすさが、故障毎に異なっていているためであると考えられる。そこで、数式6の線形和でテストパターン数と故障検出率の関係を表すことにする。ここで、φDFTiとαDFTiは被テスト回路の複雑さやテスト設計の構造によって決まるものとする。数式25は、数式6に比べて、より詳細に故障検出率を表現している。テスト設計の選択例以下、第1テストモデルとしてBISTを、第2テストモデルとしてEDTを採用した場合において、最も利益が高くなるテスト方法を選択できる例を示す。なお、FSを加えた3モデルとし、この中からいずれか2つのモデルについてそのうち1つのモデルを選択することも、または3つのモデルの中から選択することも可能である。この実施形態では、FSモデルはBISTとEDTモデルの基準となっているモデルであり、FSモデルに基づく設計を行った上でBISTモデルかEDTモデルかを選択する場合が多いと考えられるため、BIST及びEDTの2つのモデルとした。テスト設計アーキテクチャの詳細EDTは、5倍、10倍、25倍の圧縮展開能力を持つEDTEDT5x、EDT10x、EDT25xとした。すなわち、X5、10、25である。数式25におけるnは2とし、αEDT1は001、αEDT2は000001、vATEvscanとした。φEDTiは、非特許文献4に記載のデータをもとに、最小二乗法から決まり、面積増加率αEDTAreaとテスト生成時間増加率αEDTtestgenは同文献4のデータから、表1のように決めた。この結果、故障検出率FCEDTとテスト実行時間増加率αEDTtesttimeにおいてはテストパターン数TPs以外のパラメータが決まり、TPsの関数となり、テストパターン数TPsに応じて決まる。BISTは、実際にテスト生成器を設計し、ゲート数が2万程度の被テスト回路に対して計算器実験を行うことで、故障検出率と故障検出率の関係を明らかにした。この関係をもとに、φBISTi、αBISTiを次のように決定した。まず、EDTと同様に数式25におけるnは2とし、面積増加率αBIST1は001、面積増加率αBIST2は000001、vATEvscanとした。そして、実験で得られた結果と上記の条件下の数式25を用いて線形最小二乗法を行うことでφBISTi、αBISTiを算出した。面積増加率αBISTAreaは想定したアーキテクチャから決まり、テスト生成時間増加率αBISTtestgenは非特許文献1を参考にし、1590と想定した表2。EDTと同様に、故障検出率FCBISTとテスト実行時間増加率αBISTtesttimeにおいては、テストパターン数TPs以外のパラメータが決まることで、TPsの関数となり、テストパターン数TPsに応じて決まる。以上のようにして作成したモデルから、図7に、EDTとBISTにおける故障検出率FCとテストパターン数TPsの関係を示す。EDTはBISTに比べ、故障検出増加率が大きく、少ないテストパターン数で高い故障検出率を達成する。逆にBISTは多くのテストパターン数を必要とすることがわかる。EDTとBISTにおけるテスト実行時間増加率αDFTtesttimeとテストパターン数TPsの関係を図8に示す。EDT、BISTとも、テストパターン数を増加させるとテスト実行時間増加率も増えていることがわかる。このように、作成したモデルではそれぞれのテスト設計に応じて、テストパターン数TPsに対する故障検出率、およびテスト実行時間増加率αDFTtesttimeの特徴を表現している。テスト設計の特徴と選択例EDTとBISTを対象として、設計製造環境に応じて、実施形態のモデルによって、最も利益が高くなるテストモデルを選択する例を説明する。EDTとBISTに対して、市場不良による1チップあたりのペナルティコストβescapeと利益Profitの関係を、図9に示す。ペナルティコストを含む他の設計製造環境を表すパラメータを表3に示す。これらの設計製造パラメータは、設計製造パラメータ入力手段1より入力される。また、ペナルティコストβescapeは、変動要因パラメータ範囲入力手段5より入力される。テストパターン数TPsに関しては、それぞれのβescapeに応じて、最も利益をもたらすテストパターン数を提案モデルにより導き、そのときの利益を示している。EDT25x及びBIST24bitのいずれかを選択する場合において、市場不良による1チップあたりのペナルティコストβescapeが比較的小さいときβescapelineA、つまり市場不良に対しての制約が比較的厳しくない設計製造環境下においてはBIST設計がより高利益であることがわかる。ここでlineAは、EDT25x特性曲線とBIST24bit特性曲線の交点に対応するペナルティコストβescapeであり、50000000ドルである。一方、EDT25x及びBIST36bitのいずれかを選択する場合において、ペナルティコストβescapeが比較的大きいときlineBβescape、つまり市場不良に対しての制約が比較的厳しくない設計製造環境下においてはEDT設計がより高利益であることがわかる。ここでlineBは、EDT25x特性曲線とBIST36bit特性曲線の交点に対応するペナルティコストβescapeであり、75000000ドルである。lineAlineBを基準としたEDT又はBISTの選択は、選択手段8によりなされ、その結果は、最適テスト設計表示手段9に表示される。市場不良による1チップあたりのペナルティコストβescapeが大きくなるにつれてEDTの中でも、最も利益を産む方法は異なる。ペナルティコストβescapeが小さい場合はEDT5xが最も高利益となり、ペナルティコストβescapeが大きい場合ではEDT25xが最も高利益となっている。これは市場不良による1チップあたりのペナルティコストβescapeが大きい場合においては、より高い故障検出率をもたらすEDT手法が利益を産むため、多くのテストパターン数を印加できるものが高利益となるためである。さらに、多くのテストパターン数を印加するとテスト実行時間が増加し、テスト実行にかかるコストが増え、利益が減少してしまうという面もある。そのため、単位テスト実行時間あたりに多くのテストパターンを印加することのできるEDT25xが、市場不良による1チップあたりのペナルティコストβescapeが大きい場合において高利益となる。EDT25x手法とBIST36bit手法に対して、単位面積あたりの故障率pと利益Profitの関係を図10に示す。単位面積あたりの故障率pが00000075より小さいときは、BIST36bitが高利益であるが、pが00000075よりも大きくなるとEDT25xの方が高利益となることがわかる。また、EDT手法とBIST手法に対して、1秒あたりのテスタの費用Pwaferと利益Profitの関係を図11に示す。1秒あたりのテスタの費用Ptesterが比較的小さいときは、多くのテストパターンを要するBIST手法が高利益となっている。これは多くのテストパターンを要して高い故障検出率を達成する手法においてはテストにかかるコストが大きくならないためである。一方、1秒あたりのテスタの費用Ptesterが比較的大きいときは、前述とは逆に少ないテストパターンで高い故障検出率を達成するEDT手法がより利益をもたらす結果となる。このようにそれぞれの設計製造環境においてどのテスト設計がより高利益かを判定することができる。以上のように、テスト設計に応じた面積オーバーヘッド増加率、テスト実行時間増加率、テスト生成時間増加率、故障検出率のトレードオフを表現することでLSI設計製造環境に対して、より高利益となるテスト設計が選択可能となる。"