画素回路と、前記画素回路の動作を制御する駆動回路とを有し、前記駆動回路は、第1の電極及び第2の電極を有する容量手段と、前記第1の電極に入力端子が電気的に接続されたインバータと、前記インバータの入力端子に一方の端子が電気的に接続され、且つ前記インバータの出力端子に他方の端子が電気的に接続された第1のスイッチと、前記第2の電極に一方の端子が電気的に接続された第2のスイッチと、前記第2の電極に一方の端子が電気的に接続された第3のスイッチとを有し、取り込み期間において、前記第2のスイッチをオンすることにより前記第2の電極にデータ信号を入力し、前記取り込み期間前のリセット期間において、前記第1のスイッチをオンし、且つ前記第3のスイッチをオンすることにより前記第2の電極に前記データ信号の反転信号を入力することを特徴とするアクティブマトリクス型表示装置。画素回路と、前記画素回路の動作を制御する駆動回路とを有し、前記駆動回路は、第1の電極及び第2の電極を有する容量手段と、前記第1の電極に入力端子が電気的に接続された第1のインバータと、前記第1のインバータの入力端子に一方の端子が電気的に接続され、且つ前記第1のインバータの出力端子に他方の端子が電気的に接続された第1のスイッチと、前記第2の電極に一方の端子が電気的に接続された第2のスイッチと、前記第2の電極に一方の端子が電気的に接続された第3のスイッチと、前記第1のインバータの出力端子に入力端子が電気的に接続された第2のインバータと、前記第2のインバータの入力端子に出力端子が電気的に接続され、且つ前記第2のインバータの出力端子に入力端子が電気的に接続されたクロックドインバータとを有し、取り込み期間において、前記第2のスイッチをオンすることにより前記第2の電極にデータ信号を入力し、前記取り込み期間前のリセット期間において、前記第1のスイッチをオンし、且つ前記第3のスイッチをオンすることにより前記第2の電極に前記データ信号の反転信号を入力することを特徴とするアクティブマトリクス型表示装置。画素回路と、前記画素回路の動作を制御する駆動回路とを有し、前記駆動回路は、第1の電極及び第2の電極を有する容量手段と、前記第1の電極に入力端子が電気的に接続された第1のインバータと、前記第1のインバータの入力端子に一方の端子が電気的に接続され、且つ前記第1のインバータの出力端子に他方の端子が電気的に接続された第1のスイッチと、前記第2の電極に一方の端子が電気的に接続された第2のスイッチと、前記第2の電極に一方の端子が電気的に接続された第3のスイッチと、前記第1のインバータの出力端子に入力端子が電気的に接続された第2のインバータと、前記第1のインバータの入力端子に出力端子が電気的に接続され、且つ前記第1のインバータの出力端子に入力端子が電気的に接続されたクロックドインバータとを有し、取り込み期間において、前記第2のスイッチをオンすることにより前記第2の電極にデータ信号を入力し、前記取り込み期間前のリセット期間において、前記第1のスイッチをオンし、且つ前記第3のスイッチをオンすることにより前記第2の電極に前記データ信号の反転信号を入力することを特徴とするアクティブマトリクス型表示装置。前記駆動回路の動作を制御する外部回路を有し、前記駆動回路の駆動電圧は、前記外部回路の駆動電圧よりも高く、前記データ信号は、前記外部回路が出力する信号であることを特徴とする請求項1乃至3のいずれか一項に記載のアクティブマトリクス型表示装置。前記駆動回路は、薄膜トランジスタを用いて構成されることを特徴とする請求項1乃至請求項4のいずれか一項に記載のアクティブマトリクス型表示装置。前記第1のスイッチ乃至前記第3のスイッチは、薄膜トランジスタであり、前記第1のスイッチとなる薄膜トランジスタのゲートと、前記第3のスイッチとなる薄膜トランジスタのゲートとが電気的に接続されていることを特徴とする請求項1乃至請求項5のいずれか一項に記載のアクティブマトリクス型表示装置。前記従来型データラッチ回路において、低電圧駆動を行う場合、つまり外部回路からのデジタル信号DATAをそのまま入力する場合について、その駆動を図2A及びBを用いて説明する。ここで、VSSは-2V、VDDは5V、LAT及びLATBのHレベルは5V、Lレベルは-2V、DATAのHレベルは3V、Lレベルは0Vとする。まず期間T1において、シフトレジスタからサンプリングパルス、LATが入力され、LATがHレベル5V、LATBがLレベル-2Vとなり、P型TFT2001及びN型TFT2004がオンする。この時、DATAがHレベル3Vであると、P型TFT2002がオフ、且つN型TFT2003がオンし、クロックドインバータ2005はVSSを出力する。しかしこの時、P型TFT2002の閾値電圧|VTH|が2V以下であると、P型TFT2002もオンしてしまいリーク電流が流れる。さらに、P型TFT2002及びN型TFT2003の諸特性、特に閾値特性がばらつき、その結果、P型TFT2002の|Vgs|=2Vにおけるオン電流が、N型TFT2003の|Vgs|=5Vにおけるオン電流を上回ると、論理が逆転し、クロックドインバータ2005の出力は、VSSとはならず、VDDとなってしまうことになる。反対にDATAがLレベル0Vである場合において、N型TFT2003の|VTH|が2V以下であると、N型TFT2003もオンしてしまいリーク電流が流れ、さらには、N型TFT2003の|Vgs|=2Vにおけるオン電流が、P型TFT2002の|Vgs|=5Vにおけるオン電流を上回ると、論理が逆転し、クロックドインバータ2005の出力は、VDDとはならず、VSSとなってしまうことになる。本発明は上記の問題点を鑑みてなされたものであり、TFTの特性ばらつきの影響を受けにくく、低消費電力、高周波動作が可能なデータラッチ回路を提供することを課題とするものである。本発明は、データラッチ回路において、データ信号がHレベルであるか又はLレベルであるかを判定するインバータにおいて、前記インバータの入力端子と出力端子とを短絡する手段を有し、且つ、前記インバータの入力端子を容量の一方の電極と接続し、前記容量のもう一方の電極には、データ信号又は基準電位を取り込む構成にしておく。初めに、前記インバータの入力端子と出力端子を短絡することで、前記インバータの入力端子と容量の一方の電極とを前記インバータの閾値電位にし、同時に、前記容量のもう一方の電極を基準電位にしておく。次に、基準電位にした前記容量の一方の電極にデータ信号を取り込む。これにより、前記容量を介したインバータの入力端子の電位は閾値電位から上下に変動し、データ信号のHレベル又はLレベルの判別が可能となる。よって、電源電圧幅に対してデータ信号の振幅が小さくても、TFTの特性ばらつきの影響を受けることなく、正確に動作することができる。ここで、本発明の構成を以下に記す。本発明のデータラッチ回路は、デジタル信号を取り込むデータラッチ回路であって、第1及び第2の電極を有する容量手段と、前記第1の電極に入力端子が接続されたインバータと、前記インバータの前記入力端子と出力端子との間に接続されたスイッチとを有し、リセット期間において、前記スイッチをオンし、且つ前記容量手段の前記第2の電極に第1の電位を入力し、前記リセット期間後の取り込み期間において、前記容量手段の前記第2の電極に前記デジタル信号を入力することを特徴とする。また、本発明のデータラッチ回路は、デジタル信号を取り込むデータラッチ回路であって、第1及び第2の電極を有する容量手段と、前記第1の電極に入力端子が接続されたインバータと、前記インバータの前記入力端子と出力端子との間に接続された第1のスイッチと、前記第2の電極に接続された第2のスイッチ及び第3のスイッチとを有し、リセット期間において、前記第1のスイッチをオンし、且つ前記第2のスイッチをオンすることにより前記容量手段の前記第2の電極に第1の電位を入力し、前記リセット期間後の取り込み期間において、前記第3のスイッチをオンすることにより前記容量手段の前記第2の電極に前記デジタル信号を入力することを特徴とするデータラッチ回路。また、本発明のデータラッチ回路は、デジタル信号を取り込むデータラッチ回路であって、第1及び第2の電極を有する容量手段と、前記第1の電極に入力端子が接続された第1のインバータと、前記第1のインバータの前記入力端子と出力端子との間に接続されたスイッチと、前記第1のインバータの前記出力端子に入力端子が接続された第2のインバータと、前記第2のインバータの前記入力端子及び出力端子に出力端子及び入力端子がそれぞれ接続されたクロックドインバータとを有し、リセット期間において、前記スイッチをオンし、且つ前記容量手段の前記第2の電極に第1の電位を入力し、前記リセット期間後の取り込み期間において、前記容量手段の前記第2の電極に前記デジタル信号を入力することを特徴とする。また、デジタル信号を取り込むデータラッチ回路であって、第1及び第2の電極を有する容量手段と、前記第1の電極に入力端子が接続された第1のインバータと、前記第1のインバータの前記入力端子と出力端子との間に接続された第1のスイッチと、前記第2の電極に接続された第2のスイッチ及び第3のスイッチと、前記第1のインバータの前記出力端子に入力端子が接続された第2のインバータと、前記第2のインバータの前記入力端子及び出力端子に出力端子及び入力端子がそれぞれ接続されたクロックドインバータとを有し、リセット期間において、前記第1のスイッチをオンし、且つ前記第2のスイッチをオンすることにより前記容量手段の前記第2の電極に第1の電位を入力し、前記リセット期間後の取り込み期間において、前記第3のスイッチをオンすることにより前記容量手段の前記第2の電極に前記デジタル信号を入力することを特徴とする。また、本発明のデータラッチ回路は、デジタル信号を取り込むデータラッチ回路であって、第1及び第2の電極を有する容量手段と、前記第1の電極に入力端子が接続された第1のインバータと、前記第1のインバータの前記入力端子と出力端子との間に接続されたスイッチと、前記第1のインバータの前記出力端子に入力端子が接続された第2のインバータと、前記第1のインバータの前記入力端子及び前記出力端子に出力端子及び入力端子がそれぞれ接続されたクロックドインバータとを有し、リセット期間において、前記スイッチをオンし、且つ前記容量手段の前記第2の電極に第1の電位を入力し、前記リセット期間後の取り込み期間において、前記容量手段の前記第2の電極に前記デジタル信号を入力することを特徴とする。また、本発明のデータラッチ回路は、デジタル信号を取り込むデータラッチ回路であって、第1及び第2の電極を有する容量手段と、前記第1の電極に入力端子が接続された第1のインバータと、前記第1のインバータの前記入力端子と出力端子との間に接続された第1のスイッチと、前記第2の電極に接続された第2のスイッチ及び第3のスイッチと、前記第1のインバータの前記出力端子に入力端子が接続された第2のインバータと、前記第1のインバータの前記入力端子及び前記出力端子に出力端子及び入力端子がそれぞれ接続されたクロックドインバータとを有し、リセット期間において、前記第1のスイッチをオンし、且つ前記第2のスイッチをオンすることにより前記容量手段の前記第2の電極に第1の電位を入力し、前記リセット期間後の取り込み期間において、前記第3のスイッチをオンすることにより前記容量手段の前記第2の電極に前記デジタル信号を入力することを特徴とする。また、本発明のデータラッチ回路は、デジタル信号を取り込むデータラッチ回路であって、第1及び第2の電極を有する第1の容量手段と、第3及び第4の電極を有する第2の容量手段と、前記第1の電極及び前記第3の電極に入力端子が接続されたインバータと、前記インバータの前記入力端子と出力端子との間に接続されたスイッチとを有し、リセット期間において、前記スイッチをオンし、且つ前記第1の容量手段の前記第2の電極に第1の電位を入力し、且つ前記第3の容量手段の前記第4の電極に第2の電位を入力し、前記リセット期間後の取り込み期間において、前記第1の容量手段の前記第2の電極および前記第2の容量手段の前記第4の電極に前記デジタル信号を入力することを特徴とする。また、本発明のデータラッチ回路は、デジタル信号を取り込むデータラッチ回路であって、第1及び第2の電極を有する第1の容量手段と、第3及び第4の電極を有する第2の容量手段と、前記第1の電極及び前記第3の電極に入力端子が接続されたインバータと、前記インバータの前記入力端子と出力端子との間に接続された第1のスイッチと、前記第2の電極に接続された第2のスイッチ及び第3のスイッチと、前記第4の電極に接続された第4のスイッチ及び第5のスイッチとを有し、リセット期間において、前記スイッチをオンし、且つ前記第2のスイッチをオンすることにより前記第1の容量手段の前記第2の電極に第1の電位を入力し、且つ前記第4のスイッチをオンすることにより前記第3の容量手段の前記第4の電極に第2の電位を入力し、前記リセット期間後の取り込み期間において、前記第3のスイッチをオンすることにより前記第1の容量手段の前記第2の電極に、且つ前記第5のスイッチをオンすることにより前記第2の容量手段の前記第4の電極に前記デジタル信号を入力することを特徴とする。また、本発明のデータラッチ回路は、デジタル信号を取り込むデータラッチ回路であって、第1及び第2の電極を有する第1の容量手段と、第3及び第4の電極を有する第2の容量手段と、前記第1の電極に入力端子が接続され且つ前記第3の電極に出力端子が接続された第1のインバータと、前記第1のインバータの前記入力端子と前記出力端子との間に接続された第1のスイッチと、第5及び第6の電極を有する第3の容量手段と、第7及び第8の電極を有する第4の容量手段と、前記第5の電極に入力端子が接続され且つ前記第7の電極に出力端子が接続された第2のインバータと、前記第2のインバータの前記入力端子と前記出力端子との間に接続された第2のスイッチと、前記第4及び前記第8の電極に入力端子が接続された第3のインバータと、前記第3のインバータの前記入力端子と出力端子との間に接続された第3のスイッチとを有し、リセット期間において、前記第1及び第2のスイッチをオンし、且つ前記第1の容量手段の前記第2の電極に第1の電位を入力し、且つ前記第3の容量手段の前記第4の電極に第2の電位を入力し、前記リセット期間後の取り込み期間において、前記第1の容量手段の前記第2の電極および前記第2の容量手段の前記第4の電極に前記デジタル信号を入力することを特徴とする。また、本発明のデータラッチ回路は、デジタル信号を取り込むデータラッチ回路であって、第1及び第2の電極を有する第1の容量手段と、第3及び第4の電極を有する第2の容量手段と、前記第1の電極に入力端子が接続され且つ前記第3の電極に出力端子が接続された第1のインバータと、前記第1のインバータの前記入力端子と前記出力端子との間に接続された第1のスイッチと、第5及び第6の電極を有する第3の容量手段と、第7及び第8の電極を有する第4の容量手段と、前記第5の電極に入力端子が接続され且つ前記第7の電極に出力端子が接続された第2のインバータと、前記第2のインバータの前記入力端子と前記出力端子との間に接続された第2のスイッチと、前記第4及び前記第8の電極に入力端子が接続された第3のインバータと、前記第3のインバータの前記入力端子と出力端子との間に接続された第3のスイッチと、前記第1の電極と前記第5の電極とに接続された第5の容量とを有し、リセット期間において、前記第1及び第2のスイッチをオンし、且つ前記第1の容量手段の前記第2の電極に第1の電位を入力し、且つ前記第3の容量手段の前記第4の電極に第2の電位を入力し、前記リセット期間後の取り込み期間において、前記第1の容量手段の前記第2の電極および前記第2の容量手段の前記第4の電極に前記デジタル信号を入力することを特徴とする。また、前記第1の電位は、前記デジタル信号の1の電位又は0の電位であってもよい。また、前記リセット期間を前段のシフトレジスタからのサンプリングパルスを用い決定し、前記取り込み期間を自段のシフトレジスタからのサンプリングパルスを用い決定するようにしてもよい。また、前記デジタル信号の振幅が前記データラッチ回路に用いられる電源電圧幅と比較して小さくしてもよい。また、前記クロックドインバータの制御端子に、前段のシフトレジスタからの出力パルスを用いるようにしてもよい。また、前記データラッチ回路は薄膜トランジスタにより形成されるようにしてもよい。本発明のデータラッチ回路は、電源電圧幅に対して入力信号の振幅が小さくても、TFTの諸特性のばらつきの影響を受けることなく、正確に動作することができる。よって、外部回路からの信号をレベルシフトする必要がなく、低消費電力化、レイアウト面積の縮小、コストダウンを実現することができる。本発明の実施形態について、以下に説明する。実施の形態1図1Aに本実施形態のデータラッチ回路の構成を示す。本実施形態のデータラッチ回路はデータ取り込み用スイッチ1001、リファレンス用スイッチ1002、閾値セット用スイッチ1003、容量手段1004、及び補正インバータ1005を有する。本実施形態のデータラッチ回路において、データ取り込み用スイッチ1001、リファレンス用スイッチ1002及び容量手段1004からなる回路ブロックをブロックxとする。また、必要に応じて、インバータ1006を設けてもよい。データ取り込み用スイッチ1001はLATによりオン又はオフを制御され、入力されるDATAをリファレンス用スイッチ1002と容量手段1004の第2の電極との接続部以下ノードaという。へ入力する。リファレンス用スイッチ1002はLAT-1によりオン又はオフを制御され、第1の電位ここでは基準電位という。を取り込み、データ取り込み用スイッチ1001と容量手段1004の第2の電極との接続部、即ちノードaに基準電位を出力する。補正インバータ1005の入力端子及び出力端子は閾値セット用スイッチ1003を介し、電気的に接続されている。補正インバータ1005の入力端子及び出力端子と閾値セット用スイッチ1003との接続部を、それぞれ、ノードb、ノードcという。また、前記閾値セット用スイッチ1003のオン又はオフはLAT-1により制御される。補正インバータ1005は、ノードcに接続されたインバータ1006にデータを出力する。図1Bに本実施形態のデータラッチ回路のタイミングチャートを示す。図1A及びBを用い、本実施形態のデータラッチ回路を低電圧駆動した場合の動作について説明する。本実施形態においては、VSSは-2V、VDDは5V、LAT、LATB、LAT-1及びLAT-1BそれぞれのHレベルは5V、Lレベルは-2V、DATAのHレベルは3V、Lレベルは0V、基準電位はDATAのLレベルとHレベルとの中間電位である1.5Vとする。また、期間T1に入力されるLATと、その後の期間T2に入力されるLAT-1のパルスは重ならないことが望ましい。まず期間T1においてリセット作業を行う。本データラッチ回路の前段にあるシフトレジスタからサンプリングパルスLAT-15Vが本データラッチ回路に入力され、リファレンス用スイッチ1002及び閾値セット用スイッチ1003がオンする。その結果、ノードaは基準電位1.5Vとなる。ノードbはノードcの電位がフィードバックされ電位が動かない方向に働くので、補正インバータ1005の閾値電位ここでは2Vとするとなる。その後、続いて期間T2に移り、本データラッチ回路は、入力されるDATAのHレベル、Lレベルを判定する。前記シフトレジスタからのサンプリングパルスLAT5Vが本データラッチ回路へ入力され、データ取り込み用スイッチ1001がオンする。入力されるDATAがHレベル3Vの場合、ノードaの電位が1.5Vから3Vとなる。容量手段1004の両端の電位差は保持されるので、ノードbはノードaの電圧変化分程度変化する。よって、ノードbは2Vから1.5V程度上昇し、3.5V程度となる。ここで、図3に一般的なインバータのVIN入力信号電圧-VOUT出力信号電圧特性を示す。図3に示されているように、VINが閾値から上下どちらかに少しでも変動すると、VOUTはVDD又はVSSに大きく近づく。よって、期間T1においてノードbは補正インバータ1005の閾値電位にセットされているため、ノードbの電位の変化にノードcは敏感に反応する。この場合、ノードbの電位は2Vから3.5V程度に上昇しているため、ノードcの電位はVSSに大きく近づく。ノードcの電位は、更に、インバータ1006により整形され、その出力OUTにはVDDHレベルが出力される。反対に、期間T2においてDATAがLレベル0Vである場合、ノードaの電位が1.5Vから0Vとなり、ノードbの電位は2Vから1.5V程度下降し、0.5V程度となる。このように、ノードbが閾値電位から下降するため、ノードcはVDDに大きく近づく。ノードcの電位は、更に、インバータ1006により整形され、その出力OUTにはVSSLレベルが出力される。また、基準電位が固定電位である場合は、理想的にはデータ信号ここではDATAの振幅の中間電位が望ましいが、厳密に中間電位である必要はなく、前記データ信号の最高電位又は最低電位と異なり、かつ、前記データ信号の振幅を出ない範囲で多少変動させることが可能である。また、基準電位にデータ信号DATAの反転信号を1データ分前にずらし、入力してもよい。この場合、例えばDATAがHレベル3Vであると、リセット期間T1にノードaがLレベル0Vになり、取り込み期間T2にHレベル3VのDATAが入力されると、ノードa及びノードbが3V程度変動し、より補正インバータ1005が正確に動作しやすくなる。DATAがLレベル0Vであっても、リセット期間T1にノードaがHレベル3Vとなり、取り込み期間T2にLレベル0VのDATAが入力されるため、同様にノードa及びノードbが3V程度変動する。本実施形態の通り、データラッチ回路において、データ信号DATAのHレベル又はLレベルを判定して出力するインバータの閾値電位を予め取得し、前記閾値電位から上下どちらに変動するかによりデータ信号がHレベルであるか又はLレベルであるかの判定をすることにより、電源電圧幅に対して入力信号の振幅が小さくても、TFTの諸特性ばらつきによる閾値変動の影響を受けることなく、正確に動作することができる。よって、低消費電力化、高周波動作が可能となる。特に、TFTの諸特性ばらつきの多い、ポリシリコンTFTを用いたデータラッチ回路に用いることが望ましい。また、本発明において、前記ポリシリコンTFTを作製する際の結晶化法として、レーザ結晶化法、RTA又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法、又はこれらの結晶化法の組み合わせ等を用いることができる。実施の形態2図1Aに示すデータラッチ回路を使用する際、図6A及びBに示すようにクロックドインバータ6002等を用い、保持を行ってもよいし、容量手段6003等を用い、保持を行ってもよい。クロックドインバータ6002には、一般的なクロックドインバータを用いてもよい。一般的なクロックドインバータを図10に示す。クロックドインバータ10001は直列に接続された第1のP型TFT10002、第2のP型TFT10003、第1のN型TFT10004及び第2のN型TFT10005を有する。第1のP型TFT10002のゲート電極に入力されている端子を制御端子1とし、第2のP型TFT10003及び第1のN型TFT10004のゲート電極に入力されている端子を入力端子とし、第2のN型TFT10005のゲート電極に入力されている端子を制御端子2とし、また第2のP型TFT10003及び第1のN型TFT10004の接続部端子を出力端子とする。図6Aは図1Aに容量手段6003及びクロックドインバータ6002を追加し、クロックドインバータ6002をインバータ6001とループ状に接続したものである。クロックドインバータ6002の制御端子1には保持用パルスHOLDが、制御端子2には前記HOLDの反転パルスHOLDBが入力される。その他の部分については図1Aと同様である。図6Bは図1Aにクロックドインバータ6102を追加し、クロックドインバータ6102を補正インバータ6101とループ状に接続したものである。クロックドインバータ6102の制御端子1には保持用パルスHOLDが、制御端子2には前記HOLDの反転パルスHOLDBが入力される。その他の部分については図1Aと同様である。前記HOLDパルスはタイミングチャート図6Cに示す、6201または6202等のパルスが望ましく、シフトレジスタの出力パルス等を用いるとよい。動作としては、取り込み期間T2が終了した後、クロックドインバータ6002又は6102がオンし、保持動作を開始するようにする。本実施形態の通り、クロックドインバータ等を用い保持を行うことで、所望の期間、Hレベル、Lレベルを正確に保持することができる。実施の形態3図1Aのデータラッチ回路におけるブロックxを並列に2つ接続し、2つのリファレンス用スイッチにそれぞれ入力される2つの基準電位を、一方はデータ信号の最高電位DATAのHレベルと同電位に、他方は前記データ信号の最低電位DATAのLレベルと同電位とした場合について、図7に示す。本実施形態のデータラッチ回路は、並列に接続されたブロックy及びブロックy ́、ブロックy及びブロックy ́の一方の接続部に入力部が接続された補正インバータ7008、補正インバータ7008と直列に接続されたインバータ7009、補正インバータ7008の入力端子と出力端子とに接続された閾値セット用スイッチ7007、及びクロックドインバータ7009を有する。ブロックyは、直列に接続された、第1のデータ取り込み用スイッチ7001及び第1の容量手段7005と、それらの接続部以下、ノードaという。に信号DHを入力する第1のリファレンス用スイッチ7003とを有し、ブロックy ́は直列に接続された、第2のデータ取り込み用スイッチ7002及び第2の容量手段7006と、それらの接続部以下、ノードa ́という。に信号DLを入力する第2のリファレンス用スイッチ7004とを有する。また、第1のデータ取り込み用スイッチ7001及び第2のデータ取り込み用スイッチ7002はLATによりそのオン又はオフを制御され、DATAを取り込む。第1のリファレンス用スイッチ7003、第2のリファレンス用スイッチ7004及び閾値セット用スイッチ7007はLAT-1によりオン又はオフを制御されている。閾値セット用スイッチ7007は補正インバータ7008の入力端子と出力端子との間に設けられている。補正インバータ7008の入力端子及び出力端子と閾値セット用スイッチ7007との接続部を、それぞれ、ノードb、ノードcという。また、本実施形態においては、VSSは-2V、VDDは5V、LAT、LATB、LAT-1及びLAT-1BそれぞれのHレベルは5V、Lレベルは0V、DATAのHレベルDHは3V、LレベルDLは0Vとする。本実施形態におけるタイミングチャートは、図1Bに示す実施形態1におけるタイミングチャートと同様であるので、図1Bのタイミングチャートを用いて説明する。まずリセット期間T1において、LAT-1がHレベル5Vとなり、第1のリファレンス用スイッチ7003、第2のリファレンス用スイッチ7004及び閾値セット用スイッチ7008がオンし、ノードaがDHの電位3Vとなり、ノードa ́がDLの電位0Vとなる。また、ノードbは補正インバータ7008の閾値電圧ここでは2Vとする。となる。その後、続いてデータ取り込み期間T2において、LATがHレベル5V、且つLAT-1がLレベル0Vとなり、第1のデータ取り込み用スイッチ7001及び第2のデータ取り込み用スイッチ7002がオンする。DATAがHレベル3Vである場合、ノードaは3Vのまま変化せず、ノードa ́は0Vから3Vに変化する。そのため、ノードbは2Vから1.5V程度上昇し、3.5Vとなる。その結果、ノードcはVSS-2Vに大きく近づく。反対にDATAがLレベル0Vである場合、ノードaは3Vから0Vに変化し、ノードa ́は0Vのまま変化しない。そのため、ノードbは2Vから1.5V程度下降し、0.5V程度となる。よって、ノードcはVDD5Vに大きく近づく。上述したとおり、本実施形態のデータラッチ回路は、電源電圧幅に対して入力信号の振幅が小さくても、TFTの諸特性ばらつきによる影響を受けることなく、正確に動作することができ、低消費電力化、高周波動作が可能となる。さらに、本実施形態のデータラッチ回路においては、2つのリファレンス用スイッチにそれぞれ入力される2つの基準電位を、一方はデータ信号の最高電位DHに、他方は前記データ信号の最低電位DHとすることによって、基準電位に用いる中間電位を特段設ける必要はなく、電源数の削減に有効である。実施の形態4実施形態1~3とは異なる構成の本発明のデータラッチ回路を図8Aに示す。本実施形態のデータラッチ回路は、並列に接続されたブロックz及びブロックz ́と、前記ブロックz及びブロックz ́の一方の接続部に入力端子が接続された第1の補正インバータ8001と、第1の補正インバータ8001と直列に接続されたインバータ8002と、第1の補正インバータ8001の入力端子と出力端子との間に設けられた第1の閾値セット用スイッチ8003を有する。また、ブロックzは直列に配置された第1の取り込み用スイッチ8004、第1の容量手段8008、第2の補正インバータ8010及び第3の容量手段8012と、第1の取り込み用スイッチ8004と第1の容量手段8008との接続部以下ノードaという。にDHDATAのHレベルと同電位を取り込む第1のリファレンス用スイッチ8006と、第2の補正インバータ8010の入力端子と出力端子との間に設けられた第2の閾値セット用スイッチ8014とを有している。ブロックz ́は直列に配置された第2の取り込み用スイッチ8005、第2の容量手段8009、第3の補正インバータ8011及び第4の容量手段8013と、第2の取り込み用スイッチ8005と第2の容量手段8009との接続部以下ノードa ́という。にDLDATAのLレベルと同電位を取り込む第2のリファレンス用スイッチ8007と、第3の補正インバータ8011の入力端子と出力端子との間に設けられた第3の閾値セット用スイッチ8015とを有する。ブロックz及びブロックz ́の他方の接続部、即ち第1の取り込み用スイッチ8004と第2の取り込み用スイッチ8005との接続部にDATAが入力される。第1の取り込み用スイッチ8004及び第2の取り込み用スイッチ8005は、それぞれ、オン又はオフをLATにより制御される。第1のリファレンス用スイッチ8006、第2のリファレンス用スイッチ8007、第2の閾値セット用スイッチ8014及び第3の閾値セット用スイッチ8015は、それぞれ、オン又はオフをLAT-1により制御されている。また、第1の補正インバータ8001の入力端子及び出力端子と第1の閾値セット用スイッチ8003との接続部を、それぞれ、ノードb、ノードcという。また、第2の補正インバータ8010の入力端子及び出力端子と第2の閾値セット用スイッチ8014との接続部を、それぞれ、ノードa2、ノードa3という。さらに、第3の補正インバータ8011の入力端子及び出力端子と第3の閾値セット用スイッチ8015との接続部を、それぞれ、ノードa2 ́、ノードa3 ́という。さらに、本実施形態のタイミングチャートは、図1Bに示す実施形態1のタイミングチャートと同様であるので、図1Bのタイミングチャートを用い、動作を説明する。まず、リセット期間T1において、LAT-1がHレベルVDDとなり、ノードaがDHの電位、ノードa ́がDLの電位、ノードa2及びノードa3が第2の補正インバータ8010の閾値電位、ノードa2 ́及びノードa3 ́が第3の補正インバータ8011の閾値電位となる。その後、続いて、データ取り込み期間T2において、LATがHレベルVDDとなり、DATAが取り込まれる。DATAがHレベルの場合は、ノードa及びノードa2の電位は変わらず、ノードa ́はDLからHレベルとなり、ノードa2 ́はDATAの振幅分程度上昇する。ノードa3 ́はVSSに大きく近づき、ノードbの電位も下降する。よって、ノードcはVDDに大きく近づく。反対にDATAがLの場合は、ノードa ́及び、ノードa2 ́の電位は変わらず、ノードaはDHからLレベルとなり、ノードa2はDATAの振幅分程度下降する。ノードa3はVDDに大きく近づき、ノードbの電位も上昇する。よって、ノードcはVSSに大きく近づく。また、DATAがHレベルの場合のノードa2や、DATAがLレベルの場合のノードa2 ́が、DATA取り込みの際のスイッチングノイズ等により変動してしまい、誤動作してしまうような場合は、図8Bに示すように、ノードa2及びノードa2 ́の間に第5の容量手段8016を設けると良い。容量手段8016によって、ノードa2及びノードa2 ́が同じ方向に変動し、誤動作を防ぐ。上述したとおり、本実施形態のデータラッチ回路は、電源電圧幅に対して入力信号の振幅が他の実施形態のものよりも小さくても、TFTの諸特性ばらつきによる影響を受けることなく、正確に動作することができ、低消費電力化、高周波動作が可能となる。さらに、本実施形態のデータラッチ回路においては、2つのリファレンス用スイッチにそれぞれ入力される2つの基準電位を、一方はデータ信号の最高電位DHに、他方は前記データ信号の最低電位DHとすることによって、基準電位に用いる中間電位を特段設ける必要はなく、電源数の削減に有効である。実施形態1~4において、ここでは例として、データ取り込み用スイッチ、リファレンス用スイッチ、閾値セット用スイッチがN型TFTの場合を説明したが、電源電圧値、信号電圧値、信号振幅によっては全てをP型TFTまたはN型TFT及びP型TFTを有するアナログスイッチに置換してもよいし、いくつかを置換してもよい。また、リセット用のパルスLAT-1は1段前のシフトレジスタからのサンプリングパルスとしたが、複数段前のシフトレジスタからのサンプリングパルスでもよいし、リセット用にパルスを入力してもよい。また、全段一度にリセットしてもよい。電圧設定もまた、これに限らない。ここでは、本発明のデータラッチ回路がアクティブマトリクス型表示装置に使用される場合の構成と駆動について説明する。図4に外部回路のブロック図とパネルの概略図を示す。ここでは例として、アクティブマトリクス型有機EL表示装置とする。図4に示すように、アクティブマトリクス型表示装置は外部回路4004及びパネル4010を有する。外部回路4004はA/D変換部4001、電源部4002及び信号生成部4003を有する。A/D変換部4001はアナログ信号で入力された映像データ信号をデジタル信号に変換し、ソース信号線駆動回路4006へ供給する。電源部4002はバッテリーやコンセントより供給された電源から、それぞれ所望の電圧値の電源を生成し、ソース信号線駆動回路4006、ゲート信号線駆動回路4007、EL素子4011、信号生成部4003等に供給する。信号生成部4003には、電源、映像信号及び同期信号等が入力され、各種信号の変換を行う他、ソース信号線駆動回路4006及びゲート信号線駆動回路4007を駆動するためのクロック信号等を生成する。外部回路4004からの信号及び電源はFPCを通し、パネル4010内のFPC接続部4005から内部回路、EL素子4011等に入力される。また、パネル4010はガラス基板4008上に、FPC接続部4005、内部回路が配置され、また、EL素子4011を有する。内部回路はソース信号線駆動回路4006、ゲート信号線駆動回路4007及び画素部4009を有する。基板中央には画素部4009が配置され、その周辺には、ソース信号線駆動回路4006及びゲート信号線駆動回路4007が配置されている。EL素子4011及び、前記EL素子の対向電極は画素部4009全体面に形成されている。より詳しく、図5にソース信号線駆動回路4006のブロック図を示す。ソース信号線駆動回路4006はD-フリップフロップDelayedFlip-Flop;D-FF5001を複数段用いてなるシフトレジスタ5002、データラッチ回路5003、ラッチ回路5004、レベルシフタ5005及びバッファ5006等を有する。前記データラッチ回路5003部に本発明のデータラッチ回路を用いることができ、実施形態に記載したいずれかのデータラッチ回路を採用することもできる。ここでは、データラッチ回路5003に採用した場合について説明するが、前記データラッチ回路をラッチ回路5004に採用してもよい。入力される信号はクロック信号線S-CK、反転クロック信号線S-CKB、スタートパルスS-SP、デジタル映像信号DATA及びラッチパルスLatchPulseであり、また、基準電位にはデジタル映像信号の振幅の中間電位を入力するものとする。まず、クロック信号、クロック反転信号及びスタートパルスのタイミングに従って、シフトレジスタ5002より、順次サンプリングパルスが出力される。サンプリングパルスはデータラッチ回路5004へ入力される。データラッチ回路5004は1段前のD-FF5001から入力されたサンプリングパルスによってリセットされ、続いて、自段のD-FF5007からサンプリングパルスが入力されたタイミングで、デジタル映像信号を取り込み、保持する。この動作が一列目から順に行われる。最終段のデータラッチ回路5003においてデジタル映像信号の保持が完了すると、水平帰線期間中にラッチパルスが入力され、データラッチ回路5003において保持されているデジタル映像信号は一斉にラッチ回路5004へと転送される。その後、レベルシフタ5005においてレベルシフトされ、バッファ5006において整形された後、ソース信号線S1からSnへ一斉に出力される。その際、ゲート信号線駆動回路4007によって選択された行の画素へ、Hレベル、Lレベルが入力され、EL素子4011の発光、非発光を制御する。本実施例にて示したアクティブマトリクス型表示装置はパネル4010と外部回路4004が独立されているが、これらを同一基板上に一体形成して作製してもよい。また、表示装置は例として、有機ELを使用したものとしたが、有機EL以外の発光素子を利用した発光装置でもよいし、液晶表示装置でもよい。また、ソース信号線駆動回路4006内にレベルシフタ5005及びバッファ5006が無くてもよい。実施例1で説明したとおり、本発明のデータラッチ回路は、様々な表示装置に用いることができ、その表示装置は様々な電子機器の表示部に用いることができる。特に低消費電力が要求されるモバイル機器には本発明の表示装置を用いることが望ましい。具体的に前記電子機器として、携帯情報機器携帯電話、モバイルコンピュータ、携帯型ゲーム機または電子書籍等、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、表示ディスプレイ、ナビゲーションシステム等が挙げられる。これら電子機器の具体例を図9A~図9Dに示す。図9Aは、表示ディスプレイであり、筐体9001、音声出力部9002、表示部9003等を含む。本発明のデータラッチ回路を用いた表示装置は表示部9003に用いることができる。表示装置は、パソコン用、TV放送受信用、広告表示用など全ての情報表示装置が含まれる。図9Bはモバイルコンピュータであり、本体9101、スタイラス9102、表示部9103、操作ボタン9104、外部インターフェイス9105等を含む。本発明のデータラッチ回路を用いた表示装置は表示部9103に用いることができる。図9Cはゲーム機であり、本体9201、表示部9202、操作ボタン9203等を含む。本発明のデータラッチ回路を用いた表示装置は表示部9202に用いることができる。図9Dは携帯電話であり、本体9301、音声出力部9302、音声入力部9303、表示部9304、操作スイッチ9305、アンテナ9306等を含む。本発明のデータラッチ回路を用いた表示装置は表示部9304に用いることができる。