"リセット信号が供給されるリセット端子及び前記リセット信号の活性化に応答してリセットされる内部回路をそれぞれ含む複数の半導体チップと、前記複数の半導体チップが搭載されたモジュール基板と、を備え、前記モジュール基板は、前記複数の半導体チップにそれぞれ設けられた前記リセット端子に共通接続されたリセット信号配線と、前記リセット信号配線に接続された共振防止素子とを備えることを特徴とする半導体モジュール。前記共振防止素子は、前記リセット信号配線の終端部に接続された終端素子を含むことを特徴とする請求項1に記載の半導体モジュール。前記終端素子は、抵抗素子、容量素子及びダイオードの少なくとも一つを含むことを特徴とする請求項2に記載の半導体モジュール。前記共振防止素子は、前記リセット信号配線に挿入された抵抗素子を含むことを特徴とする請求項1乃至3のいずれか一項に記載の半導体モジュール。前記モジュール基板は、前記リセット信号配線に沿って設けられたアドレス信号配線をさらに備えることを特徴とする請求項1乃至4のいずれか一項に記載の半導体モジュール。前記複数の半導体チップは前記アドレス信号配線を介してアドレス信号が供給されるアドレス端子をさらに含み、前記複数の半導体チップにそれぞれ設けられた前記内部回路は前記アドレス信号に基づいて動作することを特徴とする請求項5に記載の半導体モジュール。前記複数の半導体チップは、少なくとも第1及び第2のチャネルに分類され、前記第1のチャネルに属する複数の半導体チップに対しては、第1のアドレス信号配線を介して第1のアドレス信号が共通に供給され、前記第2のチャネルに属する複数の半導体チップに対しては、第2のアドレス信号配線を介して第2のアドレス信号が共通に供給される、ことを特徴とする請求項6に記載の半導体モジュール。前記リセット信号配線は、共通配線及び前記共通配線から分岐した少なくとも第1及び第2の分岐配線を含み、前記リセット信号配線のうち、前記第1の分岐配線の終端部から前記第2の分岐配線の終端部までの配線距離は、前記アドレス信号配線から前記リセット信号配線へのクロストークによって、前記アドレス信号の周期的な変化が前記リセット信号配線上での共振を引き起こす距離とは異なる距離に設定されている、ことを特徴とする請求項6又は7に記載の半導体モジュール。請求項1乃至8のいずれか一項に記載の半導体モジュールと、前記半導体モジュールに少なくとも前記リセット信号を供給するコントローラとが搭載されていることを特徴とするマザーボード。前記半導体モジュールが複数搭載されていることを特徴とする請求項9に記載のマザーボード。モジュール基板と、互いに併走するよう前記モジュール基板に設けられた第1及び第2の信号配線と、前記モジュール基板に搭載され、前記第1及び第2の信号配線を介して第1及び第2の信号が供給される半導体チップと、前記第1の信号配線に接続された共振防止素子と、を備え、前記第1の信号は、起動時において第1の論理レベルに活性化されるとともに、起動後の通常動作時において第2の論理レベルに固定され、前記第2の信号は、前記通常動作時において前記第1の論理レベルと前記第2の論理レベルとの間で変化し、前記共振防止素子は、前記第2の信号配線から前記第1の信号配線へのクロストークによって、前記通常動作時における前記第2の信号の周期的な変化が前記第1の信号配線上での共振を引き起こさないよう、前記第1の信号を前記第2の論理レベルに固定する、ことを特徴とする半導体モジュール。前記第1の論理レベルと前記第2の論理レベルとを区別するしきい値電圧は、前記第1の信号と前記第2の信号とで異なることを特徴とする請求項11に記載の半導体モジュール。前記第1の信号は前記半導体チップをリセットするためのリセット信号であり、前記第2の信号は前記半導体チップに対してアドレス指定するためのアドレス信号であることを特徴とする請求項11又は12に記載の半導体モジュール。しかしながら、コントローラ側からリセット信号を正しく非活性レベルに固定しているにもかかわらず、リセット信号が偶発的に活性化してしまい、これにより半導体チップが初期化されるという現象が現れることがあった。その原因について本発明者らが鋭意研究を重ねた結果、他の信号配線からのクロストークによってリセット信号配線上で共振現象が発生し、これによってリセット信号が意図せずに活性化することが明らかとなった。本発明者らはさらに研究を進めた結果、リセット信号配線上における共振現象を防止するためのいくつかの手段を見いだした。そのうちの一つは、共振防止素子をリセット信号配線に接続するという方法である。別の手段としては、クロストークの元となる信号源の周波数等を考慮して、リセット信号配線が共振しない長さに設計するというものである。さらに別の手段としては、リセット信号配線がそもそも共振しにくくなるよう、開管構造を避けるというものである。本発明は、このような技術的知見に基づいてなされたものである。本発明の一側面による半導体モジュールは、リセット信号が供給されるリセット端子及び前記リセット信号の活性化に応答してリセットされる内部回路をそれぞれ含む複数の半導体チップと、前記複数の半導体チップが搭載されたモジュール基板とを備え、前記モジュール基板は、前記複数の半導体チップにそれぞれ設けられた前記リセット端子に共通接続されたリセット信号配線と、前記リセット信号配線に接続された共振防止素子とを備えることを特徴とする。本発明の他の側面による半導体モジュールは、モジュール基板と、互いに併走するよう前記モジュール基板に設けられた第1及び第2の信号配線と、前記モジュール基板に搭載され、前記第1及び第2の信号配線を介して第1及び第2の信号が供給される半導体チップと、前記第1の信号配線に接続された共振防止素子とを備え、前記第1の信号は、起動時において第1の論理レベルに活性化されるとともに、起動後の通常動作時において第2の論理レベルに固定され、前記第2の信号は、前記通常動作時において前記第1の論理レベルと前記第2の論理レベルとの間で変化し、前記共振防止素子は、前記第2の信号配線から前記第1の信号配線へのクロストークによって、前記通常動作時における前記第2の信号の周期的な変化が前記第1の信号配線上での共振を引き起こさないよう、前記第1の信号を前記第2の論理レベルに固定することを特徴とする。また、本発明によるマザーボードは、上記の半導体モジュールと、該半導体モジュールに少なくとも前記リセット信号を供給するコントローラとが搭載されていることを特徴とする。本発明によれば、リセット信号のように通常動作時において論理レベルが固定される信号が共振現象によって活性化されることがなくなる。本発明の実施形態について説明する前に、本発明が問題とする共振現象の発生メカニズムについて、励振元がアドレス信号、励振先がリセット信号である場合を例に説明する。リセット信号配線が共振を起こすのは、リセット信号を伝送するリセット信号配線が開管として働くケースである。開管は、両端部が腹となる共振モードである。開管の長さをLとした場合、図1aに示すようにL=λ/2が基本振動周波数となり、図1b~eに示すように基本振動周波数の整数倍においても共振する。図1a~eにおいて符号2は長さLの開管、符号4は共振しているリセット信号である。ここで、図1a,c,eに示すように、基本振動周波数の奇数倍の共振モードでは開管の両端が逆相となるため、開管の両端が互いに逆相に励振される条件が成立すると基本振動周波数の奇数倍の共振モードが発生しやすくなる。開管の両端が互いに逆相に励振される条件としては、開管の一端に隣接して設けられたアドレス信号配線上のアドレス信号と、開管の他端に隣接して設けられたアドレス信号配線上のアドレス信号とが互いに異なる信号であり、これらアドレス信号が偶発的に逆相となるケースが挙げられる。一方、図1b,dに示すように、基本振動周波数の偶数倍の共振モードでは開管の両端が同相となるため、開管の両端が互いに同相に励振される条件では基本振動周波数の偶数倍の共振モードが発生しやすくなる。開管の両端が互いに同相に励振される条件としては、開管の一端及び他端に隣接して設けられたアドレス信号配線上のアドレス信号が同じ信号であるケースが挙げられる。リセット信号配線が共振を起こすと、単にクロストークによって生じるノイズよりもかなり大きなレベルでリセット信号が振動する。このため、単なるクロストークでは反転しないリセット信号が共振によって反転してしまうことがある。このような共振現象を防止するためには、共振防止素子をリセット信号配線に接続する、リセット信号配線を共振しない長さに設計する、或いは、リセット信号配線が開管構造とならないよう設計するといった手段が考えられる。これらの手段は単独で用いても構わないが、2つ又は3つの手段を併用すればより効果的である。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図2は、本発明の好ましい第1の実施形態による半導体モジュール10aの構成を示す模式図である。図2に示すように、本実施形態による半導体モジュール10aは、モジュール基板11と、モジュール基板11に搭載された複数の半導体チップ12とを備える。半導体チップ12の種類については特に限定されないが、一例としてDRAMなどの半導体メモリが挙げられる。半導体チップ12としてDRAMなどの半導体メモリを用いれば、半導体モジュール10aはメモリモジュールを構成する。図3は、半導体チップ12がDRAMである場合の構成を示す模式的なブロック図である。図3に示すように、半導体チップ12がDRAMである場合、外部端子としてアドレスコマンド端子30A、データ入出力端子30D及びリセット端子30Rが少なくとも設けられる。これらの端子30A,30D,30Rはリードライト制御回路31に接続されている。リードライト制御回路31は、メモリセルアレイ32へのアクセスを制御するための回路であり、アクセス先のアドレスはアドレスコマンド端子30Aを介して供給されるアドレス信号ADDによって指定される。したがって、アドレスコマンド端子30Aを介して供給されるコマンドCMDがリード動作を示している場合には、メモリセルアレイ32に保持されたデータのうち、アドレス信号ADDによって指定されるアドレスに保持されたデータがデータ入出力端子30Dから出力される。また、アドレスコマンド端子30Aを介して供給されるコマンドCMDがライト動作を示している場合には、データ入出力端子30Dから入力されるデータが、アドレス信号ADDによって指定されるアドレスに書き込まれる。また、リセット端子30Rは、リセット信号RSTが入力される端子であり、リセット信号RSTが活性化すると半導体チップ12の内部回路がリセットされる。内部回路とは、リードライト制御回路31及びメモリセルアレイ32を含む半導体チップ12の全体回路を指す。半導体モジュール10aは、実使用時においては図4に示すようにマザーボード20に搭載される。マザーボード20にはスロット21が設けられており、スロット21に半導体モジュール10aが挿入されている。また、マザーボード20にはコントローラ22が実装されており、マザーボード20に設けられた配線23及びスロット21を介して半導体モジュール10aに接続されている。コントローラ22は半導体モジュール10aを制御するための半導体チップである。したがって、半導体モジュール10aがメモリモジュールである場合、コントローラ22としてはメモリコントローラが用いられる。図4に示すように、マザーボード20には複数のスロット21を設けることができる。各スロット21に挿入された半導体モジュール10aは、コントローラ22に対して個別に又は共通に接続される。一例として、図5に示すように、一方のスロット21に半導体モジュール10a-0が挿入され、他方のスロット21に半導体モジュール10a-1が挿入されている場合、半導体モジュール10a-0,10a-1に含まれる半導体チップのうち、チャネルChAに属する半導体チップがコントローラ22に共通接続され、同様に、チャネルChBに属する半導体チップがコントローラ22に共通接続される。この場合、チャネルChAとチャネルChBは独立して動作するため、例えばコントローラ22からチャネルChAに供給する信号例えばアドレス信号ADDと、コントローラ22からチャネルChBに供給する信号例えばアドレス信号ADDの出力タイミングやその論理レベルは互いに無関係となる。但し、この場合であっても、リセット信号RSTについては各チャネルChA,ChBに対して共通の配線が用いられることがある。図2に戻って、モジュール基板11にはスロット21上の電極に接続される複数の端子13が設けられている。したがって、例えばコントローラ22から出力されるアドレス信号ADD、コマンド信号CMD、リセット信号RSTなどは、それぞれ対応する端子13を介して半導体チップ12に供給され、半導体チップ12とコントローラ22との間で送受信されるデータDQは対応する端子13を介して授受される。ここで、図2に示す端子13Aはアドレス信号ADDが入力される端子であり、端子13Rはリセット信号RSTが入力される端子である。アドレス信号ADDとは、半導体チップに対してアクセス先のアドレスを指定するための信号であり、リセット信号RSTとは半導体チップ12をリセットするための信号である。特に限定されるものではないが、半導体チップ12がDDR3DoubleDataRate3型のDRAMである場合、リセット信号RSTの活性レベルはローレベルであり、電源投入後の起動時において一時的にローレベルとされ、その後の通常動作時においてはハイレベル非活性レベルに固定される。また、通常動作時においてリセット信号RSTが誤ってローレベルに変化しないよう、ローレベルとハイレベルとを区別するしきい値電圧が設定されている。具体的には、高速なアドレス信号ADDなど他の信号のしきい値電圧は電源電圧VDDの中間レベルVDD/2付近に設定される一方、リセット信号RSTについてはハイレベルのしきい値電圧が0.8VDD、ローレベルのしきい値電圧が電源電圧VDDの20のレベルVDD/5に設定される。一例として、電源電圧VDDが1.5Vである場合、アドレス信号ADDなど他の信号のしきい値電圧は0.75V±150mV程度に設定される一方、リセット信号RSTのハイレベルのしきい値電圧は1.2Vに、ローレベルのしきい値電圧は0.3Vに設定される。このようなしきい値電圧のオフセットにより、リセット信号RSTが誤ってローレベルに反転する危険性が低減されている。しかしながら、既に説明したように、クロストークに起因するノイズが共振を起こした場合、リセット信号RSTがハイレベルのしきい値を超えてローレベルに反転することがある。このような問題は、後述する共振防止素子の付加によって解決される。図2に示すように、アドレス信号ADD及びリセット信号RSTは、モジュール基板11上の複数の半導体チップ12に対して共通に供給される。具体的に説明すると、アドレス信号ADDを伝送するアドレス信号配線14Aは、複数の半導体チップ12に対してフライバイ方式一筆書き方式で接続され、その終端部は終端抵抗RTを介して終端電位VTTに接続されている。これに対し、リセット信号RSTを伝送するリセット信号配線14Rは、リセット端子13Rに接続された共通配線14R0と、共通配線14R0から分岐した分岐配線14R1,14R2を含み、半分の半導体チップ12については分岐配線14R1に接続され、残り半分の半導体チップ12については分岐配線14R2に接続される。ここで、アドレス信号配線14Aとリセット信号配線14R1,14R2は、モジュール基板11上において隣接しながら併走する部分を有している。このため、アドレス信号配線14Aとリセット信号配線14R1,14R2との間においてはクロストークが発生する。但し、通常動作時においてはリセット信号RSTの論理レベルがハイレベルに固定されることから、リセット信号配線14R1,14R2からアドレス信号配線14Aへのクロストークは生じない。これに対し、通常動作時においてはアドレス信号ADDの論理レベルが高速に変化するため、アドレス信号配線14Aからリセット信号配線14R1,14R2へのクロストークが問題となる。本実施形態では、クロストークに起因するノイズが共振を起こさないよう、リセット信号配線14R1,14R2の終端部に共振防止素子15が接続されている。共振防止素子15は、アドレス信号配線14Aからリセット信号配線14R1,14R2へのクロストークによって、通常動作時におけるアドレス信号ADDの周期的な変化がリセット信号配線14R1,14R2上での共振を引き起こさないよう、リセット信号の系を開管でないようにし、リセット信号RSTをハイレベルに固定する役割を果たす。図1を用いて説明したように、共振は、配線の長さLと信号の周波数λとが所定の関係を満たした場合に発生する。ここで、配線の長さLとは、図6aに示すように分岐されたリセット信号配線14R1,14R2の端部NT1,NT2間の距離に相当するとともに、図6bに示すようにマザーボード上の配線23によって複数の半導体モジュール10aが共通接続されている場合には、ある半導体モジュール10a上の端部NT1又はNT2と、別の半導体モジュール10a上の端部NT1又はNT2との距離にも相当する。つまり、システム構成によって複数のLが存在することになる。一方、周波数λは、周期的に変化しうる信号の周波数に相当し、本実施形態ではアドレス信号ADDの周波数に相当する。アドレス信号ADDの周波数は基本クロックの周波数に依存するが、基本クロックの周波数は切り替え可能であることが多いため、同じ半導体モジュール10aであっても複数の周波数λが想定される。したがって、共振防止素子15の特性としては、これら複数の長さLと複数の周波数λとの組み合わせによって生じうる共振を防止可能な特性が求められる。図7は、共振防止素子15として使用可能ないくつかの終端素子を示す図である。これらはいずれもリセット信号の系を開管でなくする働きを有する。図7aは、共振防止素子15として抵抗素子Rを用いた例を示す。抵抗素子Rの一端はリセット信号配線14Rの端部NT図2に示す例ではNT1及びNT2に接続され、抵抗素子Rの他端は電源電位VDDに接続されている。共振防止素子15として抵抗素子Rを用いれば、リセット信号配線14Rのレベルが低下すると抵抗素子Rを介して電流が流れるため、リセット信号配線14Rのレベルの低下が防止される。図7bは、共振防止素子15として容量素子Cを用いた例を示す。容量素子Cの一端はリセット信号配線14Rの端部NT図2に示す例ではNT1及びNT2に接続され、容量素子Cの他端は接地電位VSSに接続されている。共振防止素子15として容量素子Cを用いれば、容量素子Cが常に電源電圧VDDに充電されるため、リセット信号配線14Rのレベルの低下が防止される。尚、容量素子Cの他端を接地電位VSSに接続する代わりに電源電位VDDに接続しても構わない。図7cは、共振防止素子15として抵抗素子Rと容量素子Cの直列回路を用いた例を示す。容量素子Cの一端はリセット信号配線14Rの端部NT図2に示す例ではNT1及びNT2に接続され、抵抗素子Rの一端は電源電位VDDに接続されている。共振防止素子15として抵抗素子Rと容量素子Cの直列回路を用いれば、これが時定数回路、いわゆるAC終端として機能するため、リセット信号配線14Rのレベルの低下が防止される。尚、抵抗素子Rの一端を電源電圧VDDに接続する代わりに接地電位VSSに接続しても構わない。図7dは、共振防止素子15としてダイオードDを用いた例を示す。ダイオードDのアノードはリセット信号配線14Rの端部NT図2に示す例ではNT1及びNT2に接続され、ダイオードDのカソードは電源電位VDDに接続されている。共振防止素子15としてダイオードDを用いれば、図7bに示した回路と同じ機能が実現される。そして、上述した長さLと周波数λとの組み合わせに応じ、共振防止素子15の素子定数を適切に選択すれば、クロストークに起因するノイズによってリセット信号配線14R上で共振が生じることが無くなる。図8は、本発明の好ましい第2の実施形態による半導体モジュール10bの構成を示す模式図である。図8に示す半導体モジュール10bは、リセット信号配線14Rが複数の半導体チップ12に対してフライバイ方式一筆書き方式で接続されている点において、図2に示した半導体モジュール10aと相違している。その他の点については図2に示した半導体モジュール10aと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。本実施形態においても、リセット信号配線14Rの終端部には共振防止素子15が接続されている。但し、本実施形態ではリセット信号配線14Rの終端部が一つしか存在しないことから、単体の半導体モジュール10b上では開管は構成されない。しかしながら、図6cに示すように、マザーボード上の配線23を介して複数の半導体モジュール10bが共通接続されると開管が構成され、ある半導体モジュール10b上の端部NT3と、別の半導体モジュール10b上の端部NT3との長さLに基づいて共振が発生する。したがって、本実施形態においては、マザーボード上の配線23を介した長さLを考慮して、共振防止素子15の素子定数を選択すればよい。図9は、本発明の好ましい第3の実施形態による半導体モジュール10cの構成を示す模式図である。図9に示す半導体モジュール10cは、共振防止素子15を削除する代わりにリセット信号配線14Rに抵抗素子16が挿入されている点において、図2に示した半導体モジュール10aと相違している。その他の点については図2に示した半導体モジュール10aと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。抵抗素子16は、リセット信号配線14R上におけるレベルの変化を減衰させる役割を果たす。本実施形態においては、リセット信号配線14Rのうち共通配線14R0の部分に抵抗素子16が挿入されているが、これに加え、分岐配線14R1或いは14R2に抵抗素子16を挿入しても構わない。本実施形態では、リセット信号配線14Rの終端部NT1,NT2が開放されるが、抵抗素子16の挿入によってリセット信号配線14R上におけるレベルの変化が抑制されるため、共振の発生を防止することができる。また、図示しないが、リセット信号配線14R上に抵抗素子16を挿入し、且つ、リセット信号配線14Rの終端部NT1,NT2に共振防止素子15を接続しても構わない。図10は、本発明の好ましい第4の実施形態による半導体モジュール10dの構成を示す模式図である。図10に示す半導体モジュール10dは、共振防止素子15を削除する代わりにリセット信号配線14Rに抵抗素子16が挿入されている点において、図8に示した半導体モジュール10bと相違している。その他の点については図8に示した半導体モジュール10cと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。本実施形態においてもリセット信号配線14Rの終端部NT3が開放されるが、抵抗素子16の挿入によってリセット信号配線14R上におけるレベルの変化が抑制されるため、共振の発生を防止することができる。また、図示しないが、リセット信号配線14R上に抵抗素子16を挿入し、且つ、リセット信号配線14Rの終端部NT3に共振防止素子15を接続しても構わない。図11は、本発明の好ましい第5の実施形態による半導体モジュール10eの構成を示す模式図である。図11に示す半導体モジュール10eは、モジュール基板11上にレジスタバッファ17が搭載されている点において、図2に示した半導体モジュール10aと大きく相違している。レジスタバッファ17は、アドレス信号ADDやコマンド信号CMDなどをバッファリングする半導体チップであり、マザーボード上のコントローラ22から出力されるアドレス信号ADDやコマンド信号CMDなどは一旦レジスタバッファ17に入力され、レジスタバッファ17にてバッファリングされたアドレス信号ADDやコマンド信号CMDなどが各半導体チップ12に供給される。その際、通常の構成では、左側半分の半導体チップ12に供給するアドレス信号ADDと、右側半分に供給するアドレス信号ADDとは互いに極性が逆とされる。これは、同時スイッチングノイズの防止や、コネクタに流れる終端電流VTT電流を低減するためである。また、レジスタバッファ17の代わりにメモリバッファを搭載するメモリモジュールも存在する。リセット信号RSTについてもレジスタバッファ17に供給される。但し、レジスタバッファ17はリセット信号RSTをバッファリングするのではなく、他の半導体チップ12と同様、リセット信号配線14Rに共通接続される。リセット信号RSTが活性化すると、レジスタバッファ17もリセットされる。その他の点については図2に示した半導体モジュール10aと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。本実施形態においても、図2に示した半導体モジュール10aと同様の効果を得ることが可能となる。尚、図11に示す例ではリセット信号配線14Rを分岐させているが、図8に示した例のようにリセット信号配線14Rを半導体チップ12にフライバイ方式で接続しても構わない。図12は、本発明の好ましい第6の実施形態による半導体モジュール10fの構成を示す模式図である。図12に示す半導体モジュール10fは、モジュール基板11上にレジスタバッファ17が搭載されている点において、図9に示した半導体モジュール10cと大きく相違している。その他の点については図9に示した半導体モジュール10cと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。本実施形態においても、図9に示した半導体モジュール10cと同様の効果を得ることが可能となる。図12分岐配線14R2に抵抗素子16を挿入しているが、これに加えて共通配線14R0に抵抗素子16を挿入しても構わない。尚、図12に示す例ではリセット信号配線14Rを分岐させているが、図10に示した例のようにリセット信号配線14Rを半導体チップ12にフライバイ方式で接続しても構わない。その場合は、図10と同様に抵抗素子16を挿入すれば良い。図13は、チャネルChA,ChBを備える半導体モジュール10gにおいて共振防止素子15として抵抗素子Rを用いた場合の配線モデルである。図13に示す出力ドライバDRVはコントローラ22に含まれる回路であり、リセット信号RSTを半導体モジュール10gに供給する。チャネルChAとチャネルChBは独立に動作するため、アドレス信号ADDなどは個別に供給されるが、リセット信号RSTについては共通に供給される。上述の通り、リセット信号RSTは通常動作時においてハイレベルに固定されるため、抵抗素子Rを介してリセット信号配線14Rが電源電圧VDDに接続されていても問題はない。しかしながら、リセット時においてはリセット信号RSTの電圧がしきい値電圧以下となる必要があることから、抵抗素子Rの抵抗値はこれを考慮して設計する必要がある。一例として、電源電圧VDDが1.5V、リセット信号RSTのローレベルのしきい値電圧が0.3V、出力ドライバDRVのオン抵抗Ronが19Ωである場合を考えると、リセット時すなわち出力ドライバDRVがローレベルを出力する場合において、リセット信号配線14Rのレベルを0.3V未満にするためには、抵抗素子Rの抵抗値は152Ω超とする必要がある。例えばある程度のマージンを確保し、抵抗素子Rの抵抗値を200Ω程度に設計すればよい。図14は、半導体モジュール10gにおいて生じる共振現象をシミュレーションするための配線モデルである。図14に示すように、半導体モジュール10gは16個のDRAMを含み、それぞれ8個のDRAMからなるチャネルChA,ChBに分離されている。上述の通り、チャネルChA,ChBに供給されるアドレス信号ADDなどはそれぞれ別個の信号である一方、リセット信号RSTについては共通である。ここで、アドレス信号配線14A及びリセット信号配線14Rに付加された抵抗成分、容量成分、長さを図14に示す通りとし、チャネルChAに供給するアドレス信号ADD1とチャネルChBに供給するアドレス信号ADD2を互いに逆相の信号とした場合にリセット信号配線14Rに現れるノイズについてシミュレーションした。アドレス信号ADD1,ADD2の周波数は133MHzとした。図15は、リセット信号配線14Rの端部NT1,NT2を開放した場合のシミュレーション結果である。図15に示すように、リセット信号配線14Rの端部NT1,NT2を開放すると、リセット信号RSTをハイレベルに固定しているにもかかわらず、共振現象によってリセット信号配線14R上のレベルが大きく変動していることが分かる。その振幅は端部NT1,NT2に近いほど大きくなっており、開管が共振を起こしていることが分かる。図16は、リセット信号配線14Rの端部NT1,NT2に200Ωの抵抗素子Rをそれぞれ接続した場合のシミュレーション結果である。図16に示すように、リセット信号配線14Rの端部NT1,NT2に200Ωの抵抗素子Rをそれぞれ接続すると、共振現象が大幅に抑制されることが分かる。図17は、チャネルChA,ChBを備える半導体モジュール10hにおいて共振防止素子15として容量素子Cを用いた場合の配線モデルである。容量素子Cは直流抵抗が十分に大きいことから、その容量値については共振を抑制する観点から設計すればよい。一例として、出力ドライバDRVのオン抵抗Ronが19Ωであり、配線モデルが図14に示した例と同様である場合、容量素子Cの容量値を15pF程度に設計すればよい。図18は、リセット信号配線14Rの端部NT1,NT2に15pFの容量素子Cをそれぞれ接続した場合のシミュレーション結果である。シミュレーション条件は上記と同様である。図18に示すように、リセット信号配線14Rの端部NT1,NT2に15pFの容量素子Cをそれぞれ接続すると、共振現象が大幅に抑制されることが分かる。図19は、チャネルChA,ChBを備える半導体モジュール10iにおいてリセット信号配線14Rに抵抗素子16を挿入した場合の配線モデルである。図19に示す例では、抵抗素子16が分岐配線14R1,14R2にそれぞれ挿入されている。本例では、図13に示した例と異なり、リセット信号配線14Rがプルアップされないことから、その抵抗値については共振を抑制する観点から設計すればよい。一例として、出力ドライバDRVのオン抵抗Ronが19Ωであり、配線モデルが図14に示した例と同様である場合、抵抗素子16の抵抗値を10Ω程度に設計すればよい。図20は、分岐配線14R1,14R2に10Ωの抵抗素子16をそれぞれ挿入した場合のシミュレーション結果である。シミュレーション条件は上記と同様である。図20に示すように、分岐配線14R1,14R2に10Ωの抵抗素子16をそれぞれ挿入すると、共振現象が大幅に抑制されることが分かる。以上、リセット信号配線14Rに共振防止素子を接続することによって共振現象を防止した例について説明した。以下、クロストークの元となる信号源の周波数等を考慮して、リセット信号配線が共振しない長さに設計する方法について説明する。図21は、共振周波数と配線の長さと関係を示す表であり、aはクロック周波数が533266MHzである場合を示し、bはクロック周波数が667MHzである場合を示している。共振現象は、配線の長さをd、クロック周波数をf0、伝搬時間をtpdとした場合、d=N/{2f0/2ntpd}が満たされると発生する。ここで、n及びNは任意の自然数である。一例として、クロック周波数f0=533MHz、伝搬時間tpdが8.81ns/mであるとすると、d=213mmである場合に共振周波数266MHzの基本振動が生じる。また、クロック周波数f0=667MHz、伝搬時間tpdが10.5ns/mであるとすると、d=143mmである場合に共振周波数333MHzの基本振動が生じる。配線の長さdがその整数倍であれば各種共振が生じることになる。したがって、そもそも共振を生じにくくするためには、開管を構成するリセット信号配線14Rの長さdを共振の生じない長さに設定すればよい。具体的には、図6aに示す構成であれば端部NT1からNT2までの距離を共振の生じない長さに設定すれば良く、図6bに示す構成であれば、上記に加え、一方の半導体モジュール10aの端部NT1又はNT2から他方の半導体モジュール10aの端部NT1又はNT2までの距離を共振の生じない長さに設定すれば良く、図6cに示す構成であれば、一方の半導体モジュール10bの端部NT3から他方の半導体モジュール10bの端部NT3までの距離を共振の生じない長さに設定すれば良い。次に、リセット信号配線がそもそも共振しにくくなるよう、開管構造の長さを長くする方法、或いは、開管構造をなくす方法について説明する。図22は、それぞれチャネルChA,ChBを備える半導体モジュールが2つのスロットslot0,slot1に接続された状態を示す模式的な配線図である。図22に示すように、各スロットのチャネルChA,ChBに供給するリセット信号配線14Rを全て短絡した場合、図6b又は図6cを用いて説明したように開管が形成される。ここで、図21に示した基本振動の奇数倍の振動は、開管の両端が逆相となるため、チャネルChAに供給されるアドレス信号ADDとチャネルChBに供給されるアドレス信号ADDとが逆相となる場合に共振が生じやすい。これに対し、図21に示した基本振動の偶数倍の振動は、開管の両端が同相となるため、チャネルChAに供給されるアドレス信号ADDとチャネルChBに供給されるアドレス信号ADDとが同相となる場合に共振が生じやすい。図23は第1の改良例であり、チャネルChAに供給するリセット信号配線14RとチャネルChBに供給するリセット信号配線14Rとを完全に分離した例である。本例を実現するためには、マザーボード上のメモリコントローラ22にチャネルChA用の出力ドライバDRVとチャネルChB用の出力ドライバDRVを設ける必要がある。本例のようにチャネルChAに供給するリセット信号配線14RとチャネルChBに供給するリセット信号配線14Rとを完全に分離すれば、チャネルChAとチャネルChBに跨る開管が形成されないことから、これらのチャネルに逆相のアドレス信号ADDが供給された場合であっても、基本振動の奇数倍の振動を持つ共振は生じにくくなる。図24は第2の改良例であり、チャネルChAに供給するリセット信号配線14RとチャネルChBに供給するリセット信号配線14Rをコントローラ22の近傍で分離した例である。本例においては、メモリコントローラ22にチャネルChA用の出力ドライバDRVとチャネルChB用の出力ドライバDRVを設ける必要はない。本例ではチャネルChAに供給するリセット信号配線14RとチャネルChBに供給するリセット信号配線14Rとが完全には分離されない。しかしながら、実際にはスロット間の距離に比べ、メモリコントローラ22とスロットとの距離は十分に長いことから、図22に示した配線例と比べて開管の長さが大幅に長くなる。これにより、図21に示した共振の生じる長さを容易に外すことが可能となるとともに、共振の起こり得る周波数を極端に下げて実質共振の発生を防ぐことが可能になる。図25は第3の改良例であり、各スロットの各チャネルに供給するリセット信号配線14Rを全てコントローラ22の近傍で分離した例である。本例によれば、図24に示す改良例の効果に加え、同一チャネル内において形成される開管についても長さが大幅に長くなることから、共振の生じる長さを容易に外すことが可能となるとともに、共振の起こり得る周波数を極端に下げて実質共振の発生を防ぐことが可能になる。図26は第4の改良例であり、チャネルChAに供給するリセット信号配線14RとチャネルChBに供給するリセット信号配線14Rとを完全に分離するとともに、異なるスロットに対応する配線をコントローラ22の近傍で分離した例である。本例によれば、異なるチャネル間においては図23に示した例と同じ効果が得られるとともに、同じチャネル内においては図25に示した例と同じ効果が得られる。図27は第5の改良例であり、各スロットの各チャネルに供給するリセット信号配線14Rを全て完全に分離した例である。本例を実現するためには、メモリコントローラ22に4つの出力ドライバDRVを設ける必要がある。本例によれば、マザーボード上の配線23を介した開管が形成されないため、共振が非常に生じにくくなる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記実施形態においては、アドレス信号ADDの変化によってリセット信号RSTが共振を起こすケースを例に挙げ、これを防止する方法について説明したが、本発明がこれに限定されるものではない。したがって、アドレス信号に限らず通常動作時において論理レベルが変化する信号によって、リセット信号に限らず通常動作時において論理レベルが固定される信号が共振現象を起こす全てのケースに対し、本発明の適用が可能である。"