"ロウアドレス及びカラムアドレスをこの順に入力することによりアクセス可能な半導体装置であって、複数のワード線、複数の冗長ワード線、複数のビット線、複数の冗長ビット線を有するメモリセルアレイと、前記複数のワード線に含まれる複数の不良ワード線のアドレスを記憶するロウヒューズ回路と、前記複数のビット線に含まれる複数の不良ビット線のアドレスを記憶するカラムヒューズ回路と、前記ロウアドレスが前記ロウヒューズ回路から読み出されたアドレスと一致しない場合には前記ロウアドレスに基づいて前記複数のワード線のいずれかを選択し、前記ロウアドレスが前記ロウヒューズ回路から読み出されたアドレスのいずれかと一致した場合には前記複数の冗長ワード線のいずれかを選択するロウデコーダと、前記カラムアドレスが前記カラムヒューズ回路から読み出されたアドレスと一致しない場合には前記カラムアドレスに基づいて前記複数のビット線のいずれかを選択し、前記カラムアドレスが前記カラムヒューズ回路から読み出されたアドレスのいずれかと一致した場合には前記複数の冗長ビット線のいずれかを選択するカラムデコーダと、を備え、前記メモリセルアレイは、前記複数のワード線及び前記複数の冗長ワード線の延在方向を短辺とし、前記複数のビット線及び前記複数の冗長ビット線の延在方向を長辺とする矩形状であり、前記ロウデコーダ、前記ロウヒューズ回路及び前記カラムヒューズ回路は、いずれも前記メモリセルアレイの前記長辺に沿って配置され、且つ、前記メモリセルアレイの前記短辺方向に配列され、前記カラムデコーダは、前記メモリセルアレイの前記短辺に沿って配置されることを特徴とする半導体装置。前記カラムヒューズ回路は、前記複数の不良ビット線のアドレスの中から前記ロウアドレスに基づいて一部のアドレスを読み出すことを特徴とする請求項1に記載の半導体装置。前記ロウヒューズ回路は、前記複数の不良ワード線のアドレスを全て読み出すことを特徴とする請求項2に記載の半導体装置。前記カラムヒューズ回路から読み出されたアドレスと前記カラムアドレスとを比較する比較回路をさらに備え、前記カラムヒューズ回路は、読み出したアドレスを時分割で前記比較回路に転送する切替回路を含むことを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。前記比較回路は、前記メモリセルアレイの前記長辺側であって、前記カラムデコーダが配置された前記メモリセルアレイの前記短辺の近傍に配置されることを特徴とする請求項4に記載の半導体装置。しかしながら、上述したレイアウトでは、ロウヒューズ回路の延在方向とカラムヒューズ回路の延在方向が90°相違するため、ヒューズ素子のトリミングレーザ照射によるアドレスのプログラミングに要する時間が長くなる。また、ヒューズ素子を効率的に配置することができないため、チップ上におけるロウヒューズ回路やカラムヒューズ回路の占有面積が増大するという問題があった。本発明による半導体装置は、ロウアドレス及びカラムアドレスをこの順に入力することによりアクセス可能な半導体装置であって、複数のワード線、複数の冗長ワード線、複数のビット線、複数の冗長ビット線を有するメモリセルアレイと、前記複数のワード線に含まれる複数の不良ワード線のアドレスを記憶するロウヒューズ回路と、前記複数のビット線に含まれる複数の不良ビット線のアドレスを記憶するカラムヒューズ回路と、前記ロウアドレスが前記ロウヒューズ回路から読み出されたアドレスと一致しない場合には前記ロウアドレスに基づいて前記複数のワード線のいずれかを選択し、前記ロウアドレスが前記ロウヒューズ回路から読み出されたアドレスのいずれかと一致した場合には前記複数の冗長ワード線のいずれかを選択するロウデコーダと、前記カラムアドレスが前記カラムヒューズ回路から読み出されたアドレスと一致しない場合には前記カラムアドレスに基づいて前記複数のビット線のいずれかを選択し、前記カラムアドレスが前記カラムヒューズ回路から読み出されたアドレスのいずれかと一致した場合には前記複数の冗長ビット線のいずれかを選択するカラムデコーダと、を備え、前記メモリセルアレイは、前記複数のワード線及び前記複数の冗長ワード線の延在方向を短辺とし、前記複数のビット線及び前記複数の冗長ビット線の延在方向を長辺とする矩形状であり、前記ロウデコーダ、前記ロウヒューズ回路及び前記カラムヒューズ回路は、いずれも前記メモリセルアレイの前記長辺に沿って配置され、且つ、前記メモリセルアレイの前記短辺方向に配列され、前記カラムデコーダは、前記メモリセルアレイの前記短辺に沿って配置されることを特徴とする。本発明によれば、ロウヒューズ回路の延在方向とカラムヒューズ回路の延在方向が同一であることから、ヒューズ素子のトリミングに要する時間を短縮できる。また、ヒューズ素子を効率的に配置することができることから、チップ上におけるロウヒューズ回路やカラムヒューズ回路の占有面積を縮小することが可能となる。しかも、ロウデコーダとロウヒューズ回路をメモリセルアレイの短辺方向に配列していることから、ロウデコーダとロウヒューズ回路とを接続する配線を最短とすることができ、ロウアクセス時の遅延を最小とすることが可能となる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施形態による半導体装置のレイアウト図である。図1に示すように、本実施形態による半導体装置は、X方向を短辺としY方向を長辺とする矩形状のメモリセルアレイ10を備えている。メモリセルアレイ10の長辺10a側には、ロウデコーダ11、ロウヒューズ回路21及びカラムヒューズ回路22が長辺10aに沿って配置されている。これらロウデコーダ11、ロウヒューズ回路21及びカラムヒューズ回路22はY方向を長手方向とする形状を有しており、互いにX方向に配列されている。一方、メモリセルアレイ10の短辺10b側には、カラムデコーダ12が短辺10bに沿って配置されている。ロウデコーダ11はメモリセルアレイ10に含まれる複数のワード線WL及び複数の冗長ワード線RWLのいずれかを選択するための回路である。図1に示すように、ワード線WL及び冗長ワード線RWLはX方向に延在する。また、カラムデコーダ12はメモリセルアレイ10に含まれる複数のビット線BL及び複数の冗長ビット線RBLのいずれかを選択するための回路である。図1に示すように、ビット線BL及び冗長ビット線RBLはY方向に延在する。ワード線WL又は冗長ワード線RWLと、ビット線BL又は冗長ビット線RBLとの交点には、メモリセルMCが配置されている。かかる構成により、ロウアドレス及びカラムアドレスをこの順に入力すれば、当該ロウアドレスに対応するワード線WL又は冗長ワード線RWLと、当該カラムアドレスに対応するビット線BL又は冗長ビット線RBLとの交点に配置されたメモリセルMCにアクセスすることができる。ロウヒューズ回路21は、複数のワード線WLに含まれる複数の不良ワード線のアドレスを記憶する回路である。詳細については後述するが、ロウヒューズ回路21には、複数のヒューズ素子と、ヒューズ素子から読み出されたアドレスをラッチするラッチ回路を含んでいる。ヒューズ素子からのアドレスの読み出しは、当該半導体装置に対する電源投入後のリセット時に全て実行される。したがって、ヒューズ素子からのアドレスの読み出しは1回だけ行われ、読み出されたアドレスは再びリセットされるまでラッチ回路に保持される。カラムヒューズ回路22は、複数のビット線BLに含まれる複数の不良ビット線のアドレスを記憶する回路である。詳細については後述するが、カラムヒューズ回路22には、複数のヒューズ素子と、ヒューズ素子に保持されたアドレスのうち選択的に読み出されたアドレスをラッチするラッチ回路とを含んでいる。ヒューズ素子からのアドレスの読み出しは、ロウアクセスに応答して行われる。つまり、ヒューズ素子からのアドレスの読み出しは、ロウアクセスが行われる度に実行され、従前に読み出されたアドレスは破棄される。この点、ロウヒューズ回路21と大きく異なる。ここで、カラムヒューズ回路22におけるアドレスの読み出しがロウアクセスに応答して行われる理由について説明する。図2に示すように、メモリセルアレイ10は複数図2ではn1個のメモリブロックMB0~MBnがY方向に配列された構造を有しており、ロウアクセスによっていずれかのメモリブロックが選択される。図2に示すメモリブロックとは、1本のビット線BL又はRBLが延在する範囲である。したがって、例えばハッチングを付したメモリブロックMB4がロウアクセスによって選択されたとすると、続くカラムアクセスによって選択され得るビット線BLは、メモリブロックMB4に属するビット線BLに限られる。したがって、カラムアクセスによって選択されるべきビット線BLが不良ビット線であれば、同じメモリブロックに属する冗長ビット線RBLに置換されることになる。このことは、カラムアクセス時にカラムヒューズ回路22から読み出す必要のあるアドレスは、ロウアクセスによって選択されたメモリブロックに対応するアドレスに限られ、他のメモリブロックに対応するアドレスを読み出す必要がないことを意味する。このような理由から、カラムヒューズ回路22におけるアドレスの読み出しは、ロウアクセスに応答して行われる。これに対し、ロウアクセス時には全てのメモリブロックが選択され得るため、ロウヒューズ回路21は、複数の不良ワード線WLのアドレスを全て読み出しておく必要がある。しかも、メモリセルアレイ10へのアクセスは、ロウアクセス及びカラムアクセスの順で行われることから、ロウヒューズ回路21からのアドレスの読み出しは、ロウアクセスが要求される前に事前に行っておく必要がある。上述の通り、リセット時にロウヒューズ回路21からの全てのアドレスの読み出しが行われるのはこのためである。図3は、ロウデコーダ11、ロウヒューズ回路21及びカラムヒューズ回路22の構成を模式的に示すブロック図である。図3に示すように、ロウヒューズ回路21は、複数のヒューズセットFSとこれに対応する複数のラッチ回路セットLSを備えている。ヒューズセットFSは、1つの不良ワード線WLのロウアドレスを不揮発的に記憶する回路であり、図4に示すように、ロウアドレスの各ビットに対応するヒューズ素子Fを含んでいる。ヒューズセットFSに記憶されたロウアドレスRXADDは、半導体装置がリセットされると読み出され、それぞれ対応するラッチ回路セットLSにラッチされる。ラッチ回路セットLSは、ロウアドレスの各ビットに対応する複数のラッチ回路Lからなる。ラッチ回路セットLSに転送されたロウアドレスRXADDは、それぞれ対応する比較回路31に供給される。比較回路31は、ラッチ回路セットLSから供給されるロウアドレスRXADDと、アクセスが要求されたロウアドレスXADDとを比較する回路であり、両者が一致するとヒット信号HITXを活性化させる。回路構成の一例として、図5に示すように、ロウアドレスRXADDとロウアドレスXADDの対応する各ビットを比較する排他的否論理和回路ENORを設け、これら排他的否論理和回路ENORの出力が全てハイレベルつまり一致を示した場合、ヒット信号HITXが活性化する回路を用いることができる。ヒット信号HITXが活性化すると、ロウデコーダ11内の対応する冗長ワードドライバRWDによって冗長ワード線RWLが選択される。一方、いずれの比較回路31も一致を検出しなかった場合、ロウデコーダ11内においてロウアドレスXADDに対応するワードドライバWDが活性化され、これによって対応するワード線WLが選択される。図3に示すように、本実施形態では、対応するヒューズセットFS、ラッチ回路セットLS、比較回路31及び冗長ワードドライバRWDがX方向にほぼ一直線に並んでいる。このため、ロウアドレスXADDが供給されてからヒット信号HITXが生成されるまでの時間は最短となる。カラムヒューズ回路22は、複数のヒューズ読み出し回路FYと複数の切替回路MUXとを備えている。図3に示すように、切替回路MUXは、2つのヒューズ読み出し回路FYに対して1個割り当てられている。切替回路MUXからは不良ビット線BLのカラムアドレスRYADDが出力され、比較回路32に供給される。図1に示すように、比較回路32はメモリセルアレイ10の長辺10a側であって、短辺10bの近傍に配置される。図6は、ヒューズ読み出し回路FYの回路図である。図6に示すように、ヒューズ読み出し回路FYは複数のビット出力回路RYBITによって構成されている。ビット出力回路RYBITは、カラムアドレスRYADDの各ビットを生成するための回路である。ビット出力回路RYBITには、複数のヒューズ素子FからなるヒューズセットFSと、これらヒューズ素子Fのいずれかを選択するスイッチ回路SWと、選択されたヒューズ素子Fのデータをラッチするラッチ回路LYとを含んでいる。ビット出力回路RYBITに含まれる複数のヒューズ素子Fは、それぞれ対応するメモリブロックに含まれる不良ビット線BLのアドレスの1ビットを不揮発的に記憶する。スイッチ回路SWは、直列接続された2つのトランジスタからなるパスが複数設けられた構成を有しており、各トランジスタのゲート電極にはロウアドレスXADDをプリデコードした信号XA,XBが供給される。かかる構成により、プリチャージ信号PREによってノードNをVDDレベルにプリチャージした後、ロウアドレスXADDを入力すると、スイッチ回路SWを構成するいずれかのパスが導通し、選択されたヒューズ素子FのデータがノードNに現れる。具体的には、ヒューズ素子Fが未切断状態未プログラム状態であれば、対応するパスの導通によってノードNのレベルが接地レベルまでディスチャージされ、逆に、ヒューズ素子Fが切断状態プログラム状態であれば、対応するパスが導通してもノードNのレベルはプリチャージレベルを維持する。その後、ヒューズラッチ信号FLを用いて、ノードNに現れたデータをラッチ回路LYにラッチすれば、カラムアドレスRYADDの当該ビットが読み出されることになる。このように、ヒューズ読み出し回路FYからは、ロウアドレスXADDが供給される度に、これに対応するカラムアドレスRYADDが読み出される。読み出されたカラムアドレスRYADDは切替回路MUXに供給される。切替回路MUXは、図7に示すように、2つのヒューズ読み出し回路FYから読み出されたカラムアドレスRYADDを選択信号SELに基づいて選択する回路である。したがって、選択信号SELがハイレベルであれば一方のヒューズ読み出し回路FYから読み出されたカラムアドレスRYADDが出力され、選択信号SELがローレベルであれば他方のヒューズ読み出し回路FYから読み出されたカラムアドレスRYADDが出力されることになる。切替回路MUXから出力されるカラムアドレスRYADDは、転送配線TLを介して比較回路32に転送される。切替回路MUXの出力は選択信号SELによって切り替えられ、したがってカラムアドレスRYADDが転送配線TLを介して時分割で転送されることになる。転送配線TLの本数は、カラムアドレスRYADDのビット数×切替回路MUXの数である。したがって、ヒューズ読み出し回路FYから読み出されるカラムアドレスRYADDを一度に比較回路32に転送する場合と比べ、必要となる転送配線TLの本数を半分に削減することが可能となる。比較回路32は、転送配線TLを介して供給されるカラムアドレスRYADDと、アクセスが要求されたカラムアドレスYADDとを比較する回路であり、両者が一致するとヒット信号HITYを活性化させる。図8に示すように、回路構成は基本的に図5に示した比較回路31と同様の回路構成であるが、カラムアドレスRYADDが時分割で転送されるため、カラムアドレスRYADDの各ビットをラッチするラッチ回路LATA又はLATBが追加される。具体的には、ラッチ回路LATAを備える比較回路32Aとラッチ回路LATBを備える比較回路32Bが、それぞれ切替回路MUXの数と同数だけ設けられる。ラッチ回路LATAはラッチ信号Aに応答してラッチ動作を行う回路であり、ラッチ回路LATBはラッチ信号Bに応答してラッチ動作を行う回路である。したがって、切替回路MUXに供給される選択信号SELの切替に連動してラッチ信号A,Bを順次活性化させれば、時分割で転送されるカラムアドレスRYADDが比較回路32A,32Bにそれぞれラッチされることになる。そして、ラッチされたカラムアドレスRYADDとアクセスが要求されたカラムアドレスYADDとを比較し、両者の各ビットが全て一致した場合、比較回路32A,32Bはヒット信号HITYを活性化させる。以上が本実施形態による半導体装置の構成である。このように、本実施形態においては、ロウヒューズ回路21とカラムヒューズ回路22の延在方向を一致させていることから、これらに含まれるヒューズ素子Fのトリミングに要する時間を短縮することができる。具体的には、ロウヒューズ回路21及びカラムヒューズ回路22内においてヒューズ素子FをY方向に配列すれば、レーザビームをY方向にスキャンすることによってトリミングを行うことが可能となる。しかも、Y方向はメモリセルアレイ10の長辺方向であることから、ロウヒューズ回路21及びカラムヒューズ回路22のY方向における長さを十分に確保することができ、高いトリミング効率を得ることが可能となる。さらに、メモリセルアレイ10の長辺に沿ってヒューズ素子Fを効率的に配置していることから、チップ上におけるロウヒューズ回路21及びカラムヒューズ回路22の占有面積を縮小することも可能となる。しかも、ロウデコーダ11とロウヒューズ回路21をX方向に並べて配列していることから、ロウデコーダ11とロウヒューズ回路21とを接続する配線を最短とすることができ、ロウアクセス時の遅延を最小とすることが可能となる。一方、カラムデコーダ12とカラムヒューズ回路22との距離はある程度離れるが、比較回路32を図1に示す位置にレイアウトすることにより、カラムアドレス用のプリデコーダ30と比較回路32とを接続する配線の長さを短縮することが可能となる。尚、プリデコーダ30とは、アクセスが要求されたカラムアドレスYADDを部分的にデコードすることによってプリデコード信号を生成し、これをカラムデコーダ12及び比較回路32に供給する回路である。また、カラムヒューズ回路22から比較回路32へカラムアドレスRYADDを時分割で転送していることから、カラムアドレスRYADDの転送に用いる転送配線TLの本数を半分に削減することも可能となる。図9は、本実施形態による半導体装置の動作を説明するためのタイミング図である。図9に示す例では、時刻t1にアクティブコマンドACTが発行され、時刻t6にリードコマンドREADが発行されている。アクティブコマンドACTとは、ロウアクセスを行う際にメモリコントローラから発行されるコマンドであり、これに同期してロウアドレスXADDが供給される。また、リードコマンドREADとは、カラムアクセスによってリード動作を行う際にメモリコントローラから発行されるコマンドであり、これに同期してカラムアドレスYADDが供給される。アクティブコマンドACTに同期してロウアドレスXADDが入力されると、入力されたロウアドレスXADDとロウヒューズ回路21から読み出されたロウアドレスRXADDとの比較が比較回路31によって行われる。その結果、入力されたロウアドレスXADDがロウヒューズ回路21から読み出されたロウアドレスRXADDと一致しない場合、ロウデコーダ11は入力されたロウアドレスXADDに基づいて複数のワード線WLのいずれかを選択する。これに対し、入力されたロウアドレスXADDがロウヒューズ回路21から読み出されたロウアドレスRXADDのいずれかと一致した場合、ロウデコーダ11はヒットしたロウアドレスRXADDに基づいて複数の冗長ワード線RWLのいずれかを選択する。このようなロウアクセスを行っている間、カラムヒューズ回路22においてはカラムアドレスRYADDの読み出しが実行される。既に説明したとおり、カラムヒューズ回路22に記憶されたどのカラムアドレスRYADDを読み出すかは、供給されたロウアドレスXADDによって選択される。そして、カラムアドレスRYADDが読み出されると、時刻t2においてヒューズラッチ信号FLが活性化し、ビット出力回路RYBITに含まれる各ラッチ回路LYにカラムアドレスRYADDの各ビットがラッチされる。これにより、複数のヒューズ読み出し回路FYからそれぞれカラムアドレスRYADDが出力されることになる。図9においては、転送配線TLを共有する2つのヒューズ読み出し回路FYの一方をFYA、他方をFYBと表記し、これらヒューズ読み出し回路FYA,FYBから読み出されるカラムアドレスRYADDをそれぞれRYADDA,RYADDBと表記している。ヒューズ読み出し回路FYA,FYBからそれぞれカラムアドレスRYADDA,RYADDBが読み出されると、これらは対応する切替回路MUXに供給される。時刻t2においては切替回路MUXに入力される選択信号SELはローレベルであり、これに基づき一方のカラムアドレスRYADDAが選択される。選択されたカラムアドレスRYADDAは、転送配線TLを介して比較回路32に供給される。そして、時刻t3においてラッチ信号Aが活性化すると、比較回路32に含まれるラッチ回路LATAにカラムアドレスRYADDAがロードされる。次に、時刻t4において選択信号SELがハイレベルに変化し、これに基づいて他方のカラムアドレスRYADDBが選択される。選択されたカラムアドレスRYADDBは、転送配線TLを介して比較回路32に供給される。そして、時刻t5においてラッチ信号Bが活性化すると、比較回路32に含まれるラッチ回路LATBにカラムアドレスRYADDBがロードされる。その後、時刻t6においてリードコマンドREADとともにカラムアドレスYADDが入力されると、時刻t7においてプリデコーダ30から比較回路32にプリデコードされたカラムアドレスYADDが供給される。供給されたカラムアドレスYADDは、比較回路32にてロードされたカラムアドレスRYADDA,RYADDBと比較され、いずれかのカラムアドレスRYADDA,RYADDBと一致した場合、ヒット信号HITYが活性化する。そして、ヒット信号HITYが活性化しなかった場合、つまり、入力されたカラムアドレスYADDがカラムヒューズ回路22から読み出されたカラムアドレスRYADDと一致しない場合、カラムデコーダ12は入力されたカラムアドレスYADDに基づいて複数のビット線BLのいずれかを選択する。これに対し、ヒット信号HITYが活性化した場合、つまり、入力されたカラムアドレスYADDがカラムヒューズ回路22から読み出されたカラムアドレスRYADDのいずれかと一致した場合、カラムデコーダ12はヒットしたカラムアドレスRYADDに基づいて複数の冗長ビット線RBLのいずれかを選択する。このようにしてカラムアクセスが完了すると、メモリセルアレイ10からリードデータDQが読み出され、時刻t8において外部に出力される。このように、本実施形態ではカラムアドレスRYADDを2回に分けて時分割転送しているが、アクティブコマンドACTが発行されてから時刻t1、比較回路32にカラムアドレスYADDが供給されるまで時刻t7にはある程度の時間がある。このため、時分割で転送を行うことによってアクティブコマンドACTの発行からリードコマンドREADの発行までの期間TRCDが長くなったり、リードコマンドREADの発行からリードデータDQの出力までの期間TAAが長くなったりすることはない。すなわち、アクセス遅延をもたらすことはない。図10は、第1の比較例による半導体装置のレイアウト図である。図10に示す例では、ロウデコーダ11とロウヒューズ回路21がメモリセルアレイ10の長辺10aに沿って配置されるとともに、カラムデコーダ12とカラムヒューズ回路22がメモリセルアレイ10の短辺10bに沿って配置されている。また、比較回路32についてもメモリセルアレイ10の短辺10b側に配置されている。このレイアウトによれば、カラム側のパスが最短化されるが、そもそもロウアクセスが完了するまではカラムアクセスを開始できないため、アクセスの高速化には寄与しない可能性がある。むしろ、ロウヒューズ回路21の長手方向Y方向とカラムヒューズ回路22の長手方向X方向とが90°相違することから、トリミングに時間がかかるという問題を生じる。また、ヒューズ素子の位置が分散されるため、チップ上における占有面積を縮小することも困難である。図11は、第2の比較例による半導体装置のレイアウト図である。図11に示す例では、ロウデコーダ11がメモリセルアレイ10の長辺10aに沿って配置されるとともに、カラムデコーダ12、ロウヒューズ回路21及びカラムヒューズ回路22がメモリセルアレイ10の短辺10bに沿って配置されている。また、比較回路32についてもメモリセルアレイ10の短辺10b側に配置されている。このレイアウトによれば、ロウヒューズ回路21及びカラムヒューズ回路22の長手方向X方向が一致するため、図10に示したレイアウトにて生じる問題は解決されるが、ロウヒューズ回路21からロウデコーダ11までの距離が長くなる。このため、ロウアクセスに要する時間が増大し、上述した期間TRCDを長く設計する必要が生じてしまう。また、ヒューズ素子の位置は集中するものの、メモリセルアレイ10の短辺10bに沿ってレイアウトされることから、チップ上における占有面積を十分に縮小することはできない。図12は、第3の比較例による半導体装置のレイアウト図である。図12に示す例では、ロウデコーダ11、ロウヒューズ回路21及びカラムヒューズ回路22がメモリセルアレイ10の長辺10aに沿って配置されるとともに、カラムデコーダ12がメモリセルアレイ10の短辺10bに沿って配置されているが、本実施形態とは異なり、ロウヒューズ回路21とカラムヒューズ回路22が長辺方向Y方向に配列されている。このレイアウトでは、ロウヒューズ回路21に含まれるヒューズセットFSやラッチ回路セットLSのY座標と、ロウデコーダ11に含まれる冗長ワードドライバRWDのY座標とを一致させることができず、配線をY方向に引き回すことによって両者を接続する必要が生じる。このため、図11に示すレイアウトほどではないにせよ、ロウアクセスに要する時間が増大する。これらの比較例に対し、本実施形態による半導体装置ではこのような問題は生じず、トリミング時間の短縮とヒューズ素子による占有面積の縮小を達成しつつ、高速アクセスを実現することが可能となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記実施形態では、カラムヒューズ回路22から読み出されたカラムアドレスRYADDを時分割で転送しているが、本発明においてこれは必須ではない。また、時分割で転送を行う場合であっても、3以上のカラムアドレスRYADDを時分割で転送することも可能である。"