"チップ搭載部と、前記チップ搭載部上に搭載され、第1辺、複数のパッドが配置された表面、および演算処理機能を備えた第1半導体チップと、前記チップ搭載部上に搭載され、第2辺、複数のパッドが配置された表面、およびメモリ回路を有する第2半導体チップと、前記チップ搭載部の周囲に配置された複数のリードと、前記第1半導体チップの前記複数のパッドの一部と前記第2半導体チップの前記複数のパッドの一部とを電気的に接続する第1ワイヤと、前記第1半導体チップの前記複数のパッドの一部と前記複数のリードの一部とを電気的に接続する複数の第2ワイヤと、前記第2半導体チップの前記複数のパッドの一部と前記複数のリードの一部とを電気的に接続する複数の第3ワイヤと、前記チップ搭載部、前記第1半導体チップ、前記第2半導体チップ、前記複数のリードの一部、前記第1ワイヤ、前記複数の第2ワイヤ、および前記複数の第3ワイヤを封止する封止体と、を有する半導体装置であって、前記第1半導体チップは、メモリ接続用入出力回路を有し、前記第1半導体チップの前記複数のパッドの内、前記メモリ接続用入出力回路と電気的に接続された第1パッドは前記第1辺に沿って配置され、前記第2半導体チップの前記複数のパッドの内、前記第1半導体チップの前記メモリ接続用入出力回路と接続される第2パッドは前記第2辺に沿って配置され、前記第1および第2半導体チップは、それぞれの前記第1辺と前記第2辺とが対向するように前記チップ搭載部上に隣接して並んで配置され、前記第1半導体チップの前記第1パッドと前記第2半導体チップの前記第2パッドとは、前記第1ワイヤにより電気的に接続されていることを特徴とする半導体装置。請求項1に記載の半導体装置において、前記第1半導体チップは、外部接続用入出力回路を有し、前記第1半導体チップの前記複数のパッドの内、前記外部接続用入出力回路と電気的に接続された第3パッドは前記第1辺以外の辺に沿って配置され、前記第2ワイヤを介して前記複数のリードの一部と電気的に接続されていることを特徴とする半導体装置。請求項1に記載の半導体装置において、前記第1および第2半導体チップは、前記第1ワイヤを介してアドレス、データ、コマンド、およびクロックの信号伝達を行うことを特徴とする半導体装置。請求項1に記載の半導体装置において、前記第2半導体チップの前記第3ワイヤと接続されているパッドは、電源パッドであることを特徴とする半導体装置。請求項1に記載の半導体装置において、前記第2半導体チップの前記第3ワイヤと接続されているパッドは、GND用パッドであることを特徴とする半導体装置。請求項1に記載の半導体装置において、前記第1半導体チップはロジック回路を有し、前記ロジック回路には、前記第2半導体チップをテスト可能なBIST回路が備えられていることを特徴とする半導体装置。請求項6に記載の半導体装置において、前記第1パッドの一部は、前記BIST回路と電気的に接続されていることを特徴とする半導体装置。請求項6に記載の半導体装置において、前記第1半導体チップは、CPU、アナログ回路、および内部メモリをさらに有することを特徴とする半導体装置。複数の半導体チップを有するマルチチップパッケージ半導体装置の一例として、演算処理機能を有する半導体チップ以降、マイコンチップともいうと、メモリ回路を有する半導体チップ以降、メモリチップともいうとを有するSIPと呼ばれる半導体装置が知られている。SIPでは、配線の引き回しの自由度の高さから基板タイプが主流であるが、基板タイプはコストが高い。そこで、本発明者は、コスト低減化のためにリードフレームを用いて組み立てを行うフレームタイプのSIPを検討した。その結果、フレームタイプのSIPでは、多ピンになると、基板タイプに比較して半導体装置が大型になるという問題を見出した。なお、前記特許文献1特開平6-151685号公報には、フレームタイプのマルチチップパッケージについての記載はあるが、多ピンタイプの半導体装置の小型化を図る技術についての記載はない。さらに、前記のようなSIPなどの半導体装置のテスト技術について、本発明者が検討した結果、以下のようなことが明らかとなった。例えば、SIP製品では、組立後のテストの容易性から、顧客が必要としないチップ間接続端子もSIP外部に出していたため、端子ピンの数が増加し、パッケージサイズが大きくなる傾向があった。本発明の目的は、多ピン化とコスト低減化を実現することができる技術を提供することにある。本発明の目的は、小型化とコスト低減化を実現することができる技術を提供することにある。さらに、本発明の目的は、複数の半導体チップを単一パッケージに搭載したSIPなどの半導体装置において、外部端子の数を減少させてパッケージサイズを小さくすることができる技術を提供することにある。また、本発明の他の目的は、薄型化を図ることができる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。すなわち、本発明は、第1のチップ搭載部および第2のチップ搭載部を有するチップ搭載部と、前記第1のチップ搭載部上に搭載された第1の半導体チップと、前記第2のチップ搭載部上に搭載された第2の半導体チップと、前記チップ搭載部、前記第1の半導体チップ、および前記第2の半導体チップを封止する封止体と、を含み、前記第1のチップ搭載部の外形は、前記第2のチップ搭載部の外形よりも大きく、前記第1のチップ搭載部には開口部が形成されているものである。また、本発明は、複数の電極が配置された主面を有する第1の半導体チップと、前記第1の半導体チップの外形よりも小さく、複数の電極が配置された主面を有する第2の半導体チップと、前記第1の半導体チップと前記第2の半導体チップとが並べて搭載されたチップ搭載部と、前記第1の半導体チップと前記第2の半導体チップの周囲に配置された複数のリードと、前記第1の半導体チップの前記複数の電極の一部と前記第2の半導体チップの前記複数の電極の一部とに電気的に接続された導電性の複数のワイヤと、前記第1の半導体チップ、前記第2の半導体チップ、前記チップ搭載部、前記複数のリードの一部、および前記複数のワイヤを樹脂封止する封止体と、を有し、前記チップ搭載部の前記第1の半導体チップが重なる部分には開口部が設けられており、前記開口部において前記第1の半導体チップの裏面と前記封止体の一部とは密着しているものである。さらに、本発明は、第1のチップ搭載部と前記第1のチップ搭載部に並んで配置された第2のチップ搭載部とが一体に形成されたチップ搭載部と、前記第1のチップ搭載部上に搭載され、複数の電極が配置された主面を有する第1の半導体チップと、前記第2のチップ搭載部上に、前記第1の半導体チップの横に並んで搭載され、複数の電極が配置された主面を有する前記第1の半導体チップの外形よりも小さい第2の半導体チップと、前記第1の半導体チップと前記第2の半導体チップの周囲に配置された複数のリードと、前記第1の半導体チップの前記複数の電極の一部と前記第2の半導体チップの前記複数の電極の一部とに電気的に接続された導電性の複数のワイヤと、前記第1の半導体チップ、前記第2の半導体チップ、前記チップ搭載部、前記複数のリードの一部、および前記複数のワイヤを樹脂封止する封止体と、を有し、前記第1のチップ搭載部には開口部が設けられており、前記開口部において前記第1の半導体チップの裏面と前記封止体の一部とは密着しているものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。1第1の半導体チップと第2の半導体チップを横に並べて配置した半導体装置において、第1の半導体チップの電極とこれに隣接する第2の半導体チップの電極とを第1のワイヤで接続し、第1の半導体チップの電極とインナリードとを第2の半導体チップを飛び越えて配置された第2のワイヤで接続することにより、第2の半導体チップがメモリチップである場合には、メモリ用バスのインターフェイス回路を外部端子に接続せずに第1のワイヤによるチップ間接続のみとしてパッケージ内で閉じるようにする。これにより、メモリ用バスのインターフェイス回路を外部端子に接続しないため、その分のピンを他の機能に活用でき、多ピン化を図ることができる。さらに、フレームタイプの採用により半導体装置のコスト低減化を図ることができる。2システムチップ内に、メモリチップのテスト回路を設けることにより、メモリチップのテストのための端子をSIPの外部に出す必要がなくなり、少端子化、小パッケージ化が可能となる。3SIP製品においては、端子リーク測定用に既存の入力バッファまたは出力バッファに小規模の変更制御信号入力付き入出力バッファへの変更を行うことによって、少端子化が可能となる。4端子リーク測定用に小規模回路制御信号入力付き入出力バッファを付けて、少端子化を実現することによって、パッケージサイズも、より縮小することが可能となり、低価格化を実現できる。以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など個数、数値、量、範囲などを含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。実施の形態1図1は本発明の実施の形態1の半導体装置の構造の一例を封止体を透過して示す部分平面図、図2は図1に示す半導体装置の構造の一例を示す断面図、図3は図1に示す半導体装置のシステムの一例を示すブロック構成図、図4は図1に示す半導体装置の組み立てに用いられるリードフレームの構造の一例を示す断面図、図5はダイボンディング完了時の構造の一例を示す断面図、図6はワイヤボンディング完了時の構造の一例を示す断面図、図7は樹脂封止完了時の構造の一例を示す断面図、図8はワイヤボンディングにおけるボンディング前の構造の一例を示す拡大部分平面図、図9はワイヤボンディングにおけるチップ間接続後の構造の一例を示す拡大部分平面図、図10はワイヤボンディングにおける第2のチップ-リード間接続後の構造の一例を示す拡大部分平面図、図11はワイヤボンディングにおける第1のチップ-リード間接続後の構造の一例を示す拡大部分平面図、図12はワイヤボンディングにおけるボンディング順の一例を示すフロー図と断面図、図13はワイヤボンディングにおける変形例のボンディング順を示すフロー図と断面図、図14は図1に示す半導体装置におけるチップ配置レイアウトの一例を示す平面図、図15および図16はそれぞれ実施の形態1の半導体装置の組み立てに用いられるリードフレームの変形例の構造を示す平面図、図17は本発明の実施の形態1の変形例の半導体装置の構造を示す断面図、図18は本発明の実施の形態1の変形例の半導体装置の組み立てにおけるワイヤボンディング時の構造を示す断面図である。図1および図2に示す本実施の形態1の半導体装置は、複数の半導体チップを有するマルチチップパッケージであり、ここでは、メモリ回路を有する半導体チップと、これを制御し、かつ演算処理機能を有する半導体チップとが組み込まれたSIP1を一例として取り上げて説明する。なお、本実施の形態1のSIP1は、図4に示すリードフレーム5を用いて組み立てられるフレームタイプの樹脂封止型の半導体パッケージであり、SIP1として、演算処理機能を備えた第1の半導体チップ第1半導体チップまたはシステムチップもしくはASICともいうであるマイコンチップ3と、メモリ回路を有する第2の半導体チップ第2半導体チップともいうであるSDRAMSynchronousDynamicRandomAccessMemory2の2つの半導体チップが組み込まれている場合を一例として説明する。図1および図2に示すSIP1の構成について説明すると、その主面3aに半導体素子および複数のパッド電極3cを有する第1の半導体チップであるマイコンチップ3と、その主面2aに半導体素子および複数のパッド電極2cを有しているとともに、マイコンチップ3の横に並べて配置され、かつマイコンチップ3より厚さが薄い第2の半導体チップであるSDRAM2メモリチップと、第1のチップ搭載部5dおよび第2のチップ搭載部5eを備えるチップ搭載部であるタブ5cと、マイコンチップ3およびSDRAM2の周囲に配置された複数のリードであるインナリード5aと、各インナリード5aそれぞれと一体で繋がり、かつ外部に露出する外部端子である複数のアウタリード5bと、マイコンチップ3のパッド3cとこれに対応するSDRAM2のパッド2cとをそれぞれ電気的に接続する導電性の複数の第1のワイヤ6aと、マイコンチップ3のパッド3cとこれに対応するインナリード5aとをそれぞれ電気的に接続するとともに、SDRAM2を飛び越えて配置されており、かつ第1のワイヤ6aのループより高い位置にループが形成された導電性の複数の第2のワイヤ6bと、マイコンチップ3、SDRAM2、複数の第1のワイヤ6aおよび第2のワイヤ6bを樹脂封止する封止体7とからなる。さらに、各インナリード5aと一体に繋がって形成されたそれぞれのアウタリード5bは、封止体7の4辺それぞれから外部に突出しており、図2に示すように、各アウタリード5bは、ガルウィング状に曲げ成形されている。したがって、本実施の形態1のSIP1は、その外観形状は、QFPQuadFlatPackageと同じであり、図1に示すように、例えば、ピン数が200本以上の多ピンのものである。なお、チップ搭載部であるタブ5cは、マイコンチップ3と接続する第1のチップ搭載部5dと、SDRAM2と接続する第2のチップ搭載部5eとからなり、第1のチップ搭載部5dと第2のチップ搭載部5eとが一体に形成されてタブ5cとなっており、第1のチップ搭載部5dと第2のチップ搭載部5eとが同一平面のチップ支持面を有している。さらに、タブ5cは、その4つの角部でそれぞれ吊りリード5gと連結している。また、第1のチップ搭載部5dは、枠状に形成されており、マイコンチップ3においてその主面3aの4辺の周縁部に沿って複数のパッド3cが配置されているため、これら4辺のパッド3c配列に対応する形態でそれらの下部に枠状の第1のチップ搭載部5dが配置されている。一方、第2のチップ搭載部5eは、長方形に形成されており、SDRAM2の主面2aに形成された複数のパッド2cの配列に対応する形態でそれらの下部に第2のチップ搭載部5eが配置されている。また、SIP1のマイコンチップ3には、図3に示すように、CPUCentralProcessingUnit3d、ロジック3e、アナログ3f、内部メモリ3gなどの各回路や、メモリ接続用入出力回路3iおよび外部接続用入出力回路3jなどのインターフェイス回路が組み込まれており、このメモリ接続用入出力回路3iは、それぞれの第1のワイヤ6aを介してSDRAM2と接続されている。また、外部接続用入出力回路3jは、それぞれの第2のワイヤ6bを介してインナリード5aと接続され、これらインナリード5aがアウタリード5bに繋がっている。本実施の形態1のSIP1では、マイコンチップ3とSDRAM2とが横に並べて配置されており、その際、SDRAM2のパッド2c列に、これらに対応するマイコンチップ3のパッド3c列が隣接して並ぶように相互が配置され、これにより、マイコンチップ3のパッド3cとこれに隣接するSDRAM2のパッド2cとを第1のワイヤ6aで接続している。この状態で各第1のワイヤ6aを介してアドレス、データ、コマンドおよびクロックなどの信号の伝達を両チップ間で行うが、SDRAM2の主パッド2c電源およびGND用は除くや第1のワイヤ6aは、アウタリード5bとは電気的に接続していない。すなわち、SDRAM2と接続するメモリ用バスをパッケージ内部でクローズして外部には配線や端子として出さない構造となっている。ただし、SDRAM2の電源やGND用のパッド2cは、第3のワイヤ6cを介してインナリード5aに接続され、さらに、このインナリード5aに一体で繋がるアウタリード5bが外部端子となっており、外部から第3のワイヤ6cを介してSDRAM2に電源電位やGND電位を印加している。また、マイコンチップ3のロジック3eは、マイコンチップ3の外部に設けられたメモリ回路のテストを行うことができるBISTBuiltInSelfTest回路テスト回路3hを備えている。すなわち、マイコンチップ3のロジック3eにはSDRAM2のメモリ回路のテストを行うことが可能なBIST回路3hが設けられており、マイコンチップ3のBIST回路3hとこれに対応するSDRAM2のパッド2cとが第1のワイヤ6aによって電気的に接続されている。これにより、マイコンチップ3からの制御により、SDRAM2のテストを行うことができる。このように本実施の形態1のSIP1では、SDRAM2のメモリ用バスのインターフェイス回路であるメモリ接続用入出力回路3iに接続している複数のパッド2cと、これに対応するマイコンチップ3のパッド3cとが隣接して配置されるように、マイコンチップ3とSDRAM2を横に並べて配置し、これにより、マイコンチップ3のパッド3cとSDRAM2のパッド2cとを第1のワイヤ6aで接続し、さらに、マイコンチップ3のSDRAM2に隣接して配置された他のパッド3cとこれに対応するインナリード5aとを、第2のワイヤ6bがSDRAM2を飛び越えるように配置してこの第2のワイヤ6bで接続しており、SDRAM2のメモリ接続用入出力回路3iを外部端子に接続せずに第1のワイヤ6aによるチップ間接続のみとしてパッケージ内で閉じるようにする。すなわち、メモリ用バスのインターフェイス回路であるメモリ接続用入出力回路3iを外部端子に接続しないため、その分のピンを他の機能に活用でき、半導体装置の大きさの制約により、外部端子の数が限られている場合でも、より多機能化を図ることができる。さらに、SIP1がリードフレーム5を用いて組み立てられるフレームタイプのものであり、このフレームタイプの採用によりSIP1のコスト低減化を図ることができる。また、多機能化を目的としない場合には、SDRAM2のメモリ接続用入出力回路3iを外部端子に接続しないため、その分のピン数外部端子数を減らしてSIP1の小型化を図ることができる。さらに、SDRAM2の上方でこれを飛び越えて第2のワイヤ6bを配置することにより、マイコンチップ3のパッド3cとインナリード5aとを第2のワイヤ6bで接続することができるため、これらのインナリード5aに繋がるアウタリード5bを有効に活用することもできる。その結果、SIP1の性能の向上を図ることができる。また、図2に示すように、マイコンチップ3に比べてSDRAM2はその厚さが薄いため、マイコンチップ3のパッド3cの高さよりSDRAM2のパッド2cの高さの方が低くなり、両パッド間の高さの位置に差が生じる。これにより、マイコンチップ3とインナリード5aとを接続する第2のワイヤ6bがSDRAM2上を飛び越える際に、第1のワイヤ6aのループより第2のワイヤ6bのループを十分に高い位置に形成できる。したがって、図2のG部に示すように、SDRAM2上付近での第2のワイヤ6bと第1のワイヤ6a、および第2のワイヤ6bと第3のワイヤ6cのそれぞれのワイヤ間の間隔を大きく形成することができ、SDRAM2上付近でのワイヤ干渉を防止することができる。また、SIP1では、マイコンチップ3は、その裏面3bが枠状の第1のチップ搭載部5dと銀ペースト4などのダイボンド材を介して接続している。したがって、図2に示すように、枠状の第1のチップ搭載部5dの中央部の開口部F部においてマイコンチップ3の裏面3bは、封止体7の一部と密着している。一方、SDRAM2は、その裏面2bが同様に第2のチップ搭載部5eと銀ペースト4などのダイボンド材を介して接続しており、細長い長方形あるいは多角形の第2のチップ搭載部5eからSDRAM2が迫り出す状態で接続されている。したがって、SDRAM2の第2のチップ搭載部5eから迫り出した箇所E部においてSDRAM2の裏面2bは、封止体7の一部と密着している。このようにマイコンチップ3とSDRAM2のそれぞれの裏面3b,2bの一部が封止体7の一部と密着していることにより、それぞれの半導体チップにおいて、主面3a,2a側と合わせて封止体7との密着面積を増やすことができ、その結果、耐リフロークラック性の向上を図ることができる。なお、SIP1において、各インナリード5a、各アウタリード5b、第1のチップ搭載部5d、第2のチップ搭載部5eおよび吊りリード5gは、例えば、銅合金からなる薄板材によって形成されている。また、SDRAM2やマイコンチップ3は、例えば、シリコンによって形成され、さらに、第1のワイヤ6a、第2のワイヤ6bおよび第3のワイヤ6cは、例えば、金線である。また、封止体7は、例えば、熱硬化性のエポキシ樹脂によって形成されている。次に、本実施の形態1のSIP1の製造方法について説明する。まず、図4に示すリードフレーム5を準備する。すなわち、第1のチップ搭載部5dおよびこれに並んで配置された第2のチップ搭載部5eからなるタブチップ搭載部5cと、タブ5cの周囲に配置された複数のインナリード5aおよびアウタリード5bとを有するリードフレーム5を準備する。なお、リードフレーム5は、銅合金などからなる板状のフレーム部材である。また、タブ5cは、枠状の第1のチップ搭載部5dと、長方形の細長い第2のチップ搭載部5eとが一体に形成されたものであり、第1のチップ搭載部5dと第2のチップ搭載部5eとが同一平面のチップ支持面を有している。その後、図5に示すダイボンディングを行う。ここでは、第1のチップ搭載部5d上にマイコンチップ3の複数のパッド3cが配置されるように第1のチップ搭載部5d上に銀ペースト4を介してマイコンチップ3を搭載する。さらに、第2のチップ搭載部5e上にSDRAM2の複数のパッド2cが配置されるように第2のチップ搭載部5e上に銀ペースト4を介してSDRAM2を搭載する。なお、マイコンチップ3とSDRAM2におけるダイボンディングの順序は、どちらが先であってもよい。これにより、マイコンチップ3の各パッド3cの下部に第1のチップ搭載部5dが配置され、かつSDRAM2の各パッド2cの下部に第2のチップ搭載部5eが配置された状態となる。その後、図6に示すように金線などによりワイヤボンディングを行う。その際、図8~図11に示すように、まず、チップ間を第1のワイヤ6aで接続し、続いて、SDRAM2とインナリード5aとを第3のワイヤ6cで接続し、その後、マイコンチップ3とインナリード5aとを第2のワイヤ6bで接続する。すなわち、図8に示すようにマイコンチップ3とSDRAM2とインナリード5aとが配置された状態で、図9に示すようにマイコンチップ3のパッド3cとこれに対応するSDRAM2のパッド2cとをそれぞれ第1のワイヤ6aでワイヤボンディングする。続いて、図10に示すようにSDRAM2のパッド2cとこれに対応するインナリード5aとを第3のワイヤ6cでワイヤボンディングする。なお、SDRAM2において第3のワイヤ6cを介してインナリード5aと接続するパッド2cは、電源電位またはGND電位が印加される電極である。その後、図11に示すようにマイコンチップ3のパッド3cとこれに対応するインナリード5aとを、第2のワイヤ6bをSDRAM2を飛び越えさせてワイヤボンディングする。ここで、図12および図13は、それぞれチップ間で第1のワイヤ6aをボンディングする際の1st側、2nd側のボンディング順を示すものであり、図12は、チップ間のワイヤボンディングにおいてSDRAM2を1st側とし、マイコンチップ3を2nd側とする場合を示しており、図13は、マイコンチップ3を1st側とし、SDRAM2を2nd側とする場合を示している。すなわち、図12に示すボンディング方法では、ステップS1でフレーム配置を行い、ステップS2でバンプ形成を行う。ここでは、マイコンチップ3上に金バンプ8を形成する。この金バンプ8は、例えば、ワイヤボンディング技術を利用したスタッドバンプ形成技術によりマイコンチップ3上に形成する。その後、ステップS3に示すチップ間接続を行う。ここでは、ワイヤボンディングの1st側をSDRAM2とし、2nd側をマイコンチップ3としてワイヤボンディングを行う。すなわち、先に第1のワイヤ6aとSDRAM2を接続し、その後、第1のワイヤ6aとマイコンチップ3を接続する。なお、2nd側のマイコンチップ3上には金バンプ8が形成されているため、第1のワイヤ6aと2nd側のマイコンチップ3との接続においても金バンプ8を介して接続することができる。このように、2nd側のワイヤボンディングが施されるパッド3c上に、あらかじめ金バンプ8を形成しておくことにより、マイコンチップ3の損傷を防ぐことができ、ワイヤボンディング工程における接続性を高めて接続することができる。その後、ステップS4に示すように第2のチップ-リード間接続を行う。すなわち、SDRAM2とインナリード5aとを第3のワイヤ6cで接続する。続いて、ステップS5に示す第1のチップ-リード間接続を行う。すなわち、マイコンチップ3とインナリード5aとを第2のワイヤ6bで接続する。このようにチップ間接続でSDRAM2薄い半導体チップを1st側とし、マイコンチップ3厚い半導体チップを2nd側とすることにより、図12のステップS5のH部に示すように、マイコンチップ3上付近での第1のワイヤ6aと第2のワイヤ6bの間隔を大きく形成することができ、マイコンチップ3上付近でのワイヤ干渉を防止することができる。次に、図13に示す変形例のボンディング方法では、ステップS11でフレーム配置を行い、ステップS12でバンプ形成を行う。ここでは、SDRAM2上に金バンプ8を形成する。その後、ステップS13に示すチップ間接続を行う。ここでは、ワイヤボンディングの1st側をマイコンチップ3とし、2nd側をSDRAM2としてワイヤボンディングを行う。すなわち、先に第1のワイヤ6aとマイコンチップ3を接続し、その後、第1のワイヤ6aとSDRAM2を接続する。なお、2nd側のSDRAM2上には金バンプ8が形成されているため、第1のワイヤ6aと2nd側のSDRAM2との接続においても金バンプ8を介して接続することができ、その接続性を高めて接続することができる。その後、ステップS14に示すように第2のチップ-リード間接続を行う。すなわち、SDRAM2とインナリード5aとを第3のワイヤ6cで接続する。続いて、ステップS15に示す第1のチップ-リード間接続を行う。すなわち、マイコンチップ3とインナリード5aとを第2のワイヤ6bで接続する。このようにチップ間接続でマイコンチップ3厚い半導体チップを1st側とし、SDRAM2薄い半導体チップを2nd側とすることにより、図13のステップS15のI部に示すように、SDRAM2上付近での第1のワイヤ6aと第2のワイヤ6bの間隔をさらに大きく形成することができ、マイコンチップ3上付近でのワイヤ干渉をさらに防止することができる。なお、第1のワイヤ6aによるチップ間接続において2nd側の半導体チップ上に金バンプ8を形成するタイミングとしては、ワイヤボンディング工程に入る前、例えば、予め、前工程などのウェハ状態で所定の半導体チップの電極に金バンプ8を形成しておいてもよい。また、図6に示すように、本実施の形態1のワイヤボンディングでは、マイコンチップ3とSDRAM2において両者ともパッド3c,2cの下部にそれぞれ第1のチップ搭載部5dと第2のチップ搭載部5eが配置されているため、第1のチップ搭載部5dおよび第2のチップ搭載部5eを加熱治具であるヒートステージ9の同一の平坦面9aで支持した状態で、ワイヤボンディングを行うことが可能である。すなわち、ヒートステージ9のマイコンチップ3とSDRAM2を支持する面を同一平面による平坦面9aとすることができ、ヒートステージ9の同一の平坦面9aでそれぞれのパッド3c,2cの下部を支持した状態で、マイコンチップ3のパッド3cとSDRAM2のパッド2cを第1のワイヤ6aでボンディングし、かつSDRAM2のパッド2cとインナリード5aを第3のワイヤ6cでボンディングし、さらにマイコンチップ3のパッド3cとインナリード5aを第2のワイヤ6bでそれぞれ接続する。このようにヒートステージ9の半導体チップを支持する面を同一平面による平坦面9aとすることにより、ヒートステージ9の形状を容易な形状として安価に形成できるとともに、それぞれのパッド3c,2cの下部でヒートステージ9の平坦面9aによってボンディング荷重を確実に支えることができる。また、ヒートステージ9による、パッド3c,2cの加熱を確実に行うことができる。このため、ボンディング性を高めることができる。ワイヤボンディング後、図7に示す樹脂封止を行う。ここでは、マイコンチップ3、SDRAM2およびタブ5c、さらに、複数の第1のワイヤ6a、第2のワイヤ6b、第3のワイヤ6cおよびインナリード5aを樹脂モールディングによって樹脂封止して封止体7を形成する。その後、リードフレーム5から複数のアウタリード5bを切断分離して個片化するとともに、各アウタリード5bをガルウィング状に曲げ成形してSIP1の組み立て完了となる。次に、図14は、SIP1において、マイコンチップ3とSDRAM2を横に並べて配置する際に2つの半導体チップの配置レイアウトの条件を示すものである。ここで、マイコンチップ3の長辺の長さをAおよび短辺の長さをB、かつ平面方向の中心をyとし、一方、SDRAM2の長辺の長さをDおよび短辺の長さをC、かつSIP1の平面方向の中心をxとし、さらに、x-yの絶対値をPPは、SDRAM2の短辺方向に平行な方向のxとyの距離とし、マイコンチップ3とSDRAM2の間隔をQとすると、P<C/2であることが好ましい。これは、マイコンチップ3とSDRAM2を1つのシリコンの剛体と考えて、前記剛体の中心をSIP1の中心xと合わせて配置したとすると、CQBの1/2が長さSとなる。すなわち、S=CQB×1/2である。また、マイコンチップ3の中心yとSIP1の中心xとのずれ量x-yは、x-y=Pであり、P=S-Rとなる。R=B/2であるため、Pを求めると、P=CQB/2-B/2となり、したがって、P=CQ/2となる。そこで、マイコンチップ3の中心yとSIP1の中心xとのずれ量Pが、CQ/2より非常に小さくなってさらにC/2より小さくなると、マイコンチップ3の中心yがSIP1の中心xに非常に近づいた状態となるため、P<C/2とすることにより、マイコンチップ3の中心yをSIP1の中心xにより近づけることができ、その結果、マイコンチップ3の4辺周囲にボンディングする複数の第2のワイヤ6bの長さをほぼ等しくすることができる。これにより、樹脂モールディングの際の樹脂の流れなどのバランスを良くすることができる。すなわち、第2のワイヤ6bは、SIP1の封止体7の4辺に対応した4つの方向にそれぞれ複数配置されているため、これらの第2のワイヤ6bの長さをほぼ等しくすることができ、その結果、樹脂モールディングの際の樹脂の流れのバランスを向上させることができる。さらに、図14に示すように、マイコンチップ3の長辺とSDRAM2の長辺とを対向して配置することにより、マイコンチップ3とSDRAM2を1つのシリコンの剛体と考えた際に、前記剛体がSIP1に対してバランス良く配置されるため、内部応力のバランスが良くなり、SIP1の反りなどを低減することができる。なお、SIP1においては、SDRAM2はその平面形状が長方形であるが、マイコンチップ3は必ずしも長方形でなくてもよく、例えば、正方形であってもよい。次に、図15および図16にそれぞれ示す変形例のリードフレーム5について説明する。図15に示すリードフレーム5は、そのタブ5cにおいて、第1のチップ搭載部5dと第2のチップ搭載部5eの間の領域にスリット5fが形成されている。このスリット5fは、第1のチップ搭載部5dと第2のチップ搭載部5eの間の領域において細長い長方形の第2のチップ搭載部5eの長辺に沿って細長く形成されている。したがって、SIP1の組み立てが完了した際には、図2に示すようにスリット5f内に封止用樹脂が入り込んで硬化し、封止体7の一部がスリット5f内に埋め込まれた構造となる。封止用樹脂例えば、エポキシ系の熱硬化樹脂は、熱伝導率が悪いため、チップ間に封止体7の一部スリット5f内の樹脂を配置することにより、マイコンチップ3から発生する熱の伝導をこのチップ間に配置された封止体7の前記一部によって遮断し、SDRAM2に伝わらないようにすることができる。すなわち、信号処理を多く行うCPU3dを有したマイコンチップ3と、メモリ回路を有したSDRAM2では、マイコンチップ3の方が消費電力が遥かに大きく発熱量も大きいため、マイコンチップ3から発せられる熱がSDRAM2に伝わらないようにスリット5f内の樹脂で遮断してSIP1の特性の低下を防ぐことができる。また、図16に示すリードフレーム5は、第1のチップ搭載部5dと第2のチップ搭載部5eとが一体に形成されて成るタブ5cのパターン形状が、SIP1の本体封止体7の平面方向の中心リードフレーム5における1つのSIP1に対応したデバイス領域の中心Tに対して点対称180°回転対称に形成されているものである。このように、打ち抜きによるフレーム加工の場合に、中心に対して点対称なパターン形状となっている方が加工精度を高めることができ、かつリードフレーム5の加工性を高めて製造し易くすることができる。さらに、SIP1の組み立てにおいてリードフレーム5で発生する応力を、SIP1本体の全体に亘ってほぼ均等にバランス良く付与することができる。さらに、樹脂封止において樹脂モールディング時の封止用樹脂の流れのバランスを良くすることができるとともに、封止用樹脂の熱硬化時に発生する封止体7の反りを低減させることができる。次に、図17に示す変形例のSIP10について説明する。図17に示すSIP10は、図2に示すSIP1と同様の構造であるが、SIP1との相違点は、SIP1でSDRAM2より厚さが厚かったマイコンチップ3の厚さをSDRAM2と同じにし、かつタブ5cにおける第2のチップ搭載部5eの厚さを第1のチップ搭載部5dより薄く形成するものである。すなわち、SIP10は、SIP1と同様の構造であるが、その薄型化を図るために、マイコンチップ3の厚さをSIP1のものより薄くしてSDRAM2とほぼ同じ厚さにしている。その際、SDRAM2上には、SIP1と同様に、チップ間を接続する第1のワイヤ6aと、SDRAM2とリード間を接続する第3のワイヤ6cと、SDRAM2を飛び越え、かつ第1のワイヤ6aおよび第3のワイヤ6cより高いループを形成する第2のワイヤ6bとが配置されるため、両チップ間でのパッド3c,2cの高さ位置には、SIP1と同様に差をつける必要があり、したがって、第2のチップ搭載部5eの厚さを第1のチップ搭載部5dより薄く形成することにより、両チップ間でのパッド3c,2cの高さ方向の位置に差をつけたものである。例えば、ハーフエッチングもしくはスタンピング加工によってタブ5cにおける第2のチップ搭載部5eの厚さを第1のチップ搭載部5dの厚さの半分程度に薄く形成する。これにより、マイコンチップ3とSDRAM2の厚さは同じであるため、両チップ間でパッド3c,2cの高さ方向の位置は、SIP1と同様に、マイコンチップ3のパッド3cの高さよりSDRAM2のパッド2cの方が低い位置となる。すなわち、両パッド間の高さの位置に差を付けることができる。これにより、SIP1と同様に、マイコンチップ3とインナリード5aとを接続する第2のワイヤ6bがSDRAM2上を飛び越え、かつ第1のワイヤ6aのループより第2のワイヤ6bのループを高い位置に形成できる。その結果、SDRAM2上付近での第2のワイヤ6bと第1のワイヤ6a、および第2のワイヤ6bと第3のワイヤ6cのそれぞれのワイヤ間の間隔を大きくしてワイヤ干渉を防止することができるとともに、SIP1に比較してマイコンチップ3の厚さをSDRAM2と同じ程度に薄くするため、SIP10の薄型化を図ることができる。次に、図18に示す変形例について説明する。図18は、マイコンチップ3の裏面3bをこの裏面3bより小さな面積の小タブ5hで支持する構造のSIP製品において、その組み立てのワイヤボンディング時のヒートステージ9によるリードフレーム5の支持形態を示すものである。すなわち、小タブ構造のSIP製品の場合のワイヤボンディング時のヒートステージ加熱治具9による支持形態を示すものであり、ヒートステージ9の排気口9dから真空排気して小タブ5hによって支持されたマイコンチップ3の裏面3bを真空吸着することにより、マイコンチップ3の複数のパッド3cの下部をヒートステージ9の凸部9cによって支持し、かつリードフレーム5の第2のチップ搭載部5eをヒートステージ9の凹部9bで支持した状態で、マイコンチップ3の複数のパッド3cとSDRAM2の複数のパッド2cそれぞれを導電性の複数の第1のワイヤ6aそれぞれで電気的に接続し、さらにSDRAM2のパッド2cとこれに対応するインナリード5aとを第3のワイヤ6cで電気的に接続し、また、マイコンチップ3の複数のパッド3cと複数のインナリード5aそれぞれを導電性の複数の第2のワイヤ6bそれぞれで電気的に接続する。このように小タブ構造のSIP製品の場合などには、必ずしもマイコンチップ3のパッド3cの下部を第1のチップ搭載部5dで支持していなくてもよく、ワイヤボンディング時には、裏面3bのパッド3cに対応する箇所を直接ヒートステージ9の一部凸部9cで支持することにより、小タブ構造のSIP製品においてもSIP1やSIP10と同様にワイヤボンディングを行うことができる。実施の形態2図19は本発明の実施の形態2の半導体装置の構造の一例を示す断面図、図20は図19に示す半導体装置の構造の一例を示す裏面図、図21は図19に示す半導体装置におけるリード配列と外部端子配列の関係の一例を示す部分平面図である。図19に示す本実施の形態2の半導体装置は、実施の形態1のSIP1と同様に、マイコンチップ3とSDRAM2が横に並べて配置されたSIP11であり、実施の形態1のSIP1との相違点は、半導体装置の外観形状をQFP型ではなく、QFNQuadFlatNon-leadedPackage型にしたことである。すなわち、本実施の形態2のSIP11は、QFN型の半導体パッケージであり、図20に示すように、その外部端子である複数のバンプ電極12が封止体7の裏面7aの周縁部に並んで配置されているものである。なお、本実施の形態2のSIP11は、実施の形態1のSIP1と同様に多ピン化が図られたものであるため、封止体7の裏面7aの周縁部に複数のバンプ電極12が千鳥状に2列に並んで配置されている。なお、図19に示すように、それぞれのバンプ電極12は、リード部リード5iの裏面側への突出部5jに接合されており、さらに、図21に示すように、隣接するリード部5i間でバンプ電極12がショートしないように千鳥状に2列に並んでリード部5iに接合されている。また、4つの角部に配置された吊りリード5gには、それぞれ補強用端子13が接合されている。本実施の形態2のQFN型のSIP11におけるその他の構造については、実施の形態1のQFP型のSIP1と同様であるため、その重複説明は省略する。また、本実施の形態2のQFN型のSIP11によって得られる効果についても、実施の形態1のQFP型のSIP1の効果と同様であるため、その重複説明は省略する。実施の形態3図22は本発明の実施の形態3の半導体装置の全体構成を示す概念図、図23は本実施の形態3の半導体装置において、ASICとSDRAMのパッケージ内の配置を示す概念図である。まず、図22により、本実施の形態3の半導体装置の構成の一例を説明する。本実施の形態3の半導体装置は、例えば、ASICシステムチップ100とSDRAMメモリチップ101を単一パッケージ例えばQFPなどに搭載したSIP102とされ、アナログ103,内部メモリ104,CPUCentralProcessingUnit105,ロジック部106,IOInput/Output部107,MBISTMemoryBuiltInSelfTest108,SDRAMBISTSynchronousDynamicRandomAccessMemoryBuiltInSelfTest109などを含むASICApplicationSpecificIntegratedCircuit100と、SDRAMSynchronousDynamicRandomAccessMemory101などから構成される。ASIC100内のIO部107は、複数の制御信号入力付き入出力バッファ110とその他のバッファなどから構成されている。ASIC100とSDRAM101の間のみで接続し、かつ、SIP102の外部端子に接続する必要のない信号線例えば、SDRAM101のデータ信号、アドレス信号、制御信号、クロック信号などは、ASIC100内の制御信号入力付き入出力バッファ110に接続される。制御信号入力付き入出力バッファ110は、端子のIOリークを判定することができるバッファである。MBIST108は、内部でテストパターンを生成し内部メモリ104のテストを行う回路である。SDRAMBIST109は、内部でテストパターンを生成しSDRAM101のテストを行う回路である。SDRAM101のテスト項目としては、例えば、X-MARCH、Y-MARCH、Pause試験、Disturb試験などを実行する。制御信号入力付き入出力バッファ110へのIOリーク判定回路の制御信号は、SDRAMBIST109内に設けても、テストモード回路バウンダリスキャン回路などに含めてもよい。なお、システムチップとしてのASIC100は、CPU、汎用プロセッサ、DSPなど他の演算処理機能を有する半導体チップであってもよく、メモリチップとしてのSDRAM101は、通常のDRAM、SRAM、不揮発性メモリFlashメモリなどなど他のメモリ機能を有する半導体チップであってもよい。図23に、QFPQuadFlatPackageなどの単一パッケージ内にASIC100とSDRAM101を搭載したSIP102の各チップの配置を示す。図24は、ASIC100とSDRAM101との信号線接続部における制御信号入力付きバッファ部の詳細を示す図である。図24に示すように、データ信号111、アドレス信号112、制御信号113、クロック信号114は、ASIC100とSDRAM101のチップ間のみで接続され、SIP102の外部端子に出ない信号線である。それぞれの信号線は、ASIC100側の端子第1端子とSDRAM101側の端子第2端子との間で、ワイヤボンディングなどにより接続されている。制御信号入力付き入出力バッファ110は、トライステート型の出力バッファ117と入力バッファ118などから構成されている。出力バッファ117には、制御信号CTLB1,CTLB2が入力し、制御信号CTLB1,CTLB2のオンにより、端子115および端子116が0または1のレベルに充電または放電され、制御信号CTLB1,CTLB2のオフにより、端子115および端子116がハイインピーダンス状態となるようになっている。また、データ信号111のように、入出力バッファにプルアップ回路119またはプルダウン回路図示せずがついている場合は、スイッチ120を設け、制御信号CTLPによりオン/オフの制御ができるようにする。また、入力バッファ118の出力は、そのまま、ASIC100の端子第3端子を通じてSIP102の外部端子に出力してもよく、または、FFフリップフロップ121などにより検出信号を保持するようにしてもよい。次に、図24により、制御信号入力付き入出力バッファ110を使用したIOリークテスト方法を説明する。まず、SIP102の外部端子と接続されているチップASIC100側から、データを0か1として、制御信号CTLB1,CTLB2をオンにして、IOリークを検出する部分端子115,116にデータ書き込みを行う。この時、プルアップ回路119付きの場合は、制御信号CTLPによりスイッチ120をオフにする。また、データ信号111のように、SDRAM101側に出力バッファ123がある場合は、SDRAM101側でも制御信号CSをオフにする。また、ASICとSDRAMの電源系統が別であり、おのおの独立に外部端子に割り当てられている場合は、SDRAM側の電源をオフにすることで、制御信号CSをオフにする場合と同様にSDRAMの出力バッファをオフにできる。次に、制御信号CTLB1,CTLB2をオフにすることにより、端子115,116をハイインピーダンス状態にする。そして、ある一定時間経過後に、入力バッファ118により、チャージした部分端子115,116のデータ読み出しを行い、これをASIC100の外部に出力する。その際、端子115,116において、電荷のリークが生じている場合は、期待値と異なる結果を示し、これにより、IOリークの有無を判定する。システムチップがASICまたはCPUの場合に、制御信号入力付き入出力バッファ110およびその制御回路をシステムチップ内でBISTとして入れる場合が一般的であるが、SDRAMやFlashメモリなどメモリチップ側にCS端子を制御に活用して、同様の機能を挿入することも可能である。また、制御信号入力付き入出力バッファ110およびその制御回路をバウンダリスキャンテスト方式に適用することも可能である。図25に、バウンダリスキャン方式に適用した場合の構成例を示す。図25に示すように、イネーブルB/SRバウンダリスキャンレジスタ130、アウトプットB/SR131、インプットB/SR132などからなるB/SチェーンをASIC100内に設け、制御信号入力付き入出力バッファ110に接続し、出力バッファ117から入力バッファ118へのデータの回りこみを利用して、IOリークテストを行う。制御信号入力付き入出力バッファ110の入出力バッファサイズは、目的に応じて小さくすることが可能であり、小面積化が実現できる。IOリークテストの結果をチップの外部に出力する方法は、FF121などのレジスタFF型でも、そのまま外部出力するスルー型でも、どちらでもよく、テスタにより、外部から検出可能である。したがって、回路上の制約は存在しない。システムチップとしての汎用プロセッサ側に制御信号入力付き入出力バッファ110を取り付けた場合は、汎用プロセッサとメモリ間には、この技術が応用可能であるカスタムメモリ,機能メモリ等。汎用プロセッサとカスタムプロセッサ間では、仕様により、データバス、制御信号、SIO端子等内部のみで使用される端子に対して、この手法が適用可能である。図26に、前記実施の形態による制御信号入力付き入出力バッファ110を使用したSIP102の全体構成例を示す。図26は、制御信号入力付き入出力バッファ110およびその制御回路をASIC100内でBISTとして入れた場合を示す。図26において、brden、brden2は、IOリーク判定用の制御信号である。brdoは、レジスタFF型のIOリーク検出信号出力、erroutは、バイパススルーモード型のIOリーク検出信号出力である。SDRAMBIST109には、IOリークテスト回路の他に、テストモード時に、X-MARCH、Y-MARCH、Pause試験、Disturb試験などのSDRAM101のテストを行うテスト回路124が含まれている。次に、前記実施の形態による制御信号入力付き入出力バッファ110を利用したIOリークテストの詳細を説明する。図27は、半導体チップの端子ピンにおけるIOリークの種類を示す説明図である。半導体チップ内のピン125におけるIOリークには、1ピン間リーク、2IOバッファリーク、3電源/GNDリークがある。1ピン間リークは、隣接するピン126との間におけるリークである。2IOバッファリークは、出力バッファ127および入力バッファ128のリークであり、出力バッファ127および入力バッファ128を構成するトランジスタの不良などが原因となる。3電源/GNDリークは、電源またはGNDグランド129との間におけるリークである。1ピン間リークを検出するには、例えば、テストパターンとして、各ピンに000010000または111101111のデータを書き込むことにより、リーク検出が可能となる。なお、1または0のデータは、検出対象となるピン125のデータを示す。この様子を、図28に示す。図27において、リーク検出の対象はピン125である。この場合、ピン125に1を書き込み、隣接するピン126を含めた他のピンには0のデータを書き込む。すなわち、検出対象ピン125と隣接ピン126とのデータを反転して充電または放電することにより、ピン間リークを検出することができる。2IOバッファリークを検出するには、例えば、テストパターンとして、各ピンにXXXX1XXXXまたはXXXX0XXXXのデータを充電または放電することにより、リーク検出が可能となる。なお、1または0のデータは、検出対象となるピン125のデータを示し、Xは1/0どちらのデータでもよいことを意味する。すなわち、隣接するピン126のデータとは、無関係である。3電源/GNDリークを検出するには、例えば、テストパターンとして、各ピンにXXXX1XXXXのデータを充電することにより、GNDとのリーク検出が可能となる。また、各ピンにXXXX0XXXXのデータを書き込むことにより、電源とのリーク検出が可能となる。したがって、SIP製品の量産試験のテストパターンとして、内部接続各ピンに対して、以下の2パターンを実施する。000010000:ピン間リークおよび電源VSSGNDリーク確認パターン。111101111:ピン間リークおよび電源VDDリーク確認パターン。また、効率的試験のテストパターンとして、以下の2パターンを実施する。1010101010:隣接ピン間リークおよび電源VSSGNDリーク確認パターン。0101010101:隣接ピン間リークおよび電源VDDリーク確認パターン。ピン間リークは隣接ピンのみで発生すると仮定した場合、上記2パターンでIOリークの検出が可能となる。次に、制御信号入力付き入出力バッファ110で接続端子を充電または放電した後、その接続端子をハイインピーダンス状態にして所定時間保持する際の、その所定時間の求め方について説明する。図29は、接続端子を電圧Vccに充電した後、ハイインピーダンス状態にした場合のその接続端子の電圧の時間的変化を示す図である。図29において、縦軸は、接続端子の電圧、横軸は、経過時間tを示す。図29に示すように、接続端子のリーク量が規定内の場合は、時間Tnom-leak経過までは、接続端子の電圧がハイレベルデータ1VIH以上を保っている。しかし、接続端子のリーク量が規定外の場合は、時間Tleakまでしかハイレベルデータ1VIHを保つことができず、時間Tnom-leak経過時には、接続端子の電圧がロウレベルデータ0VILとなっている。したがって、出力バッファにより接続端子を電圧Vccに充電した後、ハイインピーダンス状態にして、時間Tnom-leak経過後に、入力バッファにより接続端子の電圧を読み出すことにより、リークテストが可能となる。以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、前記実施の形態1,2では、マイコンチップ3とSDRAM2の2つの半導体チップが横に並んで配置されている場合を説明したが、実施の形態1,2の半導体装置は、2つ以上の半導体チップが横に並んで配置されていればよく、半導体チップの数は2つに限定されるものではない。また、前記実施の形態1では、半導体装置が、QFP型の場合を例に取り上げて説明したが、前記半導体装置は、QFJQuadFlatJ-leadedPackage型などであってもよく、リードの形状は限定されるものではない。前記実施の形態3では、主として本発明者によってなされた発明をその属する技術分野である複数の半導体チップを単一パッケージに搭載した半導体装置に適用した場合について説明したが、これに限定されるものではなく、例えば、実装ボードに半導体製品を複数載せた場合のリーク判定などについても適用可能である。"