"行列状に配置された複数のメモリセルを備え、前記複数のメモリセルの各々は、書込まれた記憶データレベルに応じて電気抵抗値が変化する磁気記憶部と、データ読出時において選択的にオンしてデータ読出電流を通過するためのアクセス部とを含み、前記複数のメモリセルの列にそれぞれ対応して設けられ、データ読出時において前記データ読出電流の供給を選択的に受ける複数のデータ線と、前記列にそれぞれ対応して設けられ、前記データ読出時において列選択結果に応じて選択的に活性化されて、前記複数のデータ線のうちの対応する1つの電圧と比較される参照電圧を生成する参照電圧生成部とを備え、各前記メモリセルは、前記複数のデータ線のうちの対応する1本と所定電圧との間に結合される、薄膜磁性体記憶装置。前記列にそれぞれ対応して設けられ、前記データ読出時において、対応する前記列がデータ読出対象に選択された場合に前記データ読出電流の供給を受けるダミーデータ線をさらに備え、前記参照電圧生成部は、各前記メモリセルの前記記憶データレベルのそれぞれに対応する前記電気抵抗値の中間の電気抵抗値を有するダミー抵抗と、前記対応する1つのデータ線および前記所定電圧の間に前記ダミー抵抗と直列に電気的に結合されて、対応する前記列が選択された場合にオンするダミーアクセス部とを有するダミーメモリセルと、対応する前記列がデータ読出対象に選択された場合に、前記ダミーアクセス部をオンさせるためのダミー選択部とを含む、請求項1記載の薄膜磁性体記憶装置。前記参照電圧生成部は、各前記列ごとに2個ずつ配置され、各前記データ線およびダミーデータ線は、前記列の各々に対応して設けられる2本ずつの信号線を用いて構成され、前記2本ずつの信号線の一方および他方は、行選択結果に応じて、前記メモリセルおよび前記ダミーメモリセルのいずれか一方ずつと電気的に結合される、請求項2記載の薄膜磁性体記憶装置。前記複数のデータ線に対応してそれぞれ配置されて、各々が、前記データ読出時において、同一の前記列に属するメモリセルのうちの選択された1つを介して、前記複数のデータ線のうちの対応する1本と電気的に結合される複数のソース線と、前記複数のデータ線に対応してそれぞれ配置される複数のデータ線選択部と、前記複数のソース線に対応してそれぞれ配置される複数のソース線選択部とをさらに備え、各前記データ線選択部は、前記データ読出の前に、前記複数のデータ線のうちの対応する1本を第1の電圧にプリチャージするとともに、前記データ読出時において、前記対応する1本のデータ線を前記第1の電圧と電気的に切離し、各前記ソース線選択ゲートは、前記データ読出の前に、前記複数のソース線のうちの対応する1本を第2の電圧にプリチャージするためのソース線プリチャージ部と、前記データ読出時において、前記対応する1本のソース線を前記所定電圧と電気的に結合するためのソース線駆動部とを含む、請求項1記載の薄膜磁性体記憶装置。しかしながら、このような方式のデータ読出動作では、選択行に属するメモリセルの全てにおいてセンス電流Isの経路が形成されるので、非選択のメモリセル列以下、単に非選択列とも称する列に対応するビット線においても、データ読出に直接寄与することのない無駄な充放電電流が生じる。これにより、データ読出時の消費電力が増大してしまう。さらに、上述した技術文献に記載されるように、磁気トンネル接合部の両端に印加されるバイアス電圧が大きくなると、固定磁気層FLと自由磁気層VLとの間の磁化方向の相対関係、すなわち記憶データレベルに応じた電気抵抗値の変化が現れにくくなる。このため、データ読出時において、磁性体メモリセルの両端に印加される電圧が大きくなると、記憶データレベルに対応したビット線の電圧変化の差異が顕著に現れず、データ読出動作の高速性および安定性が阻害されるおそれがある。また、選択メモリセルと結合されたビット線の電圧と比較するための参照電圧の生成には、ダミーメモリセルが一般的に用いられる。MTJメモリセルのデータ読出に用いられるダミーセルとしては、たとえば、MTJメモリセルにおいて、1Hレベルおよび0Lレベルデータを記憶した場合にそれぞれ対応する電気抵抗値R1およびR0の中間値に相当する電気抵抗値Rdを有する抵抗素子を適用することができる。このような抵抗素子に対して、MTJメモリセルとの同様のセンス電流Isを供給することによって、当該参照電圧をに生成することができる。一般的に、ダミーメモリセルは、ダミー行もしくはダミー列を形成するように配置される。ダミー行を形成するようにダミーセルを配置する場合には、隣接する2本ずつのビット線によって形成されるビット線対によって、いわゆる折返し型ビット線構成に基づいたデータ読出を実行することが可能である。このような構成では、隣接する2本のビット線の1本ずつに、選択されたMTJメモリセルおよびダミーメモリセルをそれぞれ結合することができる。このため選択されたMTJメモリセルおよびダミーメモリセルのそれぞれとセンスアンプとの間のRC時定数を揃えて、データ読出マージンを確保することができる。しかしながら、非選択のメモリセル列に対応するダミーメモリセルに対してもセンス電流を流す必要があるので、データ読出時の消費電力が増大してしまう。反対に、ダミー列を形成するようにダミーセルを配置する場合には、複数のダミーメモリセルにセンス電流を供給する必要がない一方で、選択されたMTJメモリセルが結合されるビット線と、ダミー列に対応して設けられダミーメモリセルと結合されるダミービット線とを必ずしも近接して配置することができない。この結果、選択されたMTJメモリセルおよびダミーメモリセルのそれぞれとセンスアンプとの間のRC時定数の違いによって、データ読出マージンを損なう、あるいはデータ読出速度の低下を招くおそれがある。一方、すでに説明したように、MTJメモリセルに対するデータ書込は、ライトワード線WWLおよびビット線BLをそれぞれ流れるデータ書込電流によってそれぞれ発生するデータ書込磁界の組合せによって実行される。したがって、磁気トンネル接合部MTJ中の自由磁気層VLを効果的かつ安定的に磁化するように、データ書込電流の供給を行なう必要がある。また、選択されたMTJメモリセルに印加されるデータ書込磁界は、隣接する他のMTJメモリセルにとっては磁界ノイズとして作用するので、データ書込対象以外のメモリセルにおいて、誤ったデータ書込が生じないように配慮する必要がある。特に、データ書込に必要な所定磁界の発生に必要なデータ書込電流を低減できれば、低消費電力化および磁気ノイズ抑制による動作安定化の両方に効果を上げることができる。この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、低消費電力で高速なデータ読出を実行可能な薄膜磁性体記憶装置を提供することである。この発明の他の目的は、効率的かつ安定的なデータ書込を実行可能な薄膜磁性体記憶装置を提供することである。請求項1記載の薄膜磁性体記憶装置は、印加磁界によって書込まれた記憶データレベルに応じて電気抵抗値が変化する複数のメモリセルと、各々が、複数のメモリセルの一定区分ごとに設けられ、データ読出時に記憶データレベルを読出すための複数の第1のデータ線と、複数の第1のデータ線に対応してそれぞれ配置されて、各々がデータ読出時において、一定区分に属するメモリセルのうちの選択された1つを介して、複数の第1のデータ線のうちの対応する1本と電気的に結合される複数のソース線と、複数の第1のデータ線に対応してそれぞれ配置される複数の第1のデータ線選択部と、複数のソース線に対応してそれぞれ配置される複数のソース線選択部を備える。第1のデータ線選択部は、データ読出の前において、複数の第1のデータ線のうちの対応する1本を第1の電圧にプリチャージするとともに、データ読出時において、対応する1本の第1のデータ線を第1の電圧から電気的に切離す。各ソース線選択部は、データ読出の前に、複数のソース線のうちの対応する1本を第2の電圧にプリチャージするためのソース線プリチャージ部と、データ読出時において、対応する1本のソース線を第3の電圧と電気的に結合するためのソース線駆動部とを含む。請求項2記載の薄膜磁性体記憶装置は、請求項1記載の薄膜磁性体記憶装置であって、第1および第2の電圧は、同一の電圧である。請求項3記載の薄膜磁性体記憶装置は、請求項2記載の薄膜磁性体記憶装置であって、同一の電圧は接地電圧に相当する。請求項4記載の薄膜磁性体記憶装置は、請求項1記載の薄膜磁性体記憶装置であって、各メモリセルは、その両端に印加される電圧が大きくなるにつれて、記憶データレベルに違いに応じて生じる電気抵抗値の差が現れにくくなる特性を有し、第1および第2の電圧は、同一の電圧であり、各ソース線駆動部は、対応する1本のソース線と第3の電圧との間に所定の通過電流量の電流経路を形成して、対応する1本のソース線における、データ読出時の電圧変化速度を調整するための第1の電流スイッチ部を有する。請求項5記載の薄膜磁性体記憶装置は、請求項4記載の薄膜磁性体記憶装置であって、各ソース線プリチャージ部は、対応する1本のソース線と第2の電圧との間に電気的に結合される第2の電流スイッチ部を有し、第1の電流スイッチ部の通過電流量は、第2の電流スイッチ部の通過電流量よりも小さい。請求項6記載の薄膜磁性体記憶装置は、請求項1記載の薄膜磁性体記憶装置であって、複数のメモリセルは行列状に配置され、複数の第1のデータ線は、メモリセル列にそれぞれ対応して設けられ、各第1のデータ線選択部は、対応するメモリセル列がデータ読出対象に選択された場合において、対応する1本の第1のデータ線を第1の電圧と電気的に切離し、非選択のメモリセル列に対応する残りの第1のデータ線は、第1の電圧に維持される。請求項7記載の薄膜磁性体記憶装置は、請求項6記載の薄膜磁性体記憶装置であって、メモリセル列にそれぞれ対応して配置され、各々が対応するメモリセル列の選択および非選択にそれぞれ対応して活性化もしくは非活性化される複数のコラム選択線をさらに備える。第1のデータ線選択部は、対応する1本の第1のデータ線と第1の電圧との間に電気的に結合されて、対応する1つのコラム選択線の活性化および非活性化にそれぞれ応答してオフおよびオンするトランジスタスイッチを有する。請求項8記載の薄膜磁性体記憶装置は、請求項1記載の薄膜磁性体記憶装置であって、複数のメモリセルは行列状に配置され、複数のソース線は、メモリセル列にそれぞれ対応して設けられる。ソース線駆動部は、対応するメモリセル列がデータ読出対象に選択された場合において、対応する1本のソース線を第3の電圧と電気的に結合し、非選択のメモリセル列に対応する残りのソース線は、第2の電圧に維持される。請求項9記載の薄膜磁性体記憶装置は、請求項8記載の薄膜磁性体記憶装置であって、メモリセル列にそれぞれ対応して配置され、各々が対応するメモリセル列の選択および非選択にそれぞれ対応して活性化および非活性化される複数のコラム選択線をさらに備える。ソース線駆動部は、対応する1本のソース線と第3の電圧との間に電気的に結合されて、複数のコラム選択線のうちの対応する1本の活性化および非活性化にそれぞれ応答してオンおよびオフする第1のトランジスタスイッチを有し、ソース線プリチャージ部は、対応する1本のソース線と第2の電圧との間に電気的に結合されて、対応する1本のコラム選択線の活性化および非活性化にそれぞれ応答してオフおよびオンする第2のトランジスタスイッチを有する。請求項10記載の薄膜磁性体記憶装置は、請求項1記載の薄膜磁性体記憶装置であって、データ読出時において、複数の第1のデータ線のうちの1本の電圧と比較するための参照電圧が伝達される第2のデータ線と、第1および第2のデータ線の電圧差を検知増幅するためのデータ読出回路と、記憶データレベルにそれぞれ対応する、各メモリセルの電気抵抗値の中間の電気抵抗値を有するダミーメモリセルと、第2のデータ線に対応して配置され、データ読出時において、ダミーメモリセルを介して、第2のデータ線と電気的に結合されるダミーソース線と、第2のデータ線に対応する第2のデータ線選択部と、ダミーソース線に対応にするダミーソース線選択部とを備える。第2のデータ線選択部は、データ読出前において、第2のデータ線を第1の電圧にプリチャージするとともに、データ読出時において、第2のデータ線を第1の電圧と電気的に切離す。ダミーソース線選択部は、データ読出の前に、ダミーソース線を第2の電圧にプリチャージするためのダミーソース線プリチャージ部と、データ読出時において、ダミーソース線を第3の電圧と電気的に結合するためのダミーソース線駆動部とを含む。請求項11記載の薄膜磁性体記憶装置は、請求項10記載の薄膜磁性体記憶装置であって、データ読出回路と第3の電圧との間に形成される、データ読出対象に選択されたメモリセルを含む第1の電流経路中の第1のデータ線の電気抵抗値と、ダミーメモリセルを含む第2の電流経路中の第2のデータ線との電気抵抗値とが同様となるように、複数の第1のデータ線および第2のデータ線の単位長当たりの電気抵抗値は設計される。請求項12記載の薄膜磁性体記憶装置は、請求項10記載の薄膜磁性体記憶装置であって、第2のデータ線は、複数の第1のデータ線のそれぞれに対応して複数本配置され、複数個の第2のデータ線にそれぞれ対応するダミーソース線の各々は、各複数のソース線と共通の配線を共有して設けられ、各ダミーソース線に対応するダミーソース線選択部は、各ソース選択部を共有して設けられる。請求項13記載の薄膜磁性体記憶装置は、データ記憶を実行するためのメモリセルと、第1のデータ書込磁界を発生させる第1のデータ書込電流を流すための第1の信号線と、第2のデータ書込磁界を発生させる第2のデータ書込電流を流すための第2の信号線とを備える。メモリセルは、記憶データのレベルに応じて電気抵抗値が変化する磁気記憶部を含む。磁気記憶部は、固定された所定の磁化方向を保持する第1の磁性体層と、磁化困難軸方向に沿った磁界を印加するための第1のデータ書込磁界および、磁化容易軸方向に沿った磁界を印加するための第2のデータ書込磁界の組合せに応じて書込まれる磁化方向を保持する第2の磁性体層とを有する。データ書込時において、第1のデータ書込電流の供給は、第2のデータ書込電流の供給よりも先に開始される。請求項14記載の薄膜磁性体記憶装置は、請求項13記載の薄膜磁性体記憶装置であって、第2の信号線は、データ読出時において、磁気記憶部を通過させるためのデータ読出電流を流し、第2の信号線における、データ読出動作の開始からデータ読出電流が流れ始める時間は、データ書込動作の開始から第2のデータ書込電流が流れ始めるまでの時間よりも短い。請求項15記載の薄膜磁性体記憶装置は、請求項13記載の薄膜磁性体記憶装置であって、データ読出時において、メモリセルを介して第2の信号線と電気的に結合される第3の信号線と、第2の信号線の電圧を制御するための第1の信号線選択部と、第3の信号線の電圧を制御するための第2の信号線選択部とをさらに備える。第1の信号線選択部は、データ読出の前において、第2の信号線を第1の電圧にプリチャージするとともに、データ読出時において、第2の信号線を第1の電圧から電気的に切離す。第2の信号線選択部は、データ読出の前に、第3の信号線を第2の電圧にプリチャージするためのプリチャージ部と、データ読出時において、第3の信号線を第3の電圧と電気的に結合するための信号線駆動部とを含む。請求項16記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ書込時において選択的に活性化されて、第1のデータ書込磁界を発生させるための第1のデータ書込電流が流される複数の書込ワード線と、複数のメモリセルの列にそれぞれ対応して配置される複数のビット線と、列にそれぞれ対応して配置され、各々が、複数のビット線のうちの対応する1本との間に、対応する列に属するメモリセルを挟むように配置される複数のソース線と、列にそれぞれ対応して配置され、データ書込時において、複数のソース線およびビット線のうちの列選択結果に対応する1本ずつの一端側同士を電気的に結合するための複数の結合スイッチと、データ書込時において第2のデータ書込磁界を発生させる第2のデータ書込電流を供給するためのデータ書込回路とを備える。複数のメモリセルの各々は、第1および第2のデータ書込磁界の組合せによって書込まれた記憶データレベルに応じて電気抵抗値が変化する磁気記憶部を含む。データ書込回路は、列選択結果に対応する1本ずつのソース線およびビット線の他端側のそれぞれを、記憶データのレベルに応じて第1および第2の電圧の一方ずつと結合する。請求項17記載の薄膜磁性体記憶装置は、請求項16記載の薄膜磁性体記憶装置であって、データ読出時において、列選択結果に対応する1本ずつのソース線およびビット線の他端側のそれぞれを、第1および第2の電圧のそれぞれと電気的に結合するとともに、列選択結果に対応するビット線の電圧変化に基づいてデータ読出を実行するデータ読出回路をさらに備える。各メモリセルは、データ読出時において選択的にオンして、複数のビット線およびソース線のうちの対応する1本ずつの間に磁気記憶部を電気的に結合するためのアクセス部をさらに含む。複数の結合スイッチは、データ読出時において、列選択結果に対応する1本ずつのソース線およびビット線の一端側同士を電気的に切離す。請求項18記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ書込時において第1のデータ書込磁界を発生させる第1のデータ書込電流を流すために選択的に活性化される複数の書込ワード線と、行にそれぞれ対応して配置され、各々の一端側が第1の電圧と結合される複数のソース線と、複数のメモリセルの列にそれぞれ対応して配置され、データ書込時において第2のデータ書込磁界を発生させる第2のデータ書込電流の供給を列選択結果に応じて選択的に受ける複数のビット線と、データ書込時において、複数の書込ワード線のうちの活性化された1本の一端側を第2の電圧と結合するためのワード線ドライバとを備える。複数のメモリセルの各々は、第1および第2のデータ書込磁界の組合せによって書込まれた記憶データレベルに応じて電気抵抗値が変化する磁気記憶部を含む。第1のデータ書込電流は、活性化された書込ワード線および、複数のソース線のうちの活性化された書込ワード線と他端側同士が電気的に結合された少なくとも1本によって構成される電流経路を流れる。請求項19記載の薄膜磁性体記憶装置は、請求項18記載の薄膜磁性体記憶装置であって、複数の書込ワード線およびソース線のうちの同一の行に対応する1本ずつの他端側同士は電気的に結合される。各書込ワードおよび各ソース線は、各書込ワード線および各ソース線をそれぞれ流れる第1のデータ書込電流によって磁気記憶部にそれぞれ生じる磁界の方向が揃うように配置される。請求項20記載の薄膜磁性体記憶装置は、請求項19記載の薄膜磁性体記憶装置であって、各書込ワード線および各ソース線は、磁気記憶部を高さ方向に挟むように配置される。請求項21記載の薄膜磁性体記憶装置は、請求項18記載の薄膜磁性体記憶装置であって、各書込ワード線と、他の行に属する複数のソース線との間にそれぞれ配置される複数の結合スイッチをさらに備える。データ書込時において、活性化された書込ワード線に対応する少なくとも1つの結合スイッチはオンする。請求項22記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ読出時において行選択結果に応じてアクセス部をオンさせる複数の読出ワード線と、行にそれぞれ対応して配置され、データ書込時において第1のデータ書込磁界を発生させる第1のデータ書込電流を流すために選択的に活性化される複数の書込ワード線と、複数のメモリセルの列にそれぞれ対応して配置され、各々が、メモリセルを介して複数の書込ワード線と電気的に結合される複数のビット線と、第1のデータ書込電流を流すために、複数の書込ワード線のうちの活性化された1本の一端側を第1の電圧と結合するとともに残りの書込ワード線を第2の電圧に設定するためのワード線ドライバと、各書込ワード線と他の行に属する複数の書込ワード線の各々との間に結合され、結合された2本の書込ワード線のうちのいずれか一方が活性化された場合にオンする結合スイッチと、データ読出時において、複数のビット線のうちの列選択結果に対応する1本に対してデータ読出電流を供給するとともに、列選択結果に対応する1本のビット線の電圧変化に基づいてデータ読出を実行するデータ読出回路とを備える。複数のメモリセルの各々は、第1および第2のデータ書込磁界の組合せによって書込まれた記憶データレベルに応じて電気抵抗値が変化する磁気記憶部と、磁気記憶部と直列に結合されて、データ読出時において選択的にオンしてデータ読出電流を通過するとともに、データ書込時においてオフされるアクセス部とを含む。ワード線ドライバは、データ読出時において、各書込ワード線を読出基準電圧に設定する。請求項23記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの列にそれぞれ対応して設けられ、データ読出時においてデータ読出電流の供給を選択的に受ける複数のデータ線と、列にそれぞれ対応して設けられ、データ読出時において列選択結果に応じて選択的に活性化されて、複数のデータ線のうちの対応する1つの電圧と比較される参照電圧を生成する参照電圧生成部とを備える。複数のメモリセルの各々は、書込まれた記憶データレベルに応じて電気抵抗値が変化する磁気記憶部と、データ読出時において選択的にオンしてデータ読出電流を通過するためのアクセス部とを含む。各メモリセルは、複数のデータ線のうちの対応する1本と所定電圧との間に結合される。請求項24記載の薄膜磁性体記憶装置は、請求項23記載の薄膜磁性体記憶装置であって、列にそれぞれ対応して設けられ、データ読出時において対応する列がデータ読出対象に選択された場合にデータ読出電流の供給を受けるダミーデータ線をさらに備える。参照電圧生成部は、各メモリセルの記憶データレベルのそれぞれに対応する電気抵抗値の中間の電気抵抗値を有するダミー抵抗と、対応する1つのデータ線および所定電圧の間にダミー抵抗と直列に電気的に結合されて、対応する列が選択された場合にオンするダミーアクセス部とを有するダミーメモリセルと、対応する列がデータ読出対象に選択された場合に、ダミーアクセス部をオンさせるためのダミー選択部とを含む。請求項25記載の薄膜磁性体記憶装置は、請求項24記載の薄膜磁性体記憶装置であって、参照電圧生成部部は、各列ごとに2個ずつ配置される。各データ線およびダミーデータ線は、列の各々に対応して設けられる2本ずつの信号線を用いて構成され、2本ずつの信号線の一方および他方は、行選択結果に応じて、メモリセルおよびダミーメモリセルのいずれか一方ずつと電気的に結合される。請求項26記載の薄膜磁性体記憶装置は、請求項23記載の薄膜磁性体記憶装置であって、複数のデータ線に対応してそれぞれ配置されて、各々が、データ読出時において、同一の列に属するメモリセルのうちの選択された1つを介して、複数のデータ線のうちの対応する1本と電気的に結合される複数のソース線と、複数のデータ線に対応してそれぞれ配置される複数のデータ線選択部と、複数のソース線に対応してそれぞれ配置される複数のソース線選択部とをさらに備える。各データ線選択部は、データ読出の前に、複数のデータ線のうちの対応する1本を第1の電圧にプリチャージするとともに、データ読出時において、対応する1本のデータ線を第1の電圧と電気的に切離す。各ソース線選択ゲートは、データ読出の前に、複数のソース線のうちの対応する1本を第2の電圧にプリチャージするためのソース線プリチャージ部と、データ読出時において、対応する1本のソース線を所定電圧と電気的に結合するためのソース線駆動部とを含む。請求項1および2に記載の薄膜磁性体記憶装置は、プリチャージ時とデータ読出時との間で、各ソース線の電圧を変化させることができる。したがって、データ読出に直接関連しない第1のデータ線に不要な充放電電流が流れることを回避して、データ読出動作を低消費電力化することができる。請求項3記載の薄膜磁性体記憶装置は、ビット線およびソース線をプリチャージする際に充電電流が不要であるので、請求項2記載の薄膜磁性体記憶装置が奏する効果に加えて、消費電力をさらに低減することができる。請求項4および5記載の薄膜磁性体記憶装置は、データ読出時において、データ読出対象のメモリセルの両端に印加される電圧を抑制できるので、第1のデータ線における記憶データレベルの違いに応じた電圧変化の差を顕著に生じさせることができる。この結果、請求項1記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出マージンをさらに確保できる。請求項6から9に記載の薄膜磁性体記憶装置は、列選択結果に応じて、ビット線もしくはソース線の電圧を、プリチャージ時とデータ読出時との間で変化させることができる。したがって、非選択列に対応したビット線に不要な充放電電流が流れることを回避して、データ読出動作を低消費電力化することができる。請求項10および11記載の薄膜磁性体記憶装置は、選択メモリセルが結合された第1のデータ線と、ダミーメモリセルと結合された第2のデータ線との電圧差に基いてデータ読出を実行するので、請求項1記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出マージンをさらに確保できる。請求項12記載の薄膜磁性体記憶装置は、請求項10記載の薄膜磁性体記憶装置が奏する効果に加えて、ダミーメモリセルおよびその関連回路を効率的に配置できる。請求項13記載の薄膜磁性体記憶装置は、磁気記憶部に対するデータ書込動作において、磁化困難軸方向に沿った磁界を発生させた後に、磁化容易軸方向に沿った磁界を発生させるので、メモリセルの磁気特性を考慮してデータ書込を安定的に実行できる。請求項14記載の薄膜磁性体記憶装置は、請求項13記載が奏する効果に加えて、高速なデータ読出を実行することができる。請求項15記載の薄膜磁性体記憶装置は、プリチャージ時とデータ読出時との間で、第3の信号線の電圧を変化させることができるので、データ読出に直接関連しない、非選択のメモリセルに対応する第2のデータ線に不要な充放電電流が流れることを回避できる。したがって、請求項13記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出動作を低消費電力化することができる。請求項16記載の薄膜磁性体記憶装置は、列選択結果に対応するビット線およびソース線をそれぞれ流れる電流によって生じる、選択メモリセルにおいて強め合う磁界を第2のデータ書込磁界として用いてデータ書込を実行する。したがって、第2のデータ書込電流を低減することができるので、データ書込時における低消費電力化、ビット線電流密度の低下による信頼性の向上および隣接セルに対する磁界ノイズの抑制を図ることができる。請求項17記載の薄膜磁性体記憶装置は、請求項16記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出を実行することができる。請求項18から21に記載の薄膜磁性体記憶装置は、行選択結果に対応するライトワード線を流れる第1のデータ書込電流のリターンパスを1本のソース線を用いて形成することができるので、ライトワード線およびソース線をそれぞれ流れる電流によって生じる、選択メモリセルにおいて強め合う磁界を第1のデータ書込磁界として用いてデータ書込を実行する。したがって、第1のデータ書込電流を低減することができるので、データ書込時における低消費電力化、ビット線電流密度の低下による信頼性の向上および隣接セルに対する磁界ノイズの抑制を図ることができる。請求項22記載の薄膜磁性体記憶装置は、ソース線の配置を省略したアレイ構成において、行選択結果に対応するライトワード線を流れる第1のデータ書込電流のリターンパスを、他の行に属する複数のソース線を用いて形成することができる。したがって、選択行に対応するライトワード線および非選択行に対応する複数のライトワード線をそれぞれ流れる電流によって生じる、選択メモリセルにおいて強め合う磁界を第1のデータ書込磁界として用いてデータ書込を実行することができる。この結果、第1のデータ書込電流を低減することができるので、データ書込時における低消費電力化、ビット線電流密度の低下による信頼性の向上および隣接セルに対する磁界ノイズの抑制を図ることができる。請求項23および24記載の薄膜磁性体記憶装置は、非選択列に対応する参照電圧発生部を非活性化したままでデータ読出を実行できる。この結果、参照電圧発生部における消費電力を抑制した上で、信号マージンの大きいデータ読出を実行できる。請求項25記載の薄膜磁性体記憶装置は、各メモリセル列ごとに、折返し型構成で配置される2本ずつの信号線を用いてデータ読出を実行することができるので、請求項24記載の薄膜磁性体記憶装置が奏する効果に加えて、電気的なノイズ耐性が高い安定的なデータ読出を実行することができる。請求項26記載の薄膜磁性体記憶装置は、プリチャージ時とデータ読出時との間で、ソース線の電圧を変化させることができるので、データ読出に直接関連しない、非選択のメモリセルに対応するビット線に不要な充放電電流が流れることを回避できる。したがって、請求項23記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出動作を低消費電力化することができる。以下において、本発明の実施の形態を図面を参照して詳細に説明する。なお、以下の説明において、同一または相当部分については同一の参照符号を付すものとする。[実施の形態1]図1は、本発明の実施の形態1に従うMRAMデバイス1の全体構成を示す概略ブロック図である。図1を参照して、MRAMデバイス1は、外部からの制御信号CMDおよびアドレス信号ADDに応答してランダムアクセスを行ない、書込データDINの入力および読出データDOUTの出力を実行する。MRAMデバイス1は、制御信号CMDに応答してMRAMデバイス1の全体動作を制御するコントロール回路5と、行列状に配置された複数のMTJメモリセルを有するメモリアレイ10とを備える。メモリアレイ10の構成は後ほど詳細に説明するが、MTJメモリセルの行にそれぞれ対応して複数のライトワード線WWLおよびリードワード線RWLが配置される。また、MTJメモリセルの列にそれぞれ対応してビット線BLおよびソース線SLが配置される。MRAMデバイス1は、さらに、行デコーダ20と、列デコーダ25と、ワード線ドライバ30と、ワード線電流制御回路40と、読出/書込制御回路50,60とを備える。行デコーダ20は、アドレス信号ADDによって示されるロウアドレスRAに応じて、メモリアレイ10における行選択を実行する。列デコーダ25は、アドレス信号ADDによって示されるコラムアドレスCAに応じてメモリアレイ10における列選択を実行する。ワード線ドライバ30は、行デコーダ20の行選択結果に基づいて、リードワード線RWLもしくはライトワード線WWLを選択的に活性化する。ロウアドレスRAおよびコラムアドレスCAによって、データ読出もしくはデータ書込動作の対象に指定された選択メモリセルが示される。ワード線電流制御回路40は、データ書込時においてライトワード線WWLにデータ書込電流を流すために設けられる。たとえば、ワード線電流制御回路40によって各ライトワード線WWLを接地電圧VSSと結合することによって、ワード線ドライバ30によって選択的に電源電圧VDDと結合されたライトワード線に対して、データ書込電流を流すことができる。読出/書込制御回路50,60は、データ読出およびデータ書込時において、ビット線にデータ書込電流およびセンス電流データ読出電流を流すために、メモリアレイ10に隣接する領域に配置される回路等を総称したものである。図2は、メモリアレイ10およびその周辺回路の実施の形態1に従う構成を示す概念図である。図2においては、データ読出に関連する構成が主に示される。図2を参照して、メモリアレイ10は、n行×m列に配列される、図39に示した構成を有するMTJメモリセルMC以下、単にメモリセルMCとも称するを含む。MTJメモリセルの行以下、単にメモリセル行とも称するに対応して、リードワード線RWL1~RWLnおよびライトワード線WWL1~WWLnがそれぞれ設けられる。MTJメモリセルの列以下、単にメモリセル列とも称するにそれぞれ対応して、ビット線BL1~BLmおよびソース線SL1~SLmがそれぞれ設けられる。図2には、第1行および第2行と、第1、2およびm列とに対応する、ライトワード線WWL1,WWL2、リードワード線RWL1,RWL2、ビット線BL1,BL2,BLm、ソース線SL1,SL2,SLmおよび一部のメモリセルが代表的に示される。以下においては、ライトワード線、リードワード線、ビット線およびソース線を総括的に表現する場合には、符号WWL、RWL、BLおよびSLを用いてそれぞれ表記することとし、特定のライトワード線、リードワード線、ビット線およびソース線を示す場合には、これらの符号に添字を付してRWL1,WWL1,BL1,SL1のように表記することとする。また、信号または信号線の高電圧状態電源電圧VDDおよび低電圧状態接地電圧VSSのそれぞれを、HレベルおよびLレベルとも称することとする。ワード線ドライバ30は、データ読出時において、ロウアドレスRAのデコード結果、すなわち行選択結果に応じて、リードワード線RWL1~RWLnのうちの1本をHレベルに活性化する。これに応答して、選択されたメモリセル行に属するメモリセルの各々において、アクセストランジスタATRがオンすることによって、磁気トンネル接合部MTJが、対応するビット線BLおよびソース線SLの間に電気的に結合される。メモリアレイ10と隣接する領域に、リードワード線RWLおよびライトワード線WWLと同一方向に沿ってデータバスDBが配置される。メモリセル列にそれぞれ対応して、列選択を実行するためのコラム選択線CSL1~CSLmが配置される。列デコーダ25は、コラムアドレスCAのデコード結果、すなわち列選択結果に応じて、データ読出時において、コラム選択線CSL1~CSLmのうちの1本をHレベルに活性化する。ビット線BL1~BLmにそれぞれ対応して、ビット線選択ゲートBCSGa1~BCSGamがそれぞれ配置される。ビット線選択ゲートBCSGa1は、電源電圧VDDとビット線BL1との間に電気的に結合されるビット線プリチャージトランジスタTa1と、データバスDBとビット線BL1との間に電気的に結合されるビット線駆動トランジスタTa2とを含む。プリチャージトランジスタTa1は、P型MOSトランジスタで構成され、ビット線駆動トランジスタTa2は、ビット線プリチャージトランジスタTa1と反対の導電型のN型MOSトランジスタで構成される。ビット線プリチャージトランジスタTa1およびビット線駆動トランジスタTa2のゲートは、コラム選択線CSL1と結合される。その他のメモリセル列に対応して配置されるビット線選択ゲートBCSGa2~BCSGamの各々の構成も同様であるので、詳細な説明は繰り返さない。ソース線SL1~SLmにそれぞれ対応して、ソース線選択ゲートSCSGa1~SCSGamがそれぞれ配置される。ソース線選択ゲートSCSGa1は、接地電圧VSSとソース線SL1との間に電気的に結合されるソース線駆動トランジスタTa3と、電源電圧VDDとソース線SL1との間に電気的に結合されるソース線プリチャージトランジスタTa4とを含む。ソース線駆動トランジスタTa3は、N型MOSトランジスタで構成され、ソース線プリチャージトランジスタTa4は、ソース線駆動トランジスタTa3と反対の導電型のP型MOSトランジスタで構成される。ソース線駆動トランジスタTa3およびソース線プリチャージトランジスタTa4のゲートは、コラム選択線CSL1と結合される。その他のメモリセル列に対応して配置されるソース線選択ゲートSCSGa2~SCSGamの各々の構成も同様であるので、詳細な説明は繰り返さない。以下においては、コラム選択線CSL1~CSLm、ビット線選択ゲートBCSGa1~BCSGamおよびソース線選択ゲートSCSGa1~SCSGamをそれぞれ総称する場合には、単にコラム選択線CSL、ビット線選択ゲートBCSGaおよびソース線選択ゲートSCSGaとも称する。データ読出回路51rは、データバスDBの電圧に応じて、読出データDOUTを出力する。図3は、データ読出回路51rの構成を示す回路図である。図3を参照して、データ読出回路51rは、差動増幅器57と、トランスファーゲートTGa,TGbと、ラッチ回路58と、プリチャージトランジスタPTaとを含む。差動増幅器57は、2つの入力ノード間の電圧差を増幅して読出データDoutを生成する。トランスファーゲートTGaは、トリガパルスφrに応答して動作する。トリガパルスφrの活性化期間に応答して、トランスファーゲートTGaは、データバスDBを差動増幅器57の入力ノードの一方と電気的に結合する。差動増幅器57の入力ノードの他方には、所定の参照電圧VREFが入力される。トランスファーゲートTGbは、トランスファーゲートTGaと同様に、トリガパルスφrに応答して動作する。トリガパルスφrの活性化期間に応答して、トランスファーゲートTGbは、差動増幅器57の出力をラッチ回路58に伝達する。ラッチ回路58は、ラッチされた差動増幅器57の出力電圧を、読出データDOUTとして出力する。したがって、データ読出回路51rは、トリガパルスφrの活性化期間において、データバスDBおよび参照電圧VREFの電圧差を増幅して、読出データDOUTのデータレベルを設定する。トリガパルスφrの非活性化期間においては、読出データDOUTのレベルは、ラッチ回路58によって保持される。プリチャージトランジスタPTaは、電源電圧VDDとデータバスDBとの間に電気的に結合され、制御信号/PRに応じて、オンオフする。制御信号/PRは、データバスDBのプリチャージ期間において、活性状態Lレベルに設定される。制御信号/PRは、MRAMデバイス1のアクティブ期間において、少なくともデータ読出実行前の所定期間においてLレベルに活性化される。一方、MRAMデバイス1のアクティブ期間のうちのデータ読出動作時においては、制御信号/PRは、Hレベルに非活性化される。この結果、制御信号/PRがLレベルに活性化されるプリチャージ期間において、データバスDBは、ビット線BLと同様に電源電圧VDDにプリチャージされる。一方、データ読出動作時においては、制御信号/PRがHレベルに非活性化されるので、データバスDBは電源電圧VDDから切離される。図4は、実施の形態1に従うデータ読出動作を説明するタイミングチャートである。図4には、第j番目j:1~mの自然数のメモリセル列がデータ読出対象に選択された場合の動作が示される。図4を参照して、データ読出動作が開始される時刻t0以前においては、全てのリードワード線RWLおよびコラム選択線CSLは、非活性化Lレベルされる。これに応答して、各ビット線選択ゲートBCSGa中のビット線プリチャージトランジスタTa1がオンし、各ソース選択ゲートSCSGa中のソース線プリチャージトランジスタTa4がオンするので、各ビット線BLおよび各ソース線SLは、電源電圧VDDにプリチャージされる。また、データバスDBは、データ読出前において活性状態に設定される制御信号/PRに応答して、電源電圧VDDにプリチャージされる。時刻t0においてデータ読出動作が開始されると、制御信号/PRは、Hレベルに非活性化される。これに応答して、データバスDBは、データ読出動作時においては、プリチャージトランジスタPTaのターンオフによって、電源電圧VDDから切離される。選択行に対応するリードワード線は、ワード線ドライバ30によってHレベルに活性化される。この結果、各ビット線BLおよび各ソース線SLの間に、選択行に対応するメモリセルが電気的に結合される。一方、非選択行に対応する残りのリードワード線は、Lレベルに維持される。さらに、選択列に対応するコラム選択線CSLjが選択的に活性化されて、Hレベルに活性化される。これに応答して、選択列に対応するビット線選択ゲートBCSGajおよびソース選択ゲートSCSGajにおいて、ビット線駆動トランジスタTa2およびソース線駆動トランジスタTa3がそれぞれオンして、ビット線プリチャージトランジスタTa1およびソース線プリチャージトランジスタTa4がそれぞれオフされる。この結果、ビット線選択ゲートBCSGajは、選択列に対応するビット線BLjを、プリチャージ電圧である電源電圧VDDと切離すとともに、データバスDBと結合する。また、ソース選択ゲートSCSGajは、選択列に対応するソース線SLjを接地電圧VSSと電気的に結合する。すなわち、選択列に対応するソース線SLjのみが、接地電圧VSSに選択的に駆動される。したがって、データバスDB電源電圧VDDプリチャージ~ビット線駆動トランジスタTa2~ビット線BLj~選択メモリセル~ソース線SLj接地電圧VSSに駆動の電流パスが形成されて、データバスDBには、選択メモリセルの電気抵抗値に応じた速度で、下降方向の電圧変化が生じる。すなわち、選択メモリセルの記憶データレベルに応じて、データバスDBにおけるプリチャージ電圧からの電圧変化速度が異なるので、データ読出動作時におて一定のタイミングでデータバスDBの電圧を検知すれば、選択メモリセルの記憶データレベルを読出すことができる。一方、図示しないが、非選択列に対応する残りのコラム選択線は、Lレベルに維持されるので、非選択列に対応するビット線BLおよびソース線の各々は、プリチャージ電圧のままに維持される。したがって、非選択列に対応するビット線BLおよびソース線SLの間には、両者のブリチャージ電圧差に応じた電流が流れる。したがって、ソース線SLおよびビット線BLとプリチャージ電圧を同一にすることによって、非選択列に対応するビット線BLに不要な充放電電流が流れることを回避できる。データ読出動作の開始から所定時間が経過した時刻t1において、トリガパルスφrは、ワンショット状に活性化Hレベルされる。これに応答して、データ読出回路51rは、データバスDBの電圧を検知し、さらに所定の参照電圧VREFとの電圧差を増幅して、読出データDOUTを生成する。参照電圧VREFは、記憶データレベルがHレベルおよびLレベルである場合にそれぞれ対応する、時刻t1におけるデータバスDBの電圧の中間値となるように定められる。このように、ソース線SLの電圧をデータ読出時に駆動されるべき接地電圧VSSに固定せず、データ読出前において、ビット線BLと同様にプリチャージすることによって、データ読出動作に直接必要な選択列に対応するビット線BLjのみで充放電電流が消費されるので、データ読出動作を低消費電力化できる。さらに、データ読出開始時における、選択列に対応するソース線SLjの電圧変化速度が緩やかになるように調整することによって、選択メモリセル中の磁気トンネル接合部MTJの両端に印加されるバイアス電圧を抑制することができる。ソース線SLjにおける電圧変化速度は、ソース線駆動トランジスタTa3のトランジスタサイズに依存する通過電流量によって調整することができる。少なくとも、ソース線駆動トランジスタTa3のトランジスタサイズは、プリチャージのための電流が通過するソース線プリチャージトランジスタTa4よりも小さく設計される。この結果、各メモリセルにおける、記憶データレベルに応じた電気抵抗値の変化が現れ易くなるので、データバスDBの電圧検知タイミング時刻t1における、記憶データレベルの違いによって生じるデータバスDBの電圧差を拡大させて、データ読出マージンを確保できる。読出動作終了後においては、時刻t0以前と同様に、全てのリードワード線RWLおよびコラム選択線CSLは、非活性化Lレベルされる。また、制御信号/PRも再び活性化されるので、各ビット線BL、各ソース線SLおよびデータバスDBは、電源電圧VDDにプリチャージされる。なお、実施の形態1においては、ビット線BL、ソース線SLおよびデータバスDBのプリチャージ電圧を電源電圧VDDとしたが、プリチャージ電圧はVDD/2等の異なる電圧レベルに設定することもできる。[実施の形態1の変形例1]図5は、メモリアレイ10およびその周辺回路の実施の形態1の変形例1に従う構成を示す概念図である。図5を参照して、実施の形態1の変形例1に従う構成においては、ビット線選択ゲートBCSGa1~BCSGamおよびソース線選択ゲートSCSGa1~SCSGamに代えて、ビット線選択ゲートBCSGb1~BCSGbmおよびソース線選択ゲートSCSGb1~SCSGbmがそれぞれ設けられる点、ならびにデータ読出回路51rに代えてデータ読出回路52rが設けられる点が、図2に示した実施の形態1の構成と異なる。その他の部分の構成は、実施の形態1と同様であるので、詳細な説明は繰り返さない。実施の形態1の変形例1においては、ビット線BLおよびソース線SLのプリチャージ電圧は接地電圧VSSに設定され、データ読出動作におけるソース線SLの駆動電圧は、電源電圧VDDに設定される。すなわち、プリチャージ電圧およびデータ読出動作時の駆動電圧の極性が、実施の形態1の場合とは逆転している。ビット線選択ゲートBCSGb1は、接地電圧VSSとビット線BL1との間に電気的に結合されるビット線プリチャージトランジスタTb1と、データバスDBとビット線BL1との間に電気的に結合されるビット線駆動トランジスタTb2とを含む。ビット線プリチャージトランジスタTb1およびビット線駆動トランジスタTb2は、N型MOSトランジスタで構成される。ビット線プリチャージトランジスタTb1のゲートには、コラム選択線CSL1の反転電圧が入力される。ビット線駆動トランジスタTb2のゲートは、コラム選択線CSL1と結合される。その他のメモリセル列に対応して配置されるビット線選択ゲートBCSG2b~BCSGbmの各々の構成も同様であるので、詳細な説明は繰り返さない。ソース線選択ゲートSCSGb1は、電源電圧VDDとソース線SL1との間に電気的に結合されるソース線駆動トランジスタTb3と、接地電圧VSSとソース線SL1との間に電気的に結合されるソース線プリチャージトランジスタTb4とを含む。ソース線駆動トランジスタTb3は、P型MOSトランジスタで構成され、ソース線プリチャージトランジスタTb4は、N型MOSトランジスタで構成される。ソース線駆動トランジスタTb3およびソース線プリチャージトランジスタTb4のゲートには、コラム選択線CSL1の反転電圧が入力される。その他のメモリセル列に対応して配置されるソース線選択ゲートSCSGa2~SCSGamの各々の構成も同様であるので、詳細な説明は繰り返さない。なお、以下においては、ビット線選択ゲートBCSGb1~BCSGbmおよびソース線選択ゲートSCSGb1~SCSGbmをそれぞれ総称する場合には、単にビット線選択ゲートBCSGbおよびソース線選択ゲートSCSGbとも称する。各ビット線選択ゲートBCSGbは、対応するコラム選択線CSLが非活性状態Lレベルである場合には、対応するビット線BLをプリチャージ電圧である接地電圧VSSと電気的に結合し、対応するコラム選択線CSLが活性状態Hレベルである場合には、対応するビット線BLをデータバスDBと電気的に結合する。各ソース線選択ゲートSCSGbは、対応するコラム選択線CSLが非活性状態Lレベルである場合には、対応するソース線SLをプリチャージ電圧である接地電圧VSSと電気的に結合し、対応するコラム選択線CSLが活性状態Hレベルである場合には、対応するソース線SLを電源電圧VDDに駆動する。図6は、データ読出回路52rの構成を示す回路図である。図6を参照して、データ読出回路52rは、データ読出回路51rと比較して、プリチャージトランジスタPTaに代えてプリチャージトランジスタPTbを含む点で異なる。その他の部分の構成は、データ読出回路51rと同様であるので、詳細な説明は繰り返さない。プリチャージトランジスタPTbは、接地電圧VSSとデータバスDBとの間に電気的に結合され、制御信号PRに応じて、オンオフする。制御信号PRは、データバスDBのプリチャージ期間において活性状態Hレベルに設定される。制御信号PRおよび/PRは、活性状態における信号レベルが異なるが、活性化される期間は同様に設定される。この結果、制御信号PRがHレベルに活性化されるプリチャージ期間において、データバスDBは、ビット線BLと同様に、接地電圧VSSにプリチャージされる。一方、データ読出動作時においては、制御信号PRがLレベルに非活性化されるので、データバスDBは接地電圧VSSから切離される。図7は、実施の形態1の変形例1に従うデータ読出動作を説明するタイミングチャートである。図7を参照して、時刻t0以前においては、各ビット線BLおよび各ソース線SLは、接地電圧VSSにプリチャージされる。また、データバスDBも同様に接地電圧VSSにプリチャージされる。時刻t0において、データ読出動作が開始されると、選択行に対応するリードワード線RWLが活性化されて、各ビット線BLおよび各ソース線SLの間に、選択行に対応するメモリセルが電気的に結合される。データバスDBは、データ読出動作時においては、プリチャージトランジスタPTbのターンオフによって、接地電圧VSSから切離されている。さらに、選択列に対応するコラム選択線CSLjが選択的に活性化されて、Hレベルに活性化される。これに応答して、選択列に対応するビット線BLjおよびソース線SLjは、データバスDBおよび電源電圧VDDとそれぞれ電気的に結合される。すなわち、選択列に対応するソース線SLjのみが、電源電圧VDDに選択的に駆動される。選択列に対応するソース線SLjの電圧変化速度は、実施の形態1の場合と同様に、ソース線駆動トランジスタTb3のトランジスタサイズによって調整することができる。これにより、選択メモリセル中の磁気トンネル接合部MTJの両端に印加されるバイアス電圧を抑制して、データ読出動作の信号マージンを確保できる。ソース線駆動トランジスタTb3およびソース線プリチャージトランジスタTb4のトランジスタサイズは、ソース線駆動トランジスタTa3およびソース線プリチャージトランジスタTa4のトランジスタサイズと同様に設計される。コラム選択線CSLjの活性化に応答して、データバスDB接地電圧VSSプリチャージ~ビット線駆動トランジスタTb2~ビット線BLj~選択メモリセル~ソース線SLj電源電圧VDDに駆動の電流パスが形成されて、データバスDBには、選択メモリセルの電気抵抗値に応じた速度で、上昇方向の電圧変化が生じる。したがって、実施の形態1の場合と同様に、所定の時刻t1において、トリガパルスφrをワンショット状に活性化Hレベルして、データ読出回路52rによってデータバスDBの電圧の検知および参照電圧VREFとの電圧差の増幅を行なって、読出データDOUTを生成することができる。また、非選択列に対応するビット線BLおよびソース線SLの各々は、プリチャージ電圧のままに維持されるので、非選択列に対応するビット線BLに不要な充放電電流が流れることを回避できる。この結果、実施の形態1と同様の低消費電力化を図ることができる。実施の形態1の変形例1においては、プリチャージ電圧を接地電圧VSSに設定しているので、ビット線BLおよびソース線SLにおいてプリチャージ時に消費される充電電流をさらに削減できる。この結果、実施の形態1の場合と比較して、さらなる低消費電力化を図ることができる。[実施の形態1の変形例2]図8は、メモリアレイ10およびその周辺回路の実施の形態1の変形例2に従う構成を示す概念図である。図8を参照して、実施の形態1の変形例2に従う構成においては、図5に示した実施の形態1の変形例1に従う構成に加えて、参照電圧VREFを生成するためのダミーメモリセルDMCと、これに対応して設けられる、ダミービット線DBL、ダミーソース線DSL、ダミービット線選択ゲートBCSGd、およびダミーソース線選択ゲートSCSGbdとがさらに配置される。さらに、データバスDBとの間でデータバス対DBPを構成する、参照電圧VREFを伝達するためのデータバス/DBが設けられる。また、データ読出回路52rに代えてデータ読出回路53rが設けられる。その他の部分の構成は、実施の形態1と同様であるので、詳細な説明は繰り返さない。ダミーメモリセルDMCは、ダミービット線DBLおよびダミーソース線DSLとの間に直列に接続された、ダミー抵抗MTJdと、ダミーアクセストランジスタATRdとを有する。ダミー抵抗MTJdは、記憶データレべルがHレベルおよびLレベルである場合にそれぞれ対応する電気抵抗値R1およびR0の中間値に相当する電気抵抗値Rdを有する。ダミーアクセストランジスタATRdのゲートには電源電圧VDDが印加されているので、ダミー抵抗MTJdは、ダミービット線DBLおよびダミーソース線DSLとの間に電気的に結合される。ダミー選択線CSLdは、データ読出時において、列選択結果にかかわらず常に活性状態Hレベルに設定される。ダミービット線選択ゲートBCSGdは、接地電圧VSSとダミービット線DBLとの間に電気的に結合され、ダミー選択線CSLdの反転電圧に応答してオンオフするトランジスタスイッチを有する。したがって、ダミービット線選択ゲートBCSGdは、ダミー選択線CSLdが非活性状態Lレベルに設定されるデータ読出前において、ダミービット線DBLを接地電圧VSSにプリチャージするとともに、ダミー選択線CSLdが活性状態Hレベルに設定されるデータ読出時において、ダミービット線DBLを接地電圧VSSから切離す。また、ダミービット線DBLは、データバス/DBと電気的に結合されている。ダミーソース線選択ゲートSCSGbdは、ソース線線選択ゲートSCSGbと同様の構成を有し、データ読出前にダミーソース線DSLを接地電圧VSSにプリチャージするとともに、データ読出時において、ダミーソース線DSLを電源電圧VDDに駆動する。すなわち、ダミーソース線DSLの電圧は、選択列に対応するソース線SLと同様に設定される。このような構成とすることによって、データ読出時において、ダミービット線DBLおよびデータバス/DBは、ダミーメモリセルDMCと結合され、データバスDBは、選択メモリセルと結合される。図9は、データ読出回路53rの構成を示す回路図である。図9を参照して、データ読出回路53rは、データ読出回路52rと比較して、データバス/DBに対応して配置されるプリチャージトランジスタPTcおよびトランスファーゲートTGcをさらに含む点で異なる。その他の部分の構成は、データ読出回路51rと同様であるので、詳細な説明は繰り返さない。プリチャージトランジスタPTcは、接地電圧VSSとデータバス/DBとの間に電気的に結合され、プリチャージトランジスタPTbと同様に、制御信号PRに応答してオンオフする。したがって、データ読出前において、データバスDBおよび/DBの各々は、接地電圧VSSにプリチャージされる。また、データ読出時において、データバスDBおよび/DBの各々は、接地電圧VSSから切離される。トランスファーゲートTGcは、データバス/DBと差動増幅器57の入力ノードとの間に接続され、トランスファーゲートTGaと同様にトリガパルスφrに応答して動作する。したがって、トリガパルスφrの活性化期間において、トランスファーゲートTGaおよびTGcは、データバスDBおよび/DBを差動増幅器57の入力ノードの一方ずつと電気的に結合する。差動増幅器57は、伝達されたデータバスDBおよび/DBの電圧差に応じて、読出データDOUTを生成する。図10は、実施の形態1の変形例2に従うデータ読出動作を説明するタイミングチャートである。図10を参照して、ダミー選択線CSLdおよびダミーソース線DSLの電圧は、選択列に対応する、コラム選択線CSLjおよびソース線SLjと同様に設定される。図10においては、図4に示したタイミングチャートに加えて、ダミービット線DBLおよびデータバス/DBの電圧波形が示される。ダミーメモリセルDMCを介して、電源電圧VDDに駆動されるダミーソース線DSLと電気的に結合される、ダミービット線DBLおよびデータバス/DBには、ダミー抵抗MTJdの中間的な電気抵抗値Rdに応じた速度の電圧変化が生じる。すなわち、記憶データレベルがHレベルの場合におけるデータバスDBの電圧変化速度と、記憶データレベルがLレベルの場合におけるデータバスDBの電圧変化速度との中間的な速度で、データバス/DBの電圧は変化する。したがって、実施の形態1の変形例1の場合と同様に、所定の時刻t1において、トリガパルスφrをワンショット状に活性化Hレベルして、データ読出回路53rによってデータバスDBおよび/DBの電圧差を検知増幅することによって、読出データDOUTを生成する。なお、ダミーメモリセルDMCを用いて参照電圧VREFを正確に生成するためには、データ読出回路53rと接地電圧VSSとの間に形成される、選択メモリセルを含む第1の電流パスと、ダミーメモリセルDMCを含む第2の電流パスとの電気抵抗値が同様の値となるように、データバスDB,/DB、ビット線BL,およびダミービット線DBLを設計する必要がある。たとえば、これらの配線の単位長当たりの抵抗値を、上述した条件を配慮して設計すればよい。このように、ダミーメモリセルを用いて比較対象となる参照電圧VREFを生成することによって、データ読出回路53rの電圧検知タイミング、すなわちトリガパルスφrの活性化タイミングに誤差が生じても、データ読出を正確に実行することができる。すなわち、データ読出回路53rの電圧検知タイミングの変動が生じても、データ読出マージンを確保することができる。[実施の形態1の変形例3]実施の形態1の変形例3においては、開放型ビット線構成におけるダミーメモリセルの配置が示される。図11は、メモリアレイ10およびその周辺回路の実施の形態1の変形例3に従う構成を示す概念図である。図11を参照して、メモリアレイ10は、行方向に沿って2つのメモリマットMTaおよびMTbに分割される。メモリマットMTaおよびMTbの各々において、メモリセル行にそれぞれ対応してリードワード線RWLおよびライトワード線WWLが配置され、メモリセル列にそれぞれ対応してビット線BLおよびソース線SLが配置される。メモリマットMTaおよびMTbの各々には、m本ずつのビット線がいわゆる開放型ビット線構成に基づいて配置される。図11においては、一方のメモリマットMTaに配置されるビット線およびソース線をBL1~BLm,SL1~SLmと表記し、他方のメモリマットMTaに配置されるビット線およびソース線を/BL1~/BLm,/SL1~/SLmと表記する。メモリセルMCは、各メモリセル行においてビット線BLとソース線SLとの間に設けられる。また、ビット線を/BL1~/BLmおよびソース線/SL1~/SLmを総括的に表記する場合には、単にビット線/BLおよびソース線/SLと表記する。メモリマットMTaのビット線BL1~BLmにそれぞれ対応して、ビット線選択ゲートBCSGb1a~BCSGbmaが配置される。同様に、メモリマットMTbのビット線/BL1~/BLmにそれぞれ対応して、ビット線選択ゲートBCSGb1b~BCSGbmbが配置される。ビット線選択ゲートBCSGb1a~BCSGbmaの各々は、ビット線選択ゲートBCSGbと同様の構成を有し、データ読出前においては対応するビット線BLを接地電圧VSSにプリチャージするとともに、データ読出時において対応するメモリセル列が選択された場合には、対応するビット線BLをデータバスDBと電気的に結合する。ビット線選択ゲートBCSGb1b~BCSGbmbの各々は、ビット線選択ゲートBCSGbと同様の構成を有し、データ読出前においては対応するビット線/BLを接地電圧VSSにプリチャージするとともに、データ読出時において対応するメモリセル列が選択された場合には、対応するビット線/BLをデータバス/DBと電気的に結合する。メモリマットMTaのソース線SL1~SLmにそれぞれ対応して、ソース線選択ゲートSCSGb1a~SCSGbmaが配置される。同様に、メモリマットMTbのソース線/SL1~/SLmにそれぞれ対応して、ソース線選択ゲートSCSGb1b~SCSGbmbが配置される。ソース線選択ゲートSCSGb1a~SCSGbmaおよびSCSGb1b~SCSGbmbの各々は、ソース線選択ゲートSCSGbと同様の構成を有し、データ読出前においては対応するソース線SLもしくは/SLを接地電圧VSSにプリチャージするとともに、データ読出時において対応するメモリセル列が選択された場合には、対応するソース線SLもしくは/SLを電源電圧VDDに駆動する。データバス対DBPを構成するデータバスDBおよび/DBに対して、図9に示した構成のデータ読出回路53rによって、プリチャージおよびデータ電圧の検知増幅が実行される。メモリマットMTaおよびMTbの各々において、1つのダミー行を形成するように複数のダミーメモリセルDMCが配置される。メモリマットMTaに配置される複数のダミーメモリセルは、ビット線BL1~BLmとソース線SL1~SLmとの間にそれぞれ設けられる。すなわち、同一のメモリセル列に属する、複数のメモリセルMCとダミーメモリセルDMCとは、ビット線BLおよびソース線SL、ならびに、ビット線選択ゲートBCSGbおよびソース線選択ゲートSCSGbを共有するように効率的に配置される。同様に、メモリマットMTbに配置される複数のダミーメモリセルは、ビット線/BL1~/BLmとソース線/SL1~/SLmとの間にそれぞれ設けられる。すなわち、同一のメモリセル列に属する、複数のメモリセルMCとダミーメモリセルDMCとは、ビット線/BLおよびソース線/SL、ならびに、ビット線選択ゲートBCSGbおよびソース線選択ゲートSCSGbを共有するように配置される。メモリマットMTaにおいて、メモリセル行にそれぞれ対応してリードワード線RWL1a,RWL2a,...およびライトワード線WWL1a,WWL2a,...が配置される。さらに、ダミー行に対応してダミーリードワード線DRWLaおよびダミーライトワード線DWWLaが配置される。なお、ダミーメモリセルDMCに対して、磁気的なデータ書込を実行する必要があるとは限らないが、そのような場合においても、メモリセルMCが配置される領域との間における形状の連続性を確保するために、ダミーライトワード線DWWLaを配置することが望ましい。同様に、メモリマットMTbにおいて、メモリセル行にそれぞれ対応してリードワード線RWL1b,RWL2b,...およびライトワード線WWL1b,WWL2b,...が配置される。さらに、ダミー行に対応してダミーリードワード線DRWLbおよびダミーライトワード線DWWLbが配置される。図12は、実施の形態1の変形例3に従うデータ読出動作を説明するタイミングチャートである。図12を参照して、ダミーリードワード線DRWLaおよびDRWLbは、データ読出対象となる選択メモリセルが含まれていない、非選択のメモリブロックにおいて活性化される。一方、選択メモリセルが含まれている、選択されたメモリブロックにおいては、行選択結果に対応するリードワード線RWLが活性化される。たとえば、選択メモリセルがメモリマットMTaの第i行i:自然数に属する場合には、選択されたメモリマットMTaにおいては、リードワード線RWLiaが活性化Hレベルされ、ダミーリードワード線DRWLaは非活性状態Lレベルに維持される。非選択のメモリマットMTbにおいては、ダミーリードワード線DRWLbが活性化されるが、リードワード線RWL1b~RWLnbは、いずれも非活性状態Lレベルに維持される。反対に、選択メモリセルがメモリマットMTbの第i行i:自然数に属する場合には、選択されたメモリマットMTbにおいては、リードワード線RWLibが活性化Hレベルされ、ダミーリードワード線DRWLbは非活性状態Lレベルに維持される。このとき、非選択のメモリマットMTaにおいては、ダミーリードワード線DRWLaが活性化される一方で、リードワード線RWL1a~RWLnaは、いずれも非活性状態Lレベルに維持される。この結果、選択されたメモリマットにおいては、ビット線およびソース線の各々の間にはメモリセルMCが電気的に結合され、非選択のメモリマットにおいては、ビット線およびソース線の各々の間にはダミーメモリセルDMCが電気的に結合される。さらに、接地電圧VSSにプリチャージされた各ビット線BL,/BLおよび各ソース線SL,/SLのうちから、選択列に対応するビット線BLjおよび/BLjが、データバスDBおよび/DBとそれぞれ結合され、選択列に対応するソース線SLjおよび/SLjが、電源電圧VDDに駆動される。図12においては、メモリマットMTaが選択された場合、すなわちビット線BLjおよびデータバスDBに選択メモリセルが結合され、ビット線/BLjおよびデータバス/DBにダミーメモリセルDMCが結合された場合の電圧波形が示される。選択列に対応するビット線BLj,/BLjおよびソース線SLj,/SLjならびに、データバスDB,/DBの電圧変化は、図10の場合と同様であるので、詳細な説明は繰り返さない。したがって、実施の形態1の変形例2と同様に、データ読出回路53rの電圧検知タイミング、すなわちトリガパルスφrの活性化タイミングの変動が生じても、データ読出マージンを確保することができる。さらに、実施の形態1の変形例2の構成と比較して、ダミーメモリセル専用のダミービット線DBL、ダミーソース線DSLおよびこれらに対応した選択ゲートを設ける必要がないので、デバイスの小型化を図ることができる。また、メモリマットMTa,MTbのそれぞれに対して、対を成すように配置される、ビット線BLと/BL、ソース線SLと/SL、およびデータバスDBと/DBとの単位長当たりの電気抵抗値が同様となるように、それらの材質断面形状断面積等を同様に設計すれば、特別な配慮を行なうことなく、データ読出回路53rと接地電圧VSSとの間に形成される、選択メモリセルを含む第1の電流パスと、ダミーメモリセルDMCを含む第2の電流パスとの電気抵抗値を揃えて、参照電圧VREFを正確に生成できる。[実施の形態1の変形例4]実施の形態1の変形例4においては、折返し型ビット線構成におけるダミーメモリセルの配置が示される。図13は、メモリアレイ10およびその周辺回路の実施の形態1の変形例4に従う構成を示す概念図である。図13を参照して、実施の形態1の変形例4に従う構成においては、メモリセル列のそれぞれに対応して、ビット線対BLPおよびソース線SLが配置される。ビット線対BLPは、相補のビット線BLおよび/BLから構成される。図13においては、第1番目のメモリセル列に対応して配置される、ビット線BL1および/BL1によって構成されるビット線対BLP1と、ソース線SL1とが代表的に示される。ビット線BL1および/BL1にそれぞれ対応して、ビット線選択ゲートBCSGb1および/BCSGb1がそれぞれ配置される。ビット線選択ゲートBCSGb1は、ビット線選択ゲートBCSGbと同様の構成を有し、データ読出前においてビット線BL1を接地電圧VSSにプリチャージするとともに、データ読出時において対応するメモリセル列が選択された場合には、ビット線BL1をデータバスDBと電気的に結合する。ビット線選択ゲート/BCSGb1は、ビット線選択ゲートBCSGbと同様の構成を有し、データ読出前においてビット線/BL1を接地電圧VSSにプリチャージするとともに、データ読出時において対応するメモリセル列が選択された場合には、ビット線/BL1をデータバス/DBと電気的に結合する。ソース線SL1に対応して、ソース線選択ゲートSCSGb1が配置される。ソース線選択ゲートSCSGbは、ソース線選択ゲートSCSGbと同様の構成を有し、データ読出前においてソース線SL1を接地電圧VSSにプリチャージするとともに、データ読出時において対応するメモリセル列が選択された場合には、ソース線SL1を電源電圧VDDに駆動する。以降のメモリセル列に対しても、同様に、ビット線対、ビット線対を構成する相補のビット線にそれぞれ対応するビット線選択ゲート、ソース線およびソース線選択ゲートが配置される。データバス対DBPを構成するデータバスDBおよび/DBに対して、図9に示した構成のデータ読出回路53rによって、プリチャージおよびデータ電圧の検知増幅が実行される。メモリセル行にそれぞれ対応してリードワード線RWL1a,RWL2a,...およびライトワード線WWL1,WWL2,...が配置される。メモリセルMCは、1行ごとにビット線BLおよび/BLのいずれか一方ずつとソース線SLとの間に設けられる。たとえば、第1列に属するメモリセルMCについて説明すれば、第1行目のメモリセルは、ビット線BL1とソース線SL1との間に設けられ、第2行目のメモリセルは、ビット線/BL1とソース線SL1との間に設けられる。以下同様に、メモリセルMCの各々は、奇数行においてビット線BLとソース線SLとの間に設けられ、偶数行においてビット線/BLとソース線との間に設けられる。この結果、リードワード線RWLが行選択結果に応じて選択的に活性化されると、各メモリセル列において、ビット線BLおよびソース線SLの間、もしくはビット線/BLおよびソース線SLの間にメモリセルMCが結合される。ダミーメモリセルDMCは、2つのダミー行を形成するように配置される。ダミー行にそれぞれ対応して、ダミーリードワード線DRWL0およびDRWL1と、ダミーライトワード線DWWL0およびDWWL1とが配置される。既に説明したように、メモリセルMCが配置される領域との間における形状の連続性を考慮して、ダミーライトワード線DWWL0,DWWL1は配置される。各メモリセル列において、ダミーメモリセルDMCは、ビット線BLおよび/BLとソース線SLとの間にそれぞれ設けられる。すなわち、同一のメモリセル列に属する、複数のメモリセルMCとダミーメモリセルDMCとは、ビット線BL,/BLおよびソース線SL、ならびに、ビット線選択ゲートBCSGb,/BCSGbおよびソース線選択ゲートSCSGbを共有するように効率的に配置される。図14は、実施の形態1の変形例4に従うデータ読出動作を説明するタイミングチャートである。図14を参照して、ダミーリードワード線DRWL0およびDRWL1は、各ビット線対において、ビット線BLおよび/BLのうちメモリセルMCと結合されていない一方をダミーメモリセルDMCと結合するように選択的に活性化される。すなわち、奇数行が選択された場合には、ダミーリードワード線DRWL1が活性化され、偶数行が選択された場合には、ダミーリードワード線DRWL0が活性化される。この結果、各ビット線対において、ビット線BLおよび/BLとソース線SLとの間には、メモリセルMCおよびダミーメモリセルDMCとの一方ずつがそれぞれ結合される。図14においては、一例として、第i行i:奇数が選択されたものとする。この結果、各メモリセル列において、ビット線BLとソース線SLとの間にメモリセルMCが電気的に結合され、ビット線/BLとソース線SLとの間にはダミーメモリセルDMCが電気的に結合される。さらに、接地電圧VSSにプリチャージされた各ビット線BL,/BLおよび各ソース線SLのうちから、選択列に対応するビット線BLjおよび/BLjが、データバスDBおよび/DBとそれぞれ結合され、選択列に対応するソース線SLjが、電源電圧VDDに駆動される。選択列に対応するビット線BLj,/BLjおよびソース線SLj,/SLjならびに、データバスDB,/DBの電圧変化は、図10および12の場合と同様であるので、詳細な説明は繰り返さない。したがって、実施の形態1の変形例3に従う構成と同様に、データ読出回路53rの電圧検知タイミングの変動が生じても、データ読出マージンを確保可能であるとともに、ソース線、ビット線対およびこれらに対応した選択ゲートをメモリセルMCと共有して、デバイスの小型化を図ることができる。また、特別な配慮を行なうことなく、データ読出回路53rと接地電圧VSSとの間に形成される、選択メモリセルを含む第1の電流パスと、ダミーメモリセルDMCを含む第2の電流パスとの電気抵抗値を容易に揃えて、参照電圧VREFを正確に生成できる。さらに、実施の形態1の変形例4に従う構成においては、折返し型ビット線構成に基づくデータ読出が実行できるため、ビット線対BLPおよびデータバス対DBPに対する電気的なノイズへの耐性を高めることができる。[実施の形態2]実施の形態2においては、メモリセルに対するデータ書込動作を安定化するようにデータ書込電流を供給する構成について説明する。図15は、メモリアレイ10およびその周辺回路の実施の形態2に従う構成を示す概念図である。図15を参照して、メモリアレイ10における、メモリセルMC、リードワード線RWL、ビット線対BLP、ソース線SL等、およびデータ読出に関する回路群の構成は、図13に示した構成と同様であるので、詳細な説明は繰り返さない。図15には、データ書込電流を流すためのワード線電流制御回路40およびデータ書込回路51wがさらに示される。さらに、各ビット線対に対応して、ビット線結合トランジスタ62が設けられる。ビット線結合トランジスタ62は、メモリアレイ10を挟んで、ビット線選択ゲートBCGSbおよびソース線選択ゲートSCSGbと反対側の領域に配置される。図15においては、ビット線対BLP1に対応するビット線結合トランジスタ62-1が代表的に示される。ビット線結合トランジスタ62は、データ書込時において、対応するビット線対を構成する相補のビット線の一端同士を電気的に結合する。たとえば、ビット線結合トランジスタ62-1は、データ書込時にHレベルに活性化される制御信号WEに応答して、ビット線BL1および/BL1を電気的に結合する。ワード線電流制御回路40は、メモリアレイ10を挟んでワード線ドライバ30と反対側の領域において、ライトワード線WWLの各々を接地電圧VSSと結合する。ワード線ドライバ30は、行選択結果に応じて、選択行に対応するライトワード線WWLを電源電圧VDDと電気的に結合することによって活性化する。したがって、ワード線ドライバ30による選択的なライトワード線WWLの活性化に応答して、ワード線ドライバ30からワード線電流制御回路40へ向かう方向に、データ書込電流Ipを流すことができる。図16は、データ書込回路51wの構成を示す回路図である。図16を参照して、データ書込回路51wは、制御信号WEに応答して動作する。データ書込回路51wは、内部ノードNw0に一定電流を供給するためのP型MOSトランジスタ151と、トランジスタ151の通過電流を制御するためのカレントミラー回路を構成するP型MOSトランジスタ152および電流源153とを含む。データ書込回路51wは、さらに、内部ノードNw0から動作電流の供給を受けて動作するインバータ154、155および156を有する。インバータ154は、書込データDINの電圧レベルを反転してデータバスDBに伝達する。インバータ155は、書込データDINの電圧レベルを反転してインバータ156の入力ノードに伝達する。インバータ156は、インバータ154の出力を反転して、データバス/DBに伝達する。したがって、データ書込回路51wは、書込データDINの電圧レベルに応じて、データバスDBおよび/DBの電圧を電源電圧VDDおよび接地電圧VSSの一方ずつに設定する。再び図15を参照して、データ書込時においても、選択列に対応するコラム選択線CSLがHレベルに活性化される。これに応答して、選択列に対応するビット線BLおよび/BLは、データ書込回路51wによって書込データDINのレベルに応じた電圧に設定されたデータバスDBおよび/DBとそれぞれ電気的に結合される。既に説明したように、各メモリセル列において、ビット線BLおよび/BLは、ビット線結合トランジスタ62によって一端同士が電気的に結合されている。したがって、選択列においては、対応するコラム選択線CSLの活性化Hレベルに応答して、データ書込回路51w~データバスDB/DB~ビット線選択ゲートBCSGb/BCSGb~ビット線BL/BL~ビット線結合トランジスタ62~ビット線/BLBL~ビット線選択ゲート/BCSGbBCSGb~データバス/DBDB~データ書込回路51wで形成される往復電流パスに、書込データDINのレベルに応じた方向のデータ書込電流±Iwを流すことができる。ワード線ドライバ30は、内部クロックCLKに応答したタイミングで、リードワード線RWLもしくはライトワード線WWLを行選択結果に基づいて選択的に活性化する。これに対して、列デコーダ25は、コラム選択クロック/CSに応答したタイミングで、コラム選択線CSLを列選択結果に基づいて選択的に活性化する。図17は、コラム選択クロック生成回路200の構成を示す回路図である。図17を参照して、コラム選択クロック生成回路200は、複数のインバータで構成される遅延段202と、論理ゲート203および204とを含む。遅延段202は、内部クロックCLKを所定の遅延時間ΔTW遅延させる。論理ゲート203は、遅延段202によって遅延された内部クロックと、制御信号/WEとのOR論理演算結果を出力する。制御信号/WEは、データ書込時およびデータ読出時のそれぞれにおいて、活性状態Lレベルおよび非活性状態Hレベルに設定される。論理ゲート204は、論理ゲート203の出力と内部クロックCLKとのNAND論理演算結果を、コラム選択クロック/CSとして出力する。図18は、コラム選択クロックの位相変化を説明するタイミングチャートである。図18を参照して、データ読出時においては、制御信号/WEはHレベルに設定されるので、論理ゲート203は、常にHレベルを出力する。この結果、コラム選択クロック/CSは、内部クロックCLKの反転信号に相当する。したがって、内部クロックCLKおよびコラム選択クロック/CSの活性化タイミングは同様である。これに対して、データ書込時においては、制御信号/WEはLレベルに設定されるので、論理ゲート203は、遅延段202によって遅延された内部クロックを出力する。この結果、コラム選択クロック/CSの活性化タイミングは、内部クロックCLKよりも、遅延段204による遅延時間ΔTWだけ遅く設定される。図19は、実施の形態2に従うデータ読出およびデータ書込動作を説明するタイミングチャートである。図19を参照して、時刻tsにおいてデータ読出動作が開始された後、時刻t0において、ワード線ドライバ30は、内部クロックCLKに基づいて、選択行に対応するリードワード線RWLiを活性化する。同様に、列デコーダ25は、内部クロックCLKとほぼ同様の活性化タイミングを有するコラム選択クロック/CSに基づいて、時刻t0とほぼ同様のタイミングにおいて、選択列に対応するコラム選択線CSLjを活性化する。リードワード線RWLおよびコラム選択線CSLの活性化に応答して、メモリセルにセンス電流データ読出電流が流されて、選択列に対応するビット線BLj,/BLjおよびソース線SLjにおいて、図14と同様の電圧変化が生じ、実施の形態1の変形例4と同様のデータ読出が実行される。すなわち、データ読出時には、リードワード線RWLおよびコラム選択線CSLの活性化は、同様のタイミングに基づいて決定される。すなわち、リードワード線RWLとコラム選択線CSLとの活性化順序に特に制約は設けられず、アクセスを高速化するために、それぞれは最速のタイミングで活性化される。データ書込時においても、ワード線ドライバ30は、データ読出時と同様に、内部クロックCLKに基づいたタイミングで動作する。よって、時刻tsにおいてデータ書込動作が開始された後、データ読出時と同様の時刻t0において、ワード線ドライバ30は、選択行に対応するライトワード線WWLiを活性化する。これに応答して、ライトワード線WWLiに対するデータ書込電流の供給が開始される。一方、列デコーダ25は、内部クロックCLKよりもΔTW遅れた活性化タイミングを有するコラム選択クロック/CSに基づいて、時刻t0よりも後の時刻t3において、選択列に対応するコラム選択線CSLjを活性化する。これに応答して、選択列に対応するビット線BLjおよび/BLjは、データバスDBおよび/DBを介して電源電圧VDDおよび接地電圧VSSの一方ずつに設定されて、ビット線に対するデータ書込電流の供給が開始される。このように、データ書込時においては、選択列に対応するビット線に対してデータ書込電流の供給が開始されるタイミングは、ライトワード線に対してデータ書込電流の供給が開始されるタイミングよりも、意図的に遅く設定される。すなわち、データ書込電流の供給開始タイミングは、段階的に設定される。この結果、選択メモリセルに対しては、まずライトワード線WWLを流れるデータ書込電流Ipによって生じるデータ書込磁界が印加された後で、ビット線BLを流れるデータ書込電流±Iwによって生じるデータ書込磁界がさらに印加される。次に、上述したようなデータ書込電流の段階的な供給と、メモリセルに対する磁気的なデータ書込特性との関係について説明する。図20は、メモリセル中のトンネル磁気抵抗素子の構成を示す断面図である。図20を参照して、磁気トンネル接合部MTJに相当するトンネル磁気抵抗素子TMRは、反強磁性体層101と、反強磁性体層101上に形成される、一定方向の固定磁界を有する固定磁気層102の一部領域と、印加磁界によって磁化される自由磁気層103と、固定磁気層102および自由磁気層103の間に形成される絶縁体膜であるトンネルバリア104と、コンタクト電極105とを含む。反強磁性体層101、固定磁気層102および自由磁気層103は、FeMn,NiFe等の適当な磁性材料によって形成される。トンネルバリア104は、Al2O3等によって形成される。トンネル磁気抵抗素子TMRは、必要に応じて配置される、金属配線と電気的に結合するための緩衝材であるバリアメタル106を介して上部配線と電気的に結合される。コンタクト電極105は、下部配線図示せずと電気的に結合される。たとえば、上部配線はビット線BLに相当し、下部配線は、アクセストランジスタATRと結合される金属配線に相当する。このようにして、上部配線および下部配線の間に、磁気トンネル接合を有するトンネル磁気抵抗素子TMRを電気的に結合することができる。図21は、トンネル磁気抵抗素子中の自由磁気層における磁化方向を示す概念図である。図21には、一例として、トンネル磁気抵抗素子TMRが長方形形状で設けられた場合における自由磁気層103の平面図が示される。図21を参照して、長方形形状の自由磁気層103においては、長さ方向図21における左右方向に磁化容易軸EA:EasyAxisが形成され、幅方向図21における上下方向に磁化困難軸HA:HardAxisが形成される。ビット線BLを流れるデータ書込電流によって発生するデータ書込磁界は、磁化容易軸EAに沿った方向を有する。一方、ライトワード線WWLを流れるデータ書込電流によって発生するデータ書込磁界は、磁化困難軸HAに沿った方向を有する。データ書込磁界の方向を上記とするために、たとえば長方形形状のメモリセルに対しては、ライトワード線WWLは長辺方向に沿って配置され、ビット線BLは短辺方向に沿って配置される。中央部付近の磁化容易軸領域107においては、磁化容易軸方向に印加された外部磁界に応答して、磁化方向が容易に反転する。一方、左右端の磁化困難軸領域108,109においては、磁化容易軸方向の外部磁界が印加されても、磁化方向は容易に反転しない。図22および図23には、磁化容易軸領域および磁化困難軸領域のそれぞれにおける磁化特性を説明するためのヒステリシス曲線が示される。図22を参照して、磁化容易軸領域107は、磁化容易軸方向の所定磁界Hcよりも大きい方向の磁界が印加された場合にMcに磁化され、所定磁界-Hcよりも大きい-方向の磁界が印加された場合に-Mcに磁化される。したがって、-Hc~Hcの範囲の所定レベル以下の磁界が印加される場合には磁化方向が変化せず、メモリセルとして望ましい特性を有する。図23を参照して、磁化困難軸領域108,109は、磁化容易軸方向の磁界に応答して容易に磁化されず、磁化の方向および量が徐々に変化する特性を有する。したがって、磁化困難軸領域は、磁化容易軸方向の磁界に応答して、磁化の方向および量が2値的に設定される磁化容易軸領域とは異なり、メモリセルとして望ましくない特性を有している。図24は、データ書込時における自由磁気層の磁化を説明する概念図である。図24を参照して、メモリセルに対して安定的にデータを書込むためには、図24aもしくはbに示すように、自由磁気層の磁化容易軸領域107を磁化容易軸に沿った一方向に一様に磁化するとともに、磁化困難軸領域108,109を磁化困難容易軸に沿った一方向に一様に磁化する必要がある。上述したように、コラム選択線CSLの活性化タイミングをライトワード線WWLよりも遅らせることによって、磁化困難軸に沿った方向のデータ書込磁界を発生させるデータ書込電流をライトワード線WWLに流して、磁化困難軸領域108,109における磁化方向を一方向図24a,bにおいては上向きに揃えた後に、磁化容易軸に沿った方向のデータ書込磁界を発生させるデータ書込電流をビット線BLに供給することができる。この結果、図24a,bに示すように、書込データのレベル対応する、磁化容易軸に沿った一方向に、磁化容易軸領域107を一様に磁化して、データ記憶に望ましい磁化状態を得ることができる。これに対して、ライトワード線WWLとコラム選択線CSLとをほぼ同時に活性化、あるいはコラム選択線CSLをライトワード線WWLよりも早く活性化した場合には、自由磁気層が多安定状態に陥り、図24c,d,eに示すように、磁化の方向は、望ましい安定状態以外の不揃いな中間状態となってしまう。この結果、データ書込後における自由磁気層の磁化方向は、図24aもしくはbに示されるような、想定されている向きに揃わなくなる。したがって、データが書込まれたメモリセルにおいて、記憶データレベルの違いに応じた所望の電気抵抗差が確保できず、誤動作の原因となってMRAMデバイスの動作安定性が損なわれる。すなわち、実施の形態2に示すような、磁化困難軸方向に沿った磁界を発生させるデータ書込電流を流した後に、磁化容易軸方向に沿った磁界を発生させるデータ書込電流を流すように、データ書込電流の供給開始タイミングを段階的に設定することによって、メモリセルの磁気特性を考慮してデータ書込を安定的に実行できる。また、選択列に対応するビット線に着目すれば、コラム選択クロック/CSの活性化タイミングをデータ読出時とデータ書込時とで切替えることで、データ書込動作が開始されてからデータ書込電流が流れるまでの時間図19におけるts~t3は、データ読出動作が開始されてからセンス電流が流れるまでの時間図19におけるts~t0よりも長く設定される。すなわち、データ書込時には意図的にデータ書込電流の供給タイミングを遅らせる一方で、データ読出時には最速のタイミングでセンス電流の供給を開始することによって、安定的なデータ書込と高速なデータ読出とを両立することができる。なお、図16においては、図14に示した実施の形態1の変形例4に従う構成をべースとして、実施の形態2に従うデータ書込電流の供給を行なうための構成について説明したが、メモリアレイおよびデータ読出に間連する周辺回路の構成に依存することなく、実施の形態2に従う構成を適用することが可能である。[実施の形態3]実施の形態3においては、データ書込電流を効率的に供給するための構成について説明する。図25は、メモリアレイ10およびその周辺回路の実施の形態3に従う構成を示す概念図である。図25を参照して、n行×m列に配列されるメモリセルMCを有するメモリアレイ10において、メモリセル行にそれぞれ対応して、リードワード線RWL1,RWL2,...およびライトワード線WWL1,WWL2,...がそれぞれ設けられる。また、メモリセル列にそれぞれ対応して、ビット線BL1~BLmおよびソース線SL1~SLmがそれぞれ設けられる。ワード線電流制御回路40は、メモリアレイ10を挟んでワード線ドライバ30と反対側の領域において、各ライトワード線WWLを接地電圧VSSと結合する。メモリアレイ10と隣接する領域に、リードワード線RWLおよびライトワード線WWLと同一方向に沿ってデータバスDBおよび/DBで構成されるデータバス対DBPが設けられる。メモリセル列にそれぞれ対応して、列選択を実行するためのコラム選択線CSL1~CSLm、ライトコラム選択線WCSL1~WCSLm、コラム選択ゲートCSG1~CSGmおよびライトコラム選択ゲートWCSG1~WCSGmが配置される。コラム選択ゲートCSG1~CSGmと、ライトコラム選択ゲートWCSG1~WCSGmとは、メモリアレイ10を挟んで互いに反対側の領域に配置される。以下において、ライトコラム選択線、コラム選択ゲートおよびライトコラム選択ゲートを総括的に表現する場合には、符号WCSL、CSGおよびWCSGを用いてそれぞれ表記することとし、特定のライトコラム選択線、コラム選択ゲートおよびライトコラム選択ゲートを示す場合には、これらの符号に添字を付してWCSL1、CSG1およびWCSG1のように表記することとする。データ書込時において、列デコーダ25は、コラムアドレスCAのデコード結果、すなわち列選択結果に応じて、コラム選択線CSL1~CSLmおよびライトコラム選択線WCSL1~WCSLmのうちの1本ずつをHレベルに活性化する。データ読出時においては、列選択結果に応じて、コラム選択線CSL1~CSLmのうちの1本が活性化される。すなわち、データ読出時においては、列選択結果にかかわらず、ライトコラム選択線WCSL1~WCSLmの各々は、非活性状態Lレベルに維持される。対応するコラム選択線CSLが活性化された場合において、コラム選択ゲートCSGは、対応するビット線BLおよびソース線SLを、データバスDBおよび/DBと結合する。この結果、データバスDBおよび/DBは、選択列に対応するビット線BLおよびソース線SLとそれぞれ電気的に結合される。ライトコラム選択ゲートWCSGは、対応するライトコラム選択線WCSLが活性化された場合において、対応するビット線BLおよびソース線SLの一端同士を電気的に結合する。データ書込時において、ワード線ドライバ30は、選択行に対応するライトワード線WWLを活性化して、データ書込電流を流す。さらに、データ書込回路51wは、データ書込電流を供給するために、データバスDBおよび/DBを、接地電圧VSSおよび電源電圧VDDの一方ずつに設定する。選択列において、ビット線BLおよびソース線SLは、コラム選択ゲートCSGによってデータバスDBおよび/DBと結合され、さらに、ビット線BLおよびソース線SLの一端同士は、ライトコラム選択ゲートWCSGによって結合される。この結果、データ書込回路51w~データバスDB~ビット線BL~ライトコラム選択ゲートWCSG~ソース線SL~データバス/DB~データ書込回路51wの往復電流パスを形成して、選択列に対応するビット線に対して、書込データレベルに応じた方向のデータ書込電流±Iwを流すことができる。このように、データ書込時においては、選択列に対応するビット線BLおよびソース線SLには互いに逆方向の電流が流されるが、ビット線BLおよびソース線SLを流れる電流によってそれぞれ生じる磁界は、磁気トンネル接合部MTJにおいて、同一方向となるように、ビット線BLおよびソース線SLの配置は考慮される。図26は、図25に示されるビット線およびソース線の配置を示す構造図である。図26を参照して、半導体主基板SUB上のp型領域PARにアクセストランジスタATRが形成される。アクセストランジスタATRは、n型領域であるソース/ドレイン領域110,120とゲート130とを有する。ソース/ドレイン領域110は、第1の金属配線層M1に形成されたソース線SLと結合される。ビット線BLは、第2の金属配線層M2に形成され、磁気トンネル接合部MTJと結合される。ライトワード線WWLは、第3の金属配線層M3に形成される。ライトワード線WWLおよびビット線BLは、データ書込時において所定値以上の大きさの磁界を発生させるためのデータ書込電流を流す必要がある。したがって、ビット線BLおよびライトワード線WWLは金属配線を用いて形成される。一方、リードワード線RWLは、アクセストランジスタATRのゲート電圧を制御するために設けられるものであり、電流を積極的に流す必要はない。したがって、集積度を高める観点から、リードワード線RWLは、独立した金属配線層を新たに設けることなく、ゲート130と同一の配線層において、ポリシリコン層やポリサイド構造などを用いて形成される。アクセストランジスタATRのソース/ドレイン領域120は、コンタクトホールに形成された金属膜150、第1金属配線層M1およびバリアメタル140を介して、磁気トンネル接合部MTJと電気的に結合される。バリアメタル140は、磁気トンネル接合部MTJと金属配線との間を電気的に結合するために設けられる緩衝材である。このように、ビット線BLおよびソース線SLは、異なる金属配線層を用いて、磁気トンネル接合部MTJを上下方向に挟むように形成される。したがって、データ書込時において、ビット線BLおよびソース線SLをそれぞれ流れる互いに逆方向の電流によって磁気トンネル接合部MTJに生じる磁界は、互いに強め合う方向に作用する。これにより、データ書込時において、ビット線BLを流れるデータ書込電流を低減することができる。これにより、データ書込時における低消費電力化、ビット線電流密度の低下による信頼性の向上および隣接セルに対する磁界ノイズの抑制を行なうことができる。再び図25を参照して、データ読出回路54rは、データバスDBに対応して設けられるデータ読出回路51rに加えて、データバス/DBに対応して設けられる、プリチャージトランジスタ59aおよび駆動トランジスタ59bとを有する。データ読出回路51rの構成は、図3に示したとおりであるので、詳細な説明は繰り返さない。データ読出回路51rは、データ読出前にデータバスDBを電源電圧VDDにプリチャージする。データバス/DBも、データバスDBと同様のタイミングで、プリチャージトランジスタ59aによって電源電圧VDDにプリチャージされる。同様に、各ビット線BLも、データ読出前において、電源電圧VDDにプリチャージされる。データ読出時には、プリチャージトランジスタ59aがオフする一方で、制御信号REに応答して駆動トランジスタ59bがオンする。また、各ライトコラム選択ゲートWCSGはオフされる。選択列に対応するコラム選択ゲートCSGによって、データバスDBおよび/DBが、選択列のビット線BLおよびソース線SLと結合されると、ソース線SLが接地電圧VSSに駆動されて、選択メモリセルと結合されたデータバスDBには、図4に示したのと同様の電圧変化が生じる。この結果、実施の形態1と同様のデータ読出を実行することができる。なお、データバスDBのプリチャージ電圧を接地電圧VSSとするともに、データ読出時に選択列のビット線BLおよびソース線SLを電源電圧VDDに駆動してデータ読出を実行することも可能である。この場合には、データ読出回路54rにおいて、データ読出回路51rに代えて図6に示したデータ読出回路52rを配置するとともに、プリチャージトランジスタ59aを接地電圧VSSとデータバス/DBとの間に配置し、さらに駆動トランジスタ59bを電源電圧VDDとデータバス/DBとの間に配置すればよい。この際には、プリチャージトランジスタ59aおよび駆動トランジスタ59bは、N型およびP型のMOSトランジスタを用いることが望ましい。[実施の形態3の変形例1]図27は、メモリアレイ10およびその周辺回路の実施の形態3の変形例1に従う構成を示す概念図である。図27を参照して、n行×m列に配列されるメモリセルMCを有するメモリアレイ10において、各メモリセル行に対応して、リードワード線RWL、ライトワード線WWLおよびソース線SLが設けられる。また、各メモリセル列に対応して、ビット線BLが設けられる。図27には、第1行と、第1、2およびm列とに対応する、ライトワード線WWL1、リードワード線RWL1、ソース線SL1と、ビット線BL1,BL2,BLmと、これらに対応する一部のメモリセルが代表的に示される。各ソース線SLは、ワード線ドライバ30側の一端において、接地電圧VSSと結合される。また、各ソース線SLの他端は、同一行に対応するライトワード線WWLと、メモリアレイ10を挟んでワード線ドライバ30と反対側の領域において電気的に結合される。また、メモリアレイ10を挟んでワード線ドライバ30と反対側の領域において、各ライトワード線WWLを接地電圧VSSと結合するためのワード線電流制御回路40の配置は省略される。データ書込時において、ワード線ドライバ30は、選択行に対応するライトワード線WWLをHレベル電源電圧VDDに活性化する。したがって、選択行において、ワード線ドライバ30~ライトワード線WWL~結合部ワード線ドライバ30の反対側~ソース線SL~接地電圧VSSワード線ドライバ30側の往復電流パスを形成して、ライトワード線WWLに一定方向のデータ書込電流Ipが流される。このように、データ書込時においては、選択行に対応するライトワード線WWLおよびソース線SLには互いに逆方向の電流が流されるが、ライトワード線WWLLおよびソース線SLを流れる電流によってそれぞれ生じる磁界は、磁気トンネル接合部MTJにおいて、同一方向となるように、ライトワード線WWLおよびソース線SLの配置は考慮される。図28は、図27に示されるライトワード線およびソース線の配置を示す構造図である。図28を参照して、アクセストランジスタATR、磁気トンネル接合部MTJ,ソース線SL、ビット線BL、ライトワード線WWLおよびリードワード線RWLは、図26と同様に配置される。したがって、ライトワード線WWLおよびソース線SLは、異なる金属配線層を用いて、磁気トンネル接合部MTJを上下方向に挟むように形成される。この結果、データ書込時において、ライトワード線WWLおよびソース線SLをそれぞれ流れる互いに逆方向の電流によって磁気トンネル接合部MTJに生じる磁界は、互いに強め合う方向に作用する。これにより、データ書込時において、ライトワード線WWLを流れるデータ書込電流を低減することができる。これにより、データ書込時における低消費電力化、ライトワード線電流密度の低下による信頼性の向上および隣接セルに対する磁界ノイズの抑制を行なうことができる。再び図27を参照して、メモリアレイ10を挟んで互いに反対側の領域において、リードワード線RWLおよびライトワード線WWLと同一方向に沿って、データバスDBおよび/DBが設けられる。コラム選択ゲートCSGは、データバスDBとビット線BLの各々との間に配置される。ライトコラム選択ゲートWCSGは、データバス/DBとビット線BLの各々との間に配置される。コラム選択ゲートCSGおよびライトコラム選択ゲートWCSGは、対応するコラム選択線CSLおよびライトコラム選択線WCSLの活性化にそれぞれ応答してオンする。データ書込時において、選択列にビット線BLは、データバスDBおよび/DBの間に電気的に結合される。データ書込回路51wは、データ書込電流を供給するために、データバスDBおよび/DBを、接地電圧VSSおよび電源電圧VDDの一方ずつに設定する。この結果、選択列に対応するビット線に対して、書込データレベルに応じた方向のデータ書込電流±Iwを流すことができる。データ読出回路55rは、データバスDBの電圧変化に基づいて読出データDOUTを生成する。図29は、データ読出回路55rの構成を示す回路図である。図29を参照して、データ読出回路55rは、データ読出時において活性化される制御信号REに応答して動作する。データ読出回路55rは、電源電圧VDDを受けてノードNs1およびNs2に一定電流をそれぞれ供給するための電流源161および162と、ノードNs1とデータバスDBとの間に電気的に結合されるN型MOSトランジスタ163と、ノードNs2と接地電圧VSSとの間に直列に結合される、N型MOSトランジスタ164および抵抗168と、ノードNs1およびNs2の間の電圧レベル差を増幅して読出データDOUTを出力する増幅器165とを有する。トランジスタ163および164のゲートには、所定電圧Vrが与えられる。電流源161および162の供給電流量および所定電圧Vrは、センス電流Isの設計値に応じて設定される。抵抗166および167は、ノードNs1およびNs2を接地電圧VSSにプルダウンするために設けられる。このような構成とすることにより、データ読出回路55rは、データ読出時において、データバスDBに一定のセンス電流Isを供給する。データ読出時においては、各ライトコラム選択ゲートWCSGはオフされるので、データ読出回路55rと接地電圧VSSとの間に形成される、データ読出回路55r~データバスDB~コラム選択ゲートCSG~ビット線BL~選択メモリセル~ソース線SL~接地電圧VSSの電流パスにセンス電流Isが流される。これに応じて、選択メモリセルの記憶データレベルに応じて発生するビット線BLの電圧変化を、ノードNs1に伝達することができる。抵抗168の電気抵抗値Rrefを、図8し示したダミー抵抗MTJdと同様に設計することによって、参照電圧VREFをノードNs2に生成することができる。したがって、データ読出回路55rは、ノードNs1およびNs2の電圧差を増幅することによって、選択メモリセルの記憶データレベルを読出すことができる。[実施の形態3の変形例2]図30は、メモリアレイ10およびその周辺回路の実施の形態3の変形例2に従う構成を示す概念図である。図30を参照して、実施の形態3の変形例2に従う構成においては、ライトワード線WWLによって、データ読出時におけるソース線SLの機能が兼ねられる。ライトワード線WWLの各々は、ワード線電流制御回路40によって、接地電圧VSSと結合される。また、ワード線ドライバ30は、データ読出時において、各ライトワード線WWLの一端側を接地電圧VSSと結合して、それらの非活性状態Lレベルを維持する。したがって、ソース線SLの配置を省略しても、選択行に属するメモリセルをビット線BL1~BLmのそれぞれと接地電圧VSSとの間に電気的に結合して、図27と同様のデータ読出を実行することができる。この結果、配線数の削減によって、デバイスの小型化および製造プロセスの簡易化が図られる。データ書込時においては、ワード線ドライバ30は、図25の場合と同様に、ライトワード線WWLの一端側を電源電圧VDDと結合して活性化する。活性化されたライトワード線WWLには、ワード線ドライバ30からワード線電流制御回路40に向かう方向にデータ書込電流が流される。ビット線BLに対するデータ書込電流の供給は、図27と同様に配置された、データ書込回路51w、コラム選択ゲートCSG、ライトコラム選択ゲートWCSGおよびデータバスDB,/DBによって、実施の形態3の変形例1と同様に実行される。[実施の形態3の変形例3]図31は、メモリアレイ10およびその周辺回路の実施の形態3の変形例3に従う構成を示す概念図である。図31を参照して、実施の形態3の変形例3に従う構成においては、図30に示した構成に加えて、各ライトワード線WWLに対応して、複数の他のライトワード線との間に結合される、ライトワード線結合スイッチが配置される。図31に示す構成においては、一例として、隣接する2本のライトワード線WWLの間ごとにライトワード線結合スイッチが配置される。すなわち、代表的に例示される第j行目のライトワード線WWLjに対しては、隣接するライトワード線WWLj-1およびWWLj1との間に、ライトワード線結合スイッチ210-jおよび210-j1が配置される。さらに、メモリアレイ10を挟んでワード線ドライバ30と反対側の領域において、各ライトワード線WWLを接地電圧VSSと結合するためのワード線電流制御回路40の配置は省略される。各ライトワード線結合スイッチは、自らが結合される2本のライトワード線のうちのいずれか一方が選択行に相当する場合にオンする。たとえば、ライトワード線結合スイッチ210-jは、論理ゲート212-jの出力がHレベルとなった場合にオンする。論理ゲート212-jは、第j-1行および第j行が、データ書込時に選択された場合にそれぞれ活性化Hレベルされるライトロウデコード信号WRDj-1およびWRDjの間のOR論理演算結果を出力する。この結果、ライトワード線結合スイッチ210-jは、データ書込時に第j-1行もしくは第j行が選択されたときに、ライトワード線WWLjとWWLj-1とを電気的に結合する。互いに隣接する2本ずつのライトワード線WWLの間に、同様のライトワード線結合スイッチが配置される。したがって、たとえば第j行がデータ書込時に選択された場合には、ライトワード線WWLjは、ライトワード線WWLj-1およびWWLj1と電気的に結合される。選択行に対応するライトワード線WWLjは、ワード線ドライバ30によって活性化されて、その一端側が電源電圧VDDと結合される。一方、ライトワード線WWLj-1およびWWLj1は、非選択行に対応しているので、それぞれの一端側は、ワード線ドライバ30によって接地電圧VSSと結合される。。したがって、選択行のライトワード線WWLjを流れるデータ書込電流Ipのリターンパスを、非選択行のライトワード線WWLj-1およびWWLj1を用いて形成することができる。すなわち、非選択行のライトワード線WWLj-1およびWWLj1の各々には、-Ip/2ずつのリターン電流が流される。このように、選択行に対応するライトワード線と、非選択行に対応する複数本のワード線とを、メモリアレイ10を挟んでワード線ドライバ30と反対側の領域で電気的に結合することによって、データ書込電流Ipのリターンパスを形成する。このとき、非選択行のライトワード線によって、選択メモリセルに印加される磁界は、図27においてソース線SLによって生じる磁界と同様に、選択行のライトワード線によって選択メモリセルに印加される磁界と強め合う。反対に、非選択行のメモリセルにおいては、選択行および非選択行にそれぞれ対応するライトワード線によって印加される磁界同士は、互いに打ち消し合う。この結果、データ書込時において、ライトワード線WWLを流れるデータ書込電流を低減することができる。これにより、データ書込時における低消費電力化、ライトワード線電流密度の低下による信頼性の向上および隣接セルに対する磁界ノイズの抑制を行なうことができる。また、非選択のライトワード線WWLを複数本用いて、データ書込電流Ipのリターンパスを形成することによって、非選択行のライトワード線WWLの各々に流れるリターン電流を、対応する非選択行のメモリセルに対して誤ったデータ書込を行なうことがないレベルに抑制することができる。なお、図31においては、各ライトワード線WWLに対して、隣接する2本のライトワード線のそれぞれとの間にライトワード線結合スイッチを結合する構成を例示したが、ライトワード線結合スイッチは、他の任意のライトワード線WWLとの間に配置することができる。[実施の形態3の変形例4]図32は、メモリアレイ10およびその周辺回路の実施の形態3の変形例4に従う構成を示す概念図である。図32を参照して、実施の形態3の変形例4に従う構成においては、ライトワード線WWLおよびソース線SLが独立に配置される構成が示される。ソース線SLは、メモリセル行にそれぞれ対応して配置され、ワード線ドライバ30側の一端が接地電圧VSSと結合される。さらに、ライトワード線結合スイッチは、各ライトワード線WWLに対応して、他の行に属する少なくとも1本のソース線SLとの間に配置される。ライトワード線結合スイッチは、メモリアレイ10を挟んでワード線ドライバ30と反対側の領域に配置される。図32においては、一例として、各ライトワード線WWLに対応して、隣接する2つの行にそれぞれ対応する2本のソース線SLとの間にライトワード線結合スイッチが配置される。すなわち、代表的に例示される第j行目のライトワード線WWLjに対しては、隣接するメモリセル行のソース線SLj-1およびSLj1との間に、それぞれ電気的に結合されるライトワード線結合スイッチ220-jおよび221-jが配置される。さらに、メモリアレイ10を挟んでワード線ドライバ30と反対側の領域において、各ライトワード線WWLを接地電圧VSSと結合するためのワード線電流制御回路40の配置は省略される。各ライトワード線結合スイッチは、対応するライトワード線WWLが選択される場合にオンする。たとえば、ライトワード線結合スイッチ220-jおよび221-jは、ライトロウデコード信号WRDjの活性化に応答してオンする。他のライトワード線WWLの各々に対しても、同様のライトワード線結合スイッチが配置される。したがって、たとえば第j行がデータ書込時に選択された場合には、ライトワード線WWLjは、ソース線SLj-1およびSLj1と電気的に結合される。選択行に対応するライトワード線WWLjは、ワード線ドライバ30によって活性化されて、その一端側が電源電圧VDDと結合される。一方、ソース線SLj-1およびSLj1は、ワード線ドライバ30側の一端が接地電圧VSSと結合されている。したがって、選択行のライトワード線WWLjを流れるデータ書込電流Ipのリターンパスを、他のメモリセル行に対応するソース線SLj-1およびSLj1を用いて形成することができる。すなわち、ソース線SLj-1およびSLj1の各々には、-Ip/2ずつのリターン電流が流される。このように、選択行に対応するライトワード線と、非選択行に対応する複数本のソース線とを、メモリアレイ10を挟んでワード線ドライバ30と反対側の領域で電気的に結合することによって、データ書込電流Ipのリターンパスを形成する。このとき、非選択行に対応するソース線によって選択メモリセルに印加される磁界は、選択行のライトワード線によって選択メモリセルに印加される磁界と強め合う。反対に、非選択行のメモリセルにおいては、選択行のライトワード線および当該非選択行のソース線によってそれぞれ印加される磁界同士は、互いに打ち消し合う。この結果、実施の形態3の変形例3と同様に、データ書込時における低消費電力化、ライトワード線電流密度の低下による信頼性の向上および隣接セルに対する磁界ノイズの抑制を図ることができる。また、他のメモリセル行に対応するソース線SLを複数本用いて、データ書込電流Ipのリターンパスを形成することにより、ソース線SLの各々を流れるリターン電流を、対応する非選択行のメモリセルに対して誤ったデータ書込を行なうことがないレベルに抑制することができる。なお、図32においては、各ライトワード線WWLに対して、隣接行のソース線のそれぞれとの間にライトワード線結合スイッチを結合する構成を例示したが、ライトワード線結合スイッチは、他の任意のソース線SLとの間に配置することができる。[実施の形態4]実施の形態4においては、ダミーメモリセルを用いたデータ読出において消費電力を低減する構成について説明する。図33は、メモリアレイ10およびその周辺回路の実施の形態4に従う構成を示す概念図である。図33においては、データ読出に関連する構成が主に示される。図33を参照して、メモリアレイ10においては、各メモリセル行に対応してリードワード線RWLおよびライトワード線WWLが配置され、各メモリセル列に対応して、ビット線BLおよび/BLが配置される。各メモリセルMCは、対応するリードワード線RWLが活性化された場合に、アクセストランジスタATRのオンに応答して、対応するビット線BLと接地電圧VSSとの間に電気的に結合される。図33には、第1行および第2行と、第1、2、3およびm列とに対応する、ライトワード線WWL1,WWL2、リードワード線RWL1,RWL2およびビット線BL1,BL2,BL3,BLmおよびこれらに対応するメモリセルの一部が代表的に示される。メモリアレイ10と隣接する領域に、リードワード線RWLおよびライトワード線WWLと同一方向に沿って、データバス対を構成するデータバスDBおよび/DBが配置される。メモリセル列にそれぞれ対応して、コラム選択ゲートCSG1~CSGmがそれぞれ配置される。各コラム選択ゲートCSGは、対応するコラム選択線CSLの活性化に応答してオンして、対応するビット線BLおよび/BLとデータバスDBおよび/DBとをそれぞれ電気的に結合する。この結果、データ読出時において、選択メモリセルは、データバスDBと接地電圧VSSとの間に電気的に結合される。さらに、メモリセル列にそれぞれ対応するm個のダミーメモリセルDMCが配置される。各ダミーメモリセルDMCの構成は、図8と同様であるので詳細な説明は繰り返さない。対応するコラム選択線CSLの活性化に応答して、ダミーアクセストランジスタATRdはオンする。ダミーアクセストランジスタATRdがオンしたダミーメモリセルは活性化されて、データバス/DBと接地電圧VSSとの間に電気的に結合される。したがって、データ読出時において、選択列に対応するダミーメモリセルDMCのみが活性化される。この結果、非選択列に対応するビット線/BLには充放電電流が生じないので、データ読出動作の低消費電力化を図ることができる。データ読出回路56rは、選択メモリセルと電気的に結合されたデータバスDBおよびダミーメモリセルDMCと電気的に結合されたデータバス/DBの電圧差を検知して、読出データDOUTを生成する。図34は、データ読出回路56rの構成を示す回路図である。図34を参照して、データ読出回路56rは、図9に示したデータ読出回路53rの構成に加えて、駆動トランジスタDTaおよびDTbをさらに含む。その他の部分の構成は、データ読出回路56rと同様であるので、詳細な説明は繰り返さない。駆動トランジスタDTaおよびDTbは、電源電圧VDDとデータバスDBおよび/DBとの間に、それぞれ電気的に結合される。駆動トランジスタDTaおよびDTbは、データ読出時にLレベルに活性化される制御信号/REに応答してオンオフする。したがって、データ読出時において、データバスDBおよび/DBの各々は、電源電圧VDDによって駆動される。図35は、実施の形態4に従うデータ読出動作を説明するタイミングチャートである。図35を参照して、データ読出前において、ビット線BL、/BLおよびデータバスDB,/DBは、接地電圧VSSにプリチャージされる。なお、各メモリセルにおいて、アクセストランジスタATRのソース側電圧は、接地電圧VSSに固定されている。時刻t0においてデータ読出動作が開始されて、選択メモリセルに対応するリードワード線RWLiおよびコラム選択線CSLjが活性化される。これに応答して、選択メモリセルおよび選択列に対応するダミーメモリセルは、データバスDBおよび/DBと接地電圧VSSとの間に,それぞれ電気的に結合される。したがって、データ読出回路56rによって電源電圧VDDに駆動されるデータバスDBおよび/DBと、選択メモリセルおよびダミーメモリセルDMCをそれぞれ介して電気的に結合される接地電圧VSSとの間に、センス電流が流される。この結果、電気的に結合されたメモリセルもしくはダミーメモリセルの電気抵抗値に応じた電圧変化がビット線BL,/BLおよびデータバスDB、/DBに生じる。したがって、実施の形態1の変形例2の場合と同様に、所定の時刻t1において、トリガパルスφrに応答して、データバスDBおよび/DBの電圧差を検知増幅することによって、選択メモリセルの記憶データを読出すことができる。したがって、ダミーメモリセルにおける消費電力を抑制した上で、信号マージンの大きいデータ読出を実行できる。なお、ビット線BL,/BLおよびデータバスDB、/DBを電源電圧で駆動するので、データバスDBおよび/DBが収束する電圧は互いに異なる。したがって、これらの収束した電圧同士を比較して、すなわちトリガパルスφrの活性化タイミングを、データバスDBおよび/DBの電圧の収束後に設定すれば、さらにデータ読出を安定化できる。また、ダミーメモリセルDMCを用いてデータ読出を正確に実行するためには、データ読出回路56rと接地電圧VSSとの間に形成される、選択メモリセルを含む第1の電流パスと、ダミーメモリセルDMCを含む第2の電流パスとの電気抵抗値が同様の値となるように、データバスDB,/DB、ビット線BL,/BLを設計する必要がある。[実施の形態4の変形例1]実施の形態4の変形例1においては、折返し型ビット線構成におけるダミーメモリセルの配置が示される。図36は、メモリアレイ10およびその周辺回路の実施の形態4の変形例1に従う構成を示す概念図である。図36を参照して、実施の形態4の変形例1に従う構成においては、ビット線BLおよび/BLの各々は、折返し型ビット線構成に基いて配置される。各メモリセル列において、メモリセルMCは、1行おきにビット線BLおよび/BLの一方と接地電圧VSSとの間に設けられる。具体的には、各メモリセルは、奇数行でははビット線BLと接地電圧VSSとの間に設けられ、偶数行ではビット線/BLと接地電圧VSSとの間に設けられる。ダミーメモリセルDMCは、各メモリセル列ごとに2個ずつ配置される。各メモリセル列において、2個のダミーメモリセルは、ビット線BLおよび/BLと接地電圧VSSとの間に、それぞれ電気的に結合される。各メモリセル列に対応して、コラム選択線CSLに応答してオンオフするコラム選択ゲートCSGが配置され、選択列対応するビット線BLおよび/BLは、データバスDBおよび/DBと電気的に結合される。さらに、メモリセル列にそれぞれ対応して、ダミーコラム選択ゲートCSGd1~CSGdmが配置される。ダミーコラム選択ゲートCSGd1は、制御信号RA0とコラム選択線CSL1の電圧レベルのAND論理演算結果を出力する論理ゲートLG1と、制御信号/RA0とコラム選択線CSL1の電圧レベルのAND論理演算結果を出力する論理ゲートLG2とを有する。制御信号RA0は、奇数行が選択された場合にHレベルに設定され、偶数行が選択された場合にLレベルに設定される。制御信号/RA0は、制御信号RA0と反対の信号レベルを有し、偶数行が選択された場合にHレベルに設定される。ビット線/BL1に対応するダミーメモリセル中のダミーアクセストランジスタATRdは、論理ゲートLG1の出力がHレベルに設定されたときにオンする。一方、ビット線BL1に対応するダミーメモリセル中のダミーアクセストランジスタATRdは、論理ゲートLG2の出力がHレベルに設定されたときにオンする。その他のダミーコラム選択ゲートCSGd2~CSGdmも同様の構成を有する。ダミーコラム選択ゲートCSGd1~CSGdmの各々は、対応するメモリセル列が選択された場合において、奇数列が選択されているときには、対応するビット線/BLと接地電圧VSSとの間に設けられたダミーメモリセルを活性化し、偶数列が選択されているときには、対応するビット線BLと接地電圧VSSとの間に設けられたダミーメモリセルを活性化する。したがって、選択メモリセル列のみにおいて、ダミーメモリセルが活性化される。この結果、奇数行が選択されたときには、データバスDBと接地電圧VSSとの間に選択メモリセルが電気的に結合される一方で、データバス/DBと接地電圧VSSとの間に選択されたダミーメモリセルDMCが電気的に結合される。また、偶数行が選択されたときには、データバス/DBと接地電圧VSSとの間に選択メモリセルが電気的に結合される一方で、データバスDBと接地電圧VSSとの間に選択されたダミーメモリセルDMCが電気的に結合される。データ読出回路56rは、データバスDBおよび/DBの電圧に基いて、実施の形態4と同様に読出データDOUTを生成する。このような構成とすることにより、電気的なノイズ耐性が高い折返し型ビット線構成に基くデータ読出を、ダミーメモリセルによる消費電力を抑制した上で実行することができる。なお、実施の形態4およびその変形例1においても、実施の形態1と同様に、データバスDBおよび/DBを電源電圧VDDでプリチャージした後に、データ読出時において、データバスDBおよび/DBを電源電圧VDDと切離して、データ読出を実行することも可能である。この場合には、図3に示されるデータ読出回路51rにおいて、データバス/DBに対しても、データバスDBに対応するプリチャージトランジスタPTaおよびトランスファーゲートTGaが同様に配置された構成のデータ読出回路を、図33および図36中のデータ読出回路56rに代えて適用すればよい。このような構成とした場合には、データ読出時において、図4に示される、記憶データレベルがHレベルの場合におけるデータバスDBの電圧変化速度と、記憶データレベルがLレベルの場合におけるデータバスDBの電圧変化速度との中間的な速度で、ダミーメモリセルDMCと電気的に結合されたデータバス/DBの電圧は変化する。したがって、所定のタイミングにおいて、データバスDBおよび/DBの電圧を比較することによって、実施の形態1と同様のデータ読出が実行できる。[実施の形態4の変形例2]実施の形態4の変形例2においては、開放型ビット線構成におけるダミーメモリセルの配置が示される。図37は、メモリアレイ10およびその周辺回路の実施の形態4の変形例2に従う構成を示す概念図である。図37を参照して、メモリアレイ10は、図11の構成と同様に、2つのメモリマットMTaおよびMTbに分割される。メモリマットMTaにおいては、メモリセル行にそれぞれ対応してリードワード線RWL1a,RWL2a,...およびライトワード線WWL1a,WWL2a,...が配置される。同様に、メモリマットMTbにおいては、メモリセル行にそれぞれ対応してリードワード線RWL1b,RWL2b,...およびライトワード線WWL1b,WWL2b,...が配置される。各メモリセルMCは、対応するリードワード線RWLが活性化された場合に、アクセストランジスタATRのオンに応答して、対応するビット線BLと接地電圧VSSとの間に電気的に結合される。メモリマットMTaおよびMTbのいずれか一方において、選択メモリセルが属する1つの選択行が指定され、データ読出時において選択行に対応するリードワード線RWLが活性化される。一方、コラム選択線CSLは、メモリマットMTaおよびMTbによって共有され、選択列に対応する1本のコラム選択線CSLが選択的にHレベルに活性化される。選択メモリセルがメモリマットMTaに属する場合には、制御信号RAxがHレベルに設定され、制御信号/RAxがLレベルに設定される。反対に、選択メモリセルがメモリマットMTbに属する場合には、制御信号/RAxはHレベルに設定される。メモリマットMTaおよびMTbの各々には、メモリセル列のそれぞれに対応して同数ずつのビット線がいわゆる開放型ビット線構成に基づいて配置される。図37においても、メモリマットMTaに配置されるビット線をBL1,BL2,と表記し、メモリマットMTbに配置されるビット線を/BL1,/BL2,と表記する。メモリマットMTaおよびMTbの各々において、1つのダミー行を形成するように複数のダミーメモリセルDMCが配置される。メモリマットMTaに配置される複数のダミーメモリセルは、ビット線BL1~BLmと接地電圧VSSとの間にそれぞれ設けられる。同様に、メモリマットMTbに配置される複数のダミーメモリセルは、ビット線/BL1~/BLmと接地電圧VSSとの間にそれぞれ設けられる。メモリマットMTaにおいては、データバスDBとビット線BL1,BL2,と間に、対応するコラム選択線CSLに応答してオンオフするコラム選択ゲートCSG1a,CSG2a,がそれぞれ配置される。同様に、メモリマットMTbにおいては、データバス/DBとビット線/BL1,/BL2,と間に、対応するコラム選択線CSLに応答してオンオフするコラム選択ゲートCSG1b,CSG2b,がそれぞれ配置される。したがって、選択列に対応するビット線BLメモリマットMTaおよび/BLメモリマットMTbは、データバスDBおよび/DBとそれぞれ電気的に結合される。さらに、メモリマットMTaにおいて、メモリセル列にそれぞれ対応してダミーコラム選択ゲートCSGd1a、CSGd2a、が配置され、メモリマットMTbにおいて、メモリセル列にそれぞれ対応してダミーコラム選択ゲートCSGd1b、CSGd2b、が配置される。ダミーコラム選択ゲートCSGd1aは、対応するコラム選択線CSL1および制御信号RAxの電圧レベルのAND論理演算結果を出力する論理ゲートによって構成される。その他のメモリセル列に対応して配置される、ダミーコラム選択ゲートCSGd2a,も同様に構成される。一方、ダミーコラム選択ゲートCSGd1bは、対応するコラム選択線CSL1および制御信号/RAxの電圧レベルのAND論理演算結果を出力する論理ゲートによって構成される。その他のメモリセル列に対応して配置される、ダミーコラム選択ゲートCSGd2b,も同様に構成される。メモリマットMTaに対応するダミーコラム選択ゲートの各々は、対応するメモリセル列が選択された場合において、メモリマットMTaが選択されているときに、対応するビット線BLと接地電圧VSSとの間に設けられたダミーメモリセルを活性化する。同様に、メモリマットMTbに対応するダミーコラム選択ゲートの各々は、対応するメモリセル列が選択された場合において、メモリマットMTbが選択されているときに、対応するビット線/BLと接地電圧VSSとの間に設けられたダミーメモリセルを活性化する。したがって、選択されたメモリマットの選択メモリセル列に対応するダミーメモリセルのみが活性化される。この結果、メモリマットMTaが選択されたときには、データバスDBと接地電圧VSSとの間に選択メモリセルが電気的に結合される一方で、データバス/DBと接地電圧VSSとの間に選択されたダミーメモリセルDMCが電気的に結合される。また、メモリマットMTbが選択されたときには、データバス/DBと接地電圧VSSとの間に選択メモリセルが電気的に結合される一方で、データバスDBと接地電圧VSSとの間に選択されたダミーメモリセルDMCが電気的に結合される。データ読出回路56rは、データバスDBおよび/DBの電圧に基いて、実施の形態4と同様に読出データDOUTを生成する。このような構成とすることにより、開放型ビット線構成に基いたデータ読出を、ダミーメモリセルにおける消費電力を抑制した上で実行することができる。[実施の形態4の変形例3]実施の形態4の変形例3においては、実施の形態4の変形例2と、実施の形態1とを組み合わせた構成が示される。図38は、メモリアレイ10およびその周辺回路の実施の形態4の変形例3に従う構成を示す概念図である。図38を参照して、実施の形態4の変形例3に従う構成においては、図37に示される構成と比較して、メモリマットMTaおよびMTbの各々において、各メモリセル列に対応してソース線SLが配置される点が異なる。各メモリセルMCおよびダミーメモリセルDMCは、対応するビット線BLおよびソース線SLの間に設けられる。さらに、各ビット線BLおよび各ソース線SLに対応して、実施の形態1の変形例1と同様のビット線駆動ゲートBCSGbおよびソース線駆動ゲートSCSGbがそれぞれ配置される。これに対応して、データ読出回路56rに代えて、図9に示したデータ読出回路53rが設けられる。このような構成とすることにより、実施の形態4の変形例2に従う構成によって享受される効果に加えて、実施の形態1で説明した低消費電力化およびデータ読出マージンの向上を図ることができる。なお、ビット線駆動ゲートBCSGbおよびソース線駆動ゲートSCSGbに代えて、図2に示したビット線駆動ゲートBCSGaおよびソース線駆動ゲートSCSGaを配置することも可能である。また、実施の形態4およびその変形例1の構成に対しても、ソース線SL、ビット線選択ゲートBCSGaもしくはBCSGb、およびソース線選択ゲートSCSGaもしくはSCSGbをさらに配置して、実施の形態1と同様の効果をさらに享受することも可能である。また、実施の形態1に示されるような、ソース線SLをデータ読出時に接地電圧VSSに駆動する構成では、データバスDBを電源電圧VDDに駆動して、センス電流データ読出電流を積極的に流すようなデータ読出を行なうこともできる。同様に、実施の形態1の変形例、ならびに実施の形態2、3、4およびこれらの変形例に示されるような、データ読出時にソース線SLが電源電圧VDDに駆動される構成では、データバスDBを接地電圧VSSに駆動して、センス電流データ読出電流を積極的に流すようなデータ読出を行なうことも可能である。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"