メモリセルと、前記メモリセルの第一端子が接続されたビット線と、前記ビット線に接続され、読み出し時に前記ビット線を特定の電位にプリチャージするプリチャージ回路と、前記メモリセルから読み出したデータ、または前記メモリセルへの書き込みデータを一時的に保持する容量素子を有するデータ保持回路と、前記データ保持回路で保持しているデータの反転データを前記ビット線に出力する反転データ出力回路とを有し、前記データ保持回路は、トランジスタと前記容量素子が接続されたノードでデータを保持し、前記反転データ出力回路は、前記データ保持回路で保持しているデータの反転データの出力を制御する手段を有することを特徴とする半導体記憶装置。請求項1において、前記トランジスタは、酸化物半導体を含んで構成されることを特徴とする半導体記憶装置。メモリセルと、前記メモリセルの第一端子が接続されたビット線と、第一のトランジスタと、第二のトランジスタと、容量素子と、前記容量素子で保持しているデータの反転データを前記ビット線に出力する反転データ出力回路とを有し、前記第一のトランジスタの第一端子が第一の電源線に接続され、前記第一のトランジスタの第二端子が前記ビット線に接続され、前記第二のトランジスタの第一端子が前記ビット線に接続され、前記第二のトランジスタの第二端子が前記容量素子の第一端子に接続され、前記容量素子の第二端子は第二の電源線に接続され、前記反転データ出力回路は、前記容量素子で保持しているデータの反転データの出力を制御する手段を有することを特徴とする半導体記憶装置。メモリセルと、前記メモリセルの第一端子が接続されたビット線と、第一のトランジスタと、第二のトランジスタと、第三のトランジスタと、容量素子と、前記容量素子で保持しているデータの反転データを前記第三のトランジスタの第二端子に出力する反転データ出力回路とを有し、前記第一のトランジスタの第一端子が第一の電源線に接続され、前記第一のトランジスタの第二端子が前記ビット線に接続され、前記第三のトランジスタの第一端子が前記ビット線に接続され、前記第三のトランジスタの前記第二端子が前記第二のトランジスタの第一端子に接続され、前記第二のトランジスタの第二端子が前記容量素子の第一端子に接続され、前記容量素子の第二端子は第二の電源線に接続され、前記反転データ出力回路は、前記容量素子で保持しているデータの反転データの出力を制御する手段を有することを特徴とする半導体記憶装置。請求項3乃至4において、前記第二のトランジスタは、酸化物半導体を含んで構成されることを特徴とする半導体記憶装置。請求項3乃至5において、前記容量素子の電位レベルを特定の電位にリセットするリセット回路を有することを特徴とする半導体記憶装置。請求項6において、前記リセット回路は、酸化物半導体を含んで構成される第四のトランジスタで形成されることを特徴とする半導体記憶装置。アプリケーションによってはある領域のデータを別のメモリ領域にコピーしたい場合が生じる。従来の回路構成では、センスアンプラッチ回路に保持されているデータを使ってそのまま別のメモリに書き込みを行うと、反転したデータが書き込まれることになる。そのため、従来の回路構成では、いったんデータを外部装置にコピーをしてデータの反転処理をしてから、センスアンプラッチ回路に保持させて、再度メモリに書き込むという処理が必要であった。そのため、外部にデータの反転処理装置が必要になる上に、データをメモリ回路から読み出し、外部回路に転送し、データ反転処理をして、また書き込むといった膨大な時間のロスが生じるといった問題がある。ページ単位でのコピーをしたい場合これをコピーバックと言うなどは、ロスの時間は更に膨大になってしまう。本発明の一態様は、メモリデータを外部回路を用いずに、コピーを行う不揮発性半導体記憶装置を提供することを課題とする。または、本発明の一態様は、メモリデータのコピー時の動作時間のロスの大幅低減化を実現する不揮発性半導体記憶装置を提供することを課題とする。または、本発明の一態様は、メモリデータのコピーをページ単位で一括して行う不揮発性半導体記憶装置を提供することを課題とする。または、本発明の一態様は、低消費電力の不揮発性半導体記憶装置を提供することを課題とする。または、本発明の一態様は、回路面積の小さい不揮発性半導体記憶装置を提供することを課題とする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。本発明の一態様は、メモリセルと、メモリセルの第一端子が接続されたビット線と、ビット線に接続され、読み出し時にビット線を所定電位にプリチャージするプリチャージ回路と、メモリセルから読み出したデータ、もしくはメモリセルへの書き込みデータを一時的に保持する容量素子を有するデータ保持回路と、データ保持回路で保持しているデータの反転データをビット線に出力する反転データ出力回路とを有し、データ保持回路は、トランジスタと容量素子が接続されたノードでデータを保持し、反転データ出力回路は、データ保持回路で保持しているデータの反転データの出力を制御する手段を有することを特徴とする半導体記憶装置である。上記において、上記トランジスタは酸化物半導体を含んで構成されることを特徴とする。本発明の一態様は、メモリセルと、メモリセルの第一端子が接続されたビット線と、第一のトランジスタと、第二のトランジスタと、容量素子と、容量素子で保持しているデータの反転データをビット線に出力する反転データ出力回路とを有し、第一のトランジスタの第一端子が第一の電源線に接続され、第一のトランジスタの第二端子がビット線に接続され、第二のトランジスタの第一端子がビット線に接続され、第二端子が容量素子の第一端子に接続され、容量素子の第二端子は第二の電源線に接続され、反転データ出力回路は、容量素子で保持しているデータの反転データの出力を制御する手段を有することを特徴とする半導体記憶装置である。本発明の一態様は、メモリセルと、メモリセルの第一端子が接続されたビット線と、第一のトランジスタと、第二のトランジスタと、第三のトランジスタと、容量素子と、容量素子で保持しているデータの反転データをビット線に出力する反転データ出力回路とを有し、第一のトランジスタの第一端子が第一の電源線に接続され、第一のトランジスタの第二端子がビット線に接続され、第三のトランジスタの第一端子がビット線に接続され、第三のトランジスタの第二端子が第二のトランジスタの第一端子に接続され、第二のトランジスタの第二端子が容量素子の第一端子に接続され、容量素子の第二端子は第二の電源線に接続され、反転データ出力回路は、容量素子で保持しているデータの反転データの出力を制御する手段を有することを特徴とする半導体記憶装置である。上記において、第二のトランジスタは、酸化物半導体を含んで構成されることを特徴とする。また、上記において、半導体記憶装置は容量素子の電位レベルを所定電位にリセットするリセット回路を有することを特徴とする。また、上記において、リセット回路は、酸化物半導体を含んで構成される第四のトランジスタで形成されることを特徴とする。本発明の一態様は、メモリデータを外部回路を用いずに、コピーを行う半導体記憶装置を提供することが出来る。または、本発明の一態様は、メモリデータのコピー時の動作時間のロスの大幅低減化を実現する半導体記憶装置を提供することが出来る。または、本発明の一態様は、メモリデータのコピーをページ単位で一括して行う半導体記憶装置を提供することが出来る。または、本発明の一態様は、低消費電力の半導体記憶装置を提供することが出来る。または、本発明の一態様は、回路面積の小さい半導体記憶装置を提供することが出来る。以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。なお、ある一つの実施の形態の中で述べる内容一部の内容でもよいは、その実施の形態で述べる別の内容一部の内容でもよい、及び/又は、一つ若しくは複数の別の実施の形態で述べる内容一部の内容でもよいに対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。なお、ある一つの実施の形態において述べる図一部でもよいは、その図の別の部分、その実施の形態において述べる別の図一部でもよい、及び/又は、一つ若しくは複数の別の実施の形態において述べる図一部でもよいに対して、組み合わせることにより、さらに多くの図を構成させることが出来る。なお、本発明において、ひとつのトランジスタに含まれソースまたはドレインとして機能する二つの電極は、これらの電極間に生じる電位差によっていずれがソースとして機能するか、ドレインとして機能するかが決まる。そのため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、本明細書においては、ソース及びドレインとして機能する二つの電極を、それぞれ第一端子、第二端子、または、第一電極、第二電極、または、第一領域、第二領域と表記する場合がある。また、同一極性の複数のトランジスタを直列接続し、そのすべてのゲートが接続されている複数のトランジスタをマルチゲートトランジスタという。本発明においては、マルチゲートトランジスタをひとつのトランジスタと同等の機能するものとして、両端にあたる二つの電極を第一端子、第二端子、または、第一電極、第二電極、または、第一領域、第二領域とする場合がある。つまり、本発明に示されているトランジスタはひとつのトランジスタであってもよいし、マルチゲートトランジスタであってもよい。また、回路動作のためには、最低限二つの電位が必要である場合がある。本明細書では、一例としては、高電位電源をVDDとあらわし、低電位電源をVSSとあらわす。また、高電位側の電位レベルをH、H信号、H電位、H電圧、もしくはHレベル、低電位側の電位レベルをL、L信号、L電位、L電圧、もしくはLレベルとあらわす場合がある。本明細書ではこの二つの電位によって回路動作を説明する場合があるが、3つ以上の電位レベルを用いて動作させることも可能である。また、ある回路での高電位レベルは別の回路での高電位レベルとは異なる場合がある。低電位レベルについても同様である。また、ある動作での高電位レベルは別の動作での高電位レベルとは異なる場合がある。低電位レベルについても同様である。なお、本明細書等において、XとYとが接続されている、と明示的に記載する場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とを含むものとする。ここで、X、Yは、対象物例えば、装置、素子、回路、配線、電極、端子、導電膜、層、などであるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。XとYとが電気的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなどが、XとYとの間に1個以上接続されることが可能である。XとYとが機能的に接続されている場合の一例としては、XとYとの機能的な接続を可能とする回路例えば、論理回路インバータ、NAND回路、NOR回路など、信号変換回路D/A変換回路、A/D変換回路、ガンマ補正回路など、電位レベル変換回路電源回路昇圧回路、降圧回路など、信号の電位レベルを変えるレベルシフタ回路など、電圧源、電流源、切り替え回路、増幅回路信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など、信号生成回路、記憶回路、制御回路などが、XとYとの間に1個以上接続されることが可能である。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号がYへ伝達される場合は、XとYとは機能的に接続されているものとする。なお、XとYとが接続されている、と明示的に記載する場合は、XとYとが電気的に接続されている場合つまり、XとYとの間に別の素子又は別の回路を挟んで接続されている場合と、XとYとが機能的に接続されている場合つまり、XとYとの間に別の回路を挟んで機能的に接続されている場合と、XとYとが直接接続されている場合つまり、XとYとの間に別の素子又は別の回路を挟まずに接続されている場合とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。実施の形態1本発明における一態様の回路構成について図1を用いて説明する。図1に、トランジスタ101と反転データ出力回路118としてスリーステートインバータ回路102と容量素子103とを有するデータ保持回路107と、プリチャージ用トランジスタ117と、ビット線116と、メモリセルユニット112と、メモリセルユニット113とを示す。また、カラムゲート109と、カラムゲート制御線110と、データ信号線111とを示す。また、ノード106とノード108とを示す。トランジスタ101は、データ信号線111からカラムゲート109を介して転送されるメモリセルへの書き込みデータと、メモリセルから伝達される読み出しデータをノード106へ伝達、保持する役割を担う。図1ではトランジスタ101をnチャネル型トランジスタで示してあるが、pチャネル型トランジスタとすることも可能である。容量素子103は電荷を蓄える働きをする。ここで、容量素子103の容量値をC11、トランジスタ101のゲート容量値をC21と定義する。これら容量値の関係がC11<C21となってしまった場合、トランジスタ101をオン状態にして容量素子103に電荷を蓄え、充電が完了しトランジスタ101をオフ状態にすると容量素子103の電荷が、トランジスタ101のゲート容量に引っ張られノード106の電位が大きく低下してしまう恐れがあるので、C11>C21の関係となるようにすることが好ましい。また、容量素子103の一端は一定電位が供給される電源線に接続することが望ましい。反転データ出力回路118であるスリーステートインバータ回路102はノード106に保持されたデータの反転データをノード108に出力する役割を担う。ここでスリーステートインバータ回路とは、制御信号EN及びその反転信号を持つ反転制御信号ENBを入力することにより、活性及び非活性の制御が可能であるインバータ回路のことである。スリーステートインバータ回路102は活性状態では反転データを出力し、非活性状態ではハイインピーダンス状態となりデータの出力は行われない。スリーステートインバータ回路102の回路構成の一例を図2に示す。pチャネル型トランジスタ181とpチャネル型トランジスタ182とnチャネル型トランジスタ183とnチャネル型トランジスタ184が直列に接続されており、pチャネル型トランジスタ181の第一端子は高電位VDDを供給する配線に接続に接続されており、nチャネル型トランジスタ184の第二端子は低電位VSSを供給する配線に接続されている。pチャネル型トランジスタ182のゲート及びnチャネル型トランジスタ183のゲートには入力信号INが入力され、pチャネル型トランジスタ182の第二端子及びnチャネル型トランジスタ183の第一端子は出力端子となっている。また、pチャネル型トランジスタ181のゲートには制御信号ENが入力され、nチャネル型トランジスタ184のゲートには反転制御信号ENBが入力される。制御信号ENにL信号反転制御信号ENBにH信号を入力することで活性状態となり、反転データが出力される。制御信号ENにH信号反転制御信号ENBにL信号を入力することで非活性状態となり、データの出力はされない。スリーステートインバータ回路102は制御信号ENによりデータ保持回路107の出力データをメモリセルユニット114、または、データ信号線111へ伝達するか否かの制御を行う。高電位VDD及び低電位VSSは、書き込み動作または読み出し動作に応じて、電位レベルを変化させても良い。ビット線に接続されるメモリセルユニット114は、特に接続数の制約はない。また、メモリセルユニット114はNAND型メモリセル構造を用いてもよいし、NOR型メモリセル構造を用いた構成としてもよい。さらには、半導体記憶装置であれば特に回路構成は問わない。プリチャージ用トランジスタ117は、ビット線116の電位を所定の電位に充電する役割を担う。例えば、メモリセルからデータを読み出す前に、プリチャージを行うなどに用いられる。図1ではpチャネル型トランジスタで示してあるが、nチャネル型トランジスタとすることも可能である。従来の回路図19では、データ信号線207とデータ反転信号線208をFF回路203の入力端子と出力端子に接続し、FF回路203の2端子のデータが初期状態で不安定となるのを防いでいた。本実施の形態ではFF回路203の代わりにデータ保持回路107を用いる事でデータ信号線が1本削減できている。データ信号線111はカラムゲート109を介して、ノード108に接続されている。カラムゲート109はカラムゲート制御線110で導通、非導通が制御される。カラムゲート109は、図1ではnチャネル型トランジスタで示してあるが、pチャネル型トランジスタとすることも可能である。データ書き込み時は、データ信号線111からカラムゲート109を介して、データ保持回路107に一旦データを保持し、保持したデータを反転データ出力回路118から出力してビット線に伝達し、メモリセルに書き込む。ビット線に印加される電位が高電位の場合、メモリセルにはデータ1が記憶され、ビット線に印加される電位が低電位の場合、メモリセルにはデータ0が記憶される構成となっている場合がある。また、データ読み出し時には、メモリセルのデータを一旦データ保持回路107に保持し、保持したデータを反転データ出力回路118から出力し、更にカラムゲート109を介してデータ信号線111から外部回路に読み出す。メモリセルにデータ0が記憶されていればビット線は高電位となり、メモリセルにデータ1が記憶されていればビット線は低電位となる構成となっている場合がある。つまり、読み出し時と書き込み時では、ビット線の電位が逆転している関係となっている。但し、読み出し時と書き込み時では設定される電位レベルが異なる場合がある。本実施の構成とすることで、メモリセルユニットから読み出したデータをデータ保持回路107に保持し、その反転データをビット線116に出力することが可能となる。そのため、別のメモリセルに書き込むときに、外部回路にデータを転送しなくても、反転しないデータを書き込むことが可能となる。外部回路にデータを転送しないため、コピー処理の時間を短縮することが可能である。また、外部回路を用いないため、低消費電力化が可能である。なお、本明細書等においては、能動素子トランジスタ、ダイオードなど、受動素子容量素子、抵抗素子などなどが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子トランジスタ、ダイオードなど、受動素子容量素子、抵抗素子などなどが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。実施の形態2本発明における一態様の別の回路構成について図3、図4及び図5を用いて説明する。反転データ出力回路118として、スリーステートインバータ回路102の代わりに、図3に構成例を示す様にインバータ171とトランジスタ172を用いた構成としても良い。図3ではトランジスタ172はnチャネル型トランジスタで示してあるが、pチャネル型トランジスタとすることも可能である。インバータ171の出力側にトランジスタ172を配置するのが好ましい。トランジスタ172を制御することで、ノード106の信号の反転信号をノード108に出力するか否かを制御が可能である。スリーステートインバータ回路102では、制御信号ENと反転制御信号ENBを用いたが、トランジスタ172では制御する信号はひとつでよいため、回路の縮小と低消費電力化が可能となる。また、図4に示すように、反転データ出力回路118として、スリーステートインバータ回路102の出力端子にトランジスタ104を追加してもよい。トランジスタ104は、データ保持回路107の出力データをメモリセル、または、データ信号線111へ伝達するか否かの制御を行う。また、図4に示すように、データ保持回路107はリセット回路を有していてもよい。例えば、リセット回路としてトランジスタ105は、ノード106のデータをリセットする機能を有している。図4ではトランジスタ105はnチャネル型トランジスタで示してあるが、pチャネル型トランジスタとすることも可能である。また、図4では、容量素子103の第一端子をノード106に接続し、第二端子を低電位電源につないだ図を示したが、第二端子を高電位電源につないでもよい。また、トランジスタ105の第一端子をノード106に接続し、第二端子を低電位電源につないだ図を示したが、第二端子を高電位電源につないでもよい。リセット動作をデータ保持回路のノード106にデータを取り込む前に行うことで、毎回安定した動作が可能となる。また、図4に示すように、ビット線116とノード108の間に、伝達回路を有していてもよい。例えば、伝達回路115はnチャネル型トランジスタで形成できる。伝達回路115は、ビット線116とノード108の間を電気的に導通、非導通とすることが可能である。伝達回路115を入れることで、メモリセルアレイの動作と、センスアンプラッチ回路の動作を独立して行うことが可能となり、動作時間の短縮が図れる。図4では伝達回路115はnチャネル型トランジスタで示してあるが、pチャネル型トランジスタとすることも可能である。プリチャージ用トランジスタ117は、図5aもしくは図5bに示す接続としてもよい。図5aもしくは図5bに示す接続にすることで、プリチャージ用トランジスタ117を制御する信号が不要となる。回路の縮小及び低消費電力化が可能となる。図5ではプリチャージ用トランジスタ117はnチャネル型トランジスタで示してあるが、pチャネル型トランジスタとすることも可能である。なお、図1及び図4において、トランジスタ101、トランジスタ104及びトランジスタ105を後述する酸化物半導体を用いたトランジスタにすることで、トランジスタのオフリークが少ないためノード106の電位の保持がされやすくなる。実施の形態3本発明の一態様として用いることが出来るメモリセルユニットについて説明する。メモリセルユニットを構成するメモリ素子は不揮発性半導体記憶装置にて作製が可能である。一般的な不揮発性半導体記憶装置は、浮遊ゲートを有するMOSトランジスタからなるメモリセルをマトリクス状に配列することでメモリセルアレイを構成し、浮遊ゲートに電荷を蓄積することでMOSトランジスタのしきい値を変化させ、このしきい値の変化を情報として記録している。浮遊ゲートに電荷を蓄積するには、ワード線と基板に形成されたウェル間に高電界を形成することで、ウェルから絶縁膜を貫通する電流が流れ、結果浮遊ゲートに電荷が蓄積される。この貫通電流を利用した書き込みでは、絶縁膜の劣化が起こるため書き込み及び消去回数は数百回程度である。メモリとして同じアドレスに連続して書き込み及び消去を行うのではなく、アドレスを分散して使用するなどの対策を行ってもメモリとしての使用は数万回から数百万回が限界となる。そこで、浮遊ゲートを有するMOSトランジスタからなる不揮発性半導体記憶装置に変わり、酸化物半導体を用いて構成された半導体記憶装置では、書き込み及び消去にトンネル電流を用いないため絶縁膜の劣化は起こらず高い信頼性が得られる。また、トンネル電流を起こすために必要な高電圧を生成するチャージポンプ等の周辺回路が不要となる。また、高電圧が不要となり、低消費電力化に有効である。このような酸化物半導体を用いて構成された半導体記憶装置を、メモリセルユニットを構成するメモリ素子として用いることも出来る。酸化物半導体を用いた半導体記憶装置の基本的な回路構成およびその動作について、図6を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。はじめに、最も基本的な回路構成およびその動作について、図6を参照して説明する。図6A-1に示す半導体記憶装置において、第1の配線1stLineとトランジスタ160のソース電極またはドレイン電極とは、電気的に接続され、第2の配線2ndLineとトランジスタ160のドレイン電極またはソース電極とは、電気的に接続されている。また、第3の配線3rdLineとトランジスタ162のソース電極またはドレイン電極とは、電気的に接続され、第4の配線4thLineと、トランジスタ162のゲート電極とは、電気的に接続されている。そして、トランジスタ160のゲート電極と、トランジスタ162のドレイン電極またはソース電極は、容量素子164の電極の一方と電気的に接続され、第5の配線5thLineと、容量素子164の電極の他方は電気的に接続されている。ここで、トランジスタ162には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とすることで、トランジスタ160のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子164を有することにより、トランジスタ160のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。なお、トランジスタ160としては、その半導体材料については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。図6ではnチャネル型トランジスタで示してあるが、pチャネル型トランジスタとすることも可能である。また、図6Bに示すように、容量素子164を設けない構成とすることも可能である。図6A-1に示す半導体記憶装置では、トランジスタ160のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。はじめに、情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位が、トランジスタ160のゲート電極、および容量素子164の電極の一方に与えられる。すなわち、トランジスタ160のゲート電極には、所定の電荷が与えられる書き込み。ここでは、異なる二つの電位を与える電荷以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHというのいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極に与えられた電荷が保持される保持。トランジスタ162のオフ電流は極めて小さいため、トランジスタ160のゲート電極の電荷は長時間にわたって保持される。次に、情報の読み出しについて説明する。第1の配線に所定の電位定電位を与えた状態で、第5の配線に適切な電位読み出し電位を与えると、トランジスタ160のゲート電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジスタ160をnチャネル型とすると、トランジスタ160のゲート電極にQHが与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲート電極にQLが与えられている場合の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値とは、トランジスタ160をオン状態とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ160のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてQHが与えられた場合には、第5の配線の電位がV0>Vth_Hとなれば、トランジスタ160はオン状態となる。QLが与えられた場合には、第5の配線の電位がV0<Vth_Lとなっても、トランジスタ160はオフ状態のままである。このため、第2の配線の電位を見ることで、保持されている情報を読み出すことができる。なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないためには、トランジスタ160が並列に接続されている場合には、読み出しの対象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジスタ160がオフ状態となるような電位、つまり、Vth_Hより小さい電位を与えればよい。またトランジスタ160が直列に接続されている場合には、ゲート電極の状態にかかわらずトランジスタ160がオン状態となるような電位、つまり、Vth_Lより大きい電位を第5の配線に与えればよい。次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位新たな情報に係る電位が、トランジスタ160のゲート電極および容量素子164に与えられる。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極は、新たな情報に係る電荷が与えられた状態となる。このように、本実施の形態で示す半導体記憶装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体記憶装置の高速動作が実現される。なお、トランジスタ162のドレイン電極またはソース電極は、トランジスタ160のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、トランジスタ162のドレイン電極またはソース電極とトランジスタ160のゲート電極が電気的に接続される部位をノードFGと呼ぶ場合がある。トランジスタ162がオフの場合、当該ノードFGは絶縁体中に埋設されたと見ることができ、ノードFGには電荷が保持される。酸化物半導体を用いたトランジスタ162のオフ電流は、シリコン半導体で形成されるトランジスタの10万分の1以下であるため、トランジスタ162のリークによる、ノードFGに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ162により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。例えば、トランジスタ162の室温25°Cでのオフ電流が10zA1zAゼプトアンペアは1×10-21A以下であり、容量素子164の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。また、本実施の形態で示す半導体記憶装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜トンネル絶縁膜の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題が存在しない。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。図6A-1に示す半導体記憶装置は、当該半導体記憶装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図6A-2のように考えることが可能である。つまり、図6A-2では、トランジスタ160および容量素子164が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。R1およびC1は、それぞれ、容量素子164の抵抗値および容量値であり、抵抗値R1は、容量素子164を構成する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれ、トランジスタ160の抵抗値および容量値であり、抵抗値R2はトランジスタ160がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量の容量値に相当する。トランジスタ162がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値実効抵抗とも呼ぶをROSとすると、トランジスタ162のゲートリーク電流が十分に小さい条件において、R1およびR2が、R1≧ROS、R2≧ROSを満たす場合には、電荷の保持期間情報の保持期間ということもできるは、主としてトランジスタ162のオフ電流によって決定されることになる。逆に、当該条件を満たさない場合には、トランジスタ162のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ162のオフ電流以外のリーク電流例えば、ソース電極とゲート電極の間において生じるリーク電流等が大きいためである。このことから、本実施の形態において開示する半導体記憶装置は、R1≧ROS、およびR2≧ROSの関係を満たすものであることが望ましいといえる。一方で、C1とC2は、C1≧C2の関係を満たすことが望ましい。C1を大きくすることで、第5の配線によってノードFGの電位を制御する際に、第5の配線の電位を効率よくノードFGに与えることができるようになり、第5の配線に与える電位間例えば、読み出しの電位と、非読み出しの電位の電位差を低く抑えることができるためである。このように、上述の関係を満たすことで、より好適な半導体記憶装置を実現することが可能である。なお、R1およびR2は、トランジスタ160のゲート絶縁層や容量素子164の絶縁層によって制御される。C1およびC2についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。本実施の形態で示す半導体記憶装置においては、ノードFGが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードFGは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体記憶装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。一方、本実施の形態に係る半導体記憶装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。また、高電界が不要であり、大型の周辺回路昇圧回路などが不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差の最大値は、2段階1ビットの情報を書き込む場合、一つのメモリセルにおいて、5V以下、好ましくは3V以下とすることができる。さらに、容量素子164を構成する絶縁層の比誘電率εr1と、トランジスタ160を構成する絶縁層の比誘電率εr2とを異ならせる場合には、容量素子164を構成する絶縁層の面積S1と、トランジスタ160においてゲート容量を構成する絶縁層の面積S2とが、2S2≧S1望ましくはS2≧S1を満たしつつ、C1≧C2を実現することが容易である。すなわち、容量素子164を構成する絶縁層の面積を小さくしつつ、C1≧C2を実現することが容易である。具体的には、例えば、容量素子164を構成する絶縁層においては、酸化ハフニウムなどのhigh-k材料でなる膜、または酸化ハフニウムなどのhigh-k材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεr1を10以上、好ましくは15以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εr2=3~4とすることができる。このような構成を併せて用いることで、開示する発明に係る半導体記憶装置の、より一層の高集積化が可能である。以下、酸化物半導体を用いて構成された半導体記憶装置を、メモリセルユニットを構成するメモリ素子として用いて構成された、NAND型メモリセルユニットの回路構成の一例と動作原理について説明する。なお、酸化物半導体を用いたトランジスタを酸化物半導体トランジスタと表記する。図7に、NAND型メモリセルユニットの構成の一例を示す。電荷を保持するノードとなる第1~第8のフローティングノード341~348と、第1~第8の酸化物半導体トランジスタ321~328と、エンハンスメント型のnチャネル型トランジスタで構成された第1~第8の読み出し用トランジスタ311~318と、第1~第8の保持容量331~338からなる8個のメモリセル371~378が直列に8段接続され、一端がエンハンスメント型のnチャネル型トランジスタで構成された選択トランジスタ301を介してビット線300に接続され、他端が読み出し用トランジスタ318のソースにGNDが接続された構成となっている。各々メモリセルの制御信号は、選択ゲート線302と、第1~第8のワード線361~368と、第1~第8の酸化物半導体トランジスタ用ワード線351~358に接続されている。各々のメモリセル371~378はそれ自体が保持するデータに応じたしきい値を持っており、メモリセルがデータ0を保持している時には正のしきい値を持ち、メモリセルがデータ1を保持している時には負のしきい値を持つことになる。図10aは、NAND型メモリセルが8個直列に接続されて構成されたNAND型メモリセルユニットに対しセルをひとつだけ抜き出した回路図の一例で、図10bは、保持容量912に接続されたフローティングノード913にデータ1とデータ0を記録したときの読み出し用トランジスタ911のソースドレイン間電流Isdとワード線915に印加するVcの関係を示した図、図10cは、フローティングノード913にデータ1とデータ0を書き込んだ時の読み出し用トランジスタ911のしきい値分布を示した図である。以下、フローティングノード913に書き込むデータデータ0とデータ1と読み出し用トランジスタ911のしきい値の関係を図10a、図10b、図10cを用いて説明する。図10aのNAND型メモリセルに対し、データ0を書き込む場合、ソース線918には0V、ワード線915には0V、読み出し用トランジスタ911のドレイン端子917はハイインピーダンス状態、酸化物半導体トランジスタ用ワード線914には4.5V、ビット線916には0Vを印加する。すると、酸化物半導体トランジスタ910はオン状態となるのでビット線916の電位0Vがフローティングノード913に充電される。この状態で、酸化物半導体トランジスタ用ワード線914を4.5Vから-1Vにすることで酸化物半導体トランジスタ910をオフ状態とし、フローティングノード913の電位は0Vとなる。データ0の読み出しでは、ソース線918には0V、ワード線915には0V、酸化物半導体トランジスタ用ワード線914には-1Vを印加し酸化物半導体トランジスタ910をオフの状態とする。この状態で、読み出し用トランジスタ911のドレイン端子917を3Vでプリチャージする。フローティングノード913には、データ0が記憶されているため読み出し用トランジスタ911のゲート電位は0Vとなり、メモリセル919は図10b、図10cに示すような正のしきい値を持ちオフ状態を維持するため、ドレイン端子917とソース線918は非導通状態となり、読み出し用トランジスタ911のドレイン端子917の電位検出ではプリチャージ電圧3Vが検出されることになる。図10aのNAND型メモリセルに対し、データ1を書き込む場合、ソース線918には0V、ワード線915には0V、読み出し用トランジスタ911のドレイン端子917はハイインピーダンス状態、酸化物半導体トランジスタ用ワード線914には4.5V、ビット線916には3Vを印加する。すると、酸化物半導体トランジスタ910はオン状態となるのでビット線916の電位3Vがフローティングノード913に充電される。この状態で、酸化物半導体トランジスタ用ワード線914を4.5Vから-1Vにすることで酸化物半導体トランジスタ910をオフ状態とし、フローティングノード913の電位は3Vとなる。データ1の読み出しでは、ソース線918には0V、ワード線915には0V、酸化物半導体トランジスタ用ワード線914には-1Vを印加し酸化物半導体トランジスタ910をオフの状態とする。この状態で、読み出し用トランジスタ911のドレイン端子917を3Vでプリチャージする。フローティングノード913には、データ1が記憶されているため読み出し用トランジスタ911のゲート電位は3Vとなり、メモリセル919は図10b、図10cに示すような負のしきい値を持ちオン状態を維持するため、ドレイン端子917とソース線918は導通状態となり、読み出し用トランジスタ911のドレイン端子917の電位検出では電圧0Vが検出されることになる。以上のように、NAND型メモリセルに記憶されたデータがデータ0かデータ1かの判断は読み出し時の読み出し用トランジスタ911のドレイン端子917の電位を検出することで可能となる。しかし、実際に使用される半導体記憶装置では、NAND型メモリセルユニットに対し書き込みと読み出し動作が行われるため、図7に示すNAND型メモリセルユニットを用いて選択メモリセルへの書き込みと読み出し動作について説明していく。仮に第3のメモリセル373にデータ0を、第5のメモリセル375にデータ1を書き込む場合を想定する。まず、データ0書込みの場合は、外部入出力信号線から0Vをビット線300に供給する。次に、ビット線300の電位が誤ってGND電位に設置されないよう選択トランジスタ301をオフの状態にするために選択ゲート線302は0Vを印加し、メモリセル371~373を選択した状態にするため、酸化物半導体トランジスタ用ワード線351~353に4.5Vを印加し、ワード線361~363に0Vを印加する。すると、酸化物半導体トランジスタ321~323がオンの状態となり、フローティングノード341~343の電位がビット線300と同電位となる。その後、酸化物半導体トランジスタ用ワード線351~353に-1Vを印加し、酸化物半導体トランジスタ321~323をオフ状態にすると、フローティングノード341~343にはデータ0が記録されることになる。次に、メモリセル375にデータ1を書き込むために、データ信号線から3Vをビット線300に供給する。選択トランジスタ301をオフの状態にするために選択ゲート線302に0Vを印加し、メモリセル371~375を選択した状態にするため、酸化物半導体トランジスタ用ワード線351~355に4.5Vを印加し、ワード線361~365に0Vを印加する。すると、フローティングノード341~345はビット線300と同じ電位の3Vに設定される。ここで、問題となるのが、先ほどデータ0書き込みを行ったフローティングノード343のデータが、データ0からデータ1へ変動してしまう点である。このように、一度データ書き込みを行ったメモリセルに対し再度データ書き込みすることを避けるために、本実施の形態におけるNAND型メモリは8行目のメモリセルから1行目のメモリセルまで順々に書込みを行っていく必要がある。次に、メモリセル375に記憶されたデータの読出し動作について説明する。読出しについては、読出し行の順序についてルールはなく選択したメモリセルのデータを直接読み出すことができる。まず、プリチャージ動作によりビット線300の電位を3Vに設定し、選択ゲート線302に3Vを印加しONの状態にする。メモリセル375を選択した状態にするために、ワード線361~364と、ワード線366~368に5Vを印加する。すると、読み出し用トランジスタ311~314と、読み出し用トランジスタ316~318はフローティングノードの電位に関係なく強制的にオン状態となる。一方、ワード線365には0Vが印加されており、読み出し用トランジスタ315はフローティングノード345のデータに依存してオンオフ状態が決定する。仮に、フローティングノード345にデータ0が保持されている場合は、読み出し用トランジスタ315はオフ状態となる。その結果、ビット線300はGNDに接続されないため、プリチャージ動作により設定された電位の3Vになる。また、フローティングノード345にデータ1が記憶されている場合は、フローティングノード345の電位は3Vとなり、読み出し用トランジスタ315はオン状態となり、メモリセル375を選択した状態にするために、ワード線361~364と、ワード線366~368には5Vが印加された状態となっているため、読み出し用トランジスタ311~314と、読み出し用トランジスタ316~318はオン状態となっているので、ビット線300とGNDが接続され、プリチャージ動作により設定されたビット線300の電位が3Vから0Vに変化する。以上ビット線300の電位を検出した結果により、メモリセルの記憶データがデータ0かデータ1を判定する。実施の形態4本発明の構成の一例について図8を用いて説明する。以下、酸化物半導体を用いて構成された半導体記憶装置を、実施の形態3で示したメモリセルユニットを構成するメモリ素子として用いて構成されたNAND型メモリセルユニットを用いた回路構成の一例と動作原理について説明する。本実施の形態の半導体記憶装置は、NAND型メモリセルユニットをアレイ状に配置して構成されるメモリセルアレイ432と、ワード線駆動回路433を有し、トランジスタ401とトランジスタ404とトランジスタ405とスリーステートインバータ402と容量素子403とを有するデータ保持回路407と、前記データ保持回路407とノード408とノード406と伝達回路412とプリチャージ用トランジスタ414とを有するセンスアンプラッチ回路417と、ビット線413と、カラムゲート409と、カラムゲート制御線410と、データ信号線411と、センスアンプラッチ回路418と、センスアンプラッチ回路419と、を有しており外部装置を介さずに1ページ分のデータを別の1ページにコピーする機能を有する。メモリセルアレイ432は、NAND型メモリセルユニットをロウ方向にm列分配置し、カラム方向にn行分配置した構成になっており、m×n個のNAND型メモリセルユニットで構成されている。ビット線は、ロウ方向に配置されているNAND型メモリセルユニットと同じ数だけ配置されており、1本のビット線をカラム方向に配置されたn個のNAND型メモリセルユニットが共有して使用することになる。図8ではNAND型メモリセルユニット441~463を示す。センスアンプラッチ回路は、メモリセルアレイ432に設けられているビット線の数だけ配置された構成となっており、1ページ単位でのメモリセルのデータ検出や、メモリセルへのデータ書き込みが可能となっている。ワード線駆動回路433は、メモリセルを最小1ページ単位で選択可能な構成になっている。外部装置を介さずにメモリブロック429の1ブロック分のデータを、メモリブロック430へコピーする動作を以下説明していく。ワード線駆動回路433により、メモリブロック429を構成するNAND型メモリセルユニット441~442と443の8行目のメモリセル1ページ分相当を選択状態にし、1列目のビット線434からm列目のビット線436までのm本の全ビット線に対し、所定電位でプリチャージを行う。プリチャージを行っている間は、伝達回路412とトランジスタ401をオン状態とすることで、メモリセルのデータとして扱われるビット線434の電位が伝達回路412、ノード408、トランジスタ401を介してノード406に充電される。この状態で、トランジスタ401をオフ状態にすることでノード406にデータが保持される。次に、データ保持回路407が保持したデータをメモリブロック430の8行目のメモリセルへ書き込む動作について説明する。スリーステートインバータ402を活性状態とし、ノード406に保持されているデータをトランジスタ405と伝達回路412を介してビット線413へ伝達する。上記メモリセルのデータをデータ保持回路407に保持する動作と、保持したデータをビット線413へ伝達する動作はメモリブロック429を構成するNAND型メモリセルユニット全てに対し行われる。データ保持回路407に保持させたデータをビット線413へ伝達した後は、ワード線駆動回路433によりメモリブロック430の全メモリセルを選択状態とすることで、メモリブロック430の全メモリセルに対し書き込みが行われメモリセル8行目のコピーバックが完了する。以下、メモリブロック430のメモリセル7行目から1行目に対し、コピーバックを実行することで1ブロックのコピーバックが完了する。上記構成の一例によれば、メモリブロック429の1ページ分のデータを外部装置へ介することなくメモリブロック430にコピーする事ができる。また、並列に接続された1ページ分のセンスアンプラッチ回路を含む本発明の実施形態が一括してコピーバック動作を行うことで1ページ単位でのコピーバック処理が可能となる。実施の形態5本発明の構成の一例について図9を用いて説明する。以下、酸化物半導体を用いて構成された半導体記憶装置を、メモリセルユニットを構成するメモリ素子として用いて構成された、NOR型メモリセルユニットを用いた回路構成の一例と動作原理について説明する。本実施の形態に示す半導体記憶装置は、NOR型メモリセルユニットがアレイ状に配置されて構成されるメモリセルアレイ532と、ワード線駆動回路533を有し、トランジスタ501とトランジスタ504とトランジスタ505とスリーステートインバータ502と容量素子503とを有するデータ保持回路507と、前記データ保持回路507とノード508とノード506と伝達回路512とプルダウン抵抗として用いられるゲートとドレインが接続されたnチャネル型トランジスタ514とを有するセンスアンプラッチ回路517と、ビット線513と、カラムゲート509と、カラムゲート制御線510と、データ信号線511と、センスアンプラッチ回路518と、センスアンプラッチ回路519と、を有しており外部装置を介さずに1ページ分のデータを別の1ページにコピーする機能を有する。プルダウン抵抗として用いられる抵抗接続されたnチャネル型トランジスタ514の抵抗はメモリセル内の読み出し用トランジスタとして使用されるpチャネル型トランジスタのオン抵抗に比べ十分大きく、読み出し用トランジスタがオフ状態における抵抗値はnチャネル型トランジスタ514の抵抗値よりも十分大きいことが好ましい。また、前記条件を満たすのであればプルダウン抵抗として用いられる抵抗接続されたnチャネル型トランジスタ514の代わりに、抵抗素子を用いた構成としても良い。最初にNOR型メモリセルの読み出し動作と書き込み動作を説明するためNOR型メモリセルを1セルだけ用いて説明を行っていく。図11aは、NOR型メモリセルアレイを1セルだけ抜き出した回路図の一例で、図11bは、フローティングノード1007にデータ1とデータ0を記録したときの読み出し用トランジスタ1001のソースドレイン間電流Isdとワード線1003に印加する電圧Vcの関係を示したグラフ、図11cは、フローティングノード1007にデータ1とデータ0を書き込んだ時の読み出し用トランジスタ1001のしきい値の分布を示したグラフである。図11aに示すNOR型メモリセルは、エンハンスメント型のpチャネル型トランジスタで構成された読み出し用トランジスタ1001と、保持容量1002と、酸化物半導体トランジスタ1000で構成されており、酸化物半導体トランジスタ1000のソースまたはドレインと読み出し用トランジスタ1001のソースまたはドレインが接続されたビット線1005有する。図11aに示す、NOR型メモリセルに対し、データ1を書き込む場合、ソース線1006には2V、ワード線1003には0V、ビット線1005は2V、酸化物半導体トランジスタ用ワード線1004には4Vを印加する。すると、酸化物半導体トランジスタ1000はオン状態となるのでビット線1005の電位2Vがフローティングノード1007に充電される。この状態で、酸化物半導体トランジスタ用ワード線1004を4Vから-1Vにすることで酸化物半導体トランジスタ1000をオフ状態とし、フローティングノード1007の電位は約2Vとなる。書き込みが終了したメモリセルに対して、次の読み出し動作までの待機中読み出し用トランジスタ1001がオン状態となり消費電流が増加するのを防ぐためにワード線1003に2Vの固定電位を印加し、フローティングノード1007に保持されているデータによらず強制的にオフ状態とする。データ1の読み出しでは、ソース線1006には2V、ワード線1003には0V、酸化物半導体トランジスタ用ワード線1004には-1Vを印加し酸化物半導体トランジスタ1000をオフの状態とする。フローティングノード1007にデータ1が保持されている場合は、読み出し用トランジスタ1001はオフ状態となる。ビット線とGND端子間に抵抗を接続させた構成となっているため、フローティングノード1007にデータ1が保持されている時のビット線1005の電位は0Vとなり、メモリセル1008は図11b、図11cに示すような負のしきい値をもつことになる。図11aのNOR型メモリセルに対し、データ0を書き込む場合、ソース線1006には2V、ワード線1003には0V、ビット線1005には0V、酸化物半導体トランジスタ用ワード線1004には4Vを印加する。すると、酸化物半導体トランジスタ1000はオン状態となるのでビット線1005の電位0Vがフローティングノード1007に充電される。書き込みが終了したメモリセルに対して、ワード線1003に2Vの固定電位を印加し読み出し用トランジスタ1001を強制的にオフ状態とする。この状態で、酸化物半導体トランジスタ用ワード線1004を4Vから-1Vにすることで酸化物半導体トランジスタ1000をオフ状態とし、フローティングノード1007の電位は0Vとなる。データ0の読み出しでは、ソース線1006には2V、ワード線1003には0V、酸化物半導体トランジスタ用ワード線1004には-1Vを印加し酸化物半導体トランジスタ1000をオフ状態とする。フローティングノード1007には、データ0が記憶されているため読み出し用トランジスタ1001のゲートソース間電位は-2Vとなり、メモリセル1008は図11b、図11cに示すような正のしきい値を持ちオン状態を維持する。ビット線1005は、上記したとおりビット線とGND端子間に抵抗を接続させているが、プルダウン抵抗よりも読み出し用トランジスタ1001のオン抵抗の方が低いためビット線には2Vが検出される。以上のように、NOR型メモリセルに記憶されたデータが0か1かの判断はビット線1005の電位を検出することで可能となる。次に図9に示す構成の回路図を用いて、NOR型メモリセルアレイ1行目に配置された1ページ分のメモリセルに相当する第1のページ529のデータを、NOR型メモリセルアレイの2行目に配置された1ページ分のメモリセルに相当する第2のページ530にコピーする動作について説明していく。図9ではNOR型メモリセル541~563を示す。ワード線駆動回路533により、第1のページ529を構成するNOR型メモリセル541~542と543のメモリセル1ページ分を選択状態にし、1列目のビット線534からm列目のビット線536までのm本の各ビット線は、メモリセルに記憶されているデータに応じた電位となる。このメモリセルの記憶データとして扱われるビット線534の電位が伝達回路512と、ノード508と、トランジスタ501を介してノード506に送られ、トランジスタ501をオフ状態にすることで、読み出しデータの反転したデータがノード506に保持される。次に、データ保持回路507が保持したデータを第2のページ530のメモリセルへ書き込む動作では、ノード506に保持されているデータをスリーステートインバータ502と、トランジスタ505と、伝達回路512を介してビット線534へ伝達する。上記メモリセルのデータをデータ保持回路507に保持する動作と、ノード506に保持させたデータをビット線へ伝達する動作は第1のページ529を構成するNOR型メモリセル全てに対し行われる。データ保持回路507に保持させたデータをビット線へ伝達した後は、ワード線駆動回路533により第2のページ530の全メモリセルを選択状態とすることで、第2のページ530の全メモリセルに対し書き込みが行われ1ページ分のコピーバックが完了する。上記構成の一例によれば、第1のページ529の1ページ分のデータを外部装置へ介することなく第2のページ530にコピーする事ができる。また、並列に接続された1ページ分のセンスアンプラッチ回路を含む本発明の実施形態が一括してコピーバック動作を行うことで1ページ単位でのコピーバック処理が可能となる。実施の形態6本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法の一例について図12乃至図17、および図20を参照して説明する。半導体装置の断面構成および平面構成図12は、半導体装置の構成の一例である。図12Aには、半導体装置の断面を、図12Bには、半導体装置の平面を、それぞれ示す。ここで、図12Aは、図12BのA1-A2およびB1-B2における断面に相当する。図12Aおよび図12Bに示す半導体装置は、下部に第1の半導体材料を用いたトランジスタ760を有し、上部に第2の半導体材料を用いたトランジスタ762を有する。ここで、第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。このような半導体材料を用いたトランジスタは、高速動作が容易である。他に、有機半導体材料などを用いてもよい。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。図12に示す半導体装置は、メモリセルとして用いることができる。なお、本実施の形態の本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ762に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。図12におけるトランジスタ760は、半導体基板600上の半導体層中に設けられたチャネル形成領域734と、チャネル形成領域734を挟むように設けられた不純物領域732ソース領域およびドレイン領域とも記すと、チャネル形成領域734上に設けられたゲート絶縁層722aと、ゲート絶縁層722a上にチャネル形成領域734と重畳するように設けられたゲート電極728aと、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。また、ドレイン電極との記載には、ドレイン領域が含まれうる。また、半導体基板600上の半導体層中に設けられた不純物領域726には、導電層728bが接続されている。ここで、導電層728bは、トランジスタ760のソース電極やドレイン電極としても機能する。また、不純物領域732と不純物領域726との間には、不純物領域730が設けられている。また、トランジスタ760を覆うように絶縁層736、絶縁層738、および絶縁層740が設けられている。なお、高集積化を実現するためには、図12に示すようにトランジスタ760がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ760の特性を重視する場合には、ゲート電極728aの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域732を設けても良い。図12におけるトランジスタ762は、絶縁層740などの上に設けられた酸化物半導体層744と、酸化物半導体層744と電気的に接続されているソース電極またはドレイン電極742a、およびドレイン電極またはソース電極742bと、酸化物半導体層744、ソース電極742a、およびドレイン電極742b、を覆うゲート絶縁層746と、ゲート絶縁層746上に酸化物半導体層744と重畳するように設けられたゲート電極748aと、を有する。ここで、酸化物半導体層744は水素などの不純物が十分に除去されることにより、且つ、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層744の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層744中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層744では、キャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。例えば、室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ762を得ることができる。なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている非特許文献1。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちNaは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してNaとなる。また、Naは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリーオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素の濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体膜中の水素の濃度が5×1019cm-3以下、特に5×1018cm-3以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるNa濃度の測定値は、5×1016/cm3以下、好ましくは1×1016/cm3以下、更に好ましくは1×1015/cm3以下とする。同様に、Li濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とする。同様に、K濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とする。また、酸化物半導体はフェルミ準位Efと真性フェルミ準位Eiとが等しいEf=Ei、又はフェルミ準位Efより真性フェルミ準位Eiが大きいEf<Ei、所謂p--型であることが好ましい。なお、酸化物半導体がi型真性または実質的にi型であると、不純物の添加によるフェルミ準位Efの制御がより容易となるため、好ましい。さらにゲート電極として仕事関数φMが大きい材料を用いることが好ましい。上記構成とすると、トランジスタのノーマリーオフが可能となる。よって、85°Cにおいてはオフ電流値が1yA以下、室温においてはオフ電流値が0.1yA以下というオフ電流の低いトランジスタを得ることができるため、該トランジスタをメモリ素子に用いることによって、データの保持特性メモリリテンションが向上された半導体装置とすることができる。なお、図12のトランジスタ762では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層744を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層744の汚染を防止できる。図12における容量素子764は、ドレイン電極742b、ゲート絶縁層746、および導電層748b、とで構成される。すなわち、ドレイン電極742bは、容量素子764の一方の電極として機能し、導電層748bは、容量素子764の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層744とゲート絶縁層746とを積層させる場合には、ドレイン電極742bと、導電層748bとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子764を設けない構成とすることもできる。本実施の形態では、トランジスタ762および容量素子764が、トランジスタ760と少なくとも一部が重畳するように設けられている。このような平面レイアウトを採用することにより、高集積化を図ることができる。例えば、最小加工寸法をFとして、メモリセルの占める面積を15F2~25F2とすることが可能である。トランジスタ762および容量素子764の上には、絶縁層750が設けられている。そして、ゲート絶縁層746および絶縁層750に形成された開口には、配線754が設けられている。配線754は、メモリセルの一と他のメモリセルとを接続する配線である。配線754は、ソース電極742aと、導電層728bとを介して、不純物領域726に接続されている。これにより、トランジスタ760におけるソース領域またはドレイン領域と、トランジスタ762におけるソース電極742aと、をそれぞれ異なる配線に接続する場合と比較して、配線の数を削減することができるため、半導体記憶装置の集積度を向上させることができる。また、導電層728bを設けることにより、不純物領域726とソース電極742aの接続する位置と、ソース電極742aと配線754との接続する位置を、重畳して設けることができる。このような平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体記憶装置の集積度を高めることができる。図20A乃至図20Eにトランジスタ762とは異なる構成のトランジスタの断面図を示す。なお、図20の構成は、図12乃至図17の構成と適宜組み合わることができるものとする。図20Aに示すトランジスタ771は、絶縁層740上に、酸化物半導体層744と、酸化物半導体層744と電気的に接続されているソース電極またはドレイン電極742a、およびドレイン電極またはソース電極742bと、ゲート絶縁層746と、ゲート電極748aと、を含む点で、トランジスタ762と共通している。トランジスタ762とトランジスタ771との相違は、酸化物半導体層744と、ソース電極またはドレイン電極742a、およびドレイン電極またはソース電極742bとが接続する位置である。すなわち、トランジスタ771では、酸化物半導体層744の下部において、酸化物半導体層744と、ソース電極またはドレイン電極742a、およびドレイン電極またはソース電極742bとが接している。その他の構成要素については、図12のトランジスタ762と同様である。詳細は、図12乃至図17に関する記載を参酌することができる。図20Bに示すトランジスタ772は、絶縁層740上に、酸化物半導体層744と、酸化物半導体層744と電気的に接続されているソース電極またはドレイン電極742a、およびドレイン電極またはソース電極742bと、ゲート絶縁層746と、ゲート電極748aと、を含む点で、トランジスタ762と共通している。トランジスタ762とトランジスタ772との相違は、酸化物半導体層744と、ゲート電極748aとの位置関係である。すなわち、トランジスタ772では、酸化物半導体層744の下方において、ゲート電極748aが配置されている。その他の構成要素については、図12のトランジスタ762と同様である。詳細は、図12乃至図17に関する記載を参酌することができる。図20Cに示すトランジスタ773は、絶縁層740上に、酸化物半導体層744と、酸化物半導体層744と電気的に接続されているソース電極またはドレイン電極742a、およびドレイン電極またはソース電極742bと、ゲート絶縁層746と、ゲート電極748aと、を含む点で、トランジスタ762と共通している。トランジスタ762とトランジスタ773との相違は、酸化物半導体層744と、ゲート電極748aとの位置関係と、酸化物半導体層744と、ソース電極またはドレイン電極742a、およびドレイン電極またはソース電極742bとが接続する位置である。すなわち、トランジスタ773では、酸化物半導体層744の下方において、ゲート電極748aが配置されており、酸化物半導体層744の下部において、酸化物半導体層744と、ソース電極またはドレイン電極742a、およびドレイン電極またはソース電極742bとが接している。その他の構成要素については、図12のトランジスタ762と同様である。詳細は、図12乃至図17に関する記載を参酌することができる。図20Dに示すトランジスタ774は、絶縁層740上に、酸化物半導体層744と、酸化物半導体層744と電気的に接続されているソース電極またはドレイン電極742a、およびドレイン電極またはソース電極742bと、ゲート絶縁層746と、ゲート電極748aとを含む点で、トランジスタ773と共通している。トランジスタ773とトランジスタ774との相違は、ゲート絶縁層747と、ゲート電極780が付加されたことである。すなわち、トランジスタ774では、酸化物半導体層744に対して、上下両方向から電界を印加できる。ゲート電極748aとゲート電極780は同電位を加えても良いし、片方のゲート電極に一定電位を与えても良い。ゲート絶縁層747はゲート絶縁層746と同様に形成できる。また、ゲート電極780はゲート電極748aと同様に形成できる。その他の構成要素については、図12のトランジスタ762と同様である。詳細は、図12乃至図17に関する記載を参酌することができる。図20Eに示すトランジスタ775は、絶縁層740上に、酸化物半導体層744と、酸化物半導体層744と電気的に接続されているソース電極またはドレイン電極742a、およびドレイン電極またはソース電極742bと、ゲート絶縁層746と、ゲート電極748aと、ゲート絶縁層747と、ゲート電極780とを含む点で、トランジスタ774と共通している。トランジスタ774とトランジスタ775との相違は、酸化物半導体層744と、ソース電極またはドレイン電極742a、およびドレイン電極またはソース電極742bとが接続する位置である。すなわち、トランジスタ775では、酸化物半導体層744の下部において、酸化物半導体層744と、ソース電極またはドレイン電極742a、およびドレイン電極またはソース電極742bとが接している。その他の構成要素については、図12のトランジスタ762と同様である。詳細は、図12乃至図17に関する記載を参酌することができる。SOI基板の作製方法次に、上記半導体装置の作製に用いられるSOI基板の作製方法の一例について、図13を参照して説明する。まず、ベース基板として半導体基板600を準備する図13A参照。半導体基板600としては、単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いることができる。また、半導体基板として、太陽電池級シリコンSOG-Si:SolarGradeSilicon基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。なお、半導体基板600に変えて、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。半導体基板600は、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、半導体基板600に対して、塩酸過酸化水素水混合溶液HPM、硫酸過酸化水素水混合溶液SPM、アンモニア過酸化水素水混合溶液APM、希フッ酸DHF等を用いて洗浄を行うのが好ましい。次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板610を用いる図13B参照。なお、ここでは、ボンド基板として単結晶のものを用いるが、ボンド基板の結晶性を単結晶に限る必要はない。単結晶半導体基板610としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第14族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径5インチ125mm、直径6インチ150mm、直径8インチ200mm、直径12インチ300mm、直径16インチ400mmサイズの円形のものが代表的である。なお、単結晶半導体基板610の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板610は、CZチョクラルスキー法やFZフローティングゾーン法を用いて作製することができる。単結晶半導体基板610の表面には酸化膜612を形成する図13C参照。なお、汚染物除去の観点から、酸化膜612の形成前に、塩酸過酸化水素水混合溶液HPM、硫酸過酸化水素水混合溶液SPM、アンモニア過酸化水素水混合溶液APM、希フッ酸DHF、FPMフッ酸、過酸化水素水、純水の混合液等を用いて単結晶半導体基板610の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水にて交互に洗浄してもよい。酸化膜612は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜612の作製方法としては、熱酸化法、CVD法、スパッタリング法などがある。また、CVD法を用いて酸化膜612を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン略称;TEOS:化学式SiOC2H54等の有機シランを用いて酸化シリコン膜を形成することが好ましい。本実施の形態では、単結晶半導体基板610に熱酸化処理を行うことにより酸化膜612ここでは、SiOx膜を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。例えば、塩素Clが添加された酸化性雰囲気中で単結晶半導体基板610に熱酸化処理を行うことにより、塩素酸化された酸化膜612を形成することができる。この場合、酸化膜612は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属例えば、Fe、Cr、Ni、Mo等を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基板610の汚染を低減させることができる。なお、酸化膜612に含有させるハロゲン原子は塩素原子に限られない。酸化膜612にはフッ素原子を含有させてもよい。単結晶半導体基板610表面をフッ素酸化する方法としては、HF溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、NF3を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。次に、イオンを電界で加速して単結晶半導体基板610に照射し、添加することで、単結晶半導体基板610の所定の深さに結晶構造が損傷した脆化領域614を形成する図13D参照。脆化領域614が形成される領域の深さは、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域614は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板610から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、10nm以上500nm以下、好ましくは50nm以上200nm以下程度となるように平均侵入深さを調節すれば良い。当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板610に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、H3の比率を高くすると良い。具体的には、H、H2、H3の総量に対してH3の割合が50以上より好ましくは80以上となるようにする。H3の割合を高めることで、イオン照射の効率を向上させることができる。なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れを抑えることが可能である。なお、イオンドーピング装置を用いて脆化領域614を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜612を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板610の汚染を防ぐことができる。次に、半導体基板600と、単結晶半導体基板610とを対向させ、酸化膜612を介して密着させる。これにより、半導体基板600と、単結晶半導体基板610とが貼り合わされる図13E参照。なお、単結晶半導体基板610と貼り合わせる半導体基板600の表面に酸化膜または窒化膜を成膜してもよい。貼り合わせの際には、半導体基板600または単結晶半導体基板610の一箇所に、0.001N/cm2以上100N/cm2以下、例えば、1N/cm2以上20N/cm2以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、密着させた部分において半導体基板600と酸化膜612の接合が生じ、当該部分を始点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。なお、単結晶半導体基板610と半導体基板600とを貼り合わせる前には、貼り合わせに係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板610と半導体基板600との界面での接合強度を向上させることができる。表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域614における分離が生じない温度例えば、室温以上400°C未満とする。また、この温度範囲で加熱しながら、半導体基板600と酸化膜612とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、RTA瞬間熱アニール、RapidThermalAnneal装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。次に、熱処理を行うことにより、単結晶半導体基板610を脆化領域において分離して、半導体基板600上に、酸化膜612を介して単結晶半導体層616を形成する図13F参照。なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層616の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理温度は、300°C以上600°C以下とすればよく、400°C以上500°C以下とすると、より効果的である。なお、単結晶半導体基板610を分離した後には、単結晶半導体層616に対して、500°C以上の温度で熱処理を行い、単結晶半導体層616中に残存する水素の濃度を低減させてもよい。次に、単結晶半導体層616の表面にレーザー光を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層618を形成する図13G参照。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。なお、本実施の形態においては、単結晶半導体層616の分離に係る熱処理の直後に、レーザー光の照射処理を行っているが、本発明の一態様はこれに限定して解釈されない。単結晶半導体層616の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層616表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、単結晶半導体層616表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。なお、上記エッチング処理としては、ウェットエッチング、ドライエッチングのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した後、単結晶半導体層616の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層616の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方を用いればよい。以上の工程により、良好な特性の単結晶半導体層618を有するSOI基板を得ることができる図13G参照。半導体装置の作製方法次に、上記のSOI基板を用いた半導体装置の作製方法について、図14乃至図17を参照して説明する。下部のトランジスタの作製方法はじめに下部のトランジスタ760の作製方法について、図14および図15を参照して説明する。なお、図14および図15は、図13に示す方法で作成したSOI基板の一部であって、図12Aに示す下部のトランジスタに相当する断面工程図である。まず、単結晶半導体層618を島状に加工して、半導体層720を形成する図14A参照。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物元素や、p型の導電性を付与する不純物元素を半導体層に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。次に、半導体層720を覆うように絶縁層722を形成する図14B参照。絶縁層722は、後にゲート絶縁層となるものである。絶縁層722は、例えば、半導体層720表面の熱処理熱酸化処理や熱窒化処理などによって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずかの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層722は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0等を含む単層構造または積層構造とすることが望ましい。また、絶縁層722の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。ここでは、プラズマCVD法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。次に、絶縁層722上にマスク724を形成し、n型の導電性を付与する不純物元素を半導体層720に添加して、不純物領域726を形成する図14C参照。なお、ここでは、不純物元素を添加した後、マスク724は除去する。次に、絶縁層722上にマスクを形成し、絶縁層722が不純物領域726と重畳する領域の一部を除去することにより、ゲート絶縁層722aを形成する図14D参照。絶縁層722の除去方法として、ウェットエッチングまたはドライエッチングなどのエッチング処理を用いることができる。次に、ゲート絶縁層722a上にゲート電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ゲート電極728aおよび導電層728bを形成する図14E参照。ゲート電極728aおよび導電層728bに用いる導電層としては、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。また、導電層の加工は、レジストマスクを用いたエッチングによって行うことができる。次に、ゲート電極728aおよび導電層728bをマスクとして、一導電型を付与する不純物元素を半導体層に添加して、チャネル形成領域734、不純物領域732、および不純物領域730を形成する図15A参照。ここでは、n型トランジスタを形成するために、リンPやヒ素Asなどの不純物元素を添加する。ここで、添加される不純物元素の濃度は適宜設定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う。ここで、不純物領域の濃度は、不純物領域726、不純物領域732、不純物領域730の順に高くなる。次に、ゲート絶縁層722a、ゲート電極728a、導電層728bを覆うように、絶縁層736、絶縁層738および絶縁層740を形成する図15B参照。絶縁層736、絶縁層738、絶縁層740は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層736、絶縁層738、絶縁層740に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層736、絶縁層738、絶縁層740には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層736や絶縁層738、絶縁層740は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態では、絶縁層736として酸化窒化シリコン、絶縁層738として窒化酸化シリコン、絶縁層740として酸化シリコンを用いる場合について説明する。なお、ここでは、絶縁層736、絶縁層738および絶縁層740の積層構造としているが、開示する発明の一態様はこれに限定されない。1層または2層としても良いし、4層以上の積層構造としても良い。次に、絶縁層738および絶縁層740にCMP化学的機械研磨処理やエッチング処理を行うことにより、絶縁層738および絶縁層740を平坦化する図15C参照。ここでは、絶縁層738が一部露出されるまで、CMP処理を行う。絶縁層738に窒化酸化シリコンを用い、絶縁層740に酸化シリコンを用いた場合、絶縁層738はエッチングストッパとして機能する。次に、絶縁層738および絶縁層740にCMP処理やエッチング処理を行うことにより、ゲート電極728aおよび導電層728bの上面を露出させる図15D参照。ここでは、ゲート電極728aおよび導電層728bが一部露出されるまで、エッチング処理を行う。当該エッチング処理は、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。ゲート電極728aおよび導電層728bの一部を露出させる工程において、後に形成されるトランジスタ762の特性を向上させるために、絶縁層736、絶縁層738、絶縁層740の表面は可能な限り平坦にしておくことが好ましい。以上の工程により、下部のトランジスタ760を形成することができる図15D参照。なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。上部のトランジスタの作製方法次に、上部のトランジスタ762の作製方法について、図16および図17を参照して説明する。まず、ゲート電極728a、導電層728b、絶縁層736、絶縁層738、絶縁層740などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層744を形成する図16A参照。なお、酸化物半導体層を形成する前に、絶縁層736、絶縁層738、絶縁層740の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法をはじめとするPVD法やプラズマCVD法などのCVD法などを用いて形成することができる。酸化物半導体層に用いる材料としては、四元系金属酸化物であるIn-Sn-Ga-Zn-O系の材料や、三元系金属酸化物であるIn-Ga-Zn-O系の材料、In-Sn-Zn-O系の材料、In-Al-Zn-O系の材料、Sn-Ga-Zn-O系の材料、Al-Ga-Zn-O系の材料、Sn-Al-Zn-O系の材料や、二元系金属酸化物であるIn-Zn-O系の材料、Sn-Zn-O系の材料、Al-Zn-O系の材料、Zn-Mg-O系の材料、Sn-Mg-O系の材料、In-Mg-O系の材料、In-Ga-O系の材料や、In-O系の材料、Sn-O系の材料、Zn-O系の材料などを用いることができる。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In-Ga-Zn-O系の材料とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物膜、という意味であり、その化学量論比は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。また、酸化物半導体層は、化学式InMO3ZnOmm>0で表記される材料を用いた薄膜とすることができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。例えば、Mとして、Ga、GaおよびAl、GaおよびMn、またはGaおよびCoなどを用いることができる。また、酸化物半導体層の厚さは、3nm以上30nm以下とするのが望ましい。酸化物半導体層を厚くしすぎると例えば、膜厚を50nm以上、トランジスタがノーマリーオンとなってしまう恐れがあるためである。酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。本実施の形態では、酸化物半導体層を、In-Ga-Zn-O系の酸化物ターゲットを用いたスパッタリング法により形成する。In-Ga-Zn-O系の酸化物ターゲットとしては、例えば、組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の酸化物ターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比の酸化物ターゲットを用いることもできる。酸化物ターゲットの充填率は、90以上100以下、好ましくは95以上99.9以下とする。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができるためである。成膜の雰囲気は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。例えば、酸化物半導体層は、次のように形成することができる。まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、200°Cを超えて500°C以下、好ましくは300°Cを超えて500°C以下、より好ましくは350°C以上450°C以下となるように加熱する。次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物より好ましくは炭素原子を含む化合物もなどが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。成膜中の基板温度が低温例えば、100°C以下の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。成膜条件の一例として、基板とターゲットの間との距離を60mm、圧力を0.4Pa、直流DC電源を0.5kW、基板温度を400°C、成膜雰囲気を酸素酸素流量比率100雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質パーティクル、ごみともいうが軽減でき、膜厚分布も均一となるため好ましい。なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質パーティクル、ごみともいうを除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。その後、酸化物半導体層744に対して、熱処理第1の熱処理を行ってもよい。熱処理を行うことによって、酸化物半導体層744中に含まれる水素原子を含む物質をさらに除去し、酸化物半導体層744の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱処理の温度は、不活性ガス雰囲気下、250°C以上700°C以下、好ましくは450°C以上600°C以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層744は大気に触れさせず、水や水素の混入が生じないようにする。熱処理を行うことによって不純物を低減し、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。次に、酸化物半導体層744などの上に、ソース電極およびドレイン電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ソース電極742a、ドレイン電極742bを形成する図16B参照。導電層は、PVD法や、CVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極742aおよびドレイン電極742bへの加工が容易であるというメリットがある。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3―ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。導電層のエッチングは、形成されるソース電極742aおよびドレイン電極742bの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。ソース電極742a、ドレイン電極742bの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層746の被覆性を向上し、段切れを防止することができる。上部のトランジスタのチャネル長Lは、ソース電極742a、およびドレイン電極742bの下端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、10nm以上1000nm1μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体記憶装置の消費電力を低減することも可能である。また、図16Bとは別の一例として、酸化物半導体層744とソース電極およびドレイン電極との間に、ソース領域およびドレイン領域として酸化物導電層を設けることができる。酸化物導電層の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電層として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。例えば、酸化物半導体層744上に酸化物導電膜を形成し、その上に導電層を形成し、酸化物導電膜および導電層を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層、ソース電極742a、ドレイン電極742bを形成することができる。また、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層744と酸化物導電膜を形成してもよい。ソース電極742a、ドレイン電極742bを形成した後、ソース電極742a、ドレイン電極742bをマスクとして、さらに島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層を形成することもできる。なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件エッチング材の種類、濃度、エッチング時間等を適宜調整する。酸化物導電層を酸化物半導体層とソース電極及びドレイン電極との間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタの高速動作をすることができる。また、酸化物半導体層744、酸化物導電層、金属材料からなるドレイン電極の構成とすることによって、よりトランジスタの耐圧を向上させることができる。ソース領域及びドレイン領域として酸化物導電層を用いることは、周辺回路駆動回路の周波数特性を向上させるために有効である。金属電極モリブデン、タングステン等と酸化物半導体層との接触に比べ、金属電極モリブデン、タングステン等と酸化物導電層との接触は、接触抵抗を下げることができるからである。酸化物半導体層とソース電極層及びドレイン電極層との間に酸化物導電層を介在させることで接触抵抗を低減でき、周辺回路駆動回路の周波数特性を向上させることができる。次に、ソース電極742a、ドレイン電極742bを覆い、かつ、酸化物半導体層744の一部と接するように、ゲート絶縁層746を形成する図16C参照。ゲート絶縁層746は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層746は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0、などを含むように形成するのが好適である。ゲート絶縁層746は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体記憶装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層746に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムアルミネートHfAlxOyx>0、y>0、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層746に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。また、酸化物半導体層744に接する絶縁層本実施の形態においては、ゲート絶縁層746は、第13族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には第13族元素を含むものが多く、第13族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。ここで、第13族元素を含む絶縁材料とは、絶縁材料に一または複数の第13族元素を含むことを意味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量原子よりアルミニウムの含有量原子が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量原子がアルミニウムの含有量原子以上のものを示す。例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。また、酸化物半導体層744に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。例えば、酸化物半導体層744に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa2OxX=3α、0<α<1とすることができる。また、酸化物半導体層744に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をAl2OXX=3α、0<α<1とすることができる。または、酸化物半導体層744に接する絶縁層として酸化ガリウムアルミニウム酸化アルミニウムガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム酸化アルミニウムガリウムの組成をGaXAl2-XO3α0<X<2、0<α<1とすることができる。酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減し、酸化物半導体層をI型化またはI型に限りなく近い酸化物半導体とすることができる。なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁層746に代えて、酸化物半導体層744の下地膜として形成する絶縁層に適用しても良く、ゲート絶縁層746および下地絶縁層の双方に適用しても良い。ゲート絶縁層746の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層746が酸素を含む場合、酸化物半導体層744に酸素を供給し、該酸化物半導体層744の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、ゲート絶縁層746の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。上述のように、第1の熱処理と第2の熱処理の少なくとも一方を適用することで、酸化物半導体層744を、その水素原子を含む物質が極力含まれないように高純度化することができる。次に、ゲート電極これと同じ層で形成される配線を含むを形成するための導電層を形成し、当該導電層を加工して、ゲート電極748aおよび導電層748bを形成する図16D参照。ゲート電極748aおよび導電層748bは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極748aおよび導電層748bは、単層構造としても良いし、積層構造としても良い。次に、ゲート絶縁層746、ゲート電極748a、および導電層748b上に、絶縁層750を形成する図17A参照。絶縁層750は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層750には、誘電率の低い材料や、誘電率の低い構造多孔性の構造などを用いることが望ましい。絶縁層750の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層750の単層構造としているが、開示する発明の一態様はこれに限定されず、2層以上の積層構造としても良い。次に、ゲート絶縁層746、絶縁層750に、ソース電極742aにまで達する開口を形成する。その後、絶縁層750上にソース電極742aと接する配線754を形成する図17B参照。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。配線754は、PVD法や、CVD法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。より具体的には、例えば、絶縁層750の開口を含む領域にPVD法によりチタン膜を薄く5nm程度形成した後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここではソース電極742aとの接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。絶縁層750に形成する開口は、導電層728bと重畳する領域に形成することが望ましい。このような領域に開口を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。ここで、導電層728bを用いずに、不純物領域726とソース電極742aとの接続と、ソース電極742aと配線754との接続とを重畳させる場合について説明する。この場合、不純物領域726上に形成された絶縁層736、絶縁層738および絶縁層740に開口下部のコンタクトと呼ぶを形成し、下部のコンタクトにソース電極742aを形成した後、ゲート絶縁層746および絶縁層750において、下部のコンタクトと重畳する領域に開口上部のコンタクトと呼ぶを形成し、配線754を形成することになる。下部のコンタクトと重畳する領域に上部のコンタクトを形成する際に、エッチングにより下部のコンタクトに形成されたソース電極742aが断線してしまうおそれがある。これを避けるために、下部のコンタクトと上部のコンタクトが重畳しないように形成することにより、素子面積が増大するという問題がおこる。本実施の形態に示すように、導電層728bを用いることにより、ソース電極742aを断線させることなく、上部のコンタクトの形成が可能となる。これにより、下部のコンタクトと上部のコンタクトを重畳させて設けることができるため、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体記憶装置の集積度を高めることができる。次に、配線754を覆うように絶縁層756を形成する図17C参照。以上により、高純度化された酸化物半導体層744を用いたトランジスタ762、および容量素子764が完成する図17C参照。本実施の形態において示すトランジスタ762では、酸化物半導体層744が高純度化されているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下である。また、酸化物半導体層744のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度1×1014/cm3程度と比較して、十分に小さい値例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満をとる。そして、オフ電流も十分に小さくなる。例えば、トランジスタ762の室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように高純度化され、真性化された酸化物半導体層744を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体記憶装置が得られる。また、本実施の形態において示す半導体記憶装置では、配線を共通化することも可能であり、集積度が十分に高められた半導体記憶装置を実現することができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態7本実施の形態では、上記実施の形態で示した半導体記憶装置を具備する半導体装置の適用例に関して図面を参照して以下に説明する。また、本発明の半導体記憶装置は、メモリを具備したあらゆる分野の電子機器に用いることが可能である。例えば、本発明の半導体記憶装置を適用した電子機器として、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイヘッドマウントディスプレイ、ナビゲーションシステム、音響再生装置カーオーディオ、オーディオコンポ等、コンピュータ、ゲーム機器、携帯情報端末モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等、記録媒体を備えた画像再生装置具体的にはDVDdigitalversatiledisc等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置などが挙げられる。それら電子機器の具体例を図18に示す。図18A、Bは、デジタルカメラを示している。図18Bは、図18Aの裏側を示す図である。このデジタルカメラは、筐体2111、表示部2112、レンズ2113、シャッターボタン2115などを有する。また、取り出し可能なメモリ2116を備えており、当該デジタルカメラで撮影したデータをメモリ2116に記憶させておく構成となっている。本発明を用いて形成された半導体記憶装置は当該メモリ2116に適用することができる。また、図18Cは、携帯電話を示しており、携帯端末の一つの代表例である。この携帯電話は筐体2121、表示部2122、操作キー2123、カメラ用レンズ2124などを含む。また、携帯電話は、取り出し可能なメモリ2125を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等をメモリ2125に記憶させ再生することができる。本発明を用いて形成された半導体記憶装置は当該メモリ2125に適用することができる。また、図18Dは、デジタルプレーヤーを示しており、オーディオ装置の一つの代表例である。図18Dに示すデジタルプレーヤーは、本体2130、表示部2131、メモリ部2132、操作部2133、イヤホン2134等を含んでいる。なお、イヤホン2134の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部2132は、本発明を用いて形成された半導体記憶装置を用いることができる。例えば、記録容量が20~200ギガバイトGBのNAND型メモリを用いることができる。また、操作部2133を操作することにより、映像や音声音楽を記録、再生することができる。なお、メモリ部2132に設けられた半導体記憶装置は、取り出し可能な構成としてもよい。また、図18Eは、電子ブック電子ペーパーともいうを示している。この電子ブックは、本体2141、表示部2142、操作キー2143、メモリ部2144を含んでいる。またモデムが本体2141に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。メモリ部2144は、本発明を用いて形成された半導体記憶装置を用いることができる。例えば、記録容量が20~200ギガバイトGBのNAND型メモリを用いることができる。また、操作キー2143を操作することにより、映像や音声音楽を記録、再生することができる。なお、メモリ部2144に設けられた半導体記憶装置は、取り出し可能な構成としてもよい。以上の様に、本発明の半導体記憶装置の適用範囲は極めて広く、メモリを有するものであればあらゆる分野の電子機器に用いることが可能である。