第1ダイを用意する段階と、前記第1ダイを基板の層に取り付ける段階と、前記基板の1つ以上の更なる層を形成して、前記第1ダイを前記基板に埋め込む段階と、第2ダイを前記1つ以上の更なる層に結合する段階とを備え、前記第1ダイは、前記第1ダイの電気信号をルーティングするボンドパッドを有する面を持ち、前記第2ダイは、前記第2ダイの電気信号をルーティングするボンドパッドを有する面を持ち、前記第2ダイは、電気信号が前記第1ダイと前記第2ダイとの間でルーティングされるように、前記1つ以上の更なる層に結合される方法。ヒートシンクを前記第2ダイに結合する段階をさらに備え、前記第2ダイは、前記第2ダイの第1面で前記1つ以上の更なる層に結合され、前記ヒートシンクは、前記第2ダイの前記第1面とは反対側の前記第2ダイの第2面に結合される請求項1に記載の方法。第2ダイを前記1つ以上の更なる層に結合する段階は、はんだボールを用いて前記第2ダイを前記1つ以上の更なる層に結合する段階を有する請求項1または2に記載の方法。前記第2ダイと前記1つ以上の更なる層との間にアンダーフィル材を設ける段階をさらに備える請求項3に記載の方法。第3ダイを用意する段階と、第3ダイを前記基板の層に取り付ける段階とをさらに備え、前記第3ダイは、前記第3ダイの電気信号をルーティングするボンドパッドを有する面を持ち、前記基板の1つ以上の更なる層を形成して、前記第1ダイを前記基板に埋め込む段階は、前記基板の1つ以上の更なる層を形成して、前記第3ダイを前記基板に埋め込む段階を有し、前記第2ダイは、前記第3ダイと前記第2ダイとの間で電気信号がルーティングされるように、前記1つ以上の更なる層に結合される請求項1または2に記載の方法。第3ダイを用意する段階は、前記第3ダイを、前記第1ダイの横に、実質的に隣り合わせ配列で設ける段階を有する請求項5に記載の方法。第3ダイを用意する段階は、前記第3ダイを、前記第1ダイの上に、前記第3ダイおよび前記第1ダイが実質的に積み重ね配列となるように設ける段階を有する請求項5に記載の方法。第4ダイを用意する段階と、第5ダイを用意する段階とをさらに備え、前記第4ダイは、前記第4ダイの電気信号をルーティングするボンドパッドを有する面を持ち、前記第5ダイは、前記第5ダイの電気信号をルーティングするボンドパッドを有する面を持ち、前記第3ダイは、前記第1ダイの上に、前記第3ダイおよび前記第1ダイが実質的に積み重ね配列となるように設けられ、前記第5ダイは、前記第4ダイの上に、前記第5ダイおよび前記第4ダイが実質的に積み重ね配列となるように設けられ、前記第1ダイおよび前記第3ダイと、前記第4ダイおよび前記第5ダイとは、実質的に隣り合わせ配列に配置され、前記基板の1つ以上の更なる層を形成して前記第1ダイを前記基板に埋め込む段階は、前記基板の1つ以上の更なる層を形成して前記第4ダイおよび前記第5ダイを前記基板に埋め込む段階を有し、前記第2ダイは、前記第4ダイと前記第2ダイとの間で電気信号がルーティングされるように、前記1つ以上の更なる層に結合され、前記第2ダイは、前記第5ダイと前記第2ダイとの間で電気信号がルーティングされるように、前記1つ以上の更なる層に結合される請求項7に記載の方法。i第1ラミネート層、ii第2ラミネート層、およびiii前記第1ラミネート層と前記第2ラミネート層との間に配置されたコア材を有する基板と、前記第1ラミネート層に結合された第1ダイであって、前記第1ダイの電気信号をルーティングするボンドパッドを有する面を持ち、前記基板の前記コア材に埋め込まれた第1ダイと、前記第2ラミネート層に結合された第2ダイであって、前記第2ダイの電気信号をルーティングするボンドパッドを有する面を持つ第2ダイと、を備え、前記第2ダイが、前記第1ダイと前記第2ダイとの間で電気信号がルーティングされるように、前記第2ラミネート層に結合されている装置。前記第2ダイに結合されたヒートシンクをさらに備え、前記第2ダイが、前記第2ダイの第1面で前記第2ラミネート層に結合され、前記ヒートシンクが、前記第2ダイの前記第1面とは反対側の前記第2ダイの第2面で、前記第2ダイに結合されている請求項9に記載の装置。前記第2ダイが、はんだボールを介して前記第2ラミネート層に結合されている請求項9または10に記載の装置。前記第2ダイと前記第2ラミネート層との間にアンダーフィル材をさらに備える請求項11に記載の装置。前記第1ラミネート層に結合された第3ダイであって、前記第3ダイの電気信号をルーティングするボンドパッドを有する面を持つ第3ダイをさらに備え、前記第3ダイが、前記基板の前記コア材に埋め込まれ、前記第2ダイが、前記第3ダイと前記第2ダイとの間で電気信号がルーティングされるように、前記第2ラミネート層に結合されている請求項9または10に記載の装置。前記第3ダイが、i前記第1ダイに対して実質的に隣り合わせ配列、または、ii前記第1ダイに対して実質的に積み重ね配列、のいずれかに配置されている請求項13に記載の装置。前記第1ラミネート層に結合された第4ダイであって、前記第4ダイの電気信号をルーティングするボンドパッドを有する面を持ち、前記基板の前記コア材に埋め込まれた第4ダイと、前記第1ラミネート層に結合された第5ダイであって、前記第5ダイの電気信号をルーティングするボンドパッドを有する面を持ち、前記基板の前記コア材に埋め込まれた第5ダイとをさらに備え、前記第3ダイが、前記第1ダイの上に、前記第3ダイおよび前記第1ダイが、実質的に積み重ね配列となるように配置され、前記第5ダイが、前記第4ダイの上に、前記第5ダイおよび前記第4ダイが、実質的に積み重ね配列となるように配置され、前記第1ダイおよび前記第3ダイと、前記第4ダイおよび前記第5ダイとが、実質的に隣り合わせ配列に配置され、前記第2ダイが、前記第4ダイと前記第2ダイとの間で電気信号がルーティングされるように、前記第2ラミネート層に結合され、前記第2ダイが、前記第5ダイと前記第2ダイとの間で電気信号がルーティングされるように、前記第2ラミネート層に結合されている請求項13に記載の装置。前記第1ダイがメモリ装置であり、前記第2ダイが、1つ以上のシステムオンチップSoCsを有する集積回路である請求項9から15のいずれか1項に記載の装置。多様な実施形態において、本開示は、第1ダイを用意する段階と、第1ダイを基板の層に取り付ける段階とを備える方法を提供し、第1ダイは、第1ダイの電気信号をルーティングするボンドパッドを有する面を持つ。本方法は、基板の1つ以上の更なる層を形成して第1ダイを基板に埋め込む段階と、第2ダイを1つ以上の更なる層に結合する段階とをさらに備え、第2ダイは、第2ダイの電気信号をルーティングするボンドパッドを有する面を持つ。第2ダイは、第1ダイと第2ダイとの間で電気信号がルーティングされるように、1つ以上の更なる層に結合される。また、本開示は、i第1ラミネート層、ii第2ラミネート層、およびiii第1ラミネート層と第2ラミネート層との間に配置されたコア材を有する基板を備える装置を提供する。本装置は、第1ラミネート層に結合された第1ダイをさらに備え、第1ダイは、第1ダイの電気信号をルーティングするボンドパッドを有する面を持ち、第1ダイは、基板のコア材に埋め込まれる。本装置は、第2ラミネート層に結合された第2ダイをさらに備え、第2ダイは、第2ダイの電気信号をルーティングするボンドパッドを有する面を持つ。第2ダイは、第1ダイと第2ダイとの間で電気信号がルーティングされるように、第2ラミネート層に結合される。図1Aは、基板106に埋め込まれた第1ダイ104を有するダイ配列102を備えるパッケージング配列100を示す。多様な実施形態において、第1ダイ104は、メモリ装置であり、一実施形態において、第1ダイ104は、動的ランダムアクセスメモリDRAMである。しかし、その他の種類のメモリ装置を用いてよい。明瞭性を期するべく、ダイ配列102内のコンポーネントの多くについて、記載を省く。図4から図11を参照して、ダイ配列102を本明細書により詳細に記載する。第2ダイ108がダイ配列102に接合されている。第2ダイ108はボンドパッド110を有する。第2ダイ108は、第2ダイ108のボンドパッド110が、ルーティング構造128、130、および132を介して第1ダイ104のボンドパッド114に連通可能に結合されるように、はんだボール112を介してダイ配列102に接合される。したがって、第1ダイ104と第2ダイ108との間で電気信号をルーティングすることができる。また、第2ダイ108は、ボンドパッド110が、ルーティング構造128、130、および132を介してルーティング構造126および134に連通可能に結合されて、パッケージング配列100の外部の装置に電気信号がルーティングされるように、はんだボール112を介してダイ配列102に接合される。多様な実施形態において、第2ダイ108は、1つ以上のシステムオンチップSoCsを有する。多様な実施形態において、第2ダイ108とダイ配列102との間にアンダーフィル材116が設けられる。アンダーフィル材116は、はんだボール112により形成された接合部を保護する。図1Bを参照すると、多様な実施形態において、アンダーフィル材116は設けられない。一般的に、はんだボール112のサイズが大きいほど、アンダーフィル材116の必要性は小さくなる。図1Aおよび図1Bを参照すると、多様な実施形態において、ヒートシンク118が設けられる。ヒートシンク118は、たとえばエポキシ等の適切な接着剤を介してダイ配列102に接合することができる。さらに、ヒートシンク118は、熱伝導性化合物120を用いて第2ダイ108に接合される。熱伝導性化合物120は、一般的に、金属が充填された樹脂接着剤であり、ヒートシンク118は、一般的に、たとえば、アルミニウムまたは銅で構成される。多様な実施形態において、ヒートシンク118は、熱伝導性化合物120を介して第2ダイ108にだけ接合され、ダイ配列102には接合されない。図1Cは、パッケージング配列100がヒートシンク118を備えず、したがって、熱伝導性化合物120を含まない場合のパッケージング配列100の実施形態を示す。図1Cに示す実施形態では、アンダーフィル材116が第2ダイ108とダイ配列102との間に設けられる。図1Dは、ヒートシンク118を備えず、したがって熱伝導性化合物120を含まず、さらに第2ダイ108とダイ配列102との間にアンダーフィル材116を含まないパッケージング配列100の実施形態を示す。図2Aは、パッケージング配列100に類似したパッケージング配列200を示す。パッケージング配列200は、ダイ配列102に類似したダイ配列202の内部に埋め込まれた2つの第1ダイ204aおよび204bを備える。図2Aに見られるように、2つの第1ダイ204aおよび204bは、ダイ配列202の内部に隣り合わせに埋め込まれる。多様な実施形態において、第1ダイ204aおよび204bはメモリ装置であり、一実施形態において、第1ダイ204aおよび204bは、動的ランダムアクセスメモリDRAMである。しかし、その他の種類のメモリ装置を用いてよい。第2ダイ208は、ダイ配列202に接合される。第2ダイ208は、ボンドパッド210を有する。ダイ2ダイ208は、第2ダイ208のボンドパッド210が、ルーティング構造228、230、および232を介して、第1ダイ204aのボンドパッド214aおよび第1ダイ204bのボンドパッド214bに連通可能に結合されるように、はんだボール212を介してダイ配列202に接合される。したがって、第1ダイ204aおよび204bと第2ダイ208との間で電気信号をルーティングすることができる。また、第2ダイ208は、ボンドパッド210が、ルーティング構造228、230、および232を介してルーティング構造226および234に連通可能に結合されて、パッケージング配列200の外部の装置に電気信号がルーティングされるように、はんだボール212を介してダイ配列202に接合される。多様な実施形態において、第2ダイ208は、1つ以上のシステムオンチップSoCsを有する。多様な実施形態において、第2ダイ208とダイ配列202との間にアンダーフィル材216が設けられる。アンダーフィル材216は、はんだボール212により形成された接合部を保護する。図2Bを参照すると、多様な実施形態において、アンダーフィル材216は設けられない。図2Aおよび図2Bを参照すると、多様な実施形態において、ヒートシンク218が設けられる。ヒートシンク218は、たとえばエポキシ等の適切な接着剤を介してダイ配列202に接合することができる。さらに、ヒートシンク218は、熱伝導性化合物220を用いて第2ダイ208に接合される。熱伝導性化合物220は、一般的に、金属が充填された樹脂接着剤であり、ヒートシンク218は、一般的に、たとえば、アルミニウムもしくは銅で構成される。多様な実施形態において、ヒートシンク218は、熱伝導性化合物220を介して第2ダイ208にだけ接合され、ダイ配列202には接合されない。図2Cは、パッケージング配列200がヒートシンク218を備えず、したがって、熱伝導性化合物220を含まない場合のパッケージング配列200の実施形態を示す。図2Cに示す実施形態では、アンダーフィル材216が第2ダイ208とダイ配列202との間に設けられる。図2Dは、ヒートシンク218を備えず、したがって、熱伝導性化合物220を含まず、さらに、第2ダイ208とダイ配列202との間にアンダーフィル材216を含まないパッケージング配列200の実施形態を示す。図3Aは、パッケージング配列100および200に類似したパッケージング配列300を示す。パッケージング配列300は、ダイ配列102および202に類似したダイ配列302の内部に埋め込まれた2つの第1ダイ304aおよび304bを備える。図3Aに見られるように、2つの第1ダイ304aおよび304bは、ダイ配列302の内部に、隣り合わせ配列ではなく、積み重ね配列で埋め込まれている。多様な実施形態において、第1ダイ304aおよび304bは、メモリ装置であり、一実施形態では、第1ダイ304aおよび304bは、動的ランダムアクセスメモリDRAMである。しかし、その他の種類のメモリ装置を用いてよい。2つの第1ダイ304aおよび304bは、通常、基板貫通電極TSV構成を用いて単一の装置へと組み合わされ、基板360の内部に埋め込まれる。2つの第1ダイ304aおよび304bは、ボンドパッド314aおよび314bをそれぞれ有する。第1ダイ304aへの貫通電極322が設けられる。第2ダイ308がダイ配列302に接合される。第2ダイ308は、ボンドパッド310を有する。第2ダイ308は、第2ダイ308のボンドパッド310が、ルーティング構造328、330、および332を介して第1ダイ304bのボンドパッド314bに連通可能に結合されるように、はんだボール312を介してダイ配列302に接合される。また、第2ダイ308は、ボンドパッド310が、ルーティング構造328、330、および332を介して貫通電極322に結合され、したがって、第1ダイ304aのボンドパッド314aに連通可能に結合されるように、はんだボール312を介してダイ配列302に接合される。したがって、第1ダイ304aおよび304bと、第2ダイ308との間で電気信号をルーティングすることができる。また、第2ダイ308は、ボンドパッド310が、ルーティング構造328、330、および332を介してルーティング構造326および334に連通可能に結合され、パッケージング配列300の外部の装置に電気信号がルーティングされるように、はんだボール312を介してダイ配列302に接合される。多様な実施形態において、第2ダイ308は、1つ以上のシステムオンチップSoCsを有する。図3Aは、第2ダイ308とダイ配列302との間にアンダーフィル材316を備える配列を示す。しかし、本明細書に記載したその他の実施形態と同様に、所望により、アンダーフィル材316は除去してよい。同じく、図3Aは、ヒートシンク318および熱伝導性化合物320を備えるパッケージング配列300を示すが、その他の実施形態に関して本明細書に上記したように、所望により、ヒートシンク318および熱伝導性化合物320は除去してよい。図3Bは、4つの第1ダイ304a~304dを有するダイ配列302を備えるパッケージング配列300を示す。2つの第1ダイ304aおよび304bが積み重ね配列され、残りの2つの第1ダイ304cおよび304dが同じく積み重ね配列される。多様な実施形態において、第1ダイ304a~304dは、メモリ装置であり、一実施形態において、第1ダイ304a~304dは、動的ランダムアクセスメモリDRAMである。しかし、その他の種類のメモリ装置を用いてよい。2つの第1ダイ304aおよび304bは、通常、TSV構成を用いて単一の装置へと組み合わされ、基板360に埋め込まれる。2つの第1ダイ304aおよび304bは、ボンドパッド314aおよび314bをそれぞれ有する。第1ダイ304aへの貫通電極322aが設けられる。他方の2つの第1ダイ304cおよび304dは、通常、TSV構成を用いて単一の装置へと組み合わされ、基板360に埋め込まれる。2つの第1ダイ304cおよび304dは、ボンドパッド314cおよび314dをそれぞれ有する。第1ダイ304cへの貫通電極322cが設けられる。第2ダイ308がダイ配列302に接合される。第2ダイ308は、ボンドパッド310を有する。第2ダイ308は、第2ダイ308のボンドパッド310が、ルーティング構造328、330、および332を介して第1ダイ304bのボンドパッド314bおよび第1ダイ304dのボンドパッド314dに連通可能に結合されるように、はんだボール312を介してダイ配列302に接合される。また、第2ダイ308は、ボンドパッド310が、ルーティング構造328、330、および332を介して貫通電極322aに結合され、したがって、第1ダイ304aのボンドパッド314aに連通可能に結合されるように、はんだボール312を介してダイ配列302に接合される。さらに、第2ダイ308は、ボンドパッド310が、ルーティング構造328、330、および332を介して貫通電極322cに結合され、したがって、第1ダイ304cのボンドパッド314cに連通可能に結合されるように、はんだボール312を介してダイ配列302に接合される。したがって、第1ダイ304a~304dと第2ダイ308との間で電気信号をルーティングすることができる。また、第2ダイ308は、ボンドパッド310が、ルーティング構造328、330、および332を介してルーティング構造326および334に連通可能に結合されて、パッケージング配列300の外部の装置に電気信号がルーティングされるように、はんだボール312を介してダイ配列302に接合される。多様な実施形態において、第2ダイ308は、1つ以上のシステムオンチップSoCsを有する。図3Bは、ダイ2ダイ308とダイ配列302との間にアンダーフィル材316を備える配列を示す。しかし、本明細書に記載のその他の実施形態と同様、アンダーフィル材316は、所望により除去してよい。同じく、図3Bはヒートシンク318および熱伝導性化合物320を備えるパッケージング配列300を示すが、その他の実施形態に関して本明細書に上記したように、ヒートシンク318および熱伝導性化合物320は、所望により除去してよい。図4は、基板460に埋め込まれたダイ402を備える一例としてのダイ配列400を示す。ダイ配列400は、図1A~1D、図2A~2D、および図3A~3Bを参照して上記したダイ配列102、202、及び302の実装に用いることができる。基板460は、第1ラミネート層416、第2ラミネート層420、および第1ラミネート層416と第2ラミネート層420との間に配置されたコア材418を有する。第1ラミネート層416および/または第2ラミネート層420は、たとえば、エポキシ/樹脂系材料等のラミネート材を含むことができる。いくつかの実施形態では、ラミネート材は、フレームリターダント4FR4またはビスマレイミドトリアジンBTを含む。コア材418は、たとえば、樹脂を含むことができる。いくつかの実施形態では、コア材418は、ステージB/C熱硬化性樹脂を含む。材料はこれらの例に限定されず、その他の実施形態では、第1ラミネート層416、第2ラミネート層420、および/またはコア材418にその他の適切な材料を用いることができる。基板460は、図示のように、第1ラミネート層416に結合された第1はんだマスク層424、および第2ラミネート層420に結合された第2はんだマスク層422をさらに有する。第1はんだマスク層424および第2はんだマスク層422は、通常、たとえばエポキシ等のはんだレジスト材を含む。その他の実施形態では、第1はんだマスク層424及び第2はんだマスク層422を製造するべく、その他の適切な材料を用いることができる。基板460は、それぞれ第1ラミネート層416、コア材418、第2ラミネート層420、第2はんだマスク層422、及び第1はんだマスク層424に配置されたルーティング構造426、428、430、432、および434をさらに有する。ルーティング構造426、428、430、432、および434は、通常、たとえば銅等の導電材料を含み、ダイ402電気信号をルーティングする。ダイ402の電気信号は、たとえば、入力/出力I/O信号、および/または、ダイ402上に形成される集積回路IC装置不図示用の電力/接地であってよい。図示のように、ルーティング構造426、428、430、432、および434は、基板460が有する1つの層内で電気信号をルーティングするべくライン形構造を含んでよく、および/または基板460が有する1つの層を貫通して電気信号をルーティングするべくビア形構造を含んでよい。ルーティング構造426、428、430、432、および434、その他の実施形態では、図示された以外の構造を含むことができる。基板460について特定の構造を記載し図示したが、1つ以上のダイを埋め込む3次元3Dパッケージング法を用いるその他の基板も、本明細書に記載の原理によって利益を受けることができる。図1A~1D、図2A~2D、および図3A~3Bの実施形態には図示されないが、ダイ配列400したがって、ダイ配列102、202、および302は、1つ以上のインターポーザ408を備えることができる。ダイ402およびインターポーザ408は、図4に示すように、基板460に埋め込まれる。多様な実施形態において、ダイ402およびインターポーザ408は、第1ラミネート層416と第2ラミネート層420との間のコア材418に埋め込まれる。多様な実施形態において、インターポーザ408は、基板460内への埋め込みによってではなく、再配線RDLパターニングにより形成することができる。基板460内のその他の層および/または構造も、RDLパターニングにより形成することができる。ダイ402は、シリコン等の半導体材料を含み、通常、ダイ402の活性側S1に形成されるロジック用トランジスタ、および/またはメモリもしくはその他の回路等のIC装置不図示を有する。ダイ402の非活性側S2は、ダイ402の活性側S1の反対側に位置する。活性側S1および非活性側S2は、本明細書に記載される多様な構成についての記載を容易にするべく、ダイ402の互いに反対側の面を指すものとし、ダイ402の特定の構造に限定されない。いくつかの実施形態では、ダイ402の非活性側S2の面が、たとえば樹脂等の接着剤414を用いて第1ラミネート層416に取り付けられる。その他の実施形態では、ダイ402は、その他の技術、たとえば、支持体の集合carriergroupの使用により、第1ラミネート層416に結合させることができる。ダイ402の活性側S1は、誘電材404を含む面を有する。いくつかの実施形態では、誘電材404は、二酸化ケイ素の誘電率より誘電率が低い低誘電率材料を含む。たとえば、寸法が約40ナノメートル以下の加工物featuresを含むダイを製造するのに使用される低誘電率材料は、通常、非低誘電率材料よりも、プロセス関連応力による構造不良に陥り易い物質的特性を有する。多様な実施形態において、誘電材404は、炭素、フッ素等の材料がドープされた二酸化ケイ素を含む。その他の実施形態において、誘電材404は、その他の低誘電材料を含むことができる。ダイ402の活性側S1の面は、ダイ402の電気信号をルーティングするための1つ以上のボンドパッド406もしくは類似の構造をさらに有する。1つ以上のボンドパッド406は、通常、たとえばアルミニウム、銅等の導電材料を含む。その他の実施形態では、その他の適切な材料を用いることができる。図示のように、誘電材404および1つ以上のボンドパッド406を有するほうのダイ402の面たとえば、活性側S1にインターポーザ408が結合される。インターポーザ408は、通常、シリコン等の半導体材料の中に1つ以上のビア410を含む。いくつかの実施形態では、1つ以上のビア410は、図示のようにインターポーザ408を貫通するシリコン貫通電極TSVである。1つ以上のビア410は、1つ以上のボンドパッド406に電気的に結合され、通常、銅等の導電材料で充填され、ダイ402の電気信号をさらにルーティングする。インターポーザ408は、たとえば、熱圧着プロセス、または、はんだリフロープロセスを用いてダイ402に接着することができる。いくつかの実施形態では、1つ以上のビア410に結合された金属、または、はんだ材料を、ダイ402の活性側S1に配置された金属、または、はんだ材料に接着する。たとえば、インターポーザ408とダイ402との間に、たとえば、銅-銅、金-銅、または金-金等の金属-金属結合を形成するべく熱圧着を用いることとができる。たとえば、はんだ-はんだ、または、はんだ-金属等のはんだ結合を形成するべくはんだリフローを用いることができる。これらの結合を形成するべく、たとえば、バンプ、ピラー、および、再配線層RDLパッド構成を含むパッドたとえば、1つ以上のボンドパッド406等の多様な構造を用いることができる。その他の実施形態では、その他の適切な材料、構造、および/または接着技術を用いることができる。いくつかの実施形態では、ダイ402およびインターポーザ408は、両方とも、同等の熱膨張係数CTEを有する材料たとえば、シリコンを含む。ダイ402およびインターポーザ408に同等のCTEを有する材料を用いることにより、加熱および/または冷却による材料間の不整合が減少する。多様な実施形態において、インターポーザ408は、基板460へのダイ402の埋め込みに付随して、ダイ402の誘電材404が亀裂またはその他の不具合を生じないように保護する。たとえば、基板460にダイ402を埋め込むべく1つ以上の層を形成たとえば、コア材418を堆積することにより、ダイの誘電材404に構造的な不具合を生じさせる応力が発生し得る。インターポーザ408は、特にダイ402を基板460に埋め込むための1つ以上の層を形成する間、ダイ402たとえば、誘電材404にとっての物理的な緩衝材、支持材、および補強材となる。つまり、本明細書に記載する通りにインターポーザ408に結合されたダイ402は、基板460の製造に付随する応力に対して、ダイ402単体よりも構造的な弾性が高い被保護集積回路構造450であり、結果として、ダイ402の歩留まりおよび信頼性が向上する。主に図4の基板460に関連して実施形態を記載したが、これらの原理によって利益を受けるその他の基板構成も本開示の範囲に含まれる。ルーティング構造426、428、430、432、および434は、1つ以上のビア410に電気的に結合され、ダイ402の電気信号をさらに基板460の全体にルーティングする。たとえば、1つ以上のビア410は、コア材418の領域に配置されたルーティング構造428に、ファンアウト接続、ファンイン接続、またはストレートアップstraight-up接続を用いて電気的に結合することができる。いくつかの実施形態では、銅等の導電材料を含む再配線層412がインターポーザ408上に形成され、1つ以上のビア410とルーティング構造428との間に電気信号をルーティングする。ルーティング構造426、428、430、432、および434は、図示のように、基板460の両面において、ダイ402の電気信号を電気的に接続するために用いることができる。ダイ402の電気信号をさらにルーティングするべく追加的な構造を形成することができる。たとえば、基板460の面上に1つ以上のボンドパッド436を形成することができる。図示の実施形態では、1つ以上のボンドパッド436は、第1はんだマスク層424に配置され、1つ以上のビア410に電気的に結合される。図示は省略するが、他の実施形態では、1つ以上のボンドパッドを第2はんだマスク層422に形成することができる。1つ以上のボンドパッド436は、通常、銅またはアルミニウム等の導電材料を含む。その他の実施形態では、その他の導電材料を用いて1つ以上のボンドパッド436を形成することができる。いくつかの実施形態では、ダイ配列400を、その他の電気的コンポーネント、たとえば、マザーボード等のプリント回路基板に電気的に結合できるようにするための1つ以上のはんだボール438または類似のパッケージ相互接続構造が、1つ以上のボンドパッド436上に形成される。多様な実施形態において、ダイ配列400は、ボールグリッドアレイBGAパッケージである。その他の実施形態では、ダイ配列400は、その他の種類のパッケージとすることができる。図5は、互いに結合される前のダイ402およびインターポーザ408を概略的に示す。ダイ402およびインターポーザ408は、図4に関連して上記した実施形態に適合したものであってよい。ダイ402は、周知の半導体製造技術を用いて製造することができる。たとえば、ダイ402は、ダイの活性側S1に1つ以上のIC装置不図示、たとえばトランジスタが形成された複数のその他のダイ402とともに、ウェハの上に形成することができる。誘電材404および1つ以上のボンドパッド406は、通常、ダイ402の活性側S1の面に形成される。ウェハをダイシングして単体化されたダイ402を提供することができる。インターポーザ408も、同じく、周知の半導体製造技術を用いて製造することができる。ダイ402と同じく、インターポーザ408も、複数のその他のインターポーザとともにウェハの上に形成することができる。1つ以上のビア410、たとえばTSVをインターポーザ408を貫通するよう形成することができ、および/または、再配線層412をインターポーザ408の面上に形成することができる。ウェハをダイシングして単体化されたインターポーザ408を提供することができる。ダイ402およびインターポーザ408は、多様な技術により、単体化形態、ウェハ形態、またはこれらの組み合わせ形態で、互いに結合することができる。たとえば、インターポーザ408を単体化して、ウェハ形態のダイ402に結合することができ、この反対も可能である。多様な実施形態において、インターポーザ408は、本明細書に記載した熱圧着プロセス、または、はんだリフロープロセスを用いてダイ402に結合することができる。つまり、インターポーザ408およびダイ402の上に1つ以上の導電構造たとえば、ピラー、バンプ、パッド、再配線層を形成して、インターポーザ408とダイ402とを結合する。ダイ402の1つ以上のボンドパッド406は、インターポーザ408の1つ以上のビア410に、これらの1つ以上の導電構造間に結合が形成されるように、任意の適切な熱圧着プロセス、または、はんだリフロープロセスを用いて電気的に結合することができる。インターポーザ408は、誘電材404およびその上に配置された1つ以上のボンドパッド406を有するほうのダイ402の面たとえば、活性側S1に、矢印に示されるように結合される。図6は、ダイ402およびインターポーザ408を、基板たとえば、図4の基板460の層に取り付けた後のダイ配列600を概略的に示す。いくつかの実施形態では、基板の層は、第1ラミネート層416である。第1ラミネート層416は、図4に関連して上記した実施形態に適合したものであってよい。ダイ402は、ダイ402の非活性側S2が第1ラミネート層416に結合されるように、接着剤414を用いて、第1ラミネート層416に取り付けることができる。接着剤414は、図4に関連して上記した実施形態に適合したものであってよい。その他の実施形態では、ダイ402は、その他の技術たとえば、支持体の集合を用いて基板の層に取り付けることができる。図7~図11は、基板にダイを埋め込むための基板の1つ以上の追加的な層を形成した後のダイ配列を概略的に示す。図7のダイ配列700は、基板たとえば、図4の基板460のコア材418を形成した後の図6のダイ配列600である。コア材418は、図4に関連して上記した実施形態に適合したものであってよい。コア材418は、ダイ402およびインターポーザ408を図示のように封入するべく堆積させることができる。たとえば、コア材418は、金型に熱硬化性樹脂を堆積させることにより形成することができる。いくつかの実施形態では、インターポーザ408は、コア材418の堆積に付随する応力からダイ402の誘電材404を保護するべく設けられる。図4に関連して記載したように、ダイ402上のインターポーザ408により、被保護IC構造450が形成される。いくつかの実施形態では、コア材418の堆積前に、第1ラミネート層416上にルーティング構造428を形成する。ルーティング構造428は、ダイ402を第1ラミネート層416に取り付ける前に、第1ラミネート層416上に形成することができる。ルーティング構造428は、図4に関連して上記した実施形態に適合したものであってよい。図8のダイ配列800は、コア材418をパターニングし、図示のように更なるルーティング構造428と、ルーティング構造430とを形成した後の図7のダイ配列700である。ルーティング構造430は、図4に関連して上記した実施形態に適合したものであってよい。コア材418は、コア材418の各部が除去されるように、たとえば、リソグラフィー/エッチング、またはレーザードリル等の任意の適切なプロセスを用いてパターニングすることができる。コア材418の各部は、ルーティング構造428および430を形成する導電材料が堆積できるようにするべく、除去される。たとえば、コア材418は、インターポーザ408の1つ以上のビア410とのコア材418を介した電気的接続の形成が容易となるような態様で、パターニングすることができる。電気的接続は、たとえば、図示のように、再配線層412を介して1つ以上のビア410に電気的に結合されるルーティング構造428および430を形成するための導電材料を堆積することにより、形成することができる。図9のダイ配列900は、コア材418上に第2ラミネート層420を形成した後のダイ配列800である。第2ラミネート層420は、図4に関連して上記した実施形態に適合したものであってよい。第2ラミネート層420は、コア材418上のラミネート材を堆積し、インターポーザ408の1つ以上のビア410とのラミネート材を介した電気的接続の形成が容易となるような態様でラミネート材をパターニングすることにより形成することができる。たとえば、ラミネート材が除去された第2ラミネート層420のパターニング領域に導電材を堆積することにより、図示のように更なるルーティング構造430を形成することができる。ルーティング構造430により、第2ラミネート層420を介した1つ以上のビア410への電気的接続が設けられる。図10のダイ配列1000は、第2ラミネート層420上にはんだマスク層たとえば、図4の第2はんだマスク層422を形成した後のダイ配列900である。第2はんだマスク層422は、図4に関連して上記した実施形態に適合したものであってよい。ルーティング構造432は、第2ラミネート層420上に導電材を堆積および/またはパターニングすることにより形成することができる。ルーティング構造432は、図4に関連して上記した実施形態に適合したものであってよい。第2はんだマスク層422を形成するべく、はんだレジスト材を堆積および/またはパターニングすることができる。はんだレジスト材は、ルーティング構造432が、さらなる電気的接続を可能にするべく部分的に露出されるように、形成することができる。図11のダイ配列1100は、第1ラミネート層416にルーティング構造426を形成し、第1ラミネート層416上に、はんだマスク層たとえば、図4の第1はんだマスク層424を形成した後のダイ配列1000である。第1はんだマスク層424、1つ以上のボンドパッド436、1つ以上のはんだボール438、ならびに、ルーティング構造426および434は、図4に関連して記載した実施形態に適合したものであってよい。いくつかの実施形態では、第1ラミネート層416は、インターポーザ408の1つ以上のビア410との第1ラミネート層416を介した電気的接続の形成を可能にするためにパターニングされる。第1ラミネート層のパターニングされた部分に導電材料を堆積して、1つ以上のビア410と電気的に接続するルーティング構造426を形成することができる。ルーティング構造434が、第1ラミネート層416上に形成され、ルーティング構造426に電気的に結合されて、ダイ402の電気信号をルーティングする。1つ以上のボンドパッド436が、ルーティング構造434上に形成される。はんだレジスト材料が堆積および/またはパターニングされて、はんだマスク層424が形成される。はんだレジスト材料に開口を形成して、1つ以上のボンドパッド434上に、はんだボール438を形成/配置できるようにしてよい。本明細書に記載したパッケージング配列100、200、および300は、通常、約1.2ミリメートルの厚さを有することができる。さらに、第2ダイ108、208、および3081つ以上のSoCsで構成と第1ダイ104、204aおよび204b、ならびに304a~304dメモリとして構成される場合とを分離することで、第1ダイの性能に影響を及ぼす第2ダイからの熱が減少する。ヒートシンク118、218、および318、ならびに、熱伝導性化合物120、220、および320も、第1ダイの性能に影響を及ぼす第2ダイからの熱を留める。図12は、本開示の実施形態に係る一例としての方法1200を示す。1204で、第1ダイが、第1ダイの電気信号をルーティングするボンドパッドを有する面を持つように用意される。1208で、第1ダイが基板の層に取り付けられる。1212で、基板の1つ以上の更なる層が形成され、第1ダイが基板に埋め込まれる。1216で、第2ダイが、1つ以上の更なる層に結合され、第2ダイは、第2ダイの電気信号をルーティングするボンドパッドを有する面を持つ。一実施形態では、第2ダイは、第1ダイと第2ダイとの間で電気信号がルーティングされるように、1つ以上の更なる層に結合される。記載では、たとえば、上へ/下へup/down、上方で/下方でover/under、および/または、上/下top/bottom等の、視点に基づいた記載が用いられる場合がある。このような記載は、単に、説明を分かり易くするためだけに用いられており、本明細書に記載された実施形態を、何らかの特定の方向に限定する意図はない。本開示の目的において、A/Bという文言は、AまたはBを意味する。本開示の目的において、Aおよび/またはBという文言は、A、B、またはAおよびBを意味する。本開示の目的において、A、B、およびCのうち少なくとも1つという文言は、A、B、C、AおよびB、AおよびC、BおよびC、またはA、B、およびCを意味する。本開示の目的において、ABという文言は、BまたはAB、つまり、Aが任意性の要素であることを意味する。多様な動作を、特許請求される発明主題が最も理解し易くなるように、複数の別々の動作として順に記載した。しかし、記載の順序は、これらの動作が順序に規定されることの示唆と解されるべきでない。特に、これらの動作は、提示された順序で実行しなくてよい。記載された動作は、記載された実施形態とは異なる順序で実行してよい。多様な追加的な動作を実行してよく、および/または、記載された動作は、追加的な実施形態で省いてよい。記載では、一実施形態では、複数の実施形態では等の文言が用いられたが、これらは、いずれも、同一または異なる複数の実施形態のうちの1つ以上を指し得る。さらに、本開示の実施形態に関して用いられた含むcomprising、含むincluding、含むhaving等の文言は、同義語である。マイクロエレクトロニクス分野では、チップ、集積回路、モノリシックデバイス、半導体デバイス、ダイ、マイクロエレクトロニクスデバイス等の文言が、しばしば、互換的に用いられる。これら全ては、当該分野では広く理解されており、本発明を適用できる。所定の実施形態が本明細書で図示および記載されたが、同一の目的を達するべく企図された多くの代替的および/または透過的な実施形態もしくは実施例が、本開示の範囲から逸脱することなく、図示および記載された実施形態の代替とされ得る。本開示は、本明細書に記載された実施形態のいかなる改変もしくは変形も範囲に含むことを意図している。したがって、本明細書に記載された実施形態は、特許請求の範囲およびその均等の範囲によってだけ限定されることが、明確に意図される。