"2本のデータ線を一組とする複数組のデータ線と、複数本のゲート線とがそれぞれ交差する部分に対応して設けられた複数の画素を備え、各画素は、電気光学素子と、前記電気光学素子に接続された画素回路とを有し、前記画素回路は、一組のデータ線および前記ゲート線に接続された保持回路と、前記保持回路の出力と前記電気光学素子とに接続された選択回路とを有し、前記保持回路は、一組のデータ線の一方に印加される第1映像信号を、前記ゲート線に印加される書込選択信号に応じてサンプリングして保持するとともに、一組のデータ線の他方に印加される第2映像信号を、前記ゲート線に印加される書込選択信号に応じてサンプリングして保持することの可能な構成となっており、前記選択回路は、前記保持回路で保持された第1映像信号および第2映像信号を、出力選択信号に応じて選択的に前記電気光学素子に出力することの可能な構成となっている電気光学装置。前記選択回路の出力が、前記電気光学素子に直接、接続されている請求項1に記載の電気光学装置。前記電気光学素子は、前記画素回路から見たときの当該電気光学素子の負荷容量が、前記保持回路に保持されたサンプリング信号の情報を破壊しない大きさとなるように、構成されている請求項2に記載の電気光学装置。前記保持回路は、前記書込選択信号に応じて前記第1映像信号をサンプリングするトランジスタと、前記書込選択信号に応じて前記第2映像信号をサンプリングするトランジスタと、前記第1映像信号および前記第2映像信号のサンプリング信号を保持するSRAMStaticRandomAccessMemoryとを有し、前記選択回路は、前記SRAMに保持された、前記第1映像信号のサンプリング信号を前記出力選択信号に応じて前記電気光学素子に出力する一対のトランジスタと、前記SRAMに保持された、前記第2映像信号のサンプリング信号を前記出力選択信号に応じて前記電気光学素子に出力する一対のトランジスタとを有する請求項3に記載の電気光学装置。前記SRAMは、複数のトランジスタで構成され、前記保持回路および前記選択回路に含まれる各トランジスタは、ゲートと、前記ゲートを間にして互いに対向する一対のソースドレイン領域とを有し、前記保持回路および前記選択回路に含まれる複数のトランジスタは、第1チャネル型の複数の第1トランジスタと、第2チャネル型の複数の第2トランジスタとで構成され、前記SRAMおよび前記選択回路に含まれる複数の第1トランジスタでは、互いに隣接する第1トランジスタ同士において、前記ソースドレイン領域が互いに共通化されており、前記SRAMおよび前記選択回路に含まれる複数の第2トランジスタでは、互いに隣接する第2トランジスタ同士において、前記ソースドレイン領域が互いに共通化されている請求項4に記載の電気光学装置。前記複数の第1トランジスタにおいて、前記ソースドレイン領域が一列に配置されており、前記複数の第2トランジスタにおいても、前記ソースドレイン領域が一列に配置されている請求項5に記載の電気光学装置。前記複数の第1トランジスタにおけるソースドレイン領域の配列方向と、前記複数の第2トランジスタにおけるソースドレイン領域の配列方向とが、互いに平行となっている請求項6に記載の電気光学装置。前記保持回路に含まれる、前記SRAM以外の複数のトランジスタでは、一対のソースドレイン領域が前記第2トランジスタのソースドレイン領域の配列方向と交差する方向に互いに対向するように配置され、さらに、前記第2トランジスタに近接するソースドレイン領域が前記第2トランジスタのソースドレイン領域と電気的に接続されている請求項7に記載の電気光学装置。前記複数の第1トランジスタにおいて、一列に配置された複数のソースドレイン領域のうち当該画素回路の端部に相当するソースドレイン領域が、当該画素回路に隣接する他の画素回路に含まれるソースドレイン領域と共通化されている請求項7に記載の電気光学装置。前記複数の第2トランジスタにおいて、一列に配置された複数のソースドレイン領域のうち当該画素回路の端部に相当するソースドレイン領域が、当該画素回路に隣接する他の画素回路に含まれるソースドレイン領域と共通化されている請求項9に記載の電気光学装置。前記保持回路に含まれる、前記SRAM以外の複数のトランジスタにおいて、前記第2トランジスタに未接続のソースドレイン領域が、当該画素回路に隣接する他の画素回路に含まれるソースドレイン領域と共通化されている請求項8に記載の電気光学装置。照明光学系と、入力された映像信号に基づいて前記照明光学系からの光を変調することにより、画像光を生成する電気光学装置と、前記電気光学装置で生成された画像光を投射する投影光学系とを備え、前記電気光学装置は、2本のデータ線を一組とする複数組のデータ線と、複数本のゲート線とがそれぞれ交差する部分に対応して設けられた複数の画素を有し、各画素は、電気光学素子と、前記電気光学素子に接続された画素回路とを有し、前記画素回路は、一組のデータ線および前記ゲート線に接続された保持回路と、前記保持回路の出力と前記電気光学素子とに接続された選択回路とを有し、前記保持回路は、一組のデータ線の一方に印加される第1映像信号を、前記ゲート線に印加される書込選択信号に応じてサンプリングして保持するとともに、一組のデータ線の他方に印加される第2映像信号を、前記ゲート線に印加される書込選択信号に応じてサンプリングして保持することの可能な構成となっており、前記選択回路は、前記保持回路で保持された第1映像信号および第2映像信号を、出力選択信号に応じて選択的に前記電気光学素子に出力することの可能な構成となっている表示装置。プロジェクタが家庭で普及するに伴い、プロジェクタの小型化および高精細化が進んでいる。そのため、各画素に含まれる画素回路において、容量素子の容量を十分に確保できるスペースがなくなりつつある。そこで、更なる高精細化を容易にするために、大きな容量素子を必要としないデジタル駆動で液晶素子を駆動することが考えられる。デジタル駆動方式では、映像信号の各フレームが、1フレーム期間より短時間である異なる表示期間を持つ複数のサブフレームで構成され、各サブフレームを順に選択的にオン、オフ制御することにより1フレームが表示される。このとき、各サブフレームにおいて、前半と後半とで液晶に印加する電圧の正負を反転させる反転駆動を行うことがある。この反転駆動は、液晶に加わる直流成分をキャンセルすることで、フリッカーや、直流電圧印加による液晶材料の劣化を抑制することを目的としている。このような反転駆動を実現する簡易な方法として、例えば、正極性の映像信号と、負極性の映像信号とで、選択回路およびバッファ回路のセットを1つずつ画素回路に設けることが考えられる。ここで、メモリ回路がSRAMStaticRandomAccessMemoryからなる場合、上述の画素回路には、例えば、12個のトランジスタが必要となる。例えば、図8に示したように、メモリ回路28Aで6個のトランジスタN1,N2,N5,N6,P1,P2、選択回路28Bで4個のトランジスタN3,N4,P3,P4、バッファ回路28Cで2個のトランジスタN7,P5が必要となる。しかし、高精細化の観点からは、トランジスタの数をできるだけ少なくして、画素回路の面積を小さくすることが好ましい。本技術はかかる問題点に鑑みてなされたものであり、その目的は、画素回路の面積を小さくすることの可能な電気光学装置および表示装置を提供することにある。本技術の電気光学装置は、2本のデータ線を一組とする複数組のデータ線と、複数本のゲート線とがそれぞれ交差する部分に対応して設けられた複数の画素を備えている。各画素は、電気光学素子と、電気光学素子に接続された画素回路とを有している。画素回路は、一組のデータ線およびゲート線に接続された保持回路と、保持回路の出力と電気光学素子とに接続された選択回路とを有している。保持回路は、一組のデータ線の一方に印加される第1映像信号を、ゲート線に印加される書込選択信号に応じてサンプリングして保持するとともに、一組のデータ線の他方に印加される第2映像信号を、ゲート線に印加される書込選択信号に応じてサンプリングして保持することの可能な構成となっている。選択回路は、保持回路で保持された第1映像信号および第2映像信号を、出力選択信号に応じて選択的に電気光学素子に出力することの可能な構成となっている。本技術の表示装置は、照明光学系と、入力された映像信号に基づいて照明光学系からの光を変調することにより、画像光を生成する電気光学装置と、電気光学装置で生成された画像光を投射する投影光学系とを備えている。この表示装置に搭載されている電気光学装置は、上記の電気光学装置と同一の構成要素を備えている。本技術の電気光学装置および表示装置では、選択回路が、保持回路の出力と電気光学素子とに接続されている。つまり、選択回路の出力と電気光学素子との間にバッファ回路が設けられておらず、選択回路の出力と、電気光学素子とが互いに直接に接続されている。そのため、バッファ回路によって占められていた領域の分だけ、画素回路のサイズが小さくなる。本技術の電気光学装置および表示装置によれば、バッファ回路を省略し、選択回路の出力と、電気光学素子とを互いに直接に接続するようにしたので、バッファ回路によって占められていた領域の分だけ、画素回路のサイズを小さくすることができる。以下、実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。1.実施の形態2.変形例<1.実施の形態>[構成]図1は、本技術の一実施の形態に係る投射型表示装置10の全体構成の一例を表したものである。投射型表示装置10は、例えば、図示しない情報処理装置の画面に表示されている画像をスクリーン20上に投影するものである。投射型表示装置10は、反射型の液晶パネルをライトバルブとして使用した反射型液晶プロジェクタである。投射型表示装置10は、例えば、赤、緑および青の各色用の液晶ライトバルブ21R,21G,21Bを3枚用いてカラー画像表示を行う、いわゆる3板方式のものである。投射型表示装置10は、例えば、光源11と、ダイクロイックミラー12,13と、全反射ミラー14とを備えている。投射型表示装置10は、さらに、例えば、偏光ビームスプリッタ15,16,17と、合成プリズム18と、投射レンズ19とを備えている。なお、光源11、ダイクロイックミラー12,13、全反射ミラー14、偏光ビームスプリッタ15,16,17および合成プリズム18からなる光学系が、照明光学系の一具体例に相当する。また、投射レンズ19が、投影光学系の一具体例に相当する。光源11は、カラー画像表示に必要とされる、赤色光、青色光および緑色光を含んだ白色光を発するものであり、例えばハロゲンランプ、メタルハライドランプまたはキセノンランプなどにより構成されている。ダイクロイックミラー12は、光源11の光路AX上に配置されており、光源11からの光を、青色光Bとその他の色光赤色光R,緑色光Gとに分離する機能を有している。ダイクロイックミラー13は、光源11の光路AX上に配置されており、ダイクロイックミラー12を通過した光を、赤色光Rと緑色光Gとに分離する機能を有している。全反射ミラー14は、ダイクロイックミラー12で反射された光の光路上に配置されており、ダイクロイックミラー12によって分離された青色光Bを、偏光ビームスプリッタ17に向けて反射するようになっている。偏光ビームスプリッタ15は、赤色光Rの光路上に配置されており、偏光分離面15Aにおいて、入射した赤色光Rを互いに直交する2つの偏光成分に分離する機能を有している。偏光ビームスプリッタ16は、緑色光Gの光路上に配置されており、偏光分離面16Aにおいて、入射した緑色光Gを互いに直交する2つの偏光成分に分離する機能を有している。偏光ビームスプリッタ17は、青色光Bの光路上に配置されており、偏光分離面17Aにおいて、入射した青色光Bを互いに直交する2つの偏光成分に分離する機能を有している。偏光分離面15A,16A,17Aは、一方の偏光成分例えばS偏光成分を反射し、他方の偏光成分例えばP偏光成分を透過するようになっている。液晶ライトバルブ21R,21G,21Bは、反射型の液晶パネルを含んで構成されたものであり、入力された映像信号に基づいて入射光を変調することにより、各色の映像光を生成するものである。なお、液晶ライトバルブ21R,21G,21Bの構成については、後に詳述するものとする。液晶ライトバルブ21Rは、偏光分離面15Aにおいて反射された赤色光Rの光路上に配置されている。液晶ライトバルブ21Rは、例えば、赤色の映像信号に応じてパルス幅変調PWMされたデジタル信号によって駆動され、それによって入射光を変調させると共に、その変調光を偏光ビームスプリッタ15に向けて反射する機能を有している。液晶ライトバルブ21Gは、偏光分離面16Aにおいて反射された緑色光Gの光路上に配置されている。液晶ライトバルブ21Gは、例えば、緑色の映像信号に応じてパルス幅変調PWMされたデジタル信号によって駆動され、それによって入射光を変調させると共に、その変調光を偏光ビームスプリッタ16に向けて反射する機能を有している。液晶ライトバルブ21Bは、偏光分離面17Aにおいて反射された青色光Bの光路上に配置されている。液晶ライトバルブ21Bは、例えば、青色の映像信号に応じてパルス幅変調PWMされたデジタル信号によって駆動され、それによって入射光を変調させると共に、その変調光を偏光ビームスプリッタ17に向けて反射する機能を有している。合成プリズム18は、液晶ライトバルブ21R,21G,21Bから出射され、偏光ビームスプリッタ15,16,17を透過した各変調光の光路が互いに交差する位置に配置されている。合成プリズム18は、各変調光を合成し、カラーの映像光を生成する機能を有している。投射レンズ19は、合成プリズム18から出射された映像光の光路上に配置されており、合成プリズム18から出射された映像光を、スクリーン20に向けて投射する機能を有している。図2は、図1の液晶ライトバルブ21R,21G,21Bの全体構成の一例を表したものである。液晶ライトバルブ21R,21G,21Bは、例えば、パネル部22と、パネル部22に接続されたフレキシブルプリント基板FPC:Flexibleprintedcircuits23以下、FPC23と称する。とを有している。パネル部22は、例えば、複数の画素25がマトリクス状に形成された画素領域24と、データ線駆動回路26と、走査線駆動回路27とを有している。パネル部22は、各画素25がデータ線駆動回路26および走査線駆動回路27によってアクティブ駆動されることにより、外部から入力されたデジタル信号に基づく画像を表示するものである。パネル部22は、列方向に延在する2本のデータ線DTL,xDTLを一組とする複数組のデータ線と、行方向に延在する複数本のゲート線WSLとを有している。なお、パネル部22が、電気光学装置の一具体例に相当する。一組のデータ線DTL,xDTLと、ゲート線WSLとの交差部分に対応して、画素25が設けられている。一組のデータ線DTL,xDTLは、データ線駆動回路26の出力端図示せずに接続されている。各ゲート線WSLは、走査線駆動回路27の出力端図示せずに接続されている。データ線駆動回路26は、例えば、外部から供給される1水平ライン分のデジタル信号正極側のデジタル信号、負極側のデジタル信号を、各画素25に信号電圧として供給するものである。具体的には、データ線駆動回路26は、例えば、1水平ライン分の正極側のデジタル信号を、走査線駆動回路27により選択された1水平ラインを構成する各画素25に、データ線DTLを介してそれぞれ供給するものである。さらに、データ線駆動回路26は、例えば、1水平ライン分の負極側のデジタル信号を、走査線駆動回路27により選択された1水平ラインを構成する各画素25に、データ線xDTLを介してそれぞれ供給するものである。走査線駆動回路27は、例えば、外部から供給される走査タイミング制御信号に応じて、駆動対象の画素25を選択する機能を有している。具体的には、走査線駆動回路27は、例えば、走査線WSLを介して、選択パルスを画素25の選択回路図示せずに印加することにより、マトリックス状に形成されている画素25のうちの1行を駆動対象として選択するようになっている。そして、これらの画素25では、データ線駆動回路26から供給される信号電圧に応じて、1水平ラインの表示がなされる。このようにして、走査線駆動回路27は、例えば、時分割的に1水平ラインずつ順次走査を行い、画素領域全体にわたった表示を行うようになっている。次に、画素25の回路構成について説明する。画素25は、図3に示したように、液晶素子29と、液晶素子29に接続された画素回路28とを有している。画素回路28は、メモリ回路28Aと、メモリ回路28Aの出力と液晶素子29とに接続された選択回路28Bとを有している。画素回路28は、選択回路28Bの出力と液晶素子29との間に、バッファ回路を有していない。そのため、液晶素子29の負荷容量が画素回路28から見える。しかし、液晶素子29は、画素回路28から見たときの当該液晶素子29の負荷容量が、メモリ回路28Aに保持されたサンプリング信号の情報例えば1や0の情報を破壊しない大きさとなるように、構成されている。従って、本実施の形態では、上述のバッファ回路が必要ない。図4は、メモリ回路28Aおよび選択回路28Bの一例と、液晶素子29の概略構成とを表したものである。メモリ回路28Aは、一組のデータ線DTL,xDTLおよびゲート線WSLに接続されている。メモリ回路28Aは、データ線DTLに印加される正極の映像信号第1映像信号を、ゲート線WSLに印加される書込選択信号Vwslに応じてサンプリングして保持するとともに、データ線xDTLに印加される負極の映像信号第2映像信号を、ゲート線WSLに印加される書込選択信号Vwslに応じてサンプリングして保持することの可能な構成となっている。メモリ回路28Aは、例えば、書込選択信号Vwslに応じて正極の映像信号をサンプリングするnチャネル型第1チャネル型のトランジスタN5と、書込選択信号Vwslに応じて負極の映像信号をサンプリングするnチャネル型のトランジスタN6を有している。メモリ回路28Aは、例えば、さらに、トランジスタN5およびトランジスタN6でサンプリングされたサンプリング信号を保持するSRAMを有している。メモリ回路28Aは、例えば、図4に示したように、SRAMを含んで構成されており、2つのCMOSComplementaryMetalOxideSemiconductorインバータを互いに向かい合わせた構造を有している。一方のCMOSインバータは、nチャネル型のトランジスタN5を介してデータ線DTLに接続されたものである。このCMOSインバータは、pチャネル型第2チャネル型のトランジスタP1のソースまたはドレインと、nチャネル型のトランジスタN1のソースまたはドレインとを互いに直列接続したものを、電源線VCCとグラウンド線GNDとの間に直列挿入したものである。トランジスタP1のソースまたはドレインが電源線VCC側に接続され、トランジスタN1のソースまたはドレインがグラウンド線GND側に接続されている。また、トランジスタP1,N1のゲート電極同士が互いに接続されている。なお、トランジスタP1のゲートと、トランジスタN1のゲートとの接続点をα1と称する。また、トランジスタP1のソースまたはドレインと、トランジスタN1のソースまたはドレインとの接続点をα2と称する。他方のCMOSインバータは、nチャネル型のトランジスタN6を介してデータ線xDTLに接続されたものである。このCMOSインバータは、pチャネル型のトランジスタP2のソースまたはドレインと、nチャネル型のトランジスタN2のソースまたはドレインとを互いに直列接続したものを、電源線VCCとグラウンド線GNDとの間に直列挿入したものである。トランジスタP2のソースまたはドレインが電源線VCC側に接続され、トランジスタN2のソースまたはドレインがグラウンド線GND側に接続されている。また、トランジスタP2およびトランジスタN2のゲート電極同士が互いに接続されている。なお、トランジスタP2のゲートと、トランジスタN2のゲートとの接続点をα3と称する。また、トランジスタP2のソースまたはドレインと、トランジスタN2のソースまたはドレインとの接続点をα4と称する。さらに、nチャネル型のトランジスタN5のソースおよびドレインがデータ線DTLと、接続点α1とにそれぞれ別個に接続されており、トランジスタN5のゲートがゲート線WSLに接続されている。一方、nチャネル型のトランジスタN6のソースおよびドレインがデータ線xDTLと、接続点α3とにそれぞれ別個に接続されており、トランジスタN6のゲートがゲート線WSLに接続されている。選択回路28Bは、メモリ回路28Aで保持された正極の映像信号第1映像信号および負極の映像信号第2映像信号を、出力選択信号Vsel1~Vsel4に応じて選択的に液晶素子29に出力することの可能な構成となっている。選択回路28Bは、メモリ回路28ASRAMに保持された、正極の映像信号のサンプリング信号を出力選択信号Vsel1~Vsel4に応じて液晶素子29に出力する一対のpチャネル型のトランジスタP3およびnチャネル型のトランジスタN3を有している。選択回路28Bは、さらに、メモリ回路28ASRAMに保持された、負極の映像信号のサンプリング信号を出力選択信号Vsel1~Vsel4に応じて液晶素子29に出力する一対のpチャネル型のトランジスタP4およびnチャネル型のトランジスタN4を有している。トランジスタP3のソースと、トランジスタN3のソースとが互いに接続されており、トランジスタP3のドレインと、トランジスタN3のドレインとが互いに接続されている。さらに、トランジスタP4のソースと、トランジスタN4のソースとが互いに接続されており、トランジスタP4のドレインと、トランジスタN4のドレインとが互いに接続されている。トランジスタP3,N3のソースまたはドレインは、接続点α1に接続されており、トランジスタP3,N3のソースおよびドレインのうち接続点α1に非接続の端子は、液晶素子29に接続されている。一方、トランジスタP4,N4のソースまたはドレインは、接続点α3に接続されており、ランジスタP4,N4のソースおよびドレインのうち接続点α3に非接続の端子は、液晶素子29に接続されている。液晶素子29は、例えば、反射電極29A、液晶層29Bおよび透明電極29Cを、当該液晶素子29の光入射面とは反対側から積層して構成されたものである。反射電極29Aは、液晶素子29に入射する光を反射するとともに、各画素25の画素電極として機能するものである。透明電極29Cは、各画素25に共通する電極として機能するものである。次に、画素回路28のレイアウトについて説明する。図5は、画素回路28のレイアウトの一例を表したものである。なお、図5には、列方向に互いに隣接する2つの画素回路28だけが示されているが、実際には、これらの画素回路28に隣接して、これらの画素回路28と同一の構成を有する複数の画素回路28が、図5の左右方向行方向に連続して形成されている。画素回路28は、pチャネル型の複数のトランジスタP1~P4と、nチャネル型の複数のトランジスタN1~N6とを備えている。トランジスタP1~P4およびトランジスタN1~N6は、ゲート31と、ゲート31を間にして互いに対向するソース32およびドレイン33とを有している。なお、ソース32およびドレイン33が、一対のソースドレイン領域の一具体例に相当する。トランジスタP1~P4は、例えば、トランジスタP1、P3、P4、P2の順に行方向に配置されている。トランジスタN1~N4は、例えば、トランジスタN1、N3、N4、N2の順に行方向に配置されている。トランジスタP1~P4では、互いに隣接するトランジスタ同士において、ソース32およびドレイン33のいずれか一方が互いに共用化共通化されている。ここで、共用化共通化とは、一方のトランジスタのソースまたはドレインを構成する拡散領域が他方のトランジスタのソースまたはドレインを構成する拡散領域でもあることを意味している。また、別の言い方をすると、共用化共通化とは、ソースまたはドレインとして使用可能な1つの拡散領域にオーミック接触した1つのコンタクト電極が2つのトランジスタのソース電極またはドレイン電極となっていることを意味している。なお、図示しないが、場合によっては、互いに隣接するトランジスタ同士において、ソース32およびドレイン33が互いに別個に形成されていてもよい。トランジスタN1~N4では、互いに隣接するトランジスタ同士において、ソース32およびドレイン33のいずれか一方が互いに共用化共通化されている。なお、図示しないが、場合によっては、互いに隣接するトランジスタ同士において、ソース32およびドレイン33が互いに別個に形成されていてもよい。トランジスタN5,N6では、ソース32およびドレイン33がトランジスタN1~N4のソース32およびドレイン33の配列方向と交差する方向に互いに対向するように配置されている。さらに、トランジスタN5,N6において、トランジスタN1~N4に近接するソース32またはドレイン33がトランジスタN1~N4のソース32またはドレイン33と電気的に接続されている。具体的には、トランジスタN5において、ソース32がトランジスタN1のドレイン33と電気的に接続されている。また、トランジスタN6において、ソース32がトランジスタN2のソース32と電気的に接続されている。トランジスタP1~P4において、ソース32およびドレイン33が一列に図では行方向に一列に配置されており、トランジスタN1~N4においても、ソース32およびドレイン33が一列に図では行方向に一列に配置されている。トランジスタP1~P4におけるソース32およびドレイン33の配列方向と、トランジスタN1~N4におけるソース32およびドレイン33の配列方向とが、互いに平行となっている。トランジスタP1~P4において、一列に配列されたソース32およびドレイン33のうち画素回路28における端部に相当する部分が、当該画素回路28に隣接する他の画素回路28におけpチャネル型のトランジスタのソースまたはドレインと共用化共通化されている。また、トランジスタN1~N4において、一列に配列されたソース32およびドレイン33のうち画素回路28における端部に相当する部分が、当該画素回路28に隣接する他の画素回路28におけるnチャネル型のトランジスタのソースまたはドレインと共用化共通化されている。さらに、トランジスタN5,N6において、ソース32およびドレイン33のうちトランジスタN1~N4に未接続の方が、当該画素回路28に隣接する他の画素回路28におけるnチャネル型のトランジスタのソースまたはドレインと共用化共通化されている。なお、場合によっては、トランジスタP1~P4において、一列に配列されたソース32およびドレイン33のうち画素回路28における端部に相当する部分が、当該画素回路28に隣接する他の画素回路28におけるpチャネル型のトランジスタのソースまたはドレインとは別個に形成されていてもよい。また、場合によっては、トランジスタN1~N4において、一列に配列されたソース32およびドレイン33のうち画素回路28における端部に相当する部分が、当該画素回路28に隣接する他の画素回路28におけるnチャネル型のトランジスタのソースまたはドレインとは別個に形成されていてもよい。また、場合によっては、トランジスタN5,N6において、ソース32およびドレイン33のうちトランジスタN1~N4に未接続の方が、当該画素回路28に隣接する他の画素回路28におけるnチャネル型のトランジスタのソースまたはドレインとは別個に形成されていてもよい。各ソース32および各ドレイン33には、積層方向に延在するコンタクト36が1つずつ設けられている。コンタクト36は、後述する配線34A~34E,35A,35Bと、ソース32またはドレイン33とを互いに電気的に接続する役割を有している。また、コンタクト36は、ソース32もしくはドレイン33と、データ線DTL、データ線xDTL、電源線VCC、グラウンド線GNDもしくは液晶素子29とを互いに電気的に接続する役割も有している図5中の太い矢印参照。トランジスタP1と、トランジスタN1とにおいて、ゲート31同士が配線34Aで電気的に接続されている。同様に、トランジスタP2と、トランジスタN2とにおいて、ゲート31同士が配線34Eで電気的に接続されている。また、トランジスタP1のドレイン33またはトランジスタP3のソース32と、トランジスタN1のドレイン33またはトランジスタN3のソース32とが配線34Bで電気的に接続されている。同様に、トランジスタP3のドレイン33またはトランジスタP4のソース32と、トランジスタN3のドレイン33またはトランジスタN4のソース32とが配線34Cで電気的に接続されている。さらに、トランジスタP4のドレイン33またはトランジスタP2のソース32と、トランジスタN4のドレイン33またはトランジスタN2のソース32とが配線34Dで電気的に接続されている。また、配線34Aと、配線34Dとは、配線35Bで電気的に接続されている。さらに、配線34Bと、配線34Eとは、配線35Aで電気的に接続されている。図6は、図5に示した画素回路28のうち、ゲート31、ソース32およびドレイン33だけを抜き出したものである。なお、図6では、ゲート31、ソース32およびドレイン33の符号が省略されており、その代わりに、ソース32およびドレイン33の面積についての数値が記載されている。例えば、図中の1は、図中で1と書かれている箇所に、ソース32またはドレイン33が1つ配置されていることを意味している。また、例えば、図中の0.5は、図中で0.5と書かれている箇所に、ソース32またはドレイン33が0.5個配置されていることを意味している。ここで、0.5個というのは、その該当箇所において、ソース32またはドレイン33が2つの画素回路28で共有されていること意味しており、その該当箇所が、通常のソース32またはドレイン33の面積の半分となっていることを意味している。図7は、本実施の形態の画素回路28と、従来の画素回路との特徴を対比したものである。ここで、従来の画素回路は、図8に示したように、画素回路28がバッファ回路28Cを有している点で、本実施の形態の画素回路28と相違している。なお、図7には、本実施の形態の画素回路28において、ソース32およびドレイン33が共有化共通化されている場合の結果と、互いに別個に形成されている場合の結果が示されている。本実施の形態の画素回路28では、従来の画素回路におけるバッファ回路28Cが設けられていないことから、その分だけ2個だけ、トランジスタの数が少なくなっている。また、本実施の形態の画素回路28において、ソース32およびドレイン33が共有化共通化されていない場合には、ソースおよびドレインの数は、従来の画素回路におけるバッファ回路28Cが省略されている分だけ4個だけ、少なくなっている。また、本実施の形態の画素回路28において、ソース32およびドレイン33が共有化共通化されている場合には、ソースおよびドレインの数は、図6に記載の数字の合計に相当し、11個となっている。この数は、従来の画素回路におけるソースおよびドレインの数の半分よりも少なくなっている。つまり、本実施の形態の画素回路28において、ソース32およびドレイン33が共有化共通化されている場合、画素回路28の面積は、従来の画素回路の面積の半分よりも小さくなっている。動作次に、本実施の形態の投射型表示装置10の動作について説明する。本実施の形態の投射型表示装置10では、光源11から出射された白色光は、まず、ダイクロイックミラー12によって青色光Bとその他の色光赤色光Rおよび緑色光Gとに分離される。このうち青色光Bは、全反射ミラー14によって、偏光ビームスプリッタ17に向けて反射される。一方、赤色光Rおよび緑色光Gは、ダイクロイックミラー13によって、さらに、赤色光Rと緑色光Gとに分離される。分離された赤色光Rは、偏光ビームスプリッタ15に入射し、分離された緑色光Gは、偏光ビームスプリッタ16に入射する。偏光ビームスプリッタ15,16,17において、入射した各色光は、偏光分離面15A,16A,17Aにおいて、互いに直交する2つの偏光成分に分離される。このとき、一方の偏光成分例えばS偏光成分が液晶ライトバルブ21R,21G,21Bに向けて反射される。このとき、各液晶ライトバルブ21R,21G,21Bは、各色の映像信号に応じてパルス幅変調PWMされたデジタル信号によって駆動されているので、それによって各偏光光が画素25ごとに変調されると共に、その変調光が偏光ビームスプリッタ15,16,17を透過して、合成プリズム18へ入射する。各変調光は、合成プリズム18で合成され、それによって得られたカラーの映像光が投射レンズ19によってスクリーン20に投射される。このようにして、カラーの映像がスクリーン20に表示される。効果次に、本実施の形態の投射型表示装置10の効果について説明する。本実施の形態では、選択回路28Bが、メモリ回路28Aの出力と液晶素子29とに接続されている。つまり、選択回路28Bの出力と液晶素子29との間にバッファ回路が設けられておらず、選択回路28Bの出力と、液晶素子29とが互いに直接に接続されている。そのため、バッファ回路によって占められていた領域の分だけ、画素回路28のサイズを小さくすることができる。また、バッファ回路の分だけ、トランジスタの数を少なくすることもできる。また、本実施の形態において、互いに隣接するトランジスタP1~P4同士において、ソースおよびドレインのうち少なくとも一方が互いに共通化され、互いに隣接する第2トランジスタ同士において、ソースおよびドレインのいずれか一方が互いに共通化されていることが好ましい。このように、ソースまたはドレインの共通化によって、ソースやドレインで占められていた領域の分だけ、画素回路のサイズを小さくすることができる。<2.変形例>上記実施の形態において、メモリ回路28AがSRAM以外のメモリ回路で構成されていてもよい。また、各画素28は、液晶素子29を有していたが、液晶素子29の代わりに、液晶素子29以外の電気光学素子を有していてもよい。また、例えば、本技術は以下のような構成を取ることができる。12本のデータ線を一組とする複数組のデータ線と、複数本のゲート線とがそれぞれ交差する部分に対応して設けられた複数の画素を備え、各画素は、電気光学素子と、前記電気光学素子に接続された画素回路とを有し、前記画素回路は、一組のデータ線および前記ゲート線に接続された保持回路と、前記保持回路の出力と前記電気光学素子とに接続された選択回路とを有し、前記保持回路は、一組のデータ線の一方に印加される第1映像信号を、前記ゲート線に印加される書込選択信号に応じてサンプリングして保持するとともに、一組のデータ線の他方に印加される第2映像信号を、前記ゲート線に印加される書込選択信号に応じてサンプリングして保持することの可能な構成となっており、前記選択回路は、前記保持回路で保持された第1映像信号および第2映像信号を、出力選択信号に応じて選択的に前記電気光学素子に出力することの可能な構成となっている電気光学装置。2前記選択回路の出力が、前記電気光学素子に直接、接続されている1に記載の電気光学装置。3前記電気光学素子は、前記画素回路から見たときの当該電気光学素子の負荷容量が、前記保持回路に保持されたサンプリング信号の情報を破壊しない大きさとなるように、構成されている1または2に記載の電気光学装置。4前記保持回路は、前記書込選択信号に応じて前記第1映像信号をサンプリングするトランジスタと、前記書込選択信号に応じて前記第2映像信号をサンプリングするトランジスタと、前記第1映像信号および前記第2映像信号のサンプリング信号を保持するSRAMStaticRandomAccessMemoryとを有し、前記選択回路は、前記SRAMに保持された、前記第1映像信号のサンプリング信号を前記出力選択信号に応じて前記電気光学素子に出力する一対のトランジスタと、前記SRAMに保持された、前記第2映像信号のサンプリング信号を前記出力選択信号に応じて前記電気光学素子に出力する一対のトランジスタとを有する1ないし3のいずれか1つに記載の電気光学装置。5前記SRAMは、複数のトランジスタで構成され、前記保持回路および前記選択回路に含まれる各トランジスタは、ゲートと、前記ゲートを間にして互いに対向する一対のソースドレイン領域とを有し、前記保持回路および前記選択回路に含まれる複数のトランジスタは、第1チャネル型の複数の第1トランジスタと、第2チャネル型の複数の第2トランジスタとで構成され、前記SRAMおよび前記選択回路に含まれる複数の第1トランジスタでは、互いに隣接する第1トランジスタ同士において、前記ソースドレイン領域が互いに共通化されており、前記SRAMおよび前記選択回路に含まれる複数の第2トランジスタでは、互いに隣接する第2トランジスタ同士において、前記ソースドレイン領域が互いに共通化されている4に記載の電気光学装置。6前記複数の第1トランジスタにおいて、前記ソースドレイン領域が一列に配置されており、前記複数の第2トランジスタにおいても、前記ソースドレイン領域が一列に配置されている5に記載の画素回路。7前記複数の第1トランジスタにおけるソースドレイン領域の配列方向と、前記複数の第2トランジスタにおけるソースドレイン領域の配列方向とが、互いに平行となっている6に記載の画素回路。8前記保持回路に含まれる、前記SRAM以外の複数のトランジスタでは、一対のソースドレイン領域が前記第2トランジスタのソースドレイン領域の配列方向と交差する方向に互いに対向するように配置され、さらに、前記第2トランジスタに近接するソースドレイン領域が前記第2トランジスタのソースドレイン領域と電気的に接続されている5ないし7のいずれか1つに記載の画素回路。9前記複数の第1トランジスタにおいて、一列に配置された複数のソースドレイン領域のうち当該画素回路の端部に相当するソースドレイン領域が、当該画素回路に隣接する他の画素回路に含まれるソースドレイン領域と共通化されている5ないし7のいずれか1つに記載の画素回路。10前記複数の第2トランジスタにおいて、一列に配置された複数のソースドレイン領域のうち当該画素回路の端部に相当するソースドレイン領域が、当該画素回路に隣接する他の画素回路に含まれるソースドレイン領域と共通化されている9に記載の画素回路。11前記保持回路に含まれる、前記SRAM以外の複数のトランジスタにおいて、前記第2トランジスタに未接続のソースドレイン領域が、当該画素回路に隣接する他の画素回路に含まれるソースドレイン領域と共通化されている8に記載の画素回路。12照明光学系と、入力された映像信号に基づいて前記照明光学系からの光を変調することにより、画像光を生成する電気光学装置と、前記電気光学装置で生成された画像光を投射する投影光学系とを備え、前記電気光学装置は、2本のデータ線を一組とする複数組のデータ線と、複数本のゲート線とがそれぞれ交差する部分に対応して設けられた複数の画素を有し、各画素は、電気光学素子と、前記電気光学素子に接続された画素回路とを有し、前記画素回路は、一組のデータ線および前記ゲート線に接続された保持回路と、前記保持回路の出力と前記電気光学素子とに接続された選択回路とを有し、前記保持回路は、一組のデータ線の一方に印加される第1映像信号を、前記ゲート線に印加される書込選択信号に応じてサンプリングして保持するとともに、一組のデータ線の他方に印加される第2映像信号を、前記ゲート線に印加される書込選択信号に応じてサンプリングして保持することの可能な構成となっており、前記選択回路は、前記保持回路で保持された第1映像信号および第2映像信号を、出力選択信号に応じて選択的に前記電気光学素子に出力することの可能な構成となっている表示装置。"