メモリセルアレイと、前記メモリセルアレイの使用領域の最上位ロウアドレスに応じた回数のリフレッシュを実施するタイミングが所定のリフレッシュ期間内において分散するように、前記リフレッシュを実施するタイミングに応じたリフレッシュ要求信号を生成するメモリコントローラと、前記メモリコントローラで生成されたリフレッシュ要求信号が供給されるタイミング毎に、前記メモリセルアレイのリフレッシュを実施するためのリフレッシュアドレスが前記最上位ロウアドレスと一致するまで当該リフレッシュアドレスを生成するリフレッシュ制御回路と、を備える半導体記憶装置。前記メモリコントローラは、前記メモリセルアレイのリフレッシュを実施するタイミングが互いに等間隔となるように前記リフレッシュを実施するタイミングに応じたリフレッシュ要求信号を生成する、請求項1に記載の半導体記憶装置。前記メモリコントローラは、前記所定のリフレッシュ期間内における、前記最上位ロウアドレスに対応するリフレッシュ回数をリフレッシュカウント値として設定するリフレッシュカウント値設定レジスタと、前記設定されたリフレッシュカウント値に基づいて、前記所定のリフレッシュ期間内において前記メモリセルアレイのリフレッシュを実施するタイミングが分散するようにカウント値を生成し、当該カウント値をリフレッシュカウンタ出力信号として出力するリフレッシュ要求生成カウンタと、前記リフレッシュカウンタ出力信号に応じて、メモリ制御信号として前記リフレッシュ要求信号を生成するメモリ制御信号生成部と、を備える、請求項1または2に記載の半導体記憶装置。前記リフレッシュ制御回路は、前記メモリコントローラで生成されたリフレッシュ要求信号が供給されるタイミング毎に、前記メモリセルアレイのリフレッシュを実施するためのリフレッシュアドレスを生成するリフレッシュカウンタと、前記リフレッシュアドレスと前記最上位ロウアドレスとを比較し、前記リフレッシュアドレスと前記最上位ロウアドレスとが一致した場合に前記リフレッシュカウンタが出力する前記リフレッシュアドレスをリセットする第1の比較器と、を備える、請求項1乃至3のいずれか一項に記載の半導体記憶装置。前記メモリセルアレイへの書き込み動作時に、前記メモリセルアレイの使用領域の最上位ロウアドレスをラッチする最上位ロウアドレスラッチを備える、請求項1乃至4のいずれか一項に記載の半導体記憶装置。前記メモリセルアレイへの書き込み動作時に、前記メモリコントローラから出力されるロウアドレスをラッチするロウアドレスラッチと、前記ロウアドレスラッチにラッチされているロウアドレスの値と前記最上位ロウアドレスラッチにラッチされている最上位ロウアドレスの値とを比較する第2の比較器と、を更に備え、前記ロウアドレスラッチにラッチされているロウアドレスの値が前記最上位ロウアドレスの値よりも大きい場合、前記最上位ロウアドレスラッチは、ラッチされている最上位ロウアドレスの値を前記ロウアドレスラッチから出力されたロウアドレスの値に更新する、請求項5に記載の半導体記憶装置。前記メモリセルアレイへの書き込み動作時に前記メモリコントローラから出力されるロウアドレスと、前記メモリセルアレイのリフレッシュ動作時に前記リフレッシュ制御回路から出力されるリフレッシュアドレスとを、メモリアクセス用ロウアドレスとして選択的に出力するロウアドレスバッファを備える、請求項1乃至6のいずれか一項に記載の半導体記憶装置。メモリセルアレイの使用領域の最上位ロウアドレスに応じた回数のリフレッシュを実施するタイミングが所定のリフレッシュ期間内において分散するように、前記リフレッシュを実施するタイミングに応じたリフレッシュ要求信号を生成し、前記生成されたリフレッシュ要求信号が供給されるタイミング毎に、前記メモリセルアレイのリフレッシュを実施するためのリフレッシュアドレスが前記最上位ロウアドレスと一致するまで当該リフレッシュアドレスを生成し、前記リフレッシュアドレスを用いて前記メモリセルアレイのリフレッシュを実施する、半導体記憶装置のリフレッシュ方法。前記メモリセルアレイのリフレッシュを実施するタイミングが互いに等間隔となるように前記リフレッシュを実施するタイミングに応じたリフレッシュ要求信号を生成する、請求項8に記載の半導体記憶装置のリフレッシュ方法。特許文献1にかかる半導体記憶装置では、DRAMに格納されたデータの最大アドレスまでリフレッシュを実施することで、システム全体の処理速度を向上させている。換言すると、特許文献1にかかる半導体記憶装置では、DRAMの使用領域についてのみリフレッシュを実施することでバスの使用効率を向上させ、システム全体の処理速度を向上させている。しかしながら、特許文献1にかかる半導体記憶装置では、規定されたリフレッシュ期間内におけるリフレッシュ動作に偏りが生じるため、バスの使用に偏りが生じるという問題があった。図9は、特許文献1の課題を説明するための図である。図9に示すように、例えば規定されたリフレッシュ期間が8msである場合、全領域をリフレッシュするために、リフレッシュ期間8ms内に4096回のリフレッシュを実施していた。これに対して特許文献1にかかる半導体記憶装置では、例えば、DRAMに格納されたデータの最大アドレスが2048である場合は、リフレッシュ期間8msの半分の期間4ms内に2048回のリフレッシュを実施していた。これにより、データが格納されていないアドレスについてはリフレッシュを実施していないので、システム全体の処理速度を向上させ、消費電力を低減させることができた。しかしながら、特許文献1にかかる半導体記憶装置では、図9に示すように、バスの使用が前半部分前半の4msに集中し、リフレッシュの実施に偏りが生じるため、結果的にシステム全体の処理の効率が低下するという問題があった。本発明にかかる半導体記憶装置は、メモリセルアレイと、前記メモリセルアレイの使用領域の最上位ロウアドレスに応じた回数のリフレッシュを実施するタイミングが所定のリフレッシュ期間内において分散するように、前記リフレッシュを実施するタイミングに応じたリフレッシュ要求信号を生成するメモリコントローラと、前記メモリコントローラで生成されたリフレッシュ要求信号が供給されるタイミング毎に、前記メモリセルアレイのリフレッシュを実施するためのリフレッシュアドレスが前記最上位ロウアドレスと一致するまで当該リフレッシュアドレスを生成するリフレッシュ制御回路と、を備える。本発明にかかる半導体記憶装置では、メモリセルアレイの使用領域の最上位ロウアドレスに応じた回数のリフレッシュを実施するタイミングが、所定のリフレッシュ期間内において分散するようにリフレッシュを実施しているので、システム全体の処理の効率を向上させることができる。本発明にかかる半導体記憶装置のリフレッシュ方法は、メモリセルアレイの使用領域の最上位ロウアドレスに応じた回数のリフレッシュを実施するタイミングが所定のリフレッシュ期間内において分散するように、前記リフレッシュを実施するタイミングに応じたリフレッシュ要求信号を生成し、前記生成されたリフレッシュ要求信号が供給されるタイミング毎に、前記メモリセルアレイのリフレッシュを実施するためのリフレッシュアドレスが前記最上位ロウアドレスと一致するまで当該リフレッシュアドレスを生成し、前記リフレッシュアドレスを用いて前記メモリセルアレイのリフレッシュを実施する。本発明にかかる半導体記憶装置のリフレッシュ方法では、メモリセルアレイの使用領域の最上位ロウアドレスに応じた回数のリフレッシュを実施するタイミングが、所定のリフレッシュ期間内において分散するようにリフレッシュを実施しているので、システム全体の処理の効率を向上させることができる。本発明により、システム全体の処理の効率を向上させることができる半導体記憶装置および半導体記憶装置のリフレッシュ方法を提供することが可能となる。以下、図面を参照して本発明の実施の形態について説明する。図1は、本実施の形態にかかる半導体記憶装置を示すブロック図である。図1に示す半導体記憶装置は、メモリコントローラ11、リフレッシュ制御回路12、メモリセルアレイ13、アクセス制御回路14、ロウアドレスラッチ15、最上位ロウアドレスラッチ16、比較器第2の比較器17、ロウアドレスバッファ18、カラムアドレスバッファ19、ロウデコーダ20、カラムデコーダ21、センスアンプ22、およびデータ入出力バッファ23を備える。メモリコントローラ11は、アクセス制御回路14にメモリ制御信号31を出力する。ここで、メモリ制御信号31は、例えば、メモリセルアレイ13への書き込み動作を要求するライトアクセス要求、メモリセルアレイ13のリフレッシュの実施を要求するリフレッシュ要求、およびメモリセルアレイ13からの読み出し動作を要求するリード要求である。また、メモリコントローラ11は、アドレス32のロウアドレスをロウアドレスラッチ15およびロウアドレスバッファ18に出力し、アドレス32のカラムアドレスをカラムアドレスバッファ19に出力する。また、メモリコントローラ11は、最上位ロウアドレスラッチ16にラッチされているメモリ使用領域の最上位ロウアドレス44を入力する。そして、最上位ロウアドレスに応じた回数のリフレッシュを実施するタイミングが所定のリフレッシュ期間内規定されたリフレッシュ期間内において分散するように、リフレッシュを実施するタイミングに応じたリフレッシュ要求を生成する。このリフレッシュ要求は、メモリ制御信号31としてアクセス制御回路14に出力される。アクセス制御回路14は、メモリコントローラ11から出力されたメモリ制御信号31によりアクセス要求を受けると、メモリセルアレイ13に対するアクセスの種類を判断する。また、アクセス制御回路14は、ロウデコーダ20にロウデコーダ制御信号40を出力し、リフレッシュ制御回路12にリフレッシュ要求信号33を出力し、ロウアドレスラッチ15にロウアドレスラッチ制御信号37を出力し、最上位ロウアドレスラッチ16に最上位ロウアドレスラッチ制御信号38および最上位ロウアドレスラッチリセット信号39を出力し、ロウアドレスバッファ18にロウアドレスバッファ制御信号35を出力する。また、アクセス制御回路14は、比較器17から出力された最上位判定信号36を入力する。ロウアドレスラッチ15は、活性状態例えば、ハイレベルのロウアドレスラッチ制御信号37を入力すると動作状態となり、メモリコントローラ11から出力されたアクセス中のアドレス32のロウアドレスをラッチし、ロウアドレス43として、最上位ロウアドレスラッチ16と比較器17に出力する。最上位ロウアドレスラッチ16は、最上位ロウアドレスラッチ制御信号38として活性状態の信号を入力すると、ロウアドレスラッチ15から出力されたロウアドレス43を最上位ロウアドレスとしてラッチする。また、最上位ロウアドレスラッチ16は、最上位ロウアドレス44をメモリコントローラ11、リフレッシュ制御回路12、および比較器17に出力する。更に、最上位ロウアドレスラッチ16は、ロウアドレスラッチリセット信号39として活性状態の信号を入力すると、ラッチしていた最上位ロウアドレスをリセットする。比較器17は、入力されたロウアドレス43と最上位ロウアドレス44とを比較し、ロウアドレス43の値が最上位ロウアドレス44の値よりも大きい場合、アクセス制御回路14に活性状態の最上位判定信号36を出力する。リフレッシュ制御回路12は、リフレッシュ要求信号33と最上位ロウアドレス44とを入力し、リフレッシュ要求信号33が供給されるタイミング毎に、メモリセルアレイ13のリフレッシュを実施するためのリフレッシュアドレス34を生成し、当該リフレッシュアドレス34をロウアドレスバッファ18に出力する。このとき、リフレッシュ制御回路12はリフレッシュアドレス34の値が最上位ロウアドレス44の値と一致するまでリフレッシュアドレス34を生成する。換言すると、リフレッシュ制御回路12はリフレッシュアドレス34として最上位ロウアドレス44よりも大きい値のリフレッシュアドレス34は出力しない。ロウアドレスバッファ18は、メモリコントローラ11から出力されたアドレス32のロウアドレスと、リフレッシュ制御回路12から出力されたリフレッシュアドレス34とを入力する。そして、通常アクセス動作かリフレッシュ動作かを示すロウアドレスバッファ制御信号35に応じて、アドレス32のロウアドレスおよびリフレッシュアドレス34をメモリアクセス用ロウアドレス41として選択的にロウデコーダ20に出力する。カラムアドレスバッファ19は、メモリコントローラ11から出力されたアドレス32のカラムアドレスを入力し、当該カラムアドレスをメモリアクセス用カラムアドレス42としてカラムデコーダ21に出力する。ロウデコーダ20は、アクセス制御回路14から出力されたロウデコーダ制御信号40に応じてメモリセルアレイ13を活性化する。すなわち、ロウデコーダ制御信号40として活性状態の信号が供給されると、ロウデコーダ20はメモリアクセス用ロウアドレス41に対応したメモリセルアレイ13のワード線を活性化する。カラムデコーダ21は、メモリセルアレイ13にデータを書き込む際に、メモリアクセス用カラムアドレス42に対応したメモリセルアレイ13のビット線を活性化する。センスアンプ22は、メモリセルアレイ13のビット線の数だけ設けられており、メモリセルアレイ13の各セルに格納されているデータを読み出す。データ入出力バッファ23は、センスアンプで検出されたデータを一時的に保持する。次に、本実施の形態にかかる半導体記憶装置の動作について説明する。メモリコントローラ11からメモリ制御信号31が出力されると、アクセス制御回路14はメモリセルアレイ13に対するアクセスの種類を判断する。メモリ制御信号31がライトアクセス要求であった場合、アクセス制御回路14は、ロウデコーダ制御信号40として活性状態の信号をロウデコーダ20に出力し、ロウデコーダ20を活性化する。また、アクセス制御回路14は、ロウアドレスラッチ制御信号37として活性状態の信号を出力し、ロウアドレスラッチ15を動作状態とする。このとき、ロウアドレスラッチ15は、メモリコントローラ11から出力されたアクセス中のアドレス32のロウアドレスをラッチし、ロウアドレス43として、最上位ロウアドレスラッチ16と比較器17に出力する。比較器17は、ロウアドレス43と最上位ロウアドレス44とを比較し、ロウアドレス43の値が最上位ロウアドレス44の値よりも大きい場合、アクセス制御回路14に活性状態の最上位判定信号36を出力する。なお、ライトアクセス要求のメモリ制御信号31がアクセス制御回路14に出力される前に、アクセス制御回路14は最上位ロウアドレスラッチ16にロウアドレスラッチリセット信号39を出力し、最上位ロウアドレスを初期値に設定している。ここで、最上位ロウアドレスラッチ16にラッチされている最上位ロウアドレス44の初期値は最も値の低いアドレス例えば0である。アクセス制御回路14に活性状態の最上位判定信号36が供給されると、アクセス制御回路14は、最上位ロウアドレスラッチ16に活性状態の最上位ロウアドレスラッチ制御信号38を出力する。最上位ロウアドレスラッチ16は、活性状態の最上位ロウアドレスラッチ制御信号38が入力されると、ラッチされている最上位ロウアドレスの値をロウアドレスラッチ15から出力されたロウアドレス43の値に更新する。アクセス制御回路14は、メモリ制御信号31がライトアクセス要求の場合、ロウアドレスバッファ18に通常アクセス動作を示すロウアドレスバッファ制御信号35を出力する。ロウアドレスバッファ18は、メモリセルアレイ13へのアクセスが通常アクセスであるので、メモリコントローラ11から出力されたアドレス32のロウアドレスを入力し、当該アドレス32のロウアドレスをメモリアクセス用ロウアドレス41としてロウデコーダ20に出力する。また、カラムアドレスバッファ19は、メモリコントローラ11から出力されたアドレス32のカラムアドレスを入力し、当該カラムアドレスをメモリアクセス用カラムアドレス42としてカラムデコーダ21に出力する。ロウデコーダ20は、ロウデコーダ制御信号40が活性状態であるので、メモリアクセス用ロウアドレス41に対応したメモリセルアレイ13のワード線を活性化する。カラムデコーダ21は、メモリアクセス用カラムアドレス42に対応したメモリセルアレイ13のビット線を活性化する。このような動作により、最上位ロウアドレスラッチ16は、メモリセルアレイ13の使用領域の最上位ロウアドレス書き込みが行なわれたロウアドレスを示す最上位ロウアドレス44をラッチする。なお、上記の動作はライトアクセス時にのみ実施され、ライトアクセス以外の時には実施されない。次に、リフレッシュ動作について説明する。メモリコントローラ11から出力されたメモリ制御信号31がリフレッシュ要求であった場合、アクセス制御回路14は、ロウデコーダ制御信号40として活性状態の信号をロウデコーダ20に出力し、ロウデコーダ20を活性化する。また、アクセス制御回路14は、リフレッシュ制御回路12にリフレッシュを実施するタイミングに応じたリフレッシュ要求信号33を出力する。ここで、リフレッシュを実施するタイミングはメモリコントローラ11で決定される。つまり、メモリコントローラ11は、メモリ使用領域の最上位ロウアドレスすなわち、最上位ロウアドレスラッチ16にラッチされている最上位ロウアドレス44に応じた回数のリフレッシュを実施するタイミングが所定のリフレッシュ期間内において分散するように、リフレッシュを実施するタイミングを決定することができる。また、メモリコントローラ11は、メモリセルアレイのリフレッシュを実施するタイミングが互いに等間隔となるようにリフレッシュを実施するタイミングを決定してもよい。図2は、メモリコントローラ11が備えるリフレッシュタイミング生成回路50の一例を示すブロック図である。図2に示すリフレッシュタイミング生成回路50は、リフレッシュカウント値設定レジスタ51と、リフレッシュ要求生成カウンタ52と、メモリ制御信号生成部53とを備える。リフレッシュカウント値設定レジスタ51は、規定されたリフレッシュ期間内における、最上位ロウアドレス44に対応するリフレッシュ回数をリフレッシュカウント値46として設定する。例えば、メモリセルアレイ13が、規定されたリフレッシュ期間である8ms内に4096回のリフレッシュが必要なメモリセルアレイであるとする。この場合、最上位ロウアドレス44の値が対象となるメモリアドレスの最大値の半分のアドレス値であるとすると、リフレッシュカウント値設定レジスタ51は、規定されたリフレッシュ期間である8ms内に2048回のリフレッシュを実施するように、2048をリフレッシュカウント値46として設定する。リフレッシュ要求生成カウンタ52は、設定されたリフレッシュカウント値46に基づいて、規定されたリフレッシュ期間内においてメモリセルアレイのリフレッシュを実施するタイミングが分散するようにカウント値を生成し、当該カウント値をリフレッシュカウンタ出力信号47としてメモリ制御信号生成部53に出力する。この時、リフレッシュ要求生成カウンタ52は、例えば図4のリフレッシュ要求REFに示すように、等間隔でリフレッシュを実施するようにリフレッシュカウンタ出力信号47を出力することができる。つまり、メモリ使用領域が全領域の半分の場合、リフレッシュカウンタ出力信号47は、図4に示すように8ms内に2048回トグルするようになる。メモリ制御信号生成部53は、リフレッシュカウンタ出力信号47に応じてリフレッシュ要求信号を生成し、当該リフレッシュ要求信号をメモリ制御信号31として出力する。また、メモリ制御信号生成部53は、ロウアドレスバッファ18、カラムアドレスバッファ19、ロウアドレスラッチ15にアドレス32を出力する。このように、リフレッシュタイミング生成回路50は、リフレッシュカウント値設定レジスタ51が最上位ロウアドレス44に基づきリフレッシュカウント値46を決定することで、メモリ使用領域に応じて等間隔にかつ最適な回数のリフレッシュを実施するためのリフレッシュ要求信号を生成することができる。図1に示すリフレッシュ制御回路12は、リフレッシュ要求信号33と最上位ロウアドレス44とを入力し、リフレッシュ要求信号33が供給されるタイミング毎に、メモリセルアレイ13のリフレッシュを実施するためのリフレッシュアドレス34を生成し、当該リフレッシュアドレス34をロウアドレスバッファ18に出力する。このとき、リフレッシュ制御回路12はリフレッシュアドレス34の値が最上位ロウアドレス44の値と一致するまでリフレッシュアドレス34を生成する。図3は、本実施の形態にかかる半導体記憶装置が備えるリフレッシュ制御回路12の一例を示す図である。図3に示すリフレッシュ制御回路12は、リフレッシュカウンタ24と比較器第1の比較器25とを備える。リフレッシュカウンタ24は、活性状態のリフレッシュ要求信号33が供給される毎にカウントを実施し、リフレッシュを実施するロウアドレスであるリフレッシュアドレス34を生成する。生成されたリフレッシュアドレス34は、比較器25の一方の入力およびロウアドレスバッファ18に出力される。比較器25は、リフレッシュアドレス34と最上位ロウアドレス44とを比較し、これらの値が一致した場合に未使用領域判定信号45として活性状態の信号をリフレッシュカウンタ24に出力する。リフレッシュカウンタ24は、活性状態の未使用領域判定信号45が供給されると、活性状態のリフレッシュ要求信号33が供給された際にリフレッシュカウンタ24の値をクリアする。このような動作により、リフレッシュカウンタ24から出力されるリフレッシュアドレス34を、書き込みを行なった領域、つまりメモリ使用領域のみのロウアドレスとすることができる。図1のロウアドレスバッファ18は、アクセス制御回路14から出力されたロウアドレスバッファ制御信号35がリフレッシュ動作であることを示しているので、メモリアクセス用ロウアドレス41としてリフレッシュアドレス34をロウデコーダ20に出力する。ロウデコーダ20は、ロウデコーダ制御信号40が活性状態の信号であるので、メモリアクセス用ロウアドレス41に対応したメモリセルアレイ13のワード線を活性化する。このような動作により、メモリセルアレイ13がリフレッシュされる。図5は、本発明の効果を説明するための図である。図5では、例として、規定されたリフレッシュ期間が8msである場合を示している。メモリ使用領域の範囲にかかわらずメモリ領域の全領域をリフレッシュする場合従来技術A、メモリコントローラは規定されたリフレッシュ期間である8ms内に4096回のリフレッシュ要求REFを出力していた。この場合、データが格納されていないメモリ領域についてもリフレッシュを実施するため、消費電力が増加し、またシステム全体の処理速度が遅くなるという問題があった。これに対して、特許文献1にかかる半導体記憶装置では、DRAMに格納されたデータの最大アドレスまでリフレッシュを実施することで、システム全体の処理速度を向上させていた。例えば、DRAMに格納されたデータの最大アドレスが2048である場合は、リフレッシュ期間8msの半分の期間4ms内に2048回のリフレッシュ要求REFを出力していた従来技術B。これにより、データが格納されていないアドレスについてはリフレッシュを実施しないので、システム全体の処理速度を向上させ、消費電力を低減させることが可能であった。しかしながら、特許文献1にかかる半導体記憶装置では、図5に示すように、リフレッシュの実施に偏りが生じ、バスの使用が前半部分前半の4msに集中するため、結果的にシステム全体の処理の効率が低下するという問題があった。そこで本実施の形態にかかる半導体記憶装置では、最上位ロウアドレス44に応じた回数のリフレッシュを実施するタイミングが、規定されたリフレッシュ期間内において分散するように、リフレッシュを実施するタイミングに応じたリフレッシュ要求REFを生成している。このとき、メモリコントローラ11は、メモリセルアレイのリフレッシュを実施するタイミングが互いに等間隔となるようにリフレッシュを実施するタイミングに応じたリフレッシュ要求REFを生成してもよい。このように、本実施の形態にかかる半導体記憶装置では、規定されたリフレッシュ期間内において、リフレッシュを実施するタイミングリフレッシュ要求信号REFを分散させることができ、また、不要なリフレッシュ要求を削減することができるので、システム全体の処理の効率を向上させることができる。つまり、メモリコントローラ11とアクセス制御回路14とを接続するバスがリフレッシュ要求信号REFによって占有されるタイミングを分散させることができるので、他のアクセス要求ライトアクセス要求などをメモリコントローラ11からアクセス制御回路14へ効率よく転送することができる。更に、図6を用いて本発明の効果について説明する。図6において、Busclk1、Busclk2はシステムクロック、Refreshはメモリコントローラ11が要求するリフレッシュ要求、Taskはバスの処理状況を示している。REFはリフレッシュ要求のタイミングを示し、W1、W2、、はデータ転送を示している。ここで、W1、W2、、は、例えば画像データであるとする。また、図6の上段および中段は、前半部分にリフレッシュ要求信号が集中している場合従来技術を示し、図6の下段は規定されたリフレッシュ期間内においてリフレッシュ要求信号REFが分散している場合本発明を示している。例えば、図6のT10のタイミングまでにW1からW4までの画像データの転送処理を完了する必要があるとする。図6の上段に示す場合は前半部分にリフレッシュ要求信号が集中しているので、データW1、W2、、の転送とリフレッシュ要求REFとを交互に繰り返している。しかし、この場合はBusclk1が高速であるためT10のタイミングまでにW4までの画像データの転送処理を完了させることができる。一方、図6の中段に示す場合は、システムクロックがBusclk1よりも低速であるBusclk2であり、また前半部分にリフレッシュ要求信号が集中しているため、T10のタイミングまでにW4までの画像データの転送処理を完了させることができないこの場合は、T14のタイミングにデータW4の転送が完了する。つまり、前半部分にリフレッシュ要求信号が集中しているため、データW1、W2、、の転送とリフレッシュ要求REFとが交互に繰り返され、更にシステムクロックBusclk2が低速であるので、T10のタイミングまでにW4までの画像データの転送処理を完了させることができない。これに対して本実施の形態では、図6の下段に示すように、規定されたリフレッシュ期間内においてリフレッシュ要求信号REFを分散させているので、リフレッシュ要求とリフレッシュ要求との間において複数のデータ転送を実施することができる。すなわち、図6の下段に示す例では、リフレッシュ要求71とリフレッシュ要求72との間において、データW2、W3、W4を転送することができる。よって、本実施の形態にかかる半導体記憶装置を用いた場合は、システムクロックがBusclk1よりも低速であるBusclk2であったとしても、T10のタイミングまでにW4までの画像データの転送処理を完了させることができる。すなわち、例えばメモリの消費電力を低減させるためにシステムクロックが低速であるメモリを用いた場合、従来技術ではリフレッシュ要求が偏るためデータ転送処理が間に合わなくなるという問題があった。これに対して本実施の形態にかかる半導体記憶装置では、規定されたリフレッシュ期間内においてリフレッシュ要求信号REFを分散させているので、メモリのシステムクロックが低速である場合であってもデータW1、W2、、を効率よく転送することができる。換言すると、本実施の形態にかかる半導体記憶装置では、規定されたリフレッシュ期間内においてリフレッシュ要求信号を分散させることで、リフレッシュ要求信号がシステムバスを占有する時間を均等に振り分けることができるので、より低い動作周波数でシステムを動作させることができる。以上で説明したように、本実施の形態にかかる発明により、リフレッシュ動作を分散させ、システム全体の処理の効率を向上させることができる半導体記憶装置および半導体記憶装置のリフレッシュ方法を提供することが可能となる。なお、本発明にかかる半導体記憶装置は、メモリセルアレイ13と、メモリコントローラ11と、リフレッシュ制御回路12と、を少なくとも備えていれば、上記の本発明の効果を奏することができる。ここで、メモリコントローラ11は、メモリセルアレイ13の使用領域の最上位ロウアドレス44に応じた回数のリフレッシュを実施するタイミングが所定のリフレッシュ期間内において分散するように、リフレッシュを実施するタイミングに応じたリフレッシュ要求信号33を生成する。また、リフレッシュ制御回路12は、メモリコントローラ11で生成されたリフレッシュ要求信号33が供給されるタイミング毎に、メモリセルアレイ13のリフレッシュを実施するためのリフレッシュアドレス34が最上位ロウアドレスと一致するまで当該リフレッシュアドレス34を生成する。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施の形態ではリフレッシュ要求信号がメモリ制御信号31としてメモリコントローラ11からアクセス制御回路14に出力される場合について説明したが、例えばリフレッシュ要求信号はメモリコントローラ11からリフレッシュ制御回路12に直接出力されてもよい。以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。