送信されたデータをCPUで処理して制御出力ユニットを介して外部機器に出力させる電子端末装置において、前記制御出力ユニットは、出力用アドレスデコーダとフィードバック用アドレスデコーダと複数系の出力ポートと該出力ポートにそれぞれ対応する複数系の入力ポート及び前記同系の前記出力ポートと前記入力ポートにそれぞれ接続された複数系の出力回路を有し、前記出力用アドレスデコーダと前記フィードバック用アドレスデコーダは、前記CPUと共通のアドレスバスで接続され、前記出力アドレスデコーダは前記複数系の出力ポートにそれぞれ対応する出力選択信号を出力する制御出力端子を有し、前記フィードバック用アドレスデコーダは前記複数系の入力ポートにそれぞれ対応するフィードバック選択信号を出力する制御出力端子を有し、前記出力用アドレスデコーダの制御出力端子を指定するアドレスとそれに対応する前記フィードバック用アドレスデコーダの制御出力端子を指定するアドレスはデコード順を逆に設定され、前記出力ポートと前記入力ポートは、前記CPUとデータバスで接続され、前記出力ポートはそれぞれ前記出力アドレスデコーダから出力する出力選択信号を入力して前記CPUから出力される駆動信号を前記出力回路に出力し、前記入力ポートはそれぞれ前記フィードバック用アドレスデコーダから出力するフィードバック選択信号を入力して前記出力回路から入力するフィードバック信号を前記CPUに出力することを特徴とする電子端末装置。請求項1に記載の電子端末装置と、該電子端末装置に伝送路を介して接続された連動論理部を有することを特徴とする電子連動装置。装置の小型化をはかるために、出力用アドレスバスと入力用アドレスバスを共通化すると、アドレスバスのいずれかのビットが0又は1に固定故障した場合に、意図した個所と違うポートに対して出力されるが、それに対応したフィードバック入力も同じポートを指定してしまうため、出力ポートと入力ポートが一致して固定故障を検知できず、このため装置の小型化が求められているにもかかわらず、アドレスバスを出力用アドレスバスと入力用アドレスバスとに分けて構成せざるを得なかった。この発明は、このような問題を解消し、CPUから入出力のポートを指定する出力用アドレスバスと入力用アドレスバスを共通化するとともにアドレスバスのいずれかのビットに生じた固定故障を確実に検知することができる電子端末装置とそれを使用した電子連動装置を提供することを目的とするものである。この発明の電子端末装置は、送信されたデータをCPUで処理して制御出力ユニットを介して外部機器に出力させる電子端末装置において、前記制御出力ユニットは、出力用アドレスデコーダとフィードバック用アドレスデコーダと複数系の出力ポートと該出力ポートにそれぞれ対応する複数系の入力ポート及び前記同系の前記出力ポートと前記入力ポートにそれぞれ接続された複数系の出力回路を有し、前記出力用アドレスデコーダと前記フィードバック用アドレスデコーダは、前記CPUと共通のアドレスバスで接続され、前記出力アドレスデコーダは前記複数系の出力ポートにそれぞれ対応する出力選択信号を出力する制御出力端子を有し、前記フィードバック用アドレスデコーダは前記複数系の入力ポートにそれぞれ対応するフィードバック選択信号を出力する制御出力端子を有し、前記出力用アドレスデコーダの制御出力端子を指定するアドレスとそれに対応する前記フィードバック用アドレスデコーダの制御出力端子を指定するアドレスはデコード順を逆に設定され、前記出力ポートと前記入力ポートは、前記CPUとデータバスで接続され、前記出力ポートはそれぞれ前記出力アドレスデコーダから出力する出力選択信号を入力して前記CPUから出力される駆動信号を前記出力回路に出力し、前記入力ポートはそれぞれ前記フィードバック用アドレスデコーダから出力するフィードバック選択信号を入力して前記出力回路から入力するフィードバック信号を前記CPUに出力することを特徴とする。この発明の電子連動装置は、前記電子端末装置と、該電子端末装置に伝送路を介して接続された連動論理部を有することを特徴とする。制御出力ユニットの出力用アドレスデコーダ及びフィードバック用アドレスデコーダとCPUとの間を共通のアドレスバスで接続し、出力用アドレスデコーダの制御出力端子を指定するアドレスとそれに対応するフィードバック用アドレスデコーダの制御出力端子を指定するアドレスはデコード順を逆に設定することにより、アドレスバスのいずれかのビットが0又は1に固定故障すると正常と異なる入力ポートをCPUで読み取り、アドレスバスの固定故障を確実に検知することができる。また、制御出力ユニットの出力用アドレスデコーダ及びフィードバック用アドレスデコーダとCPUとの間を共通のアドレスバスで接続することにより、アドレスバスの本数を半減して故障率を低減することができる。図1は、この発明の電子端末装置の構成を示すブロック図である。電子端末装置10は、CPU11と制御出力ユニット12を有する。CPU11は連動論理部20から伝送路30を介して送信された受信データを処理して制御出力ユニット12を介して外部機器のリレーユニット40に出力させる。制御出力ユニット12は出力用アドレスデコーダ13とフィードバック用アドレスデコーダ14と1系から8系の出力ポート15a~15hと1系から8系の入力ポート16a~16h及び1系から8系のリレー出力回路17a~17hを有する。出力用アドレスデコーダ13とフィードバック用アドレスデコーダ14はCPU11と例えば3ビットの共通アドレスバス18で接続され、出力アドレスデコーダ13は8個の出力選択信号WR0~WR7を出力する制御出力端子1~8を有し、フィードバック用アドレスデコーダ14も8個のフィードバック選択信号RD0~RD7を出力する制御出力端子1~8を有する。この出力用アドレスデコーダ13の制御出力子1~8を指定するアドレスとそれに対応するフィードバック用アドレスデコーダ14の制御出力端子1~8を指定するアドレスはデコード順を逆にしている。出力ポート15a~15hと入力ポート16a~16hはCPU11とデータバス19で接続されている。出力ポート15a~15hはそれぞれ出力アドレスデコーダ13から出力する出力選択信号WR0~WR7を入力してCPU11から出力されるリレー駆動信号をリレー出力回路17a~17hに出力する。入力ポート16a~16hはそれぞれフィードバック用アドレスデコーダ14から出力するフィードバック選択信号RD0~RD7を入力してリレー出力回路17a~17hから入力するフィードバック信号をCPU11に出力する。リレー出力回路17a~17hはそれぞれ図2のブロック図に示すように、制御出力回路171とフィードバック回路172を有し、制御出力回路171は出力ポート15a~15hから入力するリレー駆動信号によりリレーユニット40のリレーを駆動させ、そのフィードバック信号をフィードバック回路172により入力ポート16a~16hに出力する。この電子端末装置10で出力用アドレスデコーダ13の制御出力端子1~8を指定するアドレスとそれに対応するフィードバック用アドレスデコーダ14の制御出力端子1~8はデコード順が逆になっているため、例えばCPU11からアドレスバス18を介して出力用アドレスデコーダ13に対して出力ポート15aを指定するアドレス信号0X000を出力し、その直後のフィードバック入力処理でフィードバック用アドレスデコーダ14に対して入力ポート16aを指定するアドレス信号0X111を出力すると、出力用アドレスデコーダ13は制御出力端子1から出力選択信号WR0を出力ポート15aに出力し、フィードバック用アドレスデコーダ14は制御出力端子1からフィードバック選択信号RD0を入力ポート16aに出力する。出力ポート15aは出力選択信号WR0を入力すると、CPU11から出力されるリレー駆動信号をリレー出力回路17aの制御出力回路171に出力してリレーユニット40のリレー出力回路17aの制御出力回路171に対応するリレー1Rからリレー8RのうちCPU11から出力されるリレー駆動信号に該当するリレー例えばリレー1Rを駆動させる。入力ポート16aはフィードバック選択信号RD0を入力すると、リレー出力回路17aの制御出力回路171に接続されたフィードバック回路172から入力するフィードバック信号をCPU11に出力する。この動作をCPU11からアドレスバス18を介して出力用アドレスデコーダ13とフィードバック用アドレスデコーダ14に出力されるアドレス信号に応じて行う。この電子端末装置10のCPU11と出力用アドレスデコーダ13とフィードバック用アドレスデコーダ14を接続するアドレスバス18の例えば最下位ビットが1に固定故障した場合、CPU11から出力用アドレスデコーダ13に出力ポート15aを指定するアドレス信号0X000を出力しても出力用アドレスデコーダ13にはアドレスバスの最下位ビットが1に固定故障しているためアドレス信号0X001が入力して制御出力端子2から出力ポート15bを指定する出力選択信号WR1を出力する。この出力選択信号WR1を入力した出力ポート15bは、CPU11から出力されるリレー駆動信号をリレー出力回路17bの制御出力回路171に出力してリレーユニット40のリレー出力回路17bの制御出力回路171に対応するリレー9Rからリレー16RのうちCPU11から出力されるリレー駆動信号に該当するリレー例えばリレー9Rを駆動させて、CPU11が指定した出力ポート15aとは異なる出力ポート15bからリレー駆動信号を出力する。一方、その直後のフィードバック入力処理でCPU11からフィードバック用アドレスデコーダ14に入力ポート16aを指定するアドレス信号0X111を出力すると、フィードバック用アドレスデコーダ14から入力ポート16aを指定するフィードバック選択信号RD0を入力ポート16aに出力して、CPU11が指定した入力ポート16aからフィードバック信号を入力する。このようにCPU11が指定した出力ポート15aとは異なる出力ポート15bからリレー駆動信号を出力し、CPU11が指定した入力ポート16aからフィードバック信号を入力することにより、CPU11は出力と入力の不一致を検出してアドレスバス18に固定故障が生じたことを検知することができる。アドレスバス18の例えば最下位ビットが1に固定故障した場合、CPU11から出力用アドレスデコーダ13に出力ポート15bを指定するアドレス信号0X001を出力すると、出力用アドレスデコーダ13は制御出力端子2から出力ポート15bを指定する出力選択信号WR1を出力する。この出力選択信号WR1を入力した出力ポート15bは、CPU11から出力されるリレー駆動信号をリレー出力回路17bの制御出力回路171に出力してリレーユニット40の制御出力回路171に対応するリレー9Rからリレー16RのうちCPU11から出力されるリレー駆動信号に該当するリレー例えばリレー9Rを駆動させる。一方、その直後のフィードバック入力処理でCPU11からフィードバック用アドレスデコーダ14に入力ポート16bを指定するアドレス信号0X110を出力すると、フィードバック用アドレスデコーダ14にはアドレスバスの最下位ビットが1に固定故障しているためアドレス信号0X111が入力し、フィードバック用アドレスデコーダ14から入力ポート16aを指定するフィードバック選択信号RD0を入力ポート16aに出力し、CPU11が指定した入力ポート16bとは異なる入力ポート16aからフィードバック信号を入力する。このようにCPU11が指定した出力ポート15bからリレー駆動信号を出力し、CPU11が指定した入力ポート16bとは異なる入力ポート16aからフィードバック信号を入力することにより、CPU11は出力と入力の不一致を検出してアドレスバス18に固定故障が生じたことを検知することができる。このように出力用アドレスデコーダ13の制御出力端子1~8を指定するアドレスとそれに対応するフィードバック用アドレスデコーダ14の制御出力端子1~8を指定するアドレスはデコード順を逆にした状態で、アドレスバス18の最下位ビットが1に固定故障した場合、CPU11からアドレスバス18を介して出力用アドレスデコーダ13に入力する制御出力アドレス信号と、フードバック用アドレスデコーダ14に入力するフィードバックアドレス信号と、実際に出力用アドレスデコーダ13に入力する制御出力アドレス信号と、実際にフードバック用アドレスデコーダ14に入力するフィードバックアドレス信号と、出力用アドレスデコーダ13とフードバック用アドレスデコーダ14の制御出力端子の端子番号を図3aに示す。また、出力用アドレスデコーダ13の制御出力端子1~8を指定するアドレスとそれに対応するフィードバック用アドレスデコーダ14の制御出力端子1~8を指定するアドレスはデコード順を逆にしない状態で、アドレスバス18の最下位ビットが1に固定故障した場合、CPU11からアドレスバス18を介して出力用アドレスデコーダ13に入力する制御出力アドレス信号と、フードバック用アドレスデコーダ14に入力するフィードバックアドレス信号と、実際に出力用アドレスデコーダ13に入力する制御出力アドレス信号と、実際にフードバック用アドレスデコーダ14に入力するフィードバックアドレス信号と、出力用アドレスデコーダ13とフードバック用アドレスデコーダ14の制御出力端子の端子番号を図3bに示す。図3bに示すように、出力用アドレスデコーダ13の制御出力端子1~8を指定するアドレスとそれに対応するフィードバック用アドレスデコーダ14の制御出力端子1~8を指定するアドレスのデコード順を逆にしない場合は、アドレスバス18の最下位ビットが1に固定故障しても、出力用アドレスデコーダ13の制御出力端子の端子番号とフードバック用アドレスデコーダ14の制御出力端子の端子番号が同一であるため、アドレスバス18の最下位ビットが1に固定故障を検知できないのに対して、図3aに示すように、出力用アドレスデコーダ13の制御出力端子1~8を指定するアドレスとそれに対応するフィードバック用アドレスデコーダ14の制御出力端子1~8を指定するアドレスのデコード順を逆にした場合、アドレスバス18の最下位ビットが1に固定故障すると、出力用アドレスデコーダ13の制御出力端子の端子番号とフードバック用アドレスデコーダ14の制御出力端子の端子番号が異なるためアドレスバス18の最下位ビットが1に固定故障を確実に検知することができる。また、アドレスバス18のいずれかのビットが0または1に固定故障した場合又は複数のビットに同時に固定故障が生じた場合にも出力ポート15と入力ポート16が異なるため固定故障を検知することができる。