シリコン基板と、前記シリコン基板の表面部に埋め込まれたゲート電極と、前記ゲート電極を覆うように前記シリコン基板中に埋め込まれたゲート絶縁膜と、前記ゲート絶縁膜および前記ゲート電極を挟むように、前記シリコン基板の表面部に設けられた第1の拡散層および第2の拡散層と、少なくとも磁化記憶層、非磁性層、および磁化参照層を有し、かつ前記第2の拡散層上に設けられた記憶素子と、を備えた磁気ランダムアクセスメモリ。シリコン基板と、前記シリコン基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート絶縁膜および前記ゲート電極を挟むように、前記シリコン基板の表面部に設けられた第1の拡散層および第2の拡散層と、少なくとも磁化記憶層、非磁性層、および磁化参照層を有し、かつ前記第2の拡散層上に設けられた記憶素子と、を備えた磁気ランダムアクセスメモリ。前記第2の拡散層と前記記憶素子との間にバリア層が設けられたことを特徴とする請求項1又は請求項2に記載の磁気ランダムアクセスメモリ。シリコン基板を加工し、ゲート溝を形成する工程と、前記ゲート溝に沿って、ゲート絶縁膜を成膜する工程と、前記ゲート溝において、前記ゲート絶縁膜上にゲート電極を埋設する工程と、前記シリコン基板の表面部において、前記ゲート絶縁膜および前記ゲート電極を挟むように、第1の拡散層および第2の拡散層を形成する工程と、前記第2の拡散層上に少なくとも磁化記憶層、非磁性層、および磁化参照層を有する記憶素子を形成する工程と、を備えた磁気ランダムアクセスメモリの製造方法。シリコン基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート絶縁膜および前記ゲート電極の側面を覆うゲート側壁絶縁膜を形成する工程と、前記シリコン基板上に少なくとも前記ゲート電極の上面の高さまで前記ゲート側壁絶縁膜を覆うようにシリコン膜を形成する工程と、前記シリコン膜の表面部において、前記ゲート絶縁膜および前記ゲート電極を挟むように第1の拡散層および第2の拡散層を形成する工程と、前記第2の拡散層上に少なくとも磁化記憶層、非磁性層、および磁化参照層を有する記憶素子を形成する工程と、を備えた磁気ランダムアクセスメモリの製造方法。シリコン基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記シリコン基板の表面部において、前記ゲート絶縁膜および前記ゲート電極を挟むように、第1の拡散層および第2の拡散層を形成する工程と、前記シリコン基板上に前記ゲート絶縁膜および前記ゲート電極を覆う層間絶縁膜を形成する工程と、前記絶縁膜を加工し、前記第2の拡散層を露出する工程と、露出した前記第2の拡散層上に少なくとも磁化記憶層、非磁性層、および磁化参照層を有する記憶素子を形成する工程と、を備えた磁気ランダムアクセスメモリの製造方法。本発明が解決しようとする課題は、磁気抵抗効果素子において磁化反転のための電流を十分に確保した磁気ランダムアクセスメモリ及びその製造方法を提供することである。実施形態の磁気ランダムアクセスメモリは、シリコン基板を持つ。前記シリコン基板の表面部にはゲート電極が埋め込まれ、前記ゲート電極を覆うように前記シリコン基板中にはゲート絶縁膜が埋め込まれる。前記ゲート絶縁膜および前記ゲート電極を挟むように、前記シリコン基板の表面部に第1の拡散層および第2の拡散層が設けられる。前記第2の拡散層上には、少なくとも磁化記憶層、非磁性層、および磁化参照層を有する記憶素子が設けられる。以下、本発明の実施形態について図面を参照しながら説明する。第1の実施形態第1の実施形態に係る磁気ランダムアクセスメモリについて以下説明する。図1および図2は、ビット線方向に平行な第1の実施形態に係る磁気ランダムアクセスメモリにおけるメモリセルを示す断面図である。図1のように、シリコン基板1の表面部には、選択トランジスタが埋め込まれている。選択トランジスタには、ゲート絶縁膜2、ゲート電極3、第1の拡散層4としてソース層S、および第2の拡散層5としてドレイン層Dが含まれる。シリコン基板1は、例えばp型のシリコン基板が用いられる。シリコン基板1の表面部には、ゲート電極3が埋め込まれている。ゲート電極3には、例えば、ポリシリコン、W等が用いられる。ゲート絶縁膜2は、ゲート電極3を覆うように、シリコン基板1中に埋め込まれている。ゲート絶縁膜2には、例えば、シリコン酸化膜が用いられる。ゲート絶縁膜2およびゲート電極3の上面の高さは、シリコン基板1上面の高さと略同じである。シリコン基板1の表面部には、第1の拡散層4および第2の拡散層5が設けられる。第1の拡散層4および第2の拡散層5は、ゲート電極3およびゲート絶縁膜2を挟むように設けられる。第1の拡散層4は、ソース層Sであり、第2の拡散層5は、ドレイン層Dである。ソース層Sおよびドレイン層Dは、例えばn型の拡散層である。以上により、シリコン基板1に埋め込まれた埋め込み型トランジスタが構成される。第2の拡散層5として用いられるドレイン層D上には、記憶素子として磁気抵抗効果素子6が設けられる。磁気抵抗効果素子6は、少なくとも磁化記憶層7、非磁性層8および磁化参照層9を含むものであり、例えば、下部電極10、磁化記憶層7、非磁性層8、磁化参照層9、および上部電極11が順に積層されたものである。第2の拡散層5であるドレイン層D上には、例えば下部電極10が設けられる。下部電極10には、例えばPt、Ir、Ru、Cu、Ta、W、TiNが用いられる。下部電極10上には、磁化記憶層7が設けられる。磁化記憶層7は、例えば磁化を膜面に対して実質的に垂直に有する垂直磁化膜であり、磁化の向きが可変である。磁化記憶層7上には、トンネル絶縁膜として非磁性層8が設けられる。非磁性層8には、例えばMgO、CaO、SrO、TiO、VO、NbO等のNaCl型の酸化物が用いられるが、他の材料でもよい。非磁性層8上には、磁化参照層9が設けられる。磁化参照層9は、例えば磁化を膜面に対して実質的に垂直に有する垂直磁化膜であり、磁化の向きが一方向に固定されているものである。垂直磁化膜である磁化参照層9には、例えば、不規則合金、規則合金、人工格子等が用いられる。不規則合金では、CoとCr、Ta、Nb、V、W、Hf、Ti、Zr、Pt、Pd、Fe又はNi等の元素と合金を形成したものが用いられ、例えばCoCr合金、CoPt合金が用いられる。規則合金では、Fe、Co又はNiとPt又はPdとの合金が用いられ、例えばFePt、FePd、CoPtが挙げられる。人工格子では、例えばFe、Co若しくはNi元素とCr、Pt、Pd、Ir、Rh、Ru、Os、Re若しくはAuの元素又はそれらの合金が積層されたものが用いられ、例えばCoPd、CoPt、CoRuが用いられる。他にも、Tb、Dy、Gdなどの遷移金属を含む合金材料、TbFe、TbCo、DyTbFeCo、TbCoFe等も用いることができる。磁化参照層9上には、例えば、上部電極11が設けられる。上部電極11には、例えばRu又はTaからなる膜が用いられる。なお、磁化参照層9上には、磁化調整層を設けてもよい。磁化調整層は、磁化参照層9からの漏れ磁場を調整し、磁気記憶層7への磁気的影響を抑える役割がある。磁化調整層には、例えば、不規則合金、規則合金、人工格子等が用いられる。不規則合金では、CoとCr、Ta、Nb、V、W、Hf、Ti、Zr、Pt、Pd、Fe又はNi等の元素と合金を形成したものが用いられる。さらに磁化調整層の上に、磁化調整層の磁化を所定の一方向に固定するために設けられる反強磁性膜があってもよい。反強磁性膜には、例えば、Fe、Ni、Pt、Pd、Ru、Os、IrとMnの合金であるFeMn、NiMn、PtMn、PdMn、PtPdMn、RuMn、OsMn、IrMn、CrPtMn等が用いられる。なお、磁化記憶層7と非磁性層8との間に第1の界面磁性層が設けられ、非磁性層8と磁化参照層9との間に第2の界面磁性層が設けられてもよい。この場合、非磁性層8は、NaCl構造の酸化物であり、この酸化物の100面と第1の界面磁性層と格子不整合度が小さい材料を選択することが望ましい。第1の界面磁性層および第2の界面磁性層には、例えばCo、Fe、CoFe、CoFeBが用いられる。第1の界面磁性層および第2の界面磁性層は、それぞれ磁化記憶層7および磁化参照層9との垂直磁化膜との間の交換結合により垂直磁化を持つ。この場合、非磁性層8が、例えば、第1の界面磁性層としてのアモルファスCoFeB合金上で結晶成長すると、100方向に優先配向した絶縁膜を得ることができる。なお、磁気抵抗効果素子6の積層順は、上記に限らず、下部電極10、磁化調整層、磁化参照層9、第1の拡散防止層、第1の界面磁性層、非磁性層8、第2の界面磁性層、第2の拡散防止層、磁化記憶層7、上部電極11の順に積層してもよい。なお、磁化記憶層7および磁化参照層9は、磁化が膜面に実質的に平行な水平磁化膜であってもよい。なお、第2の拡散層5と磁気抵抗効果素子6との間には、バリア層15が設けられていてもよい。バリア層15が設けられていることにより、磁気抵抗効果素子6に含まれる金属原子が、熱処理工程等によってシリコン基板1に拡散することを防止することができる。磁気抵抗効果素子6上には、第1のコンタクトプラグ12が設けられる。第1のコンタクトプラグ12には、例えばW又はCu等が用いられる。第1の拡散層4としてのソース層S上には、第2のコンタクトプラグ13が設けられる。第2のコンタクトプラグ13には、例えばW又はCu等が用いられる。シリコン基板1上に、第1のコンタクトプラグ12および第2のコンタクトプラグ13を覆うように層間絶縁膜14が設けられる。層間絶縁膜14には、例えばシリコン酸化膜が用いられる。第1のコンタクトプラグ12および第2のコンタクトプラグ13上には、それぞれ独立したビット線BLが設けられる。層間絶縁膜14上に、ビット線BLを覆うように絶縁膜図示なしが設けられる。絶縁膜図示なしには、例えばシリコン酸化膜が用いられる。以上により、本実施形態に係る磁気ランダムアクセスメモリが構成される。以上のように、第1の実施形態に係る磁気ランダムアクセスメモリによれば、コンタクトプラグを介さず、第2の拡散層5であるドレイン層D上に記憶素子としての磁気抵抗効果素子6が設けられている。これにより、ドレイン層Dとコンタクトプラグの接触抵抗、コンタクトプラグ自身の抵抗、およびコンタクトプラグと磁気抵抗効果素子6の電極との接触抵抗等の寄生抵抗を減少させることができ、ドレイン層Dから磁気抵抗効果素子6への電流を確保することができる。次に、第1の実施形態に係る磁気ランダムアクセスメモリの製造方法について以下図3を用いて説明する。図3は、第1の実施形態に係る磁気ランダムアクセスメモリの製造方法を示す断面図である。図3aのように、素子分離領域図示なしによって分離されたシリコン基板1をフォトリソグラフィ法およびRIEにより加工し、シリコン基板1にゲート溝16を形成する。次に、図3bのように、シリコン基板1およびゲート溝16に沿って、例えばCVD法によりゲート絶縁膜2としてシリコン酸化膜を形成する。その後、ゲート溝16において、例えばCVD法によりゲート絶縁膜2上にゲート電極3としてポリシリコン膜又は金属膜として例えばW膜を成膜し、埋め込む。その後、CMP処理により、ゲート絶縁膜2およびゲート電極3をシリコン基板1が露出するまで研磨する。次に、図3cのように、ゲート電極3およびゲート絶縁膜2をマスクとして、シリコン基板1にイオン注入を行い、シリコン基板1の表面部にソース層Sである第1の拡散層4およびドレイン層Dである第2の拡散層5を形成する。以上により、シリコン基板1中に埋め込み型トランジスタが形成される。なお、埋め込み型トランジスタを形成する方法は、上記の方法に限らず、他の方法によって形成してもよい。次に、図3dのように、シリコン基板1、ゲート絶縁膜2、およびゲート電極3上に少なくとも磁化記憶層7、非磁性層8および磁化参照層9を含む積層膜を例えばスパッタ法により成膜する。積層膜は、例えば、下部電極10、磁化記憶層7、非磁性層8、磁化参照層9、上部電極11を順に形成したものであり、他にも下部電極10、磁化記憶層7、第1の界面磁性層、非磁性層8、第2の界面磁性層、磁化参照層9、上部電極11を順に形成したものでもよい。また、積層膜は、他にも下部電極10、磁化参照層9、非磁性層8、磁化記憶層7、上部電極11を順に形成してもよく、下部電極10、磁化参照層9、第1の界面磁性層、非磁性層8、第2の界面磁性層、磁化記憶層7、上部電極11を順に形成してもよい。本実施形態に係る磁気ランダムアクセスメモリの製造方法においては、埋め込み型トランジスタを用いているため、平坦性が高い表面上に少なくとも磁化記憶層7、非磁性層8および磁化参照層9を含む積層膜を形成することができる。次に、図3eのように、第2の拡散層5であるドレイン層D上に積層膜が残るように、RIEによりシリコン基板1が露出するまで加工する。これにより、ドレイン層D上に、少なくとも磁化記憶層7、非磁性層8、および磁化参照層9を有する磁気抵抗効果素子6が形成される。次に、図3fのように、シリコン基板1、ゲート絶縁膜2、およびゲート電極3上に、磁気抵抗効果素子6を覆うように層間絶縁膜14を形成する。次に、図3gのように、磁気抵抗効果素子6が露出するように、層間絶縁膜14をRIEにより加工し、第1のコンタクトホールを形成し、ソース層Sが露出するように層間絶縁膜14をRIEにより加工し、第2のコンタクトホールを形成する。次に、例えばスパッタ法により、メタルバリア膜図示なしを第2のコンタクトホールにおいて、シリコン基板1上および層間絶縁膜14の側面に沿って形成する。メタルバリア膜には、例えばTa、TaN、TiN等が用いられる。次に、メタルバリア膜図示なし上に、CVD法又はスパッタ法により、例えばW又はCu等のコンタクトプラグ材を埋め込む。その後、CMP処理により、層間絶縁膜14が露出するまでコンタクトプラグ材およびメタルバリア膜を研磨する。これにより、第1のコンタクトプラグ12および第2のコンタクトプラグ13を形成する。次に、第1のコンタクトプラグ12、第2のコンタクトプラグ13、および層間絶縁膜14上にビット線BLを堆積し、ビット線BLを形成する。その後、層間絶縁膜14上に、ビット線BLを覆うように絶縁膜図示なしが形成する。絶縁膜図示なしは、例えばCVD法により成膜されたシリコン酸化膜である。以上により、磁気ランダムアクセスメモリが形成される。以上のように、第1の実施形態に係る磁気ランダムアクセスメモリの製造方法によれば、シリコン基板1に埋め込まれた埋め込み型トランジスタを形成している。これにより、平坦性が高い表面上に少なくとも磁化記憶層7、非磁性層8および磁化参照層9を含む積層膜を形成することができ、平坦性が高い磁気抵抗効果素子6を形成することができる。以上のように、本発明の第1の実施形態によれば、コンタクトプラグを介さず、第2の拡散層5であるドレイン層D上に記憶素子としての磁気抵抗効果素子6が設けられている。これにより、ドレイン層Dとコンタクトプラグの接触抵抗、コンタクトプラグ自身の抵抗、およびコンタクトプラグと磁気抵抗効果素子6の電極との接触抵抗等の寄生抵抗を減少させることができ、ドレイン層Dから磁気抵抗効果素子6への電流を確保することができる。第2の実施形態本発明の第2の実施形態による磁気ランダムアクセスメモリについて図4を用いて説明する。第2の実施形態の構成について図1の第1の実施形態の磁気ランダムアクセスメモリの構成と同一部分は同一符号で示し、その詳細な説明を省略する。第2の実施形態に係る磁気ランダムアクセスメモリは、第1の実施形態と埋め込み型トランジスタが用いられている点で共通する。一方、第2の実施形態は、埋め込み型トランジスタが、シリコン基板1に埋め込まれている代わりに、シリコン膜18に埋め込まれている点において異なる。具体的には、ゲート絶縁膜2およびゲート電極3が、シリコン基板1に埋め込まれている代わりに、シリコン基板1上に設けられ、ゲート絶縁膜2およびゲート電極3の側面に接するようにゲート側壁絶縁膜17が設けられ、かつゲート側壁絶縁膜17の側面を覆うようにシリコン膜18が設けられている点である。本発明の第2の実施形態による磁気ランダムアクセスメモリの製造方法について図5を用いて説明する。第2の実施形態の構成について図1の第1の実施形態の磁気ランダムアクセスメモリの構成と同一部分は同一符号で示し、その詳細な説明を省略する。第1の実施形態においては、シリコン基板1の加工によりゲート溝16を形成し、ゲート溝16にゲート絶縁膜2およびゲート電極3を埋め込むことにより埋め込み型選択トランジスタを形成する。一方、第2の実施形態においては、シリコン基板1上にゲート絶縁膜2およびゲート電極3を形成した後、シリコン基板1上にシリコン膜18を堆積する。図5aのように、シリコン基板1上にゲート絶縁膜2およびゲート電極3を堆積し、フォトリソグラフィ法およびRIEによりゲート絶縁膜2およびゲート電極3を加工する。その後、シリコン基板1、ゲート絶縁膜2およびゲート電極3を覆うように、ゲート側壁絶縁膜材として、例えばシリコン酸化膜をCVDにより堆積し、ゲート電極3の表面が露出するまでRIEによりエッチングする。このとき、シリコン基板1上におけるゲート側壁絶縁膜材は、エッチングされる。これにより、ゲート絶縁膜2およびゲート電極3の側面に接するようにゲート側壁絶縁膜17が形成される。次に、図5bのように、ゲート電極3およびゲート側壁絶縁膜17をマスクとして、シリコン基板20にイオン注入を行い、シリコン基板1の表面部に第1の拡散層4および第2の拡散層5を形成する。以上により、シリコン膜18中に埋め込み型トランジスタが形成される。以上の方法によって、埋め込み型トランジスタを形成する場合、シリコン基板1に埋め込むことなく埋め込み型トランジスタを形成している。これにより、ゲート絶縁膜2およびゲート電極3を埋め込む場合であって、埋め込み性が悪い場合に発生するボイド、シーム等を発生させることなく埋め込み型トランジスタを形成することができる。次に、図5cのように、シリコン基板1上にCVD法により、少なくともゲート電極3の上面の高さまでゲート側壁絶縁膜17を覆うようにシリコン膜18をエピタキシャル成長する。その後、CMP処理により、ゲート電極3の表面が露出するまでシリコン膜18を研磨する。次に、第1の実施形態と同様にして、図3cおよびdのように、第2の拡散層5上に記憶素子である磁気抵抗効果素子6を形成する。その後、図3eのように、シリコン基板1、ゲート電極3上に、磁気抵抗効果素子6を覆うように層間絶縁膜14を形成する。その後、図3fのように、記憶素子上に第1のコンタクトプラグ12を形成し、第1の拡散層4であるソース層S上に第2のコンタクトプラグ13を形成する。その後、層間絶縁膜14、第1のコンタクトプラグ12および第2のコンタクトプラグ13上にビット線BLを形成する。その後、層間絶縁膜14上に、ビット線BLを覆うように絶縁膜図示なしが形成する。以上により、第2の実施形態における磁気ランダムアクセスメモリが形成される。以上のように、本発明の第2の実施形態によれば、コンタクトプラグを介さず、第2の拡散層5であるドレイン層D上に記憶素子としての磁気抵抗効果素子6が設けられている。これにより、ドレイン層Dとコンタクトプラグの接触抵抗、コンタクトプラグ自身の抵抗、およびコンタクトプラグと磁気抵抗効果素子6の電極との接触抵抗等の寄生抵抗を減少させることができ、ドレイン層Dから磁気抵抗効果素子6への電流を確保することができる。さらに、第2の実施形態によれば、ゲート絶縁膜2およびゲート電極3をシリコン基板1に埋め込むことなく、埋め込み型選択トランジスタを形成している。これにより、ゲート絶縁膜2およびゲート電極3のシリコン基板1への埋め込み性に関わらず、ボイド、シーム等が発生しない埋め込み型選択トランジスタを形成することができる。第3の実施形態本発明の第3の実施形態による磁気ランダムアクセスメモリについて図6を用いて説明する。第3の実施形態の構成について図1の第1の実施形態の磁気ランダムアクセスメモリの構成と同一部分は同一符号で示し、その詳細な説明を省略する。第3の実施形態が、第1の実施形態と異なる点は、ゲート絶縁膜2およびゲート電極3が、シリコン基板1に埋め込まれている代わりに、シリコン基板1上に設けられている点である。本発明の第3の実施形態による磁気ランダムアクセスメモリの製造方法について図7を用いて説明する。図7aのように、シリコン基板1上にゲート絶縁膜2およびゲート電極3を堆積し、フォトリソグラフィ法およびRIEによりゲート絶縁膜2およびゲート電極3を加工する。次に、図7bのように、ゲート電極3をマスクとして、シリコン基板1にイオン注入を行い、シリコン基板1の表面部に第1の拡散層4および第2の拡散層5を形成する。次に、図7cのように、シリコン基板1上に、ゲート絶縁膜2およびゲート電極3を覆うように、層間絶縁膜14を形成する。次に、図7dのように、第2の拡散層5であるドレイン層Dを露出するように、RIEにより加工し、第1のコンタクトホールを形成する。この第1コンタクトホールは、後述する磁気抵抗効果素子6を形成する部分において形成される。次に、図7eのように、第1のコンタクトホールにおいて、第2の拡散層5上に、例えばガスクラスターイオンビームを用いて少なくとも磁化記憶層7、非磁性層8および磁化参照層9を含む積層膜を堆積し、記憶素子としての磁気抵抗効果素子6を形成する。なお、スパッタ法により磁気抵抗効果素子6を形成してもよい。この場合、テーパー状に形成された第1のコンタクトホールに磁気抵抗効果素子6を形成するのがよい。これにより、層間絶縁膜14の側壁に沿って磁気抵抗効果素子6の形成を防止することができる。次に、図7fのように、記憶素子上にコンタクトプラグ材として例えばW膜を成膜し、CMP処理により層間絶縁膜14が露出するまで研磨し、第1のコンタクトプラグ12を形成する。次に、層間絶縁膜14を第1の拡散層4であるソース層Sが露出するように加工する。その後、露出したソース層S上にコンタクトプラグ材をとして例えばW膜を埋め込む。その後、CMP処理により層間絶縁膜14が露出するまで研磨し、第2のコンタクトプラグ13を形成する。次に、図6のように、層間絶縁膜14、第1のコンタクトプラグ12および第2のコンタクトプラグ13上にビット線BLを形成する。その後、層間絶縁膜14上に、ビット線BLを覆うように絶縁膜図示なしが形成する。以上により、第3の実施形態における磁気ランダムアクセスメモリが形成される。以上のように、本発明の第3の実施形態によれば、コンタクトプラグを介さず、第2の拡散層5であるドレイン層D上に記憶素子としての磁気抵抗効果素子6が設けられている。これにより、ドレイン層Dとコンタクトプラグの接触抵抗、コンタクトプラグ自身の抵抗、およびコンタクトプラグと磁気抵抗効果素子6の電極との接触抵抗等の寄生抵抗を減少させることができ、ドレイン層Dから磁気抵抗効果素子6への電流を確保することができる。さらに、第3の実施形態によれば、ゲート絶縁膜2およびゲート電極3をシリコン基板1に埋め込みことなく、埋め込み型選択トランジスタを形成している。また、記憶素子である磁気抵抗効果素子6は、加工することなく形成されている。以上により、第3の実施形態に係る磁気ランダムアクセスメモリの製造方法を用いて製造工程を少なくすることができ、製造コストを抑えることができる。なお、本発明は、上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。