"第1ワードラインと接続する第1メモリセルに格納されたデータを読み出すための要請を受信する段階と、前記要請に応答して第2ワードラインと接続する少なくとも1つのメモリセルに対する第1読み出し動作を実行し、前記第2ワードラインはワードラインプログラム順序で前記第1ワードラインに続いて第1時間の間に前記第1読み出し動作を実行する段階と、前記第1読み出し動作による出力に基づいて前記第1メモリセルに対する第2読み出し動作を実行する段階と、を含み、前記第2読み出し動作は第2時間の間に実行され、前記第1時間と前記第2時間とは異なることを特徴とする不揮発性メモリ装置の読み出し方法。前記第1時間は前記第2時間より短いことを特徴とする請求項1に記載の不揮発性メモリ装置の読み出し方法。前記第1読み出し動作中の感知動作の時間は、前記第2読み出し動作中の感知動作の時間より短いことを特徴とする請求項2に記載の不揮発性メモリ装置の読み出し方法。前記第1読み出し動作を実行する段階では、前記第2ワードラインと接続する少なくとも1つのメモリセルがプログラムされれば、プログラムされた前記第2ワードラインと接続するフラッグメモリセルを読み出し、前記第2読み出し動作を実行する段階では、前記第2ワードラインと接続するメモリセルがプログラムされなかったことを前記第1読み出し動作による出力が示すと、第1セットの読み出し電圧を利用して前記第1メモリセルを読み出すことを特徴とする請求項1に記載の不揮発性メモリ装置の読み出し方法。前記第2ワードラインと接続する少なくとも1つのメモリセルがプログラムされたことが示されると、前記第1メモリセルに対応する前記第2ワードラインと接続するメモリセルに対する第3読み出し動作を実行する段階をさらに含み、前記第2読み出し動作は、前記第1メモリセルに対応するメモリセルのプログラムされた状態に基づいて前記第1メモリセルを読み出すことを特徴とする請求項4に記載の不揮発性メモリ装置の読み出し方法。前記第2読み出し動作は、前記第1メモリセルに対応するメモリセルのプログラムされた状態に基づいて前記第1セットの読み出し電圧、または第2セットの読み出し電圧のいずれか利用して前記第1メモリセルを読み出し、前記第2セットの読み出し電圧の各々は前記第1セットの読み出し電圧より高いことを特徴とする請求項5に記載の不揮発性メモリ装置の読み出し方法。前記第2読み出し動作は、前記第1メモリセルに対応するメモリセルがカップリングされなかったことを前記第1メモリセルに対応するメモリセルのプログラムされた状態が示すと、前記第1セットの読み出し電圧を利用して前記第1メモリセルを読み出し、前記第2読み出し動作は、前記第1メモリセルに対応するメモリセルがカップリングされたことを前記第1メモリセルに対応するメモリセルのプログラムされた状態が示すと、前記第2セットの読み出し電圧を利用して前記第1メモリセルを読み出すことを特徴とする請求項6に記載の不揮発性メモリ装置の読み出し方法。前記第1読み出し動作を実行する段階は、前記第1メモリセルに対応する前記第2ワードラインと接続するメモリセルを読み出す段階を含むことを特徴とする請求項1に記載の不揮発性メモリ装置の読み出し方法。前記第2読み出し動作は、前記第1メモリセルに対応するメモリセルのプログラムされた状態に基づいて前記第1セットの読み出し電圧、または第2セットの読み出し電圧のいずれかを利用して前記第1メモリセルを読み出し、前記第2セットの読み出し電圧の各々は前記第1セットの読み出し電圧より高いことを特徴とする請求項8に記載の不揮発性メモリ装置の読み出し方法。前記第2読み出し動作は、1前記第1メモリセルに対応するメモリセルが消去状態にあるか、または、2前記第1メモリセルが前記第1メモリセルに対応するメモリセルとカップリングされなかったことを前記第1メモリセルに対応するメモリセルにプログラムされると、前記第1セットの読み出し電圧を利用して前記第1メモリセルを読み出し、前記第2読み出し動作は、前記第1メモリセルが前記第1メモリセルに対応するメモリセルとカップリングされたことを前記第1メモリセルに対応するメモリセルにプログラムされると、前記第2セットの読み出し電圧を利用して前記第1メモリセルを読み出すことを特徴とする請求項9に記載の不揮発性メモリ装置の読み出し方法。第1ワードラインと接続する第1メモリセルに格納されたデータを読み出すための要請を受信する段階と、第2ワードラインと接続する少なくとも1つのメモリセルがプログラムされたか否かを判別する段階と、前記第2ワードラインはワードラインプログラム順序で前記第1ワードラインに続いて、前記第2ワードラインと接続する少なくとも1つのメモリセルがプログラムされたことを前記判別する段階で判別すると、前記第1メモリセルに対応する前記第2ワードラインと接続するメモリセルに対する第1読み出し動作を実行する段階と、前記判別する段階が第2ワードラインと接続する少なくとも1つのメモリセルがプログラムされたか否かを判別するか、または、前記第1読み出し動作による出力の中で少なくとも1つの出力に基づいて前記第1メモリセルに対する第2読み出し動作を実行すると、前記第1読み出し動作は第1時間の間に実行される段階と、を含み、前記第2読み出し動作は、前記第1時間と異なる第2時間の間に行われることを特徴とする不揮発性メモリ装置の読み出し方法。前記判別する段階は、前記第2ワードラインと接続するフラッグメモリセルを読み出す段階を含み、前記第2ワードラインと接続する少なくとも1つのメモリセルがプログラムされると、前記フラッグメモリセルはプログラムされることを特徴とする請求項11に記載の不揮発性メモリ装置の読み出し方法。前記判別する段階は、マップにアクセスする段階を含み、前記マップはいずれのワードラインがプログラムされた少なくとも1つのメモリセルを有するかを示すことを特徴とする請求項11に記載の不揮発性メモリ装置の読み出し方法。前記第1読み出し動作のための読み出し命令を伴う前記第2読み出し動作のための読み出し命令を受信する段階をさらに含むことを特徴とする請求項11に記載の不揮発性メモリ装置の読み出し方法。前記第1読み出し動作中の感知動作の時間は、前記第2読み出し動作中の感知動作の時間より少ないことを特徴とする請求項11に記載の不揮発性メモリ装置の読み出し方法。第1ワードラインと接続する第1メモリセルに格納されたデータを読み出すための要請に応答してワードラインがプログラムされた少なくとも1つのメモリセルを有するかを示すマップにアクセスする段階と、前記アクセスする段階において、前記第2ワードラインに接続する少なくとも1つのメモリセルがプログラムされたことが示されると、第1読み出し動作及び第2読み出し動作を実行する段階と、を含み、前記第1読み出し動作は前記第1メモリセルに対応する第2ワードラインに接続する少なくとも1つのメモリセルを読み出し、前記第2ワードラインはワードラインプログラム順序によって前記第1ワードラインに続いて、前記第2読み出し動作は前記第1読み出し動作による出力に基づいて前記第1メモリセルを読み出すことを特徴とする不揮発性メモリ装置の読み出し方法。前記第1読み出し動作及び前記第2読み出し動作を実行する段階は、前記第1読み出し動作及び前記第2読み出し動作を実行することを指示する命令ロジックをメモリ素子に伝送する段階を含むことを特徴とする請求項16に記載の不揮発性メモリ装置の読み出し方法。前記マップにアクセスする段階において、前記第2ワードラインに接続する少なくとも1つのメモリセルがプログラムされなかったことが示されると、第3読み出し動作を実行することを指示する命令ロジックを前記メモリ素子に伝送する段階をさらに含み、前記第3読み出し動作は前記第1メモリセルを読み出すことを特徴とする請求項17に記載の不揮発性メモリ装置の読み出し方法。前記第1読み出し動作は、前記第2読み出し動作及び第3読み出し動作より短い時間の間に行われることを特徴とする請求項18に記載の不揮発性メモリ装置の読み出し方法。前記第1読み出し動作中の感知動作の時間は、前記第2読み出し動作及び前記第3読み出し動作中の感知動作の時間より短いことを特徴とする請求項19に記載の不揮発性メモリ装置の読み出し方法。前記第2読み出し動作は、前記第1読み出し動作による出力に基づいて所定時間の間に行われることを特徴とする請求項16に記載の不揮発性メモリ装置の読み出し方法。前記第1読み出し動作は、前記第1メモリセルがカップリングされことを前記第1読み出し動作が示すと、前記第2読み出し動作と同じ時間の間に行われ、前記第1読み出し動作は、前記第1メモリセルがカップリングされなかったことを前記第1読み出し動作が示すと、前記第2読み出し動作の時間より短い時間の間に行われることを特徴とする請求項21に記載の不揮発性メモリ装置の読み出し方法。前記第1読み出し動作中の感知動作の時間は、前記第1メモリセルがカップリングされなかったことを前記第1読み出し動作が示すと、前記第2読み出し動作及び前記第3読み出し動作中の感知動作の時間より短いことを特徴とする請求項22に記載の不揮発性メモリ装置の読み出し方法。ワードラインに連結された行とビットラインに連結された列に配列された不揮発性メモリセルと、第1ワードラインと接続する第1メモリセルに格納されたデータを読み出すための要請を受信するように構成された制御ロジックと、を備え、前記制御ロジックは前記要請に応答して第2ワードラインと接続する少なくとも1つのメモリセルに対する第1読み出し動作を実行するように構成され、前記第2ワードラインはワードラインプログラム順序によって、前記第1ワードラインに続いて前記第1読み出し動作が第1時間の間に実行され、前記制御ロジックは前記第1読み出し動作による出力に基づいて前記第1メモリセルに対する第2読み出し動作を実行するように構成され、前記第2読み出し動作は第2時間の間に行われ、前記第1時間は前記第1メモリセルがカップリングされなかったことを前記第1読み出し動作が示すと、前記第2時間より短いことを特徴とする不揮発性メモリ装置。請求項24に記載の不揮発性メモリ装置と、前記第2読み出し動作による出力を処理するプロセッサーと、を備えることを特徴とする電子装置。カードインターフェイスと、前記カードインターフェイスと請求項24に記載の不揮発性メモリ装置間のデータ交換を制御する制御器と、を備えることを特徴とするメモリカード。RAIDアレイを構成し、それぞれ少なくとも1つのメモリ素子、および接続する前記少なくとも1つのメモリ素子の作動を制御するメモリ制御器を有する複数のメモリモジュールと、前記複数のメモリモジュールの作動を制御するRAIDコントローラと、を備え、前記メモリ素子は、請求項24に記載の不揮発性メモリ装置であることを特徴とするデータ格納装置。本発明の目的は、読み出し性能を向上可能な不揮発性メモリ装置及びその読み出し方法を提供することにある。本発明によると、不揮発性メモリ装置の読み出し方法は、第1ワードラインと接続する第1メモリセルに格納されたデータを読み出すための要請を受信する段階と、要請に応答して第2ワードラインと接続する少なくとも1つのメモリセルに対する第1読み出し動作を実行する段階と、を含む。第2ワードラインでは、ワードラインプログラム順序によって第1ワードラインに続いて、第1読み出し動作を第1時間の間に実行される。不揮発性メモリ装置の読み出し方法は、第1読み出し動作による出力に基づいて第1メモリセルに対する第2読み出し動作を実行する段階をさらに含む。第2読み出し動作は、第2時間の間に行われ、第1時間と第2時間とは互いに異なる。また、本発明によると、不揮発性メモリ装置の読み出し方法は、第1ワードラインと接続する第1メモリセルに格納されたデータを読み出すための要請を受信する段階と、第2ワードラインの少なくとも1つのメモリセルに対する第1読み出し動作を実行することによって、第1メモリセルがカップリングされた状態であるか否かを判別する段階と、を含む。第2ワードラインでは、ワードラインプログラム順序によって第1ワードラインに続いて、第1読み出し動作を第1時間の間に行われる。不揮発性メモリ装置の読み出し方法は、第1読み出し動作による出力に基づいて第1メモリセルに対する第2読み出し動作を実行する段階をさらに含む。第2読み出し動作は第2時間の間に行われ、第1時間と異なる。また、本発明によると、不揮発性メモリ装置の読み出し方法は、第1ワードラインと接続する第1メモリセルに格納されたデータを読み出すための要請を受信する段階と、第2ワードラインと接続する少なくとも1つのメモリセルがプログラムされたか否かを判別する段階と、を含む。第2ワードラインは、ワードラインプログラム順序によって第1ワードラインの次に続いて読み出される。不揮発性メモリ装置の読み出し方法は、第2ワードラインと接続する少なくとも1つのメモリセルがプログラムされたことを判別する段階が示すと、第1メモリセルに対応する第2ワードラインのメモリセルに対する第1読み出し動作を実行する段階をさらに含む。第1読み出し動作は、第1時間の間に行われる。第2読み出し動作は、1判別する段階が第2ワードラインと接続する少なくとも1つのメモリセルがプログラムされたことを判別するか否かと、2第1読み出し動作による出力の中で少なくとも1つの出力に基づいて第1メモリセルに対して実行される。また、本発明によると、不揮発性メモリ装置の読み出し方法は、第1ワードラインと接続する第1メモリセルに格納されたデータを読み出すための要請を受信する段階と、要請に応答して第2ワードラインと接続する少なくとも1つのメモリセルに対する第1読み出し動作を実行する段階と、を含む。第2ワードラインは、ワードラインプログラム順序によって第1ワードラインに続いて、第1読み出し動作を第1時間の間に行われる。不揮発性メモリ装置の読み出し方法は、第1読み出し動作による出力に基づいて第1メモリセルに対する第2読み出し動作を実行する段階をさらに含む。第2読み出し動作は、第2時間の間に行われ、第1時間は第1読み出し動作によって第1メモリセルがカップリングされなかったことを示すと、第2時間より短い。また,本発明によると、不揮発性メモリ装置の読み出し方法は、第1ワードラインと接続する第1メモリセルに格納されたデータを読み出すための要請を受信する段階と、第2ワードラインと接続する少なくとも1つのメモリセルがプログラムされたか否かを判別する段階と、を含む。第2ワードラインは、ワードラインプログラム順序によって第1ワードラインの次に続いて読み出される。不揮発性メモリ装置のメモリセルを読み出し方法は、第2ワードラインと接続する少なくとも1つのメモリセルがプログラムされたことを判別する段階が示すと、第1メモリセルに対応する第2ワードラインのメモリセルに対する第1読み出し動作を実行する段階をさらに含む。第1読み出し動作は第1時間の間に行われる。第2読み出し動作は、1判別する段階が第2ワードラインと接続する少なくとも1つのメモリセルがプログラムされたか否かを判別し、2第1読み出し動作による出力の中で少なくとも1つの出力に基づいて第1メモリセルに対して実行される。第2読み出し動作は第2時間の間に行われ、第1時間は第1読み出し動作により第1メモリセルがカップリングされなかったことを示すと、第2時間より短い。また、本発明によると、不揮発性メモリ装置の読み出し方法は、第1ワードラインと接続する第1メモリセルに格納されたデータを読み出すための要請に応答してマップをアクセスする段階を含む。マップはいずれのワードラインがプログラムされた少なくとも1つのメモリセルを有するか否かを示す。不揮発性メモリ装置のメモリセルの読み出し方法は、第2ワードラインに属する少なくとも1つのメモリセルがプログラムされたことを示すと、第1読み出し動作および第2読み出し動作を実行する段階をさらに含む。第1読み出し動作は、第1メモリセルに対応する第2ワードラインに接続する少なくとも1つのメモリセルを読み出し、第2ワードラインはワードラインプログラム順序によって第1ワードラインに続いて第2読み出し動作を第1読み出し動作による出力に基づいて第1メモリセルを読み出す。また、本発明によると、不揮発性メモリ装置は、ワードラインに連結された複数の行と複数のビットラインに連結された複数の列に配列された不揮発性メモリセルと、第1ワードラインと接続する第1メモリセルに格納されたデータを読み出すための要請を受信するように構成された制御ロジックと、を含む。制御ロジックは、要請に応答して第2ワードラインと接続する少なくとも1つのメモリセルに対する第1読み出し動作を実行するように構成される。第2ワードラインはワードラインプログラム順序によって第1ワードラインに続いて第1読み出し動作を第1時間の間に実行される。制御ロジックは第1読み出し動作による出力に基づいて第1メモリセルに対する第2読み出し動作を実行するように構成される。第2読み出し動作は第2時間の間に行われ、第1時間は第1メモリセルがカップリングされなかったことを第1読み出し動作が示すと、第2時間より短い。また、本発明によると、不揮発性メモリ装置は、電子装置、メモリカード、データ格納装置等、及びメモリ装置の実施形態を含む関連された動作方法、又は本発明による読み出し方法が適用される。また、本発明によると、第2ワードラインと接続する少なくとも1つのメモリセルがプログラムされたことが示されると、第1メモリセルに対応する第2ワードラインと接続するメモリセルに対する第3読み出し動作を実行する段階をさらに含み、第2読み出し動作は、第1メモリセルに対応するメモリセルのプログラムされた状態に基づいて第1メモリセルを読み出す。また、本発明によると、第2読み出し動作は、第1メモリセルに対応するメモリセルのプログラムされた状態に基づいて第1セットの読み出し電圧または第2セットの読み出し電圧のいずれかを利用して第1メモリセルを読み出し、第2セットの読み出し電圧の各々は第1セットの読み出し電圧より高い。また、本発明によると、第2読み出し動作は、第1メモリセルに対応するメモリセルがカップリングされなかったことを第1メモリセルに対応するメモリセルのプログラムされた状態が示すと、第1セットの読み出し電圧を利用して第1メモリセルを読み出し、第1メモリセルに対応するメモリセルがカップリングされたことを第1メモリセルに対応するメモリセルのプログラムされた状態が示すと、第2セットの読み出し電圧を利用して第1メモリセルを読み出す。また、本発明によると、第2読み出し動作は、第1メモリセルに対応するメモリセルのプログラムされた状態に基づいて第1セットの読み出し電圧または第2セットの読み出し電圧のいずれかを利用して第1メモリセルを読み出し、第2セットの読み出し電圧の各々は第1セットの読み出し電圧より高い。また、本発明によると、第2読み出し動作は、1第1メモリセルに対応するメモリセルが消去状態にあるか、または、2第1メモリセルが第1メモリセルに対応するメモリセルとカップリングされなかったことを第1メモリセルに対応するメモリセルにプログラムされると、第1セットの読み出し電圧を利用して第1メモリセルを読み出し、第2読み出し動作は、第1メモリセルが第1メモリセルに対応するメモリセルとカップリングされたことを第1メモリセルに対応するメモリセルにプログラムされると、第2セットの読み出し電圧を利用して第1メモリセルを読み出す。また、本発明によると、判別する段階は、第2ワードラインと接続するフラッグメモリセルを読み出す段階を含み、第2ワードラインと接続する少なくとも1つのメモリセルがプログラムされるとフラッグメモリセルはプログラムされる。また、本発明によると、判別する段階は、マップにアクセスする段階を含み、マップはいずれのワードラインがプログラムされた少なくとも1つのメモリセルを有するかを示す。また、本発明によると、第1読み出し動作のための読み出し命令を伴う第2読み出し動作のための読み出し命令を受信する段階をさらに含む。また、本発明によると、第1読み出し動作中の感知動作の時間は、第2読み出し動作中の感知動作の時間より少ない。また、本発明によると、第1読み出し動作及び第2読み出し動作を実行する段階は、第1読み出し動作及び第2読み出し動作を実行することを指示する命令ロジックをメモリ素子に伝送する段階を含む。また、本発明によると、アクセスする段階において、第2ワードラインと接続する少なくとも1つのメモリセルがプログラムされなかったことが示されると、第3読み出し動作を実行することを指示する命令ロジックをメモリ素子に伝送する段階をさらに含み、第3読み出し動作は第1メモリセルを読み出す。また、本発明によると、第1読み出し動作は、第2読み出し動作及び第3読み出し動作より短い時間の間に行われる。また、本発明によると、第1読み出し動作中の感知動作の時間は、第2読み出し動作及び第3読み出し動作中の感知動作の時間より短い。また、本発明によると、第2読み出し動作は、第1読み出し動作による出力に基づいて所定時間の間に行われる。また、本発明によると、第1読み出し動作は、第1メモリセルがカップリングされことを第1読み出し動作が示すと、第2読み出し動作と同じ時間の間に行われ、第1読み出し動作は、第1メモリセルがカップリングされなかったことを第1読み出し動作が示すと、第2読み出し動作の時間より短い時間の間に行われる。また、本発明によると、第1読み出し動作中の感知動作の時間は、第1メモリセルがカップリングされなかったことを第1読み出し動作が示すと、第2読み出し動作及び第3読み出し動作中の感知動作の時間より短い。また、本発明によると、電子装置は、請求項24に記載の不揮発性メモリ装置と、第2読み出し動作による出力を処理するプロセッサーと、を備える。また、本発明によると、メモリカードは、カードインターフェイスと、カードインターフェイスと請求項24に記載の不揮発性メモリ装置間のデータ交換を制御する制御器と、を備える。また、本発明によると、データ格納装置は、RAIDアレイを構成し、それぞれ少なくとも1つのメモリ素子、および接続する前記少なくとも1つのメモリ素子の作動を制御するメモリ制御器を有する複数のメモリモジュールと、複数のメモリモジュールの作動を制御するRAIDコントローラと、を備え、複数のメモリモジュールが有するメモリ素子は、請求項24に記載の不揮発性メモリ装置である。本発明の不揮発性メモリ装置の読み出し方法では、閾値電圧ばらつきが広くなることによって生じる読み出しエラーが減少すると同時に読み出し性能を向上させることができる。本発明の長所及び特徴、及びそれを達成する方法は、添付される図面と共に詳細に後述されている実施形態を通じて説明される。しかし、本発明はここで説明される実施形態に限定されることなく他の形態に具体化できる。本実施形態は、単に本発明が属する技術分野で通常の知識を有する者に本発明の技術的思想を容易に実施できるように詳細に説明するために提供される。図面において、本発明の実施形態は示された特定形態に制限されることはなく、説明を明確にするために誇張されている。また明細書全体において同一な参照番号により表示された部分は同一な構成要素を示す。本明細書で及び/又はという表現は、前後に並べた構成要素の中で少なくとも1つを含む意味に使用される。また、連結される/結合されるという表現は、他の構成要素と直接的に連結されるか、或いは他の構成要素を通じて間接的に連結されることを含む意味に使用される。本明細書で単数形は特別に言及しない限り複数形も含む。また、明細書で使用される含む又は包含するにより言及された構成要素、段階、動作及び素子は、1つ以上の他の構成要素、段階、動作、素子及び装置の存在又は追加を意味する。本明細書で、n番目ワードライン、選択されたワードライン、読み出し要請されたワードライン等は、読み出し要請されたデータが格納されたメモリセルと接続するワードラインを称するために使用される。n1番目ワードライン、隣接するワードライン、読み出し要請されたワードラインの上位ワードライン、上位ワードライン等は、読み出し要請されたデータが格納されたメモリセルにワードラインカップリングを発生させるメモリセルと接続するワードラインを称するために使用される。一実施形態図1は、一実施形態による不揮発性メモリ装置の一部を示す図面である。図1はNAND構造を有する不揮発性メモリを示している。しかし、ここで説明される一実施形態はこの実施形態に制限されない。図1に示したように、メモリアレイ100はワードラインWL1~WLiとビットラインBL1~BLjとを含む。メモリアレイ100はストリング又は、NANDストリングSTR1~STRjを含み、各NANDストリングはメモリセル又は、不揮発性メモリセルMC1~MCjを含む。メモリセルはワードラインWL1~WLjとビットラインBL1~BLjとの交差領域に各々配列される。NANDストリング各々のメモリセルはストリング選択トランジスタSSTと接地選択トランジスタGSTとの間に直列連結される。ストリング選択トランジスタSSTはビットライン例えば、BL1とストリング選択ラインSSLとの交差領域に配列され、接地選択トランジスタGSTはビットラインBL1と接地選択ラインGSTとの交差領域に配列される。図1に示したように、各NANDストリングにおいて、接地選択トランジスタGSTのソースは、共通ソースラインCSLに連結され、接地選択トランジスタGSTのドレーンは、対応するNANDストリング例えば、STR1のメモリセルMC1のソースに連結される。ストリング選択トランジスタSSTのドレーンは、対応するビットラインBL1に連結され、ストリング選択トランジスタSSTのソースは、対応するNANDストリングSTR1のメモリセルMCiのドレーンに連結される。多様な実施形態において、メモリセルは電荷格納層を有する多様なセル構造の中で1つを利用して具現され得る。電荷格納層を有するセル構造は電荷トラップ層を利用する電荷トラップフラッシュ構造、複数のアレイが多層に積層されるスタックフラッシュ構造、ソース-ドレーンがないフラッシュ構造、ピン-タイプフラッシュ構造、等を含む。図1には図示しないが、以後説明するように、メモリアレイ100は、メモリセルにデータを書込むための、そしてメモリセルからデータを読み出すための多様な回路図10参照に連結される。図2はワードラインカップリングを減らすためのプログラム方法を説明するための図面である。ワードラインカップリングを減らすためのプログラム方法は、説明の便宜上、メモリセルが下位LSBデータと上位MSBデータとを構成する2ビットデータを格納すると仮定して説明する。しかし、実施形態は2ビットデータを格納するメモリセルマルチビットメモリセルに制限されない。実施形態において、マルチビットメモリセルに格納されるデータビットの数が2より大きいか、或いは小さいことがあり得る。図2で、曲線210-0、210-1は下位ページプログラム手続以後のメモリセルに対する閾値電圧ばらつきを示し、曲線220-0、220-1、220-2、220-3は上位ページプログラム手続以後のメモリセルに対する閾値電圧ばらつきを示す。下位ページ及び上位ページがプログラムされた後、図2に示したように、メモリセルは4つのデータ状態E、P1、P2、P3の中でいずれか1つにプログラムされる。図2に示された方法において、下位ページがプログラムされた後、閾値電圧ばらつき210-0に属するメモリセルは閾値電圧ばらつき220-0又は閾値電圧ばらつき220-1にプログラムされ、下位ページがプログラムされた後閾値電圧ばらつき210-1に属するセルは閾値電圧ばらつき220-2又は閾値電圧ばらつき220-3にプログラムされる。n番目ワードラインのメモリセルの閾値電圧は、n1番目ワードラインのメモリセルに上位ページがプログラムされる時、移動される。即ち、n番目ワードラインのメモリセルの閾値電圧ばらつきはn1番目ワードラインのメモリセルに上位ページがプログラムされる以前と比較すると、ワードラインカップリングによって広くなる。閾値電圧ばらつきが広くなる理由はn1番目ワードラインのメモリセルに上位ページがプログラムされる時、n番目ワードラインのメモリセルがワードラインカップリングを全て経験することではなく選択的に経験するためである。一実施形態において、n1番目ワードラインのメモリセルの中でデータ状態P1、P3を有するメモリセルはn番目ワードラインのメモリセルにカップリングさせるメモリセルと指称し、n1番目ワードラインのメモリセルの中でデータ状態E、P2を有するメモリセルはn番目ワードラインのメモリセルにカップリングさせないメモリセルと指称する。このような定義によれば、n番目ワードラインのメモリセルはカップリングされたメモリセルとカップリングされなかったメモリセルとで構成される。このような理由で、閾値電圧ばらつきが広くなる。n番目ワードラインのメモリセルにワードラインカップリングを発生させるn1番目ワードラインに対するプログラム動作はアドレススクランブル方式にしたがって可変的に決定される。図3は、n1番目ワードラインのメモリセルがプログラムされる時に生じるワードラインカップリング以前及び以後にn番目ワードラインのメモリセルと接続する閾値電圧分布を示す図面である。図3に示された例はn1番目ワードラインのメモリセルがプログラムされる以前即ち、ワードラインカップリング以前n番目ワードラインのメモリセルと接続する2つの隣接する閾値電圧分布230-0、230-1を示す。図3には単なる2つの閾値電圧ばらつきが示されている。しかし、セル当りビット数にしたがってさらに多い閾値電圧ばらつきが存在するのはよく理解できるであろう。閾値電圧ばらつきの数はメモリセルに格納されるデータビットの数に基づいて決定される。例えば、mビットデータmは2又はそれより大きい整数がメモリセルに格納される時、2m個の閾値電圧ばらつきが生じる。図3に示された閾値電圧ばらつき231-0、231-1はn1番目ワードラインのメモリセルがプログラムされる時、生じるワードラインカップリングに対応する閾値電圧移動を経験した以後のn番目ワードラインのメモリセルと接続する閾値電圧ばらつきを示す。閾値電圧ばらつき231-0、231-1はn1番目ワードラインのメモリセルがプログラムされる時に生じるワードラインカップリングを経験し、そして経験しないメモリセルに対する全体閾値電圧ばらつきを示す。図4はカップリングされたメモリセル及びカップリングされなかったメモリセルを含む図3の全体閾値電圧ばらつきを示す図面である。図4に示すように、閾値電圧ばらつき233-0、233-1はワードラインカップリングによる閾値電圧移動を経験しない又は、カップリングされないメモリセルの閾値電圧ばらつきを示す。閾値電圧ばらつき235-0、235-1はワードラインカップリングによる閾値電圧移動を経験した又は、カップリングされたメモリセルの閾値電圧ばらつきを示す。即ち、閾値電圧ばらつき235-0、235-1はデータ状態233-0、233-1へプログラムされたメモリセルの閾値電圧移動を示す。n番目ワードラインのプログラムされたメモリセルは、n1番目ワードラインのメモリセルのプログラムによって経験する閾値電圧移動にしたがって、カップリングされなかった閾値電圧ばらつき233-0、233-1に又はカップリングされた閾値電圧ばらつき235-0、235-1に属する。図4に示したように、読み出し電圧DR1はカップリングされなかったメモリセルを読み出すため、即ち、閾値電圧分布233-0、233-1内のメモリセルを区分するために使用され得る。読み出し電圧DR2はカップリングされたメモリセルを読み出すために、即ち、閾値電圧分布235-0、235-1内のメモリセルを区分するために使用され得る。ワードラインカップリングによって生じる読み出しエラーを減らすために読み出し電圧DR1、DR2を利用して1つの閾値電圧ばらつき又は、データ状態カップリングされた散布とカップリングされなかった散布とで構成されるに対して2回の読み出し動作が行われる。例えば、読み出し電圧DR1を利用する読み出し動作はカップリングされなかった散布233-0、233-1に属するメモリセルを区分するために行われ、読み出し電圧DR2を利用する読み出し動作はカップリングされた散布235-1、235-1に属するメモリセルを区分するために行われる。読み出し電圧DR1を利用して読み出すメモリセルと読み出し電圧DR2を利用して読み出すメモリセルは上位ワードラインのメモリセルがプログラムされたか否かにしたがって区分され、これは以下に詳細に説明される。結果的に、選択されたワードラインのメモリセルに対する読み出し動作に先に選択されたワードラインの上位ワードライン又は、隣接するワードラインのメモリセルに対する読み出し動作が先に行われる。上述した一連の読み出し動作をデータリカバリー読み出し動作datarecoverreadoperationと称する。これは以下に詳細に説明される。図5A及び図5Bは、一実施形態による不揮発性メモリ装置の感知方式を説明するための図面である。一実施形態による不揮発性メモリ装置の読み出し動作は互に異なる感知方式の中でいずれか1つを利用して行われる。例えば、図5Aに示したように、感知方式は正常感知方式normalsensingmannerと加速感知方式acceleratedsensingmannerとを含む。2ステップ感知方式として、正常感知方式は粗い感知動作coarsesensingoperationと精巧な感知動作finesensingoperationとを含む。粗い感知動作と精巧な感知動作との各々はビットラインプリチャージ又は、セットアップ区間、ビットラインデヴェロップ区間、ラッチ区間、及び放電区間を含む。粗い感知動作の間に、選択されたワードラインのメモリセルの各々がオンセルであるか、或いはオフセルであるかが判別される。精巧な感知動作はCSLノイズによって、粗い感知動作の時、オフセルと判別されたメモリセルの中でオンセルを判別するために行われる。この時、粗い感知動作でオンセルと判別されたメモリセルに対するビットラインセットアップは省略される。即ち、オンセルと判別されたメモリセルのビットラインはプリチャージされない。例えば、オンセルと判別されたメモリセルのビットラインは接地電圧に設定される。これは粗い読み出し動作の時、オンセルと判別されたメモリセルは継続してオンセルと維持されることを意味する。一実施形態による不揮発性メモリ装置において、粗い感知動作と精巧な感知動作とは読み出し電圧が選択されたワードラインへ印加された状態で連続的に行われる。図5Aに示したように、1ステップ感知方式として、加速感知方式は共通ソースラインノイズ以下、CSLノイズと称するの観点で正常感知方式と異なる。CSLノイズはオンセルであるメモリセルがオフセルと判別されるようにする。このような理由で、粗い感知動作の間にオンセルであるメモリセルがCSLノイズによってオフセルと判別され得る。CSLノイズを発生させる複数のオンセルが粗い感知動作を通じて除去されることによって、オフセルと誤りに判別されたメモリセルは精巧な感知動作の時、再びオンセルと判別される。このような理由で、精巧な感知動作はCSLノイズとは無関係に行われる。したがって、精巧な感知動作を含む正常感知方式はCSLノイズに無関係な又は、影響を受けない感知動作として定義され、加速感知方式はCSLノイズに依存する又は、影響を受ける感知動作として定義される。即ち、図5Aに示したように、CSLノイズに依存する又は、影響を受ける感知動作を実行するのにかかる時間T2はCSLノイズに無関係な又は、影響を受けない感知動作を実行するのにかかる時間T1より短い。他の例として、複数の感知方式はビットラインのプリチャージ電圧が十分に印加されるのにかかる時間即ち、ビットラインデヴェロップ時間を基準として分類され得る。図5Bに示したように、読み出し要請されたワードラインの上位ワードラインに対するビットラインデヴェロップ時間T4aは読み出し要請されたワードラインに対するビットラインデヴェロップ時間T3aより短く設定される。したがって、図5Bに示したように、CSLノイズに依存する又は、影響を受ける感知動作を実行するのにかかる時間T4はCSLノイズに無関係な又は、影響を受けない感知動作を実行するのにかかる時間T3より短い。デヴェロップ時間が相対的に短くなった感知方式はCSLノイズの影響を受ける。即ち、デヴェロップ時間が相対的に短くなった感知方式はCSLノイズに依存する感知方式である。これに反して、読み出し要請されたワードラインに対する感知方式はCSLノイズの影響を受けない感知方式、即ち、CSLノイズに無関係な感知方式である。図示しないが、読み出し要請されたワードラインの上位ワードラインに対する読み出し動作は粗い感知動作と精巧な感知動作とを利用して行われることができる。このような場合、粗く、かつ精巧な感知動作の各々の区間例えば、ビットラインプリチャージ区間、ビットラインデヴェロップ区間、ラッチ区間、等の中でいずれか1つを行うのにかかる時間を減らすことによって読み出し要請されたワードラインの上位ワードラインに対する読み出し時間を減らすことができる。図6Aは、一実施形態による不揮発性メモリ装置の読み出し方法を説明するためのフローチャートであり、図6Bは図6AのS110段階を説明するためのフローチャートである。図7Aは図6A及び図6Bで説明された第2ワードラインに対する読み出し動作を説明するための図面であり、図7Bは図6Aで説明された第1ワードラインに対する読み出し動作を説明するための図面である。以下、一実施形態による不揮発性メモリ装置の読み出し方法を図面に基づいて詳細に説明する。先ず、図6Aを参照すれば、S100段階で、第1ワードラインに対する読み出し要請が入力される。S110段階で、読み出し要請に応答して第1ワードラインに隣接する第2ワードラインに対する読み出し動作が行われる。これと同時に、第2ワードラインのメモリセルがプログラムされたか否かが判別される。第1ワードラインに隣接する第2ワードラインは第1ワードラインのメモリセルにワードラインカップリングを発生させるメモリセルと連結されたワードラインである。例えば、第2ワードラインは第1ワードラインの直ちに上に位置したワードラインである。第2ワードラインに対する読み出し動作は、例えば、図5A及び図5Bで説明された加速感知方式を利用して行われる。第2ワードラインに対する読み出し動作が図6B及び図7Aを参照して詳細に説明される。図6B及び図7Aを参照すれば、S111段階で、第2ワードラインに読み出し電圧RD1が印加された状態で第2ワードラインのメモリセルのデータ状態が読み出される。この時、オンセルと判別されたメモリセルのデータ状態は閾値電圧分布235-1に対応する消去状態Eである。S112段階で、読み出し電圧RD1を利用して行われた読み出し動作を通じて読み出されたデータの一部に基づいて、第2ワードラインのメモリセルがプログラムされたか否かが判別される。例えば、第2ワードラインに対する読み出し動作の時、第2ワードラインに連結されたフラッグセルのデータ状態もやはり読み出される。第2ワードラインのメモリセルがプログラムされたか否かはフラッグセルのデータ状態に基づいて判別される。フラッグセルのデータ状態は第2ワードラインへ読み出し電圧RD1が印加された状態で第2ワードラインのメモリセルのデータ状態を読み出す時、読み出される。仮に第2ワードラインのメモリセルがプログラムされたことをフラッグセルのデータ状態が示すと、図6Bに示したように、手続はS113段階へ進行する。S113段階では、第2ワードラインに読み出し電圧RD2が印加された状態で第2ワードラインのメモリセルのデータ状態が読み出される。この時、以前の読み出し動作の時、オンセルと判別されたメモリセルに対する感知動作は禁止される。これは以前の読み出し動作の時、オンセルと判別されたメモリセルのビットラインを接地電圧に設定することによって達成される。これは以前の読み出し動作の時、オフセルと判別されたメモリセルに対してのみに感知動作が行われることを意味する。読み出し電圧RD2を利用して行われる読み出し動作の時、オンセルと判別されたメモリセルのデータ状態は閾値電圧分布310-1に対応するプログラム状態P1である。最後に、S114段階で、第2ワードラインに読み出し電圧RD3が印加された状態で第2ワードラインのメモリセルのデータ状態が読み出される。同等に、読み出し電圧RD1、RD2を利用して行われた以前読み出し動作の時、オンセルと判別されたメモリセルに対する感知動作は禁止される。これは以前の読み出し動作の時、オンセルと判別されたメモリセルのビットラインを接地電圧に設定することによって達成される。読み出し電圧RD3を利用して行われる読み出し動作の時、オンセルと判別されたメモリセルのデータ状態は閾値電圧分布310-2に対応するプログラム状態P2である。読み出し電圧RD3を利用して行われる読み出し動作の時、オフセルと判別されたメモリセルのデータ状態は閾値電圧分布310-3に対応するプログラム状態P3である。仮にフラッグセルのデータ状態が第2ワードラインのメモリセルがプログラムされなかったことを示すと、手続はS130段階へ進行する。言い換えれば、仮にフラッグセルのデータ状態が第2ワードラインのメモリセルがプログラムされなかったことを示すと、図6Bに示したように、先に説明されたS113及びS114段階は省略される。図2で説明されたように、データ状態P1、P3を有するメモリセルはワードラインカップリングを発生させるメモリセルに分類され、データ状態E、P2を有するメモリセルはワードラインカップリングを発生させないメモリセルに分類される。例えば、ビットラインに各々連結されたページバッファーは第2ワードラインに対する読み出し動作の結果にしたがって0又は1に設定されるラッチを各々含む。データ状態P1、P3を有するメモリセルに対応するページバッファーのラッチは0又は1に設定され、データ状態E、P2を有するメモリセルに対応するページバッファーのラッチは0又は1に設定され得る。第2ワードラインのメモリセルがプログラムされたと判別される時、即ち、読み出し電圧RD1、RD2、RD3を利用する読み出し動作が実行された後、手続はS120段階へ進行する。S120段階で行われる読み出し動作はワードラインカップリングされなかったメモリセルとワードラインカップリングされたメモリセルに対して各々行われる。これは図7Bを参照して詳細に説明される。先に説明されたように、そして図7Bに示したように、閾値電圧ばらつき235-1、310-1、310-2、310-3の各々はワードラインカップリングされなかったメモリセルの散布とワードラインカップリングされたメモリセルの散布とを含む。例えば、閾値電圧ばらつき235-1はワードラインカップリングされなかったメモリセルの散布313-0とワードラインカップリングされたメモリセルの散布315-0とを含む。閾値電圧ばらつき310-1はワードラインカップリングされなかったメモリセルの散布313-1とワードラインカップリングされたメモリセルの散布315-1とを含む。閾値電圧ばらつき310-2はワードラインカップリングされなかったメモリセルの散布313-2とワードラインカップリングされたメモリセルの散布315-2とを含む。閾値電圧ばらつき310-3はワードラインカップリングされなかったメモリセルの散布313-3とワードラインカップリングされたメモリセルの散布315-3とを含む。読み出し順序は、要請された読み出し動作が下位ページと関連されたか、又は上位ページと関連されたかによって、そしてビット順序bitorderingによって決定される。1つのメモリセルに2ビットデータが格納され、11、01、00、10のビット順序が使用されると仮定する。このような仮定によれば、下位ページは読み出し電圧DR3、DR4を利用する読み出し動作を通じて読み出され、上位ページは読み出し電圧DR1、DR2を利用する読み出し動作と読み出し電圧DR5、DR6を利用する読み出し動作を通じて読み出される。ビット順序がここに開示されたことに制限されないことはよく理解できるであろう。説明の便宜上、下位ページに対する読み出し動作が要請されたと仮定する。このような場合、先ず、読み出し電圧DR3を利用する読み出し動作が閾値電圧分布313-1、313-2に属するメモリセルを区別するために行われ、その次に読み出し電圧DR4を利用する読み出し動作が閾値電圧分布315-1、315-2に属するメモリセルを区別するために行われる。読み出し電圧DR3、DR4を利用する読み出し動作は先に説明された正常感知方式を通じて行われる。他の例として、読み出し電圧DR3を利用する読み出し動作は先に説明された正常感知方式を通じて行われ、読み出し電圧DR4を利用する読み出し動作は先に説明された加速感知方式を通じて行われる。読み出し電圧DR4を利用する読み出し動作は第1ワードラインのメモリセルの大部分が読み出し電圧DR3を通じてオンセルと判別されるので、CSLノイズに無関係に又は、影響を受けないように行われる。読み出し電圧DR3を利用する読み出し動作は第1ワードラインのメモリセルの中で一部即ち、カップリングされなかったメモリセルに対して行われ、読み出し電圧DR4を利用する読み出し動作は第1ワードラインのメモリセルの中で残りカップリングされたメモリセルに対して行われる。カップリングされなかったメモリセルとカップリングされたメモリセルはS110段階で行われた読み出し動作の結果にしたがって区分される。即ち、カップリングされなかったメモリセルとカップリングされたメモリセルとは第1ワードラインのメモリセルに対応するページバッファーのラッチに格納された値に基づいて区分される。読み出し電圧DR3が第1ワードラインに印加される間に、カップリングされたメモリセルのビットラインは対応するラッチの値にしたがって接地電圧に設定される。読み出し電圧DR4が第1ワードラインに印加される間に、カップリングされなかったメモリセルのビットラインは対応するラッチの値にしたがって接地電圧に設定される。以後、手続はS140段階へ進行し、S140段階ではS120段階で読み出されたデータが外部へ提供される。S110段階に戻って、第2ワードラインのメモリセルがプログラムされなかったと判別される時、即ち、読み出し電圧RD2、RD3を利用する読み出し動作が省略された後、手続はS130段階へ進行する。S130段階では第1ワードラインに対する読み出し動作が行われる。第1ワードラインに対する読み出し動作は図5A及び図5Bで説明された正常感知方式を通じて行われる。この時、S130段階で行われる読み出し動作の時、第1ワードラインには読み出し電圧DR3が印加される。他の例として、S130段階で、第1ワードラインのメモリセルのデータ状態を判別するために読み出し電圧RD2が使用され得る。以後、手続はS140段階へ進行し、S140段階ではS130段階で読み出されたデータが外部へ提供される。先に説明されたように、第2ワードラインのメモリセルに対する読み出し動作はCSLノイズに無関係の感知方式と比較して見る時、相対的に短い読み出し時間を有するCSLノイズに依存する感知方式CSLnoise-dependentsensingmannerを通じて行われる。CSLノイズに依存する又は、影響を受ける感知方式を通じて第2ワードラインのメモリセルから読み出されたデータに含まれるエラービットの数はCSLノイズに無関係な又は、影響を受けない感知方式を通じて第2ワードラインのメモリセルから読み出されたデータに含まれるエラービットの数と比較して見る時、増加される。CSLノイズに依存する感知方式によってエラービットに判別されるメモリセルは閾値電圧ばらつきの尾部分に存在する。しかし、閾値電圧ばらつきの尾部分に存在するメモリセルは多くない。言い換えれば、第2ワードラインに対する読み出し動作の時、誤って読み出されたメモリセルが第1ワードラインに対する読み出し動作の時、閾値電圧ばらつきの尾部分に存在しなければ、そのようなメモリセルは読み出しエラーを発生させない。これは以下に詳細に説明される。一実施形態による不揮発性メモリ装置において、事前の読み出し動作の時、オンセルと判別されたメモリセルに対する感知動作が禁止されない状態で読み出し電圧RD1、RD2、RD3を利用して読み出し動作を実行することができる。図8は選択されたワードラインの上位ワードラインに対して誤って読み出されたメモリセルが選択されたワードラインに対する読み出し動作の時にエラーと判別される確率を示す図面である。図8を参照すれば、CSLノイズに無関係の感知方式の代わりにCSLノイズに依存する感知方式を利用して第2ワードラインに対して読み出し動作が行われる時、閾値電圧分布410の斜線をつけた部分410-0に含まれたメモリセルはエラーと判別される。エラーと判別されたメモリセルが第1ワードラインに対する読み出し動作の時にエラーと判別される確率は増加される。例えば、ばらつき420はCSLノイズに無関係の感知方式を利用して第2ワードラインに対して読み出し動作が行われる時にエラーと判別されたメモリセルが第1ワードラインに対する読み出し動作の時にエラーと判別される確率を示す。散布422はCSLノイズに依存する感知方式を利用して第2ワードラインに対して読み出し動作が行われる時にエラーと判別されたメモリセルが第1ワードラインに対する読み出し動作の時にエラーと判別される確率を示す。図8に示したように、たとえエラー確率がばらつき420の曲線から422の曲線に増加しても、第1ワードラインに印加される読み出し電圧DRを基準としてオフセル即ち、エラーと読み出す確率は存在しない。また、第2ワードラインのメモリセルから読み出されたデータが読み出し要請されたデータでないので、第2ワードラインのメモリセルから読み出されたデータに含まれたエラーは読み出し要請されたデータのエラーに影響を及ぼさない。図9はカップリングされたメモリセルとカップリングされなかったメモリセルを分類するための動作を概略的に説明するための図面である。メモリアレイ100のビットラインBL1~BLjにはページバッファーPB1~PBjが各々連結される。ページバッファーPB1~PBjの各々は読み出し要請されたワードラインWLnに隣接するワードラインWLn1のメモリセルがカップリングを発生させるメモリセルであるか否かを示す値を格納するためのラッチを含む。例えば、図6のS110段階の読み出し動作の結果として、データ状態P1、P3を有するメモリセルに対応するページバッファーのラッチは0又は、1に設定され、データ状態E、P2を有するメモリセルに対応するページバッファーのラッチは1又は、0に設定され得る。0又は、1に設定されたラッチを含むページバッファー例えば、PB1は図6のS120段階で行われるDR1読み出し動作の時、対応するビットラインBL1を接地電圧に設定する。1又は、0に設定されたラッチを含むページバッファー例えば、PB2は図6のS120段階で行われるDR2読み出し動作の時、対応するビットラインBL2を接地電圧に設定する。読み出し要請されたワードラインWLnのメモリセルはページバッファーPB1~PBjのラッチの値に基づいてカップリングされたメモリセルとカップリングされなかったメモリセルに分類される。図9に示したように、ワードラインWLn、WLn1にはフラッグセルFCが各々連結される。フラッグセルFCの各々は対応するワードラインのメモリセルMCがプログラムされたか否かを示すフラッグ情報を格納する。フラッグセルFCと連結されたビットラインFBLとにはページバッファーFPBが連結される。本実施形態において、フラッグセルFCは対応するワードラインに対する上位ページプログラム動作が行われたか否かを示すフラッグ情報を格納する。図9に示されたページバッファーは感知動作が実行される間に複数のビットラインのプリチャージ電圧を一定に維持するように構成される。このような場合、ページバッファーの内部ノード例えば、感知ノードとして知られるの電圧が変化され、内部ノードの電圧変化がデータ状態として感知される。図9に示されたビットライン構造はオールビットライン構造AllBitlineArchitectureである。しかし、本発明が偶奇ビットライン構造EvenーOddBitlineArchitecutreにも適用されることはよく理解できるであろう。偶奇ビットライン構造によれば、1つのページバッファーは2つのビットラインによって共有され、2つのビットラインの中で1つがページバッファーと連結される。図10は、一実施形態による不揮発性メモリ装置の読み出し方法が適用される不揮発性メモリ装置を概略的に示すブロック図である。図10を参照すれば、不揮発性メモリ装置はセルアレイ100、行デコーダー回路200、読み出し/書込み回路300、列デコーダー回路400、入出力インターフェイス500、及び制御ロジック600を含む。セルアレイ100は図1で説明されたことと実質的に同様に構成され、それに対する説明は省略される。行デコーダー回路200は制御ロジック600の制御に応答してセルアレイ100の行に対する選択及び駆動動作を実行する。読み出し/書込み回路300は制御ロジック600の制御に応答してセルアレイ100に対する感知動作を実行する読み出し回路として動作する。また、読み出し/書込み回路300は制御ロジック600の制御に応答してセルアレイ100に対する書込み動作を実行する書込み回路として動作する。読み出し/書込み回路300は図9で説明されたページバッファーPB1~PBj、FPBで構成される。列デコーダー回路400は制御ロジック600の制御に応答して動作し、セルアレイ100の列即ち、読み出し/書込み回路300のページバッファーを選択する。入出力インターフェイス500は外部例えば、メモリ制御器又はホストとインターフェイスを提供する。制御ロジック600は不揮発性メモリ装置1000の全般的な動作を制御するように構成される。特に、制御ロジック600は複数の感知方式を利用して読み出し動作を制御するように構成された読み出しスケジューラー610を含む。例えば、制御ロジック600の読み出しスケジューラー610は読み出し要請されたワードラインに対する読み出し時間と読み出し要請されたワードラインの上位ワードラインに対する読み出し時間とが互いに異なるように読み出し動作を制御する。読み出し要請されたワードラインに対する読み出し時間は図5で説明された正常感知方式CSLノイズに無関係な感知方式である第1感知方式にしたがって決定され、読み出し要請されたワードラインの上位ワードラインに対する読み出し時間は図5で加速感知方式CSLノイズに依存する感知方式である第2感知方式にしたがって決定される。このような場合、読み出し要請されたワードラインの上位ワードラインに対する読み出し時間は読み出し要請されたワードラインに対する読み出し時間より短い。一実施形態による不揮発性メモリ装置において、データ状態P1、P3を有するメモリセルはカップリングを発生させるメモリセルとして定義され、データ状態E、P2を有するメモリセルはカップリングを発生させないメモリセルとして定義された例を説明した。しかし、データ状態P1、P2、P3を有するメモリセルはカップリングを発生させるメモリセルとして定義され、データ状態Eを有するメモリセルはカップリングを発生させないメモリセルとして定義することもできる。このような場合、データ状態E、P1の間の読み出し電圧を利用する読み出し動作が1回実行され、読み出し要請されたワードラインのメモリセルは1回実行された読み出し動作の結果にしたがってカップリングされたメモリセルとカップリングされなかったメモリセルに分類される。図11は一実施形態による不揮発性メモリ装置のデータリカバリー読み出し方法を説明するためのブロック図である。図11を参照すれば、メモリシステム2000はメモリ制御器2200と不揮発性メモリ装置2400とを含む。メモリ制御器2200は、不揮発性メモリ装置2400を制御するように構成される。特に、メモリ制御器2200は不揮発性メモリ装置2400のマッピング情報を管理する。マッピング情報は不揮発性メモリ装置2400のワードライン又は、ページがプログラムされたか否かを示す情報を含む。外部例えば、ホストから読み出し要請が入力される時、メモリ制御器2400はマッピング情報に基づいて要請されたデータが格納されたワードラインに隣接するワードラインがプログラムされたか否かを判別する。メモリ制御器2400は判別結果にしたがって上位ワードラインの読み出し動作を伴う読み出し動作又は上位ワードラインの読み出し動作を伴わない読み出し動作を実行するように不揮発性メモリ装置2400を制御する。不揮発性メモリ装置2400はメモリ制御器2200の制御に応答して上位ワードラインの読み出し動作を伴う読み出し動作又は上位ワードラインの読み出し動作を伴わない読み出し動作を実行する。即ち、不揮発性メモリ装置2400は上位ワードラインのメモリセルがプログラムされたか否かを判別しない。上述した差異点を除外すれば、図11に示された不揮発性メモリ装置2400は図1から図9までにおいて説明された読み出し方法と同様に動作する。図12Aは図11で説明されたメモリ制御器の動作を説明するためのフローチャートであり、図12Bは図11で説明されたメモリ制御器によって生成される他の読み出し命令を示す図面である。図12Aを参照すれば、メモリ制御器2200は読み出し要請を受信するS200。次に、マッピング情報に基づいて読み出し要請されたワードラインに隣接するワードラインがプログラムされたか否かを判別するS210。次に、読み出し要請されたワードラインに隣接するワードラインがプログラムされたことと判別される時、隣接ワードラインに対する読み出し動作を伴う命令を発生するS220。読み出し要請されたワードラインに隣接するワードラインがプログラムされなかったと判別される時、隣接ワードラインに対する読み出し動作を伴わない命令を発生するS230。例えば、隣接ワードラインに対する読み出し動作を伴う動作は一連の命令00h、アドレス、及び命令30hを通じて指示される。隣接ワードラインに対する読み出し動作を伴わない動作は一連の命令00h、アドレス、及び命令3xhを通じて指示される。図13は図11で説明された不揮発性メモリ装置の動作を説明するためのフローチャートである。図13を参照すれば、不揮発性メモリ装置2400は入力された読み出し命令が隣接するワードラインに対する読み出し動作を伴う命令であるか否かを判別するS300。次に、入力された読み出し命令が隣接するワードラインに対する読み出し動作を伴う命令として判別される時、隣接するワードラインに対する読み出し動作を実行するS310。隣接するワードラインに対する読み出し動作の結果に基づいて、読み出し要請されたワードラインに対する読み出し動作を実行するS320。入力された読み出し命令が隣接するワードラインに対する読み出し動作を伴わない命令として判別される時、隣接するワードラインに対する読み出し動作を実行するS330。S310段階の読み出し動作は図5A又は図5Bで説明された加速感知方式を通じて行われ、隣接するワードラインがプログラムされたか否かを判別する動作が省略される点を除外すれば、図6のS110段階で説明されたことと実質的に同様に行われる。S320段階の読み出し動作は図5A又は図5Bで説明された正常感知方式を通じて行われ、図6のS120段階で説明されたことと実質的に同様に行われる。S330段階の読み出し動作は図6のS130段階で説明されたことと実質的に同様に行われる。図14は一実施形態による不揮発性メモリ装置を含むデータ格納装置を概略的に示すブロック図である。図14を参照すれば、データ格納装置3000は格納媒体3100と制御器3200とを含む。格納媒体3100はテキスト、グラフィック、ソフトウェアコード等のような多様なデータ形態を有するデータ情報を格納する。格納媒体3100は図10で説明された不揮発性メモリ装置で構成され、それに対する説明は省略される。制御器3200は外部要請に応答して格納媒体3100を制御するように構成される。図15は図14に示された制御器を概略的に示すブロック図である。図15を参照すれば、制御器3200は第1インターフェイス3210、第2インターフェイス3220、処理ユニット3230、バッファー3240、ECCユニット3250、及びROM3260を含む。第1インターフェイス3210は外部又は、ホストとインターフェイスするように構成される。第2インターフェイス3220は図14に示された格納媒体3100とインターフェイスするように構成される。処理ユニット3230、例えば、CPUは制御器3200の全般的な動作を制御するように構成される。例えば、CPU3230はROM3260に格納されたフラッシュ変換階層FlashTranslationLayer:FTLのようなファームウェアを運用するように構成される。バッファー3240は第1インターフェイス3210を通じて外部へ伝達されるデータを臨時格納する。バッファー3240は第2インターフェイス3220を通じて格納媒体3100から伝達されるデータを臨時格納する。ECCユニット3250は格納媒体3100に格納されるデータを符号化するように、そして格納媒体3100から読み出されたデータを復号化するように構成される。図16は一実施形態による不揮発性メモリ装置を利用する半導体ドライブを概略的に示すブロック図である。図16を参照すれば、半導体ドライブ4000は格納媒体4100と制御器4200とを含む。格納媒体4100は複数のチャンネルを通じて制御器4200と連結される。各チャンネルには複数の不揮発性メモリが共通に連結される。各不揮発性メモリは図10で説明されたメモリに構成される。制御器4200は格納媒体4100を制御するように構成される。図17は図16に示された半導体ドライブ4000を利用するストレージを概略的に示すブロック図であり、図18は図16に示された半導体ドライブを利用するストレージサーバーを概略的に示すブロック図である。一実施形態による不揮発性メモリ装置を適用した半導体ドライブ4000はストレージを構成するのに使用される。図17に示したように、ストレージは図16で説明されたことと実質的に同様に構成される複数の半導体ドライブを含む。実施形態による半導体ドライブ4000はストレージサーバーを構成するのに使用される。図18に示したように、ストレージサーバーは図16で説明されたことと実質的に同様に構成される複数の半導体ドライブ4000とサーバー4000Aとを含む。また、この分野で広く公知されたRAID制御器4000Bがストレージサーバーへ提供され得ることはよく理解できるであろう。図19から図21までは一実施形態による不揮発性メモリ装置を適用したデータ格納装置が適用されるシステムを概略的に示す図面である。一実施形態による不揮発性メモリ装置を適用したデータ格納装置を含む半導体ドライブがストレージに適用される場合、図19に示したように、システム6000は有線及び/又は無線でホストと通信するストレージ6100とを含む。本発明の例示的な実施形態によるデータ格納装置を含む半導体ドライブがストレージサーバーに適用される場合、図20に示したように、システム7000は有線及び/又は無線でホストと通信するストレージサーバー7100、7200を含む。また、図21に示したように、実施形態によるデータ格納装置を含む半導体ドライブはメールサーバー8100にも適用される。図22から図26までは一実施形態による不揮発性メモリ装置が適用される他のシステムを概略的に示す図面である。図22は一実施形態による不揮発性メモリ装置が適用される携帯電話システムを概略的に示すブロック図である。図22を参照すれば、携帯電話システムは音を圧縮するか、或いは圧縮された音を復元するADPCMコーデック回路9202、スピーカー9203、マイクロフォン9204、デジタルデータを時分割マルチプレクシングするTDMA回路9206、無線信号のキャリヤー周波数をセッティングするPLL回路9210、無線信号を送信又は受信するためのRF回路9211等を包含できる。また、携帯電話システムは様々な種類のメモリ装置を包含でき、例えば、携帯電話システムは不揮発性メモリ装置9207、ROM9208、SRAM9209を包含できる。携帯電話システムの不揮発性メモリ装置9207として、例えば、一実施形態による不揮発性メモリ装置が使用される。ROM9208はプログラムを格納でき、SRAM9209はシステムコントロールマイクロコンピューター9212のための作業領域として役割を果たすか、或いはデータを一時的に格納する。ここで、システムコントロールマイクロコンピューター9212はプロセッサーとして、不揮発性メモリ装置9207の書込み動作及び読み出し動作を制御することができる。図23は本発明の実施形態による不揮発性メモリ装置が使用されるメモリカードの例示的な図面である。メモリカードは例えば、マルチメディアカードMMC登録商標、SDカード、マルチユースmultiuseカード、マイクロSDカード、メモリスティック、コンパクトSDカード、IDカード、PCMCIAカード、SSDカード、チップカードchipcard、スマートカードsmartcard登録商標、USBカード等であり得る。図23を参照すれば、メモリカードは外部とのインターフェイスを実行するインターフェイス部9221、バッファーメモリを有しメモリカードの動作を制御するコントローラ9222、本発明の実施形態による不揮発性メモリ装置9207を少なくとも1つ包含できる。コントローラ9222はプロセッサーに、不揮発性メモリ装置9207の書込み動作及び読み出し動作を制御することができる。具体的に、コントローラ9222はデータバスとアドレスバスとを通じて不揮発性メモリ装置9207、インターフェイス部9221とカップリングされている。図24は実施形態による不揮発性メモリ装置が使用されるデジタルスチールカメラの例示的な図面である。図24を参照すれば、デジタルスチールカメラはボディー9301、スロット9302、レンズ9303、ディスプレイ部9308、シャッターボタン9312、ストロボstrobe9318等を含む。特に、スロット9308にはメモリカード9331が挿入され、メモリカード9331は本発明の実施形態による不揮発性メモリ装置9207を少なくとも1つ包含できる。メモリカード9331が接触形である場合、メモリカード9331がスロット9308に挿入される時、メモリカード9331と回路基板の上の特定電気回路が電気的に接触するようになる。メモリカード9331が非接触形である場合、無線信号を通じてメモリカード9331がアクセスされる。図25は図23のメモリカードが使用される多様なシステムを説明する例示的な図面である。図25を参照すれば、メモリカード2331はaビデオカメラ、bテレビジョン、cオーディオ装置、dゲーム装置、e電子音楽装置、f携帯電話、gコンピューター、hPDAPersonalDigitalAssistant、iボイスレコーダーvoicerecorder、jPCカード等に使用され得る。図26は本発明の実施形態による不揮発性メモリ装置が使用されるイメージセンサーimagesensorシステムの例示的な図面である。図26を参照すれば、イメージセンサーシステムはイメージセンサー9332、入出力装置9336、RAM9348、CPU9344、本発明の実施形態による不揮発性メモリ装置9354等を包含できる。各構成要素、即ち、イメージセンサー9332、入出力装置9336、RAM9348、CPU9344、不揮発性メモリ装置9354はバス9352を通じて互に通信する。イメージセンサー9332はフォトゲート、フォトダイオード等のようなフォトセンシング素子を包含できる。各々の構成要素はプロセッサーと共に1つのチップで構成され、プロセッサーと各々別個のチップで構成されることもあり得る。本発明の範囲又は技術的思想を逸脱しなく本発明の構造が多様に修正や変更され得ることはこの分野に熟練された者に明確である。上述した内容を考慮して見る時、もし本発明の修正及び変更が下の請求項及び同等物の範疇内に属すれば、本発明がこの発明の変更及び修正を含むことと見なす。"