"アナログ入力電圧と基準電圧との差分に応じたA/D変換データを出力するA/D変換回路であって、規定電圧と前記アナログ入力電圧との差電圧を電源電圧とし、入力信号を当該電源電圧に応じて定まる遅延時間だけ遅延させて出力する複数の遅延ユニットがリング状に接続されて構成され、これら遅延ユニットにパルス信号を周回させる第1パルス周回回路と、前記アナログ入力電圧を電源電圧とし、入力信号を当該電源電圧に応じて定まる遅延時間だけ遅延させて出力する複数の遅延ユニットがリング状に接続されて構成され、これら遅延ユニットにパルス信号を周回させる第2パルス周回回路と、前記第1パルス周回回路におけるパルス信号の周回数と前記第2パルス周回回路におけるパルス信号の周回数をカウントしその差分値を出力する第1カウンタと、前記基準電圧とは異なる設定電圧が与えられ、前記規定電圧と前記設定電圧との差電圧を電源電圧とし、入力信号を当該電源電圧に応じて定まる遅延時間だけ遅延させて出力する複数の遅延ユニットがリング状に接続されて構成され、これら遅延ユニットにパルス信号を周回させる第3パルス周回回路と、前記設定電圧を電源電圧として動作し、入力信号を当該電源電圧に応じて定まる遅延時間だけ遅延させて出力する複数の遅延ユニットがリング状に接続されて構成され、これら遅延ユニットにパルス信号を周回させる第4パルス周回回路と、前記第3パルス周回回路におけるパルス信号の周回数と前記第4パルス周回回路におけるパルス信号の周回数をカウントしその差分値を出力する第2カウンタと、前記第1ないし第4パルス周回回路に対し同時にパルス信号の周回動作を開始させ、前記第2カウンタが出力する差分値が予め決められた規定値に達すると変換データ出力処理信号を出力し、その時の前記第1カウンタが出力する差分値を前記アナログ入力電圧に対するA/D変換データとして出力する変換制御回路とを備え、前記第1ないし第4パルス周回回路が有する遅延ユニットは、同数で且つ互いに熱的に結合した状態に形成されていることを特徴とするA/D変換回路。前記基準電圧は前記規定電圧の1/2倍の電圧値を持ち、前記設定電圧は前記基準電圧とは異なるように設定され、前記第1パルス周回回路の遅延ユニットは、前記規定電圧を持つ規定電圧線と前記アナログ入力電圧が入力される信号入力線とから電源電圧の供給を受け、前記第2パルス周回回路の遅延ユニットは、前記信号入力線とグランド線とから電源電圧の供給を受け、前記第3パルス周回回路の遅延ユニットは、前記規定電圧線と前記設定電圧を持つ設定電圧線とから電源電圧の供給を受け、前記第4パルス周回回路の遅延ユニットは、前記設定電圧線とグランド線とから電源電圧の供給を受けるように構成されていることを特徴とする請求項1記載のA/D変換回路。前記アナログ入力電圧と前記基準電圧を入力し前記基準電圧の2倍の電圧と前記アナログ入力電圧との差電圧を出力する第1増幅回路と、前記設定電圧と前記基準電圧を入力し前記基準電圧の2倍の電圧と前記設定電圧との差電圧を出力する第2増幅回路とを備え、前記第1パルス周回回路の遅延ユニットは、前記第1増幅回路の出力線とグランド線とから電源電圧の供給を受け、前記第2パルス周回回路の遅延ユニットは、前記信号入力線とグランド線とから電源電圧の供給を受け、前記第3パルス周回回路の遅延ユニットは、前記第2増幅回路の出力線とグランド線とから電源電圧の供給を受け、前記第4パルス周回回路の遅延ユニットは、前記設定電圧線とグランド線とから電源電圧の供給を受けるように構成されていることを特徴とする請求項1記載のA/D変換回路。前記アナログ入力電圧から前記基準電圧を減じた差分電圧とその正負反転電圧とを前記基準電圧に対して正負対称にそれぞれ非反転出力端子と反転出力端子から出力する第1全差動増幅回路と、前記設定電圧から前記基準電圧を減じた差分電圧とその正負反転電圧とを前記基準電圧に対して正負対称にそれぞれ非反転出力端子と反転出力端子から出力する第2全差動増幅回路とを備え、前記第1パルス周回回路の遅延ユニットは、前記第1全差動増幅回路の反転出力端子とグランド線とから電源電圧の供給を受け、前記第2パルス周回回路の遅延ユニットは、前記第1全差動増幅回路の非反転出力端子とグランド線とから電源電圧の供給を受け、前記第3パルス周回回路の遅延ユニットは、前記第2全差動増幅回路の反転出力端子とグランド線とから電源電圧の供給を受け、前記第4パルス周回回路の遅延ユニットは、前記第2全差動増幅回路の非反転出力端子とグランド線とから電源電圧の供給を受けるように構成されていることを特徴とする請求項1記載のA/D変換回路。前記変換データ出力処理信号の出力時における前記第1および第2パルス周回回路内でのパルス位置をそれぞれ検出する第1および第2周回位置検出回路を備え、前記変換制御回路は、前記変換データ出力処理信号の出力時において、前記第1パルス周回回路内でのパルス位置と前記第2パルス周回回路内でのパルス位置との差分を所定ビット数に対応させてA/D変換データの下位データとし、前記第1カウンタが出力する差分値と前記下位データからの繰り上がり正の値、あるいは繰り下がり負の値分の和をA/D変換データの上位データとすることを特徴とする請求項1ないし4の何れかに記載のA/D変換回路。前記第1カウンタは、前記第1および第2パルス周回回路において互いに同位置に配された遅延ユニットからパルス信号が出力される毎にそれぞれダウンカウントおよびアップカウントするように構成され、前記第2カウンタは、前記第3および第4パルス周回回路において互いに同位置に配された遅延ユニットからパルス信号が出力される毎にそれぞれダウンカウントおよびアップカウントするように構成されていることを特徴とする請求項1ないし5の何れかに記載のA/D変換回路。前記第1および第2カウンタは、それぞれ、カウント停止端子とカウントアップ入力端子とカウントダウン入力端子とを備え、カウントアップ入力端子とカウントダウン入力端子の何れにパルス信号が入力されたかに応じてカウントアップまたはカウントダウンのモードに切り替え、カウント停止端子に前記変換データ出力処理信号が入力されたことに応じてカウント動作を停止する第1種類のアップダウンカウンタ、および、アップカウント値とダウンカウント値を得るためのカウンタとそのカウント値をクロックに同期して保持するラッチを2対備え、前記2つのラッチに保持されているカウント値の差分を出力する第2種類のアップダウンカウンタの何れかの種類の構成を備えていることを特徴とする請求項6記載のA/D変換回路。前記第1種類のアップダウンカウンタは、入力したパルス信号に応じてカウント信号とカウントアップ/カウントダウンを指示するモード信号を生成する入力部と、前記カウント信号を前記モード信号に従ってアップカウントまたはダウンカウントするカウンタ部とを備え、前記入力部は、重なり検出部とカウント信号出力部とを備え、前記重なり検出部は、前記カウントアップ入力端子と前記カウントダウン入力端子にパルス信号が同時に入力された重なり状態の有無を監視し、重なり状態の発生を検出すると重なり検出信号を出力し、重なった当該2つのパルス信号がともに終了した時点から、さらに少なくとも前記カウント信号出力部が有する入出力間の遅延時間分の時間が経過した後に前記重なり検出信号の出力を停止するように構成され、前記カウント信号出力部は、前記重なり検出部から前記重なり検出信号が入力されていない時、前記カウントアップ入力端子または前記カウントダウン入力端子に入力されたパルス信号が終了したことに応じて前記カウンタ部にカウント信号を出力し、前記重なり検出信号が入力されている時、前記カウンタ部へのカウント信号を出力しないように構成されていることを特徴とする請求項7記載のA/D変換回路。前記第3パルス周回回路におけるパルス信号の周回数と前記第4パルス周回回路におけるパルス信号の周回数との差が前記規定値に達した時点から前記変換制御回路が前記変換データ出力処理信号を出力するまでの遅延時間分だけ、前記第3および第4パルス周回回路の周回動作の開始に対し、前記第1および第2パルス周回回路の周回動作の開始を遅延させる遅延回路と、前記第3および第4パルス周回回路において下位プリセット値により指定された互いに同位置の遅延ユニットからパルス信号を取り出して前記第2カウンタに出力するマルチプレクサとの少なくとも一方を備えていることを特徴とする請求項6ないし8の何れかに記載のA/D変換回路。前記第2カウンタは、出力する差分値に対し上位プリセット値を設定可能であって、前記変換制御回路は、前記第2カウンタのカウント値が全ビット0に達したことまたは全ビット1に達したことを検出する判定回路を備え、前記第1ないし第4パルス周回回路に同時にパルス信号の周回動作を開始させるのに先立って、前記第2カウンタに上位プリセット値として全ビット0または全ビット1の値と前記規定値との差をプリセットし、前記第2カウンタが出力する差分値が全ビット0または全ビット1に達した時に前記変換データ出力処理信号を出力することを特徴とする請求項6ないし9の何れかに記載のA/D変換回路。前記変換制御回路は、前記第2カウンタが出力する差分値と上位プリセット値である比較基準値とを比較するコンパレータを有し、前記第1ないし第4パルス周回回路に同時にパルス信号の周回動作を開始させるのに先立って、前記コンパレータに比較基準値として前記規定値を与え、前記コンパレータの出力が反転した時に前記変換データ出力処理信号を出力することを特徴とする請求項6ないし9の何れかに記載のA/D変換回路。複数の遅延ユニットをリング状に接続してなる第1ないし第4リングディレイラインが半導体基板に形成され、これら第1ないし第4リングディレイラインは、それぞれ前記第1ないし第4パルス周回回路の何れとしても動作させることができるように接続状態を切り替え可能に構成され、前記変換制御回路は、前記第1ないし第4リングディレイラインがそれぞれ前記第1ないし第4パルス周回回路として等時間ずつ動作するように、1回のA/D変換時間の1/4M期間毎にその接続状態を切り替えるとともに、1回のA/D変換期間中に当該入替動作をM回M=1、2、...繰り返すことを特徴とする請求項1ないし11の何れかに記載のA/D変換回路。複数の遅延ユニットをリング状に接続してなる第1ないし第4リングディレイラインが半導体基板に形成され、これら第1ないし第4リングディレイラインは、それぞれ前記第1ないし第4パルス周回回路の何れとしても動作させることができるように接続状態を切り替え可能に構成され、前記第1カウンタは、前記第1パルス周回回路におけるパルス信号の周回数と前記第2パルス周回回路におけるパルス信号の周回数をカウントしその差分値を出力するカウント停止可能な第1aおよび第1bカウンタから構成され、前記第2カウンタは、前記第3パルス周回回路におけるパルス信号の周回数と前記第4パルス周回回路におけるパルス信号の周回数をカウントしその差分値を出力する第2aおよび第2bカウンタから構成され、前記変換制御回路は、前記第1ないし第4パルス周回回路に対し同時にパルス信号の周回動作を開始させ、1回のA/D変換期間中に、前記第1ないし第4リングディレイラインがそれぞれ前記第1ないし第4パルス周回回路として等時間ずつ動作する切替動作をM回M=1、2、...繰り返すように、A/D変換時間の1/4Mよりも長く設定された一定周期の基準クロック信号の各周期毎にその接続状態を切り替え、前記基準クロック信号の各周期の開始時点で前記第1aカウンタのカウントを開始し、当該周期の開始時点から前記第2aカウンタの出力値が前記規定値の1/4Mに達すると変換データ出力処理信号を出力し、前記第1aカウンタを停止するとともに前記第2aカウンタをリセットしてカウントを継続し、前記基準クロック信号の次周期の開始時点で前記第2aカウンタの出力値を待機時間計数値として保持し、一方これら前記第1aおよび第2aカウンタの動作と並行して、前記基準クロック信号の各周期の開始時点から前記第2bカウンタの出力値が前記基準クロック信号の前周期に得られた待機時間計数値に達すると変換データ出力処理信号を出力し、前記第1bカウンタのカウントを開始し、前記基準クロック信号の次周期の開始時点で前記第1bカウンタのカウントを停止し、前記基準クロック信号の4M周期が終了した時点における前記第1aおよび第1bカウンタがそれぞれ出力する差分値の和を前記アナログ入力電圧に対するA/D変換データとして出力することを特徴とする請求項1ないし4の何れかに記載のA/D変換回路。前記第1および第2パルス周回回路内でのパルス位置をそれぞれ検出する第1および第2周回位置検出回路を備え、前記変換制御回路は、前記基準クロック信号の4M周期の各期間、前記第1aおよび第1bカウンタのそれぞれについてカウント開始時とカウント停止時における前記第1パルス周回回路内でのパルス位置と前記第2パルス周回回路内でのパルス位置との差分データを記憶し、A/D変換データの生成にあたり、前記第1aカウンタのカウント停止時の差分データからカウント開始時の差分データを減じた値と、前記第1bカウンタのカウント停止時の差分データからカウント開始時の差分データを減じた値とを4M周期分加算して総差分データを得、その総差分データの下位ビットを所定ビット数に対応させてA/D変換データの下位データとし、前記第1aおよび第1bカウンタが出力する差分値と前記総差分データの上位ビット分との和をA/D変換データの上位データとすることを特徴とする請求項13記載のA/D変換回路。複数の遅延ユニットをリング状に接続してなる第1ないし第4リングディレイラインが半導体基板に形成され、これら第1ないし第4リングディレイラインは、それぞれ前記第1ないし第4パルス周回回路の何れとしても動作させることができるように接続状態を切り替え可能に構成され、前記第1カウンタは、前記第1パルス周回回路におけるパルス信号の周回数と前記第2パルス周回回路におけるパルス信号の周回数を1周回毎に1ずつカウントしその差分値を出力する通常計数モードと1周回毎に2ずつカウントしその差分値を出力する2倍計数モードとを有し、前記第2カウンタは、前記第3パルス周回回路におけるパルス信号の周回数と前記第4パルス周回回路におけるパルス信号の周回数をカウントしその差分値を出力する第2aおよび第2bカウンタとから構成され、前記変換制御回路は、前記第1ないし第4パルス周回回路に対し同時にパルス信号の周回動作を開始させ、1回のA/D変換期間中に、前記第1ないし第4リングディレイラインがそれぞれ前記第1ないし第4パルス周回回路として等時間ずつ動作する切替動作をM回M=1、2、...繰り返すように、A/D変換時間の1/4Mよりも長く設定された一定周期の基準クロック信号の各周期毎にその接続状態を切り替え、前記基準クロック信号の4M周期の期間、前記接続状態の切り替え時を除き前記第1カウンタにカウント動作を継続させ、前記基準クロック信号の各周期の開始時点で前記第1カウンタを通常計数モードに設定し、当該時点から前記第2bカウンタの出力値が前記基準クロック信号の前周期に得られた通常計測時間計数値に達すると前記第1カウンタを2倍計数モードに設定し、前記基準クロック信号の各周期の開始時点から前記第2aカウンタの出力値が前記規定値の1/4Mに達すると前記第1カウンタを通常計数モードに設定し、前記第2aカウンタをリセットしてカウントを継続し、前記基準クロック信号の次周期の開始時点で前記第2aカウンタの出力値を通常計測時間計数値として保持し、前記基準クロック信号の4M周期が終了した時点における前記第1カウンタが出力する差分値を前記アナログ入力電圧に対するA/D変換データとして出力することを特徴とする請求項1ないし4の何れかに記載のA/D変換回路。前記第1および第2パルス周回回路内でのパルス位置をそれぞれ検出する第1および第2周回位置検出回路を備え、前記変換制御回路は、前記基準クロック信号の4M周期の各期間について、期間の開始時、通常計数モードから2倍計数モードへの変更時、2倍計数モードから通常計数モードへの変更時および期間の終了時における前記第1パルス周回回路内でのパルス位置と前記第2パルス周回回路内でのパルス位置との差分データを記憶し、A/D変換データの生成にあたり、前記通常計数モードへの変更時の差分データから前記期間の開始時の差分データを減じた値と、前記期間の終了時の差分データから前記通常計数モードへの変更時の差分データを減じた値とを4M周期分加算して総差分データを得、その総差分データの下位ビットを所定ビット数に対応させてA/D変換データの下位データとし、前記第1カウンタが出力する差分値と前記総差分データの上位ビット分との和をA/D変換データの上位データとすることを特徴とする請求項15記載のA/D変換回路。複数のアナログ入力電圧を同時にA/D変換する複数チャンネルのA/D変換回路であって、前記複数のアナログ入力電圧ごとに前記第1パルス周回回路、第2パルス周回回路および第1カウンタを備え、前記複数のアナログ入力電圧に共通に前記第3パルス周回回路、第4パルス周回回路および第2カウンタを備えていることを特徴とする請求項1ないし16の何れかに記載のA/D変換回路。NチャンネルN=1、2、...のA/D変換回路であって、複数の遅延ユニットをリング状に接続してなる第1ないし第2N2リングディレイラインが半導体基板に形成され、これら第1ないし第2N2リングディレイラインは、それぞれ前記第1ないし第4パルス周回回路の何れとしても動作させることができるように接続状態を切り替え可能に構成され、前記変換制御回路は、1回のA/D変換期間中に前記第1ないし第2N2リングディレイラインがそれぞれ前記第1ないし第4パルス周回回路として等時間ずつ動作する切替動作をM回M=1、2、...繰り返すように、1/2N2M期間毎にその接続状態を切り替えることを特徴とする請求項17記載のA/D変換回路。前記アナログ入力電圧は、電源電圧として前記規定電圧が供給されたセンサから出力される検出物理量に応じた前記規定電圧の分圧電圧であり、前記設定電圧は、前記規定電圧を分圧して得た電圧であることを特徴とする請求項1ないし18の何れかに記載のA/D変換回路。センサから出力される検出電圧がオペアンプを介してアナログ入力電圧として入力されており、前記設定電圧がオペアンプを介して入力されている構成において、これらのオペアンプは、第1および第2トランジスタからなる差動対回路部と、この差動対回路部の後段に位置する出力回路部と、切替信号に応じて非反転入力端子、反転入力端子への入力電圧をそれぞれ前記第1、第2トランジスタまたは前記第2、第1トランジスタに出力する入力切替回路と、前記切替信号に応じて前記第1または第2トランジスタの出力電圧を前記出力回路部に出力する出力切替回路とを備えて構成され、前記変換制御回路は、1回のA/D変換期間のうち前半の期間が経過した時点で前記切替信号を切り替えることを特徴とする請求項1ないし19の何れかに記載のA/D変換回路。センサから出力される検出電圧が全差動オペアンプを介してアナログ入力電圧として入力されており、前記設定電圧が全差動オペアンプを介して入力されている構成において、これらの全差動オペアンプは、コモンモードフィードバック入力端子と差動出力形式を持つ第1差動対回路部と、この第1差動対回路部の非反転出力端、反転出力端の後段にそれぞれ位置する一対の第1出力回路部と、当該全差動オペアンプの非反転入力端子、反転入力端子と前記第1差動対回路部の非反転入力端、反転入力端との間の接続線を互いに入れ替える第1切替回路と、前記差動対回路部の非反転出力端、反転出力端と前記一対の出力回路部との間の接続線を互いに入れ替える第2切替回路と、コモンモードフィードバック回路とを備え、前記コモンモードフィードバック回路は、前記一対の第1出力回路部の出力電圧を入力しコモンモード電圧を検出するコモンモード電圧検出部と、前記一対の第1出力回路部と前記コモンモード電圧検出部との間の接続線を互いに入れ替える第3切替回路と、第2差動対回路部と、前記基準電圧と前記コモンモード電圧の前記第2差動対回路部への入力線を入れ替える第4切替回路と、前記第2差動対回路部の2つの出力端の一方を選択して前記コモンモードフィードバック入力端子に接続する第5切替回路とを備え、前記変換制御回路は、1回のA/D変換期間のうち前半の期間が経過した時点で前記切替信号により前記第1ないし第5切替回路を切り替えることを特徴とする請求項1ないし19の何れかに記載のA/D変換回路。制御電流を流す一対の対向する入力端子とホール電圧を出力する一対の対向する出力端子になり得る4つの端子を備えたホール素子と、前記ホール電圧を増幅する差動増幅回路と、切替信号に応じて前記入力端子と前記出力端子とを切り替える切替回路とを備えたセンサから出力される検出電圧がアナログ入力電圧とされており、前記変換制御回路は、1回のA/D変換期間のうち前記各端子への接続期間の割合が1/2ずつであることを特徴とする請求項1ないし21の何れかに記載のA/D変換回路。上述したように、TADに対するこれまでの温度補償技術では、温度変動に対し補償できるアナログ入力電圧の範囲が、センサ装置等で通常用いられる動作用電源の電圧範囲例えば0から5Vのうち高電圧側または低電圧側に偏っており、センサ等の出力電圧として最も使用される中央付近の電圧例えば2.5Vを中心とする電圧範囲では十分な温度補償が得られなかった。また、温度補償できるアナログ入力電圧の範囲も狭かった。さらに、除算を含むデジタル演算が必要であるため、演算に時間を要し、変換時間の短縮化が難しかった。さらに、温度特性が0になる点γを利用する方式では、製造後の検査工程で個々の製品ごとに温度特性を実測する必要があり、製造コストが高くなる問題もあった。本発明は上記事情に鑑みてなされたもので、その目的は、動作用電源電圧の中央付近の電圧を含む広範囲のアナログ入力電圧に対し、温度変化にかかわらず高い変換精度を得られ、補正演算や事前の特性測定が不要となるA/D変換回路を提供することにある。請求項1に記載した手段は、アナログ入力電圧Vinと基準電圧xrefとの差分に応じたA/D変換データを出力するA/D変換回路である。アナログ入力電圧Vinは、基準電圧xrefとA/D変換データに対応する信号電圧Δxinとの和として表せる。A/D変換回路は、1チャンネルの場合、4つのパルス周回回路すなわち第1ないし第4パルス周回回路と、2つのカウンタすなわち第1および第2カウンタを有している。第1パルス周回回路と第2パルス周回回路は対をなして用いられ、これらに第1カウンタが付随する。同様に、第3パルス周回回路と第4パルス周回回路は対をなして用いられ、これらに第2カウンタが付随する。上記4つのパルス周回回路は、入力信号を電源電圧に応じて定まる遅延時間だけ遅延させて出力する複数の遅延ユニットがリング状に接続されて構成され、これら遅延ユニットにパルス信号を周回させるようになっている。第1ないし第4パルス周回回路は、互いに同数の遅延ユニットを有し、互いに熱的に結合した状態に形成されている。第1パルス周回回路は、規定電圧とアナログ入力電圧との差電圧を電源電圧としてパルス周回動作をし、第2パルス周回回路は、アナログ入力電圧を電源電圧としてパルス周回動作をする。第1カウンタは、第1パルス周回回路におけるパルス信号の周回数と第2パルス周回回路におけるパルス信号の周回数をカウントし、その差分値を出力する。一方、第3パルス周回回路は、規定電圧と設定電圧との差電圧を電源電圧としてパルス周回動作をし、第4パルス周回回路は、設定電圧を電源電圧としてパルス周回動作をする。設定電圧は、基準電圧とは異なる電圧である。第2カウンタは、第3パルス周回回路におけるパルス信号の周回数と第4パルス周回回路におけるパルス信号の周回数をカウントし、その差分値を出力する。変換制御回路は、第1ないし第4パルス周回回路に対し同時にパルス信号の周回動作を開始させ後述するように第1、第2パルス周回回路に対する開始の遅延調整を含む、第2カウンタが出力する差分値が予め決められた規定値に達すると変換データ出力処理信号を出力し、その時の第1カウンタが出力する差分値をアナログ入力電圧に対するA/D変換データとして出力する。上記構成によれば、第1および第2パルス周回回路について、第2パルス周回回路の電源電圧Vinアナログ入力電圧がΔvだけ増加または減少したときには、第1パルス周回回路の電源電圧がΔvだけ減少または増加する関係となる。同様に、第3および第4パルス周回回路について、第4パルス周回回路の電源電圧設定電圧がΔvだけ増加または減少したときには、第3パルス周回回路の電源電圧がΔvだけ減少または増加する関係となる。第1および第2パルス周回回路について、パルス周回回路の電源電圧と単位時間当たりの周回数とは、基準電圧xrefを中心にして二次特性に近い特性を有している。第3および第4パルス周回回路についても同様である。第1ないし第4パルス周回回路の遅延ユニットは、互いに熱的に結合した状態に形成されているので、第1ないし第4パルス周回回路における上記二次特性は、温度が変化しても互いにほぼ同一の特性となる。今、第4パルス周回回路の電源電圧設定電圧としてx=xrefΔxを与え、第3パルス周回回路の電源電圧としてx′=xref-Δxを与えると、第3パルス周回回路の単位時間当たりの周回数y′と第4パルス周回回路の単位時間当たりの周回数yとの差y-y′は、Δxおよび上記二次特性の一次係数Bに比例するy-y′=2×B×Δxことが導出される。周回数差y-y′が規定値Yに達するまでの時間、すなわちパルス周回回路が周回動作を開始してから変換データ出力処理信号を出力するまでの時間TADA/D変換時間は、Y/y-y′=Y/2BΔxとなる。この時間TADの間における第1パルス周回回路の周回数と第2パルス周回回路の周回数との差は、TAD×2BΔxin=Δxin/Δx×Yとなり、温度に依存する上記二次特性の係数二次係数A、一次係数Bが消滅した形式を持つ。ここで、Δxin後述する実施形態ではΔxABと表記は、基準電圧xrefから見たアナログ入力電圧Vin、すなわちアナログ入力電圧Vinと基準電圧xrefとの差分電圧Vin-xrefである。つまり、周回動作を開始してから第3パルス周回回路におけるパルス信号の周回数と第4パルス周回回路におけるパルス信号の周回数との差第2カウンタの出力値が規定値Yに等しくなった時の、第1パルス周回回路におけるパルス信号の周回数と第2パルス周回回路におけるパルス信号の周回数との差第1カウンタの出力値は、温度依存性が除かれたA/D変換値Δxin/Δx×Yになる。規定値Yは、基準電圧xrefとの差分ΔxinがΔxに等しいアナログ入力電圧Vinが入力されたときのA/D変換値を定めている。本手段によれば、第1カウンタの出力値そのものがA/D変換値となるので、個々のA/D変換回路に対する事前の特性測定およびA/D変換値を求めるためのデジタル演算が不要となる。パルス周回回路の電源電圧と単位時間当たりの周回数との関係が基準電圧xrefを中心として二次特性で近似できる電圧範囲内であれば、温度依存性のない高精度のA/D変換データを得られる。従って、A/D変換回路の動作用電源およびアナログ電圧を出力するセンサ装置等の動作用電源電圧に対し、その中央付近の電圧を含む広い電圧範囲のアナログ信号を高精度にA/D変換できる。請求項2に記載した手段によれば、基準電圧は規定電圧の1/2倍の電圧値を持ち、設定電圧は基準電圧とは異なるように設定されている。第1パルス周回回路の遅延ユニットは、規定電圧を持つ規定電圧線とアナログ入力電圧が入力される信号入力線とから電源電圧の供給を受け、第2パルス周回回路の遅延ユニットは、信号入力線とグランド線とから電源電圧の供給を受け、第3パルス周回回路の遅延ユニットは、規定電圧線と設定電圧を持つ設定電圧線とから電源電圧の供給を受け、第4パルス周回回路の遅延ユニットは、設定電圧線とグランド線とから電源電圧の供給を受ける。すなわち、基準電圧を規定電圧の中央の電圧値とし、規定電圧線とグランド線との間に、信号入力線を挟んで、第1パルス周回回路の遅延ユニットと第2パルス周回回路の遅延ユニットおよび第3パルス周回回路の遅延ユニットと第4パルス周回回路の遅延ユニットがそれぞれ縦積みされた形態を持つ。この構成によれば、規定電圧線側に繋がる遅延ユニットの電源電圧とグランド線側に繋がる遅延ユニットの電源電圧が近い値となる。両遅延ユニットを近い電源電圧で動作させることにより、電圧に対する上記二次特性がより一致し易くなり、非直線性が相殺され易くなる。また、MOSトランジスタのバックゲート電位が任意に変えられる場合や、最低動作電圧を有する遅延ユニットが縦積みされた形態であるため規定電圧が高い場合でないと使えないというデメリットがある半面、請求項3および請求項4の構成が前段に反転出力するための増幅回路を必要とするのに対して、増幅回路が不要であるというメリットがある。請求項3に記載した手段によれば、アナログ入力電圧と基準電圧を入力し基準電圧の2倍の電圧とアナログ入力電圧との差電圧を出力する第1増幅回路と、設定電圧と基準電圧を入力し基準電圧の2倍の電圧と設定電圧との差電圧を出力する第2増幅回路とを備えている。第1パルス周回回路の遅延ユニットは、第1増幅回路の出力線とグランド線とから電源電圧の供給を受け、第2パルス周回回路の遅延ユニットは、信号入力線とグランド線とから電源電圧の供給を受け、第3パルス周回回路の遅延ユニットは、第2増幅回路の出力線とグランド線とから電源電圧の供給を受け、第4パルス周回回路の遅延ユニットは、設定電圧線とグランド線とから電源電圧の供給を受ける。この構成によれば、すべてのパルス周回回路の遅延ユニットは、グランド線に接続される。例えばMOS構造において、Nチャネルトランジスタのバックゲートをグランド電位以外に接続できない場合に有用である。MOSトランジスタは、基板バイアス効果によりバックゲートの電位が特性に影響するが、本実施形態ではそのような影響を排除でき、一層高精度のA/D変換データが得られる。また、パルス周回回路の特性が2次近似できる電圧であれば、基準電圧は規定電圧/2に限られないので、基準電圧を選択する自由度が高まる。さらに、請求項2のような遅延ユニットが縦積みされた形態ではないので、規定電圧が高くできない場合にも有用である。請求項4に記載した手段によれば、アナログ入力電圧から基準電圧を減じた差分電圧とその正負反転電圧とを基準電圧に対して正負対称にそれぞれ非反転出力端子と反転出力端子から出力する第1全差動増幅回路と、設定電圧から基準電圧を減じた差分電圧とその正負反転電圧とを基準電圧に対して正負対称にそれぞれ非反転出力端子と反転出力端子から出力する第2全差動増幅回路とを備えている。第1パルス周回回路の遅延ユニットは、第1全差動増幅回路の反転出力端子とグランド線とから電源電圧の供給を受け、第2パルス周回回路の遅延ユニットは、第1全差動増幅回路の非反転出力端子とグランド線とから電源電圧の供給を受ける。第3パルス周回回路の遅延ユニットは、第2全差動増幅回路の反転出力端子とグランド線とから電源電圧の供給を受け、第4パルス周回回路の遅延ユニットは、第2全差動増幅回路の非反転出力端子とグランド線とから電源電圧の供給を受ける。この構成によれば、例えばNチャネルトランジスタのバックゲートをグランド電位以外に接続できない場合や、請求項2のような遅延ユニットが縦積みされた形態ではないので、規定電圧が高くできない高い場合に有用である。また、全差動増幅回路を用いると、第1ないし第4パルス周回回路に対する増幅回路の遅延時間の差が低減し、周波数の高いアナログ入力電圧に対しても差動出力電圧の位相が揃い易いので、より高精度のA/D変換データが得られる。請求項5に記載した手段によれば、変換データ出力処理信号の出力時における第1および第2パルス周回回路内でのパルス位置をそれぞれ検出する第1および第2周回位置検出回路を備えている。変換制御回路は、変換データ出力処理信号の出力時において、第1パルス周回回路内でのパルス位置と第2パルス周回回路内でのパルス位置との差分を所定ビット数に対応させてA/D変換データの下位データとし、第1カウンタが出力する差分値と下位データからの繰り上がり正の値、あるいは繰り下がり負の値分の和をA/D変換データの上位データとする。これにより、A/D変換データの分解能を高めることができる。請求項6に記載した手段によれば、第1カウンタは、第1および第2パルス周回回路において互いに同位置に配された遅延ユニットからパルス信号が出力される毎にそれぞれダウンカウントおよびアップカウントするように構成され、第2カウンタは、第3および第4パルス周回回路において互いに同位置に配された遅延ユニットからパルス信号が出力される毎にそれぞれダウンカウントおよびアップカウントするように構成されている。このように第1および第2カウンタにアップダウンカウンタを用いることにより、周回数の差分値を得られる。請求項7に記載した手段によれば、第1および第2カウンタとして、それぞれ第1種類のアップダウンカウンタまたは第2種類のアップダウンカウンタを採用することができる。第1種類のアップダウンカウンタは、カウント停止端子とカウントアップ入力端子とカウントダウン入力端子とを備え、カウントアップ入力端子とカウントダウン入力端子の何れにパルス信号が入力されたかに応じてカウントアップまたはカウントダウンのモードに切り替え、カウント停止端子に変換データ出力処理信号が入力されたことに応じてカウント動作を停止するように構成されている。第2種類のアップダウンカウンタは、アップカウント値とダウンカウント値を得るために、汎用カウンタとクロックに同期してそのカウント値を保持するラッチを2対備え、2つのラッチに保持されているカウント値の差分を出力するように構成されている。第1種類のアップダウンカウンタを採用すると演算回路は不要となる。第2種類のアップダウンカウンタを採用すると汎用カウンタを利用可能となる。なお、第2カウンタに汎用の第2種類のアップダウンカウンタを採用した場合、第2種類のアップダウンカウンタ自体は全てのパルス信号を捉えてカウントするのでカウント漏れはない。しかし、差分値が規定値に達したか否かの比較処理をする前にラッチ同士の減算処理をする必要があるため、その分だけ規定値との比較処理が遅れ、精度に影響する。一方、第1カウンタに汎用の第2種類のアップダウンカウンタを採用した場合、変換終了時に1回だけ減算処理を行えばよく、パルス周回回路が次のA/D変換を開始した後に減算処理をすることもできるので、精度には影響しない。請求項8に記載した手段によれば、第1種類のアップダウンカウンタは、入力したパルス信号に応じてカウント信号とカウントアップ/カウントダウンを指示するモード信号を生成する入力部と、カウント信号をモード信号に従ってアップカウントまたはダウンカウントするカウンタ部とを備えている。入力部は、重なり検出部とカウント信号出力部とを備えている。重なり検出部は、カウントアップ入力端子とカウントダウン入力端子にパルス信号が同時に入力された重なり状態の有無を監視し、重なり状態の発生を検出すると重なり検出信号を出力し、重なった当該2つのパルス信号がともに終了した時点から、さらに少なくともカウント信号出力部が有する入出力間の遅延時間分の時間が経過した後に重なり検出信号の出力を停止する。カウント信号出力部は、重なり検出部から重なり検出信号が入力されていない時には、カウントアップ入力端子またはカウントダウン入力端子に入力されたパルス信号が終了したことに応じてカウンタ部にカウント信号を出力し、重なり検出信号が入力されている時には、カウンタ部へのカウント信号を出力しない。通常、カウンタ動作は最下位ビットから変化して順次上位ビットへ繰り上がり情報、あるいは繰り下がり情報が伝播する。すなわち、カウント動作中はカウンタ内で伝播遅延を生じている。本請求項のアップダウンカウンタの使い方のように、カウントアップ信号とカウントダウン信号が非同期で交互に入ってくると、前回のカウント動作が終わらないまま次のカウント動作に入ってしまい、誤動作の原因となり得る。そこで、上記のような重なり検出部とカウント信号出力部の連携動作が必要となる。第1および第2パルス周回回路第3および第4パルス周回回路も同様から出力されるパルス信号が重なった場合、アップダウンカウンタにおける周回数の差分値は結果的に変化しない。本手段の構成を備えることにより、重なり状態を検出した時にカウンタ部へのカウント信号を停止するので、実際にアップカウントとダウンカウントをすることなくカウント値を変化させずに保持でき、誤ったカウントの発生を防止できる。請求項9に記載した手段は、以下の2つの構成の少なくとも何れか一方を備えている。第1の構成は、第3パルス周回回路におけるパルス信号の周回数と第4パルス周回回路におけるパルス信号の周回数との差が規定値に達した時点から変換制御回路が変換データ出力処理信号を出力するまでの遅延時間分だけ、第3および第4パルス周回回路の周回動作の開始に対し、第1および第2パルス周回回路の周回動作の開始を遅延させる遅延回路である。この構成によれば、変換制御回路の動作遅延等に起因して、第1および第2パルス周回回路におけるパルス周回数が本来の値よりも増えることを防止でき、より高精度のA/D変換データが得られる。第2の構成は、第3および第4パルス周回回路において、下位プリセット値により指定された互いに同位置の遅延ユニットからパルス信号を取り出して第2カウンタに出力するマルチプレクサを備えている。このように第3および第4パルス周回回路におけるパルス信号の取り出し位置を変更可能に構成することで、規定値の値を増やすことなくすなわち変換時間を増大させることなく分解能を高めることができる。請求項10に記載した手段によれば、第2カウンタは、出力する差分値に対し上位プリセット値を設定可能である。変換制御回路は、第2カウンタのカウント値が全ビット0に達したこと、または全ビット1に達したことを検出する判定回路を備えている。第1ないし第4パルス周回回路に同時にパルス信号の周回動作を開始させるのに先立って、第2カウンタに上位プリセット値として全ビット0または全ビット1の値と規定値との差をプリセットし、第2カウンタが出力する差分値が全ビット0または全ビット1に達した時に変換データ出力処理信号を出力する。例えば全ビット0に達したことを検出する場合、設定電圧に基づいて第2カウンタの計数値が増大するときには、第2カウンタに対し規定値の2の補数をプリセットすればよい。上記判定回路を採用することで、判定回路の構成を簡単化することができる。請求項11に記載した手段によれば、変換制御回路は、第2カウンタが出力する差分値と上位プリセット値である比較基準値とを比較するコンパレータを有している。第1ないし第4パルス周回回路に同時にパルス信号の周回動作を開始させるのに先立って、コンパレータに比較基準値として規定値をプリセットし、コンパレータの出力が反転した時に変換データ出力処理信号を出力する。なお、本願におけるコンパレータとは、デジタル値の比較器を意味し、一般にデジタルコンパレータあるいはマグニチュードコンパレータと称されることもあるが、本願では以降、単にコンパレータという。請求項12に記載した手段によれば、複数の遅延ユニットをリング状に接続してなる第1ないし第4リングディレイラインが半導体基板に形成され、これら第1ないし第4リングディレイラインは、それぞれ第1ないし第4パルス周回回路の何れとしても動作させることができるように接続状態を切り替え可能に構成されている。変換制御回路は、1回のA/D変換期間中に第1ないし第4リングディレイラインがそれぞれ第1ないし第4パルス周回回路として等時間ずつ動作するように、1回のA/D変換時間の1/4M期間毎にその接続状態を切り替えるとともに、1回のA/D変換期間中に当該切替動作をM回M=1、2、...繰り返す。各パルス周回回路が有する遅延ユニットは、互いに熱的に結合した状態に形成されている。しかし、リングディレイラインを構成するトランジスタの特性のばらつきやレイアウト上生じる寄生素子配線の抵抗、寄生容量を含むのばらつきにより、被変換電圧とA/D変換データとの間にオフセット温度特性や感度温度特性が残る場合がある。本手段を採用することにより、A/D変換の1周期内で4系統のリングディレイラインが各パルス周回回路の位置で同一時間ずつ動作することで特性が平均化されるので、オフセット温度特性および感度温度特性を一層低減することができる。請求項13に記載した手段は、TAD方式のA/D変換回路の積分効果すなわち移動平均によるローパスフィルタ効果を高める技術である。本願においては、A/D変換時間の逆数をサンプリング周波数としているが、上記した各A/D変換回路は、カウント値の平均化により、例えばサンプリング周波数の1/10以上の周波数で減衰傾向フィルタ効果が見られる。すなわち、TAD方式のA/D変換回路におけるパルス周回動作は、電源電圧が低いと遅くなり、電源電圧が高いと速くなるため、得られるA/D変換値はA/D変換時間内の平均値が得られることになる。A/D変換時間とアナログ入力信号の周期が一致すると、1周期の間における電源電圧の高低による周回速度の大小が相殺されるので、サンプリング周波数で大きな減衰量が得られる。同様にサンプリング周波数の整数倍でも大きく減衰する。アナログ入力信号の周期がA/D変換時間からずれると、相殺されない信号分が残るため減衰量は減るが、サンプリング周波数以上では、次第にA/D変換時間内で相殺される成分が支配的になるため、減衰量も増加していく。この性質により、アンチエイリアシングフィルタを不要化または簡略化でき、フィルタに要する素子面積を低減できる利点がある。ところで、第1ないし第4リングディレイラインを半導体基板に形成し、これら第1ないし第4リングディレイラインを、それぞれ第1ないし第4パルス周回回路の何れとしても動作させることができるように接続状態を切り替え可能に構成し、A/D変換時間の1/4Mよりも長く設定された一定周期の基準クロック信号の各周期毎にその接続状態を切り替えると、オフセット温度特性や感度温度特性を低減することができる。しかし、単純にこの構成を採用すると、A/D変換時間の1/4Mの時間が経過してから基準クロック信号の次の周期が開始されるまでの間、変換の中断が生じる。この変換の中断が原因となって、サンプリング周波数よりも高い周波数域でフィルタの減衰量が悪化する現象が見られた。本手段は、2対のアップダウンカウンタすなわち第1aカウンタと第2aカウンタおよび第1bカウンタと第2bカウンタを備え、第1aカウンタと第2aカウンタをずらしてA/D変換に係るカウント動作をさせることにより、上記変換の中断をなくし、上述したフィルタ効果を改善するものである。第1カウンタである第1aおよび第1bカウンタは、それぞれ第1パルス周回回路におけるパルス信号の周回数と第2パルス周回回路におけるパルス信号の周回数をカウントしその差分値を出力するカウント停止可能なカウンタである。第2カウンタである第2aおよび第2bカウンタは、それぞれ第3パルス周回回路におけるパルス信号の周回数と第4パルス周回回路におけるパルス信号の周回数をカウントしその差分値を出力するカウンタである。変換制御回路は、第1ないし第4パルス周回回路に対し同時にパルス信号の周回動作を開始させる。1回のA/D変換期間中に、第1ないし第4リングディレイラインがそれぞれ第1ないし第4パルス周回回路として等時間ずつ動作する切替動作をM回M=1、2、...繰り返すように、A/D変換時間の1/4Mよりも長く設定された一定周期の基準クロック信号の各周期毎にその接続状態を切り替える。基準クロック信号の各周期の開始時点で第1aカウンタのカウントを開始し、当該周期の開始時点から第2aカウンタの差分値が規定値の1/4Mに達すると変換データ出力処理信号を出力する。この時、第1aカウンタを停止するとともに第2aカウンタをリセットしてカウントを継続し、基準クロック信号の次周期の開始時点で第2aカウンタが出力する差分値を待機時間計数値として保持する。一方、これら第1aおよび第2aカウンタの動作と並行して、基準クロック信号の各周期の開始時点から第2bカウンタの出力値が基準クロック信号の前周期に得られた待機時間計数値に達すると変換データ出力処理信号を出力する。この時、第1bカウンタのカウントを開始し、基準クロック信号の次周期の開始時点で第1bカウンタのカウントを停止する。基準クロック信号の4M周期が終了した時点における第1aおよび第1bカウンタがそれぞれ出力する差分値の和を、アナログ入力電圧に対するA/D変換データとして出力する。本手段によれば、サンプリング周波数よりも高い周波数域でフィルタ効果としての減衰量を高められる。また、第1aおよび第1bカウンタの出力値の和がA/D変換データとなるので、実質的に1ビット分有効ビット数が増える。請求項14に記載した手段によれば、第1および第2パルス周回回路内でのパルス位置をそれぞれ検出する第1および第2周回位置検出回路を備える。変換制御回路は、基準クロック信号の4M周期の各期間、第1aおよび第1bカウンタのそれぞれについてカウント開始時とカウント停止時における第1パルス周回回路内でのパルス位置と第2パルス周回回路内でのパルス位置との差分データを記憶する。A/D変換データの生成にあたり、カウント停止時の差分データの総和からカウント開始時の差分データの総和を減じて得た総差分データ、すなわち第1aカウンタのカウント停止時の差分データからカウント開始時の差分データを減じた値と、第1bカウンタのカウント停止時の差分データからカウント開始時の差分データを減じた値とを4M周期分加算して総差分データを得る。その総差分データの下位ビットを所定ビット数に対応させてA/D変換データの下位データとし、第1aおよび第1bカウンタが出力する差分値と総差分データの上位ビット分負の値を含むとの和をA/D変換データの上位データとする。これにより、A/D変換データの分解能を一層高めることができる。請求項15に記載した手段は、請求項13記載の手段と同様に、第1ないし第4リングディレイラインを、それぞれ第1ないし第4パルス周回回路の何れとしても動作させることができるように接続状態を切り替え可能に構成してオフセット温度特性や感度温度特性を低減するとともに、TAD方式のA/D変換回路の積分効果すなわち移動平均によるローパスフィルタ効果を高める技術である。第1カウンタは、第1パルス周回回路におけるパルス信号の周回数と第2パルス周回回路におけるパルス信号の周回数を1周回毎に1ずつカウントする通常計数モードと1周回毎に2ずつカウントする2倍計数モードとを有している。第2カウンタは、第3パルス周回回路におけるパルス信号の周回数と第4パルス周回回路におけるパルス信号の周回数をカウントしその差分値を出力する第2aおよび第2bカウンタとから構成されている。変換制御回路は、第1ないし第4パルス周回回路に対し同時にパルス信号の周回動作を開始させ、1回のA/D変換期間中に、第1ないし第4リングディレイラインがそれぞれ第1ないし第4パルス周回回路として等時間ずつ動作する切替動作をM回M=1、2、...繰り返すように、A/D変換時間の1/4Mよりも長く設定された一定周期の基準クロック信号の各周期毎にその接続状態を切り替える。基準クロック信号の4M周期の期間、接続状態の切り替え時を除き第1カウンタにカウント動作を継続させる。基準クロック信号の各周期の開始時点で第1カウンタを通常計数モードに設定し、当該時点から第2bカウンタの出力値が基準クロック信号の前周期に得られた通常計測時間計数値に達すると第1カウンタを2倍計数モードに設定する。一方、基準クロック信号の各周期の開始時点から第2aカウンタの出力値が規定値の1/4Mに達すると、第1カウンタを通常計数モードに設定する。この時、第2aカウンタをリセットしてカウントを継続し、基準クロック信号の次周期の開始時点で第2aカウンタの出力値を通常計測時間計数値として保持する。基準クロック信号の4M周期の期間が終了した時点における第1カウンタが出力する差分値をアナログ入力電圧に対するA/D変換データとして出力する。本手段によれば、サンプリング周波数よりも高い周波数域でフィルタ効果としての減衰量を高められる。また、第1カウンタを通常計数モードのみならず2倍計数モードでも動作させるので、A/D変換データの有効ビット数が実質的に1ビット分増える。請求項16に記載した手段によれば、第1および第2パルス周回回路内でのパルス位置をそれぞれ検出する第1および第2周回位置検出回路を備える。変換制御回路は、基準クロック信号の4M周期の各期間、期間の開始時、通常計数モードから2倍計数モードへの変更時、2倍計数モードから通常計数モードへの変更時および期間の終了時における第1パルス周回回路内でのパルス位置と第2パルス周回回路内でのパルス位置との差分データを記憶する。A/D変換データの生成にあたり、通常計数モードへの変更時の差分データから期間の開始時の差分データを減じた値と、期間の終了時の差分データから通常計数モードへの変更時の差分データを減じた値とを4M周期分加算して総差分データを得る。その総差分データの下位ビットを所定ビット数に対応させてA/D変換データの下位データとし、第1カウンタが出力する差分値と総差分データの上位ビット分負の値を含むとの和をA/D変換データの上位データとする。これにより、A/D変換データの分解能を一層高めることができる。請求項17に記載した手段は、複数のアナログ入力電圧を同時にA/D変換する複数チャンネルのA/D変換回路である。A/D変換対象のアナログ入力電圧ごとに第1パルス周回回路、第2パルス周回回路および第1カウンタを備え、A/D変換対象のアナログ入力電圧に共通に第3パルス周回回路、第4パルス周回回路および第2カウンタを備えている。従って、チャンネル数が1増えても、2つのパルス周回回路と1つのカウンタを追加すればよい。変換制御回路は、各チャンネルごとに設けられた第1および第2パルス周回回路と各チャンネルに共通に設けられた第3および第4パルス周回回路に対し同時にパルス信号の周回動作を開始させ、第2カウンタが出力する差分値が予め決められた規定値に達すると変換データ出力処理信号を出力し、その時の各第1カウンタが出力する差分値を各チャンネルのアナログ入力電圧に対するA/D変換データとして出力する。請求項18に記載した手段は、NチャンネルN=1、2、...のA/D変換回路である。複数の遅延ユニットをリング状に接続してなる第1ないし第2N2リングディレイラインが半導体基板に形成され、これら第1ないし第2N2リングディレイラインは、それぞれ第1ないし第4パルス周回回路の何れとしても動作させることができるように接続状態を切り替え可能に構成されている。変換制御回路は、1回のA/D変換期間中に第1ないし第2N2リングディレイラインがそれぞれ第1ないし第4パルス周回回路として等時間ずつ動作する切替動作をM回M=1、2、...繰り返すように、1/2N2M期間毎にその接続状態を切り替える。各パルス周回回路が有する遅延ユニットは、互いに熱的に結合した状態に形成されている。しかし、リングディレイラインを構成するトランジスタの特性のばらつきやレイアウト上生じる寄生素子配線の抵抗、寄生容量を含むのばらつきにより、被変換電圧とA/D変換データとの間にオフセット温度特性や感度温度特性が残る場合がある。本手段を採用することにより、A/D変換の1周期内で2N2個のリングディレイラインが各パルス周回回路の位置で同一時間ずつ動作するので、オフセット温度特性および感度温度特性を一層低減することができる。請求項19に記載した手段によれば、アナログ入力電圧は、電源電圧として規定電圧が供給されたセンサから出力される検出物理量に応じた規定電圧の分圧電圧であり、設定電圧は、規定電圧を分圧して得た電圧である。すなわち、センサから出力される電圧および設定電圧は、ともに規定電圧に対して比例するレシオメトリックな特性を有している。A/D変換回路は、上述したようにΔx=設定電圧x-基準電圧xref、Δxin=アナログ入力電圧Vin-基準電圧xrefとしたときΔxin/Δx×YなるA/D変換データを出力するので、Δxin/Δxの部分においてレシオメトリックな特性が相殺される。従って、電源電圧の変動に影響されないA/D変換データを得ることができる。請求項20に記載した手段によれば、センサから出力される検出電圧がオペアンプを介してアナログ入力電圧として入力され、設定電圧がオペアンプを介して入力されている。これらのオペアンプは、第1および第2トランジスタからなる差動対回路部と、この差動対回路部の後段に位置する出力回路部と、切替信号に応じて非反転入力端子、反転入力端子への入力電圧をそれぞれ第1、第2トランジスタまたは第2、第1トランジスタに出力する入力切替回路と、切替信号に応じて第1または第2トランジスタの出力電圧を出力回路部に出力する出力切替回路とを備えて構成されている。変換制御回路は、1回のA/D変換期間のうち前半の期間が経過した時点で切替信号を切り替えるので、A/D変換期間の前半と後半とで、オペアンプのオフセット電圧の極性が反転する。従って、1回のA/D変換期間において、オペアンプのオフセット電圧をキャンセルすることができる。請求項21に記載した手段によれば、センサから出力される検出電圧が全差動オペアンプを介してアナログ入力電圧として入力され、設定電圧が全差動オペアンプを介して入力されている。これらの全差動オペアンプは、コモンモードフィードバック入力端子と差動出力形式を持つ第1差動対回路部と、この第1差動対回路部の非反転出力端、反転出力端の後段にそれぞれ位置する一対の第1出力回路部と、当該全差動オペアンプの非反転入力端子、反転入力端子と第1差動対回路部の非反転入力端、反転入力端との間の接続線を互いに入れ替える第1切替回路と、差動対回路部の非反転出力端、反転出力端と一対の出力回路部との間の接続線を互いに入れ替える第2切替回路と、コモンモードフィードバック回路とを備えている。コモンモードフィードバック回路は、一対の第1出力回路部の出力電圧を入力しコモンモード電圧を検出するコモンモード電圧検出部と、一対の第1出力回路部とコモンモード電圧検出部との間の接続線を互いに入れ替える第3切替回路と、第2差動対回路部と、基準電圧とコモンモード電圧の第2差動対回路部への入力線を入れ替える第4切替回路と、第2差動対回路部の2つの出力端の一方を選択してコモンモードフィードバック入力端子に接続する第5切替回路とを備えている。変換制御回路は、1回のA/D変換期間のうち前半の期間が経過した時点で切替信号を切り替えるので、A/D変換期間の前半と後半とで、全差動オペアンプのオフセット電圧の極性が反転する。従って、1回のA/D変換期間において、全差動オペアンプのオフセット電圧をキャンセルすることができる。請求項22に記載した手段によれば、制御電流を流す一対の対向する入力端子とホール電圧を出力する一対の対向する出力端子になり得る4つの端子を備えたホール素子と、ホール電圧を増幅する差動増幅回路と、切替信号に応じて入力端子とホール素子の出力端子を切り替える切替回路とを備えたセンサから出力される検出電圧がアナログ入力電圧とされている。変換制御回路は、1回のA/D変換期間のうち各端子への接続期間の割合が1/2ずつとなるように切り替える。この切り替えにより、ホール素子に流す制御電流の向きが90°回転され、ホール素子の出力端子から出力されるオフセット電圧の極性が逆になる。ただし、ホール素子のホール電圧の極性は変わらない。オフセット電圧の極性を1/2期間ずつ逆にすることでホール素子のオフセット電圧をキャンセルすることができる。各実施形態において実質的に同一の構成部分には同一の符号を付して説明を省略する。第1の実施形態以下、第1の実施形態について図1ないし図8を参照しながら説明する。図1は、時間A/DTAD方式のA/D変換回路の全体構成図である。このA/D変換回路1は、例えば自動車の電子制御ユニットECUに搭載されたマイクロコンピュータやECUとのデジタル通信機能を有するセンサ製品などの半導体集積回路装置内にMOS製造プロセスにより形成される。センサ等から出力されたアナログ信号を入力し、そのアナログ入力電圧Vin被変換電圧を基準電圧Vrefとの差分に応じたデジタル値に変換し、それをA/D変換データDTとして出力する。A/D変換回路1は、4つのパルス周回回路すなわち第1パルス周回回路2、第2パルス周回回路3、第3パルス周回回路4および第4パルス周回回路5を備えている。これらのパルス周回回路2~5は、入力信号を電源電圧に応じて定まる遅延時間だけ遅延させて出力する複数且つ同数の反転回路Na、Nb、...、Nx遅延ユニットがリング状に接続されて構成されている。これら反転回路Na~Nxのうち反転回路NaはNANDゲートから構成され、反転回路Nb~Nxはインバータから構成されている。パルス周回回路2~5が有する反転回路Nb~Nxは互いに熱的に結合した状態に形成されている。NANDゲートの非リング側入力端子にHレベルのスタートパルスSPが入力されている期間、電源電圧に応じて定まる速度で反転回路a~Nxにパルス信号が周回する。4つのパルス周回回路2~5は、第1パルス周回回路2と第2パルス周回回路3が対になって動作し、第3パルス周回回路4と第4パルス周回回路5が対になって動作する。第1パルス周回回路2の反転回路Na~Nxは、規定電圧Vcc例えば5Vを持つ規定電圧線6とアナログ入力電圧Vinが入力される信号入力線7とから電源電圧Vcc-Vinの供給を受ける。第2パルス周回回路3の反転回路Na~Nxは、信号入力線7とグランド線8とから電源電圧Vinの供給を受ける。従って、規定電圧線6とグランド線8との間に、信号入力線7を挟んで、第1パルス周回回路2の反転回路Na~Nxと第2パルス周回回路3の反転回路Na~Nxがそれぞれ縦積みされた形態を持つ。同様に、第3パルス周回回路4の反転回路Na~Nxは、規定電圧Vcc例えば5Vを持つ規定電圧線6と設定電圧Vsetが入力される設定電圧線9とから電源電圧Vcc-Vsetの供給を受ける。第4パルス周回回路5の反転回路Na~Nxは、設定電圧線9とグランド線8とから電源電圧Vsetの供給を受ける。従って、規定電圧線6とグランド線8との間に、設定電圧線9を挟んで、第3パルス周回回路4の反転回路Na~Nxと第4パルス周回回路5の反転回路Na~Nxがそれぞれ縦積みされた形態を持つ。A/D変換回路1のうちパルス周回回路2~5を除く回路部分は、規定電圧線6とグランド線8とから規定電圧Vccの供給を受けて動作する。この規定電圧Vccとパルス周回回路2~5の各電源電圧とは異なるため、パルス周回回路2~5への信号の入出力にはレベルシフト回路が必要となる。パルス周回回路2、4の反転回路NANDゲートNaの前には入力レベルシフト回路10が設けられ、パルス周回回路3、5の反転回路NANDゲートNaの前には入力レベルシフト回路11が設けられている。パルス周回回路2、4の反転回路Nxの後には出力レベルシフト回路12が設けられ、パルス周回回路3、5の反転回路Nxの後には出力レベルシフト回路13が設けられている。第1パルス周回回路2および第2パルス周回回路3には、それぞれ後述する変換データ出力処理信号Saの出力時におけるパルス周回回路内でのパルス位置を検出するため、第1および第2周回位置検出回路としてラッチエンコーダ14および15が設けられている。第1パルス周回回路2とラッチエンコーダ14との間および第2パルス周回回路3とラッチエンコーダ15との間にも、それぞれ出力レベルシフト回路16、17が設けられている。図2は、第1パルス周回回路2、第2パルス周回回路3、入力レベルシフト回路10、11および出力レベルシフト回路12、13の具体的な回路構成を示している。規定電圧線6とグランド線8との間には、トランジスタ18aと抵抗18bとトランジスタ18cとが直列に接続された定電流回路18が設けられている。第1パルス周回回路2は、規定電圧線6と信号入力線7との間に形成され、反転回路NANDゲートNaはトランジスタ2aないし2dから構成され、反転回路インバータNb、...、Nxはトランジスタ2eと2fから構成されている。パルスを周回させるため、最後に位置する反転回路インバータNxの出力ノードが、最初に位置する反転回路NANDゲートNaのリング側入力ノードに接続されている。第2パルス周回回路3は、信号入力線7とグランド線8との間に形成され、同様にしてトランジスタ3aないし3fから構成されている。パルス周回回路には電流が入出力されるので、アナログ入力電圧Vinおよび設定電圧Vsetは、十分な電流駆動能力を有するバッファ回路を介して入力することが好ましい。入力レベルシフト回路10は、グランド電位を基準とするVcc振幅のスタートパルスSPを、信号入力線7を基準とするVcc-Vin振幅の信号にレベル変換して第1パルス周回回路2に与えるもので、トランジスタ10aないし10fから構成されている。トランジスタ10b、10cは、定電流回路18のトランジスタ18aとともにカレントミラー回路を構成し、定電流駆動回路として動作する。入力レベルシフト回路11は、グランド電位を基準とするVcc振幅のスタートパルスSPを、Vin振幅の信号にレベル変換して第2パルス周回回路3に与えるもので、トランジスタ11aないし11fから構成されている。トランジスタ11d、11eは、定電流回路18のトランジスタ18cとともにカレントミラー回路を構成し、定電流駆動回路として動作する。出力レベルシフト回路12は、信号入力線7を基準とするVcc-Vin振幅の周回パルス信号を、グランド電位を基準とする5V振幅の信号にレベル変換して後述するカウンタ20に与えるもので、トランジスタ12a、12bから構成されている。トランジスタ12bは、定電流回路18のトランジスタ18cとともにカレントミラー回路を構成し、定電流駆動回路として動作する。出力レベルシフト回路13は、Vin振幅の周回パルス信号を、Vcc振幅の信号にレベル変換して後述する第1カウンタ20に与えるもので、トランジスタ13a、13bから構成されている。トランジスタ13aは、定電流回路18のトランジスタ18aとともにカレントミラー回路を構成し、定電流駆動回路として動作する。出力レベルシフト回路16は、出力レベルシフト回路12と同一の回路が、パルス周回回路2の反転回路Na~Nxの各出力端子に対しそれぞれ設けられている。同様に、出力レベルシフト回路17は、出力レベルシフト回路13と同一の回路が、パルス周回回路3の反転回路Na~Nxの各出力端子に対しそれぞれ設けられている。図1に示すラッチエンコーダ14は、第1パルス周回回路2の反転回路Na~Nxの出力信号を、出力レベルシフト回路16を介して並列に入力する。ラッチエンコーダ14は、これらの出力信号に基づいて第1パルス周回回路2内でのパルス信号の周回位置を検出エンコードする。すなわち、ラッチエンコーダ14のラッチ指令端子にHレベルの変換データ出力処理信号Saが入力されると、パルス周回回路2を構成する反転回路Na~Nxの位置データをラッチし、それらの数に応じたビット幅例えば4ビットで出力する。ラッチエンコーダ15も同様に構成されている。減算器19は、ラッチエンコーダ15が出力する位置データからラッチエンコーダ14が出力する位置データを減算し、変換データ出力処理信号Saが入力された時の減算値を例えばA/D変換データの下位4ビットとする。なお、以下の説明で4つのパルス周回回路2~5を容易に区別するため、第1パルス周回回路2、ラッチエンコーダ14およびレベルシフト回路10、12、16からなる回路を系統Aと称し、第2パルス周回回路3、ラッチエンコーダ15およびレベルシフト回路11、13、17からなる回路を系統Bと称し、第3パルス周回回路4およびレベルシフト回路10、12からなる回路を系統Cと称し、第4パルス周回回路5およびレベルシフト回路11、13からなる回路を系統Dと称する場合がある。第1カウンタ20は、第1パルス周回回路2におけるパルス信号の周回数と第2パルス周回回路3におけるパルス信号の周回数をカウントしその差分値例えば14ビットを出力する第1種類のアップダウンカウンタである。カウントアップ入力端子には、第2パルス周回回路3の反転回路Nxの出力信号が出力レベルシフト回路13を介して入力され、カウントダウン入力端子には、第1パルス周回回路2の反転回路Nxの出力信号が出力レベルシフト回路12を介して入力される。プリセット端子とストップ解除端子にはA/D変換回路1に対するHレベルのリセットパルスRPが入力され、ストップ端子にはHレベルの変換データ出力処理信号Saが入力される。第1カウンタ20のプリセットデータは全ビット0Lレベルに設定されている。変換データ出力処理信号Saが入力された時の第1カウンタ20の出力値を、例えばA/D変換データの上位14ビットとする。第2カウンタ21は、第3パルス周回回路4におけるパルス信号の周回数と第4パルス周回回路5におけるパルス信号の周回数をカウントしその差分値例えば14ビットを出力する第1種類のアップダウンカウンタである。カウントアップ入力端子には、第4パルス周回回路5の反転回路Nxの出力信号が出力レベルシフト回路13を介して入力され、カウントダウン入力端子には、第3パルス周回回路4の反転回路Nxの出力信号が出力レベルシフト回路12を介して入力される。プリセット端子とストップ解除端子にはA/D変換回路1に対するHレベルのリセットパルスRPが入力され、ストップ端子にはHレベルの変換データ出力処理信号Saが入力される。プリセット端子にリセットパルスRPが与えられると、プリセットデータとしてROMに設定された値規定値Yがセットされる。第2カウンタ21の後段には、第2カウンタ21の出力値の全ビットが0になったことを判定するコンパレータ22判定回路が設けられている。コンパレータ22が、刻々と変化する第2カウンタ21の出力値が確定した後に比較できるように、第2カウンタ21はコンパレータ22にカウント値が確定したことを通知する。第2カウンタ21は、カウント値が確定すると、コンパレータ22に対しHレベルの確定完了信号すなわち比較開始信号を出力し、コンパレータ22からHレベルの比較完了信号すなわち確定解除信号が入力されると、確定完了信号をLレベルに戻す。なお、第2カウンタ21の出力値の変化が速く、コンパレータ22で判定漏れが発生する虞がある場合には、第2カウンタ21の出力値の下位ビット側を判定に使わないことも考えられる。図3は、コンパレータ22の回路構成を示している。4ビットの構成を示すが、実際には第2カウンタ21のビット数の構成が用いられる。第2カウンタ21の出力値A3MSBからA0LSBはNORゲート24に入力され、その出力はANDゲート25を介してRSフリップフロップ23図1参照に出力される。比較開始信号は、偶数個のインバータ26a、26bを通してANDゲート25の一端子に入力され、さらに偶数個のインバータ26c、26d、26e、26fを通して比較完了信号として出力される。ここで、インバータ26a、26bの総遅延時間は、NORゲート24の遅延時間よりも長く、インバータ26c、26d、26e、26fの総遅延時間はANDゲート25の遅延時間よりも長くなるようにインバータの数が決められている。図4は第2カウンタ21の回路構成を示し、図5はタイミングチャートを表している。ここでは表示の都合上4ビットの構成を示すが、実際にはさらに多くのビット数が用いられる。第2カウンタ21は、カウントアップ入力端子UP、カウントダウン入力端子DOWN、カウントを停止させるストップ端子STOP;カウント停止端子、カウントの停止を解除するストップ解除端子STOP解除、プリセット端子PRESET、プリセットデータ端子、確定完了信号端子および確定解除信号端子を備えている。第1カウンタ20も第2カウンタ21と同様の構成を備えているが、プリセットデータには全ビットLレベルが与えられ、プリセット端子はリセット端子として用いられる。第2カウンタ21は、入力したパルス信号に応じてカウント信号とカウントアップ/カウントダウンを指示するモード信号を生成する入力部27と、カウント信号をモード信号に従ってアップカウントまたはダウンカウントするカウンタ部28と、カウント値をコンパレータ22に出力するインターフェイス部29とから構成されている。カウンタ部28には、Hレベルのプリセット信号を与えることによりプリセットデータをセットすることができる。入力部27は、パルス生成部30、重なり検出部31、カウント信号出力部32、モード設定部33、カウント停止制御部34等から構成されている。パルス生成部30は、偶数個のインバータ30a、30cとExORゲート30b、30dとから構成されている。カウントアップ入力端子、カウントダウン入力端子にパルス信号SB、SAが入力されると、そのアップエッジおよびダウンエッジに同期してそれぞれ幅狭のHレベルのパルス信号SB′、SA′を生成する。重なり検出部31は、カウントアップ信号であるパルス信号SB′とカウントダウン信号であるパルス信号SA′が同時に入力された重なり状態の有無を監視し、重なり状態が発生したことを検出するとカウント信号出力部32に対しLレベルの重なり検出信号を出力する。重なった当該2つのパルス信号がともに終了した時点から、少なくともカウント信号出力部32が有する入出力間の遅延時間分の時間が経過した後に重なり検出信号の出力を停止するHレベルに戻す。ANDゲート31aは、ExORゲート30b、30dの出力が同時にHレベルになったこと、すなわちパルス信号SB′、SA′が重なったことを検出する。パルス信号SB′、SA′が重なると、RSフリップフロップ31bは、Q出力をLレベルからHレベルに変化させ、重なり検出信号であるQ/出力をHレベルからLレベルに変化させることで、重なり状態の発生を記憶する。この重なり状態の記憶は、ANDゲート31aの出力がLレベルに戻った後も維持される。その後、RSフリップフロップ31bは、パルス信号SB′、SA′がともに一旦Lレベルに戻ったことを条件として、記憶した重なり状態をリセットする。ANDゲート31c、インバータ31dおよびNORゲート31eは、重なり状態検出時にパルス信号SB′がLレベルに変化したことに応じて、RSフリップフロップ31fのQ出力をHレベルにセットさせる。同様に、ANDゲート31g、インバータ31hおよびNORゲート31iは、重なり状態検出時にパルス信号SA′がLレベルに変化したことに応じて、RSフリップフロップ31jのQ出力をHレベルにセットさせる。ここでは、インバータ31dとNORゲート31eやインバータ31hとNORゲート31iのように、奇数個のインバータとNORゲートを組み合わせることで、ダウンエッジ検出回路が形成されている。後述するインバータ32jとNORゲート32kの組み合わせやインバータ32lとNORゲート32mの組み合わせも同様である。ANDゲート31kは、RSフリップフロップ31f、31jのQ出力がともにHレベルになるとHレベルのリセット要求信号を出力する。このリセット要求信号は、偶数個のインバータ31l、31mとANDゲート31nによる立ち上がり遅延回路と、奇数個のインバータ31oとANDゲート31pとによるアップエッジ検出回路を介して、RSフリップフロップ31b、31f、31jをリセットする。遅延回路の遅延時間は、カウント信号出力部32が有する入出力間の遅延時間以上とされている。RSフリップフロップ31bがリセットされると、重なり検出信号であるQ/出力がLレベルからHレベルに戻る。カウント信号出力部32は、重なり検出信号がHレベルの時、カウントアップ入力端子またはカウントダウン入力端子にパルス信号が入力されたことに応じてカウント停止制御部34を介してカウンタ部28にカウント信号を出力し、重なり検出信号がLレベルの時、カウンタ部28へのカウント信号の出力を停止する。インバータ32jとNORゲート32kは、パルス信号SB′のダウンエッジに同期してHレベルのカウント信号を出力し、インバータ32lとNORゲート32mは、パルス信号SA′のダウンエッジに同期してHレベルのカウント信号を出力する。これらのカウント信号はORゲート32iとANDゲート32nを介して出力される。ANDゲート32nは、重なり検出信号がHレベルの時にORゲート32iからのカウント信号を通過させる。モード設定部33は、カウントアップ入力端子とカウントダウン入力端子の何れにパルス信号が入力されたかに応じてカウントアップまたはカウントダウンのモードに切り替える。カウントアップ入力端子にパルス信号が入力されると、そのアップエッジとダウンエッジに同期してHレベルのパルス信号SB′が生じるため、インバータ33bとANDゲート33cを介してRSフリップフロップ33aがセットされ、カウントアップモードに移行する。一方、カウントダウン入力端子にパルス信号が入力されると、そのアップエッジとダウンエッジに同期してHレベルのパルス信号SA′が生じるため、インバータ33dとANDゲート33eを介してRSフリップフロップ33aがリセットされ、カウントダウンモードに移行する。カウント停止制御部34は、ストップ端子に変換データ出力処理信号Saが入力されたことに応じてカウント動作を停止し、ストップ解除端子にリセットパルスRP解除信号が入力されたことに応じてカウント動作を再開する。すなわち、変換データ出力処理信号Saが入力されると、RSフリップフロップ34aがセットされ、奇数個のインバータ34bを介してANDゲート34cが遮断状態となる。解除信号が入力されると、RSフリップフロップ34aがリセットされ、ANDゲート34cが通過状態となる。カウンタ部28は、ビット数分のTフリップフロップ28aと、ANDゲート28b、28cとORゲート28dからなるリップルキャリー回路とを備えた非同期カウンタである。Tフリップフロップ28aのプリセット端子にHレベルのプリセット信号を入力すると、プリセットデータがセットされる。RSフリップフロップ28eは、カウント信号のダウンエッジに同期してセットされる。偶数個のインバータ28fは、リップルキャリーとカウント動作に要する時間よりも長い遅延時間を有している。インバータ28fの出力信号は上述した確定完了信号であり、RSフリップフロップ28eのリセット端子に入る信号は確定解除信号である。図5に示すタイミングチャートは、上から順にカウントアップのパルス信号SB、SB′、カウントダウンのパルス信号SA、SA′、RSフリップフロップ31bのセット端子入力信号、RSフリップフロップ31bのリセット端子入力信号遅延後のリセット要求信号、RSフリップフロップ31bのQ出力信号重なり検出信号の反転信号、ANDゲート34cの出力信号カウント信号、最下位ビットのTフリップフロップ28aの出力、最上位ビットのTフリップフロップ28aの出力、確定解除信号比較完了信号を表している。パルス信号SB、SAのアップエッジおよびダウンエッジに同期してそれぞれパルス信号SB′、SA′が生成される。時刻t1ではパルス信号SB′とSA′に重なりが生じていないため、重なり検出信号RSフリップフロップ31bの反転信号はHレベルであって、パルス信号SB′のダウンエッジに対しカウント信号出力部32のゲート遅延時間Tdの後、幅狭のHレベルからのダウンエッジであるカウント信号を出力する。時刻t2においてパルス信号SB′、SA′に重なりが生じると、ANDゲート31aの遅延を経た後、RSフリップフロップ31bがセットされ、重なり状態の発生が記憶される。時刻t3においてパルス信号SB′が立ち下がると、RSフリップフロップ31fのQ出力がHレベルにセットされる重なり状態記憶後のパルス信号SB′立ち下がり検出。時刻t4においてパルス信号SA′が立ち下がると、RSフリップフロップ31jのQ出力がHレベルにセットされる重なり状態記憶後のパルス信号A′立ち下がり検出。この時点でアップパルス信号SB′とダウンパルス信号SA′がともに立ち下がった状態になったのでリセット要求信号が発生し、RSフリップフロップ31b、31f、31jがリセットされ、重なり状態が解除される時刻t5。重なり時に誤ってカウント信号ANDゲート34cの出力信号を生成させないため、パルス信号SB′、SA′がともに終了した時点から重なり状態が解除されるまで重なり検出信号がHレベルとなるまでの遅延時間は、少なくとも図中に示す時間Tdカウント信号出力部32が有する入出力間の遅延時間分の時間よりも大きく設定されている。本実施形態では、第2カウンタ21のカウント値が1増減するごとに、コンパレータ22で全ビットが0か否かを比較できる構成となっている。そのためには、カウント値が1増減する間にコンパレータ22によるデジタル比較動作が完了すればよい。実際には、第2カウンタ21によるカウント動作およびコンパレータ22によるデジタル比較動作の一連の動作を律速するのは、第2カウンタ21の動作時間主としてカウンタ部28の伝搬時間である。図5に示すパルス生成時間は、カウントアップのパルス信号SB、カウントダウンのパルス信号SAが入力された時点からパルス信号SB′、SA′が立ち下がるまでの時間である。第2カウンタ21は、パルス信号SB′、SA′の立ち下がり時点でカウント信号を生成しカウントするので、パルス生成時間は、前回入力されたパルス信号SB、SAのカウント動作中に次のカウント信号を生成するまでの待ち時間に相当する。そのため、パルス生成時間は、カウンタ21の動作時間より長く設定する必要がある。その結果、コンパレータ22のデジタル比較動作時間<カウンタ動作時間<パルス生成時間の関係が必要となる。一方、パルス周回回路4、5の出力は、1周ごとに1Hレベルと0Lレベルを繰り返すのに対して、第2カウンタ21は立ち上がり、立ち下りともにカウント信号を生成するので、パルス生成時間<パルス周回回路の1周最小時間とする必要がある。以上から、コンパレータ22のデジタル比較動作時間<カウンタ動作時間<パルス生成時間<パルス周回回路の1周最小時間の関係が必要となる。さて、図1においてコンパレータ22から全ビット0を示すHレベルの比較結果信号が出力されると、RSフリップフロップ23はセットされ、そのQ出力からHレベルの変換データ出力処理信号Saが出力される。変換データ出力処理信号Saは、カウンタ20、21のストップ端子、ラッチエンコーダ14、15のラッチ指令端子に与えられるとともに、インバータ35からなる遅延要素を介して変換終了信号となる。また、RSフリップフロップ23のQ/出力は、ANDゲート36に入力されている。スタートパルスSPは、ANDゲート36を介してレベルシフト回路10、11に与えられているが、変換終了した時点でRSフリップフロップ23のQ/出力がLレベルになることに同期してANDゲート36の出力もLレベルになるため、パルス信号の周回が停止する。再度、A/D変換する場合は、一旦スタートパルスSPをLレベルにした後、RSフリップフロップ23を、リセットパルスRPの入力によってリセットした後、再開すればよい。以上説明した構成のうち、減算器19、コンパレータ22、RSフリップフロップ23およびANDゲート36は、変換制御回路37を構成する。変換制御回路37は、第1ないし第4パルス周回回路2~5に対し同時にパルス周回動作を開始させる。第2カウンタ21が出力する差分値が予め決められた規定値Yに達すると、変換データ出力処理信号Saを出力し、その時の第1カウンタ20およびラッチエンコーダ14、15が出力する差分値をアナログ入力電圧Vinに対するA/D変換データとして出力する。次に、本実施形態の作用について図6ないし図8を参照しながら説明する。図6は、本実施形態で用いるパルス周回回路2~5の単独の伝達特性インバータ16個の場合の例を示している。パルス周回回路2~5は、互いに熱的に結合され且つ同数の反転回路Na~Nxを備えているので、非常に近い伝達特性を有している。横軸は印加する電源電圧を示し、縦軸は単位時間当たりの周回数回μsを示している。周囲温度は-35°C、-5°C、25°C、55°C、85°Cである。この図から、電圧と単位時間当たりの周回数との関係は、線形ではなく2次関数で近似可能な特性を有していること、および周囲温度が低いほど反転回路Na~Nxの遅延が小さくなり単位時間当たりの周回数が増加することが分かる。電源電圧が1.8V付近において各温度の特性線が1点で交差しているが、この点が特許文献2に記載された温度特性0となるγ点である。なお、数値例は半導体プロセスおよび素子レイアウトに依存することは言うまでもない。図7は、以下に述べるA/D変換データ導出のための説明図であり、図6と同様に系統AないしDのパルス周回回路の単独の伝達特性を示している。横軸はパルス周回回路への印加電圧を示し、縦軸は単位時間当たりの周回数を示している。周囲温度は-35°C低温、25°C常温、85°C高温の場合である。説明図であるため、各特性線はやや誇張して描いてある。また、図中に示すx0,y0がγ点である。図1に示すA/D変換回路1の構成によれば、系統Dのパルス周回回路5には電源電圧x=設定電圧Vsetが印加され、系統Cのパルス周回回路4には電源電圧x′=Vcc-Vsetが印加されている。その結果、基準電圧xrefに対し常に1式と2式が成り立つ。Δxは、系統C、Dにおける設定電圧Vsetと基準電圧xrefとの差分電圧である。x=xrefΔx...1x′=xref-Δx...2すなわち、系統Dの第4パルス周回回路5の電源電圧がΔxだけ増加したとき、系統Cの第3パルス周回回路4の電源電圧がΔxだけ減少し、系統Cと系統Dのパルス周回回路4、5への電源電圧が等しくなったときの電圧がxrefとなる。基準電圧xrefは規定電圧Vccの1/2倍の電圧値を持ち、後述するように電源電圧x=設定電圧Vsetは基準電圧xrefと異なるように設定されている。系統AないしDのパルス周回回路の特性は、任意の基準電圧xrefを中心にして3式、4式に示す2次関数で近似できる。y、y′は、それぞれ系統D、Cのパルス周回回路5、4に電源電圧x、x′を印加したときの単位時間当たりの周回数である。y=AΔx2BΔxyref...3y′=A-Δx2B-Δxyref...4ここで、係数AはΔxに対する2次係数、係数BはΔxに対する1次係数であり、それぞれ5式、6式で表せる。α2、β2は温度t°Cに対する2次係数、α1、β1は温度t°Cに対する1次係数であり、3次以上の項は十分小さく無視できるものとする。また、a、bは25°Cの時のΔxに対する係数である。ここでは基準温度を25°Cとしたが、任意の基準温度に変更が可能である。A=a1α1t-25α2t-252...5B=a1β1t-25β2t-252...6なお、図7に示すように7式が成り立つ。yref=Δyref0y0...73式、4式より次の8式が成り立つ。y-y′=2BΔx...8この8式によれば、系統Dと系統Cの単位時間当たりの周回数差y-y′には、電圧変化Δxに対する非直線性成分である2次係数Aの項がなくなっており、良好な直線性が確保されていることが分かる。また、γ点における周回数y0とも無関係となる。系統Aのパルス周回回路2および系統Bのパルス周回回路3も系統Cおよび系統Dと同様な構成を備えているので、AD変換データの直線性は同様に良好となる。系統C、Dの2系統のパルス周回回路4、5の周回数差がYとなる時間TADA/D変換時間は9式で表せる。TAD=Y/y-y′=Y/2BΔx...9一方、系統A、Bについても、系統Bのパルス周回回路3の電源電圧がΔxABだけ増加したとき、系統Aのパルス周回回路2の電源電圧がΔxABだけ減少し、系統Aと系統Bのパルス周回回路への電源電圧が等しくなったときの電圧がxrefとなる。従って、設定電圧Vsetに替えてアナログ入力電圧Vinを用いる点を除き、系統C、Dと同様に8式が成立する。系統AないしDのパルス周回回路2~5に同時にパルス周回動作を開始させたとき、時間TADの経過時における系統A、Bの2系統のパルス周回回路2、3の周回数差YABは10式で表せる。ΔxABは、系統A、Bにおけるアナログ入力電圧Vinと基準電圧xrefとの差分電圧Vin-xrefである。YAB=2BΔxABTAD=ΔxAB/Δx×Y...10この周回数差YAB自体が、基準電圧xrefから見たアナログ入力電圧VinのA/D変換データとなる。10式から明らかなように、Δxを0x=xrefにすることはできない。すなわち、系統Cの電源電圧と系統Dの電源電圧が異なるように設定電圧Vset=xを設定する。図1の構成では、基準電圧xrefは規定電圧Vccの1/2倍の電圧値を持つので、設定電圧VsetはVcc/2と異なる値に設定する必要がある。図9、図41のように前段に増幅回路を配置した構成では、基準電圧xrefが規定電圧Vccの1/2倍の電圧値である必要はない。ΔxABはアナログ入力電圧Vinに応じて正負ともに取り得る。アナログ入力電圧Vinが基準電圧xrefに等しいときは、ΔxAB=0なのでA/D変換データYAB=0となる。アナログ入力電圧Vinが設定電圧Vsetに等しいときは、ΔxAB=ΔxなのでA/D変換データYAB=Yとなり、アナログ入力電圧Vinが-Vsetに等しいときは、ΔxAB=-ΔxなのでA/D変換データYAB=-Yとなる。このように電圧Δxが周回数差Y規定値に変換されるので、必要なA/D変換データの分解能に応じて電圧Δxと規定値Yとを対応付けて設定する必要がある。例えば、100mVに対し12ビット=212の分解能を持たせる場合、Δx=100mV、Y=4095とする。基準電圧Vrefを中心として100mVの振幅を有するアナログ入力電圧Vinの場合、以下のように13ビットのA/D変換データとなる。なお、本実施形態では、ラッチエンコーダ14、15がパルス周回回路2、3内でのパルス信号の周回位置を検出するので、一層高い分解能が得られることになる。Vin=2.6VのA/D変換値=01111111111114095Vin=2.5VのA/D変換値=00000000000000Vin=2.4VのA/D変換値=1000000000001-4095規定値Yを大きく設定するほどA/D変換時間が増大するが、高い分解能が得られる。また、変換時間中のアナログ入力電圧Vinの平均値に対するA/D変換データが得られる。パルス周回回路2~5は、図2に示すようにPチャネルMOSトランジスタ2eとNチャネルMOSトランジスタ2fとが直列に接続されている構成を備えているので、A/D変換できるアナログ入力電圧Vinは、MOSトランジスタ2e、2fのしきい値電圧Vthの影響を受ける。このため、グランド電位GNDに対しVthだけ高い電圧付近からVccに対しVthだけ低い電圧付近の間の電圧となる。温度特性や非直線性などのデータに基づいて、必要精度に応じて使用する電圧範囲を決定することが望ましい。基準電圧xrefを中心として基準電圧xrefに近いほど温度特性や非直線性が小さくなる。10式は、温度特性を有している係数A、Bがなくなった数式となっており、得られたA/D変換データYABに温度特性がないことを示している。すなわち、系統C、Dの単位時間当たりの周回数差y-y′が規定値Yとなる時点を検出し、その時点での系統A、Bの周回数差YABを取得すると、温度依存性のないA/D変換データを得られることを意味している。A/D変換回路1は、デジタル演算を行うことなくTADの温度依存性をなくすことができ、A/D変換後の処理が不要となる。従って、変換時間を短縮でき、高速応答が必要なセンサ機器等に利用する際に有利となる。また、工場等でパルス周回回路の温度特性が0となるγ点を測定する必要がなく、製造後の検査工程での手間が大幅に減少する。γ点は半導体製造プロセスごとに異なる値を持つので、半導体製造プロセスを変更する際にこの点を検討せずに済むというメリットもある。続いて、具体的なA/D変換のシーケンスを説明する。初めにリセットパルスRPを与えて、第1カウンタ20とRSフリップフロップ23をリセットする。同時に、第2カウンタ21に規定値Yをプリセットする。使用する設定電圧Vsetが規定電圧Vcc/2よりも高い場合には、第2カウンタ21のカウント値が増加するので、第2カウンタ21に規定値Yの2の補数をプリセットする。逆に設定電圧Vsetが規定電圧Vcc/2よりも低い場合には、第2カウンタ21のカウント値が減少するので、第2カウンタ21に規定値Yをプリセットする。なお、以下の各実施形態において第2カウンタが規定値Y或いはY/4をカウントすると言うときは、作用上明らかに不適な場合を除き、規定値Yの2の補数をプリセットする場合と規定値Yをプリセットする場合の両者を含むものとする。その後、少なくともA/D変換期間中Hレベルを保持するスタートパルスSPを与える。上記リセットによりRSフリップフロップ23のQ/出力はHレベルとなっているので、スタートパルスSPの入力により、系統AないしDのパルス周回回路2~5が同時にパルス周回動作を開始する。系統A、Bにおいて、第1カウンタ20は、系統Bのパルス周回回路3のパルスが1周するごとにアップカウントし、系統Aのパルス周回回路2のパルスが1周するごとにダウンカウントする。一方、系統C、Dにおいて、第2カウンタ21は、系統Dのパルス周回回路5のパルスが1周するごとにアップカウントし、系統Cのパルス周回回路4のパルスが1周するごとにダウンカウントする。第2カウンタ21は、内部のインターフェイス部29図4参照にカウント値が確定すると、コンパレータ22に対し確定完了信号を出力する。コンパレータ22は、第2カウンタ21の出力値が全ビット0であるか否かを判定し、判定が終了すると第2カウンタ21に比較完了信号確定解除信号を出力する。第2カウンタ21が初期のプリセット状態から規定値Yだけ計数して全ビット0になると、RSフリップフロップ23がセットされ、Hレベルの変換データ出力処理信号Saを出力する。この変換データ出力処理信号Saは、外部回路に対する変換終了信号となる。変換データ出力処理信号SaがHレベルになると、ANDゲート36が閉じられ、パルス周回回路2~5はパルス周回動作を停止する。同時に、系統A、Bの第1カウンタ20が停止し、第2パルス周回回路3におけるパルス信号の周回数から第1パルス周回回路2におけるパルス信号の周回数を減じた差分値を14ビット幅で出力する。ラッチエンコーダ14、15は、それぞれパルス周回回路2、3内でのパルス信号の位置を示す位置データをラッチし出力する。減算器19は、ラッチエンコーダ15が出力する位置データからラッチエンコーダ14が出力する位置データを減算し、それを4ビット幅で出力する。この減算で繰り上がり正の値あるいは繰り下がり負の値が生じる場合には、上位14ビットに繰り入れる。これら上位14ビットと下位4ビットの合計18ビットのデータがA/D変換データDTとなる。図8は、A/D変換回路1の非直線性をはじめとする総合誤差を示すグラフである。横軸はアナログ入力電圧Vinを示し、縦軸は総合誤差を示している。系統AないしDの全てに、図6に示す特性を持つパルス周回回路を適用したもので、周囲温度は-35°C、-5°C、25°C、55°C、85°Cの場合である。基準電圧xrefは2.5V、Δxは0.6V設定電圧は3.1Vであり、Vin=2.5V、3.1Vで総合誤差を0と見なして、その2点を直線で結び、その直線に対する誤差を表したグラフである。Vin=1.9V~3.1V2.5±0.6Vの1.2V幅=2×Δxをアナログ入力電圧Vinの100の電圧範囲としている。A/D変換回路1の動作用電源電圧である規定電圧Vccの中央値2.5Vを中心とする1.2V幅の入力電圧範囲では、アナログ入力電圧VinとA/D変換データDTとの間に非常に良好な線形性が確保されている。しかも、-35°Cから85°Cもの広範な温度変化が生じても総合誤差が極めて小さく、温度変化にかかわらず高い直線性が維持されていることが分かる。Δxを小さくすると、xref±Δxの範囲内での直線性は高まるが、変換時間の分解能が相対的に低くなる。また、xref±Δxの電圧範囲外では総合誤差が悪化する。これは、パルス周回回路の電源電圧と単位時間当たりの周回数との関係が2次関数から外れることが1つの要因と考えられる。従って、xref±Δxの電圧範囲は、アナログ入力電圧Vinの電圧範囲に等しいか或いは若干広く設定することが好ましい。これによれば、基準電圧xrefが2.5Vの場合、例えばアナログ入力電圧Vinの電圧範囲が1.9V~3.1VであればΔxを0.6Vよりも若干大きく設定し、アナログ入力電圧Vinの電圧範囲が1.9V~3.5Vまたは1.5V~3.1VであればΔxを1.0Vよりも若干大きく設定すればよい。なお、Δxは負の値であってもよく、例えば設定電圧Vsetを3.1VΔx=0.6Vとすることに替えて、設定電圧Vsetを1.9VΔx=-0.6Vとしてもよい。以上説明したように、本実施形態のA/D変換回路1は、規定電圧線6Vccとグランド線80Vとの間に信号入力線7Vinを挟んで縦積みされた第1、第2パルス周回回路2、3と、規定電圧線6Vccとグランド線80Vとの間に設定電圧線9Vsetを挟んで縦積みされた第3、第4パルス周回回路4、5と、第1、第2パルス周回回路2、3の周回数差をカウントする第1カウンタ20と、第3、第4パルス周回回路4、5の周回数差をカウントする第2カウンタ21とを備えている。この構成で、パルス周回回路2~5にスタートパルスSPを一斉に付与した後、第2カウンタ21が規定値Yをカウントした時点での第1カウンタ20のカウント値パルス周回数の差分値とラッチエンコーダ14、15のパルス位置の差分値とを上位ビットと下位ビットとしたデータが、基準電圧Vrefから見たアナログ入力電圧VinのA/D変換データとなる。このA/D変換回路1は、少なくとも基準電圧xref±Δxxref=Vcc/2、Δx=Vset-xrefの電圧範囲内において、非常に良好な直線性を持ち、広範な温度変化にかかわらず良好な直線性を維持して高い変換精度を持つ。センサ等の動作用電源電圧に規定電圧Vccを用いれば、その中央値である基準電圧VrefVcc/2を中心とする±Δxの電圧範囲で高精度のA/D変換データが得られるので、温度補償範囲が高電圧側または低電圧側に偏っていた従来のものと異なり、センサ信号のA/D変換などに好適となる。また、パルス周回回路の温度特性が0となるγ点を利用しないので、工場等でのγ点の測定が不要になる。系統A、Bにラッチエンコーダ14、15を備え、第1、第2パルス周回回路2、3を周回する1周に満たないパルス信号の移動量を位置データとして検出し、A/D変換データの下位ビットとして用いた。これにより、パルス周回回路2、3を構成する反転回路の数に応じて一層高い分解能が得られる。なお、ラッチエンコーダ14、15は、必要に応じて設ければよい。本実施形態のA/D変換回路1は、4系統のパルス周回回路2~5の特性が揃っていることを利用して温度特性を相殺しているので、半導体集積回路装置の素子レイアウトについて下記の点に配慮した設計を行うことが望ましい。14系統のパルス周回回路2~5を同一の半導体チップ上に互いに近接して配置する。この配置によれば、反転回路Na~Nxの温度がほぼ等しくなり、温度特性が相殺される。24系統のパルス周回回路2~5を同一形状同一寸法に配置する。この配置によれば反転回路Na~Nxの特性が等しくなり、温度特性が良好に相殺される。34系統のパルス周回回路2~5を同一方向に配置する。この配置によれば、半導体プロセスでのできばえが同じになり、温度特性が良好に相殺される。44系統のパルス周回回路2~5のサイズをできるだけ大きくする。これにより、半導体プロセスでの寸法ばらつきが相対的に小さくなり、温度特性が良好に相殺される。5第1、第2カウンタ20、21、コンパレータ22などの周辺回路も、同一チップ上でパルス周回回路2~5の近くに配置する。この配置によれば、配線に伴う寄生容量を低減でき、信号遅延に基づく誤動作を回避することができる。第2の実施形態図9は、第1の実施形態に対して第1パルス周回回路2と第3パルス周回回路4への電源電圧の付与形態を変更した第2の実施形態を示している。ラッチエンコーダ14、15は設けられていない設けてもよい。このA/D変換回路41は、パルス周回回路2、4、入力レベルシフト回路10などを構成するNチャネル型MOSトランジスタのバックゲートを基板電位グランド以外には接続できない構成に対し有用である。第1増幅回路42は、オペアンプ42aと抵抗42b、42cからなる反転増幅回路であり、アナログ入力電圧Vinと基準電圧Vrefを入力し、11式で示す電圧を出力する。第1パルス周回回路2の反転回路Na~Nxは、第1の実施形態と異なり第1増幅回路42の出力線とグランド線8とから電圧の供給を受ける。第1増幅回路42の出力電圧=Vref-Vin-Vref...11第2増幅回路43は、オペアンプ43aと抵抗43b、43cから構成されており、設定電圧Vsetと基準電圧Vrefを入力し、12式で示す電圧を出力する。第3パルス周回回路4の反転回路Na~Nxは、第1の実施形態と異なり第2増幅回路43の出力線とグランド線8とから電圧の供給を受ける。第2増幅回路43の出力電圧=Vref-Vset-Vref...12第2パルス周回回路3と第4パルス周回回路5の接続形態は、第1の実施形態と同様である。以上の構成により、パルス周回回路2~5の低電位側に位置するNチャネルMOSトランジスタのソースとバックゲートは全てグランド電位に接続される。また、パルス周回回路2~5の反転回路NANDゲートNaの前には入力レベルシフト回路11が設けられており、パルス周回回路2~5の反転回路Nxの後には出力レベルシフト回路13が設けられている。この構成によれば、第1の実施形態と同様に、系統Bのパルス周回回路3の電源電圧がΔxABだけ増加したときに系統Aのパルス周回回路2の電源電圧がΔxABだけ減少し、系統Dのパルス周回回路5の電源電圧がΔxだけ増加したときに系統Cのパルス周回回路4の電源電圧がΔxだけ減少する関係を持つ。従って、第1の実施形態と同様にして10式に従ってA/D変換データDTが得られ、第1の実施形態と同様の作用、効果が得られる。MOSトランジスタは、基板バイアス効果によりバックゲートとの電位差が特性に影響する。第1の実施形態では、第1パルス周回回路2と第3パルス周回回路4を構成するトランジスタの各端子はグランド電位から離れ、第2パルス周回回路3と第4パルス周回回路5を構成するトランジスタの端子はグランド電位に近い。このため、バックゲートを基板電位グランド以外には接続できない場合において、対をなす両トランジスタ間に特性差が生じ易い。これに対し、本実施形態では、第1ないし第4パルス周回回路2~5を構成する各トランジスタの端子は揃ってグランド電位に近付くため、両トランジスタに特性差が生じにくく、一層高精度のA/D変換データが得られる。なお、第1の実施形態では、第1パルス周回回路2と第2パルス周回回路3が規定電圧線6とグランド線8との間に信号入力線7を挟んで縦積みされ、第3パルス周回回路4と第4パルス周回回路5が規定電圧線6とグランド線8との間に設定電圧線9を挟んで縦積みされた構成であった。このため、基準電圧xrefは必然的にVcc/2となる。これに対し、本実施形態ではこのような制約はないため、基準電圧xrefはVcc/2に限られず、パルス周回回路2~5の特性が2次近似できる電圧であればよい。第3の実施形態図10は、第1の実施形態に対してコンパレータの構成を変更した第3の実施形態を示している。ラッチエンコーダ14、15は設けられていない設けてもよい。このA/D変換回路51は、第2カウンタ21が出力する差分値Aとプリセット値である比較基準値Bとを比較するコンパレータ52を備えている。第2カウンタ21のプリセットデータは全ビット0Lレベルに設定されており、リセットパルスRPが入力されると、カウント値の全ビットが0にリセットされる。第1ないし第4パルス周回回路2~5にスタートパルスSPを与えるのに先立って、コンパレータ52に対し比較基準値として規定値Yを与える。コンパレータ52の出力が反転した時に変換データ出力処理信号Saを出力する。図11は、コンパレータ52の回路構成を示している。4ビットの構成を示すが、実際には第2カウンタ21のビット数の構成が用いられる。比較基準値B3MSB~B0LSBは、インバータ52aにより反転された後、第2カウンタ21の出力値A3MSB~A0LSBとともに各ビットが対をなしてNORゲート52bおよびNANDゲート52cに入力される。A0とB0は、NORゲート52bのみに入力される。A0とB0が入力されるNORゲート52bの出力と、A1とB1が入力されるNANDゲート52cの出力は、NANDゲート52dに入力される。A1とB1が入力されるNORゲート52bの出力はインバータ52eにより反転され、NANDゲート52dの出力とともにNANDゲート52fに入力される。A2とB2が入力されるNANDゲート52cの出力は、NANDゲート52fの出力とともにNANDゲート52gに入力される。NANDゲート52h~52jも同様となる。NANDゲート52jの出力は、インバータ52kとANDゲート52lを介して比較結果信号となる。第2カウンタ21から入力される比較開始信号は、偶数個のインバータ52mを通してANDゲート52lの一端子に入力され、さらに偶数個のインバータ52nを通して比較完了信号として出力される。インバータ52mのゲート遅延時間は、上記比較回路の遅延時間よりも長くなるように設定されている。コンパレータ52は、Hレベルの比較開始信号が入力されてから上記ゲート遅延時間が経過した時にANDゲート52lを開く。このとき、第2カウンタ21の出力値A≧比較基準値Bであれば、Hレベルの比較結果信号を出力する。これにより、図10に示すRSフリップフロップ23がセットされ、Hレベルの変換データ出力処理信号Saひいては変換終了信号が出力される。なお、第1の実施形態と同様に、カウンタ21の出力値の変化が速く、コンパレータ52で判定漏れが発生する虞がある場合には、カウンタ21の出力値の下位ビット側を判定に使わないことも考えられる。以上述べた本実施形態によっても、第1の実施形態と同様の作用および効果が得られる。第4、5、6の実施形態図12、図13、図14は、それぞれ第4、第5、第6の実施形態に係るA/D変換回路61、62、63を示している。これらは、第1の実施形態に対しカウンタの構成を異にしている。A/D変換回路61、62、63は、系統A、Bの第1カウンタ20に替えて、第1、第2パルス周回回路2、3それぞれに対するカウンタ64、65を備えている。対をなすカウンタ64、65は、ラッチ66、67および減算器68を伴い、例えば14ビットの第2種類のアップダウンカウンタをなしている。リセットパルスRPが入力されるとカウント値を0にリセットし、第1パルス周回回路2と第2パルス周回回路3の出力信号によりそれぞれアップカウントする。カウンタ64、65の出力値は、Hレベルの変換データ出力処理信号Saによってラッチ66、67に保持される。ラッチ66、67に保持された周回数データが上位14ビットとなり、ラッチエンコーダ14、15から出力される位置データが下位4ビットとなる。減算器68は、系統Bの周回数位置データから系統Aの周回数位置データを減算して18ビットのA/D変換データDTを得る。この減算はクロックパルスCLKに同期して行われる。ラッチエンコーダ14、15は、必要に応じて設ければよい。図12、図13に示すA/D変換回路61、62の系統C、Dは、それぞれ図1、図10に示した構成と同一である。図12において、第2カウンタ21とコンパレータ22との間の確定完了信号比較開始信号と確定解除信号比較完了信号は省略されている。図14に示すA/D変換回路63の系統C、Dは、系統A、Bと同様に、第2カウンタ21に替えて、第3、第4パルス周回回路4、5それぞれに対するカウンタ69、70を備えている。対をなすカウンタ69、70は、ラッチ71、72および減算器73を伴い第2種類のアップカウンタをなしている。リセットパルスRPが入力されるとカウント値を0にリセットし、第3パルス周回回路4と第4パルス周回回路5の出力信号によりそれぞれアップカウントする。カウンタ69、70の出力値は、クロックパルスCLKに同期してラッチ71、72に保持される。減算器73は、系統Dの周回数データから系統Cの周回数データを減算して周回数差データを得る。この減算もクロックパルスCLKに同期して行われる。コンパレータ52は、周回数差データAとプリセット値である比較基準値B規定値Yとを比較する。RSフリップフロップ74は、図1などに示すRSフリップフロップ23と異なり、クロックパルスCLKに同期してセット、リセット動作を行う。第4、第5、第6の実施形態によれば、汎用のアップカウンタ64、65、69、70を利用することができる。系統C、Dにカウンタ69、70を採用したA/D変換回路63において、カウンタ69、70自体は全てのエッジを捉えてカウントするのでカウント漏れはない。しかし、コンパレータ52で比較処理をする前に減算器73による減算処理をする必要があり、その分だけ比較処理が遅れ、A/D変換誤差になる場合が生じ得る。一方、系統A、Bに汎用のアップカウンタ64、65を採用したA/D変換回路61、62においては、減算器68による減算を変換終了時に1回だけ行えばよい。そのため、A/D変換回路61、62は、次のA/D変換を開始した後に減算処理をすることもできるので、汎用のアップカウンタ64、65を利用しながら高精度のA/D変換データを得ることができる。第7の実施形態第7の実施形態について図15および図16を参照しながら説明する。図15に示すA/D変換回路81は、第3、第4パルス周回回路4、5において、下位プリセット値により指定された互いに同位置の反転回路Na、Nb、...からパルス信号を取り出し、レベル変換した上で第2カウンタ21のカウントダウン入力端子、カウントアップ入力端子に出力するレベルシフトマルチプレクサ82、83を備えている。ORゲート85は、下位プリセット値が2進数で000でないときに繰り上げ値1を出力し、加算器86は、上位プリセット値と繰り上げ値とを加算して第2カウンタ21に入力する。図16は、第3、第4パルス周回回路4、5を下位プリセット値と対応付けて示している。3ビットの構成を示すが、実際にはさらに多くのビット数が用いられる。パルス周回回路4、5は、NANDゲートNaとインバータNb、Nc、...を含めた全反転回路の数を奇数個とすることにより発振させている。この例では9個の反転回路Na、...、Ni=Nxを有しているので、3ビット構成では8個の反転回路しか選択できないことになる。そこで、最初に位置するNANDゲートNaの出力位置を2進数で001とし、インバータNbの出力位置を010とし、以下同様にしてインバータNhの出力位置を111とし、最後に位置するインバータNiの出力位置を000とし、それらの中央に位置するインバータNdとNeの出力位置をともに100と定義している。実際の設計では、インバータNdとNeの何れか一方を出力位置100とすればよい。図16において、3ビットの位置データ下位プリセット値の下段には、参考値として9個の反転回路Na、...、Niの正確な位置1/9=0.111、2/9=0.222、...、8/9=0.889、9/9=1を示している。さらに、その下段には、上記定義した3ビットの位置データの値を示している。一例として、規定値Yを500.7とすれば、上位プリセット値として50011は繰り上げ値=501を第2カウンタ21にプリセットし、下位プリセット値として0.7に近い位置データ1010.667または1100.778を設定すればよい。つまり、スタートパルスSPが与えられて反転回路Naから周回を開始したパルス信号は、パルス周回回路4、5を0.7周して反転回路NfまたはNgの位置から取り出されて第2カウンタ21に入力される。それ以降のパルス信号は、当該取り出し位置を起点として500周の周回を繰り返す。本実施形態のように、第3、第4パルス周回回路4、5において、下位プリセット値により指定された位置からパルス信号を取り出すと、規定値YつまりA/D変換時間を増やすことなく分解能を高めることができる。また、変換制御回路37が動作遅延を有するためにその分だけ変換データ出力処理信号Saの出力が遅れる場合には、下位プリセット値により規定値Yを減らす向きに調整することにより、当該遅延による変換精度の低下を未然に防止することができる。ところで、本実施形態では、ANDゲート36と第1、第2パルス周回回路2、3の入力レベルシフト回路10、11との間に、第2カウンタ21とコンパレータ22とRSフリップフロップ23の遅延時間に相当する時間だけスタートパルスSPを遅延させるインバータ84遅延回路を備えている。これにより、第3パルス周回回路4におけるパルス信号の周回数と第4パルス周回回路5におけるパルス信号の周回数との差が規定値Yに達した時点から変換データ出力処理信号Saが出力されるまでの遅延時間分だけ、第3、第4パルス周回回路4、5の周回動作の開始に対し、第1、第2パルス周回回路2、3の周回動作の開始を遅延させることができる。その結果、変換制御回路37の動作遅延に起因して、第1、第2パルス周回回路2、3におけるパルス周回数が本来の値よりも増えることを防止でき、より高精度のA/D変換データが得られる。なお、本実施形態では、下位プリセット値を利用可能な構成と、遅延回路としてインバータ84を設けた構成とをともに備えたが、少なくとも一方を備える構成であってもよい。第8の実施形態第8の実施形態について、図17ないし図19を参照しながら説明する。本実施形態は、TAD方式のA/D変換回路の特徴を利用して、入力インターフェイスが有するオペアンプのオフセット電圧をキャンセルする技術である。図17および図18は、それぞれA/D変換回路に対してアナログ入力電圧Vinと設定電圧Vsetを出力する入力インターフェイス91、92を示している。これら入力インターフェイス91、92は、A/D変換回路93と同じ半導体集積回路装置に形成されている。A/D変換回路93は、上述した或いは後述する何れかのA/D変換回路の構成に加え、1回のA/D変換期間のうちの前半の期間と後半の期間とを区別する1/2周期信号Sh切替信号を生成し出力する。センサ等からの入力電圧Vsは、電源電圧範囲である0VからVcc5Vまでの範囲内で変化する信号電圧である。図17において、オペアンプ94は、Vcc/22.5Vの電圧を基準として入力電圧Vsを-k1倍0<k1<1に増幅し、アナログ入力電圧Vinを得る。非反転入力端子には、規定電圧Vccを同一抵抗値を持つ抵抗95、96で分圧して得た電圧Vcc/2が与えられ、反転入力端子には、ゲインを決める抵抗97、98が接続されている。抵抗97の抵抗値は、抵抗98の抵抗値よりも大きく設定されている。オペアンプ99は、規定電圧Vccを異なる抵抗値を持つ抵抗100、101で分圧して得た設定電圧Vsetを出力する。図18において、オペアンプ102は、規定電圧Vccを同一抵抗値を持つ抵抗95、96で分圧して得た電圧Vcc/2を出力する。オペアンプ103は、電圧Vcc/2を基準として抵抗104、105で分圧された入力電圧Vsをアナログ入力電圧Vinとして出力する。つまり、Vcc/2の電圧を基準として入力電圧Vsをk2倍0<k2<1に増幅してアナログ入力電圧Vinを得る。図19は、上述したオペアンプ94、99、102、103の構成を示している。このオペアンプは、差動対回路部106、出力回路部107、入力切替回路108、出力切替回路109、負荷回路部110、トランジスタ111定電流回路部および位相補償回路部112を備えている。差動対回路部106は、第1トランジスタ106aと第2トランジスタ106bから構成され、トランジスタ111を介して定電流が供給されている。出力回路部107は、差動対回路部106の後段に位置し、バイアス電圧が与えられたトランジスタ107aと、差動対回路部106の出力電圧が入力されるトランジスタ107bとから構成されている。負荷回路部110は、トランジスタ110a、110bから構成されている。入力切替回路108は、4つのアナログスイッチ108a~108dから構成され、1/2周期信号Shと当該信号Shをインバータ113で反転した信号に応じて、非反転入力端子、反転入力端子への入力電圧をそれぞれ第1、第2トランジスタ106a、106bまたは第2、第1トランジスタ106b、106aに出力する。出力切替回路109は、4つのアナログスイッチ109a~109dから構成され、1/2周期信号Shとその反転信号に応じて、第1トランジスタ106aまたは第2トランジスタ106bの出力電圧を出力回路部107に出力する。1/2周期信号ShがHレベルのときは、アナログスイッチ108a、108b、109a、109bがオン、アナログスイッチ108c、108d、109c、109dがオフとなり、1/2周期信号ShがLレベルのときはこの逆となる。つまり、1/2周期信号Shのレベルが反転すると、出力回路部107に対する差動対回路部106の第1、第2トランジスタ106a、106bおよび負荷回路部110のトランジスタ110a、110bの接続形態が逆になるので、オペアンプのオフセット電圧の向き正負が逆になる。一方、TAD方式のA/D変換回路93は、A/D変換期間中、パルス周回回路2、3に印加される電圧Vcc-Vin、Vinの大きさおよびパルス周回回路4、5に印加される電圧Vcc-Vset、Vsetの大きさに応じて、パルス周回回路2~5におけるパルス周回速度が変化する。従って、A/D変換回路93は、A/D変換期間におけるアナログ入力電圧Vinの平均値と設定電圧Vsetの平均値に対するA/D変換データを得ていることになる。そこで、A/D変換の1周期のうち前半1/2の期間と後半1/2の期間とで1/2周期信号Shのレベルを反転し、オペアンプ94、99、102、103のオフセット電圧の向きを反転させる。これにより、A/D変換の1周期に亘るアナログ入力電圧Vinと設定電圧Vsetに含まれるオフセット電圧の平均値が0となり、オペアンプのオフセット電圧がキャンセルされた高精度のA/D変換データを得ることができる。なお、A/D変換周期の中央時点で1/2周期信号Shのレベルを反転するのに先立って、スタートパルスSPを一旦Lレベルに戻してA/D変換回路93のパルス周回動作を停止させ、1/2周期信号Shのレベル反転後、安定時間を待ってから再びスタートパルスSPをHレベルに戻してパルス周回動作を再開させることが好ましい。本実施形態によるオペアンプのオフセット補償は、A/D変換回路93の持つパルス周回動作における電圧平均化特性を利用しているので、前半期間終了時の周回データを保持するサンプルホールド回路や、前半期間の周回データと後半期間の周回データとを加算する加算回路が不要となる。第9の実施形態A/D変換回路のホールセンサへの適用例である第9の実施形態について図20を参照しながら説明する。ホールセンサ114は、ホール素子115、切替回路116および差動増幅回路117を備えている。A/D変換回路93は、上述した或いは後述する何れかのA/D変換回路であり、ホール素子115から出力されて差動増幅回路117で増幅されたホール電圧VHをA/D変換する。A/D変換回路93は、上述した1/2周期信号Sh切替信号を生成し出力する。ホール素子115は、一対をなす端子対115a、115bと他の一対をなす端子対115c、115dを備えている。ホール素子115は、制御電流Icで定電流駆動され、磁気-電気変換特性に従って制御電流Icと磁束密度Bに比例したホール電圧VHを出力する。切替回路116は、1/2周期信号Shに応じてホール素子115に制御電流Icを流す端子対と、1/2周期信号Shに応じてホール素子115から差動増幅回路117に与えるホール電圧VHを検出する端子対を切り替える。ホール素子115は、寄生抵抗によるブリッジ回路とも見なせるため、これに起因して出力にオフセット電圧を有している。そこで、A/D変換の1周期のうち前半1/2の期間と後半1/2の期間とで1/2周期信号Shのレベルを反転させる。このとき、切替回路116により制御電流Icを流す端子対と検出する端子対が入れ替わり、ホール素子115からの出力に含まれるオフセット電圧の極性が逆になる。例えば、前半1/2の期間で端子115aから端子115bへ電流を流しながら、端子115c、115dで検出し、後半1/2の期間では、端子位置を90°回転した位置関係である、端子115cから端子115dへ電流を流し、端子115b、115aで検出する。このとき、A/D変換の1周期のうち前半期間と後半期間とで出力に含まれるホール電圧VHは同一極性となるが、出力に含まれるオフセット電圧は逆極性となり、A/D変換の1周期に亘るオフセット電圧の平均値は0になる。従って、差動増幅回路117で増幅されたホール電圧VHをA/D変換回路93によりA/D変換すれば、第8の実施形態と同様にサンプルホールド回路や加算回路を用いることなく、前半期間と後半期間の加算ができるのでオフセット電圧がキャンセルされた高精度のA/D変換データを得ることができる。本実施形態も、A/D変換周期の中央時点で1/2周期信号Shのレベルを反転するのに先立って、スタートパルスSPを一旦Lレベルに戻してA/D変換回路93のパルス周回動作を停止させ、1/2周期信号Shのレベル反転後、安定時間を待ってから再びスタートパルスSPをHレベルに戻してパルス周回動作を再開させることが好ましい。第10の実施形態第10の実施形態について、図21を参照しながら説明する。本実施形態は、本願のA/D変換回路の特徴を利用して、レシオメトリックなA/D変換システムを構成する技術である。A/D変換回路93は、上述した或いは後述する何れかのA/D変換回路である。図21に示す入力インターフェイス118は、例えばハーフブリッジ構成を持つ圧力センサ119の歪ゲージ抵抗119a、119b抵抗値R1、R2から被変換電圧検出物理量に応じた規定電圧Vccの分圧電圧を入力し、バッファとしてのオペアンプ103を通してアナログ入力電圧Vinとしている。歪ゲージ抵抗119a、119bは規定電圧Vccを分圧しており、アナログ入力電圧Vinは規定電圧Vccに比例したレシオメトリックな電圧R2/R1R2×Vccとなる。これに対して、入力インターフェイス118では、抵抗100、101抵抗値R3、R4で規定電圧Vccを分圧し、設定電圧Vsetが規定電圧Vccに比例したレシオメトリックな電圧R4/R3R4×Vccとなるようにしている。その結果、A/D変換回路93について、10式に示すΔxは、系統C、Dにおける設定電圧Vsetと基準電圧xref例えばVcc/2との差分電圧でありレシオメトリックな電圧となる。また、ΔxABは、系統A、Bにおけるアナログ入力電圧Vinと基準電圧xrefとの差分電圧であり同様にレシオメトリックな電圧となる。従って、A/D変換回路93は、10式から明らかなように、抵抗119a、119bなどをセンシング素子としているセンサ119の出力電圧をA/D変換する際、センサ119が有するレシオメトリックな特性を相殺して電源電圧規定電圧Vccの変動に影響されないA/D変換を行うことができる。第11の実施形態第11の実施形態について図22ないし図25を参照しながら説明する。本実施形態は、上述した各実施形態に対し、パルス周回回路として用いるリングディレイライン相互間の特性ばらつきに起因するA/D変換データへの影響を低減する技術である。本実施形態をはじめ、ばらつき低減に関する後述する各実施形態において、第1ないし第4パルス周回回路2~5は、これまで説明したように規定電圧線6、信号入力線7、設定電圧線9、第1、第2カウンタ20、21などとの間で固定化された接続をなす機能要素である。これに対し、第1ないし第4リングディレイラインa~dは、半導体集積回路装置のチップ半導体基板上に形成されたリング状の反転回路Na~Nxからなる実体要素である。第1ないし第4リングディレイラインa~dは、それぞれ第1ないし第4パルス周回回路2~5の何れとしても動作可能なように、周囲の回路との接続状態を変更可能に構成されている。なお、本実施形態において、対をなす第1、第2パルス周回回路2、3系統A、Bをまとめて第1変換部と言い、第3、第4パルス周回回路4、5系統C、Dをまとめて第2変換部と言う。図23は、切替回路が付加されたリングディレイラインa~dの構成を示している。この切替回路は、リングディレイラインa~dの位置、すなわち第1ないし第4パルス周回回路2~5に対する第1ないし第4リングディレイラインa~dの配置を切り替える。スイッチ121、122、123は、リングディレイラインa~dの高電位側電源線を規定電圧線6、信号入力線7、設定電圧線9の何れかに切り替えるスイッチである。スイッチ124、125、126は、リングディレイラインa~dの低電位側電源線を信号入力線7、設定電圧線9、グランド線8の何れかに切り替えるスイッチである。スイッチ127~130は、それぞれリングの先頭に位置する反転回路NANDゲートNaの一入力端を系統A~Dの入力レベルシフト回路10、11の何れかに切り替えるスイッチである。スイッチ131~134は、それぞれリングの最後に位置する反転回路インバータNi=Nxの出力端を系統A~Dの出力レベルシフト回路12、13の何れかに切り替えるスイッチである。これらのスイッチ121~134は、リングディレイラインa~dとともに同一チップ上に形成されたMOSトランジスタからなるアナログスイッチである。アナログスイッチのサイズは、抵抗値、抵抗値ばらつき、寄生容量による遅延への影響などを受けるため、最適化することが望ましい。第1の実施形態で説明したように、パルス周回回路2~5として用いられるリングディレイラインa~dは、近接した配置、同一形状同一寸法での配置、同一方向の配置、大きいサイズの採用などの工夫により相互の特性ばらつきを低減することができる。しかし、構成するトランジスタのばらつきやレイアウト上の寄生素子配線の抵抗、寄生容量を含むのばらつきを完全にゼロにすることは困難である。そのため、各リングディレイラインa~dの遅延特性にばらつきが生じる。図25は、このばらつきに起因するA/D変換値誤差を表している。図25aは、温度変化に対してA/D変換値誤差が全体として増減するオフセット温度特性を表しており、図25bは、温度変化に対してA/D変換値誤差の傾きが変化する感度温度特性を表している。一般に、これらオフセット温度特性と感度温度特性が同時に存在する。なお、オフセット温度特性と感度温度特性をゼロにしたとしても、リングディレイラインa~dの電圧-遅延特性の2次関数からのずれによる誤差は生じ得る図8参照。図22はA/D変換回路135の概略構成図であり、図24はリングディレイラインa~dの配置切り替え方法を示している。スタートパルスSPを与えてから第2カウンタ21等が規定値Yのカウントを完了するまでを1周期とし、1周期をリングディレイラインの数で割った時間すなわち1/4周期ごとの区間を第1区間ないし第4区間とする。切り替えをしない場合にはA/D変換の1周期はA/D変換時間TADに等しいが、切り替えをするとカウントの停止、切り替え動作などの余分な時間を生ずるため、A/D変換の1周期はその分だけA/D変換時間TADよりも長くなる。変換制御回路136は、第1ないし第4リングディレイラインa~dがそれぞれ第1ないし第4パルス周回回路2~5として等時間=TAD/4ずつ動作するように、1/4周期毎にその接続状態を切り替える。ここでは、図24に示すようにリングディレイラインa~dをパルス周回回路2~5に対し順次ローテーションさせているが、リングディレイラインa~dが1/4周期ずつ異なるパルス周回回路として動作するように位置を順次切り替えれば、ローテーション回転以外の配置切り替え方法でもよい。具体的には、変換制御回路136は、カウンタ20、21等のカウントを停止させた上で位置切替信号を出力し、スイッチ121~134を切り替えてリングディレイラインa~dの位置をパルス周回回路2~5に対し1ずつずらす。その後、安定化時間を経てカウント再開信号を出力する。1/4周期の区間が終了すると、第2変換部から区間終了信号が出力されるので、変換制御回路136は、再びカウントを停止させて位置切替信号を出力する。これを第1区間から第4区間まで繰り返す。ここではカウントを停止させたが、パルス周回動作を停止させてもよい。続いて、第1の実施形態で示した図7を参照しながら位置切替の作用を説明する。第4パルス周回回路5として動作するリングディレイラインには電源電圧x=設定電圧Vsetが印加され、第3パルス周回回路4として動作するリングディレイラインには電源電圧x′=Vcc-Vsetが印加される。その結果、基準電圧xrefに対し常に1式と2式が成り立つ。x=xrefΔx...1:再出x′=xref-Δx...2:再出すなわち、系統Dの第4パルス周回回路5として動作するリングディレイラインの電源電圧がΔxだけ増加したとき、系統Cの第3パルス周回回路4として動作するリングディレイラインの電源電圧がΔxだけ減少し、系統Cと系統Dのリングディレイラインへの電源電圧が等しくなったときの電圧が基準電圧xrefとなる。4系統のリングディレイラインa~dの特性が微妙に異なるものと考え、A/D変換の1周期の間にリングディレイラインa~dを第4パルス周回回路5として1/4単位時間ずつ動作させた場合、リングディレイラインの特性は13式に示す2次関数で近似できる。yは、系統Dの第4パルス周回回路5に電源電圧xを印加したときの単位時間当たりの周回数である。y=1/4×A1Δx2B1ΔxyrefA2Δx2B2ΔxyrefA3Δx2B3ΔxyrefA4Δx2B4Δxyref...13ここで、係数A1~A4はΔxに対する2次係数、係数B1~B4はΔxに対する1次係数であり、それぞれ14a~14d、15a~15d式で表せる。また、A1、B1の1はリングディレイラインaを、A2、B2の2はリングディレイラインbを表し、以下同様にリングディレイラインc、dも表すものとする。α21~α24、β21~β24は温度t°Cに対する2次係数、α11~α14、β11~β14は温度t°Cに対する1次係数であり、3次以上の項は十分小さく無視できるものとする。また、a1~a4、b1~b4は25°Cの時のΔxに対する係数である。ここでは基準温度を25°Cとしたが、任意の基準温度に変更が可能である。A1=a11α11t-25α21t-252...14aA2=a21α12t-25α22t-252...14bA3=a31α13t-25α23t-252...14cA4=a41α14t-25α24t-252...14dB1=a11β11t-25β21t-252...15aB2=a21β12t-25β22t-252...15bB3=a31β13t-25β23t-252...15cB4=a41β14t-25β24t-252...15d同様に、リングディレイラインa~dを第3パルス周回回路として1/4単位時間ずつ動作させた場合、リングディレイラインの特性は16式に示す2次関数で近似できる。y′は、系統Cの第3パルス周回回路4に電源電圧x′を印加したときの単位時間当たりの周回数である。y′=1/4×A1-Δx2B1-ΔxyrefA2-Δx2B2-ΔxyrefA3-Δx2B3-ΔxyrefA4-Δx2B4-Δxyref...1613式、16式より次の17式が成り立つ。y-y′=1/2×B1B2B3B4Δx...17この17式によれば、系統Dと系統Cの単位時間当たりの周回数差y-y′には、電圧変化Δxに対する非直線性成分である2次係数A1~A4の項がなくなっており、良好な直線性が確保されていることが分かる。また、γ点既述における周回数y0とも無関係となる。系統Aの第1パルス周回回路2および系統Bの第2パルス周回回路3も系統Cおよび系統Dと同様な構成を備えているので、AD変換データの直線性は同様に良好となる。第3、第4パルス周回回路4、5として動作するリングディレイラインの周回数差がYとなる時間TADA/D変換時間は18式で表せる。TAD=Y/y-y′=Y/1/2B1B2B3B4Δx...18一方、第1、第2パルス周回回路2、3として動作するリングディレイラインについても、系統Bの第2パルス周回回路3として動作するリングディレイラインの電源電圧がΔxABだけ増加したとき、系統Aの第1パルス周回回路2として動作するリングディレイラインの電源電圧がΔxABだけ減少し、系統Aと系統Bのパルス周回回路2、3への電源電圧が等しくなったときの電圧がxrefとなる。従って、設定電圧Vsetに替えてアナログ入力電圧Vinを用いる点を除き、系統C、Dと同様に17式が成立する。リングディレイラインa~dに同時にパルス周回動作を開始させたとき、時間TADの経過時における第1、第2パルス周回回路2、3として動作するリングディレイラインの周回数差YABは19式で表せる。ΔxABは、系統A、Bにおけるアナログ入力電圧Vinと基準電圧xrefとの差分電圧Vin-xrefである。YAB=1/2B1B2B3B4ΔxABTAD=ΔxAB/Δx×Y...19この19式は、温度特性を有している係数A1~A4、B1~B4がなくなった数式となっており、得られたA/D変換データYABに温度特性がないことを示している。すなわち、第3、第4パルス周回回路4、5として動作するリングディレイラインの単位時間当たりの周回数差y-y′が規定値Yとなる時点を検出し、その時点での第1、第2パルス周回回路として動作するリングディレイラインの周回数差YABを取得すると、温度依存性のないA/D変換データを得られることを意味している。本実施形態によれば、A/D変換の1周期内で、第1ないし第4リングディレイラインa~dがそれぞれ第1ないし第4パルス周回回路2~5の各位置で同一時間ずつ動作するので、リングディレイラインa~dの特性にばらつきが存在しても、各配置での特性が平均化され、オフセット温度特性および感度温度特性を低減することができる。また、1周期をリングディレイラインの個数×Mで割った時間すなわち1/4M周期ごとの区間に分け、1回のA/D変換期間中に上述したローテーション4回の切替動作をM回M=1、2、...繰り返してもよい。このように区間数を増やすことにより一層高い平均化効果が得られる。第12の実施形態第12の実施形態について図26ないし図31を参照しながら説明する。本願では図28からも分かるようにA/D変換時間とサンプリング周期を一致させているため、A/D変換時間の逆数がサンプリング周波数となる。このことは他の実施形態においても同様である。上述したTAD方式のA/D変換回路は、変換時間内において積分効果すなわち移動平均によるフィルタ効果を有している。そのため、アナログ入力電圧Vinを所定のサンプリング周波数例えば1MHzで繰り返しA/D変換する場合、例えばサンプリング周波数の1/10以上の周波数で減衰傾向フィルタ効果が見られる図31a参照。このフィルタ効果は、アンチエイリアシングフィルタの不要化または簡略化に貢献すると期待される。なお、図31はフィルタ効果を見積もったものである。一方、上述した各A/D変換回路は、温度変化による変換誤差を低減するため、従来技術のように一定時間だけ周回動作を行うのではなく、系統C、Dに設定電圧Vsetを与えて第3、第4パルス周回回路4、5のパルス周回数の差が規定値Yになるまで周回動作を行っている。このため、A/D変換時間は温度によって変化する。そこで、一定周波数で繰り返しA/D変換をする場合、アナログ入力電圧Vinの範囲、設定電圧Vsetおよび温度変化範囲に基づいて最長のA/D変換時間を予測し、その時間よりも長い変換周期を設定している。しかし、このようにして一定のサンプリング周波数でA/D変換を実行すると、各変換周期においてA/D変換が実行されない期間が生じ、A/D変換処理の相互間に待ち時間切れ目ができる。A/D変換の1周期を第1区間から第4区間に分け、各区間ごとに第1ないし第4パルス周回回路2~5に対する第1ないし第4リングディレイラインa~dの配置を切り替える場合でも、区間の相互間に単なる配置の切り替え時間よりも長い待ち時間切れ目ができる。この切れ目ではA/D変換過程の移動平均動作が中断するので、A/D変換回路が有する上記フィルタ効果の低下が生じる。図31aにおいて、楕円で囲んだ部分で減衰量絶対値が低下している。本実施形態のA/D変換回路141、142は、各変換周期において切れ目が生じないようにつまり絶えず移動平均動作が実行されるように、第1カウンタ20と第2カウンタ21を2組備え、各変換周期において2つのA/D変換を互いにずらしたタイミングで並行して実行する。また、第11の実施形態のようにA/D変換の1周期を第1区間から第4区間に分け、第1ないし第4リングディレイラインa~dの配置を切り替える。切り替え後は、安定化時間を待って次の動作に移行する。図26、図27は、A/D変換回路141、142の全体構成図である。両構成の違いは、ラッチエンコーダ14、15とそれに付随する要素の有無である。A/D変換回路142は、A/D変換回路141に対し周回パルスの位置データを除いた動作となるので、ここでは図26の構成について説明する。A/D変換回路141は、第1、第2パルス周回回路2、3系統A、Bを含む第1変換部、第3、第4パルス周回回路4、5系統C、Dを含む第2変換部、タイミング制御回路143およびA/D値ラッチ144から構成されている。外部からA/D変換回路141に入力される信号は、リセットパルスRP、スタートパルスSP、外部クロックである。図中、第1変換部と第2変換部の内部において、パルス周回回路2~5の具体的構成、レベルシフト回路10~13、16、17およびタイミング制御回路143からの各種信号線は省略されている。並行してA/D変換を実行できるように、第1変換部と第2変換部は、それぞれ2つの第1カウンタ20a、20bと2つの第2カウンタ21a、21bを備えている。これらのカウンタ20a、20b、21a、21bの構成は、図4に示す構成と同じである。以下の説明では、対をなして動作する第1カウンタ20aと第2カウンタ21aをまとめてカウンタAと称し、第1カウンタ20bと第2カウンタ21bをまとめてカウンタBと称することがある。第1変換部において、第1カウンタ20a、20bのカウントアップ入力端子には、第2パルス周回回路3の出力信号が出力レベルシフト回路図示せずを介して入力され、カウントダウン入力端子には、第1パルス周回回路2の出力信号が出力レベルシフト回路図示せずを介して入力される。第1カウンタ20a、20bのストップ端子、ストップ解除端子、プリセット端子には、それぞれタイミング制御回路143から出力されるストップ信号A、B、ストップ解除信号A、B、リセット信号A、Bが入力される。タイミング制御回路143からラッチエンコーダ用ラッチ信号が出力されると、減算器19は、ラッチエンコーダ15が出力する位置データからラッチエンコーダ14が出力する位置データを減算し、記憶手段であるメモリ147はこの減算値を記憶する。メモリ147に記憶されるデータ数は、A/D変換の1周期が4区間からなる場合図28参照は12個、A/D変換の1周期が8区間からなる場合図30参照は24個である。メモリ147に替えてラッチその他の記憶回路で構成してもよい。タイミング制御回路143から積算開始信号が出力されると、加算器145は、カウンタ20a、20bが出力するカウント値を加算し、上位ビットラッチ146に出力する。端数積算回路148は、メモリ147に記憶されている位置データに基づく積算演算をして上位ビット周回数データへの繰り上がり正の値、あるいは繰り下がり負の値分と下位ビットを求める。加算器149は、上位ビットラッチ146の周回数データと端数積算回路148からの繰り上がり正の値、あるいは繰り下がり負の値分とを加算してA/D変換データの上位14ビットとし、端数積算回路148からの下位ビットをA/D変換データの下位4ビットとする。この18ビットのA/D変換データは、変換終了信号によりA/D値ラッチ144に保持される。一方、第2変換部には、第2カウンタ21a、21bに対応してコンパレータ22a、22bおよびRSフリップフロップ23a、23bが設けられている。コンパレータ22a、22bから全ビット0を示すHレベルの比較結果信号が出力されると、RSフリップフロップ23a、23bはセットされ、それらのQ出力から変換データ出力処理信号に相当するHレベルの区間終了信号A、Bを出力する。第2カウンタ21a、21bのプリセット端子とRSフリップフロップ23a、23bのリセット端子には、それぞれタイミング制御回路143から出力されるプリセット兼リセット信号A、Bが入力される。待機時間ラッチ150は、タイミング制御回路143から待機時間ラッチ信号が出力されると、その時の第2カウンタ21aの出力値を保持する。第2カウンタ21bは、プリセット兼リセット信号Bに対応して、待機時間ラッチ150に保持されたカウント値の全ビットを反転回路151により反転した上でプリセットする。一方、第2カウンタ21aは、プリセット兼リセット信号Aに対応して図示しないROMに設定された値規定値Yの1/4の値または全ビット1のデータをプリセットする。次に、作用について図28ないし図31を参照しながら説明する。図28は、A/D変換の概略的なタイミングチャートを示している。A/D変換の1周期は、1/4周期幅を持つ第1区間から第4区間に分けられる。各区間は、第11の実施形態と同様に、それぞれ第1ないし第4パルス周回回路2~5に対する第1ないし第4リングディレイラインa~dの配置が異なる。リングディレイラインa~dは、それぞれパルス周回回路2~5として等時間ずつ動作する。この区間の切り替えは、一定周期を持つ外部クロックの立ち上がりに同期して行われる。各区間の幅すなわち外部クロックの周期は、上述したように、想定される最長のA/D変換時間よりも長く設定された変換周期の1/4、すなわち1回のA/D変換で第2カウンタ21aが実際に規定値Y/4をカウントしている時間TAD/4よりも長くなるように設定されている。従って、1区間は、TAD/4の時間幅を持ちカウンタ21aが系統C、Dからの周回パルスを規定値Y/4だけアップダウンカウントする計測時間と、残りの待機時間との和となる。第2カウンタ21aは、待機時間においても系統C、Dからの周回パルスをアップダウンカウントし、その待機時間の計測を行う。待機時間は温度変化により変動するので、本実施形態では各区間ごとに待機時間を計測している。ただし、第1区間の開始時に必要となる待機時間は、A/D変換の開始に先立つ外部クロックの1周期事前区間を使って計測する。各区間では、カウンタAを用いた規定値Y/4のカウント動作とカウンタBを用いた規定値Y/4のカウント動作とをずらして実行させることにより、切れ目A/D変換過程の移動平均動作が中断する期間ができないようにしている。すなわち、外部クロックの立ち上がり時点である区間の開始時から、A/D変換処理に係るカウンタAを用いた規定値Y/4のカウント動作図中計測と記載を開始し、区間の開始時から待機時間が経過した時点から、A/D変換処理に係るカウンタBを用いた規定値Y/4のカウント動作図中計測と記載を開始する。カウンタBを用いたカウント動作は、次の区間の開始時に終了する。カウンタAは、規定値Y/4のカウント動作が終了した時点から次の区間の開始時点までの間、系統C、Dからの周回パルスをアップダウンカウントし、そのカウント値を待機時間計数値として待機時間ラッチ150に一時的に保持する。カウンタBは、当該次の区間で、系統C、Dからの周回パルスを上記待機時間のカウント値だけカウントした時点からA/D変換処理に係る規定値Y/4のカウント動作を開始する。ただし、A/D変換開始前の事前区間では、カウンタAを用いた規定値Y/4のカウント動作は、待機時間の計測開始時点を得るためのダミー動作として実行される。A/D変換データDTは、カウンタAのカウント値およびラッチエンコーダ14、15の値の差分値に基づくA/D変換データと、カウンタBのカウント値およびラッチエンコーダ14、15の値の差分値に基づくA/D変換データとを加算したデータである。これにより、上述した各実施形態と比べて事実上1ビット分だけ有効ビットが増えることになる。なお、加算したデータを1/2倍して平均値を求めてもよい。図30も、A/D変換の概略的なタイミングチャートである。この場合は、A/D変換の1周期は、1/8周期幅を持つ第1区間から第4区間が2回実行される。以下では、図28に示す方式のA/D変換について詳しく説明する。図29は、A/D変換の詳細なタイミングチャートを示している。A/D変換は、時刻t0のリセットパルスRPの入力と、それに続くスタートパルスSPの入力により開始される。A/D変換の1周期の間、第1変換部のカウンタ20a、20bは、それぞれストップ信号A、Bによりカウントを停止し、ストップ解除信号A、Bによりカウントを開始する。両者とも時刻t2でカウント値が0にプリセットされた後は、A/D変換が終了する時刻t6までカウント値はプリセットおよびリセットされない。カウント値0のプリセットは、リセット信号A、Bによりなされる。第2カウンタ21a、21bは、ストップ信号とストップ解除信号が入力されないので、全期間を通じてカウント動作を継続する。第2カウンタ21a、21bの出力値が全ビット0になると、それぞれRSフリップフロップ23a、23bがセットされ、Hレベルの区間終了信号A、B上述した各実施形態で説明した変換データ出力処理信号Saと等価な信号を出力する。ただし、外部クロックの立ち上がりから次の立ち上がりまでの間において、1回目の区間終了信号A、Bのみがタイミング制御回路143によって有効と見なされるものとする。各動作のトリガとなるのは、外部クロックおよび有効な上記1回目の区間終了信号である。1時刻t0事前の待機時間計測リセットパルスRPが入力された後、スタートパルスSPと外部クロックの立ち上がりが同時に入力される。タイミング制御回路143は、外部クロックの立ち上がりに対応して、第2変換部のプリセット兼リセット信号Aを生成する。これにより、第2変換部のカウンタ21aにROM図示せずに設定された値がプリセットされ、カウンタ21aはダミーのアップダウンカウントを開始する。このときRSフリップフロップ23aもリセットされる。ROMには、規定値Yの1/4の値が予め記憶されている。2時刻t1事前の待機時間計測やがて、第2変換部のカウンタ21aが0に到達すると、RSフリップフロップ23aは区間終了信号Aを出力する。タイミング制御回路143は、区間終了信号Aに対応して第2変換部のプリセット兼リセット信号Aを出力する。第2カウンタ21aは、引き続き待機時間の計測のためのアップダウンカウントを行う。このときRSフリップフロップ23aがリセットされる。プリセット兼リセット信号Aによるプリセット値は、次の第1区間での当該カウント値の使用に備えて全ビット1とされる。すなわち、当該第2カウンタ21aのカウント値は、次の第1区間において開始時からの待機時間としてカウンタ21bでカウントされ、カウンタ21bの全ビットが0になった時点で区間終了信号Bが出力される。そのためには、第1区間の開始時に、カウンタ21bに当該カウント値の2の補数をプリセットする必要がある。2の補数を作るには、上記プリセット兼リセット信号Aによるプリセット値を全ビット1つまり-1とし、次の第1区間で当該カウント値の全ビットを反転回路151により反転した上で第2カウンタ21bにプリセットすればよい。ただし、本実施形態を第3または第6の実施形態に適用する場合には、2の補数に変換する必要がないため、上記プリセット兼リセット信号Aによるプリセット値は0とし、反転回路151の動作を無効とする。3時刻t2A/D変換の開始タイミング制御回路143は、外部クロックの立ち上がりに対応して初めに第2変換部に対し待機時間ラッチ信号を出力する。これにより、第2変換部のカウンタ21aのカウント値が待機時間ラッチ150に保存される。続いて位置切替信号を出力し、各リングディレイラインa~dのパルス周回回路2~5に対するローテーションを行う。さらに、タイミング制御回路143は、第1変換部のストップ解除信号A、リセット信号A、リセット信号B、および第2変換部のプリセット兼リセット信号A、プリセット兼リセット信号Bを出力する。第2変換部のカウンタ21aは、プリセット兼リセット信号Aに対応してROMに設定された値規定値Yの1/4の値をプリセットし、カウントを継続する。第1変換部のカウンタ20aは、リセット信号Aに対応してカウント値を0にプリセットし、ストップ解除信号Aに対応してA/D変換処理に係る周回パルスのアップダウンカウントを開始する。一方、第2変換部のカウンタ21bは、プリセット兼リセット信号Bに対応して待機時間ラッチ150に保持された値の全ビット反転値をプリセットし、カウントを開始する。第1変換部のカウンタ20bは、リセット信号Bに対応してカウント値がリセットされるが、カウントは停止したままである。プリセット兼リセット信号A、Bに対応してRSフリップフロップ23a、23bもリセットされる。4時刻t3待機時間の終了第2変換部のカウンタ21bの出力値が全ビット0になると、区間終了信号Bが出力される。タイミング制御回路143は、この区間終了信号Bに対応してラッチエンコーダ用ラッチ信号を出力し、ラッチエンコーダ14、15の値の差分値をメモリ値5としてメモリ147に記憶する。また、第1変換部のストップ解除信号Bと第2変換部のプリセット兼リセット信号Bを出力する。第1変換部のカウンタ20bは、ストップ解除信号Bに対応してA/D変換処理に係る周回パルスのアップダウンカウントを開始する。このカウントは、次の外部クロックの立ち上がりまで続く。第2変換部のカウンタ21bは、プリセット兼リセット信号Bに対応して待機時間ラッチ150に保持された値の全ビット反転値をプリセットし、カウントを継続する。ただし、第1カウンタ20bは、区間終了信号Bの発生時までではなく、次の第2区間の開始までの期間この期間は第2カウンタ21bが規定値Y/4をカウントする期間に等しいカウントするので、プリセット値はダミーデータとなる。また、このプリセット値と0との差が小さいため、この後、時刻t5までの間に区間終了信号Bが発生する図示せずが、上述したように有効な区間終了信号の取り決めにより無視される。プリセット兼リセット信号Bに対応してRSフリップフロップ23bもリセットされる。5時刻t4カウンタAによる計測終了第2変換部のカウンタ21aの出力値が全ビット0になると、区間終了信号Aが出力される。タイミング制御回路143は、この区間終了信号Aに対応して第1変換部のストップ信号Aを出力し、第1変換部のカウンタ20aのカウントを停止させる。また、ラッチエンコーダ用ラッチ信号を出力し、ラッチエンコーダ14、15の値の差分値をメモリ値1としてメモリ147に記憶する。また、タイミング制御回路143は、第2変換部のプリセット兼リセット信号Aを出力する。第2カウンタ21aは、次の外部クロックの立ち上がりまで、待機時間の計測のためのアップダウンカウントを行う。このときのプリセット値は、2で説明したように全ビット1である。プリセット値と0との差が小さいため、この後、時刻t5までの間に区間終了信号Aが発生する図示せずが、上述したように有効な区間終了信号の取り決めにより無視される。プリセット兼リセット信号Aに対応してRSフリップフロップ23aもリセットされる。6時刻t5カウンタBによる計測終了タイミング制御回路143は、外部クロックの立ち上がりに対応して第1変換部に対しストップ信号Bを出力し、第1変換部のカウンタ20bのカウントを停止させる。また、ラッチエンコーダ用ラッチ信号を出力し、ラッチエンコーダ14、15の値の差分値をメモリ値6としてメモリ147に記憶する。さらに、第2変換部に対し待機時間ラッチ信号を出力し、第2変換部のカウンタ21aのカウント値が待機時間ラッチ150に保存される。続いて位置切替信号を出力し、各リングディレイラインa~dのパルス周回回路2~5に対するローテーションを行う。さらに、タイミング制御回路143は、第1変換部のストップ解除信号Aおよび第2変換部のプリセット兼リセット信号A、プリセット兼リセット信号Bを出力する。第2変換部のカウンタ21aは、プリセット兼リセット信号Aに対応してROMに設定された値規定値Yの1/4の値をプリセットし、カウントを継続する。第1変換部のカウンタ20aは、ストップ解除信号Aに対応してA/D変換処理に係る周回パルスのアップダウンカウントを開始する。第1変換部のカウンタ20bのカウントは停止したままである。一方、第2変換部のカウンタ21bは、プリセット兼リセット信号Bに対応して待機時間ラッチ150に保持された値の全ビット反転値をプリセットし、カウントを継続する。プリセット兼リセット信号A、Bに対応してRSフリップフロップ23a、23bもリセットされる。この後、A/D変換終了時刻t6まで配置の切り替えが繰り返されるが、同様の動作となるので説明は省略する。7時刻t6A/D変換終了タイミング制御回路143は、外部クロックの立ち上がりに対応して第1変換部のストップ信号Bを出力し、第1変換部のカウンタ20bのカウントを停止させる。また、ラッチエンコーダ用ラッチ信号を出力し、ラッチエンコーダ14、15の値の差分値をメモリ値12としてメモリ147に記憶する。さらに、第2変換部に対し待機時間ラッチ信号を出力し、第2変換部のカウンタ21aのカウント値が待機時間ラッチ150に保存される。次のA/D変換の開始に備え位置切替信号を出力し、各リングディレイラインa~dのパルス周回回路2~5に対するローテーションを行う。タイミング制御回路143は、3で説明したように第1変換部のストップ解除信号A、リセット信号A、リセット信号B、および第2変換部のプリセット兼リセット信号A、プリセット兼リセット信号Bを出力する。これにより、第1変換部のカウンタ20aがカウント動作を開始する。第2変換部のカウンタ21a、21bは、上述したように常時カウントし続ける。これとともに、タイミング制御回路143は積算開始信号を出力する。このとき、第1変換部のカウンタ20a、20bの和が上位ビットラッチ146に保存される。一方、下位ビットについて、ラッチエンコーダ14、15の値の差分値差分データ;位置データの差分値は、第1変換部のカウンタ20a、20bによるA/D変換処理に係る周回パルスのアップダウンカウント換言すれば第2変換部のカウンタ21a、21bによる規定値Y/4のカウント、図29では計測と表示の開始時と終了時にメモリ147に記憶されている。ただし、配置の切り替えがされた直後の各リングディレイラインa~dのパルス位置は初期位置となっているので、カウンタ20aによる計測開始時の差分データを記憶する必要はない。メモリ値1:第1区間におけるカウンタ20aによる計測終了時の差分データメモリ値2:第2区間におけるカウンタ20aによる計測終了時の差分データメモリ値3:第3区間におけるカウンタ20aによる計測終了時の差分データメモリ値4:第4区間におけるカウンタ20aによる計測終了時の差分データメモリ値5:第1区間におけるカウンタ20bによる計測開始時の差分データメモリ値6:第1区間におけるカウンタ20bによる計測終了時の差分データメモリ値7:第2区間におけるカウンタ20bによる計測開始時の差分データメモリ値8:第2区間におけるカウンタ20bによる計測終了時の差分データメモリ値9:第3区間におけるカウンタ20bによる計測開始時の差分データメモリ値10:第3区間におけるカウンタ20bによる計測終了時の差分データメモリ値11:第4区間におけるカウンタ20bによる計測開始時の差分データメモリ値12:第4区間におけるカウンタ20bによる計測終了時の差分データ端数積算回路148は、積算開始信号に対応してメモリ値1メモリ値2メモリ値3メモリ値4メモリ値6-メモリ値5メモリ値8-メモリ値7メモリ値10-メモリ値9メモリ値12-メモリ値11の演算、すなわち停止時メモリ値の総和-開始時メモリ値の総和を行って総差分データを求め、上位ビットへの繰り上がり正の値、あるいは繰り下がり負の値分と下位ビットを求める。加算器149は、上位ビットラッチ146からの上位データと端数積算回路148から上位ビットへの繰り上がり正の値、あるいは繰り下がり負の値分とを加算してA/D変換データの上位14ビットとする。端数積算回路148の下位ビットは、A/D変換データの下位4ビットとなる。タイミング制御回路143は、演算が完了した時点で変換終了信号を出力し、最終的な18ビットのA/D変換データDTをA/D値ラッチ144に保持する。この演算は、他の処理例えば次のA/D変換処理と並行して実行することができる。以上の説明は、A/D変換の1周期を1/4周期幅を持つ区間に分けてリングディレイラインa~dの位置を切り替えた場合M=1であったが、1周期をリングディレイラインの個数×Mで割った時間すなわち1/4M周期ごとの区間に分け、1回のA/D変換期間中に上述したローテーション4回の切替動作をM回M=2、3、...繰り返してもよい。図30は、M=2つまり1周期を8区間に分けた場合のA/D変換の概略的なタイミングチャートを示している。動作はM=1の場合と同様となるが、ラッチエンコーダ14、15を有する場合には、上述したようにメモリ147に記憶されるデータ数は24個となる。図31は、A/D変換回路の積分効果によるフィルタ特性を示している。aは第11の実施形態のうち1周期を4区間に分けたA/D変換回路、bは本実施形態のうち1周期を4区間に分けたA/D変換回路141、cは本実施形態のうち1周期を8区間に分けたA/D変換回路141である。A/D変換の繰り返し周波数サンプリング周波数fsは1MHz、A/D変換の1周期に占めるA/D変換に係る計測時間の割合は70である。1周期のうち移動平均動作が中断される待機時間が30存在するaの場合には、4MHz付近の減衰量絶対値が8dBにまで低下している図中、楕円で囲んだ部分。これに対しbの場合には、4MHz付近の減衰量絶対値が13dBにまで改善される図中、楕円で囲んだ部分とともに、その上の周波数でも全体的に減衰量絶対値が改善されていることが分かる。また、cの場合には、bと比較して13dBの減衰量絶対値を持つ周波数が2倍8MHzに高められ、その分だけアンチエイリアシングフィルタの設計が容易になることが分かる。これを一般化すると、A/D変換の1周期を1/4M周期ごとの区間に分けると、減衰量絶対値が小さくなる-13dB周波数が4Mfsに現れる。以上説明したように、本実施形態のA/D変換回路141、142は、第1ないし第4パルス周回回路2~5から出力されるパルスを計数する2系統のカウンタA、Bを備え、一定周期で繰り返しA/D変換を実行する場合、カウンタA、Bカウンタ20a、20bの少なくとも一方により切れ目なく配置切り替え時を除く周回パルスのカウント動作を継続する。これにより、TAD方式のA/D変換回路の積分効果すなわち移動平均によるローパスフィルタ効果を高めることができる。その結果、アンチエイリアシングフィルタを不要化または簡略化でき、フィルタに要する半導体集積回路装置内のレイアウト面積を低減することができる。第13の実施形態第13の実施形態について図32ないし図37を参照しながら説明する。本実施形態は第12の実施形態を変形したもので、第2カウンタはカウンタ21a、21bの2つ設けられているが、第1カウンタはカウンタ163の1つだけ設けられている。第1カウンタを1つのみとしてもA/D変換回路の移動平均によるローパスフィルタ効果を高めることができるように、第1カウンタ163は1/4周期幅を持つ各区間内では切れ目なくアップダウンカウントを行い、区間の切り替え時にのみ一時的にカウントを停止する。そして、第12の実施形態で第1カウンタ20a、20bの何れか一方のみがカウント動作をしていた期間例えば図29における時刻t2~t3および時刻t4~t5の期間では、第1カウンタ163は周回パルスを入力すると1だけアップカウントまたはダウンカウントする以下、通常計数モードと言う。これに対し、第12の実施形態で第1カウンタ20a、20bの両者がカウント動作をしていた期間例えば図29における時刻t3~t4の期間では、第1カウンタ163は周回パルスを入力すると2だけアップカウントまたはダウンカウントする以下、2倍計数モードと言う。図32、図33は、A/D変換回路161、162の全体構成図である。両構成の違いは、ラッチエンコーダ14、15とそれに付随する要素の有無である。これらの構成は、図26、図27に示すA/D変換回路141、142対し、第1変換部のカウンタを1つに変更し、それに合わせてタイミング制御回路164の出力信号を変更した点、および第2変換部の待機時間ラッチ150を通常計測時間ラッチ166に変更した点が異なっている。図34は、第1カウンタ163のうち、図4に示すカウンタと異なる構成部分を抜き出して示している。計数モード切替回路165は、ANDゲート34cから出力されるカウント信号を、カウンタ部28の初段LSBのTフリップフロップ28aに入力するか、2段目のTフリップフロップ28aに入力するかを切り替える。ANDゲート34cと初段のTフリップフロップ28aとの間にはANDゲート165aが設けられ、そのANDゲート165aはインバータ165bにより反転された計数モード信号により制御される。2段目のTフリップフロップ28aのT入力端子には、初段のTフリップフロップ28aからのキャリー信号を入力とするANDゲート165cと、ANDゲート34cからのカウント信号を入力とするANDゲート165dが設けられている。ANDゲート165cは、インバータ165eにより反転された計数モード信号により制御され、ANDゲート165dは計数モード信号により制御される。計数モード信号がLレベルのとき、ANDゲート165a、165cが通過状態となり通常計数モードとなる。一方、計数モード信号がHレベルのとき、ANDゲート165a、165cが遮断状態、ANDゲート165dが通過状態となり2倍計数モードとなる。次に、作用について図35ないし図37を参照しながら説明する。図35は、A/D変換の概略的なタイミングチャートを示している。A/D変換の1周期は、1/4周期幅を持つ第1区間から第4区間に分けられる。各区間は、第11の実施形態と同様に、それぞれ第1ないし第4パルス周回回路2~5に対する第1ないし第4リングディレイラインa~dの配置が異なる。リングディレイラインa~dは、それぞれパルス周回回路2~5として等時間ずつ動作する。この区間の切り替えは、一定周期を持つ外部クロックの立ち上がりに同期して行われる。各区間の幅すなわち外部クロックの周期は、想定される最長のA/D変換時間よりも長く設定された変換周期の1/4、すなわち1回のA/D変換で第2カウンタ21aが実際に規定値Y/4をカウントしている時間TAD/4よりも長くなるように設定されている。各区間のうち最初と最後の変換周期/4-TAD/4の幅は、第1カウンタ163が通常計数モードとなる通常計測時間であり、それら2つの通常計測時間に挟まれた中央のTAD/2-変換周期/4の幅は、第1カウンタ163が2倍計数モードとなる2倍計測時間である。第2カウンタ21aは、各区間の最初から系統C、Dの周回パルスを規定値Y/4だけカウントした後、引き続き次の区間の開始時点までの間カウントして通常計測時間=変換周期/4-TAD/4の計測を行う。そのカウント値は、通常計測時間ラッチ166に一時的に保持される。通常計測時間は温度変化により変動するので、本実施形態では各区間ごとに通常計測時間を計測している。ただし、第1区間の開始時に必要となる通常計測時間は、A/D変換の開始に先立つ外部クロックの1周期事前区間を使って計測する。各区間では、第1カウンタ163が通常計数モードまたは2倍計数モードの何れかで切れ目なくアップダウンカウントを実行することにより、切れ目A/D変換過程の移動平均動作が中断する期間ができないようにしている。すなわち、外部クロックの立ち上がり時点である区間の開始時から通常計数モードによるカウント動作を開始し、前の区間で測定した通常計測時間=変換周期/4-TAD/4が経過した時点から、2倍計数モードに移行する。区間の開始時点から第2カウンタ21aを用いた規定値Y/4のカウント動作が終了した時点で、再び通常計数モードに移行する。A/D変換データDTは、A/D変換の1周期が終了した時点の第1カウンタ163のカウント値およびラッチエンコーダ14、15の値の差分値に基づくデータである。これにより、上述した各実施形態と比べて事実上1ビット分だけ有効ビットが増えることになる。なお、第1カウンタ163のカウント値を1/2倍して平均値を求めてもよい。図37も、A/D変換の概略的なタイミングチャートである。この場合は、A/D変換の1周期は、1/8周期幅を持つ第1区間から第4区間が2回実行される。以下では、図35に示す方式のA/D変換について詳しく説明する。図36は、A/D変換の詳細なタイミングチャートを示している。A/D変換は、時刻t0のリセットパルスRPの入力と、それに続くスタートパルスSPの入力により開始される。A/D変換の1周期の間、第1変換部のカウンタ163は、区間の切り替わり時において、ストップ信号によりカウントを停止し、ストップ解除信号によりカウントを開始する。時刻t2でカウント値が0にプリセットされた後は、A/D変換が終了する時刻t6までカウント値はプリセットおよびリセットされない。カウント値0のプリセットは、リセット信号によりなされる。第2カウンタ21a、21bは、ストップ信号とストップ解除信号が入力されないので、全期間を通じてカウント動作を継続する。第2カウンタ21a、21bの出力値が全ビット0になると、それぞれRSフリップフロップ23a、23bがセットされ、Hレベルの区間終了信号A、Bを出力する。ただし、外部クロックの立ち上がりから次の立ち上がりまでの間において、1回目の区間終了信号A、Bのみがタイミング制御回路164によって有効と見なされるものとする。各動作のトリガとなるのは、外部クロックおよび有効な上記1回目の区間終了信号である1時刻t0事前の通常計測時間計測リセットパルスRPが入力された後、スタートパルスSPと外部クロックの立ち上がりが同時に入力される。タイミング制御回路164は、外部クロックの立ち上がりに対応して、第2変換部のプリセット兼リセット信号Aを生成する。これにより、第2変換部のカウンタ21aにROM図示せずに設定された値がプリセットされ、カウンタ21aはダミーのアップダウンカウントを開始する。このときRSフリップフロップ23aもリセットされる。ROMには、規定値Yの1/4の値が予め記憶されている。2時刻t1事前の通常計測時間計測やがて、第2変換部のカウンタ21aが0に到達すると、RSフリップフロップ23aは区間終了信号Aを出力する。タイミング制御回路164は、区間終了信号Aに対応して第2変換部のプリセット兼リセット信号Aを出力する。第2カウンタ21aは、引き続き通常計測時間の計測のためのアップダウンカウントを行う。このときRSフリップフロップ23aがリセットされる。プリセット兼リセット信号Aによるプリセット値は、次の第1区間での当該カウント値の使用に備えて全ビット1とされる。すなわち、当該第2カウンタ21aのカウント値は、次の第1区間において最初の通常計測時間としてカウンタ21bでカウントされ、カウンタ21bの全ビットが0になった時点で区間終了信号Bが出力される。そのためには、第1区間の開始時に、カウンタ21bに当該カウント値の2の補数をプリセットする必要がある。2の補数を作るには、上記プリセット兼リセット信号Aによるプリセット値を全ビット1つまり-1とし、次の第1区間で当該カウント値の全ビットを反転回路151により反転した上で第2カウンタ21bにプリセットすればよい。ただし、本実施形態を第3または第6の実施形態に適用する場合には、2の補数に変換する必要がないため、上記プリセット兼リセット信号Aによるプリセット値は0とし、反転回路151の動作を無効とする。3時刻t2A/D変換の開始タイミング制御回路164は、外部クロックの立ち上がりに対応して初めに第2変換部に対し通常計測時間ラッチ信号を出力する。これにより、第2変換部のカウンタ21aのカウント値が通常計測時間ラッチ166に保存される。続いて位置切替信号を出力し、各リングディレイラインa~dのパルス周回回路2~5に対するローテーションを行う。さらに、タイミング制御回路164は、第1変換部のストップ解除信号、リセット信号、Lレベルの計数モード信号、および第2変換部のプリセット兼リセット信号A、プリセット兼リセット信号Bを出力する。第2変換部のカウンタ21aは、プリセット兼リセット信号Aに対応してROMに設定された値規定値Yの1/4の値をプリセットし、カウントを継続する。第1変換部のカウンタ163は、リセット信号に対応してカウント値を0にプリセットし、ストップ解除信号に対応してA/D変換処理に係る周回パルスのアップダウンカウントを通常計数モードで開始する。一方、第2変換部のカウンタ21bは、プリセット兼リセット信号Bに対応して通常計測時間ラッチ166に保持された値の全ビット反転値をプリセットし、カウントを開始する。プリセット兼リセット信号A、Bに対応してRSフリップフロップ23a、23bもリセットされる。4時刻t3通常計測時間の終了第2変換部のカウンタ21bの出力値が全ビット0になると、区間終了信号Bが出力される。タイミング制御回路164は、この区間終了信号Bに対応してラッチエンコーダ用ラッチ信号を出力し、ラッチエンコーダ14、15の値の差分値をメモリ値5としてメモリ147に記憶する。また、Hレベルの計数モード信号と第2変換部のプリセット兼リセット信号Bを出力する。第1変換部のカウンタ163は、A/D変換処理に係る周回パルスのアップダウンカウントを計数モード信号に従って通常計数モードから2倍計数モードに切り替える。第2変換部のカウンタ21bは、プリセット兼リセット信号Bに対応して通常計測時間ラッチ166に保持された値の全ビット反転値をプリセットし、カウントを継続する。このプリセット値はダミーデータである。このプリセット値と0との差が小さいため、この後、時刻t5までの間に区間終了信号Bが発生する図示せずが、上述したように有効な区間終了信号の取り決めにより無視される。プリセット兼リセット信号Bに対応してRSフリップフロップ23bもリセットされる。5時刻t4カウンタ163による計測終了第2変換部のカウンタ21aの出力値が全ビット0になると、区間終了信号Aが出力される。タイミング制御回路164は、この区間終了信号Aに対応して計数モード信号をHレベルからLレベルに変化させ、第1変換部のカウンタ163を2倍計数モードから通常計数モードに戻す。また、ラッチエンコーダ用ラッチ信号を出力し、ラッチエンコーダ14、15の値の差分値をメモリ値1としてメモリ147に記憶する。また、タイミング制御回路164は、第2変換部のプリセット兼リセット信号Aを出力する。第2カウンタ21aは、次の外部クロックの立ち上がりまで、通常計測時間の計測のためのアップダウンカウントを行う。このときのプリセット値は、2で説明したように全ビット1である。プリセット値と0との差が小さいため、この後、時刻t5までの間に区間終了信号Aが発生する図示せずが、上述したように有効な区間終了信号の取り決めにより無視される。プリセット兼リセット信号Aに対応してRSフリップフロップ23aもリセットされる。6時刻t5カウンタ163による計測終了タイミング制御回路164は、外部クロックの立ち上がりに対応して第1変換部に対しストップ信号を出力し、第1変換部のカウンタ163のカウントを停止させる。また、ラッチエンコーダ用ラッチ信号を出力し、ラッチエンコーダ14、15の値の差分値をメモリ値6としてメモリ147に記憶する。さらに、第2変換部に対し通常計測時間ラッチ信号を出力し、第2変換部のカウンタ21aのカウント値が通常計測時間ラッチ166に保存される。続いて位置切替信号を出力し、各リングディレイラインa~dのパルス周回回路2~5に対するローテーションを行う。さらに、タイミング制御回路164は、第1変換部のストップ解除信号および第2変換部のプリセット兼リセット信号A、プリセット兼リセット信号Bを出力する。第2変換部のカウンタ21aは、プリセット兼リセット信号Aに対応してROMに設定された値規定値Yの1/4の値をプリセットし、カウントを継続する。第1変換部のカウンタ163は、ストップ解除信号に対応してA/D変換処理に係る周回パルスのアップダウンカウントを通常計数モードで開始する。一方、第2変換部のカウンタ21bは、プリセット兼リセット信号Bに対応して通常計測時間ラッチ166に保持された値の全ビット反転値をプリセットし、カウントを継続する。プリセット兼リセット信号A、Bに対応してRSフリップフロップ23a、23bもリセットされる。この後、A/D変換終了時刻t6まで配置の切り替えが繰り返されるが、同様の動作となるので説明は省略する。7時刻t6A/D変換終了タイミング制御回路164は、外部クロックの立ち上がりに対応して第1変換部のストップ信号を出力し、第1変換部のカウンタ163のカウントを停止させる。また、ラッチエンコーダ用ラッチ信号を出力し、ラッチエンコーダ14、15の値の差分値をメモリ値12としてメモリ147に記憶する。さらに、第2変換部に対し通常計測時間ラッチ信号を出力し、第2変換部のカウンタ21aのカウント値が通常計測時間ラッチ166に保存される。次のA/D変換の開始に備え位置切替信号を出力し、各リングディレイラインa~dのパルス周回回路2~5に対するローテーションを行う。タイミング制御回路164は、3で説明したように第1変換部のストップ解除信号、リセット信号、および第2変換部のプリセット兼リセット信号A、プリセット兼リセット信号Bを出力する。これにより、第1変換部のカウンタ163が通常計数モードでカウント動作を開始する。第2変換部のカウンタ21a、21bは、上述したように常時カウントし続ける。これとともに、タイミング制御回路164は積算開始信号を出力する。このとき、第1変換部のカウンタ163のカウント値が上位ビットラッチ146に保存される。一方、下位ビットについて、ラッチエンコーダ14、15の値の差分値差分データ;位置データの差分値は、通常計数モードから2倍計数モードへの変更時例えば時刻t3、2倍計数モードから通常計数モードへの変更時例えば時刻t4および区間の終了時例えば時刻t5に、メモリ147に記憶されている。ただし、配置の切り替えがされた直後の各リングディレイラインa~dのパルス位置は初期位置となっているので、区間の開始時の差分データを記憶する必要はない。メモリ値1:第1区間における通常計数モードへの変更時の差分データメモリ値2:第2区間における通常計数モードへの変更時の差分データメモリ値3:第3区間における通常計数モードへの変更時の差分データメモリ値4:第4区間における通常計数モードへの変更時の差分データメモリ値5:第1区間における2倍計数モードへの変更時の差分データメモリ値6:第1区間の終了時における差分データメモリ値7:第2区間における2倍計数モードへの変更時の差分データメモリ値8:第2区間の終了時における差分データメモリ値9:第3区間における2倍計数モードへの変更時の差分データメモリ値10:第3区間の終了時における差分データメモリ値11:第4区間における2倍計数モードへの変更時の差分データメモリ値12:第4区間の終了時における差分データ端数積算回路148は、積算開始信号に対応してメモリ値1メモリ値2メモリ値3メモリ値4メモリ値6-メモリ値5メモリ値8-メモリ値7メモリ値10-メモリ値9メモリ値12-メモリ値11の演算を行って総差分データを求め、上位ビットへの繰り上がり正の値、あるいは繰り下がり負の値分と下位ビットを求める。加算器149は、上位ビットラッチ146からの上位データと端数積算回路148から上位ビットへの繰り上がり正の値、あるいは繰り下がり負の値分とを加算してA/D変換データの上位14ビットとする。端数積算回路148の下位ビットは、A/D変換データの下位4ビットとなる。タイミング制御回路164は、演算が完了した時点で変換終了信号を出力し、最終的な18ビットのA/D変換データDTをA/D値ラッチ144に保持する。この演算は、他の処理例えば次のA/D変換処理と並行して実行することができる。また、第12の実施形態と同様に、1周期を1/4M周期ごとの区間に分け、1回のA/D変換期間中にローテーションをM回M=2、3、...繰り返してもよい。図37は、M=2つまり1周期を8区間に分けた場合のA/D変換の概略的なタイミングチャートを示している。動作はM=1の場合と同様となるが、ラッチエンコーダ14、15を有する場合には、上述したようにメモリ147に記憶されるデータ数は24個となる。以上説明したように、本実施形態のA/D変換回路161、162は、第1ないし第4パルス周回回路2~5から出力されるパルスを、第1カウンタ163により切れ目なく配置切り替え時を除く計数する。第12の実施形態のように2系統のカウンタによりカウントしたときと同じA/D変換データDTを得るため、第1カウンタ163は通常計数モードと2倍計数モードとに切り替えてカウントする。この構成により、第12の実施形態と同様にA/D変換回路の積分効果すなわち移動平均によるローパスフィルタ効果を高めることができる。その結果、アンチエイリアシングフィルタを不要化または簡略化でき、フィルタに要する半導体集積回路装置内のレイアウト面積を低減することができる。また、第12の実施形態に対し、第1変換部のカウンタの数を減らすことができるので、その分だけレイアウト面積を低減することができる。第14の実施形態次に、複数チャンネルのA/D変換回路に係る第14の実施形態について図38および図39を参照しながら説明する。図38に示すA/D変換回路171は、上述した何れかのA/D変換回路を2チャンネル化したものである。A/D変換回路171は、第1チャンネルについての系統A、Bに係るブロック第1変換部172、第2チャンネルについての系統A、Bに係るブロック第2変換部173、および第1、第2チャンネルに共通な系統C、Dに係るブロック第3変換部174を備えている。各チャンネルごとに独立して設けられる第1変換部172と第2変換部173は、それぞれ第1パルス周回回路、第2パルス周回回路、第1カウンタ、レベルシフト回路および必要に応じて第1周回位置検出回路と第2周回位置検出回路を備えている。また、各チャンネルに共通に設けられる第3変換部174は、第3パルス周回回路、第4パルス周回回路、第2カウンタ、レベルシフト回路および判定回路を備えている。第1ないし第3変換部172~174にはリセットパルスRPが入力可能とされており、このリセットパルスRPにより第1ないし第3変換部172~174内のカウンタが一斉にリセット0にプリセットされる。第3変換部174にHレベルのスタートパルスSPが入力されると、第3変換部174を介して第1変換部172と第2変換部173にもスタートパルスSPが与えられ、全てのパルス周回回路が同時にパルス周回動作を開始する。第1、第2変換部172、173の第1カウンタは、それぞれ第1パルス周回回路におけるパルス信号の周回数と第2パルス周回回路におけるパルス信号の周回数をカウントし、その差分値をA/D変換データの上位データとする。また、第1周回位置検出回路と第2周回位置検出回路を備えている場合には、第1パルス周回回路内でのパルス位置と第2パルス周回回路内でのパルス位置との差分を所定ビット数に対応させてA/D変換データの下位データとする。第3変換部174は、第2カウンタが出力する差分値が規定値Yに達すると変換データ出力処理信号Saを出力する。この時、第1、第2変換部172、173は、それぞれ第1カウンタの周回動作を停止し、アナログ入力電圧Vin1、Vin2に対するA/D変換データDT1、DT2を出力する。各実施形態で説明した1チャンネル構成のA/D変換回路は4つのパルス周回回路を必要とするが、これらをNチャンネルN=1、2、...とする場合、パルス周回回路の数は4Nではなく2N2で済むことになる。従って、多チャンネル化するほど半導体集積回路装置内に面積効率良くレイアウトすることが可能となる。本実施形態も、第11の実施形態と同様に第1ないし第6リングディレイラインa~fの配置を切り替えて、オフセット温度特性および感度温度特性を低減することができる。図39は、リングディレイラインa~fの配置切り替え方法を示している。第1ないし第6リングディレイラインa~fを、それぞれ第1変換部172と第2変換部173の第1、第2パルス周回回路および第3変換部174の第3、第4パルス周回回路の何れとしても動作可能なように、周囲の回路との接続状態を変更可能に構成する。スタートパルスSPを与えてから第3変換部174の第2カウンタが規定値Yのカウントを完了するまでを1周期とし、1周期をリングディレイラインの数で割った時間すなわち1/6周期ごとの区間を第1区間ないし第6区間とする。変換制御回路は、第1ないし第6リングディレイラインa~fがそれぞれ上述した各パルス周回回路として等時間=TAD/6ずつ動作するように、1/6周期毎にその接続状態を切り替える。ここでは、リングディレイラインa~fを各パルス周回回路に対し順次ローテーションさせているが、リングディレイラインa~fが1/6周期ずつ異なるパルス周回回路として動作するように位置を順次切り替えれば、ローテーション以外の配置切り替え方法でもよい。さらに一般化すれば、NチャンネルN=1、2、...の場合、1周期をリングディレイラインの個数×Mで割った時間すなわち1/2N2M周期ごとの区間に分け、1回のA/D変換期間中に2N2回のローテーションをM回M=1、2、...繰り返してもよい。このように区間数を増やすことにより一層高い平均化効果が得られる。第15の実施形態以上説明した各実施形態第2の実施形態を除くにおいて、バックゲートを基板電位グランド以外には接続できない場合では、例えば図2に示すNチャネルMOSトランジスタ2cと3cとでバックゲート以外の電極ソース、ドレイン、ゲートとバックゲートとの電位差が異なってしまうため、基板バイアス効果が特性に影響する。従って、パルス周回回路2~5を含むA/D変換回路を構成するNチャネルMOSトランジスタを同一の半導体基板に形成する場合には、パルス周回回路2、4、入力レベルシフト回路10などを構成するNチャネルMOSトランジスタのバックゲートを半導体基板の基板電位グランド電位に対し電気的に分離する必要がある。そこで、図40aに示すように、例えばP型半導体基板の場合、P型半導体基板上にディープNウェルで囲まれたPウェルを形成して二重ウェル構造とし、そこにNチャネルMOSトランジスタを形成することでグランド電位とは異なる基板電位を付与することができる。また、別の手段として、図40bに示すように、埋め込み酸化膜を有するSOISilicononInsulator基板のSOI層を、埋め込み酸化膜に達する絶縁分離トレンチにより囲まれた複数の領域に分割し、これら分割された各領域にMOSトランジスタを形成することで、互いに異なる基板電位を付与することができる。第16の実施形態図41に示すA/D変換回路181は、第2の実施形態における増幅回路42、43図9参照をそれぞれ第1、第2全差動増幅回路182、183に変更した構成を有している。ラッチエンコーダ14、15は設けられていない設けてもよい。また、全差動増幅回路182、183の非反転側出力線とグランド線8との間および反転側出力線とグランド線8との間には、反転回路Na~Nxの反転時の貫通電流による瞬間的な電圧低下に備えてバイパスコンデンサCpが設けられている。一般に全差動増幅回路は、非反転出力電圧と反転出力電圧の平均値が一定値となるようにコモンモードフィードバック回路を備えている。このため、全差動増幅回路182、183の上記平均値出力コモンモード電圧Vcomは基準電圧Vref例えばVcc/2に等しくなる。全差動増幅回路182において、非反転出力側は通常のオペアンプのボルテージフォロワとして動作し、非反転出力電圧はアナログ入力電圧Vinに等しくなる。反転出力電圧は11式と同様に2Vref-Vinとなる。すなわち、全差動増幅回路182は、アナログ入力電圧Vinから基準電圧Vrefを減じた差分電圧とその正負反転電圧とを基準電圧Vrefに対して正負対称にそれぞれ非反転出力端子と反転出力端子から出力する。第1パルス周回回路2の反転回路Na~Nxは、全差動増幅回路182の反転出力端子とグランド線8とから電源電圧の供給を受け、第2パルス周回回路3の反転回路Na~Nxは、全差動増幅回路182の非反転出力端子とグランド線8とから電源電圧の供給を受ける。全差動増幅回路183においても、同様にして非反転出力電圧は設定電圧Vsetに等しくなる。反転出力電圧は12式と同様に2Vref-Vsetとなる。すなわち、全差動増幅回路183は、設定電圧Vsetから基準電圧Vrefを減じた差分電圧とその正負反転電圧とを基準電圧Vrefに対して正負対称にそれぞれ非反転出力端子と反転出力端子から出力する。第3パルス周回回路4の反転回路Na~Nxは、全差動増幅回路183の反転出力端子とグランド線8とから電源電圧の供給を受け、第4パルス周回回路5の反転回路Na~Nxは、全差動増幅回路183の非反転出力端子とグランド線8とから電源電圧の供給を受ける。本実施形態によれば、パルス周回回路2~5の低電位側に位置するNチャネルMOSトランジスタのソースとバックゲートは全てグランド電位に接続されるので、第2の実施形態と同様の作用、効果が得られる。基準電圧xrefはVcc/2に限られない。また、系統A、Bの入力、系統C、Dの入力に対してそれぞれ全差動増幅回路182、183が介在するので、系統A、Bの入力、系統C、Dの入力における遅延がそれぞれ等しくなる。その結果、周波数の高いアナログ入力電圧に対しても差動出力電圧の位相が揃い易いので、A/D変換精度が一層高まることが期待できる。第17の実施形態第17の実施形態について、図42ないし図47を参照しながら説明する。本実施形態は、第8の実施形態と同様に、TAD方式のA/D変換回路の特徴を利用して、入力インターフェイスが有する全差動オペアンプのオフセット電圧をキャンセルする技術である。図42、図43は、A/D変換回路193に対して2Vref-Vin、Vin、2Vref-Vset、Vsetを出力する入力インターフェイス191、192を示しているすなわち、図41の全差動増幅回路182、183を図42、図43では全差動増幅回路194、195、196に置き換えたと考えればよく、A/D変換回路193の中には増幅回路を一切含んでいない点に留意する必要がある。後述する第18、第19の実施形態の図48、図49においても同様である。これに伴い、入力電圧をVsとするなど、入力電圧Vinの扱いも異なっている。。これら入力インターフェイス191、192は、A/D変換回路193と同じ半導体集積回路装置に形成されている。A/D変換回路193は、グランド線8を基準電位として上記4つの電圧が印加されるパルス周回回路2~5を備えるとともに、既述した1/2周期信号Shを出力する。図42において、全差動オペアンプ194のゲインは抵抗97、98により定まる。抵抗97、98の抵抗値R5、R6にR5>R6の関係が成立すると、ゲインは-k3倍0<k3<1となる。このとき、全差動オペアンプ194の非反転出力端子、反転出力端子からA/D変換回路193に入力される電圧2Vref-Vin、Vinは、それぞれ20式、21式となる。電圧Vsはセンサ等からの入力電圧である。2Vref-Vin=-R6/R5Vs-VrefVref...20Vin=R6/R5Vs-VrefVref...21全差動オペアンプ195は、非反転出力側がボルテージフォロワとして動作し、非反転出力電圧は設定電圧Vsetになり、反転出力電圧は2Vref-Vsetになる。図43において、全差動オペアンプ196は、非反転出力側がボルテージフォロワとして動作する。全差動オペアンプ196の非反転出力端子、反転出力端子からA/D変換回路193に入力される電圧Vin、2Vref-Vinは、それぞれ22式、23式となる。つまり、ゲインはk4倍0<k4<1となる。Vin=R8/R7R8Vs-VrefVref...222Vref-Vin=-R8/R7R8Vs-VrefVref...23図44は、上述した全差動オペアンプ194、195、196の構成を示している。この全差動オペアンプ194、195、196は、第1切替回路197、第1差動対回路部198、第2切替回路199、第1出力回路部200a、200bおよびコモンモードフィードバック回路201を備えている。切替回路197、199を構成する切替スイッチ197a、197b、199a、199bは、図46に示すように4つのアナログスイッチ202a~202dから構成されており、1/2周期信号Shと当該信号Shをインバータ203で反転した信号に応じて、端子Cと端子Aとの間および端子Cと端子Bとの間の何れか一方を導通させる。第1切替回路197は、全差動オペアンプの反転入力端子、非反転入力端子と第1差動対回路部198の反転入力端、非反転入力端との間の2本の接続線を互いに入れ替える。第2切替回路199は、第1差動対回路部198の非反転出力端、反転出力端と第1出力回路部200a、200bとの間の2本の接続線を互いに入れ替える。第1差動対回路部198は、図45に示すようにフォールデッドカスコード接続の形態を有し、トランジスタ204~215から構成されている。トランジスタ204、205は差動対を構成し、そのソースと規定電圧線6との間には定電流回路として動作するトランジスタ206、207がカスコード接続されている。規定電圧線6とグランド線8との間には、それぞれ対をなすトランジスタ208と209、トランジスタ210と211、トランジスタ212と213およびトランジスタ214と215が直列に接続されている。トランジスタ208と210およびトランジスタ209と211は、それぞれカスコード接続されており、差動対に対する能動負荷216を構成している。トランジスタ214、215は、差動対の出力電流を折り返して上記能動負荷216に入力させるための定電流回路217を構成しており、その共通ゲート線にはコモンモードフィードバック信号CMFBが入力されている。また、能動負荷216と定電流回路217との間に接続されたトランジスタ212、213は、トランジスタ204、205におけるミラー効果の発生を抑制するためのものである。これらトランジスタ212、213のソースすなわちトランジスタ214、215のドレインは、それぞれトランジスタ204、205のドレインに接続されている。トランジスタ210、211の各ドレインが第1差動対回路部198の出力端となる。全差動増幅回路では、通常、2つの出力電圧、-の平均値が基準電圧Vrefに等しくなるように負帰還であるコモンモードフィードバックをかける。本実施形態では、負帰還での発振を防止するため、通常のオペアンプの形式による位相補償コンデンサを用いている。こうすることでミラー効果が得られるため、小さな容量で済み、集積回路への搭載が容易となる。図44に示すコモンモードフィードバック回路201は、第3切替回路218、コモンモード電圧検出部219、第2差動対回路部220、第2出力回路部221、第4切替回路222および第5切替回路223を備えている。切替回路218、222、223を構成する切替スイッチ218a、218b、222a、222b、223a、223bは、図46に示す構成を備えている。コモンモード電圧検出部219は、相等しい抵抗値を持つ抵抗219aと219bとの直列回路であって、第1出力回路部200a、200bの出力電圧を入力し、中間電圧であるコモンモード電圧Vcomを検出する。第3切替回路218は、第1出力回路部200a、200b全差動オペアンプの非反転出力端子、反転出力端子とコモンモード電圧検出部219との間の2本の接続線を互いに入れ替える。第2差動対回路部220は、第1差動対回路部198と同様にフォールデッドカスコード接続の形態を有し、トランジスタ224~235から構成されている。トランジスタ224、225は差動対を構成し、トランジスタ226、227は定電流回路を構成している。トランジスタ232と234およびトランジスタ233と235は、差動対に対する能動負荷236を構成している。トランジスタ228、229は定電流回路237を構成している。第2出力回路部221は、規定電圧線6とグランド線8との間に直列接続されたトランジスタ238~241から構成されている。第2差動対回路部220の2つの出力端は、切替スイッチ223bを介してトランジスタ241のゲートに接続されるとともに、切替スイッチ223bと位相補償用のコンデンサ242を介してトランジスタ239、240のドレインに接続されている。切替スイッチ223bにより選択された第2差動対回路部220の出力電圧が上記コモンモードフィードバック信号CMFBとなる。第4切替回路222は、基準電圧Vrefとコモンモード電圧Vcomの第2差動対回路部220への入力線を互いに入れ替える。第5切替回路223のうち切替スイッチ223bは、第2差動対回路部220の出力端の一方を選択して第2出力回路部221に接続する。これとともに、切替スイッチ223aは、切替スイッチ223bに選択されない出力端を選択してトランジスタ234、235のゲートに接続する。なお、全差動オペアンプで用いる4つのバイアス電圧1~4は、図47に示すようにトランジスタ243~246および抵抗247からなるバイアス電圧生成回路248により生成されている。本実施形態によれば、1/2周期信号ShがHレベルのときに各切替スイッチの端子A側に通じるアナログスイッチがオンとなり、1/2周期信号ShがLレベルのときに各切替スイッチの端子B側に通じるアナログスイッチがオンとなる。A/D変換の1周期のうち前半1/2の期間と後半1/2の期間とで1/2周期信号Shのレベルを反転し、全差動オペアンプ194、195、196のオフセット電圧の向きを反転させる。これにより、A/D変換の1周期に亘るアナログ入力電圧Vinと設定電圧Vsetに含まれるオフセット電圧の平均値が0となり、全差動オペアンプのオフセット電圧がキャンセルされた高精度のA/D変換データを得ることができる。また、系統A、Bの入力、系統C、Dの入力に対してそれぞれ全差動オペアンプ194または196、195が介在するので、系統A、Bの入力、系統C、Dの入力における遅延がそれぞれ等しくなり、高周波信号に対しても差動出力の位相が揃い易くなる。その結果、A/D変換精度が一層高まることが期待できる。第18の実施形態図48に示す入力インターフェイス251は、全差動オペアンプ195、196を用いた場合におけるレシオメトリックなA/D変換システムを構成するものである。本実施形態によれば、第10の実施形態で説明したように、センサ119の出力電圧をA/D変換する際、センサ119が有するレシオメトリックな特性を相殺して電源電圧規定電圧Vccの変動に影響されないA/D変換を行うことができる。第19の実施形態図49は、上記A/D変換回路を圧力センサの出力電圧に適用した第19の実施形態を示している。入力インターフェイス261は、圧力センサ262から入力した電流を電圧に変換して増幅しA/D変換回路193に出力するとともに、設定電圧Vsetと2Vref-Vsetを生成しA/D変換回路193に出力する。圧力センサ262は、ピエゾ抵抗効果を有する4つの歪ゲージ262a、262b、262c、262d抵抗R11、R12、R13、R14からなるフルブリッジ回路を備えている。歪ゲージ262aと262bおよび262cと262dは、それぞれ歪み量に対する抵抗値の変化の向きが逆になるように形成され、歪ゲージ262aと262dおよび262bと262cは、それぞれ歪み量に対する抵抗値の変化の向きが同じになるように形成されている。増幅回路部の構成は、特開2002-148131号公報に記載されたものに相当し、通常の増幅回路と異なり、歪ゲージの歪み量に対する抵抗値の変化に伴い変化する電流を抵抗264、265に流すことによって出力電圧を得ている。全差動オペアンプ263の非反転出力側は、抵抗264を介して反転入力端子にフィードバックされ、反転出力側は、抵抗265を介して非反転入力端子にフィードバックされている。通常、抵抗264の抵抗値R9と抵抗265の抵抗値R10は同じ値とする。抵抗264、265の抵抗値を大きくすることで、出力感度通常の増幅度に相当を調整できる。また、歪ゲージ262a~262dと抵抗264、265は異なる不純物濃度の拡散抵抗により形成され、それぞれの不純物濃度を適切に調整することにより、感度の温度特性をなくすことができる構成となっている。本実施形態の全差動オペアンプ263は、図48に示す全差動オペアンプ196に相当している。一方、直列に接続された抵抗266~269は、規定電圧Vccを分圧して基準電圧Vrefと設定電圧Vsetを生成する。本実施形態では抵抗266~269の抵抗値R15~R18の間にR15R16=R17R18の関係が成立している。これにより、基準電圧VrefはVcc/2に等しくなり、設定電圧Vsetは基準電圧Vrefよりも高い電圧になる。ところで、上述した実施形態の多くは、増幅回路をボルテージフォロワ形式として構成しているが、図49に示したように必ずしもボルテージフォロワである必要はない。すなわち、図49のA/D変換回路193にはオペアンプを含んでいないため、本実施形態によればA/D変換回路を必要とするセンサのアナログ回路は、2つの全差動オペアンプで構成できることを示している。このことは、半導体プロセスの微細化によって小型化できるデジタル部に比べ、オフセット電圧などの特性面から微細化しにくいアナログ部が少なくなり、コスト的に有利であることを示している。図49においても、圧力センサ262が有するレシオメトリックな特性を相殺して、電源電圧規定電圧Vccの変動に影響されないA/D変換を行うことができる。なお、本実施形態では既に前述のような種々の特性補償が施されているので、A/D変換後にブリッジ回路部のオフセット補正および感度補正を施す程度の軽微な演算補正をするだけで済むため、高速応答を要するセンサに好適である。その他の実施形態以上、本発明の好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。上述したパルス周回回路リングディレイラインは、確実に発振させる観点からNANDゲートとインバータを奇数個連ねることで構成したが、確実な発振動作を実現した偶数個のインバータ特開2010-148005号公報などに記載されたものなどで構成してもよい。偶数化によりパルス周回位置とエンコードされたデータが一対一に対応するので、下位ビットにおける直線性が改善される。また、リングディレイラインを構成するNANDゲートやインバータは、図2で示したものと違う回路で構成してもよい。さらに、パルス周回位置の検出などをインバータの全出力からとしたが、一つ置きなどに間引いてもよい。各実施形態において、図2で示したような入力レベルシフト回路10、11や、出力レベルシフト回路12、13が必要となるが、図2に示した回路構成に限るものではない。図4にアップダウンカウンタおよび重なり検出部31の例を示したが、図4の回路構成に限るものではない。各実施形態で遅延時間を生成するのにインバータを各所に使っているが、その連続個数は、奇数個か、偶数個かに留意すれば、必要な遅延時間に応じて変更ができる。また、遅延時間を生成する遅延要素として、インバータ以外のキャパシタや、チップ内配線あるいは素子の寄生容量を利用してもよい。本願の実施形態では、図1などに示す第1カウンタ20のような第1種類のアップダウンカウンタのプリセット値として全ビット0にすることで、基準電圧VrefにおけるA/D変換値を全ビット0とした。これに対し、任意の値をプリセットすればA/D変換値に加算することができる。センサなどへの適用ではオフセット補正に利用できる。ラッチエンコーダ14、15を具備した各実施形態においても、ラッチエンコーダ14、15は省略可能である。第2の実施形態を除く各実施形態においても、第2の実施形態に示すように、第1増幅回路42と第2増幅回路43とを備え、パルス周回回路2~5の低電位側に位置するNチャネルMOSトランジスタのソースとバックゲートをグランド電位に接続する構成としてもよい。第16の実施形態を除く各実施形態においても、第16の実施形態に示すように、第1、第2全差動増幅回路182、183を備え、パルス周回回路2~5の低電位側に位置するNチャネルMOSトランジスタのソースとバックゲートをグランド電位に接続する構成としてもよい。第7の実施形態を除く各実施形態においても、第7の実施形態に示すように、第3および第4パルス周回回路において反転回路Nxに限らず、互いに同位置の反転回路Na、Nb、...、Nx1からパルス信号を取り出して第2カウンタに出力してもよい。また、この構成とともにまたはこの構成に替えて、第1および第2パルス周回回路の周回動作の開始を遅延させるインバータ84遅延回路を備えてもよい。第3ないし第6の実施形態を除く各実施形態においても、第3ないし第6の実施形態に示すように、第1カウンタ20に替えてカウンタ64、65を備え、第2カウンタ21に替えてカウンタ69、70を備え、コンパレータ22に替えてコンパレータ52を備えた構成としてもよい。コンパレータ22、22a、22bは第2カウンタ21、21a、21bの出力値が全ビット0に達したことを検出したが、全ビット1に達したことを検出してもよい。この場合、第2カウンタ21、21aに上位プリセット値として全ビット1の値と規定値YまたはY/4等との差をプリセットし、第2カウンタ21、21aが出力する差分値が全ビット1に達した時に変換データ出力処理信号Sa、区間終了信号Aを出力する構成とする。第16、第17、第18の実施形態では、反転回路Na~Nxの反転時の貫通電流による瞬間的な電圧低下に備えてバイパスコンデンサCpを設けたが、それ以外の各実施形態においても同様にしてバイパスコンデンサCpを設けてもよい。センサ製品への適用で、ホール素子を用いた磁気センサと圧力センサを取り上げたが、温度センサなどのその他のセンサに用いることができることは言うまでもない。センサのみでなく、マイクロプロセッサマイクロコントローラ、DSPDigitalSignalProcessorなどのデジタル信号処理装置の周辺回路として搭載することも可能である。"