書き込みおよび読み出しのデータ単位の各ビットに対応した複数の書込手段と、各々抵抗変化型素子と選択用スイッチとを直列接続してなる複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルの一部である複数の不揮発性メモリセルを選択し、選択した複数の不揮発性メモリセルの選択用スイッチをONさせるとともに、選択した複数の不揮発性メモリセルを前記複数の書込手段に各々接続する選択手段とを具備し、前記複数の書込手段が前記選択手段により接続された複数の不揮発性メモリセルに対して書き込みデータの各ビットに対応した極性のビット電圧を各々独立して同時に印加することを特徴とする不揮発性メモリ。書き込みおよび読み出しのデータ単位の各ビットに対応した複数対のデータ線および反転データ線と、各々抵抗変化型素子と選択用スイッチとを直列接続してなる複数の不揮発性メモリセルを行列状に配列してなるメモリセルアレイであって、前記データ単位の各ビットに複数列の不揮発性メモリセルが対応付けられており、各ビットに対応した複数列の不揮発性メモリセルに対し、列毎に、当該列の複数の不揮発性メモリセルを各々の間に並列に挟むビット線およびソース線が配線され、行毎に、当該行に属する複数の不揮発性メモリセルの選択用スイッチのON/OFFを制御するための行選択線が配線されたメモリセルアレイと、行アドレスに応じて、前記メモリセルアレイにおける1本の行選択線に接続された1行分の不揮発性メモリセルの選択用スイッチをONさせる行選択手段と、前記データ単位の各ビット毎に、列アドレスに応じて、当該ビットに対応付けられた複数列の不揮発性メモリの中の1列を選択し、この選択した列の不揮発性メモリセルを間に挟むビット線およびソース線を当該ビットに対応したデータ線および反転データ線に各々接続する列選択手段と、前記データ単位の各ビットに対応して設けられ、データ書き込み時、書き込み対象である当該ビットに対応したデータ線および反転データ線間に当該ビットに応じた極性の電圧を印加する複数の書込手段と、前記データ単位の各ビットに対応して設けられ、データ読み出し時、当該ビットに対応したデータ線および反転データ線間の抵抗を示す読み出しデータを生成する複数の読出手段とを具備することを特徴とする不揮発性メモリ。1ページを構成する各ビットに対応した複数対のデータ線および反転データ線と、各々抵抗変化型素子と選択用スイッチとを直列接続してなる複数の不揮発性メモリセルを行列状に配列してなるメモリセルアレイであって、前記1ページを構成する各ビットに複数列の不揮発性メモリセルが対応付けられており、各ビットに対応した複数列の不揮発性メモリセルに対し、列毎に、当該列の複数の不揮発性メモリセルを各々の間に並列に挟むビット線およびソース線が配線され、行毎に、当該行に属する複数の不揮発性メモリセルの選択用スイッチのON/OFFを制御するための行選択線が配線されたメモリセルアレイと、行アドレスに応じて、前記メモリセルアレイにおける1本の行選択線に接続された1行分の不揮発性メモリセルの選択用スイッチをONさせる行選択手段と、前記行アドレスとともにアクセス先のページを指定するアドレスを構成する第1の列アドレスに応じて、前記不揮発性メモリセルの行列の中の前記アクセス先のページに対応した複数列を選択し、選択した複数列の不揮発性メモリセルを各々の間に挟む複数対のビット線およびソース線を前記複数対のデータ線および反転データ線に各々接続する第1の列選択手段と、データ書き込み時、1ページ分の各ビットに応じた極性の各電圧を前記複数対のデータ線および反転データ線間に各々印加する複数の書込手段と、データ読み出し時、前記複数対のデータ線および反転データ線間の抵抗を各々検出し、1ページ分のビットの読み出しデータを生成する複数の読出手段と、データ読み出し時、ページ内の各ビットを指定する第2の列アドレスに応じて、複数の読出手段から出力される読み出しデータを順次選択して出力する第2の列選択手段とを具備することを特徴とする不揮発性メモリ。前記第2の列選択手段は、前記複数の読出手段と1ビット分の出力を行う出力回路との間に各々介挿された複数のページ内カラムゲートスイッチと、前記第2の列アドレスに応じて前記複数のページ内カラムゲートスイッチのうち1つのページ内カラムゲートスイッチをONにする列デコーダとを具備することを特徴とする請求項3に記載の不揮発性メモリ。書き込みおよび読み出しのデータ単位の各ビット位置に各々対応した複数対のデータ線および反転データ線と、各々抵抗変化型素子と選択用スイッチとを直列接続してなる複数の不揮発性メモリセルの行列を有し、この複数の不揮発性メモリセルの行列は、各々複数の不揮発性メモリを含み、行列をなす複数のブロックに区切られており、前記データ単位の各ビット位置に複数列のブロックが対応し、同一ビット位置に対応した複数列のブロックの各列が列アドレスにより特定されるメモリセルアレイ手段であって、前記ブロックの各列に対応したグローバルビット線およびグローバルソース線の対が列方向に横切り、各ブロックは、列方向に並んだ複数の不揮発性メモリセルを各々の間に並列に挟むローカルビット線およびローカルソース線と、前記ローカルビット線と当該ブロックに対応したグローバルビット線との間に介挿されたグローバルビットスイッチと、前記ローカルソース線と当該ブロックに対応したグローバルソース線との間に介挿されたグローバルソーススイッチとを各々有するメモリセルアレイ手段と、行アドレスに基づいて、前記メモリセルアレイ手段における1行分のブロックを選択するとともに、この選択した1行分のブロックにおける1つの行を選択し、選択した1行分のブロックのグローバルビットスイッチおよびグローバルソーススイッチをONにするとともに、選択した行の不揮発性メモリセルの選択用スイッチをONにする行選択手段と、データ単位のビット位置毎に、当該ビット位置に対応した複数列のうち列アドレスにより特定される列のグローバルビット線およびグローバルソース線を当該ビット位置に対応したデータ線および反転データ線に各々接続する列選択手段と、データ書き込み時、書き込み対象であるデータ単位の各ビット位置毎に、当該ビットに対応したデータ線および反転データ線間に当該ビットに応じた極性の電圧を印加する複数の書込手段と、データ読み出し時、前記データ単位の各ビット位置に対応したデータ線および反転データ線間の各抵抗を検出し、複数ビットの読み出しデータを生成する複数の読出手段とを具備することを特徴とする不揮発性メモリ。書き込みおよび読み出しのデータ単位の各ビット位置に各々対応した複数対のデータ線および反転データ線と、各々抵抗変化型素子と選択用スイッチとを直列接続してなる複数の不揮発性メモリセルの行列を有し、この複数の不揮発性メモリセルの行列は、各々複数の不揮発性メモリを含み、行列をなす複数のブロックであって、各ブロックが複数の不揮発性メモリセルを複数列方向に並べた列を複数列各々含む複数のブロックに区切られており、前記データ単位の各ビット位置に複数列のブロックが対応し、同一ビット位置に対応した複数列のブロックの各列が列アドレスにおける第1の列アドレスにより特定され、1ブロック内の複数列の不揮発性メモリセルの各列が前記列アドレスにおける第2の列アドレスにより特定されるメモリセルアレイ手段であって、前記ブロックの各列に対応したグローバルビット線およびグローバルソース線の対が列方向に横切り、各ブロックは、当該ブロック内の前記複数列の不揮発性メモリセルの各列を各々の間に挟む複数対のローカルビット線およびローカルソース線と、前記複数のローカルビット線と当該ブロックに対応したグローバルビット線との間に介挿された複数のローカルビットスイッチと、前記複数のローカルソース線と当該ブロックに対応したグローバルソース線との間に介挿された複数のローカルソーススイッチとを各々有するメモリセルアレイ手段と、行アドレスに基づいて、前記メモリセルアレイ手段の全ての不揮発性メモリセルの行の中から1つの行を選択し、選択した行の各不揮発性メモリセルの選択用スイッチをONにする行選択手段と、前記第1の列アドレスに基づいて、前記データ単位の各ビット毎に、前記複数対のグローバルビット線およびグローバルソース線の中から一対のグローバルビット線およびグローバルソース線を選択し、当該ビットに対応したデータ線および反転データ線に各々接続する第1の列選択手段と、前記第2の列アドレスに基づいて、前記メモリアレイ手段の各ブロック毎に、前記複数のローカルビットスイッチの中の1つのローカルビットスイッチと前記複数のローカルソーススイッチの中の1つのローカルソーススイッチとを選択してONにする第2の列選択手段と、データ書き込み時、書き込み対象であるデータ単位の各ビット毎に、当該ビットに対応したデータ線および反転データ線間に当該ビットに応じた極性の電圧を印加する複数の書込手段と、データ読み出し時、前記データ単位の各ビットに対応したデータ線および反転データ線間の各抵抗を検出し、複数ビットの読み出しデータを生成する複数の読出手段とを具備することを特徴とする不揮発性メモリ。前記第2の列選択手段は、前記メモリセルアレイ手段のブロックの行列の各行に各々対応付けられた複数のローカル列デコーダにより構成されており、1行分のブロックに対応付けられたローカル列デコーダは、前記第2の列アドレスに基づいて、当該1行分のブロックの各ブロック毎に、前記複数のローカルビットスイッチの中の1つのローカルビットスイッチと前記複数のローカルソーススイッチの中の1つのローカルソーススイッチとを選択してONにすることを特徴とする請求項6に記載の不揮発性メモリ。前記メモリセルアレイ手段のブロックの行列の各行に各々対応付けられた複数のローカル列デコーダは、当該ローカル列デコーダに対応付けられた1行分のブロックが、前記行選択手段により選択されていない場合に当該1行分のブロックにおける全てのローカルビットスイッチおよびローカルソーススイッチをOFFにすることを特徴とする請求項7に記載の不揮発性メモリ。書き込みおよび読み出しのデータ単位の各ビットに対応した複数のデータ線と、共通電位に固定された共通電位線と、各々抵抗変化型素子と選択用スイッチとを直列接続してなる複数の不揮発性メモリセルを行列状に配列してなるメモリセルアレイであって、前記データ単位の各ビットに複数列の不揮発性メモリセルが対応付けられており、各ビットに対応した複数列の不揮発性メモリセルに対し、列毎に、当該列の複数の不揮発性メモリセルを各々の間に並列に挟むビット線およびソース線が配線され、行毎に、当該行に属する複数の不揮発性メモリセルの選択用スイッチのON/OFFを制御するための行選択線が配線されたメモリセルアレイと、行アドレスに応じて、前記メモリセルアレイにおける1本の行選択線に接続された1行分の不揮発性メモリセルの選択用スイッチをONさせる行選択手段と、前記メモリセルアレイにおける各ビットに対応したビット線と当該ビットに対応したデータ線との間に各々介挿された複数の第1のカラムゲートスイッチと、各ビットに対応したビット線と前記共通電位線との間に各々介挿された複数の第2のカラムゲートスイッチと、前記メモリセルアレイにおける各ビットに対応したソース線と当該ビットに対応したデータ線との間に各々介挿された複数の第3のカラムゲートスイッチと、各ビットに対応したソース線と前記共通電位線との間に各々介挿された複数の第4のカラムゲートスイッチとを含むカラムスイッチ手段と、前記データ単位の各ビット毎に、列アドレスが示す列のビット線に接続された第1および第2のカラムゲートスイッチ、列アドレスが示す列のソース線に接続された第3および第4のカラムゲートスイッチのON/OFF切り換えを行う手段であって、当該ビットが第1の値である場合には前記第1および第3のカラムゲートスイッチをON、前記第2および第4のカラムゲートスイッチをOFFとし、当該ビットが第2の値である場合には前記第2および第4のカラムゲートスイッチをON、前記第1および第3のカラムゲートスイッチをOFFとする列選択手段と、前記データ単位の各ビットに対応して設けられ、データ書き込み時、前記複数のデータ線に所定の書き込み電圧を印加する複数の書込手段と、前記データ単位の各ビットに対応して設けられ、データ読み出し時、当該ビットに対応したデータ線に接続された抵抗を検出して読み出しデータを生成する複数の読出手段とを具備することを特徴とする不揮発性メモリ。前記カラムスイッチ手段は、前記メモリセルアレイの列方向両側に配置された第1のカラムスイッチ部と第2のカラムスイッチ部に分離されており、前記第1のカラムスイッチ部は前記第1のカラムゲートスイッチおよび前記第3のカラムゲートスイッチを含み、前記第2のカラムスイッチ部は前記第2のカラムゲートスイッチおよび前記第4のカラムゲートスイッチを含むことを特徴とする請求項9に記載の不揮発性メモリ。前記列選択手段は、前記第1のカラムスイッチ部のカラムゲートスイッチのON/OFF切り換えを行う第1の列選択部と、前記第2のカラムスイッチ部のカラムゲートスイッチのON/OFF切り換えを行う第2の列選択部とに分かれ、前記第1の列選択部は前記第1のカラムスイッチ部の近くに、前記第2の列選択部は前記第2のカラムスイッチ部の近くに配置されていることを特徴とする請求項10に記載の不揮発性メモリ。ところで、MRAMは、例えば10ns~15ns程度の非常に高速な書き込みおよび読み出しが可能である等の優位な特性があり、また、1.2V程度の低電圧での動作も可能である。しかしながら、DRAM等のMRAMへの置き換えを行う場合、複数のビットに対して、0書き込み、1書き込みを同時に行う機能がMRAMに必要になる。ところが、MRAMは、0書き込みと1書き込みとで書き込み電流の方向を変えることが必要なバイポーラ型素子なので、0書き込み、1書き込みを同時に行おうとすると、そのための制御が複雑になる。このため、MRAMに関しては複数ビットの同時書き換えが可能な構成のものが提供されていない。さらに高速に読み出し、書き込みを行うメモリでは、ページモードPageModeでの書き込みおよび読み出し、クロック信号を用いて連続で行うバーストモードBurstModeでの書き込みおよび読み出しを行う機能が必要であるが、そのような機能を備えたMRAMは提供されていない。この発明は、以上説明した事情に鑑みてなされたものであり、複数ビットの同時書き換えを容易に行うことができる不揮発性メモリを提供することを目的とする。この発明は、書き込みおよび読み出しのデータ単位の各ビットに対応した複数の書込手段と、各々抵抗変化型素子と選択用スイッチとを直列接続してなる複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルの一部である複数の不揮発性メモリセルを選択し、選択した複数の不揮発性メモリセルの選択用スイッチをONさせるとともに、選択した複数の不揮発性メモリセルを前記複数の書込手段に各々接続する選択手段とを具備し、前記複数の書込手段が前記選択手段により接続された複数の不揮発性メモリセルに対して書き込みデータの各ビットに対応した極性のビット電圧を各々独立して同時に印加することを特徴とする不揮発性メモリを提供する。かかる発明によれば、複数の書込手段により、複数ビットを複数の不揮発性メモリセルに同時に書き込むことができる。以下、図面を参照し、この発明の実施形態について説明する。なお、以下の実施形態において、トランジスタはMOSFETMetalOxideSemiconductorFieldEffectTransistor;金属-酸化膜-半導体構造の電界効果トランジスタを指す。<第1実施形態>図1は、この発明の第1実施形態である不揮発性メモリの構成を示す回路図である。この不揮発性メモリは、16ビットのデータ単位で同時に読み出しおよび書き込みが可能な16ビット構成のメモリである。図1に示すように、本実施形態による不揮発性メモリは、行方向に並んだn1個のメモリセルアレイ100-kk=0~nを有している。これらの各メモリセルアレイ100-kk=0~nは列アドレスkを各々有している。ここで、1個のメモリセルアレイ100-kは、不揮発性メモリセルMijをm1行16列の行列状に配列してなるものである。そして、第j列のm1個の不揮発性メモリセルMiji=0~mは、各々、16ビットのデータ単位における第jビットを記憶するためのメモリセルである。各メモリセルアレイ100-kにおいて、第j列の不揮発性メモリセルMiji=0~mは、列方向に配線されたビット線BLkjおよびソース線SLkj間に挟まれている。1個の不揮発性メモリセルMijは、抵抗変化型素子Rと選択用スイッチであるNチャネルトランジスタTとを直列接続してなるものである。図示の例では、NチャネルトランジスタTがソース線SLkj側に抵抗変化型素子Rがビット線BLkj側に設けられている。また、この例では、抵抗変化型素子RはMTJ素子であり、フリー層はビット線BLkjに、ピン層はNチャネルトランジスタTのドレインに接続されている。そして、NチャネルトランジスタTのソースは、ソース線SLkjに接続されている。行選択線WLii=0~mは、n1個のメモリセルアレイ100-kk=0~nを行方向に横切っている。この行選択線WLii=0~mの各々は、n1個のメモリセルアレイ100-kk=0~nの各行に対応している。第i行に対応した行選択線WLiは、メモリセルアレイ100-kk=0~nの各々の第i行の不揮発性メモリセルMijj=0~15のNチャネルトランジスタTの各ゲートに接続されている。行デコーダ200には、データ書き込み時およびデータ読み出し時に、アクセス先を指定する行アドレスが供給される。行デコーダ200は、m1本の行選択線WLii=0~mのうち行アドレスが示す行に対応した行選択線WLiに対し、不揮発性メモリセルMijのNチャネルトランジスタTをONさせる行選択電圧を出力し、他の行に対応した行選択線に対し、NチャネルトランジスタTをOFFさせる行選択電圧を出力する。データ線DLjj=0~15と、反転データ線DLjBj=0~15は、読み出し対象または書き込み対象である16ビットのデータを伝送するための配線である。カラムスイッチ部400は、n1個のメモリセルアレイ100-kk=0~nの各々に対応付けられた16ビット分のカラムゲートトランジスタCGSkjk=0~n、j=0~15およびCGBkjk=0~n、j=0~15により構成されている。これらのカラムゲートトランジスタは、Nチャネルトランジスタである。ここで、第k列のメモリセルアレイ100-kに着目すると、メモリセルアレイ100-kの16本のソース線SLkjj=0~15と16本の反転データ線DLjBj=0~15との各間に16個のカラムゲートトランジスタCGSkjj=0~15が各々介挿されており、メモリセルアレイ100-kの16本のビット線BLkjj=0~15と16本のデータ線DLjj=0~15との各間に16個のカラムゲートトランジスタCGBkjj=0~15が各々介挿されている。そして、カラムスイッチ部400をn1本の列選択線COLkk=0~nが横切っている。ここで、1本の列選択線COLkは、第k列のメモリセルアレイ100-kに対応した16個のカラムゲートトランジスタCGSkjj=0~15と16個のカラムゲートトランジスタCGBkjj=0~15の各ゲートに接続されている。列デコーダ300には、データ書き込み時およびデータ読み出し時に、アクセス先を指定する列アドレスが供給される。列デコーダ300は、n1本の列選択線COLkk=0~nのうち列アドレスが示す列に対応した列選択線COLkに対し、カラムゲートトランジスタCGSkjj=0~15およびCGBkjj=0~15をONさせる列選択電圧を出力し、他の列に対応した列選択線に対し、カラムゲートトランジスタをOFFさせる列選択電圧を出力する。本実施形態では、同一のメモリセルアレイ100-kを横切っている16ビット分のビット線BLkjj=0~15およびソース線SLkjj=0~15が、この列デコーダ300およびカラムスイッチ部400の働きにより、データ線DLjj=0~15および反転データ線DLjBj=0~15に各々接続される。書込制御回路800には、16ビットの書き込みデータDin0~Din15と、書込許可信号WEが与えられる。ここで、書込許可信号WEは、データ書き込み時に1、データ読み出し時に0とされる。書込制御回路800は、書き込みデータDinjj=0~15を保持して書込ドライバ500-jj=0~15に与える。書込ドライバ500-jj=0~15は、書込制御回路800による制御の下、データ線DLjj=0~15および反転データ線DLjBj=0~15を駆動する。さらに詳述すると、データ書き込み時WE=1、各書込ドライバ500-jは、第jビットの書込データDinjに応じた極性の電圧差を持ったビット電圧および反転ビット電圧をデータ線DLjおよび反転データ線DLjBに出力する。また、データ読み出し時WE=0、各書込ドライバ500-jは、第jビットに対応したデータ線DLjをフローティング状態とし、反転データ線DLjBに基準レベル、具体的には接地レベルを与える。センスアンプ600-jj=0~15は、データ読み出し時WE=0、データ線DLjj=0~15に接続された抵抗値を検出することにより読み出しデータを生成する回路である。出力回路700-jj=0~15は、このセンスアンプ600-jj=0~15により生成された16ビットの読み出しデータDoutjj=0~15を出力する回路である。図2は本実施形態による不揮発性メモリの動作例を示す図である。この例では、行アドレスが0、列アドレスが0となって、メモリセルアレイ100-0の16個の不揮発性メモリセルM00~M015が書き込み先となっており、それらのうちの2個の不揮発性メモリセルM00、M015へのデータ書き込みの例が示されている。そして、この例では第0ビットの書き込みデータDin0がLow0データ書き込み、第15ビットの書き込みデータDin15がHigh1データ書き込みとなっている。この場合、書込制御回路800からの信号により、書込ドライバ500-0がデータ線DL0を1.2V、反転データ線DL0Bを0Vとし、書込ドライバ500-15がデータ線DL15を0V、反転データ線DL15Bを1.2Vとする。この状態で、列デコーダ300により列選択線COL0が選択されると、ビット線BL00に1.2V、ソース線SL00に0Vが出力され、ビット線BL015に0V、ソース線SL015に1.2Vが出力される。この結果、不揮発性メモリセルM00では、ビット線BL00からソース線SL00に向かう方向フリー層からピン層に向かう方向の電流が抵抗変化型素子Rに流れ、抵抗変化型素子Rが低抵抗となる。一方、不揮発性メモリセルM015では、ソース線SL015からビット線BL015に向かう方向ピン層からフリー層に向かう方向の電流が抵抗変化型素子Rに流れ、抵抗変化型素子Rが高抵抗となる。このように2個の不揮発性メモリセルM00およびM015に対して同時に異なるデータが書き込まれる。図示は省略したが、他のビットに対応した不揮発性メモリセルM01~M014においても並行してデータ書き込みが行われる。このように本実施形態によれば、同時に複数ビットのデータを複数の不揮発性メモリセルに書き込むことが可能である。図示は省略したが、データ読み出し時WE=0において、例えば行アドレスが0、列アドレスが0である場合、カラムスイッチ部400を介してメモリセルアレイ100-0のビット線BL00~BL015がデータ線DL0~DL15に各々接続され、ソース線SL00~SL015が反転データ線DL0B~DL15Bに接続される。そして、書込ドライバ500-0~500-15は、データ線DL0~DL15をフローティング状態とし、反転データ線DL0B~DL15Bに接地レベルを与える。この状態において、センスアンプ600-0~600-15は、データ線DL0~DL15に電流を流し、データ線DL0~DL15の電位を判定する。ここで、センスアンプ600-jから出力された電流は、データ線DLj→カラムスイッチ部400→ビット線BL0j→不揮発性メモリセルM0j→ソース線SL0j→反転データ線DLjB接地レベルという経路を流れる。従って、不揮発性メモリセルM0jが0低抵抗を記憶している場合には、データ線DLjの電位は低くなり、1高抵抗を記憶している場合には、データ線DLjの電位は高くなる。従って、データ線DLjの電位を閾値と比較することにより不揮発性メモリセルM0jから読み出したデータが0か1かを判定することができる。このように本実施形態によれば、同時に複数ビットのデータを複数の不揮発性メモリセルから読み出すことが可能である。<第2実施形態>図3はこの発明の第2実施形態である不揮発性メモリの構成を示す回路図である。本実施形態は、不揮発性メモリに対してページモード機能を取り入れた態様である。本実施形態による不揮発性メモリも、上記第1実施形態と同様、複数ビットからなるデータ単位で同時に書き込みおよび読み出しを行うものであるが、図3では、図面が煩雑になるのを防ぐため、1ビット分の構成のみが示されている。図3に示すように、本実施形態による不揮発性メモリは、h1個のメモリセルアレイ110-uu=0~hを有している。1個のメモリセルアレイ110-uは、上記第1実施形態と同様な不揮発性メモリセルMijをm1行n1列の行列状に配列してなるものである。そして、1個のメモリセルアレイ110-uにおいて、1行分のn1個の不揮発性メモリセルMijj=0~nが1ページ分の記憶エリアを構成している。各メモリセルアレイ110-uをn1対のビット線BLjj=0~nおよびソース線SLjj=0~nが列方向に横切っている。第j列の不揮発性メモリセルMkjk=0~mは、第j列に対応したビット線BLjおよびソース線SLj間に各々介挿されている。また、メモリセルアレイ110-uu=0~hをm1本の行選択線WLii=0~mが行方向に横切っている。この行選択線WLii=0~mの各々は、h1個のメモリセルアレイ110-uu=0~hの各行に対応している。本実施形態による不揮発性メモリは、行デコーダ200と、第1列デコーダ300と、第2列デコーダ350とを有する。ここで、行デコーダ200には行アドレスが、第1列デコーダ300には列アドレスBが、第2列デコーダ350には列アドレスAが供給される。そして、本実施形態では、行アドレスと列アドレスBによりアクセス先のページが特定される。また、列アドレスAは、アクセス先のページ内アドレスである。また、本実施形態による不揮発性メモリは、ページモードでのアクセスを実現するため、1ページ分、すなわち、n1個の書込ドライバ510-jj=0~nと、n1対のデータ線DLjj=0~nおよび反転データ線DLjBj=0~nと、n1個のセンスアンプ600-jj=0~nを有している。また、書込制御回路800は、1ページ分の書き込みデータを保持するためのラッチを備えている。行デコーダ200は、上記第1実施形態と同様、m1本の行選択線WLii=0~mのうち行アドレスが示す行に対応した行選択線WLiに対し、不揮発性メモリセルMijのNチャネルトランジスタTをONさせる行選択電圧を出力し、他の行に対応した行選択線に対し、NチャネルトランジスタTをOFFさせる行選択電圧を出力する。第1カラムスイッチ部410は、メモリセルアレイ110-uu=0~hの各々に対応付けて、各々1ページ分、すなわち、n1対のカラムゲートトランジスタCGSjuj=0~nおよびCGBjuj=0~nを備えている。各メモリセルアレイ110-uの1ページ分のビット線BLjj=0~nはカラムゲートトランジスタCGBjuj=0~nを各々介して1ページ分のデータ線DLjj=0~nに接続され、1ページ分のソース線SLjj=0~nはカラムゲートトランジスタCGSjuj=0~nを各々介して1ページ分の反転データ線DLjBj=0~nに接続されている。そして、第1カラムスイッチ部410をh1本の列選択線COLuu=0~hが横切っている。ここで、1本の列選択線COLuは、第u列のメモリセルアレイ110-uに対応した1ページ分のカラムゲートトランジスタCGSjuj=0~nおよびCGBjuj=0~nの各ゲートに接続されている。列デコーダ300は、h1本の列選択線COLuu=0~hのうち列アドレスBが示す列uに対応した列選択線COLuに対し、カラムゲートトランジスタCGSjuj=0~nおよびCGBjuj=0~nをONさせる列選択電圧を出力し、他の列に対応した列選択線に対し、カラムゲートトランジスタをOFFさせる列選択電圧を出力する。センスアンプ600-jj=0~nの各々は、データ読み出し時、データ線DLjおよび反転データ線DLjB間の抵抗を検出することにより読み出しデータを出力する。第2カラムスイッチ部450は、センスアンプ600-jj=0~nの各出力端子と出力回路700との間に各々介挿されたn1個のカラムゲートトランジスタACGjj=0~nにより構成されている。このカラムゲートトランジスタACGjj=0~nの各ゲートには列選択線ACOLjj=0~nが各々接続されている。第2列デコーダ350は、k1本の列選択線ACOLjj=0~nのうち列アドレスAが示す列選択線ACOLjにカラムゲートトランジスタACGjをONさせる列選択電圧を出力し、他の列選択線に対し、カラムゲートトランジスタをOFFさせる列選択電圧を出力する。本実施形態において、データ書き込み時は、書込制御回路800は、保持した1ページ分の書き込みデータDinに基づき、各書込ドライバ510-jj=0~nに1ページ分の書き込みビットに対応したビット電圧および反転ビット電圧をデータ線DLjj=0~kおよび反転データ線DLjBj=0~kに各々出力させる。そして、例えば行アドレスが0、列アドレスBが0であるとすると、メモリセルアレイ110-0の第0行WL0、COL0が選択され、このメモリセルアレイ110-0の第0行のn1個の不揮発性メモリセルM00~M0nにデータ線DLjj=0~nおよび反転データ線DLjBj=0~nに出力されたn1ビットの0/1データが同時に書き込まれる。また、データ読み出し時は、ページを指定する行アドレスおよび列アドレスBが与えられた状態で、ページ内アドレスを指定する列アドレスAがクロックに同期して順次切り換えられる。ここで、行アドレスおよび列アドレスBがいずれも0であり、メモリセルアレイ110-0の第0行WL0、COL0のページが選択されているとすると、センスアンプ600-0~600-nにより不揮発性メモリセルM00~M0nに記憶されているデータが読み出される。このとき、列アドレスAに従い、第2列デコーダ350により、例えば列選択線ACOL0が選択されると、センスアンプ600-0の出力データが出力回路700により出力データDoutとして外部に出力される。ここで、不揮発性メモリセルからセンスアンプに読み出される時間は、10ns~15nsであるが、n1個のセンスアンプの各々から1つのデータを読み出す時間は、ほとんど第2列デコーダ350の動作時間で決まるので、例えば3ns~5ns程度の超高速で読み出しが可能である。これをページ読み出し速度と言う。本実施形態では、以上のようなページモードでの動作により高速なデータ書き込みおよびデータ読み出しが可能となる。<第3実施形態>図4はこの発明の第3実施形態である不揮発性メモリの構成を示す回路図である。本実施形態では、上記第1実施形態図1におけるメモリセルアレイ100-kk=0~nがh1個のメモリセルアレイ120-uu=0~hに、行デコーダ200がh1個の行デコーダ220-uu=0~hに、カラムスイッチ部400がカラムスイッチ部420に置き換えられている。他の構成については上記第1実施形態と同様である。本実施形態による不揮発性メモリは、上記第1実施形態と同様、16ビットからなるデータ単位で同時にデータ書き込みおよびデータ読み出しが可能な構成となっている。データ線DLdd=0~15と、反転データ線DLdBd=0~15は、読み出し対象または書き込み対象である16ビットのデータを伝送するための配線である。h1個のメモリセルアレイ120-uu=0~hは、列方向に配列されている。各メモリセルアレイ120-uは、上記第1実施形態と同様な不揮発性メモリセルの行列を有している。具体的には、図4に示すように、各メモリセルアレイ120-uは、各々m1行n1列からなる不揮発性メモリセルの行列Miji=0~m、j=0~nを行方向に16個並べた構成となっている。この行方向に並んだ16個の不揮発性メモリセルの行列Miji=0~m、j=0~nは、データ単位の第dビットd=0~15に各々対応している。h1個のメモリセルアレイ120-uu=0~hに着目すると、これらは同一ビット位置に対応したh1個の不揮発性メモリセルの行列Miki=0~m、k=0~nを含んでいる。これらの同一ビット位置に対応したh1個の不揮発性メモリセルの行列Miki=0~m、k=0~nの各列は、列アドレスにより各々特定される。そして、図4に示すように、メモリセルアレイ120-uu=0~hを各々n1×16本のグローバルビット線GBLjdj=0~n、d=0~15およびグローバルソース線GSLjdj=0~n、d=0~15が列方向に横切っている。ここで、グローバルビット線GBLjdおよびグローバルソース線GSLjdは、対をなしており、メモリセルアレイ120-uu=0~hの各々において第dビットに対応した不揮発性メモリセルの行列Miki=0~m、k=0~nの第j列に対応している。そして、各メモリセルアレイ120-uu=0~hの各々は、グローバルビット線GBLjdおよびグローバルソース線GSLjdの各対に各々対応したブロックBLjdj=0~n、d=0~15に区分されている。各ブロックBLjdは、一列の不揮発性メモリセルMiji=0~mと、この一列の不揮発性メモリセルを間に挟むローカルビット線LBLおよびローカルソース線LSLと、ローカルビット線LBLとグローバルビット線GBLjdとの間に介挿されたグローバルビットスイッチGBSと、ローカルソース線LSLとグローバルソース線GSLjdとの間に介挿されたグローバルソーススイッチGSSとを有する。h1個の行デコーダ220-uu=0~hは、メモリセルアレイ120-uu=0~hに各々対応している。各行デコーダ220-uは、行アドレスに基づいて、各々に対応したメモリセルアレイ120-uの全てのグローバルビットスイッチGBSおよび全てのグローバルソーススイッチGSSのON/OFFを制御するグローバル行選択電圧WL0BおよびWL0Sと、メモリセルアレイ120-u内の各行ii=0~mの不揮発性メモリセルの選択用スイッチTのON/OFFを制御する行選択電圧WLii=0~mを出力する回路である。そして、h1個の行デコーダ220-uu=0~hは、行アドレスに基づいて、h1個のメモリセルアレイ120-uu=0~hのうち1つのメモリセルアレイ120-uと、この選択したメモリセルアレイ120-uの不揮発性メモリセルMikの行列における1つの行iを選択し、選択したメモリセルアレイ120-uの各ブロックBLjdj=0~n、d=0~15のグローバルビットスイッチGBSおよびグローバルソーススイッチGSSをONにするとともに、選択した行iの不揮発性メモリセルの選択用スイッチTをONにする行選択手段を構成している。例えばアクセス対象である16ビット分の不揮発性メモリセルの行アドレスがyであり、y/m1の商がya、余りがybである場合、その行アドレスyに対応した16ビット分の不揮発性メモリセルは、メモリセルアレイ120-yaの第yb行にある。この場合、行デコーダ220-yaがメモリセルアレイ120-yaの各ブロックBLkjk=0~n、j=0~15のグローバルビットスイッチGBSおよびグローバルソーススイッチGSSをONにするとともに、メモリセルアレイ120-ya内の第yb行の不揮発性メモリセルの選択用スイッチTをONにする。カラムスイッチ部420は、データ単位のビット位置j毎に、当該ビット位置jに対応したn1列のうち列アドレスにより特定される列kのグローバルビット線GBLkjおよびグローバルソース線GSLkjを当該ビット位置jに対応したデータ線DLjおよび反転データ線DLjBに各々接続する列選択手段を構成している。このカラムスイッチ部420は、各々NチャネルトランジスタであるカラムゲートトランジスタCGSjdj=0~n、d=0~15およびCGBjdj=0~n、d=0~15により構成されている。本実施形態において、1つのメモリセルアレイ120-uには、m1行n1列の不揮発性メモリセルの行列が含まれている。しかし、このm1行n1列の不揮発性メモリセルの行列は、m1個の不揮発性メモリセルからなるn1×16個のブロックBLjdj=0~n、d=0~15に分けられている。ここで、あるメモリセルアレイ120-u内にアクセス先の16ビット分の不揮発性メモリセルがある場合、そのメモリセルアレイ120-uのみのn1×16個のグローバルビットスイッチGBSおよびn1×16個のグローバルソーススイッチGSSがONとなる。そして、n1×16対のグローバルビット線GBLjdj=0~n、d=0~15およびグローバルソース線GSLjdj=0~n、d=0~15の各対に対して、当該メモリセルアレイ120-uの各ブロックBLjd内のm1個の不揮発性メモリセルが接続される。そして、このn1×16対のグローバルビット線GBLjdj=0~n、d=0~15およびグローバルソース線GSLjdj=0~n、d=0~15の各対のうち列アドレスが示すインデックスjに対応した16対のグローバルビット線GBLjdd=0~15およびグローバルソース線GSLjdd=0~15がカラムスイッチ部420を介してデータ線DLdd=0~15および反転データ線DLdBd=0~15に各々接続される。ここで、1本のデータ線DLdには、1個のカラムゲートトランジスタCGBjdを介して1本のグローバルビット線GBLjdが接続され、この1本のグローバルビット線GBLjdには1個のグローバルビットスイッチGBSを介して1本のローカルビット線LBLとm1個の不揮発性メモリセルの抵抗変化型素子Rの各端部が接続される。また、1本の反転データ線DLdBには、1個のカラムゲートトランジスタCGSjdを介して1本のグローバルソース線GSLjdが接続され、この1本のグローバルソース線GSLjdには1個のグローバルソーススイッチGSSを介して1本のローカルソース線LSLとm1個の不揮発性メモリセルの選択用トランジスタTの各ソースが接続される。このように本実施形態では、データ書き込み時およびデータ読み出し時にデータ線DLdおよび反転データ線DLdBに接続される負荷容量は殆どが配線容量であり、負荷となる不揮発性メモリセルの個数は僅かm1個であり小容量である。従って、本実施形態によれば、不揮発性メモリとして大容量のものを構成する場合に、データ線DLdおよび反転データ線DLdBに接続される負荷容量を小さく抑えることができ、高速なアクセスが可能になる。<第4実施形態>図5はこの発明の第4実施形態である不揮発性メモリの構成を示す回路図である。本実施形態による不揮発性メモリは、上記第3実施形態と同様、16ビットからなるデータ単位で同時にデータ書き込みおよびデータ読み出しが可能な構成となっている。しかし、図5では、図面が煩雑になるのを防止するため、それらのうち第0ビットに対応した部分のみが図示されている。実際には、図示のメモリセルアレイ130-uu=0~h、カラムスイッチ部430、データ線DL0および反転データ線DL0B、センスアンプ600-0、出力回路700-0に相当するものが、さらに15ビット分設けられている。図5に示すように、本実施形態では、列方向に並んだh1個のメモリセルアレイ130-uu=0~hのうち第0ビットに対応した領域を、n1対のグローバルビット線GBLj’0j’=0~nおよびグローバルソース線GSLj’0j’=0~nが列方向に横切っている。そして、各メモリセルアレイ130-uは、グローバルビット線GBLj’0およびグローバルソース線GSLj’0の各対に各々挟まれたn1個のブロックBLj’0j’=0~nに区分されている。上記第3実施形態では、1個のブロックBLj0の中に、1対のローカルビット線LBLおよびローカルソース線LSL間に挟まれたm1個の不揮発性メモリセルMiji=0~mが含まれていた。これに対し、本実施形態では、1個のブロックBLj’0の中に、1対のローカルビット線LBLaおよびローカルソース線LSLa間に挟まれたm1個の不揮発性メモリセルMiji=0~mと、1対のローカルビット線LBLbおよびローカルソース線LSLb間に挟まれたm1個の不揮発性メモリセルMij1i=0~mとが2列並んでいる。そして、ブロックBLj’0内には、これらの2列のうちのいずれかを選択してグローバルビット線GBLj’0およびグローバルソース線GSLj’0に接続するための手段として、ローカルビット線LBLaおよびグローバルビット線GBLj’0間に介挿されたローカルビットスイッチGBSaと、ローカルビット線LBLbおよびグローバルビット線GBLj’0間に介挿されたローカルビットスイッチGBSbと、ローカルソース線LSLaおよびグローバルソース線GSLj’0間に介挿されたローカルソーススイッチGSSaと、ローカルソース線LSLbおよびグローバルソース線GSLj’0間に介挿されたローカルソーススイッチGSSbとが設けられている。また、本実施形態では、列デコーダ330に加えて、h1個のメモリセルアレイ130-uu=0~hに各々対応したローカル列デコーダ370-uAu=0~hおよびローカル列デコーダ370-uBu=0~hが設けられている。本実施形態において、列アドレスは、第1の列アドレスと第2の列アドレスとに分かれており、第1の列アドレスは列デコーダ330に、第2の列アドレスはローカル列デコーダ370-uAu=0~hおよびローカル列デコーダ370-uBu=0~hに供給される。ここで、第2の列アドレスは、例えば列アドレスの最下位ビットであり、第1の列アドレスは、列アドレスにおける最下位ビットを除く各ビットにより構成されている。ローカル列デコーダ370-uAu=0~hは、第2の列アドレスが0である場合には、ローカルビットスイッチGBSaをONとする選択電圧LBLS0、ローカルビットスイッチGBSbをOFFとする選択電圧LBLS1を各々出力する。また、ローカル列デコーダ370-uAu=0~hは、第2の列アドレスが1である場合には、ローカルビットスイッチGBSaをOFFとする選択電圧LBLS0、ローカルビットスイッチGBSbをONとする選択電圧LBLS1を各々出力する。また、ローカル列デコーダ370-uBu=0~hは、第2の列アドレスが0である場合には、ローカルソーススイッチGSSaをONとする選択電圧LSLS0、ローカルソーススイッチGSSbをOFFとする選択電圧LSLS1を各々出力する。また、ローカル列デコーダ370-uBu=0~hは、第2の列アドレスが1である場合には、ローカルソーススイッチGSSaをOFFとする選択電圧LSLS0、ローカルソーススイッチGSSbをONとする選択電圧LSLS1を各々出力する。列デコーダ330は、第2の列アドレスが示すインデックスj’に対応したグローバルビット線GBLj’0およびグローバルソース線GSLj’0をカラムスイッチ部430に選択させ、データ線DL0および反転データ線DL0Bに接続させる。以上、第0ビットに対応した部分のみを説明したが、第1~第15ビットに対応した部分の構成も同様である。また、以上説明した部分以外の他の部分の構成については上記第3実施形態と同様である。本実施形態によれば、2本のローカルビット線に1本のグローバルビット線が対応するので、配線長の長いグローバルビット線の幅を2倍に太くすることができる。グローバルソース線も同様である。従って、本実施形態によれば、グローバルビット線およびグローバルソース線の寄生抵抗を半分にすることができ、アクセスを高速化することができるとともに、不揮発性メモリセルに対するアクセス時間の場所依存性を低減することができる。<第5実施形態>図6はこの発明の第5実施形態である不揮発性メモリの構成を示す回路図である。本実施形態による不揮発性メモリは、上記第1実施形態と同様、16ビットからなるデータ単位で同時にデータ書き込みおよびデータ読み出しが可能な構成となっている。上記第1~第4実施形態では、データ線DLdd=0~15および反転データ線DLdBd=0~15は不揮発性メモリに配線されていた。これに対し、本実施形態による不揮発性メモリには、反転データ線が配線されておらず、データ線DLdd=0~15と共通電位線である共通接地線COMGNDが配線されている。メモリセルアレイ140-dd=0~15は、データ単位を構成する各ビットに対応しており、図示のように行方向に配列されている。各メモリセルアレイ140-dは、上記第1実施形態と同様な不揮発性メモリセルの行列Miji=0~m、j=0~nを有している。そして、この16ビット分のメモリセルアレイ140-dd=0~15をm1本の行選択線WLii=0~mが横切っている。これらの行選択線WLii=0~mは、メモリセルアレイ140-dd=0~15の各行に対応しており、第i行に対応した行選択線WLiは、第i行に属する全ての不揮発性メモリセルMijの選択用トランジスタTのゲートに接続されている。また、各ビット位置dに対応したメモリセルアレイ14-dをn1対のビット線BLjdj=0~nおよびソース線SLjdj=0~nが列方向に横切っている。1対のビット線BLjdおよびソース線SLjdの間には、不揮発性メモリセルの行列Miji=0~m、j=0~nの中のm1個からなる不揮発性メモリセルの列Miji=0~mが介挿されている。行デコーダ200は、行アドレスに基づいて、m1本の行選択線WLii=0~mの中の1本の行選択線WLiを選択し、不揮発性メモリMikの選択用トランジスタTをONさせる行選択電圧を出力し、他の行選択線WLiに不揮発性メモリMikの選択用トランジスタTをOFFさせる行選択電圧を出力する。カラムスイッチ部440-dd=0~15は、メモリセルアレイ140-dd=0~15に各々対応している。第dビットに対応したカラムスイッチ部440-dは、カラムゲートトランジスタCGBjj=0~n、CGBjBj=0~n、CGSjj=0~nおよびCGSjBj=0~nを有している。ここで、カラムゲートトランジスタCGBjj=0~nは、第dビットに対応したメモリセルアレイ140-dを横切るn1本のビット線BLjdj=0~nとデータ線DLdとの間に各々介挿され、カラムゲートトランジスタCGBjBj=0~nは、同ビット線BLjdj=0~nと共通接地線COMGNDとの間に各々介挿されている。また、カラムゲートトランジスタCGSjj=0~nは、第dビットに対応したメモリセルアレイ140-dを横切るn1本のソース線SLjdj=0~nと共通接地線COMGNDとの間に各々介挿され、カラムゲートトランジスタCGSjBj=0~nは、同ソース線SLjdj=0~nとデータ線DLdとの間に各々介挿されている。各カラムスイッチ部440-dd=0~15には、ローカル列デコーダ385-dd=0~15が各々接続されている。そして、ローカル列デコーダ385-dd=0~15の各々は、n1本の列選択線GCOLjBj=0~nを介してグローバル列デコーダ380と接続されている。各ローカル列デコーダ385-dは、NORゲート386-jj=0~nおよび387-jj=0~nを備えている。ここで、各ローカル列デコーダ385-dのNORゲート386-jj=0~nおよび387-jj=0~nの各々の一方の入力端子は、列選択線GCOLjBj=0~nに各々接続されている。また、各ローカル列デコーダ385-dのNORゲート386-jj=0~nの各々の他方の入力端子には、第dビットのビット電圧DIdが書込制御回路850から供給される。そして、各ローカル列デコーダ385-dにおいて、NORゲート386-jj=0~nの各出力信号は、カラムスイッチ部440-dのカラムゲートトランジスタCGSjj=0~nおよびCGBjj=0~nの各ゲートに供給されるとともに、NORゲート387-jj=0~nの他方の入力端子に各々供給される。また、各ローカル列デコーダ385-dにおいて、NORゲート387-jj=0~nの各出力信号は、カラムスイッチ部440-dのカラムゲートトランジスタCGSjBj=0~nおよびCGBjBj=0~nの各ゲートに供給される。グローバル列デコーダ380は、列選択線GCOLjBj=0~nのうち列アドレスが示す列jに対応した列選択線GCOLjBにLowレベルを出力し、それ以外の列選択線にHighレベルを出力する。書込制御回路850は、データ単位の各ビットd毎に、図7に示すNANDゲート851およびインバータ852からなる回路を含んでいる。そして、書込制御回路850は、データ書き込み時WE=1、書き込みデータの第dビットDindが0である場合にはビット電圧DIdをLowレベルとし、1である場合にはHighレベルとする。また、書込制御回路850は、データ読み出し時WE=0、全てのビット電圧DIdd=0~15をLowレベルとする。書込ドライバ520-dd=0~15は、書込制御回路850による制御の下、データ線DLdd=0~15を各々駆動する。さらに詳述すると、データ書き込み時WE=1、書込ドライバ520-dd=0~15は、Highレベルをデータ線DLdd=0~15に各々出力する。また、データ読み出し時WE=0、書込ドライバ520-dd=0~15は、データ線DLdd=0~15を各々フローティング状態とする。センスアンプ600-dd=0~15は、データ読み出し時WE=0、データ線DLdd=0~15の各々と共通接地線COMGNDとの間の抵抗を検出することにより、16ビットの読み出しデータを生成する。出力回路700-dd=0~15は、センスアンプ600-dd=0~15により得られる読み出しデータを出力する。次に本実施形態の動作を説明する。まず、データ書き込みの動作について説明する。例えば第0行を指定する行アドレスが行デコーダ200に与えられ、第0列を示す列アドレスが列デコーダ380に与えられたとする。この場合、行選択線WL0にHighレべル、他の行選択線WL1~WLmにLowレベルが出力されるため、メモリセルアレイ140-dd=0~15の各々における第0行の不揮発性メモリセルM0jj=0~nの選択用スイッチTがONとなり、他の行の不揮発性メモリセルの選択用スイッチがOFFとなる。また、列選択線GCOLjBj=0~nのうち第0列に対応した列選択線GCOL0BにLowレベルが、他の列に対応した列選択線にHighレベルが出力される。ここで、16ビットの書き込みデータの第0ビットDin0が0、第15ビットDin15が1であったとすると、WE=1であることから、ビット電圧DI0はLowレベル0V、ビット電圧DI15はHighレベル1.2Vとなる。また、データ線DL0およびDL15にはHighレベルが出力される。そして、書き込みデータの第0ビットDin0が0であることから、カラムスイッチ部440-0では、カラムゲートトランジスタCGS0およびCGB0のみがONとなり、他のカラムゲートトランジスタはOFFとなる。このため、データ線DL0→ビット線BL00→メモリセルアレイ140-0の不揮発性メモリセルM00→ソース線SL00→共通接地線COMGNDという経路を電流が流れる。この場合、メモリセルアレイ140-0の不揮発性メモリセルM00では、抵抗変化型素子Rのフリー層からピン層に向かう電流が流れるので、抵抗変化型素子Rが低抵抗となり、0を記憶した状態となる。一方、書き込みデータの第15ビットDin15が1であることから、カラムスイッチ部440-15では、カラムゲートトランジスタCGS0BおよびCGB0BのみがONとなり、他のカラムゲートトランジスタはOFFとなる。このため、データ線DL15→ソース線SL015→メモリセルアレイ140-15の不揮発性メモリセルM00→ビット線BL015→共通接地線COMGNDという経路を電流が流れる。この場合、メモリセルアレイ140-15の不揮発性メモリセルM00では、抵抗変化型素子Rのピン層からフリー層に向かう電流が流れるので、抵抗変化型素子Rが高抵抗となり、1を記憶した状態となる。以上、メモリセルアレイ140-0および140-15を例に各不揮発性メモリセルM00へのデータ書き込みの動作を説明したが、メモリセルアレイ140-1~140-14の各不揮発性メモリセルM00に対しても同様なデータ書き込みが行われる。データ読み出し時は、WE=0となるので、ビット電圧DI0~DI15はLowレベルとなる。このため、カラムスイッチ部440-dd=0~15の各々では、カラムゲートトランジスタCGS0およびCGB0のみがONとなり、他のカラムゲートトランジスタはOFFとなる。この状態において、各センスアンプ600-dd=0~15は、データ線DLdd=0~15に定電流を出力する。この場合、例えばセンスアンプ600-0から出力される電流は、データ線DL0→ビット線BL00→不揮発性メモリセルM00→ソース線SL00→共通接地線COMGNDという経路を流れる。センスアンプ600-0は、このときのデータ線DL0のレベルを閾値と比較することにより、メモリセルアレイ140-0の不揮発性メモリセルM00に記憶されたデータを判定し、読み出しデータとして出力する。他の第1~第15ビットについても同様である。本実施形態によれば、反転データ線DLdBd=0~15が不要になり、配線数を削減することができる。また、本実施形態によれば、ローカル列デコーダの分だけ素子数が増加するが、これらのローカル列デコーダは、メモリセルアレイの横に配置することができるので、不揮発性メモリのチップ面積を増加させる要因にはならない。また、列選択線の本数は増加するが、これらの列選択線はカラムゲートトランジスタの上を通過させることができるので、同様に、不揮発性メモリのチップ面積を増加させる要因とならない。従って、本実施形態によれば、不揮発性メモリのチップ面積を削減することができる。本実施形態を図3に示すようなページモード機能を備えた不揮発性メモリに適用してもよい。図3に示すようにページモード機能を備えた不揮発性メモリでは、データ線の本数および反転データ線の本数が多くなる。しかし、本実施形態を適用した場合には反転データ線が不要になる。従って、本実施形態をページモード機能を備えた不揮発性メモリに適用することにより、大きな面積削減効果を得ることができる。<第6実施形態>図8はこの発明の第6実施形態である不揮発性メモリの構成を示す回路図である。本実施形態は、上記第5実施形態の変形例である。上記第5実施形態では、データ線DLdd=0~15および共通接地線COMGNDと、メモリセルアレイ140-dd=0~15との間にカラムスイッチ部440-dd=0~15が介挿された。これに対し、本実施形態では、データ線DLdd=0~15と共通接地線COMGNDとがメモリセルアレイ140-dd=0~15の上下両側列方向両側に分かれて配線されている。そして、メモリセルアレイ140-dd=0~15とデータ線DLdd=0~15との間にカラムスイッチ部441-dd=0~15が介挿され、メモリセルアレイ140-dd=0~15と共通接地線COMGNDとの間に、カラムスイッチ部442-dd=0~15が介挿されている。カラムスイッチ部441-dd=0~15は、メモリセルアレイ140-dd=0~15に各々対応している。第dビットに対応したカラムスイッチ部441-dは、カラムゲートトランジスタCGBjj=0~nおよびCGBjBj=0~nを有している。ここで、カラムゲートトランジスタCGBjj=0~nは、第dビットに対応したメモリセルアレイ140-dを横切るn1本のビット線BLjdj=0~nとデータ線DLdとの間に各々介挿され、カラムゲートトランジスタCGBjBj=0~nは、第dビットに対応したメモリセルアレイ140-dを横切るn1本のソース線SLjdj=0~nとデータ線DLdとの間に各々介挿されている。各カラムスイッチ部441-dd=0~15には、ローカル列デコーダ395Add=0~15が各々接続されている。そして、ローカル列デコーダ395Add=0~15の各々は、n1本のグローバル列選択線GCOLAjBj=0~nを介してグローバル列デコーダ390Aと接続されている。各ローカル列デコーダ395Adは、列番号j=0~nの各々に対応付けて、図9aに示すNORゲート396Ajおよび397Ajからなる回路を各々備えている。ここで、各ローカル列デコーダ395AdのNORゲート396Ajj=0~nおよび397Ajj=0~nの各々の一方の入力端子は、グローバル列選択線GCOLAjBj=0~nに各々接続されている。また、各ローカル列デコーダ395AdのNORゲート396Ajj=0~nの各々の他方の入力端子には、第dビットのビット電圧DIdが書込制御回路850から供給される。そして、各ローカル列デコーダ395Adにおいて、NORゲート396Ajj=0~nの各出力信号は、ローカル列選択線LCOLAjj=0~nを各々介してカラムスイッチ部441-dのカラムゲートトランジスタCGBjj=0~nの各ゲートに供給されるとともに、NORゲート397Ajj=0~nの他方の入力端子に各々供給される。また、各ローカル列デコーダ395Adにおいて、NORゲート397Ajj=0~nの各出力信号は、ローカル列選択線LCOLAjBj=0~nを各々介してカラムスイッチ部441-dのカラムゲートトランジスタCGBjBj=0~nの各ゲートに供給される。グローバル列デコーダ390Aは、グローバル列選択線GCOLAjBj=0~nのうち列アドレスが示す列jに対応したグローバル列選択線GCOLAjBにLowレベルを出力し、それ以外のグローバル列選択線にHighレベルを出力する。カラムスイッチ部442-dd=0~15は、メモリセルアレイ140-dd=0~15に各々対応している。第dビットに対応したカラムスイッチ部442-dは、カラムゲートトランジスタCGSjj=0~nおよびCGSjBj=0~nを有している。ここで、カラムゲートトランジスタCGSjj=0~nは、第dビットに対応したメモリセルアレイ140-dを横切るn1本のソース線SLjdj=0~nと共通接地線COMGNDとの間に各々介挿され、カラムゲートトランジスタCGSjBj=0~nは、第dビットに対応したメモリセルアレイ140-dを横切るn1本のビット線BLjdj=0~nと共通接地線COMGNDとの間に各々介挿されている。各カラムスイッチ部442-dd=0~15には、ローカル列デコーダ395Bdd=0~15が各々接続されている。そして、ローカル列デコーダ395Bdd=0~15の各々は、n1本のグローバル列選択線GCOLBjBj=0~nを介してグローバル列デコーダ390Bと接続されている。各ローカル列デコーダ395Bdは、列番号j=0~nの各々に対応付けて、図9bに示すNORゲート396Bjおよび397Bjからなる回路を各々備えている。ここで、各ローカル列デコーダ395BdのNORゲート396Bjj=0~nおよび397Bjj=0~nの各々の一方の入力端子は、グローバル列選択線GCOLBjBj=0~nに各々接続されている。また、各ローカル列デコーダ395BdのNORゲート396Bjj=0~nの各々の他方の入力端子には、第dビットのビット電圧DIdが書込制御回路850から供給される。そして、各ローカル列デコーダ395Bdにおいて、NORゲート396Bjj=0~nの各出力信号は、ローカル列選択線LCOLBjj=0~nを各々介してカラムスイッチ部442-dのカラムゲートトランジスタCGSjj=0~nの各ゲートに供給されるとともに、NORゲート397Bjj=0~nの他方の入力端子に各々供給される。また、各ローカル列デコーダ395Bdにおいて、NORゲート397Bjj=0~nの各出力信号は、ローカル列選択線LCOLBjBj=0~nを各々介してカラムスイッチ部442-dのカラムゲートトランジスタCGSjBj=0~nの各ゲートに供給される。グローバル列デコーダ390Bは、グローバル列選択線GCOLBjBj=0~nのうち列アドレスが示す列kに対応したグローバル列選択線GCOLBjBにLowレベルを出力し、それ以外のグローバル列選択線にHighレベルを出力する。書込制御回路850、書込ドライバ520-dd=0~15、センスアンプ600-dd=0~15および出力回路700-dd=0~15の構成は、上記第5実施形態と同様である。次に第0行を指定する行アドレスが与えられ、第0列を示す列アドレスが与えられた場合を例に本実施形態の動作を説明する。まず、データ書き込み時の動作を説明する。例えば書き込みデータの第0ビットDin0が0、第15ビットDin15が1であったとすると、WE=1であることから、ビット電圧DI0はLowレベル0V、ビット電圧DI15はHighレベル1.2Vとなる。また、データ線DL0およびDL15にはHighレベルが出力される。そして、書き込みデータの第0ビットDin0が0であることから、カラムスイッチ部441-0では、カラムゲートトランジスタCGB0のみがONとなり、他のカラムゲートトランジスタはOFFとなる。また、カラムスイッチ部442-0では、カラムゲートトランジスタCGS0のみがONとなり、他のカラムゲートトランジスタはOFFとなる。このため、データ線DL0→ビット線BL00→メモリセルアレイ140-0の不揮発性メモリセルM00→ソース線SL00→共通接地線COMGNDという経路を電流が流れる。この場合、メモリセルアレイ140-0の不揮発性メモリセルM00では、抵抗変化型素子Rのフリー層からピン層に向かう電流が流れるので、抵抗変化型素子Rが低抵抗となり、0を記憶した状態となる。一方、書き込みデータの第0ビットDin15が1であることから、カラムスイッチ部441-15では、カラムゲートトランジスタCGB0BのみがONとなり、他のカラムゲートトランジスタはOFFとなる。また、カラムスイッチ部442-15では、カラムゲートトランジスタCGS0BのみがONとなり、他のカラムゲートトランジスタはOFFとなる。このため、データ線DL15→ソース線SL015→メモリセルアレイ140-15の不揮発性メモリセルM00→ビット線BL015→共通接地線COMGNDという経路を電流が流れる。この場合、メモリセルアレイ140-15の不揮発性メモリセルM00では、抵抗変化型素子Rのピン層からフリー層に向かう電流が流れるので、抵抗変化型素子Rが高抵抗となり、1を記憶した状態となる。以上、メモリセルアレイ140-0および140-15を例に各不揮発性メモリセルM00へのデータ書き込みの動作を説明したが、メモリセルアレイ140-1~140-14の各不揮発性メモリセルM00に対しても同様なデータ書き込みが行われる。データ読み出し時は、WE=0となるので、ビット電圧DI0~DI15はLowレベルとなる。このため、カラムスイッチ部441-dd=0~15の各々では、カラムゲートトランジスタCGB0のみがONとなり、他のカラムゲートトランジスタはOFFとなる。また、カラムスイッチ部442-dd=0~15の各々では、カラムゲートトランジスタCGS0のみがONとなり、他のカラムゲートトランジスタはOFFとなる。この状態において、各センスアンプ600-dd=0~15は、データ線DLdd=0~15に定電流を出力する。この場合、例えばセンスアンプ600-0から出力される電流は、データ線DL0→ビット線BL00→不揮発性メモリセルM00→ソース線SL00→共通接地線COMGNDという経路を流れる。センスアンプ600-0は、このときのデータ線DL0のレベルを閾値と比較することにより、メモリセルアレイ140-0の不揮発性メモリセルM00に記憶されたデータを判定し、読み出しデータとして出力する。他の第1~第15ビットについても同様である。本実施形態によれば、0書き込み、1書き込みのいずれにおいても、図8において上から下へ向けてデータ線DLjj=0~15から共通接地線COMGNDへ向けて電流を流す。従って、メモリセルの列方向の位置図8では上下方向の位置によらず、データ線からアクセス先の不揮発性メモリセルまでのビット線の配線抵抗と当該不揮発性メモリセルから共通接地線COMGNDまでのソース線の配線抵抗の和が一定になる。従って、アクセス先の不揮発性メモリセルの位置によらず配線抵抗の電圧降下が一定となる。データ書き込み時、列方向図8における上下方向の場所によらず各不揮発性メモリセルには常に一定の電位差が印加されるため、各不揮発性メモリセルの書き込み特性、読み出し特性の場所依存性がなくなり、マージンの大きな高性能な不揮発性メモリを実現することができる。<他の実施形態>以上、この発明の第1~第6実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。1抵抗変化型素子R1として、ReRAMのメモリセルに用いられるCERColossalElectro-Resistance;電界誘起巨大抵抗変化抵抗素子を利用してもよい。2上記第1実施形態図1では、同一列アドレスkに対応した不揮発性メモリMiji=0~m、j=0~15を1つのメモリセルアレイ内100-k内に設けたが、上記第5実施形態図6のように、同一ビットdに対応し、異なる列アドレスjに対応した不揮発性メモリMiji=0~m、j=0~nを1つのメモリセルアレイ内に設けてもよい。他の実施形態も同様であり、メモリセルアレイは、同一ビットに対応した不揮発性メモリが近くに集まるように構成してもよいし、同一列アドレスに対応した不揮発性メモリセルが近くに集まるように構成してもよい。3上記第4実施形態図5において、メモリセルアレイ130-uu=0~hに各々対応付けられたローカル列デコーダ370-uAu=0~hおよび370-uBu=0~hは、当該ローカル列デコーダ370-uAおよび370-uBに対応付けられたメモリセルアレイ130-uが、行デコーダ230-uにより選択されていない場合に当該メモリセルアレイ130-uにおける全てのローカルビットスイッチGBSa、GBSbおよびローカルソーススイッチGSSa、GSSbをOFFにするように構成してもよい。この態様によれば、アクセス対象の行を含まない全てのメモリセルアレイのローカルビット線およびローカルソース線をグローバルビット線およびグローバルソース線から切り離すことができるので、データ書き込みおよびデータ読み出しをさらに高速化することができる。4上記第4実施形態図5では、1つのブロックBLkjの中に不揮発性メモリセルの列を2列設けたが、例えば4列等、2列より多くの不揮発性メモリセルの列を設けてもよい。5上記各実施形態では、レイアウト面積を縮小するために、カラムゲートトランジスタをすべてNチャネルトランジスタにより構成した。このNチャネルのカラムゲートトランジスタに閾値による電圧降下が発生するのを避けるために、図示しない昇圧回路により電源電圧を昇圧し、この昇圧回路により昇圧された電圧を列デコーダにおける列選択電圧を出力する回路に電源電圧として供給してもよい。あるいは、レイアウト面積は増加するが、Nチャネルのカラムゲートトランジスタの代わりにPチャネルトランジスタとNチャネルトランジスタと組み合わせたCMOS型スイッチを用いてもよい。この場合、さらに低電圧化が可能である。