"ビットラインとソースラインとの間に連結されるチャンネル層を有するメモリストリングを含むメモリブロックと、前記チャンネル層にホットホールを供給し、前記メモリストリングに含まれたメモリセルの消去動作を行うように構成された動作回路グループと、前記チャンネル層にホットホールが目標量以上に供給されれば、ブロック消去イネーブル信号を出力するように構成された消去動作決定回路と、前記ブロック消去イネーブル信号に応答して動作回路グループが前記消去動作を行う時点を制御するように構成された制御回路と、を含むことを特徴とする半導体メモリ装置。前記消去動作決定回路は、少なくとも二つ以上のメモリストリングのチャンネル層に前記ホットホールが目標量以上にそれぞれ供給されれば、前記ブロック消去イネーブル信号を出力するように構成されることを特徴とする請求項1に記載の半導体メモリ装置。前記消去動作決定回路は、前記メモリストリングのうち一番目のメモリストリング、中間に位置するメモリストリング、及び最後のメモリストリングを含む3個のメモリストリングのチャンネル層に前記ホットホールが目標量以上にそれぞれ供給されれば、前記ブロック消去イネーブル信号を出力するように構成されることを特徴とする請求項1に記載の半導体メモリ装置。前記消去動作決定回路は、前記ホットホールがチャンネル層に流入される量によって変わるビットラインの電圧をセンシングしてチャンネル層に供給されるホットホールの量を判断するように構成されることを特徴とする請求項1~3のいずれか1項に記載の半導体メモリ装置。前記消去動作決定回路は、基準電圧を生成する基準電圧生成回路と、前記ホットホールの供給量によって変わる前記ビットラインの電圧を前記基準電圧と比較し、前記チャンネル層に供給されるホットホールの量を検出し、検出結果によってストリング消去イネーブル信号を出力するように構成されたホットホール検出回路と、前記ストリング消去イネーブル信号に応答して前記ブロック消去イネーブル信号を出力するように構成されたブロック消去決定回路と、を含むことを特徴とする請求項1に記載の半導体メモリ装置。前記消去動作決定回路は、基準電圧を生成する基準電圧生成回路と、前記ホットホールの供給量によって変わる3個のメモリストリングのビットライン電圧と基準電圧とを比較して3個のメモリストリングのチャンネル層に目標量以上のホットホールがそれぞれ供給されたことが検出されれば、第1ないし第3ストリング消去イネーブル信号を出力するように構成されたホットホール検出回路と、前記第1ないし第3ストリング消去イネーブル信号に応答して前記ブロック消去イネーブル信号を出力するように構成されたブロック消去決定回路と、を含むことを特徴とする請求項3に記載の半導体メモリ装置。前記動作回路グループは、前記メモリストリングに含まれたメモリセルのワードラインをフローティングさせた状態で前記ホットホールがチャンネル層に供給されるように前記ソースラインにホットホール供給電圧を印加するように構成されることを特徴とする請求項1に記載の半導体メモリ装置。前記ホットホールがチャンネル層に目標量以上に供給されれば、前記動作回路グループはソースラインに消去電圧を印加した後、ワードラインに接地電圧を印加するように構成されることを特徴とする請求項7に記載の半導体メモリ装置。前記チャンネル層がU字型の3次元構造からなることを特徴とする請求項1に記載の半導体メモリ装置。前記チャンネル層が5価不純物がドープされたポリシリコン層からなることを特徴とする請求項1または9に記載の半導体メモリ装置。ビットラインとソースラインとの間に連結されたメモリストリングのチャンネル層にホットホールを供給する段階と、前記チャンネル層に供給される前記ホットホールの量と目標量とを比較する段階と、前記チャンネル層に前記ホットホールが前記目標量以上に供給されれば、前記メモリストリングに含まれたメモリセルの消去動作を行う段階と、を含むことを特徴とする半導体メモリ装置の動作方法。前記ホットホールが供給されることによって変わる前記ビットラインの電圧を基準電圧と比較して前記ホットホールの量と目標量とを比較することを特徴とする請求項11に記載の半導体メモリ装置の動作方法。前記ビットラインの電圧が基準電圧よりも高ければ消去動作を実施することを特徴とする請求項11に記載の半導体メモリ装置の動作方法。前記メモリストリングのうち少なくとも二つ以上のメモリストリングのチャンネル層に前記ホットホールが目標量以上にそれぞれ供給されれば、前記消去動作が実施されることを特徴とする請求項11に記載の半導体メモリ装置の動作方法。前記メモリストリングのうち一番目のメモリストリング、中間に位置するメモリストリング、及び最後のメモリストリングを含む3個のメモリストリングのチャンネル層に前記ホットホールが目標量以上にそれぞれ供給されれば、前記消去動作が実施されることを特徴とする請求項11に記載の半導体メモリ装置の動作方法。したがって、本発明は上記問題を解決するために案出されたものであり、その目的は、最上の動作条件を設定し、それによって半導体メモリ装置を動作させることで半導体メモリ装置の動作特性を向上させることができる不揮発性メモリ装置及びその動作方法を提供することである。上記目的を達成するために本発明に係る半導体メモリ装置は、ビットラインとソースラインとの間に連結されるチャンネル層を有するメモリストリングを含むメモリブロックと、チャンネル層にホットホールを供給し、メモリストリングに含まれたメモリセルの消去動作を行うように構成された動作回路グループと、チャンネル層にホットホールが目標量以上に供給されればブロック消去イネーブル信号を出力するように構成された消去動作決定回路と、ブロック消去イネーブル信号に応答して動作回路グループが消去動作を行う時点を制御するように構成された制御回路と、を含む。消去動作決定回路は、少なくとも二つ以上のメモリストリングのチャンネル層にホットホールが目標量以上にそれぞれ供給されれば、ブロック消去イネーブル信号を出力するように構成され得る。消去動作決定回路は、メモリストリングのうち一番目のメモリストリング、中間に位置するメモリストリング及び最後のメモリストリングを含む3個のメモリストリングのチャンネル層にホットホールが目標量以上にそれぞれ供給されれば、ブロック消去イネーブル信号を出力するように構成され得る。消去動作決定回路は、ホットホールがチャンネル層に流入される量によって変わるビットラインの電圧をセンシングしてチャンネル層に供給されるホットホールの量を判断するように構成され得る。消去動作決定回路は、基準電圧を生成する基準電圧生成回路と、ホットホールの供給量によって変わるビットラインの電圧を基準電圧と比較し、チャンネル層に供給されるホットホールの量を検出し、検出結果によってストリング消去イネーブル信号を出力するように構成されたホットホール検出回路と、ストリング消去イネーブル信号に応答してブロック消去イネーブル信号を出力するように構成されたブロック消去決定回路と、を含むことができる。消去動作決定回路は、基準電圧を生成する基準電圧生成回路と、ホットホールの供給量によって変わる3個のメモリストリングのビットライン電圧と基準電圧とを比較して3個のメモリストリングのチャンネル層に目標量以上のホットホールがそれぞれ供給されたことが検出されれば、第1ないし第3ストリング消去イネーブル信号を出力するように構成されたホットホール検出回路と、第1ないし第3ストリング消去イネーブル信号に応答してブロック消去イネーブル信号を出力するように構成されたブロック消去決定回路と、を含むことができる。動作回路グループは、メモリストリングに含まれたメモリセルのワードラインをフローティングさせた状態でホットホールがチャンネル層に供給されるようにソースラインにホットホール供給電圧を印加するように構成され得る。ホットホールがチャンネル層に目標量以上に供給されれば、動作回路グループはソースラインに消去電圧を印加した後、ワードラインに接地電圧を印加するように構成され得る。本発明に係る半導体メモリ装置の動作方法は、ビットラインとソースラインとの間に連結されたメモリストリングのチャンネル層にホットホールを供給する段階と、チャンネル層に供給されるホットホールの量と目標量とを比較する段階と、チャンネル層にホットホールが目標量以上に供給されれば、メモリストリングに含まれたメモリセルの消去動作を行う段階と、を含む。ホットホールが供給されることによって変わるビットラインの電圧を基準電圧と比較してホットホールの量と目標量とを比較することができる。ビットラインの電圧が基準電圧よりも高ければ消去動作が実施され得る。メモリストリングのうち少なくとも二つ以上のメモリストリングのチャンネル層にホットホールが目標量以上にそれぞれ供給されれば、消去動作が実施され得る。メモリストリングのうち一番目のメモリストリング、中間に位置するメモリストリング及び最後のメモリストリングを含む3個のメモリストリングのチャンネル層にホットホールが目標量以上にそれぞれ供給されれば、消去動作が実施され得る。チャンネル層は、U字型の3次元構造に提供されることが可能で、5価不純物がドーピングされたポリシリコン層からなり得る。以上のように本発明によれば、最上の動作条件を設定し、それによって半導体メモリ装置を動作させることで半導体メモリ装置の動作特性を向上させることができる。以下、添付された図面を参照して本発明の望ましい実施例について説明する。図1は本発明の実施例による半導体素子を説明するための回路図である。図1を参照すれば、代表的な不揮発性メモリ素子であるNANDフラッシュメモリ素子の一般的なメモリストリングMSは、ドレインがビットラインBLと連結されるドレインセレクトトランジスタDST、ソースがソースラインSLと連結されるソースセレクトトランジスタSST、セレクトトランジスタドレインセレクトトランジスタDST及びソースセレクトトランジスタSSTの間に直列連結された複数のメモリセルC1~C8と、を含む。ここで、メモリセルCの個数は設計によって変更され得るが、以下ではメモリセルCが8個である場合を例として説明する。3次元構造のメモリストリングMSの中間に位置する一対のメモリセルC4,C5の間にパイプトランジスタPTrが連結される。したがって、セルストリングに含まれたメモリセルC1~C8のうち、一部のメモリセルC1~C4はソースセレクトトランジスタSSTとパイプトランジスタPTrとの間に直列連結されて第1メモリグループを構成し、残りのメモリセルC5~C8はドレインセレクトトランジスタDSTとパイプトランジスタPTrとの間に直列連結されて第2メモリグループを構成する。パイプトランジスタPTrは、半導体基板Baに形成される。ドレインセレクトトランジスタDSTと第1メモリグループのメモリセルC1~C4は半導体基板Baから垂直方向でビットラインBLとパイプトランジスタPTrとの間に直列配列される。ソースセレクトトランジスタSSTと第2メモリグループのメモリセルC5~C8は、半導体基板Baから垂直方向でソースラインSLとパイプトランジスタPTrとの間に直列配列される。第1メモリグループのメモリセルC1~C4と第2メモリグループのメモリセルC5~C8の数は同一であることが望ましい。メモリセルC1~C8に垂直配列されることによってメモリセルC1~C8のチャンネル方向は半導体基板Baと垂直方向となる。そして、メモリストリングMSのメモリセルC1~C8が第1及び第2メモリグループに分けられることによって、一つのメモリストリングMSには半導体基板Baから垂直した2個の垂直チャンネル層SCを含むようになる。ここで、パイプトランジスタPTrは、第1メモリグループのメモリセルC1~C4のチャンネル領域と、第2メモリグループのメモリセルC5~C8のチャンネル領域を電気的に連結させる動作を行う。3次元メモリストリングMSを含む半導体素子の構造をより具体的に説明すれば次のようである。図2は、図1の回路を具現した半導体素子の構造を説明するための斜視図である。具体的に、図2は半導体メモリ装置のメモリアレイ410に含まれたメモリブロックの斜視図であり、メモリブロックは6×2個のそれぞれのメモリストリングMS、ソースセレクトトランジスタSST及びドレインセレクトトランジスタDSTを含む場合を図示する。図2を参照すれば、メモリブロックには複数のメモリストリングMSが提供される。後述のように、各メモリストリングMSは、複数の電気的に再記録の可能なメモリセルC1~C8を含み、該メモリセルC1~C8は直列連結される。メモリストリングMSを構成するメモリセルC1~C8は、複数の半導体層を積層させて形成される。各メモリストリングMSはチャンネル層SC、ワードラインWL1~WL8及びパイプゲートPGを含む。チャンネル層SCは、U字型の3次元構造からなり、5価不純物がドーピングドープされたポリシリコン層で形成され得る。U字型チャンネル層SCは、図2に示す行方向から見たとき、U字型で形成される。U字型チャンネル層SCは、半導体基板Baに対して実質的に垂直方向に延長する一対の柱状部ColumnarPortionsCLa,CLb及び該柱状部CLa,CLbの下端部を連結するように形成された連結部JPを含む。柱状部CLa,CLbは、円筒柱型や角柱型からなり得る。また、柱状部CLa,CLbは柱型からなり得る。ここで、図2に示す行方向は積層方向に直角方向であり、後述する列方向は積層方向と行方向に対して直角方向である。U字型チャンネル層SCは、一対の柱状部CLa,CLbの中心軸を連結する線が列方向に平行になるように配置される。また、U字型チャンネル層SCは行方向と列方向に形成される平面にマトリックスを形成するように配置される。各層のワードラインWL1~WL8は、図2に示す行方向に平行に延長される形態を持つ。各層のワードラインWL1~WL8は、互いに絶縁されて分離され、列方向に所定のピッチを持つ線で反復的に形成される。ワードラインWL1は、ワードラインWL8と同一層に形成される。同じく、ワードラインWL2はワードラインWL7と同一層に形成される。同じく、ワードラインWL3はワードラインWL6と同一層に形成される。同じく、ワードラインWL4はワードラインWL5と同一層に形成される。図2に示す列方向に同一位置に提供されて、行方向にラインを形成するメモリセルC1~C8のゲートは、同一のワードラインWL1~WL8にそれぞれ連結される。図示しないが、各ワードラインWL1~WL8の行方向の端部は、階段型に形成される。各ワードラインWL1~WL8は行方向に一列を成す複数の柱状部CLa,CLbを取り囲むように形成される。ワードラインWL1~WL8と柱状部CLa,CLbとの間に図示しないONOOxide-Nitride-Oxide;下部酸化膜窒化膜上部酸化膜層が形成される。ONO層は柱状部CLa,CLbに隣接したトンネル絶縁層Tox、該トンネル絶縁層Toxに隣接した電荷格納層CT及び該電荷格納層CTに隣接したブロック絶縁層Boxを含む。電荷格納層CTは従来のフローティングゲートのように電荷を蓄積する機能をする。前記構成を言い換えれば、電荷格納層CTは柱状部CLa,CLb及び連結部JPの表面全体を取り囲むように形成され、各ワードラインWL1~WL8は電荷格納層CTを取り囲むように形成される。ドレインセレクトトランジスタDSTは、U字型チャンネル層SCの柱状部CLa及びドレインセレクトラインDSLを含む。U字型チャンネル層SCの柱状部CLaは、半導体基板Baに対して垂直方向に延長されるように形成される。ドレインセレクトラインDSLは、ワードラインWLのうちで最上位のワードラインWL8の上方へ提供される。ドレインセレクトラインDSLは、図2に示す行方向に平行に延長する形態を持つ。ドレインセレクトラインDSLは、ソースセレクトラインSSLを間に挟んで列方向に所定のピッチを持つ線で反復的に形成される。ドレインセレクトラインDSLは、ギャップが介在されて行方向に一列になった複数のU字型チャンネル層SCの柱状部CLaのそれぞれを取り囲むように形成される。ソースセレクトトランジスタSSTは、U字型チャンネル層SCの柱状部CLb及びソースセレクトラインSSLを含む。ソースセレクトラインSSLは、ワードラインWLのうちで最上位のワードラインWL1の上方へ提供される。ソースセレクトラインSSLは、図2に示す行方向に平行に延長する形態を持つ。ソースセレクトラインSSLは、ドレインセレクトラインDSLを間に挟んで列方向に所定のピッチを持つ線で反復的に形成される。ソースセレクトラインSSLは、ギャップが介在されて行方向に一列になった複数のU字型チャンネル層SCの柱状部CLbのそれぞれを取り囲むように形成される。パイプゲートPGは、複数の連結部JPの下部を覆うように図2に示す行方向及び列方向に2次元的に延長されて形成される。U字型チャンネル層SCの柱状部CLbは、図2に示す列方向に隣接して形成される。一対のU字型チャンネル層SCの柱状部CLbの上端部はソースラインSLと連結される。ソースラインSLは一対のU字型チャンネル層SCの柱状部CLbに共通で連結される。ビットラインBLは、U字型チャンネル層SCの柱状部CLaの上端部に形成されてプラグPLを通じてU字型チャンネル層SCの柱状部CLaと連結され得る。各ビットラインBLはソースラインSLの上方に配置されるように形成される。各ビットラインBLは図2に示す列方向に延長し、行方向に所定の間隔を持つ線で反復的に形成される。2次元構造のメモリストリング構造では、消去動作の際、Pウェルに20V程度の高電圧を印加すれば、Pウェルとフローティングゲートとの間の高い電圧差によってメモリセルCのフローティングゲートにトラップされた電子がPウェルに放出されてメモリセルCが消去された。しかし、3次元構造のメモリストリングMSでは他の方法で消去動作が実施される。図3は、図2に示されたメモリストリングMSの動作を説明するための断面図である。図3を参照すれば、図2で説明したように、ワードラインWL1~WL8とチャンネル層SCとの間にトンネル絶縁層Tox、電荷格納層CT及びブロック絶縁層Boxを含むONO層が形成される。電荷格納層CTは窒化膜で形成され得る。一方、チャンネル層SCに充分な電荷が存在しないため、高い電位差を発生させることができないから、電荷格納層CTにトラップされた電子が放出されてメモリセルCを消去しにくい。充分な時間が経過すれば、ホールペアHolePairが形成され、電荷格納層CTの電子が放出され得るが、数秒以上の時間が必要であるから使用者が要求するスペックから外れるようになる。このような問題を解決するために、強制的にソースラインSLとソースセレクトラインSSLに印加される電圧を調節してGIDLGateInducedDrainLeakage現象を発生させれば、充分なホットホールhが流入されて、高い電界を形成することができ、その結果、電荷格納層CTの電子が放出されてメモリセルCが消去され得る。尚、GIDL現象とは、トランジスタのオフ状態において、ゲート電極下のドレイン端に高い電界がかかることによりドレインから基板へ漏れ電流が流れる状態のことである。しかし、図2において説明したように、3次元構造で形成されたメモリストリングMSの場合、U字型チャンネル構造にメモリセルCが多層で形成されているから、消去動作の際、ホールの注入状態はさまざまな変数によって変化され得る。したがって、ソースラインSLからビットラインBLまでホットホールhがチャンネル層SC全体に分布される時点と、ホットホールhがチャンネル層SCに流入される量によって消去動作が始まる時点を決定しなければ、消去動作が目標時間内に消費電流を減らしつつ正常に実施されない。上記において、ホットホールhがチャンネル層SC全体に分布される時点は、ホットホールhがソースラインSLからドレインセレクトラインDSLで取り囲まれたチャンネル層SCまで到逹する時点であると判断することができる。また、ホットホールhがドレインセレクトラインDSLで取り囲まれたチャンネル層SCまで到逹する時点は、チャンネル層SCと連結されたビットラインBLの電位を測定して判断することができる。これをより具体的に説明すれば次のようである。図4は、本発明の実施例による半導体メモリ装置を説明するためのブロック図である。図4を参照すれば、半導体メモリ装置はメモリアレイ410、動作回路グループとなる電圧供給回路420、センシング回路グループ430、列選択回路440を含み、更には制御回路450及び消去動作決定回路460を含む。メモリアレイ410は、複数のメモリブロックを含み、それぞれのメモリブロックはビットラインBLBL1,...,BLk,...,BLnとソースラインSLとの間に連結された複数のメモリストリングMSを含む。それぞれのメモリストリングMSは、ビットラインBL1とソースラインSLとの間に連結されたドレインセレクトトランジスタDST、メモリセルC、パイプトランジスタPTr、メモリセルC及びソースセレクトトランジスタSSTを含む。このようなメモリブロックの構造は、図2において説明したメモリブロックの構造と同一であるので、具体的な説明は省略する。一方、図2において説明したように、ワードラインWL1~WL8が8個である場合を例として説明する。しかし、ワードラインWLの数、即ち、積層されるメモリセルCの数は設計によって適宜変更され得る。動作回路グループは、選択されたメモリブロックに含まれたメモリセルCのプログラム動作、リード動作または消去動作を行うように構成される。電圧供給回路420、センシング回路グループ430及び列選択回路440を含む。電圧供給回路420は、制御回路450の内部命令信号CMDiとローアドレス信号RADDによってメモリセルCのプログラム動作、消去動作またはリード動作に必要な動作電圧を、選択されたメモリブロックのドレインセレクトラインDSL、ワードラインWL1~WL8、ソースセレクトラインSSL及びソースラインSLに供給する。このような電圧供給回路420は、電圧発生回路及びローデコーダを含むことができる。電圧発生回路は、制御回路450の内部命令信号CMDiに応答してメモリセルCをプログラム、リードまたは消去するための動作電圧を発生させる。ローデコーダは制御回路450のローアドレス信号RADDに応答し、電圧発生回路から発生された動作電圧をメモリアレイ410のメモリブロックのうちで選択されたメモリブロックのローカルラインとなるドレインセレクトラインDSL、ワードラインWL1~WL8、ソースセレクトラインSSLと、ソースラインSLに印加する。センシング回路グループ430は、ビットラインBL1~BLnと連結されるセンシング回路を含む。センシング回路は、NANDフラッシュメモリ装置で使用されるページバッファが使用可能である。センシング回路グループ430は、メモリセルCに格納するためのデータを臨時格納し、プログラム動作の際、データにしたがってビットラインBLの電圧レベルを調節する機能を有する。また、センシング回路グループ430は、リード動作の際にビットラインBL1~BLnを通じてメモリセルCのしきい値電圧レベルをセンシングしてセンシング結果に対応するデータを臨時格納する。列選択回路440は、メモリセルCに格納するために外部から入力されるデータをセンシング回路グループ430のセンシング回路に順次伝達する。また、列選択回路440はメモリセルCから読み出されてセンシング回路グループ430のセンシング回路に格納されたデータを順次にデータラインDLに出力する。消去動作決定回路460は、ビットラインBL1,BLk,BLnの電位を感知してメモリブロックに含まれたメモリストリングMSのチャンネル層SC図3参照にメモリセルCを消去するためのホットホールhが充分に流入されたか否かを判断する。判断結果によって消去動作決定回路460は、ブロック消去イネーブル信号BERASEENを出力する。制御回路450は、ブロック消去イネーブル信号BERASEENに応答して選択されたメモリブロックのメモリセルCを消去するために動作回路グループの電圧供給回路420を制御する。電圧供給回路420は、制御回路450の制御によってメモリセルCが消去されるようにローカルラインとなるドレインセレクトラインDSL、ワードラインWL1~WL8、ソースセレクトラインSSL、及びソースラインSLの電圧を調節する。即ち、消去動作決定回路460は、メモリストリングMSのうち一番目のメモリストリングMS、中間に位置するメモリストリングMS、及び最後のメモリストリングMSを含む3個のメモリストリングMSのチャンネル層SCにホットホールhが目標量以上にそれぞれ供給されれば、ブロック消去イネーブル信号BERASEENを出力するように構成される。消去動作決定回路460をより具体的に説明すれば次のようである。図5は、図4に図示された消去動作決定回路460を説明するためのブロック図である。図5を参照すれば、消去動作決定回路460は基準電圧生成回路462、ホットホール検出回路464及びブロック消去決定回路466を含む。基準電圧生成回路462は、消去動作モードに進入すれば基準電圧VREFを生成する。基準電圧VREFは、ビットラインBLの電圧と比較するために生成される。このような基準電圧VREFは、内部信号によって変更され得る。例えば、消去動作モードの進入を知らせる信号例えば、EraseLOGRSTとともにバイアスセッティング信号例えば、EraseDLE、CTLBUS<20>が基準電圧生成回路462の内部のデコーダに入力されれば、デコーダは8ビットの出力信号例えば、SEV<70>と8ビットの反転出力信号例えば、SEVN<70>を出力する。基準電圧生成回路462の内部の基準電圧出力部は、出力信号及び出力反転信号、バンドギャップレファレンス電圧及びイネーブル信号例えば、REFDETENによって基準電圧VREFを出力する。ここで、バイアスセッティング信号例えば、CTLBUS<20>によって基準電圧VREFのレベルを0.6Vから1.0Vまで500mV単位で調節することができる。ホットホール検出回路464は、ホットホールhの供給量によって変わるビットラインBL1,BLk,BLnの電圧を基準電圧VREFと比較し、チャンネル層SCに供給されるホットホールhの量を検出し、検出結果によってストリング消去イネーブル信号SERASEEN1,SERASEEN2,SERASEEN3を出力するように構成される。ホットホール検出回路464は、消去動作の開始時点を判断するためにビットラインBLの電圧またはポテンシャルと基準電圧VREFとを比較する。即ち、ホットホール検出回路464はホットホールhの供給量と目標量とを比較するためにビットラインBLの電圧と基準電圧VREFとを比較する。比較のために、ホットホール検出回路464にはバンドギャップレファレンス電圧とイネーブル信号例えば、ERASEDETENがさらに入力され得る。望ましくは、ホットホール検出回路464は、メモリブロックと連結されたビットラインBLのうち一番目のビットラインBL1、中間に位置したビットラインBLk及び最後のビットラインBLnの電圧と基準電圧VREFとを比較する。少なくとも一つ以上のビットラインBL1,BLk,BLnと基準電圧VREFとを比較すると、メモリブロック内のチャンネル層SCにホットホールhが平等に流入されたか否かを確認することができ、選択されたメモリブロックに含まれたメモリセルCの消去特性を均一に制御することができる。ホットホール検出回路464は、ビットラインBLの電圧が基準電圧VREFよりも高いことが検出されれば、即ち、チャンネル層SCにホットホールhが充分に流入されたと判断されれば、該ビットラインBLと対応するストリング消去イネーブル信号SERASEEN1,SERASEEN2,SERASEEN3を出力する。ブロック消去決定回路466はホットホールhの供給量によって変わる3個のメモリストリングMSのビットラインBL1,BLk,BLnの電圧ビットライン電圧と基準電圧VREFとを比較して3個のメモリストリングMSのチャンネル層SCに目標量以上のホットホールhがそれぞれ供給されたことが検出されれば、第1ないし第3ストリング消去イネーブル信号SERASEEN1,SERASEEN2,SERASEEN3を出力するように構成される。ブロック消去決定回路466は、ストリング消去イネーブル信号SERASEEN1,SERASEEN2,SERASEEN3がすべて活性化されれば、ブロック消去イネーブル信号BERASEENを制御回路450に出力する。制御回路450は、ブロック消去イネーブル信号BERASEENに応答してメモリブロックの消去動作が実施されるように動作回路グループを制御する。前述したように、基準電圧VREFのレベルによって消去動作の始まる時点が変更されるため、基準電圧VREFのレベルを設定することが重要である。ホットホール検出回路464がセンシングするビットラインBLのポテンシャルはメモリストリングMSのチャンネル層SC図3参照に流入されるホットホールhの量によって決定されるが、ホットホールhの量はメモリブロック内に含まれたメモリストリングの数、メモリアレイまたはプレイン410に含まれたメモリブロックの数、GIDL現状の発生程度によって決定される。反対に、消去動作を正常に行うために必要なホットホールhの最小流入量が分かっていれば、ホットホールhの流入量によるビットラインBLの電圧をも予測が可能である。したがって、ビットラインBLの予測された電圧によって基準電圧VREFのレベルを調節すれば、消去動作が始まる時点を正確に制御することができる。ホットホールhの流入量は次のように予測することができる。図2に示された3次元構造のメモリアレイ410で、1ユニットセル当たりのビットラインキャパシタンスを求めた後、1メモリブロック当たりに含まれたメモリストリング数と、1メモリアレイまたは1プレイン410当たりに含まれたメモリブロック数を掛ける。すると、1プレイン当たりのビットラインキャパシタンスが以下の数1式により求められる。[数1]1プレイン当たりのビットラインキャパシタンスBLcapacitance/Plane=[1ユニットセル当たりのビットラインキャパシタンスBLcapacitance/UnitCell]×[1メモリブロック当たりのメモリストリング数String数/Block]×[1プレイン当たりのメモリブロック数Block数/Plane]基準電圧VREFが08Vに決められた場合、GIDL現象によってビットラインポテンシャルが08Vよりも高い場合、消去動作を行う。一方、消去動作の実施時点を予測するためのビットラインBLの電荷量は以下の数2式によって求められる。[数2]必要なビットラインBLの電荷量RequiredChargeQ=[1プレイン当たりのビットラインキャパシタンスBLcapacitance/Plane]×[基準電圧VREFReferenceVoltageLevel]必要な全体GIDL電流は以下の数3式によって求められる。[数3]必要な全体GIDL電流RequiredTotalGIDLCurrent=[必要なビットラインBLの電荷量RequiredChargeQ]/[充電時間ChargingTime]1メモリストリングMS当たりに必要なGIDL電流は以下の数4式によって求められる。[数4]1メモリストリングMS当たりに必要なGIDL電流RequiredTotalGIDLCurrent/SSL=[必要な全体GIDL電流RequiredTotalGIDLCurrent]×[1メモリストリングMS当たりに含まれたソースセレクトライン数SSL/String]ここで、GIDL電流は、メモリストリングMSに含まれたソースセレクトラインSSLから供給されるから、1ソースセレクトラインSSL当たりに必要なGIDL電流で表記した。GIDL電流によってチャンネル層SCへのホットホール注入量が決まるので、GIDL電流によってホットホール注入量を予測し、基準電圧VREFのレベルを決めることができる。上記説明した方法は、本発明の理解のために提示される一つの実施例に過ぎないため、上記の方法によってのみ基準電圧VREFのレベルを決めることができるのではない。即ち、上記の数式は動作電圧、セルサイズなどのような設計事項によって変更され得る。したがって、テストを通じて適切な基準電圧VREFを設定することもできる。図6は、本発明の実施例による半導体メモリ装置の動作方法を説明するための波形図である。図3、図4及び図6を参照すれば、区間T1~T2でホットホールhの供給動作が実施される。電圧供給回路420は、ワードラインWLをフローティング状態に設定して、ソースセレクトラインSSLに接地電圧を印加する。そして、ソースラインSLにホットホール供給電圧V1を印加すれば、GIDL電流によってホットホールhがチャンネル層SCに供給される。ホットホールhによってビットラインBLの電位が上昇する。消去動作決定回路460は、ビットラインBLの電位をセンシングしてチャンネル層SCに目標量のホットホールhが供給されたか否かを判断する。センシングされたビットラインBLの電位によって目標量以上のホットホールhがチャンネル層SCに注入されたと判断されれば、消去動作決定回路460はブロック消去イネーブル信号BERASEENを制御回路450に出力する。区間T3~T5でブロック消去イネーブル信号BERASEENによって制御回路450は、ソースセレクトラインSSLがフローティング状態になり、ソースラインSLに消去電圧V2が印加されるように電圧供給回路420を制御する。消去電圧V2が印加されればフローティング状態のソースセレクトラインSSLとワードラインWL1~WL8の電圧がキャパシタカップリング現象によって上昇する。次に、区間T6の間、電圧供給回路420がワードラインWL1~WL8に接地電圧を印加すれば、ワードラインWL1~WL8とチャンネル層SCとの間の電圧差が充分に大きく増加し、電荷格納層CTにトラップされた電子がチャンネル層SCに放出される。以後、区間T7で消去電圧V2の供給を中断し、消去動作が完了する。以上のように、本発明の最も好ましい実施形態について説明したが、本願発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者が様々な変形や変更が可能であることは勿論であり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。"