フラッシュメモリと、前記フラッシュメモリに電圧を供給する第1電源回路と、前記第1電源回路の出力に一端が接続されたデカップリング容量素子と、前記フラッシュメモリの動作モードに応じて、前記デカップリング容量素子の他端の電位を制御する制御回路と、を備える半導体集積回路。前記デカップリング容量素子の他端と接地電圧端子との間に接続された第1スイッチ回路と、前記デカップリング容量素子の他端と電源電圧端子との間に接続された第2スイッチ回路と、をさらに備え、前記制御回路は、前記フラッシュメモリの動作モードに応じて、前記第1スイッチ回路又は前記第2スイッチ回路のいずれか一方を導通状態とする請求項1に記載の半導体集積回路。前記電源電圧端子に接続された第2電源回路をさらに備える請求項2に記載の半導体集積回路。フラッシュメモリと、前記フラッシュメモリに電圧を供給する電源回路と、前記電源回路の出力に一端が接続されたデカップリング容量素子とを備える半導体集積回路の制御方法であって、前記デカップリング容量素子の他端の電位を、前記フラッシュメモリの動作モードに用いられる前記電源回路からの出力電圧を平滑化するのに必要な電荷量に応じて決定することを特徴とする半導体集積回路の制御方法。前記フラッシュメモリにおける異なる動作モード毎に、前記デカップリング容量素子に異なる電荷量を確保することを特徴とする請求項4に記載の半導体集積回路の制御方法。特許文献1に記載の昇圧回路では、コンデンサC3が負荷電流と供給電流の受け皿となって昇圧電圧の変化を抑制している。この昇圧回路をフラッシュメモリに用いる場合には、コンデンサC3が、フラッシュメモリの読出し/書込み/消去といった動作モードのうち、最も高電圧を必要とする動作モードや、最も供給電流を必要とする動作モードにおいても、電源電圧の安定化が図れる充分な大きさがあることが必要となる。このように、フラッシュメモリの読出し/書込み/消去といった動作モードに応じた複数の昇圧電源電圧を安定させるには、各動作モードで必要とされる電源電圧及び供給電流に対する諸条件を包括した安定化コンデンサC3を用意する必要がある。一般に、安定化用コンデンサC3は酸化膜を誘電体として用いている。このため、印加する電圧が高くなると、素子におけるTDDB酸化膜経時破壊が加速されてフラッシュメモリの信頼性が保てなくなる。フラッシュメモリの信頼性を保つには、安定化用コンデンサC3の酸化膜を厚くする対策が必要となる。しかし、酸化膜厚を厚くすることは安定化用コンデンサC3の容量の減少を招く。減少した容量を補い、電源電圧の安定性を確保するためには、安定化用コンデンサC3の面積を増加するしかない。結果として、フラッシュメモリの面積が増加するという問題を生じることになる。本発明の一態様に係る半導体集積回路は、フラッシュメモリと、前記フラッシュメモリに電圧を供給する第1電源回路と、前記第1電源回路の出力に一端が接続されたデカップリング容量素子と、前記フラッシュメモリの動作モードに応じて、前記デカップリング容量素子の他端の電位を制御する制御回路とを備える。本発明の他の態様に係る半導体集積回路の制御方法は、フラッシュメモリと、前記フラッシュメモリに電圧を供給する電源回路と、前記電源回路の出力に一端が接続されたデカップリング容量素子とを備える半導体集積回路の制御方法であって、前記デカップリング容量素子の他端の電位を、前記フラッシュメモリの動作モードに用いられる前記電源回路からの出力電圧を平滑化するのに必要な電荷量に応じて決定することを特徴とする。このような構成により、フラッシュメモリの動作モードに応じてデカップリング容量素子の他端の電位を変更することができる。このため、高電圧供給時おいても、デカップリング容量素子の酸化膜を厚くすることなく信頼性を確保した上で、昇圧回路からの電源電圧を平滑化することができ、半導体集積回路の面積増加を抑制することが可能となる。本発明によれば、一端が電源回路の出力に接続されたデカップリング容量素子の他端の電位を切り替えることにより、デカップリング容量素子の信頼性を確保するとともに、より少ない容量で十分な出力の平滑化を行うことができ、面積の増加を抑制することが可能となる。本発明は、半導体集積回路に内蔵される電源回路のデカップリング容量素子に関する。電源回路は、特にフラッシュメモリに用いられる。本発明に係る半導体集積回路は、フラッシュメモリに電圧を供給する電源回路の出力に一端が接続され、該電源回路の出力を平滑化させるデカップリング容量素子を備える。フラッシュメモリの動作モードに応じて、デカップリング容量素子の他端の電位を変更することにより、高電圧時の容量素子の信頼性向上を向上させるとともに、低電圧出力時においてもより少ない容量にて充分な電源電圧の平滑化が可能となる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、繰り返しの説明は省略する。また、以下では、複数の実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。実施の形態1.本発明の実施の形態1に係る半導体記憶装置について、図を参照して説明する。図1は、実施の形態1に係る半導体記憶装置の構成を示す図である。図1に示すように、実施の形態1の半導体集積回路10は、昇圧電源生成部11、フラッシュメモリ部12を備えている。昇圧電源生成部11は、フラッシュメモリ部12で使用される電圧を発生する回路である。昇圧電源生成部11は、昇圧回路13、制御回路14、デカップリング容量素子15、第1スイッチ回路16、第2スイッチ回路17を有している。昇圧電源生成部11には、読出し信号READ、書込み信号WRITE、消去信号ERASEを含む外部制御信号が入力される。昇圧電源生成部11は、入力される外部制御信号に応じて、出力信号として昇圧電源電圧CPOUTを出力する。フラッシュメモリ部12は、複数のメモリセルが行列状に配列されたメモリアレイを有している。フラッシュメモリ部12には、読出し信号READ、書込み信号WRITE、消去信号ERASEを含む外部制御信号、及び、昇圧電源電圧CPOUTが入力される。フラッシュメモリ部12は、読出し信号READに応じて読出しモード、書込み信号WRITEに応じて書込みモード、消去信号ERASEに応じて消去モード、のいずれかの動作モードとなる。昇圧電源生成部11において、外部制御信号READ、WRITE、ERASEは、昇圧回路13、制御回路14にそれぞれ入力される。昇圧回路13は、入力される外部信号に応じた昇圧電圧を出力する。昇圧回路13の出力には、デカップリング容量素子15の一端が接続されている。昇圧回路13から出力される昇圧電圧は、デカップリング容量素子15により平滑化され、昇圧電源電圧CPOUTとして出力される。昇圧回路13は、特許請求の範囲における第1電源回路に相当する。デカップリング容量素子15の他端には、第1スイッチ回路16の一端が接続されている。第1スイッチ回路16の他端は、接地電圧端子GNDに接続されている。また、デカップリング容量素子15の他端には、第2スイッチ回路17の一端が接続されている。第2スイッチ回路17の他端は、電源電圧端子VDDに接続されている。デカップリング容量素子15の他端と、第1スイッチ回路16、第2スイッチ回路17との接点を、接点Xとする。デカップリング容量素子15は、昇圧回路13の出力と接点Xとの間に接続されている。デカップリング容量素子15の一端には、昇圧電源電圧CPOUTが供給される。第1スイッチ回路16は、接点Xと接地電圧端子GNDとの間に接続される。第2スイッチ回路17は、接点Xと電源電圧端子VDDとの間に接続される。制御回路14は、第1スイッチ回路16、第2スイッチ回路17を制御する。制御回路14は、入力される外部制御信号に応じて、第1制御信号CN1、第2制御信号CN2を出力する。第1スイッチ回路16は、第1制御信号CN1により制御される。第2スイッチ回路17は、第2制御信号CN2により制御される。第1スイッチ回路16、第2スイッチ回路17は、MOS型トランジスタにて構成された一般に使用されるものであるため、詳細な説明は省略する。半導体集積回路10は、実際には、図1に示す上記の構成要素以外に、データ入出力端子、アドレス入力端子、クロックその他のコントロール用端子等を有するが、本実施の形態の説明では不要であるため省略する。ここで、図2を参照して、本実施の形態に係る半導体集積回路10の動作について説明する。図2は、半導体集積回路10の動作を説明するためのタイミングチャートである。一般的に、フラッシュメモリの特徴として、昇圧電源生成部11からフラッシュメモリ部12に供給される昇圧電源電圧CPOUTと電流Iとの関係は、フラッシュメモリ部12の動作モードによって、高電圧で低電流供給の場合と、通常電圧で大電流供給の場合に分かれる。ここでは、動作条件の一例として、一般的なフラッシュメモリの例に倣い、電源電圧を2Vとする。各動作モードにおいて必要となる昇圧電源電圧CPOUTを、読出しモード時3V、書込みモード時8V、消去モード時13Vとし、供給される電流Iを、読出しモード時0.1mA、書込みモード時0.2mA、消去モード時0.02mAとする。以下に、上記の関係をまとめた表を示す。デカップリング容量素子15の対向電極である接点Xの電位は、各動作モードに応じて制御信号CN1、CN2により変更される。この条件における具体的な動作を説明する。読出しモード時には、外部制御信号READ、WRITE、ERASEに応じて、制御回路14にて、第1制御信号CN1を電源電圧レベル以下Hiと称する、第2制御信号CN2を接地電位レベル以下Lowと称するとする。これにより、第1スイッチ回路16がON状態、第2スイッチ回路17がOFF状態となる。このため、接点Xの電位は接地電圧となる。このときの昇圧電源電圧CPOUTは3Vであるため、デカップリング容量素子15における電極間の電位差aは3Vとなる。デカップリング容量素子15の電極間の電位差aが昇圧電源電圧CPOUTと同じ3Vとなるため、デカップリング容量素子15は供給される電流I0.1mAの補償容量として機能する。書込みモード時には、外部制御信号READ、WRITE、ERASEに応じて、制御回路14にて、制御信号CN1をHiレベル、制御信号CN2をLowレベルとする。これにより、第1スイッチ回路16がON状態、第2スイッチ回路17がOFF状態となる。このため、接点Xの電位は接地電圧となる。このときの昇圧電源電圧CPOUTは8Vであるため、デカップリング容量素子15における電極間の電位差aは8Vとなる。デカップリング容量素子15の電極間の電位差aが昇圧電源電圧CPOUTと同じ8Vとなるため、デカップリング容量素子15は供給される電流I0.2mAの補償容量として機能する。消去モード時には、外部制御信号READ、WRITE、ERASEに応じて、制御回路CNにて、制御信号CN1をLowレベル、制御信号CN2をHiレベルとする。これにより、第1スイッチ回路16がOFF状態、第2スイッチ回路17がON状態となる。このため、接点Xの電位は電源電圧端子VDDから供給される電源電圧2Vとなる。このときの昇圧電源電圧CPOUTは13Vである。デカップリング容量素子15の電極間の電位差aは、昇圧電源電圧CPOUTの13Vから電源電圧の2Vが低減されて、11Vとなる。つまり、デカップリング容量素子15の電極間の電位差aは、昇圧電源電圧CPOUT13V-電源電圧2V=11Vとなり、デカップリング容量素子15の対向電極が接地電位の場合の電位差である13Vから約15.4低下する。このため、デカップリング容量素子15に蓄えられる電荷量も、13Vのときの電荷量から約15.4減少する。すなわち、デカップリング容量素子15の電荷量は、13Vのときの電荷量の84.6となる。ここで、消去モード時に供給される電流Iは、0.02mAである。これは、読出しモード時の0.1mAの20であり、書込みモード時の0.2mAの10である。このため、デカップリング容量素子15に蓄えられる電荷量が、13Vのときの電荷量の84.6となっても問題とならない。このように、高電圧出力である消去モード時のときに、デカップリング容量素子15の差電圧aを電源電圧分下げることで、デカップリング容量素子15により昇圧電源電圧CPOUTの安定化を図ることができるとともに、信頼性を低下させることなく、デカップリング容量素子15の酸化膜を薄くすることができる。このため、半導体集積回路10の面積の増加を抑制することができる。ここで、図2を用いて、本実施の形態に係る半導体集積回路10の動作を詳細に説明する。図2は、半導体集積回路10の動作を説明するためのタイミングチャートである。図2において、時間T1になる前は初期状態を示している。初期状態においては、外部制御信号REDA、WRITE、ERASEは全てLowになっている。また、制御回路14は、全てLowである外部制御信号を受けて、第1制御信号CN1をHiに、第2制御信号CN2をLowとする。また、昇圧電源生成部11の出力である昇圧電源電圧CPOUTは0Vである。昇圧回路13の出力にデカップリング容量素子15を介して接続された接点Xの電位は0Vである。なお、上述したように、第1制御信号CN1が第1スイッチ回路16のON/OFFを制御し、第2制御信号CN2が第2スイッチ回路17のON/OFFを制御する。第1制御信号CN1がHiのとき第1スイッチ回路16がONとなり、Lowのとき第1スイッチ回路16はOFFとなる。第2制御信号CN2がHiのとき第2スイッチ回路17がONとなり、Lowのとき第2スイッチ回路17はOFFとなる。従って、初期状態では、第1制御信号CN1がHiであり、第2制御信号CN2がLowであるため、第1スイッチ回路16がON状態、第2制御信号CN2がOFF状態である。時間T1になると、外部制御信号READ、WRITE、ERASEのうち、読出し信号READのみがLowからHiとなる。これにより、フラッシュメモリ部12は読出しモードとなる。昇圧回路13は、読出し信号READのみがHiであることを検出し、昇圧電源電圧CPOUTを、初期状態の0Vから、フラッシュメモリ部12の読出し動作に必要な3Vに昇圧する。このとき、制御回路14は、第1制御信号CN1をHiに、第2制御信号CN2をLowとする。このため、第1スイッチ回路16がON状態、第2スイッチ回路17がOFF状態となる。これにより、デカップリング容量素子15の対向電極に接続されている接点Xの電位は、0Vとなる。デカップリング容量素子15における電極間の電位差aは、0Vから3Vに変化する。また、読出しモードで供給される電流Iは、0.1mAとなる。次に、時間T2において、読出し信号READがHiからLowに推移する。書込み信号WRITE、消去信号ERASEはLowの状態を維持する。フラッシュメモリ部12の各動作モードを制御する外部制御信号READ、WRITE、ERASEのHiの期間が重ならない時間をディスチャージ期間Dis期間とする。Dis期間では、昇圧回路13は昇圧電源電圧CPOUTをディスチャージし、3Vから0Vにする。読出しモードから書込みモードに移行する際には、決められたDis期間を経た後に行われる。時間T3になると、Dis期間が終了する。時間T4になると、外部制御信号READ、WRITE、ERASEのうち、書込み信号WRITEのみがHiとなり、読出し信号READ及び消去信号ERASEはLowとなる。これにより、フラッシュメモリ部12は書込みモードとなる。昇圧回路13は、書込み信号WRITEのみがHiであることを検出し、昇圧電源電圧CPOUTを0Vからフラッシュメモリ部12の書込み動作に必要な8Vに昇圧する。このとき、制御回路14は、第1制御信号CN1をHiに、第2制御信号CN2をLowとする。このため、第1スイッチ回路16がON状態、第2スイッチ回路17がOFF状態となる。これにより、デカップリング容量素子15の対向電極に接続されている接点Xの電位は、0Vとなる。デカップリング容量素子15における電極間の電位差aは、8Vに変化する。また、書込みモードで供給される電流Iは、0.2mAとなる。時間T5になると、時間T2と同じように、外部制御信号READ、WRITE、ERASEと昇圧電源生成部11は、初期状態となる。すなわち、書込み信号WRITEがHiからLowに推移し、読出し信号READ、消去信号ERASEはLow状態を維持する。このDis期間では、昇圧回路13は昇圧電源電圧CPOUTをディスチャージし、8Vから0Vになる。時間T6になるとDis期間が終了する。時間T7になると、外部制御信号READ、WRITE、ERASEのうち、消去信号ERASEのみがHiとなり、読出し信号READ及び書込み信号WRITEはLowとなる。これにより、フラッシュメモリ部12は消去モードとなる。昇圧回路13は、消去信号ERASEのみがHiであることを検出し、昇圧電源電圧CPOUTを0Vからフラッシュメモリ部12の消去動作に必要な13Vに昇圧する。また、制御回路14は消去信号ERASEのみがHiであることを受け、第1制御信号CN1をLowに、第2制御信号CN2をHiに変化させる。これにより、第1スイッチ回路16がOFF様態、第2スイッチ回路17がONとなる。デカップリング容量素子15の対向電極が接続される接点Xは電源電圧2Vとなる。デカップリング容量素子15における電極間の電位差aは、昇圧電源電圧CPOUTの13Vに対し、電圧2V分を低減されて11Vとなる。時間T8になると、時間T2と同じように、外部制御信号READ、WRITE、ERASEと昇圧電源生成部11は、初期状態となる。すなわち、消去信号ERASEがHiからLowに推移し、読出し信号READ、書込み信号WRITEはLow状態を維持する。このDis期間では、昇圧回路13は昇圧電源電圧CPOUTをディスチャージし、13Vから0Vになる。以上説明したように、昇圧電源電圧CPOUTが最も高い13Vとなる消去モード時において、第1制御信号CN1をLow、第2制御信号CN2をHiとすることで、第1スイッチ回路16をOFF状態、第2スイッチ回路17をON状態としている。デカップリング容量素子15の対向電極である接点Xの電位を電源電圧2Vとすることによって、デカップリング容量Cdの電極間の電位差aを、昇圧電源電圧CPOUT13V―電源電圧端子VDD2Vの電圧に下げることができる。このように、消去モード時のときだけ、デカップリング容量素子15の差電圧aを電源電圧分下げることで、デカップリング容量素子15の酸化膜を厚くすることなく、消去モード時の信頼性を確保することができる。一般に、容量素子を構成する電極間の距離が近いほど、容量素子における単位面積当たりの容量値が増加することは周知の事実である。また、電極間の距離は酸化膜の膜厚により決まるため、容量素子を構成する酸化膜厚を薄くすることは容量素子における単位面積当たりの容量値が増加することになる。よって、少ない面積で同じ容量の容量素子を作ることができる。従来のデカップリング容量は、差電位aがかかるとき、面積Ymm2必要だとすると、本発明では差電位aが電源電圧の分低くなるので、面積がY×αmm2α<1となりデカップリング容量は従来よりも縮小可能となる。また、昇圧電源生成部11からフラッシュメモリ部12に供給される電流Iは、消去モード時が最も少ないことから、デカップリング容量素子15に蓄積する電荷量が減少しても、十分な補償容量を確保することができ、昇圧電源電圧を安定化させることができる。以上説明したように、フラッシュメモリに搭載する電源回路のデカップリング容量素子の信頼性と、動作モードに対応した供給電流の補償を損なわずに、デカップリング容量素子の面積を削減することが可能となり、フラッシュメモリの面積増加を抑制することが可能となる。実施の形態2.本発明の実施の形態2に係る半導体集積回路10Aの構成について。図3を参照して説明する。図3は、実施の形態2に係る半導体集積回路10Aの構成を示す図である。なお、図3において、図1と同一の構成要素には同一の符号を付し説明を省略する。実施の形態2において、実施の形態1と異なる点は、電源回路18が設けられている点である。電源回路18は電源線19を介して、第2スイッチ回路17の他端に接続さている。すなわち、第2スイッチ回路17は、接点Xと電源回路18との間に接続されている。電源回路18は、任意の電圧を電源線19に出力している。なお、電源回路18としては、一般に使用される電源回路を用いることができるため、詳細な説明を省略する。電源線19から出力される電圧が高いと、デカップリング容量素子15における電極間の電位差aが減少する。一方、必要とされる電荷量を確保しようとすると、デカップリング容量素子15の容量値を増加する必要がある。これを満たすため、電源回路18から出力される電圧は、以下の条件を満たす範囲で設定される。一般に、デカップリング容量素子15で必要となる電荷量Qは、各動作モードにおいて供給される電流Iにより決まる。デカップリング容量素子15で必要となる容量値Cは、各動作モードにおいて必要となる電荷量Qと昇圧電源電圧CPOUTより決まる。ここで、昇圧電源電圧CPOUTを電圧Eとすると、容量値Cは以下の式で表わされる。容量値C=n×電流I/電圧Enは定数読出しモード時に必要な容量値をCr、書込みモード時に必要な容量値をCw、消去モード時に必要な容量値をCeとする。各動作モードで必要となる容量値の比率は、各動作モードにおける供給電流Iと昇圧電源電圧CPOUTより、以下の関係となる。Cw:Cr:Ce=10/8:5/3:1/13-電源回路18の出力電圧なお、各動作モードにおける供給電流Iは、実施の形態1で示した例であるものとする。よって、電源回路18からの出力電圧は、各動作モード時に必要なデカップリング容量がCw≧Cr≧Ceとなるように設定される。このように、デカップリング容量素子の他端の電位は、フラッシュメモリ部12の動作モードに用いられる昇圧回路13からの出力電圧を平滑化するのに必要な電荷量に応じて決定される。また、フラッシュメモリ部12における異なる動作モード毎に、デカップリング容量素子15に異なる電荷量が確保される。ここで、実施の形態2に係る半導体集積回路10Aと実施の形態1に係る半導体集積回路10の動作の違いについて説明する。制御回路14の出力である第2制御信号CN2がLowからHiになると、第2スイッチ回路17がON状態となる。これにより、第2スイッチ回路17を介して、デカップリング容量素子15の対向電極に接続される接点Xに電源回路18からの出力電圧が接続される。これにより、デカップリング容量素子15間の電位差aを昇圧電源電圧CPOUT-電源回路18からの出力電圧とすることができる。このように、実施の形態2では、高電圧を必要とする消去モード時において、デカップリング容量素子15の対向電極に電源回路18からの出力電圧を供給する。これにより、デカップリング容量素子15の対向電極である接点Xの電位を電源回路18からの出力電圧とすることによって、デカップリング容量Cdの電極間の電位差aを下げることができる。デカップリング容量素子15の差電圧aを電源電圧分下げることで、フラッシュメモリに搭載する電源回路のデカップリング容量素子の信頼性と、動作モードに対応した供給電流の補償を損なわずに、デカップリング容量素子の面積を削減することが可能となる。また、実施の形態2では、デカップリング容量素子15の対向電極の電位を、実施の形態1よりも細かく設定することができる。これにより、実施の形態1の効果に加え、デカップリング容量素子15の耐圧調整を細かく設定して、さらに信頼性の向上を図ることができ、また、供給電流Iに対する補償容量の確保をより精密に実現できる。以上、本発明について実施の形態をもとに説明したが、上記の実施の形態は例示であり、本発明の主旨から逸脱しない限り、さまざまな変更、増減を加えてもよい。これらの変更、増減が加えられた変形例も本発明の範囲にある事は当業者に理解されるところである。