入力端子に入力された信号を増幅して出力端子から出力する出力回路であって、ゲートが前記入力端子に接続され、ソースが第一電源端子に接続され、ドレインが前記出力端子に接続される第一の第一導電型MOSトランジスタと、ゲートが前記入力端子に接続され、ソースが前記第一電源端子に接続される第二の第一導電型MOSトランジスタと、一方の端子が前記第二の第一導電型MOSトランジスタのドレインに接続され、他方の端子が第二電源端子に接続される第一電流源と、第三及び第四の第一導電型MOSトランジスタを有し、前記第三の第一導電型MOSトランジスタのゲート及びドレインが前記第一電流源の一方の端子に接続され、前記第四の第一導電型MOSトランジスタのゲートが前記第三の第一導電型MOSトランジスタのゲートと接続され、前記第一電流源の電流と前記第二の第一導電型MOSトランジスタのドレイン電流との差分の電流をミラーするカレントミラー回路と、ゲート及びドレインが前記第四の第一導電型MOSトランジスタのドレインに接続される第一の第二導電型MOSトランジスタと、一方の端子が前記第一の第二導電型MOSトランジスタのソースに接続され、他方の端子が前記第二電源端子に接続される第二電流源と、一方の端子が前記第一電源端子に接続される第三電流源と、ゲートが前記第三電流源の他方の端子に接続され、ソースが前記第二電流源の一方の端子に接続され、ドレインが前記第一電源端子に接続される第二の第二導電型MOSトランジスタと、ゲート及びドレインが前記第三電流源の他方の端子に接続され、ソースが前記第二電源端子に接続される第三の第二導電型MOSトランジスタと、ゲートが前記第一の第二導電型MOSトランジスタのドレインに接続され、ソースが前記第二電源端子に接続され、ドレインが前記出力端子に接続される第四の第二導電型MOSトランジスタと、を備えることを特徴とする出力回路。前記第一電流源の一方の端子及び前記第二の第二導電型MOSトランジスタのドレインに、第一及び第二カスコード回路を設けたことを特徴とする請求項1に記載の出力回路。前記第一及び第二のカスコード回路は、ゲートが前記第二電源端子に接続されるディプレッション型第二導電型MOSトランジスタで構成されることを特徴とする請求項2に記載の出力回路。前記第一の第二導電型MOSトランジスタのドレインに第一インピーダンス素子を設け、前記第三の第二導電型MOSトランジスタのドレインに第二インピーダンス素子を設けた、ことを特徴とする請求項1から3のいずれかに記載の出力回路。前記カレントミラー回路は、更に第五の第一導電型MOSトランジスタを有し、前記第五の第一導電型MOSトランジスタは、ゲートが前記第三の第一導電型MOSトランジスタのゲートに接続され、ドレインが前記第三の第二導電型MOSトランジスタドレインに接続され、前記第五の第一導電型MOSトランジスタは、前記第一電流源の電流と前記第二の第一導電型MOSトランジスタのドレイン電流との差分の電流をミラーする、ことを特徴とする請求項1から4のいずれかに記載の出力回路。従来の出力回路は、大きなソース電流を得られるのに対して、NMOSトランジスタ54が飽和結線されているため、NMOSトランジスタ55のゲート電圧がNMOSトランジスタ54のしきい値電圧程度のレベルまでしか上昇できない。よって、NMOSトランジスタ55において、大きなゲートソース間電圧が得られないため、大きなシンク電流が流れず、出力電流が不足することがあるという、課題があった。本発明は、上記課題を鑑みてなされ、十分な出力電流を流すことができる出力回路を提供する。本発明は、上記課題を解決するため、以下のような構成の出力回路とした。ソースが第一電源端子に接続される第一の第一導電型MOSトランジスタと、ゲートが前記第一の第一導電型MOSトランジスタのゲートに接続され、ソースが前記第一電源端子に接続される第二の第一導電型MOSトランジスタと、一方の端子が前記第二の第一導電型MOSトランジスタのドレインに接続され、他方の端子が第二電源端子に接続される第一電流源と、入力端子及び出力端子を有し、入力端子が前記第一電流源の一方の端子に接続され、前記第一電流源を流れる電流と、前記第二の第一導電型MOSトランジスタのドレイン電流との差分の電流が入力端子に入力される、第三及び第四の第一導電型MOSトランジスタからなる第一カレントミラー回路と、ゲート及びドレインが前記第一カレントミラー回路の出力端子に接続される第一の第二導電型MOSトランジスタと、一方の端子が前記第一の第二導電型MOSトランジスタのソースに接続され、他方の端子が前記第二電源端子に接続される第二電流源と、他方の端子が前記第一電源端子に接続される第三電流源と、ゲートが前記第三電流源の他方の端子に接続され、ソースが前記第二電流源の一方の端子に接続され、ドレインが前記第一電源端子に接続される第二の第二導電型MOSトランジスタと、ゲート及びドレインが前記第三電流源の一方の端子に接続され、ソースが前記第二電源端子に接続される第三の第二導電型MOSトランジスタと、ゲートが前記第一の第二導電型MOSトランジスタのドレインに接続され、ソースが前記第二電源端子に接続され、ドレインが前記第一の第一導電型MOSトランジスタのドレインに接続される第四の第二導電型MOSトランジスタを備えることを特徴とする出力回路。上述のように構成された本発明の出力回路では、第四の第一導電型MOSトランジスタのドレイン電流が、第三電流源の流す電流よりも大きい場合、第四の第二導電型MOSトランジスタのゲート電圧が、第一電源端子の電圧付近のレベルとなる。従って、本発明の出力回路は、従来の出力回路と比較して、十分な出力電流を流すことができる、と言う効果がある。以下、本発明の実施形態を、図面を参照して説明する。まず、出力回路の構成について説明する。図1は、本実施形態の出力回路を示す回路図である。本実施形態の出力回路は、PMOSトランジスタ10~13と、NMOSトランジスタ14~17と、定電流源18~20を備える。PMOSトランジスタ10のゲートは入力端子INに接続され、ソースは電源端子に接続され、ドレインは出力端子OUTに接続される。PMOSトランジスタ11のゲートは入力端子INに接続され、ソースは電源端子に接続され、ドレインはPMOSトランジスタ12のゲート及びドレイン、及び定電流源18の一方の端子に接続される。定電流源18の他方の端子は接地端子に接続される。PMOSトランジスタ12のソースは電源端子に接続される。PMOSトランジスタ13のゲートはPMOSトランジスタ12のゲートに接続され、ソースは電源端子に接続され、ドレインはNMOSトランジスタ14のゲート及びドレインに接続される。尚、PMOSトランジスタ12及び13はカレントミラー回路を構成する。NMOSトランジスタ14のソースは定電流源19の一方の端子、及びNMOSトランジスタ15のソースに接続される。定電流源19の他方の端子は接地端子に接続される。NMOSトランジスタ15のドレインは電源端子に接続され、ゲートはNMOSトランジスタ16のゲート及びドレイン及び定電流源20の一方の端子に接続される。定電流源20の他方の端子は電源端子に接続される。NMOSトランジスタ16のソースは接地端子に接続される。NMOSトランジスタ17のゲートはNMOSトランジスタ14のゲートに接続され、ソースは接地端子に接続され、ドレインは出力端子OUTに接続される。次に、出力回路の動作について説明する。入力信号電圧が、入力端子INに与えられると、PMOSトランジスタ10を介してドレイン電流へと変換される。このドレイン電流は、出力端子OUTにおける出力インピーダンスによって出力電圧に変換される。また、入力信号電圧は、PMOSトランジスタ11を介してドレイン電流へと変換される。このドレイン電流と定電流源18が流す電流との差分が、PMOSトランジスタ12のドレイン電流として流れる。このドレイン電流は、PMOSトランジスタ12とカレントミラー回路を構成するPMOSトランジスタ13のドレイン電流に、ミラー比に従ってコピーされ、飽和結線されたNMOSトランジスタ14を介して、定電流源19に流れ込む。このとき、定電流源19が流す電流とPMOSトランジスタ13のドレイン電流との差分が、NMOSトランジスタ15のドレイン電流として流れる。ここで、NMOSトランジスタ15のゲート電圧は、定電流源20が流す電流が飽和結線されたNMOSトランジスタ16に流れ込むことで発生する定電圧である。そのため、NMOSトランジスタ15のドレイン電流が変化すると、その変化分に応じてNMOSトランジスタ15のソース電圧が変化し、NMOSトランジスタ15のソースと接続されているNMOSトランジスタ14のソース電圧も同様に変化する。NMOSトランジスタ14のゲートソース間電圧は、PMOSトランジスタ13が流すドレイン電流によって定められている。よって、NMOSトランジスタ14のソース電圧が変化した分、NMOSトランジスタ14のゲート電圧も変化する。このゲート電圧の変化が、NMOSトランジスタ17を介してドレイン電流へと変換される。このドレイン電流は、出力端子OUTにおける出力インピーダンスによって出力電圧に変換される。次に、NMOSトランジスタ17のゲートソース間電圧が大きくなり、大きなシンク電流が流れることについて説明する。以下、入力端子INに接続される前段の回路が、接地端子電圧から電源端子電圧までの範囲の信号電圧を発生できると仮定する。入力端子INに与えられる入力信号電圧が電源端子電圧付近である場合、PMOSトランジスタ11のゲートソース間電圧はしきい値電圧よりも小さくなり、ドレイン電流がほとんど流れなくなる。そのため、定電流源18の流す電流のほとんどが、PMOSトランジスタ12のドレイン電流として流れる。このとき、飽和結線されたNMOSトランジスタ14のゲート電圧及びソース電圧が上昇して、PMOSトランジスタ13は非飽和領域で動作し、PMOSトランジスタ13は定電流源19の流す電流とほぼ等しいドレイン電流を流す。NMOSトランジスタ14のゲート電圧は電源端子電圧付近まで上昇しており、NMOSトランジスタ14のゲートと接続しているNMOSトランジスタ17のゲート電圧も電源端子電圧付近まで上昇する。このため、NMOSトランジスタ17のゲートソース間電圧は大きくなり、大きなドレイン電流が流れる。また、入力端子INに与えられる入力信号電圧が電源端子電圧付近である場合、PMOSトランジスタ10のゲートソース間電圧はしきい値電圧よりも小さくなり、ドレイン電流がほとんど流れなくなる。したがって、この回路は大きなシンク電流が流れる。次に、NMOSトランジスタ17のゲートソース間電圧がしきい値電圧より小さくなり、大きなソース電流が流れることについて説明する。入力端子INに与えられる入力信号電圧が接地端子電圧付近である場合、PMOSトランジスタ11のゲートソース間電圧は大きくなる。このとき、定電流源18が流す電流のほとんどが、PMOSトランジスタ11のドレイン電流として流れる。そのため、PMOSトランジスタ12のドレイン電流が流れなくなり、カレントミラー回路を構成するPMOSトランジスタの13のドレイン電流も流れなくなる。そうなると、定電流源19の電流のほとんどがNMOSトランジスタ15のドレイン電流として流れ、NMOSトランジスタ15のゲートソース間電圧が大きくなる。NMOSトランジスタ15のゲート電圧は定電圧であるため、ゲートソース間電圧が大きくなるために、NMOSトランジスタ15のソース電圧が接地端子電圧付近まで下降する。また、NMOSトランジスタ15のソースと接続されているNMOSトランジスタ14のソース電圧も、同様に接地端子電圧付近まで下降する。飽和結線されたNMOSトランジスタ14のゲートソース間電圧は、PMOSトランジスタ13が流すドレイン電流によって定められているため、NMOSトランジスタ14のゲート電圧が、NMOSトランジスタ14のソース電圧に追従し、接地端子電圧付近まで下降する。NMOSトランジスタ14のゲートと接続しているNMOSトランジスタ17のゲート電圧も接地端子電圧付近まで下降する。このため、NMOSトランジスタ17のゲートソース間電圧はしきい値電圧よりも小さくなり、ドレイン電流がほとんど流れなくなる。また、入力端子INに与えられる入力信号電圧が接地端子電圧付近である場合、PMOSトランジスタ10のゲートソース間電圧は大きくなり、大きなドレイン電流が流れる。したがって、この回路は大きなソース電流が流れる。次に、アイドリング状態における回路動作について説明する。NMOSトランジスタ14のゲートソース間電圧をVGS14、NMOSトランジスタ15のゲートソース間電圧をVGS15、NMOSトランジスタ16のゲートソース間電圧をVGS16、NMOSトランジスタ17のゲートソース間電圧をVGS17とすると、VGS17=VGS16-VGS15VGS141が成立する。ここで、NMOSトランジスタ14及び15のアスペクト比が等しく、NMOSトランジスタ14及び15のドレイン電流に定電流源19が流す電流の半分が流れるように回路設計されると、式1は、VGS17=VGS162となる。式2は、NMOSトランジスタ16及び17が、カレントミラー回路と同様の関係にあることを示している。NMOSトランジスタ16のアスペクト比をK16、NMOSトランジスタ17のアスペクト比をK17、NMOSトランジスタ17のドレイン電流をI17、定電流源20の電流をI20とすると、I17=K17/K16I203が成立する。式3は、定電流源20が流す電流とNMOSトランジスタ16及び17のアスペクト比とが適切に設計されることにより、NMOSトランジスタ17のドレイン電流を小さな電流にできることを示している。PMOSトランジスタ10のドレイン電流についても、このドレイン電流がNMOSトランジスタ17のドレイン電流と等しくなるように、PMOSトランジスタ10のゲート電圧が与えられれば、アイドリング電流が小さくなる。上述のように構成した出力回路は、大きなシンク電流及び大きなソース電流を流し、かつ、アイドリング状態での消費電流が小さなAB級出力回路である。また、PMOSトランジスタ10及びNMOSトランジスタ17のドレイン電流以外の消費電流は、定電流源18~20によって決定をされるため、入力信号電圧によらない。図5の回路は、本実施形態の出力回路と入力差動増幅段を組み合わせた、2段からなる演算増幅器である。入力作動増幅段は、NMOSトランジスタ40及び41、PMOSトランジスタ42及び43、定電流源44により構成される。この演算増幅器において、NMOSトランジスタ40及び41のゲートに与えられた入力信号電圧は、増幅されて、本実施形態の出力回路の出力端子OUTより出力される。[変形例1]図2は、本実施形態の出力回路の他の例を示す回路図である。図1の回路と比較すると、ディプレッション型NMOSトランジスタ21及び22が追加されている。ディプレッション型NMOSトランジスタ21のゲートは接地端子に接続され、ソースは定電流源18に接続され、ドレインはPMOSトランジスタ11及びPMOSトランジスタ12のドレインに接続される。また、ディプレッション型NMOSトランジスタ22のゲートは接地端子に接続され、ソースはNMOSトランジスタ15のドレインに接続され、ドレインは電源端子に接続されている。ここで、定電流源18はNMOSトランジスタで構成されているとする。このような回路構成において、電源端子電圧が変動し、それに追従してPMOSトランジスタ11及び12のドレイン電圧が変動した場合を考える。このとき、ディプレッション型NMOSトランジスタ21及び22がカスコード回路の役割を果たすため、定電流源18を構成するNMOSトランジスタのドレインの電圧及びNMOSトランジスタ15のドレイン電圧は変動しにくい。そのため、定電流源18及びNMOSトランジスタ15は、チャネル長変調効果の影響を受けにくくなる。[変形例2]図3は、本実施形態の出力回路の他の例を示す回路図である。図1の回路と比較すると、インピーダンス素子23及び24が追加されている。インピーダンス素子23は、一方の端子がPMOSトランジスタ13のドレイン及びNMOSトランジスタ14のゲートに接続され、他方の端子がNMOSトランジスタ14のドレイン及びNMOSトランジスタ17のゲートに接続されている。インピーダンス素子24は、一方の端子が定電流源20の一方の端子及びNMOSトランジスタ15のゲートに接続され、他方の端子がNMOSトランジスタ16のゲート及びドレインに接続されている。ここで、定電流源19はNMOSトランジスタで構成されていると仮定し、一方の端子がドレインであるとする。このような回路構成において、定電流源19の電圧降下V19は、インピーダンス素子23の電圧降下をV23とすると、以下のように表される。V19=VGS17V23-VGS144ここで、VGS14とVGS17とが等しく設計されると、式4は、V19=V235となり、式5は、定電流源19の一方の端子の電圧が、インピーダンス素子23の電圧降下と一致することを示している。そのため、インピーダンス素子23の電圧降下が大きく設計されれば、定電流源19は飽和領域で動作する。また、NMOSトランジスタ17のゲートソース間電圧に関しては、インピーダンス素子24の電圧降下をV24とすると、以下のように表される。VGS17=VGS16V24-VGS15VGS14-V236ここで、NMOSトランジスタ14及び15のアスペクト比が等しく、NMOSトランジスタ14及び15のドレイン電流に定電流源19が流す電流の半分が流れるように回路設計され、さらに、インピーダンス素子23及び24の電圧降下が等しく設計されると、式6は、VGS17=VGS167となる。式7は、式2と同様の関係であるため、式3の関係が成立する。したがって、図3の回路は、図1の回路と同様にアイドリング電流が小さい。[変形例3]図4は、本実施形態の出力回路の他の例を示す回路図である。図1の回路と比較すると、PMOSトランジスタ25が追加されている。PMOSトランジスタ25は、ゲートが定電流源18の一方の端子及びPMOSトランジスタ11のドレイン及びPMOSトランジスタ12のゲート及びドレイン及びPMOSトランジスタ13のゲートに接続され、ソースは電源端子に接続され、ドレインは定電流源20の一方の端子及びNMOSトランジスタ15のゲート及びNMOSトランジスタ16のゲート及びドレインに接続される。PMOSトランジスタ12及び25はカレントミラー回路を構成し、PMOSトランジスタ12のドレイン電流はミラー比に従ってコピーされ、PMOSトランジスタ25のドレイン電流となる。PMOSトランジスタ25のドレイン電流は、定電流源20が流す電流に加算されて飽和結線されたNMOSトランジスタ16に流れ込む。そのため、入力信号電圧が入力端子INに与えられた場合、PMOSトランジスタ25のドレイン電流の変化に応じてNMOSトランジスタ16のゲート電圧が変化し、これに追従してNMOSトランジスタ15のソース電圧が変化する。このとき、NMOSトランジスタ15のソース電圧の変化は、上述のNMOSトランジスタ17のゲート電圧の変化と同方向であるため、NMOSトランジスタ17のゲートソース間電圧の変化をより大きくする。これにより、より大きなシンク電流及びソース電流が流れる。