"I/O電圧電源で駆動される第1及び第2のバッファと、前記I/O電圧電源の電圧レベルを示す電圧判定信号を生成する電圧判定部と、前記第1のバッファを介して入力された入力クロック信号に基づいて出力クロック信号の位相を調整して前記第2のバッファへ出力するエコークロック生成部と、前記電圧判定信号と前記位相の調整量との関係を選択するモード情報を記憶する記憶部と、を有し、前記エコークロック生成部は、前記電圧判定信号と前記モード情報とに基づいて前記出力クロック信号の前記位相の調整量を決定する半導体装置。前記エコークロック生成部は、第1のクロック信号に第2のクロック信号の位相または遅延を同期させて第3のクロック信号を生成し出力する位相調整部と、前記第3のクロック信号に基づいて帰還クロック信号を生成するフィードバック部と、前記電圧判定信号と前記モード情報とに基づいて、前記入力クロック信号に第1の遅延量を付加して前記第1のクロック信号を生成すると共に前記帰還クロック信号に第2の遅延量を付加して前記第2のクロック信号を生成する遅延調整部と、を有する請求項1に記載の半導体装置。前記遅延調整部は、前記電圧判定信号と第1の変換テーブルと前記モード情報とに基づいて遅延量が異なる複数の遅延パスの中から一の遅延パスを選択して前記第1の遅延量とし、前記電圧判定信号と第2の変換テーブルと前記モード情報とに基づいて遅延量が異なる別の複数の遅延パスの中から別の一の遅延パスを選択して前記第2の遅延量とする請求項2に記載の半導体装置。前記遅延調整部は、前記第1のバッファに入力される基準クロック信号と前記第2のバッファから出力されるエコークロック信号とのクロックスキューを抑制するように前記第1及び第2の変換テーブルが構成されていることを特徴とする請求項3に記載の半導体装置。前記フィードバック部は、前記第1のバッファと同等の構成を有する第3のバッファと、前記第2のバッファと同等の構成を有する第4のバッファとから構成される請求項1乃至4のいずれか一項に記載の半導体装置。前記モード情報は、前記I/O電圧電源の任意の電圧レベルに対して、異なる遅延量を対応づける複数のモードからなり、前記記憶部は、前記モード情報として、前記複数のモードのうちの一のモードを記録し、前記遅延調整部は、前記電圧判定信号と前記複数のモードとに対応づけられた複数の遅延量から、前記電圧判定信号と前記一のモードとの組合せに対応する前記第1の遅延量及び前記第2の遅延量を選択するように構成されていることを特徴とする請求項2乃至4のいずれか一項に記載の半導体装置。前記遅延調整部は、前記I/O電圧電源の電圧レベルに応じて変化する遅延量が、モード毎に異なる大きさとなるように構成されていることを特徴とする請求項6記載の半導体装置。前記電圧判定部は、前記I/O電圧電源の電圧レベルを基準電圧と比較した結果を前記電圧判定信号として生成し、前記遅延調整部は、前記電圧判定信号と前記一のモードとに基づいて、前記I/O電圧電源の電圧レベルが前記基準電圧より高い場合、前記第2の遅延量を前記第1の遅延量より大きくし、前記I/O電圧電源の電圧レベルが前記基準電圧より低い場合、前記第1の遅延量を前記第2の遅延量より大きくするように構成されていることを特徴とする請求項6または7に記載の半導体装置。前記遅延調整部は、前記入力クロック信号を受け、前記I/O電圧電源の電圧レベルが基準電圧より低い場合、前記電圧判定信号と前記一のモードとに基づいて前記第1の遅延量を選択し、前記I/O電圧電源の電圧レベルが基準電圧以上の場合、前記第1の遅延量をゼロにし、前記第1のクロック信号を生成する第1の遅延調整部と、前記帰還クロック信号を受け、前記I/O電圧電源の電圧レベルが基準電圧より高い場合、前記電圧判定信号と前記一のモードとに基づいて前記第2の遅延量を選択し、前記I/O電圧電源の電圧レベルが基準電圧以下の場合、前記第2の遅延量をゼロにし、前記第2のクロック信号を生成する第2の遅延調整部と、を備えることを特徴とする請求項8記載の半導体装置。前記遅延調整部は、前記I/O電圧電源の電圧レベルに比例して前記第1の遅延量及び前記第2の遅延量が変化するモードに対応するように構成されていることを特徴とする請求項6乃至9のいずれか一項に記載の半導体装置。前記遅延調整部は、前記I/O電圧電源の電圧レベルと基準電圧との差が大きくなるほど、前記電圧レベルに応じた前記第1の遅延量及び前記第2の遅延量の変化量が大きくなるモードに対応するように構成されていることを特徴とする請求項6乃至10のいずれか一項に記載の半導体装置。前記遅延調整部は、前記I/O電圧電源の電圧レベルに応じて変化する前記第1の遅延量及び前記第2の遅延量が、線形特性でないモードに対応するように構成されていることを特徴とする請求項6乃至11のいずれか一項に記載の半導体装置。前記遅延調整部は、前記記憶部が記録するモードと、前記判定された電圧レベルと応じて、遅延素子の数を選択するように構成されていることを特徴とする請求項6乃至12のいずれか一項に記載の半導体装置。前記遅延調整部は、前記電圧判定信号にオフセット量を加算し、前記オフセット量を加算した電圧判定信号と前記モード情報との組合せに対応づけられた前記第1の遅延量及び前記第2の遅延量を選択するように構成されていることを特徴とする請求項2乃至13のいずれか一項に記載の半導体装置。前記電圧判定部は、任意の周期で前記電圧レベルを判定して電圧判定信号を生成し、前記遅延調整部は、前記電圧判定信号の生成に応じて、前記第1のクロック信号と前記第2のクロック信号とを生成することを特徴とする請求項2乃至14のいずれか一項に記載の半導体装置。前記記憶部は、前記任意の周期を特定する判定周期を記録し、前記電圧判定部は、前記判定周期で前記電圧判定信号を生成することを特徴とする請求項15記載の半導体装置。前記位相調整部は、PLLPhaselockedLoop回路とDLLDigitalLockedLoop回路とのいずれかであることを特徴とする請求項2乃至16のいずれか一項に記載の半導体装置。前記半導体装置は、半導体メモリ装置であることを特徴とする請求項1乃至17のいずれか一項に記載の半導体装置。しかしながら、特許文献1のPLL回路において、位相比較器3Pの精度がPLL部10Pの位相誤差精度より高くないと、入力クロック信号と遅延帰還クロック信号との位相誤差をキャンセルすることができない。加えて、外部電源電圧の変動により、PLL回路の遅延量が変動してしまうという問題が生じる。特許文献2に開示された遅延固定ループ回路では、外部電源電圧によって遅延固定ループ回路内部の遅延量が変動してしまうことに対応して、外部電源電圧とは関係なく安定的に遅延固定動作を行う。このため、遅延固定ループ回路への外部電源電圧のレベル変動の影響を取り除くことは可能となる。しかしながら、遅延固定ループ回路内部の遅延調整に使用する遅延ユニットを切り替えるだけでは、基準クロック信号と半導体装置から出力されるエコークロック信号との位相を合わせることは極めて困難である。その理由は、当該半導体装置を搭載する外部装置例えば、当該半導体装置を利用する顧客のシステム毎に、入力されるクロック信号のスルーレートや、出力されるクロック信号への出力負荷が異なり、これが入出力クロックスキューに影響するためである。従って、遅延固定ループ回路内において、外部電源電圧のレベル変動に起因する遅延量の変動をなくしたとしても、遅延ユニット回路における遅延量の変動を抑制するにすぎない。言い換えると、遅延固定ループ回路において、外部装置の信号スルーレートや出力負荷などの外部環境要因によって、半導体装置へ入力される外部クロック信号基準クロック信号や、半導体装置から出力されるエコークロック信号が遅れることに対して対策をとることにはならない。そのため、外部環境要因に起因する、基準クロック信号とエコークロック信号とのスキューを抑制することができない。その結果、基準クロック信号とエコークロック信号との位相差が生じる。これは、特許文献1のPLL回路においても同様に生じる問題である。ここで、半導体装置に入力される外部クロック信号、すなわち、基準クロック信号と、半導体装置から出力されるエコークロック信号とが、外部装置や外部電源電圧から受ける影響の一例を説明する。図24は、半導体装置における基準クロック信号の入力及びエコークロック信号の出力を示すイメージ図である。基準クロック信号CK/CKは、入力バッファレシーバ回路91を介して、半導体装置90の内部処理部94へ入力される。エコークロック信号QK/QKは、出力バッファドライバ回路92、93を介して半導体装置90から出力される。内部処理部94は、半導体装置90が実現する機能を実施する回路である。内部処理部94は、基準クロック信号に対してエコークロック信号の位相を一致させるPLL回路941を含む。図25に基準クロック信号とエコークロック信号とのスキューの発生例を示す。図25では、基準クロック信号が半導体装置90の内部処理部94に含まれる各素子を経ることから遅延が生じ、基準クロック信号に対してエコークロック信号に位相差CK-QKスキューが生じる状態を示している。一方、基準クロック信号の入力とエコークロック信号の出力とは、入出力のPAD191、パッケージLCRPKGLCR192成分、パッケージボールPKGBALL193、プリント基板LCRPCBLCR図示せず成分、あるいは、伝送線路の終端有無図示せずなどの影響を受ける。これらが、基準クロック信号のスルーレートやエコークロック信号への出力負荷に影響を与えることから、基準クロック信号やエコークロック信号に対して、外部装置毎に異なる影響を与える。その結果、図25に一例として示す基準クロック信号及びエコークロック信号の波形が、外部装置毎に異なる波形となる。加えて、入力バッファ91及び出力バッファ92、93へI/O電圧電源から電源が供給されるが、信号スルーレートは、出力負荷やI/O電源電圧の電圧レベルの影響を受ける。図26を用いて具体的に示す。図26に基準クロック信号とエコークロック信号との波形がI/O電圧、入力スルーレートにより変化する一例を示す。図26は、図24に示す半導体装置90のイメージ図において、入力バッファ91へ基準クロック信号CK/CKが入力され、出力バッファ92、93からエコークロック信号QK/QKが出力される場合を示す。加えて、図26では、印加されるI/O電圧電源の電圧レベルが任意の基準電圧より高い場合と低い場合とに分けて示している。図26中、符号VSSQ/VDDQは、I/O電圧電源から供給される電源を示す。基準クロック信号CK/CKの波形は、電源VSSQ/VDDQより太い、実線CKと点線CKで示す。エコークロック信号QK/QKの波形は、電源VSSQ/VDDQより太く基準クロック信号CK/CKより細い、実線QKと一点破線QKで示す。CK-QKスキューは、基準クロック信号に対するエコークロック信号のスキューである。I/O電圧電源の電圧レベルが任意の基準電圧より高い場合HIGHIOVOLTAGE、基準クロック信号に対して、エコークロック信号が遅れる。このとき、外部装置の信号スルーレートの高低によって、CK-QKスキューの大きさが異なる。一方、I/O電圧電源の電圧レベルが任意の基準電圧より低い場合LOWIOVOLTAGE、基準クロック信号に対して、エコークロック信号が早くなる。なお、CK-QKスキューの大きさは、さまざまな要因によって異なるものであるため、図26で示すCK-QKスキューの大小関係は、一例を示したに過ぎずない。図26に示すように、CK-QKスキュー入出力クロックスキューは、I/O電圧電源の電圧レベルと外部装置から生じる外部環境要因信号スルーレートや出力負荷などにより変動する。そのため、特許文献1のPLL回路や特許文献2の遅延固定ループ回路のような、クロック同期回路内の遅延量の精度を向上させるだけでは、入出力クロックスキューの抑制が十分でないという課題がある。図24を参照して説明すると、特許文献1や特許文献2では、内部処理部94に含まれるPLL回路941に相当する機能の精度向上に着目しているに過ぎない。加えて、近年、外部装置が採り得るI/O電源電圧の電圧レベルが広域化しており、半導体装置が従来より広い範囲の電圧レベルに適応して動作する必要性が生じている。このように、近年の半導体装置、特に半導体メモリ装置における高速化、及び、外部装置が採り得る電源電圧の電圧レベルの広域化によって、半導体装置の入出力クロックスキューを抑制するために、当該半導体装置を搭載する外部装置から生じる要因を取り除く必要が生じている。本発明の半導体装置では、基準クロック信号に基づいてエコークロック信号の位相を調整して出力するエコークロック生成部を有し、エコークロック生成部は、入力バッファ及び出力バッファを駆動するI/O電圧電源の電圧レベル及びI/O電圧電源の電圧レベルと位相の調整量との関係を示すモード情報とに基いて位相の調整量を決定する。本発明によれば、半導体装置の入出力クロックスキューを抑制することが可能となる。以下、本発明の実施形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明は省略する。入出力クロックスキューを抑制するためには、I/O電源電圧の電圧レベルの変化のみでなく、基準クロック信号のスルーレートや、帰還クロック信号の出量負荷などの外部環境要因に影響されること、かつ、外部環境要因が、多種多様な影響を及ぼすため、リニア変化あるいは、基準電圧まで遅延量を大きくする対応では不十分である。本発明は、これらに対応可能なクロック同期処理を実現する半導体装置を提供する。本発明の実施形態の一態様では、半導体装置が用いる基準クロック信号と、当該半導体装置が出力するエコークロック信号とを同期させるときに、I/O電源電圧の電圧レベルと、外部環境の要因との組合せにより、基準クロック信号とエコークロック信号との遅延量を決定する。具体的には、I/O電源電圧の電圧レベルを示す電圧判定信号に加え、当該半導体装置への外部装置からの影響を付加するモード情報を用いて、遅延量を決定する。本発明の半導体装置は、例えば、FPGAFieldProgrammableGateArrayなどのメモリコントローラで制御されるネットワーク向けメモリ製品に適用することができる。図1は、本発明の実施形態に係る半導体装置の概略構成例を示すブロック図である。半導体装置100は、第1のバッファ1、電圧判定部5、記憶部6、エコークロック生成部7、及び第2のバッファ8を備える。エコークロック生成部7は、遅延調整部2、位相調整部3、及び、フィードバック部4を備える。第1のバッファ1は、I/O電圧電源で駆動され、基準クロック信号を受けて自装置内へ入力クロック信号を出力する。エコークロック生成部7は、第1のバッファ1を介して入力された入力クロック信号に基づいて出力クロック信号の位相を調整して第2のバッファ8へ出力する。第2のバッファ8は、I/O電圧電源で駆動され、エコークロック生成部7から出力クロック信号を受けてエコークロック信号を外部へ出力する。ここで、基準クロック信号は、外部装置から半導体装置100へ入力される外部クロック信号と一致し、半導体装置100が内部処理を実施するときに基準クロックとして用いられる信号である。エコークロック信号は、半導体装置100から外部装置へ出力される信号であり、内部クロックスキューを含む信号である。電圧判定部5は、I/O電圧電源の電圧レベルを判定して電圧判定信号を生成する。例えば、I/O電圧電源の電圧レベルを任意の基準電圧と比較した結果を電圧判定信号として生成する。I/O電圧電源は、半導体装置100の第1のバッファ1及び第2のバッファ8等に電源を供給する。半導体装置100では、少なくとも、第1のバッファ1、第2のバッファ8、及びフィードバック部4とは同じI/O電圧電源VDDQ/VSSQを用いる。記憶部6は、I/O電圧電源の電圧レベルに対して、自装置への外部環境の影響を付加するモード情報を記録する。言い換えると、モード情報は、エコークロック生成部7が調整する出力クロック信号の位相の調整量と、電圧判定信号との関係を選択する。加えて、記憶部6は、半導体装置100の利用者が、モード情報を外部から設定できるように構成される。遅延調整部2は、入力クロック信号と帰還クロック信号を受け、電圧判定信号とモード情報とを用いて、入力クロック信号の遅延量を調整して入力クロック調整信号第1のクロック信号を生成し、帰還クロック信号の遅延量を調整して帰還クロック調整信号第2のクロック信号を生成する。帰還クロック信号は、フィードバック部4によって生成される信号であり、詳細にはフィードバック部4で説明する。位相調整部3は、入力クロック調整信号及び帰還クロック調整信号を受け、帰還クロック調整信号の位相を入力クロック調整信号の位相に合わせた遅延調整クロック信号第3のクロック信号を出力クロック信号として、第2のバッファ8とフィードバック部4へ出力する。第2のバッファ8では、出力クロック信号に基づいてエコークロック信号を出力する。フィードバック部4は、出力クロック信号に基づく帰還クロック信号を遅延調整部2へ帰還させる。フィードバック部4は、帰還クロック信号が、エコークロック信号と同様の素子を経て遅延調整部2へ入力されるように構成される。図1の半導体装置100の構成では、遅延調整部2が、I/O電源電圧の電圧レベルを示す電圧判定信号に加え、当該半導体装置100への外部装置からの影響を付加するモード情報を用いて、遅延量を決定することを実現する。ここで、図2を用いて、半導体装置100の作用効果を説明する。図2では、本発明を半導体装置109に適用した一態様を示す。図2の半導体装置109について、図1の半導体装置100との対応を含めて説明する。バッファ第1入力バッファ11は、基準クロック信号を受けて入力クロック信号を出力する入力バッファである。バッファ第1出力バッファ12は、出力クロック信号を受けてエコークロック信号を出力し、バッファ第2出力バッファ13は、出力クロック信号を受けて反転したエコークロック信号を出力する出力バッファである。バッファ11は、図1の第1のバッファ1に対応し、バッファ12、13は、図1の第2のバッファ8に対応する。処理部9-1は、半導体装置109に応じた内部処理を実施する回路である。バッファ第2入力バッファ41は、レプリカクロック信号と反転したレプリカクロック信号とを受け、帰還クロック信号を出力する入力バッファである。バッファ第3出力バッファ42は、出力クロック信号を受け、レプリカクロック信号を出力し、バッファ第4出力バッファ43は、出力クロック信号を受け、反転したレプリカクロック信号を出力する出力バッファである。バッファ41~43及び処理部9-2は、フィードバック部4に対応する。フィードバック部4は、バッファ11~13を模倣し、さらに、内部処理における各素子が同じになるように構成される。言い換えると、フィードバック部4は、バッファ11第1のバッファ1と同等の構成を有するバッファ41第3のバッファと、バッファ12、13第2のバッファ8と同等の構成を有するバッファ42、43第4のバッファとから構成される。ここで、同等とは、構造的に同等であること、あるいは電気的特性が同等であることを意味する。処理部9-2は、処理部9-1と同じ構成を有する。半導体装置109では、処理部9-1に含まれる素子により、内部クロックスキューが生じる。このため、処理部9-1とバッファ12、13との間、及び、処理部9-2とバッファ42,43との間の遅延が同じになるに構成される。図1に示す半導体装置100、あるいは図2に示す半導体装置109では、内部クロックスキューに限らず、ネットワークメモリなどの仕様として存在している基準クロック信号CK/CKに対するエコークロック信号QK/QKのスキューCK-QKスキューを抑制するために、位相調整部3として、例えば、PLL回路を利用する。位相調整部3は、基準クロック信号とエコークロック信号とのスキューを抑制するため、フィードバックループを形成し、エコークロック信号を模倣した帰還クロック信号を作成して位相調整部3へ帰還させる。フィードバックループは、図1では、フィードバック部4に相当するが、例えば、レプリカのDriver回路図2では、バッファ42、43、及びReceiver回路図2では、バッファ41を挿入する回路構成を使用する。フィードバックループが形成するレプリカ構成によって、図2に示すABのパスと、Cのパスとは、基準クロック信号とエコークロック信号とのスキューが一致することが好ましい。しかしながら、実際には、基準クロック信号及びエコークロック信号のパスを、半導体装置109のチップ内部に配置される、バッファ41~43で再現できないため、ズレが生じる。これは、外部装置に依存する外部環境要因のあらゆる設定を、基準クロック信号及びエコークロック信号のパスとフィードバックループとの間で一致させることが困難であることによる。具体的には、図26に示したように、バッファ11~13で入出力する信号は、これらの設定の相違に起因する、信号スルーレートや出力負荷などに基づいて外部装置毎に異なった信号波形を形成する。一方、フィードバックループでは、外部装置から生じる外部環境要因に応じて信号波形を模倣することは困難である。加えて、振幅レベル、信号スルーレートなどの違いから基準クロック信号とエコークロック信号とのスキューが発生してしまう。特に、基準クロック信号及びエコークロック信号のパスにおける信号波形と、フィードバックループにおける信号波形との違いによって、基準クロック信号とエコークロック信号との遅延差を大きくするパラメータの一つがI/O電圧電源の電圧レベルである。これについては、図26を参照して説明した通りである。この課題を解決するため、図2に示すABのパスと、Cのパスとに、I/O電圧電源の電圧レベルや外部環境要因に依存して、基準クロック信号とエコークロック信号との遅延差が発生した場合に、遅延調整部2が遅延差を補償する機能を果たす。具体的には、遅延調整部2は、外部装置の信号スルーレートや出力負荷を予想したモード情報と、I/O電圧電源の電圧レベルを示す電圧判定信号との組合せにより遅延量を決定し、遅延差を調整する。このため、モード情報として、外部装置として想定される各種入力信号の信号スルーレートや、出力負荷をいくつか想定して、その電圧依存性を示す複数のモードを設定し、モード情報として記憶部6に予め格納する。図3は、電圧判定信号及びモード情報と、遅延量との関係の一例を示す図である。図3に示すように、電圧判定信号と、記憶部6が保存するモード情報具体的には、モードとの組合せに応じて遅延量が決定される。複数のモードは、I/O電圧電源の電圧レベルに対して、異なる遅延量を対応づけるように設定される。また、図3に示す例では、モード情報として、モード1~6の6種類を示し、I/O電圧電源の電圧レベルに応じて変化する遅延量が、モード毎に異なる大きさとなっている。例えば、I/O電圧電源の電圧レベルに比例して遅延量が変化するモード1,2,3や、線形特性でないモード4,5,6が設定される。線形特性でないモードでも、電圧レベルに応じた遅延量の変化量が、モード4が一番小さく、続いてモード5、モード6の順に大きくなるように設定されている。半導体装置を外部装置と組み合わせてシステムを構成してシステムの評価をするときに、外部装置の特性に応じて、記憶部6に設定するモードを選択する。また、システムの運用に応じて、モードを選択しなおし、記憶部6に設定することができる。具体的なモードの選択としては、例えば、顧客の外部装置において、入出力端子の付加が大きい場合、遅延量の変化を大きくするモードを選択する。あるいは、半導体装置100内のフィードバック部4のトランジスタ特性が電圧に対して線形特性でない場合、遅延量の変化を単純線形のモードではなく、他のモードを選択する。以下、本発明に係る半導体装置の具体的な構成例について図面を参照して説明する。実施形態1.図4は、実施形態1に係る半導体装置の構成例を示すブロック図である。半導体装置101は、第1のバッファ1としてバッファ11、第2のバッファ8としてバッファ12、13、遅延調整部2として第1VDLVariableDelayLine部第1の遅延調整部21、第2VDL部第2の遅延調整部22、位相調整部3としてPLL部31、フィードバック部4としてバッファ41~43、電圧判定部5、及び記憶部6を備える。説明を容易にするため、半導体装置101では、図2に示した処理部9-1、9-2を省略し、PLL部31から各バッファ12、13、42、43までの経路に配置されている素子等の記載を省略する。また、図4に示すように、少なくともバッファ11~13、41~43二点破線で囲んだ構成要素は、I/O電圧電源から電源VDDQ/VSSQが供給される。第1VDL部21は、バッファ11から入力クロック信号を受け、電圧判定信号とモード情報モードとに基づいて、I/O電圧電源の電圧レベルが基準電圧より低い場合、入力クロック信号の遅延を増やす第1の遅延量入力クロック遅延量を選択し、I/O電圧電源の電圧レベルが基準電圧以上の場合、第1の遅延量にゼロを選択する。第1VDL部21は、入力クロック信号を、選択した第1の遅延量を遅延させて、入力クロック調整信号を生成する。第2VDL部22は、バッファ41から帰還クロック信号を受け、電圧判定信号とモード情報モードとに基づいて、I/O電圧電源の電圧レベルが基準電圧より高い場合、帰還クロック信号の遅延を増やす第2の遅延量帰還クロック遅延量を選択し、I/O電圧電源の電圧レベルが基準電圧以下の場合、第2の遅延量にゼロを選択する。第2VDL部22は、帰還クロック信号を、選択した第2の遅延量を遅延させて、帰還クロック調整信号を生成する。図4では、遅延調整部2を第1VDL部21と第2VDL部22とから構成される例を説明するが、これに限られることはない。遅延調整部2は、電圧判定信号とモード情報とに基づいて、I/O電圧電源の電圧レベルが基準電圧より高い場合、帰還クロック信号の遅延を増やし、I/O電圧電源の電圧レベルが基準電圧より低い場合、入力クロック信号の遅延を増やす遅延量を、入力クロック信号及び帰還クロック信号それぞれの遅延量として選択するように構成されていれば、その他の構成であってもよい。また、その他の構成要素については、図1,2で示した同じ符号の構成要素と同様であるため、説明を省略する。図5に、図4に示す半導体装置101をより具体的に実現した構成例を示す。図5の半導体装置102は、バッファ11~16、VDL_R23、VDL_R24、PLL32、バッファ41~43、I/O電圧判定回路51、MRSModeRegisterSet61、FUSE62、及びOR回路63を備える。図5では、処理部9-1、9-2を示す。バッファ11~16、41~43は、I/O電圧電源から電源VDDQ/VSSQが供給される。図5の半導体装置102の構成を図1の構成要素と対応づけると、第1のバッファ1として、バッファ11、14、15、第2のバッファ8としてバッファ12、13、16、遅延調整部2としてVDL_R23、VDL_R24、位相調整部3としてPLL32、フィードバック部4としてバッファ41~43及び処理部9-2、電圧判定部5としてI/O電圧判定回路51、記憶部6としてMRS61、FUSE62、及びOR回路63、となる。バッファ14は、MRS61を活性化させるためのコマンドを入力する入力バッファである。バッファ15は、コマンドに応じた処理を実施するアドレスを入力する入力バッファである。バッファ16は、データを出力する出力バッファである。VDL_R23は、バッファ11から入力クロック信号RVCLK信号を受け、入力クロック信号の遅延を調整したRPCLK信号入力クロック調整信号、第1のクロック信号を生成してPLL32へ出力する。VDL_R23は、図4の第1VDL部21に対応する。VDL_F24は、バッファ41から帰還クロック信号FVCLK信号を受け、帰還クロック信号の遅延を調整したFPCLK信号帰還クロック調整信号、第2のクロック信号を生成してPLL32へ出力する。VDL_F24は、図4の第2VDL部22に対応する。PLL32は、RPCLK信号、FPCLK信号を受け、位相を同期させたPCLK信号出力クロック信号を出力する。PLL32の回路構成は、上述した機能を実現できるPLL回路であればよい。ここでは回路構成自体は重要でないため、説明を省略する。I/O電圧判定回路51は、I/O電圧電源から供給される電源VDDQ/VSSQ及び基準電圧となるリファレンスレベルVREFを用いて、I/O電圧電源の電圧レベルを判定してnビットnはゼロより大きい整数のVDLCODE電圧判定信号を生成し、VDLCODEをVDL_R23、VDL_F24へ出力する。I/O電圧判定回路51については、図6、7を用いて後述する。MRS61は、モード情報を保持する。MRS61は、予め決められたモード情報を保持してもよいし、外部から設定されるモード情報を保持してもよい。FUSE62は、半導体装置102の初期設定を保持する。OR回路63は、MRS61の保持するモードの値と、FUSE62が保持する値との論理積をCODESTP信号モード、モード情報として生成する。なお、図5では、OR回路63によってCODESTP信号を生成する例を示しているが、MRS61が保持する値をCODESTP信号として用いてもよい。MRS61及び/またはFUSE62を用いることにより、モードの値を外部から設定できる機能を実現する。図5の半導体装置102では、基準クロック信号CK/CKとエコークロック信号QK/QKの位相を調整する元となるPLL32、チップ内部のI/O電圧レベルを判定するI/O電圧判定回路51、I/O電圧判定結果により遅延量を調整するVDL_R23、VDL_F24、電圧判定結果とVDLの遅延量の設定を切り替えることのできる信号を出力するMRS61、およびFUSE62を有することを特徴としている。次に、I/O電圧判定回路51について詳しく説明する。図6はI/O電圧判定回路の詳細な構成例を示す図である。I/O電圧判定回路51は、VDDQ分圧レベル発生回路511、アンプ回路512、アンプ判定ラッチ回路513、カウンタ514、パルス発生回路515、及び、分周切替回路516を備える。VDDQ分圧レベル発生回路511は、直列抵抗出力部5111とスイッチ部5112とから構成される。直列抵抗出力部5111は、I/O電圧電源の電圧であるVDDQと、その基準レベルとなるVSSQを複数の抵抗で直列接続し、分圧レベルを発生させる。スイッチ部5112は、直列抵抗出力部5111を構成する複数の抵抗間にスイッチトランジスタを設け、カウンタ514が出力するVDLCODE[n-1:0]に応じてスイッチトランジスタを切り替え、スイッチトランジスタによって選択した電圧VDDQの分圧レベルVDDQRを取り出す。アンプ回路512は、分圧レベルVDDQRと、リファレンスレベルVREFとを比較判定し、判定結果としてAMPLEV信号を発生させる。アンプ回路512は、分圧レベルVDDQRを用いて電圧判定信号を生成することから、リファレンスレベルVREFとして、基準電圧の半分の値を用いる。アンプ判定ラッチ回路513は、アンプ回路512の判定結果であるAMPLEV信号を、PLL32から出力されるPCLK信号に基づいてタイミング制御されて生成されるパルスLATPLSでラッチしてDLAT信号を保持する。カウンタ514は、ラッチデータである、DLAT信号と、PCLK信号から生成されてタイミング制御されたパルスUPPLSによって、コード信号VDLCODE[n-1:0]をVDL_R23、VDL_F24、及びVDDQ分圧レベル発生回路511に転送する。パルス発生回路515は、分周切替回路516が出力するDIVCLK信号に基づいて、パルスLATPLS、UPPLSを発生させる。分周切替回路516は、PCLK信号を任意の分周に切り替えてDIVCLK信号として出力する。ここではPCLK信号を2分周に切り替える場合を一例として示す。図7にカウンタ514の詳細回路例を示す。カウンタ514では、加算器5141-0~5141-n-1がDLAT信号のH/Lを検知して加減算され、UPDATEレジスタ5142-0~5142-n-1が、パルスUPPLSをトリガとしてVDLCODE[n-1:0]を出力する。続いて、VDL_R23、VDL_F24について詳しく説明する。図8AにVDL_R24の一例を、図8BにVDL_F24の一例を示す。VDL_R23は、第1のVDLセレクタ回路VDL_Rセレクタ回路231、第1の遅延選択回路VDL_R遅延選択回路232、及び、第1のコードセレクタ回路VDL_Rコードセレクタ回路233を備える。第1のVDLセレクタ回路231は、第1の変換テーブル2311を備える。VDL_F24は、第2のVDLセレクタ回路VDL_Fセレクタ回路241、第2の遅延選択回路VDL_F遅延選択回路242、及び、第2のコードセレクタ回路VDL_Fコードセレクタ回路243を備える。第2のVDLセレクタ回路241は、第2の変換テーブル2411を備える。図9A~9Dに、第1の変換テーブル2311の一例を示す。図9E~9Hに、第2の変換テーブル2411の一例を示す。図10に、図9A~9Hに示すテーブルの情報を表したグラフを示す。第1のVDLセレクタ回路231または第2のVDLセレクタ回路241は、I/O電圧判定回路51が判定したVDLCODE[3:0]を、I/O電圧電源の電圧レベルに応じた遅延量を選択するVDLSEL[7:0]RまたはVCLSEL[7:0]Fに変換する。図8A、8BのVDL_R23、VDL_F24は、図6,7に示すVDLCODEのビット数nが4ビットの場合を一例として示す。加えて、ここでは一例として、4ビットのVDLCODEを、8ビットのVDLSELに変換する場合を示す。第1のVDLセレクタ回路231は、第1の変換テーブル2311を用いて、VDLCODE[3:0]をVDLSEL[7:0]Rに変換する。第2のVDLセレクタ回路241は、第2の変換テーブル2411を用いて、VDLCODE[3:0]をVDLSEL[7:0]Fに変換する。なお、図9A~9Hでは、RVCLK側及びFVCLK側の遅延量を示しているが、第1の変換テーブル2311及び第2の変換テーブル2411には、遅延量を保持する必要はない。図8A、8Bの構成例では、VDLSEL[7:0]RまたはVCLSEL[7:0]Fと、CODESTP[1:0]とによって、第1の遅延選択回路232または第2の遅延選択回路242が備える複数の遅延パスから一の遅延パスを選択することにより、第1の遅延量または第2の遅延量が決定される。第1の遅延選択回路232または第2の遅延選択回路242は、複数の遅延パスを備える。複数の遅延パスは、第1のVDLセレクタ回路231または第2のVDLセレクタ回路241が出力するVDLSEL[7:0]RまたはVCLSEL[7:0]Fに応じて、遅延量を選択する。具体的には複数の遅延パスの遅延素子の数を選択する。図8Aでは、第1の遅延選択回路232が備える複数の遅延パスの一例を示しているが、複数の遅延パスはこれに限られるわけではなく他の回路構成によって実現してもよい。また、第1の遅延量として採用する遅延量に応じて遅延パスの回路構成は異なる。第2の遅延選択回路242は、図8Bでは具体的に示していないが、第2の遅延量として採用する遅延量に応じた回路構成であればよい。第1の遅延選択回路232と第2の遅延選択回路242とが備える複数の遅延パスは、第1の遅延量及び第2の遅延量に依存するものであり、同じ回路構成によって実現する場合、異なる回路構成によって実現する場合がある。第1のコードセレクタ回路233または第2のコードセレクタ回路243は、MRS61及びFUSE62によって決定されるCODESTP[1:0]を受け、CODESTP[1:0]の値に応じて遅延量を決定する。具体的には、第1のコードセレクタ回路233は、CODESTP[1:0]によって、第1の遅延選択回路232が備える複数の遅延パスのうち、一の遅延パスを選択することによって遅延量を決定する。第2の遅延選択回路242も同様である。第1のコードセレクタ回路233は、RVCLK信号を受けると、RVCLK信号を、決定した第1の遅延量に応じて遅らせてRPCLK信号を生成して出力する。一方、第2のコードセレクタ回路243は、FVCLK信号を受けると、FVCLK信号を、決定した第2の遅延量に応じて遅らせてFPCLK信号を生成して出力する。図8Aに示すVDL_R23は電圧判定信号としてのVDLCODE信号、及び、外部ピンで制御されるMRS61あるいはFUSE62に基づくCODESTP信号との組合せから、第1の遅延量を選択する。このため、第1の遅延選択回路232は、インバータの段数で遅延値を変化させる構成である。遅延値の変更の手段としては、インバータ段数を用いることに限定されるものではなく、例えば負荷容量やFanout等の切り替えも考えられる。CODESTP信号で選択できるVDLCODE信号と、VDL_R23及びVDL_F24それぞれの遅延量との関係の一例を、図9A~9H、及び図10に示すように、複数のパターンをあらかじめ設計しておく。図9A~9H中、LはLow、HはHighを意味する。RVCLK信号側遅延量は、VDLR23が用いる第1の遅延量であり、FVCLK信号側遅延量は、VDL_24が用いる第2の遅延量である。システムのテスタ評価によって、実物製品としてのシステムの特性確認結果を、モードを用いてフィードバックさせる。これにより、VDLCODE信号電圧判定信号とCODESTP信号モードとの最適な関係を、システム構築後に設定することが可能となる。図9A~9H、図10に示す例では、VDLCODE信号はデフォルト値8VDLCODE:4h8とし、このときの遅延量をゼロとしている。VDLCODE信号が値0~7までは、RVCLK信号側VDL_R23でゼロより大きい遅延量がCODESTP信号の値0~3に応じて選択され、VDLCODE信号が値9~15まではFVCLK側VDL_F24でゼロより大きい遅延量がCODESTP信号の値0~3に応じて選択される。このように、予め設定した情報例えば、図9A~9H、図10に基づいて、電圧判定信号としてのVDLCODE信号と、モードとしてのCODESTP信号との組合せによって、VDL_R23、VDL_F24において遅延量が選択される。図9A~9Hでは、D1~D6は、任意の数値であり、D5、D3、D1、D2D5<D3<D1<D2の順に大きい場合を想定している。なお、図8A、8B、及び図9A~9Hでは、4ビットのVDLCODE信号電圧判定信号を8ビットのVDLSEL信号に対応づけて、多様な遅延量を選択できるような構成を示したが、これに限られるわけではない。電圧判定信号とモードとの組合せに、遅延量を対応づける場合であってもよい。例えば、図8A、8Bにおいて、電圧判定信号としての1ビットのVDLCODE信号と、モードとしての複数のビットのCODESTPとの組合せに対応づけることが可能な複数の遅延量を用いる場合を排除するものではない。この場合、第1のVDLセレクタ回路231または第2のVDLセレクタ回路241を介すことなく、電圧判定信号を第1の遅延選択回路232または第2の遅延選択回路242へ入力してもよい。加えて、図8A、8Bで示す電圧判定信号及びモードのビット数は一例であり、他のビット数の電圧判定信号及びモードを用いてもよい。図11、12は電圧VDDQが基準電圧より低い場合と高い場合における、半導体装置の動作例を示すタイミングチャートである。具体的には、I/O電圧判定回路の動作とその出力信号によりVDLの遅延値および基準クロックとエコークロックのスキューの変化を示したタイミングチャートの一例である。図11、12では、基準電圧をV1VV1は正の数値とし、I/O電圧判定回路51が用いるリファレンスレベルVREFが基準電圧V1の2分の1V1/2である場合を一例として説明する。VDL調整の一つのサイクルをチャートの下に矢印で示すとともに、何番目のVDL調整サイクルかを最上段に記載した。分圧レベルVDDQRに対するリファレンスレベルVREFの値を点線で示す。また、電圧判定信号は、4ビットのVDLCODE信号であり、図9A~9H、図10に示す電圧判定信号とモードとの組合せを用いる。DIVCLK信号は、2分周モードである場合を示す。加えて、説明を容易にするため、図11、12では、一例として図9A、9Eに示す、CODESTP[1:0]の値がゼロである場合を用い、遅延量に示すD1の値を20psとしている。図11では、電圧VDDQが基準電圧V1より低く、位相調整サイクル1のときのCK-QKスキューの値が-60psの場合の動作の一例を示す。I/O電圧判定回路51は、VDL調整の1番目のサイクルでは、VDLCODE信号の初期値としてデフォルト値8を出力する。2番目のサイクルでは、カウンタ514が一つ減算され、VDLCODE信号が値7、VDL_R23が決定する遅延量が20psとなる。3番目のサイクルでは、カウンタ514がさらに一つ減算され、VDLCODE信号が値6、遅延量が40psとなる。4番目のサイクルでは、カウンタ514がさらに一つ減算され、VDLCODE信号が値5、遅延量が60psとなる。5番目のサイクルでは、カウンタ514が一つ加算され、VDLCODE信号が値6、遅延量が40psとなる。6番目のサイクルでは、カウンタ514が一つ減算され、VDLCODE信号が値5、遅延量が60psとなる。1番目から6番目までのVDL調整サイクルにおいて、VDL_F24が決定する遅延量は、常にゼロとなる。図12では、電圧VDDQが基準電圧V1より高く、位相調整サイクル1のときのCK-QKスキューの値が60psの場合の動作の一例を示す。I/O電圧判定回路51は、VDL調整の1番目のサイクルでは、VDLCODE信号の初期値としてデフォルト値8を出力する。2番目のサイクルでは、カウンタ514が一つ加算され、VDLCODE信号が値9、VDL_F24が決定する遅延量が20psとなる。3番目のサイクルでは、カウンタ514がさらに一つ加算され、VDLCODE信号が値10、遅延量が40psとなる。4番目のサイクルでは、カウンタ514がさらに一つ加算され、VDLCODE信号が値11、遅延量が60psとなる。5番目のサイクルでは、カウンタ514が一つ減算され、VDLCODE信号が値10、遅延量が40psとなる。6番目のサイクルでは、カウンタ514が一つ加算され、VDLCODE信号が値11、遅延量が60psとなる。1番目から6番目までのVDL調整サイクルにおいて、VDL_R23が決定する遅延量は、常にゼロとなる。図11、12ともに7番目以降のサイクルでは、分圧レベルVDDQRがリファレンスレベルVREFの前後の値を採ることを繰り返す。図11、12に示すように、本実施形態の半導体装置101、102では、I/O電圧電源の電圧レベルに応じて自動的にVDLの遅延値が調整されて基準クロック信号CK/CKとエコークロック信号QK/QKのスキューCK-QKスキューを抑制する。この例ではI/O電圧電源の電圧VDDQが基準電圧より低い場合には帰還クロック信号のパスが入力クロック信号、出力クロック信号のパスに対して遅くなることを前提としており、入力クロック信号側リファレンス側のVDL_R23の遅延を増やして入力クロック信号に対する帰還クロック信号の位相の前倒しを抑制する。一方、I/O電圧電源の電圧VDDQが基準電圧より高い場合には帰還クロック信号側フィードバック側のVDL_F24の遅延量を増やして基準クロック信号に対するエコークロック信号の位相遅れを抑制する。図13に従来の回路の基準クロック信号CK/CKとエコークロック信号QK/QKとのスキューのタイミングイメージを示す。図14に本実施形態の半導体装置の基準クロック信号とエコークロック信号とのスキューのタイミングイメージを示す。図13、14では、I/O電圧電源の電圧レベルに関して、上段に電圧VDDQが基準電圧より低い場合低VDDQ時、下段に電圧VDDQが基準電圧より高い場合高VDDQ時を示す。図13、14に示すように、従来の回路は、低VDDQ時では、エコークロック信号が基準クロック信号に対して遅れた状態で二つのクロック信号の位相を調整する。一方、高VDDQ時では、エコークロック信号が基準クロック信号に対して速くなった状態で二つのクロック信号の位相を調整する。図13では、低VDDQ時及び高VDDQ時それぞれのCK-QKスキューを合わせると、全CK-QKスキューは、例えば、それぞれのCK-QKスキューを合算した長さになる。言い換えると、従来の回路では、半導体装置が基準クロック信号を入力し、エコークロック信号を出力する場合に、外部装置に起因する外部環境要因の影響や、I/O電圧電源の電圧レベルの変動の影響を考慮していない。そのため、これらの影響によるエコークロック信号のずれを補償することができない。その結果、このずれが基準クロック信号とエコークロック信号とのスキューに現れてしまう。これに対して、本実施形態の半導体装置は、低VDDQ時及び高VDDQ時に生じるエコークロック信号の遅れや速まりを補償するため、低VDDQ時及び高VDDQ時それぞれのCK-QKスキューを合わせた全CK-QKスキューは、図13に示す場合より短くなる。これは、遅延調整部2が、位相調整部3へ入力する入力クロック信号と帰還クロック信号とを、基準クロック信号に対するエコークロック信号の遅れや速まりを補償するように、遅延量を選択することによって実現している。言い換えると、遅延調整部2は、I/O電圧電源の電圧レベル及び外部装置の外部環境要因によって、エコークロック信号が基準クロック信号に対して遅れたり、速まったりすることを取り除くため、I/O電圧電源の電圧レベル及び外部装置の外部環境要因に応じて選択する遅延量を用いる。より具体的には、入力クロック信号及び帰還クロック信号それぞれに、電圧判定信号とモード情報との組合せに対応する遅延量を付加する。その結果、位相調整部3が、基準クロック信号に対するエコークロック信号の遅れや速まりを補償した出力クロック信号を出力するため、基準クロック信号とエコークロック信号とのスキューが抑制されることになる。上述したように、図14では、I/O電源電圧の電圧レベルに応じて生じる、基準クロック信号とエコークロック信号との位相差をキャンセルするようにVDL調整することにより、全CK-QKスキューが抑制されることを表している。このように、本実施形態の半導体装置では、遅延調整部2、具体的には、第1VDL部21、第2VDL部22VDL_R24、VDL_F24によって、I/O電圧電源の電圧レベル及び当該半導体装置を搭載する外部装置に起因する外部環境要因に応じて、フィードバック部4によって構成されるパスと、入力クロック信号と帰還クロック信号とを入出力するパスとの遅延差変動をキャンセルするように調整する。言い換えると、遅延調整部2が位相調整部3へ入力する入力クロック信号と帰還クロック信号との遅延量を調整する。これにより、I/O電圧電源の電圧レベルの変動や、外部環境要因により生じる内部クロックスキューを抑制することが可能になる。加えて、モード情報を用いることにより、外部環境要因と電圧レベルとの関係を考慮できるため、外部環境要因により生じる内部クロックスキューがI/O電圧電源の電圧レベルにより大きくなることを抑制することができる。実施形態2.実施形態2では、I/O電圧電源の電圧レベルを判定する判定周期を外部から変更できるように構成した一態様を説明する。図1または図4において、記憶部6が、外部から設定される判定周期を保存し、記憶部6から電圧判定部5へ判定周期が通知される構成となる。以下、具体的な回路図を用いて説明する。図15は、本発明の実施形態2に係る半導体装置の構成例を示す回路図である。半導体装置103は、図5に示す半導体装置102に対して、MRS64とI/O電圧判定回路52との機能を変更し、OR回路65を追加した構成となっている。他の同じ符号の構成要素は図5と同様であるため説明を省略する。MRS64は、外部から設定されるモードを保持することに加え、外部から設定される分周数を保持する。OR回路65は、MRS64が保持する分周数と、FUSE62が保持する値との論理積をDIVSEL信号判定周期として生成する。なお、図15では、OR回路65によってDIVSEL信号を生成する例を示しているが、MRS64が保持する分周数をDIVSEL信号として用いてもよい。図15において、MRS64、FUSE62、及びOR回路63、65が、図1または図4の記憶部6に対応する。図16に、I/O電圧判定回路の一例を示す。I/O電圧判定回路52は、OR回路65からDIVSEL信号を受け取る。分周切替回路521は、OR回路65からDIVSEL信号を受け、PLL32からのPCLK信号をDIVSEL信号に応じて分周し、DIVCLK信号として出力する。図16に示す通り、半導体装置103の内部クロック信号である、PCLK信号をMRS64あるいはFuse62で制御されるDIVSEL信号により、1~m分周mは1より大きい数値に切り替えてDIVCLK信号として出力する。これにより、I/O電圧判定回路52が電圧判定の更新頻度を切り替えることが可能になる。特に、MRS64を用いて外部から判定周期を設定可能にすることにより、初期設定時に判定周期を設定するとともに、半導体装置103の稼働後においても判定周期を変更することができる。そのため、半導体装置103を搭載したシステムの稼働状況に応じて、判定周期を変更することができる。これにより、I/O電圧電源の電圧レベルを適切なタイミングで判定することができる。実施形態3.実施形態3では、半導体装置を搭載するシステム側で基準クロック信号とエコークロック信号とのスキューを調整可能とする一態様を説明する。図17は、本発明の実施形態2に係る半導体装置を搭載したプリント基板の構成例を示す図である。図17では、プリント基板200に、半導体装置103と、それを制御するメモリコントローラ201とを搭載した接続イメージ図を示す。図17に示すように、半導体装置104は、チップ301とメモリコントローラ201との間に、PAD191、パッケージLCR192、パッケージボール193、プリント基板LCR291を介して接続される。メモリコントローラ201と半導体装置103メモリ間のプリント基板上の配線は、システム毎に異なり、半導体装置102の入出力部で入力クロック信号と帰還クロック信号とのスキューを合わせこむことがシステムとして必ずしも最適ではない場合がある。そこで、本実施形態では、システムに組み込んだ後にメモリコントローラ201から命令される信号によって、入力クロック信号と帰還クロック信号とのスキューをずらすことを可能にする一態様を説明する。図18は、本発明の実施形態3に係る半導体装置の構成例を示すブロック図である。半導体装置104は、図15の半導体装置103へ、メモリコントローラ201からの命令をMRS66が受け、I/O電圧判定回路53へ通知するように構成されている。半導体装置104は、図15の半導体装置103に対して、MRS66及びI/O電圧判定回路53の機能を変更し、OR回路67を追加している。他の同じ符号の構成要素は図15と同様であるため説明を省略する。MRS66は、外部から設定されるモード及び分周数に加え、オフセット値を保持する。オフセット値は、メモリコントローラ201からMRS66へ設定される値である。OR回路67は、MRS66の保持するオフセット値と、FUSE62が保持する値との論理積をCOFFSET信号オフセット量として生成する。なお、図18では、OR回路67によってCOFFSET信号を生成する例を示しているが、MRS66が保持するオフセット値をCOFFSET信号として用いてもよい。図18において、MRS66、FUSE62、及びOR回路63、65、67が、図1または図4の記憶部6に対応する。図19は、実施形態3のI/O電圧判定回路の一例を示す回路図である。図19では、I/O電圧判定回路53がCOFFSET信号を受け取る過程をMRS66等の構成要素とともに示している。図19のI/O電圧判定回路53は、図16のI/O電圧判定回路52に対して、カウンタ531の機能を変更した構成であり、他の同じ符号の構成要素は図16と同様であるため説明を省略する。カウンタ531は、OR回路67からnビットのCOFFSET信号を受け、遅延量にオフセットを強制的に設定する。図20に実施形態3のカウンタの回路図の一例を示す。カウンタ531は、UPDATEレジスタ5142-0~5142-n-1の後段に加算器5311-0~5311-n-1を追加し、COFFSET[n-1:0]を加算した、VDLCODE[n-1:0]を出力する図18、図19に示すようにMRS66の出力信号としてnビットのCOFFSET信号を追加することによって、VDL_R23、VDL_F24の遅延値にオフセットを強制的に設定する。図21に、実施形態3における基準クロック信号とエコークロック信号とのスキューを調整するイメージを示す。種々のオフセット値を設定する一連の動作により、図21に示すように入力クロック信号と帰還クロック信号とのスキューを抑制するとともに、deskewトレーニングのようにシステムセットとして入力クロック信号と帰還クロック信号とスキューの最適値を探索することも可能となる。一般的に、deskewトレーニングは、受け側の装置において、入力クロック信号と入力データ信号の位相関係を試験的にずらして、データを取り込むことができる最適な位相ポイントを見つけるシーケンスである。本実施形態の半導体装置によれば、例えば、半導体装置メモリとメモリコントローラとがセットになったシステムとして組み立てた後に、メモリコントローラが出力する信号によって最適な入出力クロックスキュー値を設定することが可能である。あるいは、半導体装置と他のシステムとをセットとして組み込んだ後に、セット全体として最適な入出力スキューを、システムから出力する信号によって設定することができる。なお、図18では、図15に示す半導体装置103へオフセット値を設定する機能を追加した構成例を示したが、図5に示す半導体装置102へ本実施形態の機能を追加することも可能である。さらには、図4に示す半導体装置101や図1に示す半導体装置100をプリント基板200へ本実施形態の機能を追加することもできる。加えて、図17では、半導体装置104とメモリコントローラ201とをプリント基板200へ搭載する例を示したが、この構成に限られるものではない。本発明に係る半導体装置は、メモリコントローラを備えていてもよい。図22にメモリコントローラを含む半導体装置の構成例を示す。図22の半導体装置300は、メモリ302とメモリコントローラ303とを含む構成であってもよい。メモリ302は、図1に示す半導体装置100が備える各構成要素を含む。メモリコントローラ303は、図17に示すメモリコントローラ202と同様の機能を実現する。メモリ302とメモリコントローラ303とは、半導体装置105内でパッケージLCR192を備える各種信号線を介して信号を送受信する。その他の実施形態.上記各実施形態では、図1の位相調整部3の一例としてとしてPLL部31あるいはPLL32を示しているが、これに限られるわけではない。例えば、基準クロック信号と、半導体装置100内の入力クロック信号との周波数が一致する場合、PLL部31あるいはPLL32に替えてDLL回路を用いることも可能である。加えて、位相調整部3は、入力クロック信号と帰還クロック信号との位相を一致させる機能を有する回路であれば、PLL回路やDLL回路に限られることなく、他の回路によって実現してもよい。以上のように、本発明に係る好適な実施形態によれば、I/O電圧電源の電圧レベルと、外部装置から生じる外部環境要因例えば、入力信号のスルーレート、出力信号への出力負荷とに応じて、入力クロック信号と帰還クロック信号とを同期させる。言い換えると、図1の位相調整部3に入力する二つのクロック信号に対して、電源電圧レベル、外部環境要因の影響を取り除くように、遅延調整部2例えば、VDLによって遅延量を調整し、遅延量を調整した二つのクロック信号を位相調整部3へ入力することが可能となる。なお、本発明は上記に示す実施形態に限定されるものではない。本発明の範囲において、上記実施形態の各要素を、当業者であれば容易に考えうる内容に変更、追加、変換することが可能である。"