"半導体基板の第一と第二の主面にそれぞれ設けられた第一、第二の主電極と、第一主電極とショットキー接合を形成する第一の第一導電型領域と、第二の第一導電型領域と第二導電型領域とを交互に配置した並列pn層と、第二主電極がオーミック接触する第一導電型低抵抗層とを備え、第一の第一導電型領域と並列pn層が接し、並列pn層と第一導電型低抵抗層が接する半導体素子において、少なくとも第一の第一導電型領域の第一主面側に、内面に絶縁膜を形成した溝が設けられていることを特徴とする半導体素子。前記溝が、並列pn層の第一導電型領域及び第二導電型領域の一部まで掘り込まれていることを特徴とする請求項1に記載の半導体素子。前記溝が、並列pn層の第二導電型領域の一部まで掘り込まれていることを特徴とする請求項1に記載の半導体素子。前記溝に、第一主電極と接続する導電体が埋め込まれていることを特徴とする請求項1ないし3のいずれかに記載の半導体素子。第二導電型領域の第一主面側の所定領域における不純物濃度が、第二主面に近い部分の第二導電型領域の不純物濃度より高いことを特徴とする請求項1ないし4のいずれかに記載の半導体素子。前記第二導電型領域の所定領域における不純物濃度が、隣接する第一導電型領域の不純物濃度より高いことを特徴とする請求項5に記載の半導体素子。前記溝の底部に接して高不純物濃度の第二導電型領域を有することを特徴とする請求項5または6に記載の半導体素子。前記第二の第一導電型領域と前記第二導電型領域が、平面的にそれぞれストライプ状であることを特徴とする請求項1ないし7のいずれかに記載の半導体素子。前記第二の第一導電型領域と第二導電型領域とのうち少なくとも一方が平面的に、三方格子、正方格子、六方格子の格子点上に配置されていることを特徴とする請求項1ないし7のいずれかに記載の半導体素子。前記溝が平面的にストライプ状であることを特徴とする請求項1ないし7のいずれかに記載の半導体素子。前記第二の第一導電型領域と前記第二導電型領域がそれぞれストライプ状であることを特徴とする請求項10に記載の半導体素子。前記並列pn層のストライプの方向と前記溝のストライプの方向が概ね直交していることを特徴とする請求項11に記載の半導体素子。前記ストライプ状の並列pn層のピッチと前記ストライプ状の溝のピッチが異なることを特徴とする請求項12に記載の半導体素子。図11の超接合ショットキーバリアダイオードでは、n型ドリフト領域1a、p型仕切り領域1bともアノード電極5とショットキー接合を成しているため、逆電圧印加時におけるn型ドリフト領域1aの表面電界は必然的に高められてしまう。この高電界はバリア金属であるアノード電極5とn型ドリフト領域1aとの間のバリアハイトを低下させる方向に働くため、高耐圧は得られるものの漏れ電流が大きくなる問題が生じる。漏れ電流が大き過ぎると逆電圧印加時の発生損失が増加するだけでなく、熱暴走で素子が破壊に至る恐れがある。また、アルミニウムなどのn型半導体に対するバリアハイトの高いバリア金属を使用した場合p型半導体に対してはバリアハイトは低くなる、順電圧印加時にアノード電極5からp型仕切り領域1bを通しn型ドリフト領域1aに正孔が注入されるため、逆回復時のスイッチングが遅くなってしまう問題がある。この正孔の注入を回避するための構造が提案されている。図12は、その対策を施した超接合ショットキーバリアダイオードの断面図である。p型仕切り領域1bとバリア金属であるアノード電極5との間に挟まれたn型表面領域3が両者を分離している。図13a,bはそれぞれ、図12の超接合ショットキーバリアダイオードのn型表面領域3と並列pn層1とのA-A’線、B-B’線に沿った電界強度分布図である。B-B’線に沿った電界強度は、概ね1.7×105Vcm以下であり、最高値に達するのは、p型仕切り領域1bとnカソード層4との境界近傍で、半導体基板の内部であるのに対し、A-A’線に沿った電界強度は、表面近傍で2×105Vcmを越える高い電界強度になっている。このようにn型ドリフト領域上方での表面電界は高くなるため、漏れ電流の問題を回避することはできない。以上の問題に鑑み本発明の目的は、オン状態では電流を流すとともに、オフ状態では空乏化する並列pn層からなるドリフト層を備える半導体素子の耐圧とオン電圧とのトレードオフ関係を大幅に改善し、高速でありながら漏れ電流の低減が期待できる超接合ショットキーダイオードを提供することにある。上記問題を解決するために、半導体基板の第一と第二の主面にそれぞれ設けられた第一、第二の主電極と、第一主電極とショットキー接合を形成する第一の第一導電型領域と、第二の第一導電型領域と第二導電型領域とを交互に配置した並列pn層と、第二主電極がオーミック接触する第一導電型低抵抗層とを備え、第一の第一導電型領域と並列pn層が接し、並列pn層と第一導電型低抵抗層が接する半導体素子において、少なくとも第一の第一導電型領域の第一主面側に、内面に絶縁膜を形成した溝が設けられているものとする。溝は、並列pn層の第一導電型領域及び第二導電型領域の一部まで掘り込まれていても、並列pn層の第二導電型領域の一部まで掘り込まれていても良い。そのような溝を設けることによって、溝の曲率部に電界の高い個所ができるので、第一導電型領域上の表面電界を緩和することができ、漏れ電流が低減される。なお、溝が並列pn層の第一導電型領域と第二導電型領域に跨って形成されていても、第二導電型領域内に形成されていてもよく、溝が形成される領域が逆電圧印加時に空乏化する領域であれば同様の効果が得られる。前記溝に、第一主電極と接続する導電体が埋め込まれていることによって、溝内部は第一主電極と同じ電位に保たれる。そのため、第一の第一導電型領域の表面近傍の電界が緩和される。第二導電型領域の第一主面側の所定領域における不純物濃度が、第二主面に近い部分の第二導電型領域の不純物濃度より高いものとする。第一主面側に濃度の高い第二導電型の領域を設けることにより、表面電界を緩和しながらも溝の曲率部の電界をも緩和することができるので、高耐圧化が容易となる。前記第二導電型領域の所定領域における不純物濃度が、隣接する第一導電型領域の不純物濃度より高いものとする。一般的に超接合半導体素子では、並列pn層の第一導電型領域と第二導電型領域とは、不純物濃度、領域幅とを等しくするので、その場合は所定領域における第二導電型領域の不純物濃度、幅が、隣接する第一導電型領域の不純物濃度、幅より大きくなる。特に、溝の底部に接して高不純物濃度の第二導電型領域を有するものとする。前記第二の第一導電型領域と前記第二導電型領域は平面的にそれぞれストライプ状であるものとする。または、第二の第一導電型領域と第二導電型領域とのうち少なくとも一方が平面的に、三方格子、正方格子、六方格子の格子点上に配置されているものとする。いずれにしても逆電圧印加時に空乏化するかたちであれば良い。ともにストライプ状とすれば最も単純なパターンである。溝があるものでは、溝が平面的にストライプ状であれば、最も単純なパターンであり、形成が容易である。溝が平面的にストライプ状であり、第二の第一導電型領域と前記第二導電型領域がそれぞれストライプ状である場合には、並列pn層のストライプの方向と前記溝のストライプの方向が異なっていてもよく、直交したものとすることもできる。その場合はまた、ストライプ状の並列pn層のピッチと前記ストライプ状の溝のピッチが異なるものとすることができる。並列pn層は、逆電圧印加時に空乏化しなければならないという制限があるが、ストライプ状の溝のピッチを並列pn層のピッチと異なるものとすることができれば、製造上の自由度が増す。以上説明したように本発明によれば、半導体基板の第一と第二の主面にそれぞれ設けられた第一、第二の主電極と、第一主電極とショットキー接合を形成する第一の第一導電型領域と、第二の第一導電型領域と第二導電型領域とを交互に配置した並列pn層と、第二主電極がオーミック接触する第一導電型低抵抗層とを備え、第一の第一導電型領域と並列pn層が接し、並列pn層と第一導電型低抵抗層が接する半導体素子において、少なくとも第一の第一導電型領域の第一主面側に、内面に絶縁膜を形成した溝が設けられていることによって、溝の曲率部における高電界領域により、表面電界が緩和され、逆耐圧時の漏れ電流を低減することが可能となる。さらに、第二導電型領域が第一主電極から分離されているため、順方向バイアス時にn型ドリフト領域への正孔の注入がなく、逆回復時のスイッチング速度を高速にすることが可能となる。以下、実施例に基づき本発明の実施の形態を説明する。[参考例1]図1aは、本発明第一の参考例の超接合ショットキーバリアダイオードの主要部の部分断面図、図1bは、図1aのC-C’線、D-D’線に沿った不純物濃度プロファイル図である。図示した主要部の他に、主に外周部にガードリング構造や、フィールドプレート構造といった耐圧構造が設けられた部分があるが、他の一般の半導体と同様であるので、省略する。カソード電極6とアノード電極5との間に、nカソード領域4と、n型ドリフト領域1aとp型仕切り領域1bとからなる並列pn層1、n型表面領域3が挟まれている。アノード電極5はn型表面領域3とショットキーバリアを形成している。図12の従来の超接合ショットキーバリアダイオードと異なる点は、p型仕切り領域1bが単一の領域でなく、上部に不純物濃度の高いp型補助領域7が形成されている点である。濃度が高いことは図1bの濃度プロファイル図からわかる。なお、本参考例は耐圧が600V級であり、各部の寸法及び不純物濃度等は次のような値をとる。n型ドリフト領域1aの厚さ40μm、n型ドリフト領域1a及びp型仕切り領域1bの幅8μm、不純物濃度2.0×1015cm3、不純物濃度を高めたp型補助領域7の厚さ8μm、不純物濃度4.0×1015cm3、n型表面領域3の厚さ4μm、不純物濃度1.0×1015cm3、nカソード領域4の厚さ300μm、不純物濃度2.0×1018cm3である。並列pn層1の繰り返しピッチは16μmであり、アノード電極5はアルミニウムである。次に漏れ電流低減の動作に関して簡単に説明する。まず、アノード電極5に負の電圧を印加していくとオフ状態、アノード電極5とn型表面領域3との間のショットキー接合からn型表面領域3に空乏層が広がる。空乏層がp型補助領域7に到達すると、p型補助領域7内に広がっていく。またp型補助領域7およびp型仕切り領域1aとn型ドリフト領域1aとの間のpn接合から、横方向に空乏層が広がる。さらに負の印加電圧を高くしていくと、p型仕切り領域1bとn型ドリフト領域1aとは完全に空乏化するが、p型補助領域7では、隣接するn型ドリフト領域1aとのチャージバランスが崩れているため、このpn接合部に電界の高い部分が発生する。この高電界領域により、n型ドリフト領域1aの上方での表面電界が緩和されることになる。図2a,bはそれぞれ、図1aの超接合ショットキーバリアダイオードのn型表面領域4と並列pn層1とのE-E’線、F-F’線に沿ってシミュレーションした電界強度分布図である。F-F線に沿った電界強度は、概ね1.7×105Vcm以下であり、最高値に達するのは、p型仕切り領域1bとnカソード層4との境界近傍で、半導体基板の内部であるのに対し、E-E線に沿った電界強度は、表面近傍でも1.5×105Vcm以下と低い電界強度になっており、上記の機構を支持している。なお、耐圧はp型高濃度領域7と隣接するn型ドリフト領域1aとの間のpn接合部の電界、あるいはp型仕切り領域1bとnカソード領域4との間のpn接合部の電界のいずれかが臨界電界に達するまで保持される。表面電界より先に臨界電界に到達する領域を表面付近に形成することにより、表面電界が緩和されることになる。また、オン状態にするには、アノード電極5に正の電圧を印加すればよい。アノード電極5とn型表面領域3とのショットキーバリアが順方向にバイアスされるため、電子がカソード電極6からnカソード領域4、n型ドリフト領域1a、n型表面領域3を経て、アノード電極5に流れ込むことになる。この場合、p型補助領域7とアノード電極5とが接続していないので、正孔の注入は起きない。従って、逆回復でのスイッチングを高速にすることが可能となる。[参考例2]図3aは本発明第二の参考例の超接合ショットキーバリアダイオードの主要部の部分断面図、図3bは、aのG-G’線、H-H’線に沿った不純物濃度プロファイル図である。本参考例は参考例1の変形であり、p型領域の不純物濃度、領域幅を除き、参考例1と構成は同じである。p型補助領域7の不純物濃度はp型仕切り領域1bのそれと同じである。但しp型補助領域7の幅LPをp型仕切り領域1bの幅より例えば40程度大きくして、総不純物量を領域幅で制御した例である。この例においても、p型補助領域7の近傍で電荷バランスが崩れているので、表面電界は緩和されることになる。[実施例1]図4は本発明第一の実施例の超接合ショットキーバリアダイオードの主要部の部分断面図である。n型表面領域3に溝が形成され、溝の底部がp型仕切り領域1bとn型ドリフト領域1aまで達している。溝の内側は、酸化膜等の絶縁膜8を介し多結晶シリコン等の導電体9が充填されている。その導電体9はアノード電極5とオーミックに接続している。耐圧が600Vクラスの超接合ショットキーバリアダイオードの場合、各部の寸法及び不純物濃度等は次のような値をとる。並列pn層1の厚さ40μm、n型ドリフト領域1a及びp型仕切り領域1bの幅各8μm、不純物濃度2.0×1015cm3、n型表面領域3の厚さ4μm、不純物濃度1.0×1015cm3、溝の深さ4μm、幅10μm、溝の内側の酸化膜厚0.1μm、nカソード領域4の厚さ300μm、不純物濃度2.0×1018cm3である。並列pn層1の繰り返しピッチは16μmであり、ショットキー接合を形成しているアノード電極5はアルミニウムである。次に、この場合の漏れ電流低減の動作を以下に説明する。まず、アノード電極5に負の電圧を印加していくと、アノード電極5とn型表面領域3との間のショットキー接合からn型表面領域3に空乏層が広がるとともに、アノード電極5とp型仕切り領域1bとは、溝の酸化膜8を介して接続しているので、p型仕切り領域1bとn型ドリフト領域1aの間のpn接合からも横方向に空乏層が広がる。さらに負の印加電圧を高くしていくと、p型仕切り領域1bとn型ドリフト領域1aとは完全に空乏化するが、溝の角部の空乏層は広がり難く、高電界部が形成される。この電界によりn型ドリフト領域1a上の表面電界は緩和され、漏れ電流が低減される。図5a,bはそれぞれ、図4の超接合ショットキーバリアダイオードのn型表面領域4と並列pn層1とのI-I’線、J-J’線に沿ってシミュレーションした電界強度分布図である。J-J’線に沿った電界強度は、概ね1.5×105Vcm以下であり、最高値に達するのは、p型仕切り領域1bとnカソード層4との境界近傍で、半導体基板の内部であるのに対し、I-I’線に沿った電界強度は、表面近傍でむしろ低下し、1.0×105Vcm以下と低い電界強度になっている。先の図13と比べると、n型ドリフト領域上の表面電界は大幅に低減されており、漏れ電流が低減されることがわかる。なお、耐圧は溝の角部の曲率付近の電界が臨界電界に達するまで保持される。また、オン電圧は増加してしまうが、溝の幅を広くし、n型表面領域3の幅を狭くすることによって表面電界はさらに緩和される。[実施例2]図6は本発明第二の実施例の超接合ショットキーバリアダイオードの主要部の部分断面図である。この例は実施例1の変形であり、n型表面領域3内に溝が形成されている点を除き、各部の構成は実施例1と同じである。なお、溝の深さは3μmである。この場合、溝が浅いため角部の電界による表面電界の緩和効果は実施例1に比べ劣るが、耐圧を高めることが可能となる。また、並列pn層のピッチと溝のピッチとを個別に設計できる利点がある。[実施例3]図7は本発明第三の実施例の超接合ショットキーバリアダイオードの主要部の斜視断面図である。この例も実施例1の変形であり、ストライプ状の並列pn層1とストライプ状の溝とが直交しているものである。溝の効果は実施例1と同じであるが、並列pn層1と溝とを直交させることにより、並列pn層のピッチと溝のピッチとを個別に設計できる長所がある。例えば、オン電圧を下げる場合には、不純物濃度を高めるために並列pn層1のピッチを狭くする必要があるが、この構造ならば、並列pn層1のピッチに合わせて溝のピッチを狭くする必要はない。[実施例4]図8は本発明第四の実施例の超接合ショットキーバリアダイオードの主要部の斜視断面図である。この例は、n型表面領域3内に溝を設けているだけでなく、並列pn層1のp型仕切り領域1bの上部にp型仕切り領域1bより不純物濃度の高いp型補助領域7を有している。溝の内部は酸化膜8を介して多結晶シリコン等の導電体9が埋め込まれており、その導電体9はアノード電極5とオーミックに接続しているものである。本実施例は溝の角部と不純物濃度の高いp型補助領域7とにより、n型ドリフト領域1a上での表面電界の緩和を図ったものである。図9a,bはそれぞれ、図8の超接合ショットキーバリアダイオードのn型表面領域4と並列pn層1とのK-K’線、L-L’線に沿ってシミュレーションした電界強度分布図である。L-L’線に沿った電界強度は、表面近傍では低く、その下方で概ね1.7×105Vcm以下であり、最高値に達するのは、p型仕切り領域1bとnカソード層4との境界近傍で、半導体基板の内部である。それに対し、K-K’線に沿った電界強度は、表面近傍で低下し、1.0×105Vcm以下と低い電界強度になっている。先の図13と比べると、n型ドリフト領域上の表面電界は大幅に低減されており、漏れ電流が低減されることがわかる。溝の角部の高電界を、不純物濃度の高いp型補助領域7の高電界によって緩和させ、耐圧の向上を図るとともに、n型ドリフト領域1a上での表面電界を緩和させている。さらに、溝の角部における高電界が緩和されるので、溝内壁の酸化膜へのホットキャリア注入が抑制され、素子の信頼性を向上させることができる利点もある。なお、溝の幅がp型補助領域7の幅以上であり、n型ドリフト領域1aに接する場合であっても同様の効果が得られる。[実施例5]図10は本発明第五の実施例の超接合ショットキーバリアダイオードの主要部の斜視断面図である。この例は実施例4の変形であり、ストライプ状の並列pn層1とストライプ状の溝とが直交している場合であり、溝の下方にp型仕切り領域1bより不純物濃度の高いp型補助領域7が形成されているものである。溝の底面が不純物濃度の高いp型補助領域7で覆われているため、実施例4と同様の効果が得られる。また、ストライプ状の溝とストライプ状の並列pn層1とが直交しているので、溝のピッチと並列pn層のピッチを合わせる必要がなく、製造が容易となる。"