複数のビット線と、複数のワード線と、前記複数のビット線と前記複数のワード線に対応して設けられた複数のメモリセルと、前記複数のメモリセルのいずれかを特定するためのアドレス信号を中継する中継バッファと、前記複数のワード線のうち、前記中継バッファにて中継されたアドレス信号に応じたワード線を選択するトランジスタを複数有するワード線ドライバ回路と、前記複数のビット線のうち、前記中継バッファにて中継されたアドレス信号に応じたビット線を選択するビット線ドライバ回路と、を備え、前記トランジスタでは、該トランジスタが有する2つの拡散層のうち、一方の拡散層が他のトランジスタの拡散層と共有し、前記拡散層を共有している2つのトランジスタにて構成される複数の共有回路が、複数のトランジスタ群に分けられ、前記複数のトランジスタ群のうち、隣り合う前記トランジスタ群の隙間部分に、前記隣り合うトランジスタ群のいずれかのゲート配線が設けられ、前記中継バッファは、前記トランジスタ群のゲート配線と接続される、半導体記憶装置。請求項1に記載の半導体記憶装置において、前記中継バッファは、前記ゲート配線上のスルーホールから引き出された引出し線と接続されており、前記スルーホールは、前記ゲート配線上の位置のうち、前記引出し線が最も短くなる位置に設けられている、半導体記憶装置。請求項1または2に記載の半導体記憶装置において、前記トランジスタ群の各々では、該トランジスタ群内の前記複数の共有回路が、前記共有されている拡散層が隣り合いながら一列に並ぶように設けられている、半導体記憶装置。上述した従来の半導体記憶装置では、中継バッファが、アドレス信号の波形に生じるなまりを改善する能力には限りがあり、アドレス信号線が長くなると、中継バッファを用いてもアドレス信号の波形になまりが生じ、アクセス速度が低下するという問題があることを本願発明者らは明らかにした。図10は、中継バッファのサイズを大きくしたときのアドレス信号の信号特性を示す図である。ここでは、縦軸が、中継バッファの時定数τであり、横軸が、中継バッファを構成するトランジスタのチャネル幅のサイズWである。図10に示したように、中継バッファのサイズWを80よりもさらに大きくしても、中継バッファの時定数は殆ど改善されないことが分かる。したがって、中継バッファのサイズをさらに大きくしても、アドレス信号の波形になまりが生じて半導体記憶装置のアクセス速度が低下する。また、中継バッファのサイズを大きくすると、中継バッファが配置される交差領域の面積が大きくなり、半導体記憶装置全体のサイズが大きくなってしまうという問題も生じる。本発明の半導体記憶装置は、複数のビット線と、複数のワード線と、前記複数のビット線と前記複数のワード線に対応して設けられた複数のメモリセルと、前記複数のメモリセルのいずれかを特定するためのアドレス信号を中継する中継バッファと、前記複数のワード線のうち、前記中継バッファにて中継されたアドレス信号に応じたワード線を選択するトランジスタを複数有するワード線ドライバ回路と、前記複数のビット線のうち、前記中継バッファにて中継されたアドレス信号に応じたビット線を選択するビット線ドライバ回路と、を備え、前記トランジスタでは、該トランジスタが有する2つの拡散層のうち、一方の拡散層が他のトランジスタの拡散層と共有し、前記拡散層を共有している2つのトランジスタにて構成される複数の共有回路が、複数のトランジスタ群に分けられ、前記複数のトランジスタ群のうち、隣り合う前記トランジスタ群の隙間部分に、前記隣り合うトランジスタ群のいずれかのゲート配線が設けられ、前記中継バッファは、前記トランジスタ群のゲート配線と接続される。本発明の半導体記憶装置は、複数のビット線と複数のワード線に対応して設けられた複数のメモリセルと、複数のメモリセルのいずれかを特定するためのアドレス信号を中継する中継バッファと、複数のワード線のうち中継バッファにて中継されたアドレス信号に応じたワード線を選択するトランジスタを複数有するワード線ドライバ回路と、を備え、トランジスタでは、そのトランジスタが有する2つの拡散層のうち、一方の拡散層が他のトランジスタの拡散層と共有し、拡散層を共有している2つのトランジスタにて構成される複数の共有回路が複数のトランジスタ群に分けられ、複数のトランジスタ群のうち、隣り合うトランジスタ群の隙間部分に、隣り合うトランジスタ群のいずれかのゲート配線が設けられ、中継バッファは、前記トランジスタ群のゲート配線と接続される。本発明では、トランジスタ群の各トランジスタの一方の拡散層を共有させて、隣り合うトランジスタ群の間に隙間部分を作り、その隙間部分にトランジスタ群のゲート配線を設ける。よって、ゲート配線からアドレス信号の配線を引き出すための引出し口に関するゲート配線上のレイアウトの自由度が向上するため、アドレス信号の配線の引き出しの長さを小さくすることが可能となる。このため、本発明によれば、アドレス信号の配線に起因する配線容量を低減させ、アクセス速度の高速化を実現することが可能となる。以下、本発明の一実施形態について図面を参照して説明する。図1は、本実施形態における半導体記憶装置に用いられるワード線ドライバ回路のレイアウトを示す図である。半導体記憶装置は、図9に示した半導体記憶装置800に対応する。そのため、半導体記憶装置は、アレイIF部と、複数のメモリアレイ部と、ワード線ドライバ回路と、ビット線ドライバ回路と、交差領域と、を有する。図1には、ワード線ドライバ回路10と交差領域30とが示されている。交差領域30には、複数のメモリセルのいずれかを特定するためのアドレス信号を中継する中継バッファ300が設けられている。中継バッファ300は、図9に示したアレイIF部FLAYからアドレス信号を受け付けると、そのアドレス信号を増幅し、増幅後のアドレス信号を、アドレス信号線31を介してワード線ドライバ回路10に中継する。なお、交差領域30は、図9に示した交差領域XYCROSSに対応する。ワード線ドライバ回路10は、複数のワード線が列方向にそれぞれ接続されている。ワード線のそれぞれには、複数のメモリセルが接続されている。ワード線ドライバ回路10は、図9に示したワード線ドライバ回路XDECに対応する。ワード線ドライバ回路10には、複数のメインワードドライバ回路MWD回路100が列方向にそれぞれ設けられる。MWD回路100は、例えば、8本のワード線と接続され、ワード線のうち中継バッファ300にて中継されたアドレス信号に応じたワード線を選択し、その選択されたワード線を駆動する。また、ビット線ドライバ回路は、複数のビット線のうち、中継バッファ300にて中継されたアドレス信号に応じたビット線を選択する。MWD回路100には、8本のワード線をそれぞれ駆動するための8つの駆動回路と、アドレス信号線から入力されるアドレス信号の配線としてアドレス入力線と、が設けられたアドレス配線領域110が示されている。アドレス入力線は、引出し線と呼ぶこともできる。ここで、アドレス配線領域110に形成される一般的なMWD回路の構成例について説明する。図2は、一般的なMWD回路のレイアウトを示す図である。図2には、駆動回路810~880が列方向にそれぞれ示され、各駆動回路にスルーホール711~718がそれぞれ示されている。駆動回路810~880のそれぞれは、互いに同じレイアウトであるため、ここでは駆動回路810についてのみ説明する。駆動回路810では、8つのトランジスタが行方向にそれぞれ配置されており、トランジスタごとに、拡散層813と、拡散層814と、チャネルを形成するためのゲート電極812と、が示されている。トランジスタのそれぞれは、同じゲート電極812を共有している。また、スルーホール711が、ゲート電極812の右端に設けられている。スルーホール711は、ゲート電極812よりも上層に形成されたアドレス信号線とゲート電極812との間を接続するコンタクトホール引出し口のことである。図3aは、ゲート電極とアドレス信号線とを接続するためのスルーホールについて説明するための図である。図3aには、アドレス信号線31と、アルミ配線32と、タングステン配線33と、ゲート電極34とが示されている。ゲート電極34の上層にはタングステン配線33が形成され、そのタングステン配線33の上層にはアルミ配線32が形成され、さらにアルミ配線32の上層にはアドレス信号線31が形成される。アドレス入力線とは、アドレス信号線31とゲート電極34との間を接続する配線のことである。スルーホールは、第1スルーホールと、第2スルーホールとに分けられる。第1スルーホールは、ゲート電極34に接続されるタングステン配線33とアルミ配線32との間を接続するために設けられる。第2スルーホールは、アルミ配線32とアドレス信号線31との間を接続するために設けられる。例えば、図2に示したスルーホール711は、第1スルーホールに該当する。このため、図2に示したスルーホール711~718のそれぞれは、以下、第1スルーホールと称する。アルミ配線32は、外部装置と接続されることから、抵抗値を低くする必要があり、タングステン配線33よりも膜厚が厚い。配線の膜厚が厚いほど、配線容量が大きくなることから、アルミ配線32の引き回しが長くなるほど、アドレス入力線に付加される配線容量が大きくなる。例えば、アルミ配線32の膜厚が370nmであり、タングステン配線33の膜厚が70nmである場合には、アルミ配線32の方がタングステン配線33に比べて、約5.3倍大きいため、その分だけ配線容量も大きくなる。図4は、図2に示した第1スルーホールとアドレス信号線との位置関係を示す図である。図4では、8本のアドレス信号線31が列方向にそれぞれ配線されている。各アドレス信号線の場所に応じて第2スルーホール721~728がそれぞれ設けられ、アドレス信号線ごとに、第2スルーホールと第1スルーホールとの間にアルミ配線が設けられている。このように、図2に示したMWD回路では、第1スルーホールと第2スルーホールとの間に設けられたアルミ配線が長いため、アドレス入力線の配線容量が大きくなる。次に本実施形態におけるMWD回路100の構成例について説明する。図5は、アドレス配線領域110に形成されるMWD回路100のレイアウトを示す図である。図5に示すように、MWD回路100を構成する複数のトランジスタのそれぞれでは、トランジスタが有する2つの拡散層のうち、一方の拡散層が他のトランジスタの拡散層と共有している。拡散層を共有している2つのトランジスタにて構成される複数の共有回路2111が、複数のトランジスタ群21~24に分けられている。トランジスタ群21には、駆動回路210および220が含まれる。トランジスタ群22には、駆動回路230および240が含まれる。トランジスタ群23には、駆動回路250および260が含まれる。トランジスタ群24には、駆動回路270および280が含まれる。トランジスタ群21~24のそれぞれでは、複数の共有回路が、共有されている拡散層が隣り合いながら一列に並ぶように設けられている。トランジスタ群21~24のそれぞれは、基本的なレイアウトは同じであるため、ここではトランジスタ群21の構成についてのみ説明する。トランジスタ群21には、駆動回路210と、駆動回路220と、ゲート配線211および221とが示されている。駆動回路210では、8つのトランジスタが行方向にそれぞれ設けられ、トランジスタごとに、ゲート電極212と拡散層213と共有拡散層214とが形成される。駆動回路220でも、8つのトランジスタが行方向にそれぞれ設けられ、トランジスタごとに、ゲート電極222と拡散層223と共有拡散層214とが形成される。トランジスタ群21の共有回路ごとに、駆動回路210のトランジスタと、駆動回路220のトランジスタとで、トランジスタの一方の拡散層214を共有する。駆動回路210に形成された8つのトランジスタのそれぞれは、行方向に設けられたゲート電極212を共有する。また、形成領域220に形成された8つのトランジスタのそれぞれは、行方向に設けられたゲート電極222を共有する。このように、本実施形態では、互いに異なる駆動回路のトランジスタ同士で拡散層の一方を共有させ、トランジスタ群21と隣り合う別のトランジスタ群22との間に隙間部分を作り、アドレス配線領域110のレイアウトに関する自由度を向上させる。そして、隙間部分においては、トランジスタ群21および22の両者のゲート配線221および231がそれぞれ設けられる。ゲート配線221は、トランジスタ群21のゲート電極222に接続される。ゲート配線221上には、第1スルーホール311が設けられている。第1スルーホール311には、アドレス入力線の抵抗値を低減するため、実際には2つのスルーホールが設けられる。スルーホール311の場所は、ゲート配線221上の位置のうち、アドレス信号線の位置に応じて設定することが可能である。このため、スルーホール311は、ゲート配線221上において、ゲート配線221からアドレス信号線までのアドレス入力線の長さが最短となる位置に設けられている。図6は、図5に示した第1スルーホールとアドレス信号線との位置関係を示す図である。図6には、8本のアドレス信号線31が図4と同様に列方向にそれぞれ配線されている。また、第1スルーホール311~318と、第2スルーホール321~328とが示されている。図6に示すように、第1スルーホール311~318のそれぞれは、アドレス信号線31の近くに設けられている。例えば、第1スルーホール311は、第2スルーホール323が設けられたアドレス信号線31とほぼ同じ位置に設けられている。このため、各アドレス信号線の第1スルーホールと第2スルーホールとの間に設けられるアルミ配線の長さが、図4の例と比較して短いため、アドレス入力線に付加される配線容量を低減することができる。なお、第1スルーホール318は、ゲート配線211と接続されたタングステン配線上に設けられる。第1スルーホール317も、同様に駆動回路280のゲート配線と接続されたタングステン配線上に設けられる。すなわち、本実施形態による半導体記憶装置は、複数のビット線と、複数のワード線と、複数のビット線と複数のワード線に対応して設けられた複数のメモリセルと、複数のメモリセルのいずれかを特定するためのアドレス信号を中継する中継バッファ300と、複数のワード線のうち、中継バッファ300にて中継されたアドレス信号に応じたワード線を選択するトランジスタを複数有するワード線ドライバ回路10と、複数のビット線のうち、前記中継バッファ300にて中継されたアドレス信号に応じたビット線を選択するビット線ドライバ回路と、を備え、トランジスタでは、トランジスタが有する2つの拡散層のうち、一方の拡散層が他のトランジスタの拡散層と共有し、その拡散層を共有している2つのトランジスタにて構成される複数の共有回路2111が、複数のトランジスタ群21~24に分けられ、複数のトランジスタ群21~24のうち、隣り合うトランジスタ群21および22の隙間部分に、隣り合うトランジスタ群のいずれかのゲート配線221が設けられ、中継バッファ300は、トランジスタ群21のゲート配線221と接続される。図7は、ゲート配線221とアルミ配線710とのそれぞれの配線容量を比較するための図である。ゲート配線221は、酸化膜で絶縁されたゲート電極34に接続されるため、抵抗値が大きくても、トランジスタは正常に動作する。このため、ゲート配線221は、アルミ配線710と比較して膜厚を薄くすることが可能である。例えば、アルミ配線710の膜厚370nmに対し、ゲート配線221の膜厚は100nmにすることが可能である。この場合において、長さ10μmのアルミ配線710が、隣接するアルミ配線32から0.2μmだけ離れた場所に設けられたときには、アルミ配線710の隣接容量C1Hは、下式のとおり、0.74fFとなる。なお、アルミ配線32とアルミ配線710との間にはSiO2二酸化シリコンが設けられており、その誘電率は0.398×1010Fmとする。C1H=0.398×10×0.37/0.2×104≒0.74fFまた、長さ10μmのゲート配線221が、隣接するゲート電極34から0.2μmだけ離れた場所に設けられたときには、ゲート配線221の隣接容量C2Hは、下式のとおり、0.31fFとなる。なお、ゲート電極34とゲート配線221との間にSiN層が設けられており、その誘電率は0.620×1010Fmとする。C2H=0.620×10×0.07/0.2×104≒0.31fFよって、隣接容量C1Hよりも隣接容量C2Hの方が小さいため、ゲート配線221の配線容量は、アルミ配線710よりも小さくなることが分かる。したがって、水平方向に隣接する配線によってアドレス入力線に付加される配線容量は、ゲート配線221の方が小さくなり易い。次に垂直方向に隣接する配線によって付加されるアルミ配線710とゲート配線221のそれぞれの配線容量について図3を参照して説明する。図3では、アドレス信号線31からアルミ配線32までの距離が690nm、アドレス信号線31からSiN層までの距離が3200nm、Sin層の厚さが50nmとする。なお、アドレス信号線31とアルミ配線32とゲート電極34とSiN層以外の部分はSiO2で形成されるものとする。アドレス信号線31に対する、表面積2μm2のアルミ配線32の配線容量C1Vは、下式のとおり、0.12fFとなる。C1V=0.398×2.0/690×10≒0.12fFまた、アドレス信号線31に対する、表面積2μm2のゲート電極34の配線容量C2Vは、下式のとおり、0.02fFとなる。C2V=1/{1/0.398×2.0/3200×101/0.620×2.0/50×10}≒0.02fFよって、配線容量C1Vよりも配線容量C2Vの方が小さいため、アドレス入力線に付加される配線容量は、アルミ配線32よりもゲート電極34の方が小さいことが分かる。したがって、垂直方向に存在するアドレス信号線31によってゲート配線221に付加される配線容量は、アルミ配線710と比較して80程度削減される。水平方向と垂直方向のそれぞれの配線容量を合算すると、アルミ配線710についての合算値は0.86fFとなり、ゲート配線221についての合算値は0.33fFとなる。このため、ゲート配線221の方がアルミ配線710と比較して約60も配線容量が削減される。この結果を半導体記憶装置のアクセス速度に換算すると、アクセス速度を25程度速くすることが可能となる。一方、中継バッファ300のサイズを小さくする場合には、交差領域30の面積を約30削減することが可能となる。本実施形態によれば、複数のビット線と複数のワード線に対応して設けられた複数のメモリセルと、複数のメモリセルのいずれかを特定するためのアドレス信号を中継する中継バッファと、複数のワード線のうち中継バッファにて中継されたアドレス信号に応じたワード線を選択するトランジスタを複数有するワード線ドライバ回路と、を備え、トランジスタでは、そのトランジスタが有する2つの拡散層のうち、一方の拡散層が他のトランジスタの拡散層と共有し、拡散層を共有している2つのトランジスタにて構成される複数の共有回路が複数のトランジスタ群に分けられ、複数のトランジスタ群のうち、隣り合うトランジスタ群の隙間部分に、隣り合うトランジスタ群のいずれかのゲート配線が設けられ、中継バッファは、前記トランジスタ群のゲート配線と接続される。本発明では、トランジスタ群の各トランジスタの一方の拡散層を共有させて、隣り合うトランジスタ群の間に隙間部分を作り、その隙間部分にトランジスタ群のゲート配線を設ける。よって、ゲート配線からアドレス信号の配線を引き出すための引出し口に関するゲート配線上のレイアウトの自由度が向上するため、アドレス信号の配線の引き出しの長さを小さくすることが可能となる。また、各トランジスタの一方の拡散層を共有させて隣り合うトランジスタ群の隙間部分にゲート配線を設けるため、ワード線ドライバ回路が形成される領域の拡大を抑制することができる。このため、アドレス信号の配線に起因する配線容量を低減させ、アクセス速度の高速化を実現することが可能となる。すなわち、本実施形態では、中継バッファ300は、ゲート配線221上のスルーホール311から引き出されたアドレス入力線引出し線と接続され、スルーホール311は、ゲート配線221上の位置のうち、アドレス入力線が短くなる位置に設けられている。よって、ゲート配線上から中継バッファ300へ引き出されるアドレス入力線の引き出しの長さを小さくすることができる。さらに、本実施形態では、トランジスタ群21~24の各々では、トランジスタ群内の複数の共有回路2111が、共有されている拡散層214が隣り合いながら一列に並ぶように設けられている。よって、隣り合うトランジスタ群の隙間部分に設けられるゲート配線を直線的に設けることが可能となり、ゲート配線の長さを最短にすることができる。このため、アドレス信号が供給されるゲート配線に生じる配線容量をさらに低減することができる。図7aは、本実施形態におけるMWD回路の第1の変形例を示すレイアウト図である。図7aでは、2本のゲート電極が行方向に平行に配線され、共有トランジスタが並列にそれぞれ配置される。そしてトランジスタ群の隙間部分に2本のゲート電極と接続されるゲート配線が設けられている。よって、駆動回路の形成領域の幅が制限されている状況でも、トランジスタの拡散層を共有させてトランジスタ群のスペースに隙間を作り、その隙間部分にゲート配線を設けることが可能となる。また、本発明を2つの駆動回路ごとに同じアドレス信号をMWD回路に入力する半導体記憶装置に適用することが可能である。図7bは、本実施形態におけるMWD回路の第2の変形例を示すレイアウト図である。図7bでは、隣り合うドランジスタ群内の駆動回路の隙間部分に設けられるゲート配線が、その駆動回路の両者で共有される。よって、複数の駆動回路に同じアドレス信号を入力する半導体記憶装置では、アドレス入力線の配線容量を抑制しつつ、MWD回路のサイズを小さくすることができる。また、本実施形態では、トランジスタ群の隙間部分にゲート配線を設ける例について説明したが、図3に示したアルミ配線32よりも下層に設けられる配線、例えば、タングステン配線33が、ゲート配線の代わりに用いられてもよい。この場合にも、図2~図4に示したMWD回路に比べて、アドレス入力線の引き回しに伴う配線容量が小さくなるため、アドレス信号の波形のなまりを抑制することができる。以上説明した実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。