基板の上面に形成されたグラフェンの第一層と、前記グラフェンの第一層を使って形成された一つ以上の能動デバイスの第一レベルと、前記一つ以上の能動デバイスの第一レベルの上面に形成された絶縁層と、前記絶縁層の上面に形成されたグラフェンの第二層と、前記グラフェンの第二層を使って形成された一つ以上の能動デバイスの第二レベルと、を含む三次元3D集積回路IC構造体であって、前記一つ以上の能動デバイスの第二レベルは、前記一つ以上の能動デバイスの第一レベルと電気的に相互接続される、前記構造体。前記グラフェンの第一および第二層は、単分子層を含む、請求項1に記載の構造体。前記第一および第二レベルの前記一つ以上の能動デバイスは、前記関連するグラフェン層に対しトップゲート方位の関係を有する電界効果トランジスタを含む、請求項1に記載の構造体。前記グラフェン層上方のトップ方位のゲート電極に隣接し、前記グラフェン層上に配置された、複数のソースおよびドレインコンタクトをさらに含む、請求項3に記載の構造体。前記第一および第二レベルの前記一つ以上の能動デバイスは、前記関連するグラフェン層に対しボトムゲート方位の関係を有する電界効果トランジスタを含む、請求項1に記載の構造体。前記グラフェン層下方のボトム方位のゲート電極の上側に、前記グラフェン層上に配置された、複数のソースおよびドレインコンタクトをさらに含む、請求項5に記載の構造体。前記第一レベルの前記一つ以上の能動デバイスは、前記第二レベルの前記一つ以上の能動デバイスとは異なる機能を有する、請求項1に記載の構造体。三次元3D集積回路IC構造体を形成する方法であって、前記方法は、基板上面にグラフェンの第一層を形成することと、前記グラフェンの第一層を使って一つ以上の能動デバイスの第一レベルを形成することと、前記一つ以上の能動デバイスの第一レベルの上面に絶縁層を形成することと、前記絶縁層の上面にグラフェンの第二層を形成することと、前記グラフェンの第二層を使って一つ以上の能動デバイスの第二レベルを形成することと、を含み、前記一つ以上の能動デバイスの第二レベルは、前記一つ以上の能動デバイスの第一レベルと電気的に相互接続される、前記方法。前記グラフェンの第一および第二層は、単分子層を含む、請求項8に記載の方法。前記第一および第二レベルの前記一つ以上の能動デバイスは、前記関連するグラフェン層に対しトップゲート方位の関係を有する電界効果トランジスタを含む、請求項8に記載の方法。前記グラフェン層上方のトップ方位のゲート電極に隣接し、前記グラフェン層上に配置された複数のソースおよびドレインコンタクトを形成することをさらに含む、請求項10に記載の方法。所望の活性レイアウト領域に応じて前記関連するグラフェン層をパターン取りすることと、前記パターン取りされたグラフェン層の上面にゲート誘電体層およびゲート電極層を形成することと、所望のゲートパターンに応じて前記ゲート誘電体層およびゲート電極層の部分を除去することと、によって前記トップゲート方位電界効果トランジスタを形成することをさらに含む、請求項10に記載の方法。前記第一および第二レベルの前記一つ以上の能動デバイスは、前記関連するグラフェン層に対しボトムゲート方位の関係を有する電界効果トランジスタを含む、請求項8に記載の方法。前記グラフェン層下方のボトム方位のゲート電極の上側に、前記グラフェン層上に配置された複数のソースおよびドレインコンタクトを形成することをさらに含む、請求項13に記載の方法。所望のゲートパターンに応じて、関連する絶縁層中に開口部を形成することと、前記関連する絶縁層中の前記開口部にゲート電極材料を充填し、前記ゲート電極材料を平坦化して個々のゲート電極を形成することと、前記個々のゲート電極上面にゲート誘電体層を形成することと、前記ゲート誘電体層上面に前記関連するグラフェン層を形成することと、所望の活性レイアウト領域に応じて、前記関連するグラフェン層および前記ゲート誘電体層をパターン取りすることと、によって前記ボトムゲート方位電界効果トランジスタを形成することをさらに含む、請求項13に記載の方法。前記第一レベルの前記一つ以上の能動デバイスは、前記第二レベルの前記一つ以上の能動デバイスとは異なる機能を有する、請求項8に記載の方法。前記第一および第二グラフェン層を形成することは、乾燥熱剥離テープ処理を含む、請求項8に記載の方法。複数の基板、その整合、シンニング、貼り合わせ、またはTSV技法を避けるために、3DICは一体的に形成することが望ましい。すなわち、電子コンポーネントおよびそれらの接続配線を単一の半導体ウエハの層群中に形成し、然る後3DICにダイシングするのである。残念ながら、この方法の既存の適用は現在のところ限定されている、というのは、半導体層に従来式のトランジスタを生成すること例、ドーパント注入および活性化アニーリングは、どの既存の配線にも十分な処理温度を必要とするからである。ある例示的な実施形態において、三次元3D集積回路IC:integratedcircuit構造体は、基板の上面に形成されたグラフェンの第一層と、グラフェンの第一層を使って形成された一つ以上の能動デバイスの第一レベルと、一つ以上の能動デバイスの第一レベルの上面に形成された絶縁層と、絶縁層の上面に形成されたグラフェンの第二層と、グラフェンの第二層を使って形成された一つ以上の能動デバイスの第二レベルとを含み、一つ以上の能動デバイスの第二レベルは一つ以上の能動デバイスの第一レベルと電気的に相互接続される。別の実施形態において、三次元3D集積回路構造体を形成する方法は、基板の上面にグラフェンの第一層を形成することと、グラフェンの第一層を使って一つ以上の能動デバイスの第一レベルを形成することと、一つ以上の能動デバイスの第一レベルの上面に絶縁層を形成することと、絶縁層の上面にグラフェンの第二層を形成することと、グラフェンの第二層を使って一つ以上の能動デバイスの第二レベルを形成することとを含み、一つ以上の能動デバイスの第二レベルは一つ以上の能動デバイスの第一レベルと電気的に相互接続される。例示的な図面を参照すると、いくつかの図面において、類似のエレメントは同様の番号が付されている。図1a~図3bは、前述による、グラフェンベースの三次元3D集積回路を形成する例示的な方法を示す一連の断面図である。図1aから始まり、開始基板102例、シリコンは、その上に絶縁層例、SiO2などの酸化物104が形成されている。図1bにおいて、ブランケットのグラフェン層106が絶縁層104の上に転写される。このグラフェン膜の転写は、例えば、乾燥熱剥離テープ処理によるなど、当該技術分野で既知の任意の適切な仕方で行うことができる。一つの例示的な実施形態において、グラフェン層106は、グラフェンの単分子層である。特筆すると、グラフェンがこのような仕方でかかる基板表面に堆積されるので、これは3D集積に特に適した材料である。図1cに示されるように、グラフェン層106は、適切なリソグラフィ技法例えば、ハードマスクもしくはフォトレジストまたはその両方による、層形成、現像、およびエッチングを介してパターン取りされ、グラフェンベースデバイスの所望の活性領域が形成される。続いて、トランジスタデバイスの第一レベルの形成が行われる。図2aに示されるように、グラフェン活性領域106は、例えばゲート誘電体層108およびゲート電極層110など、トランジスタゲートスタック材料で覆われる。ある例示的な実施形態において、ゲート誘電体層108は、ハフニウム、ケイ酸ハフニウム、酸化ジルコニウム、ケイ酸ジルコニウム、窒化誘電体、およびこれらの組み合わせなど、high-k材料とすることができる。ゲート電極層110には、ポリシリコン、金属、またはこれらの組み合わせを含めることができる。ここで図2bを参照すると、ゲート誘電体層およびゲート電極層108、110は、次いで、パターン取りされ、パターン取りされたグラフェン活性領域106上に、ゲート電極112およびゲート誘電体層114を含む、トランジスタデバイス例えば、電界効果トランジスタまたはFETが画定される。なお、図に描かれたパターン取りオペレーションは実際には単なる例示的なものであって、このオペレーションには、例えば、トランジスタデバイスの型および極性如何により、異なったゲートスタック要求条件に応じ、複数のパターン取り法およびRIE処理を用いることができる。しかして、示されたこの例示的な実施形態において、記号表示GNはn型デバイス例、NFETに対するトランジスタゲートを表し、記号表示GPはp型デバイス例、PFETに対するトランジスタゲートを表す。ゲートスタックのパターン取りに続いて、図2cには、ソース/ドレインコンタクト116および導電パッド構造体118の形成が示されている。ソースおよびドレインコンタクトの形成は、例えば、ソース/ドレインコンタクト材料の堆積およびパターン取りを含む。ソース/ドレインコンタクトの材料は、例えば、チタンTi、パラジウムPd、アルミニウムAl、タングステンWなどの金属材料またはこれらの合金とすることができる。堆積方法は、例えば、スパッタリング、および原子層堆積法ALD:atomiclayerdepositionなどとすることができ、またはこれらを含めることができる。グラフェン回路デバイスの第一層が完成したならば、図3aに示されるように、これらデバイスの上面に絶縁層120例、酸化物が形成される。次いで、所与の3DIC構造に応じて、グラフェンベース能動デバイスの一つ以上の追加のレベルに対して垂直方向の電気的接続を設けるために、絶縁層120中にビア122がエッチング形成される。図3bには、グラフェンベース能動デバイスの上部層126に接続されたグラフェンベース能動デバイスの下部レベル124が示されている。上部レベル126の形成は、下部レベル124の形成と同様で、最初にグラフェン層例、単分子層が完成した下部レベル124の上に堆積/転写され、次いで、所望のグラフェンの活性領域のパターン取り、ゲートスタック材料の形成およびパターン取り、ソース/ドレインコンタクトおよび導電パッドの形成およびパターン取り、および上部レベルのデバイスの上面における絶縁層の形成へと続く。この例示的実施形態にはグラフェンベース能動デバイスレベルの対が描かれているが、上記の処理を所望なだけ繰り返してさらなる追加のグラフェンベース能動デバイスのレベルを形成できることはよく理解されよう。一つの企図された実施形態において、グラフェンの各レベルには、相異なる機能例えば、ロジック、アナログ、メモリなどを持たせることができる。図1a~図3bの処理フローシーケンスで示された、例示的な3DICデバイスの実施形態は、トップゲート方位の例であり、ゲート電極および誘電体は活性グラフェンソース/ドレイン領域の上側に配置される。しかしながら、能動グラフェンデバイスは、図4a~図7bの処理フローシーケンスに図示されるように、ボトム方位を使って形成することもできる。図4aから始まり、開始基板202例、シリコンは、図1aのトップゲート方位処理と同様に、その上に絶縁層例えば、SiO2などの酸化物204が形成されている。工程のこの点で、グラフェン層を絶縁層204に転写するのではなく、代わりに、図4bに示されるように、絶縁層204に、下部レベルのグラフェンベースデバイスのゲートの位置に対応するビア206がパターン取りをされる。次いで、図4cに示されるように、ゲート電極層208が、デバイス上面にビアを充填して形成される。ゲート電極層208が平坦化されたならば、図5aに示されるように、個々のゲート電極210が画定される。次いで、図5bに示されるように、ゲート誘電体層212が、絶縁層204およびゲート電極210の上面に形成される。第一実施形態と同様に、ゲート誘電体層212は、high-kゲート誘電体層とすることができる。ここで図5cを参照すると、ゲート誘電体層212の上にグラフェン層214が形成される。前述と同様に、グラフェン膜の転写は、例えば、乾燥熱剥離テープ法によるなど、当該技術分野で既知の任意の適した仕方で行うことができる。一つの例示的な実施形態において、グラフェン層214はグラフェンの単分子層である。また、図5cに示されるように、ゲート電極は、例示的なn型およびp型FET/デバイスを表すためのGNおよびGPの記号表示で標識されている。図6aで、グラフェン層は、所望の活性領域に従い、ボトム方位ゲート電極の位置に応じてパターン取りされる。ブランケットのゲート誘電体層212は、この時点では未処理のままである。次いで図6bに示されるように、グラフェンベースFETデバイスに対するソース/ドレインコンタクト216が形成され、続いて、ゲート誘電体層パターン取りが行われ、図6cに示されるように導電パッド218が形成される。このように作製されて、グラフェンベース能動デバイスの第一または下部層が完成され、続いて、図7aに示されるように、デバイスの上面に絶縁層220例、酸化物が形成される。次いで、所与の3DIC構造に応じ、グラフェンベース能動デバイスの一つ以上の追加レベルに対して垂直方向の電気的接続を設けるために、絶縁層220中にビア222がエッチング形成される。最後に、図7bに、グラフェンベース能動デバイスの第一レベルに接続されたグラフェンベース能動デバイスの第二レベル224が示されている。ここでは、第二レベル224のFETデバイスもボトム方位のゲートである。但し、デバイスの同一レベルまたは異なったレベルにおいて、グラフェンベースの3DIC構造体に、トップ方位およびボトム方位両方のゲートを持たせる可能性もさらに企図される。好適な実施形態または諸実施形態を参照しながら本発明を説明してきたが、当業者は、本発明の範囲から逸脱することなく、これらのエレメントに種々の変更を加え、等価物で代替できることを理解していよう。さらに、特定の状況または材料に適合させるため、本発明の基本的範囲から逸脱することなくその教示に多くの修改を加えることが可能である。従って、本発明は、本発明を実施するために考えられる最善のモードとして開示された特定の実施形態に限定されることなく、添付の請求項の範囲内に網羅される全ての実施形態を含むものと意図されている。