下地材の上に第1の膜と第2の膜を積層する工程と、前記第2の膜の上にレジスト膜を形成し、前記レジスト膜をパターニングして複数の第1の領域に第1のパターンを形成し、隣接する前記第1の領域の間の第2の領域に第1のマスクパターンを形成する工程と、前記第1のパターンの幅寸法および前記第1のマスクパターンの幅寸法を細くする工程と、前記第1のパターンおよび前記第1のマスクパターンをマスクとして前記第2の膜をエッチングし、前記第1のパターンおよび前記第1のマスクパターンが転写された第2のパターンおよび第2のマスクパターンを形成する工程と、前記第2のパターンおよび第2のマスクパターンを覆うと共に前記第1の膜の上に第3の膜を形成する工程と、前記第3の膜をエッチバック処理することにより、前記第2のパターンおよび前記第2のマスクパターンの上面を露出させ、前記第2のパターンおよび前記第2のマスクパターンの側壁に第1の側壁ラインパターンおよび第1の側壁マスクパターンをそれぞれ形成する工程と、前記第2のマスクパターンおよび前記第1の側壁マスクパターンを覆うようにレジスト膜からなる第3のマスクパターンを形成する工程と、前記第3のマスクパターンをマスクとし、前記第2のパターンを前記第1の側壁ラインパターンに対して選択的にエッチングして除去した後、前記第3のマスクパターンを除去する工程と、前記第1の側壁ラインパターン、前記第1の側壁マスクパターンおよび前記第2のマスクパターンをマスクとして前記第1の膜をエッチングし、前記第1の側壁ラインパターン、前記第1の側壁マスクパターンおよび前記第2のマスクパターンが転写された第2の側壁ラインパターンおよび第4のマスクパターンを形成する工程と、前記第2の側壁ラインパターンおよび前記第4のマスクパターンを覆うと共に、前記下地材の上に第4の膜を形成する工程と、前記第4の膜をエッチバック処理することにより、前記第2の側壁ラインパターンおよび前記第4のマスクパターンの上面を露出させ、前記第2の側壁ラインパターンおよび前記第4のマスクパターンの側壁に第3の側壁ラインパターンおよび第2の側壁マスクパターンをそれぞれ形成する工程と、前記第2の側壁ラインパターンおよび前記第4のマスクパターンを、前記第3の側壁ラインパターンおよび前記第2の側壁マスクパターンに対して選択的にエッチングして除去する工程と、前記第3の側壁ラインパターンおよび前記第2の側壁マスクパターンをマスクとして前記下地材をパターニングする工程とを備えてなる半導体装置の製造方法。下地材の上に第5の膜と第6の膜と第7の膜を積層する工程と、前記第7の膜の上にレジスト膜を形成し、前記レジスト膜をパターニングして複数の第1の領域に第1のパターンを形成し、隣接する前記第1の領域の間の第2の領域に第1のマスクパターンを形成する工程と、前記第1のパターンの幅寸法および前記第1のマスクパターンの幅寸法を細くする工程と、前記第1のパターンおよび前記第1のマスクパターンをマスクとして前記第7の膜をエッチングし、前記第1のパターンおよび前記第1のマスクパターンが転写された第2のパターンおよび第2のマスクパターンをそれぞれ形成する工程と、前記第2のパターンおよび第2のマスクパターンを覆うと共に前記第6の膜の上に第8の膜を形成する工程と、前記第8の膜をエッチバック処理することにより、前記第2のパターンおよび前記第2のマスクパターンの上面を露出させ、前記第2のパターンおよび前記第2のマスクパターンの側壁に第1の側壁ラインパターンおよび第1の側壁マスクパターンをそれぞれ形成する工程と、前記第2のマスクパターンおよび前記第1の側壁マスクパターンを覆うようにレジスト膜からなる第3のマスクパターンを形成する工程と、前記第3のマスクパターンをマスクとし、前記第2のパターンを第1の側壁ラインパターンに対して選択的にエッチングして除去した後、前記第3のマスクパターンを除去する工程と、前記第1の側壁ラインパターン、前記第1の側壁マスクパターンおよび前記第2のマスクパターンをマスクとして前記第5の膜をエッチングし、前記側壁ラインパターン、前記側壁マスクパターンおよび前記第2のマスクパターンが転写された第2の側壁ラインパターンおよび第4のマスクパターンを形成する工程と、前記第2の側壁ラインパターンおよび前記第4のマスクパターンを覆うと共に、前記下地材の上に第9の膜を形成する工程と、前記第9の膜をエッチバック処理することにより、前記第2の側壁ラインパターンおよび前記第4のマスクパターンの上面を露出させ、前記第2の側壁ラインパターンおよび前記第4のマスクパターンの側壁に第3の側壁ラインパターンおよび第3の側壁マスクパターンをそれぞれ形成する工程と、前記第2の側壁ラインパターンおよび前記第4のマスクパターンを、前記第3の側壁ラインパターンおよび前記第3の側壁マスクパターンに対して選択的にエッチングして除去する工程と、前記第3の側壁ラインパターン、前記第3の側壁マスクパターンおよび前記第5の膜をマスクとして前記下地材をパターニングする工程とを備えてなる半導体装置の製造方法。下地材の上に第5の膜と第6の膜と第7の膜を積層する工程と、前記第7の膜の上にレジスト膜を形成し、前記レジスト膜をパターニングして複数の第1の領域に第1のパターンを形成する工程と、前記第1のパターンの幅寸法を細くする工程と、前記第1のパターンをマスクとして前記第7の膜をエッチングし、前記第1のパターンが転写された第2のパターンを形成する工程と、前記第2のパターンを覆うと共に前記第6の膜の上に第8の膜を形成する工程と、前記第8の膜をエッチバック処理することにより、前記第2のパターンの上面を露出させ、前記第2のパターンの側壁に第1の側壁ラインパターンを形成する工程と、前記第2のパターンを第1の側壁ラインパターンに対して選択的にエッチングして除去する工程と、前記第1の側壁ラインパターンをマスクとして前記第5の膜をエッチングし、前記側壁ラインパターンが転写された第2の側壁ラインパターンを形成する工程と、前記第2の側壁ラインパターンを覆うと共に、前記下地材の上に第9の膜を形成する工程と、前記第9の膜をエッチバック処理することにより、前記第2の側壁ラインパターンの上面を露出させ、前記第2の側壁ラインパターンの側壁に第3の側壁ラインパターンを形成する工程と、前記第2の側壁ラインパターンを、前記第3の側壁ラインパターンに対して選択的にエッチングして除去する工程と、隣接する前記第1の領域の間の第2の領域に、前記第3の側壁ラインパターンの中の前記第2の領域に最も近い側の端部に配設された第3の側壁ラインパターンの上面および第2の領域に近い側の側面を覆うように第5のマスクパターンを形成する工程と、前記第3の側壁ラインパターン、前記第5のマスクパターンおよび前記第5の膜をマスクとして前記下地材をパターニングする工程とを備えてなる半導体装置の製造方法。前記第1の膜はシリコン窒化膜であると共に、前記第2の膜はシリコン酸化膜であることを特徴とする請求項1記載の半導体装置の製造方法。前記第1の膜はシリコン窒化膜であると共に、前記第2の膜は多結晶シリコン膜であり、更に、前記第3の膜はシリコン酸化膜であることを特徴とする請求項2または3記載の半導体装置の製造方法。そこで、露光パターンのピッチの1/4のピッチのパターンを形成する方法でありながら、形成されたパターンの本数が4の倍数以外の数にすることができる半導体装置の製造方法を提供する。本実施形態の半導体装置の製造方法は、下地材の上に第1の膜と第2の膜を積層する工程と、前記第2の膜の上にレジスト膜を形成し、前記レジスト膜をパターニングして複数の第1の領域に第1のパターンを形成し、隣接する前記第1の領域の間の第2の領域に第1のマスクパターンを形成する工程と、前記第1のパターンの幅寸法および前記第1のマスクパターンの幅寸法を細くする工程とを備える。そして、前記第1のパターンおよび前記第1のマスクパターンをマスクとして前記第2の膜をエッチングし、前記第1のパターンおよび前記第1のマスクパターンが転写された第2のパターンおよび第2のマスクパターンを形成する工程と、前記第2のパターンおよび第2のマスクパターンを覆うと共に前記第1の膜の上に第3の膜を形成する工程とを備える。さらに、前記第3の膜をエッチバック処理することにより、前記第2のパターンおよび前記第2のマスクパターンの上面を露出させ、前記第2のパターンおよび前記第2のマスクパターンの側壁に第1の側壁ラインパターンおよび第1の側壁マスクパターンをそれぞれ形成する工程と、前記第2のマスクパターンおよび前記第1の側壁マスクパターンを覆うようにレジスト膜からなる第3のマスクパターンを形成する工程とを備える。また、前記第3のマスクパターンをマスクとし、前記第2のパターンを前記第1の側壁ラインパターンに対して選択的にエッチングして除去した後、前記第3のマスクパターンを除去する工程と、前記第1の側壁ラインパターン、前記第1の側壁マスクパターンおよび前記第2のマスクパターンをマスクとして前記第1の膜をエッチングし、前記第1の側壁ラインパターン、前記第1の側壁マスクパターンおよび前記第2のマスクパターンが転写された第2の側壁ラインパターンおよび第4のマスクパターンを形成する工程とを備える。そして、前記第2の側壁ラインパターンおよび前記第4のマスクパターンを覆うと共に、前記下地材の上に第4の膜を形成する工程と、前記第4の膜をエッチバック処理することにより、前記第2の側壁ラインパターンおよび前記第4のマスクパターンの上面を露出させ、前記第2の側壁ラインパターンおよび前記第4のマスクパターンの側壁に第3の側壁ラインパターンおよび第2の側壁マスクパターンをそれぞれ形成する工程とを備える。さらに、前記第2の側壁ラインパターンおよび前記第4のマスクパターンを、前記第3の側壁ラインパターンおよび前記第2の側壁マスクパターンに対して選択的にエッチングして除去する工程と、前記第3の側壁ラインパターンおよび前記第2の側壁マスクパターンをマスクとして前記下地材をパターニングする工程とを備えてなるところに特徴を有する。本実施形態の他の半導体装置の製造方法は、下地材の上に第5の膜と第6の膜と第7の膜を積層する工程と、前記第7の膜の上にレジスト膜を形成し、前記レジスト膜をパターニングして複数の第1の領域に第1のパターンを形成し、隣接する前記第1の領域の間の第2の領域に第1のマスクパターンを形成する工程と、前記第1のパターンの幅寸法および前記第1のマスクパターンの幅寸法を細くする工程とを備える。そして、前記第1のパターンおよび前記第1のマスクパターンをマスクとして前記第7の膜をエッチングし、前記第1のパターンおよび前記第1のマスクパターンが転写された第2のパターンおよび第2のマスクパターンをそれぞれ形成する工程と、前記第2のパターンおよび第2のマスクパターンを覆うと共に前記第6の膜の上に第8の膜を形成する工程とを備える。さらに、前記第8の膜をエッチバック処理することにより、前記第2のパターンおよび前記第2のマスクパターンの上面を露出させ、前記第2のパターンおよび前記第2のマスクパターンの側壁に第1の側壁ラインパターンおよび第1の側壁マスクパターンをそれぞれ形成する工程と、前記第2のマスクパターンおよび前記第1の側壁マスクパターンを覆うようにレジスト膜からなる第3のマスクパターンを形成する工程とを備える。また、前記第3のマスクパターンをマスクとし、前記第2のパターンを第1の側壁ラインパターンに対して選択的にエッチングして除去した後、前記第3のマスクパターンを除去する工程と、前記第1の側壁ラインパターン、前記第1の側壁マスクパターンおよび前記第2のマスクパターンをマスクとして前記第5の膜をエッチングし、前記側壁ラインパターン、前記側壁マスクパターンおよび前記第2のマスクパターンが転写された第2の側壁ラインパターンおよび第4のマスクパターンを形成する工程とを備える。そして、前記第2の側壁ラインパターンおよび前記第4のマスクパターンを覆うと共に、前記下地材の上に第9の膜を形成する工程と、前記第9の膜をエッチバック処理することにより、前記第2の側壁ラインパターンおよび前記第4のマスクパターンの上面を露出させ、前記第2の側壁ラインパターンおよび前記第4のマスクパターンの側壁に第3の側壁ラインパターンおよび第3の側壁マスクパターンをそれぞれ形成する工程とを備える。さらに、前記第2の側壁ラインパターンおよび前記第4のマスクパターンを、前記第3の側壁ラインパターンおよび前記第3の側壁マスクパターンに対して選択的にエッチングして除去する工程と、前記第3の側壁ラインパターン、前記第3の側壁マスクパターンおよび前記第5の膜をマスクとして前記下地材をパターニングする工程とを備えてなる。本実施形態の他の半導体装置の製造方法は、下地材の上に第5の膜と第6の膜と第7の膜を積層する工程と、前記第7の膜の上にレジスト膜を形成し、前記レジスト膜をパターニングして複数の第1の領域に第1のパターンを形成する工程と、前記第1のパターンの幅寸法を細くする工程と、前記第1のパターンをマスクとして前記第7の膜をエッチングし、前記第1のパターンが転写された第2のパターンを形成する工程とを備える。そして、前記第2のパターンを覆うと共に前記第6の膜の上に第8の膜を形成する工程と、前記第8の膜をエッチバック処理することにより、前記第2のパターンの上面を露出させ、前記第2のパターンの側壁に第1の側壁ラインパターンを形成する工程と、前記第2のパターンを第1の側壁ラインパターンに対して選択的にエッチングして除去する工程とを備える。さらに、前記第1の側壁ラインパターンをマスクとして前記第5の膜をエッチングし、前記側壁ラインパターンが転写された第2の側壁ラインパターンを形成する工程と、前記第2の側壁ラインパターンを覆うと共に、前記下地材の上に第9の膜を形成する工程と、前記第9の膜をエッチバック処理することにより、前記第2の側壁ラインパターンの上面を露出させ、前記第2の側壁ラインパターンの側壁に第3の側壁ラインパターンを形成する工程とを備える。また、前記第2の側壁ラインパターンを、前記第3の側壁ラインパターンに対して選択的にエッチングして除去する工程と、隣接する前記第1の領域の間の第2の領域に、前記第3の側壁ラインパターンの中の前記第2の領域に最も近い側の端部に配設された第3の側壁ラインパターンの上面および第2の領域に近い側の側面を覆うように第5のマスクパターンを形成する工程と、前記第3の側壁ラインパターン、前記第5のマスクパターンおよび前記第5の膜をマスクとして前記下地材をパターニングする工程とを備える。以下、複数の実施形態について、図面を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。第1実施形態まず、図1は、第1実施形態のNAND型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。この図1に示すように、NAND型フラッシュメモリ装置のメモリセルアレイは、2個の選択ゲートトランジスタTrs1、Trs2と、当該選択ゲートトランジスタTrs1、Trs2間に対して直列接続された複数個例えば34個のメモリセルトランジスタTrmとからなるNANDセルユニットSUが行列状に形成されることにより構成されている。NANDセルユニットSU内において、複数個のメモリセルトランジスタTrmは隣接するもの同士でソース/ドレイン領域を共用して形成されている。図1中X方向ワード線方向、ゲート幅方向に相当に配列されたメモリセルトランジスタTrmは、ワード線WLにより共通接続されている。また、図1中X方向に配列された選択ゲートトランジスタTrs1は選択ゲート線SGL1で共通接続され、選択ゲートトランジスタTrs2は選択ゲート線SGL2で共通接続されている。選択ゲートトランジスタTrs1のドレイン領域にはビット線コンタクトCBが接続されている。このビット線コンタクトCBは、図1中X方向に直交するY方向ゲート長方向、ビット線方向に相当に延びるビット線BLに接続されている。また、選択ゲートトランジスタTrs2はソース領域を介して図1中X方向に延びるソース線SLに接続されている。図2はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板1に、図2中Y方向に沿って延びる素子分離領域としてのSTIshallowtrenchisolation2が図2中X方向に所定間隔で複数本形成されている。これによって、図2中Y方向に沿って延びる活性領域3が図2中X方向に分離形成されている。メモリセルトランジスタのワード線WLは、活性領域3と直交する方向図2中X方向に沿って延びるように形成されると共に、図2中Y方向に所定間隔で複数本形成されている。また、一対の選択ゲートトランジスタの選択ゲート線SGL1が図2中X方向に沿って延びるように形成されている。一対の選択ゲート線SGL1間の活性領域3にはビット線コンタクトCBがそれぞれ形成されている。ワード線WLと交差する活性領域3上にはメモリセルトランジスタのゲート電極MGが、選択ゲート線SGL1と交差する活性領域3上には選択ゲートトランジスタのゲート電極SGが形成されている。次に、本実施形態のメモリセル領域におけるゲート電極構造について、図3を参照しながら説明する。図3aは、図2の3A-3A線ビット線方向、Y方向に沿う断面を模式的に示す図であり、図3bは、図2の3B-3B線ワード線方向、X方向に沿う断面を模式的に示す図である。図3a、bに示すように、p型のシリコン基板1の上部には、素子分離溝4がX方向に離間して複数形成されている。これら素子分離溝4は、活性領域3を図2中のX方向に分離している。素子分離溝4内には、素子分離絶縁膜5が形成されており、素子分離領域STI2を構成している。メモリセルトランジスタTrmは、シリコン基板1に形成されたn型の拡散層6と、シリコン基板1上に形成されたゲート絶縁膜7と、ゲート絶縁膜7上に設けられたゲート電極MGとを含んで構成される。ゲート電極MGは、電荷蓄積層となる浮遊ゲート電極FGと、浮遊ゲート電極FG上に形成された電極間絶縁膜9と、電極間絶縁膜9上に形成された制御ゲート電極CGとを有する。拡散層6は、シリコン基板1の表層におけるメモリセルトランジスタのゲート電極MGの両脇に位置して形成されており、メモリセルトランジスタのソース/ドレイン領域を構成している。ゲート絶縁膜7は、シリコン基板1活性領域3上に形成されている。ゲート絶縁膜7としては、例えばシリコン酸窒化膜を用いている。浮遊ゲート電極FGとしては、例えばリン等の不純物がドープされた多結晶シリコン層導電層8を用いている。電極間絶縁膜9は、素子分離絶縁膜5の上面、浮遊ゲート電極FGの上部側面、および、浮遊ゲート電極FGの上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間の絶縁膜として機能する。電極間絶縁膜9としては、例えばシリコン酸化膜/シリコン窒化膜/シリコン酸化膜の積層構造それぞれの膜厚が、例えばいずれも3nmから10nmであるの膜、即ち、いわゆるONO膜を用いている。制御ゲート電極CGは、メモリセルトランジスタのワード線WLとして機能する導電層10で構成される。導電層10は、例えばリン等の不純物がドープされた多結晶シリコン層と、この多結晶シリコン層の直上に形成されたタングステンW、コバルトCo、ニッケルNiなどの何れかの金属によってシリサイド化されたシリサイド層との積層構造を有する。尚、導電層10をすべてシリサイド層即ち、シリサイド層単体で構成しても良い。また、図3aに示すように、メモリセルトランジスタのゲート電極MGは、Y方向に並設されており、互いに電気的に分離されている。ゲート電極MG間にはメモリセル間絶縁膜11が形成されている。このメモリセル間絶縁膜11としては、例えばTEOStetraethylorthosilicateを用いたシリコン酸化膜または低誘電率絶縁膜を用いている。メモリセル間絶縁膜11の上面、制御ゲート電極CGの側面および上面上には、例えばシリコン窒化膜からなるライナー絶縁膜12が形成されている。このライナー絶縁膜12上には、例えばシリコン酸化膜からなる層間絶縁膜13が形成されている。ライナー絶縁膜12は、シリコン酸化膜からなる層間絶縁膜13の形成時に酸化剤が制御ゲート電極CGへ到達することを防ぎ、特にシリサイド層10bの酸化によるワード線WLの高抵抗化を防ぐ機能を有する。また、制御ゲート電極CG間はライナー絶縁膜12を完全に埋め込む構造となっていないことから、寄生容量の増大による配線遅延の影響を低減することが可能である。さて、上記した構成のNAND型フラッシュメモリ装置を製造する際において、本実施形態による製造方法を適用する加工工程について説明する。1つ目の適用対象の加工工程は、NAND型フラッシュメモリ装置のワード線WLとなるゲート電極MGを分離加工する工程である。2つ目の適用対象の加工工程は、NAND型フラッシュメモリ装置の素子分離用の溝4を形成する工程である。次に、上記1つ目の適用対象の加工工程、即ち、ゲート電極MGを分離する工程について、図4~図19を参照して説明する。尚、図4a~図19aは、図3aに対応する構造の断面であって、ワード線WLおよびその両側の選択ゲート線SGLを含む構造の断面の製造段階を模式的に示す。図4b~図19bは、上記構造の上面の製造段階を模式的に示す。まず、加工前の状態を示す図4において、シリコン基板1の上面にはゲート絶縁膜7が形成され、その上面にゲート電極MGを構成する膜が積層形成されている。ゲート電極MGを構成する膜は、下から多結晶シリコン膜8、電極間絶縁膜9および多結晶シリコン膜10である。この場合、ゲート電極MGを構成する膜8~10が被加工物、即ち、下地材とされる。尚、電極間絶縁膜9における選択ゲート線SGLを形成する部分には、貫通孔が形成されており、この貫通孔を通して上下の多結晶シリコン膜8、9が導通している。次いで、図5に示すように、多結晶シリコン膜10上にマスク膜としてシリコン窒化膜第1の膜15を形成し、更に、このシリコン窒化膜15上にマスク膜としてシリコン酸化膜第2の膜16を形成する。続いて、図6に示すように、複数のワード線形成領域第1の領域17にラインアンドスペースパターンを形成するために、通常のフォトリソグラフィを用いて、シリコン酸化膜16上に複数のフォトレジストパターン第1のパターン18を形成する。これらのフォトレジストパターン18は、ビット線方向図6中左右方向に第1のピッチP1で配置されており、第1のピッチP1のラインアンドスペースパターンを構成している。そして、上記フォトレジストパターン18の形成と同時に、選択ゲート線形成領域第2の領域19を覆う形で、通常のフォトリソグラフィを用いて、シリコン酸化膜16上に複数のフォトレジストパターン第1のマスクパターン20を形成する。尚、ワード線形成領域17に形成されるフォトレジストパターン18のラインの本数は、ワード線形成領域17に最終的に形成されるシュリンクパターンA図14a参照のラインの本数34から2を引いた数値32を4で割った数値8に設定されている。そして、フォトレジストパターン18のラインスペースの幅寸法Wの1/4の幅寸法dのラインスペースからなるラインアンドスペースパターンのシュリンクパターンAが、最終的に形成される。尚、フォトレジストパターン18とフォトレジストパターン20との間の距離は、フォトレジストパターン18のラインスペースの幅寸法Wと同じ寸法に設定されている。なお、幅寸法とは、図6のWの方向の寸法とする。次に、図7に示すように、通常のスリミング技術を用いて、フォトレジストパターン18をスリミングする。この場合、ラインの幅寸法が3d、スペースの幅寸法が5dとなるフォトレジストパターン18aが得られるように、フォトレジストパターン18のラインの両側面をd/2の幅寸法だけスリミングする。尚、フォトレジストパターン20は、その両側面がスリミングされてフォトレジストパターン20aとなる。続いて、図8に示すように、フォトレジストパターン18a、20aをマスクとして用いて、RIEreactiveionetchingによってシリコン酸化膜マスク膜16をパターニングする。これにより、ワード線形成領域17には、ダミーラインパターン第2のパターン22が形成される。また、選択ゲート線形成領域19には、ダミーマスクパターン第2のマスクパターン23が形成される。次いで、CVDchemicalvapordepositionにより全面にアモルファスシリコン膜第3の膜24を形成し、このアモルファスシリコン膜24によって、ダミーラインパターン22及びダミーマスクパターン23を覆う。続いて、RIE等の異方性エッチングによってアモルファスシリコン膜24をエッチングエッチバック処理する。その結果、図9に示すように、ダミーラインパターン22及びダミーマスクパターン23の上面を露出させ、ダミーラインパターン22の側壁側面には、側壁ラインパターン第1の側壁ラインパターン25が形成されると共に、ダミーマスクパターン23の側壁側面には、側壁マスクパターン第1の側壁マスクパターン26が形成される。次に、図10に示すように、選択ゲート線形成領域19に、通常のフォトリソグラフィを用いて、側壁マスクパターン26およびダミーマスクパターン23を覆うようにフォトレジストパターン第3マスクパターン27を形成する。この後、図11に示すように、フッ酸等のウエットエッチング液を用いてウエットエッチングし、ダミーラインパターン22を除去する。このとき、ダミーマスクパターン23は、フォトレジストパターン27で覆われているので除去されずに残り、この後にマスク材として用いられる。図11は、ウエットエッチングした後、フォトレジストパターン27を除去した状態を示す。続いて、側壁マスクパターン26、ダミーマスクパターン23および側壁ラインパターン25をマスク膜として用いて、RIEによってシリコン窒化膜15をパターニングする。これにより、図12に示すように、ワード線形成領域17には、ダミーラインパターン第2の側壁ラインパターン28が形成される。また、選択ゲート線形成領域19には、ダミーマスクパターン第4のマスクパターン29が形成される。次に、CVDにより全面にシリコン酸化膜第4の膜30を形成し、このシリコン酸化膜30によって、ダミーラインパターン28及びダミーマスクパターン29を覆う。続いて、RIE等の異方性エッチングによってシリコン酸化膜30をエッチングエッチバック処理する。その結果、図13に示すように、ダミーラインパターン28及びダミーマスクパターン29の上面を露出させ、ダミーラインパターン28の側壁側面には、側壁ラインパターン第3の側壁ラインパターン31が形成されると共に、ダミーマスクパターン29の側壁には、側壁マスクパターン第2の側壁マスクパターン32が形成される。この後、図14に示すように、燐酸等のウエットエッチング液を用いてウエットエッチングして、ダミーラインパターン28およびダミーマスクパターン29を除去する。これにより、ワード線形成領域17に、側壁ラインパターン31および側壁マスクパターン32から構成されたシュリンクパターンAが形成される。この場合、ワード線形成領域17に形成されたシュリンクパターンAのラインの本数は、側壁ラインパターン31の本数32と側壁マスクパターン32の本数2とを合わせた本数34となり、4の倍数以外の数のラインを形成することができた。次に、図15に示すように、選択ゲート線形成領域19において下地材多結晶シリコン層10、電極間絶縁膜9、多結晶シリコン層8上に、通常のフォトリソグラフィを用いて、側壁マスクパターン32にフォトレジストがかからないようにフォトレジストパターン33を形成する。これと同時に、図示しない周辺回路形成領域の下地材上に、フォトレジストパターン図示しないを形成する。選択ゲート線形成領域19のフォトレジストパターン33は選択ゲート線パターンを形成するために用いられ、周辺回路形成領域のフォトレジストパターンは周辺回路パターン例えば、周辺回路トランジスタのゲートパターンを形成するために用いられる。続いて、図16に示すように、下地材のエッチングを同一工程で行う。即ち、ワード線形成領域17では、側壁ラインパターン31および側壁マスクパターン32をマスクとして、多結晶シリコン層10制御ゲート電極膜、電極間絶縁膜9および多結晶シリコン層8浮遊ゲート電極膜がエッチングされる。そして、選択ゲート線形成領域19と周辺回路形成領域では、フォトレジストパターン33をマスクとして、多結晶シリコン層10制御ゲート電極膜、電極間絶縁膜9および多結晶シリコン層8浮遊ゲート電極膜がエッチングされる。この後、図17に示すように、マスク部分側壁ラインパターン31、側壁マスクパターン32、フォトレジストパターン33を除去する。これにより、ワード線形成領域17においては、初めに形成したフォトレジストパターン19のラインの本数8を4倍した数32に2を増えた数34、即ち、34本のメモリセルおよびワード線WLのパターンが形成される。選択ゲート線形成領域19では、選択トランジスタおよび選択ゲート線SGLのパターンが形成され、さらに周辺回路領域では、例えば周辺回路トランジスタのゲートパターンが形成される。ここで、注意すべきことは、図13に示す工程において、側壁ラインパターン25がダミーラインパターン22の全側面に形成されてしまうことである。即ち、ダミーラインパターン22を囲む閉ループ形状の側壁ラインパターン25が形成されることになる。このような閉ループ形状の側壁ラインパターン25をマスクとして用いて下地材をエッチングすると、閉ループ形状の下地材パターンメモリセルおよびワード線WLのパターンが形成されることになる。この構成の場合、下地材パターンとしてワード線WL等の配線を形成する場合には、隣接する配線がつながって接続してしまうため、正常な動作が妨げられてしまう。そこで、上記閉ループ形状の下地材パターンの端部を除去して切断する工程を行う。具体的には、図18に示すように、ワード線形成領域17および選択ゲート線形成領域19において、通常のフォトリソグラフィを用いてフォトレジストパターン34を形成し、このフォトレジストパターン34によって、上記閉ループ形状の下地材パターンの端部を除く部分を覆う。次に、フォトレジストパターン34をマスクとして用いて、上記下地材閉ループ形状の下地材パターンをエッチングする。これにより、上記閉ループ形状の下地材パターンの端部下地材の両端部分が除去され、上記端部以外の部分が残る。そして、フォトレジストパターン34を除去する。これにより、図19に示すように、閉ループ形状の下地材パターンの端部を切断することができ、隣接する下地材パターン即ち、メモリセルおよびワード線WLのパターンを分断することができる。上記した構成の本実施形態によれば、露光パターン18のピッチの1/4のピッチのパターンAを形成する方法でありながら、形成されたパターンAの本数を4の倍数以外の数にすることができる。第2実施形態図20~図31は、第2実施形態を示すものである。尚、第1実施形態と同一構成には、同一符号を付している。第1実施形態では、選択ゲート線形成領域19と周辺回路形成領域において、フォトレジストパターン33をマスクとして、多結晶シリコン層10、電極間絶縁膜9および多結晶シリコン層8をエッチングしたが、第2実施形態では、ハードマスクを入れてエッチングするように構成した。以下、第2実施形態について、図20~図31を参照して具体的に説明する。まず、図20に示すように、多結晶シリコン膜10上にマスク膜としてシリコン窒化膜第5の膜15を形成し、このシリコン窒化膜15上にマスク膜として多結晶シリコン膜第6の膜35を形成し、更に、上記多結晶シリコン膜35上にマスク膜としてシリコン酸化膜第7の膜36を形成する。続いて、図21に示すように、第1実施形態と同様に、ワード線形成領域17にラインアンドスペースパターンを形成するために、通常のフォトリソグラフィを用いて、シリコン酸化膜36上に複数のフォトレジストパターン予備パターン18を形成する。これらのフォトレジストパターン18は、ビット線方向図6中左右方向に第1のピッチP1で配置されており、第1のピッチP1のラインアンドスペースパターンを構成している。そして、上記フォトレジストパターン18の形成と同時に、選択ゲート線形成領域19を覆う形で、通常のフォトリソグラフィを用いて、シリコン酸化膜16上に複数のフォトレジストパターン20を形成する。次に、図22に示すように、第1実施形態と同様に、通常のスリミング技術を用いて、フォトレジストパターン18、20をスリミングして、フォトレジストパターン18a、20aを得る。続いて、図23に示すように、第1実施形態と同様に、フォトレジストパターン18a、20aをマスクとして用いて、RIEreactiveionetchingによってシリコン酸化膜マスク膜36をパターニングする。これにより、ワード線形成領域17には、ダミーラインパターン22が形成される。また、選択ゲート線形成領域19には、ダミーマスクパターン23が形成される。次いで、CVDchemicalvapordepositionにより全面にシリコン窒化膜第8の膜37を形成し、このシリコン窒化膜37によって、ダミーラインパターン22及びダミーマスクパターン23を覆う。続いて、RIE等の異方性エッチングによってシリコン窒化膜37をエッチングエッチバック処理する。その結果、図24に示すように、ダミーラインパターン22及びダミーマスクパターン23の上面を露出させ、ダミーラインパターン22の側壁側面には、側壁ラインパターン第1の側壁ラインパターン38が形成されると共に、ダミーマスクパターン23の側壁側面には、側壁マスクパターン第1の側壁マスクパターン39が形成される。次に、図25に示すように、第1実施形態と同様に、選択ゲート線形成領域19に、通常のフォトリソグラフィを用いて、側壁マスクパターン39およびダミーマスクパターン23を覆うようにフォトレジストパターン27を形成する。この後、図26に示すように、フッ酸等のウエットエッチング液を用いてウエットエッチングし、ダミーラインパターン22を除去する。このとき、ダミーマスクパターン23は、フォトレジストパターン27で覆われているので除去されずに残り、この後にマスク材として用いられる。図26は、ウエットエッチングした後、フォトレジストパターン27を除去した状態を示す。続いて、側壁マスクパターン26、ダミーマスクパターン23および側壁ラインパターン25をマスク膜として用いて、RIEによって多結晶シリコン膜35をパターニングする。これにより、図27に示すように、ワード線形成領域17には、ダミーラインパターン第2の側壁ラインパターン40が形成される。また、選択ゲート線形成領域19には、ダミーマスクパターン第4のマスクパターン41が形成される。次に、CVDにより全面にシリコン酸化膜第9の膜42を形成し、このシリコン酸化膜42によって、ダミーラインパターン40及びダミーマスクパターン41を覆う。続いて、RIE等の異方性エッチングによってシリコン酸化膜42をエッチングエッチバック処理する。その結果、図28に示すように、ダミーラインパターン40及びダミーマスクパターン41の上面を露出させ、ダミーラインパターン40の側壁側面には、側壁ラインパターン第3の側壁ラインパターン43が形成されると共に、ダミーマスクパターン41の側壁側面には、側壁マスクパターン第3の側壁マスクパターン44が形成される。この後、図29に示すように、燐酸等のウエットエッチング液を用いてウエットエッチングして、ダミーラインパターン40およびダミーマスクパターン41を除去する。これにより、ワード線形成領域17に、側壁ラインパターン43および側壁マスクパターン44から構成されたシュリンクパターンAが形成される。この場合、ワード線形成領域17に形成されたシュリンクパターンAのラインの本数は、側壁ラインパターン43の本数32と側壁マスクパターン44の本数2とを合わせた本数34となり、4の倍数以外の数のラインを形成することができる。次に、図30に示すように、選択ゲート線形成領域19においてシリコン窒化膜15上に、通常のフォトリソグラフィを用いて、側壁マスクパターン44にフォトレジストがかからないようにフォトレジストパターン33を形成する。これと同時に、図示しない周辺回路形成領域の下地材上に、フォトレジストパターン図示しないを形成する。選択ゲート線形成領域19のフォトレジストパターン33は選択ゲート線パターンを形成するために用いられ、周辺回路形成領域のフォトレジストパターンは周辺回路パターン例えば、周辺回路トランジスタのゲートパターンを形成するために用いられる。続いて、図31に示すように、シリコン窒化膜15および下地材多結晶シリコン層10、電極間絶縁膜9、多結晶シリコン層8のエッチングを同一工程で行う。即ち、ワード線形成領域17では、側壁ラインパターン43および側壁マスクパターン44更にシリコン窒化膜15をマスクとして、多結晶シリコン層10制御ゲート電極膜、電極間絶縁膜9および多結晶シリコン層8浮遊ゲート電極膜がエッチングされる。そして、選択ゲート線形成領域19と周辺回路形成領域では、フォトレジストパターン33およびシリコン窒化膜15をマスクとして、多結晶シリコン層10制御ゲート電極膜、電極間絶縁膜9および多結晶シリコン層8浮遊ゲート電極膜がエッチングされる。この後、マスク部分側壁ラインパターン43、側壁マスクパターン44、フォトレジストパターン33、シリコン窒化膜15を除去する。これにより、第1実施形態の図17aに示すように、ワード線形成領域17においては、初めに形成したフォトレジストパターン18のラインの本数8を4倍した数32に2を増えた数34、即ち、34本のメモリセルおよびワード線WLのパターンが形成される。選択ゲート線形成領域19では、選択トランジスタおよび選択ゲート線SGLのパターンが形成され、さらに周辺回路領域では、例えば周辺回路トランジスタのゲートパターンが形成される。上述した以外の第2実施形態の構成は、第1実施形態と同じ構成となっている。従って、第2実施形態においても、第1実施形態とほぼ同じ作用効果を得ることができる。特に、第2実施形態では、選択ゲート線形成領域19と周辺回路形成領域において、下地材多結晶シリコン層10、電極間絶縁膜9、多結晶シリコン層8をエッチングする際に、フォトレジストパターン33およびシリコン窒化膜15をマスクとしてエッチングする構成としたので、マスクが消失することがない状態で下地材のエッチングを完了することができる。第3実施形態図32~図41は、第3実施形態を示すものである。尚、第2実施形態と同一構成には、同一符号を付している。前記第2実施形態では、ワード線形成領域17にシュリンクパターンAのラインとして322=34本のラインを形成するように構成したが、第3実施形態では、ワード線形成領域17にシュリンクパターンAのラインとして32-2=30本のラインを形成するように構成した。以下、第3実施形態について、図32~図41を参照して具体的に説明する。まず、第2実施形態と同様にして、図20に示すように、多結晶シリコン膜10上にマスク膜としてシリコン窒化膜15を形成し、このシリコン窒化膜15上にマスク膜として多結晶シリコン膜35を形成し、更に、上記多結晶シリコン膜35上にマスク膜としてシリコン酸化膜36を形成する。次に、図32に示すように、ワード線形成領域17にラインアンドスペースパターンを形成するために、通常のフォトリソグラフィを用いて、シリコン酸化膜36上に複数のフォトレジストパターン18を形成する。これらのフォトレジストパターン18は、ビット線方向図32中左右方向に第1のピッチP1で配置されており、第1のピッチP1のラインアンドスペースパターンを構成している。そして、図33に示すように、第2実施形態と同様に、通常のスリミング技術を用いて、フォトレジストパターン18をスリミングして、フォトレジストパターン18aを得る。続いて、図34に示すように、第2実施形態と同様に、フォトレジストパターン18aをマスクとして用いて、RIEreactiveionetchingによってシリコン酸化膜マスク膜36をパターニングする。これにより、ワード線形成領域17には、ダミーラインパターン22が形成される。次いで、CVDchemicalvapordepositionにより全面にシリコン窒化膜37を形成し、このシリコン窒化膜37によって、ダミーラインパターン22を覆う。続いて、RIE等の異方性エッチングによってシリコン窒化膜37をエッチングエッチバック処理する。その結果、図35に示すように、ダミーラインパターン22の上面を露出させ、ダミーラインパターン22の側壁側面には、側壁ラインパターン38が形成される。この後、図36に示すように、フッ酸等のウエットエッチング液を用いてウエットエッチングし、ダミーラインパターン22を除去する。続いて、側壁ラインパターン35をマスク膜として用いて、RIEによって多結晶シリコン膜35をパターニングする。これにより、図37に示すように、ワード線形成領域17には、ダミーラインパターン40が形成される。次に、CVDにより全面にシリコン酸化膜42を形成し、このシリコン酸化膜42によって、ダミーラインパターン40を覆う。続いて、RIE等の異方性エッチングによってシリコン酸化膜42をエッチングエッチバック処理する。その結果、図38に示すように、ダミーラインパターン40の上面を露出させ、ダミーラインパターン40の側壁側面には、側壁ラインパターン43が形成される。この後、図39に示すように、燐酸等のウエットエッチング液を用いてウエットエッチングして、ダミーラインパターン40を除去する。これにより、ワード線形成領域17に側壁ラインパターン43からなるラインアンドスぺースパターンが形成され、この側壁ラインパターン43のラインの本数は32となる。次に、図40に示すように、選択ゲート線形成領域19に、通常のフォトリソグラフィを用いて、ワード線形成領域17のうちの選択ゲート線形成領域19に最も近い側の端部に配設された側壁ラインパターン43の上面および側面選択ゲート線形成領域19に近い側の側面を覆うようにフォトレジストパターン第5のマスクパターン45を形成する。このフォトレジストパターン45によりワード線形成領域17の端部の側壁ラインパターン43が覆われることにより、ワード線形成領域17に形成された側壁ラインパターン43のラインの本数は30となる。これにより、ワード線形成領域17に、30本の側壁ラインパターン43からなるシュリンクパターンAが形成される。そして、上記フォトレジストパターン45の形成と同時に、図示しない周辺回路形成領域の下地材上に、フォトレジストパターン図示しないを形成する。選択ゲート線形成領域19のフォトレジストパターン45は選択ゲート線パターンを形成するために用いられ、周辺回路形成領域のフォトレジストパターンは周辺回路パターン例えば、周辺回路トランジスタのゲートパターンを形成するために用いられる。続いて、図41に示すように、シリコン窒化膜15および下地材多結晶シリコン層10、電極間絶縁膜9、多結晶シリコン層8のエッチングを同一工程で行う。即ち、ワード線形成領域17では、側壁ラインパターン43およびシリコン窒化膜15をマスクとして、多結晶シリコン層10制御ゲート電極膜、電極間絶縁膜9および多結晶シリコン層8浮遊ゲート電極膜がエッチングされる。そして、選択ゲート線形成領域19と周辺回路形成領域では、フォトレジストパターン45および側壁ラインパターン43更にシリコン窒化膜15をマスクとして、多結晶シリコン層10制御ゲート電極膜、電極間絶縁膜9および多結晶シリコン層8浮遊ゲート電極膜がエッチングされる。この後、マスク部分側壁ラインパターン43、フォトレジストパターン45、シリコン窒化膜15を除去する。これにより、第1実施形態の図17aに示すように、ワード線形成領域17においては、初めに形成したフォトレジストパターン18のラインの本数8を4倍した数32から2を引いた数30、即ち、30本のメモリセルおよびワード線WLのパターンが形成される。選択ゲート線形成領域19では、選択トランジスタおよび選択ゲート線SGLのパターンが形成され、さらに周辺回路領域では、例えば周辺回路トランジスタのゲートパターンが形成される。上述した以外の第3実施形態の構成は、第2実施形態と同じ構成となっている。従って、第3実施形態においても、第2実施形態とほぼ同じ作用効果を得ることができる。特に、第3実施形態では、ワード線形成領域17にシュリンクパターンAのラインとして32-2=30本のラインを形成する構成としたので、4の倍数以外の数、即ち、4の倍数から2を引いた数のラインを形成することができる尚、第1及び第2の実施形態では、4の倍数に2を加算した数のラインを形成することができる。その他の実施形態以上説明した複数の実施形態に加えて以下のような構成を採用しても良い。上記した第1および第2実施形態では、ワード線形成領域17に34本のワード線WLを形成する構成に適用し、第3実施形態では、ワード線形成領域17に30本のワード線WLを形成する構成に適用したが、これらに限られるものではなく、4の倍数以外の2の倍数であって34、30以外の本数のワード線WLを形成する構成に適用しても良い。また、上記各実施形態では、NAND型フラッシュメモリ装置のワード線WLとなるゲート電極MGを電極分離する工程に適用したが、これに代えて、NAND型フラッシュメモリ装置の素子分離用の溝4を形成する工程に適用しても良い。更に、上記各実施形態では、NAND型フラッシュメモリ装置の製造方法に適用したが、これに限られるものではなく、他の半導体装置の製造方法に適用しても良い。以上のように、本実施形態の半導体装置の製造方法によると、露光パターン18のピッチの1/4のピッチのパターンAを形成する方法でありながら、形成されたパターンAの本数を4の倍数以外の数にすることができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。