"第1メモリを有する第1制御手段と、第2メモリを有する第2制御手段と、前記第1メモリに第1書換プログラムまたは第1書換データから成る第1情報を書き込み、かつ前記第2メモリに第2書換プログラムまたは第2書換データから成る第2情報を書き込む外部書換手段と、前記外部書換手段と前記第1制御手段および前記第2制御手段とを接続するバスとを備える制御ユニットのメモリの書き換えシステムであって、前記外部書換手段は、前記第1制御手段および前記第2制御手段に対して同一の識別情報を有すると共に、前記第1情報が格納された第1アドレス領域と前記第2情報が格納された第2アドレス領域とが順次連続して割り振られて成る書換情報を、アドレスに応じて順次出力し、前記第1制御手段は、前記外部書換手段から出力された前記書換情報を受信して、前記第1メモリの第1メモリアドレス領域に対応する前記アドレスの前記第1情報を前記第1メモリに記憶して、前記外部書換手段に対して応答し、前記第2制御手段は、前記外部書換手段から出力された前記書換情報を受信して、前記第1アドレス領域の最終アドレスを超えた前記アドレスを、該アドレスから前記最終アドレスを差し引いて得られる新たなアドレスに変換して、前記第2メモリの第2メモリアドレス領域に対応する前記新たなアドレスの前記第2情報を前記第2メモリに記憶して、前記外部書換手段に対して応答することを特徴とする制御ユニットのメモリの書き換えシステム。前記外部書換手段は、前記第1メモリおよび前記第2メモリの書き換えを指示する書換指令を出力し、前記第1制御手段は、前記外部書換手段から出力された前記書換指令を受信して、前記バスを介して前記最終アドレスを前記第2制御手段に送信することを特徴とする請求項1に記載の制御ユニットのメモリの書き換えシステム。ところで、上記従来技術に係るシステムにおいては、同一のプログラムまたはデータを格納する複数の制御ユニットに対して書き換えを同時に実行可能であるが、異なるプログラムまたはデータを格納する複数の制御ユニットに対して書き換えを同時に実行することが望まれている。本発明は上記事情に鑑みてなされたもので、システムの変更を抑制しつつ、異なるプログラムまたはデータを格納する複数の制御ユニットに対して書き換えを同時に適切に実行することが可能な制御ユニットのメモリの書き換えシステムを提供することを目的としている。上記課題を解決して係る目的を達成するために、本発明の請求項1に係る制御ユニットのメモリの書き換えシステムは、第1メモリ例えば、実施の形態での第1メモリ13aを有する第1制御手段例えば、実施の形態での第1制御装置13と、第2メモリ例えば、実施の形態での第2メモリ14aを有する第2制御手段例えば、実施の形態での第2制御装置14と、前記第1メモリに第1書換プログラムまたは第1書換データから成る第1情報を書き込み、かつ前記第2メモリに第2書換プログラムまたは第2書換データから成る第2情報を書き込む外部書換手段例えば、実施の形態での書換装置12と、前記外部書換手段と前記第1制御手段および前記第2制御手段とを接続するバス例えば、実施の形態での通信バス11とを備える制御ユニットのメモリの書き換えシステムであって、前記外部書換手段は、前記第1制御手段および前記第2制御手段に対して同一の識別情報を有すると共に、前記第1情報が格納された第1アドレス領域と前記第2情報が格納された第2アドレス領域とが順次連続して割り振られて成る書換情報例えば、実施の形態での書換情報20を、アドレスに応じて順次出力し、前記第1制御手段は、前記外部書換手段から出力された前記書換情報を受信して、前記第1メモリの第1メモリアドレス領域に対応する前記アドレスの前記第1情報を前記第1メモリに記憶して、前記外部書換手段に対して応答し、前記第2制御手段は、前記外部書換手段から出力された前記書換情報を受信して、前記第1アドレス領域の最終アドレスを超えた前記アドレスを、該アドレスから前記最終アドレスを差し引いて得られる新たなアドレスに変換して、前記第2メモリの第2メモリアドレス領域に対応する前記新たなアドレスの前記第2情報を前記第2メモリに記憶して、前記外部書換手段に対して応答する。さらに、本発明の請求項2に係る制御ユニットのメモリの書き換えシステムでは、前記外部書換手段は、前記第1メモリおよび前記第2メモリの書き換えを指示する書換指令を出力し、前記第1制御手段は、前記外部書換手段から出力された前記書換指令を受信して、前記バスを介して前記最終アドレスを前記第2制御手段に送信する。本発明の請求項1に係る制御ユニットのメモリの書き換えシステムによれば、外部書換手段から出力される1つの書換情報によって2つの第1制御手段および第2制御手段を書き換え可能であり、第1制御手段の書き換えと第2制御手段の書き換えとの整合性を容易に確保することができる。しかも、外部書換手段は、2つの第1制御手段および第2制御手段に対して同一の1つの書換情報を出力するだけであって、例えば2つの異なる第1制御手段および第2制御手段に対して異なる書換情報を選択および出力する必要が無く、書き換えに要する時間を短縮することができる。外部書換手段は、1つの制御手段のみに書き換えを実行する場合と同様の手順、つまり1つの書換情報の出力と、1つの制御手段第1制御手段または第2制御手段からの応答の受信とによって、2つの第1制御手段の第1メモリおよび第2制御手段の第2メモリを、2つの第1情報および第2情報によって書き換え可能である。これにより、システムの変更を抑制しつつ2つの第1制御手段および第2制御手段に対して書き換えを同時に適切に実行することができる。さらに、本発明の請求項2に係る制御ユニットのメモリの書き換えシステムによれば、第1制御手段は第1アドレス領域の最終アドレスを第2制御手段に送信することから、例えば書換情報において第1情報が格納された第1アドレス領域が変更された場合などであっても、第2制御手段は第1アドレス領域の最終アドレスを把握することが出来る。これにより、第2制御手段は、処理内容の変更を抑制しつつ書換情報の第2アドレス領域に格納された第2情報によって第2メモリの書き換えを適切に実行することができる。以下、本発明の一実施形態に係る制御ユニットのメモリの書き換えシステムについて添付図面を参照しながら説明する。本実施の形態による制御ユニットのメモリの書き換えシステム10は、例えば車両に搭載され、図1に示すように、車両のCANControllerAreaNetwork通信ラインなどの通信バス11に接続された書換装置12と複数の制御装置、例えば第1制御装置13および第2制御装置14による制御ユニットとを備えて構成されている。なお、書換装置12はメモリ12aを備え、第1制御装置13は第1メモリ13aを備え、第2制御装置14は第2メモリ14aを備えている。書換装置12は、例えば、第1制御装置13の第1メモリ13aに第1書換プログラムまたは第1書換データから成る第1情報21を書き込み、かつ第2制御装置14の第2メモリ14aに第2書換プログラムまたは第2書換データから成る第2情報22を書き込む。書換装置12は、例えば図2Aに示すように、第1制御装置13および第2制御装置14に対して同一の識別情報図示略を有すると共に、第1メモリ13a用の第1情報21が格納された第1アドレス領域31と、第2メモリ14a用の第2情報22が格納された第2アドレス領域32とが、順次連続して割り振られて成る書換情報20を、メモリ12aに記憶している。そして、書換装置12は、第1制御装置13の第1メモリ13aおよび第2制御装置14の第2メモリ14aの書き換えを指示する書換指令を出力した後に、メモリ12aに記憶している書換情報20を、先頭アドレスから最終アドレスに向かうアドレスに応じて、順次出力する。なお、例えば図2Aに示す書換情報20において、第1メモリ13a用の第1情報21は、第1アドレス領域310x00000h~0x7FFFFhのうち第1非書換領域31a0x00000h~0x07FFFhに格納された第1非書換情報21aと、第1書換領域31b0x08000h~0x7FFFFhに格納された第1書換情報21bとにより構成されている。さらに、第2メモリ14a用の第2情報22は、第2アドレス領域320x80000h~0xDFFFFhのうち第2非書換領域32a0x80000h~0x83FFFhに格納された第2非書換情報22aと、第2書換領域32b0x84000h~0xDFFFFhに格納された第2書換情報22bとにより構成されている。第1制御装置13は、書換装置12から出力された書換指令を受信した後に、書換装置12から出力された書換情報20を受信する。そして、例えば図3に示すように、第1メモリ13aの所定の第1メモリアドレス領域41例えば、書換領域:0x08000h~0x7FFFFhに対応するアドレスの第1情報21例えば、メモリ12aの第1書換領域31bに格納された第1書換情報21bを第1メモリ13aに記憶して、書換装置12に対して応答する。また、第1制御装置13は、第1メモリアドレス領域41の最終アドレス例えば、0x7FFFFh、つまり第1情報21が格納される第1アドレス領域31の最終アドレスの情報を、第2制御装置14に送信する。第2制御装置14は、第1制御装置13から出力された最終アドレスの情報を受信し、さらに、書換装置12から出力された書換指令を受信した後に、書換装置12から出力された書換情報20を受信する。そして、例えば図3に示すように、メモリ12aの第1アドレス領域31の最終アドレス例えば、0x7FFFFhを超えたアドレス0x80000h~0xDFFFFhを、該アドレスから最終アドレスを差し引いて得られる新たなアドレス0x00000h~0x5FFFFhに変換する。そして、第2メモリ14aの所定の第2メモリアドレス領域42例えば、書換領域:0x04000h~0x5FFFFhに対応する新たなアドレスの第2情報22例えば、メモリ12aの第2書換領域32bに格納された第2書換情報22bを第2メモリ14aに記憶して、書換装置12に対して応答する。なお、第1制御装置13および第2制御装置14は、書換情報20に対して、同一の識別情報を用いて送受信を行なう。本実施の形態による制御ユニットのメモリの書き換えシステム10は上記構成を備えており、次に、制御ユニットのメモリの書き換えシステム10の動作について、図4~図11を参照して説明する。なお、以下においては、書換装置12と第1制御装置13と第2制御装置14とが、それぞれ動作を開始した以後について説明する。先ず、例えば図4に示すステップS01bにおいて、第1制御装置13は、第1メモリ13aの第1メモリアドレス領域41に格納されるプログラムのサイズの情報として、例えば第1メモリアドレス領域41の最終アドレス例えば、0x7FFFFh、つまりメモリ12aにおいて第1情報21が格納される第1アドレス領域31の最終アドレスの情報を、第2制御装置14のみが受信する識別情報を付加して第2制御装置14に送信する。そして、ステップS01cにおいて、第2制御装置14は、第1制御装置13から送信された情報、つまり第1メモリ13aの第1メモリアドレス領域41に格納されるプログラムサイズに関連する最終アドレスの情報を受信して、この情報を記憶する。次に、ステップS02aにおいて、書換装置12は、第1制御装置13および第2制御装置14に対して、各第1および第2メモリ13a,14aに格納されている各プログラムのバージョンの読み出し要求を送信する。そして、ステップS02bにおいて、第1制御装置13は、第1メモリ13aに格納されているプログラムのバージョンの読み出し要求が、書換装置12から送信されたか否かを判定する。この判定結果がNOの場合には、ステップS02bの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS03bに進む。次に、ステップS03bにおいて、第1制御装置13は、第1メモリ13aに格納されているプログラムのバージョンを読み出し、この情報を書換装置12に送信する。そして、ステップS03aにおいて、書換装置12は、第1メモリ13aに格納されているプログラムのバージョンの情報を受信したか否かを判定する。この判定結果がNOの場合には、ステップS03aの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS04aに進む。次に、ステップS04aにおいて、書換装置12は、第1制御装置13および第2制御装置14に対して、各第1および第2メモリ13a,14aのセキュリティ解除要求を送信する。そして、ステップS04bにおいて、第1制御装置13は、第1メモリ13aのセキュリティ解除要求が、書換装置12から送信されたか否かを判定する。この判定結果がNOの場合には、ステップS04bの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS05bに進む。次に、ステップS05bにおいて、第1制御装置13は、第1メモリ13aのセキュリティ解除を実行し、このセキュリティ解除結果の情報を書換装置12に送信する。そして、ステップS05aにおいて、書換装置12は、セキュリティ解除結果の情報を受信し、第1メモリ13aのセキュリティ解除が完了したか否かを判定する。この判定結果がNOの場合には、エンドに進む。一方、この判定結果がYESの場合には、ステップS06aに進む。次に、ステップS06aにおいて、書換装置12は、第1制御装置13および第2制御装置14に対して、各第1および第2メモリ13a,14aの書換状態への遷移を要求するプログラミングセッション遷移要求を送信する。そして、ステップS06bにおいて、第1制御装置13は、プログラミングセッション遷移要求が、書換装置12から送信されたか否かを判定する。この判定結果がNOの場合には、ステップS06bの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS07bに進む。次に、ステップS07bにおいて、第1制御装置13は、第2制御装置14に対して、第2メモリ14aの書換状態への遷移を要求するプログラミングセッション遷移要求を、第2制御装置14のみが受信する識別情報を付加して送信する。そして、ステップS07cにおいて、第2制御装置14は、プログラミングセッション遷移要求が、第1制御装置13から送信されたか否かを判定する。この判定結果がNOの場合には、ステップS07cの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS08cに進む。次に、ステップS08cにおいて、第2制御装置14は、第2メモリ14aの書換状態つまりプログラミングセッションへ遷移する。次に、ステップS09cにおいて、第2制御装置14は、プログラミングセッションへの遷移完了を示す情報を、第1制御装置13のみが受信する識別情報を付加して第1制御装置13に送信する。そして、ステップS09bにおいて、第1制御装置13は、第2制御装置14のプログラミングセッションへの遷移完了を示す情報を受信し、第2制御装置14はプログラミングセッションへの遷移が完了したか否かを判定する。この判定結果がNOの場合には、ステップS09bの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS10bに進む。次に、ステップS10bにおいて、第1制御装置13は、第1メモリ13aの書換状態つまりプログラミングセッションへ遷移する。次に、ステップS11bにおいて、第1制御装置13は、プログラミングセッションへの遷移完了を示す情報を、書換装置12に送信する。そして、ステップS11aにおいて、書換装置12は、第1制御装置13のプログラミングセッションへの遷移完了を示す情報を受信し、第1制御装置13はプログラミングセッションへの遷移が完了したか否かを判定する。この判定結果がNOの場合には、ステップS11aの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS12aに進む。次に、ステップS12aにおいて、書換装置12は、第1制御装置13および第2制御装置14に対して、各第1および第2メモリ13a,14aに記憶されているプログラムの消去要求を送信する。そして、ステップS12bにおいて、第1制御装置13は、第1メモリ13aの消去要求が、書換装置12から送信されたか否かを判定する。この判定結果がNOの場合には、ステップS12bの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS13bに進む。また、ステップS12cにおいて、第2制御装置14は、第2メモリ14aの消去要求が、書換装置12から送信されたか否かを判定する。この判定結果がNOの場合には、ステップS12cの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS13cに進む。次に、ステップS13bにおいて、第1制御装置13は、第1メモリ13aに記憶されているプログラムの消去を実行開始する。また、ステップS13cにおいて、第2制御装置14は、第2メモリ14aに記憶されているプログラムの消去を実行開始する。次に、ステップS14bにおいて、第1制御装置13は、第1メモリ13aに記憶されているプログラムの消去が完了したか否かを判定する。この判定結果がNOの場合には、ステップS14bの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS15bに進む。また、ステップS14cにおいて、第2制御装置14は、第2メモリ14aに記憶されているプログラムの消去が完了したか否かを判定する。この判定結果がNOの場合には、ステップS14cの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS15cに進む。次に、ステップS15cにおいて、第2制御装置14は、第2メモリ14aの消去完了を示す情報を、第1制御装置13のみが受信する識別情報を付加して第1制御装置13に送信する。そして、ステップS15bにおいては、第1制御装置13は、第2制御装置14の第2メモリ14aの消去完了を示す情報を受信し、第2制御装置14の第2メモリ14aの消去は完了したか否かを判定する。この判定結果がNOの場合には、ステップS15bの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS16bに進む。次に、ステップS16bにおいて、第1制御装置13は、第1メモリ13aの消去完了を示す情報を、書換装置12に送信する。そして、ステップS16aにおいて、書換装置12は、第1制御装置13の第1メモリ13aの消去完了を示す情報を受信し、第1制御装置13の第1メモリ13aの消去は完了したか否かを判定する。この判定結果がNOの場合には、ステップS17aに進む。一方、この判定結果がYESの場合には、ステップS18aに進む。そして、ステップS17aにおいては、一定時間が経過したか否かを判定する。この判定結果がNOの場合には、ステップS16aの判定処理を繰り返す。一方、この判定結果がYESの場合には、各第1および第2メモリ13a,14aの消去が失敗したと判断して、エンドに進む。次に、ステップS18aにおいて、書換装置12は、第1制御装置13および第2制御装置14に対して、メモリ12aに記憶している書換情報20のうち第1アドレス領域31の第1メモリ13a用の第1情報21に対するダウンロード要求を、この第1アドレス領域31のアドレスの情報と共に送信する。そして、ステップS18bにおいて、第1制御装置13は、第1メモリ13aの所定の第1メモリアドレス領域41に対応するアドレスの第1情報21に対するダウンロード要求を受信したか否かを判定する。この判定結果がNOの場合には、ステップS18bの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS19bに進む。次に、ステップS19bにおいて、第1制御装置13は、書換情報20の第1情報21を第1メモリ13aの所定の第1メモリアドレス領域41にダウンロードするためのダウンロードパラメータ例えば、第1メモリアドレス領域41のアドレスなどを設定する。次に、ステップS20bにおいて、第1制御装置13は、第1情報21に対するダウンロード要求の受信完了を書換装置12に送信する。そして、ステップS20aにおいて、書換装置12は、第1情報21に対するダウンロード要求の受信完了を受信したか否かを判定する。この判定結果がNOの場合には、ステップS20aの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS21aに進む。次に、ステップS21aにおいて、書換装置12は、第1制御装置13および第2制御装置14に対して、各第1および第2メモリ13a,14aに対する書き込みを要求するようにして、メモリ12aに記憶している書換情報20のうち第1アドレス領域31の第1メモリ13a用の第1情報21を、アドレスに応じて順次送信する。そして、ステップS21bにおいて、第1制御装置13は、第1メモリ13aに対する書き込み要求を受信したか否かを判定する。この判定結果がNOの場合には、ステップS21bの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS22bに進む。次に、ステップS22bにおいて、第1制御装置13は、第1メモリ13aの所定の第1メモリアドレス領域41に対して、書換装置12から順次送信される第1情報21の書き込み実行を開始する。次に、ステップS23bにおいて、第1制御装置13は、逐次のタイミングで書換装置12から送信された第1情報21の第1メモリ13aへの書き込みが完了したか否かを判定する。この判定結果がNOの場合には、ステップS23bの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS24bに進む。次に、ステップS24bにおいて、第1制御装置13は、逐次のタイミングで書換装置12から送信された第1情報21の第1メモリ13aへの書き込みが完了したことを示す書き込み完了の情報を、書換装置12に送信する。そして、ステップS24aにおいて、書換装置12は、第1制御装置13から送信された書き込み完了の情報を受信したか否かを判定する。この判定結果がNOの場合には、ステップS24aの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS25aに進む。次に、ステップS25aにおいて、書換装置12は、メモリ12aに記憶している書換情報20のうち第1アドレス領域31の第1メモリ13a用の第1情報21の全ての領域の書き込みが完了したか否かを判定する。この判定結果がNOの場合には、ステップS21aに戻る。一方、この判定結果がYESの場合には、ステップS26aに進む。また、ステップS25bにおいて、第1制御装置13は、第1メモリ13aの所定の第1メモリアドレス領域41の全ての領域に対して、書換装置12から送信された第1情報21の書き込みが完了したか否かを判定する。この判定結果がNOの場合には、ステップS21bに戻る。一方、この判定結果がYESの場合には、ステップS26bに進む。次に、ステップS26aにおいて、書換装置12は、第1制御装置13および第2制御装置14に対して、メモリ12aに記憶している書換情報20のうち第1アドレス領域31の第1メモリ13a用の第1情報21に対するダウンロード終了の情報を送信する。そして、ステップS26bにおいて、第1制御装置13は、第1情報21に対するダウンロード終了の情報を受信したか否かを判定する。この判定結果がNOの場合には、ステップS26bの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS27bに進む。次に、ステップS27bにおいて、第1制御装置13は、第1情報21に対するダウンロード終了の情報の受信完了を書換装置12に送信する。そして、ステップS27aにおいて、書換装置12は、第1制御装置13から送信される受信完了の情報を受信したか否かを判定する。この判定結果がNOの場合には、ステップS27aの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS28aに進む。次に、ステップS28aにおいて、書換装置12は、第1制御装置13および第2制御装置14に対して、メモリ12aに記憶している書換情報20のうち第2アドレス領域32の第2メモリ14a用の第2情報22に対するダウンロード要求を、この第2アドレス領域32のアドレスの情報と共に送信する。また、ステップS28cにおいて、第2制御装置14は、メモリ12aの第1アドレス領域31の最終アドレスを超えるアドレスの第2情報22に対するダウンロード要求を受信したか否かを判定する。この判定結果がNOの場合には、ステップS28cの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS29cに進む。次に、ステップS29cにおいて、第2制御装置14は、メモリ12aの第1アドレス領域31の最終アドレスを超えたアドレスつまり、第2情報22が記憶されるメモリ12aの第2アドレス領域32のアドレスを、該アドレスから最終アドレスを差し引いて得られる新たなアドレスに変換する。次に、ステップS30cにおいて、第2制御装置14は、書換情報20の第2情報22を第2メモリ14aの所定の第2メモリアドレス領域42にダウンロードするためのダウンロードパラメータ例えば、第2メモリアドレス領域42のアドレスなどを設定する。次に、ステップS31cにおいて、第2制御装置14は、第2情報22に対するダウンロード要求の受信完了を書換装置12に送信する。そして、ステップS31aにおいて、書換装置12は、第2情報22に対するダウンロード要求の受信完了を受信したか否かを判定する。この判定結果がNOの場合には、ステップS31aの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS32aに進む。次に、ステップS32aにおいて、書換装置12は、第1制御装置13および第2制御装置14に対して、各第1および第2メモリ13a,14aに対する書き込みを要求するようにして、メモリ12aに記憶している書換情報20のうち第2アドレス領域32の第2メモリ14a用の第2情報22を、アドレスに応じて順次送信する。そして、ステップS32cにおいて、第2制御装置14は、第2メモリ14aに対する書き込み要求を受信したか否かを判定する。この判定結果がNOの場合には、ステップS32cの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS33cに進む。次に、ステップS33cにおいて、第2制御装置14は、第2メモリ14aの所定の第2メモリアドレス領域42に対して、書換装置12から順次送信される第2情報22の書き込み実行を開始する。つまり、変換後の新たなアドレスに対応付けられた第2情報22を、この新たなアドレスを含む第2メモリ14aの所定の第2メモリアドレス領域42に書き込む。次に、ステップS34cにおいて、第2制御装置14は、逐次のタイミングで書換装置12から送信された第2情報22の第2メモリ14aへの書き込みが完了したか否かを判定する。この判定結果がNOの場合には、ステップS34cの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS35cに進む。次に、ステップS35cにおいて、第2制御装置14は、逐次のタイミングで書換装置12から送信された第2情報22の第2メモリ14aへの書き込みが完了したことを示す書き込み完了の情報を、書換装置12に送信する。そして、ステップS35aにおいて、書換装置12は、第2制御装置14から送信された書き込み完了の情報を受信したか否かを判定する。この判定結果がNOの場合には、ステップS35aの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS36aに進む。次に、ステップS36aにおいて、書換装置12は、メモリ12aに記憶している書換情報20のうち第2アドレス領域32の第2メモリ14a用の第2情報22の全ての領域の書き込みが完了したか否かを判定する。この判定結果がNOの場合には、ステップS32aに戻る。一方、この判定結果がYESの場合には、ステップS37aに進む。また、ステップS36cにおいて、第2制御装置14は、第2メモリ14aの所定の第2メモリアドレス領域42の全ての領域に対して、書換装置12から送信された第2情報22の書き込みが完了したか否かを判定する。この判定結果がNOの場合には、ステップS32cに戻る。一方、この判定結果がYESの場合には、ステップS37cに進む。次に、ステップS37aにおいて、書換装置12は、第1制御装置13および第2制御装置14に対して、メモリ12aに記憶している書換情報20のうち第2アドレス領域32の第2メモリ14a用の第2情報22に対するダウンロード終了の情報を送信する。そして、ステップS37cにおいて、第2制御装置14は、第2情報22に対するダウンロード終了の情報を受信したか否かを判定する。この判定結果がNOの場合には、ステップS37cの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS38cに進む。次に、ステップS38cにおいて、第2制御装置14は、第2情報22に対するダウンロード終了の情報の受信完了を書換装置12に送信する。そして、ステップS38aにおいて、書換装置12は、第2制御装置14から送信される受信完了の情報を受信したか否かを判定する。この判定結果がNOの場合には、ステップS38aの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS39aに進む。次に、ステップS39aにおいて、書換装置12は、第1制御装置13および第2制御装置14に対して、各第1および第2メモリ13a,14aの検査実行を指示するメモリチェック実行要求を送信する。そして、ステップS39bにおいて、第1制御装置13は、メモリチェック実行要求を受信したか否かを判定する。この判定結果がNOの場合には、ステップS39bの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS40bに進む。また、ステップS39cにおいて、第2制御装置14は、メモリチェック実行要求を受信したか否かを判定する。この判定結果がNOの場合には、ステップS39cの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS40cに進む。次に、ステップS40bにおいて、第1制御装置13は、第1メモリ13aの検査実行を開始する。また、ステップS40cにおいて、第2制御装置14は、第2メモリ14aの検査実行を開始する。次に、ステップS41bにおいて、第1制御装置13は、第1メモリ13aの検査実行が完了したか否かを判定する。この判定結果がNOの場合には、ステップS41bの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS42bに進む。また、ステップS41cにおいて、第2制御装置14は、第2メモリ14aの検査実行が完了したか否かを判定する。この判定結果がNOの場合には、ステップS41cの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS42cに進む。次に、ステップS42cにおいて、第2制御装置14は、第2メモリ14aの検査実行が完了したことを示すメモリチェック完了の情報を、第1制御装置13のみが受信する識別情報を付加して送信する。そして、ステップS42bにおいて、第1制御装置13は、第2メモリ14aの検査実行が完了したことを示すメモリチェック完了の情報を受信し、第2制御装置14は第2メモリ14aの検査実行が完了したか否かを判定する。この判定結果がNOの場合には、ステップS42bの判定処理を繰り返す。一方、この判定結果がYESの場合には、ステップS43bに進む。次に、ステップS43bにおいて、第1制御装置13は、第1メモリ13aの検査実行が完了したことを示すメモリチェック完了の情報を、書換装置12に送信する。そして、ステップS43aにおいて、書換装置12は、第1メモリ13aの検査実行が完了したことを示すメモリチェック完了の情報を受信し、第1制御装置13は第1メモリ13aの検査実行が完了したか否かを判定する。この判定結果がNOの場合には、ステップS44aに進む。一方、この判定結果がYESの場合には、エンドに進む。次に、ステップS44aにおいては、一定時間が経過したか否かを判定する。この判定結果がNOの場合には、ステップS43aの判定処理を繰り返す。一方、この判定結果がYESの場合には、各第1および第2メモリ13a,14aの検査が失敗したと判断して、エンドに進む。上述したように、本実施の形態による制御ユニットのメモリの書き換えシステム10によれば、書換装置12から出力される1つの書換情報20によって2つの第1制御装置13および第2制御装置14の各第1および第2メモリ13a,14aを書き換え可能であり、第1制御装置13の書き換えと第2制御装置14の書き換えとの整合性を容易に確保することができる。しかも、書換装置12は、2つの第1制御装置13および第2制御装置14に対して同一の1つの書換情報20を出力するだけであって、例えば2つの異なる第1制御装置13および第2制御装置14に対して異なる書換情報を選択および出力する必要が無く、書き換えに要する時間を短縮することができる。書換装置12は、例えば1つの制御装置のみに書き換えを実行する場合と同様の手順、つまり1つの書換情報20の出力と、第1制御装置13および第2制御装置14のうち何れか一方からの応答の受信とによって、2つの第1制御装置13および第2制御装置14の各第1および第2メモリ13a,14aを、2つの第1情報21および第2情報22によって書き換え可能である。これにより、システムの変更を抑制しつつ2つの第1制御装置13および第2制御装置14に対して書き換えを同時に適切に実行することができる。さらに、第1制御装置13は第1アドレス領域31の最終アドレスの情報を第2制御装置14に送信することから、例えば書換情報20において第1情報21が格納された第1アドレス領域31が変更された場合などであっても、第2制御装置14は第1アドレス領域の最終アドレスを的確に把握することが出来る。これにより、第2制御装置14は、処理内容の変更を抑制しつつ書換情報20の第2アドレス領域32に格納された第2情報22によって第2メモリ14aの書き換えを適切に実行することができる。さらに、書換装置12は、2つの第1制御装置13および第2制御装置14に対する書き換えが正常に完了した場合に、書き換えの動作が正常に完了したと判断することから、2つの第1制御装置13および第2制御装置14の各第1および第2メモリ13a,14aに格納されている各プログラムのバージョンを容易に一致させることができる。なお、上述した実施の形態において、第2制御装置14は、第1制御装置13から送信される第1メモリアドレス領域41の最終アドレス、つまり第1情報21が格納される第1アドレス領域31の最終アドレスの情報を受信するとしたが、これに限定されず、例えば、予め、最終アドレスの情報を、第2メモリ14などに記憶していてもよい。なお、上述した実施の形態において、第1制御装置13と第2制御装置14との間の通信は、書換装置12が接続された通信バス11以外の通信経路により実行されてもよい。"