"セルアレイ領域にメモリセルトランジスタと、低耐圧トランジスタ領域に低耐圧トランジスタと、高耐圧トランジスタ領域に高耐圧トランジスタとを有する不揮発性半導体記憶装置の製造方法において、半導体基板上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に前記メモリセルトランジスタのフローティングゲート電極材となるフローティングゲート電極層を形成し、前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域にもフローティングゲート電極層を形成する工程と、前記高耐圧トランジスタ領域におけるフローティングゲート電極層を除去する工程と、前記高耐圧トランジスタ領域において、前記半導体基板上に高耐圧用ゲート絶縁膜を形成する工程と、前記高耐圧トランジスタ領域において、前記高耐圧用ゲート絶縁膜上に高耐圧用ゲート電極層を形成する工程と、前記セルアレイ領域における前記フローティングゲート電極層、前記トンネル絶縁膜及び前記半導体基板、前記高耐圧トランジスタ領域における前記高耐圧用ゲート電極層、前記高耐圧用ゲート絶縁膜及び前記半導体基板、前記低耐圧領域における前記フローティングゲート電極層、前記トンネル絶縁膜及び前記半導体基板をエッチングし、絶縁膜を埋め込むことにより素子分離領域を形成する工程と、前記半導体基板全面にゲート間絶縁膜を形成し、前記ゲート間絶縁膜上に第1コントロールゲート電極層と第2コントロールゲート電極層とを順に形成する工程と、前記第2コントロールゲート電極層と前記第1コントロールゲート電極層、前記ゲート間絶縁膜、前記フローティングゲート電極層、前記高耐圧用ゲート電極層を加工することにより前記メモリセル領域においてメモリセルトランジスタを、前記低耐圧トランジスタ領域に低耐圧トランジスタを、前記高耐圧トランジスタ領域に高耐圧トランジスタを形成する工程と、前記半導体基板全面において、前記メモリセルトランジスタ、前記低耐圧トランジスタ及び前記高耐圧トランジスタを覆うライナー絶縁膜を形成する工程と、前記ライナー絶縁膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜及び前記ライナー絶縁膜をエッチングし、前記第2コントロールゲート電極層の上面を露出する工程と、前記第2コントロールゲート電極層の上面をシリサイド化する工程と、前記半導体基板全面において、前記シリサイド化した第2コントロールゲート電極層の上面を覆うバリア絶縁膜を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。本発明は、メモリセルトランジスタの高速化高集積化加工容易性,低電圧トランジスタの高速化加工容易性及び高電圧トランジスタの高耐圧化高速化加工容易性を同時に実現する不揮発性半導体記憶装置の製造方法を提供することにある。本発明の他の態様によれば、セルアレイ領域にメモリセルトランジスタと、低耐圧トランジスタ領域に低耐圧トランジスタと、高耐圧トランジスタ領域に高耐圧トランジスタとを有する不揮発性半導体記憶装置の製造方法において、半導体基板上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に前記メモリセルトランジスタのフローティングゲート電極材となるフローティングゲート電極層を形成し、前記高耐圧トランジスタ領域及び前記低耐圧トランジスタ領域にもフローティングゲート電極層を形成する工程と、前記高耐圧トランジスタ領域におけるフローティングゲート電極層を除去する工程と、前記高耐圧トランジスタ領域において、前記半導体基板上に高耐圧用ゲート絶縁膜を形成する工程と、前記高耐圧トランジスタ領域において、前記高耐圧用ゲート絶縁膜上に高耐圧用ゲート電極層を形成する工程と、前記セルアレイ領域における前記フローティングゲート電極層、前記トンネル絶縁膜及び前記半導体基板、前記高耐圧トランジスタ領域における前記高耐圧用ゲート電極層、前記高耐圧用ゲート絶縁膜及び前記半導体基板、前記低耐圧領域における前記フローティングゲート電極層、前記トンネル絶縁膜及び前記半導体基板をエッチングし、絶縁膜を埋め込むことにより素子分離領域を形成する工程と、前記半導体基板全面にゲート間絶縁膜を形成し、前記ゲート間絶縁膜上に第1コントロールゲート電極層と第2コントロールゲート電極層とを順に形成する工程と、前記第2コントロールゲート電極層と前記第1コントロールゲート電極層、前記ゲート間絶縁膜、前記フローティングゲート電極層、前記高耐圧用ゲート電極層を加工することにより前記メモリセル領域においてメモリセルトランジスタを、前記低耐圧トランジスタ領域に低耐圧トランジスタを、前記高耐圧トランジスタ領域に高耐圧トランジスタを形成する工程と、前記半導体基板全面において、前記メモリセルトランジスタ、前記低耐圧トランジスタ及び前記高耐圧トランジスタを覆うライナー絶縁膜を形成する工程と、前記ライナー絶縁膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜及び前記ライナー絶縁膜をエッチングし、前記第2コントロールゲート電極層の上面を露出する工程と、前記第2コントロールゲート電極層の上面をシリサイド化する工程と、前記半導体基板全面において、前記シリサイド化した第2コントロールゲート電極層の上面を覆うバリア絶縁膜を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。本発明の不揮発性半導体記憶装置の製造方法によれば、メモリセルトランジスタの高速化高集積化加工容易性,低電圧トランジスタの高速化加工容易性及び高電圧トランジスタの高耐圧化高速化加工容易性を同時に実現することができる。次に、図面を参照して、本発明の第1乃至第6の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。また、以下に示す第1乃至第6の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。NAND型不揮発性半導体記憶装置の形成プロセスにおいては、素子分離領域STI形成前にすべてのゲート絶縁膜を形成する全素子ゲート先作り工程がある。全素子ゲート先作り工程では、低電圧回路領域のゲート絶縁膜は、セルアレイ領域のゲート絶縁膜と同じ膜厚になるため、製造工程が簡単になるという利点がある。一方、セルアレイ領域に対して周辺部を構成する低電圧回路領域および高電圧回路領域のゲート絶縁膜トンネル酸化膜を独立に形成することができる後作り工程がある。後作り工程においては、素子分離領域を周辺低電圧回路領域および高電圧回路領域のゲート絶縁膜を後から独立にゲート絶縁膜の厚さを調整しつつ形成することができる。特に、低電圧回路領域のトランジスタのゲート絶縁膜をメモリセルトランジスタのゲート絶縁膜よりも薄く、極めて薄く形成することができる。このことからトランジスタとしての相互コンダクタンスgmを高めることができ駆動能力の優れたトランジスタを形成することができるという利点がある。本発明の実施の形態に係る不揮発性半導体記憶装置は、素子分離領域STI形成前にすべてのゲート絶縁膜を形成する全素子ゲート先作り工程に相当する。本発明の実施の形態に係る不揮発性半導体記憶装置によれば、ワード線と各種素子のゲート電極層に金属シリサイド膜を形成することで、メモリセルトランジスタの高速化高集積化加工容易性,低電圧トランジスタの高速化加工容易性及び高電圧トランジスタの高耐圧化高速化加工容易性を同時に実現することができる。第1の実施の形態全体平面パターンブロック構成本発明の第1の実施の形態に係る不揮発性半導体記憶装置の模式的ブロック構成は、例えば、図64に示すように、半導体チップ110上に配置されたセルアレイ領域120と、高電圧回路領域90と、低電圧回路領域80と、低電圧回路と高電圧回路と抵抗素子領域との混在からなるその他の回路領域100とを備える。高電圧回路領域90はセルアレイ領域120に対して書き込み電圧Vpgm、消去電圧Verase等の電源電圧に比べて相対的に高い電圧パルスを印加するための回路である。低電圧回路領域80はCMOS等の論理回路であり、相対的に高速低消費電力性能が要求される回路領域である。その他の回路領域100には、特に低電圧回路領域80及び高電圧回路領域90に設定される回路以外の低電圧回路と高電圧回路と基準電圧等を発生するための抵抗素子領域等が配置される。本発明の第1の実施の形態に係る不揮発性半導体記憶装置においては、特にセルアレイ領域120と、高電圧回路領域90と、低電圧回路領域80が関係している。更に又、セルアレイ領域120とその他の回路領域100内における低電圧回路と高電圧回路と基準電圧等を発生するための抵抗素子領域も関係している。更に又、セルアレイ領域120と、高電圧回路領域90及び低電圧回路領域80と、その他の回路領域100内における、配線領域も関係している。本発明の第1の実施の形態に係る不揮発性半導体記憶装置の構成についてより詳細に説明すると、図65に示すように、メモリセルアレイ130と、データ選択線ドライバ42と、ロウデコーダ43と、アドレスバッファ47と、カラムデコーダ39と、センスアンプ/データレジスタ37と、データ入出力バッファ45と、基板電位制御回路44と、制御回路35と、Vpgm発生回路41aと、Vpass発生回路41bと、Vread発生回路41cと、Vref発生回路41dから構成される。メモリセルアレイ130は、後述するように、不揮発性メモリセルと選択トランジスタを直列又は並列接続したメモリセルブロックがマトリックス状に配列されて構成される。このメモリセルアレイ130のデータ転送線のデータをセンスし、或いは書き込みデータを保持するためにセンスアンプ/データレジスタ46が設けられている。このセンスアンプ/データレジスタ46はデータラッチを兼ねており、例えばフリップフロップ回路を主体として構成される。このセンスアンプ/データレジスタ46は、データ入出力バッファ45に接続されている。これらの接続は、アドレスバッファ47からアドレス信号を受けるカラムデコーダ39の出力によって制御される。データ入出力バッファ45に加えられたデータを、メモリセルアレイ130に書き込み、及びメモリセルアレイ130に記憶されたデータを、データ入出力バッファ45に読み出し可能となっている。メモリセルアレイ130には、メモリセルエレメントの選択を行うため、具体的にはデータ選択線及びブロック選択線の制御をするために、アドレス選択回路からなるロウデコーダ43が設けられている。基板電位制御回路44は、メモリセルアレイ130が形成されるp型半導体基板カード500を構成している。ICカード500はプレーンターミナル600を介して外部デバイスと接続可能である。またプレーンターミナル600はICカード500内において、MPU400に結合される。CPU430は演算部431と制御部432とを含む。制御部432は半導体メモリデバイス250、ROM410及びRAM420に結合されている。MPU400はICカード500の一方の表面上にモールドされ、プレーンターミナル600はICカード500の他方の表面上において形成されることが望ましい。図82において、半導体メモリデバイス250或いはROM410に対して、本発明の第1乃至第6の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及び擬似EEROMモードが可能である。適用例12更に別のICカード500の構成例は、図83に示すように、ROM410,RAM420,CPU430及び半導体メモリデバイス領域501をすべてワンチップ化して、システムLSIチップ508として構成する。このようなシステムLSIチップ508がICカード500内に内蔵されている。図83において、半導体メモリデバイス領域501及びROM410に対して、本発明の第1乃至第6の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及び擬似EEROMモードが可能である。適用例13更に別のICカード500の構成例は、図84に示すように、ROM410を半導体メモリデバイス領域501内に内蔵して、全体として、ROM領域を有するEEPROMモードのフラッシュメモリ510を構成する。更に、このROM領域を有するEEPROMモードのフラッシュメモリ510,RAM420,CPU430をすべてワンチップ化して、システムLSIチップ509を構成している。このようなシステムLSIチップ509がICカード500内に内蔵されている。適用例14更に別のICカード500の構成例は、図85に示すように、図82に示した半導体メモリデバイス250において、ROM410を内蔵して、全体として、ROM領域を有するEEPROMモードのフラッシュメモリ510を構成している。このようなROM領域を有するEEPROMモードのフラッシュメモリ510は、MPU400内に内蔵されている点は、図82と同様である。その他の実施の形態上記のように、本発明は第1乃至第6の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。第1乃至第6の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの基本素子構造としては、スタックゲート型構造について開示されたが、この構造に限るものではなく、側壁コントロールゲート型構造、MONOS構造等であっても良いことは勿論である。また、製造工程においてもさまざまな変形例、変更例が可能であることも勿論である。更に又、第1乃至第6の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタは、2値論理のメモリに限定されるものではない。例えば、3値以上の多値論理のメモリについても適用可能である。例えば、4値記憶の不揮発性半導体記憶装置であれば、2値記憶の不揮発性半導体記憶装置に比べ、2倍のメモリ容量を達成することができる。更に又、m値m>3以上の多値記憶の不揮発性半導体記憶装置についても適用可能である。又、第1乃至第6の実施の形態に係る不揮発性半導体記憶装置においては、メモリセルトランジスタ,高電圧用トランジスタ,低電圧用トランジスタのゲート電極部分に金属シリサイドを形成する構造を特に説明したが、メモリセルトランジスタ,高電圧用トランジスタ,低電圧用トランジスタのいずれにおいても、ソースドレイン領域に金属シリサイドを形成する構造と組み合わせることも可能である。又、第1乃至第6の実施の形態に係る不揮発性半導体記憶装置においては、メモリセルトランジスタ,高電圧用トランジスタ,低電圧用トランジスタのゲート電極部分に金属シリサイドを形成する構造を特に説明したが、抵抗素子領域、配線領域においても、金属シリサイドを形成する構造と組み合わせることも可能である。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。"