"誤り訂正回路とメモリ制御回路とを具備する半導体集積回路であって、前記メモリ制御回路は、半導体メモリと接続可能とされ、前記メモリ制御回路は前記半導体メモリに格納されたデータを読み出し可能とされ、前記メモリ制御回路は前記データを前記誤り訂正回路に転送可能とされ、前記誤り訂正回路は、前記メモリ制御回路から転送される前記データに関して誤り検出と誤り訂正を実行可能とされ、前記メモリ制御回路は、スロット生成部とアドレス生成回路とを含み、前記誤り訂正回路によって前記データに関して誤りが検出された場合には、誤り検出に応答して前記スロット生成部はバースト転送の実行のためのアクセススロットを形成可能とされ、前記アクセススロットの形成に応答して、前記メモリ制御回路は前記バースト転送を実行することで前記誤り訂正回路によって形成される誤り訂正データを前記半導体メモリに転送可能とされ、前記アクセススロットを使用した前記バースト転送の完了に応答して、前記アドレス生成回路は次のバースト転送のためのアドレス計算を実行可能とされ、1個分のECCブロックに関する誤り訂正データを前記半導体メモリに転送するのに必要な最終回のアクセススロットを使用したバースト転送の完了に応答して、前記アドレス生成回路は2個目のECCブロックの1回目のアクセススロットを使用するバースト転送のためのアドレス計算を実行可能とされ、前記1個分のECCブロックに関して前記誤り訂正回路によって前誤りが検出されない場合には、誤りの非検出に応答して前記スロット生成部は前記アクセススロットよりも期間の短い他のスロットを形成可能とされ、前記他のスロットの完了に応答して、前記アクセススロットを使用した前記バースト転送の前記完了よりも早期に、前記アドレス生成回路は、前記2個目のECCブロックの前記1回目のアクセススロットを使用する前記バースト転送のためのアドレス計算を実行可能とされたことを特徴とする半導体集積回路。請求項1において、前記他のスロットの期間において、前記メモリ制御回路によるバースト転送が省略可能とされることを特徴とする半導体集積回路。請求項2において、前記アクセススロットを使用した前記バースト転送によって、前記誤り訂正データは前記半導体メモリに上書き可能とされ、前記他のスロットの期間において、誤り訂正データの前記半導体メモリへの上書きが省略可能とされることを特徴とする半導体集積回路。請求項3において、前記半導体集積回路は、中央処理ユニットと、ホスト機器と接続可能なホストインターフェース回路とを更に具備して、前記メモリ制御回路は、調停回路を更に含み、前記調停回路は、前記誤り訂正回路が前記半導体メモリをアクセスするECCアクセス要求と、前記中央処理ユニットが前記半導体メモリをアクセスするCPUアクセス要求と、前記ホストインターフェース回路が前記半導体メモリをアクセスするホストアクセス要求を調停可能とされたことを特徴とする半導体集積回路。請求項4において、前記スロット生成部により形成される前記アクセススロットは、前記調停回路を介して前記アドレス生成回路に供給可能とされ、前記スロット生成部により形成される前記他のスロットは、前記調停回路を介することなく前記アドレス生成回路に供給可能とされることを特徴とする半導体集積回路。請求項5において、前記アクセススロットを使用した前記バースト転送の前記完了と前記他のスロットの前記完了とは、ローレベルとハイレベルとの一方から他方への同一方向のレベル変化によって前記スロット生成部から前記アドレス生成回路に伝達可能とされたことを特徴とする半導体集積回路。請求項6において、前記メモリ制御回路は、光ディスクから読み出された再生データを前記データとして前記半導体メモリに格納可能とされ、前記メモリ制御回路は、前記半導体メモリから前記再生データを読み出して前記誤り訂正回路に転送可能とされる。前記誤り訂正回路は、前記メモリ制御回路から転送される前記再生データの前記誤り検出と前記誤り訂正を実行可能とされたことを特徴とする半導体集積回路。請求項7において、前記スロット生成部は、エラーカウント回路を有し、前記エラーカウント回路は、前記誤り訂正回路から生成されるステータス信号が供給されることで誤りの度数を測定可能とされ、前記エラーカウント回路により測定された前記誤りの度数が所定の値よりも大きな場合には、前記エラーカウント回路の出力に応答して前記メモリ制御回路は前記アクセススロットを使用した前記バースト転送を実行することによって前記誤り訂正データが前記半導体メモリに上書き可能とされ、前記エラーカウント回路によって測定された前記誤りの度数が前記所定の値よりも小さい場合には、前記エラーカウント回路の出力に応答して前記メモリ制御回路は前記ステータス信号により上書きの指示されたデータを前記半導体メモリに上書き可能とされ、前記ステータス信号により上書きの省略が指示されたデータの前記半導体メモリに上書きが省略可能とされたことを特徴とする半導体集積回路。請求項1乃至請求項8のいずれかにおいて、前記半導体メモリは、ダイナミックランダムアクセスメモリであることを特徴とする半導体集積回路。請求項9において、前記半導体集積回路の半導体チップと、前記半導体メモリとしての前記ダイナミックランダムアクセスメモリの半導体チップとは、単一の封止パッケージに内蔵されたことを特徴とする半導体集積回路。誤り訂正回路とメモリ制御回路とを具備する半導体集積回路の動作方法であって、前記メモリ制御回路は、半導体メモリと接続可能とされ、前記メモリ制御回路は前記半導体メモリに格納されたデータを読み出し可能とされ、前記メモリ制御回路は前記データを前記誤り訂正回路に転送可能とされ、前記誤り訂正回路は、前記メモリ制御回路から転送される前記データに関して誤り検出と誤り訂正を実行可能とされ、前記メモリ制御回路は、スロット生成部とアドレス生成回路とを含み、前記誤り訂正回路によって前記データに関して誤りが検出された場合には、誤り検出に応答して前記スロット生成部はバースト転送の実行のためのアクセススロットを形成可能とされ、前記アクセススロットの形成に応答して、前記メモリ制御回路は前記バースト転送を実行することで前記誤り訂正回路によって形成される誤り訂正データを前記半導体メモリに転送可能とされ、前記アクセススロットを使用した前記バースト転送の完了に応答して、前記アドレス生成回路は次のバースト転送のためのアドレス計算を実行可能とされ、1個分のECCブロックに関する誤り訂正データを前記半導体メモリに転送するのに必要な最終回のアクセススロットを使用したバースト転送の完了に応答して、前記アドレス生成回路は2個目のECCブロックの1回目のアクセススロットを使用するバースト転送のためのアドレス計算を実行可能とされ、前記1個分のECCブロックに関して前記誤り訂正回路によって前誤りが検出されない場合には、誤りの非検出に応答して前記スロット生成部は前記アクセススロットよりも期間の短い他のスロットを形成可能とされ、前記他のスロットの完了に応答して、前記アクセススロットを使用した前記バースト転送の前記完了よりも早期に、前記アドレス生成回路は、前記2個目のECCブロックの前記1回目のアクセススロットを使用する前記バースト転送のためのアドレス計算を実行可能とされたことを特徴とする半導体集積回路の動作方法。請求項11において、前記他のスロットの期間において、前記メモリ制御回路によるバースト転送が省略可能とされることを特徴とする半導体集積回路の動作方法。請求項12において、前記アクセススロットを使用した前記バースト転送によって、前記誤り訂正データは前記半導体メモリに上書き可能とされ、前記他のスロットの期間において、誤り訂正データの前記半導体メモリへの上書きが省略可能とされることを特徴とする半導体集積回路の動作方法。請求項13において、前記半導体集積回路は、中央処理ユニットと、ホスト機器と接続可能なホストインターフェース回路とを更に具備して、前記メモリ制御回路は、調停回路を更に含み、前記調停回路は、前記誤り訂正回路が前記半導体メモリをアクセスするECCアクセス要求と、前記中央処理ユニットが前記半導体メモリをアクセスするCPUアクセス要求と、前記ホストインターフェース回路が前記半導体メモリをアクセスするホストアクセス要求を調停可能とされたことを特徴とする半導体集積回路の動作方法。請求項14において、前記スロット生成部により形成される前記アクセススロットは、前記調停回路を介して前記アドレス生成回路に供給可能とされ、前記スロット生成部により形成される前記他のスロットは、前記調停回路を介することなく前記アドレス生成回路に供給可能とされることを特徴とする半導体集積回路の動作方法。請求項15において、前記アクセススロットを使用した前記バースト転送の前記完了と前記他のスロットの前記完了とは、ローレベルとハイレベルとの一方から他方への同一方向のレベル変化によって前記スロット生成部から前記アドレス生成回路に伝達可能とされたことを特徴とする半導体集積回路の動作方法。請求項16において、前記メモリ制御回路は、光ディスクから読み出された再生データを前記データとして前記半導体メモリに格納可能とされ、前記メモリ制御回路は、前記半導体メモリから前記再生データを読み出して前記誤り訂正回路に転送可能とされる。前記誤り訂正回路は、前記メモリ制御回路から転送される前記再生データの前記誤り検出と前記誤り訂正を実行可能とされたことを特徴とする半導体集積回路の動作方法。請求項17において、前記スロット生成部は、エラーカウント回路を有し、前記エラーカウント回路は、前記誤り訂正回路から生成されるステータス信号が供給されることで誤りの度数を測定可能とされ、前記エラーカウント回路により測定された前記誤りの度数が所定の値よりも大きな場合には、前記エラーカウント回路の出力に応答して前記メモリ制御回路は前記アクセススロットを使用した前記バースト転送を実行することによって前記誤り訂正データが前記半導体メモリに上書き可能とされ、前記エラーカウント回路によって測定された前記誤りの度数が前記所定の値よりも小さい場合には、前記エラーカウント回路の出力に応答して前記メモリ制御回路は前記ステータス信号により上書きの指示されたデータを前記半導体メモリに上書き可能とされ、前記ステータス信号により上書きの省略が指示されたデータの前記半導体メモリに上書きが省略可能とされたことを特徴とする半導体集積回路の動作方法。請求項10乃至請求項18のいずれかにおいて、前記半導体メモリは、ダイナミックランダムアクセスメモリであることを特徴とする半導体集積回路の動作方法。請求項19において、前記半導体集積回路の半導体チップと、前記半導体メモリとしての前記ダイナミックランダムアクセスメモリの半導体チップとは、単一の封止パッケージに内蔵されたことを特徴とする半導体集積回路の動作方法。本発明者等は本発明に先立って、DVDやBD等の光ディスクの書き込み動作と読み出し動作とを実行可能な光ディスク記録再生用半導体集積回路の開発に従事した。この光ディスク記録再生用半導体集積回路には、高倍速の倍速再生動作において誤り訂正処理することが要求された。この高倍速の倍速再生動作における誤り訂正処理方式を検討するために、本発明に先立って本発明者等は上記特許文献1に記載された方式を検討した。しかし、上記特許文献1に記載の方式は、復調部と誤り訂正制御部と誤り検出制御部とデスクランブル制御部と入出力部とを制御する光ディスク制御マイコンの負担が高倍速の倍速再生動作で増大して、消費電力も増大すると言う欠点が本発明に先立った本発明者による検討により明らかとされた。一方、上記特許文献2に記載の方式は、エラーが検出されなければバッファメモリの元のアドレスへの訂正データの上書きが省略されるので、データ処理装置とバッファメモリの両者の消費電力を低減することが可能となる。特に、高倍速の倍速再生動作では、再生動作の再生クロックの周波数が増加して光ディスク記録再生用半導体集積回路の全体の消費電力が増大するので、エラーが検出されない場合での訂正データの上書きの省略による消費電力低減は重要である。しかし、誤りが検出されて半導体メモリに訂正データの上書きを行った場合と誤りが検出されずに半導体メモリの訂正データの上書きを省略した場合のいずれにおいても、再生誤り訂正処理回路によって次の誤り訂正処理される再生データを半導体メモリから再生誤り訂正処理回路に転送することが必要となる。また、このデータ転送動作のためには、半導体メモリとのデータ転送を実行するメモリ制御回路のアドレス生成が必要となる。一方、良く知られているように、ECCを使用する誤り訂正処理は、1個のECCブロックのユーザデータを最小単位とするものである。従って、1個のECCブロックのユーザデータが半導体メモリから読み出されて再生誤り訂正処理回路に転送され、再生誤り訂正処理回路が誤り検出誤り訂正を実行する。誤りが検出された場合には、再生誤り訂正処理回路により生成された訂正データが半導体メモリに転送され、半導体メモリでの訂正データの上書きが実行される。半導体メモリでの訂正データの上書きの実行の後に、次の1個のECCブロックのユーザデータを半導体メモリから読み出して再生誤り訂正処理回路に転送するためにアドレスを生成することが必要となる。半導体メモリにはSDRAMが使用されて、1個のECCブロックのユーザデータのSDRAMから再生誤り訂正処理回路へのデータ転送と、再生誤り訂正処理回路により生成された訂正データのSDRAMへのデータ転送に、SDRAMのバースト転送機能が使用される。バースト転送では、一度ロウアドレスを指定してから複数のカラムアドレスを連続して指定することで複数のカラムアドレスのメモリセルを連続して高速にアクセスすることが可能となる。1回のバースト転送によって転送されるデータ量は、例えば、16ワードと一定のデータサイズとされるので、1個のECCブロックのデータ転送は複数回のバースト転送によって実行される。従って、誤りが検出された場合に、1個のECCブロックの訂正データを再生誤り訂正処理回路からSDRAMへ転送するために、1回目のバースト転送の完了の後に、2回目のバースト転送のためのアドレスを生成する必要がある。1回目のバースト転送のための最初のカラムアドレスと比較して、2回目のバースト転送のための最初のカラムアドレスは、16ワードの一定のデータサイズ分インクリメントされる必要がある。従って、この2回目のバースト転送のためのアドレス計算の開始は、1回目のバースト転送の完了をトリガとすることが可能である。このようにして1個目のECCブロックの訂正データの再生誤り訂正処理回路からSDRAMへの転送が完了した後、2個目のECCブロックのユーザデータをSDRAMから読み出して再生誤り訂正処理回路に転送するための1回目のバースト転送のためのアドレス計算の開始は、1個目のECCブロックの最終回目のバースト転送の完了をトリガとすることが可能である。しかし、1個目のECCブロックのユーザデータに関して誤りが検出されなかった場合には訂正データが再生誤り訂正処理回路からSDRAMへ転送されないので、2個目のECCブロックのユーザデータをSDRAMから読み出して再生誤り訂正処理回路に転送するための1回目のバースト転送のためのアドレス計算の開始のトリガに1個目のECCブロックの最終回目のバースト転送の完了を使用することが不可能となる。このように、1個のECCブロックのユーザデータに関して再生誤り訂正処理回路による誤り検出で誤りが検出されない場合には、2個目のECCブロックのユーザデータをSDRAMから読み出し再生誤り訂正処理回路に転送するためのバースト転送のためのアドレス計算を開始することができないと言う問題が、本発明に先立った本発明者等による検討によって明らかとされた。本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。従って、本発明の目的とするところは、誤り検出誤り訂正を実行するために半導体メモリに高速アクセスのバースト転送を実行可能な半導体メモリを使用する際に誤りの検出有無に依存することなく、半導体メモリを正常にアクセスすることにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。すなわち、本発明の代表的な実施の形態は、誤り訂正回路とメモリ制御回路とを具備する半導体集積回路である。前記メモリ制御回路は、半導体メモリと接続される。前記メモリ制御回路は前記半導体メモリに格納されたデータを読み出し可能とされ、前記メモリ制御回路は前記データを前記誤り訂正回路に転送する。前記誤り訂正回路は、前記メモリ制御回路から転送される前記データに関して誤り検出と誤り訂正を実行する。前記メモリ制御回路は、スロット生成部とアドレス生成回路とを含む。前記誤り訂正回路によって前記データに関して誤りが検出された場合には、誤り検出に応答して前記スロット生成部はバースト転送の実行のためのアクセススロットを形成する。前記アクセススロットの形成に応答して、前記メモリ制御回路は前記バースト転送を実行することで前記誤り訂正回路によって形成される誤り訂正データを前記半導体メモリに転送する。前記アクセススロットを使用した前記バースト転送の完了に応答して、前記アドレス生成回路は次のバースト転送のためのアドレス計算を実行する。1個分のECCブロックに関する誤り訂正データを前記半導体メモリに転送するのに必要な最終回のアクセススロットを使用したバースト転送の完了に応答して、前記アドレス生成回路は2個目のECCブロックの1回目のアクセススロットを使用するバースト転送のためのアドレス計算を実行する。前記1個分のECCブロックに関して前記誤り訂正回路によって前誤りが検出されない場合には、誤りの非検出に応答して前記スロット生成部は前記アクセススロットよりも期間の短い他のスロットを形成する。前記他のスロットの完了に応答して、前記アクセススロットを使用した前記バースト転送の前記完了よりも早期に、前記アドレス生成回路は、前記2個目のECCブロックの前記1回目のアクセススロットを使用する前記バースト転送のためのアドレス計算を実行することを特徴とする。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、本発明によれば、誤り検出誤り訂正を実行するために半導体メモリに高速アクセスのバースト転送を実行可能な半導体メモリを使用する際に誤りの検出有無に依存することなく、半導体メモリを正常にアクセスすることができる。1.実施の形態の概要まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。1本発明の代表的な実施の形態は、誤り訂正回路とメモリ制御回路とを具備する半導体集積回路である。前記メモリ制御回路は、半導体メモリと接続可能とされる。前記メモリ制御回路は前記半導体メモリに格納されたデータを読み出し可能とされ、前記メモリ制御回路は前記データを前記誤り訂正回路に転送可能とされる。前記誤り訂正回路は、前記メモリ制御回路から転送される前記データに関して誤り検出と誤り訂正を実行可能とされる。前記メモリ制御回路は、スロット生成部とアドレス生成回路とを含む。前記誤り訂正回路によって前記データに関して誤りが検出された場合には、誤り検出に応答して前記スロット生成部はバースト転送の実行のためのアクセススロットを形成可能とされる。前記アクセススロットの形成に応答して、前記メモリ制御回路は前記バースト転送を実行することで前記誤り訂正回路によって形成される誤り訂正データを前記半導体メモリに転送可能とされる。前記アクセススロットを使用した前記バースト転送の完了に応答して、前記アドレス生成回路は次のバースト転送のためのアドレス計算を実行可能とされる。1個分のECCブロックに関する誤り訂正データを前記半導体メモリに転送するのに必要な最終回のアクセススロットを使用したバースト転送の完了に応答して、前記アドレス生成回路は2個目のECCブロックの1回目のアクセススロットを使用するバースト転送のためのアドレス計算を実行可能とされる。前記1個分のECCブロックに関して前記誤り訂正回路によって前誤りが検出されない場合には、誤りの非検出に応答して前記スロット生成部は前記アクセススロットよりも期間の短い他のスロットを形成可能とされる。前記他のスロットの完了に応答して、前記アクセススロットを使用した前記バースト転送の前記完了よりも早期に、前記アドレス生成回路は、前記2個目のECCブロックの前記1回目のアクセススロットを使用する前記バースト転送のためのアドレス計算を実行可能とされたことを特徴とするものである。前記実施の形態によれば、誤り検出誤り訂正を実行するために半導体メモリに高速アクセスのバースト転送を実行可能な半導体メモリを使用する際に誤りの検出有無に依存することなく、半導体メモリを正常にアクセスすることができる。好適な実施の形態では、前記他のスロットの期間において、前記メモリ制御回路によるバースト転送が省略可能とされることを特徴とするものである。他の好適な実施の形態では、前記アクセススロットを使用した前記バースト転送によって、前記誤り訂正データは前記半導体メモリに上書き可能とされる。前記他のスロットの期間において、誤り訂正データの前記半導体メモリへの上書きが省略可能とされることを特徴とするものである。更に他の好適な実施の形態による半導体集積回路は、中央処理ユニットと、ホスト機器と接続可能なホストインターフェース回路とを更に具備する。前記メモリ制御回路は、調停回路を更に含む。前記調停回路は、前記誤り訂正回路が前記半導体メモリをアクセスするECCアクセス要求と、前記中央処理ユニットが前記半導体メモリをアクセスするCPUアクセス要求と、前記ホストインターフェース回路が前記半導体メモリをアクセスするホストアクセス要求を調停可能とされたことを特徴とするものである。より好適な実施の形態では、前記スロット生成部により形成される前記アクセススロットは、前記調停回路を介して前記アドレス生成回路に供給可能とされる。前記スロット生成部により形成される前記他のスロットは、前記調停回路を介することなく前記アドレス生成回路に供給可能とされることを特徴とするものである。他のより好適な実施の形態では、前記アクセススロットを使用した前記バースト転送の前記完了と前記他のスロットの前記完了とは、ローレベルとハイレベルとの一方から他方への同一方向のレベル変化によって前記スロット生成部から前記アドレス生成回路に伝達可能とされたことを特徴とするものである。更に他のより好適な実施の形態では、前記メモリ制御回路は、光ディスクから読み出された再生データを前記データとして前記半導体メモリに格納可能とされる。前記メモリ制御回路は、前記半導体メモリから前記再生データを読み出して前記誤り訂正回路に転送可能とされる。前記誤り訂正回路は、前記メモリ制御回路から転送される前記再生データの前記誤り検出と前記誤り訂正を実行可能とされたことを特徴とするものである。別のより好適な実施の形態では、前記スロット生成部は、エラーカウント回路を有する。前記エラーカウント回路は、前記誤り訂正回路から生成されるステータス信号が供給されることで誤りの度数を測定可能とされる。前記エラーカウント回路により測定された前記誤りの度数が所定の値よりも大きな場合には、前記エラーカウント回路の出力に応答して前記メモリ制御回路は前記アクセススロットを使用した前記バースト転送を実行することによって前記誤り訂正データが前記半導体メモリに上書き可能とされる。前記エラーカウント回路によって測定された前記誤りの度数が前記所定の値よりも小さい場合には、前記エラーカウント回路の出力に応答して前記メモリ制御回路は前記ステータス信号により上書きの指示されたデータを前記半導体メモリに上書き可能とされ、前記ステータス信号により上書きの省略が指示されたデータの前記半導体メモリに上書きが省略可能とされたことを特徴とするものである。具体的な実施の形態では、前記半導体メモリは、ダイナミックランダムアクセスメモリであることを特徴とするものである。最も具体的な実施の形態では、前記半導体集積回路の半導体チップと、前記半導体メモリとしての前記ダイナミックランダムアクセスメモリの半導体チップとは、単一の封止パッケージに内蔵されたことを特徴とするものである。2本発明の別の観点の代表的な実施の形態は、誤り訂正回路とメモリ制御回路とを具備する半導体集積回路の動作方法である。前記メモリ制御回路は、半導体メモリと接続可能とされる。前記メモリ制御回路は前記半導体メモリに格納されたデータを読み出し可能とされ、前記メモリ制御回路は前記データを前記誤り訂正回路に転送可能とされる。前記誤り訂正回路は、前記メモリ制御回路から転送される前記データに関して誤り検出と誤り訂正を実行可能とされる。前記メモリ制御回路は、スロット生成部とアドレス生成回路とを含む。前記誤り訂正回路によって前記データに関して誤りが検出された場合には、誤り検出に応答して前記スロット生成部はバースト転送の実行のためのアクセススロットを形成可能とされる。前記アクセススロットの形成に応答して、前記メモリ制御回路は前記バースト転送を実行することで前記誤り訂正回路によって形成される誤り訂正データを前記半導体メモリに転送可能とされる。前記アクセススロットを使用した前記バースト転送の完了に応答して、前記アドレス生成回路は次のバースト転送のためのアドレス計算を実行可能とされる。1個分のECCブロックに関する誤り訂正データを前記半導体メモリに転送するのに必要な最終回のアクセススロットを使用したバースト転送の完了に応答して、前記アドレス生成回路は2個目のECCブロックの1回目のアクセススロットを使用するバースト転送のためのアドレス計算を実行可能とされる。前記1個分のECCブロックに関して前記誤り訂正回路によって前誤りが検出されない場合には、誤りの非検出に応答して前記スロット生成部は前記アクセススロットよりも期間の短い他のスロットを形成可能とされる。前記他のスロットの完了に応答して、前記アクセススロットを使用した前記バースト転送の前記完了よりも早期に、前記アドレス生成回路は、前記2個目のECCブロックの前記1回目のアクセススロットを使用する前記バースト転送のためのアドレス計算を実行可能とされたことを特徴とするものである。前記実施の形態によれば、誤り検出誤り訂正を実行するために半導体メモリに高速アクセスのバースト転送を実行可能な半導体メモリを使用する際に誤りの検出有無に依存することなく、半導体メモリを正常にアクセスすることができる。2.実施の形態の詳細次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。[実施の形態1]《光ディスク記録再生装置の構成》図1は、本発明の実施の形態1による光ディスク記録再生用半導体集積回路LSIを内蔵した光ディスク記録再生装置1の構成を示す図である。図1に示すように光ディスク記録再生装置1は、本発明の実施の形態1による光ディスク記録再生用半導体集積回路LSIと光ヘッドピックアップ12と変調回路13と復調回路14とSDRAMの半導体メモリ22によって構成される。光ディスク記録再生装置1は、着脱可能なDVDやBD等の光ディスク11から読み出しデータを読み出しホストコンピュータ2に供給することによって再生動作を実行する一方、ホストコンピュータ2からの書き込みデータを着脱可能な光ディスク11に書き込むことによって記録動作を実行するものである。光ディスク記録再生用半導体集積回路LSIは、インターリーブ回路15とデインターリーブ回路16と記録ECC処理回路17と再生ECC処理回路18とSerial-ATAPIインターフェース回路19とメモリ制御回路20と中央処理ユニット21によって構成されている。尚、光ディスク記録再生用半導体集積回路LSIには、図示しないクロック発生器から生成されるマスタクロックが供給される。尚、ATAPIは、AdvancedTechnologyAttachmentPacketInterfaceの略である。特に、光ディスク記録再生用半導体集積回路LSIとSDRAMの半導体メモリ22とは、SIPまたはMCPと呼ばれる混成半導体集積回路の形態に形成されることが可能である。すなわち、SDRAMの半導体メモリ22の半導体チップは、光ディスク記録再生用半導体集積回路LSIの半導体チップを内蔵する樹脂封止パッケージの内部に内蔵されることが可能である。着脱可能な光ディスク11は、スピンドルモータに保持され回転する。光ヘッドピックアップ12は、情報の記録および再生を行うレーザ光を発光する半導体レーザと、半導体レーザからのレーザ光を光ディスク11の面上に光スポットとして形成する光学レンズと、光ディスク10からの反射光を使用して情報の再生および自動焦点およびトラック追跡等の光点制御を実行するための光検出器とによって構成され、光ディスク11に情報の書き込み動作を実行する一方、光ディスク11から情報の読み出し動作を実行する。光ディスク記録再生装置1はホストコンピュータ2と接続されることによって、ホストコンピュータ200から供給される命令や情報データが中央処理ユニット21に供給されて、中央処理ユニット21が情報の記録動作、情報の再生動作およびピックアップ12のシーク動作を制御する。《再生動作》再生動作は、ホストコンピュータ200から中央処理ユニット21に再生開始指示を行うことによって実行される。光ヘッドピックアップ12からの再生信号は、光ディスク11のデータを抽出する復調回路14と、図示しないデスクランブル回路と、デインターリーブ回路16と、再生ECC処理回路18とを介して再生される。光ディスク11から再生された大量のデータは、メモリ制御回路20によって一時的にSDRAMのメモリ22に格納される。復調回路14の復調出力信号がデインターリーブ回路16によってデインターリーブされて、図示しないデスクランブル回路によってデスクランブルされることで生成されるチャネル再生データは、SDRAMのメモリ22にメモリ制御回路20を介して格納される。一方、SDRAMのメモリ22からメモリ制御回路20を介して読み出される再生データは再生ECC処理回路18で誤り訂正処理されて、誤り訂正処理後の再生データは再度メモリ制御回路20を介してSDRAMのメモリ22に格納される。SDRAMのメモリ22に格納された再生データは、Serial-ATAPIインターフェース回路19を介して、ホストコンピュータ200に出力される。尚、この再生動作の間には、光ヘッドピックアップ12の半導体レーザは、比較的低出力のレーザ光を発光する。《記録動作》記録動作は、ホストコンピュータ200から中央処理ユニット21に記録開始指示を行うことによって実行される。Serial-ATAPIインターフェイス回路19を介して供給されるホストコンピュータ200からの記録データは、記録ECC処理回路17と、図示しないスクランブル回路と、インターリーブ回路15と、変調回路13によってNRZI記録データに変換される。尚、NRZIは、非ゼロ復帰反転すなわち負論理のNRZを意味している。大量の記録データは、メモリ制御回路20によって、一時的にSDRAMのメモリ22に格納される。その際に、インターリーブ回路15によってインターリーブされるチャネル記録データのベースである記録データが、メモリ制御回路20を介してSDRAMのメモリ22に格納される。一方、メモリ制御回路20を介してSDRAMのメモリ22から読み出される記録データは記録ECC処理回路17で記録ECC処理され、記録ECC処理後の記録データは再度メモリ制御回路20を介してSDRAMのメモリ22に格納される。このようにして生成されたNRZI記録データに応答して光ヘッドピックアップ12が書き込みレーザ光を光ディスク11に照射することによって、記録動作が実行される。《メモリ制御回路》メモリ制御回路20は、SDRAMのメモリ22へのアクセスを要求する複数のバスマスタとしての変調回路13と復調回路14と記録ECC処理回路17と再生ECC処理回路18とSerial-ATAPIインターフェース回路19と中央処理ユニット21からの複数のアクセスを調停する調停回路としても機能する。メモリ制御回路20の調停機能によるアクセス調停では、通常は事前に設定された優先順位によって決定される。まずメモリ制御回路20には、変調回路13とインターリーブ回路15に供給されるチャネル記録データおよび復調回路14とデインターリーブ回路16から供給されるチャネル再生データに関するSDRAMのメモリ22のチャネルアクセスリクエストが供給される。またメモリ制御回路20には、中央処理ユニット21によるSDRAMのメモリ22のCPUアクセスリクエストが供給される。更に、メモリ制御回路20には、記録ECC処理回路17と再生ECC処理回路18によるSDRAMのメモリ22のECCアクセスリクエストが供給される。またメモリ制御回路20には、ATAPIはSerial-ATAPIインターフェース回路19によるSDRAMのメモリ22のATAPIアクセスリクエストが供給される。事前に設定された優先順位では、光ディスク11の読み出し動作と書き込み動作とを最優先とするために、チャネルアクセスリクエストは、優先順位の最上位の1番目に設定される。その次に中央処理ユニット21はホストコンピュータ2からの割り込み要求に高速応答する必要性があるので、CPUアクセスリクエストは、優先順位の2番目に設定される。更にその次に、記録ECC処理回路17と再生ECC処理回路18によるECC処理に関するECCアクセスリクエストは、優先順位の3番目に設定される。最後にSerial-ATAPIインターフェース回路19によるホストデータ転送に関するATAPIアクセスリクエストは、優先順位の最下位の4番目に設定される。《メモリ制御回路の内部構成》図2は、図1に示した本発明の実施の形態1による光ディスク記録再生用半導体集積回路LSIのメモリ制御回路20の内部構成を詳細に示す図である。更に図2には、図1に示した本発明の実施の形態1による光ディスク記録再生用半導体集積回路LSIに含まれる再生ECC処理回路18とSerial-ATAPIインターフェース回路19とが示される一方、SDRAMのメモリ22が示されている。図2に示すように、メモリ制御回路20は、リクェスト切り替え回路201と、スロット生成回路202と、調停回路203と、スロット選択回路204と、アドレス生成回路205と、メモリ入出力制御回路206と、ダミースロット生成回路207とを含んでいる。《メモリ制御回路のメモリ入出力制御回路》メモリ制御回路20のメモリ入出力制御回路206はアドレス信号Addressとロウアドレスストローブ信号RASとカラムアドレスストローブ信号CASとライトイネーブル信号WEをSDRAMのメモリ22に供給することによって、SDRAMのメモリ22はメモリ入出力制御回路206からアクセスされる。ローレベルのライトイネーブル信号WEによってSDRAMのメモリ22へのアクセスは書き込み動作となる一方、ハイレベルのライトイネーブル信号WEによってSDRAMのメモリ22へのアクセスは読み出し動作となる。ローレベルのロウアドレスストローブ信号RASが供給される期間にSDRAMのメモリ22のアドレス入力端子に供給されるアドレス信号Addressは、SDRAMのメモリ22のワード線を選択するロウアドレス信号となる。一方、ローレベルのカラムアドレスストローブ信号CASが供給される期間にSDRAMのメモリ22のアドレス入力端子に供給されるアドレス信号Addressは、SDRAMのメモリ22のカラム線を選択するカラムアドレス信号となる。ロウアドレス信号とカラムアドレス信号によって選択されるSDRAMのメモリ22のメモリセルが、アクセスされる。SDRAMのメモリ22のアドレス入力端子には書き込み動作や読み出し動作のアクセスに先行する初期化シーケンスの間に動作コマンドが供給されて、この動作コマンドによって書き込み動作や読み出し動作のアクセス動作が指定されることが可能となる。従って、一度ロウアドレスを指定して複数のカラムアドレスを連続して指定することで複数のカラムアドレスのメモリセルの高速連続アクセスが可能なバースト転送のアクセス動作も、初期化シーケンスの間にアドレス入力端子に供給される動作コマンドによって指定されることが可能となる。その結果、図1に示した本発明の実施の形態1による光ディスク記録再生用半導体集積回路LSIによる再生動作の間には、光ディスク11から再生された大量のデータはメモリ制御回路20のメモリ入出力制御回路206による高速バースト転送の書き込みアクセス動作よって一時的にSDRAMのメモリ22に格納されることが可能となる。更に再生動作の間に、SDRAMのメモリ22に一時的に格納された再生データは高速バースト転送の読み出しアクセス動作よって誤り検出誤り訂正のために再生ECC処理回路18に高速転送されることが可能となる。再生ECC処理回路18内部の誤り検出誤り訂正回路181は、SDRAMのメモリ22から高速バースト転送によって高速転送された再生データに関して誤り検出誤り訂正処理を実行する。再生データに関して誤りが検出された場合には、再生ECC処理回路18内部の誤り検出誤り訂正回路181は誤り訂正データを生成する。この誤り訂正データは高速バースト転送の書き込みアクセス動作よって再生ECC処理回路18からSDRAMのメモリ22に高速転送されるので、SDRAMのメモリ22では訂正データの上書きが実行される。《リクェスト切り替え回路とスロット生成回路》メモリ制御回路20のリクェスト切り替え回路201とスロット生成回路202は、再生ECC処理回路18によって再生データに関して誤りが検出された場合においてSDRAMのメモリ22での訂正データの上書きのための訂正データの高速バースト転送を実行する。図2に示すように、リクェスト切り替え回路201は端子1と端子2と端子3と切り替え制御端子4を有するスイッチSWを含んでいる。スイッチSWの端子1には再生ECC処理回路18内部の誤り検出誤り訂正回路181から生成される訂正データ上書きリクェスト信号が供給され、スイッチSWの切り替え制御端子4には再生ECC処理回路18内部の誤り検出誤り訂正回路181から生成される誤り訂正の有無を示すステータス信号が供給される。再生ECC処理回路18内部の誤り検出誤り訂正回路181が1個のECCブロック分の再生データの誤り検出誤り訂正処理の実行を完了すると、ハイレベルの訂正データ上書きリクェスト信号が誤り検出誤り訂正回路181からリクェスト切り替え回路201のスイッチSWの端子1に供給される。再生ECC処理回路18によって再生データに関して誤りが検出されたか否かとは無関係に1個のECCブロック分の再生データの誤り検出誤り訂正処理の実行を完了すると、誤り検出誤り訂正回路181からハイレベルの訂正データ上書きリクェスト信号が生成される。1個のECCブロック分の再生データに関する再生ECC処理回路18内部の誤り検出誤り訂正回路181の誤り検出誤り訂正処理の実行によって再生データ誤りが検出された場合には、再生ECC処理回路18の誤り検出誤り訂正回路181から誤り訂正の有りを示すハイレベルのステータス信号が生成されてリクェスト切り替え回路201のスイッチSWの切り替え制御端子4に供給される。従って、スイッチSWでは、端子1と端子2との間が電気的に接続された状態となり、端子1と端子3との間が電気的に開放された状態となる。スイッチSWの端子2はスロット生成回路202の入力端子に接続されているので、誤り訂正の有りを示すハイレベルのステータス信号がスロット生成回路202の入力端子に供給される。その結果、スロット生成回路202は誤り訂正の有りを示すハイレベルのステータス信号に応答して1回目のバースト転送の実行のための1個目のアクセススロットを生成して、1個目のアクセススロットが上述したECCアクセスリクエストとしてリクェストは調停回路203に供給される。図2では図示されていないが、調停回路203には上述したチャネルアクセスリクエストとCPUアクセスリクエストとATAPIアクセスリクエストとが供給される。調停回路203によるアクセス調停によって、ECCアクセスリクエストとしての1個目のアクセススロットに関してメモリ制御回路20を介してSDRAMのメモリ22をアクセスするバス使用権が再生ECC処理回路18に付与される。すなわち、このバス使用権の付与の情報が、調停回路203からスロット選択回路204を介してアドレス生成回路205に供給される。従って、アドレス生成回路205はバス使用権の付与の情報に応答して、1回目のバースト転送の実行のためのロウアドレスと複数のカラムアドレスとを順次に生成する。一方、上述したバス使用権の付与の情報は調停回路203からメモリ入出力制御回路206にも供給されるので、メモリ入出力制御回路206は1個目のアクセススロットの期間中にロウアドレスストローブ信号RASとカラムアドレスストローブ信号CASとライトイネーブル信号WEとを生成する。図3は、図2に示した本発明の実施の形態1による光ディスク記録再生用半導体集積回路LSIのメモリ制御回路20の動作を示す図である。図3には、再生ECC処理回路18の誤り検出誤り訂正回路181によって再生データに関して誤りが検出された場合にSDRAMのメモリ22での訂正データの上書きの実行ために再生ECC処理回路18の誤り検出誤り訂正回路181によって生成された誤り訂正データが高速バースト転送の書き込みアクセス動作よって再生ECC処理回路18からSDRAMのメモリ22に高速転送される様子が示されている。図3に示すように、0番目から23番目の24個のクロックCLKの期間に、1個のアクセススロットAccessSLOTによる1回分のバースト転送が実行される。まず0番目のクロックCLKの立下りから1番目のクロックCLKの立下りの間にローレベルのロウアドレスストローブ信号RASが供給されて、その間にSDRAMのメモリ22のワード線を選択するロウアドレス信号Rとしてのアドレス信号Addressが供給される。次に、4番目のクロックCLKの立下りから5番目のクロックCLKの立下りの間にローレベルのカラムアドレスストローブ信号CASとローレベルのライトイネーブル信号WEが供給され、その間にSDRAMのメモリ22のカラム線を選択するカラムアドレス信号C0としてのアドレス信号Addressとが供給される。この期間に、最初の1ワードの誤り訂正データD0が、再生ECC処理回路18からメモリ制御回路20を介してSDRAMのメモリ22のバンク0に書き込まれる。また、5番目のクロックCLKの立下りから6番目のクロックCLKの立下りの間に、同一のカラムアドレス信号C0を使用して、2個目の1ワードの誤り訂正データD1が、再生ECC処理回路18からメモリ制御回路20を介してSDRAMのメモリ22のバンク1に書き込まれる。更に、6番目のクロックCLKの立下りから7番目のクロックCLKの立下りの間にローレベルのカラムアドレスストローブ信号CASとローレベルのライトイネーブル信号WEが供給され、その間にSDRAMのメモリ22のカラム線を選択するカラムアドレス信号C1としてのアドレス信号Addressとが供給される。この期間に3個目の1ワードの誤り訂正データD2が、再生ECC処理回路18からメモリ制御回路20を介してSDRAMのメモリ22のバンク0に書き込まれる。また、7番目のクロックCLKの立下りから8番目のクロックCLKの立下りの間に、同一のカラムアドレス信号C1を使用して、4個目の1ワードの誤り訂正データD3が、再生ECC処理回路18からメモリ制御回路20を介してSDRAMのメモリ22のバンク1に書き込まれる。以下同様にして、18番目のクロックCLKの立下りから19番目のクロックCLKの立下りの間にローレベルのカラムアドレスストローブ信号CASとローレベルのライトイネーブル信号WEが供給され、その間にSDRAMのメモリ22のカラム線を選択するカラムアドレス信号C7としてのアドレス信号Addressとが供給される。この期間に15個目の1ワードの誤り訂正データD14が、再生ECC処理回路18からメモリ制御回路20を介してSDRAMのメモリ22のバンク0に書き込まれる。また、19番目のクロックCLKの立下りから20番目のクロックCLKの立下りの間に、同一のカラムアドレス信号C7を使用して、最後の16個目の1ワードの誤り訂正データD15が、再生ECC処理回路18からメモリ制御回路20を介してSDRAMのメモリ22のバンク1に書き込まれる。このようにして、0番目から23番目の24個のクロックCLKの期間の1個分のアクセススロットAccessSLOTによって、合計16ワード分の誤り訂正データD0、D1...D7...D15が高速バースト転送によって再生ECC処理回路18からメモリ制御回路20を介してSDRAMのメモリ22に上書きされることが可能となる。このように0番目から23番目の24個のクロックCLKの期間に、1個のアクセススロットAccessSLOTによる1回分のバースト転送が完了すると、22番目のクロックCLKの立下りと23番目のクロックCLKの立下りとの間にロウアドレスストローブ信号RASとライトイネーブル信号WEがローレベルとなり、23番目のクロックCLKの立下りに応答してロウアドレスストローブ信号RASとライトイネーブル信号WEがローレベルからハイレベルに変化する。従って、22番目のクロックCLKの立下りと23番目のクロックCLKの立下りの間でロウアドレスストローブ信号RASとライトイネーブル信号WEがローレベルとされることで、SDRAMのメモリ22へのアクセス動作は終了状態とされる。一方、SDRAMのメモリ22へのアクセス動作は、0番目のクロックCLKの立下りと1番目のクロックCLKの立下りの間に供給されるローレベルのロウアドレスストローブ信号RASに応答してバースト転送処理の開始状態とされる。また、1個のアクセススロットAccessSLOTによる1回分のバースト転送の最終的な完了は、23番目のクロックCLKの立下りから若干遅延してスロット生成回路202から生成されるアクセススロットAccessSLOTのローレベルからハイレベルへの変化によって指定される。従って、この変化はスロット生成回路202から調停回路203とスロット選択回路204とを介してアドレス生成回路205に供給されるので、この変化に応答してアドレス生成回路205は2回目のバースト転送のためのアドレス計算を実行する。1回分のバースト転送の完了後の2回目のバースト転送のためのアドレス計算では、アドレス生成回路205は1回目のバースト転送のための最初のカラムアドレスと比較して2回目のバースト転送のための最初のカラムアドレスを16ワードの一定のデータサイズ分、インクリメントするものである。このように1回分のバースト転送の完了をトリガとして2回目のバースト転送のためのアドレス生成回路205でのアドレス計算が実行され終了されると、2回目のバースト転送が、2個目のアクセススロットAccessSLOTの期間に実行される。このようにして、1個目のECCブロックの訂正データを再生ECC処理回路18からSDRAMのメモリ22に転送するために必要な最終回目のバースト転送が完了すると、1個目のECCブロックの最終回目のバースト転送の完了をトリガして2個目のECCブロックの訂正データを再生ECC処理回路18からSDRAMのメモリ22に転送するために必要なアドレス生成回路205によるアドレス計算を開始することが可能となる。2個目のECCブロックの1回目のバースト転送のためのアドレス計算では、1個目のECCブロックの最終回目のバースト転送と比較してアドレス生成回路205はカラムアドレスを16ワードの一定のデータサイズ分インクリメントするものである。しかし、1個目のECCブロックのユーザデータに関して誤りが検出されなかった場合には訂正データが再生誤り訂正処理回路からSDRAMへ転送されないので、2個目のECCブロックのユーザデータをSDRAMから読み出して再生誤り訂正処理回路に転送するための1回目のバースト転送のためのアドレス計算の開始のトリガに1個目のECCブロックの最終回目のバースト転送の完了を使用することが不可能となる。従って、この問題を解消するために、1個目のECCブロックに関して誤りが検出されない場合にも、1個目のECCブロックの訂正データを再生ECC処理回路18からSDRAMのメモリ22に転送するために必要な回数分のバースト転送の分、複数回のアクセススロットAccessSLOTをスロット生成回路202から生成して、その期間にメモリ22をアクセスすることのないノーオペレーションを実行することも本発明に先立って本発明者等によって検討された。しかし、光ディスク記録再生装置1によって再生される光ディスクがBDである場合には、一般的な再生動作において1個分のECCブロックの訂正データを再生ECC処理回路18からSDRAMのメモリ22に転送するためには、転送データサイズが16ワードのバースト転送を1240回と言う極めて大きな回数、実行しなければならない。従って、上述のノーオペレーションを使用する方法は、1個目のECCブロックに関して誤りが検出されずに誤り訂正データによるSDRAMのメモリ22の上書きが省略される場合にも、上書きが省略されたにもかかわらず、上書きに必要な多数の回数分のバースト転送に相当する時間分、2個目のECCブロックをSDRAMから読み出して再生誤り訂正処理回路に転送するための1回目のバースト転送のためのアドレス計算の開始が顕著に遅延されると言う問題も、本発明に先立った本発明者等の検討によって明らかとされた。《リクェスト切り替え回路とダミースロット生成回路》これらの問題は、図2に示すメモリ制御回路20のリクェスト切り替え回路201とダミースロット生成回路207とによって解消されることができる。メモリ制御回路20のリクェスト切り替え回路201とダミースロット生成回路207とは、再生ECC処理回路18により1個目のECCブロックに関して誤りが検出されなかった場合に、1個目のECCブロックに関してSDRAMのメモリ22の上書きを省略するとともに、2個目のECCブロックをSDRAMのメモリ22から読み出して再生ECC処理回路18に転送するための1回目のバースト転送のためのアドレス計算の開始の遅延を顕著に短縮する機能を有するものである。1個のECCブロック分の再生データに関する再生ECC処理回路18内部の誤り検出誤り訂正回路181の誤り検出誤り訂正処理の実行によって再生データ誤りが検出されなかった場合には、再生ECC処理回路18の誤り検出誤り訂正回路181から誤り訂正の無しを示すローレベルのステータス信号が生成されてリクェスト切り替え回路201のスイッチSWの切り替え制御端子4に供給される。従って、スイッチSWでは、端子1と端子2との間が電気的に開放された状態となり、端子1と端子3との間が電気的に接続された状態となる。スイッチSWの端子3はダミースロット生成回路207の入力端子に接続されているので、端子1のハイレベルのリクェスト信号がSDRAMのメモリ22の上書きの省略を指示する上書き省略信号および誤り訂正の無しを示すノーエラー信号としてダミースロット生成回路207の入力端子に供給される。その結果、ダミースロット生成回路207は上書き省略信号および誤り訂正の無しを示すノーエラー信号に応答してダミースロットを生成する。ダミースロット生成回路207から生成されるダミースロットは、スロット生成回路202から生成されるアクセススロットの完了よりも早期に2個目のECCブロックをSDRAMから読み出して再生ECC処理回路18に転送するための1回目のバースト転送のためのアドレス計算の開始をアドレス生成回路205に指示するために使用される。ダミースロット生成回路207から生成されるダミースロットは、調停回路203によるバス使用権の調停が不必要であるので、調停回路203を介することなくスロット選択回路204に直接供給される。図3には、図2に示す本発明の実施の形態1による光ディスク記録再生用半導体集積回路LSIのメモリ制御回路20のダミースロット生成回路207から生成されるダミースロットも示されている。図3に示したように、上書き省略信号および誤り訂正の無しを示すノーエラー信号としての端子1のハイレベル信号に応答して、ダミースロット生成回路207はクロックCLKの複数のサイクルの期間にダミースロットDummySLOTをローレベルに維持する。クロックCLKの複数のサイクルの期間が経過した後に、ダミースロット生成回路207はダミースロットDummySLOTをローレベルからハイレベルに変化する。その理由は、アクセススロットAccessSLOTのローレベルからハイレベルへの変化に応答してアドレス生成回路205がアドレス計算の実行を開始するようにアドレス生成回路205が設計されたためである。従って、スロット選択回路204を介してダミースロット生成回路207からアドレス生成回路205に早期に供給されるダミースロットDummySLOTのローレベルからハイレベルの変化に応答して、アドレス生成回路205は2個目のECCブロックをSDRAMのメモリ22から読み出し再生ECC処理回路18に転送するための1回目のバースト転送のためのアドレス計算を早期に開始するものである。また、ダミースロット生成回路207によってローレベルに維持されるダミースロットDummySLOTの期間が短過ぎると、スロット選択回路204やアドレス生成回路205の応答速度が遅い場合には、ダミースロット生成回路207によって生成されるダミースロットDummySLOTのローレベルからハイレベルの変化がアドレス生成回路205によって検出されずに、アドレス生成回路205によるアドレス計算が開始されない危険性が生じる。従って、図3に示したように、図2に示した本発明の実施の形態1による光ディスク記録再生用半導体集積回路LSIのメモリ制御回路20においては、ダミースロットDummySLOTのローベル期間は2個分のクロックCLKのサイクルに設定されている。《1個のECCブロック》図4は、図1に示した本発明の実施の形態1の光ディスク記録再生用半導体集積回路LSIに内蔵された再生ECC処理回路18と記録ECC処理回路17とのECC処理に関係したBDである光ディスク11の1個のECCブロックの構成を示す図である。図4に示した1個のECCブロックは、ECCによる誤り訂正処理の最小単位である。従って、図4に示した1個のECCブロックを複数のサブブロックに分割したとすると、ECCによる誤り訂正処理は不可能となる。図4に示したBDの1個のECCブロックには、上記特許文献3に記載されているように、64KBのデータサイズのユーザデータが格納される。64KBのユーザデータは、ロングディスタンスコードと呼ばれるコードと、バーストインディケータサブコードと呼ばれるコードとで保護されている。図4に示すように、1個のECCブロックには、38Bのユーザデータを4個含み1BのBISを3個含む合計155Bのフレームが496行含まれている。1個のECCブロックの一番左側には、合計155Bのフレームの先頭を示すフレームシンクFSが配置されている。1セクター2048Bのユーザデータに4Bの誤り検出コードを付加して、32セクターに対してLDCを符号化する。LDCは304個のコードワードで構成され、216Bの情報シンボルと32Bのパリティシンボルとから構成される。従って、LDCは、RS、すなわち、符号長248、データ216、ディスタンス33のRSコードであり、16シンボルまで訂正可能である。記録データのアドレス情報等の管理データは、BISを使用してECCエンコードされる。BISは、30Bの情報シンボルと32Bのパリティシンボルとから構成される。従って、BISは、RS、すなわち符号長62、データ30、ディスタンス33のRSコードである。言い換えると、BISの情報シンボルは記録データのアドレス情報を含むもので、記録データのアドレス情報の誤り訂正のためにユーザデータとは別個のRSコードが用意されている。従って、消失訂正と呼ばれるBISの訂正結果を元に事前にユーザデータの誤りと推測されるシンボルの場所を特定して訂正する方法を採用することが可能となる。この場所の特定が誤りのシンボルに一致する場合には、最大32シンボルまで訂正可能である。《SDRAM》図5は、図1に示す本発明の実施の形態1による光ディスク記録再生用半導体集積回路LSIを内蔵した光ディスク記録再生装置1のSDRAMのメモリ22に、複数のECCブロックが格納される様子を示す図である。複数のECCブロックの各ECCブロックは、LDC領域と、BIS領域と、ダミー領域とを含んでいる。LDC領域には、216Bの情報シンボルのLDCデータと32BのパリティシンボルのLDCパリティとからなるコードワードが304個格納される。BIS領域には、30Bの情報シンボルのBISデータと32BのパリティシンボルのBISパリティとからなるコードワードが24個格納される。ダミー領域には、ステータスやモニタ等の情報が格納され、更に光ディスク記録再生装置のメーカーや設計会社が光ディスク記録再生装置1のファームウェアを開発する際に必要な情報が格納される。《種々のデータ転送動作》図6は、図1に示す本発明の実施の形態1による光ディスク記録再生用半導体集積回路LSIによって実行される種々のデータ転送動作を示している。図6の転送名の欄の1番目に記載されたチャネルLDC書き込み転送CHwriteは、半導体集積回路LSIによる光ディスク11の再生動作時に復調回路14とデインターリーブ回路16によって生成されるチャネル再生データに関して図5に示すSDRAMのメモリ22のLDC領域にデータを書き込むためのデータ転送動作である。チャネルLDC書き込み転送CHwriteでは、データ転送量は64B×10×124であり、1個のアクセススロットAccessSLOT中のクロックCLKの個数を示すスロット幅は25であり、1個のクラスタ当りのLDCデータ転送に必要なクロックCLKの総数は、誤り訂正データによるSDRAMのメモリ22の上書きが有るか否かに無関係に、31,000個となる。尚、1個のクラスタは、図4に示した1個のECCブロックと、管理データと、1個のECCブロックの先頭を示す再生クラスタ同期信号とを含むものである。図6の転送名の欄の2番目に記載されたチャネルBIS書き込み転送CHwriteは、半導体集積回路LSIによる光ディスク11の再生動作時に復調回路14とデインターリーブ回路16によって生成されるチャネル再生データに関して図5に示すSDRAMのメモリ22のBIS領域にデータを書き込むためのデータ転送動作である。チャネルBIS書き込み転送CHwriteでは、データ転送量は1B×12×11であり、1個のアクセススロットAccessSLOT中のクロックCLKの個数を示すスロット幅は11であり、1個のクラスタ当りのLDCデータ転送に必要なクロックCLKの総数は、誤り訂正データによるSDRAMのメモリ22の上書きが有るか否かに無関係に16,368個となる。図6の転送名の欄の3番目に記載されたECCLDC読み出し転送ECCreadは、半導体集積回路LSIによる光ディスク11の再生動作時に図5に示すSDRAMのメモリ22のLDC領域に格納されLDCデータを読み出して再生ECC処理回路18に転送するためのデータ転送動作である。ECCLDC読み出し転送ECCreadでは、データ転送量は64B×4×304であり、1個のアクセススロットAccessSLOT中のクロックCLKの個数を示すスロット幅は22であり、1個のクラスタ当りのLDCデータ転送に必要なクロックCLKの総数は、誤り訂正データによるSDRAMのメモリ22の上書きが有るか否かに無関係に、26,752個となる。図6の転送名の欄の4番目に記載されたECCBIS読み出し転送ECCreadは、半導体集積回路LSIによる光ディスク11の再生動作時に図5に示すSDRAMのメモリ22のBIS領域に格納されBISデータを読み出して再生ECC処理回路18に転送するためのデータ転送動作である。ECCBIS読み出し転送ECCreadでは、データ転送量は64B×1×24であり、1個のアクセススロットAccessSLOT中のクロックCLKの個数を示すスロット幅は22であり、1個のクラスタ当りのLDCデータ転送に必要なクロックCLKの総数は、誤り訂正データによるSDRAMのメモリ22の上書きが有るか否かに無関係に、528個となる。図6の転送名の欄の5番目に記載されたECCLDC書き込み転送ECCwriteは、半導体集積回路LSIによる光ディスク11の再生動作時に再生ECC処理回路18により生成される誤り訂正データに関して再生ECC処理回路18から図5に示すSDRAMのメモリ22のLDC領域に転送して格納するためのデータ転送動作である。書き込み転送ECCwriteでは、データ転送量は64B×4×304である。1個のアクセススロットAccessSLOT中のクロックCLKの個数を示すスロット幅は、誤り訂正データによるSDRAMのメモリ22の上書きが有る場合には25となり、誤り訂正データによるSDRAMのメモリ22の上書きが無い場合には3となる。1個のクラスタ当りのLDCデータ転送に必要なクロックCLKの総数は、誤り訂正データによるSDRAMのメモリ22の上書きが有る場合には30,400個となり、誤り訂正データによるSDRAMのメモリ22の上書きが無い場合には3,648個となる。図6の転送名の欄の6番目に記載されたECCLDC書き込み転送ECCwriteは、半導体集積回路LSIによる光ディスク11の再生動作時に再生ECC処理回路18により生成される誤り訂正データに関して再生ECC処理回路18から図5に示すSDRAMのメモリ22のBIS領域に転送して格納するためのデータ転送動作である。書き込み転送ECCwriteでは、データ転送量は64B×1×24である。1個のアクセススロットAccessSLOT中のクロックCLKの個数を示すスロット幅は、誤り訂正データによるSDRAMのメモリ22の上書きが有る場合には25となり、誤り訂正データによるSDRAMのメモリ22の上書きが無い場合には3となる。1個のクラスタ当りのLDCデータ転送に必要なクロックCLKの総数は、誤り訂正データによるSDRAMのメモリ22の上書きが有る場合には600個となり、誤り訂正データによるSDRAMのメモリ22の上書きが無い場合には72個となる。図6から明らかなように、図1に示す本発明の実施の形態1による光ディスク記録再生用半導体集積回路LSIによる光ディスク11の再生動作時に再生ECC処理回路18によって誤りが検出されて再生ECC処理回路18によって生成される誤り訂正データによるSDRAMのメモリ22の上書きが有る場合と比較して、誤りが検出されずにSDRAMのメモリ22の上書きが省略される場合には、ECCLDC書き込み転送ECCwriteとECCLDC書き込み転送ECCwriteとを早期に完了することが可能となる。このようにして、本発明の実施の形態1によれば、アドレス生成回路205は2個目のECCブロックをSDRAMのメモリ22から読み出し再生ECC処理回路18に転送するための1回目のバースト転送のためのアドレス計算を早期に開始することが可能となる。以上、図1乃至図6を参照して説明した本発明の実施の形態1によれば、1個目のECCブロックに関して誤りが検出されずに訂正データが再生誤り訂正処理回路からSDRAMへ転送されない場合でも、ダミースロット生成回路207が2個目のECCブロックのデータをSDRAMから読み出し再生ECC処理回路18に転送するための1回目のバースト転送のアドレス計算を開始するトリガ信号を生成するものである。従って、本発明の実施の形態1によれば、誤り検出誤り訂正に使用される半導体メモリに高速アクセスのバースト転送を実行可能な半導体メモリを使用する際に誤りの検出有無に依存することなく、半導体メモリを正常にアクセスすることが可能となる。[実施の形態2]《他のメモリ制御回路の内部構成》図7は、図1に示す光ディスク記録再生用半導体集積回路LSIに含まれる本発明の実施の形態2による他のメモリ制御回路20の内部構成を詳細に示す図である。図7に示した本発明の実施の形態2による他のメモリ制御回路20が、図2に示した本発明の実施の形態1によるメモリ制御回路20と相違するのは、下記の点である。まず、図7に示した本発明の実施の形態2による他のメモリ制御回路20では、スロット生成回路202はエラーカウント回路2021を含み、メモリ入出力制御回路206はデータ転送選択回路2061を含んでいる。更に、図7に示した本発明の実施の形態2による他のメモリ制御回路20では、再生ECC処理回路18の誤り検出誤り訂正回路181から生成されるステータス信号が、スロット生成回路202のエラーカウント回路2021とメモリ入出力制御回路206のデータ転送選択回路2061とアドレス生成回路205に供給されている。スロット生成回路202のエラーカウント回路2021は再生ECC処理回路18の誤り検出誤り訂正回路181から生成されるステータス信号に応答することによって、1個の再生クラスタに含まれるエラーをカウントする。エラーのカウントの以前に図7では図示されていないが再生クラスタ同期信号が図1の復調回路14からエラーカウント回路2021に供給されることによって、エラーカウント回路2021のカウント値は初期値0に設定される。従って、エラーにカウントよって、エラーカウント回路2021のカウント値はインクリメントされる。《バースト転送量の変更》図9は、図7に示した本発明の実施の形態2によるメモリ入出力制御回路206を含んだ光ディスク記録再生用半導体集積回路LSIによるBDの再生時の1クラスタ当たりのエラーバイト数とバーストアクセス回数とを示す図である。図9の横軸はBDの再生時の1クラスタ当たりのエラーバイト数を示し、図9の縦軸はバーストアクセス回数を示し、図9には1個のアクセススロットAccessSLOTの間の訂正データのバースト転送量を16ワードと8ワードと1ワードと変化させた場合のバーストアクセス回数が示されている。ここでは、バースト転送量が16ワードの場合のバースト転送クロックCLKの個数は25個で、バースト転送量が8ワードの場合のバースト転送クロックCLKの個数は17個で、バースト転送量が1ワードの場合のバースト転送クロックCLKの個数は11個である。すなわち、図9はバースト転送量を16ワードと8ワードと1ワードと変化させた場合に図6の転送名の欄の5番目に記載されたECCLDC書き込み転送ECCwriteを行うためのバーストアクセス回数を示している。このECCLDC書き込み転送ECCwriteは、半導体集積回路LSIによる光ディスクの再生動作時に再生ECC処理回路18によって生成される誤り訂正データに関して再生ECC処理回路18から図5に示すSDRAMのメモリ22のLDC領域に転送して格納するためのデータ転送動作である。尚、図5に示したように、LDC領域には、216Bの情報シンボルのLDCデータと32BのパリティシンボルのLDCパリティとからなるコードワードが304個格納される。従って、1クラスタ当たりのLDC領域のデータ量は、248B×304となる。データ量が248B×304の1クラスタのLDC領域のデータを全てSDRAMのメモリ22に転送するためには、1回のバースト転送量を16ワードに設定した場合には、1,216回=4×304ののメモリへのアクセスが必要である。またデータ量が248B×304の1クラスタのLDC領域のデータを全てSDRAMのメモリ22に転送するために、1回のバースト転送量を8ワードと1ワードとに設定した場合には、それぞれのSDRAMのメモリ22のメモリアクセス回数は16ワードの場合のメモリアクセス回数の2倍と16倍になる。図9に示したように、1回のバースト転送量が16ワードに設定されたとすると、1回のバースト転送中に1バイトのエラーの個数が1個未満の場合には、1クラスタ中のエラーバイト数と1クラスタ当たりのメモリへのバースト転送のメモリアクセス回数は比例して、1回のバースト転送中に1バイトのエラーの個数が1個以上の場合には1クラスタ当たりのメモリへのバースト転送のメモリアクセス回数は一定値となる。このように、1回のバースト転送中に少なくとも1バイトのエラーの個数が1個以上の場合には、1回のバースト転送量を16ワードと8ワードと1ワードと変更することによって、バースト転送のメモリアクセス回数は逆数比となり1:2:16の割合である。尚、メモリアクセス回数は一定値となる以前の傾斜は、いずれのバースト転送量のときも同じである。1回のバースト転送量がそれぞれ16ワードと8ワードと1ワードの各バースト転送のメモリアクセス回数に各バースト転送のバースト転送クロックCLKの個数である25個と17個と11個をそれぞれ乗算することで、各バースト転送のバースト転送クロックCLKの個数の総数を求めることができる。従って、1回のバースト転送量が16ワードに設定された場合のバースト転送クロックCLKの個数は30,400個であり、1回のバースト転送量が8ワードに設定された場合のバースト転送クロックCLKの個数は36,176個であり、1回のバースト転送量が1ワードに設定された場合のバースト転送クロックCLKの個数は180,224個である。図10は、図9から計算された図7に示した本発明の実施の形態2によるメモリ入出力制御回路206を含んだ光ディスク記録再生用半導体集積回路LSIによるBDの再生時の1クラスタ当たりのエラーバイト数とバースト転送クロックCLKの個数を示す図である。図10に示すように、1クラスタ中のエラーバイト数が2,800以下の場合には、1個のアクセススロットAccessSLOTのデータ転送量を1ワードに設定することによって、データ転送クロックCLKの個数を低減することが可能となる。また、1クラスタ中のエラーバイト数が3,200以上の場合には、1個のアクセススロットAccessSLOTのバースト転送量を16ワードに設定することによって、データ転送クロックCLKの個数を低減することが可能となる。このように、1クラスタ当たりのエラーバイト数によってバースト転送量を切り換えることにより、SDRAMのメモリ22を効率的に使用でき、かつ消費電量を低減することが可能となる。《エラー発生が多い場合》スロット生成回路202のエラーカウント回路2021でのエラーカウント値が所定の値以上の場合には、エラーカウント回路2021からエラー発生多数を示す出力信号が生成される。この出力信号は調停回路203を介してメモリ入出力制御回路206のデータ転送選択回路2061に供給されるので、データ転送選択回路2061はメモリ入出力制御回路206により実行されるSDRAM22のメモリへの上書きのためのバースト転送の転送データサイズを実施の形態1と同様に16ワードに設定する。このようにエラー発生が多い場合には、図7に示した本発明の実施の形態2によるメモリ入出力制御回路206は、図3に示した本発明の実施の形態1と同様に1個分のアクセススロットAccessSLOTによって、合計16ワード分の誤り訂正データD0、D1...D7...D15を連続して高速バースト転送によってSDRAMのメモリ22に上書きするものである。《エラー発生が少ない場合》スロット生成回路202のエラーカウント回路2021でのエラーカウント値が所定の値未満の場合には、エラーカウント回路2021からエラー発生数小を示す出力信号が生成される。このエラー発生数小を示した出力信号は調停回路203を介してメモリ入出力制御回路206のデータ転送選択回路2061に供給されるので、データ転送選択回路2061はメモリ入出力制御回路206によって実行されるSDRAM22のメモリの上書きのための転送データサイズを1ワードに設定する。このようにエラー発生が少ない場合には、図7に示す本発明の実施の形態2によるメモリ入出力制御回路206は、1個分のアクセススロットAccessSLOTによって、1ワード分の誤り訂正データだけをデータ転送することによりSDRAMのメモリ22に上書きするものである。そのために、再生ECC処理回路18の誤り検出誤り訂正回路181から生成されるステータス信号がメモリ入出力制御回路206とアドレス生成回路205に供給される。このステータス信号は、16ワード分の誤り訂正データD0、D1...D7...D15のいずれの1個のデータがSDRAMのメモリ22に上書きされるべきかを示すものである。アドレス生成回路205はステータス信号に応答してSDRAMのメモリ22への訂正データの上書きに使用されるアドレスを形成して、メモリ入出力制御回路206はステータス信号に応答してSDRAMのメモリ22への上書きのために16ワード分の誤り訂正データD0、D1...D7...D15のいずれの1個のデータを出力する出力タイミングを決定する。図8は、図7に示す本発明の実施の形態2によるメモリ入出力制御回路206によりSDRAMのメモリ22への訂正データの上書きのために1ワード分の誤り訂正データだけがSDRAMのメモリ22にデータ転送される様子を示す図である。この場合にも、再生ECC処理回路18の誤り検出誤り訂正回路181からメモリ入出力制御回路206には、16ワード分の誤り訂正データD0、D1...D7...D15が連続して高速バースト転送によって転送される。誤り訂正データD0、D1...D7...D15の各データは32ビットであり、誤り訂正データD0、D1...D7...D15の各データに関してSDRAMのメモリ22への訂正データの上書きの要否を示すステータス信号が再生ECC処理回路18の誤り検出誤り訂正回路181からメモリ入出力制御回路206に供給される。ハイレベル1のステータス信号は誤り訂正データがSDRAMのメモリ22へ上書きされることを示す一方、ローレベル0のステータス信号は誤り訂正データのSDRAMのメモリ22への上書きが省略されることを示す。従って、メモリ入出力制御回路206は誤り検出誤り訂正回路181から供給されるステータス信号に応答して、ハイレベル1のステータス信号によってDRAMのメモリ22への上書きが指示された訂正データのみをSDRAMのメモリ22に書き込むようにSDRAMのメモリ22の書き込み動作を実行する。一方、再生ECC処理回路18の誤り検出誤り訂正回路181からメモリ入出力制御回路206に供給される誤り訂正データD0、D1...D7...D15の各信号振幅と比較して、メモリ入出力制御回路206のデータ出力バッファ回路から外部SDRAMのメモリ22への外部書き込みデータの信号振幅は大きく設定される。従って、SDRAMのメモリ22への書き込みを実行するために活性化されたデータ出力バッファ回路の消費電力は、比較的大きなものである。従って、ローレベル0のステータス信号によって上書きの省略が指示される時間ではデータ出力バッファ回路を非活性化することによって、メモリ入出力制御回路206のデータ出力バッファ回路の消費電力を低減することが可能となる。更にこのようにエラー発生が少ない場合にも、図8に示したアクセススロットAccessSLOTを使用するメモリ入出力制御回路206によるSDRAMへの訂正データのメモリ22の上書きに際して、図1乃至図6を参照して説明した本発明の実施の形態1と全く同様に1個目のアクセススロットAccessSLOTの完了によってアクセススロットAccessSLOTがローレベルからハイレベルに変化する。その結果、この変化をトリガとして、2個目のECCブロックの訂正データを再生ECC処理回路18からSDRAMのメモリ22に転送するために必要なアドレス生成回路205によるアドレス計算を開始することが可能となる。また更に、図7に示した本発明の実施の形態2によるメモリ入出力制御回路206によれば、再生ECC処理回路18によって1個分のECCブロックに関して誤りが検出されない場合でも、ダミースロット生成回路207から生成されるダミースロットは、スロット生成回路202から生成されるアクセススロットの完了よりも早期に、2個目のECCブロックをSDRAMのメモリ22から読み出して再生ECC処理回路18に転送するための1回目のバースト転送のためのアドレス計算の開始をアドレス生成回路205に指示するものである。上述したように、図7に示した本発明の実施の形態2による光ディスク記録再生用半導体集積回路LSIは、1クラスタ当たりのエラーの検出数に応答して、1個目のアクセススロットAccessSLOTでのデータ転送を16ワード分のバースト転送とエラー箇所のみの1ワード分のデータ転送とに切り換えるものである。図11は、エラー発生が少ない場合での図7に示して本発明の実施の形態2による光ディスク記録再生用半導体集積回路LSIのメモリ制御回路206の動作を示す図である。図11に示すように、エラー発生が少ない場合には、0番目から9番目の10個のクロックCLKの期間に、1個目のアクセススロットAccessSLOTによる1ワード分の訂正データD0のみが転送される。この訂正データD0の転送が完了すると、8番目のクロックCLKの立下りと9番目のクロックCLKの立下りとの間にロウアドレスストローブ信号RASとライトイネーブル信号WEとがローレベルとなり、9番目のクロックCLKの立下りに応答してロウアドレスストローブ信号RASとライトイネーブル信号WEがローレベルからハイレベルに変化する。従って、8番目のクロックCLKの立下りと9番目のクロックCLKの立下りの間でロウアドレスストローブ信号RASとライトイネーブル信号WEとがローレベルとされることで、SDRAMのメモリ22へのアクセス動作は終了状態とされる。一方、SDRAMのメモリ22へのアクセス動作は、0番目のクロックCLKの立下りと1番目のクロックCLKの立下りとの間に供給されるローレベルのロウアドレスストローブ信号RASに応答してデータ転送処理の開始状態とされる。また1個のアクセススロットAccessSLOTによる1回分のデータ転送の最終的な完了は、9番目のクロックCLKの立下りから若干遅延してスロット生成回路202から生成されるアクセススロットAccessSLOTのローレベルからハイレベルへの変化によって指定される。その結果、この変化はスロット生成回路202から調停回路203とスロット選択回路204とを介してアドレス生成回路205に供給されるので、この変化に応答してアドレス生成回路205は2回目のデータ転送のためのアドレス計算を実行する。以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。上述した本発明の具体的な実施の形態では、SDRAMの半導体メモリ22のデータバス幅は32ビットとしたので、1ワードが4バイトに設定されたものである。その他の実施の形態としては、SDRAMの半導体メモリ22のデータバス幅は16ビットに設定して1ワードが2バイトに設定することも可能である。例えば、光ディスク記録再生用半導体集積回路LSIとホストコンピュータ2の間のホストインターフェースは、Serial-ATAPIインターフェース回路19にのみ限定されるものではない。すなわち、ホストインターフェースとしては、Serial-ATAPIインターフェース以外にも、IDEやSCSI等を利用することも可能である。また光ディスク記録再生装置1に使用される半導体メモリ22には、SDRAMよりも更に高速のDDRの同期型ダイナミックランダムアクセスメモリを使用することが可能である。また本発明は、光ディスク記録再生装置のみに限定されるものではなく、無線によるデジタル放送や無線によるインターネットを使用してデジタル動画像コンテンツやデジタル音声コンテンツ等を再生したり記録する際の誤り訂正等にも適用することが可能である。"