"標準論理セルを備える半導体集積回路装置であって、前記標準論理セルは、半導体基板に形成された複数の回路要素と、それぞれが前記半導体基板の上層に形成され、平面視においてセル高さ方向に互いに離間して前記セル高さ方向に直交するセル幅方向に延伸し、第1の基準電圧を供給する第1および第2の電源配線と、前記半導体基板の上層に形成され、前記平面視において前記第1および第2の電源配線の間を前記セル幅方向に延伸し、前記第1の基準電圧とは異なる第2の基準電圧を供給する第3の電源配線と、それぞれが前記半導体基板の上層に形成され、前記平面視において前記第1,第2,第3の電源配線から離間し、前記複数の回路要素の少なくとも1つに電気的に接続された複数の第1の信号配線と、前記複数の第1の信号配線の上層に形成され、前記平面視において前記セル幅方向に延伸し、前記複数の回路要素および前記複数の第1の信号配線の少なくとも1つに電気的に接続される少なくとも1つの第2の信号配線とを含むことを特徴とする半導体集積回路装置。請求項1において、前記第2の信号配線は、前記標準論理セルに複数含まれており、前記標準論理セルは、前記複数の第2の信号配線と同一層に形成され、前記平面視において前記セル高さ方向に延伸し、前記複数の第2の信号配線のうち2つの第2の信号配線を連結する第1の補助配線をさらに含むことを特徴とする半導体集積回路装置。請求項2において、前記第1の補助配線は、前記平面視において前記第3の電源配線を跨いで前記セル高さ方向に延伸し、前記複数の第2の信号配線のうち前記第1および第3の電源配線の間に配置された第2の信号配線と前記第2および第3の電源配線の間に配置された第2の信号配線とを連結することを特徴とする半導体集積回路装置。請求項2において、前記第1の補助配線は、前記平面視において前記第3の電源配線を跨いで前記セル高さ方向に延伸し、前記複数の第2の信号配線のうち前記第3の電源配線を挟んで隣接する2つの第2の信号配線を連結することを特徴とする半導体集積回路装置。請求項2~4のいずれか1項において、前記標準論理セルは、前記複数の第2の信号配線と同一層において前記複数の第2の信号配線のうち1つの第2の信号配線と一体に形成され、前記平面視において前記セル高さ方向に延伸し、当該第2の信号配線を前記複数の回路要素および前記複数の第1の信号配線の少なくとも1つに電気的に接続する第2の補助配線をさらに含むことを特徴とする半導体集積回路装置。請求項5において、前記第2の補助配線は、前記平面視において前記第3の電源配線を跨いで前記セル高さ方向に延伸することを特徴とする半導体集積回路装置。請求項5において、前記第2の補助配線は、前記複数の第2の信号配線のうち前記第3の電源配線に隣接する第2の信号配線と一体に形成され、前記平面視において前記第3の電源配線を跨いで前記セル高さ方向に延伸することを特徴とする半導体集積回路装置。請求項1において、前記第2の信号配線は、前記標準論理セルに複数含まれており、前記標準論理セルは、前記複数の第2の信号配線と同一層において前記複数の第2の信号配線のうち1つの第2の信号配線と一体に形成され、前記平面視において前記セル高さ方向に延伸し、当該第2の信号配線を前記複数の回路要素および前記複数の第1の信号配線の少なくとも1つに電気的に接続する補助配線をさらに含むことを特徴とする半導体集積回路装置。請求項8において、前記補助配線は、前記平面視において前記第3の電源配線を跨いで前記セル高さ方向に延伸することを特徴とする半導体集積回路装置。請求項8において、前記補助配線は、前記複数の第2の信号配線のうち前記第3の電源配線に隣接する第2の信号配線と一体に形成され、前記平面視において前記第3の電源配線を跨いで前記セル高さ方向に延伸することを特徴とする半導体集積回路装置。請求項2~10のいずれか1項において、前記複数の第2の信号配線は、前記平面視において前記セル高さ方向に等間隔に離間するように形成されていることを特徴とする半導体集積回路装置。請求項1において、前記第2の信号配線は、前記標準論理セルに1つ含まれており、前記標準論理セルは、前記第2の信号配線と同一層において前記第2の信号配線と一体に形成され、前記平面視において前記セル高さ方向に延伸し、当該第2の信号配線を前記複数の回路要素および前記複数の第1の信号配線の少なくとも1つに電気的に接続する補助配線をさらに含むことを特徴とする半導体集積回路装置。請求項12において、前記補助配線は、前記平面視において前記第3の電源配線を跨いで前記セル高さ方向に延伸することを特徴とする半導体集積回路装置。請求項13において、前記第2の信号配線は、前記第3の電源配線に隣接することを特徴とする半導体集積回路装置。請求項1~14のいずれか1項において、前記第1および第3の電源配線の離間距離は、前記第2および第3の電源配線の離間距離と等しいことを特徴とする半導体集積回路装置。請求項1~15のいずれか1項において、前記第1の基準電圧は、電源電圧および接地電圧の一方であり、前記第2の基準電圧は、前記電源電圧および前記前記接地電圧の他方であることを特徴とする半導体集積回路装置。請求項1~16のいずれか1項において、前記第1,第2,第3の電源配線および前記複数の第1の信号配線は、前記半導体基板の上層に配置された前記第1の配線層に形成され、前記少なくとも1つの第2の信号配線は、前記第1の配線層の上層に配置された第2の配線層に形成されていることを特徴とする半導体集積回路装置。しかしながら、標準論理セルのセル高さを縮小することにより配線可能領域が狭くなるので、M1配線の配線自由度が低下してしまう。そのため、セル幅方向に延伸するM1配線を配置できない場合すなわち、セル幅方向にM1配線を延伸させることができない場合がある。この場合、セル高さ方向に延伸するM2配線を利用したとしても配線経路を迂回させることができず、回路要素の間を電気的に接続できないすなわち、所望の論理機能を有する回路を構成できないおそれがある。そのため、標準論理セルのセル高さを縮小することが困難であった。また、ダブルハイト構造だけでなくマルチハイト構造を有する標準論理セルにおいてもセル高さを縮小することが困難であった。そこで、この発明は、マルチハイト構造を有する標準論理セルを備える半導体集積回路装置において、標準論理セルにおける回路要素間の電気的な接続関係を保持しつつ標準論理セルのセル高さを縮小することを目的とする。この発明の1つの局面に従うと、半導体集積回路装置は、標準論理セルを備える半導体集積回路装置であって、上記標準論理セルは、半導体基板に形成された複数の回路要素と、それぞれが上記半導体基板の上層に形成され、平面視においてセル高さ方向に互いに離間して上記セル高さ方向に直交するセル幅方向に延伸し、第1の基準電圧を供給する第1および第2の電源配線と、上記半導体基板の上層に形成され、上記平面視において上記第1および第2の電源配線の間を上記セル幅方向に延伸し、上記第1の基準電圧とは異なる第2の基準電圧を供給する第3の電源配線と、それぞれが上記半導体基板の上層に形成され、上記平面視において上記第1,第2,第3の電源配線から離間し、上記複数の回路要素の少なくとも1つに電気的に接続された複数の第1の信号配線と、上記複数の第1の信号配線の上層に形成され、上記平面視において上記セル幅方向に延伸し、上記複数の回路要素および上記複数の第1の信号配線の少なくとも1つに電気的に接続される少なくとも1つの第2の信号配線とを含む。上記半導体集積回路装置では、セル幅方向に延伸する第1の信号配線を配置できない場合であっても、セル幅方向に延伸する第2の信号配線によって配線経路を迂回させることができるので、回路要素間の電気的な接続関係を保持しつつ標準論理セルのセル高さを縮小できる。なお、上記第2の信号配線は、上記標準論理セルに複数含まれており、上記標準論理セルは、上記複数の第2の信号配線と同一層に形成され、上記平面視において上記セル高さ方向に延伸し、上記複数の第2の信号配線のうち2つの第2の信号配線を連結する第1の補助配線をさらに含んでいても良い。このように構成することにより、セル幅方向に延伸する第1の信号配線およびセル高さ方向に延伸する第1の信号配線を配置できない場合であっても、第1の補助配線および2本の第2の信号配線で構成される曲折配線によって配線経路を迂回させることができるので、回路要素間の電気的な接続関係を保持しつつ標準論理セルのセル高さを縮小できる。また、上記第1の補助配線は、上記平面視において上記第3の電源配線を跨いで上記セル高さ方向に延伸し、上記複数の第2の信号配線のうち上記第1および第3の電源配線の間に配置された第2の信号配線と上記第2および第3の電源配線の間に配置された第2の信号配線とを連結しても良い。このように構成することにより、第3の電源配線を跨いで回路要素を電気的に接続できる。これにより、第3の電源配線を迂回させるための配線例えば、ゲート配線を別途形成しなくても良いので、標準論理セルのセル面積の増大を防止できる。また、上記第1の補助配線は、上記平面視において上記第3の電源配線を跨いで上記セル高さ方向に延伸し、上記複数の第2の信号配線のうち上記第3の電源配線を挟んで隣接する2つの第2の信号配線を連結しても良い。このように構成することにより、他の第2の信号配線の配置自由度の低下を抑制できる。なお、上記標準論理セルは、上記複数の第2の信号配線と同一層において上記複数の第2の信号配線のうち1つの第2の信号配線と一体に形成され、上記平面視において上記セル高さ方向に延伸し、その第2の信号配線を上記複数の回路要素および上記複数の第1の信号配線の少なくとも1つに電気的に接続する第2の補助配線をさらに含んでいても良い。このように構成することにより、セル幅方向に延伸する第1の信号配線およびセル高さ方向に延伸する第1の信号配線を配置できない場合であっても、第2の補助配線および第2の信号配線で構成される曲折配線によって配線経路を迂回させることができるので、回路要素間の電気的な接続関係を保持しつつ標準論理セルのセル高さを縮小できる。または、上記第2の信号配線は、上記標準論理セルに1つ含まれており、上記標準論理セルは、上記第2の信号配線と同一層において上記第2の信号配線と一体に形成され、上記平面視において上記セル高さ方向に延伸し、その第2の信号配線を上記複数の回路要素および上記複数の第1の信号配線の少なくとも1つに電気的に接続する補助配線をさらに含んでいても良い。以上のように、標準論理セルにおける回路要素間の電気的な接続関係を保持しつつ標準論理セルのセル高さを縮小できる。以下、実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。実施形態1図1は、実施形態1による半導体集積回路装置に備えられた標準論理セルのレイアウト例を示す。この標準論理セルには、図2のようなフリップフロップが構成されている。標準論理セルは、複数の回路要素ここでは、MOSトランジスタの構成要素である拡散層DFおよびゲート配線GWと、電源配線WP1,WP2,WP3第1,第2,第3の電源配線と、複数の第1の信号配線WS1と、複数の第2の信号配線WS2とを含む。複数の回路要素は、半導体基板SUBに形成される。電源配線WP1,WP2,WP3および複数の第1の信号配線WS1は、半導体基板SUBの上層に形成され、複数の第2の信号配線WS2は、複数の第1の信号配線WS1の上層に形成される。例えば、電源配線WP1,WP2,WP3および複数の第1の信号配線WS1は、半導体基板SUBの上層に配置された第1の配線層例えば、半導体基板SUBに最も近い第1のメタル配線層に形成され、複数の第2の信号配線WS2は、第1の配線層の上層に配置された第2の配線層例えば、半導体基板SUBに2番目に近い第2のメタル配線層に形成される。ここでは、電源配線WP1,WP2,WP3および複数の第1の信号配線WS1は、M1配線第1のメタル配線層に形成される配線によって構成され、複数の第2の信号配線WS2は、M2配線第2のメタル配線層に形成される配線によって構成されるものとする。なお、図中、M2配線については外周線のみを図示している。平面視において、電源配線WP1,WP2は、Y軸方向に互いに離間してX軸方向Y軸方向に直交する方向に延伸する。ここでは、平面視とは、半導体基板SUBの主面の法線方向から標準論理セルを透視した場合に相当し、X軸方向は、標準論理セルのセル幅方向に相当し、Y軸方向は、標準論理セルのセル高さ方向に相当する。電源配線WP3は、電源配線WP1,WP2の間をX軸方向に延伸する。また、平面視において、複数の第1の信号配線WS1の各々は、前記第1,第2,第3の電源配線から離間し、複数の第2の信号配線WS2の各々は、X軸方向に延伸する。ここでは、第1の信号配線WS1は、標準論理セル内の第1のメタル配線層に形成された複数のM1配線のうち電源配線WP1,WP2,WP3を除くM1配線に相当し、第2の信号配線WS2は、標準論理セル内の第2のメタル配線層に形成されたM2配線に相当する。また、電源配線WP1,WP2は、電源電圧第1の基準電圧を供給し、電源配線WP3は、接地電圧第2の基準電圧を供給する。複数の第1の信号配線WS1の各々は、コンタクトを経由して複数の回路要素拡散層DFおよびゲート配線GWの少なくとも1つに電気的に接続され、複数の第2の信号配線WS2の各々は、ビアを経由して複数の回路要素および複数の第1の信号配線WS1の少なくとも1つに電気的に接続される。ここでは、コンタクトとは、拡散層DFまたは、ゲート配線GWとM1配線とを電気的に接続する接続領域のことであり、ビアとは、M1配線とM2配線とを電気的に接続する接続領域のことである。図1に示した標準論理セルのセル高さは、12トラックに相当する。なお、1トラックは、最小配線幅および最小配線間隔に基づいて決定される単位であり、配線トラックの中央線の隣接間隔に相当する。また、配線トラックは、グリッド線のような配線配置の基準線に相当し、複数の配線トラックの中央線は、Y軸方向に等間隔に離間してX軸方向に延伸する。ここでは、電源配線WP1,WP2,WP3は、それぞれ、平面視において第0番目の配線トラックT0,第6番目の配線トラックT6,第12番目の配線トラックT12に重複するように形成されている。また、電源配線WP1,WP3の離間距離は、6トラックに相当し、電源配線WP2,WP3の離間距離は、6トラックに相当する。すなわち、電源配線WP1,WP3の離間距離は、電源配線WP2,WP3の離間距離と等しい。また、複数の第2の信号配線WS2の各々は、平面視において配線トラックT0~T12のいずれか1本の配線トラックに重複するように配置されている。すなわち、複数の第2の信号配線WS2の各々は、平面視においてY軸方向に等間隔に離間するように形成されている。標準論理セルの回路構成の一部図3は、図2に示した標準論理セルの回路構成のうち点線で囲まれた回路領域100を示している。回路領域100は、インバータ11と、トランスファーゲート12と、2入力NAND回路13と、トライステートインバータ14とを含む。2入力NAND回路13およびトライステートインバータ14は、スレーブラッチを構成している。インバータ11は、PMOSトランジスタPM11およびNMOSトランジスタNM11によって構成され、トランスファーゲート12は、PMOSトランジスタPM12およびNMOSトランジスタNM12によって構成される。2入力NAND回路13は、PMOSトランジスタPM13,PM14およびNMOSトランジスタNM13,NM14によって構成され、トライステートインバータ14は、PMOSトランジスタPM15,PM16およびNMOSトランジスタNM15,NM16によって構成される。接続配線W1は、インバータ11の出力PMOSトランジスタPM11およびNMOSトランジスタNM11のドレインとトランスファーゲート12の入力PMOSトランジスタPM12およびNMOSトランジスタNM12のソースとを電気的に接続する。接続配線W2は、トランスファーゲート12NMOSトランジスタのNM12のゲートおよびトライステートインバータ14PMOSトランジスタPM15のゲートに電気的に接続される。接続配線W3は、トランスファーゲート12の出力PMOSトランジスタPM12およびNMOSトランジスタNM12のドレイン,2入力NAND回路の入力PMOSトランジスタPM13およびNMOSトランジスタNM14のゲート,およびトライステートインバータ14の出力PMOSトランジスタPM16およびNMOSトランジスタNM15のドレインを電気的に接続する。接続配線W4は、2入力NAND回路13の出力PMOSトランジスタPM13,PM14およびNMOSトランジスタNM13のドレインとトライステートインバータ14の入力PMOSトランジスタPM16およびNMOSトランジスタNM15のゲートとを電気的に接続する。標準論理セルのレイアウト例の一部図4は、図3に示した標準論理セルの回路構成の一部回路領域100に対応する標準論理セルのレイアウト例の一部を示す。第1の信号配線WS101,WS102,WS103は、それぞれ、図3に示した接続配線W1,W2,W3に対応し、第1の信号配線WS104,WS105および第2の信号配線WS201の組み合わせは、図3に示した接続配線W4に対応する。PMOSトランジスタPM16およびNMOSトランジスタNM15のゲートトライステートインバータ14の入力は、コンタクトを経由して第1の信号配線WS104に電気的に接続され、PMOSトランジスタPM13,PM14およびNMOSトランジスタNM13のドレイン2入力NAND回路13の出力は、コンタクトを経由して第1の信号配線WS105に電気的に接続される。この場合、第1の信号配線WS104は、3つの第1の信号配線WS101,WS102,WS103に囲まれているので、第1の信号配線WS104をX軸方向セル幅方向に延伸させることができない。さらに、第1の信号配線WS101の外周には電源配線WP3が近接して配置されているので、第1の信号配線WS101と電源配線WP3との間には、新たな第1の信号配線M1配線を形成できる程度の領域が確保されていない。また、第1の信号配線WS103の外周には電源配線WP2が近接して配置されているので、第1の信号配線WS103と電源配線WP2との間には、新たな第1の信号配線M1配線を形成できる程度の領域が確保されていない。このように、第1の信号配線WS104,WS105を連結する新たなM1配線を配置できない。そこで、第1の信号配線WS104,WS105をビアV201,V202を経由して第2の信号配線WS201M2配線にそれぞれ電気的に接続することにより、X軸方向に延伸する第2の信号配線WS201によって第1の信号配線WS104,WS105の間を迂回させることができる。以上のように、X軸方向に延伸する第1の信号配線M1配線を配置できない場合であっても、X軸方向に延伸する第2の信号配線M2配線によって配線経路を迂回させることができるので、回路要素間の電気的な接続関係を保持しつつ標準論理セルのセル高さを縮小できる。これにより、標準論理セルのセル面積を削減できる。実施形態2図5は、実施形態2による半導体集積回路装置に備えられた標準論理セルのレイアウト例を示す。この標準論理セルには、図6のようなフリップフロップが構成されている。この標準論理セルは、図1に示した標準論理セルの構成に加えて、曲折配線W22を含む。曲折配線W22は、複数の第2の信号配線WS2と同一層に形成される。ここでは、曲折配線W22は、第2のメタル配線層に形成される。なお、曲折配線W22については後述する。標準論理セルの回路構成の一部図7は、図6に示した標準論理セルの回路構成のうち点線で囲まれた回路領域200を示している。回路領域200は、インバータ21と、2入力NAND回路22と、トランスファーゲート23とを含む。インバータ21および2入力NAND回路22は、マスターラッチを構成している。インバータ21は、PMOSトランジスタPM21およびNMOSトランジスタNM21によって構成される。2入力NAND回路22は、PMOSトランジスタPM22,PM23,PM24およびNMOSトランジスタNM22,NM23,NM24によって構成される。トランスファーゲート23は、PMOSトランジスタPM25およびNMOSトランジスタNM25によって構成される。接続配線W5は、2入力NAND回路22を構成するPMOSトランジスタPM22,PM23のドレインおよびPMOSトランジスタPM24のソースを電気的に接続する。接続配線W6は、トランスファーゲート23の入力PMOSトランジスタPM25およびNMOSトランジスタNM25のソースに電気的に接続される。接続配線W7は、インバータ21の出力PMOSトランジスタPM21およびNMOSトランジスタNM21のドレインと2入力NAND回路22の入力PMOSトランジスタPM23およびNMOSトランジスタNM23のゲートとを電気的に接続する。標準論理セルのレイアウト例の一部図8は、図7に示した標準論理セルの回路構成の一部回路領域200に対応する標準論理セルのレイアウト例の一部を示す。第1の信号配線WS106,WS107は、それぞれ、図7に示した接続配線W5,W6にそれぞれ対応する。第1の信号配線WS108,WS109および曲折配線W22の組み合わせは、図7に示した接続配線W7に対応する。PMOSトランジスタPM21およびNMOSトランジスタNM21のドレインインバータ21の出力は、コンタクトを経由して第1の信号配線WS109に電気的に接続され、PMOSトランジスタPM23およびNMOSトランジスタNM23のゲート2入力NAND回路22の入力は、コンタクトを経由して第1の信号配線WS108に電気的に接続される。この場合、第1の信号配線WS108は、電源配線WP3および2つの第1の信号配線WS106,WS107に囲まれているので、第1の信号配線WS108,WS109を連結する新たな第1の信号配線M1配線を配置できない。そこで、第1の信号配線WS108,WS109をビアV203,V204を経由して曲折配線W22M2配線にそれぞれ電気的に接続することにより、接続配線WS22によって第1の信号配線WS108,WS109の間を迂回させることができる。曲折配線ここで、図9を参照して、図5および図8に示した曲折配線W22について詳しく説明する。曲折配線W22は、第2の信号配線WS22a,WS22bおよび補助配線WS22cによって構成される。補助配線WS22cは、第2の信号配線WS22a,WS22bと同一層に形成される。また、平面視において、第2の信号配線WS22a,WS22bは、X軸方向セル幅方向に延伸し、補助配線WS22cは、Y軸方向セル高さ方向に延伸する。さらに、補助配線WS22cは、第2の信号配線WS22a,WS22bを連結する。ここでは、補助配線WS22cは、第2のメタル配線層に形成される。また、第2の信号配線WS22aは、電源配線WP1,WP3の間に配置され、第2の信号配線WS22bは、電源配線WP2,WP3の間に配置されており、補助配線WS22cは、第2の信号配線WS22a,WS22bを連結するために、平面視において電源配線WP3を跨いでY軸方向に延伸している。さらに、ここでは、第2の信号配線WS22a,WS22bは、平面視において電源配線WP3を挟んで互いに隣接している。以上のように、X軸方向に延伸する第1の信号配線M1配線およびY軸方向に延伸する第1の信号配線M1配線を配置できない場合であっても、曲折配線M2配線によって配線経路を迂回させることができるので、回路要素間の電気的な接続関係を保持しつつ標準論理セルのセル高さを縮小できる。これにより、標準論理セルのセル面積を削減できる。また、電源配線WP1,WP3の間のセル領域に形成された回路要素と電源配線WP2,WP3の間のセル領域に形成された回路要素とを電気的に接続しようとする場合すなわち、電源配線WP3を跨いで回路要素を電気的に接続しようとする場合、電源配線WP3を跨いでY軸方向に延伸するゲート配線GWポリシリコン配線を利用することが考えられる。しかしながら、そのようなゲート配線GWを別途形成しなければならないので、標準論理セルのセル面積が増大してしまう。一方、図5に示した標準論理セルでは、曲折配線W22を構成する補助配線WS22cが電源配線WP3を跨いでY軸方向に延伸しているので、電源配線WP3を跨いで回路要素を電気的に接続できる。これにより、ゲート配線GWを別途形成しなくても良いので、標準論理セルのセル面積の増大を防止できる。なお、補助配線WS22cは、平面視において電源配線WP3を跨いでいなくても良い。さらに、曲折配線W22を構成する第2の信号配線WS22a,WS22bが電源配線WP3を挟んで隣接しているので、他の第2の信号配線M2配線の配置自由度の低下を抑制できる。なお、曲折配線W22を構成する第2の信号配線WS22a,WS22bの離間距離は、2トラックであることが好ましい。このように構成することにより、他の第2の信号配線M2配線の配置自由度の低下を最小限にすることができる。なお、曲折配線W22を構成する第2の信号配線WS22a,WS22bは、電源配線WP3を挟んで互いに隣接していなくても良い。また、第2の信号配線WS22a,WS22bの離間距離補助配線WS22cの長さは、第1の信号配線WS1M1配線の配置に影響を与えない程度の距離であれば良い。実施形態2の変形例なお、図10のように、実施形態2による半導体集積回路装置に備えられた標準論理セルは、図5に示した曲折配線W22に代えて曲折配線W23を含んでいても良い。その他の構成は、図5に示した標準論理セルと同様であっても良い。図11のように、曲折配線W23は、第2の信号配線WS23aおよび補助配線WS23dによって構成される。補助配線WS23dは、第2の信号配線WS23aと同一層において第2の信号配線WS23aと一体に形成される。また、平面視において、第2の信号配線WS23aは、X軸方向セル幅方向に延伸し、補助配線WS23dは、Y軸方向セル高さ方向に延伸する。さらに、補助配線WS23dは、第2の信号配線WS22aを複数の回路要素拡散層DFおよびゲート配線GWおよび複数の第1の信号配線WS1の少なくとも1つに電気的に接続する。ここでは、補助配線WS23dは、第2のメタル配線層に形成される。また、補助配線WS23dは、平面視において電源配線WP3を跨いでY軸方向に延伸している。さらに、第2の信号配線WS23aは、平面視において電源配線WP3に隣接している。このように構成した場合も、X軸方向に延伸する第1の信号配線M1配線およびY軸方向に延伸する第1の信号配線M1配線を配置できない場合であっても、曲折配線M2配線によって配線経路を迂回させることができるので、回路要素間の電気的な接続関係を保持したまま標準論理セルのセル高さを縮小できる。これにより、標準論理セルのセル面積を削減できる。また、曲折配線W23を構成する補助配線WS23dが電源配線WP3を跨いでY軸方向に延伸しているので、電源配線WP3を跨いで回路要素を電気的に接続できる。これにより、ゲート配線GWを別途形成しなくても良いので、標準論理セルのセル面積の増大を防止できる。なお、補助配線WS23dは、平面視において電源配線WP3を跨いでいなくても良い。さらに、曲折配線W23を構成する第2の信号配線WS23aが電源配線WP3に隣接しているので、他の第2の信号配線M2配線の配置自由度の低下を抑制できる。なお、曲折配線W23を構成する第2の信号配線WS23aは、電源配線WP3に隣接していなくても良い。また、補助配線WS23dの長さは、第1の信号配線WS1M1配線の配置に影響を与えない程度の距離であれば良い。なお、実施形態2による半導体集積回路に備えられた標準論理セルは、図5に示した曲折配線W22および図10に示した曲折配線W23の両方を含んでいても良い。その他の実施形態以上の実施形態において、説明の便宜上、標準論理セルのセル高さが12トラックである場合を例に挙げて説明したが、標準論理セルのセル高さは12トラックよりも大きくても良いし小さくても良い。また、ダブルハイト構造を有する標準論理セルを例に挙げて説明したが、半導体集積回路装置は、マルチハイト構造を有する標準論理セルを備えていても良い。マルチハイト構造を有する標準論理セルとは、シングルハイトセルのセル高さのn倍nは、2以上の整数のセル高さを有する標準論理セルのことである。また、標準論理セルにフリップフロップが形成される場合を例に挙げて説明したが、標準論理セルには、フリップフロップではない他の回路例えば、ラッチや全加算器などが構成されていても良い。なお、電源配線WP1,WP2が電源電圧を供給し、電源配線WP3が接地電圧を供給するものとして説明したが、電源配線WP1,WP2が接地電圧を供給し、電源配線WP3が電源電圧を供給するものであっても良い。また、電源配線WP1,WP3の離間距離が電源配線WP2,WP3の離間距離と等しいものとして説明したが、電源配線WP1,WP3の離間距離は、電源配線WP2,WP3の離間距離とは異なっていても良い。また、電源配線WP1,WP2,WP3が第1のメタル配線層に形成されるものとして説明したが、電源配線WP1,WP2,WP3は、他の配線層例えば、第2のメタル配線層に形成されるものであっても良い。また、複数の第2の信号配線WS2の各々が平面視においていずれかの配線トラックに重複するように配置されているすなわち、複数の第2の信号配線WS2の各々が平面視においてY軸方向に等間隔に離間するように形成されているものとして説明したが、複数の第2の信号配線WS2の各々は、平面視においてY軸方向に等間隔に離間していなくても良い。なお、第2の信号配線WS2は、標準論理セルに複数含まれていても良いし、標準論理セルに1つ含まれていても良い。"