"以下を含む双方向ツェナーダイオード:a第1の主面を有する第1導電型の高抵抗半導体領域;b前記高抵抗半導体領域の前記第1の主面側の表面領域に設けられ、前記第1導電型を有し、前記高抵抗半導体領域よりも高濃度の第1のカソード領域;c前記高抵抗半導体領域の前記第1の主面側の前記表面領域であって、前記第1のカソード領域よりも浅く、且つ、これとオーバラップするように設けられ、前記第1導電型と反対の第2導電型を有し、前記第1のカソード領域とともに第1のPN接合を構成する第1のアノード領域;d前記高抵抗半導体領域の前記第1の主面側の前記表面領域であって、前記第1のアノード領域上に設けられた第1のメタル電極;e前記高抵抗半導体領域の前記第1の主面側の前記表面領域であって前記第1のカソード領域および前記第1のアノード領域とは異なる部分に設けられ、且つ、前記第1導電型を有し、前記高抵抗半導体領域よりも高濃度の第2のカソード領域;f前記高抵抗半導体領域の前記第1の主面側の前記表面領域であって前記第1のカソード領域および前記第1のアノード領域とは異なる部分に、これと平面的にオーバラップするように設けられ、前記第2のカソード領域よりも浅く、且つ、前記第2導電型を有し、前記第2のカソード領域とともに第2のPN接合を構成する第2のアノード領域;g前記高抵抗半導体領域の前記第1の主面側の前記表面領域であって、前記第2のアノード領域上に設けられた第2のメタル電極。前記1項の双方向ツェナーダイオードにおいて、前記第1のアノード領域は、前記第1のカソード領域の内部にあり、前記第2のアノード領域は、前記第2のカソード領域の内部にある。前記2項の双方向ツェナーダイオードにおいて、前記高抵抗半導体領域は、前記第1導電型を有し、これよりも高濃度の半導体基板上に形成されたエピタキシャル領域である。前記3項の双方向ツェナーダイオードにおいて、前記高抵抗半導体領域および前記半導体基板は、主にシリコン系半導体から構成されている。前記4項の双方向ツェナーダイオードにおいて、前記第1のメタル電極は、第1のボンディングワイヤによって、第1の外部リードに接続されており、前記第2のメタル電極は、第2のボンディングワイヤによって、第2の外部リードに接続されている。前記5項の双方向ツェナーダイオードにおいて、前記高抵抗半導体領域の比抵抗は、300Ωcm以上であって、3000Ωcm以下である。前記2項の双方向ツェナーダイオードにおいて、前記第1のカソード領域と前記第2のカソード領域は、前記高抵抗半導体領域によって相互に隔てられている。前記2項の双方向ツェナーダイオードにおいて、更に以下を含む:h前記高抵抗半導体領域の前記第1の主面側の前記表面領域に、前記第1のカソード領域と前記第2のカソード領域を相互に連結するように設けられ、前記高抵抗半導体領域よりも高濃度の前記第1導電型を有する連結半導体領域。以下の工程を含む双方向ツェナーダイオードの製造方法:a第1の主面および第2の主面を有し、第1導電型の半導体ウエハの前記第1の主面上に、前記第1導電型を有し、これよりも低濃度の高抵抗半導体領域をエピタキシャル成長により形成する工程;b前記高抵抗半導体領域の表面領域に、それぞれ前記第1導電型を有し、前記高抵抗半導体領域よりの高濃度の第1のカソード領域および第2のカソード領域を形成する工程;c前記高抵抗半導体領域の前記表面領域に、前記第1のカソード領域と平面的にオーバラップするように、前記第1のカソード領域とともに第1のPN接合を構成し、前記第1導電型と反対の第2導電型の第1のアノード領域を、前記第2のカソード領域と平面的にオーバラップするように、前記第2のカソード領域とともに第2のPN接合を構成し、前記第2導電型の第2のアノード領域をそれぞれ形成する工程;d前記第1のアノード領域上に第1のメタル電極を、前記第2のアノード領域上に第2のメタル電極をそれぞれ形成する工程。前記9項の双方向ツェナーダイオードの製造方法において、前記第1のアノード領域は、前記第1のカソード領域の内部にあり、前記第2のアノード領域は、前記第2のカソード領域の内部にある。前記10項の双方向ツェナーダイオードの製造方法において、前記高抵抗半導体領域および前記半導体ウエハは、主にシリコン系半導体から構成されている。前記11項の双方向ツェナーダイオードの製造方法において、前記第1のメタル電極は、第1のボンディングワイヤによって、第1の外部リードに接続されており、前記第2のメタル電極は、第2のボンディングワイヤによって、第2の外部リードに接続されている。前記12項の双方向ツェナーダイオードの製造方法において、前記高抵抗半導体領域の比抵抗は、300Ωcm以上であって、3000Ωcm以下である。前記13項の双方向ツェナーダイオードの製造方法において、前記半導体ウエハはCZ法によるウエハである。前記10項の双方向ツェナーダイオードの製造方法において、前記第1のカソード領域と前記第2のカソード領域は、前記高抵抗半導体領域によって相互に隔てられている。前記10項の双方向ツェナーダイオードの製造方法において、前記工程bにおいて、前記高抵抗半導体領域の前記第1の主面側の前記表面領域に、前記第1のカソード領域と前記第2のカソード領域を相互に連結するように、前記高抵抗半導体領域よりも高濃度の前記第1導電型を有する連結半導体領域を形成する。以下の工程を含む双方向ツェナーダイオードの製造方法:a第1の主面および第2の主面を有し、第1導電型の高抵抗半導体ウエハの表面領域に、前記第1導電型を有し、前記高抵抗半導体ウエハよりも高濃度の第1のカソード領域および第2のカソード領域を形成する工程;b前記高抵抗半導体ウエハの前記表面領域に、前記第1のカソード領域と平面的にオーバラップするように、前記第1のカソード領域とともに第1のPN接合を構成する第1のアノード領域を、前記第2のカソード領域と平面的にオーバラップするように、前記第2のカソード領域とともに第2のPN接合を構成する第2のアノード領域をそれぞれ形成する工程;c前記第1のアノード領域上に第1のメタル電極を、前記第2のアノード領域上に第2のメタル電極をそれぞれ形成する工程。前記17項の双方向ツェナーダイオードの製造方法において、前記第1のアノード領域は、前記第1のカソード領域の内部にあり、前記第2のアノード領域は、前記第2のカソード領域の内部にある。前記18項の双方向ツェナーダイオードの製造方法において、前記高抵抗半導体ウエハは、主にシリコン系半導体から構成されている。前記19項の双方向ツェナーダイオードの製造方法において、前記第1のメタル電極は、第1のボンディングワイヤによって、第1の外部リードに接続されており、前記第2のメタル電極は、第2のボンディングワイヤによって、第2の外部リードに接続されている。携帯電話等に搭載されるLSILargeScaleIntegrationは多機能化により低電圧化が進んでおり、LSIのサージ保護が重要となっている。サージは様々なインターフェースUSB、非接触ICカード、アンテナ等から侵入するため、携帯電話等にはツェナーダイオード等の多数のサージ保護素子が使われている。しかし、携帯電話等の信号周波数が高周波たとえば、10MHzから10GHz程度であるため、それに使用されるツェナーダイオードには、超低容量1pF以下特性が求められる。一方、サージ保護素子であるためサージ強度たとえば8kV以上も重要である。また、サージの多様性により、双方向性の要求もある。端子間容量とサージ強度はトレードオフであり、両方を同時に改善することは困難である。本発明は、一定程度のサージ強度を確保しつつ、超低容量を実現できるサージ保護用ツェナーダイオードの開発に際して発案したものである。本発明の目的は、高周波回路に適合した双方向ツェナーダイオード等の静電保護素子半導体装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、本願の一つの発明は、高抵抗のエピタキシャル層の表面に一対のPN接合を設け、チップの上面より一対の電極を取り出すラテラル構造の双方向ツェナーダイオードである。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、高抵抗のエピタキシャル層の表面に一対のPN接合を設け、チップの上面より一対の電極を取り出すラテラル構造の双方向ツェナーダイオードとすることにより、高周波帯域に於いて超低容量を可能とする。実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。1.以下を含む双方向ツェナーダイオード:a第1の主面を有する第1導電型の高抵抗半導体領域;b前記高抵抗半導体領域の前記第1の主面側の表面領域に設けられ、前記第1導電型を有し、前記高抵抗半導体領域よりも高濃度の第1のカソード領域;c前記高抵抗半導体領域の前記第1の主面側の前記表面領域であって、前記第1のカソード領域よりも浅く、且つ、これとオーバラップするように設けられ、前記第1導電型と反対の第2導電型を有し、前記第1のカソード領域とともに第1のPN接合を構成する第1のアノード領域;d前記高抵抗半導体領域の前記第1の主面側の前記表面領域であって、前記第1のアノード領域上に設けられた第1のメタル電極;e前記高抵抗半導体領域の前記第1の主面側の前記表面領域であって前記第1のカソード領域および前記第1のアノード領域とは異なる部分に設けられ、且つ、前記第1導電型を有し、前記高抵抗半導体領域よりも高濃度の第2のカソード領域;f前記高抵抗半導体領域の前記第1の主面側の前記表面領域であって前記第1のカソード領域および前記第1のアノード領域とは異なる部分に、これと平面的にオーバラップするように設けられ、前記第2のカソード領域よりも浅く、且つ、前記第2導電型を有し、前記第2のカソード領域とともに第2のPN接合を構成する第2のアノード領域;g前記高抵抗半導体領域の前記第1の主面側の前記表面領域であって、前記第2のアノード領域上に設けられた第2のメタル電極。2.前記1項の双方向ツェナーダイオードにおいて、前記第1のアノード領域は、前記第1のカソード領域の内部にあり、前記第2のアノード領域は、前記第2のカソード領域の内部にある。3.前記1または2項の双方向ツェナーダイオードにおいて、前記高抵抗半導体領域は、前記第1導電型を有し、これよりも高濃度の半導体基板上に形成されたエピタキシャル領域である。4.前記1から3項のいずれか一つの双方向ツェナーダイオードにおいて、前記高抵抗半導体領域および前記半導体基板は、主にシリコン系半導体から構成されている。5.前記1から4項のいずれか一つの双方向ツェナーダイオードにおいて、前記第1のメタル電極は、第1のボンディングワイヤによって、第1の外部リードに接続されており、前記第2のメタル電極は、第2のボンディングワイヤによって、第2の外部リードに接続されている。6.前記1から5項のいずれか一つの双方向ツェナーダイオードにおいて、前記高抵抗半導体領域の比抵抗は、300Ωcm以上であって、3000Ωcm以下である。7.前記1から6項のいずれか一つの双方向ツェナーダイオードにおいて、前記第1のカソード領域と前記第2のカソード領域は、前記高抵抗半導体領域によって相互に隔てられている。8.前記1から6項のいずれか一つの双方向ツェナーダイオードにおいて、更に以下を含む:h前記高抵抗半導体領域の前記第1の主面側の前記表面領域に、前記第1のカソード領域と前記第2のカソード領域を相互に連結するように設けられ、前記高抵抗半導体領域よりも高濃度の前記第1導電型を有する連結半導体領域。9.以下の工程を含む双方向ツェナーダイオードの製造方法:a第1の主面および第2の主面を有し、第1導電型の半導体ウエハの前記第1の主面上に、前記第1導電型を有し、これよりも低濃度の高抵抗半導体領域をエピタキシャル成長により形成する工程;b前記高抵抗半導体領域の表面領域に、それぞれ前記第1導電型を有し、前記高抵抗半導体領域よりの高濃度の第1のカソード領域および第2のカソード領域を形成する工程;c前記高抵抗半導体領域の前記表面領域に、前記第1のカソード領域と平面的にオーバラップするように、前記第1のカソード領域とともに第1のPN接合を構成し、前記第1導電型と反対の第2導電型の第1のアノード領域を、前記第2のカソード領域と平面的にオーバラップするように、前記第2のカソード領域とともに第2のPN接合を構成し、前記第2導電型の第2のアノード領域をそれぞれ形成する工程;d前記第1のアノード領域上に第1のメタル電極を、前記第2のアノード領域上に第2のメタル電極をそれぞれ形成する工程。10.前記9項の双方向ツェナーダイオードの製造方法において、前記第1のアノード領域は、前記第1のカソード領域の内部にあり、前記第2のアノード領域は、前記第2のカソード領域の内部にある。11.前記9または10項の双方向ツェナーダイオードの製造方法において、前記高抵抗半導体領域および前記半導体ウエハは、主にシリコン系半導体から構成されている。12.前記9から11項のいずれか一つの双方向ツェナーダイオードの製造方法において、前記第1のメタル電極は、第1のボンディングワイヤによって、第1の外部リードに接続されており、前記第2のメタル電極は、第2のボンディングワイヤによって、第2の外部リードに接続されている。13.前記9から12項のいずれか一つの双方向ツェナーダイオードの製造方法において、前記高抵抗半導体領域の比抵抗は、300Ωcm以上であって、3000Ωcm以下である。14.前記9から13項のいずれか一つの双方向ツェナーダイオードの製造方法において、前記半導体ウエハはCZ法によるウエハである。15.前記9から14項のいずれか一つの双方向ツェナーダイオードの製造方法において、前記第1のカソード領域と前記第2のカソード領域は、前記高抵抗半導体領域によって相互に隔てられている。16.前記9から14項のいずれか一つの双方向ツェナーダイオードの製造方法において、前記工程bにおいて、前記高抵抗半導体領域の前記第1の主面側の前記表面領域に、前記第1のカソード領域と前記第2のカソード領域を相互に連結するように、前記高抵抗半導体領域よりも高濃度の前記第1導電型を有する連結半導体領域を形成する。17.以下の工程を含む双方向ツェナーダイオードの製造方法:a第1の主面および第2の主面を有し、第1導電型の高抵抗半導体ウエハの表面領域に、前記第1導電型を有し、前記高抵抗半導体ウエハよりも高濃度の第1のカソード領域および第2のカソード領域を形成する工程;b前記高抵抗半導体ウエハの前記表面領域に、前記第1のカソード領域と平面的にオーバラップするように、前記第1のカソード領域とともに第1のPN接合を構成する第1のアノード領域を、前記第2のカソード領域と平面的にオーバラップするように、前記第2のカソード領域とともに第2のPN接合を構成する第2のアノード領域をそれぞれ形成する工程;c前記第1のアノード領域上に第1のメタル電極を、前記第2のアノード領域上に第2のメタル電極をそれぞれ形成する工程。18.前記17項の双方向ツェナーダイオードの製造方法において、前記第1のアノード領域は、前記第1のカソード領域の内部にあり、前記第2のアノード領域は、前記第2のカソード領域の内部にある。19.前記17または18項の双方向ツェナーダイオードの製造方法において、前記高抵抗半導体ウエハは、主にシリコン系半導体から構成されている。20.前記17から19項のいずれか一つの双方向ツェナーダイオードの製造方法において、前記第1のメタル電極は、第1のボンディングワイヤによって、第1の外部リードに接続されており、前記第2のメタル電極は、第2のボンディングワイヤによって、第2の外部リードに接続されている。21.前記17から20項のいずれか一つの双方向ツェナーダイオードの製造方法において、前記高抵抗半導体ウエハの比抵抗は、300Ωcm以上であって、3000Ωcm以下である。22.前記17から21項のいずれか一つの双方向ツェナーダイオードの製造方法において、前記半導体ウエハはFZ法によるウエハである。23.前記17から22項のいずれか一つの双方向ツェナーダイオードの製造方法において、前記第1のカソード領域と前記第2のカソード領域は、前記高抵抗半導体ウエハの高抵抗半導体領域によって相互に隔てられている。24.前記17から22項のいずれか一つの双方向ツェナーダイオードの製造方法において、前記工程aにおいて、前記高抵抗半導体ウエハの前記第1の主面側の前記表面領域に、前記第1のカソード領域と前記第2のカソード領域を相互に連結するように、前記高抵抗半導体ウエハよりも高濃度の前記第1導電型を有する連結半導体領域を形成する。本願における記載形式、基本的用語、用法の説明1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。更に、本願において、半導体装置または半導体集積回路装置というときは、主に、単一チップのもの、および複数チップからなるものを含み、半導体チップ等が基材リードフレーム、金属板、金属基体、絶縁フィルム、樹脂基体、セラミック基体等上に搭載されたもの、または、半導体チップ等が保持部材封止樹脂体、セラミック筐体、樹脂筐体、金属筐体等によって一体に保持されたものをいう。なお、WLPWaferLevelPackage、SIPSystemInPackage、マルチチップモジュール等を含むことはいうまでもない。ここで、半導体チップとは、各種トランジスタ能動素子単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等たとえば単結晶シリコン基板上に集積したもの複数の半導体チップ等をパッケージに集積したモジュール等を含むをいう。また、双方向ツェナーダイオードというときは、単一の双方向ツェナーダイオードを樹脂等で封止したデバイスのみでなく、複数の双方向ツェナーダイオードその他を単一のパッケージに収容したものも含む。2.同様に実施の態様等の記載において、材料、組成等について、AからなるX等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、A以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、Aを主要な成分として含むX等の意味である。たとえば、シリコン部材等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、酸化シリコン膜、酸化シリコン系絶縁膜等と言っても、比較的純粋な非ドープ酸化シリコンだけでなく、FSGFluorosilicateGlass、TEOSベース酸化シリコン、SiOCまたはカーボンドープ酸化シリコンまたはOSG、PSG、BPSG等の熱酸化膜、CVD酸化膜、SOG、ナノクラスタリングシリカNanoClusteringSilicaNCS等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Lowk絶縁膜ポーラス系絶縁膜、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、SiN,SiCN,SiNH,SiCNH等がある。ここで、窒化シリコンというときは、特にそうでない旨明示したときを除き、SiNおよびSiNHの両方を含む。同様に、SiCNというときは、特にそうでない旨明示したときを除き、SiCNおよびSiCNHの両方を含む。なお、SiCは、SiNと類似の性質を有するが、SiONは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。窒化シリコン膜は、SACSelf-AlignedContact技術におけるエッチストップ膜、すなわち、CESLContactEtch-StopLayerとして、多用されるほか、SMTStressMemorizationTechniqueにおける応力付与膜としても使用される。3.同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。4.さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。5.ウエハというときは、通常は半導体装置半導体集積回路装置、電子装置も同じをその上に形成する単結晶シリコンウエハや化合物半導体ウエハを指すが、エピタキシャルウエハ、SOI基板、LCDガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。また、半導体チップ、集積回路チップ、チップ等というときは、半導体基板や絶縁基板上に形成された単体、集積回路を指す。現在汎用されている半導体チップは、シリコン系半導体チップと化合物系半導体チップに分類される。化合物系半導体チップに対応する半導体の典型的な例は、GaAs,GaN,AlGaAs,SiC,InSb,InP等これらの複合基板を含むである。一方、シリコン系半導体チップに対応する半導体の典型的な例は、単結晶シリコン基板、エピタキシャルシリコン基板等の上に作られたものである。なお、本願においては、SiGe系デバイス厳密には化合物半導体であるがは、シリコン基板上に集積される場合が多いので、便宜上、単体SiGe系デバイスおよびシリコン系半導体基板上に集積されたものを含めてシリコン系に分類する。6.本願の実施の形態で主に取り扱うパッケージ形態は、通常、PLPPlatingLeadPackage方式と呼ばれる。更に、本願の実施の形態で例示する化合物系半導体チップは、たとえば携帯電話等に使用される高周波アンテナスイッチであり、シリコン系半導体チップは、たとえば、その制御チップ高周波アンテナスイッチの制御機能を有するチップである。また、本願において、チップ、パッケージ、リード、外部端子及びその部分について、上面または表面、下面または裏面というときは、特にそうでない旨明示する場合を除き、リードに関して、チップがある側の面を空間の方向に係らず、上面または表面と呼び、その反対側の面を下面または裏面と呼ぶ。なお、ワイヤボンディングは、通常、キャピラリ等のボンディングツールを用いて、加熱、ボンディング加圧および超音波振動をほぼ同時に印加するサーモソニックThermosonic方式によって、実行されるが、本願においては、チップリード間をボンディングする場合、第1ボンディング点をチップ側とし、第2ボンディング点を接続リード側とするものを順方向ボンディングと呼び、その逆を逆方向ボンディングと呼ぶ。また、2チップ間をボンディングする場合、第1ボンディング点をチップA側とし、第2ボンディング点をチップB側とするものをチップAに関する順方向ボンディングと呼び、その逆をチップAに関する逆方向ボンディングと呼ぶ。ここで、本願に於いては、主に順方向ボンディングの例を中心に説明するが、逆方向ボンディングを全体に又は一部に使用してもよい。なお、本願に於いては、チップの裏面に介在させる接着剤層として、DAFDieAttachFilmを用いた例を主に説明する。ここで、DAFとは、ダイボンディング前にすでに貼られて居る接着剤層のことで、通常は、ウエハ段階で貼り付けされ、ダイシングのときにウエハとともに個々のチップに分割される。なお、もちろんDAFを使用しないダイボンディングも可能であるが、DAFを使用すると工程が簡単になる等のメリットがある。7.本願に於いて、不純物ドープ領域A,Bについて、Aは、Bの内部にあるとは、チップのデバイス面表面デバイス主面等を除き、AがBの内部にあり、Bの表面や外部にまで突出していないことを言う。また、不純物ドープ領域A,Bについて、A,Bが平面的にオーバラップするとは、A,Bのチップのデバイス面表面デバイス主面等への正射影が、共集合を有することをいう。8.ダイシングとは、ウエハをここのチップに分割することで、ペレタイズとも言う。ブレードによるものだけでなく、レーザによるもの熱溶断方式、2光子吸収により変質層を形成するものを含むも含む。9.MAP方式とは、配線基板ガラスエポキシ配線基板、フレキシブル配線基板等の印刷回路基板、およびポリイミド粘着テープ等の上にリードフレームを貼り付けたテープバックアップリードフレーム等を含むや金属板などの主面上の多数の単位デバイス領域のそれぞれに半導体チップ単数又は複数を固着して、これらの多数の単位デバイス領域を一括してレジンで封止した後、ダイシングして個々の単位デバイス領域半導体素子に分割するパッケージ方式を言う。印刷回路基板を使用する場合は、配線基板ごと分割する。テープバックアップリードフレームの場合は、封止後にテープを剥がして、粘着剤を除去した後に、必要なリードメッキ等をした後に分割する。金属板の場合も、封止後に金属板を剥離した後、分割する。10.電鋳Electroformingパッケージとは、金属板上に電鋳電気メッキの一種によりリード電極、タブ電極アイランド部またはダイパッド部等を形成して、チップボンディング、ワイヤボンディング、レジン封止等の後、デバイス部分単一又は複数の単位デバイス領域と金属板を分離することによって製造されるパッケージである。以下の実施の形態は、主に金属板を用いたMAP方式の電鋳パッケージについて説明する。電鋳パッケージの一つのメリットは、配線基板等を使用しない分、高さを稼げるところにある。電鋳パッケージ方式は、電気メッキによってリード外部端子を形成するので、PLPPlatingLeadPackage方式とも呼ばれる。MAP方式の電鋳パッケージプロセスでは、金属板上に電鋳によりリード電極等を形成して、チップボンディング、ワイヤボンディング、レジン封止等をすることで、半導体チップ、ボンディングワイヤ、およびリード電極等をレジンで封止したレジン封止体と金属板とを含む金属板レジン封止体複合体中間生産物を製造した後、金属板を剥がすことで、分離されたレジン封止体を得る。ここで、金属板は、通常、ほぼ無垢の金属板必要な表面処理をしたものを含むであるが、メッキ面と反対側の主面に有機樹脂テープコーティング含むを貼り付ける等の補強処理をしてもよい。MAP方式の電鋳パッケージプロセスの一つのメリットは、リード等がタイバー等と一体に形成されていないため、ダイシングが容易である点樹脂とメタルを同時に切断しないで済むにある。テープバックアップリードフレーム方式のように、粘着テープを使用しないので、剥がした後の粘着剤汚染を除去する必要がない。また、封止処理の下面である基板金属板が剛性の小さい樹脂ではなく、剛性の大きい金属板のため、樹脂バリが出にくい、また、ワイヤボンディングにおける超音波の効果が損なわれない等のメリットがある。また、樹脂シートのたわみによるパッケージ下面の平坦性低下等の回避も可能である。実施の形態の詳細実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。1.本願の各実施の形態の半導体装置の主要な応用例である携帯電話端末等の回路構成の概要説明主に図1ここでは、本願の各実施の形態の半導体装置の主要な応用例である携帯電話端末を例に取り具体的に説明するが、応用分野は、これに限らず、一般の移動体通信、その他、高周波を扱う電子装置たとえば、240MHz程度の高周波を扱うUSB2関連機器等に適用できることは言うまでもない。図1は本願の各実施の形態の半導体装置の主要な応用例である携帯電話端末等の回路構成の概要を説明するための模式回路図である。これに基づいて、本願の各実施の形態の半導体装置の主要な応用例である携帯電話端末等の回路構成の概要を説明する。図1に示すように、携帯電話端末は、単一又は複数のアンテナANT、送受信や周波数帯等を切り替えるアンテナスイッチモジュールSWM、主に高周波信号のアナログ処理等を行う高周波信号処理チップRFIC、ベースバンドにおける通信信号処理を行うベースバンド回路BB、スピーカSP、液晶ディスプレイ入力キーLCD、マイクロフォンMP、および、これらのためのインターフェース回路IF等から構成されている。これらの内、高周波信号処理チップRFICは、通常、シリコン系半導体集積回路チップで構成されており、一方、アンテナスイッチモジュールSWMを構成するアンテナスイッチチップASCは、通常、GaAsまたはAlGaAs等の化合物系半導体集積回路チップ化合物系半導体チップで構成されたアンテナスイッチASWを内蔵している。一般的に、アンテナスイッチモジュールSWMと高周波信号処理チップRFICは、単一の高周波モジュールRFMを構成しており、本願発明の各実施の形態の半導体装置は、このうちのアンテナスイッチモジュールSWMを主な対象としている。なお、具体的に例示するとすれば、たとえばアンテナスイッチチップASCは、800MHzから1GHz等の周波数帯域および1.7GHzから2.2GHz等の周波数帯域のDCSDigitalCellularSystemおよびPCNPersonalCommunicationServices等の移動体通信プロトコル、または、800MHzから1GHz等の周波数帯域等のGSMGlobalSystemforMobileCommunication等の移動体通信プロトコルをカバーしている。2.本願の一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造基本構造の説明主に図2から図9ここでは、単一の双方向ツェナーダイオードチップをPLP方式によるMAP方式の樹脂封止型パッケージに封止したデバイスを例に取り具体的に説明するが、PLP方式に限らず、通常のリードフレーム方式によるMAP方式の又はその他の方式の樹脂封止型パッケージであっても良い。また、複数の双方向ツェナーダイオードチップをPLP方式通常のリードフレーム方式によるMAP方式のその他の方式の樹脂封止型パッケージに封止してもよい。また、以下では、主にツェナー電圧が、7ボルトから15ボルト程度のものを例に取り具体的に説明するが、本願発明は、この範囲に限定されるものではなく、各種のツェナー電圧を有するデバイスに適用できることは言うまでもない。図2は本願の一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造基本構造を説明するための半導体チップ上面図である。図3は図2のA-A’断面に対応する半導体チップ断面図である。図4は本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造基本構造における各部の主要な寸法を例示するための図2に対応する半導体チップ上面図である。図5は本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造基本構造における各部の主要な寸法を例示するための図3に対応する半導体チップ断面図である。図6は本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのパッケージ構造を説明するためのパッケージ上面図内部構造を透視して示すである。図7は図6のB-B’断面に対応するパッケージ断面図である。図8は本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのパッケージにおける各部の主要な寸法を例示するための図6に対応するパッケージ上面図内部構造を透視して示すである。図9は本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのパッケージにおける各部の主要な寸法を例示するための図7に対応するパッケージ断面図である。これらに基づいて、本願の一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造基本構造を説明する。先ず、図2および図3により、チップの基本構造を説明する。図2および図3に示すように、基板領域1sN型シリコン単結晶領域のデバイス面1a表面または第1の主面側には、たとえば、エピタキシャル層厚さは例えば、20マイクロメートル程度として、高抵抗半導体領域3第1導電型、すなわち、N型シリコン領域が設けられている。基板領域1sの抵抗率は、たとえば、1mΩcm程度であり、高抵抗半導体領域3の抵抗率は、取り扱う周波数によって異なるが、たとえば、2000Ωcm程度好適な範囲としては300Ωcmから3000Ωcm程度である。なお、高抵抗半導体領域3の抵抗率は、高いほど、容量の小さな双方向ツェナーダイオードを得ることができる。しかし、その分、ツェナー降伏時の電圧ドロップが大きくなる。すなわち、双方向ツェナーダイオードが、二つのダイオードが逆向きに直列接続された構造を有するので、高抵抗半導体領域3の抵抗率が高くなるほど、一方のダイオードの順方向電圧および他方のダイオードの逆方向電圧が高くなる傾向を有する。また、この例では、高濃度の半導体基板上に、エピタキシ層を設けて、そこにPN接合を形成しているので、製造が容易ウエハの入手が容易等であるほか、ツェナー降伏時の電圧ドロップを低減させる効果を有する。高抵抗半導体領域3のデバイス面1a側の表面領域、すなわち、半導体チップ2のデバイス面1a側の表面領域には、N型の第1のカソード領域4aおよび第2のカソード領域4b第1導電型すなわちN型のカソード領域が設けられており、これらの内部のデバイス面1a側の表面領域には、P型の第1のアノード領域5aおよび第2のアノード領域5b第2導電型すなわちP型のアノード領域がそれぞれ設けられている。ここで、第1のカソード領域4aと第1のアノード領域5aは、第1のPN接合7aを構成しており、第2のカソード領域4bと第2のアノード領域5bは、第2のPN接合7bを構成している。なお、N型の第1のカソード領域4aおよび第2のカソード領域4bの抵抗率は、たとえば、10mΩcm程度である。このように、それぞれのアノード領域は、対応するカソード領域の内部に設けられているので、レイアウト面積を小さくできるほか、容量の低減に有効である。半導体チップ2のデバイス面1a側の表面上には、たとえば500nm程度の厚さの層間絶縁膜8表面保護膜が形成されている。この層間絶縁膜8は、たとえば、厚さ100nm程度の下層のノンドープ酸化シリコン膜および厚さ400nm程度の上層のPSGPhosphosilicateGlassで構成することができる。この層間絶縁膜8には、開口17a,17bが設けられており、これらを覆うように、第1のメタル電極6a第1のボンディングパッドおよび第2のメタル電極6b第2のボンディングパッドがそれぞれ設けられている。第1のメタル電極6aおよび第2のメタル電極6bとしては、たとえば、1から2程度のシリコン残りは主にアルミニウムを含むアルミニウム系メタル膜厚さは、たとえば、2マイクロメートル程度を好適なものとして例示することができる。なお、図2および図3の半導体チップの主要部の寸法を図4および図5単位は特に示さない限り、マイクロメートルであるに例示する。次に、樹脂封止された双方向ツェナーダイオードの構造を図6および図7により説明する。図6および図7に示すように、この例では、樹脂封止体10パッケージの上面10aおよび側面10sは、全面が樹脂面となっており、下面10bには、第1の外部リード9aおよび第2の外部リード9bの各下面が露出している。なお、第1の外部リード9aおよび第2の外部リード9bの構造は、任意であるが、一例として、以下を例示することができる。すなわち、3層構造で、下から0.3マイクロメートル程度の厚さの金膜、60マイクロメートル程度の厚さのニッケル膜、5マイクロメートル程度の厚さの銀膜から構成されている。第1の外部リード9aおよび第2の外部リード9bの上面には、半導体チップ2が、その裏面1bに貼られた絶縁体である接着剤層14DAF:DieAttachFilmを介して、固定されている。半導体チップ2のデバイス面1a上の第1のボンディングパッド6aと第1の外部リード9aの間には、第1のボンディングワイヤ11aが接続されており、第2のボンディングパッド6bと第2の外部リード9bの間には、第2のボンディングワイヤ11bが接続されている。これらのワイヤとしては、たとえば、直径20マイクロメートル程度の金ワイヤを好適な一例としてあげることができる。なお、第1のボンディングパッド6aおよび第2のボンディングパッド6b上には、それぞれボンディングボール18が形成されている。なお、図6および図7のパッケージの主要部の寸法を図8および図9単位はミリメートルであるに例示する。3.本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造に対する変形例1ダイレクト高抵抗基板構造の説明主に図10このセクションで説明するデバイス構造は、セクション2の例の基板部分に対する変形例であり、その他の部分は、全く同一であるので、以下では原則として、異なる部分のみを説明する。図10は本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造に対する変形例1ダイレクト高抵抗基板構造における図3に対応する半導体チップ断面図である。これに基づいて、本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造に対する変形例1ダイレクト高抵抗基板構造を説明する。図3の例では、第1のPN接合7aおよび第2のPN接合7bは、N型シリコン単結晶領域1s高濃度半導体基板上の低濃度エピタキシャル領域1eの表面領域に設けられている。一方、この例では、図10に示すように、低濃度エピタキシャル領域1eと同等のN型低濃度シリコン単結晶基板1sの表面領域に設けられている。言い換えれば、基板領域1s自体が、高抵抗半導体領域3となっている。この例では、デバイス構造が極めて単純になる高濃度基板層がない、エピタキシ層が不要等メリットを有する。4.本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造に対する変形例2変形されたPN接合構造の説明主に図11このセクションで説明する例は、図2の平面レイアウトの変形例であり、すなわち、第1のアノード領域5aおよび第2のアノード領域5bをずらせたものであり、その他の点では、異なるところがないので、以下では、異なる部分のみを説明する。図11は本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造に対する変形例2変形されたPN接合構造における図2に対応する半導体チップ上面図である。これに基づいて、本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造に対する変形例2変形されたPN接合構造を説明する。図2の例では、第1のアノード領域5aおよび第2のアノード領域5bは、それぞれ第1のカソード領域4aおよび第2のカソード領域4bの内部にレイアウトされている。一方、このセクションの例では、図11に示すように、両領域は、相互にオーバラップしているが、一部がはみ出している。なお、この構造では、第1のアノード領域のはみ出し部分5apと第2のアノード領域のはみ出し部分5bpで、相互に空乏層が延びてパンチスルーを起こす可能性があるので、相互の距離を十分にとる必要がある。この例では、他の例と比較して、チップ面積が大きくなる傾向がある。5.本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造に対する変形例3Nブリッジ構造の説明主に図12および図13このセクションで説明する例は、セクション2で説明した例の平面レイアウトの変形例である。なお、連結半導体領域12ブリッジ構造がある以外は、セクション2で説明した例と同じであるので、以下では、原則として異なる部分のみを説明する。図12は本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造に対する変形例3Nブリッジ構造における図2に対応する半導体チップ上面図である。図13は本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造に対する変形例3Nブリッジ構造における図3に対応する半導体チップ断面図である。これらに基づいて、本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造に対する変形例3Nブリッジ構造を説明する。図12および図13に示すように、この例では、第1のカソード領域4aと第2のカソード領域4bの間を、高抵抗半導体領域3よりも不純物濃度が高いN型の不純物ドープ領域、すなわち連結半導体領域12で相互に連結した点ブリッジ構造が特徴となっている。この連結半導体領域12は、この例の場合は、第1のカソード領域4aと第2のカソード領域4bと同一の不純物ドーププロセスで形成されている。従って、この例では、連結半導体領域12の深さおよび不純物濃度は、第1のカソード領域4aおよび第2のカソード領域4bのそれらと実質的に同一となっているが、これらは相互に異なっても良い。すなわち、連結半導体領域12の不純物濃度は、高抵抗半導体領域3よりも不純物濃度が高い限りは、第1のカソード領域4aおよび第2のカソード領域4bの濃度よりの高濃度でも良いし、より低濃度でも良い。同様に、連結半導体領域12の深さは、第1のカソード領域4aおよび第2のカソード領域4bの深さよりも、浅くても良いし、深くても良い。しかし、この例に示したように、両者をほぼ同一にすることにより、プロセスは、極めて、単純になるというメリットがある。なお、連結半導体領域12の幅は、たとえば、20マイクロメートル程度好適な範囲としては、たとえば、10マイクロメートルから40マイクロメートル程度が好適である。これは、狭くしすぎると、ツェナー降伏時の電圧ドロップを低下させる効果が小さくなり、広くしすぎると、容量が増加するからである。このようにNブリッジ、すなわち、連結半導体領域12を設けると、ツェナー降伏時の電圧ドロップを低減することができる。6.本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造に対する変形例4Nブリッジダイレクト高抵抗基板構造の説明主に図14このセクションで説明するデバイス構造は、セクション2の例の基板部分に対する変形例であり、その他の部分は、全く同一であるので、以下では原則として、異なる部分のみを説明する。また、このセクションで説明する例は、セクション2で説明した例の平面レイアウトの変形例である。なお、連結半導体領域12ブリッジ構造がある以外は、セクション2で説明した例と同じであるので、以下では、原則として異なる部分のみを説明する。図14は本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造に対する変形例4Nブリッジダイレクト高抵抗基板構造における図3に対応する半導体チップ断面図である。これに基づいて、本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造に対する変形例4Nブリッジダイレクト高抵抗基板構造を説明する。図14に示すように、図10と図12図13の組み合わせ構造となっている。すなわち、低濃度エピタキシャル領域1eと同等のN型低濃度シリコン単結晶基板1sの表面領域に設けられている。言い換えれば、基板領域1s自体が、高抵抗半導体領域3となっている。加えて、第1のカソード領域4aと第2のカソード領域4bの間を、高抵抗半導体領域3よりも不純物濃度が高いN型の不純物ドープ領域、すなわち連結半導体領域12で相互に連結した点ブリッジ構造が特徴となっている。このような構造にすることによって、高濃度基板がない点をNブリッジによって、補償させることができる。7.本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造基本構造に対する製造プロセスの説明主に図15から図31本セクションでは、セクション2で説明したデバイス構造に対する製造方法の一例を説明する。図15は本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造基本構造に対する製造プロセスを説明するためのプロセスブロックフロー図である。図16は図15のプロセスブロックフローにおける図3に対応するデバイス断面図ウエハ準備工程である。図17は図15のプロセスブロックフローにおける図3に対応するデバイス断面図エピタキシャル成長工程である。図18は図15のプロセスブロックフローにおける図2に対応するデバイス上面図カソード領域導入工程である。図19は図18のA-A’断面に対応する半導体チップ断面図である。図20は図15のプロセスブロックフローにおける図2に対応するデバイス上面図アノード領域導入工程である。図21は図20のA-A’断面に対応する半導体チップ断面図である。図22は図15のプロセスブロックフローにおける図2に対応するデバイス上面図層間絶縁膜およびメタル電極形成工程である。図23は図22のA-A’断面に対応する半導体チップ断面図である。図24は図15のプロセスブロックフローにおける図2に対応するデバイス上面図DAF貼り付け工程である。図25は図24のA-A’断面に対応する半導体チップ断面図である。図26は図15のプロセスブロックフローにおける図6に対応する単位デバイス領域2個分デバイス上面図ダイおよびワイヤボンディング工程である。図27は図26のB-B’断面に対応するパッケージ断面図である。図28は図15のプロセスブロックフローにおける図6に対応する単位デバイス領域2個分デバイス上面図樹脂モールドおよびメタルシート剥離工程である。図29は図28のB-B’断面に対応するパッケージ断面図である。図30は図15のプロセスブロックフローにおける図6に対応する単位デバイス領域2個分デバイス上面図パッケージダイシング工程である。図31は本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造に対する変形例1ダイレクト高抵抗基板構造に関する製造プロセスを説明するための図16に対応する半導体チップ断面図ウエハ準備工程である。これらに基づいて、本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造基本構造に対する製造プロセスを説明する。まず、図16に示すように、たとえば、厚さ600マイクロメートル程度のN型単結晶シリコンウエハ1例えば、リンドープウエハを準備する図15のウエハ準備工程51。ウエハ1s1の径は、ここでは一例として、150Φについて説明するが、200Φでも、その他の径でもよい。準備するウエハ1sの抵抗率としては、たとえば、1mΩcm程度好適な範囲としては、たとえば0.3mΩcmから3mΩcm程度を例示することができる。この場合、ウエハとしては、CZCzochralski法によるものが、結晶特性、入手の容易性および価格の点で好適である。次に、図17に示すように、ウエハ1sのデバイス面1a側に、エピタキシャル成長により、たとえば、20マイクロメートル程度の厚さの高抵抗エピタキシャル領域1e、すなわち、高抵抗半導体領域3を形成する図15のエピタキシャル成長工程52。これによって、元のウエハの部分は、基板領域1sとなる。ここで、高抵抗半導体領域3の抵抗率は、取り扱う周波数によって異なるが、たとえば、2000Ωcm程度好適な範囲としては300Ωcmから3000Ωcm程度である。次に、図18および図19に示すように、ウエハ1のデバイス面1a上に、たとえば、通常のリソグラフィにより、イオン注入用レジスト膜を形成し、選択的イオン注入により、ウエハ1sのデバイス面1a側の表面領域に、第1のカソード領域4aおよび第2のカソード領域4bを形成する図15のカソード導入工程53。ここで、イオン注入条件としては、イオン種:たとえばリン、ドーズ量:たとえば1x1015cm2程度、打ち込みエネルギ:80KeV程度を好適なものとして例示することができる。イオン注入後、不要になったレジスト膜をアッシング等により除去する。イオン注入後の活性化アニールの条件としては、たとえば、雰囲気:窒素雰囲気、処理温度:摂氏1200度程度、処理時間:5時間程度を好適なものとして例示することができる。次に、図20および図21に示すように、ウエハ1のデバイス面1a上に、たとえば、通常のリソグラフィにより、イオン注入用レジスト膜を形成し、選択的イオン注入により、ウエハ1sのデバイス面1a側の表面領域に、第1のアノード領域5aおよび第2のアノード領域5bを形成する図15のアノード導入工程54。ここで、イオン注入条件としては、イオン種:たとえばボロン、ドーズ量:たとえば5x1015cm2程度、打ち込みエネルギ:80KeV程度を好適なものとして例示することができる。イオン注入後、不要になったレジスト膜をアッシング等により除去する。イオン注入後の活性化アニールの条件としては、たとえば、雰囲気:窒素雰囲気、処理温度:摂氏1100度程度、処理時間:1時間程度を好適なものとして例示することができる。次に、図22および図23に示すように、まず、ウエハ1のデバイス面1a上のほぼ全面に、たとえば、CVDChemicalVaporDepositionにより、例えば、厚さ100nm程度のノンドープ酸化シリコン膜を成膜する図15の保護膜形成工程55。続いて、ノンドープ酸化シリコン膜上のほぼ全面に、たとえば、CVDにより、例えば、厚さ400nm程度のPSGPhosphosilicateGlass膜を成膜する。これらのノンドープ酸化シリコン膜、PSG膜等で、たとえば、厚さ500nm程度の層間絶縁膜8表面保護膜を構成する。次に、たとえば、通常のリソグラフィにより、開口17a,17bを形成する。次に、ウエハ1のデバイス面1a上のほぼ全面に、たとえば、スパッタリング成膜又は蒸着により、たとえば、1から2程度のシリコン残りは主にアルミニウムを含むアルミニウム系メタル膜厚さは、たとえば、2マイクロメートル程度を成膜する。その後、たとえば、通常のリソグラフィにより、アルミニウム系メタル膜をパターニングすることにより、第1のメタル電極6a第1のボンディングパッドおよび第2のメタル電極6b第2のボンディングパッドを形成する図15のメタル電極形成工程56。次に、図24および図25に示すように、ウエハ1の裏面1bに対して、たとえば、バックグラインディング処理等を実施することにより、ウエハの厚さを、たとえば、90マイクロメートル程度好適な範囲としては、50マイクロメートルから200マイクロメートル程度まで薄くする図15の裏面研削工程57。その後、ウエハ1の裏面1bに接着剤層14DAFを貼り付ける図15の裏面絶縁工程58。DAF材としては、たとえば、30マイクロメートル程度の厚さのエポキシ系DAF材を好適なものとして例示することができる。次に、前記ウエハ1を接着剤層14DAF側に於いて、ダイシングテープ等に貼り付けた状態で、回転ブレードやレーザを用いて、ダイシングを実行することにより、ウエハ1を各チップ領域2半導体チップに分割する図15のチップダイシング工程59。ここから、PLPプロセスの説明に入るが、このプロセスでは、通常、ステンレス等の薄板で構成された金属ベースシート16上に、マトリクス状に多数の同一構成の単位デバイス領域15a,15bを配置するが、以下では説明を簡潔にするために、図上では、単位デバイス領域15a,15bのみを示し、詳細説明は、原則として、単位デバイス領域15aについてのみ行う。次に、図26および図27に示すように、たとえば、ステンレス等の薄板で構成された金属ベースシート16たとえば、厚さ0.15ミリメートル程度上に、電気メッキ等により、第1の外部リード9a、第2の外部リード9b等の複数のメタル端子外部端子を形成する。すなわち、洗浄したステンレススチール板16の上面に、たとえば50マイクロメートル程度のレジストフィルムを貼り付け、フォトリソグラフィの手法により外部端子に対応する開口パターンを形成する。続けて、この開口に電気メッキによって、0.3マイクロメートル程度の金メッキ層を形成する他に錫、半田、パラジウム等がある。金メッキ液としては、たとえば亜硫酸金等を含む非シアン系金メッキ液が環境面からして好適であるが、シアン系金メッキ液でもよい。更に、その上に電気メッキによって、60マイクロメートル程度のニッケル層を形成する。ニッケルメッキ液としてはスルファミン酸ニッケル系のものが電鋳プロセス上好適であるが、その他の常用のニッケルメッキ液でもよい。最後に、電気メッキによって、たとえば5マイクロメートル程度の銀層を形成する金層でもよい。ただし、若干貴い。銀メッキ液としては、たとえばシアン系銀メッキ液等がある。その後、レジストフィルムを除去して、メタル端子9a、9bを有する構造体を得る。なお、この金メッキ層実装用金属膜および銀メッキ層ワイヤボンディング用金属膜は必須ではない。続いて、ダイシングテープ上の個々に分離された半導体チップ2をピックアップして、第1の外部リード9aおよび第2の外部リード9bを跨ぐように、ダイアタッチフィルム14を介して、表側主面1aが上を向くようにダイボンディングする図15のダイボンディング工程60。なお、ダイボンディング温度は、たとえば、摂氏80度程度である。続いて、ダイアタッチフィルム14のキュアを進行させるためのベーク処理たとえば摂氏160度程度を実行する。次に、半導体チップ2の表側主面1a上のボンディングパッド6a,6bとメタル端子第1の外部リード9aおよび第2の外部リード9bの間を金ワイヤ等のボンディングワイヤ第1のボンディングワイヤ11aおよび第2のボンディングワイヤ11bを用いて、順方向ボンディング方式でワイヤボンディング工程61図12を実行する。すなわち、ボンディングパッド6a,6b側が、ボンディングボール18を有するボールボンディング部ボンディングワイヤの第1ボンディング部となっており、メタル端子第1の外部リード9aおよび第2の外部リード9b側がウエッジボンディング部ボンディングワイヤの第2ボンディング部となっている。なお、ワイヤボンディング方式は、逆方向ボンディングでも良い。次に、図28および図29に示すように、金属ベースシート16ステンレスシート上に集積された半導体チップ2、メタル端子第1の外部リード9aおよび第2の外部リード9b、ワイヤ11a,11b等からなるチップ-端子集合体をモールド金型のキャビティ等にセットして、たとえばエポキシ系樹脂等を用いて、たとえばトランスファモールド圧縮モールドでも良い等により、金属ベースシート16の上面部分を封止して、レジン封止体10を形成する図15のモールド工程62。続いて、封止レジン部材の最終硬化のためのポストモールドベークをたとえばバッチプロセス等により実行する。好適なベーク条件としては、摂氏170から180度たとえば175度の範囲で、数時間程度たとえば5時間程度を例示することができる。次に、レジン封止体10の裏面10bの金属ベースシート16を剥離する。次に、図30および図31に示すように、たとえば、レジン封止体10の表面10aをダイシングテープに貼り付けた状態で、回転ブレード等により、パッケージダイシング工程64図15することにより、レジン封止体10を個々の単位デバイス領域15a,15bすなわちパッケージに分離する。8.本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造に対する変形例1ダイレクト高抵抗基板構造に対応する製造プロセスの説明主に図32このセクションで説明する製造プロセスは、図10および図14で説明したデバイス構造に対するものである。基本的製造工程は、セクション7および9で説明しているところと同じであるので、以下では原則として異なる部分のみを説明する。なお、図32で説明する工程は、セクション7における図16の工程に対応している。図32は本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造に対する変形例3Nブリッジ構造に関する製造プロセスを説明するための図18に対応するデバイス上面図カソード領域導入工程である。これに基づいて、本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造に対する変形例1ダイレクト高抵抗基板構造に対応する製造プロセスを説明する。まず、図32に示すように、たとえば、厚さ600マイクロメートル程度のN型高抵抗単結晶シリコンウエハ1例えば、リンドープウエハを準備する図15のウエハ準備工程51。ウエハ1s1の径は、ここでは一例として、150Φについて説明するが、200Φでも、その他の径でもよい。準備するウエハ1sの抵抗率としては、たとえば、2000Ωcm程度好適な範囲としては、たとえば300Ωcmから3000Ωcm程度を例示することができる。この場合、ウエハとしては、FZFloatingZoneMelting法によるものが、結晶特性、入手の容易性および価格の点で好適である。この後のプロセスは、目的とするデバイス構造によるが、図10のデバイス構造の場合は、図18および図19以降と基本的に同じであり、図14のデバイス構造の場合は、図33および図34以降と基本的に同じである。9.本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造に対する変形例3Nブリッジ構造に対応する製造プロセスの説明主に図33から図40このセクションで説明する製造プロセスは、基本的にセクション5図12および図13で説明したデバイス構造に対応する製造プロセスである。また、プロセス的観点からすると、セクション7で説明した製造プロセスの変形例であり、セクション7の全体の流れ図15および、要素プロセス図16、図17、および図26から図31を共通としている。従って、以下では、原則として異なる部分のみを説明する。なお、以下では、図17に示すようなエピタキシャル基板を用いるものを例に取り具体的に説明するが、セクション8で説明したような、高抵抗半導体基板を用いるプロセスにも、ほぼそのまま適用できることは言うまでもない。図33は本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造に対する変形例3Nブリッジ構造に関する製造プロセスを説明するための図18に対応するデバイス上面図カソード領域導入工程である。図34は図32のA-A’断面に対応する半導体チップ断面図である。図35は本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造に対する変形例3Nブリッジ構造に関する製造プロセスを説明するための図20に対応するデバイス上面図アノード領域導入工程である。図36は図35のA-A’断面に対応する半導体チップ断面図である。図37は本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造に対する変形例3Nブリッジ構造に関する製造プロセスを説明するための図22に対応するデバイス上面図層間絶縁膜およびメタル電極形成工程である。図38は図37のA-A’断面に対応する半導体チップ断面図である。図39は本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造に対する変形例3Nブリッジ構造に関する製造プロセスを説明するための図24に対応するデバイス上面図DAF貼り付け工程である。図40は図39のA-A’断面に対応する半導体チップ断面図である。これに基づいて、本願の前記一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造に対する変形例3Nブリッジ構造に対応する製造プロセスを説明する。図16および図17のプロセスが完了したウエハ1について、図33および図34に示すように、ウエハ1のデバイス面1a上に、たとえば、通常のリソグラフィにより、イオン注入用レジスト膜を形成し、選択的イオン注入により、ウエハ1sのデバイス面1a側の表面領域に、連結半導体領域12、第1のカソード領域4aおよび第2のカソード領域4bを形成する図15のカソード導入工程53。ここで、イオン注入条件としては、イオン種:たとえばリン、ドーズ量:たとえば1x1015cm2程度、打ち込みエネルギ:80KeV程度を好適なものとして例示することができる。イオン注入後、不要になったレジスト膜をアッシング等により除去する。イオン注入後の活性化アニールの条件としては、たとえば、雰囲気:窒素雰囲気、処理温度:摂氏1200度程度、処理時間:5時間程度を好適なものとして例示することができる。次に、図35および図36に示すように、ウエハ1のデバイス面1a上に、たとえば、通常のリソグラフィにより、イオン注入用レジスト膜を形成し、選択的イオン注入により、ウエハ1sのデバイス面1a側の表面領域に、第1のアノード領域5aおよび第2のアノード領域5bを形成する図15のアノード導入工程54。ここで、イオン注入条件としては、イオン種:たとえばボロン、ドーズ量:たとえば5x1015cm2程度、打ち込みエネルギ:80KeV程度を好適なものとして例示することができる。イオン注入後、不要になったレジスト膜をアッシング等により除去する。イオン注入後の活性化アニールの条件としては、たとえば、雰囲気:窒素雰囲気、処理温度:摂氏1100度程度、処理時間:1時間程度を好適なものとして例示することができる。次に、図37および図38に示すように、まず、ウエハ1のデバイス面1a上のほぼ全面に、たとえば、CVDChemicalVaporDepositionにより、例えば、厚さ100nm程度のノンドープ酸化シリコン膜を成膜する図15の保護膜形成工程55。続いて、ノンドープ酸化シリコン膜上のほぼ全面に、たとえば、CVDにより、例えば、厚さ400nm程度のPSGPhosphosilicateGlass膜を成膜する。これらのノンドープ酸化シリコン膜、PSG膜等で、たとえば、厚さ500nm程度の層間絶縁膜8表面保護膜を構成する。次に、たとえば、通常のリソグラフィにより、開口17a,17bを形成する。次に、ウエハ1のデバイス面1a上のほぼ全面に、たとえば、スパッタリング成膜又は蒸着により、たとえば、1から2程度のシリコン残りは主にアルミニウムを含むアルミニウム系メタル膜厚さは、たとえば、2マイクロメートル程度を成膜する。その後、たとえば、通常のリソグラフィにより、アルミニウム系メタル膜をパターニングすることにより、第1のメタル電極6a第1のボンディングパッドおよび第2のメタル電極6b第2のボンディングパッドを形成する図15のメタル電極形成工程56。次に、図39および図40に示すように、ウエハ1の裏面1bに対して、たとえば、バックグラインディング処理等を実施することにより、ウエハの厚さを、たとえば、90マイクロメートル程度好適な範囲としては、50マイクロメートルから200マイクロメートル程度まで薄くする図15の裏面研削工程57。その後、ウエハ1の裏面1bに接着剤層14DAFを貼り付ける図15の裏面絶縁工程58。DAF材としては、たとえば、30マイクロメートル程度の厚さのエポキシ系DAF材を好適なものとして例示することができる。次に、前記ウエハ1を接着剤層14DAF側に於いて、ダイシングテープ等に貼り付けた状態で、回転ブレードやレーザを用いて、ダイシングを実行することにより、ウエハ1を各チップ領域2半導体チップに分割する図15のチップダイシング工程59。この後の工程は、セクション7に於いて、図26から図31について説明したところと同じである。10.本願全般に関する考察並びに前記各実施の形態変形例を含むに関する補足的説明主に図41および図42図41はPINダイオードの容量の理論的説明のためのPINダイオードの等価回路説明図である。図42は本願の一実施の形態に対応する半導体装置双方向ツェナーダイオードのデバイス構造基本構造における容量外部電極間容量の周波数依存性を示すシミュレーション結果である。これらに基づいて、本願全般に関する考察並びに前記各実施の形態変形例を含むに関する補足的説明を行う。図41に示すように、PINダイオードの構造ここでは図3等の一つのPN接合に着目しているは、低周波帯域10MHzと高周波帯域10MHz以上で10GHz未満程度の領域に分けて、回路モデル化することができる。ここで、P領域Pは、アノード領域であり、N領域Nはカソード領域である。その間の領域は、空乏化領域DRと非空乏化領域IRで構成されている。いずれの帯域に於いても、P領域P、N領域Nおよび空乏化領域DRは、接続抵抗Rcと接合容量Cjとで構成された直列回路と等価になる。一方、非空乏化領域IRの方は、低周波帯域においては、空乏化していないドリフト層の容量成分Cusと空乏化していないドリフト層の抵抗成分Rusの並列回路と等価になる。これに対して、高周波帯域では、空乏化していないドリフト層の抵抗成分Rusが比較的大きい場合には、空乏化していないドリフト層の抵抗成分Rusに関する電流通路をほぼ無視できるようになるため、非空乏化領域IRは、空乏化していないドリフト層の容量成分Cusに置き換えることができる。従って、高周波帯域では、PINダイオードの容量デバイス全体の容量が、接合容量Cjと空乏化していないドリフト層の容量成分Cusの直列接合を含むため、必然的に、その容量値は、大幅に低いものとなる。これと同様の原理で、図3に説明したデバイス構造の双方向ツェナーダイオードにおいては、図42シミュレーション結果に示すように、高周波大域に於いて、大幅に低い容量を有する。なお、本願の各実施の形態の双方向ツェナーダイオードが、極めて低い容量を有するのは、高周波帯域における前記直列コンデンサ構造および、PN接合が、カソード内に限定されている点セクション4の例は例外的による。また、本願の各実施の形態のチップ構造は、上面パッド方式であり、外部電極が両方とも上部主面にあるので、パッケージ構造が簡単になる製造も容易メリットを有する。また、この上面パッド方式とPLP構造を組み合わせた場合は、特に、高周波に適合した小型パッケージを実現することが容易な構造となる。なお、リードフレーム方式を用いてもよいことは言うまでもない。また、上面パッド方式とMAP方式一括モールド方式を組み合わせた場合は、特に、高周波に適合した小型パッケージを実現することが容易な構造となり、製造も容易である。なお、一括モールド方式ではない、個別モールド方式やその他のモールド方式を用いてもよいことは言うまでもない。更に、上面パッド方式とMAP方式のPLP構造を組み合わせた場合は、特に、高周波に適合した小型パッケージを実現することが容易な構造となり、かつ、製造も容易である。11.サマリ以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、前記実施の形態では、N型基板等にPN接合を複数形成する例を具体的に説明したが、本願発明は、それに限定されるものではなく、P型基板等にPN接合を複数形成するものでもよいことはいうまでもない。また、前記実施の形態では、シリコン単結晶基板等のシリコン系半導体基板上にPN接合を複数形成する例を具体的に説明したが、基板等の材質は、これに限らず、GaAs,SiGe,SiC,GaN,InP等でもよいことはいうまでもない。"