データを記憶する不揮発性メモリデバイスと、前記不揮発性メモリデバイスに対するデータの書き込み処理及び消去処理による前記不揮発性メモリデバイスの特性をモニタするモニタ部と、前記モニタされた前記不揮発性メモリデバイスの特性に応じて、前記書き込み処理に要する時間が目標値に一致するように、書き込み動作とベリファイ動作とが交互に繰り返される前記書き込み処理における書き込み開始電圧の値と書き込み電圧の増加幅との少なくとも一方を変更する変更部と、を備えたことを特徴とするメモリシステム。前記モニタされた前記不揮発性メモリデバイスの特性は、前記書き込み処理の回数、前記消去処理の回数、前記書き込み処理に要する時間、前記消去処理に要する時間、前記書き込み処理における書き込み動作及びベリファイ動作の繰り返し回数、及び前記消去処理における消去動作及びベリファイ動作の繰り返し回数の少なくとも1つを含むことを特徴とする請求項1に記載のメモリシステム。前記変更部は、前記モニタされた前記不揮発性メモリデバイスの特性に応じて、前記書き込み処理に要する時間を目標値に一致させるための、書き込み開始電圧の値及び書き込み電圧の増加幅の少なくとも一方の変更量を演算する演算部と、前記演算された変更量を用いて、前記書き込み処理における書き込み開始電圧の値及び書き込み電圧の増加幅の少なくとも一方を変更する変更処理部と、を有することを特徴とする請求項1又は2に記載のメモリシステム。前記変更部は、前記モニタされた前記不揮発性メモリデバイスの特性に応じて、前記書き込み処理に要する時間が目標値に一致するように、前記書き込み処理におけるベリファイ電圧をさらに変更することを特徴とする請求項1から3のいずれか1項に記載のメモリシステム。データを記憶する不揮発性メモリデバイスと、前記不揮発性メモリデバイスに対するデータの書き込み処理及び消去処理による前記不揮発性メモリデバイスの特性をモニタするモニタ部と、前記モニタされた前記不揮発性メモリデバイスの特性に応じて、前記消去処理に要する時間が目標値以下になるように、前記消去処理における少なくとも消去開始電圧の値を変更する変更部と、を備えたことを特徴とするメモリシステム。データを記憶する不揮発性メモリデバイスと、前記不揮発性メモリデバイスに対するデータの書き込み処理及び消去処理による前記不揮発性メモリデバイスの特性をモニタするモニタ部と、前記モニタされた前記不揮発性メモリデバイスの特性に応じて、書き込み動作とベリファイ動作とが交互に繰り返される前記書き込み処理における前記ベリファイ動作の方式を、第2のベリファイ電圧により行う第1の方式から前記第2のベリファイ電圧より低い第1のベリファイ電圧と前記第2のベリファイ電圧とにより2段階で行う第2の方式へ変更する変更部と、を備えたことを特徴とするメモリシステム。前記変更部は、前記モニタされた前記不揮発性メモリデバイスの特性に応じて、前記書き込み処理に要する書き込み時間が目標値に一致するように、前記第2の方式の前記ベリファイ動作における前記第1のベリファイ電圧のレベルとビット線の充電電圧との少なくとも一方を変更することを特徴とする請求項6に記載のメモリシステム。1つの実施形態は、例えば、不揮発性メモリデバイスの信頼性を改善できるメモリシステムを提供することを目的とする。1つの実施形態によれば、不揮発性メモリデバイスとモニタ部と変更部とを備えたことを特徴とするメモリシステムが提供される。不揮発性メモリデバイスは、データを記憶する。モニタ部は、前記不揮発性メモリデバイスに対するデータの書き込み処理及び消去処理による前記不揮発性メモリデバイスの特性をモニタする。変更部は、前記モニタされた前記不揮発性メモリデバイスの特性に応じて、前記書き込み処理に要する時間が目標値に一致するように、書き込み動作とベリファイ動作とが交互に繰り返される前記書き込み処理における書き込み開始電圧の値と書き込み電圧の増加幅との少なくとも一方を変更する。以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。第1の実施形態本実施形態では、不揮発性メモリデバイス例えば、NAND型フラッシュメモリデバイスを複数有したメモリシステム例えば、SSDSolidStateDriveにおいて、不揮発性メモリデバイスの劣化度合いを判定するため、不揮発性メモリデバイスに対するデータの書き込み処理や消去処理による不揮発性メモリデバイスの特性例えば、書き込み処理や消去処理のループ回数をモニタする。不揮発性メモリデバイスの特性をモニタした後、モニタ結果と予め設定しておいた閾値とを比較し、この比較結果に基づいて、不揮発性メモリデバイス内の各ブロックの劣化度合いを判定する。さらに、劣化度合いの判定結果に応じて、書き込み処理における書き込み開始電圧を変更する。ここでの書き込み開始電圧は、書き込みが成功したと判定ベリファイされるまで書き込み電圧を増加させながら書き込み動作とベリファイ動作とが交互に繰り返される書き込み処理における最初の書き込み動作で用いられる電圧である。また、書き込み開始電圧は、書き込み処理に要する時間が目標値に一致するように変更される。以下、メモリシステムがSSDSolidStateDriveである場合について図面を用いて具体的に説明するが、本実施形態はメモリシステムが例えばメモリカードである場合等にも同様に適用可能である。まず、図1~図4を参照して、メモリシステムの構成やNAND型フラッシュメモリデバイス以下、NANDデバイスと略すの構成などについて説明し、その後、図5~図10を参照して、本実施の形態の特徴の1つであるメモリシステムの構成や動作などについて説明する。図1は、メモリシステムとしてのSSD100Aの構成例を示すブロック図である。SSD100Aは、ホスト装置以下、ホストと略す1と接続するためのホスト接続インタフェース後述のホストI/F40を備えている。図1では、ホストI/F40がATAインタフェースATAI/F2などのメモリ接続インタフェースである場合を示している。SSD100Aは、ATAI/F2ホストI/F40を介してパーソナルコンピュータあるいはCPUコアなどのホスト1と接続され、ホスト1の外部メモリとして機能する。また、SSD100Aは、RS232CインタフェースRS232CI/Fなどの通信インタフェース3を介して、デバッグ用/製造検査用機器200との間でデータを送受信することができる。SSD100Aは、複数のNANDデバイスを含む不揮発性半導体メモリとしてのNAND型フラッシュメモリ以下、NANDメモリと略す20と、コントローラとしてのドライブ制御回路4と、揮発性半導体メモリとしてのDRAM30と、電源回路5と、状態表示用のLED6と、ドライブ内部の温度を検出する温度センサ7と、フューズ8とを備えている。電源回路5は、ホスト1側の電源回路から供給される外部直流電源から複数の異なる内部直流電源電圧を生成し、これら内部直流電源電圧をSSD100A内の各回路に供給する。また、電源回路5は、外部電源の立ち上がりを検知し、パワーオンリセット信号を生成して、ドライブ制御回路4に供給する。フューズ8は、ホスト1側の電源回路とSSD100A内部の電源回路5との間に設けられている。外部電源回路から過電流が供給された場合、フューズ8が切断され、内部回路の誤動作を防止する。NANDメモリ20は、例えば4並列動作を行う4つの並列動作要素20a~20dを有し、4つの並列動作要素20a~20dは、4つのチャネルch0~ch3によってドライブ制御回路4に接続されている。各並列動作要素20a~20dは、バンクインターリーブが可能な複数のバンクすなわち、複数のNANDデバイスによって構成されている。すなわち、各並列動作要素は、例えば4バンクBank0~Bank3すなわち4つのNANDデバイスによって構成されており、各バンク各NANDデバイスは、複数のNANDメモリチップ、例えば2つのメモリチップChip0、Chip1により構成されている。各メモリチップは、例えば、それぞれ複数の物理ブロックを含むプレーン0、プレーン1の2つの領域Districtに分割されている。プレーン0およびプレーン1は、互いに独立した周辺回路例えば、ロウデコーダ、カラムデコーダ、ページバッファ、データキャッシュ等を備えており、倍速モードを使用することにより、同時に消去/書き込み/読み出しを行うことが可能である。このように、NANDメモリ20の各NANDメモリチップは、複数のチャネルによる並列動作、複数のバンクすなわち、複数のNANDデバイスによるバンクインターリーブ動作、同一バンク内同一NANDデバイス内の複数チップのインターリーブ動作、複数のプレーンを用いた倍速モードによる並列動作が可能である。なお、各メモリチップは、2つ以上の複数のプレーンに分割された構成であってもよいし、あるいは、全く分割されていなくてもよい。DRAM30は、ホスト1とNANDメモリ20との間で、データ転送用キャッシュ及び作業領域用メモリなどとして機能する。DRAM30の作業領域用メモリに記憶される内容は、例えばNANDメモリ20に記憶されている各種管理テーブルが、起動時などに展開されたマスターテーブルスナップショット、あるいは管理テーブルの変更差分であるログ情報などがある。なお、DRAM30の代わりに、FeRAMFerroelectricRandomAccessMemory、MRAMMagnetoresistiveRandomAccessMemory、PRAMPhasechangeRandomAccessMemoryなどの不揮発性ランダムアクセスメモリを使用することも可能である。不揮発性ランダムアクセスメモリを利用する場合、電源切断時に各種管理テーブルなどをNANDメモリ20に退避させる動作の一部又は全部を省略することができる。ドライブ制御回路4は、ホスト1とNANDメモリ20との間でDRAM30を介してデータ転送制御を行うとともに、SSD100A内の各構成要素を制御する。また、ドライブ制御回路4は、状態表示用LED6にステータス表示用信号を供給するとともに、電源回路5からのパワーオンリセット信号を受けて、リセット信号およびクロック信号をドライブ制御回路4内及びSSD100A内の各部に供給する機能も有している。各NANDメモリチップは、データ消去の単位である物理ブロックを複数配列して構成されている。図2aは、NANDメモリチップに含まれる1個の物理ブロックの構成例を示す回路図である。各物理ブロックは、X方向に沿って順に配列されたp1個のNANDストリングを備えているpは、0以上の整数。各NANDストリングに含まれる選択トランジスタST1は、ドレインがビット線BL0~BLpに接続され、ゲートが選択ゲート線SGDに共通接続されている。また、選択トランジスタST2は、ソースがソース線SLに共通接続され、ゲートが選択ゲート線SGSに共通接続されている。各メモリセルトランジスタメモリセルとも言うMCTは、半導体基板上に形成された積層ゲート構造を備えたMOSFETMetalOxideSemiconductorFieldEffectTransistorにより構成されている。積層ゲート構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層浮遊ゲート電極、及び電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極を含んでいる。メモリセルトランジスタMCTは、浮遊ゲート電極に蓄えられる電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じてデータを記憶する。メモリセルトランジスタMCTは、1ビットを記憶するように構成されていてもよいし、多値2ビット以上のデータを記憶するように構成されていてもよい。また、メモリセルトランジスタMCTは、浮遊ゲート電極を有する構造に限らず、MONOSMetal-Oxide-Nitride-Oxide-Silicon型など、電荷蓄積層としての窒化膜界面に電子をトラップさせることにより閾値電圧が調整可能な構造であってもよい。MONOS構造のメモリセルトランジスタMCTについても同様に、1ビットを記憶するように構成されていてもよいし、多値2ビット以上のデータを記憶するように構成されていてもよい。各NANDストリングにおいて、q1個のメモリセルトランジスタMCTは、選択トランジスタST1のソースと選択トランジスタST2のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、複数のメモリセルトランジスタMCTは、隣接するもの同士で拡散領域ソース領域若しくはドレイン領域を共有するような形でY方向に直列接続される。各NANDストリングにおいて、最も選択ゲート線SGD側に位置するメモリセルトランジスタMCTから順に、制御ゲート電極がワード線WL0~WLqにそれぞれ接続されている。従って、ワード線WL0に接続されたメモリセルトランジスタMCTのドレインは選択トランジスタST1のソースに接続され、ワード線WLqに接続されたメモリセルトランジスタMCTのソースは選択トランジスタST2のドレインに接続されている。ワード線WL0~WLqは、物理ブロック内のNANDストリング間で、メモリセルトランジスタMCTの制御ゲート電極を共通に接続している。つまり、ブロック内において同一行にあるメモリセルトランジスタMCTの制御ゲート電極は、同一のワード線WLに接続される。この同一のワード線WLに接続されるp1個のメモリセルトランジスタMCTは1ページ物理ページとして取り扱われ、この物理ページごとにデータの書き込みおよびデータの読み出しが行われる。また、ビット線BL0~BLpは、ブロック間で、選択トランジスタST1のドレインを共通に接続している。つまり、複数のブロック内において同一列にあるNANDストリングは、同一のビット線BLに接続される。図2bは、例えば、1個のメモリセルトランジスタMCTに2ビットの記憶を行う4値データ記憶方式での閾値分布を示す模式図である。4値データ記憶方式は、上位ページデータxと下位ページデータyで定義される4値データxyの何れか1つをメモリセルトランジスタMCTに保持可能である。4値データxyは、メモリセルトランジスタMCTの閾値電圧の順に、例えば、データ11、01、00、10が割り当てられる。データ11は、メモリセルトランジスタMCTの閾値電圧が例えば負とされた消去状態である。尚、データの割り当て規則はこれに限らない。また、1個のメモリセルトランジスタMCTに3ビット以上の記憶を行う構成であってもよい。下位ページの書き込み動作において、データ11消去状態のメモリセルトランジスタMCTに対して選択的に、下位ビットデータyを書き込むことによって、データ10が書き込まれる。上位ページの書き込み前のデータ10の閾値分布は、上位ページ書き込み後のデータ01とデータ00の閾値分布の中間程度に位置しており、上位ページの書き込み後の閾値分布よりブロードであってもよい。上位ページの書き込み動作において、データ11のメモリセルと、データ10のメモリセルに対して、それぞれ選択的に上位ビットデータxが書き込まれることにより、データ01及びデータ00が書き込まれる。擬似SLCモードは、下位ページのみを使用して書き込みを行う。下位ページの書き込みは、上位ページの書き込みに比べて高速である。図3は、ドライブ制御回路4のハードウェア的な内部構成例を示すブロック図である。ドライブ制御回路4は、データアクセス用バス101、第1の回路制御用バス102、及び第2の回路制御用バス103を備えている。第1の回路制御用バス102には、ドライブ制御回路4全体を制御するプロセッサ104が接続されている。第1の回路制御用バス102には、ブートROM105がROMコントローラ106を介して接続されている。ブートROM105には、NANDメモリ20に記憶された各管理プログラムFW:ファームウエアをブートするブート用プログラムが格納されている。また、第1の回路制御用バス102には、クロックコントローラ107が接続されている。このクロックコントローラ107は、図1に示した電源回路5からのパワーオンリセット信号を受けて、リセット信号およびクロック信号を各部に供給する。第2の回路制御用バス103は、第1の回路制御用バス102に接続されている。第2の回路制御用バス103には、図1に示した温度センサ7からのデータを受けるためのI2C回路108、状態表示用LED6にステータス表示用信号を供給するパラレルIOPIO回路109、RS232CI/F3を制御するシリアルIOSIO回路110が接続されている。ATAインタフェースコントローラATAコントローラ111、第2のECCErrorCheckingandCorrection回路112、NAND用のコントローラであるコントローラ113、及びDRAMコントローラ114は、データアクセス用バス101と第1の回路制御用バス102との両方に接続されている。ATAコントローラ111は、ATAインタフェース2図1参照を介してホスト1との間でデータを送受信する。データアクセス用バス101には、データ作業領域およびファームウェア展開領域として使用されるSRAM115がSRAMコントローラ116を介して接続されている。NANDメモリ20に記憶されているファームウェアは起動時、ブートROM105に記憶されたブート用プログラムによってSRAM115に転送される。コントローラ113は、NANDI/F117、第1のECC回路118、及びDMA転送制御用のDMAコントローラ119を備えている。NANDI/F117は、NANDメモリ20とのインタフェース処理を行う。DMA転送制御用DMAコントローラ119は、NANDメモリ20とDRAM30間のアクセス制御を行う。第1のECC回路118は第2の訂正符号のエンコードを行い、また、第1の誤り訂正符合のエンコード及びデコードを行う。第2のECC回路112は、第2の誤り訂正符号のデコードを行う。第1の誤り訂正符号、第2の誤り訂正符号は、例えば、ハミング符号、BCHBoseChaudhuriHocquenghem符号、RS符号、或いはLDPCLowDensityParityCheck符号等であり、第2の誤り訂正符号の訂正能力は、第1の誤り訂正符号の訂正能力よりも高いとする。図1に示したように、NANDメモリ20において、4つの並列動作要素20a~20dは各複数ビットの4つのチャネルを介して、ドライブ制御回路4内部のコントローラ113に並列接続されており、4つの並列動作要素20a~20dを並列動作させることが可能である。また、各チャネルのNANDメモリ20は、バンクインターリーブが可能な4つのバンクすなわち、4つのNANDデバイスに分割されており、各メモリチップのプレーン0およびプレーン1に対しても、同時にアクセスを行うことが可能である。したがって、1チャネルに付き、最大8つの物理ブロック4バンク×2プレーンを、ほぼ同時に制御することが可能である。すなわち、最大8つの物理ブロックに対して同時に書き込みなどの処理を実行することが可能である。図4は、図1に示す1つのNANDメモリチップNAND型フラッシュメモリの一例を示す機能ブロック図である。メモリセルアレイ201は、複数のビット線と複数のワード線と共通ソース線とを含み、例えばEEPROMセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に複数行及び複数列を構成するように配置されている。このメモリセルアレイ201には、ビット線を制御するためのビット線制御回路202とワード線を制御するためのワード線制御回路206とが接続されている。ビット線制御回路202は、複数のビット線を介して複数列のメモリセルに接続されている。ビット線制御回路202は、ビット線を介してメモリセルのデータを読み出したり、ビット線を介してメモリセルの状態を検出したり、ビット線を介してメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路202には、カラムデコーダ203、データ入出力バッファ204が接続されている。ビット線制御回路202内のデータ記憶回路はカラムデコーダ203によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ204を介してデータ入出力端子205から外部へ出力される。データ入出力端子205は、メモリチップ外部のドライブ制御回路4に接続される。このドライブ制御回路4は、データ入出力端子205から出力されたデータを受ける。さらに、ドライブ制御回路4は、NAND型フラッシュメモリの動作を制御する各種コマンドCMD、アドレスADD、及びデータDTを出力する。ドライブ制御回路4からデータ入出力端子205に入力された書き込みデータは、データ入出力バッファ204を介して、カラムデコーダ203によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは、制御信号及び制御電圧発生回路207に供給される。ワード線制御回路206は、複数のワード線を介して複数行のメモリセルに接続されている。このワード線制御回路206は、メモリセルアレイ201のワード線を選択し、選択されたワード線を介して、読み出し、書き込みあるいは消去に必要な電圧をメモリセルに印加する。メモリセルアレイ201、ビット線制御回路202、カラムデコーダ203、データ入出力バッファ204、及びワード線制御回路206は、制御信号及び制御電圧発生回路207に接続され、この制御信号及び制御電圧発生回路207によって制御される。制御信号及び制御電圧発生回路207は、制御信号入力端子208に接続され、ドライブ制御回路4から制御信号入力端子208を介して入力されるALEアドレスラッチイネーブル、CLEコマンドラッチイネーブル、WEライトイネーブルなどの各種制御信号、及びドライブ制御回路4からデータ入出力端子205及びデータ入出力バッファ204を介して入力されるコマンドCMDによって制御される。この制御信号及び制御電圧発生回路207は、データの書き込み時にワード線やビット線に供給される電圧を発生するとともに、ウエルに供給される電圧を発生する。制御信号及び制御電圧発生回路207は、例えばチャージポンプ回路のような昇圧回路を含み、書き込み電圧や読み出し電圧、消去電圧を生成可能とされている。さらに、制御信号及び制御電圧発生回路207は、後述するように、読み出し電圧のレベルを変更可能とされている。すなわち、制御信号及び制御電圧発生回路207は、制御信号入力端子208を介して入力される各種制御信号、データ入出力端子205及びデータ入出力バッファ204を介して入力されるコマンドCMDを受けて、読み出し動作時にワード線に印加する電圧を方向、または-方向にシフトさせる機能を有している。ビット線制御回路202、カラムデコーダ203、ワード線制御回路206、制御信号及び制御電圧発生回路207は、書き込み回路、及び読み出し回路を構成している。メモリセルアレイ201は、本体データを格納するための記憶領域に加えて、ECCを記憶する記憶領域201-1を有している。SSD100Aでは、書き込み処理の回数や消去処理の回数が増えると、NANDメモリ20が備えるメモリセルのゲート絶縁膜が劣化して、ゲート絶縁膜内に電子がトラップされやすくなる。このため、消去処理の際にゲート絶縁膜から電子を抜くには、消去処理の回数の増加に伴って高電圧で多くの印加回数が必要となる。また、ゲート絶縁膜に電子がトラップされることでセルの閾値が高く見えるので、少ない電圧印加回数で書き込みが終了する。このため、印加電圧の回数と実際のセルの劣化との間に相関関係を有するので、本実施の形態では、例えば、この相関関係を利用してNANDメモリ20の劣化度合いをモニタする。つぎに、本実施の形態のSSD100Aの構成と動作について説明する。図5は、第1の実施の形態に係るメモリシステムとしてのSSDの機能構成例を示す機能ブロック図である。SSD100Aは、コントローラ10Aドライブ制御回路4、NANDメモリ20、DRAM30、及びホストI/F40を備えている。NANDメモリ20は、ホスト1によって指定されたユーザデータを記憶したり、DRAM30で管理される管理情報をバックアップ用に記憶したりする。NANDメモリ20は、複数のメモリセルがマトリクス状に配列されたメモリセルアレイを有し、個々のメモリセルは上位ページおよび下位ページを使用して多値記憶が可能である。NANDメモリ20は、複数のNANDメモリチップによって構成され、各NANDメモリチップは、データ消去の単位である物理ブロックを複数配列して構成される。また、NANDメモリ20では、物理ページごとにデータの書き込みおよびデータの読み出しが行われる。物理ブロックは、複数の物理ページによって構成されている。物理ブロックアドレスは、物理ブロックに割り当てられた固定的なアドレスである。論理ブロックアドレスは、ホスト1から指定されるアドレスや、仮想的なブロックである論理ブロックに割り当てられる変更可能なアドレスである。論理ブロックとは、例えば、物理ブロックを複数組み合わせて構成される仮想的なブロックのことをいう。DRAM30は、データ転送用、管理情報記録用の記憶部として使用される。具体的には、データ転送用の記憶部データ転送用キャッシュ領域は、ホスト1から書込要求があったデータをNANDメモリ20に書込む前に一時的に保存したり、ホスト1から読出要求があったデータをNANDメモリ20から読出して一時的に保存したりするために使用される。また、管理情報記録用の記憶部としては、NANDメモリ20に記憶されるデータの格納位置を管理するための管理情報論理アドレスと物理アドレスとの対応など、後述の書き込み回数Nwおよび消去回数Neを物理ブロック単位に管理するための管理情報、後述の書き込み時間WTおよび消去時間ETを物理ブロック単位に管理するための管理情報、後述の書き込み時ループ回数Lwおよび消去時ループ回数Leを物理ブロック単位に管理するための管理情報などを含む各種管理情報を格納するために使用される。NANDメモリ20には、書き込み/消去回数管理テーブル図示せず、書き込み/消去時間管理テーブル図示せずや書き込み/消去ループ回数管理テーブル図示せずが記憶されており、これらのテーブルはシステム起動時、NANDメモリ20から読み出されて、DRAM30に格納される。書き込み/消去回数管理テーブルは、書き込み処理の回数である書き込み回数Nwと、消去処理の回数である消去回数Neを、物理ブロック単位物理ブロックアドレス単位に管理するためのテーブルであり、書き込み回数Nw、消去回数Neとしては、実際にモニタされた最新の積算回数が登録されている。書き込み/消去時間管理テーブルは、書き込み処理に要する書き込み時間WTと、消去処理に要する消去時間ETを、物理ブロック単位物理ブロックアドレス単位に管理するためのテーブルであり、書き込み時間WT、消去時間ETとしては、実際にモニタされた最新の時間が登録されている。ループ回数管理テーブルは、書き込み時のループ回数である書き込み時ループ回数Lwと、消去時のループ回数である消去時ループ回数Leとを、物理ブロック単位物理ブロックアドレス単位に管理するためのテーブルである。書き込み時ループ回数Lwは、物理ブロック内で書き込み時ループ回数が最も小さいページのループ回数最悪値最も経年変化が大きいページを当該物理ブロックの書き込み時ループ回数Lwとして採用する。書き込み時ループ回数Lw、消去時ループ回数Leとしては、実際にモニタされた最新のループ回数が登録されている。コントローラ10Aは、ホスト1とNANDメモリ20との間でDRAM30を介してデータ転送制御を行うとともに、SSD100A内の各構成要素を制御するソフトウエアを有している。コントローラ10AとNANDメモリ20との間は、コマンド、アドレス、データなどを入出力するためのコントロールI/O線CtrlI/Oによって接続され、また、NANDメモリ20がレディ状態にあるかビジー状態にあるかを示すレディ/ビジー信号Ry/ByがNANDメモリ20からコントローラ10Aに入力されている。コントローラ10Aは、機能的な構成要素であり、例えば、図3に示すプロセッサ104及びコントローラ113の少なくとも一方の少なくとも一部を含む。コントローラ10Aは、読み書き制御部11、モニタ部12、及び変更部13を有している。読み書き制御部11は、DRAM30に格納された管理情報に基づいて、DRAM30のキャッシュ領域を介してNANDメモリ20に対するデータの読み書き制御を行う。モニタ部12は、NANDデバイスに対するデータの書き込み処理及び消去処理によるNANDデバイスの特性をモニタする。このモニタされるNANDデバイスの特性は、例えば、書き込み処理の回数Nw、消去処理の回数Ne、書き込み処理に要する書き込み時間WT、消去処理に要する消去時間ET、書き込み処理における書き込み動作及びベリファイ動作の繰り返し回数書き込み時ループ回数Lw、及び消去処理における消去動作及びベリファイ動作の繰り返し回数消去時ループ回数Leの少なくとも1つを含む。すなわち、モニタ部12は、書き込み回数モニタ部121、消去回数モニタ部122、書き込み時間モニタ部123、消去時間モニタ部124、書き込み時ループ回数モニタ部125、及び消去時ループ回数モニタ部126の少なくとも1つを有する。以下では、モニタ部12がこれらの全てを有する場合について例示的に説明する。書き込み回数モニタ部121は、物理ページに対する書き込み処理の度、もしくは予め決めた所定の周期、頻度で各物理ページの書き込み回数Nwを測定する。例えば、書き込み回数モニタ部121は、物理ページに対する書き込み処理が行われる度に書き込み処理が行われた旨の通知を受け、その物理ページの書き込み回数Nwのカウント値をインクリメントする。書き込み回数モニタ部121は、インクリメントされた書き込み回数Nwを上記の書き込み/消去回数管理テーブルの対応する物理ブロックのエントリに登録する。消去回数モニタ部122は、NANDメモリ20の物理ブロックの消去の度、もしくは予め決めた所定の周期、頻度で各物理ブロックの消去回数Neのカウント値を測定する。例えば、消去回数モニタ部122は、物理ブロックに対する消去処理が行われる度に消去処理が行われた旨の通知を受け、その物理ブロックの消去回数Neのカウント値をインクリメントする。消去回数モニタ部122は、インクリメントされた消去回数Neを上記の書き込み/消去回数管理テーブルの対応する物理ブロックのエントリに登録する。書き込み時間モニタ部123は、物理ページに対する書き込みの度、もしくは予め決めた所定の周期、頻度で各物理ページの書き込み時間WTpを測定する。すなわち、書き込み処理では、物理ページにデータを書き込む書き込み動作と、その書き込み動作によるデータの書き込みが成功したか否かを判定ベリファイするベリファイ動作とが交互に繰り返し行われる。具体的には、書き込み処理では、プログラム開始電圧での書き込み動作が行われベリファイ動作が行われた後、書き込みが成功したと判定されるまで一定の増加幅で書き込み電圧を増加しながら書き込み動作とベリファイ動作とが繰り返し行われる図10参照。そして、最初の書き込み動作が行われてから書き込みが成功したと判定されたベリファイ動作までの時間が書き込み時間WTpとして測定される。書き込み処理では、コントロールI/O線を介して、書き込みを示すコマンド80h、アドレス、データ、コマンド10hが入力され、書き込み処理が実行される。書き込み処理の実行中は、レディ/ビジー信号Ry/Byがビジーに立ち下がっている。書き込み処理が終了すると、レディ/ビジー信号Ry/Byがレディに立ち上がり、コントロールI/O線を介して、コマンド70hが入力され、これに応答してステータス信号正常終了/異常終了などが出力されている。書き込み時間モニタ部123は、書き込みコマンド80hを入力した後のレディ/ビジー信号Ry/Byをモニタし、レディ/ビジー信号Ry/Byがビジーに立ち下がってからレディに立ち上がるまでの時間tPROGをページ書き込み時間WTpとして測定する。このようにして、書き込み時間モニタ部123は、各ページのページ書き込み時間WTpを測定し、測定した各ページのページ書き込み時間WTpを物理ブロック単位の書き込み時間WTに変換する。物理ブロック単位の書き込み時間WTを求める手法としては、下記のいずれかを採用する。物理ブロック内の各ページのページ書き込み時間WTpの平均値を求める。最もページ書き込み時間が短い最も経年変化が大きいページものを当該物理ブロックの書き込み時間WTとして採用する。予め決めた所定の物理ページのページ書き込み時間を当該物理ブロックの書き込み時間WTとして採用する。書き込み時間モニタ部123は、導出した書き込み時間WTを上記の書き込み/消去時間管理テーブルの対応する物理ブロックのエントリに登録する。消去時間モニタ部124は、NANDメモリ20の物理ブロックの消去の度、もしくは予め決めた所定の周期、頻度で各物理ブロックの消去時間ETを測定する。すなわち、消去処理では、物理ブロックのデータを消去する消去動作と、その消去動作によるデータの消去が成功したか否かを判定ベリファイするベリファイ動作とが交互に繰り返し行われる。具体的には、消去処理では、消去開始電圧での消去動作が行われベリファイ動作が行われた後、消去が成功したと判定されるまで一定の増加幅で消去電圧を増加しながら消去動作とベリファイ動作とが繰り返し行われる図19a参照。そして、最初の消去動作が行われてから消去が成功したと判定されたベリファイ動作までの時間が消去時間ETとして測定される。消去処理では、コントロールI/O線を介して、消去を示すコマンド60h、アドレス、コマンドD0hが入力され、消去処理が実行される。消去処理の実行中は、レディ/ビジー信号Ry/Byがビジーに立ち下がっている。消去処理が終了すると、レディ/ビジー信号Ry/Byがレディに立ち上がり、コントロールI/O線を介して、コマンド70hが入力され、これに応答してステータス信号正常終了/異常終了などが出力されている。消去時間モニタ部124は、消去コマンド60hを入力した後のレディ/ビジー信号Ry/Byをモニタし、レディ/ビジー信号Ry/Byがビジーに立ち下がってからレディに立ち上がるまでの時間tBEraseを消去時間ETとして測定し、測定した消去時間ETを、上記の書き込み/消去時間管理テーブルの対応する物理ブロックのエントリに登録する。書き込み時ループ回数モニタ部125は、物理ページに対する書き込みの度、もしくは予め決めた所定の周期、頻度で各物理ページの書き込み時のループ回数であるページ書き込み時ループ回数LwpをNANDメモリ20から取得する。すなわち、書き込み処理における書き込み動作及びベリファイ動作を1つのループとしてこのループが繰り返される回数が書き込み時ループ回数Lwpとして測定され、その測定結果が書き込み時ループ回数モニタ部125により取得される。書き込み処理では、コントロールI/O線を介して、書き込みを示すコマンド80h、アドレス、データ、コマンド10hが入力され、書き込み処理が実行される。書き込み処理の実行中は、レディ/ビジー信号Ry/Byがビジーに立ち下がっている。書き込み処理が終了すると、レディ/ビジー信号Ry/Byがレディに立ち上がる。書き込み時ループ回数モニタ部125は、レディ/ビジー信号Ry/Byがレディに立ち上がったことを検知すると、コントロールI/O線を介して、コマンドLoopCountCommandを入力する。NANDメモリ20は、LoopCountCommandに応答して、直前の書き込み処理に対するステータス信号ページ書き込み時ループ回数Lwpおよび正常終了/異常終了などを出力する。NANDメモリ20では、書き込みコマンド80hが入力された後のレディ/ビジー信号Ry/Byをモニタし、レディ/ビジー信号Ry/Byがビジーに立ち下がってからレディに立ち上がるまでの間にNANDメモリ20のメモリセルに印加された電圧の回数をページ書き込み時ループ回数Lwpプログラムパルス回数として測定し、測定したページ書き込み時ループ回数Lwpをステータス信号として書き込み時ループ回数モニタ部125に送る。書き込み時ループ回数モニタ部125は、各ページの、ページ書き込み時ループ回数LwpをNANDメモリ20から受信し、受信した各ページの、ページ書き込み時ループ回数Lwpを物理ブロック単位の書き込み時ループ回数Lwに変換する。物理ブロック単位の書き込み時ループ回数Lwを求める手法としては、最もページ書き込み時ループ回数が小さい最も経年変化が大きいページものを当該物理ブロックの書き込み時ループ回数Lwとして採用する。書き込み時ループ回数モニタ部125は、導出した書き込み時ループ回数Lwを上記の書き込み/消去ループ回数管理テーブルの対応する物理ブロックのエントリに登録する。消去時ループ回数モニタ部126は、NANDメモリ20の物理ブロックの消去の度、もしくは予め決めた所定の周期、頻度で各物理ブロックの消去時ループ回数LeをNANDメモリ20から取得する。すなわち、消去処理における消去動作及びベリファイ動作を1つのループとしてこのループが繰り返される回数が消去時ループ回数Leとして測定され、その測定結果が消去時ループ回数モニタ部126により取得される。消去処理では、コントロールI/O線を介して、消去を示すコマンド60h、アドレス、コマンドD0hが入力され、消去処理が実行される。消去処理の実行中は、レディ/ビジー信号Ry/Byがビジーに立ち下がっている。消去処理の実行中には、NANDメモリ20に所定の印加電圧が、印加電圧を少しずつ大きくしながら複数回に渡って入力される。消去処理が終了すると、レディ/ビジー信号Ry/Byがレディに立ち上がる。消去時ループ回数モニタ部126は、レディ/ビジー信号Ry/Byがレディに立ち上がったことを検知すると、コントロールI/O線を介して、コマンドLoopCountCommandを入力する。NANDメモリ20は、LoopCountCommandに応答して、直前の消去処理に対するステータス信号消去時ループ回数Leおよび正常終了/異常終了などを出力する。NANDメモリ20では、消去コマンド60hが入力された後のレディ/ビジー信号Ry/Byをモニタし、レディ/ビジー信号Ry/Byがビジーに立ち下がってからレディに立ち上がるまでの間に、NANDメモリ20のブロックに印加された電圧の回数を消去時ループ回数Leイレースパルス回数として測定し、測定した消去時ループ回数Leをステータス信号として消去時ループ回数モニタ部126に送る。消去時ループ回数モニタ部126は、NANDメモリ20からの消去時ループ回数Leを上記の書き込み/消去ループ回数管理テーブルの対応する物理ブロックのエントリに登録する。変更部13は、モニタ部12によりモニタされた上記のようなNANDデバイスの特性を所定の閾値と比較し、その比較結果と変更情報131とに応じて、NANDデバイスの各ブロックの劣化度合いを判定する。さらに、変更部13は、劣化度合いの判定結果と変更情報131とに応じて、書き込み時間WTが目標値に一致するように、書き込み処理における書き込み開始電圧を変更する。変更部13は、これらの処理を、例えば物理ブロック単位で行う。具体的には、変更部13により参照される変更情報131は、例えば、NANDデバイスの特性から劣化度合いを判定するための図6~図8に示すテーブル1311~1316と、劣化度合いから書き込み開始電圧を決定するための図9に示すテーブル1317とを含む。図6aは、予め実験的に取得された、書き込み回数Nwと劣化度合いとの関係を示すテーブル1311である。テーブル1311は、書き込み回数欄1311a及び劣化度合い欄1311bを有する。書き込み回数欄1311aには、劣化度合いの判定に用いられる閾値Nw1、Nw2、が記録されている。劣化度合い欄1311bには、NANDデバイスの経年劣化の進み具合がランク付け又は数値化された劣化度合いDL1、DL2、が記録されている。テーブル1311を参照することにより、書き込み回数モニタ部121によりモニタされた書き込み回数Nwが閾値Nw1以上となった場合に、NANDデバイスの劣化度合いがDL1に達したものと判定できる。図6bは、予め実験的に取得された、消去回数Neと劣化度合いとの関係を示すテーブル1312である。テーブル1312は、消去回数欄1312a及び劣化度合い欄1312bを有する。消去回数欄1312aには、劣化度合いの判定に用いられる閾値Ne1、Ne2、が記録されている。劣化度合い欄1312bには、NANDデバイスの経年劣化の進み具合がランク付け又は数値化された劣化度合いDL1、DL2、が記録されている。テーブル1312を参照することにより、消去回数モニタ部122によりモニタされた消去回数Neが閾値Ne1以上となった場合に、NANDデバイスの劣化度合いがDL1に達したものと判定できる。図7aは、書き込み開始電圧及び書き込み電圧の増加幅をそれぞれ初期値Vws0、ΔV0図10参照にした場合について予め実験的に取得された、書き込み/消去回数と、ページ書き込み時間ページプログラム時間tProgとの関係を示すグラフである。このグラフは、多数の物理ページについての検証データの平均をとったものであり、このグラフによれば、書き込み時間WTは、書き込み/消去回数が増加するにしたがって、徐々に減少している。したがって、書き込み時間WTからブロックの劣化度合いがわかる。図7aに示す実験結果から取得されたテーブル1313は、書き込み時間の閾値tProg1が、書き込み回数Nwの閾値Nw1や消去回数Neの閾値Ne1に対応するものであることを示すものである。同様に、変更情報131には、後述の変更後の書き込み開始電圧Vws1、Vws2、に対する予め実験的に取得された、書き込み/消去回数とページ書き込み時間tProgとの関係を示すグラフから取得されたテーブル図示せずも含まれる。すなわち、テーブル1311~1313等を参照することにより、書き込み時間モニタ部123によりモニタされた書き込み時間WTが閾値tProg1以下となった場合に、NANDデバイスの劣化度合いがDL1に達したものと判定できる。なお、変更情報131に含まれるのは、図7aに示す実験結果から取得されたテーブル1313である代わりに、図7aに示す実験結果そのものであってもよい。図7bは、消去開始電圧及び消去電圧の増加幅をそれぞれ初期値Ves0、ΔVe0図22b参照にした場合について予め実験的に取得された、書き込み/消去回数と、消去時間tBEraseとの関係を示すグラフである。このグラフは、多数の物理ブロックについての検証データの平均をとったものであり、このグラフによれば、消去時間ETは、書き込み/消去回数が増加するにしたがって、徐々に増加している。したがって、消去時間ETからブロックの劣化度合いがわかる。図7bに示す実験結果から取得されたテーブル1314は、消去時間の閾値tBErase1が、書き込み回数Nwの閾値Nw1や消去回数Neの閾値Ne1に対応するものであることを示すものである。同様に、変更情報131には、後述の変更後の消去開始電圧Ves1、Ves2、に対する予め実験的に取得された、書き込み/消去回数と消去時間tBEraseとの関係を示すグラフから取得されたテーブル図示せずも含まれる。すなわち、テーブル1311、1312、1314等を参照することにより、消去時間モニタ部124によりモニタされた消去時間ETが閾値tBErase1以上となった場合に、NANDデバイスの劣化度合いがDL1に達したものと判定できる。なお、変更情報131に含まれるのは、図7bに示す実験結果から取得されたテーブル1314である代わりに、図7bに示す実験結果そのものであってもよい。図8aは、書き込み開始電圧及び書き込み電圧の増加幅をそれぞれ初期値Vws0、ΔV0図10参照にした場合について予め実験的に取得された、書き込み/消去回数と、ページ書き込み時ループ回数Lwpとの関係を示すグラフである。このグラフは、多数の物理ページについての検証データの平均をとったものであり、このグラフによれば、ページ書き込み時ループ回数Lwpは、書き込み/消去回数が増加するにしたがって、徐々に減少している。したがって、ページ書き込み時ループ回数Lwpからブロックの劣化度合いがわかる。図8aに示す実験結果から取得されたテーブル1315は、ページ書き込み時ループ回数の閾値Lwp1が、書き込み回数Nwの閾値Nw1や消去回数Neの閾値Ne1に対応するものであることを示すものである。同様に、変更情報131には、後述の変更後の書き込み開始電圧Vws1、Vws2、に対する予め実験的に取得された、書き込み/消去回数とページ書き込み時ループ回数Lwpとの関係を示すグラフから取得されたテーブル図示せずも含まれる。すなわち、テーブル1311、1312、1315等を参照することにより、書き込み時ループ回数モニタ部125によりモニタされた書き込み時ループ回数Lwが閾値Lwp1以下となった場合に、NANDデバイスの劣化度合いがDL1に達したものと判定できる。なお、変更情報131に含まれるのは、図8aに示す実験結果から取得されたテーブル1315である代わりに、図8aに示す実験結果そのものであってもよい。図8bは、書き込み開始電圧及び書き込み電圧の増加幅をそれぞれ初期値Ves0、ΔVe0図22b参照にした場合について予め実験的に取得された、書き込み/消去回数と、消去時ループ回数Leとの関係を示すグラフである。このグラフは、多数の物理ブロックについての検証データの平均をとったものであり、このグラフによれば、消去時ループ回数Leは、書き込み/消去回数が増加するにしたがって、徐々に増加している。したがって、消去時ループ回数Leからブロックの劣化度合いがわかる。図8bに示す実験結果から取得されたテーブル1316は、消去時ループ回数の閾値Le1が、書き込み回数Nwの閾値Nw1や消去回数Neの閾値Ne1に対応するものであることを示すものである。同様に、変更情報131には、後述の変更後の書き込み開始電圧Vws1、Vws2、に対する予め実験的に取得された、書き込み/消去回数と消去時ループ回数Leとの関係を示すグラフから取得されたテーブル図示せずも含まれる。すなわち、テーブル1311、1312、1316等を参照することにより、消去時ループ回数モニタ部126によりモニタされた消去時ループ回数Leが閾値Le1以上となった場合に、NANDデバイスの劣化度合いがDL1に達したものと判定できる。なお、変更情報131に含まれるのは、図8bに示す実験結果から取得されたテーブル1316である代わりに、図8bに示す実験結果そのものであってもよい。図9は、劣化度合いから書き込み開始電圧を決定するためのテーブル1317である。テーブル1317は、劣化度合い欄1317a及び書き込み開始電圧欄1317bを有する。劣化度合い欄1317aには、テーブル1311、1312の劣化度合い欄1311b、1312b図6a、b参照に記録された劣化度合いに対応した劣化度合いが記録されている。書き込み開始電圧欄1317bは、変更すべきものとして予め実験的に決定された書き込み開始電圧の値Vws1、Vws2、が記録されている。例えば、変更すべき書き込み開始電圧の値Vws1は、NANDデバイスの劣化度合いがDL1に達したものと判定された際に、書き込み時間WT1が目標値初期値WT0に一致するように実験的に決定された値であり、書き込み開始電圧の初期値Vws0より小さい値である。例えば、変更すべき書き込み開始電圧の値Vws2は、NANDデバイスの劣化度合いがDL2>DL1に達したものと判定された際に、書き込み時間WT2が目標値初期値WT0に一致するように実験的に決定された値であり、書き込み開始電圧の初期値Vws0より小さい値である。また、変更すべき書き込み開始電圧の値Vws2は、変更すべき書き込み開始電圧の値Vws1より小さい値である。変更部13は、このような変更情報131を参照することにより、NANDデバイスの劣化度合いがDL1に達したものと判定した場合に、書き込み処理における書き込み開始電圧の値を初期値Vws0から値Vws1へ下げる。これに応じて、読み書き制御部11は、図10に示すように、書き込み開始電圧Vws1及び書き込み電圧の増加幅ΔV0を用いた書き込み処理を行う。これにより、書き込み時間WT1を目標値WT0に一致させることができる。以上のように、第1の実施形態では、モニタ部12が、NANDデバイスに対するデータの書き込み処理及び消去処理による特性をモニタし、変更部13が、そのモニタ結果からNANDデバイスの劣化度合いを判定する。そして、変更部13は、NANDデバイスの劣化度合いが進むにつれて、書き込み処理における書き込み開始電圧の値を徐々に下げていく。これにより、NANDデバイス内の各メモリセルにおけるゲート絶縁膜に余分なストレスを与えないようにすることができるので、書き込み処理時の書き込み不良プログラムディスターブの発生を抑制できる。また、NANDデバイス内の各メモリセルにおけるゲート絶縁膜に与えられるストレスを低減できることから、各メモリセル自体の劣化も抑制できるので、読み出し不良リードディスターブの発生を抑制でき、データ保持特性データリテンションを向上できる。この結果、NANDデバイスの信頼性を改善できる。また、第1の実施形態では、変更部13が、劣化度合いの判定結果と変更情報131とに応じて、書き込み時間WTが目標値WT0に一致するように、書き込み処理における書き込み開始電圧を変更する。すなわち、書き込み時間WTを目標値WT0に一致させることができるので、NANDデバイスのパフォーマンスを一定にすることができる。なお、第1の実施形態では、変更部13による処理が例えば物理ブロック単位で行われるものとしたが、SSD100Aにおいてデータ更新箇所を均等に分散させてブロック間の書き込み/消去回数のばらつきを低減させるウェアレベリングと呼ばれる処理が行われている場合であれば、変更部13による処理は、NANDチップ単位で行われてもよいし、ドライブ全体メモリシステム全体で行われてもよい。第1の実施形態の第1の変形例変更部13は、書き込み処理における書き込み開始電圧を変更する代わりに、書き込み処理における書き込み電圧の増加幅を変更しても良い。すなわち、変更部13は、劣化度合いの判定結果と変更情報131とに応じて、書き込み時間WTが目標値に一致するように、書き込み処理における書き込み電圧の増加幅を変更してもよい。具体的には、変更部13により参照される変更情報131は、例えば、NANDデバイスの特性から劣化度合いを判定するための図6~図8に示すテーブル1311~1316と、劣化度合いから書き込み電圧の増加幅を決定するための図11に示すテーブル1318とを含み、図9に示すテーブル1317を含まない。図11は、劣化度合いから書き込み電圧の増加幅を決定するためのテーブル1318である。テーブル1318は、劣化度合い欄1318a及び書き込み電圧の増加幅欄1318bを有する。劣化度合い欄1318aには、テーブル1311、1312の劣化度合い欄1311b、1312b図6a、b参照に記録された劣化度合いに対応した劣化度合いが記録されている。書き込み電圧の増加幅欄1318bは、変更すべきものとして予め実験的に決定された書き込み電圧の増加幅の値ΔV1、ΔV2、が記録されている。例えば、変更すべき書き込み電圧の増加幅の値ΔV1は、NANDデバイスの劣化度合いがDL1に達したものと判定された際に、書き込み時間WT11が目標値初期値WT0に一致するように実験的に決定された値であり、書き込み電圧の増加幅の初期値ΔV0より小さい値である。例えば、変更すべき書き込み電圧の増加幅の値ΔV2は、NANDデバイスの劣化度合いがDL2>DL1に達したものと判定された際に、書き込み時間WT12が目標値初期値WT0に一致するように実験的に決定された値であり、書き込み電圧の増加幅の初期値ΔV0より小さい値である。また、変更すべき書き込み電圧の増加幅の値ΔV2は、変更すべき書き込み電圧の増加幅の値ΔV1より小さい値である。変更部13は、このような変更情報131を参照することにより、NANDデバイスの劣化度合いがDL1に達したものと判定した場合に、書き込み処理における書き込み電圧の増加幅の値を初期値ΔV0から値ΔV1へ下げる。これに応じて、読み書き制御部11は、図12に示すように、書き込み開始電圧Vws0及び書き込み電圧の増加幅ΔV1を用いた書き込み処理を行う。これにより、書き込み時間WT11を目標値WT0に一致させることができる。このように、第1の実施形態の第1の変形例によっても、NANDデバイス内の各メモリセルにおけるゲート絶縁膜に余分なストレスを与えないようにすることができるので、NANDデバイスの信頼性を改善できる。また、書き込み時間WTを目標値WT0に一致させることができるので、NANDデバイスのパフォーマンスを一定にすることができる。第1の実施形態の第2の変形例変更部13は、書き込み処理における書き込み開始電圧と書き込み電圧の増加幅との両方を変更しても良い。すなわち、変更部13は、劣化度合いの判定結果と変更情報131とに応じて、書き込み時間WTが目標値に一致するように、書き込み開始電圧と書き込み電圧の増加幅との両方を変更してもよい。具体的には、変更部13により参照される変更情報131は、例えば、NANDデバイスの特性から劣化度合いを判定するための図6~図8に示すテーブル1311~1316と、書き込み時間WTを目標値に一致させるための図9に示すテーブル1317及び図11に示すテーブル1318とを含む。すなわち、図9に示すテーブル1317及び図11に示すテーブル1318の両者に記録された変更すべき値は、互いに、書き込み時間WTが目標値に一致するように予め実験的に調整されている。例えば、変更すべき書き込み開始電圧の値Vws1と変更すべき書き込み電圧の増加幅の値ΔV1との組は、NANDデバイスの劣化度合いがDL1に達したものと判定された際に、書き込み時間WT21が目標値初期値WT0に一致するように実験的に決定された値の組である。また、変更すべき書き込み開始電圧の値Vws1と変更すべき書き込み電圧の増加幅の値ΔV1とは、それぞれ、書き込み開始電圧の初期値Vws0及び書き込み電圧の増加幅の初期値ΔV0より小さい値である。例えば、変更すべき書き込み開始電圧の値Vws2と変更すべき書き込み電圧の増加幅の値ΔV2との組は、NANDデバイスの劣化度合いがDL2>DL1に達したものと判定された際に、書き込み時間WT22が目標値初期値WT0に一致するように実験的に決定された値の組である。また、変更すべき書き込み開始電圧の値Vws2と変更すべき書き込み電圧の増加幅の値ΔV2とは、それぞれ、書き込み開始電圧の初期値Vws0及び書き込み電圧の増加幅の初期値ΔV0より小さい値である。さらに、変更すべき書き込み開始電圧の値Vws2と変更すべき書き込み電圧の増加幅の値ΔV2とは、それぞれ、変更すべき書き込み開始電圧の値Vws1及び変更すべき書き込み電圧の増加幅の値ΔV1より小さい値である。変更部13は、このような変更情報131を参照することにより、NANDデバイスの劣化度合いがDL1に達したものと判定した場合に、書き込み処理における書き込み開始電圧の値を初期値Vws0から値Vws1へ下げるとともに、書き込み電圧の増加幅の値を初期値ΔV0から値ΔV1へ下げる。これに応じて、読み書き制御部11は、図13に示すように、書き込み開始電圧Vws1及び書き込み電圧の増加幅ΔV1を用いた書き込み処理を行う。これにより、書き込み時間WT21を目標値WT0に一致させることができる。このように、第1の実施形態の第2の変形例によっても、NANDデバイス内の各メモリセルにおけるゲート絶縁膜に余分なストレスを与えないようにすることができるので、NANDデバイスの信頼性を改善できる。また、書き込み時間WTを目標値WT0に一致させることができるので、NANDデバイスのパフォーマンスを一定にすることができる。第1の実施形態の第3の変形例変更部13は、書き込み処理における書き込み開始電圧及び書き込み電圧の増加幅の少なくとも一方に加えて、ベリファイ電圧を変更しても良い。以下では、変更部13が書き込み開始電圧に加えてベリファイ電圧を変更する場合について例示的に説明するが、書き込み電圧の増加幅に加えてベリファイ電圧を変更する場合や、書き込み開始電圧及び書き込み電圧の増加幅の両方に加えてベリファイ電圧を変更する場合についても同様に適用できる。具体的には、変更部13により参照される変更情報131は、例えば、NANDデバイスの特性から劣化度合いを判定するための図6~図8に示すテーブル1311~1316と、劣化度合いから書き込み開始電圧を決定するための図9に示すテーブル1317とに加えて、劣化度合いからベリファイ電圧を決定するための図14に示すテーブル1319を含む。図14は、劣化度合いからベリファイ電圧を決定するためのテーブル1319である。テーブル1319は、劣化度合い欄1319a及びベリファイ電圧欄1319bを有する。劣化度合い欄1319aには、テーブル1311、1312の劣化度合い欄1311b、1312b図6a、b参照に記録された劣化度合いに対応した劣化度合いが記録されている。ベリファイ電圧欄1319bは、変更すべきものとして予め実験的に決定されたベリファイ電圧の値Vvf1、Vvf2、が記録されている。また、図9に示すテーブル1317及び図14に示すテーブル1319の両者に記録された変更すべき値は、互いに、書き込み時間WTが目標値に一致するように予め実験的に調整されている。例えば、変更すべき書き込み開始電圧の値Vws1と変更すべきベリファイ電圧の値Vvf1との組は、NANDデバイスの劣化度合いがDL1に達したものと判定された際に、書き込み時間WT31が目標値初期値WT0に一致するように実験的に決定された値の組である。また、変更すべき書き込み開始電圧の値Vws1は、書き込み開始電圧の初期値Vws0より小さい値である。変更すべきベリファイ電圧の値Vvf1は、ベリファイ電圧の値Vvf1の初期値Vvf0より大きい値である。例えば、変更すべき書き込み開始電圧の値Vws2と変更すべきベリファイ電圧の値Vvf2との組は、NANDデバイスの劣化度合いがDL2>DL1に達したものと判定された際に、書き込み時間WT32が目標値初期値WT0に一致するように実験的に決定された値の組である。また、変更すべき書き込み開始電圧の値Vws1は書き込み開始電圧の初期値Vws0より小さい値である。変更すべきベリファイ電圧の値Vvf1は、ベリファイ電圧の値Vvf1の初期値Vvf0より大きい値である。さらに、変更すべき書き込み開始電圧の値Vws2は、変更すべき書き込み開始電圧の値Vws1より小さい値である。変更すべきベリファイ電圧の値Vvf2は、変更すべきベリファイ電圧の値Vvf1より大きい値である。変更部13は、このような変更情報131を参照することにより、NANDデバイスの劣化度合いがDL1に達したものと判定した場合に、書き込み処理における書き込み開始電圧の値を初期値Vws0から値Vws1へ下げるとともに、ベリファイ電圧の値を初期値Vvf0から値Vvf1へ上げる。これに応じて、読み書き制御部11は、図15に示すように、書き込み開始電圧Vws1及び書き込み電圧の増加幅ΔV0を用いた書き込み動作とベリファイ電圧Vvf1を用いたベリファイ動作とを含む書き込み処理を行う。これにより、書き込み時間WT31を目標値WT0に一致させることができる。このように、第1の実施形態の第3の変形例によっても、NANDデバイス内の各メモリセルにおけるゲート絶縁膜に余分なストレスを与えないようにすることができるので、NANDデバイスの信頼性を改善できる。また、書き込み時間WTを目標値WT0に一致させることができるので、NANDデバイスのパフォーマンスを一定にすることができる。第2の実施形態次に、第2の実施形態にかかるメモリシステムについて説明する。以下では、第1の実施形態と異なる部分を中心に説明する。第2の実施形態では、NANDデバイスの特性に応じて書き込み開始電圧の値を変更する際にフィードバック制御を行う。具体的には、図16に示すように、SSD100Bのコントローラ10Bは、演算部14及び変更処理部15を備える。演算部14は、モニタ部21によりモニタされたNANDデバイスの特性に応じて、書き込み時間WTを目標値WT0に一致させるための、書き込み開始電圧の値の変更量を演算する。具体的には、演算部14は、例えば、書き込み時間WTの目標値WT0からの偏差と、その偏差をキャンセルさせるための書き込み開始電圧の変更量との関係を示す関数を有している。演算部14は、書き込み時間モニタ部123から書き込み時間WTのモニタ結果を受けて、書き込み時間WTのモニタ結果の目標値WT0からの偏差ΔWTを演算する。演算部14は、その偏差ΔWTを上記の関数に代入して、偏差ΔWTをキャンセルさせるための書き込み開始電圧の変更量を求めて変更処理部15へ供給する。変更処理部15は、演算部14により演算された変更量を用いて、書き込み処理における書き込み開始電圧の値を変更する。具体的には、変更処理部15は、書き込み開始電圧の現在の値と、演算部14により演算された変更量とから、変更すべき書き込み開始電圧の値を決定する。これにより、変更部13は、例えば、NANDデバイスの劣化度合いがDL1に達したものと判定した場合に、書き込み処理における書き込み開始電圧の値を直前の値から値Vws1へ下げる。これに応じて、読み書き制御部11は、図10に示すように、書き込み開始電圧Vws1及び書き込み電圧の増加幅ΔV0を用いた書き込み処理を行う。これにより、書き込み時間WT1を目標値WT0に一致させることができる。以上のように、第2の実施形態では、変更部13は、NANDデバイスの劣化度合いが進むにつれて、書き込み処理における書き込み開始電圧の値を連続的に下げていく。これにより、NANDデバイス内の各メモリセルにおけるゲート絶縁膜に与えられるストレスをさらに低減できるので、NANDデバイスの信頼性を効果的に改善できる。また、第1の実施形態では、変更部13が、劣化度合いの判定結果と変更情報131とに応じて、書き込み時間WTが目標値WT0に一致するように、書き込み処理における書き込み開始電圧を連続的に変更する。すなわち、書き込み時間WTを目標値WT0に連続的に一致させることができるので、NANDデバイスのパフォーマンスを一定にすることがさらに容易である。第3の実施形態次に、第3の実施形態にかかるメモリシステムについて説明する。以下では、第1の実施形態と異なる部分を中心に説明する。第3の実施形態では、NANDデバイスの特性に応じて変更する対象が、消去処理における消去開始電圧の値である。具体的には、図17に示すように、SSD100Cのコントローラ10Cは、変更部16を備える。変更部16は、モニタ部12によりモニタされた上記のようなNANDデバイスの特性を所定の閾値と比較し、その比較結果と変更情報161とに応じて、NANDデバイスの各ブロックの劣化度合いを判定する。さらに、変更部16は、劣化度合いの判定結果と変更情報161とに応じて、消去時間ETが目標値に一致するように、消去処理における消去開始電圧を変更する。変更部16は、これらの処理を、例えば物理ブロック単位で行う。具体的には、変更部16により参照される変更情報161は、例えば、NANDデバイスの特性から劣化度合いを判定するための図6~図8に示すテーブル1311~1316と、劣化度合いから消去開始電圧を決定するための図18に示すテーブル1617とを含む。図18は、劣化度合いから消去開始電圧を決定するためのテーブル1617である。テーブル1617は、劣化度合い欄1617a及び消去開始電圧欄1617bを有する。劣化度合い欄1617aには、テーブル1311、1312の劣化度合い欄1311b、1312b図6a、b参照に記録された劣化度合いに対応した劣化度合いが記録されている。消去開始電圧欄1617bは、変更すべきものとして予め実験的に決定された消去開始電圧の値Ves1、Ves2、が記録されている。例えば、変更すべき消去開始電圧の値Ves1は、NANDデバイスの劣化度合いがDL1に達したものと判定された際に、消去時間ET1が目標値初期値ET0に一致するように実験的に決定された値であり、消去開始電圧の初期値Ves0より大きい値である。例えば、変更すべき消去開始電圧の値Ves2は、NANDデバイスの劣化度合いがDL2>DL1に達したものと判定された際に、消去時間ET2が目標値初期値ET0に一致するように実験的に決定された値であり、書き込み開始電圧の初期値Ves0より大きい値である。また、変更すべき書き込み開始電圧の値Ves2は、変更すべき書き込み開始電圧の値Ves1より大きい値である。変更部16は、このような変更情報161を参照することにより、NANDデバイスの劣化度合いがDL1に達したものと判定した場合に、消去処理における消去開始電圧の値を初期値Ves0から値Ves1へ上げる。これに応じて、読み書き制御部11は、図19bに示すように、消去開始電圧Ves1及び消去電圧の増加幅ΔVe0を用いた消去処理を行う。これにより、消去時間ET1を目標値ET0に一致させることができる。ここで、仮に、劣化度合いに関わらずに、消去処理における消去開始電圧の値を初期値Ves0に維持した場合について考える。この場合、劣化のほとんどない例えば初期状態において、図19aに示すように、消去開始電圧Ves0及び消去電圧の増加幅ΔVe0を用いた消去処理では、消去時ループ回数が例えば6回であり、消去時間ET0で完了する。しかし、劣化が進んでくると、図19bに破線及び実線で示すように、消去開始電圧Ves1及び消去電圧の増加幅ΔVe0を用いた消去処理では、消去時ループ回数が例えば11回に増え、消去時間ET0’>ET0が長くなる。これにより、NANDデバイス内の各メモリセルにおけるゲート絶縁膜に余分なストレスが与えられ、NANDデバイスの信頼性が低下する傾向にある。それに対して、第3の実施形態では、変更部16が、NANDデバイスの劣化度合いが進むにつれて、消去処理における消去開始電圧の値を徐々に上げていく。これにより、消去時ループ回数及び消去時間を低減でき、NANDデバイス内の各メモリセルにおけるゲート絶縁膜に余分なストレスを与えないようにすることができるので、NANDデバイスの信頼性を改善できる。また、第3の実施形態では、変更部16が、劣化度合いの判定結果と変更情報161とに応じて、消去時間ETが目標値ET0に一致するように、消去処理における消去開始電圧を変更する。すなわち、消去時間ETを目標値ET0に一致させることができるので、NANDデバイスのパフォーマンスを一定にすることができる。なお、第1の実施形態では、変更部16による処理が例えば物理ブロック単位で行われるものとしたが、SSD100Cにおいてデータ更新箇所を均等に分散させてブロック間の書き込み/消去回数のばらつきを低減させるウェアレベリングと呼ばれる処理が行われている場合であれば、変更部16による処理は、NANDチップ単位で行われてもよいし、ドライブ全体メモリシステム全体で行われてもよい。第3の実施形態の第1の変形例変更部16は、劣化度合いの判定結果と変更情報161とに応じて、消去時間ETが目標値より小さくなるように、消去処理における消去開始電圧を変更してもよい。例えば、変更情報161のテーブル1617に記録された変更すべき消去開始電圧の値Ves1’、Ves2’、は、消去時間ET1’が目標値初期値ET0より小さくなるように実験的に決定された値であってもよい。言い換えると、変更情報161のテーブル1617に記録された変更すべき消去開始電圧の値Ves1’、Ves2’、は、消去時ループ回数が2回になるように実験的に決定された値であってもよい。変更部16は、このような変更情報161を参照することにより、NANDデバイスの劣化度合いがDL1に達したものと判定した場合に、消去処理における消去開始電圧の値を初期値Ves0から値Ves1’へ上げる。これに応じて、読み書き制御部11は、図20aに示すように、消去開始電圧Ves1’及び消去電圧の増加幅ΔVe0図19b参照を用いた消去処理を行う。これにより、消去時間ET1’を目標値ET0より小さくすることができる。あるいは、例えば、変更情報161のテーブル1617に記録された変更すべき消去開始電圧の値Ves1、Ves2、は、消去時間ET1が目標値初期値ET0よりさらに小さくなるように実験的に決定された値であってもよい。言い換えると、変更情報161のテーブル1617に記録された変更すべき消去開始電圧の値Ves1、Ves2、は、消去時ループ回数が1回になるように実験的に決定された値であってもよい。変更部16は、このような変更情報161を参照することにより、NANDデバイスの劣化度合いがDL1に達したものと判定した場合に、消去処理における消去開始電圧の値を初期値Ves0から値Ves1へ上げる。これに応じて、読み書き制御部11は、図20bに示すように、消去開始電圧Ves1及び消去電圧の増加幅ΔVe0図19b参照を用いた消去処理を行う。これにより、消去時間ET1を目標値ET0よりさらに小さくすることができる。第3の実施形態の第2の変形例変更部16は、消去処理における消去開始電圧と消去電圧の増加幅との両方を変更しても良い。すなわち、変更部16は、劣化度合いの判定結果と変更情報161とに応じて、消去時間ETが目標値以下になるように、消去開始電圧と消去電圧の増加幅との両方を変更してもよい。以下では、消去時間ETが目標値に一致するように変更する場合について例示的に説明するが、消去時間ETが目標値より小さくなる場合についても適用できる。具体的には、変更部16により参照される変更情報161は、例えば、NANDデバイスの特性から劣化度合いを判定するための図6~図8に示すテーブル1311~1316と、消去時間ETを目標値に一致させるための図18に示すテーブル1617及び図21に示すテーブル1618とを含む。すなわち、図18に示すテーブル1617及び図21に示すテーブル1618の両者に記録された変更すべき値は、互いに、消去時間ETが目標値に一致するように予め実験的に調整されている。図21は、劣化度合いから消去電圧の増加幅を決定するためのテーブル1618である。テーブル1618は、劣化度合い欄1618a及び消去電圧の増加幅欄1618bを有する。劣化度合い欄1618aには、テーブル1311、1312の劣化度合い欄1311b、1312b図6a、b参照に記録された劣化度合いに対応した劣化度合いが記録されている。消去電圧の増加幅欄1618bは、変更すべきものとして予め実験的に決定された消去電圧の増加幅の値ΔVe1、ΔVe2、が記録されている。例えば、変更すべき消去開始電圧の値Ves1と変更すべき消去電圧の増加幅の値ΔVe1との組は、NANDデバイスの劣化度合いがDL1に達したものと判定された際に、消去時間ET11が目標値初期値ET0に一致するように実験的に決定された値の組である。また、変更すべき消去開始電圧の値Ves1は、消去開始電圧の初期値Ves0より大きい値である。変更すべき消去電圧の増加幅の値ΔVe1は、書き込み電圧の増加幅の初期値ΔV0より小さい値である。例えば、変更すべき書き込み開始電圧の値Vws2と変更すべき書き込み電圧の増加幅の値ΔV2との組は、NANDデバイスの劣化度合いがDL2>DL1に達したものと判定された際に、書き込み時間WT22が目標値初期値WT0に一致するように実験的に決定された値の組である。また、変更すべき消去開始電圧の値Ves2は、消去開始電圧の初期値Ves0より大きい値である。変更すべき消去電圧の増加幅の値ΔVe2は、書き込み電圧の増加幅の初期値ΔV0より小さい値である。さらに、変更すべき書き込み開始電圧の値Vws2は、変更すべき書き込み開始電圧の値Vws1より大きい値である。変更すべき書き込み電圧の増加幅の値ΔV2は、変更すべき書き込み電圧の増加幅の値ΔV1より小さい値である。変更部16は、このような変更情報161を参照することにより、NANDデバイスの劣化度合いがDL1に達したものと判定した場合に、消去処理における消去開始電圧の値を初期値Ves0から値Ves1へ上げるとともに、消去電圧の増加幅の値を初期値ΔVe0から値ΔVe1へ下げる。これに応じて、読み書き制御部11は、図22bに示すように、消去開始電圧Ves1及び消去電圧の増加幅ΔVe1を用いた書き込み処理を行う。これにより、消去時間ET11を目標値ET0図22a参照に一致させることができる。このように、第3の実施形態の第2の変形例によっても、NANDデバイス内の各メモリセルにおけるゲート絶縁膜に余分なストレスを与えないようにすることができるので、NANDデバイスの信頼性を改善できる。また、消去時間ETを目標値ET0に一致させることができるので、NANDデバイスのパフォーマンスを一定にすることができる。第4の実施形態次に、第4の実施形態にかかるメモリシステムについて説明する。以下では、第1の実施形態と異なる部分を中心に説明する。第4の実施形態では、NANDデバイスの特性に応じて、書き込み処理におけるベリファイ動作を通常の方式からQPWQuickPassWrite方式に変更して行う。具体的には、図23に示すように、SSD100Dのコントローラ10Dは、変更部17を備える。変更部17は、モニタ部12によりモニタされた上記のようなNANDデバイスの特性を所定の閾値と比較し、その比較結果と変更情報171とに応じて、NANDデバイスの各ブロックの劣化度合いを判定する。変更部17により参照される変更情報171は、例えば、NANDデバイスの特性から劣化度合いを判定するための図6~図8に示すテーブル1311~1316を含む。そして、変更部17は、劣化度合いの判定結果に応じて、書き込み処理におけるベリファイ動作を、通常の方式からQPW方式へ変更して行う。通常の方式では、ベリファイ動作を、ベリファイ電圧Vvf0により1段階で行う図15参照。一方、QPW方式では、ベリファイ動作を、通常の方式のベリファイ電圧Vvf0より低い第1のベリファイ電圧Vvf10と、通常の方式のベリファイ電圧Vvf0と同様の第2のベリファイ電圧Vvf21とにより2段階で行う。第1の段階では、まずビット線をハイレベルに充電し、ワード線に通常の方式のベリファイ電圧よりも低い第1のベリファイ電圧Vvf10を印加する。その後、選択ゲート線SGD図2a参照をハイレベルにするとともに、充電されたビット線を放電させる。このとき、書き込み未完了のメモリセルすなわち、図26において閾値が破線で示すVvf10より左側にあるメモリセルに対応したビット線の電位がローレベルになるのに対して、QPW中のメモリセルすなわち、図26において閾値が破線で示すVvf10と実線で示すVvf21との間にあるメモリセルと書き込み完了のメモリセルすなわち、図26において閾値が実線で示すVvf21より右側にあるメモリセルとに対応したビット線の電位はハイレベルのままになる。これにより、第1の段階のベリファイが行われる。第2の段階では、ワード線に通常の方式のベリファイ電圧と同様の第2のベリファイ電圧Vvf21を印加する。このとき、書き込み未完了のメモリセルとQPW中のメモリセルとに対応したビット線の電位はローレベルになるのに対して、書き込み完了のメモリセルに対応したビット線の電位はハイレベルのままになる。これにより、第2の段階のベリファイが行われる。第1の段階のベリファイ結果と第2の段階のベリファイ結果とにより、ベリファイ対象のメモリセルが書き込み未完了、QPW中、及び書き込み完了のいずれの状態にあるのかを把握することができる。すなわち、第1の段階及び第2の段階でのビット線の電位がともにローレベルであれば書き込み未完了であり、第1の段階及び第2の段階でのビット線の電位がそれぞれハイレベル及びローレベルであればQPW中であり、第1の段階及び第2の段階でのビット線の電位がともにハイレベルであれば書き込み完了である。ベリファイ対象のメモリセルが書き込み未完了の場合、ビット線を例えば接地電圧0Vとして書き込み動作を行う。すなわち、図28に二点鎖線で示すように、t0以降の期間にビット線を接地電圧0Vに維持する。また、t0~t1の期間に選択ゲート線SGDを所定の電圧に充電し、t1~t2の期間に選択ゲート線SGDを所定の電圧に保持し、t2~t3の期間に選択ゲート線SGDを放電するとともに所定の電圧より低い電圧に充電し、t3以降の期間に選択ゲート線SGDをその電圧に保持する。t4以降の期間に選択ワード線を書き込み電圧Vpgmに充電し、非選択ワード線を電圧Vpassに充電する。ベリファイ対象のメモリセルがQPW中の場合、ビット線を充電電圧VBL0>0Vに充電して書き込み速度を抑えて書き込み動作を行う。すなわち、図28に破線で示すように、t4以降の期間にビット線を充電電圧VBL0に充電する。また、t4以降の期間に選択ワード線を書き込み電圧Vpgmに充電し、非選択ワード線を電圧Vpassに充電する。ベリファイ対象のメモリセルが書き込み完了の場合、非書き込みセルとしてビット線を例えば電源電圧Vddとして、次の書き込み動作を行わない。すなわち、図28に一点鎖線で示すように、t1以降にビット線を電源電圧Vddに充電して電源電圧Vddに保持する。また、t4以降の期間に選択ワード線を書き込み電圧Vpgmに充電し、非選択ワード線を電圧Vpassに充電する。以上のように、第4の実施形態では、変更部17が、劣化度合いの判定結果に応じて、書き込み処理におけるベリファイ動作を、通常の方式からQPW方式へ変更して行う。すなわち、変更部17は、NANDデバイスの劣化度合いが進んだことに応じて、書き込み処理におけるベリファイ動作を、通常の方式からQPW方式へ変更して行う。QPW方式によれば、閾値が第2のベリファイ電圧Vvf21に近くなったメモリセルすなわち、QPW中のメモリセルの書き込み速度を遅くできるので、NANDデバイスにおけるメモリセルの閾値分布図26に実線で示す分布の幅を、通常の方式による閾値分布図26に一点鎖線で示す分布の幅に比べて狭めることができる。これにより、NANDデバイスの信頼性を改善できる。第4の実施形態の第1の変形例変更部17は、モニタ部12によりモニタされたNANDデバイスの特性に応じて、書き込み時間WTが目標値に一致するように、QPW方式のベリファイ動作における第1のベリファイ電圧のレベルを変更してもよい。具体的には、変更部17により参照される変更情報171は、例えば、NANDデバイスの特性から劣化度合いを判定するための図6~図8に示すテーブル1311~1316に加えて、劣化度合いから第1のベリファイ電圧を決定するための図24に示すテーブル1717を含む。図24は、劣化度合いから第1のベリファイ電圧を決定するためのテーブル1717である。テーブル1717は、劣化度合い欄1717a及び第1のベリファイ電圧欄1717bを有する。劣化度合い欄1717aには、テーブル1311、1312の劣化度合い欄1311b、1312b図6a、b参照に記録された劣化度合いに対応した劣化度合いが記録されている。第1のベリファイ電圧欄1717bは、変更すべきものとして予め実験的に決定された第1のベリファイ電圧の値Vvf11、Vvf12、が記録されている。また、図24に示すテーブル1717に記録された変更すべき値は、書き込み時間WTが目標値に一致するように予め実験的に調整されている。例えば、変更すべき第1のベリファイ電圧の値Vvf11は、NANDデバイスの劣化度合いがDL1に達したものと判定された際に、書き込み時間WT41が目標値初期値WT0に一致するように実験的に決定された値の組である。また、変更すべき第1のベリファイ電圧の値Vvf11は、第1のベリファイ電圧の初期値Vvf10より大きい値である。例えば、変更すべき第1のベリファイ電圧の値Vvf12は、NANDデバイスの劣化度合いがDL2に達したものと判定された際に、書き込み時間WT42が目標値初期値WT0に一致するように実験的に決定された値の組である。また、変更すべき第1のベリファイ電圧の値Vvf12は、第1のベリファイ電圧の初期値Vvf10より大きい値である。さらに、変更すべき第1のベリファイ電圧の値Vvf12は、変更すべき第1のベリファイ電圧の値Vvf11より大きい値である。変更部17は、このような変更情報171を参照することにより、NANDデバイスの劣化度合いがDL1に達したものと判定した場合に、書き込み処理のベリファイ動作における第1のベリファイ電圧の値を初期値Vvf10から値Vvf11へ上げる。これに応じて、読み書き制御部11は、図25に示すように、第1のベリファイ電圧Vvf11と第2のベリファイ電圧Vvf21とを用いたベリファイ動作を含む書き込み処理を行う。これにより、書き込み時間WT41を目標値WT0に一致させることができる。このように、第4の実施形態の第1の変形例によっても、NANDデバイスにおけるメモリセルの閾値分布の幅を狭めることができるので、NANDデバイスの信頼性を改善できる。また、書き込み時間WTを目標値WT0に一致させることができるので、NANDデバイスのパフォーマンスを一定にすることができる。第4の実施形態の第2の変形例変更部17は、モニタ部12によりモニタされたNANDデバイスの特性に応じて、書き込み時間WTが目標値に一致するように、QPW方式のベリファイ動作におけるビット線の充電電圧を変更してもよい。具体的には、変更部17により参照される変更情報171は、例えば、NANDデバイスの特性から劣化度合いを判定するための図6~図8に示すテーブル1311~1316に加えて、劣化度合いからビット線の充電電圧を決定するための図27に示すテーブル1718を含む。図27は、劣化度合いからビット線の充電電圧を決定するためのテーブル1718である。テーブル1718は、劣化度合い欄1718a及びビット線の充電電圧欄1718bを有する。劣化度合い欄1718aには、テーブル1311、1312の劣化度合い欄1311b、1312b図6a、b参照に記録された劣化度合いに対応した劣化度合いが記録されている。ビット線の充電電圧欄1718bは、変更すべきものとして予め実験的に決定されたビット線の充電電圧の値VBL1、VBL2、が記録されている。また、図27に示すテーブル1718に記録された変更すべき値は、書き込み時間WTが目標値に一致するように予め実験的に調整されている。例えば、変更すべきビット線の充電電圧の値VBL1は、NANDデバイスの劣化度合いがDL1に達したものと判定された際に、書き込み時間WT51が目標値初期値WT0に一致するように実験的に決定された値の組である。また、変更すべきビット線の充電電圧の値VBL1は、ビット線の充電電圧の初期値VBL0より小さい値である図28参照。例えば、変更すべきビット線の充電電圧の値VBL2は、NANDデバイスの劣化度合いがDL2に達したものと判定された際に、書き込み時間WT52が目標値初期値WT0に一致するように実験的に決定された値の組である。また、変更すべきビット線の充電電圧の値VBL2は、ビット線の充電電圧の初期値VBL0より小さい値である。さらに、変更すべきビット線の充電電圧の値VBL2は、変更すべきビット線の充電電圧の値VBL1より大きい値である。変更部17は、このような変更情報171を参照することにより、NANDデバイスの劣化度合いがDL1に達したものと判定した場合に、書き込み処理のベリファイ動作におけるビット線の充電電圧の値を初期値VBL0から値VBL1へ下げる。これに応じて、読み書き制御部11は、ビット線の充電電圧VBL1を用いたベリファイ動作を含む書き込み処理を行う。これにより、書き込み時間WT51を目標値WT0に一致させることができる。このように、第4の実施形態の第2の変形例によっても、NANDデバイスにおけるメモリセルの閾値分布の幅を狭めることができるので、NANDデバイスの信頼性を改善できる。また、書き込み時間WTを目標値WT0に一致させることができるので、NANDデバイスのパフォーマンスを一定にすることができる。なお、第4の実施形態の第1の変形例と第2の変形例とを組み合わせても良い。具体的には、変更部17により参照される変更情報171は、例えば、NANDデバイスの特性から劣化度合いを判定するための図6~図8に示すテーブル1311~1316と、書き込み時間WTを目標値に一致させるための図24に示すテーブル1717及び図27に示すテーブル1718とを含む。すなわち、図24に示すテーブル1717及び図27に示すテーブル1718の両者に記録された変更すべき値は、互いに、書き込み時間WTが目標値に一致するように予め実験的に調整されている。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。