"コントロールゲートおよびフローティングゲートを各々含み、第1電圧線と第2電圧線の間に接続ノードを介して直列に接続される一対のセルトランジスタを有し、前記セルトランジスタが相補の論理を記憶する少なくとも1つのメモリセルと、読み出し動作時に、前記一対のセルトランジスタのコントロールゲートを活性化レベルに設定する第1制御回路と、前記読み出し動作時に、前記第1電圧線を第1電圧に設定し、前記第2電圧線を、前記第1電圧より高い第2電圧に設定する第2制御回路と、前記読み出し動作時に、前記接続ノードに生成される電圧に応じて、前記メモリセルに保持されている論理を判定する読み出し回路とを備えていることを特徴とする半導体メモリ。書き込み動作時に受ける書き込みデータが第1論理のときに前記一対のセルトランジスタの一方を選択するためのデコード信号を生成し、書き込みデータが第1論理と反対の第2論理のときに前記一対のセルトランジスタの他方を選択するためのデコード信号を生成する信号生成回路と、書き込み動作時に、前記接続ノードを第3電圧に設定する電圧設定回路とを備え、前記第1制御回路は、書き込みデータが第1論理のときに、生成された前記デコード信号に応じて前記一対のセルトランジスタの一方のコントロールゲートを第4電圧に設定し、前記一対のセルトランジスタの他方のコントロールゲートを前記第4電圧より低い第5電圧に設定し、書き込みデータが第2論理のときに、生成された前記デコード信号に応じて前記一対のセルトランジスタの他方のコントロールゲートを、前記第4電圧に設定し、前記一対のセルトランジスタの一方のコントロールゲートを前記第5電圧に設定し、前記第2制御回路は、書き込み動作時に、前記第1電圧線および前記第2電圧線を、前記第3電圧と異なる電圧に設定することを特徴とする請求項1記載の半導体メモリ。前記書き込み動作において、コントロールゲートが前記第4電圧に設定された前記セルトランジスタの閾値電圧が変化し、前記読み出し動作時に、前記一対のセルトランジスタは、一方がオン状態になり、他方がオフ状態になることを特徴とする請求項2記載の半導体メモリ。前記一対のセルトランジスタはnチャネルMOSトランジスタタイプであり、前記第1制御回路は、前記読み出し動作において、閾値電圧が相対的に低く設定される消去状態のセルトランジスタに流れる電流を、前記一対のセルトランジスタで互いに等しくするために、前記第2電圧線に接続される前記セルトランジスタのコントロールゲートの活性化レベルを、前記第1電圧線に接続される前記セルトランジスタのコントロールゲートの活性化レベルより高くすることを特徴とする請求項1ないし請求項3のいずれか1項記載の半導体メモリ。前記一対のセルトランジスタはpチャネルMOSトランジスタタイプであり、前記第1制御回路は、前記読み出し動作において、閾値電圧の絶対値が相対的に低く設定される書き込み状態のセルトランジスタに流れる電流を、前記一対のセルトランジスタで互いに等しくするために、前記第1電圧線に接続される前記セルトランジスタのコントロールゲートの活性化レベルを、前記第2電圧線に接続される前記セルトランジスタのコントロールゲートの活性化レベルより低くすることを特徴とする請求項1ないし請求項3のいずれか1項記載の半導体メモリ。マトリックス状に配置される複数の前記セルトランジスタと、第1方向に沿って互いに隣接する一対の前記セルトランジスタにより形成される複数の前記メモリセルと、第1方向に並ぶ前記メモリセルの前記接続ノードに共通に接続される複数のビット線と、第1方向に交差する第2方向に並ぶ前記セルトランジスタのコントロールゲートに共通に接続される複数のワード線と、を備え、前記第1電圧線は、前記第2方向に並ぶ前記セルトランジスタに共通に接続され、前記第2電圧線は、前記第2方向に並ぶ前記セルトランジスタに共通に接続されていることを特徴とする請求項1ないし請求項5のいずれか1項記載の半導体メモリ。マトリックス状に配置される複数の前記セルトランジスタをそれぞれ含み、第1方向に配列される一対のメモリブロックと、第1方向に並ぶ前記セルトランジスタのソースドレインの一方に共通に接続され、一対の前記メモリブロックに共通に配線される複数のビット線と、第1方向に交差する第2方向に並ぶ前記セルトランジスタのコントロールゲートに共通に接続される複数のワード線と、を備え、前記第1電圧線は、前記メモリブロックの一方において前記第1方向に並ぶ前記セルトランジスタのソースドレインの他方に接続され、前記第2電圧線は、前記メモリブロックの他方において前記第1方向に並ぶ前記セルトランジスタのソースドレインの他方に接続され、前記メモリセルは、前記ビット線の1つに接続される前記メモリブロックの一方の前記セルトランジスタの1つと、前記メモリブロックの他方の前記セルトランジスタの1つとにより形成されることを特徴とする請求項1ないし請求項5のいずれか1項記載の半導体メモリ。請求項1ないし請求項7のいずれか1項記載の半導体メモリと、前記半導体メモリのアクセスを制御するコントローラとを備えていることを特徴とするシステム。読み出し動作時に、データ線がプリチャージされる半導体メモリでは、読み出し動作サイクルの最初にプリチャージ時間が必要なため、読み出しアクセス時間は長くなってしまう。本発明の目的は、プリチャージ動作を不要にすることで、読み出しアクセス時間を短縮することである。本発明の一形態では、半導体メモリは、コントロールゲートおよびフローティングゲートを各々含み、第1電圧線と第2電圧線の間に接続ノードを介して直列に接続される一対のセルトランジスタを有し、セルトランジスタが相補の論理を記憶する少なくとも1つのメモリセルと、読み出し動作時に、一対のセルトランジスタのコントロールゲートを活性化レベルに設定する第1制御回路と、読み出し動作時に、第1電圧線を第1電圧に設定し、第2電圧線を第1電圧より高い第2電圧に設定する第2制御回路と、読み出し動作時に、接続ノードに生成される電圧に応じて、メモリセルに保持されている論理を判定する読み出し回路とを有している。読み出し動作において、メモリセルに保持されている論理に応じて、接続ノードをロウレベル電圧またはハイレベル電圧に設定できる。この結果、接続ノードのプリチャージを不要にでき、読み出しアクセス時間を短縮できる。以下、実施形態を図面を用いて説明する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾にZの付いている信号は、正論理を示している。末尾にXが付いている信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。図1は、一実施形態における半導体メモリMEMの例を示している。例えば、半導体メモリMEMは、フラッシュメモリ等の不揮発性半導体メモリである。半導体メモリMEMは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。半導体メモリMEMは、一対のセルトランジスタCTCTa、CTbを有するメモリセルMC、制御回路CNTL1、CNTL2および読み出し回路READを有している。セルトランジスタCTa、CTbは、コントロールゲートCGおよびフローティングゲートFGを含み、第1電圧線SL1と第2電圧線SL2の間に接続ノードCNを介して直列に接続されている。例えば、セルトランジスタCTは、nチャネルMOSMetalOxideSemiconductorトランジスタタイプを採用している。しかし、pチャネルMOSトランジスタタイプのセルトランジスタCTが採用されてもよい。なお、この実施形態および以降の実施形態において、セルトランジスタCTa、CTbは、導電性のフローティングゲートの代わりに、絶縁性のトラップゲートを有してもよい。メモリセルMCは、書き込み動作によりセルトランジスタCTa、CTbの一方がプログラムされることにより、データの論理を記憶する。すなわち、セルトランジスタCTa、CTbは、書き込み動作により相補の論理を記憶する。ここで、プログラムは、コントロールゲートCGをハイレベル電圧に設定し、セルトランジスタCTのフローティングゲートFGに電子を注入する動作である。例えば、書き込み動作は、半導体メモリMEMが搭載されるシステムSYS図30の製造工程試験工程で行ってもよく、半導体メモリMEMがシステムSYSに搭載された後に、システムを動作させることで行ってもよい。プログラムされたセルトランジスタCTの閾値電圧は、プログラムされないセルトランジスタの閾値電圧より高い。プログラムされたセルトランジスタCTは、コントロールゲートCGでハイレベルを受けているときにオフ状態になり、ソース、ドレイン間に電流セル電流は流れない。一方、プログラムされないセルトランジスタCTでは、コントロールゲートCGでハイレベルを受けているときにオン状態になり、ソース、ドレイン間に電流が流れる。例えば、メモリセルMCは、セルトランジスタCTbの閾値電圧がセルトランジスタCTaの閾値電圧より高いときに論理0を保持している。反対に、メモリセルMCは、セルトランジスタCTaの閾値電圧がセルトランジスタCTbの閾値電圧より高いときに論理1を保持する。制御回路CNTL1は、メモリセルMCに保持されている論理を読み出す読み出し動作時に、セルトランジスタCTa、CTbのコントロールゲートCGを、活性化レベルであるハイレベルに設定する。なお、セルトランジスタCTa、CTbのコントロールゲートCGの電圧を制御するための信号線は、セルトランジスタCTa、CTb毎に配線されてもよい。制御回路CNTL2は、読み出し動作時に、第1電圧線SL1をロウレベル電圧に設定し、第2電圧線SL2をハイレベル電圧に設定する。制御回路CNTL1、CNTL2は、それぞれ第1制御回路および第2制御回路の一例である。読み出し回路READは、読み出し動作時に、接続ノードCNに生成される電圧に応じて、メモリセルMCに保持されている論理を判定する。例えば、メモリセルMCが論理0を保持しているとき閾値電圧;CTb>CTa、読み出し動作において、セルトランジスタCTbはオフし、セルトランジスタCTaはオンする。接続ノードCNは、第1電圧線SL1に接続され、第2電圧線SL2に接続されず、フローティング状態から第1電圧SL1に対応するロウレベル電圧に変化する。読み出し回路READは、接続ノードCNのロウレベル電圧をメモリセルMCからの読み出し電圧として検出し、ロウレベルのデータDOを出力する。一方、メモリセルMCが論理1を保持しているとき閾値電圧;CTa>CTb、読み出し動作において、セルトランジスタCTaはオフし、セルトランジスタCTbはオンする。接続ノードCNは、第1電圧線SL1に接続されず、第2電圧線SL2に接続され、フローティング状態から第2電圧SL2に対応するハイレベル電圧に変化する。読み出し回路READは、接続ノードCNのハイレベル電圧をメモリセルMCからの読み出し電圧として検出し、ハイレベルのデータDOを出力する。この実施形態では、メモリセルMCは、書き込み動作により相補の論理を記憶する一対のセルトランジスタCTa、CTbにより形成される。これにより、読み出し動作において、セルトランジスタCTa、CTbの一方のみをオンさせることができ、フローティング状態の接続ノードCNを第1電圧SL1に対応するハイレベル電圧または第2電圧SL2に対応するロウレベル電圧に設定できる。接続ノードCNがハイレベル電圧またはロウレベル電圧のいずれかに必ず変化するため、読み出し動作の開始時に接続ノードCNのプリチャージは不要である。したがって、読み出し動作が開始されてからデータDOが出力されるまでの読み出しアクセス時間を短縮できる。また、読み出し動作時に、セルトランジスタCTa、CTbのコントロールゲートCGをハイレベルに設定することで、セルトランジスタCTa、CTbの一方と他方とをオン状態とオフ状態にそれぞれ設定できる。このため、読み出し動作における接続ノードCNの電圧を、論理1を示すハイレベル電圧または論理0を示すロウレベル電圧に設定できる。この結果、読み出し回路を簡易なラッチ回路等により形成できる。例えば、参照電圧を用いる差動増幅回路は不要である。読み出し動作時のプリチャージを不要にできるため、読み出し動作時の接続ノードCNの充放電の回数を削減できる。したがって、読み出し動作時の消費電力を削減できる。図2は、別の実施形態における半導体メモリMEMの例を示している。例えば、半導体メモリMEMは、フラッシュメモリ等の不揮発性半導体メモリである。半導体メモリMEMは、コマンド生成回路10、テストモード制御回路12、データ入出力回路14、内部電圧生成回路16、CAMアクセス制御回路18、CAMContentAddressableMemory、動作制御回路22、内部アドレス生成回路24、アドレス選択回路26、メモリコア28およびバス制御回路30を有している。コマンド生成回路10は、クロック信号CLKに同期して、チップイネーブル信号CEXおよびライトイネーブル信号WEX等をコマンド信号として受ける。なお、半導体メモリMEMは、クロック信号CLKに非同期で動作してもよい。コマンド信号が読み出しコマンドを示すとき、コマンド生成回路10は、読み出し動作を実行するために読み出しコマンド信号RDCを出力する。コマンド信号が書き込みコマンドを示すとき、コマンド生成回路10は、書き込み動作を実行するために書き込みコマンド信号WRCを出力する。コマンド信号が消去コマンドを示すとき、コマンド生成回路10は、消去動作を実行するために消去コマンド信号ERSCを出力する。コマンド信号がテストコマンドを示すとき、コマンド生成回路10はテストモード信号TMを出力する。テストモード制御回路12は、テストコマンドとともに供給されるアドレス信号FAFA00-FA20に応じて、半導体メモリMEMの内部状態初期値を設定するために複数のテスト制御信号TCNTを出力する。例えば、テスト制御信号TCNTにより、CAMに保持される値が変更され、内部電圧生成回路16により生成される内部電圧の値が変更される。データ入出力回路14は、書き込み動作時およびテストコマンドの入力時にデータ入力端子DINDIN00-DIN15を介して書き込みデータを受け、受けたデータをデータ入力線DTINに出力する。データ入出力回路14は、読み出し動作時にデータ出力線DTOUTを介してメモリコア28からの読み出しデータを受け、受けたデータをデータ出力端子DOUTDOUT00-DOUT15に出力する。なお、データ入力端子DINおよびデータ出力端子DOUTは、16ビットに限定されない。また、データ入力端子DINとデータ出力端子DOUTのビット数は相違してもよい。例えば、データ出力端子DOUTのビット数をデータ入力端子DINのビット数の4倍にしてもよい。データ入力信号DINとデータ出力信号DOUTとを共通のデータ端子を介して入出力してもよい。内部電圧生成回路16は、電源電圧VDD例えば、1.8Vおよび接地電圧VSSに基づいてハイレベル電圧VWL、VSECY、VBLH、VPW、VH1および負電圧VNWL等を生成する。例えば、内部電圧生成回路16は、電源電圧VDDより高い電圧VWL、VSECY、VPW、VH1を生成するためのポンプ回路、および負電圧VNWLを生成するためのポンプ回路を有している。各ポンプ回路は、ダイオード接続されるトランジスタおよびキャパシタを有している。さらに、例えば、内部電圧生成回路16は、接地電圧VSSより高く電源電圧VDDより低い電圧VBLHを生成するために、電源線VDDと接地線VSSの間に直列に接続された抵抗列を含む抵抗分割回路を有している。図6に示すように、ハイレベル電圧VWLは、読み出し動作および書き込み動作時にワード線WLa、WLbに供給される。ハイレベル電圧VSECYは、読み出し動作および書き込み動作時にコラム選択信号線SECYに供給される。ハイレベル電圧VBLHは、読み出し動作時にソース線SL2に供給される。ハイレベル電圧VPWは、消去動作時にメモリセルアレイのセクタSECのウエル領域PWに供給される。ウエル領域PWは、後述するセルトランジスタCTa、CTbのバッグゲートである。負電圧VNWLは、消去動作時にワード線WLa、WLbに供給される。電源電圧VDDは、半導体メモリMEMの他の回路にも供給される。電源電圧VDDがチップ温度等により変動することが想定されるとき、内部電圧生成回路16は、電源電圧VDDの変動に追従しない一定の電源電圧を電源電圧VDDを用いて生成し、他の回路に供給してもよい。CAMアクセス制御回路18は、ハイレベル電圧VWL、VSECY、VBLH、VPW、VH1および負電圧VNWLの少なくともいずれかの値を設定するための設定情報SINFをCAMに書き込むために、テスト制御信号TCNTに応じて、CAM書き込みコマンドをCAMに出力する。CAMは、図4に示すセクタSECと同様に、フローティングゲートを有する複数の不揮発性のメモリセルを有しており、設定情報SINFを記憶する。CAMは、コマンド生成回路10からのCAM読み出し要求に応答して、CAM内のメモリセルに記憶している設定情報SINFを内部電圧生成回路16に出力する。例えば、CAMから内部電圧生成回路16への設定情報SINFの転送は、半導体メモリMEMのパワーオンシーケンス中に行われる。この実施形態では、半導体メモリMEMの製造工程において、テスト制御信号TCNTが内部電圧生成回路16に供給され、半導体メモリMEMのテストが、ハイレベル電圧VWL、VSECY、VBLH、VPW、VH1および負電圧VNWLの少なくともいずれかの値を変更しながら実施される。そして、最適な電圧値が判明する。最適な電圧値を示す設定情報SINFは、テスト制御信号TCNTとしてCAMアクセス制御回路18に供給され、CAMに書き込まれる。この際、アドレス端子FAから供給されるアドレスは、設定情報SINFを書き込む位置を示す。この後、半導体メモリMEMは、システムSYS図30等に搭載される。半導体メモリMEMは、例えば、システムSYSのパワーオンシーケンス中に初期設定コマンドを受ける。コマンド生成回路10は、CAMに保持されている設定情報SINFを内部電圧生成回路16に転送するために、初期設定コマンドに応答してCAMに読み出し要求を出力する。内部電圧生成回路16は、CAMからの設定情報SINFに基づいて、ハイレベル電圧VWL、VSECY、VBLH、VPW、VH1および負電圧VNWLの少なくともいずれかの値を最適な値に設定する。例えば、設定情報SINFに基づいて、ポンプ回路内のダイオード接続されるトランジスタの接続数やキャパシタの数が変更される。あるいは、設定情報SINFに基づいて、抵抗分割回路の抵抗列内の接続ノードの1つが選択される。なお、内部電圧生成回路16がハイレベル電圧VWL、VSECY、VBLH、VPW、VH1および負電圧VNWLの値を常に高い精度で生成可能なとき、テストモード制御回路12、CAMアクセス制御回路18およびCAM20は、半導体メモリMEMに形成されなくてもよい。動作制御回路22は、コマンド生成回路10からの読み出しコマンド信号RDC、書き込みコマンド信号WRCおよび消去コマンドERSCに応じてメモリコア28を動作させるための複数の動作制御信号CNTタイミング信号を出力する。内部アドレス生成回路24は、消去動作中の消去ベリファイ動作時に、内部アドレス信号IAを順次に生成する。アドレス選択回路26は、アドレス端子FAFA00-FA20を介して供給されるアドレス信号FAまたは内部アドレス信号IAを、ロウアドレス信号RAおよびコラムアドレス信号CAとして出力する。ロウアドレス信号RAは、セクタSECの選択および選択されたセクタSEC内のワード線WLa、WLb図4の選択に使用される。コラムアドレス信号CAは、選択されたセクタSEC内のビット線BL図4の選択に使用される。なお、この例では、21ビットのアドレス信号FA00-20が半導体メモリMEMに供給されるが、アドレス信号FAのビット数は21ビットに限定されない。また、アドレス選択回路26は、書き込み動作時にデータ端子DINを介して供給される書き込みデータDTINを受け、書き込みデータDTINの論理に応じてデコード信号Xa、Xbを所定の論理に設定する。例えば、アドレス選択回路26は、信号生成回路の一例である。信号生成回路は、書き込みデータDTINが論理0のときに、セルトランジスタCTbを選択するためのデコード信号Xbをハイレベルに活性化し、書き込みデータDTINが論理1のときに、セルトランジスタCTaを選択するためのデコード信号Xaをハイレベルに活性化する。デコード信号Xa、Xbは、16ビットのデータ端子DIN00-15に対応してそれぞれ生成される。アドレス選択回路26の動作の例は、図7に示す。メモリコア28は、メモリセルアレイ32、X制御回路34、Y制御回路46、ライトアンプWAMPおよびリードアンプRAMPを有している。メモリセルアレイ32は、複数のセクタSECを有している。各セクタSECの回路構成は、セクタアドレスの割り当てが異なることを除き互いに同じである。セクタSECの例は、図3および図4に示す。X制御回路34は、動作制御回路22からの動作制御信号CNTに応じてロウアドレス信号RAをデコードし、デコード結果に応じてワード線WLa、WLbおよびソース線SL1、SL2を所定の電圧に設定する。ワード線WLa、WLbおよびソース線SL1、SL2の例は図4に示す。X制御回路34の例は図5に示す。Y制御回路46は、動作制御回路22からの動作制御信号CNTに応じてコラムアドレス信号CAをデコードし、デコード結果に応じてビット線BLを選択するためのコラム選択信号SECYを生成する。また、Y制御回路46は、読み出し動作時に、動作制御信号CNTに応じてラッチ信号LTXを生成する。このためにY制御回路46は、コラムアドレス信号CAをデコードし、コラム選択信号SECYを生成するコラムアドレスデコーダと、ラッチ信号LTXを生成するラッチ信号生成回路とを有している。ライトアンプWAMPは、書き込み動作時に動作し、バス制御回路30からのデータDI書き込みデータをグローバルビット線GBLに出力する。リードアンプRAMPは、読み出し動作時に動作し、グローバルビット線GBLを介してメモリセルアレイ32から受ける読み出しデータをラッチ信号LTXに同期してラッチし、データDOとしてバス制御回路30に出力する。ライトアンプWAMPおよびリードアンプRAMPの例は、図5に示す。バス制御回路30は、書き込み動作時に、データ入力線DTINを介して受ける書き込みデータをデータ入力線DIに出力する。バス制御回路30は、読み出し動作時にデータ出力線DOを介して受ける読み出しデータをデータ出力線DTOUTに出力する。例えば、16本のデータ入力線DTINが、16ビットのデータ入力端子DINに対応して配線され、16本のデータ出力線DOが、16ビットのデータ出力端子DOUTに対応して形成されている。図3は、図2に示したメモリセルアレイ32の例を示している。例えば、メモリセルアレイ32は、8つのセクタSECSECA、SECB、、SECHを有している。各セクタSECは、同じ回路構成を有し、同じ回路レイアウトである。このため、セクタSECAについて説明する。セクタSECAは、16個のデータ端子対DIN/DOUTDIN00/DIOU00、DIN01/DOUT01、、DIN15/DOUT15にそれぞれ対応して、16個のブロックBLKを有している。各ブロックBLKは、同じ回路構成を有し、同じ回路レイアウトである。このため、データ端子対DIN00/DOUT00に対応するブロックBLKについて説明する。ブロックBLKは16本のビット線BLBL0、BL1、、BL14、BL15と、ビット線BLをグローバルビット線GBL0にそれぞれ接続するコラムスイッチCSWを有している。例えば、各コラムスイッチCSWは、nチャネルMOSトランジスタで形成され、ゲートでコラム選択信号SECYSECY0、SECY1、SECY14、SECY15を受けている。なお、セクタSECAのビット線BL0とセクタSECBのビット線BL0とは、互いに異なる信号線である。セクタSECAのコラム選択信号線SECY0と、セクタSECBのコラム選択信号線SECY0は、互いに異なる信号線である。他のビット線BLおよび他のコラム選択信号線SECYも同様に、セクタSEC毎に独立に配線されている。図4は、図3に示したセクタSECの例を示している。図4は、1つのセクタSECにおける1つのデータ端子対DIN/DOUTに対応するブロックBLKの一部の領域を示している。セクタSECは、マトリックス状に配置された複数のメモリセルMCを有している。各メモリセルMCは、ソース線SL1、SL2の間に接続ノードCNを介して直列に配置される一対のセルトランジスタCTCTa、CTbを有している。例えば、セルトランジスタCTa、CTbは、nチャネルMOSトランジスタタイプであり、コントロールゲートCGおよびフローティングゲートFGを含んでいる。図4の横方向に並ぶセルトランジスタCTaのコントロールゲートCGは、共通のワード線WLaWL0a、WL1a、WL2a、に接続されている。図4の横方向に並ぶセルトランジスタCTbのコントロールゲートCGは、共通のワード線WLbWL0b、WL1b、WL2b、に接続されている。図4の縦方向に並ぶメモリセルMCの接続ノードCNは、共通のビット線BLBL0、BL1、BL2、に接続されている。図4に示すように、各セクタSECは、いわゆるNOR型のフラッシュメモリと同様の構造を有している。なお、図4の横方向に並ぶメモリセルMCのセルトランジスタCTa、CTbのコントロールゲートCGは、共通のワード線に接続されてもよい。このとき、図5に示すワードデコーダWDECおよびワード線ドライバWDRVは、一対のセルトランジスタCTa、CTb毎に設けられる。また、書き込み動作時にデコード信号Xa、Xbは、ソース線ドライバSDRVに供給される。ソース線ドライバSDRVは、デコード信号Xa、Xbに応じて、ソース線SL1、SL2の電圧を設定する。図5は、図2に示したメモリコア28の例を示している。図5では、図4に示したワード線WL0a、WL0b、WL1a、WL1bおよびビット線BL0、BL1に接続されるメモリセルMCMC00、MC01、MC10、MC11と、これ等メモリセルMCのアクセスに必要な回路を示している。X制御回路34は、各ワード線WLaWL0a、WL1a、WLbWL0b、WL1bに対応してそれぞれ設けられる複数のワードデコーダWDECおよび複数のワード線ドライバWDRVを有している。また、X制御回路34は、各ソース線SL1、SL2、SL1に対応してそれぞれ設けられる複数のソース線ドライバSDRVを有している。ワードデコーダWDEC、ワード線ドライバWDRVおよびソース線ドライバSDRVは、図2に示した動作制御回路22からの動作制御信号CNTに応答して動作する。各ワードデコーダWDECは、デコード信号XaまたはXb、アドレスデコード信号X0またはX1、ワード線活性化信号WLACZおよびセクタ選択信号SSELの全てが活性化レベルのときに、対応するワード線ドライバWDRVを駆動する制御信号を活性化する。デコード信号Xa、Xbは、図2に示したアドレス選択回路26により生成される。アドレスデコード信号X0は、ワード線対WL0a、WL0bを選択するために生成される。アドレスデコード信号X1は、ワード線対WL1a、WL1bを選択するために生成される。X制御回路34は、ロウアドレス信号RAに応じてセクタ選択信号SSELおよびアドレスデコード信号X0、X1を生成するアドレスプリデコーダを有している。アドレスプリデコーダは、ワード線対WL2a、WL2bおよびワード線対WL3a、WL3b等を選択するためのアドレスデコード信号も生成する。ワード線活性化信号WLACZは、図2に示した動作制御回路22から出力される動作制御信号CNTの1つである。ワード線ドライバWDRVは、読み出し動作時に、ワードデコーダWDECから出力される制御信号の活性化に応答して、対応するワード線WLa、WLbをハイレベル電圧VWLに設定する。ワード線ドライバWDRVは、書き込み動作時に、ワードデコーダWDECから出力される制御信号の活性化に応答して、対応するワード線WLaまたはWLbをハイレベル電圧VWLに設定する。ワード線ドライバWDRVは、消去動作時に、ワードデコーダWDECから出力される制御信号の活性化に応答して、対応するワード線WLa、WLbを負電圧VNWLに設定する。例えば、ワードデコーダWDECおよびワード線ドライバWDRVは、第1制御回路の一例である。第1制御回路は、プリデコーダを含んでもよい。第1制御回路は、読み出し動作時に、一対のセルトランジスタCTa、CTbのコントロールゲートCGを活性化レベルに設定する。また、第1制御回路は、書き込み動作時に、論理0の書き込みデータに応じて活性化されるデコード信号Xbに対応するセルトランジスタCTbのコントロールゲートCGをハイレベル電圧VWLに設定し、セルトランジスタCTaのコントロールゲートCGをロウレベル電圧に設定する。一方、第1制御回路は、書き込み動作時に、論理1の書き込みデータに応じて活性化されるデコード信号Xaに対応するセルトランジスタCTbのコントロールゲートCGをハイレベル電圧VWLに設定し、セルトランジスタCTbのコントロールゲートCGをロウレベル電圧に設定する。図4に示したアドレス選択回路26は、書き込みデータDTINの論理に応じて、デコード信号Xa、Xbの一方を活性化する。ワードデコーダWDECおよびワード線ドライバWDRVは、デコード信号Xa、Xbに応じて、セルトランジスタCTa、CTbの一方のコントロールゲートCGをハイレベル電圧VWLに設定する。書き込みデータDTINの論理に応じて、ワードデコーダWDECおよびワード線ドライバWDRVを動作させることで、各メモリセルMC内の一対のセルトランジスタCTa、CTbに相補の論理を書き込むことができる。ソース線SL1を駆動するソース線ドライバSDRVは、読み出し動作時および書き込み動作時にソース線SL1を接地電圧VSSに設定し、消去動作時にソース線SL1をフローティング状態に設定する。ソース線SL2を駆動するソース線ドライバSDRVは、読み出し動作時にソース線SL2をハイレベル電圧VBLHに設定し、書き込み動作時にソース線SL2を接地電圧VSSに設定し、消去動作時にソース線SL1をフローティング状態に設定する。例えば、ソース線ドライバSDRVは、第2制御回路の一例である。第2制御回路は、読み出し動作時に、ソース線SL1をロウレベル電圧VSSに設定し、ソース線SL2をハイレベル電圧VBLHに設定する。また、第2制御回路は、書き込み動作時に、ソース線SL1、SL2を、グローバルビット線GBLおよびビット線BLを介して接続ノードCNに供給されるハイレベル電圧VH1と異なる電圧に設定する。Y制御回路36は、ビット線BL0、BL1にそれぞれグローバルビット線GBLに接続するコラムスイッチCSWを有している。グローバルビット線GBLは、図4に示したように、16本のビット線BL0-15に共通に形成されている。読み出し動作および書き込み動作において、ハイレベルのコラム選択信号SECYSECY0、SECY1を受けるコラムスイッチCSWがオンし、16本のビット線BL0-15の1つがグローバルビット線GBLに接続される。ライトアンプWAMPは、ライトアンプ制御回路WACNT、pチャネルMOSトランジスタP1およびnチャネルMOSトランジスタN1を有している。ライトアンプ制御回路WACNTは、書き込み動作時に、制御信号CNTP、CNTNをロウレベルに設定する。これにより、pチャネルMOSトランジスタP1がオンし、nチャネルMOSトランジスタN1がオフし、グローバルビット線GBL、ビット線BLおよび接続ノード図4は、ハイレベル電圧VH1例えば、5.0Vに設定される。例えば、ライトアンプWAMPは、書き込み動作時に、接続ノードCNをハイレベル電圧VH1に設定する電圧設定回路の一例である。ライトアンプ制御回路WACNTは、読み出し動作時および消去動作時に、制御信号CNTP、CNTNをハイレベル、ロウレベルにそれぞれ設定する。これにより、pチャネルMOSトランジスタP1およびnチャネルMOSトランジスタN1はオフし、グローバルビット線GBLは、フローティング状態に設定される。nチャネルMOSトランジスタN1は、グローバルビット線GBLをロウレベル電圧VL1例えば、0Vにリセットするときにオンする。グローバルビット線GBLのリセットが不要なとき、nチャネルMOSトランジスタN1は形成されなくてもよく、制御信号CNTNは生成されなくてもよい。リードアンプRAMPは、読み出し動作時に動作する読み出しスイッチRSW、ラッチ回路LTおよびインバータIV1を有している。例えば、読み出しスイッチRSWは、CMOSトランスミッションゲートを有している。CMOSトランスミッションゲートのnチャネルMOSトランジスタは、ラッチ信号LTXがハイレベルのときにオンする。CMOSトランスミッションゲートのpチャネルMOSトランジスタは、ラッチ信号LTXの論理を反転したラッチ信号LTZがロウレベルのときにオンする。すなわち、読み出しスイッチRSWは、ラッチ信号LTXがハイレベルの期間に、接続ノードCN図4に生成される読み出し電圧をラッチ回路LTに伝達する。読み出し電圧は、ビット線BLおよびグローバルビット線GBLを介して読み出しスイッチRSWに伝達される。読み出しスイッチRSWは、ラッチ信号LTXがロウレベルの期間にグローバルビット線GBLとラッチ回路LTの接続を遮断する。ラッチ回路LTは、入力と出力が互いに接続される2つのCMOSインバータを有している。ラッチ回路LTは、読み出しスイッチRSWがオンしている期間に、グローバルビット線GBLの論理を受けて保持し、保持している論理をインバータIV1を介してデータ出力線DOに出力する。ラッチ回路LTは、読み出しスイッチRSWのオフに同期して、保持している論理を確定する。なお、ラッチ回路LTに保持されている論理をグローバルビット線GBLの論理に応じて反転させるために、出力が読み出しスイッチRSWに接続されるラッチ回路LTのCMOSインバータの駆動能力は、小さく設計されている。例えば、リードアンプRAMPは、読み出し回路の一例である。読み出し回路は、読み出し動作時に、接続ノードCNに生成される読み出し電圧に応じて、メモリセルMCに保持されている論理を判定する。なお、図5の例では、メモリセルMC00、MC01は論理0を保持し、メモリセルMC10、MC11は論理1を保持している。各メモリセルMCは、セルトランジスタCTaが論理1を保持し、セルトランジスタCTbが論理0を保持しているときに、論理0を保持する。反対に、各メモリセルMCは、セルトランジスタCTaが論理0を保持し、セルトランジスタCTbが論理1を保持しているときに、論理1を保持する。このように、セルトランジスタCTa、CTbは、相補の論理を記憶する。各セルトランジスタCTa、CTbが保持する論理は、書き込み動作により閾値電圧が高くなることで、論理1から論理0に変化し、消去動作により閾値電圧が低くなることで、論理0から論理1に変化する。換言すれば、この実施形態では、各セルトランジスタCTa、CTbにおいて、閾値電圧が高い状態を論理0と定義し、閾値電圧が低い状態を論理1と定義している。図6は、図2に示した半導体メモリMEMが動作するときの信号線の電圧の例を示している。符号FLTは、フローティング状態を示している。なお、図6に示した電圧は一例であり、これ等以外の電圧でもよい。例えば、読み出し動作時の選択ラインのワード線WLa、WLbのハイレベル電圧VWLは、5.5Vでもよく、書き込み動作時の選択ラインのワード線WLa、WLbのハイレベル電圧VWLは、9.0Vでもよい。選択ラインは、読み出し動作または書き込み動作が実行されるセクタSEC選択セクタ内のメモリセルMCに接続されるワード線WLa、WLb選択ワード線、ビット線BL選択ビット線およびコラム選択信号線SECY選択コラム選択信号線である。非選択ラインは、選択ワード線以外のワード線WLa、WLb非選択ワード線、選択ビット線以外のビット線BL非選択ビット線および選択コラム選択信号線以外のコラム選択信号線SECY非選択コラム選択信号線である。非選択セクタは、読み出し動作、書き込み動作および消去動作を実行しないセクタSECを示す。図6に示す電圧を用いて、図8に示す読み出し動作、図9に示す書き込み動作および図10に示す消去動作が実行される。なお、書き込み動作および消去動作では、セルトランジスタCTa、CTbの閾値電圧を確認するためにベリファイ動作が実行される。ベリファイ動作は、ワード線WLa、WLbの電圧が相違すること、およびセルトランジスタCTa、CTbの閾値電圧が1つずつ確認されることを除き、読み出し動作と同様に実行される。上述したように、一対のセルトランジスタCTa、CTbのコントロールゲートCGに共通のワード線が接続されるとき、書き込み動作時のソース線SL1、SL2の電圧は、互いに異なる。具体的には、メモリセルMCに論理0が書き込まれるとき、ソース線SL1はワード線WLa、WLbのハイレベル電圧VWL例えば、9.3Vと同じ値に設定され、ソース線SL2はロウレベル例えば、0Vに設定される。メモリセルMCに論理1が書き込まれるとき、ソース線SL1はロウレベル例えば、0Vに設定され、ソース線SL2はワード線WLa、WLbのハイレベル電圧VWLと同じ値に設定される。図7は、図2に示したアドレス選択回路26の動作の例を示している。図7では、デコード信号Xa、Xbを生成する動作を示している。アドレス選択回路26は、読み出し動作および消去動作において、一対のワード線WLa、WLbの両方を選択するために、デコード信号Xa、XbをハイレベルHに設定する。アドレス選択回路26は、書き込み動作において、論理0の書き込みデータをデータ入力線DTINから受けるとき、メモリセルMCに論理0を書き込むために、デコード信号Xa、XbをロウレベルL、ハイレベルHにそれぞれ設定する。アドレス選択回路26は、書き込み動作において、論理1の書き込みデータをデータ入力線DTINから受けるとき、メモリセルMCに論理1を書き込むために、デコード信号Xa、XbをハイレベルH、ロウレベルLにそれぞれ設定する。図8は、図2に示した半導体メモリMEMの読み出し動作の例を示している。この例では、まず、メモリセルMC00を選択するためのアドレス信号FAがコマンド信号とともに半導体メモリMEMに供給され、メモリセルMC00からデータが読み出される。次に、メモリセルMC11を選択するためのアドレス信号FAがコマンド信号とともに半導体メモリMEMに供給され、メモリセルMC11からデータが読み出される。なお、実際には、1回の読み出し動作により、16ビットのデータ出力端子DOUTに対応して、16個のメモリセルMCからデータが読み出される。図8では、1ビットのデータ出力端子DOUTに対応する動作を示している。読み出し動作では、ソース線SL1は0Vに設定され、ソース線SL2はハイレベル電圧VBLH例えば、0.9Vに設定される。図5に示した制御信号CNTP、CNTNは、ハイレベルH、ロウレベルLにそれぞれ設定されるため、グローバルビット線GBLはフローティング状態FLTに保持される。図2に示したコマンド生成回路10は、クロック信号CLKの立ち上がりに同期して読み出しコマンドRDCを認識し、動作制御回路22に読み出し動作の実行を指示する図8a。動作制御回路22は、読み出し動作を実行するために、メモリコア28、内部電圧生成回路16およびアドレス選択回路26等に動作制御信号CNTを出力する。図2に示したアドレス選択回路26は、動作制御信号CNTに応じてデコード信号Xa、Xbをハイレベルに設定する図8b。図5に示したワードデコーダWDECおよびワード線ドライバWDRVは、ロウアドレス信号RA、動作制御信号CNTおよびハイレベルのデコード信号Xa、Xbに応じて、メモリセルMC00、MC01に接続されるワード線WL0a、WL0bをハイレベル電圧VWL例えば、5.0Vに活性化する図8c。ワードデコーダWDECおよびワード線ドライバWDRVは、他のワード線WLa、WLbの非活性化状態ロウレベル;例えば、0Vを維持する。この例では、メモリセルMC00は論理0を保持しているため、セルトランジスタCT00aの閾値電圧は低く、セルトランジスタCT00bの閾値電圧は高い。このため、ワード線WL0a、WL0bの活性化により、セルトランジスタCT00aはオンし、セルトランジスタCT00bはオフする。フローティング状態のビット線BL0は、オンされるセルトランジスタCT00aを介してソース線SL1に接続され、ソース線SL1と同じロウレベル例えば、0Vに変化する図8d。なお、他のビット線BLも、ワード線WL0a、WL0bに接続された他のメモリセルMCの記憶状態に応じて、ロウレベルまたはハイレベルに変化する。例えば、メモリセルMC01は、論理0を保持しているため、ビット線BL1は、ロウレベルに変化する図8e。Y制御回路36は、コラムアドレスCAおよび動作制御信号CNTに応じてコラム選択信号線SECY0をハイレベル電圧VSECY例えば、2.5Vに活性化する図8f。Y制御回路36は、他のコラム選択信号線SECYをロウレベル例えば0Vに維持する。コラム選択信号線SECY0の活性化によりビット線BL0に接続されたコラムスイッチCSWはオンし、ビット線BL0はグローバルビット線GBLに接続される。これにより、グローバルビット線GBLは、ビット線BL0とともにロウレベル例えば、0Vに変化する図8g。Y制御回路36は、動作制御信号CNTに応じてラッチ信号LTXをハイレベルに設定する図8h。ハイレベルのラッチ信号LTXにより読み出しスイッチRSWはオンし、ラッチ回路LTの入力はグローバルビット線GBLに接続される。ラッチ回路LTの入力電圧は、グローバルビット線GBLの電圧とともに低下する。グローバルビット線GBLの電圧がラッチ回路LTの論理閾値電圧より低くなると、ラッチ回路LTに保持されている論理が反転し、ラッチ回路LTの出力であるデータ出力線DOはロウレベルに変化する図8i。すなわち、メモリセルMC00に保持されているデータがデータ出力線DOに読み出される。データ出力線DOのロウレベルは、図2に示したバス制御回路30およびデータ入出力回路14を介してデータ出力端子DOUTから出力される図8j。読み出しアクセス時間tRDは、読み出しコマンドRDCを受けてからデータ出力端子DOUTに読み出しデータが出力されるまでの時間である。この後、Y制御回路36は、動作制御信号CNTに応じてラッチ信号LTXをロウレベルに設定する図8k。ロウレベルのラッチ信号LTXにより、読み出しスイッチRSWはオフする。これにより、ラッチ回路LTとグローバルビット線GBLとの接続が遮断され、ラッチ回路LTに保持されている読み出しデータの論理は確定する。次に、Y制御回路36は、動作制御信号CNTに応じてコラム選択信号線SECY0をロウレベルに非活性化する図8l。ワードデコーダWDECおよびワード線ドライバWDRVは、動作制御信号CNTに応じてワード線WL0a、WL0bをロウレベルに非活性化する図8m。アドレス選択回路26は、動作制御信号CNTに応じてデコード信号Xa、Xbをロウレベルに戻す図8n。これにより、メモリセルMC00の読み出し動作が完了する。次の読み出しコマンドRDCに応答する読み出し動作において、アドレス選択回路26は、動作制御信号CNTに応じてデコード信号Xa、Xbをハイレベルに設定する図8o。ワードデコーダWDECおよびワード線ドライバWDRVは、ロウアドレス信号RAに応じて、メモリセルMC10、MC11に接続されるワード線WL1a、WL1bをハイレベル電圧VWLに活性化する図8p。他のワード線WLa、WLbは、ロウレベルに維持される。メモリセルMC11は、論理1を保持しているため、セルトランジスタCT11aの閾値電圧は高く、セルトランジスタCT11bの閾値電圧は低い。このため、ワード線WL1a、WL1bの活性化により、セルトランジスタCT11bがオンし、セルトランジスタCT11aはオフする。フローティング状態のビット線BL1は、オンされるセルトランジスタCT11bを介してソース線SL2に接続され、ソース線SL2のハイレベル電圧VBLHまで上昇する図8q。次に、Y制御回路36は、動作制御信号CNTに応じてコラム選択信号線SECY1をハイレベル電圧VSECYに活性化する図8r。ハイレベルのコラム選択信号線SECY1により、ビット線BL1に接続されたコラムスイッチCSWはオンする。コラムスイッチCSWのオンによりビット線BL1はグローバルビット線GBLに接続され、グローバルビット線GBLは、ビット線BL1とともにハイレベルに変化する図8s。この後、Y制御回路36は、ラッチ信号LTXをハイレベルに設定する図8t。ハイレベルのラッチ信号LTXにより、読み出しスイッチRSWはオンし、ラッチ回路LTの入力はグローバルビット線GBLに接続される。ラッチ回路LTの入力電圧は、グローバルビット線GBLの電圧とともに上昇する。グローバルビット線GBLの電圧がラッチ回路LTの論理閾値電圧より高くなると、ラッチ回路LTに保持されている論理が反転し、ラッチ回路LTの出力であるデータ出力線DOはハイレベルに変化する図8u。すなわち、メモリセルMC11に保持されているデータがデータ出力線DOに読み出される。データ出力線DOのハイレベルは、動作制御信号CNTを受けて動作するバス制御回路30およびデータ入出力回路14を介してデータ出力端子DOUTから出力される図8v。この後、Y制御回路36は、ラッチ信号LTXをロウレベルに設定する図8w。ラッチ信号LTXのロウレベルへの変化に応答して、読み出しスイッチRSWはオフし、ラッチ回路LTとグローバルビット線GBLとの接続が遮断される。次に、Y制御回路36は、コラム選択信号線SECY1をロウレベルに非活性化する図8x。ワードデコーダWDECおよびワード線ドライバWDRVは、ワード線WL1a、WL1bをロウレベルに非活性化する図8y。アドレス選択回路26は、動作制御信号CNTに応じてデコード信号Xa、Xbをロウレベルに戻す図8z。これにより、メモリセルMC11の読み出し動作が完了する。この実施形態の読み出し動作では、メモリセルMCに保持されている論理に応じて、セルトランジスタCTa、CTbの一方はオン状態になり、セルトランジスタCTa、CTbの他方はオフ状態になる。このため、フローティング状態FLTのビット線BLは、ロウレベルのソース線SL1またはハイレベルのソース線SL2のいずれかに接続され、ロウレベルまたはハイレベルに変化する。換言すれば、メモリセルMCに保持されている論理に応じて、ビット線BLからソース線SL1に電荷が抜かれ、あるいはソース線SL2からビット線BLに電荷が供給される。読み出し動作において、メモリセルMCに保持されている論理に応じて、電荷が移動する方向が逆になるため、ビット線BLの電圧は、メモリセルMCに保持されている論理に応じて、必ずハイレベルまたはロウレベルに変化する。したがって、ビットBLを所定の電圧にプリチャージするプリチャージ動作を、読み出し動作が開始される前に挿入しなくてもよい。また、読み出し動作後にビット線BLを所定の電圧にリセットするディスチャージ動作を挿入しなくてもよい。読み出し動作の前後でプリチャージ動作およびディスチャージ動作が不要になるため、読み出しアクセス時間tRDを短縮できる。また、読み出しコマンドRDCの供給間隔である読み出し動作サイクルtRCを短縮できる。読み出し動作サイクルtRCがクロック信号CLKのサイクルに対応しているとき、クロック信号CLKの周波数を高くできる。この結果、データ転送レートを向上できる。ビット線BLは、読み出しデータの論理に応じてハイレベルまたはロウレベルに変化する。ビット線BLの電圧は、読み出し動作後もフローティング状態として保持される。このため、同じ論理の読み出しデータを繰り返し読み出すとき、ビット線BLの電圧は変化しない。ビット線BLのハイレベルからロウレベルへの変化放電またはビット線のロウレベルからハイレベルへの変化充電の回数は、1回の読み出し動作サイクルtRCで最大1回になる。したがって、ビット線BLの充電および放電の頻度を下げることができ、読み出し動作時の消費電力を削減できる。さらに、セルトランジスタCTa、CTbは相補のスイッチとして動作するため、ビット線BLをソース線SL1またはSL2の電圧と同じ値まで変化させることができる。この結果、読み出し動作において、メモリセルMCから論理0を読み出すときのラッチ回路LTの入力電圧を、ラッチ回路LTの論理閾値電圧より十分に低くできる。また、メモリセルMCから論理1を読み出すときのラッチ回路LTの入力電圧を、ラッチ回路LTの論理閾値電圧より十分に高くできる。すなわち、ラッチ回路LTによる読み出しマージンを大きくできる。この結果、簡易なラッチ回路LTを用いて、メモリセルMCに保持されている論理を確実かつ迅速に判定できる。換言すれば、差動増幅回路等の複雑な読み出し回路を用いることなく、読み出しアクセス時間tRDを短縮できる。図9は、図2に示した半導体メモリMEMの書き込み動作の例を示している。この例では、図5に示したメモリセルMC00に論理1が書き込まれる。書き込み動作の前に、メモリセルMC00を含むセクタSECは消去動作が実行されており、メモリセルMC00は論理が書き込まれていない初期状態に設定されている。初期状態では、セクタSEC内の全てのセルトランジスタCTa、CTbは論理1に設定されている。なお、実際には、1回の書き込み動作により、16ビットのデータ入力端子DINに対応して、16個のメモリセルMCにデータが書き込まれる。図2に示したコマンド生成回路10は、クロック信号CLKの立ち上がりに同期して論理1の書き込みデータDINとともに書き込みコマンドWRCを認識し、動作制御回路22に書き込み動作の実行を指示する図9a。書き込みコマンドWRCとともに、メモリセルMC00を示すアドレス信号FAが半導体メモリMEMに供給される。動作制御回路22は、書き込み動作を実行するために、メモリコア28、内部電圧生成回路16およびアドレス選択回路26等に動作制御信号CNTを出力する。書き込み動作では、ラッチ信号LTXはロウレベルLに維持される。図5に示したソース線ドライバSDRVは、動作制御信号CNTに応じてソース線SL1、SL2をロウレベル例えば、0Vに設定する図9b。図5に示したライトアンプ制御回路WACNTは、動作制御信号CNTに応じて制御信号CNTPをロウレベルに設定する図9c。ロウレベルの制御信号CNTPにより、ライトアンプWAMPのpチャネルMOSトランジスタP1はオンし、グローバルビット線GBLの電圧は、ハイレベルに設定される図9d。ライトアンプWAMPに供給されるハイレベル電圧VH1は、pチャネルMOSトランジスタP1がオンされた後に、例えば、電源電圧VDDから5.0Vに昇圧される。これにより、グローバルビット線GBLの電圧は、ハイレベル電圧VH1の上昇とともに上昇する図9e。図2に示したアドレス選択回路26は、データ入力線DTINに伝達される論理1の書き込みデータを受け、動作制御信号CNTに応じてデコード信号Xaをハイレベルに設定し、デコード信号Xbをロウレベルに維持する図9f。ハイレベルのデコード信号Xaを受けるワードデコーダWDECのうち、ロウアドレス信号RAにより選択される1つのワードデコーダWDECは、ワード線ドライバWDRVを駆動するために制御信号を活性化する。制御信号の活性化を受けたワード線ドライバWDRVは、対応するワード線WL0aをハイレベルに活性化する図9g。ワード線ドライバWDRVに供給されるハイレベル電圧VWLは、ワード線ドライバWDRVがワード線WL0aを活性化した後に、例えば、電源電圧VDDから9.3Vに昇圧される。ワード線WL0aは、ハイレベル電圧VWLの変化に応じて上昇する図9h。一方、デコード信号Xbがロウレベルのため、ワード線WL0bは駆動されずロウレベルに保持される図9i。Y制御回路36は、コラムアドレスCAおよび動作制御信号CNTに応じてコラム選択信号線SECY0をハイレベルに活性化する図9j。Y制御回路36に供給されるハイレベル電圧VSECYは、コラム選択信号線SECY0が活性化された後に、例えば、電源電圧VDDからから9.3Vに昇圧される。コラム選択信号線SECY0は、ハイレベル電圧VSECYの上昇とともに上昇する図9k。Y制御回路36は、他のコラム選択信号線SECYをロウレベルに維持する。コラム選択信号線SECY0の活性化によりビット線BL0に接続されたコラムスイッチCSWがオンし、ビット線BL0がグローバルビット線GBLに接続される。これにより、ビット線BL0の電圧は上昇し、グローバルビット線GBLの電圧に等しくなる図9l。メモリセルMC00のセルトランジスタCTaのコントロールゲートCG、ソース、ドレインは、例えば、9.3V、0V、5Vに設定され、ホットエレクトロン現象により電子がフローティングゲートFGに注入される。すなわち、コントロールゲートCGがハイレベル電圧VWLに設定されるセルトランジスタCT00aの閾値電圧は上昇する。閾値電圧の上昇により、セルトランジスタCT00aに保持されている論理は、論理1から論理0にプログラムされる。一方、メモリセルMC00のセルトランジスタCT00bの閾値電圧は、消去状態論理1に保持される。すなわち、メモリセルMC00に論理1が書き込まれる。この後、ハイレベル電圧VWL、VSECYは、内部電圧生成回路16の昇圧動作の停止により、例えば、9.3Vから電源電圧VDDに下がる。ワード線WL0aおよびコラム選択信号線SECY0の電圧は、ハイレベル電圧VWL、VSECYの低下にそれぞれ追従して低下する図9m、n。同様に、ハイレベル電圧VH1は、内部電圧生成回路16の昇圧動作の停止により、例えば、例えば、5.0Vから1.8Vに下がる。グローバルビット線GBLの電圧は、ハイレベル電圧VH1の低下に追従して低下する図9o。X制御回路34は、動作制御信号CNTに応じてワード線WL0aをロウレベルに非活性化する図9p。Y制御回路36は、動作制御信号CNTに応じてコラム選択信号線SECY0をロウレベルに非活性化する図9q。コラム選択信号線SECY0の非活性化により、コラムスイッチCSWがオフする。これにより、ビット線BL0とグローバルビット線GBLの接続が解除され、ビット線BL0はフローティング状態FLTに設定される図9r。ライトアンプ制御回路WACNTは、動作制御信号CNTに応じて制御信号CNTPをハイレベルに設定する図9s。ハイレベルの制御信号CNTPにより、ライトアンプWAMPのpチャネルMOSトランジスタP1はオフし、グローバルビット線GBLはフローティング状態に設定される図9t。なお、制御信号CNTPがハイレベルに設定された後に、制御信号CNTNを一時的にハイレベルに設定し、グローバルビット線GBLをロウレベルに初期化してもよい。アドレス選択回路26は、動作制御信号CNTに応じてデコード信号Xaをロウレベルに戻す図9u。そして、メモリセルMC00への論理1の書き込み動作が完了する。一方、消去状態のメモリセルMC00に論理0が書き込まれるとき、デコード信号Xaの代わりにデコード信号Xbがハイレベルに活性化され、ワード線WL0aの代わりにワード線WL0bがハイレベルに活性化される。そして、メモリセルMC00のセルトランジスタCTbのコントロールゲートCG、ソース、ドレインは、例えば、9.3V、0V、5Vに設定される。これにより、電子がセルトランジスタCTbのフローティングゲートFGに注入され、セルトランジスタCT00bは、閾値電圧が上昇して論理0にプログラムされる。セルトランジスタCT00aは論理1を保持する。すなわち、メモリセルMC00に論理1が書き込まれる。なお、書き込み動作の完了後、フローティングゲートFGに電子が注入されたセルトランジスタCTaまたはCTbの閾値電圧を確認するために書き込みベリファイ動作が実行される。書き込みベリファイ動作は、読み出し動作時より高い電圧をワード線WLa、WLbの一方に与えて実行される。書き込みベリファイ動作は、ワード線WLa、WLbのハイレベル電圧が相違すること、およびセルトランジスタCTa、CTbの一方の閾値電圧を確認するために、ワード線WLa、WLbの一方のみがハイレベル電圧に設定されることを除き、読み出し動作と同様である。書き込みベリファイ動作において、セルトランジスタCTaまたはCTbの閾値電圧が期待値より低いとき、図9に示した書き込み動作が再び実行される。図10は、図2に示した半導体メモリMEMの消去動作の例を示している。消去動作では、ロウアドレス信号RAにより選択される1つのセクタSEC内の全てのセルトランジスタCTa、CTbが論理1に設定され、1つのセクタSEC内の全てのメモリセルMCは、論理が書き込まれていない初期状態に設定される。セルトランジスタCTa、CTbの論理1は、閾値電圧が低い状態である。図2に示したコマンド生成回路10は、クロック信号CLKの立ち上がりに同期して消去コマンドERSCを認識し、動作制御回路22に消去動作の実行を指示する図10a。消去動作を実行するセクタSECを示すアドレス信号FA例えば、ロウアドレス信号RAの上位ビットが消去コマンドERSCとともに半導体メモリMEMに供給される。動作制御回路22は、消去動作を実行するために、メモリコア28、内部電圧生成回路16、内部アドレス生成回路24およびアドレス選択回路26等に動作制御信号CNTを出力する。消去動作では、ラッチ信号LTXはロウレベルLに設定される。ソース線SL1、SL2はフローティング状態FLTに設定される図10b。図5に示したライトアンプ制御回路WACNTは、制御信号CNTPをハイレベルHに維持し、制御信号CNTNをロウレベルLに維持する図10c。これにより、ライトアンプWAMPのpチャネルMOSトランジスタP1およびnチャネルトランジスタN1はオフし、グローバルビット線GBLはフローティング状態FLTに維持される図10d。図2に示したY制御回路36は、全てのコラム選択信号線SECY0-15をロウレベルLに設定する図10e。これにより、全てのコラムスイッチCSWはオフし、全てのビット線BL0-15は、フローティング状態FLTに維持される図10f。図2に示したアドレス選択回路26は、動作制御信号CNTに応じて、選択されたセクタSECに対応するデコード信号Xa、Xbをハイレベルに設定する図10g。選択されたセクタSEC内の全てのワードデコーダWDECは、ワード線ドライバWDRVを駆動するために制御信号を活性化する。選択されたセクタSEC内の全てのワード線ドライバWDRVは、全てのワード線WLa、WLbを負電圧に駆動する図10h。ワード線ドライバWDRVに供給される負電圧VNWLは、ワード線ドライバWDRVが駆動を開始した後に、例えば、0Vから-9.3Vまで低下する図10i。図2に示した内部電圧生成回路16は、セルトランジスタCTa、CTbのバックゲートであるウエル領域PWに供給するハイレベル電圧VPWを、動作制御信号CNTに応じて生成する。ハイレベル電圧VPWは、例えば、メモリセルアレイ32に隣接してセクタSEC毎に形成されるウエルスイッチを介して、セクタSECのウエル領域PWに供給される。ハイレベル電圧VPWの初期電圧は、例えば、電源電圧VDDである。ウエルスイッチの1つは、消去動作時に、内部電圧生成回路16に接続されるハイレベル電圧線VPWを各セクタのウエル領域に接続するために、ロウアドレス信号RAに応じてオンする。内部電圧生成回路16は、ウエルスイッチがオンされた後に、ハイレベル電圧VPWを、例えば、電源電圧VDDから9.3Vに昇圧する。これにより、消去動作が実行されるセクタSECのウエル領域PWは、段階的に9.3Vまで上昇する図10j。なお、読み出し動作および書き込み動作では、全てのウエルスイッチはオフし、各セクタのウエル領域は、接地スイッチを介して接地線VSSに接続される。これにより、消去動作が実行されるセクタSECの全てのメモリセルMCのセルトランジスタCTa、CTbのコントロールゲートCGおよびバックゲートすなわち、ウエル領域PWは、負電圧VNWLおよびハイレベル電圧VPWに設定される。そして、フローティングゲートFGから電子が放出され、全てのセルトランジスタCTa、CTbの閾値電圧が低い状態に設定される。すなわち、選択されたセクタSEC内の全てのメモリセルMCは、論理が書き込まれていない初期状態に設定される。この後、内部電圧生成回路16の電圧生成動作の停止により、負電圧VNWLは、例えば、-9.3Vから0Vまで上がり、ハイレベル電圧VPWは、例えば、9.3Vから電源電圧VDDまで下がる。ワード線WLa、WLbの電圧は、負電圧VNWLの上昇に追従して上昇する図10k。ウエル領域PWの電圧は、ハイレベル電圧VPWの低下に追従して電源電圧VDDまで低下する図10l。アドレス選択回路26は、動作制御信号CNTに応じてデコード信号Xa、Xbをロウレベルに戻す図10m。X制御回路34は、動作制御信号CNTに応じてワード線WLa、WLbの駆動を停止する。ウエルスイッチは、動作制御信号CNTに応じてオフされる。消去動作が実行されるウエル領域PWは、接地線VSSに接続され、電源電圧VDDから0Vに変化する図10n。そして、1つのセクタSECの消去動作が完了する。なお、消去動作の完了後、セルトランジスタCTa、CTbの閾値電圧を確認するために消去ベリファイ動作が実行される。消去ベリファイ動作は、読み出し動作時より低い電圧を全てのワード線WLa、WLbに順に与えて実行される。ベリファイ動作を実行するメモリセルMCに接続されるワード線WLaまたはWLbと、ビット線BLは、図2に示した内部アドレス生成回路24により生成される内部アドレス信号IAを用いて選択される。消去ベリファイ動作は、ワード線WLa、WLbの電圧が相違すること、およびセルトランジスタCTa、CTbの閾値電圧を1つずつ確認するために、ワード線WLa、WLbの一方のみがハイレベル電圧に設定されることを除き、読み出し動作と同様である。消去ベリファイ動作において、セルトランジスタCTa、CTbの少なくとも1つの閾値電圧が期待値より高いとき、図10に示した消去動作が再び実行される。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、書き込みデータDTINの論理に応じて、ワードデコーダWDECおよびワード線ドライバWDRVを動作させることで、各メモリセルMC内の一対のセルトランジスタCTa、CTbに相補の論理を書き込むことができる。読み出し動作時に、セルトランジスタCTa、CTbの一方がオンし、他方がオフする。このため、ビット線BLは、ロウレベルのソース線SL1またはハイレベルのソース線SL2のいずれかのみに接続され、ロウレベルまたはハイレベルに確実に変化する。したがって、メモリセルMCに保持されている論理をリードアンプRAMPにより確実に読み出すことができる。すなわち、読み出しマージンを大きくできる。図11は、別の実施形態における半導体メモリMEMの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体メモリMEMは、図2に示した内部電圧生成回路16およびメモリコア28の代わりに、内部電圧生成回路16Aおよびメモリコア28Aを有している。半導体メモリMEMのその他の構成は、図2と同様である。すなわち、半導体メモリMEMは、フラッシュメモリである。例えば、メモリアレイ32の構成およびセクタSECの構成は、図3および図4と同じである。アドレス選択回路26の動作は、図7と同じである。内部電圧生成回路16Aは、図2に示したハイレベル電圧VWLの代わりに、ハイレベル電圧VWLa、VWLbを生成する。内部電圧生成回路16Aは、読み出し動作において、ハイレベル電圧VWLbのピーク電圧を、ハイレベル電圧VWLaのピーク電圧よりも高く設定する。半導体メモリMEMが動作するときの信号線の電圧は、読み出し動作時のワード線WLbの活性化電圧の値が異なることを除き、図6と同じである。内部電圧生成回路16Aのその他の機能は、図2に示した内部電圧生成回路16と同様である。メモリコア28Aは、図2に示したX制御回路34の代わりに、X制御回路34Aを有している。X制御回路34Aの例は、図12に示す。図12は、図11に示したメモリコア28Aの例を示している。X制御回路34Aを除く構成は、図5と同じである。例えば、メモリセルMC00、MC01、MC10、MC11は、図5と同じ論理を保持している。X制御回路34Aは、ワード線ドライバWDRVが図5と相違している。ワードデコーダWDECおよびソース線ドライバSDRVは、図5と同じである。ワード線WLaWL0a、WL1a、に対応するワード線ドライバWDRVは、ハイレベル電圧VWLa、負電圧VNWLおよび接地電圧VSSを受けて動作する。ワード線WLbWL0b、WL1b、に対応するワード線ドライバWDRVは、ハイレベル電圧VWLb、負電圧VNWLおよび接地電圧VSSを受けて動作する。ハイレベル電圧VWLbは、ハイレベル電圧VWLaより高い。これにより、読み出し動作において、ワード線WLbの電圧は、ワード線WLaの電圧より高くなる。ワードデコーダWDECおよびワード線ドライバWDRVは、第1制御回路の一例である。第1制御回路は、読み出し動作時に、ソース線SL2に接続されるセルトランジスタCTbのコントロールゲートの活性化レベルを、ソース線SL1に接続されるセルトランジスタCTaのコントロールゲートの活性化レベルより高く設定する。図13は、図2に示した半導体メモリMEMの読み出し動作の例を示している。図8と同じ動作については、詳細な説明は省略する。なお、書き込み動作および消去動作は、図9および図10と同じである。この例では、図8と同様に、図12に示したメモリセルMC00、MC11から論理0および論理1のデータが順に読み出される。読み出し動作の波形は、ワード線WL0bの電圧がワード線WL0aの電圧より高くなることを除き、図8と同様である。例えば、読み出し動作において、ワード線WLaWL0a、WL1aのハイレベル電圧VWLaは、図6に示した読み出し動作時のハイレベル電圧VWLと同じであり、ワード線WLbWL0b、WL1bのハイレベル電圧VWLbは、図6に示した読み出し動作時のハイレベル電圧VWLより0.5V高い。読み出し動作では、図12に示したセルトランジスタCTa、CTbは、ハイレベルのソース線SL2とロウレベルのソース線SL1との間に直列に接続される。このため、読み出し動作時に、セルトランジスタCTaにおいてソース線SL1に接続される電極はソースになるが、セルトランジスタCTbにおいてソース線SL2に接続される電極はドレインになる。この実施形態では、読み出し動作時に、セルトランジスタCTbのコントロールゲートWL0b、WL1bのハイレベル電圧VWLbは、セルトランジスタCTaのコントロールゲートWL0a、WL1bのハイレベル電圧VWLaより高く設定される図12a、b。これにより、論理1を記憶しているメモリセルMCセルトランジスタCTb=論理1の読み出し動作において、セルトランジスタCTbのオンによりビット線BLの電圧が上昇しても、セルトランジスタCTbの駆動能力が低下することを防止できる。この結果、閾値電圧が相対的に低い論理1消去状態のセルトランジスタCTに流れる電流を、メモリセルMC内の一対のセルトランジスタCTa、CTbで互いに等しくできる。換言すれば、ハイレベル電圧VWLbがハイレベル電圧VWLaと同じに設定されるとき、セルトランジスタCTbのソース電圧BLおよびドレイン電圧SL2は、読み出し動作時に0Vより高くなる。これにより、ソース電圧に対するバックゲートの電圧は低くなり、閾値電圧は高くなる。この実施形態では、閾値電圧の上昇量に対応して、セルトランジスタCTbのコントロールゲートの電圧を増加オーバードライブさせることで、ビット線BLの電圧の上昇速度が低下することを防止できる。この結果、論理1を保持するメモリセルMCの読み出しアクセス時間tRDが、論理0を保持するメモリセルMCの読み出しアクセス時間tRDより長くなることを防止できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、論理1を保持するメモリセルMCの読み出しアクセス時間tRDを短縮できる。半導体メモリMEMの読み出しアクセス時間tRDの製品仕様は、全てのメモリセルMCの読み出しアクセス時間tRDのワースト値により決定する。このため、論理1を保持するメモリセルMCの読み出しアクセス時間tRDが短縮することで、半導体メモリMEMの性能を向上できる。あるいは、半導体メモリMEMの良品率である歩留を向上できる。図14は、別の実施形態における半導体メモリMEMの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体メモリMEMは、図2に示した内部電圧生成回路16およびメモリコア28の代わりに、内部電圧生成回路16Bおよびメモリコア28Bを有している。半導体メモリMEMのその他の構成は、図2と同様である。すなわち、半導体メモリMEMは、フラッシュメモリである。例えば、メモリアレイ32Bの構成は、メモリセルMCの構造が異なることを除き図3と同じである。アドレス選択回路26の動作は、図7と同じである。内部電圧生成回路16Bは、生成するハイレベル電圧VWL、VSECY、VBLHの値が図6と相違している。また、内部電圧生成回路16Bは、ハイレベル電圧VPWの代わりにハイレベル電圧VNWを生成する。ハイレベル電圧VNWは、メモリセルアレイ32Bの各セクタSECのウエル領域NWに供給される。ウエル領域NWは、図15に示すセルトランジスタCTa、CTbのバックゲートである。メモリコア28Bは、図2に示したメモリセルアレイ32およびX制御回路34の代わりにメモリセルアレイ32BおよびX制御回路34Bを有している。メモリセルアレイ32Bの例は、図15に示す。X制御回路34Bの例は、図16に示す。図15は、図14に示したメモリセルアレイ32BのセクタSECの例を示している。図15は、1つのセクタSECにおける1つのデータ端子対DIN/DOUTに対応するブロックBLK図3の一部の領域を示している。セクタSECは、マトリックス状に配置された複数のメモリセルMCを有している。この実施形態のメモリセルMCは、コントロールゲートCGおよびフローティングゲートFGを含むpチャネルMOSトランジスタタイプのセルトランジスタCTa、CTbを有している。セルトランジスタCTa、CTbのバックゲートは、書き込み動作時および消去動作時にハイレベル電圧VNWに設定され、それ以外の時に電源電圧VDD例えば、1.8Vに設定される。セクタSECのその他の構成は、図4と同様である。図16は、図14に示したメモリコア28Bの例を示している。ライトアンプWAMPおよびY制御回路36は、図5と同じである。リードアンプRAMPは、ラッチ回路LTの出力をデータ出力線DOに直接接続している。すなわち、リードアンプRAMPは、図5に示したリードアンプRAMPからインバータIV1を削除して形成されている。X制御回路34Bは、ワード線ドライバWDRVおよびソース線ドライバSDRVが図5と相違している。ワードデコーダWDECは、図5と同じである。ワード線ドライバWDRVは、読み出し動作を実行するメモリセルMCに接続されるワード線WLa、WLbを負電圧VNWL例えば、-2.0Vに設定する。また、ワード線ドライバWDRVは、アクセスされないメモリセルMCに接続されるワード線WLa、WLbを電源電圧VDD例えば、1.8Vに設定する。ワード線ドライバWDRVのその他の機能は、図5に示したワード線ドライバWDRVと同様である。ソース線SL1に接続されるソース線ドライバSDRVは、ソース線SL2に接続されるソース線ドライバSDRVと同様に、ソース線SL1を接地電圧VSS、ハイレベル電圧VBLH、フローティング状態のいずれかに設定する機能を有している。この例では、メモリセルMC00、MC01は論理1を保持し、メモリセルMC10、MC11は論理0を保持している。論理1を記憶するメモリセルMC00、MC01では、セルトランジスタCT00a、CT01aは、論理0に設定され、セルトランジスタCT00b、CT01bは、論理1に設定されている。論理0を記憶するメモリセルMC10、MC11では、セルトランジスタCT10a、CT11aは、論理1に設定され、セルトランジスタCT10b、CT11bは、論理0に設定されている。論理0に設定されるセルトランジスタCTa、CTbの閾値電圧絶対値は、論理1に設定されるセルトランジスタCTa、CTbの閾値電圧絶対値より低い。換言すれば、読み出し動作において、コントロールゲートCGに負電圧例えば、-2.0Vが印加されるとき、論理0に設定されたセルトランジスタCTa、CTbはオンし、論理1に設定されたセルトランジスタCTa、CTbはオフ状態を維持する。pチャネルMOSトランジスタタイプのセルトランジスタCTa、CTbに設定される論理と読み出し動作時のオン/オフとの関係は、nチャネルMOSトランジスタタイプのセルトランジスタCTa、CTb図5に設定される論理と読み出し動作時のオン/オフとの関係と逆になる。図17は、図14に示した半導体メモリMEMが動作するときの信号線の電圧の例を示している。図6と同じ要素については、詳細な説明は省略する。なお、図17に示した電圧は一例であり、これ等以外の電圧でもよい。図17に示す電圧を用いて、図18に示す読み出し動作、図19に示す書き込み動作および図20に示す消去動作が実行される。図18は、図14に示した半導体メモリMEMの読み出し動作の例を示している。図8と同じ動作については、詳細な説明は省略する。この例では、図16に示したメモリセルMC00、MC11から論理1および論理0のデータが順に読み出される。クロック信号CLK、チップイネーブル信号CEX、ライトイネーブル信号WEX、デコード信号Xa、Xbおよびラッチ信号LTXの波形は、図8と同じである。この実施形態では、セルトランジスタCTa、CTbは、pチャネルMOSトランジスタタイプである。このため、ワード線WLa、WLbの非活性化電圧は、電源電圧VDD例えば、1.8Vに設定される図18a。読み出し動作時の、ワード線WLa、WLbの活性化電圧は、負電圧VNWL例えば、-2.0Vに設定される図18b、c。この例では、最初にアクセスされるメモリセルMC00は、論理1を保持しているため、図16に示したセルトランジスタCT00aの閾値電圧絶対値は低く、セルトランジスタCT00bの閾値電圧絶対値は高い。このため、ワード線WL0a、WL0bの活性化により、セルトランジスタCT00aはオンし、セルトランジスタCT00bはオフする。フローティング状態のビット線BL0は、オンされるセルトランジスタCT00aを介してソース線SL1に接続され、ソース線SL1と同じ電圧まで低下する図18d。なお、他のビット線BLも、ワード線WL0a、WL0bに接続された他のメモリセルMCの記憶状態に応じて、ロウレベルまたはハイレベルに変化する。例えば、メモリセルMC01は、論理1を保持しているため、ビット線BL1は、ロウレベルに変化する図18e。コラム選択信号線SECY0、SECY1の波形は、ハイレベル電圧VSECYの電圧が異なることを除き、図8と同じである。コラム選択信号線SECY0の活性化によりビット線BL0に接続されたコラムスイッチCSWがオンし、ビット線BL0がグローバルビット線GBLに接続される。これにより、グローバルビット線GBLは、ビット線BL0とともにロウレベルに変化する図18f。ハイレベルのラッチ信号LTXにより読み出しスイッチRSWはオンし、ラッチ回路LTの入力はグローバルビット線GBLに接続される図18g。グローバルビット線GBLの電圧がラッチ回路LTの論理閾値電圧より低くなると、ラッチ回路LTに保持されている論理が反転し、ラッチ回路LTの出力であるデータ出力線DOはハイレベルに変化する図18h。すなわち、メモリセルMC00に保持されている論理1がデータ出力線DOに読み出される。データ出力線DOのハイレベルは、バス制御回路30およびデータ入出力回路14を介してデータ出力端子DOUTから出力される図18i。最初の読み出し動作が完了するまでの動作は、ワード線WL0a、WL0bの非活性化電圧が異なることを除き、図8と同様である。次にアクセスされるメモリセルMC11は、論理0を保持しているため、図16に示したセルトランジスタCT11aの閾値電圧絶対値は高く、セルトランジスタCT11bの閾値電圧絶対値は低い。このため、ワード線WL1a、WL1bの活性化により、セルトランジスタCT11bはオンし、セルトランジスタCT11aはオフする。フローティング状態のビット線BL1は、オンされるセルトランジスタCT11bを介してソース線SL2に接続され、ソース線SL2と同じ電圧VBLHまで上昇する図18j。メモリセルMC10は、論理0を保持しているため、ビット線BL0は、ハイレベルに変化する図18k。コラム選択信号線SECY1の活性化によりビット線BL1に接続されたコラムスイッチCSWがオンし、ビット線BL1がグローバルビット線GBLに接続される。これにより、グローバルビット線GBLは、ビット線BL1とともにハイレベルに変化する図18l。ハイレベルのラッチ信号LTXにより読み出しスイッチRSWはオンし、ラッチ回路LTの入力はグローバルビット線GBLに接続される図18m。グローバルビット線GBLの電圧がラッチ回路LTの論理閾値電圧より高くなると、ラッチ回路LTに保持されている論理が反転し、ラッチ回路LTの出力であるデータ出力線DOはロウレベルに変化する図18n。すなわち、メモリセルMC11に保持されている論理0がデータ出力線DOに読み出される。データ出力線DOのロウレベルは、バス制御回路30およびデータ入出力回路14を介してデータ出力端子DOUTから出力される図18o。この後、読み出し動作が完了するまでの動作は、ワード線WL1a、WL1bの非活性化電圧が異なることを除き、図8と同様である。この実施形態の読み出し動作においても、メモリセルMCに保持されている論理に応じて、セルトランジスタCTa、CTbの一方はオンし、セルトランジスタCTa、CTbの他方はオフする。このため、フローティング状態FLTのビット線BLは、ロウレベルのソース線SL1またはハイレベルのソース線SL2のいずれかに接続され、ロウレベルまたはハイレベルに変化する。したがって、上述した半導体メモリMEMと同様に、ビットBLのプリチャージ動作またはディスチャージ動作を不要にでき、読み出しアクセス時間tRDを短縮できる。また、読み出し動作サイクルtRCを短縮でき、クロック信号CLKの周波数を高くでき、データ転送レートを向上できる。さらに、セルトランジスタCTa、CTbは相補のスイッチとして動作するため、ビット線BLをソース線SL1またはSL2の電圧と同じ値まで変化させることができる。この結果、読み出し動作において、メモリセルMCから論理1を読み出すときのラッチ回路LTの入力電圧を、ラッチ回路LTの論理閾値電圧より十分に低くできる。また、メモリセルMCから論理0を読み出すときのラッチ回路LTの入力電圧を、ラッチ回路LTの論理閾値電圧より十分に高くできる。すなわち、ラッチ回路LTによる読み出しマージンを大きくできる。この結果、簡易なラッチ回路LTを用いて、メモリセルMCに保持されている論理を確実かつ迅速に判定できる。図19は、図14に示した半導体メモリMEMの書き込み動作の例を示している。図9と同じ動作については、詳細な説明は省略する。この例では、図5に示したメモリセルMC00に論理1が書き込まれる。書き込み動作の前に、メモリセルMC00を含むセクタSECは消去動作が実行されており、メモリセルMC00は論理が書き込まれていない初期状態に設定されている。初期状態では、セクタSEC内の全てのセルトランジスタCTa、CTbは論理1に設定されている。なお、実際には、1回の書き込み動作により、16ビットのデータ入力端子DINに対応して、16個のメモリセルMCにデータが書き込まれる。図14に示したコマンド生成回路10は、クロック信号CLKの立ち上がりに同期して論理1の書き込みデータDINとともに書き込みコマンドWRCを認識し、動作制御回路22に書き込み動作の実行を指示する図19a。書き込みコマンドWRCとともに、メモリセルMC00を示すアドレス信号FAが半導体メモリMEMに供給される。動作制御回路22は、書き込み動作を実行するために動作制御信号CNTを出力する。書き込み動作では、ラッチ信号LTXはロウレベルLに維持され、ハイレベル電圧VH1は電源電圧VDD例えば、1.8Vに維持される。図16に示したソース線ドライバSDRVは、動作制御信号CNTに応じてソース線SL1、SL2をハイレベルVDD例えば、1.8Vに設定する図19b。図14に示したアドレス選択回路26は、データ入力線DTINに伝達される論理1の書き込みデータを受け、動作制御信号CNTに応じてデコード信号Xaをハイレベルに設定し、デコード信号Xbをロウレベルに維持する図19c。図16に示したライトアンプ制御回路WACNTは、動作制御信号CNTに応じて制御信号CNTPをロウレベルに設定する図19d。ロウレベルの制御信号CNTPにより、ライトアンプWAMPのpチャネルMOSトランジスタP1はオンし、グローバルビット線GBLの電圧は、ハイレベル例えば、電源電圧VDDに設定される図19e。Y制御回路36は、動作制御信号CNTに応じて、選択されたセクタSEC内の全てのコラム選択信号線SECY0-15を電源電圧VDDより高いハイレベルVSECY例えば、3.3Vに活性化する図19f。コラム選択信号線SECY0-15の活性化により、選択されたセクタSEC内の全てのコラムスイッチCSWがオンし、選択されたセクタSEC内の全てのビット線BL0-15がグローバルビット線GBLに接続される。これにより、ビット線BL0-15の電圧は、グローバルビット線GBLの電圧VDDまで上昇する図19g。次に、Y制御回路36は、コラムアドレスCAおよび動作制御信号CNTに応じて、書き込み動作を実行するメモリセルMC00に接続されたビット線BL0に対応するコラム選択信号線SECY0以外のコラム選択信号線SECY1-15をロウレベルに非活性化する図19h。これにより、コラム選択信号線SECY0のみがハイレベルVSECYに維持される図19i。ロウアドレス信号RAにより選択されたセクタSEC内の全てのワードデコーダWDECは、ワード線WLa、WLbをロウレベルに設定するための制御信号を出力する。制御信号を受けたワード線ドライバWDRVは、選択されたセクタSEC内の全てのワード線WLa、WLbをロウレベル例えば、0Vに設定する図19j。次に、ハイレベルのデコード信号Xaを受けるワードデコーダWDECのうち、ロウアドレス信号RAにより選択されるワード線WL0aに対応するワードデコーダWDECは、ワード線ドライバWDRVを駆動するために制御信号を活性化する。制御信号の活性化を受けたワード線ドライバWDRVは、対応するワード線WL0aをハイレベルに活性化する図19k。選択されたセクタSEC内の残りのワード線WLa、WLbは、ロウレベルに維持される。ワード線ドライバWDRVに供給されるハイレベル電圧VWLは、ワード線ドライバWDRVがワード線WL0aを活性化した後に、例えば、電源電圧VDDから9.3Vに昇圧される。ワード線WL0aは、ハイレベル電圧VWLの変化に応じて上昇する図19l。次に、ソース線ドライバSDRVは、動作制御信号CNTに応じてソース線SL1、SL2をハイレベルVBLH例えば、2.4Vに設定する図19m。図14に示した内部電圧生成回路16Bは、セルトランジスタCTa、CTbのバックゲートであるウエル領域NWに供給するハイレベル電圧VNWを、動作制御信号CNTに応じて生成する。ハイレベル電圧VNWは、例えば、メモリセルアレイ32に隣接してセクタSEC毎に形成されるウエルスイッチを介して、セクタSECのウエル領域NWに供給される図19n。ハイレベル電圧VNWの初期電圧は、例えば、電源電圧VDDである。ライトアンプ制御回路WACNTは、動作制御信号CNTに応じて制御信号CNTP、CNTNをハイレベルに設定する図19o。ハイレベルの制御信号CNTPにより、ライトアンプWAMPのpチャネルMOSトランジスタP1はオフする。ハイレベルの制御信号CNTNにより、ライトアンプWAMPのnチャネルMOSトランジスタN1はオンする。これにより、グローバルビット線GBLの電圧は、ロウレベル例えば、0Vに変化する図19p。コラムスイッチCSWを介してグローバルビット線GBLに接続されているビット線BL0は、グローバルビット線GBLとともにロウレベルに変化する図19q。他のビット線BL1-15は、ハイレベル例えば、電源電圧VDD=1.8Vに維持される図19r。これにより、論理1が書き込まれるメモリセルMC00のセルトランジスタCTaのコントロールゲートCG、ソース、ドレイン、バックゲートは、例えば、9.3V、2.4V、0V、5.0Vに設定され、電子がフローティングゲートFGに注入される。具体的には、ビット線BL0ドレイン;0VとコントロールゲートCGゲート;10.5Vの電圧差に応じたバンド間トンネル現象により、電子がフローティングゲートFGに注入される。他のビット線BL1-152.4VとコントロールゲートCG10.5Vの電圧差は小さいため、バンド間トンネル現象は起きず、電子はフローティングゲートFGに注入されない。フローティングゲートFGへの電子の注入により、セルトランジスタCT00aは、閾値電圧絶対値が下がり論理1から論理0に変化する。メモリセルMC00のセルトランジスタCT00bの閾値電圧は、消去状態論理1に保持される。すなわち、メモリセルMC00に論理1が書き込まれる。メモリセルMC00に論理1が書き込まれた後、ライトアンプ制御回路WACNTは、動作制御信号CNTに応じて制御信号CNTP、CNTNをロウレベルに設定する図19s。ロウレベルの制御信号CNTPにより、ライトアンプWAMPのpチャネルMOSトランジスタP1はオンする。ロウレベルの制御信号CNTNにより、ライトアンプWAMPのnチャネルMOSトランジスタN1はオフする。これにより、グローバルビット線GBLの電圧は、ハイレベルに変化する図19t。グローバルビット線GBLに接続されているビット線BL0は、グローバルビット線GBLとともにハイレベルに変化する図19u。この後、ハイレベル電圧VWL、VBLH、VNWは、内部電圧生成回路16Bの昇圧動作の停止により低下する。ワード線WL0a、ソース線SL1、SL2およびウエル領域NWの電圧は、ハイレベル電圧VWL、VBLH、VNWの低下に追従して低下する図19v、w、x。ライトアンプ制御回路WACNTは、動作制御信号CNTに応じて制御信号CNTPをハイレベルに設定する図19y。ハイレベルの制御信号CNTPにより、ライトアンプWAMPのpチャネルMOSトランジスタP1はオフし、グローバルビット線GBLは、フローティング状態に設定される図19z。Y制御回路36は、動作制御信号CNTに応じて、コラム選択信号線SECY0をロウレベルに非活性化する図19A。コラム選択信号線SECY0の非活性化により、対応するコラムスイッチCSWがオフし、ビット線BL0とグローバルビット線GBLとの接続が解除される。ビット線BL0は、フローティング状態に設定される図19B。ソース線ドライバSDRVは、動作制御信号CNTに応じてソース線SL1をロウレベル例えば、0Vに設定する図19C。アドレス選択回路26は、動作制御信号CNTに応じてデコード信号Xaをロウレベルに戻す図19D。そして、メモリセルMC00への論理1の書き込み動作が完了する。一方、消去状態のメモリセルMC00に論理0が書き込まれるとき、デコード信号Xaの代わりにデコード信号Xbがハイレベルに活性化され、ワード線WL0aの代わりにワード線WL0bがハイレベルに活性化される。そして、メモリセルMC00のセルトランジスタCTbのコントロールゲートCG、ソース、ドレイン、バックゲートは、例えば、9.3V、2.4V、0V、5Vに設定され、電子がフローティングゲートFGに注入される。これにより、セルトランジスタCT00bは、閾値電圧絶対値が低下して論理1から論理0に変化し、セルトランジスタCT00aは論理1を保持する。すなわち、メモリセルMC00に論理0が書き込まれる。なお、書き込み動作の完了後、フローティングゲートFGに電子が注入されたセルトランジスタCTaまたはCTbの閾値電圧を確認するために書き込みベリファイ動作が実行される。書き込みベリファイ動作は、読み出し動作時より高い負電圧をワード線WLaまたはWLbに与えて実行される。書き込みベリファイ動作は、ワード線WLa、WLbの一方のみが負電圧に設定され、他方が電源電圧VDDに設定されることを除き、読み出し動作と同様である。ワード線WLa、WLbの一方のみを負電圧にすることで、セルトランジスタCTa、CTbの一方の閾値電圧を確認できる。書き込みベリファイ動作において、セルトランジスタCTaまたはCTbの閾値電圧絶対値が期待値より高いとき、図9に示した書き込み動作が再び実行される。図20は、図14に示した半導体メモリMEMの消去動作の例を示している。図10と同じ動作については、詳細な説明は省略する。消去動作では、ロウアドレス信号RAにより選択される1つのセクタSEC内の全てのセルトランジスタCTa、CTbが論理1に設定され、1つのセクタSEC内の全てのメモリセルMCは、論理が書き込まれていない初期状態に設定される。セルトランジスタCTa、CTbの論理1は、閾値電圧絶対値が高い状態である。図14に示したコマンド生成回路10は、クロック信号CLKの立ち上がりに同期して消去コマンドERSCを認識し、動作制御回路22に消去動作の実行を指示する図20a。消去動作を実行するセクタSECを示すアドレス信号FA例えば、ロウアドレス信号RAの上位ビットが消去コマンドERSCとともに半導体メモリMEMに供給される。動作制御回路22は、消去動作を実行するために動作制御信号CNTを出力する。ラッチ信号LTXはロウレベルLに設定される。図10と同様に、制御信号CNTP、CNTNは、ハイレベルHおよびロウレベルLに維持され、グローバルビット線GBLはフローティング状態FLTに維持される図20b、c。図10と同様に、全てのコラム選択信号線SECYはロウレベルLに設定され、全てのビット線BLは、フローティング状態FLTに維持される図10d、e。また、選択されたセクタSECに対応するデコード信号Xa、Xbはハイレベルに設定される図20f。選択されたセクタSEC内の全てのワードデコーダWDECは、ワード線ドライバWDRVを駆動するために制御信号を活性化する。選択されたセクタSEC内の全てのワード線ドライバWDRVは、全てのワード線WLa、WLbをロウレベル例えば、0Vに駆動する図20g。ワード線ドライバWDRVに供給される負電圧VNWLは、ワード線ドライバWDRVが駆動を開始した後に、例えば、0Vから負電圧VNWL例えば、-9.3Vまで低下する図20h。このため、ワード線WLa、WLbの電圧は段階的に低下する。なお、内部電圧生成回路16Bは、負電圧VNWLを、-2.0Vから-9.3Vに低下してもよい。図16に示したソース線ドライバSDRVは、動作制御信号CNTに応じてソース線SL1を電源電圧VDD例えば、1.8Vに設定する図20i。内部電圧生成回路16Bは、ハイレベルVBLHを、例えば、電源電圧VDDから9.3Vまで昇圧する。これにより、ソース線SL1、SL2は、9.3Vまで上昇する図20j。内部電圧生成回路16Bは、セルトランジスタCTa、CTbのバックゲートであるウエル領域NWに供給するハイレベル電圧VNWを、動作制御信号CNTに応じて生成する。ハイレベル電圧VNWは、例えば、メモリセルアレイ32に隣接してセクタSEC毎に形成されるウエルスイッチを介して、セクタSECのウエル領域NWに供給される。ハイレベル電圧VNWの初期電圧は、例えば、電源電圧VDDである。ウエルスイッチの1つは、消去動作時に、内部電圧生成回路16Bに接続されるハイレベル電圧線VNWを各セクタのウエル領域に接続するために、ロウアドレス信号RAに応じてオンする。内部電圧生成回路16Bは、ウエルスイッチがオンされた後に、ハイレベル電圧VNWを、例えば、電源電圧VDDから9.3Vに昇圧する図20k。なお、読み出し動作および書き込み動作では、全てのウエルスイッチはオフし、各セクタのウエル領域は、別のウエルスイッチを介して電源線VDDに接続される。これにより、消去動作が実行されるセクタSECの全てのメモリセルMCのセルトランジスタCTa、CTbのコントロールゲートCG、ソース/ドレインの一方、およびチャネル領域すなわち、ウエル領域NWは、電圧VNWL、VBLHおよびVNWに設定される。そして、フローティングゲートFGから電子が放出され、全てのセルトランジスタCTa、CTbの閾値電圧絶対値が高い状態に設定される。すなわち、選択されたセクタSEC内の全てのメモリセルMCは、論理が書き込まれていない初期状態に設定される。この後、内部電圧生成回路16の電圧生成動作の停止により、負電圧VNWLは、例えば、-9.3Vから0Vを経由して電源電圧VDDまで上昇する。ワード線WLa、WLbの電圧は、負電圧VNWLの上昇に追従して上昇する図20l。ハイレベル電圧VBLH、VNWは、例えば、9.3Vから電源電圧VDDまで下がる。ソース線SL1、SL2は、ハイレベル電圧VBLHの低下に追従して電源電圧VDDまで低下する図20m。ウエル領域NWの電圧は、ハイレベル電圧VNWの低下に追従して電源電圧VDDまで低下する図20n。この後、ソース線ドライバSDRVは、動作制御信号CNTに応じてソース線SL1をロウレベル例えば、0Vに設定する図20o。アドレス選択回路26は、動作制御信号CNTに応じてデコード信号Xa、Xbをロウレベルに戻す図20p。そして、1つのセクタSECの消去動作が完了する。なお、消去動作の完了後、セルトランジスタCTa、CTbの閾値電圧を確認するために消去ベリファイ動作が実行される。消去ベリファイ動作は、読み出し動作時より低い電圧を全てのワード線WLa、WLbに順に与えて実行される。ベリファイ動作を実行するメモリセルMCに接続されるワード線WLaまたはWLbと、ビット線BLは、図14に示した内部アドレス生成回路24により生成される内部アドレス信号IAを用いて選択される。消去ベリファイ動作は、ワード線WLa、WLbの電圧が相違すること、およびセルトランジスタCTa、CTbの閾値電圧を1つずつ確認するために、ワード線WLa、WLbの一方のみが負電圧に設定されることを除き、読み出し動作と同様である。消去ベリファイ動作において、セルトランジスタCTa、CTbの少なくとも1つの閾値電圧絶対値が期待値より低いとき、図20に示した消去動作が再び実行される。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。すなわち、pチャネルMOSトランジスタタイプのセルトランジスタCTa、CTbを含むメモリセルMCを有する半導体メモリMEMにおいても、読み出し動作の開始時に接続ノードCNおよびビット線BLのプリチャージを不要にでき、読み出しアクセス時間tRDを短縮できる。メモリセルMCに保持されている論理をリードアンプRAMPにより確実に読み出すことができ、読み出しマージンを大きくできる。なお、上述した実施形態と同様に、図16の横方向に並ぶメモリセルMCのセルトランジスタCTa、CTbのコントロールゲートCGは、共通のワード線に接続されてもよい。このとき、ワードデコーダWDECおよびワード線ドライバWDRVは、一対のセルトランジスタCTa、CTb毎に設けられる。また、書き込み動作時に書き込みデータの論理に対応するデコード信号Xa、Xbは、ソース線ドライバSDRVに供給される。ソース線ドライバSDRVは、デコード信号Xa、Xbに応じて、ソース線SL1、SL2の電圧を設定する。メモリセルMCに論理0が書き込まれるとき、ソース線SL1はワード線のハイレベル電圧VWL例えば、10.5Vと同じ値に設定され、ソース線SL2はハイレベル電圧VBLH例えば、2.4Vに設定される。メモリセルMCに論理1が書き込まれるとき、ソース線SL1はハイレベル電圧VBLHに設定され、ソース線SL2はワード線のハイレベル電圧VWLと同じ値に設定される。図21は、別の実施形態における半導体メモリMEMの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体メモリMEMは、図14に示した内部電圧生成回路16Bおよびメモリコア28Bの代わりに、内部電圧生成回路16Cおよびメモリコア28Cを有している。半導体メモリMEMのその他の構成は、図14と同様である。すなわち、半導体メモリMEMは、フラッシュメモリである。例えば、メモリアレイ32の構成は、図3と同じである。セクタSECの構成は、図15と同じである。アドレス選択回路26の動作は、図7と同じである。メモリコア28Bは、図14に示したX制御回路34Bの代わりに、X制御回路34Cを有している。X制御回路34Cの例は、図22に示す。内部電圧生成回路16Cは、図14に示した内部電圧生成回路16Bに負電圧VNWLa、VNWLbを生成する機能を追加している。負電圧VNWLaは、読み出し動作時のワード線WLaの活性化電圧として使用され、負電圧VNWLbは、読み出し動作時のワード線WLbの活性化電圧として使用される。内部電圧生成回路16Cは、読み出し動作において、負電圧VNWLaのピーク電圧を、負電圧VNWLbのピーク電圧よりも低く設定する。半導体メモリMEMが動作するときの信号線の電圧は、読み出し動作時のワード線WLaの活性化電圧の値が異なることを除き、図17と同じである。図22は、図21に示したメモリコア28Cの例を示している。X制御回路34Cを除く構成は、図16と同じである。例えば、メモリセルMC00、MC01、MC10、MC11は、図16と同じ論理を保持している。X制御回路34Cは、ワード線ドライバWDRVが図16と相違している。ワードデコーダWDECおよびソース線ドライバSDRVは、図16と同じである。ワード線WLaWL0a、WL1a、に対応するワード線ドライバWDRVは、ハイレベル電圧VWL、負電圧VNWLaおよび電源電圧VDDを受けて動作する。ワード線WLbWL0b、WL1b、に対応するワード線ドライバWDRVは、ハイレベル電圧VWL、負電圧VNWLbおよび電源電圧VDDを受けて動作する。負電圧VNWLaは、負電圧VNWLbより低い。これにより、読み出し動作において、ワード線WLaの電圧は、ワード線WLbの電圧より低くなる。ワードデコーダWDECおよびワード線ドライバWDRVは、第1制御回路の一例である。第1制御回路は、読み出し動作時に、ソース線SL1に接続されるセルトランジスタCTaのコントロールゲートの活性化レベルを、ソース線SL2に接続されるセルトランジスタCTbのコントロールゲートの活性化レベルより低くする。図23は、図21に示した半導体メモリMEMの読み出し動作の例を示している。図18と同じ動作については、詳細な説明は省略する。なお、書き込み動作および消去動作は、図19および図20と同じである。この例では、図18と同様に、図22に示したメモリセルMC00、MC11から論理1および論理0のデータが順に読み出される。読み出し動作の波形は、ワード線WL0aの電圧がワード線WL0bの電圧より低くなることを除き、図18と同様である。例えば、読み出し動作において、ワード線WLbWL0b、WL1bの負電圧VNWLbは、図17に示した読み出し動作時の負電圧VWLと同じであり、ワード線WLaWL0a、WL1aの負電圧VNWLaは、図17に示した読み出し動作時の負電圧VNWLより0.5V低い。読み出し動作では、図22に示したセルトランジスタCTa、CTbは、ハイレベルのソース線SL2とロウレベルのソース線SL1との間に直列に接続される。このため、読み出し動作時に、セルトランジスタCTbにおいてソース線SL2に接続される電極はソースになるが、セルトランジスタCTaにおいてソース線SL1に接続される電極はドレインになる。この実施形態では、読み出し動作時に、セルトランジスタCTaのコントロールゲートWL0a、WL1aの負電圧VNWLaは、セルトランジスタCTbのコントロールゲートWL0b、WL1bの負電圧VWLbより低く設定される図23a、b。これにより、論理1を記憶しているメモリセルMCの読み出し動作において、セルトランジスタCTaのオンによりフローティング状態のビット線BLからソース線SL1に電荷を引き抜くときに、セルトランジスタCTaの駆動能力が低下することを防止できる。なお、論理1を記憶しているメモリセルMCのセルトランジスタCTaの閾値電圧絶対値は低い。この結果、閾値電圧絶対値が相対的に低い論理0プログラム状態のセルトランジスタCTに流れる電流を、メモリセルMC内の一対のセルトランジスタCTa、CTbで互いに等しくできる。換言すれば、セルトランジスタCTaのソース電圧BLおよびドレイン電圧SL1は、読み出し動作時にバックゲートウエル領域NWの電圧より低くなる。これにより、ソース電圧に対するバックゲートの電圧は高くなり、閾値電圧絶対値は高くなる。この実施形態では、閾値電圧絶対値の上昇量に対応して、セルトランジスタCTaのコントロールゲートの電圧を減少負にオーバードライブさせることで、ビット線BLの電圧の低下速度が低下することを防止できる。この結果、論理1を保持するメモリセルMCの読み出しアクセス時間tRDが、論理0を保持するメモリセルMCの読み出しアクセス時間tRDより長くなることを防止できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。すなわち、pチャネルMOSトランジスタタイプのセルトランジスタCTa、CTbを含むメモリセルMCを有する半導体メモリMEMにおいても、論理1を保持するメモリセルMCの読み出しアクセス時間tRDを短縮できる。この結果、半導体メモリMEMの性能を向上でき、あるいは半導体メモリMEMの良品率である歩留を向上できる。図24は、別の実施形態における半導体メモリMEMのメモリセルアレイ32Dの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリMEMは、フラッシュメモリである。メモリセルアレイ32Dは、一対のメモリブロックMBLKa、MBLKbを有している。メモリセルアレイ32Dを除く構成は、図2に示した半導体メモリMEMと同様である。アドレス選択回路26図2の動作は、図7と同じである。メモリブロックMBLKaは、マトリックス状に配置された複数のセルトランジスタCTaを有している。図24の横方向に配置されるセルトランジスタCTaは、ワード線WLaWL0a、WL1a、に接続されている。図24の縦方向に配置されるセルトランジスタCTaは、ビット線BLBL0、BL1、BL2,およびソース線SL1に接続されている。ビット線BLは、メモリブロックMBLKa、MBLKbに共通に配線されている。メモリブロックMBLKbは、マトリックス状に配置された複数のセルトランジスタCTbを有している。図24の横方向に配置されるセルトランジスタCTbは、ワード線WLbWL0b、WL1b、に接続されている。図24の縦方向に配置されるセルトランジスタCTbは、ビット線BLBL0、BL1、BL2,およびソース線SL2に接続されている。セルトランジスタCTa、CTbは、nチャネルMOSトランジスタタイプであり、コントロールゲートCGおよびフローティングゲートFGを含んでいる。各ビット線BL接続ノードCNを介して接続されるセルトランジスタCTa、CTbのうち、番号が同じワード線WLa、WLb例えば、WL0a、WL0bに接続される一対のセルトランジスタCTa、CTbにより1つのメモリセルMCが形成されている。このように、メモリセルアレイ32Dは、いわゆるAND型のフラッシュメモリと同様の構造を有している。メモリセルアレイ32Dは、図3と同様に、例えば、8つのセクタSECSECA、SECB、、SECHを有している。図24に示したメモリセルセルアレイ32Dは、図4に示したセクタSECに対応している。図25は、図24に示したメモリセルセルアレイ32Dを有する半導体メモリMEMのメモリコア28Dの例を示している。メモリコア28Dは、メモリセルアレイ32DおよびX制御回路34Dを除いて、図5と同じである。すなわち、1つのセクタSEC内のビット線BLは、コラムスイッチCSWを介してグローバルビット線GBLに接続され、グローバルビット線GBLは、ライトアンプWAMPおよびリードアンプRAMPに接続されている。X制御回路34Dは、ソース線SL1、SL2に接続される一対のソース線ドライバSDRVを有している。なお、一対のソース線ドライバSDRVは、ビット線BL毎に形成されてもよい。X制御回路34Dのその他の構成は、図5と同じである。上述したように、各メモリセルMCは、一対のセルトランジスタCTa、CTbにより形成されている。例えば、図25に太い破線で示したセルトランジスタCTa、CTbにより1つのメモリセルMC00が形成されている。図26は、図25に示したメモリコア28Dを有する半導体メモリMEMが動作するときの信号線の電圧の例を示している。図6と同じ要素については、詳細な説明は省略する。図26に示す電圧を用いて、読み出し動作、書き込み動作および消去動作が実行される。読み出し動作時の電圧は、電圧VWL、VSECY、VBLHの値が異なることを除き、図6と同じである。書き込み動作時の電圧は、電圧VWL、VSECYの値が異なることを除き、図6と同じである。消去動作では、一対のワード線WLa、WLb単位で消去動作が実行される。このため、消去動作を実行するメモリセルMCに接続されたワード線WLa、WLb選択ワード線のみが負電圧VNWL例えば、-10.0Vに設定される。非選択ワード線WLa、WLbの電圧は、例えば、0Vに設定される。消去動作時に、ソース線SL1、SL2は、ハイレベル電圧VBLH例えば、8.0Vに設定される。消去動作が実行されるセクタSECのウエル領域PWは、ハイレベル電圧VPW例えば、8.0Vに設定される。なお、図17に示した電圧は一例であり、これ等以外の電圧でもよい。例えば、半導体メモリMEMは、図6と同じ電圧を用いて動作されてもよい。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。すなわち、nチャネルMOSトランジスタタイプのセルトランジスタCTa、CTbを含むメモリセルMCを有するAND型の半導体メモリMEMにおいても、メモリセルMCの読み出しアクセス時間tRDを短縮できる。図27は、別の実施形態における半導体メモリMEMのメモリコア28Eの例を示している。例えば、半導体メモリMEMは、フラッシュメモリである。メモリコア28Eは、図16に示したX制御回路34Bおよびメモリセルアレイ32Bの代わりに、X制御回路34Eおよびメモリセルアレイ32Eを有している。ライトアンプWAMP、リードアンプRAMPおよびY制御回路36は、図16と同じである。半導体メモリMEMのその他の構成は、図14と同様である。メモリセルアレイ32Eは、図3と同様に、例えば、8つのセクタSECSECA、SECB、、SECHを有している。アドレス選択回路26図2の動作は、図7と同じである。X制御回路34Eは、ソース線ドライバSDRVが図16と相違している。ワードデコーダWDECおよびワード線ドライバWDRVは、図16と同じである。ソース線ドライバSDRVは、ソース線SL1、SL2毎に形成されている。なお、ソース線ドライバSDRVは、ビット線BL毎に形成されてもよい。メモリセルアレイ32Eは、図24と同様に、一対のメモリブロックMBLKa、MBLKbを有している。但し、セルトランジスタCTa、CTbは、pチャネルMOSトランジスタタイプである。各セルトランジスタCTa、CTbは、コントロールゲートCGおよびフローティングゲートFGを含んでいる。各ビット線BL接続ノードCNを介して接続されるセルトランジスタCTa、CTbのうち、番号が同じワード線WLa、WLb例えば、WL0a、WL0bに接続される一対のセルトランジスタCTa、CTbにより1つのメモリセルMCが形成されている。このように、メモリセルアレイ32Eは、いわゆるAND型のフラッシュメモリと同様の構造を有している。図28は、図27に示したメモリコア28Eを有する半導体メモリMEMが動作するときの信号線の電圧の例を示している。図17と同じ要素については、詳細な説明は省略する。読み出し動作時および書き込み動作時の電圧は、図17と同じである。消去動作では、一対のワード線WLa、WLb単位で消去動作が実行される。このため、消去動作を実行するメモリセルMCに接続されたワード線WLa、WLb選択ワード線のみが負電圧VNWL例えば、-9.3Vに設定される。非選択ワード線WLa、WLbの電圧は、消去動作時に、例えば、電源電圧VDDから0Vに下げられる。なお、図28に示した電圧は一例であり、これ等以外の電圧でもよい。例えば、半導体メモリMEMの消去動作は、図17と同じ電圧を用いて実行されてもよい。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。すなわち、pチャネルMOSトランジスタタイプのセルトランジスタCTa、CTbを含むメモリセルMCを有するAND型の半導体メモリMEMにおいても、メモリセルMCの読み出しアクセス時間tRDを短縮できる。図29は、別の実施形態における半導体メモリMEMのメモリセルアレイ32Fの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリMEMは、フラッシュメモリである。メモリセルアレイ32Fを除く構成は、図2に示した半導体メモリMEMと同様である。すなわち、メモリセルアレイ32Fは、図3と同様に、例えば、8つのセクタSECSECA、SECB、、SECHを有している。図29に示したメモリセルセルアレイ32Eは、図4に示したセクタSECに対応している。メモリセルアレイ32Fは、マトリックス状に配置された複数のメモリセルMCを有している。各メモリセルMCは、ソース線SL1、SL2の間に接続ノードCNを介して直列に配置される一対のセルトランジスタCTCTa、CTbを有している。例えば、セルトランジスタCTa、CTbは、nチャネルMOSトランジスタタイプであり、コントロールゲートCGおよびフローティングゲートFGを含んでいる。図29の横方向に配置されるセルトランジスタCTaのコントロールゲートは、ワード線WLaWL0a、WL1a、WL2a、に接続されている。図29の横方向に配置されるセルトランジスタCTbのコントロールゲートは、ワード線WLbWL0b、WL1b、WL2b、に接続されている。図4の縦方向に接続されるメモリセルMCの接続ノードCNは、ビット線BLBL0、BL1、BL2、に接続されている。図29に示すように、メモリセルアレイ32Fは、いわゆるAND型のフラッシュメモリと同様の構造を有している。半導体メモリMEMのメモリコアは、メモリセルアレイ32Fが異なることを除き、図5と同じである。ビット線BLは、図5と同様に、コラムスイッチCSWを介してグローバルビット線GBLに接続されている。半導体メモリMEMが動作するときの信号線の電圧は、図6と同じである。アドレス選択回路26図2の動作は、図7と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。図30は、上述した半導体メモリMEMが搭載されるシステムSYSの例を示している。システムSYSユーザシステムは、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を含んでいる。システムSYSの形態は、シリコン等の基板上に複数のマクロが集積されたシステムオンチップ、あるいはパッケージ基板上に複数のチップが搭載されたシステムインパッケージのいずれでもよい。例えば、システムSYSは、上述した半導体メモリMEMのいずれかと、CPUCentralProcessingUnit、RAMRandomAccessMemoryおよび周辺回路PERI1、PERI2とを有している。CPU、RAM、周辺回路PERI1、PERI2および半導体メモリMEMは、システムバスSBUSにより互いに接続されている。例えば、半導体メモリMEMは、ROMReadOnlyMemoryとして動作し、CPUにより実行されるプログラムを格納している。RAMは、CPUが扱うデータやパラメータを格納するバッファとして使用される。CPUは、半導体メモリMEMに格納されるプログラムを実行し、システム全体の動作を制御する。すなわち、CPUは、半導体メモリMEMのアクセスを制御するコントローラとして動作する。各周辺回路PERI1、PERI2は、システムSYSに接続される入力装置または出力装置等を制御する。入力装置は、スイッチ、マイク、カメラ、タッチパネル、スイッチ等である。出力装置は、ディスプレイ、スピーカー、プリンタ等である。なお、システムSYSのパワーオン時に、半導体メモリMEMに格納されているプログラムを、DMACDirectMemoryAccessController等によりRAMに転送してもよい。このとき、CPUは、RAM上のプログラムを実行する。図31は、図30に示したシステムSYSの動作の例を示している。まず、システムSYSは、携帯機器等として動作を開始する前に、半導体メモリMEMの消去動作を実行する。次に、システムSYSは、CPUにより実行されるプログラムを半導体メモリMEMに書き込むために、書き込み動作を実行する。半導体メモリMEMに書き込まれるプログラムは、通信インタフェースを用いて、システムSYSの外部から転送される。通信インタフェースは、周辺回路PERI1またはPERI2としてシステムSYS内に形成されている。この後、CPUは、プログラムをフェッチするために、半導体メモリMEMの読み出し動作を実行し、システムSYSは携帯機器等として動作する。なお、消去動作は、半導体メモリMEMの製造工程試験工程またはシステムSYSの製造工程試験工程で実行されてもよい。書き込み動作は、システムSYSの製造工程試験工程で実行されてもよい。以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。"