"複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、映像信号の各フレームを前記映像信号の1フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、前記列データ線を介してサンプリングする第1のスイッチング手段と、前記第1のスイッチング手段と共にスタティックランダムアクセスメモリを構成しており、前記第1のスイッチング手段によりサンプリングされた前記サブフレームデータを記憶する第1の信号保持手段と、前記第1の信号保持手段に記憶された前記サブフレームデータを出力させる第2のスイッチング手段と、前記第2のスイッチング手段と共にダイナミックランダムアクセスメモリを構成しており、前記第2のスイッチング手段を通して供給される前記第1の信号保持手段に記憶された前記サブフレームデータで記憶内容が書き換えられ、出力データを前記画素電極に印加する第2の信号保持手段とを備え、画像表示部を構成する前記複数の画素のうち、行単位の画素毎に前記サブフレームデータを前記第1の信号保持手段に書き込むことを繰り返して前記複数の画素の全てに書き込んだ後、トリガパルスにより前記複数の画素全ての前記第2のスイッチング手段をオンにして、前記第1の信号保持手段に記憶された前記サブフレームデータにより前記複数の画素の前記第2の信号保持手段の記憶内容を書き換える動作をサブフレーム毎に行う画素制御手段を有することを特徴とする液晶表示装置。前記第2の信号保持手段は容量により構成されており、前記第2のスイッチング手段は、互いに逆極性の2つの前記トリガパルスによりスイッチング制御されるトランスミッションゲートにより構成されていることを特徴とする請求項1記載の液晶表示装置。前記第1のスイッチング手段は1つの第1のトランジスタにより構成され、前記第1の信号保持手段は互いの出力端子が他方の入力端子に接続された第1及び第2のインバータから構成されており、前記第1及び第2のインバータのうち、前記第1のトランジスタからみて入力側の前記第1のインバータを構成する第2のトランジスタの駆動力が、前記第1のトランジスタからみて出力側の前記第2のインバータを構成する第3のトランジスタの駆動力よりも大に設定され、かつ、前記第1のトランジスタの駆動力は前記第2のインバータを構成する第3のトランジスタの駆動力よりも大に設定されていることを特徴とする請求項1又は2記載の液晶表示装置。前記トランスミッションゲートを構成する2つのトランジスタが表面に形成された基板の上方に多層配線層が形成されており、前記多層配線層のうち中間の一つの配線層と層間絶縁膜との間に形成された電極により前記容量が形成され、前記多層配線層のうち最上層の配線層により前記画素電極が形成されていることを特徴とする請求項2記載の液晶表示装置。2本の列データ線を一組とする複数組の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、映像信号の各フレームを前記映像信号の1フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための正転サブフレームデータを、一組の前記2本の列データ線のうち一方の列データ線を介してサンプリングする第1のスイッチング手段と、前記正転サブフレームデータと逆論理値の関係にある反転サブフレームデータを、一組の前記2本の列データ線のうち他方の列データ線を介してサンプリングする第2のスイッチング手段と、前記第1及び第2のスイッチング手段によりそれぞれサンプリングされた前記正転サブフレームデータ及び反転サブフレームデータを記憶する、互いの出力端子が他方の入力端子に接続された第1及び第2のインバータからなり、前記第1及び第2のスイッチング手段と共に第1のスタティックランダムアクセスメモリを構成する第1の信号保持手段と、前記第1の信号保持手段と前記第1のスイッチング手段との接続点から前記正転サブフレームデータを出力させる第3のスイッチング手段と、前記第1の信号保持手段と前記第2のスイッチング手段との接続点から前記反転サブフレームデータを出力させる第4のスイッチング手段と、前記第3及び第4のスイッチング手段を通して供給される前記第1の信号保持手段に記憶された前記正転サブフレームデータ及び反転サブフレームデータで記憶内容が書き換えられ、出力データを前記画素電極に印加する、互いの出力端子が他方の入力端子に接続された第3及び第4のインバータからなり、前記第3及び第4のスイッチング手段と共に第2のスタティックランダムアクセスメモリを構成する第2の信号保持手段とを備え、前記第1及び第2のインバータのうち前記第1のスイッチング手段に出力端子が接続された前記第2のインバータの駆動力が、前記第2のスイッチング手段に出力端子が接続された前記第1のインバータの駆動力よりも小に設定されると共に、前記第1及び第2のインバータの駆動力は、前記第3及び第4のインバータの駆動力よりも大に設定されており、画像表示部を構成する前記複数の画素のうち、行単位の画素毎に前記正転サブフレームデータ及び反転サブフレームデータを前記第1の信号保持手段に書き込むことを繰り返して前記複数の画素の全てに書き込んだ後、トリガパルスにより前記複数の画素全ての前記第3及び第4のスイッチング手段をオンにして、前記第1の信号保持手段に記憶された前記正転サブフレームデータ及び反転サブフレームデータにより前記複数の画素の前記第2の信号保持手段の記憶内容を書き換える動作をサブフレーム毎に行う画素制御手段を有することを特徴とする液晶表示装置。複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、映像信号の各フレームを前記映像信号の1フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、前記列データ線を介してサンプリングする1つのトランジスタから構成された第1のスイッチング手段と、前記第1のスイッチング手段によりサンプリングされた前記サブフレームデータを記憶する、互いの出力端子が他方の入力端子に接続された第1及び第2のインバータからなり、前記第1のスイッチング手段と共に第1のスタティックランダムアクセスメモリを構成する第1の信号保持手段と、前記第1の信号保持手段に記憶された前記サブフレームデータを出力させる1つのトランジスタから構成された第2のスイッチング手段と、前記第2のスイッチング手段を通して供給される前記第1の信号保持手段に記憶された前記サブフレームデータで記憶内容が書き換えられ、出力データを前記画素電極に印加する、互いの出力端子が他方の入力端子に接続された第3及び第4のインバータからなり、前記第2のスイッチング手段と共に第2のスタティックランダムアクセスメモリを構成する第2の信号保持手段とを備え、前記第1及び第2のインバータのうち前記第1のスイッチング手段に出力端子が接続された前記第2のインバータの駆動力が、前記第1のインバータの駆動力よりも小に設定されると共に前記第1のスイッチング手段を構成するトランジスタの駆動力よりも小に設定され、前記第3及び第4のインバータのうち前記第2のスイッチング手段に出力端子が接続された前記第4のインバータの駆動力が、前記第3のインバータの駆動力よりも小に設定されると共に前記第2のスイッチング手段を構成するトランジスタの駆動力よりも小に設定され、かつ、前記第1のインバータの駆動力は前記第4のインバータの駆動力よりも大に設定されており、画像表示部を構成する前記複数の画素のうち、行単位の画素毎に前記サブフレームデータを前記第1の信号保持手段に書き込むことを繰り返して前記複数の画素の全てに書き込んだ後、トリガパルスにより前記複数の画素全ての前記第2のスイッチング手段をオンにして、前記第1の信号保持手段に記憶された前記サブフレームデータにより前記複数の画素の前記第2の信号保持手段の記憶内容を書き換える動作をサブフレーム毎に行う画素制御手段を有することを特徴とする液晶表示装置。しかしながら、上記の従来の液晶表示装置では、各画素内の2つのラッチはそれぞれ、スタティックランダムアクセスメモリSRAMで構成されるため、トランジスタ数が多くなり、画素小型化が困難である。また、上記の2つのラッチをSRAMで構成した場合において、安定した動作ができるSRAMとスイッチングトランジスタとの具体的回路構成については、上記の特許文献1には開示されていない。本発明は以上の点に鑑みなされたもので、画素内に2つのSRAMを用いた画素に比べて画素小型化を可能にした液晶表示装置を提供することを目的とする。また、本発明の他の目的は、各画素内に2つのSRAMを用意した構成においても安定な動作を行い得る画素を備える液晶表示装置を提供することにある。上記目的を達成するため、第1の発明の液晶表示装置は、複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、映像信号の各フレームを映像信号の1フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、列データ線を介してサンプリングする第1のスイッチング手段と、第1のスイッチング手段と共にスタティックランダムアクセスメモリを構成しており、第1のスイッチング手段によりサンプリングされたサブフレームデータを記憶する第1の信号保持手段と、第1の信号保持手段に記憶されたサブフレームデータを出力させる第2のスイッチング手段と、第2のスイッチング手段と共にダイナミックランダムアクセスメモリを構成しており、第2のスイッチング手段を通して供給される第1の信号保持手段に記憶されたサブフレームデータで記憶内容が書き換えられ、出力データを画素電極に印加する第2の信号保持手段とを備え、画像表示部を構成する複数の画素のうち、行単位の画素毎にサブフレームデータを第1の信号保持手段に書き込むことを繰り返して複数の画素の全てに書き込んだ後、トリガパルスにより複数の画素全ての第2のスイッチング手段をオンにして、第1の信号保持手段に記憶されたサブフレームデータにより複数の画素の第2の信号保持手段の記憶内容を書き換える動作をサブフレーム毎に行う画素制御手段を有することを特徴とする。また、上記目的を達成するため、第2の発明の液晶表示装置は、第2の信号保持手段は容量により構成されており、第2のスイッチング手段は、互いに逆極性の2つのトリガパルスによりスイッチング制御されるトランスミッションゲートにより構成されていることを特徴とする。また、上記目的を達成するため、第3の発明の液晶表示装置は、第1のスイッチング手段は1つの第1のトランジスタにより構成され、第1の信号保持手段は互いの出力端子が他方の入力端子に接続された第1及び第2のインバータから構成されており、第1及び第2のインバータのうち、第1のトランジスタからみて入力側の第1のインバータを構成する第2のトランジスタの駆動力が、第1のトランジスタからみて出力側の第2のインバータを構成する第3のトランジスタの駆動力よりも大に設定され、かつ、第1のトランジスタの駆動力は第2のインバータを構成する第3のトランジスタの駆動力よりも大に設定されていることを特徴とする。また、上記目的を達成するため、第4の発明の液晶表示装置は、トランスミッションゲートを構成する2つのトランジスタが表面に形成された基板の上方に多層配線層が形成されており、多層配線層のうち中間の一つの配線層と層間絶縁膜との間に形成された電極により容量が形成され、多層配線層のうち最上層の配線層により画素電極が形成されていることを特徴とする。また、上記目的を達成するため、第5の発明の液晶表示装置は、2本の列データ線を一組とする複数組の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、映像信号の各フレームを映像信号の1フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための正転サブフレームデータを、一組の2本の列データ線のうち一方の列データ線を介してサンプリングする第1のスイッチング手段と、正転サブフレームデータと逆論理値の関係にある反転サブフレームデータを、一組の2本の列データ線のうち他方の列データ線を介してサンプリングする第2のスイッチング手段と、第1及び第2のスイッチング手段によりそれぞれサンプリングされた正転サブフレームデータ及び反転サブフレームデータを記憶する、互いの出力端子が他方の入力端子に接続された第1及び第2のインバータからなり、第1及び第2のスイッチング手段と共に第1のスタティックランダムアクセスメモリを構成する第1の信号保持手段と、第1の信号保持手段と第1のスイッチング手段との接続点から正転サブフレームデータを出力させる第3のスイッチング手段と、第1の信号保持手段と第2のスイッチング手段との接続点から反転サブフレームデータを出力させる第4のスイッチング手段と、第3及び第4のスイッチング手段を通して供給される第1の信号保持手段に記憶された正転サブフレームデータ及び反転サブフレームデータで記憶内容が書き換えられ、出力データを画素電極に印加する、互いの出力端子が他方の入力端子に接続された第3及び第4のインバータからなり、第3及び第4のスイッチング手段と共に第2のスタティックランダムアクセスメモリを構成する第2の信号保持手段とを備え、第1及び第2のインバータのうち第1のスイッチング手段に出力端子が接続された第2のインバータの駆動力が、第2のスイッチング手段に出力端子が接続された第1のインバータの駆動力よりも小に設定されると共に、第1及び第2のインバータの駆動力は、第3及び第4のインバータの駆動力よりも大に設定されており、画像表示部を構成する複数の画素のうち、行単位の画素毎に正転サブフレームデータ及び反転サブフレームデータを第1の信号保持手段に書き込むことを繰り返して複数の画素の全てに書き込んだ後、トリガパルスにより複数の画素全ての第3及び第4のスイッチング手段をオンにして、第1の信号保持手段に記憶された正転サブフレームデータ及び反転サブフレームデータにより複数の画素の第2の信号保持手段の記憶内容を書き換える動作をサブフレーム毎に行う画素制御手段を有することを特徴とする。更に、上記目的を達成するため、第6の発明の液晶表示装置は、複数本の列データ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、映像信号の各フレームを映像信号の1フレーム期間より短い表示期間を持つ複数のサブフレームで表示するための各サブフレームデータを、列データ線を介してサンプリングする1つのトランジスタから構成された第1のスイッチング手段と、第1のスイッチング手段によりサンプリングされたサブフレームデータを記憶する、互いの出力端子が他方の入力端子に接続された第1及び第2のインバータからなり、第1のスイッチング手段と共に第1のスタティックランダムアクセスメモリを構成する第1の信号保持手段と、第1の信号保持手段に記憶されたサブフレームデータを出力させる1つのトランジスタから構成された第2のスイッチング手段と、第2のスイッチング手段を通して供給される第1の信号保持手段に記憶されたサブフレームデータで記憶内容が書き換えられ、出力データを画素電極に印加する、互いの出力端子が他方の入力端子に接続された第3及び第4のインバータからなり、第2のスイッチング手段と共に第2のスタティックランダムアクセスメモリを構成する第2の信号保持手段とを備え、第1及び第2のインバータのうち第1のスイッチング手段に出力端子が接続された第2のインバータの駆動力が、第1のインバータの駆動力よりも小に設定されると共に第1のスイッチング手段を構成するトランジスタの駆動力よりも小に設定され、第3及び第4のインバータのうち第2のスイッチング手段に出力端子が接続された第4のインバータの駆動力が、第3のインバータの駆動力よりも小に設定されると共に第2のスイッチング手段を構成するトランジスタの駆動力よりも小に設定され、かつ、第1のインバータの駆動力は第4のインバータの駆動力よりも大に設定されており、画像表示部を構成する複数の画素のうち、行単位の画素毎にサブフレームデータを第1の信号保持手段に書き込むことを繰り返して複数の画素の全てに書き込んだ後、トリガパルスにより複数の画素全ての第2のスイッチング手段をオンにして、第1の信号保持手段に記憶されたサブフレームデータにより複数の画素の第2の信号保持手段の記憶内容を書き換える動作をサブフレーム毎に行う画素制御手段を有することを特徴とする。本発明によれば、画素内に2つのSRAMを用いた従来の液晶表示装置に比べて画素の小型化を可能にできる。また、本発明によれば、画素内に2つのSRAMを用意した場合においても従来の液晶表示装置に比べて安定な動作を行うことができる。以下、図面を用いて本発明の実施形態について説明する。図1は、本発明になる液晶表示装置の一実施の形態のブロック図を示す。同図において、本実施の形態の液晶表示装置10は、複数の画素12が規則的に配置された画像表示部11と、タイミングジェネレータ13と、垂直シフトレジスタ14と、データラッチ回路15と、水平ドライバ16とから構成される。更に、水平ドライバ16は、水平シフトレジスタ161と、ラッチ回路162と、レベルシフタ/画素ドライバ163とから構成される。画像表示部11は、垂直シフトレジスタ14に一端が接続されて行方向X方向に延在するm本mは2以上の自然数の行走査線g1~gmと、レベルシフタ/画素ドライバ163に一端が接続されて列方向Y方向に延在するn本nは2以上の自然数の列データ線d1~dnとが交差する各交差部に設けられ、二次元マトリクス状に配置された、全部でm×n個の画素12を有する。本発明は画素12の回路構成に特徴があり、その各実施の形態については後述する。画像表示部11内の全ての画素12は、一端がタイミングジェネレータ13に接続されたトリガ線trigに共通接続されている。なお、図1では列データ線はn本の列データ線d1~dnを示しているが、正転データ用列データ線djと反転データ用列データ線dbjとを一組とする、全部でn組の列データ線を使用する場合もある。正転データ用列データ線djが伝送する正転データと、反転データ用列データ線dbjが伝送する反転データとは、常に逆論理値の関係相補的な関係にある1ビットのデータである。また、トリガ線trigも図1では1本のみ示しているが、正転トリガパルス用トリガ線trigと反転トリガパルス用トリガ線trigbとからなる2本のトリガ線を使用する場合もある。正転トリガパルス用トリガ線trigが伝送する正転トリガパルスと、反転トリガパルス用トリガ線trigbが伝送する反転トリガパルスとは、常に逆論理値の関係相補的な関係にある。タイミングジェネレータ13は、上位装置20から垂直同期信号Vst、水平同期信号Hst、基本クロックCLKといった外部信号を入力信号として受け、これらの外部信号に基づいて、交流化信号FR、VスタートパルスVST、HスタートパルスHST、クロック信号VCK及びHCK、ラッチパルスLT、トリガパルスTRIなどの各種の内部信号を生成する。上記の内部信号のうち、交流化信号FRは、1サブフレーム毎に極性反転する信号であり、画像表示部11を構成する画素12内の液晶表示素子の共通電極に、後述する共通電極電圧Vcomとして供給される。スタートパルスVSTは、後述する各サブフレームの開始タイミングに出力されるパルス信号であり、このスタートパルスVSTによって、サブフレームの切替わりが制御される。スタートパルスHSTは、水平シフトレジスタ161に入力する開始タイミングに出力されるパルス信号である。クロック信号VCKは、垂直シフトレジスタ14における1水平走査期間1Hを規定するシフトクロックであり、VCKのタイミングで垂直シフトレジスタ14がシフト動作を行う。クロック信号HCKは、水平シフトレジスタ161におけるシフトクロックであり、32ビット幅でデータをシフトしていくための信号である。ラッチパルスLTは、水平シフトレジスタ161が水平方向の1行の画素数分のデータをシフトし終わったタイミングで出力されるパルス信号である。トリガパルスTRIは、トリガ線trigを通して画像表示部11内の全画素12に供給されるパルス信号である。このトリガパルスTRIは、サブフレーム期間内で画像表示部11内の各画素12内の第1の信号保持手段に順次データを書き込み終わった直後に出力され、そのサブフレーム期間内で画像表示部11内の全画素12の第1の信号保持手段のデータを同じ画素内の第2の信号保持手段に一度に転送する。垂直シフトレジスタ14は、それぞれのサブフレームの最初に供給されるVスタートパルスVSTを、クロック信号VCKに従って転送し、行走査線g1~gmに対して行走査信号を1H単位で順次排他的に供給する。これにより、画像表示部11おいて最も上にある行走査線g1から最も下にある行走査線gmに向って、行走査線が1本ずつ順次1H単位で選択されていく。データラッチ回路15は、図示しない外部回路から供給される1サブフレーム毎に分割された32ビット幅のデータを、上位装置20からの基本信号CLKに基づいてラッチした後、基本信号CLKに同期して水平シフトレジスタ161へ出力する。ここで、映像信号の1フレームを、その映像信号の1フレーム期間より短い表示期間を持つ複数のサブフレームに分割してサブフレームの組み合わせによって階調表示を行う本実施の形態では、上記の外部回路は映像信号の各画素毎の階調を示す階調データを、上記複数のサブフレーム全体で各画素の階調を表示するための各サブフレーム単位の1ビットのサブフレームデータに変換する。そして、上記外部回路は、更に同じサブフレームにおける32画素分の上記サブフレームデータをまとめて上記32ビット幅のデータとしてデータラッチ回路15に供給している。水平シフトレジスタ161は、1ビットシリアルデータの処理系でみた場合、タイミングジェネレータ13から1Hの最初に供給されるHスタートパルスHSTによりシフトを開始し、データラッチ回路15から供給される32ビット幅のデータをクロック信号HCKに同期してシフトする。ラッチ回路162は、水平シフトレジスタ161が画像表示部11の1行分の画素数nと同じnビット分のデータをシフトし終わった時点でタイミングジェネレータ13から供給されるラッチパルスLTに従って、水平シフトレジスタ161から並列に供給されるnビット分のデータすなわち、同じ行のn画素分のサブフレームデータをラッチし、レベルシフタ/画素ドライバ163のレベルシフタへ出力する。ラッチ回路162へのデータ転送が終了すると、タイミングジェネレータ13からHスタートパルスが再び出力され、水平シフトレジスタ161はクロック信号HCKに従ってデータラッチ回路15からの32ビット幅のデータのシフトを再開する。レベルシフタ/画素ドライバ163のレベルシフタは、ラッチ回路162によりラッチされて供給される1行のn画素に対応したn個のサブフレームデータの信号レベルを液晶駆動電圧までレベルシフトする。レベルシフタ/画素ドライバ163の画素ドライバは、レベルシフト後の1行のn画素に対応したn個のサブフレームデータをn本のデータ線d1~dnに並列に出力する。水平ドライバ16を構成する水平シフトレジスタ161、ラッチ回路162及びレベルシフタ/画素ドライバ163は、1H内において今回データを書き込む画素行に対するデータの出力と、次の1H内でデータを書き込む画素行に関するデータのシフトとを並行して行う。ある水平走査期間において、ラッチされた1行分のn個のサブフレームデータが、データ信号としてそれぞれn本のデータ線d1~dnに並列に、かつ、一斉に出力される。画像表示部11を構成する複数の画素12のうち、垂直シフトレジスタ14からの行走査信号により選択された1行のn個の画素12は、レベルシフタ/画素ドライバ163から一斉に出力された1行分のn個のサブフレームデータをn本のデータ線d1~dnを介してサンプリングして各画素12内の後述する第1の信号保持手段に書き込む。次に、本発明の液晶表示装置の要部の画素12の各実施の形態について詳細に説明する。図2は、本発明の要部である画素の第1の実施の形態の回路図を示す。同図において、本実施の形態の画素12Aは、図1中の任意の1本の列データ線dと任意の1本の行走査線gとの交差部に設けられた画素で、第1のスイッチング手段を構成するスイッチSW11と第1の信号保持手段SM121とから構成されるスタティックランダムアクセスメモリSRAM201と、第2のスイッチング手段を構成するスイッチSW12と第2の信号保持手段DM122とから構成されるダイナミックランダムアクセスメモリDRAM202と、液晶表示素子LCとより構成されている。液晶表示素子LCは、離間対向配置された反射電極PEと共通電極CEとの間の空間に、液晶LCMが充填封入された公知の構造である。スイッチSW11は、ゲートが行走査線gに接続され、ドレインが列データ線dに接続され、ソースがSM121の入力端子に接続されているNチャネルMOS型トランジスタ以下、NMOSトランジスタというにより構成されている。SM121は、一方の出力端子が他方の入力端子に接続された2つのインバータINV11及びINV12からなる自己保持型メモリである。インバータINV11は、その入力端子がインバータINV12の出力端子とSW11を構成するNMOSトランジスタのソースとに接続されている。インバータINV12は、その入力端子がスイッチSW12とインバータINV11の出力端子とに接続されている。インバータINV11及びINV12は、いずれも図3に示すような、互いのゲート同士及びドレイン同士が接続された、PチャンネルMOS型トランジスタ以下、PMOSトランジスタというPTr及びNMOSトランジスタNTrとからなる公知のCMOSインバータの構成であるが、それぞれの駆動力が異なる。すなわち、スイッチSW11から見てSM121を構成している入力側のインバータINV11内のトランジスタは、スイッチSW11から見てSM121を構成している出力側のインバータINV12内のトランジスタに比較して、駆動力の大きいトランジスタを用いている。さらにスイッチSW11を構成しているNMOSトランジスタの駆動力は、インバータINV12を構成しているNMOSトランジスタの駆動力よりも大きいトランジスタで構成されている。これは、SM121のデータを書き換える場合、特にSM121のスイッチSW11の入力側の電圧aがLレベルで、列データ線dを介して送られてくるデータがHレベルの場合、インバータINV11が反転する入力電圧よりも電圧aを高くする必要があるからである。Hレベルのときの電圧aはインバータINV12を構成するNMOSトランジスタの電流とスイッチSW11を構成するNMOSトランジスタの電流との比によって決まる。このとき、スイッチSW11はNMOSトランジスタであるため、スイッチSW11がオンのときは列データ線dを介して送られてくる電源のVDD側の電圧はトランジスタの閾値電圧VthによりSM121に入力されず、Hレベルの電圧はVDDからVth分低い電圧になる。しかもこの電圧ではトランジスタのVth近辺で駆動することになるため、電流が殆ど流れなくなる。つまり、スイッチSW11を導通する電圧aが高くなるほど、スイッチSW11で流す電流は少なくなる。つまり、電圧aがHレベルのときにインバータINV11の入力側のトランジスタが反転する電圧以上に達するためには、スイッチSW11に流れる電流が、出力側のインバータINV12のトランジスタを構成するNMOSトランジスタを流れる電流よりも大きい必要がある。従って、スイッチSW11を構成しているNMOSトランジスタの駆動力はインバータINV12を構成しているNMOSトランジスタの駆動力よりも大きく構成するため、これを考慮してスイッチSW11を構成しているNMOSトランジスタのトランジスタサイズと、インバータINV12を構成しているNMOSトランジスタのトランジスタサイズとを決める必要がある。スイッチSW12は、互いのドレイン同士が接続され、かつ、互いのソース同士が接続されたNMOSトランジスタTr1とPMOSトランジスタTr2とからなる公知のトランスミッションゲートの構成とされている。NMOSトランジスタTr1のゲートは正転トリガパルス用トリガ線trigに接続され、PMOSトランジスタTr2のゲートは反転トリガパルス用トリガ線trigbに接続されている。また、スイッチSW12は一方の端子がSM121に接続され、他方の端子がDM122と液晶表示素子LCの反射電極PEとにそれぞれ接続されている。従って、スイッチSW12はトリガ線trigを介して供給される正転トリガパルスがHレベルこのときは、トリガ線trigbを介して供給される反転トリガパルスはLレベルのときはオンとされ、SM121の記憶データを読み出してDM122及び反射電極PEへ転送する。また、スイッチSW12はトリガ線trigを介して供給される正転トリガパルスがLレベルこのときは、トリガ線trigbを介して供給される反転トリガパルスはHレベルのときはオフとされ、SM121の記憶データの読み出しは行わない。スイッチSW12はNMOSトランジスタTr1とPMOSトランジスタTr2とからなる公知のトランスミッションゲートの構成とされているため、GNDからVDDまでの範囲の電圧をオン、オフすることができる。つまり、NMOSトランジスタTr1とPMOSトランジスタTr2の各ゲートに印加される信号がGND側の電位Lレベルのときは、PMOSトランジスタTr2が導通することができない代わりに、NMOSトランジスタTr1が低抵抗で導通することができる。一方、ゲート入力信号がVDD側の電位HレベルのときはNMOSトランジスタTr1が導通することができない代わりに、PMOSトランジスタTr2が低抵抗で導通することができる。従って、トリガ線trigを介して供給される正転トリガパルスと、トリガ線trigbを介して供給される反転トリガパルスとにより、スイッチSW12を構成するトランスミッションゲートをオン/オフ制御することによって、GNDからVDDまでの電圧範囲を低抵抗、高抵抗でスイッチングすることができる。DM122は、容量C1により構成されている。ここで、SM121の記憶データとDM122の保持データとが異なっていた場合、スイッチSW12がオンとされ、SM121の記憶データがDM122へ転送されたときには、DM122の保持データをSM121の記憶データで置き換える必要がある。DM122を構成する容量C1の保持データが書き換わる場合、その保持データは充電、または放電によって変化し、また容量C1の充放電はインバータINV11の出力信号によって駆動される。容量C1の保持データを充電によってLレベルからHレベルに書き換える場合、インバータINV11の出力信号はHであり、このときINV11を構成するPMOSトランジスタ図3のPTrがオン、NMOSトランジスタ図3のNTrがオフするため、インバータINV11のPMOSトランジスタのソースに接続されている電源電圧VDDによって容量C1が充電される。一方、容量C1の保持データを放電によってHレベルからLレベルに書き換える場合、インバータINV11の出力信号はLレベルであり、このときインバータINV11を構成するNMOSトランジスタ図3のNTrがオン、PMOSトランジスタ図3のPTrがオフするため、容量C1の蓄積電荷がインバータINV11のNMOSトランジスタ図3のNTrを通してGNDへ放電される。スイッチSW12は、上述したトランスミッションゲートを用いたアナログスイッチの構成であるため、上記の容量C1の高速な充放電が可能になる。更に、本実施の形態ではインバータINV11の駆動力は、インバータINV12の駆動力よりも大きく設定されているため、DM122を構成する容量C1を高速に充放電駆動することが可能である。また、スイッチSW12をオンにすると、容量C1に蓄えられた電荷はインバータINV12の入力ゲートにも影響を与えるが、インバータINV12に対してインバータINV11の駆動力を大きく設定していることにより、インバータINV12のデータ入力反転よりもインバータINV11による容量C1の充放電が優先され、SM121の記憶データを書き換えてしまうことはない。なお、SRAM201とDRAM202をそれぞれ容量とスイッチとからなる2段のDRAM構成とすることも考えられるが、この場合、SM121の代わりに用いられる容量とDMを構成する容量とを導通させた場合、電荷の中和が発生してGND,VDD電圧の振幅はとれなくなる。これに対し、図2に示した画素12Aによれば、GND,VDD電圧の振幅で1ビットデータをSM121からDM122へ転送することができ、同じ電源電圧で駆動した場合、液晶表示素子LCの印加電圧を高く設定することができるようになり、ダイナミックレンジを大きく取ることが可能になる。また、SRAM201を容量とスイッチとからなる構成に変更し、DRAM202をSRAMに変更することも考えられるが、この場合は図2の本実施の形態の画素12Aと比較して動作が不安定という問題がある。すなわち、上記構成の場合SM121の代わりに用いられる容量に蓄えた電荷によってDM122の代わりに用いられるSRAMの記憶データを書き換える必要があるが、通常は容量の電荷保持能力よりもSRAMによるメモリのデータ保持能力が強いため、DM122の代わりに用いられるSRAMの記憶データによって前段のSM121の代わりに用いられる容量の電荷を書き換えてしまう、という不具合が生じる可能性がある。更に、この場合、SM121の代わりに用いられる容量が後段SRAMデータによって書き換わらないようにすると、容量を大きく取る必要があるため、画素ピッチが増大し、画素小型化に向かないという課題がある。図2に示した本実施の形態の画素12Aによれば、上記のように、液晶表示素子LCの印加電圧を高く設定することができ、ダイナミックレンジを大きく取ることが可能になるという効果だけではなく、画素の小型化が可能であるという大なる効果が得られる。この画素の小型化は、図2に示したようにインバータINV11及びINV12が各2個のトランジスタから構成されるので、計7個のトランジスタと1つの容量C1とから構成され、従来の画素よりも少ない数の構成素子により画素を構成できるからという理由に加えて、以下に説明するように、SM121とDM122と反射電極PEとを、素子の高さ方向に有効に配置することができるという理由による。図4は、本発明になる液晶表示装置の要部の画素の一実施の形態の断面構成図を示す。図2に示した容量C1には、配線間で容量を形成するMIMMetal-Insulator-Metal容量や、基板ポリシリコン間で容量を形成するDiffusion容量、2層ポリシリコン間で容量を形成するPIPPoly-Insulator-Poly容量などを用いることができる。図4は、このうちMIMにより容量C1を構成した場合の液晶表示装置の断面構成図を示す。図4において、シリコン基板100に形成されたNウェル101上に、ドレインとなる拡散層を共通化することでドレイン同士が接続されたインバータINV11のPMOSトランジスタPTr11と、スイッチSW12のPMOSトランジスタTr2とが形成されている。また、シリコン基板100に形成されたPウェル102上に、ドレインとなる拡散層を共通化することでドレイン同士が接続されたインバータINV12のNMOSトランジスタNTr12と、スイッチSW12のNMOSトランジスタTr1とが形成されている。なお、図4にはインバータINV11を構成するNMOSトランジスタとインバータINV12を構成するPMOSトランジスタとは図示されていない。また、上記の各トランジスタPTr11、Tr2、Tr1、NTr12の上方には、層間絶縁膜105をメタル間に介在させて第1メタル106、第2メタル108、第3メタル110、電極112、第4メタル114、第5メタル116が積層されている。第5メタル116は画素毎に形成される反射電極PEを構成している。スイッチSW12を構成するNMOSトランジスタTr1及びPMOSトランジスタTr2の各ソースを構成する各拡散層は、コンタクト118により第1メタル106にそれぞれ電気的に接続され、更に、スルーホール119a、119b、119c、119eを通して第2メタル108、第3メタル110、第4メタル114、第5メタル116に電気的に接続されている。すなわち、スイッチSW12を構成するNMOSトランジスタTr1及びPMOSトランジスタTr2の各ソースは、反射電極PEに電気的に接続されている。更に、反射電極PE第5メタル116上には保護膜としてパッシベーション膜PSV117が形成され、透明電極である共通電極CEに離間対向配置されている。それら画素電極PEと共通電極CEとの間に液晶LCMが充填封止されて、液晶表示素子LCを構成している。ここで、第3メタル110上には層間絶縁膜105を介して電極112が形成されている。この電極112は、第3メタル110及び第3メタル110との間の層間絶縁膜105と共に容量C1を構成している。MIMにより容量C1を構成すると、SM121とスイッチSW11、スイッチSW12はトランジスタと第1メタル106及び第2メタル108の1,2層配線、DM122はトランジスタ上部の第3メタル110を利用したMIM配線にて形成することが可能になる。電極112は、スルーホール119dを介して第4メタルに電気的に接続され、更に第4メタル114はスルーホール119eを介して反射電極PEに電気的に接続されているため、容量C1は反射電極PEに電気的に接続されている。図示しない光源からの光は、共通電極CE及び液晶LCMを透過して反射電極PE第5メタル116に入射して反射され、元の入射経路を逆進して共通電極CEを通して出射される。本実施の形態によれば、図4に示すように、5層配線である第5メタル116を反射電極PEに割り当てることにより、SM121とDM122、反射電極PEを高さ方向に有効に配置することが可能になり、画素小型化が実現できる。これにより、例えば3μm以下のピッチの画素を電源電圧33Vのトランジスタで構成できる。この3μmピッチの画素では対角の長さ055インチの横方向4000画素、縦方向2000画素の液晶表示パネルを実現できる。次に、本実施の形態の画素12Aを用いた図1の液晶表示装置10の動作について、図5のタイミングチャートを併せ参照して説明する。前述したように、図1の液晶表示装置10において、垂直シフトレジスタ14からの行走査信号により行走査線g1から行走査線gmに向って、行走査線が1本ずつ順次1H単位で選択されていくため、画像表示部11を構成する複数の画素1212Aは、選択された行走査線に共通に接続された1行のn個の画素単位でデータの書き込みが行われる。そして、画像表示部11を構成する複数の画素1212Aの全てに書き込みが終わった後、トリガパルスに基づいて全画素一斉に読み出しが行われる。図5Aは、水平ドライバ16から列データ線dd1~dnに出力される1ビットのサブフレームデータの一画素の書き込み期間及び読み出し期間を模式的に示す。左下がりの斜線が書き込み期間を示す。なお、図5A中、B0b、B1b、B2bはビットBO、B1、B2のデータの反転データであることを示す。また、図5Bは、タイミングジェネレータ13から正転トリガパルス用トリガ線trigに出力されるトリガパルスを示す。このトリガパルスは1サブフレーム毎に出力される。なお、反転トリガパルス用トリガ線trigbに出力される反転トリガパルスは正転トリガパルスと常に逆論理値であるのでその図示は省略してある。まず、画素12Aは行走査信号により選択されると、スイッチSW11がオンとされ、その時列データ線dに出力される図5AのビットB0の正転サブフレームデータがスイッチSW11によりサンプリングされて画素12AのSM121に書き込まれる。以下、同様にして、画像表示部11を構成する全ての画素12AのSM121にビットB0のサブフレームデータの書き込みが行われ、その書き込み動作が終了した後の図5に示す時刻T1で、図5Bに示すようにHレベルの正転トリガパルスが画像表示部11を構成する全ての画素12Aに同時に供給される。これにより、全ての画素12AのスイッチSW12がオンとされるため、SM121に記憶されているビットB0の正転サブフレームデータがスイッチSW12を通してDM122を構成する容量C1に一斉に転送されて保持されると共に、反射電極PEに印加される。この容量C1によるビットB0の正転サブフレームデータの保持期間は、時刻T1から図5Bに示すように次のHレベルの正転トリガパルスが入力される時刻T2までの1サブフレーム期間である。図5Cは、反射電極PEに印加されるサブフレームデータのビットを模式的に示す。ここで、サブフレームデータのビット値が1、すなわちHレベルのときには反射電極PEには電源電圧VDDここでは33Vが印加され、ビット値が0、すなわちLレベルのときには反射電極PEには0Vが印加される。一方、液晶表示素子LCの共通電極CEには、GND、VDDに制限されることなく、自由な電圧が共通電極電圧Vcomとして印加できるようになっており、Hレベルの正転トリガパルスが入力される時と同時タイミングで規定の電圧に切り替わるようにされている。ここでは、共通電極電圧Vcomは、正転サブフレームデータが反射電極PEに印加されるサブフレーム期間は、図5Dに示すように0Vよりも液晶の閾値電圧Vttだけ低い電圧に設定される。液晶表示素子LCは、反射電極PEの印加電圧と共通電極電圧Vcomとの差電圧の絶対値である液晶LCMの印加電圧に応じた階調表示を行う。従って、ビットB0の正転サブフレームデータが反射電極PEに印加される時刻T1~T2の1サブフレーム期間では、液晶LCMの印加電圧は、図5Eに示すように、サブフレームデータのビット値が1のときは33VVtt=33V--Vttとなり、サブフレームデータのビット値が0のときはVtt=0V--Vttとなる。図6は、液晶の印加電圧RMS電圧と液晶のグレースケール値との関係を示す。図6に示すように、グレースケール値曲線は黒のグレースケール値が液晶の閾値電圧VttのRMS電圧に対応し、白のグレースケール値が液晶の飽和電圧Vsat=33VVttのRMS電圧に対応するようにシフトされる。グレースケール値を液晶応答曲線の有効部分に一致させることが可能である。従って、液晶表示素子LCは上記のように液晶LCMの印加電圧が33VVttのときは白を表示し、Vttのときは黒を表示する。続いて、上記のビットB0の正転サブフレームデータを表示しているサブフレーム期間内において、図5AにB0bで示すようにビットB0の反転サブフレームデータの画素12AのSM121への書き込みが順番に開始される。そして、画像表示部11の全画素12AのSM121にビットB0の反転サブフレームデータが書き込まれ、その書き込み終了後の時刻T2で図5Bに示すようにHレベルの正転トリガパルスが画像表示部11を構成する全ての画素12Aに同時に供給される。これにより、全ての画素12AのスイッチSW12がオンとされるため、SM121に記憶されているビットB0の反転サブフレームデータがスイッチSW12を通してDM122を構成する容量C1に転送されて保持されると共に、反射電極PEに印加される。この容量C1によるビットB0の反転サブフレームデータの保持期間は、時刻T2から図5Bに示すように次のHレベルの正転トリガパルスが入力される時刻T3までの1サブフレーム期間である。ここで、ビットB0の反転サブフレームデータはビットB0の正転サブフレームデータと常に逆論理値の関係にあるため、ビットB0の正転サブフレームデータが1のときは0、ビットB0の正転サブフレームデータが0のときは1である。一方、共通電極電圧Vcomは、反転サブフレームデータが反射電極PEに印加されるサブフレーム期間は、図5Dに示すように33Vよりも液晶の閾値電圧Vttだけ高い電圧に設定される。従って、ビットB0の反転サブフレームデータが反射電極PEに印加される時刻T2~T3の1サブフレーム期間では、液晶LCMの印加電圧は、サブフレームデータのビット値が1のときは-Vtt=33V-33VVttとなり、サブフレームデータのビット値が0のときは-33V-Vtt=0V-33VVttとなる。従って、ビットB0の正転サブフレームデータのビット値が1であった時は続いて入力されるビットB0の反転サブフレームデータのビット値が0であるため、液晶LCMの印加電圧は、-33VVttとなり、液晶LCMに印加される電位の方向はビットB0の正転サブフレームデータの時とは逆となるが絶対値が同じであるため、画素12AはビットB0の正転サブフレームデータ表示時と同じ白を表示する。同様に、ビットB0の正転サブフレームデータのビット値が0であった時は続いて入力されるビットB0の反転サブフレームデータのビット値が1であるため、液晶LCMの印加電圧は、-Vttとなり、液晶LCMに印加される電位の方向はビットB0の正転サブフレームデータの時とは逆となるが絶対値が同じであるため、画素12Aは黒を表示する。従って、画素12Aは図5Eに示すように、時刻T1~時刻T3までの2サブフレーム期間は、ビットB0とビットB0の相補ビットB0bとで同じ階調を表示すると共に、液晶LCMの電位方向がサブフレーム毎に反転する交流駆動が行われるため、液晶LCMの焼き付きを防止することができる。続いて、上記の相補ビットB0bの反転サブフレームデータを表示しているサブフレーム期間内において、図5AにB1で示すようにビットB1の正転サブフレームデータの画素12AのSM121への書き込みが順番に開始される。そして、画像表示部11の全画素12AのSM121にビットB1の正転サブフレームデータが書き込まれ、その書き込み終了後の時刻T3で図5Bに示すようにHレベルの正転トリガパルスが画像表示部11を構成する全ての画素12Aに同時に供給される。これにより、全ての画素12AのスイッチSW12がオンとされるため、SM121に記憶されているビットB1の正転サブフレームデータがスイッチSW12を通してDM122を構成する容量C1に転送されて保持されると共に、反射電極PEに印加される。この容量C1によるビットB1の正転サブフレームデータの保持期間は、時刻T3から図5Bに示すように次のHレベルの正転トリガパルスが入力される時刻T4までの1サブフレーム期間である。一方、共通電極電圧Vcomは、正転サブフレームデータが反射電極PEに印加されるサブフレーム期間は、図5Dに示すように0Vよりも液晶の閾値電圧Vttだけ低い電圧に設定される。従って、ビットB1の正転サブフレームデータが反射電極PEに印加される時刻T3~T4の1サブフレーム期間では、液晶LCMの印加電圧は、図5Eに示すように、サブフレームデータのビット値が1のときは33VVtt=33V--Vttとなり、サブフレームデータのビット値が0のときはVtt=0V--Vttとなる。続いて、上記のビットB1の正転サブフレームデータを表示しているサブフレーム期間内において、図5AにB1bで示すようにビットB1の反転サブフレームデータの画素12AのSM121への書き込みが順番に開始される。そして、画像表示部11の全画素12AのSM121にビットB1の反転サブフレームデータが書き込まれ、その書き込み終了後の時刻T4で図5Bに示すようにHレベルの正転トリガパルスが画像表示部11を構成する全ての画素12Aに同時に供給される。これにより、全ての画素12AのスイッチSW12がオンとされるため、SM121に記憶されているビットB1の反転サブフレームデータがスイッチSW12を通してDM122を構成する容量C1に転送されて保持されると共に、反射電極PEに印加される。この容量C1によるビットB0の反転サブフレームデータの保持期間は、時刻T4から図5Bに示すように次のHレベルの正転トリガパルスが入力される時刻T5までの1サブフレーム期間である。ここで、ビットB1の反転サブフレームデータはビットB1の正転サブフレームデータと常に逆論理値の関係にある。一方、共通電極電圧Vcomは、反転サブフレームデータが反射電極PEに印加されるサブフレーム期間は、図5Dに示すように33Vよりも液晶の閾値電圧Vttだけ高い電圧に設定される。従って、ビットB1の反転サブフレームデータが反射電極PEに印加される時刻T4~T5の1サブフレーム期間では、液晶LCMの印加電圧は、サブフレームデータのビット値が1のときは-Vtt=33V-33VVttとなり、サブフレームデータのビット値が0のときは-33V-Vtt=0V-33VVttとなる。これにより、画素12Aは図5Eに示すように、時刻T3~時刻T5までの2サブフレーム期間はビットB1とビットB1の相補ビットB1bとで同じ階調を表示すると共に、液晶LCMの電位方向がサブフレーム毎に反転する交流駆動が行われるため、液晶LCMの焼き付きを防止することができる。以下、上記と同様の動作が繰り返され、本実施の形態の画素12Aを有する液晶表示装置によれば、複数のサブフレームの組み合わせによって階調表示を行うことができる。なお、ビットB0と相補ビットB0bの各表示期間は同じ第1のサブフレーム期間であり、また、ビットB1と相補ビットB1bの各表示期間も同じ第2のサブフレーム期間であるが、第1のサブフレーム期間と第2のサブフレーム期間とは同一であるとは限らない。ここでは、一例として第2のサブフレーム期間は第1のサブフレーム期間の2倍に設定されている。また、図5Eに示すように、ビットB2と相補ビットB2bの各表示期間である第3のサブフレーム期間は、第2のサブフレーム期間の2倍に設定されている。他のサブフレーム期間についても同様であり、システムに従って各サブフレーム期間の長さが所定の長さに決められ、またサブフレーム数も任意の数に決定される。次に、本発明の要部の画素の他の実施の形態について説明する。第1の実施の形態の画素12Aは、列データ線dを介して供給されるサブフレームデータをサンプリングして記憶する第1の信号保持手段をSRAM201で構成するSM121とし、第1の信号保持手段から供給されるサブフレームデータを所定期間保持して反射電極に印加する第2の信号保持手段をDRAM202で構成するDM122とすることで、画素の小型化等を実現した。これに対し、以下説明する画素の第2及び第3の実施の形態は、第1及び第2の信号保持手段を前記特許文献1に記載の画素と同様に、いずれもSRAMとしたものである。ただし、本発明の要部の画素の第2及び第3の実施の形態では、SRAMを所定の構成とすることで特許文献1記載の画素に比べて動作の安定化を実現している。図7は、本発明になる液晶表示装置の要部である画素の第2の実施の形態の回路図を示す。同図中、図2と同一構成部分には同一符号を付し、その説明を省略する。図7において、第2の実施の形態の画素12Bは、図1中のレベルシフタ/画素ドライバ163に一端が接続されて列方向Y方向に延在する正転データ用列データ線djと反転データ用列データ線dbjとを一組とする、全部でn組の列データ線のうちの、任意の一組の正転データ用列データ線d及び反転データ用列データ線dbと、垂直シフトレジスタ14に一端が接続されて行方向X方向に延在する任意の1本の行走査線gとの交差部に設けられた画素で、第1のスタティックランダムアクセスメモリSRAM211と、第2のスタティックランダムアクセスメモリSRAM212と、液晶表示素子LCとより構成されている。第1のSRAM211は、第1及び第2のスイッチング手段を構成するスイッチSW21a及びSW21bと、第1の信号保持手段SM123とより構成される。また、第2のSRAM212は、第3及び第4のスイッチング手段を構成するスイッチSW22a及びSW22bと、第2の信号保持手段SM124とより構成される。スイッチSW21aは、ゲートが行走査線gに接続され、ドレインが列データ線dに接続され、ソースがSM123の一方の入力端子に接続されているNMOSトランジスタにより構成されている。スイッチSW21bは、ゲートが行走査線gに接続され、ドレインが列データ線dbに接続され、ソースがSM123の他方の入力端子に接続されているNMOSトランジスタにより構成されている。SM123は、一方の出力端子が他方の入力端子に接続された2つのインバータINV21及びINV22からなる自己保持型メモリである。インバータINV21は、その入力端子がインバータINV22の出力端子とSW21aを構成するNMOSトランジスタのソースとスイッチSW22aとに接続されている。インバータINV22は、その入力端子がインバータINV21の出力端子とSW21bを構成するNMOSトランジスタのソースとスイッチSW22bとに接続されている。インバータINV21及びINV22は、いずれも図3に示すような公知のCMOSインバータの構成である。また、スイッチSW22aは、ゲートがトリガ線trigに接続され、ドレインがSM123とスイッチSW21aとの接続点に接続され、ソースがSM124の一方の入力端子に接続されているNMOSトランジスタにより構成されている。スイッチSW22bは、ゲートがトリガ線trigに接続され、ドレインがSM123とスイッチSW21bとの接続点に接続され、ソースがSM124の他方の入力端子に接続されているNMOSトランジスタにより構成されている。また、SM124は、一方の出力端子が他方の入力端子に接続された2つのインバータINV23及びINV24からなる自己保持型メモリである。インバータINV23は、その入力端子がインバータINV24の出力端子とSW22aを構成するNMOSトランジスタのソースと反射電極PEとに接続されている。インバータINV24は、その入力端子がインバータINV23の出力端子とSW22bを構成するNMOSトランジスタのソースとに接続されている。インバータINV23及びINV24は、インバータINV21及びINV22と同様にいずれも図3に示すような公知のCMOSインバータの構成である。本実施の形態の画素12Bは、図5のタイミングチャートと共に説明した動作と同様の動作を行う。画素12Bは行走査信号により選択されると、スイッチSW21a及びSW21bがオンとされる。スイッチSW21a及びSW21bには列データ線dと列データ線dbを介して互いに逆論理値の1ビットの正転サブフレームデータと1ビットの反転サブフレームデータとが供給されている。ここで、スイッチSW21a及びSW21bはNMOSトランジスタで構成されており、正転サブフレームデータ及び反転サブフレームデータがVDD側の電圧Hのときには、NMOSトランジスタの閾値電圧Vthにより入力されず、VDDからVth分低い電圧しか入力されない。しかも、この電圧では電流が殆ど流れなくなる。このため、スイッチSW21a又はSW21bによりサンプリングされたGND電位Lになる正転サブフレームデータ又は反転サブフレームデータが、SM123に書き込まれる。SM124へのデータ書き込みは、トリガ線trigを介して供給されるトリガパルスにより制御されるスイッチSW22a及びSW22bにより行われる。SM123とスイッチSW21aとの接続点から配線mを介してスイッチSW22aに供給されるデータと、SM123とスイッチSW21bとの接続点から配線mbを介してスイッチSW22bに供給されるデータとは、互いに逆論理値の関係にある。スイッチSW22a及びSW22bは、NMOSトランジスタで構成されており、VDD側の電圧HレベルはNMOSトランジスタのVthにより入力されず、VDDからVth分低い電圧しか入力さない。しかもこの電圧ではNMOSトランジスタのVth近辺で駆動することになるため、電流が殆ど流れなくなる。このため、GND電位Lレベルになる配線m又は配線mbのデータがSM124に書き込まれる。ここで、画像表示部11を構成する全ての画素12BのSM123にサブフレームデータが書き込まれた直後に、トリガ線trigを介してHレベルのトリガパルスが入力されたとき、SM124のデータをSM123の記憶データに書き換える必要がある。つまり、SM124に記憶されているデータでSM123のデータが書き換わってはならない。このため、SM124を構成するインバータの駆動力は、SM123を構成するインバータの駆動力よりも小さくする必要がある。つまり、SM123とSM124の記憶データが異なっていた場合、Hレベルのトリガパルスが入力された時にインバータINV21の出力データとインバータINV23の出力データとが衝突することになり、インバータINV21の出力データがインバータINV24のデータを確実に書き換えるように、インバータINV21の駆動力はインバータINV23の駆動力よりも大きくする必要がある。また、インバータINV22とインバータINV24との関係では、インバータINV22の出力データがインバータINV23のデータを確実に書き換えるように、インバータINV22の駆動力はインバータINV24の駆動力よりも大きくする必要がある。このことについて図8を用いて更に説明する。インバータINV21とインバータINV23の関係を簡単に説明すると、配線mbにおけるSM123の出力データがHレベルの場合、インバータINV21を構成するPMOSトランジスタPTr21がオンしている状態である。それに対し、SM124の配線mb側の出力データが既にLレベルであった場合、インバータINV23を構成するNMOSトランジスタNTr23がオンしている状態である。このときトリガパルス線trigのHレベルのトリガパルスによりスイッチSW22bを構成するNMOSトランジスタがオンし、インバータINV21とインバータINV23の出力同士が導通した場合、電流はインバータINV21のPMOSトランジスタPTr21とインバータINV23のNMOSトランジスタNTr23を通してVDDからGNDで流れる。このとき配線mbの電圧はPMOSトランジスタPTr21とNMOSトランジスタNTr23のオン抵抗の比によって決まる。逆に、配線mbにおけるSM123の出力データがLレベルで、SM124の配線mb側の出力データが既にHレベルであった場合、スイッチSW22bを構成するNMOSトランジスタがトリガパルス線trigのHレベルのトリガパルスによりオンし、インバータINV21とインバータINV23の出力同士が導通した場合、電流はインバータINV23のPMOSトランジスタPTr23とインバータINV21のNMOSトランジスタNTr21を通してVDDからGNDで流れる。このとき配線mbの電圧はPMOSトランジスタPTr23とNMOSトランジスタNTr21のオン抵抗の比によって決まる。また、配線mbには図示しないインバータINV24の入力ゲートが接続されており、インバータINV24は配線mbの電圧レベルの入力によって出力データがLレベルかHレベルに確定される。つまり、SM124の出力データは配線mbの電圧レベルによって決定されるため、SM123の出力データによってSM124のデータを書き換えるためには、インバータINV21、インバータINV22のトランジスタのオン抵抗がインバータINV23、インバータINV24のトランジスタのオン抵抗よりも低い必要がある。インバータINV21、インバータINV22のトランジスタのオン抵抗が低いことにより、SM123の出力データはSM124のデータレベルによらず、確実にSM124のデータを書き換えることができる。オン抵抗が低いトランジスタを使用するということは、駆動力が高いトランジスタを使用するということで実現でき、ゲート長を小さくしたり、ゲート幅を大きくしたりすることで実現できる。全画素12BのSM124にSM123に記憶されていた1ビットのデータが一斉に書き込まれると、トリガパルス線trigのトリガパルスがLレベルとなり、スイッチSW22a及びSW22bがそれぞれオフとなる。このため、SM124は書き込んだ1ビットのデータを保持し、任意の時間ここでは、1サブフレーム期間、反射電極PEの電位を上記保持データに応じた電位に固定することができる。SM124に書き込まれるデータは、図5Cに示した1サブフレーム毎に切り替わる正転データと反転データであり、一方、共通電極電位Vcomも図5Dに示したように、上記の書き込みと同期して1サブフレーム毎に所定電位に交互に切り替わるため、本実施の形態の画素12Bを用いた液晶表示装置によれば、第1の実施の形態の画素12Aを用いた液晶表示装置と同様に、サブフレーム毎に反転する交流駆動が行われるため、液晶LCMの焼き付きを防止した表示を行うことができる。更に、本実施の形態の画素12Bを用いた液晶表示装置によれば、SM123を構成するインバータINV21及びINV22と、SM124を構成するインバータINV23及びINV24の各駆動力と、スイッチSW21a、SW21b、SW22a及びSW22bを構成する各トランジスタの駆動力ををそれぞれ所定の関係に設定したため、安定でかつ正確な階調表示ができる。なお、スイッチSW21a、21b、22a及び22bはPMOSトランジスタにより構成してもよく、その場合は上記の説明とは逆極性として考えればよいため、詳細は割愛する。次に、本発明になる液晶表示装置の要部の画素の第3の実施の形態について説明する。図9は、本発明になる液晶表示装置の要部である画素の第3の実施の形態の回路図を示す。同図中、図7と同一構成部分には同一符号を付し、その説明を省略する。図9において、第3の実施の形態の画素12Cは、図1中のレベルシフタ/画素ドライバ163に一端が接続されて列方向Y方向に延在する列データ線d1~dnのうちの、任意の1本の列データ線dと、垂直シフトレジスタ14に一端が接続されて行方向X方向に延在する任意の1本の行走査線gとの交差部に設けられた画素で、第1のスタティックランダムアクセスメモリSRAM213と、第2のスタティックランダムアクセスメモリSRAM214と、液晶表示素子LCとより構成されている。第1のSRAM213は、第1のスイッチング手段を構成するスイッチSW31と、第1の信号保持手段SM125とより構成される。また、第2のSRAM214は、第2のスイッチング手段を構成するスイッチSW32と、第2の信号保持手段SM126とより構成される。本実施の形態の画素12Cは、前記画素12Bと同様にSRAM2段で構成しているが、SRAM213内のSM125,SRAM214内のSM126への書き込みはそれぞれ1スイッチSW31、SW32で行う点に特徴がある。スイッチSW31は、ゲートが行走査線gに接続され、ドレインが列データ線dに接続され、ソースがSM125の一方の入力端子に接続されているNMOSトランジスタにより構成されている。SM125は、一方の出力端子が他方の入力端子に接続された2つのインバータINV31及びINV32からなる自己保持型メモリである。インバータINV31は、その入力端子がインバータINV32の出力端子とSW31を構成するNMOSトランジスタのソースに接続されている。インバータINV32は、その入力端子がインバータINV31の出力端子とSW32を構成するNMOSトランジスタのドレインとに接続されている。インバータINV31及びINV32は、いずれも図3に示すような公知のCMOSインバータの構成である。また、スイッチSW32は、ゲートがトリガ線trigに接続され、ドレインがSM125の出力端子に接続され、ソースがSM126の入力端子に接続されているNMOSトランジスタにより構成されている。また、SM126は、一方の出力端子が他方の入力端子に接続された2つのインバータINV33及びINV34からなる自己保持型メモリである。インバータINV33は、その入力端子がインバータINV34の出力端子と反射電極PEとに接続されている。インバータINV34は、その入力端子がインバータINV33の出力端子とSW32を構成するNMOSトランジスタのソースとに接続されている。インバータINV33及びINV34は、インバータINV31及びINV32と同様にいずれも図3に示すような公知のCMOSインバータの構成である。本実施の形態の画素12Cは、図5のタイミングチャートと共に説明した動作と同様の動作を行う。画素12Cは行走査信号により選択されると、スイッチSW31がオンとされ、その時列データ線dに出力される正転サブフレームデータが、スイッチSW31によりサンプリングされて画素12CのSM125に書き込まれる。以下、同様にして、画像表示部11を構成する全ての画素12CのSM125に正転サブフレームデータの書き込みが行われ、その書き込み動作が終了した後にHレベルのトリガパルスが画像表示部11を構成する全ての画素12Cに同時に供給される。これにより、全ての画素12CのスイッチSW32がオンとされるため、SM125に記憶されている正転サブフレームデータがスイッチSW32を通してDRAM126に一斉に転送されて保持されると共に、反射電極PEに印加される。SM126の正転サブフレームデータの保持期間は、次のHのトリガパルスがトリガ線trigに入力されるまでの1サブフレーム期間である。続いて、画素表示部11内の各画素12Cは上記と同様にして行走査信号により行単位で選択されて、各画素毎に直前の正転サブフレームデータと逆論理値の反転サブフレームデータがSM125に書き込まれる。画像表示部11を構成する全ての画素12CのSM125への反転サブフレームデータの書き込みが終了すると、Hレベルのトリガパルスが画像表示部11を構成する全ての画素12Cに同時に供給される。これにより、全ての画素12CのスイッチSW32がオンとされるため、SM125に記憶されている反転サブフレームデータがスイッチSW32を通してDRAM126に一斉に転送されて保持されると共に、反射電極PEに印加される。SM126の反転サブフレームデータの保持期間は、次のHのトリガパルスがトリガ線trigに入力されるまでの1サブフレーム期間である。SM125へのデータ書き込みは、上記のように1個のスイッチSW31からの入力で行われる。この場合、スイッチSW31から見てSM125を構成している入力側のインバータINV31内のトランジスタは、スイッチSW31から見てSM125を構成している出力側のインバータINV32内のトランジスタに比較して、駆動力の大きいトランジスタを用いている。さらにスイッチSW31を構成しているNMOSトランジスタの駆動力は、インバータINV32を構成しているNMOSトランジスタの駆動力よりも大きいトランジスタで構成されている。これは、前述した画素12AのインバータINV121及びINV122とスイッチSW11との駆動力の関係と同様の理由によるので、その説明は省略する。また、SM126へのデータ書き込みは1個のスイッチSW32を通して行われる。この場合、スイッチSW32から見てSM126を構成している入力側のインバータINV33内のトランジスタは、駆動力が大きいトランジスタを用い、スイッチSW32から見てSM126を構成している出力側のインバータINV34内のトランジスタは、駆動力の小さいトランジスタを用いている。こうすることによって、トリガパルスがHレベルとなってスイッチSW32がオンした場合において、SM125とSM126の記憶データが異なる場合、インバータINV31の出力データとインバータINV34の出力データとが衝突することになるが、インバータINV31の駆動力はインバータINV34の駆動力よりも大きいため、SM125のデータがSM126のデータに書き換わることなく、SM126のデータがSM125のデータに書き換えることができる。更に、スイッチSW32を構成しているNMOSトランジスタの駆動力は、インバータINV34を構成しているNMOSトランジスタの駆動力よりも大きいトランジスタで構成されている。これは、SM126のデータを書き換える場合、特にSM126のスイッチSW32側の入力側電圧bがLレベルで、SM125のデータがHレベルの場合、インバータINV33が反転する閾値電圧よりも電圧bを高くする必要があるからである。すなわち、電圧bはインバータINV34を構成するNMOSトランジスタの電流とスイッチSW32の電流との比によって決まる。このとき、スイッチSW32はNMOSトランジスタであるため、VDD側の電圧はNMOSトランジスタの閾値Vthにより入力されず、Hレベルの電圧はVDDからVth分低い電圧になる。しかも、この電圧ではNMOSトランジスタのVth近辺で駆動することになるため、電流が殆ど流れなくなる。つまり、入力スイッチSW32を導通する電圧bが高くなるほど、スイッチSW32で流す電流は少なくなる。つまり、電圧bがSM126の入力側インバータINV33がHレベルに反転する閾値電圧以上に達するためには、スイッチSW32に流れる電流が、インバータINV34を構成するNMOSトランジスタを流れる電流より大きい必要がある。この駆動力の比を考慮して、スイッチSW32のトランジスタサイズと、インバータINV34を構成するNMOSトランジスタのトランジスタサイズを決める必要がある。全画素12CのSM126にSM125に記憶されていた1ビットのデータが一斉に書き込まれると、トリガパルス線trigのトリガパルスがLレベルとなり、スイッチSW23がオフとなる。このため、SM126は書き込んだ1ビットのデータを保持し、任意の時間ここでは、1サブフレーム期間、反射電極PEの電位を上記保持データに応じた電位に固定することができる。SM126に書き込まれるデータは、図5Cに示した1サブフレーム毎に切り替わる正転データと反転データであり、一方、共通電極電位Vcomも図5Dに示したように、上記の書き込みと同期して1サブフレーム毎に所定電位に交互に切り替わるため、本実施の形態の画素12Cを用いた液晶表示装置によれば、上記の各実施の形態の画素12A又は12Bを用いた液晶表示装置と同様に、サブフレーム毎に反転する交流駆動が行われるため、液晶LCMの焼き付きを防止した表示を行うことができる。更に、本実施の形態の画素12Cを用いた液晶表示装置によれば、SM125を構成するインバータINV31及びINV32と、SM126を構成するインバータINV33及びINV34の各駆動力と、スイッチSW31及びSW32を構成する各トランジスタの駆動力をそれぞれ所定の関係に設定したため、安定でかつ正確な階調表示ができる。なお、スイッチSW31及び32はPMOSトランジスタにより構成してもよく、その場合は上記の説明とは逆極性として考えればよいため、詳細は割愛する。なお、本発明は以上の実施の形態に限定されるものではなく、例えば画素電極は反射電極PEとして説明したが、透過電極であってもよい。"