"窒化物半導体である下地層と、前記下地層の上方に設けられる、窒化物半導体である第二電子走行層と、前記第二電子走行層の上方に設けられる、窒化物半導体である第一電子走行層と、前記第一電子走行層の上方に設けられる、窒化物半導体である電子供給層と、前記電子供給層、及び前記第一電子走行層内に設けられるゲート領域と、前記ゲート領域に設けられるゲート絶縁膜と、前記ゲート絶縁膜の上方に設けられるゲート電極と、を具備し、前記第二電子走行層の格子定数は、前記下地層の格子定数よりも大きい、窒化物半導体装置。請求項1に記載の窒化物半導体装置において、前記第二電子走行層の電子親和力は、前記下地層、前記第一電子走行層、及び前記電子供給層の電子親和力よりも大きい、窒化物半導体装置。請求項1乃至2のいずれか一項に記載の窒化物半導体装置において、前記第二電子走行層として、InxGa1-xN層但しxは、0≦x≦1を具備する、窒化物半導体装置。請求項1乃至3のいずれか一項に記載の窒化物半導体装置において、前記第二電子走行層、前記第一電子走行層、及び前記電子供給層の膜厚は、転移が増加する膜厚である臨界膜厚以下である、窒化物半導体装置。請求項1乃至4のいずれか一項に記載の窒化物半導体装置において、前記第一電子走行層の格子定数は、前記下地層の格子定数より大きい、窒化物半導体装置。請求項1乃至4のいずれか一項に記載の窒化物半導体装置において、前記第一電子走行層の格子定数は、前記下地層の格子定数と、歪を生じさせない観点で略同一の、窒化物半導体装置。請求項1乃至6のいずれか一項に記載の窒化物半導体装置において、前記電子供給層の格子定数は、前記下地層の格子定数より小さい、窒化物半導体装置。請求項1乃至6のいずれか一項に記載の窒化物半導体装置において、前記電子供給層の格子定数は、前記下地層の格子定数と、歪を生じさせない観点で略同一の、窒化物半導体装置。請求項1乃至8のいずれか一項に記載の窒化物半導体装置において、前記第一電子走行層の電子親和力は、前記下地層、及び前記電子供給層の電子親和力よりも大きい、窒化物半導体装置。請求項1乃至9のいずれか一項に記載の窒化物半導体装置において、前記第一電子走行層として、GaN層を具備する、窒化物半導体装置。請求項1乃至10のいずれか一項に記載の窒化物半導体装置において、前記下地層として、GaN、AlN、InN、及びそれらの混晶である、AlxGa1-xN層但しxは、0≦x≦1、若しくはInxAl1-xN層但しxは、0≦x≦1を具備する、窒化物半導体装置。請求項1乃至11のいずれか一項に記載の窒化物半導体装置において、前記ゲート領域の底面が、前記第二電子走行層と前記第一電子走行層の界面に設けられる、窒化物半導体装置。請求項1乃至11のいずれか一項に記載の窒化物半導体装置において、前記ゲート領域の底面が、前記第一電子走行層内に設けられる、窒化物半導体装置。請求項1乃至13のいずれか一項に記載の窒化物半導体装置において、前記電子供給層、前記第一電子走行層、及び前記第二電子走行層の少なくとも一つの層が、異なる材料、又は異なる組成比の材料の積層である、多層構造を有する、窒化物半導体装置。窒化物半導体装置の基板の上方に、窒化物半導体である下地層を設ける工程と、前記下地層の上方に、窒化物半導体である第二電子走行層を設ける工程と、前記第二電子走行層の上方に、窒化物半導体である第一電子走行層を設ける工程と、前記第一電子走行層の上方に、窒化物半導体である電子供給層を設ける工程と、前記窒化物半導体装置を印加電圧により制御するゲート領域を、前記第二電子走行層と前記第一電子走行層の界面までエッチングすることにより形成する工程と、を具備する、窒化物半導体装置の製造方法。窒化物半導体装置の基板の上方に、窒化物半導体である下地層を設ける工程と、前記下地層の上方に、窒化物半導体である第二電子走行層を設ける工程と、前記第二電子走行層の上方に、窒化物半導体である第一電子走行層を設ける工程と、前記第一電子走行層の上方に、窒化物半導体である電子供給層を設ける工程と、前記窒化物半導体装置を印加電圧により制御するゲート領域を、前記第一電子走行層内までエッチングすることにより形成する工程と、を具備する、窒化物半導体装置の製造方法。特開2010-109086号公報にて開示されている、窒化物半導体を用いたMIS型電界効果トランジスタ440を作製する場合、電子供給層403は、ゲート領域を除いた領域で形成されなければならない。この様な電子供給層を形成するためには二通りの方法が考えられる。ひとつの方法は、電子供給層403を、ゲート領域を除いた箇所のみに、選択的に成膜する方法である。この方法では、MIS型電界効果トランジスタ440の構造を正確に作製することが可能となるが、エピタキシャル成長を、電子走行層402までと電子供給層403以降の層の二度実行する必要がある。その結果、装置作製に要する時間が、通常のMIS型電界効果トランジスタ作製に比べより多く必要となり、量産を前提とした工程としては製造効率の点で疑問が残る。また、二度目の成長工程においては成長させない領域であるゲート領域をシリコン酸化膜などのマスク材料で保護する必要が有り、求められる結晶性や不純物濃度の達成が困難である。更に再成長界面では、欠陥の形成や不純物の取り込みが起こるため、電子供給層403/電子走行層402へテロ界面における二次元電子ガスの移動度が低下し、その結果オン抵抗が高くなる原因となる。またこの形成方法は、欠陥準位や不純物準位の応答による電流コラプスを代表とする半導体装置の動作を不安定にさせる原因となる問題を引き起こし、その結果製品の歩留まりを悪化させる可能性がある。もうひとつの方法は、全ての半導体層を一度に成膜し、その後リセスエッチングを実行する方法である。この方法は、最上層である電子供給層403までを連続でエピタキシャル成長できるため、良好な結晶性が達成できる。しかし本方法においては、有効なリセスストッパがないため、リセスエッチングの深さ方向の制御が困難である。結果として、図2に示すように、電子供給層403の下に形成した電子走行層402の一部を除去した構造になる可能性がある。ここで図2は、窒化物半導体を用いたMIS型電界効果トランジスタ450の断面図である。MIS型電界効果トランジスタ450では、リセスエッチングにより、リセス底面が、電子供給層403/電子走行層402界面よりも下にある。図2は、リセス底面の位置以外は図1と同様の材料、及び構成であるのでここでは説明を省略する。図2に示す様な構造となる場合、リセスエッチングを行ったゲート領域以外は、電子供給層403/電子走行層402ヘテロ界面を、二次元電子ガスをキャリアとした電流が流れる。一方、ゲート領域では電子走行層402内であるリセス底面を流れることになる。本構造の場合、ゲート領域とゲート領域以外とは、深さ方向において電子の流れる位置が異なっている。よってゲート領域とゲート領域以外の間の抵抗が高くなり、その結果、本構造を持つMIS型電界効果トランジスタ450のオン抵抗は高くなってしまう。以下に、発明を実施するための形態で使用される番号符号を用いて、課題を解決するための手段を説明する。これらの番号符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明に係る窒化物半導体装置100、200,300は、窒化物半導体である下地層13、25、37と、下地層13、25、37の上方に設けられる窒化物半導体である第二電子走行層14、26、38と、第二電子走行層14、26、38の上方に設けられる、窒化物半導体である第一電子走行層15、27、39と、第一電子走行層15、27、39の上方に設けられる、窒化物半導体である電子供給層16、28,29,40と、電子供給層16、28,29,40及び第一電子走行層15、27、39内に設けられるゲート領域101、201、301と、ゲート領域101、201、301に設けられるゲート絶縁膜18、31、42と、ゲート絶縁膜18、31、42の上方に設けられるゲート電極19、32とを備える。ここで、第二電子走行層14、26、38の格子定数は、下地層13、25、37の格子定数よりも大きい。また、本発明に係る窒化物半導体装置100、200,300は、窒化物半導体装置の基板10,22の上方に、窒化物半導体である下地層13、25、37を設ける工程と、下地層13、25、37の上方に、窒化物半導体である第二電子走行層14、26、38を設ける工程と、第二電子走行層14、26、38の上方に、窒化物半導体である第一電子走行層15、27、39を設ける工程と、第一電子走行層15、27、39の上方に、窒化物半導体である電子供給層16、28,29,40を設ける工程と、窒化物半導体装置100、200,300を印加電圧により制御するゲート領域101、201、301を、エッチングすることにより形成する工程を備える。本発明によれば、窒化物半導体装置である電界効果トランジスタの電気特性において、求められる良好な半導体膜の結晶性と、量産に耐えうる簡便な工程を有し、更にノーマリオフ特性を維持しながら、その半導体装置のオン抵抗を低減することが可能となる。以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。第一実施形態以下に、図面を参照して、本実施形態の窒化物半導体を用いた半導体装置100の構成について説明を行う。図3は、本実施形態の、窒化物半導体を用いた半導体装置100の構造を例示する断面図である。図3における半導体装置100はMIS型電界効果トランジスタである。図3を参照すると、半導体装置100は、基板10、核形成層11、バッファ層12、下地層13、第二電子走行層14、第一電子走行層15、電子供給層16、半導体表面保護膜17、ゲート絶縁膜18、ゲート電極19、ソース電極20、ドレイン電極21を備える。本実施形態では基板10としてシリコンを用いる。但し、用途に応じて、例えばGaN基板、AlN基板、サファイア基板、SiC基板など他の材料を用いることができる。本実施形態では、核形成層11としてAlNを用いる。但し、用途や用いる基板に応じて、他の材料や組成比、及び所望の膜厚を選択することができる。また、例えば基板にGaNを用いる場合など、必要がなければ核形成層の形成を省略することができる。本実施形態では、バッファ層12としてAlN/GaN超格子を用いる。但し、核形成層と同様に、用途や用いる基板に応じて、他の材料や組成比、及び所望の膜厚を選択、及びバッファ層の形成を省略することができる。本実施形態では、下地層13としてAl0.07Ga0.93Nを用いる。但し、用途に応じて、例えばGaN、AlN、InN、及びそれらの混晶など他の材料や組成比、及び所望の膜厚を選択することができる。更に、用途に応じて、所望の不純物を添加することも可能である。例えば、n型不純物として、シリコン、硫黄、セレンなどが挙げられ、またp型不純物として、ベリリウム、マグネシウムなどが挙げられる。また、本発明では、下地層の面内方向の格子定数が、下地層の上方に形成される半導体層に引き継がれるとする。すなわち、下地層より上方に、下地層よりも格子定数の大きい半導体層が形成される場合には、その下地層より上方に形成される半導体層には圧縮歪が加わる。本実施形態の下地層よりも格子定数の大きい材料としては、例えば、InxGa1-xN0≦x≦1、下地層よりもAl組成比の低いAlGaN、InAlNなどが挙げられる。一方で、下地層より上方に、下地層よりも格子定数の小さい半導体層が形成される場合には、その下地層より上方に形成される半導体層には引っ張り歪が生じる。本実施形態の下地層よりも格子定数の小さい材料としては、例えば、下地層よりもAl比の高いAlGaN、高Al組成比のInAlNなどが挙げられる。本実施形態では、第二電子走行層14としてIn0.1Ga0.9Nを用いる。但し、用途に応じて、例えばGaN、AlN、InN、及びそれらの混晶など、他の材料や所望の組成比を選択することができる。更に、用途に応じて、所望の不純物を添加することも可能である。例えば、n型不純物として、シリコン、硫黄、セレンなどが挙げられ、またp型不純物として、ベリリウム、マグネシウムなどが挙げられる。ただし、第二電子走行層14は電子が走行するため、多量の不純物を添加した場合クーロン散乱により移動度が低下するという問題がある。よって第二電子走行層14への不純物の添加は1×1017cm-3以下が好ましい。また、第二電子走行層14の格子定数は、下地層13よりも大きい。すなわち、第二電子走行層14には圧縮歪が加わっている。この圧縮歪を緩和させないためには、第二電子走行層14の膜厚は、転移が増加する臨界膜厚以下であることが望ましい。また、第二電子走行層14の電子親和力は、下地層13、及び第一電子走行層15の電子親和力よりも大きいことが望ましい。また、第二電子走行層14は、第二電子走行層14の上部に形成された半導体層のエッチングで使われるエッチャントに反応しない、若しくはエッチング速度が、エッチングで除去する上部材料のエッチング速度に比べて十分に遅いことが望ましい。また、第二電子走行層14を多層構造とすることも可能である。第二電子走行層14を多層構造とする場合は、少なくとも一層以上の材料の電子親和力が、下地層13、及び第一電子走行層15の電子親和力よりも大きいことが望ましい。更に、少なくとも一層以上の材料の格子定数は、下地層13の格子定数よりも大きいことが望ましい。本実施形態では、第一電子走行層15としてGaNを用いる。但し、用途に応じて、例えばAlN、InN、及びそれらの混晶など、他の材料や組成比を選択することができる。更に、用途に応じて、所望の不純物を添加することも可能である。例えば、n型不純物として、シリコン、硫黄、セレンなどが挙げられ、またp型不純物として、ベリリウム、マグネシウムなどが挙げられる。ただし、第一電子走行層15は電子が走行するため、多量の不純物を添加した場合クーロン散乱により移動度が低下するという問題がある。よって第一電子走行層15への不純物の添加は1×1017cm-3以下が好ましい。また、本実施形態の第一電子走行層15の格子定数は、下地層13の格子定数よりも大きいことが望ましい。すなわち、第一電子走行層15には圧縮歪が加わっている。この圧縮歪を緩和させないためには、第一電子走行層15の膜厚は転移が増加する臨界膜厚以下であることが望ましい。また、第一電子走行層15の電子親和力は、下地層13、及び電子供給層16の電子親和力よりも大きいことが望ましい。また、第一電子走行層15を多層構造とすることも可能である。第一電子走行層15を多層構造とする場合は、少なくとも一層以上の材料の格子定数は、下地層13の格子定数よりも大きいことが望ましい。更に、少なくとも一層以上の材料の電子親和力が、下地層13、及び電子供給層16の電子親和力よりも大きいことが望ましい。本実施形態では、電子供給層16としてAl0.22Ga0.78Nを用いる。但し、用途に応じて、例えばAlN、InN、及びそれらの混晶など、他の材料や組成比を選択することができる。また、Al組成比の異なるAlxGa1-xNとAlyGa1-yNの積層構造のような多層構造とすることもできる。更に、用途に応じて、所望の不純物を添加することも可能である。例えば、n型不純物として、シリコン、硫黄、セレンなどが挙げられ、またp型不純物として、ベリリウム、マグネシウムなどが挙げられる。また、電子供給層16の格子定数は、下地層13よりも小さいことが望ましい。すなわち、電子供給層16には引っ張り歪が加わっている。この引っ張り歪を緩和させないためには、電子供給層16の膜厚は転移が増加する臨界膜厚以下であることが望ましい。また、電子供給層16の電子親和力は、第二電子走行層14、及び第一電子走行層15の電子親和力よりも小さいことが望ましい。また、電子供給層16は多層構造とすることも可能である。電子供給層16を多層構造とする場合は、少なくとも一層以上の材料の電子親和力が、第二電子走行層14、及び第一電子走行層15の電子親和力よりも小さいことが望ましい。更に、少なくとも一層以上の材料の格子定数は、下地層13よりも小さいことが望ましい。本実施形態では、半導体保護膜17としてSiNを用いる。但し、用途や用いる基板に応じて、他の材料や組成比、及び所望の膜厚を選択することができる。また、用途に応じて複数の異なる材料を積層する多層構造とすることもできる。通常、半導体と接する半導体表面保護膜としては、半導体表面保護膜の禁制帯幅が、半導体表面保護膜と接する半導体の禁制帯幅よりも大きいこと、及び半導体表面保護膜の電子親和力が、半導体表面保護膜と接する半導体の電子親和力よりも小さいことが求められる。例えば、SiNの他に、SiO2、SiON、SiOC、Al2O3、HfO2、ZrO2、有機膜等多くの絶縁性の材料が候補として挙げられる。但し、アクティブ領域の半導体表面保護膜は、電流コラプスを抑制するために、半導体表面保護膜と接する半導体との界面に形成される界面準位密度を小さくできる材料が望ましい。本実施形態では、ゲート絶縁膜18としてAl2O3を用いる。但し、用途や用いる基板に応じて、他の材料や組成比、及び所望の膜厚を選択することができる。また、用途に応じて複数の異なる材料を積層する多層構造とすることもできる。通常、ゲート絶縁膜18としては、ゲート絶縁膜18の禁制帯幅が、ゲート絶縁膜18と接する半導体の禁制帯幅よりも大きいこと、及びゲート絶縁膜18の電子親和力が、ゲート絶縁膜18と接する半導体の電子親和力よりも小さいことが求められる。例えば、Al2O3の他に、SiO2、SiON、SiN、HfO2、ZrO2等多くの絶縁性の材料が候補として挙げられる。但し、ゲート電極に印加できる電圧、及び閾値電圧に影響を及ぼすため、絶縁性材料の絶縁耐圧、誘電率、及び膜厚を考慮して設計することが必要である。特に、本実施の形態のように、絶縁膜中に電界が形成される場合、閾値電圧がゲート絶縁膜厚に比例するため、設計により慎重な考慮が必要となる。本実施形態では、ゲート電極19としてTiNを用いる。但し、用途や用いる基板に応じて、他の材料や組成比、及び所望の膜厚を選択することができる。また、用途に応じて複数の異なる材料を積層する多層構造とすることもできる。但し、ゲート電極材料が、ゲート電極19と接する半導体保護膜17、及びゲート絶縁膜18と反応しない、若しくは反応し難いことが望ましい。例えば、TiNの他に、ホウ素やリン等を添加した多結晶シリコン、チタン、アルミニウム、ニッケル、及びそのシリコン化合物、窒素化合物などが、ゲート電極材料の候補として挙げられる。本実施形態では、ソース電極20、及びドレイン電極21として、アルミニウムを用いる。但し、ソース電極20、及びドレイン電極21は、ソース電極20、及びドレイン電極21と接する半導体層とオーム性接触であればよい。特に、ソース電極20、及びドレイン電極21と接する半導体層に対して、結晶成長時、若しくは成長後のイオン注入等により、n型への不純物添加が施されている場合は、多くの電極材料はオーム性接触となる。よってこの場合、幅広い材料の選択が可能となる。但し、ソース電極材料、及びドレイン電極材料が、ソース電極20、及びドレイン電極21と接する半導体保護膜等と反応しない、若しくは反応し難いことが望ましい。例えば、アルミニウムの他に、チタン、モリブデン、ニオブ、バナジウム等とその混合物、積層物、シリコン化合物、窒素化合物などが、ソース電極20、及びドレイン電極21の材料候補として挙げられる。次に、半導体装置100の製造方法について説明する。基板10上方に、核形成層11、バッファ層12、下地層13、第二電子走行層14、第一電子走行層15、電子供給層16を順次形成する。本実施形態では、これら核形成層11から電子供給層16までの積層は、有機金属気相成長法MOCVD:MetalOrganicChemicalVaporDepositionを用いて形成する。但し、必要に応じて、分子線エピタキシー法MBE:MolecularBeamEpitaxyなどを用いても形成できる。次に半導体表面保護膜17を電子供給層16上方に形成する。本実施形態では、半導体表面保護膜17は、プラズマCVDPECVD:Plasma-EnhancedChemicalVaporDepositionを用いて形成するが、必要に応じて形成方法を変更できる。次に、形成した積層構造において、半導体表面保護膜17、電子供給層16、及び第一電子走行層15が除去された領域を形成する。この領域はリセスエッチングにより形成する。本実施形態では、このリセスエッチングの方法にドライエッチングを用いるが、必要に応じてウェットエッチングを用いることも可能である。この部分的に除去された領域を、ゲート領域101とする。又、ゲート領域101の底面基板10側の下方に堆積されている層の、窒化物半導体を用いた半導体装置100がオンの状態のときに電子が流れる領域を、チャネル領域102とする。チャネル領域102の水平方向の長さは、ゲート領域の水平方向の長さと同一とする。また、第一電子走行層15は完全にエッチングされているので、リセス底面の深さ方向の位置は、第一電子走行層15と第二電子走行層14の界面となる。リセスエッチング工程を用いることにより、ゲート領域101を隔て、ソース部下方とドレイン部下方と、二箇所に窒化物半導体を有する構造が可能になる。従って、ソース部下方とドレイン部下方へ、各々部分的にエピタキシャル成長を行う必要がない。これにより工程が簡便になり、更に良好な結晶性と低い不純物濃度を持った薄膜形成が可能となる。また、第二電子走行層14は、リセスエッチングの際のエッチャントに対する反応速度が、その上に設けた第一電子走行層15と比較して十分に遅い。よって、第二電子走行層14は、リセスストッパとして機能し、従来技術の問題点を克服可能にしている。次に、ゲート領域101に、ゲート絶縁膜18を形成する。本実施形態では、ゲート絶縁膜18は、原子層堆積法ALD:AtomiclayerDepositionを用いて形成する。但し、必要に応じて、常圧CVD法や、交互吸着法LLD:layer-by-layerdeposition、MOCVDやMBE、プラズマCVD、触媒CVD法や熱酸化など、多様な方法にて形成が可能である。次に、ゲート絶縁膜18上にゲート電極19を形成する。本実施形態では、ゲート電極19は、スパッタ法を用いて形成するが、必要に応じてCVD法や真空蒸着などによっても形成できる。次に、ゲート領域を挟んで左右相対する位置に、ソース電極20、及びドレイン電極21を電子供給層16上にそれぞれ形成する。本実施形態では、ソース電極20、及びドレイン電極21は、真空蒸着法を用いて形成するが、必要に応じてスパッタ法などによっても形成できる。その後、半導体表面保護膜17を再度形成する。次に、半導体装置100の動作について説明する。第二電子走行層14と第一電子走行層15の界面付近には、両材料のバンドギャップ、電子親和力、及び格子定数に差異があることから、ピエゾ効果及び自発分極効果による二次元電子ガスが生じる。同様の理由で第一電子走行層15と電子供給層16の界面付近にも二次元電子ガスが生じる。一方で、ゲート領域101では、電子供給層16が完全に除去されており、ゲート絶縁膜18の下方の、チャネル領域102に二次元電子ガスは生じない。よって、ゲート電極19に電圧を印加して自由キャリアを誘起しない限り、チャネル領域102において自由キャリアは実効的には存在しない。その結果として半導体装置100においては、ノーマリオフ特性が実現可能となる。ゲート領域101以外の領域では、前述のように、第二電子走行層14/第一電子走行層15界面、及び第一電子走行層15/電子供給層16界面の両界面付近で二次元電子ガスが生じる。更に、第二電子走行層14と第一電子走行層15とには共通の量子準位が形成されるため、第一電子走行層15から第二電子走行層14への電子の移動には抵抗が加わることはない。一方で、ゲート電極19に、電子を誘起するのに十分な電圧以下、閾値電圧と呼ぶが印加された場合には、ゲート領域101の下方のキャリア伝導は、ゲート絶縁膜18と第二電子走行層14の界面附近であるチャネル領域102で生じる。ゲート領域101とゲート領域101以外の領域で、深さ方向基板10へ向かう方向における電子伝導の位置が異なると、前述の通りオン抵抗が増大する。オン抵抗の低減を実現するためには、深さ方向において、ゲート領域101以外の領域の電子伝導の深さが、チャネル領域102の電子伝導の深さに近づくことが望ましい。前述のように、本発明では、下地層の面内方向の格子定数が、下地層の上方に形成される半導体層に引き継がれるとする。すなわち、下地層より上方に、下地層よりも格子定数の大きい半導体層が形成される場合には、その下地層より上方に形成される半導体層には圧縮歪が加わる。一方で、下地層より上方に、下地層よりも格子定数の小さい半導体層が形成される場合には、その下地層より上方に形成される半導体層には引っ張り歪が生じる。第二電子走行層14には圧縮ひずみが加わっており、ピエゾ効果により、第二電子走行層14の基板10側に負電荷が、第一電子走行層15側に正電荷が誘起される。その結果、第二電子走行層14の基板10側の電子親和力が小さく、第一電子走行層15側の電子親和力が大きくなるように、伝導帯に傾斜が、言い換えれば電界が生じる。ゲート絶縁膜18も、誘電率の第二電子走行層14との差異により傾斜角度電界強度は異なるものの、概ね傾斜は維持されることから、閾値電圧、言い換えれば半導体装置100のオン電圧を正側に高くすることができる効果がある。なお、本実施の形態では、電界効果トランジスタの基本部分のみに言及しているが、実際の半導体装置では、本実施の形態で記した製造工程の後に、保護膜形成や配線工程などを経て完成と成る。本発明に付随する、これら保護膜形成や配線工程などは、目的、及び用途に応じて所望の構造、及び構成をすることが可能である。以上から、第一電子走行層15の下方に適切な第二電子走行層14を設けることで、第二電子走行層14がリセスストッパとして機能し、リセスエッチングにおけるゲート領域101の形成とエッチング深さの制御を容易にすることがわかる。また、本実施の形態でも、従来技術と同様にノーマリオフ特性は保たれる。第二実施形態以下に、図面を参照して、本実施形態の窒化物半導体を用いた半導体装置200の構成について説明を行う。図4を参照すると、半導体装置200は、基板22、バッファ層24、下地層25、第二電子走行層26、第一電子走行層27、第二電子供給層28、第一電子供給層29、半導体表面保護膜30、ゲート絶縁膜31、ゲート電極32、ソース電極33、ドレイン電極34を備える。本実施形態では基板22としてSiCを用いる。但し、用途に応じて他の材料を用いることができる。本実施形態では、バッファ層24としてAl0.2Ga0.8Nを用いる。但し、用途や用いる基板に応じて、他の材料や組成比、及び所望の膜厚を選択、及びバッファ層の形成を省略することができる。本実施形態では、下地層25としてAl0.05Ga0.95Nを用いる。但し、用途に応じて、例えばGaN、AlN、InN、及びそれらの混晶など他の材料や組成比、及び所望の膜厚を選択することができる。更に、用途に応じて、所望の不純物を添加することも可能である。また、前述のように本発明では、下地層の面内方向の格子定数が、下地層の上方に形成される半導体層に引き継がれるとする。すなわち、下地層より上方に、下地層よりも格子定数の大きい半導体層が形成される場合には、その下地層より上方に形成される半導体層には圧縮歪が加わる。一方で、下地層より上方に、下地層よりも格子定数の小さい半導体層が形成される場合には、その下地層より上方に形成される半導体層には引っ張り歪が生じる。本実施形態では、第二電子走行層26としてIn0.08Ga0.92Nを用いる。但し、用途に応じて、例えばGaN、AlN、InN、及びそれらの混晶など、他の材料や所望の組成比を選択することができる。更に、用途に応じて、所望の不純物を添加することも可能である。ただし、第二電子走行層26は電子が走行するため、多量の不純物を添加した場合クーロン散乱により移動度が低下するという問題がある。よって第二電子走行層26への不純物の添加は1×1017cm-3以下が好ましい。また、第二電子走行層26の格子定数は、下地層25よりも大きい。すなわち、第二電子走行層26には圧縮歪が加わっている。この圧縮歪を緩和させないためには、第二電子走行層26の膜厚は、転移が増加する臨界膜厚以下であることが望ましい。また、第二電子走行層26の電子親和力は、下地層25、及び第一電子走行層27の電子親和力よりも大きいことが望ましい。また、第二電子走行層26を多層構造とすることも可能である。第二電子走行層27を多層構造とする場合は、少なくとも一層以上の材料の電子親和力が、下地層25、及び第一電子走行層27の電子親和力よりも大きいことが望ましい。更に、少なくとも一層以上の材料の格子定数は、下地層25の格子定数よりも大きいことが望ましい。本実施形態では、第一電子走行層27としてGaNを用いる。但し、用途に応じて、例えばAlN、InN、及びそれらの混晶など、他の材料や組成比を選択することができる。更に、用途に応じて、所望の不純物を添加することも可能である。ただし、第一電子走行層27は電子が走行するため、多量の不純物を添加した場合クーロン散乱により移動度が低下するという問題がある。よって第一電子走行層27への不純物の添加は1×1017cm-3以下が好ましい。また、本実施形態の第一電子走行層27の格子定数は、下地層25の格子定数よりも大きいことが望ましい。すなわち、第一電子走行層27には圧縮歪が加わっている。この圧縮歪を緩和させないためには、第一電子走行層27の膜厚は転移が増加する臨界膜厚以下であることが望ましい。また、第一電子走行層27の電子親和力は、下地層25、及び第二電子供給層28の電子親和力よりも大きいことが望ましい。また、第一電子走行層27を多層構造とすることも可能である。第一電子走行層27を多層構造とする場合は、少なくとも一層以上の材料の格子定数は、下地層25の格子定数よりも大きいことが望ましい。更に、少なくとも一層以上の材料の電子親和力が、下地層25、及び第二電子供給層28の電子親和力よりも大きいことが望ましい。本実施形態では、第二電子供給層28としてAl0.2Ga0.8Nを用いる。但し、用途に応じて、例えばAlN、InN、及びそれらの混晶など、他の材料や組成比を選択することができる。更に、用途に応じて、所望の不純物を添加することも可能である。また、第二電子供給層28の格子定数は、下地層25よりも小さいことが望ましい。すなわち、第二電子供給層28には引っ張り歪が加わっている。この引っ張り歪を緩和させないためには、第二電子供給層28の膜厚は転移が増加する臨界膜厚以下であることが望ましい。また、第二電子供給層28の電子親和力は、第二電子走行層26、及び第一電子走行層27の電子親和力よりも小さいことが望ましい。本実施形態では、第一電子供給層29としてAl0.25Ga0.75Nを用いる。但し、用途に応じて、例えばAlN、InN、及びそれらの混晶など、他の材料や組成比を選択することができる。更に、用途に応じて、所望の不純物を添加することも可能である。また、第一電子供給層29の格子定数は、下地層25、及び第二電子供給層28よりも小さいことが望ましい。すなわち、第一電子供給層29には引っ張り歪が加わっている。この引っ張り歪を緩和させないためには、第一電子供給層29の膜厚は転移が増加する臨界膜厚以下であることが望ましい。また、第一電子供給層29の電子親和力は、第二電子走行層26、及び第一電子走行層27の電子親和力よりも小さいことが望ましい。本実施形態では、半導体保護膜30としてSiONを用いる。但し、用途や用いる基板に応じて、他の材料や組成比、及び所望の膜厚を選択することができる。また、用途に応じて複数の異なる材料を積層する多層構造とすることもできる。通常、半導体と接する半導体表面保護膜としては、半導体表面保護膜の禁制帯幅が、半導体表面保護膜と接する半導体の禁制帯幅よりも大きいこと、及び半導体表面保護膜の電子親和力が、半導体表面保護膜と接する半導体の電子親和力よりも小さいことが求められる。但し、アクティブ領域の半導体表面保護膜は、電流コラプスを抑制するために、半導体表面保護膜と接する半導体との界面に形成される界面準位密度を小さくできる材料が望ましい。本実施形態では、ゲート絶縁膜31としてZrO2を用いる。但し、用途や用いる基板に応じて、他の材料や組成比、及び所望の膜厚を選択することができる。また、用途に応じて複数の異なる材料を積層する多層構造とすることもできる。通常、ゲート絶縁膜31としては、ゲート絶縁膜31の禁制帯幅が、ゲート絶縁膜31と接する半導体の禁制帯幅よりも大きいこと、及びゲート絶縁膜31の電子親和力が、ゲート絶縁膜31と接する半導体の電子親和力よりも小さいことが求められる。但し、ゲート電極に印加できる電圧、及び閾値電圧に影響を及ぼすため、絶縁性材料の絶縁耐圧、誘電率、及び膜厚を考慮して設計することが必要である。特に、本実施の形態のように、絶縁膜中に電界が形成される場合、閾値電圧がゲート絶縁膜厚に比例するため、設計により慎重な考慮が必要となる。本実施形態では、ゲート電極32としてp型多結晶シリコンを用いる。但し、用途や用いる基板に応じて、他の材料や組成比、及び所望の膜厚を選択することができる。また、用途に応じて複数の異なる材料を積層する多層構造とすることもできる。但し、ゲート電極材料が、ゲート電極32と接する半導体保護膜30、及びゲート絶縁膜31と反応しない、若しくは反応し難いことが望ましい。本実施形態では、ソース電極33、及びドレイン電極34として、Al3Tiを用いる。但し、ソース電極33、及びドレイン電極34は、ソース電極33、及びドレイン電極34と接する半導体層とオーム性接触であればよい。特に、ソース電極33、及びドレイン電極34と接する半導体層に対して、結晶成長時、若しくは成長後のイオン注入等により、n型への不純物添加が施されている場合は、多くの電極材料はオーム性接触となる。よってこの場合、幅広い材料の選択が可能となる。但し、ソース電極材料、及びドレイン電極材料が、ソース電極33、及びドレイン電極34と接する半導体保護膜等と反応しない、若しくは反応し難いことが望ましい。なお、本実施形態では、基板にSiCを用いているが、この場合は、第一実施形態で設けたような核形成層を設けなくとも良好な結晶が成膜可能なため、本実施形態では核形成層を形成していない。次に、半導体装置200の製造方法について説明する。基板22上方に、バッファ層24、下地層25、第二電子走行層26、第一電子走行層27、第二電子供給層28、第一電子供給層29、を順次形成する。本実施形態では、これらバッファ層24から第一電子供給層29までの積層は、有機金属気相成長法MOCVD:MetalOrganicChemicalVaporDepositionを用いて形成する。但し、必要に応じて、分子線エピタキシー法MBE:MolecularBeamEpitaxyなどを用いても形成できる。次に半導体表面保護膜30を第一電子供給層29上方に形成する。本実施形態では、半導体表面保護膜30は、プラズマCVDPECVD:Plasma-EnhancedChemicalVaporDepositionを用いて形成するが、必要に応じて形成方法を変更できる。次に、形成した積層構造において、半導体表面保護膜30、第一電子供給層29、第二電子供給層28、及び第一電子走行層27の一部が除去された領域を形成する。この領域はリセスエッチングにより形成する。本実施形態では、このリセスエッチングの方法にドライエッチングを用いるが、必要に応じてウェットエッチングを用いることも可能である。この部分的に除去された領域を、ゲート領域201とする。又、ゲート領域201の底面基板22側の下方に堆積されている層の、窒化物半導体を用いた半導体装置200がオンの状態のときに電子が流れる領域を、チャネル領域202とする。チャネル領域202の水平方向の長さは、ゲート領域の水平方向の長さと同一とする。また、第一電子走行層27は一部のみエッチングされているので、リセス底面の深さ方向の位置は、第一電子走行層27内となる。リセスエッチング工程を用いる利点については、第一実施形態と同様であるので、ここでは省略する。次に、ゲート領域201内に、ゲート絶縁膜31を形成する。本実施形態では、ゲート絶縁膜31は、原子層堆積法ALD:AtomiclayerDepositionを用いて形成する。但し、必要に応じて、常圧CVD法や、交互吸着法LLD:layer-by-layerdeposition、MOCVDやMBE、プラズマCVD、触媒CVD法や熱酸化など、多様な方法にて形成が可能である。次に、ゲート絶縁膜31上にゲート電極32を順次形成する。本実施形態では、ゲート電極32は、CVDで成膜後にホウ素をイオン注入し、最後に活性化アニールを施すことにより形成するが、必要に応じて他の形成方法によっても形成できる。次に、ゲート領域を挟んで左右相対する位置に、ソース電極33、及びドレイン電極34を第一電子供給層29上にそれぞれ形成する。本実施形態では、ソース電極33、及びドレイン電極34は、電子銃を用いて真空蒸着し、その後の熱処理で合金化することによって形成するが、必要に応じてスパッタや、CVDなどによっても形成できる。その後、半導体表面保護膜30を再度形成する。次に、半導体装置200の動作について説明する。前述のように、オン抵抗の低減を実現するためには、深さ方向において、ゲート領域201以外の領域の電子伝導の深さが、チャネル領域202の電子伝導の深さに近づくことが望ましい。図5は、電子供給層からの深さ方向に対する、伝導帯の底Ecを示すバンド図と、電子密度を示すグラフである。ここで、深さ方向とは基板方向を指す。左縦軸は、電子のポテンシャルエネルギEc、右縦軸は電子密度を示す。また、バンド図を示す電子のポテンシャルエネルギEcは、電子供給層のフェルミ準位を基準としている。図5Aは、図2で示した、従来の技術である、電子走行層402が単層であり且つリセス底面が電子走行層402内に有る場合の、伝導帯の底Ecを示すバンド図と、二次元電子ガスの電子密度を示すグラフである。また、本グラフの下には、図2の半導体装置の断面図の一部を横にしたものを示し、グラフの深さ方向と断面図の深さ方向を対応させている。ここで、Δdaは、チャネル領域での電子密度のピーク8と、ゲート領域以外での二次元電子ガスの電子密度のピークとの、深さ方向の差異を示す。図5Bは、本実施形態に係る、電子走行層を二層とし、且つリセス底面が第一電子走行層内に有る場合の、伝導帯の底Ecを示すバンド図と二次元電子ガスの電子密度を示すグラフである。また、本グラフの下には、本実施形態の半導体装置の断面図図4の一部を横にしたものを示し、グラフの深さ方向と断面図の深さ方向を対応させている。ここで、Δdbは、チャネル領域202での電子密度のピーク46と、ゲート領域201以外での二次元電子ガスの電子密度のピークとの、深さ方向の差異を示す。図5Cは、図5Aと図5Bで示した伝導帯の底を示すバンド図と、二次元電子ガスの電子密度を重ねて示すグラフである。図5Cから、二次元電子ガスの電子密度が本発明の形態によって基板側へシフトしていることが確認できる。また、図5A、及び図5Bより、ΔdbはΔdaよりも小さいことがわかる。従って、本発明の形態により、チャネル領域とゲート領域以外の電子分布の深さ方向の距離を短くでき、結果として、半導体装置200のオン抵抗を小さくすることが可能となることがわかる。更に、本実施形態によると、チャネル領域202を走行する電子が、ゲート絶縁膜31/第一電子走行層27界面、及び第二電子走行層26に蓄積される。その結果として、ゲート絶縁膜31/第一電子走行層27界面を走行する電子は、平均として、ゲート絶縁膜31/第一電子走行層27界面から遠ざかるため、ゲート絶縁膜31/第一電子走行層27界面に存在する界面準位による移動度の低下を抑制できる。但し、本実施形態の様に、第一電子走行層27の一部を除去する際は、通常塩素を含むガスを用いたドライエッチングが採用されるが、エッチングの深さ制御はエッチング時間のみで行う必要があり、適切な調整と厳密な精度が要求される。以上から、リセス底面が第一電子走行層27内に位置するとき、電子走行層を多層構造とすることで、従来技術に比べ、チャネル部の電子密度分布と二次元電子ガスによる電子密度分布を、深さ方向に対して近接化できることがわかる。その結果として、窒化物半導体を用いた半導体装置200のオン抵抗を低減できる。また、チャネル領域202内の電子密度分布の平均をゲート絶縁膜から基板側へ移動することが可能となることがわかる。この結果、ゲート絶縁膜31の界面に存在する界面準位による移動度の低下を抑制できる。また、本実施の形態でも、従来技術と同様にノーマリオフ特性は保たれる。第三実施形態以下に、図面を参照して、本実施形態の窒化物半導体を用いた半導体装置300の構成について説明を行う。図6は、本実施形態の窒化物半導体を用いた半導体装置300の構造を例示する断面図である。図6における半導体装置300はMIS型電界効果トランジスタである。図6を参照すると、半導体装置300は、基板10、核形成層11、バッファ層36、下地層37、第二電子走行層38、第一電子走行層39、電子供給層40、ゲート絶縁膜18、ゲート電極32、ソース電極43、ドレイン電極44を備える。本実施形態では、バッファ層36としてAl0.3Ga0.7Nを用いる。但し、用途や用いる基板に応じて、他の材料や組成比、及び所望の膜厚を選択、及びバッファ層の形成を省略することができる。本実施形態では、下地層37としてAl0.13Ga0.87を用いる。但し、用途に応じて、例えばGaN、AlN、InN、及びそれらの混晶など他の材料や組成比、及び所望の膜厚を選択することができる。更に、用途に応じて、所望の不純物を添加することも可能である。また、前述のように本発明では、下地層の面内方向の格子定数が、下地層の上方に形成される半導体層に引き継がれるとする。すなわち、下地層より上方に、下地層よりも格子定数の大きい半導体層が形成される場合には、その下地層より上方に形成される半導体層には圧縮歪が加わる。一方で、下地層より上方に、下地層よりも格子定数の小さい半導体層が形成される場合には、その下地層より上方に形成される半導体層には引っ張り歪が生じる。本実施形態では、第二電子走行層38としてIn0.05Ga0.95Nを用いる。但し、用途に応じて、例えばGaN、AlN、InN、及びそれらの混晶など、他の材料や所望の組成比を選択することができる。更に、用途に応じて、所望の不純物を添加することも可能である。ただし、第二電子走行層38は電子が走行するため、多量の不純物を添加した場合クーロン散乱により移動度が低下するという問題がある。よって第二電子走行層26への不純物の添加は1×1017cm-3以下が好ましい。また、第二電子走行層38の格子定数は、下地層37よりも大きい。すなわち、第二電子走行層38には圧縮歪が加わっている。この圧縮歪を緩和させないためには、第二電子走行層38の膜厚は、転移が増加する臨界膜厚以下であることが望ましい。また、第二電子走行層38の電子親和力は、下地層37、及び第一電子走行層39の電子親和力よりも大きいことが望ましい。また、第二電子走行層38を多層構造とすることも可能である。第二電子走行層38を多層構造とする場合は、少なくとも一層以上の材料の電子親和力が、下地層37、及び第一電子走行層39の電子親和力よりも大きいことが望ましい。更に、少なくとも一層以上の材料の格子定数は、下地層37の格子定数よりも大きいことが望ましい。本実施形態では、第一電子走行層39としてGaNを用いる。但し、用途に応じて、例えばAlN、InN、及びそれらの混晶など、他の材料や組成比を選択することができる。更に、用途に応じて、所望の不純物を添加することも可能である。ただし、第一電子走行層39は電子が走行するため、多量の不純物を添加した場合クーロン散乱により移動度が低下するという問題がある。よって第一電子走行層39への不純物の添加は1×1017cm-3以下が好ましい。また、本実施形態の第一電子走行層39の格子定数は、下地層37の格子定数と同一、若しくは歪が生じない程度に近似であることが望ましい。すなわち、第一電子走行層39には歪が加わっていないため、第一電子走行層39においては、転移が増加する臨界膜厚を考慮する必要がない。また、第一電子走行層39の電子親和力は、下地層37、及び電子供給層40の電子親和力よりも大きいことが望ましい。本実施形態では、電子供給層40としてIn0.13Al0.87Nを用いる。但し、用途に応じて、例えばAlN、InN、及びそれらの混晶など、他の材料や組成比を選択することができる。更に、用途に応じて、所望の不純物を添加することも可能である。また、電子供給層40の格子定数は、下地層37の格子定数と同一、若しくは歪が生じない程度に近似であることが望ましい。すなわち、第二電子供給層40には歪が加わっていないため、電子供給層40においては、転移が増加する臨界膜厚を考慮する必要がない。また、電子供給層40の電子親和力は、第二電子走行層38、及び第一電子走行層39の電子親和力よりも小さいことが望ましい。本実施形態では、ソース電極43、及びドレイン電極44として、チタンを用いる。但し、ソース電極43、及びドレイン電極44は、ソース電極43、及びドレイン電極44と接する半導体層とオーム性接触であればよい。特に、ソース電極43、及びドレイン電極44と接する半導体層に対して、結晶成長時、若しくは成長後のイオン注入等により、n型への不純物添加が施されている場合は、多くの電極材料はオーム性接触となる。よってこの場合、幅広い材料の選択が可能となる。但し、ソース電極材料、及びドレイン電極材料が、ソース電極43、及びドレイン電極44と接する半導体保護膜等と反応しない、若しくは反応し難いことが望ましい。なお、本実施形態では、半導体保護膜を形成せずに、ゲート絶縁膜18が電子供給層40の上に直接形成されている。次に、半導体装置300の製造工程について説明する。基板10上方に、バッファ層36、下地層37、第二電子走行層38、第一電子走行層39、電子供給層40を順次形成する。本実施形態では、これらバッファ層36から電子供給層40までの積層は、有機金属気相成長法MOCVD:MetalOrganicChemicalVaporDepositionを用いて形成する。但し、必要に応じて、分子線エピタキシー法MBE:MolecularBeamEpitaxyなどを用いても形成できる。次に、形成した積層構造において、電子供給層40、及び第一電子走行層39が除去された領域を形成する。この領域はリセスエッチングにより形成する。本実施形態では、このリセスエッチングの方法にドライエッチングを用いるが、必要に応じてウェットエッチングを用いることも可能である。この部分的に除去された領域を、ゲート領域301とする。又、ゲート領域301の底面基板10側の下方に堆積されている層の、窒化物半導体を用いた半導体装置300がオンの状態のときに電子が流れる領域を、チャネル領域302とする。チャネル領域302の水平方向の長さは、ゲート領域の水平方向の長さと同一とする。また、第一電子走行層39は完全にエッチングされているので、リセス底面の深さ方向の位置は、第一電子走行層39と第二電子走行層38の界面となる。リセスエッチング工程を用いる利点については、第一実施形態と同様であるので、ここでは省略する。次に、ゲート領域301内に、ゲート絶縁膜18、及びゲート電極32を順次形成する。次に、ゲート領域を挟んで左右相対する位置に、ソース電極43、及びドレイン電極44を電子供給層上にそれぞれ形成する。本実施形態では、ソース電極43、及びドレイン電極44は、電子銃を用いた真空蒸着によって形成するが、必要に応じてスパッタやCVDなどによっても形成できる。本実施形態によると、第一電子走行層39、及び電子供給層40に歪がほとんど加わらない。これは、第一電子走行層39に関しては、電子走行層39の材料であるGaNと、下地層37の材料であるIn0.13Al0.87Nとの格子定数が、歪を生じさせない程度に近似であるためである。ヘテロエピタキシャル成長において、下地層の上方に形成される半導体層は、下地層との格子不整合が小さいほど、臨界膜厚は大きくなる。従って、歪を生じさせないためには、格子不整合度が十分に小さく両材料の格子定数比で0.2以下の差異、臨界膜厚が十分に大きい10000Åから2000Å程度ことが望ましい。また、電子供給層40に関しては、本実施形態では、電子供給層と下地層に同じ組成比の化合物半導体であるIn0.13Al0.87Nが用いられているため、格子定数が同一であり歪が発生しない。その結果として、第一の効果に、本発明が適応できる半導体装置設計時に、形成膜の臨界膜厚を考慮する必要がなくなるため、設計の自由度を増すことができることが挙げられる。また、第二の効果として、半導体装置300全体の歪エネルギが減少することにより、半導体装置300の信頼性が向上させることが可能となる。第三の効果として、電子供給層40からの電子供給量の向上が挙げられる。これは、電子供給層40には歪が加わっていないため、ピエゾ分極による電子供給はなされないが、Al組成比が高いために、自発分極効果のみでピエゾ効果以上の電子供給が可能なためである。以上から、第一電子走行層39、及び電子供給層40に、下地層37と格子定数が同一、もしくは略同一である材料を用いることで、これらの半導体膜に歪を発生させず、これらの半導体膜形成時に、臨界膜厚を考慮する必要がなくなることがわかる。また、これらの半導体膜にかかるストレスが発生しないので、半導体装置300自体の信頼性を向上させることができることがわかる。ここまで、窒化物半導体を用いたMIS型電界効果トランジスタの主要な作製工程に力点を置いて説明した。しかしながら、MIS型電界効果トランジスタを含む本発明を応用できる半導体装置の作製、及び集積化には、上記実施の形態で例示した半導体装置の作製工程の他にも多くの工程例えば、配線や層間絶縁膜の形成などを必要とする。これらの工程が、本発明の各実施の形態で例示した工程の前後、若しくは中途で実施されることは可能、且つ不可欠である。"