a1電源ノードと第1ノードとの間に接続された第1トランジスタと、a2前記第1ノードと低電位ノードとの間に接続された第2トランジスタと、a3前記電源ノードと第2ノードとの間に接続された第3トランジスタと、a4前記第2ノードと前記低電位ノードとの間に接続された第4トランジスタと、a5前記第1ノードに一端が接続された第5トランジスタと、a6前記第2ノードに一端が接続された第6トランジスタと、b1前記第5トランジスタの他端と第1ビット線との間に接続された第1抵抗変化層と、b2前記第6トランジスタの他端と第2ビット線との間に接続された第2抵抗変化層と、を有する半導体記憶装置。前記第1抵抗変化層および前記第2抵抗変化層は、その両端に印加される電位の電位差が所定の電位以上の場合に、その抵抗が変化する請求項1記載の半導体記憶装置。前記第1抵抗変化層は、前記第5トランジスタの他端の電位より前記第1ビット線の電位が高く、その電位差が前記所定の電位以上の場合に抵抗が低下し、低抵抗状態となり、前記第2抵抗変化層は、前記第6トランジスタの他端の電位より前記第2ビット線の電位が高く、その電位差が前記所定の電位以上の場合に抵抗が低下し、低抵抗状態となる請求項2記載の半導体記憶装置。前記第1抵抗変化層は、前記第5トランジスタの他端の電位より前記第1ビット線の電位が低く、その電位差が前記所定の電位以上の場合に抵抗が上昇し、高抵抗状態となり、前記第2抵抗変化層は、前記第6トランジスタの他端の電位より前記第2ビット線の電位が低く、その電位差が前記所定の電位以上の場合に抵抗が上昇し、高抵抗状態となる請求項3記載の半導体記憶装置。前記電源ノードに第1電源が印加されている第1期間において、前記第1抵抗変化層および前記第2抵抗変化層は、前記低抵抗状態である請求項4記載の半導体記憶装置。前記電源ノードに前記第1電源が印加されている第1期間において、前記第1抵抗変化層および前記第2抵抗変化層は、前記低抵抗状態であり、前記第1ノードおよび前記第2ノードの電位を、前記第1ビット線および前記第2ビット線に読み出し可能であり、前記第1ノードおよび前記第2ノードの電位を、前記第1ビット線および前記第2ビット線を介して書き換え可能である請求項4記載の半導体記憶装置。前記第1期間の終了に対応して、前記第1抵抗変化層および前記第2抵抗変化層のいずれかを前記高抵抗状態とする請求項5記載の半導体記憶装置。前記所定の電位は、前記第1電源より高電位である請求項7記載の半導体記憶装置。前記第1期間の終了に対応して、前記第1ノードの電位が第1レベルであり、前記第2ノードの電位が前記第1レベルより高い第2レベルである場合に、前記第2抵抗変化層を高抵抗状態とする請求項8記載の半導体記憶装置。前記第2抵抗変化層は、前記第6トランジスタの他端の電位を、前記第2ビット線の電位より高く、その電位差を前記所定の電位以上とすることにより、高抵抗状態とする請求項9記載の半導体記憶装置。前記第6トランジスタの他端には、前記電源ノードに印加された、前記第1電源より電位が高い第2電位が、前記第1トランジスタを介して印加される請求項10記載の半導体記憶装置。前記電源ノードに前記第1電源より低い電位が印加されている第2期間において、前記第1期間の終了時における前記第1ノードおよび前記第2ノードの電位の状態であるデータを、前記第1抵抗変化層および前記第2抵抗変化層のいずれかを高抵抗状態とする書き込み動作により記憶する請求項5記載の半導体記憶装置。前記第2期間後の第3期間において、前記データを、前記第1抵抗変化層および前記第2抵抗変化層の低抵抗状態または高抵抗状態の検出により判定する請求項12記載の半導体記憶装置。前記判定に基づき、前記第1ノードおよび前記第2ノードのうち、高電位であったと判定された側のノードに接続されたビット線に、前記第1電源より前記所定の電位分だけ高い第3電源を印加することにより、前記ノード側に位置する、前記第1抵抗変化層および前記第2抵抗変化層のいずれかを、低抵抗状態とし、前記ノードを高電位とする請求項13記載の半導体記憶装置。a1電源ノードと第1ノードとの間に接続された第1トランジスタと、a2前記第1ノードと低電位ノードとの間に接続された第2トランジスタと、a3前記電源ノードと第2ノードとの間に接続された第3トランジスタと、a4前記第2ノードと前記低電位ノードとの間に接続された第4トランジスタと、a5前記第1ノードに一端が接続された第5トランジスタと、a6前記第2ノードに一端が接続された第6トランジスタと、b1前記第5トランジスタの他端と第1ビット線との間に接続された第1抵抗変化層と、b2前記第6トランジスタの他端と第2ビット線との間に接続された第2抵抗変化層と、を有し、前記第1抵抗変化層は、前記第5トランジスタのソースドレイン領域上の第1接続部の上方に配置され、前記第1ビット線は、前記第1抵抗変化層の上方に配置される半導体記憶装置。前記第2抵抗変化層は、前記第6トランジスタのソースドレイン領域上の第2接続部の上方に配置され、前記第2ビット線は、前記第2抵抗変化層の上方に配置される請求項15記載の半導体記憶装置。前記第1抵抗変化層および前記第2抵抗変化層は、その両端に印加される電位の電位差が所定の電位以上の場合に、その抵抗が変化する請求項16記載の半導体記憶装置。前記第1抵抗変化層は、前記第5トランジスタの他端の電位より前記第1ビット線の電位が高く、その電位差が前記所定の電位以上の場合に抵抗が低下し、低抵抗状態となり、前記第5トランジスタの他端の電位より前記第1ビット線の電位が低く、その電位差が前記所定の電位以上の場合に抵抗が上昇し、高抵抗状態となる請求項17記載の半導体記憶装置。前記第2抵抗変化層は、前記第6トランジスタの他端の電位より前記第2ビット線の電位が高く、その電位差が前記所定の電位以上の場合に抵抗が低下し、低抵抗状態となり、前記第6トランジスタの他端の電位より前記第2ビット線の電位が低く、その電位差が前記所定の電位以上の場合に抵抗が上昇し、高抵抗状態となる請求項18記載の半導体記憶装置。前記第1抵抗変化層および前記第2抵抗変化層は、CuxSiyOを有する請求項15記載の半導体記憶装置。上記SRAMは、揮発性のRAMであるため、供給電源が遮断されるとSRAMに記憶されていた内容は失われてしまう。また、SRAMの通常動作状態において、SRAMを構成するCMOSインバータには、常時電源電位が印加されているため、その消費電流が大きくなる。そこで、SRAMメモリセルの供給電源が遮断された場合においても、記憶していたデータを保持し得る記憶装置の実現が望まれる。上記課題およびその他の課題と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的な実施の形態に示される半導体記憶装置は、a1電源ノードと第1ノードとの間に接続された第1トランジスタと、a2上記第1ノードと低電位ノードとの間に接続された第2トランジスタと、を有する。さらに、a3上記電源ノードと第2ノードとの間に接続された第3トランジスタと、a4上記第2ノードと上記低電位ノードとの間に接続された第4トランジスタと、を有する。さらに、a5上記第1ノードに一端が接続された第5トランジスタと、a6上記第2ノードに一端が接続された第6トランジスタと、を有する。さらに、b1上記第5トランジスタの他端と第1ビット線との間に接続された第1抵抗変化層と、b2上記第6トランジスタの他端と第2ビット線との間に接続された第2抵抗変化層と、を有する。本願において開示される発明のうち、代表的な実施の形態に示される半導体記憶装置は、a1電源ノードと第1ノードとの間に接続された第1トランジスタと、a2上記第1ノードと低電位ノードとの間に接続された第2トランジスタと、を有する。さらに、a3上記電源ノードと第2ノードとの間に接続された第3トランジスタと、a4上記第2ノードと上記低電位ノードとの間に接続された第4トランジスタと、を有する。さらに、a5上記第1ノードに一端が接続された第5トランジスタと、a6上記第2ノードに一端が接続された第6トランジスタと、を有する。さらに、b1上記第5トランジスタの他端と第1ビット線との間に接続された第1抵抗変化層と、b2上記第6トランジスタの他端と第2ビット線との間に接続された第2抵抗変化層を有する。上記第1抵抗変化層は、上記第5トランジスタのソースドレイン領域上の第1接続部の上方に配置され、上記第1ビット線は、上記第1抵抗変化層の上方に配置される。以下に示す代表的な実施の形態に示される半導体記憶装置によれば、半導体記憶装置の特性を向上させることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等個数、数値、量、範囲等を含むについても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材部位が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。実施の形態回路構成図1は、本実施の形態の半導体記憶装置半導体装置、半導体集積回路装置のメモリセル構成を示す等価回路図である。図示するように、本実施の形態の半導体記憶装置は、フリップフロップ部FF部、ラッチ回路において、データを記憶するSRAMである。フリップフロップ部は、4つのトランジスタで構成される2つの交差接続されたCMOSインバータで構成される。このCMOSインバータの入出力部にデータ1または0が格納される。なお、CMOSとは、相補型ComplementaryMOSMetalOxideSemiconductorの略である。ここで、本実施の形態においては、このCMOSインバータの入出力部に、アクセストランジスタを介してReRAM部不揮発性メモリ部RM1、RM2が設けられている。ReRAMとは、ResistanceRandomAccessMemoryの略であり、電圧の印加による電気抵抗の変化を利用したメモリを意味し、抵抗変化型メモリなどとも呼ばれる。このように、本実施の形態の半導体記憶装置は、SRAMの構成と、ReRAM部不揮発性メモリ部とを有するため、不揮発性SRAMまたは不揮発性メモリ部内蔵のSRAMと言うこともできる。以下に、図1を参照しながら、上記メモリセル構成について詳細に説明する。図示するように、メモリセルは、一対のビット線ビット線BL、ビット線/バーBLとワード線WLとの交差部に配置される。このメモリセルは、一対のロードトランジスタロードMOS、負荷用トランジスタ、負荷用MISFETLo1、Lo2、一対のアクセストランジスタアクセスMOS、アクセス用トランジスタ、アクセスMISFET、転送用トランジスタAcc1、Acc2および一対のドライバトランジスタドライバMOS、駆動用トランジスタ、駆動用MISFETDr1、Dr2を有している。上記メモリセルを構成する上記6つのトランジスタのうち、ロードトランジスタLo1、Lo2は、p型pチャネル型のトランジスタであり、アクセストランジスタAcc1、Acc2およびドライバトランジスタDr1、Dr2は、n型nチャネル型のトランジスタである。なお、MISFETは、MetalInsulatorSemiconductorFieldEffectTransistor電界効果トランジスタの略であり、MOSと呼ばれることもある。また、以下において、上記ロードトランジスタ、アクセストランジスタおよびドライバトランジスタを、単にトランジスタと呼ぶことがある。また、各トランジスタの符号Lo1、Lo2、Acc1、Acc2、Dr1、Dr2のみで各トランジスタを示す場合がある。上記メモリセルを構成する上記6つのトランジスタのうち、Lo1とAcc1とはCMOSインバータを構成し、Lo2とAcc2とは、他のCMOSインバータを構成している。これら一対のCMOSインバータの相互の入出力部蓄積ノードA、Bは、交差結合され、1ビットの情報を記憶する情報蓄積部としてのフリップフロップ部FF部を構成している。以上のSRAMメモリセルを構成する6つのトランジスタの接続関係を詳述すれば以下のようになる。電源電位ノード電源ノードNVccと蓄積ノード第1ノードAとの間にLo1が接続され、蓄積ノードAと基準電位ノード低電位ノードNVssとの間にDr1が接続され、Lo1およびDr1のゲート電極は、蓄積ノード第2ノードBに接続される。電源電位ノードNVccには、後述するSRAMの通常動作期間において、第1電源電位Vccが印加され、また、後述するスタンバイ期間の前後に、第2電源電位Vcc2や第3電源電位Vcc3が印加される。また、基準電位ノードNVssには、第1~第3電源電位Vcc、Vcc2、Vcc3より低い電位、こでは、基準電位0V、接地電位、グランドが印加される。第1電源電位Vccは、例えば、1.5Vである。また、第2電源電位Vcc2は、第1電源電位Vccより高い電位であり、例えば、2.0Vである。また、第3電源電位Vcc3は、第2電源電位Vcc2より高い電位であり、例えば、3.5Vである。電源電位ノードNVccと蓄積ノードBとの間にLo2が接続され、蓄積ノードBと基準電位ノードNVssとの間にDr2が接続され、Lo2およびDr2のゲート電極は、蓄積ノードAに接続される。蓄積ノードAにAcc1が接続され、蓄積ノードBにAcc2が接続され、Acc1およびAcc2のゲート電極は、ワード線WLに接続されるワード線となる。このワード線WLの駆動電位は、例えば、上記第1電源電位Vcc例えば、1.5Vである。ここで、本実施の形態のSRAMメモリセルには、ReRAM部RM1、RM2が設けられている。このReRAM部RM1、RM2は、抵抗変化層記憶層、記憶部、状態変化層、抵抗変化層、可変抵抗層、相変化層、磁性変化層Rを有する。抵抗変化層Rは第1端と第2端を有し、ここでは、その第1端に電極部Eが設けられている。ReRAM部RM1の第1端電極部E側は、Acc1蓄積ノードAと逆側の端部と接続され、第2端は、ビット線BLと接続される。ReRAM部RM2の第1端電極部E側は、Acc2蓄積ノードBと逆側の端部と接続され、第2端は、ビット線/BLと接続される。回路動作次いで、上記ReRAM部とSRAMの動作について説明する。<ReRAM部動作>図2は、RePRAM部の動作を示す回路図である。抵抗変化層Rは、第1端および第2端に所定の電位特定の電位、第1電位以上の電位差が生じた場合にその抵抗が変化する。具体的に、図2Aに示すように、抵抗変化層Rの第2端に第2電源電位Vcc22.0Vが印加され、抵抗変化層Rの第1端電極部E側に第2電源電位Vcc2より所定の電位だけ低い電位ここでは、基準電位0Vが印加された場合、抵抗変化層Rが低抵抗化する。上記所定の電位は、例えば、2.0Vであり、図2Aに示すように、第1端および第2端に所定の電位以上の電位差が生じ、第2端に印加される電位が高い場合を正バイアスと言う。このように、抵抗変化層Rに正バイアスが印加された場合に、抵抗変化層Rは低抵抗化し、オン状態ONとなる。即ち、抵抗変化層Rを介して電流が流れる。一方、図2Bに示すように、抵抗変化層Rの第1端電極部E側に第2電源電位Vcc22.0Vが印加され、抵抗変化層Rの第2端に第2電源電位Vcc2より所定の電位だけ低い電位ここでは、基準電位0Vが印加された場合、抵抗変化層Rが高抵抗化する。上記所定の電位は、例えば、2.0Vであり、図2Bに示すように、第1端および第2端に所定の電位以上の電位差が生じ、第1端に印加される電位が高い場合を逆バイアスと言う。このように、抵抗変化層Rに逆バイアスが印加された場合に、抵抗変化層Rは高抵抗化し、オフ状態OFFとなる。即ち、抵抗変化層Rを介して電流がほとんど流れない。また、抵抗変化層Rの第1端および第2端の電位差が所定の電位未満である場合には、抵抗の変化は生じず、それまでの状態オン状態またはオフ状態を維持する。<SRAM動作>SRAMの通常動作次いで、SRAMの通常動作について説明する。図3は、SRAM動作を示す回路図である。SRAMの通常動作期間第1期間においては、上記ReRAM部RM1、RM2の双方をオン状態ONとし、ReRAM部RM1、RM2がSRAM動作を阻害しないようにする。即ち、CMOSインバータの蓄積ノードBが高電位Hレベル、第2レベル、H=1.5Vであるときには、Dr1がオン状態となるので、他のCMOSインバータの蓄積ノードAが低電位Lレベル、第1レベル、L=0Vになる。したがって、Lo2がオン状態となり、蓄積ノードBの高電位H=1.5Vが保持される。すなわち、一対のCMOSインバータを交差結合させたフリップフロップ部によって相互の蓄積ノードA、Bの状態が保持され、データ情報が記憶保存される。一方、Acc1、Acc2のそれぞれのゲート電極にはワード線WLが接続されている。すなわち、ワード線WLが高電位H=1.5Vであるときには、Acc1、Acc2がオン状態となり、フリップフロップ回路とビット線BL、/BLとが電気的に接続されるので、蓄積ノードA、Bの電位状態HとLの組み合わせ、または、LとHの組み合わせがビット線BL、/BLに現れ、メモリセルのデータとして読み出される。また、メモリセルに情報を書き込むには、ワード線WLを高電位H=1.5Vとし、Acc1およびAcc2をオン状態とすることにより、フリップフロップ回路とビット線BL、/BLとを電気的に接続させ、ビット線BL、/BLの情報HとLの組み合わせ、または、LとHの組み合わせを蓄積ノードA、Bに伝達書き込みし、前述のようにデータを保存する。スタンバイ動作次いで、上記SRAM通常動作期間後のスタンバイ期間第2期間から再びSRAM通常動作期間第3期間に到るまでのフローについて説明する。図4は、本実施の形態の半導体記憶装置の動作を示すフロー図である。前述したSRAM通常動作期間ST1においては、SRAMの通常動作、データ保存、読み出し、書き込みなどが行われる。この際、前述したように、上記ReRAM部RM1、RM2の双方はオン状態であり、ReRAM部RM1、RM2がSRAM動作を阻害しない。その後、CPUCentralProcessingUnit、中央演算処理装置からの指示、例えば、スタンバイ信号の立ち上がりに対応してスタンバイ状態となるST2。このスタンバイ信号の立ち上がりに対応して、ReRAM部RM1、RM2をセットするST3。具体的には、SRAM通常動作期間ST1の終了時、例えば、スタンバイ信号の立ち上がり時における、SRAMの保持データ蓄積ノードA、Bの電位状態、蓄積ノードA、BのHおよびLの組み合わせを、ReRAM部RM1、RM2に書き込む。言い換えれば、蓄積ノードA、Bの電位状態を、2つのReRAM部RM1、RM2の状態オン状態とオフ状態の組み合わせと対応させて記憶する。図5は、SRAMの保持データのReRAM部への書き込み動作の一例を示す回路図である。SRAM通常動作期間ST1の終了時において、例えば、図3を参照しながら説明したように、蓄積ノードAに低電位L=0V、蓄積ノードBに高電位H=1.5Vが保持されている場合、ReRAM部RM1をオン状態ONとし、ReRAM部RM2をオフ状態OFFとする。前述したように、上記ReRAM部RM1、RM2の双方はオン状態ONであるため、ReRAM部RM1においては、そのままオン状態ONを維持し、ReRAM部RM2においては、オン状態ONからオフ状態OFFへと変化させる。具体的には、図5に示すように、ReRAM部RM2においては、オン状態からオフ状態へと変化させるため、<1>電源電位ノードNVccに印加される電位を第1電源電位Vcc1.5Vから第2電源電位Vcc22.0Vへ切り換える。これにより、<2>蓄積ノードBの電位が1.5Vから2.0Vに上昇する。この際、ワード線WLは第1電源電位Vcc1.5Vであるため、Acc2を介して、抵抗変化層Rの第1端電極部E側に第2電源電位Vcc22.0Vが印加される。一方、ビット線/BLは、低電位0Vのままであるため、抵抗変化層Rの第2端は、0Vが印加される。これにより、<3>抵抗変化層Rの第1端および第2端に所定の電位2.0V以上の電位差が生じ、第1端に印加される電位が高い、いわゆる逆バイアスの状態となるため、抵抗変化層Rが高抵抗化し、ReRAM部RM2が、オン状態ONからオフ状態OFFへと変化する書き換えられる。このように、第1電源電位Vcc1.5Vより高い電位である所定の電位2.0Vで書き換えを行う。言い換えれば、第1電源電位Vcc1.5Vより高い電位である所定の電位2.0Vで抵抗変化するReRAM部抵抗変化層Rを用いることで、SRAMの通常動作時には書き換えは起こらず、必要に際して、SRAMの保持データのReRAM部への書き込みを行うことができる。なお、ReRAM部RM1においては、ワード線WLには、第1電源電位Vcc1.5Vが印加されてAcc1がオン状態であっても、ビット線BLは、低電位0Vで、蓄積ノードAは、低電位L=0Vに維持されているため、抵抗変化層Rの第1端および第2端には電位差が生じない。よって、ReRAM部RM1においては、書き換えは生じず、オン状態ONを維持する。図6は、ReRAM部への書き込み時の印加電圧を示す断面模式図である。図6Aは、図5に示すReRAM部RM1に対応し、図6Bは、図5に示すReRAM部RM2に対応する。図6Aに示すように、ワード線WLゲート電極が1.5Vであるためオン状態であるAcc1を介して、蓄積ノードAの電位0Vが、ReRAM部RM1の抵抗変化層Rの第1端電極部E側に印加される。ビット線BLの電位は、0Vであるため、抵抗変化層Rの第2端には、0Vが印加される。このように、第1端および第2端には電位差が生じないため、書き換えは生じず、ReRAM部RM1においては、オン状態ONを維持する。図6Bに示すように、ワード線WLゲート電極が1.5Vであるためオン状態であるAcc2を介して、蓄積ノードBの電位2.0Vが、ReRAM部RM2の抵抗変化層Rの第1端電極部E側に印加される。ビット線/BLの電位は、0Vであるため、抵抗変化層Rの第2端には、0Vが印加される。このように、第2端には、0Vが、第1端には、2.0Vが印加され、第1端に印加される電位が高い状態で、抵抗変化に必要な電位差が生じるため、抵抗変化層Rが高抵抗化する。よって、ReRAM部RM2においては書き換えが生じ、オン状態ONからオフ状態OFFとなる。ReRAM部RM1、RM2への書き込みセットが終了した後は、電源電位ノードNVccに印加される電位を低電位0Vとし、電源オフ状態スタンバイ期間とするST4、図4。図7は、電源オフ状態における各部位の電位の状態を示す回路図である。図7に示すように、電源電位ノードNVccに印加される電位が2.0Vから0Vとなる。この際、ワード線WLの電位も立ち下げられる。即ち、ワード線WLの電位は、1.5Vから0Vとなり、Acc1、Acc2はオフ状態となる。この電源電位ノードNVccの立ち下げにより、蓄積ノードA、Bの保持電位データは消失し、例えば、蓄積ノードA、Bの電位は、0Vとなる。しかしながら、対応するデータが、2つのReRAM部RM1、RM2の状態オン状態とオフ状態の組み合わせとして記憶保存されている。ここでは、ReRAM部RM1をオン状態ONとし、ReRAM部RM2をオフ状態OFFとして、蓄積ノードA、Bの電源オフ直前の電位A=L、B=Hが記憶保存されている。次いで、スタンバイ期間から、再び、SRAM通常動作となる場合について説明する。例えば、CPUからの指示により、スタンバイ信号の立ち下がりに対応して、スタンバイ状態が解除されるST5、図4。この際、スタンバイ信号の立ち下がりに対応して、電源電位ノードNVccに印加される電位が0Vから1.5Vとなる。即ち、電源オン状態となるST6、図4。図8は、電源オフ状態から電源オン状態への電位の変化を示す回路図である。図8に示すように、電源電位ノードNVccに印加される電位が0Vから1.5Vへと立ち上がる。この際、電源電位ノードNVcc以外の各部位の電位の状態は、図7の場合と同じで、蓄積ノードA、Bの電位は、0Vのままである。次いで、スタンバイ信号の立ち下がりに対応して、ReRAM部RM1、RM2のデータを読み出しST7、図4、蓄積ノードAおよびBに対応するデータ書き戻すとともに、ReRAM部RM1、RM2の双方をオン状態にリセットするST8、図4。図9は、ReRAM部のデータの読み出し動作データ判定動作の第1状態を示す回路図である。図9に示すように、ワード線WLを0Vから駆動電位1.5Vとし、双方のビット線BL、/BLを0Vから高電位1.5V=Hとする。この際、ReRAM部RM1はオン状態ONであるため、蓄積ノードAがH1.5Vとなり、Dr2がオン状態となるので、蓄積ノードBがL0Vとなる。このように、双方のビット線BL、/BLを高電位1.5V=Hとすることで、オン状態ONのReRAM部ここでは、RM1側の蓄積ノードここでは、AにHが書き込まれ記憶され、オフ状態OFFのReRAM部ここでは、RM2側の蓄積ノードここでは、BはLとなる。このように、双方のビット線BL、/BLを0Vから高電位1.5V=Hに立ち上げるだけで、自己整合的に自動的に、ReRAM部のデータの転送を行うことができる。即ち、ReRAM部RM1、RM1に書き込まれたデータここでは、ON、OFFの組み合わせに対応して、蓄積ノードA、Bの電位が変化するここでは、A=H、B=Lとなる。なお、この電位の状態A=H、B=Lは、蓄積ノードA、Bの電源オフ直前の電位A=L、B=Hと逆の関係になっている。次いで、ワード線WLおよびビット線BL、/BLを立ち下げる。図10は、ReRAM部のデータの読み出し動作データ判定動作の第2状態を示す回路図である。図10に示すように、ワード線WLおよびビット線BL、/BLを立ち下げ、1.5Vから0Vとする。このように、ワード線WLおよびビット線BL、/BLを立ち下げても、ReRAM部RM1、RM1に書き込まれたデータと対応する電位が蓄積ノードA、Bに維持される。次いで、ワード線WLを0Vから1.5Vに立ち上げ、蓄積ノードAおよびBの電位をAcc1、Acc2を介してビット線BL、/BLに転送する。即ち、ReRAM部のデータを読み出す。図11は、ReRAM部のデータの読み出し動作データ判定動作の第3状態を示す回路図である。図11に示すように、ワード線WLの立ち上げに対応して、ビット線BL、/BLの電位が変化する。ここでは、ビット線BLが、0Vから1.5VHに変化し、/BLが0Vを維持する。このビット線の電位の変化で、蓄積ノードAがHであり、蓄積ノードA側のReRAM部RM1がオン状態であったことが解かる。このようにビット線BL、/BLに現れた電位から、どちらのReRAM部RM1、RM2がオン状態であったかを判定する読み出すことができる。言い換えれば、ビット線BLおよび/BLの電位が、それぞれHおよびLの組み合わせであれば、ビット線BL側のReRAM部RM1がオン状態、即ち、電源オフ直前に蓄積ノードAがL状態であったことが解かる。逆に、ビット線BLおよび/BLの電位が、それぞれLおよびHの組み合わせであれば、ビット線BL側のReRAM部RM2がオン状態、即ち、電源オフ直前に蓄積ノードBがL状態であったことが解かる。このようにして、ReRAM部RM1、RM2のデータを読み出し、電源オフ直前の蓄積ノードA、Bの電位の状態を判定すことができるST7。次いで、読み出したReRAM部RM1、RM2のデータを蓄積ノードAおよびBに書き戻すST8。言い換えれば、電源オフ直前の蓄積ノードA、Bの電位の判定ここでは、AL、B=Hに基づいたデータを、蓄積ノードAおよびBに書き戻す。図12は、ReRAM部の保持データのSRAMへの書き込み動作データ戻し動作の一例を示す回路図である。図12に示すように、電源オフ直前の蓄積ノードA、Bの電位の判定ここでは、AL、B=Hに基づき、ビット線BLを0Vに、ビット線/BLに、第3電源電位3.5Vを印加する。具体的には、電源電位ノードNVccに印加される電位が1.5Vである電源オン状態において、1オフ状態OFFであったReRAM部ここでは、RM2側、言い換えれば、電源オフ直前にHが保持されていた蓄積ノードB側のビット線/BLを第3電源電位3.5Vまで昇圧する。この第3電源電位Vcc3は、第1電源電位Vccここでは、1.5Vから所定の電位ここでは、2.0Vだけ高い電位であり、第2電源電位Vcc2より高い電位である。一方、オン状態ONであったReRAM部ここでは、RM1側、言い換えれば、電源オフ直前にLが保持されていた蓄積ノードA側のビット線BLを低電位0Vとする。この際、ワード線WLは、立ち上がっており、1.5Vである。2ReRAM部ここでは、RM1は、オン状態ONであるため、ビット線BLの電位0Vが蓄積ノードAに転送され、蓄積ノードAの電位が1.5Vから0VLとなる。これにより、3Lo2がオン状態となるので、4蓄積ノードBが0Vから1.5VHとなる。このように、蓄積ノードAがL、蓄積ノードBがHとなり、保持データ即ち、電源オフ直前の蓄積ノードA、Bの電位が蓄積ノードAおよびBに書き戻される。さらに、蓄積ノードBの電位1.5Vは、抵抗変化層Rの第1端電極部E側に印加される。一方、ビット線BLの電位3.5Vは、抵抗変化層Rの第2端に印加されているため、抵抗変化層Rには、第1端に印加される電位が低い状態で、抵抗変化に必要な電位差が生じているため、抵抗変化層Rが低抵抗化する。よって、5ReRAM部RM2においては書き換えが生じ、オフ状態OFFからオン状態ONとなる。これにより、SRAMにデータが書き戻されるとともに、ReRAM部RM1、RM2の双方がオン状態ONとなる、即ち、リセットされる。この後はSRAMの通常動作が可能となる。即ち、SRAMの通常動作、データ保持、読み出し、書き込みなどが可能となり、前述したSRAM通常動作期間ST1に戻ることとなる。図13は、ReRAM部のリセット時の印加電圧を示す断面模式図である。図13Aは、図12に示すReRAM部RM1に対応し、図13Bは、図12に示すReRAM部RM2に対応する。図13Aに示すように、ワード線WLゲート電極が1.5Vであるためオン状態であるAcc1を介して、蓄積ノードAの電位0Vが、ReRAM部RM1の抵抗変化層Rの第1端電極部E側に印加される。ビット線BLの電位は、0Vであるため、抵抗変化層Rの第2端には、0Vが印加される。このように、第1端および第2端には電位差が生じないため、書き換えは生じず、ReRAM部RM1においては、オン状態ONを維持する。図13Bに示すように、ワード線WLゲート電極が1.5Vであるためオン状態であるAcc2を介して、蓄積ノードBの電位1.5Vが、ReRAM部RM2の抵抗変化層Rの第1端電極部E側に印加される。ビット線BLの電位は、3.5Vであるため、抵抗変化層Rの第2端には、3.5Vが印加される。このように、第2端には、3.5Vが、第1端には、1.5Vが印加され、第1端に印加される電位が低い状態で、抵抗変化に必要な電位差が生じるため、抵抗変化層Rが低抵抗化する。よって、ReRAM部RM2においては書き換えが生じ、オフ状態OFFからオン状態ONとなる。このように、本実施の形態によれば、SRAMにReRAM部を設けることで、電源オフ状態スタンバイ状態においてSRAMのフリップフロップ部に保持したデータを記憶し続けることができる。逆に、SRAMのフリップフロップ部に保持したデータをReRAM部に記憶させることによって、SRAMの電源をオフすることが容易となり、消費電流を低下させることができる。即ち、SRAMは、揮発性メモリであるため、データを保持し続ける場合には、電源を供給し続ける必要があるが、SRAM機能を用いない場合、例えば、他のメモリを主として機能させる場合には、当該SRAM自身を容易にスタンバイ状態とすることができ、装置の低消費電力化を図ることができる。装置構造次いで、本実施の形態の半導体記憶装置の構造を断面図および平面図を参照しながら説明する。図14~図17は、本実施の形態の半導体記憶装置のメモリセルの構成を示す平面図である。図18および図19は、本実施の形態の半導体記憶装置のメモリセルの構成を示す断面図である。図18は、図14のA-A断面部に、図19は、図14のB-B断面部に対応する。平面図においては、メモリセル領域MCAを基準として重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、本明細書においては、図面の簡略化のために、後述する活性領域AcP1およびAcN1の断面図しか示していないが、活性領域AcP2およびAcN2の対応する断面部も同様の構造となる。図18および図19に示すように、本実施の形態の半導体記憶装置ReRAM部内蔵のSRAMのメモリセルは、半導体基板1上に形成される。この半導体基板1には、素子分離領域STIが配置され、この素子分離領域STIで区画された領域が活性領域素子形成領域、半導体領域Acとなる。図14に示す破線で囲んだ略矩形の領域は、11ビットのメモリセル領域MCAである。図示するように、4つの活性領域AcP1、AcN1、AcN2、AcP2がX方向に順に並んで配置されている。ここでは、活性領域を示す符号Acに記号を加え、個別の領域を示してある。これらの活性領域Acの間は、素子分離領域STIとなる。言い換えれば、前述したように、素子分離領域STIで活性領域Acが区画される。また、活性領域Acの半導体基板1中には、ウエル半導体領域、nW、pWが配置されている図18、図19参照。言い換えれば、活性領域Acは、ウエルの露出領域と対応する。このウエルnW、pWのうち、p型のウエルpWは、2つの活性領域AcP1、AcP2の下部にそれぞれ配置され、n型のウエルnWは、活性領域AcN1、AcN2の下部に配置される。図14に示すように、活性領域AcP1は、Y方向に延在するライン状である。具体的には、後述するドライバトランジスタDr1の配置部のX方向の幅が、アクセストランジスタAcc1の配置部のX方向の幅より広くなったライン状である。図14では、上部に幅広部を有する。また、この活性領域AcP1の下部には、p型のウエルpWが配置される図18参照。活性領域AcN1は、Y方向に長辺を有する四角形状である図14。この活性領域AcN1の下部には、n型のウエルnWが配置される図19参照。活性領域AcN2は、Y方向に長辺を有する四角形状である図14。この活性領域AcN2の下部には、n型のウエルnWが配置される図19参照。活性領域AcP2は、Y方向に延在するライン状である。より具体的には、後述するドライバトランジスタDr2の配置部のX方向の幅が、アクセストランジスタAcc2の配置部のX方向の幅より広くなったライン状である。図14では、下部に幅広部を有する。また、この活性領域AcP2の下部には、p型のウエルpWが配置される図18参照。図14に示すように、上記4つの活性領域AcP1、AcN1、AcN2、AcP2上には、ゲート絶縁膜GO、図18、図19等参照を介して、ゲート電極ゲート配線GG1~G4が、各活性領域をX方向に横切るように延在し、上記回路構成の欄で説明した6つのトランジスタを構成している。なお、ゲート電極Gの両側の活性領域Acが、トランジスタのソースドレイン領域となる図18、図19等参照。具体的に、活性領域AcP1およびAcN1上を横切るように共通のゲート電極G1が配置されている。これにより、活性領域AcP1上にDr1および活性領域AcN1上にLo1が配置され、これらのゲート電極Gが接続されることとなる。この共通のゲート電極G1は、活性領域AcN2の近傍まで延在し、後述するシェアードプラグSP1によりLo2のソースドレイン領域と接続される図19参照。活性領域AcP1上には、上記共通のゲート電極G1と並行に、ゲート電極G2が配置されている。これにより、活性領域AcP1上にAcc1が配置され、Dr1のソースドレイン領域とAcc1のソースドレイン領域とが接続される共通化される。また、活性領域AcP2およびAcN2上を横切るように共通のゲート電極G3が配置されている。これにより、活性領域AcP2上にDr2および活性領域AcN2上にLo2が配置され、これらのゲート電極Gが接続されることとなる。この共通のゲート電極G3は、活性領域AcN1の近傍まで延在し、後述するシェアードプラグSP1によりLo1のソースドレイン領域と接続される。活性領域AcP2上には、上記共通のゲート電極G3と並行に、ゲート電極G4が配置されている。これにより、活性領域AcP2上にAcc2が配置され、Dr2のソースドレイン領域とAcc2のソースドレイン領域とが接続される共通化される。また、上記4つのゲート電極G1~G4は、2つずつ同一ライン上一直線状に配置されている。具体的には、活性領域AcP1およびAcN1上を横切る共通のゲート電極G1と活性領域AcP2上のゲート電極G4とは、X方向に延在する同一ライン上に配置されている。活性領域AcP2およびAcN2上を横切る共通のゲート電極G3と活性領域AcP1上のゲート電極G2とは、X方向に延在する同一ライン上に配置されている。上記6つのトランジスタDr1、Acc1、Lo1、Lo2、Acc2、Dr2のソースドレイン領域上には、第1プラグP1P1a~P1hが配置される図14。第1プラグ接続部P1は、後述の第1層配線M1に接続するプラグである。また、4つのゲート電極G1~G4上にも第1プラグP1が配置される。ゲート電極G1およびG3上の第1プラグP1は、シェアードプラグを構成する第1プラグであるため、前述のとおりSP1と示す。また、ゲート電極G2およびG4上の第1プラグP1を、それぞれ、P1i、P1jと示す。上記第1プラグP1P1a~P1j、SP1上に第1層配線M1が配置される図15参照。この第1層配線M1上には、さらに、多層配線層が配置される。例えば、第1層配線M1上には、第2プラグP2および第2層配線M2が配置され図16参照、第2層配線M2上には、第3プラグP3および第3層配線M3等が配置される図17参照。これらの配線等を介して第1プラグP1間の電気的接続が図られ、図1に示すトランジスタ間の電気的接続が図られる。さらに、本実施の形態においては、図15に示すように、第1プラグP1cとP1fの上方にそれぞれReRAM部RM1、RM2が配置される。第1プラグP1cは、Acc1の一端ソース、ドレイン領域と対応する。このAcc1の他端は、後述するように、蓄積ノードAと対応付けられる第1層配線M1Aと接続される。即ち、蓄積ノードAと接続される一端ソース、ドレイン領域を有するAcc1の他端ソース、ドレイン領域、具体的には、後述の第2プラグP2caとビット線BLとの間に、ReRAM部RM1が配置される。第1プラグP1fは、Acc2の一端ソース、ドレイン領域と対応する。このAcc2の他端は、後述するように、蓄積ノードBと対応付けられる第1層配線M1Bと接続される。即ち、蓄積ノードBと接続される一端ソース、ドレイン領域を有するAcc2の他端ソース、ドレイン領域、具体的には、後述の第2プラグP2faとビット線/BLとの間に、ReRAM部RM2が配置される。図1に示すトランジスタ間の接続状態を満たす限りにおいて、第1プラグP1間の具体的な接続形態、例えば、第1層配線M1、第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3等のレイアウトに制限はないが、レイアウトの一例を以下に説明する。図15に示すように、Lo2とDr2の共通のゲート電極G3上のシェアードプラグシェアードコンタクトSP1と、Dr1とAcc1の共通のソースドレイン領域上の第1プラグP1bとを接続するように第1層配線M1を配置する。この第1層配線M1は、図1の蓄積ノードAと対応付けることができるのでM1Aと示す。Lo1とDr1の共通のゲート電極G1上のシェアードプラグシェアードコンタクトSP1とDr2とAcc2の共通のソースドレイン領域上の第1プラグP1gとを接続するように第1層配線M1を配置する。この第1層配線M1は、図1の蓄積ノードBと対応付けることができるのでM1Bと示す。また、第1プラグP1a、P1c、P1d、P1e、P1f、P1h、P1iおよびP1jの上部にそれぞれ第1層配線パッド領域M1を配置する。さらに、各第1層配線M1上に第2プラグP2P2a、P2c、P2d、P2e、P2f、P2h、および2つのP2wを配置する図15、図16。ここで、第2プラグP2cをP2caとP2cbで構成し、これらの間にReRAM部RM1を配置する。具体的には、第1プラグP1c上の第1層配線M1上に第2プラグP2caを配置し、その上部にReRAM部RM1を構成する電極部Eおよびその上部の抵抗変化層Rを配置し、さらに、抵抗変化層R上に第2プラグP2cbを配置する図15、図16、図18参照。また、第2プラグP2fをP2faとP2fbで構成し、これらの間にReRAM部RM2を配置する。具体的には、第1プラグP1f上の第1層配線M1上に第2プラグP2faを配置し、その上部にReRAM部RM2を構成する電極部Eおよびその上部の抵抗変化層Rを配置し、さらに、抵抗変化層R上に第2プラグP2fbを配置する図15、図16参照。また、図16に示すように、2つの第2プラグP2iおよびP2j間をX方向に延在するように第2層配線M2を配置する。この第2層配線M2がワード線WLとなる。また、他の第2プラグP2P2a、P2cb、P2d、P2e、P2fb、P2hの上部にそれぞれ第2層配線パッド領域M2を配置する。図17に示すように、各第2層配線M2上に第3プラグP3P3a、P3c、P3d、P3e、P3f、P3hを配置する。第1プラグP1d、P1eと接続される第3プラグP3d、P3e間をY方向に延在するように第3層配線M3を配置する。この第3層配線M3が電源電位線VccLとなる。この電源電位線VccLは、電源電位ノードNVccと接続され、第1~第3電源電位が印加される。第1プラグP1aと接続される第3プラグP3a上をY方向に延在するように第3層配線M3を配置し、第1プラグP1hと接続される第3プラグP3h上をY方向に延在するように第3層配線M3を配置する。この2つの第3層配線M3がそれぞれ基準電位線VssL、接地電位線となる。第1プラグP1cと接続される第3プラグP3c上をY方向に延在するように第3層配線M3を配置し、第1プラグP1fと接続される第3プラグP3f上をY方向に接続するように第3層配線M3を配置する。この2つの第3層配線M3がビット線BL、/BLとなる。製造工程次いで、図20~図27の断面図を参照しながら本実施の形態の半導体記憶装置の製造工程を説明するとともに、本実施の形態の半導体記憶装置の構成をより明確にする。図20~図27は、本実施の形態の半導体記憶装置の製造工程を示す断面図である。図20および図21に示すように、例えば、p型の単結晶シリコン基板である半導体基板1に、素子分離領域STIを形成する。この素子分離領域STIにより、活性領域Acが区画される。この素子分離領域STIは、例えば、STIshallowtrenchisolation法を用いて形成することができる。即ち、半導体基板1にフォトリソグラフィ技術およびエッチング技術を使用して半導体基板1中に素子分離溝を形成する。次いで、素子分離溝を埋め込むように半導体基板1上に酸化シリコン膜などの絶縁膜をCVDChemicalVaporDeposition法等を用いて形成する。その後、化学的機械的研磨法CMP;chemicalmechanicalpolishingにより、半導体基板1上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域STIを形成することができる。次いで、半導体基板1中に、p型のウエルpWおよびn型のウエルnWを形成する。p型のウエルpWは、例えば、イオン注入法を用いて、半導体基板1中にp型不純物を導入することにより形成する。n型のウエルnWは、例えば、イオン注入法を用いて、半導体基板1中にn型不純物を導入することにより形成する。この不純物の形成の際には、適宜、フォトレジスト膜マスク膜を形成し、不純物の注入が不要な領域に不純物が導入されるのを阻止することは言うまでもない。次いで、p型のウエルpWおよびn型のウエルnWの露出領域である活性領域Acの主表面に、各トラジスタAcc1、Dr1、Lo1、Acc2、Dr2、Lo2を形成する。まず、活性領域Acの主表面に、ゲート絶縁膜GOを形成する。このゲート絶縁膜GOとしては、例えば、酸化シリコン膜などを用いることができる。例えば、活性領域Acの表面に、熱酸化法を用いて酸化シリコン膜を形成する。なお、CVD法を用いて酸化シリコン膜を形成してもよい。また、上記酸化シリコン膜に代えて酸窒化シリコン膜を用いてもよい。また、ゲート絶縁膜GOを高誘電体膜high-k膜で構成してもよい。また、ゲート絶縁膜GOを、酸化シリコン膜とこの上部の高誘電体膜high-k膜との積層膜で構成してもよい。次いで、ゲート絶縁膜GO上に、導電性膜よりなるゲート電極Gを形成する。ゲート電極Gとしては、例えば、多結晶シリコン膜を用いることができる。例えば、ゲート絶縁膜GO上に多結晶シリコン膜をCVD法などを用いて堆積する。次いで、多結晶シリコン膜上にフォトレジスト膜を形成し、露光現像した後、このフォトレジスト膜をマスクに多結晶シリコン膜をエッチングすることによりゲート電極Gを形成する。このフォトレジスト膜の形成工程からエッチング工程までをパターニングということがある。なお、ゲート電極Gとして金属膜を用いてもよい。また、ゲート電極Gを金属膜とその上部の多結晶シリコン膜との積層膜で構成してもよい。このように、金属金属的な導電性を持つ化合物を含むをゲート電極として用いた、いわゆるメタルゲート構造を採用してもよい。次いで、ゲート電極Gの両側の、活性領域AcP1、AcP2およびp型ウエルpW中に、n型の低濃度不純物領域EXを形成する。このn型の低濃度不純物領域EXは、ゲート電極Gをマスクとして、イオン注入法により、活性領域AcP1、AcP2、pWにn型不純物を導入することにより形成する。また、ゲート電極Gの両側の活性領域AcN1、AcN2およびn型ウエルnW中に、p型の低濃度不純物領域EXを形成する。このp型の低濃度不純物領域EXは、ゲート電極Gをマスクとして、イオン注入法により、活性領域AcN1、AcN2、nWにp型不純物を導入することにより形成する。次いで、ゲート電極Gの両側の側壁に、サイドウォール膜SWを形成する。例えば、酸化シリコン膜とその上部の窒化シリコン膜との積層膜よりなる絶縁膜をCVD法でゲート電極G上に堆積した後、異方性エッチングを施すことにより、ゲート電極Gの側壁に上記絶縁膜よりなるサイドウォール膜SWを形成する。次いで、ゲート電極Gおよびサイドウォール膜SWの合成体の両側の活性領域AcP1、AcP2、pW中に、n型の高濃度不純物領域SDを形成する。例えば、イオン注入法を用いて、n型不純物を導入することによりn型の高濃度不純物領域SDを形成する。このn型の高濃度不純物領域SDは、n型の低濃度不純物領域EXより不純物濃度が高く、また、より深い位置まで延在するように形成される。次いで、ゲート電極Gおよびサイドウォール膜SWの合成体の両側の活性領域AcN1、AcN2、nW中に、p型の高濃度不純物領域SDを形成する。例えば、イオン注入法を用いて、p型不純物を導入することによりp型の高濃度不純物領域SDを形成する。このp型の高濃度不純物領域SDは、p型の低濃度不純物領域EXより不純物濃度が高く、また、より深い位置まで延在するように形成される。上記高濃度不純物領域SDおよび低濃度不純物領域EXにより、いわゆるLDDLightlyDopedDrain構造のソース、ドレイン領域が構成される。以上の工程により、SRAMメモリセルを構成する6つのトランジスタDr1、Acc1、Lo1、Lo2、Acc2、Dr2が略完成する。次いで、ゲート電極Gおよびソース、ドレイン領域SD上に、サリサイドSalicide:SelfAlignedSilicide技術により、金属シリサイド層13を形成する。例えば、トランジスタ上にニッケルNi膜などの金属膜を形成し熱処理を施すことにより、ゲート電極GとNi膜およびソース、ドレイン領域SDとNi膜との接触領域において、シリサイド化反応を生じさせる。その後、未反応のNi膜を除去することにより、ニッケルシリサイド膜を形成する。次いで、図22および図23に示すように、各トランジスタDr1、Acc1、Lo1、Lo2、Acc2、Dr2のソース、ドレイン領域SDおよびゲート電極G上に第1プラグP1P1a~P1j、SP1を形成する図14等参照。まず、各トランジスタDr1、Acc1、Lo1等上に層間絶縁膜IL1として、例えば、窒化シリコン膜と酸化シリコン膜との積層膜を形成する。この窒化シリコン膜は酸化シリコン膜のエッチングの際のエッチングストッパーの役割を果たすものであり、酸化シリコン膜より薄く形成される。次いで、層間絶縁膜IL1をエッチングすることによりコンタクトホールを形成する。この際、ゲート電極G3部においては、ゲート電極G3上からLo1のソース、ドレイン領域SD上まで延在するコンタクトホールが形成されるG1部においても同様。次いで、コンタクトホールの内部を含む層間絶縁膜IL1上に導電性膜を堆積する。導電性膜としては、バリア膜図示せずと金属膜との積層膜を用いることができる。バリア膜としては、例えば、Tiチタン膜またはTiN窒化チタン膜、もしくはこれらの積層膜を用いることができる。また、金属膜としては、例えば、Wタングステン膜などを用いることができる。堆積した導電性膜のうち、コンタクトホール以外の導電性膜をCMP法などを用いて除去することにより、コンタクトホール内に導電性膜を埋め込むことにより、第1プラグP1P1a~P1j、SP1を形成する。次いで、プラグP1の上部に、第1層配線M1を形成する。この第1層配線M1は、Alアルミニウムなどの導電性膜をパターニングすることにより形成することができる図15等参照。次いで、第1層配線M1の上方にReRAM部RM1、RM2を形成する。具体的には、Acc1のソース、ドレイン領域上に形成された第1プラグP1c上の第1層配線M1上に第2プラグP2caを介してReRAM部RM1を形成する。まず、第1層配線M1上に層間絶縁膜IL2aを形成する。層間絶縁膜IL2aとして、例えば、窒化シリコン膜と酸化シリコン膜との積層膜を形成する。次いで、層間絶縁膜IL2aをエッチングすることにより、第1プラグP1cと接続される第1層配線M1上にコンタクトホールを形成する。このコンタクトホール内に、第1プラグP1と同様に、導電性膜を埋め込むことにより第2プラグP2caを形成する。次いで、第2プラグP2ca上を含む層間絶縁膜IL2a上に、導電性膜を堆積し、さらに、抵抗変化層Rの材料を堆積した後、これらの積層膜をパターニングすることにより、第2プラグP2ca上に電極部Eおよび抵抗変化層Rを形成する。電極部Eの材料としては、例えば、Pt白金やWタングステン膜などを用いることができる。また、抵抗変化層Rの材料としては、前述したように所定の電位差により抵抗が変化する材料を用いることができ、その材料に制限はないが、例えば、CuxSiyO、GeO、GeSeなどを用いることができる。特に、上記CuxSiyO銅と酸化シリコンとを含有する化合物は、2~3V程度の電位差で抵抗変化が生じ、CuおよびSiO2を含有する複合ターゲットを用いてスパッタリング法などにより容易に形成することができるため、本実施の形態の抵抗変化層Rと用いて好適である。また、電極部Eの材料として、例えば、Ruルテニウムを用い、抵抗変化層Rの材料として、WO酸化タングステンとTiO酸化チタンとの積層膜を用いてもよい。なお、本実施の形態においては、ReRAMに用いられる抵抗変化層Rを例に説明したが、前述したように所定の電位差により抵抗が変化する材料であれば、いわゆるPRAMPhasechangeRAM、相変化メモリやMRAMMagnetoresistiveRAM、磁気抵抗メモリに用いられる材料を使用することも可能である。このように、第2プラグP2ca、P2fa上にReRAM部RM1、RM2を配置することにより、装置の小面積化を図ることができる。また、メモリセルの高集積化を図ることができる。次いで、図24および図25に示すように、抵抗変化層R上を含む層間絶縁膜IL2a上に層間絶縁膜IL2bを形成する。層間絶縁膜IL2bとして、例えば、窒化シリコン膜と酸化シリコン膜との積層膜を形成する。次いで、層間絶縁膜IL2bをエッチングすることにより、抵抗変化層R上にコンタクトホールを形成する。このコンタクトホール内に、第1プラグP1と同様に、導電性膜を埋め込むことにより第2プラグP2cbを形成する。先の層間絶縁膜IL2bのエッチング際、層間絶縁膜IL2bの下層の層間絶縁膜IL2aも同時にエッチングすることにより、これらを貫通するコンタクトホールを形成する。このコンタクトホールにも導電性膜を埋め込むことにより第2プラグP2P2a、P2d等を、第2プラグP2cbと同時に形成する。次いで、図26および図27に示すように、第2プラグP2上に第2層配線M2を形成し、この第2層配線M2上に第3プラグP3を介して第3層配線M3を形成する図16、図17等参照。例えば、第2プラグP2上を含む層間絶縁膜IL2b上に、Alなどの導電性膜を堆積し、パターニングすることにより第2層配線M2を形成する。さらに、第2層配線M2上に層間絶縁膜IL3として例えば、窒化シリコン膜と酸化シリコン膜との積層膜を形成する。次いで、層間絶縁膜IL3をエッチングすることによりコンタクトホールを形成し、このコンタクトホール内に、導電性膜を埋め込むことにより第3プラグP3を形成する。次いで、第3プラグP3上を含む層間絶縁膜IL3上に、Alなどの導電性膜を堆積し、パターニングすることにより第3層配線M3を形成する。この後、第3層配線M3上に層間絶縁膜IL4等を形成し、さらに、多層の配線を形成してもよい。なお、第1層配線M1~第3層配線M3を埋め込み配線ダマシン配線としてもよい。例えば、層間絶縁膜IL1を配線溝用の第1絶縁膜と配線間用の第2絶縁膜との積層構造とし、第1絶縁膜に形成された配線溝内に導電性膜を埋め込むことによりダマシン配線を形成する。また、第2層配線M2以降の配線においては、第2絶縁膜中のコンタクトホールと第1絶縁膜中の配線溝内に同時に導電性膜を埋め込むことにより、一度にプラグと配線導電膜とを形成してもよいデュアルダマシン法。以上の工程により、図14~図19に示す本実施の形態の半導体記憶装置が略完成する。なお、本実施の形態においては、第2層配線M2と第1層配線M1との間に、ReRAM部RM1、RM2を形成したが、ReRAM部RM1、RM2の位置は、かかる位置に制限されるものではなく、ビット線BL、/BLとアクセストランジスタAcc1、Acc2の一端但し、蓄積ノードA、Bと逆側との間であれば、他の位置でもよい図6等参照。例えば、アクセストランジスタAcc1、Acc2のソース、ドレイン領域SDと第1層配線M1との間に配置してもよく、また、第3層配線M3と第2層配線M2の間に配置してもよい。また、電極部Eは省略可能であり、第2プラグP2a上に直接、抵抗変化層Rを形成してもよい。また、上記実施の形態において説明した1.5Vや2.0Vなどの具体的な電位は、一例にすぎず、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。また、SRAMの保持データのReRAM部への書き込みに際しては、蓄積ノードA、Bの電位に対応して、2つのReRAM部RM1、RM2のいずれをオン状態ONとしてもよく、上記実施の形態の場合RM1をオン状態と逆に、ReRAM部RM2をオン状態としてもよい。かかる場合には、蓄積ノードAおよびBに対応するデータの書き戻し動作も適宜変更されることは言うまでもない。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。