信号パスと、第一のデジタル信号を受信し、前記デジタル信号に対応する伝送される信号を、出力ノードにおいて前記信号パスへと提供するように構成された送信機と、受信機システムであって、前記信号パスから前記伝送された信号を受信するように結合された前置増幅器であって、前記前置増幅器によって受信された前記伝送された信号に対応する増幅された信号を提供するように構成され、コモンゲート増幅トランジスタを含む、前置増幅器と、前記前置増幅器から前記増幅された信号を受信するように結合された受信機であって、前記受信器によって受信された前記増幅された信号に対応する、第二のデジタル信号を提供するように構成された、受信機と、を含む、受信機システムと、を含む、ことを特徴とするシグナリングシステム。前記信号パスは、任意のインピーダンス整合デバイスによって終端されていない信号ラインを含む、ことを特徴とする請求項1に記載のシグナリングシステム。前記信号パスはスルーシリコンビアを含む、ことを特徴とする請求項1に記載のシグナリングシステム。前記前置増幅器は、前記コモンゲート増幅トランジスタのドレインと、第一の供給電圧ノードとの間に結合された負荷インピーダンスと、前記コモンゲート増幅トランジスタのソースと、第二の供給電圧ノードとの間に結合されたブリーダインピーダンスと、をさらに含み、前記コモンゲート増幅トランジスタのゲートは、バイアス電圧に結合されるように構成される、ことを特徴とする請求項1に記載のシグナリングシステム。前記負荷インピーダンスは、抵抗を含む、ことを特徴とする請求項4に記載のシグナリングシステム。前記負荷インピーダンスは、ゲート、ソースおよびドレインを有する第二のトランジスタを含み、前記ドレインは、前記第一の供給電圧ノードに結合され、前記ソースは前記コモンゲート増幅トランジスタの前記ドレインへと結合され、前記ゲートは、別のバイアス電圧に結合するように構成される、ことを特徴とする請求項4に記載のシグナリングシステム。前記ブリーダインピーダンスは、前記コモンゲート増幅トランジスタの前記ソースと、前記第二の供給電圧ノードとの間に結合された抵抗器を含む、ことを特徴とする請求項4に記載のシグナリングシステム。前記ブリーダインピーダンスは、ゲート、ソースおよびドレインを有する第二のトランジスタを含み、前記ソースは前記第二の供給電圧ノードに結合され、前記ドレインは前記コモンゲート増幅トランジスタの前記ソースに結合され、前記ゲートは別のバイアス電圧を受信するように結合されるように構成される、ことを特徴とする請求項4に記載のシグナリングシステム。前記バイアス電圧を提供するように構成されたバイアス電圧源をさらに含み、前記バイアス電圧源は、ゲート、ソースおよびドレインを有する第二のトランジスタであって、前記ソースは、前記第二の供給電圧ノードへと結合され、前記ドレインは出力電圧ノードへと結合される、第二のトランジスタと、前記第二のトランジスタの前記ドレインと、前記第一の供給電圧ノードとの間に結合された第二の負荷インピーダンスと、前記第二のトランジスタの前記ソースと、前記第二の供給電圧ノードとの間に結合された第二のブリーダインピーダンスと、前記出力電圧ノードに結合された第一の入力ノードと、参照電圧を受信するように結合された第二の入力ノードと、前記第二のトランジスタの前記ゲートに結合された出力ノードとを有する差動増幅器であって、前記第一および第二の入力ノードにおける電圧の差に対応する大きさで、前記バイアス電圧を生成するように構成された、差動増幅器と、を含む、ことを特徴とする請求項4に記載のシグナリングシステム。前記コモンゲート増幅トランジスタは、NMOSトランジスタを含む、ことを特徴とする請求項4に記載のシグナリングシステム。前記受信器は、前記前置増幅器から前記増幅された信号を受信するように結合された第一の入力ノードと、参照電圧を受信するように結合された第二の入力ノードとを有する差動増幅器であって、前記第一および第二の入力ノードにおける電圧の差に対応する大きさで、出力ノードにおいて、前記第二のデジタル信号を提供するように構成された、差動増幅器を含む、ことを特徴とする請求項1に記載のシグナリングシステム。前記参照電圧を提供するように構成された参照電圧源をさらに含み、前記参照電圧源は、バイアス電圧を受信するように構成されたゲート、ソースおよびドレインを有するトランジスタであって、前記ドレインは参照電圧出力ノードへと結合された、トランジスタと、前記トランジスタの前記ドレインと、第一の供給電圧ノードとの間に結合された負荷インピーダンスと、前記トランジスタの前記ソースと、第二の供給電圧ノードとの間に結合されたブリーダインピーダンスと、を含む、ことを特徴とする請求項11に記載のシグナリングシステム。ロウパスフィルタをさらに含み、前記ロウパスフィルタは、前記トランジスタの前記ゲートへと、前記バイアス電圧を結合するように構成される、ことを特徴とする請求項12に記載のシグナリングシステム。前記送信機は、約50ミリボルトよりも小さい振幅を有する前記伝送される信号を提供するように構成される、ことを特徴とする請求項1に記載のシグナリングシステム。前記送信機は、第一の供給電圧ノードと第一の回路ノードとの間に結合されたゲート、ドレインおよびソースを有する第一のトランジスタと、前記第一の回路ノードと前記送信機の前記出力ノードとの間に結合されたドレインおよびソースを有する第二のトランジスタであって、前記第一のデジタル信号に由来する第一の信号を受信するように結合されたゲートをさらに有する、第二のトランジスタと、前記送信機の前記出力ノードと、第二の供給電圧ノードとの間に結合されたドレインおよびソースを有する第三のトランジスタであって、前記第一のデジタル信号を受信するように結合されたゲートをさらに有する、第三のトランジスタと、前記送信機の前記出力ノードに結合された第一の入力と、参照電圧を受信するように構成された第二の入力と、前記第一のトランジスタの前記ゲートに結合された出力ノードと、を有する電圧コンパレータであって、前記参照電圧と比較した、前記出力ノードの前記電圧に応じて、前記第一のトランジスタの導電性を制御するように構成された、電圧コンパレータと、を含む、ことを特徴とする請求項1に記載のシグナリングシステム。前記前置増幅器が、前記前置増幅器によって受信された前記伝送された信号よりも大きい振幅を有する、増幅された信号を提供するように構成されるために、前記前置増幅器が、1よりも大きい利得を有するように構成される、ことを特徴とする請求項1に記載のシグナリングシステム。バイアス電圧を受信するように構成されたゲート、ソースおよびドレインを有するトランジスタであって、前記ソースは、入力ノードに結合され、前記ドレインは出力ノードに結合されるトランジスタと、前記トランジスタの前記ドレインと、第一の供給電圧ノードとの間に結合された負荷インピーダンスと、前記トランジスタの前記ソースと、第二の供給電圧ノードとの間に結合されたブリーダインピーダンスと、を含む、ことを特徴とする前置増幅器。前記負荷インピーダンスは抵抗を含む、ことを特徴とする請求項17に記載の前置増幅器。前記負荷インピーダンスは、第二のトランジスタを含む、ことを特徴とする請求項17に記載の前置増幅器。前記ブリーダインピーダンスは、抵抗を含む、ことを特徴とする請求項17に記載の前置増幅器。前記ブリーダインピーダンスは、第二のトランジスタを含む、ことを特徴とする請求項17に記載の前置増幅器。前記バイアス電圧を提供するように構成されたバイアス電圧源をさらに含み、前記バイアス電圧源は、ゲート、ソースおよびドレインを有する第二のトランジスタであって、前記ソースは、前記第二の供給電圧ノードに結合され、前記ドレインは出力電圧ノードに結合される、第二のトランジスタと、前記第二のトランジスタの前記ドレインと、前記第一の供給電圧ノードとの間に結合された第二の負荷インピーダンスと、前記第二のトランジスタの前記ソースと、前記第二の供給電圧ノードとの間に結合された第二のブリーダインピーダンスと、前記出力電圧ノードに結合された第一の入力ノードと、参照電圧を受信するように結合された第二の入力と、前記第二のトランジスタの前記ゲートに結合された出力ノードと、を有する差動増幅器であって、前記第一の入力ノードの電圧と前記第二の入力ノードの電圧の間の差に対応する大きさで前記バイアス電圧を生成するように構成された、差動増幅器と、を含む、ことを特徴とする請求項17に記載の前置増幅器。複数のメモリセルのアレイと、第一のデジタル信号を受信し、前記デジタル信号に対応する伝送される信号を、信号パスへと提供するように構成された少なくとも一つの送信機と、少なくとも一つの受信機システムであって、各受信機システムは、前記信号パスから前記伝送された信号を受信するように結合された前置増幅器であって、前記前置増幅器によって受信された前記伝送された信号に対応する増幅された信号を提供するように構成され、コモンゲート増幅トランジスタを含む、前置増幅器と、前記前置増幅器から前記増幅された信号を受信するように結合された受信機であって、前記受信器によって受信された前記増幅された信号に対応する第二のデジタル信号を提供するように構成される、受信機と、を含む、受信機システムと、を含む、ことを特徴とするメモリデバイス。前記前置増幅器は、前記コモンゲート増幅トランジスタのドレインと、第一の供給電圧ノードとの間に結合された負荷インピーダンスと、前記コモンゲート増幅トランジスタのソースと、第二の供給電圧ノードとの間に結合されたブリーダインピーダンスと、をさらに含み、前記コモンゲート増幅トランジスタのゲートは、バイアス電圧に結合されるように構成される、ことを特徴とする請求項23に記載のメモリデバイス。デジタル信号を受信する方法であって、前記デジタル信号を受信するステップと、増幅された信号を生成するために、前記デジタル信号を増幅するステップと、前記入力ノードから供給電圧ノードへの電流を流すステップと、を含む、ことを特徴とする方法。増幅された信号を生成するために前記デジタル信号を増幅する前記動作は、前記増幅された信号を生成するために、前記デジタル信号を増幅するために、コモンゲート増幅トランジスタを使用するステップを含む、ことを特徴とする請求項25に記載の方法。一実施形態に従うシグナリングシステム10が、図1に示される。シグナリングシステム10は、ライン16などの信号パスに結合された送信機12を含み、信号パスは任意のインピーダンス整合デバイスによって終端されていない可能性がある。インピーダンス整合が必要とされていない終端されていないラインは、スルーシリコンビアなどのオンチップ相互接続およびチップトゥチップ相互接続などのように、比較的短い可能性がある。送信機12は、図示されていないシリアライザなどの任意のデジタル回路からデジタル信号を受信してもよい。シリアライザは、パラレルデータを、対応するシリアルデータストリームへと変換する機能を実施しうる。送信機12は、その後、デジタル信号に対応する、伝送される信号を、出力ノードにおける信号ライン16へと適用してもよい。上述されたように、信号をある位置から別の位置へと結合することによって消費される電力量は、結合される信号強度の関数である可能性がある。送信機12は、比較的小さい強度を有する信号を生成することによって電力消費を最小限化するように設計されてもよい。一実施形態においては、送信機12によって伝送される信号のピークトゥピーク振幅は、約50ミリボルトであるが、信号の振幅は、他の実施形態においては、50mVよりも大きくてもよいし、または50mVよりも小さくてもよい。送信機12によって伝送される信号が比較的小さい強度であるため、信号が伝送される位置において伝送される信号を適切に受信することが困難になる可能性がある。したがって、信号ライン16に結合される受信機システム20は、信号が受信器28に適用される前に、伝送された信号を増幅するための前置増幅器24を含みうる。前置増幅器24は、電力を消費する可能性があるが、前置増幅器24によって消費される余剰電力量は、比較的小さい振幅を有する信号を送信機12から受信器システム20へと結合することによって消費される電力が減少することによって、埋め合わせされる以上のものである可能性がある。前置増幅器24は、伝送された信号を信号ライン16から受信するように結合された第一の入力ノードと、バイアス電圧Vnを受信するように結合された第二の入力ノードとを有する増幅器であってもよい。動作においては、前置増幅器24は、前置増幅器24によって信号ライン16から受信された伝送された信号に対応する、増幅された信号を、出力ノードにおいて出力してもよい。前置増幅器24によって増幅された信号振幅は、バイアス電圧Vnの振幅によって大きく影響されうる。バイアス電圧の最適な大きさは、前置増幅器24における回路の特性に依存しうる。前置増幅器24は、増幅された信号の信号振幅が前置増幅器24によって受信された伝送された信号の信号振幅と実質的に等しくなるように、構成されてもよい。しかしながら、前置増幅器24によって増幅された信号の信号振幅が、前置増幅器24によって受信された、伝送された信号の信号振幅よりも其々、大きいか、または小さくなるように、前置増幅器の利得は、1よりも大きくてもよいし、または、1よりも小さくてもよい。図1に示されたシグナリングシステム10の実施形態においては、前置増幅器24は、バイアス電圧Vnが印加されるゲートを有する、NMOSトランジスタ30などのコモンゲート増幅トランジスタで実現されてもよい。トランジスタ30のドレインは、抵抗32などの負荷インピーダンスを介して、Vccなどの供給電圧へと結合されてもよい。出力ノード34は、抵抗32とトランジスタ30のドレインとの間の接合において提供され、受信機28の入力へと結合されてもよい。トランジスタ30のソースは、入力ノード36ならびに、NMOSトランジスタ40などの第二のトランジスタのドレインなどのブリーダインピーダンス38へと結合されてもよい。入力ノード36は、ライン16から伝送された信号を受信するように結合されてもよい。トランジスタ40は、供給電圧Vccなどのバイアス電圧を受信するように結合されたゲートと、接地などの第二の供給電圧へと結合されたソースとを有してもよい。トランジスタ40のゲートへと結合された供給電圧Vccは、トランジスタ40の電気的特性と組み合わせて、ブリーダインピーダンスの大きさを適切な値へと設定する。しかしながら、他の実施形態においては、Vcc以外のバイアス電圧がトランジスタ40のゲートに対して印加されてもよい。ブリーダインピーダンスとして機能するトランジスタ40は、内部信号干渉を減少させうる。内部信号干渉は出力ノード34に適用される出力信号を低下させる可能性がある。ブリーダインピーダンスは、入力ノード36へと注入される電流の大きさをも減少させる可能性がある。受信機28は、前置増幅器24の出力ノード34から増幅された信号を受信するように結合された第一の入力ノードと、参照電圧Vrefを受信するように結合された第二の入力ノードとを有してもよい。受信器28は、前置増幅器24から受信された、増幅された信号に対応するデジタル信号を、出力ノードにおいて提供する例えば、適用する、供給する、出力するなどように構成されてもよい。図2は、送信機50の一実施形態を示し、送信機50は、図1もしくは、他の幾つかのシグナリングシステム実施形態に示された送信機12として使用されてもよい。送信機50は、出力ノード58へと結合されたドレインと、接地などの参照ノードへと結合されたソースとを有する第一のトランジスタ54を含む。送信機50は、出力ノード58へと結合されたソースを有する第二のトランジスタ62をさらに含む。入力信号inは、第一のトランジスタ54のゲートへと適用され、相補的入力信号inBは、第二のトランジスタ62のゲートへと適用されてもよい。当業者にとって既知の従来の回路および技術は、相補的入力信号inBを生成するために使用することができる。トランジスタ54は、アクティブ化されると、参照ノード例えば、接地へと出力ノード58をプルダウンする、プルダウントランジスタとして機能し、トランジスタ62は、アクティブ化されると、出力ノード58をVHigh電圧へとプルアップする、プルアップトランジスタとして機能する。トランジスタ54および62は、in信号およびinB信号に従って、出力ノード58を結合したり、遮断したりするスイッチとして機能する。出力信号Voutは、inおよびinB信号の論理レベルに従って、論理レベルを有する出力ノード58において提供されてもよい。第三のトランジスタ70は、Vccなどの供給電圧および第二のトランジスタ62のドレインへと結合されてもよい。トランジスタ70のゲートは、出力ノード58へと結合された第一の入力と、電圧参照信号Vrefを受信するように結合された第二の入力とを有する電圧コンパレータ回路60の出力へと結合されてもよい。トランジスタ70は、Vout電圧と参照電圧Vrefの比較に応じて、電圧コンパレータ回路60によって生成される制御電圧AVnによって制御されてもよい。図2に示された本発明の実施形態においては、トランジスタ54、62、70は、nチャネルトランジスタ、例えば、nチャネル金属酸化物半導体NMOSトランジスタである。他の実施形態においては、トランジスタ54、62、70は、同様に、他のタイプのトランジスタである可能性がある。図1に示された前置増幅器24の代わりに使用される可能性のある前置増幅器80の別の実施形態が、図3に示される。前置増幅器80は、前置増幅器24で使用されたのとほぼ同一のコンポーネントを使用する。したがって、簡潔性および明瞭性のために、これらの共通のコンポーネントの特性および動作の説明は繰り返されない。前置増幅器80は、ブリーダインピーダンス38として、トランジスタ40の代わりに抵抗器84を使用することが、図1に示された前置増幅器24と異なっている。他の全ての点においては、前置増幅器80は、図1に示された前置増幅器24と同一であってもよい。図1に示された前置増幅器24の代わりに使用される可能性のある前置増幅器90の別の実施形態が、図4に示される。再度、前置増幅器90は、前置増幅器24で使用されるのとほぼ同一のコンポーネントを使用するため、共通のコンポーネントの特性および動作は、繰り返されない。前置増幅器90は、図1の前置増幅器24における負荷インピーダンスとして使用された抵抗器32の代わりに、負荷インピーダンスとして、トランジスタ94を使用することが、図1に示された前置増幅器24とは異なっている。トランジスタ94は、負荷インピーダンスの大きさを適切な値へと設定するために、供給電圧Vccなどのバイアス電圧へと結合されたゲートを有する。しかしながら、他の実施形態においては、Vcc以外の電圧が、トランジスタ94のゲートへと印加されてもよい。図5は、図1、図3および図4に示された前置増幅器実施形態、または、他の幾つかの実施形態に従う前置増幅器へと、バイアス電圧Vnを供給するために使用される可能性がある、バイアス電圧回路100の概略図である。バイアス電圧回路100は、トランジスタ30のソースが入力ノード36図1ではなく、接地などの参照電圧へと結合されるという点以外は、図1に示された前置増幅器24と本質的に同一である回路を含む。したがって、バイアス電圧回路100の特性は、前置増幅器24の特性が変化するのと同一の様式で、プロセス、供給電圧および/もしくは温度によって変化する可能性がある。出力ノード34は、差動増幅器110の第一の入力へと結合され、差動増幅器110は、図1のシグナリングシステム10で使用された受信機28と本質的に同一の回路であってもよい。差動受信器110への第二の入力は、参照電圧源114へと結合され、参照電圧源114は、特定の大きさを有する参照電圧を供給してもよい。一実施形態においては、参照電圧は、供給電圧Vccの大きさと等しい大きさから、約20の大きさまでの大きさを有する可能性がある。最終的に、差動増幅器110の出力は、トランジスタ30のゲートへと結合される可能性がある、ならびに、図5の実施形態においては、利得1などの特定の利得を有するバッファ120へと結合される可能性がある、電圧Vn’を生成する。しかしながら、他の実施形態においては、バッファ120は使用されなくてもよく、バイアス電圧Vnは、差動増幅器110の出力で提供されてもよい。動作においては、電圧Vn’は、トランジスタ30のゲートに対して電圧を印加し、トランジスタ30は、ノード34を介して、差動増幅器110の第一の入力へと印加される電圧の大きさを設定する。この電圧が参照電圧源114からの電圧よりも大きい場合には、電圧Vn’は増加し、それによって、トランジスタ30を介して流れる電流も増加する。結果として、ノード34に印加される電圧は、参照電圧源114からの電圧まで減少する。ノード34に対して印加される電圧が、参照電圧源114からの電圧よりも小さい場合には、回路100は、逆の様式で動作し、参照電圧源114からの電圧まで、ノード34に対して印加される電圧を増加させる。トランジスタ30および差動増幅器110を通るループ利得は、十分に高く、ノード34へと印加される電圧は、参照電圧源114によって提供される電圧と実質的に等しい。図1、図3および図4の前置増幅器の実施形態へと提供されるバイアス電圧Vnは、したがって、参照電圧源114によって提供される電圧で設定されてもよい。受信機28図1へと参照電圧Vrefを供給するために使用される可能性がある参照電圧ジェネレータ140は、図6に示される。参照電圧ジェネレータ140もまた、図1に示された前置増幅器24と類似し、したがって、プロセス、供給電圧および/もしくは温度変化の結果として生じる前置増幅器24の特性における変化をなぞるような特性を有しうる。しかしながら、図1に示された前置増幅器24におけるように、Vccへとトランジスタ40のゲートを結合するのではなく、トランジスタ40のゲートは、トランジスタ30のゲートへと結合され、したがって、バイアス電圧Vnを受信する。さらには、バイアス電圧Vnは、バイアス電圧Vnのノイズが減衰する周波数を選択するために、適切な値の抵抗146およびキャパシタンス148を含むロウパスフィルタ144を介して、トランジスタ30のゲートへと印加されてもよい。さらには、トランジスタ40は、トランジスタ40のインピーダンス特性、したがって、参照電圧Vrefの大きさを変化させるために同調可能であってもよい。図7は、図1に示されたシグナリングシステムの実施形態を使用する、もしくは他の幾つかの実施形態に従うメモリシステム200の一実施形態のブロック図である。メモリシステム200は、メモリセルのアレイ202を含み、メモリセルは、例えば、DRAMメモリセル、SRAMメモリセル、フラッシュメモリセル、もしくは他の幾つかのタイプのメモリセルであってもよい。メモリシステム200は、コマンドバス208を介してメモリコマンドを受信し、かつ、種々のメモリ動作を実行するために、メモリシステム200内で対応する制御信号を生成するコマンドデコーダ206を含みうる。行および列アドレス信号は、アドレスバス220を介してメモリシステム200へと適用され、かつ、アドレスラッチ210へと提供されてもよい。アドレスラッチ210は、その後、個別の列アドレスおよび個別の行アドレスを出力してもよい。行および列アドレスは、其々、行アドレスデコーダ222および列アドレスデコーダ228へと、アドレスラッチ210によって提供されてもよい。列アドレスデコーダ228は、其々の列アドレスに対応し、アレイ202を通して伸長するビット線を選択してもよい。行アドレスデコーダ222は、受信された行アドレスに対応する、アレイ202におけるメモリセルの其々の行をアクティブ化するワード線ドライバ224へと接続されてもよい。受信された列アドレスに対応する選択されたデータ線例えば、ビット線もしくは複数のビット線は、入力出力データバス240を介して、データ出力バッファ234へと読み出しデータを提供するために、読み出し/書き込み回路230へと結合されてもよい。書き込みデータは、データ入力バッファ244およびメモリアレイ読み出し/書き込み回路230を介して、メモリアレイ202へと適用されてもよい。コマンドデコーダ206は、メモリアレイ202における種々の動作を実施するために、コマンドバス208へと適用されるメモリコマンドに応答してもよい。特に、コマンドデコーダ206は、メモリアレイ202からデータを読み出す、ならびにメモリアレイ202へとデータを書き込むために、内部制御信号を生成するために使用されてもよい。種々の実施形態に従うシグナリングシステムは、メモリシステム200に含まれてもよい。メモリシステム200の幾つかの実施形態においては、シグナリングシステムは、ある内部コンポーネントから別の内部コンポーネントへと内部信号もしくはオンチップ信号を駆動するように構成され、例えば、コマンドデコーダ206から、メモリシステム200の他の内部コンポーネントへの内部制御信号を駆動する。他の実施例においては、シグナリングシステムの一実施形態は、アドレスデコーダ222、228からの内部アドレス信号を結合し、入力出力バス240上の内部データ信号を結合してもよい。メモリシステム200の他の実施形態においては、シグナリングシステムの実施形態は、メモリシステム200に適用されるデータ信号を結合するように構成される。例えば、入力バッファ234は、読み出し/書き込み回路230へとデータ信号を結合する前に、外部に適用されるデータ信号を受信するために、種々の実施形態に従う前置増幅器および受信器を含んでもよい。種々の実施形態に従うシグナリングシステムは、メモリシステム以外の用途で使用されてもよい。本発明は、開示された実施形態に関連して記述されてきたが、当業者は、本発明から逸脱することなく、形態および詳細に変更が加えられてもよいことを理解されたい。このような改変は、当業者の技術の範囲内である。したがって、本発明は、添付の請求項以外によって限定されることはない。