周辺装置と接続する複数の演算装置を有する情報処理装置において、前記複数の演算装置のすくなくとも一つは、演算処理を行う演算部と、前記演算部と前記周辺機器とを接続する第1の経路と、他の演算装置が有する演算部と前記周辺機器とを接続する第2の経路と、前記第1の経路と前記第2の経路とを切替える切替え部と、を有し、前記情報処理装置はさらに、前記切替え部に前記第1の経路と前記第2の経路をと切替させる切替え信号を生成して前記切替え部に出力する信号生成部と、を備える情報処理装置。前記信号生成部は、前記演算装置内で発生したエラーを検出すると、前記切替え部を前記第2の経路に切り替える前記切替え信号を生成する、ことを特徴とする請求項1に記載の情報処理装置。前記信号生成部は、前記第1の経路または前記第2の経路を選択する選択手段を備え、前記選択部により選択された経路に前記切替え部を切り替える切替え信号を生成することを特徴とする請求項1に記載の情報処理装置。前記演算装置は、前記信号生成部が出力する切替え信号を保持する信号保持手段を有し、該信号保持手段が保持する信号が前記切替え部に出力される、ことを特徴とする請求項1に記載の情報処理装置。前記切替え信号は、前記演算装置に対するリセット信号である、ことを特徴とする請求項2に記載の情報処理装置。周辺装置と接続する複数の演算装置を有する情報処理装置において、演算処理を行う演算部と、前記演算部と前記周辺機器とを接続する第1の経路と、他の演算装置が有する演算部と前記周辺機器とを接続する第2の経路と、与えられる選択信号にしたがって、前記第1または前記第2の経路に切替える切替え信号を生成する切替え信号生成部と、前記切替え信号にしたがって、前記第1の経路と前記第2の経路とを切替える切替え部と、を有する少なくとも一つの演算装置と、第1または前記第2の経路を選択する手段を有し、選択された経路を選択する選択信号を生成して、前記切替え信号生成部に出力する選択手段と、を備える情報処理装置。周辺装置と接続する演算装置において、演算処理を行う演算部と前記周辺機器とを接続する第1の経路と、他の演算装置が有する演算処理を行う演算部と前記周辺機器とを接続する第2の経路と、前記第2の経路を介して前記他の演算装置から送られる情報に含まれる宛先にしたがって、所定の前記周辺機器に前記情報を出力する切替え部と、を有する演算装置を備える情報処理装置。周辺装置と接続する演算装置において、演算処理を行う演算部と前記周辺機器とを接続する第1の経路と、他の演算装置が有する演算処理を行う演算部と前記周辺機器とを接続する第2の経路と、外部から入力される特定の信号にしたがって、前記第1の経路と前記第2の経路とを切替える切替え部と、を備える演算装置。さらに、近年の半導体技術の発展により、1つの半導体チップ内に多くの機能を取り込めるようになったため、図1に示したLIOバスコントローラ121やPCIバスコントローラ122などもCPU内部に内蔵することもできるようになっている。図2は、LIOバスコントローラやPCIバスコントローラを内蔵するCPUを搭載したシステムボード200の概要を示す図である。システムボード200は、CPUAおよびB、メモリ101および102、メモリ111および112、レガシーIOコントローラ130およびBCM140と、を備えている。CPUAおよびBは、メモリコントローラに加えて、LIOバスコントローラとPCIバスコントローラを備える。この場合、例えば、CPUAは、レガシーIOコントローラ130と直接接続することができる。また、CPUAは、PCIソケットとも直接接続することができる。ここで、レガシーIOコントローラは、1つあれば足りる場合が多い。この場合、例えば、図2に示すように、CPUAにのみレガシーIOコントローラ130を接続することになる。また、筐体の小型化を図ろうとすると、PCIソケットの実装数が制限される場合がある。この場合、例えば、図2に示すように、CPUAにのみPCIソケットを実装することになる。図2に示す接続形態の場合、CPUBは、CPUバスで接続されるCPUAを介して、レガシーIOコントローラ130やPCIソケットを使用することになる。この場合、CPUAが故障状態になると、CPUBは、レガシーIOコントローラ130に接続されているディスクやLAN、PCIソケットに接続するIO装置などにアクセスできなくなる。その結果、CPUAが故障状態になるとCPUBも動作できなくなる。本情報処理装置は、1つの側面では、情報処理装置に含まれる演算装置が動作できなくなっても、動作できなくなった演算装置と接続していた周辺機器を、他の演算装置が継続して使用できる、ことを目的とする。本情報処理装置の1つの観点によれば、本情報処理装置は、以下の構成要素を備える。本情報処理装置は、周辺装置と接続する複数の演算装置を有する。演算装置は、第1の経路と、第2の経路と、切替え部と、を有する。前記第1の経路は、演算処理を行う演算部と前記周辺機器とを接続する経路である。前記第2の経路は、他の演算装置が有する演算処理を行う演算部と前記周辺機器とを接続する経路である。前記切替え部は、切替え信号にしたがって、前記第1の経路と前記第2の経路とを切替える。信号生成部は、前記切替え信号を生成して前記切替え部に出力する。本情報処理装置の1つの態様によると、情報処理装置に含まれる演算装置が動作できなくなっても、動作できなくなった演算装置と接続していた周辺機器を、他の演算装置が継続して使用できる、ことができる。以下、本実施形態の一例について、図3~図22に基づいて説明する。なお、以下に説明する実施形態はあくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図ではない。すなわち、本実施形態は、その趣旨を逸脱しない範囲で、以下に記載の技術を組み合わせるなど種々変形して実施することができる。図3は、本実施例に係る情報処理装置300の概要を説明する図である。情報処理装置300は、演算装置310と、演算装置320と、信号生成部330と、を備える。演算装置310は、演算部311と切替え部312とを備える。演算部311は、所定のプログラムにしたがって演算を実行する演算装置を含むことができる。切替え部312は、第1の経路と第2の経路とを、信号生成部330が生成する切替え信号にしたがって切替える切り替え装置である。第1の経路は、演算装置310と接続する周辺機器340と、演算部311と、を接続する経路である。第2の経路は、演算装置310と接続する周辺機器340と、演算装置320と、を接続する経路である。演算装置320は、第2の経路を介して、演算装置310と接続する周辺機器340を使用することができる。信号生成部330は、切替え信号を生成して切替え部312に出力する。演算装置310は、信号生成部330が生成する切替え信号にしたがって、第1の経路と第2の経路とを切替えることができる。例えば、演算装置310が故障するなどして動作不能のなった場合に、第1の経路を第2の経路に切替えると、演算装置310が動作不能となっても、演算装置320は、演算装置310と接続する周辺機器340を継続して利用することができる。図4は、本実施例に係る情報処理装置に搭載されるシステムボード400の概要を説明する図である。システムボード400は、CPU410および420と、レガシーIOコントローラ430と、PCIソケット440と、BCM450と、を備える。CPU410とCPU420とは、CPUバスで接続している。また、CPU410とCPU420とは、LIOバスおよびPCIバスとで互いに接続している。CPU410は、LIOバスコントローラ411と、PCIバスコントローラ412と、スイッチ413と、を備える。また、CPU420は、LIOバスコントローラ421と、PCIバスコントローラ422と、スイッチ423と、を備える。なお、LIOバスコントローラ421、PCIバスコントローラ422およびスイッチ423は、LIOバスコントローラ411、PCIバスコントローラ412およびスイッチ413と同じ装置なので、以下では、CPU410を例に説明する。CPU410は、外部装置と接続するための端子a11、a12、a13、a14およびa15と、端子b11、b12、b13、b14およびb15と、を備える。端子a11は、スイッチSW1の端子Cと接続する。また、端子a12、a13、a14およびa15は、それぞれスイッチSW2-5の端子Cと接続する。端子b11は、スイッチSW1の切替え端子Bと接続する。また、端子b12、b13、b14およびb15は、それぞれスイッチSW2-5の切替え端子Bと接続する。LIOバスコントローラ411は、LIOバスコントローラ411-レガシーIOコントローラ430間を接続するLIOバスでのデータ転送を制御するコントローラである。PCIバスコントローラ412は、PCISIGSpecialInterestGroupによって策定されたバスの規格であるPCIを使用する周辺機器、例えば、IO装置との接続をサポートするインタフェース装置である。スイッチ413は、スイッチSW1、SW2、SW3、SW4およびSW5を備える。スイッチSW1は、切替え端子AおよびBを備える。そして、切替え端子Aは、LIOバスコントローラ411と接続している。切替え端子Bは、CPU420のPCIバスに接続された端子b11と接続している。また、スイッチSW1は、レガシーIOコントローラ430に接続された端子a11と接続している。スイッチSW1は、切替え端子AまたはBの選択により、LIOバスコントローラ411-レガシーIOコントローラ430間を接続するLIOバスと、CPU420のスイッチSW1ーIOコントローラ430間を接続するバスと、切替えることができる。スイッチSW2は、切替え端子AおよびBを備える。そして、切替え端子Aは、PCIバスコントローラ412と接続している。切替え端子Bは、CPU420のPCIバスに接続された端子b12と接続している。また、スイッチSW2は、PCIソケット441と接続している。スイッチSW2は、切替え端子AまたはBの選択により、PCIバスコントローラ412-PCIソケット441間を接続するPCIバスと、CPU420のスイッチSW2-PCIソケット441間を接続するバスと、切替えることができる。同様に、スイッチSW3~5は、切替え端子AおよびBを備える。そして、スイッチSW3~5の切替え端子Aは、PCIバスコントローラ412と接続している。スイッチSW3~5の切替え端子Bは、それぞれ、CPU420のPCIバスに接続された端子b13、b14およびb15と接続している。また、スイッチSW3~5は、それぞれ、PCIソケット442、443および444と接続している。スイッチSW3~5は、切替え端子AまたはBの選択により、PCIバスコントローラ-PCIソケット間を接続するPCIバスと、CPU420のスイッチSW-PCIソケット間を接続するバスと、切替えることができる。レガシーIOコントローラ430は、古くから使用されてきた、いわゆるレガシーIO装置を使用する周辺機器と接続するためのインタフェース装置である。レガシーIOコントローラ430は、例えば、磁気ディスク装置との接続に使用するSCSISmallComputerSystemInterfaceやIDEIntegratedDriveElectronics、LANとの接続に使用するEthernet登録商標、シリアル通信を行う機器との接続に使用するRS-232CRecommendStandard232versionCなどをサポートするコントローラである。レガシーIOコントローラ430は、スイッチSW1を含むLIOバスを介してCPU410内のLIOバスコントローラ411と接続している。PCIソケット440は、IO装置と接続するためのソケットである。PCIソケット440は、スイッチSW2-5を含むPCIバスを介してPCIバスコントローラ412と接続している。図4では、PCIソケット440が、4つのPCIソケット441、442、443および444である場合を例示している。PCIソケット441、442、443および444は、それぞれPCIバスを介して、スイッチSW2、SW3、SW4およびSW5と接続している。BCM450は、CPU410、CPU420、レガシーIOコントローラ430など、システムボード400上に搭載されている装置と接続する。そして、BCM450は、システムボード400上に搭載されている装置を管理する。例えば、BCM450は、CPU410からエラー通知を受けると、通知を受けたエラーの内容をCPU410から読み出す。そして、BCM450は、エラーが致命的であると判断すると、CPU410を縮退する。この縮退は、BCM450がCPU410に対してリセット信号をアサートすることにより行うことができる。以上に説明したシステムボード400には、CPU410とCPU420の2つのCPUが搭載されている場合のシステムボードを例に説明した。しかし、システムボード400に搭載されるCPUの数を限定する趣旨ではない。また、CPU410では、2つのバスコントローラ、すなわち、LIOバスコントローラ411とPCIバスコントローラ412とを備える場合を例示した。しかし、CPU410に備わるバスコントローラの数や種類を限定する趣旨ではない。例えば、CPU410には、LIOバスコントローラ411だけが備わっていてもよいし、PCIバスコントローラ412だけが備わっていてもよい。また、PCIバスコントローラ412と接続するスイッチとして、4つのスイッチSW2~SW5が備わる場合を例示したが、スイッチの数を限定する趣旨ではないのは当然である。図5は、図4に示したシステムボード400の具体例を示す図である。なお、CPU420は、CPU410と同様の構成なので、図5では、CPU420内の具体的な記載を省略する。システムボード400は、CPU410および420と、レガシーIOコントローラ430と、PCIソケット440と、BCM450と、を備える。さらに、システムボード400は、割り込み受信制御器510と、リセット制御器520と、主記憶装置531と、BIOSBasicInput/OutputSystemROMReadOnlyMemory532と、を備える。割り込み受信制御器510は、CPU410またはCPU420から割り込み信号を受信すると、BCM450に対して、CPU410またはCPU420から割り込み信号を受信した旨を通知する。リセット制御器520は、BCM450からの指示にしたがって、CPU410またはCPU420に対するリセット信号をアサートする。本実施例において、リセット信号がアサートされた状態とは、リセット信号、図5に示す/Reset0、/Reset1が0に保持された状態とする。主記憶装置531は、CPU410が実行するプログラムやBIOSなどを記憶する主記憶装置である。BIOSROM532は、CPU410に接続される磁気ディスク装置などの周辺機器を制御するプログラム群、すなわち、BIOSを記憶する不揮発性メモリである。CPU410は、コア540と、アンコア550と、スイッチSW1~SW5と、を備える。コア540は、主記憶装置531に記憶されたプログラムを読み出して、読み出したプログラムにしたがって命令を実行する演算装置を含む。また、コア540は、演算装置と直接接続する1次キャッシュメモリなどを含むことができる。1次キャッシュメモリは、主記憶装置531から読み出したプログラムや演算に必要なデータなど、の一部または全部を一時的に記憶することができる。コア540は、リセット信号制御器520から送られるリセット信号がアサートされた間は、動作を停止する。そして、リセット信号のアサートが解除されると、コア540は動作を開始する。アンコア550は、CPUバスルータ551と、CPUバスIF制御部552と、メモリアクセス制御部553と、BIOSROM制御部554と、構成制御部555と、を備える。また、アンコア550は、エラー表示レジスタ556と、スクラッチレジスタ557と、割り込み制御部558と、I2CInterIntegratedCircuitスレーブ制御器559と、を備える。さらに、アンコア550は、LIOバスコントローラ411と、PCIバスコントローラ412と、を備える。なお、図示しないが、I2Cスレーブ制御器は、割り込み受信制御器510およびリセット制御器520にも含まれる。そして、I2Cスレーブ制御器に対応するI2Cマスタ制御器は、BCM450に含まれる。アンコア550は、リセット信号制御器520から送られるリセット信号がアサートされた間は、動作を停止する。そして、リセット信号のアサートが解除されると、コア540は動作を開始する。CPUバスIF制御部551は、CPU410とCPU420とを接続するCPUバスでのデータ転送を制御するコントローラである。CPUバスIF制御部551は、データ転送処理等のエラーを検出するエラー検出回路を備える。このエラー検出回路がエラーを検出すると、CPUバスIF制御部551は、検出したエラーのエラー情報をエラー表示レジスタ556に記憶する。CPUバスルータ552は、コア540、CPUバスIF制御部551、メモリアクセス制御部553、LIOバスコントローラ411およびPCIバスコントローラ412などと接続する。そして、コア540、CPUバスIF制御部551、メモリアクセス制御部553、LIOバスコントローラ411およびPCIバスコントローラ412などから送られるデータを、所定の送信先に転送する。CPUバスルータ552は、データのルーティング処理でのエラーを検出するエラー検出回路を備える。このエラー検出回路がエラーを検出すると、CPUバスルータ552は、検出したエラーのエラー情報をエラー表示レジスタ556に記憶する。メモリアクセス制御部553は、主記憶装置531に対するデータの読み出し/書き込み処理を行うインタフェース装置である。メモリアクセス制御部553は、主記憶装置531に対するデータの読み出し/書き込み処理でのエラーを検出するエラー検出回路を備える。このエラー回路がエラーを検出すると、メモリアクセス制御部553は、検出したエラーのエラー情報をエラー表示レジスタ556に記憶する。BIOSROM制御部554は、BIOSROM532からBIOSを読み出し、メモリアクセス制御部553を介して、読み出したBIOSを主記憶531にロードする、などの処理を行うインタフェース装置である。BIOSROM制御部554は、BIOSの読み出し処理などでのエラーを検出するエラー検出回路を備える。このエラー検出回路がエラーを検出すると、BIOSROM制御部554は、検出したエラーのエラー情報をエラー表示レジスタ556に記憶する。構成制御部555は、例えば、システム起動時に、CPU410に接続する周辺機器などをチェックし、CPU410が利用可能な装置構成をCPU410に通知する、などの処理を行う。構成制御部555は、周辺機器などのエラーを検出するエラー検出回路を備える。このエラー検出回路がエラーを検出すると、構成制御部555は、検出したエラーのエラー情報をエラー表示レジスタ556に記憶する。エラー表示レジスタ556は、コア540、CPUバスIF制御部551、CPUバスルータ552、メモリアクセス制御部553、BIOSROM制御部554、構成制御部555およびI2Cスレーブ制御器559と接続する。また、エラー表示レジスタ556は、LIOバスコントローラ411およびPCIバスコントローラ412と接続する。これらの装置内で検出されたエラーのエラー情報は、エラー表示レジスタ556に備わるレジスタに書き込まれる。エラー情報が書き込まれると、エラー表示レジスタ556は、割り込み制御部558にエラー検出を通知する。スクラッチレジスタ557は、I2C通信に使用するデータを一時的に記憶するレジスタである。割り込み制御部558は、エラー表示レジスタ556からエラー検出の通知を受けると、割り込み受信制御器510に割り込み信号を出力する。I2Cスレーブ制御器559は、BCM450とI2C通信を行うためのインタフェース装置である。I2Cスレーブ制御器559は、BCM450に備わる、図示しないI2Cマスタ制御器とI2C通信を行う。例えば、I2Cスレーブ制御器559は、BCM450から、エラー表示レジスタ556に記憶されたエラー情報の要求を受けると、要求されたエラー情報をエラー表示レジスタ556から読み出してBCM450に送信する。割り込み受信制御器510は、CPU410から送られる割り込み信号と、CPU420から送られる割り込み信号と、をそれぞれレジスタに記憶する。そして、CPU410またはCPU420から割り込み信号を受信すると、割り込み受信制御器510は、CPUから割り込みがあった旨をBCM450に通知する。この通知も、BCM450に対する割り込み処理によって行うことができる。BCM450は、割り込み受信制御器510から、割り込みがあった旨の通知を受けると、割り込み受信制御器510とI2C通信を行う。そして、BCM450は、割り込み受信制御器510に備わる、割り込み信号を記憶するレジスタの値を読み出して、割り込みのあったCPUを特定する。すると、BCM450は、割り込みのあったCPU、この説明ではCPU0とする、のI2Cスレーブ制御器559に対して、エラー情報を要求する。エラー情報の要求を受けると、I2Cスレーブ制御器559は、エラー表示レジスタ556からエラー情報を読み出してBCM450に送信する。BCM450は、受信したエラー情報から、エラーの重要度を判別する。エラーがCPUの継続不可能な致命的なエラーであると判断すると、BCM450は、割り込みのあったCPUを縮退させる。具体的には、情報処理装置を再起動させ、この再起動時にCPUの縮退処理を行う。この縮退処理で、BCM450は、縮退対象のCPUに対するリセット信号をアサートするように、リセット信号制御器520に指示する。以後、リセット信号制御器520は、縮退対象のCPUに対するリセット信号がアサートされた状態を保持する。なお、上述のように、割り込み処理を用いてCPUのエラーを検出できない場合がある。例えば、BIOSROM532の破壊や、検出不可能な故障がCPU内で発生した場合である。この様な場合、以下のようにして、エラーの発生したCPUを検出することができる。システムの起動時にBIOSROM532から読み出したBIOSの起動が完了すると、構成制御部555は、スクラッチレジスタ557に、起動完了フラグを記憶する。BCM450は、リセット信号のアサート解除から、一定時間経過後に、I2Cスレーブ制御器559を介して、スクラッチレジスタの起動完了フラグを確認する。スクラッチレジスタ557に起動完了フラグがセットされていない場合、システムの起動が失敗していると判別することができる。リセット制御器520が、縮退対象のCPUに対するリセット信号をアサートすると、すなわち、リセット制御器520が出力するリセット信号が1から0に切り替ると、リセット信号が入力されるスイッチSW1は、切替え端子がAからBに切り替る。スイッチSW1の切替え端子Aは、LIOバスコントローラ411と接続され、切替え端子BはCPU420のLIOバスと接続されている。したがって、リセット信号がアサートされると、スイッチSW1によって、LIOバスコントローラ411とレガシーIOコントローラ430とを接続するバスが、CPU420のLIOバスとレガシーIOコントローラ430とを接続するバスに切替えられる。また、スイッチSW2の切替え端子Aは、PCIバスコントローラ412と接続され、切替え端子BはPCIソケット441と接続されている。したがって、リセット信号がアサートされると、スイッチSW2によって、PCIバスコントローラ412とPCIソケット441とを接続するバスが、CPU420のPCIバスとPCIソケット441とを接続するバスに切替えられる。同様に、SW3、SW4およびSW5の切替え端子Aは、PCIバスコントローラと接続され、切替え端子BはPCIソケットと接続されている。したがって、リセット信号がアサートされると、スイッチSWによって、PCIバスコントローラとPCIソケットとを接続するバスが、CPU420のPCIバスとPCIソケットとを接続するバスに切替えられる。図6は、図4に示したスイッチSW1、SW2、SW3、SW4およびSW5の具体的な構成例を示す図である。なお、本実施例では、スイッチSW1、SW2、SW3、SW4およびSW5は、同じ構成のものを使用している。以下では、代表してスイッチSW2について説明する。スイッチSW2は、スイッチ601-608を備える。なお、スイッチSW2に含まれるスイッチの数は、スイッチSW2を使用するバスのデータ幅に依存する。本実施例では、8ビット幅のPCIバスにスイッチSW2を使用しているので、8つのスイッチ601-608を使用している。スイッチ601は、論理積回路aおよびbと、論理和回路cと、否定回路dと、を備える。論理積回路aの入力端には、リセット制御器520からのリセット信号線と、PCIバスコントローラ412と接続するPCIバスに含まれる1つの信号線と、が接続されている。また、論理積回路bの入力端には、否定回路dの出力端と、CPU420のPCIバスと接続するバスに含まれる1つの信号線と、が接続されている。否定回路dの入力端は、リセット制御器520からのリセット信号線が接続されている。論理和回路cの入力端には、論理積回路aの出力端と、論理積回路bの出力端と、が接続されている。そして、論理和回路cの出力端は、PCIソケット442と接続するPCIバスに含まれる1つの信号線と接続されている。以上の構成において、スイッチ601にリセット信号0が入力されると、論理積回路aには、リセット信号0が入力される。この場合、論理積回路aは、PCIバスに含まれる信号線から送られる信号の如何に関わらず、0を出力する。また、スイッチ601にリセット信号0が入力されると、論理積回路bには、否定回路dによって反転された信号1が入力される。この場合、論理積回路bは、CPU420のPCIバスと接続するバスに含まれる信号線から送られる信号を出力する。論理和回路cは、論理積回路aの出力信号と、論理積回路bの出力信号と、の論理和を出力する。したがって、スイッチ601にリセット信号線0が入力されると、スイッチ601は、CPU420のPCIバスと接続するバスに含まれる信号線から送られる信号を出力する。一方、スイッチ601にリセット信号1が入力されると、論理積回路aには、リセット信号1が入力される。この場合、論理積回路aは、PCIバスに含まれる信号線から送られる信号を出力する。また、スイッチ601にリセット信号1が入力されると、論理積回路bには、否定回路dによって反転された信号0が入力される。この場合、論理積回路bは、CPU420のPCIバスと接続するバスに含まれるリセット信号線から送られる信号の如何に関わらず、0を出力する。論理和回路cは、論理積回路aの出力信号と、論理積回路bの出力信号と、の論理和を出力する。したがって、スイッチ601にリセット信号線1が入力されると、スイッチ601は、PCIバスコントローラ412と接続するPCIバスに含まれる信号線から送られる信号を出力する。スイッチ602-608も、スイッチ601と同様の構成である。したがって、スイッチ602-608は、リセット信号線0が入力されると、CPU420のPCIバスと接続するバスに含まれる信号線から送られる信号を出力する。そして、スイッチ602-608は、リセット信号線1が入力されると、PCIバスコントローラ412と接続するPCIバスに含まれる信号線から送られる信号を出力する。以上のようにして、スイッチSW2によって、PCIバスコントローラ412-PCIソケット441間を接続するPCIバスと、CPU420のスイッチSW2-PCIソケット441間を接続するバスと、切替えることができる。図7は、図5に示したCPU410におけるエラー検出処理の概要を示すフローチャートである。図5で説明したように、CPU410に含まれるモジュール、例えば、コア540、アンコア550に含まれるLIOバスコントローラ411、PCIバスコントローラ412などは、エラー検出回路を備える。各モジュールは、自身に備わるエラー検出回路によってエラーを検出すると、エラー表示レジスタ556にエラー情報を通知するステップS701。エラー情報の通知を受けると、エラー表示レジスタ556は、エラーの発生を割り込み制御部558に通知するステップS702。同時に、エラー表示レジスタ556は、通知されたエラー情報を、エラー表示レジスタ556に備わるレジスタにセットするステップ703。エラー表示レジスタ556からエラーの発生の通知を受けると、割り込み制御部558は、割り込み受信制御器510にエラーの発生を通知するステップS704。割り込み制御部558からエラーの発生の通知を受けると、割り込み受信制御器510は、エラーの発生をBCM450に通知するステップS705。同時に、割り込み受信制御器510は、割り込み受信制御器510に備わるレジスタに、エラーの発生情報をCPU毎に記憶するステップS706。割り込み受信制御器510からエラーの発生の通知を受けると、BCM450は、割り込み受信制御器510に対してRead命令を発効してステップS707、割り込み受信制御器510に備わるレジスタからエラーの発生情報を読み出すステップS707。そして、読み出したエラー発生情報から、BCM450は、エラーが発生したと疑われる被疑CPUを判別するステップS708。BCM450は、被疑CPUのエラー表示レジスタ、例えば、エラー表示レジスタ556に対してRead命令を発効してステップS709、エラー表示レジスタ556にセットされているエラー情報を読み出すステップS710。BCM450は、エラー表示レジスタ556から読み出したエラー情報によって、CPUの故障内容を判別する。図8は、本実施例に係るシステムボード400のエラー検出処理を示すフローチャートである。システムボード400は、システムボード400に備わるCPUからのエラーの通知により、エラーを検出すると、処理をステップS802に移行するステップS801。ステップS802において、BCM450は、図7に示した処理によって、エラーの発生したCPU内のエラー表示レジスタからエラー情報を取得すると、エラー情報に基づいて、致命的なエラーがあるか否かを判別する。致命的なエラーがあると判別した場合ステップS802YES、BCM450は、処理をステップS803に移行する。CPU410および420のいずれにも致命的なエラーがあると判別するとステップS803YES、ステップS804YES、BCM450は処理をステップS805に移行する。この場合、BCM450は、システムのリブートを行うことなく、所定の通信手段を使用して、あらかじめ決められた装置に対して、両CPU410および420が故障した旨を通知するステップS805。一方、ステップS802において、CPU410およびCPU420のいずれにも致命的なエラーがないと判別するとステップS802NO、BCM450は、エラー情報に基づいて、致命的なエラー以外のエラーの有無を判別する。そして、致命的なエラー以外のエラーがあると判別するとステップS806YES、BCM450は、所定の通信手段を使用して、あらかじめ決められた装置に対して、致命的なエラー以外のエラーが発生した旨のエラー報告を通知するステップS807。また、ステップS806において、致命的なエラー以外のエラーもないと判別するとステップS806NO、BCM450は、システムのリブートを実行するステップS808。システムのリブートとは、システムボード400に搭載されているCPU410および420を含むシステムを再起動する処理をいう。再起動には、CPU410および420上で動作するプログラムの再起動、システムボード400上に搭載されているCPU410および420を含むハードウェアのリセット処理などが含まれる。一方、ステップS803において、CPU410には致命的なエラーがないと判別するとステップS803NO、BCM450は、処理をステップS809に移行する。この場合、BCM450は、所定の通信手段を使用して、あらかじめ決められた装置に対して、CPU420の故障を通知するステップS809。そして、BCM450は、リセット制御器520に対してCPU420に対するリセット信号RESET1のアサートを指示する。そして、BCM450は、CPU420に対するリセット信号RESET1をアサートしたまま、システムのリブートを実行するステップS810。一方、ステップS804において、CPU420には致命的なエラーがないと判別するとステップS804NO、BCM450は、処理をステップS811に移行する。この場合、BCM450は、所定の通信手段を使用して、あらかじめ決められた装置に対して、CPU410の故障を通知するステップS811。そして、BCM450は、リセット制御器520に対してCPU410に対するリセット信号RESET0のアサートを指示する。そして、BCM450は、CPU410に対するリセット信号RESET0をアサートしたまま、システムのリブートを実行するステップS812。以上の処理が終了すると、BCM450は、エラー検出処理を終了するステップS813。図9は、本実施例に係るシステムボード400のリブート処理を示すフローチャートである。ステップS901において、リブート処理の実行が開始されると、BCM450は、処理をステップS902に移行する。そして、全てのCPUから正常に起動した旨の報告を受けるとステップS902、BCM450は、正常にシステムが起動したと判断するステップS903。なお、BCM450は、各CPUに備わる割り込み制御部、例えば、CPU410の割り込み制御部558からの割り込み信号を利用して、正常に起動した旨の報告を受けることができる。例えば、各CPUに備わる割り込み制御部からの割り込み信号は、割り込み受信制御器510に、CPU毎に記憶される。BCM450は、割り込み受信制御器510にCPU毎に記憶された割り込み信号を参照することにより、正常に起動したCPUを特定することができる。一方、正常に起動した旨の報告がないCPUが存在する場合ステップS902NO、BCM450は、処理をステップS904に移行する。この場合、BCM450は、リブート処理を開始してから現在までの経過時間が、あらかじめ決められた期間内であればステップS904NO、処理をステップS902に移行する。また、ステップS904において、リブート処理を開始してから現在までの経過時間が、あらかじめ決められた期間を超過した場合ステップS904YES、BCM450は、タイムアウトと判断して処理をステップS905に移行する。この場合、CPU410が縮退中であればステップS905YES、BCM450は、所定の通信手段を使用して、あらかじめ決められた装置に対して、CPU410が縮退中である旨のエラー通知を出力するステップS906。なお、BCM450は、リセット制御器520からCPU410に出力されるリセット信号がアサートされている場合、CPU410が縮退中であると判別することができる。同様に、BCM450は、リセット制御器520がCPU420に出力するリセット信号がアサートされている場合、CPU420が縮退中であると判別することができる。ステップS905において、CPU410が縮退中でない場合ステップS905NO、BCM450は、処理をステップS907に移行する。この場合、CPU420が縮退中であればステップS907YES、BCM450は、所定の通信手段を使用して、あらかじめ決められた装置に対して、CPU420が縮退中である旨のエラー通知を出力するステップS906。また、ステップS907において、CPU420が縮退中でない場合ステップS907NO、BCM450は、処理をステップS908に移行する。この場合、CPU420から正常に起動した旨の報告を受けていればステップS908YES、BCM450は、所定の通信手段を使用して、あらかじめ決められた装置に対して、CPU420のみ正常に起動した旨のエラー通知を出力するステップS909。そして、BCM450は、CPU410を縮退して、すなわち、CPU410に対するリセット信号RESET0をアサートしたまま、システムのリブートを再実行するステップS910。また、ステップS908において、CPU420から正常に起動した旨の報告を受けていない場合ステップS908NO、BCM450は、処理をステップS911に移行する。この場合、CPU410から正常に起動した旨の報告を受けていればステップS911YES、BCM450は、所定の通信手段を使用して、あらかじめ決められた装置に対して、CPU410のみ正常に起動した旨のエラー通知を出力するステップS912。そして、BCM450は、CPU420を縮退して、すなわち、CPU420に対するリセット信号RESET1をアサートしたまま、システムのリブートを再実行するステップS913。ステップS911において、CPU410から正常に起動した旨の報告を受けていない場合ステップS911NO、BCM450は、処理をステップS906に移行する。以上の処理が終了すると、BCM450は、リブート処理を終了するステップS914。図10は、図5に示したシステムボード400の変形例を示す図である。図10に示すシステムボード1000は、リセット制御器520に換えて、リセットSW制御器1010を備える。リセットSW制御器1010は、CPU410およびCPU420に備わるコアおよびアンコア、例えば、CPU410に備わるコア540およびアンコア550、と接続する。そして、リセットSW制御器1010は、BCM450からの指示にしたがって、CPU410および420に対するリセット信号をアサートする。また、リセットSW制御器1010は、CPU毎に外部SW1011を備える。そして、リセットSW制御器1010は、CPU内のスイッチSW1-5の入力端子SELAと接続する。例えば、利用者が、リセットSW制御器1010に備わる、CPU410の外部SW1011をONにすると、リセットSW制御器1010は、各スイッチSW1-5の切替え端子Aを選択する信号、すなわち、1をスイッチSW1-5の入力端子SELAに出力する。また、利用者が、リセットSW制御器1010に備わる、CPU410の外部SW1011をOFFにすると、リセットSW制御器1010は、各スイッチSW1-5の切替え端子Bを選択する信号、すなわち、0をスイッチSW1-5の入力端子SELAに出力する。以上のように、図10に示したシステムボード1000は、リセットSW制御器1010に備わる外部SW1011によって、必要なときにいつでも、CPU410および420のSW1-5を切り替えることができる。図11は、図5に示したシステムボード400の変形例を示す図である。図11に示すシステムボード1100は、スイッチSW1-5の入力端子SELAと接続するSWレジスタ1111を備える。SWレジスタ111は、スイッチSW1-5の入力端子SELAへの入力信号の値、0または1、を保持する。SWレジスタ111は、I2Cスレーブ制御器559と接続する。そして、SWレジスタ111の値は、BCM450から設定することができる。すなわち、スイッチSW1-5の切り替えは、BCM450が行うことができる。また、SWレジスタ111は、リセットSW制御器1120のリセット信号を出力する出力端子/ResetB0と接続する。リセットSW制御器1120がリセット信号をアサートすると、SWレジスタ111には、スイッチSW1-5の切替え端子Bが選択される値、すなわち0が設定される。また、リセットSW制御器1120がリセット信号のアサートを解除すると、SWレジスタ111には、スイッチSW1-5の切替え端子Aが選択される値、すなわち1が設定される。リセットSW制御器1120のリセット信号を出力する出力端子/ResetA0は、CPU410に備わるコア540およびアンコア550と接続する。そして、リセットSW制御器1120は、BCM450からの指示にしたがって、リセット信号をアサートする。また、リセットSW制御器1120は、CPU毎にスイッチSW1-5リセット用の外部SW1121を備える。例えば、利用者が、リセットSW制御器1120に備わる、CPU410の外部SW1121をONにすると、リセットSW制御器1120は、出力端子/ResetB0からSWレジスタ111に、リセット信号0を出力する。この場合、スイッチSW1-5の入力端SELAに0が入力されるので、スイッチSW1-5では切替え端子Bが選択される。また、利用者が、リセットSW制御器1120に備わる、CPU410の外部SW1121をOFFにすると、リセットSW制御器1120は、出力端子/ResetB0からSWレジスタ111に、リセット信号1を出力する。この場合、スイッチSW1-5の入力端SELAに1が入力されるので、スイッチSW1-5では切替え端子Aが選択される。以上のように、図11に示したシステムボード1100は、スイッチSW1-5の入力端子SELAおよびI2Cスレーブ制御器559と接続するSWレジスタ111を備えるので、BCM450からI2C通信を利用してスイッチSW1-5の切り替えを行うことができる。また、リセットSW制御器1120に備わる外部SWは、スイッチSW1-5のリセットに使用するだけのSWなので、システムボード1100に備わるCPUの数だけ用意すればよい。そのため、システムボード1000のリセットSW制御器1010に備わる外部SWのように、各CPUに備わるスイッチSW1-5の数だけ外部SWを必要としない。そのため、CPUチップの面積を小さくすることができるので、製造コストの削減や小型化が可能となる。図12は、図4に示したシステムボード400におけるIO接続例を示す図である。図12に示すシステムボード400では、PCIバス使用時にかかる負荷を分散するために、CPU410と420のそれぞれのPCIバスを使用した例である。CPU410の端子a11には、レガシーIOコントローラ430が接続されている。また、CPU410の端子a12およびa13には、それぞれPCIソケット441および442が接続されている。一方、CPU420の端子a24およびa25には、それぞれPCIソケット443および444が接続されている。そして、CPU410のバス端子a14およびa15は、CPU420の端子b24および端子b25、とそれぞれ接続している。また、CPU420の端子a21は、CPU410の端子b11と接続している。CPU420の端子a22およびa23は、CPU410の端子b12および端子b13、とそれぞれ接続している。以上の接続形態では、例えば、レガシーIOコントローラ430と接続するディスクやLANなどは、通常の状態、すなわち、CPU410も420も正常に動作している状態、では、CPU410が使用する。CPU410が故障すると、図8および図9で説明した処理により、CPU410のスイッチSW1が切り替わるので、CPU420が、レガシーIOコントローラ430と接続するディスクやLANなどを使用することができる。同様に、PCIソケット441および442に接続するIO装置は、通常の状態では、CPU410が使用する。CPU410が故障すると、図8および図9で説明した処理により、CPU410のスイッチSW2および3が切り替わるので、CPU420が、PCIソケット441および442に接続するIO装置を使用することができる。一方、PCIソケット443および444に接続するIO装置は、通常の状態では、CPU420が使用する。CPU420が故障すると、図8および図9で説明した処理により、CPU420のスイッチSW4および5が切り替わるので、CPU410が、PCIソケット443および444に接続するIO装置を使用することができる。図12に示した接続例では、CPU410および420が動作しているときには、PCIバス使用時の負荷を分散することができる。そして、CPU410または420のいずれかが故障した場合でも、故障しない方のCPUは、故障した方のCPUと接続していたIO装置を使用することができる。図13は、図4に示したCPU410の変形例を示す図である。なお、図13では、説明の都合上、CPU410の変形例であるCPU1300を、図4に示したCPU420の位置に配置している。CPU1300は、CPU410が備えるスイッチSW3、SW4およびSW5に換えて、スイッチSW13を備える。また、CPU1300は、SW制御モジュール1310を備える。スイッチSW13は、SW制御モジュール1310が出力する切り替え信号にしたがって、他のCPU、図13ではCPU410のPCIバスに接続する端子b25と、PCIソケット444、445または446のいずれか1つと、を接続する。SW制御モジュール1310は、スイッチ1320の入力信号にしたがって、切り替え信号を生成する。そして、SW制御モジュール1310は、生成した切り替え信号を、スイッチSW13に出力する。スイッチ1320には、例えば、DIPスイッチなどを利用することができる。図13に示した接続例では、CPU410とCPU420のいずれも、各CPUに接続可能なPCIバス数の半数より多いPCIバスを使用している。このような場合に、CPU1300が故障して動作しなくなっても、スイッチ1320のDIPスイッチを切り返すことによって、CPU410は、CPU1300と接続しているIO装置を使用することが可能となる。図14は、図4に示したCPU410の変形例を示す図である。なお、図14では、説明の都合上、CPU410の変形例であるCPU1400を、図4に示したCPU420の位置に配置している。CPU1400は、CPU410が備えるスイッチSW3、SW4およびSW5に換えて、PCISW1410を備える。PCISW1410には、例えば、PCI-expressスイッチなどを用いることができる。図14に示した接続例では、CPU410とCPU420のいずれも、各CPUに接続可能なPCIバス数の半数より多いPCIバスを使用している。このような場合に、CPU1400が故障して動作しなくなっても、CPU410は、PCISW1410を介して、CPU1400と接続しているIO装置を使用することが可能となる。図15は、図4に示したCPU410の代わりに、リピータチップ1500を使用する例を示す図である。リピータチップ1500は、端子a11-b11間、端子a12-b12間、端子a13-b13間、端子a14-b14間および端子a15-b15間を接続する。リピータチップ1500は、CPU410またはCPU420が故障した場合、故障したCPU410またはCPU420に換えて、CPU410またはCPU420を載せるCPUソケットに搭載することができる。図16は、図15に示したリピータチップ1500と、リピータチップ1500を搭載するCPUソケットと、の関係を示す図である。リピータチップ1500は、図16に示すように、端子a31-b31間、端子a32-b32間、端子a33-b33間、端子a34-b34間および端子a35-b35間をそれぞれ短絡した回路を備える。リピータチップ1500をCPUソケット1610上に搭載すると、リピータチップ1500の端子a31、a32、a33、a34およびa35は、それぞれCPUソケット1610の端子a11、a12、a13、a14およびa15と接続する。また、リピータチップ1500の端子b31、b32、b33、b34およびb35は、それぞれCPUソケット1610の端子b11、b12、b13、b14およびb15と接続する。これにより、リピータチップ1500は、端子a11-b11間、端子a12-b12間、端子a13-b13間、端子a14-b14間および端子a15-b15間を接続することができる。CPU410が故障した場合、CPU410をリピータチップ1500に取り替えることで、CPU420は、CPU410と接続していたIO装置、例えば、レガシーIOコントローラ430と接続したディスクやLAN、PCIソケットと接続したIO装置、を使用できる。以下の説明では、端子a31、a32、a33、a34およびa35を、ソケット1610の端子a11、a12、a13、a14およびa15と接続する端子、または、後述のソケット1620の端子a21、a22、a23、a24およびa25と接続する端子とする。そして、端子b31、b32、b33、b34およびb35を、ソケット1610の端子b11、b12、b13、b14およびb15と接続する端子、または、ソケット1620の端子b21、b22、b23、b24およびb25と接続する端子とする。図17は、図12に示したCPU410の代わりに、リピータチップ1500を使用する例を示す図である。この場合、リピータチップ1500は、端子a11-b11間、端子a12-b12間および端子a13-b13間を接続する。図18は、図12に示したCPU420の代わりに、リピータチップ1500を使用する例を示す図である。この場合、リピータチップ1500は、端子a24-b24間および端子a25-b25間を接続する。図19は、図17および図18に示したリピータチップ1500と、リピータチップ1500を搭載するCPUソケットと、の関係を示す図である。リピータチップ1500をCPUソケット1610上に搭載すると、リピータチップ1500の端子a31、a32およびa33は、それぞれCPUソケット1610の端子a11、a12およびa13と接続する。また、リピータチップ1500の端子b31、b32およびb33は、それぞれCPUソケット1610の端子b11、b12およびb13と接続する。これにより、リピータチップ1500は、端子a11-b11間、端子a12-b12間および端子a13-b13間を接続する。また、リピータチップ1500をCPUソケット1620上に搭載すると、リピータチップ1500の端子a34およびa35は、それぞれCPUソケット1620の端子a24およびa25と接続する。また、リピータチップ1500の端子b34およびb35は、それぞれCPUソケット1620の端子b24およびb25と接続する。これにより、リピータチップ1500は、端子a24-b24間および端子a25-b25間を接続する。CPU410または420のいずれかが故障した場合でも、故障したCPUをリピータチップ1500に換えることにより、故障しない方のCPUは、故障した方のCPUと接続していたIO装置を使用することができる。以上の説明において、図15に示したリピータチップ1500に換えて、図20に示す拡張チップ2000を使用することもできる。例えば、図4に示したCPU410の代わりに、アクセラレータやIO拡張などに使用する拡張チップを搭載したシステムボードにおいて、搭載している拡張チップが故障した場合に、拡張チップ2000を使用することができる。拡張チップ2000は、アクセラレータやIO拡張などの機能を有するファンクションブロック2010を備える。加えて、拡張チップ2000は、リピータチップ1500と同様に、端子a31-b31間、端子a32-b32間、端子a33-b33間、端子a34-b34間および端子a35-b35間をそれぞれ短絡した回路を備える。これにより、拡張チップ2000は、端子a11-b11間、端子a12-b12間、端子a13-b13間、端子a14-b14間および端子a15-b15間を接続することができる。その結果、搭載している拡張チップが故障しても、故障した拡張チップを拡張チップ2000に換えることにより、CPU420は、故障した拡張チップと接続していたIO装置を使用することができる。また、図13に示したCPU1300に換えて、図21に示すスイッチチップ2100を使用することもできる。スイッチチップ2100は、図13に示したSW制御モジュール1310およびSW13を備える回路である。例えば、CPU420が故障して動作しなくなった場合、CPU420に換えてスイッチチップ2100を搭載し、スイッチ1320のDIPスイッチを切替えることによって、CPU410は、故障したCPU420と接続していたIO装置を使用することが可能となる。また、図14に示したCPU1400に換えて、図22に示すスイッチチップ2200を使用することもできる。スイッチチップ2200は、図14に示したPCISW1410を備える回路である。例えば、CPU420が故障して動作しなくなった場合、CPU420に換えてスイッチチップ2200を搭載することにより、CPU410は、故障したCPU420と接続していたIO装置を使用することが可能となる。以上に説明した実施例において、CPU410または420は、演算装置の一例としてあげられる。また、コア540は、演算部の一例としてあげられる。また、スイッチSW1-5は、切替え部の一例としてあげられる。また、リセット制御器520は、信号生成部の一例としてあげられる。また、CPU410において、LIOバスコントローラ411-レガシーIOコントローラ430間を接続するバスや、PCIバスコントローラ412-PCIソケット440間を接続するバスは、第1の経路の一例としてあげられる。そして、CPU410において、CPU420のLIOバスに接続される端子b11とレガシーIOコントローラ430とを接続するバスは、第2の経路の一例としてあげられる。CPU420のPCIバスに接続される端子b12、b13、b14およびb15とPCIソケット441、442、443および444とをそれぞれ接続するバスも、第2の経路の一例としてあげられる。以上に説明したように、例えば、図5に示したシステムボード400では、CPU410からエラーの発生の通知を受けると、BCM450が、エラーの内容を判別する。そして、そのエラーが致命的なエラーであった場合、BCM450は、致命的なエラーが発生したCPU410に対するリセット信号をアサートしたままリブート処理を行う。これにより、BCM450は、CPU410を縮退させることができる。同時に、リセット信号がアサートされたことにより、CPU410に備わるスイッチSW1-5は、切替え端子Aから切替え端子Bへと切替えられる。その結果、CPU410と接続しているIO装置、例えば、レガシーIOコントローラ430に接続されるディスクやLAN、PCIソケット440に接続されるIO装置を、CPU420が継続して使用できるようになる。