"基板と、前記基板上に形成され、酸窒化シリコンよりも比誘電率が高い材料から構成されている第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成され、シリコンを含有し、酸窒化シリコンよりも比誘電率が高い材料から構成されている第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成され、窒化金属層を含有している第1ゲート電極と、を備え、前記第1ゲート絶縁膜、前記第2ゲート絶縁膜、及び前記第1ゲート電極は、pMOSFETの一部である半導体装置。請求項1に記載の半導体装置において、前記第2ゲート絶縁膜は、金属シリケート膜である半導体装置。請求項2に記載の半導体装置において、前記第1ゲート絶縁膜はHfLa酸化膜、HfLa酸化膜にLa以外の希土類を添加したHfLa希土類酸化膜、又はHfY酸化膜であり、前記第2ゲート絶縁膜は、Hfシリケート膜である半導体装置。請求項1~3のいずれか一項に記載の半導体装置において、前記第1ゲート電極は、前記窒化金属層上に形成され、シリコンとシリコン以外の元素を含むシリコン含有導電膜と、前記シリコン含有導電膜上に形成されたシリコン層と、を備える半導体装置。請求項4に記載の半導体装置において、前記シリコン含有導電膜は、金属シリサイド膜である半導体装置。請求項5に記載の半導体装置において、前記シリコン含有導電膜はTaシリサイド又はWシリサイドである半導体装置。基板のpMOSFETが形成される第1素子領域上に、酸窒化シリコンよりも比誘電率が高い材料から構成されている第1ゲート絶縁膜を形成する工程と、前記第1ゲート絶縁膜上に、シリコンを含有し、酸窒化シリコンよりも比誘電率が高い材料から構成されている第2ゲート絶縁膜を形成する工程と、前記第2ゲート絶縁膜上に、窒化金属層を含有している第1ゲート電極を形成する工程と、を備える半導体装置の製造方法。請求項7に記載の半導体装置の製造方法において、前記基板は、nMOSFETが形成される第2素子領域と、前記第1素子領域とを有し、前記第1ゲート絶縁膜を形成する工程において、前記第2素子領域に前記第1ゲート絶縁膜を形成し、かつ前記第1素子領域に前記第1ゲート絶縁膜を形成せず、前記第1ゲート絶縁膜を形成する工程の後、前記第2ゲート絶縁膜を形成する工程の前に、前記第1素子領域に、酸化シリコンよりも比誘電率が高い材料から構成されている第3ゲート絶縁膜を形成し、前記第2ゲート絶縁膜を形成する工程において、前記第1ゲート絶縁膜上及び前記第3ゲート絶縁膜上に、前記第2ゲート絶縁膜を形成し、前記第1ゲート電極を形成する工程において、前記第2素子領域に位置する前記第2ゲート絶縁膜上に、第2ゲート電極を、前記第1ゲート電極と同一工程で形成する半導体装置の製造方法。ゲート電極に窒化金属膜を用いた場合、窒化金属膜の膜厚が厚くなるとpMOSFETの長期信頼性、特にNBTIが劣化することが知られている。この長期信頼性劣化の原因は、窒化金属膜から放出される窒素が高誘電率材料からなるゲート絶縁膜を窒化し、これにより基板の界面準位が増加するため、と考えられている。そこで本発明者は、窒化金属膜から放出される窒素がゲート絶縁膜に到達することを抑制する必要がある、と考えた。また、非特許文献6に開示されるゲート絶縁膜中にSi層を挿入することでゲート絶縁膜中の窒素分布を制御する方法では、ゲート絶縁膜中でSi層を挿入した部分での誘電率の低減が大きく、ゲート絶縁膜の電気的に有効な膜厚でSiO2の膜厚に換算するEffectiveOxideThicknessが増大する。非特許文献6では、Si挿入時のEOTは、挿入しない場合に比べて10以内の揺らぎとしたデータが記載されているが、ゲート絶縁膜の主な材料であるHfO2の膜厚または堆積量が記載されていない。Si層を挿入する場合、熱処理によってSi層周囲のHfO2またはHfONから酸素を奪うことでSi層が酸化されてSi酸化物になりゲート絶縁膜の一部として機能することが考えられる。その場合、形成されたSi酸化物は、更なる窒素の導入により窒化されてSi酸窒化物となると考えられる。Si酸窒化物は、HfO2やHfONより誘電率が低いため、Si酸窒化物を積層してゲート絶縁膜とすればその誘電率は著しく低減する。また、Si層周囲の酸化物から酸素を奪うことで、酸素を奪われた酸化物は、局所的に金属的な性質をしめすか、酸素欠陥形成により、電気的な絶縁耐性が劣化する。本発明によれば、基板と、前記基板上に形成され、酸窒化シリコンよりも比誘電率が高い材料から構成されている第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成され、シリコンを含有し、酸窒化シリコンよりも比誘電率が高い材料から構成されている第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成され、窒化金属層を含有している第1ゲート電極と、を備え、前記第1ゲート絶縁膜、前記第2ゲート絶縁膜、及び前記第1ゲート電極は、pMOSFETの一部である半導体装置が提供される。ここでシリコン含有第2ゲート絶縁膜は、酸窒化シリコン膜SiONより誘電率が高いことを特徴とする。また、シリコン含有第2ゲート絶縁膜のSi含有率は、絶縁膜を構成し、かつ酸素と結合する他の金属または非金属元素に対して、50未満であることを特徴とする。本発明において、第1ゲート絶縁膜と第1ゲート電極の間には、シリコン含有第2ゲート絶縁膜が形成されている。このため、第1ゲート電極に含まれる窒素が第1ゲート絶縁膜に向けて移動しても、この窒素はシリコン含有膜のシリコンに捕獲される。従って、窒化金属膜から放出される窒素が第1ゲート絶縁膜に到達することを抑制できる。また、シリコン含有第2ゲート絶縁膜では、絶縁膜すなわち予め酸化されているため第1のゲート絶縁膜から酸素を奪うことが抑制される。また、事前にシリコン含有第2ゲート絶縁膜の誘電率を設計することは、膜形成時の組成比の調整により、非特許文献6に開示される方法より容易である。本発明によれば、基板のpMOSFETが形成される第1素子領域上に、酸窒化シリコンよりも比誘電率が高い材料から構成されている第1ゲート絶縁膜を形成する工程と、前記第1ゲート絶縁膜上に、シリコンを含有し、酸窒化シリコンよりも比誘電率が高い材料から構成されている第2ゲート絶縁膜を形成する工程と、前記第2ゲート絶縁膜上に、窒化金属層を含有している第1ゲート電極を形成する工程と、を備える半導体装置の製造方法が提供される。本発明によれば、窒化金属膜から放出される窒素が第1ゲート絶縁膜に到達することを抑制できる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施形態図1は、第1の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、半導体基板100、第1ゲート絶縁膜110、シリコン含有第2ゲート絶縁膜122、及び第1ゲート電極を備えている。第1ゲート絶縁膜110は半導体基板100上に形成されており、酸化シリコン又は酸窒化シリコンよりも比誘電率が高い材料から構成されている。シリコン含有第2ゲート絶縁膜122は、第1ゲート絶縁膜110上に形成されている。第1ゲート電極はシリコン含有第2ゲート絶縁膜122上に形成されており、窒化金属層124を有している。第1ゲート絶縁膜110、シリコン含有第2ゲート絶縁膜122、及び窒化金属層124は、pMOSFETの一部を構成している。以下、詳細に説明する。半導体基板100は、例えばシリコン基板である。ただし半導体基板100は、SOI基板であってもよい。半導体基板100には素子分離膜102が埋め込まれている。素子分離膜102は、pMOSFETが形成される第1素子領域を、他の領域から分離している。第1素子領域には、n型ウェル104が形成されている。n型ウェル104には、p型の拡散層であるソースドレイン領域130及びエクステンション領域140が形成されている。ソースドレイン領域130の表層には、シリサイド層200が形成されている。シリサイド層200は、例えばNiSi層又はCoSi層である。第1素子領域に位置する半導体基板100上には、第1ゲート絶縁膜110及び第1ゲート電極が形成されている。第1ゲート絶縁膜110は、上記したように、酸化シリコン又は酸窒化シリコンよりも比誘電率が高い材料、例えばHfLa酸化膜、HfLa酸化膜にLa以外の希土類を添加したHfLa希土類酸化膜、又はHfY酸化膜により形成されている。第1ゲート電極は、窒化金属層124及びシリコン層126を備えている。窒化金属層124は、例えばTiN膜又はTaN膜であり、シリコン層126は、例えばポリシリコン層である。シリコン層126の表層には、シリサイド層200が形成されている。そして第1ゲート絶縁膜110と第1ゲート電極の間には、シリコン含有第2ゲート絶縁膜122が形成されている。詳細には、シリコン含有第2ゲート絶縁膜122は、第1ゲート絶縁膜110と窒化金属層124の間に位置している。本実施形態においてシリコン含有第2ゲート絶縁膜122は、金属シリケート膜、例えばHfシリケート膜である。シリコン含有第2ゲート絶縁膜122の厚さは、例えば0.1nm以上2nm以下である。図2は、図1に示した半導体装置の製造方法を示す断面図である。この半導体装置の製造方法は、以下の工程を有している。まず、半導体基板100上に第1ゲート絶縁膜110を形成する。次いで、第1ゲート絶縁膜110上に、シリコン含有第2ゲート絶縁膜122を形成する。次いで、シリコン含有第2ゲート絶縁膜122上に第1ゲート電極を形成する。以下、詳細に説明する。まず図2aに示すように、半導体基板100に素子分離膜102及びn型ウェル104を形成する。次いで、半導体基板100上及び素子分離膜102上に、第1ゲート絶縁膜110を形成する。第1ゲート絶縁膜110がHfLa酸化膜である場合、第1ゲート絶縁膜110は、HfO2膜を成膜した後、La又はLa酸化膜を形成し、さらにこれらの積層膜を加熱することにより、形成される。次いで、第1ゲート絶縁膜110上にシリコン含有第2ゲート絶縁膜122、窒化金属層124、及びシリコン層126をこの順に形成する。なお、窒化金属層124及びシリコン層126を形成する工程は、酸化雰囲気又は大気に曝されない状態で連続的に行われるのがよい。例えば窒化金属層124及びシリコン層126は、互いに独立した成膜装置を真空の搬送路で連結したシステムで形成されるのが好ましい。このようにすると、窒化金属層124とシリコン層126の界面に酸化層ができて第1ゲート電極の縦方向の抵抗が上昇することを抑制できる。次いで図2bに示すように、シリコン層126上にマスクパターン、例えばレジストパターン図示せずを形成し、このマスクパターンをマスクとしてシリコン層126、窒化金属層124、シリコン含有第2ゲート絶縁膜122、及び第1ゲート絶縁膜110をエッチングする。これにより、シリコン層126、窒化金属層124、シリコン含有第2ゲート絶縁膜122、及び第1ゲート絶縁膜110は選択的に除去される。その後、シリコン層126及び素子分離膜102をマスクとして、半導体基板100にp型の伝導型を実現する不純物を注入する。これにより、エクステンション領域140が形成される。その後、サイドウォール150を形成した後に、シリコン層126、素子分離膜102、及びサイドウォール150をマスクとして、半導体基板100にp型の伝導型を実現する不純物を注入する。次いで、エクステンション領域140及びソースドレイン領域130の不純物を活性化するための熱処理を行う。これにより、ソースドレイン領域130が形成される。次いで、シリコン層126上及びソースドレイン領域130上に金属膜を形成してから熱処理を行う。これにより、シリサイド層200が形成される。次に、本実施形態の作用及び効果について説明する。本実施形態では、第1ゲート電極の一部に窒化金属層124を用いている。このため、エクステンション領域140及びソースドレイン領域130の不純物を活性化するための熱処理において、窒化金属層124に含まれる窒素が第1ゲート絶縁膜110に向けて拡散する。しかし本実施形態では、窒化金属層124と第1ゲート絶縁膜110の間にシリコン含有第2ゲート絶縁膜122を設けている。このため、窒化金属層124から第1ゲート絶縁膜110に向けて拡散した窒素は、シリコン含有第2ゲート絶縁膜122に捕獲される。従って、第1ゲート絶縁膜110に窒素が到達することが抑制される。このため、Nに起因して半導体基板100の界面準位密度が増加したり、第1ゲート絶縁膜110の膜厚が増加することを抑制できる。これにより、pMOSFETの正孔移動度の劣化が抑制されて、電流駆動能力が低下することが抑制される。また、界面準位密度の増加抑制により、pMOSFETの長期信頼性、例えばNBTINegativebiastemperatureinstability特性が低下することを抑制できる。また、EOTが増加することに起因してpMOSFETの特性が変動することも抑制できる。第2の実施形態図3は、第2の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、シリコン含有導電膜128を有している点を除いて、第1の実施形態に係る半導体装置と同様の構成である。シリコン含有導電膜128は、窒化金属層124とシリコン層126の間に位置しており、シリコンとシリコン以外の元素を含んでいる。シリコン含有導電膜128は、例えば金属シリサイド層、具体的にはTaシリサイド又はWシリサイドである。シリコン含有導電膜128の厚さは、窒化金属層124より薄い方がよく、例えば1nm以上10nm以下である。シリコン含有導電膜128を窒化金属層124より薄くすることで、後のシリコン層126とともに加工するための露光工程において、層の追加によって増加する表面の凹凸の増加抑制によって、露光焦点深度の浅い状態での寸法精度の維持が可能となる。本実施形態に係る半導体装置は、窒化金属層124を形成した後、シリコン層126を形成する前に、シリコン含有導電膜128を窒化金属層124上に形成する点を除いて、第1の実施形態に係る半導体装置の製造方法と同様である。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、窒化金属層124の上にシリコン含有導電膜128を形成しているため、窒化金属層124から放出される窒素をシリコン含有導電膜128で吸収することもできる。従って、第1ゲート絶縁膜110に窒素が到達することをさらに抑制できる。第3の実施形態図4は、第3の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、pMOSFETに加えてnMOSFETを有しており、CMOSを有している。詳細には、この半導体装置は、第1の実施形態に示した第1素子領域に加えて、第2素子領域を有している。第2素子領域は、素子分離膜102によって第1素子領域から分離されている。第2素子領域に位置する半導体基板100は、p型ウェル106、ソースドレイン領域132、及びエクステンション領域142を有している。また第2素子領域に位置する半導体基板100の上には、第2ゲート絶縁膜112、シリコン含有第2ゲート絶縁膜122、窒化金属層124、及びシリコン層126がこの順に形成されている。第2ゲート絶縁膜112は、酸化シリコン及び酸窒化シリコンより比誘電率が高く、かつ第1ゲート絶縁膜110とは異なる材料から形成されている。第2ゲート絶縁膜112は、例えばHfAl酸化膜により形成されている。またソースドレイン領域132及びシリコン層126の表面には、シリサイド層200が形成されている。図5は、図4に示した半導体装置の製造方法を示す断面図である。まず図5aに示すように、半導体基板100に素子分離膜102、n型ウェル104、及びp型ウェル106を形成する。次いで、半導体基板100上及び素子分離膜102上に、第1ゲート絶縁膜110を形成する。次いで、p型ウェル106及びその周囲上に位置する第1ゲート絶縁膜110を選択的に除去する。次いで、半導体基板100上及び素子分離膜102上に、第2ゲート絶縁膜112を形成する。次いで、n型ウェル104及びその周囲上に位置する第2ゲート絶縁膜112を選択的に除去する。次いで、図5bに示すように、第1ゲート絶縁膜110上及び第2ゲート絶縁膜112上に、シリコン含有第2ゲート絶縁膜122、窒化金属層124、及びシリコン層126をこの順に形成する。これらの形成方法は、第1の実施形態と同様である。次いで、シリコン層126上にマスクパターン、例えばレジストパターンを形成し、このマスクパターンをマスクとしてシリコン層126、窒化金属層124、シリコン含有第2ゲート絶縁膜122、第1ゲート絶縁膜110、及び第2ゲート絶縁膜112をエッチングする。これにより、pMOSFETのゲート構造及びnMOSFETのゲート構造が形成される。その後、第2素子領域をレジスト膜で覆う。次いで、このレジスト膜、シリコン層126及び素子分離膜102をマスクとして、半導体基板100にp型の導電型を実現する不純物を注入する。これにより、エクステンション領域140が形成される。その後、レジスト膜を除去する。次いで、第1素子領域をレジスト膜で覆う。次いで、このレジスト膜、シリコン層126及び素子分離膜102をマスクとして、半導体基板100にn型の導電型を実現する不純物を注入する。これにより、エクステンション領域142が形成される。次いで、サイドウォール150を形成する。次いで、第2素子領域をレジスト膜で覆う。次いで、このレジスト膜、シリコン層126、素子分離膜102、及びサイドウォール150をマスクとして、半導体基板100にp型の導電型を不純物を注入する。これにより、ソースドレイン領域130が形成される。その後、レジスト膜を除去する。次いで、第1素子領域をレジスト膜で覆う。次いで、このレジスト膜、シリコン層126、素子分離膜102、及びサイドウォール150をマスクとして、半導体基板100にn型の導電型を実現する不純物を注入する。これにより、ソースドレイン領域132が形成される。次いで、エクステンション領域140,142及びソースドレイン領域130,132の不純物を活性化するための熱処理を行う。次いで、シリコン層126上及びソースドレイン領域130上に金属膜を形成してから熱処理を行う。これにより、シリサイド層200が形成される。本実施形態によれば、pMOSFETに関しては、第1の実施形態と同様の効果を得ることができる。また、nMOSFETに関しては、第1の実施形態で得られるゲート絶縁膜とSi基板との界面で形成される界面準位の増加が抑制されることで、界面準位による電子移動度の低減が抑制され、電流駆動能力の劣化が抑制される。第4の実施形態図6は、第4の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、nMOSFET及びpMOSFETの双方がシリコン含有導電膜128を有している点を除いて、第3の実施形態と同様である。シリコン含有導電膜128の位置及び構成は、第2の実施形態と同様である。本実施形態によっても、第2の実施形態と同様の効果を得ることができる。さらに、第3の実施形態に記載のnMOSFETに関する効果も得ることができる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。"