"入力信号を第1及び第2の入力信号に分配する分配回路と、同一のパッケージ内に、第1のトランジスタと、第1の内部変換回路とが設けられた構成を備え、前記第1の入力信号を増幅するキャリアアンプと、同一のパッケージ内に、前記第1のトランジスタと異なる飽和出力をなす第2のトランジスタと、前記第1の内部変換回路の出力インピーダンスとは異なる出力インピーダンスに変換する第2の内部変換回路とが設けられた構成を備え、前記第2の入力信号を増幅するピークアンプと、前記キャリアアンプから出力された第1の出力信号と、前記ピークアンプから出力された第2の出力信号とを合成する合成回路と、を有することを特徴とするドハティ増幅器。前記キャリアアンプと前記合成回路の間に接続された第1の外部変換回路と、前記ピークアンプと前記合成回路の間に接続され、前記第1の外部変換回路と同じ回路構成を有する第2の外部変換回路と、を備えることを特徴とする請求項1に記載のドハティ増幅器。前記第1の外部変換回路に接続され、前記第1の外部変換回路の出力インピーダンスを補正する第1の補正線路と、前記第2の外部変換回路に接続され、前記第2の外部変換回路の出力インピーダンスを補正する第2の補正線路と、をさらに備えることを特徴とする請求項2に記載のドハティ増幅器。前記第1のトランジスタと前記第1の内部変換回路、および、前記第2のトランジスタと前記第2の内部変換回路は、同一のパッケージに収容されてなることを特徴とする請求項1~3のいずれかに記載のドハティ増幅器。前記第1及び第2のトランジスタは、同一の基板上に設けられた単一の半導体チップで構成されてなることを特徴とする請求項4に記載のドハティ増幅器。前記第1及び第2の内部変換回路が、同一の誘電体基板に設けられていることを特徴とする請求項4に記載のドハティ増幅器。入力信号を第1及び第2の入力信号に分配する分配回路と、前記第1の入力信号を増幅し、所定の出力インピーダンスを有し、半導体デバイスと、前記半導体デバイスの出力インピーダンスを単一段で前記所定の出力インピーダンスに変換する第1の内部変換回路とを備えるキャリアアンプと、前記第2の入力信号を増幅し、前記キャリアアンプとは異なる所定の出力インピーダンスを有し、半導体デバイスと、前記半導体デバイスの出力インピーダンスを単一段で前記所定の出力インピーダンスに変換する第2の内部変換回路とを備えるピークアンプと、前記キャリアアンプから出力された第1の出力信号と、前記ピークアンプから出力された第2の出力信号とを合成する合成回路と、を有することを特徴とするドハティ増幅器。ドハティ増幅器は、信号の位相を変換する遅延線路に加え、アンプの出力インピーダンスを変換するためのインピーダンス変換回路などを必要とするため、回路構成が複雑であり、設計段階において、シミュレーション結果に基づく煩雑な調整を必要とする。本発明の目的は、単純な回路構成を有し、調整が容易なドハティ増幅器を提供することである。上記の目的を達成するため、本発明のドハティ増幅器は、入力信号を第1及び第2の入力信号に分配する分配回路と、同一のパッケージ内に、第1のトランジスタと、第1の内部変換回路とが設けられた構成を備え、前記第1の入力信号を増幅するキャリアアンプと、同一のパッケージ内に、前記第1のトランジスタと異なる飽和出力をなす第2のトランジスタと、前記第1の内部変換回路の出力インピーダンスとは異なる出力インピーダンスに変換する第2の内部変換回路とが設けられた構成を備え、前記第2の入力信号を増幅するピークアンプと、前記キャリアアンプから出力された第1の出力信号と、前記ピークアンプから出力された第2の出力信号とを合成する合成回路とを有する。上記のドハティ増幅器において、前記キャリアアンプと前記合成回路の間に接続された第1の外部変換回路と、前記ピークアンプと前記合成回路の間に接続され、前記第1の外部変換回路と同じ回路構成を有する第2の外部変換回路と、を備えてもよい。上記のドハティ増幅器において、前記第1の外部変換回路に接続され、前記第1の外部変換回路の出力インピーダンスを補正する第1の補正線路と、前記第2の外部変換回路に接続され、前記第2の外部変換回路の出力インピーダンスを補正する第2の補正線路と、をさらに備えてもよい。上記のドハティ増幅器において、前記第1のトランジスタと前記第1の内部変換回路、および、前記第2のトランジスタと前記第2の内部変換回路は、同一のパッケージに収容されてもよい。上記のドハティ増幅器において、前記第1及び第2のトランジスタは、同一の基板上に設けられた単一の半導体チップで構成されてもよい。上記のドハティ増幅器において、前記第1及び第2の内部変換回路が、同一の誘電体基板に設けられてもよい。また、本発明のドハティ増幅器は、入力信号を第1及び第2の入力信号に分配する分配回路と、前記第1の入力信号を増幅し、所定の出力インピーダンスを有し、半導体デバイスと、前記半導体デバイスの出力インピーダンスを単一段で前記所定の出力インピーダンスに変換する第1の内部変換回路とを備えるキャリアアンプと、前記第2の入力信号を増幅し、前記キャリアアンプとは異なる所定の出力インピーダンスを有し、半導体デバイスと、前記半導体デバイスの出力インピーダンスを単一段で前記所定の出力インピーダンスに変換する第2の内部変換回路とを備えるピークアンプと、前記キャリアアンプから出力された第1の出力信号と、前記ピークアンプから出力された第2の出力信号とを合成する合成回路と、を有する。本発明によれば、単純な回路構成を有し、調整が容易なドハティ増幅器を提供することができる。図1は、比較例に係る対称型ドハティ増幅器を示す回路構成図である。図1に示すように、ドハティ増幅器は、分配回路1、キャリアアンプ10、ピークアンプ20、1/4波長位相遅延線路41,42、オフセット線路31,32、合成回路2、及び1/4波長線路5を含む。合成回路2は、キャリアアンプ10とピークアンプ20との出力を合成する合成点P0を含む。キャリアアンプ10、オフセット線路31、及び1/4波長位相遅延線路41は、この順で直列に接続され、他方、1/4波長位相遅延線路42、ピークアンプ20、及びオフセット線路32は、この順で直列に接続されている。キャリアアンプ10、及び1/4波長位相遅延線路42は、分配回路1を介して、互いに接続され、1/4波長位相遅延線路41、及びオフセット線路32は、合成点P0を介して、互いに接続されている。分配回路1は、入力端子Tinから入力された入力信号S1を、例えば電力が均等になるように、第1及び第2の入力信号S1,S2に分配する。第1の入力信号S1は、キャリアアンプ10に入力され、他方、第2の入力信号S2は、1/4波長位相遅延線路42を介してピークアンプ20に入力される。1/4波長位相遅延線路42は、第2の入力信号S2に90度の位相遅延を与える。キャリアアンプ10は、入力された第1の入力信号S1を増幅し、他方、ピークアンプ20は、入力された第2の入力信号S2を増幅する。具体的には、キャリアアンプ10は、常時、第1の入力信号S1を増幅し、他方、ピークアンプ20は、第2の入力信号S2の電力が所定値以上、すなわち、ピークである場合に、入力信号S2を増幅する。例えば、キャリアアンプ10は、A級又はAB級アンプであり、ピークアンプ20は、C級アンプである。また、キャリアアンプ10、及びピークアンプ20の各飽和出力電力は、同一であり、例えば100Wである。キャリアアンプ10から出力された第1の出力信号S10は、オフセット線路31と、1/4波長位相遅延線路41とを介して、合成点P0に至る。一方、ピークアンプ20から出力された第2の出力信号S20は、オフセット線路32を介して、合成点P0に至る。第1及び第2の出力信号S10,S20の合成信号は、1/4波長線路5を介して、出力端子Toutから出力される。オフセット線路32の電気長は、バックオフ動作時における合成点P0から見たピークアンプ20のインピーダンスが、理想的には開放端となる程度に、高い値に設定されている。オフセット線路31の電気長は、オフセット線路32の電気長と同一である。1/4波長位相遅延線路41は、ピークアンプ20側の1/4波長位相遅延線路42により与えられた90度の位相遅延を補償するように、第1の入力信号S1に90度の位相遅延を与える。これにより、第1及び第2の入力信号S1,S2は、キャリアアンプ10、及びピークアンプ20の飽和動作時に、合成点P0において位相が一致した状態で合成される。また、1/4波長線路5は、合成点P0と出力端子Toutの間において出力インピーダンスを変換する。例えば、キャリアアンプ10、及びピークアンプ20の飽和動作時における出力インピーダンスは、10Ωであり、合成点P0におけるインピーダンスは、6.7Ωである。また、出力端子Toutにおけるインピーダンスは、1/4波長線路5によるインピーダンス変換よって、例えば50Ωとなる。図2は、キャリアアンプ10の内部構成、すなわち、キャリアアンプ10のチップを構成するパッケージ内の構成を示している。図2に示すように、キャリアアンプ10は、パッケージ基板100と、入力端子101と、フィールドスルー1011,1021と、出力端子102と、入力側内部変換回路103と、FET回路FET:FieldEffectTransistor104と、出力側内部変換回路105とを含む。FET回路104は、半導体チップ上に設けられたFETデバイスにより構成される。フィールドスルー1011,1021は、基板1012,1022にそれぞれ搭載されている。出力側内部変換回路105は、インダクタンス成分の線路を有するインダクタ回路105a、及び、高誘電体基板により形成されたコンデンサ回路105bを含む。インダクタ回路105aは、基板1051aに搭載されている。コンデンサ回路105bは、基板1051bにそれぞれ搭載されている。パッケージ基板100は、例えば、セラミックなどの絶縁物を含む絶縁層に、銅などの金属を含む金属層1001を積層して形成されている。もっとも、パッケージ基板100は、放熱性を向上するために、金属層1001のみから形成されてもよい。パッケージ基板100は、例えば矩形状を有し、入力側内部変換回路103と、FET回路104と、出力側内部変換回路105とが設けられている。なお、図示しないが、各回路103~105は、金属ケース、または絶縁体のケースによって共通に覆われている。また、基板1012,1022,基板1051a,基板1051bは、それぞれセラミックなどの絶縁物を含む絶縁層から形成されている。FET回路104と、入力側内部変換回路103と、出力側内部変換回路105は、互いに独立して形成され、ろう材などの接着部材によってパッケージ基板100の金属層1001の表面に接着されている。ここで、金属層1001は、接地電極つまり、GNDとして機能する。また、入力端子101と、出力端子102と、入力側内部変換回路103と、FET回路104と、出力側内部変換回路105は、1本以上のボンディングワイヤ106により互いに電気的に接続されている。FET回路104は、1個または複数のFETを含んでいる。なお、本実施例では、複数のFETを含むマルチフィンガータイプFETが搭載されているものとする。FET回路104は、例えば、窒化物半導体、またはGaAsガリウムヒ素系半導体により形成される。窒化物半導体の例としては、GaN、AlGaN、InN、AlN、InGaN、InAlN、GaInN、InAlGaNなどが挙げられる。一方、GaAs系半導体の例としては、GaAs、AlGaAs、InGaAs、InGaAlAsなどが挙げられる。なお、本比較例では、トランジスタとして、FET回路104を例示しているが、他のトランジスタを採用することもできる。入力側内部変換回路103、及び出力側内部変換回路105は、インダクタンス素子やコンデンサ素子などを含み、入力端子101とFET回路104の間、及びFET回路104と出力端子102の間において、インピーダンスをそれぞれ整合させる。具体的には、入力側内部変換回路103、及び出力側内部変換回路105は、インピーダンスを変換して、FET回路104の入出力インピーダンスと信号S1、S10の伝送線路の特性インピーダンスとを整合させる。なお、上述した構成は、ピークアンプ20についても同様である。図3は、ドハティ増幅器の出力電力に対するドレイン効率の変化を示すグラフである。図3に示すように、ドレイン効率のピーク値Epは、飽和出力電力Ps、及び、飽和出力電力から6dB程度のバックオフを取ったレベルPb1に存在する図中の実線を参照。ここで、バックオフのレベルは、入力信号Sの瞬時ピーク電力比に基づき決定される。一方、WiMAXWorldwideInteroperabilityforMicrowaveAccessやLTELongTimeEvolutionなどの規格に代表される、いわゆる次世代無線通信技術において、伝送信号の瞬時ピーク電力比は、例えば8dB以上である。これに対応して、飽和出力電力から8dB程度のバックオフを取ったレベルPb2にてピーク値Epを得るために図中の点線を参照、非対称型のドハティ増幅器が用いられる。非対称型のドハティ増幅器は、上述した対称型のドハティ増幅器とは異なり、キャリアアンプ、及びピークアンプの各飽和出力電力が、互いに相違する。非対称型のドハティ増幅器は、上述したような特性を得るために、入力信号の合成点におけるキャリアアンプ、及びピークアンプの飽和出力動作時の各出力インピーダンスZc,Zpが、以下のように、互いに非対称な関係を有している。Zp=Zm/Γ式1ここで、Γは、ピークアンプの飽和出力電力Ppのキャリアアンプの飽和出力電力Pcに対する比いわゆる、サイズ比Pp/Pcである。例えば、ピークアンプの飽和出力電力Pp=150Wであり、キャリアアンプの飽和出力電力Pc=100Wである場合、サイズ比Γ=1.5である。この場合、例えば、Zc=50Ωとすると、上記の式1に従って、Zp=33Ωである。図4は、比較例に係る非対称型ドハティ増幅器を示す回路構成を示す。図4に示すように、非対称型ドハティ増幅器は、分配回路1、キャリアアンプ11、ピークアンプ21、1/4波長位相遅延線路41,42、オフセット線路31,32、入力側外部変換回路71,72、出力側外部変換回路61,62、合成回路2、及び1/4波長線路5を含む。ここで、図1と共通する構成については、同一の符号を付し、その説明を省略する。入力側外部変換回路71、及び出力側外部変換回路61は、キャリアアンプ11の入力側、及び出力側において、入力信号S1の伝送線路との間でインピーダンスをそれぞれ整合させる。入力側外部変換回路72、及び出力側外部変換回路62は、ピークアンプ21の入力側、及び出力側において、入力信号S2の伝送線路との間でインピーダンスをそれぞれ整合させる。もっとも、キャリアアンプ11、及びピークアンプ21は、図2で示したように、チップ内にも変換回路103,105を有しているので、キャリアアンプ11、及びピークアンプ21の各々に、二段階の整合手段が存在することになる。このような構成を採用するのは、インピーダンスを段階的に変化させることによって、Q値を低減し、良好な帯域特性を確保することができるからである。出力側外部変換回路61は、インダクタンス素子L1、及びコンデンサ素子C1を含んでいる。インダクタンス素子L1は、キャリアアンプ11とオフセット線路31の間に接続され、他方、コンデンサ素子C1は、一端が、インダクタンス素子L1とオフセット線路31を結ぶ線路に接続され、他端が接地されている。また、出力側外部変換回路62も、インダクタンス素子L2、及びコンデンサ素子C2を含み、ピークアンプ21とオフセット線路32の間に、同様に接続されている。上述したように、非対称型ドハティ増幅器は、合成点P0において、キャリアアンプ11、及びピークアンプ21の飽和出力動作時の各出力インピーダンスZc,Zpが、上記の式1の関係を満たすことが求められる。したがって、出力側外部変換回路61とオフセット線路31との間の第1基準点P1における出力インピーダンスZci、及び、出力側外部変換回路62とオフセット線路32との間の第2基準点P2における出力インピーダンスZpiも、式1の関係を満たすことが求められる。キャリアアンプ11、及びピークアンプ21は、FET回路104の出力インピーダンスが低いため例えば、2~5Ω、内部変換回路105によって高い出力インピーダンスを得ている。キャリアアンプ11、及びピークアンプ21は、飽和出力電力が互いに異なるが、実質的に同じ出力インピーダンス例えば10Ωに設定される。このため、第1基準点P1、及び第2基準点P2の各出力インピーダンスZci,Zpiは、出力側外部変換回路61,62の回路構成やパラメータなどを調整することにより所定の値に設定されることとなる。例えば、先に示された数値例の場合、出力側外部変換回路61,62により、Zci=50Ω、Zpi=33Ωに調整する。このとき、オフセット線路31、及び1/4波長位相遅延線路41の特性インピーダンスは50Ωであり、他方、オフセット線路32の特性インピーダンスは33Ωであるものとする。このように、非対称型ドハティ増幅器は、対称型ドハティ増幅器と比べると、キャリアアンプ11、ピークアンプ21と接続する出力側外部変換回路61,62が付与されている点が異なり、さらに、この出力側外部変換回路61,62の回路構成やパラメータなども、それぞれ異なる。図5は、出力インピーダンスZci,Zpiの調整の様子を表わすスミスチャートである。このスミスチャートは、詳しくは、イミタンスチャートであり、Zciにより規格化されている。図5に示すように、キャリアアンプ11、及びピークアンプ21の出力インピーダンスZc,Zpが同じであるため、上記の式1の関係を満たすインピーダンスZci,Zpiに整合させるためには、各インダクタンス素子L1,L2、及び各コンデンサ素子C1,C2のパラメータを相互に異ならせる必要がある。このように、出力側外部変換回路61,62は、各インダクタンス素子L1,L2、及び各コンデンサ素子C1,C2のパラメータが異なるから、回路の設計段階において、シミュレーション結果に基づく煩雑な調整を必要とする。図6は、本実施例に係る非対称型ドハティ増幅器の回路構成図である。図6に示すように、非対称型ドハティ増幅器は、分配回路1、キャリアアンプ12、ピークアンプ22、1/4波長位相遅延線路41,42、オフセット線路31,32、入力側外部変換回路71,72、出力側外部変換回路61,62、補正線路81,82、合成回路2、及び1/4波長線路5を含む。ここで、図4と共通する構成については、同一の符号を付し、その説明を省略する。本実施例の非対称型ドハティ増幅器は、2つの出力側外部変換回路61,62のパラメータLc,Ccが同じインピーダンス変換率を持つ構成になる。これを実現するために、キャリアアンプ12、及びピークアンプ22の飽和動作時の出力インピーダンスZc,Zpは互いに異なっている。出力インピーダンスZcおよびZpは、非対称ドハティ増幅器を構成するインピーダンスの比を実現するように設計される。出力側外部変換回路61,62が同じ構成であるため、その設計が容易である。これにより、補正線路81,82は、最終的に合成される際に、非対称ドハティ増幅器に必要となるインピーダンス差を実現するために設けられている。また、キャリアアンプ12とピークアンプ22は、それぞれ半導体デバイスで構成されている。キャリアアンプ12を構成する半導体デバイス、およびピークアンプ22を構成する半導体デバイスは、デバイスパッケージ内に収容される。デバイスパッケージには出力側内部整合回路内部変換回路が搭載されている。この出力側整合回路は、半導体デバイスの出力インピーダンスを、キャリアアンプ12あるいはピークアンプ22として要求される出力インピーダンスに変換する。上記したように、本実施例では非対称ドハティ増幅器を構成するために、キャリアアンプ12の出力インピーダンスとピークアンプ22の出力インピーダンスを互いに異ならせている。すなわち、キャリアアンプ12およびピークアンプ22におけるそれぞれのデバイスパッケージ内の出力側内部整合回路は、互いに異なる出力インピーダンスを実現している。これら出力側内部整合回路は、半導体デバイスの出力インピーダンスをキャリアアンプ12あるいはピークアンプ22の出力インピーダンスに変換するために、単一段のインピーダンス変換を行っている。すなわち、複数段のインピーダンス変換によって、本発明に必要とされるキャリアアンプ12あるいはピークアンプ22の出力インピーダンスを実現するものではない。補正線路81,82は、それぞれ、外部変換回路61とオフセット線路31の間、及び外部変換回路62とオフセット線路32の間に接続されている。補正線路81は、外部変換回路61の出力インピーダンスZciの補正線路82の出力インピーダンスZpiに対する比が、ピークアンプ22の飽和出力電力Ppのキャリアアンプ12の飽和出力電力Pcに対する比と同一となるように、外部変換回路62の出力インピーダンスを補正する。つまり、Zci:Zpi=Pp:Pcが成立するように、補正線路82は、基準点P2の出力インピーダンスZpiを調整する。補正線路81は、補正線路82による位相の変化を補正するもので、補正線路82の電気長と同一である。また、飽和動作時における出力インピーダンスZcの出力インピーダンスZpに対する比は、キャリアアンプ12の飽和出力電力Pcのピークアンプ22の飽和出力電力Ppに対する比、または、ピークアンプ22の飽和出力電力Ppのキャリアアンプ12の飽和出力電力Pcに対する比と同一である。つまり、Zc:Zp=Pp:Pc、またはZc:Zp=Pc:Ppの関係が成立する。Zc:Zp=Pp:Pcの場合、キャリアアンプ12、及びピークアンプ22の各飽和出力電力Pc,Ppが、それぞれ100W、150Wであるとすると、飽和動作時の出力インピーダンスZc,Zpは、それぞれ15Ω、10Ωとなる。すなわち、キャリアアンプ12、及びピークアンプ22は、飽和動作時の出力インピーダンスZc,Zpと飽和出力電力Pc,Ppとの間に反比例関係を有している。キャリアアンプ12、及びピークアンプ22の出力インピーダンスZc,Zpは、出力側内部変換回路105の変換により、例えば、それぞれ15Ω、10Ωに調整される。そして、第1基準点P1の出力インピーダンスZciは、出力側外部変換回路61の変換により50Ωに調整され、一方、第2基準点P2の出力インピーダンスZpiは、出力側外部変換回路62、及び補正線路82の変換により、33Ωに調整される。ここで、補正線路81,82は、基準点P1の出力インピーダンスZciと同一の特性インピーダンス50Ωを有している。なお、入力信号Sの中心周波数は、2.5GHzであるものと仮定する。図7は、このインピーダンスの調整の様子を表わすスミスチャートである。このスミスチャートは、詳しくは、イミタンスチャートであり、Zciにより規格化されている。図7に示すように、キャリアアンプ12の出力インピーダンスZcは、インダクタンス素子Lcにより軌跡t11を描き、コンデンサ素子Ccにより軌跡t12を描き、さらに、補正線路81の特性インピーダンスはZciである事から基準点P1でのインピーダンスはZciとなる。一方、ピークアンプ22の出力インピーダンスZpは、インダクタンス素子Lcにより軌跡t21を描き、コンデンサ素子Ccにより軌跡t22を描き、さらに、補正線路82によりインピーダンスZciを中心とする円弧の軌跡t23を描くことによって、基準点P2のインピーダンスZpiに至る。このような軌跡を描くことによって、出力インピーダンスZp,Zcは、互いの比Zp:Zcを保持したまま、出力インピーダンスZpi,Zciに変換される。すなわち、本実施例では、インピーダンスの変換によりZc:Zp=Zci:Zpiの関係が成立する。なお、この調整では、出力側外部変換回路61,62のインダクタンスLc=約1.4nH、及びキャパシタンスCc=約2.5pFとし、また、補正線路81,82は、特性インピーダンスを50Ω、電気長を約120度相当とした。一方、Zc:Zp=Pc:Ppの場合、キャリアアンプ12、及びピークアンプ22の各飽和出力電力が、それぞれ100W、150Wであるとすると、飽和動作時の出力インピーダンスZc,Zpは、それぞれ10Ω、15Ωとなる。すなわち、キャリアアンプ12、及びピークアンプ22は、飽和動作時の出力インピーダンスZc,Zpと飽和出力電力Pc,Ppとの間に比例関係を有している。キャリアアンプ12、及びピークアンプ22の出力インピーダンスZc,Zpは、出力側内部変換回路105の変換により、例えば、それぞれ10Ω、15Ωに調整される。そして、第1基準点P1,及び第2基準点P2の出力インピーダンスZci,Zpiは、上記の例と同様に、50Ω,33Ωにそれぞれ調整される。ここで、補正線路82は、基準点P1の出力インピーダンスZciと同一の特性インピーダンス50Ωを有している。また、オフセット線路31、及び1/4波長位相遅延線路41の特性インピーダンスは基準点P1の出力インピーダンスZciと同一であり、他方、オフセット線路32の特性インピーダンスは基準点P2の出力インピーダンスZpiと同一であるものとする。図8は、このインピーダンスの調整の様子を表わすスミスチャートである。このスミスチャートは、詳しくは、イミタンスチャートであり、Zciにより規格化されている。図8に示すように、キャリアアンプ12の出力インピーダンスZcは、インダクタンス素子Lcにより軌跡t31を描き、コンデンサ素子Ccにより軌跡t32をき、さらに、補正線路81の特性インピーダンスはZciである事から基準点P1でのインピーダンスはZciとなる。一方、ピークアンプ22の出力インピーダンスZpは、インダクタンス素子Lcにより軌跡t41を描き、コンデンサ素子Ccにより軌跡t42を描き、さらに、補正線路82によりインピーダンスZciを中心とする円弧の軌跡t43を描くことによって、基準点P2のインピーダンスZpiに至る。このような軌跡を描くことによって、出力インピーダンスZp,Zcは、互いの比が反転されて、出力インピーダンスZpi,Zciに変換される。すなわち、本実施例では、インピーダンスの変換によりZc:Zp=Zpi:Zciの関係が成立する。この調整では、出力側外部変換回路61,62のインダクタンスLc=約1.2nH、及びキャパシタンスCc=約2.5pFとし、また、補正線路81,82は、特性インピーダンスを50Ω、電気長を約25度相当とした。本実施例の非対称型ドハティ増幅器は、出力インピーダンスZp,Zcが一定の関係を満たし、さらに、上記の何れの場合でも、2つの出力側外部変換回路61,62が同一であるから、回路構成が単純化されるだけでなく、設計段階において、シミュレーション結果に基づく煩雑な調整が不要となり、設計が容易である。なお、本実施例では、インピーダンスとして、抵抗成分スミスチャートの実軸上の位置に着目して調整を行う例を挙げているが、これに限定されず、インダクタンス成分、または容量成分スミスチャートの虚軸上の位置について調整を行った場合に、同様の効果が得られることは自明である。本実施例の非対称型ドハティ増幅器は、キャリアアンプ11、ピークアンプ21の出力インピーダンスZp,Zcを合成部において非対称ドハティ合成される関係で異ならせている。ここで、キャリアアンプ11およびピークアンプ21は、いずれも半導体チップを半導体パッケージ内に収容した、いわゆる半導体デバイスの形態である。すなわち、キャリアアンプ11とピークアンプ21は、それぞれ半導体デバイス内で異なる出力インピーダンスが実現されている。このため、キャリアアンプ11とピークアンプ21の出力端から合成部までの間は、対称型ドハティ増幅器と同じ回路構成を採用することができる。対称型あるいは非対称型のドハティ増幅器は、いずれも合成部およびドハティ増幅器としての出力インピーダンスに変換するための構成を備えている。たとえば、キャリアアンプおよびピークアンプである半導体デバイスからの出力インピーダンスをドハティ増幅器の出力インピーダンスへ変換する回路と、その後段でドハティ合成する合成部は、対称型あるいは非対称型いずれのドハティ増幅器においても必要な要素である。または、キャリアアンプおよびピークアンプである半導体デバイスからの出力をドハティ合成する合成部と、その後段のドハティ増幅器としての出力インピーダンスへの変換回路を有する構成は、対称型あるいは非対称型いずれのドハティ増幅器においても必要な要素である。このほか、インピーダンス調整回路などの要素が付加される場合もあるが、いずれも、これらの要素は、対称型あるいは非対称型を問わず、ドハティ増幅器には必要な要素である。すなわち、上記のようにキャリアアンプとピークアンプを構成するそれぞれの半導体デバイスの内部において必要な出力インピーダンスの違いを設けることで、半導体デバイスよりも後段側においては、対称型あるいは非対称型のいずれにも回路を共用することができるのである。図9は、本実施例の非対称型ドハティ増幅器を回路基板に実装した場合のレイアウトの一例を示している。図9に示すように、回路基板200は、セラミックなどの誘電体の表面に、金などの金属により配線パタンを形成したものである。配線パタンには、1/4波長位相遅延線路41、オフセット線路31,32、補正線路81,82、給電電極Vcc、及び接地電極GNDなどが含まれる。回路基板200は、周囲を接地電極GNDにより囲まれ、左右両端に、入力端子Tin、及び出力端子Toutが設けられている。また、回路基板200の中央には、キャリアアンプ12、及びピークアンプ22が実装されている。キャリアアンプ12、及びピークアンプ22は、入力端子12a,22a、及び出力端子12b,22bを介して、配線パタンと電気的に接続されている。キャリアアンプ12、及びピークアンプ22は、互いに独立したチップであり、それぞれ、図2を参照して説明した内部構成を有する。回路基板200は、入力端子Tinの近傍に、DCカットコンデンサC30と、90度ハイブリッドカプラ142とが設けられている。90度ハイブリッドカプラ142は、分配回路1、及び1/4波長位相遅延線路42が内部に形成され続されている。接地抵抗Reは信号分配時の反射波を吸収するものであり、例えば50である。なお、DCカットコンデンサC30は、入力信号Sの直流成分をカットするものである。図10は、90度ハイブリッドカプラ142の電気的構成を示している。図10に示すように、90度ハイブリッドカプラ142は、一対の入力端子T11,T12と、一対の出力端子T21,T22と、4つの1/4波長線路1421とを含む。4つの1/4波長線路1421は、各端子T11~T22の間を結ぶように接続されている。このように、分配回路1、及び1/4波長位相遅延線路42を90度ハイブリッドカプラ142により構成すると、実装面積を低減することができる。もっとも、構成態様は、これに限定されず、例えば、1/4波長位相遅延線路42を、1/4波長位相遅延線路41と同様に、配線パタンにより構成し、分配回路1を配線パタン同士の接点ノードとして構成してもよい。90度ハイブリッドカプラ142は、入力側外部変換回路71,72を介して、キャリアアンプ12、及びピークアンプ22の一対の入力端子12a,22aにそれぞれ電気的に接続されている。入力側外部変換回路71,72は、インダクタンス素子やコンデンサ素子などを含んで構成されている。入力端子12a,22aは、ゲート側バイアス回路711,712にそれぞれ接続されている。ゲート側バイアス回路711,712は、キャリアアンプ12、及びピークアンプ22内のFET回路104の各ゲート電極とそれぞれ接続され、このゲート電極にバイアス電圧を与えている。ゲート側バイアス回路711,712は、それぞれ、給電電極Vccと、インダクタンス素子Lvと、コンデンサ素子Cvとを含んでいる。インダクタンス素子Lvは、配線パタンにより形成され、電源電圧が与えられる給電電極Vccと入力端子12a,22aとの間に接続している。コンデンサ素子Cvは、インダクタンス素子Lvと接地電極GNDの間に接続され、ノイズを除去するバイパスコンデンサとして機能する。一方、出力端子12b,22bは、ドレイン側バイアス回路721,722とそれぞれ接続されている。ドレイン側バイアス回路721,722は、ゲート側バイアス回路711,712と同様の構成を有し、チップ内のFET回路104の各ドレイン電極とそれぞれ接続され、このドレイン電極にバイアス電圧を与えている。また、出力端子12b,22bは、出力側外部変換回路61,62とそれぞれ接続されている。上述したように、出力側外部変換回路61,62は、上述したように、それぞれ、インダクタンス素子Lc、及びコンデンサ素子Ccを含む。また、基準点P1は、補正線路81とオフセット線路31の間に設定され、基準点P2は、補正線路82とオフセット線路31の間に設定されている。出力側外部変換回路61は、補正線路82、及びオフセット線路31と、1/4波長位相遅延線路41とを介して、合成点P0と接続され、他方、出力側外部変換回路62は、補正線路82と、オフセット線路32とを介して、合成点P0と接続されている。1/4波長線路5は、合成点P0と出力端子Toutとを接続している。オフセット線路31,32、1/4波長位相遅延線路41、及び1/4波長線路5は、出力端子12b,22bからの出力信号の進行方向が互い違いになるように配置されている。なお、1/4波長位相遅延線路41、及びオフセット線路32は、配線パタンにDCカットコンデンサC31,C32がそれぞれ設けられている。本実施例では、キャリアアンプ12、ピークアンプ22、及び出力側外部変換回路61,62が、同一の回路基板200に設けられているが、構成態様は、これに限定されない。例えば、キャリアアンプ12、及び出力側外部変換回路61を1つの回路基板に設け、ピークアンプ22、及び出力側外部変換回路62を別の回路基板に設けてもよい。あるいは、出力側外部変換回路61,62を1つの回路基板に設け、キャリアアンプ12、及びピークアンプ22を別の回路基板に設けてもよい。このように、使用する回路基板の枚数や共通の回路基板に設ける構成の選択は、制限されない。また、同一のパッケージ内に含める構成の選択も制限されない。例えば、図11に示される半導体装置のように、キャリアアンプ12、及びピークアンプ22を1個のパッケージ内に設けてもよい。図11に示すように、キャリアアンプ12は、入力端子121、出力端子122、フィールドスルー1211,1221、入力側内部変換回路123、FET回路124、及び出力側内部変換回路125を含む。他方、ピークアンプ22は、入力端子221、出力端子222、フィールドスルー2211,2221、入力側内部変換回路223、FET回路224、及び出力側内部変換回路225を含む。出力側内部変換回路125は、インダクタンス成分の線路を有するインダクタ回路125a、及び、高誘電体基板により形成されたコンデンサ回路125bを含む。出力側内部変換回路225は、インダクタンス成分の線路を有するインダクタ回路225a、及び、高誘電体基板により形成されたコンデンサ回路225bを含む。インダクタ回路125aは、基板1251aに搭載されている。コンデンサ回路125bは、基板1251bにそれぞれ搭載されている。インダクタ回路225aは、基板2251aに搭載されている。コンデンサ回路225bは、基板2251bにそれぞれ搭載されている。内部変換回路123は、基板1231に搭載されている。内部変換回路223は、基板2231にそれぞれ搭載されている。フィールドスルー1211,2211は、それぞれ基板1210に搭載されている。フィールドスルー1211,2211は、それぞれ基板1210に搭載されている。フィールドスルー1221,2221は、それぞれ基板1220に搭載されている。基板1210,1220,1231,1251a,1251b,2231,2251a,2251bは、それぞれセラミックなどの誘電体で構成される。なお、各部は、図2を参照して説明したものと同一であるから、その説明を省略する。入力側内部変換回路123,223、FET回路124,224、及び出力側内部変換回路125,225は、共通のパッケージ基板300に設けられている。もっとも、半導体装置は、このように全ての回路123,223,124,224,125,225を、互いに独立した基板に設けたものに限定されず、一部の構成を同一の回路基板に設けてもよい。図12に示すように、キャリアアンプ12のFET回路と、ピークアンプ22のFET回路とを共通の基板に集積化した単一の半導体チップ324で構成してもよい。この共通の基板としては、典型的には半導体基板が採用されるが、半導体デバイスがその上面に形成できるのであれば、誘電体材料で構成することもできる。この共通の基板の材料としては、一例としてはSiCあるいはGaNあるいはSiあるいはGaAsが挙げられる。さらに、図13のように、キャリアアンプ12、及びピークアンプ22に接続する入力側内部変換回路123,223を同一の誘電体基板323上に設けることができる。図13では、出力側内部変換回路125はキャリアアンプ12とピークアンプ22の双方に共通した誘電体基板125aおよび125bによって構成されている。つまり、キャリアアンプ12、及びピークアンプ22に接続する出力側内部変換回路125a,225aは同一の誘電体基板325a上に設けられている。また、出力側内部変換回路125bと225bは同一の誘電体基板325b上に設けられている。誘電体基板323,325a,325bは、それぞれセラミックなどの誘電体で構成することができる。図14は、回路構成をさらに単純化した非対称型ドハティ増幅器である。図14に示すように、本実施例の非対称型ドハティ増幅器は、図6と比較すると、出力側外部変換回路61,62を含まず、キャリアアンプ12、及びピークアンプ22の飽和出力時の各インピーダンスZc,Zpが、一定の関係を満たすように設定されている。具体的には、キャリアアンプ12のインピーダンスZcのピークアンプ22のインピーダンスZpに対する比は、キャリアアンプ12の飽和出力電力Pcのピークアンプ22の飽和出力電力Ppに対する比と同一である。つまり、Zc:Zp=Pc:Ppの関係が成立する。例えば、キャリアアンプ12の飽和出力電力Pc=100W、ピークアンプ22の飽和出力電力Pp=150Wである場合、キャリアアンプ12のインピーダンスZc=15Ω、ピークアンプ22のインピーダンスZp=10Ωである。本実施例の非対称型ドハティ増幅器は、出力側外部変換回路61,62を含んでいないから、キャリアアンプ12、及びピークアンプ22の出力インピーダンスZc,Zpが、第1基準点P1、及び第2基準点P2のインピーダンスZci,Zpiとそれぞれ同一である。これにより、上記の式1が満たされる。また、キャリアアンプ12、及びピークアンプ22の出力インピーダンスZc,Zpは、実施例1,2と同様に、FET回路104の出力インピーダンスを出力側内部変換回路105によって変換することにより、例えば、15Ω、10Ωにそれぞれ調整される。図15は、実施例2に調整線路を追加した非対称型ドハティ増幅器である。図15に示すように、出力インピーダンスZc,Zpを調整する調整線路91,92を、キャリアアンプ12、及びピークアンプ22の外部に接続してもよい。本実施例の非対称型ドハティ増幅器は、キャリアアンプ11、ピークアンプ21の出力インピーダンスZp,Zcを合成部において非対称ドハティ合成される関係で異ならせている。このため、キャリアアンプ11とピークアンプ21の出力端から合成部までの間は、対称型ドハティ増幅器と同じ回路構成を採用することができる。すなわち、本発明の非対称型ドハティ増幅器は対称型ドハティ増幅器の回路基板を共用することができる。以上、好ましい実施例を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種々の変形態様を採り得ることは自明である。"