"パッケージングされた半導体チップによって発生する熱を放散するシリコン貫通プラグを有する半導体パッケージ基板であって、前記半導体パッケージ基板にシリコン貫通プラグTSPを有する基板を含み、前記TSPは、前記半導体パッケージ基板の第1の表面から前記第1の表面と反対の第2の表面に延伸し、前記TSPの断面は、両側にくし歯のパターンを有しており、前記TSPは、前記半導体チップの熱放散経路を提供する半導体パッケージ基板。前記TSPのデューティー比は、30以上である請求項1記載の半導体パッケージ基板。前記半導体チップは、発光ダイオードチップである請求項1または2記載の半導体パッケージ基板。前記両側のくし歯のそれぞれは、100μm~300μmの間の長さを有し、前記両側のくし歯のそれぞれは、100μm~300μmの間の幅を有する請求項1~3のいずれかに記載の半導体パッケージ基板。前記TSPの断面の面積は、前記半導体パッケージ基板に面する前記LEDチップの表面積より大きい請求項3記載の半導体パッケージ基板。前記LEDチップと前記TSPの間に金属層があり、前記金属層は、LEDチップの水平の熱放散経路を提供する請求項3記載の半導体パッケージ基板。前記両側のくし歯のパターンの2つの隣接する両側のくし歯は、交差したパターンで配置される請求項1ないし請求項6のいずれか記載の半導体パッケージ基板。パッケージングされた半導体チップによって発生する熱を放散するシリコン貫通プラグを有する半導体パッケージ基板であって、前記半導体パッケージ基板にシリコン貫通プラグTSPを有する基板を含み、前記TSPは、前記半導体パッケージ基板の第1の表面から前記第1の表面と反対の第2の表面に延伸し、前記TSPは、50以上のデューティー比を有する半導体パッケージ基板。前記TSPの断面は、両側にくし歯のパターンを有しており、前記TSPは、前記半導体チップの熱放散経路を提供する請求項8記載の半導体パッケージ基板。前記半導体チップは、発光ダイオードチップである請求項8記載の半導体パッケージ基板。本発明は、このような状況に鑑みてなされたもので、パッケージングされた半導体チップによって発生する熱を効率よく放散することができるシリコン貫通プラグを有する半導体パッケージ基板を提供することを目的とする。1つの実施の形態において、パッケージングされている半導体チップによって発生する熱を放散するシリコン貫通プラグを有する半導体パッケージ基板が提供される。半導体パッケージ基板は、半導体パッケージ基板上のシリコン貫通プラグTSPを有する基板を含み、TSPは、半導体パッケージ基板の第1の表面から第1の表面と反対側の第2の表面に延伸する。TSPの断面は、両側にくし歯のパターンを表しており、TSPは、半導体チップの熱放散経路を提供する。他の実施の形態において、パッケージングされている半導体チップによって発生する熱を放散するシリコン貫通プラグを有する半導体パッケージ基板が提供される。半導体パッケージ基板は、半導体パッケージ基板上のシリコン貫通プラグTSPを有する基板を含み、TSPは、半導体パッケージ基板の第1の表面から第1の表面と反対側の第2の表面に延伸する。TSPは、約50以上のデューティー比を有する。本発明によれば、TSPが設けられているため、半導体チップで発生する熱を効率よく放散させることができ、半導体チップの動作効率が向上すると共に、半導体チップの寿命を長くすることができる。次の開示は、その開示の異なる特徴を実施するための、多くの異なる実施の形態または実施例を提供することがわかる。本開示を簡素化するために、複数の要素および複数の配列の特定の実施例が以下に述べられる。これらは単に実施例であり、これらに制限されるものではないことは勿論である。また、本開示は、種々の実施例において、参照番号および/または文字を繰り返し用いている同じ部分には同じ符号を付してある。この反復は、簡素化と明確さの目的のためであって、種々の実施の形態および/または議論された構成との関係を規定するものではない。図1A~18は、本発明のいくつかの実施の形態を作製する中間段階の断面図を表している。図1Aは、本発明の種々の方法で、フォトレジストパターンを形成した第1の基板100を表している。第1の基板100は、例えばバルクシリコン、ドープされたまたはドープされていない基板、または半導体オンインシュレータSOI基板を含み得る。一般的にSOI基板は、絶縁層上に形成されたシリコンなどの半導体材料の層を含む。絶縁層は、例えば、埋め込み酸化BOX膜またはシリコン酸化膜であり得る。絶縁層は、一般的にシリコンまたはガラス基板の基板上に提供される。多層基板または傾斜基板などの他の基板も用いられ得る。ここで述べられる実施例では、第1の基板100は、シリコン材料140でできており、シリコン材料140上に堆積された誘電体層101がある。次いで、フォトレジスト層102が、誘電体層101上に堆積され、フォトレジスト層102は、パターニングされてシリコン貫通ビアの開口などの開口が形成される。誘電体層101は、シリコン貫通ビアのエッチングプロセス中、基板面を保護するのに用いられる犠牲層である。いくつかの実施の形態において、図1Bに示されるように、フォトレジスト層102が堆積されて、パターニングされる前に、第1の基板100は、内蔵された電気回路190が既に形成されている。図1Bは、電気回路190が第1基板100上に形成されているのを表している。電気回路190は、特定のアプリケーションに適合する任意のタイプの回路であり得る。実施の形態において、回路は、電子デバイス上の1つまたは1つ以上の誘電体層を有する基板上に形成された電気デバイスを含む。金属層は誘電体層の間に形成され、電気デバイス間の電気信号を伝送する。電気デバイスは、1つまたは1つ以上の誘電体層に形成されてもよい。例えば、電気回路190は、トランジスタ、コンデンサ、レジスタ、ダイオード、フォトダイオード、ヒューズなどの種々のN型金属酸化膜半導体NMOSデバイスおよび/またはP型金属酸化膜半導体PMOSデバイスを含んで、相互接続され、1つ以上の機能を実行することが可能である。前記機能は、メモリ構造、処理構造、センサ、増幅器、電力配分、入力/出力回路などを含み得る。当業者は、上述の実施例が本発明の応用を更に説明するための例示の目的のためだけに提供されるもので、本発明を限定するものではないことを認識するであろう。図1Bにも表されるのは、エッチストップ層191および層間誘電体ILD層である。いくつかの実施の形態において、エッチストップ層191は、隣接の層下方の第1基板110および上方のILD層192と異なるエッチング選択比ecthselectivityを有する誘電材料から形成されることが好ましい。実施の形態において、エッチストップ層191は、化学気相成長CVDまたはプラズマCVDPECVD技術によって、窒化ケイ素SiN、炭窒化ケイ素SiCN、シリコンオキシカーバイドSiCO、シアンCN、その組み合わせ、または同類のものから形成され得る。ILD層192は、例えば、ケイ素酸化物、リンケイ酸ガラスPSG、ホウリンケイ酸ガラスBPSG、フッ化ケイ酸塩ガラスFSG、酸化窒化ケイ素SiOxCy、スピンオンガラス、スピンオンポリマーSpinOnPolymers、ケイ素炭素材料siliconcarbonmaterial、その化合物、その複合物、その組み合わせ、または同類のものなどの低k誘電材料で、スピンコーティング、CVD、およびPECVDなどの任意の好適な方法によって形成され得る。注意するのは、エッチストップ層191およびILD層192は、隣接する誘電体層の間に形成されるエッチストップ層を有する、または有さないに関わらず、複数の誘電体層をそれぞれ含み得る。接点195は、ILD層192を貫通して形成されて、電気回路190との電気的接触を提供する。接点195は、例えばフォトリソグラフィー技術を用いてILD層192上にフォトレジスト材料を堆積し、パターンニングし、接点195となるILD層192の部分を露出することで形成され得る。異方性ドライエッチングプロセスなどのエッチングプロセスは、ILD層192内に開口を作製するのに用いられ得る。開口は、拡散バリア層および/または接着層図示されていないで覆われ、導電材料で充填されることが好ましい。好ましくは、拡散バリア層は、窒化タンタルTaN、タンタルTa、窒化チタンTiN、チタンTi、コバルトタングステンCoWなどを含み、導電材料は、銅、タングステン、アルミニウム、銀、およびその組み合わせなどを含み、図1Bに示されたような接点195を形成する。図2は、開口が種々の方法でエッチングされた後の第1の基板100を表している。図2は、図1Bの電気回路190、コンタクトプラグ195、および誘電体層191および192を表していないが、前記構造は、図2および図2に続く図にも存在する。実施の形態において、異方性ドライエッチングプロセスなどの時限エッチングプロセスtimedetchingprocessは、第1の基板100で所望の深さの開口110が得られるまで行われる。注意するのは、ここで述べられるエッチングプロセスは、単一のエッチングプロセスまたは複数のエッチングプロセスで達成され得る。エッチングプロセスは、ドライプロセスまたはウェットプロセスであり得る。いくつかの実施の形態において、開口の深さは、約20μm~約200μmの範囲であり得る。いくつかの実施の形態において、開口の幅は、約5μm~約100μmの範囲であり得る。いくつかの実施の形態において、開口110は、シリコン貫通ビアまたはトレンチである。フォトレジスト層102に完全に頼るこのような深さのエッチングの開口は、プロセスの物理的な制限によって妨げられ得る。ここに表される実施の形態において、誘電体層101は、まずエッチングされ、次いでパターンニングマスクとして用いられる。誘電体層101の材料は、二酸化ケイ素、窒化ケイ素、または両薄膜の組み合わせなどの任意の誘電材料であり得る。誘電体層101の一実施例の材料は、オルトケイ酸テトラエチルTEOSをシリコン源として用いた、プラズマCVDによって堆積された酸化ケイ素である。PECVDのシラン酸化膜silaneoxidefilmも用いられ得る。いくつかの実施の形態において、TEOS酸化膜は、約500Å~約10000Åの間の厚さを有する。誘電体層101は、PECVDによって堆積される必要はない。誘電体層101は、スピンオン誘電体SODまたはスピンオンガラスSOGにより形成され得る。誘電体層101は、熱成長した二酸化ケイ素、または熱CVDによって堆積された酸化膜などの熱プロセスによって堆積または成長されてもよい。貫通シリコンビアがエッチングされた後、フォトレジスト層および犠牲誘電体層101の両方が除去される。開口110などの開口が形成された後、開口は充填される。図3は、基板がまず、種々の方法で絶縁層103およびバリア層/銅シード層104で覆われた状態を示している。絶縁層103は、酸化物、窒化物、または両方の組み合わせなどの誘電材料でできている。絶縁層103の一実施例の材料は、シランまたはTEOSをシリコン源として用いた、プラズマCVDによって堆積されたケイ素酸化物である。いくつかの実施の形態において、絶縁層は、約500Å~約15000Åの間の厚さを有する。絶縁層103は、熱成長した酸化物、または熱CVDで作製した酸化物などの熱プロセスによって堆積または成長されてもよい。また、誘電絶縁層103は、リンP、またはホウ素Bおよびリンなどのドーパントを用いた、ドープされた薄膜であり得る。リンケイ酸ガラスPSGまたはホウ素リンケイ酸ガラスBPSG薄膜内のリンは、この実施例のシリコン貫通ビアまたはトレンチである開口を充填するのに用いられる銅を吸着し得る。銅はシリコン基板内に拡散する可能性がある。シリコン貫通ビアは、後述のバリア層で覆われるが、バリア層の被覆は、ビアの底部に近接した側壁例えば角170で不十分である可能性がある。PSGまたはBPSGを用いて絶縁層103とするのは、銅の拡散に対して更なる保護を提供することができる。絶縁層103は、シリコンより高い熱抵抗を有する。表1は、異なる厚さのシリコン基板と酸化物誘電層の熱抵抗のシミュレーション結果を比較している。表1のデータは、酸化物が熱抵抗を大幅に増加し得ることを示している。よって、パッケージの誘電体層の厚さは、最低限に保持されなければならない。絶縁層103が堆積された後、バリア/銅シード層104が堆積される。バリア/銅シード層104は、少なくとも2つの副層sublayersすなわちバリア層、および銅シード層を含む。バリア層は、タンタルTa、窒化タンタルTaN、チタンTi、窒化チタンTiN、コバルトタングステンCoWなどの1つ以上の銅バリア材料からできている。バリア層は、シリコン基板100内への銅の拡散に対して保護を提供する。バリア層は、物理気相成長PVD、化学気相成長CVD、原子層堆積ALD、または他の方法によって堆積され得る。バリア層の堆積後、銅シード層が堆積される。同様に、銅シード層も物理気相成長PVD、化学気相成長CVD、原子層堆積ALD、または他の方法によって堆積され得る。いくつかの実施の形態において、バリア/銅シード層104は、TaN/Taバリア層および銅シード層からできている。この実施の形態のバリア層104は、2つの副層すなわちTaN層、およびTa層からできている。いくつかの実施の形態において、TaN、Ta、および銅シード層は、全てPVDによって堆積され、TaN、Ta、および銅シード層は、異なるターゲットtargetおよびスパッタガスを有する単一のPVDチャンバ内で実施される。いくつかの実施の形態において、TaNおよびTaの各厚さは、約100Å~約2000Åの間であり、銅シード層の厚さは、約1000Å~約15000Åの間である。バリア/銅シード層104の堆積後、基板はパターンニングされ、銅めっきを受ける領域を規定する。図4は、いくつかの実施の形態に基づいた第1基板100上に形成されているパターニングされたフォトレジスト層105を表している。いくつかの実施の形態において、パターニングされたフォトレジスト層105は、従来のフォトレジストでできており、液体形態であり、スピンオンプロセスによって堆積される。もう1つの実施の形態において、パターニングされたフォトレジスト層105の材料は、ドライフィルムレジストDFRであり、これもフォトリソグラフィー即ち露光を含むによってパターニングされ得る。DFRは、ポジティブまたはネガティブフォトレジストであり得る。DFRは、回路板の銅めっきのパターンを作製するのに用いられている。DFRの実施例は、MP112であり、日本のTOKCO.,LTDにより製造されている。DFRが第1基板100上または層104の上方に積層された後、DFRは、銅めっきを受ける基板面上の領域を規定するパターンで露光される。ドライフィルムレジストが基板面上にのみ堆積されるという点で、ドライフィルムレジストを用いるのは、ウェットスピンオンフォトレジストより利点がある。逆に、ウェットスピンオンフォトレジストは、例えば開口110の開口内に流れ込むおそれがある。シリコン貫通ビアまたはトレンチの開口がかなり深い上述のように、約20μm~約200μmの間ため、開口内に充填されたウェットフォトレジストは、完全に除去されることが難しく、開口の側壁および底部面上に銅が適切にめっきされない可能性がある。図5は、第1基板100上に、種々の方法でめっきされている銅膜106および銅めっき後の基板面から剥離されているDRFを表している。半導体デバイスの製造の金属相互接続に用いられる電気銅めっきelectricalcopperplatingECPプロセスまたは無電解銅めっきプロセスが用いられ得る。いくつかの実施の形態において、銅膜106の厚さは、約30μmより小さい。他の実施の形態において、銅膜106の厚さは、約20μmより小さい。また、いくつかの他の実施の形態において、銅膜106の厚さは、約10μmより小さい。厚過ぎる銅膜は、基板の反りwarpingを招く可能性がある。いくつかの実施の形態において、銅膜106は、図4に示された、例えば開口110の開口またはシリコン貫通ビアだけを充填するように堆積される。他の実施の形態において、銅膜106は、開口またはシリコン貫通ビアを充填するだけでなく、例えばPCBプリント回路板の基板上のパッケージデバイスのランドパッドlandingpadsも提供する、または半導体チップを受けるように堆積される。いくつかの実施の形態において、銅膜106の厚さは、約10μm~約30μmの間である。銅膜106がめっきされた後、フォトレジスト層105は除去される。ウェットスピンオンフォトレジストおよびドライフィルムレジストの両方は、アッシングプロセスによって除去され得、一般的に続いてウェット洗浄によって基板面上の不純物を完全に除去する。図6に示されるように、銅めっきおよびレジスト除去の後、種々の方法で銅めっきをされない領域のバリア/銅シード層104が除去される。前述の工程に次いで、基板の正面は、図7に示されるように、第2の基板108に接着される。第2の基板108は、ダミー基板であり、ガラスなどの誘電体材料で作られ得る。また、第2の基板108は、誘電体材料の代わりに金属などの導電材料で作られてもよい。図7は、種々の方法で、基板100が接着層107で第2の基板108に接着されるのを表している。接着層107に用いられる材料は、ダミー基板108が必要でなくなった時、容易に除去するものでなければならない。いくつかの実施の形態において、接着層107の材料は、エポキシポリマーepoxypolymerである。接着層107は、まず、液体形態で第1の基板100に提供される。第2の基板108が接着層107上に配置された後、接着層は、自然乾燥されるか、または低温で加熱され得る。乾燥および加熱または硬化後、基板100は、ダミー基板108にしっかりと接合される。次いで、第1の基板100は、背面の研磨を受けて余分なシリコンを除去し、シリコン貫通ビア120を露出する。いくつかの実施の形態において、背面研磨は、次いで化学機械研磨CMPプロセスによって、研磨を受けた基板面を平滑にする。図8は、種々の方法で、背面のシリコンが除去されてシリコン貫通ビア120を露出した後の第1の基板100を表している。いくつかの実施の形態において、シリコンの除去プロセスは、研磨プロセスである。研磨ホイールは、一般的にパッケージングプロセスに用いられ、シリコン基板から余分なシリコンを除去する。研磨は、絶縁層103およびバリア/銅シード層104がシリコン貫通ビア120の底部から完全に除去されるまで行われる。シリコン基板の厚さの減少は、シリコン基板の放熱効率を改善し得る。表2は、異なる厚さを有するシリコン基板の熱抵抗のシミュレーションの結果を比較している。データは、基板の厚さを100μmに減少したとき、熱抵抗が大きく減少しているのを表している。シリコン貫通ビアまたはトレンチの銅によって提供される熱放散だけでなく、より薄いシリコンの厚さも更なる熱放散を提供する。図9に示されたように、背面研磨の後、種々の方法で、第1の基板100の背面に、誘電体層150を堆積する。絶縁層103と同様に、誘電体層150は、酸化物、窒化物、または両方の組み合わせで作られ得る。誘電体層150の材料の一例は、シランをシリコン源として用いた、プラズマCVDによって堆積されたケイ素酸化物である。いくつかの実施の形態において、絶縁層は、約5000Å~約20000Åの間の厚さを有する。いくつかの実施の形態において、誘電体層150は、リンP、またはホウ素Bおよびリンなどのドーパントを用いた、ドープされた薄膜である。上述のように、リンケイ酸ガラスPSGまたはホウ素リンケイ酸ガラスBPSG薄膜内のリンは、銅をゲッタすることができる。図10に示されたように、誘電体層150の堆積に次いで、種々の方法で基板上にフォトレジスト層151を堆積してパターニングする。フォトレジスト層151は、スピンオンフォトレジストspinonresistウェットまたはドライフィルムレジストで堆積され得る。パターンは、これらの領域の誘電体層150を除去するために、シリコン貫通ビアまたはトレンチの領域で開口する。フォトレジストパターンが形成された後、パターンによって露出された誘電体層150は、エッチングによって除去される。半導体チップの製造に用いられる誘電体エッチングプロセスは、除去の目的を達成するのにも用いられ得る。エッチングプロセスは、ドライプロセスまたはウェットプロセスであり得る。図11は、種々の方法で、開口領域の誘電体層150がエッチングされた後の第1の基板100および第2の基板108を示している。次いで、図12に示されたように、種々の方法で、バリア/銅シード層152が堆積される。バリア/銅シード層は、バリア層と銅シード層の複合層である。バリア層は、拡散された銅からシリコン基板を保護する。上述のように、タンタルTa、窒化タンタルTaN、チタンTi、窒化チタンTiN、コバルトタングステンCoW、または上述の薄膜の組み合わせがバリアとして用いられ得る。いくつかの実施の形態において、バリア材料は、Tiであり、約500Å~約5000Åの間の厚さが堆積される。薄い銅シード層は、約1000Å~約10000Åの間の厚さで堆積される。バリア層および銅シード層を堆積するのに用いられ得る堆積方法は、上述されている。図13に示されたように、種々の方法で、バリア/銅シード層152の堆積後、基板は、フォトレジスト層153でパターニングされ、銅めっきを受ける領域を規定する。上述のように、フォトレジストは、スピンオンフォトレジストウェットまたはドライフィルムレジストであり得る。レジストのパターニング後、まず、銅層154は、基板の露出された領域フォトレジストで覆われていない上にめっきされる。上述のように、銅層154のめっきプロセスは、ECPプロセスまたは無電解銅めっきプロセスであり得る。いくつかの実施の形態において、銅膜154の厚さは、上述の基板の反りの問題のため、約30μmより小さい。他の実施の形態において、銅層154の厚さは、約10μm~約20μmの間である。次いで、拡散バリア層155が層154上に堆積される。拡散バリア層155は、最後にはんだ層および1つ以上の集積回路ICチップを受ける以下に述べられる。拡散バリア層155は、層154からの銅がTSV基板上に配置されたICチップ内に拡散するのを防ぐ。いくつかの実施の形態において、拡散バリア層155も例えばECPまたは無電解めっきなどのめっきによって堆積される。いくつかの実施の形態において、拡散バリア層155は、無電解ニッケル置換金ENIGでできている。しかしながら、どの好適な拡散バリア材料も用いられ得る。拡散バリア層155の堆積後、フォトレジスト層153およびフォトレジスト層153の下方のバリア/銅シード層152は、除去される。図14は、種々の方法で、フォトレジスト層153およびフォトレジスト層153の下方のバリア/銅シード層152のない基板100を表している。この時点では、第1の基板100は、半導体チップを受けるように準備される。異なる半導体チップは、やや異なるプロセスの流れで第1の基板100上に実装され得る。いくつかの実施の形態において、半導体チップは、発光ダイオードLEDまたは類似の発光デバイスである。前述の工程に次いで、半導体チップ156が、共晶接合層157を用いて拡散バリア層155に固定される。いくつかの実施の形態において、共晶接合層157は、はんだで作られる。図15に示される例では、半導体チップ156は、発光ダイオードLEDである。LEDチップ156は、P接点159に配置され、LEDチップ156は、配線158を介してN接点160に電気的に接続される。ワイヤボンディング工程は、LEDチップ156をN接点160に接続するように実行される。図15は、種々の方法で、第1の基板100上にLEDチップ156が配置されて、共晶接合層157によって基板100に接合され、且つ配線158を介してN接点に接合されていることを表している。LEDチップ156は、層155およびP接点159の表面が比較的平坦であるため、導電バンプなしで第1の基板100上に直接配置される。図13~15の銅層154は、上部に配置された半導体チップ例えばLEDチップ156との電気的接続および熱的接触を提供する。銅層154は、金属パッドとも言われることができ、銅でできている必要はない。いくつかの実施の形態において、金属パッド154は、はんだで作られ得、めっきプロセス上述のようにによって、またはフォトレジスト層153がパターニングされた後、はんだペーストを基板面上に加えることによって堆積され得る。はんだペーストは、フォトレジスト層153によって作製された開口を充填し、フォトレジスト層153上に非常に少量のはんだペーストを残す。フォトレジスト層153上の少量のはんだペーストは、フォトレジスト層153の除去プロセスにほとんど影響を及ぼさない。はんだが金属パッドとして層154に用いられる場合、バリア/銅シード層152の銅シード層の部分は、種々の方法で必要でなくなる。はんだ層がめっきされる場合、はんだシード層、またははんだ材料でできていないシード層が用いられ得る。しかしながら、はんだ層が基板上にペーストで付けられる場合、シード層は必要でなくなる。図15に示されるように、TSV120および層または金属パッド154の部分は、LEDチップ156のエッジを越えて延伸する。半導体チップの境界を越えたパッケージ基板例えば基板100の電気的および/または熱的接続例えばTSVS120および層154の延伸は、ファンアウトfanout型パッケージと言われることができ、再配線reroutingおよび熱放散の追加の更なる領域を提供する。LEDチップ156のエッジを越えた金属層154の延伸は、水平経路および熱放散の領域を提供する。LEDチップ156のエッジを越えたTSV120の延伸は、更なるTSV120の空間を提供し、熱放散の垂直経路および領域を提供する。水平と垂直経路および領域の両方は、放熱効率に影響し、改善する。図16に示されたように、LEDチップ156が基板に接合され、配線接合された後、種々の方法で、LEDチップ156は、パッケージングされる。いくつかの実施の形態において、蛍光膜phosphorusfilm161の層がLEDチップ156の上に堆積される。LEDチップは、赤、青、および緑色光を発するように設計される。赤、青、および緑色光を発するLEDチップは、白色光を生成するためによく組み合わせられる。蛍光膜も白色光を生成するのに用いられ得る。いくつかの実施の形態において、蛍光膜161は、LEDチップ156上にコーティングされる。しかしながら、蛍光膜161のコーティングは、任意選択のものである。いくつかの実施の形態において、異なる蛍光膜は、異なる色または異なる発光波長でLED上にコーティングされる。いくつかの実施の形態において、蛍光膜161などの蛍光膜は、必要ではない。次いで、モールド材料162が、LEDチップ156、P接点159、およびN接点160に堆積される。いくつかの実施の形態において、成形材料は、透明エポキシ樹脂でできている。透明の成形材料は、LEDに適用する。半導体チップがLEDでない場合、成形は透明である必要はない。図17は、LEDチップ156のモールド側に粘着テープ163が種々の方法で設けられることを示している。粘着テープしばしばブルーテープと言われる163は、第2基板108を分離または剥離する準備の時に、LEDチップ156のモールド部162と第1基板100をしっかりと支持する。第2の基板108および接着層107が化学的および機械的に除去された後、第1基板100が分割され、第1基板100上のダイが物理的に分離する。各ダイは、LEDチップ156、N接点160およびP接点159を有する。図18は、種々の方法で、ダミー基板108および接着層107が除去され、粘着テープ163が単一のパッケージチップ180を保持しているのを表している。例えばパッケージチップ180をPCB上に配置、粘着テープ163を除去するなどの他のプロセス工程が次いで行われ得る。上述の好ましいプロセスの流れは、半導体チップがシリコン貫通ビアを有する基板にどのようにパッケージングされて熱放散を改善するかを表している。また、シリコン基板の厚さが約20μm~約200μmの間で薄化されているため、上述のパッケージングされたチップの熱放散は、他のシリコン貫通ビアの技術よりも優れている。上述のように、上述のチップのパッケージング方法および構造は、LEDでない半導体チップに用いられ得る。パッケージング方法および構造がLEDでないチップに用いられる時、プロセスの流れは、いくつかの部分、特にLEDが用いられた後のプロセス工程即ち、図15以降のプロセス工程で異なる可能性がある。半導体チップの下方のシリコン貫通プラグは、種々の形状および寸法であり得る。例えば、シリコン貫通ビアは、シリンダーの形状であり得る。図19Aは、種々の方法で形成される、TSPまたはTSV401の上面図を表している。TSP401の直径はD1である。上述のように、D1は、約5μm~約100μmの間の範囲にあり得る。TSP401の表面とほぼ同じ表面積または上面積の小型チップでは、例えばTSP401の単一のTSPが用いられ得る。しかしながら、しばしば半導体チップは、単一のTSPの表面積より遥かに大きい表面積または上面積を有する。例えば、LEDチップの表面積は、0.6×0.6mm2、1×1mm2、またはそれ以上であり得る。これらの数は単に例にすぎない。また、半導体チップの上面は、方形でなくともよい。上面は、長方形または他の形状でもよい。TSPは、長過ぎるギャップ充填時間と他の問題を避けるために、大きくまたは大き過ぎる断面積で作られることができない。図19Bは、TSP上に配置された半導体チップの熱放散を提供する、複数のTSP、例えば402、403、404、および405のTSPの実施の形態を表している。図19Bは、4つのTSPのみ表している。しかしながら、4つのTSPより多い、または4つのTSPより少ない例えば2つ、または3つこともできる。いくつかの実施の形態において、図19Bの各TSPの直径D2は、約5μm~約100μmの間である。D3は、図19Bの2つのTSPの間の最短距離である。いくつかの実施の形態において、D3は、D2以上である。十分な距離が隣接のTSPの間に必要とされ、優れた電気的分離を確保し、構造強度を提供する。上述のプロセスの流れにおいて、基板は背面研磨および場合により化学機械研磨などの機械プロセスを受ける。これは、基板に多大な応力がかかる。TSPの間の誘電体層の十分な構造の支持がなければ、基板は、亀裂および/またはTSPを有する基板層は、亀裂または剥離する可能性がある。図19Cに表されるように、いくつかの実施の形態において、TSPまたはTSVは、中心円柱を有する同心円構成であり得る。同心円は、1つ以上であり得る。図19Cは、中心円柱406を囲む1つの同心円407を表している。いくつかの実施の形態において、TSV406の直径D4およびTSP407の幅D6は、約5μm~約100μmの間である。いくつかの実施の形態において、TSP間の距離D5は、D4またはD6のいずれかと等しい、またはD4またはD6のいずれかより大きい。上述のように、絶縁層からの十分な支持が必要である。TSPは、円形である必要はない。TSPは、例えば三角形、方形、長方形、楕円形、六角形などの他のタイプの形状であってもよい。図19Dは、種々の方法で形成される、例えばTSP408および409の若干の数の長方形TSPを表している。長方形TSPまたはシリコン貫通トレンチ408および409の両方は、幅L1および長さL2を有し、距離L3によって分離される。いくつかの実施の形態において、幅L1は、約5μm~約100μmの間である。いくつかの実施の形態において、TSP間の距離L3は、L1以上である。長方形のTSPの数は、1つ以上であり得る。いくつかの実施の形態において、TSPは、図19Eに表されたパターンであり得る。図19Eは、そのパターン内にある、例えば開口411の複数の開口を有するパターニングされたTSP410を表している。図19Eの開口411は、方形断面である。しかしながら、開口は、長方形柱、円柱、または他の柱形状であり得る。いくつかの実施の形態において、開口411間の距離はL5であり、開口L4の幅以下である。図20Aおよび20Bは、いくつかの実施の形態に基づいた、TSPの2つの他の異なる構成を表している。図20Aおよび20Bの構成はいくつかの実施の形態において、類似である。図20Aおよび20BのTSPは、両側がくし歯状doubledsidedcombsの形状をなしている。図20BのTSPの両側のくし歯は、図20AのTSPのくし歯より長い。図20Aおよび20BのTSPの幅は、両方ともL6であり、いくつかの実施の形態において、約5μm~約100μmの間である。図20Aおよび20Bのくし歯間の間隔L7、L8、およびL9は、L6以上であり、且ついくつかの実施の形態において、約5μm~約100μmの間である。図20AのTSP構造、例えば構造A1、A2、A3、およびA4の1つの幅および高さは、それぞれW1幅およびH1高さである。図20Aの構造A1の構造間の間隔を合わせた幅がW1’であり、高さがH1’である。図20BのTSP構造、例えば構造B1およびB2の1つの幅および高さは、それぞれW2幅およびH2高さである。図20Aの構造A1の構造間の間隔を合わせた幅がW2’である。構造A1の一つ側のくし歯の数は、3である。しかしながら、その数は、任意の数、例えば、1、2、...Nでもよい。Nは、整数であり、10以上であり得る。構造B1の一つ側のくし歯の数は、TSP基板例えば基板100上に配置された半導体チップ例えばLEDチップ156の全体の幅または長さを延伸するのに必要なくらいの多さである。いくつかの実施の形態において、図20Aおよび20BのTSP構造A1またはB1は、半導体チップの全体の幅および長さをカバーするように繰り返される。いくつかの実施の形態において、図20Aおよび20BのTSP構造A1またはB1は、半導体チップの全体の幅および長さをカバーするように繰り返され、且つ半導体チップの全体の幅および長さを越えて延伸する即ち、パッケージ構造のTSP領域が半導体チップより大きい。TSP構造の幅および高さは、十分な熱放散を提供する半導体チップに最適となるように設計され得る。図20AのTSP412および図20BのTSP413は、TSPの断面積を大きくするパターンを有する。しかし、図20Aおよび20BのTSPは、図19AのTSP401など、単一の大きなTSPでできていない。このようなパターンは、例えば長いめっき時間、弱い構造的支持、および他の問題など、製造問題を防ぐ。大きな断面積は、多くの熱伝導経路および領域を提供する。上述のように、LEDチップなどのいくつかの半導体チップは、放散する必要がある大量の熱を発生する。大きな断面積のTSPを有する基板は、多くの熱伝導経路を提供するのに有効である。デューティー比は、TSPを有するパッケージの熱伝導経路の量を定めるのに用いられる。デューティー比は、以下の式1に示されるように、全チップ例えばLEDチップなど、伝導領域上に配置されたチップの断面積によって割られた伝導領域TSPの断面として定義される。デューティー比=伝導領域/全チップ断面積式1高デューティー比を有する半導体パッケージまたは基板は、低デューティー比を有するパッケージに比べ、より高い熱放散率を提供し得る。図20Aおよび20BのTSP構成の実施の形態は、図20Aの4つの分かれたTSP構造A1、A2、A3、およびA4、並びに図20Bの2つの分かれたTSP構造B1、B2を表している。図20Aおよび20BのTSPのくし歯状の幅および間隔が同じ場合、図20BのTSP構成は、図20Aの構成より高いデューティー比を有する。図20Bの構成に比べ、図20Aの構成は、構造A1とA3の間および構造A2とA4の間に更なる間隔を有する。よって、図20Aの構成のデューティー比は、図20Bの構成のデューティー比より低い。20BのTSPのくし歯状の幅および間隔が同じL6=L7=L9場合、全断面積のTSPの断面積が占める割合は、50以上である。TSPの構造が半導体チップのエッジを越えて延伸した場合ファンアウト型パッケージ、デューティー比は、50以上となる。図21Aは、パッケージ基板460の上部に、種々の方法で配置された半導体チップ450の上面図を表している。パッケージ基板460のTSP構造は、半導体チップ450の幅と長さを越えて延伸する。図21Aに表されたパッケージチップのデューティー比は、50以上である。図21Aは、半導体チップ450が種々の方法で形成されるLEDチップである場合の、N接点の一部である若干の数のTSP463も表している。この状況におけるいくつかの実施の形態において、LEDチップ450は、P接点上に配置され、配線462によってN接点に接続される。上述のように、半導体チップとTSP構造間の接続を提供する、例えば図15~18の層154の金属層があり得る。半導体チップ450の外側の金属層の延伸領域465は、半導体チップ450の水平の熱放散経路を提供する。図21Bは、図21Aの線O-Oに沿って切断した側面図を表している。基板460のTSPは、垂直の熱放散経路を提供する。図19Dおよび19E、並びに図20Aおよび20BのTSP構造は、全て垂直な角rigidcornerを有する。基板のプロセス中、パターンニングプロセスは、角を丸くすることができる。図22は、角が丸くなった図20Bの構造B1を表している。図23Aに示されるように、図22の丸くなった構造B1は、ともに2つのユニット構造C1によって種々の方法で形成される。いくつかの実施の形態において、ユニット構造C1の長さHは、約150μmであり、幅は約125μmである。いくつかの実施の形態において、C1のTSP構造の幅および間隔は、両方とも約25μmである。約0.6×0.6mm2のLEDチップなどの半導体チップでは、16個の構造C1が4×4の方式で配列されて、半導体チップの下方の面積を充填することができる。C1ユニットの幅は、2つのC1ユニットの間に約25μmの間隔があるため、約125μmである。図23Bは、16個の構造C1がパッケージ基板の0.6mm×0.6mmの面積を充填し、約0.6×0.6mm2の半導体チップの熱を放散するのを表している。ユニット構造C1の間は、約25μmの幅を有する間隔がある。図23Cは、種々の方法で、図23Aの構造C1と類似の構造C2を表しており、その長さは約300μmであり、その幅は、約250μmである。いくつかの実施の形態において、C2のTSP構造の幅および間隔は、両方とも約50μmである。4個の構造C2は、約0.6×0.6mm2の面積を充填するのに用いられ得る。図23Dは、4個のユニット構造C2を表している。ユニット構造C2の間は、約25μmの幅を有する間隔がある。いくつかの実施の形態において、構造C1、C2、およびC3などの両側のくし歯のそれぞれは、約100μm~約300μmの間の幅を有する。いくつかの実施の形態において、構造C1、C2、およびC3などの両側のくし歯のそれぞれは、約100μm~約300μmの間の長さを有する。その面積が大きい半導体チップでは、追加のTSPユニット構造がTSP構成または構造の設計内に加えられて、熱放散の高デューティー比を提供し得る。いくつかの実施の形態において、半導体チップは、約1×1mm2の寸法を有する。図23Eに表されるように、いくつかの実施の形態において、このような半導体チップでは、7×7のC1のチップの配列は、チップの下方のほとんどの面積を覆う。別の実施の形態において、4×3のC2のチップは、1×1mm2のチップの下方の面積の大部分を覆い得る。図23Fは、1×1mm2の半導体チップ450’の下方にある、基板460’上に配列された4×3のC2のTSPユニットを表している。図23Aおよび23Cに示された模範的なユニット構造だけでなく、他の構造も可能である。図24Aは、種々の方法で、構造C1および構造C2と類似のTSPユニット構造C3を表している。ユニット構造は、約120μmの高さおよび約100μmの幅を有する。くし歯構造の幅および間隔は、両方とも約20μmである。いくつかの実施の形態において、9×9のC3のTSP構造は、パッケージ基板に設計され、1×1mm2の半導体チップの全表面積を覆う。図24Bは、種々の方法で、パッケージ基板460のC3構造の配列および1×1mm2の半導体チップを表している。上述の図20A、20B、21A、23B、23D、23E、23FのTSPの両側のくし歯構造は、全て、くし歯の先端が互いに向き合って平行に配置される。図25Aに示されるように、いくつかの実施の形態において、くし歯の先端は、交互に配列され得る。図25Aのくし歯D1およびくし歯D2は、くし歯の先端が直接互いに向き合っていない。代わりにくし歯D1およびくし歯D2は、交互に配列され、互いにずれている。図25Aの領域Pは、図25Bに拡大されており、くし歯D1の先端T1がくし歯D2の先端T2と同じ水平線上にないことを表している。上述のように、いくつかの実施の形態において、くし歯の第1の幅D3は、くし歯の第2の幅D4とほぼ等しい。上述のように、いくつかの実施の形態において、図20A、20B、23A、23B、23C、23D、23E、23F、24A、および24Bにおいて、2つの分離したくし歯間の間隔D5は、くし歯の幅D3、D4とほぼ等しい。くし歯間の十分な間隔は、TSPの構造的な支持を提供する。しかしながら、くし歯D1およびD2の交差の特性により、2つの隣接して分離したくし歯の距離は、D6であり、約1.41×D5である。D6=D3=D4の場合、D5は、D3およびD4より小さくあり得、約0.71×D3またはD4であり得る。より小さいD5D3またはD4よりでは、くし歯は、更に緊密に配列される。独立して近接のくし歯間の縮小された間隔は、パッケージ構造のデューティー比を増加させ得る。デューティー比を増加させるために、TSP構造を有するパッケージ構造が半導体チップより大きい例えば50以上ことが望ましいが、TSP構造は、空間を占有し、半導体チップをパッケージングするのに用いられる基板面積を望ましくなく増加させる。パッケージサイズを増加させる以外に、より大きいTSPの面積は、TSP構造をギャップ充填するためのより多くの金属も必要とし、製造コストを増加させる。いくつかの実施の形態において、デューティー比は、65以下に保持される。上述において、大量の熱を放散する、半導体チップ例えばLEDチップのパッケージ基板のデューティー比は、できるだけ高くなければならないことが強調されている。しかしながら、20~30など50より小さいデューティー比でも半導体チップによって発生された熱を放散するのに十分である場合がある。いくつかの実施の形態において、TSPのデューティー比は、約30以上である。デューティー比は、パッケージされる半導体チップのタイプによって決まる。上述のように、ある実施形態においては、半導体チップはLEDチップであり得る。LEDチップは、多くのLEDを含み得る。単一のLEDは、赤色、黄色、または青色光を発光し得る。白色光を発生するには、3つのまたは複数の3つのLEDが必要である。上述のTSPの構造およびパターンは、例に過ぎず、ここで述べられていないTSVまたはTSPの形状、パターン、および配列、または上述の構造の変化も可能である。上述の異なるパターンを有するシリコン貫通プラグTSPの実施の形態は、1つ以上の半導体チップにおいて用いられて熱放散を増加させることができ、長い銅めっき時間および構造的強度などの管理可能な製造の考慮manufacturingconcernsによって作られ得る。上述のTSPまたはビアを有するパッケージ基板は、熱管理が必要な半導体チップの水平および垂直の熱放散経路を提供する。高いデューティー比を有するTSPの設計は、最も効果的に熱放散を提供し得る。両側のくし歯のパターンを有するTSPの設計は、例えば50以上の高いデューティー比を提供し得る。高いデューティー比を有するパッケージ基板は、大量の熱を発生する半導体チップに役立つ。このような半導体チップの例は、発光ダイオードチップである。以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することが可能である。従って、本発明が請求する保護範囲は、特許請求の範囲を基準とする。"