差動信号を伝送する複数の差動対用の複数の第1電極対を含む複数の電極を備えた半導体チップと、前記半導体チップが搭載された表面、前記表面の反対側に位置する裏面、前記表面および前記裏面と交差する側面、および前記半導体チップと電気的に接続され、前記裏面に行列状の配列パターンで配置される複数の外部端子を備えた配線基板と、を有し、前記複数の外部端子は、前記半導体チップの前記複数の第1電極対と電気的に接続された複数の第1外部端子対と、前記半導体チップの前記複数の第1電極対とは異なる複数の第2電極と電気的に接続された複数の第2外部端子と、を含み、前記複数の第1外部端子対は、前記配線基板の前記裏面において、前記配列パターンの最外周に配置される第3外部端子対と、前記配線基板の前記裏面において、前記配列パターンの最外周よりも内側で、かつ、前記最外周の隣の列に配置される第4外部端子対と、を含み、前記配列パターンの最外周は、前記複数の外部端子が第1の間隔で配置される第1領域と、前記複数の外部端子が、前記第1の間隔よりも広い第2の間隔で配置される第2領域と、を含み、前記第4外部端子対と、前記配線基板の前記側面の間には、前記第2領域が配置されていることを特徴とする半導体装置。請求項1において、前記第2領域の前記第2の間隔は、前記最外周に配置される前記外部端子1個分の幅よりも広いことを特徴とする半導体装置。請求項2において、前記配線基板は、前記表面側において前記半導体チップの前記複数の電極と電気的に接続される複数のボンディングリードと、前記複数のボンディングリードと前記複数の外部端子を電気的に接続する複数の配線と、を備え、平面視において、前記第4外部端子対は、前記配線基板の前記複数の配線を介して前記複数のボンディングリードよりも外側に引き出されていることを特徴とする半導体装置。請求項3において、前記配線基板の前記複数の配線は、ビルドアップ工法により形成された複数の配線および複数の層間導電路からなることを特徴とする半導体装置。請求項1において、前記配線基板の前記裏面は四辺形を成し、前記裏面の各辺に沿ってそれぞれ複数の前記第3外部端子対および複数の前記第4外部端子対が配置され、前記第2領域の前記第2の間隔は、前記最外周に配置される前記外部端子2個分の幅よりも広いことを特徴とする半導体装置。請求項1において、前記第3外部端子対および前記第4外部端子対には、それぞれ、第1の信号強度の差動信号を伝送する第5外部端子対と、第1の信号強度よりも強い第2の信号強度の差動信号を伝送する第6外部端子対と、を含み、前記第5外部端子対と前記第6外部端子対の間には、前記第2外部端子が配置されていることを特徴とする半導体装置。請求項6において、前記配線基板の前記裏面は、第1の辺、前記第1の辺と対向する第2の辺、前記第1の辺および前記第2の辺と交差する第3の辺、および前記第3の辺と対向する第4の辺を有する四辺形を成し、前記第1および第2の辺には、複数の前記第6外部端子対が配置され、かつ前記第5外部端子対は配置されず、前記第3および第4の辺には、複数の前記第5外部端子対が配置され、かつ前記第6外部端子対は配置されていないことを特徴とする半導体装置。請求項6において、前記配線基板の前記裏面は、第1の辺、前記第1の辺と対向する第2の辺、前記第1の辺および前記第2の辺と交差する第3の辺、および前記第3の辺と対向する第4の辺を有する四辺形を成し、前記第1および第4の辺には、複数の前記第6外部端子対が配置され、かつ前記第5外部端子対は配置されず、前記第2および第3の辺には、複数の前記第5外部端子対が配置され、かつ前記第6外部端子対は配置されていないことを特徴とする半導体装置。半導体装置と、実装基板に形成された実装基板配線を介して前記半導体装置と電気的に接続される電子部品と、前記半導体装置および前記電子部品が実装された前記実装基板と、を有し、前記半導体装置は、差動信号を伝送する複数の差動対用の複数の第1電極対を含む複数の電極を備えた半導体チップと、前記半導体チップが搭載された表面、前記表面の反対側に位置する裏面、前記表面および前記裏面と交差する側面、および前記半導体チップと電気的に接続され、前記裏面に行列状の配列パターンで配置される複数の外部端子を備えた配線基板と、を有し、前記複数の外部端子は、前記半導体チップの前記複数の第1電極対と電気的に接続された複数の第1外部端子対と、前記半導体チップの前記複数の第1電極対とは異なる複数の第2電極と電気的に接続された複数の第2外部端子と、を含み、前記複数の第1外部端子対は、前記配線基板の前記裏面において、前記配列パターンの最外周に配置される第3外部端子対と、前記配線基板の前記裏面において、前記配列パターンの最外周よりも内側で、かつ、前記最外周の隣の列に配置される第4外部端子対と、を含み、前記配列パターンの最外周は、前記複数の外部端子が第1の間隔で配置される第1領域と、前記複数の外部端子が、前記第1の間隔よりも広い第2の間隔で配置される第2領域と、を含み、前記第4外部端子対と、前記配線基板の前記側面の間には、前記第2領域が配置されていることを特徴とする半導体装置実装体。請求項9において、前記実装基板は、前記半導体装置を実装する実装面と、複数の前記実装基板配線がそれぞれ形成された複数の配線層と、前記複数の配線層のうち、最上層の配線層に形成され、前記半導体装置の前記複数の外部端子と電気的に接続される複数の実装端子と、を備え、前記複数の実装端子は、前記半導体装置の前記複数の第1外部端子対と電気的に接続された複数の第1実装端子対と、前記半導体装置の前記複数の第2外部端子と電気的に接続された複数の第2実装端子と、を含み、前記複数の第1実装端子対は、前記配線基板の前記裏面において、前記配列パターンの最外周に配置される第3実装端子対と、前記配線基板の前記裏面において、前記配列パターンの最外周よりも内側で、かつ、前記最外周の隣の列に配置される第4実装端子対と、を含み、前記複数の第1実装端子対のそれぞれは、前記複数の配線層のうち、同一層の配線層に形成された前記実装基板配線を介して前記電子部品と電気的に接続されている事を特徴とする半導体装置実装体。請求項10において、前記複数の第1実装端子対のそれぞれは、前記複数の配線層のうち、前記複数の実装端子が形成された最上層の配線層に形成された前記実装基板配線を介して前記電子部品と電気的に接続されている事を特徴とする半導体装置実装体。請求項11において、前記実装基板の前記複数の配線層は、前記複数の配線層を貫通する貫通孔および前記貫通孔内に形成された導体から成る層間導電路を介して電気的に接続され、前記複数の第1実装端子対は、前記層間導電路とは接続されていないことを特徴とする半導体装置実装体。請求項12において、前記第2領域の前記第2の間隔は、前記最外周に配置される前記外部端子1個分の幅よりも広く、前記実装基板の前記最上層の配線層には、前記第2領域と対向する領域に、前記第4実装端子対と電気的に接続される1対以上の前記実装基板配線が配置されていることを特徴とする半導体装置実装体。請求項13において、前記配線基板の前記裏面は四辺形を成し、前記裏面の各辺に沿ってそれぞれ複数の前記第3外部端子対および複数の前記第4外部端子対が配置され、前記第2領域の前記第2の間隔は、前記最外周に配置される前記外部端子2個分の幅よりも広く、前記実装基板の前記最上層の配線層には、前記第2領域と対向する領域に、前記第4実装端子対と電気的に接続される複数対の前記実装基板配線が配置されていることを特徴とする半導体装置実装体。請求項9において、前記第3外部端子対および前記第4外部端子対には、それぞれ、第1の信号強度の差動信号を伝送する第5外部端子対と、第1の信号強度よりも強い第2の信号強度の差動信号を伝送する第6外部端子対と、を含み、前記第5外部端子対と前記第6外部端子対の間には、前記第2外部端子が配置されていることを特徴とする半導体装置実装体。請求項15において、前記配線基板の前記裏面は、第1の辺、前記第1の辺と対向する第2の辺、前記第1の辺および前記第2の辺と交差する第3の辺、および前記第3の辺と対向する第4の辺を有する四辺形を成し、前記第1および第2の辺には、複数の前記第6外部端子対が配置され、かつ前記第5外部端子対は配置されず、前記第3および第4の辺には、複数の前記第5外部端子対が配置され、かつ前記第6外部端子対は配置されていないことを特徴とする半導体装置実装体。請求項16において、前記配線基板の前記裏面は、第1の辺、前記第1の辺と対向する第2の辺、前記第1の辺および前記第2の辺と交差する第3の辺、および前記第3の辺と対向する第4の辺を有する四辺形を成し、前記第1および第4の辺には、複数の前記第6外部端子対が配置され、かつ前記第5外部端子対は配置されず、前記第2および第3の辺には、複数の前記第5外部端子対が配置され、かつ前記第6外部端子対は配置されていないことを特徴とする半導体装置実装体。コンピュータや通信システムの性能を向上するため、近年、システム間のインタフェースの高速化、多レーン化例えば、送信側の伝送路の場合、チップ内部で処理される複数の低速信号をシリアル化し、並列する複数レーンの伝送路から、より高速の伝送路で伝送することが進んでいる。これらの高速インタフェースはイーサネット登録商標、PCIExpressの規格に代表されるようにSerDesSERializer/DESerializerを用いて、高速の信号を差動信号として伝送する。また、半導体装置の高機能化に伴い、一つの半導体装置の外部端子数が増加する傾向がある。半導体チップを搭載した配線基板インタポーザ基板の外部端子配置面に、格子状アレイ状、マトリクス状に外部端子を配置する、所謂、エリアアレイ型の半導体装置は、外部端子配置面の面積を有効に活用することができるので、外部端子数が多い半導体装置の実装面積の増大を抑制する点で有利である。本願発明者は、複数の差動信号を伝送する半導体装置およびこれを搭載した半導体装置実装体について検討を行い、以下の課題を見出した。すなわち、複数の差動信号を伝送する半導体装置の場合、半導体装置の外部端子のレイアウトによっては、半導体装置あるいは半導体装置実装体の信頼性が低下する要因となる課題がある。差動信号を利用した伝送方式では、対になる伝送路差動対の電位差を利用して一つの差動信号を伝送する。そして、差動信号の伝送品質の低下を抑制するためには、差動対の特性インピーダンスを整合させることが重要である。差動対の特性インピーダンスに不整合が生じると、伝送中の損失の増大や反射の影響により信号波形の品質が低下するからである。また、複数の差動信号を伝送する場合、複数の差動対の特性インピーダンスを揃えることが重要である。複数の差動対の特性インピーダンスがばらつくと、差動信号毎の信号波形の品質がばらつくからである。ところが、エリアアレイ型の半導体装置において、複数の差動対に接続される外部端子を任意に配置すると、複数の差動対の特性インピーダンスのばらつきや、差動対の特性インピーダンスの不整合が生じる場合がある。例えば、半導体装置を搭載する実装基板において差動信号が伝送される配線を引き出すスペースを確保するため、複数層の配線層からなる実装基板を用いた場合、第1の差動対に接続される第1配線と、第2の差動対に接続される第2配線を異なる配線層に設けた場合、複数の差動対の特性インピーダンスのばらつきが生じる。より具体的には、例えば、差動対に接続される配線を、半導体装置を実装する実装面に形成された配線層最上層配線層と異なる配線層に設けた場合、配線層間を電気的に接続するスルーホールなどの影響により、差動対の特性インピーダンスの不整合が生じる。また、上記複数の差動対の特性インピーダンスのばらつきや、差動対の特性インピーダンスの不整合を抑制する構造として、複数の差動対に接続される外部端子をエリアアレイ型の半導体装置の最外周のみに配置する方法が考えられる。しかしこの場合、差動対の数が増加すると、外部端子の配置スペースを確保するため、インタポーザ基板の外部端子配置面の平面積を増大させる必要がある。この結果、半導体装置の実装面積が増加するという問題が生じる。前記特許文献1では、40Gb/sec程度の高速で差動信号を伝送する結合差動信号線路に接続された一対のバンプ電極外部端子と、その他のバンプ電極のレイアウトが記載されている。しかし、複数多数の差動信号を伝送する半導体装置に適用した場合に生じる上記課題やその解決手段については、開示も示唆もされていない。本発明は、上記課題に鑑みてなされたものであり、その目的は、複数の差動信号を伝送する半導体装置あるいは半導体装置実装体の信頼性低下を抑制する技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。すなわち、本願発明の一態様である半導体装置は、複数の差動信号を伝送する複数の第1外部端子対を含む複数の外部端子が、配線基板の裏面に行列状の配列パターンで配置されたエリアアレイ型の半導体装置である。複数の第1外部端子対の一部は、前記配列パターンの最外周に配置される。また、複数の第1外部端子対の他の一部は、前記配線基板の前記裏面において、前記配列パターンの最外周よりも内側で、かつ、前記最外周の隣の列に配置される。ここで、前記最外周の隣の列に配置される前記第1外部端子対と、前記配線基板の側面の間の第2領域では、前記複数の外部端子の配置間隔が、前記最外周の他の第1領域よりも広くなっているものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。すなわち、複数の差動信号を伝送する半導体装置あるいは半導体装置実装体の信頼性低下を抑制することができる。本願における記載形式基本的用語用法の説明以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。<半導体装置実装体および半導体装置の概要構造>本実施の形態では、差動信号を伝送する半導体装置を実装した半導体装置実装体の適用例として、通信装置に適用した実施態様を取り上げて説明する。図1は、本実施の形態に係る差動信号を伝送する半導体装置を含む半導体装置実装体通信装置の構成を模式的に示す説明図である。また、図2は図1のA-A線に沿った拡大断面図である。図1に示す本実施の形態の通信装置1半導体装置実装体は、複数の外部装置2、3との間で信号を伝送する通信装置である。図1に示す例では、例えば外部装置2との間では、イーサネット登録商標規格の信号を送信あるいは受信し、外部装置3との間では、PCIExpress規格の信号を送信あるいは受信する。つまり通信装置1は、異なる規格の信号を相互に変換して、外部装置2、3との間で信号のやり取りを行うインタフェース装置である。また、通信装置1は、差動信号を伝送する半導体装置半導体パッケージ10を含む複数の電子部品5と、半導体装置10が実装される実装基板配線基板、マザーボード、プリント回路基板4と、を有している。実装基板4は、半導体装置10を含む複数の電子部品5を実装する実装面である表面上面4a、および表面4aの反対側に位置する裏面下面4b図2参照を有している。これら複数の電子部品5は、実装基板4の表面4a側に搭載実装され、実装基板4に形成された複数の配線6を介してそれぞれ電気的に接続されている。通信装置1の構成は、図1に示す態様に限定されるものではないが、例えば図1に示す複数の電子部品5には、配線7aを介して外部装置2と接続するコネクタ接続装置5aが含まれる。配線7aでは、イーサネット登録商標規格の信号が伝送される。また、複数の電子部品5には、配線7bを介して外部装置3と接続するコネクタ接続装置5bが含まれる。配線6および配線7bでは、PCIExpress規格の信号が伝送される。また、電子部品5は、入力信号と出力信号の信号データの方式規格を切り替える、信号切り替え装置半導体装置、スイッチ5cを含んでいる。また、電子部品5は、入力された信号を演算処理し、演算処理後の信号を出力する演算処理装置半導体装置5dを含んでいる。また、電子部品5は、実装基板4において、信号伝送を中継する中継装置半導体装置5eを含んでいる。また、電子部品5は、入力信号に処理を施し、処理後の信号を出力として伝送する、信号処理装置半導体装置5fを含んでいる。これらの電子部品5は配線6を介して電気的に接続され、各電子部品5の間では、例えば、5GbpsGigabitpersecond~14Gbps程度の伝送速度で、差動信号が伝送される。なお、図1では、信号処理装置5fのうち、例えば、入力信号に増幅処理を施して、増幅された信号を出力する増幅器を半導体装置10として示している。以下では、差動信号を伝送する半導体装置の代表例として、図1に示す半導体装置10について説明するが、中継装置5eや信号処理装置5fも差動信号を伝送する半導体装置に該当し、以下で説明する技術をこれらに適用することもできる。また、図1では、見易さのため、上記した7個の電子部品5を図示しているが、電子部品5の数はこれに限定されない。例えば、複数の電子部品5に電源電位や基準電位を供給するための電源回路装置を搭載することができる。また、例えば、信号処理装置5fの数をさらに増やす場合もある。<半導体装置および実装基板の詳細構造>次に、図1に示す半導体装置10および実装基板4の詳細な構造について説明する。図3は、図1に示す差動信号を伝送する半導体装置の周辺の表面側を拡大して示す拡大平面図である。また、図4は、図3に示す半導体装置を取り除いた状態を示す拡大平面図、図5は、図3に示す半導体装置および実装基板の拡大断面図である。また、図6は、図3に示す半導体装置の裏面側を示す平面図である。図3~図5に示すように、半導体装置10は、チップ半導体チップ11と、チップ11が搭載された配線基板インタポーザ基板、パッケージ基板12を有するパッケージ半導体パッケージである。図5に示すように、チップ11は、複数のパッド電極PDが形成された主面表面、第1主面11aおよび主面11aの反対側に位置する裏面第2主面11b、および主面11aおよび裏面11bと交差する側面11cを有し、主面11aおよび裏面11bは、それぞれ四角形四辺形の平面形状を成す。例えば、本実施の形態では、主面11aおよび裏面11bのそれぞれは、1辺の長さが約3mmである正方形を成す。また、複数のパッドPDのそれぞれには、配線基板12とチップ11を電気的に接続する導電性部材であるバンプ電極、突起電極BMが接合され、複数のパッドPDは、バンプBMを介して配線基板12の複数のリードボンディングリードBLとそれぞれ電気的に接続されている。なお、本実施の形態では、チップ11の主面11aを配線基板12の表面チップ搭載面、上面12aと対向させた状態で、チップ11を配線基板12に実装する、所謂、フェイスダウン実装方式フリップチップ接続方式とも呼ばれるの例について示している。このため、チップ11と配線基板12を電気的に接続する導電性部材として、例えば金や半田などから成るバンプBMを用いている。なお、図示は省略するが、変形例として、チップ11の裏面11bを配線基板12の表面12aと対向させた状態で、チップ11を配線基板12に実装する、フェイスアップ実装方式とすることもできる。この場合、チップ11と配線基板12を電気的に接続する導電性部材として、図示しない複数のワイヤを用いることができる。また、この場合、複数のワイヤを保護するため、ワイヤおよびチップ11を樹脂封止する。ただし、チップ11と配線基板12の間の伝送距離を短くする観点からは、フェイスダウン実装方式の方が好ましいので、本実施の形態では図5に示すフェイスダウン実装方式を適用した態様について説明する。複数のパッドPDには、差動信号を伝送する第1電極対を構成する、複数のパッド第1電極PD1、およびパッドPD1とは異なる電流が流れる複数のパッド第2電極PD2を含んでいる。また、複数のバンプBMには、差動信号を伝送する第1電極対を構成する、複数のバンプ第1電極BM1、およびバンプBM1とは異なる電流が流れる複数のバンプ第2電極BM2を含んでいる。このパッドPD2、バンプBM2は、例えばチップ11に電源電位や基準電位を供給する電極、あるいは差動信号とは異なる信号を伝送するための電極である。一方、差動信号を利用した伝送方式では、対になる伝送路差動対の電位差を利用して一つの差動信号を伝送するので、複数2個のパッドPD1および複数2個のバンプBM1がそれぞれ一対の差動対を構成する。半導体装置10は複数の差動対を有し、例えば、図4に示す例では、ハッチングを付して示す16対の差動対を有している。このため、チップ11は、複数対のパッドPD1を有し、複数のバンプBM1が接続されている。詳しくは、92個のパッドPD、バンプBMのうち、32個のパッドPD1、バンプBM1が16対の差動対を構成し、その他がパッドPD2、バンプBM2を構成する。また、差動対を構成するパッドPD1、バンプBM1は、差動対毎に隣り合って配置されている。これにより、差動対を構成する伝送路を等長化し易くなる。また、図5に示す配線基板12は、チップ11が搭載された表面チップ搭載面、上面12a、表面12aの反対側に位置する裏面12b、および表面12aおよび裏面12bと交差する側面12cを有し、表面12aおよび裏面12bは、それぞれチップ11の主面11aを覆う四角形四辺形の平面形状を成す。例えば、本実施の形態では、表面12aおよび裏面12bのそれぞれは、1辺の長さがチップ11の各辺よりも長い、5mm~10mm程度の正方形を成す。また、配線基板12は、複数の配線層図5では4層を備える多層配線基板であって、例えば、各配線層の絶縁層に開口部を形成して開口部内に導体膜を埋め込むことで層間導電路を形成しながら複数の配線層を積層する、所謂、ビルドアップ工法により形成されている。詳しくは、コア層13の上面13aおよび下面13bにそれぞれ内部配線層が形成され、内部配線層は、それぞれ絶縁層14、15により被覆されている。また、絶縁層14の上面配線基板12の表面12aに相当する面には表面配線層が、絶縁層15の下面配線基板12の裏面12bに相当する面には裏面配線層が、それぞれ形成されている。また、各配線層は、層間導電路である複数のビア16を介して電気的に接続されている。各配線層に形成された配線17やビア16は、例えば銅膜やニッケル膜などの金属膜をめっき法により成膜し、パターニングすることにより形成されている。このようにビルドアップ工法により形成されるビア16は、複数の配線層を貫通する貫通孔スルーホールを形成し、該貫通孔内に導体を形成した層間導電路と比較して、インピーダンス成分の増加を抑制できる点で好ましい。なお、配線基板12の表面配線層および裏面配線層は、それぞれソルダレジスト膜などの絶縁膜により覆われているが、図5では図示を省略している。また、配線基板12のチップ搭載面である表面12aには、複数のリードボンディングリードBLが形成されている。複数のリードBLは、表面配線層と同層に形成され、表面配線層を構成する配線17と一体に形成されている。また、複数のリードBLの数は、接続されるチップ11の電極であるパッドPDの数に対応し、複数のパッドPDのそれぞれと、対向する位置に配置されている。複数のリードBLには、バンプBM1と接続されるリードBL1と、バンプBM2と接続されるリードBL2が含まれる。つまり、リードBL1は、差動信号を伝送する差動対の一部を構成する。なお、前記したように配線基板12の表面配線層は絶縁膜に覆われているが、複数のリードBLが形成される位置には開口部が形成され、該開口部において、複数のリードBLは絶縁膜から露出している。また、配線基板12の実装面である裏面12bには、複数のランドパッケージ側バンプランド、外部端子LDpが形成されている。複数のランドLDpは、裏面配線層と同層に形成され、裏面配線層を構成する配線17と一体に形成されている。これら複数のランドLDpは配線基板12の各配線層に形成された配線17およびビア16を介して表面12a側の複数のリードBLと電気的に接続されている。言い換えれば、半導体装置10の外部端子である複数のランドLDpは、チップ11の複数のパッドPDと電気的に接続されている。また、複数のランドLDpのそれぞれには、ランドLDpと、実装基板4の複数のランド実装基板側バンプランド、実装端子LDbと電気的に接続するための接合部材であるバンプ半田ボール、外部端子、接合部材BMpが接合されている。バンプBMpは、例えば半田から成り、ランドLDpとランドLDbを電気的に接続する接合部材として機能するが、これを半導体装置10の外部端子と定義することもできる。また、図5に示す実装基板4は、半導体装置10を実装する実装面である表面4aを備える。また、実装基板4は、複数の配線層図5では4層を有し、各配線層には複数の配線実装基板配線6が形成されている。また、実装基板4の複数の配線層のうち、半導体装置10の実装面側となる最上層には、半導体装置10の複数のランドLDpと電気的に接続される複数のランドLDbが配置される。複数のランドLDbは、半導体装置10の複数のLDpと対向する位置に配置され、それぞれバンプBMpを介して電気的に接続されている。また、ランドLDbは、実装基板4の配線6と電気的に接続されている。つまり、実装基板4は、複数の配線層を備える多層配線基板である点で、配線基板12と共通する。しかし、実装基板4は、各配線層間を電気的接続に接続する層間導電路が、下記の点で配線基板12とは異なる。すなわち、実装基板4は、複数の配線層を貫通する貫通孔スルーホールTH内に形成した導体膜孔内導体THMである。実装基板4は、例えば、予め複数の配線6などの導体パターンが形成された絶縁層を積層し、その後、複数の絶縁層配線層を一括して貫通する貫通孔THを形成する。そして貫通孔TH内に例えばめっき法により導体膜THMを形成することで、複数の配線層間を電気的に接続する。このような製法で得られる実装基板4は、ビルドアップ工法により形成される配線基板12と比較して、製造工程を簡略化することができるので、コストを低減できる。<半導体装置の外部端子および実装基板の実装端子のレイアウト>次に、半導体装置10のランドLDpおよび実装基板4のランドLDbのレイアウトについて説明する。図10、図11、図12は図4、図5、図6に対する第1の比較例である半導体装置および実装基板を示している。また、図13、図14、図15は図4、図5、図6に対する第2の比較例である半導体装置および実装基板を示している。図6、図12、図15に示すように、半導体装置10、10A、10Bのそれぞれは、配線基板12、12A、12Bの裏面12bに、外部端子である複数のランドLDpが、行列状格子状、マトリクス状に配置される、エリアアレイ型の半導体装置である。また、図5、図11、図14に示すように複数のランドLDpのそれぞれには、バンプBMpが接合される、所謂、BGABallGridArray型の半導体装置である。このように半導体装置10、10A、10Bは、多数の外部端子図6では92個、図12、図15では100個を有するが、外部端子のレイアウトをエリアアレイ型とすることで、実装面積の低減を図っている。このように、エリアアレイ型の半導体装置10、10A、10Bは実装面積を低減できるが、半導体装置10、10A、10Bを実装する実装基板4、4A、4Bでは、配線の引き出しスペースを確保するために、複数層の配線層を用いて配線を引き回すこととなる。つまり、図5、図11、図14に示すように、複数のランドLDbのうちの一部は、下層の配線層を介することなく言い換えれば、最上層の配線6aにより外部装置に接続する。一方、複数のランドLDbのうちの他の一部は、貫通孔TH内の導体膜THMを介して下層の配線層の配線6b、6cに引き出して外部機器と接続することとなる。このように、複数の導電経路の一部が下層の配線層の配線6b、6cに引き出される場合、エリアアレイ型の半導体装置10において複数の差動対に接続される外部端子を任意に配置すると、複数の差動対の特性インピーダンスのばらつきや、差動対の特性インピーダンスの不整合が生じる場合がある。例えば、図10~図12に示す半導体装置10Aおよび実装基板4Aでは、最外周の内側に配置されるランドLDbに接続される配線6の引き出しスペースが表面配線層に確保できないため、図11に示すように、差動対用のランドLDb1の一部は、下層の配線層の配線6b、6cに引き出して外部機器と接続される。つまり、複数の差動対用のランドLDb1は、実装基板4Aにおいて、異なる層の配線層を介して外部機器と電気的に接続されることとなる。ここで、差動信号を利用した伝送方式では、対になる伝送路差動対の電位差を利用して一つの差動信号を伝送する。そして、差動対の特性インピーダンスに不整合が生じると、伝送中の損失の増大や反射の影響により信号波形の品質が低下するので、差動対の特性インピーダンスを整合させることが重要である。このような、差動対の特性インピーダンスに不整合が生じることによる信号波形の劣化は、信号の伝送速度を高速化すると特に問題となり、例えば伝送速度が5Gbpsを越えると顕在化する。差動対の特性インピーダンスを整合させる観点からは、差動対を構成する導電路の線路距離を揃える等長化することが好ましい。また、差動対を構成する導電路中に、図11に示すように実装基板4Aの複数の配線層を一括して貫通する貫通孔TH内の導体膜THMが接続されている場合、導体膜THMにより損失の増加や反射の影響を受ける場合がある。このため、差動対を構成する導電路には、導体膜THMを接続しないことが特に好ましい。つまり、図5に示すように実装基板4の表面4aに形成された複数のランドLDbのうち、差動信号を伝送するランドLDb1は、それぞれ導体膜THMとは接続せず、最上層の配線6aを介して外部機器となる電子部品5図2参照と電気的に接続することが特に好ましい。また、複数の差動対の特性インピーダンスがばらつくと、差動信号毎の信号波形の品質がばらつくので、複数の差動信号を伝送する場合、複数の差動対の特性インピーダンスを揃えることが重要である。したがって、図5に示すように複数の差動対を構成する配線6は、実装基板4において、同一層に形成することが好ましい。また、複数の差動対それぞれの特性インピーダンスを整合させる観点から、実装基板4の表面4aに形成された複数のランドLDbのうち、差動信号を伝送する複数対のランドLDb1は、それぞれ導体膜THMとは接続せず、最上層の配線6aを介して外部機器となる電子部品5図2参照と電気的に接続することが特に好ましい。また、差動対を構成する全てのランドLDb1を、最上層の配線6aを介して外部機器と接続する態様として、図13~図15に示す半導体装置10B、実装基板4Bのように、差動対を構成する全てのランドLDb1ランドLDb1に接続されるバンプBMp1、ランドLDp1も同様を行列状の配列パターンのうち、最外周のみに配置する態様が考えられる。最外周にランドLDb1を配置すれば、最上層の配線6aの引き出しスペースを容易に確保することができるので、図13に示すように、全てのランドLDb1を最上層の配線6aにより引き出すことができる。ところが、最外周に配置可能な外部端子の数は限られるので、図13~図15に示す第2の比較例の場合、差動対の数が制限される。例えば、図13~図15に示す第2の比較例では、図4~図6に示す本実施の形態よりも差動対の数が4対少ない。逆に言えば、差動対の数を増やす場合は、配線基板12Bの平面寸法を大きくする必要が生じるので、実装面積を低減することができるエリアアレイ型半導体装置のメリットが低下する。そこで、本願発明者は、上記課題を解決するため、半導体装置10の外部端子のレイアウトを図6に示す構成とした。すなわち、半導体装置10は、複数の外部端子であるランドLDpバンプBMpのうち、差動対用の複数のランドLDp1バンプBMp1の一部は、行列状の配列パターンの最外周に配置される。また、複数の外部端子であるランドLDpバンプBMpのうち、差動対用の複数のランドLDp1バンプBMp1の他の一部は、配線基板12の裏面12bにおいて、配列パターンの最外周よりも内側で、かつ、前記最外周の隣の列に配置される。ここで、配列パターンの最外周は、複数のランドLDpバンプBMpが第1の間隔P1で配置される第1領域R1と、複数のランドLDpバンプBMpが、第1の間隔P1よりも広い第2の間隔P2で配置される第2領域R2と、を含んでいる。そして、最外周よりも内側に配置されるランドLDp1バンプBMp1と、配線基板12の側面12cの間には、第2領域R2が配置されている。別の観点で説明すれば、本実施の形態では、行列状に配置される複数のランドLDpバンプBMpのうち、最外周よりも内側に配置されるランドLDp1バンプBMp1と、配線基板12の側面12cの間には、バンプBMpが配置されない領域第2領域R2が設けられている。図4に示す表面4a側に形成された複数のランドLDbは、図5に示すように半導体装置10の複数のランドLDp1と対向する位置に配置されるので、実装基板4の複数のランドLDbのレイアウトも、半導体装置10のランドLDpのレイアウトと同様になる。すなわち、図4に示すように複数の実装端子であるランドLDbのうち、差動対用の複数のランドLDb1の一部は、行列状の配列パターンの最外周に配置される。また、複数の実装端子であるランドLDbのうち、差動対用の複数のランドLDb1の他の一部は、実装基板4の表面4aにおいて、配列パターンの最外周よりも内側で、かつ、前記最外周の隣の列に配置される。ここで、配列パターンの最外周は、複数のランドLDbが第1の間隔で配置される第1領域図6に示す第1領域R1と対向する領域と、複数のランドLDbが、第1の間隔よりも広い第2の間隔で配置される第2領域図6に示す第2領域R2と対向する領域と、を含んでいる。そして、実装基板4の第2領域には、最外周よりも内側に配置されるランドLDb1と電気的に接続される複数対の差動対用の配線6aが配置されている。つまり、最外周よりも内側に配置されるランドLDb1と電気的に接続される複数対の差動対用の配線6aは、第1領域よりも間隔の広い第2領域を経由して引き出されている。このようなレイアウトとすることで、図4に示すように実装基板4の表面4aにおいて、最外周よりも一列内側の列に配置された差動対用のランドLDb1に接続される配線6aの引き出し経路を確保することができる。つまり、図4に示す実装基板の表面4aにおいて、図6に示す第2領域R2と対向する領域には、ランドLDbは配置されず、この領域を配線6aの引き出しスペースとして活用することができる。配線6aの引き出しスペースとして活用するためには、図6に示す第2領域R2の間隔P2は、出来るだけ広くとることが好ましい。例えば、図6では、第2領域R2の間隔P2は、最外周に配置されるランドLDp2個分よりも広くなっている。これにより、図4に示すように、実装基板4の第2領域R2図6参照と対向する領域には、2対の差動対を構成する合計4本の配線6aを配置するスペースを十分に確保することができる。ただし、第2領域R2の間隔P2は、上記に限定されず、例えば、第2領域R2と対向する領域に1対の差動対を構成する配線6aを配置すれば良い場合には、第2領域R2の間隔P2は、最外周に配置されるランドLDp1個分よりも広くすれば良い。また、例えば、第2領域R2と対向する領域に3対以上の差動対を構成する配線6aを配置する場合には、第2領域R2の間隔P2は、最外周に配置されるランドLDp3個分よりも広くすることが好ましい。このように、図6に示す第2領域R2の間隔P2を第1領域R1の間隔P1よりも広くすることで、図4に示すように、差動対用の複数のランドLDb1のそれぞれは、同一の配線層に形成された配線6により引き出され、外部機器である電子部品5図2参照と接続される。このため、差動信号の導電路を容易に等長化することができる。また、複数の差動対の特性インピーダンスを揃えることができる。特に、本実施の形態では、図4に示すように、差動対用の複数のランドLDb1のそれぞれは、最上層の配線層に形成された配線6aにより引き出され、外部機器である電子部品5図2参照と接続される。このため、図5に示す貫通孔TH内の導体膜THMによる損失の増加や反射の影響を防止ないしは低減することができる。したがって、本実施の形態によれば、複数の差動信号を伝送する半導体装置10あるいは半導体装置実装体である通信装置1は、図10~図12に示す半導体装置10Aよりも信頼性低下を抑制することができる。また、本実施の形態によれば、差動対用の複数のランドLDb1は、最外周および最外周よりも1列分内側の列にそれぞれ配置される。このため、本実施の形態の半導体装置10は、図13~図15に示す半導体装置10Bよりも差動対の数を増加させることができる。逆に言えば、差動対の数を増やした場合であっても、配線基板12の平面寸法の大型化を抑制できるので、実装面積を低減することができる。また、本実施の形態では、チップ11の主面11aの平面積よりも、半導体装置10を実装する実装領域の平面積言い換えれば、配線基板12の裏面12bの平面積の方が大きい。このため、図5に示すようにチップ11のパッドPDと、実装基板4のランドLDbの平面位置を調整するインタポーザとして配線基板12を用いている。ここで、配線基板12における配線レイアウトとして、差動対を構成するパッドPD1に接続される伝送路は、リードBL1の外側に配線17で引き出さず、リードBLの直下にランドLDp1、LDb1を配置する構成も考えられる。この場合、差動対を構成する伝送路の線路距離を図5に示すよりもさらに短縮することができる。ところが、このような構成の場合、リードBL1の直下にランドLDp1、LDb1を配置するので、配列パターンの最外周にランドLDp1、LDb1を配置することができなくなる。この結果、差動対の数を増加させることが困難となる。また、実装基板4において、ランドLDb1に接続される伝送経路として、最上層の配線6aを用いることが困難になる。そこで、本実施の形態では、ビルドアップ工法により形成された配線基板12をインタポーザとして用い、透視平面において、リードBL1よりも外周側にランドLDp1、LDb1を配置している。配線基板12の層間導電路であるビア16は、前記したように、例えば銅膜やニッケル膜などの金属膜をめっき法により成膜し、パターニングすることにより形成されている。このため、実装基板4の層間導電路である貫通孔TH内の導体膜THMと比較すると、特性インピーダンスの不整合の発生を抑制することができる。したがって、透視平面において、リードBL1よりも外周側にランドLDp1、LDb1を配置し、ビア16および配線17を介して外周側言い換えれば図5に示す配線基板12の側面12cに向かってに引き出すことができる。この結果、差動対の数を増加させることができる。また、実装基板4において、ランドLDb1に接続される伝送経路として、最上層の配線6aを用いることができる。一方、実装基板4は、例えば図1に示すように、多数の電子部品5を搭載し、支持する支持基板であり、図5に示す配線基板12よりも大きい。このため、製造コスト低減の観点から、複数の配線層を貫通する貫通孔スルーホールTH内に形成した導体膜孔内導体THMを層間導電路として用いることが好ましい。本実施の形態によれば、差動対を構成する伝送路は、全て最上層の配線6aを用いて外部機器と接続することができるので、このような実装基板4を用いた場合であっても、信頼性低下を抑制することができる。また、差動対を構成する伝送路を同一層に形成することで、差動対を構成する伝送路の配線パターンを単純化できるので、特性インピーダンスを容易に整合させることができる。次に、上述した半導体装置10および通信装置1の構成において、信号強度の異なる複数の差動信号を伝送する場合に特に好ましい態様について説明する。図7は、図6に示す配線基板のさらに詳しい外部端子のレイアウトを示す平面図である。本実施の形態の半導体装置10は、前記したように入力信号に増幅処理を施して、増幅された信号を出力する増幅器である。このため、複数の差動対用のランドLDp1は、半導体装置10に入力される信号を伝送する受信用のランドLDp1と、半導体装置10から出力される信号を伝送する送信用のランドLDp1と、を備えている。また、増幅器では、入力される信号と出力される信号では信号強度が異なり、出力信号の方が信号強度の高い電流が流れる。このように、信号強度の異なる複数の差動信号を伝送する場合、複数の差動信号間の影響を低減する観点から、信号強度の強い送信用の差動信号を伝送するランドLDp1と、信号強度の弱い受信用の差動信号を伝送するランドLDp1との距離を遠ざけることが好ましい。そこで、本実施の形態では図7に示す構成としている。すなわち、四辺を有する配線基板12の裏面12bにおいて、送信用の複数のランドLDp1と、受信用の複数のランドLDp1を配線基板12の裏面12bの各辺にそって、それぞれ、まとめて配置している。詳しくは、例えば、図7では、送信用の複数のランドLDp3は、配線基板12の四辺のうち、第1の辺12dおよび第1の辺12dと対向する第2の辺12eに沿って、それぞれ4対の差動対ランドLDp3をまとめて配置している。一方、受信用の複数のランドLDp4は、配線基板12の四辺のうち、第1の辺12d、第2の辺12eと交差する第3の辺12fおよび第4の辺12gに沿って、それぞれ4対の差動対ランドLDp4をまとめて配置している。また、送信用の複数のランドLDp3と受信用の複数のランドLDp4の間には、差動信号とは異なる電流が流れるランドLDp2をそれぞれ配置している。言い換えれば、第1の辺12dおよび第2の辺12eには、ランドLDp3が配置され、かつランドLDp4は配置されない。また、第3の辺12fおよび第4の辺12gには、ランドLDp4が配置され、かつ、ランドLDp3は配置されない。さらに言い換えれば、本実施の形態では、最外周および最外周の1列分内側の列に、それぞれ差動対を構成しないランドLDp2を配置している。送信用の複数のランドLDp3と受信用の複数のランドLDp4の間に配置されるランドLDp2に流れる電流の種類は、特に限定されないが、受信用の複数のランドLDp4に対する影響を低減する観点から、例えば、基準電位電流を供給するためのランドLDp2が配置されている。これにより、複数の差動信号間の影響を低減することができる。すなわち、複数の差動信号を伝送する半導体装置10あるいは半導体装置実装体である通信装置1の信頼性低下を抑制することができる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施の形態では、複数対の差動対を構成する配線6は実装基板4の複数の配線層のうち、最上層の配線層に形成された配線6aを介して引き出す構成について説明したが、変形例として、図8に示すように、第2層目の配線層に形成された配線6bにより引き出すことができる。図8は、図5に対する変形例を示す拡大断面図である。図8では、複数の差動対を構成する複数の伝送路は、それぞれ第2層目の配線層に形成された配線6bを介して引き出されている点で図5と相違する。このように、下層の配線層で差動対の伝送路を引き出す構成としても、複数の伝送路を同一層に形成することで、伝送路の等長化が図り易くなる。ただし、下層の配線層に引き出す場合には、差動対の伝送路中に実装基板4Cの層間導電路が含まれることとなる。このため、図8に示すように実装基板4Cも、配線基板12と同様に、例えばビルドアップ工法により形成し、配線層毎に形成された複数の配線層を一括して貫通しないビア20を、層間導電路とすることが好ましい。これにより、差動対の伝送路における特性インピーダンスの不整合を抑制することができる。ただし、より確実に特性インピーダンスの不整合を抑制する観点からは、前記実施の形態で説明したように、最上層の配線6aで引き出す事が好ましい。この場合、実装基板4の製造工程を簡略化することができるので、製造コストの低減も図る事ができる。また例えば、前記実施の形態では、図7に示すように、配線基板12の四辺のうち、第1の辺12dおよび第1の辺と対向する第2の辺12eに沿って送信用の複数のランドLDp3を、第1の辺12d、第2の辺12eと交差する第3の辺12fおよび第4の辺12gに沿って受信用のランドLDp4を、それぞれまとめて配置する構成について説明したが、変形例として図9に示す構成にすることができる。図9は図7に対する変形例を示す平面図である。図9では、送信用の複数のランドLDp3は、配線基板12の四辺のうち、第1の辺12dおよび第1の辺と交差する第4の辺12gに沿って、それぞれ4対の差動対ランドLDp3をまとめて配置している。一方、受信用の複数のランドLDp4は、配線基板12の四辺のうち、第1の辺12dと対向する第2の辺12e、および第1の辺12d、第2の辺12eと交差する第3の辺12fに沿って、それぞれ4対の差動対ランドLDp4をまとめて配置している。言い換えれば、第1の辺12dおよび第4の辺12gには、ランドLDp3が配置され、かつランドLDp4は配置されない。また、第2の辺12eおよび第3の辺12fには、ランドLDp4が配置され、かつ、ランドLDp3は配置されない。さらに、言い換えれば、図9に示す変形例では、配線基板12の裏面2bの一つの対角線を境界として、一方の領域には、ランドLDp3が配置され、かつランドLDp4は配置されない。また、他方の領域には、ランドLDp4が配置され、かつ、ランドLDp3は配置されない。図9に示す変形例では、図7に示す例よりも、送信用のランドLDp3と受信用のランドLDp4の距離が近い領域の数を少なくすることができる。例えば、図7に示す例では、配線基板12の裏面12bの四つの角部領域のそれぞれは、送信用のランドLDp3と受信用のランドLDp4の距離が近くなっている。一方、図9に示す変形例では、送信用のランドLDp3と受信用のランドLDp4の距離が近い領域は、第1の辺12dと第3の辺12fが交差する角部領域、および第2の辺12eと第4の辺12gが交差する角部領域のみである。このため、図9に示す変形例では、信号強度の異なる複数の差動信号間の影響を図7に示す例よりもさらに低減することができる。また、上記変形例および前記実施の形態で説明した変形例を組み合わせて適用することができる。