スイッチング素子を含む昇圧型、降圧型または昇降圧型のスイッチング電源の制御回路であって、前記スイッチング素子は、それぞれの制御端子が独立しており、かつ並列に設けられた第1スイッチングトランジスタおよび前記第1スイッチングトランジスタより小さな第2スイッチングトランジスタを含み、前記制御回路は、軽負荷状態において、スイッチング素子をスイッチングさせる駆動期間と、スイッチング素子のスイッチングを停止する停止期間を繰り返すように構成され、前記制御回路は、前記駆動期間内に少なくともひとつパルスを含む駆動パルス信号であって、負荷が軽いほど前記駆動期間内のパルスの個数が減少する駆動パルス信号を生成するパルス信号生成部と、前記駆動パルス信号に含まれる少なくともひとつのパルスのうち、所定のK個Kは自然数を除くパルスに応じて前記第1スイッチングトランジスタを駆動する第1ドライバと、前記駆動パルス信号に含まれるパルスのうち、少なくとも前記K個のパルスに応じて前記第2スイッチングトランジスタを駆動する第2ドライバと、を備え、前記K個のパルスは、前記パルスの個数がK個まで減少したときに前記駆動パルス信号に含まれるK個のパルスであることを特徴とする制御回路。前記パルス信号生成部は、第1周波数の第1周期信号を生成する第1オシレータと、スロープ部分を有する前記第1周波数より低い第2周波数の第2周期信号を生成する第2オシレータと、前記スイッチング電源の電気的状態を示すフィードバック信号と、所定の基準電圧との誤差に応じた誤差信号を生成する誤差増幅器と、前記誤差信号に応じた信号と前記第1周期信号にもとづいて、前記第1周波数を有し、かつ前記誤差信号に応じたパルス幅を有する第1パルス信号を生成するとともに、前記第1パルス信号のパルス幅を所定の第1最小パルス幅にてクランプする第1パルス変調器と、前記誤差信号に応じた信号を前記第2周期信号と比較することにより、前記誤差信号に応じたパルス幅を有する第2パルス信号を生成する第2パルス変調器と、前記第1パルス信号と前記第2パルス信号を合成して、前記駆動パルス信号を生成する合成部と、を含むことを特徴とする請求項1に記載の制御回路。前記第1パルス変調器は、前記誤差信号が低下するに従い、前記第1パルス信号のパルス幅を短くし、前記誤差信号があるしきい値レベルより小さくなると前記第1最小パルス幅にてクランプし、前記第2パルス変調器は、前記第1パルス信号のパルス幅がクランプされた状態において、前記誤差信号が低下するに従い、前記第2パルス信号のパルス幅を短くすることを特徴とする請求項2に記載の制御回路。前記第1周期信号は、第1下限レベルと、前記第1下限レベルより高い第1上限レベルの間で変化するスロープ部分を有し、前記第2周期信号は、前記第1下限レベルより低い第2下限レベルと、前記第2下限レベルより高い第2上限レベルの間で変化し、前記第1パルス変調器は、前記誤差信号を前記第1周期信号と比較することにより、前記第1パルス信号を生成し、前記第2パルス変調器は、前記誤差信号を前記第2周期信号と比較することにより、前記第2パルス信号を生成することを特徴とする請求項2に記載の制御回路。前記第2上限レベルは、前記第1下限レベルより高く設定されることを特徴とする請求項4に記載の制御回路。前記K個のパルスを包含するマスク期間、所定レベルとなるマスク信号を生成するマスク信号生成部をさらに備え、前記第1ドライバは、前記マスク信号が前記所定レベルの期間、前記第1スイッチングトランジスタの駆動を停止し、それ以外の期間、前記駆動パルス信号にもとづいて前記第1スイッチングトランジスタを駆動し、前記第2ドライバは、少なくとも前記マスク信号が前記所定レベルの期間、前記駆動パルス信号にもとづいて前記第2スイッチングトランジスタを駆動することを特徴とする請求項1から5のいずれかに記載の制御回路。K=1であることを特徴とする請求項1から6のいずれかに記載の制御回路。重負荷状態において、前記第1ドライバは、前記駆動パルス信号に含まれるすべてのパルスに応じて前記第1スイッチングトランジスタを駆動することを特徴とする請求項1から7のいずれかに記載の制御回路。前記マスク信号生成部は、重負荷状態において、前記マスク信号を、前記所定レベルと異なるレベルに固定することを特徴とする請求項6に記載の制御回路。スイッチングトランジスタと、前記スイッチングトランジスタと接続されたインダクタンス素子と、出力キャパシタと、整流素子と、を有する出力回路と、前記スイッチングトランジスタを駆動する請求項1から9のいずれかに記載の制御回路と、を備えることを特徴とするスイッチング電源。請求項10に記載のスイッチング電源を備えることを特徴とする電子機器。スイッチング素子を含む昇圧型、降圧型または昇降圧型のスイッチング電源の制御方法であって、前記スイッチング素子は、それぞれの制御端子が独立しており、かつ並列に設けられた第1スイッチングトランジスタおよび前記第1スイッチングトランジスタより小さな第2スイッチングトランジスタを含み、本制御方法は、軽負荷状態において、スイッチング素子をスイッチングさせる駆動期間と、スイッチング素子のスイッチングを停止する停止期間を繰り返すステップと、前記駆動期間内に少なくともひとつパルスを含む駆動パルス信号であって、負荷が軽いほど前記駆動期間内のパルスの個数が減少する駆動パルス信号を生成するステップと、前記駆動パルス信号に含まれる少なくともひとつのパルスのうち、所定のK個Kは自然数を除くパルスに応じて前記第1スイッチングトランジスタを駆動するステップと、前記駆動パルス信号に含まれるパルスのうち、少なくとも前記K個のパルスに応じて前記第2スイッチングトランジスタを駆動するステップと、を備え、前記K個のパルスは、前記パルスの個数がK個まで減少したときに前記駆動パルス信号に含まれるK個のパルスであることを特徴とする制御方法。前記駆動パルス信号を生成するステップは、前記スイッチング電源の電気的状態を示すフィードバック信号と、所定の基準電圧との誤差に応じた誤差信号を生成するステップと、前記誤差信号に応じてパルス変調された第1の周波数の第1パルス信号を生成するステップと、前記誤差信号に応じてパルス変調された、前記第1の周波数より低い第2の周波数の第2パルス信号を生成するステップと、前記第1パルス信号と前記第2パルス信号を合成し、前記駆動パルス信号を生成するステップと、を含むことを特徴とする請求項12に記載の制御方法。一般にスイッチング素子のサイズが大きいほど、オン抵抗が低減するため、重負荷状態における効率は高くなる。一方、スイッチング素子のサイズが大きくなると、ゲート容量が大きくなるため、スイッチング素子をスイッチングさせるのに要する電流が大きくなる。したがって軽負荷状態においては、スイッチング電源の消費電流のうち、ゲート容量の充放電の電流ゲートドライブ電流が占める割合が大きくなる。すなわち、重負荷時の効率と軽負荷時の効率は、スイッチング素子のサイズをパラメータとするトレードオフの関係にある。かかる理由から、重負荷時の効率を重視して設計されたスイッチング電源は、軽負荷時の効率が悪化する。本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、軽負荷の効率が改善されたスイッチング電源の提供にある。本発明のある態様は、スイッチング素子を含む昇圧型、降圧型または昇降圧型のスイッチング電源の制御回路に関する。スイッチング素子は、それぞれの制御端子が独立しており、かつ並列に設けられた第1スイッチングトランジスタと、第1スイッチングトランジスタより小さな第2スイッチングトランジスタを含む。制御回路は、軽負荷状態において、スイッチング素子をスイッチングさせる駆動期間と、スイッチング素子のスイッチングを停止する停止期間を繰り返すように構成される。制御回路は、駆動期間内に少なくともひとつパルスを含む駆動パルス信号であって、負荷が軽いほど駆動期間内のパルスの個数が減少する駆動パルス信号を生成するパルス信号生成部と、駆動パルス信号に含まれる少なくともひとつのパルスのうち、所定のK個Kは自然数を除くパルスに応じて第1スイッチングトランジスタを駆動する第1ドライバと、駆動パルス信号に含まれるパルスのうち、少なくともK個のパルスに応じて第2スイッチングトランジスタを駆動する第2ドライバと、を備える。K個のパルスは、パルスの個数がK個まで減少したときに駆動パルス信号に含まれるK個のパルスである。この態様によると、駆動パルス信号がK個より多いパルスを含む重負荷時では、サイズの大きな、すなわちオン抵抗の小さな第1スイッチングトランジスタがスイッチングされるため、高い効率を得ることができる。軽負荷状態となり、駆動パルス信号に含まれるパルスの個数がK個に減少すると、第1スイッチングトランジスタがスイッチングされなくなり、サイズの小さな、すなわちゲート容量の小さな第2スイッチングトランジスタがスイッチングされるため、ゲートドライブ電流を低減でき、軽負荷時の効率を高めることができる。パルス信号生成部は、第1周波数の第1周期信号を生成する第1オシレータと、スロープ部分を有する前記第1周波数より低い第2周波数の第2周期信号を生成する第2オシレータと、スイッチング電源の電気的状態を示すフィードバック信号と、所定の基準電圧との誤差に応じた誤差信号を生成する誤差増幅器と、誤差信号に応じた信号と第1周期信号にもとづいて、第1周波数を有し、かつ前記誤差信号に応じたパルス幅を有する第1パルス信号を生成するとともに、第1パルス信号のパルス幅を所定の第1最小パルス幅にてクランプする第1パルス変調器と、誤差信号に応じた信号を第2周期信号と比較することにより、誤差信号に応じたパルス幅を有する第2パルス信号を生成する第2パルス変調器と、第1パルス信号と第2パルス信号を合成して、駆動パルス信号を生成する合成部と、を含んでもよい。重負荷状態においては、第1パルス信号のパルス幅が調節され、軽負荷状態においては、第1パルス信号のパルス幅が第1最小パルス幅に固定されるとともに、負荷に応じて第2パルス信号のパルス幅が変化し、第1パルス信号がマスクされる。その結果、軽負荷状態において、パルスの数を減らすことができ、効率を高めることができるとともに、スイッチング周波数を第2周波数に固定できる。この態様では、第2パルス信号のパルス幅が駆動期間となる。すなわち、第2パルス信号のパルス幅に応じて、駆動期間内に含まれる第1パルス信号の個数を変化させることができる。第1パルス変調器は、誤差信号が低下するに従い、第1パルス信号のパルス幅を短くし、誤差信号があるしきい値レベルより小さくなると第1最小パルス幅にてクランプし、第2パルス変調器は、第1パルス信号のパルス幅がクランプされた状態において、誤差信号が低下するに従い、第2パルス信号のパルス幅を短くしてもよい。第1周期信号は、第1下限レベルと、第1下限レベルより高い第1上限レベルの間で変化するスロープ部分を有してもよい。第2周期信号は、第1下限レベルより低い第2下限レベルと、第2下限レベルより高い第2上限レベルの間で変化し、第1パルス変調器は、誤差信号を第1周期信号と比較することにより、第1パルス信号を生成し、第2パルス変調器は、誤差信号を第2周期信号と比較することにより、第2パルス信号を生成してもよい。第2上限レベルは、第1下限レベルより高く設定されてもよい。この場合、不感帯を防止できる。ある態様の制御回路は、K個のパルスが生成される期間を包含するマスク期間、所定レベルとなるマスク信号を生成するマスク信号生成部をさらに備えてもよい。第1ドライバは、マスク信号が所定レベルの期間、第1スイッチングトランジスタの駆動を停止し、それ以外の期間、駆動パルス信号にもとづいて第1スイッチングトランジスタを駆動してもよい。第2ドライバは、少なくともマスク信号が所定レベルの期間、駆動パルス信号にもとづいて第2スイッチングトランジスタを駆動してもよい。K=1であってもよい。本発明の別の態様は、スイッチング電源である。このスイッチング電源は、スイッチングトランジスタと、スイッチングトランジスタと接続されたインダクタンス素子、出力キャパシタ、整流素子を有する出力回路と、スイッチングトランジスタを駆動する上述のいずれかの態様の制御回路と、を備える。本発明のさらに別の態様は、電子機器である。この電子機器は、上述のスイッチング電源を備える。なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。本発明のある態様によれば、スイッチング電源の軽負荷の効率を改善できる。以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。本明細書において、部材Aが部材Bに接続された状態とは、部材Aと部材Bが物理的に直接的に接続される場合のほか、部材Aと部材Bが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。また、部材Cが、部材Aと部材Bの間に設けられた状態とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。第1の実施の形態図1は、第1の実施の形態に係るスイッチング電源2を備える電子機器1の構成を示す回路図である。電子機器1は、たとえば携帯電話端末、PDAPersonalDigitalAssistants、携帯型オーディオプレイヤ、デジタルカメラなどの電池駆動型デバイスであり、スイッチング電源2および負荷回路4を備える。スイッチング電源2は、その入力端子P1に、図示しない電池やACアダプタからの直流の入力電圧VINを受け、それを昇圧して、出力端子P2に接続される負荷回路4に対して出力電圧VOUTを出力する昇圧型のDC/DCコンバータである。負荷回路4は、その電源として電池電圧より高い電圧を必要とする回路であり、特に限定されない。スイッチング電源2は、スイッチングトランジスタM1、出力回路102、および制御回路100を備える。図1においてスイッチングトランジスタM1は制御回路100に内蔵されているが、外付けされてもよい。スイッチング電源2は、出力電圧VOUTをフィードバックによって安定化させる電圧モードのDC/DCコンバータである。出力電圧VOUTは、抵抗R1、R2によって分圧され、出力電圧VOUTに応じた検出信号VFBとして、制御回路100のフィードバックFB端子に入力される。出力回路102は、インダクタL1、整流素子D1、出力キャパシタC1を含む。出力回路102の構成は一般的な昇圧型DC/DCコンバータの平滑整流回路であるため、ここでの詳細な説明は省略する。整流素子D1に代えて、同期整流用トランジスタが設けられてもよい。スイッチングトランジスタM1は、インダクタL1の一端が接続されるスイッチング端子SWと接地端子の間に設けられる。制御回路100は、スイッチング電源2の電気的状態のひとつである出力電圧VOUTに応じた検出信号VFBが所定の基準値に近づくように、スイッチングトランジスタM1をスイッチングする。これにより入力電圧VINや負荷回路4の状態によらずに、出力電圧VOUTが安定化される。制御回路100は、スイッチングトランジスタM1に加えて、誤差増幅器10、第1オシレータ12、第2オシレータ14、第1パルス変調器16、第2パルス変調器24、合成部30、第2最小パルス幅信号生成部36、ドライバ40を備える。誤差増幅器10は、スイッチング電源2の電気的状態である出力電圧VOUTを示すフィードバック信号VFBと、所定の基準電圧VREFとの誤差に応じた誤差信号VERRを生成する。誤差増幅器10は、たとえばgmアンプ11、キャパシタC2、抵抗R3を含む。gmアンプ11は、フィードバック信号VFBと基準電圧VREFの誤差に応じた出力電流を生成する。gmアンプ11の出力電流によってキャパシタC2が充放電されることにより、誤差信号VERRが生成される。抵抗R3およびキャパシタC2は位相補償の機能も果たす。誤差信号VERRの電圧レベルは、VFB>VREFのとき上昇し、VFB<VREFのとき低下する。第1オシレータ12は、周期的なスロープ部分を有する第1周期信号VOSC1を生成する。第1周期信号VOSC1の周波数を第1周波数f1とする。たとえば第1周波数f1は、高負荷状態においてスイッチング電源2が十分なフィードバック制御を実現できる値に設定される。第1周期信号VOSC1は、三角波であってもよいし、のこぎり波であってもよい。第2オシレータ14は、周期的なスロープ部分を有する第2周期信号VOSC2を生成する。第2周期信号VOSC2の周波数は、第1周波数f1より低い第2周波数f2に設定される。第2周波数f2は、可聴帯域である20~20kHzより高い周波数とすることが望ましい。第2周期信号VOSC2も、三角波であってもよいし、のこぎり波であってもよい。第1周波数f1と第2周波数f2の関係でいえば、第1周波数f1は、第2周波数f2の整数倍、さらに好ましくは2m倍mは自然数であることが望ましい。これにより、一方の周波数を、分周もしくは逓倍することにより、他方の周波数を生成することが容易となる。本実施の形態では、第1周波数f1=400kHz、第2周波数f2=400/16=25kHzであるとする。第1パルス変調器16は、誤差信号VERRに応じた信号を、第1周期信号VOSC1と比較することにより第1パルス信号S1を生成する。図1において、誤差信号VERRに応じた信号は、誤差信号VERRそのものであるが、それをレベルシフトしたり、分圧したり、その他の信号処理を行った信号を、第1周期信号VOSC1と比較してもよい。第1パルス信号S1のパルス幅デューティ比τ1は、誤差信号VERRに応じて変化する。つまりパルス幅変調される。また第1パルス変調器16は、第1パルス信号S1のパルス幅τ1を所定の第1最小パルス幅τMIN1にてクランプ可能に構成される。第1パルス変調器16は、具体的には第1コンパレータ18、第1最小パルス幅信号生成部20、第1論理ゲート22を備える。第1コンパレータ18は、誤差信号VERRを第1周期信号VOSC1と比較し、VERR>VOSC1のときハイレベルとなる第1中間パルス信号S1’を生成する。第1中間パルス信号S1’のパルス幅デューティ比は、誤差信号VERRが低下するほど短くなる。第1最小パルス幅信号生成部20は、第1周波数f1を有し、第1最小パルス幅τMIN1を有する第1最小パルス幅信号S3を生成する。第1論理ゲート22は、第1中間パルス信号S1’と、第1最小パルス幅信号S3を論理合成、具体的には論理和をとることにより、第1パルス信号S1を生成する。第1パルス信号S1のパルス幅τ1は、第1最小パルス幅τMIN1にてクランプされ、それ以下とはならない。第2パルス変調器24は、誤差信号VERRに応じた信号を、第2周期信号VOSC2と比較することにより、誤差信号VERRに応じたパルス幅τ2を有する第2パルス信号S2を生成する。第2パルス変調器24は、第2コンパレータ26を含む。第2コンパレータ26は、誤差信号VERRを第2周期信号VOSC2と比較し、VERR>VOSC2のときハイレベルとなる第2パルス信号S2を生成する。第2パルス信号S2のパルス幅デューティ比τ2は、誤差信号VERRが低下するほど短くなる。つまり第2パルス信号S2もパルス幅変調される。第1パルス変調器16は、誤差信号VERRが低下するに従い、第1パルス信号S1のパルス幅τ1を短くする。そして誤差信号VERRが所定のしきい値レベルVthより小さくなるとパルス幅τ1を第1最小パルス幅τMIN1にてクランプする。一方、第2パルス変調器24は、第1パルス信号S1のパルス幅がクランプされた状態において、誤差信号VERRが低下するに従い、第2パルス信号S2のパルス幅を短くする。これを実現するために、第1オシレータ12は、第1周期信号VOSC1は、第1下限レベルVL1と、第1下限レベルより高い第1上限レベルVH1の間で変化させる。一方、第2オシレータ14は、第2周期信号VOSC2を、第1下限レベルVL1より低い第2下限レベルVL2と、第2下限レベルVL2より高い第2上限レベルVH2の間で変化させる。第2下限レベルVL2は、gmアンプ11の出力電圧範囲の下限値たとえば0.2Vより高くすることが好ましい。第1パルス変調器16は、誤差信号VERRを第1周期信号VOSC1と比較することにより、第1パルス信号S1を生成する。また第2パルス変調器24は、誤差信号VERRを第2周期信号VOSC2と比較することにより、第2パルス信号S2を生成する。合成部30は、第1パルス信号S1と第2パルス信号S2を合成し、駆動パルス信号S5を生成する。具体的には、第2パルス信号S2を用いて、第1パルス信号S1をマスクすることにより、駆動パルス信号S5を生成する。さらに合成部30は、駆動パルス信号S5のパルス幅を、所定の第2最小パルス幅τMIN2以下とならないようにクランプする。合成部30は、第2論理ゲート32、第3論理ゲート34、第2最小パルス幅信号生成部36を備える。第2論理ゲート32はANDゲートであり、第1パルス信号S1と第2パルス信号S2の論理積に応じた信号S5’を生成する。第2最小パルス幅信号生成部36は、第2周波数f2を有し、第2最小パルス幅τMIN2を有する第2最小パルス幅信号S4を生成する。第3論理ゲート34は、2つの信号S5’とS4の論理和をとることにより、駆動パルス信号S5のパルス幅を、第2最小パルス幅τMIN2以上に制限する。ドライバ40は、駆動パルス信号S5に応じてスイッチングトランジスタM1を駆動する。その結果、フィードバック信号VFBが基準電圧VREFと一致するようにスイッチングトランジスタM1のオン、オフのデューティ比が調節され、出力電圧VOUTが安定化される。以上が制御回路100を備えるスイッチング電源2の構成である。続いてその動作を説明する。図2a~eは、図1のスイッチング電源2の動作を示すタイムチャートである。図2aには、第1周期信号VOSC1、第2周期信号VOSC2およびさまざまなレベルの誤差信号VERR1~4が示される。図2b~eは、誤差信号VERR1~VERR4それぞれにおける各パルスの波形を示す。図2bに示すように、誤差信号VERRが比較的大きいときVERR1、第1パルス信号S1は、誤差信号VERRに応じたパルス幅τ1を有する。このときVERR1>VOSC2であるため、第2パルス信号S2はハイレベルを持続する。その結果、駆動パルス信号S5は、第1パルス信号S1と同じパルス信号となる。誤差信号VERRが低下するに従い、第1パルス信号S1のパルス幅τ1は短くなり、誤差信号VERRがあるレベルより低くなると、第1パルス信号S1のパルス幅τ1は、第1最小パルス幅τMIN1にてクランプされる。図2cに示すように、誤差信号VERR2に対しても、第2パルス信号S2はハイレベルを持続する。このときの駆動パルス信号S5は、第1最小パルス幅τMIN1を有し、周波数がf1のパルス信号となる。図2dを参照する。さらに誤差信号VERRが低下してもVERR3、第1パルス信号S1のパルス幅τ1は、第1最小パルス幅τMIN1にて固定される。そして、第2パルス信号S2のパルス幅が、誤差信号VERRに応じて決定される。つまり、駆動パルス信号S5に含まれるパルスの数が、誤差信号VERRに応じて変化する。図2eを参照する。さらに誤差信号VERRが低下するとVERR4、第2パルス信号S2のパルス幅τ2が小さくなる。そして、駆動パルス信号S5の各サイクルの一番後ろのパルスのパルス幅τ1が、第2パルス信号S2のパルス幅τ2の減少にともない短くなっていき、やがて一番最後のパルスが消失する。第2パルス信号S2のパルス幅τ2がさらに短くなるに従い、第2パルス信号S2の各ハイレベル期間に含まれる、駆動パルス信号S5のパルスの数が減少する。やがて、第2パルス信号S2の各ハイレベル期間には、それぞれ先頭の駆動パルス信号S5のみが含まれるようになる。さらに第2パルス信号S2のパルス幅τ2が、第1最小パルス幅τMIN1より短くなると、駆動パルス信号S5のパルス幅が減少していき、第2最小パルス幅τMIN1まで減少したところでクランプされる。以上がスイッチング電源2の動作である。このスイッチング電源2によれば、負荷が重いときには、VL1<VERR<VH1の領域で動作するため、第1パルス信号S1のデューティ比が調節され、第1周波数f1でスイッチングトランジスタM1が駆動される。負荷が軽くなるに従い誤差信号VERRが低下し、第1パルス信号S1のデューティ比が短くなる。やがてVERR<Vthとなると第1最小パルス幅τ1でスイッチングトランジスタM1がスイッチングされる。さらに負荷が軽くなると、VL2<VERR<VH2の範囲で動作する。負荷が軽くなるに従い、第2パルス信号S2のパルス幅τ2が短くなり、第1パルス信号S1の一部がマスクされ、スイッチングトランジスタM1の実効的なオン時間が低下していく。最終的には、第2パルス信号S2が短くなると、駆動パルス信号S5には第1パルス信号S1の先頭のパルスのみが残り、スイッチングトランジスタM1の駆動周波数は、第2周波数f2と等しくなる。そして、駆動パルス信号S5の先頭のパルス幅は、第2最小パルス幅τMIN2まで低下し、軽負荷状態において、きわめて短いパルスで、間欠的にスイッチングトランジスタM1をスイッチングすることができる。つまりスイッチング電源2では、軽負荷状態においても、スイッチングトランジスタM1のスイッチング周波数が、第2周波数f2までしか低下しない。つまり、軽負荷状態において、間欠モードパルス周波数変調モードともいうで動作する従来のスイッチング電源に比べて、周波数の変動を抑制することができる。第2周波数f2を可聴帯域より高く設定すれば、音響ノイズの発生を抑制することもできる。以上がスイッチング電源2の基本的な構成、動作および効果である。続いて、その変形例や、具体的な構成例を説明する。図1のスイッチング電源2において、誤差信号VERRが変化しても、駆動パルス信号S5の実効的なオン時間が変化しない不感帯が存在することは、系の安定性の観点から好ましくない。たとえば不感帯に起因する現象として、軽負荷状態において、第2パルス信号S2のパルス幅が振動し、第2パルス信号S2の1周期に含まれる第1パルス信号S1の個数が、振動する場合がある。たとえば図2aには、第1下限レベルVL1と第2上限レベルVH2がほぼ等しい場合が示されるが、この場合、誤差信号VERRが変化しても、駆動パルス信号S5が変化しない不感帯デッドバンドが、VH2<VERR<Vthの範囲に発生する。これを防止するためには、VH2>VL1とし、さらにVH2≒Vthとすればよい。これにより、誤差信号VERRが低下して第1パルス信号S1のパルス幅がクランプされると、直ちに第2パルス信号S2のパルス幅が短くなるため、不感帯を解消できる。また、VL2<VERR<VH2の範囲においても、不感帯が存在することに留意すべきである。つまり第2パルス信号S2の後縁ネガティブエッジが、第1パルス信号S1がローレベルの区間で変化するとき、誤差信号VERRの変化は、駆動パルス信号S5の変化として現れない。この問題は、第2周期信号VOSC2の波形を工夫することにより解決できる。図3は、不感帯を解消するための第2周期信号VOSC2の波形図である。第2オシレータ14は、第1パルス信号S1がハイレベルとなる第1最小パルス幅τMIN1の区間においてスロープを有し、それ以外の区間で平坦となるように、第2周期信号VOSC2を生成する。これにより不感帯を解消できる。図4は、制御回路100の一部の具体的な構成例を示す回路図である。図4には、制御回路100のうち、第1オシレータ12、第2オシレータ14、第1最小パルス幅信号生成部20、第2最小パルス幅信号生成部36が示される。第1オシレータ12は、第1キャパシタCa1と、第1充放電回路50と、を含む。第1キャパシタCa1の一端は接地されている。第1充放電回路50は、第1キャパシタCa1の電圧V1が第1上限レベルVH1に達すると放電を開始し、第1キャパシタCa1の電圧V1が第1下限レベルVL1に達すると充電を開始する。第1オシレータ12は、第1キャパシタCa1の電圧V1を、第1周期信号VOSC1として出力する。第1充放電回路50は、電流源CS1、CS2、CS3、コンパレータCMP1、抵抗R11、R12、スイッチSW1を含む。電流源CS1は、第1キャパシタCa1に充電電流ICHを供給する。電流源CS2は、オン、オフが切りかえ可能に構成され、オン状態において第1キャパシタCa1を放電電流IDISで放電する。電流源CS3、抵抗R11、R12およびスイッチSW1は、電圧VL1、VH1を生成する電圧源を構成する。電流源CS3は、基準電流IREFを生成する。スイッチSW1のオン状態において、第1下限レベルVL1=IREF×R11が生成される。スイッチSW1のオフ状態において、第1上限レベルVH1=IREF×R11R12が生成される。コンパレータCMP1は、第1キャパシタCa1の電圧を、基準電圧VL1/VH1と比較し、比較結果に応じてスイッチSW1のオン、オフを切りかえるとともに、電流源CS2のオン、オフを切りかえる。この第1オシレータ12によって、ピークがVH1、ボトムがVL1となるのこぎり波の第1周期信号VOSC1が生成される。コンパレータCMP1の出力信号同期クロックCLKは、充放電回路CS1、CS2の充電状態と放電状態の切りかえに応じてレベルが遷移する。同期クロックCLKは、インバータN3によって反転され、第1最小パルス幅信号生成部20および第1充放電回路50へと出力される。第1最小パルス幅信号生成部20は、ローパスフィルタLPF1、LPF2、バッファBUF1、インバータN1、N2、NANDゲートNA1、を含む。ローパスフィルタLPF1は、入力された同期クロックCLKは論理反転を示すをフィルタリングする。バッファBUF1は、ローパスフィルタLPF1の出力を受けるヒステリシスバッファシュミットバッファである。ローパスフィルタLPF1およびバッファBUF1は、同期クロックCLK1を、第1最小パルス幅τMIN1遅延し、同期クロックCLK1を生成する。さらにローパスフィルタLPF2、バッファBUF2によって、同期クロックCLKが遅延され、同期クロックCLK2が生成される。同期クロックCLK1と同期クロックCLK2の反転信号CLK2との論理積をとることにより、第1最小パルス幅τMIN1を有する第1最小パルス幅信号S3が生成される。第2オシレータ14は、第2キャパシタCa2、分周器52、第2充放電回路54を備える。分周器52は、同期クロックCLKを分周する。分周器52は、1/2分周器を、m段含む。4段の分周器が設けられる場合、同期クロックCLKは1/16分周される。つまり分周器52からは、第2周波数f2を有するパルス信号S6が出力される。第2充放電回路54は、電流源CS4、CS5、放電スイッチSW2を含む。分周器52において、各ステージで生成される分周されたm個の信号は、ANDゲートA1を通過する。ANDゲートA1からは、同期クロックCLKのパルスのうち、16回に1回アサートハイレベルされるパルス信号S7が生成される。このパルス信号S7は、第2周波数f2を有し、パルス幅は同期クロックCLKのそれと等しい。パルス信号S7がアサートされると、電流源CS5がオンし、第2キャパシタCa2が充電される。電流源CS5による充電によって、第2周期信号VOSC2が0Vから第2下限レベルVL2まで急激に増大する。第1下限レベルVL2は、電流源CS5からの充電電流ICH2に応じて定められる。VL2=τMIN1×ICH2/Ca2その後、第1最小パルス幅信号S3がアサートハイレベルされるたびに、電流源CS4がオンし、充電電流ICH1が第2キャパシタCa2に供給され、第2キャパシタCa2が充電される。充電電流ICH1の電流値は、図3の第2周期信号VOSC2の2番目以降のスロープの傾きを規定する。第2最小パルス幅信号生成部36は、第1最小パルス幅信号生成部20と同様に構成される。第2最小パルス幅信号生成部36は、第2周波数f2のパルス信号S6を受け、第2最小パルス幅τ2を有する第2最小パルス幅信号S4を生成する。放電スイッチSW2は、第2最小パルス幅信号S4がアサートされるたびにオンし、第2キャパシタCa2の電荷が放電される。図4の第2オシレータ14によれば、図3に示すように、第1最小パルス幅信号S3のオン区間において、スロープを有する第2周期信号VOSC2を生成できる。上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。実施の形態は昇圧型のスイッチング電源について説明したが、本発明は降圧型、昇降圧型のスイッチング電源にも適用可能である。さらには、インダクタL1に代えてトランスを有する絶縁型スイッチング電源にも適用可能である。実施の形態では、第2最小パルス幅信号S4を用いることにより、駆動パルス信号S5のパルス幅を、所定の第2最小パルス幅τMIN2にてクランプする場合を説明している。聴感ノイズを低減する観点から言えば、駆動パルス信号S5のパルス幅を、第2最小パルス幅τMIN2にてクランプした方が有利である。一方、クランプをしなくても、ノイズが知覚されない場合もある。この場合には、第2最小パルス幅信号生成部36および第3論理ゲート34を省略でき、回路面積を削減できる。また、実施の形態では電圧モードのスイッチング電源を説明したが、ピーク電流モードや平均電流モードなどの、別の方式のスイッチング電源にも適用できる。この場合、フィードバックの方式に応じて、第1パルス変調器16および第2パルス変調器24の構成を変更すればよいことは当業者に理解されるところである。第1の変形例図5は、第1の変形例に係るスイッチング電源2aの構成を示す回路図である。スイッチング電源2aは、ピーク電流モードの制御回路100aを備える。スイッチングトランジスタM1のソースと接地端子間には、検出抵抗Rsが設けられる。アンプ60は、検出抵抗Rsの電圧降下を増幅することにより、インダクタL1に流れる電流に応じた電流検出信号VCSを生成する。なお、電流検出信号VCSの生成方法はこれには限定されない。第1オシレータ12aは、第1周波数f1を有するリセットパルスSRESETおよび位相補償用のスロープ信号VSLOPEを生成する。第1パルス変調器16aは、リセットパルスSRESETおよび位相補償用のスロープ信号VSLOPEにもとづいて、第1周波数f1を有し、かつ誤差信号VERRに応じたパルス幅を有する第1パルス信号S1を生成するとともに、第1パルス信号S1のパルス幅を所定の第1最小パルス幅τMIN1にてクランプする。第1コンパレータ18aは、電流検出信号VCSにスロープ信号VSLOPEを重畳した信号を、誤差信号VERRと比較し、比較結果に応じたセットパルスSSETを生成する。SRフリップフロップ19のセット端子には、セットパルスSSETが入力され、リセット端子には、第1オシレータ12aからのリセットパルスSRESETが入力され、SRフリップフロップ19の出力端子からは、パルス幅変調されたパルス信号S1’が出力される。図5のスイッチング電源2aによれば、図1のスイッチング電源2と同様の効果を得ることができる。当業者であれば、本発明が、平均電流モード、あるいは固定オン時間、固定オフ時間モードのスイッチングレギュレータにも適用可能であることが理解される。なお図5の制御回路100aに、第2最小パルス幅信号生成部36および第3論理ゲート34を追加し、駆動パルス信号S5のパルス幅を、第2最小パルス幅τMIN2で制限してもよい。図6は、第2の変形例に係るスイッチング電源2bの構成を示す回路図である。スイッチング電源2bは降圧型のスイッチングレギュレータであり、制御回路100bは、図1と同様に、電圧モードで構成される。出力回路102bは、インダクタL2、整流用ダイオードD2、出力キャパシタC1を含み、降圧型スイッチングレギュレータのトポロジーを有する。なお整流用ダイオードD2に代えて、同期整流用トランジスタを用いてもよい。スイッチングトランジスタM2は、ドライバ40によって駆動される。図1の第3論理ゲート34は、図6においてNORゲート34bに置換されている。図6においても、第3論理ゲート34bおよび第2最小パルス幅信号生成部36は省略可能であることはいうまでもない。第3論理ゲート34bを省略する場合、代わりにインバータ図7のインバータ34cを挿入すればよい。図7は、第3の変形例に係るスイッチング電源2cの構成を示す回路図である。スイッチング電源2cは昇降圧型のスイッチングレギュレータであり、制御回路100cは、図1、図6と同様に電圧モードで構成される。出力回路102cは、昇降圧スイッチングレギュレータのトポロジーを有する。スイッチングトランジスタM1およびM2は制御回路100cに内蔵されてもよい。スイッチングトランジスタM2を駆動するための駆動パルス信号S5bは、パルス発生器60によって生成される。スイッチングトランジスタM1を駆動するための駆動パルス信号S5aは、パルス発生器62によって生成される。パルス発生器60および62の構成は、図1や図6に示されるものと同様である。図7に、駆動パルス信号S5a、S5bそれぞれの経路上に、パルス幅を制限するために、第2最小パルス幅信号生成部36および第3論理ゲート34を追加してもよい。図6や図7に示す降圧型、あるいは昇降圧型のスイッチングレギュレータにおいても、図5に示すようなピーク電流モード、あるいは平均電流モード、固定オン時間オフ時間モードの構成が適用しうることは、当業者に理解される。本実施の形態において、信号のハイレベル、ローレベルの論理値、電圧信号の大小の関係は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。第2の実施の形態続いて、第2の実施の形態に係るスイッチング電源について説明する。第2の実施の形態に係るスイッチング電源は、軽負荷時および重負荷時のスイッチング電源の効率改善を目的とした発明であり、第1の実施の形態と組み合わせて、あるいは別の技術と組み合わせて利用することができる。図8は、第2の実施の形態に係るスイッチング電源2dの構成を示す回路図である。スイッチング電源2dにおいて、スイッチング素子M1は、並列に設けられた第1スイッチングトランジスタM1aおよび第2スイッチングトランジスタM1bに分割して構成される。また第1スイッチングトランジスタM1aと第2スイッチングトランジスタM1bの制御端子ゲートは独立しており、個別にスイッチング可能となっている。後述するように、第1スイッチングトランジスタM1aは、主として重負荷時に使用されるものであるから、そのサイズは、重負荷時においてスイッチング電源2dの損失が小さくなるように十分に大きく設計される。一方、第2スイッチングトランジスタM1bは、主として軽負荷時に使用されるものであり、そのサイズは、ゲートドライブ電流が小さくなるように、第1スイッチングトランジスタM1aのサイズより小さく設計される。本実施の形態において、第1スイッチングトランジスタM1aおよび第2スイッチングトランジスタM1bは制御回路100dに内蔵されるが、それらは外付けされてもよい。制御回路100dは、軽負荷状態において、スイッチング素子M1をスイッチングさせる駆動期間TDRVと、スイッチング素子のスイッチングを停止する停止期間TSTOPを繰り返す間欠モード軽負荷モードで動作するように構成される。また制御回路100dは、重負荷時には、スイッチング素子M1を所定の周波数で連続的にスイッチングする連続モードで動作するように構成される。制御回路100dは、第1スイッチングトランジスタM1aおよび第2スイッチングトランジスタM1bに加えて、パルス信号生成部9、合成部30、第1ドライバ40a、第2ドライバ40b、マスク信号生成部70、を備える。パルス信号生成部9は、駆動期間TDRV内に少なくともひとつパルスを含む駆動パルス信号S5を生成する。この駆動パルス信号S5の駆動期間内TDRVに含まれるパルスの個数は、負荷が軽いほど減少するように制御される。第1ドライバ40aは、駆動パルス信号S5に含まれる少なくともひとつのパルスのうち、所定のK個Kは自然数を無視し、K個のパルスを除くパルスに応じて第1スイッチングトランジスタM1aを駆動する。一方、第2ドライバ40bは、駆動パルス信号S5に含まれるパルスのうち、少なくともK個のパルスに応じて第2スイッチングトランジスタM1bを駆動する。本実施の形態では、K=1の場合を説明するが、Kは任意の数でよい。上述のように、駆動パルス信号S5に含まれるパルスの個数は負荷に応じて変動する。第1ドライバ40aが無視すべきK個のパルスは、負荷に応じてパルスの個数がK個まで減少したときに、駆動パルス信号S5に含まれるK個のパルスである。マスク信号生成部70は、K個のパルスが生成される期間を包含するマスク期間TMSK、所定レベル本実施の形態において、ローレベルとするとなるマスク信号SMSKを生成する。第1ドライバ40aは、マスク信号SMSKがローレベルであるマスク期間TMSKの間、第1スイッチングトランジスタM1aの駆動を停止し、それ以外の期間、駆動パルス信号S5にもとづいて第1スイッチングトランジスタM1aを駆動する。たとえば第1ドライバ40aは、駆動パルス信号S5と、マスク信号SMSKの論理積を生成するANDゲート41を含み、ANDゲート41の出力にもとづき、第1スイッチングトランジスタM1aを駆動する。これにより、第1ドライバ40aは、駆動パルス信号S5に含まれるK個のパルスにより第1スイッチングトランジスタM1aを駆動することなく、残りのパルスによって第1スイッチングトランジスタM1aを駆動できる。第1ドライバ40aは、連続モードで動作する重負荷状態においては、駆動パルス信号S5に含まれるすべてのパルスに応じて第1スイッチングトランジスタM1aを駆動することが望ましい。このために、マスク信号生成部70は、重負荷状態において、マスク信号SMSKをハイレベルに固定する。本実施の形態において第2ドライバ40bは、K個のパルスのみでなく、その他のすべてのパルスにもとづいて第2スイッチングトランジスタM1bを駆動する。この場合、第2ドライバ40bは、駆動パルス信号S5を受け、それに応じて第2スイッチングトランジスタM1bを駆動すればよい。変形例において、第2ドライバ40bは、K個のパルスでのみ、第2スイッチングトランジスタM1bを駆動する。この変形例では、第2ドライバ40bは、マスク信号SMSKがローレベルのマスク期間TMSKの間、駆動パルス信号S5にもとづき第2スイッチングトランジスタM2bを駆動し、それ以外の期間、第2ドライバ40bの駆動を停止する。第2ドライバ40bは、第1ドライバ40aと同様に論理ゲートを設ければよい。以上が制御回路100dの構成である。続いてその動作を説明する。図9a、bは、図8のスイッチング電源2dの動作を示す波形図である。図9aでは、駆動期間TDRV中の駆動パルス信号S5に含まれるパルスの個数がK=1より多い。マスク信号SMSKは、先頭のK=1個のパルスを含むマスク期間TMSKの間、ローレベルとなるように生成される。第1ドライバ40aは、マスク期間TMSKの間、駆動パルス信号S5のパルスを無視する。したがって、2番目以降のパルスが、第1スイッチングトランジスタM1aのゲートに与えられる。一方、第2ドライバ40bは、駆動パルス信号S5をそのまま、第2スイッチングトランジスタM1bのゲートに与える。これにより、マスク期間TMSKに発生するK個のパルスを除く残りのパルスによって、第1スイッチングトランジスタM1aおよび第2スイッチングトランジスタM1bが駆動される。したがって、スイッチング素子M1のオン抵抗が小さくなり、スイッチング電源2dは、低損失、高効率となる。続いて図9bを参照する。図9aよりもさらに負荷が軽くなると、駆動期間TDRV中の駆動パルス信号S5に含まれるパルスの個数が減少する。パルスの個数がK個以下まで減少すると、第1スイッチングトランジスタM1aのスイッチングが完全に停止し、第2スイッチングトランジスタM1bのみがスイッチングすることになる。これにより、軽負荷時には、サイズの大きな第1スイッチングトランジスタM1aに対するゲートドライブ電流が不要となり、ゲート容量の小さな第2スイッチングトランジスタM1bのみをスイッチングすることになるため、ゲートドライブ電流を低減し、効率を高めることができる。上述のように、スイッチング電源2dでは、駆動パルス信号S5に含まれるパルスの個数が、K個以下に減少すると、第1スイッチングトランジスタM1aのスイッチングが停止する。言い換えれば、パラメータKに応じて、第1スイッチングトランジスタM1aの駆動を停止すべき負荷電流のレベルを選択することができる。以上が第2の実施の形態に係るスイッチング電源2dの基本構成である。パルス信号生成部9の構成は特に限定されるものではなく、任意の変調器を利用可能であるが、スイッチング電源2dは、第1の実施の形態の制御回路100と好適に組み合わせることができる。以下、スイッチング電源2dと第1の実施の形態との組み合わせについて説明する。図10は、スイッチング電源2dのパルス信号生成部9の構成例を示す回路図である。パルス信号生成部9は、誤差増幅器10、第1パルス変調器16、第2パルス変調器24、合成部30を備える。パルス信号生成部9の各ブロックの基本構成および動作は、第1の実施の形態で説明した通りである。図10の第1パルス変調器16は、図1の第1パルス変調器16に加えてSRフリップフロップ19を備える。SRフリップフロップ19のリセット端子には、第1コンパレータ18の出力が入力され、そのセット端子には、第1最小パルス幅信号S3が入力される。SRフリップフロップ19を設けることにより、第1コンパレータ18の出力が、第1最小パルス幅信号S3と同期する。これにより、第1論理ゲート22から出力される第1パルス信号S1の最小パルス幅を、第1最小パルス幅信号S3のパルス幅と正確に一致させることができる。マスク信号生成部70は、フリップフロップ72を含む。フリップフロップ72の入力端子Dには、ハイレベル電圧VHが入力される。また、フリップフロップ72のクロック端子負論理には、マスク期間TMSKの後縁を示すパルス信号S11が入力され、そのリセット端子8負論理には、第2パルス信号S2が入力される。図11は、パルス信号生成部9の第2オシレータの構成例を示す回路図である。ここでは、第1周波数f1=400kHz、第2周波数f2=25kHzとし、K=1とする。図4の第1オシレータ12によって、400kHzのクロック信号CLKが生成される。このクロック信号CLKは、分周器52により1/16分周される。ANDゲートA1は、分周器52のフリップフロップの各ステージの出力の論理積のパルス信号S7を生成する。このパルス信号S7は、図10のパルス信号S11に相当する。ANDゲートA2は、図4の第2最小パルス幅信号生成部36の別の構成例である。ANDゲートA1の出力S7と、クロック信号CLKの論理積である第2最小パルス幅信号S4を生成する。ANDゲートA2に代えて、図4の第2最小パルス幅信号生成部36を設けてもよいし別の構成としてもよい。反対に、第1の実施の形態において、第2最小パルス幅信号生成部36の代わりに、ANDゲートA2を用いてもよい。図12は、図10のパルス信号生成部9の動作を示す波形図である。第2周期信号VOSC2は、単調なスロープとして示されるが、図3に示すように、段階的に上昇する波形であってもよい。第2パルス信号S2がハイレベルとなる期間τ2は、駆動期間TDRVに対応し、第2パルス信号S2がローレベルとなる期間は、停止期間TSTOPに対応する。誤差信号VERRのレベルに応じて、第2パルス信号S2のパルス幅が変化し、駆動期間TDRVに含まれる駆動パルス信号S5のパルスの個数が変化する。そして負荷が軽くなるにしたがい、駆動パルス信号S5に含まれるパルスは、時間的に後ろの方から第2パルス信号S2によりマスクされていく。つまり、パルスがK個まで減少したときに残るパルスは、時間軸上で先頭のK個となる。25kHzの周期の開始時刻t0において、マスク信号SMSKは、ローレベルとなっている。なぜなら、前の周期における第2パルス信号S2のネガティブエッジによりフリップフロップ72がリセットされるからである。続いて時刻t1に、パルス信号S11のネガティブエッジによってハイレベルに遷移する。時刻t0~t1までの期間が、マスク期間TMSKとなる。図11の構成によってパルス信号S11を生成することにより、25kHzの周期の先頭のK=1個のパルスを含むように、マスク期間TMSKを生成できる。なお、Kを1以外の値とする場合、図11のANDゲートA1に入力する信号を組み替えればよいことが理解される。時刻t2の第2パルス信号S2のネガティブエッジ以降、マスク信号SMSKがローレベルとなるが、時刻t2から次の周期の開始時刻t3までの期間は、停止期間TSTOPであるため、マスク信号SMSKのレベルは冗長DontCareである。このように、図10、図11の制御回路100dによれば、軽負荷時において、負荷に応じてパルス数が変化する駆動パルス信号S5を生成できるとともに、K個のパルスを包含するマスク期間TMSKの間、ローレベルとなるマスク信号SMSKを生成できる。この制御回路100dによれば、重負荷時において以下の効果を得ることができる。負荷が重くなると、第2パルス信号S2はハイレベルを維持し続け、駆動期間TDRVと停止期間TSTOPを繰り返す間欠モードではなく、第1周波数f1でスイッチング素子M1をスイッチングさせる連続モードで動作する。このとき、第2パルス信号S2がハイレベルを維持し続けるため、マスク信号生成部70のフリップフロップ72がリセットされなくなり、マスク信号SMSKはハイレベルを持続する。これにより、負荷が重い状態では、K個のパルスを含むすべてのパルスで第1スイッチングトランジスタM1aを駆動することができ、効率を高めることができる。第2の実施の形態に係る技術は、第1の実施の形態で説明した様々な変形例と組み合わせることが可能である。すなわち、降圧型、昇圧型、昇降圧型のスイッチング電源との組み合わせが可能である。実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。