制御信号群に応じて、第1および第2の端部の間の導通状態をオン状態またはオフ状態に切り替えるスイッチ回路部と、前記制御信号群を生成するドライバ回路部とを具備し、前記ドライバ回路部は、2つの入力電圧のうち、低いほうの電圧を、前記制御信号群の一部として出力するNラッチ回路部と、前記スイッチ回路部から前記Nラッチ回路部に流れる高周波信号のリークを抑制するリーク電流抑制回路部とを具備するスイッチ回路装置。請求項1に記載のスイッチ回路装置において、前記リーク電流抑制回路部は、前記スイッチ回路部および前記Nラッチ回路部の間に配置されて、前記第1および前記第2の端部の間に流れる信号の前記Nラッチ回路部への侵入を抑制するローパスフィルタ回路部を具備するスイッチ回路装置。請求項2に記載のスイッチ回路装置において、前記スイッチ回路部は、前記制御信号群をゲートおよびバックゲートに入力することで、前記第1および前記第2の端部の間に配置されたソースおよびドレインの間の導通状態をオン状態またはオフ状態に切り替えるトランジスタ群を具備し、前記制御信号群は、前記トランジスタ群の前記ゲートに供給されるゲート制御信号と、前記トランジスタ群の前記バックゲートに供給されるバックゲート制御信号とを具備し、前記ドライバ回路部は、前記ゲート制御信号として、第1の入力電圧または第2の入力電圧を出力するインバータ回路部をさらに具備し、前記Nラッチ回路部は、前記インバータ回路部の後段に配置されて、前記ゲート制御信号またはグランド電圧のうち、低い方の電圧を、前記バックゲート制御信号として出力するスイッチ回路装置。請求項3に記載のスイッチ回路装置において、前記Nラッチ回路部は、第1の入力電圧をソースまたはドレインの一方に入力し、第2の入力電圧としてグランド電圧をゲートに入力する第1のトランジスタと、前記第2の入力電圧として前記グランド電圧をソースまたはドレインの一方に入力し、前記第1の入力電圧をゲートに入力する第2のトランジスタとを具備し、前記ローパスフィルタ回路部は、前記Nラッチ回路部の前記第1のトランジスタの前記ソースまたは前記ドレインの他方と、前記スイッチ回路部との間に、ソースおよびドレインが直列に接続されて、ゲートが前記Nラッチ回路部の前記第1のトランジスタの前記ゲートに接続された複数のトランジスタを具備するスイッチ回路装置。請求項2または3に記載のスイッチ回路装置において、前記Nラッチ回路部は、第1の入力電圧をソースまたはドレインの一方に入力し、第2の入力電圧としてグランド電圧をゲートに入力する第1のトランジスタと、前記第2の入力電圧として前記グランド電圧をソースまたはドレインの一方に入力し、前記第1の入力電圧をゲートに入力する第2のトランジスタとを具備し、前記ローパスフィルタ回路部は、前記Nラッチ回路部の前記第1のトランジスタの前記ソースまたは前記ドレインの他方に一方の端部が接続されて、他方の端部が接地された容量と、前記Nラッチ回路部の前記第1のトランジスタの前記ソースまたは前記ドレインの他方にソースまたはドレインの一方に接続されて、前記Nラッチ回路部の前記第1のトランジスタの前記ゲートにゲートが接続されて、前記スイッチ回路部に前記ソースまたは前記ドレインの他方が接続されている第2のトランジスタとを具備するスイッチ回路装置。請求項2または3に記載のスイッチ回路装置において、前記Nラッチ回路部は、第1の入力電圧をソースまたはドレインの一方に入力し、第2の入力電圧としてグランド電圧をゲートに入力する第1のトランジスタと、前記第2の入力電圧として前記グランド電圧をソースまたはドレインの一方に入力し、前記第1の入力電圧をゲートに入力する第2のトランジスタとを具備し、前記ローパスフィルタ回路部は、前記Nラッチ回路部の前記第1のトランジスタの前記ソースまたは前記ドレインの他方にゲートが接続されて、ソースおよびドレインが接地された第1のトランジスタと、前記Nラッチ回路部の前記第1のトランジスタの前記ソースまたは前記ドレインの他方にソースまたはドレインの一方に接続されて、前記Nラッチ回路部の前記第1のトランジスタの前記ゲートにゲートが接続されて、前記スイッチ回路部に前記ソースまたは前記ドレインの他方が接続されている第2のトランジスタとを具備するスイッチ回路装置。請求項1に記載のスイッチ回路装置において、前記リーク電流抑制回路部は、前記Nラッチ回路部に用いているトランジスタのゲートソース間を高周波的にショートすることでリーク電流を低減するハイパスフィルタ回路部を具備するスイッチ回路装置。請求項7に記載のスイッチ回路装置において、前記スイッチ回路部は、前記制御信号群をゲートおよびバックゲートに入力することで、前記第1および前記第2の端部の間に配置されたソースおよびドレインの間の導通状態をオン状態またはオフ状態に切り替えるトランジスタ群を具備し、前記制御信号群の一つをゲート制御信号として前記トランジスタ群の前記ゲートに供給し、前記制御信号対の他の一つをバックゲート制御信号として前記トランジスタ群の前記バックゲートに供給するスイッチ回路装置。請求項7または8に記載のスイッチ回路装置において、前記Nラッチ回路部は、第1の入力電圧をソースまたはドレインの一方に入力し、第2の入力電圧としてグランド電圧を抵抗素子を介してゲートに入力する第1のトランジスタと、前記第2の入力電圧として前記グランド電圧をソースまたはドレインの一方に入力し、前記第1の入力電圧をゲートに入力する第2のトランジスタとを具備し、前記ハイパスフィルタ回路部は、前記抵抗素子と、前記第1のトランジスタの前記ソースまたは前記ドレインの他方および前記ゲートの間に働く寄生容量とを具備するスイッチ回路装置。請求項7または8に記載のスイッチ回路装置において、前記Nラッチ回路部は、第1の入力電圧をソースまたはドレインの一方に入力し、第2の入力電圧としてグランド電圧をインダクタンス素子を介してゲートに入力する第1のトランジスタと、前記第2の入力電圧として前記グランド電圧をソースまたはドレインの一方に入力し、前記第1の入力電圧をゲートに入力する第2のトランジスタとを具備し、前記ハイパスフィルタ回路部は、前記インダクタンス素子と、前記第1のトランジスタの前記ソースまたは前記ドレインの他方および前記ゲートの間に働く寄生容量とを具備するスイッチ回路装置。請求項9または10に記載のスイッチ回路装置において、前記ハイパスフィルタ回路部は、前記寄生容量と並列に接続された容量素子をさらに具備するスイッチ回路装置。制御信号群を生成するステップと、前記生成された制御信号群に応じて、第1および第2の端部の間の導通状態をオン状態またはオフ状態に切り替えるステップとを具備し、前記生成するステップは、2つの入力電圧のうち、低い方の電圧を、前記制御信号群の一部として出力するステップを具備し、前記切り替えるステップは、前記第1の端部から前記第2の端部に流れる高周波信号のリークを抑制するステップを具備するスイッチ制御方法。上記に説明した従来技術によるドライバ回路201、200には、アンテナ端子と、第1または第2のポート1、2との間に振幅の大きい高周波信号を入力した際に、ドライバ回路内部でリーク電流が発生し、消費電力が増大する、という問題がある。図4は、従来技術による出力回路204aおよびスイッチ回路部10a、10bのN型MOSトランジスタの構成を示す回路図である。図4の回路図のうち、出力回路204aの構成については、図3と同じであるので詳細な説明を省略する。N型MOSトランジスタ120が、スイッチ回路部10a、10bのN型MOSトランジスタとして出力回路204aに接続されている。なお、図4のN型MOSトランジスタ120は、図1のN型MOSトランジスタ101~103を、図4の抵抗121は図1の抵抗107~109を、図4の抵抗119は図1の抵抗113~115を、それぞれ象徴的に表すものである。ここで、N型MOSトランジスタ120のゲートは、抵抗121を介してゲート側端子G1に接続されており、同じくバックゲートは、抵抗119を介してバックゲート側端子BG1に接続されており、同じくソースおよびドレインは、アンテナ端子およびオン状態のポートに接続されている。N型MOSトランジスタ120において、ソースおよびバックゲートの間と、ドレインおよびバックゲートの間とには、それぞれ、寄生容量が存在する。なお、図3および表1の説明で述べたように、スイッチ回路部10a、10bがオン状態の場合、ゲート側出力部から出力される電圧はVDDであり、バックゲート側出力部から出力される電圧はGNDである。ここで、寄生容量を介して、アンテナ端子およびオン状態のスイッチ回路部10a、10bの間を流れる信号の一部による出力回路204aのNラッチ回路部へのリークが発生する。その結果、出力回路204aにおいて高周波信号の重畳が発生する。図5は、図4の出力回路204aの等価回路と、リーク電流の経路を示す回路図である。図5の等価回路は、図3の回路のN型MOSトランジスタMN3を抵抗に置き換えたものである。なお、図5の等価回路は、入力電圧がVSS電位負電位であり、かつ、制御されるスイッチMOSトランジスタがON状態に設定されている、という条件が満たされた上で成立している。高周波信号が重畳されることにより、出力回路のバックゲート側出力の電圧は瞬時的に正または負になる。この電圧が正の時には、N型MOSトランジスタMN2のゲートソース間電圧Vgsが負となり、N型MOSトランジスタMN2はオフ状態を維持する。しかし、出力回路のバックゲート側出力の電圧が負の時には、N型MOSトランジスタMN2のゲートソース間電圧Vgsが正となり、N型MOSトランジスタMN2はオン状態またはサブスレッショルド領域内になる。このとき、図5に示すように、正の電圧VDDの供給ライン、インバータ回路のP型MOSトランジスタMP1、Nラッチ回路のN型MOSトランジスタMN2、バックゲート側端子BG1、Nラッチ回路のN型MOSトランジスタMN3、グランド、の経路を通るリーク電流が発生する。図6は、従来技術によるドライバ回路201を、高周波信号の重畳に応じて流れるリーク電流の波形を示す波形図である。図6の波形図で、破線は高周波信号の時間変化を示し、実線はリーク電流の時間変化を示す。図6から、ドライバ回路204の出力回路は、高周波信号の半周期ごとに、正の電源電圧VDDの供給ラインからグランドまで電流が流れる半波整流動作を行い、リーク電流の発生箇所になっていることが読み取れる。図7は、図5の回路において振幅の大きな信号をアンテナ端子へ入力した場合のトランジスタMN2のゲートソース間電圧Vgsを示す波形図である。図8は、図5の回路において振幅の大きな信号をアンテナ端子へ入力した場合のトランジスタMN2に流れる電流を示す波形図である。図7、図8より、半周期毎に大電流が流れることが読み取れる。図9は、従来技術および本発明のスイッチ駆動回路において、アンテナ端子への入力信号電力および消費電流の関係を数値シミュレーションした結果の比較を示す波形図である。図9において、横軸はアンテナ端子への入力信号電力を示し、縦軸は回路の消費電流を示し、実線は従来例を示し、破線は後述する本発明の例を示す。図9から、従来例では、アンテナ端子へ入力する信号電力が増加するに伴って消費電流が増大していく様子が読み取れる。以下に、発明を実施するための形態で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明によるスイッチ回路装置は、スイッチ回路部10a、10bと、ドライバ回路部200、201とを具備する。ここで、スイッチ回路部10a、10bは、制御信号群に応じて、第1および第2の端部の間の導通状態をオン状態またはオフ状態に切り替える。ドライバ回路部200、201は、制御信号群を生成する。ドライバ回路部200、201は、Nラッチ回路部MN2、MN3と、リーク電流抑制回路部とを具備する。ここで、Nラッチ回路部MN2、MN3は、2つの入力電圧のうち、低いほうの電圧を、制御信号群の一部として出力する。リーク電流抑制回路部は、スイッチ回路部10a、10bからNラッチ回路部MN2、MN3に流れる高周波信号のリークを抑制する。本発明によるスイッチ制御方法は、制御信号群を生成するステップと、生成された制御信号群に応じて、第1および第2の端部の間の導通状態をオン状態またはオフ状態に切り替えるステップとを具備する。生成するステップは、2つの入力電圧のうち、低い方の電圧を、前記制御信号群の一部として出力するステップを具備する。切り替えるステップは、第1の端部から第2の端部に流れる高周波信号のリークを抑制するステップを具備する。本発明のスイッチ回路装置によれば、リーク電流抑制回路部が高周波信号の侵入を抑制するので、ドライバ回路は出力状態を保持することが出来て、リーク電流の問題が解決される。添付図面を参照して、本発明によるスイッチ回路装置と、このスイッチ回路装置を用いたスイッチ制御方法とを実施するための形態を以下に説明する。第1の実施形態図1は、高周波用のスイッチ回路装置の一例である、SPDT回路装置の構成を概略的に示す回路図である。図1の回路の構成については、従来技術の説明で前述したが、ここでより詳細に説明する。図1のスイッチ回路装置の構成要素について説明する。図1のスイッチ回路装置は、制御信号入力端子と、デコーダ回路202と、第1のドライバ回路201と、第2のドライバ回路200と、第1のスイッチ回路部10aと、第2のスイッチ回路部10bと、第1のポート1と、第2のポート2と、アンテナ端子とを具備している。第1のスイッチ回路部10aは、3つのN型MOSトランジスタ101~103と、6つの抵抗107~109、113~115とを具備している。第2のスイッチ回路部10bは、3つのN型MOSトランジスタ104~106と、6つの抵抗110~112、116~118とを具備している。なお、図1ではスイッチ回路装置に2つのスイッチ回路部10a、10bが含まれるが、この数はあくまでも一例であって、本発明を限定するものではない。同様に、図1では1つのスイッチ回路部10a、10bに3つのN型MOSトランジスタおよび6つの抵抗が含まれているが、これらの数はあくまでも一例であって、本発明を限定するものではない。図1のスイッチ回路装置の構成要素の接続関係について説明する。制御信号入力端子は、デコーダ回路202の入力部に接続されている。デコーダ回路202の第1の出力部202aは、第1のドライバ回路201の入力部に接続されている。デコーダ回路202の第2の出力部202bは、第2のドライバ回路200の入力部に接続されている。第1のドライバ回路201の出力部は、第1のゲート側端子G1および第1のバックゲート側端子BG1に接続されている。第2のドライバ回路200の出力部は、第2のゲート側端子G2および第2のバックゲート側端子BG2に接続されている。第1のスイッチ回路部10aは、アンテナ端子と、第1のポート1とに接続されている。第2のスイッチ回路部10bは、アンテナ端子と、第2のポート2とに接続されている。第1のスイッチ回路部10aにおいて、第1のポート1は、N型MOSトランジスタ101のソースに接続されている。N型MOSトランジスタ101のドレインは、N型MOSトランジスタ102のソースに接続されている。N型MOSトランジスタ102のドレインは、N型MOSトランジスタ103のソースに接続されている。N型MOSトランジスタ103のドレインは、アンテナ端子に接続されている。ここで、N型MOSトランジスタ101~103のソースおよびドレインは、逆向きに用いられていても構わない。第1のスイッチ回路部10aは、第1のゲート側端子G1および第1のバックゲート側端子BG1を介して第1のドライバ回路201の出力部に接続されている。第1のゲート側端子G1は、3つの抵抗107、108、109のそれぞれにおける一方の端子に接続されている。3つの抵抗107、108、109のそれぞれにおける他方の端子は、3つのN型MOSトランジスタ101、102、103のそれぞれにおけるゲートに接続されている。3つのN型MOSトランジスタ101、102、103のそれぞれにおけるバックゲートは、3つの抵抗113、114、115のそれぞれにおける一方の端子に接続されている。3つの抵抗113、114、115のそれぞれにおける他方の端子は、第1のバックゲート側端子BG1に接続されている。第2のスイッチ回路部10bにおいて、第2のポート2は、N型MOSトランジスタ106のソースに接続されている。N型MOSトランジスタ106のドレインは、N型MOSトランジスタ105のソースに接続されている。N型MOSトランジスタ105のドレインは、N型MOSトランジスタ104のソースに接続されている。N型MOSトランジスタ104のドレインは、アンテナ端子に接続されている。ここで、N型MOSトランジスタ104~106のソースおよびドレインは、逆向きに用いられていても構わない。第2のスイッチ回路部10bは、第2のゲート側端子G2および第2のバックゲート側端子BG2を介して第2のドライバ回路200の出力部に接続されている。第2のゲート側端子G2は、3つの抵抗110、111、112のそれぞれにおける一方の端子に接続されている。3つの抵抗110、111、112のそれぞれにおける他方の端子は、3つのN型MOSトランジスタ104、105、106のそれぞれにおけるゲートに接続されている。3つのN型MOSトランジスタ104、105、106のそれぞれにおけるバックゲートは、3つの抵抗116、117、118のそれぞれにおける一方の端子に接続されている。3つの抵抗116、117、118のそれぞれにおける他方の端子は、第2のバックゲート側端子BG2に接続されている。図1を用いて、本発明の第1の実施形態によるスイッチ回路装置の全体的な動作について説明する。デコーダ回路202は、制御信号入力端子を介して制御信号を入力し、入力した制御信号に基づいて第1、第2のドライバ回路201、200向けの制御信号を生成する。第1、第2のドライバ回路201、200は、デコーダ回路202で生成された制御信号に基づいて、第1、第2のスイッチ回路部10a、10bのそれぞれに向けた第1、第2の制御信号対を生成する。第1のスイッチ回路部10aは、第1の制御信号対に応じて、アンテナ端子と、第1のポート1との間の導通状態を、オン状態またはオフ状態に切り替える。同様に、第2のスイッチ回路部10bは、第2の制御信号対に応じて、アンテナ端子と、第2のポート2との間の導通状態を、オン状態またはオフ状態に切り替える。図1を用いて、本発明の第1の実施形態によるスイッチ回路装置の動作について説明する。第1の制御信号対は、第1のゲート側端子G1に供給される第1のゲート制御信号と、第1のバックゲート側端子BG1に供給される第1のバックゲート制御信号とを含む。その結果、図1において、第1のゲート側端子G1には正の電圧VDDが印加されており、第1のバックゲート側端子BG1にはグランド基準電圧GNDが印加されている。したがって、N型MOSトランジスタ101~103のゲートには、抵抗107~109を介して、正の電圧VDDがそれぞれ印加されている。また、N型MOSトランジスタ101~103のバックゲートには、抵抗113~115を介して、グランド基準電圧GNDがそれぞれ印加されている。このとき、N型MOSトランジスタ101~103のソースおよびドレインの間がオン状態になり、アンテナ端子および第1のポート1の間の導通状態がオン状態になっている。すなわち、第1のスイッチ回路部10aはオン状態にある。同様に、第2の制御信号対は、第2のゲート側端子G2に供給される第2のゲート制御信号と、第2のバックゲート側端子BG2に供給される第2のバックゲート制御信号とを含む。図1において、第2のゲート側端子G2と、第2のバックゲート側端子BG2には、どちらも負の電圧VSSが印加されている。したがって、N型MOSトランジスタ104~106のゲートには、抵抗110~112を介して、負の電圧VSSがそれぞれ印加されている。また、N型MOSトランジスタ104~106のバックゲートには、抵抗116~118を介して、負の電圧VSSがそれぞれ印加されている。このとき、N型MOSトランジスタ104~106のソースおよびドレインの間がオフ状態になり、アンテナ端子および第2のポート2の間の導通状態がオフ状態になっている。すなわち、第2のスイッチ回路部10bはオフ状態にある。図2は、デコーダ回路202および第1、第2のドライバ回路201、200の構成を概略的に示す回路図である。図2の回路の構成については、従来技術の説明で前述したが、ここでより詳細に説明する。図2において、第1のドライバ回路201は、第1のレベル変換回路203aと、第1の出力回路204aとを具備している。また、第2のドライバ回路200は、第2のレベル変換回路203bと、第2の出力回路204bとを具備している。図1で説明したとおり、制御信号入力端子はデコーダ回路202の入力部に接続されている。デコーダ回路202の第1の出力部202aは、第1のレベル変換回路203aの入力部に接続されている。第1のレベル変換回路203aの出力部は、第1の出力回路204aの入力部に接続されている。第1の出力回路204aの2つの出力部は、第1のゲート側端子G1および第1のバックゲート側端子BG1にそれぞれ接続されている。デコーダ回路202の第2の出力部202bは、第2のレベル変換回路203bの入力部に接続されている。第2のレベル変換回路203bの出力部は、第2の出力回路204bの入力部に接続されている。第2の出力回路204bの2つの出力部は、第2のゲート側端子G2および第2のバックゲート側端子BG2にそれぞれ接続されている。図2を用いて、第1のドライバ回路201の動作について説明する。第1のレベル変換回路203aは、デコーダ回路202で生成された第1の制御信号の電圧レベルを、第1の出力回路204a向けに変換する。第1の出力回路204aは、電圧レベルが変換された制御信号に基づいて、第1のゲート制御信号および第1のバックゲート制御信号を生成し、第1のゲート側端子G1および第1のバックゲート側端子BG1に向けてそれぞれ出力する。同様に、第2のレベル変換回路203bは、デコーダ回路202で生成された第2の制御信号の電圧レベルを、第2の出力回路204b向けに変換する。第2の出力回路204bは、電圧レベルが変換された制御信号に基づいて、第2のゲート制御信号および第2のバックゲート制御信号を生成し、第2のゲート側端子G2および第2のバックゲート側端子BG2に向けてそれぞれ出力する。図10は、本発明の第1の実施形態による第1の出力回路204aの構成を示す回路図である。図10の第1の出力回路204aは、インバータ回路部と、Nラッチ回路部と、ローパスフィルタ回路部とを具備している。図10の第1の出力回路204aの構成要素について説明する。インバータ回路部は、P型MOSトランジスタMP1と、N型MOSトランジスタMN1とを具備している。Nラッチ回路部は、2つのN型MOSトランジスタMN2、MN3を具備している。ローパスフィルタ回路部は、4つのN型MOSトランジスタMN4~MN7を具備している。なお、図10では、ローパスフィルタ回路部が4つのN型MOSトランジスタMN4~MN7を具備しているが、これはあくまで一例であって、本発明はこの数に限定されない。図10の第1の出力回路204aの構成要素の接続関係について説明する。第1の出力回路204aの入力部INは、P型MOSトランジスタMP1のゲートと、N型MOSトランジスタMN1のゲートとに接続されている。P型MOSトランジスタMP1のソースは、正の電源電圧VDDの供給ラインに接続されている。P型MOSトランジスタMP1のドレインは、第1のゲート側端部G1と、N型MOSトランジスタMN1のドレインと、N型MOSトランジスタMN2のドレインと、N型MOSトランジスタMN3のゲートとに接続されている。N型MOSトランジスタMN1のソースは、負の電源電圧VSSの供給ラインに接続されている。N型MOSトランジスタMN2のゲートは、グランドと、N型MOSトランジスタMN3のドレインと、N型MOSトランジスタMN4~MN7のそれぞれにおけるゲートとに接続されている。N型MOSトランジスタMN2のソースは、N型MOSトランジスタMN4のドレインに接続されている。N型MOSトランジスタMN3のソースは、第1のバックゲート側端部BG1と、N型MOSトランジスタMN7のソースとに接続されている。N型MOSトランジスタMN4のソースは、N型MOSトランジスタMN5のドレインに接続されている。N型MOSトランジスタMN5のソースは、N型MOSトランジスタMN6のドレインに接続されている。N型MOSトランジスタMN6のソースは、N型MOSトランジスタMN7のドレインに接続されている。なお、上記のP型MOSトランジスタMP1と、N型MOSトランジスタMN1~MN7において、ソースとドレインは逆にしても構わない。図10を用いて、本発明の第1の実施形態による第1の出力回路204aの動作について説明する。図10に示す第1の出力回路204aにおいて、インバータ回路部は、入力端部INに印加される電圧に応じて、極性が逆の電源電圧VDDまたはVSSを出力する。すなわち、入力端部INに印加される電圧が正なら、インバータ回路部は負の電源電圧VSSを出力し、入力端部INに印加される電圧が負なら、インバータ回路部は正の電源電圧VDDを出力する。インバータ回路部の出力は、第1のゲート制御信号として第1のゲート側端部G1に向けて出力され、また、Nラッチ回路部の第1の入力電圧としても用いられる。図10に示す第1の出力回路204aにおいて、Nラッチ回路部は、インバータ回路部の出力を第1の入力電圧として入力し、グランド基準電圧を第2の入力電圧として入力し、2つの入力電圧のうち低い方の電圧を、第1のバックゲート制御信号として、第1のバックゲート側端部に出力する。図10に示す第1の出力回路204aにおいて、ローパスフィルタ回路部は、N型MOSトランジスタMN2から第1のバックゲート側端部への直流電圧出力を妨げない一方で、第1のバックゲート端部からN型MOSトランジスタへ向かう高周波信号を抑制する。第2の出力回路204bの構成および動作は、第1の出力回路204aと同様であるので、詳細な説明を省略する。従来技術の説明において前述したが、表1を用いて、図10の第1の出力回路204aのSW設定に応じた各端部の電圧について再度説明する。表1に示すように、スイッチ回路部がオン状態のときは、スイッチ回路部のトランジスタのゲートには正の電源電圧VDDが印加され、同じくバックゲートにはGND基準電圧が印加される。反対に、スイッチ回路部がオフ状態のときは、スイッチ回路部のトランジスタのゲートには負の電源電圧VSSが印加され、同じくバックゲートには負の電源電圧VSSが印加される。図11は、図10の回路の等価回路を示す回路図である。図11に示すように、入力端部INに負の電源電圧VSSが印加されているとき、図10のN型MOSトランジスタMN3は、ソースおよびドレインの間に配置された抵抗と等価である。また、図10のN型MOSトランジスタMN4~MN7のそれぞれは、ソースおよびドレインの間に配置された抵抗と、ソースおよびゲートの間に配置された容量と、ドレインおよびゲートの間に配置された容量との集合と等価である。このように、図10の回路の等価回路は、図11に示したように、図10の回路に以下の変更を加えたものに等しい。すなわち、N型MOSトランジスタMN3を、グランドおよび第1のバックゲート側端部BG1の間に接続された抵抗Rds3に置き換える。N型MOSトランジスタMN4~MN7を、抵抗Rds4~Rds7および容量Cgd4~Cgd7、Cgs4~Cgs7に置き換える。ここで、抵抗Rds4~Rds7は、N型MOSトランジスタMN2およびバックゲート側端部BG1の間に直列に接続されている。容量Cgd4~Cgd7は、抵抗Rds4~Rds7の一方の端部およびN型MOSトランジスタMN2のゲートの間に、それぞれ接続されている。容量Cgs4~Cgs7は、抵抗Rds4~Rds7の他方の端部およびN型MOSトランジスタMN2のゲートの間に、それぞれ接続されている。図11の等価回路のその他の構成は、図10の回路の場合と同じであるので、さらなる詳細な説明を省略する。図11の等価回路から、抵抗Rds4~Rds7と、容量Cgs4~Cgs7、Cgd4~Cgd7とから構成される回路部が、ローパスフィルタ回路として機能を有することが分かる。図10、図11では、N型MOSトランジスタMN2はオフ状態となっているので、このローパスフィルタはハイインピーダンス素子が負荷として接続されているように見える。図11を用いて、本発明の第1の実施形態によるスイッチ回路装置の動作について説明する。本発明の第1の実施形態による出力回路部204において、N型MOSトランジスタMN4~MN7のソースゲート間電圧が正となる高周波信号が重畳されても、MN4~MN7の合成抵抗Rds4~Rds7の抵抗値は、数百kΩ~数MΩとなる。このとき、N型MOSトランジスタMN4~MN7の寄生容量Cgs4~Cgs7、Cgd4~Cgd7の容量値が数十fF程度であっても、ローパスフィルタ回路部のカットオフ周波数を、高周波信号の周波数に対して十分に低く設定することが可能である。ゆえに、第1のバックゲート側端部BG1から第1の出力回路204aに侵入したリーク信号は、N型MOSトランジスタMN2のソースに届くころには十分に減衰している。その結果、N型MOSトランジスタMN2は、ソースゲート間電圧を変動されないため、オフ状態を維持することが出来、ドライバ回路201のリーク電流の問題が解決される。図12は、本発明の第1の実施形態によるドライバ回路を高周波信号の重畳に応じて流れるリーク電流の波形を示す波形図である。図12の波形図で、破線は高周波信号の時間変化を示し、実線はリーク電流の時間変化を示す。ローパスフィルタを用いない従来技術の場合を示す図6の波形図と比較すると、本発明の第1の実施形態の場合はリーク電流が大幅に減少していることが分かる。図13は、本発明の第1の実施形態によるスイッチ回路装置と、従来技術によるスイッチ回路装置とで、第1の出力回路204aに重畳される高周波信号レベルに応じたリーク電流値の変化を比較したグラフである。図13のグラフにおいて、横軸は高周波信号のパワーを示し、縦軸はリーク電流値を示し、破線は従来技術の場合を示し、実線は本発明の第1の実施形態の場合を示す。図13のグラフから、本発明の第1の実施形態によるスイッチ回路装置を用いることで、従来技術の場合よりも、リーク電流がドライバ回路201の出力に重畳される入力レベルで換算して10dB以上改善していることが読み取れる。このように、本発明の第1の実施形態によるスイッチ回路装置を用いることで、スイッチ回路装置としての特性や、消費電流の特性が改善される。第2の実施形態図14は、本発明の第2の実施形態によるスイッチ回路装置の、第1の出力回路204aの構成を示す回路図である。なお、本発明の第2の実施形態において、第2の出力回路204bの構成は、第1の出力回路204aの場合と同じであり、その他の回路部の構成は、本発明の第1の実施形態の場合と同じであるので、詳細な説明を省略する。図14を用いて、本発明の第2の実施形態による第1の出力回路204aの構成について説明する。図14の第1の出力回路204aは、図10の第1の出力回路204aに、以下の変更を加えたものに等しい。すなわち、N型MOSトランジスタMN4~MN7の代わりに、N型トランジスタMN8および容量C1を設ける。ここで、N型MOSトランジスタMN2のソースは、容量C1の一方の端部と、N型MOSトランジスタMN8のドレインとに接続されている。容量C1の他方の端部は、グランドに接地されている。N型MOSトランジスタMN8のゲートは、N型MOSトランジスタMN2のゲートおよびグランドに接続されている。N型MOSトランジスタMN8のソースは、第1のバックゲート側端部に接続されている。図15は、図14の回路の等価回路を示す回路図である。図15に示すように、入力部INに負の電源電圧VSSが印加されているとき、図14のN型MOSトランジスタMN3、MN8は、それぞれ、ソースおよびドレインの間に配置された抵抗と等価である。このように、図14の回路の等価回路は、図15に示したように、図14の回路に以下の変更を加えたものに等しい。すなわち、N型MOSトランジスタMN3を、グランドおよび第1のバックゲート側端部BG1の間に接続された抵抗Rds3に置き換える。N型MOSトランジスタMN8を、N型MOSトランジスタMN2のソースと、第1のバックゲート側端部BG1との間に接続された抵抗Rds8に置き換える。図15の等価回路のその他の構成は、図14の回路の場合と同じであるので、さらなる詳細な説明を省略する。図15の等価回路から、容量C1と、N型MOSトランジスタMN8とが、ローパスフィルタとしての機能を有することが分かる。本発明の第2の実施形態によるスイッチ回路装置の動作および作用効果は、本発明の第1の実施形態の場合と同じであるので、詳細な説明を省略する。なお、本発明の第2の実施形態によるスイッチ回路装置では、本発明の第1の実施形態と比べて、回路面積を節約できる。これは、ローパスフィルタ回路部のカットオフ周波数を高周波信号に対して十分に低くするには、1pF程度の容量C1で十分であって、さらに、本来の容量素子の方が、寄生容量を用いられるN型MOSトランジスタよりも、単位面積当たりの容量が大きいからである。第3の実施形態図16は、本発明の第3の実施形態によるスイッチ回路装置の、第1の出力回路204aの構成を示す回路図である。なお、本発明の第3の実施形態において、第2の出力回路204bの構成は、第1の出力回路204aの場合と同じであり、その他の回路部の構成は、本発明の第2の実施形態の場合と同じであるので、詳細な説明を省略する。図16を用いて、本発明の第3の実施形態による第1の出力回路204aの構成について説明する。図16の第1の出力回路204aは、図14の第1の出力回路204aに、以下の変更を加えたものに等しい。すなわち、容量C1の代わりに、N型MOSトランジスタMN9を設ける。ここで、N型MOSトランジスタMN9のゲートは、N型MOSトランジスタMN2のソースおよびN型MOSトランジスタMN8のドレインに接続されている。また、N型MOSトランジスタMN9のソースおよびドレインは、グランドに接地されている。本発明の第3の実施形態によるスイッチ回路装置の動作および作用効果は、本発明の第1の実施形態の場合と同じであるので、詳細な説明を省略する。なお、本発明の第3の実施形態では、本発明の第1の実施形態と同じローパスフィルタ回路部のカットオフ周波数を、より少ないレイアウト面積で実現することが出来る。これは、本発明の第3の実施形態では、複数のN型MOSトランジスタの寄生容量ではなく、N型MOSトランジスタMN9のゲート酸化膜および基板の間の容量を利用するからである。また、本発明の第3の実施形態では、本発明の第2の実施形態と違って容量素子を必要としないので、容量素子の製造工程を省略することができる。第4の実施形態図17は、本発明の第4の実施形態による第1、第2の出力回路204a、204bの構成を示す回路図である。図17の第1、第2の出力回路204a、204bは、同様に構成されており、インバータ回路部と、Nラッチ回路部と、ハイパスフィルタ回路部とを具備している。図17の第1、第2の出力回路204a、204bの構成要素について説明する。インバータ回路部は、P型MOSトランジスタMP1と、N型MOSトランジスタMN1とを具備している。Nラッチ回路部は、2つのN型MOSトランジスタMN2およびMN3を具備している。ここで、N型MOSトランジスタMN2は、ゲートソース間に寄生容量Cgsを含んでいる。ハイパスフィルタ回路部は、抵抗素子R1と、寄生容量Cgsとを具備している。図17の第1、第2の出力回路204a、204bの構成要素の接続関係について説明する。第1、第2の出力回路204a、204bの入力部INは、P型MOSトランジスタMP1のゲートと、N型MOSトランジスタMN1のゲートとに接続されている。P型MOSトランジスタMP1のソースは、正の電圧VDDの供給ラインに接続されている。P型MOSトランジスタMP1のドレインは、第1または第2のゲート側端子G1、G2と、N型MOSトランジスタMN1のドレインと、N型MOSトランジスタMN2のドレインと、N型MOSトランジスタMN3のゲートとに接続されている。N型MOSトランジスタMN1のソースは、負の電圧VSSの供給ラインに接続されている。N型MOSトランジスタMN2のゲートは、抵抗素子R1の一方の端子と、寄生容量Cgsの一方の端子とに接続されている。抵抗素子R1の他方の端子は、グランドと、N型MOSトランジスタMN3のドレインとに接続されている。N型MOSトランジスタMN2のソースは、寄生容量Cgsの他方の端子と、第1または第2のバックゲート側端子BG1、BG2と、N型MOSトランジスタMN3のソースとに接続されている。なお、上記のP型MOSトランジスタMP1と、N型MOSトランジスタMN1~MN3において、ソースとドレインは逆にしても構わない。図17を用いて、本発明の第4の実施形態による第1、第2の出力回路204a、204bの動作について説明する。本実施形態では、従来のNラッチ回路部におけるN型MOSトランジスタMN2のゲートに抵抗素子R1を追加することにより、MN2のゲートおよびグランドの間のインピーダンスを高くしている。そのため、N型MOSトランジスタMN2の寄生容量Cgsなどを介して、N型MOSトランジスタMN2のゲートと、第1、第2のバックゲート側端子BG1、BG2とは、高周波帯域においてショートする。このように、抵抗素子R1と、寄生容量Cgsとは、ハイパスフィルタとして動作する。N型MOSトランジスタMN2のゲートと、第1、第2のバックゲート側端子BG1、BG2とが、高周波的にショートすることで、アンテナ端子に振幅の大きな信号が入力される際にも、N型MOSトランジスタMN2のゲートソース間電圧VGSは常にゼロとなる。したがって、N型MOSトランジスタMN2は常にオフ状態のままであり、そのドレインソース間に電流は流れない。図8は、従来技術および本発明のスイッチ駆動回路において、アンテナ端子への入力信号電力および消費電流の関係を数値シミュレーションした結果の比較を示す波形図である。図8において、横軸はアンテナ端子への入力信号電力を示し、縦軸は回路の消費電流を示し、実線は従来例を示し、破線は本発明の第4の実施形態の例を示す。図8から、アンテナ端子へ入力する信号電力が増幅するに伴って増大する消費電流が、本実施形態では従来例よりも10dB程度改善されていることが読み取れる。第5の実施形態本発明の第5の実施形態によるスイッチ駆動回路は、本発明の第4の実施形態によるスイッチ駆動回路に以下の変更を加えたものに等しい。すなわち、第1、第2の出力回路204a、204bにおいて、N型MOSトランジスタMN2のゲートと、第1、第2のバックゲート側端子BG1、BG2との間に、容量素子Cxを追加する。本実施形態によるスイッチ駆動回路のその他の構成は、本発明の第4の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。図18は、本発明の第5の実施形態による第1、第2の出力回路204a、204bの構成を示す回路図である。図18の第1、第2の出力回路204a、204bは、図17の第1、第2の出力回路204a、204bにおいて、寄生容量Cgsと並列に容量素子Cxを追加したものに等しい。したがって、本発明の第5の実施形態では、抵抗素子R1と、寄生容量Cgsと、容量素子Cxとが、ハイパスフィルタ回路部として動作する。こうすることで、Nラッチ回路部の特性と、ハイパスフィルタ回路部の特性とを、それぞれ独立に扱うことが可能となる。本実施形態と、本発明の第4の実施形態とを比較する。本発明の第4の実施形態の場合、ハイパスフィルタ回路部のカットオフ周波数fcは、次の式で決まる。fc=1/2π×R1×Cgsすなわち、カットオフ周波数fcは、抵抗素子R1の抵抗値R1と、寄生容量Cgsの容量値Cgsを調整することで変更可能である。しかし、容量値Cgsを大きくするためには、N型MOSトランジスタMN2のサイズを大きくする必要がある。このとき、N型MOSトランジスタMN2を大きくすることは、スイッチ駆動回路のリーク電流が増大する方向に働くので、スイッチ駆動回路全体としては効率的とはならない。そこで、抵抗値R1を大きくする必要が生じる。例えば、カットオフ周波数を10MHzに設定し、寄生容量Cgsの容量値が10fFとなるとき、抵抗素子R1に必要な抵抗値は1.6MΩとなる。しかし、実際に用いられる半導体プロセスによっては、1.6MΩの抵抗値を有する抵抗素子は大きな面積を占めることになる。本実施形態では、ハイパスフィルタ回路部に容量素子Cxを追加することによって、スイッチ駆動回路の設計の幅が広がっている。例えば、1pFの容量を有する容量素子Cxを用いることで、10MHzのカットオフ周波数に必要な抵抗値は16kΩとなり、上記の本発明の第4の実施形態の例より小面積化を図ることが可能となる。第6の実施形態本発明の第6の実施形態によるスイッチ駆動回路は、本発明の第4の実施形態によるスイッチ駆動回路に以下の変更を加えたものに等しい。すなわち、本実施形態では、本発明の第4の実施形態における抵抗素子R1の代わりに、インダクタンス素子L1を用いる。本実施形態によるスイッチ駆動回路のその他の構成は、本発明の第4の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。図19は、本発明の第6の実施形態による第1、第2の出力回路204a、204bの構成を示す回路図である。図19の第1、第2の出力回路204a、204bは、図17の第1、第2の出力回路204a、204bにおける抵抗素子R1を、インダクタンス素子L1に置き換えたものに等しい。したがって、本発明の第6の実施形態では、インダクタンス素子L1と、寄生容量Cgsとが、ハイパスフィルタ回路部として動作する。本実施形態によるスイッチ駆動回路のその他の構成は、本発明の第4の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。以上に説明したとおり、本発明の第4~第6の各実施形態によるスイッチ駆動回路は、小面積化と、消費電力の低減とを、同時に実現することで、製品としての競争力を高めている。なお、本発明の第4~第6の各実施形態によるスイッチ駆動回路は、電源およびMOSトランジスタの極性を適宜に反転しても正常に動作することは言うまでもない。また、上記で端子と呼んだ部位は、必ずしも外部に接続可能な構成でなくても構わない。また、本発明の第1~第6の各実施形態によるスイッチ駆動回路は、技術的に矛盾しない範囲において自由に組み合わせることが可能である。