"複数のEL素子と、前記複数のEL素子を有する複数の画素と、を有する発光装置であって、1フレーム期間内における、前記EL素子が発光する期間と前記EL素子の発光輝度とを制御することによって階調表示を行うことを特徴とする発光装置。EL素子に供給される電流量がEL駆動用TFTのゲート電圧によって制御される様子を図3を用いて詳しく説明する。図3AはEL駆動用TFTのトランジスタ特性を示すグラフであり、401はId-Vg特性又はId-Vg曲線と呼ばれている。ここでIdはドレイン電流であり、Vgはゲート電圧である。このグラフにより任意のゲート電圧に対して流れる電流量を知ることができる。通常、EL素子を駆動するにあたって、上記Id-Vg特性の点線402で示した領域を用いる。402で囲んだ領域の拡大図を図3Bに示す。図3Bにおいて、斜線で示す領域はサブスレッショルド領域と呼ばれている。実際にはしきい値電圧Vth近傍又はそれ以下のゲート電圧である領域を指し、この領域ではゲート電圧の変化に対して指数関数的にドレイン電流が変化する。この領域を使ってゲート電圧による電流制御を行う。スイッチング用TFTがオンとなって画素内に入力されたアナログのビデオ信号はEL駆動用TFTのゲート電圧となる。このとき、図3Aに示したId-Vg特性に従ってゲート電圧に対してドレイン電流が1対1で決まる。即ち、EL駆動用TFTのゲート電極に入力されるアナログのビデオ信号の電圧に対応して、ドレイン領域の電位オンのEL駆動電位が定まり、所定のドレイン電流がEL素子に流れ、その電流量に対応した発光量で前記EL素子が発光する。以上のように、ビデオ信号によってEL素子の発光量が制御され、その発光量の制御によって階調表示がなされる。しかしながら、上記アナログ駆動はTFTの特性バラツキに非常に弱いという欠点がある。例えばスイッチング用TFTのId-Vg特性が同じ階調を表示する隣接画素のスイッチング用TFTと異なる場合全体的にプラス又はマイナス側へシフトした場合を想定する。その場合、各スイッチング用TFTのドレイン電流はバラツキの程度にもよるが異なるものとなり、各画素のEL駆動用TFTには異なるゲート電圧がかかることになる。即ち、各EL素子に対して異なる電流が流れ、結果として異なる発光量となり、同じ階調表示を行えなくなる。また、仮に各画素のEL駆動用TFTに等しいゲート電圧がかかったとしても、EL駆動用TFTのId-Vg特性にバラツキがあれば、同じドレイン電流を出力することはできない。さらに、図3Aからも明らかなようにゲート電圧の変化に対して指数関数的にドレイン電流が変化するような領域を使っているため、Id-Vg特性が僅かでもずれれば、等しいゲート電圧がかかっても出力される電流量は大きく異なるといった事態が生じうる。こうなってしまうと、僅かなId-Vg特性のバラツキによって、同じ電圧の信号を入力してもEL素子の発光量が隣接画素で大きく異なってしまう。実際には、スイッチング用TFTとEL駆動用TFTとの、両者のバラツキの相乗効果となるので条件的にはさらに厳しい。このように、アナログ駆動はTFTの特性バラツキに対して極めて敏感であり、その点が従来のアクティブマトリクス型EL表示装置の多色カラー化における障害となっていた。本願発明は上記問題点を鑑みてなされたものであり、鮮明な多階調表示の可能なアクティブマトリクス型EL表示装置を提供することを課題とする。そして、そのようなアクティブマトリクス型EL表示装置を表示用ディスプレイとして具備する高性能な電子装置電子デバイスを提供することを課題とする。本出願人は、アナログ駆動の問題は、ゲート電圧の変化に対してドレイン電流が指数関数的に変化するためにId-Vg特性のばらつきの影響を受けやすいサブスレッショルド領域を用いてEL素子に流れる電流量を制御していることに起因すると考えた。即ち、Id-Vg特性のばらつきがあった場合に、サブスレッショルド領域はゲート電圧の変化に対してドレイン電流が指数関数的に変化するため、等しいゲート電圧がかかってもでも異なる電流ドレイン電流が出力されてしまい、その結果、所望の階調が得られないという不具合が生じるのである。そこで本発明人は、EL素子の発する光の量の制御を、サブスレッショルド領域を用いた電流の制御により行うのではなく、主にEL素子が発光する時間の制御によって行うことを考えた。つまり本願発明ではEL素子の発する光の量を時間で制御し、階調表示を行う。EL素子の発光時間を制御することで階調表示を行う時分割方式の駆動方法以下、デジタル駆動というと呼ぶ。なお時分割方式の駆動方法によって行われる階調表示を時分割階調表示と呼ぶ。上記構成によって本願発明では、TFTによってId-Vg特性に多少のばらつきがあっても、等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることができる。よってId-Vg特性のバラツキによって、同じ電圧の信号を入力してもEL素子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。以下に本願発明の構成を示す。本発明によって複数のEL素子と、前記複数のEL素子を有する複数の画素と、を有する発光装置であって、1フレーム期間内における、前記EL素子が発光する期間と前記EL素子の発光輝度とを制御することによって階調表示を行うことを特徴とする発光装置が提供される。本発明によって複数のEL素子と、前記複数のEL素子を有する複数の画素と、を有する発光装置であって、1フレーム期間はn個のサブフレーム期間SF1、SF2、...及びSFnとからなっており、前記n個のサブフレーム期間SF1、SF2、...及びSFnは、アドレス期間Ta1、Ta2、...及びTanとサステイン期間Ts1、Ts2、...及びTsnとをそれぞれ有しており、前記アドレス期間Ta1、Ta2、...及びTanにおいてデジタルデータ信号が前記複数の画素に入力され、前記デジタルデータ信号によって、前記サステイン期間Ts1、Ts2、...及びTsnにおいて前記複数のEL素子が発光するか発光しないかが選択され、前記サステイン期間Ts1、Ts2、...またはTsnのうち、少なくとも1つのサステイン期間Tsppは1以上n以下の自然数におけるEL素子の発光輝度は、サステイン期間Tsp以外の任意のサステイン期間Tsqqはp以外の、1以上n以下の任意の自然数におけるEL素子の発光輝度の1/mmは正数であり、前記サステイン期間Tspの長さは2T×mTは正の定数で表され、前記サステイン期間Tsqの長さは、2Tで表されることを特徴とする発光装置が提供される。本発明において、前記複数のEL素子が、第1の電極と、第2の電極と、前記第1の電極と第2の電極の間に設けられたEL層とをそれぞれ有しており、前記EL層が低分子系有機物質またはポリマー系有機物質を含むことを特徴としていても良い。本発明によって複数のEL素子と、前記複数のEL素子を有する複数の画素と、を有する発光装置であって、1フレーム期間はn個のサブフレーム期間SF1、SF2、...及びSFnとからなっており、前記n個のサブフレーム期間SF1、SF2、...及びSFnは、アドレス期間Ta1、Ta2、...及びTanとサステイン期間Ts1、Ts2、...及びTsnとをそれぞれ有しており、前記アドレス期間Ta1、Ta2、...及びTanにおいてデジタルデータ信号が前記複数の画素に入力され、前記デジタルデータ信号によって、前記サステイン期間Ts1、Ts2、...及びTsnにおいて前記複数のEL素子が発光するか発光しないかが選択され、前記サステイン期間Ts1、Ts2、...またはTsnのうち、少なくとも1つのサステイン期間Tsppは1以上n以下の自然数におけるEL素子の発光輝度は、サステイン期間Tsp以外の任意のサステイン期間Tsqqはp以外の、1以上n以下の任意の自然数におけるEL素子の発光輝度の1/mmは正数であり、前記サステイン期間Tspの長さは2T×mTは正の定数で表され、前記サステイン期間Tsqの長さは、2Tで表され、前記複数のEL素子は、第1の電極と、第2の電極と、前記第1の電極と第2の電極の間に設けられたEL層とをそれぞれ有しており、前記EL素子の発光輝度は、前記第1の電極と前記第2の電極の間にかかるオンのEL駆動電圧によって制御されていることを特徴とする発光装置が提供される。本発明において、前記EL層が低分子系有機物質またはポリマー系有機物質を含むことを特徴としていても良い。本発明において、前記低分子系有機物質が、Alq3トリス-8-キノリライト-アルミニウムまたはTPDトリフェニルアミン誘導体からなることを特徴としていても良い。本発明において、前記ポリマー系有機物質が、PPVポリフェニレンビニレン、PVKポリビニルカルバゾールまたはポリカーボネートからなることを特徴としていても良い。本発明において、前記1フレーム期間とは1/60s以下であっても良い。本発明において、前記発光装置が表示に補正をかけるための補正データを記憶したメモリ回路を有し、該メモリ回路にて補正されたデジタルのビデオ信号をソース信号側駆動回路に入力することを特徴としていても良い。本発明は、前記発光装置を用いることを特徴とするコンピュータ、ビデオカメラまたはDVDプレーヤーであっても良い。本願発明では上記構成によって、TFTによってId-Vg特性に多少のばらつきがあっても、等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることができる。よってId-Vg特性のバラツキによって、同じ電圧の信号を入力してもEL素子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。また、EL素子の発光輝度が他のサステイン期間Ts1~Tsnの1/mであるサステイン期間Tspにおいて、他のサステイン期間Ts1~Tsnの長さを2TTは正の定数とすると、EL素子の発光時間を2T×mとすることができる。上記構成によって、サステイン期間TspのEL素子の発光輝度を他のサステイン期間の1/mに調整することで、全てのサステイン期間におけるサステイン期間Tspの長さの割合を、サステイン期間Tspの発光輝度を1/mにしない場合に比べてm倍に延ばすことが可能になる。よって画像の階調数が高くなることによってビット数nが大きくなり最短のサステイン期間の長さが短くなっても、EL素子の発光輝度を低くすることでサステイン期間の長さを延ばすことができる。以下に、本願発明のデジタル方式の時分割階調表示について、図1及び図2を用いて説明する。ここではnビットのデジタルデータ信号により2n階調の表示を行う場合について説明する。図1に本願発明のELディスプレイの画素部1500の構造を示す。ゲート信号を入力するゲート信号線G1~Gyは各画素が有するスイッチング用TFT1501のゲート電極に接続されている。また各画素の有するスイッチング用TFT1501のソース領域とドレイン領域は、一方がデジタルデータ信号を入力するソース信号線データ信号線ともいうS1~Sxに、もう一方が各画素が有するEL駆動用TFT1504のゲート電極及び各画素が有するコンデンサ1508にそれぞれ接続されている。なお本実施例ではコンデンサ1508を有する構成としたが、コンデンサ1508がない構成であっても良い。本願発明はコンデンサの有無に限定されない。各画素が有するEL駆動用TFT1504のソース領域とドレイン領域はそれぞれ、一方は電源供給線V1~Vxに、もう一方はEL素子1506に接続されている。電源供給線V1~Vxの電位を電源電位と呼ぶ。また電源供給線V1~Vxは、各画素が有するコンデンサ1508に接続されている。なおデジタルデータ信号とは、アナログまたはデジタルのビデオ信号を、時分割階調を行うために変換したデジタルの信号した信号であり、画像情報を含む信号である。EL素子1506は陽極と陰極と、陽極と陰極との間に設けられたEL層とからなる。陽極がEL駆動用TFT1504のソース領域またはドレイン領域と接続している場合、言い換えると陽極が画素電極の場合、陰極は対向電極となる。逆に陰極がEL駆動用TFT1504のソース領域またはドレイン領域と接続している場合、言い換えると陰極が画素電極の場合、陽極は対向電極となる。また本明細書において、対向電極の電位を定常電位と呼ぶ。なお対向電極に定常電位を与える電源を定常電源と呼ぶ。対向電極の定常電位と画素電極の電源電位との電位差がEL駆動電圧であり、このEL駆動電圧がEL層にかかる。電源電位は常に一定である。図2に、本願発明のELディスプレイのデジタル駆動におけるタイミングチャートを示す。まず、1フレーム期間Fをn個のサブフレーム期間SF1~SFnに分割する。なお、画素部の全ての画素が1つの画像を表示する期間を1フレーム期間Fと呼ぶ。通常のELディスプレイでは1秒間に60以上のフレーム期間が設けられており、1秒間に60以上の画像が表示されている。1秒間に表示される画像の数が60より少なくなると、視覚的にフリッカ等の画像のちらつきが目立ち始める。なお、1フレーム期間をさらに複数に分割した期間をサブフレーム期間と呼ぶ。階調数が多くなるにつれて1フレーム期間の分割数も増え、駆動回路を高い周波数で駆動しなければならない。サブフレーム期間はアドレス期間Taとサステイン期間Tsとに分けられる。アドレス期間とは、1サブフレーム期間中、全画素にデジタルデータ信号を入力するのに要する時間であり、サステイン期間点灯期間とも呼ぶとは、EL素子を発光させる期間を示している。SF1~SFnがそれぞれ有するアドレス期間TaをそれぞれTa1~Tanとする。SF1~SFnがそれぞれ有するサステイン期間TsをそれぞれTs1~Tsnとする。まずアドレス期間において、EL素子1506の対向電極は、電源電位と同じ高さの定常電位に保たれている。本実施の形態において、デジタル駆動のアドレス期間における定常電位をオフの定常電位と呼ぶ。なおオフの定常電位の高さは、EL素子1506が発光しない範囲で、電源電位の高さと同じであれば良い。なおこのときのEL駆動電圧をオフのEL駆動電圧と呼ぶ。理想的にはオフのEL駆動電圧は0Vであることが望ましいが、EL素子1506が発光しない程度の大きさであれば良い。そしてゲート信号線G1にゲート信号が入力され、ゲート信号線G1に接続されているスイッチング用TFT1501全てがONの状態になる。そしてゲート信号線G1に接続されているスイッチング用TFT1501がONにされた状態で、全てのソース信号線S1~Sxに同時にデジタルデータ信号が入力される。デジタルデータ信号は0または1の情報を有しており、0と1のデジタルデータ信号は、一方がHi、一方がLoの電圧を有する信号である。そしてソース信号線S1~Sxに入力されたデジタルデータ信号は、オンONの状態のスイッチング用TFT1501を介してEL駆動用TFT1504のゲート電極に入力される。またゲート信号線G1に接続された全ての画素のコンデンサ1508にもデジタルデータ信号が入力され、電荷が保持される。次にゲート信号線G2にゲート信号が入力され、ゲート信号線G2に接続されているスイッチング用TFT1501全てがONの状態になる。そしてゲート信号線G2に接続されているスイッチング用TFT1501をONにした状態で、全てのソース信号線S1~Sxに同時にデジタルデータ信号が入力される。ソース信号線S1~Sxに入力されたデジタルデータ信号は、スイッチング用TFT1501を介してEL駆動用TFT1504のゲート電極に入力される。またゲート信号線G2に接続された全ての画素のコンデンサ1508にもデジタルデータ信号が入力され保持される。上述した動作をゲート信号線Gyまで繰り返し、全ての画素にデジタルデータ信号が入力される。全ての画素にデジタルデータ信号が入力されるまでの期間がアドレス期間である。アドレス期間が終了すると同時にサステイン期間となる。サステイン期間になると、対向電極の電位は、オフの定常電位からオンの定常電位に変わる。本実施の形態において、デジタル駆動のサステイン期間における定常電位をオンの定常電位と呼ぶ。オンの定常電位は、EL素子が発光する程度に電源電位との間に電位差を有していればよい。なおこの電位差をオンのEL駆動電圧と呼ぶ。なおオフの定常電位とオンの定常電位とを総称して定常電位と呼ぶ。またオンのEL駆動電圧とオフのEL駆動電圧を総称してEL駆動電圧と呼ぶ。そしてサステイン期間において、全てのスイッチング用TFT1501はオフ状態となる。そしてコンデンサ1508において保持されたデジタルデータ信号が、EL駆動用TFT1504のゲート電極に入力される。本実施の形態では、デジタルデータ信号が0の情報を有していた場合、EL駆動用TFT1504はオフ状態となる。よってEL素子1506の画素電極はオフの定常電位に保たれたままである。その結果、0の情報を有するデジタルデータ信号が印加された画素が有するEL素子1506は発光しない。逆に本実施の形態では、1の情報を有していた場合、EL駆動用TFT1504はオン状態となる。よってEL素子1506の画素電極に電源電位が与えられる。その結果、1の情報を有するデジタルデータ信号が印加された画素が有するEL素子1506は発光する。サステイン期間が終了すると再びアドレス期間に入り、全画素にデータ信号を入力したらサステイン期間に入る。このときはTs1~Tsn-1のいずれかの期間がサステイン期間となる。ここではTsn-1の期間、所定の画素を点灯させたとする。以下、残りのn-2個のサブフレームについて同様の動作を繰り返し、順次Tsn-2、Tsn-3、...、Ts1とサステイン期間を設定し、それぞれのサブフレームで所定の画素を点灯させたとする。n個のサブフレーム期間が終了したら、1フレーム期間が終了する。なお、本願発明において、n個のサステイン期間Ts1、...、Tsnのうち、少なくとも1つのサステイン期間において、EL素子の発光輝度が他のサステイン期間におけるEL素子の発光輝度よりも、常に低くなるように設定する。発光輝度が他のサステイン期間の1/mであるサステイン期間をTsppは1以上n以下の任意の数であるとすると、n個のサステイン期間Ts1、...、Tsnのうち、サステイン期間Tsp以外のサステイン期間の長さは、2TTは正の定数で表される。また、サステイン期間Tspの長さは2T×mで表される。なお、mは1より大きい正数である。よって、サステイン期間TspにおいてEL素子の発光輝度が他のサステイン期間の1/mであっても、サステイン期間Tspの長さが2T×mに設定されているので、所望の階調表示が得られる。よって、n個のサステイン期間Ts1、...、Tsnのうち、どのサステイン期間をサステイン期間Tspとしても、またサステイン期間Tspをいくつ設けてたとしても、全てのサステイン期間Ts1、...、TsnにおいてEL素子が発する光の量をLm1、...、Lmnとすると、Lm1:Lm2:Lm3:...:Lmn-1:Lmn=20:21:22:...:2:2となる。但し、SF1~SFnを出現させる順序はどのようにしても良く、よってサステイン期間Ts1、...、Tsnを出現させる順序も任意である。このサステイン期間の組み合わせで2n階調のうち所望の階調表示を行うことができる。各画素の階調は、1フレーム期間においてどのサブフレーム期間を選択して発光させるかによって決まる。例えば、n=8のとき、全部のサステイン期間で発光した場合の画素の輝度を100とすると、Ts1とTs2において画素が発光した場合には75の輝度が表現でき、Ts3とTs5とTs8を選択した場合には16の輝度が表現できる。本願発明では上記構成によって、TFTによってId-Vg特性に多少のばらつきがあっても、等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることができる。よってId-Vg特性のバラツキによって、同じ電圧の信号を入力してもEL素子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。また、EL素子の発光輝度が他のサステイン期間の1/mであるサステイン期間Tspにおいて、EL素子の発光時間を2T×mTは正の定数とすることができる。上記構成によって、画像の階調数が高くなることによってビット数nが大きくなり、2Tで表されるあるサステイン期間の長さが短くなっても、EL素子の発光輝度を他のサステイン期間の1/mに調整することでサステイン期間の長さを2T×mとし、延ばすことが可能になる。なお上述した本願発明の構成では、電源電位を常に一定に保ち、対向電極の電位をアドレス期間とサステイン期間とで変化させて、オフのEL駆動電圧またはオンのEL駆動電圧をEL層に加えていた。しかし本願発明はこの構成に限定されない。逆に対向電極の電位を常に一定に保ち、電源電位をアドレス期間とサステイン期間とで変化させることで、オフのEL駆動電圧またはオンのEL駆動電圧をEL層に加えても良い。この場合EL素子の輝度の調整は、電源電位の制御によって行われる。また上述した本願発明の構成では、オフのEL駆動電圧を0としてEL素子を発光させなかったが、オフのEL駆動電圧をオンのEL駆動電圧と同じ電圧とし、アドレス期間も発光させるようにしても良い。この場合、電源電位と定常電位を常に一定の値に保つ。ただしこの場合、サブフレーム期間が発光する期間となるので、サブフレーム期間の長さを、SF1、SF2、...、SFn=20T、21T、...、2Tとし、輝度が1/mであるサブフレーム期間の長さを2T×mとする。上記構成により、アドレス期間を発光させない駆動方法に比べて、高い輝度の画像が得られる。また本実施の形態ではノンインターレース走査で駆動した例について説明したが、インターレースで駆動することも可能である。以下に、本願発明の実施例について説明する。本願発明の構成を、デジタル駆動方式の時分割階調表示を行うELディスプレイの例を用いて説明する。図4に本願発明の回路構成の一例を示す。図4AのELディスプレイは、基板上に形成されたTFTによって画素部101、画素部101の周辺に配置されたソース信号側駆動回路102及びゲート信号側駆動回路103を有している。なお、本実施例でELディスプレイはソース信号側駆動回路とゲート信号側駆動回路とを1つづつ有しているが、本願発明においてソース信号側駆動回路は2つあってもよい。またゲート信号側駆動回路も2つあってもよい。ソース信号側駆動回路102は基本的にシフトレジスタ102a、ラッチA102b、ラッチB102cを含む。また、シフトレジスタ102aにはクロック信号CK及びスタートパルスSPが入力され、ラッチA102bにはデジタルデータ信号DigitalDataSignalsが入力され、ラッチB102cにはラッチ信号LatchSignalsが入力される。また図示しないが、ゲート信号側駆動回路103はシフトレジスタ、バッファを有する。バッファの出力側にマルチプレクサを設けても良い。画素部に入力されるデジタルデータ信号は、時分割階調データ信号発生回路114にて形成される。この回路ではアナログ信号又はデジタル信号でなるビデオ信号画像情報を含む信号を、時分割階調を行うためのデジタルデータ信号に変換すると共に、時分割階調表示を行うために必要なタイミングパルス等を発生させる回路である。典型的には、時分割階調データ信号発生回路114には、1フレーム期間をnビットnは2以上の整数の階調に対応した複数のサブフレーム期間に分割する手段と、それら複数のサブフレーム期間においてアドレス期間及びサステイン期間を選択する手段と、そのサステイン期間の長さを設定する手段とが含まれる。この時分割階調データ信号発生回路114は、本願発明のELディスプレイの外部に設けられても良い。その場合、そこで形成されたデジタルデータ信号が本願発明のELディスプレイに入力される構成となる。この場合、本願発明のELディスプレイを表示ディスプレイとして有する電子機器EL表示装置は、本願発明のELディスプレイと時分割階調データ信号発生回路を別の部品として含むことになる。また、時分割階調データ信号発生回路114をICチップなどの形で本願発明のELディスプレイに実装しても良い。その場合、そのICチップで形成されたデジタルデータ信号が本願発明のELディスプレイに入力される構成となる。この場合、本願発明のELディスプレイをディスプレイとして有する電子機器は、時分割階調データ信号発生回路を含むICチップを実装した本願発明のELディスプレイを部品として含むことになる。また最終的には、時分割階調データ信号発生回路114を画素部101、ソース信号側駆動回路102及びゲート信号側駆動回路103と同一の基板上にTFTでもって形成しうる。この場合、ELディスプレイに画像情報を含むビデオ信号を入力すれば全て基板上で処理することができる。この場合の時分割階調データ信号発生回路はポリシリコン膜を活性層とするTFTで形成しても良い。また、この場合、本願発明のELディスプレイをディスプレイとして有する電子機器は、時分割階調データ信号発生回路がELディスプレイ自体に内蔵されており、電子機器の小型化を図ることが可能である。画素部101にはマトリクス状に複数の画素104が配列される。画素104の拡大図を図4Bに示す。図4Bにおいて、105はスイッチング用TFTである。スイッチング用TFT105のゲート電極は、ゲート信号を入力するゲート信号線106に接続されている。スイッチング用TFT105のソース領域とドレイン領域は、一方がデジタルデータ信号を入力するソース信号線107に、もう一方がEL駆動用TFT108のゲート電極及び各画素が有するコンデンサ113にそれぞれ接続されている。また、EL駆動用TFT108のソース領域とドレイン領域は、一方が電源供給線111に接続され、もう一方はEL素子110に接続される。電源供給線111はコンデンサ113に接続されている。コンデンサ113はスイッチング用TFT105が非選択状態オフ状態にある時、EL駆動用TFT108のゲート電圧を保持するために設けられている。EL素子110は陽極と陰極と、陽極と陰極との間に設けられたEL層とからなる。陽極がEL駆動用TFT110のソース領域またはドレイン領域と接続している場合、言い換えると陽極が画素電極の場合、対向電極である陰極は一定の電位に保たれる。逆に陰極がEL駆動用TFT110のソース領域またはドレイン領域と接続している場合、言い換えると陰極が画素電極の場合、対向電極である陽極は一定の電位に保たれる。電源供給線111は電源電位に保たれている。なお、EL駆動用TFT108のドレイン領域またはソース領域と、EL素子110との間に抵抗体を設けても良い。抵抗体を設けることによって、EL駆動用TFTからEL素子へ供給される電流量を制御し、EL駆動用TFTの特性のバラツキの影響を防ぐことが可能になる。抵抗体はEL駆動用TFT108のオン抵抗よりも十分に大きい抵抗値を示す素子であれば良いため構造等に限定はない。なお、オン抵抗とは、TFTがオン状態の時に、TFTのドレイン電圧をその時に流れているドレイン電流で割った値である。抵抗体の抵抗値としては1kΩ~50MΩ好ましくは10kΩ~10MΩ、さらに好ましくは50kΩ~1MΩの範囲から選択すれば良い。抵抗体として抵抗値の高い半導体層を用いると形成が容易であり好ましい。次に、本願発明のELディスプレイの断面構造の概略について、図5を用いて説明する。図5において、11は基板、12は下地となる絶縁膜以下、下地膜というである。基板11としては透光性基板、代表的にはガラス基板、石英基板、ガラスセラミックス基板、又は結晶化ガラス基板を用いることができる。但し、作製プロセス中の最高処理温度に耐えるものでなくてはならない。また、下地膜12は特に可動イオンを含む基板や導電性を有する基板を用いる場合に有効であるが、石英基板には設けなくても構わない。下地膜12としては、珪素シリコンを含む絶縁膜を用いれば良い。なお、本明細書において珪素を含む絶縁膜とは、具体的には酸化珪素膜、窒化珪素膜若しくは窒化酸化珪素膜SiOxNy:x、yは任意の整数、で示されるなど珪素に対して酸素若しくは窒素を所定の割合で含ませた絶縁膜を指す。201はスイッチング用TFT、202はEL駆動用TFTであり、それぞれnチャネル型TFT、pチャネル型TFTで形成されている。ELの発光方向が基板の下面TFT及びEL層が設けられていない面の場合、上記構成であることが好ましい。しかし本願発明はこの構成に限定されない。スイッチング用TFTとEL駆動用TFTは、nチャネル型TFTでもpチャネル型TFTでも、どちらでも構わない。スイッチング用TFT201は、ソース領域13、ドレイン領域14、LDD領域15a~15d、分離領域16及びチャネル形成領域17a、17bを含む活性層と、ゲート絶縁膜18と、ゲート電極19a、19bと、第1層間絶縁膜20と、ソース配線ソース信号線の一部21と、ドレイン配線22とを有している。なお、ゲート絶縁膜18又は第1層間絶縁膜20は基板上の全TFTに共通であっても良いし、回路又は素子に応じて異ならせても良い。また、図5に示すスイッチング用TFT201はゲート電極19aとゲート電極19bが電気的に接続されており、いわゆるダブルゲート構造となっている。勿論、ダブルゲート構造だけでなく、トリプルゲート構造などいわゆるマルチゲート構造直列に接続された二つ以上のチャネル形成領域を有する活性層を含む構造であっても良い。マルチゲート構造はオフ電流を低減する上で極めて有効であり、スイッチング用TFTのオフ電流を十分に低くすれば、それだけEL駆動用TFT202のゲート電極に接続されたコンデンサが必要とする最低限の容量を抑えることができる。即ち、コンデンサの面積を小さくすることができるので、マルチゲート構造とすることはEL素子の有効発光面積を広げる上でも有効である。さらに、スイッチング用TFT201においては、LDD領域15a~15dは、ゲート絶縁膜18を介してゲート電極19a、19bと重ならないように設ける。このような構造はオフ電流を低減する上で非常に効果的である。また、LDD領域15a~15dの長さ幅は0.5~3.5μm、代表的には2.0~2.5μmとすれば良い。なお、チャネル形成領域とLDD領域との間にオフセット領域チャネル形成領域と同一組成の半導体層でなり、ゲート電圧が加えられない領域を設けることはオフ電流を下げる上でさらに好ましい。また、二つ以上のゲート電極を有するマルチゲート構造の場合、チャネル形成領域の間に設けられた分離領域16ソース領域又はドレイン領域と同一の濃度で同一の不純物元素が添加された領域がオフ電流の低減に効果的である。次に、EL駆動用TFT202は、ソース領域26、ドレイン領域27及びチャネル形成領域29を含む活性層と、ゲート絶縁膜18と、ゲート電極30と、第1層間絶縁膜20と、ソース配線ソース信号線の一部31並びにドレイン配線32を有して形成される。本実施例においてEL駆動用TFT202はpチャネル型TFTである。また、スイッチング用TFT201のドレイン領域14はEL駆動用TFT202のゲート電極30に接続されている。図示してはいないが、具体的にはEL駆動用TFT202のゲート電極30はスイッチング用TFT201のドレイン領域14とドレイン配線接続配線とも言える22を介して電気的に接続されている。なお、ゲート電極30はシングルゲート構造となっているが、マルチゲート構造であっても良い。また、EL駆動用TFT202のソース配線31は電源供給線図示せずに接続される。EL駆動用TFT202はEL素子に注入される電流量を制御するための素子であり、比較的多くの電流が流れる。そのため、チャネル幅Wはスイッチング用TFTのチャネル幅よりも大きく設計することが好ましい。また、EL駆動用TFT202に過剰な電流が流れないように、チャネル長Lは長めに設計することが好ましい。望ましくは一画素あたり0.5~2μA好ましくは1~1.5μAとなるようにする。またさらに、EL駆動用TFT202の活性層特にチャネル形成領域の膜厚を厚くする好ましくは50~100nm、さらに好ましくは60~80nmことによって、TFTの劣化を抑えてもよい。逆に、スイッチング用TFT201の場合はオフ電流を小さくするという観点から見れば、活性層特にチャネル形成領域の膜厚を薄くする好ましくは20~50nm、さらに好ましくは25~40nmことも有効である。以上は画素内に設けられたTFTの構造について説明したが、このとき同時に駆動回路も形成される。図5には駆動回路を形成する基本単位となるCMOS回路が図示されている。図5においては極力動作速度を落とさないようにしつつホットキャリア注入を低減させる構造を有するTFTをCMOS回路のnチャネル型TFT204として用いる。なお、ここでいう駆動回路としては、ソース信号側駆動回路、ゲート信号側駆動回路を指す。勿論、他の論理回路レベルシフタ、A/Dコンバータ、信号分割回路等を形成することも可能である。CMOS回路のnチャネル型TFT204の活性層は、ソース領域35、ドレイン領域36、LDD領域37及びチャネル形成領域38を含み、LDD領域37はゲート絶縁膜18を介してゲート電極39と重なっている。ドレイン領域36側のみにLDD領域37を形成しているのは、動作速度を落とさないための配慮である。また、このnチャネル型TFT204はオフ電流値をあまり気にする必要はなく、それよりも動作速度を重視した方が良い。従って、LDD領域37は完全にゲート電極に重ねてしまい、極力抵抗成分を少なくすることが望ましい。即ち、いわゆるオフセットはなくした方がよい。また、CMOS回路のpチャネル型TFT205は、ホットキャリア注入による劣化が殆ど気にならないので、特にLDD領域を設けなくても良い。従って活性層はソース領域40、ドレイン領域41及びチャネル形成領域42を含み、その上にはゲート絶縁膜18とゲート電極43が設けられる。勿論、nチャネル型TFT204と同様にLDD領域を設け、ホットキャリア対策を講じることも可能である。また、nチャネル型TFT204及びpチャネル型TFT205はそれぞれソース領域上に第1層間絶縁膜20を間に介して、ソース配線ソース信号線の一部44、45を有している。また、ドレイン配線46によってnチャネル型TFT204とpチャネル型TFT205とのドレイン領域は互いに電気的に接続される。次に、47は第1パッシベーション膜であり、膜厚は10nm~1μm好ましくは200~500nmとすれば良い。材料としては、珪素を含む絶縁膜特に窒化酸化珪素膜又は窒化珪素膜が好ましいを用いることができる。このパッシベーション膜47は形成されたTFTをアルカリ金属や水分から保護する役割金属を有する。最終的にTFT特にEL駆動用TFTの上方に設けられるEL層にはナトリウム等のアルカリ金属が含まれている。即ち、第1パッシベーション膜47はこれらのアルカリ金属可動イオンをTFT側に侵入させない保護層としても働く。また、48は第2層間絶縁膜であり、TFTによってできる段差の平坦化を行う平坦化膜としての機能を有する。第2層間絶縁膜48としては、有機樹脂膜が好ましく、ポリイミド、ポリアミド、アクリル、BCBベンゾシクロブテン等を用いると良い。これらの有機樹脂膜は良好な平坦面を形成しやすく、比誘電率が低いという利点を有する。EL層は凹凸に非常に敏感であるため、TFTによる段差は第2層間絶縁膜48で殆ど吸収してしまうことが望ましい。また、ゲート信号線やデータ信号線とEL素子の陰極との間に形成される寄生容量を低減する上で、比誘電率の低い材料を厚く設けておくことが望ましい。従って、膜厚は0.5~5μm好ましくは1.5~2.5μmが好ましい。また、49は透明導電膜でなる画素電極EL素子の陽極であり、第2層間絶縁膜48及び第1パッシベーション膜47にコンタクトホール開孔を開けた後、形成された開孔部においてEL駆動用TFT202のドレイン配線32に接続されるように形成される。なお、図5のように画素電極49とドレイン領域27とが直接接続されないようにしておくと、EL層のアルカリ金属が画素電極を経由して活性層へ侵入することを防ぐことができる。画素電極49の上には酸化珪素膜、窒化酸化珪素膜または有機樹脂膜でなる第3層間絶縁膜50が0.3~1μmの厚さに設けられる。この第3層間絶縁膜50は画素電極49の上にエッチングにより開口部が設けられ、その開口部の縁はテーパー形状となるようにエッチングする。テーパーの角度は10~60°好ましくは30~50°とすると良い。第3層間絶縁膜50の上にはEL層51が設けられる。EL層51は単層又は積層構造で用いられるが、積層構造で用いた方が発光効率は良い。一般的には画素電極上に正孔注入層/正孔輸送層/発光層/電子輸送層の順に形成されるが、正孔輸送層/発光層/電子輸送層、または正孔注入層/正孔輸送層/発光層/電子輸送層/電子注入層のような構造でも良い。本願発明では公知のいずれの構造を用いても良いし、EL層に対して蛍光性色素等をドーピングしても良い。有機EL材料としては、例えば、以下の米国特許又は公開公報に開示された材料を用いることができる。米国特許第4,356,429号、米国特許第4,539,507号、米国特許第4,720,432号、米国特許第4,769,292号、米国特許第4,885,211号、米国特許第4,950,950号、米国特許第5,059,861号、米国特許第5,047,687号、米国特許第5,073,446号、米国特許第5,059,862号、米国特許第5,061,617号、米国特許第5,151,629号、米国特許第5,294,869号、米国特許第5,294,870号、特開平10-189525号公報、特開平8-241048号公報、特開平8-78159号公報。なお、ELディスプレイには大きく分けて四つのカラー化表示方式があり、R赤G緑B青に対応した三種類のEL素子を形成する方式、白色発光のEL素子とカラーフィルターを組み合わせた方式、青色又は青緑発光のEL素子と蛍光体蛍光性の色変換層:CCMとを組み合わせた方式、陰極対向電極に透明電極を使用してRGBに対応したEL素子を重ねる方式、がある。図5の構造はRGBに対応した三種類のEL素子を形成する方式を用いた場合の例である。なお、図5には一つの画素しか図示していないが、同一構造の画素が赤、緑又は青のそれぞれの色に対応して形成され、これによりカラー表示を行うことができる。本願発明は発光方式に関わらず実施することが可能であり、上記四つの全ての方式を本願発明に用いることができる。しかし、蛍光体はELに比べて応答速度が遅く残光が問題となりうるので、蛍光体を用いない方式が望ましい。また、発光輝度を落とす要因となるカラーフィルターもなるべく使わない方が望ましいと言える。EL層51の上にはEL素子の陰極52が設けられる。陰極52としては、仕事関数の小さいマグネシウムMg、リチウムLi若しくはカルシウムCaを含む材料を用いる。好ましくはMgAgMgとAgをMg:Ag=10:1で混合した材料でなる電極を用いれば良い。他にもMgAgAl電極、LiAl電極、また、LiFAl電極が挙げられる。なお、本明細書中では、画素電極陽極、EL層及び陰極で形成される発光素子をEL素子206と呼ぶ。EL層51と陰極52とでなる積層体は、各画素で個別に形成する必要があるが、EL層51は水分に極めて弱いため、通常のフォトリソグラフィ技術を用いることができない。従って、メタルマスク等の物理的なマスク材を用い、真空蒸着法、スパッタ法、プラズマCVD法等の気相法で選択的に形成することが好ましい。なお、EL層を選択的に形成する方法として、インクジェット法、スクリーン印刷法又はスピンコート法等を用いることも可能であるが、これらは現状では陰極の連続形成ができないので、上述の方法の方が好ましいと言える。また、53は保護電極であり、陰極52を外部の水分等から保護すると同時に、各画素の陰極52を接続するための電極である。保護電極53としては、アルミニウムAl、銅Cu若しくは銀Agを含む低抵抗な材料を用いることが好ましい。この保護電極53にはEL層の発熱を緩和する放熱効果も期待できる。また、上記陰極52を形成した後、大気解放しないで連続的に保護電極53まで形成することも有効である。また、54は第2パッシベーション膜であり、膜厚は10nm~1μm好ましくは200~500nmとすれば良い。第2パッシベーション膜54を設ける目的は、EL層51を水分から保護する目的が主であるが、放熱効果をもたせることも有効である。但し、上述のようにEL層は熱に弱いので、なるべく低温好ましくは室温から120°Cまでの温度範囲で成膜するのが望ましい。従って、プラズマCVD法、スパッタ法、真空蒸着法、イオンプレーティング法又は溶液塗布法スピンコーティング法が望ましい成膜方法と言える。なお、図5に図示されたTFTは全て、本願発明で用いるポリシリコン膜を活性層として有していても良いことは言うまでもない。本願発明は、図5のELディスプレイの構造に限定されるものではなく、図5の構造は本願発明を実施する上での好ましい形態の一つに過ぎない。以下に、本願発明のデジタル方式の時分割階調表示について、図6を用いて説明する。ここでは4ビットのデジタルデータ信号により24階調の表示を行う場合について説明する。本願発明のELディスプレイの画素部の構造は、図1に示した物と同じである。ゲート信号を入力するゲート信号線G1~Gyは各画素が有するスイッチング用TFTのゲート電極に接続されている。また各画素の有するスイッチング用TFTのソース領域とドレイン領域は、一方がデジタルデータ信号を入力するソース信号線データ信号線ともいうS1~Sxに、もう一方が各画素が有するEL駆動用TFTのゲート電極及び各画素が有するコンデンサにそれぞれ接続されている。なお本実施例ではコンデンサを有する構成としたが、コンデンサがない構成であっても良い。本願発明はコンデンサの有無に限定されない。各画素が有するEL駆動用TFTのソース領域とドレイン領域はそれぞれ、一方は電源供給線V1~Vxに、もう一方はEL素子に接続されている。電源供給線V1~Vxの電位を電源電位と呼ぶ。また電源供給線V1~Vxは、各画素が有するコンデンサに接続されている。EL素子は陽極と陰極と、陽極と陰極との間に設けられたEL層とからなる。陽極がEL駆動用TFTのソース領域またはドレイン領域と接続している場合、言い換えると陽極が画素電極の場合、陰極は対向電極である。逆に陰極がEL駆動用TFTのソース領域またはドレイン領域と接続している場合、言い換えると陰極が画素電極の場合、陽極は対向電極である。また本明細書において、対向電極の電位を定常電位と呼ぶ。なお対向電極に定常電位を与える電源を定常電源と呼ぶ。対向電極の定常電位と画素電極の電源電位との電位差がEL駆動電圧であり、このEL駆動電圧がEL層にかかる。図6に、本願発明のELディスプレイのデジタル駆動におけるタイミングチャートを示す。まず、1フレーム期間Fを4個のサブフレーム期間SF1~SF4に分割する。なお、画素部の全ての画素が1つの画像を表示する期間を1フレーム期間Fと呼ぶ。サブフレーム期間はアドレス期間Taとサステイン期間Tsとに分けられる。アドレス期間とは、1サブフレーム期間中、全画素にデジタルデータ信号を入力するのに要する時間であり、サステイン期間点灯期間とも呼ぶとは、EL素子を発光させる期間を示している。SF1~SF4がそれぞれ有するアドレス期間TaをそれぞれTa1~Ta4とする。SF1~SF4がそれぞれ有するサステイン期間TsをそれぞれTs1~Ts4とする。まずアドレス期間において、対向電極は電源電位と同じ高さの定常電位に保たれている。本実施例において、デジタル駆動のアドレス期間における定常電位をオフの定常電位と呼ぶ。なおオフの定常電位の高さは、EL素子が発光しない範囲で、電源電位の高さと同じであれば良い。なおこのときのEL駆動電圧をオフのEL駆動電圧と呼ぶ。理想的にはオフのEL駆動電圧は0Vであることが望ましいが、EL素子が発光しない程度の大きさであれば良い。そしてゲート信号線G1にゲート信号が入力され、ゲート信号線G1に接続されているスイッチング用TFT全てがONの状態になる。そしてゲート信号線G1に接続されているスイッチング用TFTがONの状態で、全てのソース信号線S1~Sxに同時にデジタルデータ信号が入力される。デジタルデータ信号は0または1の情報を有しており、0と1のデジタルデータ信号は、一方がHi、一方がLoの電圧を有する信号である。そしてソース信号線S1~Sxに入力されたデジタルデータ信号は、オンONの状態のスイッチング用TFTを介してEL駆動用TFTのゲート電極に入力される。またゲート信号線G1に接続された全ての画素のコンデンサにもデジタルデータ信号が入力され、電荷が保持される。次にゲート信号線G2にゲート信号が入力され、ゲート信号線G2に接続されているスイッチング用TFT全てがONの状態になる。そしてゲート信号線G2に接続されているスイッチング用TFTをONにした状態で、全てのソース信号線S1~Sxに同時にデジタルデータ信号が入力される。ソース信号線S1~Sxに入力されたデジタルデータ信号は、スイッチング用TFTを介してEL駆動用TFTのゲート電極に入力される。またゲート信号線G2に接続された全ての画素のコンデンサにもデジタルデータ信号が入力され保持される。上述した動作をゲート信号線Gyまで繰り返し、全ての画素にデジタルデータ信号が入力される。全ての画素にデジタルデータ信号が入力されるまでの期間がアドレス期間である。アドレス期間が終了すると同時にサステイン期間となる。サステイン期間になると、対向電極の電位は、オフの定常電位からオンの定常電位に変わる。本実施例において、デジタル駆動のサステイン期間における定常電位をオンの定常電位と呼ぶ。オンの定常電位は、EL素子が発光する程度に電源電位との間に電位差を有していればよい。なおこの電位差をオンのEL駆動電圧と呼ぶ。なおオフの定常電位とオンの定常電位とを総称して電源電位と呼ぶ。またオンのEL駆動電圧とオフのEL駆動電圧を総称してEL駆動電圧と呼ぶ。そしてサステイン期間において、全てのスイッチング用TFTはオフ状態となる。そしてコンデンサにおいて保持されたデジタルデータ信号が、EL駆動用TFTのゲート電極に入力される。本実施例では、デジタルデータ信号が0の情報を有していた場合、EL駆動用TFTはオフ状態となる。よってEL素子の画素電極はオフの定常電位に保たれたままである。その結果、0の情報を有するデジタルデータ信号が印加された画素が有するEL素子は発光しない。逆に本実施例では、1の情報を有していた場合、EL駆動用TFTはオン状態となる。よってEL素子の画素電極に電源電位が与えられる。その結果、1の情報を有するデジタルデータ信号が印加された画素が有するEL素子は発光する。サステイン期間が終了すると再びアドレス期間に入り、全画素にデータ信号を入力したらサステイン期間に入る。このときはTs1~Ts3のいずれかの期間がサステイン期間となる。ここではTs3の期間、所定の画素を点灯させたとする。以下、残りの2個のサブフレームについて同様の動作を繰り返し、順次Ts2、Ts1とサステイン期間を設定し、それぞれのサブフレームで所定の画素を点灯させたとする。4個のサブフレーム期間が終了したら、1フレーム期間が終了する。なお、本願発明において、4個のサステイン期間Ts1、...、Ts4のうち、少なくとも1つのサステイン期間において、EL素子の発光輝度が他のサステイン期間におけるEL素子の発光輝度よりも、常に低くなるように設定する。本実施例ではサステイン期間Ts3とTs4におけるEL素子の発光輝度が、ほかのサステイン期間Ts1とTs2におけるEL素子の発光輝度の1/2である。つまりサステイン期間Ts3とTs4におけるオンのEL駆動電圧が、ほかのサステイン期間Ts1とTs2におけるEL駆動電圧の1/2である。発光輝度が他のサステイン期間の1/2であるサステイン期間Ts3とTs4以外のサステイン期間Ts1とTs2の長さは、それぞれT、21TTは正の定数で表される。また、サステイン期間Ts3とTs4の長さは、それぞれ22T×2、23T×2で表される。つまりサステイン期間Ts1~Ts4の長さの比は、1:21:21:22となる。よって、サステイン期間Ts3とTs4の発光輝度が他のサステイン期間の1/2であっても、全てのサステイン期間におけるサステイン期間Ts3とTs4の長さ割合が、発光輝度を1/2にしない場合に比べて2倍になっている。よって、サステイン期間Ts3とTs4においてEL素子の発光輝度が他のサステイン期間の1/2であっても、サステイン期間Ts3とTs4の長さの割合が2倍に設定されているので、所望の階調表示が得られる。よって、本実施例ではサステイン期間Ts3とTs4においてEL素子の輝度を1/2としたが、4個のサステイン期間Ts1、...、Ts4のうち、どのサステイン期間の輝度をどのぐらい低くしても、また輝度の低いサステイン期間をいくつ設けてたとしても、全てのサステイン期間Ts1、...、Ts4においてEL素子が発する光の量をLm1、...、Lm4とすると、Lm1:Lm2:Lm3:Lm4=20:21:22:23となる。但し、SF1~SF4を出現させる順序はどのようにしても良く、よってサステイン期間Ts1、...、Ts4を出現させる順序も任意である。このサステイン期間の組み合わせで24階調のうち所望の階調表示を行うことができる。各画素の階調は、1フレーム期間においてどのサブフレーム期間を選択して発光させるかによって決まる。例えば、n=4のとき、全部のサステイン期間で発光した場合の画素の輝度を100とすると、Ts1とTs2において画素が発光した場合には80の輝度が表現でき、Ts2とTs3とTs4を選択した場合には47の輝度が表現できる。本願発明では上記構成によって、TFTによってId-Vg特性に多少のばらつきがあっても、等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることができる。よってId-Vg特性のバラツキによって、同じビデオ信号を入力してもEL素子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。また、EL素子の発光輝度が他のサステイン期間Ts1~Tsnの1/mであるサステイン期間Tspにおいて、他のサステイン期間Ts1~Tsnの長さを2TTは正の定数とすると、EL素子の発光時間を2T×mとすることができる。上記構成によって、サステイン期間TspのEL素子の発光輝度を他のサステイン期間の1/mに調整することで、全てのサステイン期間におけるサステイン期間Tspの長さの割合を、サステイン期間Tspの発光輝度を1/mにしない場合に比べてm倍に延ばすことが可能になる。よって画像の階調数が高くなることによってビット数nが大きくなり最短のサステイン期間の長さが短くなっても、EL素子の発光輝度を低くすることでサステイン期間の長さを延ばすことができる。また本実施例ではノンインターレース走査で駆動した例について説明したが、インターレースで駆動することも可能である。なお本実施例は、実施例1と自由に組み合わせて実施することが可能である。本実施例では、画素部とその周辺に設けられる駆動回路部のTFTを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路に関しては基本単位であるCMOS回路を図示することとする。まず、図7Aに示すように、下地膜図示せずを表面に設けた基板501を用意する。本実施例では結晶化ガラス上に下地膜として100nm厚の窒化酸化珪素膜を200nm厚の窒化酸化珪素膜とを積層して用いる。この時、結晶化ガラス基板に接する方の窒素濃度を10~25wtとしておくと良い。勿論、下地膜を設けずに石英基板上に直接素子を形成しても良い。次に基板501の上に45nmの厚さのアモルファスシリコン膜502を公知の成膜法で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む半導体膜微結晶半導体膜を含むであれば良い。さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜でも良い。ここから図7Cまでの工程は本出願人による特開平10-247735号公報を完全に引用することができる。同公報ではNi等の元素を触媒として用いた半導体膜の結晶化方法に関する技術を開示している。まず、開口部503a、503bを有する保護膜504を形成する。本実施例では150nm厚の酸化珪素膜を用いる。そして、保護膜504の上にスピンコート法によりニッケルNiを含有する層Ni含有層505を形成する。このNi含有層の形成に関しては、前記公報を参考にすれば良い。次に、図7Bに示すように、不活性雰囲気中で570°C14時間の加熱処理を加え、アモルファスシリコン膜502を結晶化する。この際、Niが接した領域以下、Ni添加領域という506a、506bを起点として、基板と概略平行に結晶化が進行し、棒状結晶が集まって並んだ結晶構造でなるポリシリコン膜507が形成される。次に、図7Cに示すように、保護膜504をそのままマスクとして15族に属する元素好ましくはリンをNi添加領域506a、506bに添加する。こうして高濃度にリンが添加された領域以下、リン添加領域という508a、508bが形成される。次に、図7Cに示すように、不活性雰囲気中で600°C12時間の加熱処理を加える。この熱処理によりポリシリコン膜507中に存在するNiは移動し、最終的には殆ど全て矢印が示すようにリン添加領域508a、508bに捕獲されてしまう。これはリンによる金属元素本実施例ではNiのゲッタリング効果による現象であると考えられる。この工程によりポリシリコン膜509中に残るNiの濃度はSIMS質量二次イオン分析による測定値で少なくとも2×1017atomscm3にまで低減される。Niは半導体にとってライフタイムキラーであるが、この程度まで低減されるとTFT特性には何ら悪影響を与えることはない。また、この濃度は殆ど現状のSIMS分析の測定限界であるので、実際にはさらに低い濃度2×1017atomscm3以下であると考えられる。こうして触媒を用いた結晶化され、且つ、その触媒がTFTの動作に支障を与えないレベルにまで低減されたポリシリコン膜509が得られる。その後、このポリシリコン膜509のみを用いた活性層510~513をパターニング工程により形成する。また、この時、後のパターニングにおいてマスク合わせを行うためのマーカーを、上記ポリシリコン膜を用いて形成すると良い。図7D次に、図7Eに示すように、50nm厚の窒化酸化シリコン膜をプラズマCVD法により形成し、その上で酸化雰囲気中で950°C1時間の加熱処理を加え、熱酸化工程を行う。なお、酸化雰囲気は酸素雰囲気でも良いし、ハロゲン元素を添加した酸素雰囲気でも良い。この熱酸化工程では活性層と上記窒化酸化シリコン膜との界面で酸化が進行し、約15nm厚のポリシリコン膜が酸化されて約30nm厚の酸化シリコン膜が形成される。即ち、30nm厚の酸化シリコン膜と50nm厚の窒化酸化シリコン膜が積層されてなる80nm厚のゲート絶縁膜514が形成される。また、活性層510~513の膜厚はこの熱酸化工程によって30nmとなる。次に、図8Aに示すように、レジストマスク515を形成し、ゲート絶縁膜514を介してp型を付与する不純物元素以下、p型不純物元素というを添加する。p型不純物元素としては、代表的には13族に属する元素、典型的にはボロンまたはガリウムを用いることができる。この工程チャネルドープ工程というはTFTのしきい値電圧を制御するための工程である。なお、本実施例ではジボランB2H6を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。この工程により1×1015~1×1018atomscm3代表的には5×1016~5×1017atomscm3の濃度でボロンを含む不純物領域516~518が形成される。次に、図8Bに示すように、レジストマスク519a、519bを形成し、ゲート絶縁膜514を介してn型を付与する不純物元素以下、n型不純物元素というを添加する。なお、n型不純物元素としては、代表的には15族に属する元素、典型的にはリン又は砒素を用いることができる。なお、本実施例ではフォスフィンPH3を質量分離しないでプラズマ励起したプラズマドーピング法を用い、リンを1×1018atomscm3の濃度で添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。この工程により形成されるn型不純物領域520、521には、n型不純物元素が2×1016~5×1019atomscm3代表的には5×1017~5×1018atomscm3の濃度で含まれるようにドーズ量を調節する。次に、図8Cに示すように、添加されたn型不純物元素及びp型不純物元素の活性化工程を行う。活性化手段を限定する必要はないが、ゲート絶縁膜514が設けられているので電熱炉を用いたファーネスアニール処理が好ましい。また、図8Aの工程でチャネル形成領域となる部分の活性層/ゲート絶縁膜界面にダメージを与えてしまっている可能性があるため、なるべく高い温度で加熱処理を行うことが望ましい。本実施例の場合には耐熱性の高い結晶化ガラスを用いているので、活性化工程を800°C1時間のファーネスアニール処理により行う。なお、処理雰囲気を酸化性雰囲気にして熱酸化を行っても良いし、不活性雰囲気で加熱処理を行っても良い。この工程によりn型不純物領域520、521の端部、即ち、n型不純物領域520、521の周囲に存在するn型不純物元素を添加していない領域図8Aの工程で形成されたp型不純物領域との境界部接合部が明確になる。このことは、後にTFTが完成した時点において、LDD領域とチャネル形成領域とが非常に良好な接合部を形成しうることを意味する。次に、200~400nm厚の導電膜を形成し、パターニングしてゲート電極522~525を形成する。このゲート電極522~525の線幅によって各TFTのチャネル長の長さが決定する。なお、ゲート電極は単層の導電膜で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。ゲート電極の材料としては公知の導電膜を用いることができる。具体的には、アルミAl、タンタルTa、チタンTi、モリブデンMo、タングステンW、クロムCr、シリコンSiから選ばれた元素でなる膜、または前記元素の窒化物でなる膜代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜、または前記元素を組み合わせた合金膜代表的にはMo-W合金、Mo-Ta合金、または前記元素のシリサイド膜代表的にはタングステンシリサイド膜、チタンシリサイド膜を用いることができる。勿論、単層で用いても積層して用いても良い。本実施例では、50nm厚の窒化タングステンWN膜と、350nm厚のタングステンW膜とでなる積層膜を用いる。これはスパッタ法で形成すれば良い。また、スパッタガスとしてキセノンXe、ネオンNe等の不活性ガスを添加すると応力による膜はがれを防止することができる。またこの時、ゲート電極523、525はそれぞれn型不純物領域520、521の一部とゲート絶縁膜514を介して重なるように形成する。この重なった部分が後にゲート電極と重なったLDD領域となる。なお、ゲート電極524a、524bは断面では二つに見えるが、実際は電気的に接続されている。次に、図9Aに示すように、ゲート電極522~525をマスクとして自己整合的にn型不純物元素本実施例ではリンを添加する。こうして形成される不純物領域527~533にはn型不純物領域520、521の1/2~1/10代表的には1/3~1/4の濃度でリンが添加されるように調節する。具体的には、1×1016~5×1018atomscm3典型的には3×1017~3×1018atomscm3の濃度が好ましい。次に、図9Bに示すように、ゲート電極等を覆う形でレジストマスク534a~534dを形成し、n型不純物元素本実施例ではリンを添加して高濃度にリンを含む不純物領域535~541を形成する。ここでもフォスフィンPH3を用いたイオンドープ法で行い、この領域のリンの濃度は1×1020~1×1021atomscm3代表的には2×1020~5×1021atomscm3となるように調節する。この工程によってnチャネル型TFTのソース領域若しくはドレイン領域が形成されるが、スイッチング用TFTは、図9Aの工程で形成したn型不純物領域530~532の一部を残す。次に、図9Cに示すように、レジストマスク534a~534dを除去し、新たにレジストマスク543を形成する。そして、p型不純物元素本実施例ではボロンを添加し、高濃度にボロンを含む不純物領域544、545を形成する。ここではジボランB2H6を用いたイオンドープ法により3×1020~3×1021atomscm3代表的には5×1020~1×1021atomscm3ノ濃度となるようにボロンを添加する。なお、不純物領域544、545には既に1×1020~1×1021atomscm3の濃度でリンが添加されているが、ここで添加されるボロンはその少なくとも3倍以上の濃度で添加される。そのため、予め形成されていたn型の不純物領域は完全にP型に反転し、P型の不純物領域として機能する。次に、図9Dに示すように、レジストマスク543を除去した後、第1層間絶縁膜546を形成する。第1層間絶縁膜546としては、珪素を含む絶縁膜を単層で用いるか、その中で組み合わせた積層膜を用いれば良い。また、膜厚は400nm~1.5μmとすれば良い。本実施例では、200nm厚の窒化酸化珪素膜の上に800nm厚の酸化珪素膜を積層した構造とする。その後、それぞれの濃度で添加されたn型またはp型不純物元素を活性化する。活性化手段としては、ファーネスアニール法が好ましい。本実施例では電熱炉において窒素雰囲気中、550°C、4時間の熱処理を行う。さらに、3~100の水素を含む雰囲気中で、300~450°Cで1~12時間の熱処理を行い水素化処理を行う。この工程は熱的に励起された水素により半導体膜の不対結合手を水素終端する工程である。水素化の他の手段として、プラズマ水素化プラズマにより励起された水素を用いるを行っても良い。なお、水素化処理は第1層間絶縁膜546を形成する間に入れても良い。即ち、200nm厚の窒化酸化珪素膜を形成した後で上記のように水素化処理を行い、その後で残り800nm厚の酸化珪素膜を形成しても構わない。次に、図10Aに示すように、第1層間絶縁膜546及びゲート絶縁膜514に対してコンタクトホールを形成し、ソース信号線547~550と、ドレイン配線551~553を形成する。なお、本実施例ではこの電極を、Ti膜を100nm、Tiを含むアルミニウム膜を300nm、Ti膜150nmをスパッタ法で連続形成した3層構造の積層膜とする。勿論、他の導電膜でも良い。次に、50~500nm代表的には200~300nmの厚さで第1パッシベーション膜554を形成する。本実施例では第1パッシベーション膜554として300nm厚の窒化酸化シリコン膜を用いる。これは窒化シリコン膜で代用しても良い。この時、窒化酸化シリコン膜の形成に先立ってH2、NH3等水素を含むガスを用いてプラズマ処理を行うことは有効である。この前処理により励起された水素が第1層間絶縁膜546に供給され、熱処理を行うことで、第1パッシベーション膜554の膜質が改善される。それと同時に、第1層間絶縁膜546に添加された水素が下層側に拡散するため、効果的に活性層を水素化することができる。次に、図10Bに示すように、有機樹脂からなる第2層間絶縁膜555を形成する。有機樹脂としてはポリイミド、アクリル、BCBベンゾシクロブテン等を使用することができる。特に、第2層間絶縁膜555はTFTが形成する段差を平坦化する必要があるので、平坦性に優れたアクリル膜が好ましい。本実施例では2.5μmの厚さでアクリル膜を形成する。次に、第2層間絶縁膜555、第1パッシベーション膜554にドレイン配線553に達するコンタクトホールを形成し、次に保護電極556を形成する。保護電極556としてはアルミニウムを主成分とする導電膜を用いれば良い。保護電極556は真空蒸着法で形成すれば良い。次に、珪素を含む絶縁膜本実施例では酸化珪素膜を500nmの厚さに形成し、画素電極となる部分に対応する位置に開口部を形成して第3層間絶縁膜557を形成する。開口部を形成する際、ウェットエッチング法を用いることで容易にテーパー形状の側壁とすることができる。開口部の側壁が十分になだらかでないと段差に起因するEL層の劣化が顕著な問題となってしまう。次にEL素子の陰極である対向電極MgAg電極558を形成する。MgAg電極558は真空蒸着法を用いて、厚さが180~300nm典型的には200~250nmになるように形成する。次に、EL層559を、真空蒸着法を用いて形成する。なお、EL層559の膜厚は800~200nm典型的には100~120nm、画素電極陽極560を110nmの厚さとすれば良い。本実施例におけるの工程では、赤色に対応する画素、緑色に対応する画素及び青色に対応する画素に対して順次EL層及び画素電極陽極を形成する。但し、EL層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にEL層及び画素電極陽極を形成するのが好ましい。即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のEL層及び画素電極陽極を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のEL層及び画素電極陽極を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のEL層及び画素電極陽極を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。また、全画素にEL層及び画素電極陽極を形成するまで真空を破らずに処理することが好ましい。なお、EL層559としては公知の材料を用いることができる。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層及び電子注入層でなる4層構造をEL層とすれば良い。また、本実施例ではEL素子の画素電極陽極560として酸化インジウムスズITO膜を形成する。また、酸化インジウムに2~20の酸化亜鉛ZnOを混合した透明導電膜を用いても良いし、公知の他の材料であっても良い。最後に、窒化珪素膜でなる第2パッシベーション膜561を300nmの厚さに形成する。こうして図10Cに示すような構造のELディスプレイが完成する。なお、実際には、図10Cまで完成したら、さらに外気に曝されないように気密性の高い保護フィルムラミネートフィルム、紫外線硬化樹脂フィルム等やセラミックス製シーリングカンなどのハウジング材でパッケージング封入することが好ましい。その際、ハウジング材の内部を不活性雰囲気にしたり、内部に吸湿性材料例えば酸化バリウムを配置することでEL層の信頼性寿命が向上する。なお本実施例は、実施例2と自由に組み合わせて実施することが可能である。本実施例では本願発明のELディスプレイの構成を図11の斜視図を用いて説明する。本実施例のELディスプレイは、ガラス基板2201上に形成された、画素部2202と、ゲート信号側駆動回路2203と、ソース信号側駆動回路2204とで構成される。画素部2202のスイッチング用TFT2205はnチャネル型TFTであり、ゲート信号側駆動回路2203に接続されたゲート信号線2206、ソース信号側駆動回路2204に接続されたソース信号線2207の交点に配置されている。また、スイッチング用TFT2205のドレイン領域はEL駆動用TFT2208のゲート電極に接続されている。さらに、EL駆動用TFT2208のソース領域は電源供給線2209に接続される。またEL駆動用TFT2208のゲート電極と電源供給線2209とに接続されたコンデンサ2216が設けられている。本実施例では、電源供給線2209には電源電位が与えられている。また、このEL素子2211の対向電極本実施例では陰極は定常電位が与えられている。そして、外部入出力端子となるFPC2212には駆動回路まで信号を伝達するための入出力配線接続配線2213、2214、及び電源供給線2209に接続された入出力配線2215が設けられている。さらに、ハウジング材をも含めた本実施例のELモジュールについて図12A、Bを用いて説明する。なお、必要に応じて図11で用いた符号を引用することにする。ガラス基板2201上には画素部2202、ゲート信号側駆動回路2203、ソース信号側駆動回路2204が形成されている。それぞれの駆動回路からの各種配線は、入出力配線2213~2215を経てFPC2212に至り外部機器へと接続される。このとき少なくとも画素部2202、好ましくは駆動回路2203、2204及び画素部2202を覆うようにして基板2304を設ける。なお、保護基板2304はシール材2305によって、ガラス基板2201と共同して密閉空間を形成するようにしてガラス基板2201に固着される。このとき、EL素子は完全に前記密閉空間に封入された状態となり、外気から完全に遮断される。このガラス基板2201と保護基板2304とシール材2305とで形成される空間をセル2306と呼ぶ。なおセル2306は、保護基板2304を複数設けることで、複数形成しても構わない。また、保護基板2304の材質はガラス、ポリマー等の絶縁性物質が好ましい。例えば、非晶質ガラス硼硅酸塩ガラス、石英等、結晶化ガラス、セラミックスガラス、有機系樹脂アクリル系樹脂、スチレン系樹脂、ポリカーボネート系樹脂、エポキシ系樹脂等、シリコーン系樹脂が挙げられる。また、セラミックスを用いても良い。また、シール材2305が絶縁性物質であるならステンレス合金等の金属材料を用いることも可能である。また、シール材2305の材質は、エポキシ系樹脂、アクリレート系樹脂等のシール材を用いることが可能である。さらに、熱硬化性樹脂や光硬化性樹脂をシール材として用いることもできる。但し、可能な限り酸素、水分を透過しない材質であることが必要である。セル2306には充填材を注入しておくことが望ましい。充填材としては、PVCポリビニルクロライド、エポキシ樹脂、シリコーン樹脂、PVBポリビニルブラチル、EVAエチレンビニルアセテート、アクリルまたはポリイミド等を用いることができる。また、セル2306に乾燥剤を設けておくことも有効である。乾燥剤としては特開平9-148066号公報に記載されているような材料を用いることができる。一般的には酸化バリウムが用いられている。また、図12Bに示すように、画素部には個々に孤立したEL素子を有する複数の画素が設けられ、それらは全て保護電極2307を共通電極として有している。本実施例では、EL層、陰極MgAg電極及び保護電極を大気解放しないで連続形成することが好ましいとしたが、EL層と陰極とを同じマスク材を用いて形成し、保護電極だけ別のマスク材で形成すれば図12Bの構造を実現することができる。このとき、EL層と陰極は画素部の上にのみ設ければよく、駆動回路の上に設ける必要はない。勿論、駆動回路上に設けられていても問題とはならないが、EL層にアルカリ金属が含まれていることを考慮すると設けない方が好ましい。なお、保護電極2307は2308で示される領域において、画素電極と同一材料でなる接続配線2309を介して入出力配線2310に接続される。入出力配線2310は保護電極2307に電源電位を加えるための電源供給線であり、導電性ペースト材料2311を介してFPC2212に接続される。なお本実施例は、実施例1または実施例2と自由に組み合わせて実施することが可能である。本実施例では、本願発明におけるELディスプレイの画素の構成について説明する。本願発明におけるELディスプレイの画素部には、マトリクス状に複数の画素が配列されている。画素の回路図の一例を図13Aに示す。図13Aにおいて、画素1000の中にスイッチング用TFT1001が設けられている。なお本願発明において、スイッチング用TFT1001はnチャネル型TFTでもpチャネル型TFTでも、どちらでも用いることが可能である。図13Aにおいて、スイッチング用TFT1001にはnチャネル型TFTを用いる。スイッチング用TFT1001のゲート電極は、ゲート信号を入力するゲート信号線1002に接続されている。スイッチング用TFT1001のソース領域とドレイン領域は、一方はデジタルデータ信号を入力するデータ信号線ソース信号線ともいう1003に接続されている。またもう一方はEL駆動用TFT1004のゲート電極に接続される。EL駆動用TFT1004のソース領域とドレイン領域は、一方は電源供給線1005に接続され、もう一方はドレイン領域はEL素子1006に接続される。EL素子1006は陽極と、陰極と、陽極と陰極との間に設けられたEL層とでなる。なお本願発明において、陽極が画素電極で陰極が対向電極の場合、EL駆動用TFT1004のソース領域またはドレイン領域は、EL素子1006の陽極に接続される。逆に陽極が対向電極で陰極が画素電極の場合、EL駆動用TFT1004のソース領域またはドレイン領域は、EL素子1006の陰極に接続される。なおEL駆動用TFT1004はnチャネル型TFTでもpチャネル型TFTでもどちらでも用いることが可能であるが、EL素子1006の陽極が画素電極で陰極が対向電極の場合、EL駆動用TFT1004はpチャネル型TFTであることが好ましい。また逆にEL素子1006の陽極が対向電極で陰極が画素電極の場合、EL駆動用TFT1004はnチャネル型TFTであることが好ましい。図13AではEL駆動用TFT1004にpチャネル型TFTを用いており、EL素子1006の陰極は定常電源1007に接続されている。また、スイッチング用TFT1001が非選択状態オフの状態にある時、EL駆動用TFT1004のゲート電圧を保持するためにコンデンサを設けても良い。コンデンサを設ける場合、スイッチング用TFT1001のソース領域とドレイン領域のソース信号線に接続されていない方と、電源供給線1005との間にコンデンサを接続するようにする。図13Aに示した回路図において、電源供給線1005はソース信号線1003と平行に並んでいる。またEL駆動用TFT1004の活性層中にLDD領域を設け、LDD領域とゲート電極とがゲート絶縁膜を介して重なる領域Lov領域を形成しても良い。EL駆動用TFT1004がnチャネル型TFTでもpチャネル型TFTでも、活性層のドレイン領域側にLov領域を形成することで、EL駆動用TFT1004のゲート電極とLov領域との間に容量を形成することができ、EL駆動用TFT1004のゲート電圧を保持することができる。特にEL駆動用TFT1004がnチャネル型TFTの場合、活性層のドレイン領域側にLov領域を形成することでオン電流を増加させることができる。EL駆動用TFTのLov領域をEL駆動用TFT1004のゲート電圧を保持するためのコンデンサとして用いるには、例えば画素のサイズが22μm×22μm、ゲート絶縁膜の厚さが800Å、ゲート絶縁膜の比誘電率が4.1であった場合約19.8fFの容量値が必要である。よってLov領域の面積LDD領域とゲート電極とがゲート絶縁膜を介して重なる面積は、約66μm2必要となる。なお図13Aに示した回路図において、スイッチング用TFT1001またはEL駆動用TFT1004をマルチゲート構造直列に接続された二つ以上のチャネル形成領域を有する活性層を含む構造としても良い。図13Aに示した画素のスイッチング用TFT1001をマルチゲート構造とした画素の回路図を図14Aに示す。スイッチング用TFT1001aとスイッチング用TFT1001bとが直列に接続して設けられている。スイッチング用TFT1001a、1001b以外は図13Aに示した回路図と構成が同じである。スイッチング用TFTをマルチゲート構造にすることによって、オフ電流を下げることができ、コンデンサを特に設けなくともEL駆動用TFT1004のゲート電圧を保持することができる。よって、新たにEL駆動用TFT1004のゲート電圧を保持するためのコンデンサを設けなくとも良い。なお図14Aではダブルゲート構造としたが、本実施例はダブルゲートに限定されることはなく、マルチゲート構造であれば良い。また図には示してはいないが、EL駆動用TFTをマルチゲート構造にした場合、熱によるEL駆動用TFTの劣化を抑えることができる。次に本願発明の画素の回路図の別の一例を図13Bに示す。図13Bにおいて、画素1100の中にスイッチング用TFT1101が設けられている。なお本願発明において、スイッチング用TFT1101はnチャネル型TFTでもpチャネル型TFTでも、どちらでも用いることが可能である。図13Bにおいて、スイッチング用TFT1101にはnチャネル型TFTを用いる。スイッチング用TFT1101のゲート電極は、ゲート信号を入力するゲート信号線1102に接続されている。スイッチング用TFT1101のソース領域とドレイン領域のいずれか一方はデジタルデータ信号を入力するデータ信号線ソース信号線ともいう1103に接続されている。またもう一方はEL駆動用TFT1104のゲート電極に接続される。そして、EL駆動用TFT1104のソース領域とドレイン領域は、一方は電源供給線1105に接続され、もう一方はEL素子1106に接続される。EL素子1106は陽極と、陰極と、陽極と陰極との間に設けられたEL層とでなる。なお本願発明において、陽極が画素電極で陰極が対向電極の場合、EL駆動用TFT1104のソース領域またはドレイン領域は、EL素子1106の陽極に接続される。逆に陽極が対向電極で陰極が画素電極の場合、EL駆動用TFT1104のソース領域またはドレイン領域は、EL素子1106の陰極に接続される。なおEL駆動用TFT1104はnチャネル型TFTでもpチャネル型TFTでもどちらでも用いることが可能であるが、EL素子1106の陽極が画素電極で陰極が対向電極の場合、EL駆動用TFT1104はpチャネル型TFTであることが好ましい。また逆にEL素子1106の陽極が対向電極で陰極が画素電極の場合、EL駆動用TFT1104はnチャネル型TFTであることが好ましい。図13BではEL駆動用TFT1104にpチャネル型TFTを用いており、EL素子1106の陰極は定常電源1107に接続されている。また、スイッチング用TFT1101が非選択状態オフの状態にある時、EL駆動用TFT1104のゲート電圧を保持するためにコンデンサを設けても良い。コンデンサを設ける場合、スイッチング用TFT1101のソース領域とドレイン領域のソース信号線に接続されていない方と、電源供給線1105との間にコンデンサを接続するようにする。図13Bに示した回路図において、電源供給線1105はゲート信号線1102と平行に並んでいる。またEL駆動用TFT1104の活性層中にLDD領域を設け、LDD領域とゲート電極とがゲート絶縁膜を介して重なる領域Lov領域を形成しても良い。EL駆動用TFT1104がnチャネル型TFTでもpチャネル型TFTでも、活性層のドレイン領域側にLov領域を形成することで、EL駆動用TFT1004のゲート電極とLov領域との間に容量を形成することができ、EL駆動用TFT1004のゲート電圧を保持することができる。特にEL駆動用TFT1104がnチャネル型TFTの場合、活性層のドレイン領域側にLov領域を形成することでオン電流を増加させることができる。なお図13Bに示した回路図において、スイッチング用TFT1101またはEL駆動用TFT1104をマルチゲート構造としても良い。図13Bに示した画素のスイッチング用TFT1101をマルチゲート構造とした画素の回路図を図14Bに示す。スイッチング用TFT1101aとスイッチング用TFT1101bとが直列に接続して設けられている。スイッチング用TFT1101a、1101b以外は図13Bに示した回路図と構成が同じである。スイッチング用TFTをマルチゲート構造にすることによって、オフ電流を下げることができ、コンデンサを特に設けなくともEL駆動用TFT1104のゲート電圧を保持することができる。よって、新たにEL駆動用TFT1104のゲート電圧を保持するためのコンデンサを設けなくとも良い。なお図14Bではダブルゲート構造としたが、本実施例はダブルゲートに限定されることはなく、マルチゲート構造であれば良い。また図には示してはいないが、EL駆動用TFTをマルチゲート構造にした場合、熱によるEL駆動用TFTの劣化を抑えることができる。次に本願発明の画素の回路図の別の一例を図15Aに示す。図15Aにおいて、画素1200と画素1210とが隣接して設けられている。図15Aにおいて、1201及び1211はスイッチング用TFTである。なお本願発明において、スイッチング用TFT1201及び1211はnチャネル型TFTでもpチャネル型TFTでも、どちらでも用いることが可能である。図15Aにおいて、スイッチング用TFT1201及び1211にはnチャネル型TFTを用いる。スイッチング用TFT1201及び1211のゲート電極は、ゲート信号を入力するゲート信号線1202に接続されている。スイッチング用TFT1201及び1211のソース領域とドレイン領域は、一方はデジタルデータ信号を入力するデータ信号線ソース信号線ともいう1203と1204とにそれぞれ接続されている。またもう一方はEL駆動用TFT1204及び1214のゲート電極にそれぞれ接続される。そして、EL駆動用TFT1204及び1214のソース領域とドレイン領域の一方は電源供給線1220に接続され、もう一方はEL素子1205及び1215にそれぞれ接続される。このように本実施例では隣り合う2つの画素で1つの電源供給線1220を共有している。これにより、図13及び図14で示した構成に比べて、電源供給線の数を減らすことができる。配線の画素部全体に対する割合が小さいと、EL層の発光する方向に配線が設けられている場合において、配線による光の遮蔽が抑えられる。EL素子1205及び1215はそれぞれ陽極と、陰極と、陽極と陰極との間に設けられたEL層とでなる。なお本願発明において、陽極が画素電極で陰極が対向電極の場合、EL駆動用TFT1204及び1214のソース領域またはドレイン領域は、EL素子1205及び1215の陽極に接続される。逆に陽極が対向電極で陰極が画素電極の場合、EL駆動用TFT1204及び1214のソース領域またはドレイン領域は、EL素子1205及び1215の陰極に接続される。なおEL駆動用1204及び1214はnチャネル型TFTでもpチャネル型TFTでもどちらでも用いることが可能であるが、EL素子1205及び1215の陽極が画素電極で陰極が対向電極の場合、EL駆動用TFT1204及び1214はpチャネル型TFTであることが好ましい。また逆にEL素子1205及び1215の陽極が対向電極で陰極が画素電極の場合、EL駆動用TFT1204及び1214はnチャネル型TFTであることが好ましい。図15AではEL駆動用TFT1204及び1214にpチャネル型TFTを用いており、EL素子1205及び1215の陰極は定常電源1206及び1216に接続されている。また、スイッチング用TFT1201及び1211が非選択状態オフの状態にある時、EL駆動用TFT1204及び1214のゲート電圧を保持するためにコンデンサを設けても良い。コンデンサを設ける場合、スイッチング用TFT1201のソース領域とドレイン領域のソース信号線に接続されていない方と、電源供給線1220との間にコンデンサを接続するようにする。またEL駆動用TFT1204及び1214の活性層中にLDD領域を設け、LDD領域とゲート電極とがゲート絶縁膜を介して重なる領域Lov領域を形成しても良い。EL駆動用TFT1204がnチャネル型TFTでもpチャネル型TFTでも、活性層のドレイン領域側にLov領域を形成することで、EL駆動用TFT1204及び1214のゲート電極とLov領域との間に容量を形成することができ、EL駆動用TFT1204及び1214のゲート電圧を保持することができる。特にEL駆動用TFT1204及び1214がnチャネル型TFTの場合、活性層のドレイン領域側にLov領域を形成することでオン電流を増加させることができる。なお図15Aに示した回路図において、スイッチング用TFT1201、1211またはEL駆動用TFT1204、1214をマルチゲート構造としても良い。図15Aに示した画素のスイッチング用TFT1201、1211をマルチゲート構造とした画素の回路図を図16Aに示す。スイッチング用TFT1201aとスイッチング用TFT1201bとが直列に接続して設けられている。またスイッチング用TFT1211aとスイッチング用TFT1211bとが直列に接続して設けられている。スイッチング用TFT1201a、1201b及びスイッチング用TFT1211a及び1211b以外は図15Aに示した回路図と構成が同じである。スイッチング用TFTをマルチゲート構造にすることによって、オフ電流を下げることができ、コンデンサを特に設けなくともEL駆動用TFT1204及び1214のゲート電圧を保持することができる。よって、新たにEL駆動用TFT1204及び1214のゲート電圧を保持するためのコンデンサを設けなくとも良い。なお図16Aではダブルゲート構造としたが、本実施例はダブルゲートに限定されることはなく、マルチゲート構造であれば良い。また図には示してはいないが、EL駆動用TFTをマルチゲート構造にした場合、熱によるEL駆動用TFTの劣化を抑えることができる。次に本願発明の画素の回路図の別の一例を図15Bに示す。図15Bにおいて、画素1300と画素1310とが隣接して設けられている。図15Bにおいて、1301及び1311はスイッチング用TFTである。なお本願発明において、スイッチング用TFT1301及び1311はnチャネル型TFTでもpチャネル型TFTでも、どちらでも用いることが可能である。図15Bにおいて、スイッチング用TFT1301及び1311にはnチャネル型TFTを用いる。スイッチング用TFT1301及び1311のゲート電極は、ゲート信号を入力するゲート信号線1302及び1312にそれぞれ接続されている。スイッチング用TFT1301及び1311のソース領域とドレイン領域は、一方はデジタルデータ信号を入力するデータ信号線ソース信号線ともいう1303にそれぞれ接続されている。またもう一方はEL駆動用TFT1304及び1314のゲート電極にそれぞれ接続される。そして、EL駆動用TFT1304及び1314のソース領域とドレイン領域は、一方は電源供給線1320に接続され、もう一方はEL素子1305及び1315にそれぞれ接続される。このように本実施例では隣り合う2つの画素で1つの電源供給線1320を共有している。これにより、図13及び図14で示した構成に比べて、電源供給線の数を減らすことができる。配線の画素部全体に対する割合が小さいと、EL層の発光する方向に配線が設けられている場合において、配線による光の遮蔽が抑えられる。そして図16Bに示した回路図において、電源供給線1320はゲート信号線1302、1312と平行に並んでいる。EL素子1305及び1315はそれぞれ陽極と、陰極と、陽極と陰極との間に設けられたEL層とでなる。なお本願発明において、陽極が画素電極で陰極が対向電極の場合、EL駆動用TFT1304及び1314のソース領域またはドレイン領域は、EL素子1305及び1315の陽極に接続される。逆に陽極が対向電極で陰極が画素電極の場合、EL駆動用TFT1304及び1314のソース領域またはドレイン領域は、EL素子1305及び1315の陰極に接続される。なおEL駆動用1304及び1314はnチャネル型TFTでもpチャネル型TFTでもどちらでも用いることが可能であるが、EL素子1305及び1315の陽極が画素電極で陰極が対向電極の場合、EL駆動用TFT1304及び1314はpチャネル型TFTであることが好ましい。また逆にEL素子1305及び1315の陽極が対向電極で陰極が画素電極の場合、EL駆動用TFT1304及び1314はnチャネル型TFTであることが好ましい。図15BではEL駆動用TFT1304及び1314にpチャネル型TFTを用いており、EL素子1305及び1315の陰極は定常電源1306及び1316に接続されている。また、スイッチング用TFT1301及び1311が非選択状態オフの状態にある時、EL駆動用TFT1304及び1314のゲート電圧を保持するためにコンデンサを設けても良い。コンデンサを設ける場合、スイッチング用TFT1301、1311のソース領域とドレイン領域のソース信号線に接続されていない方と、電源供給線1320との間にコンデンサを接続するようにする。またEL駆動用TFT1304及び1314の活性層中にLDD領域を設け、LDD領域とゲート電極とがゲート絶縁膜を介して重なる領域Lov領域を形成しても良い。EL駆動用TFT1304及び1314がnチャネル型TFTでもpチャネル型TFTでも、活性層のドレイン領域側にLov領域を形成することで、EL駆動用TFT1304及び1314のゲート電極とLov領域との間に容量を形成することができ、EL駆動用TFT1304及び1314のゲート電圧を保持することができる。特にEL駆動用TFT1304及び1314がnチャネル型TFTの場合、活性層のドレイン領域側にLov領域を形成することでオン電流を増加させることができる。なお図15Bに示した回路図において、スイッチング用TFT1301、1311またはEL駆動用TFT1304、1314をマルチゲート構造としても良い。図15Bに示した画素のスイッチング用TFT1301、1311をマルチゲート構造とした画素の回路図を図16Bに示す。スイッチング用TFT1301aとスイッチング用TFT1301bとが直列に接続して設けられている。またスイッチング用TFT1311aとスイッチング用TFT1311bとが直列に接続して設けられている。スイッチング用TFT1301a、1301b及びスイッチング用TFT1311a及び1311b以外は図15Bに示した回路図と構成が同じである。スイッチング用TFTをマルチゲート構造にすることによって、オフ電流を下げることができ、コンデンサを特に設けなくともEL駆動用TFT1304及び1314のゲート電圧を保持することができる。よって、新たにEL駆動用TFT1304及び1314のゲート電圧を保持するためのコンデンサを設けなくとも良い。なお図16Bではダブルゲート構造としたが、本実施例はダブルゲートに限定されることはなく、マルチゲート構造であれば良い。また図には示してはいないが、EL駆動用TFTをマルチゲート構造にした場合、熱によるEL駆動用TFTの劣化を抑えることができる。なお本実施例において、EL駆動用TFTのドレイン領域とEL素子が有する画素電極との間に抵抗体を設けても良い。抵抗体を設けることによって、EL駆動用TFTからEL素子へ供給される電流量を制御し、EL駆動用TFTの特性のバラツキの影響を防ぐことが可能になる。抵抗体はEL駆動用TFTのオン抵抗よりも十分に大きい抵抗値を示す素子であれば良いため構造等に限定はない。なお、オン抵抗とは、TFTがオンの状態の時に、TFTのドレイン電圧をその時に流れているドレイン電流で割った値である。抵抗体の抵抗値としては1kΩ~50MΩ好ましくは10kΩ~10MΩ、さらに好ましくは50kΩ~1MΩの範囲から選択すれば良い。抵抗体として抵抗値の高い半導体層を用いると形成が容易であり好ましい。本実施例は、実施例1~3と自由に組み合わせて実施することが可能である。発光装置が画像を表示するのに、必要に応じて様々な補正が必要になる場合がある。例えばガンマ補正や自発光素子の発光強度の補正などである。また、CRT用にガンマ補正をかけた信号を扱う場合、逆のガンマ補正が必要となる場合がある。本実施例では、本願発明に用いられるデジタルのビデオ信号に補正をかけることができる補正システムについて説明する。以下に4ビットのデジタルのビデオ信号に補正をかける補正システムを例にとって説明する。なお本実施例はこのビット数に限定されない。本実施例で用いられる補正システムは、図4Aで示した時分割階調データ信号発生回路114に入力される前のビデオ信号に補正をかける。なお、補正にかけるビデオ信号はデジタルの信号である必要があるため、ビデオ信号がアナログの場合はデジタル信号に変換してから補正をかける。図20は横軸に補正システムに入力する前のビデオ信号補正前ビデオ信号、縦軸に補正システムから出力されるビデオ信号補正後ビデオ信号を示したものである。ビデオ信号にこのような補正をかけたい場合、具体的には図21に示すような補正システムを、時分割階調データ信号発生回路の前に設ける。図21Aに示すのは、本願発明で用いられる補正システムの1つの例である。図21Aに示す補正システムには、ビデオ信号のビット数と同じ数の不揮発性メモリ901~904が設けられている。in1~in4には補正前ビデオ信号の各ビットの情報が順に入力される。なおin1には補正前ビデオ信号の1ビット目LSBが、in4には補正前ビデオ信号の4ビット目MSBが入力される。全ての不揮発性メモリ901~904に、4ビットの情報を有する補正前ビデオ信号が入力される。不揮発性メモリ901には、入力された補正前ビデオ信号に対して出力される1ビット目の補正後ビデオ信号の情報が内蔵されている。よって不揮発性メモリ901に入力された補正前ビデオ信号は、1ビット目の補正後ビデオ信号に変換されてout1から出力される。なお本願発明において、入力された補正前ビデオ信号に対して出力される補正後ビデオ信号の情報を、補正データと呼ぶ。同様に不揮発性メモリ902~904には、入力された補正前ビデオ信号に対して出力される2~4ビット目の補正後ビデオ信号の情報がそれぞれ内蔵されている。よって不揮発性メモリ902~904に入力された補正前ビデオ信号は、2~4ビット目の補正後ビデオ信号に変換されてout2~out4から出力される。補正前ビデオ信号が補正後ビデオ信号に変換される様子を、具体的に図22に示す。in1~in4に入力された補正前ビデオ信号が0000という情報を有していた場合、不揮発性メモリ901~904から全て0の情報が出力される。そのため、out1~out4から出力される補正後ビデオ信号は0000という情報を有することとなる。in1~in4に入力された補正前ビデオ信号が1000という情報を有していた場合、不揮発性メモリ901、903、904から0の情報が出力される。また不揮発性メモリ902から1の情報が出力される。そのため、out1~out4から出力される補正後ビデオ信号は0100という情報を有することとなる。また、in1~in4に入力された補正前ビデオ信号が1111という情報を有していた場合、不揮発性メモリ901~904から全て1の情報が出力される。そのため、out1~out4から出力される補正後ビデオ信号は1111という情報を有することとなる。このように、不揮発性メモリ901~904を用いた補正システムによって、図20に示したような補正をビデオ信号にかけることができる。図21Bに、本願発明に用いられる補正システムの、図21Aに示したものとは別の例を示す。図21Bに示す補正システムには、ビデオ信号のビット数と同じ数の揮発性メモリ911~914と記憶用不揮発性メモリ921~924が設けられている。in1~in4には補正前ビデオ信号の各ビットの情報が順に入力される。なおin1には補正前ビデオ信号の1ビット目LSBが、in4には補正前ビデオ信号の4ビット目MSBが入力される。全ての記憶用不揮発性メモリ921~924に、4ビットの情報を有する補正前ビデオ信号が入力される。記憶用不揮発性メモリ921には、入力された補正前ビデオ信号に対して出力される1ビット目の補正後ビデオ信号の情報が内蔵されている。同様に記憶用不揮発性メモリ922~924には、入力された補正前ビデオ信号に対して出力される2~4ビット目の補正後ビデオ信号の情報がそれぞれ内蔵されている。そして、記憶用不揮発性メモリ921~924に内蔵されている情報は、それぞれ揮発性メモリ911~914において読み込まれ、一定の期間保持される。よって揮発性メモリ911に入力された補正前ビデオ信号は、1ビット目の補正後ビデオ信号に変換されてout1から出力される。また同様に不揮発性メモリ902~904に入力された補正前ビデオ信号も、それぞれ2~4ビット目の補正後ビデオ信号に変換されてout2~out4から出力される。このように、図21Bに示した補正システムによって、補正前ビデオ信号を補正後ビデオ信号に変換することができる。なお、不揮発性メモリに比べて揮発性メモリは高速で動作することが可能であることから、図21Bに示した補正システムは、図21Aに示した補正システムに比べて高速で動作させることが可能である。図21に示した補正システムは、不揮発性メモリ、揮発性メモリ、記憶用不揮発性メモリ等のメモリ回路をビデオ信号のビット数と同じ数に分割して設けているが、これらのメモリ回路は同一のICチップ上のものであっても良い。また半導体を用いてELディスプレイと同一基板上に形成しても良い。なお、本実施例の補正システムにおいて、メモリ回路に記憶された補正データは、本実施例で用いたものに限られない。本実施例は、実施例1~5と自由に組み合わせて実施することが可能である。本願発明のELディスプレイにおいて、EL素子が有するEL層に用いられる材料は、有機EL材料に限定されず、無機EL材料を用いても実施できる。但し、現在の無機EL材料は非常に駆動電圧が高いため、そのような駆動電圧に耐えうる耐圧特性を有するTFTを用いなければならない。または、将来的にさらに駆動電圧の低い無機EL材料が開発されれば、本願発明に適用することは可能である。また、本実施例の構成は、実施例1~6のいずれの構成とも自由に組み合わせることが可能である。本願発明において、EL層として用いる有機物質は低分子系有機物質であってもポリマー系高分子系有機物質であっても良い。低分子系有機物質はAlq3トリス-8-キノリライト-アルミニウム、TPDトリフェニルアミン誘導体等を中心とした材料が知られている。ポリマー系有機物質として、π共役ポリマー系の物質が挙げられる。代表的には、PPVポリフェニレンビニレン、PVKポリビニルカルバゾール、ポリカーボネート等が挙げられる。ポリマー系高分子系有機物質は、スピンコーティング法溶液塗布法ともいう、ディッピング法、ディスペンス法、印刷法またはインクジェット法など簡易な薄膜形成方法で形成でき、低分子系有機物質に比べて耐熱性が高い。また本願発明のELディスプレイが有するEL素子において、そのEL素子が有するEL層が、電子輸送層と生孔輸送層とを有している場合、電子輸送層と生孔輸送層とを無機の材料、例えば非晶質のSiまたは非晶質のSi1xCx等の非晶質半導体で構成しても良い。非晶質半導体には多量のトラップ準位が存在し、かつ非晶質半導体が他の層と接する界面において多量の界面準位を形成する。そのため、EL素子は低い電圧で発光させることができるとともに、高輝度化を図ることもできる。また有機EL層にドーパント不純物を添加し、有機EL層の発光の色を変化させても良い。ドーパントとして、DCM1、ナイルレッド、ルブレン、クマリン6、TPB、キナクリドン等が挙げられる。また、本実施例の構成は、実施例1~7のいずれの構成とも自由に組み合わせることが可能である。次に図1に示した本願発明のELディスプレイの、別の駆動方法について説明する。ここではnビットデジタル駆動方式により2n階調の表示を行う場合について説明する。なおタイミングチャートは実施の形態で示した場合と同じであるので、図2を参照する。図1に本実施例のELディスプレイの画素部1500の構造を示す。ゲート信号を入力するゲート信号線G1~Gyは各画素が有するスイッチング用TFT1501のゲート電極に接続されている。また各画素の有するスイッチング用TFT1501のソース領域とドレイン領域は、一方がデジタルデータ信号を入力するソース信号線データ信号線ともいうS1~Sxに、もう一方が各画素が有するEL駆動用TFT1504のゲート電極及び各画素が有するコンデンサ1508にそれぞれ接続されている。なお本実施例ではコンデンサ1508を有する構成としたが、コンデンサ1508がない構成であっても良い。本願発明はコンデンサの有無に限定されない。各画素が有するEL駆動用TFT1504のソース領域とドレイン領域はそれぞれ、一方は電源供給線V1~Vxに、もう一方はEL素子1506に接続されている。電源供給線V1~Vxの電位を電源電位と呼ぶ。また電源供給線V1~Vxは、各画素が有するコンデンサ1508に接続されている。なおデジタルデータ信号とは、アナログまたはデジタルのビデオ信号を、時分割階調を行うために変換したデジタル信号であり、画像情報を含む信号である。EL素子1506は陽極と陰極と、陽極と陰極との間に設けられたEL層とからなる。陽極がEL駆動用TFT1504のソース領域またはドレイン領域と接続している場合、言い換えると陽極が画素電極の場合、対向電極である陰極は一定の電位に保たれる。逆に陰極がEL駆動用TFT1504のソース領域またはドレイン領域と接続している場合、言い換えると陰極が画素電極の場合、対向電極である陽極は一定の電位に保たれる。対向電極の定常電位と画素電極の電源電位との電位差がEL駆動電圧であり、このEL駆動電圧がEL層にかかる。まず、1フレーム期間Fをn個のサブフレーム期間SF1~SFnに分割する。なお、画素部の全ての画素が1つの画像を表示する期間を1フレーム期間Fと呼ぶ。サブフレーム期間はアドレス期間Taとサステイン期間Tsとに分けられる。アドレス期間とは、1サブフレーム期間中、全画素にデジタルデータ信号を入力するのに要する時間であり、サステイン期間点灯期間とも呼ぶとは、EL素子を発光させる期間を示している。SF1~SFnがそれぞれ有するアドレス期間TaをそれぞれTa1~Tanとする。SF1~SFnがそれぞれ有するサステイン期間TsをそれぞれTs1~Tsnとする。まずアドレス期間において、電源供給線V1~Vxは定常電位と同じ高さの電源電位に保たれている。本実施例において、デジタル駆動のアドレス期間における電源電位をオフの電源電位と呼ぶ。なおオフの電源電位の高さは、EL素子1506が発光しない範囲で、定常電位の高さと同じであれば良い。なおこのときのEL駆動電圧をオフのEL駆動電圧と呼ぶ。理想的にはオフのEL駆動電圧は0Vであることが望ましいが、EL素子1506が発光しない程度の大きさであれば良い。そしてゲート信号線G1にゲート信号が入力され、ゲート信号線G1に接続されているスイッチング用TFT1501全てがONの状態になる。そしてゲート信号線G1に接続されているスイッチング用TFT1501がONにされた状態で、ソース信号線S1~Sxに順にデジタルデータ信号が入力される。そしてソース信号線S1~Sxに入力されたデジタルデータ信号は、オンONの状態のスイッチング用TFT1501を介してEL駆動用TFT1504のゲート電極に入力される。またゲート信号線G1に接続された全ての画素のコンデンサ1508にもデジタルデータ信号が入力され、電荷が保持される。次にゲート信号線G2にゲート信号が入力され、ゲート信号線G2に接続されているスイッチング用TFT1501全てがONの状態になる。そしてゲート信号線G2に接続されているスイッチング用TFT1501をONにした状態で、ソース信号線S1~Sxに順にデジタルデータ信号が入力される。ソース信号線S1~Sxに入力されたデジタルデータ信号は、スイッチング用TFT1501を介してEL駆動用TFT1504のゲート電極に入力される。またゲート信号線G2に接続された全ての画素のコンデンサ1508にもデジタルデータ信号が入力され保持される。上述した動作をゲート信号線Gyまで繰り返し、全ての画素にデジタルデータ信号が入力される。全ての画素にデジタルデータ信号が入力されるまでの期間がアドレス期間である。アドレス期間が終了すると同時にサステイン期間となる。サステイン期間になると、電源供給線V1~Vxの電位は、オフの電源電位からオンの電源電位に変わる。本実施例において、デジタル駆動のサステイン期間における電源電位をオンの電源電位と呼ぶ。オンの電源電位は、EL素子が発光する程度に定常電位との間に電位差を有していればよい。なおこの電位差をオンのEL駆動電圧と呼ぶ。なおオフの電源電位とオンの電源電位とを総称して電源電位と呼ぶ。またオンのEL駆動電圧とオフのEL駆動電圧を総称してEL駆動電圧と呼ぶ。そしてサステイン期間において、全てのスイッチング用TFT1501はオフ状態となる。そしてコンデンサ1508において保持されたデジタルデータ信号が、EL駆動用TFT1504のゲート電極に入力される。本実施例では、デジタルデータ信号が0の情報を有していた場合、EL駆動用TFT1504はオフ状態となる。よってEL素子1506の画素電極はオフの電源電位に保たれたままである。その結果、0の情報を有するデジタルデータ信号が印加された画素が有するEL素子1506は発光しない。逆に本実施例では、1の情報を有していた場合、EL駆動用TFT1504はオン状態となる。よってEL素子1506の画素電極はオンの電源電位になる。その結果、1の情報を有するデジタルデータ信号が印加された画素が有するEL素子1506は発光する。サステイン期間が終了すると再びアドレス期間に入り、全画素にデータ信号を入力したらサステイン期間に入る。このときはTs1~Tsn-1のいずれかの期間がサステイン期間となる。ここではTsn-1の期間、所定の画素を点灯させたとする。以下、残りのn-2個のサブフレームについて同様の動作を繰り返し、順次Tsn-2、Tsn-3、...、Ts1とサステイン期間を設定し、それぞれのサブフレームで所定の画素を点灯させたとする。n個のサブフレーム期間が終了したら、1フレーム期間が終了する。なお、本願発明において、n個のサステイン期間Ts1、...、Tsnのうち、少なくとも1つのサステイン期間において、EL素子の発光輝度が他のサステイン期間におけるEL素子の発光輝度よりも、常に低くなるように設定する。発光輝度が他のサステイン期間の1/mであるサステイン期間をTsppは1以上n以下の任意の数であるとすると、n個のサステイン期間Ts1、...、Tsnのうち、サステイン期間Tsp以外のサステイン期間の長さは、2TTは正の定数で表される。また、サステイン期間Tspの長さは2T×mで表される。なお、mは1より大きい正数である。よって、サステイン期間TspにおいてEL素子の発光輝度が他のサステイン期間の1/mであっても、サステイン期間Tspの長さが2T×mに設定されているので、所望の階調表示が得られる。よって、n個のサステイン期間Ts1、...、Tsnのうち、どのサステイン期間をサステイン期間Tspとしても、またサステイン期間Tspをいくつ設けてたとしても、全てのサステイン期間Ts1、...、TsnにおいてEL素子が発する光の量をLm1、...、Lmnとすると、Lm1:Lm2:Lm3:...:Lmn-1:Lmn=20:21:22:...:2:2となる。但し、SF1~SFnを出現させる順序はどのようにしても良く、よってサステイン期間Ts1、...、Tsnを出現させる順序も任意である。このサステイン期間の組み合わせで2n階調のうち所望の階調表示を行うことができる。各画素の階調は、1フレーム期間においてどのサブフレーム期間を選択して発光させるかによって決まる。例えば、n=8のとき、全部のサステイン期間で発光した場合の画素の輝度を100とすると、Ts1とTs2において画素が発光した場合には75の輝度が表現でき、Ts3とTs5とTs8を選択した場合には16の輝度が表現できる。本願発明では上記構成によって、TFTによってId-Vg特性に多少のばらつきがあっても、等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることができる。よってId-Vg特性のバラツキによって、同じ電圧の信号を入力してもEL素子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。また、EL素子の発光輝度が他のサステイン期間の1/mであるサステイン期間Tspにおいて、EL素子の発光時間を2T×mTは正の定数とすることができる。上記構成によって、画像の階調数が高くなることによってビット数nが大きくなり、2Tで表されるあるサステイン期間の長さが短くなっても、EL素子の発光輝度を他のサステイン期間の1/mに調整することでサステイン期間の長さを2T×mとし、延ばすことが可能になる。なお上述した本実施例の構成では、対向電極の電位を常に一定に保ち、画素電極の電位をアドレス期間とサステイン期間とで変化させて、オフのEL駆動電圧またはオンのEL駆動電圧をEL層に加えていた。しかし本願発明はこの構成に限定されない。逆に画素電極の電位を常に一定に保ち、対向電極の電位をアドレス期間とサステイン期間とで変化させることで、オフのEL駆動電圧またはオンのEL駆動電圧をEL層に加えても良い。この場合EL素子の輝度の調整は、対向電極の電位の制御によって行われる。また上述した本実施例の構成では、オフのEL駆動電圧を0としてEL素子を発光させなかったが、オフのEL駆動電圧をオンのEL駆動電圧と同じ電圧とし、アドレス期間も発光させるようにしても良い。この場合、電源電位と定常電位を常に一定の値に保つ。ただしこの場合、サブフレーム期間が発光する期間となるので、サブフレーム期間の長さを、SF1、SF2、...、SFn=20T、21T、...、2Tとし、輝度が1/mであるサブフレーム期間の長さを2T×mとする。上記構成により、アドレス期間を発光させない駆動方法に比べて、高い輝度の画像が得られる。また本実施例ではノンインターレース走査で駆動した例について説明したが、インターレースで駆動することも可能である。また、本実施例の構成は、実施例1、3~8のいずれの構成とも自由に組み合わせることが可能である。次に本願発明のELディスプレイの、別の駆動方法について説明する。ここでは4ビットのデジタルデータ信号により24階調の表示を行う場合について説明する。なおタイミングチャートは実施例2で示した場合と同じであるので、図6を参照する。本実施例のELディスプレイの画素部の構造は、図1に示した物と同じである。ゲート信号を入力するゲート信号線G1~Gyは各画素が有するスイッチング用TFTのゲート電極に接続されている。また各画素の有するスイッチング用TFTのソース領域とドレイン領域は、一方がデジタルデータ信号を入力するソース信号線S1~Sxに、もう一方が各画素が有するEL駆動用TFTのゲート電極及び各画素が有するコンデンサにそれぞれ接続されている。なお本実施例ではコンデンサを有する構成としたが、コンデンサがない構成であっても良い。本願発明はコンデンサの有無に限定されない。各画素が有するEL駆動用TFTのソース領域とドレイン領域はそれぞれ、一方は電源供給線V1~Vxに、もう一方はEL素子に接続されている。電源供給線V1~Vxの電位を電源電位と呼ぶ。また電源供給線V1~Vxは、各画素が有するコンデンサに接続されている。EL素子は陽極と陰極と、陽極と陰極との間に設けられたEL層とからなる。陽極がEL駆動用TFTのソース領域またはドレイン領域と接続している場合、言い換えると陽極が画素電極の場合、対向電極である陰極は一定の電位に保たれる。逆に陰極がEL駆動用TFTのソース領域またはドレイン領域と接続している場合、言い換えると陰極が画素電極の場合、対向電極である陽極は一定の電位に保たれる。また本明細書において、対向電極の電位を定常電位と呼ぶ。なお対向電極に定常電位を与える電源を定常電源と呼ぶ。対向電極の定常電位と画素電極の電源電位との電位差がEL駆動電圧であり、このEL駆動電圧がEL層にかかる。図6に、本実施例のELディスプレイのデジタル駆動におけるタイミングチャートを示す。まず、1フレーム期間Fを4個のサブフレーム期間SF1~SF4に分割する。サブフレーム期間はアドレス期間Taとサステイン期間Tsとに分けられる。アドレス期間とは、1サブフレーム期間中、全画素にデジタルデータ信号を入力するのに要する時間であり、サステイン期間点灯期間とも呼ぶとは、EL素子を発光させる期間を示している。SF1~SF4がそれぞれ有するアドレス期間TaをそれぞれTa1~Ta4とする。SF1~SF4がそれぞれ有するサステイン期間TsをそれぞれTs1~Ts4とする。まずアドレス期間において、電源供給線V1~Vxは定常電位と同じ高さの電源電位に保たれている。本実施例において、デジタル駆動のアドレス期間における電源電位をオフの電源電位と呼ぶ。なおオフの電源電位の高さは、EL素子が発光しない範囲で、定常電位の高さと同じであれば良い。なおこのときのEL駆動電圧をオフのEL駆動電圧と呼ぶ。理想的にはオフのEL駆動電圧は0Vであることが望ましいが、EL素子が発光しない程度の大きさであれば良い。そしてゲート信号線G1にゲート信号が入力され、ゲート信号線G1に接続されているスイッチング用TFT全てがONの状態になる。そしてゲート信号線G1に接続されているスイッチング用TFTがONにされた状態で、ソース信号線S1~Sxに順にデジタルデータ信号が入力される。デジタルデータ信号は0または1の情報を有しており、0と1のデジタルデータ信号は、一方がHi、一方がLoの電圧を有する信号である。そしてソース信号線S1~Sxに入力されたデジタルデータ信号は、オンONの状態のスイッチング用TFTを介してEL駆動用TFTのゲート電極に入力される。またゲート信号線G1に接続された全ての画素のコンデンサにもデジタルデータ信号が入力され、電荷が保持される。次にゲート信号線G2にゲート信号が入力され、ゲート信号線G2に接続されているスイッチング用TFT全てがONの状態になる。そしてゲート信号線G2に接続されているスイッチング用TFTをONにした状態で、ソース信号線S1~Sxに順にデジタルデータ信号が入力される。ソース信号線S1~Sxに入力されたデジタルデータ信号は、スイッチング用TFTを介してEL駆動用TFTのゲート電極に入力される。またゲート信号線G2に接続された全ての画素のコンデンサにもデジタルデータ信号が入力され保持される。上述した動作をゲート信号線Gyまで繰り返し、全ての画素にデジタルデータ信号が入力される。全ての画素にデジタルデータ信号が入力されるまでの期間がアドレス期間である。アドレス期間が終了すると同時にサステイン期間となる。サステイン期間になると、電源供給線V1~Vxの電位は、オフの電源電位からオンの電源電位に変わる。本実施例において、デジタル駆動のサステイン期間における電源電位をオンの電源電位と呼ぶ。オンの電源電位は、EL素子が発光する程度に定常電位との間に電位差を有していればよい。なおこの電位差をオンのEL駆動電圧と呼ぶ。なおオフの電源電位とオンの電源電位とを総称して電源電位と呼ぶ。またオンのEL駆動電圧とオフのEL駆動電圧を総称してEL駆動電圧と呼ぶ。そしてサステイン期間において、全てのスイッチング用TFTはオフ状態となる。そしてコンデンサにおいて保持されたデジタルデータ信号が、EL駆動用TFTのゲート電極に入力される。本実施例では、デジタルデータ信号が0の情報を有していた場合、EL駆動用TFTはオフ状態となる。よってEL素子の画素電極はオフの電源電位に保たれたままである。その結果、0の情報を有するデジタルデータ信号が印加された画素が有するEL素子は発光しない。逆に本実施例では、1の情報を有していた場合、EL駆動用TFTはオン状態となる。よってEL素子の画素電極はオンの電源電位になる。その結果、1の情報を有するデジタルデータ信号が印加された画素が有するEL素子は発光する。サステイン期間が終了すると再びアドレス期間に入り、全画素にデータ信号を入力したらサステイン期間に入る。このときはTs1~Ts3のいずれかの期間がサステイン期間となる。ここではTs3の期間、所定の画素を点灯させたとする。以下、残りの2個のサブフレームについて同様の動作を繰り返し、順次Ts2、Ts1とサステイン期間を設定し、それぞれのサブフレームで所定の画素を点灯させたとする。4個のサブフレーム期間が終了したら、1フレーム期間が終了する。なお、本願発明において、4個のサステイン期間Ts1、...、Ts4のうち、少なくとも1つのサステイン期間において、EL素子の発光輝度が他のサステイン期間におけるEL素子の発光輝度よりも、常に低くなるように設定する。本実施例ではサステイン期間Ts3とTs4におけるEL素子の発光輝度が、ほかのサステイン期間Ts1とTs2におけるEL素子の発光輝度の1/2である。つまりサステイン期間Ts3とTs4におけるオンのEL駆動電圧が、ほかのサステイン期間Ts1とTs2におけるEL駆動電圧の1/2である。発光輝度が他のサステイン期間の1/2であるサステイン期間Ts3とTs4以外のサステイン期間Ts1とTs2の長さは、それぞれT、21TTは正の定数で表される。また、サステイン期間Ts3とTs4の長さは、それぞれ22T×2、23T×2で表される。つまりサステイン期間Ts1~Ts4の長さの比は、1:21:21:22となる。よって、サステイン期間Ts3とTs4の発光輝度が他のサステイン期間の1/2であっても、全てのサステイン期間におけるサステイン期間Ts3とTs4の長さ割合が、発光輝度を1/2にしない場合に比べて2倍になっている。よって、サステイン期間Ts3とTs4においてEL素子の発光輝度が他のサステイン期間の1/2であっても、サステイン期間Ts3とTs4の長さの割合が2倍に設定されているので、所望の階調表示が得られる。よって、本実施例ではサステイン期間Ts3とTs4においてEL素子の輝度を1/2としたが、4個のサステイン期間Ts1、...、Ts4のうち、どのサステイン期間の輝度をどのぐらい低くしても、また輝度の低いサステイン期間をいくつ設けてたとしても、全てのサステイン期間Ts1、...、Ts4においてEL素子が発する光の量をLm1、...、Lm4とすると、Lm1:Lm2:Lm3:Lm4=20:21:22:23となる。但し、SF1~SF4を出現させる順序はどのようにしても良く、よってサステイン期間Ts1、...、Ts4を出現させる順序も任意である。このサステイン期間の組み合わせで24階調のうち所望の階調表示を行うことができる。各画素の階調は、1フレーム期間においてどのサブフレーム期間を選択して発光させるかによって決まる。例えば、n=4のとき、全部のサステイン期間で発光した場合の画素の輝度を100とすると、Ts1とTs2において画素が発光した場合には80の輝度が表現でき、Ts2とTs3とTs4を選択した場合には47の輝度が表現できる。本願発明では上記構成によって、TFTによってId-Vg特性に多少のばらつきがあっても、等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることができる。よってId-Vg特性のバラツキによって、同じビデオ信号を入力してもEL素子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。また、EL素子の発光輝度が他のサステイン期間Ts1~Tsnの1/mであるサステイン期間Tspにおいて、他のサステイン期間Ts1~Tsnの長さを2TTは正の定数とすると、EL素子の発光時間を2T×mとすることができる。上記構成によって、サステイン期間TspのEL素子の発光輝度を他のサステイン期間の1/mに調整することで、全てのサステイン期間におけるサステイン期間Tspの長さの割合を、サステイン期間Tspの発光輝度を1/mにしない場合に比べてm倍に延ばすことが可能になる。よって画像の階調数が高くなることによってビット数nが大きくなり最短のサステイン期間の長さが短くなっても、EL素子の発光輝度を低くすることでサステイン期間の長さを延ばすことができる。また本実施例ではノンインターレース走査で駆動した例について説明したが、インターレースで駆動することも可能である。また、本実施例の構成は、実施例1、3~8のいずれの構成とも自由に組み合わせることが可能である。本願発明を実施して形成されたELディスプレイELモジュールは、自発光型であるため液晶表示装置に比べて明るい場所での視認性に優れている。そのため本願発明は直視型のELディスプレイELモジュールを組み込んだ表示ディスプレイを指すに対して実施することが可能である。ELディスプレイとしてはパソコンモニタ、TV放送受信用モニタ、広告表示モニタ等が挙げられる。また、本願発明は上述のELディスプレイも含めて、表示ディスプレイを部品として含むあらゆる電子機器に対して実施することが可能である。そのような電子機器としては、EL表示装置、ビデオカメラ、デジタルカメラ、頭部取り付け型ディスプレイヘッドマウントディスプレイ等、カーナビゲーション、パーソナルコンピュータ、携帯情報端末モバイルコンピュータ、携帯電話または電子書籍等、記録媒体を備えた画像再生装置具体的にはコンパクトディスクCD、レーザーディスクLD又はデジタルビデオディスクDVD等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置などが挙げられる。それら電子機器の例を図17に示す。図17Aはパーソナルコンピュータであり、本体2001、筐体2002、表示装置2003、キーボード2004等を含む。本願発明の表示装置はパーソナルコンピュータの表示装置2003に用いることができる。図17Bはビデオカメラであり、本体2101、表示装置2102、音声入力部2103、操作スイッチ2104、バッテリー2105、受像部2106等を含む。本願発明のELディスプレイはビデオカメラの表示装置2102に用いることができる。図17Cは頭部取り付け型のゴーグルの一部右片側であり、本体2301、信号ケーブル2302、頭部固定バンド2303、表示モニタ2304、光学系2305、表示装置2306等を含む。本願発明のELディスプレイは表示装置2306に用いることができる。図17Dは記録媒体を備えた画像再生装置具体的にはDVD再生装置であり、本体2401、記録媒体CD、LDまたはDVD等2402、操作スイッチ2403、表示装置a2404、表示装置b2405等を含む。表示装置a2404は主として画像情報を表示し、表示装置b2405は主として文字情報を表示するが、本願発明のELディスプレイは記録媒体を備えた画像再生装置の表示装置a2404と表示装置b2405に用いることができる。なお、記録媒体を備えた画像再生装置としては、CD再生装置、ゲーム機器などに本願発明を用いることができる。図17Eは携帯型モバイルコンピュータであり、本体2501、カメラ部2502、受像部2503、操作スイッチ2504、表示装置2505等を含む。本願発明のELディスプレイは携帯型モバイルコンピュータの表示装置2505に用いることができる。また、将来的にEL材料の発光輝度が高くなれば、フロント型若しくはリア型のプロジェクターに用いることも可能となる。以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例1~10のどのような組み合わせからなる構成を用いても実現することができる。"