第1導電形の第1半導体層と、前記第1半導体層の主面上に積層され、前記主面に沿った方向に交互に周期的に設けられた第1導電形の第1半導体領域および第2導電形の第2半導体領域を含む第2半導体層と、を有する半導体装置の製造方法であって、前記第1半導体層の上に前記第2の半導体層を構成する層を成長する第1の工程と、前記層の全面に第1導電形の不純物をイオン注入する第2の工程と、前記層の前記第2半導体領域となる部分に第2導電形の不純物を選択的にイオン注入する第3の工程と、を備え、前記第1の工程と、前記第2の工程と、前記第3の工程と、をこの順に繰り返すことにより、複数の前記層を含む前記第2半導体層を形成することを特徴とする半導体装置の製造方法。前記第2半導体層を熱処理することにより前記層に選択的にイオン注入された前記第2導電形の不純物を拡散させ、隣り合う前記層における前記第2導電形の不純物を含む部分が接続した前記第2半導体領域を形成することを特徴とする請求項1記載の半導体装置の製造方法。前記層は、前記成長時にドープされた第1導電形もしくは第2導電形の不純物を含み、前記層に含まれる第1導電形の不純物の総量は、前記層に含まれる第2導電形の不純物の総量に等しいことを特徴とする請求項1または2に記載の半導体装置の製造方法。前記層は、前記イオン注入された第2導電形の不純物をストライプ状に含むことを特徴とする請求項1~3のいずれか1つに記載の半導体装置の製造方法。前記層は、前記イオン注入された第2導電形の不純物をドット状に含むことを特徴とする請求項1~3のいずれか1つに記載の半導体装置の製造方法。前記前記第2半導体層の前記第1半導体層とは反対側の主面に第2導電形の第3半導体領域を形成する工程と、前記第3半導体領域の表面に第1導電形の第4半導体領域を形成する工程と、前記第3半導体領域の表面に絶縁膜を介して対向する制御電極を形成する工程と、前記第3半導体領域と前記第4半導体領域とに電気的に接続された第1の主電極を形成する工程と、前記第1半導体層の前記第2半導体層とは反対側の表面に電気的に接続された第2の主電極を形成する工程と、をさらに備えたことを特徴とする請求項1~5のいずれか1つに記載の半導体装置の製造方法。第1導電形の第1半導体層と、前記第1半導体層の主面上に積層され、前記主面に沿った方向に交互に周期的に設けられた第1導電形の第1半導体領域および第2導電形の第2半導体領域を含む第2半導体層と、を有する半導体装置の製造方法であって、前記第1半導体層の上に第1導電形の第1の層を成長する第1の工程と、前記第1の層の上に、第1導電形の不純物濃度が前記第1の層よりも高い第2の層を成長する第2の工程と、前記第2の層の前記第2半導体領域となる部分に第2導電形の不純物を選択的にイオン注入する第3の工程と、を備え、前記第1の工程と、前記第2の工程と、前記第3の工程と、をこの順に繰り返すことにより、複数の前記1の層と、複数の前記第2の層と、を含む前記第2半導体層を形成することを特徴とする半導体装置の製造方法。第1導電形の第1半導体層と、前記第1半導体層の主面上に積層され、前記主面に沿った方向に交互に周期的に設けられた第1導電形の第1半導体領域と、第2導電形の第2半導体領域とを含む第2半導体層と、を備え、前記第1半導体層および前記第2半導体層の積層方向において、前記第2半導体層に含まれる第1導電形の不純物および第2導電形の不純物の濃度分布が周期的に変化し、前記主面に沿った方向における前記第1導電形の不純物の分布が一様であり、前記第2導電形の不純物の分布が周期的に変化することを特徴とする半導体装置。本発明の実施形態は、高耐圧を保持したままオン抵抗を低減できる半導体装置、および、それを低コストで実現する製造方法を提供する。実施形態に係る半導体装置は、第1導電形の第1半導体層と、前記第1半導体層の主面上に積層され、前記主面に沿った方向に交互に周期的に設けられた第1導電形の第1半導体領域および第2導電形の第2半導体領域を含む第2半導体層と、を有する。そして、その製造方法は、前記第1半導体層の上に前記第2半導体層を構成する層を成長する第1の工程と、前記層の全面に第1導電形の不純物をイオン注入する第2の工程と、前記層の前記第2半導体領域となる部分に第2導電形の不純物を選択的にイオン注入する第3の工程と、を備える。さらに、前記第1の工程と、前記第2の工程と、前記第3の工程と、をこの順に繰り返すことにより、複数の前記層を含む前記第2半導体層を形成する。以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。そして、第1導電形をn形、第2導電形をp形として説明するが、第1導電形をp形、第2導電形をn形としても良い。第1の実施形態図1は、第1の実施形態に係る半導体装置100の断面構造を示す模式図である。半導体装置100は、所謂スーパージャンクションSJ構造を有するパワーMOSFETである。図1に示すように、半導体装置100は、例えば、シリコン基板2の上に設けられた第1半導体層であるn形ドレイン層3と、n形ドレイン層3の主面3aの上に積層された第2半導体層であるドリフト層5とを備える。そして、ドリフト層5は、主面3aに沿った方向に、交互に周期的に設けられたn形の第1半導体領域8およびp形の第2半導体領域9を含むSJ構造を有する。以下、第2半導体領域9をp形ピラー9と称し、隣り合うp形ピラー9の間の第1半導体領域8をn形ピラー8と称する。ドリフト層5は、複数の積層されたn形半導体層7からなり、n形ドレイン層3の主面3aとは反対側の主面5aに設けられた第3半導体領域であるp形ベース領域13を備える。図1に示すように、p形ベース領域13は、p形ピラー9に接続して設けられる。さらに、p形ベース領域13の表面に設けられた第4半導体領域であるn形ソース領域15と、p形コンタクト領域17とを備える。そして、ドリフト層5の上に、制御電極であるゲート電極23と、第1の主電極であるソース電極31を備える。ゲート電極23は、ゲート絶縁膜21を介してp形ベース領域13の表面と対向する部分を有し、n形ソース領域15とn形ピラー8との間を流れる電流を制御する。一方、ソース電極31は、n形ソース領域15およびp形コンタクト領域17に電気的に接続して設けられる。ソース電極31とゲート電極23との間は、層間絶縁膜25により、電気的に絶縁されている。さらに、n形ドレイン層3のドリフト層5と反対の側には、シリコン基板2を介して電気的に接続された第2の主電極であるドレイン電極33を備える。次に、図2~図6を参照して、半導体装置の製造過程を説明する。図2a~図6bは、各製造工程におけるウェーハの部分断面を示す模式図である。図2aは、n形ドレイン層3の上に第2半導体層を構成する層であるn形半導体層7aを形成し、その全面にn形不純物である、例えば、リンPをイオン注入する状態を示している。n形ドレイン層3およびn形半導体層7aは、例えば、シリコン基板2の上にエピタキシャル成長されるシリコン層である。そして、n形ドレイン層3は、n形半導体層7aよりも高濃度のn形不純物を含む。半導体層7は、n形に限らず低濃度のp形であっても良い。すなわち、イオン注入されるn形不純物の拡散により、n形に反転しn形ピラー8を形成できる範囲のp形不純物をドープすることができる。次に、図2bに示すように、n形半導体層7aの表面に注入マスク41を形成し、p形ピラー9となる部分にp形不純物を選択的にイオン注入する。イオン注入されるp形不純物には、例えば、ボロンBを用いる。注入マスク41は、例えば、図12aに示すように、ストライプ状の開口41aを有するパターンに形成する。また、図12bに示すようにドット状の開口41aを有するパターンに形成しても良い。次に、図3aおよび図3bに示すように、n形注入領域8aおよびp形注入領域9aを含むn形半導体層7aの上に、さらにn形半導体層7bをエピタキシャル成長する。続いて、図2aおよび図2bに示すイオン注入工程を繰り返して実施し、n形半導体層7bの表面にn形注入領域8aおよびp形注入領域9aを形成する。さらに、同様の工程を繰り返して実施し、例えば、図4aに示すように、n形半導体層7a~7fを含むドリフト層5を形成する。そして、ドリフト層5は、半導体層7a~7eに含まれるn形不純物量の総量と、p形不純物の総量と、が同量となるように形成される。ここで、同量とは、厳密な意味での同量に限らず、製造過程でのバラツキに起因するn形不純物の総量とp形不純物の総量との間のアンバランスを許容する。例えば、エピタキシャル成長時におけるドーピング量のバラツキや、イオン注入された不純物のアウトディフュージョンなどに起因して生じるアンバランスは、許容するものとする。すなわち、所定の耐圧が得られる範囲のアンバランスであればよい。例えば、各半導体層7毎に、エピタキシャル成長の過程でドープされるn形不純物の量およびイオン注入されるn形不純物の量と、イオン注入されるp形不純物の量と、が同量となるように形成する。次に、n形ドレイン層3およびドリフト層5が形成されたシリコン基板2を熱処理し、図4bに示すように、n形ピラー8およびp形ピラー9を含むSJ構造を形成する。この熱処理により、n形注入領域8aおよびp形注入領域9aにそれぞれ含まれるn形不純物およびp形不純物が活性化される。そして、p形注入領域9aに含まれるp形不純物が活性化したp形領域9bが形成される。さらに、p形不純物が拡散することにより、n形半導体層7a~7fの積層方向において、隣り合うp形領域9bが相互につながりp形ピラー9が形成される。次に、図5aに示すように、ドリフト層5の主面5aにp形ベース領域13を形成する。p形ベース領域13は、例えば、p形不純物であるボロンを選択的にイオン注入することにより形成できる。p形ベース領域13は、p形ピラー9につながるように形成する。次に、図5bに示すように、ドリフト層5の表面を熱酸化してゲート絶縁膜21を形成する。そして、ゲート絶縁膜21の上にゲート電極23を形成する。ゲート電極23は、例えば、ゲート絶縁膜21の上に導電性の多結晶シリコン膜を形成し、所定のパターンに加工することにより形成できる。続いて、隣り合うゲート電極23の間のp形ベース領域13の表面に、n形ソース領域15およびp形コンタクト領域17を形成する。それぞれ、イオン注入法を用いて形成することができる。次に、図6aに示すように、ゲート電極23の上に層間絶縁膜25を形成する。そして、隣り合うゲート電極23の間にコンタクトホール51を形成し、n形ソース領域15およびp形コンタクト領域17を露出させる。続いて、図6bに示すように、n形ソース領域15およびp形コンタクト領域17に電気的に接続したソース電極31を形成する。一方、シリコン基板2の裏面側にドレイン電極33を形成する。ドレイン電極33は、シリコン基板2を介して、n形ドレイン層3のドリフト層5とは反対側の主面3bに電気的に接続される。そして、図1に示す半導体装置100が完成する。図1に示す半導体装置100では、例えば、ソース電極31が接地され、ドレイン電極33に正電圧が印加される。ゲート電極23に制御電圧が印加されないオフモードでは、p形ベース領域13とn形ドレイン層3との間が逆バイアスされ、ドリフト層5が空乏化される。この時、p形ピラー9とn形ピラー8との間でチャージバランスが保たれていれば、ソースドレイン間の耐圧を高く維持することができる。すなわち、前述したように、ドリフト層5に含まれるn形不純物の総量とp形不純物の総量とを同量にすることにより、チャージバランスを保持することができる。一方、ゲート電極に正の制御電圧が印加されると、ゲート電極23に対向したp形ベース領域13の表面に反転チャネルが形成される。これにより、n形ソース領域15とn形ピラー8との間が導通するオンモードとなり、ドレイン電極33とソース電極31との間にドレイン電流が流れる。すなわち、ドレイン電流はn形ピラー8を介して流れるため、オン抵抗はn形ピラー8の濃度および幅に依存する。図7は、半導体装置100および比較例に係る半導体装置の耐圧とオン抵抗の関係を示すグラフである。横軸にソースドレイン間耐圧、縦軸にオン抵抗を示している。同図中に示すグラフAは、半導体装置100のオン抵抗を示し、グラフBは、第1の比較例に係る半導体装置のオン抵抗を示している。また、グラフCは、第2の比較例に係る半導体装置のオン抵抗を示している。グラフAとグラフBとを比較すると、ほぼ同じ特性を示しており、半導体装置100のオン抵抗と、第1の比較例に係る半導体装置のオン抵抗と、の間に差はないと言える。第1の比較例に係る半導体装置では、図13aに示すように、n形半導体層47の表面に、n形不純物であるリンPを選択的にイオン注入しn形注入領域8aを形成する。続いて、図13bに示すように、n形半導体層47の表面に、p形不純物であるボロンbを選択的にイオン注入しp形注入領域9aを形成する。したがって、第1の比較例に係る半導体装置の製造過程では、n形不純物のイオン注入においても、注入マスク42を形成する工程が必要となり、半導体装置100に比べて製造コストが高くなるという難点がある。すなわち、半導体装置100は、第1の比較例に係る半導体装置よりも製造コストの点で有利と言える。一方、第2の比較例に係る半導体装置のオン抵抗を示すグラフCでは、ソースドレイン間耐圧が低い領域でオン抵抗が上昇し、グラフAの半導体装置100よりもオン抵抗が高いことがわかる。第2の比較例に係る半導体装置では、図14aに示すように、n形ドレイン層3の上に、n形半導体層57を形成する。続いて、図14bに示すように、n形半導体層47の表面に、p形不純物であるボロンBを選択的にイオン注入する。すなわち、第2の比較例に係る半導体装置の製造過程では、n形半導体層57のエピタキシャル成長において、n形不純物を高濃度にドープすることにより、n形不純物のイオン注入を省略する。これにより、製造工程が簡略化され、半導体装置100よりも製造コストを削減することができる。しかしながら、グラフBに示すように、第2の比較例に係る半導体装置のオン抵抗は、半導体装置100よりも高い。この理由は、次のように説明できる。例えば、図8aおよびbは、半導体装置100および第2の比較例に係る半導体装置200のドリフト層5を例示する模式図である。図8aは、半導体装置100のドリフト層5の部分断面を示し、図8bは、半導体装置200のドリフト層5の部分断面を示している。半導体装置100では、n形半導体層7の表面にn形不純物がイオン注入される。このため、ドリフト層5のn形不純物の濃度分布は、n形半導体層7の積層方向に周期的に変化する。すなわち、図8a中に示すように、n形不純物の濃度は、各半導体層の境界付近に濃度ピークを有し、n形半導体層7の厚さd1を周期として変化する。そして、積層方向に垂直な同図中の横方向では、n形不純物の濃度は一様となる。一方、n形半導体層7の表面にイオン注入されたp形不純物の濃度分布も周期的に変化し、そのピーク位置は、n形不純物の濃度ピークの位置と一致する。このため、半導体層7毎に形成されるp形領域9bは、n形不純物の濃度分布に低濃度の領域がある積層方向に広がり易く、n形不純物の濃度が一様である横方向では、その広がりが制限される。これに対し、図8bに示す半導体装置200では、積層方向および横方向において、n形不純物の濃度が一様である。また、その濃度も、半導体装置100におけるピーク濃度よりも低い。このため、同図中に示すように、p形領域9bは、等方的に広がるように形成される。そして、横方向に隣り合うp形領域9bの間隔であるn形ピラー8の幅W2は、半導体装置100におけるn形ピラー8の幅W1よりも狭くなる。その結果、半導体装置200のオン抵抗は、半導体装置100よりも高くなる。ここで、n形およびp形不純物の濃度分布とは、それぞれ半導体層に含まれるn形不純物原子の濃度分布、および、p形不純物原子の濃度分布を意味する。さらに、半導体装置200の製造方法は、製造コストにおいて、常に有利であるとは言えない。例えば、図9aおよびbに示すドリフト層5では、オン抵抗を低減するために、図8に示すドリフト層5よりもn形不純物濃度を高くしている。前述したように、半導体装置100におけるn形不純物濃度は、n形半導体層7の積層方向に周期的に変化し、横方向には一様である。したがって、図9aに示すように、p形領域9bの積層方向の広がりは変わらず、横方向の幅が狭くなる形状に形成される。これに対し、図9bに示す半導体装置200では、p形領域9bは、等方的に狭い幅に形成される。このため、半導体装置200では、隣り合うp形領域9bをつなげるために、n形半導体層7の厚さd2を薄く形成することを要する。その結果、n形半導体層7の積層数が増加し、製造コストが高くなる場合がある。一方、半導体装置100では、n形不純物の濃度を高くしても、n形半導体層7の厚さd1を変える必要はなく、その積層数も変わらない。したがって、製造コストの上昇もない。したがって、オン抵抗の低減を考慮すれば、半導体装置200の製造コストと半導体装置100の製造コストの差が小さくなる場合、また、半導体装置200の製造コストが、半導体装置100の製造コストを上回る場合もありうる。上記の通り、本実施形態に係る半導体装置100は、第1の比較例に係る半導体装置よりも製造コストを低減することが可能であり、第2の比較例に係る半導体装置よりもオン抵抗を低減することができる。すなわち、本実施形態に係る半導体装置100およびその製造方法を用いることにより、オン抵抗の低減と製造コストの削減を実現することができる。第2の実施形態図10a~図11bは、第2の実施形態に係る半導体装置の製造過程を模式的に示す断面図である。本実施形態に係る半導体装置の製造過程では、図10aに示すように、シリコン基板2の上にn形ドレイン層3を形成し、さらに、n形ドレイン層3の上に、第1の層であるn形半導体層61aと、第2の層であるn形半導体層61bと、を形成する。n形半導体層61bに含まれるn形不純物の濃度は、n形半導体層61aに含まれるn形不純物濃度よりも高い。続いて、図10bに示すように、n形半導体層61bの表面に注入マスク41を形成し、p形ピラー9となる部分にp形不純物を選択的にイオン注入する。イオン注入されるp形不純物には、例えば、ボロンBを用いる。そして、n形半導体層61aおよび61bにドープされたn形不純物の量と、イオン注入されるp形不純物の量と、が同量となるように形成する。注入マスク41は、例えば、図12aに示すストライプ状の開口41aを有するパターンに形成しても良いし、図12bに示すドット状の開口41aを有するパターンに形成しても良い。続いて、図10aおよび図10bに示す過程を繰り返し、図11aに示すように、n形半導体層61a~67aを含むドリフト層5を形成する。次に、n形ドレイン層3およびドリフト層5が形成されたシリコン基板2を熱処理する。これにより、図11bに示すように、p形注入領域9aに含まれるp形不純物が活性化され、p形領域9bが形成される。そして、n形半導体層61a~61fの積層方向において、隣り合うp形領域9bが相互につながりp形ピラー9が形成される。本実施形態に係る半導体装置の製造方法では、半導体装置100の製造過程におけるn形不純物のイオン注入に変えて、第1の層の上に、それよりも高濃度のn形不純物を含む第2の層を形成する。したがって、n形不純物のイオン注入工程を省略することによる製造コストの低減が可能である。そして、図11bに示すドリフト層5においても、n形不純物の濃度分布は、第1の層および第2の層の積層方向に周期的に変化し、積層方向に垂直な同図中の横方向では一様となる。したがって、本実施形態に係る半導体装置でも、オン抵抗の低減および製造コストの削減を実現することができる。以上、第1および第2の実施形態はパワーMOSFETを例に説明したが、パワーエレクトロニクス分野に応用される半導体装置であって、スーパージャンクション構造を有する半導体装置、例えば、IGBTなどに適用することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。