複数のメモリセルを備える不揮発性メモリ装置のプログラミング方法であって、初期化動作時に、前記複数のメモリセルに対応するプログラム検証電圧を予め演算して格納し、プログラム動作時には、前記複数のメモリセルのワードラインにプログラム電圧が印加された後、予め格納された検証電圧を印加して、前記複数のメモリセルのプログラミング可否を検証する検証ステップを含むことを特徴とする不揮発性メモリ装置のプログラム方法。前記検証ステップが、各メモリセルの特徴による特性電圧と基本バイアス電圧とを合算して検証電圧を生成する演算ステップと、該演算ステップで生成された検証電圧を格納する格納ステップと、プログラム動作時に、前記複数のメモリセルのワードラインにプログラム電圧を印加するプログラム電圧印加ステップと、該プログラム電圧印加ステップでプログラム電圧が印加された後、前記格納ステップで格納された検証電圧を前記複数のメモリセルのワードラインに印加して、前記複数のメモリセルのプログラム可否を検証するプログラム電圧検証ステップと、を含むことを特徴とする請求項1に記載の不揮発性メモリ装置のプログラム方法。前記特性電圧が、複数のメモリセルの特徴によって同じ特性を有するグループ別に設定されたグループ別のオフセットバイアス電圧及び前記複数のメモリセルの両端に位置したセルに設定されるエッジワードラインのオフセットバイアス電圧を含むことを特徴とする請求項2に記載の不揮発性メモリ装置のプログラム方法。複数のメモリセルを備える不揮発性メモリ装置のプログラミング方法であって、プログラムパルスが前記複数のメモリセルに印加される前に、各メモリセルの特徴による特性電圧と基本バイアス電圧とを合算して、前記複数のメモリセルに対応する検証電圧を生成し格納する格納ステップと、前記プログラムパルスが複数のメモリセルに印加されれば、前記格納ステップで格納された検証電圧を前記複数のメモリセルのワードラインに印加して、前記複数のメモリセルのプログラム可否を検証するプログラム電圧検証ステップと、を含むことを特徴とする不揮発性メモリ装置のプログラム方法。前記特性電圧が、複数のメモリセルの特徴によって同じ特性を有するグループ別に設定されたグループ別のオフセットバイアス電圧及び前記複数のメモリセルの両端に位置したセルに設定されるエッジワードラインのオフセットバイアス電圧を含むことを特徴とする請求項4に記載の不揮発性メモリ装置のプログラム方法。複数のメモリセルと、初期化動作時に、前記複数のメモリセルに対応するプログラム検証電圧を予め演算して格納し、プログラム動作時には、前記複数のメモリセルのワードラインにプログラム電圧が印加された後、予め格納された検証電圧を供給する検証電圧供給部と、を備えることを特徴とする不揮発性メモリ装置。前記検証電圧供給部が、各メモリセルの特徴による特性電圧と基本バイアス電圧とを格納する第1の格納部と、該第1の格納部に格納された基本バイアス電圧と特性電圧とを合算して検証電圧を生成する演算部と、該演算部で生成された検証電圧を格納する第2の格納部と、を備えることを特徴とする請求項6に記載の不揮発性メモリ装置。前記特性電圧が、複数のメモリセルの特徴によって同じ特性を有するグループ別に設定されたグループ別のオフセットバイアス電圧及び前記複数のメモリセルの両端に位置したセルに設定されるエッジワードラインのオフセットバイアス電圧を含むことを特徴とする請求項7に記載の不揮発性メモリ装置。前記検証電圧供給部が、各ワードラインに該当するアドレスを受信し、これに対応するプログラム検証電圧を前記複数のメモリセルのワードラインに供給することを特徴とする請求項6~8のいずれか1項に記載の不揮発性メモリ装置。複数のメモリセルを備えるメモリセルブロックと、プログラムパルスが前記複数のメモリセルに印加される前に、各メモリセルの特徴による特性電圧と基本バイアス電圧とを合算して、前記複数のメモリセルに対応する検証電圧を生成する演算部と、該演算部で生成された検証電圧を格納する格納部と、前記プログラムパルスが複数のメモリセルに印加されれば、前記格納部に格納された検証電圧を前記複数のメモリセルのワードラインに供給する検証電圧供給部と、を備えることを特徴とする不揮発性メモリ装置。前記特性電圧が、複数のメモリセルの特徴によって同じ特性を有するグループ別に設定されたグループ別のオフセットバイアス電圧及び前記複数のメモリセルの両端に位置したセルに設定されるエッジワードラインのオフセットバイアス電圧を含むことを特徴とする請求項10に記載の不揮発性メモリ装置。前記演算部が、前記基本バイアス電圧を格納する第1のレジスタと、前記複数のメモリセルのグループ別のオフセットバイアス電圧を格納する第2のレジスタと、前記エッジワードラインのオフセットバイアス電圧を格納する第3のレジスタと、前記基本バイアス電圧、グループ別のオフセットバイアス電圧、及びエッジワードラインのオフセットバイアス電圧を合算して、前記検証電圧を生成する演算器と、を備えることを特徴とする請求項11に記載の不揮発性メモリ装置。前記検証電圧供給部が、各ワードラインに該当するアドレスを受信し、これに対応するプログラム検証電圧を前記複数のメモリセルのワードラインに供給することを特徴とする請求項10~12のいずれか1項に記載の不揮発性メモリ装置。前記格納部が、プログラムパルスの印加前に複数のプログラム検証電圧を格納し、前記検証電圧供給部が、前記プログラムパルスの印加後にメモリセルのワードラインに複数のプログラム検証電圧を供給することを特徴とする請求項10に記載の不揮発性メモリ装置。検証電圧供給部が、メモリセルのワードラインに互いに異なる時間に互いに異なる複数の検証電圧を供給することを特徴とする請求項14に記載の不揮発性メモリ装置。本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、プログラム電圧が印加される前に、予めプログラム検証電圧を演算して格納し、プログラム電圧が印加された後に、予め格納されたプログラム検証電圧を対応するワードラインに印加することにより、プログラム単位時間ProgramUnitTimeを減らすことができる不揮発性メモリ装置及びそのプログラム方法を提供することにある。また、本発明の目的は、プログラム単位時間を減らすことにより、高速動作に使用され得る不揮発性メモリ装置及びそのプログラム方法を提供することにある。そこで、上記の目的を達成するための本発明に係る不揮発性メモリ装置のプログラム方法は、複数のメモリセルを備える不揮発性メモリ装置のプログラミング方法であって、初期化動作時に、前記複数のメモリセルに対応するプログラム検証電圧を予め演算して格納し、プログラム動作時には、前記複数のメモリセルのワードラインにプログラム電圧が印加された後、予め格納された検証電圧を印加して、前記複数のメモリセルのプログラミング可否を検証する検証ステップを含むことを特徴とする。また、上記の目的を達成するための本発明に係る不揮発性メモリ装置のプログラム方法は、複数のメモリセルを備える不揮発性メモリ装置のプログラミング方法であって、プログラムパルスが前記複数のメモリセルに印加される前に、各メモリセルの特徴による特性電圧と基本バイアス電圧とを合算して、前記複数のメモリセルに対応する検証電圧を生成し格納する格納ステップと、前記プログラムパルスが複数のメモリセルに印加されれば、前記格納ステップで格納された検証電圧を前記複数のメモリセルのワードラインに印加して、前記複数のメモリセルのプログラム可否を検証するプログラム電圧検証ステップとを含むことを特徴とする。なお、上記の目的を達成するための本発明に係る不揮発性メモリ装置は、複数のメモリセルと、初期化動作時に、前記複数のメモリセルに対応するプログラム検証電圧を予め演算して格納し、プログラム動作時には、前記複数のメモリセルのワードラインにプログラム電圧が印加された後、予め格納された検証電圧を供給する検証電圧供給部とを備えることを特徴とする。さらに、上記の目的を達成するための本発明に係る不揮発性メモリ装置は、複数のメモリセルを備えるメモリセルブロックと、プログラムパルスが前記複数のメモリセルに印加される前に、各メモリセルの特徴による特性電圧と基本バイアス電圧とを合算して、前記複数のメモリセルに対応する検証電圧を生成する演算部と、該演算部で生成された検証電圧を格納する格納部と、前記プログラムパルスが複数のメモリセルに印加されれば、前記格納部に格納された検証電圧を前記複数のメモリセルのワードラインに供給する検証電圧供給部とを備えることを特徴とする。前述したように、本発明の一実施形態に係る不揮発性メモリ装置及びそのプログラム方法は、プログラム電圧が印加される前に、予めプログラム検証電圧を演算して格納し、プログラム電圧が印加された後に、予め格納されたプログラム検証電圧を対応するワードラインに印加することにより、プログラム単位時間ProgramUnitTimeを減らすことができる。本発明は、予め演算されて格納された検証電圧をプログラム電圧が印加された後に印加することにより、複数のメモリセルトランジスタMC0~MC31間の位置による物理的特性の相違によって互いに異なる検証電圧が印加される度に、毎回互いに異なる検証電圧を生成するための演算を実行しなければならない必要がない。また、本発明は、プログラム電圧が印加された後に、予め演算されて格納された検証電圧を印加してプログラム単位時間を減らすことにより、高速で動作されるメモリモジュールやシステムに利用されることができる。以下、本発明の属する技術分野における通常の知識を有した者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の最も好ましい実施形態を添付図面を参照して説明する。図1を参照して本発明の一実施形態に係る不揮発性メモリ装置の構成を説明するが、図1は、本発明の一実施形態に係る不揮発性メモリ装置の構成を示した回路図である。図1に示された本発明の一実施形態に係る不揮発性メモリ装置は、セルストリングアレイ110及び検証電圧供給部140を備えるメモリ部からなる。前記セルストリングアレイ110は、ビットラインBL0~BLnに接続された複数個のセルストリングcellstringで構成され、1つのセルストリングは、ソース選択トランジスタSSTと、複数のメモリセルトランジスタMC0~MC31と、ドレイン選択トランジスタDSTとを備える。前記ソース選択トランジスタSSTのゲートは、ソース選択ラインSSLに共通に接続され、ドレイン選択ラインDSLには、ドレイン選択トランジスタDSTのゲートが接続される。前記メモリセルトランジスタMC0~MC31のコントロールゲートにはワードラインWL0~WL31が接続され、メモリセルトランジスタMC0~MC31は、ソース選択トランジスタSSTとドレイン選択トランジスタDSTとの間に直列に接続される。1つのストリング内に含まれたメモリセルの数は図示されているように、32個であるか、メモリ装置の格納容量によって16個、64個などに変わることができる。前記ソース選択トランジスタSSTとドレイン選択トランジスタDSTとは通常のMOSトランジスタであり、メモリセルトランジスタMC0~MC31は、フローティングゲートトランジスタからなることが好ましい。検証電圧供給部140は、第1の格納部142、演算部144、及び第2の格納部146を備え、初期化動作時に、前記複数のメモリセルトランジスタMC0~MC31に対応するプログラム検証電圧を予め演算して格納し、プログラム動作時には、前記複数のメモリセルのワードラインにプログラム電圧が印加された後、予め格納された検証電圧を供給する。このとき、前記初期化動作は、プログラム動作によるプログラムパルスが印加される前に、不揮発性メモリ装置に使用される様々なパラメータを設定する時間を意味する。第1の格納部142は、各メモリセルの特徴による特性電圧と基本バイアス電圧例えば、5V以下とを格納し、前記特性電圧は、グループ別のオフセットバイアス電圧2~3V以下及びエッジワードラインのオフセットバイアス電圧2~3V以下を備える。前記グループ別のオフセットバイアス電圧は、複数のメモリセルMC0~MC31の特徴によって同じ特性を有するメモリセル別にグループ化され、前記エッジワードラインのオフセットバイアス電圧は、前記セルストリングの両端に位置したメモリセルに設定された電圧である。演算部144は、前記初期化動作の間、前記第1の格納部142に格納された基本バイアス電圧と前記特性電圧とを合算して検証電圧を生成する。すなわち、本実施形態において、前記演算部144は、前記基本バイアス電圧、前記グループ別のオフセットバイアス電圧、及びエッジワードラインのオフセットバイアス電圧を全て合算する。第2の格納部146は、前記初期化動作の間、前記演算部144で生成された検証電圧を格納する。前記初期化動作が完了した後、プログラム動作によって前記複数のメモリセルのワードラインにプログラム電圧が印加されれば、前記検証電圧供給部140は、各ワードラインに該当するアドレスを受信して、これに対応する前記第2の格納部146に格納された検証電圧をワードラインスイッチング部120に伝達し、前記ワードラインスイッチング部120は、ローデコーダ130の出力信号に応じて該当するワードラインに前記検証電圧を印加する。すなわち、図4に示すように、プログラム電圧の印加後、前記初期化動作の間P0、予め演算されて格納された検証電圧を該当するワードラインに印加することにより、前記プログラム電圧の印加後には、前記検証電圧の生成のための検証電圧の演算が不要になり、プログラム単位時間ProgramUnittimeを減らすことができるようになる。以下、図2を参照して本発明の他の実施形態に係る不揮発性メモリ装置の構成を説明するが、図2は、本発明の他の実施形態に係る不揮発性メモリ装置の構成を示した回路図である。図2に示された本発明の一実施形態に係る不揮発性メモリ装置は、メモリセルブロック210、演算部250、格納部260、及び検証電圧供給部270を備えるメモリ部からなる。メモリセルブロック210は、ビットラインBL0~BLnに接続された複数のセルストリングcellstringで構成され、1つのセルストリングは、ソース選択トランジスタSST、複数のメモリセルトランジスタMC0~MC31、及びドレイン選択トランジスタDSTを備える。前記ソース選択トランジスタSSTのゲートは、ソース選択ラインSSLに共通に接続され、ドレイン選択ラインDSLにはドレイン選択トランジスタDSTのゲートが接続される。前記メモリセルトランジスタMC0~MC31のコントロールゲートにはワードラインWL0~WL31が接続され、メモリセルトランジスタMC0~MC31は、ソース選択トランジスタSSTとドレイン選択トランジスタDSTとの間に直列に接続される。1つのストリング内に含まれたメモリセルの数は図示されているように32個であるか、メモリ装置の格納容量によって16個または64個に変わることができる。前記ソース選択トランジスタSSTとドレイン選択トランジスタDSTとは、通常のMOSトランジスタであり、メモリセルトランジスタMC0~MC31は、フローティングゲートトランジスタからなることが好ましい。演算部250は、プログラム動作によるプログラムパルスが前記複数のメモリセルトランジスタMC0~MC31に印加される前に、各メモリセルの特徴による特性電圧と基本バイアス電圧とを合算して、前記複数のメモリセルトランジスタMC0~MC31に対応する検証電圧を生成し、第1のレジスタ252、第2のレジスタ254、第3のレジスタ256、及び演算器258を備える。前記特性電圧は、複数のメモリセルの特徴によって同じ特性を有するグループ別に設定されたグループ別のオフセットバイアス電圧及び前記セルストリングの両端に位置したメモリセルトランジスタに設定されるエッジワードラインのオフセットバイアス電圧を備える。第1のレジスタ252は、前記基本バイアス電圧を格納し、第2のレジスタ254は、前記複数のメモリセルトランジスタMC0~MC31のグループ別のオフセットバイアス電圧を格納し、第3のレジスタ256は、前記エッジワードラインのオフセットバイアス電圧を格納する。演算器258は、前記第1のレジスタ252に格納された基本バイアス電圧、前記第2のレジスタ254に格納されたグループ別のオフセットバイアス電圧、及び前記第3のレジスタ256に格納されたエッジワードラインのオフセットバイアス電圧を合算して、前記複数のメモリセルトランジスタMC0~MC31に対応する検証電圧を生成する。格納部260は、前記演算部250の演算器258で生成された検証電圧を格納する。検証電圧供給部270は、前記プログラムパルスが複数のメモリセルトランジスタMC0~MC31に印加されれば、各メモリセルトランジスタMC0~MC31のワードラインに該当するアドレスを受信して、これに対応する、格納部260に格納された検証電圧を前記複数のメモリセルトランジスタMC0~MC31のワードラインに供給する。以下、図3及び図4を参照して本発明の一実施形態に係る不揮発性メモリ装置の動作を説明するが、図3は、本発明の一実施形態に係る不揮発性メモリ装置の動作を示したフローチャートであり、図4は、本発明の一実施形態に係る不揮発性メモリ装置の動作による波形図である。図3及び図4に示されているように、本発明の一実施形態に係る不揮発性メモリ装置の動作は、初期設定ステップS310、演算ステップS320、格納ステップS330、プログラム電圧印加ステップS340、及びプログラム電圧検証ステップS350を含む。初期設定ステップS310では、プログラム動作によるプログラムパルスが印加される前図4のP0に、不揮発性メモリ装置に使用される様々なパラメータを設定するステップであって、基本バイアス電圧、複数のメモリセルの特徴によって同じ特性を有するグループ別に設定されたグループ別のオフセットバイアス電圧、及び前記セルストリングの両端に位置したメモリセルトランジスタに設定されるエッジワードラインのオフセットバイアス電圧が設定される。演算ステップS320では、プログラム動作によるプログラムパルスが印加される前図4のP0に、前記基本バイアス電圧、グループ別のオフセットバイアス電圧、及びエッジワードラインのオフセットバイアス電圧を合算してプログラム電圧を検証する検証電圧を生成する。格納ステップS330では、プログラム動作によるプログラムパルスが印加される前図4のP0に、前記演算ステップS320で生成された検証電圧を格納する。プログラム電圧印加ステップS340では、プログラム動作時に前記複数のメモリセルトランジスタ図1及び図3のMC0~MC31のワードラインに対応するプログラム電圧を印加する。プログラム電圧検証ステップS350では、前記プログラム電圧印加ステップS340でプログラム電圧が各ワードラインに印加された後、前記格納ステップS330で格納された検証電圧を前記複数のメモリセルトランジスタ図1及び図3のMC0~MC31のワードラインに印加して、前記複数のメモリセルトランジスタ図1及び図3のMC0~MC31のプログラム可否を検証する。すなわち、図4に示すように、プログラムパルスが印加された後、第1の設定期間P1の間、前記格納ステップS330で格納された第1の検証電圧PV1を読み出す。次いで、第1の検証電圧PV1を対応するメモリセルトランジスタ図1及び図3のMC0~MC31のワードラインに印加する。その後、第2の設定期間P2の間、前記格納ステップS330で格納された第2の検証電圧PV2を読み出す。次いで、第2の検証電圧PV2を対応するメモリセルトランジスタ図1及び図3のMC0~MC31のワードラインに印加する。次に、第3の設定期間P3の間、前記格納ステップS330で格納された第3の検証電圧PV3を読み出す。次いで、第3の検証電圧PV3を対応するメモリセルトランジスタ図1及び図3のMC0~MC31のワードラインに印加する。その後、第4の設定期間P4の間、前記格納ステップS330で格納された第4の検証電圧PV4を読み出す。次いで、第2の検証電圧PV4を対応するメモリセルトランジスタ図1及び図3のMC0~MC31のワードラインに印加する。上記のように、プログラム電圧の印加前に、予め演算されて格納された検証電圧をプログラム電圧の印加後に、対応するワードラインに印加することにより、プログラム動作による前記検証電圧の生成のための検証電圧の演算が不要になり、プログラム単位時間ProgramUnittimeを減らすことができるようになる。すなわち、図5に示された本願発明に係る第1の設定期間ないし第4の設定期間P1~P4が図8に示された従来技術に係る第1の設定期間ないし第4の設定期間P1~P4より短くなり、プログラム単位時間ProgramUnittimeを減らすことができるようになる。本実施形態では、第1の設定期間ないし第4の設定期間の間、第1の検証電圧ないし第4の検証電圧を一例として説明したが、他の実施形態では、第Nの設定期間の間、第Nの検証電圧まで実現され得る。以下、図5を参照して本発明の他の実施形態に係る少なくとも1つのメモリ装置を有する電子メモリシステムの構成を説明するが、図5は、本発明の他の実施形態に係る少なくとも1つのメモリ装置を有する電子メモリシステムの構成を示したブロック図である。図5に示された電子メモリシステム500は、本発明に係る不揮発性メモリ部を備える不揮発性メモリ装置520と、これに結合されたプロセッサ510とを備える。電子メモリシステム500は、別途の集積回路を備えることができ、プロセッサ510及びメモリ装置520は、同じ集積回路上にあり得るし、本発明に係る特定関連性を有する特徴に焦点を合わせるように単純化されている。プロセッサ510は、マイクロプロセッサまたはアプリケーション特定集積回路application-specificintegratedcircuit、ASICのような回路を制御する他の類型でありうる。不揮発性メモリ装置520は、メモリ部530、アドレス回路540、読み出し/ラッチ回路550、I/O回路560、及び制御回路570を備える。前記メモリ部530に対する詳細な説明は、図1または図2に示されたメモリ部に詳細に説明されているので、これに対する説明を省略する。アドレス回路540は、前記I/O回路560を介してI/O接続562上に提供されるアドレス信号をラッチlatchする。前記アドレス信号は、行デコーダ544及び列デコーダ546を介して受信され、デコードされてメモリ部530にアクセスされる。読み出し/ラッチ回路550は、メモリ部530からデータのページまたは列を読み出し及びラッチすることができる。I/O回路560は、プロセッサ510とI/O接続562されて両方向bi-directionalデータ通信が可能なようにする。前記I/O回路560と接続された書き込み回路555は、データをメモリ部530に書き込む。制御回路570は、プロセッサー510からの制御接続572によって提供される信号をデコードする。この信号は、チップchip信号、書き込み可能writeenable信号、及びデータ読み出し、データ書き込み並びにデータ消去動作を含むメモリ部530の動作を制御するのに使用されるアドレスラッチ信号を備えることができる。前記制御回路570は、プロセッサ510からの指示によって本発明の実施形態に係る動作及びプログラミングを行うように制御する。制御回路570は、状態マシンstatemachine、シーケンサーsequencer、または制御機のいくつかの他の類型でありうる。以下、図6を参照して本発明の他の実施形態に係る少なくとも1つの不揮発性メモリ装置を有するメモリモジュールを説明するが、図6は、本発明に係る少なくとも1つの不揮発性メモリ装置を有するメモリモジュールの構成を示したブロック図である。図6に示されたメモリモジュール600は、メモリカードとして図示されるが、メモリモジュール600と関連して論議された概念conceptsは、除去可能な他の類型または携帯用portableメモリ例えば、USBフラッシュドライブに適用可能である。前記メモリモジュール600は、1つ以上のメモリ装置610を囲むencloseハウジング605を備えるが、このようなハウジング605が全ての装置または装置アプリケーションに必須なものではない。少なくとも1つのメモリ装置610は、本発明に係る不揮発性メモリ装置を含む。このとき、前記ハウジング605は、ホスト装置と通信のための1つ以上の接続部615を備える。ホスト装置の例としては、デジタルカメラ、デジタルレコーティング及び再生playback装置、PDA、個人用コンピュータ、メモリカードリーダ、インターフェースハーブhubsなどを備える。前記接続部615は、標準化されたstandardizedインターフェースの形態からなることが好ましい。前記接続部615は、メモリモジュール600及び接続部615に対する互換可能なcompatible受容器receptorsを有するホスト間の入出力制御及びアドレス及び/またはデータ信号に対するインターフェースを提供する。前記メモリモジュール600は、1つ以上の集積回路及び/または別個部品componentsでありうる追加的回路620を選択的にoptionally備えることができる。前記追加的回路620は、メモリ装置610のアクセスを制御したり、外部ホストとメモリ装置610との間の並進translationを提供するためのメモリ制御のような制御回路を備えることができる。また、前記追加的回路620は、ASICによって行われることができる論理機能のようなメモリ装置610の制御と関連のない機能をさらに含むことができる。また、追加的回路620は、パスワード保護、生体認識biometricsなどのようなメモリモジュール600に読み出しまたは書き込みアクセスを制限する回路を備えることができる。また、追加的回路620は、メモリモジュール600の現在状態または接続状態を表示する回路を備えることができる。また、追加的回路620は、メモリモジュール600内の電力必要requirements規制regulateを助ける分離decouplingキャパシタcapacitorのような受動passive装置をさらに備えることができる。