"半導体構造体を製造する方法であって、半導体構造体を部分的に貫通して延在する少なくとも1つのバイア凹部内に犠牲材料を設けるステップと、前記半導体構造体中に少なくとも1つのウェーハ貫通相互接続部の第1の部分を形成し、前記少なくとも1つのバイア凹部に前記少なくとも1つのウェーハ貫通相互接続部の前記第1の部分を位置合わせさせるステップと、前記少なくとも1つのバイア凹部内の前記犠牲材料を導電性材料で置き換え、前記少なくとも1つのウェーハ貫通相互接続部の前記第1の部分と電気接触状態にある前記少なくとも1つのウェーハ貫通相互接続部の第2の部分を形成するステップと、を含む、方法。前記半導体構造体中に少なくとも1つのウェーハ貫通相互接続部の第1の部分を形成する前記ステップが、誘電体材料を貫通して前記少なくとも1つのウェーハ貫通相互接続部の前記第1の部分を延在させるステップをさらに含む、請求項1に記載の方法。前記半導体構造体を部分的に貫通して延在する前記少なくとも1つのバイア凹部内に前記犠牲材料を設ける前記ステップが、前記半導体構造体の表面から前記半導体構造体を部分的に貫通して延在する少なくとも1つのブラインドバイア凹部を形成するステップと、前記少なくとも1つのブラインドバイア凹部内にポリシリコン材料、シリコンゲルマニウムSiGe、III-V族半導体材料、及び誘電体材料の中の少なくとも1つを設けるステップと、を含む、請求項1に記載の方法。前記少なくとも1つのブラインドバイア凹部内にポリシリコン材料、シリコンゲルマニウムSiGe、III-V族半導体材料、及び誘電体材料の中の少なくとも1つを設ける前記ステップが、前記少なくとも1つのブラインドバイア凹部内にポリシリコン材料を施すことを含む、請求項3に記載の方法。バルクシリコン材料を貫通する前記少なくとも1つのバイア凹部を形成するステップをさらに含む、請求項3に記載の方法。前記バルクシリコン材料と前記少なくとも1つのブラインドバイア凹部内の前記ポリシリコン材料との間に誘電体材料を設けるステップをさらに含む、請求項5に記載の方法。前記少なくとも1つのブラインドバイア凹部内に前記ポリシリコン材料を設ける前記ステップの後に、前記半導体構造体の表面を覆う半導体材料の薄層を設けるステップをさらに含む、請求項3に記載の方法。前記半導体構造体の前記表面を覆う半導体材料の前記薄層を設ける前記ステップが、半導体材料を含む基板中にイオンを注入することにより前記基板中に破断面を形成することと、前記半導体構造体の前記表面に対して前記基板を接合することと、前記破断面に沿って前記基板を破断し、前記基板の残りの部分から、前記半導体構造体の前記表面に対して接合された状態に留まる半導体材料の前記薄層を分離させることと、を含む、請求項7に記載の方法。前記半導体構造体の前記表面に対して前記基板を接合することが、前記半導体構造体の前記表面に対して前記基板を直接的に接合することを含む、請求項8に記載の方法。半導体材料の前記薄層を使用してデバイス構造体の少なくとも一部分を形成することをさらに含む、請求項7に記載の方法。半導体材料の前記薄層を使用して前記デバイスの前記少なくとも一部分を形成することが、半導体材料の前記薄層を使用してトランジスタの少なくとも一部分を形成することを含む、請求項10に記載の方法。前記半導体構造体の前記表面を覆う半導体材料の前記薄層を設ける前記ステップが、約300ナノメートル300nm以下の平均厚さを有する前記薄層を形成することを含む、請求項7に記載の方法。前記半導体構造体の前記表面を覆う半導体材料の前記薄層を設ける前記ステップが、約100ナノメートル100nm以下の平均厚さを有する前記薄層を形成することを含む、請求項12に記載の方法。前記少なくとも1つのウェーハ貫通相互接続部の前記第1の部分を形成するステップの後に、及び前記導電性材料で前記犠牲材料を置き換え、前記少なくとも1つのウェーハ貫通相互接続部の前記第2の部分を形成するステップの前に、前記半導体構造体を薄化するステップをさらに含む、請求項1に記載の方法。前記半導体構造体を薄化するステップが、前記半導体構造体の外側に前記犠牲材料を露出させるステップを含む、請求項14に記載の方法。前記半導体構造体を薄化するステップの前に、キャリア基板に対して前記半導体構造体を装着するステップと、前記半導体構造体を薄化するステップの後に、前記半導体構造体から前記キャリア基板を除去するステップと、をさらに含む、請求項14に記載の方法。半導体構造体の表面から半導体構造体を部分的に貫通して延在する少なくとも1つのバイア凹部内の犠牲材料と、前記半導体構造体の前記表面を覆って配置された半導体材料と、前記半導体構造体の前記表面を覆って配置された前記半導体材料の少なくとも一部分を含む少なくとも1つのデバイス構造体と、前記半導体構造体の前記表面を覆って配置された前記半導体材料を貫通して延在する少なくとも1つのウェーハ貫通相互接続部の第1の部分であって、前記少なくとも1つのバイア凹部と位置合わせされている、少なくとも1つのウェーハ貫通相互接続部の第1の部分と、を備える、半導体構造体。前記半導体構造体の前記表面を覆って配置された前記半導体材料により少なくとも部分的に囲まれた誘電体材料の体積部分をさらに備え、前記少なくとも1つのウェーハ貫通相互接続部の前記第1の部分が、誘電体材料の前記体積部分を貫通して延在し、誘電体材料の前記体積部分に直接的に接触する、請求項17に記載の半導体構造体。誘電体材料の前記体積部分が、シャロートレンチアイソレーション構造体を備える、請求項18に記載の半導体構造体。前記犠牲材料が、ポリシリコン材料を含む、請求項17に記載の半導体構造体。前記少なくとも1つのデバイス構造体が、少なくとも1つのトランジスタを備える、請求項17に記載の半導体構造体。前記犠牲材料が、前記半導体構造体の前記表面を覆って配置された前記半導体材料の反対側の側部において前記半導体構造体の外側に露出される、請求項17に記載の半導体構造体。前記半導体構造体に装着されたキャリア基板をさらに備える、請求項22に記載の半導体構造体。前記半導体構造体の前記表面を覆って配置された前記半導体材料が、約300ナノメートル300nm以下の平均厚さを有する前記半導体材料の層を備える、請求項17に記載の半導体構造体。前記半導体材料の前記層が、約100ナノメートル100nm以下の平均厚さを有する、請求項19に記載の半導体構造体。0027以下の説明は、本開示の実施形態及びその実装を十分に説明するために、材料タイプ及び処理条件などの具体的詳細を提示する。しかし、当業者には理解されるであろうが、本開示の実施形態は、これらの具体的詳細の使用を伴わずに、及び従来の製造技術と組み合わせて、実施されてもよい。さらに、本明細書において提示する説明は、半導体デバイス又は半導体システムを製造するための完全なプロセスフローを成すものではない。本明細書においては、本発明の実施形態を理解するために必要なプロセス行為及び構造体を詳細に説明するに過ぎない。本明細書において説明される材料は、スピン塗布、ブランケット塗布、BridgemanandCzochralskiプロセス、化学気相成長CVD、プラズマ化学気相成長PECVD、原子層堆積ALD、プラズマ原子層堆積PEALD、又は物理気相成長PVDを含むがそれらに限定されない任意の適切な技術により形成例えば堆積又は成長され得る。本明細書において説明及び例示される材料は、層として形成され得るが、これらの材料は、層には限定されず、他の三次元構成において形成されてもよい。0028本明細書において使用される水平の及び垂直のという用語は、半導体構造体の配向にかかわらず、半導体構造体例えばウェーハ、チップ、基板、等の主要平面又は主要表面に対する要素又は構造体の相対位置を規定するものであり、説明されている構造体の配向に対する垂直次元において解釈される。本明細書において使用される垂直のという用語は、半導体構造体の主要表面に対して実質的に垂直である次元を意味すると共に含み、水平のという用語は、半導体構造体の主要表面に対して実質的に平行な次元を意味する。0029本明細書において使用される半導体構造体という用語は、半導体デバイスの形成において使用される任意の構造体を意味すると共に含む。半導体構造体は、例えば、チップ及びウェーハ例えばキャリア基板及びデバイス基板、並びに相互に三次元集積化された2つ以上のチップ及び/又はウェーハを備えるアセンブリ又は複合構造体を含む。また、半導体構造体は、完成した半導体デバイス、及び半導体デバイスの製造中に形成される中間構造体を含む。半導体構造体は、導電性材料、半導体材料、及び/又は非導電性材料を含んでもよい。0030本明細書において使用される処理された半導体構造体という用語は、1つ又は複数の少なくとも部分的に形成されたデバイス構造体を備える任意の半導体構造体を意味すると共に含む。処理された半導体構造体は、半導体構造体の小部分であり、処理された半導体構造体は全て、半導体構造体である。0031本明細書において使用される接合された半導体構造体という用語は、一体的に装着された2つ以上の半導体構造体を備える任意の構造体を意味すると共に含む。接合された半導体構造体は、半導体構造体の小部分であり、接合された半導体構造体は全て、半導体構造体である。さらに1つ又は複数の処理された半導体構造体を備える接合された半導体構造体もまた、処理された半導体構造体である。0032本明細書において使用されるデバイス構造体という用語は、半導体構造体の上又は中に形成すべき半導体デバイスの能動構成要素又は受動構成要素の少なくとも一部分であるか、それを備えるか、又はそれを画成する、処理された半導体構造体の任意の部分を意味すると共に含む。例えば、デバイス構造体は、例えばトランジスタ、変換機、コンデンサ、抵抗、導電性ライン、導電性バイア、及び導電性接触パッドなどの、集積回路の能動構成要素及び受動構成要素を含む。0033本明細書において使用されるウェーハ貫通相互接続部又はTWIという用語は、第1の半導体構造体と第2の半導体構造体との間に第1の半導体構造体と第2の半導体構造体との間の界面を横断する構造的相互接続部及び/又は電気的相互接続部を設けるために使用される第1の半導体構造体の少なくとも一部分を貫通して延在する任意の導電性バイアを意味すると共に含む。また、ウェーハ貫通相互接続部は、当技術においてはシリコン貫通バイア又は基板貫通バイアTSV及びウェーハ貫通バイア又はTWVなどの他の用語によっても示される。典型的には、TWIは、半導体構造体の概して平坦な主要表面に対してほぼ垂直な方向においてすなわちZ軸に対して平行な方向において半導体構造体を貫通して延在する。0034本明細書において使用される活性表面という用語は、処理された半導体構造体に関連して使用される場合に、処理された半導体構造体の露出された主要表面の中及び/又は上に1つ又は複数のデバイス構造体を形成するように処理された、或いは処理されることとなる、処理された半導体構造体の露出された主要表面を意味すると共に含む。0035本明細書において使用される裏側表面という用語は、処理された半導体構造体に関連して使用される場合に、処理された半導体構造体の活性表面の反対側の側部の、処理された半導体構造体の露出された主要表面を意味し、それを含む。0036本明細書において使用されるIII-Vタイプ半導体材料という用語は、周期表のIIIA族の1つ又は複数の元素B、Al、Ga、In、及びTi並びに周期表のVA族の1つ又は複数の元素N、P、As、Sb、及びBiから主に構成される任意の材料を意味すると共に含む。0037本明細書において使用される熱膨張率という用語は、材料又は構造体に関して使用される場合に、室温における材料又は構造体の平均線形熱膨張率を意味する。0038以下においてさらに詳細に論じるように、いくつかの実施形態においては、本発明は、1つ又は複数のウェーハ貫通相互接続部を中に備える半導体構造体を形成する方法を含む。ウェーハ貫通相互接続部は、別個のプロセスにおいて形成される2つ以上の部分を備えてもよい。0039図1は、第1の半導体構造体100の一部分の概略断面側面図である。第1の半導体構造体100は、材料102の層又は基板を備えてもよい。例えば、材料102は、酸化物例えば二酸化ケイ素SiO2若しくは酸化アルミニウムAl2O3又は窒化物例えば窒化ケイ素Si3N4若しくは窒化ホウ素BNなどのセラミックを含んでもよい。別の例としては、第1の半導体材料100は、シリコンSi、ゲルマニウムGe、III-V族半導体材料、等の半導体材料を含んでもよい。さらに、材料102は、単結晶半導体材料又は半導体材料のエピタキシャル層を含んでもよい。1つの非限定的な例としては、第1の半導体構造体100の材料102は、単結晶バルクシリコン材料を含んでもよい。0040図2は、図1の半導体構造体100の中にバイア凹部112を設けることにより形成され得る、別の半導体構造体110を示す。バイア凹部112は、以下においてさらに詳細に説明するように、ウェーハ貫通相互接続部の一部分を形成するために使用され得る。図2に示すように、バイア凹部112は、半導体構造体110の第1の主要表面104からこの半導体構造体110の材料102の中に及び少なくとも部分的に貫通して延在してもよい。いくつかの実施形態においては、バイア凹部112は、半導体構造体110の材料102を部分的にのみ通り延在するブラインドバイア凹部を備えてもよい。0041バイア凹部112は、ほぼ円筒状の断面形状又は任意の他の断面形状を有してもよい。バイア凹部112は、約1マイクロメートル1μm以下、又は約10マイクロメートル10μm以下、又はさらには50マイクロメートル50μm以下の平均断面寸法例えば平均直径を有してもよい。さらに、バイア凹部112は、約0.5~約10.0に及ぶ範囲の平均アスペクト比すなわち平均高さ対平均断面寸法の比を有してもよい。0042図3は、バイア凹部112内において材料102の表面に誘電体材料122を施すことにより形成され得る、別の半導体構造体120を示す。例として、またそれに限定されないが、誘電体材料122は、酸化物例えば二酸化ケイ素SiO2若しくは酸化アルミニウムAl2O3、窒化物例えば窒化ケイ素Si3N4若しくは窒化ホウ素BN、又はオキシナイトライド例えばシリコンオキシナイトライドなどのセラミックを含んでもよい。誘電体材料122は、バイア凹部112内の材料102の露出表面の上又は中にinsitu形成されてもよい。さらなる実施形態においては、誘電体材料122は、バイア凹部112内の材料102の露出表面を覆って堆積されてもよい。1つの特定の非限定的な例としては、材料102は、バルクシリコン材料を含んでもよく、誘電体材料122は、酸化ケイ素を含んでもよく、誘電体材料122は、バイア凹部112内の材料102の露出表面を酸化することにより形成されてもよい。また、いくつかの実施形態においては、誘電体材料122は、図3に示すように、半導体構造体110図2の第1の主要表面104を覆って堆積されてもよい。0043図4を参照すると、バイア凹部112図3は、犠牲材料132で充填されてもよい。犠牲材料132は、以下において論じるように、最終的に除去され別の材料で置き換えられることとなる材料を含む。犠牲材料132は、例えば多結晶シリコン材料を含んでもよい。換言すれば、犠牲材料132は、マイクロ構造体内において不規則に配向された複数の相互接合されたシリコン粒子を含むマイクロ構造体を有するシリコンを含んでもよい。かかるシリコン材料は、当技術においてはポリシリコン材料と通常呼ばれる。さらなる実施形態においては、犠牲材料132は、セラミック、半導体材料例えば多結晶SiGe、ポリマー材料、金属、等の、材料102及びオプションの誘電体材料122よりも選択的にエッチングされ得る任意の他の材料を含んでもよい。いくつかの実施形態においては、犠牲材料132は、酸化物、窒化物、又はオキシナイトライド例えば二酸化ケイ素などの、1つ又は複数の追加の誘電体材料を含んでもよい。犠牲材料132は、以下においてさらに詳細に説明するように、トランジスタ又は他のデバイス構造体の製造の際に半導体構造体がさらされ得る温度である約400°C超の温度にて半導体構造体を処理する際に、犠牲材料132の原子が半導体構造体の周囲領域内に有意な態様で拡散することがないように選択された成分、又は高温でのかかるプロセスの際に有意量の原子が周囲の構造体中に拡散した場合でも半導体構造体に対して有害な影響を及ぼさない成分を有してもよい。いくつかの実施形態においては、犠牲材料132は、材料102が示す熱膨張率の約40パーセント40の範囲内、材料102が示す熱膨張率の約20パーセント20の範囲内、又はさらには材料102が示す熱膨張率の約5パーセント5の範囲内である熱膨張率を示してもよい。さらに、いくつかの実施形態においては、犠牲材料132は、約5.0×10-6°C-1以下、約3.0×10-6°C-1以下、又はさらには約1.0×10-6°C-1以下である熱膨張率を有する材料を含んでもよい。0044バイア凹部112図3内に犠牲材料132を施した後に、半導体構造体130の表面134は、犠牲材料132の露出表面が、半導体構造体130の表面134において材料102の露出表面と少なくとも実質的に同一平面及び同一外延を有するように、平坦化されてもよい。さらに詳細には、犠牲材料132は、例えばCVD法などを利用して、第1の主要表面104及びオプションの誘電体材料122を覆って共形的に形成されてもよい。犠牲材料132は、バイア凹部112が犠牲材料132で少なくとも実質的に完全に充填されるような厚さにまで形成されてもよい。次いで、余剰の犠牲材料132及びオプションの誘電体材料132が、半導体構造体130の表面134を平坦化するために除去されてもよい。例えば、半導体構造体130の表面134は、化学プロセス例えば湿式化学エッチングプロセス若しくは乾式化学エッチングプロセス又は機械プロセス例えば研磨プロセス若しくはラッピングプロセスを利用して、或いは化学機械研磨CMPプロセスにより、平坦化されてもよい。0045上述のようにバイア凹部112図3内に犠牲材料132を施した後に、半導体材料の薄層が、半導体構造体130の表面134を覆って設けられてもよい。非限定的な例としては、半導体材料の薄層は、図5及び図6を参照として以下において説明するように、半導体構造体130の表面134を覆って設けられてもよい。0046図5は、図4の半導体構造体130の表面134に対して基板142を備える別の半導体構造体を接合することにより形成され得る、接合された半導体構造体を示す。基板142は、例えばシリコンSi、ゲルマニウムGe、III-V族半導体材料、等の半導体材料を含んでもよい。さらに、基板142の材料は、単結晶半導体材料又は半導体材料のエピタキシャル層を含んでもよい。非限定的な例としては、基板142の材料は、単結晶バルクシリコン材料を含んでもよい。0047基板142は、半導体構造体130の接合表面と基板142の接合表面との間の接合界面に沿って半導体構造体130の接合表面と基板142の接合表面との間に直接原子結合又は直接分子結合を生じさせることにより、基板142が半導体構造体130図4に対して直接的に接合される、直接接合プロセスを利用して、表面134に対して接合されてもよい。換言すれば、基板142は、基板142と半導体構造体130との間に接着剤又はいかなる他の中間接合材料を使用することもなく、半導体構造体130に対して直接的に接合されてもよい。基板142と半導体構造体130との間における原子結合又は分子結合の性質は、基板142及び半導体構造体130のそれぞれの材料成分により決定される。したがって、いくつかの実施形態によれば、直接原子結合又は直接分子結合は、例えば酸化ケイ素及び酸化ゲルマニウムの少なくとも一方と、シリコン、ゲルマニウム、酸化ケイ素、及び酸化ゲルマニウムの中の少なくとも1つとの間において生じるものであってもよい。0048例として、またそれに限定されないが、基板142の接合表面は、酸化物材料例えば二酸化ケイ素SiO2を含んでもよく、半導体構造体130の接合表面は、同じ酸化物材料例えば二酸化ケイ素SiO2から少なくとも実質的に構成されてもよい。かかる実施形態においては、半導体構造体130の接合表面に対して基板142の接合表面を接合するために、酸化ケイ素-酸化ケイ素間の表面直接接合プロセスが利用されてもよい。かかる実施形態においては、図5に示すように、接合材料148例えば二酸化ケイ素などの酸化物の層が、基板142と半導体構造体130図4との間の接合界面において、基板142と半導体構造体130との間に配置されてもよい。接合材料148は、例えば約1,000Åの平均厚さを有してもよい。0049さらなる実施形態においては、基板142の接合表面は、半導体材料例えばシリコンを含んでもよく、半導体構造体130の接合表面は、同じ半導体材料例えばシリコンから少なくとも実質的に構成されてもよい。かかる実施形態においては、半導体構造体130の接合表面に対して基板142の接合表面を接合するために、シリコン-シリコン間の表面直接接合プロセスが利用されてもよい。0050いくつかの実施形態においては、基板142のそれぞれの接合表面と半導体構造体130のそれぞれの接合表面との間の直接接合は、比較的平滑な表面を有するように基板142の接合表面及び半導体構造体130の接合表面を形成し、その後これらの接合表面を一体的に当接させ、アニールプロセスの際にこれらの接合表面間の接触を維持することにより、確立されてもよい。0051例えば、基板142の接合表面及び半導体構造体130の接合表面はそれぞれ、約2ナノメートル2.0nm以下、約1ナノメートル1.0nm以下、又はさらには約1/4ナノメートル0.25nm以下の二乗平均平方根表面粗度RRMSを有するように形成されてもよい。いくつかの実施形態においては、基板142の接合表面及び半導体構造体130の接合表面はそれぞれ、約1/4ナノメートル0.25nm~約2ナノメートル2.0nm、又はさらには約1/2ナノメートル0.5nm~約1ナノメートル1.0nmの二乗平均平方根表面粗度RRMSを有するように形成されてもよい。0052アニールプロセスは、摂氏約100度100°C~摂氏約400度400°Cの温度にて約2分~約15時間の時間にわたり、炉内にて基板142及び半導体構造体130を加熱することを含んでもよい。0053基板142の接合表面及び半導体構造体130の接合表面はそれぞれ、機械研磨プロセス及び化学エッチングプロセスの少なくとも一方を利用して、上述のように比較的平滑になるように形成されてもよい。例えば、基板142の接合表面及び半導体構造体130の接合表面のそれぞれを平坦化する及び/又はそれぞれの表面粗度を低減させるために、化学機械研磨CMPプロセスが利用されてもよい。0054基板142の第1の部分144が、図5の半導体構造体140から除去されることにより、表面134を覆う基板142の第2の部分146が後に残され、図6の接合された半導体構造体150が形成されてもよい。換言すれば、基板142の第1の部分144は、基板142の第2の部分146から分離されてもよい。図6の半導体構造体150は、表面134を覆う半導体材料の薄層152を備える。この半導体材料の薄層152は、基板142図5の第2の部分144により形成される。0055再び図5を参照すると、例として、またそれに限定されないが、基板142の第2の部分146から基板142の第1の部分144を分離させるために、スマートカットSMART-CUT登録商標プロセスとして当業界で知られているプロセスが利用されてもよい。かかるプロセスは、例えば、Bruelの米国再発行特許第39,484号2007年2月6日発行、Aspar等の米国特許第6,303,468号2001年10月16日発行、Aspar等の米国特許第6,335,258号2002年1月1日発行、Moriceau等の米国特許第6,756,286号2004年6月29日発行、Aspar等の米国特許第6,809,044号2004年10月26日発行、及びAspar等の米国特許第6,946,365号2005年9月20日発行において詳細に記載されている。0056複数のイオン例えば水素、ヘリウム、又は不活性ガスイオンが、基板142中に注入されてもよい。イオンは、上述のように図4の半導体130に対して基板142を装着する前又は後に、基板142中に注入されてもよい。例えば、イオンは、基板142の側部に位置決めされたイオン源図示せずから基板142中に注入されてもよい。イオンは、基板142の主要表面に対して実質的に垂直な方向に沿って基板142中に注入されてもよい。当技術において周知のように、イオンが基板中に注入される深さは、イオンが基板中に注入されるエネルギーに少なくとも部分的に相関する。一般的には、より低いエネルギーで注入されるイオンは、比較的より浅い深さに注入され、より高いエネルギーで注入されるイオンは、比較的深い深さに注入されることとなる。0057イオンは、基板142内において所望の深さにイオンを注入するように選択された所定のエネルギーで、基板142内に注入されてもよい。ある特定の非限定的な例としては、イオンは、基板142の第2の部分146の平均厚さTが約300ナノメートル300nm以下又はさらには約100ナノメートル100nm以下となるように選択された深さにて、基板142内に配置されてもよい。当技術において周知のように、不可避にも少なくともいくつかのイオンが、所望の注入深さ以外の深さに注入されてもよく、基板142の表面からの基板142中への深さに対するイオンの濃度のグラフが、所望の注入深さにて最大値を有するほぼベル形の対称又は非対称の曲線を呈してもよい。0058基板142中への注入時に、イオンは、基板142内において破断面143図5において破線として示すを画定してもよい。破断面143は、基板142の最大イオン濃度平面と共に直線を成す例えばこの平面を中心とする基板142内の層又は領域を含んでもよい。破断面143は、後のプロセスにおいて基板142がその区域に沿って劈開又は破断し得る脆弱区域を、基板142内に画定し得る。基板142は、基板142を加熱することにより、基板142に対して機械力を印加することにより、又は基板142に対して別の態様でエネルギーを印加することにより、この破断面143に沿って劈開又は破断されてもよい。0059さらなる実施形態においては、基板142の第2の部分146は、基板142などの材料の比較的厚い層例えば約300ミクロン超の平均厚さを有する層を接合し、その後表面134の反対側の基板142の側部149から比較的厚い基板142を薄化することにより、図4の半導体構造体130の表面134を覆って設けられてもよい。例えば、基板142は、化学プロセス例えば湿式化学エッチングプロセス若しくは乾式化学エッチングプロセス、機械プロセス例えば研磨プロセス若しくはラッピングプロセス、又は化学機械研磨CMPプロセスを利用して薄化されてもよい。0060さらに他の実施形態においては、半導体材料基板142の第2の部分146と成分及び構成において少なくとも実質的に同様であってもよいの比較的薄い層が、図4の半導体構造体130の表面134を覆って例えば上にinsitu形成されてもよい。例えば、シリコン材料の比較的薄い層が、図4の半導体構造体130の表面134を覆って所望の厚さにまでシリコンなどの材料を堆積することにより、形成されてもよい。0061図3の半導体構造体130の表面134を覆って半導体材料の薄層152を設けた後に、1つ又は複数のデバイス構造体が、半導体材料の薄層152の上及び/又は中に形成されてもよい。換言すれば、1つ又は複数のデバイス構造体が、半導体材料の薄層152を使用して形成されてもよい。例として、またそれに限定されないが、複数のトランジスタが、半導体材料の薄層152を使用して作製されてもよい。0062図7は、半導体構造体150を処理することにより図7の接合され処理された半導体構造体160を形成した後の、破線158内に囲まれた図6の接合された半導体デバイス150の一部分を示す。半導体構造体160は、1つ又は複数のトランジスタ162を備える。明瞭化のため、図7においては1つのトランジスタ162のみを示す。図7に示すように、各トランジスタ162は、ソース領域163A及びソース接触子163Bを備えるソースと、ドレイン領域164A及びドレイン接触子164Bを備えるドレインと、ゲート構造体165とを備えてもよい。ソース領域163A及びドレイン領域164Aはそれぞれ、1つ又は複数のドーパントでドープされて導電性を与えられた、半導体材料の薄層152の領域を含んでもよい。ソース領域163A及びドレイン領域164Aは、半導体材料の薄層152の非ドープ領域を含み得るチャネル領域166により、相互に分離されてもよい。ゲート構造体165は、トランジスタ162のソースとドレインとの間においてチャネル領域166を覆って横方向に配設されてもよい。ソース接触子163B、ドレイン接触子164B、及びゲート構造体165はそれぞれ、1つ又は複数の金属などの導電性材料、又はドープされたポリシリコン材料を含んでもよい。ゲート構造体165の導電性材料は、1つ又は複数の誘電体材料例えば酸化物、窒化物、オキシナイトライド、等により、半導体材料の薄層152から電気的に隔離されてもよい。0063図7に示すように、1つ又は複数のシャロートレンチアイソレーション構造体168が、トランジスタ162の近位において半導体材料の薄層152の中に及びそれを貫通して形成されてもよい。シャロートレンチアイソレーション構造体168は、誘電体材料を含んでもよく、半導体構造体160の他のトランジスタ又は他のデバイス構造体から各トランジスタ162を電気的に隔離するために使用されてもよい。例として、またそれに限定されないが、シャロートレンチアイソレーション構造体168は、酸化物、窒化物、オキシナイトライド、等の誘電体材料を含んでもよい。シャロートレンチアイソレーション構造体168は、バイア凹部112及びバイア凹部112内に収容された犠牲材料132と垂直方向に整列されてもよいすなわち表面134などの半導体構造体160の主要表面に対して垂直な方向に沿って整列されてもよい。換言すれば、バイア凹部112及び犠牲材料132は、シャロートレンチアイソレーション構造体168及びバイア凹部112の中の1つの中の犠牲材料132を通過する直線が、表面134などの半導体構造体160の主要表面に対して少なくとも実質的に垂直に引かれ得るように、相互に対して位置決めされてもよい。0064図8を参照すると、接合され処理された半導体構造体170が、1つ又は複数のトランジスタ162及びシャロートレンチアイソレーション構造体168が中及び/又は上に形成された図7の半導体構造体160の露出表面169を覆って誘電体材料例えば層間誘電体材料の層172を設け、シャロートレンチアイソレーション構造体168の中にウェーハ貫通相互接続部の第1の部分174を形成することにより、形成されてもよい。0065誘電体材料の層172は、表面169の上に形成されるか又は表面169を覆って配設されてもよく、図8に示すようにトランジスタ162のゲート構造体165を覆うのに十分な大きさの平均厚さを有してもよい。誘電体材料の層172は、酸化物、窒化物、オキシナイトライド、等の誘電体材料を含んでもよい。0066図8を引き続き参照すると、ウェーハ貫通相互接続部の第1の部分174は、半導体構造体170中に形成されてもよい。ウェーハ貫通相互接続部の第1の部分174は、1つ又は複数の金属、ドープされたポリシリコン、等の導電性材料を含んでもよい。ウェーハ貫通相互接続部の第1の部分174は、誘電体材料の層172を貫通し、シャロートレンチアイソレーション構造体168を貫通し、任意の接合材料148を貫通して、材料102内のバイア凹部112中の犠牲材料132にバイア凹部176を形成することにより、形成されてもよい。いくつかの実施形態においては、シャロートレンチアイソレーション構造体168は、半導体材料の薄層152を完全に貫通して延在しなくてもよく、またバイア凹部176は、半導体材料の薄層152の少なくとも一部分を貫通して延在してもよい。バイア凹部176は、例えばマスキングプロセス及びエッチングプロセスを利用して形成されてもよい。マスク層が、誘電体材料の層172の露出された主要表面178を覆って設けられてもよい。このマスク層は、バイア凹部176を形成することが求められる位置においてマスク層を貫通して延在する穴又は孔を形成するように、パターニングされてもよい。マスク層中の孔は、形成すべきバイア凹部176の所望の断面サイズ及び断面形状に対応する断面サイズ及び断面形状を有してもよい。次いで、半導体構造体170は、マスク層を有意な速度でエッチングすることなくバイア凹部176を貫通して延在させることとなる様々な材料をエッチングするための、1つ又は複数のエッチング液にさらされてもよい。例えば、湿式化学エッチングプロセス又は乾式化学エッチングプロセスが、誘電体材料の層172、シャロートレンチアイソレーション構造体168、及び任意の接合材料148を貫通して犠牲材料132までのバイア凹部176を形成するために、利用されてもよい。0067いくつかの実施形態においては、バイア凹部176は、約0.5~約10.0に及ぶ範囲内の平均アスペクト比すなわち平均高さ対平均断面寸法の比を有してもよい。0068バイア凹部176の形成後に、導電性材料が、バイア凹部176内に施されてもよい。例えば、1つ又は複数の金属材料が、無電解めっきプロセス及び/又は電解めっきプロセスを利用してバイア凹部176内に配置されてもよい。0069ウェーハ貫通相互接続部の第1の部分174は、それが貫通して延在するシャロートレンチアイソレーション構造体168と同様に、バイア凹部112及びバイア凹部112内に収容された犠牲材料132と垂直方向に整列されてもよいすなわち表面134などの半導体構造体170の主要表面に対して垂直な方向に沿って整列されてもよい。換言すれば、ウェーハ貫通相互接続部の第1の部分174及び犠牲材料132は、ウェーハ貫通相互接続部の第1の部分174及びバイア凹部112の1つの内の犠牲材料132の体積部分を通過する直線が、表面134などの半導体構造体170の主要表面に対して少なくとも実質的に垂直に引かれ得るように、相互に対して位置決めされてもよい。0070ウェーハ貫通相互接続部の第1の部分174の形成後に、追加の処理が、誘電体材料の層172の露出された主要表面178を覆って導電性バイア、導電性ライン、導電性トレース、及び導電性パッドなどの追加のデバイス構造体を形成するために実施されてもよい。かかるプロセスは、当技術においてバックエンドオブラインBEOLプロセスと呼ばれるものを含んでもよい。0071例えば、図9は、1つ又は複数の周囲の誘電体材料184内に複数のデバイス構造体182を製造することにより形成され得る、接合され処理された半導体構造体180を示す。デバイス構造体182は、1つ又は複数の金属又はドープされたポリシリコンなどの導電性材料を含む導電性バイア、導電性ライン、導電性トレース、及び導電性パッドの中の1つ又は複数を備えてもよい。1つ又は複数の周囲の誘電体材料184は、酸化物、窒化物、オキシナイトライド、等を含んでもよい。様々なデバイス構造体182及び周囲の誘電体材料184は、当技術において公知のプロセスを利用して誘電体材料の層172の主要表面178を覆ってリソグラフィによりすなわち層ごとに形成されてもよい。0072図9に関連して上記で論じたような誘電体材料の層172を覆うデバイス構造体182の形成後に、材料102の一部分が、半導体構造体180から除去されて、図10の接合され処理された半導体構造体190に示すように、材料102を貫通する犠牲材料132が露出されるようにしてもよい。材料102のこの一部分は、活性表面186の反対側の半導体構造体180の側部の材料102の露出された主要表面103図9から除去されてもよい。例として、またそれに限定されないが、材料102のこの一部分は、例えば化学エッチングプロセス、機械研磨プロセス、又は化学機械研磨CMPプロセスの中の1つ又は複数などを利用して除去されてもよい。また、誘電体材料122が、図9に図示するように犠牲材料132と材料102との間に配設される場合には、誘電体材料122の一部分が除去されて、図10に図示するように、半導体構造体190の外側に犠牲材料132が露出されてもよい。0073任意には、図9の半導体構造体180の活性表面186は、材料102の除去の際の半導体構造体の取り扱いを支援するために、材料102を除去して犠牲材料132を露出させる前に、図10に図示するようにキャリア基板192に対して接合されてもよい。0074図10に図示するように半導体構造体190の外側に犠牲材料132を露出させた後に、犠牲材料132は、図11に図示する接合され処理された半導体構造体200を形成するために、バイア凹部112内から除去されてもよい。例として、またそれに限定されないが、湿式化学エッチングプロセスが、バイア凹部112内から犠牲材料132を除去するために利用されてもよい。誘電体材料122及び任意の接合材料148を除去する速度よりも速い速度で半導体構造体200から犠牲材料132をエッチング例えば除去するエッチング液が、犠牲材料132を除去するために使用されてもよい。換言すれば、犠牲材料132及び任意にはオプションの誘電体材料122に対して並びに接合材料148に対して選択性を有するエッチング液が、犠牲材料132を除去するために使用されてもよい。犠牲材料がポリシリコン材料を含む実施形態においては、エッチング液は、硝酸、フッ酸、及び水の混合物を含んでもよい。犠牲材料132が例えば二酸化ケイ素などの他の誘電体材料を含む実施形態においては、犠牲材料132は、フッ酸を含むエッチ溶液又はプラズマエッチングプロセス例えば六フッ化硫黄SF6エッチ化学成分を使用するの利用により、選択的にエッチングされてもよい。0075図12に図示するように、導電性材料が、ウェーハ貫通相互接続部214の第2の部分212を形成するために、バイア凹部112内犠牲材料132の除去により空所となる空間内に施されてもよい。ウェーハ貫通相互接続部214は、第1の部分174及び第2の部分212を備える。直接的な物理的及び電気的接触が、ウェーハ貫通相互接続部214の第1の部分174と第2の部分212との間に確立されてもよい。0076ウェーハ貫通相互接続部214の第2の部分212の導電性材料は、1つ又は複数の金属、ドープされたポリシリコン、等の導電性材料を含んでもよい。いくつかの実施形態においては、ウェーハ貫通相互接続部214の第2の部分212の導電性材料は、ウェーハ貫通相互接続部214の第1の部分174の導電性材料と少なくとも実質的に同一であってもよい。この導電性材料は、バイア凹部112、176内に施されてもよい。例えば、1つ又は金属材料が、無電解めっきプロセス及び/又は電解めっきプロセスを利用してバイア凹部176内に配置されてもよい。0077ウェーハ貫通相互接続部214は、第1の部分174及び第2の部分212を備える。半導体構造体210の製造の際に異なる連続的な時間にて別個のプロセスにおいて第1の部分174及び第2の部分212を形成することにより、本発明のいくつかの実施形態においては、ウェーハ貫通相互接続部214の第1の部分174と第2の部分212との間にマイクロ構造の明確な識別可能な境界216が存在する場合がある。この識別可能な境界216は、半導体材料の薄層152の主要表面の近位に位置し得る。例えば、識別可能な境界216は、半導体材料の薄層152の主要表面に配置された接合材料148と同一平面を成してもよい。さらに、半導体構造体210は、図12に図示するように、活性表面186に対して平行に配向されてもよい。0078いくつかの実施形態においては、ウェーハ貫通相互接続部214は、約0.5~約10.0に及ぶ範囲内の平均アスペクト比すなわち平均高さ対平均断面寸法の比を有してもよい。0079上述のようにウェーハ貫通相互接続部214を形成した後に、キャリア基板192が、図13の接合され処理された半導体構造体220を形成するために、図12の接合され処理された半導体構造体210から除去されてもよい。図13に図示するように、導電性バンプ222が、活性表面186の反対側の半導体構造体220の裏側表面224にて、ウェーハ貫通相互接続部214の第2の部分212の露出端部と構造的に及び電気的に結合されてもよい。導電性バンプ222は、例えば導電性はんだ合金などの導電性材料を含んでもよい。0080任意には、図13に示す半導体構造体220は、必要又は所望に応じてさらに処理及びパッケージングされてもよい。引き続いて半導体構造体220は、導電性バンプ222を使用してプリント回路基板、別の半導体構造体例えば別のチップ若しくはウェーハ、等の別の構造体に構造的に及び機械的に結合されてもよい。さらなる実施形態においては、半導体構造体220は、例えば導電性リード、異方性導電性膜、等の使用などの当技術において公知である他のデバイス及び技術を使用して、別の構造体に構造的に及び電気的に結合されてもよい。0081再び図10を参照すると、本発明のいくつかの実施形態においては、半導体構造体190の他の材料をエッチングすることなくバイア凹部112内の犠牲材料132を選択的にエッチングすることが比較的困難となる場合がある。かかる実施形態においては、本明細書において上述したように、犠牲材料132のエッチングの前に半導体構造体190の他の材料を保護することが望ましい場合がある。0082例えば、図14は、場合によってはキャリア基板192のある表面を除いて、半導体構造体230の全ての露出表面を少なくとも実質的に覆うような態様で、図10の半導体構造体190の表面を覆うマスク層232を堆積することにより形成され得る、半導体構造体230を図示する。マスク層232は、酸化物例えば二酸化ケイ素SiO2若しくは酸化アルミニウムAl2O3、窒化物例えば窒化ケイ素Si3N4若しくは窒化ホウ素BN、又はオキシナイトライドなどのセラミック材料を含んでもよい。0083図15に図示するように、マスク層232は、マスク層232を貫通して延在して最終的に図15の接合され処理された半導体構造体240をもたらす開口242を形成するようにパターニングされてもよい。当技術において公知であるようなフォトリソグラフィマスキング及びエッチングプロセスが、マスク層232を貫通する開口242を形成するために利用されてもよい。開口242は、バイア凹部112内の犠牲材料132が開口242を通して露出されるようにサイズ設定、形状設定、及び位置決めされてもよい。次いで、半導体構造体240は、マスク層232の材料よりも犠牲材料132に対して選択性を有するエッチング液を使用して湿式エッチングプロセス又は乾式エッチングプロセスを受けてもよい。かかるエッチングプロセスは、バイア凹部112内から犠牲材料132を除去させて、図16の半導体構造体250をもたらす。次いで、マスク層232は、図11の半導体構造体200と少なくとも実質的に同一である半導体構造体を形成するために、図16の半導体構造体250から除去されてもよい。0084さらなる方法においては、図9及び図10に関連して先に論じたような材料102の薄化時に、材料102が、図17の半導体構造体260を形成するように、犠牲材料132及び/又はオプションの誘電体材料122よりも窪まされてもよい。例として、またそれに限定されないが、材料102は、約2,000Åだけ、犠牲材料132及び/又はオプションの誘電体材料122よりも窪まされてもよい。図17の半導体構造体260を形成した後に、マスク層272が、図18の半導体構造体270を形成するように半導体構造体260を覆って堆積されてもよい。マスク層272は、酸化物例えば二酸化ケイ素SiO2若しくは酸化アルミニウムAl2O3、窒化物例えば窒化ケイ素Si3N4若しくは窒化ホウ素BN、又はオキシナイトライドなどのセラミック材料を含んでもよい。図18に図示するように、半導体構造体270は、キャリア基板192の反対側の側部に主要表面274を備えてもよい。0085図18の半導体構造体270の主要表面274は、バイア凹部112内の犠牲材料132の体積部分を覆うマスク層272の部分及び任意の誘電体材料122の部分を除去して図19の接合され処理された半導体構造体280を形成するために、化学機械研磨CMPプロセスなどの平坦化プロセスを受けてもよい。図19に図示するように、犠牲材料132は、主要表面274図18の平坦化の後に、マスク層272を貫通して露出され得る。次いで、犠牲材料132の露出後に、半導体構造体280は、マスク層272の材料よりも犠牲材料132に対して選択性を有するエッチング液を使用した湿式エッチングプロセス又は乾式エッチングプロセスを受けてもよい。かかるエッチングプロセスは、バイア凹部112内からの犠牲材料132の除去をもたらし、その結果として図20の接合され処理された半導体構造体290が得られる。次いで、マスク層272は、図11の半導体構造体200と少なくとも実質的に同一である半導体構造体を形成するために、図20の半導体構造体290から除去されてもよく、次いで、この形成された半導体構造体は、先述のようにさらに処理されてもよい。0086ウェーハ貫通相互接続部214に関連して上述したようなマルチステッププロセス例えば2ステッププロセスにおけるウェーハ貫通相互接続部の形成は、ウェーハ貫通相互接続部の個々の部分のアスペクト比が、ウェーハ貫通相互接続部全体のアスペクト比よりも小さく、それにより、ウェーハ貫通相互接続部の個々の部分が中に形成されるバイア凹部のエッチングがより容易になり、バイア凹部内の露出表面を覆う絶縁誘電体材料の被覆が向上し、ウェーハ貫通相互接続部の個々のセクションを形成するためのバイア凹部内の導電性材料のめっき加工が向上するため、製造時の適切に作動する半導体構造体の歩留まりを向上させることができる。さらに、本明細書において説明したようなトランジスタ162などのトランジスタの製造により、半導体構造体は、約400°C超の温度にさらされる場合がある。導電性金属が、かかる高温で半導体構造体の処理中にバイア凹部内に配置された場合には、金属原子は、半導体構造体の他の領域中に拡散し、これが、半導体構造体の作動に悪影響を及ぼし得る。さらに、かかる金属材料の熱膨張率と周囲の誘電体材料及び半導体材料の熱膨張率との間の不整合は、半導体構造体に対して構造的損傷をもたらすおそれがある。したがって、トランジスタの製造前に半導体構造体中のバイア凹部内に犠牲材料を施し、トランジスタの製造後に別の導電性材料で犠牲材料を置き換えることにより、かかる構造的損傷を回避させるか、又はかかる構造的損傷を引き起こし得る可能性を低減させることができる。0087本発明のさらなる非限定的な実施形態を以下において説明する。0088実施形態1:半導体構造体を製造する方法であって、半導体構造体を部分的に貫通して延在する少なくとも1つのバイア凹部内に犠牲材料を設けることと、半導体構造体中に少なくとも1つのウェーハ貫通相互接続部の第1の部分を形成することと、少なくとも1つのバイア凹部に少なくとも1つのウェーハ貫通相互接続部の第1の部分を位置合わせさせることと、少なくとも1つのバイア凹部内の犠牲材料を導電性材料で置き換え、少なくとも1つのウェーハ貫通相互接続部の第1の部分と電気接触状態にある少なくとも1つのウェーハ貫通相互接続部の第2の部分を形成することとを含む、方法。0089実施形態2:実施形態1の方法であって、半導体構造体中に少なくとも1つのウェーハ貫通相互接続部の第1の部分を形成することが、誘電体材料を貫通して少なくとも1つのウェーハ貫通相互接続部の第1の部分を延在させることをさらに含む、方法。0090実施形態3:実施形態1の方法であって、半導体構造体を部分的に貫通して延在する少なくとも1つのバイア凹部内に犠牲材料を設けることが、半導体構造体の表面から半導体構造体を部分的に貫通して延在する少なくとも1つのブラインドバイア凹部を形成することと、少なくとも1つのブラインドバイア凹部内にポリシリコン材料、III-V半導体材料、及び誘電体材料の中の少なくとも1つを設けることとを含む、方法。0091実施形態4:実施形態3の方法であって、少なくとも1つのブラインドバイア凹部内にポリシリコン材料、III-V半導体材料、及び誘電体材料の中の少なくとも1つを設けることが、少なくとも1つのブラインドバイア凹部内にポリシリコン材料を設けることを含む、方法。0092実施形態5:実施形態3の方法であって、バルクシリコン材料を貫通する少なくとも1つのバイア凹部を形成することをさらに含む、方法。0093実施形態6:実施形態4の方法であって、少なくとも1つのブラインドバイア凹部内の、バルクシリコン材料とポリシリコン材料との間に誘電体材料を設けることをさらに含む、方法。0094実施形態7:実施形態3の方法であって、少なくとも1つのブラインドバイア凹部内にポリシリコン材料を設けた後に、半導体構造体の表面を覆う半導体材料の薄層を設けることをさらに含む、方法。0095実施形態8:実施形態7の方法であって、半導体構造体の表面を覆う半導体材料の薄層を設けることが、半導体材料を含む基板中にイオンを注入することにより基板中に破断面を形成することと、半導体構造体の表面に対して基板を接合することと、破断面に沿って基板を破断し、基板の残りの部分から、前記半導体構造体の前記表面に対して接合された状態に留まる半導体材料の前記薄層を分離させることとを含む、方法。0096実施形態9:実施形態8の方法であって、半導体構造体の表面に対して基板を接合することが、半導体構造体の表面に対して基板を直接的に接合することを含む、方法。0097実施形態10:実施形態7の方法であって、半導体材料の薄層を使用してデバイス構造体の少なくとも一部分を形成することをさらに含む、方法。0098実施形態11:実施形態10の方法であって、半導体材料の薄層を使用してデバイス構造体の少なくとも一部分を形成することが、半導体材料の薄層を使用してトランジスタの少なくとも一部分を形成することを含む、方法。0099実施形態12:実施形態7の方法であって、半導体構造体の表面を覆う半導体材料の薄層を設けることが、約300ナノメートル300nm以下の平均厚さを有する薄層を形成することを含む、方法。0100実施形態13:実施形態12の方法であって、半導体構造体の表面を覆う半導体材料の薄層を設けることが、約100ナノメートル100nm以下の平均厚さを有する薄層を形成することを含む、方法。0101実施形態14:実施形態1~3のいずれか1つの方法であって、少なくとも1つのウェーハ貫通相互接続部の第1の部分を形成した後に、及び導電性材料で犠牲材料を置き換え、少なくとも1つのウェーハ貫通相互接続部の第2の部分を形成する前に、半導体構造体を薄化することをさらに含む、方法。0102実施形態15:実施形態14の方法であって、半導体構造体を薄化することが、半導体構造体の外側に犠牲材料を露出させることを含む、方法。0103実施形態16:実施形態14の方法であって、半導体構造体を薄化する前にキャリア基板に対して半導体構造体を装着することと、半導体構造体を薄化した後に半導体構造体からキャリア基板を除去することとをさらに含む、方法。0104実施形態17:半導体構造体を製造する方法であって、半導体構造体の表面中に延在する少なくとも1つのバイア凹部内に犠牲材料を設けることと、半導体構造体の表面を覆って半導体材料の層を設けることと、半導体材料の層を使用して少なくとも1つのデバイス構造体を製造することと、半導体材料の層を貫通して延在する少なくとも1つのウェーハ貫通相互接続部の第1の部分を形成することと、半導体材料の層の反対側の側部から半導体構造体を薄化することと、半導体構造体中の少なくとも1つのバイア凹部内から犠牲材料を除去し、バイア凹部内の少なくとも1つのウェーハ貫通相互接続部の第1の部分を露出させることと、バイア凹部内に導電性材料を設け、少なくとも1つのウェーハ貫通相互接続部の第2の部分を形成することとを含む、方法。0105実施形態18:実施形態17の方法であって、少なくとも1つのバイア凹部内に犠牲材料を設けることが、少なくとも1つのバイア凹部内にポリシリコン材料を設けることを含む、方法。0106実施形態19:実施形態17又は実施形態18の方法であって、犠牲材料と少なくとも1つのバイア凹部内の半導体構造体との間に誘電体材料を設けることをさらに含む、方法。0107実施形態20:実施形態17~19のいずれか1つの方法であって、半導体構造体の表面を覆って半導体材料の層を設けることが、基板から半導体構造体に半導体材料の層を転写することを含む、方法。0108実施形態21:実施形態20の方法であって、基板から半導体構造体に半導体材料の層を転写することが、基板中にイオンを注入することと、半導体構造体に対して基板を接合することと、基板内に注入されたイオンにより画定される面に沿って基板を破断し、基板の残りの部分から半導体材料の層を分離させることとを含む、方法。0109実施形態22:実施形態17~21のいずれか1つの方法であって、半導体構造体の表面を覆って半導体材料の層を設けることが、約100ナノメートル100nm以下の平均厚さを有するように半導体材料の層を選択することを含む、方法。0110実施形態23:実施形態17~22のいずれか1つの方法であって、半導体構造体を薄化する前にキャリア基板に対して半導体構造体を装着することと、半導体構造体を薄化した後に半導体構造体からキャリア基板を除去することとをさらに含む、方法。0111実施形態24:実施形態17~23のいずれか1つの方法であって、少なくとも1つのウェーハ貫通相互接続部の上に導電性バンプを形成することをさらに含む、方法。0112実施形態25:半導体構造体の表面から半導体構造体を部分的に貫通して延在する少なくとも1つのバイア凹部内の犠牲材料と、半導体構造体の表面を覆って配置される半導体材料と、半導体構造体の表面を覆って配置される半導体材料の少なくとも一部分を含む少なくとも1つのデバイス構造体と、半導体構造体の表面を覆って配置される半導体材料を貫通して延在する少なくとも1つのウェーハ貫通相互接続部の第1の部分であって、少なくとも1つのウェーハ貫通相互接続部の第1の部分が、少なくとも1つのバイア凹部と位置合わせされている、第1の部分とを備える、半導体構造体。0113実施形態26:実施形態25の半導体構造体であって、半導体構造体の表面を覆って配置される半導体材料により少なくとも部分的に囲まれる誘電体材料の体積部分であって、少なくとも1つのウェーハ貫通相互接続部の第1の部分が、誘電体材料の体積部分に貫通して延在し、直接的に接触する、誘電体材料の体積部分をさらに備える、半導体構造体。0114実施形態27:実施形態26の半導体構造体であって、誘電体材料の体積部分が、シャロートレンチアイソレーション構造体を含む、半導体構造体。0115実施形態28:実施形態25~27のいずれか1つの半導体構造体であって、犠牲材料が、ポリシリコン材料を含む、半導体構造体。0116実施形態29:実施形態25~28のいずれか1つの半導体構造体であって、少なくとも1つのデバイス構造体が、少なくとも1つのトランジスタを備える、半導体構造体。0117実施形態30:実施形態25~29のいずれか1つの半導体構造体であって、犠牲材料が、半導体構造体の表面を覆って配置される半導体材料の反対側の側部において半導体構造体の外側に露出される、半導体構造体。0118実施形態31:実施形態25~30のいずれか1つの半導体構造体であって、半導体構造体に装着されたキャリア基板をさらに備える、半導体構造体。0119実施形態32:実施形態25~31のいずれか1つの半導体構造体であって、半導体構造体の表面を覆って配置される半導体材料が、約300ナノメートル300nm以下の平均厚さを有する半導体材料の層を備える、半導体構造体。0120実施形態33:実施形態32の半導体構造体であって、半導体材料の層が、約100ナノメートル100nm以下の平均厚さを有する、半導体構造体。0121実施形態34:活性表面と、裏側表面と、活性表面と裏側表面との間の半導体構造体内に位置する少なくとも1つのトランジスタと、活性表面及び裏側表面の少なくとも一方から半導体構造体を少なくとも部分的に貫通して延在する少なくとも1つのウェーハ貫通相互接続部であって、第1の部分、第2の部分、及び第1の部分のマイクロ構造体と第2の部分のマイクロ構造体との間の識別可能な境界を備える、少なくとも1つのウェーハ貫通相互接続部とを備える、半導体構造体。0122実施形態35:実施形態34の半導体構造体であって、少なくとも1つのトランジスタが、半導体材料の薄層の少なくとも一部分を含む、半導体構造体。0123実施形態36:実施形態35の半導体構造体であって、半導体材料の薄層が、約100ナノメートル100nm以下の平均厚さを有する、半導体構造体。0124実施形態37:実施形態35又は36の半導体構造体であって、識別可能な境界が、半導体材料の薄層の主要表面の近位に位置する、半導体構造体。0125実施形態38:実施形態34~37のいずれか1つの半導体構造体であって、識別可能な境界が、活性表面及び裏側表面の少なくとも一方に対して平行に配向される、半導体構造体。"