基板と、前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上面に形成され、第1の仕事関数を有する第1の電極層と、前記ゲート絶縁膜の上面と前記第1の電極層の上面に連続して形成され、前記第1の仕事関数と異なる第2の仕事関数を有する第2の電極層と、を有するゲート電極と、前記ゲート電極の側面に形成された側壁絶縁膜とを備え、前記第1の電極層の上面の高さは、前記側壁絶縁膜の上面の高さよりも低い、半導体装置。前記ゲート電極の下面において、前記第2の電極層のゲート長方向の幅は、前記第1の電極層のゲート長方向の幅よりも短い、請求項1に記載の半導体装置。前記第1の電極層の下面から上面までの高さは、前記側壁絶縁膜の下面から上面までの高さの半分以下である、請求項1または2に記載の半導体装置。前記第2の仕事関数は、前記第1の仕事関数よりも大きい、請求項1から3のいずれか1項に記載の半導体装置。さらに、前記基板内に、前記ゲート電極を挟むように形成されたソース層およびドレイン層を備え、前記ゲート電極の下面において、前記第1の電極層は前記ドレイン層側に位置し、前記第2の電極層は前記ソース層側に位置する、請求項1から4のいずれか1項に記載の半導体装置。基板上に、ゲート絶縁膜を介して、ゲート電極の第1の電極層を形成し、前記第1の電極層の側面にダミー電極を形成し、前記第1の電極層と前記ダミー電極の側面に側壁絶縁膜を形成し、前記基板上に、前記第1の電極層と前記ダミー電極を覆う層間絶縁膜を形成し、前記層間絶縁膜の表面を平坦化して、前記第1の電極層と前記ダミー電極を露出させ、前記第1の電極層を薄膜化して、前記第1の電極層の上面を前記側壁絶縁膜の上面よりも後退させ、前記ダミー電極を除去して、前記層間絶縁膜内に穴を形成し、前記穴の底面と前記第1の電極層の上面に連続して、前記ゲート電極の第2の電極層を形成する、半導体装置の製造方法。前記ゲート絶縁膜は、第1の絶縁膜と、第2の絶縁膜とを含み、前記第1の電極層は、前記基板上に、前記第1の絶縁膜を介して形成され、前記ダミー電極は、前記基板上に、前記第2の絶縁膜を介して形成される、請求項6に記載の半導体装置の製造方法。前記第2の電極層は、前記穴の内部に露出した前記第2の絶縁膜上に形成される、請求項7に記載の半導体装置の製造方法。仕事関数の異なる複数の電極層を有し、ゲート抵抗が低く、作製が容易なゲート電極を備える半導体装置およびその製造方法を提供する。一の実施形態による半導体装置は、基板と、前記基板上に形成されたゲート絶縁膜とを備える。さらに、前記装置は、前記ゲート絶縁膜の上面に形成され、第1の仕事関数を有する第1の電極層と、前記ゲート絶縁膜の上面と前記第1の電極層の上面に連続して形成され、前記第1の仕事関数と異なる第2の仕事関数を有する第2の電極層と、を有するゲート電極と、前記ゲート電極の側面に形成された側壁絶縁膜とを備える。さらに、前記装置では、前記第1の電極層の上面の高さは、前記側壁絶縁膜の上面の高さよりも低い。また、別の実施形態による半導体装置の製造方法では、基板上に、ゲート絶縁膜を介して、ゲート電極の第1の電極層を形成し、前記第1の電極層の側面にダミー電極を形成する。さらに、前記方法では、前記第1の電極層と前記ダミー電極の側面に側壁絶縁膜を形成し、前記基板上に、前記第1の電極層と前記ダミー電極を覆う層間絶縁膜を形成する。さらに、前記方法では、前記層間絶縁膜の表面を平坦化して、前記第1の電極層と前記ダミー電極を露出させ、前記第1の電極層を薄膜化して、前記第1の電極層の上面を前記側壁絶縁膜の上面よりも後退させる。さらに、前記方法では、前記ダミー電極を除去して、前記層間絶縁膜内に穴を形成し、前記穴の底面と前記第1の電極層の上面に連続して、前記ゲート電極の第2の電極層を形成する。以下、本発明の実施形態を、図面を参照して説明する。第1実施形態図1は、第1実施形態の半導体装置の構造を示す断面図である。図1の半導体装置は、DWF-FETの構成要素として、半導体基板101と、ゲート絶縁膜111と、ゲート電極112と、第1の側壁絶縁膜113と、第2の側壁絶縁膜114と、第1の不純物拡散層121と、第2の不純物拡散層122を備えている。半導体基板101は、例えばシリコン基板である。図1には、半導体基板101の主面に平行で、互いに垂直なX方向およびY方向と、半導体基板101の主面に垂直なZ方向が示されている。X方向、Y方向はそれぞれ、DWF-FETのゲート長方向、チャネル幅方向に相当する。半導体基板101内には、DWF-FET同士を電気的に分離するための素子分離絶縁膜102が形成されている。素子分離絶縁膜102は例えば、STIShallowTrenchIsolation法で形成されたシリコン酸化膜である。第1の不純物拡散層121は、半導体基板101内に、ゲート電極112を挟むように形成されている。また、第2の不純物拡散層122は、半導体基板101内における第1の不純物拡散層121の下方に、ゲート電極112を挟むように形成されている。図中左側の第2の不純物拡散層122は、ソース層に相当し、図中右側の第2の不純物拡散層122は、ドレイン層に相当する。また、第1の不純物拡散層121は、エクステンション層に相当する。第1の不純物拡散層121の上面には、シリサイド層123が形成されている。シリサイド層123の例としては、NiSiニッケルシリサイド層や、CoSiコバルトシリサイド層などが挙げられる。ゲート絶縁膜111は、半導体基板101上に形成されている。ゲート絶縁膜111は例えば、熱酸化法で形成されたシリコン酸化膜である。ゲート電極112は、半導体基板101上にゲート絶縁膜111を介して形成されている。ゲート電極112は、第1の仕事関数を有する第1の電極層112aと、第1の仕事関数と異なる第2の仕事関数を有する第2の電極層112bにより構成されている。第1の電極層112aは例えば、ポリシリコン層であり、第2の電極層112bは例えば、ポリシリコンよりも仕事関数の大きい金属で形成された金属層である。このような金属層の例としては、Wタングステン層などが挙げられる。第1の電極層112aは、ゲート絶縁膜111の上面に形成されている。また、第2の電極層112bは、ゲート絶縁膜111の上面と第1の電極層112aの上面に連続して形成されている。ゲート電極112の下面において、第1の電極層112aはドレイン層側に位置しており、第2の電極層112bはソース層側に位置している。なお、本実施形態では、ゲート絶縁膜111が、第1の電極層112aの側面にも形成されている。このような構造が得られる理由については、後述する。第1の側壁絶縁膜113は、ゲート電極112の側面に形成されている。また、第2の側壁絶縁膜114は、第1の側壁絶縁膜113を介して、ゲート電極112の側面に形成されている。第1、第2の側壁絶縁膜113、114は、例えばシリコン酸化膜である。図1に示すように、第2の電極層112bは、第1、第2の側壁絶縁膜113、114の上面にまで形成されている。図1の半導体装置はさらに、半導体基板101上に、DWF-FETの周囲を囲むように形成された第1の層間絶縁膜131と、第1の層間絶縁膜131内においてシリサイド層123上に形成されたコンタクトプラグ141を備えている。本実施形態では、コンタクトプラグ141は、第2の電極層112bと同じ電極材から形成される。図1の半導体装置はさらに、第1の層間絶縁膜131上に、DWF-FETとコンタクトプラグ141を覆うように形成された第2の層間絶縁膜132を備えている。1ゲート電極112の構造の詳細次に、図1を参照して、ゲート電極112の構造について詳細に説明する。図1に示す符号W1、W2はそれぞれ、ゲート電極112の下面における、第1の電極層112aのX方向の幅と、第2の電極層112bのX方向の幅を示す。また、符号H1は、第1の電極層112aの下面から上面までの高さを示し、符号H2は、第1の側壁絶縁膜121の下面から上面までの高さを示す。高さH1は、第1の電極層112aの厚さに相当する。なお、高さH1、H2は、ゲート絶縁膜111の膜厚に比べて十分に大きい。よって、高さH1は、おおむね、半導体基板101の上面から第1の電極層112aの上面までの高さに等しく、高さH2は、おおむね、半導体基板101の上面から第1の側壁絶縁膜121の上面までの高さに等しい。よって、高さH1、H2はそれぞれ、同一基準点からの第1の電極層112aの上面の高さと、第1の側壁絶縁膜121の上面の高さに相当する。次に、幅W1、W2について詳細に説明する。本実施形態では、ゲート電極112は、第1の電極層112aと第2の電極層112bにより構成されており、第1の電極層112aと第2の電極層112bは、X方向に隣接して配置されている。そして、第1の電極層112aはドレイン層側、第2の電極層112bはソース層側に配置されている。そのため、本実施形態では、実質的なゲート長が、ゲート電極112の幅W1W2から、第2の電極層112bの幅W2へと短縮されている。よって、本実施形態によれば、FETのドレイン電流を増大させることができる。本実施形態では、幅W2を短くすることで、実質的なゲート長を短縮することが可能である。そこで、本実施形態では、幅W2を幅W1よりも短く設定するW2<W1。これにより、幅W2を幅W1よりも長く設定する場合に比べ、ドレイン電流を増大させることができる。本実施形態では、幅W1は例えば、120~140nmに設定され、幅W2は例えば、20~40nmに設定される。次に、高さH1、H2について詳細に説明する。本実施形態では、第2の電極層112bは、後述するように、第1の電極層112aと第1の側壁絶縁膜121との間の穴に埋め込まれることで形成される。この際、この穴が微細であると、穴の内部への第2の電極層112bの埋め込みが難しくなる。この穴の幅は幅W2に等しいため、実質的なゲート長を短くするために幅W2を短くすると、第2の電極層112bの埋め込みはより難しくなってしまう。そこで、本実施形態では、穴の内部に第2の電極層112bを埋め込む前に、第1の電極層112aを薄膜化して、第1の電極層112bの上面の高さH1を、第1の側壁絶縁膜121の上面の高さH2よりも低くするH1<H2。その結果、第2の電極層112bを埋め込む開口部の幅が、幅W2から幅W1W2へと広がり、上記の穴の内部への第2の電極層112bの埋め込みが容易になる。第2の電極層112bの埋め込みは、高さH1を低くするほど容易になる。そこで、本実施形態では、高さH1を高さH2の半分以下に設定するH1≦H2/2。これにより、高さH1を高さH2の半分以上に設定する場合に比べ、第2の電極層112bの埋め込みを容易化することができる。本実施形態では、高さH2は例えば、70~90nmに設定され、高さH1は例えば、20~40nmに設定される。また、本実施形態では、高さH1を高さH2よりも低く設定するため、幅W2を幅W1よりも十分に短く設定しても、第2の電極層112bの埋め込みの容易性を確保することが可能である。よって、本実施形態では、上記の数値例のように、幅W2を幅W1の半分以下に設定してもよいW2≦W1/2。次に、ゲート電極112のゲート抵抗について詳細に説明する。本実施形態では、第1の電極層112aはポリシリコン層であり、第2の電極層112bは金属層である。一般に、金属材料の電気抵抗率は、ポリシリコンの電気抵抗率よりも低い。よって、本実施形態によれば、ゲート電極112をポリシリコンのみで形成する通常のFETよりも、ゲート抵抗を低減することができる。さらに、本実施形態では、高さH1を高さH2よりも低く設定するため、ゲート電極112内に占める第2の電極層112bの割合が減り、ゲート抵抗をさらに低減することができる。よって、本実施形態によれば、高さH1を高さH2よりも低く設定することで、ゲート抵抗を低減させ、FETの高周波特性を向上させることができる。以上のように、本実施形態によれば、仕事関数の異なる複数の電極層112a、112bを有し、ゲート抵抗が低く、作製が容易なゲート電極112を備えるDWF-FETを実現することが可能となる。2半導体装置の製造方法次に、図2~図8を参照して、第1実施形態の半導体装置の製造方法を説明する。図2~図8は、第1実施形態の半導体装置の製造方法を示す断面図である。まず、半導体基板101を用意する図2。次に、図2に示すように、半導体基板101内に、素子分離絶縁膜102を形成する。素子分離絶縁膜102は、例えば、半導体基板101内に素子分離溝を形成し、素子分離溝内に絶縁膜を埋め込み、絶縁膜の表面を平坦化することで形成される。次に、半導体基板101の素子領域内に、DWF-FETの閾値電圧を調節するための不純物を、例えばイオン注入法により導入する。次に、図2に示すように、半導体基板101の素子領域上に、ゲート絶縁膜111を形成するための第1の絶縁膜111aを、例えば熱酸化法により形成する。次に、半導体基板101上の全面に、ゲート電極112を形成するための第1の電極層112aを堆積する。第1の電極層112aの厚さは、例えば100nmとする。次に、第1の電極層112a内に不純物を、例えばイオン注入法により導入する。次に、半導体基板101上の全面に、第1の電極層112aを保護するためのハードマスク層201を、例えばCVDChemicalVaporDepositionにより堆積する。ハードマスク層201の厚さは、例えば50nmとする。なお、本実施形態では、ハードマスク層201として、例えばWタングステン層を使用する。理由は、後述する第1、第2のダミー電極211、212をシリコン窒化膜とするため、ハードマスク層201を、シリコン窒化膜とエッチング選択比をとりやすい材料で形成する必要があるからである。次に、レジスト膜をマスクとするRIEReactiveIonEtching加工等により、ハードマスク層201をエッチングする。図3。この際、ハードマスク層201のX方向の幅は、W1に設定される。次に、ハードマスク層201をマスクとするRIE加工等により、第1の電極層112aをエッチングする図3。第1の電極層112aのエッチングの際、第1の電極層112aが残存する部分の第1の絶縁膜111aは保護されるが、第1の電極層112aが除去される部分の第1の絶縁膜111aは、RIEによりダメージを受けてしまう、あるいは除去されてしまう。そこで、本実施形態では、ダメージを受けた第1の絶縁膜111aを回復するため、あるいは除去された第1の絶縁膜111aと同様の絶縁膜を再び形成するための処理を行い、所定の厚さの絶縁膜を形成する。この処理は、例えば熱酸化法により行われる。この絶縁膜は、ゲート絶縁膜111を形成するための第2の絶縁膜111bとして使用される。図3に示すように、第2の絶縁膜111bは、半導体基板101の素子領域上と、第1の電極層112aの側面に形成される。次に、図3に示すように、第2の絶縁膜111b上において、第1の電極層112aとハードマスク層201の側面に、第1および第2のダミー電極211、212を形成する。この際、ダミー電極211、212の厚さは、W2に設定される。なお、ダミー電極211、212は、本来の電極として使用するものではないので、電極材以外の材料で形成してもよい。ダミー電極211、212は例えば、シリコン窒化膜で形成される。ダミー電極211、212は、例えば、半導体基板101上の全面に、膜厚30nmのシリコン窒化膜を、例えばCVDにより堆積し、その後、シリコン窒化膜を、例えばRIEによりエッチングすることで形成される。次に、図4に示すように、ソース層側の第1のダミー電極211を、レジスト膜221で覆う。次に、レジスト膜221をマスクとするウェットエッチングにより、ドレイン層側の第2のダミー電極212を除去する。次に、レジスト膜221を除去する。次に、図4に示すように、第2の絶縁膜111b上において、第1の電極層112a、ハードマスク層201、および第1のダミー電極211の側面に、第1の側壁絶縁膜113を形成する。第1の側壁絶縁膜113は、例えば、半導体基板101上の全面に、膜厚5nmのシリコン酸化膜を、例えばCVDにより堆積し、その後、シリコン酸化膜を、例えばRIEによりエッチングすることで形成される。次に、図4に示すように、半導体基板101内に第1の不純物拡散層121を形成するためのイオン注入を行う。この際、N型DWF-FETを形成する場合には、不純物として例えばAsヒ素を使用する。また、イオン注入条件としては例えば、加速電圧を1.0keV、ドーズ量を10×1015cm2とする条件を適用する。次に、図5に示すように、半導体基板101上において、第1の電極層112a、ハードマスク層201、および第1のダミー電極211の側面に、第1の側壁絶縁膜113を介して第2の側壁絶縁膜114を形成する。第2の側壁絶縁膜114は、例えば、半導体基板101上の全面に、膜厚30nmのシリコン酸化膜を、例えばCVDにより堆積し、その後、シリコン酸化膜を、例えばRIEによりエッチングすることで形成される。次に、図5に示すように、半導体基板101内に第2の不純物拡散層122を形成するためのイオン注入を行う。この際、N型DWF-FETを形成する場合には、不純物として例えばAsヒ素を使用する。また、イオン注入条件としては例えば、加速電圧を20keV、ドーズ量を30×1015cm2とする条件を適用する。次に、イオン注入にて導入した不純物を活性化するためのアニール処理を行う。このアニール処理としては例えば、1050°Cのスパイクアニールを行う。次に、図5に示すように、第1の不純物拡散層121上にシリサイド層123を形成する。次に、半導体基板101上の全面に、第1の層間絶縁膜131を、例えばCVDにより堆積する図6。第1の層間絶縁膜131は、第1の電極層112a、ハードマスク層201、第1のダミー電極211等を覆うように形成される。次に、CMPChemicalMechanicalPolishingにより、第1の層間絶縁膜131の表面を平坦化して、第1の電極層112a、第1のダミー電極211、第1、第2の側壁絶縁膜113、114を露出させる図6。この平坦化処理は、これらの部材の上面から下面までの高さが、H2になるまで行われる。次に、第1の電極層112aの上面の高さを、例えばウェットエッチングにより調節する図6。その結果、第1の電極層112aが薄膜化され、第1の電極層112aの上面が、第1の層間絶縁膜131等の上面よりも後退する。このウェットエッチングは、第1の電極層112aの膜厚が、H1になるまで行われる。本実施形態では、H1は例えば30nmとする。次に、図7に示すように、第1の層間絶縁膜131上に、コンタクト加工用のレジスト膜222を形成する。次に、図7に示すように、レジスト膜222をマスクとするRIE加工等により、第1の層間絶縁膜131内のシリサイド層123上にコンタクトホールを形成する。次に、レジスト膜222を除去する。次に、例えばウェットエッチングにより、第1のダミー電極211を除去して、第1の層間絶縁膜131内に穴を形成する図8。この穴の内部には、第2の絶縁膜111bが露出される。次に、図8に示すように、半導体基板101上の全面に、ゲート電極112を形成するための第2の電極層112bを、例えばCVDにより形成する。その結果、第2の電極層112bが、上記の穴の内部や、コンタクトホールの内部に埋め込まれる。この第2の電極層112bは、穴の内部の第2の絶縁膜111bの上面と、第1の電極層112aの上面に連続して形成される。次に、図8に示すように、レジスト膜等をマスクとするRIE加工により、第2の電極層112bをエッチングする。こうして、第2の電極層112bから、ダマシンプロセスにより、ゲート電極112を構成する電極層部分と、コンタクトプラグ141が形成される。その後、本実施形態では、既存の方法により、第2の層間絶縁膜132や、その他の配線層、ビアプラグ、層間絶縁膜などが形成される。こうして、図1に示す半導体装置が製造される。本実施形態によれば、第1の電極層112aを薄膜化することで、上記の穴の内部への第2の電極層112bの埋め込みが容易になり、穴の内部に隙間なく第2の電極層112bを埋め込むことが容易となる。また、本実施形態によれば、第1の電極層112aを薄膜化することで、ゲート電極112内に占める第2の電極層112bの割合を減らし、ゲート抵抗を低減することが可能となる。また、本実施形態によれば、第1のダミー電極211の除去処理をウェットエッチングで行うため、ゲート絶縁膜111第2の絶縁膜111bへのダメージを低減することが可能となる。3第1実施形態の効果最後に、第1実施形態の効果について説明する。以上のように、本実施形態では、第1の電極層112bの上面の高さH1を、第1の側壁絶縁膜121の上面の高さH2よりも低く設定するH1<H2。よって、本実施形態によれば、ゲート電極112内に占める第2の電極層112bの割合を減らし、ゲート抵抗を低減することが可能となる。さらに、本実施形態によれば、第2の電極層112bをダマシンプロセスで形成する際の埋め込みが容易となり、ゲート電極112を容易に作製することが可能となる。さらに、本実施形態によれば、第2の電極層112bの埋め込みが容易となるため、第2の電極層112bの幅W2を第1の電極層112aの幅W1よりも十分に短く設定して、実質的なゲート長を効果的に短縮することが可能となる。以上のように、本実施形態によれば、仕事関数の異なる複数の電極層112a、112bを有し、ゲート抵抗が低く、作製が容易なゲート電極112を備えるDWF-FETを実現することが可能となる。第2実施形態図9は、第2実施形態の半導体装置の構造を示す断面図である。図9の半導体装置では、半導体基板101が、SOISemiconductorOnInsulator基板301に置き換えられている。SOI基板301は、半導体基板311と、半導体基板311上の埋め込み絶縁膜312と、埋め込み絶縁膜312上の半導体層313を含んでいる。半導体基板311、埋め込み絶縁膜312、半導体層313は、例えばそれぞれシリコン基板、シリコン酸化膜、シリコン層である。シリコン層は例えば、シリコンゲルマニウム層や、ゲルマニウム層に置き換えてもよい。図9では、素子分離絶縁膜102が、埋め込み絶縁膜312を貫通しており、素子分離絶縁膜102の底面は、半導体基板301の上面よりも低い位置にある。よって、X方向に隣接するDWF-FET同士は、素子分離絶縁膜102と埋め込み絶縁膜312により分離されている。第1、第2の不純物拡散層121、122は、半導体層313内に形成されている。本実施形態によれば、X方向に隣接するDWF-FET同士が、素子分離絶縁膜102と埋め込み絶縁膜312により分離されているため、半導体基板101を使用する場合に比べて、パンチスルーをより効果的に抑制することが可能となる。以上、第1及び第2実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。