"基板の表層に第1の方向に延在する複数の素子分離用の溝部を形成し、これら溝部に素子分離絶縁膜を埋め込むことによって、複数の素子分離領域と、これら複数の素子分離領域によって絶縁分離された複数の活性領域とを形成する工程と、前記素子分離領域及び活性領域と交差する第2の方向に延在する複数の埋め込みゲート用の溝部を形成すると共に、前記埋め込みゲート用の溝部のうち、前記活性領域に形成される第1の溝部よりも前記素子分離領域に形成される第2の溝部の深さを深くすることによって、前記第2の溝部の底面の間から前記活性領域の一部が突き出した第1のフィン部と、前記第1の溝部よりも前記第2の溝部の前記第1の方向における幅を大きくすることによって、前記第2の溝部の側面の間から前記活性領域の一部が突き出した第2のフィン部とを形成する工程と、前記第1及び第2のフィン部の表面を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記第1及び第2のフィン部を跨ぐように前記埋め込みゲート用の溝部にゲート電極を埋め込み形成する工程とを含み、前記素子分離領域に前記第2の溝部を形成する際は、前記素子分離用の溝部を形成した後、前記素子分離絶縁膜として、当該溝部に埋め込まれた状態で前記基板の面上を覆うシリコン酸化膜を形成する工程と、前記シリコン酸化膜上に少なくとも前記埋め込みゲート用の溝部を形成する位置に開口部を有するマスクパターンを形成する工程と、前記マスクパターンの開口部を通して前記シリコン酸化膜を異方性エッチングにより選択的に除去することによって、当該シリコン酸化膜に前記第1の溝部と同じ幅及び深さとなる第2の溝部を形成する工程と、前記第2の溝部の底面及び側面に位置する前記シリコン酸化膜を等方性エッチングにより選択的に除去することによって、当該第2の溝部を前記活性領域に形成される第1の溝部よりも深く、且つ、前記第1の溝部よりも大きい幅とする工程とを含むことを特徴とする半導体装置の製造方法。請求項1に記載の製造方法により製造された半導体装置を備えるデータ処理システム。ところで、上述したチャネルを3次元構造としたトランジスタの中には、例えば図27に示すように、半導体基板100の表層に形成された素子分離領域101及び活性領域102に埋め込みゲート用の溝部103,104を形成し、この溝部103,104にゲート絶縁膜105を介して導電材料を埋め込むことによって、いわゆるサドルフィン型のゲート電極106を形成したものがある。すなわち、このゲート電極106は、溝部103の間から活性領域102の一部が突き出すように形成されたフィン部107を跨ぐように形成されている。また、フィン部107の上面107aは、活性領域102に溝部103よりも浅い溝部104を形成することによって、溝部103の底面より高く活性領域102の上面半導体基板100の表面よりも低い位置にある。なお、このゲート電極106を挟んだ両側の活性領域102には、イオンを注入することによってソース領域108a及びドレイン領域108b不純物拡散層が形成されている。しかしながら、このトランジスタでは、上述したメモリーセル寸法の縮小化に伴って、埋め込みゲート用の溝部103,104の幅が狭くなっている。このため、上記フィン部107の上面107a及び側面107bに形成されるチャネル領域の幅も、上記埋め込みゲート用の溝部103,104の幅に対応して狭くなる。したがって、場合によっては、短チャネル効果によりオン電流を十分に確保することが困難となるといった問題が発生してしまう。本発明に係る半導体装置は、基板の表層に第1の方向に延在する複数の素子分離用の溝部を形成し、これら溝部に素子分離絶縁膜を埋め込むことによって、複数の素子分離領域と、これら複数の素子分離領域によって絶縁分離された複数の活性領域とを形成する工程と、素子分離領域及び活性領域と交差する第2の方向に延在する複数の埋め込みゲート用の溝部を形成すると共に、埋め込みゲート用の溝部のうち、活性領域に形成される第1の溝部よりも素子分離領域に形成される第2の溝部の深さを深くすることによって、第2の溝部の底面の間から活性領域の一部が突き出した第1のフィン部と、第1の溝部よりも第2の溝部の第1の方向における幅を大きくすることによって、第2の溝部の側面の間から活性領域の一部が突き出した第2のフィン部とを形成する工程と、第1及び第2のフィン部の表面を覆うゲート絶縁膜を形成する工程と、ゲート絶縁膜を介して第1及び第2のフィン部を跨ぐように埋め込みゲート用の溝部にゲート電極を埋め込み形成する工程とを含み、素子分離領域に第2の溝部を形成する際は、素子分離用の溝部を形成した後、素子分離絶縁膜として、当該溝部に埋め込まれた状態で基板の面上を覆うシリコン酸化膜とを形成する工程と、シリコン酸化膜上に少なくとも埋め込みゲート用の溝部を形成する位置に開口部を有するマスクパターンを形成する工程と、マスクパターンの開口部を通してシリコン酸化膜を等方性エッチングにより選択的に除去することによって、活性領域に形成される第1の溝部よりも深く、且つ、第1の溝部よりも大きい幅となる第2の溝部を形成する工程とを含むことを特徴とする。以上のように、本発明では、埋め込みゲート用の溝部のうち、活性領域に形成される第1の溝部よりも素子分離領域に形成される第2の溝部の深さを深くすることによって、第2の溝部の底面の間から活性領域の一部が突き出した第1のフィン部と、第1の溝部よりも第2の溝部の第1の方向における幅を大きくすることによって、第2の溝部の側面の間から活性領域の一部が突き出した第2のフィン部とが形成されており、これら第1及び第2のフィン部によって、第1の方向における長さを従来よりも拡大したチャネル領域を形成することが可能である。したがって、本発明によれば、メモリーセル寸法の縮小化に伴って、埋め込みゲート用の溝部の幅が狭くなる場合でも、短チャネル効果を抑制して、オン電流を十分に確保することが可能となる。以下、本発明を適用した半導体装置の製造方法及び半導体装置、並びにデータ処理システムについて、図面を参照して詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。半導体装置先ず、図1及び図2に示す本発明を適用した半導体装置1の構造について説明する。なお、図1は、この半導体装置1の平面図であり、図2は、この半導体装置1の要部を拡大した鳥瞰図である。この半導体装置1は、図1及び図2に示すように、最終的にDRAMとして機能させるものであり、半導体基板2の面内に、セルアレイ領域SAと、このセルアレイ領域SAの周辺に位置する周辺回路領域CAとを備えている。このうち、セルアレイ領域SAは、複数のメモリーセルがマトリックス状に並んで配置される領域である。一方、周辺回路領域CAは、各メモリーセルの動作を制御するための回路が形成される領域である。なお、セルアレイ領域SAに配置されるメモリーセルは、選択用トランジスタと、この選択用トランジスタのソースドレインの何れか一方と電気的に接続されるキャパシタとから構成される。セルアレイ領域SAには、半導体基板2の表層に第1の方向に延在する複数の素子分離用の溝部3を形成し、これら複数の溝部3に素子分離絶縁膜4シリコン酸化膜26,31を埋め込むことによって、STIと呼ばれる複数の素子分離領域5と、これら素子分離領域5によって絶縁分離された複数の活性領域6とが、ストライプ状に交互に並んで設けられている。また、セルアレイ領域SAには、これら素子分離領域5及び活性領域6と交差する第2の方向に延在する複数のワード線7が、ストライプ状に並んで設けられている。ワード線7は、上記選択用トランジスタのゲート電極8を構成するものであり、素子分離領域5及び活性領域6に形成された埋め込みゲート用の溝部9,10に、ゲート絶縁膜11を介して導電材料を埋め込むことによって、いわゆる埋め込みゲート電極を形成している。具体的に、このセルアレイ領域SAには、埋め込みゲート用の溝部9,10のうち、活性領域6に形成される第1の溝部9よりも素子分離領域5に形成される第2の溝部10の深さを深くすることによって、第2の溝部10の底面の間から活性領域6の一部が突き出した第1のフィン部12aと、第1の溝部9よりも第2の溝部10の第1の方向における幅を大きくすることによって、第2の溝部10の両側面の間から第1のフィン部12aに連続して活性領域6の一部が突き出した一対の第2のフィン部12bとが形成されている。この場合、図3に拡大して示すように、第1のフィン部12aは、第1の溝部9の深さD1と第2の溝部10の深さD2との差分ΔD=D2-D1だけ、第2の溝部10の底面の間から第1の溝部9の底面が突き出すことによって、第1の方向における幅がW1となる第1のチャネル領域FCUを形成している。一方、一対の第2のフィン部12bは、第1の溝部9の幅W1と第2の溝部10の幅W2との差分2ΔW=W2-W1の半分ΔWだけ、第2の溝部10の両側面の間から第1の溝部9の両側面が各々突き出すことによって、第1の方向における第1のフィン部12aの両端から半導体基板2の表面に対して垂直な方向に延在する第2のチャネル領域FCSを形成している。また、この第2のチャネル領域FCSの第1の方向ここでは、半導体基板2の表面に対して垂直な方向における幅は、ΔDとなっている。そして、この半導体装置1は、これら第1及び第2のフィン部12a,12bの表面を覆うゲート絶縁膜11が形成され、このゲート絶縁膜11を介して第1及び第2のフィン部12a,12bを跨ぐように、埋め込みゲート用の溝部9,10にゲート電極8の一部が埋め込まれることによって、いわゆるサドルフィン型のチャネル構造を有している。また、ゲート電極8を挟んだ両側の活性領域6には、イオンを注入することによって、上記選択用トランジスタのソース又はドレインとして機能するドレイン領域13a及びソース領域13b不純物拡散層が設けられている。そして、これらドレイン領域13a及びソース領域13bは、その下にある第2のフィン部12bと接続されている。以上のようにして、この半導体装置1では、半導体基板2の表面よりも下方に位置して、第2の方向に延在する第1及び第2の溝部9,10に埋め込まれたゲート電極8と、このゲート電極8を挟んだ両側に、それぞれ当該ゲート電極8の上面よりも高い位置に上面を有するドレイン領域13a及びソース領域13b不純物拡散層と、これらドレイン領域13a及びソース領域13bの各々の底面に接続されて、その底面から深さ方向に延在する一対の第2のフィン部第2のチャネル領域FCS12bと、これら一対の第2のフィン部12bの下端部に接続されて、一対の第2のフィン部12bの間で第1の方向に延在する第1のフィン部12a第1のチャネル領域FCUと、第1及び第2のフィン部12a,12bの表面を覆うゲート絶縁膜11とから、いわゆる埋め込みゲート型のトランジスタが構成されている。そして、以上のような構造を有する半導体装置1では、ソース領域13bから放出される電荷が、ソース領域13bから一方の第2のフィン部12bと、第1のフィン部12aと、他方の第2のフィン部12bとを順次に通過しながら、ドレイン領域13aへと入ることとなる。以上のように、本発明を適用した半導体装置1では、第1の方向における第1のフィン部12a第1のチャネル領域FCUの両端から一対の第2のフィン部12b第2のチャネル領域FCSが半導体基板2の表面に対して垂直な方向に延在して設けられていることから、これら一対の第2のフィン部12b第2のチャネル領域FCSの分だけ第1の方向におけるチャネル領域の長さを従来よりも拡大することが可能である。これにより、従来の底部のみがサドルフィン型のチャネル構造である場合に比べて、チャネル全体の抵抗を低減してIonを増大させること可能である。したがって、この半導体装置1では、メモリーセル寸法の縮小化に伴って、埋め込みゲート用の溝部9,10の幅が狭くなる場合でも、チャネル領域を半導体基板2の表面に対して垂直な方向、すなわちドレイン領域13a及びソース領域13bの底面に対して垂直な方向に拡大することができることから、短チャネル効果を抑制して、オン電流を十分に確保することが可能となる。なお、上記図1に示すセルアレイ領域SAには、実際は上記素子分離領域5及び活性領域6が多数並んで形成されているものの、図1では便宜上、セルアレイ領域SAに並んで形成される素子分離領域5及び活性領域6の一部を拡大した状態で模式的に示している。また、上記半導体装置1では、図示を省略するものの、正規のトランジスタとして動作するワード線7の2本置きに1本のダミーワード線が配置されている。このダミーワード線は、素子分離用の埋め込み配線ダミーゲートであり、所定の電位をかけることによって、同一の活性領域上で隣接するトランジスタの間を分離する。また、所定の電位を維持することで、寄生トランジスタをオフ状態として分離する。このダミーワード配線は、上記ワード線7と同じ構成の溝部を同時に形成し、この溝部に導電材料を埋め込むことによって形成されている。半導体装置の製造方法次に、上記半導体装置1の製造方法について図4~図25を参照して説明する。なお、図4~図24中において、切断線Y1-Y1’及び切断線Y2-Y2’は、セルアレイ領域SAの内側の領域における断面部分を示すものであり、切断線Y3-Y3’は、セルアレイ領域SAと周辺回路領域CAに跨る境界領域の断面部分を示すものである。また、図4a~図24aに示すセルアレイ領域SAには、実際は上記素子分離領域5及び活性領域6が多数並んで形成されているものの、図4a~図24aでは便宜上、セルアレイ領域SAに並んで形成される素子分離領域5及び活性領域6の一部を拡大した状態で模式的に示している。上記半導体装置1を製造する際は、先ず、図4に示すように、加工前の半導体基板2を用意する。半導体基板2としては、所定濃度の不純物を含有する単結晶基板、例えばシリコン単結晶基板により形成されている。そして、半導体基板2の上に、シリコン窒化膜21と、アモルファスカーボン膜22と、反射防止膜23とを順次積層したマスク層24を形成する。さらに、このマスク層24の上に、フォトレジストを塗布した後、このフォトレジストをリソグラフィ技術によりパターニングしながら、上記活性領域6に対応した形状のレジストパターン25を形成する。また、このようなレジストパターン25を形成することによって、上記素子分離領域5に対応する位置に開口部25aと、周辺回路領域CAに対応する位置に開口部25bとが形成される。次に、図5に示すように、このレジストパターン25を用いた異方性ドライエッチングによりマスク層24をパターニングする。このとき、レジストパターン25は、エッチングの進行に伴って、マスク層24の上から除去されるが、このレジストパターン25の形状がマスク層24にそのまま転写される。これにより、マスク層24をレジストパターン25に対応した形状にパターニングすることができる。さらに、マスク層24も、エッチングの進行に伴って、レジストパターン24の形状を上層側から下層側へと転写しながら除去される。このため、マスク層24のパターニングが終了した時点では、例えば、反射防止膜23が完全に除去されて、上記素子分離領域5に対応する位置に開口部24aと、周辺回路領域CAに対応する位置に開口部24bとを有するようにパターニングされたアモルファスカーボン膜22及びシリコン窒化膜21からなるマスク層24が残存している。さらに、このパターニングされたマスク層24を用いた異方性ドライエッチングにより半導体基板2の表層をパターニングする。これにより、マスク層24の形状が半導体基板2の表層に転写されて、半導体基板2の上記セルアレイ領域SAに、上記第1の方向に延在する素子分離用の溝部3がストライプ状に複数並んで形成されると共に、上記周辺回路領域CAに、この溝部3よりも幅の広い溝部3Aが形成される。また、これら溝部3,3Aを形成する段階で、マスク層24を形成するアモルファスカーボン膜22がエッチングにより除去される。次に、図6に示すように、半導体基板2の全面に亘って、HDP-CVDにより研磨しながら、ストッパとなる上記シリコン窒化膜21の表面が露出するまで平坦化を行う。次に、図7に示すように、シリコン酸化膜26をフッ酸を用いたウェットエッチングにより選択的に除去しながら、半導体基板2の表面と同じ高さとなるようにシリコン酸化膜26の高さを調整する。その後、シリコン窒化膜21を熱燐酸を用いたウェットエッチングにより除去する。これにより、上記素子分離用の溝部3に、上記素子分離絶縁膜4として、上記シリコン酸化膜26が埋め込まれた上記素子分離領域5と、この素子分離領域5によって絶縁分離された上記活性領域6とが、第1の方向に延在しながら交互に隣接した状態で形成される。次に、図8に示すように、シリコン酸化膜26の間から露出した半導体基板2の表面活性領域6を熱酸化ISSG:InSituSteamGenerationにより酸化させてシリコン酸化膜27を形成した後、半導体基板2の全面に亘ってノンドープシリコン膜28を形成する。そして、このノンドープシリコン膜28をマスクとして、シリコン酸化膜26の間から露出した活性領域6に低濃度のN型不純物リン等をイオン注入することによって、この部分に不純物拡散層29を形成する。この不純物拡散層29は、上記半導体装置1のドレイン領域13a及びソース領域13bとして機能する部分である。次に、図9に示すように、半導体基板2の上にフォトレジストを塗布した後、このフォトレジストをリソグラフィ技術によりパターニングしながら、上記周辺回路領域CAを覆うレジストパターン図示せず。を形成する。そして、このレジストパターンを用いたドライエッチングにより、上記周辺回路領域CA上のノンドープシリコン膜28を残して、セルアレイ領域SA内にあるノンドープシリコン膜28を除去する。次に、図10に示すように、異方性の選択エッチングにより、上記シリコン酸化膜26,27のみを選択的に除去し、上記素子分離領域5に上記ゲート電極8の上面と同一レベルとなる深さの溝部30を形成する。すなわち、溝部30の底面に位置するシリコン酸化膜26の上面は、後工程で形成されるゲート電極8の上面と同一高さとなると同時に、不純物拡散層29の底面とも同一高さとなる。次に、図11に示すように、図示しない保護酸化膜を形成した後、溝部30に埋め込まれた状態で半導体基板2の面上を覆うシリコン酸化膜31を形成する。次に、図12に示すように、シリコン酸化膜31上に、アモルファスカーボン膜32を形成した後、この上に塗布したフォトレジストをリソグラフィ技術によりパターニングしながら、上記埋め込みゲート用の溝部9,10を形成する位置に開口部を有するレジストパターン図示せず。を形成する。そして、このレジストパターンを用いたドライエッチングにより、アモルファスカーボン膜32をパターニングする。このとき、レジストパターンは、エッチングの進行に伴って、アモルファスカーボン膜32の上から除去されるが、このレジストパターンの形状がアモルファスカーボン膜32にそのまま転写されるため、アモルファスカーボン膜32には、上記埋め込みゲート用の溝部9,10を形成する位置に開口部32aが形成される。次に、図13に示すように、このパターニングされたアモルファスカーボン膜32をマスクとして、開口部32aから露出した部分を異方性エッチングにより除去する。このととき、シリコン酸化膜31の上からアモルファスカーボン膜32も同時に除去される。これにより、開口部32aから露出した上記シリコン酸化膜31、シリコン酸化膜26、不純物拡散層29、及び半導体基板2の表層が等速でエッチングされながら、少なくとも半導体基板2の表層上記活性領域6に上記第1の溝部9が形成されると共に、シリコン窒化膜31素子分離領域5に上記第2の溝部10が形成される。次に、図14に示すように、第2の溝部10の底面及び側面に位置するシリコン酸化膜26,31をフッ酸含有溶液を用いたウェットエッチングにより除去する。このウェットエッチングは等方性エッチングのため、第2の溝部10の底面及び側面に位置するシリコン酸化膜26,31が深さ方向と幅方向にエッチングされることになる。これにより、第2の溝部10を活性領域6に形成される第1の溝部9よりも深く、且つ、第1の溝部9よりも大きい幅とすることができる。なお、本実施形態では、フッ酸含有溶液による湿式エッチング法を用いたが、無水フッ化水素ガスとアンモニアガスを用いたケミカルドライエッチング法を用いることもできる。例えば、図13に示す工程が終了した段階で、半導体基板2をエッチング装置にセットし、エッチング装置内の圧力を20mTorr、温度37°Cに維持した状態で、等量の無水フッ化水素ガスとアンモニアガスを供給して1分間保持すると、シリコン酸化膜26,31の表面に珪フッ化アンモニウムが形成される。その後、180°Cに昇温すると、珪フッ化アンモニウムが昇華して除去される。このときのシリコン酸化膜26,31のエッチング量は、厚さ換算で5nm程度であり、条件によりエッチング量を制御することができる。この方法は、等方性エッチングであり、シリコン酸化膜26,31しかエッチングされないので、他の構造部材に何ら影響することなく、上述した湿式エッチング法よりも更に高精度の第2の溝部10を形成することができる。これにより、活性領域6を挟んだ両側の素子分離領域5に上記第2の溝部10が形成され、これら第2の溝部10の底面の間から活性領域6の一部がΔDだけ突き出した上記第1のフィン部12aと、これら第2の溝部10の両側面の間から第1のフィン部12aに連続して活性領域6の一部がΔWだけ突き出した一対の第2のフィン部と12bとが形成される。次に、図15に示すように、上記第1及び第2のフィン部12a,12bの表面を熱酸化ISSG:InSituSteamGenerationにより酸化させることによって、シリコン酸化膜からなる上記ゲート絶縁膜11を形成する。その後、上記埋め込みゲート用の溝部9,10に埋め込まれた状態で半導体基板2の面上を覆う導電膜33を形成する。次に、図16に示すように、導電膜33が成膜された面を化学的機械研磨により研磨しながら、ストッパとなる上記シリコン窒化膜31の表面が露出するまで平坦化を行った後、この導電膜33の表面が上記シリコン酸化膜26の表面と同じ高さとなるまでエッチバックを行う。これにより、上記ゲート電極8が形成される。このゲート電極8は、メモリーセル領域SAにおけるワード線7となる。次に、図17に示すように、半導体基板2の全面に亘って、HDP-CVDにより研磨しながら、ストッパとなる上記周辺回路領域CAに形成されたシリコン窒化膜31の表面が露出するまで平坦化を行う。その後、シリコン酸化膜34をフッ酸を用いたウェットエッチングにより選択的に除去しながら、上記セルアレイ領域SAに形成されたシリコン窒化膜31の表面と同じ高さとなるまでエッチバックを行う。以上の工程を経ることによって、セルアレイ領域SAには、上記図1及び図2に示した半導体装置1として、メモリーセルを構成する選択用トランジスタが形成される。本発明を適用して製造される半導体装置1では、上記図3に示すように、上記第1のフィン部12a第1のチャネル領域FCUの両端から一対の第2のフィン部12b第2のチャネル領域FCSが半導体基板2の表面に対して垂直な方向に延在して形成されていることから、これら一対の第2のフィン部12b第2のチャネル領域FCSの分だけ第1の方向におけるチャネル領域の長さを拡大することが可能である。なお、上記図18に示す工程の後は、選択用トランジスタのソースドレインの何れか一方と電気的に接続されるビット線と、他方と電気的に接続されるキャパシタと、この上に配線層とを順次積層することで、最終的にセルアレイ領域SA内に複数のメモリーセルが並ぶDRAMを製造することができる。具体的に、上記図18に示す工程の後には、図19に示すように、半導体基板2の上に、ビットコンタクトホールを形成する位置に開口部35aを有するレジストパターン35を形成する。ビットコンタクトホールは、上記ビット線を形成するための溝部である。次に、図20に示すように、このレジストパターン35を用いて、開口部35aから露出した上記シリコン窒化膜31を異方性エッチングにより除去する。このとき、上記セルアレイ領域SAに形成された不純物拡散層29と、上記周辺回路領域CAに形成されたノンドープシリコン膜28が露出するまでエッチングを行う。これにより、上記ゲート電極8と平行な方向第2の方向に延在するビットコンタクトホール36が形成される。次に、図21に示すように、ビットコンタクトホール36に埋め込まれた状態で半導体基板2の面上を覆う不純物含有ポリシリコン膜37aと、この上にタングステンシリサイド膜37bとからなる積層膜を形成する。なお、不純物含有ポリシリコン膜37aは、CVD法による成膜段階で不純物を含有させることができる。また、ノンドープシリコン膜を形成した後に、イオン注入により不純物を含有させることもできる。次に、図22に示すように、この積層膜の上に、上記ビット線を形成する位置を覆うレジストパターン図示せず。を形成した後、このレジストパターンを用いて、ドライエッチングにより積層膜をパターニングすることによって、上記ゲート電極8と平行な方向第2の方向に延在するビット線37を形成する。なお、ビット線37を形成する際は、タングステンシリサイド膜37bを形成した後、続けてカバーシリコン窒化膜を形成しておき、レジストパターンを用いてカバーシリコン窒化膜にパターンを一旦形成し、さらにカバーシリコン膜をマスクとして下層のタングステンシリサイド膜37b及び不純物含有ポリシリコン膜37aをエッチングすることもできる。次に、図23に示すように、半導体基板2の上にSODSpinonDielectricsを塗布してビット線37間の空間を充填した後、蒸気H2O雰囲気中でアニール処理を行なって固体の膜に改質することにより、SOD膜絶縁膜38を形成する。そして、この上に容量コンタクトプラグを形成する位置に開口部を有するレジストパターン図示せず。を形成した後、このレジストパターンを用いて、ドライエッチングによりSOD膜38をパターニングすることによって、コンタクトホール39を形成する。次に、図24に示すように、コンタクトホール39に導電材料を埋め込むことによって容量コンタクトプラグ40を形成する。そして、この上に容量コンタクトプラグ40に臨む位置に開口部を有する絶縁膜41を形成した後、この開口部に容量コンタクトプラグ40と電気的に接続される容量コンタクトパッド42を埋め込み形成する。次に、図25に示すように、容量コンタクトパッド42に臨む位置に、下部電極43、容量絶縁膜44及び上部電極45から構成されるキャパシタ46を形成する。このキャパシタ46については、特に限定されるものではなく、例えば、図25aに示す下部電極43の外壁のみを電極として利用する円柱型キャパシタ構造や、図25bに示す下部電極43の内壁及び外壁を電極として利用する王冠型キャパシタ構造などを形成することができる。さらに、このキャパシタ46の上に、層間絶縁膜47を介して配線層48を形成することで、上述したセルアレイ領域SA内に並ぶ複数のメモリーセルを有するDRAMを形成することができる。[データ処理システム]次に、図26に示す本発明を適用したデータ処理システム400について説明する。本発明を適用したデータ処理システム400は、上記半導体装置1,50,70を備えたシステムの一例であり、このデータ処理システム400には、例えばコンピュータシステムが含まれるが、必ずしもこれに限定されるものではない。このデータ処理システム400は、データプロセッサ420及び上記本発明を適用したDRAM460を含む。データプロセッサ420は、例えば、マイクロプロセッサMPU、デジタルシグナルプロセッサDPSなどを含むが、これらに限定されない。また、データプロセッサ420は、システムバス410を介して上記DRAM460に接続されているが、システムバス410を介さずにローカルなバスによって接続される場合もある。さらに、図26中には、1本のシステムバス410が図示されているが、必要に応じてコネクタなどを介して、シリアル乃至パラレルに接続される。このデータ処理システム400では、必要に応じて、ストレージデバイス430、I/Oデバイス440、ROM450がシステムバス410に接続されるが、必ずしも必須の構成要素ではない。ここで、I/Oデバイス440には、入力デバイス若しくは出力デバイスの何れか一方のみの場合も含まれる。さらに、各構成要素の個数についても、特に限定されるものではなく、少なくとも1個又は複数個の場合も含まれる。"