"半導体基板と、前記半導体基板の上部に形成された第1ゲート電極と、前記半導体基板の上部に形成され、前記第1ゲート電極と隣合う第2ゲート電極と、前記第1ゲート電極と前記半導体基板との間に形成された第1絶縁膜と、前記第2ゲート電極と前記半導体基板との間および前記第1ゲート電極と前記第2ゲート電極との間に形成された第2絶縁膜であって、その内部に電荷蓄積部を有する前記第2絶縁膜と、を有し、前記第2ゲート電極は、前記第2絶縁膜に隣接する第1金属膜と、前記第1金属膜上に形成されかつ前記第1金属膜を介して前記第2絶縁膜から離間する第1シリコン膜とを有し、前記第1金属膜の上端部に、第1金属酸化物部分が形成されていることを特徴とする半導体装置。請求項1記載の半導体装置において、前記第1金属酸化物部分を構成する金属元素と、前記第1金属膜を構成する金属元素とが同じであることを特徴とする半導体装置。請求項2記載の半導体装置において、前記第1金属酸化物部分は、前記第1金属膜の一部が酸化されることにより形成されていることを特徴とする半導体装置。請求項3記載の半導体装置において、前記第1シリコン膜の上部に第1金属シリサイド層が形成されていることを特徴とする半導体装置。請求項4記載の半導体装置において、前記第1ゲート電極の上部に第2金属シリサイド層が形成されていることを特徴とする半導体装置。請求項5記載の半導体装置において、前記半導体装置は、不揮発性メモリを有し、前記第1および第2ゲート電極は、前記不揮発性メモリを構成するゲート電極であることを特徴とする半導体装置。請求項6記載の半導体装置において、前記第2ゲート電極の側壁であって、前記第1ゲート電極に隣接する側とは反対側の側壁上に、サイドウォールスペーサが形成されており、前記第1金属膜の前記上端部とは反対側に位置する端部と前記サイドウォールスペーサとの間に第2金属酸化物部分が形成されていることを特徴とする半導体装置。請求項7記載の半導体装置において、前記第2金属酸化物部分の少なくとも一部は、前記第1シリコン膜と前記第2絶縁膜との間に位置していることを特徴とする半導体装置。請求項8記載の半導体装置において、前記第2金属酸化物部分は、前記第1金属膜の一部が酸化されることにより形成されていることを特徴とする半導体装置。請求項9記載の半導体装置において、前記第1ゲート電極は、前記第1絶縁膜上に形成された第2金属膜と、前記第2金属膜上に形成された第2シリコン膜とを有し、前記第2金属シリサイド層は、前記第2シリコン膜の上部に形成されていることを特徴とする半導体装置。請求項10記載の半導体装置において、前記第1絶縁膜は、高誘電率膜であることを特徴とする半導体装置。請求項11記載の半導体装置において、前記半導体基板における前記第1ゲート電極の下方のチャネル領域の不純物濃度は、1×1017/cm3以下であることを特徴とする半導体装置。半導体基板と、前記半導体基板の上部に形成された第1ゲート電極と、前記半導体基板の上部に形成され、前記第1ゲート電極と隣合う第2ゲート電極と、前記第1ゲート電極と前記半導体基板との間に形成された第1絶縁膜と、前記第2ゲート電極と前記半導体基板との間および前記第1ゲート電極と前記第2ゲート電極との間に形成された第2絶縁膜であって、その内部に電荷蓄積部を有する前記第2絶縁膜と、を有し、前記第1ゲート電極は、前記第1絶縁膜上に形成された金属膜を有していることを特徴とする半導体装置。請求項13記載の半導体装置において、前記第1ゲート電極は、前記金属膜上に形成されたシリコン膜を更に有していることを特徴とする半導体装置。請求項14記載の半導体装置において、前記第1絶縁膜は、高誘電率膜であることを特徴とする半導体装置。請求項15記載の半導体装置において、前記半導体基板における前記第1ゲート電極の下方のチャネル領域の不純物濃度は、1×1017/cm3以下であることを特徴とする半導体装置。請求項16記載の半導体装置において、前記半導体装置は、不揮発性メモリを有し、前記第1および第2ゲート電極は、前記不揮発性メモリを構成するゲート電極であることを特徴とする半導体装置。請求項17記載の半導体装置において、前記第1ゲート電極のゲート長方向における前記金属膜の端部が酸化されていることを特徴とする半導体装置。半導体基板と、前記半導体基板の上部に形成され、互いに隣合う第1ゲート電極および第2ゲート電極と、前記第1ゲート電極と前記半導体基板との間に形成された第1ゲート絶縁膜と、前記第2ゲート電極と前記半導体基板との間に形成され、内部に電荷蓄積部を有する第2ゲート絶縁膜と、を有する半導体装置の製造方法であって、a前記半導体基板を用意する工程、b前記半導体基板の主面に前記第1ゲート絶縁膜用の第1絶縁膜を形成する工程、c前記第1絶縁膜上に前記第1ゲート電極用の第1導電体膜を形成する工程、d前記第1導電体膜をパターニングして前記第1ゲート電極を形成する工程、e前記半導体基板の主面と前記第1ゲート電極の表面に、前記第2ゲート絶縁膜用でかつ内部に電荷蓄積部を有する第2絶縁膜を形成する工程、f前記第2絶縁膜上に第1金属膜を形成する工程、g前記第1金属膜上に第1シリコン膜を形成する工程、h前記第1シリコン膜および前記第1金属膜の積層膜をエッチバックすることで、前記第1ゲート電極の側壁上に前記第2絶縁膜を介して前記積層膜を残して前記第2ゲート電極を形成する工程、i前記第2ゲート電極で覆われていない部分の前記第2絶縁膜を除去し、前記第2ゲート電極と前記半導体基板との間および前記第1ゲート電極と前記第2ゲート電極との間に前記第2絶縁膜を残す工程、j前記第2ゲート電極の上面で露出する前記第1金属膜の上端部を酸化して、第1金属酸化物部分を形成する工程、を有することを特徴とする半導体装置の製造方法。請求項19記載の半導体装置の製造方法において、k前記半導体基板上に、前記第1および第2ゲート電極を覆うように、第3絶縁膜を形成する工程、l前記第3絶縁膜をエッチバックすることで、前記第1および第2ゲート電極の互いに隣接する側とは反対側の側壁上に前記第3絶縁膜を残してサイドウォールスペーサを形成する工程、を更に有し、前記k工程で形成される前記第3絶縁膜は、第1酸化シリコン膜の単体膜、または前記第1酸化シリコン膜を最下層とする積層膜からなり、前記j工程では、前記第1酸化シリコン膜を形成する際に前記第1金属膜の上端部が酸化されて前記第1金属酸化物部分が形成されることを特徴とする半導体装置の製造方法。請求項20記載の半導体装置の製造方法において、前記j工程では、前記第1金属膜の前記上端部とは反対側に位置する端部であって、前記第2ゲート電極の前記第1ゲート電極と隣接する側とは反対側の側壁で露出する端部が、酸化されて第2金属酸化物部分が形成されることを特徴とする半導体装置の製造方法。請求項21記載の半導体装置の製造方法において、前記l工程後、m前記第2ゲート電極を構成する前記第1シリコン膜の上部と前記第1ゲート電極の上部とに、それぞれ金属シリサイド層を形成する工程、を更に有することを特徴とする半導体装置の製造方法。請求項19記載の半導体装置の製造方法において、前記i工程後で前記j工程前に、i1前記半導体基板上に、前記第1および第2ゲート電極を覆うように、窒化シリコン膜を形成する工程、i2窒化シリコン膜をエッチバックすることで、前記第1および第2ゲート電極の互いに隣接する側とは反対側の側壁上に前記窒化シリコン膜を残し、前記第2ゲート電極の上面で前記第1金属膜の上端部を露出させる工程、を更に有することを特徴とする半導体装置の製造方法。従来のスプリットゲート型の不揮発性メモリには、積層ゲート絶縁膜として、例えば、酸化シリコン膜と窒化シリコン膜と酸化シリコン膜からなる積層構造のONOOxideNitrideOxide膜が形成され、また、制御ゲート電極およびメモリゲート電極として、ポリシリコンゲート電極が形成される。近年、上記不揮発性メモリにおいては、その電気的性能を向上させること、あるいは、信頼性を確保することなどが望まれている。本発明の目的は、半導体装置の電気的性能を向上できる技術を提供することである。また、本発明のその他の目的は、半導体装置の信頼性を向上できる技術を提供することである。また、本発明のその他の目的は、半導体装置の電気的性能を向上できる技術を提供し、かつ、半導体装置の信頼性を向上できる技術を提供することである。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。代表的な実施の形態による半導体装置は、スプリットゲート型不揮発性メモリのメモリゲート電極が金属膜と前記金属膜上のシリコン膜とを有し、前記金属膜の上端部に金属酸化物部分が形成されているものである。また、代表的な実施の形態による半導体装置は、スプリットゲート型不揮発性メモリの制御ゲート電極をメタルゲート電極としたものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。代表的な実施の形態によれば、半導体装置の電気的性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。また、半導体装置の電気的性能を向上させることができ、かつ、半導体装置の信頼性を向上させることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。実施の形態1本発明は、不揮発性メモリ不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置を備えた半導体装置であり、不揮発性メモリは、主として電荷蓄積部にトラップ性絶縁膜電荷を蓄積可能な絶縁膜を用いたものである。以下の実施の形態では、不揮発性メモリは、nチャネル型MISFETMISFET:MetalInsulatorSemiconductorFieldEffectTransistorを基本としトラップ性絶縁膜を用いたメモリセルをもとに説明を行う。また、以下の実施の形態での極性書込消去読出時の印加電圧の極性やキャリアの極性は、nチャネル型MISFETを基本としたメモリセルの場合の動作を説明するためのものであり、pチャネル型MISFETを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。本実施の形態の半導体装置を図面を参照して説明する。図1は、本実施の形態の半導体装置の要部断面図である。本実施の形態の半導体装置は、不揮発性メモリを備えた半導体装置であり、図1には、不揮発性メモリのメモリセル領域の要部断面図が示されている。図2は、本実施の形態の半導体装置におけるメモリセルMCの部分拡大断面図要部断面図であり、図1の一部が拡大して示してある。図3は、メモリセルMCの等価回路図である。なお、図2は、図面を見やすくするために、図1に示される層間絶縁膜22については図示を省略している。図1に示されるように、例えば1~10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板半導体ウエハ1には、素子を分離するための素子分離領域後述の素子分離領域2に対応するが、ここでは図示されていないが形成されており、この素子分離領域で分離規定された活性領域に、p型ウエルPW1が形成されている。メモリセル領域のp型ウエルPW1には、図1に示されるようなメモリトランジスタおよび制御トランジスタ選択トランジスタからなる不揮発性メモリのメモリセルMCが形成されている。各メモリセル領域には、実際には複数のメモリセルMCがアレイ状に形成されており、図1には、そのうちの1つのメモリセルMCの断面が示されている。各メモリセル領域は、素子分離領域によって他の領域から電気的に分離されている。図1~図3に示されるように、本実施の形態の半導体装置における不揮発性メモリのメモリセルMCは、スプリットゲート型のメモリセルであり、制御ゲート電極選択ゲート電極CGを有する制御トランジスタ選択トランジスタとメモリゲート電極メモリ用ゲート電極MGを有するメモリトランジスタとの2つのMISFETを接続したものである。ここで、電荷蓄積部電荷蓄積層を含むゲート絶縁膜およびメモリゲート電極MGを備えるMISFETMetalInsulatorSemiconductorFieldEffectTransistorをメモリトランジスタ記憶用トランジスタといい、また、ゲート絶縁膜および制御ゲート電極CGを備えるMISFETを制御トランジスタ選択トランジスタ、メモリセル選択用トランジスタという。従って、メモリゲート電極MGは、メモリトランジスタのゲート電極であり、制御ゲート電極CGは、制御トランジスタのゲート電極であり、制御ゲート電極CGおよびメモリゲート電極MGは、不揮発性メモリのメモリセルを構成するゲート電極である。以下に、メモリセルMCの構成を具体的に説明する。図1および図2に示されるように、不揮発性メモリのメモリセルMCは、半導体基板1のp型ウエルPW1中に形成されたソースおよびドレイン用のn型の半導体領域MS,MDと、半導体基板1p型ウエルPW1の上部に形成された制御ゲート電極CGと、半導体基板1p型ウエルPW1の上部に形成されて制御ゲート電極CGと隣合うメモリゲート電極MGとを有している。そして、不揮発性メモリのメモリセルMCは、更に、制御ゲート電極CGおよび半導体基板1p型ウエルPW1間に形成された絶縁膜ゲート絶縁膜3と、メモリゲート電極MGおよび半導体基板1p型ウエルPW1間とメモリゲート電極MGおよび制御ゲート電極CG間とに形成された絶縁膜5とを有している。制御ゲート電極CGおよびメモリゲート電極MGは、それらの対向側面側壁の間に絶縁膜5を介した状態で、半導体基板1の主面に沿って延在し、並んで配置されている。制御ゲート電極CGおよびメモリゲート電極MGの延在方向は、図1の紙面に垂直な方向である。制御ゲート電極CGおよびメモリゲート電極MGは、半導体領域MDおよび半導体領域MS間の半導体基板1p型ウエルPW1の上部に絶縁膜3,5を介して但し、制御ゲート電極CGは絶縁膜3を介し、メモリゲート電極MGは絶縁膜5を介して形成されており、半導体領域MS側にメモリゲート電極MGが位置し、半導体領域MD側に制御ゲート電極CGが位置している。制御ゲート電極CGとメモリゲート電極MGとは、間に絶縁膜5を介在して互いに隣り合っており、メモリゲート電極MGは、制御ゲート電極CGの側面側壁上に絶縁膜5を介してサイドウォールスペーサ状に形成されている。また、絶縁膜5は、メモリゲート電極MGと半導体基板1p型ウエルPW1の間の領域と、メモリゲート電極MGと制御ゲート電極CGの間の領域の、両領域にわたって延在している。制御ゲート電極CGと半導体基板1p型ウエルPW1の間に形成された絶縁膜3すなわち制御ゲート電極CGの下の絶縁膜3が、制御トランジスタのゲート絶縁膜として機能し、メモリゲート電極MGと半導体基板1p型ウエルPW1の間の絶縁膜5すなわちメモリゲート電極MGの下の絶縁膜5が、メモリトランジスタのゲート絶縁膜内部に電荷蓄積部を有するゲート絶縁膜として機能する。本実施の形態では、絶縁膜3は、窒化シリコン膜よりも高い誘電率比誘電率を有する高誘電率膜いわゆるHigh-k膜である。なお、本願において、High-k膜、高誘電率膜あるいは高誘電率ゲート絶縁膜と言うときは、窒化シリコンよりも誘電率比誘電率が高い膜を意味する。絶縁膜3としては、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。また、高誘電率膜である絶縁膜3は、半導体基板1p型ウエルPW1の表面シリコン面上に直接的に形成するすなわち界面層3aを省略することもできるが、高誘電率膜である絶縁膜3と半導体基板1p型ウエルPW1との界面に、図2に示されるように、酸化シリコン膜または酸窒化シリコン膜からなる絶縁性の界面層絶縁層、絶縁膜3aを設けることもできる。酸化シリコンまたは酸窒化シリコンからなる界面層3aを設けることで、制御トランジスタのゲート絶縁膜と半導体基板のシリコン面の界面をSiO2/SiまたはSiON/Si構造にし、トラップなどの欠陥数を減らして、駆動能力や信頼性を向上させることができる。絶縁膜5は、酸化シリコン膜酸化膜5aと、酸化シリコン膜5a上の窒化シリコン膜窒化膜、電荷蓄積層5bと、窒化シリコン膜5b上の酸化シリコン膜酸化膜5cとを有する積層膜からなる。なお、図1では、図面を見やすくするために、酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5cの積層膜を、単に絶縁膜5として図示しているが、実際には、図2に示されるように、絶縁膜5は、酸化シリコン膜5aと、酸化シリコン膜5a上の窒化シリコン膜5bと、窒化シリコン膜5b上の酸化シリコン膜5cとの積層膜からなる。絶縁膜5は、酸化シリコン膜5aと窒化シリコン膜5bと酸化シリコン膜5cとの積層構造を有しているため、メモリゲート電極MGおよび半導体基板1p型ウエルPW1間の領域とメモリゲート電極MGおよび制御ゲート電極CG間の領域とに延在している絶縁膜5を、積層ゲート絶縁膜積層構造のゲート絶縁膜とみなすこともできる。但し、メモリゲート電極MGと半導体基板1p型ウエルPW1との間の絶縁膜5は、メモリトランジスタのゲート絶縁膜として機能するが、メモリゲート電極MGと制御ゲート電極CGとの間の絶縁膜5は、メモリゲート電極MGと制御ゲート電極CGとの間を絶縁電気的に分離するための絶縁膜として機能する。絶縁膜5のうち、窒化シリコン膜5bは、電荷を蓄積するための絶縁膜であり、電荷蓄積層電荷蓄積部として機能する。すなわち、窒化シリコン膜5bは、絶縁膜5中に形成されたトラップ性絶縁膜である。このため、絶縁膜5は、その内部に電荷蓄積部電荷蓄積層、ここでは窒化シリコン膜5bを有する絶縁膜とみなすことができる。窒化シリコン膜5bの上下に位置する酸化シリコン膜5cおよび酸化シリコン膜5aは、電荷ブロック層電荷ブロック膜、電荷閉じ込め層として機能することができる。窒化シリコン膜5bを酸化シリコン膜5cおよび酸化シリコン膜5aで挟んだ構造とすることで、窒化シリコン膜5bへの電荷の蓄積が可能となる。酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5cは、ONOoxidenitrideoxide膜とみなすこともできる。また、変形例として、図4に示されるように、絶縁膜5を、酸化シリコン膜5aと、酸化シリコン膜5a上の窒化シリコン膜電荷蓄積層5bと、窒化シリコン膜5b上の酸化シリコン膜5cと、酸化シリコン膜5c上の絶縁膜5dとの積層膜とし、最上層の絶縁膜5dを、窒化シリコン膜よりも高い誘電率比誘電率を有する高誘電率膜いわゆるHigh-k膜とすることもできる。ここで、図4は、本実施の形態の半導体装置の変形例を示す要部断面図であり、図2に相当する断面領域が示されている。絶縁膜5dとしては、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。半導体領域MSは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域MDは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域MSはソース領域として機能する半導体領域、半導体領域MDはドレイン領域として機能する半導体領域である。半導体領域MS,MDは、n型の不純物が導入された半導体領域n型不純物拡散層よりなり、それぞれLDDlightlydopeddrain構造を備えている。すなわち、ソース用の半導体領域MSは、n-型半導体領域7aと、n-型半導体領域7aよりも高い不純物濃度を有するn型半導体領域8aとを有し、ドレイン用の半導体領域MDは、n-型半導体領域7bと、n-型半導体領域7bよりも高い不純物濃度を有するn型半導体領域8bとを有している。n型半導体領域8aは、n-型半導体領域7aよりも接合深さが深くかつ不純物濃度が高く、また、n型半導体領域8bは、n-型半導体領域7bよりも接合深さが深くかつ不純物濃度が高い。メモリゲート電極MGおよび制御ゲート電極CGの側壁互いに隣接していない側の側壁上には、絶縁膜酸化シリコン膜、窒化シリコン膜、あるいはそれらの積層膜からなるサイドウォールスペーササイドウォール、側壁絶縁膜SWが形成されている。すなわち、絶縁膜5を介して制御ゲート電極CGに隣接する側とは逆側のメモリゲート電極MGの側壁側面上と、絶縁膜5を介してメモリゲート電極MGに隣接する側とは逆側の制御ゲート電極CGの側壁側面上とに、サイドウォールスペーサSWが形成されている。ここで、制御ゲート電極CGの側壁側面のうち、絶縁膜5を介してメモリゲート電極MGに隣接する側の側壁側面を、符号11aを付して側壁側面11aと称し、また、絶縁膜5を介してメモリゲート電極MGに隣接する側とは逆側の側壁側面を、符号11bを付して側壁側面11bと称することとする。制御ゲート電極CGの側壁11aと側壁11bとは、互いに反対側に位置している。また、メモリゲート電極MGの側壁側面のうち、絶縁膜5を介して制御ゲート電極CGに隣接する側の側壁側面を、符号12aを付して側壁側面12aと称し、また、絶縁膜5を介して制御ゲート電極CGに隣接する側とは逆側の側壁側面を、符号12bを付して側壁側面12bと称することとする。メモリゲート電極MGの側壁12aと側壁12bとは、互いに反対側に位置している。また、メモリゲート電極MGの側壁側面12b上に形成されたサイドウォールスペーサSWを、符号SW1を付してサイドウォールスペーサSW1と称することとする。また、制御ゲート電極CGの側壁側面11b上に形成されたサイドウォールスペーサSWを、符号SW2を付してサイドウォールスペーサSW2と称することとする。また、メモリゲート電極MGの側壁12b上にサイドウォールスペーサSW1が形成されているが、メモリゲート電極MGの側壁12b上に直接的にサイドウォールスペーサSW1が形成されているのではなく、メモリゲート電極MGの側壁12b上に、側壁絶縁膜14aを介してサイドウォールスペーサSW1が形成されている。つまり、メモリゲート電極MGの側壁12b上に側壁絶縁膜14aが形成され、サイドウォールスペーサSW1は、メモリゲート電極MGの側壁12b上に、この側壁絶縁膜14aを介して形成されている。また、制御ゲート電極CGの側壁11b上にサイドウォールスペーサSW2が形成されているが、制御ゲート電極CGの側壁11b上に直接的にサイドウォールスペーサSW2が形成されているのではなく、制御ゲート電極CGの側壁11b上に、側壁絶縁膜14bを介してサイドウォールスペーサSW2が形成されている。つまり、制御ゲート電極CGの側壁11b上に側壁絶縁膜14bが形成され、サイドウォールスペーサSW2は、メモリゲート電極MGの側壁11b上に、この側壁絶縁膜14bを介して形成されている。すなわち、メモリゲート電極MGの側壁12bとサイドウォールスペーサSW1との間に側壁絶縁膜14aが介在し、制御ゲート電極CGの側壁11bとサイドウォールスペーサSW2との間に、側壁絶縁膜14bが介在した状態となっている。また、制御ゲート電極CGの側壁11a上には側壁絶縁膜13aが形成されており、メモリゲート電極MGの側壁12aと制御ゲート電極CGの側壁11aとの間には、絶縁膜5とともに、この側壁絶縁膜13aが介在している。つまり、メモリゲート電極MGの側壁12aと制御ゲート電極CGの側壁11aとの間に位置する部分の絶縁膜5と、制御ゲート電極CGの側壁11aとの間に、側壁絶縁膜13aが介在している。すなわち、メモリゲート電極MGの側壁12aと制御ゲート電極CGの側壁11aとの間において、側壁絶縁膜13aと絶縁膜5とが制御ゲート電極CG側から順に積層された状態となっている。なお、側壁絶縁膜13aは、メモリゲート電極MGの下面と半導体基板1p型ウエルPW1との間には形成されていないが、絶縁膜5は、メモリゲート電極MGの下面と半導体基板1p型ウエルPW1との間にも延在している。ソース部のn-型半導体領域7aは、メモリゲート電極MGの側壁12b上の側壁絶縁膜14aの側面メモリゲート電極MGに接する側とは逆側の側面に対して自己整合的に形成され、n型半導体領域8aは、サイドウォールスペーサSW1の側面側壁絶縁膜14aに接する側とは逆側の側面に対して自己整合的に形成されている。このため、低濃度のn-型半導体領域7aは、メモリゲート電極MGの側壁上のサイドウォールスペーサSW1の下下方に形成され、高濃度のn型半導体領域8aは、低濃度のn-型半導体領域7aの外側に形成されている。従って、低濃度のn-型半導体領域7aは、メモリトランジスタのチャネル領域に隣接するように形成され、高濃度のn型半導体領域8aは、低濃度のn-型半導体領域7aに接し隣接し、メモリトランジスタのチャネル領域からn-型半導体領域7aの分だけ離間するように形成されている。ドレイン部のn-型半導体領域7bは、制御ゲート電極CGの側壁上の側壁絶縁膜14bの側面制御ゲート電極CGに接する側とは逆側の側面に対して自己整合的に形成され、n型半導体領域8bは、サイドウォールスペーサSW2の側面側壁絶縁膜14bに接する側とは逆側の側面に対して自己整合的に形成されている。このため、低濃度のn-型半導体領域7bは、制御ゲート電極CGの側壁上のサイドウォールスペーサSW2の下下方に形成され、高濃度のn型半導体領域8bは、低濃度のn-型半導体領域7bの外側に形成されている。従って、低濃度のn-型半導体領域7bは、制御トランジスタのチャネル領域に隣接するように形成され、高濃度のn型半導体領域8bは、低濃度のn-型半導体領域7bに接し隣接し、制御トランジスタのチャネル領域からn-型半導体領域7bの分だけ離間するように形成されている。メモリゲート電極MG下の絶縁膜5の下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極CG下の絶縁膜3の下に制御トランジスタのチャネル領域が形成される。ドレイン部のn-型半導体領域7bに対しては、短チャネル特性パンチスルー抑制のためのハロー領域HAが形成されている。すなわち、p型ウエルPW1において、n-型半導体領域7bを包み込む覆うようにハロー領域HAが形成されている。ハロー領域HAは、n-型半導体領域7bとは逆の導電型で、かつp型ウエルPW1とは同じ導電型であり、p型ウエルPW1よりも不純物濃度p型不純物濃度が高く、ここではp型p型の半導体領域である。また、ハロー領域HAは、ドレイン用のn-型半導体領域7bに対して形成しているp型ウエルPW1においてn-型半導体領域7bを包み込むように形成しているが、制御トランジスタの短チャネル特性抑制のために形成している。ソース用のn-型半導体領域7aに対しては、ハロー領域HAを形成しなくともよいが、メモリトランジスタの短チャネル特性抑制のために形成することもできる。制御ゲート電極CGは導電体導電体膜からなるが、本実施の形態では、金属膜4aと金属膜4a上のシリコン膜4bとにより、制御ゲート電極CGが形成されている。すなわち、制御ゲート電極CGは、ゲート絶縁膜ここでは高誘電率ゲート絶縁膜である絶縁膜3に接する金属膜金属層、メタルゲート膜4aと、この金属膜4a上のシリコン膜4bとの積層膜積層構造で構成されている。具体的には、制御ゲート電極CGは、パターニングされた金属膜4aおよびシリコン膜4bの積層膜からなる。制御ゲート電極CGは、ゲート絶縁膜ここでは高誘電率ゲート絶縁膜である絶縁膜3に接する金属膜4aを有しているため、いわゆるメタルゲート電極金属ゲート電極である。金属膜4aは、金属伝導を示す導電体膜であり、例えばアルミニウムAl膜、チタンTi膜、ジルコニウムZr膜またはランタンLa膜などを用いることができる。シリコン膜4bは、好ましくはドープトポリシリコン膜不純物を導入した多結晶シリコン膜であり、不純物例えばn型不純物が導入されて低抵抗率とされている。メモリゲート電極MGは、金属膜金属層、メタルゲート膜6aと金属膜6a上のシリコン膜6bとの積層膜により形成されている。メモリゲート電極MGを構成する金属膜6aは絶縁膜5に接し、メモリゲート電極MGを構成するシリコン膜6bは、絶縁膜5に接していない。すなわち、メモリゲート電極MGを構成するシリコン膜6bと絶縁膜5との間に、メモリゲート電極MGを構成する金属膜6aが介在した状態となっている。つまり、メモリゲート電極MGのシリコン膜6bと半導体基板1p型ウエルPW1との間に、絶縁膜5とメモリゲート電極MGの金属膜6aとが介在し、メモリゲート電極MGのシリコン膜6bと制御ゲート電極CGとの間には、側壁絶縁膜13aと絶縁膜5とメモリゲート電極MGの金属膜6aとが介在している。メモリゲート電極MGは、メモリゲート電極MGと半導体基板1p型ウエルPW1との間に位置する部分の絶縁膜5に接する金属膜6aを有しているため、いわゆるメタルゲート電極金属ゲート電極である。金属膜6aは、金属伝導を示す導電体膜であり、特に酸化するものだと更に有利であり、例えばアルミニウムAl膜、チタンTi膜、ジルコニウムZr膜またはランタンLa膜などを用いることができる。シリコン膜6bは、好ましくはドープトポリシリコン膜不純物を導入した多結晶シリコン膜であり、不純物例えばn型不純物が導入されて低抵抗率とされている。メモリゲート電極MGを構成する金属膜6aの上端部16a側には、絶縁性を有する金属酸化物部分17が形成されている。金属酸化物部分17は、金属膜6aの一部が酸化することで形成されたものであり、金属膜6aの上端部16aは金属酸化物部分17に隣接している接している。すなわち、金属膜6aの上端部16a上に金属酸化物部分17が、金属膜6aに連続して形成された状態となっている。このため、金属膜6aの上端部が酸化されて、金属膜6aの上端部に金属酸化物部分17が形成されていると言うこともできる。金属酸化物部分17は、金属膜6aの一部が酸化することで形成されているため、金属酸化物部分17を構成する金属元素と、金属膜6aを構成する金属元素とは同じである。例えば、金属膜6aがアルミニウムAl膜である場合には、金属酸化物部分17は酸化アルミニウムからなる。また、金属膜6aの上端部が酸化されて金属酸化物部分17が形成されているため、金属酸化物部分17は、層間絶縁膜22と金属膜6aとにより上下に挟まれ、また、メモリゲート電極MGを構成するシリコン膜6bやそのシリコン膜6bの上部に形成された金属シリサイド層21aと絶縁膜5とにより横方向ゲート長方向に挟まれている。換言すれば、金属酸化物部分17は、メモリゲート電極MGを構成するシリコン膜6bやそのシリコン膜6bの上部に形成された金属シリサイド層21aと、金属膜6aと、絶縁膜5と、層間絶縁膜22とで囲まれている。一方、メモリゲート電極MGを構成する金属膜6aの側方端部16bは、メモリゲート電極MGの側壁12b上に形成された側壁絶縁膜14aに隣接しており接しており、ほとんど酸化されていない。メモリゲート電極MGを構成する金属膜6aの上端部16aと側方端部16bは、制御ゲート電極CGとメモリゲート電極MGとの間からメモリゲート電極MGと半導体基板1との間にかけて延在している金属膜6aにおいて互いに反対側に位置している。ここでは、半導体基板1に平行な方向に所定の厚みをもって延在する金属膜6aにおいて、メモリゲート電極MGの側壁12bで露出する側の端部を、金属膜6aの側方端部16bと称する。また、制御ゲート電極CGの側壁11a上において、制御ゲート電極CGの側壁11aに平行な方向に所定の厚みをもって延在する金属膜6aにおいて、メモリゲート電極MGの上部側に位置する端部を、金属膜6aの上端部16aと称する。メモリゲート電極MGを構成するシリコン膜6bの上部上面と制御ゲート電極CGを構成するシリコン膜4bの上部上面とn型半導体領域8a,8bの上部上面、表面には、サリサイドSalicide:SelfAlignedSilicide技術などにより、金属シリサイド層金属シリサイド膜21が形成されている。金属シリサイド層21は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、プラチナ添加ニッケルシリサイド層などからなる。金属シリサイド層21により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。メモリゲート電極MGを構成するシリコン膜6bの上部上面に形成された金属シリサイド層21を、符号21aを付して金属シリサイド層21aと称し、制御ゲート電極CGを構成するシリコン膜4bの上部上面に形成された金属シリサイド層21を、符号21bを付して金属シリサイド層21bと称することとする。制御ゲート電極CGを構成する金属膜4aおよびシリコン膜4bと、そのシリコン膜4bの上部の金属シリサイド層21bとを合わせたものを、制御ゲート電極CGとみなすこともでき、また、メモリゲート電極MGを構成する金属膜6aおよびシリコン膜6bと、そのシリコン膜6bの上部の金属シリサイド層21aとを合わせたものを、メモリゲート電極MGとみなすこともできる。また、メモリゲート電極MGを構成する金属膜6aおよびシリコン膜6bと、そのシリコン膜6bの上部の金属シリサイド層21aと、金属膜6aの上端部の金属酸化物部分17とを合わせたものを、メモリゲート電極MGとみなすこともできる但し上述のように金属酸化物部分17は絶縁性である。また、メモリゲート電極MGと制御ゲート電極CGとの間のショートをできるだけ防止するという観点から、メモリゲート電極MGと制御ゲート電極CGの一方または両方の上部に金属シリサイド層21を形成しない場合もあり得る。半導体基板1上には、制御ゲート電極CG、メモリゲート電極MGおよびサイドウォールスペーサSWを覆うように、絶縁膜として層間絶縁膜22が形成されている。層間絶縁膜22は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなる。層間絶縁膜22の上面は平坦化されている。層間絶縁膜22にはコンタクトホール開口部、貫通孔CNTが形成されており、コンタクトホールCNT内に、導電体部接続用導体部として導電性のプラグPGが埋め込まれている。プラグPGは、コンタクトホールCNTの底部および側壁側面上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールCNTを埋め込むように形成された主導体膜とで形成されているが、図面の簡略化のために、図1では、プラグPGを構成するバリア導体膜および主導体膜を一体化して示してある。なお、プラグPGを構成するバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜とすることができ、プラグPGを構成する主導体膜は、タングステン膜とすることができる。コンタクトホールCNTおよびそれに埋め込まれたプラグPGは、n型半導体領域8a,8b、制御ゲート電極CGおよびメモリゲート電極MGの上部などに形成される。コンタクトホールCNTの底部では、半導体基板1の主面の一部、例えばn型半導体領域8a,8bの表面上の金属シリサイド層21の一部、制御ゲート電極CGの表面上の金属シリサイド層21の一部、メモリゲート電極MGの表面上の金属シリサイド層21の一部などが露出される。そして、その露出部コンタクトホールCNTの底部の露出部にプラグPGが接続される。なお、図1においては、n型半導体領域8bの表面上の金属シリサイド層21の一部が、コンタクトホールCNTの底部で露出して、そのコンタクトホールCNTを埋めるプラグPGと電気的に接続された断面が示されている。プラグPGが埋め込まれた層間絶縁膜22上には配線配線層M1が形成されている。配線M1は、例えばダマシン配線埋込配線であり、層間絶縁膜22上に形成された絶縁膜図1には示されていないが、後述の絶縁膜24に対応するに設けられた配線溝に埋め込まれている。配線M1は、プラグPGを介して、メモリトランジスタのソース領域半導体領域MS、制御トランジスタのドレイン領域半導体領域MD、制御ゲート電極CGあるいはメモリゲート電極MGなどと電気的に接続される。なお、図1においては、配線M1の例として、制御トランジスタのドレイン領域半導体領域MDにプラグPGを介して電気的に接続された配線M1が示されている。更に上層の配線および絶縁膜も形成されているが、ここではその図示および説明は省略する。また、配線M1およびそれよりも上層の配線は、ダマシン配線埋込配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。図5は、本実施の形態の書込、消去および読出時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図5の表には、書込、消去および読出時のそれぞれにおいて、図1~図3に示されるようなメモリセル選択メモリセルのメモリゲート電極MGに印加する電圧Vmg、ソース領域半導体領域MSに印加する電圧Vs、制御ゲート電極CGに印加する電圧Vcg、ドレイン領域半導体領域MDに印加する電圧Vd、およびp型ウエルPW1に印加される電圧Vbが記載されている。なお、図5の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜5中の電荷蓄積層電荷蓄積部である窒化シリコン膜5bへの電子の注入を書込、ホールhole:正孔の注入を消去と定義する。書込み方式は、いわゆるSSISourceSideInjection:ソースサイド注入方式と呼ばれるホットエレクトロン書込みを用いることができる。例えば図5の書込の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜5中の窒化シリコン膜5b中に電子エレクトロンを注入する。ホットエレクトロンは、2つのゲート電極メモリゲート電極MGおよび制御ゲート電極CG間の下のチャネル領域ソース、ドレイン間で発生し、メモリゲート電極MGの下の絶縁膜5中の電荷蓄積層電荷蓄積部である窒化シリコン膜5bにホットエレクトロンが注入される。注入されたホットエレクトロン電子は、絶縁膜5中の窒化シリコン膜5b中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。消去方法は、BTBTBandToBandTunneling:バンド間トンネル現象ホットホール注入消去方式を用いることができる。すなわち、BTBTバンド間トンネル現象により発生したホール正孔を電荷蓄積部絶縁膜5中の窒化シリコン膜5bに注入することにより消去を行う。例えば図5の消去の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、BTBTBandToBandTunneling現象によりホール正孔を発生させ電界加速することで選択メモリセルの絶縁膜5中の窒化シリコン膜5b中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。読出し時には、例えば図5の読出の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極MGに印加する電圧Vmgを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。次に、本実施の形態の半導体装置の製造方法について説明する。図6および図7は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図8~図33は、本実施の形態の半導体装置の製造工程中の要部断面図である。このうち、図8~図15および図18~図33の断面図には、メモリセル領域不揮発性メモリのメモリセルMCが形成される領域1Aおよび周辺回路領域不揮発性メモリ以外の回路が形成される領域1Bの要部断面図が示されており、メモリセル領域1AにメモリセルMCが、周辺回路領域1BにMISFETが、それぞれ形成される様子が示されている。また、図16および図17は、図15の部分拡大断面図に対応している。メモリセル領域1Aと周辺回路領域1Bとは同じ半導体基板1に形成されている。メモリセル領域1Aと周辺回路領域1Bは隣り合っていなくともよいが、理解を簡単にするために、図8~図15および図18~図33の断面図においては、メモリセル領域1Aの隣に周辺回路領域1Bを図示している。ここで、周辺回路とは、不揮発性メモリ以外の回路であり、例えばCPUなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。周辺回路領域1Bに形成されるMISFETは、周辺回路用のMISFETである。また、本実施の形態においては、メモリセル領域1Aにnチャネル型のMISFET制御トランジスタおよびメモリトランジスタを形成する場合について説明するが、導電型を逆にしてpチャネル型のMISFET制御トランジスタおよびメモリトランジスタをメモリセル領域1Aに形成することもできる。同様に、本実施の形態においては、周辺回路領域1Bにnチャネル型のMISFETを形成する場合について説明するが、導電型を逆にしてpチャネル型のMISFETを周辺回路領域1Bに形成することもでき、また、周辺回路領域1BにCMISFETComplementaryMISFETなどを形成することもできる。図8に示されるように、まず、例えば1~10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板半導体ウエハ1を用意準備する図6のステップS1。それから、半導体基板1の主面に、活性領域を規定画定する素子分離領域素子間分離絶縁領域2を形成する図6のステップS2。素子分離領域2は、酸化シリコンなどの絶縁体からなり、例えばSTIShallowTrenchIsolation法またはLOCOSLocalOxidizationofSilicon法などにより形成することができる。例えば、半導体基板1の主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離領域2を形成することができる。次に、図9に示されるように、半導体基板1のメモリセル領域1Aにp型ウエルPW1を、周辺回路領域1Bにp型ウエルPW2を形成する図6のステップS3。p型ウエルPW1,PW2は、例えばホウ素Bなどのp型の不純物を半導体基板1にイオン注入することなどによって形成することができる。p型ウエルPW1,PW2は、半導体基板1の主面から所定の深さにわたって形成される。ここで、本実施の形態では、半導体基板1のメモリセル領域1Ap型ウエルPW1には、チャネルドープイオン注入を行わないようにすることが望ましい。あるいは、チャネルドープイオン注入を行う場合でも、ドーズ量を少なくして、チャネル領域の不純物濃度を小さくすることが好ましい。チャネルドープイオン注入は、一般に、トランジスタのしきい値調整用のイオン注入であり、後でトランジスタのチャネル領域となる領域に不純物を導入ドープするために行われる。本実施の形態では、後で制御トランジスタやメモリトランジスタのチャネル領域となる領域に対して不純物を導入ドープするチャネルドープイオン注入を行わないか、あるいはチャネルドープイオン注入を行ってもドーズ量を少なくすることで、制御トランジスタやメモリトランジスタのチャネル領域の不純物濃度を低くすることができる。次に、例えばフッ酸HF水溶液を用いたウェットエッチングなどにより半導体基板1の表面の自然酸化膜を除去することによって、半導体基板1の表面を清浄化洗浄する。これにより、半導体基板1p型ウエルPW1,PW2の表面シリコン面が露出される。次に、半導体基板1の主面すなわちp型ウエルPW1,PW2の表面上に、絶縁膜3を形成する図6のステップS4。絶縁膜3は、上述のように、高誘電率膜High-k膜であり、使用可能な材料例は上述の通りである。絶縁膜3は、スパッタリング法、ALDAtomicLayerDeposition:原子層堆積法またはCVDChemicalVaporDeposition:化学的気相成長法などを用いて形成することができる。絶縁膜3の膜厚は、例えば0.5~3.0nm程度とすることができる。また、絶縁膜3を形成する前に、半導体基板1の表面すなわちp型ウエルPW1,PW2の表面上に、酸化シリコン膜または酸窒化シリコン膜からなる上記界面層3aを熱酸化法などを用いて形成してから、この界面層3a上に絶縁膜3を形成することもできる図9では界面層3aは図示されていない。界面層3aを形成した場合、絶縁膜3は界面層3a上に形成されるが、素子分離領域2上には界面層3aが形成されないので、素子分離領域2上には直接、絶縁膜3が形成される。界面層3aを形成してから、この界面層3a上に絶縁膜3を形成すれば、トラップなどの欠陥数を減らして、駆動能力や信頼性を向上させることができる。界面層3aを形成する場合、界面層3aの膜厚は薄く、例えば0.5~3.0nm程度とすることができる。次に、図10に示されるように、半導体基板1の主面主面全面上に、すなわち絶縁膜3上に、メタルゲート金属ゲート電極用の金属膜金属層、メタルゲート膜4aを形成堆積する図6のステップS5。金属膜4aとして好適な材料例は上述の通りである。金属膜4aは、例えばスパッタリング法などにより形成することができ、金属膜4aの膜厚形成膜厚は、例えば10~20nm程度とすることができる。次に、図11に示されるように、半導体基板1の主面主面全面上に、すなわち金属膜4a上に、シリコン膜4bを形成堆積する図6のステップS6。シリコン膜4bは、多結晶シリコン膜ポリシリコン膜からなり、CVD法などを用いて形成することができる。シリコン膜4bの膜厚堆積膜厚は、例えば50~200nm程度とすることができる。成膜時はシリコン膜4bをアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。シリコン膜4bは、不純物例えばリンPまたはヒ素Asなどのn型不純物またはホウ素Bなどのp型不純物を導入して低抵抗率とすれば、より好ましい。不純物は、シリコン膜4bの成膜時または成膜後に導入することができる。シリコン膜の成膜時に不純物を導入する場合には、シリコン膜4bの成膜用のガスにドーピングガス不純物添加用のガスを含ませることで、不純物が導入されたシリコン膜4bを成膜することができる。一方、シリコン膜の成膜後に不純物を導入する場合には、意図的には不純物を導入せずにシリコン膜を成膜した後に、このシリコン膜に不純物をイオン注入法などで導入することで、不純物が導入されたシリコン膜4bを形成することができる。ステップS5で形成する金属膜4aの厚みを厚くすることでステップS6のシリコン膜4bの形成工程を省略するすなわち制御ゲート電極CGをシリコン膜4b無しの金属膜4aで形成することも可能であるが、ステップS6で金属膜4a上にシリコン膜4bを形成するすなわち制御ゲート電極CGを金属膜4aとその上のシリコン膜4bとの積層膜で形成する方が、より好ましい。その理由は、金属膜4aの厚みが厚すぎると、金属膜4aが剥離しやすくなる問題や、あるいは金属膜4aをパターニングする際のオーバーエッチングによる基板ダメージの問題が生じる可能性があるが、金属膜4aとシリコン膜4bとの積層膜で制御ゲート電極CGを形成することで、金属膜4aのみで制御ゲート電極CGを形成する場合に比べて金属膜4aの厚みを薄くすることができるため、上記問題を改善できるからである。また、金属膜4a上にシリコン膜4bを形成した場合、これまでのポリシリコンゲート電極ポリシリコンからなるゲート電極の加工方法やプロセスを踏襲できるため、微細加工性、製造コストおよび歩留まりの点でも優位である。以降、金属膜4aと金属膜4a上のシリコン膜4bとの積層膜を、積層膜4と称するものとする。次に、メモリセル領域1Aの積層膜4シリコン膜4bおよび金属膜4aの積層膜4をエッチング好ましくはドライエッチングによりパターニングして、金属膜4aおよび金属膜4a上のシリコン膜4bからなる制御ゲート電極CGを形成する図6のステップS7。ステップS7のパターニング工程は、例えば次のようにして行うことができる。すなわち、積層膜4上にフォトリソグラフィ法を用いてフォトレジストパターンここでは図示しないけれども、メモリセル領域1Aにおける制御ゲート電極CG形成予定領域と周辺回路領域1B全体にこのフォトレジストパターンが形成されるを形成し、このフォトレジストパターンをエッチングマスクとして用いて、積層膜4シリコン膜4bおよび金属膜4aの積層膜4をエッチングドライエッチングしてパターニングする。その後、このフォトレジストパターンを除去する。このようにして、ステップS7で積層膜4シリコン膜4bおよび金属膜4aの積層膜4がパターニングされ、図12に示されるように、メモリセル領域1Aに、パターニングされた積層膜4シリコン膜4bおよび金属膜4aの積層膜からなる制御ゲート電極CGが形成される。このとき、周辺回路領域1Bでは、上述したようにフォトレジストパターンを形成していたため、積層膜4シリコン膜4bおよび金属膜4aの積層膜4のパターニングは行われていない。このため、周辺回路領域1B全体に、積層膜4が残存する。メモリセル領域1Aにおいて、制御ゲート電極CGで覆われない部分の絶縁膜3は場合によっては上記界面層3aも、ステップS7のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。制御ゲート電極CGの下部に位置する絶縁膜3上記界面層3aを形成した場合はこの界面層3aもは、ステップS7のドライエッチングや、その後のウェットエッチングで除去されずに残存する。メモリセル領域1Aにおいて、制御ゲート電極CGの下に残存する絶縁膜3上記界面層3aを形成した場合は絶縁膜3および界面層3aが、制御トランジスタのゲート絶縁膜となる。従って、金属膜4aと金属膜4a上のシリコン膜4bとからなる制御ゲート電極CGは、半導体基板1p型ウエルPW1上にゲート絶縁膜としての絶縁膜3および上記界面層3aを介して形成された状態となる。次に、制御ゲート電極CGの側壁上に、絶縁体絶縁膜からなる側壁絶縁膜13aを形成する図6のステップS8。このステップS8の側壁絶縁膜13a形成工程は、次のようにして行うことができる図13および図14参照。すなわち、まず、図13に示されるように、半導体基板1の主面全面上に、制御ゲート電極CGを覆うように、絶縁膜13を形成堆積する。この絶縁膜13は、好ましくは窒化シリコン膜からなる。それから、この絶縁膜13を異方性エッチングエッチバックすることによって、図14に示されるように、制御ゲート電極CGの側壁上に選択的にこの絶縁膜13を残して、側壁絶縁膜13aを形成する。側壁絶縁膜13aは、この段階では、メモリセル領域1Aの制御ゲート電極CGの両側壁すなわち側壁11a,11b上と、周辺回路領域1Bの積層膜4の側壁上とに形成される。ステップS8の側壁絶縁膜13a形成工程を省略することも可能であるが、制御ゲート電極CGの側壁上に側壁絶縁膜13aを形成すれば、制御ゲート電極CGの金属膜4aの側面や高誘電率膜である絶縁膜3の側面を側壁絶縁膜13aで覆うことができるため、以降の工程で制御ゲート電極CGの金属膜4aや絶縁膜3が不要なエッチングを受けるのを防止することができる。また、側壁絶縁膜13aを形成すれば、制御ゲート電極CGの側壁と後で形成されるメモリゲート電極MGの側壁との間に絶縁膜5だけでなく側壁絶縁膜13aも介在することになるため、制御ゲート電極CGとメモリゲート電極MGとの間の耐圧を向上させることもできる。次に、洗浄処理を行って、半導体基板1の主面を清浄化処理した後、図15に示されるように、半導体基板1の主面全面に、すなわち、半導体基板1の主面表面上と制御ゲート電極CGの表面上面および側面上に、メモリトランジスタのゲート絶縁膜用の絶縁膜5を形成する図6のステップS9。また、周辺回路領域1Bでは、積層膜4が残存しているので、この積層膜4の表面上面および側面上に絶縁膜5が形成される。このため、ステップS9において、絶縁膜5は、半導体基板1上に、制御ゲート電極CGおよび周辺回路領域1Bの積層膜4を覆うように形成される。なお、制御ゲート電極CGの側壁11a,11b上には側壁絶縁膜13aが形成されているので、制御ゲート電極CGの側壁11a,11bと絶縁膜5との間には、側壁絶縁膜13aが介在することになる。絶縁膜5は、上記のように、内部に電荷蓄積部電荷蓄積層を有する絶縁膜であり、絶縁膜として、下から順に形成された酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5cの積層膜からなるが、図面を見やすくするために、図16では、酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5cの積層膜を、単に絶縁膜5として図示している。従って、実際には、図16に示されるように、絶縁膜5は、酸化シリコン膜酸化膜5aと、酸化シリコン膜5a上の窒化シリコン膜窒化膜5bと、窒化シリコン膜5b上の酸化シリコン膜酸化膜5cとの積層膜からなる。絶縁膜5のうち、酸化シリコン膜5a,5cは、例えば酸化処理熱酸化処理またはCVD法あるいはその組み合わせにより形成することができる。この際の酸化処理熱酸化処理には、ISSGInSituSteamGeneration酸化を用いることも可能である。絶縁膜5のうち、窒化シリコン膜5bは、例えばCVD法により形成することができる。また、本実施の形態においては、トラップ準位を有する絶縁膜電荷蓄積層として、窒化シリコン膜5bを形成しているが、信頼性の面などで窒化シリコン膜が好適であるが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜アルミナ、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を電荷蓄積層電荷蓄積部として使用することもできる。また、シリコンナノドットで電荷蓄積層電荷蓄積部を形成することもできる。絶縁膜5を形成するには、例えば、まず、半導体基板1p型ウエルPW1の表面上と制御ゲート電極CGの表面側面および上面上と積層膜4の表面側面および上面上とに酸化シリコン膜5aを熱酸化法好ましくはISSG酸化により形成する。他の形態として、酸化シリコン膜5aをALD法で形成することもできる。それから、酸化シリコン膜5a上に窒化シリコン膜5bをCVD法で堆積し、更に窒化シリコン膜5b上に酸化シリコン膜5cをCVD法または熱酸化あるいはその両方で形成する。これにより、酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5cの積層膜からなる絶縁膜5を形成することができる。酸化シリコン膜5aの厚みは、例えば2~10nm程度とすることができ、窒化シリコン膜5bの厚みは、例えば5~15nm程度とすることができ、酸化シリコン膜5cの厚みは、例えば2~10nm程度とすることができる。メモリセル領域1Aに形成された絶縁膜5は、後で形成されるメモリゲート電極MGのゲート絶縁膜として機能し、電荷保持電荷蓄積機能を有する。絶縁膜5は、電荷保持機能が必要であるため、電荷蓄積層ここでは窒化シリコン膜5bを電荷ブロック層ここでは酸化シリコン膜5a,5cで挟んだ構造を有しており、電荷蓄積層ここでは窒化シリコン膜5bのポテンシャル障壁高さに比べ、電荷ブロック層ここでは酸化シリコン膜5a,5cのポテンシャル障壁高さが高くなる。また、上記図4に示された変形例の半導体装置を製造する場合は、図17に示されるように、絶縁膜5は、酸化シリコン膜酸化膜5aと、酸化シリコン膜5a上の窒化シリコン膜窒化膜5bと、窒化シリコン膜5b上の酸化シリコン膜酸化膜5cと、酸化シリコン膜5c上の絶縁膜5dとの積層膜として形成する。酸化シリコン膜5a、窒化シリコン膜5bおよび酸化シリコン膜5cを上述のようにして形成してから、酸化シリコン膜5c上に絶縁膜5dをスパッタリング法、ALD法またはCVD法で形成することにより、図16に示されるような酸化シリコン膜5a、窒化シリコン膜5b、酸化シリコン膜5cおよび絶縁膜5dの積層膜からなる絶縁膜5を形成することができる。この場合、絶縁膜5dの厚みは、例えば0.5~2nm程度とすることができる。絶縁膜5dとして好適な材料例は上述の通りである。次に、図18に示されるように、半導体基板1の主面主面全面上に、すなわち絶縁膜5上に、メモリセル領域1Aにおいては制御ゲート電極CGを覆うように、周辺回路領域1Bにおいては積層膜4を覆うように、メモリゲート電極MG形成用の金属膜6aを形成堆積する図6のステップS10。金属膜6aとして好適な材料例は上述の通りである。金属膜6aは、例えばスパッタリング法などにより形成することができ、金属膜6aの膜厚形成膜厚は、例えば10~20nm程度とすることができる。次に、半導体基板1の主面主面全面上に、すなわち金属膜6a上に、シリコン膜6bを形成堆積する図6のステップS11。シリコン膜6bは、多結晶シリコン膜ポリシリコン膜からなり、CVD法などを用いて形成することができる。シリコン膜6bの膜厚堆積膜厚は、例えば40~60nm程度とすることができる。成膜時はシリコン膜6bをアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。シリコン膜6bは、不純物例えばリンPまたはヒ素Asなどのn型不純物またはホウ素Bなどのp型不純物を導入して低抵抗率とすれば、より好ましい。シリコン膜6bの成膜後のイオン注入でシリコン膜6bに不純物を導入することもできるが、シリコン膜6bの成膜時にシリコン膜6bに型不純物を導入することもできる。シリコン膜6bの成膜時に不純物を導入する場合には、シリコン膜6bの成膜用のガスにドーピングガス不純物添加用のガスを含ませることで、不純物が導入されたシリコン膜6bを成膜することができる。なお、金属膜6aと金属膜6a上のシリコン膜6bとの積層膜を、積層膜6と称するものとする。次に、異方性エッチング技術により積層膜6シリコン膜6bおよび金属膜6aの積層膜6をエッチバックエッチング、ドライエッチング、異方性エッチングして、メモリゲート電極MGを形成する図6のステップS12。ステップS12のエッチバック工程では、積層膜6金属膜6aおよびシリコン膜6bの積層膜6の堆積膜厚の分だけ積層膜6を異方性エッチングエッチバックすることにより、制御ゲート電極CGの両方の側壁側面11a,11b上に側壁絶縁膜13aおよび絶縁膜5を介して積層膜6をサイドウォールスペーサ状に残し、他の領域の積層膜6を除去する。これにより、図19に示すように、メモリセル領域1Aにおいて、制御ゲート電極CGの両方の側壁11a,11bのうち、一方の側壁11a上に側壁絶縁膜13aおよび絶縁膜5を介してサイドウォールスペーサ状に残存した積層膜6により、メモリゲート電極MGが形成され、また、他方の側壁11b上に側壁絶縁膜13aおよび絶縁膜5を介してサイドウォールスペーサ状に残存した積層膜6により、積層膜スペーサSP1が形成される。この積層膜スペーサSP1は、積層膜6からなるサイドウォールスペーサとみなすこともできる。メモリゲート電極MGは、絶縁膜5上に、側壁絶縁膜13aおよび絶縁膜5を介して制御ゲート電極CGと隣合うように形成される。メモリゲート電極MGと積層膜スペーサSP1とは、制御ゲート電極CGの互いに反対側となる側壁上に形成されており、制御ゲート電極CGを挟んでほぼ対称な構造を有している。また、周辺回路領域1Bに残存させている積層膜4の側面側壁上にも、積層膜6が絶縁膜5を介してサイドウォールスペーサ状に残存するが、これを積層膜スペーサSP2と称することとする。ステップS12で形成されたメモリゲート電極MGと半導体基板1p型ウエルPW1との間およびメモリゲート電極MGと制御ゲート電極CGとの間には絶縁膜5が介在しており、このメモリゲート電極MGは、絶縁膜5に接する金属膜6aと、金属膜6aを介して絶縁膜5から離間するシリコン膜6bとで形成されている。なお、上述のように制御ゲート電極CGの側壁上に側壁絶縁膜13aを形成していた場合には、メモリゲート電極MGと制御ゲート電極CGとの間に、側壁絶縁膜13aおよび絶縁膜5が介在することになる。ステップS12のエッチバック工程を行った段階で、メモリゲート電極MGと積層膜スペーサSP1,SP2で覆われていない領域の絶縁膜5が露出される。メモリセル領域1Aにおけるメモリゲート電極MGの下の絶縁膜5が、メモリトランジスタのゲート絶縁膜となる。上記ステップS10,S11で堆積する金属膜6aおよびシリコン膜6bの堆積膜厚を調整することで、メモリゲート長を調整することができる。次に、フォトリソグラフィ技術を用いて、メモリゲート電極MGが覆われかつ積層膜スペーサSP1,SP2が露出されるようなフォトレジストパターン図示せずを半導体基板1上に形成してから、このフォトレジストパターンをエッチングマスクとしたドライエッチングにより、積層膜スペーサSP1,SP2を除去する図7のステップS13。その後、このフォトレジストパターンを除去する。ステップS13のエッチング工程により、図20に示されるように、積層膜スペーサSP1,SP2が除去されるが、メモリゲート電極MGは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。次に、図21に示されるように、絶縁膜5のうち、メモリゲート電極MGで覆われずに露出する部分をエッチング例えばウェットエッチングによって除去する図7のステップS14。この際、メモリセル領域1Aにおいて、メモリゲート電極MGの下とメモリゲート電極MGおよび制御ゲート電極CG間とに位置する絶縁膜5は、除去されずに残存し、他の領域の絶縁膜5は除去される。図21からも分かるように、メモリセル領域1Aにおいて、メモリゲート電極MGと半導体基板1p型ウエルPW1の間の領域と、メモリゲート電極MGと制御ゲート電極CGの間の領域の、両領域にわたって絶縁膜5が連続的に延在している。また、ステップS14で絶縁膜5を除去する際に、制御ゲート電極CGの側壁11b上の側壁絶縁膜13aも除去され、図21にはこの場合が示されている。他の形態として、制御ゲート電極CGの側壁11b上の側壁絶縁膜13aが除去されずに残存するように、ステップS14の絶縁膜5の除去エッチング工程を行なった場合には、図21の段階で、制御ゲート電極CGの側壁11b上に側壁絶縁膜13aが形成されている残存している状態が維持される。次に、周辺回路領域1Bの積層膜4をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、周辺回路領域1Bにゲート電極GEを形成する図7のステップS14。このステップS14のパターニング工程は、例えば次のようにして行うことができる。すなわち、半導体基板1の主面上にフォトリソグラフィ法を用いてフォトレジストパターンここでは図示しないけれども、周辺回路領域1Bにおけるゲート電極GE形成予定領域とメモリセル領域1A全体にこのフォトレジストパターンが形成されるを形成する。そして、このフォトレジストパターンをエッチングマスクとして用いて、周辺回路領域1Bの積層膜4シリコン膜4bおよび金属膜4aの積層膜4をエッチングドライエッチングしてパターニングする。一方、メモリセル領域1Aは、フォトレジストパターンで覆われているため、メモリゲート電極MGおよび制御ゲート電極CGはエッチングされない。その後、このフォトレジストパターンを除去する。このようにして、図22に示されるように、パターニングされた積層膜4金属膜4aおよび金属膜4a上のシリコン膜4bの積層膜4からなるゲート電極GEが周辺回路領域1Bに形成される。ゲート電極GEは、周辺回路を構成するMISFETのゲート電極である。次に、制御ゲート電極CGおよびメモリゲート電極MGの側壁絶縁膜5を介して互いに隣合う側とは反対側の側壁上とゲート電極GEの側壁上とに、絶縁体絶縁膜からなる側壁絶縁膜14を形成する図7のステップS16。このステップS16の側壁絶縁膜14形成工程は、次のようにして行うことができる図23および図24参照。すなわち、まず、図23に示されるように、半導体基板1の主面全面上に、制御ゲート電極CG、メモリゲート電極MGおよびゲート電極GEを覆うように、側壁絶縁膜14用の絶縁膜14dを形成堆積する。この絶縁膜14dは、好ましくは窒化シリコン膜からなる。それから、この絶縁膜14dを異方性エッチングエッチバックすることによって、図24に示されるように、制御ゲート電極CGおよびメモリゲート電極MGの側壁絶縁膜5を介して互いに隣合う側とは反対側の側壁上とゲート電極GEの側壁上とに選択的にこの絶縁膜14dを残して、側壁絶縁膜14を形成する。側壁絶縁膜14は、制御ゲート電極CGおよびメモリゲート電極MGの側壁絶縁膜5を介して互いに隣合う側とは反対側の側壁上とゲート電極GEの側壁上とに残存する絶縁膜14dからなる。側壁絶縁膜14は、制御ゲート電極CGの側壁11b上と、メモリゲート電極MGの側壁12b上と、ゲート電極GEの両側壁上とに形成されるが、このうち、メモリゲート電極MGの側壁12b上に形成された側壁絶縁膜14を、符号14aを付して側壁絶縁膜14aと称し、制御ゲート電極CGの側壁11b上に形成された側壁絶縁膜14を、符号14bを付して側壁絶縁膜14bと称することとする。また、ゲート電極GEの両側壁上に形成された側壁絶縁膜14を、符号14cを付して側壁絶縁膜14cと称することとする。ここで、制御ゲート電極CGの側壁11bは、制御ゲート電極CGの側壁側面のうち、絶縁膜5および側壁絶縁膜13aを介してメモリゲート電極MGに隣接する側とは逆側の側壁側面であり、メモリゲート電極MGの側壁12bは、メモリゲート電極MGの側壁側面のうち、絶縁膜5および側壁絶縁膜13aを介して制御ゲート電極CGに隣接する側とは逆側の側壁側面である。なお、ステップS14で絶縁膜5を除去する際に、制御ゲート電極CGの側壁11b上の側壁絶縁膜13aも除去した場合には、ステップS16で側壁絶縁膜14を形成したとき、制御ゲート電極CGの側壁11b上に形成されている側壁絶縁膜14bは、側壁絶縁膜14すなわち絶縁膜14dの残存部分からなり、図24にはこの場合が示されている。他の形態として、ステップS14で絶縁膜5を除去する際に、制御ゲート電極CGの側壁11b上の側壁絶縁膜13aが除去されずに残存した場合には、ステップS16で側壁絶縁膜14を形成したとき、制御ゲート電極CGの側壁11b上に形成されている側壁絶縁膜14bは、側壁絶縁膜13aと側壁絶縁膜14すなわち絶縁膜14dの残存部分との積層膜積層構造からなる。次に、イオン注入法などを用いて例えばヒ素AsまたはリンPなどのn型の不純物を、制御ゲート電極CG、メモリゲート電極MGおよびゲート電極GEをマスクイオン注入阻止マスクとして用いて半導体基板1p型ウエルPW1,PW2に導入ドーピングすることで、図25に示されるように、n-型半導体領域不純物拡散層7a,7b,7cを形成する図7のステップS17。この際、n-型半導体領域7aは、メモリセル領域1Aにおいて、メモリゲート電極MGの側壁12b上の側壁絶縁膜14aの側面に自己整合して形成される。また、n-型半導体領域7bは、メモリセル領域1Aにおいて、制御ゲート電極CGの側壁11b上の側壁絶縁膜14bの側面に自己整合して形成される。また、n-型半導体領域7cは、周辺回路領域1Bにおいて、ゲート電極GEの両側壁上に形成された側壁絶縁膜14cの側面に自己整合して形成される。n-型半導体領域7aおよびn-型半導体領域7bは、メモリセル領域1Aに形成されるメモリセルのソースドレイン領域ソースまたはドレイン領域の一部として機能し、n-型半導体領域7cは周辺回路領域1Bに形成されるMISFETのソースドレイン領域ソースまたはドレイン領域の一部として機能することができる。n-型半導体領域7aとn-型半導体領域7bとn-型半導体領域7cとは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。また、n-型半導体領域7a,7b,7c形成のためのイオン注入は、斜めイオン注入ではなく、半導体基板1の主面に対して垂直な方向にイオン注入することが好ましい。次に、メモリセル領域1Aの半導体基板1p型ウエルPW1にp型不純物のイオン注入ハローイオン注入を行って、ハロー領域p型半導体領域HAを形成する図7のステップS18。ハロー領域HAは、n-型半導体領域7bを包み込む覆うように形成され、p型ウエルPW1よりも不純物濃度p型不純物濃度が高い。ハロー領域HAは、n-型半導体領域7bに対して形成されたハロー領域であり、p型ウエルPW1においてn-型半導体領域7bを包み込む覆うように形成されるが、n-型半導体領域7bとは逆の導電型で、かつp型ウエルPW1とは同じ導電型であり、ここではp型p型の半導体領域である。ハロー領域HAは、短チャネル特性パンチスルー抑制のために形成される。ハロー領域HAを形成するためのイオン注入の際、制御ゲート電極CGはマスクイオン注入阻止マスクとして機能することができるが、このハロー領域HAを形成するためのイオン注入は、斜めイオン注入傾斜イオン注入とすることがより好ましく、これにより、n-型半導体領域7bを包み込む覆うようにハロー領域HAを的確に形成することができる。なお、一般のイオン注入では、半導体基板1の主面に対して垂直な方向に不純物イオンを加速して打ち込むが、斜めイオン注入では、半導体基板1の主面に対して垂直な方向から所定の角度傾斜角傾斜した方向に不純物イオンを加速して打ち込む。また、n-型半導体領域7bとハロー領域HAとは、必ずしもこの順序で形成しなくともよいが、n-型半導体領域7bを形成するイオン注入とハロー領域HAを形成するイオン注入とは、少なくとも、制御ゲート電極CG形成後で、かつ、後述のサイドウォールスペーサSWを形成する前に行う必要がある。また、ハロー領域HAは、短チャネル特性抑制のために形成するため、ドレイン用のn-型半導体領域7bに対して形成するn-型半導体領域7bを包み込むように形成するが、ソース用のn-型半導体領域7aに対しては、ハロー領域HAを形成する必要は無い。このため、ハロー領域HAを形成するためのイオン注入の際には、ソース用のn-型半導体領域7aは、フォトレジストパターンで覆っておき、n-型半導体領域7aに対しては、p型のハロー領域が形成されないようにすればよい。図25の場合は、周辺回路領域1B全体とメモリセル領域1Aのn-型半導体領域7aとをフォトレジストパターン図示せずで覆った状態で、ハロー領域HAを形成するためのイオン注入を行い、n-型半導体領域7bに対してハロー領域HAを形成するが、n-型半導体領域7aおよびn-型半導体領域7cに対してはハロー領域を形成しない場合が示されている。他の形態として、短チャネル特性抑制のためにn-型半導体領域7aとn-型半導体領域7cに対してもハロー領域を形成することもできる。次に、図26に示されるように、半導体基板1の主面全面上に、サイドウォールスペーサSW用の絶縁膜15を形成堆積する図7のステップS19。この絶縁膜15は、絶縁膜15は、酸化シリコン膜の単体膜か、あるいは、酸化シリコン膜とその上の絶縁膜との積層膜である。具体的には、絶縁膜15は、酸化シリコン膜の単体膜、酸化シリコン膜とその上の窒化シリコン膜との積層膜、あるいは、酸化シリコン膜とその上の窒化シリコン膜とその上の酸化シリコン膜との積層膜などとすることができる。ステップS19で絶縁膜15を形成する際に、メモリゲート電極MGを構成していた金属膜6aの露出部を酸化させる。すなわち、メモリゲート電極MGを構成していた金属膜6aの露出部を酸化させることができるように、絶縁膜15の形成工程を行う。絶縁膜15は、酸化シリコン膜の単体膜か、あるいは最下層が酸化シリコン膜である積層膜であるが、その酸化シリコン膜を形成する際に、金属膜6aの露出部を酸化させる。このため、絶縁膜15が酸化シリコン膜の単体膜の場合は、その単体膜を構成する酸化シリコン膜を、また、絶縁膜15が積層膜の場合は、その積層膜の最下層の酸化シリコン膜を、金属膜6aの露出部を酸化できるような条件で成膜することが好ましい。O3-TEOS酸化膜は、酸化性が強いため、その成膜に際して金属膜6aの露出部を酸化させるのに好適な膜である。ここで、O3-TEOS酸化膜とは、O3オゾンおよびTEOSTetraethoxysilane:テトラエトキシシラン、またはTetraEthylOrthoSilicateとも言うを原料ガスソースガスとして用いて熱CVD法により形成した酸化シリコン膜である。このため、絶縁膜15が酸化シリコン膜の単体膜の場合は、その単体膜をO3-TEOS酸化膜とすることが好ましく、また、絶縁膜15が積層膜の場合は、その積層膜の最下層を、O3-TEOS酸化膜とすることが好ましい。絶縁膜15を形成する直前の段階で、金属膜6aが露出しているのは、金属膜6aの上端部16aである。このため、ステップS19で絶縁膜15を形成する際に、メモリゲート電極MGを構成していた金属膜6aの上端部16aが酸化されて、絶縁性を有する金属酸化物部分17が形成される。金属酸化物部分17は、金属膜6aの一部が酸化することで形成されたため、金属酸化物部分17を構成する金属元素と、金属膜6aを構成する金属元素とは同じである。例えば、金属膜6aがアルミニウムAl膜である場合には、金属酸化物部分17は酸化アルミニウムからなる。一方、メモリゲート電極MGの側壁12b上には側壁絶縁膜14aが形成されているので、メモリゲート電極MGを構成する金属膜6aの側方端部16bは、側壁絶縁膜14aで覆われ、露出されていないため、ステップS19で絶縁膜15を形成する際に、メモリゲート電極MGを構成する金属膜6aの側方端部16bは酸化されない。すなわち、金属膜6aは酸化されず、メモリゲート電極MGの上面で、金属膜6aが酸化されて金属酸化物部分17が形成され、一方、メモリゲート電極MGの側面側壁12bでは、金属膜6aは酸化されないのである。また、絶縁膜15の成膜時に金属膜6aの一部を酸化して金属酸化物部分17を形成する際に、シリコン膜6bの露出部が若干酸化する場合もあり得るが、この際にシリコン膜6bよりも金属膜6aの方が酸化されやすいように、金属膜6aの材料や絶縁膜15の成膜条件を選択しておく。次に、絶縁膜15を異方性エッチングエッチバックすることによって、図27に示されるように、制御ゲート電極CGおよびメモリゲート電極MGの側壁絶縁膜5を介して互いに隣合う側とは反対側の側壁上とゲート電極GEの側壁上とに選択的にこの絶縁膜15を残して、サイドウォールスペーサSWを形成する図7のステップS20。サイドウォールスペーサSWは、制御ゲート電極CGおよびメモリゲート電極MGの側壁絶縁膜5を介して互いに隣合う側とは反対側の側壁上とゲート電極GEの側壁上とにそれぞれ残存する絶縁膜15からなる。なお、サイドウォールスペーサSWのうちのサイドウォールスペーサSW1は、メモリゲート電極MGの側壁12b上に、側壁絶縁膜14aを介して形成され、サイドウォールスペーサSWのうちのサイドウォールスペーサSW2は、制御ゲート電極CGの側壁11b上に、側壁絶縁膜14bを介して形成される。次に、図28に示されるように、n型半導体領域不純物拡散層8a,8b,8cをイオン注入法などを用いて形成する図7のステップS21。ステップS21において、例えばヒ素AsまたはリンPなどのn型の不純物を、制御ゲート電極CG、メモリゲート電極MGおよびゲート電極GEとそれらの側壁上のサイドウォールスペーサSWおよび側壁絶縁膜13a,14a,14b,14cとをマスクイオン注入阻止マスクとして用いて半導体基板1p型ウエルPW1,PW2に導入ドーピングすることで、n型半導体領域8a,8b,8cを形成できる。この際、n型半導体領域8aは、メモリセル領域1Aにおいて、メモリゲート電極MGの側壁上のサイドウォールスペーサSW1に自己整合して形成され、n型半導体領域8bは、メモリセル領域1Aにおいて、制御ゲート電極CGの側壁上のサイドウォールスペーサSW2に自己整合して形成される。また、n型半導体領域8cは、周辺回路領域1Bにおいて、ゲート電極GEの両側壁上のサイドウォールスペーサSWに自己整合して形成される。これにより、LDDlightlydopeddrain構造が形成される。n型半導体領域8aとn型半導体領域8bとn型半導体領域8cは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。このようにして、n-型半導体領域7aとそれよりも高不純物濃度のn型半導体領域8aとにより、メモリトランジスタのソース領域として機能するn型の半導体領域MSが形成され、n-型半導体領域7bとそれよりも高不純物濃度のn型半導体領域8bとにより、制御トランジスタのドレイン領域として機能するn型の半導体領域MDが形成される。また、n-型半導体領域7cとそれよりも高不純物濃度のn型半導体領域8cとにより、周辺回路領域1BのMISFETのソースドレイン領域として機能するn型の半導体領域が形成される。次に、ソースおよびドレイン用のn型の半導体領域n-型半導体領域7a,7b,7cおよびn型半導体領域8a,8b,8cなどに導入された不純物を活性化するための熱処理である活性化アニールを行う図7のステップS22。このようにして、メモリセル領域1Aに不揮発性メモリのメモリセルMCが形成され、周辺回路領域1BにMISFETが形成される。次に、半導体基板1の主面全面上に酸化シリコン膜をCVD法などにより形成する。それから、この酸化シリコン膜この酸化シリコン膜は金属シリサイド層21を形成すべきでないシリコン領域上に残されるをフォトリソグラフィ法およびエッチング法を用いて除去して、n型半導体領域8a,8b,8cの上面表面と制御ゲート電極CGの上面とメモリゲート電極MGの上面とゲート電極GEの上面の各シリコン面シリコン領域、シリコン膜を露出させる。それから、図29に示されるように、n型半導体領域8a,8b,8cの上面表面上とメモリゲート電極MGの上面サイドウォールスペーサSWで覆われていない部分上と制御ゲート電極CGの上面上とゲート電極GEの上面上とを含む半導体基板1の主面全面上に、制御ゲート電極CG、メモリゲート電極MG、ゲート電極GEおよびサイドウォールスペーサSWを覆うように、金属膜20を形成堆積する。金属膜20は、例えばコバルトCo膜、ニッケルNi膜、または、ニッケルプラチナ合金膜ニッケル白金合金膜などからなり、スパッタリング法などを用いて形成することができる。次に、半導体基板1に対して熱処理を施すことによって、n型半導体領域8a,8b,8c、制御ゲート電極CGのシリコン膜4b、メモリゲート電極MGのシリコン膜6bおよびゲート電極GEのシリコン膜4bの各上層部分表層部分を金属膜20と反応さる。これにより、図30に示されるように、n型半導体領域8a,8b,8c、制御ゲート電極CGのシリコン膜4b、メモリゲート電極MGのシリコン膜6bおよびゲート電極GEのシリコン膜4bの各上部上面、表面、上層部に、それぞれ金属シリサイド層21が形成される。金属シリサイド層21は、例えばコバルトシリサイド層金属膜20がコバルト膜の場合、ニッケルシリサイド層金属膜20がニッケル膜の場合、または、プラチナ添加ニッケルシリサイド層金属膜20がニッケルプラチナ合金膜の場合とすることができる。その後、未反応の金属膜20を除去する。図30にはこの段階の断面図が示されている。このように、いわゆるサリサイドSalicide:SelfAlignedSilicideプロセスを行うことによって、n型半導体領域8a,8b,8c、制御ゲート電極CG、メモリゲート電極MGおよびゲート電極GEの上部に金属シリサイド層21を形成し、それによって、ソース、ドレインや各ゲート電極CG,MG,GEの抵抗を低抵抗化することができる。次に、図32に示されるように、半導体基板1の主面全面上に、制御ゲート電極CG、メモリゲート電極MG、ゲート電極GEおよびサイドウォールスペーサSWを覆うように、絶縁膜として層間絶縁膜22を形成堆積する。層間絶縁膜22は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばCVD法などを用いて形成することができる。層間絶縁膜22の形成後、必要に応じてCMPChemicalMechanicalPolishing法などを用いて層間絶縁膜22の上面を平坦化する。次に、フォトリソグラフィ法を用いて層間絶縁膜22上に形成したフォトレジストパターン図示せずをエッチングマスクとして、層間絶縁膜22をドライエッチングすることにより、図32に示されるように、層間絶縁膜22にコンタクトホール開口部、貫通孔CNTを形成する。次に、コンタクトホールCNT内に、導電体部接続用導体部として、タングステンWなどからなる導電性のプラグPGを形成する。プラグPGを形成するには、例えば、コンタクトホールCNTの内部底部および側壁上を含む層間絶縁膜22上に、バリア導体膜例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールCNTを埋めるように形成し、層間絶縁膜22上の不要な主導体膜およびバリア導体膜をCMP法またはエッチバック法などによって除去することにより、プラグPGを形成することができる。なお、図面の簡略化のために、図32では、プラグPGを構成するバリア導体膜および主導体膜タングステン膜を一体化して示してある。コンタクトホールCNTおよびそれに埋め込まれたプラグPGは、n型半導体領域8a,8b,8c、制御ゲート電極CG、メモリゲート電極MG、ゲート電極GEの上部などに形成される。コンタクトホールCNTの底部では、半導体基板1の主面の一部、例えばn型半導体領域8a,8b,8cの表面上の金属シリサイド層21の一部、制御ゲート電極CGの表面上の金属シリサイド層21の一部、メモリゲート電極MGの表面上の金属シリサイド層21の一部、あるいはゲート電極GEの表面上の金属シリサイド層21の一部などが露出される。なお、図32の断面図においては、n型半導体領域8b,8cの表面上の金属シリサイド層21の一部がコンタクトホールCNTの底部で露出して、そのコンタクトホールCNTを埋めるプラグPGと電気的に接続された断面が示されている。次に、プラグPGが埋め込まれた層間絶縁膜22上に第1層目の配線である配線配線層M1を形成するが、この配線M1を、ダマシン技術ここではシングルダマシン技術を用いて形成する場合について説明する。まず、図33に示されるように、プラグPGが埋め込まれた層間絶縁膜22上に、絶縁膜24を形成する。絶縁膜24は、複数の絶縁膜の積層膜で形成することもできる。それから、フォトレジストパターン図示せずをエッチングマスクとしたドライエッチングによって絶縁膜24の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜24上にバリア導体膜例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを形成する。それから、CVD法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜銅めっき膜およびシード層とバリア導体膜をCMP法により除去して、配線溝に埋め込まれた銅を主導電材料とする第1層目の配線M1を形成する。図33では、図面の簡略化のために、配線M1は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。配線M1はプラグPGを介して、メモリトランジスタのソース領域半導体領域MS、制御トランジスタのドレイン領域半導体領域MD、周辺回路領域1BのMISFETのソースドレイン領域n型半導体領域8c、制御ゲート電極CG、メモリゲート電極MGあるいはゲート電極GEなどと電気的に接続される。その後、デュアルダマシン法などにより2層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線M1およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。以上のようにして、本実施の形態の半導体装置が製造される。次に、本実施の形態の主要な特徴と効果について、より詳細に説明する。本実施の形態の半導体装置の主要な特徴の一つは、上記図1、図2および図4にも示されるように、メモリゲート電極MGが、絶縁膜5に隣接する金属膜6aと、金属膜6a上に形成されかつ金属膜6aを介して絶縁膜5から離間するシリコン膜6bとを有していることである。具体的には、メモリゲート電極MGは、金属膜6aと金属膜6a上のシリコン膜6bとの積層膜により形成されており、絶縁膜5に接する部分のメモリゲート電極MGは金属膜6aで構成され、メモリゲート電極MGのシリコン膜6bは、絶縁膜5に接しておらず、金属膜6aを介して絶縁膜5から離間している。そして、本実施の形態の半導体装置の主要な特徴の他の一つは、金属膜6aの上端部に、金属酸化物部分17が形成されていることである。本実施の形態とは異なり、メモリゲート電極全体をポリシリコンで形成した場合には、メモリゲート電極の空乏化の影響が生じる懸念がある。このため、本実施の形態のように、メモリゲート電極をメタルゲート電極とすることで、メモリゲート電極の空乏化の問題を解決でき、半導体装置の性能電気的性能を向上させることができる。しかしながら、メモリゲート電極と制御ゲート電極とは、薄い絶縁膜絶縁膜5に相当する絶縁膜を介して近接しているため、メモリゲート電極をメタルゲート電極とした場合においても、信頼性向上のためには、メモリゲート電極と制御ゲート電極との間がショート短絡しにくい構造にすることが望ましい。そこで、本実施の形態では、メモリゲート電極をメタルゲート電極とするにあたって、金属膜6aと金属膜6a上のシリコン膜6bとの積層膜によりメモリゲート電極MGを形成するとともに、金属膜6aの上端部に金属酸化物部分17を形成している。この金属酸化物部分17は、金属膜6aの一部が酸化されることにより形成されている。本実施の形態とは異なり、金属膜6aの上端部に金属酸化物部分17が形成されていない場合には、金属膜6aの上端部が制御ゲート電極CGの上端部制御ゲート電極CGの上部の金属シリサイド層21bの端部に近接するため、金属膜6aの上端部が制御ゲート電極CGの上端部とショート短絡する懸念がある。しかしながら、本実施の形態のように金属膜6aの上端部に金属酸化物部分17を形成すれば、金属膜6aの上端部16aは制御ゲート電極CGの上端部制御ゲート電極CGの上部の金属シリサイド層21bの端部に近接せず、金属膜6aの上端部16aと制御ゲート電極CGの上端部との間には絶縁性の金属酸化物部分17が介在することになる。このため、金属膜6aの上端部が制御ゲート電極CGの上端部とショートするのを的確に防止することができる。また、メモリゲート電極MGを構成するシリコン膜6bは、絶縁膜5に隣接する金属膜6a上に形成されかつ金属膜6aを介して絶縁膜5から離間しているため、メモリゲート電極MGを構成するシリコン膜6bやその上の金属シリサイド層21aは、制御ゲート電極CGとショートしにくくなっている。つまり、メモリゲート電極MGのうち、最も制御ゲート電極CGとショートしやすい部分は、金属膜6aの上端部であったが、本実施の形態では、この金属膜6aの上端部を酸化して絶縁性の金属酸化物部分17に変えたことにより、メモリゲート電極と制御ゲート電極との間がショート短絡するのを的確に防止できる。これにより、半導体装置の信頼性を向上させることができる。また、本実施の形態とは異なり、メモリゲート電極全体を金属膜で形成するシリコン膜6bを用いないことも考えられるが、この場合、メモリゲート電極の上面全体が酸化されて金属酸化物部分が形成されることになり、メモリゲート電極にプラグPGを接続することが困難になる。それに対して、本実施の形態では、メモリゲート電極MGを、絶縁膜5に隣接する金属膜6aと、金属膜6a上に形成されかつ金属膜6aを介して絶縁膜5から離間するシリコン膜6bとの積層構造としており、金属膜6aの一部を酸化して形成した金属酸化物部分17は、メモリゲート電極MGを構成するシリコン膜6bの上部には形成されない。このため、メモリゲート電極MGにプラグPGを接続する場合には、シリコン膜6b上にコンタクトホールCNTおよびプラグPGを形成し、このプラグPGをシリコン膜6b上の金属シリサイド層21aに接続することができる。従って、金属酸化物部分17の形成が、メモリゲート電極MGへのプラグPGの接続を邪魔することが無くなる。また、本実施の形態では、ステップS19でサイドウォールスペーサSW用の絶縁膜15を形成する際に、金属膜6aの一部を酸化して形成した金属酸化物部分17を形成しているため、金属酸化物部分17の形成に伴う製造工程数の増加を抑制することができる。また、制御ゲート電極の上部に金属シリサイド層を形成すると、メモリゲート電極と制御ゲート電極との間にショート短絡が生じやすくなる。このため、本実施の形態および以下の実施の形態2,4は、制御ゲート電極CGの上部に金属シリサイド層21bを形成する場合に適用すれば、その効果は極めて大きい。また、上記図4のように、絶縁膜5が最上層に絶縁膜5dを含んでいる場合には、次のような効果も得ることができる。すなわち、本実施の形態では、絶縁膜5が最上層に絶縁膜5dを含み、この絶縁膜5dに接してメモリゲート電極MGを形成しており、この絶縁膜5dは、フェルミレベルピニングを生じ得る絶縁膜としている。このため、絶縁膜5dとメモリゲート電極MGとの間の界面でフェルミレベルピニングが起きることで、絶縁膜5dが無い場合図1の場合に比べて、フェルミレベルを低い位置低いエネルギー位置に固定することができる。このため、メモリゲート電極MGと半導体基板1p型ウエルPW1との間の電位差の絶対値を小さくする作用を得ることができる。この作用により、図4の場合は、窒化シリコン膜5b中に蓄積保持されているホール正孔が半導体基板1p型ウエルPW1側に不必要に抜けてしまう現象や、半導体基板1p型ウエルPW1側から窒化シリコン膜5b中に電子が不必要に注入されてしまう現象を抑制することができる。これにより、不揮発性メモリのデータすなわち不揮発性メモリの記憶情報の保持特性を向上することができ、不揮発性メモリを有する半導体装置の性能電気的性能を向上させることができる。また、絶縁膜5dの誘電率を高くしたことで、絶縁膜5dを追加しても、絶縁膜5dを形成していない場合図1に対応と比べて、メモリゲート電極MGと半導体基板1p型ウエルPW1との間に介在する絶縁膜5の実効膜厚等価酸化膜厚の増加を抑制することができる。このため、絶縁膜5dを追加しても、書込み動作時や消去動作時にメモリゲート電極MGと半導体基板1p型ウエルPW1との間に介在する絶縁膜5に生じる電界の低下を抑制または防止できるため、書込み速度や消去速度の低下を防止できる。このため、絶縁膜5dは、フェルミレベルピニングを生じ得ることと、誘電率が高いことの両方の観点から選択することが必要であり、この観点から、絶縁膜5dは、Hfハフニウム,Zrジルコニウム,Alアルミニウム,Taタンタル,Laランタンのうちの少なくとも1種を含む金属化合物により形成する。絶縁膜5dとして特に好適な材料膜を具体的に挙げると、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜である。また、本実施の形態の半導体装置の主要な特徴の更に他の一つは、制御ゲート電極CGをメタルゲート電極としていることである。すなわち、制御ゲート電極CGは、ゲート絶縁膜ここでは絶縁膜3上に形成された金属膜4aを有している。制御ゲート電極をポリシリコンゲート電極とした場合には、制御ゲート電極が空乏化して駆動力が低下する懸念があるが、本実施の形態のように制御ゲート電極CGをメタルゲート電極とすることにより、制御ゲート電極CGの空乏化の問題を解決でき、駆動力を向上することができる。このため、半導体装置の性能電気的性能を向上させることができる。また、不揮発性メモリの性能電気的性能の向上のためには、制御トランジスタの高速化が重要であるが、制御ゲート電極CGをメタルゲート電極としたことにより、制御ゲート電極CGを低抵抗化でき、駆動力も上がるので、制御トランジスタの高速化を図ることができる。これにより、不揮発性メモリを有する半導体装置の性能電気的性能を向上させることができる。また、メタルゲート電極を用いた場合、ポリシリコンゲート電極を用いた場合に比べて、MISFETのしきい値電圧の絶対値が大きくなる。しきい値電圧は、チャネル領域の不純物濃度にも依存しているため、メタルゲート電極を用いた場合とポリシリコンゲート電極を用いた場合とでMISFETのしきい値電圧を同じにしようとすると、ポリシリコンゲート電極を用いた場合よりもメタルゲート電極を用いた場合の方が、チャネル領域の不純物濃度を低くすることができる。このため、制御ゲート電極CGにメタルゲート電極を用いた場合とポリシリコンゲート電極を用いた場合とで、しきい値電圧を同じにしたときには、制御ゲート電極CGにメタルゲート電極を用いた場合の方が、ポリシリコンゲート電極を用いた場合よりも、制御トランジスタのチャネル領域の不純物濃度を低くすることができる。制御トランジスタのチャネル領域とは、制御ゲート電極CGの下方に形成されるチャネル領域のことであり、具体的には、p型ウエルPW1半導体基板1において、制御ゲート電極CGの下部の絶縁膜3の下方に形成されるチャネル領域に対応している。つまり、本実施の形態では、制御ゲート電極CGをメタルゲート電極としたことにより、制御ゲート電極をポリシリコンゲート電極とした場合に比べて、制御トランジスタのチャネル領域の不純物濃度を低くすることが可能になる。本実施の形態では、制御トランジスタのチャネル領域の不純物濃度は、1×1017/cm3以下とすることが、より好ましい。制御トランジスタのチャネル領域をこのような低不純物濃度にする理由は、次のようなものである。すなわち、不揮発性メモリの高容量化や小型化のためには、不揮発性メモリのセルサイズを小さくすることが有効であるが、そのためには、制御ゲート電極のゲート長を小さくすることが望ましい。しかしながら、制御ゲート電極のゲート長を小さくすると、それに伴うしきい値電圧の低下を補うために、制御トランジスタのチャネル領域の不純物濃度を高くする必要が生じる。しかしながら、制御ゲート電極のゲート長を小さくしたときに制御トランジスタのチャネル領域の不純物濃度を高くしてしまうと、図34に示されるリーク電流31が増大する可能性がある。ここで、図34は、リーク電流31を説明するための説明図であり、上記図1と同じ断面図が示されている。図34において、点線で囲まれた領域32は、絶縁膜5にホール正孔が蓄積されたときに、この絶縁膜5に蓄積されたホールによって反転層この反転層はn型領域として振る舞うが形成される基板領域Si基板領域に対応しており、この反転層すなわち領域32はメモリゲート電極MGの下の絶縁膜5の直下に形成される。絶縁膜5にホール正孔が蓄積されて領域32に反転層が形成されると、図34において符号31を付した矢印で示される経路でリーク電流が流れるこのリーク電流をリーク電流31と称する。すなわち、n型半導体領域8aから、n-型半導体領域7a、反転層領域32に形成される反転層、制御トランジスタのチャネル領域図34において一点鎖線で囲まれた領域33に対応、ハロー領域HAおよびp型ウエルPW1を経由して、半導体基板1にリーク電流31が流れる。このリーク電流31は、制御トランジスタのチャネル領域の不純物濃度が高くなるほど、流れやすくなるすなわちリーク電流31が増大する。これは、制御トランジスタのチャネル領域図34において一点鎖線で囲まれた領域33に対応において、不純物濃度が高くなるほど、電界が強くなってリーク電流31が流れやすくなるためである。このように、制御ゲート電極CGのゲート長を小さくしたときに制御トランジスタのチャネル領域の不純物濃度を高くしてしまうと、リーク電流31が増大する可能性がある。しかしながら、本実施の形態では、制御ゲート電極CGにメタルゲート電極を用いていることで制御トランジスタのしきい値電圧の絶対値を大きくすることができるため、制御ゲート電極CGのゲート長を小さくしても制御トランジスタのチャネル領域の不純物濃度を低下させなくとも済む。つまり、制御ゲート電極のゲート長を小さくしても、それに伴うしきい値電圧の低下は、制御トランジスタのチャネル領域の不純物濃度を高めることではなく、制御ゲート電極CGにメタルゲート電極を適用することで、補うことができる。このため、本実施の形態では、制御ゲート電極CGにメタルゲート電極を適用したことに伴い、制御トランジスタのチャネル領域の不純物濃度を低くすることが可能になるため、リーク電流31を抑制することができ、不揮発性メモリを有する半導体装置の信頼性を向上することができる。また、データの保持特性を向上させることもでき、不揮発性メモリを有する半導体装置の性能電気的性能を向上させることができる。また、不揮発性メモリのメモリセル間の特性のばらつきを抑制または防止することもできる。また、制御ゲート電極CGのゲート長を小さくした場合、特に制御ゲート電極CGのゲート長を80nm以下にした場合に、リーク電流31が大きくなりやすいため、本実施の形態および以下の実施の形態3,4,5は、制御ゲート電極CGのゲート長を80nm以下にした場合に適用すれば、効果が大きい。また、制御トランジスタのチャネル領域の不純物濃度を低くすることによってリーク電流31を抑制できるが、その効果は制御トランジスタのチャネル領域の不純物濃度が1×1017/cm3以下の場合に大きくなる。このため、本実施の形態および以下の実施の形態3,4,5では、制御トランジスタのチャネル領域の不純物濃度は、1×1017/cm3以下とすることが、より好ましい。また、本実施の形態では、制御ゲート電極CGをメタルゲート電極としているが、制御トランジスタのゲート絶縁膜ここでは絶縁膜3を上述のように高誘電率ゲート絶縁膜とすることが、より好ましい。不揮発性メモリのセルサイズの縮小に伴い、制御トランジスタの薄膜化が進み、薄い酸化シリコン膜をゲート絶縁膜として使用すると、制御トランジスタのチャネルを流れる電子が酸化シリコンのゲート絶縁膜によって形成される障壁をトンネルして制御ゲート電極に流れる、いわゆるトンネル電流が発生してしまう懸念がある。しかしながら、制御トランジスタのゲート絶縁膜ここでは絶縁膜3を高誘電率ゲート絶縁膜とすることにより、容量を同じにしても物理的膜厚を増加させることができるため、制御トランジスタのゲート絶縁膜をトンネルして制御ゲート電極CGに流れるリーク電流を低減することができる。このため、不揮発性メモリを有する半導体装置の信頼性を更に向上させることができる。また、制御トランジスタのゲート絶縁膜ここでは絶縁膜3を高誘電率ゲート絶縁膜とすることにより、制御トランジスタのしきい値電圧の絶対値の増大を図ることができるため、上述のように制御トランジスタのチャネル領域の不純物濃度を更に低くすることが可能となり、リーク電流31を更に抑制できるようになる。このため、不揮発性メモリを有する半導体装置の信頼性を更に向上させることができる。実施の形態2図35は、本実施の形態2の半導体装置の要部断面図であり、上記実施の形態1の上記図1に対応するものである。本実施の形態の半導体装置も、不揮発性メモリを備えた半導体装置であり、図35には、不揮発性メモリのメモリセル領域の要部断面図が示されている。本実施の形態の半導体装置が、上記実施の形態1の半導体装置と相違しているのは、制御トランジスタの制御ゲート電極CGおよびゲート絶縁膜である。すなわち、上記実施の形態1では、制御ゲート電極CGは、金属膜4aと金属膜4a上のシリコン膜4bとにより形成されていたが、本実施の形態では、制御ゲート電極CGは、金属膜4aを有しておらず、シリコン膜4bの単体膜により形成されている。シリコン膜4bの上部に金属シリサイド層21bが形成されている点は、本実施の形態と上記実施の形態1とで同様である。すなわち、上記実施の形態1では、制御ゲート電極CGはメタルゲート電極であったが、本実施の形態では、制御ゲート電極CGはポリシリコンゲート電極ポリシリコンからなるゲート電極である。また、上記実施の形態1では、制御トランジスタのゲート絶縁膜は、高誘電率膜である絶縁膜3で形成されているか、あるいは界面層3aと絶縁膜3との積層構造積層膜で形成されていたが、本実施の形態では、制御トランジスタのゲート絶縁膜は、酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜3bにより形成されている。すなわち、本実施の形態では、シリコン膜4bからなる制御ゲート電極CGと半導体基板1p型ウエルPW1との間に、酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜3bが形成されており、この絶縁膜3bすなわち制御ゲート電極CGの下の絶縁膜3が、制御トランジスタのゲート絶縁膜として機能する。また、本実施の形態では、制御ゲート電極CGをポリシリコンゲート電極とし、制御トランジスタのゲート絶縁膜を酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜3bとしたことに伴い、側壁絶縁膜13aの形成を省略している。本実施の形態の半導体装置の他の構成は、上記実施の形態1と基本的には同じであるので、ここではその説明は省略する。次に、本実施の形態の半導体装置の製造工程について説明する。以下では、上記実施の形態1の製造工程との相違点を主として説明する。図36および図37は、本実施の形態の半導体装置の製造工程中の要部断面図である。図36および図37には、上記実施の形態1の上記図8~図15および図18~図33の断面に対応する断面が示されている。本実施の形態の半導体装置を製造するには、上記実施の形態1と同様にして上記ステップS1,S2,S3を行った後、図36に示されるように、希釈フッ酸洗浄などによって半導体基板1p型ウエルPW1,PW2の表面を清浄化してから、半導体基板1の主面p型ウエルPW1,PW2の表面に、ゲート絶縁膜用の絶縁膜3bを形成する。この絶縁膜3bは、薄い酸化シリコン膜または酸窒化シリコン膜により形成することができる。絶縁膜3bの膜厚形成膜厚は、例えば2~3nm程度とすることができる。つまり、上記実施の形態1のステップS4で界面層3aおよび絶縁膜3の形成工程を行う代わりに、本実施の形態では、絶縁膜3bの形成工程を行うのである。それから、本実施の形態では、上記金属膜4aを形成することなく、図36に示されるように、半導体基板1の主面主面全面上に、すなわち絶縁膜3b上に、ゲート電極用のシリコン膜4bを形成堆積する。すなわち、上記実施の形態1のステップS5,S6で金属膜4aおよびシリコン膜4bの積層膜4を形成する代わりに、本実施の形態では、シリコン膜4bの単体膜を形成するのである。それから、メモリセル領域1Aのシリコン膜4bをエッチング好ましくはドライエッチングによりパターニングして、シリコン膜4bからなる制御ゲート電極CGを形成する。すなわち、上記実施の形態1のステップS7で金属膜4aおよびシリコン膜4bの積層膜4をパターニングして制御ゲート電極CGを形成する代わりに、本実施の形態では、シリコン膜4bをパターニングして制御ゲート電極CGを形成するのである。また、本実施の形態では、制御ゲート電極CGをポリシリコンゲート電極とし、制御トランジスタのゲート絶縁膜を酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜3bとしたことに伴い、上記ステップS8の側壁絶縁膜13a形成工程を省略する。以降の工程は、基本的には上記実施の形態1と同様であるので、ここではその説明は省略する。本実施の形態では、制御トランジスタについては、ゲート絶縁膜と制御ゲート電極CGの構成が、上記実施の形態1と相違している。本実施の形態では、制御ゲート電極CGはポリシリコンゲート電極であり、制御トランジスタのゲート絶縁膜は酸化シリコン膜または酸窒化シリコン膜であるため、上記実施の形態1で制御ゲート電極CGをメタルゲート電極としたことや、制御トランジスタのゲート絶縁膜を高誘電率ゲート絶縁膜としたことに付随する効果については、本実施の形態では得られない。しかしながら、本実施の形態では、メモリトランジスタの構造は上記実施の形態1と同様である。このため、上記実施の形態1でメモリトランジスタの構成メモリゲート電極MGの構成、金属酸化物部分17の形成、絶縁膜5の構成に付随した効果は、本実施の形態でも得ることができるその効果の繰り返しの説明はここでは省略する。実施の形態3図38は、本実施の形態3の半導体装置の要部断面図であり、上記実施の形態1の上記図1に対応するものである。本実施の形態の半導体装置も、不揮発性メモリを備えた半導体装置であり、図38には、不揮発性メモリのメモリセル領域の要部断面図が示されている。本実施の形態の半導体装置が、上記実施の形態1の半導体装置と相違しているのは、メモリトランジスタのメモリゲート電極MGである。すなわち、上記実施の形態1では、メモリゲート電極MGは、金属膜6aと金属膜6a上のシリコン膜6bとにより形成されていたが、本実施の形態では、メモリゲート電極MGは、金属膜6aを有しておらず、シリコン膜6bの単体膜により形成されている。メモリゲート電極MGが金属膜6aを有していないことに付随して、金属酸化物部分17も形成されていない。また、本実施の形態では、メモリゲート電極MGはシリコン膜6bの単体膜からなるが、そのシリコン膜6bの上部には金属シリサイド層21が形成されている。すなわち、上記実施の形態1では、メモリゲート電極MGはメタルゲート電極であったが、本実施の形態では、メモリゲート電極MGはポリシリコンゲート電極ポリシリコンからなるゲート電極である。また、本実施の形態では、メモリゲート電極MGをポリシリコンゲート電極としたことに伴い、金属酸化物部分17が形成されていないが、側壁絶縁膜14a,14bの形成を省略することも可能であり、図38には、側壁絶縁膜14a,14bの形成を省略した場合が示されている。但し、n-型半導体領域7a,7bを形成するイオン注入工程上記ステップS17に対応で、オフセットスペーサが必要な場合には、上記実施の形態1と同様に、本実施の形態でも、側壁絶縁膜14a,14bを形成することもできる。また、図38には、制御ゲート電極CGの側壁11b上の側壁絶縁膜13aが除去されなかった場合が示されている。本実施の形態の半導体装置の他の構成は、上記実施の形態1と基本的には同じであるので、ここではその説明は省略する。次に、本実施の形態の半導体装置の製造工程について説明する。以下では、上記実施の形態1の製造工程との相違点を主として説明する。図39および図40は、本実施の形態の半導体装置の製造工程中の要部断面図である。図39および図40には、上記実施の形態1の上記図8~図15および図18~図33の断面に対応する断面が示されている。本実施の形態の半導体装置を製造するには、まず、上記実施の形態1と同様にして上記ステップS9までの工程を行って上記図15の構造を得る。それから、上記金属膜6aを形成することなく、図39に示されるように、半導体基板1の主面主面全面上に、すなわち絶縁膜5上に、メモリセル領域1Aにおいては制御ゲート電極CGを覆うように、周辺回路領域1Bにおいては積層膜4を覆うように、メモリゲート電極形成用のシリコン膜6bを形成堆積する。すなわち、上記実施の形態1のステップS10,S11で金属膜6aおよびシリコン膜6bの積層膜6を形成する代わりに、本実施の形態では、シリコン膜6bの単体膜を形成するのである。それから、異方性エッチング技術によりシリコン膜6bをエッチバックエッチング、ドライエッチング、異方性エッチングして、シリコン膜6bからなるメモリゲート電極MGを形成する。すなわち、上記実施の形態1のステップS12で金属膜6aおよびシリコン膜6bの積層膜6をエッチバックしてメモリゲート電極MGを形成する代わりに、本実施の形態では、シリコン膜6bをエッチバックしてメモリゲート電極MGを形成するのである。シリコン膜6bをエッチバックしてメモリゲート電極MGを形成する際に、積層膜スペーサSP1,SP2も形成されるが、上記実施の形態1では、積層膜スペーサSP1,SP2は金属膜6aおよびシリコン膜6bの積層膜6で形成されるが、本実施の形態では、積層膜スペーサSP1,SP2はシリコン膜6bからなる。以降の工程は、基本的には上記実施の形態1と同様であるので、ここではその説明は省略する。但し、本実施の形態では、メモリゲート電極MGをポリシリコンゲート電極としたことに伴い、上記ステップS19で絶縁膜15を形成する際に、上記金属酸化物部分17は形成されない。また、ステップS16の側壁絶縁膜14形成工程を省略することもできる。本実施の形態では、メモリトランジスタについては、メモリゲート電極MGの構成が、上記実施の形態1と相違している。本実施の形態では、メモリゲート電極MGはポリシリコンゲート電極であるため、上記実施の形態1でメモリゲート電極MGをメタルゲート電極としたことや、上記金属酸化物部分17を形成したことに付随する効果については、本実施の形態では得られない。しかしながら、本実施の形態では、制御トランジスタの構造は上記実施の形態1と同様である。このため、上記実施の形態1で制御トランジスタの構成制御ゲート電極CGの構成、制御トランジスタのゲート絶縁膜の構成に付随した効果は、本実施の形態でも得ることができるその効果の繰り返しの説明はここでは省略する。実施の形態4図41は、本実施の形態4の半導体装置の要部断面図であり、上記実施の形態1の上記図1に対応するものである。本実施の形態の半導体装置も、不揮発性メモリを備えた半導体装置であり、図41には、不揮発性メモリのメモリセル領域の要部断面図が示されている。本実施の形態の半導体装置が、上記実施の形態1の半導体装置と相違しているのは、上記実施の形態1では、メモリゲート電極MGを構成する金属膜6aの上端部16aに金属酸化物部分17が形成されていたのに対して、本実施の形態では、メモリゲート電極MGを構成する金属膜6aの上端部16aに金属酸化物部分17が形成され、金属膜6aの側方端部16bに金属酸化物部分17aが形成されている。また、本実施の形態では、制御ゲート電極CGを構成する金属膜4aの端部特に制御ゲート電極CGのゲート長方向の両端部に金属酸化物部分18が形成されている。また、上記実施の形態1で形成していた側壁絶縁膜13a,14a,14bについては、本実施の形態では形成していない。本実施の形態の半導体装置の他の構成は、上記実施の形態1と基本的には同じであるので、ここではその説明は省略する。金属酸化物部分17a,18について具体的に説明する。なお、金属酸化物部分17については、上記実施の形態1と同様であるので、ここではその説明は省略する。メモリゲート電極MGを構成する金属膜6aの側方端部16b側には、絶縁性を有する金属酸化物部分17aが形成されている。金属酸化物部分17aは、金属膜6aの一部が酸化することで形成されたものであり、金属膜6aの側方端部16bは金属酸化物部分17に隣接している接している。すなわち、金属膜6aの側方端部16bに隣接して金属酸化物部分17aが、金属膜6aに連続して形成された状態となっている。このため、金属膜6aの側方端部が酸化されて、金属膜6aの側方端部に金属酸化物部分17aが形成されていると言うこともできる。メモリゲート電極MGの側壁上にはサイドウォールスペーサSW1が形成されているため、金属酸化物部分17aは、金属膜6aの側方端部16bとサイドウォールスペーサSW1との間に形成された状態になっている。金属酸化物部分17aは、金属膜6aの一部が酸化することで形成されているため、金属酸化物部分17aを構成する金属元素と、金属膜6aを構成する金属元素とは同じである。すなわち、金属酸化物部分17aを構成する金属元素と、金属酸化物部分17を構成する金属元素と、金属膜6aを構成する金属元素とは同じである。例えば、金属膜6aがアルミニウムAl膜である場合には、金属酸化物部分17と金属酸化物部分17aとは、酸化アルミニウムからなる。また、金属膜6aの側方端部が酸化されて金属酸化物部分17aが形成されているため、金属酸化物部分17aの少なくとも一部は、メモリゲート電極MGを構成するシリコン膜6bの下方に位置している。すなわち、金属酸化物部分17aの少なくとも一部は、メモリゲート電極MGを構成するシリコン膜6bと絶縁膜5との間に位置している。具体的には、金属酸化物部分17aは、メモリゲート電極MGを構成するシリコン膜6bと絶縁膜5とで上下に挟まれ、また、金属膜6aとサイドウォールスペーサSW1とで横方向ゲート長方向に挟まれているため、金属酸化物部分17aは、メモリゲート電極MGを構成するシリコン膜6bと、絶縁膜5と、金属膜6aと、サイドウォールスペーサSW1とで、囲まれた状態となっている。また、制御ゲート電極CGを構成する金属膜4aの端部特に制御ゲート電極CGのゲート長方向の両端部には、絶縁性を有する金属酸化物部分18が形成されている。金属酸化物部分18は、金属膜4aの一部が酸化することで形成されたものであり、金属膜4aの端部特に制御ゲート電極CGのゲート長方向の両端部は金属酸化物部分18に隣接している接している。このため、制御ゲート電極CGを構成する金属膜4aの端部特に制御ゲート電極CGのゲート長方向の両端部が酸化されて、制御ゲート電極CGを構成する金属膜4aの端部特に制御ゲート電極CGのゲート長方向の両端部に金属酸化物部分18が形成されていると言うこともできる。金属酸化物部分18は、金属膜4aの一部が酸化することで形成されているため、金属酸化物部分18を構成する金属元素と、金属膜4aを構成する金属元素とは同じである。例えば、金属膜4aがアルミニウムAl膜である場合には、金属酸化物部分18は、酸化アルミニウムからなる。また、制御ゲート電極CGを構成する金属膜4aの端部が酸化されて金属酸化物部分18が形成されているため、金属酸化物部分18の少なくとも一部は、制御ゲート電極CGを構成するシリコン膜4bの下方に位置している。すなわち、金属酸化物部分18の少なくとも一部は、制御ゲート電極CGを構成するシリコン膜4bと絶縁膜3との間に位置している。具体的には、金属酸化物部分18は、制御ゲート電極CGを構成するシリコン膜4bと絶縁膜3とで上下に挟まれ、また、制御ゲート電極CGを構成する金属膜4aとサイドウォールスペーサSW2または絶縁膜5とで横方向ゲート長方向に挟まれているため、金属酸化物部分18は、制御ゲート電極CGを構成するシリコン膜4bと、絶縁膜5と、金属膜4aと、サイドウォールスペーサSW2または絶縁膜5とで、囲まれた状態となっている。次に、本実施の形態の半導体装置の製造工程について説明する。以下では、上記実施の形態1の製造工程との相違点を主として説明する。図42~図52は、本実施の形態の半導体装置の製造工程中の要部断面図である。このうち、図42、図44、図46、図47、図49および図51には、上記実施の形態1の上記図8~図15および図18~図33の断面に対応する断面が示されている。また、図43は図42の部分拡大断面図であり、図45は図44の部分拡大断面図であり、図48は図47の部分拡大断面図であり、図50は図49の部分拡大断面図であり、図52は図51の部分拡大断面図である。本実施の形態の半導体装置を製造するには、上記実施の形態1と同様にして上記ステップS7までの工程を行って、上記図12と同様の図42および図43の構造を得る。それから、本実施の形態では、上記ステップS8の側壁絶縁膜13a形成工程を行うことなく、上記ステップS9の絶縁膜5形成工程を行って、図44および図45の構造を得る。なお、図45は、酸化シリコン膜5aと酸化シリコン膜5a上の窒化シリコン膜5bと窒化シリコン膜5b上の酸化シリコン膜5cとの積層膜として絶縁膜5を形成する場合が示されているが、変形例として、酸化シリコン膜5aと酸化シリコン膜5a上の窒化シリコン膜5bと窒化シリコン膜5b上の酸化シリコン膜5cと酸化シリコン膜5c上の上記絶縁膜5dとの積層膜として絶縁膜5を形成することもできる。本実施の形態では、図44および図45に示されるように、絶縁膜5を形成する際に、制御ゲート電極CGの側壁に側壁絶縁膜13aは形成されておらず、半導体基板1の主面表面上と制御ゲート電極CGの表面上面および側面上に絶縁膜5が形成される。また、周辺回路領域1Bでは、積層膜4の表面上面および側面上に絶縁膜5が形成される。上記実施の形態1と大きく相違しているのは、絶縁膜5の最下層の酸化シリコン膜5aを形成する際に、制御ゲート電極CGを構成していた金属膜4aの端部特に制御ゲート電極CGのゲート長方向の両端部が酸化されて、絶縁性を有する金属酸化物部分18が形成されることである。本実施の形態では、絶縁膜5を形成する直前の段階で、制御ゲート電極CGの側壁に側壁絶縁膜13aは形成されておらず、制御ゲート電極CGを構成する金属膜4aの端部特に制御ゲート電極CGのゲート長方向の両端部は露出している。このため、絶縁膜5の最下層の酸化シリコン膜5aを形成する際に、制御ゲート電極CGを構成していた金属膜4aの端部特に制御ゲート電極CGのゲート長方向の両端部を酸化して、金属酸化物部分18を形成することができる。この際、周辺回路領域1Bにおいても、金属膜4aの端部が露出している場所では、同様に金属酸化物部分18が形成される。ただし、周辺回路領域1Bにおいて形成される金属酸化物部分18は、その後のステップS15におけるゲート電極GEを形成する工程で除去される。また、酸化シリコン膜5aの成膜時に制御ゲート電極CGの金属膜4aの端部特に制御ゲート電極CGのゲート長方向の両端部を酸化して金属酸化物部分18を形成するため、酸化シリコン膜5aは、金属膜4aの露出部を酸化できるような条件で成膜することが好ましい。ISSGInSituSteamGeneration酸化は、酸化性が強いため、ISSG酸化で酸化シリコン膜5aを形成すると、その成膜に際して金属膜4aの露出部を酸化させるのに好適である。このため、本実施の形態では、ISSG酸化で酸化シリコン膜5aを形成することが好ましい。また、酸化シリコン膜5aの成膜時に金属膜4aの一部を酸化して金属酸化物部分18を形成する際に、シリコン膜4bの露出部が若干酸化する場合もあり得るが、この際にシリコン膜4bよりも金属膜4aの方が酸化されやすいように、金属膜4aの材料や酸化シリコン膜5aの成膜条件を選択しておく。絶縁膜5を形成した後、ステップS15でゲート電極GEを形成するまでの工程は、上記実施の形態1と基本的には同じである。すなわち、上記実施の形態1と同様に上記ステップS10,S11,S12,S13,S14,S15を行って、上記図22に対応する図46の構造を得る。それから、本実施の形態では、上記ステップS16の側壁絶縁膜14形成工程を行うことなく、上記ステップS17n-型半導体領域7a,7b,7c形成工程およびステップS18ハロー領域HA形成工程を行って、上記図25に対応する図47の構造を得る。なお、図48は、図47の部分拡大断面図である。本実施の形態では、ステップS17n-型半導体領域7a,7b,7c形成工程およびステップS18ハロー領域HA形成工程は、制御ゲート電極CG、メモリゲート電極MGおよびゲート電極GEの側壁に側壁絶縁膜14が形成されていない状態で行われるが、それ以外については、上記実施の形態1のステップS17,S18と基本的には同じである。それから、本実施の形態では、ステップS19の絶縁膜15形成工程を行って、上記図26に対応する図49の構造を得る。なお、図50は、図49の部分拡大断面図である。本実施の形態でも、ステップS19で絶縁膜15を形成する際に、メモリゲート電極MGを構成していた金属膜6aの露出部を酸化させる。具体的には、上述のように絶縁膜15は、酸化シリコン膜の単体膜か、あるいは最下層が酸化シリコン膜である積層膜であり、その酸化シリコン膜を形成する際に、メモリゲート電極MGを構成する金属膜6aの露出部を酸化させる。上記実施の形態1と相違しているのは、本実施の形態では、絶縁膜15を形成する直前の段階で、メモリゲート電極MGの側壁に上記側壁絶縁膜1414aは形成されておらず、メモリゲート電極MGを構成する金属膜6aの上端部だけでなく、金属膜6aの側方端部16bも露出していることである。このため、ステップS19で絶縁膜15を形成する際に、本実施の形態でも上記実施の形態1と同様に、メモリゲート電極MGを構成していた金属膜6aの上端部16aが酸化されて、絶縁性を有する金属酸化物部分17が形成されるとともに、上記実施の形態1とは異なり、メモリゲート電極MGを構成していた金属膜6aの側方端部16bが酸化されて、絶縁性を有する金属酸化物部分17aが形成される。金属酸化物部分17と金属酸化物部分17aとは、金属膜6aの一部が酸化することで形成されたため、金属酸化物部分17,17aを構成する金属元素と、金属膜6aを構成する金属元素とは同じである。また、上記ステップS16の側壁絶縁膜14形成工程を行っていないため、ゲート電極GEの側壁にも側壁絶縁膜1414cが形成されておらず、絶縁膜15を形成する直前の段階で、ゲート電極GEを構成する金属膜4aの端部側面も露出している。このため、本実施の形態では、ステップS19で絶縁膜15を形成する際に、メモリゲート電極MGを構成していた金属膜6aの露出部上端部および側方端部が酸化して金属酸化物部分17,17aが形成されるだけでなく、ゲート電極GEを構成していた金属膜4aの端部側面が酸化されて、絶縁性を有する金属酸化物部分19が形成される。この金属酸化物部分19は、ゲート電極GEを構成していた金属膜4aの端部特にゲート電極GEのゲート長方向の両端部に形成され、金属酸化物部分19を構成する金属元素と、金属膜4aを構成する金属元素とは同じである。また、絶縁膜15の成膜時に金属膜4a,6aの一部を酸化して金属酸化物部分17,17a,19を形成する際に、シリコン膜4b,6bの露出部が若干酸化する場合もあり得るが、この際にシリコン膜4b,6bよりも金属膜4a,6aの方が酸化されやすいように、金属膜4a,6aの材料や絶縁膜15の成膜条件を選択しておく。以降の工程は、上記実施の形態1と基本的には同じである。すなわち、本実施の形態においても、上記実施の形態1と同様にステップS20の絶縁膜15の異方性エッチングエッチバック工程を行ってサイドウォールスペーサSWを形成して、上記図27に対応する図51の構造を得る。なお、図52は、図51の部分拡大断面図である。その後、上記実施の形態1と同様に、上記ステップS21n型半導体領域8a,8b,8c形成工程およびそれ以降の工程を行うが、ここではその繰り返しの説明は省略する。本実施の形態では、上記実施の形態1の効果に加えて、更に次のような効果を得ることができる。すなわち、制御ゲート電極CGを構成する金属膜4aの端部特に制御ゲート電極CGのゲート長方向の両端部に金属酸化物部分18が形成されているため、この金属酸化物部分18の分、制御ゲート電極CGの実効的なゲート長Leffを短くすることができる。このため、オン電流を増大させることができるため、駆動力を向上させることができる。従って、不揮発性メモリを有する半導体装置の性能電気的性能を更に向上させることができる。また、メモリゲート電極MGを構成する金属膜6aの側方端部16bに金属酸化物部分17aが形成されているため、上記側壁絶縁膜14aのようなオフセットスペーサがなくとも、n-型半導体領域7aを形成するイオン注入工程で不純物が注入される領域の端部起点を、メモリゲート電極MGを構成する金属膜6aの側方端部16bから、金属酸化物部分17aの分、離間させることができる。このため、リーク電流を低減し、短チャネル特性を向上させることができる。また、上記側壁絶縁膜14aのようなオフセットスペーサが不要となるため、メモリセルのセルサイズゲート長方向におけるセルサイズを縮小することが可能となり、半導体装置の小型化小面積化を図ることができる。また、上記実施の形態2において、メモリゲート電極MGの金属膜6aに対して金属酸化物部分17,17aを形成することもでき、また、上記実施の形態3において、制御ゲート電極CGの金属膜4aに対して金属酸化物部分18を形成することもできる。実施の形態5本実施の形態においては、上記実施の形態3の不揮発性メモリの制御ゲート電極CGを金属膜4aとシリコン膜4bと絶縁膜との積層膜で形成する場合について説明する。図53は、本実施の形態5の半導体装置の要部断面図であり、上記実施の形態1の上記図1や上記実施の形態3の上記図38に対応するものである。本実施の形態の半導体装置も、不揮発性メモリを備えた半導体装置であり、図53には、不揮発性メモリのメモリセル領域の要部断面図が示されている。図53に示されるように、本実施の形態における不揮発性メモリのメモリセルは、制御ゲート電極CGが、金属膜4aとシリコン膜4bと絶縁膜41との積層膜積層パターン、積層構造で構成されている。より具体的には、制御ゲート電極CGが、金属膜4aと金属膜4a上のシリコン膜4bとシリコン膜4b上の絶縁膜41aと絶縁膜41a上の絶縁膜41bとの積層膜積層膜パターンで構成されている。絶縁膜41は、シリコン膜4b上の絶縁膜41aと絶縁膜41a上の絶縁膜41bとで構成されており、絶縁膜41aは、絶縁膜41bより薄く形成されている。絶縁膜41aは、好ましくは酸化シリコン膜からなり、絶縁膜41bは、好ましくは窒化シリコン膜からなる。本実施の形態においては、メモリセルの制御ゲート電極CGの上部に絶縁膜41ここでは絶縁膜41a,41bが形成されているため、メモリセルの制御ゲート電極CG上には、金属シリサイド層21は形成されていない。すなわち、上記実施の形態3において金属膜4aと金属膜4a上のシリコン膜4bとシリコン膜4bの上部の金属シリサイド層2121bによって形成されていた制御ゲート電極CGを、金属膜4aと金属膜4a上のシリコン膜4bとシリコン膜4b上の絶縁膜41との積層膜によって形成された制御ゲート電極CGに置き換えたものが、本実施の形態の半導体装置に相当している。本実施の形態のメモリセルの他の構成は、上記実施の形態3と同様であるので、ここではその説明は省略する。次に、本実施の形態の半導体装置の製造工程について説明する。以下では、上記実施の形態3の製造工程との相違点を主として説明する。図54および図55は、本実施の形態の半導体装置の製造工程中の要部断面図である。図54および図55には、上記実施の形態1の上記図8~図15および図18~図33の断面に対応する断面が示されている。本実施の形態では、上記ステップS6シリコン膜4b形成工程と上記ステップS7との間に、図54に示されるように、シリコン膜4b上に絶縁膜41を形成する工程が追加される。絶縁膜41形成工程は、シリコン膜4b上に絶縁膜41aを形成する工程と、絶縁膜41a上に絶縁膜41bを形成する工程とを有している。それから、上記ステップS7において、上記実施の形態3では金属膜4aと金属膜4a上のシリコン膜4bとの積層膜4をパターニングして制御ゲート電極CGを形成したが、本実施の形態では、金属膜4aと金属膜4a上のシリコン膜4bとシリコン膜4b上の絶縁膜41との積層膜をパターニングする。これにより、図55に示されるように、金属膜4aと金属膜4a上のシリコン膜4bとシリコン膜4b上の絶縁膜41との積層膜パターンからなる制御ゲート電極CGを形成する。それから、ステップS7とステップS8の間に、絶縁膜41を除去すべき領域例えば周辺回路領域1Bなどにおいて、適宜絶縁膜41の除去を行う。以降の工程ステップS8およびそれ以降の工程は、上記実施の形態3と基本的には同様であるため、ここではその説明は省略する。本実施の形態においても、上記実施の形態3と同様の効果を得ることができる。また、それに加えて、本実施の形態では、制御ゲート電極CGを金属膜4aとシリコン膜4bと絶縁膜41より特定的には絶縁膜41a,41bとの積層膜で形成するため、金属膜4aおよびシリコン膜4bを上記実施の形態3よりも薄く形成した場合においても、制御ゲート電極CGの側壁にサイドウォールスペーサ状に形成されるメモリゲート電極MGの高さを確保することができる。更に、本実施の形態では、以下の効果も得ることができる。すなわち、制御ゲート電極CGの上部に絶縁膜41を形成した場合には、制御ゲート電極CGの上部に金属シリサイド層21を形成することができないため、本実施の形態とは異なり制御ゲート電極がポリシリコンゲート電極であると、制御ゲート電極の抵抗が高くなってしまい、制御トランジスタの高速化に不利となる。それに対して本実施の形態では、制御ゲート電極CGが金属膜4aを有しており、いわゆるメタルゲート電極とされているため、制御ゲート電極CGの上部に絶縁膜41を形成することで制御ゲート電極CGの上部に金属シリサイド層21が形成されなくとも、制御ゲート電極CGを低抵抗化することができる。このため、制御トランジスタを高速化することができ、不揮発性メモリを有する半導体装置の性能電気的性能を向上させることができる。図56は、本実施の形態の変形例の半導体装置の要部断面図であり、上記図53や上記実施の形態1の上記図1に対応するものである。図56の変形例は、上記実施の形態1の上記図1のメモリセルにおいて、制御ゲート電極CGを、上記図53の制御ゲート電極CGと同様の構成金属膜4aとシリコン膜4bと絶縁膜41との積層構造としたものである。具体的には、図56の変形例でも、図53のメモリセルと同様に、制御ゲート電極CGが、金属膜4aと金属膜4a上のシリコン膜4bとシリコン膜4b上の絶縁膜41aと絶縁膜41a上の絶縁膜41bとの積層膜積層膜パターンで構成されており、制御ゲート電極CG上には、金属シリサイド層21は形成されていない。図56の変形例のメモリセルの他の構成は、上記実施の形態1と同様であるので、ここではその説明は省略する。図56の変形例は、図53のメモリセルにおいて、メモリゲート電極MGをメタルゲート電極金属膜6aおよびシリコン膜6bの積層構造とし、上記金属酸化物部分17を形成した場合とみなすこともできる。図56の変形例では、上記図53のメモリセルと同様に、制御ゲート電極CG上には金属シリサイド膜21bは形成されない。しかしながら、上記図28に示される工程上記ステップS21などにおいて、側壁絶縁膜13aおよび絶縁膜5の上部の露出している部分にも、不純物が注入イオン注入されることにより、制御ゲート電極CGとメモリゲート電極MGとの間の電位差が大きくなった場合に、制御ゲート電極CGとメモリゲート電極MGの上部においてリーク電流が流れる虞がある。しかしながら、図56に示されるように、金属酸化物部分17を形成することより、制御ゲート電極CGの上部とメモリゲート電極の上部の間には絶縁性の金属酸化物部分17が介在し、それ故、制御ゲート電極CGの上部とメモリゲート電極MGの上部とにおける導電膜同士の距離が長くなる。従って、上記リーク電流の発生を防止、または、減少させることができる。また、本実施の形態の更に他の変形例として、図53のメモリセルや図56のメモリセルにおいて、更に上記金属酸化物部分18を形成することもできる。また、本実施の形態の更に他の変形例として、図56のメモリセルにおいて、更に上記金属酸化物部分17aを形成することもできる。また、本実施の形態の更に他の変形例として、図56のメモリセルにおいて、更に上記金属酸化物部分17a,18を形成することもできる。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。"