半導体層と、前記半導体層の表面から内部に埋め込まれ、第1絶縁層が表面に設けられた第2絶縁層と、前記第2絶縁層が設けられた部分以外の前記半導体層の表面の上に設けられた第3絶縁層と、前記第2絶縁層の上および前記第3絶縁層の上に、それぞれ交互に積層された複数の電極層と複数の絶縁膜とを有する第1積層体と、前記第1積層体を前記第1積層体の積層方向に貫通し前記第2絶縁層に達する一対の第1ホールのそれぞれの側壁に設けられたメモリ膜と、前記一対の第1ホール内のそれぞれの前記メモリ膜の内側に設けられた第1チャネルボディ層と、前記第1積層体の上に設けられた第2積層体であって、層間絶縁膜と、前記層間絶縁膜の上に設けられた選択ゲートと、を有する第2積層体と、前記一対の第1ホールのそれぞれ上端と連通し、前記第2積層体を前記第2積層体の積層方向に貫通する第2ホールの側壁に設けられたゲート絶縁膜と、前記第2ホール内における前記ゲート絶縁膜の内側に設けられ、前記第1チャネルボディ層と繋がった第2チャネルボディ層と、前記第1積層体の下側に設けられ、前記第2絶縁層内において前記一対の第1ホール内にそれぞれ設けられた前記第1チャネルボディ層の下端どうしに繋がった連結部と、前記一対の第1ホールの間に挟まれ、前記第1積層体の表面から前記第1積層体を貫通し前記第1絶縁層に達する第4絶縁層と、を備え、前記半導体層の裏面からの前記連結部の一方の端および他方の端の高さと、前記半導体層の裏面からの前記第3絶縁層の上面の高さと、は、略同じであり、前記半導体層の裏面からの第2絶縁層の上面の高さと、前記半導体層の裏面からの前記第3絶縁層の上面の高さと、は、略同じであり、前記第1絶縁層の厚さは、前記第3絶縁層の厚さよりも厚い不揮発性半導体記憶装置。半導体層と、前記半導体層の表面から内部に埋め込まれ、第1絶縁層が表面に設けられた第2絶縁層と、前記第2絶縁層が設けられた部分以外の前記半導体層の表面の上に設けられた第3絶縁層と、前記第2絶縁層の上および前記第3絶縁層の上に、それぞれ交互に積層された複数の電極層と複数の絶縁膜とを有する第1積層体と、前記第1積層体を前記第1積層体の積層方向に貫通し前記第2絶縁層に達する一対の第1ホールのそれぞれの側壁に設けられたメモリ膜と、前記一対の第1ホール内のそれぞれの前記メモリ膜の内側に設けられた第1チャネルボディ層と、前記第1積層体の上に設けられた第2積層体であって、層間絶縁膜と、前記層間絶縁膜の上に設けられた選択ゲートと、を有する第2積層体と、前記一対の第1ホールのそれぞれ上端と連通し、前記第2積層体を前記第2積層体の積層方向に貫通する第2ホールの側壁に設けられたゲート絶縁膜と、前記第2ホール内における前記ゲート絶縁膜の内側に設けられ、前記第1チャネルボディ層と繋がった第2チャネルボディ層と、前記第1積層体の下側に設けられ、前記第2絶縁層内において前記一対の第1ホール内にそれぞれ設けられた前記第1チャネルボディ層の下端どうしに繋がった連結部と、前記一対の第1ホールの間に挟まれ、前記第1積層体の表面から前記第1積層体を貫通し前記第1絶縁層に達する第4絶縁層と、を備えた不揮発性半導体記憶装置。前記半導体層の裏面からの前記連結部の一方の端および他方の端の高さと、前記半導体層の裏面からの前記第3絶縁層の上面の高さと、は、略同じである請求項2記載の不揮発性半導体記憶装置。前記半導体層の裏面からの第2絶縁層の上面の高さと、前記半導体層の裏面からの前記第3絶縁層の上面の高さと、は、略同じである請求項2または3に記載の不揮発性半導体記憶装置。前記第1絶縁層の厚さは、前記第3絶縁層の厚さよりも厚い請求項2~4のいずれか1つに記載の不揮発性半導体記憶装置。半導体層と、前記半導体層の表面から内部に埋め込まれ、第1絶縁層が表面に設けられた第2絶縁層と、前記第2絶縁層が設けられた部分以外の前記半導体層の表面の上に設けられた第3絶縁層と、前記第2絶縁層の上および前記第3絶縁層の上に、それぞれ交互に積層された複数の電極層と複数の絶縁膜とを有する第1積層体と、前記第1積層体を前記第1積層体の積層方向に貫通し前記第2絶縁層に達する一対の第1ホールのそれぞれの側壁に設けられたメモリ膜と、前記一対の第1ホール内のそれぞれの前記メモリ膜の内側に設けられた第1チャネルボディ層と、前記第1積層体の上に設けられた第2積層体であって、層間絶縁膜と、前記層間絶縁膜の上に設けられた選択ゲートと、を有する第2積層体と、前記一対の第1ホールのそれぞれ上端と連通し、前記第2積層体を前記第2積層体の積層方向に貫通する第2ホールの側壁に設けられたゲート絶縁膜と、前記第2ホール内における前記ゲート絶縁膜の内側に設けられ、前記第1チャネルボディ層と繋がった第2チャネルボディ層と、前記第1積層体の下側に設けられ、前記第2絶縁層内において前記一対の第1ホール内にそれぞれ設けられた前記第1チャネルボディ層の下端どうしに繋がった連結部と、前記一対の第1ホールの間に挟まれ、前記第1積層体の表面から前記第1積層体を貫通し前記第1絶縁層に達する第4絶縁層と、を備え、前記第1絶縁層の厚さは、前記第3絶縁層の厚さよりも厚い不揮発性半導体記憶装置。下地層の上に、半導体層を形成する工程と、前記半導体層の上に、第3絶縁層を形成する工程と、前記第3絶縁層を介して前記半導体層の表面を選択的にエッチングし、前記半導体層の主面に対して略平行な第1方向と、前記半導体層の主面に対して略平行であり前記第1方向に略垂直な第2方向と、に並ぶ複数の凹部を前記半導体層の前記表面から内部にかけて形成する工程と、前記複数の凹部のそれぞれのなかに、犠牲層を形成する工程と、前記犠牲層の表面から内部および前記犠牲層が設けられる部分以外の前記半導体層の前記表面から前記内部にかけて形成される溝であって、前記第3絶縁層の厚さより深く、前記第1方向に延在する前記溝を形成する工程と、前記溝に第1絶縁層を形成する工程と、前記第3絶縁層の上、前記犠牲層の上、および前記第1絶縁層の上に、複数の電極層を含む積層体を形成する工程と、前記第1方向に延在し前記積層体の表面から前記第1絶縁層のそれぞれに達するスリットと、前記積層体の表面から前記犠牲層に達する一対のホールと、を形成する工程と、前記犠牲層を前記一対のホールを通じて除去し、前記半導体層に、前記一対のホールのそれぞれの下端と繋がる空間部を形成する工程と、前記スリット内に第4絶縁層を形成し、前記一対のホールのそれぞれの側壁に、メモリ膜を形成し、前記空間部の内壁に第2絶縁層を形成する工程と、前記一対のホールのそれぞれの前記側壁に形成された前記メモリ膜の内側と、前記空間部の前記内壁に形成された前記第2絶縁層の内側に、チャネルボディ層を形成する工程と、を備えた不揮発性半導体記憶装置の製造方法。前記スリットと、前記一対のホールと、を同時に形成する請求項7記載の不揮発性半導体記憶装置の製造方法。前記第3絶縁層の上、前記犠牲層の上、および前記第1絶縁層の上に、エッチング停止層を介して前記積層体を形成する請求項7または8に記載の不揮発性半導体記憶装置の製造方法。本発明が解決しようとする課題は、寄生抵抗がより低いチャネルボディ層を有する不揮発性半導体記憶装置およびその製造方法を提供することである。実施形態の不揮発性半導体記憶装置は、半導体層と、前記半導体層の表面から内部に埋め込まれ、第1絶縁層が表面に設けられた第2絶縁層と、前記第2絶縁層が設けられた部分以外の前記半導体層の表面の上に設けられた第3絶縁層と、前記第2絶縁層の上および前記第3絶縁層の上に、それぞれ交互に積層された複数の電極層と複数の絶縁膜とを有する第1積層体と、前記第1積層体を前記第1積層体の積層方向に貫通し前記第2絶縁層に達する一対の第1ホールのそれぞれの側壁に設けられたメモリ膜と、前記一対の第1ホール内のそれぞれの前記メモリ膜の内側に設けられた第1チャネルボディ層と、を備える。実施形態の不揮発性半導体記憶装置は、前記第1積層体の上に設けられた第2積層体であって、層間絶縁膜と、前記層間絶縁膜の上に設けられた選択ゲートと、を有する第2積層体と、前記一対の第1ホールのそれぞれ上端と連通し、前記第2積層体を前記第2積層体の積層方向に貫通する第2ホールの側壁に設けられたゲート絶縁膜と、前記第2ホール内における前記ゲート絶縁膜の内側に設けられ、前記第1チャネルボディ層と繋がった第2チャネルボディ層と、を備える。実施形態の不揮発性半導体記憶装置は、前記第1積層体の下側に設けられ、前記第2絶縁層内において前記一対の第1ホール内にそれぞれ設けられた前記第1チャネルボディ層の下端どうしに繋がった連結部と、前記一対の第1ホールの間に挟まれ、前記第1積層体の表面から前記第1積層体を貫通し前記第1絶縁層に達する第4絶縁層と、を備える。以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。第1実施形態まず、第1実施形態に係る不揮発性半導体記憶装置の概要について説明する。図1は、第1実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの斜視模式図である。図1においては、図を見易くするために、メモリホールMHの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。この絶縁部分については、同メモリセルアレイの断面模式図である図7bを用いて説明する。図2は、図1におけるメモリセルが設けられた部分の拡大断面図である。図1において、説明の便宜上、XYZ直交座標系を導入する。この座標系においては、基板10の主面に対して平行な方向であって相互に直交する2方向をX方向およびY方向とし、これらX方向およびY方向の双方に対して直交する方向をZ方向とする。不揮発性半導体記憶装置1においては、基板10上には図示しない絶縁層を介してバックゲートBGが設けられている。基板10と、この絶縁層を含めて下地層と称する。基板10内には、トランジスタ等の能動素子、抵抗、容量などの受動素子が設けられている。バックゲートBGは、例えば、不純物元素が添加され導電性を有するシリコンSi層である。なお、図7bにおいては、半導体層ホウ素添加シリコン層11が、バックゲートBGに対応する。このバックゲートBG付近の構造については、別の図面を用いて詳細に説明する。バックゲートBG上には、複数の絶縁層30B図2参照と、複数の電極層WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sが、それぞれ交互に積層されている。電極層WL1Dと電極層WL1Sは、同じ階層に設けられ、下から1層目の電極層を表す。電極層WL2Dと電極層WL2Sは、同じ階層に設けられ、下から2層目の電極層を表す。電極層WL3Dと電極層WL3Sは、同じ階層に設けられ、下から3層目の電極層を表す。電極層WL4Dと電極層WL4Sは、同じ階層に設けられ、下から4層目の電極層を表す。電極層WL1Dと電極層WL1Sとは、Y方向に分断されている。電極層WL2Dと電極層WL2Sとは、Y方向に分断されている。電極層WL3Dと電極層WL3Sとは、Y方向に分断されている。電極層WL4Dと電極層WL4Sとは、Y方向に分断されている。電極層WL1Dと電極層WL1Sとの間、電極層WL2Dと電極層WL2Sとの間、電極層WL3Dと電極層WL3Sとの間、および電極層WL4Dと電極層WL4Sとの間には、図7に示す絶縁層30Dが設けられている。電極層WL1D、WL2D、WL3D、WL4Dは、バックゲートBGとドレイン側選択ゲートSGDとの間に設けられている。電極層WL1S、WL2S、WL3S、WL4Sは、バックゲートBGとソース側選択ゲートSGSとの間に設けられている。電極層WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sの層数は任意であり、図1に例示する4層に限らない。また、以下の説明において、各電極層WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sを、単に電極層WLと表すこともある。電極層WLは、例えば、不純物が添加され導電性を有するシリコン層である。絶縁層30Bは、例えば、後述するONO構造を有する。電極層WL4D上には、図示しない絶縁層を介して、ドレイン側選択ゲートSGDが設けられている。ドレイン側選択ゲートSGDは、例えば、不純物が添加され導電性を有するシリコン層である。電極層WL4S上には、図示しない絶縁層を介して、ソース側選択ゲートSGSが設けられている。ソース側選択ゲートSGSは、例えば、不純物が添加され導電性を有するシリコン層である。ドレイン側選択ゲートSGDとソース側選択ゲートSGSとは、Y方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートSGDとソース側選択ゲートSGSとを区別することなく単に選択ゲートSGと表すこともある。ソース側選択ゲートSGS上には、図示しない絶縁層を介して、ソース線SLが設けられている。ソース線SLは、金属層、または不純物が添加され導電性を有するシリコン層である。ドレイン側選択ゲートSGDおよびソース線SL上には、図示しない絶縁層を介して、複数本のビット線BLが設けられている。各ビット線BLはY方向に延在している。バックゲートBGおよびこのバックゲートBG上の積層体には、U字状のメモリホールMHが複数形成されている。例えば、電極層WL1D~WL4Dおよびドレイン側選択ゲートSGDには、それらを貫通しZ方向に延びるホールが形成されている。電極層WL1S~WL4Sおよびソース側選択ゲートSGSには、それらを貫通しZ方向に延びるホールが形成されている。それらZ方向に延びる一対のホールは、バックゲートBG内に形成された凹部空間部を介して繋がり、U字状のメモリホールMHを構成する。メモリホールMHの内部には、U字状にチャネルボディ層20が設けられている。チャネルボディ層20は、例えば、シリコン層である。チャネルボディ層20と、メモリホールMHの内壁との間にはメモリ膜30Aが設けられている。チャネルボディ層20に接続されたチャネルボディ層51とドレイン側選択ゲートSGDとの間には、ゲート絶縁膜35が設けられている。チャネルボディ層51は、例えば、シリコン層である。チャネルボディ層51とソース側選択ゲートSGSとの間には、ゲート絶縁膜36が設けられている。なお、メモリホールMH内のすべてをチャネルボディ層20で埋める構造に限らず、メモリホールMHの中心軸側に空洞部が残るようにチャネルボディ層20を形成し、その内側の空洞部に絶縁物を埋め込んだ構造であってもよい。メモリ膜30Aは、例えば、一対のシリコン酸化膜でシリコン窒化膜を挟んだONOOxideNitrideOxide構造を有する。図2に示すように、各電極層WLとチャネルボディ層20との間には、電極層WL側から順に絶縁膜31、電荷蓄積膜32および絶縁膜33が設けられている。絶縁膜31は電極層WLに接し、絶縁膜33はチャネルボディ層20に接し、絶縁膜31と絶縁膜33との間に電荷蓄積膜32が設けられている。なお、電極層WL間には、絶縁層30Bが2層設けられている。チャネルボディ層20は、メモリセルを構成するトランジスタにおけるチャネルとして機能し、電極層WLはコントロールゲートとして機能し、電荷蓄積膜32はチャネルボディ層20から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ層20と各電極層WLとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルMCが形成されている。第1実施形態の不揮発性半導体記憶装置1は、データの消去書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。メモリセルMCは、例えば、チャージトラップ構造のメモリセルである。電荷蓄積膜32は、電荷電子を閉じこめるトラップを多数有し、例えば、シリコン窒化膜である。絶縁膜33は、例えば、シリコン酸化膜であり、電荷蓄積膜32にチャネルボディ層20から電荷が注入される際、または電荷蓄積膜32に蓄積された電荷がチャネルボディ層20へ拡散する際に電位障壁となる。絶縁膜31は、例えば、シリコン酸化膜であり、電荷蓄積膜32に蓄積された電荷が電極層WLへ拡散するのを防止する。ドレイン側選択ゲートSGD、チャネルボディ層20およびそれらの間のゲート絶縁膜35は、ドレイン側選択トランジスタSTDを構成する。ドレイン側選択トランジスタSTDの上方のチャネルボディ層20は、ビット線BLと接続されている。ソース側選択ゲートSGS、チャネルボディ層51およびそれらの間のゲート絶縁膜36は、ソース側選択トランジスタSTSを構成する。ソース側選択トランジスタSTSの上方のチャネルボディ層51は、ソース線SLと接続されている。バックゲートBG、このバックゲートBG内に設けられたチャネルボディ層20およびメモリ膜30Aは、バックゲートトランジスタBGTを構成する。ドレイン側選択トランジスタSTDとバックゲートトランジスタBGTとの間には、各電極層WL4D~WL1DをコントロールゲートとするメモリセルMCが複数設けられている。同様に、バックゲートトランジスタBGTとソース側選択トランジスタSTSの間にも、各電極層WL1S~WL4SをコントロールゲートとするメモリセルMCが複数設けられている。それら複数のメモリセルMC、ドレイン側選択トランジスタSTD、バックゲートトランジスタBGTおよびソース側選択トランジスタSTSは、チャネルボディ層を通じて直列接続され、U字状の1つのメモリストリングMSを構成する。1つのメモリストリングMSは、複数の電極層WLを含む積層体の積層方向に延びる一対の柱状部CLと、バックゲートBGに埋め込まれ、一対の柱状部CLをつなぐ連結部21とを有する。このメモリストリングMSがX方向およびY方向に複数配列されていることにより、複数のメモリセルがX方向、Y方向およびZ方向に3次元的に設けられている。複数のメモリストリングMSは、基板10におけるメモリセルアレイ領域に設けられている。基板10におけるメモリセルアレイ領域の例えば、周辺には、メモリセルアレイを制御する周辺回路が設けられている。図3~図7は、第1実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。図3bおよび図4aには、断面模式図のほか、上面模式図が表示されている。まず、図3aに示すように、下地層12の上に、不純物元素を含む半導体層11を形成する。半導体層11は、例えば、ホウ素添加シリコン層である。このホウ素添加シリコン層は、バックゲートBGになる。下地層12は、例えば、メモリセルを制御する周辺回路部のトランジスタや配線、層間絶縁膜等を有する。続いて、半導体層11の上に、絶縁層50第3絶縁層を形成する。絶縁層50は、例えば、TEOSテトラエトキシシランを原材料とするCVDChemicalVaporDepositionによって形成される。次に、図3bに示すように、絶縁層50を介して半導体層11の表面を選択的にエッチングする。ここで、図3bの左側は、断面模式図であり、図3bの右側は、上面模式図である。図3bの断面模式図は、上面模式図のA-B線に沿った位置での断面図である。例えば、フォトリソグラフィおよびRIEReactiveIonEtchingによって、複数の凹部50cを半導体層11の表面から内部にかけて形成する。複数の凹部50cのそれぞれは、半導体層11の主面例えば、上面もしくは下面に対して略平行なX方向第1方向と、半導体層11の主面に対して略平行でありX方向に略垂直なY方向第2方向と、に並んで形成される。凹部50cが形成される位置は、半導体層11にメモリホールMHの下端を連結する連結部21の位置に対応する。凹部50cをZ方向第3方向からみた場合、その外形は、例えば、楕円状である。次に、図3cに示すように、複数の凹部50cのそれぞれのなかに、犠牲層15を形成する。犠牲層15は、ノンドープのシリコン層、もしくは窒化シリコン層である。犠牲層15の余剰部分については、必要に応じてエッチバックにより取り除き、犠牲層15の上面と絶縁層50の上面との面を合わせる。次に、図4aに示すように、半導体層11および犠牲層15のそれぞれの表面から内部にかけて、フォトリソグラフィおよびRIEによって、X方向に延在された複数の溝17を形成する。ここで、図4aの左側は、断面模式図であり、図4aの右側は、上面模式図である。図4aの断面模式図は、上面模式図のA-B線に沿った位置での断面図である。例えば、溝17は、犠牲層15の表面から内部および犠牲層15が設けられた部分以外の半導体層11の表面から内部にかけて形成される。形成された溝17の深さは、絶縁層50の厚さより深い。溝17は、X方向第1方向に延在する。溝17は、連結部21が形成される領域の略中心に位置している。次に、図4bに示すように、溝17にストッパ層として機能する絶縁層55第1絶縁層を形成する。絶縁層55の材質は、例えば、酸化シリコンSiO2である。絶縁層55の余剰部分については、エッチバック、CMPChemicalMechanicalPolishing等によって除去し、絶縁層50の表面、犠牲層15の表面、絶縁層55の表面を略面一にする。次に、図5aに示すように、絶縁層50の上、犠牲層15の上、および絶縁層55の上に、複数の電極層WLを含む積層体53Aを形成する。積層体53Aは、複数の電極層WLのそれぞれの間に、被エッチング層52を有する。積層体53Aは、電極層WLと被エッチング層52とが多段積層された積層体である。電極層WLは、例えば、ホウ素添加シリコン層である。電極層WLは、ゲート電極として充分な導電性を有する。被エッチング層52は、無添加シリコン層である。さらに、積層体53Aの上に、層間絶縁膜65を形成し、層間絶縁膜65の上に、選択ゲートSGを形成する。続いて、選択ゲートSGの上に、シリコン酸化膜からなるマスクパターン81を形成する。次に、図5bに示すように、X方向に延在し積層体53Aの表面から絶縁層55のそれぞれに達するスリット60と、積層体53Aの表面から犠牲層15に達する一対のホール70と、積層体53Aの上方において一対のホール70のそれぞれに繋がったホール75と、を形成する。例えば、RIE等のドライエッチングによって、マスクパターン81から表出された選択ゲートSG、層間絶縁膜65、および積層体53Aを除去して、スリット60と、一対のホール70と、一対のホール70のそれぞれに繋がったホール75と、を形成する。スリット60が絶縁層55に達する前の絶縁層55の厚さは、絶縁層50の厚さよりも厚い。スリット60と一対のホール70とを同時に形成する際には、絶縁層55がエッチング停止層として機能する。第1実施形態では、スリット60と一対のホール70とを同時に形成すると、一対のホール70は、犠牲層15に到達するが、スリット60の下端は、絶縁層55の存在によって絶縁層55内で止められる。これにより、犠牲層15は、スリット60によって分断されることはない。また、後述する犠牲層15の除去後に、スリット60とホール70とが繋がることもない。次に、図6aに示すように、犠牲層15および被エッチング層52を一対のホール70と、ホール75と、を通じて除去し、半導体層11に、一対のホール70のそれぞれの下端と繋がった空間部71を形成する。犠牲層15および被エッチング層52の除去は、例えば、アルカリ系溶液を用いて犠牲層15および被エッチング層52をこのアルカリ系溶液によって溶解することにより行う。次に、図6bに示すように、スリット60内に絶縁層30D第4絶縁層を形成する。さらに、一対のホール70のそれぞれの側壁に、メモリ膜30Aを形成する。さらに、電極層WLの間に絶縁層30Bを形成する。さらに、空間部71の内壁に絶縁層30C第2絶縁層を形成する。メモリ膜30A、絶縁層30B、絶縁層30C、および絶縁層30Dについては、同じ原材料を用いて、例えば、原子層堆積法ALD法によって、一括で形成する。従って、絶縁層30B、30C、30Dは、ホール70に埋められたメモリ膜30Aと同じ成分になる。また、この段階において、ホール75の内側にゲート絶縁膜35、36が形成される。なお、図6aに示す空間部71の孔幅dは、絶縁層30Cの形成時に空間部71の孔が絶縁層30Cによって詰まらない程度の幅に予め調整する。例えば、孔幅dが次の1式d>絶縁層30Cの厚さチャネルボディ層20×21を満たすように予め孔幅dを調整しておくことにより、メモリホールMH内が絶縁層30Cによって断線することはない。次に、図7aに示すように、一対のホール70のそれぞれの側壁に形成されたメモリ膜30Aの内側と、空間部71の内壁に形成された絶縁層30Cの内側に、チャネルボディ層20を形成する。ここで、積層体53の下側において、絶縁層30Cの内側に形成されたチャネルボディ層の部分を連結部21と定義する。また、チャネルボディ層20を形成するのと同時に、ホール75のそれぞれの側壁に形成されたゲート絶縁膜35、36の内側にチャネルボディ層51を形成する。チャネルボディ層20とチャネルボディ層51とは繋がって形成される。次に、図7bに示すように、フォトリソグラフィとドライエッチングによって、選択ゲートSGを加工し、ドレイン側選択ゲートSGDと、ソース側選択ゲートSGSと、を形成する。この後、その他の部材コンタクト電極、配線等を形成して、不揮発性半導体記憶装置1が形成される。図7bに示す不揮発性半導体記憶装置1は、半導体層11と、絶縁層30C第2絶縁層と、を備える。絶縁層30Cは、半導体層11の表面から内部に埋め込まれ、その表面に絶縁層55第1絶縁層が設けられている。半導体層11の上面は、絶縁層55の底面よりも高い位置にある。絶縁層30Cが設けられた部分以外の半導体層11の表面の上には、絶縁層50第3絶縁層が設けられている。絶縁層30Cの上および絶縁層50の上には、それぞれ交互に積層された複数の電極層WLと複数の絶縁層30Bとを有する積層体53第1積層体が設けられている。絶縁層30Bの存在により、絶縁層30Bの上下に設けられた電極層WL間の絶縁が確保される。積層体53を積層体53の積層方向に貫通し絶縁層30Cに達する一対のホール70第1ホールのそれぞれの側壁には、メモリ膜30Aが設けられている。一対のホール70内のそれぞれのメモリ膜30Aの内側には、チャネルボディ層20第1チャネルボディ層が設けられている。積層体53の上には、積層体54第2積層体が設けられている。積層体54は、層間絶縁膜65と、層間絶縁膜65の上に設けられた選択ゲートSGと、を有する。一対のホール70のそれぞれ上端と連通し、積層体54を積層体54の積層方向に貫通するホール75第2ホールの側壁には、ゲート絶縁膜35、36が設けられている。ホール75内におけるゲート絶縁膜35、36の内側には、チャネルボディ層20と繋がったチャネルボディ層51第2チャネルボディ層が設けられている。積層体53の下側には、連結部21が設けられている。連結部21は、絶縁層30C内に存在し、一対のホール70内にそれぞれ設けられたチャネルボディ層20の下端どうしに繋がっている。連結部21の成分は、チャネルボディ層20と同じである。また、不揮発性半導体記憶装置1においては、一対のホール70の間に挟まれ、積層体53の表面から積層体53を貫通するように、絶縁層30D第4絶縁層が設けられている。絶縁層30Dは、絶縁層55に達している。絶縁層55が存在することにより、絶縁層30Dは、絶縁層30Cにまで達していない。不揮発性半導体記憶装置1においては、半導体層11の裏面11rからの連結部21の一方の端21aおよび他方の端21bの高さと、半導体層11の裏面11rからの絶縁層50の上面50uの高さが略同じである。また、連結部21の一方の端21aおよび他方の端21bは、絶縁層55の底面よりも高い位置にある。また、半導体層11の裏面11rからの絶縁層30Cの上面30Caの高さと、半導体層11の裏面11rからの絶縁層50の上面50uの高さが略同じである。また、絶縁層55の厚さは絶縁層50の厚さよりも厚い。第1実施形態によってもたらされる効果を説明する前に、参考例に係る不揮発性半導体記憶装置の製造過程について説明する。図8は、参考例に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。参考例では、上述した絶縁層55を設けずにプロセスを進行させる。参考例においても、上述したスリット60を形成するときには、スリット60が犠牲層15を突き抜けて半導体層11にまで到達する現象オーバーエッチングを防止する必要がある。このため、犠牲層15の上および半導体層11の上に、エッチング停止層を形成する必要がある。例えば、図8aには、エッチング停止層としての絶縁層57を犠牲層15の上および半導体層11の上に設けた状態が示されている。この絶縁層57は、一般的には誘電体層でもある。絶縁層57をエッチング停止層として機能させるには、絶縁層57の膜厚を分厚くする必要がある。絶縁層57の厚さが厚くなるほど、エッチング停止層として効果は増加する。図8bには、スリット60と一対のホール70とが形成された後の状態が示されている。参考例においては、スリット60と一対のホール70とをそれぞれ別の工程で形成する。参考例では、一対のホール70の下端が犠牲層15に到達するが、スリット60の下端は、分厚い絶縁層57の存在によって犠牲層15に到達しない。すなわち、参考例においても、犠牲層15がスリット60によって分断されることはない。しかし、参考例では、一対のホール70を形成した後に、分厚い絶縁層57の側壁がホール70内で表出することになる。この後、一対のホール70内に、メモリ膜30Aおよびチャネルボディ層20を形成する。しかし、参考例では、絶縁層57の厚さの分、メモリストリングMSの長さが第1実施形態に比べて伸びてしまう。また、チャネルボディ層20には、誘電体層である絶縁層57が接近する。従って、参考例では、チャネルボディ層20の寄生抵抗が第1実施形態のチャネルボディ層20の寄生抵抗に比べ増加してしまう。従って、参考例では、第1実施形態に比べてチャネルボディ層20に流れるセル電流が下がってしまう。また、絶縁層57の存在によって寄生容量が増加する。これは、メモリストリングMSの高速動作例えば、高速のデータ読み出しを妨げる要因になる。参考例において、セル電流を増加したり、寄生容量を下げるには、絶縁層57の厚みを薄くする必要がある。しかし、絶縁層57の厚みが薄くなるほど、絶縁層57は、エッチング停止層として機能しなくなる。これに対し、第1実施形態では、絶縁層55を犠牲層15の表面に埋め込んでプロセスを進行させている。絶縁層55は、スリット60を形成する際におけるエッチング停止層として機能する。また、半導体層11の上に形成された絶縁層50の膜厚は、絶縁層55の膜厚よりも薄い。従って、第1実施形態では、チャネルボディ層20の寄生抵抗が参考例のチャネルボディ層20の寄生抵抗に比べ減少する。その結果、第1実施形態では、チャネルボディ層20と、連結部21と、に効率よく外部から電圧を伝えることができる。これにより、セル電流が増加する。すなわち、第1実施形態によれば、データ読み出しがより安定する。さらに、第1実施形態では、寄生容量が参考例に比べて下がるので、メモリストリングMSの高速動作が可能になる。また、第1実施形態では、積層体53Aを分断するスリット60と、メモリホールMHを形成するためのホール70と、を同時に形成する。つまり、第1実施形態によれば、参考例に比べ製造工程数が減少し、製造時間の短縮および製造コストの削減が可能になる。なお、第1実施形態では、図5aで例示した積層体53Aに関し、複数の電極層WLのそれぞれの間に、被エッチング層52に代えて予め絶縁層を設けててもよい。このような積層体を用いてプロセスを完了させると、被エッチング層52と代えた絶縁層によって、この絶縁層の上下に設けられた電極層WL間の絶縁が確保される。第2実施形態図9は、第2実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。まず、図9aに示すように、図4bと同じ状態を準備する。次に、図9bに示すように、絶縁層50の上、犠牲層15の上、および絶縁層55の上に、エッチング停止層58を形成する。エッチング停止層58の材質は、酸化シリコンSiO2である。次に、図9cに示すように、絶縁層50の上、犠牲層15の上、および絶縁層55の上に、エッチング停止層58を介して積層体53A、層間絶縁膜65、選択ゲートSG、およびマスクパターン81を形成する。この後、図5b以降のプロセスを進行させる。エッチング停止層58を、積層体53Aと、絶縁層50および犠牲層15と、の間に介設することにより、ホール70を形成する際もしくはスリット60を形成する際に、それぞれのエッチング加工がエッチング停止層58によって停止される。すなわち、下地層12の面内において、エッチング加工が比較的速く進む領域においては、先にエッチング停止層58によってエッチング加工が停止され、その後、エッチング加工が比較的遅く進む領域においては、エッチング加工が進行してやがてはエッチング停止層58によってエッチング加工が停止される。その結果、最終的に加工される下地層12の面内におけるホール70の深さ、もしくはスリット60の深さがより均一になる。第3実施形態第1実施形態では、スリット60と一対のホール70とを同時に形成したが、スリット60と一対のホール70とは、別の工程で形成してもよい。以下はその一例である。図10~図12は、第3実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための断面模式図である。まず、図10aに示すように、絶縁層50の上、犠牲層15の上、および絶縁層55の上に、複数の電極層WLを含む積層体53Aを形成する。積層体53Aは、複数の電極層WLのそれぞれの間に、被エッチング層52を有する。さらに、積層体53Aの上に、層間絶縁膜65を形成し、層間絶縁膜65の上に、選択ゲートSGを形成する。続いて、選択ゲートSGの上に、シリコン酸化膜からなるマスクパターン82を形成する。次に、図10bに示すように、X方向に延在し積層体53Aの表面から絶縁層55のそれぞれに達するスリット60を形成する。例えば、RIE等のドライエッチングによって、マスクパターン82から表出された選択ゲートSG、層間絶縁膜65、および積層体53Aを除去して、スリット60を形成する。次に、図11aに示すように、スリット60内に絶縁層30Dを形成する。次に、図11bに示すように、積層体53Aの表面から犠牲層15に達する一対のホール70と、一対のホール70のそれぞれに繋がったホール75と、を形成する。例えば、RIE等のドライエッチングによって、マスクパターン83から表出された選択ゲートSG、層間絶縁膜65、および積層体53Aを除去して、一対のホール70と、積層体53Aの上方において一対のホール70のそれぞれに繋がったホール75と、を形成する。次に、図12aに示すように、犠牲層15および被エッチング層52を一対のホール70と、ホール75と、を通じて除去し、半導体層11に、一対のホール70のそれぞれの下端と繋がった空間部71を形成する。次に、図12bに示すように、一対のホール70のそれぞれの側壁に、メモリ膜30Aを形成する。さらに、電極層WLの間に絶縁層30Bを形成する。さらに、空間部71の内壁に絶縁層30Cを形成する。続いて、一対のホール70のそれぞれの側壁に形成されたメモリ膜30Aの内側と、空間部71の内壁に形成された絶縁層30Cの内側に、チャネルボディ層20を形成する。積層体53の下側において、絶縁層30Cの内側に形成されたチャネルボディ層20を連結部21とする。また、チャネルボディ層20を形成するのと同時に、ホール75のそれぞれの側壁に形成されたゲート絶縁膜35、36の内側にチャネルボディ層51を形成する。チャネルボディ層20とチャネルボディ層51とは繋がっている。この後、図7bに示すように、フォトリソグラフィとドライエッチングによって、選択ゲートSGを加工し、ドレイン側選択ゲートSGDと、ソース側選択ゲートSGSと、を形成する。さらに、その他の部材コンタクト電極、配線等を形成して、不揮発性半導体記憶装置1が形成される。このような製造過程によっても不揮発性半導体記憶装置1が形成される。以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。