第1のクロックで動作する入力側回路部と前記第1のクロックとは異なる第2のクロックで動作する出力側回路部とを有し、前記入力側回路部に入力された入力データを前記出力側回路部から出力データとして出力させるデータ転送回路であって、前記入力側回路部に設けられ、前記入力データを入力して中間データとして出力する入力側フリップフロップと、前記出力側回路に設けられ、前記中間データを入力して出力データとして出力させる出力側フリップフロップと、前記出力側フリップフロップが前記中間データを入力するときには、前記中間データ固定値として出力するように前記入力側フリップフロップを制御する制御部と、を備えたことを特徴とするデータ転送回路。前記制御部は、前記出力側フリップフロップに前記中間データの入力を開始させてから終了させるまでの間は前記入力側フリップフロップに前記入力データを入力させず、それ以外の間に前記入力側フリップフロップに前記入力データを入力させる制御を行うことを特徴とする請求項1記載のデータ転送回路。前記制御部は、前記出力側フリップフロップの制御を行う制御信号を前記出力側回路部に出力し、この出力側回路部に出力された前記制御信号を入力して、前記入力側フリップフロップの制御を行うことを特徴とする請求項2記載のデータ転送回路。前記出力側回路部に設けられ、前記第1のクロックの前記制御信号を前記第2のクロックに同期させる出力側二段フリップフロップと、前記入力側回路部に設けられ、前記第2のクロックの前記制御信号を前記第1のクロックに同期させる入力側二段フリップフロップと、を備えていることを特徴とする請求項3記載のデータ転送回路。前記制御部に前記入力データの値が更新されたか否かを示すデータ更新トリガを入力し、このデータ更新トリガを前記入力データの1クロックの前後の値を比較して生成するトリガ生成回路により生成したことを特徴とする請求項1乃至4の何れか1項に記載のデータ転送回路。入力側回路部111のクロックCLK-Aよりも出力側回路部112のクロックCLK-Bが高速に動作するときには、パルスストレッチ回路115によるパルス幅の変換は要しない。一方、クロックCLK-BよりもクロックCLK-Aが高速なときには、出力側回路部3でクロックCLK-Aで動作する信号のクロックを認識することができなくなる。よって、この場合には、パルスストレッチ回路115によるパルス幅の変換が必要となる。このため、クロックCLK-AとCLK-Bとの大小関係によってパルスストレッチ回路115の要否が決まる。そして、パルスストレッチ回路115のパルス幅の変換は、クロックCLK-AとCLK-Bとの比によって決まる。例えば、クロックCLK-AがCLK-Bの2倍の場合にはパルス幅を2倍に変換し、3倍の場合にはパルス幅を3倍に変換する。従って、入力側回路部111のクロックCLK-Aと出力側回路部112のクロックCLK-Bとの大小関係およびその比によって、パルスストレッチ回路115の要否およびその仕様が異なるようになる。前記の例でいえば、パルスストレッチ回路115は2倍に変換する仕様が要求される場合もあれば、3倍に変換する仕様が要求される場合もある。クロックCLK-AとクロックCLK-Bとは固定された関係にはなっておらず、その大小関係および比は適宜に変化する。このため、仕様に応じたパルスストレッチ回路115を用意しなければならず、パルスストレッチ回路115の設計や検証工数が増大する。また、図11の構成でも、やはり不正なデータ転送を生じることがある。図13のタイミングチャートを用いて説明する。中間データMidもNビットのデータであり、各ビットの値が変化するタイミングにばらつきを生じる。出力側フリップフロップ114は中間データMidを入力して保持する値を更新するが、入力側フリップフロップ113のクロックCLK-Aと出力側フリップフロップ114のクロックCLK-Bとは同期が取れていない。このため、中間データMidが変化している途中のタイミングと出力側フリップフロップ114が中間データMidを入力して値を更新するタイミングとが重なることがある。図14はこの状態を説明するための図13のBの領域を示している。この図に示すように、中間データMidの各ビットが変化するタイミングにはばらつきを生じている。そして、これとほぼ同じタイミングで出力側フリップフロップ114は中間データMidを入力して値を更新し、出力データData-Bとして出力する。このため、中間データMidの変化途中の値を更新するため、本来の値2ではなく、不正な値1が出力データData-Bとして出力される。つまり、不正な値が転送されることになる。そこで、本発明は、異なるクロックのデータ転送を行うときに、パルスストレッチ回路を用いることなく、不正な値が転送されないようにすることを目的とする。以上の課題を解決するため、本発明のデータ転送回路は、第1のクロックで動作する入力側回路部と前記第1のクロックとは異なる第2のクロックで動作する出力側回路部とを有し、前記入力側回路部に入力された入力データを前記出力側回路部から出力データとして出力させるデータ転送回路であって、前記入力側回路部に設けられ、前記入力データを入力して中間データとして出力する入力側フリップフロップと、前記出力側回路に設けられ、前記中間データを入力して出力データとして出力させる出力側フリップフロップと、前記出力側フリップフロップが前記中間データを入力するときには、前記中間データを固定値として出力するように前記入力側フリップフロップを制御する制御部と、を備えたことを特徴とするものである。このデータ転送回路によれば、出力側フリップフロップが中間データを入力するときに、入力側フリップフロップは中間データを固定した値として出力している。これにより、中間データが変化している途中の値を出力側フリップフロップが入力することがなくなる。よって、パルスストレッチ回路を要することなく、不正な値が転送されることがなくなる。また、前記制御部は、前記出力側フリップフロップに前記中間データの入力を開始させてから終了させるまでの間は前記入力側フリップフロップに前記入力データを入力させず、それ以外の間に前記入力側フリップフロップに前記入力データを入力させる制御を行うようにしてもよい。出力側フリップフロップが中間データの入力を開始してから終了するまでの間に入力側フリップフロップの値を更新させないように制御することで、値が変化している途中のデータを入力することがなくなり、不正な値が転送されなくなる。また、前記制御部は、前記出力側フリップフロップの制御を行う制御信号を前記出力側回路部に出力し、この出力側回路部に出力された前記制御信号を入力して、前記入力側フリップフロップの制御を行うようにしてもよい。出力側フリップフロップを制御するために出力側回路部に出力した信号を再び入力側回路部の制御部に戻して入力していることで、出力側フリップフロップが値を入力して更新するときに中間データが変化しないように制御することができる。また、前記出力側回路部に設けられ、前記第1のクロックの前記制御信号を前記第2のクロックに同期させる出力側二段フリップフロップと、前記入力側回路部に設けられ、前記第2のクロックの前記制御信号を前記第1のクロックに同期させる入力側二段フリップフロップと、を備えるようにしてもよい。出力側二段フリップフロップと入力側二段フリップフロップとを設けることで、入力側回路と出力側回路との間でデータを入出力するときに、メタステーブルの影響なく相手方のクロックに信号を同期させることができる。また、前記制御部に前記入力データの値が更新されたか否かを示すデータ更新トリガを入力し、このデータ更新トリガを前記入力データの1クロックの前後の値を比較して生成するトリガ生成回路により生成してもよい。トリガ生成回路が1クロックの前後の値を比較することで、データ更新トリガを生成することができる。本発明は、出力側フリップフロップが中間データを入力して保持する値を更新するときに、入力側フリップフロップは中間データを固定した値として出力している。これにより、中間データが変化しているときに出力側フリップフロップが入力することがなくなり、不正な値を転送されることを回避できるようになる。以下、図面を参照して本発明の実施形態について説明する。図1は本実施形態のデータ転送回路1を示している。データ転送回路1は入力側および出力側に所定の回路が接続されており、入力側に接続された回路から入力したデータを出力側に接続された回路に出力する。データ転送回路1に入力される前のデータと出力した後のデータとでは信号の周波数クロックが異なっている。なお、データ転送回路1に入力される前のデータと出力した後のデータにおいて、周波数が同じだが同期していない位相がずれている場合でも、この回路は有効に機能する。データ転送回路1は、クロック境界を挟んで入力側回路部2と出力側回路部3とに領域が分割されている。入力側回路部2はクロックCLK-A第1のクロックで動作を行っており、出力側回路部3はクロックCLK-B第2のクロックで動作を行っている。クロックCLK-AとクロックCLK-Bとは異なる周波数になっており、その大小関係は任意に設定できる。データ転送回路1は入力側フリップフロップ4と出力側フリップフロップ5と制御部6と出力側二段フリップフロップ図中では出力側2段FF7と信号検出部8とトリガ出力フリップフロップ9と入力側二段フリップフロップ図中では出力側2段FF10とを備えて構成している。このうち、入力側フリップフロップ4と制御部6と入力側二段フリップフロップ10とは入力側回路部2に設けられる。また、出力側フリップフロップ5と出力側二段フリップフロップ7と信号検出部8とトリガ出力フリップフロップ9とは出力側回路部3に設けられる。入力側フリップフロップ4はデータ転送回路1に入力されるNNは2以上の整数ビットの入力データData-Aを入力して保持するNビットのフリップフロップである。入力側フリップフロップ4はクロックCLK-Aの周波数で動作を行っており、入力側イネーブル信号ENB-Aが1であり、且つクロックCLK-Aの立ち上がりエッジにおいて入力データData-Aを入力して、保持する値を更新する。そして、更新した値を中間データMidとして出力する。出力側フリップフロップ5は入力側フリップフロップ4が出力するNビットの中間データMidを入力して、保持する値を更新する。出力側フリップフロップ5はクロックCLK-Bの周波数で動作を行っており、出力側イネーブル信号ENB-Bが1であり且つクロックCLK-Bの立ち上がりエッジにおいて中間データMidを入力して、保持する値を更新する。そして、更新した値をNビットの出力データData-Bとして出力する。制御部6はデータ更新トリガTrig-Aおよび入力側アクノレッジ信号ACK-Aを入力して、これらの信号に基づいてレディ信号Readyおよびイネーブル信号ENB-Aを生成する。データ更新トリガTrig-Aは入力データData-Aの値が更新されるときに1になり、その他は0になっている1ビットの信号である。図2に示すように、制御部6は4つの状態を遷移する状態遷移制御部ステートマシンになっている。初期値としては入力データ待機状態S1になっており、次に入力データホールド状態S2に遷移し、入力データレディ状態S3に遷移し、アクノレッジ待機状態S4に遷移した後に、再び入力データ待機状態S1に遷移する。入力データ待機状態S1にあるときには、制御部6は1ビットのレディ信号Readyを0として出力し、1ビットの入力側イネーブル信号ENB-Aをデータ更新トリガTrig-Aの値として出力する。データ更新トリガTrig-Aは入力データData-Aの値が更新されたタイミングで0から1に変化する。そして、データ更新トリガTrig―Aが1に変化したときに、入力データ待機状態S1から入力データホールド状態S2に遷移する。この状態では、制御部6はレディ信号Readyを0、入力側イネーブル信号ENB-Aを0として出力する。入力データホールド状態S2から1クロッククロックCLK-Aの1クロック後に無条件に入力データレディ状態S3に遷移する。この入力データレディ状態S3では、制御部6はレディ信号Readyを1、入力側イネーブル信号ENB-Aを0として出力する。入力データレディ状態S3のときに、入力側二段フリップフロップ10が出力する入力側アクノレッジ信号ACK-Aが1になると、アクノレッジ待機状態S4に遷移する。このアクノレッジ待機状態S4ではレディ信号Readyを0、入力側イネーブル信号ENB-Aを0として出力する。アクノレッジ待機状態S4のときに入力側アクノレッジ信号ACK-Aが0に変化すると、入力データ待機状態S1に遷移する。従って、制御部6はデータ更新トリガTrig-Aおよび入力側アクノレッジ信号ACK-Aに基づいて、以上の4つの状態を循環して遷移するように制御する。出力側二段フリップフロップ7は、各1ビットの二段のフリップフロップ7Aと7Bとを有して構成している。制御部6が出力する1ビットのレディ信号Readyはフリップフロップ7Aに入力されて保持され、次にフリップフロップ7Bに入力されて保持される。この保持した値をフリップフロップ7Bが1ビットの出力側アクノレッジ信号ACK-Bとして出力する。レディ信号ReadyはクロックCLK-Aの周波数の信号であり、出力側二段フリップフロップ7はこのレディ信号Readyを出力側回路部3のクロックCLK-Bに同期した信号にする。この出力側二段フリップフロップ7により信号が不安定になるメタステーブルの影響を回避できる。そして、出力側二段フリップフロップ7が出力する信号がクロックCLK-Bの出力側アクノレッジ信号ACK-Bとなる。信号検出部8は出力側二段フリップフロップ7から出力される出力側アクノレッジ信号ACK-Bの立ち上がりエッジを検出して、クロックCLK-Bの1クロック周期分のハイパルス1となる信号を出力する。この出力される信号が出力側イネーブル信号ENB-Bとなる。出力されたイネーブル信号ENB-Bはトリガ出力フリップフロップ9と出力側フリップフロップ5とに入力される。トリガ出力フリップフロップ9は入力した出力側イネーブル信号ENB-Bを入力して保持し、保持した値をデータ更新トリガTrig-Bとして出力する。よって、データ更新トリガTrig-Bは出力側イネーブル信号ENB-Bよりも1クロック分遅れたタイミングの信号として出力される。入力側二段フリップフロップ10は各1ビットの二段のフリップフロップ10Aと10Bとを有して構成している。出力側二段フリップフロップ7から出力された出力側アクノレッジ信号ACK-Bは入力側二段フリップフロップ10に入力される。入力側二段フリップフロップ10のフリップフロップ10Aに入力される出力側アクノレッジ信号ACK-Bが入力されて保持され、次にフリップフロップ10Bに入力されて保持される。そして、フリップフロップ10Bが保持した値が入力側アクノレッジ信号ACK-Aとして出力される。この入力側アクノレッジ信号ACK-Aは制御部6に入力される。2段の入力側二段フリップフロップ10を介在させることにより、信号が不安定になるメタステーブルの影響を回避できる。そして、クロックCLK-Bの出力側アクノレッジ信号ACK-BはクロックCLK-Aに同期した入力側アクノレッジ信号ACK-Aとなる。レディ信号Ready、出力側アクノレッジ信号ACK-B、入力側アクノレッジ信号ACK-A、入力側イネーブル信号ENB-Aおよび出力側イネーブル信号ENB-Bは入力側フリップフロップ4および出力側フリップフロップ5の制御を行う制御信号となる。当該制御信号に基づいて、入力側フリップフロップ4および出力側フリップフロップ5はデータを入力して値を更新するか否かの制御を行う。次に、図3のタイミングチャートを用いて動作について説明する。この図では、クロックCLK-AとCLK-BとはCLK-A>CLK-Bの場合について説明している。勿論、後述するようにCLK-A<CLK-Bであってもよい。まず、初期状態時刻T1では、制御部6の状態は入力データ待機状態S1になっている。また、CLK-A=CLK-Bであっても、同等に機能し、同等の効果がある。データ転送回路1の前段の他の回路よりNビットの入力データData-Aが入力される。このタイミングで入力データData-Aは値1に更新される。よって、データ更新トリガTrig-Aは1になり、このデータ更新トリガTrig-Aは次のクロックの立ち上がりエッジで0に戻る。この入力データ待機状態S1のときには、レディ信号Readyは0として出力している。そして、データ更新トリガTrig-Aが1に変化している。入力データ待機状態S1では、入力側イネーブル信号ENB-Aはデータ更新トリガTrig-Aの値を出力する。よって、入力側イネーブル信号ENB-Aは1に変化する。これにより、入力側フリップフロップ4は入力データData-Aの入力を値1に更新する。そして、クロックCLK-Aの次の時刻T2で中間データMidとして値1が出力される。入力側イネーブル信号ENB-Aが1に変化するのは、入力データ待機状態S1であり且つデータ更新トリガTrig-Aが1に変化したときのみである。よって、それ以外のときには、入力側フリップフロップ4は中間データMidの値1を継続的に保持し続ける。前述したように、データ更新トリガTrig-Aは1となっている。よって、次のクロックの時刻T2において、制御部6の状態は入力データホールド状態S2に遷移する。この状態では、制御部6はレディ信号Readyを0、入力側イネーブル信号ENB-Aを0として出力する。次の時刻T3において、制御部6は無条件で入力データレディ状態S3に遷移する。このときには、レディ信号Readyを1、イネーブル信号ENB-Aを0として出力する。このレディ信号Readyが、クロック境界を挟んだ出力側二段フリップフロップ7に出力される。これにより、レディ信号ReadyがクロックCLK-Bに同期した出力側アクノレッジ信号ACK-Bとなる。レディ信号Readyが1に変化してから、出力側アクノレッジ信号ACK-Bが1に変化するまでには所定の時間を要する。よって、時刻T3よりも後の時刻T4において出力側アクノレッジ信号ACK-Bが1に変化する。この時刻T4はクロックCLK-Bに同期したタイミングになる。信号検出部8は出力側アクノレッジ信号ACK-Bが1に変化する立ち上がりエッジを検出する。そして、1クロック周期分のハイパルスの信号値が1の信号を出力する。この信号が出力側イネーブル信号ENB-Bとなる。よって、クロックCLK-Bにおいて時刻T4の次の時刻T5にイネーブル信号ENB-Bの値が1に変化し、その次の時刻T6において0に戻る。このイネーブル信号ENB-Bが出力側フリップフロップ5に入力される。出力側フリップフロップ5は、出力側イネーブル信号ENB-Bが1になったことから、クロックCLK-Bの立ち上がりエッジにおいて、入力側フリップフロップ4が出力する中間データMidを入力して、保持している値を更新する。このときの中間データMidは値1になっており、出力側フリップフロップ5はこの値1を更新し、時刻T5の次のクロックである時刻T6において出力データData-Bを値1として出力する。これにより、クロックCLK-Aに同期した入力データData-Aの値1を、クロックCLK-Bに同期する出力データData-Bとして出力している。そして、出力側フリップフロップ5は、出力側イネーブル信号ENB-Bが1に変化するまで、保持している値1を継続して出力する。時刻T4において、1に変化した出力側アクノレッジ信号ACK-Bは信号検出部8だけではなく、入力側二段フリップフロップ10にも入力される。そして、この入力側二段フリップフロップ10により、出力側アクノレッジ信号ACK-BクロックCLK-Bに同期した信号は入力側アクノレッジ信号ACK-AクロックCLK-Aに同期した信号となる。入力側アクノレッジ信号ACK-Aは、もともとは出力側アクノレッジ信号ACK-Bであり、この出力側アクノレッジ信号ACK-Bは、もともとはレディ信号Readyである。つまり、入力側アクノレッジ信号ACK-Aはレディ信号Readyを出力側回路部3に出力し、この出力側回路部3に出力した信号を入力側回路部2に戻した信号になる。入力側アクノレッジ信号ACK-Aは出力側アクノレッジ信号ACK-Bが1に変化したタイミングよりも後の時刻T7のクロックにおいて、1に変化する。この1に変化した入力側アクノレッジ信号ACK-Aが制御部6に入力される。入力側アクノレッジ信号ACK-Aが1に変化すると、図2に示すように制御部6は入力データレディ状態S3からアクノレッジ待機状態S4に遷移する。アクノレッジ待機状態S4では、レディ信号Readyは1から0に更新しており、入力側イネーブル信号ENB-Aは0になっている。よって、時刻T7の次のクロックである時刻T8において、レディ信号Readyは0に変化する。このレディ信号Readyは出力側二段フリップフロップ7に入力されて、出力側アクノレッジ信号ACK-Bとなる。出力側二段フリップフロップ7において、レディ信号ReadyはクロックCLK-Bに同期した出力側アクノレッジ信号ACK-Bとなる。よって、時刻T8よりも後のクロックの時刻T9において、出力側アクノレッジ信号ACK-Bは0に変化する。この出力側アクノレッジ信号ACK-Bが入力側二段フリップフロップ10を介して、クロックCLK-Aに同期した入力側アクノレッジ信号ACK-Aとなる。よって、時刻T9よりも後のクロックである時刻T10において入力側アクノレッジ信号ACK-Aは0に変化する。入力側アクノレッジ信号ACK-Aが0に変化すると、制御部6はアクノレッジ待機状態S4から入力データ待機状態S1に状態を遷移する。以上より、出力側フリップフロップ5が中間データMidを入力して、保持する値を更新するのは、出力側イネーブル信号ENB-Bが1に変化したときであり、この出力側イネーブル信号ENB-Bが0に変化したときには、中間データMidの入力は終了している。この出力側イネーブル信号ENB-Bが0から1に変化し、1から0に変化するまでの間出力側フリップフロップ5が中間データMidを入力して、保持する値を更新する間は、入力側フリップフロップ4は保持した値を固定的に保持し続けるようにしている。つまり、この間は、入力側フリップフロップ4が保持する値を更新しないようにしている。このために、制御部6は入力データ待機状態S1のときにのみ入力側イネーブル信号ENB-Aを1に変化することを可能にしている。つまり、入力データ待機状態S1のときにのみ入力側フリップフロップ4が入力データData-Aを入力して、保持する値を更新することが可能なように制御している入力側イネーブル信号ENB-Aを1にするように制御している。出力側フリップフロップ5は中間データMidを入力して、保持する値を更新するが、中間データMidの入力を開始するのは、出力側イネーブル信号ENB-Bが1に変化したときである。出力側イネーブル信号ENB-Bが1になるためには、出力側アクノレッジ信号ACK-Bが1に変化している必要があり、つまりレディ信号Readyが1に変化している必要がある。レディ信号Readyが1になるのは、制御部6が入力データレディ状態S3のときであり、入力データ待機状態S1に遷移するのは、入力データレディ状態S3からアクノレッジ待機状態S4に遷移したさらにその後である。入力データレディ状態S3から入力データ待機状態S1に遷移するまでの間には、出力側フリップフロップ5に出力側イネーブル信号の値1が入力されている。つまり、入力側フリップフロップ4が入力データData-Aの値を入力して保持する値を更新する前に、既に出力側フリップフロップ5が中間データMidを入力して保持する値の更新を開始している。また、出力側イネーブル信号ENB-Bは出力側アクノレッジ信号ACK-Bの立ち上がりを検出したときの1クロック周期分のハイパルスになる。つまり、クロックCLK-Bの1クロックで1から0に戻る。出力側アクノレッジ信号ACK-Bが1に変化して、この出力側アクノレッジ信号ACK-Bが入力側アクノレッジ信号ACK-Aになり、制御部6はアクノレッジ待機状態S4に遷移する。そして、0の値がレディ信号Ready、出力側アクノレッジ信号ACK-B、入力側アクノレッジ信号ACK-Aとなって、制御部6はアクノレッジした域状態S4から入力データ待機状態S1に遷移する。このときには、既に出力側フリップフロップ5に入力される出力側イネーブル信号ENB-Bは1から0に変化しており、中間データMidの値を入力して更新する作業は終了している。従って、出力側フリップフロップ5が中間データMidを入力して保持する値を更新する作業を開始してから終了するまでの間は入力データ待機状態S1にはならないように制御している。つまり、この間は入力側フリップフロップ4が入力データData-Aの値を入力して更新しないように制御している。つまり、出力側フリップフロップ5が中間データMidを入力している最中は、入力側フリップフロップ4は値の更新は行わず、保持している値を固定的に出力している。これにより、出力側フリップフロップ5が中間データMidを入力している最中に中間データMidの値が変化しなくなり、出力側フリップフロップ5は不正な値を入力することがなくなる。このため、出力側フリップフロップ5が出力する出力データData-B、つまりデータ転送回路1が出力する出力データData-Bが不正な値となることを回避できる。そして、本実施形態の処理はパルスストレッチ回路を設けることなく行うことができる。このため、クロックCLK-AとCLK-Bとの大小関係およびその比によって、パルスストレッチ回路の設計や検証工数を変更する必要がなくなる。図4は入力側回路部2のクロックCLK-Aが出力側回路部3のクロックCLK-Bよりも非常に高速な場合のタイミングチャートを示している。この場合でも、出力側イネーブル信号ENB-Bが1に変化して、出力データData-Bが更新されるときには、中間データMidは固定した値を保持し続けている。これにより、不正な値が転送されることなく、正確な値が転送される。図5は入力側回路部2のクロックCLK-Aよりも出力側回路部3のクロックCLK-Bの方が高速な場合CLK-A<CLK-Bを示している。この場合でも、出力側フリップフロップ5が中間データMidを入力して保持する値を更新するときには、入力側フリップフロップ4は入力データData-Aを入力して値を変更することがなく、固定的な値を出力している。これにより、クロックCLK-A<クロックCLK-Bであっても、不正な値が転送されることを回避することができるようになる。図6はデータ更新トリガTrig-Aを生成するトリガ生成回路20を示している。トリガ生成回路20はNビットのトリガ生成フリップフロップ21と比較器図中ではNbitCmp22とを備えて構成している。トリガ生成フリップフロップ21はデータ転送回路1の入力側回路部2と同じクロックCLK-Aで動作を行っている。トリガ生成フリップフロップ21は入力データData-Aを入力して、その値を保持する。そして、1クロック遅れたタイミングで比較器22に保持した値を出力する。このときにトリガ生成フリップフロップ21が出力する値をData-Cとする。比較器22には入力データData-Aが直接的に入力されている。比較器22は入力データData-Aの値とトリガ生成フリップフロップ21から出力されたData-Cの値との比較を行っている。比較の結果、一致していれば0を出力し、異なれば1を出力する。この比較器22が出力する値は前述したデータ更新トリガTrig-Aになる。図7はトリガ生成回路20の動作を示しており、Data-AとData-Cとの比較を行って、異なっているときには1を出力しており、つまり入力データData-Aが更新されたときに1を出力するデータ更新トリガTrig-Aを出力することができる。従って、図6のトリガ生成回路20により入力データData-Aの1クロック分の前後のタイミングの値を比較することで、入力データData-Aが更新されたか否かを示すデータ更新トリガTrig―Aを生成することができる。この生成したデータ更新トリガTrig-Aをデータ転送回路1に出力することができる。