"差動データ信号の変化を強調した強調済み差動データ信号を出力する差動出力バッファであって、前記差動データ信号と、該差動データ信号を所定の時間だけ遅延し、反転した、反転遅延差動データ信号とを、所定の比率で混合した、混合差動データ信号を生成する混合回路を有する混合段と、それぞれの対となるトランジスタのソースが共通に接続され、第1および第2の出力段電流源から出力段動作電流が供給される第1および第2の出力段差動トランジスタ対からなり、両対の対応するトランジスタのドレインがそれぞれの出力段負荷抵抗に共通に接続され、第1の出力段差動トランジスタ対のゲートに前記差動データ信号が入力され、第2の出力段差動トランジスタ対のゲートに前記混合差動データ信号が入力され、ドレインから前記強調済み差動データ信号を出力する出力段とを有し、前記混合段が、所要の強調量に応じて、前記混合回路での前記差動データ信号と前記反転遅延差動データ信号との混合比を1:0、1:1、0:1のいずれかに設定する混合比設定回路を含むことを特徴とする差動出力バッファ。前記混合回路が、それぞれの対となるトランジスタのソースが共通に接続され、第1および第2の混合段電流源から第1の混合段動作電流が供給される第1および第2の混合段差動トランジスタ対からなり、両対の対応するトランジスタのドレインがそれぞれの混合段負荷抵抗に共通に接続され、第1の混合段差動トランジスタ対のゲートに前記差動データ信号が入力され、第2の混合段差動トランジスタ対のゲートに前記反転遅延差動データ信号が入力され、ドレインから前記混合差動データ信号を出力し、前記混合比設定回路が、前記第1および第2の混合段差動トランジスタ対のそれぞれへの、前記第1および第2の混合段電流源からの混合段動作電流の供給を許可/禁止するか、もしくは、前記差動データ信号および反転遅延差動データ信号の入力を許可/禁止することを特徴とする請求項1記載の差動出力バッファ。前記第1および第2の混合段電流源が、前記第1の混合段動作電流と、該第1の混合段動作電流の2倍の混合段動作電流とを切り換えて供給するものであり、前記混合比設定回路が、前記混合比を1:1に設定するときには、前記第1および第2の混合段差動トランジスタ対のそれぞれへの前記第1および第2の混合段電流源からの前記第1の混合段動作電流の供給を許可し、前記混合比を1:0もしくは0:1に設定するときには、前記第1および第2の混合段差動トランジスタ対の一方のみへの前記第1および第2の混合段電流源の対応する一方からの前記2倍の混合段動作電流の供給を許可することを特徴とする請求項2記載の差動出力バッファ。前記混合回路が、第1および第2の混合差動データ信号を生成する第1および第2の混合回路を含み、前記第2の出力段電流源が互いに異なる電流を供給する第1および第2の強調用電流源を含み、前記第2の出力段差動トランジスタ対が、それぞれの対となるトランジスタのソースが共通に接続され、前記第1および第2の強調用電流源から出力段動作電流が供給される第1および第2の強調用差動トランジスタ対からなり、両対の対応するトランジスタのドレインがそれぞれ前記出力段負荷抵抗に接続され、第1の強調用差動トランジスタ対のゲートに前記第1の混合差動データ信号が入力され、第2の強調用差動トランジスタ対のゲートに前記第2の混合差動データ信号が入力され、前記混合比設定回路が、前記第1および第2の混合回路のそれぞれでの前記差動データ信号と前記反転遅延差動データ信号との混合比を1:0、1:1、0:1のいずれかに設定することを特徴とする請求項1ないし3のいずれかに記載の差動出力バッファ。前記混合回路に、前記所定の時間が互いに異なる第1および第2の反転遅延差動データ信号を入力し、前記混合比設定回路が、前記差動データ信号と、前記所定の時間が互いに異なる第1および第2の反転遅延差動データ信号との混合比を、1:0:0、1:1:0、1:0:1、0:1:0、0:0:1、0:1:1のいずれかに設定することを特徴とする請求項1ないし4のいずれかに記載の差動出力バッファ。本発明は、負荷容量やチップ面積を増やすことなく複数段にわたる高精度な強調が可能な差動出力バッファを提供することを目的とする。上記目的を達成する本発明の差動出力バッファは、差動データ信号の変化を強調した強調済み差動データ信号を出力する差動出力バッファであって、差動データ信号と、その差動データ信号を所定の時間だけ遅延し、反転した、反転遅延差動データ信号とを、所定の比率で混合した、混合差動データ信号を生成する混合回路を有する混合段と、それぞれの対となるトランジスタのソースが共通に接続され、第1および第2の出力段電流源から出力段動作電流が供給される第1および第2の出力段差動トランジスタ対からなり、両対の対応するトランジスタのドレインがそれぞれの出力段負荷抵抗に共通に接続され、第1の出力段差動トランジスタ対のゲートに差動データ信号が入力され、第2の出力段差動トランジスタ対のゲートに混合差動データ信号が入力され、ドレインから強調済み差動データ信号を出力する出力段とを有し、上記混合段が、所要の強調量に応じて、混合回路での差動データ信号と反転遅延差動データ信号との混合比を1:0、1:1、0:1のいずれかに設定する混合比設定回路を含むことを特徴とする。本発明の差動出力バッファは、上記混合段が、上記混合比を1:0、1:1、0:1のいずれかに設定するものである。このように、前掲の特許文献1で採用されているような中途半端な混合比を採用しないことにより、出力段の非線形性は問題とならず、高精度な強調が可能である。また、この差動出力バッファは、負荷容量やチップ面積を増加させることなく、実現可能である。ここで本発明の差動増幅バッファは、上記混合回路が、それぞれの対となるトランジスタのソースが共通に接続され、第1および第2の混合段電流源から第1の混合段動作電流が供給される第1および第2の混合段差動トランジスタ対からなり、両対の対応するトランジスタのドレインがそれぞれの混合段負荷抵抗に共通に接続され、第1の混合段差動トランジスタ対のゲートに差動データ信号が入力され、第2の混合段差動トランジスタ対のゲートに反転遅延差動データ信号が入力され、ドレインから混合差動データ信号を出力し、上記混合比設定回路が、第1および第2の混合段差動トランジスタ対のそれぞれへの、第1および第2の混合段電流源からの混合段動作電流の供給を許可/禁止するか、もしくは、前記差動データ信号および反転遅延差動データ信号の入力を許可/禁止することを特徴とする差動出力バッファであってもよい。このように構成すると、混合回路は、特許文献1のプリドライバ段回路と同様な回路構成をもち、混合比設定回路により、その混合回路に対し許可/禁止という二値的な制御を行なうことで、上記の混合比を実現することができる。また、この場合さらに、第1および第2の混合段電流源が、第1の混合段動作電流と、その第1の混合段動作電流の2倍の混合段動作電流とを切り換えて供給するものであり、混合比設定回路が、混合比を1:1に設定するときには、第1および第2の混合段差動トランジスタ対のそれぞれへの第1および第2の混合段電流源からの第1の混合段動作電流の供給を許可し、混合比を1:0もしくは0:1に設定するときには、第1および第2の混合段差動トランジスタ対の一方のみへの第1および第2の混合段電流源の対応する一方からの2倍の混合段動作電流の供給を許可する差動出力バッファであってもよい。このような簡単な電流切替えで、許可/禁止を切り替えることができる。さらに、本発明の差動出力バッファにおいて、上記混合回路が、第1および第2の混合差動データ信号を生成する第1および第2の混合回路を含み、上記第2の出力段電流源が互いに異なる電流を供給する第1および第2の強調用電流源を含み、上記第2の出力段差動トランジスタ対が、それぞれの対となるトランジスタのソースが共通に接続され、第1および第2の強調用電流源から出力段動作電流が供給される第1および第2の強調用差動トランジスタ対からなり、両対の対応するトランジスタのドレインがそれぞれ出力段負荷抵抗に接続され、第1の強調用差動トランジスタ対のゲートに第1の混合差動データ信号が入力され、第2の強調用差動トランジスタ対のゲートに第2の混合差動データ信号が入力され、上記混合比設定回路が、第1および第2の混合回路のそれぞれでの差動データ信号と反転遅延差動データ信号との混合比を1:0、1:1、0:1のいずれかに設定する差動出力バッファであることが好ましい。このように構成すると、強調のレベルの数をさらに増やすことができる。さらに本発明の差動出力バッファが、上記混合回路に、上記所定の時間が互いに異なる第1および第2の反転遅延差動データ信号を入力し、上記混合比設定回路が、前記差動データ信号と、前記所定の時間が互いに異なる第1および第2の反転遅延差動データ信号との混合比を、1:0:0、1:1:0、1:0:1、0:1:0、0:0:1、0:1:1のいずれかに設定することを特徴とする差動出力バッファであることが好ましい。このように構成すると、レベルを時間的に複数段に変更する強調を行なうことが可能である。また、本発明の差動出力バッファは、上記第2の出力段電流源が供給する出力段動作電流が上記第1の出力段電流源が供給する出力段動作電流より小さい差動出力バッファであってもよい。このように互いに異なる出力段動作電流とすることにより、それらの組合せの数を増やし、さらに多数の強調を行なうことができる。上記の通り、本発明の差動出力バッファによれば、負荷容量やチップ面積を増やすことなく複数段にわたる高精度な強調を行なうことが可能である。以下、本発明の実施形態を説明する。図1は、本発明の第1実施形態としての差動出力バッファの回路図である。図1に示す差動出力バッファ100Aは、差動データ信号VIN,VIN_Bの変化を強調した強調済み差動データ信号VOUT,VOUT_Bを出力する回路である。この差動出力バッファ100Aは、混合段10Aと出力段20Aとを有する。混合段10Aは、差動データ信号VIN,VIN_Bと、その差動データ信号VIN,VIN_Bを所定時間だけ遅延しここでは、遅延の時間単位をタップと称する。ここでは、この所定時間は1タップとする、さらに反転した、反転遅延時間差動データ信号EVIN_B,EVINとを後述する混合比で混合した、混合差動データ信号を生成する。混合段10Aは、第1のバッファ11と、混合回路12とを有する。バッファ11には、差動データ信号VIN,VIN_Bが入力され、その差動データ信号VIN,VIN_Bと同一論理の差動データ信号VA1,VA2を出力する。この第1のバッファ11は必須では無いが、差動データ信号VA1,VA2のタイミングを以下に説明する混合回路12が出力する混合差動データ信号VB1,VB2のタイミングとそろえるために、設けることが好ましい。また、混合回路12は、第2のバッファ12aと第3のバッファ12bとを有する。この混合回路12のうちの第2のバッファ12aには、差動データ信号VIN,VIN_Bが入力され、第3のバッファ12bには、その差動データ信号VIN,VIN_Bを1タップだけ遅延させた遅延差動データ信号EVIN,EVIN_Bが入力される。混合回路12では、図1に示されるように、第3のバッファ12bの逆相出力○の符号が付されていると第2のバッファ12aの正相出力○の符号が付されていないとが接続されて出力信号VB1を出力する第1の出力端子を構成し、第2のバッファ12aの逆相出力○の符号が付されていると第3のバッファ正相出力○の符号が付されていないとが接続されて出力信号VB2を出力する第2の出力端子を構成している。このように、第2のバッファ12aと第3のバッファ12bとの、正相出力と逆相出力とが互いに接続されているため、第2のバッファ12aに差動データ信号VIN,VIN_Bを入力し、第3のバッファ12bに遅延差動データ信号EVIN,EVIN_Bを入力することにより、混合回路12では、差動データ信号VIN,VIN_Bと、遅延差動データ信号EVIN,EVIN_Bを反転した信号とが混合される。すなわち、混合回路12では、差動データ信号VIN,VIN_Bと反転遅延差動データ信号EVIN_B,EVINとを混合して混合差動データ信号VB1,VB2を生成する。この混合回路12では、差動データ信号VIN,VIN_Bと、遅延差動データ信号EVIN,EVIN_Bが反転した反転遅延差動データ信号EVIN_B,EVINが、後述するようにして、1:0、1:1、0:1のいずれかの混合比で混合されて混合差動データ信号VB1,VB2が生成される。この混合比は、この図1には明示されていない混合比設定回路後述するにより設定される。出力段20Aは、第1のトランジスタ21aと第2のトランジスタ21bとからなる第1の出力段差動トランジスタ対21と、第3のトランジスタ22aと第4のトランジスタ22bとからなる第2の出力段差動トランジスタ対22とを有する。第1の出力段差動トランジスタ対21を構成する第1および第2のトランジスタ21a,21bのソースは共通に、トランジスタ23のドレインに接続されている。このトランジスタ23のソースはグラウンドに接地されており、このトランジスタ23は定電流源として使われている。第1の出力段差動トランジスタ対21を構成する第1および第2のトランジスタ21a,21bは、互いに等しい寸法を有している。第2の出力段差動トランジスタ対22や、混合段の差動トランジスタ対を構成するトランジスタも、同様に、互いに等しい寸法を有する。第2の出力段差動トランジスタ対22についても同様であり、この第2の出力段差動トランジスタ対22を構成する第3および第4のトランジスタ22a,22bのソースは共通に接続され、トランジスタ24のドレインに接続されている。このトランジスタ24のソースはグラウンドに接地されており、このトランジスタ24も定電流源として使われている。また、第1の出力段差動トランジスタ対21の、差動データ信号VA1がゲートに入力される第1のトランジスタ21aと、第2の出力段差動トランジスタ対22の、混合差動データ信号VB1がゲートに入力される第3のトランジスタ22aは、それらのドレインが共通に、一端が電源VDDに接続された第1の出力段負荷抵抗25aの他端に接続されている。また、これと同様に、第1の出力段差動トランジスタ対21の、差動データ信号VA2がゲートに入力される第2のトランジスタ21bと、第2の出力段差動トランジスタ対22の、混合差動データ信号VB2がゲートに入力される第4のトランジスタ22bは、それらのドレインが共通に、一端が電源VDDに接続された第2の出力負荷抵抗25bの他端に接続されている。この接続により、第1の出力段負荷抵抗25aに接続された第1のトランジスタ21aおよび第3のトランジスタ22aのドレインと、第2の出力段負荷抵抗25bに接続された第2のトランジスタ21bおよび第4のトランジスタ22bのドレインとの間に、差動データ信号VA1,VA2と、混合差動データ信号VB1,VB2とを加算し、反転した差動出力信号VOUT,VOUT_Bが出力される。従って、差動出力バッファ100A全体では、差動データ信号VIN,VIN_Bと反転遅延差動データ信号EVIN_B,EVINとを混合した差動出力信号VOUT,VOUT_Bを得ることができる。ここで仮に、混合回路12および第2の出力段トランジスタ対22を配置せずに、すなわちプリエンファシスの技術を用いることは止めて、バッファ11および第1の出力段トランジスタ21を備えた差動出力バッファを想定する。この差動出力バッファを使って、設計上の、ある伝送路に信号を伝送するのに必要なトランジスタ21a,21b,23の寸法を100とする。この仮想的な差動出力バッファと比べたとき、図1に示す差動出力バッファ100Aは、その設計上の伝送路に信号を伝送するにあたり、第1の出力段トランジスタ対21を構成する第1および第2のトランジスタ21a,21bおよび定電流源用のトランジスタ23は、例えば60の寸法でよく、第2の出力段差動トランジスタ対22を構成する第3および第4のトランジスタ22a,22bおよび定電流源用のトランジスタ24は40の寸法でよい。これらのトランジスタの寸法は60と40である必要はなく、強調のレベルに応じて、例えば70と30、50と50など、対応する2つのトランジスタを合わせた寸法を100にすることができる。ここでは、60と40とに分けた場合を例に挙げて説明を続ける。定電流源用のトランジスタ23は、上記の仮想的な差動出力バッファのトランジスタ対の場合は100に対応した定電流を流す必要があるが、図1の差動出力バッファ100Aの場合はその定電流の60の電流を流せばよく、したがって60の寸法でよい。したがって、その定電流源トランジスタ23に接続されている第1および第2のトランジスタ21a,21bも60の寸法でよい。またこれと同様、定電流源用のトランジスタ24は、40の定電流を流せばよく、したがって40の寸法でよく、その定電流源トランジスタ24に接続されている第3および第4のトランジスタ22a,22bも40の寸法でよい。すなわち、この図1に示す差動出力バッファ100Aの出力段20Aは、1つの出力段差動トランジスタ対のみを備えたプリエンファシスの技術を使わない出力段と比べ、全体としてほぼ同一サイズでプリエンファシスの技術が組み込まれている。さらに、第1および第2の出力段トランジスタ対22,23の合計の寸法が同一であることから、この出力段20Aは、負荷容量を増加させずにプリエンファシスを実現する回路となっている。図2は、図1に示す差動出力バッファ100Aの混合段10Aを構成する混合回路の一例を示す回路図である。この混合回路12も、図1に示す出力段20Aに近似した回路構成を有する。ただし、2つの差動トランジスタ対を構成するトランジスタの間の寸法上の差異はない。この混合回路12は第1および第2のトランジスタ121a,121bからなる第1の混合段トランジスタ対121と、第3および第4のトランジスタ122a,122bからなる第2の混合段トランジスタ対122とを有する。第1の混合段トランジスタ対121を構成する第1および第2のトランジスタ121a,122bのソースは共通に、第1の混合段電流源123を構成する2つの定電流源123a,123bの双方に接続されている。これら2つの定電流源123a,123bはそれぞれ、例えば図1の出力段の定電流源と同様、トランジスタ等で構成してもよい。また、この第1の混合段差動トランジスタ対121と同様、第2の混合段差動トランジスタ対122を構成する第3および第4のトランジスタ122a,122bのソースは、共通に、第2の混合段電流源124を構成する2つの定電流源124a,124bの双方に接続されている。これら合計4つの定電流源123a,123b,124a,124bは、いずれも同一の電流値の電流を流す定電流源である。また、第1の混合段差動トランジスタ対121を構成する第1のトランジスタ121aと、第2の混合段差動トランジスタ対122を構成する第3のトランジスタ122aは、それらのドレインが、一端が電源VDDに接続された第1の混合段負荷抵抗125aの他端に共通に接続されている。またこれと同様に、第1の混合段差動トランジスタ対121を構成する第2のトランジスタ121bと、第2の混合段差動トランジスタ対122を構成する第4のトランジスタ124bは、それらのドレインが、一端が電源VDDに接続された第2の混合段負荷抵抗125bの他端に共通に接続されている。また、この図2には、混合比設定回路14が1つのブロックで示されている。この混合比設定回路14は、制御信号CSに応じて、第1および第2の混合段電流源123,124を構成する4つの定電流源123a,123b,124a,124bのそれぞれを、トランジスタ121a,121b,122a,122bのソース電流が流れるように動作させ、又は、ソース電流の流れを遮断する。ここでは、第1の混合段電流源123を構成する2つの定電流源123a,123bの双方を動作させるオンにするとともに第2の混合段電流源124を構成する2つの定電流源124a,124bの双方を遮断するオフにする第1のモード、第1の混合段電流源123を構成する2つの定電流源123a,123bのうちの一方の定電流源ここでは定電流源123aとするをオンにするとともに他方の定電流源123bをオフにし、かつ第2の混合段電流源124についても、それを構成する2つの定電流源124a,124bのうちの一方の定電流源ここでは定電流源124aとするをオンにするとともに他方の定電流源124aをオフにする第2のモード、および第1の混合段電流源123を構成する2つの定電流源123a,123bの双方をオフにするとともに第2の混合段電流源124を構成する2つの定電流源124a,124bの双方をオンにする第3のモードのみ許容されている。これら第1のモード、第2のモード、および第3のモードでは、この図2に示す混合回路12から、差動データ信号VIN,VIN_Bと、反転差動データ信号EVIN_B,EVINを、それぞれ、1:0、1:1および0:1の混合比で混合した混合差動データ信号VB1,VB2が出力される。この混合差動データ信号VB1,VB2は、図1に示す出力段20Aの第2の出力段差動トランジスタ対22を構成する2つのトランジスタ22a,22bのゲートに入力される。ここで、上記の混合比は、1:0、1:1、0:1のいずれかであるため、第2の出力段差動トランジスタ対22を構成する2つのトランジスタ22a,22bのゲートには、中途半端なレベルの信号が入力されることはなく、同一レベルの信号が入力されるか、あるいは、一方が論理1、他方が論理0の信号が入力される。これらのいずれの場合にも、差動入力信号の振幅に依存した第2の出力差動トランジスタ対の増幅率の変化に影響されず、一定の状態が得られる。すなわち、前者の場合には、第2の出力段差動トランジスタ対のトランジスタ22a,22bには、それぞれ、電流源24の電流が1/2ずつ流れる。後者の場合には、トランジスタ22a,22bの一方に、電流源24の電流が全て流れ、他方の電流はゼロになる。このため、差動データ信号VIN,VIN_Bと反転遅延差動データ信号EVIN_B,EVINとを所望の比率で混合した、すなわち、所望の強調レベルの差動出力信号VOUT,VOUT_Bを得ることができる。これに対し、前掲の特許文献1に開示された技術は、その表3に示されたように、混合回路において、さまざまな混合比C2:C3で差動データ信号と反転遅延差動データ信号との混合が行われる。このため、出力段の増幅率の変化により、所望の強調レベルを得ることができない場合がある。例えば、表3の1段目に示された混合比C2:C3=100:0の場合には、所望のレベル0での強調を得ることができる。しかし、例えば表3の3段目に示されたC2:C3=60:40の場合には、差動データ信号と反転遅延差動データ信号とが打ち消しあって混合差動データ信号の振幅が小さくなったときに比較して、差動データ信号と反転遅延差動データ信号とが強めあって混合差動データ信号の振幅が大きくなったときには、第2の出力段差動トランジスタ対の増幅率が小さくなる。このため、反転遅延差動データ信号をC3=40の比率で混合したことによって期待される所望のレベル16の強調は実際には得られず、それよりも小さなレベルの強調しか得ることができない。表1は、図1,図2に示す差動出力バッファ100Aにおいて、上記の混合比を変化させたときの、出力段20Aの出力信号強調済み差動データ信号VOUT,VOUT_Bに含まれる、差動データ信号VIN,VIN_Bと反転遅延データ信号EVIN_B,EVINとの混合比率を示した表である。この表1中、VINは、差動データ信号VIN,VIN_Bの比率を表わし、EVは反転遅延差動データ信号EVIN_B,EVINの比率を表わしている。また、この表1中、第1、第2は、図1に示す出力段20Aを構成する、それぞれ第1および第2の出力段差動トランジスタ対21,22の寄与率を表わしている。この表1の1の欄は、混合回路12図2参照における、上述の混合比が1:0の第1のモードを示している。この第1のモードでは、第2の出力段差動トランジスタ対22には、差動データ信号VIN,VIN_Bのみに由来する信号が入力される。ここで第1および第2の出力段差動トランジスタ対21,22は、出力段20Aからの出力信号強調済み差動データ信号VOUT,VOUT_Bに対し、それぞれ、60,40ずつ寄与する。したがって、表1の1に示す第1のモードでは、強調済み差動データ信号VOUT,VOUT_Bに対しVINが100、EVは0の寄与率となる。また、表1の2の欄は、混合回路12図2参照における、上述の混合比が1:1の第2のモードを示している。この第2のモードでは、第2の出力段差動トランジスタ対22には、差動データ信号VIN,VIN_Bと、反転遅延差動データ信号EVIN_B,EVINが、1:1の比率で混合された信号が入力される。したがって、強調済み差動データ信号VOUT,VOUT_Bに対する、出力段20Aの第2の出力段差動トランジスタ対22におけるVINとEVの寄与率は、それぞれ20,20となる。第1の出力段差動トランジスタ対21は、全てVINに寄与しており、その寄与率は60であるため、それらを足し合わせると、VINが80、EVが20となる。また、表1の3の欄は、混合回路12図2参照における、上述の混合比が0:1の第3のモードを示している。この第3のモードでは、第2の出力段差動トランジスタ対22には、反転遅延差動データ信号EVIN_B,EVINのみに由来する信号が入力される。したがって、第2の出力段差動トランジスタ対22における、強調済み差動データ信号VOUT,VOUT_Bに対する、VINとEVの寄与は、それぞれ、0,40となる。したがって第1の出力段差動トランジスタ対21を含めた全体としては、VINが60、EVが40となる。尚、上述の第1実施形態では、図1に示す第1および第2の出力段差動トランジスタ対21,22の寄与率がそれぞれ60,40であるとして説明したが、これらの寄与率は、要求される強調のレベルに応じて任意に変更することができる。また、上述の第1実施形態では、図2に示す混合回路12において、第1および第2の混合段差動トランジスタ対121,122のいずれにも、同一の電流値の電流を流す定電流源123a,123b;124a,124bを2つずつ配置し、混合比設定回路13でオン/オフを切り替える構成としている。しかしながら、同時にオンとなる定電流源は2つであるため、定電流源は2つとし、それら2つの定電流源の双方を第1の混合段差動トランジスタ対121に接続するか、それら2つの定電流源を第1および第2の混合段差動トランジスタ対121,122に1つずつ接続するか、それら2つの定電流源の双方を第2の混合段差動トランジスタ対122に接続するかを切り替える構成としてもよい。あるいは、第1および第2の混合段差動トランジスタ対121,122のそれぞれに対応して定電流源を1つずつ配置し、それら合計2つの定電流源をオン/オフしてもよい。この場合、一方の定電流源をオン、他方の定電流源をオフにすると、それら双方の定電流源をオンにした場合と比べ合計の電流値は半分になる。このため、混合差動データ信号のコモンレベル電圧が高くなるとともに、振幅が半分になる。しかし、少なくとも電源電圧VDDが比較的高い場合には、第2の出力段差動トランジスタ対を、このような混合差動データ信号が入力された場合にもトランジスタ22a,22bの一方に電流源24の電流が全て流れ、他方の電流はゼロになり、出力信号の振幅が一定に保たれるように設計することが可能である。また、第1および第2の混合段差動トランジスタ対121,122それぞれに対応した定電流源は常にオン状態とし、第1および第2の混合段差動トランジスタ対121,122への入力信号差動データ信号VIN,VIN_Bおよび反転遅延差動データ信号EVIN_B,EVINの入力をオン/オフしてもよい。以上説明した第1実施形態およびその各種変形例の思想は、その性質に反しない限り、以下に説明する第2実施形態以降の各実施形態にも適用することができる。図3は、本発明の第2実施形態の差動出力バッファの回路図である。この図3に示す差動出力バッファ100Bは、混合段10Bと出力段20Bを有する。混合段10Bには、図1に示す第1実施形態の差動出力バッファ100Aの混合段10Aと同一の構成バッファ11および混合回路12に加え、さらに、もう1つの混合回路13が備えられている。この混合回路13も、混合回路12と同様、第4のバッファ13aと第5のバッファ13bとからなる2つのバッファを有し、第4のバッファ13aには差動データ信号VIN,VIN_Bが入力され、第5のバッファ13bには遅延差動データ信号EVIN,EVIN_Bが入力される。この混合回路13の具体的な回路構成は、もう一方の混合回路12図2参照と同一であり、重複説明は省略するが、この混合回路13においても、差動データ信号VIN,VIN_Bと反転遅延差動データ信号EVIN_B,EVINとの混合比が1:0、1:1、0:1のいずれかに切り替えられる。また、この図3に示す差動出力バッファ100Bの出力段20Bには、図1に示す第1実施形態の差動出力バッファ100Aの出力段20Aと同様の第1および第2の出力段差動トランジスタ対21,22に、さらに第3の出力段差動トランジスタ対26が追加された構成を有する。ただし、この図3に示す第2実施形態の出力段20Bの場合、第2の出力段差動トランジスタ対22を構成する第3および第4のトランジスタ22a,22bは、前述の第1実施形態で説明した意味における、30のサイズ第1実施形態の場合40となっている。また、トランジスタ24も30のサイズであり、そのトランジスタ24からなる定電流源は全体の電流値を100としたときに30の電流値の電流を流す構成となっている。第3の出力段差動トランジスタ対26を構成する第5および第6のトランジスタ26a,26bのソースは共通に、トランジスタ27のドレインに接続されている。このトランジスタ27のソースはグラウンドに接地されており、定電流源として使われている。また、第5トランジスタ26aのドレインは、第1および第3のトランジスタ21a,22aのドレインと共通に接続され、第6のトランジスタ26bのドレインは、第2および第4のトランジスタ21b,22bのドレインと共通に接続されている。この第3の出力段差動トランジスタ対26を構成する第5および第6のトランジスタ26a,26bおよびトランジスタ27は、第1実施形態で説明した意味における10のサイズのトランジスタであり、また、トランジスタ27に流れる電流の電流値も10である。すなわち、この第2実施形態の差動出力バッファ100Bの場合も、第1、第2、および第3の出力段差動トランジスタ対21,22,23の合計のサイズは100となっている。第2の混合回路13の出力信号VC1,VC2は、第3の出力段トランジスタ対23を構成する第5および第6のトランジスタ26a,26bの各ゲートに入力される。表2は、図3に示す差動出力バッファ100Bにおいて、2つの混合回路12,13における混合比を変化させたときの、出力段20Bの出力信号強調済み差動データ信号VOUT,VOUT_Bに含まれる、差動データ信号VIN,VIN_Bと反転遅延データ信号EVIN_B,EVINとの混合比率を示した表である。表1の場合と同様、この表2においても、VINは、差動データ信号VIN,VIN_Bの比率を表わし、EVは反転遅延差動データ信号EVIN_B,EVINの比率を表わしている。また、表2中、第1、第2、第3は、図3に示す出力段20Bを構成する、それぞれ、第1ないし第3の出力段差動トランジスタ対21,22,26の寄与率を表わしている。この表2に示すように、図3に示す差動出力バッファ100Bの場合、EVの寄与率を0から5きざみで40まで変化させることができる。図4は、本発明の第3実施形態の差動出力バッファの回路図である。この図4に示す差動出力バッファ100Cは、混合段10Cと出力段20Cとを有する。出力段20Cは、図3に示す第2の実施形態における出力段20Bと同一である。混合段10Cは、図3に示す第2実施形態の混合段10Bと比べ、混合回路13を構成する第5および第6のバッファ13a,13bのうちの第6のバッファ13bの入力信号が異なっている。すなわち、図3に示す第2実施形態の場合、混合段10Bを構成する第6のバッファ13bには、遅延差動データ信号EVIN,EVIN_Bが入力されているが、この図4に示す第2実施形態の場合、混合段10Cを構成する第6のバッファ13bには、遅延差動データ信号EVIN,EVIN_Bとは遅延量の異なる第2の遅延差動データ信号EV2IN,EV2IN_Bが入力される。遅延差動データ信号EVIN,EVIN_Bは、元々の差動データ信号VIN,VIN_Bを所定の遅延量1タップ分の遅延量だけ遅延させた信号である。これに対し、第2の遅延差動データ信号EV2IN,EV2IN_Bは、例えば元々の差動データ信号VIN,VIN_Bを2倍の遅延量2タップ分の遅延量だけ遅延させた信号である。これにより、この図4に示す第3実施形態の差動出力バッファ100Cでは、強調レベルを変更しながら2タップ分の強調を行なうことができる。表3は、図4に示す差動出力バッファ100Cにおいて、2つの混合回路12,13における混合比を変化させたときの出力段20Cの出力信号強調済み差動データ信号VOUT,VOUT_Bに含まれる、差動データ信号VIN,VIN_Bと反転遅延データ信号EVIN_B,EVINと第2の反転遅延差動データ信号EV2IN_B,EV2INとの混合比率を示した表である。表1,表2の場合と同様、この表3においてもVINは、差動データ信号VIN,VIN_Bの比率を表わし、EVは反転遅延差動データ信号EVIN_B,EVINの比率を表わしている。さらに、EV2は、第2の反転遅延差動データ信号EV2IN_B,EV2INの比率を表わしている。またこの表3中、第1、第2、第3は、これも表2と同様、図4に示す出力段20Cを構成する、それぞれ第1ないし第3の出力段差動トランジスタ21,22,23の各寄与率を表わしている。この表3に示すように、図4に示す第3実施形態の差動出力バッファ100Cの場合、2タップにわたる強調が可能である。図5は、本発明の第4実施形態の差動出力バッファの回路図である。この図5に示す差動出力バッファ100Dは、混合段10Dと出力段20Dとを有する。出力段20Dは、図3に示す第2実施形態の出力段20Bや図4に示す第3実施形態の出力段20Cと同一である。混合段10Dは、図3に示す第2実施形態や図4に示す第3実施形態と比べ、混合回路12D,13Dがそれぞれ3つのバッファ12a,12b,12c;13a,13b,13cを有する点が異なっている。混合回路12D,13Dを構成する3つのバッファ12a,12b,12c;13a,13b,13cには、それぞれ、差動データ信号VIN,VIN_B、遅延差動データ信号EVIN,EVIN_B、および第2の遅延差動データ信号EV2IN,EV2IN_Bが入力される。遅延差動データ信号EVIN,EVIN_Bおよび第2の遅延差動データ信号EV2IN,EV2IN_Bは、差動データ信号VIN,VIN_Bを、それぞれ1タップおよび2タップ遅延させた信号である。図6は、図5に示す第4実施形態の差動出力バッファの混合回路の回路図である。図5には、2つの混合回路12D,13Dが示されているが、それら2つの混合回路12D,13Dは同じ構成であり、ここでは一方の混合回路12Dを取り挙げて説明する。この図6に示す混合回路12Dは、図2に示す混合回路12と同じ第1および第2の混合段差動トランジスタ対121,122に加え、第3の混合段差動トランジスタ対126が形成されている。この第3の混合段差動トランジスタ対126を構成する2つのトランジスタ126a,126bのソースは、第3の混合段電流源127に共通に接続されている。この第3の混合段電流源127は、2つの定電流源127a,127bを有する。これらの定電流源127a,127bは、他の定電流源123a,123b;124a,124bと同一電流値の電流を流す定電流源である。また、この第3の混合段差動トランジスタ対126を構成する一方のトランジスタ126aのドレインは、トランジスタ121a,122aのドレインと共通に接続され、もう一方のトランジスタ126bのドレインはトランジスタ121b,122bのドレインと共通に接続されている。この第3の混合段トランジスタ対126には、第2の遅延差動データ信号EV2IN,EV2IN_Bが反転されて入力される。この図6に示す混合比設定回路14Dは、制御信号CSに応じて第1、第2、および第3の混合段電流源123,124,127を構成する合計6つの定電流源123a,123b;124a,124b;127a,127bのオン/オフを制御する。ただし、この混合比設定回路14Dは、第1、第2、および第3の混合段電流源123,124,127のうちの、同時には1つの混合段電流源を必ずオフにした状態とし、他の2つの混合段電流源について、図2を参照して説明したオン/オフ制御と同様のオン/オフ制御を行なう。例えば第3の混合段電流源127を構成する2つの定電流源127a,127bの双方をオフにして、第1および第2の混合段電流源123,124について、図2を参照した第1~第3のモードを実現するオン/オフ制御を行なう。また、例えば第2の混合段電流源124を構成する2つの定電流源124a,124bの双方をオフにしたときは、第1および第3の混合段電流源123,127について、以下の第4~第6のモードを実現するオン/オフ制御を行なう。第1の混合段電流源123を構成する2つの定電流源123a,123bの双方をオンにするとともに第3の混合段電流源127を構成する2つの定電流源127a,127bの双方をオフにする第4のモード、第1の混合段電流源123を構成する2つの定電流源123a,123bのうちの一方の定電流源ここでは定電流源123aとするをオンにするとともに他方の定電流源123bをオフにし、かつ第3の混合段電流源127についても、それを構成する2つの定電流源127a,127bのうちの一方の定電流源ここでは定電流源127aとするをオンにするとともに他方の定電流源127bをオフにする第5のモード、および第1の混合段電流源123を構成する2つの定電流源123a,123bの双方をオフにするとともに第3の混合段電流源127を構成する2つの定電流源127a,127bの双方をオンにする第6のモード第1の混合段定電流源123を構成する2つの定電流源123a,123bの双方をオフにしたときは、第2および第3の混合段電流源124,127について以下の第7~第9のモードを実現する制御が行なわれる。第2の混合段電流源124を構成する2つの定電流源124a,124bの双方をオンにするとともに第3の混合段電流源127を構成する2つの定電流源127a,127bの双方をオフにする第7のモード、第2の混合段電流源124を構成する2つの定電流源124a,124bのうちの一方の定電流源ここでは定電流源124aとするをオンにするとともに他方の定電流源124bをオフにし、かつ第3の混合段電流源127についても、それを構成する2つの定電流源127a,127bのうちの一方の定電流源ここでは定電流源127aとするをオンにするとともに他方の定電流源127bをオフにする第8のモード、および第2の混合段電流源124を構成する2つの定電流源124a,124bの双方をオフにするとともに第3の混合段電流源127を構成する2つの定電流源127a,127bの双方をオンにする第9のモード図5に示すもう一方の混合回路13Bについても上記の第1~第9のモードの制御が行なわれる。ただし、第4のモードは第1のモードと、第7のモードは第3のモードと、第9のモードは第6のモードと、それぞれ同一である。従って、実際には6種類のモードの制御が行なわれる。表4は、図5に示す第4実施形態の差動出力バッファ100Dで実現可能な強調の一覧を示した表である。この表4に示すように、図4に示す差動出力バッファ100Dの場合、強調のレベルを2タップにわたって多段階に変化させることができる。ここでは、2タップにわたる強調を行なう差動出力バッファを示したが、3タップ以上にわたる強調を行なう差動出力バッファについて同様の思想の下で実現可能である。"