基板上に酸化物半導体層を形成し、前記酸化物半導体層上に第1の導電層を形成し、前記第1の導電層上に第2の導電層を形成し、前記第2の導電層をエッチングすることで、第1のパターンを形成し、前記第1のパターンを酸化することにより膨張させ、膨張後の第1のパターンをマスクとして前記第1の導電層をエッチングすることで、ソース電極及びドレイン電極となる第2のパターンを形成し、前記膨張後の第1のパターン及び前記第2のパターン及び前記酸化物半導体層を覆うゲート絶縁層を形成し、前記ゲート絶縁層上にゲート電極を形成することを特徴とする半導体装置の作製方法。基板上に酸化物半導体層を形成し、前記酸化物半導体層上に第1の導電層を形成し、前記第1の導電層上に第2の導電層を形成し、レジストパターンを用いたフォトリソグラフィー法によって、前記第2の導電層をエッチングすることで、第1のパターンを形成し、前記第1のパターンを酸化することにより膨張させ、膨張後の前記第1のパターンをマスクとして前記第1の導電層をエッチングすることで、ソース電極及びドレイン電極となる第2のパターンを形成してチャネル長を決定し、前記膨張後の第1のパターン及び前記酸化物半導体層を覆うゲート絶縁層を形成し、前記ゲート絶縁層上にゲート電極を形成することを特徴とする半導体装置の作製方法。請求項1又は2において、前記第1のパターンは、加熱処理、プラズマ処理、陽極酸化処理、又は溶液による酸化処理により酸化することを特徴とする半導体装置の作製方法。請求項3において、前記加熱処理は、400°C以上700°C以下の範囲で行うことを特徴とする半導体装置の作製方法。請求項1乃至請求項4のいずれか一において、前記第2のパターン間の距離は、露光装置の解像能力限界以下の寸法とすることを特徴とする半導体装置の作製方法。請求項1乃至請求項5のいずれか一において、前記膨張後の第1のパターンの平面形状と、前記第2のパターンの平面形状と、を、略同一に形成することを特徴とする半導体装置の作製方法。請求項1乃至請求項6のいずれか一において、前記第1のパターンを酸化することにより金属酸化物とすることを特徴とする半導体装置の作製方法。トランジスタを高性能化するために、トランジスタのオン電流を高める一つのアプローチとして、トランジスタの微細化、具体的にはトランジスタのチャネル長を小さくすることが挙げられる。トランジスタの微細化による高性能化へのアプローチは、酸化物半導体をチャネル形成領域に用いたトランジスタにおいても有効である。例えば、半導体層に対して基板と反対側にゲート電極が形成されるトップゲート型のトランジスタの場合、チャネル長を小さくするためには、ソース電極とドレイン電極との距離を狭くする必要がある。しかし、フォトリソグラフィー法を用いたパターン形成では、露光装置の解像能力を超えて微細化を図ることは難しく、ソース電極とドレイン電極との距離を狭くすることに限界がある。また、トップゲート型のトランジスタにおいて、半導体層上にソース電極及びドレイン電極が形成され、ソース電極及びドレイン電極上にゲート絶縁層が形成され、ゲート絶縁層上にゲート電極が形成されるトップコンタクト型がある。この場合、ゲート電極とソース電極との間、ゲート電極とドレイン電極との間に、比較的薄いゲート絶縁層が挟まれた構造となり、大きな寄生容量が生じる恐れがある。寄生容量は、トランジスタの動作を遅延させる要因となり、トランジスタの高性能化を妨げる。本発明の一態様は、高性能な半導体装置を提供することを課題の一とする。または、本発明の他の態様は、高性能な半導体装置を実現できる作製方法を提供することを課題の一とする。または、本発明の他の態様は、半導体装置の微細化を可能とする作製方法を提供することを課題の一とする。または、本発明の一態様は、微細化された半導体装置を提供することを課題の一とする。または、本発明の他の態様は、酸化物半導体をチャネル形成領域に用いたトランジスタにおいて、高性能なトップゲート型のトランジスタを提供することを課題の一とする。または、本発明の他の態様は、酸化物半導体をチャネル形成領域に用いたトランジスタにおいて、高性能なトップゲート型のトランジスタの新規な構造又は新規な作製方法を提供することを課題の一とする。本発明の一態様として、以下の構成を挙げる。第1の導電層を形成し、第1の導電層上に第2の導電層を形成する。ここで、第1の導電層は、後にソース電極及びドレイン電極を構成する。第2の導電層をエッチングすることで、対になる第1のパターン第2の導電層パターンを形成する。第1のパターン形成後、第1のパターンを酸化することにより膨張させる。第1のパターンは、少なくとも水平方向に膨張させる。ここで、第1のパターンは膨張さえすればよく、第1のパターンの一部が酸化された状態でも、第1のパターンの全部が酸化された状態でも構わない。膨張後の第1のパターンをマスクとして第1の導電層をエッチングすることで、対である第2のパターン第1の導電層パターンを形成する。第2のパターンは、ソース電極及びドレイン電極として機能する。第2のパターン間のスペースの寸法、つまりソース電極とドレイン電極との間の距離は、膨張前の第1のパターン間のスペースの寸法よりも狭くすることができる。本発明の一態様は、基板上に酸化物半導体層を形成し、酸化物半導体層上に第1の導電層を形成し、第1の導電層上に第2の導電層を形成し、第2の導電層をエッチングすることで、第1のパターンを形成し、第1のパターンを酸化することにより膨張させ、膨張後の第1のパターンをマスクとして第1の導電層をエッチングすることで、ソース電極及びドレイン電極となる第2のパターンを形成し、膨張後の第1のパターン及び第2のパターン及び酸化物半導体層を覆うゲート絶縁層を形成し、ゲート絶縁層上にゲート電極を形成する半導体装置の作製方法である。本発明の一態様は、基板上に酸化物半導体層を形成し、酸化物半導体層上に第1の導電層を形成し、第1の導電層上に第2の導電層を形成し、レジストパターンを用いたフォトリソグラフィー法によって、第2の導電層をエッチングすることで、第1のパターンを形成し、第1のパターンを酸化することにより膨張させ、膨張後の第1のパターンをマスクとして第1の導電層をエッチングすることで、ソース電極及びドレイン電極となる第2のパターンを形成してチャネル長を決定し、膨張後の第1のパターン及び酸化物半導体層を覆うゲート絶縁層を形成し、ゲート絶縁層上にゲート電極を形成する半導体装置の作製方法である。上記構成において、第1のパターンは、加熱処理、プラズマ処理、陽極酸化処理、又は溶液による酸化処理により酸化することができる。上記構成において、加熱処理は、400°C以上700°C以下の範囲で行うことが好ましい。上記構成において、第2のパターン間の距離は、露光装置の解像能力限界以下の寸法とすることができる。上記構成において、膨張後の第1のパターンの平面形状と、第2のパターンの平面形状と、を、略同一に形成することができる。上記構成において、第1のパターンを酸化することにより金属酸化物とすることができる。なお、本明細書等において上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。なお、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。本発明の一態様によれば、半導体装置の高性能化を図ることができる。または、半導体装置の微細化を図ることができる。または、本発明の一態様によれば、酸化物半導体をチャネル形成領域に用いたトランジスタの高性能化を図ることができる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、開示する発明の一態様に係る半導体装置の構成について、図1を参照して説明する。本形態に係る半導体装置の一例として、トランジスタの断面の模式図を図1Aに示し、上面の模式図を図1Bに示す。図1Aは、図1Bの線分A1-A2の断面に相当する。トランジスタ150は、基板100上に設けられた酸化物半導体層106aと、酸化物半導体層106a上に設けられた一対の第1の導電層パターン108a及び第1の導電層パターン108bと、第1の導電層パターン108a及び第1の導電層パターン108b上に設けられた一対の金属酸化物層110a及び金属酸化物層110bと、酸化物半導体層106a、金属酸化物層110a及び金属酸化物層110bを覆うゲート絶縁層112と、ゲート絶縁層112上に設けられたゲート電極114と、で構成されている。一対の第1の導電層パターン108a及び第1の導電層パターン108bは、ソース電極及びドレイン電極として機能する。図1に示すトランジスタ150は、酸化物半導体層106a上方にゲート電極114が設けられたトップゲート型の構造である。また、ソース電極及びドレイン電極として機能する第1の導電層パターン108a及び第1の導電層パターン108bが酸化物半導体層106a上に設けられたトップコンタクト型の構造である。第1の導電層パターン108a及び第1の導電層パターン108bは、酸化物半導体層106a上で離間して設けられている。そのため、第1の導電層パターン108aと第1の導電層パターン108bとの間で、酸化物半導体層106aが露出する。なお、ゲート絶縁層112が設けられるため、実際に完成するトランジスタ150において酸化物半導体層106aが外部に露出するわけではない。図1に示す構成のトランジスタにおいて、チャネル長Lは、ソース電極とドレイン電極との間の距離で決定される。本形態では、第1の導電層パターン108aの端部と第1の導電層パターン108bの端部との間の距離によって、チャネル長Lが決定される。具体的には、第1の導電層パターン108aの端部と第1の導電層パターン108bとの間であって、酸化物半導体層106aが露出する領域で、チャネル長Lが決定される。トランジスタ150において、第1の導電層パターン108aの端部と第1の導電層パターン108bの端部との距離スペースの寸法は、フォトリソグラフィー法による解像能力限界以下の寸法、具体的には露光装置の解像能力限界以下の寸法に小さくすることができる。これにより、トランジスタ150のチャネル長を、露光装置の解像能力限界以下よりも小さくすることができる。トランジスタ150のチャネル長を小さくすることで、オン電流を高めることができ、トランジスタの高性能化を図ることができる。また、トランジスタ150では、酸化物半導体層106aがチャネル形成領域を形成する。酸化物半導体層106aは、酸化物半導体を用いて形成される。酸化物半導体を用いることで、比較的簡単かつ低温のプロセスで、高い移動度、そして低いオフ電流を備えたトランジスタ150とすることができる。トランジスタ150は上述のとおりチャネル長を小さくしてオン電流を高めることが可能であり、さらに酸化物半導体を用いてチャネル形成領域を形成するため、オフ電流を低くすることができる。したがって、トランジスタ150の動作速度の向上、低消費電力化が実現でき、トランジスタ150の高性能化が達成できる。なお、第1の導電層パターン108a及び第1の導電層パターン108bは、酸化物半導体層106aと電気的に接続されていればよい。図1では、第1の導電層パターン108a及び第1の導電層パターン108bが直接酸化物半導体層106aに接している例を示しているが、第1の導電層パターン108a及び酸化物半導体層106aの間と、第1の導電層パターン108b及び酸化物半導体層106aの間と、に、他の層が設けられていてもよい。金属酸化物層110a及び金属酸化物層110bは、レジストパターンを用いたフォトリソグラフィー法によって形成した第2の導電層パターンを、膨張させるとともに少なくとも一部を酸化させたものである。上面から見て図1B参照、金属酸化物層110aと第1の導電層パターン108aとは、平面形状が略同一である。また、金属酸化物層110bと第1の導電層パターン108bとは、平面形状が略同一である。金属酸化物層110a及び金属酸化物層110bも、第1の導電層パターン108a及び第1の導電層パターン108bと同様に、酸化物半導体層106a上で離間して設けられている。ゲート電極114は、ゲート絶縁層112を間に介して、酸化物半導体層106aと重畳するように設けられる。また、ゲート電極114と第1の導電層パターン108aとが重畳する領域では、間にゲート絶縁層112と金属酸化物層110aとが挟まれている。ゲート電極114と第1の導電層パターン108bとが重畳する領域では、間にゲート絶縁層112と金属酸化物層110bとが挟まれている。金属酸化物層110a及び金属酸化物層110bが設けられていることにより、ゲート電極114と、ソース電極及びドレイン電極となる第1の導電層パターン108a及び第1の導電層パターン108bと、の間の寄生容量を低減することが可能となる。寄生容量が生じるとトランジスタの動作遅延の要因となるため、寄生容量を低減できる構成とすることで、トランジスタの高性能化を図ることができる。トランジスタ150を覆うように、絶縁層116、絶縁層118が設けられている。また、基板100と酸化物半導体層106aとの間に、下地として機能する絶縁層102が設けられている。次に、トランジスタ150の作製方法について、図2~図4を用いて説明する。基板100上に酸化物半導体層106を形成する。また、基板100と酸化物半導体層106との間に、下地として絶縁層102を形成する図2A参照。基板100としては、後の作製工程に耐えられるものであれば特に限定されない。例えば、基板100として、ガラス基板、セラミック基板、石英基板、若しくはサファイア基板などの絶縁性基板、シリコンなどの半導体材料でなる半導体基板、金属若しくはステンレスなどの導電体でなる導電性基板、又は、半導体基板若しくは導電性基板の表面を絶縁材料で被覆した基板などを用いることができる。また、プラスチック基板も適宜用いることができる。絶縁層102は、基板100からの不純物元素の拡散を防止する下地となる。例えば、絶縁層102は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、又は酸化タンタルなどの絶縁層を用いて、単層構造又は2層以上の積層構造で形成する。また、絶縁層102は、極力、水素や水を含まないように形成することが好ましい。酸化物半導体層106は、少なくともIn、Ga、Sn及びZnから選ばれた一種以上の元素を含有する。例えば、四元系金属酸化物であるIn-Sn-Ga-Zn-O系や、三元系金属酸化物であるIn-Ga-Zn-O系、In-Sn-Zn-O系、In-Al-Zn-O系、Sn-Ga-Zn-O系、Al-Ga-Zn-O系、Sn-Al-Zn-O系や、二元系金属酸化物であるIn-Zn-O系、Sn-Zn-O系、Al-Zn-O系、Zn-Mg-O系、Sn-Mg-O系、In-Mg-O系や、In-O系、Sn-O系、Zn-O系などの酸化物半導体を用いて形成することができる。ここで、例えば、In-Ga-Zn-O系酸化物半導体とは、少なくともInとGaとZnとを含む酸化物であり、その組成比に特に制限はない。また、InとGaとZn以外の元素を含んでもよい。また、上記酸化物半導体層はSiO2を含んでもよい。また、酸化物半導体層106は、化学式InMO3ZnOmm>0で表記される酸化物半導体を用いて形成することができる。ここで、Mは、Ga、Al、Mn若しくはCoから選ばれた一の金属元素、又は複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、またはGa及びCoなどがある。また、酸化物半導体としてIn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2モル数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル数比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=15:1~1.5:1モル数比に換算するとIn2O3:ZnO=15:2~3:4とする。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。酸化物半導体層106は、スパッタリング法によって形成することができる。例えば、In-Ga-Zn-O系酸化物ターゲットを用いて、スパッタリング法により酸化物半導体層106を成膜することができる。レジストパターンを用いたフォトリソグラフィー法などの方法によって、酸化物半導体層106を所望のパターン形状に加工する図2B参照。ここでは、酸化物半導体層106を島状の酸化物半導体層106aに加工する例を示している。酸化物半導体層106a上に第1の導電層108を形成し、第1の導電層108上に第2の導電層109を形成する図2B参照。第2の導電層109は、酸化することによって少なくとも水平方向に膨張する材料を用いて形成する。例えば、チタン、アルミニウム、タングステン、クロム、銅、タンタル、若しくはモリブデンなどから選択される金属材料、又は前述した金属材料を成分とする合金材料を用いて形成することができる。または、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム若しくはスカンジウムから選択される一の元素又は複数の元素を添加した材料を用いて形成することができる。第1の導電層108は、第2の導電層109とエッチングの選択比が確保できる導電材料を用いて形成する。また、後の工程で、第2の導電層を膨張させるための酸化を行うが、この酸化で少なくとも第2の導電層に覆われている領域は変質しない材料を用いることが好ましい。第1の導電層108は、具体的には、チタン、アルミニウム、タングステン、クロム、銅、タンタル、若しくはモリブデンなどから選択される金属材料、又は前述した金属材料を成分とする合金材料などを用いて形成することができる。また、マンガン、マグネシウム、ジルコニウム、又はベリリウムから選択される材料を用いて形成することができる。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、若しくはスカンジウムから選択される一の元素又は複数の元素を添加した材料を用いて形成してもよい。また、第1の導電層108は、単層構造又は2層以上の積層構造で形成することができる。レジストパターンを用いたフォトリソグラフィー法によって、第2の導電層109を第1のパターンに加工する図2C参照。ここでは、第1のパターンとして、一対の第2の導電層パターン109a及び第2の導電層パターン109bを形成する。第2の導電層パターン109a及び第2の導電層パターン109bは、酸化物半導体層106a上で離間するように設けられている。具体的には、レジストマスク111a及びレジストマスク111bをマスクとして、第2の導電層109をエッチングすることで、第2の導電層パターン109a及び第2の導電層パターン109bを形成する。加工後の第2の導電層パターン109a及び第2の導電層パターン109bの端部がテーパーを有するように、第2の導電層109をエッチングすることが好ましい。第2の導電層パターン109a及び第2の導電層パターン109bの端部がテーパーを有するようにエッチングすることで、後に形成されるゲート絶縁層の被覆性を向上させ、段切れを防止することができる。ここで、第2の導電層パターン109a及び第2の導電層パターン109bは、レジストパターンを用いたフォトリソグラフィー法を利用して形成する。そのため、酸化物半導体層106a上における第2の導電層パターン109aの端部と第2の導電層パターン109bの端部との距離スペースの寸法は、フォトリソグラフィー法による解像能力限界の寸法、具体的には露光装置の解像能力限界の寸法に制限される。第2の導電層109を、所望のパターン形状である第1のパターンに加工した後、不要となるレジストマスクは除去する。第1のパターンを酸化することにより膨張させ、膨張した第1のパターンを得る。ここでは、第2の導電層パターン109a及び第2の導電層パターン109bを酸化することにより、少なくとも水平方向横方向に膨張させる図2D参照。本形態では、第1のパターン第2の導電層パターン109a及び第2の導電層パターン109bを酸化することにより、膨張後の第1のパターン膨張後の第2の導電層パターン109a及び膨張後の第2の導電層パターン109bとして、金属酸化物層110a及び金属酸化物層110bが形成されるものとする。図2Dに示した金属酸化物層110a及び金属酸化物層110b膨張後の第1のパターン中に、第2の導電層パターン109a及び第2の導電層パターン109b第1のパターンに相当する領域を点線で示している。図2Cにおける第2の導電層パターン109a及び第2の導電層パターン109bを酸化することにより図2Dのように膨張される。これにより、図2Cの構成と比較して図2Dの構成の方が、酸化物半導体層106a上における第2の導電層パターン同士の距離スペースの寸法を狭くすることができる。つまり、図2Cの酸化物半導体層106a上における第2の導電層パターン109aの端部と第2の導電層パターン109bの端部との距離よりも、図2Dの酸化物半導体層106a上における金属酸化物層110aの端部と金属酸化物層110bの端部との距離を狭くすることができる。なお、第2の導電層パターン109a及び第2の導電層パターン109bに相当する領域を示す点線は、理解の簡単のために示すものであり、実際の構造で判別できるものではない。金属酸化物層110a及び金属酸化物層110bは、レジストパターンを用いたフォトリソグラフィー法によりパターンを形成するわけではない。そのため、パターン間の寸法、具体的には酸化物半導体層106a上における金属酸化物層110aの端部と金属酸化物層110bの端部との距離は、フォトリソグラフィー法による解像能力限界以下の寸法、具体的には露光装置の解像能力限界以下の寸法とすることが可能となる。第1のパターン第2の導電層パターン109a及び第2の導電層パターン109bの酸化は、酸化することにより膨張する方法であればよい。具体的には、加熱処理、プラズマ処理、陽極酸化処理、又は溶液による酸化処理などが挙げられる。酸化処理の条件を適宜調節することで、第1のパターンの膨張量を制御することができる。また、第1のパターン第2の導電層パターン109a及び第2の導電層パターン109bの膨張量は、第2の導電層の材料、第2の導電層の膜厚などを調整することでも、制御することができる。したがって、膨張後の第1のパターン間金属酸化物層110aの端部と金属酸化物層110bの端部との間の距離は、酸化処理の条件、第2の導電層の材料や膜厚などを調節することで、制御することができる。加熱処理により、第1のパターン第2の導電層パターン109a及び第2の導電層パターン109bを酸化する場合は、第1のパターンの膨張量は、加熱処理の温度、加熱処理の時間、加熱処理を行う雰囲気などを調節することで、制御することができる。加熱処理の温度は、300°C以上1200°C以下、好ましくは300°C以上800°C以下、さらに好ましくは400°C以上700°C以下の範囲とすることが好ましい。なお、加熱処理の温度の条件特に上限温度は、基板の耐熱性を考慮して選択する。また、加熱処理の時間は、1分以上60分以下の範囲とすることが好ましい。また、加熱処理の雰囲気は、大気雰囲気下、酸素雰囲気下又は窒素雰囲気下とすることが好ましい。いずれにせよ、加熱処理の条件は、基板100から第2の導電層109までの構成要素が耐えうる条件とする。なお、第1のパターン第2の導電層パターン109a及び第2の導電層パターン109bを酸化することにより、第1の導電層108の露出している領域も酸化される場合がある。ただし、第1の導電層108は、第2の導電層パターン109a及び第2の導電層パターン109bで覆われている領域は少なくとも保護されているため、上記酸化による変質は防がれている。膨張後の第1のパターンをマスクとして第1の導電層108をエッチングすることで、ソース電極及びドレイン電極となる第2のパターンを形成する図3A参照。ここでは、ソース電極及びドレイン電極となる第2のパターンとして、一対の第1の導電層パターン108a及び第1の導電層パターン108bを形成する。具体的には、金属酸化物層110a及び金属酸化物層110b膨張後の第1のパターンをマスクとして第1の導電層108をエッチングすることで、一対の第1の導電層パターン108a及び第1の導電層パターン108b第2のパターンを形成する。第1の導電層パターン108a及び第1の導電層パターン108bは、酸化物半導体層106a上で離間するように形成する。第1の導電層パターン108aの端部と第1の導電層パターン108bの端部との間で、酸化物半導体層106aが露出する。第1の導電層パターン108a及び第1の導電層パターン108bは、一方がソース電極として機能し、他方がドレイン電極として機能する。第1の導電層パターン108aの端部と第1の導電層パターン108bの端部との距離は、ソース電極とドレイン電極との距離に相当する。チャネル長Lは、半導体層上におけるソース電極とドレイン電極との間の距離に相当するため、酸化物半導体層106a上における第1の導電層パターン108aの端部と第1の導電層パターン108bの端部との間の距離により、トランジスタ150のチャネル長Lが決定される。ここで、本形態の作製方法を用いることで、トランジスタ150のチャネル長Lを、フォトリソグラフィー法による解像能力限界以下の寸法、具体的には露光装置による解像能力限界以下の寸法とすることができることについて、図4を用いて詳しく説明する。図4は、図3Aを局所的に拡大した部分拡大図である。点線で示す第2の導電層パターン109a及び第2の導電層パターン109b第1のパターンは、上述のとおり、レジストパターンを用いたフォトリソグラフィー法により形成される。そのため、第2の導電層パターン109aの端部と第2の導電層パターン109bの端部との距離Qの最小値は、露光装置による解像能力限界の寸法で制限される。一方、金属酸化物層110a及び金属酸化物層110b膨張後の第1のパターンは、上述のとおり、フォトリソグラフィー法によりパターン形成するわけではない。そのため、金属酸化物層110aの端部と金属酸化物層110bの端部との距離qの最小値は、露光装置による解像能力限界以下の寸法とすることが可能である。第1の導電層パターン108a及び第1の導電層パターン108b第2のパターンは、金属酸化物層110a及び金属酸化物層110bをマスクとして形成する。そのため、第1の導電層パターン108aの端部と第1の導電層パターン108bの端部との距離ここでは距離qは、露光装置による解像能力限界以下の寸法とすることが可能となる。例えば、図4の距離Qを、露光装置による解像能力限界の寸法とする。本形態に係る作製方法を適用することで、第1の導電層パターン108aの端部と第1の導電層パターン108bの端部との距離は、露光装置による解像能力限界の寸法よりもQ-qだけ縮小することが可能となる。なお、第1の導電層パターン108a及び第1の導電層パターン108bは、ソース電極及びドレイン電極として機能する。したがって、本形態に係る作製方法を適用することで、ソース電極とドレイン電極との距離、さらにはソース電極とドレイン電極との距離で決定されるチャネル長Lを、露光装置による解像能力限界の寸法よりも小さくすることが可能となる。図4で説明すると、チャネル長Lを、露光装置による解像能力限界の寸法よりもQ-qだけ縮小することが可能となる。第1の導電層108は、加工後の第1の導電層パターン108aの端部と金属酸化物層110aの端部、加工後の第1の導電層パターン108bの端部と金属酸化物層110bの端部が、断面形状で略揃うように加工することが好ましい。そのため、加工後の第1の導電層パターン108aの端部及び第1の導電層パターン108bの端部は、垂直形状となるようにエッチングすることが好ましい。このようにすることで、第1の導電層パターン108aに対して金属酸化物層110aが庇状に突き出ることを防ぐことができ、後に形成されるゲート絶縁層の段切れを防止することができる。なお、金属酸化物層110a及び金属酸化物層110bをマスクとして第1の導電層108をエッチングする。そのため、金属酸化物層110aと第1の導電層パターン108aは、平面形状で略同一形状とすることが可能である。また、金属酸化物層110bと第1の導電層パターン108bは、平面形状で略同一形状とすることが可能である。膨張後の第1のパターン金属酸化物層110a及び金属酸化物層110b及び酸化物半導体層106a上にゲート絶縁層112を形成する。ゲート絶縁層112上にゲート電極114を形成する図3B参照。ここで、本形態におけるトランジスタは、膨張後の第1のパターン金属酸化物層110a及び金属酸化物層110bを残したままの構造とする。ゲート絶縁層112を形成した後、ゲート絶縁層112を間に介して、酸化物半導体層106aと重畳するようにゲート電極114を形成する。ここで、金属酸化物層110a及び金属酸化物層110b膨張後の第1のパターンの存在は、ゲート電極114と第1の導電層パターン108aとが重なる領域と、ゲート電極114と第1の導電層パターン108bとが重なる領域と、に生じる寄生容量を低減させる効果がある。これは、金属酸化物層110a及び金属酸化物層110bが存在しない場合は、ゲート電極114及び第1の導電層パターン108aの間と、ゲート電極114及び第1の導電層パターン108bの間と、に、比較的薄いゲート絶縁層112のみが挟まれた構造となるからである。金属酸化物層110a及び金属酸化物層110bを残すことで、寄生容量の誘電体膜に相当する領域を厚くすることができ、寄生容量を低減させることができる。その結果、トランジスタの動作速度の向上、低消費電力化を図ることができる。ゲート絶縁層112は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、又は酸化ハフニウムなどの絶縁層を用いて、単層構造又は2層以上の積層構造で形成する。また、ゲート絶縁層112は、極力、水素や水を含まないように形成することが好ましい。また、ゲート絶縁層112は、トランジスタの微細化に伴う短チャネル効果を防止するため、極力薄く形成することが好ましい。ゲート電極114は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム若しくはスカンジウムなどから選択される金属材料、前述した金属材料を主成分とする合金材料、又は前記金属材料の窒化物窒化金属を用いて、単層構造又は2層以上の積層構造で形成することができる。以上により、酸化物半導体層106aをチャネル形成領域とするトランジスタ150を形成することができる。なお、トランジスタ150上に絶縁層116、絶縁層118など、パッシベーション膜、層間絶縁膜として機能する絶縁層を形成することができる図3C参照。ここでは、ゲート絶縁層112及びゲート電極114上に絶縁層116を形成する。そして、絶縁層116上に絶縁層118を形成する。なお、トランジスタ150上に絶縁層を形成するか否か、また絶縁層の積層数などは、用いる用途などに応じて適宜変更することができる。絶縁層116、絶縁層118は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、又は酸化タンタルなどの材料を用いて形成することができる。以上のように、酸化物半導体を用いてチャネル形成領域を形成し、さらにチャネル長を小さくすることでトランジスタの微細化が図られるため、トランジスタのオフ電流は低く、さらにオン電流を高めることができる。したがって、高性能なトランジスタ、さらに高性能な半導体装置を実現できる。なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。実施の形態2本形態では、上記実施の形態1と異なる構成のトランジスタについて、図8を用いて説明する。なお、図1と同じ構成については同じ符号を付し、詳細な説明は省略する。トランジスタ180は、基板100上に設けられた酸化物半導体層106aと、酸化物半導体層106a上に設けられた一対の第1の導電層パターン108a及び第1の導電層パターン108bと、第1の導電層パターン108a及び第1の導電層パターン108b上に設けられた一対の金属酸化物層110a及び金属酸化物層110bと、酸化物半導体層106a、金属酸化物層110a及び金属酸化物層110bを覆うゲート絶縁層112と、ゲート絶縁層112上に設けられたゲート電極114と、で構成されている。また、トランジスタ180は、第1の導電層パターン108aの端部に酸化領域181aが形成され、第1の導電層パターン108bの端部に酸化領域181bが形成されている。ここで、第1の導電層パターン108a及び第1の導電層パターン108bは、上記実施の形態の第2のパターンに相当する。したがって、本形態におけるトランジスタは、ソース電極及びドレイン電極となる第2のパターンの端部に酸化領域が形成されているものである。なお、金属酸化物層110a及び金属酸化物層110bは、上記実施の形態の膨張後の第1のパターンに相当する。図8に示す構成と、図1に示す構成との相違は、酸化領域181a及び酸化領域181bの有無にある。酸化領域181a及び酸化領域181bを有することで、ゲート絶縁層112の薄膜化及びそれに伴う被覆性低下などのカバレッジ不良などに起因して生じうる、ゲート電極114と、ソース電極及びドレイン電極第1の導電層パターン108a及び第1の導電層パターン108bと、のショートを防止することができる。ゲート電極とソース電極及びドレイン電極とのショートは、トランジスタの動作不良につながる。したがって、酸化領域181a及び酸化領域181bを有することで、トランジスタの高性能化を図ることができる。酸化領域181a及び酸化領域181bは、上記実施の形態1で示した第2の導電層パターン第1のパターンを膨張させるための酸化処理を利用して、形成することができる。酸化処理を行うことにより、第2の導電層パターンを膨張させて、金属酸化物層110a及び金属酸化物層110b膨張後の第1のパターンを形成する。この酸化処理により、第1の導電層において第2の導電層パターン第1のパターンに覆われていない領域を酸化させる。そして、金属酸化物層110a及び金属酸化物層110b膨張後の第1パターンをマスクとして第1の導電層をエッチングすることで、第1のパターンに覆われていなかった酸化領域181a及び酸化領域181bを得ることができる。以上のように、酸化領域181a及び酸化領域181bを有するトランジスタとすることで、トランジスタの動作不良となる要因を防ぐことができる。トランジスタの微細化に伴い、ゲート絶縁層の薄膜化は必須となることからも、酸化領域181a及び酸化領域181bの存在は効果的である。また、本形態に係るトランジスタにおいても、上記実施の形態1と同様に、オフ電流は低く、さらにオン電流は高めることができる。したがって、高性能なトランジスタ、高性能な半導体装置を実現できる。なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。実施の形態3本実施の形態では、上記実施の形態1及び2の酸化物半導体層106aに適用できる酸化物半導体について説明する。上記実施の形態1及び2の酸化物半導体層106aに適用する酸化物半導体として、n型不純物である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することによりI型真性の酸化物半導体、又はI型真性に限りなく近い酸化物半導体を用いることができる。すなわち、不純物を添加してI型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化されたI型真性半導体又はそれに近づける。したがって、トランジスタが有する酸化物半導体層を、高純度化及び電気的にI型真性化された酸化物半導体層とすることができる。また、高純度化された酸化物半導体中は、キャリアが極めて少なくゼロに近い、キャリア濃度は1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満である。酸化物半導体中にキャリアが極めて少ないため、トランジスタでは、オフ電流を少なくすることができる。オフ電流は少なければ少ないほど好ましい。具体的には、上述の酸化物半導体層を具備する薄膜トランジスタは、オフ状態における電流値オフ電流値を、チャネル幅1μm当たり10zA/μm未満、85°Cにて100zA/μm未満レベルにまで低くすることができる。上述の酸化物半導体層を具備するトランジスタはオン電流の温度依存性がほとんど見られず、オフ電流も非常に小さいままである。高純度化された酸化物半導体を用い、上記実施の形態に示す作製方法を用いてトランジスタを形成することで、チャネル長を小さくしてオン電流を高められる上に、オン電流が温度により変動することを防ぐことができる。また、トランジスタのオフ電流を非常に低くすることができる。したがって、高性能なトランジスタ、高性能な半導体装置を実現できる。以下、本形態に係る酸化物半導体層の作製方法について説明する。なお、ここでは図1Aの構造のトランジスタ150を用いて説明する。絶縁層102上に酸化物半導体層を形成する。なお、本形態においては、スパッタリング法により酸化物半導体層を成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁層102の表面に付着している粉状物質パーティクル、ごみともいうを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加して基板にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。酸化物半導体層は、上記実施の形態1に示した酸化物半導体を用いて形成することができる。また、上記酸化物半導体にSiO2を含んでもよい。本実施の形態では、In-Ga-Zn-O系酸化物ターゲットを用いてスパッタリング法により酸化物半導体層を成膜する。また、酸化物半導体層は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下においてスパッタリング法により形成することができる。酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の酸化物ターゲットを用いる。また、ターゲットの材料及び組成は限定されず、例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の酸化物ターゲットを用いてもよい。また、酸化物ターゲットの充填率は90以上100以下、好ましくは95以上99.9以下である。充填率の高い金属酸化物ターゲットを用いることにより、緻密な膜である酸化物半導体層を形成することができる。なお、酸化物半導体層の成膜に用いるスパッタガスは、水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。減圧状態に保持された成膜室内に基板を保持させる。基板温度は100°C以上600°C以下、好ましくは200°C以上400°C以下とする。基板を加熱しながら成膜することにより、成膜した酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる酸化物半導体層の損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板上図1Aの構造では絶縁層102上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室からは、例えば、水素原子、水H2Oなど水素原子を含む化合物より好ましくは炭素原子を含む化合物も等が排気されるため、当該成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。成膜条件の一例としては、基板とターゲットの間との距離を100mm、圧力0.6Pa、直流DC電源0.5kW、酸素酸素流量比率100雰囲気下の条件が挙げられる。なお、パルス直流電源を用いると、成膜時に発生する粉状物質パーティクル、ごみともいうが軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体層を島状の酸化物半導体層106aに加工する。なお、ここでの酸化物半導体層の加工は、ドライエッチングでもウェットエッチングでもよく、両方を組み合わせて用いてもよい。例えば、酸化物半導体層をウェットエッチングにより加工する場合、エッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水31重量過酸化水素水:28重量アンモニア水:水=5:2:2などを用いることができる。また、ITO07N関東化学社製を用いてもよい。酸化物半導体層106aに脱水化または脱水素化処理を行う。酸化物半導体層の脱水化または脱水素化は加熱処理によって行うことができる。加熱処理の温度は、400°C以上750°C以下、または400°C以上基板の歪み点未満とする。本実施の形態では、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下450°Cにおいて1時間の加熱処理を行う。加熱処理後、大気に触れることなく、酸化物半導体層106aへの水や水素の再混入を防ぎ、脱水化または脱水素化処理された酸化物半導体層106aを得る。なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。なお、上記加熱処理は、GRTA装置を用いて、650°C以上700°C以下の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出す処理としてもよい。また、上記加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上好ましくは7N99.99999以上即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。また、上記加熱処理で酸化物半導体層を加熱した後、同じ炉に高純度の酸素ガス、高純度のN2Oガス、又は超乾燥エア露点が-40°C以下、好ましくは-60°C以下を導入してもよい。酸素ガスまたはN2Oガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスまたはN2Oガスの純度を、6N以上好ましくは7N以上即ち、酸素ガスまたはN2Oガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。酸素ガス又はN2Oガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層を高純度化及び電気的にI型真性化する。また、酸化物半導体層106aの加熱処理は、島状の酸化物半導体層106aに加工する前の酸化物半導体層に行うこともできる。その場合には、加熱処理後に、加熱装置から基板を取り出し、所望の形状島状に酸化物半導体層を加工する。なお、加熱処理は、上記以外にも、酸化物半導体層成膜後であれば、酸化物半導体層上にソース電極層及びドレイン電極層を積層させた後、あるいは、ソース電極層及びドレイン電極層上に絶縁層を形成した後、のいずれの段階で行っても良い。また、上記加熱処理は、第1のパターンを膨張させるための加熱処理と兼ねさせることができる。具体的には、図2Dで示した第1のパターンを膨張させる加熱処理と兼ねさせることができる。酸化物半導体層106aの脱水化又は脱水化処理の加熱処理と、第1のパターンを膨張させる加熱処理を兼ねさせることで、工程短縮、タクト時間短縮となり、トランジスタの作製におけるコスト削減につなげることができる。以上により、酸化物半導体層106a中の水分、水素などの不純物を低減し、高純度化することができる。酸化物半導体層106aは、水分、水素などの不純物が脱離し、I型真性半導体又はI型に限りなく近くなるため、光照射によりしきい値電圧が変動するなどのトランジスタの特性の劣化が促進されるのを防ぎ、安定な電気特性を付与することができる。なお、本形態に係る酸化物半導体層106aに接して形成する絶縁層、図1Aの構造では絶縁層102及びゲート絶縁層112は、水分や、水素イオンや、OH-などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用いる。例えば、シリコンターゲットを用いて、酸素を含む雰囲気下でスパッタリング法により形成した酸化シリコンを適用することが好ましい。なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。実施の形態4本形態では、先の実施の形態に示すトランジスタを用いた回路の構成例について、図5を用いて説明する。図5Aは、上記実施の形態に示すトランジスタを、ダイオードとして用いる場合の回路構成を示している。ダイオード接続されたトランジスタ510は、ゲート端子及び第1端子側がアノードであり、第2端子側がカソードとなる。以下の回路図において、OSの表記は酸化物半導体を用いて形成したトランジスタの例を示している。図5Bは、nチャネル型のトランジスタと、pチャネル型のトランジスタと、が相補的に組み合わされたCMOS回路の一例を示している。ここでは、CMOS回路のうち、最も単純な回路構成のCMOSインバータ回路について説明する。CMOSインバータ回路において、第1のトランジスタ512は、ゲートが第2のトランジスタ514のゲートと電気的に接続され、ソースが一方の端子VLに電気的に接続され、ドレインが第2のトランジスタ514のソースと電気的に接続される。第2のトランジスタ514は、ドレインが他方の端子VHに電気的に接続される。第1のトランジスタ512は、nチャネル型のトランジスタである。第1のトランジスタ512として、先の実施の形態において示したトランジスタを適用する。第2のトランジスタ514は、pチャネル型のトランジスタである。第2のトランジスタ514として、酸化物半導体、またはそれ以外の材料例えば、シリコンなどを用いて形成したトランジスタを適用することができる。上記実施の形態で示すトランジスタを適宜組み合わせることで回路を構成し、様々な半導体装置とすることができる。また、上記実施の形態で示すトランジスタを適用した回路は、様々な電子機器に適用することができる。上記実施の形態で示すトランジスタは微細化され、さらにトランジスタのオフ電流が低く、且つオン電流が高いという電気特性の向上が図られている。このようなトランジスタを適用した半導体装置とすることで、高性能な半導体装置を実現することができる。なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。実施の形態5本形態では、上記実施の形態に示すトランジスタやトランジスタを適用した回路を半導体装置として半導体記憶装置に応用する例について説明する。図6Aは、DRAMDynamicRondomAccessMemoryに相当する構成の半導体記憶装置の一例を示している。図6Aに示すメモリセルアレイ520は、n×m個のメモリセル530n≧1の自然数nは1以上の自然数、m≧1の自然数mは1以上の自然数がマトリクス状に配列された構成を有している。また、メモリセルアレイ520は、n本の第1の配線536、m本の第2の配線535m≧1の自然数mは1以上の自然数を有する。メモリセル530は、トランジスタ531と、容量素子532と、から構成されている。トランジスタ531は、ゲートは第2の配線535と電気的に接続され、ソース又はドレインの一方は第1の配線536と電気的に接続され、ソース又はドレインの他方は容量素子532の一方の電極と電気的に接続されている。また、容量素子の他方の電極には、一定の電位が与えられている。トランジスタ531には、先の実施の形態に示すトランジスタが適用される。先の実施の形態において示したトランジスタは、オフ電流が極めて小さいという特徴を有する。このため、揮発性の半導体記憶装置と認識されている図6Aに示すようないわゆるDRAMの構成に、先の実施の形態において示したトランジスタを適用すると、実質的な不揮発性の半導体記憶装置を得ることが可能である。また、先の実施の形態において示したトランジスタは、微細化を図ることでオン電流を高めることで、高性能化が図られている。このようなトランジスタを用いることで、高性能で、実質的な不揮発性の半導体記憶装置を得ることが可能である。図6Bは、SRAMStaticRondomAccessMemoryに相当する構成の半導体記憶装置の一例を示している。図6Bに示すメモリセルアレイ540は、n×m個のメモリセル550がマトリクス状に配列された構成とすることができる。また、メモリセルアレイ540は、n本の第1の配線545、m本の第2の配線546、m本の第3の配線547、m本の第4の配線548、m本の第5の配線549を有する。メモリセル550は、第1のトランジスタ551と、第2のトランジスタ552と、第3のトランジスタ553と、第4のトランジスタ554と、第5のトランジスタ555と、第6のトランジスタ556と、から構成されている。第1のトランジスタ551は選択トランジスタとして機能する。第3のトランジスタ553及び第4のトランジスタ554はCMOS回路を構成している。第3のトランジスタ553及び第4のトランジスタ554のうち、一方はnチャネル型のトランジスタ、他方はpチャネル型のトランジスタである。また、第2のトランジスタ552は選択トランジスタとして機能する。第5のトランジスタ555及び第6のトランジスタ556はCMOS回路を構成している。第5のトランジスタ555及び第6のトランジスタ556のうち、一方はnチャネル型のトランジスタ、他方はpチャネル型のトランジスタである。第1のトランジスタ551のゲートは、第1の配線545と電気的に接続される。第1のトランジスタ551のソース又はドレインの一方は、第3の配線547と電気的に接続される。第1のトランジスタ551のソース又はドレインの他方は、第3のトランジスタ553のソース又はドレインの一方、第4のトランジスタのソース又はドレインの一方、第5のトランジスタ555のゲート及び第6のトランジスタ556のゲートと電気的に接続される。第2のトランジスタ552のゲートは、第1の配線545と電気的に接続される。第2のトランジスタ552のソース又はドレインの一方は、第4の配線548と電気的に接続される。第2のトランジスタ552のソース又はドレインの他方は、第5のトランジスタ555のソース又はドレインの一方、第6のトランジスタのソース又はドレインの一方、第3のトランジスタ553のゲート及び第4のトランジスタ554のゲートと電気的に接続される。第3のトランジスタ553のゲートは、第4のトランジスタ554のゲート、第5のトランジスタ555のソース又はドレインの一方、第6のトランジスタのソース又はドレインの一方及び第2のトランジスタ552のソース又はドレインの他方と電気的に接続される。第3のトランジスタ553のソース又はドレインの一方は、第4のトランジスタ554のソース又はドレインの一方、第1のトランジスタ551のソース又はドレインの他方、第5のトランジスタ555のゲート及び第6のトランジスタ556のゲートと電気的に接続される。第3のトランジスタ553のソース又はドレインの他方は、第5の配線549及び第5のトランジスタ555のソース又はドレインの他方と電気的に接続される。第4のトランジスタ554のゲートは、第3のトランジスタ553のゲート、第5のトランジスタ555のソース又はドレインの一方、第6のトランジスタのソース又はドレインの一方及び第2のトランジスタのソース又はドレインの他方と電気的に接続される。第4のトランジスタ554のソース又はドレインの一方は、第3のトランジスタ553のソース又はドレインの一方、第1のトランジスタ551のソース又はドレインの他方、第5のトランジスタ555のゲート及び第6のトランジスタ556のゲートと電気的に接続される。第4のトランジスタ554のソース又はドレインの他方は、第2の配線546及び第6のトランジスタ556のソース又はドレインの他方と電気的に接続される。第5のトランジスタ555のゲートは、第6のトランジスタ556のゲート、第3のトランジスタ553のソース又はドレインの一方、第4のトランジスタ554のソース又はドレインの一方及び第1のトランジスタ551のソース又はドレインの他方と電気的に接続される。第5のトランジスタ555のソース又はドレインの一方は、第6のトランジスタ556のソース又はドレインの一方、第3のトランジスタ553のゲート、第4のトランジスタ554のゲート及び第2のトランジスタ552のソース又はドレインの他方と電気的に接続される。第5のトランジスタ555のソース又はドレインの他方は、第5の配線549及び第3のトランジスタ553のソース又はドレインの他方と電気的に接続される。第6のトランジスタ556のゲートは、第5のトランジスタ555のゲート、第3のトランジスタ553のソース又はドレインの一方、第4のトランジスタ554のソース又はドレインの一方及び第1のトランジスタ551のソース又はドレインの他方と電気的に接続される。第6のトランジスタ556のソース又はドレインの一方は、第5のトランジスタ555のソース又はドレインの一方、第3のトランジスタ553のゲート、第4のトランジスタ554のゲート及び第2のトランジスタ552のソース又はドレインの他方と電気的に接続される。第6のトランジスタ556のソース又はドレインの他方は、第2の配線546及び第4のトランジスタ554のソース又はドレインの他方と電気的に接続される。図6Bでは、第1のトランジスタ551がnチャネル型のトランジスタ、第3のトランジスタ553がpチャネル型のトランジスタ、第4のトランジスタ554がnチャネル型のトランジスタの例を示している。また、第2のトランジスタ552がnチャネル型のトランジスタ、第5のトランジスタ555がpチャネル型のトランジスタ、第6のトランジスタ556がnチャネル型のトランジスタの例を示している。nチャネル型のトランジスタここでは第1のトランジスタ551、第2のトランジスタ552、第4のトランジスタ554及び第6のトランジスタ556として、先の実施の形態において示したトランジスタを適用する。pチャネル型のトランジスタここでは第3のトランジスタ553及び第5のトランジスタ555としては、酸化物半導体、またはそれ以外の材料例えば、シリコンなどを用いて形成したトランジスタを適用することができる。先の実施の形態において示したトランジスタは、オフ電流が極めて小さいという特徴を有する。このため、揮発性の半導体記憶装置と認識されている図6Bに示すようないわゆるSRAMの構成に、先の実施の形態において示したトランジスタを適用すると、実質的な不揮発性の半導体記憶装置を得ることが可能である。また、先の実施の形態において示したトランジスタは、微細化を図ることでオン電流を高めることで、高性能化が図られている。このようなトランジスタを用いることで、高性能で、実質的な不揮発性の半導体記憶装置を得ることが可能である。なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。実施の形態6本実施の形態では、上述の実施の形態で示したトランジスタ、又はトランジスタを適用して構成する回路などの半導体装置を、電子機器に適用する場合について、図7を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図7Aは、ノート型のパーソナルコンピュータであり、筐体601、筐体602、表示部603、キーボード604などによって構成されている。筐体601と筐体602内には、先の実施の形態に示すトランジスタや半導体装置が組み込まれている。図7Bは、携帯情報端末PDAであり、本体611には、表示部613と、外部インターフェイス615と、操作ボタン614等が設けられている。また、携帯情報端末を操作するスタイラス612などを備えている。本体611内には、先の実施の形態に示すトランジスタや半導体装置が組み込まれている。図7Cは、電子ペーパーを実装した電子書籍620であり、筐体621と筐体623の2つの筐体で構成されている。筐体621及び筐体623には、それぞれ表示部625及び表示部627が設けられている。筐体621と筐体623は、軸部637により接続されており、該軸部637を軸として開閉動作を行うことができる。また、筐体621は、電源631、操作キー633、スピーカー635などを備えている。筐体621、筐体623の少なくとも一には、先の実施の形態に示すトランジスタや半導体装置が組み込まれている。図7Dは、携帯電話機であり、筐体640と筐体641の2つの筐体で構成されている。さらに、筐体640と筐体641は、スライドし、図7Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体641は、表示パネル642、スピーカー643、マイクロフォン644、ポインティングデバイス646、カメラ用レンズ647、外部接続端子648などを備えている。また、筐体640は、携帯電話機の充電を行う太陽電池セル649、外部メモリスロット650などを備えている。また、アンテナは、筐体641に内蔵されている。表示パネル642にはタッチパネルが採用されており、パネルに表示された操作ボタン645を触ることで携帯電話機の操作が出来る。筐体640と筐体641の少なくとも一には、先の実施の形態に示すトランジスタや半導体装置が組み込まれている。図7Eは、デジタルカメラであり、本体661、表示部667、接眼部663、操作スイッチ664、表示部665、バッテリー666などによって構成されている。本体661内には、先の実施の形態に示すトランジスタや半導体装置が組み込まれている。図7Fは、テレビジョン装置670であり、筐体671、表示部673、スタンド675などで構成されている。テレビジョン装置670の操作は、筐体671が備えるスイッチや、リモコン操作機680により行うことができる。筐体671及びリモコン操作機680には、先の実施の形態に示すトランジスタや半導体装置が組み込まれている。上記実施の形態に示すトランジスタや半導体装置の適用範囲は極めて広く、様々な電子機器に組み込むことができる。上記実施の形態に示すトランジスタ及び半導体装置は、酸化物半導体をチャネル形成領域に用いることでオフ電流を低くでき、且つトランジスタのチャネル長を小さくできることでオン電流を高めることができ、動作速度の向上、低消費電力化など高性能化が達成できる。したがって、上記実施の形態に示すトランジスタや半導体装置を適用する電子機器においても、電子機器自体の動作速度向上、低消費電力化を実現でき、高性能な電子機器とすることができる。また、上記実施の形態に示すトランジスタや半導体装置を、携帯電話機、携帯情報端末、デジタルカメラ、電子書籍など、どこにでも持ち歩いて使用できる電子機器に適用すれば、消費電力が低いため、長時間使用でき、充電回数を減らせるなど、利便性を向上させることができる。また、動作速度が早いため、使用時のストレスも軽減できる。なお、本実施の形態で示した構成は、本明細書の他の実施の形態で示す構成と適宜組み合わせることができる。本実施例では、露光装置の解像能力限界の寸法でパターンを形成した後に加熱処理により酸化することでパターンを膨張させた状態と、比較例として露光装置の解像能力限界の寸法でパターンを形成した状態と、を比較した結果を示す。図9に、本実施例に係るサンプルA~CSampleA~Cの写真と、比較例であるリファレンスref-1の写真を示す。また、下記表1に、図9に示すサンプルA~Cと、リファレンスref-1と、を比較した数値結果を示す。上記表1におけるスペースは、図9に示す写真中のQまたはqで示す幅に相当する。また、高さはパターン自体の高さに相当し、幅とはパターン自体の幅に相当する。リファレンスref-11のサンプルは、絶縁表面上にチタン層を成膜し、露光装置を用いてレジストパターンを形成し、レジストパターンをマスクとしてチタン層をエッチングすることで作製した。チタン層の膜厚は400nmとした。リファレンスref-1のパターンは、露光装置の解像能力限界を狙ってスペースを設定してレジストパターンを形成し、当該レジストパターンをマスクとしてチタン層をエッチングすることで作製した。サンプルA~Cは、リファレンスref-1と同じ条件でチタン層のパターンを形成した。そして、各条件で加熱処理により酸化させ、チタン層を膨張させた。サンプルA~Cの加熱条件を下記表2に示す。図9及び表1の結果から、加熱処理を行うことで、パターンが膨張し、スペースを狭くできることがわかる。このパターンを、上記実施の形態の第2の導電層パターンに適用すれば、スペースはチャネル長とすることができる。したがって、加熱処理を行うことで、チャネル長を小さくでき、微細化できることがわかる。図10に、本実施例に係るサンプルD~FSampleD~F、比較例のリファレンスref-2の写真を示す。また、下記表3に、図10に示すサンプルD~Fと、リファレンスref-2と、を比較した数値結果を示す。上記表3におけるスペースは、図10に示す写真中のQまたはqで示す幅に相当する。また、高さはパターン自体の高さに相当し、幅とはパターン自体の幅に相当する。リファレンスref-2のサンプルは、絶縁表面上にチタン層を成膜し、露光装置を用いてレジストパターンを形成し、レジストパターンをマスクとしてチタン層をエッチングすることで作製した。チタン層の膜厚は400nmとした。ここでは、リファレンスref-2のパターンは、上記リファレンスref-1よりも広いスペースを設定してレジストパターンを形成し、当該レジストパターンをマスクとしてチタン層をエッチングすることで作製した。サンプルD~Fは、リファレンスref-2と同じ条件でチタン層のパターンを形成した。そして、各条件で加熱処理により酸化させ、チタン層を膨張させた。なお、サンプルDの加熱条件はサンプルAと同じである。サンプルEの加熱条件はサンプルBと同じである。サンプルFの加熱条件はサンプルCと同じである。図10及び表3の結果から、加熱処理を行うことで、パターンが膨張し、スペースを狭くできることがわかる。パターンを、上記実施の形態の第2の導電層パターンに適用すれば、スペースはチャネル長とすることができる。したがって、加熱処理を行うことで、チャネル長を小さくでき、微細化できることがわかる。