半導体基板上に、第1のゲート絶縁膜、第1のフローティングゲート電極、第1のゲート間絶縁膜、多結晶シリコン層の第1のコントロールゲート電極、第1のゲートマスク絶縁膜の積層構造を有する複数のメモリセルゲート電極を形成し、前記半導体基板上に、第2のゲート絶縁膜、第2のフローティングゲート電極、第2のゲート間絶縁膜、第2のコントロールゲート電極、第2のゲートマスク絶縁膜の積層構造を有する周辺ゲート電極を形成し、前記メモリセルゲート電極および前記周辺ゲート電極の側壁部に保護膜を形成し、前記保護膜の一部を前記第1のコントロールゲート電極および前記第2のコントロールゲート電極の側壁部の一部が露出するよう除去し、前記第2のゲートマスク絶縁膜に、前記第2のコントロールゲート電極上面が露出するよう開口部を設け、前記第1のゲートマスク絶縁膜上、前記第1のコントロールゲート電極の側壁部上、前記第2のコントロールゲート電極上面上、および前記第2のコントロールゲート電極の側壁部上にニッケルNi膜またはコバルトCo膜である金属膜を形成し、前記金属膜と前記第1のコントロールゲート電極を熱処理により反応させ、前記第1のコントロールゲート電極を完全に金属半導体化合物膜として第1の金属半導体化合物層を形成し、前記金属膜と前記第2のコントロールゲート電極を前記熱処理により反応させ第2の金属半導体化合物層を形成し、前記メモリセルゲート電極間を埋め込み、内部に空隙を有する層間絶縁膜であって、前記第1のコントロールゲート電極の上面よりも半導体基板から離れた位置に前記空隙の上端が位置する層間絶縁膜を形成することを特徴とする不揮発性半導体記憶装置の製造方法。半導体基板上に、第1のゲート絶縁膜、第1のフローティングゲート電極、第1のゲート間絶縁膜、第1のコントロールゲート電極、第1のゲートマスク絶縁膜の積層構造を有する複数のメモリセルゲート電極を形成し、前記メモリセルゲート電極の側壁部に保護膜を形成し、前記保護膜の一部を前記第1のコントロールゲート電極の側壁部の一部が露出するよう除去し、前記第1のゲートマスク絶縁膜上および前記第1のコントロールゲート電極の側壁部上に金属膜を形成し、前記金属膜と前記第1のコントロールゲート電極を熱処理により反応させ第1の金属半導体化合物層を形成し、前記メモリセルゲート電極間を埋め込み、内部に空隙を有する層間絶縁膜であって、前記第1のコントロールゲート電極の上面よりも半導体基板から離れた位置に前記空隙の上端が位置する層間絶縁膜を形成することを特徴とする不揮発性半導体記憶装置の製造方法。前記半導体基板上に、第2のゲート絶縁膜、第2のフローティングゲート電極、第2のゲート間絶縁膜、第2のコントロールゲート電極、第2のゲートマスク絶縁膜の積層構造を有する周辺ゲート電極を形成し、前記金属膜を形成する前に、さらに、前記第2のゲートマスク絶縁膜に、前記第2のコントロールゲート電極上面が露出するよう開口部を設け、前記金属膜を前記第2のコントロールゲート電極上面上に形成し、前記熱処理により、前記金属膜と前記第2のコントロールゲート電極を反応させ第2の金属半導体化合物層を形成することを特徴とする請求項2記載の不揮発性半導体記憶装置の製造方法。前記第1のコントロールゲート電極を前記熱処理により完全に金属半導体化合物膜とすることを特徴とする請求項2または請求項3記載の不揮発性半導体記憶装置の製造方法。前記第1のコントロールゲート電極が多結晶シリコン層であり、前記金属膜がニッケルNi膜またはコバルトCo膜であることを特徴とする請求項2ないし請求項4いずれか一項記載の不揮発性半導体記憶装置の製造方法。半導体基板と、前記半導体基板上に形成され、第1のゲート絶縁膜、第1のフローティングゲート電極、第1のゲート間絶縁膜、少なくとも一部が金属半導体化合物の第1のコントロールゲート電極、第1のゲートマスク絶縁膜の積層構造を有する複数のメモリセルゲート電極と、前記半導体基板上に形成され、第2のゲート絶縁膜、第2のフローティングゲート電極、第2のゲート間絶縁膜、少なくとも一部が金属半導体化合物の第2のコントロールゲート電極、前記第2のコントロールゲート電極上面に達する開口部が設けられる第2のゲートマスク絶縁膜の積層構造を有する周辺ゲート電極と、前記メモリセルゲート電極間を埋め込み、内部に空隙を有する層間絶縁膜であって、前記第1のコントロールゲート電極の上面よりも前記半導体基板から離れた位置に前記空隙の上端が位置する層間絶縁膜を備えることを特徴とする不揮発性半導体記憶装置。本発明が解決しようとする課題は、メモリセルトランジスタのゲート電極間の空隙の形状を最適化し、高性能、高信頼性を実現する不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供することにある。実施の形態の不揮発性半導体記憶装置の製造方法は、半導体基板上に、第1のゲート絶縁膜、第1のフローティングゲート電極、第1のゲート間絶縁膜、第1のコントロールゲート電極、第1のゲートマスク絶縁膜の積層構造を有する複数のメモリセルゲート電極を形成し、前記メモリセルゲート電極の側壁部に保護膜を形成し、前記保護膜の一部を前記第1のコントロールゲート電極の側壁部の一部が露出するよう除去し、前記第1のゲートマスク絶縁膜上および前記第1のコントロールゲート電極の側壁部上に金属膜を形成し、前記金属膜と前記第1のコントロールゲート電極を熱処理により反応させ第1の金属半導体化合物層を形成し、前記金属膜と前記第1のコントロールゲート電極を反応させ第1の金属半導体化合物層を形成し、前記メモリセルゲート電極間を埋め込み、内部に空隙を有する層間絶縁膜であって、前記第1のコントロールゲート電極の上面よりも前記半導体基板から離れた位置に前記空隙の上端が位置する層間絶縁膜を形成する。本実施の形態の不揮発性半導体記憶装置の製造方法は、半導体基板上に、第1のゲート絶縁膜、第1のフローティングゲート電極、第1のゲート間絶縁膜、第1のコントロールゲート電極、第1のゲートマスク絶縁膜の積層構造を有する複数のメモリセルゲート電極を形成する。そして、半導体基板上に、第2のゲート絶縁膜、第2のフローティングゲート電極、第2のゲート間絶縁膜、第2のコントロールゲート電極、第2のゲートマスク絶縁膜の積層構造を有する周辺ゲート電極を形成する。そして、メモリセルゲート電極の側壁部に保護膜を形成し、保護膜の一部を第1のコントロールゲート電極の側壁部の一部が露出するよう除去する。そして、金属膜を第1のゲートマスク絶縁膜上および第1のコントロールゲート電極の側壁部上に形成し、熱処理により、金属膜と第1のコントロールゲート電極を反応させ第1の金属半導体化合物膜を形成し、メモリセルゲート電極間を埋め込み、内部に空隙を有する層間絶縁膜を形成する。この層間絶縁膜の空隙は第1のコントロールゲート電極の上面よりも半導体基板から離れた位置にその上端がある。なお、本実施の形態の不揮発性半導体記憶装置は、NAND型フラッシュメモリである。実施の形態の不揮発性半導体記憶装置の製造方法によれば、層間絶縁膜の空隙の上端をコントロールゲート電極の上面よりも高い位置とすることで、層間絶縁膜内部の電界集中を抑制する。したがって、高い信頼性を備えるメモリセルトランジスタが実現される。また、ゲート電極間の層間絶縁膜の空隙エアギャップのサイズが大きくなることでメモリセルトランジスタのゲート電極のカップリング比が向上し高性能なメモリトランジスタが実現される。図1は、実施の形態の不揮発性半導体記憶装置の模式断面図である。図1aはメモリセルトランジスタのチャネル長方向の断面図、図1bは周辺トランジスタのチャネル長方向の断面図である。なお、本明細書中、周辺トランジスタとは、メモリセルトランジスタ以外のトランジスタの総称である。例えば、メモリセルトランジスタに隣接して配置される選択ゲートトランジスタ等も含む概念とする。また、本明細書中では、メモリセルトランジスタのゲート電極をメモリセルゲート電極、周辺トランジスタのゲート電極を周辺ゲート電極と称する。周辺ゲート電極の線幅は、メモリセルゲート電極の線幅より大きい。図1に示すように、不揮発性半導体記憶装置は、例えば、p型シリコンの半導体基板10を用いて形成される。半導体基板10の不純物は、例えば、ボロンBである。図1aに示すようにメモリセルアレイ部には、半導体基板10上に、第1のゲート絶縁膜12、第1のフローティングゲート電極14、第1のゲート間絶縁膜16、第1のコントロールゲート電極18、第1のゲートマスク絶縁膜20の積層構造を有する複数のメモリセルゲート電極MGが形成されている。第1のゲート絶縁膜12は、例えば、シリコン酸化膜である。第1のフローティングゲート電極14は、例えば、リンPがドープされた多結晶シリコン膜である。第1のゲート間絶縁膜16は、例えば、ONOOxide-Nitride-Oxide膜である。また、第1のコントロールゲート電極18は、例えば、多結晶シリコン層18aとシリサイド層18bの積層構造である。シリサイド層18bは、例えば、ニッケルシリサイドNiSi層またはコバルトシリサイドCoSi層である。第1のゲートマスク絶縁膜20は、例えば、シリコン窒化膜である。また、図1bに示すように周辺部には、半導体基板10上に、第2のゲート絶縁膜22、第2のフローティングゲート電極24、第2のゲート間絶縁膜26、第2のコントロールゲート電極28、第2のゲートマスク絶縁膜30の積層構造を有する周辺ゲート電極PGが形成されている。第2のゲート間絶縁膜26の一部が除去されることにより導通部が設けられ、第2のフローティングゲート電極24と第2のコントロールゲート電極28とは物理的に接触するとともに、電気的にも導通している。また、第2のゲートマスク絶縁膜30に、第2のコントロールゲート電極28上面に達する開口部32が設けられている。第2のゲート絶縁膜22は、例えば、シリコン酸化膜である。第2のフローティングゲート電極24は、例えば、リンPがドープされた多結晶シリコン膜である。第2のゲート間絶縁膜26は、例えば、ONOOxide-Nitride-Oxide膜である。また、第2のコントロールゲート電極28は、例えば、多結晶シリコン層18aとシリサイド層18bの積層構造である。シリサイド層18bは、例えば、ニッケルシリサイドNiSi層またはコバルトシリサイドCoSi層である。第2のゲートマスク絶縁膜30は、例えば、シリコン窒化膜である。メモリセルゲート電極MGおよび周辺ゲート電極PGの側壁部には、保護膜34が設けられている。保護膜34は、例えば、シリコン酸化膜である。そして、メモリセルゲート電極MG間を埋め込み、内部に空隙36を有する層間絶縁膜38が設けられている。空隙36は、第1のコントロールゲート電極18の上面よりも半導体基板10から離れた位置にその上端がある。すなわち、図1a中、半導体基板10と空隙36の上端との距離h1は、半導体基板10と第1のコントロールゲート電極18の上面との距離h2よりも大きい。すなわち、h1>h2である。層間絶縁膜38は、例えば、シリコン酸化膜である。層間絶縁膜38は、周辺ゲート電極PG上にも設けられている。なお、図1には、図示しないが、層間絶縁膜38の上層には、例えば、複数の配線層とコンタクトで構成される多層配線層が形成される。半導体基板10と空隙36の上端との距離h1が、半導体基板10と第1のコントロールゲート電極18の上面との距離h2以下の場合、すなわち、h1≦h2である場合、隣接する第1のコントロールゲート電極18間の少なくとも最上部には、層間絶縁膜38が電極間に間断なく存在する。このため、第1のコントロールゲート電極18の上面角部に電界が集中する。したがって、層間絶縁膜38が絶縁破壊したり、隣接するゲート電極間のリーク電流が増大したりすることが懸念される。すなわち、メモリセルトランジスタの特性が劣化し、メモリセルの誤動作が生ずる恐れがある。実施の形態によれば、隣接する第1のコントロールゲート電極18間には、空隙36が存在する。したがって、隣接するコントロールゲート電極18間の電界が緩和され、層間絶縁膜38の絶縁破壊が生じにくくなるとともに、隣接するゲート電極間のリーク電流も抑制される。さらに、隣接する第1のコントロールゲート電極18間の空隙36のサイズが、h1≦h2である場合に比較して大きいため、隣接する第1のコントロールゲート電極18間、あるいは第1のコントロールゲート電極18と半導体基板10間の容量が小さくなり、ゲート電極のカップリング比も向上する。したがって、例えば、メモリセルの書き込み特性が向上する。また、第2のゲートマスク絶縁膜30がシリコン窒化膜、層間絶縁膜38がシリコン酸化膜である場合のように、第2のゲートマスク絶縁膜30の誘電率が層間絶縁膜38の誘電率よりも高い場合には、第2のゲートマスク絶縁膜30に開口部32を設けることにより、周辺ゲート電極の配線容量が抑制される。したがって、周辺トランジスタが高速化するという利点もある。次に実施の形態の不揮発性半導体記憶装置の製造方法について図面を参照しつつ説明する。図2~図10は、実施の形態の不揮発性半導体記憶装置の製造方法を示す模式断面図である。なお、図2a~図10aはメモリセルトランジスタのチャネル長方向の断面図、図2b~図10bは周辺トランジスタのチャネル長方向の断面図である。まず、図2に示すように、p型シリコンの半導体基板10上に、公知の方法により、第1のゲート絶縁膜12、第1のフローティングゲート電極14、第1のゲート間絶縁膜16、第1のコントロールゲート電極18、第1のゲートマスク絶縁膜20の積層構造を備える複数のメモリセルゲート電極MGを形成する。なお、この状態では、第1のコントロールゲート電極18は、多結晶シリコン層18aのみで形成される。第1のゲート絶縁膜12は、例えば、熱酸化で形成されるシリコン酸化膜である。第1のフローティングゲート電極14は、例えば、LPCVDLowPressureChemicalVaporDeposition法で形成されるリンPがドープされた多結晶シリコン膜である。第1のゲート間絶縁膜16は、例えば、ONOOxide-Nitride-Oxide膜である。また、多結晶シリコン層18aは、例えば、LPCVD法で形成されるリンPがドープされた多結晶シリコン膜である。第1のゲートマスク絶縁膜20は、例えば、シリコン窒化膜である。第1のゲートマスク絶縁膜20の材料としては、例えば、シリコン酸化膜、アルミナAl2O3、チタニアTiO2等を用いることも可能である。メモリセルゲート電極MGと同時に、半導体基板10上に、第2のゲート絶縁膜22、第2のフローティングゲート電極24、第2のゲート間絶縁膜26、第2のコントロールゲート電極28、第2のゲートマスク絶縁膜30の積層構造を備える周辺ゲート電極PGが形成される。ただし、第2のコントロールゲート電極28の多結晶シリコン層28aの形成前に、第2のゲート間絶縁膜26の一部の除去が行われる。周辺ゲート電極PGの各層の材料については、メモリセルゲート電極MGと同様の材料が適用可能である。次に、図3に示すように、メモリセルゲート電極MG上、および、周辺ゲート電極PG上に保護膜34を形成する。保護膜34は、例えばLPCVD法、ALDAtomicLayerDeposition法等により堆積されるシリコン酸化膜である。次に、図4に示すように、例えば、レジスト膜40の塗布と、RIEReactiveIonEtching法によるレジストエッチバックを行う。このエッチングにより、レジスト膜40がメモリセルゲート電極MG間および周辺ゲート電極PG間に一部残存するようエッチングする。続いて、RIE法により、保護膜34をエッチングする。このエッチングにより、第1のコントロールゲート電極18aおよび第2のコントロールゲート電極28aの側壁部の一部が露出するように、保護膜34の一部が除去される。この際、メモリセルゲート電極MG側壁部の保護膜34の上端は、第1のゲート間絶縁膜16および第2のゲート間絶縁膜26よりも上、すなわち、第1のゲート間絶縁膜16および第2のゲート間絶縁膜26に対し半導体基板10から離れる方向に位置するようプロセスを制御する。後の金属半導体化合物形成の際に、第1のフローティングゲート電極14および第2のフローティングゲート電極24が金属膜と反応しないようにするためである。なお、レジスト膜40は、保護膜34のエッチングの際に、メモリセルゲート電極MG間底部の保護膜34やゲート絶縁膜12がエッチングされることを防止している。次に、図5に示すように、レジスト膜40を、例えば、アッシングにより除去する。次に、図6に示すように、リソグラフィー法により、周辺ゲート電極PGの第2のゲートマスク絶縁膜30上の一部が開口されるレジストマスク42を形成する。次に、図7に示すように、RIE法により、第2のコントロールゲート電極28の多結晶シリコン層28a上面が露出するよう開口部32を形成する。その後、レジストマスク42を、例えば、アッシングにより剥離する。次に、図8に示すように、メモリセルゲート電極MG上および周辺ゲート電極PG上に金属膜44を形成する。この時、金属膜44は第1のゲートマスク絶縁膜20上および第1のコントロールゲート電極18aの側壁部上に形成される。また、金属膜44は、第2のコントロールゲート電極28a上面上にも形成される。金属膜44は、例えば、PVDPhysicalVaporDeposition法により形成されるニッケルNi膜またはコバルトCo膜である。また、金属膜44は、例えば、メッキ法により形成することも可能である。次に、図9に示すように、熱処理により、金属膜44と第1のコントロールゲート電極18の多結晶シリコン層18aを反応させ、第1の金属半導体化合物層シリサイド層18bを形成する。ここで、例えば、金属膜44がニッケルの場合、第1の金属半導体化合物層18bはニッケルシリサイドNiSi層となる。この熱処理により、金属膜44と第2のコントロールゲート電極28の多結晶シリコン層28aも反応し、第2の金属半導体化合物層シリサイド層28bが形成される。次に、図10に示すように、未反応の金属膜44を、例えば、ウェットエッチングにより剥離する。このように、実施の形態では、いわゆるサリサイドSelf-alignedSilicideプロセスが適用される。その後、メモリセルゲート電極MG間を埋め込み、内部に空隙36を備える層間絶縁膜38を形成する。この際、第1のコントロールゲート電極18の上面よりも半導体基板10から離れた位置に空隙36の上端が位置するよう形成する。層間絶縁膜38は、例えば、プラズマCVDChemicalVaporDeposition法で形成されるシリコン酸化膜、例えば、Plasma-TEOSTetraethylorthosilicate膜や、Plasma-SiH4膜である。空隙36は、層間絶縁膜38のステップカバレッジが悪いほど、形成されやすくなりそのサイズも大きくなる。以上の製造方法により、図1に示す不揮発性半導体記憶装置が形成される。その後、公知のプロセスにより層間絶縁膜38上に多層配線等が形成され不揮発性半導体記憶装置が完成される。実施の形態の製造方法によれば、いわゆるサリサイドプロセスを用いながらも、メモリセルゲート電極MGの第1のコントロールゲート電極18の上面に、第1のゲートマスク絶縁膜20で覆われた状態で、メモリセルゲート電極MG間を埋め込む層間絶縁膜38を形成することが可能となる。したがって、第1のコントロールゲート電極18の上面よりも半導体基板10から離れた位置に空隙36の上端が位置する層間絶縁膜38を形成することが可能となる。もっとも、周辺ゲート電極PGの線幅は、メモリセルゲート電極MGの線幅より大きい。このため、周辺ゲート電極PGにおいては、側壁部に接する金属膜44からだけでは、シリサイド化のために、十分な金属が供給されないおそれがある。実施の形態では、金属膜44を形成する前に、第2のゲートマスク絶縁膜に開口部32を設ける。この開口部32からも金属が供給されることにより、周辺ゲート電極PGにおいても十分なシリサイド化を実現することが可能となる。さらに、第2のゲートマスク絶縁膜に設ける開口部32の大きさを調整することで、周辺ゲート電極PGのシリサイド化の程度を制御することが可能となる。例えば、ゲート電極をサリサイドプロセスで形成する場合、ゲート電極の線幅によりシリサイド化後のシート抵抗が変化する場合がある。実施の形態によれば、例えば、周辺ゲート電極の線幅によって、開口部32の大きさを調整することで、ゲート電極のシート抵抗の線幅依存性を改善することも可能である。あるいは、個々のゲート電極に最適な抵抗値を与えることも可能となる。例えば、特に抵抗を下げたいゲート電極の開口部32を広げることで低抵抗のゲート電極が形成できる。また、特に抵抗を上げたいゲート電極の開口部32を狭める、あるいは開口部32をなくすことで、高抵抗のゲート電極が実現可能となる。図11は、実施の形態の不揮発性半導体記憶装置の製造方法の変形例を示す模式断面図である。図11aはメモリセルトランジスタのチャネル長方向の断面図、図11bは周辺トランジスタのチャネル長方向の断面図である。図11は、熱処理によりシリサイド層18b、28bが形成された直後の断面図である。図11aに示すようにメモリセルゲート電極MGでは、熱処理により第1のコントロールゲート電極18の多結晶シリコン層18aが完全に金属膜44と反応してシリサイド層18bとなっている。いわゆる、FUSIFullySilicided構造である。一方、周辺ゲート電極PGでは、一部、未反応の多結晶シリコン層28aが残存している。図12は、実施の形態の不揮発性半導体記憶装置の製造方法の作用を示す図である。図12は、熱処理によりシリサイド層18b、28bが形成された直後の断面図である。図12aはメモリセルトランジスタのチャネル長方向の断面図、図12bは周辺トランジスタのチャネル長方向の断面図である。図11のようなFUSI構造を形成する場合、多結晶シリコン層の完全なシリサイド化を行うため比較的長時間の熱処理が加えられる。メモリセルゲート電極MGでは、第1のゲート間絶縁膜16があるため、第1のフローティングゲート電極14までがシリサイド化されることはない。これに対し、図12bに示すように、周辺ゲート電極PGでは、第2のゲート間絶縁膜26の一部が除去されることにより設けられた導通部が存在する。長時間の熱処理が加えられると、導通部を介してシリサイド化が第2のフローティングゲート電極24まで進行し、場合によっては図12bのように第2のゲート絶縁膜22まで達するおそれがある。このような場合、第2のゲート絶縁膜22の絶縁破壊耐圧の劣化やリーク電流の増大が懸念される。実施の形態によれば、FUSI構造を形成する場合であっても、第2のゲートマスク絶縁膜に設ける開口部32の大きさを調整することで、シリサイド層28bが第2のゲート絶縁膜22達するような過剰なシリサイド化を抑制することが可能となる。以上、実施の形態の不揮発性半導体記憶装置および製造方法によれば、層間絶縁膜の空隙の上端をコントロールゲート電極の上面よりも高い位置とすることで、層間絶縁膜内部の電界集中を抑制する。したがって、高い信頼性を備えるメモリセルトランジスタが実現される。また、ゲート電極間の層間絶縁膜の空隙のサイズが大きくなることでメモリセルトランジスタのゲート電極のカップリング比が向上し高性能なメモリトランジスタが実現される。よって、高性能、高信頼性を兼ね備える不揮発性半導体記憶装置が実現される。また、周辺ゲート電極のシリサイド化の程度を制御可能とすることで、個々のゲート電極パターンに最適な抵抗値を与えることが可能となる。また、周辺ゲート電極のゲート絶縁膜特性の劣化等、信頼性の劣化も抑制することが可能となる。よって、この観点からも、高性能、高信頼性を兼ね備える不揮発性半導体記憶装置が実現される。以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、不揮発性半導体記憶装置の製造方法や不揮発性半導体記憶装置等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる不揮発性半導体記憶装置の製造方法や不揮発性半導体記憶装置等に関わる要素を適宜選択して用いることができる。その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。