複数の走査信号線と複数の表示信号線が互いに絶縁膜を介して配置され、前記走査信号線と前記表示信号線で囲まれてマトリクス状に配置された各画素領域において、ソース電極と前記走査信号線に接続されたゲート電極と前記表示信号線に接続されたドレイン電極を備え半導体層の電界効果移動度が1cm2Vs以上で且つ70cm2Vs以下のトランジスタと、前記ソース電極に接続された画素電極と、前記走査信号線と略並行に配置された補助容量線と、絶縁膜を介して前記画素電極、前記画素電極の延在部、または前記画素電極と電気的に接続された電極のいずれかと前記補助容量線との交差領域または隣接する上段または下段の前記走査信号線との交差領域に形成された補助容量を含む第一の基板と、該第1の基板と液晶層を挟持するように配置された第二の基板と、前記液晶層を挟んで前記画素電極と電気的に対向するように前記第一の基板または前記第二の基板上に配置された対向電極を有するアクティブマトリクス型の液晶表示装置において、前記対向電極の電位をVcom、前記トランジスタがON状態とOFF状態になるゲート電極電位をそれぞれVghとVglとし、前記トランジスタのゲートソース間容量と負荷容量をそれぞれCgsとCloadとしたときの突き抜け電圧ΔVpを式とし、ΔVp画面輝度が最大輝度のnとなる液晶層印加電圧をVnとしたときのVnに対する突き抜け電圧をΔVpvnとし、ΔVpvnの設計値をΔVpvntypとし、表示画面上の任意の位置においてVnにおけるフリッカーが最小となるVcomをVcomoptとし、前記走査信号線の給電電極から最も遠い画素のVcomoptから最も近い画素のVcomoptを引いた値をδVcomoptとし、α、β、γをそれぞれ係数としたときのδVcomoptの設計値であるδVcomtypを式とし、δVcomtypγδVcomoptの許容変動範囲の上限値と下限値をそれぞれξとξとし、ξとξに対するΔVpvnをそれぞれΔVpvnとΔVpvnとし、ΔVpvnの変動量に対するδVcomoptの変動量の割合をηとしたときに式と式-ΔVpvntyp≦-γηΔVpvntyp-≦γ-ηを満たすことを特徴とする液晶表示装置。前記nが50で、前記VnがV50で、前記ΔVpvntypがΔVpv50typである請求項1に記載の液晶表示装置。前記半導体層の電界効果移動度が15cm2Vs以上で且つ50cm2Vs以下である請求項1または請求項2に記載の液晶表示装置。前記半導体層がアモルファスの金属酸化物であることを特徴とする請求項1から請求項3のいずれかに記載の液晶表示装置。前記半導体層が有機物であることを特徴とする請求項1から請求項3のいずれかに記載の液晶表示装置。前記ηの絶対値が2以下であることを特徴とする請求項1から請求項5のいずれかに記載の液晶表示装置。前記液晶表示装置が突き抜け補償駆動を行わない場合に、前記トランジスタの閾値電圧をVthとし、Vth、Vgh、Vgl及びΔVpvntypの単位を[V]とし、電界効果移動度μeffの単位をcm2Vsとし、前記走査信号線の時定数τgの単位をμsとし、κはκがτgの関数であることを表すとし、はべき乗記号を表すとし、logeは自然対数を表すとしたときに、前記α、β、γ、ηが、αAexp02A058exp0591Vth7924exp723BBaexp1BcBa15expBb000667Vth001Bc12exp047βCexp019C0002Vth0337exp0148D006exp000042exp00051Vgh0362γEexpGτgνcE000032μeff0011Vgh0008μeff0722expF271exp0597expVghexpG00479μeff14exp175Vgh00012μeff00701exp01νc0620expηη0γ0η0PexpQP0115expexp-00061Vgh0460μeffQexpQbQa0128Vgh-0005exp035QbVgh-00554Vth-188γ0νeκκκexpSτgTRRa1expexp05expRc3Ra10214exp0351Ra20153exp0216Rc2129expRc30544exp1S0000376loge00000667Vth000123VghSbSbexpSb2000258exp005TTa1VghμeffTa2Tb1logeTb2Ta10007exp00258Ta200223exp01Tb100001Vth00597Tb20847exp300νeである請求項1から請求項6のいずれかに記載の液晶表示装置。前記液晶表示装置が突き抜け補償駆動を行う場合に、前記トランジスタの閾値電圧をVthとし、Vth、Vgh、ΔVpvntypの単位を[V]とし、電界効果移動度μeffの単位をcm2Vsとし、走査信号線時定数τgの単位をμsとし、κはκがτgの関数であることを表すとし、はべき乗記号を表すとし、logeは自然対数を表すとしたときに、前記α、β、ηが、αAμeffBA0000014exp15Vgh202expB00001Vgh203Vth852βClogeDC00001Dloge00374Vth00625ηη0γ0η0PexpQPPa1VghμeffPa14exp109Pa25exp257Pb1000007Vth00096Pb200146Vth0204QVgh00238Vth108μeffQbQbVgh00118Vth0185γ0νeκκκexpSτgTRRa1expexp05expRc3Ra10214exp0351Ra20153exp0216Rc2129expRc30544exp1S0000376loge00000667Vth000123VghSbSbexpSb2000258exp005TTa1VghμeffTa2Tb1logeTb2Ta10007exp00258Ta200223exp01Tb100001Vth00597Tb20847exp300νeである請求項1から請求項6のいずれかに記載の液晶表示装置。絶縁性の基板上に複数本の走査信号線と複数本の表示信号線が互いに絶縁膜を介して配置され、前記走査信号線と前記表示信号で囲まれてマトリクス状に配置された各画素領域において、半導体層の電界効果移動度が1cm2Vs以上で且つ70cm2Vs以下の第一のトランジスタと、第二のトランジスタと、蓄積容量と、電源配線と、有機材料よりなるLED素子が配置され、前記第一のトランジスタのゲート電極とドレイン電極がそれぞれ前記走査信号線と前記表示信号線に接続され、前記第一のトランジスタのソース電極は前記蓄積容量の一方の電極及び前記第二のトランジスタのゲート電極に接続され、前記第二のトランジスタのドレイン電極及び前記蓄積容量の他方の電極は前記電源配線に接続され、前記第二のトランジスタのソース電極は前記LED素子に接続されたアクティブマトリクス型の有機EL表示装置において、前記電源配線の電位をVcom、前記第一のトランジスタがON状態とOFF状態となる前記走査信号線の電位をそれぞれVghとVglとし、前記第一のトランジスタのゲートソース間容量と負荷容量をそれぞれCgsとCloadとしたときの突き抜け電圧ΔVpを式とし、ΔVp画面輝度が最大輝度のnとなるときの前記第二のトランジスタのゲート電極電位をVpvnとし、Vpvnに対する突き抜け電圧をΔVpvnとし、ΔVpvnの設計値をΔVpvntypとし、前記走査信号線の給電電極から最も遠い画素のVpvnから最も近い画素のVpvnを引いた値をδVpとし、α、β、γをそれぞれ定数としたときのδVpの設計値δVptypを式とし、δVptypγδVpの許容変動範囲の上限値と下限値をそれぞれξとξとし、ξとξに対するΔVpvnをそれぞれΔVpvnとΔVpvnとし、ΔVpvnの変動量に対するδVpの変動量の割合をηとしたときに式と式-ΔVpvntyp≦-γηΔVpvntyp-≦γ-ηを満たすことを特徴とする有機EL表示装置。前記nが50で、前記VnがV50で、前記ΔVpvntypがΔVpv50typである請求項9に記載の有機EL表示装置。前記第一のトランジスタの半導体層の電界効果移動度が15cm2Vs以上で且つ50cm2Vs以下である請求項9または請求項10に記載の有機EL表示装置。前記第一のトランジスタの半導体層がアモルファスの金属酸化物であることを特徴とする請求項9から請求項11のいずれかに記載の有機EL表示装置。前記第一のトランジスタの半導体層が有機物であることを特徴とする請求項9から請求項11のいずれかに記載の有機EL表示装置。前記ηの絶対値が2以下であることを特徴とする請求項9から請求項13のいずれかに記載の有機EL表示装置。前記有機EL表示装置が突き抜け補償駆動を行わない場合に、前記第一のトランジスタの閾値電圧をVthとし、Vth、Vgh、Vgl及びΔVpvntypの単位を[V]とし、電界効果移動度μeffの単位をcm2Vsとし、前記走査信号線の時定数τgの単位をμsとし、κはκがτgの関数であることを表すとし、はべき乗記号を表すとし、logeは自然対数を表すとしたときに、前記α、β、γ、ηが、αAexp02A058exp0591Vth7924exp723BBaexp1BcBa15expBb000667Vth001Bc12exp047βCexp019C0002Vth0337exp0148D006exp000042exp00051Vgh0362γEexpGτgνcE000032μeff0011Vgh0008μeff0722expF271exp0597expVghexpG00479μeff14exp175Vgh00012μeff00701exp01νc0620expηη0γ0η0PexpQP0115expexp-000610Vgh0460μeffQexpQbQa0128Vgh-0005exp035QbVgh-00554Vth-188γ0νeκκκexpSτgTRRa1expexp05expRc3Ra10214exp0351Ra20153exp0216Rc2129expRc30544exp1S0000376loge00000667Vth000123VghSbSbexpSb2000258exp005TTa1VghμeffTa2Tb1logeTb2Ta10007exp00258Ta200223exp01Tb100001Vth00597Tb20847exp300νeである請求項9から請求項14のいずれかに記載の有機EL表示装置。前記有機EL表示装置が突き抜け補償駆動を行う場合に、前記第一のトランジスタの閾値電圧をVthとし、Vth、Vgh、ΔVpvntypの単位を[V]とし、電界効果移動度μeffの単位をcm2Vsとし、前記走査信号線の時定数τgの単位をμsとし、κはκがτgの関数であることを表すとし、はべき乗記号を表すとし、logeは自然対数を表すとしたときに、前記α、β、ηが、αAμeffBA0000014exp15Vgh202expB00001Vgh203Vth852βClogeDC00001Dloge00374Vth00625ηη0γ0η0PexpQPPa1VghμeffPa14exp109Pa25exp257Pb1000007Vth00096Pb200146Vth0204QVgh00238Vth108μeffQbQbVgh00118Vth0185γ0νeκκκexpSτgTRRa1expexp05expRc3Ra10214exp0351Ra20153exp0216Rc2129expRc30544exp1S0000376loge00000667Vth000123VghSbSbexpSb2000258exp005TTa1VghμeffTa2Tb1logeTb2Ta10007exp00258Ta200223exp01Tb100001Vth00597Tb20847exp300νeである請求項9から請求項14のいずれかに記載の有機EL表示装置。複数の走査信号線と複数の表示信号線が互いに絶縁膜を介して配置され、前記走査信号線と前記表示信号線で囲まれてマトリクス状に配置された各画素領域において、ソース電極と前記走査信号線に接続されたゲート電極と前記表示信号線に接続されたドレイン電極を備え半導体層の電界効果移動度が1cm2Vs以上で且つ70cm2Vs以下のトランジスタと、前記ソース電極に接続された画素電極と、前記走査信号線と略並行に配置された補助容量線と、絶縁膜を介して前記画素電極、前記画素電極の延在部、または前記画素電極と電気的に接続された電極のいずれかと前記補助容量線との交差領域または隣接する上段または下段の前記走査信号線との交差領域に形成された補助容量を含む第一の基板と、該第1の基板と液晶層を挟持するように配置された第二の基板と、前記液晶層を挟んで前記画素電極と電気的に対向するように前記第一の基板または前記第二の基板上に配置された対向電極を有するアクティブマトリクス型の液晶表示装置を製造する方法であって、前記対向電極の電位をVcom、前記トランジスタがON状態とOFF状態になるゲート電極電位をそれぞれVghとVglとし、前記トランジスタのゲートソース間容量と負荷容量をそれぞれCgsとCloadとしたときの突き抜け電圧ΔVpを式を使って決定するステップと、画面輝度が最大輝度のnとなる液晶層印加電圧をVnとしたときのVnに対する突き抜け電圧をΔVpvnとし、ΔVpvnの設計値をΔVpvntypとし、表示画面上の任意の位置においてVnにおけるフリッカーが最小となるVcomをVcomoptとし、前記走査信号の給電電極から最も遠い画素のVcomoptから最も近い画素のVcomoptを引いた値をδVcomoptとし、α、β、γをそれぞれ係数としたときのδVcomoptの設計値であるδVcomtypを式1Bを使って決定するステップと、δVcomoptの許容変動範囲の上限値と下限値をそれぞれξとξとし、ξとξに対するΔVpvnをそれぞれΔVpvnとΔVpvnとし、ΔVpvnの変動量に対するδVcomoptの変動量の割合をηとしたときに式と式を満たすか満たさないかを判定するステップと、式と式を満たさない場合は各パラメータの値を変更して再度式と式を満たすか満たさないかを判定するステップとを有し、式1A、式1B、式1C、式1Dが、ΔVpδVcomtypγ-ΔVpvntyp≦-γηΔVpvntyp-≦γ-ηであることを特徴とする製造方法。前記再度式と式を満たすか満たさないかを判定するステップが、CgsとCloadの値を変更するステップを有する請求項17に記載の製造方法。絶縁性の基板上に複数本の走査信号線と複数本の表示信号線が互いに絶縁膜を介して配置され、前記走査信号線と前記表示信号で囲まれてマトリクス状に配置された各画素領域において、電界効果移動度が1cm2Vs以上で且つ70cm2Vs以下の第一のトランジスタと、第二のトランジスタと、蓄積容量と、電源配線と、有機材料よりなるLED素子が配置され、前記第一のトランジスタのゲート電極とドレイン電極がそれぞれ前記走査信号線と前記表示信号線に接続され、前記第一のトランジスタのソース電極は前記蓄積容量の一方の電極及び前記第二のトランジスタのゲート電極に接続され、前記第二のトランジスタのドレイン電極及び前記蓄積容量の他方の電極は前記電源配線に接続され、前記第二のトランジスタのソース電極は前記LED素子に接続されたアクティブマトリクス型の有機EL表示装置を製造する方法であって、前記電源配線の電位をVcom、前記第一のトランジスタがON状態とOFF状態となる前記走査信号線の電位をそれぞれVghとVglとし、前記第一のトランジスタのゲートソース間容量と負荷容量をそれぞれCgsとCloadとしたときの突き抜け電圧ΔVpを式で決定するステップと、画面輝度が最大輝度のnとなるときの前記第二のトランジスタのゲート電極電位をVpvnとし、Vpvnに対する突き抜け電圧をΔVpvnとし、ΔVpvnの設計値をΔVpvntypとし、前記走査信号線の給電電極から最も遠い画素のVpvnから最も近い画素のVpvnを引いた値をδVpとし、α、β、γをそれぞれ定数としたときのδVpの設計値δVptypを式で決定するステップと、δVpの許容変動範囲の上限値と下限値をそれぞれξとξとし、ξとξに対するΔVpvnをそれぞれΔVpvnとΔVpvn、ΔVpvnの変動量に対するδVpの変動量の割合をηとして、式と式を満たすか満たさないかを判定するステップと、式と式を満たさない場合は各パラメータの値を変更して再度式と式を満たすか満たさないかを判定するステップとを有し、前記式2A、式2B、式2C、式2DがΔVpδVptypγ-ΔVpvntyp≦-γηΔVpvntyp-≦γ-ηであることを特徴とする製造方法。前記再度式と式を満たすか満たさないかを判定するステップが、CgsとCloadの値を変更するステップを有する請求項19に記載の製造方法。前記nが15~70の範囲である請求項17から請求項20のいずれかに記載の製造方法。前記半導体層の電界効果移動度が15cm2Vs以上で且つ50cm2Vs以下である請求項17から請求項21のいずれかに記載の製造方法。前記半導体層がアモルファスの金属酸化物であることを特徴とする請求項17から請求項22のいずれかに記載の製造方法。前記半導体層が有機物であることを特徴とする請求項17から請求項22のいずれかに記載の製造方法。図1は液晶表示装置10のアレイ基板の一部に対応する概略の等価回路図であり、走査信号線11a、11b11nと表示信号線13a、13b13mで囲まれた複数の画素領域がマトリクス状に配置されている。走査信号線と表示信号線はそれぞれ抵抗を有しており、互いの交差領域には容量が形成される。このため、各配線の端部に設けた給電電極に印加した信号電位Vg、Vsigは抵抗と容量で決まる時定数によって遅延して歪ながら伝搬する。ここで、時定数は11e≒0632、即ち配線の給電電極に印加される電位の変化量に対して、その632の電位変化に要する時間である。図2は図1に示した画素領域の概略の等価回路図であり、TFT15aのゲート電極は走査信号線11aに、ドレイン電極は表示信号線13aに、ソース電極は画素電極19aに、それぞれ接続されている。画素電極19aは走査信号線11aと略並行に配置された補助容量線25aと絶縁膜を介して交差しており、交差部が補助容量Csとなる。補助容量線25aも抵抗を有しており、表示信号線13aとの交差部において容量を形成している。ここで、補助容量線25aは抵抗を低減するために遮光性金属で形成する必要があるため、その存在が開口率を低下させる。開口率の低減を抑制するために補助容量の構成には様々な工夫がなされており、たとえば画素電極19aと電気的に接続した電極と補助容量線25aの交差領域に補助容量を形成したり、或いは補助容量線25aを配置せずに画素電極19aの延在部と上段または下段画素の走査信号線との交差領域に補助容量を形成したりすることができる。また、TFT15aのゲート電極とソース電極の間にはゲートソース間の寄生容量Cgsが形成されている。このような配線や画素を同一の絶縁性基板上に配置して構成した第一の基板と、絶縁性の基板よりなる第二の基板との間に液晶層17aを挟持することで液晶表示装置10が構成される。画素電極19aと液晶層17aを挟んで液晶容量Clcを構成する対向電極21aは第一の基板上、或いは第二の基板上に配置される。図3は図2の等価回路において、画素電極電位Vpが対向電極電位Vcomより高い正極性書き込みにより負荷容量Cloadを充電する際のゲート電位Vgl、Vgh、表示信号線電位Vsig、画素電極電位Vp及び対向電極電位Vcomを示すタイミングチャートである。図3Aは走査信号線11aの給電電極に近い画素Left、図3Bは走査信号線11aの給電電極から遠い画素Rightについてのものである。図3において走査信号線11aの給電電極に、走査信号線11aの選択期間のみTFT15aをON状態にするゲート電位Vghを、非選択期間にはTFT15aをOFF状態にするゲート電位Vglをそれぞれ印加するパルス状の走査信号線電位Vgを給電する。走査信号線11aの給電電極に印加する走査信号線電位VgをOFF状態のゲート電位VglからON状態のゲート電位Vghに切り替えると、時定数τgの影響で給電電極から離れるほど走査信号線11aの電位がOFF状態のゲート電位VglからON状態のゲート電位Vghへ変位するのに時間を要するため、TFT15aがOFF状態からON状態へ遷移するのに要する時間が長くなり、選択期間内で負荷容量Cloadを充電する時間が短くなる。ここで、負荷容量Cloadは次式で与えられる。CloadClcCsCgsCotherここにCotherは画素電極19aとその周囲の各配線との間に形成されるカップリング容量の総和である。このため液晶表示装置10を設計する上では、給電電極から最も遠い画素の充電が選択期間内に完了するようにTFTのサイズを設定する必要がある。図3A、Bのいずれにおいても選択期間が終了する前に充電が完了すると、画素電極19aの電位Vp、即ちソース電極電位Vsは、表示信号線13aの電位つまりドレイン電極電位Vdとほぼ等しくなって、TFT15aから負荷容量Cloadへ向かう電流が流れないので画素電極電位Vpの変化は停止する。この結果、選択期間終了時点では同一の走査信号線に接続された各画素の画素電極電位Vpは略等しくなる。選択期間が終了すると走査信号線11aの給電電極に印加される走査信号線電位VgはON状態のゲート電極電位VghからOFF状態のゲート電極電位Vglに切り替わり、接続された各TFT15aはON状態からOFF状態に向けて導通状態が遷移を始める。ON状態のゲート電極電位VghからOFF状態のゲート電極電位Vglへの電位変化も同様に時定数τgの影響を受けるため、給電電極から離れるにしたがって時間を要する。即ち、走査信号線11aに印加する走査信号が矩形パルスであった場合、給電電極近傍に配置されたTFT15aは走査信号が瞬時にON状態の電位VghからOFF状態の電位Vglに低下してTFT15aはOFF状態となり、この走査信号線電位Vgの電位変化量ΔVgは寄生容量Cgsを介して画素電極電位Vpを低下させる。このときの画素電極電位Vpの低下量ΔVpはΔVgVgh-Vglとしたときに次式で表される。ΔVpΔVg画素電極電位低下量ΔVpは寄生容量Cgsを介したカップリング効果による画素電極電位Vpの低下量、或いはゲート電極電位がON状態の電位VghからOFF状態の電位Vglに変化する際に負荷容量Cloadに蓄えられた電荷の総量を保持しながら寄生容量Cgsの印加電圧の極性変化に伴う電荷再分配によって生じた画素電極電位Vpの低下量とみることもできる。ここで述べた、画素電極電位Vpが選択期間終了時の電位からOFF状態のTFT15aに対応する電位へ低下する現象を突き抜けと呼び、そのときの画素電極電位Vpの低下量ΔVpを突き抜け電圧ΔVpと呼ぶ。選択期間の終了時点ではVd≒Vsであったためソースドレイン間電圧VdsはVds≒0となって表示信号線13aから画素電極19aに向かって電流は流れなかったが、この画素電極電位Vpの低下によってVdsΔVpとなり、ゲートソース間電圧Vgsに応じた電流が表示信号線13aから画素電極19aに向かって流れることになる。走査信号線11aの給電電極近傍では瞬時にゲート電極電位がON状態の電位VghからOFF状態の電位Vglに低下してTFT15aがOFF状態となるため、VdsΔVpとなってもTFT15aにはゲート電極電位がOFF状態のゲート電位Vglのときにドレインソース間に流れる電流Ioff程度の微小な電流しか流れず、これによる画素電極電位Vpの変化は無視できる。しかし、TFT15aが走査信号線11aの給電電極から離れるにつれてON状態の電位VghからOFF状態の電位Vglへの電位低下に時間を要するためTFT15aは瞬時にOFF状態にならず、TFT15aがOFF状態になる前の期間にソースドレイン間電圧Vdsに応じた電流が表示信号線13aから画素電極19aに向かって流れる。即ち選択期間が終了した後にも負荷容量Cloadへの充電が継続され、突き抜け電圧ΔVpが低減する。突き抜けによる画素電極電位Vpの低下と、充電による画素電極電位Vpの上昇という二つの現象が合わさった結果、実効的な突き抜け電圧である実効突き抜け電圧ΔVpが低下することになる。例えば画面全体を正極性の同一電位に充電する場合、TFT15aがOFF状態になったときの画素電極電位Vpは、走査信号線11aの給電電極から離れるにつれて実効的な突き抜け電圧ΔVpが減少するために画素電極電位Vpが上昇する。この結果、対向電極電位Vcomと画素電極電位Vpの差である液晶層印加電圧は、走査信号線11aの給電電極から離れるほど増大する。負極性の書き込みの場合、画素電極電位Vp即ちソース電極電位Vsが正極性書き込みの場合よりも低いためゲートソース間電圧Vgsが大きくなり、選択期間終了後に継続される負荷容量への充電量も大きくなる。このため負極性書き込みにおける実効突き抜け電圧は正極性書き込みの場合よりも小さくなる。今、正極性書き込みにおける表示信号線電位と実効突き抜け電圧をそれぞれVsigとΔVp、負極性書き込みにおける表示信号線電位と実効突き抜け電圧をそれぞれVsigとΔVp、TFT15aがOFF状態における正極性と負極性それぞれの画素電極電位をVpとVpとおくと、VpとVpはそれぞれ次式で表される。Vp-Vp-また、実効的に液晶層に印加される電圧は、正極性と負極性における液晶層印加電圧の平均値に略一致すると見なすことができる。そこで、正極性と負極性の平均の液晶層印加電圧をVavgとおくとVavgは次式で表される。Vavg-VcomVcom-2-2{-}2これより、走査信号線の給電電極に近い画素では選択期間終了後に負荷容量への充電が継続されないためΔVpΔVpであり、平均の液晶層印加電圧Vavg-2となる。走査信号線の給電電極から遠い画素では、過剰充電効果によってΔVpΔVpとなるため、平均の液晶層印加電圧は走査信号線の給電電極に近い画素よりも低下する。従って、TFT15aが走査信号線11aの給電電極から離れるほど、液晶層17aに印加される平均の電圧、即ち実効印加電圧は所定の印加電圧よりも減少することになる。選択期間終了後にTFT15aがOFF状態となるまでの期間を過剰充電期間、過剰充電期間にTFT15aから画素電極へ流れ込む電流を過剰充電電流、過剰充電電流による負荷容量Cloadへの充電を過剰充電、過剰充電によって生じる現象を総じて過剰充電効果と呼ぶことにする。上述のように液晶表示装置では過剰充電効果によって画素電極電位Vpが所定の電位からシフトすることになり、そのシフト量は走査信号線11aの給電電極から離れるほど増大する。この結果、様々な表示不良や表示品位の低下をもたらす。例えば画面全体が同一階調を表示する場合、本来なら画面全体の液晶層印加電圧は等しくなっているが、過剰充電効果によって走査信号線の給電電極側から終端側へ向かって液晶層印加電圧が減少するため、輝度傾斜と呼ばれるなだらかな輝度分布が生じる。しかし、過剰充電を許容範囲内に抑制することができる場合、輝度傾斜は許容範囲内に低減されて使用上の問題にはならない。過剰充電効果として生じる現象には輝度傾斜以外に様々なものがある。その中で特に視認性が高く顕著に現れる現象として、最適対向電極電位Vcomoptの面内分布に起因するフリッカーが挙げられる。以下で、図面を参照しながら、過剰充電効果によって生じる最適対向電極電位Vcomoptの面内分布に起因するフリッカーの発生メカニズムについて説明する。液晶表示装置において、TFT15aの負荷容量Cloadの一部を成す液晶容量Clcは、画素電極19aと対向電極21a及びこれらの電極に挟まれた液晶層17aより構成されており、両電極間の電界によって液晶層内の液晶分子の配向を制御することによって液晶層17aを透過する光の強度を制御する。対向電極21aと画素電極19aとの間に生じる電界によって液晶分子の配向を制御するため、画素毎に両電極の電位を独立に制御せずに、どちらか一方の電極電位が他の画素と同一になるように外部から給電し、他方の電極電位のみを画素毎に独立に制御することが可能である。この場合、画素構造が単純化するため開口率や歩留まりの点で有利となる。このため、一般的な液晶表示装置においては対向電極を他の画素と一体化した構造にして電位を外部から給電している。具体的に述べると対向電極は、TNモードやVAモードの液晶表示装置では対向基板全体に配置した巨大なベタ電極構造とし、IPSモードでは走査信号線方向に配列した各画素と一体化した構造とすることが一般に行われている。また、一部のIPSモードでは、同一基板上に画素電極と対向電極をそれぞれ画素毎に独立して制御する構造も提案されている。この構造は液晶層印加電圧の面内均一性を向上できる点で有利ではあるが、画素構造が煩雑となるため開口率や歩留まりの低下を招き易い。以上のように対向電極電位Vcomが同一の走査信号線に接続された複数のTFTに渡って同一の場合において、画素電極電位Vpが表示画面内で不均一になると、液晶層17aの印加電圧も不均一となる。この結果、不均一な液晶層印加電圧の分布に応じて輝度分布も不均一になり、表示品位を低下させる。従って、画素電極電位Vpの面内均一性を向上させることは重要である。液晶分子は直流電圧によって電気分解するため交流電圧によって駆動する必要があり、液晶層に印加する電圧の極性を常に反転させる駆動を行う。このため、例えば画面全体が同一階調の表示を行う場合、TFT15aがOFF状態のときの正極性画素電極電位をVpとし、負極性画素電極電位をVpとすると、対向電極21aの電位を正極性画素電極電位Vpと負極性画素電極電位Vpの平均値に設定したときに両極性の液晶層印加電圧が等しくなる。この時の対向電極電位Vcomを最適対向電極電位Vcomoptと呼び、次式で表す。Vcomopt2対向電極電位Vcomが最適対向電極電位Vcomoptからシフトした場合、正極性と負極性の液晶層印加電圧が異なるため各極性での液晶分子の配向も異なる。即ち、液晶分子の配向が時間的に変動するため、透過光強度が時間的に一定とはならずに振動し、この透過光強度の振動がフリッカーとして視認されることになる。或いはまた、両極性の印加電圧が異なる状態が継続した場合、両極性の印加電圧の差が、実効的に直流電圧が印加されたものとして作用し、液晶層中の不純物イオンが画素電極表面などにトラップされる現象を誘発する。トラップされた不純物イオンが多くなると、トラップされた不純物イオンが形成する電界に対して液晶分子が応答するようになり、焼き付きとして視認されることになる。図4Aは、走査信号線方向に並んだ異なるn点とf点におけるそれぞれの最適対向電極電位Vcomopt、Vcomoptから対向電極電位Vcomのシフトに対するフリッカー率の関係を模式的に示したものである。ここでフリッカー率とは、測定ポイントにおける全透過光強度に占める30Hzの光強度の割合である。30Hzの光は人間がフリッカーとして最も感知し易い周波数である。図4Bは、走査信号線の給電電極側から反対側までの画素の位置において画素電極電位Vpと対向電極電位Vcomが過剰充電効果によって変化する様子を模式的に示した図である。図4Aにおいてn点に対応する実線は走査信号線の給電電極に近い領域を示し、f点に対応する破線は給電電極から遠い領域を示している。それぞれのポイントにおけるフリッカー率はそれぞれのポイントにおける対向電極電位Vcomに対して最小値を有し、そこから対向電極電位Vcomが増えても減ってフリッカー率は増大する。フリッカー率が最小となるときの対向電極電位Vcomが当該ポイントにおける最適対向電極電位Vcomoptであり、最適対向電極電位Vcomoptが印加されているポイントにおいてそれぞれ、対向電極電位Vcomと画素電極電位Vpの差である正極性と負極性の液晶層印加電圧は等しくなっている。前述のように過剰充電効果によって正極性と負極性の液晶層印加電圧において、共に実効突き抜け電圧が低下するため、図4Bに示すように正極性と負極性の画素電極電位Vpは共に走査信号線の給電電極から離れるにつれて上昇し、最適対向電極電位Vcomoptも走査信号線の給電電極から離れるほど上昇する。このため対向電極電位Vcomを一定の値にしたときに、図4Aに示すようにあるポイントの対向電極電位Vcomは最適対向電極電位Vcomoptとなっても、他のポイントでは最適対向電極電位Vcomoptからシフトしているためフリッカー率が大きくなる。従って、画面全体としてのフリッカーを低減するためには図4Bに示すようにn点とf点の両ポイントにおける最適対向電極電位Vcomopt、Vcomoptの中間に存在するc点に対向電極電位Vcomを設定することになるが、この場合の対向電極電位Vcomはn点とf点のどちらのポイントにとっても最適対向電極電位Vcomoptではないためフリッカーを完全に解消することはできない。このため、解消しきれずに生じるフリッカーのレベルを許容限界以内に抑制する必要がある。フリッカーは正極性と負極性における液晶の配向の相違に起因しているため、最適対向電極電位Vcomoptからのズレに対するフリッカー率は粘性や誘電率異方性などの液晶の物性や、液晶層の電界強度に影響する液晶層の厚さなどの応答速度に関するパラメータに依存することになる。しかし実際には各パネルメーカの液晶表示装置は高速応答化や低電圧駆動化などといった目指す特性が同じであるため、結果的に表示モードや駆動方法などの基本的な仕様が同じなら液晶材料の相違に対してこれらのパラメータの差は小さくなっている。即ち、最適対向電極電位Vcomoptからのズレに対するフリッカー率の変化の割合は、表示モードや駆動方法が同じなら液晶種別によらず略一定となる。このため、上述の解消しきれないフリッカーの視認性と以下に述べる最適対向電極電位Vcomoptの面内格差である最適対向電極電位差δVcomoptは強い相関性を有することになる。図4Bに示すように、対向電極電位Vcomの最適対向電極電位Vcomoptからのズレは、n点とf点で最も大きくなり、画素の位置が中央に近付くに伴って小さくなる。従って、走査信号線の給電電極に最も近い画素と最も遠い画素における最適対向電極電位Vcomoptの差に相当する最適対向電極電位差δVcomoptを過剰充電効果の指標とすることができる。そこで、最適対向電極電位差δVcomoptを次式で定義する。δVcomoptVcomoptVcomoptここで、Vcomoptは走査信号線の給電電極に最も近い画素における最適対向電極電位を表し、Vcomoptは最も遠い画素における最適対向電極電位を表す。上述のように過剰充電効果は、液晶層印加電圧の面内不均一性に起因した表示品位の低下を招く。このため、過剰充電効果を抑制する必要があり、様々な方法が提案されている。その一つとして、図3に示すように表示信号線電位Vsigの変化時刻を走査信号線電位VgがON状態のゲート電位VghからOFF状態のゲート電位Vglに切り替わる時刻より遅らせる方法があり、多くの液晶表示装置において実用化されている。例えば特許文献3では、走査信号線の電位が変化する時刻と表示信号線の電位が変化する時刻の設定法についての実施例が示されている。即ち、当該走査信号線11aに接続されたTFT15aがOFF状態になる前に表示信号線13aの電位が次段走査信号線11bに接続された負荷容量の充電に向けて変化した場合、過剰充電期間におけるTFTのドレイン電極電位Vdが当該画素に対する電位から次段画素に対する電位に変化することになる。この結果、当該画素の画素電極電位が所定の値から大きくシフトすることになる。これを抑制するため、当該走査信号線に接続されたTFTが完全にOFF状態になるのを待って表示信号線の電位を変化させる必要がある。この待ち時間として、概ね走査信号線の時定数程度に設定することが一般に行われている。この手法は過剰充電期間におけるTFT動作点の設定によって、過剰充電効果を抑制するものである。過剰充電は過剰充電電流の流れ易さ、即ち半導体層の電界効果移動度に依存するため、電界効果移動度が小さいアモルファスシリコンに対しては上記手法のみ適用しても過剰充電の低減効果は十分であったと考えられ、電界効果移動度が増大した場合には上記手法のみでは十分な過剰充電の低減効果を得られないことが懸念される。しかし、過剰充電効果と電界効果移動度との関係についての詳しい研究結果の報告はこれまでになされていないのが実情である。そこで、本発明の発明者が長年に渡って液晶表示装置の開発に際して使用し、改良を続けてきたシミュレータを用いて、最適対向電極電位差δVcomoptを過剰充電効果の指標とするシミュレーションを行った。得られた結果において、過剰充電効果と電界効果移動度との関係を図5に示す。図5は、半導体層としてアモルファスシリコンを用いた26インチのFullHD、フレーム周波数120Hz、TNモードの液晶表示装置について、電界効果移動度が0~50cm2Vsの範囲で求めたものである。一般的に最適対向電極電位差δVcomoptの許容限界は02V程度であるのに対して、図5では電界効果移動度の増大に対して最適対向電極電位差δVcomoptが02Vを大きく超えている。即ち、電界効果移動度の増大に対して最適対向電極電位差δVcomoptを低減するためには、設計や製造プロセスにおける対策の導入が不可欠であることを示唆している。ところで、液晶表示装置は誘電率異方性を有する液晶分子の配向状態を電界によって制御するものであるため、液晶層17aへの印加電圧に対して液晶容量Clcが異なり、突き抜け電圧ΔVpも液晶層印加電圧によって異なる。また、フリッカーや焼き付きなどの視認性も同様に液晶層印加電圧によって異なる。液晶層印加電圧の変化に対する輝度変化は、最大輝度の50の輝度となる50液晶層印加電圧V50付近で最も大きくなるため、過剰充電によって生じる液晶層印加電圧の面内不均一性に起因した過剰充電効果の諸現象の視認性もこの付近の液晶層印加電圧において高まる。このため、過剰充電効果の解析を50液晶層印加電圧V50で行い、50液晶層印加電圧V50における突き抜け電圧ΔVpを特に50突き抜け電圧ΔVpv50と表すことにする。なお本発明においては、過剰充電効果の解析を最大輝度の50の輝度となる液晶層印加電圧に限定する必要はなく、過剰充電効果の視認性の影響によっては他の割合の液晶層印加電圧を選択することもできる。フリッカーの視認性が高い表示状態は、画面全体が同一の中間調表示の場合であるため、突き抜け電圧ΔVpとしては50突き抜け電圧ΔVpv50だけを考えることができる。しかし、焼き付きは上述のように正極性と負極性の液晶層印加電圧の差に起因し、この電圧差は実効突き抜け電圧の面内不均一性によって生じるため、過剰充電効果が微弱で無視できる場合であっても異なる階調領域が混在する表示状態では、突き抜け電圧ΔVpが階調に応じて異なることに起因して液晶層の実効印加電圧に直流電圧成分が生じる。このため、階調による相違、即ち液晶層印加電圧の相違に対する直流電圧成分の相違を抑制する条件として、式の負荷容量Cloadが最小となる場合の最大突き抜け電圧ΔVpmaxと、最大突き抜け電圧ΔVpmaxと負荷容量Cloadが最大となる場合の最小突き抜け電圧ΔVpminとの差である最大突き抜け電圧差dmaxΔVpmaxΔVpminを基準値以下に設定する方法が従来より用いられている。また、液晶容量Clcも印加電圧に応じて異なり、液晶容量Clcの最大値と最小値をそれぞれClcmax、Clcminとし、50液晶層印加電圧V50に対する液晶容量Clcを50液晶容量Clcv50とすると、それぞれに対して負荷容量Cloadも最大負荷容量Cloadmax、最小負荷容量Cloadmin、50負荷容量Cloadv50とおくことができる。ここで、最適対向電極電位差δVcomoptの解析において正極性画素電位Vpと負極性画素電位Vpの算出時刻を、選択期間終了時刻から選択期間の3倍の時間が経過した時刻とした。これは、後に述べる突き抜け補償駆動の場合においてもTFTが完全にOFF状態に至った直後の時刻であり、この時刻で画素電位を算出することによってTFTのOFF状態におけるリーク電流の影響を無視することができ、その結果として過剰充電効果の解析を明確に行えるからである。アモルファスシリコンaSiに対する従来の画素設計の方法を以下で図面を参照しながら説明する。本従来例におけるデバイスモデルの概要は次の通りである。画素精細度FullHD、画素サイズ100μm×300μm、走査信号線選択期間755μs、ゲート絶縁膜の比誘電率と膜厚はそれぞれ74、3000Å、液晶動作モードはTN、最大液晶容量Clcmaxは0365pF、最小液晶容量Clcminは0177pF、50液晶容量Clcv50は0271pFとする。また、TFT形状は図6に示すアモルファスシリコンに対して一般的に用いられているU字型とし、チャネル長Lは最小加工寸法を想定して4μmとした。以上のデバイスモデル設定項目は、本明細書で述べる全ての従来の方法、及び後に述べる本発明の実施例に対して共通事項である。その他個別の設定項目及びパラメータについては、その都度示す。液晶表示装置の画素設計は、TFTの負荷容量Cloadに対するTFTサイズを決めること、及び画素電極の周囲に配置された走査信号線及び表示信号線と画素電極との間に形成される寄生容量を介したカップリングを抑制すること、という2つの要素から成り立つ。第3の要素として、TFTのリーク電流や液晶層中の不純物イオンに対する負荷容量Cloadの電荷保持能力設定条件に基く負荷容量設定というものがあるが、これは本発明の過剰充電とは独立したものであるため、ここでは説明を行わない。表示信号線と画素電極19aとのカップリングは、補助容量電極を両者の間に配置することで生じるシールド効果によって十分に低減することが可能である。但し、表示信号線と画素電極との間のカップリングを低減するために必要な補助容量の大きさはおよそ01pF程度以上であることが多い。これに対して、画素電極19aと走査信号線との間のカップリング、特に当該走査信号線11aとの間のカップリングによる画素電極電位Vpの変動は、主に画素電極19aが接続されているTFT15aのソース電極とゲート電極との交差領域に形成される寄生容量Cgsを介したものであり、上述の突き抜け電圧ΔVpとなる。即ち、カップリング容量の主体がTFTの寄生容量Cgsであるため、シールド効果を利用したカップリングの低減を行うことができず、結果として全てのカップリングの中で支配的なものとなる。突き抜け電圧ΔVpを低減する方法は、式より寄生容量Cgsを低減するか負荷容量Cloadを増大するか、或いは走査信号線電位変化量ΔVgを低減するかの何れかである。TFT15aのチャネル幅Wとチャネル長L、及びON状態のゲート電極電位Vghは負荷容量Cloadを充電するための電流量を確保することで決まり、WLとON状態のゲート電極電位Vghは互いに相反的な関係にある。しかし、ON状態のゲート電極電位Vghは走査信号線のドライバーICの出力バラツキなどの影響を強く受けるため、ON状態のゲート電極電位Vghによって電流量を微調整することは好ましくなく、必要なON状態のゲート電極電位Vghの値に対してある程度のマージンを上乗せした値に設定する必要がある。このため、一般的にはON状態のゲート電極電位Vghによって電流値をラフに決定した後、チャネル幅Wによって微調整する。WLを大きくするためにチャネル長Lは極力小さく設定することが望ましく、一般的にはプロセス上の最小加工寸法に設定するため、設計上は固定値となる。OFF状態のゲート電極電位VglはTFT15aの閾値電圧VthやTFT15aのリーク電流の影響を低減することで決まるプロセスパラメータであり、設計上は固定値と見なされる。また、負荷容量Cloadを構成する液晶容量Clcは画素サイズによって略決定するため、負荷容量Cloadの支配的なパラメータは補助容量Csとなる。従って、突き抜け電圧ΔVpの値を決める重要なパラメータはチャネル幅Wの関数である寄生容量Cgsと、補助容量Csの関数である負荷容量Cloadとなる。このため、チャネル幅Wと負荷容量Cloadは突き抜け電圧ΔVpに関する制約条件を満たしながら、かつ互いに値を修正しながら収束を図るように決定される。[非補償駆動]従来の画素設計の方法として、TFT15aの島状半導体にアモルファスシリコンを用いた場合について以下で図面を参照しながら説明する。この場合の個別パラメータは、走査信号線時定数τg25μs、閾値電圧Vth15V、ON状態のゲート電極電位Vgh20V、OFF状態のゲート電極電位Vgl6V、電界効果移動度μeff05cm2Vsである。図6はアモルファスシリコンのTFTとして広く用いられているTFT形状で、合せズレによる寄生容量Cgsの変動率が小さいという特徴を有する。この場合、チャネル幅Wは、島状半導体57上のソース電極51のエッヂの長さとして定義することができる。また、チャネル形状がU字型をしているためチャネル幅Wには最小値Wminuが存在する。これは、U字の直線部が短くなって円弧部のみになった場合に合せズレによる寄生容量Cgsの変動率が急増するためである。U字型の電極をドレイン電極53、内側の直線的な電極をソース電極51とすると、チャネル長L4μm、ソース電極幅4μmの場合のチャネル幅Wの最小値Wminuは143μmである。図6においてゲート電極55の端と島状半導体57の端の距離は3σ相当の合せズレによって互いに近づいた場合に一致するように設定し、半導体層はゲート電極層に対してアライメントするため島状半導体57とゲート電極55は直接合せの関係にあるので、ゲート電極55の端と島状半導体57の端の距離は3σ相当の直接合せ精度δdとしている。同様に島状半導体57の端とドレイン電極53の先端間距離は3σ相当の合せズレによって互いに近づいた場合に一致するように設定し、半導体層とソースドレイン電極層は共にゲート電極層に対してアライメントするため島状半導体57とドレイン電極53は互いに間接合せの関係にあるので、島状半導体57の端とドレイン電極53の端との距離は3σ相当の間接合せ精度δiとしている。本明細書では、従来例の説明及び本発明の実施例において3σ相当の直接合せ精度δdと間接合せ精度δiをそれぞれ3μmと4μmに共通事項として設定している。この値は後に述べるように液晶事業創成期におけるプロセス精度の値である。しかし、合せ精度が向上した今日でも、ゲート電極端と半導体層端間距離及び半導体層端とドレイン電極の先端間距離において合わせズレに対するマージンを大きく確保すべきであるため、それぞれの距離を液晶事業の創成期と同じく3μmと4μmに設定することが多く、その場合には4σや5σ相当の合わせズレに対するマージンを有することになる。図6において点線59で囲んだ領域に形成される寄生容量Cgs領域は、島状半導体57上のソース電極51とドレイン電極53で挟まれたチャネル領域の中央からソース電極51寄りの領域と、ソース電極51とゲート電極55の交差領域との和として定義することができる。また、合せズレによる寄生容量Cgsの変動は、島状半導体57上の領域の変動はないものとみなし、ソース電極51とゲート電極55の交差面積のみ変動するとみなすことができる。これにより、寄生容量Cgsはチャネル幅W、チャネル長L、TFT形状と合せ精度、および単位面積容量で決まる。ソース電極51の幅Wsはプロセス上の最小加工寸法とすることができるため、寄生容量Cgsの設計パラメータはチャネル幅Wのみであり、他はプロセスパラメータであるため設計上は固定値となる。以上の説明をまとめると、液晶表示装置の設計において、チャネル幅Wに対して充電可能な最大負荷容量Cloadmaxの存在領域と、チャネル幅Wに対する突き抜け電圧ΔVpを基準値以下に低減するために最低限必要な最大負荷容量Cloadmaxの存在領域との共通集合領域が画素の候補領域となる。この候補領域の中で補助容量Csが最小となるときに開口率が最大となり、最適な画素となる。特に従来のアモルファスシリコンの場合には、突き抜け電圧ΔVpとして負荷容量Cloadが最小となる場合の最大突き抜け電圧ΔVpmaxと、最大突き抜け電圧ΔVpmaxと負荷容量Cloadが最大となる場合の最小突き抜け電圧ΔVpminとの差である最大突き抜け電圧差dmaxを基準値以下に低減することが従来より制約条件とされてきた。この様子を図7に示す。ここでは、突き抜け電圧ΔVpに対する制約条件として、従来より用いられている最大突き抜け電圧ΔVpmaxと最大突き抜け電圧差dmaxを取り上げ、それぞれの上限値を17V、035Vとしている。図7において、WCloadのグラフはチャネル幅Wに対して充電可能な最大の容量、即ちWCload特性を表し、チャネル幅Wに対する最大負荷容量CloadmaxはこのWCloadのグラフより下側に設定されることになる。WΔVpmaxのグラフは、チャネル幅Wに対して最大突き抜け電圧ΔVpmaxが上限値となる場合の最大負荷容量Cloadmaxを表しており、最大突き抜け電圧ΔVpmaxを上限値以下にするためには、式より最大負荷容量Cloadmaxをこのグラフよりも上側に設定する必要がある。Wdmaxのグラフは、チャネル幅Wに対して最大突き抜け電圧差dmaxが上限値となる場合の最大負荷容量Cloadmaxを表しており、最大突き抜け電圧差dmaxを上限値以下にするためには、最大負荷容量Cloadmaxをこのグラフよりも上側に設定する必要がある。即ち、それぞれを基準値以下に低減するため最大負荷容量Cloadmaxは、WCloadのグラフよりも下側で、かつWdmaxのグラフとWΔVpmaxのグラフのいずれよりも上側に設定することになる。図7の場合、最大突き抜け電圧差WdmaxのグラフがWΔVpmaxのグラフよりも上方に位置するため、WCloadのグラフより下側の領域で且つWdmaxのグラフより上側の領域が画素の候補領域となる。他に条件が無い場合、この画素候補領域の中で開口率が最大、即ち遮光性の電極よりなる補助容量が最小となる点が最適な画素となる。従って、WCloadのグラフとWdmaxのグラフは共にWに対して単調増加していることから、両グラフの交点Xが最適な画素となる。図8は図7におけるWCloadのグラフとWdmaxのグラフとの交点Xの状態について、50突き抜け電圧ΔVpv50が設計値通りに出来上がった設計値である設計50突き抜け電圧ΔVpv50typ、及び寄生容量Cgsが合せズレなどによって変動した場合に50突き抜け電圧ΔVpv50が設計50突き抜け電圧ΔVpv50typに対して±05V変動した場合の最適対向電極電位差δVcomoptをシミュレーションした結果である。図7においてWdmaxのグラフとWCloadのグラフとの交点Xの状態はW373μm、Cloadmax0802pFであり、換算するとΔVpv50129Vとなる。最適対向電極電位差δVcomoptの上限値をξ02V、下限値をξ-02Vとすると、図8においてξとξとなる50突き抜け電圧ΔVpv50はそれぞれ113Vと171Vである。これより、許容される50突き抜け電圧ΔVpv50の設計値からの変動量は、ΔVpv50が増大する場合と減少する場合それぞれδ171-129042V、δ129-113016Vとなる。50突き抜け電圧ΔVpv50の変動方向に偏りがないならδとδの内小さい方が律速するので、この場合δ016Vに対して画素を決定することになる。突き抜け電圧ΔVpの変動が全て寄生容量Cgsの変動によるものであった場合、その変動の許容限界δCgsは式より449fFに相当する。この寄生容量Cgsの変動が合せズレのみによるものであった場合、その合せズレ量の許容限界は単位面積容量を用いて算出すると514μmに相当することになる。ここで、寄生容量Cgsの変動面積はソース電極51の幅Wsで直接合せズレ量δdと間接合わせズレ量δiとの合成長さ分の変動に相当し、これらの合せズレの発生頻度が正規分布する場合、この合成合わせズレ量δdiはSQRTと表される。ここにSQRTは括弧内の平方根を表し、A2はAのべき乗を表す。液晶事業の創世記の合せ精度は3σでδd3μm、δi4μmであり、この場合のδdiは5μmであった。近年の合せ精度は向上しており3σでδd2μm、δi3μmとすると、δdiが514μmとなるズレは43σに相当する。即ち、液晶事業創世記のプロセス精度であっても寄生容量Cgsのフォトレジストの合わせズレ量が514μmを超えるのは3σ以上の場合であり、今日のプロセス精度では43σに相当するため、歩留まりへの影響は小さく無視することができる。従って、電界効果移動度が05cm2VsのaSiの場合、最適対向電極電位差δVcomoptを考慮しないで設計しても今日のプロセス精度が提供する合わせズレ量で製造すれば自動的に最適対向電極電位差δVcomoptが許容限度内に収まることになる。これに対して電界効果移動度が10cm2Vsである透明アモルファス酸化物半導体TAOSについて従来の設計方法を用いた場合を以下で図面を参照しながら説明する。ここでの個別パラメータは、走査信号線時定数τg25μs、閾値電圧Vth0V、ON状態のゲート電極電位Vgh15V、OFF状態のゲート電極電位Vgl2V、電界効果移動度μeff10cm2Vsとしている。図9はTAOSにおけるチャネル幅Wと充電可能な最大容量の関係WCload特性と、チャネル幅Wと最大突き抜け電圧ΔVpmaxとの関係WΔVpmax特性及び最大突き抜け電圧差dmaxとの関係Wdmax特性をシミュレーションして求めた結果を示している。図9において、アモルファスシリコンの場合と同一の最大突き抜け電圧ΔVpmaxと最大突き抜け電圧差dmaxに関する制約条件を与えたときに、ΔVpmax≦17V及びdmax≦035Vを満たす場合の最大負荷容量Cloadmaxに対しては、WCloadのグラフよりチャネル幅WをU字型TFTの最小値Wminuに設定しても書込みが可能である。他に制約条件が与えられていない場合、最適な画素の候補はWΔVpmaxのグラフよりも上にあるWdmaxのグラフ上で且つチャネル幅Wの最小値Wminuの点に存在する。この状態の画素はW143μm、Cloadmax0477pFであり、換算するとΔVpv50067Vとなる。図10は図9より求めた最適な画素候補について、50突き抜け電圧ΔVpv50が設計値通りに出来上がった設計値である設計50突き抜け電圧ΔVpv50typ、及び寄生容量Cgsが合せズレなどによって変動した場合に50突き抜け電圧ΔVpv50が設計50突き抜け電圧ΔVpv50typに対して±05V変動した場合の最適対向電極電位差δVcomoptをシミュレーションした結果である。図10において、ξ02V、ξ-02Vとすると、50突き抜け電圧ΔVpv50が許容変動限界となるのは50突き抜け電圧ΔVpv50が減少した場合で、δ00236Vである。これに対する寄生容量Cgsの許容変動量の限界値は0531fFに相当する。この寄生容量Cgsの変動が全てフォトレジストの合わせズレによるものであった場合のズレ量許容値は0608μmに相当する。このズレ量の許容限界は、今日の合せ精度で3σ相当の直接合せズレ量δdと間接合わせズレ量δiがそれぞれ2μmと3μmの場合であっても僅か0506σにしか相当せず、量産ラインにおいて合わせ精度を0506σ以下に管理することは現実的には不可能である。従って、電界効果移動度が10cm2VsであるTAOSにおいて、最適対向電極電位差δVcomoptを許容限界値以下に抑えた液晶表示装置の設計を行うためには、最大突き抜け電圧ΔVpmaxと最大突き抜け電圧差dmaxを基準値以下に抑制するという条件以外に新たな制約条件を導入する必要がある。尚、以上の説明では最適対向電極電位差δVcomoptの許容限界値をξ02V、ξ02Vとしたが、この値は実用されている値の一例である。実際には最適対向電極電位差δVcomoptの許容限界値は製品仕様で決まる値であり、製品毎に異なるものである。しかし、電界効果移動度が大きくなってきた場合には、最適対向電極電位差δVcomoptの許容限界値が例示した値より大きくなっても、現在のプロセス精度で製造可能なズレ量の範囲で最適対向電極電位差δVcomoptを許容値に納めた液晶表示装置を設計することが困難なことには変わりがない。[補償駆動]既に述べたように、過剰充電電流は突き抜け電圧ΔVpがTFTのソースドレイン間電圧Vdsとして作用することで流れるため、過剰充電効果は突き抜け電圧ΔVpに強く依存する。このため、過剰充電効果を低減するためには突き抜け電圧ΔVpの低減を図ることが有効である。その手段の一つとして、突き抜け補償駆動が挙げられる。本来の突き抜け補償駆動は、駆動によって突き抜け電圧ΔVpを低減することによって補助容量Csを低減し、開口率を増大させるものである。突き抜け補償駆動には多様な方法が提案され実用化されているが、基本的には補助容量Csを介したカップリングを利用して突き抜けによる画素電極電位Vpの低下を補償するもので、実効的な突き抜け電圧ΔVpを十分に低減するという点では全て同じである。即ち、寄生容量Cgsを介した走査信号線電位Vgの変化による画素電極電位Vpの変動量と、補助容量Csを介した補助容量電極の電位変化による画素電極電位Vpの変動量が等しい場合に画素電極電位Vpの変動が相殺される、というのが突き抜け補償駆動の原理である。そこで、突き抜け補償条件として次式が成り立つ。ΔVgΔVcsここで、ΔVcsは補助容量電極の電位変化量である。この関係式は、補助容量Csが画素電極の延在部と前段画素の走査信号線との交差領域に形成されるCsonGate構造であった場合でも成り立つ。この場合、走査信号線電位VgはTFTがON状態のゲート電極電位Vghから、OFF状態のゲート電極電位Vglに低下する前にVglより低い第3の電位Vgcに低下する。即ち、当該走査信号線の電位がON状態のゲート電極電位VghからOFF状態のゲート電極電位Vglに切り替わる時、前段走査信号線の電位はVgcからVglへと切り替わる。このとき、ΔVcsVglVgcとなる。突き抜け補償駆動に対する従来の例としてアモルファスシリコンにCsonGateを用いた場合について、以下で図面を参照しながら説明する。この場合の個別パラメータは、走査信号線時定数τg25μs、閾値電圧Vth15V、ON状態のゲート電極電位Vgh20V、OFF状態のゲート電極電位Vgl6V、電界効果移動度μeff05cm2Vsである。チャネル幅Wはアモルファスシリコンに突き抜け非補償駆動を適用した場合と同一の373μmとする。突き抜け補償駆動はTFTがON状態の期間における負荷容量Cloadへの充電には影響が小さいため、ここでは無視しても差し支えない。従って、この場合のWCload特性とWΔVpmax特性及びWdmax特性は図7と同一である。図11は、アモルファスシリコンに対してCsonGateによる突き抜け補償駆動をした場合の従来の方法における50突き抜け電圧ΔVpv50と最適対向電極電位差δVcomoptの関係をシミュレーションで求めた結果である。Lは、50突き抜け電圧ΔVpv50の設計値である設計50突き抜け電圧ΔVpv50typに対する最適対向電極電位差δVcomoptである設計最適対向電極電位差δVcomtypの関係を示すグラフ、M~Mは、0V~2Vの各設計50突き抜け電圧ΔVpv50typにおいて50突き抜け電圧ΔVpv50の変動に対する最適対向電極電位差δVcomoptの変動の関係を示すグラフである。設計50突き抜け電圧ΔVpv50typの増加に対してグラフLで示した設計最適対向電極電位差δVcomtypが緩やかに増大して約2Vで横軸と交わる。このとき50突き抜け電圧ΔVpv50が増大する場合と減少する場合のそれぞれの許容変動量δとδは等しく、許容変動量が最大となる。具体的には、ΔVpv50typ212Vでδ=δ=0150Vとなり、この状態においてΔVpv50の変動が全てCgsの変動によるものであった場合の許容Cgs変動量δCgsは249fFとなる。このCgs変動が全て合わせズレによるものであった場合の許容合わせズレ量は、3σ相当の直接合せ精度δdと間接の合わせ精度δiがそれぞれ2μmと3μmの場合で237σに相当する。この場合の最大負荷容量Cloadmaxは0526pFであり、突き抜け非補償駆動の場合と比べて補助容量Csが0276pF低減でき、この分だけ開口率が増大する。ここでは詳しく述べないが、実際の設計に際して突き抜け補償駆動の場合、突き抜け電圧の設計は制約条件を課さずに行われ、式に基づいて設計50突き抜け電圧ΔVpv50typを求めるとおよそ2V~25Vになっていることが多い。製造工程において合わせ精度を237σ或いはそれ以下で管理することは不可能ではないが困難を伴うため、実際には製造設備の改造による合わせ精度の向上などによって対応している。即ち、このような労力を費やしてでも、突き抜け補償駆動による突き抜け電圧の制約条件緩和によってもたらされる補助容量低減による開口率の増大が必要とされている。一度このような対応が実施された製造工程においては、従来のアモルファスシリコンにおける突き抜け補償駆動の場合、突き抜け電圧に関する制約条件を考慮しなくても、結果的に最適対向電極電位差δVcomoptが許容範囲内に収まることになる。また、突き抜け補償駆動を行っているにも関わらず突き抜けが影響する過剰充電が生じている理由は、式の突き抜け補償条件が、突き抜け補償過程が終了した時点での電位を一致させるものであるのに対して、実際には走査信号線電位と補償駆動による画素電極電位との間における電位の時間変化率が一致しないために生じた電位差によって過剰充電電流が流れることに起因する。即ち、走査信号線と補助容量線の時定数の設定法が全く異なり、特に容量の設定に関しては一般に両者の絶縁膜構成が異なるため単位面積容量が異なり、また走査信号線の場合は時定数の値のみが重要であるのに対して補助容量線では時定数に加えてカップリング低減などの機能を有するために容量の値を厳密な計算に基づいて決定される。こうしたことから、一般に走査信号線と補助容量線の時定数は大きく異なるため、特に走査信号線の選択期間終了直後の過剰充電期間初期においては、走査信号線の電位変化による画素電極電位変化量と補助容量線の電位変化による画素電極電位変化量が互いに相殺されない。このために生じた画素電極電位の変化量がソースドレイン間電圧Vdsとなって過剰充電電流が流れるからである。或いはCsonGate構造の場合には、画素電極が当該走査信号線から受ける電位変化の過程は2段階に分かれており、第一段階は選択期間終了直後に走査信号線の電位がON状態のゲート電極電位VghからOFF状態のゲート電極電位Vglより低い第3の電位Vgcに切り替わる変化であり、第二段階は第3の電位VgcからOFF状態のゲート電極電位Vglへ切り替わる変化である。これに対して前段走査信号線から受ける電位変化の過程は、第3の電位VgcからOFF状態のゲート電極電位Vglへ切り替わる変化の一回だけである。このため、当該走査信号線から受ける画素電極電位変化量と前段走査信号線から受ける画素電極電位変化量が互いに相殺されない期間が存在し、この期間に過剰充電電流が流れるためである。以上を要約すれば、電界効果移動度が05cm2Vs程度の従来のアモルファスシリコンに対する液晶表示装置の設計においては、過剰充電効果の影響が小さいため過剰充電効果に起因するフリッカーの指標となる最適対向電極電位差δVcomoptに関する制約条件を与えなくても、自然に最適対向電極電位差δVcomoptが許容範囲内に収まっていた。しかし、電界効果移動度が大きくなると過剰充電効果も増大するため、電界効果移動度が10cm2VsのTAOSの場合には最適対向電極電位差δVcomoptを許容範囲内に低減するには、設計に際して新たな制約条件の導入が必要である。本発明は以上の点に鑑みてなされたものであり、本発明の目的は、表示品位の高いアクティブマトリクス型表示装置を提供することにある。さらに本発明の目的は、電界効果移動度が1cm2Vsから70cm2Vsの範囲にあるトランジスタを有するアクティブマトリクス型表示装置の表示品位を高めることにある。さらに本発明の目的は、そのようなアクティブマトリクス型表示装置を製造する方法を提供することにある。本発明は、電界効果移動度の増大に伴って増大する過剰充電効果に起因したフリッカーまたは画面輝度の均一性低下の指標に走査信号線方向における対向電極電位Vcomの面内格差である対向電極電位差δVcomを採用して、フリッカーまたは画面輝度の均一性低下を許容範囲内に収めるための新たな設計上の制約条件を提供し、高品位のアクティブマトリクス型表示装置を実現する。本発明は、電界効果移動度が1cm2Vsを超えると影響が顕著になる過剰充電効果に起因した表示品位の低下を抑制するための手法を提供するものである。過剰充電効果による表示品位として影響を受けるのは輝度傾斜、焼き付き等の最適対向電極電位Vcomoptの面内分布に関するものである。特に、視認性の高いフリッカーに着目し、最適対向電極電位Vcomoptの走査線方向の面内格差である最適対向電極電位差δVcomoptを指標としてフリッカーまたは画面輝度の均一性低下を抑制する新たな設計条件を提供する。さらに本発明は、半導体層の電界効果移動度が1cm2Vs以上のときにも、ON状態のゲート電極電位Vgh、OFF状態のゲート電極電位Vgl、負荷容量Cload、およびゲートソース間容量Cgsなどのプロセスの制御パラメータの値を決定して、最適対向電極電位差δVcomoptを許容変動範囲に収めることを可能にする式を提供する。具体的には、最適対向電極電位差δVcomoptが最大輝度に対してnの輝度となる中間調におけるn突き抜け電圧ΔVpvnの一次関数として表せること、及び製造プロセスの影響によって寄生容量Cgsなどが変動することによるn突き抜け電圧ΔVpvnの変動に対する最適対向電極電位差δVcomoptの変動をn突き抜け電圧ΔVpvnの関数として定式化する。更には、プロセスレベルに対して最適対向電極電位差δVcomoptの許容限界値ξを超えないためにn突き抜け電圧ΔVpvnの設計値が満たすべき条件を、先に定式化した式を元に導出するものである。図24は走査信号線時定数τg25μs、閾値電圧Vth0V、ON状態のゲート電極電位Vgh15V、OFF状態のゲート電極電位Vgl6V、設計50突き抜け電圧ΔVpv50typ15Vの場合について、定式化した式及びシミュレーションによって設計最適対向電極電位差δVcomtypを電界効果移動度μeffが0~100cm2Vsの範囲で求めた結果を比較して示した図である。シミュレーション結果では電界効果移動度μeffの増大に対して設計最適対向電極電位差δVcomtypは単調増加しているが、定式化した式による算出値は電界効果移動度μeff>50cm2Vsの領域において設計最適対向電極電位差δVcomtypが減少している。過剰充電は過剰充電電流に起因した現象であり、電流の流れ易さである電界効果移動度が大きいほど過剰充電電流も大きくなるため、定式化した式より算出した値の減少は適用限界を超えていることを示唆している。また、電界効果移動度μeffがおよそ2cm2Vs以下でグラフの傾きが非常に大きな領域において、シミュレーション結果がなだらかなカーブを描いておらず歪みが生じており、シミュレーションにとってクリティカルな領域となっている。この原因は電界効果移動度μeffの変化に対して設計最適対向電極電位差δVcomtypが敏感に変化するため、数値解析における収束性が低下したことに起因していると考えられる。これに対して定式化した式による算出値はなだらかなカーブを描いているが、これは定式化した式の導出に際してシミュレーション結果に対して内挿式を用いてFittingしているため、シミュレーションの収束性に起因したグラフ形状の歪みが平均化されたことによるものであり、電界効果移動度μeffがおよそ2cm2Vs以下の領域おいては定式化した式による算出値の方がシミュレーション結果よりも信憑性が高いと考えられる。図25は定式化した式より算出した値からシミュレーション値を引いた値Δを示した図である。定式化した式より算出した値とシミュレーション値とが略一致と見なすための両者の差の許容限界を20mVと仮定すると、図25より電界効果移動度μeffがおよそ15~70cm2Vsの領域において許容限界以下となっている。ここで、誤差20mVというのは、表示信号線の時定数による画面の上端と下端の輝度差を液晶層印加電圧の差に換算した場合の許容限界として用いられることがある値であり、図25は隣接画素の印加電圧差を比較するものではなくシミュレーション値と定式化した式より算出した値との比較であるため、優位差無しとする限界値として20mVを用いた。また、電界効果移動度μeffがおよそ2cm2Vs以下の領域に対するシミュレーションにおける収束性の低下を考慮すると、実際には略一致と見なせる領域の下限は15cm2Vsよりも低く、少なくとも1cm2Vs付近までは略一致と見なせるものと考えられる。以上より、定式化した式が適用できる範囲は電界効果移動度がおよそ1cm2Vs~70cm2Vsの範囲であり、好ましくは15cm2Vs~50cm2Vsの範囲である。また、nの範囲としておよそ15~70、即ち15から70の輝度となる中間調表示において適用することができる。更には、nを50にすると一般的に電圧変化に対する透過率変化の割合が最大になるため、最適対向電極電位差δVcomoptを50突き抜け電圧ΔVpv50の一次関数として表すことが望ましい。また、フリッカーには、表示画面の広範囲の輝度があたかも点滅するかのように変化するものだけでなく、半径が数mm程度の微小な領域の輝度が軽微に振動するものが表示画面の広範囲にわたってランダムに分布するものもある。隣り合う微小フリッカー領域の輝度差は、微小領域である上に輝度が安定しないため実測は困難であるが、主観評価では256階調の1~3階調分程度、或いはそれ以上に相当する。この場合、いわゆるフリッカーとして認識されない場合が多いが、微小な輝度ムラ状態が表示画面の広範囲に分布するため、表示パターンの輪郭がボヤけ、全体的にモヤモヤしたような画質を招く。このモードのフリッカーを、局所モードのフリッカーと呼ぶことがある。この原因は、ゲート絶縁膜の軽微な膜厚分布に起因した最適対向電極電位Vcomoptの面内不均一性によるものと推測している。即ち、ゲート絶縁膜などの絶縁性薄膜の膜厚精度は一般に設定値に対して±10以下として管理されている。しかし、膜厚を測定するのは画素領域の周囲に配置された膜厚測定パターンであるため、実際に画素領域の膜厚分布を測定している訳ではない。このため、実際には管理値より小さい数程度の膜厚の異なる領域がランダムに画面全体に分布しているものと考えられ、局所モードのフリッカーは、この軽微な膜厚の相違が軽微な突き抜け電圧の分布を生じ、その結果として過剰充電効果の程度差が視認される現象と考えられる。隣り合う2つの局所モードフリッカー領域を考えた場合、互いの距離が近く非常に狭い領域であるため、それぞれの領域における合せズレ量や配線幅、液晶層の厚みなどのプロセス精度に起因する変動項目は、ゲート絶縁膜の膜厚以外全て同一とみなすことができる。即ち、両領域間の相違はゲート膜厚差に起因するTFTのゲートソース間寄生容量Cgsのみであると考えられる。この場合、両領域間の突き抜け電圧の差に対する最適対向電極電位Vcomoptの差は本発明の式で表される直線Mの傾きηに略一致する。これは、ηがゲートソース間寄生容量Cgsの変動などに起因した50突き抜け電圧ΔVpv50の変動に対する最適対向電極電位差δVcomoptの変動の割合であり、合せズレによるゲートソース間寄生容量の変動に際したチャネル長Wの変動による過剰充電電流の変動の影響はゲートソース間寄生容量Cgsの変動による影響と比べて十分に小さいためである。従って、ηの絶対値が小さいほど隣り合う局所モードのフリッカーレベルの差が軽減され、表示品位の向上を図ることができる。また、非常に狭い範囲内の現象であるために両領域間でゲートソース間寄生容量Cgsのみ異なると見なせることから、対向電極電位を画素毎に独立して制御する場合に対しても局所モードのフリッカーをηによって評価することができる。図12は、50突き抜け電圧ΔVpv50の設計値である設計50突き抜け電圧ΔVpv50typと設計最適対向電極電位差δVcomtypとの関係を示す直線L、及び50突き抜け電圧ΔVpv50が設計50突き抜け電圧ΔVpv50typから変動した場合の最適対向電極電位差δVcomoptの変動関係を示す直線M、及び最適対向電極電位差δVcomoptの許容範囲の上限値ξと下限値ξとの関係を示す概念図である。本発明の発明者は、直線Lが次の式で表されることを見出した。L:δVcomtypγここで、直線Lの傾きが正、即ちαγ0であることに注意を要する。これは、突き抜け電圧ΔVpがソースドレイン間電圧Vdsとして作用して過剰充電電流が流れることによって過剰充電が行われることに起因している。また、α、β、γは後で説明する計算式によって求まる係数である。本発明の発明者は、直線Mが次の式で表されることを見出した。M:δVcomoptηδVcomtypここで、直線Mの傾きηは、η0δΔVpv50typ0とすると、次の式と式が得られる。δ≦γ-ηδ≦-γη従って、式と式を満たすように設計すると、過剰充電効果によるフリッカーを許容限度内に抑制することができる。ここで、最大輝度の50となる液晶層印加電圧に着目した理由は、透過率液晶層印加電圧の関係において、電圧変化に対する透過率変化の割合が最大となる領域のためである。即ち、液晶層印加電圧の変化に対する透過率が敏感に変化するため、過剰充電による液晶層印加電圧の面内不均一性に起因したフリッカーや焼き付などが視認され易いからである。しかし、近年の液晶表示装置の画面輝度の増大に伴って輝度50でも十分に明るいため人間の目にとって視認性が低下し、輝度50よりも暗い画面で視認性が高かまる場合がある。そこで、画面輝度を最大輝度のnとしたときに、本発明の式と式が成り立つnの範囲を求めた例を以下で図面参照しながら説明する。図22は画面輝度が最大輝度のnとなる液晶層印加電圧Vnに対するδVcomoptについて、シミュレーション結果と式より得られたδVcomoptVn特性を比較して示すグラフである。個別パラメータは、走査信号線時定数τg25μs、閾値電圧Vth0V、ON状態のゲート電極電位Vgh15V、OFF状態のゲート電極電位Vgl2V、電界効果移動度μeff10cm2Vsとした。更に、表示モードを液晶層に電圧を印加しない状態で透過率100即ち最大輝度となるノーマリーホワイトとし、輝度100となるときの液晶の比誘電率ε100を液晶の比誘電率印加電圧特性における最小値として300、ε100に対する液晶層印加電圧V100を液晶の閾値電圧とし、液晶層印加電圧最大値V0を65Vとし、V0のときの輝度を0としてこのときの液晶の比誘電率ε0を618とした。透過率液晶層印加電圧特性と液晶の比誘電率液晶層印加電圧特性とが互いに強い相関関係にあることから、輝度nとなるときの液晶の比誘電率εnをε0とε100を元に線形補間によって求め、液晶の比誘電率液晶層印加電圧特性よりεnに対する液晶層印加電圧Vnを求めた。また、式においてΔVpv50typを、輝度nとなる液晶層印加電圧Vnにおける突き抜け電圧の設計値ΔVpvntypに置き換えてδVcomoptを算出し、シミュレーションにおいても同様に行った。図22において、50液晶層印加電圧V50では式によって求めた値とシミュレーション結果の値は一致せず約6mVの差がある。これは本発明式の有する精度を表しているが、一般的なδVcomoptの許容限界値である200mVに対して約3のズレであり、実用上問題のないレベルであるとして略一致と見なすことができる。式とシミュレーションのそれぞれより求めたδVcomoptの差として10mVまで誤差として許容すると、およそ15液晶層印加電圧V15~70液晶層印加電圧V70の範囲で、即ち輝度15~70の範囲で略一致と見なすことができ、この範囲において本発明の式は成り立つことになる。また、この範囲を超えた領域において、式の値はシミュレーション値からかけ離れている訳ではないので、精度を要求しないラフな検討に際しては0液晶層印加電圧V0~100液晶層印加電圧V100の全範囲において式を用いることが可能であることが分かる。図23は図22と同一条件にて行ったシミュレーション結果と本発明の式より求めたηVn特性を比較して示すグラフである。式において50突き抜け電圧ΔVpv50及び設計50突き抜け電圧ΔVpv50typをそれぞれn突き抜け電圧ΔVpvn及び設計n突き抜け電圧ΔVpvntypに置き換えてηを算出し、シミュレーションにおいても同様に行った。図23において、液晶層印加電圧が10液晶層印加電圧V10~100液晶層印加電圧V100の領域で、即ち輝度が10~100の範囲において誤差±1の範囲内でシミュレーション結果と本発明の式が一致しており、この範囲において式が成り立つ。以上を踏まえて、具体的な発明内容を以下に示す。本発明のアクティブマトリクス型の液晶表示装置は、電界効果移動度が1cm2Vs以上で且つ70cm2Vs以下であって、最適対向電極電位差δVcomoptの許容上限値と下限値をそれぞれξとξとし、ξとξに対するn突き抜け電圧ΔVpvnをそれぞれΔVpvnとΔVpvnとし、設計n突き抜け電圧をΔVpvntypとし、n突き抜け電圧ΔVpvnが設計n突き抜け電圧ΔVpvntypから増大した場合と減少した場合の許容変動限界量をそれぞれ、δ-ΔVpvntypとδΔVpvntypとし、最適対向電極電位差δVcomoptの設計値である設計最適対向電極電位差δVcomtypを式とし、δVcomtypγn突き抜け電圧ΔVpvnの変動量に対する最適対向電極電位差δVcomoptの変動量の割合をηとし、α、β、γをそれぞれ後で説明する計算式より求まる係数としたとき、δとδがそれぞれ式、式を満たすように設定することを特徴とする。δ≦-γηδ≦γ-ηさらに本発明はnを15~70の範囲とすることができる。さらに、好ましくはnを50とすることができる。nを50とし、ξとξに対する50突き抜け電圧ΔVpv50をそれぞれΔVpv50とΔVpv50とし、50突き抜け電圧ΔVpv50が設計50突き抜け電圧ΔVpv50typから増大した場合と減少した場合の許容変動限界量をそれぞれ、δ-ΔVpv50typとδΔVpv50typとし、最適対向電極電位差δVcomoptの設計値である設計最適対向電極電位差δVcomtypを式とし、δVcomtypγ50突き抜け電圧ΔVpv50の変動量に対する最適対向電極電位差δVcomoptの変動量の割合をηとし、α、β、γをそれぞれ後で説明する計算式より求まる係数としたとき、δとδがそれぞれ式、式を満たすように設定することを特徴とする。δ≦-γηδ≦γ-η表示装置が突き抜け非補償駆動の場合はα、β、γ、ηを次式で与えることができる。αAexp02A058exp0591Vth7924exp723BBaexp1BcBa15expBb000667Vth001Bc12exp047βCexp019C0002Vth0337exp0148D006exp000042exp00051Vgh0362γEexpGτgνcE000032μeff0011Vgh0008μeff0722expF271exp0597expVghexpG00479μeff14exp175Vgh00012μeff00701exp01νc0620expηη0γ0η0PexpQP0115expexp-000610Vgh0460μeffQexpQbQa0128Vgh-0005exp0350QbVgh-00554Vth-188γ0νeκκκexpSτgTRRa1expexp05expRc3Ra10214exp0351Ra20153exp0216Rc2129expRc30544exp1S0000376loge00000667Vth000123VghSbSbexpSb2000258exp005TTa1VghμeffTa2Tb1logeTb2Ta10007exp00258Ta200223exp01Tb100001Vth00597Tb20847exp300νeここで、Vth、Vgh、Vgl及びΔVpvntypの単位はV、μeffの単位はcm2Vs、τgの単位はμsである。またκは、κがτgの関数であることを表し、はべき乗記号を表す。更には、logeは自然対数を表す。突き抜け補償駆動の場合のα、β、ηは、次式で与えることができる。αAμeffBA0000014exp15Vgh202expB00001Vgh203Vth852βClogeDC00001Dloge00374Vth00625ηη0γ0η0PexpQPPa1VghμeffPa14exp109Pa25exp257Pb1000007Vth00096Pb200146Vth0204QVgh00238Vth108μeffQbQbVgh00118Vth0185γ0νeκκκexpSτgTRRa1expexp05expRc3Ra10214exp0351Ra20153exp0216Rc2129expRc30544exp1S0000376loge00000667Vth000123VghSbSbexpSb2000258exp005TTa1VghμeffTa2Tb1logeTb2Ta10007exp00258Ta200223exp01Tb100001Vth00597Tb20847exp300νeここで、VthとVgh、Vgl及びΔVpvntypの単位はV、μeffの単位はcm2Vs、τgの単位はμsである。またκは、κがτgの関数であることを表し、はべき乗記号を表す。更には、logeは自然対数を表す。アクティブマトリクス型の表示装置は液晶表示装置又は有機EL表示装置とすることができる。また、ηの絶対値は2以下にすることができる。半導体層には、アモルファスの金属酸化物又は有機物を採用することができる。有機EL表示装置の場合、一画素に2個のTFTと1個の容量よりなる2T1C型、或いは複数個のTFTと複数個の容量よりなる回路を有するが2T1C型と等価である場合の有機EL表示装置の画素は、液晶表示装置の画素と電気回路的に等価であり、上記制約条件の式及び式を満たすように構成することができる。本発明は、上記の設計手法を表示装置の製造方法に適用することができる。本発明により、表示品位の高いアクティブマトリクス型表示装置を提供することができた。さらに本発明により、電界効果移動度が1cm2Vsから70cm2Vsの範囲にあるトランジスタを有するアクティブマトリクス型表示装置の表示品位を高めることができた。さらに本発明により、そのようなアクティブマトリクス型表示装置を製造する方法を提供することができた。[非補償駆動]電界効果移動度が10cm2VsであるTAOSで構成されたTFTに対して本発明の関係式に基づいた設計手法を適用した場合の一実施例を以下で図面を参照しながら説明する。本実施例における個別パラメータは、走査信号線時定数τg25μs、閾値電圧Vth0V、ON状態のゲート電極電位Vgh15V、OFF状態のゲート電極電位Vgl2V、半導体層の電界効果移動度μeff10cm2Vsである。即ちこれらのパラメータは図9、図10を参照して説明したとおり、従来の設計手法では、最適対向電極電位差δVcomoptを許容限界値以下に抑えることが困難であったものであるが、本発明の手法を適用することでこれらのパラメータを採用しても液晶表示装置の設計が可能になることを以下に示す。このため、WCload特性とWΔVpmax特性及びWdmax特性のグラフは図9と同一になる。図13は本発明の関係式を用いて求めた50突き抜け電圧ΔVpv50に対する最適対向電極電位差δVcomoptの関係を示すグラフである。Lは式より求めたグラフで、TFTが設計通りに出来上がったときの寄生容量Cgsにおける設計50突き抜け電圧ΔVpv50typに対する設計最適対向電極電位差δVcomtypを表す。M~Mはそれぞれ式より求めたグラフであり、設計50突き抜け電圧ΔVpv50typが0V~15Vの場合に寄生容量Cgsが合せズレなどによって設計値から変動した場合を想定し、これによって50突き抜け電圧ΔVpv50が設計50突き抜け電圧ΔVpv50typから±05V変動した場合の最適対向電極電位差δVcomoptを表す。最適対向電極電位差δVcomoptの許容限界としてξ02V、ξ-02Vとすると、図13においてΔVpv5002Vの領域では、図12を参照すると明らかなようにδ<δであり、増大する場合よりも減少する場合の方が許容される50突き抜け電圧ΔVpv50の変動量が小さく、設計を律速する。また、50突き抜け電圧ΔVpv50を低減すると補助容量Csが増大して開口率の低下を招くため、ΔVpv50<02Vの領域については考えず、ΔVpv50>02Vの領域のみを考えることにする。図12、図13を参照すると明らかなように、ΔVpv50>02Vの領域では、最適対向電極電位差δVcomoptがξより小さくなるようなδを検討することになる。図9、図10を参照して説明したとおり、従来の設計手法で得られた画素候補はチャネル幅WWminu、最大負荷容量Cloadmax0477pF、設計50突き抜け電圧ΔVpv50typ067Vというものであったが、合わせ精度の管理値を実施不可能なほど小さく設定しなければならないものであったため最適な画素とはならなかった。本実施例では図13に基づいて、合わせ精度の管理値を実施可能な範囲に設定できる最適な画素を見出す手法について説明する。図14は、図13における設計50突き抜け電圧ΔVpv50typの各値に対する50突き抜け電圧の許容変動量δを求めたグラフである。合わせ精度の管理値を実施可能な範囲に設定するためには突き抜け電圧の設計値からの変動量δを大きく設定する必要がある。即ち、図9、図10を参照して説明した従来例において設計50突き抜け電圧ΔVpv50typが067Vの場合は許容合わせズレ量が小さく0506σ相当でしかなかったので、実施可能な許容合わせズレ量とするためには図14より、設計50突き抜け電圧ΔVpv50typを067Vよりも小さく設定することになる。このため、式に示す突き抜け電圧の式より、チャネル幅WWminuに固定して50負荷容量Cloadv50をパラメータとして設計50突き抜け電圧ΔVpv50typを表すことにする。チャネル幅WをWminuに固定するのは、チャネル幅WがWminuより大きい場合に負荷容量をより大きく設定するために遮光性電極よりなる補助容量が大きくなって開口率が低下するのを回避するためである。これにより、図14に示す設計50突き抜け電圧ΔVpv50typと突き抜け電圧の許容変動量δとの関係は、50負荷容量Cloadv50と突き抜け電圧の許容変動量δとの関係に置き換えることができる。得られた50負荷容量Cloadv50と突き抜け電圧の許容変動量δとの関係は、再度式を用いて、50負荷容量Cloadv50とゲートソース間の寄生容量Cgsの許容変動量δCgsとの関係に置き換えることができる。得られたゲートソース間の寄生容量Cgsの許容変動量δCgsは、ゲートソース間の単位面積容量と図6を参照して説明したゲートソース間寄生容量Cgsの合わせズレによる変動面積から、許容合わせズレ量δdiに変換することができる。図15は、図14より得られた設計50突き抜け電圧ΔVpv50typと許容合わせズレ量δdiの関係を示したグラフである。図6に示した3σ相当の直接の合わせズレ量δdと間接の合せズレ量δiをそれぞれ2μmと3μmとすると、合成合せズレ量δdiは36μmである。図15より、許容合わせズレ量δdiが36μmとなるのは設計50突き抜け電圧ΔVpv50typが0539Vのときであることが分かる。また、この状態に対する最大負荷容量Cloadmaxを求めると0570pFであって、図9よりチャネル幅WがWminuであっても十分に充電が可能な容量であり、且つWΔVpmax特性のグラフ及びWdmax特性のグラフよりも上方に位置していることがわかる。即ち、設計50突き抜け電圧ΔVpv50typを0539Vに設定する場合、3σ相当の合成合わせズレ量に対するマージンを有し、従来の突き抜け制約条件である最大突き抜け電圧ΔVpmax≦17Vと最大突き抜け電圧差dmax≦035Vを満たし、且つ設計最適対向電極電位差δVcomtypを許容限度以下に抑制するために必要な補助容量の値を最小に抑えた最適な画素となる。[補償駆動]次に、電界効果移動度が10cm2VsであるTAOSにCsonGateによる突き抜け補償駆動を用いた場合に対して本発明の関係式に基づいた設計手法を適用した一実施例を、以下で図面を参照しながら説明する。本実施例における個別パラメータは、走査信号線時定数τg25μs、閾値電圧Vth0V、ON状態のゲート電極電位Vgh15V、OFF状態のゲート電極電位Vgl2V、電界効果移動度μeff10cm2Vsである。即ち、突き抜け補償駆動を行わない場合の本発明の実施例で適用したものと同一である。また、突き抜け補償駆動はTFTがON状態の期間における負荷容量Cloadへの充電に対して影響は小さいため、ここでは無視しても差し支えない。従って、本実施例のWCload特性とWΔVpmax特性及びWdmax特性は図9と同一である。図16は本発明の関係式を用いて求めた50突き抜け電圧ΔVpv50に対する最適対向電極電位差δVcomoptの関係を示すグラフである。Lは式より求めたグラフで、設計値通りに出来上がったTFTの寄生容量Cgsにおける設計50突き抜け電圧ΔVpv50typに対する設計最適対向電極電位差δVcomtypを表す。M~Mはそれぞれ式より求めたグラフであり、設計50突き抜け電圧ΔVpv50typが0V~3Vの場合に寄生容量Cgsが合せズレなどによって設計値から変動した場合を想定し、これによって50突き抜け電圧ΔVpv50が設計50突き抜け電圧ΔVpv50typから±05V変動した場合の最適対向電極電位差δVcomoptを表す。図16において、設計50突き抜け電圧ΔVpv50typに対する設計最適対向電極電位差δVcomtypを表す直線Lの傾きは、図14の突き抜け非補償駆動の場合と比べて小さくなっている。これは突き抜け補償駆動によって実効突き抜け電圧が低下した結果、過剰充電電流が低下したことによるものである。しかし、50突き抜け電圧ΔVpv50の変動に対する最適対向電極電位差δVcomoptの変動を示す直線Mの傾きが、突き抜け非補償駆動の場合と比べて大きくなっており、更には設計50突き抜け電圧ΔVpv50typの増加に対して直線Mの傾きの絶対値が増大している。これは、突き抜け補償条件に起因するもので、式より突き抜け補償駆動において寄生容量Cgsと補助容量Csの比が一定でなければならないからである。今、直線Lは設計50突き抜け電圧ΔVpv50typが141Vにおいて横軸と交わり、このとき50突き抜け電圧ΔVpv50が増大する場合と減少する場合のそれぞれの50突き抜け電圧許容変動量δとδは等しく、50突き抜け電圧許容変動量が最大となる。しかし、50突き抜け電圧の許容変動量が最大であっても、許容される合わせズレ量δdiが最大になる訳ではない。これは式から分かるように、突き抜け電圧がゲートソース間の寄生容量Cgsと負荷容量Cloadとの比に比例することに起因している。アモルファスシリコンに突き抜け補償駆動を適用する場合は50突き抜け電圧許容変動量が最大となる領域近傍で設計を行っていたが、これは電界効果移動度が小さいアモルファスシリコンに対して少しでも開口率を大きくするためであった。これに対して、本発明の目的は電界効果移動度が大きい半導体を用いた場合の画質を向上させることである。このため、本実施例では図16に基づいて画素の最適化を図る手法について以下で図面を参照しながら説明する。図11を参照して説明したアモルファスシリコンに突き抜け補償駆動を適用した従来例の場合と同様に、本実施例においても突き抜け補償駆動によって突き抜けに関する制約条件が緩和されるものとして、最大突き抜け電圧ΔVpmaxや最大突き抜け電圧差dmaxに対する上限値を設定しないものとする。即ち、画素の最適化を図る条件は、最適対向電極電位差δVcomoptが許容範囲内に抑制され、合わせ精度の管理値が実施可能な範囲に設定され、且つ開口率が最大となることである。図17は、図16における設計50突き抜け電圧ΔVpv50typの各値に対して50突き抜け電圧が減少する方向と増加する方向の許容変動量δとδを求めたグラフである。図14、図15を用いて説明した突き抜け非補償駆動の場合と同様に、図17に示す50突き抜け電圧の許容変動量δ及びδと設計50突き抜け電圧ΔVpv50typとの関係から、許容合わせズレ量δdiと設計50突き抜け電圧ΔVpv50typとの関係を求めていく。即ち、チャネル幅WをWWminuに固定し、式に示す突き抜け電圧の式より、50負荷容量Cloadv50をパラメータとして設計50突き抜け電圧ΔVpv50typを表す。チャネル幅WをWminuに固定するのは、チャネル幅WがWminuより大きい場合に負荷容量をより大きく設定するために遮光性電極よりなる補助容量が大きくなって開口率が低下するのを回避するためである。これにより、図17に示す突き抜け電圧の許容変動量δ及びδと設計50突き抜け電圧ΔVpv50typとの関係は、突き抜け電圧の許容変動量δ及びδと50負荷容量Cloadv50との関係に置き換えることができる。得られた50突き抜け電圧の許容変動量δ及びδと50負荷容量Cloadv50との関係は、再度式を用いて、ゲートソース間の寄生容量Cgsの許容変動量δCgsと50負荷容量Cloadv50との関係に置き換える。得られたゲートソース間の寄生容量Cgsの許容変動量δCgsは、ゲートソース間の単位面積容量と図6を参照して説明したゲートソース間寄生容量Cgsの合わせズレによる変動面積から、許容合わせズレ量δdiに変換することができる。特に、50突き抜け電圧が設計50突き抜け電圧から減少する方向の50突き抜け電圧の許容変動量δに対する許容合わせズレ量をδdiとし、50突き抜け電圧が設計50突き抜け電圧から増加する方向の50突き抜け電圧の許容変動量δに対する許容合わせズレ量をδdiとする。図18は、図17より得られた50突き抜け電圧が設計50突き抜け電圧から減少する方向の50突き抜け電圧の許容変動量δに対する許容合わせズレ量δdi及び50突き抜け電圧が設計50突き抜け電圧から増加する方向の50突き抜け電圧の許容変動量δに対する許容合わせズレ量δdiと設計50突き抜け電圧ΔVpv50typとの関係を示したグラフである。図17において設計50突き抜け電圧ΔVpv50typ2V付近でδが最大値を示すのに対して、図18においてδdiが単調減少しているのは、チャネル幅WをWminuに固定して各設計50突き抜け電圧ΔVpv50に対して求めた50負荷容量Cloadv50が設計50突き抜け電圧ΔVpv50typに対して示す単調減少の度合いが、δの増加の度合いよりも大きいためである。この結果、許容合わせズレ量δdiとδdiはいずれも設計50突き抜け電圧ΔVpv50typに対して単調減少を示す。図6に示した3σ相当の直接の合わせズレ量δdと間接の合せズレ量δiをそれぞれ2μmと3μmとすると、合成合せズレ量δdiは36μmである。図18より、許容合わせズレ量δdiが36mμm以上となる設計50突き抜け電圧ΔVpv50typの領域は、δdiに対しては125V以下、δdiに対しては0425V以下である。即ち、δdiとδdiが共に36μm以上となるのはΔVpv50typ≦0425Vである。開口率を最大にするためには遮光性電極よりなる補助容量を必要最小限の大きさに設定する必要があり、合わせ精度の工程管理を3σで行うことが可能であれば許容合わせズレ量δdiとδdiの内律速する方の値を3σに設定することになる。本実施例において3σに相当するのは、設計50突き抜け電圧ΔVpv500425Vの状態である。この場合の最大負荷容量Cloadmaxは0698pFであり、図9よりチャネル幅WがWminuであっても十分に充電可能な容量である。以上より、本実施例における最適な画素の状態は、チャネル幅WWminu、最大負荷容量Cloadmaxは0698pF、設計50突き抜け電圧ΔVpv500425Vである。また、図11を参照して説明したアモルファスシリコンに突き抜け補償駆動を適用した場合の合わせ精度と同じ237σに対しては、許容合わせズレ量δdiは198μmとなり、許容合わせズレ量はδdiが律速して設計50突き抜け電圧ΔVpv50typを153Vに設定することになる。ここで、本実施例で説明した突き抜け補償駆動を行う場合の最適画素に対する設計50突き抜け電圧ΔVpv50typの値が、図13~図15を用いて説明したTAOSに突き抜け非補償駆動を適用した場合の最適画素に対する設計50突き抜け電圧ΔVpv50typの値よりも小さくなっている。即ち、両者のチャネル幅Wが同一であることから設計50突き抜け電圧ΔVpv50typの差は遮光性の電極よりなる補助容量Csの差を意味し、突き抜け非補償駆動を適用すると開口率が高くなる場合があることが本発明による新たな知見として得られた。これは、図13及び図16を参照して説明した本発明の式より求めたMの傾き、つまり50突き抜け電圧ΔVpv50の変化に対する最適対向電極電位差δVcomoptの比ηの絶対値は突き抜け非補償駆動の場合よりも突き抜け補償駆動の場合の方が大きいことに起因している。[局所モードフリッカー]次に、局所モードのフリッカー低減に対して本発明を用いる場合について以下で図面を参照しながら説明する。図19は、従来例及び本発明の実施例において述べたアモルファスシリコンとTAOSを画素TFTの半導体層として用いた液晶表示装置における、50突き抜け電圧ΔVpv50の変動に対する最適対向電極電位差δVcomoptの変化の割合を示す式で表される直線Mの傾きηの設計50突き抜け電圧ΔVpv50typ依存性を示すグラフである。即ち、アモルファスシリコンについてはシミュレーションで求めた図8と図11における各直線Mの傾きを、TAOSについては本発明の関係式より求めた図13と図16における直線Mの傾きをそれぞれプロットしたものである。そして、図19Aは突き抜け非補償駆動の場合を示し、TAOSについては実施例で用いたパラメータVgh15VとVgl2Vに加えて、Vgh12VとVgl2V及びVgh12VとVgl6Vの場合について破線グラフで示す。同様に図19Bは突き抜け補償駆動の場合を示し、TAOSについては実施例で用いたパラメータVgh15VとVgl2Vに加えて、Vgh12VとVgl2V及びVgh12VとVgl6Vの場合について破線グラフで示す。図19Aに示す突き抜け非補償駆動の場合、Vghの増大及びVglの低下につれて、50突き抜け電圧ΔVpv50の変動に対する最適対向電極電位差δVcomoptの変化の割合を示すηの絶対値が増大しているがその増大量は小さく、アモルファスシリコンと同程度の06~07に収まっている。アモルファスシリコンの非突き抜け補償駆動の場合、局所モードのフリッカーは非常に軽微で視認が困難なレベルであったことから、TAOSにおいても局所モードのフリッカーは非常に軽微なものになると考えられる。これに対して図19Bに示す突き抜け補償駆動の場合はVghの増大及びVglの低下に対するηの絶対値の増大量が大きく、アモルファスシリコンの場合よりもηの絶対値が大きくなる場合がある。アモルファスシリコンに突き抜け補償駆動を適用した場合の局所モードフリッカーの実情は明確に視認できるレベルにあることから、ηの絶対値の許容限界は15~20程度であると考えられ、好ましくは突き抜け非補償駆動レベルの07以下に抑制する必要がある。即ち、最適対向電極電位差を許容限界以内に抑制し、且つηの絶対値が20以下に抑制するように設計を行う必要がある。[有機EL]次に、本発明を有機EL表示装置に適用する場合について説明する。図20は最も基本的な有機EL表示装置100の画素の概略等価回路図である。第一のTFT115のゲート電極は走査信号線111に、ドレイン電極は表示信号線113に、ソース電極は蓄積容量Cstと第二のTFT117のゲート電極にそれぞれ接続されている。第二のTFT117のドレイン電極は電源電圧Vcom1に、ソース電極は有機EL素子であるLED119にそれぞれ接続されている。即ち、TFTが2個と容量が1個からなる2T1C型と呼ばれるものである。走査信号線111の選択期間に第一のTFT115がON状態となって蓄積容量Cstへの充電が行われ、第一のTFT115のソース電極電位以後、画素電極電位Vp1という。がドレイン電極電位と等しくなったときに充電が完了する。このときの画素電極電位Vp1によって第二のTFT117がON状態となり、LED119には順バイアス電圧が印加されて電流が流れ、EL発光が生じる。走査信号線111の選択期間終了後にも蓄積容量Cstによって画素電極電位Vp1は保持されて第二のTFT117のON状態が維持され、LED119への電流注入が継続される。このとき、LED119へ一定電流値の注入が継続されるためには第二のTFT117のドレイン電極電位である電源電圧Vcom1は保持期間中一定である必要があるが、画素毎に電源電圧Vcom1の値を独立に制御することは画素構造の煩雑化による歩留まり低下などを招くため困難である。従って、電源電圧Vcom1は画面全体で一定として外部電源から給電し、画素毎に画素電極電位Vp1のみを制御することでLED119に流れる電流値の制御を行う。この結果、LED119に流れる電流は第二のTFT117のゲート電極電位で制御することになり、その電流値は画素電極電位Vp1の値に対して非常に敏感に変化する。即ち、画素電極電位Vp1の均一性と安定性を向上させることが重要である。画素電極電位Vp1が不均一になる原因は電流注入型の表示装置であるため、特に第二のTFT117が常にON状態となることから電圧ストレスによる閾値電圧Vthのシフトが指摘されている。この対策として、複数個のTFTと複数個の容量よりなる補償回路を各画素に配置する方法があり、様々な回路が提案されている。しかし、補償回路の導入は画素構造の煩雑化を招くため、光の取り出し方向の制限や歩留まりの低下を招くなどの不利な点がある。更には、液晶表示装置における突き抜け補償駆動の場合と同様に、容量結合型の補償であるため、各容量の値が合せズレなどのプロセス変動によって設計値からシフトした場合には期待通りの補償効果が得られず、輝度の面内均一性を逆に低下させる場合もある。更には、液晶表示装置の場合と同様に、過剰充電効果も画素電極電位Vp1の不均一性をもたらす。図21は、図20における第一のTFT115のゲートドレイン間の寄生容量の両電極がそれぞれ走査信号線111と表示信号線113の給電電極から電圧が印加されるため画素電極電位Vp1に影響しないことから省略し、第二のTFT117のチャネルとLED119を可変抵抗RtftとRelにそれぞれ置き換えたものである。図21と液晶表示装置10の画素の等価回路を示す図2と比べると、第一のTFT115のON電流による負荷容量の充電という観点で、2T1C型有機EL表示装置の画素と液晶表示装置の画素は等価であることが分かる。また、図21では図の煩雑化を避けるために省略しているが、走査信号線111と表示信号線113、及び可変抵抗Rtftの給電配線はそれぞれ抵抗を有しており、画素領域がマトリクス状をしているため各配線は互いに交差して容量を形成している。従って、各配線の給電電極に印加された信号電位の変化は、それぞれの時定数によって歪みながら伝播していく。このため、有機EL表示装置においても突き抜けによる過剰充電が生じ、過剰充電効果として画素電極電位Vp1の面内不均一性が生じることになる。以上をまとめると、液晶表示装置10の場合と同様に、或いはそれ以上に有機EL表示装置において第一のTFT115のソース電極と第二のTFT117のゲート電極が接続されたノードの画素電極電位Vp1を均一且つ所定の値に制御することが重要である。画素電極電位Vp1の不均一性の原因である電圧ストレスによる閾値電圧Vthのシフトを低減するために、補償回路を画素に組み込む手法が注目されて様々な回路が提案されている。しかし、補償回路の導入には、画素構造の煩雑化を伴うため歩留まり低下や光取り出し方向を限定するなどの不利な点があり、更にはプロセス変動によって補償回路の構成が補償条件を満たさずに画素電極電位Vp1の均一性の低下を招く場合もある。これに対して、過剰充電効果に対する対策は行われておらず、TAOSを画素TFTとして用いる場合には画素電極電位Vp1の不均一性が更に増大することが懸念される。こうした状況の下、本発明による設計手法は画素構造の煩雑化を伴うことなく過剰充電効果の抑制を図ることができるものであり、補償回路と併用することでより一掃の画素電極電位Vp1の均一性を向上させることができる。有機EL表示装置に対して本発明を適用する場合について以下で説明する。液晶表示装置の場合、画素電極電位Vpの対向電極電位Vcomに着目して輝度の均一性の向上を図った。有機EL表示装置の場合電源電圧Vcom1が与えられており、画素電極電位Vp1で第二のTFT117のON電流とLED119への注入電流を制御する。即ち、設定された電源電圧Vcom1に対して画素電極電位Vp1を適宜与えることによって可変抵抗RtftとRel及び第二のTFT117のソース電極電位Vqが決まる。第二のTFT117のON電流はゲート、ソース、ドレインの各電極電位の相対値で決まるので、電源電圧Vcom1の変動に着目するのも、画素電極電位Vp1の変動に着目するのも等価である。そこで、有機EL表示装置における画素電極電位Vp1を液晶表示装置10にて用いた画素電極電位Vpと置き換えて、液晶表示装置10について説明した対向電極電位Vcomに関する関係式の画素電極電位Vpを規定する。ここで、画素電極電位Vp1の不均一性による画質への影響は輝度ムラなどとして視認され、これは中間調において視認性が高まる。そこで、最大表示輝度の50となる画素電極電位VpをVpv50とし、Vpv50において過剰充電の抑制を図る。有機EL表示装置の場合、負荷容量の印加電圧極性の反転を伴わないので、液晶表示装置のように局所的な対向電極電位Vcomの最適値というものは存在しない。このため、走査信号線111の給電電極に最も近い画素のVpv50と最も遠い画素のVpv50に対してδVpをδVpVpv50-Vpv50とし、δVpと50突き抜け電圧ΔVpv50の関係式を式に倣って式とおく。δVpγここで、50突き抜け電圧ΔVpv50は次式で表される。ΔVpv50ΔVgΔVgVghVglCgs1v50とCloadv50はそれぞれ画面輝度が最大輝度の50となる第二のTFT117のゲート電極電位V50における第一のTFT115のゲートソース間容量Cgs1と第一のTFT115に対する負荷容量であり、Cloadv50は次式で表される。Cloadv50Cgs1v50CstCgs2v50Cgd2v50Cother蓄積容量Cstは固定容量で一定であるが、ゲートソース間の寄生容量Cgsとゲートドレイン間の寄生容量Cgdは、MIS構造を有するTFTの寄生容量のため印加される電圧によって容量値が変化する。したがってV50に対する値をCgs2v50、Cgd2v50としているが、TFTがON状態であれば印加電圧に対する容量値の変化は小さく、一定値と見なすことができる。Cotherは画素電極電位Vpと同電位の全ての電極がその周りに配置された配線や電極などとの間に形成するカップリング容量の総和である。次に、設計50突き抜け電圧ΔVpv50typに対するδVpをδVptypとすると、ΔVpv50の変動に対するδVpの変動は式に倣って式で表される。δVpηδVptypηは50突き抜け電圧ΔVpv50の変動に対するδVpの変動の割合である。δVpの許容変動の上限値をξ、下限値をξとし、50突き抜け電圧ΔVpv50が50突き抜け電圧の設計値ΔVpv50typから減少する方向の許容変動量δとΔVpv50がΔVpv50typから増大する方向の許容変動量δをそれぞれδΔVpv50typ-0δ-ΔVpv50typ0とすると、液晶表示装置の場合と同様に式と式を満たすように設計すれば過剰充電による画素電極電位Vp1の変動が許容範囲内に抑えられることになる。先に説明した式と式を改めて次に示す。δ≦γ-ηδ≦-γηここで、ξとξは輝度の面内均一性に関する製品仕様を満たすことから決まる値であり、製品毎に異なる。式、を使用することで、アクティブマトリクス型の表示装置が電界効果移動度が1cm2Vs以上で且つ70cm2Vs以下のトランジスタを備えていても、既存の製造プロセスにおけるフォトレジストの位置合わせ精度で製造することができるような設計をすることができる。具体的には、最初に設定したΔVpv50typで式5、6を満たすか否かを検証し、満たさない場合にΔVpv50typの制御パラメータであるON状態のゲート電極電位Vgh、OFF状態のゲート電極電位Vgl、寄生容量Cgs、および負荷容量Cloadのいずれかまたは複数の要素の組み合わせを変更しながら収束させる。その際に、OFF状態のゲート電極電位Vglはプロセスパラメータであるため固定しておき、ON状態のゲート電極電位Vghは精密に変更できないため、寄生容量Cgsおよび負荷容量Cloadを変更することが望ましい。そして、これまで本発明について図面に示した特定の実施の形態をもって説明してきたが、本発明は図面に示した実施の形態に限定されるものではなく、本発明の効果を奏する限り、これまで知られたいかなる構成であっても採用することができることはいうまでもないことである。更には、式、式、式、式におけるα、β、γ、ηを与える式は本明細書にて示した形態に限定されるものではなく、本発明の効果を奏する限り、異なる他の形態であっても採用することができることはいうまでもないことである。