"第1主面と第2主面を有する半導体基板と、前記半導体基板の前記第1主面に形成される動作領域と、前記第1主面上に形成されて前記動作領域と接続されるドレイン電極と、前記第1主面上に形成されて前記動作領域と接続されるソース電極と、前記第1主面上に形成されて前記動作領域と接続されるゲート電極と、前記第2主面側の前記ドレイン電極の裏面領域および前記ソース電極の裏面領域のそれぞれに1つまたは複数形成される窪み部と、前記窪み部内に形成される金属層とを有することを特徴とする半導体装置。前記金属層間が互いに導通されることを特徴とする請求項1記載の半導体装置。前記第2主面から前記窪み部の底部までの距離である前記窪み部の深さが前記第2主面から前記動作領域までの距離より小さいことを特徴とする請求項1または請求項2のいずれかに記載の半導体装置。前記窪み部の深さが180μmであることを特徴とする請求項3記載の半導体装置。半導体基板の第1主面にスクライブ領域で区画して複数の動作領域を形成する工程と、前記第1主面上に前記動作領域と接続されるドレイン電極,ソース電極およびゲート電極を形成する工程と、前記半導体基板の第2主面側の前記ドレイン電極の裏面領域および前記ソース電極の裏面領域それぞれに1または複数の窪み部を形成する工程と、前記窪み部内に金属層を形成する工程とを有することを特徴とする半導体装置の製造方法。前記金属層を形成する工程にて、前記窪み部内に加えて、前記動作領域内の前記窪み部間にも前記金属層を形成することを特徴とする請求項5記載の半導体装置の製造方法。しかし、従来のWLCSPでは、凹部106の底面および内壁面を含めて半導体基板101全面に多層金属層105を設けることになるので、均一に金属層を形成しようとした場合、その工程が煩雑になる。また、多層金属層105の表面積増加に伴い、材料コストの上昇を招く。さらに、WLCSPはダイシングにより個片化されるが、硬度が異なるシリコンと多層金属層105とをほぼ同時に切断することになるので、多層金属層105の端部にバリと称される金属層がヒゲ状に突出するという問題がある。また、WLCSPの実装時の外部から受ける衝撃によって、凹部106の底面と内壁面との境界に衝撃力が集中し易い構造であり、亀裂や破損などが発生して半導体装置の動作に影響をするという課題があった。本発明は、上記問題点を解決するために、基板の反りとドレイン抵抗を低減させながら、半導体装置側面のバリや半導体装置の損傷を抑制することを目的とする。上記目的を達成するために本発明の半導体装置は、第1主面と第2主面を有する半導体基板と、前記半導体基板の前記第1主面に形成される動作領域と、前記第1主面上に形成されて前記動作領域と接続されるドレイン電極と、前記第1主面上に形成されて前記動作領域と接続されるソース電極と、前記第1主面上に形成されて前記動作領域と接続されるゲート電極と、前記第2主面側の前記ドレイン電極の裏面領域および前記ソース電極の裏面領域のそれぞれに1つまたは複数形成される窪み部と、前記窪み部内に形成される金属層とを有することを特徴とする。また、前記金属層間が互いに導通されることが好ましい。また、前記第2主面から前記窪み部の底部までの距離である前記窪み部の深さが前記第2主面から前記動作領域までの距離より小さいことが好ましい。また、前記窪み部の深さが180μmであっても良い。さらに、本発明の半導体基板の半導体装置の製造方法は、第1主面にスクライブ領域で区画して複数の動作領域を形成する工程と、前記第1主面上に前記動作領域と接続されるドレイン電極,ソース電極およびゲート電極を形成する工程と、前記半導体基板の第2主面側の前記ドレイン電極の裏面領域および前記ソース電極の裏面領域それぞれに1または複数の窪み部を形成する工程と、前記窪み部内に金属層を形成する工程とを有することを特徴とする。また、前記金属層を形成する工程にて、前記窪み部内に加えて、前記動作領域内の前記窪み部間にも前記金属層を形成することが好ましい。以上により、基板の反りとドレイン抵抗を低減させながら、半導体装置側面のバリや半導体装置の損傷を抑制することができる。以上のように、半導体基板裏面の表面電極であるソース電極、ドレイン電極の裏面に相当する領域に窪み部を設け、ダイシング領域以外の窪み部や窪み部間に金属層を形成することにより、基板の反りとドレイン抵抗を低減させながら、半導体装置側面のバリや半導体装置の損傷を抑制することができる。図1を用いて本発明の実施形態を説明する。図1は本発明の半導体装置の構造を示す断面図である。図1に示すように、本発明の半導体装置は、半導体基板1に多数のトランジスタセル図示せずを配置し、動作領域Aを構成している。動作領域Aには半導体基板1の第一主面1aにソース電極2、ゲート電極3、ドレイン電極4が表面電極として形成されている。半導体基板の第二主面1bには、少なくともソース電極2、ドレイン電極4の裏面に相当する領域毎に少なくともひとつの窪み部6が形成される。このとき、窪み部6の深さは、動作領域Aの動作や特性に悪影響を及ぼさないように、不純物拡散層と空乏層からなる動作領域Aに至ることが無ければよい。さらに、少なくとも窪み部6の底部に金属層5を形成する。また、全ての金属層5が互いに接続されるように金属層5を形成することが好ましい。ただし、バリの発生を防ぐためにダイシング領域である半導体装置周辺上には形成しないことが重要である。電流の経路は、ソース電極2から動作領域Aソース領域付近、非動作領域ソース領域付近、半導体基板の第二主面1bである裏面領域、非動作領域ドレイン領域付近、動作領域Aドレイン領域付近を経由してドレイン電極4となり、総抵抗値は経路全ての合算となる。総抵抗値を下げるには、電極と動作領域は削ることは出来ないので、抵抗成分となる非動作領域を最低限の厚さまでエッチングし、裏面には金属層5を蒸着することで抵抗成分を低減する。このとき金属層5は、ソース領域付近からドレイン領域付近までの裏面上での電流の経路を覆うことで、裏面の抵抗成分を最低限にすることができる。かかる構成によれば、少なくとも表面電極であるソース電極2、ドレイン電極4の裏面に相当する領域毎に少なくともひとつの窪み部6を設けることにより、窪み部6以外は比較的厚く確保でき、また、衝撃力が複数形成された窪み部6に分散されるので、外部衝撃による強度を高めることができる。また、ソース電極2、ドレイン電極4の裏面に相当する領域毎に窪み部6を設け、抵抗成分となる非動作領域を最大限小さくする。窪み部6内とより好ましくはさらに窪み部6間に金属層5を形成することにより、ソース領域付近からドレイン領域付近までの裏面上での電流の経路を覆うことで、裏面の抵抗成分を最低限にする。半導体素子のシリコンからなる半導体基板1固有の電気抵抗を低減することができる。上記のように、窪み部6には金属層5が形成されている。金属層5は蒸着やスパッタにより単層また多層に形成されている。このとき、金属層5は窪み部6内または、さらに各窪み部6に形成された金属層5をつなぐ領域にのみ形成することにより、半導体素子の外囲側面はシリコンだけが露出されている。ダイシング領域である半導体装置の外周部に金属層5が形成されないため、半導体装置を形成するためのダイシング工程を経ていてもバリが発生していない。また、窪み部6は、熱膨張係数の大きくなる領域を削減させることにより、半導体基板1のシリコンと金属層5との熱膨張係数が大きく異なることに起因する半導体基板1の反りを防止する効果も有している。なお、本発明は、BGAボールグリッドアレイ、LGAランドグリッドアレイに適用可能である。次に、図2から図6を用いて、本発明の半導体装置の製造方法を説明する。図2は本発明の半導体装置の製造方法における動作領域形成工程を説明する図であり、図2aは側面図、図2bは平面図である。図3は本発明の半導体装置の製造方法におけるウェハ薄厚化工程を説明する図であり、図3aは図2bにおけるX-X’断面図、図3bは拡大断面図である。図4は本発明の半導体装置の製造方法における窪み部形成工程を説明する工程断面図、図5は本発明の半導体装置の製造方法における金属層形成工程を説明する断面図、図6は本発明の半導体装置の製造方法における個辺化工程を説明する断面図である。まず、ウェハ状態の半導体基板1の第1主面1aの表面側に複数のトランジスタセル図示せずからなる動作領域Aを複数形成し、第1主面1aの表面に動作領域Aと接続するソース電極2、ゲート電極3、ドレイン電極4を形成する図2。動作領域Aは周囲をスクライブ領域DLで囲まれて区画化されており、最終的にスクライブ領域DLで個辺化することにより、動作領域Aからなる半導体装置が形成される。次に、半導体基板1を所定の厚みt1になるように第2主面1b面側から研削する図3。例えば、t1を200μmとする。次に、半導体基板1の第二主面1bを部分的に研削、エッチングなどすることにより窪み部6を形成する図4。例えば、第二主面1bへレジストマスクPRを設けてフォトリゾグラフィプロセスによりパターニングして、窪み部6の形成領域に開口部OPを形成し図4a、その後、エッチングを行い所定の深さの窪み部6を形成する図4b。窪み部6の形成領域の半導体基板1の厚みt2は、動作領域Aが正常な特性で動作可能な厚みを確保することが必須であり、例えば、t2を20μm程度に設定し、窪み部6の深さを180μmとする。厚みt2を確保するために、窪み部6の深さを調整する。このとき、窪み部6は第二主面1bの少なくとも表面電極であるソース電極2、ドレイン電極4の裏面に相当する領域毎に少なくともひとつ形成し、ソース電極2、ドレイン電極4の裏面に相当する領域以外には窪み部6を形成しない。このように、窪み部6をソース電極2、ドレイン電極4の裏面に相当する領域のみに形成することにより、半導体基板1の強度低下に影響を及ぼす窪み部6の形成領域を小さくすることが可能となり、また、衝撃が複数の窪み部6で分散され、製造工程での外部衝撃等によって半導体基板1が破損することを抑制することができる。次に、窪み部6の表面に金属層5を形成する図5。金属層5は、レジストマスクPRを除去し、例えばCr/CrNi/Ni/Agをこの順で蒸着し、多層の金属層5を形成する。金属層5の厚みは、約3μmである。このとき、金属層5は表面電極としてのソース電極2、ドレイン電極4の裏面に相当する領域を覆い、各窪み部6に形成される金属膜5が繋がるように形成し、少なくともダイシング領域DL上には形成しない。このように、第二主面1bに窪み部6を形成し、窪み部6に金属層を形成することにより、半導体基板1のシリコンと金属層5との熱膨張係数が大きく異なることに起因する半導体基板1の反りを防止することができる。また、ソース電極2、ドレイン電極4の裏面に相当する領域に金属層5を形成することにより、ソース電極2、ドレイン電極4の裏面に相当する領域に電流経路を形成することができるため、製品特性に影響するドレイン抵抗を低減することができる。最後に、半導体基板1をダイシング領域DLに沿って個々の半導体装置に個片化する図6。このとき、半導体基板1は、窪み部6と金属層5とによって反りを防止しているので、寸法精度良く個片化することができる。さらに、金属層5は窪み部6内および窪み部6間にだけ形成し、ダイシング領域DLには金属層5が存在しないので、個片化する時にはシリコンのみを切断することになり、金属層5からの突起状のバリやヒゲが発生することがなく、半導体素子の外囲側面はシリコンだけが露出した状態となる。"