"互いに電気的に分離された第1の電圧基準面および第2の電圧基準面を含む集積回路パッケージと、回路ブロックと、前記回路ブロックを取り囲むリング状に配置された複数のスイッチを含むスイッチブロックと、を含む集積回路ダイと、を備え、前記第1の電圧基準面は、外部の電圧基準と前記複数のスイッチとの間に電気的に結合され、前記第2の電圧基準面は、前記複数のスイッチと前記回路ブロックとの間に電気的に結合されており、前記第2の電圧基準面は、前記回路ブロックを通して電流を分配するように構成されており、前記スイッチのそれぞれは、制御信号に応じて、前記第1の電圧基準面と前記回路ブロックとの間の電気的パスを遮断するように構成されている、装置。前記スイッチブロックは、複数の接続ノードを含み、前記複数の接続ノードの第1の部分は、前記第1の電圧基準面に電気的に結合されており、前記複数の接続ノードの第2の部分は、前記第2の電圧基準面に電気的に結合されている、請求項1に記載の装置。前記外部の電圧基準は、VSSである、請求項1に記載の装置。前記外部の電圧基準は、VDDである、請求項1に記載の装置。前記第2の電圧基準面は、前記回路ブロック内に形成された対応する接続ノードに接続するための複数の接続ノードを含む導電グリッドを備える、請求項1に記載の装置。前記第1の電圧基準面は、前記集積回路パッケージの外部の複数の接続部に接続するための複数の接続ノードを含む導電グリッドを備える、請求項1に記載の装置。前記複数のスイッチは、フッタに形成された複数のトランジスタを備え、前記フッタは、前記集積回路の複数の金属層を通じて、前記第1の電圧基準面および前記第2の電圧基準面に結合されている、請求項3に記載の装置。前記複数のスイッチは、ヘッダに形成された複数のトランジスタを備え、前記ヘッダは、前記集積回路の1つ以上の金属層を通じて、前記第1の電圧基準面および前記第2の電圧基準面に結合されている、請求項4に記載の装置。第1の電圧基準面および複数の第2の電圧基準面を含む集積回路パッケージであって、前記第1の電圧基準面と、前記第2の電圧基準面の各々とは、互いに電気的に分離されている、集積回路パッケージと、複数のプロセッサコアと、複数のスイッチブロックとを含む処理ノードであって、各スイッチブロックは、対応するプロセッサコアの周りにリング状に配置された複数のスイッチを含む、処理ノードと、を備え、前記第1の電圧基準面は、外部の電圧基準と前記複数のスイッチブロックとの間に電気的に結合されており、前記第2の電圧基準面の各々は、個別のスイッチブロックと各自対応するプロセッサコアとの間に電気的に結合されており、前記第2の電圧基準面の各々は、前記各自対応するプロセッサコアを通して電流を分配するように構成されており、所与のスイッチブロックにおける前記スイッチの各々は、制御信号に応じて、前記第1の電圧基準面と前記各自対応するプロセッサコアとの間の電気的パスを遮断するように構成されている、システム。各スイッチブロックは、複数の接続ノードを含み、前記複数の接続ノードの第1の部分は、前記第1の電圧基準面に電気的に結合されており、前記複数の接続ノードの第2の部分は、前記第2の電圧基準面に電気的に結合されている、請求項9に記載のシステム。前記外部の電圧基準は、VSSである、請求項9に記載のシステム。前記外部の電圧基準は、VDDである、請求項9に記載のシステム。各第2の電圧基準面は、各自対応するプロセッサコア内に形成された対応する接続ノードに接続するための複数の接続ノードを含む導電グリッドを備える、請求項9に記載のシステム。前記第1の電圧基準面は、前記集積回路パッケージの外部の複数の接続部に接続するための複数の接続ノードを含む導電グリッドを備える、請求項9に記載のシステム。前記複数のスイッチは、前記処理ノードが作製される集積回路のフッタに形成された複数のトランジスタを備え、前記フッタは、前記集積回路の複数の金属層を通じて、前記第1の電圧基準面および前記第2の電圧基準面に結合されている、請求項11に記載のシステム。前記複数のスイッチは、前記処理ノードが作製される集積回路のヘッダに形成された複数のトランジスタを備え、前記ヘッダは、前記集積回路の1つ以上の金属層を通じて、前記第1の電圧基準面および前記第2の電圧基準面に結合されている、請求項12に記載のシステム。互いに電気的に分離された第1の電圧基準面および第2の電圧基準面を含む集積回路パッケージを、回路ブロックと、前記回路ブロックを取り囲むリング状に配置された複数のスイッチを含むスイッチブロックとを含む集積回路ダイに電気的に接合するステップと、外部の電圧基準接続部と前記複数のスイッチとの間に前記第1の電圧基準面を電気的に結合し、前記複数のスイッチと前記回路ブロックとの間に前記第2の電圧基準面を電気的に結合するステップと、を含む、方法。前記スイッチブロックの複数の接続ノードの第1の部分を、前記第1の電圧基準面に電気的に結合するステップと、前記複数の接続ノードの第2の部分を、前記第2の電圧基準面に電気的に結合するステップと、を更に含む、請求項17に記載の方法。前記第2の電圧基準面の複数の接続ノードを含む導電グリッドを、前記回路ブロック内の対応する接続ノードに電気的に結合するステップを更に含む、請求項17に記載の方法。前記第1の電圧基準面の複数の接続ノードを含む導電グリッドを、前記集積回路パッケージの外部の複数の接続部に電気的に結合するステップを更に含む、請求項17に記載の方法。特定の実施形態が図面において例として示され、本明細書に詳しく記載される。しかしながら、図面および詳細な説明は、単一の実施形態だけが特定の特徴に関して記載される場合でも、特許請求の範囲を特定の開示された実施形態に限定することを意図するものではないことが理解されるべきである。反対に、本開示の恩恵を受ける当業者にとって明らかになるであろう改変、均等物、および代案の全てを包含することが意図される。本開示に提供される特徴の例は、特に明記されない限り、限定するものではなく例示するものであることが意図される。この出願全体に使用される、してもよいmayという語句は、必須の意味すなわち、絶対必要という意味ではなく、許容の意味すなわち、~する可能性があるという意味で使用される。同様に、を含むinclude、を含むincluding、およびを含むincludesという語句は、含むことを意味するが、これに限定されるものではない。様々な構成単位、回路または他の構成要素が、タスクまたは複数のタスクを実行するように構成されると記載され得る。このような文脈において、するように構成されるは、動作中にタスクまたは複数のタスクを実行する回路を有することを一般に意味する構造についての広い記載である。このように、構成単位/回路/構成要素は、その構成単位/回路/構成要素が現在オンではない場合であっても、タスクを実行するように構成され得る。一般に、するように構成されるに対応する構造を形成する回路は、ハードウェア回路を含んでもよい。同様に、様々な構成単位/回路/構成要素が、説明において便宜上、タスクまたは複数のタスクを実行するものとして記載されてもよい。そのような記載は、するように構成されるという言い回しを含むものと解釈されるべきである。1つ以上のタスクを実行するように構成された構成単位/回路/構成要素を記載することは、米国特許法第112条第6段落の解釈を、その構成単位/回路/構成要素に対して行使しないことが特に意図される。次に図1を参照すると、パワーゲーティングリングを含む集積回路ICダイの一実施形態の平面図が示される。IC10は、コアロジックセクションまたはブロック12と、いくつかのパワーゲーティングリングセグメント指定されたPGリングセグメント14A~14Dとが形成されている半導体基板図1には図示しないを含む。4つの個別のPGリングセグメントが示されているが、他の実施形態では単一の連続したPGリングであってもよい。また、数字および文字を伴う参照識別子を有する構成要素は、適切である場合には数字のみを用いて参照されてもよい。以下により詳しく記載されるように、PGリングセグメント14は、回路接地基準VSSおよび/またはICパッケージ図示しない経由で供給される電圧基準/供給電圧VDDと、ICコアロジック部分12上のVSSまたはVDD接続部との間に結合され得る複数のスイッチ例えばトランジスタを含んでもよい。図示されるように、PGリングセグメント14は、ICコアロジック12の周縁部の周りに配置され、したがって、ICコアロジック12の一部ではない。一実施形態では、PGリングセグメント14は、PGリングセグメント14の外側で利用され得る制御ロジックによって制御されてもよい。例えば、ICコアロジック12およびPGリングセグメント14が、チップ上のシステムSOCなどにおいて追加の構成要素を有する大型IC10の一部である場合、SOCは、PGリングセグメント14におけるスイッチをオンにしたりオフにしたりさせる制御ロジックを含んでもよい。ICコアロジック12は、任意のタイプの集積回路ロジックの代表的なものであることに留意する。より詳細には、ICコアロジック12は、他のロジックブロック、および/または他の回路構成要素と独立して電源を入れたり切ったりされる必要があり得る任意のロジックブロックであってもよいことが予想される。図2を参照すると、図1のパワーゲーティングリングの実施形態を含むICダイに結合され、分離基準面を含むICパッケージの一実施形態の側面図が示されている。ICパッケージ215は、バンプ275によってICダイ10に機械的および電気的に結合される。図1の説明と関連して上述したように、ICダイ10は、コアセクション12を構成する構成要素を形成するために使用される基板と、フッタfooterセクション214A,214Bとを含む。より詳細には、一実施形態では、フッタセクションは、複数のトランジスタ例えばスイッチ、例えばトランジスタ217,219などを含む。更に、ICダイ10は、VSSおよびVDDのためのいくつかの接続部を含む。多くのICパッケージは、ICダイ10などのICダイにわたってVDDおよびVSSを分配するために使用される1つ以上の電圧基準面を含む。したがって、図2に示されるように、ICパッケージ215は、パッケージRVSS面235およびパッケージVSS面225を含む。一実施形態では、パッケージ215は、回路接地基準VSSおよび電圧基準または供給電圧VDDのための外部の接続部を含む。これらの電圧および接地基準は、マザーボードおよび電源供給/電圧調整装置図示しないを通してパッケージ215に提供されてもよい。例示される実施形態では、外部の複数のVSS接続部は、共に及びPkgRVSS面235に接続されている。このことは、パッケージ215の一部内でVSSのための外部分配パスを提供する。更に、パッケージ215がICダイ10に接合されると、PkgVSS面225における複数の接続部は、共にコアロジック12に接続される。したがって、PkgVSS面225は、パッケージ215の他の部分におけるICダイ10上のVSS電流のための分配パスを提供する。しかしながら、図示されるように、PkgRVSS面235およびPkgVSS面225は、互いに電気的に分離される。したがって、トランジスタ217,219は、導通しているとき、PkgRVSS面235とPkgVSS面225との間にVSSパスを提供する。したがって、一実施形態では、ICダイ10の電源を切ることが望ましいとき、トランジスタ217,219は、フッタ214およびコア12の外部に設けられた制御信号図示しないを通してオフにされてもよい。図2および図2に対応する記載は、VSSの切り替えおよび分配を詳述しているが、他の実施形態では、PkgVDD面がPkgVSS面と同様の手法で使用されてもよく、希望通りに、トランジスタ217,219がVSSの代わりにVDDを切り替えることができる。しかしながら、このような実施形態では、フッタにあるトランジスタ217,219は、フッタではなく、ヘッダ領域図示しないに実装されることになる。ICダイ10に対するVDD接続部およびPkgVDD面におけるVDD接続部は、分かり易さのために図示されないことに留意する。図3を参照すると、図2のICパッケージ基準面の実施形態の追加的な詳細を例示する斜視図が示される。図2に示されるように、図3のICパッケージ215は、PkgRVSS面235およびPkgVSS面225を含む。図示されるように、PkgRVSS面235は、矩形の周縁部の周りにいくつかのVSS接続部を有し、その矩形はフッタ/PGリング214の周縁部を形成する。PkgVSS225面は、ICコアロジック12に接続するためにその面にわたって分配されたいくつかの接続部を有する。更に、PkgVSS面225上の接続部は、電流分配グリッドを形成するように共に結合される。図示されるように、PkgRVSS面235およびPkgVSS面225は、パッケージにおいて電気的に接続されていない。したがって、図2の説明と関連して上述したように、フッタ/パワーゲートリング214におけるトランジスタは、2つのVSS面の間に接続性を与え、その一方では、PkgVSS面225は、コアロジック12のための電流分配グリッドを形成する。したがって、この組み合わせは、比較的安価なパワーゲーティングソリューションを提供し得る。図3における描画は一定の縮尺にはなっておらず、フッタ/パワーゲートリング214は例示目的のために分解されて示されていることに留意する。図4を参照すると、処理ノードの一実施形態の平面図が示されている。例示された実施形態では、処理ノード400は、プロセッサコア412A~412Dと、ノードコントローラ420と、グラフィックプロセッサ435とを含む。図示されるように、プロセッサコア412A~412Dのそれぞれは、パワーゲーティングリング414A~414Dによって取り囲まれる。一実施形態では、パワーゲーティングリング414のそれぞれは、図1に示されるパワーゲーティングリング14、ならびに図2および図3における214を表わし得る。一実施形態にように、パワーゲーティングリング414のそれぞれは、複数のセグメントを含んでもよいが、他の実施形態では、単一のパワーゲーティングリング構造を含んでもよい。一実施形態では、ノード400は、図1に示される回路を備える単一の集積回路チップであってもよい。すなわち、ノード400は、システムオンチップSOCであってもよいし、チップマルチプロセッサCMPであってもよい。プロセッサコア412A~412Dは、いかなる種類の処理要素であってもよいし、互いに同一でなくてもよいし、互いに類似していなくてもよい。例えば、プロセッサコア412A~412Dは、中央処理装置CPUコア、デジタル信号処理DSPコア、アプリケーションプロセッサAPコアまたは任意の他のコアを表わしてもよい。更に、プロセッサコア412A~412Dは、それらのコアの任意の組み合わせであってもよい。また、ノード400などの処理ノードは、様々な実施形態において、任意の数のプロセッサコアを含んでもよいことに留意する。プロセッサノード400は、分かり易さのために本明細書では省略されている多くの他の構成要素を含んでもよいことに留意する。例えば、様々な実施形態では、処理ノード400は、他のノードと通信するための一体型のメモリコントローラおよび様々な通信インターフェース、ならびに入出力デバイスを含んでもよい。一実施形態では、ノードコントローラ420は、プロセッサコア412A~41Dを他のノードおよびシステムメモリ図示しないに相互接続するための様々な相互接続回路図示しないを含んでもよい。上述したように、パワーゲーティングリング414は、プロセッサコア412の電源を独立して入れたり切ったりするために使用されてもよい。したがって、一実施形態では、ノードコントローラ420はまた、パワーゲーティングリング414を制御し、それに従って、個々のプロセッサコア412の電源を入れたり切ったりするためのロジックを含んでもよい。したがって、上記の実施形態では、比較的単純な設計プロセスパワーゲーティングリングを用いて、小型もしくは大型複合体IP例えば中央処理コア、グラフィックコア、デジタル信号処理コア等のプロセッサコア等の安価なパワーゲーティングを可能にし、かつ、既存のパッケージ電源/接地面がゲート例えば225および非ゲート例えば235領域に単純に細分化され得るので、オンダイの金属層または追加のパッケージ層において追加の費用がかからないことを可能にする機構を提供し得る。上記の実施形態はかなり詳しく記載されているが、一旦上記開示が十分に理解されれば、多数の変形および改変が当業者にとって明らかになるであろう。以下の特許請求の範囲はそのような変形および改変の全てを包含するものと解釈されることが意図される。"