"動作周波数の異なる複数の論理回路ブロックを有し、遷移スキャンテストを実行可能に構成された半導体集積回路であって、クロック供給源より、前記複数の論理回路ブロックの動作周波数各々に相当する周波数の複数のクロック信号を供給するクロック供給手段と、前記クロック供給手段より前記複数の論理回路ブロックの動作周波数に対応したクロック信号の供給を受けて動作する複数のフリップフロップからなり、該複数のフリップフロップにおいて前段のフリップフロップのデータ出力端子と次段のフリップフロップのスキャンデータ入力端子とを互いに接続してスキャンシフト動作とキャプチャ動作の切換えが可能に構成された複数のスキャンチェーンと、該複数のスキャンチェーンのスキャン入力側に接続されたパターン展開回路と、該複数のスキャンチェーンのスキャン出力側に接続されたパターン圧縮回路とを有し、該複数のスキャンチェーンを構成するフリップフロップのデータ出力端子が前記複数の論理回路ブロックの信号入力端子に接続され、該複数の論理回路ブロックの信号出力端子を、前記スキャンチェーンを構成する他のフリップフロップのデータ入力端子に接続して構成された圧縮スキャン回路と、前記圧縮スキャン回路における前記遷移スキャンテストのキャプチャ動作時において、前記スキャンチェーンを構成する複数のフリップフロップのうち、特定のフリップフロップへの前記クロック信号の供給を停止するクロック制御手段と、を備える半導体集積回路。前記クロック制御手段は、クロック制御用フリップフロップを含んで構成されるとともに、前記クロック制御用フリップフロップは、前記スキャンチェーンを構成する前記複数のフリップフロップの1つであり、前記クロック制御用フリップフロップに設定された所定の値に基づき前記クロック信号の停止をする請求項1記載の半導体集積回路。前記クロック制御手段は、前記遷移スキャンテストの実行を許可するスキャンイネーブル信号の値と、前記クロック制御用フリップフロップに設定された前記所定の値との論理和が所定の値をとるとき、前記特定のフリップフロップへのクロック信号の供給を停止するクロックゲーティング手段を備える請求項2記載の半導体集積回路。前記複数のクロック信号のうち、前記特定のフリップフロップへ供給されるクロック信号の周波数が、該特定のフリップフロップ以外のフリップフロップへ供給されるクロック信号の周波数よりも低速である請求項1~3の何れかに記載の半導体集積回路。前記複数のクロック信号の一つは、前記クロック供給源を入力とする分周回路の出力であることを特徴とする請求項1~4の何れかに記載の半導体集積回路。図7に示すような高速クロックで動作する高速クロックフリップフロップ305と、低速クロックで動作する低速クロックフリップフロップ307とが混在する半導体集積回路をスキャンテストする場合、スキャンFFのクロックを外部から直接制御できるようにする必要がある。すなわち、スキャンテスト時に、分周回路301があるとスキャンテストができないため、分周回路301をバイパスする必要がある。そこで、スキャンテスト時に異なる周波数のクロックが必要な場合、外部から別クロックを供給することも考えられるが、半導体チップの電極パッド数やパッケージの端子数に制限があるため、別クロックを供給する構成をとることができない、という問題がある。一方、異なる周波数のクロックを同一の外部クロック端子で供給して、遷移スキャンテストを実施しようとする場合、高速クロックフリップフロップのテスト時に、低速クロックフリップフロップについては、動作が補償されていないためスキャンFFの期待値をマスクして、テストを実施する必要がある。このとき、圧縮スキャンも同時に適用している場合、図5に示すように、パターン圧縮回路がEX-ORゲートで構成されているため、低速クロックフリップフロップのスキャンFFの期待値をマスクすると、他のスキャンチェーンの同一段にある高速クロックのスキャンFFもマスクされてしまう。その結果、圧縮スキャンにおける故障の検出率が低下する、という問題がある。そして、圧縮スキャンで発見されなかった故障については、例えば、図6に示すように、パターン展開回路パターン圧縮回路をバイパスして構成した圧縮バイパスモードを使用して故障検出をすることなり、圧縮バイパスでスキャンFFの段数が増加した分、遷移スキャンテストのテスト時間が長くなる、という問題が生じる。本発明は、上述した課題を解決するために提案されたものであり、半導体集積回路に構築されている論理回路等に生じている遷移故障を短時間で、かつ精度良く検出することができる半導体集積回路を提供することを目的とする。上記目的を達成するために、本発明は、動作周波数の異なる複数の論理回路ブロックを有し、遷移スキャンテストを実行可能に構成された半導体集積回路であって、クロック供給源より、前記複数の論理回路ブロックの動作周波数各々に相当する周波数の複数のクロック信号を供給するクロック供給手段と、前記クロック供給手段より前記複数の論理回路ブロックの動作周波数に対応したクロック信号の供給を受けて動作する複数のフリップフロップからなり、該複数のフリップフロップにおいて前段のフリップフロップのデータ出力端子と次段のフリップフロップのスキャンデータ入力端子とを互いに接続してスキャンシフト動作とキャプチャ動作の切換えが可能に構成された複数のスキャンチェーンと、該複数のスキャンチェーンのスキャン入力側に接続されたパターン展開回路と、該複数のスキャンチェーンのスキャン出力側に接続されたパターン圧縮回路とを有し、該複数のスキャンチェーンを構成するフリップフロップのデータ出力端子が前記複数の論理回路ブロックの信号入力端子に接続され、該複数の論理回路ブロックの信号出力端子を、前記スキャンチェーンを構成する他のフリップフロップのデータ入力端子に接続して構成された圧縮スキャン回路と、前記圧縮スキャン回路における前記遷移スキャンテストのキャプチャ動作時において、前記スキャンチェーンを構成する複数のフリップフロップのうち、特定のフリップフロップへの前記クロック信号の供給を停止するクロック制御手段と、を備えることを特徴とする。本発明によれば、論理回路等に生じている遷移故障を短時間で、かつ精度良く検出することができるという効果を奏する。本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。図1は、本発明の実施形態に係る半導体集積回路全体の構成を示すブロック図である。図1に示すように、本発明の実施形態に係る半導体集積回路1は、スキャンテストを行うための圧縮スキャン回路10と、圧縮スキャン回路10において遷移スキャンテストを実施する際に所定のクロック制御をする遷移スキャン用クロック制御回路7と、半導体集積回路1の基本動作クロックCLKを分周する分周回路9とを備える。圧縮スキャン回路10は、各々が複数段ここでは6段のスキャンフリップフロップ適宜、スキャンFFとも記述するFF1~FF36を連結シリアル接続して構成されるスキャンチェーンと、スキャンFFからの入力信号に対して所定の信号を出力する、テスト対象となる組合せ回路15,17と、複数のスキャン入力端子12を、マルチプレクサを経由してスキャンFFに接続するパターン展開回路3と、スキャンチェーンからの出力を排他的論理和EX-ORゲートを経由して、複数のスキャン出力端子14に接続するパターン圧縮回路5とを備えて構成される。なお、パターン展開回路3及びパターン圧縮回路5の構成は、図5に示すパターン展開回路201及びパターン圧縮回路203と同じであるため、ここではそれらの図示を省略する。また、図1の半導体集積回路1では、簡略化のため、スキャンFF21~FF26とスキャンFF31~FF36との間にある、一連のスキャンFF、及び組合せ回路を省略して示している。半導体集積回路1は、例えば、同期回路方式で設計されており、不図示のクロック生成部から供給されるクロック信号CLKを共有するスキャンフリップフロップFF1~FF36の間に組合せ回路15,17が挿入され、これらスキャンFF及び組合せ回路がクロック信号CLKに同期して動作する。図1に示す半導体集積回路1では、スキャンFF1~FF36のうち、スキャンFF1~FF4,FF11~FF14,FF21~FF24,FF31~FF36が高速クロック例えば、10MHzで動作する高速クロックグループに属するスキャンフリップフロップである。また、スキャンFF5,FF15,FF16,FF25,FF26は、低速クロック例えば、5MHzで動作する低速クロックグループに属するスキャンフリップフロップである。組合せ回路15,17は、例えば、ANDゲート、ORゲート、インバータ等の複数の論理素子からなる論理回路ブロックである。各スキャンFF1~FF36は、図2に示すように、クロック入力端子CLKとデータ入力端子Dとを備えるDフリップフロップD-FFであり、データ入力端子Dには、セレクタとして機能するマルチプレクサMUX23が付加されている。このMUX23には、通常の動作時においてデータを入力するためのデータ入力端子Dと、フリップフロップに外部からデータを入力するためのスキャン入力端子SDとが設けられている。また、MUX23のセレクト端子スキャンイネーブル端子SSにより、通常の動作時のデータ入力Dとスキャン入力SDを切り換えるようになっている。スキャンFF1~FF36のスキャン出力Qは、通常の動作時におけるデータ出力と共通になっており、これらスキャンFF1~FF36が相互に直列に連結されている。すなわち、前段に位置するスキャンFFのスキャン出力端子Qと後段に位置するスキャンFFのスキャン入力端子SDとを順次接続して、スキャンFF1~FF36によりシフトレジスタスキャンチェーンを構成している。遷移スキャン用クロック制御回路7は、ラッチ回路8a及びORゲート8bからなるクロックゲーティングセルCG8と、クロック制御フリップフロップFFC6とを備えており、半導体集積回路1において遷移スキャンを実行する際に、後述するクロック制御を行う。次に、本発明の実施形態に係る半導体集積回路について、遷移スキャン時の回路動作について説明する。図3は、本実施形態に係る半導体集積回路における遷移スキャン時の動作を示すタイミングチャートである。半導体集積回路1のスキャンテストを行うため、最初に、図1のセレクタ55に、スキャンモード端子57を介してスキャンモード信号ここでは、論理1が入力される。さらに、スキャンイネーブルSCANSE端子53にスキャンイネーブル信号ここでは、論理1を入力する。これにより、すべてのスキャンFF1~FF36のセレクト端子スキャンイネーブル端子SSも論理1となり、半導体集積回路1がスキャンシフト動作モードに設定される。スキャンイネーブル端子SCANSEが論理1となることで、遷移スキャン用クロック制御回路7に入力されたクロック信号CLKは、ラッチ回路8aとセレクタ55をそのまま通過して、上述した低速クロックグループに属するスキャンフリップフロップに入力される。高速クロックグループに属するスキャンフリップフロップには、クロック信号CLKが直接、入力されている。よって、スキャンイネーブルSCANSE端子が論理1のとき、すべてのスキャンFF1~FF36にクロック信号が供給される。次に、圧縮スキャン回路10のスキャン入力端子12にスキャンテスト信号を入力し、クロックCLKを起動して、スキャンFF1~FF36をシフトレジスタ動作させる。すなわち、各スキャンFF1~FF36において、スキャンイネーブル端子SSが論理1となっているため、通常のデータ入力端子Dに代えて、スキャン入力端子SDから入力データが取り込まれ、クロックCLK信号に応じて、入力データスキャンテスト信号が順次、FF1,FF2,FF3,FF4,FF5...へと取り込まれる。このとき、低速クロックグループのクロック制御用フリップフロップFFC6の値が論理0となるように、スキャン入力端子12からスキャンテスト信号を入力する図3の信号FFCDを参照。なお、スキャンFF1~FF36は、スキャンイネーブル端子SSが論理0となっている間、データ入力端子Dに供給された信号をクロック信号のタイミングで取り込んで、信号出力端子Qから出力する。続いて、図3に示すように、スキャンイネーブルSCANSE端子を論理0にして、半導体集積回路1をキャプチャ動作モードに設定し、クロック信号CLKを起動する。このとき、低速クロックグループについては、上述したようにクロック制御用フリップフロップFFC6に、その値が論理0となるように、スキャン入力端子12からスキャンテスト信号が入力されている。そのため、クロック制御用フリップフロップFFC6の出力Q論理0と、スキャンイネーブルSCANSE端子の論理0とが入力されたクロックゲーティングセルCG8のEBSE信号がともに論理0となる。遷移スキャン用クロック制御回路7は、図3のCGSE信号、及びCGEB信号に示されるように、キャプチャ動作時において、遷移スキャン用クロック制御回路7のクロックゲーティングセルCG8からのクロック出力を停止する。このように、クロックゲーティングセルCG8のORゲート8bの出力論理0がラッチ回路8aに入力され、図3のCGGC信号において点線Aで示すように、クロックゲーティングセルCG8から出力されるクロック信号CLKが止まる。このとき、高速クロックグループの始点フリップフロップからのみ、テスト対象となる組合せ回路15,17のテスト対象経路テスト対象パスに対して信号遷移を発生させる。より詳細には、図3のクロック信号CLK,CGCLKに示すように、所定のテスト周期の間隔テスト規格ともいうを持ったクロック信号キャプチャクロック信号を2パルス分、圧縮スキャン回路10のテスト対象に供給する。その結果、最初のキャプチャクロックパルスにより、テスト対象経路の始点フリップフロップに信号遷移が発生し、2番目のキャプチャクロックパルスにより、スキャンテストデータに対応したテスト対象経路における動作結果が終点フリップフロップに取り込まれる。すなわち、半導体集積回路1をキャプチャ動作モードに設定したまま、さらにクロックを起動する。このとき、クロック制御用フリップフロップFFC6の出力端子Qは、通常入力端子Dに接続されているため、クロック制御用フリップフロップFFC6の出力Q論理0が、そのまま入力端子Dに取り込まれる。その結果、FFC6の値は変化しない。したがって、高速クロックグループのテスト対象経路において発生した遷移後の信号のみを、終点フリップフロップで取り込むことが可能となる。次に、スキャンイネーブルSCANSE端子を論理1にして、半導体集積回路1をスキャンシフト動作モードに設定する。そして、上述したように終点フリップフロップに取り込んだ信号を、クロック信号CLKを起動してスキャン出力端子14に転送し、その信号を期待する。すなわち、スキャンイネーブルSCANSE端子を論理1とすることにより、再度、スキャンフリップフロップFF1~FF36によりスキャンパスを構成し、設定したスキャンテスト信号に対する各テスト対象における処理結果テスト出力データを順次、スキャン出力端子14を介して回収し、得られた信号を期待する。つまり、不図示のテスター遷移故障を判定するものにおいて、スキャンフリップフロップFF1~FF36からスキャンアウトされた出力結果を期待値と比較し、半導体集積回路1における遷移故障の有無を判定する。得られた信号の遅延時間が上述したテスト規格テスト周期よりも長く、期待値と一致しない場合は、半導体集積回路1のテスト対象の信号経路に遅延故障が生じていると判断する。一方、低速クロックグループのスキャンFFは、キャプチャ動作時においてクロックが止まっているため、キャプチャ動作モード前のスキャンシフト動作において入力した値をそのまま出力することとなる。したがって、半導体集積回路1の圧縮スキャン回路10では、テスト対象外グループのスキャンFFの信号をマスクする必要がなくなる。例えば、図1の半導体集積回路1において、組合せ回路17を構成するORゲート17bは、低速クロックで動作するよう設計されており、従来のようにキャプチャ動作時にクロック供給を止めない場合、前段に位置するスキャンFF15から論理1を取り込むことになる。そのため、ORゲート17bの後段にあるスキャンFF25をマスクする必要があったが、本実施形態に係る半導体集積回路1では、上述したようにキャプチャ動作時においてクロック供給を停止することで、低速クロックグループのスキャンFFでは、キャプチャ動作時にクロック起動がないので、スキャンシフト動作時に設定した値0又は1が固定され、低速クロックグループのテスト対象パスにおいて信号遷移が発生しない。その結果、ORゲート17bの後段にあるスキャンFF25が遷移した信号を取り込むことがないので、スキャンFF25については信号のマスクが不要となる。なお、上述した実施形態では、圧縮スキャン回路10での遷移スキャン時にクロック制御をする遷移スキャン用クロック制御回路7を1つ設けた構成を示しているが、これに限定されない。例えば、半導体集積回路1に異なるクロックで動作するクロックグループが3つ以上ある場合は、図1に示す遷移スキャン用クロック制御回路7と同様の遷移スキャン用のクロック制御回路をそのグループ数に応じて複数個、設けるようにしてもよい。また、低速クロックでのテスト対象となる組合せ回路について遷移スキャンテストを行なう場合は、クロック制御用フリップフロップFFC6に、その値が論理1となるように、スキャン入力端子12からスキャンテスト信号を入力する。当状態で、クロック端子51から低速クロックに相当するクロック信号CLKを入力することにより、ラッチ回路8aとセレクタ55を低速クロックがそのまま通過して、上述した低速クロックグループに属するスキャンフリップフロップに入力される。以上説明したように本実施の形態によれば、高速クロック動作ブロック高速クロックグループ、及び低速クロック動作ブロック低速クロックグループという、動作周波数の異なるブロックが存在する半導体集積回路において、それらのブロック間にスキャンチェーンを配し、その半導体集積回路の遷移スキャンテストのキャプチャ動作時において、クロック制御用回路によって低速クロックグループのスキャンFFに供給されるクロックを止めるように構成する。こうすることで、高速クロックグループの遷移スキャンテスト時に低速クロックグループのスキャンFFにおいて信号をマスクする必要がなくなるため、圧縮スキャンモードでの故障の検出率を向上できるという効果がある。また、圧縮バイパスモードでスキャンテストを行う際、圧縮バイパスのパターン数が減少するため、遷移スキャンテストの時間を短縮できるという効果がある。さらに、動作周波数の異なるブロックに単一のクロック信号源からクロックを供給するとともに、クロック制御用回路のクロック制御FFにスキャンチェーンで所定の値を設定する構成とすることで、遷移スキャンテストのキャプチャ動作時に低速クロックグループのスキャンFFに供給されるクロックを半導体集積回路の外部から制御できる。その結果、高速低速それぞれの動作周波数で遷移スキャンテストを短時間で実施でき、その遷移スキャンテストを実施するために半導体集積回路の信号端子数パッド数を増加する必要もない、という効果がある。"