基準電圧を出力する基準電圧回路と、前記基準電圧と出力電圧に基づいた電圧とを比較し、前記出力電圧が一定になるよう出力トランジスタのゲート電圧を制御する差動増幅回路と、前記出力トランジスタに過電流が流れたことを検出し、前記出力トランジスタの電流を制限する過電流保護回路と、を備えたボルテージレギュレータであって、前記基準電圧回路において前記基準電圧を決定する素子と、前記過電流保護回路において前記出力トランジスタの最大出力電流または短絡電流を決定する素子と、が同じ特性を有することを特徴とするボルテージレギュレータ。前記基準電圧回路は、第一のNMOSデプレッショントランジスタと、第一のNMOSトランジスタと、を備え、前記過電流保護回路は、前記出力トランジスタの出力電流をセンスするセンストランジスタと、前記センストランジスタに流れる電流を流すゲートとドレインを短絡した第二のNMOSデプレッショントランジスタと、カレントミラー接続する第二のNMOSトランジスタを備え、前記基準電圧を決定する素子は、前記第一のNMOSデプレッショントランジスタと、前記第一のNMOSトランジスタであり、前記過電流保護回路の最大出力電流または短絡電流を決定する素子は、前記第二のNMOSデプレッショントランジスタと、前記第二のNMOSトランジスタである、ことを特徴とする請求項1に記載のボルテージレギュレータ。しかしながら、従来の技術では、ボルテージレギュレータの最大出力電流Imを正確に設定する過電流保護トリミングを行うために、Imを決定する素子を評価するための特有のテスト回路が必要であった。テスト回路はボルテージレギュレータが製品として機能する時は必要無いものであり、テスト回路があることでボルテージレギュレータICのチップ面積は大きくなり、チップ面積が大きいとウェハ1枚当たりのチップ数が少ないため、コスト面で不利である。また、評価対象の代替素子の電気的特性を評価するテスト工程の存在はICの製造原価を高めるため、コスト面で不利である。本発明では、上記課題を鑑みて、最大出力電流を精度よく定めるためのテスト回路及びテスト工程を省いたボルテージレギュレータを提供する。従来の課題を解決するために、本発明のボルテージレギュレータでは基準電圧回路における基準電圧Vrefを決定する素子と過電流保護回路において最大出力電流Imを決定する素子に同一の特性を有する素子を用いる構成とした。本発明のボルテージレギュレータでは、テスト回路で過電流保護回路の評価対象の代替素子を評価することなく、最大出力電流Imを推定することが出来る。トリミング前の出力電圧Voutは、基準電圧回路における基準電圧Vrefを決定する素子の特性値によって決定される。一方、最大出力電流Imを決定する過電流保護回路中の素子が基準電圧Vrefを決定する素子と同じであることから、出力電圧Voutと最大出力電流Imの製造上のばらつきに相関が生まれ、最大出力電流Imを決定する素子のテスト回路及びテスト工程無しでImを把握できる。よって、本発明のボルテージレギュレータは、テスト回路を用いないためチップ面積を縮小することが出来、テスト工程を省くこと出来るので、製造コストを低減するという効果がある。図1は、本実施形態のボルテージレギュレータを示す回路図である。本実施形態のボルテージレギュレータは、基準電圧回路103と、差動増幅回路104と、出力トランジスタ105と、抵抗151と抵抗152を備えた分圧回路106と、過電流保護回路107を備えている。差動増幅回路104は、反転入力端子に基準電圧回路103の出力端子を接続し、非反転入力端子に分圧回路106の出力端子を接続し、出力端子は過電流保護回路107及び出力トランジスタ105のゲートに接続する。出力トランジスタ105は、ソースに電源端子101を接続し、ドレインに出力端子102を接続する。分圧回路106は、出力端子102とグラウンド端子100の間に接続され、抵抗151と抵抗152の接続点を差動増幅回路104の非反転入力端子に接続する。ここで、本実施形態のボルテージレギュレータは、基準電圧回路103の基準電圧Vrefを決定する素子と、過電流保護回路107の最大出力電流Imを決定する素子を同じ特性を有する素子で構成する。このようにすると、基準電圧Vrefと最大出力電流Imに正の相関が生じる。または、基準電圧回路103の基準電圧Vrefを決定する素子と、過電流保護回路107の出力電圧Voutが0Vになった時の出力電流、即ち短絡電流Isを決定する素子を同じ特性を有する素子で構成する。このようにすると、基準電圧Vrefと短絡電流Isに正の相関が生じる。特に、半導体集積回路では同一の特性を有する素子は、相対精度が高いため、比較的強い相関を持つ。出力電圧Voutは、基準電圧Vrefと分圧回路106の抵抗151と抵抗152の分圧比によって決定される。即ち、抵抗151と152の分圧比が既知であれば、出力電圧Voutから基準電圧Vrefを推定することが出来る。半導体集積回路において抵抗比の精度は高いため、実際の抵抗の分圧比はほぼ設計値通りであると考えられる。従って、出力電圧Voutから基準電圧Vrefを推定可能である。即ち、出力電圧Voutから最大出力電流Imも推定可能となる。従来の構成では、最大出力電流Imまたは短絡電流Isを正確に定めるために、最大出力電流Imまたは短絡電流Isを評価するテスト回路が必要であったが、本実施形態の構成を用いることでテスト回路は不要となりチップ面積を縮小できる。更に、本実施形態の構成を用いるとテスト回路の測定の工程を省くことが出来る。以上記載したように、本実施形態のボルテージレギュレータは、チップ面積の縮小、及び、テスト工程の短縮が出来るため、製造コストを低減する効果を得ることが出来る。図2は、本実施形態のボルテージレギュレータの一例を示す回路図である。過電流保護回路107と基準電圧回路103の一具体例を示す。図2の基準電圧回路103aは、NMOSデプレッショントランジスタ132とNMOSトランジスタ133を備え、ED型基準電圧回路を構成している。また、図2の過電流保護回路107aは、出力トランジスタ105とカレントミラー接続するセンストランジスタ121と、NMOSデプレッショントランジスタ122と、NMOSトランジスタ123と、抵抗153と、PMOSトランジスタ124を備えている。従来のボルテージレギュレータと異なる点は、抵抗154の代わりに非飽和動作するNMOSデプレッショントランジスタ122を用いている点である。NMOSデプレッショントランジスタ132は、ドレインを電源端子101と接続し、ゲート及びソースを差動増幅回路104の反転入力端子と接続する。NMOSトランジスタ133は、ゲート及びドレインをNMOSデプレッショントランジスタ132のソースと接続し、ソースをグラウンド端子100に接続する。センストランジスタ121は、ゲートを出力トランジスタ105のゲートに接続し、ドレインをNMOSデプレッショントランジスタ122のドレインに接続し、ソースは電源端子101に接続する。NMOSデプレッショントランジスタ122は、ゲートをドレインとNMOSトランジスタ123のゲートに接続し、ソースをグラウンド端子100に接続する。NMOSトランジスタ123は、ソースはグラウンド端子に接続し、ドレインは抵抗153の一方の端子に接続する。抵抗153は、他方の端子を電源端子101に接続する。PMOSトランジスタ124は、ゲートを抵抗153の一方の端子に接続し、ソースは電源端子に接続し、ドレインは出力トランジスタ105のゲートに接続する。以上のような構成のボルテージレギュレータにおいて、過電流保護特性はNMOSデプレッショントランジスタ122とNMOSトランジスタ123の特性によって決定し、基準電圧VrefはNMOSデプレッショントランジスタ132とNMOSトランジスタ133の特性によって決定する。従って、これらのトランジスタを、同じ特性を有する素子を用いることで、基準電圧Vrefと最大出力電流Imとの間には強い相関が生じることから、出力電圧Voutから最大出力電流Imが推定可能となる。ここでは、NMOSデプレッショントランジスタ122とNMOSデプレッショントランジスタ132に同じ閾値を有し、NMOSトランジスタ123とNMOSトランジスタ133に同じ閾値を有する。本実施形態のボルテージレギュレータは、以上記載したような構成を用いることで、テスト回路は不要となりチップ面積を縮小でき、更にテスト回路の測定の工程を省くことが出来ので、製造コストを低減する効果を得ることが出来る。なお、図3の過電流保護回路107bに示すように、過電流保護回路107aのNMOSデプレッショントランジスタ122を、Nchデプレッショントランジスタ126、127、128を用い直列に接続し、ヒューズ186、187、188でトリミングするように構成しても良い。過電流保護回路107をこのように構成し、NMOSデプレッショントランジスタをトリミングすることによって、過電流保護回路の特性を最適に補正することが出来る。ここで、Nchデプレッショントランジスタ132、126、127、128は、全て同じ閾値を有する。但し、Nchデプレッショントランジスタとヒューズの構成は、この回路や数に限定されるものではない。また、図4は、本実施形態のボルテージレギュレータの他の例を示す回路図である。過電流保護回路107の他の具体例を示す。図4の過電流保護回路107cと図2の過電流保護回路107aとの違いは、NMOSトランジスタ123の代わりにソースを出力端子102と接続した点のみが異なるNMOSトランジスタ125を用いることである。図2の過電流保護回路107aが垂下型であるのに対して、図4の過電流保護回路107cはフ字型である。図4の過電流保護回路107cにおいても、出力電圧Voutが0Vになった時の出力電流、即ち短絡電流IsはNMOSトランジスタ125とNMOSデプレッショントランジスタ122の特性によって決定される。従って、短絡電流Isは基準電圧Vrefと相関を持つので、同様の効果を得ることが出来る。また、図5から図8に、本実施形態のボルテージレギュレータの他の例を示す回路図である。基準電圧回路103の他の具体例を示す。図5の基準電圧回路103bにおいては、NMOSデプレッショントランジスタ122とNMOSデプレッショントランジスタ132は同じ閾値を有し、NMOSトランジスタ123とNMOSトランジスタ133は同じ閾値を有する。また、図6の基準電圧回路103cにおいては、NMOSデプレッショントランジスタ122とNMOSデプレッショントランジスタ132は同じ閾値を有し、NMOSトランジスタ123とNMOSトランジスタ133は同じ閾値を有する。また、図7の基準電圧回路103dにおいては、NMOSデプレッショントランジスタ122とNMOSデプレッショントランジスタ140は同じ閾値を有し、NMOSトランジスタ123とNMOSトランジスタ133は同じ閾値を有する。また、図8の基準電圧回路103eにおいては、NMOSデプレッショントランジスタ122とNMOSデプレッショントランジスタ142は同じ閾値を有し、NMOSトランジスタ123とNMOSトランジスタ143は同じ閾値を有する。これらのようなNMOSデプレッショントランジスタとNMOSトランジスタの特性によって決定する基準電圧Vrefであれば、同様に本発明の効果を得ることが出来る。