"基板上に成膜された第1の絶縁膜と、前記第1の絶縁膜に互いに平行に所定間隔で形成されたトレンチを埋め込むように金属で形成された配線と、前記第1の絶縁膜と前記配線とを覆うように前記第1の絶縁膜よりも誘電率の高い材料で成膜された第2の絶縁膜と、を備え、前記配線間の領域における前記第2の絶縁膜の下面は、前記配線の上面の周縁を互いに結ぶ面に対して上方へ離隔し、前記配線間の領域における前記第2の絶縁膜は、前記配線の長手方向に直交する方向に沿った断面視においてアーチ形状をなし、前記配線の上面は、中心部分が周縁部分よりも窪んでいる、半導体装置。基板上に成膜された第1の絶縁膜と、前記第1の絶縁膜に互いに平行に所定間隔で形成されたトレンチを埋め込むように金属で形成された配線と、前記第1の絶縁膜と前記配線とを覆うように前記第1の絶縁膜よりも誘電率の高い材料で成膜された第2の絶縁膜と、を備え、前記配線間の領域における前記第2の絶縁膜の下面は、前記配線の上面の周縁を互いに結ぶ面に対して上方へ離隔している、半導体装置。前記配線間の領域における前記第2の絶縁膜は、前記配線の長手方向に直交する方向に沿った断面視においてアーチ形状をなす、ことを特徴とする請求項2に記載の半導体装置。前記配線の上面は、中心部分が周縁部分よりも窪んでいる、ことを特徴とする請求項2に記載の半導体装置。基板上に第1の絶縁膜を成膜する工程と、前記第1の絶縁膜に互いに平行なトレンチを所定間隔で形成する工程と、前記トレンチを金属で埋め込み配線を形成する工程と、前記第1の絶縁膜に対して選択比の高い条件のエッチングにより前記配線を後退させる工程と、前記第1の絶縁膜よりも誘電率の高い材料を用いて、前記第1の絶縁膜と前記後退した配線とを覆う第2の絶縁膜を成膜する工程と、を備える半導体装置の製造方法。前記配線を形成する工程は、前記第1の絶縁膜の上面が、前記第2の絶縁膜の下面のうちで最も高いと予定される位置に対応する位置に至るまで、前記トレンチを埋め込んだ金属と前記第1の絶縁膜とを削除する工程を含む、ことを特徴とする請求項5に記載の半導体装置の製造方法。本発明が解決しようとする課題は、信号速度の遅延を防止することができる半導体装置およびその製造方法を提供することにある。本実施形態の半導体装置は、基板上に成膜された第1の絶縁膜と、配線と、第2の絶縁膜とを持つ。前記配線は、前記第1の絶縁膜に互いに平行に所定間隔で形成されたトレンチを埋め込むように金属で形成される。前記第2の絶縁膜は、前記第1の絶縁膜と前記配線とを覆うように前記第1の絶縁膜よりも誘電率の高い材料で成膜される。前記配線間の領域における前記第2の絶縁膜の下面は、前記配線の上面の周縁を互いに結ぶ面に対して上方へ離隔している。以下、実施形態のいくつかについて図面を参照しながら説明する。図面において、同一の部分には同一の参照符号を付してその重複説明は省略する。なお、本明細書において、下方という用語は基板に垂直な方向において基板の裏面側を表し、上方という用語は、基板に垂直な方向において裏面側とは逆の頂面側を表す。1半導体装置図1は、実施形態1の半導体装置の概略構造を示す平面図である。図1に示す半導体装置は、基板S図2参照上に成膜された酸化膜33と、ビットラインBL1と、ビットラインコンタクトBCと、を備える。ビットラインBL1は、酸化膜33に互いに平行に所定間隔で形成されたトレンチTR2を、薄い金属膜、例えばチタンTi膜を介して金属、例えば銅Cuで埋め込むことにより形成される。本実施形態において、ビットラインBLは例えば配線に対応し、酸化膜33は例えば第1の絶縁膜に対応する。ビットラインコンタクトBCは、ビットラインBL1に接続されるようにビットラインBL1の下方に形成される。本実施形態において、ビットラインBL1の下方には図示しない半導体素子、例えばMOSトランジスタやフラッシュメモリが形成され、ビットラインBL1は該半導体素子に接続される。図1において、ビットラインBL1の長手方向に直交するA-A線に沿った断面図を図2に示す。図2に示すように、本実施形態の半導体装置は、基板S上に形成された、酸化膜33およびビットラインBL1を覆うように成膜されたシリコンナイトライド膜46をさらに備える。シリコンナイトライド膜46は、ビットラインBL1を組成する金属が拡散してコンタミネーションをもたらすことを防止するためのキャップ層として機能する。なお、図2中、符号31で示す部材は、後述するとおり、トレンチTR2を形成する際にエッチングストッパ膜として機能するシリコンナイトライド膜である。以下、シリコンナイトライド膜31を第1のシリコンナイトライド膜、シリコンナイトライド膜46を第2のシリコンナイトライド膜という。第2のシリコンナイトライド膜46は、本実施形態において例えば第2の絶縁膜に対応する。なお、図1の平面図において第2のシリコンナイトライド膜46は省略されている。本実施形態の半導体装置の特徴は、酸化膜33が、隣り合うビットラインBL1の間の領域で段差を有するように形成され、この酸化膜33の形状に応じて第2のシリコンナイトライド膜47の下面が、隣り合うビットラインBL1の間の領域において、ビットラインBL1の上面の周縁を互いに結ぶ面SFに対して上方へ離隔するようにシリコンナイトライド膜47が成膜されている点にある。図2の断面形状において、シリコンナイトライド膜47の下面は、隣り合うビットラインBL1の間の領域においてアーチをなすような形状を有する。図3は、実施形態2を示す断面図である。実施形態2の略示平面図は、図1と同様であり、図3は、図2の断面図と同様に、図1のA-A切断線に対応する断面図である。実施形態2の半導体装置の特徴点は、ビットラインBL2とシリコンナイトライド膜47の形状にある。まず、ビットラインBL2は、その上面においてその中心部分が周縁部分よりも窪んでいる。次に、酸化膜34は、図3の断面図において隣り合うビットラインBLの間の領域でほぼ逆V字の形状をなすように形成され、この形状に応じて第2のシリコンナイトライド膜47も、隣り合うビットラインBLの間の領域においてその下面がほぼ逆V字の形状をなすように形成されている。このように、以上述べた第1および第2の実施形態の半導体装置によれば、第2のシリコンナイトライド膜46,47の下面が、隣り合うビットラインBL1間,BL2間の領域で、各ビットラインBL1,BL2の上面の周縁を互いに結ぶ面SFに対して上方へ離隔するように、誘電率の高いシリコンナイトライド膜46,47が成膜されているので、ビットラインBL1,BL2における信号速度の遅延を防止することが可能になる。これにより、より一層の微細化の進展に対応した高い信頼性を有する半導体装置が提供される。2半導体装置の製造方法上述した実施形態の半導体装置は、以下に説明する製造方法により実施可能である。図4A乃至図4Fは、実施形態1の半導体装置の製造方法を説明する断面図である。まず、プラズマCVDPlasmaChemicalVapourDeposition法により、基板S上に約220nmの厚さでシリコン酸化膜11を成膜し、光蝕刻技術を用いてフォトレジスト図示せずを所望のパタ-ンに加工し、これをマスクとしてリアクティブイオンエッチングReactiveIonEtching法でシリコン酸化膜11を選択的に除去することにより、溝パターンTR1図4A参照を形成する。次いで、O2プラズマでレジストマスク図示せずを除去し、70°C、5分間のコリン処理で自然酸化膜を除去した後、PVDPhysicalVapourDeposition法により、6nmの窒化チタンTiN膜21、250nmのタングステンW膜22を順次に成膜し、その後、CMPChemicalMechanicalPolishing法により、シリコン酸化膜11が露出するまで窒化チタンTiN膜21とタングステンW膜22とを除去する。続いて、シリコン酸化膜11を約100nmだけ削り込んで平坦化させることにより、図4Aに示すように、コンタクトプラグBCを形成する。次に、図4Bに示すように、プラズマCVD法で約20nmの第1のシリコンナイトライド膜31、80nm以上のシリコン酸化膜33を順次に成膜する。続いて、フォトレジスト図示せずを塗布した後、光蝕刻技術によりフォトレジスト図示せずを所望のパタ-ンに加工し、これをマスクとしてRIE法でシリコン酸化膜33および第1のシリコンナイトライド膜31を選択的に除去し、さらに、第1のシリコンナイトライド膜31をエッチングストッパ膜として使用することによってシリコン酸化膜11を約5nmだけ削り込むように加工し、その後、O2プラズマでレジストを除去することにより、図4Cに示すように、トレンチTR2を形成する。次に、70°C、5分間のコリン処理でビットラインコンタクトBC上の自然酸化膜を除去した後、PVD法により8nmのTi膜35、15nmのCu膜37を順次に成膜した後、図4Dに示すように、メッキ法によりCu膜37、Ti膜35、および酸化膜33を覆うように450nmのCu膜39をさらに推積し、水素を含む150°Cの窒素性雰囲気で30分間加熱することにより、Cu膜中での欠陥の発生を抑制する。次に、図4Eに示すように、CMP法によりシリコン酸化膜33が露出するまで、Cu膜39,37、Ti膜35を除去する。このときの除去量は、シリコン酸化膜33の上面の位置が、狙いとする第2のシリコンナイトライド膜46の下面中でビットラインBL間の最も高い位置図2の符号SM参照に対応するように設定する。次いで、図4Fに示すように、常温または70°Cの塩酸を用い、シリコン酸化膜33に対する高い選択比でのWet法により、Cu膜37およびTi膜35を5分間エッチングして後退させることにより、ビットラインBL1を形成する。この工程により、シリコン酸化膜33は、前記ビットラインBL1間の領域において、ビットラインBL1の上面の周縁を互いに結ぶ面SFから上方へ隆起する段差を有する形状となる。その後は、プラズマCVD法によりシリコン酸化膜33およびビットラインBLを覆うように、約50nmのシリコンナイトライド膜46を推積させることにより、図2に示す半導体装置が製造される。次に、図4A乃至4Eに加えて図5を参照しながら、実施形態2の半導体装置の製造方法について説明する。ビットラインコンタクトBCの形成、第1のシリコンナイトライド膜31の成膜、並びに、シリコン酸化膜34、Ti膜36、Cu膜38図5参照の各成膜、更なるCu膜の成膜およびCMP法による除去までの工程は、図4A乃至4Eを参照して説明した実施形態1と同様である。本実施形態の特徴は、Cu膜38およびTi膜36を後退させるために、シリコン酸化膜34に対して高選択比の条件でRIE法によりCu膜38およびTi膜36をエッチング除去する点にある。その結果、図5に示すように、ビットラインBL2の上面は、その中心部分が周縁部分よりも窪んだ形状となり、ビットラインBL間2の領域におけるシリコン酸化膜34の段差もより急峻な側面形状となり、断面視においてほぼ逆V字の形状となる。そして、プラズマCVD法によりシリコン酸化膜34、ビットラインBL2を覆うように、約50nmのシリコンナイトライド膜47を推積させることにより、図3に示す半導体装置が製造される。このように、以上述べた第1および第2の実施形態の半導体装置の製造方法によれば、ビットラインBL1,BL2における信号速度の遅延を防止できる半導体装置を簡易なプロセスで製造することができる。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。上述の実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"