"互いのソース電極が接続された2個の電界効果トランジスタを含む半導体装置であって、前記各電界効果トランジスタは、第1導電型のベース領域と、当該ベース領域と接する第2導電型のソース領域と、前記ベース領域に接し且つ前記ソース領域に接しない第2導電型のドレイン領域と、絶縁層を介して前記ベース領域に対向するゲート電極とを備え、前記ソース領域とドレイン領域とベース領域は、前記支持基板の表面に設けられている活性層の表面から、当該支持基板と対向する前記活性層の裏面に達する深さまで形成されていることを特徴とする半導体装置。前記活性層は窒化ガリウムで形成されることを特徴とする請求項1記載の半導体装置。前記各電界効果トランジスタは、1つの前記ソース領域又は前記ベース領域を共用することを特徴とする請求項1又は2記載の半導体装置。前記ソース領域と前記ベース領域が電気的に接続されることを特徴とする請求項1~3の何れか1項に記載の半導体装置。前記支持基板は導電性を有する実装基板に実装され、当該実装基板が前記ソース電極と同電位に保たれることを特徴とする請求項1~4の何れか1項に記載の半導体装置。請求項1~5の何れかの半導体装置と、発光素子と、当該発光素子の光で生じる光起電力を用いて前記半導体装置を駆動する駆動装置とを備えることを特徴とする半導体リレー。前記半導体装置と前記駆動装置が導電性を有する同一の実装基板に実装され、当該実装基板が前記ソース電極と同電位に保たれることを特徴とする請求項6記載の半導体リレー。しかしながら、特許文献1記載の従来例では、電界効果トランジスタが形成される基板上に逆並列接続された2つのダイオードと、これら2つのダイオードのアノード及びカソードと電界効果トランジスタの電極パッドを接続する配線パターンが必要である。そのため、電界効果トランジスタの小型化が困難になるという問題があった。本発明は、上記課題に鑑みて為されたものであり、小型化と出力容量の低下を同時に図ることを目的とする。本発明の半導体装置は、互いのソース電極が接続された2個の電界効果トランジスタを含む半導体装置であって、前記各電界効果トランジスタは、第1導電型のベース領域と、当該ベース領域と接する第2導電型のソース領域と、前記ベース領域に接し且つ前記ソース領域に接しない第2導電型のドレイン領域と、絶縁層を介して前記ベース領域に対向するゲート電極とを備え、前記ソース領域とドレイン領域とベース領域は、前記支持基板の表面に設けられている活性層の表面から、当該支持基板と対向する前記活性層の裏面に達する深さまで形成されていることを特徴とする。この半導体装置において、前記活性層は窒化ガリウムで形成されることが好ましい。この半導体装置において、前記各電界効果トランジスタは、1つの前記ソース領域又は前記ベース領域を共用することが好ましい。この半導体装置において、前記ソース領域と前記ベース領域が電気的に接続されることが好ましい。この半導体装置において、前記支持基板は導電性を有する実装基板に実装され、当該実装基板が前記ソース電極と同電位に保たれることが好ましい。本発明の半導体リレーは、前記何れかの半導体装置と、発光素子と、当該発光素子の光で生じる光起電力を用いて前記半導体装置を駆動する駆動装置とを備えることを特徴とする。この半導体リレーは、前記半導体装置と前記駆動装置が導電性を有する同一の実装基板に実装され、当該実装基板が前記ソース電極と同電位に保たれることが好ましい。本発明の半導体装置及び半導体リレーは、小型化と出力容量の低下を同時に図ることができるという効果がある。以下、図1~図4を参照して本発明に係る半導体装置並びに半導体リレーの実施形態を詳細に説明する。図4は本実施形態の半導体リレーを示す回路図である。この半導体リレーは、半導体装置1と、発光部100と、駆動装置200とを有する。半導体装置1は、互いのソース電極同士が接続された2個のMOS型の電界効果トランジスタQ1,Q2からなり、各電界効果トランジスタQ1,Q2のドレイン電極がそれぞれ端子T1,T2に接続されている。発光部100は、アノードが端子T3に接続され、カソードが端子T4に接続された発光素子からなる。また駆動装置200は、発光部100が発する光を受光して光起電力を発生する受光部201と、受光部201の出力に応じて半導体装置1を駆動する駆動回路202とを具備する。この駆動回路202は、受光部201が光起電力を発生しているときは、トランジスタQ1,Q2のゲート-ソース電極間に効率よく電荷を充電し、受光部201が光起電力を発生していないときはゲート-ソース電極間に充電された電荷の放電経路となることで、トランジスタQ1,Q2のドレイン-ソース間のインピーダンスを変化させる。また、この半導体リレーは、図4に示すように半導体装置1と駆動装置200が同一の実装基板300に実装され、さらに発光部100と半導体装置1及び駆動装置200とが同一のパッケージ400に収納されている。なお、実装基板300は、銅系合金などの導電性材料からなるリードフレームで構成されている。半導体装置1は、図1に示すように支持基板2の表面に活性層3が設けられている。この活性層3に、N型のドレイン領域4A,4BとN型のソース領域5A,5BとP型のベース領域7A,7Bと分離領域8とが形成されている。なお、分離領域8はソース領域5A,5Bの間と、ドレイン領域4A,4Bの両側にそれぞれ形成されている。これらの領域は、支持基板2の表面に設けられている活性層3の表面から、支持基板2と対向する活性層3の裏面に達する深さまで形成されている。また、活性層3の上には絶縁層12を介してゲート電極6A,6B、ドレイン電極9,11、ソース電極10が形成されている。つまり、ドレイン領域4A、ソース領域5A、ベース領域7A、ゲート電極6A、ドレイン電極9、ソース電極10で一方のトランジスタQ1が構成され、ドレイン領域4B、ソース領域5B、ベース領域7B、ゲート電極6B、ドレイン電極11、ソース電極10で他方のトランジスタQ2が構成されている。なお、活性層3は窒化ガリウムで形成されることが望ましいが、シリコンであっても構わない。また、支持基板2はサファイア基板に限定されるものではなく、例えば、SOI基板であってもよい。従来の半導体装置では、ドレイン領域やソース領域の深さが活性層の厚みよりも浅くなっていた。これに対して本実施形態の半導体装置1では、活性層3の厚みを薄くしてドレイン領域4A,4Bやソース領域5A,5Bの深さを活性層3の厚みと同じにしている。その結果、N型のドレイン領域4A,4B及びソース領域5A,5BとP型のベース領域7A,7BとのPN接合の接合面積が従来よりも減少するので、当該PN接合に生じる出力容量Cossの低下を図ることができる。しかも、特許文献1記載の従来例に比べて、2つのダイオードや配線パターンが不要であるから小型化を図ることもできる。ただし、図2に示すように2つのソース領域5A,5Bを1つのソース領域5として形成し、2個のトランジスタQ1,Q2が1つのソース領域5を共用することもできる。このように2個のトランジスタQ1,Q2が1つのソース領域5を共用すれば、ソース領域5の面積を減らしてさらなる小型化を図ることができる。ここで、本実施形態の半導体装置1のようにPN接合を有するものでは、副次的に寄生トランジスタが形成されてしまう。そして、当該寄生トランジスタが導通してしまうと過大な電流が流れて半導体装置1が破壊されてしまう虞がある。そこで、本実施形態の半導体装置1においても寄生トランジスタの導通を回避するため、各トランジスタQ1,Q2のソース領域5とベース領域7が電気的に接続されていることが好ましい。例えば、ソース電極10がソース領域5の上からベース領域7の上まで延長されていればよい。ところで、図3に示すように半導体装置1が実装される実装基板300と半導体装置1の電極との間には寄生容量が生じる。例えば、ドレイン電極9,11と実装基板300の間に生じる寄生容量をそれぞれCx1,Cx2とし、ゲート電極6A,6Bと実装基板300の間に生じる寄生容量をCy1とし、ソース電極10と実装基板300の間に生じる寄生容量をCy2とし、2個のトランジスタQ1,Q2の出力容量をそれぞれCoss1,Coss2とする。そして、これらの寄生容量の接続関係は、図3の等価回路で表される。すなわち、ドレイン電極9,11間に出力容量Coss1,Coss2の直列回路と寄生容量Cx1,Cx2の直列回路とが互いに並列接続され、寄生容量Cy1,Cy2が出力容量Coss1,Coss2の接続点と寄生容量Cx1,Cx2の接続点の間に互いに並列に接続されている。上記等価回路において、実装基板300がソース電位と同電位であると仮定した場合、ゲート電極6A,6Bと実装基板300の間に生じる寄生容量Cy1及びソース電極10と実装基板300の間に生じる寄生容量Cy2が何れもゼロとなる。故に、全体の寄生容量の容量値は、出力容量Coss1と寄生容量Cx1の並列分と,出力容量Coss2と寄生容量Cx2のの並列分の合成値となる。また、実装基板300がオープン状態である場合、各寄生容量Cx1,Cx2,Cy1,Cy2が同一の容量値であると仮定すれば、出力容量Coss1と寄生容量Cx1の並列分と,出力容量Coss2と寄生容量Cx1の並列分との合成値が全体の寄生容量の容量値に等しくなる。しかしながら、各寄生容量Cx1,Cx2,Cy1,Cy2の間に微少な差がある場合、寄生容量Cy1,Cy2の影響が無視できなくなるので、全体の寄生容量の容量値が出力容量Coss1と寄生容量Cx1の並列分と,出力容量Coss2と寄生容量Cx2の並列分との合成値よりも大きくなる。したがって、全体の寄生容量の容量値を減少させるには、実装基板300がソース電位と同電位であることが好ましい。例えば、ソース電極10と実装基板300とがワイヤボンディングなどの適宜の方法で電気的に接続されればよい。"