入力信号を受ける入力端子と、前記入力信号を第1参照信号と比較することにより、第1論理信号および制御信号を生成する第1コンパレータと、前記第1論理信号を出力する第1出力端子と、前記入力信号と、第2参照信号と、第3参照信号、前記制御信号に基づき、第2論理信号を生成する第2コンパレータと、前記第2論理信号を出力する第2出力端子と、を備え、前記第2コンパレータは、端子と、前記入力信号に応じた電流を生成する第1トランジスタと、一端が前記端子に接続され、前記制御信号に応じて短絡および開放される第1スイッチと、一端が前記端子に接続され、前記制御信号に応じて前記短絡および開放が前記第1スイッチと逆に切り換えられる第2スイッチと、一端が前記第1スイッチの他端に接続され、前記第1スイッチがオンのとき、前記第2参照信号に応じた電流を、前記端子に供給する第2トランジスタと、一端が前記第2スイッチの他端に接続され、前記第2スイッチがオンのとき、前記第3参照信号に応じた電流を、前記端子に供給する第3トランジスタと、前記第1トランジスタで生成された電流を、前記端子に供給された電流と比較することにより、前記第2論理信号を生成する出力部と、を備えたアナログデジタル変換器。前記第2参照信号に応じた電圧が前記第2トランジスタのゲートに印加されており、前記第3参照信号に応じた電圧が前記第3トランジスタのゲートに印加されていることを特徴とする請求項1に記載のアナログデジタル変換器。前記第2トランジスタの他端は、第1定電流源を介して所定電位に接続され、前記第3トランジスタの他端は、第2定電流源を介して前記所定電位に接続され、前記第2および第3トランジスタのゲートには、一定電圧が印加されており、前記第2参照信号に応じた電流が、前記第2トランジスタの他端に供給されており、前記第3参照信号に応じた電流が、前記第3トランジスタの他端に供給されていることを特徴とする請求項1に記載のアナログデジタル変換器。前記第1コンパレータは、第1外部クロックに応じて動作し、前記第1外部クロックのオン期間において比較動作を行い、前記第1外部クロックのオフ期間で前記比較動作を停止し、前記第2コンパレータの前記出力部は、第2外部クロックに応じて動作し、前記第2外部クロックのオン期間において比較動作を行い、前記第2外部クロックのオフ期間で前記比較動作を停止し、前記第2外部クロックのオン期間の開始タイミングは、前記第1外部クロックのオン期間の間で、前記第1外部クロックのオン期間の開始タイミングより遅いことを特徴とする請求項1に記載のアナログデジタル変換器。前記第1コンパレータは、第1外部クロックに応じて動作し、前記第1外部クロックがオフ期間になったとき、前記第1および第2スイッチをオフにする制御信号を生成し、前記第1外部クロックがオン期間になったとき、前記第1および第2スイッチの一方をオン、他方をオフにする前記制御信号を生成することを特徴とする請求項1に記載のアナログデジタル変換器。前記第1コンパレータは、前記入力信号の増幅信号が与えられ、前記増幅信号を前記第1参照信号と比較することを特徴とする請求項1に記載のアナログデジタル変換器。第1入力信号を受ける第1入力端子と、第2入力信号を受ける第2入力端子と、前記第1および第2入力信号の差分信号と、第1参照信号を比較することにより、第1論理信号および制御信号を生成する第1コンパレータと、前記第1論理信号を出力する第1出力端子と、前記第1入力信号、前記第2入力信号、第2参照信号と、第3参照信号、前記制御信号に基づき、第2論理信号を生成する第2コンパレータと、前記第2論理信号を出力する第2出力端子と、を備え、前記第2コンパレータは、前記第1入力信号に応じた電流を生成する第1トランジスタと、前記第2入力信号に応じた電流を生成する第2トランジスタと、前記制御信号に応じて短絡および開放される第1スイッチと、前記制御信号に応じて前記短絡および開放が前記第1スイッチと逆に切り換えられる第2スイッチと、前記制御信号に応じて前記短絡および開放が前記第1スイッチと逆に切り換えられる第3スイッチと、前記制御信号に応じて前記短絡および開放が前記第1スイッチと同じに切り換えられる第4スイッチと、一端が前記第1および第2スイッチの一端に共通に接続され、前記第1および第2スイッチの一方がオンのとき、前記第2参照信号に応じた電流を生成する第3トランジスタと、一端が前記第3および第4スイッチの一端に共通に接続され、前記第3および第4スイッチの一方がオンのとき、前記第3参照信号に応じた電流を生成する第4トランジスタと、前記第1および第3スイッチの他端に接続されるとともに前記第1トランジスタの一端に電気的に接続され、前記第1トランジスタによって生成された電流を、前記第3および第4トランジスタの一方によって生成された電流と合成する第1合成部と、前記第2および第4スイッチの他端に接続されるとともに前記第2トランジスタの一端に電気的に接続され、前記第2トランジスタによって生成された電流を、前記第3または第4トランジスタの一方によって生成された電流と合成する第2合成部と、前記第1合成部によって合成された電流を、前記第2合成部によって合成された電流と比較することにより、前記第2論理信号を生成する出力部と、を備えたアナログデジタル変換器。前記第2参照信号に応じた電圧が前記第3トランジスタのゲートに印加されており、前記第3参照信号に応じた電圧が前記第4トランジスタのゲートに印加されていることを特徴とする請求項7に記載のアナログデジタル変換器。前記第3トランジスタの他端は、第1定電流源を介して所定電位に接続され、前記第4トランジスタの他端は、第2定電流源を介して前記所定電位に接続され、前記第3および第4トランジスタのゲートには、一定電圧が印加されており、前記第2参照信号に応じた電流が、前記第3トランジスタの他端に供給されており、前記第3参照信号に応じた電流が、前記第4トランジスタの他端に供給されていることを特徴とする請求項7に記載のアナログデジタル変換器。前記第1コンパレータは、第1外部クロックに応じて動作し、前記第1外部クロックのオン期間において比較動作を行い、前記第1外部クロックのオフ期間で前記比較動作を停止し、前記第2コンパレータの前記出力部は、第2外部クロックに応じて動作し、前記第2外部クロックのオン期間において比較動作を行い、前記第2外部クロックのオフ期間で前記比較動作を停止し、前記第2外部クロックのオン期間の開始タイミングは、前記第1外部クロックのオン期間の間で、前記第1外部クロックのオン期間の開始タイミングより遅いことを特徴とする請求項7に記載のアナログデジタル変換器。前記第1コンパレータは、第1外部クロックに応じて動作し、前記第1外部クロックがオフ期間になったとき、前記第1~第4スイッチをオフにする制御信号を生成し、前記第1外部クロックがオン期間になったとき、前記第1および第3スイッチの一方をオン、他方をオフにし、前記第2および第4スイッチの一方をオン、他方をオフにする制御信号を生成することを特徴とする請求項7に記載のアナログデジタル変換器通常、分解能確保のため、アナログデジタル変換器の前段には、ソースフォロワ回路やサンプルホールド回路などのバッファ回路が追加される。バッファ回路の追加により、出力インピーダンスを所望の値まで下げることで、コンパレータに入力するアナログ信号の精度を所望の信号帯域内で確保出来るようになる。一般に、バッファ回路の出力負荷容量が大きくなると、それだけ、バッファ回路の出力インピーダンスを下げる必要が生じ、それによりバッファ回路の消費電力は増加する。上記した従来技術では、フラッシュ型と同数のコンパレータがアナログ信号入力端子に短絡されているため、アナログデジタル変換器のビット数を上げると、指数的にコンパレータ数が増加する。コンパレータ数の増加に伴い、アナログ信号入力端子の寄生容量が増加する。また、コンパレータ間を短絡する配線が長くなるため、配線寄生容量も増加する。これらの寄生容量が増加するにつれ、バッファ回路の消費電力が増加するという欠点があった。このように従来のバイナリサーチ型アナログデジタル変換器においては、ビット数を上げるためにコンパレータ数を増やすと、アナログ信号入力端子の寄生容量が大きくなり、前段に接続されたバッファ回路の消費電力が増加するという問題があった。この発明は、従来よりも入力容量が小さく、バッファ回路の消費電力を削減できるバイナリサーチ型アナログデジタル変換器を提供することを目的とする。本発明の一態様としてのアナログデジタル変換器は、入力端子と、第1コンパレータと、第1出力端子と、第2コンパレータと、第2出力端子とを備える。前記入力端子は、入力信号を受ける。前記第1コンパレータは、前記入力信号と第1参照信号を比較することにより、第1論理信号および制御信号を生成する。前記第1出力端子は、前記第1論理信号を出力する。前記第2コンパレータは、前記入力信号と、第2参照信号と、第3参照信号、前記制御信号に基づき、第2論理信号を生成する。前記第2出力端子は、前記第2論理信号を出力する。前記第2コンパレータは、端子と、第1トランジスタと、第1スイッチと、第2スイッチと、第2トランジスタと、第3トランジスタと、出力部とを備える。前記第1トランジスタは、前記入力信号に応じた電流を生成する。前記第1スイッチは、一端が前記端子に接続され、前記制御信号に応じて短絡および開放される。前記第2スイッチは、一端が前記端子に接続され、前記制御信号に応じて前記短絡および開放が前記第1スイッチと逆に切り換えられる。前記第2トランジスタは、一端が前記第1スイッチの他端に接続され、前記第1スイッチがオンのとき、前記第2参照信号に応じた電流を、前記端子に供給する。前記第3トランジスタは、一端が前記第2スイッチの他端に接続され、前記第2スイッチがオンのとき、前記第3参照信号に応じた電流を、前記端子に供給する。前記出力部は、前記第1トランジスタで生成された電流を、前記端子に供給された電流と比較することにより、前記第2論理信号を生成する。以下、図面を参照しながら本発明の実施の形態について詳細に説明する。<第1の実施の形態>図1は、第1の実施の形態に係るバイナリサーチ型アナログデジタル変換回路の回路ブロック図を示している。コンパレータ100は、入力端子11~13、出力端子34を持つ。入力端子11にはアナログ信号Vin1が入力する。入力端子12、13には参照信号Vref1、Vref3がそれぞれ入力する。コンパレータ200は、入力端子11、17と出力端子35を持つ。Vin1が入力する入力端子11は、コンパレータ100と短絡されている。入力端子17には、参照信号Vref2が入力する。今、Vinの入力範囲をVr~Vr、Vref1Vr2、Vref20、Vref3Vr2とする。参照電圧Vref1~Vref3は、例えば図2の参照電圧発生回路により発生可能である。図2の例では、一定の抵抗値Rを持つ抵抗列によって、参照電圧Vref1~Vref3を発生させている。コンパレータ200は第1コンパレータ、コンパレータ100は第2コンパレータに対応する。また、出力端子35は第1出力端子、出力端子34は第2出力端子に対応する。コンパレータ200は、Vin1Vref2の場合は論理値Highの電圧を、また、Vin1Vref20なので、出力端子35から論理値Highの電圧Vout2が出力される。このVout2が制御信号15としてコンパレータ100に入力され、スイッチ42が開放され、スイッチ43が短絡され、コンパレータ100の入力端子32には、Iref3が入力される。Vin1Vref2ならHighを、Vin1Vref20なので、出力端子35から論理値Highに相当する電圧Vout2が出力される。このVout2が制御信号15として入力され、スイッチ42が開放しかつスイッチ43が短絡され、コンパレータ100の入力端子32には、Iref3が入力される。続いて、t3~t4において、Vclk1がHighになりオン期間が開始され、コンパレータ100が動作を開始する。Vin10増幅した信号振幅を持ち、Vin2KVin1が成り立つとする。これはVinを利得Aの増幅器を介して、Vin1として入力端子11に与え、Vinを利得B=KAの増幅器を介して、Vin2として入力端子16に与えることで可能である。動作は、前述した第1の実施の形態と同じであり、まずVin2とVref20との大小関係によって、コンパレータ200の出力Vout2が決定される。本実施の形態の回路構成では、入力アナログ信号Vin2がK倍されることにより、信号雑音比が改善する。またコンパレータ200につながる配線の寄生容量による影響を低減し、電圧Vin2が高速に安定する利点もある。コンパレータ100ではコンパレータ200の動作後に動作するため、増幅しなくとも寄生容量による影響は少ない。上記同様にして、Vin2を第1の実施の形態と同じにしつつ、Vin1KVin2、Vref3KVr2、Vref1KVr2としても信号雑音比が改善することが可能である。図17において、アナログ入力信号Vin1が入力するコンパレータは1つである。一方、通常のバイナリサーチ型アナログデジタル変換器では、アナログ入力信号Vin1と比較される可能性のある参照電圧はVref1、Vref3の2つあるため、フラッシュ型同様、アナログ入力信号Vin1が入力するコンパレータの数は2つである。よって、本提案のバイナリサーチ型アナログデジタル変換器では、コンパレータの数が減らせる分、入力信号端子の前段に接続されるバッファ回路の負荷容量が減少できるため、バッファ回路の消費電力を減らすことが出来る。また、本実施形態によれば、これまで述べてきた実施形態の効果に加え、信号雑音比の改善、および動作の高速化を図ることができる。<第5の実施の形態>図18は、第5の実施の形態に係るバイナリサーチ型アナログデジタル変換の回路ブロック図を示している。例として、2bitの場合について記載する。コンパレータ第2コンパレータ201は、入力端子1111、1112、114、115、出力端子135を持つ。入力端子1111、1112には、差動のアナログ信号Vin11、Vin12が入力されている。入力端子114、115には参照信号Vref3、Vref1がそれぞれ入力されている。入力端子1111は第1入力端子、入力端子1111は第2入力端子に相当する。出力端子135からは出力Vout2を出力する。コンパレータ201は、第2の実施の形態のコンパレータ100図10参照同様、クロックVclk2がHighになると比較動作を行い、Lowになるとリセット動作を行う。コンパレータ第1コンパレータ301は、入力端子1111、1112、1171、1172、出力端子136を持つ。入力端子171、172には、参照信号Vref21、Vref22がそれぞれ入力されている。出力端子136からは、出力Vout3を出力する。第2の実施の形態のコンパレータ200図10参照同様、クロックVclk3がHighになると、比較動作を行い、Lowになるとリセット動作を行う。クロックVclk3とVclk2の関係は、図13のVclk2とVclk1と同様の関係を用いることができる。コンパレータ301は、アナログ信号Vin11、Vin12の差分ΔVin1Vin11Vin12が、ΔVref2Vref21Vref22より大きいかどうかに応じて、論理信号を出力する。ΔVref2より大きいときは、highの論理信号を、ΔVref2より小さいときは、lowの論理信号を出力する。参照信号Vref21、Vref22あるいはΔVref2は第1参照信号に対応し、参照信号Vref3は第2参照信号、参照信号Vref1は第3参照信号に対応する。今、ΔVin1Vin11Vin12の入力範囲を、2Vr~2Vrとする。ΔVin1は、2つの入力信号の差分信号に相当する。ΔVref2Vref21Vref220とする。コンパレータ301は、ΔVin1ΔVref2の場合は、論理値Highに相当する電圧Vout3を、また、ΔVin1ΔVin1Vrでは、ΔIin1Iref3Iref1、VrΔVin10では、ΔIin1Iref1Iref3となる。理解のため数値の例を挙げると、Vrを1とし、Vref3を0.5、Vref1を-0.5とすることができる。このとき、動作の概要を説明すると、コンパレータ301ではΔVin1が0より大きいかどうかで上位ビットを0か1に判定することとなる。コンパレータ201では、コンパレータ301の比較結果に応じて、1および-1のうちから1つの閾値を選択し、ΔVin1が閾値より大きいかどうかを調べ、これにより下位ビットを0か1に判定することになる具体的な動作は後述。スイッチ142~145の短絡/開放は、制御信号190で決定される。制御信号190は、コンパレータ301の出力端子136の電圧Vout3により、定まる。Vout3Highの場合、スイッチ142、145は開放され、スイッチ143、144は短絡される。一方、Vout2Lowの場合、スイッチ143、144は開放され、スイッチ142、145は短絡される。本実施形態のアナログデジタル変換器は、以下のように動作する。例えば、ΔVin1がVr0となり、出力135のVout2は、Highの電圧となる。結果として、Vout3を上位ビット、Vout2を下位ビットとする2bitのデジタル信号01が、出力される。また例えば、ΔVin1が0ΔVref20なので、出力端子136から論理値Highの電圧Vout3が出力される。このVout3が制御信号190としてコンパレータ201に入力されると、スイッチ142、145は開放、スイッチ143、144が短絡となり、入力端子131にはIin11Iref3が入力され、また、入力端子132にはIin12Iref1がそれぞれ入力される。出力部4では、Iin11Iref3とIin12Iref1の大小関係が比較される。比較の結果、ΔIin1ΔVin1Vrでは、ΔIin1Iref3Iref1、VrΔVin10ではΔIin1Iref1Iref3となる。Vref4、Vref5の電圧を、ΔVin13Vr2のとき、ΔIin1Iref5Iref4となるような電圧にすると、2VrΔVin13Vr2では、ΔIin1Iref5Iref4、3Vr2ΔVin1Vrでは、ΔIin1Iref4Iref5、Vr2Iref5Iref4、VrIref4Iref5、2Vr0となり、出力端子134から、論理値Highに相当する電圧Vout1が出力される。結果として、Vout3を最上位ビット、Vout1を最下位ビットとする3bitのデジタル信号011が出力される。図20において、アナログ入力信号Vin11、Vin12が入力する入力端子1111、1112に接続されたコンパレータは3つである。一方、通常のバイナリサーチ型アナログデジタル変換器では、3bitの場合、7つのコンパレータが入力端子1111、1112に接続される構成となる。このように、本提案のバイナリサーチ型アナログデジタル変換器では、入力端子に接続するコンパレータの数が減らせる分、入力端子の前段に接続されるバッファ回路の負荷容量が減少できるため、バッファ回路の消費電力を減らすことが出来る。また、コンパレータ101~301が比較動作を開始するとき、参照電圧Vref1、Vref3~Vref5は一定である。よって、参照電圧を調節する時間が不要であり、従来のバイナリサーチ型アナログデジタル変換器同様、SAR型アナログデジタル変換器に比べ高速動作が可能である。さらに、従来のバイナリサーチ型アナログデジタル変換器では、参照電圧が±3Vr2、±Vr、±Vr2、0の7つ必要になる。一方で、本提案のバイナリサーチ型アナログデジタル変換器では、Vref1~Vref5の5つで良く、参照電圧発生回路や、参照電圧発生回路からコンパレータの間の配線数を減らし、回路を簡素化することが出来る。