マトリクス状にメモリセルが配列され、主メモリ領域と冗長メモリ領域とを有するメモリセルアレイと、ワード線及びビット線の信号を制御する駆動回路と、前記駆動回路の動作を制御するメモリコントローラと、を備え、前記メモリコントローラは、前記主メモリ領域の中の不良メモリセルのアドレス情報を記憶するメモリ部と、前記不良メモリセルのある行の代わりに前記冗長メモリ領域の行を読み出すために前記冗長メモリ領域のアドレス情報を記憶する冗長アドレス記憶部とを有する半導体記憶装置。マトリクス状にメモリセルが配列され、主メモリ領域と冗長メモリ領域とを有するメモリセルアレイと、ワード線及びビット線の信号を制御する駆動回路と、前記駆動回路の動作を制御するメモリコントローラと、を備え、前記メモリコントローラは、前記主メモリ領域の中の不良メモリセルのアドレス情報を記憶するメモリ部と、前記不良メモリセルのある行の代わりに前記冗長メモリ領域の行を読み出すために前記冗長メモリ領域のアドレス情報を記憶する冗長アドレス記憶部とを有し、前記メモリ部は、第1トランジスタのゲート電極と第2トランジスタのドレイン電極が電気的に接続され、前記ゲート電極及び前記ドレイン電極とキャパシタの一方の電極が電気的に接続されているメモリセルによって構成されている半導体記憶装置。請求項2において、前記第2トランジスタは、酸化物半導体層にチャネル領域が形成される、半導体記憶装置。請求項2又は3において、前記第2トランジスタのチャネル幅1μm当たりのオフ電流が100aA/μm以下である半導体記憶装置。請求項2乃至4のいずれか一において、前記第2トランジスタを除き、前記駆動回路、前記メモリセルアレイ及び前記メモリコントローラを構成するトランジスタが、シリコン半導体によって形成されている半導体記憶装置。第1トランジスタのゲート電極と第2トランジスタのドレイン電極が電気的に接続され、前記ゲート電極及び前記ドレイン電極とキャパシタの一方の電極が電気的に接続されているメモリセルがマトリクス状に配列され、主メモリ領域と冗長メモリ領域とを有するメモリセルアレイと、ワード線及びビット線の信号を制御する駆動回路と、前記駆動回路の動作を制御するメモリコントローラと、を備え、前記メモリコントローラは、前記主メモリ領域の中の不良メモリセルのアドレス情報を記憶するメモリ部と、前記不良メモリセルのある行の代わりに前記冗長メモリ領域の行を読み出すために前記冗長メモリ領域のアドレス情報を記憶する冗長アドレス記憶部とを有し、前記メモリ部は、第3トランジスタのゲート電極と第4トランジスタのドレイン電極が電気的に接続され、前記ゲート電極及び前記ドレイン電極とキャパシタの一方の電極が電気的に接続されているメモリセルによって構成されている半導体記憶装置。請求項6において、前記第2トランジスタ及び前記第4トランジスタは、酸化物半導体層にチャネル領域が形成される半導体記憶装置。請求項6又は7において、前記第2トランジスタ及び前記第4トランジスタのチャネル幅1μm当たりのオフ電流が100aA/μm以下である半導体記憶装置。請求項6乃至8のいずれか一において、前記第2トランジスタ及び前記第4トランジスタを除き、前記駆動回路、前記メモリセルアレイ及び前記メモリコントローラを構成するトランジスタが、シリコン半導体によって形成されていることを特徴とする半導体記憶装置。本発明の一形態は、不良メモリセルに関する情報を主メモリセルアレイの記憶容量を割いて記憶させなくても、不良メモリセルを非選択とすることが可能な半導体記憶装置を提供することを課題とする。本発明の一形態は、メモリの駆動回路に不良メモリセルに関する情報を記憶する冗長制御機能を設け、メモリセルアレイの欠陥を救済する半導体記憶装置である。すなわちこの半導体記憶装置は、データを記憶させるために設けられた主メモリセルアレイの一部を使って不良メモリセルのアドレス情報を記憶させるのではなく、メモリコントローラの中に不良メモリセルのアドレス情報を記憶させる不揮発性のメモリを設けることで、かかる問題点を解決するものである。不良メモリセルのアドレス情報を保持するメモリコントローラは、不良メモリセルのアドレス情報を取得するために、わざわざメモリセルアレイまでアクセスしないで済み、処理速度の向上に寄与することになる。この半導体記憶装置において、デコーダー回路などの駆動回路部分は動作速度の速いトランジスタで構成する。例えばシリコン半導体を用いた絶縁ゲート型電界効果トランジスタで駆動回路を構成する。半導体記憶装置のメモリセルアレイを、フローティングゲートを備えたトランジスタで構成することで、不揮発性メモリとすることができる。また、当該メモリセルアレイを、ダイナミックRAMRandomAccessMemory、スタティクRAM又は強誘電体メモリの回路構成とした場合にも、同様に適用することができる。メモリセルアレイは、仮想的には、データを記憶するメモリ領域と、冗長化のために割り当てられた冗長メモリ領域に分割される。冗長メモリ領域のメモリセルは、メモリ領域に不良メモリセルが含まれる場合に、その不良メモリセルが選択されないように代替するものである。この半導体記憶装置の冗長機能はメモリコントローラによって発揮される。メモリコントローラは、不良メモリセルの所在を記憶するメモリを有しており、不良メモリセルが指定された場合は、その不良メモリセルではなく、冗長メモリ領域のメモリセルを選択するよう動作する。メモリコントローラのメモリは、上記と同様にフローティングゲート型のトランジスタで構成することもできるが、駆動回路ロジック回路と同じ駆動電圧で不揮発性メモリを動作させることができる点で以下のような構成を備えることが好ましい。不良メモリセルのアドレス情報を記憶させるメモリを、2つのトランジスタと1つのキャパシタで構成することができる。すなわち、第1トランジスタのゲート電極と第2トランジスタのドレイン電極を電気的に接続し、該ドレイン電極及び該ゲート電極とキャパシタを電気的に接続する回路構成とする。この場合、第2トランジスタをオフ電流の低いトランジスタで構成することで、キャパシタに充電した電荷を長時間保持させることが可能となり、実質的に不揮発性メモリとして使用することができる。不良メモリセルのアドレス情報を記憶させるメモリを不揮発性として使用するには、第2トランジスタのオフ電流を、チャネル幅1μm当たりの換算で100aA/μm以下、好ましくは1aA/μm以下、より好ましくは100zA/μm以下1zAゼプトアンペアは1×10-21A、さらに10zA/μm以下とする。このようにすることで、第2トランジスタのリークによってキャパシタが消失する電荷はほとんど無いものとして扱うことができる。上述のようにキャパシタは、第2トランジスタのゲート電極とも電気的に接続されているが、第2トランジスタは絶縁ゲート型のMOSトランジスタであるので、ゲートリークゲート絶縁膜のリークがほとんど無視できるレベルである限り、キャパシタの電荷保持特性に何ら影響を与えることはない。不良メモリセルのアドレス情報を記憶させるメモリを、主たるメモリセルアレイとは別に設けることで、それぞれを異なるメモリ素子、メモリ回路で構成することができる。メモリコントローラに設けるメモリセルアレイは、フローティングゲート型のトランジスタを用いないことで、高電圧を使ってデータを書き込む動作が不要となり、しかもダイナミックRAMで必要なリフレッシュ動作を必要とせずに、データの保持が可能となる。本発明の一形態に係る半導体記憶装置は、ワード線及びビット線によってマトリクス状にメモリセルが配列され、主メモリ領域と冗長メモリ領域とを有するメモリセルアレイと、ワード線及びビット線の信号を制御する駆動回路と、駆動回路の動作を制御するメモリコントローラとを備えている。メモリコントローラは、主メモリ領域の中の不良メモリセルのアドレス情報を記憶するメモリ部と、不良メモリセルのある行の代わりに冗長メモリ領域の行を読み出すために冗長メモリ領域のアドレス情報を記憶する冗長アドレス記憶部とを有している。メモリコントローラのメモリ部は、第1トランジスタのゲート電極と第2トランジスタのドレイン電極とが電気的に接続され、該ドレイン電極及び該ゲート電極とキャパシタが電気的に接続されているメモリセルによって構成されたものを適用することができる。また、第1トランジスタのゲート電極と第2トランジスタのドレイン電極とが電気的に接続され、該ドレイン電極及び該ゲート電極とキャパシタが電気的に接続されているメモリセルを半導体記憶装置の主メモリとして用いることもできる。第2トランジスタは、酸化物半導体層にチャネル領域が形成されるものが好ましい一態様となる。それにより、第2トランジスタのチャネル幅1μm当たりのオフ電流は、100aA/μm以下、好ましくは1aA/μm以下、より好ましくは100zA/μm以下、さらに10zA/μm以下とすることができる。本明細書において、第1、第2又は第3等の数詞の付く用語は、要素を区別するために便宜的に付与しているものであり、数的に限定するものではなく、特に限定されない限り配置及び段階の順序を限定するものでもない。本明細書において、ある構成要素が他の構成要素の上にある、或いは下にあると言及されたときには、その他の構成要素に直接的に形成されている場合もあるが、中間に他の構成要素が存在する場合もあると理解されなければならない。本明細書において、実施形態を説明するために用いられる用語において単数の表現は、文脈上で明白に相違して意味していない限り、複数の表現を含む。含むまたは有するなどの用語は、明細書中に記載された特徴、数字、ステップ、動作、構成要素、部分品、またはこれらを組み合わせたものが存在することを指定しようとするものであり、1つまたはそれ以上の他の特徴、数字、ステップ、動作、構成要素、部分品、またはこれらを組み合わせたものなどの存在または付加の可能性をあらかじめ排除しないものであると理解されなければならない。本明細書において、特別に定義されない限り、技術的あるいは科学的な用語を含んで用いられる全ての用語は、本発明が属する技術分野において通常の知識を有する者にとって一般的に理解され得るものと同じ意味を有している。一般的に用いられる辞書に定義されているものと同じ用語は、関連技術の文脈上で有する意味と一致する意味を有するものと解釈されなければならず、本出願で明白に定義しない限り、理想的あるいは過度に形式的な意味として解釈されない。メモリコントローラの中に不良アドレス情報を記憶させておくことで、従来の冗長対策を施した半導体記憶装置のように、不良メモリセルに関する情報をメモリセルアレイまでアクセスする必要がなく、処理動作を高速化することができる。さらに、メモリセルアレイの外側に、不良メモリセルに関する情報を記憶させる領域を設けることで、不良メモリセルに関する情報をメモリセルアレイの記憶容量を割いて記憶させなくても、不良メモリセルを非選択とすることが可能な半導体記憶装置を提供することができる。発明の実施の形態について図面を用いて以下に説明する。但し、本明細書で開示される発明は以下の説明に限定されず、その発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。したがって、本明細書で開示される発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。実施の形態において図面を参照して説明をする場合には、同じ構成要素を指す符号を異なる図面間で共通して用いる場合がある。なお、図面において示す構成要素、すなわち層や領域等の厚さ、幅、相対的な位置関係等は、実施の形態において説明する上で明確性のために誇張して示される場合がある。また、一般的に電圧とは、ある二点間における電位の差電位差ともいうのことをいう。しかし、電圧及び電位の値は、回路図などにおいていずれもボルトVで表されることがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、ある一点の電位と基準となる電位基準電位ともいうとの電位差を、該一点の電圧として用いる場合がある。<半導体記憶装置のシステム構成についてNOR>本発明の一実施形態に係る半導体記憶装置におけるメモリ回路の構成を図1に示す。図1はNOR型の不揮発性メモリによって半導体記憶装置を構成する場合を例示する。なお、図1で示すものと同様な構成は、NAND型の不揮発性メモリによって半導体記憶装置を構成する場合にも適用可能である。図1に示すメモリ回路はメモリセルアレイ100、X方向読み出しデコーダー106、X方向書き込みデコーダー108、Y方向読み出しデコーダー110、Y方向読み出し回路112、Y方向書き込みデコーダー116、Y方向書き込み回路114、メモリコントローラ118を有している。メモリセルアレイ100は主メモリ領域102と冗長メモリ領域104とに分けられている。NOR型メモリの場合、メモリセルアレイ100に対して1行ずつ書き込み及び読み出しを行うため、主メモリ領域102及び冗長メモリ領域104は行単位で書き込み及び読み出しが行われるようになっている。以下の説明ではメモリセルアレイ100が、X方向を32ビット、Y方向を32ビット、合計1024ビットのマトリクスであるものとして説明する。もちろん、メモリセルアレイ100のビット数はこれに限定されず、任意のビット数とすることができる。<メモリコントローラについて>図2はメモリコントローラ118のブロック図を示す。メモリコントローラ118は、Yアドレスラッチ120、Xアドレスラッチ122、冗長アドレス記憶部124、セレクタ130、読み出し回路136、アドレスデコーダー132、メモリセルアレイ138、書き込み回路134を含んで構成されている。冗長アドレス記憶部124は、冗長Xアドレス126、冗長Xアドレス128を記憶している。メモリコントローラ118に内蔵されるメモリセルアレイ138は、記憶データを所定の期間保持することのできる不揮発性メモリで構成されている。不揮発性メモリを含むメモリセルアレイ138にメモリセルアレイ100に含まれる不良メモリセルのアドレス情報を記憶させておく。そして、メモリコントローラ118は、主メモリ領域102に含まれる不良メモリセルの代わりに冗長メモリ領域104のメモリセルを読み出すように、冗長メモリ領域104のメモリセルのアドレス情報を冗長アドレス記憶部124に記憶させる。メモリセルアレイ138の記憶容量は任意であるが、例えば主メモリ領域102の行数分の記憶容量を有するように構成される。具体的には、メモリセルアレイ138は主メモリ領域102と同じ行数を有するように構成される。主メモリ領域102において不良メモリセルのある行に相当するメモリセルアレイ138の行に、不良メモリセルの存在を示すデータを記憶させておく。メモリコントローラ118は、不良メモリセルが存在する行が呼び出されたとき、その行を選択せずに冗長メモリ領域104のアドレスを選択するように設定を行う。例えば、冗長メモリ領域104を2行とした場合、主メモリ領域102には2行分の不良が許容される。もちろん、冗長メモリ領域104の行数を増やせばその分、主メモリ領域102において許容できる行数は増加する。メモリセルアレイ138に記憶させるデータは、例えば、主メモリ領域102の各行に対して、不良メモリセルを含まない行にはデータ00を記憶させ、不良メモリセルを含む行にはデータ01、10を記憶させるようにしておく。このような構成を有するメモリコントローラ118は、以下に示すように動作してメモリセルアレイ100の不良メモリセルを救済する。まず製造工場において製品の出荷検査を行う。この工程において、メモリセルアレイ100の主メモリ領域102、冗長メモリ領域104に不良が含まれないかを検査する。この検査はメモリセルアレイ100の行毎に行われる。具体的には、この検査において、メモリセルアレイ100の各行について不良メモリセルが1つ以上含まれるかどうかの判断を行う。検査において、冗長メモリ領域104の各行に不良があった場合は不良品として扱う。主メモリ領域102の各行を検査し、不良メモリセルを含む行が2行以下の場合は、メモリコントローラ118の動作によって救済が可能となる。なお、メモリコントローラ118には、あらかじめ冗長メモリ領域104の1行目のアドレスを冗長Xアドレス126に、冗長メモリ領域104の2行目のアドレスを冗長Xアドレス128に記憶させておく。この記憶は後で変更することが無いため、記憶の方法はマスクROMの様なもので良いし、固定論理パターンでもよい。検査の結果をふまえて、メモリセルアレイ138の各行にはデータ00、01、10のいずれかが書き込み回路134によって書き込まれる。例えば検査の結果、主メモリ領域102の5行目、10行目に不良が検出された場合、メモリセルアレイ138の5行目には01、10行目には10が記憶される。それ以外の行には00が記憶される。<半導体記憶装置の動作について>メモリセルアレイ138は不揮発性メモリセルで構成されているので、検査工程が終了しても、記録されたデータはメモリコントローラ118の中に保持されたままである。このような状況で、半導体記憶装置が実際に使用される時の動作は以下のようになる。メモリコントローラ118にデータを書き込む又は読み出すメモリのアドレスが入力され、そのアドレスXアドレス、YアドレスがXアドレスラッチ122、Yアドレスラッチ120に一時的に記憶される。それと同時に、Xアドレスはアドレスデコーダー132に入力され、メモリセルアレイ138から読み出し回路136によって、指定したアドレス、つまり、アドレスデコーダー132に入力されたXアドレスに相当するデータを読み出し回路136によって読み出される。メモリセルアレイ138から読み出されたデータが00であれば、セレクタ130はXアドレスラッチ122のデータをそのまま出力する。メモリセルアレイ138より読み出されたデータが01であればセレクタ130は冗長Xアドレス126のアドレスデータを選択する。また、メモリセルアレイ138より読み出されたデータが10であればセレクタ130は冗長Xアドレス128のアドレスデータを選択する。前述の例であれば、5行目のアドレスが入力された場合には冗長メモリ領域104の1行目のアドレスが出力され、10行目のアドレスが入力された場合には冗長メモリ領域104の2行目のアドレスが出力され、その他の行のアドレスが入力された場合には、そのままのアドレスが出力される。このようにして主メモリ領域102の不良メモリセルを使用しないようにして、データをメモリセルアレイ100に記憶させることができる。本実施の形態で示す半導体記憶装置は、メモリセルアレイ100に不良メモリセルのアドレス情報を記憶させる必要がないので、メモリセルアレイ100が本来備えている記憶容量を減らさないですむという利点がある。<半導体記憶装置のシステム構成についてNAND>上記の説明はメモリセルアレイ100でNOR型の不揮発性メモリを構成する場合についての説明であるが、同じ原理を使ってNAND型の不揮発性メモリを構成するメモリセルに適用することもできる。図3は、メモリセルアレイ100でNAND型の不揮発性メモリを構成する場合における半導体記憶装置の構成を示す。NAND型の不揮発性メモリをメモリセルアレイ100で構成する場合は、列ごとにデータの書き込み及び読み出しが行われるため、X方向に冗長メモリ領域104が設けられるが、それ以外の構成及び動作は上記のNOR型の半導体記憶装置と同様である。<メモリセルアレイの他の構成について1>メモリセルアレイ100は、不揮発性メモリだけでなく、ダイナミックRAM、スタティックRAM、強誘電体メモリを構成することができ、いずれも同様に動作させて、メモリの冗長化を図ることができる。いずれにしても、メモリセルがマトリクス状に配列され、主メモリ領域の行アドレスまたは列アドレスを指定して、指定された行アドレスまたは列アドレスに不良メモリセルが存在する場合に、冗長メモリ領域の行アドレスまたは列アドレスに置き換えられる構成のメモリセルアレイであれば、図2を参照して説明するようなメモリコントローラ118を適用することができる。<メモリセルアレイの他の構成について2>メモリセルアレイ100は、シリコン半導体を使ったトランジスタで構成する他に、シリコン半導体よりも禁制帯幅の広い半導体を使ったトランジスタを用いて構成することができる。禁制帯幅の広い半導体を用いることでトランジスタのオフ電流を下げることができ、新しい構成のメモリを実現することができる。シリコン半導体よりも禁制帯幅の広い半導体としては、炭化珪素SiCや窒化ガリウムGaNなどが知られているが、これらの半導体を使ったデバイスはプロセス温度がシリコン半導体に比べて高いので生産性に難がある。これに対して、酸化物半導体好適には金属酸化物の半導体は、禁制帯幅が2.5eV以上、好ましくは3eV以上であり、スパッタリング法や印刷法などの方法で容易に作製することができ、しかもプロセス温度が低いという利点がある。図4は、シリコン半導体により作製される電界効果型トランジスタと、禁制帯幅がシリコン半導体よりも広い化合物半導体で作製される電界効果トランジスタを組み合わせたメモリの基本セルの一例を示す。ここでは、禁制帯幅がシリコン半導体よりも広い酸化物半導体で作製される電界効果トランジスタを第2トランジスタ144、シリコン半導体により作製されるトランジスタを第1トランジスタ142として説明する。図4において、基本セル140は、第2トランジスタ144のドレイン電極と第1トランジスタ142のゲート電極が電気的に接続されている。そして、第2トランジスタ144のドレイン電極及び第1トランジスタ142のゲート電極はキャパシタ146の一方の電極とも電気的に接続されている。第2トランジスタ144が禁制帯幅2.5eV以上、好ましくは3eV以上の半導体、例えば金属酸化物等でなる酸化物半導体を含む場合、第2トランジスタのオフ電流を極めて小さくすることができる。このため、第2トランジスタ144をオフ状態とすることで、キャパシタ146の電荷の漏出を防止することができる。それにより、第1トランジスタ142のゲートの電位を長時間保持することができる。上記のように、第1トランジスタ142のゲート電位の保持が長時間可能であることの利点を生かすことにより、図4に示す回路を不揮発性メモリとして動作させることができる。データを書き込む場合には、第2トランジスタ144のゲートをオンにして、キャパシタ146が所定の電位になるまで充電する。その後、第2トランジスタ144をオフにしても、第2トランジスタ144のオフ電流が極めて低ければキャパシタ146の電位はほとんど変動しない。キャパシタ146は第1トランジスタ142のゲート電極とも接続されているが、ゲート電極は半導体と絶縁分離されているので、この部分のリーク電流もほとんど無視できる。これにより、図4で示すメモリ回路はデータが書き込まれた状態となり、その状態は第2トランジスタ144がオンとならない限り、長期間保持することが可能となる。データを読み出す場合には、端子cに読み出し電圧を印加して、第1トランジスタ142の導通の有無を判定する。読み出し電圧は、キャパシタ146に所定の書き込み電圧が充電されている場合の第1トランジスタ142の見かけ上のしきい値電圧と、キャパシタ146が充電されていない場合書き込まれていない場合の第1トランジスタ142のしきい値電圧との中間の電位である。例えば、第1トランジスタ142をnチャネル型とすると、第1トランジスタ142のゲート電極にHレベル電位が与えられている場合の見かけのしきい値Vth_Hは、第1トランジスタ142のゲート電極にLレベル電位が与えられている場合の見かけのしきい値Vth_Lより低くなる。したがって、読み出し電圧をVth_HとVth_Lの中間の電位V0とすることにより、第1トランジスタ142のオンオフ状態端子a-b間の導通、非導通を判定することができ、メモリ回路に記憶させたデータを読み出すことができる。データの書き換えは、上記で説明したデータの書き込み動作と同様に行われる。つまり、第2トランジスタ144をオン状態として、端子eから所定の電位をキャパシタ146に印加するのみである。その後、第2トランジスタ144をオフ状態とすれば、上記と同様に所定の書き込み電圧がキャパシタ146に保持される。フローティングゲート構造を有する不揮発性メモリでは、フローティングゲートに充電された電荷を、十数ボルトの高電圧をトランジスタに印加して引き抜く消去動作が必要となるが、図4で示すメモリ回路ではこのような消去動作は不要である。すなわち、キャパシタ146に充電された電荷をわざわざ引き抜くような消去動作をしなくても、容易にデータの書き換えを行うことができる。このような特性により、図4で示すメモリ回路では、2段階1ビットの情報を書き込む場合、5V以下、好ましくは3V以下で動作が可能であり、高速かつ低電圧で、データの書き込み、読み出し、書き換えを行うことができる。もっとも、第1トランジスタ142のゲート電極、キャパシタ146の一方の電極及び第2トランジスタ144のドレイン電極が電気的に接続された構造は、第2トランジスタ144がオフ状態のときには、電気的に周囲と絶縁分離されるので、フローティングゲート構造と見ることもできる。このような実質的にフローティングゲート構造と見なせる構造は、第2トランジスタ144が、2.5eV以上、好ましくは3eV以上の広い禁制帯幅を持つ酸化物半導体で形成されることにより、第2トランジスタ144のオフ電流がシリコン半導体で形成されるトランジスタの10万分の1以下であることにより実現される。具体的には、酸化物半導体を用いたトランジスタでは、後述するようにチャネル幅1μm当たりのオフ電流を、室温で100zA/μm1×10-19A/μm以下、例えば10zA1×10-20Aとすることができるからである。例えば、第2トランジスタ144のオフ電流が10zA以下であり、キャパシタ146の容量が10fFである場合には、104秒以上のデータ保持が可能である。このような極めて低いオフ電流の値は、通常のシリコン半導体では実現できない値である。また、信頼性の面でも図4に示すメモリ回路は優れている。フローティングゲート構造を有する不揮発性メモリは、高電圧を印加してフローティングゲートに電荷を注入するため、トンネル絶縁膜が劣化してしまい、そのために書き換え可能回数に上限がある。これに対し、上記のフローティングゲート構造と見なせる構造は、オフ電流が極めて低い第2トランジスタ144のオンオフにより電荷の出し入れを容易に行うことができるので、原理的に劣化がない。一方、第1トランジスタ142は、読み出し速度を速くするために高速で動作するトランジスタを用いることが好ましい。例えば、読み出し用トランジスタとしてスイッチング速度が1ナノ秒以下のトランジスタを用いるのが好ましい。いずれにしても、図4で示すメモリの基本セルは、2つのトランジスタと1つのキャパシタで構成されるので、単位メモリセル当たりの面積を小さくすることができる。例えば、1メモリセルあたり6つのトランジスタを必要とするスタティクRAMと比較して、十分に小さくすることが可能である。<メモリセルアレイの具体的な構成について>図5は、図4で示すメモリ回路の基本セルをメモリセルとして用いたメモリ回路の一例を示す。図5は基本セル140を用いてNOR型のメモリ回路を構成した例である。図5は2×2のメモリセルアレイを示しているが、メモリセルの数はこれに限定されない。メモリセルはX方向書き込みデコーダー108、X方向読み出しデコーダー106、Y方向書き込み回路114、Y方向読み出し回路112によって制御される。基本セル140は、第2トランジスタ144、第1トランジスタ142及びキャパシタ146により構成されている。第2トランジスタ144のドレイン電極は第1トランジスタ142のゲート電極に電気的に接続され、このドレイン電極及びゲート電極とキャパシタ146の一方の電極が電気的に接続されている。この基本セル140は、第1トランジスタ142のしきい値電圧をキャパシタに充電した電荷の有無により書き込み状態、非書き込み状態を判別している。データを書き込む場合は、X方向書き込みデコーダー108により第2トランジスタ144をオンにして、Y方向書き込み回路114から書き込み信号を送り、キャパシタ146を充電する。データを読み出す場合は、X方向読み出しデコーダー106から読み出し電圧ゲート電圧を第1トランジスタ142に印加して、Y方向読み出し回路112により第1トランジスタ142の導通を判断する。キャパシタに充電された電荷が第2トランジスタ144のリークによりすぐに消失してしまえばダイナミックRAMと同様になる。しかし、第2トランジスタ144のオフリークが極めて小さい場合には、図5で示すメモリを実質的に不揮発性メモリとして機能させることが可能となる。すなわち、基本セル140を用いてNOR型のメモリセルアレイを構成することで、トランジスタにフローティングゲートを設けずに不揮発性のNOR型メモリを実現することができる。図6は基本セル140を用いてNAND型のメモリ回路を構成する場合を示す。データの書き込み及び読み出しの動作は図5のメモリ回路の場合と同様である。NAND型のメモリ回路の場合、列ごとにデータの書き込み及び読み出しが行われる点がNOR型のメモリ回路と異なっている。この場合も、第2トランジスタ144のオフ電流が小さい。図7は図4で示すメモリの基本セルをマトリクス状に配列させたメモリ回路の一例を示す。図7は2×2ビットでメモリセルアレイが構成されている場合を例示する。図7に示すメモリ回路は、キャパシタ146に接続されるワード線W1、W2、第2トランジスタ144のゲート電極に接続される信号線S1、S2、第2トランジスタ144及び第1トランジスタ142に接続されるビット線BL1、BL2、第1トランジスタ142のソース電極側に接続されるソース線SL1によりマトリクスが構成されている。ソース線SL1は、隣り合うメモリセルの第1トランジスタ142のソース電極が同じソース線SL1に接続され、配線の本数を減らすように構成されている。ワード線W1、W2はX方向書き込みデコーダー108によって制御され、信号線S1、S2はX方向読み出しデコーダー106によって制御され、ビット線BL1、BL2はY方向読み出し回路112及びY方向書き込み回路114によって制御される。Y方向読み出し回路112とY方向書き込み回路114が同時にビット線BL1、BL2に信号を送受信する場合はなく、スイッチSW11、SW12、SW21、SW22によって接続が制御される。このメモリ回路の書き込みと読み出しの動作は概略次のようになる。例えば、メモリセルM11に1を、メモリセルM21に0を書き込む場合には、信号線S1に選択信号V1を与え、メモリセルM11とM21の第2トランジスタ144をオンにする。このとき信号線S2は0Vの電位を与え、メモリセルM12、M22の第2トランジスタ144がオフ状態となるようにする。そして、スイッチSW12をオンにして、ビット線BL1に1の書き込み電圧V2を与えるV2は第1トランジスタ142のしきい値電圧より高い電圧とする。また、スイッチSW22をオンにしてビット線BL2には0の書き込み電圧である0Vを与える。その結果、メモリセルM11のキャパシタ146はV2に充電され、メモリセルM21のキャパシタ146は0Vとなる。その後、信号線S1の電位を0Vとして書き込み動作を終了する。このとき、スイッチSW12、SW22をオフとしてビット線BL1、BL2の電位を変化させる前に、信号線S1の電位を0Vとしてキャパシタ146の電位変動がないようにする。書き込み後において、メモリセルのしきい値は、データ0の場合にはVw0、データ1の場合にはVw1となる。ここで、メモリセルのしきい値とは、第1トランジスタ142のソース電極とドレイン電極の間の抵抗状態を変化させるために、ワード線W1、W2に接続される端子に入力する電圧をいうものとする。なお、ここでは、Vw0>0>Vw1とする。データを読み出すには、ワード線W1に電位0Vを与え、ワード線W2には電位VLを与える。電位VLはしきい値Vw1より低い電位とする。ワード線W1を電位0Vとすると、0が書き込まれているメモリセルM21の第1トランジスタ142はオフ状態となり、1が書き込まれているメモリセルM11の第1トランジスタ142はオン状態となる。ワード線W2を電位VLとすると、メモリセルM12、M22の第1トランジスタ142はいずれもオフ状態となり、データは読み出されない。次に、スイッチSW11、SW21をオンにしてY方向読み出し回路112とビット線BL1、BL2を有効化する。ソース線SL1の電位は0Vとする。その結果、メモリセルM11は、第1トランジスタ142がオン状態であるため低抵抗状態となり、メモリセルM21は、第1トランジスタ142がオフ状態であるため高抵抗状態となる。ビット線BL1と、ビット線BL2に接続されるY方向読み出し回路112は、ビット線-ソース線間の抵抗状態の違いから、データを読み出すことができる。この場合、第2トランジスタ144のオフ電流が極めて小さい場合、キャパシタ146の電位変動はほとんどなく、書き込まれたデータを長時間保持させることができる。このことは、ダイナミックRAMに必要なリフレッシュ動作を不要とするか、あるいはリフレッシュ動作の頻度を極めて低くすることが可能となる。それにより、メモリ回路の動作に必要な消費電力を少なくすることができる。また、半導体記憶装置の電源を切った場合でも、長期にわたって記憶内容を保持することが可能となる。さらに、データの書き込みは、キャパシタ146に充電すれば良いため、データの書き込み、書き換え動作を高速化することができる。また、読み出し動作についても、第1トランジスタ142を動作速度の速いシリコン半導体を用いたトランジスタとすることにより、読み出し速度を高速化することができる。<メモリコントローラのメモリ構成について>次いで、メモリコントローラ118に適用できるメモリの構成について説明する。不良メモリセルのアドレスを記憶するメモリセルアレイ138は、データを保持しておく必要性から不揮発性メモリで構成する。不揮発性メモリとしては、フローティングゲートを備えたトランジスタで構成されるメモリを適用することができる。具体的にはNOR型、NAND型の不揮発性メモリである。このような不揮発性メモリはシリコン半導体によるMOSFETで実現されるので、メモリコントローラの回路の中に作り込むことができる。メモリコントローラ118に適用できるメモリとして図5~図7に示すようなメモリ回路を適用することもできる。これらのメモリ回路は書き込みトランジスタのオフ電流が小さいことにより、第1トランジスタ142のゲート電極に電圧を印加するキャパシタに電荷を蓄積することができるので、実質的に不揮発性メモリとして動作させることができる。これらのメモリ回路は、フローティングゲート型のトランジスタで構成される不揮発性メモリのように、書き込み及び消去に高電圧を必要としないので、消費電力を小さくすることができる。また、ダイナミックRAMのように、キャパシタの電荷を保持するために短い間隔でリフレッシュ動作をする必要がない。このように、低電圧駆動及び低消費電力化を図る観点から図5~図7に示すような不揮発性メモリ回路を適用することは好ましい。<メモリセルアレイ100と、メモリコントローラのメモリの組み合わせについて>本実施の形態における半導体記憶装置は、メモリコントローラに冗長機能を発揮させるためのメモリを設けたことを特徴の一つとしているが、メモリセルアレイ100とメモリセルアレイ138の組み合わせは任意なものとすることができる。例えば、シリコン半導体を用いたトランジスタでメモリセルアレイ100を構成し、メモリコントローラ118のメモリセルアレイ138もシリコン半導体を用いたトランジスタで構成することが可能である。この場合には、既存の生産ラインを使って製造することができる。また、シリコン半導体を用いたトランジスタでメモリセルアレイ100を構成し、メモリコントローラ118のメモリセルアレイ138をシリコン半導体よりも禁制帯幅の広い半導体を用いたトランジスタで構成することが可能である。そうすると、メモリコントローラ118において、トンネル電流を流してのデータの書き込み及び消去がないので、処理速度を高めることができる。また、メモリコントローラ118に昇圧回路を設ける必要がなく、電源線の引き回しを簡略化することができる。また、メモリセルアレイ100をシリコン半導体よりも禁制帯幅の広い半導体を用いたトランジスタで構成し、メモリコントローラ118のメモリセルアレイ138も同様に、シリコン半導体よりも禁制帯幅の広い半導体を用いたトランジスタで構成することができる。この場合、半導体記憶装置の駆動電圧を単一化することができる。すなわち論理回路の駆動電圧とメモリ回路の動作に必要な電圧が同じであり、昇圧回路を省略することができる。<OS-Siハイブリットとする場合のデバイス構造について>本発明の一実施形態に係る半導体記憶装置を、シリコン半導体で形成されるトランジスタと、シリコン半導体よりも禁制帯幅の広い半導体で形成されるトランジスタとを組み合わせて構成する一例を図8に示す。本例では、シリコン半導体よりも禁制帯幅の広い半導体材料として酸化物半導体を用いる場合を示す。図8Aは半導体記憶装置のメモリセルの一部分を示す平面図であり、図中のA1-A2切断線及びB1-B2切断線に対応する断面図を図8Bに示す。以下の説明ではこの両図を参照して説明する。図8A及びBは、酸化物半導体で形成される第2トランジスタ144と、シリコン半導体で形成される第1トランジスタ142及びキャパシタ146が電気的に接続された構造を示し、等価回路で示せば図4で示す基本セルと同じ接続構造となっている。なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタに置き換えることも可能である。第1トランジスタ142は、半導体基板150に形成された絶縁ゲート型電界効果トランジスタである。第1トランジスタ142のゲート電極158は、ゲート絶縁層156によって半導体基板150から絶縁されるように設けられている。ゲート電極158の側面側にはサイドウオール絶縁層160が設けられている。半導体基板150には、ゲート電極158を挟む領域にソース領域及びドレイン領域を形成する不純物領域152が設けられている。不純物領域152の表層部には、ソース領域及びドレイン領域の低抵抗化のためにシリサイド層154が設けられていても良い。また、不純物領域152に接するように素子分離絶縁層151が設けられている。半導体基板150上には絶縁層162及び絶縁層164が設けられている。例えば、絶縁層162は窒化シリコンで形成され、絶縁層164は酸化シリコンで形成される。これらの絶縁層は、ゲート電極158の頂部が露出するように、上面部が平坦化されている。導電性材料で形成されるコンタクトプラグ166、168は、絶縁層162または絶縁層162及び絶縁層164を貫通し、不純物領域152若しくはシリサイド層154とコンタクトするように設けられている。そして、このコンタクトプラグ166、168とそれぞれ接するように配線170、172が、絶縁層162、絶縁層164上に設けられている。なお、第1トランジスタ142は、半導体基板150が単結晶シリコンである場合の他、SOISilicononInsulator基板に同様な構造が作り込まれていても良い。この平坦化された絶縁層の上に第2トランジスタ144が設けられている。第2トランジスタ144のドレイン電極174は、第1トランジスタ142のゲート電極158が第2トランジスタ144に向かって延在した領域で、これに接するように設けられている。このようなゲート電極158とドレイン電極174とが直接接する構造により、構造が簡略化されるばかりでなく、コンタクトプラグを絶縁層に埋設する工程が不要となる。酸化物半導体層178は、ドレイン電極174とソース電極176と接するように設けられている。第2トランジスタ144において、ドレイン電極174、ソース電極176の端部は、酸化物半導体層178の被覆性を確保するためにテーパー形状であることが好ましい。ここで、テーパー角は、例えば、30°以上60°以下とする。なお、テーパー角とは、テーパー形状を有する層例えば、ソース電極176またはドレイン電極174を、その断面基板の表面と直交する面に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。ドレイン電極174とソース電極176は所定の間隔をもって配設されているので、酸化物半導体層178はその間の領域で、絶縁層164と接している。この構造において、絶縁層164は化学的に安定な酸化シリコンで形成されているので、酸化物半導体層178は酸化物を含む絶縁層164との接触によって界面の安定性が保たれる。酸化物半導体層178はゲート絶縁層180で被覆される。ゲート絶縁層180上にはドレイン電極174とソース電極176を重畳するようにゲート電極182が設けられている。なお、酸化物半導体層178は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されているものであることが望ましい。具体的には、例えば、酸化物半導体層178の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層178中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定したものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層178では、キャリア密度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。例えば、室温でのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA/μm以下、望ましくは10zA/μm以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性の第2トランジスタ144を得ることができる。キャパシタ146は、ドレイン電極174、酸化物半導体層178、ゲート絶縁層180、および電極184の積層構造を有している。このキャパシタ146の構造は、誘電率の高い酸化物半導体層178とゲート絶縁層180の積層を誘電体として用いることにより、誘電体層の膜厚増加による容量減少を防ぐと共に、キャパシタ146の電極間の短絡を防止することができる。また、第2トランジスタ144およびキャパシタ146の上には、パッシベーション層186が設けられており、パッシベーション層186上には層間絶縁層188が設けられている。図8で示す構造は、上記で説明したように、ゲート電極158とドレイン電極174を直接接触させることで第1トランジスタ142と第2トランジスタ144を近接して設けることができるので、集積密度を高めることができる。次に、上記半導体記憶装置の作製方法の一例について図9を参照して説明する。ここで、第1トランジスタ142は半導体基板150例えば、シリコンウエハーに作製される絶縁ゲート型電界効果トランジスタ、例えば図8で説明したようなトランジスタであればよい。トランジスタにスイッチング動作をさせるものであれば、第1トランジスタ142のゲート電極、ソース電極及びドレイン電極の微細な構造は公知の様々な構造を適用することができる。図9Aに示すように、半導体基板150の上には、第1トランジスタ142が埋設されるように、窒化シリコンを含む絶縁層162及び酸化シリコンを含む絶縁層164が形成される。そして、ゲート電極158の頂部が露出するように平坦化加工が行われる。平坦化加工は、化学機械研磨ChemicalMechanicalPolishingにより行うことができる。さらに、絶縁層162及び/又は絶縁層164に、不純物領域152若しくはシリサイド層154に達する貫通口を設け、コンタクトプラグ166、168を形成する。次に、図9Bで示すように、ゲート電極158と接触するドレイン電極174及びドレイン電極174と離間して設けられるソース電極176を絶縁層162又は絶縁層162及び絶縁層164上に形成する。ドレイン電極174及びソース電極176は、チタン、モリブデン、タングステン、タンタルなどの金属、または当該金属の窒化物で形成する。ドレイン電極174及びソース電極176の端部はテーパー状に加工されていることが好ましい。ドレイン電極174及びソース電極176と同じ膜から形成される、コンタクトプラグ166、168と接触する配線170、172も形成する。図9Cに示すように、ドレイン電極174及びソース電極176と接するように、酸化物半導体層178を形成する。酸化物半導体層178はスパッタリング法、蒸着法などで形成する。その他にも、印刷法や塗布法などの湿式法によって酸化物半導体層178を形成しても良い。酸化物半導体層178は第2トランジスタ、キャパシタを形成するのに必要な大きさに部分的に形成されていれば良いが、半導体基板150の素子形成面の全面に形成されていても良い。なお、酸化物半導体の材料として、四元系金属酸化物であるIn-Sn-Ga-Zn-O系や、三元系金属酸化物であるIn-Ga-Zn-O系酸化物半導体、In-Sn-Zn-O系酸化物半導体、In-Al-Zn-O系酸化物半導体、Sn-Ga-Zn-O系酸化物半導体、Al-Ga-Zn-O系酸化物半導体、Sn-Al-Zn-O系酸化物半導体や、二元系金属酸化物であるIn-Zn-O系酸化物半導体、Sn-Zn-O系酸化物半導体、Al-Zn-O系酸化物半導体、Zn-Mg-O系酸化物半導体、Sn-Mg-O系酸化物半導体、In-Mg-O系酸化物半導体や、In-O系酸化物半導体、Sn-O系酸化物半導体、Zn-O系酸化物半導体などの酸化物半導体を用いることができる。InMO3ZnOmm>0のように表記される酸化物半導体材料がある。ここで、Mは、ガリウムGa、アルミニウムAl、鉄Fe、ニッケルNi、マンガンMn、コバルトCoなどから選ばれた一の金属元素または複数の金属元素を示す。例えば、Mとしては、Ga、GaおよびAl、GaおよびFe、GaおよびNi、GaおよびMn、GaおよびCoなどを適用することができる。MにGaを用いた、InGaO3ZnOmm>0で表記される酸化物半導体は、上記したIn-Ga-Zn-O系酸化物半導体材料の代表例である。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。酸化物半導体層178は、250°Cから450°Cの熱処理によって脱水化、脱水素化処理を行うことが好ましい。酸化物半導体中に含まれる水素の一部はドナーとして振る舞うことが指摘されており、その他にも残留するOH基、水分などがあるとトランジスタの信頼性上好ましくないからである。酸化物半導体層178上にはゲート絶縁層180を形成する。ゲート絶縁層180は、酸化シリコンで形成することが好ましく、その他に酸化ハフニウム膜又は酸化シリコン膜と酸化ハフニウム膜の積層構造で形成することもできる。酸化物半導体層178に水素が含まれないようにするために、ゲート絶縁層180の形成は水素が極力含まれない雰囲気下で行われることが好ましい。そのような環境を実現可能な成膜法として、スパッタリング法又は蒸着法を採用することが好ましい。また、ゲート絶縁層180の形成後、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。第2の熱処理を行うことで、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層180が酸素を含む場合、酸化物半導体層178に酸素を供給し、該酸化物半導体層178の酸素欠損を補填して、i型真性またはi型に限りなく近い酸化物半導体層を形成することもできる。その後、図9Dに示すように、ゲート絶縁層180上において酸化物半導体層178と重畳する領域にゲート電極182を形成し、ドレイン電極174と重畳する領域に電極184を形成する。ゲート電極182および電極184は、ゲート絶縁層180上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。さらに、図8を参照して説明したように、パッシベーション層186、層間絶縁層188を形成する。なお、上記層間絶縁層188は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように層間絶縁層188を形成することで、半導体装置を微細化した場合などにおいても、層間絶縁層188上に、電極や配線などを好適に形成することができるためである。なお、層間絶縁層188の平坦化は、CMP化学機械研磨などの方法を用いて行うことができる。以上のようにして、図8に示す半導体記憶装置を作製することができる。上記のような工程を経て作製された第2トランジスタ144は、酸化物半導体層178の水素濃度が、5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下となる。また、酸化物半導体層178のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度1×1014/cm3程度と比較して、十分に小さい値例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満をとる。そして、これにより、オフ電流が十分に小さくなる。例えば、第2トランジスタ144の室温でのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA/μm以下、望ましくは10zA/μm以下となる。このように高純度化され、真性化された酸化物半導体層178を用いることで、第2トランジスタ144のオフ電流を十分に低減することができる。そして、このような第2トランジスタ144を用いることで、図4に示すメモリの基本セルは、極めて長期にわたり記憶内容を保持することが可能となる。<OSFETのオフ電流が低いことの説明>上記で説明したように、高純度化を図った酸化物半導体で形成されたトランジスタのオフ電流を評価した結果の一例を図10に示す。図10はトランジスタのゲート電圧対ドレイン電流の特性を示すが、測定に用いたトランジスタのチャネル幅は1mである。ドレイン電圧VDが1Vまたは10Vの場合、ゲート電圧VGが-5Vから-20Vの範囲では、トランジスタのオフ電流は、1×10-12A未満が観測されている。このオフ電流値を単位チャネル幅当たりに換算したトランジスタのオフ電流密度は1aA/μm1×10-18A/μm未満となる。この結果より、チャネル幅が1μmよりもさらに小さいトランジスタを形成すれば、オフ電流もさらに下げることができることを示唆している。そして、上記したような方法でオフ電流が低減されたトランジスタを用いて図4で示すようなメモリの基本セルを構成すれば、キャパシタ146に充電した電荷を長期間保持することが可能であり、実質的に不揮発性メモリセルとして動作可能である。<応用例>図11Aは、半導体記憶装置を用いたコンピュータの一例を示す。コンピュータは、筐体200、筐体202、表示部204、キーボード206などによって構成されている。コンピュータには記憶媒体としてフラッシュメモリを用いたものはSSDSolidStateDriveと呼ばれる記憶媒体を備えているが、本実施の形態で説明する半導体記憶装置によってSSDを実現することができる。従来のフラッシュメモリを用いたSSDに比べ、本実施の形態で示す半導体記憶装置は低電圧で動作可能であり、書き込み及び読み出し速度が速いばかりでなく、上記で説明したように上書き保存が可能であるので、ハードディスクドライブのように使い勝手が良いというメリットがある。また、メモリの冗長機能が備えられているので、書き換えや書き込みのときにトラブルが発生する頻度を下げることができる。図11Bは携帯電話機の一例を示す。携帯電話機は、筐体208と筐体210の2つが重なって、横方向にスライドする構成を有している。筐体210は、表示パネル212、スピーカー214、マイクロフォン216、ポインティングデバイス218、カメラ用レンズ220、外部接続端子222などが備えられている。また、筐体208は、携帯電話機の充電を行う太陽電池セル224、外部メモリスロット226などを備えられている。また、アンテナは、筐体210に内蔵されている。携帯電話機には、相手先名やその電話番号などを記録しておく電話帳機能を有する。本実施の形態で示す半導体記憶装置を携帯電話機に内蔵させることで、この電話帳機能を実現することができる。従来のフラッシュメモリでも同様な機能を実現することができるが、本実施の形態で示す半導体記憶装置を用いれば、低電圧で動作可能であり、消費電力を低減することができる。また、メモリの冗長機能が備えられているので、書き換えや書き込みのときにトラブルが発生する頻度を下げることができる。さらに、本実施の形態で示す半導体記憶装置は、メール機能や写真撮影機能を実現する場合にも用いることができる。図11Cは、電子ペーパーを実装した電子書籍であり、筐体228と筐体230の2つの筐体で構成されている。筐体228および筐体230には、それぞれ電子ペーパーの表示部232および表示部234が設けられている。筐体228と筐体230は、連結部236により接続されている。そして、連結部236がある場合、電子書籍を紙媒体の書籍のように開閉することができる。また、筐体228は、電源238、操作キー240、スピーカー242などを備えている。筐体228、筐体230の少なくとも一には、本実施の形態に示す半導体記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。