MISFETを有する半導体装置であって、第1導電型の半導体基板と、前記半導体基板に形成され、前記第1導電型と反対の導電型である第2導電型であり、且つ、前記MISFETのソース領域またはドレイン領域となる第1半導体領域および第2半導体領域と、前記第1半導体領域と前記第2半導体領域との間の領域である前記MISFETのチャネル形成領域と、前記チャネル形成領域上に形成された前記MISFETのゲート絶縁膜と、前記ゲート絶縁膜上に形成された前記MISFETのゲート電極と、前記半導体基板に形成された溝と、前記溝内に埋め込まれ、且つ、第1導電型の多結晶シリコン膜からなる打抜き層と、前記半導体基板および前記打抜き層に形成され、前記第1半導体領域と接する第1導電型の第3半導体領域と、前記ソース領域および前記打抜き層を含む前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された金属配線と、前記層間絶縁膜に形成され、且つ、前記ソース領域および前記金属配線と電気的に接続する第1プラグと、前記層間絶縁膜に形成され、且つ、前記第3半導体領域および前記金属配線と電気的に接続する第2プラグと、を備え、前記第1半導体領域、前記第2半導体領域および前記打抜き層は、第1方向に沿って延在する平面パターンを有し、前記第2プラグは、前記第1方向に沿って複数個形成されていることを特徴とする半導体装置。請求項1記載の半導体装置において、前記半導体基板の裏面には、前記打抜き層を通じて前記第1半導体領域と電気的に接続される裏面電極が形成されていることを特徴とする半導体装置。請求項2記載の半導体装置において、前記半導体基板は、モジュール基板に実装され、前記裏面電極は、前記モジュール基板の固定電位電極と電気的に接続されていることを特徴とする半導体装置。請求項1~3の何れか一項に記載の半導体装置において、前記MISFETは、高周波信号を増幅する電力増幅回路の一部を構成していることを特徴とする半導体装置。請求項4記載の半導体装置において、前記MISFETは、パワーMISFETであり、前記半導体装置は、通信装置用半導体装置であることを特徴とする半導体装置。請求項1~5の何れか一項に記載の半導体装置において、前記第1導電型はp型であり、前記第2導電型はn型であることを特徴とする半導体装置。移動体通信装置の電力増幅回路に用いられる増幅素子として、HBT、HEMTなどの化合物半導体デバイス、シリコンバイポーラトランジスタ、シリコンパワー絶縁ゲート型電界効果トランジスタ以下、パワーMOSFETと称するなどが、目的や状況に応じて使用されている。これらの増幅素子のうち、パワーMOSFETは、ドレイン側に低不純物濃度のオフセットドレイン領域を介して高不純物濃度のドレイン領域を設けることによって、高いドレイン耐圧を確保する構造を採用したものであるが、化合物半導体デバイスに比較して電力付加効率は低いものの、バイアス制御が容易で、かつ量産性も高いという利点がある。しかし、最近の移動体通信装置は、部品点数の増加に伴って電力消費量が増大していることから、各部品は一層の小型化、低電力動作が要求されている。特に、電力増幅回路は、各部品の中でも多くの電力を消費する部品であることから、チップサイズの小型化とそれに伴う低電力動作が強く要求されている。従って、パワーMOSFETを増幅素子に用いる移動体通信装置用半導体装置の一つの課題は、パワーMOSFETを用いた増幅回路の電力付加効率を向上させることにある。また、パワーMOSFETを増幅素子に用いる移動体通信装置用半導体装置のもう一つの課題は、増幅素子であるパワーMOSFETが形成されるチップサイズの小型化を推進することにある。増幅回路の電力付加効率を向上させるためには、パワーMOSFETのオン抵抗Ronを低減すると共に、帰還容量Cgdと呼ばれるドレイン、ゲート間寄生容量を低減する必要がある。ところが、パワーMOSFETのオン抵抗Ronと帰還容量Cgdとは、互いにトレードオフの関係にある。すなわち、パワーMOSFETのオン抵抗Ronを低減するためには、オフセットドレイン領域の不純物濃を高くすることが有効であるが、オフセットドレイン領域の不純物濃度を高くすると、ドレイン、ゲート間寄生容量である帰還容量Cgdも大きくなり、増幅回路の電力付加効率が低下してしまうという問題が生じる。従って、パワーMOSFETの電力付加効率を向上させるためには、オン抵抗Ronと帰還容量Cgdを共に低減する技術を開発することが課題となる。本発明の一つの目的は、移動体通信装置用半導体装置の電力付加効率を向上させる技術を提供することにある。本発明の他の目的は、移動体通信装置用半導体装置のチップサイズの小型化を推進する技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。1本発明の好ましい一態様である半導体装置は、第1導電型の半導体基板の主面の一部に、チャネル形成領域を挟んで互いに離間して形成された第2導電型のソースおよびドレインと、前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の主面の他部に、前記ソースと接するように形成された第1導電型の複数の打抜き層とを備えたMOSFETを有する半導体装置であって、前記ソースおよび前記ドレインは、前記半導体基板の主面の第1方向に沿って延在する平面パターンを有し、前記複数の打抜き層は、前記第1方向に沿って配列され、前記複数の打抜き層は、前記半導体基板に設けられた溝の内部に埋め込まれた導電膜からなり、前記複数の打抜き層のそれぞれは、前記第1方向と交差する第2方向に長辺を有する形状の平面パターンを有している。2本発明の好ましい一態様である半導体装置は、第1導電型の半導体基板の主面の第1領域にチャネル形成領域を挟んで互いに離間して形成された第2導電型のソースおよびドレインと、前記チャネル形成領域の上部にゲート絶縁膜を介して形成された多結晶シリコン膜からなるゲート電極と、前記ゲート電極の上部を覆うキャップ絶縁膜と、前記キャップ絶縁膜の上部を覆い、前記キャップ絶縁膜とはエッチングレートが異なるストッパ絶縁膜と、前記ストッパ絶縁膜の上部を覆う層間絶縁膜とを備えた半導体装置であって、前記ゲート電極の上部には、前記層間絶縁膜、前記ストッパ絶縁膜および前記キャップ絶縁膜を貫通して前記ゲート電極の表面に達する溝が形成され、前記溝の内部には、前記多結晶シリコン膜よりも電気抵抗が小さい導電膜が埋め込まれており、前記ゲート電極の延在方向に垂直な第1平面内における前記溝の幅は、前記第1平面内における前記ゲート電極のゲート長よりも大きい。3本発明の好ましい一態様である半導体装置の製造方法は、第1導電型の半導体基板の主面上にゲート絶縁膜を介してゲート電極を形成した後、前記ゲート電極の両側の前記半導体基板に不純物をイオン注入することによって、ソース、ドレインを形成する半導体装置の製造方法であって、前記ドレインを形成する工程は、a前記半導体基板のドレイン形成領域に不純物をイオン注入することによって、一端が前記ゲート電極の側壁下部に延在する第2導電型の第1ドレイン低濃度領域を形成する工程、b前記a工程の後、前記ゲート電極の側壁にサイドウォールスペーサを形成する工程、c前記b工程の後、前記半導体基板のドレイン形成領域に不純物をイオン注入することによって、前記第1ドレイン低濃度領域よりも不純物濃度が高い第2導電型の第2ドレイン低濃度領域を前記サイドウォールスペーサに対して自己整合で形成する工程、d前記第2ドレイン低濃度領域の一部に不純物をイオン注入することによって、前記第2ドレイン低濃度領域よりも不純物濃度が高く、一端が前記ゲート電極の側壁下部から離間する第2導電型のドレイン高濃度領域を形成する工程を含む。4本発明の好ましい一態様である半導体装置の製造方法は、第1導電型の半導体基板の主面の一部に、チャネル形成領域を挟んで互いに離間して形成された第2導電型のソースおよびドレインと、前記チャネル形成領域の上部にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の主面の他部に、前記ソースと接するように形成された第1導電型の複数の打抜き層とを備えたMOSFETを有する半導体装置の製造方法であって、前記複数の打抜き層を形成する工程は、a前記半導体基板に溝を形成する工程と、b前記溝の内部に導電膜を埋め込む工程とを含む。5本発明の好ましい一態様である半導体装置は、MISFETを有する半導体装置であって、第1導電型の半導体基板と、前記半導体基板に形成され、前記第1導電型と反対の導電型である第2導電型であり、且つ、前記MISFETのソース領域またはドレイン領域となる第1半導体領域および第2半導体領域と、前記第1半導体領域と前記第2半導体領域との間の領域である前記MISFETのチャネル形成領域と、前記チャネル形成領域上に形成された前記MISFETのゲート絶縁膜と、前記ゲート絶縁膜上に形成された前記MISFETのゲート電極と、前記半導体基板に形成された溝と、前記溝内に埋め込まれ、且つ、第1導電型の多結晶シリコン膜からなる打抜き層と、前記半導体基板および前記打抜き層に形成され、前記第1半導体領域と接する第1導電型の第3半導体領域と、前記ソース領域および前記打抜き層を含む前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された金属配線と、前記層間絶縁膜に形成され、且つ、前記ソース領域および前記金属配線と電気的に接続する第1プラグと、前記層間絶縁膜に形成され、且つ、前記第3半導体領域および前記金属配線と電気的に接続する第2プラグと、を備え、前記第1半導体領域、前記第2半導体領域および前記打抜き層は、第1方向に沿って延在する平面パターンを有し、前記第2プラグは、前記第1方向に沿って複数個形成されている。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。パワーMOSFETのオン抵抗Ronと帰還容量Cgdを共に小さくすることができるので、移動体通信装置用半導体装置の電力付加効率を向上させることができる。パワーMOSFETのゲート電極上の溝に埋め込んだ金属膜からなる低抵抗のプラグでゲート電極をシャントしてシート抵抗を低減することにより、シャント用Al合金配線の引き回し領域が不要となるので、パワーMOSFETが形成される半導体チップのサイズを縮小することができる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。実施の形態1本実施の形態1は、例えばGSM方式のネットワークを利用して情報を伝送するデジタル携帯電話に使用されるRFRadioFrequencyパワーモジュールに搭載される半導体装置である。図1は、本実施の形態1のRFパワーモジュールを構成する増幅回路の回路ブロック図を示している。この図には、例えばGSM900とDCS1800との2つの周波数帯が使用可能デュアルバンド方式で、それぞれの周波数帯でGMSKGaussianfilteredMinimumShiftKeying変調方式とEDGEEnhancedDataGSMEnvironment変調方式との2つの通信方式を使用可能なRFパワーモジュールに使用される増幅回路が示されている。増幅回路は、GSM900用の電力増幅回路102Aと、DCS1800用の電力増幅回路102Bと、それら電力増幅回路102A、102Bの増幅動作の制御や補佐などを行う周辺回路103とを有している。各電力増幅回路102A、102Bは、それぞれ3つの増幅段102A1~102A3、102B1~102B3と、3つの整合回路102AM1~102AM3、102BM1~102BM3とを有している。すなわち、入力端子104a、104bは、入力用の整合回路102AM1、102BM1を介して1段目の増幅段102A1、102B1の入力に電気的に接続され、1段目の増幅段102A1、102B1の出力は、段間用の整合回路102AM2、102BM2を介して2段目の増幅段102A2、102B2の入力に電気的に接続され、2段目の増幅段102A2、102B2の出力は、段間用の整合回路102AM3、102BM3を介して最終段の増幅段102A3、102B3の入力に電気的に接続され、最終段の増幅段102A3、102B3の出力は、出力端子105a、105bと電気的に接続されている。周辺回路103は、制御回路103Aと、上記増幅段102A1~102A3、102B1~102B3にバイアス電圧を印加するバイアス回路103Bなどを有している。制御回路103Aは、上記電力増幅回路102A、102Bに印加する所望の電圧を発生する回路であり、電源制御回路103A1およびバイアス電圧生成回路103A2を有している。電源制御回路103A1は、上記増幅段102A1~102A3、102B1~102B3の各々の出力用のパワーMOSFETのドレイン端子に印加される第1電源電圧を生成する回路である。また、上記バイアス電圧生成回路103A2は、上記バイアス回路103Bを制御するための第1制御電圧を生成する回路である。ここでは、電源制御回路103A1が外部のベースバンド回路から供給される出力レベル指定信号に基づいて上記第1電源電圧を生成すると、バイアス電圧生成回路103A2が電源制御回路103A1で生成された上記第1電源電圧に基づいて、上記第1制御電圧を生成するようになっている。上記ベースバンド回路は、上記出力レベル指定信号を生成する回路である。この出力レベル指定信号は、電力増幅回路102A、102Bの出力レベルを指定する信号で、携帯電話と基地局との間の距離、すなわち、電波の強弱に応じた出力レベルに基づいて生成されているようになっている。上記電力増幅回路102A、102Bのそれぞれは、上記3段の増幅段102A1~102A3、102B1~102B3として、3個のnチャネル型パワーMOSFETを順次従属接続した回路構成を有している。図2は、上記電力増幅回路102A、102Bが形成された半導体基板1の要部を示す断面図である。例えば比抵抗が5Ωcm程度のp型単結晶シリコンからなる半導体基板第1導電型の半導体基板、以下、基板という1の主面には、比抵抗が20Ωcm程度、膜厚が2μm程度のp型単結晶シリコンからなるエピタキシャル層2が形成されている。エピタキシャル層2の主面の一部には、p型ウエル5が形成されている。このp型ウエル5は、パワーMOSFETのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとしての機能を有している。p型ウエル5の表面には、酸化シリコンからなるゲート絶縁膜6を介してパワーMOSFETのゲート電極7が形成されている。ゲート電極7は、例えばn型の多結晶シリコン膜とタングステンシリサイドWSiX膜の積層膜からなる。ゲート電極7の下部のp型ウエル5は、パワーMOSFETのチャネルが形成される領域となる。ゲート電極7の側壁には、酸化シリコンからなるサイドウォールスペーサ12が形成されている。エピタキシャル層2の内部のチャネル形成領域を挟んで互いに離間する領域には、パワーMOSFETのソース、ドレインが形成されている。ドレインは、チャネル形成領域に接するn-型オフセットドレイン領域第1低濃度領域9と、このn-型オフセットドレイン領域9に接し、チャネル形成領域から離間して形成されたn型オフセットドレイン領域第2低濃度領域13と、n型オフセットドレイン領域13に接し、チャネル形成領域からさらに離間して形成されたn型ドレイン領域高濃度オフセット領域15とからなる。これらn-型オフセットドレイン領域9、n型オフセットドレイン領域13およびn型ドレイン領域15のうち、ゲート電極7に最も近いn-型オフセットドレイン領域9は不純物濃度が最も低く、ゲート電極7から最も離間したn型ドレイン領域15は不純物濃度が最も高い。後述するように、n-型オフセットドレイン領域9は、ゲート電極7に対して自己整合で形成され、n型オフセットドレイン領域13は、ゲート電極7の側壁のサイドウォールスペーサ12に対して自己整合で形成される。このように、本実施の形態のパワーMOSFETの一つの特徴は、ゲート電極7とn型ドレイン領域15との間に介在するオフセットドレイン領域を二重オフセット構造とし、ゲート電極7に最も近いn-型オフセットドレイン領域9の不純物濃度を相対的に低く、ゲート電極7から離間したn型オフセットドレイン領域13の不純物濃度を相対的に高くしたことにある。この構造により、ゲート電極7とドレインとの間に空乏層が広がるようになる結果、ゲート電極7とその近傍のn-型オフセットドレイン領域9との間に形成される帰還容量Cgdは小さくなる。また、n型オフセットドレイン領域13の不純物濃度が高いことから、オン抵抗Ronも小さくなる。n型オフセットドレイン領域13は、ゲート電極7から離間した位置に形成されているために、帰還容量Cgdに及ぼす影響は僅かである。すなわち、本実施の形態のパワーMOSFETによれば、従来のパワーMOSFETにおいては、互いにトレードオフの関係にあったオン抵抗Ronと帰還容量Cgdを共に小さくすることができるので、増幅回路の電力付加効率を向上させることができる。一方、パワーMOSFETのソースは、チャネル形成領域に接するn-型ソース領域低濃度領域10と、このn-型ソース領域10に接し、チャネル形成領域から離間して形成されたn型ソース領域高濃度領域16とからなる。チャネル形成領域に接するn-型ソース領域10は、チャネル形成領域から離間したn型ソース領域16に較べて不純物濃度が低く、かつ浅く形成されている。また、n-型ソース領域10の下部には、ソースからチャネル形成領域への不純物の広がりを抑制し、さらに短チャネル効果を抑制するためのp型ハロー領域11が形成されている。後述するように、n-型ソース領域10は、ゲート電極7に対して自己整合で形成され、n型ソース領域16は、ゲート電極7の側壁のサイドウォールスペーサ12に対して自己整合で形成される。n型ソース領域16の端部n-型ソース領域10と接する側と反対側の端部には、n型ソース領域16と接するp型打抜き層4が形成されている。このp型打抜き層4の表面近傍には、p型打抜き層4の表面を低抵抗化するためのp型半導体領域17が形成されている。p型打抜き層4は、ソースと基板1とを接続するための導電層であるが、本実施の形態のパワーMOSFETの一つの特徴は、エピタキシャル層2に形成した溝3の内部に埋め込んだp型多結晶シリコン膜からなる導電層によってp型打抜き層4を形成したことにある。従来のパワーMOSFETは、エピタキシャル層2に不純物をイオン注入することによって打抜き層を形成している。イオン注入によって形成したp型打抜き層は、単位面積当たりの寄生抵抗が大きいという欠点があるが、高濃度の不純物をドープしたp型多結晶シリコン膜を溝3の内部に埋め込むことにより、寄生抵抗の小さいp型打抜き層4を形成することができる。上記パワーMOSFETのp型打抜き層4p型半導体領域17、ソースn型ソース領域16およびドレインn型オフセットドレイン領域15のそれぞれの上部には、窒化シリコン膜20と酸化シリコン膜21とに形成されたコンタクトホール22内のプラグ23が接続されている。プラグ23は、W膜を主体とする導電膜で構成されている。p型打抜き層4p型半導体領域17およびソースn型ソース領域16には、プラグ23を介してソース電極25が接続され、ドレインn型オフセットドレイン領域15には、プラグ23を介してドレイン電極24が接続されている。ソース電極25およびドレイン電極24は、アルミニウムAl合金膜を主体とする導電膜で構成されている。ドレイン電極24およびソース電極25のそれぞれには、ドレイン電極24およびソース電極25を覆う酸化シリコン膜26に形成されたスルーホール27を介して配線28が接続されている。配線28は、アルミニウムAl合金膜を主体とする導電膜で構成されている。配線28の上部には、酸化シリコン膜と窒化シリコン膜の積層膜からなる表面保護膜29が形成されている。また、基板1の裏面には、例えばニッケルNi膜、チタンTi膜、Ni膜および金Au膜の積層膜からなるソース裏面電極31が形成されている。次に、図2に示すパワーMOSFETの製造方法を図3~図16を用いて工程順に説明する。まず、図3に示すように、p型単結晶シリコンからなる基板1の主面上に周知のエピタキシャル成長法を用いてp型単結晶シリコンからなるエピタキシャル層2を形成した後、周知のフォトリソグラフィ技術とドライエッチング技術とを用いてエピタキシャル層2の一部打抜き層形成領域をエッチングし、基板1に達する深さ2.2μm程度の溝3を形成する。次に、図4に示すように、溝3の内部を含む基板1上にCVD法でp型多結晶シリコン膜30を堆積した後、溝3の外部の多結晶シリコン膜30をエッチバック法で除去することにより、溝3の内部にp型多結晶シリコン膜30からなるp型打抜き層4を形成する。このように、不純物をドープしたp型多結晶シリコン膜を溝3の内部に埋め込むことにより、寄生抵抗の小さいp型打抜き層4を形成することができる。なお、多結晶シリコン膜に代えて溝3の内部に金属膜を埋め込むことにより、さらに寄生抵抗の小さい打抜き層を形成することができる。次に、図5に示すように、フォトレジスト膜40をマスクにしてエピタキシャル層2の一部にホウ素Bをイオン注入することによって、パンチスルーストッパ用のp型ウエル5を形成する。p型ウエル5は、主としてパワーMOSFETのソース形成領域とチャネル形成領域とに形成される。イオン注入条件は、例えば第1回目が加速エネルギー200keV、ドーズ量2.0×1013/cm2、第2回目が加速エネルギー50keV、ドーズ量1.0×1013/cm2である。続いて、エピタキシャル層2の表面をフッ酸で洗浄した後、図6に示すように、基板1を約800°Cで熱処理することによって、エピタキシャル層2の表面に膜厚11nm程度の酸化シリコン膜からなるゲート絶縁膜6を形成する。ゲート絶縁膜6は、熱酸化膜に代えて、窒素を含む酸化シリコン膜、いわゆる酸窒化膜を適用してもよい。この場合は、ゲート絶縁膜6の界面におけるホットエレクトロンのトラップを低減することができる。また、熱酸化膜の上部にCVD法で酸化シリコン膜を堆積し、これら2層の酸化膜でゲート絶縁膜6を構成してもよい。次に、ゲート絶縁膜6の上部にゲート電極7を形成する。ゲート電極7を形成するには、例えばゲート絶縁膜6の上部にCVD法で膜厚100nm程度のn型多結晶シリコン膜を堆積し、続いてn型多結晶シリコン膜の上部にCVD法で膜厚150nmのWSiX膜を堆積し、さらにWSiX膜の上部にCVD法で膜厚150nmの酸化シリコン膜からなるキャップ絶縁膜8を堆積した後、フォトレジスト膜をマスクにしてキャップ絶縁膜8、WSiX膜およびn型多結晶シリコン膜をドライエッチングする。ゲート電極7のゲート長は、0.23μm程度である。次に、図7に示すように、フォトレジスト膜41をマスクにしてエピタキシャル層2の一部にリンPをイオン注入することによって、n-型オフセットドレイン領域9を形成する。n-型オフセットドレイン領域9は、その端部がチャネル形成領域と接するように、ゲート電極7の側壁下部で終端する。n-型オフセットドレイン領域9を形成するためのイオン注入条件は、例えば加速エネルギー40keV、ドーズ量8.0×1012/cm2である。このように、n-型オフセットドレイン領域9の不純物濃度を低くすることにより、ゲート電極7とドレインとの間に空乏層が広がるようになるので、両者の間に形成される帰還容量Cgdが低減される。次に、フォトレジスト膜41を除去した後、図8に示すように、フォトレジスト膜42をマスクにしてp型ウエル5の表面にヒ素Asをイオン注入することによって、n-型ソース領域10を形成する。このときのイオン注入条件は、例えば加速エネルギー15keV、ドーズ量3.0×1015/cm2である。このように、不純物Asを低加速エネルギーでイオン注入し、n-型ソース領域10を浅く形成することにより、ソースからチャネル形成領域への不純物の広がりを抑制できるので、しきい値電圧の低下を抑制することができる。次に、上記不純物Asのイオン注入に引き続いて、図9に示すように、フォトレジスト膜42をマスクにしてp型ウエル5の表面にホウ素Bをイオン注入することによって、n-型ソース領域10の下部にp型ハロー領域11を形成する。このとき、基板1の主面に対して30度の斜め方向から不純物をイオン注入する斜めイオン注入法を用い、例えば加速エネルギー15keV、ドーズ量7.0×1012/cm2で不純物をイオン注入した後、基板1を90度回転するという操作を4回繰り返す。p型ハロー領域11は、必ずしも形成する必要はないが、これを形成した場合は、ソースからチャネル形成領域への不純物の広がりがさらに抑制され、さらに短チャネル効果が抑制されるので、しきい値電圧の低下をさらに抑制することができる。次に、フォトレジスト膜42を除去した後、図10に示すように、ゲート電極7の側壁にサイドウォールスペーサ12を形成する。サイドウォールスペーサ12は、基板1上にCVD法で酸化シリコン膜を堆積した後、この酸化シリコン膜を異方性エッチングして形成する。サイドウォールスペーサ12用の酸化シリコン膜は、具体的には有機ソースであるTEOStetraethylorthosilicateを熱分解して形成するHLDHighTemperatureLowPressureDecomposition膜が用いられる。HLD膜は、膜厚均一性に優れ、また膜中に不純物が拡散し難いという特徴がある。次に、図11に示すように、ドレイン形成領域の上部に開口を有するフォトレジスト膜43をマスクにして、n-型オフセットドレイン領域9の一部にリンPをイオン注入する。このときのイオン注入条件は、例えば加速エネルギー40keV、ドーズ量8.0×1012/cm2である。これにより、n-型オフセットドレイン領域9の一部には、ゲート電極7のドレイン側の側壁に形成されたサイドウォールスペーサ12に対して自己整合的にn型オフセットドレイン領域13が形成される。上記イオン注入の加速エネルギーは、n-型オフセットドレイン領域9を形成する際に行うイオン注入の加速エネルギーと同じなので、n型オフセットドレイン領域13の接合深さは、n-型オフセットドレイン領域9の接合深さとほぼ同じになる。また、n型オフセットドレイン領域13に注入された不純物は、n-型オフセットドレイン領域9に注入された不純物と同じ導電型の不純物Pなので、n型オフセットドレイン領域13の不純物濃度は、n-型オフセットドレイン領域9の不純物濃度よりも高くなる。すなわち、n型オフセットドレイン領域13は、n-型オフセットドレイン領域9よりも低抵抗となるので、オン抵抗Ronを低減することができる。n-型オフセットドレイン領域9は、ゲート電極7に対して自己整合的に形成されるのに対し、n型オフセットドレイン領域13は、ゲート電極7の側壁のサイドウォールスペーサ12に対して自己整合的に形成されることから、n型オフセットドレイン領域13は、ゲート長方向に沿ったサイドウォールスペーサ12の膜厚に相当する分、ゲート電極7から離間して形成される。従って、n型オフセットドレイン領域13の不純物濃度を高くしても、帰還容量Cgdに及ぼす影響は僅かである。次に、フォトレジスト膜43を除去した後、図12に示すように、n型オフセットドレイン領域13の一部とソース形成領域のp型ウエル5のそれぞれの上部に開口を有するフォトレジスト膜44をマスクにして、n型オフセットドレイン領域13とp型ウエル5のそれぞれの一部にヒ素Asをイオン注入する。このときのイオン注入条件は、例えば加速エネルギー60keV、ドーズ量8.0×1015/cm2である。上記のイオン注入により、n型オフセットドレイン領域13の一部には、n型オフセットドレイン領域13よりも不純物濃度が高く、かつn型オフセットドレイン領域13よりもさらにチャネル形成領域から離間したn型ドレイン領域15が形成される。なお、このとき、高不純物濃度のn型ドレイン領域15を低不純物濃度のn型オフセットドレイン領域13やn-型オフセットドレイン領域9に比べて浅く形成することにより、ソース、ドレイン間の寄生容量ドレイン容量を低減することができる。また、上記のイオン注入により、p型ウエル5には、n-型ソース領域10よりも不純物濃度が高く、かつn-型ソース領域10よりも底部の位置が深いn型ソース領域16が形成される。n型ソース領域16は、ゲート電極7の側壁のサイドウォールスペーサ12に対して自己整合的に形成されるので、ゲート長方向に沿ったサイドウォールスペーサ12の膜厚に相当する分、チャネル形成領域から離間して形成される。このように、n型ソース領域16をサイドウォールスペーサ12に対して自己整合的に形成することにより、n型ソース領域16とチャネル形成領域との距離を高精度に規定することができる。他方、ゲート電極7の側壁にサイドウォールスペーサ12を形成せず、フォトレジスト膜をマスクにしたイオン注入によってチャネル形成領域から離間したn型ソース領域16を形成しようとすると、フォトマスクの合わせずれによってn型ソース領域16とチャネル形成領域との距離がばらついてしまう。この場合、n型ソース領域16の端部がチャネル形成領域に近づき過ぎると、n型ソース領域16の不純物がチャネル形成領域に拡散し、しきい値電圧がばらついてしまう。他方、n型ソース領域16の端部がチャネル形成領域から離れ過ぎると、ソース抵抗が増加してしまう。従って、n型ソース領域16をサイドウォールスペーサ12に対して自己整合で形成する本実施の形態によれば、パワーMOSFETを微細化した場合でも上記のような問題を回避できるので、パワーMOSFETの微細化を推進することができる。ここまでの工程により、n-型オフセットドレイン領域9とn型オフセットドレイン領域13とn型ドレイン領域15とからなるドレイン、およびn-型ソース領域10とn型ソース領域16とからなるソースを有するパワーMOSFETが完成する。次に、フォトレジスト膜44を除去した後、図13に示すように、p型打抜き層4の上部を開口したフォトレジスト膜45をマスクにしてp型打抜き層4の表面にフッ化ホウ素BF2をイオン注入することにより、p型半導体領域17を形成し、p型打抜き層4の表面を低抵抗化する。イオン注入条件は、例えば加速エネルギー50keV、ドーズ量2.0×1015/cm2である。次に、フォトレジスト膜45を除去した後、図14に示すように、基板1上にCVD法で膜厚50nm程度の窒化シリコン膜20と膜厚800nm程度の酸化シリコン膜21とを堆積した後、化学的機械研磨法を用いて酸化シリコン膜21の表面を平坦化し、続いてフォトレジスト膜をマスクにして酸化シリコン膜21と窒化シリコン膜20とをドライエッチングすることにより、p型打抜き層4p型半導体領域17、ソースn型ソース領域17およびドレインn型ドレイン領域15のそれぞれの上部にコンタクトホール22を形成する。次に、図15に示すように、コンタクトホール22の内部にW膜を主体とするプラグ23を埋め込んだ後、酸化シリコン膜21の上部にアルミニウムAl合金膜を主体とするドレイン電極24とソース電極25とを形成する。次に、図16に示すように、ドレイン電極24およびソース電極25の上部にCVD法で膜厚900nm程度の酸化シリコン膜26を堆積し、続いて酸化シリコン膜26の一部をエッチングしてスルーホール27を形成した後、酸化シリコン膜26の上部にアルミニウムAl合金膜を主体とする配線28を形成し、配線28とドレイン電極24および配線28とソース電極25をそれぞれ接続する。次に、配線28の上部にCVD法で堆積した膜厚300nm程度の酸化シリコン膜と膜厚500nm程度の窒化シリコン膜とからなる表面保護膜29を形成する。その後、表面保護膜29の一部を選択的に除去して配線28の一部図示しないパッド部を露出した後、基板1の裏面を280nm程度研磨し、続いて基板1の裏面にソース裏面電極31を形成する。ここまでの工程により、前記図2に示す電力増幅回路が略完成する。ソース裏面電極31は、例えば膜厚0.1μm程度のニッケルNi膜、膜厚0.15μm程度のチタンTi膜、膜厚0.1μm程度のNi膜および膜厚1.3μm程度の金Au膜をスパッタリング法で順次堆積することによって形成する。基板1は、半導体チップに個片化された後、ソース裏面電極31を介してモジュール基板に半田付けされる。図17は、ゲート電極7とn型ドレイン領域15との間に介在するオフセットドレイン領域を二重オフセット構造とし、ゲート電極7に近いn-型オフセットドレイン領域9の不純物濃度を相対的に低く、ゲート電極7から離間したn型オフセットドレイン領域13の不純物濃度を相対的に高くした本実施の形態のパワーMOSFETの帰還容量Cgdおよびオン抵抗Ronと、このような二重オフセット構造を有しない従来のパワーMOSFETの帰還容量Cgdおよびオン抵抗Ronとを比較したものである。図示のように、本実施の形態のパワーMOSFETは、従来のパワーMOSFETに較べて帰還容量Cgdおよびオン抵抗Ronが共に低減されている。この結果、図18に示すように、本実施の形態のパワーMOSFETを用いた増幅回路は、従来のパワーMOSFETを用いた増幅回路に較べて電力付加効率PAEが2程度向上することが本発明者の実測によって判明した。図19は、本実施の形態のパワーMOSFETを用いた増幅回路を有する半導体チップ1Aが搭載されたRFパワーモジュールの概略斜視図である。半導体チップ1Aは、基板1の裏面をモジュール基板50の主面と対向させた状態でキャビティ内に搭載されている。半導体チップ1Aは、Auワイヤ51を介して伝送線路52と電気的に接続されている。伝送線路52には、半導体チップ1Aの他、インピーダンス整合用のコンデンサ53などが接続されている。Auワイヤ51は、インダクタとしての機能を有し、伝送線路52は、インピーダンス整合用のインダクタとしての機能を有している。基板1の裏面に形成されたソース裏面電極31は、チップ搭載用の電極54に半田付けされている。電極54は、モジュール基板50内のサーマルビア55を通じてモジュール基板50の裏面のGND電極56と電気的かつ熱的に接合されている。モジュール基板50の主面はモールド樹脂57で覆われ、半導体チップ1Aやコンデンサ53などが封止されている。実施の形態2前記実施の形態1のパワーMOSFETは、高濃度の不純物をドープしたp型多結晶シリコン膜を溝3の内部に埋め込むことによって、p型打抜き層4を形成している。このような方法で形成したp型打抜き層4は、不純物のイオン注入によって形成した打抜き層よりも寄生抵抗を小さくできる利点がある。しかし、導電膜を溝の内部に埋め込んで打抜き層を形成する方法は、基板1に深い溝を掘るためにプロセス的な制約が多く、自由に打抜き層を配置することが困難である。すなわち、多結晶シリコン膜や金属膜などの導電膜を溝に埋め込んで打抜き層を形成するためには、まずアスペクト比の高い溝を掘り、その内部に隙間なく導電膜を埋め込まなければならない。溝の内部の導電膜中にボイド空隙が生じると基板の表面は平坦化されないため、後に続く各種の膜堆積工程において、打抜き層の段差が原因で膜のはがれ等の不良を起こす可能性が高い。従って、溝の深さや導電膜堆積装置などによって、溝の幅に制限が生じる。打抜き層の平面レイアウトは、図20に示すような一辺の幅が一定の長方形が最も不良を起こしにくい。これは、このような形状の場合、溝の幅が変化している領域が存在していないため、導電膜が均一に埋め込まれるからである。他方、図21に示すように、長方形の溝が十字あるいはT字に交差するレイアウトにおいては、交差している部分で溝の幅が他の部分より広くなる。このため、溝の幅が広くなった部分で導電膜が均一に埋め込まれない可能性が生じ、前述したような膜のはがれ等の不良を起こす可能性がある。溝の幅が広くなった部分にも導電膜を均一に埋め込むことのできる導電膜堆積装置があれば、このような十字やT字のレイアウトも許容されるが、通常の場合は装置が対応できないケースが多い。また、このような打抜き層は溝が深いために、溝の幅とその間隔を打抜き層に接続されるコンタクトホールの幅よりも広くしなければならない。フィンガー形状のパワーMOSFETにおいて、図22のように打抜き層4の長手方向をフィンガーの長手方向に対して平行に配置する場合を考える。この場合、打抜き層4とそれに接続されるコンタクトホール22aは、マスク合わせのマージンを考慮してフィンガーに対して垂直方向に複数個配置し、両側の端部を合わせ精度分だけ、長手方向を広げる必要がある。一方、図23のように、打抜き層4の長手方向をフィンガーの長手方向に対して垂直に配置した場合は、マスク合わせのマージン分広げるのは、打抜き層4とコンタクトホール22aではなく、打抜き層4そのものとなる。従って、図22のレイアウトと比較して打抜き層4の面積が広がる結果、打抜き層4の寄生抵抗を低減することができる。図24は、打抜き層4の一辺の幅を0.4μm、打抜き層4同士の間隔を0.4μmとした時、図22の平行に配置するレイアウトと図23の垂直に配置するレイアウトで、各種セルピッチに対する打抜き層4の面積を比較したものである。図に示すように、垂直に配置するレイアウト実線の方が平行に配置するレイアウト破線に較べて打抜き層4の面積が大きくなるので、寄生抵抗を低減することができる。また、図22に示すような打抜き層4のレイアウトでは、最適なセルピッチは離散的な数値となり、打抜き層4の一辺の幅が0.4μm、打抜き層4同士の間隔が0.4μmというような配置の制限が生じる。例えば、ソースと隣接した位置にフィンガーの長手方向と平行に打抜き層4を1つ配置するとセルピッチは3.5μmとなるとする。この場合、打抜き層を2つに増やすとセルピッチは3.9μmとなる。また、図22に示すような打抜き層4のレイアウトでは、最適なセルピッチは離散的な数値となり、打抜き層4の一辺の幅が0.4μm、打抜き層4同士の間隔が0.4μmというような配置の制限が生じる。例えば、ソースと隣接した位置にフィンガーの長手方向と平行に打抜き層4を1つ配置するとセルピッチは3.5μmとなるとする。この場合、打抜き層を2つに増やすとセルピッチは3.9μmとなる。一方、図23に示すような打抜き層4のレイアウトでは、セルピッチの変更に対応して打抜き層4の長手方向の長さを変えればよい。従って、周囲の条件に合わせて比較的自由にセルピッチを変更することが可能である。図25は、打抜き層4の平面レイアウトをメアンダ型とし、図26は、メッシュ型にした例である。これらのレイアウトは、打抜き層4の一部で幅が変化しているので、図23のレイアウトに較べると導電膜の埋め込みが困難となるが、図23のレイアウトよりも打抜き層4の面積が大きいので、寄生抵抗をさらに低減することができる。また、比較的自由にセルピッチを変更することが可能である。実施の形態3図27は、本実施の形態のパワーMOSFETを示す基板1の要部断面図である。本実施の形態のnチャネル型パワーMOSFETは、ゲート電極7をn型の多結晶シリコン膜のみで構成すると共に、ゲート電極7の上部の絶縁膜に長溝32を設け、この長溝32の内部に埋め込んだプラグ23でゲート電極7をシャントしている。プラグ23は、コンタクトホール22の内部に埋め込まれたプラグ23と同じく、W膜を主体とする金属膜からなる。長溝32は、ゲート電極7とほぼ同程度の長さを有し、ゲート電極7と平行して延在している。ゲート電極7の上部に長溝32を形成するには、パワーMOSFETの上部に酸化シリコン膜21を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜21をドライエッチングし、ゲート電極7の上部を覆う窒化シリコン膜21の表面でエッチングを一旦停止する。次に、窒化シリコン膜21をドライエッチングした後、窒化シリコン膜21の下層の酸化シリコン膜キャップ絶縁膜8をエッチングすることにより、ゲート電極7の表面に達する長溝32が形成される。このように、ゲート電極7の上部を覆う窒化シリコン膜21の表面でエッチングを一旦停止し、次にキャップ絶縁膜8をエッチングすることにより、長溝32の幅をゲート電極7のゲート長より広くした場合でも、長溝32の底部が基板1に突き抜ける不具合を防止できる。これにより、長溝32の幅をゲート電極7のゲート長より広くし、長溝32に埋め込まれるプラグ23とゲート電極7とのコンタクト抵抗を低減することができる。また、長溝32の内部のプラグ23は、ソース、ドレインの上部のコンタクトホール22にプラグ23を埋め込む工程で同時に埋め込むことができる。このように、ゲート電極7の上部の長溝32に埋め込んだ金属膜からなる低抵抗のプラグ23でゲート電極7をシャントしてそのシート抵抗を低減することにより、ゲート電極7をシャントするための1層目あるいは2層目のAl合金配線が不要となる。これにより、シャント用Al合金配線の引き回し領域が不要となるので、パワーMOSFETが形成される半導体チップ1Aのサイズを縮小することができ、RFパワーモジュールの小型化を推進することができる。また、ゲート電極7を多結晶シリコンの単層膜で構成することにより、pチャネル型パワーMOSFETのゲート電極をp型の多結晶シリコン膜で構成することができる。これにより、pチャネル型パワーMOSFETを短チャネル効果が生じにくい表面チャネル型とすることができるので、pチャネル型パワーMOSFETの微細化による性能の向上を推進することができる。また、ゲート電極7を多結晶シリコンの単層膜で構成することにより、この多結晶シリコンの単層膜を使って同一半導体チップ1A内に抵抗素子33を作ることができる。また、多結晶シリコンの単層膜で構成されたゲート電極7をMIM型容量素子の一方の電極として利用することも可能である。このように、ゲート電極7を多結晶シリコンの単層膜で構成し、ゲート電極7の上部の長溝32に埋め込んだプラグ23でシャントすることにより、同一半導体チップ1A内に抵抗素子33や容量素子を容易に作製することができるので、RFパワーモジュールの1チップ化を推進することができる。また、これにより、半導体チップ1Aが搭載されるモジュール基板50の配線レイアウトが容易となるので、RFパワーモジュールの電力付加効率の向上および小型化を推進することができる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。