"スタティックランダムアクセスメモリセルを備えた半導体装置であって、半導体基板の主表面にそれぞれ規定された複数の素子形成領域と、複数の前記素子形成領域における所定の素子形成領域にそれぞれ形成された、第1アクセストランジスタおよび第2アクセストランジスタを含むアクセストランジスタ、第1ドライブトランジスタおよび第2ドライブトランジスタを含むドライブトランジスタならびに第1ロードトランジスタおよび第2ロードトランジスタを含むロードトランジスタと、前記アクセストランジスタ、前記ドライブトランジスタおよび前記ロードトランジスタのそれぞれにおける所定の部位に電気的に接続されるように形成された複数のコンタクトプラグと、複数の前記コンタクトプラグのうち、所定のコンタクトプラグにそれぞれ電気的に接続されるように形成された複数の第1配線と、複数の前記コンタクトプラグに対し、それぞれ所定のコンタクトプラグに電気的に接続されるように形成された複数の第1ヴィアと、複数の前記第1ヴィアに対し、それぞれ所定の第1ヴィアに電気的に接続されるように形成され、データの入出力を行うビット線として第1ビット線および第2ビット線を含む複数の第2配線と、複数の前記第2配線に対し、それぞれ所定の第2配線に電気的に接続されるように形成され、ワード線、電源配線および接地配線を含む複数の第3配線とを備え、前記第1アクセストランジスタは、データを記憶する第1記憶ノードと前記第1ビット線との間に電気的に接続されるとともに、前記第2アクセストランジスタは、データを記憶する第2記憶ノードと前記第2ビット線との間に電気的に接続され、前記第1アクセストランジスタのゲートおよび前記第2アクセストランジスタのゲートは前記ワード線に電気的に接続され、前記第1ドライブトランジスタは、前記第1記憶ノードと前記接地配線との間に電気的に接続されるとともに、前記第2ドライブトランジスタは、前記第2記憶ノードと前記接地配線との間に電気的に接続され、前記第1ロードトランジスタは、前記第1記憶ノードと前記電源配線との間に電気的に接続されるとともに、前記第2ロードトランジスタは、前記第2記憶ノードと前記電源配線との間に電気的に接続され、複数の前記コンタクトプラグのうち、前記アクセストランジスタのゲートに電気的に接続されている第1コンタクトプラグおよび前記ドライブトランジスタにおいて前記接地配線に接続される側に位置する第2コンタクトプラグのうちの少なくともいずれかと、複数の前記第1ヴィアのうち、前記第1コンタクトプラグおよび前記第2コンタクトプラグのいずれかと複数の前記第2配線のうちの所定の第2配線第1部とを電気的に接続する第1ヴィア第1部とは、前記第1ヴィア第1部が前記第1コンタクトプラグおよび前記第2コンタクトプラグのいずれかに直接接する態様で電気的に接続された、半導体装置。前記第1ヴィア第1部は、前記第1コンタクトプラグに直接接する態様で電気的に接続され、複数の前記コンタクトプラグのうち、前記アクセストランジスタにおいて前記ビット線に接続されている側に位置する第3コンタクトプラグに対し、複数の前記第1配線のうちの所定の第1配線第1部が接続され、前記第3コンタクトプラグと、複数の前記第1ヴィアのうち、前記第3コンタクトプラグと複数の前記第2配線のうちの所定の第2配線第2部とを電気的に接続する所定の第1ヴィア第2部とは、前記第1ヴィア第2部と前記第3コンタクトプラグとの間に前記第1配線第1部を介在させる態様で電気的に接続された、請求項1記載の半導体装置。前記第1ヴィア第1部は、前記第2コンタクトプラグに直接接する態様で電気的に接続され、複数の前記コンタクトプラグのうち、前記ロードトランジスタにおいて前記電源配線に接続されている側に位置する第4コンタクトプラグに対し、複数の前記第1配線のうちの所定の第1配線第2部が接続され、前記第4コンタクトプラグと、複数の前記第1ヴィアのうち、前記第4コンタクトプラグと複数の前記第2配線のうちの所定の第2配線第3部とを電気的に接続する所定の第1ヴィア第3部とは、前記第1ヴィア第3部と前記第4コンタクトプラグとの間に前記第1配線第2部を介在させる態様で電気的に接続された、請求項1記載の半導体装置。前記第1ヴィア第1部は、前記第1コンタクトプラグに直接形成されるように形成されるとともに、前記第2コンタクトプラグに直接接するように形成され、複数の前記コンタクトプラグのうち、前記アクセストランジスタにおいて前記ビット線に接続されている側に位置する第3コンタクトプラグに対し、複数の前記第1配線のうちの所定の第1配線第1部が接続され、前記第3コンタクトプラグと、複数の前記第1ヴィアのうち、前記第3コンタクトプラグと複数の前記第2配線のうちの所定の第2配線第2部とを電気的に接続する所定の第1ヴィア第2部とは、前記第1ヴィア第2部と前記第3コンタクトプラグとの間に前記第1配線第1部を介在させる態様で電気的に接続され、複数の前記コンタクトプラグのうち、前記ロードトランジスタにおいて前記電源配線に接続されている側に位置する第4コンタクトプラグに対し、複数の前記第1配線のうちの所定の第1配線第2部が接続され、前記第4コンタクトプラグと、複数の前記第1ヴィアのうち、前記第4コンタクトプラグと複数の前記第2配線のうちの所定の第2配線第3部とを電気的に接続する所定の第1ヴィア第3部とは、前記第1ヴィア第3部と前記第4コンタクトプラグとの間に前記第1配線第2部を介在させる態様で電気的に接続された、請求項1記載の半導体装置。スタティックランダムアクセスメモリセルを備えた半導体装置であって、半導体基板の主表面にそれぞれ規定された複数の素子形成領域と、複数の前記素子形成領域における所定の素子形成領域にそれぞれ形成された、第1アクセストランジスタおよび第2アクセストランジスタを含むアクセストランジスタ、第1ドライブトランジスタおよび第2ドライブトランジスタを含むドライブトランジスタならびに第1ロードトランジスタおよび第2ロードトランジスタを含むロードトランジスタと、前記アクセストランジスタ、前記ドライブトランジスタおよび前記ロードトランジスタのそれぞれにおける所定の部位に電気的に接続されるように形成された複数のコンタクトプラグと、複数の前記コンタクトプラグのうち、所定のコンタクトプラグにそれぞれ電気的に接続されるように形成された複数の第1配線と、複数の前記コンタクトプラグに対し、それぞれ所定のコンタクトプラグに電気的に接続されるように形成された複数の第1ヴィアと、複数の前記第1ヴィアに対し、それぞれ所定の第1ヴィアに電気的に接続されるように形成され、データの入出力を行うビット線として第1ビット線および第2ビット線を含む複数の第2配線と、複数の前記第2配線に対し、それぞれ所定の第2配線に電気的に接続されるように、複数の前記第2配線の上方に距離を隔てて形成され、ワード線、電源配線および接地配線を含む複数の第3配線とを備え、前記第1アクセストランジスタは、データを記憶する第1記憶ノードと前記第1ビット線との間に電気的に接続されるとともに、前記第2アクセストランジスタは、データを記憶する第2記憶ノードと前記第2ビット線との間に電気的に接続され、前記第1アクセストランジスタのゲートおよび前記第2アクセストランジスタのゲートは前記ワード線に電気的に接続され、前記第1ドライブトランジスタは、前記第1記憶ノードと前記接地配線との間に電気的に接続されるとともに、前記第2ドライブトランジスタは、前記第2記憶ノードと前記接地配線との間に電気的に接続され、前記第1ロードトランジスタは、前記第1記憶ノードと前記電源配線との間に電気的に接続されるとともに、前記第2ロードトランジスタは、前記第2記憶ノードと前記電源配線との間に電気的に接続され、複数の前記コンタクトプラグのうち、前記アクセストランジスタにおいて前記ビット線に接続される側に位置する第1コンタクトプラグおよび前記ロードトランジスタにおいて前記電源配線に接続される側に位置する第2コンタクトプラグのうちの少なくともいずれかと、複数の前記第1ヴィアのうち、前記第1コンタクトプラグおよび前記第2コンタクトプラグのいずれかと複数の前記第2配線のうちの所定の第2配線第1部とを電気的に接続する第1ヴィア第1部とは、前記第1ヴィア第1部が前記第1コンタクトプラグおよび前記第2コンタクトプラグのいずれかに直接接する態様で電気的に接続された、半導体装置。前記第1ヴィア第1部は、前記第1コンタクトプラグに直接接する態様で電気的に接続された、請求項5記載の半導体装置。前記第1ヴィア第1部は、前記第2コンタクトプラグに直接接する態様で電気的に接続された、請求項5記載の半導体装置。前記第1ヴィア第1部は、前記第1コンタクトプラグに直接接する態様で電気的に接続されるとともに、前記第2コンタクトプラグに直接接する態様で電気的に接続された、請求項5記載の半導体装置。複数の前記コンタクトプラグのうち、前記アクセストランジスタのゲートに電気的に接続されている第3コンタクトプラグと、複数の前記第1ヴィアのうち、前記第3コンタクトプラグと複数の前記第2配線のうちの所定の第2配線第2部とを電気的に接続する第1ヴィア第2部とは、前記第1ヴィア第2部が前記第3コンタクトプラグに直接接する態様で電気的に接続され、複数の前記コンタクトプラグのうち、前記ドライブトランジスタにおいて前記接地配線に接続される側に位置する第4コンタクトプラグと、複数の前記第1ヴィアのうち、前記第4コンタクトプラグと複数の前記第2配線のうちの所定の第2配線第3部とを電気的に接続する第1ヴィア第3部とは、前記第1ヴィア第3部が前記第4コンタクトプラグに直接接する態様で電気的に接続された、請求項8記載の半導体装置。所定の誘電率を有し、複数の前記第1配線のパターンに対応した配線溝が形成された層間絶縁膜を備え、複数の前記第1配線は、前記配線溝に形成された銅配線である、請求項1~9のいずれかに記載の半導体装置。しかしながら、従来の半導体装置では次のような問題点があった。近年の半導体装置では、配線として、銅配線が適用されている。銅配線は、ダマシン法によって形成される。すなわち、層間絶縁膜に対して配線パターンに対応した配線溝を形成し、その配線溝に銅膜等を充填することによって配線が形成されることになる。配線溝を形成するための写真製版に用いられるフォトマスクでは、配線の設計パターンに対応したレジストパターンを精度よく形成するために、光近接効果補正OPC:OpticalProximityCorrectionと称される光学的な補正を行ったパターンが遮光膜に形成されることになる。上述したロジック回路とSRAMのメモリセルとが1つのチップに搭載されている半導体装置では、SRAMのメモリセル領域に形成される配線の方が、ロジック回路領域に形成される配線よりも密に配置される。さらに、そのSRAMのメモリセル領域に形成される配線では、第1配線が、第2配線および第3配線に比べてより蜜に配置されることになる。このため、この第1配線に関しては、特に、相対的に長さが短い配線の設計パターンについて、隣接して配置される他の第1配線との関係で光近接効果補正を十分に行うことができず、配線の設計パターンに対応したレジストパターン配線溝のパターンを精度よく形成することができないことがあった。さらに、そのようなレジストパターンをマスクとして形成される配線溝に銅膜等を良好に充填することができず、所望の第1配線を形成することができないことがあった。その結果、SRAMのメモリセルとしての機能を十分に発揮させることができなくなる。本発明は、上記問題点を解決するためになされたものであり、その目的は、SRAMのメモリセルにおける配線を確実に形成することがきて、電気的な接続が良好に行われる半導体装置を提供することである。本発明の一実施の形態に係る半導体装置は、スタティックランダムアクセスメモリセルを備えた半導体装置であって、複数の素子形成領域と、第1アクセストランジスタおよび第2アクセストランジスタを含むアクセストランジスタ、第1ドライブトランジスタおよび第2ドライブトランジスタを含むドライブトランジスタならびに第1ロードトランジスタおよび第2ロードトランジスタを含むロードトランジスタと、複数のコンタクトプラグと、複数の第1配線と、複数の第1ヴィアと、複数の第2配線と、複数の第3配線とを備えている。複数の素子形成領域は、半導体基板の主表面にそれぞれ規定されている。アクセストランジスタ、ドライブトランジスタおよびロードトランジスタは、複数の素子形成領域における所定の素子形成領域にそれぞれ形成されている。複数のコンタクトプラグは、アクセストランジスタ、ドライブトランジスタおよびロードトランジスタのそれぞれにおける所定の部位に電気的に接続されるように形成されている。複数の第1配線は、複数のコンタクトプラグのうち、所定のコンタクトプラグにそれぞれ電気的に接続されるように形成されている。複数の第1ヴィアは、複数のコンタクトプラグに対し、それぞれ所定のコンタクトプラグに電気的に接続されるように形成されている。複数の第2配線は、複数の第1ヴィアに対し、それぞれ所定の第1ヴィアに電気的に接続されるように形成され、データの入出力を行うビット線として第1ビット線および第2ビット線を含んでいる。複数の第3配線は、複数の第2配線に対し、それぞれ所定の第2配線に電気的に接続されるように形成され、ワード線、電源配線および接地配線を含んでいる。第1アクセストランジスタは、データを記憶する第1記憶ノードと第1ビット線との間に電気的に接続されるとともに、第2アクセストランジスタは、データを記憶する第2記憶ノードと第2ビット線との間に電気的に接続されている。第1アクセストランジスタのゲートおよび第2アクセストランジスタのゲートはワード線に電気的に接続されている。第1ドライブトランジスタは、第1記憶ノードと接地配線との間に電気的に接続されるとともに、第2ドライブトランジスタは、第2記憶ノードと接地配線との間に電気的に接続されている。第1ロードトランジスタは、第1記憶ノードと電源配線との間に電気的に接続されるとともに、第2ロードトランジスタは、第2記憶ノードと電源配線との間に電気的に接続されている。複数のコンタクトプラグのうち、アクセストランジスタのゲートに電気的に接続されている第1コンタクトプラグおよびドライブトランジスタにおいて接地配線に接続される側に位置する第2コンタクトプラグのうちの少なくともいずれかと、複数の第1ヴィアのうち、第1コンタクトプラグおよび第2コンタクトプラグのいずれかと複数の第2配線のうちの所定の第2配線第1部とを電気的に接続する第1ヴィア第1部とは、第1ヴィア第1部が第1コンタクトプラグおよび第2コンタクトプラグのいずれかに直接接する態様で電気的に接続されている。本発明の他の実施の形態に係る半導体装置は、スタティックランダムアクセスメモリセルを備えた半導体装置であって、複数の素子形成領域と、第1アクセストランジスタおよび第2アクセストランジスタを含むアクセストランジスタ、第1ドライブトランジスタおよび第2ドライブトランジスタを含むドライブトランジスタならびに第1ロードトランジスタおよび第2ロードトランジスタを含むロードトランジスタと、複数のコンタクトプラグと、複数の第1配線と、複数の第1ヴィアと、複数の第2配線と、複数の第3配線とを備えている。複数の素子形成領域は、半導体基板の主表面にそれぞれ規定されている。アクセストランジスタ、ドライブトランジスタおよびロードトランジスタは、複数の素子形成領域における所定の素子形成領域にそれぞれ形成されている。複数のコンタクトプラグは、アクセストランジスタ、ドライブトランジスタおよびロードトランジスタのそれぞれにおける所定の部位に電気的に接続されるように形成されている。複数の第1配線は、複数のコンタクトプラグのうち、所定のコンタクトプラグにそれぞれ電気的に接続されるように形成されている。複数の第1ヴィアは、複数のコンタクトプラグに対し、それぞれ所定のコンタクトプラグに電気的に接続されるように形成されている。複数の第2配線は、複数の第1ヴィアに対し、それぞれ所定の第1ヴィアに電気的に接続されるように形成され、データの入出力を行うビット線として第1ビット線および第2ビット線を含んでいる。複数の第3配線は、複数の第2配線に対し、それぞれ所定の第2配線に電気的に接続されるように形成され、ワード線、電源配線および接地配線を含んでいる。第1アクセストランジスタは、データを記憶する第1記憶ノードと第1ビット線との間に電気的に接続されるとともに、第2アクセストランジスタは、データを記憶する第2記憶ノードと第2ビット線との間に電気的に接続されている。第1アクセストランジスタのゲートおよび第2アクセストランジスタのゲートはワード線に電気的に接続されている。第1ドライブトランジスタは、第1記憶ノードと接地配線との間に電気的に接続されるとともに、第2ドライブトランジスタは、第2記憶ノードと接地配線との間に電気的に接続されている。第1ロードトランジスタは、第1記憶ノードと電源配線との間に電気的に接続されるとともに、第2ロードトランジスタは、第2記憶ノードと電源配線との間に電気的に接続されている。複数のコンタクトプラグのうち、アクセストランジスタにおいてビット線に接続される側に位置する第1コンタクトプラグおよびロードトランジスタにおいて電源配線に接続される側に位置する第2コンタクトプラグのうちの少なくともいずれかと、複数の第1ヴィアのうち、第1コンタクトプラグおよび第2コンタクトプラグのいずれかと複数の第2配線のうちの所定の第2配線第1部とを電気的に接続する第1ヴィア第1部とは、第1ヴィア第1部が第1コンタクトプラグおよび第2コンタクトプラグのいずれかに直接接する態様で電気的に接続されている。本発明の一実施の形態に係る半導体装置によれば、SRAMのメモリセルにおける配線を確実に形成することができて、電気的な接続を良好に行うことができる。本発明の他の実施の形態に係る半導体装置によれば、SRAMのメモリセルにおける配線を確実に形成することができて、電気的な接続を良好に行うことができる。実施の形態1ここでは、SRAMのメモリセルの第1配線のうち、相対的に長さの短い第1配線に接近している特定の第1配線をなくして、対応するヴィアをコンタクトプラグに直接接続させた半導体装置について、3つのバリエーション第1例~第3例を挙げて説明する。まず、初めに、SRAMのメモリセルの等価回路について説明する。図1に示すように、SRAMのメモリセルは、2つのインバータをクロスカップリングさせたフリップフロップと、2つのアクセストランジスタT1,T2とにより構成される。フリップフロップには、クロスカップリングさせた2つの記憶ノードSN1,SN2が設けられている。アクセストランジスタT1,T2は、記憶ノードSN1,SN2とビット線BL,/BLとの間に接続されている。アクセストランジスタT1,T2のゲートは、ワード線WLに接続されている。フリップフロップでは、記憶ノードSN1,SN2と接地配線Vssとの間にドライブトランジスタT3,T4が接続されている。また、記憶ノードSN1,SN2と電源線Vddとの間にロードトランジスタT5,T6が接続されている。ドライブトランジスタT3のゲート、ロードトランジスタT5のゲートおよび記憶ノードSN2が互いに電気的に接続されている。また、ドライブトランジスタT4のゲート、ロードトランジスタT6のゲートおよび記憶ノードSN1が互いに電気的に接続されている。データの読み出しおよび書き込み前には、ビット線BL、/BLはともにHレベルにプリチャージされる。たとえば、記憶ノードSN1、SN2にそれぞれHレベル、Lレベルを記憶するメモリセルにおいて、データを読み出す際には、オンしているドライブトランジスタT4がビット線/BLにチャージされた電荷をアクセストランジスタT2を介して引き抜き、ビット線/BLの電位を下げる。図示しないセンスアンプがビット線/BLの電圧低下を検知する。また、同メモリセルのデータを書き換える際には、図示しないライトドライバがHレベルにチャージされたビット線BLおよびアクセストランジスタT1を介して記憶ノードN1にチャージされた電荷を引き抜く動作を行う。第1例次に、第1例に係る半導体装置におけるSRAMのメモリセルの多層配線構造について説明する。各トランジスタと第1配線との接続構造平面構造を図2に示し、第1配線と第2配線との接続構造平面構造を図3に示す。また、第2配線と第3配線との接続構造平面構造を図4に示し、その多層配線構造の全体の鳥瞰図を図5に示す。図2、図3、図4および図5に示すように、この半導体装置におけるSRAMのメモリセルでは、アクセストランジスタT1のゲート配線部GHA1に電気的に接続されるコンタクトプラグCPS1に対して、ワード線としての第3配線M32に電気的に接続されることになるヴィアVS1が直接接続されている。また、アクセストランジスタT2のゲート配線部GHA2に電気的に接続されるコンタクトプラグCPS2に対して、ワード線としての第3配線M32に電気的に接続されることになるヴィアVS2が直接接続されている。すなわち、このSRAMのメモリセルでは、後述する比較例に係るSRAMのメモリセルにおいて形成されている第1配線のうち、アクセストランジスタのゲート配線部とワード線とを電気的に接続するために形成されている第1配線が形成されていない。このため、アクセストランジスタT1のアクセスゲート電極AG1ゲート配線部GHA1は、コンタクトプラグCPS1、ヴィアVS1、第2配線M22およびヴィア22を介して、ワード線WLとしての第3配線M32に電気的に接続されることになる。また、アクセストランジスタT2のアクセスゲート電極AG2ゲート配線部GHA2は、コンタクトプラグCPS2、ヴィアVS2、第2配線M26およびヴィアV23を介して、ワード線WLとしての第3配線M32に電気的に接続されることになる。アクセストランジスタT1のソース領域またはドレイン領域の一方は、コンタクトプラグC4、第1配線M15およびヴィアV13を介して、ビット線BLとしての第2配線M23に電気的に接続されている。アクセストランジスタT1のソース領域またはドレイン領域の他方は、コンタクトプラグC3、第1配線M14およびコンタクトプラグC6を介して、ロードトランジスタT5のソース領域またはドレイン領域の一方と、ロードトランジスタT6のロードゲート電極LG2と、ドライブトランジスタT4のドライブゲート電極DG2とに電気的に接続されている。また、アクセストランジスタT1のソース領域またはドレイン領域の他方は、ドライブトランジスタT3のソース領域またはドレイン領域の一方に電気的に接続されている。ドライブトランジスタT3のソース領域またはドレイン領域の他方は、コンタクトプラグC2、第1配線M11、ヴィアV11、第2配線M21およびヴィア21を介して、接地電位が与えられる接地配線Vssとしての第3配線M31に電気的に接続されている。ロードトランジスタT5のソース領域またはドレイン領域の他方は、コンタクトプラグC5、第1配線M13およびヴィアV14を介して、電源電位が与えられる電源配線Vddとしての第2配線M24に電気的に接続されている。アクセストランジスタT2のソース領域またはドレイン領域の一方は、コンタクトプラグC9、第1配線M16およびヴィアV16を介して、ビット線/BLとしての第2配線M25に電気的に接続されている。アクセストランジスタT2のソース領域またはドレイン領域の他方は、コンタクトプラグC10、第1配線M17およびコンタクトプラグC7を介して、ロードトランジスタT6のソース領域またはドレイン領域の一方と、ロードトランジスタT5のロードゲート電極LG1と、ドライブトランジスタT3のドライブゲート電極DG1とに電気的に接続されている。また、アクセストランジスタT2のソース領域またはドレイン領域の他方は、ドライブトランジスタT4のソース領域またはドレイン領域の一方に電気的に接続されている。ドライブトランジスタT4のソース領域またはドレイン領域の他方は、コンタクトプラグC11、第1配線M110、ヴィアV18、第2配線M27およびヴィアV24を介して、接地電位が与えられる接地配線Vssとしての第3配線M33に電気的に接続されている。ロードトランジスタT6のソース領域またはドレイン領域の他方は、コンタクトプラグC8、第1配線M18およびヴィアV15を介して、電源電位が与えられる電源配線Vddとしての第2配線M24に電気的に接続されている。コンタクトプラグC3,C6が記憶ノードSN1を構成し、コンタクトプラグC7、C10が記憶ノードSN2を構成する。なお、半導体装置における、SRAMのメモリセルが形成される領域以外の領域では、ロジック回路等図示せずが形成されている。次に、上述した半導体装置の製造方法の一例について説明する。まず、各工程図において示されるSRAは、図2に示される断面線VIA-VIAに対応する断面線に沿った断面図であり、SRBは、図2に示される断面線VIB-VIBに対応する断面線に沿った断面図である。また、各工程図では、ロジック領域の断面図も併せて示す。図6に示すように、半導体基板SUBにおける所定の領域に素子分離絶縁膜EBが形成される。次に、SRAMのメモリセルが形成されるメモリセル領域SRでは、素子分離絶縁膜EBによって規定される素子形成領域EFA,EFB図2参照を横切るように、ゲート配線部GHA1を含む所定のゲート配線部GHA2,GHDL1,GHDL2図2参照が形成される。一方、ロジック回路が形成されるロジック回路領域LRでは、ロジック回路を構成するトランジスタのゲート配線部GHLが形成される。次に、ゲート配線部GHA1等およびゲート配線部GHLを覆うように、たとえば、シリコン窒化膜等のライナー膜LL1が形成される。次に、そのライナー膜LL1を覆うように、たとえば、TEOSTetraEthoxyOrthoSilicateglass膜あるいはHDPHighDensityPlasma膜等によるコンタクト層間絶縁膜CSLが形成される。次に、図7に示すように、所定の写真製版処理を施すことにより、コンタクトホールを形成するためのフォトレジスト膜RM1が形成される。次に、図8に示すように、フォトレジスト膜RM1をマスクとしてコンタクト層間絶縁膜CSLにエッチングを施すことにより、メモリセル領域SRでは、ゲート配線部GHA1を露出するコンタクトホールCHSが形成される。一方、ロジック回路領域LRでは、ゲート配線部GHLを露出するコンタクトホールCHLが形成される。その後、フォトレジスト膜RM1が除去される。次に、図9に示すように、メモリセル領域SRでは、コンタクトホールCHS内に、たとえば、タングステン膜等によるコンタクトプラグCPS1が形成される。ロジック回路領域LRでは、コンタクトホールCHL内に、コンタクトプラグCPLが形成される。次に、コンタクトプラグCPS1,CPLを覆うように、シリコン窒化膜等のライナー膜LL2が形成される。次に、そのライナー膜LL2を覆うように、たとえば、Low-k膜によるM1層間絶縁膜M1SLが形成される。次に、図10に示すように、第1配線のための配線溝を形成するためのフォトレジスト膜RM2が形成される。このとき、コンタクトプラグCPS1CPS2に接続される第1配線は形成されないため、フォトレジスト膜RM2は、コンタクトプラグCPS1CPS2の直上に位置するM1層間絶縁膜M1SLの部分を覆うように形成される。次に、フォトレジスト膜RM2をマスクとして、M1層間絶縁膜M1SLにエッチングを施すことにより配線溝HTL1図11参照等が形成される。その後、フォトレジスト膜RM2が除去される。次に、配線溝HTL1等を充填するように、めっき法等により銅膜が形成される。次に、図11に示すように、その銅膜に化学的機械研磨処理を施すことにより、配線溝HTL1内に第1配線M1L等が形成される。次に、図12に示すように、第1配線M1L等を覆うように、M1層間絶縁膜M1SLの上にシリコン窒化膜等のライナー膜LL3が形成される。次に、ライナー膜LL3を覆うように、Low-k膜によるV1層間絶縁膜V1SLが形成される。次に、V1層間絶縁膜V1SLを覆うように、シリコン窒化膜等のライナー膜LL4が形成される。次に、ライナー膜LL4を覆うように、Low-k膜によるM2層間絶縁膜M2SLが形成される。次に、図13に示すように、コンタクトプラグCPS1CPS2に接続されるヴィアを形成するためのフォトレジスト膜RM3が形成される。次に、フォトレジスト膜RM3をマスクとして、M2層間絶縁膜M2SL等にエッチングを施すことにより、ライナー膜LL2を露出するヴィアホールVHSが形成される。その後、フォトレジスト膜RM3が除去される。次に、図14に示すように、第1配線に接続されるヴィアを形成するためのフォトレジスト膜RM4が形成される。このとき、すでに形成されているヴィアホールVHSには、フォトレジスト膜RM4の一部が充填されて保護膜として機能することになる。次に、フォトレジスト膜RM4をマスクとして、M2層間絶縁膜M2SL等にエッチングを施すことにより、ロジック回路領域LRでは、ライナー膜LL3を露出するヴィアホールVHLが形成される。このとき、メモリセル領域MRでは、第1配線図示せずの直上に位置するライナー膜LL3の部分を露出するヴィアホール図示せずが形成される。また、ヴィアホールVHSには、フォトレジスト膜RM4の一部が充填されていることによって、ヴィアホールVHLを形成する際のエッチングによりヴィアホールVHSの底の部分等がダメージを受けるのを抑制することができる。次に、図15に示すように、第2配線のための配線溝を形成するためのフォトレジスト膜RM5が形成される。次に、そのフォトレジスト膜RM5をマスクとして、M2層間絶縁膜M2SLにエッチング処理を施すことにより、メモリセル領域SRでは、配線溝HTSが形成される。ロジック回路領域LRでは、配線溝HTL2が形成される。その後、フォトレジスト膜RM5が除去される。次に、配線溝HTS,HTL2等を充填するように、めっき法等により銅膜が形成される。次に、図16に示すように、その銅膜に化学的機械研磨処理を施すことにより、メモリセル領域SRでは、配線溝HTS内に第2配線M22が形成される。また、メモリセル領域SRでは、この第2配線M22の他に、第2配線M21、M23~M27図3および図5参照が形成される。ロジック回路領域LRでは、配線溝HTL2内に第2配線M2Lが形成される。次に、第2配線HTS,HTL2等を覆うように、ライナー膜図示せず、V2層間絶縁膜図示せずおよびM3層間絶縁膜図示せずが順次形成される。次に、前述したV1層間絶縁膜V1SLおよびM2層間絶縁膜M2SLにヴィアと配線を形成する工程と同様の工程を経て、メモリセル領域SRでは、V2層間絶縁膜にヴィアV21~V24図5参照が形成され、M3層間絶縁膜に第3配線M31~M33図5参照が形成される。また、ロジック回路領域LRでは、所定のヴィアと配線いずれも図示せずが形成される。以上の工程を経て、SRAMのメモリセルを備えた半導体装置の主要部分が形成されることになる。従来の半導体装置比較例では、アクセストランジスタのゲート配線部とワード線とを電気的に接続するために第1配線が形成されている。上述した半導体装置では、その第1配線が形成されていないことで、その第1配線の近傍に位置する相対的に長さの短い第1配線の長さを延ばすことができる。このことについて、比較例に係る半導体装置を交えて説明する。比較例に係る半導体装置のメモリセルにおける各トランジスタと第1配線との接続構造を図17に示し、第1配線と第2配線との接続構造を図18に示す。また、第2配線と第3配線との接続構造を図19に示し、その多層配線構造の全体の鳥瞰図を図20に示す。図17、図18、図19および図20に示すように、比較例に係る半導体装置では、アクセストランジスタT1のアクセスゲート電極AG1ゲート配線部GHA1に電気的に接続されるコンタクトプラグC1が形成され、そのコンタクトプラグC1に第1配線M12が電気的に接続されている。そして、その第1配線M12が、ヴィアV12を介して第2配線M22に電気的に接続されている。また、アクセストランジスタT2のアクセスゲート電極AG2ゲート配線部GHA2に電気的に接続されるコンタクトプラグC2が形成され、そのコンタクトプラグC2に第1配線M19が電気的に接続されている。そして、その第1配線M19が、ヴィアV23を介して第2配線M26に電気的に接続されている。なお、これ以外の構成については、実施の形態に係る半導体装置と同様なので、同じ説明を繰り返さないために、対応する同一部材には同一符号を付すこととする。参照符号が同じでも、半導体装置としては比較例に係る半導体装置を意図するものである。すでに述べたように、SRAMのメモリセル領域に形成される配線では、第1配線が、第2配線および第3配線に比べてより蜜に配置されることになる。比較例に係る半導体装置では、アクセストランジスタT1,T2、ドライブトランジスタT3,T4およびロードトランジスタT5,T6のそれぞれの所定の部分に接続されるコンタクトプラグC1~C10は、いずれも所定の第1配線M11~M110を介して所定のヴィアV11~V18および所定の第2配線M21~M27に電気的に接続されている。このため、特に、相対的に長さが短いとされる第1配線のパターンとして、アクセストランジスタT1T2のソースまたはドレインの一方に電気的に接続される第1配線M15M16をパターニングするためのフォトマスクを製造するにあたり、この第1配線M15,M16に隣接して配置される他の第1配線との関係で光近接効果補正が制約を受けてしまい、光近接効果補正を十分に行うことができないことがある。光近接効果補正が十分に行われないフォトマスクでは、第1配線の設計パターンに対応したレジストパターン配線溝のパターンを精度よく形成することができず、そのようなレジストパターンをマスクとして形成される配線溝に銅膜等を良好に充填することができなくなる。その結果、所望の第1配線M15,M16を形成することができず、SRAMのメモリセルとしての機能を発揮させることができないことがある。これに対して、本実施の形態に係る半導体装置第1例では、第1配線M15,M16に隣接して配置される他の第1配線として、比較例に係る半導体装置において形成されている第1配線M12,M19図20参照が形成されていない。すなわち、図5に示すように、アクセストランジスタT1T2のゲート配線部GHA1GHA2に電気的に接続されるコンタクトプラグCPS1CPS2とヴィアVS1VS2とが、第1配線M12M19図20参照を介在させることなく直接接続されている。第1配線M12M19が形成されないことで、図2に示すように、第1配線M15M16の設計パターンとしては、第1配線M15M16が位置している側に向かってその長さ長さWを延ばすことができる。これにより、第1配線M15M16を含む第1配線をパターニングするためのフォトマスクを製造するにあたり、従来の半導体装置の場合に比べて、第1配線M15,M16のフォトマスクのパターンについて、光近接効果補正の制約が緩和されて、光近接効果補正を十分に行うことができる。こうして光近接効果補正が行われたフォトマスクでは、第1配線M15,M16の設計パターンに対応したレジストパターン配線溝のパターンをより精度よく形成することができ、そのようなレジストパターンをマスクとして形成された配線溝には銅膜を良好に充填することができる。その結果、設計パターンに対応した所望の第1配線M15,M16をより精度よく形成することができ、SRAMのメモリセルとしての機能を発揮させることができる。また、第1例に係る半導体装置では、図2に示すように、ヴィアVS1VS2が直接接触するコンタクトプラグCPS1CPS2として、アクセストランジスタT1T2のゲート配線部GHA1GHA2が延在する方向とは略直交する方向に領域を拡大させることで、ヴィアVS1VS2をコンタクトプラグCPS1CPS2に接続させる際のプロセスマージンを上げることができる。さらに、比較例に係る半導体装置では、世代が変わる毎に、第1配線のフォトマスクのパターンについて光近接効果補正を行ってフォトマスクを改定する必要があるのに対して、第1例に係る半導体装置では、第1配線M12M19が形成されず、また、第1配線M15M16の設計パターンを延ばすことで、世代毎に光近接効果補正を行う必要がなくなる。これにより、開発のスピードを上げることができるとともに、コストの削減を図ることができる。第2例第1例では、相対的に長さが短いとされる第1配線として第1配線M15M16を挙げて、その第1配線M15M16に接近している第1配線M12M19が形成されない構造について説明した。第2例では、相対的に長さが短いとされる第1配線として第1配線M13M18を挙げて、その第1配線M13M18に接近している第1配線M11M110図20参照が形成されない構造について説明する。第2例に係る半導体装置の1つのメモリセルにおける各トランジスタと第1配線との接続構造を図21に示し、第1配線と第2配線との接続構造を図22に示す。また、第2配線と第3配線との接続構造を図23に示し、その多層配線構造の全体の鳥瞰図を図24に示す。図21、図22、図23および図24に示すように、この半導体装置におけるSRAMのメモリセルでは、ドライブトランジスタT3に接続されるコンタクトプラグのうち、接地配線に接続されることになるコンタクトプラグCPS3に対して、ヴィアVS3が直接接続されている。そのヴィアVS23は、第2配線M21およびヴィアV21を介して、接地配線としての第3配線M31に電気的に接続されている。また、ドライブトランジスタT4に接続されるコンタクトプラグのうち、接地配線に接続されることになるコンタクトプラグCPS4に対して、ヴィアVS4が直接接続されている。そのヴィアVS4は、第2配線M27およびヴィアV24を介して、接地配線としての第3配線M33に電気的に接続されている。すなわち、このSRAMのメモリセルでは、比較例に係るSRAMのメモリセルにおいて形成されている第1配線のうち、ドライブトランジスタと接地配線とを電気的に接続するために形成されている第1配線が形成されていない。一方、アクセストランジスタT1のゲート配線部GHA1に電気的に接続されるコンタクトプラグC1と、ワード線としての第3配線M32に電気的に接続されるヴィアV12とは、第1配線M12を介在させて電気的に接続されている。また、アクセストランジスタT2のゲート配線部GHA2に電気的に接続されるコンタクトプラグC12と、ワード線としての第3配線M32に電気的に接続されるヴィアV17とは、第1配線M19を介在させて電気的に接続されている。なお、これ以外の構成については、図2~図5に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を繰り返さない。第2例に係る半導体装置の製造方法は、第1配線を形成するためのフォトマスクのパターンを変更するだけで、第1例に係る半導体装置の製造方法と基本的に同じである。上述した第2例に係る半導体装置では、第1例に係る半導体装置と同様に、設計パターンに対応した所望の第1配線を形成することができる。このことについて説明する。まず、比較例に係る半導体装置では、相対的に長さが短いとされる第1配線パターンとして、第1配線M15,M16の他に、第1配線M13,M18がある。第1配線M13M18は、ロードトランジスタT5T6のソースまたはドレインの一方に電気的に接続される第1配線である。その第1配線M13M18に接近する第1配線M11M110が形成されないことで、図21に示すように、第1配線M13M18の設計パターンとしては、第1配線M11M110が位置している側に向かってその長さ長さWを延ばすことができる。これにより、第1例に係る半導体装置について説明したのと同様に、第1配線M13M18を含む第1配線をパターニングするためのフォトマスクを製造するにあたり、従来の半導体装置の場合に比べて、第1配線M13,M18のフォトマスクのパターンについて、光近接効果補正の制約が緩和されて、光近接効果補正を十分に行うことができる。こうして光近接効果補正が行われたフォトマスクでは、第1配線M13,M18の設計パターンに対応したレジストパターン配線溝のパターンをより精度よく形成することができ、そのようなレジストパターンをマスクとして形成された配線溝には銅膜を良好に充填することができることになる。その結果、設計パターンに対応した所望の第1配線M13,M18をより精度よく形成することができ、SRAMのメモリセルとしての機能を発揮させることができる。また、第2例に係る半導体装置では、図21に示すように、ヴィアVS3VS4が直接接触するコンタクトプラグCPS3CPS4として、ドライブトランジスタT3T4のゲート配線部GHDL1GHDL2が延在する方向に領域を拡大させることで、ヴィアVS3VS4をコンタクトプラグCPS3CPS4に接続させる際のプロセスマージンを上げることができる。さらに、第1配線M11M110が形成されず、第1配線M13M18の設計パターンを延ばすことで、第1配線のフォトマスクのパターンについて、世代毎に光近接効果補正を行う必要がなくなり、開発のスピードを上げることができるとともに、コストの削減を図ることができる。第3例第3例では、第1例に係る半導体装置と第2例に係る半導体装置とを組み合わせた半導体装置について説明する。第3例に係る半導体装置の1つのメモリセルにおける各トランジスタと第1配線との接続構造を図25に示し、第1配線と第2配線との接続構造を図26に示す。また、第2配線と第3配線との接続構造を図27に示し、その多層配線構造の全体の鳥瞰図を図28に示す。図25、図26、図27および図28に示すように、第3例に係る半導体装置では、比較例に係る半導体装置に形成されていた第1配線M12M19と第1配線M11M110図20参照が形成されておらず、コンタクトプラグCPS1CPS2に対してヴィアVS1VS2が直接接続されているとともに、コンタクトプラグCPS3に対して、ヴィアVS3が直接接続されている。なお、これ以外の構成については、図2~図5に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を繰り返さない。第3例に係る半導体装置の製造方法は、第1配線を形成するためのフォトマスクのパターンを変更するだけで、第1例に係る半導体装置の製造方法と基本的に同じである。上述した第3例に係る半導体装置では、第1例および第2例において説明したように、第1配線M12M19が形成されない分、第1配線M15M16の設計パターンを延ばすことができるとともに、第1配線M11M110が形成されない分、第1配線M13M18の設計パターンを延ばすことができる。これにより、それぞれ設計パターンに対応した所望の第1配線M15,M16,M13,M18をより精度よく形成することができ、SRAMのメモリセルとしての機能を効果的に発揮させることができる。また、第1例および第2例において説明したように、ヴィアVS1VS2をコンタクトプラグCPS1CPS2に接続させる際のプロセスマージンを上げることができるとともに、ヴィアVS3VS4をコンタクトプラグCPS3CPS4に接続させる際のプロセスマージンを上げることができる。さらに、第1配線のフォトマスクのパターンについて、世代毎に光近接効果補正を行う必要がなくなり、開発のスピードを上げることができるとともに、コストの削減を図ることができる。実施の形態2ここでは、SRAMのメモリセルの第1配線のうち、相対的に長さの短い第1配線そのものをなくして、対応するヴィアをコンタクトプラグに直接接続させた半導体装置について、4つのバリエーション第1例~第4例を挙げて説明する。第1例第1例に係る半導体装置における各トランジスタと第1配線との接続構造を図29に示し、第1配線と第2配線との接続構造を図30に示す。また、第2配線と第3配線との接続構造を図31に示し、その多層配線構造の全体の鳥瞰図を図32に示す。図29、図30、図31および図32に示すように、アクセストランジスタT1に接続されるコンタクトプラグのうち、ビット線に接続されることになるコンタクトプラグCPS5に対して、ヴィアVS5が直接接続されている。そのヴィアVS5は、ビット線BLとしての第2配線M23に電気的に接続されている。また、アクセストランジスタT2に接続されるコンタクトプラグのうち、ビット線に接続されることになるコンタクトプラグCPS6に対して、ヴィアVS6が直接接続されている。そのヴィアVS6は、ビット線/BLとしての第2配線M25に電気的に接続されている。なお、これ以外の構成について、実施の形態1の第1例に係る半導体装置と同一部材または第2例に係る半導体装置と同一部材については、同一符号を付してその説明を繰り返さない。次に、上述した半導体装置の製造方法の一例について説明する。図33に示すように、半導体基板SUBにおける所定の領域に素子分離絶縁膜EBが形成される。次に、SRAMのメモリセルが形成されるメモリセル領域SRでは、素子分離絶縁膜EBによって規定される素子形成領域EFA,EFB図29参照を横切るように、ゲート配線部GHA1を含む所定のゲート配線部GHA2,GHDL1,GHDL2図29参照が形成される。一方、ロジック回路が形成されるロジック回路領域LRでは、ロジック回路を構成するトランジスタのゲート配線部GHLが形成される。次に、ゲート配線部GHA1等およびゲート配線部GHLを覆うように、たとえば、シリコン窒化膜等によるライナー膜LL1が形成される。次に、そのライナー膜LL1を覆うように、たとえば、TEOS膜あるいはHDP膜等によるコンタクト層間絶縁膜CSLが形成される。次に、図34に示すように、所定の写真製版処理を施すことにより、コンタクトホールを形成するためのフォトレジスト膜RM1が形成される。次に、図35に示すように、フォトレジスト膜RM1をマスクとしてコンタクト層間絶縁膜CSLにエッチングを施すことにより、メモリセル領域SRでは、素子形成領域活性領域を露出するコンタクトホールCHSが形成される。一方、ロジック回路領域LRでは、ゲート配線部GHLを露出するコンタクトホールCHLが形成される。その後、フォトレジスト膜RM1が除去される。次に、図36に示すように、メモリセル領域SRでは、コンタクトホールCHS内に、たとえば、タングステン膜等によるコンタクトプラグCPS5が形成される。ロジック回路領域LRでは、コンタクトホールCHL内に、コンタクトプラグCPLが形成される。次に、コンタクトプラグCPS5,CPLを覆うように、シリコン窒化膜等によるライナー膜LL2が形成される。次に、そのライナー膜LL2を覆うように、たとえば、Low-k膜によるM1層間絶縁膜M1SLが形成される。次に、図37に示すように、第1配線のための配線溝を形成するためのフォトレジスト膜RM2が形成される。このとき、コンタクトプラグCPS5CPS6に接続される第1配線は形成されないため、フォトレジスト膜RM2は、コンタクトプラグCPS5CPS6の直上に位置するM1層間絶縁膜M1SLの部分を覆うように形成される。次に、フォトレジスト膜RM2をマスクとして、M1層間絶縁膜M1SLにエッチングを施すことにより配線溝HTL1図38参照等が形成される。その後、フォトレジスト膜RM2が除去される。次に、配線溝HTL1等を充填するように、めっき法等により銅膜が形成される。次に、図38に示すように、その銅膜に化学的機械研磨処理を施すことにより、配線溝HTL1内に配線M1L等が形成される。次に、図39に示すように、配線M1L等を覆うように、M1層間絶縁膜M1SLの上にシリコン窒化膜等によるライナー膜LL3が形成される。次に、ライナー膜LL3を覆うように、Low-k膜によるV1層間絶縁膜V1SLが形成される。次に、V1層間絶縁膜V1SLを覆うように、シリコン窒化膜等によるライナー膜LL4が形成される。次に、ライナー膜LL4を覆うように、Low-k膜によるM2層間絶縁膜M2SLが形成される。次に、図40に示すように、コンタクトプラグCPS5CPS6に接続されるヴィアを形成するためのフォトレジスト膜RM3が形成される。次に、フォトレジスト膜RM3をマスクとして、M2層間絶縁膜M2SL等にエッチングを施すことにより、ライナー膜LL2を露出するヴィアホールVHSが形成される。その後、フォトレジスト膜RM3が除去される。次に、図41に示すように、第1配線に接続されるヴィアを形成するためのフォトレジスト膜RM4が形成される。このとき、すでに形成されているヴィアホールVHSには、フォトレジスト膜RM4の一部が充填されて保護膜として機能することになる。次に、フォトレジスト膜RM4をマスクとして、M2層間絶縁膜M2SL等にエッチングを施すことにより、ロジック回路領域LRでは、ライナー膜LL3を露出するヴィアホールVHLが形成される。また、このとき、メモリセル領域MRでは、第1配線図示せずの直上に位置するライナー膜LL3の部分を露出するヴィアホール図示せずが形成される。また、ヴィアホールVHSには、フォトレジスト膜RM4の一部が充填されていることによって、ヴィアホールVHLを形成する際のエッチングによりヴィアホールVHSの底の部分等がダメージを受けるのを抑制することができる。次に、図42に示すように、第2配線のための配線溝を形成するためのフォトレジスト膜RM5が形成される。次に、そのフォトレジスト膜RM5をマスクとして、M2層間絶縁膜M2SLにエッチング処理を施すことにより、メモリセル領域SRでは、配線溝HTSが形成される。ロジック回路領域LRでは、配線溝HTL2が形成される。その後、フォトレジスト膜RM5が除去される。次に、配線溝HTS,HTL2等を充填するように、めっき法等により銅膜が形成される。次に、図43に示すように、その銅膜に化学的機械研磨処理を施すことにより、メモリセル領域SRでは、配線溝HTS内に第2配線M23が形成される。また、メモリセル領域SRでは、この第2配線M23の他に、M21、M22、M24~M27図30および図32照が形成される。ロジック回路領域LRでは、配線溝HTL2内に第2配線M2Lが形成される。次に、配線HTS,HTL2等を覆うように、ライナー膜図示せず、V2層間絶縁膜図示せずおよびM3層間絶縁膜図示せずが形成される。次に、前述したV1層間絶縁膜V1SLおよびM2層間絶縁膜M2SLにヴィアと配線を形成する工程と同様の工程を経て、メモリセル領域SRでは、V2層間絶縁膜にヴィアV21~V24図32参照が形成され、M3層間絶縁膜に第3配線M31~M33図32参照が形成される。また、ロジック回路領域LRでは、所定のヴィアと配線いずれも図示せずが形成される。以上の工程を経て、SRAMのメモリセルを備えた半導体装置の主要部分が形成されることになる。前述したように、従来の半導体装置比較例では、相対的に長さが短いとされる第1配線M15M16をパターニングするためのフォトマスクを製造するにあたり、この第1配線M15,M16に隣接して配置される他の第1配線との関係で光近接効果補正を十分に行うことができないことがある。その結果、所望の第1配線M15,M16を形成することができず、SRAMのメモリセルとしての機能を発揮させることができないことがある。これに対して、本実施の形態に係る半導体装置第1例では、比較例に係る半導体装置において形成されている第1配線M15,M16図20参照が形成されていない。すなわち、図32に示すように、アクセストランジスタT1T2のソースまたはドレインの一方に電気的に接続されるコンタクトプラグCPS5CPS6とヴィアVS5VS6とが直接接続されている。コンタクトプラグCPS5CPS6とヴィアVS5VS6とが、相対的に長さが短く、十分な光近接効果補正を行うことが難しいとされる第1配線M15M16図20参照を介在させることなく接続されていることで、アクセストランジスタT1T2とビット線BL/BLとの電気的な接続が確実に行われて、SRAMのメモリセルとしての機能を十分に発揮させることができる。また、第1例に係る半導体装置では、図29に示すように、ヴィアVS5VS6が直接接触するコンタクトプラグCPS5CPS6として、アクセストランジスタT1T2のゲート配線部GHA1GHA2が延在する方向に領域を拡大させることで、ヴィアVS5VS6をコンタクトプラグCPS5CPS6に接続させる際のプロセスマージンを上げることができる。さらに、第1例に係る半導体装置では、第1配線M15M16図20参照が形成されないことで、世代毎に光近接効果補正を行う必要がなくなって、開発のスピードを上げることができるとともに、コストの削減を図ることができる。第2例第1例では、相対的に長さが短いとされる第1配線として、第1配線M15,M16図20参照が形成されていない構造について説明した。第2例では、相対的に長さが短いとされる第1配線として、第1配線M13,M18図20参照が形成されない構造について説明する。第2例に係る半導体装置の1つのメモリセルにおける各トランジスタと第1配線との接続構造を図44に示し、第1配線と第2配線との接続構造を図45に示す。また、第2配線と第3配線との接続構造を図46に示し、その多層配線構造の全体の鳥瞰図を図47に示す。図44、図45、図46および図47に示すように、この半導体装置におけるSRAMのメモリセルでは、ロードトランジスタT5に接続されるコンタクトプラグのうち、電源配線に接続されることになるコンタクトプラグCPS7に対して、ヴィアVS7が直接接続されている。そのヴィアVS7は、電源配線としての第2配線M24に電気的に接続されている。また、ロードトランジスタT6に接続されるコンタクトプラグのうち、電源配線に接続されることになるコンタクトプラグCPS8に対して、ヴィアVS8が直接接続されている。そのヴィアVS8は、電源配線としての第2配線M24に電気的に接続されている。すなわち、このSRAMのメモリセルでは、比較例に係るSRAMのメモリセルにおいて形成されている第1配線のうち、ロードトランジスタと電源配線とを電気的に接続するために形成されている第1配線が形成されていない。なお、これ以外の構成について、実施の形態1の第1例に係る半導体装置と同一部材または第2例に係る半導体装置と同一部材については、同一符号を付してその説明を繰り返さない。第2例に係る半導体装置の製造方法は、第1配線を形成するためのフォトマスクのパターンを変更するだけで、第1例に係る半導体装置の製造方法と基本的に同じである。上述した第2例に係る半導体装置では、コンタクトプラグCPS7CPS8とヴィアVS7VS8とが、相対的に長さが短く、十分な光近接効果補正を行うことが難しいとされる第1配線M13M18図20参照を介在させることなく接続されている。これにより、第1例に係る半導体装置と同様に、ロードトランジスタT5T6と電源配線としての第2配線M24との電気的な接続が確実に行われて、SRAMのメモリセルとしての機能を十分に発揮させることができる。また、第2例に係る半導体装置では、図44に示すように、ヴィアVS7VS8が直接接触するコンタクトプラグCPS7CPS8として、ロードトランジスタT5T6のゲート配線部GHDL1GHDL2が延在する方向に領域を拡大させることで、ヴィアVS7VS8をコンタクトプラグCPS7CPS8に接続させる際のプロセスマージンを上げることができる。さらに、第2例に係る半導体装置では、第1配線M13M18図20参照が形成されなことで、世代毎に光近接効果補正を行う必要がなくなって、開発のスピードを上げることができるとともに、コストの削減を図ることができる。第3例第3例では、第1例に係る半導体装置と第2例に係る半導体装置とを組み合わせた半導体装置について説明する。第3例に係る半導体装置の1つのメモリセルにおける各トランジスタと第1配線との接続構造を図48に示し、第1配線と第2配線との接続構造を図49に示す。また、第1配線と第3配線との接続構造を図50に示し、その多層配線構造の全体の鳥瞰図を図51に示す。図48、図49、図50および図51に示すように、第3例に係る半導体装置では、比較例に係る半導体装置に形成されていた第1配線M15,M16と第1配線M13,M18図20参照が形成されておらず、コンタクトプラグCPS5CPS6に対してヴィアVS5VS6が直接接続され、コンタクトプラグCPS7CPS8に対してヴィアVS7VS8が直接接続されている。なお、これ以外の構成について、実施の形態1の第1例に係る半導体装置と同一部材または第2例に係る半導体装置と同一部材については、同一符号を付してその説明を繰り返さない。第3例に係る半導体装置の製造方法は、第1配線を形成するためのフォトマスクのパターンを変更するだけで、第1例に係る半導体装置の製造方法と基本的に同じである。上述した第3例に係る半導体装置では、コンタクトプラグCPS5CPS6とヴィアVS5VS6とが、相対的に長さが短く、十分な光近接効果補正を行うことが難しいとされる第1配線M15M16図20参照を介在させることなく接続されている。また、コンタクトプラグCPS7CPS8とヴィアVS7VS8とが、相対的に長さが短く、十分な光近接効果補正を行うことが難しいとされる第1配線M13M18図20参照を介在させることなく接続されている。これにより、第1例および第2例において説明したように、アクセストランジスタT1T2とビット線BL/BLとの電気的な接続を確実に行うことができるとともに、ロードトランジスタT5T6と第2配線M24との電気的な接続を確実に行うことができる。その結果、SRAMのメモリセルとしての機能をさらに効果的に発揮させることができる。また、コンタクトプラグCPS5CPS6,CPS7CPS8の領域を所定の方向に拡大させることで、ヴィアVS5VS6,VS7VS8をコンタクトプラグCPS5CPS6,CPS7CPS8に接続させる際のプロセスマージンを上げることができる。さらに、第1配線をパターニングするためのフォトマスクに関して、、世代毎に光近接効果補正を行う必要がなくなって、開発のスピードを上げることができるとともに、コストの削減を図ることができる。第4例第4例では、前述した第3例に係る半導体装置と、実施の形態1において説明した第3例に係る半導体装置とを組み合わせた半導体装置について説明する。第4例に係る半導体装置の1つのメモリセルにおける各トランジスタと第1配線との接続構造を図52に示し、第1配線と第2配線との接続構造を図53に示す。また、第1配線と第3配線との接続構造を図54に示し、その多層配線構造の全体の鳥瞰図を図55に示す。図52、図53、図54および図55に示すように、コンタクトプラグCPS5,CPS6,CPS7,CPS8に対して、対応するヴィアVS5,VS6,VS7,VS8が直接接続されているとともに、コンタクトプラグCPS1,CPS2,CPS3,CPS4に対して、対応するヴィアVS1,VS2,VS3,VS4が直接接続されている。これにより、すでに説明したように、SRAMのメモリセルとしての機能をさらに効果的に発揮させることができる。また、コンタクトプラグに対する対応するヴィアのプロセスマージンを上げることができる。さらに、開発のスピードも上げることができるとともに、コストの削減を図ることができる。今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。"