配線パターンが形成された多層構造で、平面視において略長方形形状を呈する基板と、前記基板の短辺側に設けられてホスト装置に接続可能とされたコネクタと、前記基板の表面層側に設けられた揮発性半導体記憶素子と、前記基板の表面層側に設けられた不揮発性半導体記憶素子と、前記基板の表面層側に設けられて前記揮発性半導体記憶素子と前記不揮発性半導体記憶素子を制御するコントローラと、を備え、前記配線パターンには、前記コネクタと前記コントローラとの間に形成されて前記コネクタと前記コントローラとを接続する信号線が含まれ、前記コントローラに対して前記信号線の反対側に、前記基板の長手方向に沿って複数の前記不揮発性半導体記憶素子が配列される半導体装置。前記基板の表面層側に設けられた抵抗素子をさらに備え、前記抵抗素子は、前記不揮発性半導体記憶素子と前記コントローラとを接続する配線上に設けられるとともに、前記不揮発性半導体記憶素子の近傍に配置される請求項1に記載の半導体装置。一部の前記不揮発性半導体記憶素子が前記基板の一方の長辺側に寄せて配置され、他の前記不揮発性半導体記憶素子が前記基板の他方の長辺側に寄せて配置される請求項1または2に記載の半導体装置。前記配線パターンは、前記信号線と重なる領域を避けて形成される請求項1~3のいずれか1項に記載の半導体装置。前記不揮発性半導体記憶素子の一部は、前記コネクタと前記コントローラとの間に配置され、前記信号線は、前記コントローラから前記コネクタの近傍まで前記基板の表面層を通り、前記コネクタの近傍で前記基板の裏面層に貫通し、前記基板の裏面層を通って前記コネクタに接続される請求項1~4のいずれか1項に記載の半導体装置。本発明は、基板の形状や大きさの制限に合わせて不揮発性半導体素子などを配置しつつ、その性能特性の劣化を抑えることができる半導体装置を提供することを目的とする。本願発明の一態様によれば、基板と、コネクタと、揮発性半導体記憶素子と、不揮発性半導体記憶素子と、コントローラとを備える半導体装置が提供される。基板は、配線パターンが形成された多層構造で、平面視において略長方形形状を呈する。コネクタは、基板の短辺側に設けられてホスト装置に接続可能とされる。揮発性半導体記憶素子は、基板の表面層側に設けられる。不揮発性半導体記憶素子は、基板の表面層側に設けられる。コントローラは、基板の表面層側に設けられて揮発性半導体記憶素子と不揮発性半導体記憶素子を制御する。配線パターンには、コネクタとコントローラとの間に形成されてコネクタとコントローラとを接続する信号線が含まれる。コントローラに対して信号線の反対側に、基板の長手方向に沿って複数の不揮発性半導体記憶素子が配列される。以下に添付図面を参照して、本発明の実施の形態にかかる半導体装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。第1の実施の形態図1は、第1の実施の形態にかかる半導体装置の構成例を示すブロック図である。半導体装置100は、SATAインタフェースATAI/F2などのメモリ接続インタフェースを介してパーソナルコンピュータあるいはCPUコアなどのホスト装置以下、ホストと略す1と接続され、ホスト1の外部メモリとして機能する。ホスト1としては、パーソナルコンピュータのCPU、スチルカメラ、ビデオカメラなどの撮像装置のCPUなどがあげられる。また、半導体装置100は、RS232CインタフェースRS232CI/Fなどの通信インタフェース3を介して、デバッグ用機器200との間でデータを送受信することができる。半導体装置100は、不揮発性半導体記憶素子としてのNAND型フラッシュメモリ以下、NANDメモリと略す10と、コントローラとしてのドライブ制御回路4と、NANDメモリ10よりも高速記憶動作が可能な揮発性半導体記憶素子であるDRAM20と、電源回路5と、状態表示用のLED6と、ドライブ内部の温度を検出する温度センサ7とを備えている。温度センサ7は、例えばNANDメモリ10の温度を直接または間接的に測定する。ドライブ制御回路4は、温度センサ7による測定結果が一定温度以上となった場合に、NANDメモリ10への情報の書き込みなどを制限して、それ以上の温度上昇を抑制する。電源回路5は、ホスト1側の電源回路から供給される外部直流電源から複数の異なる内部直流電源電圧を生成し、これら内部直流電源電圧を半導体装置100内の各回路に供給する。また、電源回路5は、外部電源の立ち上がりを検知し、パワーオンリセット信号を生成して、ドライブ制御回路4に供給する。図2は、半導体装置100の概略構成を示す平面図である。図3は、半導体装置100の詳細な構成を示す平面図である。電源回路5、DRAM20、ドライブ制御回路4、NANDメモリ10は、配線パターンが形成された基板8上に搭載される。基板8は、平面視において略長方形形状を呈する。略長方形形状を呈する基板8の一方の短辺側には、ホスト1に接続されて、上述したSATAインタフェース2、通信インタフェース3として機能するコネクタ9が設けられている。コネクタ9は、ホスト1から入力された電源を電源回路5に供給する電源入力部として機能する。コネクタ9は、例えばLIFコネクタである。なお、コネクタ9には、基板8の短手方向に沿った中心位置からずれた位置にスリット9aが形成されており、ホスト1側に設けられた突起図示せずなどと嵌まり合うようになっている。これにより、半導体装置100が表裏逆に取り付けられることを防ぐことができる。基板8は、合成樹脂を重ねて形成された多層構造になっており、例えば8層構造となっている。なお、基板8の層数は8層に限られない。基板8には、合成樹脂で構成された各層の表面あるいは内層に様々な形状で配線パターンが形成されている。基板8に形成された配線パターンを介して、基板8上に搭載された電源回路5、DRAM20、ドライブ制御回路4、NANDメモリ10同士が電気的に接続される。次に、基板8に対する電源回路5、DRAM20、ドライブ制御回路4、NANDメモリ10の配置について説明する。図2や図3に示すように、電源回路5およびDRAM20がコネクタ9の近傍に配置される。そして、電源回路5およびDRAM20の隣にドライブ制御回路4が配置される。そして、ドライブ制御回路4の隣にNANDメモリ10が配置される。すなわち、基板8の長手方向に沿ってコネクタ9側から、DRAM20、ドライブ制御回路4、NANDメモリ10の順に並べて配置される。なお、複数のNANDメモリ10が基板8上に搭載され、これら複数のNANDメモリ10が基板8の長手方向に沿って並べて配置される。なお、第1の実施の形態では、4つのNANDメモリ10を配置しているが、複数のNANDメモリ10が配置されるのであれば、搭載されるNANDメモリ10の数はこれに限られない。また、4つのNANDメモリ10のうち、2つのNANDメモリ10が基板8の一方の長辺側に寄せて配置され、残りの2つのNANDメモリ10が基板8の他方の長辺側に寄せて配置される。また、基板8には、抵抗素子12が搭載される。抵抗素子12は、ドライブ制御回路4とNANDメモリ10とを接続する配線パターン配線の途中に設けられ、NANDメモリ10へ入出力される信号に対する抵抗として機能する。図4は、抵抗素子12の概略構成を示す斜視図である。抵抗素子12は、図4に示すように、電極12cの間に設けられた複数の抵抗皮膜12aが、保護膜12bによってまとめて被覆されて構成されている。1つのNANDメモリ10に対して1つの抵抗素子12が設けられる。そして、それぞれの抵抗素子12が、その抵抗素子12に接続されたNANDメモリ10の近傍に配置される。次に、基板8に形成される配線パターンについて説明する。図3に示すように、電源回路5とドライブ制御回路4との間には、電子部品などがほとんど搭載されていない領域Sがある。基板8の領域Sには、コネクタ9とドライブ制御回路4とを接続する信号線SATA信号線が配線パターンの一部として形成されている。このように、基板8上には、ドライブ制御回路4を挟んでコネクタ9側にはSATA信号線14が形成され、その反対側には、NANDメモリ10が基板8の長手方向に沿って一列に並べて配置される。図5は、基板8の表面層第1層L1における回路構成を示す図である。図6は、基板8の裏面層第8層L8における回路構成を示す図である。基板8の表面層L1の領域Sでは、ドライブ制御回路4が配置される位置からコネクタ9の近傍までSATA信号線14が形成されている。そして、コネクタ9の近傍でビアホール15によってSATA信号線14は基板8の裏面層L8まで貫通し、裏面層L8に形成されたSATA信号線14によってコネクタ9に到達する。コネクタ9部分で基板8の裏面層側に電極を形成する必要がある場合には、このようにSATA信号線14を基板8の裏面層L8まで貫通させる必要がある。基板8の裏面層L8は、SATA信号線14を除くほとんどの領域がグランド18となっている。また、図示は省略するが、基板8の表面層L1と裏面層L8との間の内層においては、SATA信号線14と重なる部分にはSATA信号線14以外の配線パターンがほとんど形成されていない。すなわち、基板8において領域Sと重なる部分には、SATA信号線14以外の配線パターンがほとんど形成されていない。また、表面層L1において、SATA信号線14の一部が途切れているが、基板8上の該当部分に搭載された中継素子16図3も参照によって、SATA信号線14を通る信号は中継されるため特に問題とならない。また、基板8の表面は、図示しない絶縁性の保護膜で覆われており、表面層L1に形成された配線パターンの絶縁性は確保されている。図7は、ドライブ制御回路4とNANDメモリ10とを接続する配線の構成を示す図であって、基板8の層構成の概念図である。なお、図7では、図面の簡略化のために基板8の層構造の一部を省略して示している。図7に示すように、ドライブ制御回路4と抵抗素子12とを接続する配線は、基板8の表面層でドライブ制御回路4に接続されて、ビアホール21によって基板8の内層に引き込まれる。そして、その配線は基板8の内層を引き回されて再度ビアホール22によって基板8の表面層に引き出され、抵抗素子12に接続される。また、抵抗素子12とNANDメモリ10とを接続する配線は、基板8の表面層で抵抗素子12に接続されて、ビアホール23によって基板8の内層に引き込まれる。そして、その配線は基板8の内層を引き回されて再度ビアホール24によって基板8の表面層に引き出され、NANDメモリ10に接続される。上述したように、NANDメモリ10の近傍に抵抗素子12が配置されるため、ドライブ制御回路4と抵抗素子12とを接続する配線よりも、抵抗素子12とNANDメモリ10とを接続する配線のほうが短くなる。ここで、半導体装置100にはNANDメモリ10が複数設けられているので、抵抗素子12とNANDメモリ10とを接続する配線も基板8に複数形成される。NANDメモリ10の近傍に抵抗素子12が配置されるため、抵抗素子12とNANDメモリ10とを接続する複数の配線同士の長さのばらつきが抑えられる。以上説明したように、電源回路5、ドライブ制御回路4、DRAM20、NANDメモリ10、SATA信号線14を配置することで、平面視において略長方形形状を呈する基板8上に、これらの各要素を適切に配置することができる。また、電源回路5がコネクタ9の近傍、かつSATA信号線14を避けた位置に配置されることで、電源回路5から発生するノイズを他の要素やSATA信号線14が拾いにくくなり、半導体装置100の動作の安定性の向上を図ることができる。また、DRAM20がSATA信号線14を避けた位置に配置されることで、DRAM20から発生するノイズをSATA信号線14が拾いにくくなり、半導体装置100の動作の安定性の向上を図ることができる。また、一般的にDRAM20はドライブ制御回路4の近傍に配置するのが好ましい。第1の実施の形態では、DRAM20をドライブ制御回路4の近傍に配置しているので、半導体装置100の性能特性の劣化を抑えることができる。また、4つのNANDメモリ10のうち、2つのNANDメモリ10が基板8の一方の長辺側に寄せて配置され、残りの2つのNANDメモリ10が基板8の他方の長辺側に寄せて配置される。このように構成することで、配線パターンが基板8の一方に偏るのを抑えることができ、バランスよく配線パターンを形成することができる。また、NANDメモリ10の近傍に抵抗素子12が配置されるため、抵抗素子12とNANDメモリ10とを接続する配線同士の長さのばらつきが抑えられるため、半導体装置100の性能特性の劣化を抑えることができる。また、基板8の裏面層L8において、SATA信号線14を除くほとんどの領域がグランド18となっているので、例えば、半導体装置100をホスト1に取り付けた状態でホスト1側の機器が半導体装置100の裏面層側に存在する場合、その装置からのノイズの影響が、半導体装置100の配線パターンや、NANDメモリ10などの各要素に及ぶのを抑えることができる。同様に、半導体装置100の配線パターンや各要素からのノイズの影響を、ホスト1側の装置が拾いにくくなる。また、本実施の形態のように、コネクタ9部分で基板8の裏面層側に電極を形成する必要がある場合に、コネクタ9の近傍でSATA信号線14を基板8の裏面層L8まで貫通させることで、裏面層L8に形成されるSATA信号線14をより短くすることができる。これにより、ホスト1側の機器が半導体装置100の裏面層側に存在する場合、その装置からのノイズをSATA信号線14が拾いにくくなる。また、基板8において領域Sと重なる部分には、SATA信号線14以外の配線パターンがほとんど形成されていないため、SATA信号線14に対するインピーダンスの管理を容易にすることができる。なお、本実施の形態では、8層構造の基板8を例示したが、これに限られず、異なる層数の基板8であっても構わない。図8は、第1の実施の形態の変形例1にかかる半導体装置100の概略構成を示す底面図である。図9は、ドライブ制御回路4とNANDメモリ10とを接続する配線の構成を示す図であって、基板8の層構成の概念図である。なお、図9では、図面の簡略化のために基板8の層構造の一部を省略して示している。本変形例1では、基板8の裏面層側に対してもNANDメモリ10が搭載され、半導体装置100は8つのNANDメモリ10を備える。基板8の裏面層側に搭載されるNANDメモリ10は、基板8の表面層側に搭載されたNANDメモリ10と対称となる位置に配置される。なお、抵抗素子12は、基板8の裏面層側には搭載されず、表面層側にのみ搭載される。そのため、抵抗素子12とNANDメモリ10とを接続する配線は、基板8の内層を引き回されてビアホール24によって分岐され、基板8の表面層L1だけでなく裏面層L8にも引き出される。そして、表面層L1に引き出された配線には表面層側に設けられたNANDメモリ10が接続され、裏面層L8に引き出された配線には裏面層側に設けられたNANDメモリ10が接続される。すなわち、1つの抵抗素子12に対して2つのNANDメモリ10が接続されることとなる。このように、基板8の両面にNANDメモリ10を搭載することで、半導体装置100の記憶容量をより大きくすることが可能となる。また、抵抗素子12に対して、途中で配線を分岐することで複数本変形例では2つのNANDメモリ10を接続することができ、ドライブ制御回路4の有するチャンネル数以上のNANDメモリ10を半導体装置100に備えることが可能となる。本変形例では、ドライブ制御回路4が4つのチャンネルを有しているが、それに対して8つのNANDメモリ10を設けることが可能となっている。なお、1つの配線に対して接続された2つのNANDメモリ10のうち、いずれのNANDメモリ10が動作するかは、NANDメモリ10のCEチップイネーブルがアクティブになっているか否かによってNANDメモリ10自身が判断する。第2の実施の形態図10は、第2の実施の形態にかかる半導体装置の詳細な構成を示す平面図である。図11は、図10に示すA-A線に沿った矢視断面図である。なお、上記実施の形態と同様の構成については、同様の符号を付して詳細な説明を省略する。第2の実施の形態では、半導体装置102が備える4つのNANDメモリ10のすべてが、基板8の一方の長辺、より具体的には電源回路5が設けられている側の長辺側に寄せて並列配置されている。そして、すべてのNANDメモリ10を一方の長辺側に寄せることで他方の長辺側に空いたスペースに、抵抗素子12がまとめて配置される。一般的に、NANDメモリ10は、基板8上に搭載される他の要素よりも高く構成される場合が多い。そのため、基板8の他方の長辺に沿った領域Tのうち抵抗素子12がまとめて配置される部分では、図11に示すように、NANDメモリ10が配置される領域Uよりも半導体装置102の高さを低く抑えることができる。したがって、半導体装置102の一部の領域を、規格などの要求によって他の領域よりも低くしなければならない場合には、その領域を避けるようにNANDメモリ10を配置することで、その要求を満足する半導体装置102を得ることができる場合がある。本実施の形態では、基板8の他方の長辺に沿った領域を他の領域よりも低くしなければならない場合を例に挙げている。なお、DRAM20や温度センサ7も領域Tに設けられている。しかしながら、DRAM20や温度センサ7もNANDメモリ10より低く構成される場合が多いため、領域T全体で、領域Uよりも半導体装置102の高さを低く抑えることができる。図12は、第2の実施の形態の変形例1にかかる半導体装置102の概略構成を示す底面図である。本変形例1では、第1の実施の形態の変形例1と同様に、基板8の裏面層側であって、表面層側に配置されたNANDメモリ10と対称な位置にもNANDメモリ10を設けている。これにより、半導体装置102の記憶容量をより大きくすることが可能となる。また、基板8の表面層側に配置されたNANDメモリ10と対称な位置にNANDメモリ10を設けることで、基板8の裏面層側でも一方の長辺側にNANDメモリ10が寄せて配置されるので、領域Tにおいて半導体装置102の高さを低く抑えることができる。また、抵抗素子12を基板8の表面層側のみに設けることや、1つの抵抗素子12に2つのNANDメモリ10を接続する構成や効果は、第1の実施の形態の変形例1で説明したものと同様である。第3の実施の形態図14は、第3の実施の形態にかかる半導体装置の概略構成を示す平面図である。なお、上記実施の形態と同様の構成については、同様の符号を付して詳細な説明を省略する。本実施の形態では、ドライブ制御回路4に対してコネクタ9側に2つのNANDメモリ10が配置され、その反対側にさらに2つのNANDメモリ10が配置される。すなわち、基板8の長手方向に沿って、ドライブ制御回路4を挟むように複数のNANDメモリ10が配置されている。このようにNANDメモリ10を分けて配置することで、4つのNANDメモリ10をドライブ制御回路4の一方側に並列配置するよりも、NANDメモリ10とドライブ制御回路4とを接続する配線の配線長のばらつきを抑えることができる。例えば、本実施の形態では、NANDメモリ10とドライブ制御回路4とを接続する配線のうち、一番短い配線と一番長い配線との比率は2倍程度に抑えることができる。一方、同じく4つのNANDメモリ10をドライブ制御回路4の一方側に並列配置した場合には、一番短い配線と一番長い配線との比率は4倍程度となってしまう。このように、本実施の形態では配線長のばらつきを抑えることで、NANDメモリ10に対する最適なドライバー設定の差を小さくすることができる。そのため、データのエラー発生を抑えて、半導体装置103の動作の安定化を図ることができる。ドライブ制御回路4に対してコネクタ9側に設けられるNANDメモリ10は、SATA信号線14の上方に設けられることとなる。本実施の形態では、NANDメモリ10に、BGABallGridArrayタイプのものが用いられているため、表面層L1にNAND信号線14を形成する場合には、NANDメモリ10に形成されたボール状電極バンプを避ける必要がある。しかしながら、図15に示すように、NANDメモリ10の底面には多くのボール状電極25が設けられているため、ボール状電極25を避けてSATA信号線14を形成することは難しい。そこで、本実施の形態では、コネクタ9とドライブ制御回路4とを接続するSATA信号線14は、基板8の内層に形成されている。また、基板8の一方の長辺側にNANDメモリ10が寄せて配置されるので、他方の長辺に沿った領域において半導体装置103の高さを低く抑えることができる。また、抵抗素子12をNANDメモリ10の近傍に配置することで半導体装置103の性能特性の劣化を抑えることができる。なお、半導体装置103が備えるNANDメモリ10の数は4つに限られず、複数であればそれ以上であっても構わない。図16は、第3の実施の形態の変形例1にかかる半導体装置の概略構成を示す底面図である。本変形例1では、第1の実施の形態の変形例1と同様に、基板8の裏面層側であって、表面層側に配置されたNANDメモリ10と対称な位置にもNANDメモリ10を設けている。これにより、半導体装置103の記憶容量をより大きくすることが可能となる。また、基板8の表面層側に配置されたNANDメモリ10と対称な位置にNANDメモリ10を設けることで、基板8の裏面層側でも一方の長辺側にNANDメモリ10が寄せて配置されるので、他方の長辺に沿った領域において半導体装置103の高さを低く抑えることができる。また、抵抗素子12を基板8の表面層側のみに設けることや、1つの抵抗素子12に2つのNANDメモリ10を接続する構成や効果は、第1の実施の形態の変形例1で説明したものと同様である。第4の実施の形態図17は、第4の実施の形態にかかる半導体装置の概略構成を示す平面図である。なお、上記実施の形態と同様の構成については、同様の符号を付して詳細な説明を省略する。本実施の形態では、ドライブ制御回路4に対してコネクタ9側に1つのNANDメモリ10が配置され、その反対側にさらに1つのNANDメモリ10が配置される。すなわち、半導体装置104は2つのNANDメモリ10を備える。本実施の形態のように、ドライブ制御回路4を挟むように2つのNANDメモリ10を配置した場合には、ドライブ制御回路4とNANDメモリ10とを接続する複数の配線の長さを略等しくすることができる。一方、同じく2つのNANDメモリ10をドライブ制御回路4の一方側に並列配置した場合には、一番短い配線と一番長い配線との比率は2倍程度となってしまう。このように、本実施の形態では複数の配線の配線長を略等しくすることで、NANDメモリ10に対する最適なドライバー設定も略等しくすることができる。そのため、データのエラー発生を抑えて、半導体装置104の動作の安定化を図ることができる。なお、SATA信号線14は、実施の形態3と同様に、基板8の内層に形成されている。また、基板8の一方の長辺側にNANDメモリ10が寄せて配置されるので、他方の長辺に沿った領域において半導体装置104の高さを低く抑えることができる。また、抵抗素子12をNANDメモリ10の近傍に配置することで半導体装置104の性能特性の劣化を抑えることができる。図18は、第4の実施の形態の変形例1にかかる半導体装置の概略構成を示す底面図である。本変形例1では、第1の実施の形態の変形例1と同様に、基板8の裏面層側であって、表面層側に配置されたNANDメモリ10と対称な位置にもNANDメモリ10を設けている。これにより、半導体装置104の記憶容量をより大きくすることが可能となる。また、基板8の表面層側に配置されたNANDメモリ10と対称な位置にNANDメモリ10を設けることで、基板8の裏面層側でも一方の長辺側にNANDメモリ10が寄せて配置されるので、他方の長辺に沿った領域において半導体装置104の高さを低く抑えることができる。また、抵抗素子12を基板8の表面層側のみに設けることや、1つの抵抗素子12に2つのNANDメモリ10を接続する構成や効果は、第1の実施の形態の変形例1で説明したものと同様である。