"入力ノードと、出力ノードと、前記入力ノードと前記出力ノードとの間に直列接続された複数のワンショットパルス生成回路と、を備え、前記複数のワンショットパルス生成回路のそれぞれは、前記入力ノード又は前段のワンショットパルス生成回路から供給される入力クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方に応答して、後段のワンショットパルス生成回路又は前記出力ノードに出力する出力クロック信号の立ち上がりエッジ及び立ち下がりエッジのタイミングを規定し、前記出力クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方から、前記出力クロック信号の立ち上がりエッジ及び立ち下がりエッジの他方までの期間が可変である、ことを特徴とする半導体装置。前記複数のワンショットパルス生成回路のそれぞれは可変遅延回路を含み、前記可変遅延回路を通過していない前記入力クロック信号の立ち上がりエッジ及び立ち下がりエッジの前記一方に応答して、前記出力クロック信号の立ち上がりエッジ及び立ち下がりエッジの前記一方のタイミングを規定し、前記可変遅延回路を通過した前記入力クロック信号の立ち上がりエッジ及び立ち下がりエッジの前記一方に応答して、前記出力クロック信号の立ち上がりエッジ及び立ち下がりエッジの前記他方のタイミングを規定する、ことを特徴とする請求項1に記載の半導体装置。前記可変遅延回路は並列接続された複数のドライバ回路を含み、使用する1又は2以上のドライバ回路を選択することによって前記期間を可変とすることを特徴とする請求項2に記載の半導体装置。前記複数のドライバ回路に含まれる少なくとも2つのドライバ回路は、互いに駆動能力が異なることを特徴とする請求項3に記載の半導体装置。前記出力ノードから出力される前記出力クロック信号のデューティを50に調整するデューティ補正回路をさらに備えることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。第1の内部クロック信号を遅延させることによって第2の内部クロック信号を生成するディレイラインと、前記第2の内部クロック信号に基づいてレプリカクロック信号を生成するレプリカ回路と、前記第1の内部クロック信号と前記レプリカクロック信号の位相を比較することによって位相判定信号を生成する位相判定回路と、前記位相判定信号に基づいてカウント値が更新されるカウンタ回路と、を備え、前記ディレイラインは、直列接続された複数のワンショットパルス生成回路を含み、前記複数のワンショットパルス生成回路が生成するワンショットパルスのパルス幅は、前記カウント値によって定められることを特徴とする半導体装置。前記ディレイラインは第1及び第2のディレイラインを含み、前記第1のディレイラインを構成する複数のワンショットパルス生成回路は、前記第1の内部クロック信号の立ち上がりエッジに応答してワンショットパルスを生成し、前記第2のディレイラインを構成する複数のワンショットパルス生成回路は、前記第1の内部クロック信号の立ち下がりエッジに応答してワンショットパルスを生成し、前記第1のディレイラインの出力と前記第2のディレイラインの出力を合成することよって前記第2の内部クロック信号を生成するミキサ回路をさらに備えることを特徴とする請求項6に記載の半導体装置。前記ディレイラインから出力される前記第2の内部クロック信号のデューティを50に調整するデューティ補正回路をさらに備えることを特徴とする請求項6に記載の半導体装置。前記複数のワンショットパルス生成回路のそれぞれは可変遅延回路を含み、前記複数のワンショットパルス生成回路にそれぞれ入力されたクロック信号のうち、前記可変遅延回路を通過していないクロック信号の立ち上がりエッジ及び立ち下がりエッジの一方に応答して、ワンショットパルスの開始エッジを規定し、前記複数のワンショットパルス生成回路にそれぞれ入力されたクロック信号のうち、前記可変遅延回路を通過したクロック信号の立ち上がりエッジ及び立ち下がりエッジの前記一方に応答して、ワンショットパルスの終了エッジを規定する、ことを特徴とする請求項6乃至8のいずれか一項に記載の半導体装置。前記出力クロック信号に同期してデータを外部に出力する出力バッファ回路をさらに備え、前記レプリカ回路は前記出力バッファ回路と同一の特性を有していることを特徴とする請求項6乃至9のいずれか一項に記載の半導体装置。しかしながら、一般的な微調整遅延回路はアナログ電圧を使用するインタポレータ回路であるため、アナログ電圧を生成するための電圧生成回路が必要になる。また、アナログ電圧が意図せず変動すると遅延量も変化してしまうため、アナログ電圧の安定性を十分に確保しなければ所望の遅延量が得られないという問題もあった。このような問題は、DLL回路に使用するディレイラインに限らず、クロック信号の遅延量を高精度に制御する必要のある全てのディレイラインにおいて生じる問題である。本発明の一側面による半導体装置は、入力ノードと、出力ノードと、前記入力ノードと前記出力ノードとの間に直列接続された複数のワンショットパルス生成回路と、を備え、前記複数のワンショットパルス生成回路のそれぞれは、前記入力ノード又は前段のワンショットパルス生成回路から供給される入力クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方に応答して、後段のワンショットパルス生成回路又は前記出力ノードに出力する出力クロック信号の立ち上がりエッジ及び立ち下がりエッジのタイミングを規定し、前記出力クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方から、前記出力クロック信号の立ち上がりエッジ及び立ち下がりエッジの他方までの期間が可変であることを特徴とする。本発明の他の側面による半導体装置は、第1の内部クロック信号を遅延させることによって第2の内部クロック信号を生成するディレイラインと、前記第2の内部クロック信号に基づいてレプリカクロック信号を生成するレプリカ回路と、前記第1の内部クロック信号と前記レプリカクロック信号の位相を比較することによって位相判定信号を生成する位相判定回路と、前記位相判定信号に基づいてカウント値が更新されるカウンタ回路と、を備え、前記ディレイラインは、直列接続された複数のワンショットパルス生成回路を含み、前記複数のワンショットパルス生成回路が生成するワンショットパルスのパルス幅は、前記カウント値によって定められることを特徴とする。本発明によれば、アナログ電圧を使用することなく、クロック信号を高精度且つ広範囲に遅延させることが可能となる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施形態による半導体装置10の全体構成を示すブロック図である。本実施形態による半導体装置10はDRAMであり、図1に示すようにメモリセルアレイ11を備えている。メモリセルアレイ11には、互いに交差する複数のワード線WLと複数のビット線BLが設けられており、それらの交点にメモリセルMCが配置されている。ワード線WLの選択はロウデコーダ12によって行われ、ビット線BLの選択はカラムデコーダ13によって行われる。ビット線BLは、センス回路14内の対応するセンスアンプSAにそれぞれ接続されており、カラムデコーダ13により選択されたビット線BLは、センスアンプSAを介してアンプ回路15に接続される。ロウデコーダ12、カラムデコーダ13、センス回路14及びアンプ回路15の動作は、アクセス制御回路20によって制御される。アクセス制御回路20には、端子21~24を介してアドレス信号ADD、コマンド信号CMD、外部クロック信号CK,CKBなどが供給される。外部クロック信号CK,CKBは、互いに相補の信号である。アクセス制御回路20は、これらの信号に基づいてロウデコーダ12、カラムデコーダ13、センス回路14、アンプ回路15及びデータ入出力回路30を制御する。具体的には、コマンド信号CMDがアクティブコマンドACTである場合、アドレス信号ADDはロウデコーダ12に供給される。これに応答して、ロウデコーダ12はアドレス信号ADDが示すワード線WLを選択し、これにより対応するメモリセルMCがそれぞれビット線BLに接続される。その後、アクセス制御回路20は、所定のタイミングでセンス回路14を活性化させる。一方、コマンド信号CMDがリードコマンドRD又はライトコマンドWTである場合、アドレス信号ADDはカラムデコーダ13に供給される。これに応答して、カラムデコーダ13はアドレス信号ADDが示すビット線BLをアンプ回路15に接続する。これにより、リード動作時においては、センスアンプSAを介してメモリセルアレイ11から読み出されたリードデータDQがアンプ回路15及びデータ入出力回路30を介してデータ端子31から外部に出力される。また、ライト動作時においては、データ端子31及びデータ入出力回路30を介して外部から供給されたライトデータDQが、アンプ回路15及びセンスアンプSAを介してメモリセルMCに書き込まれる。図1に示すように、アクセス制御回路20にはDLL回路100が含まれている。DLL回路100は、外部クロック信号CK,CKBを受け、これに基づいて位相制御された内部クロック信号LCLKを生成する回路である。内部クロック信号LCLKは、データ入出力回路30に含まれる出力バッファ回路30aに供給される。これにより、メモリセルアレイ11から読み出されたリードデータDQは、内部クロック信号LCLKに同期してデータ端子31から出力される。これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図1に示す電源回路40によって生成される。電源回路40は、電源端子41,42を介してそれぞれ供給される外部電位VDD及び接地電位VSSを受け、これらに基づいて内部電圧VPP,VPERI,VARYなどを生成する。内部電位VPPは外部電位VDDを昇圧することによって生成され、内部電位VPERI,VARYは外部電位VDDを降圧することによって生成される。内部電圧VPPは、主にロウデコーダ12において用いられる電圧である。ロウデコーダ12は、アドレス信号ADDに基づき選択したワード線WLをVPPレベルに駆動し、これによりメモリセルMCに含まれるセルトランジスタを導通させる。内部電圧VARYは、主にセンス回路14において用いられる電圧である。センス回路14が活性化すると、ビット線対の一方をVARYレベル、他方をVSSレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧VPERIは、アクセス制御回路20などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電圧VDDよりも電圧の低い内部電圧VPERIを用いることにより、半導体装置10の低消費電力化が図られている。図2は、DLL回路100の構成を示すブロック図である。図2に示すDLL回路100は、2つのディレイライン110,120を備えたいわゆる二相式のDLL回路である。このうち、ディレイライン110は、内部クロック信号RCLK0を遅延させることによって内部クロック信号RCLK1を生成する回路であり、その遅延量はカウンタ回路112のカウント値RCNTによって定められる。本発明においては、内部クロック信号RCLK0を第1の内部クロック信号と呼ぶことがある。同様に、ディレイライン120は、内部クロック信号FCLK0を遅延させることによって内部クロック信号FCLK1を生成する回路であり、その遅延量はカウンタ回路122のカウント値FCNTによって定められる。内部クロック信号RCLK0は、端子23に供給される外部クロック信号CKを入力初段回路101によってバッファリングした信号であり、外部クロック信号CKの立ち上がりエッジ外部クロック信号CKBの立ち下がりエッジをモニタするために使用される。一方、内部クロック信号FCLK0は、端子24に供給される外部クロック信号CKBを入力初段回路102によってバッファリングした信号であり、外部クロック信号CKの立ち下がりエッジ外部クロック信号CKBの立ち上がりエッジをモニタするために使用される。ディレイライン110,120から出力される内部クロック信号RCLK1,FCLK1は、ミキサ回路130に供給される。ミキサ回路130は、内部クロック信号RCLK1,FCLK1を合成することによって、内部クロック信号LCLK0を生成する回路である。本発明においては、内部クロック信号LCLK0を第2の内部クロック信号と呼ぶことがある。ここで、内部クロック信号LCLK0の立ち上がりエッジは、内部クロック信号RCLK1の立ち上がりエッジと一致し、内部クロック信号LCLK0の立ち下がりエッジは、内部クロック信号FCLK1の立ち上がりエッジと一致する。このようにして生成された内部クロック信号LCLK0は、バッファ回路131を介して内部クロック信号LCLKとして出力される。上述の通り、内部クロック信号LCLKは、図1に示した出力バッファ回路30aに供給され、リードデータDQの出力タイミングを規定する信号として用いられる。内部クロック信号LCLKは、レプリカ回路132にも供給される。レプリカ回路132は、出力バッファ回路30aと実質的に同じ特性を有する回路であり、その出力はレプリカクロック信号RepCLKとして用いられる。出力バッファ回路30aは内部クロック信号LCLKに同期してリードデータDQを出力するものであることから、レプリカ回路132から出力されるレプリカクロック信号RepCLKは、リードデータDQと正確に同期する。DRAMにおいては、リードデータDQが外部クロック信号CK,CKBに対して正確に同期している必要があり、両者の位相にずれが生じている場合にはこれを検出し、補正する必要がある。かかる検出は、位相判定回路111,121によって行われ、判定の結果は位相判定信号RPD,FPDとして出力される。位相判定信号RPD,FPDは、カウンタ回路112,122にそれぞれフィードバックされ、これによって位相のずれが補正される。位相判定回路111は、内部クロック信号RCLK0とレプリカクロック信号RepCLKの位相を比較し、その結果に基づいて位相判定信号RPDを生成する回路である。ここで、内部クロック信号RCLK0の立ち上がりエッジは、外部クロック信号CKの立ち上がりエッジ外部クロック信号CKBの立ち下がりエッジとタイミングが一致する信号であり、レプリカクロック信号RepCLKはリードデータDQとタイミングが一致する信号であることから、位相判定回路111は、外部クロック信号CKの立ち上がりエッジとリードデータDQの位相を間接的に比較していることになる。比較の結果、レプリカクロック信号RepCLKが内部クロック信号RCLK0に対して遅れていれば、位相判定回路111は位相判定信号RPDを一方の論理レベル例えばローレベルとする。これに応答してカウンタ回路112はカウントダウンされ、これによりディレイライン110の遅延量が減少する。逆に、レプリカクロック信号RepCLKが内部クロック信号RCLK0に対して進んでいれば、位相判定回路111は位相判定信号RPDを他方の論理レベル例えばハイレベルとする。これに応答してカウンタ回路112はカウントアップされ、これによりディレイライン110の遅延量が増大する。このような動作を周期的に繰り返すことにより、内部クロック信号RCLK0とレプリカクロック信号RepCLKの位相を一致させれば、結果的に、リードデータDQと外部クロック信号CKの立ち上がりエッジが一致することになる。同様に、位相判定回路121は、内部クロック信号FCLK0とレプリカクロック信号RepCLKの位相を比較し、その結果に基づいて位相判定信号FPDを生成する回路である。ここで、内部クロック信号FCLK0の立ち上がりエッジは、外部クロック信号CKの立ち下がりエッジ外部クロック信号CKBの立ち上がりエッジとタイミングが一致する信号であり、レプリカクロック信号RepCLKはリードデータDQとタイミングが一致する信号であることから、位相判定回路121は、外部クロック信号CKの立ち下がりエッジとリードデータDQの位相を間接的に比較していることになる。比較の結果、レプリカクロック信号RepCLKが内部クロック信号FCLK0に対して遅れていれば、位相判定回路121は位相判定信号FPDを一方の論理レベル例えばローレベルとする。これに応答してカウンタ回路122はカウントダウンされ、これによりディレイライン120の遅延量が減少する。逆に、レプリカクロック信号RepCLKが内部クロック信号FCLK0に対して進んでいれば、位相判定回路121は位相判定信号FPDを他方の論理レベル例えばハイレベルとする。これに応答してカウンタ回路122はカウントアップされ、これによりディレイライン120の遅延量が増大する。このような動作を周期的に繰り返すことにより、内部クロック信号FCLK0とレプリカクロック信号RepCLKの位相を一致させれば、結果的に、リードデータDQと外部クロック信号CKの立ち下がりエッジが一致することになる。図3は、ディレイライン110の構成を示すブロック図である。図3に示すように、ディレイライン110は入力ノード110aと出力ノード110bとの間に直列接続されたn個のワンショットパルス生成回路201~20nからなる。入力ノード110aとは内部クロック信号RCLK0が供給されるノードであり、出力ノード110bとは内部クロック信号RCLK1が出力されるノードである。ワンショットパルス生成回路201~20nにはそれぞれ対応するカウント値RCNT1~RCNTnが供給されており、その値によって生成されるワンショットパルスのパルス幅が制御される。図示しないが、ディレイライン120も同様の構成を有している。つまり、n個のワンショットパルス生成回路が直列接続され、それぞれ対応するカウント値FCNT1~FCNTnによって、ワンショットパルスのパルス幅が制御される。図4は、ワンショットパルス生成回路201~20nの回路図である。図4に示すように、ワンショットパルス生成回路201~20nは、入力クロック信号INを遅延させることによってクロック信号INaを生成する可変遅延回路211と、クロック信号INaを反転させてクロック信号INbを生成するインバータ212と、入力クロック信号IN,INbを受けて出力クロック信号OUTを生成するNANDゲート回路213からなる。入力クロック信号INは、初段のワンショットパルス生成回路201であれば内部クロック信号RCLK0に相当し、2段目以降のワンショットパルス生成回路202~20nであれば前段のワンショットパルス生成回路201~20n-1からの出力クロック信号OUTに相当する。また、出力クロック信号OUTは、最終段のワンショットパルス生成回路20nであれば内部クロック信号RCLK1に相当し、最終段より前のワンショットパルス生成回路201~20n-1であれば後段のワンショットパルス生成回路202~20nに供給する入力クロック信号INに相当する。図5は、ワンショットパルス生成回路201~20nの動作を説明するためのタイミング図である。図5に示す符号INiは、i段目のワンショットパルス生成回路20iに供給される入力クロック信号INの波形を示し、符号INbiは、i段目のワンショットパルス生成回路20i内のクロック信号INbの波形を示している。図5に示す例では、時刻t1においてクロック信号INiの立ち上がりエッジが現れており、時刻t2においてクロック信号INbiの立ち下がりエッジが現れている。このことは、インバータ212による遅延時間を無視すると、時刻t1から時刻t2までの期間Diは可変遅延回路211の遅延量に相当することを意味する。これにより得られる出力クロック信号OUTiは、時刻t1から時刻t2までの期間においてローレベルとなるワンショットパルスとなる。そのパルス幅は、期間Diに相当する。出力クロック信号OUTiは、次段のワンショットパルス生成回路20i1に供給される入力クロック信号INi1として用いられる。これにより、次段のワンショットパルス生成回路20i1から出力される出力クロック信号OUTi1は、時刻t2から時刻t3までの期間においてローレベルとなるワンショットパルスとなり、そのパルス幅は期間Di1である。さらに、出力クロック信号OUTi1は、次段のワンショットパルス生成回路20i2に供給される入力クロック信号INi2として用いられる。これにより、次段のワンショットパルス生成回路20i2から出力される出力クロック信号OUTi2は、時刻t3から時刻t4までの期間においてローレベルとなるワンショットパルスとなり、そのパルス幅は期間Di2である。このように、内部クロック信号RCLK0がワンショットパルス生成回路201~20nを進むにつれて、ワンショットパルスのパルス位置が徐々にシフトすることになる。そのシフト量はワンショットパルスのパルス幅によって定義される。ここで、生成されるワンショットパルスの立ち下がりエッジ開始エッジと、立ち上がりエッジ終了エッジは、いずれも入力クロック信号INの立ち上がりエッジを起点としていることが重要である。換言すれば、入力クロック信号INの立ち下がりエッジは、生成されるワンショットパルスの波形とは無関係である。その結果、ワンショットパルスのパルスの立ち上がりエッジ終了エッジから、次のワンショットパルスの立ち下がりエッジ開始エッジまでの期間が十分に確保されるため、ワンショットパルスのパルス幅を長く設定しても、パルスが消失することがない。この点については、追ってより詳しく説明する。図6は、可変遅延回路211の回路図である。図6に示すように、可変遅延回路211は、入力クロック信号INiをバッファリングする2段のインバータ301,302と、インバータ302の出力をゲート電極に受けるPチャンネル型MOSトランジスタ310及びNチャンネル型MOSトランジスタ321~325と、それぞれトランジスタ321~325に直列接続されたNチャンネル型MOSトランジスタ331~335を備える。トランジスタ310のソースは高位側の電源電位VPERIに接続され、トランジスタ321~325ソースは低位側の電源電位VSSに接続されている。また、トランジスタ310のドレインとトランジスタ331~335のドレインは共通接続され、クロック信号INaiの出力ノードとして機能する。並列接続されたトランジスタ331~335のゲート電極には、カウント値RCNTiの対応するビットがそれぞれ供給される。本例ではカウント値RCNTiが5ビットのバイナリ信号からなり、このうち最下位ビットRCNTi1はトランジスタ331のゲート電極に供給される。同様に、ビットRCNTi2はトランジスタ332のゲート電極に供給され、ビットRCNTi4はトランジスタ333のゲート電極に供給され、ビットRCNTi8はトランジスタ334のゲート電極に供給され、最上位ビットRCNTi16はトランジスタ335のゲート電極に供給される。本発明においては、それぞれのトランジスタ331~335をドライバ回路と呼ぶことがある。トランジスタ331~335のチャネル幅は互いに相違しており、バイナリ信号の重み付けに対応している。すなわち、トランジスタ331のチャネル幅をWとした場合、トランジスタ332~335のチャネル幅はそれぞれ2W,4W,8W,16Wに設計されている。各トランジスタ331~335の駆動能力は、チャネル幅に比例する。これにより、クロック信号INaiがローレベルに変化するスピードは、1又は2以上のトランジスタ331~335を選択することにより、31段階に調節することができる。最も高速に変化させる場合にはカウント値RCNTiを最大値ビットRCNTi1~ビットRCNTi16を全てハイレベルとすれば良く、この場合、全ての電流パスが有効となる。また、最も低速に変化させる場合にはカウント値RCNTiを最小値ビットRCNTi1のみをハイレベルとし、他のビットRCNTi2~RCNTi16を全てローレベルとすれば良く、この場合、トランジスタ331,321からなる電流パスのみが有効となる。図7はディレイライン110の動作を説明するためのタイミングであり、aは遅延量を最小に設定した場合を示し、bは遅延量を最大に設定した場合を示している。図7においては、ディレイライン110が8個のワンショットパルス生成回路201~208によって構成されている場合を例示している。図7aに示すように、遅延量を最小に設定すると、各ワンショットパルス生成回路201~208から出力されるワンショットパルスのパルス幅は最小となる。これが後段のワンショットパルス生成回路に伝搬するため、最終的に得られる内部クロック信号RCLK1の遅延は、入力された内部クロック信号RCLK0に対して最小となる。遅延量を最小とするためには、各ワンショットパルス生成回路に供給するカウント値RCNTiを上述の通り最小値とすればよい。図7aに示す例では、得られる遅延量は3.27nsである。一方、図7bに示すように、遅延量を最大に設定すると、各ワンショットパルス生成回路201~208から出力されるワンショットパルスのパルス幅は最大となる。これが後段のワンショットパルス生成回路に伝搬するため、最終的に得られる内部クロック信号RCLK1の遅延は、入力された内部クロック信号RCLK0に対して最大となる。遅延量を最大とするためには、各ワンショットパルス生成回路に供給するカウント値RCNTiを上述の通り最大値とすればよい。図7bに示す例では、得られる遅延量は5.78nsである。つまり、図7aに示す例に比べて2.51nsだけ遅延量が増大している。もちろん、カウント値RCNTiを種々の値に設定することによって、遅延量は最小値から最大値までの範囲で多段階に調整することができる。その調整可能範囲は、1個のワンショットパルス生成回路20iにおいて31段階であることから、かなり広範囲な調整が可能であることが理解できる。しかも、インバーターチェーンからなる通常のディレイラインと比べ、調整ピッチは非常に細かい。以上、ディレイライン110に関して説明したが、もう一方のディレイライン120についても同様である。ディレイライン110,120から出力される内部クロック信号RCLK1,FCLK1は、いずれもワンショットパルスが連続する波形を有しているが、ミキサ回路130によって立ち上がりエッジ又は立ち下がりエッジのみが抽出され、合成される。その結果、デューティがほぼ50である内部クロック信号LCLKを得ることが可能となる。以上説明したように、本実施形態によれば、簡単な回路構成によってディレイライン110,120の遅延量の調整範囲を十分に確保しつつ、調整ピッチを細かくすることが可能となる。これにより、粗調整遅延回路と微調整遅延回路を併用する必要が無くなる。しかも、アナログ電圧を使用しないことから、アナログ電圧の生成回路やその安定化回路などを設ける必要もなくなり、回路設計が容易となる。ここで、ディレイライン110,120にワンショットパルス生成回路を用いる利点について説明する。図8は、通常のディレイラインを使用した場合の波形の変化を説明するためのタイミング図である。通常のディレイラインとは、入力信号の立ち上がりエッジ及び立ち下がりエッジの両方を鈍らせる回路を指す。図8の信号Aは遅延前の信号であり、信号Bは遅延後の信号である。図8に示すように、信号Aの立ち上がりエッジ及び立ち下がりエッジの両方を鈍らせると、信号Bが三角波状となる。このため、遅延量を増大させると、つまり、信号Bの鈍りを大きくすると、パルスが容易に消失してしまう。遅延量の最大値Dmaxは、パルスが消失しない範囲に制限される。一例として、信号Aの周期を2ns、信号Aのデューティを40、信号Aの立ち上がり時間及び立ち下がり時間をいずれも200ps、しきい値を振幅の50のレベルとすると、遅延量の最大値Dmaxは、2ns×40-200ps×50=300psとなる。つまり、300psを超える遅延を持たせようとするとパルスが消失してしまうため、遅延量を300ps以下に設定しなければならない。図9は、ワンショットパルス生成回路を使用した場合の波形の変化を説明するためのタイミング図である。図9の信号Aは遅延前の信号であり、信号Bは遅延後の信号である。ワンショットパルス生成回路を使用しているため、信号Bの立ち上がりエッジについては信号Aに対して鈍っている一方、信号Bの立ち下がりエッジについては信号Aに対して実質的に鈍っていない。このため、信号Bはノコギリ波状となる。本例においても、遅延量の最大値Dmaxは、パルスが消失しない範囲に制限されるが、一例として、信号Aの周期を2ns、信号Aの立ち上がり時間及び立ち下がり時間をいずれも200ps、しきい値を振幅の50のレベル、信号Aのワンショットパルス幅を100psとすると、遅延量の最大値は、{2ns-200ps100ps-200ps}×50=750psとなる。つまり、図8に示す信号Aと図9に示す信号Aは同じ周期を有しているにもかかわらず、ワンショットパルス生成回路を使用することにより遅延量の最大値Dmaxを750psまで拡大できることを意味する。しかもこの最大値Dmax=750psは、1個のワンショットパルス生成回路あたりの値であることから、複数のワンショットパルス生成回路を直列に接続することにより、合計の遅延量はより大きくなる。また、ワンショットパルス生成回路を使用した場合、上記の数式からも明らかなように、遅延量の最大値が入力信号のデューティの影響を受けない。このため、入力信号のデューティが変化しても遅延量の最大値が変化することはない。尚、カウンタ回路112,122を用いたワンショットパルス生成回路201~20nの制御方法については特に限定されず、各ワンショットパルス生成回路201~20nの遅延量がほぼ均一化されるよう制御しても構わないし、あるワンショットパルス生成回路の遅延量が最大値又は最小値に達したら別のワンショットパルス生成回路の遅延量を変化させるといった制御を行っても構わない。前者の制御方法によれば、各ワンショットパルス生成回路201~20nから出力されるパルスの鈍りがほぼ平均化されることから、極端に鈍りの大きい波形が存在しなくなる。その結果、ノイズへの耐性が向上するというメリットが得られる。これに対し、後者の制御方法によれば、制御を単純化することが可能となる。図10は、変形例によるDLL回路100aの回路図である。図10に示すDLL回路100aは二相式ではなく、DCCデューティ補正回路140を用いて内部クロック信号LCLKの立ち下がりエッジを調整するタイプのDLL回路である。内部クロック信号LCLKの立ち上がりエッジは、図2に示したDLL回路100と同様、ディレイライン110によって制御される。図10に示すDLL回路100aにおいては、レプリカクロック信号RepCLKがDCDデューティサイクル検出回路141にも供給される。DCD141は、レプリカクロック信号RepCLKのデューティがターゲットである50からどの程度ずれているのかを検出するための回路であり、その検出結果であるデューティ判定信号DDはカウンタ回路142に供給される。カウンタ回路142は、デューティ判定信号DDに基づいてアップカウント又はダウンカウントされ、そのカウント値DCNTに基づいてDCC140を制御する。DCC140は、カウント値DCNTに基づいて内部クロック信号RCLK1の立ち下がりエッジの位置を調整する回路であり、上記のフィードバックが行われることによって、内部クロック信号LCLKのデューティが50に安定化される。このような回路構成を有するDLL回路100aにおいても、ディレイライン110を上記実施形態にて説明した構成とすれば、上記実施形態と同じ効果を得ることが可能となる。ディレイライン110から出力される内部クロック信号RCLK1は、上述の通り、ワンショットパルスが連続する波形でありデューティは50から大きくずれているが、このずれはDCC140によって50に補正される。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記実施形態では、ドライバ回路を構成するトランジスタ331~335のチャネル幅を互いに相違させることによって駆動動力に差を設けているが、駆動動力に差を設ける他の方法として、チャネル長を相違させたり、ファンアウトを相違させたりすることも可能である。さらに、各ドライバ回路の駆動動力に差を設けることも必須でなく、各ドライバ回路の駆動能力が同じであっても構わない。但し、各ドライバ回路の駆動動力に差を設けることにより特に、2のべき乗の重み付けを与えることにより、調整ピッチを細かくしつつ、調整範囲を拡大することが可能となる。"