半導体基体と、前記半導体基体の上に配置された第1導電型のドリフト領域と、前記ドリフト領域の内部に配置され、且つその一部が前記ドリフト領域の一主表面に表出した第2導電型の第1のウェル領域と、前記第1のウェル領域の内部に配置され、且つその一部が前記一主表面に表出した第1導電型のソース領域と、前記ドリフト領域と前記ソース領域の間に位置する前記第1のウェル領域に、第1導電型に反転したチャネルを形成する複数の絶縁ゲート部と、ユニポーラダイオードを構成するように、前記一主表面に表出した前記ドリフト領域に接合され、且つ前記第1のウェル領域及び前記ソース領域に接続された第1の主電極と、を備え、前記一主表面の法線方向から見て、前記複数の絶縁ゲート部は互いに平行な線状パターンを有し、且つ、隣接する絶縁ゲート部の間に、前記第1の主電極が前記ドリフト領域に接合された接合箇所及び前記第1のウェル領域が、絶縁ゲート部が伸びる方向に沿って配列され、前記チャネルは、少なくとも前記一主表面の法線方向に形成されることを特徴とする半導体装置。前記ドリフト領域の上部の一部分に前記第1のウェル領域が配置され、前記第1のウェル領域の上部の一部分に前記ソース領域が配置され、前記第1の主電極は前記ドリフト領域の一主表面の上に配置され、前記チャネルは、前記一主表面の法線方向及び前記一主表面の法線に垂直な方向に形成され、前記一主表面の法線に垂直な方向における前記ソース領域と前記ドリフト領域との距離は、前記一主表面の法線方向における前記ソース領域と前記ドリフト領域との距離よりも長いことを特徴とする請求項1に記載の半導体装置。前記チャネルは、前記一主表面の法線方向及び前記一主表面の法線に垂直な方向に形成され前記一主表面の法線に垂直な方向に形成される前記チャネルの長さは、前記一主表面の法線方向に形成される前記チャネルの長さよりも長いことを特徴とする請求項1または2に記載の半導体装置。前記絶縁ゲート部が伸びる方向に沿って隣接する2つの前記第1のウェル領域の間の距離は、前記ドリフト領域と前記第1の主電極の間に、前記ユニポーラダイオードの逆方向の所定の電圧を印加した場合、前記隣接する2つの第1のウェル領域の外周からそれぞれ前記ドリフト領域へ広がる空乏層が互いに重なる距離であることを特徴とする請求項1~3のいずれか一項に記載の半導体装置。前記一主表面の法線に垂直な方向に沿って伸びる前記チャネルの一部分に形成された、前記第1のウェル領域よりも高濃度の第2導電型の不純物が添加されたウェルコンタクト領域を更に備えることを特徴とする請求項1~4のいずれか一項に記載の半導体装置。前記第1のウェル領域の内部であって前記ソース領域とは異なる箇所に配置され、且つその一部が前記一主表面に表出して前記第1の主電極に接続された第2導電型の複数のウェルコンタクト領域を更に備え、前記複数のウェルコンタクト領域は、前記絶縁ゲート部が伸びる方向に交差し、且つ互いに平行な線状パターンを有することを特徴とする請求項1~4のいずれか一項に記載の半導体装置。前記ウェルコンタクト領域は前記ドリフト領域と前記第1のウェル領域の境界に配置されていることを特徴とする請求項6に記載の半導体装置。前記複数のソース領域は、前記絶縁ゲート部が伸びる方向に交差し、且つ互いに平行な線状パターンを有することを特徴とする請求項6又は7に記載の半導体装置。前記絶縁ゲート部と前記ドリフト領域の境界に配置され、且つ前記第1の主電極に接続された第2導電型の第2のウェル領域を更に有することを特徴とする請求項1~8のいずれか一項に記載の半導体装置。前記ドリフト領域は炭化珪素からなり、前記第1の主電極は、前記一主表面に表出した前記ドリフト領域にショットキー接合されたショットキー電極を有し、前記ユニポーラダイオードはショットキー接合ダイオードであることを特徴とする請求項1~9のいずれか一項に記載の半導体装置。前記ドリフト領域は炭化珪素からなり、前記第1の主電極は、前記一主表面に表出した前記ドリフト領域にヘテロ接合されたヘテロ電極を有し、前記ヘテロ電極は、前記ドリフト領域よりもエネルギーバンドギャップが狭い半導体からなり、前記ユニポーラダイオードはヘテロ接合ダイオードであることを特徴とする請求項1~9のいずれか一項に記載の半導体装置。前記ユニポーラダイオードは、前記ドリフト領域と前記第1のウェル領域との間、或いは前記第1のウェル領域と前記ソース領域との間の形成されるPNダイオードのオン電圧よりも低いオン電圧で動作することを特徴とする請求項1~11のいずれか一項に記載の半導体装置。前記チャネルは、前記一主表面の法線方向及び前記一主表面の法線方向に垂直な方向に形成されることを特徴とする請求項1または2に記載の半導体装置。しかし、特表2006-524432号公報の第2A図に示されているように、隣接する2つのゲートコンタクトの間において、ショットキーコンタクトがn-ドリフト層に接合する複数の接合箇所、複数のp炭化珪素領域、及び2つのp-ウェル領域が、図示された断面に沿って配列されている。よって、隣接するゲートコンタクトの間にJBS構造を有するショットキーバリアダイオードを形成するためには、隣接するゲートコンタクトの間に所定の面積或いは幅が必要となるため、ゲート電極の間隔を狭めて、半導体装置を微細化することが困難である。本発明は、このような従来の課題に鑑みてなされたものであり、その目的は、隣接する絶縁ゲート部の間隔を狭めて、半導体装置を微細化することである。上記目的を達成するための本発明の特徴は、半導体装置に関する。この半導体装置は、半導体基体と、第1導電型のドリフト領域と、第2導電型の第1のウェル領域と、第1導電型のソース領域と、複数の絶縁ゲート部と、第1の主電極とを備える。ドリフト領域は、半導体基体の上に配置されている。第1のウェル領域は、ドリフト領域の内部に配置され、且つその一部がドリフト領域の一主表面に表出している。ソース領域は、第1のウェル領域の内部に配置され、ソース領域の一部は、ドリフト領域の一主表面に表出している。各絶縁ゲート部は、ドリフト領域とソース領域の間に位置する第1のウェル領域に、第1導電型に反転したチャネルを形成する。第1の主電極は、ユニポーラダイオードを構成するように、ドリフト領域の一主表面に表出したドリフト領域に接合され、且つ第1のウェル領域及びソース領域に接続されている。ドリフト領域の一主表面の法線方向から見て、複数の絶縁ゲート部は、互いに平行な線状パターンを有する。そして、隣接する絶縁ゲート部の間に、第1の主電極がドリフト領域に接合された接合箇所及び第1のウェル領域が、絶縁ゲート部が伸びる方向に沿って配列されている。チャネルは、少なくともドリフト領域の一主表面の法線方向に形成される。したがって、本発明によれば、隣接する絶縁ゲート部の間隔を狭めて、半導体装置を微細化することができる。以下図面を参照して、本発明の実施の形態を説明する。図面の記載において同一部分には同一符号を付している。ただし、図面は模式的なものであり、各領域や電極等の厚みと幅との関係、各領域や電極等の厚みの比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。なお、第1導電型及び第2導電型は相対する導電型であり、第1導電型がn型であれば、第2導電型はp型であり、逆に、第1導電型がp型であれば、第2導電型はn型である。本発明の実施の形態では、第1導電型がn型であり、第2導電型はp型である場合を例に取り説明する。また、半導体に添加されたp型不純物の濃度が相対的に高い場合にはp型と、相対的に低い場合にはp-型と、それぞれ表記する。n型についても同様にして、n型及びn-型と表記する。第1の実施の形態図1、図2A、図2B、図2C及び図2Dを参照して、本発明の第1の実施の形態に係わる半導体装置の構成を説明する。図2Aに示すように、本発明の第1の実施の形態に係わる半導体装置は、第1導電型n型の炭化珪素SiCからなる半導体基体1と、半導体基体1の上に配置された第1導電型n-型のドリフト領域2と、ドリフト領域2の内部に配置され、且つその一部がドリフト領域2の一主表面FSに表出した第2導電型p-型の第1のウェル領域3と、第1のウェル領域3の内部に配置され、且つその一部が一主表面FSに表出したn型のソース領域5と、ドリフト領域2とソース領域5の間に位置する第1のウェル領域3に、n型に反転したチャネルを形成する複数の絶縁ゲート部6、7、8と、一主表面FSに表出したドリフト領域2にショットキー接合され、且つ第1のウェル領域3及びソース領域5に接続された第1の主電極9、11、12と、第1のウェル領域3の内部であってソース領域5とは異なる箇所に配置され、且つその一部が一主表面FSに表出して第1の主電極9、11、12に接続されたp型のウェルコンタクト領域4と、半導体基体1の一主表面SSにオーミック接合された第2の主電極10と、を有する。第1の主電極9、11、12とドリフト領域2は、ユニポーラダイオードの一例としてのショットキーバリアダイオードSBDを構成している。絶縁ゲート部6、7、8は、ドリフト領域2の一主表面FSに形成されたトレンチの内壁に配置されたゲート絶縁膜6と、トレンチTSの上部に配置された層間絶縁膜8と、ゲート絶縁膜6及び層間絶縁膜8により囲まれたトレンチの内部に配置されたゲート電極7とを備える。トレンチは、ドリフト領域2、第1のウェル領域3及びソース領域5に接するように形成され、ゲート電極7は、ゲート絶縁膜6を介して、ドリフト領域2、第1のウェル領域3及びソース領域5に隣接している。第1の主電極9、11、12は、ウェルコンタクト領域4及びソース領域5にオーミック接合されたオーミック電極9と、オーミック電極9に接続されたショットキー電極11と、ショットキー電極11に接続されたソース電極12とからなる。第1の主電極9、11、12は、ウェルコンタクト領域4を介して、第1のウェル領域3に接続されている。図1を参照して、一主表面FSの法線方向から見た時の半導体装置の構成を説明する。図1は、一主表面FSの法線方向から見た時の、第1のウェル領域3、絶縁ゲート部6、7、8、第1の主電極9、11、12がドリフト領域2にショットキー接合されたショットキー接合箇所13、ウェルコンタクト領域4、ソース領域5の配置を示す。第1の主電極9、11、12は図示していない。図1には、絶縁ゲート部のうち層間絶縁膜8が表出している。2つの絶縁ゲート部は、互いに平行な線状パターンを有し、一定の間隔だけ離間して配置されている。各層間絶縁膜8の下には、図2Aのゲート電極5が配置されている。第1の主電極9、11、12は図示が省略されているため、ショットキー接合箇所13には、ドリフト領域2が表出している。図1のP-Q間は、X軸方向の単位セルであり、R-S間はY軸方向の単位セルである。図1に示した範囲外の部分においては、X軸方向及びY軸方向の単位セルがそれぞれ繰り返されている。したがって、一主表面FSの法線方向から見て、複数の絶縁ゲート部層間絶縁膜8は、互いに平行な線状パターンを有する。そして、隣接する絶縁ゲート部の間に、ショットキー接合箇所13及び第1のウェル領域3が、絶縁ゲート部が伸びる方向に沿って交互に配列されている。X軸方向の単位セルの繰返しを考慮すると、第1のウェル領域3及びショットキー接合箇所13は、互いに平行な線状パターンを有し、且つ、絶縁ゲート部層間絶縁膜8が伸びる方向に対して直交するように配置されている。ウェルコンタクト領域4は、第1のウェル領域3の内側に配置され、ソース領域5は、第1のウェル領域3の内側であって、第1のウェル領域3と絶縁ゲート部が接する領域に配置されている。具体的には、1つの第1のウェル領域3の内部において、絶縁ゲート部が伸びる方向に垂直な方向X方向に沿って、2つのソース領域5が1つのウェルコンタクト領域4を挟むように配列されている。図2Aに示すように、半導体基体1の上に、ドリフト領域2が配置されている。ドリフト領域2の上に第1のウェル領域3が配置されている。第1のウェル領域3の上部に、ウェルコンタクト領域4及びソース領域5が配置されている。ゲート電極7およびゲート絶縁膜6は、トレンチの内部に配置されている。トレンチは、ソース領域5、チャネルとなる第1のウェル領域3に接し、第1のウェル領域3より深く形成され、その底部はドリフト領域2にまで達している。ウェルコンタクト領域4及びソース領域5は、オーミック電極9に対して電気的に低抵抗でオーミック接続されている。オーミック電極9の上にはショットキー電極11が配置され、さらに、ショットキー電極11の上にはソース電極12が配置されている。第1の主電極9、11、12、ソース領域5、第1のウェル領域3及びドリフト領域2とゲート電極7とは、層間絶縁膜8或いはゲート絶縁膜6によって電気的に絶縁されている。第2の主電極10は、ドリフト領域2とは反対側の半導体基体1の一主表面SSに、電気的に低抵抗で接続されている。図2Bに示すように、ドリフト領域2の上に、直接、ショットキー電極11が配置されている。ドリフト領域2及びショットキー電極11は、ショットキー接合することによりSBDを形成している。その他の構成は、図2Aと同じであり説明を省略する。図2Cに示すように、ドリフト領域2の上部の一部分に、第1のウェル領域3が配置されている。第1のウェル領域3の上部の一部分に、ウェルコンタクト領域4が配置されている。ウェルコンタクト領域4の上に、オーミック電極9が配置されている。第1のウェル領域3は、ウェルコンタクト領域4、オーミック電極9及びショットキー電極11を介して、ソース電極12に電気的に低抵抗で接続されている。また、隣接する第1のウェル領域3に挟まれた領域において、ドリフト領域2とショットキー電極11が接し、SBDを形成している。図2Dに示すように、第1のウェル領域3の上部の一部分に、ソース領域5が配置されている。ソース領域5の上に、オーミック電極9が配置されている。ソース領域5は、オーミック電極9及びショットキー電極11を介して、ソース電極12に電気的に低抵抗で接続されている。その他の構成は、図2Dと同じであり説明を省略する。<動作>次に、図1、図2A、図2B、図2C及び図2Dに示した半導体装置の基本的な動作について説明する。ここでは、MOS型電界効果トランジスタMOSFETとしての動作と、ショットキーバリアダイオードSBDとしての動作をそれぞれ説明する。MOS型電界効果トランジスタMOSFETとしての基本的な動作を説明する。ソース電極12の電位を基準として、第2の主電極10に所定の正の電位を印加する。この状態においてゲート電極7の電位を制御することで、半導体装置はMOS型電界効果トランジスタMOSFETとして機能する。すなわち、ゲート電極7とソース電極12との間に所定の閾値電圧以上の電圧を印加すると、ゲート絶縁膜6を介してゲート電極7に近接する第1のウェル領域3に、導電型がp型からn型へ反転した反転層が形成される。図2Aに示すように、この反転層は、ドリフト領域2とソース領域5の間に位置する第1のウェル領域3に形成されるため、n型のドリフト領域2とn型のソース領域5の間がn型の反転層チャンネルで接続される。これにより、nチャネル型MOSFETはオン状態となり、第2の主電極10からソース電極12へ正の電流が流れる。一方、ゲート電極7とソース電極12との間に印加する電圧を所定の閾値電圧未満に制御すると、ゲート絶縁膜6を介してゲート電極7に近接する第1のウェル領域3に、n型の反転層は形成されず、ドリフト領域2とソース領域5の間に位置する第1のウェル領域3の導電型はp型のままである。これにより、nチャネル型MOSFETはオフ状態となり、第2の主電極10とソース電極12の間は遮断され、電流は流れない。ドリフト領域2とソース領域5の間に形成される反転層チャンネルの長さを示すチャネル長は、図2A及び図2Dの矢印L1で規定される。図2Dに示すように、Z軸方向のみならずY軸方向にも反転層チャンネルが形成されて電流が流れるため、オン状態における第2の主電極10とソース電極12の間の電気抵抗が小さい、即ち、低オン抵抗なMOSFETを提供することができる。なお、この半導体装置がMOSFETとして動作する上で、第2の主電極10はドレイン電極として機能する。ショットキーバリアダイオードSBDとしての基本的な動作を説明する。nチャネル型MOSFETがオフ状態である時に、ソース電極12の電位を基準として第2の主電極10に、数百から数千ボルトの正の高電圧が印加される場合がある。この場合、p-型の第1のウェル領域3とn-型のドリフト領域2間のPNダイオードは逆バイアスとなり、リーク電流が流れ、電圧の増加に応じて徐々にリーク電流も増加する。一方、SBDは、一般的には電圧の増加に対して指数関数的にリーク電流が増加するため、PN接合よりリーク電流が発生しやすい。しかしながら、図2C及び図2Dに示したショットキー電極11とドリフト領域2の間に形成されるSBDは、JBS構造を備えている。すなわち、ショットキー電極11に接続されたp-型の第1のウェル領域3からY方向に空乏層が伸びるため、ショットキー接合界面の電界が緩和される。したがって、一般的なSBDに比べて、MOSFETのオフ状態におけるリーク電流を低減することができる。リーク電流を低減した分、SBDのショットキーバリア高さを低く設定することができ、より低オン抵抗なSBDを内蔵することができる。なお、この半導体装置がSBDとして動作する上で、第2の主電極10はカソード電極として機能する。次に、モータ等のインダクタンスを負荷としたインバータ等の回路で必要となる還流時の動作について説明する。還流時には、ソース電極12の電位を基準として、第2の主電極10に所定の負の電位が印加される。半導体装置は、MOSFETに内蔵されたボディダイオードPNダイオードと、SBDとを備える。また、例えば、ショットキー電極11を選択することにより、SBDのオン電圧は、PNダイオードのオン電圧である約2.5Vより低い設定されている。よって、MOSFETがオフ状態である時に、還流電流は、オン電圧の低いSBDに主に流れる。したがって、ボディダイオードよりもオン電圧が低いSBDを備えることにより、還流時における半導体装置のオン電圧を低下させ、定常損失をより低減することができる。また、SBDはユニポーラダイオードの一例であるため、PNダイオードなどのバイポーラダイオードより逆回復電荷が少ないという特長を持つ。したがって、SBDに電流が流れている状態から、電流が遮断される状態に切り替わるときのスイッチング損失をより低減することができる。以上説明したように、図1、図2A、図2B、図2C及び図2Dに示した半導体装置は、絶縁ゲート型トランジスタの一例としてのMOS型電界効果トランジスタMOSFETと、ユニポーラダイオードの一例としてのショットキーバリアダイオードSBDを備える。SBDは、ジャンクションバリアショットキーJBS構造を有し、MOSFETに内蔵されるPNボディダイオードよりも低いターンオン電圧を有する。<製造方法>次に、図3~図20Bを参照して、本発明の第1の実施の形態に係わる半導体装置の製造方法を説明する。イ図3及び図4に示すように、先ず、n型の炭化珪素からなる半導体基体1を用意する。そして、エピタキシャル成長法を用いて、半導体基体1の上にn-型の炭化珪素からなるドリフト領域2を形成する第1工程。炭化珪素にはいくつかのポリタイプ結晶多形が存在するが、ここでは代表的な4Hを用いる。例えば、半導体基体1は、数十から数百μm程度の厚みを持つ。n-型のドリフト領域2に添加されるn型不純物の濃度は、1014~1018cm-3、であり、ドリフト領域2の厚さは、数μm~数十μmである。なお、図3のB-B’切断面における断面構成は図4と同じであるため、図示を省略する。ロ次に、図5及び図6に示すように、ドリフト領域2の内部に配置され、且つその一部がドリフト領域2の一主表面に表出したp-型の第1のウェル領域3を形成する第2工程。詳細には、先ず、ドリフト層2の上にマスク材となる絶縁膜を堆積する。絶縁膜としてはシリコン酸化膜を用いることができ、堆積方法としては熱CVD法やプラズマCVD法を用いることができる。次に、絶縁膜の上に、第1のウェル領域3の線状パターンに対応するレジストパターンを形成する。レジストのパターニング方法としては、一般的なフォトリソグラフィー法を用いることができる。次に、レジストパターンをマスクにして、絶縁膜をエッチングして、絶縁膜パターンを形成する。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチングRIEなどのドライエッチングを用いることができる。次に、レジストパターンを酸素プラズマや硫酸等で除去する。次に、絶縁膜パターンをマスクにして、ドリフト領域2の一主表面にp型の不純物イオンをイオン注入し、p-型の第1のウェル領域3を形成する。p型不純物としては、アルミニウムAlやボロンBを用いることができる。なお、半導体基体1の温度を600°C程度に加熱した状態において不純物イオンをイオン注入する。これにより、イオンが注入された領域に結晶欠陥が生じることを抑制することができる。イオン注入後、絶縁膜を例えばフッ酸を用いたウエッチエッチングによって除去する。p-型の第1のウェル領域3の深さとしてはn-型のドリフト領域2より浅くする必要があり、0.数μm~数μmとすることができる。図5、図6に示すように、第2工程では、第1のウェル領域3をX軸方向に平行な線状パターンに形成する。この際、隣接する第1のウェル領域3の間隔を所定の値にすることによって、所謂JBS構造による接合界面の電界を緩和する効果を得ることができる。第1のウェル領域3の間隔としては、0.数μm~数十μmとすることができる。なお、図5のB-B’切断面における断面構成は図4と同じであるため、図示を省略する。ハ次に、図7及び図8に示すように、第1のウェル領域3の内部に配置され、且つその一部が一主表面FSに表出したp型のウェルコンタクト領域4及びn型のソース領域5を形成する第3工程。具体的には、上記した第1工程と同様にして、マスク材としての絶縁膜の形成、絶縁膜のパターニング、不純物イオン注入、マスク除去を2回繰り返すことにより、第1のウェル領域3内にp型のウェルコンタクト領域4、及びn型のソース領域5を形成する。ウェルコンタクト領域4とソース領域5の形成順序は問わない。p型のウェルコンタクト領域4を形成するために注入する不純物イオンとして、アルミニウムやボロンを用いることができる。n型のソース領域5を形成するために注入する不純物イオンとして、窒素NやリンPを用いることができる。ウェルコンタクト領域4及びソース領域5の深さは、第1のウェル領域3より浅くする必要があり、例えば、0.数μm~数μmの深さとすることができる。なお、図7のB-B’切断面における断面構成は図4と同じであるため、図示を省略する。ニ次に、半導体基体1全体に熱処理を行うことにより、上記した第2工程及び第3工程においてイオン注入された不純物を同時に活性化する第4工程。熱処理の温度としては1700°C程度の温度を用いることができ、熱処理を行う雰囲気としてはアルゴンArや窒素Nを好適に用いることができる。ホ次に、図9、図10A及び図10Bに示すように、ドリフト領域2、第1のウェル領域3及びソース領域5の一部をエッチングして、Y軸方向に平行な複数の線状のトレンチTSを形成する第5工程。具体的には、上記した第1工程と同様にして、マスク材としての絶縁膜の形成、絶縁膜のパターニングを行い、絶縁膜パターンを形成する。絶縁膜パターンをマスクとして、RIEなどのドライエッチング法を用いて、その底面にドリフト領域2に達し、その側面にドリフト領域2、第1のウェル領域3、及びソース領域5に表出するトレンチTSを形成する。トレンチTSの深さを第1のウェル領域3より深く形成することで、絶縁ゲート部の側面に形成される反転層を介して、ソース領域5とドリフト領域2とを電気的に導通させることができる。へ次に、図11、図12A及び図12Bに示すように、トレンチTSの内壁及び一主表面FSの上にゲート絶縁膜6を堆積する第6工程。ゲート絶縁膜6としてはシリコン酸化膜が好適に用いられ、堆積方法としては熱酸化法、熱CVD法、プラズマCVD法、スパッタ法などが用いられる。ゲート絶縁膜6の膜厚は、例えば10nm~100nm程度である。なお、ゲート絶縁膜6を堆積した後、ドリフト領域2とゲート絶縁膜6の界面に界面準位が発生することを抑制するために、窒素、アルゴン、N2O等の雰囲気中で1000°C程度のアニールを行っても良い。ト次に、図13、図14A及び図14Bに示すように、トレンチTSの内部にゲート電極7を埋め込む第7工程。ゲート電極7として、不純物を添加した多結晶シリコンを好適に用いることができる。具体的には、先ず、一般的な低圧CVD法を用いて、多結晶シリコン膜をトレンチTSの内部及び一主表面FSの上に堆積する。次に、一主表面FS側から多結晶シリコン膜をエッチバックする。このエッチバック処理は、一主表面FSの上に堆積された多結晶シリコン膜が除去され、一主表面FSの上に堆積されたゲート絶縁膜6が表出した時点で停止する。或いは、多結晶シリコン膜の上にレジストパターンを形成し、例えばドライエッチングを用いて多結晶シリコン膜をパターニングし、トレンチTSの内部に埋め込まれた部分を除く他の多結晶シリコン膜を除去してもよい。これにより、ゲート絶縁膜6の内側に埋め込まれた多結晶シリコン膜を、ゲート電極7として残すことができる。その後、一主表面FSの上に表出したゲート絶縁膜6を除去する。具体的には、トレンチTSの内部に埋め込まれたゲート電極7の上に絶縁膜パターンを形成し、絶縁膜パターンをマスクとして、ウェットエッチング法或いはRIEなどのドライエッチング法を用いて、一主表面FSの上に表出したゲート絶縁膜6を除去する。チ次に、図15、図16A及び図16Bに示すように、ゲート電極7の上に層間絶縁膜8を形成する第8工程。層間絶縁膜8としては、シリコン酸化膜が好適に用いられる。形成方法としては、ゲート電極7を熱酸化してもよい。或いは、熱CVD法、プラズマCVD法、スパッタ法などで絶縁膜を堆積する。そして、堆積した絶縁膜の上にレジストパターンを形成し、レジストパターンをマスクにして層間絶縁膜8にコンタクトホールを形成しても良い。コンタクトホールとは、ゲート電極7を除く他の領域が表出する開口である。リ次に、図17、図18A及び図18Bに示すように、ウェルコンタクト領域4及びソース領域5にオーミック接合するオーミック電極9を形成し、半導体基体1の一主表面SSにオーミック接合する第2の主電極10を形成する第9工程。オーミック電極9と第2の主電極10の形成順序は問わない。オーミック電極9としては、ニッケルシリサイドが好適に用いられるが、コバルトシリサイド、チタンシリサイドなどの金属を用いても構わない。具体的には、先ず、ニッケル膜を第1のウェル領域3より内側の領域に堆積し、パターニングする。堆積方法としては、蒸着法、スパッタ法、CVD法などを用いることができる。パターニング方法としては、リフトオフ法を好適に用いることができるが、ドライエッチング法、ウエットエッチング法を用いても構わない。次に、同様にして、半導体基体1の裏面一主表面SSにニッケル膜を堆積する。次に、1000°C程度のアニールを施すことにより、炭化珪素とニッケルが合金化してニッケルシリサイドが形成され、オーミック電極9及び第2の主電極10が形成される。オーミック電極9はウェルコンタクト領域4及びソース領域5に電気的に低抵抗で接続され、第2の主電極10は、半導体基体1に電気的に低抵抗で接続される。リ次に、図19、図20A及び図20Bに示すように、ショットキー電極11を堆積し、ショットキー電極11をパターニングして、半導体装置の外周部等の領域のショットキー電極11を除去する第10工程。パターニング方法としてはレジストパターンをマスクとしたドライエッチングやウエットエッチング、リフトオフ法などを用いることができる。レジストのパターニング方法としてはフォトリソグラフィーを用いることができる。ヌ次に、ショットキー電極11の上にソース電極12を堆積し、ショットキー電極と同様の方法を用いてパターニングする第11工程。ここでは、ショットキー電極11とソース電極12を別々にパターニングするが、ショットキー電極11とソース電極12を続けて堆積し、ショットキー電極11とソース電極12を同時にパターニングしても良い。以上の工程を経て、図1及び図2A~図2Dに示した半導体装置が完成する。以上説明したように、本発明の第1の実施の形態によれば、以下の作用効果が得られる。隣接する絶縁ゲート部6~8の間には、第1の主電極9、11、12がドリフト領域2にショットキー接合したショットキー接合箇所13及び第1のウェル領域3が、絶縁ゲート部6~8が伸びる方向に沿って配列されている。これにより、隣接する2つの絶縁ゲート部6~8の間隔を狭めることができるので、半導体装置を微細化することができる。よって、従来、所定面積あたり、絶縁ゲート部6~8が2本しか設定できなかったが、本発明の実施の形態によれば、絶縁ゲート部6~8を3本以上設定できる。このため、所定面積あたりの電流密度を上げることができるので、半導体装置のオン抵抗を低減することができる。絶縁ゲート部6~8が伸びる方向に沿って隣接する第1のウェル領域3の距離は、次の条件に従って設定されている。その条件とは、MOSFETのオフ状態において、ドリフト領域2と第1の主電極9、11、12の間に、SBDの逆方向の所定の電圧を印加した場合、隣接する第1のウェル領域3の外周からそれぞれドリフト領域2へ広がる空乏層が互いに重なることである。これにより、ショットキー接合界面の電界を更に緩和することができる。図2Dに示したように、Z軸方向のみならずY軸方向にも反転層チャンネルが形成されて電流が流れるため、オン状態における第2の主電極10とソース電極12の間の電気抵抗が小さい、即ち、低オン抵抗なMOSFETを提供することができる。SBDは、一般的には電圧の増加に対して指数関数的にリーク電流が増加するため、PN接合よりリーク電流が発生しやすい。しかしながら、図2C及び図2Dに示したショットキー電極11とドリフト領域2の間に形成されるSBDは、JBS構造を備えている。すなわち、ショットキー電極11に接続されたp-型の第1のウェル領域3からY方向に空乏層が伸びるため、ショットキー接合界面の電界が緩和される。したがって、一般的なSBDに比べて、MOSFETのオフ状態におけるリーク電流を低減することができる。リーク電流を低減した分、SBDのショットキーバリア高さを低く設定することができ、より低オン抵抗なSBDを内蔵することができる。MOSFETに内蔵されるボディダイオードよりもオン電圧が低いSBDを備えることにより、還流時における半導体装置のオン電圧を低下させ、定常損失をより低減することができる。また、SBDはユニポーラダイオードの一例であるため、PNダイオードなどのバイポーラダイオードより逆回復電荷が少ないという特長を持つ。したがって、SBDに電流が流れている状態から、電流が遮断される状態に切り替わるときのスイッチング損失をより低減することができる。図9、図10A及び図10Bに示した第5工程において、JBS構造を形成するための第1のウェル領域3とトレンチTSとは互いに直行した線状パターンを有する。これにより、第1のウェル領域3とトレンチTSとの間で精密な位置合わせが不要となる。したがって、位置合わせズレによる歩留まり低下がなく、高歩留まりの半導体装置を提供することができる。第2の実施の形態図21A~図21Cを参照して、本発明の第2の実施の形態に係わる半導体装置の構成を説明する。図21A~図21Cは、本発明の第2の実施の形態に係わる半導体装置のA-A’切断面、C-C’切断面及びD-D’切断面における断面構成をそれぞれ示す。平面図に関しては図1と同じであるため図示を省略する。また、B-B’切断面における半導体装置の断面構成は、図2Bと同じであるため、図示を省略する。図21A及び図21Cに示すように、一主表面FSの法線に垂直な方向におけるソース領域とドリフト領域との距離L3は、一主表面FSの法線に平行な方向におけるソース領域5とドリフト領域2との距離L2よりも長い。距離L3は、MOSFETにおけるY軸方向のチャネル長に相当し、距離L2は、MOSFETにおけるZ軸方向のチャネル長に相当する。よって、Y軸方向のチャネル長がZ軸方向のチャネル長よりも長くなる。これにより、ドリフト領域2の一主表面FSの法線に平行な方向Z軸方向におけるチャネル形成の閾値電圧を、ドリフト領域2の一主表面FSの法線に垂直な方向Y軸方向におけるチャネル形成の閾値電圧よりも高くすることができる。よって、チャネルを流れるオン電流が、狭い領域L3部分に集中することを抑制することができるので、破壊耐性、信頼性、歩留まりが高い半導体装置を提供することができる。例えば、第1のウェル領域3を形成する第2工程において、p型の不純物イオンの加速電圧を弱めればよい。これにより、p型の不純物は一主表面FSから浅い領域に注入され、第1のウェル領域3の深さが浅くなり、一主表面FSの法線に平行な方向におけるソース領域5とドリフト領域2との距離L2を短くすることができる。その他の構成、動作及び製造方法は、第1の実施の形態と同様であるため、説明を省略する。第3の実施の形態図22Aは、一主表面FSの法線方向から見た時の、第1のウェル領域3、絶縁ゲート部6、7、8、ショットキー接合箇所13、ウェルコンタクト領域4、ソース領域5の配置を示す。第1の主電極9、11、12は図示していない。図22AのP-Q間は、X軸方向の単位セルであり、R-S間はY軸方向の単位セルである。図22Aに示した範囲外の部分においては、X軸方向及びY軸方向の単位セルがそれぞれ繰り返されている。複数のウェルコンタクト領域4は、絶縁ゲート部6~8に交差し、且つ互いに平行な線状パターンを有する。また、複数のソース領域5は、絶縁ゲート部6~8に交差し、且つ互いに平行な線状パターンを有する。これにより、X軸方向の第1のウェル領域3、ウェルコンタクト領域4及びソース領域5の構造が均一になるため、隣接する2つの絶縁ゲート部6~8の間隔を更に狭めることができる。また、第1のウェル領域3だけでなくウェルコンタクト領域4及びソース領域5に対しても絶縁ゲート部6~8を精密に位置合わせする必要がなくなる。したがって、位置合わせズレによる歩留まり低下を更に抑制することができる。また、図23Bに示すY軸方向に平行なチャネル部分に、p型のウェルコンタクト領域4が形成されている。このため、Y軸方向に平行なチャネル部の閾値電圧が高くなる。よって、チャネルを流れるオン電流が、狭い領域L3部分に集中することを抑制することができるので、破壊耐性、信頼性、歩留まりが高い半導体装置を提供することができる。なお、その他の構成、動作及び製造方法は、第1の実施の形態と同様であるため、説明を省略する。第1の変形例図22Bに、図22Aにおける絶縁ゲート部6~8の間隔を狭めた第1の変形例を示す。図22BのP-Q間は、X軸方向の単位セルであり、R-S間はY軸方向の単位セルである。図22Aに示した範囲外の部分においては、X軸方向及びY軸方向の単位セルがそれぞれ繰り返されている。絶縁ゲート部6~8を高密度に配置することにより、単位セルのX軸方向の幅が狭くなり、単位セルのサイズを縮小化することができる。よって、更に低オン抵抗のMOSFETを提供することができる。第4の実施の形態図24は、一主表面FSの法線方向から見た時の、第1のウェル領域3、絶縁ゲート部6、7、8、ショットキー接合箇所13、ウェルコンタクト領域4、ソース領域5の配置を示す。第1の主電極9、11、12は図示していない。図25は、図24に示した半導体装置のC-C’切断面における断面構成を示す。図24のA-A’切断面及びB-B’切断面における半導体装置の断面構成は、それぞれ、図23A及び図2Bと同じであるため、図示を省略する。図24のP-Q間は、X軸方向の単位セルであり、R-S間はY軸方向の単位セルである。図24に示した範囲外の部分においては、X軸方向及びY軸方向の単位セルがそれぞれ繰り返されている。第3の実施の形態に係わる半導体装置と比べて、第1のウェル領域3よりも高濃度のp型不純物が添加されたp型のウェルコンタクト領域4が、ドリフト領域2と第1のウェル領域3の境界に配置されている点が異なる。詳細には、図25に示すように、ウェルコンタクト領域4が、第1のウェル領域3とドリフト領域2の境界面のうち、一主表面FSに略垂直な境界面に配置されている。このような構成にすることによって、図25に示すように、2つのウェルコンタクト領域4でドリフト領域2を挟んだJBS構造を形成できるため、2つのウェルコンタクト領域4からドリフト領域2に伸びる空乏層の幅をより広くすることができる。その結果、ショットキー接合界面の電界を緩和する効果をより顕著にすることができ、MOSFETのオフ状態におけるSBDに流れるリーク電流をより低減することができる。リーク電流を低減した分、SBDのショットキーバリア高さを低く設定することができ、より低オン抵抗なSBDを内蔵することができる。また、図25に示すY軸方向に平行なチャネル部分に、p型のウェルコンタクト領域4が形成されている。このため、Y軸方向に平行なチャネル部の閾値電圧が高くなる。よって、チャネルを流れるオン電流が、狭い領域に集中することを抑制することができるので、破壊耐性、信頼性、歩留まりが高い半導体装置を提供することができる。複数のウェルコンタクト領域4は、絶縁ゲート部6~8に交差し、且つ互いに平行な線状パターンを有する。また、複数のソース領域5は、絶縁ゲート部6~8に交差し、且つ互いに平行な線状パターンを有する。これにより、X軸方向の第1のウェル領域3、ウェルコンタクト領域4及びソース領域5の構造が均一になるため、隣接する2つの絶縁ゲート部6~8の間隔を更に狭めることができる。また、第1のウェル領域3だけでなくウェルコンタクト領域4及びソース領域5に対しても絶縁ゲート部6~8を精密に位置合わせする必要がなくなる。したがって、位置合わせズレによる歩留まり低下を更に抑制することができる。なお、その他の構成、動作及び製造方法は、第3の実施の形態と同様であるため、説明を省略する。第5の実施の形態図26は、一主表面FSの法線方向から見た時の、第1のウェル領域3、第2のウェル領域14、絶縁ゲート部6、7、8、ショットキー接合箇所13、ウェルコンタクト領域4、ソース領域5の配置を示す。第1の主電極9、11、12は図示していない。図27は、図26に示した半導体装置のB-B’切断面における断面構成を示す。図26のA-A’切断面、C-C’切断面及びD-D’切断面における半導体装置の断面構成は、それぞれ、図2A、図2C及び図2Dと同じであるため、図示を省略する。第1の実施の形態に係わる半導体装置と比べて、半導体装置が、絶縁ゲート部6~8とドリフト領域2の境界に配置され、且つ第1の主電極9、11、12に接続されたp-型の第2のウェル領域14を更に有する点が異なる。詳細には、第2のウェル領域14は、ゲート絶縁膜6とドリフト領域2の境界面のうち、一主表面FSに略垂直な境界面に配置されている。更に、第2のウェル領域14の一部は、ドリフト領域2の一主表面FSに表出し、ショットキー電極11に対して電気的に低抵抗に接触している。これにより、図26に示すように、ショットキー接合箇所13は、第1のウェル領域3及び第2のウェル領域14によって囲まれる。このような構成にすることによって、図27に示すように、絶縁ゲート部6~8が伸びる方向に垂直な切断面においても、JBS構造が形成される。第1の実施の形態に比べて、ショットキー接合界面の電界を緩和する効果をより顕著にすることができ、MOSFETのオフ状態におけるSBDに流れるリーク電流をより低減することができる。なお、第2のウェル領域14に添加される不純物の種類及びその濃度は、第1のウェル領域3と同じであってもよいし、異なっていても構わない。また、第2のウェル領域14は第1のウェル領域3と同時に形成しても良いし、別の工程にて形成しても構わない。その他の構成、動作及び製造方法は、第1の実施の形態と同様であるため、説明を省略する。第6の実施の形態図28は、一主表面FSの法線方向から見た時の、オーミック電極9及びショットキー電極11の配置を示す。ソース電極12は図示していない。図28のP-Q間は、X軸方向の単位セルであり、R-S間はY軸方向の単位セルである。図28に示した範囲外の部分においては、X軸方向及びY軸方向の単位セルがそれぞれ繰り返されている。図29Aは、図28に示した半導体装置のA-A’切断面における断面構成を示す。図29Bは、図28に示した半導体装置のC-C’切断面における断面構成を示す。図29Cは、図28に示した半導体装置のD-D’切断面における断面構成を示す。図28のB-B’切断面における半導体装置の断面構成は、図2Bと同じであるため、図示を省略する。第1の実施の形態に係わる半導体装置と比べて、ショットキー電極11がパターニングされている点が異なる。詳細には、図28に示すように、ショットキー電極11は、線状にパターニングされ、且つ、絶縁ゲート部6~8の線状パターンに対して直交するように配置されている。ショットキー電極11とオーミック電極9とが、絶縁ゲート部6~8が伸びる方向に交互に配列されている。図29B及び図29Cに示すように、ショットキー電極11はオーミック電極9の上に配置されず、オーミック電極9の上にはソース電極12が直接配置されている。ショットキー電極11の両端部は、第1のウェル領域3にオーバーラップしている。このような構成にすることによって、ソース電極12とオーミック電極9が直接接触し、ソース電極12とソース領域5間の寄生抵抗を低減することができる。なお、その他の構成、動作及び製造方法は、第1の実施の形態と同様であるため、説明を省略する。第7の実施の形態第7の実施の形態では、第6の実施の形態で述べた第1の実施の形態に対する同様な変更を、第3の実施の形態に係わる半導体装置に対して加えた場合について説明する。図30Aは、本発明の第7の実施の形態に係わる半導体装置のA-A’切断面における断面構成を示す。図30Bは、図30Aに示した半導体装置のC-C’切断面における断面構成を示す。半導体装置の平面構成及び半導体装置のB-B’切断面における半導体装置の断面構成は、それぞれ、図28及び図2Bと同じであるため、図示を省略する。第3の実施の形態に係わる半導体装置と比べて、ショットキー電極11がパターニングされている点が異なる。詳細には、図28に示したように、ショットキー電極11は、互いに平行な線状にパターニングされ、且つ、絶縁ゲート部6~8の線状パターンに対して直交するように配置されている。ショットキー電極11とオーミック電極9とが、絶縁ゲート部6~8が伸びる方向に沿って交互に配列されている。図30A及び図30Bに示すように、ショットキー電極11はオーミック電極9の上に配置されず、オーミック電極9の上にはソース電極12が直接配置されている。ショットキー電極11の両端部は、第1のウェル領域3にオーバーラップしている。このような構成にすることによって、ソース電極12とオーミック電極9が直接接触し、ソース電極12とソース領域5間の寄生抵抗を低減することができる。なお、その他の構成、動作及び製造方法は、第3の実施の形態と同様であるため、説明を省略する。第8の実施の形態第8の実施の形態では、第6の実施の形態で述べた第1の実施の形態に対する同様な変更を、第4の実施の形態に係わる半導体装置に対して加えた場合について説明する。図31は、本発明の第8の実施の形態に係わる半導体装置のC-C’切断面における断面構成を示す。半導体装置の平面構成、半導体装置のA-A’切断面における半導体装置の断面構成、及びB-B’切断面における半導体装置の断面構成は、それぞれ、図28、図30A及び図2Bと同じであるため、図示を省略する。第4の実施の形態に係わる半導体装置と比べて、ショットキー電極11がパターニングされている点が異なる。詳細には、図28に示したように、ショットキー電極11は、互いに平行な線状にパターニングされ、且つ、絶縁ゲート部6~8の線状パターンに対して直交するように配置されている。ショットキー電極11とオーミック電極9とが、絶縁ゲート部6~8が伸びる方向にそって交互に配列されている。図30A及び図30Bに示したように、ショットキー電極11はオーミック電極9の上に配置されず、オーミック電極9の上にはソース電極12が直接配置されている。ショットキー電極11の両端部は、第1のウェル領域3にオーバーラップしている。このような構成にすることによって、ソース電極12とオーミック電極9が直接接触し、ソース電極12とソース領域5間の寄生抵抗を低減することができる。なお、その他の構成、動作及び製造方法は、第4の実施の形態と同様であるため、説明を省略する。第9の実施の形態第9の実施の形態では、第6の実施の形態におけるショットキー電極11の代りに、一主表面FSに表出したドリフト領域2にヘテロ接合されたヘテロ電極15を備える半導体装置について説明する。図32は、一主表面FSの法線方向から見た時の、オーミック電極9及びヘテロ電極15の配置を示す。ソース電極12は図示していない。図32のP-Q間は、X軸方向の単位セルであり、R-S間はY軸方向の単位セルである。図32に示した範囲外の部分においては、X軸方向及びY軸方向の単位セルがそれぞれ繰り返されている。図33Aは、図32に示した半導体装置のB-B’切断面における断面構成を示す。図33Bは、図32に示した半導体装置のC-C’切断面における断面構成を示す。図33Cは、図32に示した半導体装置のD-D’切断面における断面構成を示す。図32のA-A’切断面における半導体装置の断面構成は、図29Aと同じであるため、図示を省略する。前述したように、ドリフト領域2は炭化珪素SiCからなる。また、第1の主電極9、15、12は、ウェルコンタクト領域4及びソース領域5にオーミック接合されたオーミック電極9と、ドリフト領域2にヘテロ接合されたヘテロ電極15と、オーミック電極9及びショットキー電極11に接続されたソース電極12とからなる。ヘテロ電極15は、ドリフト領域2を構成するn-型の炭化珪素よりもエネルギーバンドギャップが狭い半導体、例えば、多結晶シリコンSiからなる。ヘテロ電極15がドリフト領域2にヘテロ接合したヘテロ接合箇所には、ユニポーラダイオードの他の例として、ヘテロジャンクション接合ダイオードHJDが形成される。炭化珪素SiCと多結晶シリコンSiを接触させると、エネルギーバンド構造の違いにより整流性を持つHJDが形成されることが一般的に知られている。また、多結晶シリコンに注入する不純物の種類や濃度によって、HJDのオン電圧を制御することが可能である。図32に示すように、ヘテロ電極15は、絶縁ゲート部6~8の線状パターンに対して直交する線状パターンを有する。ヘテロ電極15とオーミック電極9とが、絶縁ゲート部6~8が伸びる方向に交互に配列されている。図33Aに示すように、ドリフト領域2の一主表面FS上に、直接、ヘテロ電極15が配置されている。ドリフト領域2及びヘテロ電極15は、ヘテロ接合することによりHJDを形成している。図33B及び図33Cに示すように、ヘテロ電極15はオーミック電極9の上に配置されず、オーミック電極9の上にはソース電極12が直接配置されている。ヘテロ電極15の両端部は、第1のウェル領域3にオーバーラップしている。次に、図34~図37を参照して、本発明の第9の実施の形態に係わる半導体装置の製造方法を説明する。い先ず、図3、図4に示した第1工程から、図15、図16A及び図16Bに示した第8工程まで、第1の実施の形態と同じ工程を実施する。ろ次に、図34及び図35に示すように、第1の主表面FS全面に多結晶シリコン15を堆積し、多結晶シリコン15をパターニングして、ヘテロ電極15を形成する第91工程。パターニング方法としてはレジストパターンをマスクとしたドライエッチングやウエットエッチング、リフトオフ法などを用いることができる。レジストのパターニング方法としてはフォトリソグラフィーを用いることができる。なお、図34は、本発明の第9の実施の形態に係わる半導体装置の製造方法における第91工程を示す。図35は、図34に示した半導体装置のB-B’切断面を示す。図34のA-A’切断面における半導体装置の断面構成は、図16Aと同じであるため、図示を省略する。は次に、図17、図18A及び図18Bに示した第9工程と同じ工程を実施する第92工程。これにより、ウェルコンタクト領域4及びソース領域5にオーミック接合するオーミック電極9が形成され、半導体基体1の一主表面SSにオーミック接合する第2の主電極10が形成される。なお、図36は、本発明の第9の実施の形態に係わる半導体装置の製造方法における第92工程を示す。図37は、図36に示した半導体装置のB-B’切断面を示す。図36のA-A’切断面における半導体装置の断面構成は、図18Aと同じであるため、図示を省略する。に次に、ヘテロ電極15及びオーミック電極9の上にソース電極12を堆積し、半導体装置の外周部等の領域のソース電極12を除去する第93工程。以上の工程を経て、図32及び図33A~図33Cに示した半導体装置が完成する。以上説明したように、本発明の第9の実施の形態によれば、以下の作用効果が得られる。オーミック電極9を形成する第92工程前に、HJDを構成するヘテロ電極15を形成している第91工程。第1の実施の形態では、SBDが形成されるショットキー接合箇所13が露出した状態で、オーミック電極を形成するための合金化アニールを実施している。これに対して、第9の実施の形態では、HJDが形成されるヘテロ接合箇所をヘテロ電極多結晶シリコン15で保護した状態で、オーミック電極9を形成するための合金化アニールを実施する。したがって、第1の実施の形態に比べて、ドリフト領域2とヘテロ電極多結晶シリコン15の界面をより清浄に保つことができるので、オフ時のリーク電流をより低減することができる。リーク電流を低減した分、ヘテロ接合の障壁高さを低く設定することができ、より低オン抵抗なHJDを内蔵することができる。なお、その他の構成、動作及び製造方法は、第6の実施の形態と同様であるため、説明を省略する。第2の変形例また、第9の実施の形態における構成に、第2の実施の形態で述べたY軸方向のチャネル長をZ軸方向のチャネル長より長くする構成を適用してもよい。これにより、ドリフト領域2の一主表面FSの法線に平行な方向Z軸方向におけるチャネル形成の閾値電圧を、ドリフト領域2の一主表面FSの法線に垂直な方向Y軸方向におけるチャネル形成の閾値電圧よりも高くすることができる。よって、チャネルを流れるオン電流が、狭い領域L3部分に集中することを抑制することができるので、破壊耐性、信頼性、歩留まりが高い半導体装置を提供することができる。また、第9の実施の形態における構成に、第3の実施の形態で述べたウェルコンタクト領域4及びソースコンタクト領域5をX軸に平行な線状に配置する構成を適用してもよい。これにより、X軸方向の第1のウェル領域3、ウェルコンタクト領域4及びソース領域5の構造が均一になるため、隣接する2つの絶縁ゲート部6~8の間隔を更に狭めることができる。また、第1のウェル領域3だけでなくウェルコンタクト領域4及びソース領域5に対しても絶縁ゲート部6~8を精密に位置合わせする必要がなくなる。したがって、位置合わせズレによる歩留まり低下を更に抑制することができる。また、図23Bに示すY軸方向に平行なチャネル部分に、p型のウェルコンタクト領域4が形成されている。このため、Y軸方向に平行なチャネル部の閾値電圧が高くなる。よって、チャネルを流れるオン電流が、狭い領域L3部分に集中することを抑制することができるので、破壊耐性、信頼性、歩留まりが高い半導体装置を提供することができる。また、第9の実施の形態における構成に、第4の実施の形態で述べた第1のウェル領域3よりも高濃度のp型不純物が添加されたp型のウェルコンタクト領域4が、ドリフト領域2と第1のウェル領域3の境界に配置されている構成を適用してもよい。これにより、図25に示すように、2つのウェルコンタクト領域4でドリフト領域2を挟んだJBS構造を形成できるため、2つのウェルコンタクト領域4からドリフト領域2に伸びる空乏層の幅をより広くすることができる。その結果、ヘテロ接合界面の電界を緩和する効果をより顕著にすることができ、MOSFETのオフ状態におけるHJDに流れるリーク電流をより低減することができる。リーク電流を低減した分、HJDのヘテロ接合の障壁高さを低く設定することができ、より低オン抵抗なHJDを内蔵することができる。また、図25に示すY軸方向に平行なチャネル部分に、p型のウェルコンタクト領域4が形成されている。このため、Y軸方向に平行なチャネル部の閾値電圧が高くなる。よって、チャネルを流れるオン電流が、狭い領域に集中することを抑制することができるので、破壊耐性、信頼性、歩留まりが高い半導体装置を提供することができる。複数のウェルコンタクト領域4は、絶縁ゲート部6~8に交差する線状パターンを有する。また、複数のソース領域5は、絶縁ゲート部6~8に交差する線状パターンを有する。これにより、X軸方向の第1のウェル領域3、ウェルコンタクト領域4及びソース領域5の構造が均一になるため、隣接する2つの絶縁ゲート部6~8の間隔を更に狭めることができる。また、第1のウェル領域3だけでなくウェルコンタクト領域4及びソース領域5に対しても絶縁ゲート部6~8を精密に位置合わせする必要がなくなる。したがって、位置合わせズレによる歩留まり低下を更に抑制することができる。また、第9の実施の形態における構成に、第5の実施の形態で述べた、絶縁ゲート部6~8とドリフト領域2の境界に配置され、且つ第1の主電極9、15、12に接続されたp-型の第2のウェル領域14を更に追加してもよい。これにより、図27に示すように、絶縁ゲート部6~8が伸びる方向に垂直な切断面においても、JBS構造が形成される。よって、第1の実施の形態に比べて、ヘテロ接合界面の電界を緩和する効果をより顕著にすることができ、MOSFETのオフ状態におけるHJDに流れるリーク電流をより低減することができる。以上、第1~第9の実施の形態に係わる半導体装置の基本構造XY方向の単位セルの構造について説明した。単位セルが複数並列接続された半導体チップの最外周部では、ガードリングなどの終端構造を採用している。この終端構造により、電界効果トランジスタFETのオフ時における周辺での電界集中を緩和して、半導体装置の高耐圧を実現する。しかし、第1~第9の実施の形態に係わる半導体装置には、パワーデバイス分野で一般的に用いられる終端構造が適用可能であり、その図示及び説明は省略する。その他の実施の形態上記のように、本発明は、9つの実施形態及びその変形例によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。すなわち、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。第1~第9の実施の形態においては、半導体基体1及びドリフト領域2の材質として、炭化珪素を例に挙げて説明したが、炭化珪素の代りに、シリコンSiやガリウムヒ素GaAs、窒化ガリウムGaN、ダイヤモンドなどの他の半導体材料を用いても構わない。トレンチ型MOSFETについて説明したが、プレーナ型、その他の構成のMOSFETであっても本発明を適用することができる。