2本のデータ線を一組とする複数組のデータ線と複数本のゲート線とがそれぞれ交差する交差部に複数の画素が設けられ、前記複数の画素のそれぞれが、対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、入力画像データの画素値と単調的に水平走査周期で値が変化する基準階調データが示す階調値とが一致した時に、一組の前記2本のデータ線のうち一方のデータ線を介して供給される前記基準階調データと同期して水平走査周期内で最小階調値を示す電圧から最大階調値を示す電圧まで単調的にレベル増加する正極性用ランプ信号の電圧をサンプリングして一定期間第1の保持容量に保持する第1のサンプリング及び保持手段と、前記入力画像データの画素値と前記基準階調データが示す階調値とが一致した時に、一組の前記2本のデータ線のうち他方のデータ線を介して供給される前記基準階調データと同期して水平走査周期内で最小階調値を示す電圧から最大階調値を示す電圧まで単調的にレベル減少する、前記正極性用ランプ信号とは逆極性の負極性用ランプ信号の電圧をサンプリングして一定期間第2の保持容量に保持する第2のサンプリング及び保持手段と、第1の配線を介して供給される第1の制御信号によりオンに制御されて前記第1の保持容量の第1の保持電圧を前記画素電極に印加する第1のスイッチングトランジスタと、第2の配線を介して供給される第2の制御信号によりオンに制御されて前記第2の保持容量の第2の保持電圧を前記画素電極に印加する第2のスイッチングトランジスタとを、垂直走査周期よりも短い所定の周期で交互にオンとする保持電圧読み出し手段と、前記第1の配線と前記第1のスイッチングトランジスタとの間に接続されて前記第1の制御信号を前記第1のスイッチングトランジスタに供給する第1のバッファ回路と、前記第2の配線と前記第2のスイッチングトランジスタとの間に接続されて前記第2の制御信号を前記第2のスイッチングトランジスタに供給する第2のバッファ回路とを備えることを特徴とする液晶表示素子。前記第1及び第2のバッファ回路は、それぞれインバータであることを特徴とする請求項1記載の液晶表示素子。前記第1のバッファ回路は、前記第1の配線に接続されている同じ1ラインの複数の前記画素のうち2以上の設定した数の画素内の前記第1のスイッチングトランジスタと前記第1の配線との間に共通に接続され、前記第2のバッファ回路は、前記第2の配線に接続されている同じ1ラインの複数の前記画素のうち2以上の前記設定した数の画素内の前記第2のスイッチングトランジスタと前記第2の配線との間に共通に接続されていることを特徴とする請求項1又は2記載の液晶表示素子。しかしながら、この液晶表示装置では、上記のような特長を有する反面、デジタル映像信号の画素値に応じたランプ信号の電圧をビデオスイッチをオフとしてデータ線にサンプルホールドして画素に供給する方式であり、ランプ信号線に接続されるビデオスイッチのうちオフとされるビデオスイッチの数が入力デジタル映像信号の絵柄によって変動することにより、データ線となるアルミニウム配線による寄生抵抗と、ビデオスイッチ後の画素部の負荷容量が変動して基準となるランプ信号波形が変動する。例えば、一様な中間階調グレー画面を表示する場合、図6A、Bに示すランプ信号のグレーの階調レベルIa、Ibで1ラインの複数の画素にそれぞれ対応して設けられた複数のビデオスイッチの全てが一斉にオフとなり、負荷容量が短時間で大きく変化し、この影響でランプ信号波形が変動する。また、画素内の正極性用保持容量の保持電圧と負極性用保持容量の保持電圧とは、2つのスイッチングトランジスタを別々に介して画素電極に印加される構成であるため、絵柄に応じた保持電圧の大小によって2つのスイッチングトランジスタに入力されるスイッチング信号の前縁の傾斜が変化して疑似信号が発生し、表示画像の品質に問題が発生する場合がある。ここで、1ラインの各画素内の正極性用保持容量の保持電圧を画素電極に印加する正極性用スイッチングトランジスタはそれぞれのゲートに印加される同じ第1の制御信号によりスイッチング制御され、負極性用保持容量の保持電圧を画素電極に印加する負極性用スイッチングトランジスタはそれぞれのゲートに印加される同じ第2の制御信号によりスイッチング制御される。第1の制御信号のローレベル期間オフとされる正極性用スイッチングトランジスタは、画面全体で一様な中間階調グレーの画像を表示する場合、正極性用保持容量の保持電圧が図6AにIaで示す中間レベルであるため、第1の制御信号の立下りは図7に実線IIIで示すように比較的傾斜が緩やかである。これは、負極性用保持容量の保持電圧を画素電極に印加する負極性用スイッチングトランジスタをスイッチング制御する第2の制御信号も同様である。一方、中間階調の画面内に四角の白いボックスで表示される画像を表示する場合は、その白いボックスの画像の正極性用保持容量の保持電圧は図6AにIIaで示すVddに近い高電圧となるため、正極性用スイッチングトランジスタは一様な中間階調グレー画面を表示する場合に比べて速いタイミングでオフとなるため、同じ1ラインの各画素内の正極性用スイッチングトランジスタのゲート容量の総和が小さくなり、第1の制御信号の立下りが図7に点線IVで示すように全グレー表示のときに比較して急峻になる。第1の制御信号の立下りが急峻になると、その分フィードスルーによる電圧変動が大きくなり画素電極電圧が小さくなる現象が発生する。これは黒ボックス時の第2の制御信号の場合も同様である。従って、中間階調の画面内に四角の白いボックスで表示される画像を表示する場合は、画面全体が中間階調グレーの画像を表示する場合に比較して、画素電極電圧が小さくなりその分暗くなるためそれが表示画像に反映されてしまう。本発明は上記の点に鑑みなされたもので、絵柄によって動作中の配線容量が変化することに起因する疑似信号の発生を抑圧し、表示品質を向上させた液晶表示素子を提供することを目的とする。上記の目的を達成するため、本発明の液晶表示素子は、2本のデータ線を一組とする複数組のデータ線と複数本のゲート線とがそれぞれ交差する交差部に複数の画素が設けられ、複数の画素のそれぞれが、対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、入力画像データの画素値と単調的に水平走査周期で値が変化する基準階調データが示す階調値とが一致した時に、一組の2本のデータ線のうち一方のデータ線を介して供給される基準階調データと同期して水平走査周期内で最小階調値を示す電圧から最大階調値を示す電圧まで単調的にレベル増加する正極性用ランプ信号の電圧をサンプリングして一定期間第1の保持容量に保持する第1のサンプリング及び保持手段と、入力画像データの画素値と基準階調データが示す階調値とが一致した時に、一組の2本のデータ線のうち他方のデータ線を介して供給される基準階調データと同期して水平走査周期内で最小階調値を示す電圧から最大階調値を示す電圧まで単調的にレベル減少する、正極性用ランプ信号とは逆極性の負極性用ランプ信号の電圧をサンプリングして一定期間第2の保持容量に保持する第2のサンプリング及び保持手段と、第1の配線を介して供給される第1の制御信号によりオンに制御されて第1の保持容量の第1の保持電圧を画素電極に印加する第1のスイッチングトランジスタと、第2の配線を介して供給される第2の制御信号によりオンに制御されて第2の保持容量の第2の保持電圧を画素電極に印加する第2のスイッチングトランジスタとを、垂直走査周期よりも短い所定の周期で交互にオンとする保持電圧読み出し手段と、第1の配線と第1のスイッチングトランジスタとの間に接続されて第1の制御信号を第1のスイッチングトランジスタに供給する第1のバッファ回路と、第2の配線と第2のスイッチングトランジスタとの間に接続されて第2の制御信号を第2のスイッチングトランジスタに供給する第2のバッファ回路とを備えることを特徴とする。また、上記の目的を達成するため、本発明の液晶表示素子は、第1及び第2のバッファ回路は、それぞれインバータであることを特徴とする。また、上記の目的を達成するため、本発明の液晶表示素子は、第1のバッファ回路は、第1の配線に接続されている同じ1ラインの複数の画素のうち2以上の設定した数の画素内の第1のスイッチングトランジスタと第1の配線との間に共通に接続され、第2のバッファ回路は、第2の配線に接続されている同じ1ラインの複数の画素のうち2以上の設定した数の画素内の第2のスイッチングトランジスタと第2の配線との間に共通に接続されていることを特徴とする。本発明によれば、絵柄によって動作中の配線容量が変化することに起因する疑似信号の発生を抑圧し、絵柄によって表示画像が変化することを防止し、表示品質を向上することができる。次に、本発明の実施の形態について図面を参照して説明する。第1の実施の形態図1は、本発明になる液晶表示素子の第1の実施の形態の回路図、図2は、本発明になる液晶表示素子を備える液晶表示装置の一例の構成図を示す。本発明になる液晶表示素子を備える液晶表示装置は、図2に100で示すように、シフトレジスタ回路101、1ラインラッチ回路102、コンパレータ103、階調カウンタ104、アナログスイッチであるビデオスイッチ105、2本のデータ線列信号線を一組とするm組mは1ラインの画素数のデータ線D1~Dm及びD1~Dmと、n本nは垂直方向の画素数のゲート線行走査線G1~Gnとの各交差部にそれぞれ配置された全部でm×n個の画素106、タイミング発生器107、極性切り替え制御回路108、及び垂直シフトレジスタ109を含む構成とされている。シフトレジスタ回路101、1ラインラッチ回路102、コンパレータ103、及び階調カウンタ104は、水平ドライバ回路を構成している。なお、コンパレータ103は、図1では図示の簡単のために一つのブロックで示しているが、実際には各画素列毎に設けられている。ビデオスイッチ105は、各画素列毎に正極性用及び負極性用の2つ1組のサンプリング用ビデオスイッチが配置された構成である。極性切り替え制御回路108は、タイミング発生器107からのタイミング信号に基づいて、配線Sに正極性ゲート制御信号、配線Sに負極性ゲート制御信号、配線Bに負荷特性制御信号をそれぞれ出力する。垂直シフトレジスタ109は、行走査線G1~Gnに対して行選択信号を1水平走査周期で順次出力して、行走査線G1~Gnを1水平走査周期で各行走査線単位で順次選択する。この液晶表示装置100の基本的な構成は特許文献1に記載の液晶表示装置と同様であるが、各画素106が図1に示す本実施形態の液晶表示素子10である点に特徴がある。まず、液晶表示装置100の概略動作について説明する。水平同期信号に同期した、複数ビットの画素データDATAが時系列的に合成されたデジタル映像信号は、シフトレジスタ回路101で1ライン分のデータとして順次展開され、1ライン分の展開が終了した時点で、1ラインラッチ回路102でラッチされる。1ラインラッチ回路102は、シフトレジスタ回路101から出力される1ライン期間の画素データDATAを保持した後、各画素列のコンパレータ103の第1のデータ入力部に供給する。階調カウンタ104は、水平同期信号に同期したクロックCountCKをカウントして、階調値が1水平走査期間1H内で最小値から最大値まで一巡するカウント値基準階調データCoutを水平走査期間毎に出力し、各画素列のコンパレータ103の第2のデータ入力部に供給する。コンパレータ103は、第1のデータ入力部の入力画素データDATAの値と第2のデータ入力部の入力基準階調データCoutの値階調値とを比較し、両者の値が一致したタイミングで一致パルスを生成して出力する。ビデオスイッチ105を構成する正極性用及び負極性用の2つ1組のサンプリング用ビデオスイッチのうち、正極性用のサンプリング用ビデオスイッチは、入力側共通配線に図示しないランプ信号発生器から正極性用ランプ信号である基準ランプ電圧RefRampが印加される。一方、負極性用のサンプリング用ビデオスイッチは、入力側共通配線に図示しないランプ信号発生器から負極性用ランプ信号である基準ランプ電圧RefRampが印加される。前述したように、上記の基準ランプ電圧RefRamp及びRefRampのうち、RefRampは、図6Aに示したように1H内で映像の黒レベルから白レベルにレベルが単調的に増加する方向に変化する1H周期の正極性掃引信号である。一方、上記の基準ランプ電圧RefRampは、図6Bに示したように1H内で映像の黒レベルから白レベルにレベルが単調的に減少する方向に変化する1H周期の負極性掃引信号である。従って、基準ランプ電圧RefRampとRefRampは、所定の基準電位について反転関係となっている。m組のビデオスイッチ105は、SWStart信号を受け、各水平走査期間の開始時点で同時にオンとなった後、対応する画素のコンパレータ103から一致パルスを受けた時点でオフに移行するように画素単位に開閉制御される。正極性用及び負極性用の2つ1組のサンプリング用ビデオスイッチが、上記一致パルスを受けて同時にオフした時点の基準ランプ電圧RefRampとRefRampの対応レベルが同時にサンプリングされて、それぞれ前述した正極性映像信号、負極性映像信号として、その画素列の画素データ線Di、Diに出力される。この時点の基準ランプ電圧レベルは、画素データDATAをデジタル-アナログ変換して得られたアナログ電圧である。m組のビデオスイッチ105は、各水平走査期間の開始毎にすべてが同時にオンとされるが、オフになるタイミング、すなわち基準ランプ電圧をサンプルホールドするタイミングはそのときに表示しようとする絵柄によって対応して設けられた画素毎に異なり、すべて同時の時もあれば別々のときもある。オフになる順序も固定されているわけではなく、絵柄によってその都度オフの順番は異なる。このような液晶表示装置100では、ランプ信号を用いたDA変換方式の動作により直線性が良いなどの特長がある。次に、図1中の画素106を構成する本実施の形態の液晶表示素子10について説明する。液晶表示素子10は、正極性の映像信号及び負極性の映像信号を書き込むための画素選択トランジスタTr1及びTr2と、各々の極性の映像信号電圧を並列的に保持する独立した2つの保持容量Cs1及びCs2と、トランジスタTr3~Tr7と、バッファ回路の一例としてのバッファアンプ11及び12と、表示素子LCとからなる。なお、トランジスタTr1~Tr7は、ここではすべてNチャンネル電界効果トランジスタFETであるが、これに限定されるものではない。表示素子LCは、互いに対向して配置された画素電極PEと共通電極CEとの間に液晶層表示体LCMが挟持された周知の構造である。トランジスタTr3とTr7、及びトランジスタTr4とTr7は、それぞれ所謂ソースフォロワバッファであり、トランジスタTr3、Tr4が信号入力トランジスタ、トランジスタTr7が定電流源負荷として機能する。トランジスタTr7は極性切り替えスイッチングトランジスタTr5、Tr6の後段、すなわち画素電極PEノードに配置され、正極性、負極性のソースフォロワバッファ双方の負荷として共通に機能する構成となっている。MOSトランジスタのソースフォロワバッファの入力抵抗はほぼ無限大で、保持容量Cs1及びCs2の蓄積電荷はリークすることなく、1垂直走査期間後に信号が新たに書き込まれるまで保持される。また、トランジスタTr5、Tr6は、バッファアンプ11、12の出力端子と、画素電極PE間とを接続する。画素電極PEに対してバッファアンプ11、12の出力の導通非導通を個別に制御することが可能な構成となっている。また、画素部データ線は、各画素について正極性用データ線Di、負極性用データ線Diただし、iは1~mのうちの任意の自然数の2本一組で構成され、図示しないデータ線駆動回路でサンプリングされた互いに極性の異なる映像信号が供給される。画素選択トランジスタTr1、Tr2の各ドレイン端子は各々正極性用データ線Di、負極性用データ線Diに接続され、各ゲート端子は同一行について行走査線ゲート線Gjに接続されている。また、配線BがトランジスタTr7のゲートに接続されている。また、配線S、Sはゲート制御信号用の配線で、それぞれバッファアンプ11、12を通してトランジスタTr5、Tr6のゲートに別々に接続されている。更に、行走査線Gjが同じ行の複数の画素のトランジスタTr1及びTr2にそれぞれ共通接続されている。次に、この液晶表示素子10の交流駆動制御の概要について図3のタイミングチャートと共に説明する。図3Aは、垂直同期信号VDを示し、図3Bは、図1の液晶表示素子10におけるトランジスタTr7のゲートに印加される配線Bの負荷特性制御信号を示す。また、図3Cは、上記液晶表示素子10における正極性側駆動電圧を転送するスイッチングトランジスタTr5のゲートに印加される配線Sのゲート制御信号、同図Dは、上記液晶表示素子10における負極性側駆動電圧を転送するスイッチングトランジスタTr6のゲートに印加される配線Sのゲート制御信号の各信号波形を示す。図1において、図3Cに示す配線Sのゲート制御信号がハイレベルの期間、正極性側スイッチングトランジスタTr5がオンとなり、この期間に配線Bに供給される負荷特性制御信号を図3Bに示すようにハイレベルとすると、ソースフォロワバッファがアクティブとなり、画素電極PEノードが正極性の映像信号レベルに充電される。画素電極PEの電位が完全に充電された状態となった時点で、配線Bの負荷特性制御信号をローレベルとし、かつ、そのとき配線Sのゲート制御信号もローレベルに切り替えると、画素電極PEはフローティングとなり、液晶容量に正極性駆動電圧が保持される。一方、図3Dに示す配線Sのゲート制御信号がハイレベルの期間、負極性側スイッチングトランジスタTr6がオンとなり、この期間に配線Bに供給される負荷特性制御信号を同図Bに示すようにハイレベルとすると、ソースフォロワバッファがアクティブとなり、画素電極PEノードが負極性の映像信号レベルに充電される。画素電極PEの電位が完全に充電された状態となった時点で、配線Bの負荷特性制御信号をローレベルとし、かつ、そのとき配線Sのゲート制御信号もローレベルに切り替えると、画素電極PEはフローティングとなり、液晶容量に負極性駆動電圧が保持される。以下、上記のスイッチングトランジスタTr5及びTr6を交互にオンとするスイッチングに同期して、配線Bの負荷特性制御信号によりトランジスタTr7を間欠的にアクティブとする動作を繰り返すことで、表示素子LCの画素電極PEには正極性と負極性の各映像信号で交流化された駆動電圧VPEが図3Eに示すように印加される。液晶表示素子10は保持電荷を直接画素電極PEに転送するのではなく、ソースフォロワバッファを介して電圧を供給する構成のため、正負極性での繰り返し充放電を行っても電荷の中和の問題はなく、電圧レベルの減衰がない駆動が実現できる。また、図3Fに示すVcomは、液晶表示装置の対向基板に形成した共通電極CEに印加する電圧を表している。液晶層LCMの実質的な交流駆動電圧は、この共通電極CEの印加電圧Vcomと画素電極PEの印加電圧との差電圧である。図3Fに示すように、共通電極CEの印加電圧Vcomは、画素電極電位の反転基準レベルVcとほぼ等しい基準レベルに対して、画素極性切り替えと同期して反転されている。これにより、共通電極CEの印加電圧Vcomと画素電極PEの印加電圧との電位差の絶対値が常に同一となり、液晶層LCMには図3Gに示すような直流成分の無い交流電圧VLCが印加される。このように、液晶表示素子10では、共通電極CEの印加電圧を画素電極PEと逆相で切り替えることによって、画素電極PE側に供給する電圧の振幅を小さくすることができるため、駆動回路側のトランジスタ耐圧や消費電力を低減できる。また、保持容量Cs1、Cs2にそれぞれサンプリング保持された正極性、負極性の各映像信号電圧具体的には基準ランプ電圧RefRampとRefRampの電圧は、高入力抵抗のソースフォロワ回路であるトランジスタTr3、Tr4を介して読み出され、図3C、Dに示したように配線S、Sに交互に供給されるゲート制御信号によりオンとされるスイッチングトランジスタTr5、Tr6により交互に選択されて画素電極PEに正極性、負極性に反転する図3Eに示した駆動電圧VPEとして印加される。この図1に示した液晶表示素子10は、1垂直走査期間1フレームに1度、保持容量Cs1、Cs2に正極性、負極性の各映像信号電圧を書き込んでしまえば、次のフレームの映像信号電圧が保持されるまでの1フレーム期間、何回でも保持容量Cs1、Cs2から映像信号電圧を読み出し、トランジスタTr5、Tr6を交互に切り替えて表示素子LCを交流駆動できる。従って、液晶表示素子10は、映像信号の書き込み周期とは独立に垂直走査周波数の制約のない、高い駆動周波数で表示素子LCを交流駆動することができる。以上の動作は前述した特許文献1の画素の動作と同様であるが、本実施の形態では、特許文献1に記載した画素の構成に加えて、バッファアンプ11及び12を設けているため、疑似信号の発生を抑制し、表示品質を向上させることができる。以下、このことについて説明する。従来は画面全体で一様な中間階調グレーの画像を表示する場合と、中間階調の画面内に四角の白いボックスで表示される画像を表示する場合とでは、正極性用保持容量図1のCs1に相当の保持電圧が異なるために、配線Sに接続される寄生容量が異なってしまい、それにより図7に示したように配線Sのゲート制御信号の立下りの傾斜が異なる波形となっていたこれは、全グレーと黒ボックス時の配線Sのゲート制御信号も同様。この立下りの傾斜が異なるゲート制御信号の波形のため、トランジスタTr5のフィードスルーによる電圧変動が異なり、それが画像に現れる結果となっていた。これに対し、本実施の形態の液晶表示素子10では、バッファアンプ11が配線SとトランジスタTr5のゲートとの間に接続されているため、画面全体で一様な中間階調グレーの画像を表示する場合と、中間階調の画面内に四角の白ボックスで表示される画像を表示する場合とで、トランジスタTr5のドレインに印加される正極性用保持容量Cs1の保持電圧が異なったとしても、それが配線Sに反映されることがない。同様に、本実施の形態の液晶表示素子10では、バッファアンプ12が配線SとトランジスタTr6のゲートとの間に接続されているため、画面全体で一様な中間階調グレーの画像を表示する場合と、中間階調の画面内に四角の黒ボックスで表示される画像を表示する場合とで、トランジスタTr6のドレインに印加される負極性用保持容量Cs2の保持電圧が異なったとしても、それが配線Sに反映されることがない。従って、本実施の形態の液晶表示素子10によれば、画面全体で一様な中間階調グレーの画像を表示する場合と、中間階調の画面内に四角の白いボックスで表示される画像を表示する場合のいずれの場合も、配線S、Sの各ゲート制御信号はその立下りの傾斜が同じ波形となる。従って、本実施の形態の液晶表示素子10によれば、画面全体で一様な中間階調グレーの画像を表示する場合と、中間階調の画面内に四角の白いボックスで表示される画像における中間階調の画像を表示する場合のいずれにおいても、画素電極PEの印加電圧は中間階調グレーの画像を表示する同じ電圧となり、トランジスタTr5、Tr6のフィードスルーによる電圧変動による表示画像への影響を受けないようにできる。すなわち、本実施の形態の液晶表示素子10によれば、絵柄によって動作中の配線容量が変化することに起因する疑似信号の発生を抑圧し、絵柄によって表示画像が変化することを防止し、表示品質を向上することができる。第2の実施の形態次に、本発明の第2の実施の形態について説明する。図4は、本発明になる液晶表示素子の第2の実施の形態の回路図を示す。同図中、図1と同一構成部分には同一符号を付し、その説明を省略する。図4に示す本実施の形態の液晶表示素子20は、第1の実施の形態の液晶表示素子10と同様に、図2に示した液晶表示装置100における画素106として用いることができる液晶表示素子であり、バッファアンプ11、12の代わりに、バッファ回路としてインバータを用いた点に特徴がある。すなわち、図4において、互いにドレイン同士とゲート同士とが接続されたPチャンネルMOS型電界効果トランジスタ以下、PMOSトランジスタというTr8とNチャンネルMOS型電界効果トランジスタ以下、NMOSトランジスタというTr9とは第1のCMOSインバータを構成しており、PMOSトランジスタTr8のゲートとNMOトランジスタTr9のゲートとはそれぞれ配線Sに接続され、PMOSトランジスタTr8のドレインとNMOトランジスタTr9のドレインとはそれぞれスイッチングトランジスタTr5のゲートに接続されている。また、互いにドレイン同士とゲート同士とが接続されたPMOSトランジスタTr10とNMOSトランジスタTr11とは第2のCMOSインバータを構成しており、PMOSトランジスタTr10のゲートとNMOトランジスタTr11のゲートとはそれぞれ配線Sに接続され、PMOSトランジスタTr10のドレインとNMOトランジスタTr11のドレインとはそれぞれスイッチングトランジスタTr6のゲートに接続されている。次に、本実施の形態の動作について、図5のタイミングチャートと共に説明する。なお、図5A、B、E、F、Gは、図3A、B、E、F、Gと同じ信号波形であり、その説明を省略する。一方、図5C、Dに示す配線S、Sのゲート制御信号はCMOSインバータにより反転されるため、図3C、Dに示した配線S、Sのゲート制御信号の逆極性の信号となっている。図4において、配線Sを介して入力される図5Cに示す正極性用ゲート制御信号がローレベルになると、そのローレベル期間は第1のCMOSインバータを構成するPMOSトランジスタTr8及びNMOSトランジスタTr9のうちTr8のみがオンとなり、それによりトランジスタTr5のゲートにVddに近いハイレベルの信号が印加されるため、トランジスタTr5がオンとされる。トランジスタTr5がオンとなると、正極性用保持容量Cs1に保持されていた正極性信号電圧がソースフォロワトランジスタTr3及びスイッチングトランジスタTr5を通して画素電極PEに印加される。その後、図5Cに示す正極性用ゲート制御信号がハイレベルになると、第1のCMOSインバータを構成するPMOSトランジスタTr8及びNMOSトランジスタTr9のうちTr9のみがオンとなり、それによりトランジスタTr5のゲートにGND電圧に近いローレベルの信号が印加されるため、トランジスタTr5がオフとされ、正極性信号電圧の画素電極PEへの印加が遮断される。続いて、配線Sを介して入力される図5Dに示す負極性用ゲート制御信号がローレベルになり、そのローレベル期間、第2のCMOSインバータを構成するPMOSトランジスタTr10及びNMOSトランジスタTr11のうちTr10のみがオンとなり、それによりトランジスタTr6のゲートにVddに近いハイレベルの信号が印加されるため、トランジスタTr6がオンとされる。トランジスタTr6がオンとなると、負極性用保持容量Cs2に保持されていた負極性信号電圧がソースフォロワトランジスタTr4及びスイッチングトランジスタTr6を通して画素電極PEに印加される。その後、図5Dに示す負極性用ゲート制御信号がハイレベルになると、第2のCMOSインバータを構成するPMOSトランジスタTr10及びNMOSトランジスタTr11のうちTr10のみがオンとなり、それによりトランジスタTr6のゲートにGND電圧に近いローレベルの信号が印加されるため、トランジスタTr6がオフとされ、負極性信号電圧の画素電極PEへの印加が遮断される。本実施の形態の液晶表示素子20は、配線S、SとトランジスタTr5、Tr6のゲートとの間に、バッファアンプ11、12の代わりにCMOSインバータを接続する構成としており、CMOSインバータもバッファアンプ11、12と同様にトランジスタTr5、Tr6の状態を配線S、Sに反映させることがないので、第1の実施の形態の液晶表示素子10と同様に、保持容量Cs1、Cs2から配線S、Sへの影響を遮断することができ、絵柄によって表示画像が変化することを防止できる。なお、第1の実施の形態の液晶表示素子10ではバッファアンプ11及び12を設けているが、バッファアンプ11及び12を構成するには多数のトランジスタが必要になり、スペースが限られている画素内に配置するのは不利である。これに対し、本実施の形態の液晶表示素子20で設けている第1及び第2のCMOSインバータはそれぞれ2個のトランジスタで構成できるので、画素内への配置がバッファアンプ11及び12を設ける場合に比べて容易である。なお、本発明は以上の実施の形態に限定されるものではなく、例えば、図4の第1及び第2のCMOSインバータを同一の配線S、Sに接続されている水平方向に隣接する複数の画素例えば2画素で共有することもできる。この場合は、画素に追加する回路を第1及び第2の実施の形態に比べてより少なくすることができる。なお、水平方向に隣接する複数の画素でインバータを共有する構成とした場合も、以上の各実施の形態と同様に絵柄による表示画像の変化を防止することができる。