"第1導電型の第1半導体領域と、前記第1半導体領域の一方の面に接する第2導電型の第2半導体領域と、前記第2半導体領域の前記第1半導体領域側に対して反対側の面に接し、前記第2半導体領域よりも抵抗率の高い第2導電型の第3半導体領域と、前記第3半導体領域の前記第2半導体領域側に対して反対側の表面層に選択的に設けられた第1導電型の第4半導体領域と、前記第4半導体領域内に設けられた、前記第3半導体領域よりも抵抗率の低い第2導電型の第5半導体領域と、前記第3半導体領域と前記第5半導体領域とに挟まれる第4半導体領域の表面上に、ゲート絶縁膜を介して設けられたゲート電極と、前記第4半導体領域と第5半導体領域とを短絡する第1電極と、前記第1半導体領域の他方の面に接する第2電極と、少なくとも前記第1半導体領域、第2半導体領域および第3半導体領域で構成され、チップ外周側の厚さよりも薄い厚さを有するチップ内周側に設けられた活性領域と、前記活性領域よりもチップ外周側に設けられた終端構造部と、前記終端構造部に選択的に設けられ、前記第3半導体領域の前記第2半導体領域側に対して反対側の面から前記第2半導体領域側に向かう第1深さ方向の位置が前記第2電極の位置とほぼ等しい絶縁領域と、を備えることを特徴とする半導体装置。前記第3半導体領域の前記第2半導体領域側に対して反対側の表面層に選択的に設けられ、前記第4半導体領域の前記第2半導体領域側を覆う第2導電型の第6半導体領域をさらに備え、前記第3半導体領域、前記第6半導体領域、前記第4半導体領域および前記第5半導体領域の表面上に、前記ゲート絶縁膜を介して前記ゲート電極が設けられていることを特徴とする請求項1に記載の半導体装置。第1導電型の第1半導体領域と、前記第1半導体領域の一方の面に接する第2導電型の第2半導体領域と、前記第2半導体領域の前記第1半導体領域側に対して反対側の面に接し、前記第2半導体領域よりも抵抗率の高い第2導電型の第3半導体領域と、前記第3半導体領域の前記第2半導体領域側に対して反対側の表面層に選択的に設けられた第1導電型の第4半導体領域と、前記第4半導体領域を貫通し前記第3半導体領域に達するトレンチと、前記トレンチの側壁および底面に沿って設けられたゲート絶縁膜と、前記ゲート絶縁膜の内側に埋め込まれたゲート電極と、前記第4半導体領域内で前記トレンチ側壁の前記ゲート絶縁膜に接して設けられた、前記第3半導体領域よりも抵抗率の低い第2導電型の第5半導体領域と、前記第4半導体領域と第5半導体領域とを短絡する第1電極と、前記第1半導体領域の他方の面に接する第2電極と、少なくとも前記第1半導体領域、第2半導体領域および第3半導体領域で構成され、チップ外周側の厚さよりも薄い厚さを有するチップ内周側に設けられた活性領域と、前記活性領域よりもチップ外周側に設けられた終端構造部と、前記終端構造部に選択的に設けられ、前記第3半導体領域の前記第2半導体領域側に対して反対側の面から前記第2半導体領域側に向かう第1深さ方向の位置が前記第2電極の位置とほぼ等しい絶縁領域と、を備えることを特徴とする半導体装置。前記第1半導体領域および前記第2電極は、前記活性領域から前記終端構造部にわたって設けられており、前記絶縁領域の、前記第3半導体領域の前記第2半導体領域側に対して反対側の面から前記第1深さ方向の位置は、前記活性領域における前記第2電極の、前記第3半導体領域の前記第2半導体領域側に対して反対側の面から前記第1深さ方向の位置とほぼ等しいことを特徴とする請求項1または3に記載の半導体装置。前記第2半導体領域は、前記活性領域から前記終端構造部にわたって設けられており、前記活性領域における前記第2半導体領域の前記第1深さ方向の深さは、前記終端構造部における前記第2半導体領域の前記第1深さ方向の深さよりも浅いことを特徴とする請求項1または3に記載の半導体装置。前記活性領域における前記第2半導体領域の前記第1深さ方向の深さは1.5μm以上であることを特徴とする請求項1または3に記載の半導体装置。前記終端構造部が設けられたチップ外周側の厚さは80μmよりも大きいことを特徴とする請求項1または3に記載の半導体装置。前記終端構造部は、前記第3半導体領域の前記第2半導体領域側に対して反対側の表面層に選択的に設けられた複数の第1導電型の第7半導体領域と、複数の前記第7半導体領域にそれぞれ電気的に接する複数のフィールドプレート領域と、前記第3半導体領域の前記第2半導体領域側に対して反対側の、前記第7半導体領域よりもチップ外周側の表面層に前記第7半導体領域と離れて選択的に設けられた、前記第3半導体領域よりも抵抗率の低い第2導電型の第8半導体領域と、前記第8半導体領域に接するフィールドプレートと、で構成されていることを特徴とする請求項1または3に記載の半導体装置。前記フィールドプレート領域は、ポリシリコンでできていることを特徴とする請求項8に記載の半導体装置。第1導電型の第1半導体領域と、前記第1半導体領域の一方の面に接する第2導電型の第3半導体領域と、前記第3半導体領域の前記第1半導体領域側に対して反対側の表面層に選択的に設けられた第1導電型の第4半導体領域と、前記第4半導体領域内に設けられた、前記第3半導体領域よりも抵抗率の低い第2導電型の第5半導体領域と、前記第3半導体領域と前記第5半導体領域とに挟まれる第4半導体領域の表面上に、ゲート絶縁膜を介して設けられたゲート電極と、前記第4半導体領域と第5半導体領域とを短絡する第1電極と、前記第1半導体領域の他方の面に接する第2電極と、少なくとも前記第1半導体領域および第3半導体領域で構成され、チップ外周側の厚さよりも薄い厚さを有するチップ内周側に設けられた活性領域と、前記活性領域よりもチップ外周側に設けられた終端構造部と、前記終端構造部に選択的に設けられ、前記第3半導体領域の前記第1半導体領域側に対して反対側の面から前記第1半導体領域側に向かう第1深さ方向の位置が前記第2電極の位置とほぼ等しい絶縁領域と、を備えることを特徴とする半導体装置。前記第3半導体領域の前記第1半導体領域側に対して反対側の表面層に選択的に設けられ、前記第4半導体領域の前記第1半導体領域側を覆う第2導電型の第6半導体領域をさらに備え、前記第3半導体領域、前記第6半導体領域、前記第4半導体領域および前記第5半導体領域の表面上に、前記ゲート絶縁膜を介して前記ゲート電極が設けられていることを特徴とする請求項10に記載の半導体装置。第1導電型の第1半導体領域と、前記第1半導体領域の一方の面に接する第2導電型の第3半導体領域と、前記第3半導体領域の前記第1半導体領域側に対して反対側の表面層に選択的に設けられた第1導電型の第4半導体領域と、前記第4半導体領域を貫通し前記第3半導体領域に達するトレンチと、前記トレンチの側壁および底面に沿って設けられたゲート絶縁膜と、前記ゲート絶縁膜の内側に埋め込まれたゲート電極と、前記第4半導体領域内で前記トレンチ側壁の前記ゲート絶縁膜に接して設けられた、前記第3半導体領域よりも抵抗率の低い第2導電型の第5半導体領域と、前記第4半導体領域と第5半導体領域とを短絡する第1電極と、前記第1半導体領域の他方の面に接する第2電極と、少なくとも前記第1半導体領域および第3半導体領域で構成され、チップ外周側の厚さよりも薄い厚さを有するチップ内周側に設けられた活性領域と、前記活性領域よりもチップ外周側に設けられた終端構造部と、前記終端構造部に選択的に設けられ、前記第3半導体領域の前記第1半導体領域側に対して反対側の面から前記第1半導体領域側に向かう第1深さ方向の位置が前記第2電極の位置とほぼ等しい絶縁領域と、を備えることを特徴とする半導体装置。前記第1半導体領域および前記第2電極は、前記活性領域から前記終端構造部にわたって設けられており、前記絶縁領域の、前記第3半導体領域の前記第1半導体領域側に対して反対側の面から前記第1深さ方向の位置は、前記活性領域における前記第2電極の、前記第3半導体領域の前記第1半導体領域側に対して反対側の面から前記第1深さ方向の位置とほぼ等しいことを特徴とする請求項10または12に記載の半導体装置。前記第3半導体領域内には、前記第1半導体領域の他方の面から前記第3半導体領域に向かう第2深さ方向に前記第1半導体領域よりも深く、かつ前記絶縁領域に重なるように設けられた第1導電型の第9半導体領域をさらに備えることを特徴とする請求項10または12に記載の半導体装置。前記終端構造部が設けられたチップ外周側の厚さは80μmよりも大きいことを特徴とする請求項10または12に記載の半導体装置。前記終端構造部は、前記第3半導体領域の前記第2半導体領域側に対して反対側の表面層に選択的に設けられた複数の第1導電型の第7半導体領域と、複数の前記第7半導体領域にそれぞれ電気的に接する複数のフィールドプレート領域と、前記第3半導体領域の前記第1半導体領域側に対して反対側の、前記第7半導体領域よりもチップ外周側の表面層に前記第7半導体領域と離れて選択的に設けられ、前記第9半導体領域に接する第1導電型の第10半導体領域と、前記第10半導体領域に接するフィールドプレートと、で構成されていることを特徴とする請求項10または12に記載の半導体装置。前記フィールドプレート領域は、ポリシリコンでできていることを特徴とする請求項16に記載の半導体装置。チップ外周側の厚さよりも薄い厚さを有するチップ内周側に設けられた活性領域を備えた半導体装置の製造方法であって、第1導電型の第1ウエハの主面上に絶縁領域を形成する工程と、第2導電型の第2ウエハの主面の表面層に第2導電型半導体領域を形成する工程と、前記第1ウエハの前記絶縁領域が形成された面と、前記第2ウエハの前記第2導電型半導体領域が形成された面とを貼り合わせる工程と、貼り合せた前記第1ウエハと前記第2ウエハとを熱処理によって結合する工程と、を含むことを特徴とする半導体装置の製造方法。チップ外周側の厚さよりも薄い厚さを有するチップ内周側に設けられた活性領域を備えた半導体装置の製造方法であって、第1導電型の第1ウエハの主面上に絶縁領域を形成する工程と、第2導電型の第2ウエハの主面のチップ外周側の表面層に第1導電型半導体領域を形成する工程と、前記第1ウエハの前記絶縁領域が形成された面と、前記第2ウエハの前記第1導電型半導体領域が形成された面とを貼り合わせる工程と、貼り合せた前記第1ウエハと前記第2ウエハとを熱処理によって結合する工程と、を含むことを特徴とする半導体装置の製造方法。前記第1ウエハに結合された前記第2ウエハの、前記第1ウエハ側に対して反対側の主面の前記活性領域に、おもて面素子構造を形成する工程をさらに含むことを特徴とする請求項18または19に記載の半導体装置の製造方法。前記第2ウエハに結合された前記第1ウエハの、前記おもて面素子構造に対応する部分を、湿式エッチングによって選択的に除去する工程をさらに含むことを特徴とする請求項20に記載の半導体装置の製造方法。しかしながら、上述した図36~38に示す従来技術では、ウエハ200の外周のリブ部200-1だけでウエハ200を補強しているため、ウエハ200の中央部200-2が薄くなるほど、さらにウエハ200が大口径化するほど、ウエハ200の機械強度が低くなる。これにより、ウエハ200が割れやすいという問題が生じる。したがって、上述したように、ウエハ200の厚さを、製造性の面で上記問題を生じさせない限界厚さである80μm以下に薄くすることができない。また、上述した図36~38に示す従来技術で薄板化されたウエハ200では、複数の素子を作りこんだウエハ200をダイシングし個々のチップに切断する前にウエハ200に対して行う電気特性試験において、ウエハ200を載置する支持台にウエハ200裏面のコレクタ電極などが直接接触してしまう。このため、従来のIGBTでは、ウエハ200の裏面に生じる付着物パーティクルや擦れなどにより、pコレクタ領域111やnバッファ層104が損傷し、耐圧が低下したり漏れ電流が増大したりする虞がある。また、従来のRB-IGBTでは、ウエハ200の裏面に生じる付着物や擦れなどにより、pコレクタ領域111が損傷し、逆耐圧特性が劣化したり逆耐圧特性が得られなかったりする虞がある。この発明は、上述した従来技術による問題点を解消するため、機械強度が高い半導体装置および半導体装置の製造方法を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、導通損失およびスイッチング損失を低減させることができる半導体装置および半導体装置の製造方法を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、良品率を向上させることができる半導体装置および半導体装置の製造方法を提供することを目的とする。上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第1導電型の第1半導体領域と、前記第1半導体領域の一方の面に接する第2導電型の第2半導体領域と、前記第2半導体領域の前記第1半導体領域側に対して反対側の面に接し、前記第2半導体領域よりも抵抗率の高い第2導電型の第3半導体領域と、前記第3半導体領域の前記第2半導体領域側に対して反対側の表面層に選択的に設けられた第1導電型の第4半導体領域と、前記第4半導体領域内に設けられた、前記第3半導体領域よりも抵抗率の低い第2導電型の第5半導体領域と、前記第3半導体領域と前記第5半導体領域とに挟まれる第4半導体領域の表面上に、ゲート絶縁膜を介して設けられたゲート電極と、前記第4半導体領域と第5半導体領域とを短絡する第1電極と、前記第1半導体領域の他方の面に接する第2電極と、少なくとも前記第1半導体領域、第2半導体領域および第3半導体領域で構成され、チップ外周側の厚さよりも薄い厚さを有するチップ内周側に設けられた活性領域と、前記活性領域よりもチップ外周側に設けられた終端構造部と、前記終端構造部に選択的に設けられ、前記第3半導体領域の前記第2半導体領域側に対して反対側の面から前記第2半導体領域側に向かう第1深さ方向の位置が前記第2電極の位置とほぼ等しい絶縁領域と、を備えることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第3半導体領域の前記第2半導体領域側に対して反対側の表面層に選択的に設けられ、前記第4半導体領域の前記第2半導体領域側を覆う第2導電型の第6半導体領域をさらに備え、前記第3半導体領域、前記第6半導体領域、前記第4半導体領域および前記第5半導体領域の表面上に、前記ゲート絶縁膜を介して前記ゲート電極が設けられていることを特徴とする。また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、上述した発明において、第1導電型の第1半導体領域と、前記第1半導体領域の一方の面に接する第2導電型の第2半導体領域と、前記第2半導体領域の前記第1半導体領域側に対して反対側の面に接し、前記第2半導体領域よりも抵抗率の高い第2導電型の第3半導体領域と、前記第3半導体領域の前記第2半導体領域側に対して反対側の表面層に選択的に設けられた第1導電型の第4半導体領域と、前記第4半導体領域を貫通し前記第3半導体領域に達するトレンチと、前記トレンチの側壁および底面に沿って設けられたゲート絶縁膜と、前記ゲート絶縁膜の内側に埋め込まれたゲート電極と、前記第4半導体領域内で前記トレンチ側壁の前記ゲート絶縁膜に接して設けられた、前記第3半導体領域よりも抵抗率の低い第2導電型の第5半導体領域と、前記第4半導体領域と第5半導体領域とを短絡する第1電極と、前記第1半導体領域の他方の面に接する第2電極と、少なくとも前記第1半導体領域、第2半導体領域および第3半導体領域で構成され、チップ外周側よりも薄い厚さを有するチップ内周側に設けられた活性領域と、前記活性領域よりもチップ外周側に設けられた終端構造部と、前記終端構造部に選択的に設けられ、前記第3半導体領域の前記第2半導体領域側に対して反対側の面から前記第2半導体領域側に向かう第1深さ方向の位置が前記第2電極とほぼ等しい絶縁領域と、を備えることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第1半導体領域および前記第2電極は、前記活性領域から前記終端構造部にわたって設けられており、前記絶縁領域の、前記第3半導体領域の前記第2半導体領域側に対して反対側の面から前記第1深さ方向の位置は、前記活性領域における前記第2電極の、前記第3半導体領域の前記第2半導体領域側に対して反対側の面から前記第1深さ方向の位置とほぼ等しいことを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第2半導体領域は、前記活性領域から前記終端構造部にわたって設けられており、前記活性領域における前記第2半導体領域の前記第1深さ方向の深さは、前記終端構造部における前記第2半導体領域の前記第1深さ方向の深さよりも浅いことを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記活性領域における前記第2半導体領域の前記第1深さ方向の深さは1.5μm以上であることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記終端構造部が設けられたチップ外周側の厚さは80μmよりも大きいことを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記終端構造部は、前記第3半導体領域の前記第2半導体領域側に対して反対側の表面層に選択的に設けられた複数の第1導電型の第7半導体領域と、複数の前記第7半導体領域にそれぞれ電気的に接する複数のフィールドプレート領域と、前記第3半導体領域の前記第2半導体領域側に対して反対側の、前記第7半導体領域よりもチップ外周側の表面層に前記第7半導体領域と離れて選択的に設けられた、前記第3半導体領域よりも抵抗率の低い第2導電型の第8半導体領域と、前記第8半導体領域に接するフィールドプレートと、で構成されていることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記フィールドプレート領域は、ポリシリコンでできていることを特徴とする。また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第1導電型の第1半導体領域と、前記第1半導体領域の一方の面に接する第2導電型の第3半導体領域と、前記第3半導体領域の前記第1半導体領域側に対して反対側の表面層に選択的に設けられた第1導電型の第4半導体領域と、前記第4半導体領域内に設けられた、前記第3半導体領域よりも抵抗率の低い第2導電型の第5半導体領域と、前記第3半導体領域と前記第5半導体領域とに挟まれる第4半導体領域の表面上に、ゲート絶縁膜を介して設けられたゲート電極と、前記第4半導体領域と第5半導体領域とを短絡する第1電極と、前記第1半導体領域の他方の面に接する第2電極と、少なくとも前記第1半導体領域および第3半導体領域で構成され、チップ外周側の厚さよりも薄い厚さを有するチップ内周側に設けられた活性領域と、前記活性領域よりもチップ外周側に設けられた終端構造部と、前記終端構造部に選択的に設けられ、前記第3半導体領域の前記第1半導体領域側に対して反対側の面から前記第1半導体領域側に向かう第1深さ方向の位置が前記第2電極の位置とほぼ等しい絶縁領域と、を備えることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第3半導体領域の前記第1半導体領域側に対して反対側の表面層に選択的に設けられ、前記第4半導体領域の前記第1半導体領域側を覆う第2導電型の第6半導体領域をさらに備え、前記第3半導体領域、前記第6半導体領域、前記第4半導体領域および前記第5半導体領域の表面上に、前記ゲート絶縁膜を介して前記ゲート電極が設けられていることを特徴とする。また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、上述した発明において、第1導電型の第1半導体領域と、前記第1半導体領域の一方の面に接する第2導電型の第3半導体領域と、前記第3半導体領域の前記第1半導体領域側に対して反対側の表面層に選択的に設けられた第1導電型の第4半導体領域と、前記第4半導体領域を貫通し前記第3半導体領域に達するトレンチと、前記トレンチの側壁および底面に沿って設けられたゲート絶縁膜と、前記ゲート絶縁膜の内側に埋め込まれたゲート電極と、前記第4半導体領域内で前記トレンチ側壁の前記ゲート絶縁膜に接して設けられた、前記第3半導体領域よりも抵抗率の低い第2導電型の第5半導体領域と、前記第4半導体領域と第5半導体領域とを短絡する第1電極と、前記第1半導体領域の他方の面に接する第2電極と、少なくとも前記第1半導体領域および第3半導体領域で構成され、チップ外周側の厚さよりも薄い厚さを有するチップ内周側に設けられた活性領域と、前記活性領域よりもチップ外周側に設けられた終端構造部と、前記終端構造部に選択的に設けられ、前記第3半導体領域の前記第1半導体領域側に対して反対側の面から前記第1半導体領域側に向かう第1深さ方向の位置が前記第2電極の位置とほぼ等しい絶縁領域と、を備えることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第1半導体領域および前記第2電極は、前記活性領域から前記終端構造部にわたって設けられており、前記絶縁領域の、前記第3半導体領域の前記第1半導体領域側に対して反対側の面から前記第1深さ方向の位置は、前記活性領域における前記第2電極の、前記第3半導体領域の前記第1半導体領域側に対して反対側の面から前記第1深さ方向の位置とほぼ等しいことを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第3半導体領域内には、前記第1半導体領域の他方の面から前記第3半導体領域に向かう第2深さ方向に前記第1半導体領域よりも深く、かつ前記絶縁領域に重なるように設けられた第1導電型の第9半導体領域をさらに備えることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記終端構造部が設けられたチップ外周側の厚さは80μmよりも大きいことを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記終端構造部は、前記第3半導体領域の前記第2半導体領域側に対して反対側の表面層に選択的に設けられた複数の第1導電型の第7半導体領域と、複数の前記第7半導体領域にそれぞれ電気的に接する複数のフィールドプレート領域と、前記第3半導体領域の前記第1半導体領域側に対して反対側の、前記第7半導体領域よりもチップ外周側の表面層に前記第7半導体領域と離れて選択的に設けられ、前記第9半導体領域に接する第1導電型の第10半導体領域と、前記第10半導体領域に接するフィールドプレートと、で構成されていることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記フィールドプレート領域は、ポリシリコンでできていることを特徴とする。また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、チップ外周側の厚さよりも薄い厚さを有するチップ内周側に設けられた活性領域を備えた半導体装置の製造方法であって、次の特徴とする。まず、第1導電型の第1ウエハの主面上に絶縁領域を形成する工程を行う。次に、第2導電型の第2ウエハの主面の表面層に第2導電型半導体領域を形成する工程を行う。次に、前記第1ウエハの前記絶縁領域が形成された面と、前記第2ウエハの前記第2導電型半導体領域が形成された面とを貼り合わせる工程を行う。次に、貼り合せた前記第1ウエハと前記第2ウエハとを熱処理によって結合する工程を行う。また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、チップ外周側の厚さよりも薄い厚さを有するチップ内周側に設けられた活性領域を備えた半導体装置の製造方法であって、次の特徴を有する。まず、第1導電型の第1ウエハの主面上に絶縁領域を形成する工程を行う。次に、第2導電型の第2ウエハの主面のチップ外周側の表面層に第1導電型半導体領域を形成する工程を行う。次に、前記第1ウエハの前記絶縁領域が形成された面と、前記第2ウエハの前記第1導電型半導体領域が形成された面とを貼り合わせる工程を行う。次に、貼り合せた前記第1ウエハと前記第2ウエハとを熱処理によって結合する工程を行う。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第1ウエハに結合された前記第2ウエハの、前記第1ウエハ側に対して反対側の主面の前記活性領域に、おもて面素子構造を形成する工程をさらに含むことを特徴とする。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第2ウエハに結合された前記第1ウエハの、前記おもて面素子構造に対応する部分を、湿式エッチングによって選択的に除去する工程をさらに含むことを特徴とする。上述した発明によれば、活性領域におけるチップの厚さよりも厚い部分以下、リブ部とするを、ウエハに作り込まれた複数の素子が配置されているそれぞれのチップごとに、活性領域を囲むようにチップ外周に設けることができる。具体的には、例えば、リブ部は、ウエハのスクラブラインに沿って格子状に形成される。このため、活性領域におけるチップの厚さを所望の耐圧を実現するために設計上必要とされる厚さにまで薄くした場合であっても、チップ外周にそれぞれ設けられたリブ部によってウエハへの応力集中を緩和することができる。したがって、ウエハ外周にのみリブ部が形成された従来のウエハよりも、ウエハが割れにくくなる。また、上述した発明によれば、活性領域におけるチップの厚さを所望の耐圧を実現するために設計上必要とされる厚さまで薄くすることができるので、素子の導通損失とスイッチング損失のトレードオフ関係を改善することができる。また、上述した発明によれば、素子のおもて面素子構造などを形成するよりも前に第2半導体領域を形成することにより、第1ウエハと第2ウエハとを貼り合せたとき、および素子のおもて面素子構造などを形成するときに、第2半導体領域を熱拡散させることができる。このため、従来のようにウエハに素子を形成した後にウエハを薄くし、その後薄くしたウエハに第2半導体領域を形成する場合よりも、第2半導体領域の拡散深さを深くすることができる。このため、従来、第2半導体領域が薄いことに起因して発生していた漏れ電流を低減することができる。また、上述した発明によれば、素子のおもて面素子構造などを形成するよりも前に第9半導体領域を形成することにより、逆耐圧を保持する構造を構成する第3半導体領域を貫通する第1導電型分離領域を形成するための熱拡散時間を短縮することができる。したがって、長時間で高温の熱拡散によって生じていた結晶欠陥を低減することができる。また、上述した発明によれば、ウエハに作り込まれた複数の素子が配置されているそれぞれのチップごとチップ外周にリブ部を設けるため、ウエハをダイシングする前にウエハに対して行う電気特性試験において、活性領域に設けられた第1半導体領域や第2電極がウエハを載置する支持台に接触しない。これにより、第1半導体領域や第2電極が損傷することを防止することができる。したがって素子耐圧や漏れ電流特性の劣化を防止することができる。本発明にかかる半導体装置および半導体装置の製造方法によれば、機械強度を向上することができるという効果を奏する。また、本発明にかかる半導体装置および半導体装置の製造方法によれば、導通損失およびスイッチング損失を低減させることができるという効果を奏する。また、本発明にかかる半導体装置および半導体装置の製造方法によれば、良品率を向上させることができるという効果を奏する。以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付すおよび-は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。実施の形態1図1は、実施の形態1にかかる半導体装置の構成を示す断面図である。実施の形態1にかかる半導体装置は、プレーナ構造のフィールドストップ型絶縁ゲート型バイポーラトランジスタFS-IGBTである。図1に示すように、実施の形態1にかかる半導体装置は、n型第2導電型の半導体基板からなるnドリフト領域第3半導体領域2の一方の主面以下、第1主面とする側の電界を緩和し耐圧を保持する終端構造部26と、半導体装置のオン時に電流が流れる活性領域27と、を備える。終端構造部26は、活性領域27よりも、FS-IGBTが設けられたチップの外周側に設けられている。また、終端構造部26は、活性領域27に接し、活性領域27を囲む。活性領域27は、終端構造部26が設けられたチップ外周側の厚さt22よりも薄い厚さt21を有するチップ内周側に設けられている。終端構造部26は、チップの外周側のチップ内周側よりも厚い部分からチップ内周側の薄い部分にわたって設けられていてもよいし、チップの外周側のチップ内周側よりも厚い部分にのみ設けられていてもよい。チップの外周側のチップ内周側よりも厚い部分は、終端構造部26からチップ外周のダイシングラインにわたって設けられている。チップの外周側のチップ内周側よりも厚い部分の、nドリフト領域2の一方の主面第1主面側から他方の主面以下、第2主面とする側に向かう方向以下、第1深さ方向とするに直交する方向の幅は、ダイシングラインの幅100μm程度を含めて例えばチップ全体で300μm程度である。チップ外周側の厚さは、例えば80μmよりも大きいことが好ましい。nドリフト領域2の第2主面には、活性領域27から終端構造部26にわたってnフィールドストップ領域第2半導体領域4が設けられている。nドリフト領域2の抵抗率は、nフィールドストップ領域4よりも高い。活性領域27におけるnフィールドストップ領域4の、nドリフト領域2の第1主面から第1深さ方向の深さは、終端構造部27におけるnフィールドストップ領域4の、nドリフト領域2の第1主面から第1深さ方向の深さよりも浅い。そして、活性領域27におけるnフィールドストップ領域4の第1深さ方向の深さは、例えば1.5μm以上である。また、活性領域27におけるnフィールドストップ領域4の厚さt11は、終端構造部27におけるnフィールドストップ領域4の厚さt12よりも薄い。具体的には、nドリフト領域2とnフィールドストップ領域4との界面の、nドリフト領域2の第1主面から第1深さ方向の位置は、活性領域27から終端構造部26にわたって等しい。そして、nフィールドストップ領域4のnドリフト領域2側に対して反対側の面の、nドリフト領域2の第1主面から第1深さ方向の位置は、活性領域27側よりも終端構造部26側で深い位置となっている。nフィールドストップ領域4のnドリフト領域2側に対して反対側の表面には、活性領域27において、pコレクタ領域第1半導体領域11が設けられている。コレクタ電極第2電極12は、pコレクタ領域11のnフィールドストップ領域4側に対して反対側の面に接する。pコレクタ領域11およびコレクタ電極12は、活性領域27から終端構造部26にわたって設けられている。終端構造部26において、nフィールドストップ領域4とpコレクタ領域11との間には、シリコン酸化膜絶縁領域3が設けられている。シリコン酸化膜3は、nフィールドストップ領域4に接する。シリコン酸化膜3の、nドリフト領域2の第1主面から第1深さ方向の第1位置L1は、活性領域27におけるコレクタ電極12の、nドリフト領域2の第1主面から第1深さ方向の第2位置L2とほぼ等しい。また、シリコン酸化膜3とpコレクタ領域11との間には、一方の主面以下、第1主面とするがシリコン酸化膜3に接し、他方の主面以下、第2主面とするがpコレクタ領域11に接するp型第1導電型の半導体基板からなるp型領域1が設けられている。終端構造部26側にp型領域1が設けられていることにより、上述したようにチップ外周側がチップ内周側よりも厚くなっている。活性領域27において、nドリフト領域2の第1主面には、pベース領域第4半導体領域5、nエミッタ領域第5半導体領域6、pベースコンタクト領域10、nホールバリア領域第6半導体領域13、ゲート絶縁膜7、ゲート電極8およびエミッタ電極第1電極9などからなるFS-IGBTのおもて面素子構造が設けられている。おもて面素子構造、nドリフト領域2、nフィールドストップ領域4、pコレクタ領域11およびコレクタ電極12で活性領域27の単位セルが構成される。具体的には、nドリフト領域2の第1主面の表面層には、pベース領域5およびnホールバリア領域13が選択的に設けられている。nホールバリア領域13は、pベース領域5に接し、pベース領域5のnフィールドストップ領域4側を覆う。pベース領域5の、nフィールドストップ領域4側に対して反対側以下、第1主面側とするの表面層には、nエミッタ領域6およびpベースコンタクト領域10が選択的に設けられている。nエミッタ領域6の抵抗率は、nドリフト領域2よりも低い。pベースコンタクト領域10は、nエミッタ領域6に接し、nエミッタ領域6のnフィールドストップ領域4側を覆う。pベースコンタクト領域10の抵抗率は、pベース領域5よりも低い。nドリフト領域2とnエミッタ領域6とに挟まれるpベース領域5の表面nドリフト領域2のnフィールドストップ領域4側に対して反対側の面上には、ゲート絶縁膜7を介してゲート電極8が設けられている。具体的には、nドリフト領域2、nホールバリア領域13、pベース領域5およびnエミッタ領域6にわたってこれらの表面上にゲート絶縁膜7が設けられ、このゲート絶縁膜7上にゲート電極8が設けられている。エミッタ電極9は、nドリフト領域2の第1主面側でpベース領域5およびnエミッタ領域6に接し、pベース領域5とnエミッタ領域6とを短絡する。エミッタ電極9は、層間絶縁膜16によってゲート電極8と絶縁されている。終端構造部26において、nドリフト領域2の第1主面には、FS-IGBTの耐圧を保持する構造が設けられている。具体的には、nドリフト領域2の第1主面の表面層には、フローティングの複数のp領域フィールドリミッティングリング、第7半導体領域14が選択的に設けられている。また、nドリフト領域2の第1主面上には、複数のフィールドプレート領域17が設けられている。各フィールドプレート領域17は、フィールドリミッティングリング14の第1主面側の表面層に設けられた、フィールドリミッティングリング14よりも抵抗率が低いp型領域に電気的に接続されている。フィールドプレート領域17は、ポリシリコンでできている。また、nドリフト領域2の第1主面の表面層には、フィールドプレート領域17と離れてn型領域第8半導体領域15が設けられている。n型領域15は、フィールドプレート領域17よりもチップ外周側に設けられている。n型領域15の抵抗率は、nドリフト領域2よりも低い。フィールドプレート18は、n型領域15に接する。各フィールドプレート領域17およびフィールドプレート18は、それぞれ層間絶縁膜によって絶縁されている。このように、フィールドリミッティングリング14、n型領域15、フィールドプレート領域17およびフィールドプレート18で、FS-IGBTの終端構造部26が構成される。次に、図1に示すFS-IGBTの製造方法について説明する。図2~17は、実施の形態1にかかる製造途中の半導体装置を示す断面図である。まず、図2に示すように、例えばチョクラルスキーCZ:Czochralski法で作られたp型半導体ウエハ以下、CZウエハとする、第1ウエハを用意する。このp型CZウエハは、上述したp型領域1となるp型半導体基板である以下、p型CZウエハ1とする。次に、熱酸化法または堆積法によって、p型CZウエハ1の第1主面上にシリコン酸化膜3を形成する。シリコン酸化膜3の厚さは、例えば、100nm~300nmであってもよい。次に、図3に示すように、p型CZウエハ1とは別に、例えばFZ法で作られたn型FZウエハ第2ウエハを用意する。このn型FZウエハは、上述したnドリフト領域2を構成するn型半導体基板である以下、n型FZウエハ2とする。n型FZウエハ2の抵抗率は、13Ωcm~20Ωcmであってもよい。次に、n型FZウエハ2の第2主面上にスクリーン酸化膜31を形成する。スクリーン酸化膜31の厚さは、例えば30nm程度であってもよい。次に、n型FZウエハ2の第2主面に、スクリーン酸化膜31を介して砒素As:ArsenicイオンまたはアンチモンSbイオンなどのn型不純物イオンをイオン注入する。そして、図4に示すように、熱アニール処理によって、n型FZウエハ2の第2主面に、nフィールドストップ領域第2導電型半導体領域4を形成する。nフィールドストップ領域4を形成するためのイオン注入条件は、例えば、ドーズ量1×1012cm2~3×1012cm2とし、加速エネルギー100KeVとしてもよい。nフィールドストップ領域4を形成するための熱アニール処理は、例えば、窒素N雰囲気において、900°Cの温度で30分間行ってもよい。nフィールドストップ領域4を形成するための熱アニール処理によって、n型FZウエハ2表面の表面モフォロジーmorphologyが悪化することを防止することができる。次に、n型FZウエハ2の第2主面のスクリーン酸化膜31を除去する。次に、図5に示すように、p型CZウエハ1のシリコン酸化膜3が形成された第1主面と、n型FZウエハ2のnフィールドストップ領域4が形成された第2主面とを貼り合わせる。このとき、n型FZウエハ2のnフィールドストップ領域4上に形成された自然酸化膜を介してp型CZウエハ1の第1主面とn型FZウエハ2の第2主面とが弱い力で結合される。次に、n型FZウエハ2とp型CZウエハ1とが貼り合されたSOISilicononInsulatorウエハに対して熱アニール処理を行う。これにより、n型FZウエハ2とp型CZウエハ1との結合が強化される。p型CZウエハ1とn型FZウエハ2とを結合させるための熱アニール処理によって、nフィールドストップ領域4が熱拡散される。これにより、nフィールドストップ領域4の拡散深さは、p型CZウエハ1とn型FZウエハ2とを結合させるための熱アニール処理前よりも深くなる。p型CZウエハ1とn型FZウエハ2とを結合させるための熱アニール処理は、例えば、窒素雰囲気またはアルゴンAr雰囲気において、1000°C~1200°Cの温度で2時間行ってもよい。次に、図6に示すように、p型CZウエハ1とn型FZウエハ2とが貼り合されたSOIウエハの、n型FZウエハ2側の主面以下、単にn型FZウエハ2の第1主面とするを所定の厚さt1になるまで研磨する。例えば、耐圧クラス400VのFS-IGBTを作製する場合、n型FZウエハ2の厚さt1を40μmまで薄くする。これにより、p型CZウエハ1、シリコン酸化膜3およびn型FZウエハ2が積層されてなるSOIウエハが完成する。次に、図7に示すように、活性領域において、n型FZウエハ2の第1主面に、一般的な方法で、pベース領域5、nエミッタ領域6、pベースコンタクト領域10、nホールバリア領域13、ゲート絶縁膜7、ゲート電極8およびエミッタ電極9などからなるFS-IGBTのおもて面素子構造20を形成する。また、終端構造部において、n型FZウエハ2の第1主面に、一般的な方法で、フィールドリミッティングリング14、n型領域15、フィールドプレート領域17およびフィールドプレート18などのFS-IGBTの耐圧を保持する構造を形成する。FS-IGBTのおもて面素子構造20および耐圧を保持する構造を形成する際の熱処理により、n型FZウエハ2とp型CZウエハ1との界面に形成されたnフィールドストップ領域4は熱拡散され、nフィールドストップ領域4の拡散深さがさらに深くなる。次に、n型FZウエハ2の、おもて面素子構造20などが形成された第1主面全面に、ポリイミド膜または窒化膜からなるパッシベーション膜不図示を形成する。そして、おもて面素子構造20の電極領域が露出されるようにパッシベーション膜をエッチングし、電極パッド領域を形成する。次に、図8に示すように、おもて面素子構造20などが形成されたn型FZウエハ2の第1主面全面に保護レジスト32を塗布する。次に、保護レジスト32を改質し硬化させた後、保護レジスト32にバックグラインドテープBGテープ33を貼り付ける。この時点で、図9に示すように、n型FZウエハ2の第1主面の、チップ状に切断されたときに個々のチップとなる各素子形成領域にそれぞれおもて面素子構造20などが形成された状態で、SOIウエハのn型FZウエハ2側が保護レジスト32を介してBGテープ33に貼り付けられる。次に、図10に示すように、SOIウエハの厚さt2が80μmより大きくなるように例えば100μmの厚さとなるまで、SOIウエハのp型CZウエハ1側の主面以下、単にp型CZウエハ1の第2主面とするを研磨する。次に、n型FZウエハ2の第1主面からBGテープ33を剥離し、SOIウエハを洗浄する。つぎに、p型CZウエハ1の第1主面をエッチングし、p型CZウエハ1の厚さを例えば5μm~20μm程度薄くする。次に、p型CZウエハ1の第1主面上に、p型CZウエハ1の活性領域側が露出する開口部を有するレジストマスク34を形成する。これにより、図11に示すように、レジストマスク34の開口部には、n型FZウエハ2の第1主面に形成された各おもて面素子構造20に対して反対側のp型CZウエハ1の第2主面が露出される。次に、図12に示すように、レジストマスク34をマスクとして湿式の異方性エッチングを行い、p型CZウエハ1の第2主面からシリコン酸化膜3に達する溝35を形成する。すなわち、シリコン酸化膜3は、エッチングストッパーとして機能する。この溝35を形成するための異方性エッチングによって、p型CZウエハ1には、第2主面側が第1主面側よりも広い台形状の断面形状を有する溝35が複数形成される。p型CZウエハ1に溝35を形成することによって、FS-IGBT完成後の活性領域におけるチップの厚さが終端構造部におけるチップの厚さよりも薄くなる。溝35を形成するためのエッチングに用いる溶液は、例えば、水酸化テトラメチルアンモニウム溶液を主成分としてもよい。そして、溝35の形成に用いたレジストマスク34を除去する。次に、図13に示すように、湿式エッチングによって、溝35の底面に露出するシリコン酸化膜3を除去する。この時点で、図14に示すように、各溝35の底面には、n型FZウエハ2の第1主面に形成された各おもて面素子構造20に対して反対側のn型FZウエハ2の第2主面がそれぞれ露出される。また、図15に示すように、溝35の底面に露出するシリコン酸化膜3が除去されることにより、nドリフト領域2の第1主面から第1深さ方向の第1位置L1で、活性領域27にシリコン酸化膜3が配置される。次に、n型FZウエハ2の第1主面を覆う保護レジスト32を除去し、SOIウエハを洗浄する。次に、SOIウエハのp型CZウエハ1側の全面、すなわち、p型CZウエハ1の第2主面、溝35の側壁に露出するp型CZウエハ1の表面、および溝35の底面に露出するn型FZウエハ2の第2主面に、硼素B:boronイオンをイオン注入する。次に、SOIウエハのp型CZウエハ1側の全面にレーザーアニール処理を行い、SOIウエハのp型CZウエハ1側の全面に注入された硼素を活性化させる。これにより、図16に示すように、SOIウエハのp型CZウエハ1側の全面に、pコレクタ領域11が形成される。また、溝35の底面に露出するn型FZウエハ2の第2主面にpコレクタ領域11が形成されるため、活性領域27におけるnフィールドストップ領域4の厚さt11が、終端構造部26におけるnフィールドストップ領域4の厚さt12よりも薄くなる。pコレクタ領域11を形成するためのイオン注入条件は、例えば、ドーズ量5×1012cm2~1.5×1013cm2とし、加速エネルギー30KeV~60KeVとしてもよい。pコレクタ領域11を形成するためのレーザーアニール処理は、例えば、波長532nmのYAGレーザーでエネルギー密度1.0J/cm2~2.0J/cm2で行ってもよい。次に、SOIウエハのp型CZウエハ1側の全面に、コレクタ電極12となる金属電極材料を堆積する。これにより、nドリフト領域2の第1主面から第1深さ方向の第2位置L2で、活性領域27におけるコレクタ電極12が配置される。次に、SOIウエハのp型CZウエハ1側の全面に堆積した金属電極材料を熱アニールし、pコレクタ領域11の全面にコレクタ電極12を形成する。コレクタ電極12を形成するための熱アニール処理は、例えば、不活性雰囲気において、180°C~330°Cとしてもよい。これにより、図17に示すように、SOIウエハに、図1に示すFS-IGBTが複数形成される。その後、SOIウエハをダイシングライン36に沿ってダイシングし、個々のチップに切断し個片化する。これにより、図1に示すFS-IGBTが完成する。次に、図1に示すFS-IGBTの電気特性について説明する。まず、pコレクタ領域11の不純物濃度分布について説明する。図18は、実施の形態1にかかる半導体装置の不純物濃度分布を示す特性図である。図18には、次の条件でnフィールドストップ領域4およびpコレクタ領域11を形成した場合のpコレクタ領域11近傍の不純物濃度分布を示す。nフィールドストップ領域4を形成するためのイオン注入のドーパントをアンチモンSb:Antimonyとし、そのドーズ量を3×1012cm2とした。pコレクタ領域11を形成するためのイオン注入のドーパントを硼素とし、そのドーズ量を1×1013cm2とし、加速エネルギーを45KeVとした。pコレクタ領域11を形成するためのレーザーアニール処理は、エネルギー密度1.4J/cm2で行った。そして、pコレクタ領域11近傍の不純物濃度を測定した。図18では、コレクタ電極12とpコレクタ領域11との界面を深さ=0横軸としている。図18に示すアンチモンの濃度分布はシミュレーション結果である。図18に示す硼素Boronの濃度分布は、Spreadingsheetresistance法による測定結果である。ネットドーピングNetDopingの濃度分布は、nドリフト領域2の抵抗率が17Ωcmであるときの正味のドーピング濃度である。図18に示す結果より、アンチモンからなる材料で形成されたnフィールドストップ領域4の深さは約3.8μmに達し、その活性化率はほぼ100に近いことが確認された。一方、戸倉規仁らは四半世紀にわたるIGBT開発の軌跡1984年~2009年MilestonesAchievedinIGBTDevelopmentovertheLast25Years1984年~2009年第図8、IEEEJトランザクションオンエーアイIEEJトランザクションオンエーアイIEEJTransactiononAI、第131巻、第1号、2011年、p.1~8の中で、薄く加工されたウエハにリンPイオンのイオン注入で形成した従来のnフィールドストップ領域は、イオン注入の加速エネルギーを620KeVにしたとしても、飛程が0.8μmであることについて報告している。また、nフィールドストップ領域の表面にpコレクタ領域を介して形成されるコレクタ電極の熱アニール処理の加熱温度を、コレクタ電極の許容限界温度である450°Cとしたとしても、nフィールドストップ領域の活性化率が20程度にすぎないことを報告している。また、ThomasGuttらはディープメルトアクティヴェイションユージングレーザーサーマルアニーリングフォアIGBTスィンウェハテクノロジーDeepmeltactivationusinglaserthermalannealingforIGBTthinwafertechnology第5図、プロシーディングオブザ22rdインターナショナルシンポジウムオンパワーセミコンダクターデバイスIC’s,2011ProceedingsofThe22rdInternationalSymposiumonPowerSemiconductorDevicesIC’s,2011、2011、p.29~32の中で、レーザー波長λ=306nmで、エネルギー密度3.7J/cm2にしたとしても、シリコンの溶融深さ250nm以下であることを報告している。リンの活性化率は、その溶融深さよりも深い部分で急激に低下する。したがって、実施の形態1にかかる半導体装置の製造方法は、おもて面素子構造を形成した後にnフィールドストップ領域を形成する従来技術に比べて、拡散深さが深いnフィールドストップ領域を形成することができる。次に、実施の形態1にかかるFS-IGBTの耐圧とnドリフト領域2の抵抗率について説明する。図19は、実施の形態1にかかる半導体装置の耐圧特性を示す特性図である。図19には、活性領域のハーフピッチ活性領域27と終端構造部26との界面から該界面に対して反対側の活性領域27端部までの距離が15μmであり、nホールバリア領域13を形成するためのイオン注入のドーズ量が2×1012cm2であるときの素子耐圧とnドリフト領域2の抵抗率とを示す。シリコン酸化膜3から素子おもて面n型FZウエハの第1主面までの距離TSUBを37μmとする。そして、温度範囲の下限-40°Cまで耐圧を保証し、シリコン酸化膜3から素子おもて面までの距離TSUBのバラツキの範囲が-3μm~3μmの範囲であり、nドリフト領域2の抵抗率のばらつきが-8~8の範囲である場合、nドリフト領域2の平均厚さ=40μm、nドリフト領域2の平均抵抗率がρ=17Ωcm2になることが確認された。nドリフト領域2となるn型FZウエハの厚さが薄くなるほど、導通状態でnドリフト領域2における蓄積電荷が少なくなる。このため、素子をターンオフさせる際にdi/dtが大きくなり、回路の寄生インダクタンスでコレクタ-エミッタ間の跳ね上がり電圧が高くなる。したがって、この電圧ピークの素子を降伏電圧以下にする必要がある。次に、素子をターンオフさせる際のサージ電圧とゲート抵抗について説明する。図20は、実施の形態1にかかる半導体装置をターンオフさせるシミュレーション回路を示す回路図である。また、図21は、実施の形態1にかかる半導体装置のサージ電圧とゲート抵抗との関係を示す特性図である。サージ電圧とは、跳ね上がり電圧とバス電圧の差である。図20に示すように、シミュレーション回路には、実施の形態1にかかる半導体装置としてIGBT41が接続されている。ターンオフ特性の測定時の条件は、バス電圧VBUS=200V、ピーク電流Ipk=25A、寄生インダクタンスLs=80nH、接合温度Tj=150°C、シリコン酸化膜3から素子おもて面までの距離TSUB=40°C、nドリフト領域2の抵抗率がρ=17Ωcm2である。図19に示すようにnドリフト領域2の抵抗率の範囲の下限、シリコン酸化膜3から素子おもて面までの距離TSUBの範囲の下限、接合温度Tj=150°Cでの耐圧値が約520Vあること、定格以上の電流をターンオフする際のダイナミック降伏電圧がスタティック降伏電圧よりも低いことを考慮した場合、図1に示すプレーナ構造のIGBTは、活性領域27の定格電流密度を270A/cm2以下、一般的にゲートポリシリコンで構成されるゲート抵抗Rgを40Ω以上とすることが望ましい。また、回路の寄生インダクタンスの低減が基板厚さの大きい耐圧グラスの素子よりも必要になる。次に、定格電流密度とターンオフ損失Eoffおよびオン電圧Vonとの関係について説明する。図22は、実施の形態1にかかる半導体装置のサージ電圧とゲート抵抗との関係を示す特性図である。ターンオフ特性の測定時の条件は、接合温度Tj=150°C、シリコン酸化膜3から素子おもて面までの距離TSUB=40μm、nドリフト領域2の抵抗率ρ=17Ωcm2、定格電流=150Aである。図22に示す結果より、定格電流密度が175A/cm2~275A/cm2の範囲でターンオフ損失Eoffが22μJ/A/Pulse以下、オン電圧Vonが2.1以下の低い値が得られることが確認された。以上、説明したように、実施の形態1にかかる半導体装置によれば、終端構造部26におけるチップの厚さt22を、活性領域27におけるチップの厚さt21よりも厚くする。これにより、活性領域27におけるチップの厚さt21よりも厚い部分以下、リブ部とするを、ウエハに作り込まれた複数の素子が配置されているそれぞれのチップごとに、活性領域27を囲むようにチップ外周に設けることができる。具体的には、例えば、リブ部は、ウエハのスクラブラインに沿って格子状に形成される。リブ部のチップ外周からチップ内周側までの幅は、終端構造部およびスクラブラインの幅を含めてチップ全体で例えば300μmほどとなる。また、リブ部の厚みは、例えばウエハを薄くする際のウエハの厚さの限界値限界厚さである例えば80μm以上とすることができる。このため、活性領域27におけるチップの厚さを所望の耐圧を実現するために設計上必要とされる厚さにまで薄くした場合であっても、チップ外周にそれぞれ設けられたリブ部によってウエハへの応力集中を緩和することができる。したがって、ウエハ外周にのみリブ部が形成された従来のウエハよりも、ウエハが割れにくくなる。このため、ウエハの機械強度を向上することができる。また、上述した発明によれば、活性領域27におけるチップの厚さを所望の耐圧を実現するために設計上必要とされる厚さまで薄くすることができるので、素子の導通損失とスイッチング損失のトレードオフ関係を改善することができる。これにより、導通損失およびスイッチング損失を低減させることができる。また、上述した発明によれば、素子のおもて面素子構造20などを形成するよりも前にnフィールドストップ領域4を形成することにより、p型CZウエハ1とn型FZウエハ2とを貼り合せたとき、および素子のおもて面素子構造20などを形成するときに、nフィールドストップ領域4を熱拡散させることができる。このため、従来のようにウエハにおもて面素子構造20を形成した後にウエハを薄くし、その後薄くしたウエハにnフィールドストップ領域4を形成する場合よりも、nフィールドストップ領域4の拡散深さを深くすることができる。このため、従来、nフィールドストップ領域4が薄いことに起因して発生していた漏れ電流を低減することができる。導通損失およびスイッチング損失を低減させることができる。また、上述した発明によれば、ウエハに作り込まれた複数の素子が配置されているそれぞれのチップごとチップ外周にリブ部を設けるため、ウエハをダイシングする前にウエハに対して行う電気特性試験において、活性領域27に設けられたpコレクタ領域11やコレクタ電極12がウエハを載置する支持台に接触しない。このため、pコレクタ領域11やコレクタ電極12が損傷することを防止することができる。これにより、素子耐圧や漏れ電流特性の劣化を防止することができる。したがって、素子の良品率を向上させることができる。実施の形態2実施の形態2にかかる半導体装置について説明する。実施の形態2にかかる半導体装置が実施の形態1と異なるのは、IGBTの構成をトレンチ構造のおもて面素子構造を備えるIGBTとする点である。実施の形態2にかかる半導体装置は、活性領域において、nドリフト領域2の第1主面の表面層に、pベース領域が選択的に設けられている。pベース領域の第1主面側の表面からpベース領域を貫通しnドリフト領域に達するトレンチが設けられている。トレンチの側壁および底面に沿ってゲート絶縁膜が設けられている。ゲート絶縁膜の内側には、ゲート電極が埋め込まれている。pベース領域内には、nエミッタ領域が選択的に設けられている。nエミッタ領域は、トレンチ側壁のゲート絶縁膜に接して設けられている。実施の形態2にかかる半導体装置の、おもて面素子構造をゲート構造とした点を除く他の構成は、実施の形態1にかかる半導体装置と同様である。また、実施の形態2にかかる半導体装置の製造方法は、実施の形態1にかかる半導体装置において、表面素子構造を形成する際に一般的な方法でゲート構造を形成する。実施の形態2にかかる半導体装置の製造方法の、ゲート構造のおもて面素子構造を形成する工程以外の工程は、実施の形態1にかかる半導体装置の製造方法と同様である。以上、説明したように、実施の形態2にかかる半導体装置によれば、実施の形態1にかかる半導体装置と同様の効果を得ることができる。また、表面素子構造をゲート構造とすることで、さらに、ターンオフ損失Eoffとオン電圧Vonとを低くすることができる。実施の形態3実施の形態3にかかる半導体装置について説明する。図23は、実施の形態3にかかる半導体装置の構成を示す断面図である。実施の形態3にかかる半導体装置が実施の形態1と異なるのは、逆耐圧を保持する構造を備えている点である。実施の形態3にかかる半導体装置は、逆阻止型IGBTRB-IGBTである。図23に示すように、実施の形態3にかかる半導体装置は、活性領域27において、nドリフト領域2の第2主面に、pコレクタ領域11が設けられている。nドリフト領域2とpコレクタ領域11との間に、nフィールドストップ領域4は設けられていない。終端構造部26において、nドリフト領域2の第2主面の表面層には、pコレクタ領域11からnドリフト領域2に向かう方向以下、第2深さ方向とするにpコレクタ領域11よりも深く、かつシリコン酸化膜3に重なるようにp第1拡散分離層第9半導体領域24Aが設けられている。p第1拡散分離層24Aは、シリコン酸化膜3のnドリフト領域2側の面の全面に接する。また、終端構造部26において、nドリフト領域2の第1主面の表面層には、フィールドプレート領域17と離れて、かつp第1拡散分離層24Aに接するようにp第2拡散分離層第10半導体領域24Bが設けられている。p第2拡散分離層24Bは、フィールドプレート領域17よりもチップ外周側に設けられている。フィールドプレート18は、p第2拡散分離層24Bに接する。p第1拡散分離層24Aおよびp第2拡散分離層24Bを設けることで、逆耐圧を得ることができる。実施の形態3にかかる半導体装置の、p第1拡散分離層24Aおよびp第2拡散分離層24Bを除く他の構成は、実施の形態にかかる半導体装置と同様である。次に、図23に示すRB-IGBTの製造方法について説明する。図24~31は、実施の形態3にかかる製造途中の半導体装置を示す断面図である。まず、図24に示すように、実施の形態1と同様に、p型領域1となる例えばp型CZウエハ以下、p型CZウエハ1とするの第1主面上にシリコン酸化膜3-1を形成する。シリコン酸化膜3-1の厚さは、例えば、100nm~300nmであってもよい。次に、図25に示すように、実施の形態1と同様に、p型CZウエハ1とは別に、例えばn型FZウエハを用意する以下、n型FZウエハ2とする。次に、n型FZウエハ2の第2主面上にスクリーン酸化膜3-2を形成する。スクリーン酸化膜3-2の厚さは、例えば30nm程度であってもよい。次に、n型FZウエハ2の第2主面に、p第1拡散分離層第1導電型半導体領域24Aの形成領域が開口するレジストマスク41を形成する。次に、レジストマスク41をマウスとして、n型FZウエハ2の第2主面に、硼素イオンなどのp型不純物イオンをイオン注入する。このp第1拡散分離層24Aを形成するためのイオン注入条件は、例えば、ドーズ量5×1014cm2~5×1015cm2とし、加速エネルギー30KeV~100KeVとしてもよい。次に、レジストマスク41をマウスとしてエッチングを行い、レジストマスク41の開口部に露出するスクリーン酸化膜3-2を除去する。次に、レジストマスク41を除去した後、n型FZウエハ2を洗浄する。そして、熱アニール処理によってp第1拡散分離層24Aを形成した後、n型FZウエハ2を洗浄する。p第1拡散分離層24Aを形成するための熱アニール処理は、例えば、窒素N雰囲気において、900°Cの温度で30分間行ってもよい。次に、図27に示すように、実施の形態1と同様に、p型CZウエハ1のシリコン酸化膜3-1が形成された第1主面と、n型FZウエハ2のスクリーン酸化膜3-2が形成された第2主面とを貼り合わせる。これにより、p型CZウエハ1のシリコン酸化膜3-1が除去された部分に、マーク領域25が形成される。次に、実施の形態1と同様に、n型FZウエハ2とp型CZウエハ1とが貼り合されたSOIウエハに対して熱アニール処理を行う。これにより、n型FZウエハ2とp型CZウエハ1との結合が強化される。また、p型CZウエハ1とn型FZウエハ2とを結合させるための熱アニール処理によって、p第1拡散分離層24Aが熱拡散される。次に、図28に示すように、p型CZウエハ1とn型FZウエハ2とが貼り合されたSOIウエハの、n型FZウエハ2側の主面n型FZウエハ2の第1主面を所定の厚さt3になるまで研磨する。n型FZウエハ2の厚さt3は、例えば68μmであってもよい。これにより、p型CZウエハ1、シリコン酸化膜3およびn型FZウエハ2が積層されてなるSOIウエハが完成する。次に、図29に示すように、n型FZウエハ2の第1主面に、熱酸化膜42を形成する。熱酸化膜42の厚さは、例えば、600nm~1000nmであってもよい。次に、フォトリソグラフィによって、n型FZウエハ2の第1主面の、p第1拡散分離層24Aに対応する部分が開口するレジストマスク不図示を形成する。p第1拡散分離層24Aに対応する部分とは、n型FZウエハ2の第1主面の、n型FZウエハ2の第2主面のp第1拡散分離層24Aが設けられた部分に対して反対側である。このレジストマスクを形成する際に、マーク領域25が位置合わせマーカとして機能する。次に、n型FZウエハ2の第1主面に形成されたレジストマスクをマスクとして、熱酸化膜42を選択的に除去した後、SOIウエハを洗浄する。次に、熱酸化処理を行い、n型FZウエハ2の第1主面にスクリーン酸化膜43を形成する。これにより、n型FZウエハ2の第1主面の、熱酸化膜42が設けられていない部分に、スクリーン酸化膜43が形成される。スクリーン酸化膜43の厚さは、例えば30nm程度である。次に、n型FZウエハ2の第1主面に形成されたレジストマスクを除去する。次に、n型FZウエハ2の第1主面に、p第2拡散分離層24Bを形成するために、スクリーン酸化膜43を介して硼素イオンをイオン注入する。このとき、熱酸化膜42の厚さは不純物イオンがイオン注入されない程度に厚いため、n型FZウエハ2の第1主面の熱酸化膜42が形成された部分には硼素イオンはイオン注入されない。p第2拡散分離層24Bを形成するためのイオン注入条件は、例えば、ドーズ量5×1014cm2~5×1015cm2とし、加速エネルギー30KeV~60KeVとしてもよい。そして、SOIウエハを洗浄する。次に、熱アニール処理によって、n型FZウエハ2の第2主面の表面層に形成されたp第1拡散分離層24Aと、n型FZウエハ2の第1主面の表面層に形成されたp第2拡散分離層24Bとを熱拡散して連結させる。p第1拡散分離層24Aおよびp第2拡散分離層24Bを連結させるための熱アニール処理は、例えば、窒素N雰囲気またはアルゴン雰囲気において、1300°Cの温度で14時間~20時間行ってもよい。これにより、図30に示すように、n型FZウエハ2の第1主面の、p第1拡散分離層24Aに対応する位置に、p第1拡散分離層24Aに接するp第2拡散分離層24Bが形成される。そして、熱酸化膜42およびスクリーン酸化膜43をすべて除去する。次に、図31に示すように、n型FZウエハ2の第1主面に、RB-IGBTのおもて面素子構造、RB-IGBTの耐圧を保持する構造、およびRB-IGBTの逆耐圧を保持する構造を形成する。次に、実施の形態1と同様に、n型FZウエハ2の、おもて面素子構造などが形成された第1主面全面に、ポリイミド膜または窒化膜からなるパッシベーション膜不図示を形成する。そして、おもて面素子構造の電極領域が露出されるようにパッシベーション膜をエッチングし、電極パッド領域を形成する。おもて面素子構造を形成した後、必要に応じて、ライフタイムを調整するための軽イオン照射および熱アニールを実施する。その後、おもて面素子構造などが形成されたn型FZウエハ2の第1主面全面を保護レジストで保護し、n型FZウエハ2の第1主面に保護レジストを介してBGテープを貼り付ける。そして、実施の形態1と同様に、以降の処理を行い、p型CZウエハの第2主面に、活性領域の厚さを終端構造部より薄くするための溝、pコレクタ領域11およびコレクタ電極12を形成した後、個々のチップに切断し個片化することで、図23に示すRB-IGBTが完成する。次に、図23に示すRB-IGBTの電気特性について説明する。図32,33は、実施の形態3にかかる半導体装置の耐圧特性を示す特性図である。RB-IGBTの高温下での使用時における逆漏れ電流を抑制するために、保証される逆バイアス電圧VECSの印加時にnドリフト領域2に広がる空乏層領域の境界面28からpベース領域5またはフィールドリミッティングリング14までの第2深さ方向の距離dを、nドリフト領域2における少数キャリア拡散長よりも大きくする必要がある図31参照。保証される逆バイアス電圧VECSは、耐圧クラス400Vの素子の場合は400Vである。このため、pベース領域5やフィールドリミッティングリング14からなるpエミッタ、nドリフト領域2の空乏化されていない部分からなるnベース、およびpコレクタ領域11、p第1拡散分離層24Aおよびp第2拡散分離層24Bからなるpコレクタで構成されるpnpバイポーラトランジスタのベース幅を所定の幅で確保して電流増幅係数を小さくする。そして、空乏層領域内でのキャリアの発生またはキャリアの再結合から生成される電子電流を再結合するために生成されるベース電流を過度に増幅させないようにすればよい。実施の形態3にかかる半導体装置において、nドリフト領域2となるn型半導体基板の厚さTSUB=65μmとし、pコレクタ領域11の不純物濃度分布を図18に示す不純物濃度分布とし、上記距離dを10μmとする。また、そして、電子線照射を40KGry、5.4MeVで行い、水素雰囲気において330°C~350°Cの温度で40分~80分のアニール処理を行う。この場合の、実施の形態3にかかる半導体装置の順方向耐圧BVCESとnドリフト領域2の抵抗率との関係を図32に示す。また、実施の形態3にかかる半導体装置の逆方向耐圧BVCESとnドリフト領域2の抵抗率との関係を図33に示す。nドリフト領域2の抵抗率のばらつきを-8~8の範囲で、nドリフト領域2の厚さのばらつきを-3~3の範囲で、素子耐圧を-40°C~150°Cの温度範囲で保証する場合、nドリフト領域2となるn型半導体基板の平均抵抗率を17Ωcm、nドリフト領域2となるn型半導体基板の平均厚さを68μmとすることで、所望の耐圧クラス、例えば耐圧クラス400VのRB-IGBTにおいて高耐圧を実現することができる。素子耐圧を保証する-40°C~150°Cの温度範囲は、例えば、電気自動車に用いる場合に実施の形態3にかかる半導体装置の電気特性を保証すべき温度範囲である。以上、説明したように、実施の形態3にかかる半導体装置によれば、逆耐圧を保持する構成を備えるRB-IGBTにおいて、実施の形態1にかかる半導体装置と同様の効果を得ることができる。また、実施の形態3にかかる半導体装置によれば、素子のおもて面素子構造20などを形成するよりも前にp第1拡散分離層24Aを形成することにより、逆耐圧を保持する構造を構成するnドリフト領域2を貫通するp型分離領域を形成するための熱拡散時間を短縮することができる。これにより、長時間で高温の熱拡散によって生じていた結晶欠陥を低減することができる。実施の形態4実施の形態4にかかる半導体装置について説明する。実施の形態4にかかる半導体装置が実施の形態3と異なるのは、トレンチ構造のおもて面素子構造を備えるIGBTを構成する点である。実施の形態4にかかる半導体装置の、活性領域におけるおもて面素子構造は、実施の形態2にかかる半導体装置の、活性領域におけるおもて面素子構造と同様である。実施の形態4にかかる半導体装置の、おもて面素子構造以外の構成は、実施の形態3にかかる半導体装置と同様である。実施の形態4にかかる半導体装置の、活性領域におけるおもて面素子構造を形成する工程は、実施の形態2にかかる半導体装置の、活性領域におけるおもて面素子構造を形成する工程と同様である。実施の形態4にかかる半導体装置の、活性領域におけるおもて面素子構造を形成する工程以外の工程は、実施の形態3にかかる半導体装置の製造方法と同様である。以上、説明したように、実施の形態4にかかる半導体装置によれば、実施の形態1~3にかかる半導体装置と同様の効果を得ることができる。以上において本発明では、上述した実施の形態に限らず、nドリフト領域となる薄いウエハを用いて素子構造を形成する半導体装置に適用することが可能である。また、各実施の形態では第1導電型をp型とし、第2導電型をn型としたが、本発明は第1導電型をn型とし、第2導電型をp型としても同様に成り立つ。"