"電源と、前記電源に接続されたMOSトランジスタと、前記MOSトランジスタのゲートドレイン間に接続された補償容量と、を備え、前記補償容量は、前記電源の電圧変化に応じて変化する前記MOSトランジスタのゲートドレイン間容量の変化を相殺するように、前記電源の電圧変化に応じて容量値が変化する特性を有することを特徴とするパワーアンプ回路。前記補償容量は、バラクタである請求項1記載のパワーアンプ回路。電源と、前記電源に接続されたMOSトランジスタと、前記MOSトランジスタのゲートドレイン間に接続された可変容量と、を備え、前記電源の電圧変化に応じて、変化する前記MOSトランジスタのゲートドレイン間容量の変化を相殺するように、前記可変容量の容量値が変化されることを特徴とするパワーアンプ回路。前記電源の電圧値を検出し、検出した電圧値に応じて、前記可変容量の容量値を設定するフィードバック回路を備える請求項3記載のパワーアンプ回路。請求項3記載のパワーアンプ回路を備える回路装置であって、校正専用電源と、試験用発振器と、前記試験用発振器の出力する発振信号を前記パワーアンプ回路に入力した時の位相差を検出する位相差デジタル変換部と、校正時に、前記電源として前記校正専用電源を動作させて電圧値を変化させるように制御し、各電圧値において、前記可変容量の容量値を変化させて前記位相差デジタル変換部が検出した位相差が所定値になる前記可変容量の容量値を検出して、前記可変容量の容量値を前記電圧値と対応付けて記憶したルックアップテーブルを作成する制御部と、前記電源の電圧値をデジタルデータとして検出するAD変換器と、を備え、回路動作時には、前記制御部は、前記ルックアップテーブルから前記AD変換器の検出した電圧値に対応する容量値を読み出して、前記可変容量を前記読み出した容量値に設定する回路装置。実施形態によれば、電源電圧が低下した場合も、出力信号の位相が変化しないパワーアンプ回路が実現される。実施形態によれば、素子の製造バラツキや経年変化のために素子特性が一定でない場合でも、出力信号の位相が一定のパワーアンプ回路が実現される。本発明の第1の観点によれば、電源と、電源に接続されたMOSトランジスタと、MOSトランジスタのゲートドレイン間に接続された補償容量と、を有し、補償容量は、電源の電圧変化に応じて変化するMOSトランジスタのゲートドレイン間容量の変化を相殺するように、電源の電圧変化に応じて容量値が変化する特性を有するパワーアンプ回路が提供される。また、本発明の第2の観点によれば、電源と、電源に接続されたMOSトランジスタと、MOSトランジスタのゲートドレイン間に接続された可変容量と、を有し、電源の電圧変化に応じて、変化するMOSトランジスタのゲートドレイン間容量の変化を相殺するように、可変容量の容量値が変化されるパワーアンプ回路が提供される。実施形態によれば、電源電圧の変化にかかわらず、出力信号の位相が変化しないパワーアンプ回路が実現される。また、実施形態によれば、出力信号の位相が、使用する素子によらず長期間一定であるパワーアンプ回路が実現される。図1は、パワーアンプ回路を使用した送信回路の概略構成を示す図である。実施形態を説明する前に、パワーアンプ回路について説明する。図1に示した送信回路10は、可変減衰回路10と、パワーアンプ回路12と、減衰量制御回路13と、バイアス制御回路14と、を有する。可変減衰回路10は、送信信号を減衰してパワーアンプ回路12に出力する。可変減衰回路10は、減衰量制御回路13からの制御信号に応じて、減衰量が可変である。パワーアンプ回路12は、可変減衰回路10から出力された送信信号を増幅して出力する。パワーアンプ回路12は、バイアス制御回路14からのバイアス制御信号によりバイアスが制御され、それにより増幅率が変化する。減衰量制御回路13は、送信先基地局からの受信信号の受信レベルと送信電力制御情報とに基づいて、送信信号の出力レベルを制御する制御信号を生成して出力する。バイアス制御回路14は、減衰量制御回路13からの制御信号に応じてバイアス制御信号を生成し、パワーアンプ回路12に出力する。図1に示すような送信回路を使用することにより、例えば、送信回路が設けられた携帯端末と基地局との距離に応じて、出力信号の電力を調整することが可能である。一方、MOSトランジスタ使用したパワーアンプ回路が実用化されようとしている。MOSトランジスタ使用したパワーアンプ回路では、図1のようにバイアスを調整するだけでは、パワーアンプ回路12の電源電圧は常に高いため、消費電力をあまり低下させることはできない。そこで、パワーアンプ回路12の電源電圧を下げて消費電力を下げようとする試みが行なわれている。例えば、MOSトランジスタを使用したパワーアンプ回路で、大出力時には電源電圧VDDを3.3Vに、小中出力時には出力電力に応じて電源電圧VDDを0.4Vまで段階的に下げることにより、消費電力を削減する。しかし、電源電圧VDDを3.3Vから0.4Vまで下げていくと、出力信号の利得と位相が大きく変化してしまう。図2は、MOSトランジスタ使用したパワーアンプ回路で、電源電圧VDDを変化させた時の出力信号の利得と位相の変化例を示す図である。図2において、AはVDD=3.3Vの時の周波数と利得の関係を、BはVDDを3.3Vから0.4Vまでに段階的に変化させた時の周波数と利得の関係の変化を示す。さらに、図2において、CはVDD=3.3Vの時の周波数と位相の関係を、DはVDDを3.3Vから0.4Vまでに段階的に変化させた時の周波数と位相の関係の変化を示す。送信信号は振幅位相変調信号であるため、送信信号の利得および位相が変化すると、受信側基地局での受信に障害が発生する。そこで、送信回路において、パワーアンプ回路の電源電圧VDDを変化させても、送信信号において利得と位相が変化しないような方策が必要となる。実際には、受信側で受信信号を増幅するため、利得の変化は問題にならない。また、位相遅れも一定であれば問題にならないが、位相が変化すると問題を生じる。図3は、パワーアンプ回路の構成を示す図である。パワーアンプ回路は、図3に示すように、RLC共振負荷アンプA1およびA2と、入出力マッチング回路M1およびM2と、を有する。通常、RLC共振負荷アンプA1およびA2は、差動型であり、差動対をなす同一の特性の2個のMOSトランジスタを有し、2個のMOSトランジスタのドレインと電源端子の間にそれぞれ同一の負荷を接続し、ソースを接地電位に接続する。これにより、対称性を有する差動対が形成される。差動信号を2個のMOSトランジスタのゲートに印加し、2個のMOSトランジスタのドレインから差動出力が得られる。図4は、差動対をなすRLC共振負荷パワーアンプ回路の構成例および特性例を示す図であり、図4のAは回路構成図であり、Bは周波数に対する利得のボード線図であり、Cは周波数に対する位相のボード線図である。図4では、図示を簡単にするため、単相のRLC共振負荷パワーアンプ回路を示している。図4のAに示すように、RLC共振負荷パワーアンプ回路は、MOSトランジスタTrを有し、MOSトランジスタTrのソースは接地され、MOSトランジスタTrのドレインはRLC共振負荷を介して電源VDDに接続される。MOSトランジスタTrのゲートに入力信号inが入力され、ドレインから出力outが出力される。RLC共振負荷は、抵抗負荷Rd、インダクタンス負荷Ld、容量負荷CdおよびMOSトランジスタTrのゲートドレイン間寄生容量Cgdを含む。図4のBおよびCに示すように、RLC共振負荷パワーアンプ回路は、共振周波数f0=1/2πLdCd12に利得ピークと位相遅れ変曲点があり、回路は通常共振周波数f0かその付近で動作する。ここでは、1.8GHzを動作周波数としている。図5は、電源VDDの電圧を変化させた時のCgdおよび特性の変化を示す図である。図5のAは、VDDの電圧を変化させた時のCgdの変化を示す。図5のBおよびCは、VDDの電圧を変化させた時の周波数に対する利得および位相のボード線図である。なお、以下の説明では、電源VDDの電圧をVDDで表す場合がある。図5のAに示すように、電源電圧VDDが下がると、Cgdが大きく増加し、RLC共振負荷アンプの容量Cが増える。よって、図5のBに示すように、利得ピークも低周波側にシフトし、図5のCに示すように、位相遅れが大きく変化する変曲点も低周波側にシフトする。このため、回路動作周波数1.8GHzでの位相遅れ量が大きく変化することになる。一般に、受信側では、位相遅れ自体は問題ではなく、位相遅れ量が変化することが問題である。一般に、パワーアンプ回路を使用する側は、パワーアンプ回路に対して出力電力が変わった場合でも位相がある一定範囲内に収まるよう要求するが、利得に関しては特に要求しないのが現状である。そのため、VDDが変化した場合の利得の変化については特に考慮せず、位相の変化を所定範囲内に抑制する必要がある。そこで、実施形態は、電源電圧VDDが変化した場合でも、位相変化が小さいパワーアンプ回路を提供する。また、実際にパワーアンプ素子を製造する場合、素子の製造バラツキや経年変化のために素子特性が異なり、パワーアンプ回路における出力信号の位相のバラツクが避けられない。実施形態は、このような場合でも、位相の変化が所定範囲内であるパワーアンプ回路を提供する。図6は、第1実施形態の差動型パワーアンプ回路の構成を示す図である。第1実施形態の差動型パワーアンプ回路は、正相入力信号inを増幅する第1の系と、逆相入力信号inxを増幅する第2の系と、を有し、第1および第2の系は、図4のAに類似した構成を有する。第1の系は、MOSトランジスタTrを有し、MOSトランジスタTrのソースは接地され、MOSトランジスタTrのドレインはインダクタンスLdを介して電源VDDに接続される。図4で説明したように、RLC共振負荷を形成する抵抗Rdおよび容量Cdが存在するが、発明には直接関係しないので、以後図示は省略する。MOSトランジスタTrのゲートに正相入力信号inが入力され、ドレインから正相出力outが出力される。同様に、第2の系は、MOSトランジスタTrxを有し、MOSトランジスタTrxのソースは接地され、MOSトランジスタTrxのドレインはインダクタンスLdxを介して電源VDDに接続される。MOSトランジスタTrxのゲートに逆相入力信号inxが入力され、ドレインから逆相出力outxが出力される。さらに、第1の系のMOSトランジスタTrのドレインと、第2の系のMOSトランジスタTrxのゲートとの間にクロスカップル容量Cxcが設けられる。さらに、第1の系のMOSトランジスタTrのゲートと、第2の系のMOSトランジスタTrxのゲートとの間にクロスカップル容量Cxcxが設けられる。前述のように、MOSトランジスタTrのゲートドレインすなわち、入力信号端子と出力信号端子間には、寄生容量Cgdが存在し、MOSトランジスタTrxのゲートドレイン間には、寄生容量Cgdxが存在する。第1実施形態の差動型パワーアンプ回路では、MOSトランジスタTrのゲートドレイン間に補償容量Cxgdを設け、MOSトランジスタTrxのゲートドレイン間に補償容量Cxgdxを設ける。補償容量Cxgdは、電源電圧VDDが変化した場合に、寄生容量Cgdの変化を相殺するように変化する特性を有する。同様に、補償容量Cxgdxは、電源電圧VDDが変化した場合に、寄生容量Cgdxの変化を相殺するように変化する特性を有する。補償容量CxgdおよびCxgdxは、上記の特性を有するものであればどのようなものでも良いが、例えば、広く知られているバラクタ可変容量ダイオードで実現される。図7は、バラクタの素子構造および印加電圧に対する容量変化特性を示す図である。図7のAに示すように、バラクタは、MOSトランジスタのソース/ドレインS/Dに同一の電圧VS/Dを印加し、ゲートGに電圧VGを印加する。これにより、ゲートGとソース/ドレインS/D間には、電圧V=VG-VS/Dが印加される。図7のBに示すように、バラクタの容量値Cは、電圧Vに応じて変化する。図6に示すように、バラクタCxgdおよびCxgdxのゲートGはLdおよびLdxを介して電源VDDに接続される。バラクタのソース/ドレインS/Dにバイアス電圧Vbiasを印加すると、電圧VDD-Vbiasが印加される。電源電圧VDDが、最大値と最小値の間で変化した時に、VDD-Vbiasが図7のBに示すよう範囲になるようにVbiasを設定すれば、バラクタの容量値Cは、VDDが高い時には容量値Cが大きく、VDDが低い時には容量値Cが小さくなる。言い換えれば、バラクタの容量値Cは、VDDの変化に対して、寄生容量Cgdおよび寄生容量Cgdxの変化と逆に変化する。図6に示すように、寄生容量Cgdと補償容量バラクタCxgdは、MOSトランジスタTrのゲートドレイン間に接続されている。そのため、MOSトランジスタTrのゲートドレイン間の容量は、CgdとCxgdの和である。同様に、MOSトランジスタTrxのゲートドレイン間の容量は、CgdxとCxgdxの和である。図6の回路構成では、バラクタのソース/ドレインS/Dは、入力信号端子に接続され、入力信号のバイアスレベルがバラクタのVbiasとして入力される。バラクタの特性を適宜選択することにより、バラクタを直接入力信号端子に接続することも可能であるが、バイアス電圧を設定して接続するには、遮断用容量を介して入力信号端子に接続する。図8は、補償容量としてバラクタを接続する具体的な回路構成を示す図である。第1の系では、MOSトランジスタTrのゲートとドレイン間に、遮断用容量Ccutと補償容量Cxgdを直列に接続し、CcutとCxgdの接続ノードに給電抵抗Rbiasを介してバイアス電圧Vbiasを印加する。同様に、第2の系では、MOSトランジスタTrxのゲートとドレイン間に、遮断用容量Ccutxと補償容量Cxgdxを直列に接続し、CcutxとCxgdxの接続ノードに給電抵抗Rbiasxを介してバイアス電圧Vbiasを印加する。CcutおよびCcutxの容量値は、バラクタの容量値に対して十分に大きくし、例えば、20pFである。RbiasおよびRbiasxの抵抗値は、例えば、10kΩである。バイアス電圧Vbiasは、バラクタの電圧依存性が寄生容量の電圧依存性と逆になるように設定する。なお、直列に接続したCcutおよびCcutxが、寄生容量Cgdと並列に接続されるので、直列に接続したCcutおよびCcutxのVDDの変化に対する特性が、Cgdと逆特性になるように設定することが望ましい。しかし、上記のように補償容量および遮断用容量を接続した場合、MOSトランジスタTrのゲートとドレイン入力信号端子と出力信号端子間の総容量が増え、回路特性が劣化する。そこで、図6および図8に示すように、クロスカップル容量CxcおよびCxcxを接続する。Cxcの容量値は、Cxc=CgdCxgdとし、Cxcxについても同様である。図9は、VDDの変化に対する、寄生容量CgdおよびCgdx、補償容量バラクタCxgdおよびCxgdx、およびクロスカップリング容量CxcおよびCxcxの容量値の変化を示す図である。図9で、Pが寄生容量CgdおよびCgdxの変化を、QがバラクタCxgdおよびCxgdxの容量値の変化を、Rがクロスカップリング容量CxcおよびCxcxの変化を、それぞれ示す。PとQは、VDDの変化に対して逆に変化しており、それらの和はほぼ一定である。これにより、VDDを変化させても、出力信号において位相は変化しない。図10は、第1実施形態の差動型パワーアンプ回路において、VDDを変化させた時の周波数に対する利得および位相のボード線図である。参考に、図5のBおよびCの変化を破線で示す。図10のAにおいて、電源電圧VDDを変化させた時にも、利得がピークとなる周波数位置の変化が小さいことが分かる。図10のBにおいて、電源電圧VDDを変化させた時にも、位相が急激に変化する周波数位置の変化が小さいことが分かる。図11は、第2実施形態の差動型パワーアンプ回路の構成を示す図である。第2実施形態の差動型パワーアンプ回路は、図6に示した第1実施形態の差動型パワーアンプ回路において、補償容量CxgdおよびCxgdxの代わりに、可変容量21および21xを設けたことが異なり、他の部分は同じである。図11において、インダクタンス負荷LdおよびLdxは、図示を省略している。可変容量21は、並列に接続した4ユニットを有し、各ユニットは、直列に接続した固定容量とスイッチを有する。具体的には、可変容量21は、固定容量Cxgd0~Cxgd3とスイッチSW0~SW3をそれぞれ直列に接続した4つのユニットを有する。可変容量21xについても同様であり、固定容量Cxgdx0~Cxgdx3とスイッチSWx0~SWx3をそれぞれ直列に接続した4つのユニットがある。スイッチSW0~SW3およびSWx0~SWx3は、容量コード信号により、オンオフが制御される。固定容量は、容量値の比が、Cxgd0:Cxgd1:Cxgd2:Cxgd3=1:2:4:8およびCxgdx0:Cxgdx1:Cxgdx2:Cxgdx3=1:2:4:8になるように設定されている。したがって、4ビットの容量コード信号によりスイッチSW0~SW3およびSWx0~SWx3のオンオフを制御することにより、可変容量21および21xの容量値を、0から15レベルまでの16段階に亘り段階的に変化させることが可能である。したがって、容量コードを変化させて、可変容量21および21xの容量値を、寄生容量CgdおよびCgdxの電圧依存性と逆特性になるように変化させれば、出力信号において位相が変化しない。図12は、第2実施形態の差動型パワーアンプ回路のスイッチSW0~SW3およびSWx0~SWx3を、MOSトランジスタと給電抵抗の組で実現した例を示す。MOSトランジスタM0~M3と固定容量Cxgd0~Cxgd3の対応する組を、MOSトランジスタTrのゲートとドレイン入力端子と出力端子間に直列に接続する。MOSトランジスタM0~M3と固定容量Cxgd0~Cxgd3の接続ノードに、給電抵抗Rbias0~Rbias3を介してバイアス電圧Vbiasを印加する。図12において、第2の系側の可変容量21xにおける参照符号は、図示を省略している。上記のように、固定容量の容量値は、Cxgd0:Cxgd1:Cxgd2:Cxgd3=1:2:4:8になるように設定されており、MOSトランジスタM0~M3のゲート幅も、M0:M1:M2:M3=1:2:4:8になるように設定されている。バイアス電圧Vbiasは、アンプ用トランジスタTrおよびTrxのゲートバイアス電圧と同じ電圧である。容量コードは、外部で電源電圧VDDを検出して、それに応じて出力信号における位相が変化しないように、外部から設定してもよいが、内部で電源電圧VDDを検出して容量コードを決定することも可能である。また、第2実施形態の差動型パワーアンプ回路は、製造バラツキ等によりMOSトランジスタのゲートドレイン間の寄生容量にバラツキがある場合でも、可変容量21および21xの容量を調整して所定範囲にすることが可能である。これにより、製造バラツキがある場合でも、出力信号における位相が所定範囲内にある差動型パワーアンプ回路が実現できる。図13は、第3実施形態の差動型パワーアンプ回路の構成を示す図である。第3実施形態の差動型パワーアンプ回路は、第2実施形態の差動型パワーアンプ回路において、電源電圧VDDを検出して容量コードを決定し、可変容量21および21xの容量を設定するフィードバック部30を設けたことが異なり、他の部分は同じである。なお、図示を簡単にするため、図13では、負荷インダクタンスLdは片側のみ表示している。図14は、第3実施形態の差動型パワーアンプ回路において、フィードバック部30を、フラッシュAD変換器と温度計コード容量コード変換回路31で形成した回路例を示す図である。図14において、基準電圧VDDREFと、抵抗列R0~R15と、比較器C0~C14は、フラッシュAD変換器を形成する。フラッシュAD変換器は、VDDの電圧値に応じて、0から1に変化する位置が変化する温度計コードを出力する。温度計コード容量コード変換回路31は、温度計コードを容量コードに変換する。温度計コード容量コード変換回路31は、組合せ回路で実現され、電源電圧VDDが低下して温度計コードが下がると、値が定価する容量コードを出力する。言い換えれば、温度計コード容量コード変換回路31は、電源電圧VDDの変化に応じた寄生容量の変化を相殺する容量コードが発生するための変換データを記憶している。これにより電源電圧VDDが低下しても、MOSトランジスタTrおよびTrxのゲートドレイン間容量、すなわち入力信号端子と出力信号端子間の容量は変化せず、出力信号における位相は変化しない。以上説明したように、第3実施形態の差動型パワーアンプ回路においては、フィードバック回路30により、電源電圧VDDに応じて容量コードが自動的に設定される。これにより、電源電圧VDDが変化しても、自動的に容量補償され位相変化が抑圧される。図15は、第4実施形態の回路装置の構成を示す図である。第4実施形態の回路装置は、第2実施形態の差動型パワーアンプPA回路40を内蔵し、チップの形で実現される。第4実施形態の回路装置は、さらに、DC/DCコンバータ43と、試験用発振器46と、発振信号用バッファ47と、発振信号供給用容量48と、位相差デジタル変換部50と、制御部51と、AD変換器52と、を有する。素子バラツキや経年変化が大きい場合、第3実施形態の差動型パワーアンプ回路では、寄生容量CgdおよびCgdxの電圧依存性を十分に補償できない。そこで、第4実施形態の回路装置では、PA40を使用する回路装置に自動校正機能を持たせて、電源電圧VDDごとに、寄生容量の変化を相殺する容量コードが発生するための変換データを生成して記憶する。以下、自動校正動作時の動作を説明する。校正時には、PA40、DC/DCコンバータ43、試験用発振器46、位相差デジタル変換部50および制御部51を動作状態にする。DC/DCコンバータ43には、外部からバッテリィ41により電力が供給される。制御部51は、DC/DCコンバータ43の出力する電源電圧VDDを8段階で変化させる電源制御コード3ビットを出力する。制御部51は、最小電源電圧に対応する電源制御コードおよび最小の可変容量に対応する容量コード4ビットを出力する。この状態で、試験用発振器46からは発振信号が出力され、発振信号用バッファ47および発振信号供給用容量48バッファを介して、パワーアンプ回路PA40に入力する。PA40は、入力された発振信号を増幅して出力する。位相差デジタル変換部50は、PA40の入力信号と出力信号の位相差を検出して、位相差をデジタル信号に変換して、制御部51に出力する。制御部51は、この状態の位相差を基準値として記憶する。次に、制御部51は、電源制御コードを段階的に増加させて電源電圧VDDを変化させ、各電源電圧で、位相差デジタル変換部50の出力する位相差が基準値になるまで、容量コードを変化させ、その時の電源制御コードと容量コードを対応して記憶する。なお、AD変換器52を動作させて、AD変換器52が検出したその時の電源電圧VDDの値と容量コードを対応して記憶するようにしてもよい。この処理を、すべての電源制御コードの値について行なう。これにより、各電源電圧VDDの時に、位相が同一の値になる容量コードのテーブルが形成される。以上で校正処理が終了する。通常動作時には、DC/DCコンバータ43、試験用発振器46および位相差デジタル変換部50を停止状態にし、PA40、制御部51およびAD変換器52を動作状態にする。また、DC/DCコンバータ44は、デジタル制御データにより電圧値が段階的に変化するデジタル制御型で、チップの内部に設けても外部に設けてもよい。外部に設けたバッテリィ41によりDC/DCコンバータ44に電力が供給され、DC/DCコンバータ44は、デジタル制御データにより指示された電圧の電源を出力する。AD変換器52は、DC/DCコンバータ44の出力する電圧を検出して制御部51に送る。制御部51は、記憶したテーブルから検出した電圧に対応する容量コードを決定して、PA40に出力する。この状態で、入力信号端子INから入力信号を入力すると、PA40は、入力信号を増幅して、所定の位相で出力信号を、出力信号端子OUTから出力する。参照番号45および49は、チップ外に設けた終端抵抗を示す。図16は、位相差デジタル変換回路の回路構成を示す図である。パワーアンプ回路PA40からの信号は正弦波なので、クリッピングバッファ61および62で矩形波に整形する。XOR63がパルス列を出力するが、位相差が±180度ならパルス幅が極大になり、位相差がゼロならパルス幅が極小となる。パルス列のDC電圧成分は、位相差が±180度なら1、すなわち電圧VDDREF電圧に、位相差がゼロならゼロ、すなわちGND電圧となる。LPF65は、パルス列におけるパルス幅のDC電圧成分を抽出する。AD変換器66は、DC電圧成分をデジタル変換するここでは4ビットデータ。上記処理では、位相が遅れているのか進んでいるのかは判らないので、上記処理と並列に、クリッピングバッファ61および62の出力をDEF64に入力する。DEF64では、パワーアンプPA40への入力信号の立ち上がり時に、PA40からの出力信号が、DEF64の出力となるので、PA40の出力信号がゼロ、すなわち位相遅れているか、PA40の出力信号が1、すなわち位相進んでいるか、が判定できる。しかし、位相差がちょうど0度か±180度の時にはDEF64の出力は不定となってしまう。ただ、位相差がちょうど0度の場合、AD変換器66の出力は必ず0000となり、位相差がちょうど±180度の場合、AD変換器66の出力は必ず1111となる。そこで、AD変換器66の出力とDEF64の出力を補完回路AUX67に入力し、位相差がちょうど0度の場合は補完回路出力をゼロ、位相差がちょうど±180度の場合は補完回路出力を1とし、それ以外の場合はDEF64の出力をそのままAUX67の出力とする。AD変換器66の出力4ビットと補完回路AUX67の出力1ビットを合わせた5ビットが位相差デジタル変換部50の出力である。図17は、補完回路AUX67の回路図を示す。図示のように、単純な組合せ回路であり、説明は省略する。図18は、制御部51の回路構成を示す図である。制御部51は、コア制御部81と、位相差記憶メモリ82と、一致検出器83と、エンコーダ84と、アドレスセレクタ85と、容量コードメモリ86と、容量コードセレクタ87と、デコーダ88と、を有する。図19は、制御部51の動作を示すフローチャートである。制御部51の構成および動作を、図18および図19を参照して説明する。校正処理を開始すると、ステップS11で、図18の全回路を動作状態にしてリセットする。ステップS12では、容量コード記憶メモリ86を書き込みを行う状態に設定し、アドレスADDR=0を示すアドレスデータを出力し、アドレスセレクタ85および容量コードセレクタ87への信号SEL=0に設定する。これにより、アドレスセレクタ85および容量コードセレクタ87は、コア制御部81からのアドレスデータおよび容量コードを選択する状態になる。また、容量コード記憶メモリ86は、最小のVDDの容量コードを記憶するアドレスにアクセスする状態になり、デコーダ88は、最小のVDDを指示するデジタル信号を出力する。ステップ13では、4ビットの容量コード=0000を出力する。この状態で、DC/DCコンバータ43は最小のVDDを出力し、PA40の可変容量は最小の容量値である状態になり、位相差デジタル変換部50は、この状態の位相差を検出する。ステップS14では、位相差記憶メモリ82に、位相差デジタル変換部50の検出した位相差を書き込む。この位相差が基準位相差になる。ステップS15では、位相差記憶メモリ82からの読み出しを行なう。これにより、位相差記憶メモリ82は、基準位相差を出力する状態になる。ステップS16では、容量コード記憶メモリ86のアドレスADDRを1増加させたアドレスデータを出力する。これにより、容量コードメモリ86は、前の段階より1段階増加させたVDDの場合の容量コードを記憶するアドレスにアクセスする状態になり、デコーダ88は、前の段階より1段階増加させたVDDを指示するデジタル信号を出力する。この状態で、DC/DCコンバータ43は前の段階より1段階増加させたVDDを出力する。ステップS17では、4ビットの容量コード=0000を出力する。この状態で、PA40の可変容量は最小の容量値である状態になり、位相差デジタル変換部50は、この状態の位相差を検出する。ステップS18では、一致検出器83が、位相差記憶メモリ82が出力する基準位相差と、位相差デジタル変換部50の検出した位相差が一致するかを判定し、一致していればステップS21に進み、一致していなければステップS19に進む。ステップS19では、容量コードを1増加する。これにより、PA40の可変容量は、前の状態から1段階増加した状態になる。ステップS20では、容量コードが最大値に達したかを判定し、達していなければステップS18に戻り、達していればステップS21に進む。ステップS18からS20を繰り返すことにより、基準位相差に一致するまで容量コードが増加される。ステップS21では、その状態の容量コード記憶メモリ86のアドレスに、容量コードを記憶し、アドレスデータが最大値に達したかを判定し、達していなければステップS16に戻り、達していればステップS22に進む。ステップS16からS21を繰り返すことにより、容量コード記憶メモリ86において、各段階のVDDを示すアドレスに基準位相差に一致する容量コードが記憶される。ステップS2では、容量コード記憶メモリ86を、読み出しを行う状態に設定し、SEL=0に設定する。これにより、アドレスセレクタ85は、エンコーダ84からのデータを選択し、容量コードセレクタ87は、容量コード記憶メモリ86からの出力データを選択する状態になる。ステップS23では、コア制御部81、位相差記憶メモリ82、一致検出器83およびデコーダ88を停止状態にする。通常動作状態では、アドレスセレクタ85が、エンコーダ84からの電源電圧VDDの段階を指示するデータを選択する。アドレスセレクタ85で選択された電源電圧VDDの段階を指示するデータは、容量コード記憶メモリ86のアドレスに入力する。容量コード記憶メモリ86は、電源電圧VDDの段階に対応する容量コードを読み出し、容量コードセレクタ87に出力する。容量コードセレクタ87は、この容量コードをPA40に出力し、PA40は可変容量を容量コードで指示された値に設定する。これにより、VDDが変化しても出力信号における位相変化の小さい状態になる。図20は、第4実施形態の回路装置で、デジタル制御型のDC/DCコンバータ44の代わりに、アナログ制御型のDC/DCコンバータ44’を使用した回路装置の変形例の構成を示す。DC/DCコンバータ44’の出力する電源電圧VDDを制御するアナログ制御電圧は、入力端子54から入力される。他の部分は、第4実施形態の回路装置と同じである。図21は、第2から第4実施形態の差動型パワーアンプ回路および回路装置において、VDDを変化させた時の周波数に対する利得および位相のボード線図であり、第2から第4実施形態での特性は同じである。参考に、図5のBおよびCの変化を破線で示す。図21のAにおいて、電源電圧VDDを変化させた時にも、利得がピークとなる周波数位置の変化が小さいことが分かる。図21のBにおいて、電源電圧VDDを変化させた時にも、位相が急激に変化する周波数位置の変化が小さいことが分かる。第4実施形態の回路装置は、製造バラツキ等によりMOSトランジスタのゲートドレイン間の寄生容量にバラツキがある場合でも、パワーアンプ回路において、可変容量21および21xの容量を調整して所定範囲にすることが可能である。これにより、製造バラツキがある場合でも、出力信号における位相が所定範囲内にある差動型パワーアンプ回路が実現できる。以上第1から第4実施形態の差動型パワーアンプ回路および回路装置について説明したが、実施形態の差動型パワーアンプ回路および回路装置は、例えば、携帯端末の送信回路の最後段の高周波アンプとして使用できる。図22は、一般的な携帯端末の送受信回路の構成を示す図である。一般的な携帯端末の送受信回路は、アンテナ101と、アンテナスイッチ102と、リニアアンプ103と、受信周波数バンドパスフィルタ104と、ダウンミキサ105と、中間周波数バンドパスフィルタ106と、復調回路107と、ベースバンド回路108と、変調回路109と、アップミキサ110と、送信周波数バンドパスフィルタ111と、パワーアンプ112と、を有する。このような送受信回路の構成は広く知られているので説明は省略するが、第1から第4実施形態の差動型パワーアンプ回路および回路装置は、パワーアンプ112として使用に適している。パワーアンプ112は、アンテナ101に信号を送る高周波アンプゆえ、基本的には大出力で消費電力も非常に大きいため、これまでGaAs等の化合物半導体トランジスタが用いられていた。第1から第4実施形態の差動型パワーアンプ回路および回路装置をパワーアンプ112として使用すれば、消費電力を大幅に低減することが可能である。以上実施形態を説明したが、各種の変形例が可能であるのはいうまでもない。例えば、差動型パワーアンプ回路を例として説明したが、実施形態で説明した構成は、単相型のパワーアンプ回路にも適用可能である。また、第1実施形態では、バラクタを使用する例を説明したが、同様の特性を実現できる素子であれば、どのようなものを使用してもよい。さらに、第4実施形態では、最小VDDで最小容量コードの場合に検出される位相を基準位相としたが、どのような条件の位相を基準位相とするかは任意であり、VDDの変化に応じた容量コードの決定方法も各種の変形例があり得る。以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。以下、実施形態に関し、更に以下の付記を開示する。付記1電源と、前記電源に接続されたMOSトランジスタと、前記MOSトランジスタのゲートドレイン間に接続された補償容量と、を備え、前記補償容量は、前記電源の電圧変化に応じて変化する前記MOSトランジスタのゲートドレイン間容量の変化を相殺するように、前記電源の電圧変化に応じて容量値が変化する特性を有することを特徴とするパワーアンプ回路。付記2前記補償容量は、バラクタである付記1記載のパワーアンプ回路。付記3前記補償容量の前記MOSトランジスタのゲート側の端子と、前記MOSトランジスタのゲートの間に接続されたバイアス調整容量を備え、前記補償容量と前記バイアス調整容量の接続ノードに、バイアス電圧が印加される付記1または2記載のパワーアンプ回路。付記4前記MOSトランジスタと前記補償容量の組をさらに備え、前記2個のMOSトランジスタのゲートには差動信号が入力され、前記2個のMOSトランジスタのドレインから差動信号が出力される付記1から3のいずれか記載のパワーアンプ回路。付記5前記2個のMOSトランジスタの一方のゲートと前記2個のMOSトランジスタの他方のドレインとの間、および前記2個のMOSトランジスタの一方のドレインと前記2個のMOSトランジスタの他方のゲートとの間にそれぞれ接続された2個のクロスカップリング容量Cxc,Cxcxを備える付記4記載のパワーアンプ回路。付記6電源と、前記電源に接続されたMOSトランジスタと、前記MOSトランジスタのゲートドレイン間に接続された可変容量と、を備え、前記電源の電圧変化に応じて、変化する前記MOSトランジスタのゲートドレイン間容量の変化を相殺するように、前記可変容量の容量値が変化されることを特徴とするパワーアンプ回路。付記7前記可変容量は、並列に接続した複数の容量ユニットを有し、各容量ユニットは、直列に接続した固定容量とスイッチを有し、前記スイッチのオンオフを切り替えて、並列に接続される前記容量ユニットの個数を制御して前記可変容量の容量値を変化させる付記6記載のパワーアンプ回路。付記8前記可変容量の容量値は、前記電源の電圧変化に応じて、外部から設定される付記6または7記載のパワーアンプ回路。付記9前記電源の電圧値を検出し、検出した電圧値に応じて、前記可変容量の容量値を設定するフィードバック回路30を備える付記6または7記載のパワーアンプ回路。付記10前記フィードバック回路は、前記電源の電圧値に対応する前記可変容量の容量値を記憶したテーブルを有し、前記テーブルから検出した電圧値に対応する前記可変容量の容量値を読み出して設定する付記9記載のパワーアンプ回路。付記11前記MOSトランジスタと前記可変容量の組をさらに備え、前記2個のMOSトランジスタのゲートには差動信号が入力され、前記2個のMOSトランジスタのドレインから差動信号が出力される付記6から10のいずれか記載のパワーアンプ回路。付記12前記2個のMOSトランジスタの一方のゲートと前記2個のMOSトランジスタの他方のドレインとの間、および前記2個のMOSトランジスタの一方のドレインと前記2個のMOSトランジスタの他方のゲートとの間にそれぞれ接続された2個のクロスカップリング容量を備える付記11記載のパワーアンプ回路。付記13付記6または7記載のパワーアンプ回路を備える回路装置であって、校正専用電源と、試験用発振器と、前記試験用発振器の出力する発振信号を前記パワーアンプ回路に入力した時の位相差を検出する位相差デジタル変換部と、校正時に、前記電源として前記校正専用電源を動作させて電圧値を変化させるように制御し、各電圧値において、前記可変容量の容量値を変化させて前記位相差デジタル変換部が検出した位相差が所定値になる前記可変容量の容量値を検出して、前記可変容量の容量値を前記電圧値と対応付けて記憶したテーブルを作成する制御部と、前記電源の電圧値をデジタルデータとして検出するAD変換器と、を備え、回路動作時には、前記制御部は、前記ルックアップテーブルから前記AD変換器の検出した電圧値に対応する容量値を読み出して、前記可変容量を前記読み出した容量値に設定する回路装置。"