IV族半導体からなり、主表面を{100}面から<011>方向へ傾斜させたIV族オフ基板と、前記IV族オフ基板上に形成されたIII-V族化合物半導体層であり、2種類のIII族元素の組成比が積層方向に沿って連続的に変化するバッファ層と、前記バッファ層上に形成されたIII-V族化合物半導体層とを備えていることを特徴とする半導体基板。前記バッファ層はGa1-xInxP0≦x≦0.5からなり、積層方向に沿って組成比xが連続的に増大することを特徴とする請求項1に記載の半導体基板。IV族半導体からなり、主表面を{100}面から<011>方向へ傾斜させたIV族オフ基板と、前記IV族オフ基板上に形成されたIII-V族化合物半導体層であり、2種類のV族元素の組成比が積層方向に沿って連続的に変化するバッファ層と、前記バッファ層上に形成されたIII-V族化合物半導体層とを備えていることを特徴とする半導体基板。前記バッファ層はGaAsyP1-y0≦y≦1からなり、積層方向に沿って組成比yが連続的に増大することを特徴とする請求項3に記載の半導体基板。主表面を{100}面から<011>方向へ傾斜させたIV族半導体からなるIV族オフ基板上に、2種類のIII族元素の組成比が積層方向に沿って連続的に変化するIII-V族化合物半導体層からなるバッファ層を形成するステップと、前記バッファ層上にIII-V族化合物半導体層を形成するステップとを含むことを特徴とする半導体基板の製造方法。前記バッファ層はGa1-xInxP0≦x≦0.5からなり、積層方向に沿って組成比xが連続的に増大することを特徴とする請求項5に記載の半導体基板の製造方法。主表面を{100}面から<011>方向へ傾斜させたIV族半導体からなるIV族オフ基板上に、2種類のV族元素の組成比が積層方向に沿って連続的に変化するIII-V族化合物半導体層からなるバッファ層を形成するステップと、前記バッファ層上にIII-V族化合物半導体層を形成するステップとを含むことを特徴とする半導体基板の製造方法。前記バッファ層はGaAsyP1-y0≦y≦1からなり、積層方向に沿って組成比yが連続的に増大することを特徴とする請求項7に記載の半導体基板の製造方法。しかしながら、上述した特許文献1に開示された制御手法を用いたとしてもSiオフ基板上のGaAs成長層の欠陥密度は106cm-2程度あり、デバイスとして利用するには未だに3桁程多いのが現状である。この原因は主にSiとGaAsの熱膨張係数の差に起因している。熱膨張係数の差によって冷却過程で応力が生じ、欠陥の発生が誘発されている。さらに、オフ基板では基板表面の原子ステップの存在によって局所的な応力が生じ、欠陥の発生を促進することも考えられる。このようにSiオフ基板上にGaAsをヘテロエピタキシャル成長させる場合には欠陥密度を低下させることが困難であるという問題があった。そこで、本発明は、上述した実情に鑑みて提案されたものであり、Siオフ基板上にGaAsを低欠陥密度でヘテロエピタキシャル成長させることのできる半導体基板及び半導体基板の製造方法を提供することを目的とする。上記した目的を達成するために、本発明に係る半導体基板は、IV族半導体からなり、主表面を{100}面から<011>方向へ傾斜させたIV族オフ基板と、前記IV族オフ基板上に形成されたIII-V族化合物半導体層であり、2種類のIII族元素の組成比が積層方向に沿って連続的に変化するバッファ層と、前記バッファ層上に形成されたIII-V族化合物半導体層とを備えていることを特徴とする。また、本発明に係る半導体基板のバッファ層は、Ga1-xInxP0≦x≦0.5からなり、積層方向に沿って組成比xが連続的に増大することを特徴とする。さらに、本発明に係る半導体基板は、IV族半導体からなり、主表面を{100}面から<011>方向へ傾斜させたIV族オフ基板と、前記IV族オフ基板上に形成されたIII-V族化合物半導体層であり、2種類のV族元素の組成比が積層方向に沿って連続的に変化するバッファ層と、前記バッファ層上に形成されたIII-V族化合物半導体層とを備えていることを特徴とする。また、本発明に係る半導体基板のバッファ層は、GaAsyP1-y0≦y≦1からなり、積層方向に沿って組成比yが連続的に増大することを特徴とする。さらに、本発明に係る半導体基板の製造方法は、主表面を{100}面から<011>方向へ傾斜させたIV族半導体からなるIV族オフ基板上に、2種類のIII族元素の組成比が積層方向に沿って連続的に変化するIII-V族化合物半導体層からなるバッファ層を形成するステップと、前記バッファ層上にIII-V族化合物半導体層を形成するステップとを含むことを特徴とする。また、本発明に係る半導体基板の製造方法におけるバッファ層は、Ga1-xInxP0≦x≦0.5からなり、積層方向に沿って組成比xが連続的に増大することを特徴とする。さらに、本発明に係る半導体基板の製造方法は、主表面を{100}面から<011>方向へ傾斜させたIV族半導体からなるIV族オフ基板上に、2種類のV族元素の組成比が積層方向に沿って連続的に変化するIII-V族化合物半導体層からなるバッファ層を形成するステップと、前記バッファ層上にIII-V族化合物半導体層を形成するステップとを含むことを特徴とする。また、本発明に係る半導体基板の製造方法におけるバッファ層は、GaAsyP1-y0≦y≦1からなり、積層方向に沿って組成比yが連続的に増大することを特徴とする。本発明に係る半導体基板及び半導体基板の製造方法によれば、Siオフ基板とGaAs層との間に、GaとInまたはAsとPの組成が連続的に変化するようなバッファ層を形成したので、Siオフ基板上にGaAsを低欠陥密度でヘテロエピタキシャル成長させることができる。[第1の実施形態]以下、本発明を適用した第1の実施形態について図面を参照して説明する。図1は本実施形態に係る半導体基板の製造方法を説明するための図である。図1Aに示すように、まずIV族半導体であるSiの単結晶からなるSiオフ基板1を用意する。このSiオフ基板1は、主表面1Aが{100}面から<011>方向へ傾斜しており、主表面1Aの傾斜角度αは2°~15°程度である。本実施形態では一例として10°としている。ここで、{100}面とはGaAsの結晶構造において001面等の100面と結晶学的に等価な面を表しており、<011>方向とはGaAsの結晶構造において[0-1-1]方向等の[011]方向と結晶学的に等価な方向を表している。また、図1A~Cでは、Siオフ基板1の主表面1Aが、{100}面から<011>方向へ傾斜していることを分かりやすく表現するために、便宜上Siオフ基板1の裏面1Bに対して主表面1Aが傾斜しているように図示している。しかし、実際には主表面1Aと裏面1Bとは平行になるようにSiのインゴットから切り出され、その断面形状は平行四辺形となっているものである。さらに、Siオフ基板1の主表面1Aは、厳密には原子レベルの極微小な段差を有するステップが多数ある階段状の構造であるが、実質的には平坦と見なすことができるため、主表面1Aを実質上平坦なものとして図示している。次に、図1Bに示すように、Siオフ基板1上にバッファ層2を成長させる。このバッファ層2はMOCVD有機金属化学気相成長法によって形成されたIII-V族化合物半導体層であり、2種類のIII族元素の組成比が積層方向に沿って連続的に変化する層である。具体的に説明すると、バッファ層2はGa1-xInxPからなり、2種類のIII族元素Ga、Inの組成比xが積層方向に沿って連続的にx=0からx=0.5に増大するように組成を制御して形成されたものである。バッファ層2の製造方法としては、III族原料ガスであるCH33GaとCH33InをV族原料ガスのPH3とともに反応管内に供給し、バッファ層2の厚さが計10nmとなるように成長温度650°Cで50分程度かけて行う。このときCH33GaとCH33Inのモル流量の比を変化させながら成長させていく。モル流量とは反応管内に供給される原料ガスの単位時間あたりのモル量であり、CH33GaとCH33Inのモル流量の比が組成比xに対応するように制御して反応管内に供給していく。ただし、III族原料ガスとV族原料ガスとの比は一定となるように、CH33GaとCH33Inのモル流量比を変化させる。このようにして成長させたバッファ層2では、Siオフ基板1の直上にはまずGaPが成長する。GaPは格子定数及び熱膨張係数ともにSiと非常に近いため、応力や欠陥の発生を抑制することができる。その後Inの組成比を連続的に増大させながらバッファ層2を成長させてバッファ層2の最表面ではx=0.5のGa1-xInxPとなる。この組成比はGaAsとほぼ格子整合して格子定数及び熱膨張係数がほぼ同等になるので、バッファ層2の中で応力が分散され、バッファ層2上に形成されるGaAs層における欠陥の発生を抑制することができる。また、バッファ層2の中の応力は、組成比が増大する方向である積層方向に分散されるので、基板表面に平行な方向に分布する原子ステップによる局所的な応力の発生が抑制され、Siオフ基板1を用いた場合でもGaAs層を低欠陥密度でヘテロエピタキシャル成長させることができる。次に、図1Cに示すようにバッファ層2の上に、III-V族化合物半導体層であるGaAs層3をエピタキシャル成長させる。具体的には、III族原料ガスであるCH33GaをV族原料ガスであるAsH3とともに反応管内に供給し、GaAs層3の厚さが計10nmとなるように成長温度650°Cで50分程度かけて成長させる。また、成長時にSiをドーピングすることによってn型半導体として作製することも可能である。このようにしてSiオフ基板1の上にバッファ層2を介してGaAs層3をヘテロエピタキシャル成長させた半導体基板4を製造することができる。[第1の実施形態の効果]以上詳細に説明したように、本発明を適用した第1の実施形態に係る半導体基板及び半導体基板の製造方法によれば、Siオフ基板1とGaAs層3との間に、GaとInの組成比が連続的に変化するようなバッファ層2を形成したので、バッファ層2上のGaAs層3はSiとの格子定数及び熱膨張係数の差に起因する応力を受けることがなくなり、欠陥密度を低く抑えることができる。本発明を適用した第1の実施形態に係る半導体基板及び半導体基板の製造方法によれば、バッファ層2がGa1-xInxP0≦x≦0.5からなり、積層方向に沿って組成比xが連続的に増大するので、Siオフ基板1の直上にGaPが形成される。GaPは格子定数及び熱膨張係数ともにSiと非常に近いので、応力や欠陥の発生を抑制することができる。さらにバッファ層2の最表面ではGaAs層3と格子定数及び熱膨張係数がほぼ同等になるので、GaAs層3における欠陥の発生を抑制することができる。[第2の実施形態]以下、本発明を適用した第2の実施形態について図面を参照して説明する。ただし、Siオフ基板1及びGaAs層3の製造方法については第1の実施形態と同様なので、詳しい説明は省略する図2は本実施形態に係る半導体基板の製造方法におけるバッファ層2を形成するステップを説明するための図である。図2に示すように、第1の実施形態と同様のSiオフ基板1上にバッファ層2を成長させる。このバッファ層2はMOCVD有機金属化学気相成長法によって形成されたIII-V族化合物半導体層であり、2種類のV族元素の組成比が積層方向に沿って連続的に変化する層である。具体的に説明すると、バッファ層2はGaAsyP1-yからなり、2種類のV族元素As、Pの組成比yが積層方向に沿って連続的にy=0からy=1に増大するように組成を制御して形成されたものである。バッファ層2の製造方法としては、V族原料ガスであるPH3とAsH3をIII族原料ガスのCH33Gaとともに反応管内に供給し、バッファ層2の厚さが計10nmとなるように成長温度650°Cで50分程度かけて行う。このときPH3とAsH3のモル流量の比を変化させながら成長させていく。モル流量とは反応管内に供給される原料ガスの単位時間あたりのモル量であり、PH3とAsH3のモル流量の比が組成比yに対応するように制御して反応管内に供給していく。ただし、V族原料ガスとIII族原料ガスとの比は一定となるように、PH3とAsH3のモル流量比を変化させる。このようにして成長させたバッファ層2では、Siオフ基板1の直上にはまずGaPが成長するので、第1の実施形態で説明したようにGaPは格子定数及び熱膨張係数ともにSiと非常に近いため、応力や欠陥の発生を抑制することができる。その後Asの組成比を連続的に増大させながらバッファ層2を成長させてバッファ層2の最表面ではy=1のGaAsとなる。これにより、バッファ層2の中で応力が分散され、バッファ層2上に形成されるGaAs層における欠陥の発生を抑制することができる。また、バッファ層2の中の応力は、組成比が増大する方向である積層方向に分散されるので、基板表面に平行な方向に分布する原子ステップによる局所的な応力の発生が抑制され、Siオフ基板1を用いた場合でもGaAs層を低欠陥密度でヘテロエピタキシャル成長させることができる。こうして形成されたバッファ層の2上に第1の実施形態と同様にGaAs層3をヘテロエピタキシャル成長させることによって半導体基板4を製造することができる。[第2の実施形態の効果]以上詳細に説明したように、本発明を適用した第2の実施形態に係る半導体基板及び半導体基板の製造方法によれば、Siオフ基板1とGaAs層3との間に、AsとPの組成比が連続的に変化するようなバッファ層2を形成したので、バッファ層2上のGaAs層3はSiとの格子定数及び熱膨張係数の差に起因する応力を受けることがなくなり、欠陥密度を低く抑えることができる。本発明を適用した第2の実施形態に係る半導体基板及び半導体基板の製造方法によれば、バッファ層2がGaAsyP1-y0≦y≦1からなり、積層方向に沿って組成比yが連続的に増大するので、Siオフ基板1の直上にGaPが形成される。GaPは格子定数及び熱膨張係数ともにSiと非常に近いので、応力や欠陥の発生を抑制することができる。さらにバッファ層2の最表面ではGaAsとなるので、GaAs層3における欠陥の発生を抑制することができる。なお、上述の実施形態は本発明の一例である。このため、本発明は、上述の実施形態に限定されることはなく、この実施形態以外の形態であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計などに応じて種々の変更が可能であることは勿論である。