"第1のパワー半導体装置と、前記第1のパワー半導体装置に接続された第2のパワー半導体装置とで構成され、前記第2のパワー半導体装置は、前記第1のパワー半導体装置のドレインノードのリンギングを阻止するように形成されている、ことを特徴とする電子回路。前記第1及び第2のパワー半導体装置は、それぞれのソース及びドレインで並列に接続されている請求項1に記載の電子回路。前記第1及び第2のパワー半導体装置のゲートは、前記第1のパワー半導体装置のゲートが接地されているとき、前記第2のパワー半導体装置をオンにできる十分なインピーダンスにより分離されている請求項1に記載の電子回路。前記第2のパワー半導体装置は、前記第1のパワー半導体装置のチャネル領域の約10以下のチャネル領域で成っている請求項1に記載の電子回路。前記第2のパワー半導体装置は、ゲート-ドレインとゲート-ソースの電荷比Qgd/Qgsが約1.5よりも大きい請求項1に記載の電子回路。前記第2のパワー半導体装置は、ドレインでの高いdV/dtの立ち上がり時間に応じてオンになるように形成されている請求項1に記載の電子回路。前記第2のパワー半導体装置は、前記第1のパワー半導体装置がオフになっている間にオンになるように形成されている請求項1に記載の電子回路。高電圧に接続され、かつスイッチング制御論理で制御するように形成された、ハイサイドのパワー半導体スイッチと、低電圧に接続され、かつ前記スイッチング制御論理で制御するように形成され、前記ハイサイドパワー半導体スイッチと直列に接続されたローサイドのパワー半導体スイッチとで構成され、前記ローサイドパワー半導体スイッチは、第1のローサイドパワー半導体装置と、前記第1のローサイドパワー半導体装置に接続された第2のローサイドパワー半導体装置とで構成され、前記第2のローサイドパワー半導体装置は、前記第1のローサイドパワー半導体装置のドレインノードでのリンギングを阻止するように形成されている、ことを特徴とする電子回路。前記第1及び第2のローサイドパワー半導体装置は、それぞれのソースとドレインで並列に接続されている請求項8に記載の電子回路。前記第1及び第2のローサイドパワー半導体装置のゲートは、前記第1のローサイドパワー半導体装置が接地されているとき、前記第2のローサイドパワー半導体装置をオンにできる十分な抵抗で分離されている請求項8に記載の電子回路。前記第2のローサイドパワー半導体装置は、前記第1のローサイドパワー半導体装置のチャネル領域の約10以下のチャネル領域で成っている請求項8に記載の電子回路。前記第2のローサイドパワー半導体装置は、ゲート-ドレインとゲート-ソースの電荷比Qgd/Qgsが約1.5よりも大きい請求項8に記載の電子回路。前記第2のローサイドパワー半導体装置は、ドレインでの高いdV/dtの立ち上がり時間に応じてオンになるように形成されている請求項8に記載の電子回路。前記第2のローサイドパワー半導体装置は、前記第1のローサイドパワー半導体装置がオフになっている間にオンになるように形成されている請求項8に記載の電子回路。単一のダイス型上で,第1のパワー半導体装置と、前記第1のパワー半導体装置に接続された第2のパワー半導体装置とで構成され、前記第2のパワー半導体装置は、前記第1のパワー半導体装置のドレインノードでのリンギングを阻止するように形成されている、ことを特徴とするMOSFET半導体装置。前記MOSFET半導体装置は、1つのゲートノード、1つのソースノード、及び1つのドレインノードを介して他の回路に接続するように形成されている請求項15に記載の半導体装置。前記第1及び第2のパワー半導体装置のゲートは、前記第1のパワー半導体装置のゲートが接地しているとき、前記第2のパワー半導体装置をオンにできる十分なインピーダンスにより分離されている請求項15に記載の半導体装置。前記第2のパワー半導体装置は、前記第1のパワー半導体装置のチャネル領域の約5以下のチャネル領域で成っている、請求項15に記載の半導体装置。前記第2のパワー半導体装置は、ゲート-ドレインとゲート-ソースの電荷比Qgd/Qgsが約1.5よりも大きい請求項15に記載の半導体装置。前記第2のパワー半導体装置は、ドレインでの高いdV/dtの立ち上がり時間に応じてオンになるように形成されている請求項15に記載の半導体装置。前記第2のパワー半導体装置は、前記第1のパワー半導体装置がオフになっている間にオンになるように形成されている請求項15に記載の半導体装置。上記の事情に鑑み、アクティブスナバを有する電源スイッチが必要とされている。アクティブスナバを有する電源スイッチを開示している。第1の実施形態において、電子回路は、第1のパワー半導体装置及び第1のパワー半導体装置に接続された第2のパワー半導体装置を含んでいる。第2のパワー半導体装置は、第1のパワー半導体装置のオーバーシュート及び/又はリンギングを阻止するように形成されている。別の実施形態では、電子回路は高電圧に接続するように形成され、かつスイッチング制御論理によって制御するように形成されたハイサイドのパワー半導体スイッチを含んでいる。電子回路はさらに、低電圧に接続するように形成され、かつスイッチング制御論理によって制御するように形成されたローサイドのパワー半導体スイッチを含み、これはハイサイドのパワー半導体スイッチと直列に接続されている。ローサイドパワー半導体スイッチは、第1のローサイドパワー半導体装置及び第1のローサイドパワー半導体装置に接続された第2のローサイドパワー半導体装置を含んでいる。第2のローサイドパワー半導体装置は、第1のローサイドパワー半導体装置のオーバーシュート及び/又はリンギングを阻止するように形成されている。さらなる別の実施形態において、MOSFET半導体装置は、第1のパワー半導体装置及び第1のパワー半導体装置に接続された第2のパワー半導体装置を含んでいる。第2のパワー半導体装置は、第1のパワー半導体装置のオーバーシュート及び/又はリンギングを阻止するように形成されている。第1及び第2のパワー半導体装置は、単一のダイス型上に配置される。さらなる別の実施形態において、トレンチMOSFETパワー半導体装置は、第1のトレンチMOSFETパワー半導体装置のゲートを形成する複数の第1のトレンチと、第2のトレンチMOSFETパワー半導体装置のゲートを形成する複数の第2のトレンチとでを含んでいる。第1のトレンチMOSFETパワー半導体装置及び第2のトレンチMOSFETパワー半導体装置は、共通のソースと共通のドレインを有し、複数の第1のトレンチと複数の第2のトレンチは絡み合っている。本発明によれば、ドレインノードにおける高いdV/dtの立ち上がり時間に応じて、スナバMOSFETのゲートの電圧が、スナバMOSFETの閾値電圧より大きい値に増加し、スナバMOSFETがオンになる。ゲート電圧が、一旦スナバMOSFETの閾値電圧を超えると、スナバMOSFETはオンになり、ドレイン電流を生成する。このドレイン電流がドレインノードの電圧オーバーシュートを抑制又は阻止するように動作し、電圧オーバーシュートの抑制は、リンギングノイズに関連する電力の削減になる。このような条件でオンすることにより、通常なら従来技術の下で存在するような電圧オーバーシュート及びリンギングを抑制又は阻止することができ、パワーMOSFETの一部としてスナバMOSFETは、オーバーシュート、リンギングノイズ、及び放射電磁妨害を有利に低減すると共に、装置の信頼性を有利に向上させることができる。本出願は、テリル氏により2010年2月18日に出願された米国仮出願第61305857号、代理人整理番号第VISH8785PRO、発明の名称PowerSwitchwithActiveSnubberアクティブスナバを有する電源スイッチの優先権を主張するものであり、その全体が参照されて本明細書に組み込まれている。本発明の様々な実施形態が詳細に記載され、その実施例が添付の図面に示される。本発明はこれらの実施形態と共に記述されるが、本発明をこれら実施形態に限定する意図がないことが理解できるだろう。むしろ、本発明は、添付の特許請求の範囲によって規定される本発明の趣旨及び範囲に含まれる代替物、変形物及び均等物に及ぶことが意図されている。さらに、以下の本発明の詳細な説明では、本発明の完全な理解を提供するために、複数の具体的な詳細が記述されている。しかし、本発明は、これらの具体的な詳細なしで実施できることが理解されるであろう。他の例では、本発明のアスペクトを不必要に不明瞭にしないために、周知の方法、手順、構成要素及び回路は詳細に説明していない。図2は、本発明の実施形態に係る、典型的なスナバを組み込んだパワーMOSFET200を示している。MOSFET200は、降圧型DC-DCコンバータ回路100などのアプリケーションにおいて、ローサイドMOSFETスイッチ110図1に置き換えてもよい。MOSFET200は、外面的には、例えば1つのドレインノード204、1つのソースノード206、及び1つのゲートノード202を有する単一の装置として構成されている。内面的には、MOSFET200は、2つの能動装置であるローサイドMOSFET210及びスナバMOSFET240で成る。ローサイドMOSFET210は、ローサイドMOSFETスイッチ110図1に類似していてもよい。例えば、ローサイドMOSFET210は、降圧型DC-DCコンバータ回路100のような回路のアプリケーションに対して望ましい特性を持つように設計されている。スナバMOSFET240は、ローサイドMOSFET210に本質的に並列に結合されている。例えば、スナバMOSFET240のドレインは、ローサイドMOSFET210のドレインに接続され、スナバMOSFET240のソースは、ローサイドMOSFET210のソースに接続されている。スナバMOSFET240のゲートは、ゲート抵抗インピーダンス250を介して、ローサイドMOSFET210のゲートに接続されている。スナバMOSFET240はローサイドMOSFET210よりも小さく、例えばスナバMOSFET240は、ローサイドMOSFET210よりも小さいチャネル領域で成る。例えば、スナバMOSFET240は、ローサイドMOSFET210よりも10~100倍小さくてもよい。例えば、スナバMOSFET240は、パワーMOSFET200のチャネル領域の5で成るのに対して、ローサイドMOSFET210は、パワーMOSFET200のチャネル領域の95で成る。スナバMOSFET240及びローサイドMOSFET210は、それぞれのゲート-ドレイン/ゲート-ソースの電荷比Qgd/Qgsも異なり、これは一般に各装置のトレンチ形状の反映である。Qgdゲート-ドレイン間の電荷量とQgsゲート-ソース間の電荷量のゲート電荷特性は、一般的に規定されたパワー半導体の特性であり、例えば、これらのパラメータは通常装置のデータシートにより公表されている。ローサイドMOSFET210は、1.0未満のゲート-ドレイン/ゲート-ソースの電荷比Qgd/Qgsであってもよいが、スナバMOSFET240は、約1.5~4の範囲の高い電荷比Qgd/Qgsである必要があり、より高い比率が好ましい。ゲート抵抗インピーダンス250は、ローサイドMOSFET210からスナバMOSFET240を分離し、スナバMOSFET240を瞬間的にオンにすることができる。例えば、ゲート抵抗250は、ローサイドMOSFET210のゲートが接地されている場合、スナバMOSFET240を十分にオンにすることができる。スナバMOSFET240は、ドレインノード204における高いdV/dtの立ち上がり時間によってトリガされ、オンになる。dV/dtがVin/Cg×Rgよりも大きく、かつQgd/Qgsが1.5よりも大きい場合、スナバMOSFET240は瞬間的にオンになる。ここで、CgはスナバMOSFET240の平均ゲート容量であり、RgはスナバMOSFET240のゲート抵抗250の値である。典型的なアプリケーションでは、dV/dtは、ナノ秒当たり2ボルトから10ボルトの範囲である。ドレインノード204における適当な高いdV/dtの立ち上がり時間に応じて、スナバMOSFET240のゲートの電圧が、スナバMOSFET240の閾値電圧より大きい値に増加し、スナバMOSFET240がオンになる。この効果は、スナバMOSFET240の高いQgd/Qgs比によって引き起こされる。ゲート電圧が、一旦スナバMOSFET240の閾値電圧を超えると、スナバMOSFET240はオンになり、ドレイン電流を生成する。このドレイン電流はドレインノード204の電圧オーバーシュートを抑制又は阻止するように動作する。電圧オーバーシュートの抑制は、リンギングノイズに関連する電力の削減にも繋がる。このような条件でオンすることにより、通常なら従来技術の下で存在するような電圧オーバーシュート及びリンギングを抑制又は阻止することができる。このような新規な方法により、パワーMOSFET200の一部としてスナバMOSFET240は、オーバーシュート、リンギングノイズ、及び放射電磁妨害を有利に低減すると共に、装置の信頼性を有利に向上させる。図3は、本発明の実施形態に係るパワーMOSFET200の一部の典型的なトレンチレイアウト300の平面図を示している。図3は正確な縮尺でないことが理解できるだろう。パワーMOSFET、例えばパワーMOSFET200は、一般的に多数のトレンチで成る。図3は、トレンチがポリシリコンで成るゲートを示している。トレンチ310は、従来のMOSFET、例えば図1のローサイドMOSFETスイッチ110又はローサイドMOSFET210を作製するのに利用される、典型的なトレンチを示している。パワーMOSFET200内で、トレンチ310を利用して、ローサイドMOSFET210を実装してもよい。トレンチ310は、ネックダウンneckdownしているか、又はそれらの範囲は部分的により狭いことが理解できるだろう。この設計の特徴は、ゲートからソース及びドレインの寄生容量、例えばCgd及びCgsを有利に減少させることである。さらに、このような狭小化は、ゲートの抵抗も減少させる。トレンチ320は、スナバMOSFET図2の作製に利用され得る典型的なトレンチを示している。いくつかの実施形態において、トレンチ320は、トレンチ310の幅よりも広くてもよいことが理解できる。この設計の特徴は、QgsとQgdの比率を効果的に増加させることである。例えば、所定のトレンチに関して、トレンチの幅が増加するに従ってQgdは通常増加するが、Qgsの値は実質的に変化しない。スナバMOSFET240とローサイドMOSFET210の所望の領域比を達成するために、トレンチの大部分はローサイドMOSFET210と結合する。例えば、約15個のトレンチ内の1つはスナバMOSFET240に結合する。例えば、パワーMOSFET200は、トレンチ320の1つの例につき、トレンチ310の14個の例のパターンを繰り返してもよい。電荷量は、ゲートライン/トレンチに沿って均一に分布していないため、トレンチの比率は、所望の有効ゲート領域の比率と同一ではない可能性があることが理解できる。図4は、本発明の実施形態に係る典型的な降圧型DC-DCコンバータ回路400を示している。降圧型コンバータ回路400は、ハイサイドMOSFETスイッチ120と、ローサイドスイッチとして動作するスナバを組み込んだパワーMOSFET200とで構成されている。ハイサイドMOSFET120及びスナバを組み込んだパワーMOSFET200は、制御回路で制御され、例えばオンとオフにより出力電圧Voutを生成するように形成されている。降圧型コンバータ400は、スイッチングノード430さらに備え、例えばスナバを組み込んだパワーMOSFET200のドレインは、ハイサイドMOSFET120のソースに接続されている。従来技術の降圧型DC-DCコンバータ100図1とは対照的に、スナバを組み込んだパワーMOSFET200内のスナバMOSFET240の動作により、降圧型DC-DCコンバータ400の、特にスイッチングノード430の有害なリンギングノイズを減少させることができる。本発明の実施形態は、金属酸化膜半導体電界効果トランジスタMOSFETの観点から説明されていることが理解できるだろう。本発明の実施形態は、隔離された装置の使用を含む他の技術に十分に適しており、それらの技術を想定している。例えばそのような実施形態では、装置210と装置240は独立しており、半導体は周知の技術であるバイポーラ、BiMOS、CMOS及び他の適切な技術で成っている。本発明を実施形態により説明しており、特定の実施形態を記載しているが、本発明はこのような実施形態に限定して解釈すべきではないことが理解できるだろう。むしろ、本発明は以下の特許請求の範囲コンセプトに従って解釈されるべきである。本明細書に記載の全ての素子、部品及び工程が含まれることが好ましい。当業者に明らかなように、これらのいずれかの素子、部品及び工程は、他の素子、部品及び工程に置き代えることができ、又は全て取り除かれ得ることが理解できるだろう。コンセプト本明細書には、少なくとも以下のコンセプトが開示されている。コンセプト1第1のパワー半導体装置と、前記第1のパワー半導体装置に接続された第2のパワー半導体装置で構成され、前記第2のパワー半導体装置は、前記第1のパワー半導体装置のドレインノードのリンギングを阻止するように形成されている電子回路。コンセプト2前記第1及び第2のパワー半導体装置は、それぞれのソース及びドレインで並列に接続されているコンセプト1に記載の電子回路。コンセプト3前記第1及び第2のパワー半導体装置のゲートは、前記第1のパワー半導体装置のゲートが接地されているとき、前記第2のパワー半導体装置をオンにできる十分なインピーダンスにより分離されているコンセプト1に記載の電子回路。コンセプト4前記第2のパワー半導体装置は、前記第1のパワー半導体装置のチャネル領域の約10以下のチャネル領域で成っているコンセプト1に記載の電子回路。コンセプト5前記第2のパワー半導体装置は、ゲート-ドレインとゲート-ソースの電荷比Qgd/Qgsが約1.5よりも大きいコンセプト1に記載の電子回路。コンセプト6前記第2のパワー半導体装置は、ドレインでの高いdV/dtの立ち上がり時間に応じてオンになるように形成されているコンセプト1に記載の電子回路。コンセプト7前記第2のパワー半導体装置は、前記第1のパワー半導体装置がオフになっている間にオンになるように形成されているコンセプト1に記載の電子回路。コンセプト8高電圧に接続され、かつスイッチング制御論理で制御するように形成されたハイサイドパワー半導体スイッチと、低電圧に接続され、かつ前記スイッチング制御論理で制御するように形成され、前記ハイサイドパワー半導体スイッチと直列に接続され、ローサイドのパワー半導体スイッチとで構成され、前記ローサイドパワー半導体スイッチは、第1のローサイドパワー半導体装置と、前記第1のローサイドパワー半導体装置に接続された第2のローサイドパワー半導体装置とで構成され、前記第2のローサイドパワー半導体装置は、前記第1のローサイドパワー半導体装置のドレインノードでのリンギングを阻止するように形成されている電子回路。コンセプト9前記第1及び第2のローサイドパワー半導体装置は、それぞれのソースとドレインで並列に接続されているコンセプト8に記載の電子回路。コンセプト10前記第1及び第2のローサイドパワー半導体装置のゲートは、前記第1のローサイドパワー半導体装置が接地されているとき、前記第2のローサイドパワー半導体装置をオンにできる十分な抵抗で分離されているコンセプト8に記載の電子回路。コンセプト11前記第2のローサイドパワー半導体装置は、前記第1のローサイドパワー半導体装置のチャネル領域の約10以下のチャネル領域で成っているコンセプト8に記載の電子回路。コンセプト12前記第2のローサイドパワー半導体装置は、ゲート-ドレインとゲート-ソースの電荷比Qgd/Qgsが約1.5よりも大きいコンセプト8に記載の電子回路。コンセプト13前記第2のローサイドパワー半導体装置は、ドレインでの高いdV/dtの立ち上がり時間に応じてオンになるように形成されているコンセプト8に記載の電子回路。コンセプト14前記第2のローサイドパワー半導体装置は、前記第1のローサイドパワー半導体装置がオフになっている間にオンになるように形成されているコンセプト8に記載の電子回路。コンセプト15単一のダイス型上で、第1のパワー半導体装置と、前記第1のパワー半導体装置に接続された第2のパワー半導体装置とで構成されており、前記第2のパワー半導体装置は、前記第1のパワー半導体装置のドレインノードでのリンギングを阻止するように形成されている、MOSFET半導体装置。コンセプト16前記MOSFET半導体装置は、1つのゲートノード、1つのソースノード、及び1つのドレインノードを介して他の回路に接続するように形成されているコンセプト15に記載の半導体装置。コンセプト17前記第1及び第2のパワー半導体装置のゲートは、前記第1のパワー半導体装置のゲートが接地しているとき、前記第2のパワー半導体装置をオンにできる十分なインピーダンスにより分離されているコンセプト15に記載の半導体装置。コンセプト18前記第2のパワー半導体装置は、前記第1のパワー半導体装置のチャネル領域の約5以下のチャネル領域で成っているコンセプト15に記載の半導体装置。コンセプト19前記第2のパワー半導体装置は、ゲート-ドレインとゲート-ソースの電荷比Qgd/Qgsが約1.5よりも大きいコンセプト15に記載の半導体装置。コンセプト20前記第2のパワー半導体装置は、ドレインでの高いdV/dtの立ち上がり時間に応じてオンになるように形成されているコンセプト15に記載の半導体装置。コンセプト21前記第2のパワー半導体装置は、前記第1のパワー半導体装置がオフになっている間にオンになるように形成されているコンセプト15に記載の半導体装置。"