電力系統で検出された系統電気量に基づいて前記電力系統を保護する保護制御装置であって、外部からの同期信号に同期してサンプリング信号を生成し、このサンプリング信号が生成される毎にサイクリックにカウントアップされる番号と前記サンプリング信号とを制御信号として出力する制御信号出力回路と、前記制御信号出力回路からの制御信号に基づいて、前記系統電気量をデジタルデータに変換して出力するデータ出力部と、を備え、前記制御信号出力回路は、自己のクロックに基づいて、前記番号の最小値から最大値までの時間内の第1のクロック数と、前記同期信号の周期内の第2のクロック数と、前記同期信号を検出してから前記サンプリング信号が生成されるまでの時間内の第3のクロック数と、を求めるクロック数演算回路と、前記第1のクロック数と前記第2のクロック数との差分を求め、この差分と前記第3のクロック数とに基づいて、前記サンプリング信号の周期を制御して前記サンプリング信号の生成タイミングを前記同期信号に同期させる同期制御部と、を備えたことを特徴とする保護制御装置。クロック数演算回路は、第1の外部機器からの同期信号の周期内のクロック数と第2の外部機器からの同期信号の周期内のクロック数とを各々前記第2のクロック数として求め、前記第1の外部機器からの同期信号を検出してから前記サンプリング信号が生成されるまでの時間内のクロック数と前記第2の外部機器からの同期信号を検出してから前記サンプリング信号が生成されるまでの時間内のクロック数とを各々前記第3のクロック数として求め、前記同期制御部は、前記第1の外部機器からの同期信号の異常が検出された場合、前記第1のクロック数と前記第2の外部機器からの同期信号に係る前記第2のクロック数との差分を求め、この差分と前記第2の外部機器からの同期信号に係る第3のクロック数とに基づいて、前記サンプリング信号の周期を制御して前記サンプリング信号の生成タイミングを前記第2の外部機器からの同期信号に同期させることを特徴とする請求項1に記載の保護制御装置。前記同期制御部は、前記サンプリング信号の周期を自己のクロック単位で制御することを特徴とする請求項1に記載の保護制御装置。前記同期制御部は、前記同期信号としてGPSGlobalPositioningSystemからの1PPS信号を用いて前記サンプリング信号の周期を制御することを特徴とする請求項1に記載の保護制御装置。しかしながら、上記特許文献1に代表される従来技術には以下のような課題があった。複数のMUでAD変換されたデータが1台のIEDに伝送され、複数のMUからのデータを用いて保護制御するプロセスバス対応の保護リレーの場合、複数のMUにおいて同一のタイミングでAD変換する必要があるため、IEDから各MUへ同一のサンプリング同期信号以下同期信号を送る必要がある。IEDが1系列の場合には、IEDから各MUに対してプロセスバス経由或いは別回線経由で同期信号が伝送されるが、IEDが2系列化されている場合には、何れかのIEDに異常が発生したときに正常なIEDへ切り替えることによって、異常となったIEDからの同期信号が正常なIEDからの同期信号に切り替わり、保護を継続することができる。ただし、実際には、一方のIEDの異常によって、同期信号の送信元が他方のIEDに切り替わったとき、切替前の同期信号に同期していたサンプリング信号の周期と切替後の同期信号に同期するサンプリング信号の周期とが不連続となる場合がある。その場合、MUではサンプリング周期の異なるデジタルデータが生成されるため、このデジタルデータを受信したIEDは、このデジタルデータを保護演算に用いることができない可能性がある。その場合、IEDでは、保護演算に必要な時間分のデジタルデータの再蓄積が必要となり、その間は、保護が停止するという問題点が発生する。このような問題は、同期がとれていない各IEDからの同期信号の代わりにGPSGlobalPositioningSystemからの信号が用いられている場合には考え難いが、各IED内の独立したクロック内部発振器で生成された同期信号を用いる場合、通常、各IEDのクロック周期が同一であるとは考えられないため、IEDが切り替わったとき、切替前の同期信号の周期と切替後の同期信号の周期との同期がとれないことは当然あり得る。一方、MUとIEDとの時刻同期をとるために、IEDからMUへの同期信号として1PPS1PulsePerSecond信号が用いられる場合がある。例えば、1台のMUと1台のIEDとが接続されている保護リレーのMUでは、IEDからの1PPS信号がないときには、MU内の内部クロックによってサンプリング信号が生成されこのサンプリング信号でAD変換が行われ、1PPS信号があるときには、1PPS信号の周期に同期したサンプリング信号がMUの内部クロックによって生成されこのサンプリング信号でAD変換が行われる。このように構成すれば、IEDからの1PPS信号によって1台のIEDに複数のMUを接続した場合でも各MUが同一のタイミングでAD変換を実行することが可能である。ここで、1PPS信号を用いた保護リレーにおいて、何らかの原因で1PPS信号がない状態で保護が実行された後に1PPSが復帰したような場合、1PPS信号が復帰する前のサンプリング信号は、1PPS信号の周期に同期することなくMU内の内部クロックで生成されるが、1PPS信号が復帰した後のサンプリング信号は、1PPS信号の周期に同期しながらMU内の内部クロックで生成されるため、1PPS信号が復帰する前に生成されたサンプリング信号の周期と1PPS信号が復帰してこの1PPS信号に同期するサンプリング信号の周期とが不連続となる可能性がある。この場合、MUではサンプリング周期の異なるデジタルデータが生成されるため、このデジタルデータを受信したIEDは、このデジタルデータを保護演算に用いることができず、保護演算に必要な時間分のデジタルデータの再蓄積を行うため、その間、保護が停止するという問題点が生じる。本発明は、上記に鑑みてなされたものであって、サンプリング周期が不連続となった場合でも保護を継続することができる保護制御装置を得ることを目的とする。上述した課題を解決し、目的を達成するために、本発明は、電力系統で検出された系統電気量に基づいて前記電力系統を保護する保護制御装置であって、外部からの同期信号に同期してサンプリング信号を生成し、このサンプリング信号が生成される毎にサイクリックにカウントアップされる番号と前記サンプリング信号とを制御信号として出力する制御信号出力回路と、前記制御信号出力回路からの制御信号に基づいて、前記系統電気量をデジタルデータに変換して出力するデータ出力部と、を備え、前記制御信号出力回路は、自己のクロックに基づいて、前記番号の最小値から最大値までの時間内の第1のクロック数と、前記同期信号の周期内の第2のクロック数と、前記同期信号を検出してから前記サンプリング信号が生成されるまでの時間内の第3のクロック数と、を求めるクロック数演算回路と、前記第1のクロック数と前記第2のクロック数との差分を求め、この差分と前記第3のクロック数とに基づいて、前記サンプリング信号の周期を制御して前記サンプリング信号の生成タイミングを前記同期信号に同期させる同期制御部と、を備えたことを特徴とする。この発明によれば、サンプリング周期をMU内クロックで制御してサンプリングタイミングを同期信号に同期させるようにしたので、サンプリング周期が保護リレー演算として不連続とならないように制御することができるので保護を継続することができるという効果を奏する。以下に、本発明にかかる保護制御装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。実施の形態1.図1は、本発明の実施の形態1にかかる保護リレーの構成図である。図1には、保護リレーの保護対象である母線1例えば変電所に設置される電力用の3相母線と、この母線1から引き出されたフィーダー線給電あるいは配電線に設置される計器用変成器CT2と、CT2で検出された系統電気量を取り込むMU3と、プロセスバスケーブル5およびサンプリング制御信号ケーブル6を介してMU3に接続されたIED4とが示されている。MU3は、CT2からの系統電気量をデジタルデータデータ15aにAD変換して、変換されたデータ15aをシリアルデータにしてプロセスバスケーブル5へ送出する。IED4は、コントロールルームやリレールームなどに設置されており、MU3からのシリアルデータを取り込み、このシリアルデータからデータ15aを復号し、このデータ15aを用いて保護演算を実行する。また、IED4では、サンプリング同期信号生成回路図示せずによってサンプリング同期信号である1PPS信号42が生成され、生成された1PPS信号42は、規格化回路図示せずで1PPS信号の一定のフォーマットで規格化された後に光信号に変換され、MU3へ送信される。MU3では、この1PPS信号42によってAD変換のタイミングが制御される。なお、図1には、説明を簡単化するため、CT2が1つのみ示されているが、母線1に繋がるフィーダー線は3相分存在し、さらに数10回線の場合もあるため、CT2は3相分および回線数分配設され、またMU3内の入力変換器11も同様に配設されているものとする。また、図1に示されるMU3は、一例としてCT2二次電流を取り込むように構成されているが、これに限定されるものではなく、CT2二次電流の代わりに計器用変圧器PT二次電圧を取り込むように構成してもよい。次にMU3の構成を図2により説明する。図2は、図1に示されるMU3のブロック図である。図2に示されるMU3は、主たる構成として、データ出力部50、規格化回路17、光送信器18、光受信器20、復号回路22、および制御信号出力回路21を有して構成されている。また、データ出力部50は、複数の入力変換器11-1~11-nCT3相入力時にはn=3、CT3相およびCT残留入力時にはn=4。以下同様と、複数のフィルターFIL回路12-1~12-nと、複数のサンプルホールドSH回路13-1~13-nと、マルチプレクサMUX回路14と、AD変換器15と、メモリー回路16を有して構成されている。以下、MU3の動作を説明する。CT2で検出されたCT電流は、入力変換器11-1~11-nによってMU3内の信号レベルに変換され、この変換された信号は、フィルター回路12-1~12-nによって高周波成分が除去された後、サンプルホールド回路13-1~13-nに送信される。サンプルホールド回路13-1~13-nに入力された信号は、AD変換器15におけるAD変換のために、制御信号出力回路21からの制御信号21aに従って制御短時間ホールドされ、マルチプレクサ回路14に送信される。マルチプレクサ回路14に入力された各信号は、制御信号出力回路21からの制御信号21aに従って、順番に切り替えられてAD変換器15に送信される。そして、AD変換器15に入力された信号は、制御信号出力回路21からの制御信号21aに含まれるサンプリング信号32aに従ってAD変換され、データ15aとしてメモリー回路16に送信される。メモリー回路16に入力されたデータ15aは、メモリー回路16で一時的に格納され、制御信号出力回路21からの制御信号21aに含まれるデータ番号32bが順番に振りつけられ、規格化回路17に送信される。なお、データ番号32bは、サンプリング信号32aのサンプリング周期Tb以下周期Tbでサイクリックにカウントアップされる番号であり、メモリー回路16においてAD変換後のデータ15aに付加される。サンプリング周波数が4kHzの場合、データ番号32bは、0~3999までの番号となる。規格化回路17に入力された信号は、プロセスバスの一定のフォーマットで規格化された後に、光送信器18で光信号に変換され、コネクタ35、プロセスバスケーブル5、およびコネクタ41を介してIED4へ送信される。光受信器20には、IED4からの光信号がコネクタ35を介して入力される。光受信器20に入力された光信号は、電気信号に変換された後、復号回路22で1PPS信号42として復号化され、制御信号出力回路21に入力される。制御信号出力回路21では、1PPS信号42に基づいて、サンプルホールド回路13-1~131-n、マルチプレクサ回路14、AD変換器15、およびメモリー回路16を制御するための制御信号21aが生成される。例えば、AD変換器15では、制御信号21aに含まれるサンプリング信号32aの周期Tb毎にCT2からの全ての系統電気量のAD変換が行われ、メモリー回路16では、制御信号21aに含まれるデータ番号32bがAD変換器15からのデータ15aに付与される。次に、制御信号出力回路21の構成および動作を図3、4により説明する。図3は、図2に示される制御信号出力回路21のブロック図である。図4は、図2に示される制御信号出力回路21の動作を説明するための図である。図3において、制御信号出力回路21は、主たる構成として、クロック回路30、クロック数演算部38、および同期制御部39を有して構成されている。クロック数演算部38は、時間計測回路31および計数回路37を有し、同期制御部39は、差分演算回路36、同期制御回路32、および番号出力回路40を有する。時間計測回路31には、クロック回路30からのクロック信号30aと復号回路22からの1PPS信号42とが入力される。時間計測回路31は、クロック信号30aに基づいて、時間Tすなわち番号0から次の番号0の直前までの時間と、1PPS信号42の周期T1aと、1PPS信号42を検出してからサンプリング信号32aが生成されるまでの時間T2とを計測する。なお、周期T1aは、IED4を基準にした1秒間隔である。計数回路37には、時間計測回路31からの時間T、周期T1a、および時間T2が入力され、クロック信号30aに基づいて、時間Tにおける第1のクロック数Pと、周期T1aにおける第2のクロック数P1と、時間T2における第3のクロック数P2とが計数される。差分演算回路36は、1PPS信号42が検出される前に計数回路37で計測された第1のクロック数Pを記憶し、計数回路37からの第2のクロック数P1を受信した際、第1のクロック数Pと第2のクロック数P1との差分M1を演算する。同期制御回路32は、1PPS信号42が検出されたときに計数回路37で計数された第3のクロック数P2を記憶し、差分演算回路36からの差分M1と第3のクロック数P2とに基づいて、サンプリング信号32aの周期Tbを制御してサンプリング信号32aのタイミングを1PPS信号42に同期させる。番号出力回路40は、同期制御回路32からサンプリング信号32aが出力されるタイミングでデータ番号32bをカウントアップし、サンプリング信号32aおよびデータ番号32bを制御信号21aに含めて出力する。制御信号21aは、サンプルホールド回路13-1~13-n、マルチプレクサ回路14、AD変換器15、およびメモリー回路16の制御に用いられる。図4において、Aの横軸上の矢印は、MU3における1PPS信号42の受信タイミングを表している。何らかの原因で途切れていた1PPS信号42がある時点で復帰したとき、MU3には周期T1aの1PPS信号42が受信される。Bの横軸上の矢印は、クロック信号30aの生成タイミングを示しており、クロック信号30aは、例えば4MHzクロック周期Ta=0.25μsで生成される。Cの横軸上の矢印は、制御信号出力回路21で生成されるサンプリング信号32aのタイミングを示しており、各サンプリング信号32aにはデータ番号32bが付与されている。例えば、1PPS信号42が復帰する前のサンプリング信号32aは、1PPS信号42に同期することなく、クロック信号30aで生成されている。ここで、MU3やIED4で使用されるクロックの精度は、通常、数十PPM程度であり、その精度を10PPMと仮定した場合、1秒間で10μsの誤差となる。すなわち、MU3とIED4との間における1秒間の誤差は、各々の誤差が側および-側にあると考えると、最大20μsとなる。MU3およびIED4では、通常、数十MHzの発振器出力を分周して生成されたクロックが使用されるが、簡単のためクロック周波数を4MHzと仮定する。またプロセスバスの規格では、変電所保護用のサンプリング周波数は、系統の周波数の80倍と規定されるので、定格周波数が50Hzの場合、4kHzとなる。従って、サンプリング信号32aの周期Tbは、250μsとなる。これは、1000クロック分に相当する。そして、20μsのクロック誤差は、クロック数に換算した場合、80クロック=4MHz×20μsに相当する。すなわち、IED4を基準にした1秒間隔の周期T1aと、MU3を基準にした1秒周期の時間Tサンプリング信号32aが4000サンプル生成される時間との間には、1秒間で最大80クロックの差異がでることになる。従って、1PPS信号42がない状態から復帰した時には、サンプリング信号32aの周期Tbが不連続になる可能性が生じる。この場合、MU3では、不連続な周期Tbでデジタルデータが生成されるため、このデジタルデータを受信したIED4は、このデジタルデータを保護演算に用いることができない可能性がある。実施の形態1にかかる制御信号出力回路21は、1PPS信号42が復帰した時ときでも保護演算を継続できるように、サンプリング信号32aの周期Tbを制御して、サンプリング信号32aのタイミングを1PPS信号42に同期させるように構成されている。その具体的な動作例を図4に示される1から6までの符号を用いて説明する。11PPS信号42がない場合、同期制御回路32は、クロック信号30aによって周期Tb例えば1000クロックのサンプリング信号32aを生成し、番号出力回路40は、0から3999までのデータ番号32bを出力する。これらのデータ番号32bは、図2に示されるメモリー回路16でデータ15aに付与され、このデータ15aは、IED4に送信される。21PPS信号42が検出された場合、時間計測回路31は、1PPS信号42を検出した時点からこの1PPS信号の後のサンプリング信号32aが生成されるまでの期間時間T2を、クロック信号30aの数で計測する。計測された時間T2は、計数回路37に送信され、この時間T2に相当するクロック数が計数される。3時間T2がサンプリング周期Tbの2分の1未満T2<Tb/2、すなわち時間T2が125μsP2が500クロック未満の場合、同期制御回路32は、1つ目の1PPS信号42が検出された後のサンプリング信号32aに、データ番号32bとして0を付与して番号出力回路40へ送信する。一方、この時間T2がサンプリング周期Tbの2分の1以上T2≧Tb/2、すなわち時間T2が125μsP2が500クロック以上の場合同期制御回路32は、上記サンプリング信号32aに、データ番号32bとして1を付与して番号出力回路40へ送信する。なお、図4の例では、T2が125μs未満と仮定してデータ番号32b0が付加されている。4次に、時間計測回路31は、1PPS信号42の周期T1aを計測し、計数回路37は、この周期T1aにおける第2のクロック数P1を計数する。この第2のクロック数P1は、上述したクロック誤差を例にした場合、例えば4000080となる。従って、時間Tにおける第1のクロック数P=4000000と第2のクロック数P1=4000080との間には、80クロックの差分が存在する。差分演算回路36は、この第1のクロック数Pと第2のクロック数P1との差分M1を求め、同期制御回路32へ出力する。5同期制御回路32は、この差分M1のクロック数に相当するサンプリング信号32aに関して、その周期TbをIED4内の保護演算に影響のない短い時間例えば1クロックだけ補正する。例えば、差分M1のクロック数が80の場合、このクロック数に相当するサンプリング信号32aは、1PPS信号42の2周期目におけるデータ番号32bが0から79までのサンプリング信号32aである。同期制御回路32は、これらのデータ番号32bにおけるサンプリング信号32aの周期Tbを、例えば999クロック=1000クロック-1クロックに補正する。また、同期制御回路32は、残りのサンプリング信号32a、すなわちデータ番号32bが80から3999までのサンプリング信号32aの周期Tbを1000クロックとする。なお、上記説明では、一例として1000クロックから1クロックを減じて補正する例を示したが、1000クロックに1クロック加算して補正する場合もある。すなわち、同期制御回路32は、差分M1の値が正の場合には、基準となるサンプリング周期Tbのクロック数1000クロックから1クロック減じることでサンプリング信号32aの周期Tbを補正し、差分M1の値が負の場合には、基準となるサンプリング周期Tbのクロック数に1クロック加算することでサンプリング信号32aの周期Tbを補正する。このように、同期制御回路32は、差分M1の値に応じて、サンプリング信号32aの周期Tbを制御する周期Tbを長くまたは短くすることで、例えば、図4に示される3つめの1PPS信号42のタイミングに、データ番号32bが0のサンプリング信号32aの生成タイミングを同期させる。6なお、1PPS信号42がない状態から最初に1PPS信号42が検出された場合、1PPS信号42とサンプリング信号32aとは上述した第3のクロック数P2分だけ同期していないこととなる。そこで、同期制御回路32は、1PPS信号42の2周期目において、第3のクロック数P21に相当するサンプリング信号32aに関して、その周期TbをIED4内の保護演算に影響のない短い時間例えば1クロックだけ補正する。なお、クロックの補正量は、1クロックに限定されるものではなく、保護演算に影響が範囲であれば2クロック以上であってもよい。時間T2がサンプリング周期Tbの2分の1未満T2<Tb/2、すなわち第3のクロック数P2が500クロック未満例えば400クロックの場合、同期制御回路32は、1PPS信号42の2周期目におけるデータ番号32bが0から399までのサンプリング信号32aの周期Tbを、例えば999クロック=1000クロック-1クロックに補正する。また、同期制御回路32は、残りのサンプリング信号32a、すなわちデータ番号32bが400から3999までのサンプリング信号32aの周期Tbを1000クロックとする。時間T2がサンプリング周期Tbの2分の1以上T2≧Tb/2、すなわち第3のクロック数P2が500クロック以上例えば900クロックの場合、同期制御回路32は、1PPS信号42の2周期目におけるデータ番号32bが0から990~99で100=1000-900クロックに相当するまでのサンプリング信号32aの周期Tbを、例えば1001クロック=1000クロック1クロックに補正する。また、同期制御回路32は、残りのサンプリング信号32a、すなわちデータ番号32bが100から3999までのサンプリング信号32aの周期Tbを1000クロックとする。このように、同期制御回路32は、第3のクロック数P2に相当するサンプリング信号32aの周期Tbを制御する周期Tbを長くまたは短くすることで、例えば、3つめの1PPS信号42のタイミングにおいて時間T2分の同期ずれが解消され、1PPS信号42のタイミングにデータ番号32bが0のサンプリング信号32aの生成タイミングを同期させることが可能である。なお、図4に示されるTb1は、周期T1aおよび時間T2を用いて補正されたサンプリング信号32aの生成周期を示し、例えば0から99までのサンプリング信号32aは1001クロック毎に生成される。そして、100から3999までのサンプリング信号32aは、1000クロックの周期で生成される。以上に説明したようの実施の形態1にかかる保護制御装置は、電力系統で検出された系統電気量に基づいて電力系統を保護する保護制御装置であって、外部からの同期信号1PPS信号42に同期してサンプリング信号32aを生成し、このサンプリング信号32aが生成される毎にサイクリックにカウントアップされる番号32bとサンプリング信号32aとを制御信号21aとして出力する制御信号出力回路21と、制御信号出力回路21からの制御信号21aに基づいて、系統電気量をデジタルデータ15aに変換して出力するデータ出力部50と、を備え、制御信号出力回路21は、自己のクロックに基づいて、番号32bの最小値から最大値までの時間T内の第1のクロック数Pと、1PPS信号42の周期T1a内の第2のクロック数P1と、1PPS信号42を検出してからサンプリング信号32aが生成されるまでの時間T2内の第3のクロック数P2と、を求めるクロック数演算回路38と、第1のクロック数Pと第2のクロック数P1との差分M1を求め、この差分M1と第3のクロック数P2とに基づいて、サンプリング信号32aの周期Tbを制御してサンプリング信号32aの生成タイミングを1PPS信号42に同期させる同期制御部39と、を備えるようにしたので、1PPS信号42がない状態から1PPS信号42が検出されたタイミングにサンプリング信号32aの生成タイミングを即座に同期させるのではなく、サンプリング信号32aの周期Tbをゆっくりと変化させながら、サンプリング信号32aのタイミングを1PPS信号42に同期させることで、IED4での保護を継続させることが可能である。また、実施の形態1にかかる保護リレーによれば、経年的あるいは温度環境などの影響によって変化する1PPS信号42号の周期変動にも追随したサンプリング信号32aの出力が可能となる。実施の形態2.実施の形態1の保護リレーは、1台のMU3と1台のIED4とから成り、1PPS信号42がない状態から1PPS信号42が検出された場合、サンプリング信号32aの周期Tbを、IED4内の保護演算に対して影響のないレベルでゆっくりと変化させることで保護演算を継続できるよう構成されている。実施の形態2の保護リレーは、1台のMU3に対してIED4が2系列化され、一方のIED4からの1PPS信号42が異常となった場合、他方のIED4からの1PPS信号42に切り替え、サンプリング信号32aの周期Tbを、正常なIED4からの1PPS信号42の周期に同期させることで、AD変換のサンプリング周期が不連続の場合でも保護を継続できるように構成されている。以下、実施の形態1と同一部分には同一符号を付してその説明を省略し、ここでは異なる部分についてのみ述べる。図5は、本発明の実施の形態2にかかる保護リレーの構成図である。図5には、母線1と、この母線1から引き出されたフィーダー線に設置されるCT2-1と、他のフィーダー線に設置されるCT2-2と、第1のMU3-1と、MU3-2と、第1のIED4-1と、第2のIED4-2とが示されている。第1のMU3-1は、CT2-1からの系統電気量をデジタルデータデータ15aにAD変換して、変換されたデータ15aをシリアルデータにしてプロセスバスケーブル5-11、5-12へ送出する。第2のMU3-2は、CT2-2からの系統電気量をデジタルデータにAD変換して、変換されたデジタルデータをシリアルデータにしてプロセスバスケーブル5-21、5-22へ送出する。第1のIED4-1は、プロセスバスケーブル5-11、5-21を介して各MU3-1、3-2からのシリアルデータを取り込み、シリアルデータからデジタルデータを復号し、このデジタルデータを用いて保護演算を実行する。また第1のIED4-1では、サンプリング同期信号生成回路図示せずによってサンプリング同期信号である第1の1PPS信号42aが生成され、第1の1PPS信号42aは、規格化回路図示せずで一定のフォーマットで規格化された後に光信号に変換され、サンプリング制御信号ケーブル6-11、6-21を介して各MU3-1、3-2へ送信される。第2のIED4-2は、プロセスバスケーブル5-12、5-22を介して各MU3-1、3-2からのシリアルデータを取り込み、このシリアルデータからデジタルデータを復号し、このデジタルデータを用いて保護演算を実行する。また第2のIED4-2では、サンプリング同期信号生成回路図示せずによってサンプリング同期信号である第2の1PPS信号42bが生成され、第2の1PPS信号42bは、規格化回路図示せずで一定のフォーマットで規格化された後に光信号に変換され、サンプリング制御信号ケーブル6-12、6-22を介して各MU3-1、3-2へ送信される。各MU3-1、3-2は、第1のIED4-1が正常な場合、第1のIED4-1からの第1の1PPS信号42aでAD変換のタイミングを制御する。また、各MU3-1、3-2は、例えば、第1のIED4-1の故障やサンプリング制御信号ケーブル6-11の断線などによって、所定期間内に第1の1PPS信号42aが伝達されない場合、第1の1PPS信号42aの異常を検出し、第1の1PPS信号42aから第2の1PPS信号42bに切り替えてAD変換のタイミングを制御する。次に、各MU3-1、3-2の構成を図6により説明する。図6は、図5に示される第1のMU3-1のブロック図である。第2のMU3-2に関しては、第1のMU3-1と同様の構成であるため、以下その説明を割愛する。図6に示される第1のMU3-1は、主たる構成として、データ出力部50、第1の規格化回路17-1、第2の規格化回路17-2、第1の光送信器18-1、第2の光送信器18-2、第1の光受信器20-1、第2の光受信器20-2、第1の復号回路22-1、第2の復号回路22-2、および制御信号出力回路21を有して構成されている。以下、第1のMU3-1の動作を説明する。CT2-1で検出されたCT電流は、入力変換器11-1~11-nによって第1のMU3-1内の信号レベルに変換され、この変換された信号は、フィルター回路12-1~12-nによって高周波成分が除去された後、サンプルホールド回路13-1~13-nに送信される。サンプルホールド回路13-1~13-nに入力された信号は、制御信号出力回路21からの制御信号21aに従って制御され、マルチプレクサ回路14に送信される。マルチプレクサ回路14に入力された各信号は、制御信号21aに従って順番に切り替えられてAD変換器15に送信される。そして、AD変換器15に入力された信号は、制御信号21aに従ってAD変換され、データ15aとしてメモリー回路16に送信される。メモリー回路16に入力されたデータ15aは、メモリー回路16で一時的に格納され、制御信号21aに含まれるデータ番号32bが順番に振りつけられ、各規格化回路17-1、17-2に送信される。各規格化回路17-1、17-2に入力された信号は、プロセスバスの一定のフォーマットで規格化された後に各光送信器18-1、18-2に送信され光信号に変換される。第1の光送信器18-1から出力された光信号は、コネクタ35-1、プロセスバスケーブル5-11、およびコネクタ41-1を介して第1のIED4-1へ送信される。また、第2の光送信器18-2から出力された光信号は、コネクタ35-3、プロセスバスケーブル5-12、およびコネクタ41-1を介して第2のIED4-2へ送信される。第1の光受信器20-1には、第1のIED4-1からの光信号がコネクタ35-2を介して入力される。第1の光受信器20-1に入力された光信号は、電気信号に変換された後、第1の復号回路22-1で第1の1PPS信号42aとして復号化され、制御信号出力回路21に入力される。第2の光受信器20-2には、第2のIED4-2からの光信号がコネクタ35-4を介して入力される。第2の光受信器20-2に入力された光信号は、電気信号に変換され後、第2の復号回路22-2で第2の1PPS信号42bとして復号化され、制御信号出力回路21に入力される。制御信号出力回路21では、第1のIED4-1が正常な場合、第1の1PPS信号42aに基づいて、サンプルホールド回路13-1~13-n、マルチプレクサ回路14、AD変換器15、およびメモリー回路16を制御するための制御信号21aが生成される。例えば、AD変換器15では、制御信号21aに含まれるサンプリング信号32aのサンプリング周期Tb毎に系統電気量のAD変換が行われ、メモリー回路16では、制御信号21aに含まれるデータ番号32bがAD変換器15からのデータ15aに付与される。また、第1の1PPS信号42aの異常が検出された場合、制御信号出力回路21では、第1の1PPS信号42aが第2の1PPS信号42bに切り替えられ、この第2の1PPS信号42bに基づいて、サンプリング周期の同期制御が行われる。次に、実施の形態2にかかる制御信号出力回路21の構成および動作を図7、8により説明する。図7は、図6に示される制御信号出力回路21のブロック図あり、図8は、図6に示される制御信号出力回路21の動作を説明するための図である。図7において、制御信号出力回路21は、主たる構成として、クロック回路30、クロック数演算部38、第1の異常検出回路33-1、第2の異常検出回路33-2、切替回路34、および同期制御部39を有して構成されている。クロック数演算部38は、時間計測回路31および計数回路37を有し、同期制御部39は、差分演算回路36、同期制御回路32、および番号出力回路40を有する。時間計測回路31には、クロック回路30からのクロック信号30aと、第1の復号回路22-1からの第1の1PPS信号42aと、第2の復号回路22-2からの第2の1PPS信号42bとが入力される。時間計測回路31は、時間Tと、第1の1PPS信号42aの周期T1aと、第2の1PPS信号42bの周期T1bと、時間T2とを計測する。時間T2は、第1の1PPS信号42aを検出してからサンプリング信号32aが生成されるまでの時間と、第2の1PPS信号42bを検出してからサンプリング信号32aが生成されるまでの時間との何れかを表す。周期T1bは、IED4-1またはIED4-1を基準にした1秒間隔である。計数回路37には、時間計測回路31からの時間T、周期T1a、周期T1b、および時間T2が入力され、クロック信号30aに基づいて、時間Tにおける第1のクロック数Pと、周期T1aにおける第2のクロック数P1と、周期T1bにおける第2のクロック数P11と、時間T2における第3のクロック数P2とが計数される。第3のクロック数P2は、第1の1PPS信号42aを検出してからサンプリング信号32aが生成されるまでの時間T2に基づくものであり、第3のクロック数P21は、第2の1PPS信号42bを検出してからサンプリング信号32aが生成されるまでの時間T2に基づくものである。第1の異常検出回路33-1は、時間計測回路31から出力された過去の第1の1PPS信号42aの周期T1aから予想される範囲T1a±T3の時間帯に第1の1PPS信号42aが検出されない場合、第1の1PPS信号42aの異常を検出し、異常検出信号33aを出力する。第2の異常検出回路33-2は、時間計測回路31から出力された第2の1PPS信号42bの周期T1bから予想される範囲T1b±T3の時間帯に第2の1PPS信号42bが検出されない場合、第2の1PPS信号42bの異常を検出し、異常検出信号33aを出力する。切替回路34は、第1の異常検出回路33-1からの異常検出信号33aを受信した場合、第2の1PPS信号42bを選択すると共に、計数回路37からの第1のクロック数Pおよび第2のクロック数P1を選択して出力する。また、切替回路34は、第2の異常検出回路33-2からの異常検出信号33aを受信した場合、第1の1PPS信号42aを選択すると共に、計数回路37からの第1のクロック数Pおよび第2のクロック数P11を選択して出力する。差分演算回路36は、1PPS信号42が検出される前に計数回路37で計測された第1のクロック数Pを記憶すると共に、切替回路34からの第2のクロック数P1P11および第3のクロック数P2P21を受信した際、第1のクロック数Pと第2のクロック数P1との差分M1し、または第1のクロック数Pと第2のクロック数P11との差分M11を演算する。同期制御回路32は、第1の1PPS信号42aが検出されたときに計数回路37で計数された第3のクロック数P2を記憶し、差分演算回路36からの差分M1と第3のクロック数P2とに基づいて、サンプリング信号32aの周期Tbを制御してサンプリング信号32aのタイミングを第1の1PPS信号42aに同期させる。また、同期制御回路32は、第2の1PPS信号42bが検出されたときに計数回路37で計数された第3のクロック数P21を記憶し、差分演算回路36からの差分M11と第3のクロック数P21とに基づいて、サンプリング信号32aの周期Tbを制御してサンプリング信号32aのタイミングを第2の1PPS信号42bに同期させる。図8において、A1の横軸上の実線矢印は、実際に入力される第1の1PPS信号42aの受信タイミングを表している。A1に示される破線矢印は、実際には入力されないが、過去の第1の1PPS信号42aから予想される周期T1aで入力されるはずの第1の1PPS信号42aを表している。すなわち、点線矢印は、何らかの原因で第1の1PPS信号42aが途切れたことを表している。A2の横軸状上の矢印は、第1の1PPS信号42aが途切れた後に一定周期で入力される第2の1PPS信号42bを表している。以下、図8に示される1から8までの符号を用いて制御信号出力回路21の動作を具体的に説明する。1第1の1PPS信号42aが入力されているとき、同期制御回路32は、第1の1PPS信号42aの周期に同期したサンプリング信号32aをクロック信号30aによって生成する。図8には、データ番号32bが0のサンプリング信号32aの生成タイミングが第1の1PPS信号42aのタイミングに同期している状態が示されている。2ある時点で第1の1PPS信号42aに異常が生じたことによって、例えばT1aにT3を加算した時間予想される範囲の時間帯までに第1の1PPS信号42aが検出されない場合、第1の異常検出回路33-1は、異常検出信号33aを出力する。例えば、第1の異常検出回路33-1は、実線矢印の第1の1PPS信号42aを正常と判定するが、点線矢印の第1の1PPS信号42aに関しては上記時間帯に受信されなかったため異常と判定する。3切替回路34は、第1の異常検出回路33-1からの異常検出信号33aを受信したとき、第2の1PPS信号42bを選択して同期制御回路32へ出力する。同期制御回路32では、切替回路34からの第2の1PPS信号42bにより、第1の1PPS信号42aから第2の1PPS信号42bに切り替わったと認識される。ここで、第1の1PPS信号42aと第2の1PPS信号42bとが共にGPSにより制御されている場合、それらの信号の周期は同一となるため同期がとれる。ただし、これらの信号がGPSの代わりに各IED4-1、4-2の夫々の内部クロックで生成されている場合、夫々の発振器素子の個体差により、周期T1aと周期T1bとは同一にならない。従って、図8に示されるように、点線矢印で示される周期T1aと実線矢印で示される周期T1bとの同期がとれないこととなり、例えば、1つ目の第2の1PPS信号42bのタイミングとデータ番号32bが1のサンプリング信号32aのタイミングとがずれた状態となる。4第2の1PPS信号42bが検出された場合、時間計測回路31は、第2の1PPS信号42bを検出した時点からこの第2の1PPS信号42bの後のサンプリング信号32aが生成されるまでの期間時間T2を計測する。計測された時間T2は、計数回路37に送信され、この時間T2に相当するクロック数が計数される。5時間T2がサンプリング周期Tbの2分の1未満T2<Tb/2、すなわち時間T2が125μsP21が500クロック未満の場合、同期制御回路32は、1つ目の第2の1PPS信号42bが検出された後に生成されるサンプリング信号32aに、データ番号32bとして0を付与して番号出力回路40へ送信する。一方、この時間T2がサンプリング周期Tbの2分の1以上T2≧Tb/2、すなわち時間T2が125μsP21が500クロック以上の場合、同期制御回路32は、上記サンプリング信号32aに、データ番号32bとして1を付与して番号出力回路40へ送信する。図8の例では、T2が125μs以上と仮定して、1のデータ番号32bが付加されている。6次に、時間計測回路31は、第2の1PPS信号42bの周期T1bを計測し、計数回路37は、この周期T1bにおける第2のクロック数P11を計数する。ここで、周期T1bが計測されるまでは、第1のIED4-1のクロック基準による4kHzのサンプリング信号32aが生成されていたが、第2の1PPS信号42bへの切替後は、第2のIED4-2のクロック基準による4kHzのサンプリング信号32aが生成される。実施の形態1で説明したように、MU3や各IED4-1、4-2で使用されるクロックの精度は、通常、数十PPM程度であり、その精度を10PPMと仮定した場合、1秒間の誤差は、最大20μsとなる。クロック周波数を4MHzと仮定すると、サンプリング周期Tbは、1000クロック分に相当するため、20μsのクロック誤差は、80クロックに相当する。すなわち、第2のIED4-2を基準にした1秒間隔の周期T1bと、MU3を基準にした1秒間隔の時間Tとの間には、1秒間で最大80クロックの差異がでることになる。従って、第2のクロック数P11は、上述したクロック誤差を例にした場合、例えば4000080となる。従って、時間Tにおける第1のクロック数P=4000000と第2のクロック数P11=4000080との間には、80クロックの差分が存在する。差分演算回路36は、この第1のクロック数Pと第2のクロック数P11との差分M11を求め、同期制御回路32へ出力する。7同期制御回路32は、この差分M11のクロック数に相当するサンプリング信号32aに関して、その周期Tbを実施の形態1と同様に補正する。このように、同期制御回路32は、差分M11の値に応じて、サンプリング信号32aの周期Tbを制御する周期Tbを長くまたは短くすることで、例えば、図8に示される3つめの第2の1PPS信号42bのタイミングにデータ番号32bが0のサンプリング信号32aの生成タイミングを同期させる。8なお、第1の1PPS信号42aから第2の1PPS信号42bに切り替わった場合、第2の1PPS信号42bとサンプリング信号32aとは、上述した第3のクロック数P21分だけ同期していないこととなる。そこで、同期制御回路32は、第2の1PPS信号42bの2周期目において、第3のクロック数P21に相当するサンプリング信号32aに関して、その周期TbをIED4内の保護演算に影響のない短い時間例えば1クロックだけ補正する。なお、クロックの補正量は、1クロックに限定されるものではなく、保護演算に影響が範囲であれば2クロック以上であってもよい。時間T2がサンプリング周期Tbの2分の1未満T2<Tb/2、すなわち第3のクロック数P21が500クロック未満例えば400クロックの場合、同期制御回路32は、第2の1PPS信号42bの2周期目におけるデータ番号32bが0から399までのサンプリング信号32aの周期Tbを、例えば999クロック=1000クロック-1クロックに補正する。また、同期制御回路32は、残りのサンプリング信号32a、すなわちデータ番号32bが400から3999までのサンプリング信号32aの周期Tbを1000クロックとする。時間T2がサンプリング周期Tbの2分の1以上T2≧Tb/2、すなわち第3のクロック数P21が500クロック以上例えば900クロックの場合、同期制御回路32は、第2の1PPS信号42bの2周期目におけるデータ番号32bが1から90までのサンプリング信号32aの周期Tbを、例えば1001クロック=1000クロック1クロックに補正する。また、同期制御回路32は、残りのサンプリング信号32a、すなわちデータ番号32bが100から3999までのサンプリング信号32aの周期Tbを1000クロックとする。このように、同期制御回路32は、第3のクロック数P21に相当するサンプリング信号32aの周期Tbを制御する周期Tbを長くまたは短くすることで、例えば、3つめの第2の1PPS信号42bのタイミングにおいて時間T2分の同期ずれが解消され、第2の1PPS信号42bのタイミングにデータ番号32bが0のサンプリング信号32aの生成タイミングを同期させることが可能である。なお、図8に示されるTb1は、周期T1bおよび時間T2を用いて補正されたサンプリング信号32aの生成周期を示し、例えば1から99までのサンプリング信号32aは1001クロック毎に生成される。そして、100から3999までのサンプリング信号32aは、1000クロック毎の周期で生成される。以上に説明したようの実施の形態2にかかるクロック数演算回路38は、第1の外部機器第1のIED4-1からの同期信号第1の1PPS信号42aの周期T1a内のクロック数と第2の外部機器第2のIED4-2からの同期信号第2の1PPS信号42bの周期T1b内のクロック数とを各々第2のクロック数P1、P11として求め、第1の1PPS信号42aを検出してからサンプリング信号32aが生成されるまでの時間T2内のクロック数と第2の1PPS信号42bを検出してからサンプリング信号32aが生成されるまでの時間T2内のクロック数とを各々第3のクロック数P2、P21として求め、同期制御部39は、第1の1PPS信号42aの異常が検出された場合、第1のクロック数Pと第2の1PPS信号42bに係る第2のクロック数P11との差分M11を求め、この差分M11と第2の1PPS信号42bに係る第3のクロック数P21とに基づいて、サンプリング信号32aの周期Tbを制御してサンプリング信号32aの生成タイミングを第2の1PPS信号42bに同期させるようにしたので、第1の1PPS信号42aから第2の1PPS信号42bに切り替わったタイミングに、サンプリング信号32aの生成タイミングを即座に同期させるのではなく、サンプリング信号32aの周期Tbをゆっくりと変化させながら、サンプリング信号32aのタイミングを第2の1PPS信号42bに同期させることで、IED4での保護を継続させることが可能である。また、実施の形態1にかかる保護リレーと同様に、経年的あるいは温度環境などの影響によって変化する1PPS信号42a、42bの周期変動にも追随したサンプリング信号32aの出力が可能となる。また、実施の形態2にかかる保護制御装置は、各IED4-1、4-2の発振器素子の個体差により各信号の周期が同一でない場合でも上述した効果を得ることができる。また、実施の形態1、2にかかる同期制御部39は、サンプリング信号32aの周期Tbを自己のクロック単位例えば1クロックで制御するようにしたので、IED4内の保護演算に影響を与えることなくサンプリング信号32aのタイミングを1PPS信号42に同期させることが可能である。また、実施の形態1、2にかかる保護制御装置は、同期信号としてGPSGlobalPositioningSystemからの1PPS信号42、42a、42bを用いてサンプリング信号32aの周期Tbを制御するようにしたので、変電所機器の全体をGPSによるサンプリングも含めた時刻同期化することも可能である。また、この1PPS信号42、42a、42bは、時刻ログの時刻同期用して利用できる。また、上記説明では、この発明の用途として、サンプリング同期信号として1PPS信号42を用いた例を説明したが、IEEE1588規格やIRIG-B規格の信号をサンプリング同期信号として用いた場合でも同様の効果を得ることができる。また、実施の形態1、2にかかる保護制御装置は、本発明の内容の一例を示すものであり、更なる別の公知技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、一部を省略する等、変更して構成することも可能であることは無論である。