第1乃至第9のトランジスタと、第1の入力信号生成回路と、第2の入力信号生成回路と、を有し、前記第1のトランジスタの第1の端子と、前記第2のトランジスタの第1の端子とは第1の出力端子と電気的に接続され、前記第3のトランジスタの第1の端子と、前記第4のトランジスタの第1の端子とは第2の出力端子と電気的に接続され、前記第1の入力信号生成回路は、第5のトランジスタと、第6のトランジスタとを有し、前記第5のトランジスタの第1の端子と、前記第6のトランジスタの第1の端子とは、電気的に接続され前記第1の入力信号生成回路の出力端子として機能し、前記第2の入力信号生成回路は、第7乃至第9のトランジスタを有し、前記第7のトランジスタの第2の端子と、前記第8のトランジスタの第2の端子と、前記第9のトランジスタの第1の端子とは電気的に接続されて前記第2の入力信号生成回路の出力端子として機能し、前記第1のトランジスタのゲート端子と、前記第3のトランジスタのゲート端子と、前記第1の入力信号生成回路の出力端子と、は電気的に接続され、前記第2のトランジスタのゲート端子と、前記第4のトランジスタのゲート端子と、前記第2の入力信号生成回路の出力端子と、は電気的に接続され、前記第6のトランジスタのチャネル長は、前記第3のトランジスタのチャネル長及び前記第4のトランジスタのチャネル長よりも大きく、前記第9のトランジスタのチャネル長は、前記第3のトランジスタのチャネル長及び前記第4のトランジスタのチャネル長よりも大きいパルス信号出力回路。前記第1のトランジスタの第2の端子と、前記第3のトランジスタの第2の端子には、第1のクロック信号が入力され、前記第2のトランジスタの第2の端子と、前記第4のトランジスタの第2の端子と、前記第6のトランジスタの第2の端子と、前記第9のトランジスタの第2の端子には、第1の電位が与えられ、前記第5のトランジスタの第2の端子と、前記第7のトランジスタの第1の端子と、前記第8のトランジスタの第1の端子には、前記第1の電位より高い第2の電位が与えられ、前記第5のトランジスタのゲート端子と、前記第9のトランジスタのゲート端子には第1のパルス信号が入力され、前記第6のトランジスタのゲート端子には前記第2の入力信号生成回路の出力信号が入力され、前記第7のトランジスタのゲート端子には第3のパルス信号が入力され、前記第8のトランジスタのゲート端子には第2のクロック信号が入力され、前記第1の出力端子または前記第2の出力端子から、第2のパルス信号を出力する請求項1に記載のパルス信号出力回路。前記第6のトランジスタまたは前記第9のトランジスタの少なくとも一が、直列配置された少なくとも2つのゲートを有するマルチゲート型のトランジスタである請求項1または2に記載のパルス信号出力回路。第1乃至第11のトランジスタと、第1の入力信号生成回路と、第2の入力信号生成回路と、を有し、前記第1のトランジスタの第1の端子と、前記第2のトランジスタの第1の端子とは第1の出力端子と電気的に接続され、前記第3のトランジスタの第1の端子と、前記第4のトランジスタの第1の端子とは第2の出力端子と電気的に接続され、前記第1の入力信号生成回路は、第5のトランジスタ乃至第7のトランジスタを有し、前記第5のトランジスタの第1の端子と、前記第6のトランジスタの第1の端子と、前記第7のトランジスタの第1の端子と、は電気的に接続され、前記第7のトランジスタの第2の端子は、前記第1の入力信号生成回路の出力端子として機能し、前記第2の入力信号生成回路は、第8乃至第11のトランジスタを有し、前記第11のトランジスタの第2の端子と、前記第9のトランジスタの第1の端子とは電気的に接続され、前記第9のトランジスタの第2の端子と、前記第8のトランジスタの第2の端子と、前記第10のトランジスタの第1の端子とは電気的に接続されて前記第2の入力信号生成回路の出力端子として機能し、前記第1のトランジスタのゲート端子と、前記第3のトランジスタのゲート端子と、前記第1の入力信号生成回路の出力端子と、は電気的に接続され、前記第2のトランジスタのゲート端子と、前記第4のトランジスタのゲート端子と、前記第2の入力信号生成回路の出力端子と、は電気的に接続され、前記第6のトランジスタのチャネル長は、前記第3のトランジスタのチャネル長及び前記第4のトランジスタのチャネル長よりも大きく、前記第10のトランジスタのチャネル長は、前記第3のトランジスタのチャネル長及び前記第4のトランジスタのチャネル長よりも大きいパルス信号出力回路。前記第1のトランジスタの第2の端子と、前記第3のトランジスタの第2の端子には、第1のクロック信号が入力され、前記第2のトランジスタの第2の端子と、前記第4のトランジスタの第2の端子と、前記第6のトランジスタの第2の端子と、前記第10のトランジスタの第2の端子には、第1の電位が与えられ、前記第5のトランジスタの第2の端子と、前記第7のトランジスタのゲート端子と、前記第8のトランジスタの第1の端子と、前記第11のトランジスタの第1の端子には、前記第1の電位より高い第2の電位が与えられ、前記第5のトランジスタのゲート端子と、前記第10のトランジスタのゲート端子には第1のパルス信号が入力され、前記第6のトランジスタのゲート端子には前記第2の入力信号生成回路の出力信号が入力され、前記第8のトランジスタのゲート端子には第3のパルス信号が入力され、前記第9のトランジスタのゲート端子には第2のクロック信号が入力され、前記第11のトランジスタのゲート端子には前記第3のクロック信号が入力され、前記第1の出力端子または前記第2の出力端子から、第2のパルス信号を出力する請求項4に記載のパルス信号出力回路。前記第6のトランジスタまたは前記第10のトランジスタの少なくとも一が、直列配置された少なくとも2つのゲートを有するマルチゲート型のトランジスタである請求項4または5に記載のパルス信号出力回路。一方の端子が、前記第2のトランジスタのゲート端子と、前記第4のトランジスタのゲート端子と、前記第2の入力信号生成回路の出力端子と、が電気的に接続されたノードに電気的に接続した容量素子をさらに有する請求項1乃至6に記載のパルス信号出力回路。駆動回路は、パルス信号出力回路を含むシフトレジスタなどによって構成される。当該シフトレジスタが単極性のトランジスタによって構成される場合、動作が不安定になるなどの問題が生じることがある。上述の問題に鑑み、本発明の一態様は、安定して動作することが可能なパルス信号出力回路及びそれを含むシフトレジスタを提供することを課題の一とする。安定して動作することが可能なパルス信号出力回路及びそれを含むシフトレジスタを提供することを課題の一とする。前記パルス信号出力回路の一形態は、一のトランジスタのソース端子またはドレイン端子が他のトランジスタのゲート電極に接続され、前記他のトランジスタのソース端子またはドレイン端子が前記パルス信号出力回路の出力端子を形成し、前記一のトランジスタのチャネル長を、前記他のトランジスタのチャネル長よりも大きくする。これによって、前記他のトランジスタのゲート電位を変化させるリーク電流を抑制して、前記パルス信号出力回路の誤作動を防止することができる。より具体的には、例えば次のような構成を採用することができる。本発明の一態様は、第1乃至第9のトランジスタと、第1の入力信号生成回路と、第2の入力信号生成回路と、を有し、第1のトランジスタの第1の端子と、第2のトランジスタの第1の端子とは第1の出力端子と電気的に接続され、第3のトランジスタの第1の端子と、第4のトランジスタの第1の端子とは第2の出力端子と電気的に接続され、第1の入力信号生成回路は、第5のトランジスタと、第6のトランジスタとを有し、第5のトランジスタの第1の端子と、第6のトランジスタの第1の端子とは、電気的に接続され第1の入力信号生成回路の出力端子として機能し、第2の入力信号生成回路は、第7乃至第9のトランジスタを有し、第7のトランジスタの第2の端子と、第8のトランジスタの第2の端子と、第9のトランジスタの第1の端子とは電気的に接続されて第2の入力信号生成回路の出力端子として機能し、第1のトランジスタのゲート端子と、第3のトランジスタのゲート端子と、第1の入力信号生成回路の出力端子と、は電気的に接続され、第2のトランジスタのゲート端子と、第4のトランジスタのゲート端子と、第2の入力信号生成回路の出力端子と、は電気的に接続され、第6のトランジスタのチャネル長は、第3のトランジスタのチャネル長及び第4のトランジスタのチャネル長よりも大きく、第9のトランジスタのチャネル長は、第3のトランジスタのチャネル長及び第4のトランジスタのチャネル長よりも大きいパルス信号出力回路である。また、上記のパルス信号出力回路において、第1のトランジスタの第2の端子と、第3のトランジスタの第2の端子には、第1のクロック信号が入力され、第2のトランジスタの第2の端子と、第4のトランジスタの第2の端子と、第6のトランジスタの第2の端子と、第9のトランジスタの第2の端子には、第1の電位が与えられ、第5のトランジスタの第2の端子と、第7のトランジスタの第1の端子と、第8のトランジスタの第1の端子には、第1の電位より高い第2の電位が与えられ、第5のトランジスタのゲート端子と、第9のトランジスタのゲート端子には第1のパルス信号が入力され、第6のトランジスタのゲート端子には第2の入力信号生成回路の出力信号が入力され、第7のトランジスタのゲート端子には第3のパルス信号が入力され、第8のトランジスタのゲート端子には第2のクロック信号が入力され、第1の出力端子または第2の出力端子から、第2のパルス信号を出力するのが好ましい。また、上記のパルス信号出力回路において、第6のトランジスタまたは第9のトランジスタの少なくとも一が、直列配置された少なくとも2つのゲートを有するマルチゲート型のトランジスタであってもよい。また、本発明の別の一態様は、第1乃至第11のトランジスタと、第1の入力信号生成回路と、第2の入力信号生成回路と、を有し、第1のトランジスタの第1の端子と、第2のトランジスタの第1の端子とは第1の出力端子と電気的に接続され、第3のトランジスタの第1の端子と、第4のトランジスタの第1の端子とは第2の出力端子と電気的に接続され、第1の入力信号生成回路は、第5のトランジスタ乃至第7のトランジスタを有し、第5のトランジスタの第1の端子と、第6のトランジスタの第1の端子と、第7のトランジスタの第1の端子と、は電気的に接続され、第7のトランジスタの第2の端子は、第1の入力信号生成回路の出力端子として機能し、第2の入力信号生成回路は、第8乃至第11のトランジスタを有し、第11のトランジスタの第2の端子と、第9のトランジスタの第1の端子とは電気的に接続され、第9のトランジスタの第2の端子と、第8のトランジスタの第2の端子と、第10のトランジスタの第1の端子とは電気的に接続されて第2の入力信号生成回路の出力端子として機能し、第1のトランジスタのゲート端子と、第3のトランジスタのゲート端子と、第1の入力信号生成回路の出力端子と、は電気的に接続され、第2のトランジスタのゲート端子と、第4のトランジスタのゲート端子と、第2の入力信号生成回路の出力端子と、は電気的に接続され、第6のトランジスタのチャネル長は、第3のトランジスタのチャネル長及び第4のトランジスタのチャネル長よりも大きく、第10のトランジスタのチャネル長は、第3のトランジスタのチャネル長及び第4のトランジスタのチャネル長よりも大きいパルス信号出力回路である。また、上記のパルス信号出力回路において、第1のトランジスタの第2の端子と、第3のトランジスタの第2の端子には、第1のクロック信号が入力され、第2のトランジスタの第2の端子と、第4のトランジスタの第2の端子と、第6のトランジスタの第2の端子と、第10のトランジスタの第2の端子には、第1の電位が与えられ、第5のトランジスタの第2の端子と、第7のトランジスタのゲート端子と、第8のトランジスタの第1の端子と、第11のトランジスタの第1の端子には、第1の電位より高い第2の電位が与えられ、第5のトランジスタのゲート端子と、第10のトランジスタのゲート端子には第1のパルス信号が入力され、第6のトランジスタのゲート端子には第2の入力信号生成回路の出力信号が入力され、第8のトランジスタのゲート端子には第3のパルス信号が入力され、第9のトランジスタのゲート端子には第2のクロック信号が入力され、第11のトランジスタのゲート端子には第3のクロック信号が入力され、第1の出力端子または第2の出力端子から、第2のパルス信号を出力するのが好ましい。また、上記のパルス信号出力回路において、第6のトランジスタまたは第10のトランジスタの少なくとも一が、直列配置された少なくとも2つのゲートを有するマルチゲート型のトランジスタであってもよい。また、上述した本発明の一態様のパルス信号出力回路において、一方の端子が、第2のトランジスタのゲート端子と、第4のトランジスタのゲート端子と、第2の入力信号生成回路の出力端子と、が電気的に接続されたノードに電気的に接続した容量素子をさらに有していてもよい。また、上記において、複数のトランジスタのいずれかに酸化物半導体を用いるのが好適である。また、上記のパルス信号出力回路を複数用いて、シフトレジスタを構成することができる。なお、上記において、酸化物半導体を用いてトランジスタを構成することがあるが、開示する発明はこれに限定されない。なお、本明細書等において上や下という用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極という表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、本明細書等において電極や配線という用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線という用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインという用語は、入れ替えて用いることができるものとする。なお、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。安定して動作することが可能なパルス信号出力回路及びそれを含むシフトレジスタを提供することができる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、パルス信号出力回路、およびパルス信号出力回路を含むシフトレジスタの構成例およびその動作に関して図1乃至図4を参照して説明する。回路構成はじめに、パルス信号出力回路、およびパルス信号出力回路を含むシフトレジスタの回路構成例について図1を参照して説明する。本実施の形態で示すシフトレジスタは、第1のパルス信号出力回路10_1~第nのパルス信号出力回路10_nn≧2と、クロック信号を伝達する第1の信号線11~第4の信号線14を有する図1A参照。第1の信号線11には第1のクロック信号CLK1が与えられ、第2の信号線12には第2のクロック信号CLK2が与えられ、第3の信号線13には第3のクロック信号CLK3が与えられ、第4の信号線14に第4のクロック信号CLK4が与えられる。クロック信号は、一定の間隔でH信号高電位とL信号低電位を繰り返す信号である。ここでは、第1のクロック信号CLK1~第4のクロック信号CLK4は、1/4周期ずつ遅延した信号とする。本実施の形態では、上記クロック信号を利用して、パルス信号出力回路の制御等を行う。第1のパルス信号出力回路10_1~第nのパルス信号出力回路10_nは、それぞれ、第1の入力端子21、第2の入力端子22、第3の入力端子23、第4の入力端子24、第5の入力端子25、第1の出力端子26、第2の出力端子27を有する図1B参照。第1の入力端子21、第2の入力端子22及び第3の入力端子23は、第1の信号線11~第4の信号線14のいずれかと電気的に接続される。例えば、第1のパルス信号出力回路10_1は、第1の入力端子21が第1の信号線11と電気的に接続され、第2の入力端子22が第2の信号線12と電気的に接続され、第3の入力端子23が第3の信号線13と電気的に接続されている。また、第2のパルス信号出力回路10_2は、第1の入力端子21が第2の信号線12と電気的に接続され、第2の入力端子22が第3の信号線13と電気的に接続され、第3の入力端子23が第4の信号線14と電気的に接続されている。なお、ここでは、第nのパルス信号出力回路10_nと接続される信号線が、第2の信号線12、第3の信号線13、第4の信号線14である場合を示しているが、接続される信号線は、nの値によって異なるものになる。このため、ここで示す構成はあくまでも一例に過ぎないことを付記する。また、本実施の形態で示すシフトレジスタの第mのパルス信号出力回路m≧2において、第4の入力端子24は第m-1のパルス信号出力回路の第1の出力端子26と電気的に接続され、第5の入力端子25は第m2のパルス信号出力回路の第1の出力端子26と電気的に接続され、第1の出力端子26は第m1のパルス信号出力回路の第4の入力端子24と電気的に接続され、第2の出力端子27はOUTmに信号を出力する。例えば、第3のパルス信号出力回路10_3では、第4の入力端子24は第2のパルス信号出力回路10_2の第1の出力端子26と電気的に接続され、第5の入力端子25は第5のパルス信号出力回路10_5の第1の出力端子26と電気的に接続され、第1の出力端子26は第4のパルス信号出力回路10_4の第4の入力端子24及び第1のパルス信号出力回路10_1の第5の入力端子25と電気的に接続されている。また、第1のパルス信号出力回路10_1では、第4の入力端子24に第5の配線15からの第1のスタートパルスSP1が入力される。また、第kのパルス信号出力回路10_kkは2以上n以下の自然数では、第4の入力端子24に前段の出力パルスが入力される。また、第nー1のパルス信号出力回路10_nー1では、第5の入力端子25に第2のスタートパルスSP2が入力される。また、第nのパルス信号出力回路10_nでは、第5の入力端子25に第3のスタートパルスSP3が入力される。なお、第2のスタートパルスSP2及び第3のスタートパルスSP3は、外部より入力される信号としてもよいし、回路内部で生成される信号としてもよい。次に、第1のパルス信号出力回路10_1~第nのパルス信号出力回路10_nの具体的な構成に関して説明する。第1のパルス信号出力回路10_1~第nのパルス信号出力回路10_nの各々は、第1のトランジスタ101~第4のトランジスタ104で構成されるパルス信号生成回路と、第5のトランジスタ105~第7のトランジスタ107で構成される第1の入力信号生成回路と、第8のトランジスタ108~第11のトランジスタ111で構成される第2の入力信号生成回路と、を含む図1C参照。また、上述した第1の入力端子21~第5の入力端子25に加え、第1の電源線31および第2の電源線32から、第1のトランジスタ101~第11のトランジスタ111に信号が供給される。パルス信号生成回路の具体的な構成例は次の通りである。第1のトランジスタ101の第1の端子ソース端子とドレイン端子の一方、以下同じと、第2のトランジスタ102の第1の端子とは、第1の出力端子26と電気的に接続される。同様に、第3のトランジスタ103の第1の端子と、第4のトランジスタ104の第1の端子とは、第2の出力端子27と電気的に接続される。そして、第1のトランジスタ101のゲート端子と、第3のトランジスタ103のゲート端子と、第1の入力信号生成回路の出力端子と、は電気的に接続される。また、第2のトランジスタ102のゲート端子と、第4のトランジスタ104のゲート端子と、第2の入力信号生成回路の出力端子と、は電気的に接続される。第1のトランジスタ101の第2の端子ソース端子とドレイン端子の他方、以下同じには、第1のクロック信号が入力される。また、第1のトランジスタ101の第2の端子は、パルス信号出力回路の第1の入力端子21としても機能する。第2のトランジスタ102の第2の端子には、第1の電源線31を介して第1の電位例えば、低電位VSSが与えられる。第3のトランジスタ103の第2の端子には第1のクロック信号が入力され、パルス信号出力回路の第1の入力端子21としても機能する。第4のトランジスタ104の第2の端子には、第1の電源線31を介して第1の電位が与えられる。第1の入力信号生成回路の具体的な構成例は次の通りである。第5のトランジスタ105の第1の端子と、第6のトランジスタ106の第1の端子と、第7のトランジスタ107の第1の端子と、は電気的に接続される。また、第7のトランジスタ107の第2の端子は、第1の入力信号生成回路の出力端子として機能する。第5のトランジスタ105の第2の端子には、第2の電源線32を介して第2の電位が与えられ、第6のトランジスタ106の第2の端子には、第1の電源線31を介して第1の電位が与えられ、第5のトランジスタ105のゲート端子には、前段からのパルス信号第1のパルス信号出力回路ではスタートパルス信号を含むが入力される。また、第5のトランジスタ105のゲート端子は、第1の入力信号生成回路の第1の入力端子として機能すると共に、パルス信号出力回路の第4の入力端子24としても機能する。第6のトランジスタ106のゲート端子には、第2の入力信号生成回路の出力信号が入力される。また、第6のトランジスタ106のゲート端子は、第1の入力信号生成回路の第2の入力端子として機能する。第7のトランジスタ107のゲート端子には第2の電源線32を介して第2の電位が与えられる。なお、本実施の形態では、第7のトランジスタ107を設けているが、第7のトランジスタ107を設けない構成としても良い。第7のトランジスタ107を設ける場合には、ブートストラップ動作に起因して生じうる第5のトランジスタ105の第1の端子の電位上昇を抑制できる。つまり、第5のトランジスタ105のゲートとソースの間またはゲートとドレインの間に大きなバイアス電圧が加わることを防止できるため、第5のトランジスタ105の劣化を抑制することができる。第2の入力信号生成回路の具体的な構成例は次の通りである。第11のトランジスタ111の第2の端子と、第9のトランジスタ109の第1の端子とは電気的に接続される。また、第9のトランジスタの第2の端子と、第8のトランジスタの第2の端子と、第10のトランジスタの第1の端子とは電気的に接続されて第2の入力信号生成回路の出力端子として機能する。第8のトランジスタ108の第1の端子と、第11のトランジスタ111の第1の端子には、第2の電源線32を介して第2の電位が与えられる。第10のトランジスタ110の第2の端子には、第1の電源線31を介して第1の電位が与えられる。第8のトランジスタ108のゲート端子には2段後ろからのパルス信号が入力される。また、第8のトランジスタ108のゲート端子は、第2の入力信号生成回路の第1の入力端子として機能すると共に、パルス信号出力回路の第5の入力端子25としても機能する。第9のトランジスタ109のゲート端子には第2のクロック信号が入力される。また、第9のトランジスタ109のゲート端子は、第2の入力信号生成回路の第2の入力端子として機能すると共に、パルス信号出力回路の第2の入力端子22としても機能する。第10のトランジスタ110のゲート端子には前段からのパルス信号第1のパルス信号出力回路ではスタートパルス信号が入力される。また、第10のトランジスタ110のゲート端子は、第2の入力信号生成回路の第3の入力端子として機能すると共に、パルス信号出力回路の第4の入力端子24としても機能する。第11のトランジスタ111のゲート端子には第3のクロック信号が入力される。また、第11のトランジスタ111のゲート端子は、第2の入力信号生成回路の第4の入力端子として機能すると共に、パルス信号出力回路の第3の入力端子23としても機能する。なお、本実施の形態で示すパルス信号出力回路において、第6のトランジスタ106のチャネル長は、第3のトランジスタ103のチャネル長及び第4のトランジスタ104のチャネル長よりも大きい。また、第10のトランジスタ110のチャネル長は、第3のトランジスタ103のチャネル長及び第4のトランジスタ104のチャネル長よりも大きい。これによって、第6のトランジスタ106及び第10のトランジスタ110のしきい値電圧のシフト量を低減し、劣化を抑制することができる。なお、上述したパルス信号出力回路の各構成パルス信号生成回路、第1の入力信号生成回路、および、第2の入力信号生成回路の構成例などは一例にすぎず、開示する発明がこれに限定されるものではない。本実施の形態の以下の説明では、図1Cに示すパルス信号出力回路において第1のトランジスタ101のゲート端子と、第3のトランジスタ103のゲート端子と、第1の入力信号生成回路の出力端子と、の接続により構成されるノードを、ノードAとする。また、第2のトランジスタ102のゲート端子と、第4のトランジスタ104のゲート端子と、第2の入力信号生成回路の出力端子と、の接続により構成されるノードを、ノードBとする。上記ノードAと第1の出力端子26との間には、ブートストラップ動作を好適に行うための容量素子を設けても良い。また、上記ノードBの電位を保持するために、ノードBに電気的に接続された容量素子を設けてもよい。なお、第1のトランジスタ101~第11のトランジスタ111には、酸化物半導体を用いるのが好適である。酸化物半導体を用いることにより、トランジスタのオフ電流を低減することができる。また、非晶質シリコンなどと比較して、オン電流および電界効果移動度を高めることが出来る。また、トランジスタの劣化を抑制することができる。これにより、消費電力が小さく、高速動作が可能で、動作の正確性が高められた電子回路が実現する。なお、酸化物半導体を用いたトランジスタについては後の実施の形態において詳述するから、ここでは省略する。動作次に、図1に示すシフトレジスタの動作について図2乃至図4を参照して説明する。具体的には、図2に示すタイミングチャート中の、第1の期間51~第6の期間56の各期間における動作を、図3および図4を用いて説明する。タイミングチャート中、CLK1~CLK4はそれぞれクロック信号を示し、SP1は第1のスタートパルスを示し、OUT1~OUT4は、第1のパルス信号出力回路10_1~第4のパルス信号出力回路10_4の第2の出力端子からの出力を示し、ノードAおよびノードBはそれぞれノードAおよびノードBの電位を示し、SROUT1~SROUT4は、第1のパルス信号出力回路10_1~第4のパルス信号出力回路10_4の第1の出力端子からの出力を示す。なお、以下の説明において、第1のトランジスタ101~第11のトランジスタ111は、全てnチャネル型のトランジスタであるものとする。また、図3および図4において、トランジスタが実線で表現されている場合には、当該トランジスタが導通状態オン状態にあることを表し、破線で表現されている場合には、当該トランジスタが非導通状態オフ状態にあることを表すものとする。代表的に、第1のパルス信号出力回路10_1の動作について説明する。第1のパルス信号出力回路10_1の構成は、上述の通りである。また、入力される各信号、供給される各電位の関係も上述の通りである。なお、以下の説明では、各入力端子および各電源線に与えられる高電位Hレベル、H信号などとも呼ぶは全てVDDとし、低電位Lレベル、L信号などとも呼ぶは全てVSSとする。第1の期間51において、SP1がHレベルであるから、第1のパルス信号出力回路10_1の第4の入力端子24として機能する第5のトランジスタ105のゲート端子と第10のトランジスタ110のゲート端子に高電位が与えられ、第5のトランジスタ105と第10のトランジスタ110は導通状態になる。第1の期間51においてはCLK3もHレベルであるため、第11のトランジスタ111もオン状態となる。また、第7のトランジスタ107のゲート端子には高電位が与えられているため、第7のトランジスタ107もオン状態となる図3A参照。第5のトランジスタ105と第7のトランジスタ107がオン状態となることにより、ノードAの電位は上昇する。また、第10のトランジスタ110がオン状態となることにより、ノードBの電位は下降する。第5のトランジスタ105の第2の端子の電位はVDDであるため、第5のトランジスタ105の第1の端子の電位は、第2の端子の電位から第5のトランジスタ105のしきい値電圧分低下した値VDD-Vth105となる。そして、第7のトランジスタ107のゲート端子の電位がVDDであるため、第7のトランジスタ107のしきい値電圧Vth107がVth105以上の場合には、ノードAの電位はVDD-Vth107となって第7のトランジスタ107がオフ状態となる。一方、Vth107がVth105未満の場合には、第7のトランジスタ107はオン状態を保ったまま、ノードAの電位はVDD-Vth105まで上昇する。以下、第1の期間51におけるノードAの電位の到達点をVAHとする。ここで、Vth105およびVth107は、それぞれ、第5のトランジスタ105および第7のトランジスタ107のしきい値電圧である。以下、他のトランジスタについても同様とする。ノードAの電位がVAHにまで達すると、第5のトランジスタ105および第7のトランジスタ107がオフ状態となり、ノードAは、VAHを維持したまま浮遊状態となる。ノードAの電位がVAHになると、第1のトランジスタ101および第3のトランジスタ103がオン状態となる。ここで、CLK1はLレベルであるため、第1の出力端子26及び第2の出力端子27からはLレベルが出力される。第2の期間52においては、CLK1がLレベルからHレベルに切り替わる。ここで、第1のトランジスタ101及び第3のトランジスタ103はオン状態であるため、第1の出力端子26の電位及び第2の出力端子27の電位が上昇する。さらに、第1のトランジスタ101のゲート端子とソース端子またはドレイン端子との間には容量が存在し、これによってゲート端子とソース端子またはドレイン端子とが容量結合されている。同様に、第3のトランジスタ103のゲート端子とソース端子またはドレイン端子との間には容量が存在し、これによってゲート端子とソース端子またはドレイン端子とが容量結合されている。したがって、第1の出力端子26の電位及び第2の出力端子27の電位の上昇と共に、浮遊状態であるノードAの電位が上昇することになるブートストラップ動作。ノードAの電位は最終的にVDDVth101より高くなり、第1の出力端子26の電位および第2の出力端子27の電位はVDDHレベルとなる図2および図3B参照。また、第2の期間52においては、第10のトランジスタ110がオン状態であるため、ノードBもLレベルに維持されている。このため、第1の出力端子26がLレベルからHレベルに変化する際の、容量結合に起因するノードBの電位変動を抑制し、これによる不具合の発生を防止できる。第3の期間53においては、SP1がLレベルとなり、第5のトランジスタ105と第10のトランジスタ110がオフ状態となる。また、CLK1がHレベルに維持され、ノードAの電位も変化しないため、第1の出力端子26および第2の出力端子27からはVDDHレベルが出力される図3C参照。なお、第3の期間53ではノードBが浮遊状態となるが、第1の出力端子26の電位も変化しないため、容量結合による不具合は無視できる程度である。第4の期間54においては、CLK2およびCLK3がHレベルとなるため、ノードBの電位が短時間で上昇する。また、CLK1がLレベルとなる。その結果、第2のトランジスタ102および第4のトランジスタ104がオン状態となり、第1の出力端子26および第2の出力端子27の電位が短時間で下降する図4A参照。第5の期間55においては、第5の入力端子25つまりSROUT3がHレベルを保持することにより、ノードBの電位が保持される。このため、第2のトランジスタ102、第4のトランジスタ104および第6のトランジスタ106のオン状態が保持されて、第1の出力端子26および第2の出力端子27の電位がLレベルに保持される図4B参照。第6の期間56においては、第5の入力端子25つまりSROUT3がLレベルとなり、第8のトランジスタ108がオフ状態となる。このとき、ノードBは、上述の電位を保持したまま浮遊状態となる。これにより、第2のトランジスタ102、第4のトランジスタ104および第6のトランジスタ106のオン状態が継続する図4C参照。なお、ノードBの電位は、通常、トランジスタのオフ電流等に起因して下降するが、十分にオフ電流が小さいトランジスタ例えば、酸化物半導体を用いたトランジスタを適用する場合には、このような問題は生じないため、ノードBの電位の下降を抑制することができる。また、酸化物半導体等のワイドギャップ半導体を用いたトランジスタは、シリコンを用いたトランジスタのように、ドーピングによるしきい値制御を適用することができないため、ゲートにバイアスをかけない状態ゲートとソースが同電位の状態でも、ソースとドレインの間に電流が流れる場合がある。しかしながら、本実施の形態で示すパルス信号出力回路では、第10のトランジスタ110のチャネル長を、第3のトランジスタ103と第4のトランジスタ104のチャネル長よりも大きくすることで、ノードBからの電流のリークを抑制することができるため、ノードBの電位を安定して保持することが可能となる。さらに、第6のトランジスタ106のチャネル長を、第3のトランジスタ103と第4のトランジスタ104のチャネル長よりも大きくすることで、ノードAからの電流のリークを抑制することができるため、ノードAにおけるブートストラップ動作を安定化させることができる。すなわち本実施の形態の構成を適用することで、ノードAの電位及びノードBの電位を長期間にわたって保持することができるため、例えば周波数の低い回路に適用した場合にも誤作動を防止することができる。なお、ノードBの電位の下降をより緩和するために、図5Aに示すように、一方の電極をノードBに電気的に接続した容量素子120を別途設けてもよい。容量素子120の他方の電極は、例えば第1の電源線31に電気的に接続して設ければよい。また、図5Bに示すように、第6のトランジスタ106または第10のトランジスタ110を、直列配置された少なくとも2つのゲートを有するマルチゲート型のトランジスタ構造として、ノードBの電位の下降をより緩和することもできる。なお、図5Bでは、第6のトランジスタ106及び第10のトランジスタ110の双方をマルチゲート型のトランジスタとする例を示すが、第6のトランジスタ106または第10のトランジスタ110の一方をマルチゲート型のトランジスタとしても良い。もちろん、図5Aに示した構成と図5Bに示す構成を組み合わせて用いても良い。図5Bに示すように、マルチゲート型のトランジスタを適用することで、該トランジスタの冗長化を図ることができるため、パルス信号出力回路の歩留まりを向上させることができる。なお、その後の期間において、CLK2とCLK3とが共にHレベルとなる場合には、第9のトランジスタ109と第11のトランジスタ111がオン状態となり、定期的にノードBに電位が与えられる。このため、オフ電流の比較的大きなトランジスタを用いる場合であっても、パルス信号出力回路の誤動作を防止できる。なお、本実施の形態において示すシフトレジスタは、第mのパルス信号出力回路から出力されるパルスと第m1のパルス信号出力回路から出力されるパルスが半分重なる駆動方法を採用している。このため、当該駆動方法を採用しない場合と比較して、配線の充電に使用できる時間を長くすることができる。つまり、当該駆動方法によって、大きな負荷に耐え、高い周波数で動作するパルス信号出力回路が提供される。実施の形態2本実施の形態では、先の実施の形態において示したパルス信号出力回路、およびシフトレジスタとは異なる態様の構成例およびその動作に関して図6乃至図9を参照して説明する。回路構成はじめに、パルス信号出力回路、およびパルス信号出力回路を含むシフトレジスタの回路構成例について図6を参照して説明する。本実施の形態で示すシフトレジスタの構成は、先の実施の形態において示したシフトレジスタの構成に近似している。相違点の一は、第1のパルス信号出力回路10_1~第nのパルス信号出力回路10_nは、第3の入力端子23を有しない点である図6A乃至図6C参照。つまり、一のパルス信号出力回路には、二種類のクロック信号が入力される。その他の構成については先の実施の形態と同様である。第1のパルス信号出力回路10_1~第nのパルス信号出力回路10_nは、第3の入力端子23を有しないため、これと接続される第11のトランジスタを有しない図6C参照。そして、これに伴い、第2の入力信号生成回路内の接続関係が一部変更されている。第2の入力信号生成回路の具体的な構成例は次の通りである。第9のトランジスタ109の第2の端子と、第8のトランジスタ108の第2の端子と、第10のトランジスタ110の第1の端子とは電気的に接続されて第2の入力信号生成回路の出力端子として機能する。第8のトランジスタ108の第1の端子と、第9のトランジスタ109の第1の端子には、第2の電源線32を介して第2の電位が与えられる。第10のトランジスタ110の第2の端子には、第1の電源線31を介して第1の電位が与えられる。第8のトランジスタ108のゲート端子にはパルス信号が入力される。また、第8のトランジスタ108のゲート端子は、第2の入力信号生成回路の第1の入力端子として機能すると共に、パルス信号出力回路の第5の入力端子25としても機能する。第9のトランジスタ109のゲート端子には第2のクロック信号が入力される。また、第9のトランジスタ109のゲート端子は、第2の入力信号生成回路の第2の入力端子として機能すると共に、パルス信号出力回路の第2の入力端子22としても機能する。第10のトランジスタ110のゲート端子にはパルス信号が入力される。また、第10のトランジスタ110のゲート端子は、第2の入力信号生成回路の第3の入力端子として機能すると共に、パルス信号出力回路の第4の入力端子24としても機能する。なお、本実施の形態で示すパルス信号出力回路において、第6のトランジスタ106のチャネル長は、第3のトランジスタ103のチャネル長及び第4のトランジスタ104のチャネル長よりも大きい。また、第10のトランジスタ110のチャネル長は、第3のトランジスタ103のチャネル長及び第4のトランジスタ104のチャネル長よりも大きい。これによって、第6のトランジスタ106及び第10のトランジスタ110のしきい値電圧のシフト量を低減し、劣化を抑制することができる。なお、上述した構成は一例にすぎず、開示する発明がこれに限定されるものではない。本実施の形態の以下の説明では、先の実施の形態と同様、図6Cに示すパルス信号出力回路において第1のトランジスタ101のゲート端子と、第3のトランジスタ103のゲート端子と、第1の入力信号生成回路の出力端子と、の接続により構成されるノードを、ノードAとする。また、第2のトランジスタ102のゲート端子と、第4のトランジスタ104のゲート端子と、第2の入力信号生成回路の出力端子と、の接続により構成されるノードを、ノードBとする。上記ノードAと第1の出力端子26との間には、ブートストラップ動作を好適に行うための容量素子を設けても良い。また、上記ノードBの電位を保持するために、ノードBに電気的に接続された容量素子を設けてもよい。なお、第1のトランジスタ101~第10のトランジスタ110には、酸化物半導体を用いるのが好適である。酸化物半導体を用いることにより、トランジスタのオフ電流を低減することができる。また、非晶質シリコンなどと比較して、オン電流および電界効果移動度を高めることが出来る。また、トランジスタの劣化を抑制することができる。これにより、消費電力が小さく、高速動作が可能で、動作の正確性が高められた電子回路が実現する。なお、酸化物半導体を用いたトランジスタについては後の実施の形態において詳述するから、ここでは省略する。動作次に、図6に示すシフトレジスタの動作について図7乃至図9を参照して説明する。具体的には、図7に示すタイミングチャート中の、第1の期間51~第5の期間55の各期間における動作を、図8および図9を用いて説明する。タイミングチャート中、CLK1~CLK4はそれぞれクロック信号を示し、SP1は第1のスタートパルスを示し、OUT1~OUT4は、第1のパルス信号出力回路10_1~第4のパルス信号出力回路10_4の第2の出力端子からの出力を示し、ノードAおよびノードBはそれぞれノードAおよびノードBの電位を示し、SROUT1~SROUT4は、第1のパルス信号出力回路10_1~第4のパルス信号出力回路10_4の第1の出力端子からの出力を示す。なお、以下の説明において、第1のトランジスタ101~第10のトランジスタ110は、全てnチャネル型のトランジスタであるものとする。また、図8および図9において、トランジスタが実線で表現されている場合には、当該トランジスタが導通状態オン状態にあることを表し、破線で表現されている場合には、当該トランジスタが非導通状態オフ状態にあることを表すものとする。代表的に、第1のパルス信号出力回路10_1の動作について説明する。第1のパルス出力回路10_1の構成は、上述の通りである。また、入力される各信号、供給される各電位の関係も上述の通りである。なお、以下の説明では、各入力端子および各電源線に与えられる高電位Hレベル、H信号などとも呼ぶは全てVDDとし、低電位Lレベル、L信号などとも呼ぶは全てVSSとする。第1の期間51において、SP1がHレベルであるから、第1のパルス出力回路10_1の第4の入力端子24として機能する第5のトランジスタ105のゲート端子と第10のトランジスタ110のゲート端子に高電位が与えられ、第5のトランジスタ105と第10のトランジスタ110は導通状態になる。また、第7のトランジスタ107のゲート端子には高電位が与えられているため、第7のトランジスタ107もオン状態となる図8A参照。第5のトランジスタ105と第7のトランジスタ107がオン状態となることにより、ノードAの電位は上昇する。また、第10のトランジスタ110がオン状態となることにより、ノードBの電位は下降する。第5のトランジスタ105の第2の端子の電位はVDDであるため、第5のトランジスタ105の第1の端子の電位は、第2の端子の電位から第5のトランジスタ105のしきい値電圧分低下した値VDD-Vth105となる。そして、第7のトランジスタ107のゲート端子の電位がVDDであるため、第7のトランジスタ107のしきい値電圧Vth107がVth105以上の場合には、ノードAの電位はVDD-Vth107となって第7のトランジスタ107がオフ状態となる。一方、Vth107がVth105未満の場合には、第7のトランジスタ107はオン状態を保ったまま、ノードAの電位はVDD-Vth105まで上昇する。以下、第1の期間51におけるノードAの電位の到達点をVAHとする。ノードAの電位がVAHにまで達すると、第5のトランジスタ105および第7のトランジスタ107がオフ状態となり、ノードAは、VAHを維持したまま浮遊状態となる。ノードAの電位がVAHになると、第1のトランジスタ101および第3のトランジスタ103がオン状態となる。ここで、CLK1はLレベルであるため、第1の出力端子26及び第2の出力端子27からはLレベルが出力される。第2の期間52においては、CLK1がLレベルからHレベルに切り替わる。ここで、第1のトランジスタ101及び第3のトランジスタ103はオン状態であるため、第1の出力端子26の電位及び第2の出力端子27の電位が上昇する。さらに、第1のトランジスタ101のゲート端子とソース端子またはドレイン端子との間には容量が存在し、これによってゲート端子とソース端子またはドレイン端子とが容量結合されている。同様に、第3のトランジスタ103のゲート端子とソース端子またはドレイン端子との間には容量が存在し、これによってゲート端子とソース端子またはドレイン端子とが容量結合されている。したがって、第1の出力端子26の電位及び第2の出力端子27の電位の上昇と共に、浮遊状態であるノードAの電位が上昇することになるブートストラップ動作。ノードAの電位は最終的にVDDVth101より高くなり、第1の出力端子26の電位および第2の出力端子27の電位はVDDHレベルとなる図7および図8B参照。第3の期間53においては、CLK2がHレベルとなり、第9のトランジスタ109がオン状態となる。これにより、ノードBの電位が上昇する。ノードBの電位の上昇により、第2のトランジスタ102、第4のトランジスタ104、および第6のトランジスタ106がオン状態となり、ノードAの電位が下降する。このため、第1の出力端子26の電位および第2の出力端子27の電位はLレベルとなる図8C参照。第4の期間54においては、CLK2がLレベルとなり、第9のトランジスタ109がオフ状態となるが、第5の入力端子25つまりSROUT3がHレベルとなるため、第8のトランジスタ108がオン状態となる。このため、ノードAの電位とノードBの電位は保持されて、第1の出力端子26の電位および第2の出力端子27の電位はLレベルに保持される図9A参照。第5の期間55においては、第5の入力端子25つまりSROUT3がLレベルとなり、ノードBの電位が保持される。このため、第2のトランジスタ102、第4のトランジスタ104および第6のトランジスタ106のオン状態が保持されて、第1の出力端子26および第2の出力端子27の電位がLレベルに保持される図9B参照。なお、ノードBの電位は、通常、トランジスタのオフ電流等に起因して下降するが、十分にオフ電流が小さいトランジスタ例えば、酸化物半導体を用いたトランジスタを適用する場合には、このような問題は生じない。また、酸化物半導体等のワイドギャップ半導体を用いたトランジスタは、シリコンを用いたトランジスタのように、ドーピングによるしきい値制御を適用することができないため、ゲートにバイアスをかけない状態ゲートとソースが同電位の状態でも、ソースとドレインの間に電流が流れる場合がある。しかしながら、本実施の形態で示すパルス信号出力回路では、第10のトランジスタ110のチャネル長を、第3のトランジスタ103と第4のトランジスタ104のチャネル長よりも大きくすることで、ノードBからの電流のリークを抑制することができるため、ノードBの電位を安定して保持することが可能となる。さらに、第6のトランジスタ106のチャネル長を、第3のトランジスタ103と第4のトランジスタ104のチャネル長よりも大きくすることで、ノードAからの電流のリークを抑制することができるため、ノードAにおけるブートストラップ動作を安定化させることができる。すなわち本実施の形態の構成を適用することで、ノードAの電位及びノードBの電位を長期間にわたって保持することができるため、例えば周波数の低い回路に適用した場合にも誤作動を防止することができる。なお、ノードBの電位の下降をより緩和するために、図10Aに示すように、一方の電極をノードBに電気的に接続した容量素子120を別途設けてもよい。容量素子120の他方の電極は、例えば第1の電源線31に電気的に接続して設ければよい。また、図10Bに示すように、第6のトランジスタ106または第10のトランジスタ110を、直列配置された少なくとも2つのゲートを有するマルチゲート型のトランジスタ構造として、ノードBの電位の下降をより緩和することもできる。なお、図10Bでは、第6のトランジスタ106及び第10のトランジスタ110の双方をマルチゲート型のトランジスタとする例を示すが、第6のトランジスタ106または第10のトランジスタ110の一方をマルチゲート型のトランジスタとしても良い。もちろん、図10Aに示した構成と図10Bに示す構成を組み合わせて用いても良い。図10Bに示すように、マルチゲート型のトランジスタを適用することで、該トランジスタの冗長化を図ることができるため、パルス信号出力回路の歩留まりを向上させることができる。なお、その後の期間において、CLK2がHレベルとなる場合には、第9のトランジスタ109がオン状態となり、定期的にノードBに電位が与えられる。このため、オフ電流の比較的大きなトランジスタを用いる場合であっても、パルス信号出力回路の誤動作を防止できる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、上記実施の形態で述べたパルス信号出力回路やシフトレジスタに適用できるトランジスタの例につき、図11を参照して説明する。なお、トランジスタの構造は特に限定されず、例えば、トップゲート構造またはボトムゲート構造、スタガ型またはプレーナ型など、適当な構造を採用することができる。また、トランジスタはチャネル形成領域を一つ有するシングルゲート構造でも、二つ以上有するマルチゲート構造であっても良い。また、チャネル領域の上下にゲート絶縁層を介して配置された2つのゲート電極層を有する構造でもよい。図11A乃至図11Dには、トランジスタの断面構造の例を示す。図11A乃至図11Dに示すトランジスタは、半導体として酸化物半導体を用いるものである。酸化物半導体を用いることのメリットは、簡単なプロセス、低温のプロセスで、高い移動度と低いオフ電流が実現できることといえる。図11Aに示すトランジスタ410は、ボトムゲート構造のトランジスタの一例であり、逆スタガ型トランジスタともいう。トランジスタ410は、絶縁表面を有する基板400上の、ゲート電極層401、ゲート絶縁層402、酸化物半導体層403、ソース電極層405a、及びドレイン電極層405bを含む。また、酸化物半導体層403に接する絶縁層407が設けられている。絶縁層407上にはさらに保護絶縁層409が形成されている。図11Bに示すトランジスタ420は、チャネル保護型チャネルストップ型ともいうと呼ばれるボトムゲート構造のトランジスタの一例であり、逆スタガ型トランジスタともいう。トランジスタ420は、絶縁表面を有する基板400上の、ゲート電極層401、ゲート絶縁層402、酸化物半導体層403、チャネル保護層として機能する絶縁層427、ソース電極層405a、及びドレイン電極層405bを含む。また、保護絶縁層409が設けられている。図11Cに示すトランジスタ430は、ボトムゲート型のトランジスタの一例である。トランジスタ430は、絶縁表面を有する基板400上の、ゲート電極層401、ゲート絶縁層402、ソース電極層405a、ドレイン電極層405b、及び酸化物半導体層403を含む。また、酸化物半導体層403に接する絶縁層407が設けられている。絶縁層407上にはさらに保護絶縁層409が形成されている。トランジスタ430においては、ゲート絶縁層402は基板400及びゲート電極層401上に接して設けられ、また、ゲート絶縁層402上には、ソース電極層405a、ドレイン電極層405bが接して設けられている。そして、ゲート絶縁層402、及びソース電極層405a、ドレイン電極層405b上に酸化物半導体層403が設けられている。図11Dに示すトランジスタ440は、トップゲート構造のトランジスタの一例である。トランジスタ440は、絶縁表面を有する基板400上の、絶縁層437、酸化物半導体層403、ソース電極層405a、ドレイン電極層405b、ゲート絶縁層402、及びゲート電極層401を含む。そして、ソース電極層405a、ドレイン電極層405bにそれぞれ配線層436a、配線層436bが接して設けられている。本実施の形態では、上述のとおり、半導体層として酸化物半導体層403を用いる。酸化物半導体層403に用いる酸化物半導体としては、四元系金属酸化物であるIn-Sn-Ga-Zn-O系や、三元系金属酸化物であるIn-Ga-Zn-O系、In-Sn-Zn-O系、In-Al-Zn-O系、Sn-Ga-Zn-O系、Al-Ga-Zn-O系、Sn-Al-Zn-O系や、二元系金属酸化物であるIn-Zn-O系、Sn-Zn-O系、Al-Zn-O系、Zn-Mg-O系、Sn-Mg-O系、In-Mg-O系や、In-O系、Sn-O系、Zn-O系などがある。また、上記酸化物半導体にSiO2を添加してもよい。ここで、例えば、In-Ga-Zn-O系酸化物半導体とは、少なくともInとGaとZnを含む酸化物であり、その組成比に特に制限はない。また、InとGaとZn以外の元素を含んでもよい。また、酸化物半導体層403には、化学式InMO3ZnOmm>0で表記される酸化物半導体を用いることができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。例えば、Mとしては、Ga、Ga及びAl、Ga及びMn、またはGa及びCoなどがある。酸化物半導体層403を用いたトランジスタ410、トランジスタ420、トランジスタ430、トランジスタ440は、オフ電流を極めて小さくすることが可能である。よって、これをパルス信号出力回路やシフトレジスタに用いることで、各ノードの電位保持が容易になり、パルス信号出力回路やシフトレジスタの誤動作の確率を極めて低く抑えることができる。絶縁表面を有する基板400に使用することができる基板に大きな制限はない。例えば、液晶表示装置などに用いられるガラス基板や、石英基板などを用いることができる。また、シリコンウェハ上に絶縁層を形成した基板などを用いても良い。ボトムゲート構造のトランジスタ410、トランジスタ420、トランジスタ430において、下地となる絶縁層を基板とゲート電極層の間に設けてもよい。当該絶縁層は、基板からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜により形成することができる。ゲート電極層401は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、その構造は、単層構造としても良いし、積層構造としても良い。ゲート絶縁層402は、プラズマCVD法やスパッタ法などを用いて、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜などから選ばれた一又は複数の膜により形成することができる。例えば、第1のゲート絶縁層としてプラズマCVD法により膜厚50nm以上200nm以下の窒化シリコン膜SiNyy>0を形成し、第1のゲート絶縁層上に第2のゲート絶縁層としてスパッタ法により膜厚5nm以上300nm以下の酸化シリコン膜SiOxx>0を形成して、合計膜厚300nm程度のゲート絶縁層とすることができる。ソース電極層405a、ドレイン電極層405bは、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。例えば、アルミニウムや銅などの金属層と、チタン、モリブデン、タングステンなどの高融点金属層との積層構造とすることができる。ヒロックやウィスカーの発生を防止する元素シリコン、ネオジム、スカンジウムなどが添加されたアルミニウム材料を用いることで耐熱性を向上させても良い。また、ソース電極層405a、ドレイン電極層405bこれと同じ層で形成される配線層を含むとなる導電膜として、導電性の金属酸化物膜を用いても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛合金In2O3―ZnOまたはこれらの金属酸化物材料に酸化シリコンを含ませたもの、などを用いることができる。ソース電極層405a、ドレイン電極層405bに接する配線層436a、配線層436bについては、ソース電極層405a、ドレイン電極層405bと同様の材料を用いて形成することができる。絶縁層407、絶縁層427、絶縁層437としては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などの無機絶縁膜を用いることができる。保護絶縁層409としては、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。また、保護絶縁層409上には、トランジスタ起因の表面凹凸を低減するための平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン等の有機材料を用いることができる。また、上記有機材料の他に、低誘電率材料low-k材料等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態4本実施の形態では、酸化物半導体層を含むトランジスタ、およびその作製方法の一例を、図12を用いて詳細に説明する。図12A乃至図12Eは、トランジスタの作製工程にかかる断面図である。なお、ここで示すトランジスタ510は、図11Aに示すトランジスタ410と同様の逆スタガ型トランジスタである。本実施の形態の半導体層に用いる酸化物半導体は、n型不純物である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することによりi型真性の酸化物半導体、又はi型真性に限りなく近い酸化物半導体としたものである。なお、高純度化された酸化物半導体中ではキャリアが極めて少なく、キャリア濃度は1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満となる。また、このようにキャリアが少ないことで、オフ状態における電流オフ電流は十分に小さくなる。具体的には、上述の酸化物半導体層を具備するトランジスタでは、室温25°Cにおけるチャネル幅1μmあたりのオフ電流密度を、トランジスタのチャネル長Lが10μm、トランジスタのソース-ドレイン間の電圧が3Vの条件において、100zA/μm1×10-19A/μm以下、さらには10zA/μm1×10-20A/μm以下にすることが可能である。また、高純度化された酸化物半導体層を具備するトランジスタ510は、オン電流の温度依存性がほとんど見られず、オフ電流も非常に小さいままである。以下、図12A乃至図12Eを用い、基板505上にトランジスタ510を作製する工程を説明する。まず、絶縁表面を有する基板505上に導電膜を形成した後、第1のフォトリソグラフィ工程によりゲート電極層511を形成する。なお、当該フォトリソグラフィ工程に用いるレジストマスクは、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。絶縁表面を有する基板505には、上記実施の形態における基板400と同様の基板を用いることができる。本実施の形態では基板505としてガラス基板を用いる。なお、下地となる絶縁層を基板505とゲート電極層511との間に設けてもよい。当該絶縁層には、基板505からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜などから選ばれた一または複数の膜により形成することができる。また、ゲート電極層511は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、その構造は、単層構造としても良いし、積層構造としても良い。次いで、ゲート電極層511上にゲート絶縁層507を形成する。ゲート絶縁層507は、プラズマCVD法やスパッタ法などを用いて形成することができる。また、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜などから選ばれた一又は複数の膜により形成することができる。なお、ゲート絶縁層507、酸化物半導体膜530に水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体膜530の成膜の前処理として、スパッタ装置の予備加熱室でゲート電極層511が形成された基板505、またはゲート絶縁層507までが形成された基板505を予備加熱し、基板505が吸着している水素、水分などの不純物を脱離させることが好ましい。また、予備加熱室に設ける排気手段は、クライオポンプとすることが好ましい。また、当該予備加熱は、ソース電極層515a及びドレイン電極層515bまで形成した基板505に対して行っても良い。なお、この予備加熱の処理は省略することもできる。次いで、ゲート絶縁層507上に、膜厚2nm以上200nm以下、好ましくは5nm以上30nm以下の酸化物半導体膜530を形成する図12A参照。酸化物半導体膜530には、上記実施の形態に示した四元系金属酸化物、三元系金属酸化物、二元系金属酸化物、In-O系、Sn-O系、Zn-O系などを用いることができる。酸化物半導体膜530をスパッタ法で作製するためのターゲットとしては、特に、In:Ga:Zn=1:x:yxは0以上、yは0.5以上5以下の組成比で表されるものを用いるのが好適である。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比を有するターゲットなどを用いることができる。また、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比を有するターゲットや、In2O3:Ga2O3:ZnO=1:1:4[mol数比]の組成比を有するターゲットや、In2O3:ZnO=1:2[mol数比]の組成比を有するターゲットを用いることもできる。本実施の形態では、非晶質構造の酸化物半導体層を、In-Ga-Zn-O系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。金属酸化物ターゲット中の金属酸化物の相対密度は80以上、好ましくは95以上、さらに好ましくは99.9以上とする。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。酸化物半導体膜530の形成雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または、希ガス代表的にはアルゴンと酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度1ppm以下望ましくは濃度10ppb以下にまで除去された高純度ガス雰囲気を用いるのが好適である。酸化物半導体膜530の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が100°C以上550°C未満、好ましくは200°C以上400°C以下となるように被処理物を熱する。または、酸化物半導体膜530の形成の際の被処理物の温度は、室温25°C±10°Cとしてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜530を形成する。被処理物を熱しながら酸化物半導体膜530を形成することにより、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボ分子ポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体膜530中の不純物濃度を低減できる。酸化物半導体膜530の形成条件としては、例えば、被処理物とターゲットの間との距離が170mm、圧力が0.4Pa、直流DC電力が0.5kW、雰囲気が酸素酸素100雰囲気、またはアルゴンアルゴン100雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流DC電源を用いると、成膜時に発生する粉状物質パーティクル、ゴミともいうを低減でき、膜厚分布も均一となるため好ましい。酸化物半導体膜530の厚さは、1nm以上50nm以下、好ましくは1nm以上30nm以下、より好ましくは1nm以上10nm以下とする。このような厚さの酸化物半導体膜530を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。なお、酸化物半導体膜530をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面例えばゲート絶縁層507の表面の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。次いで、酸化物半導体膜530を第2のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。なお、当該フォトリソグラフィ工程に用いるレジストマスクは、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。なお、ゲート絶縁層507にコンタクトホールを形成する場合、その工程は酸化物半導体膜530の加工と同時に行うことができる。酸化物半導体膜530のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜530のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸とを混合させた溶液などを用いることができる。また、ITO07N関東化学社製を用いてもよい。その後、酸化物半導体層に対して、熱処理第1の熱処理を行い、酸化物半導体層531を得る図12B参照。この第1の熱処理によって酸化物半導体層中の過剰な水素水や水酸基を含むを除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第1の熱処理の温度は、例えば、300°C以上550°C未満、または400°C以上500°C以下とする。熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置とは、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置とは、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。なお、不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。いずれにしても、第1の熱処理によって不純物を低減し、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。ところで、上述の熱処理第1の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体膜530の形成後、島状の酸化物半導体層に加工する前において行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。なお、第1の加熱処理は、上記以外に、ソース電極層及びドレイン電極層を形成した後、ソース電極層及びドレイン電極層上に絶縁層を形成した後、などのタイミングにおいて行うことができる。次いで、ゲート絶縁層507、及び酸化物半導体層531上に、ソース電極層及びドレイン電極層これと同じ層で形成される配線を含むとなる導電膜を形成する。ソース電極層、及びドレイン電極層に用いる導電膜としては、上記実施の形態において示した材料を用いることができる。第3のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層515a、ドレイン電極層515bを形成した後、レジストマスクを除去する図12C参照。第3のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やKrFレーザ光やArFレーザ光を用いるとよい。なお、トランジスタのチャネル長Lは、ソース電極層とドレイン電極層の間隔によって決定される。このため、チャネル長Lが25nm未満のトランジスタの作製に用いるマスク形成時の露光には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Lを、10nm以上1000nm1μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成されたレジストマスクは異なる厚さの領域を有し、エッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工するための複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。これにより、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。なお、導電膜のエッチングの際には、酸化物半導体層531がエッチングにより分断されることのないように、エッチング条件を最適化することが望まれる。しかしながら、導電膜のみをエッチングし、酸化物半導体層531を全くエッチングしないという条件を得ることは難しく、導電膜のエッチングの際に、酸化物半導体層531の一部がエッチングされ溝部凹部が形成されることもある。導電膜のエッチングには、ウェットエッチング、ドライエッチングのいずれを用いても良い。なお、素子の微細化という観点からはドライエッチングを用いるのが好適である。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。本実施の形態では、導電膜としてチタン膜を用い、酸化物半導体層531にはIn-Ga-Zn-O系の材料を用いているため、例えばウェットエッチングを適用する場合には、エッチャントとして過水アンモニア水アンモニア、水、過酸化水素水の混合液を用いることができる。次いで、N2O、N2、またはArなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体層の表面に付着した水素や水などを除去するのが望ましい。当該プラズマ処理を行う場合は、処理後、大気に触れない条件で、保護絶縁膜となる絶縁層516を形成する。絶縁層516は、少なくとも1nm以上の膜厚とし、スパッタ法など、絶縁層516に水や水素等の不純物を混入させない方法を用いて形成することが望ましい。絶縁層516に水素が含まれると、その水素の酸化物半導体層への侵入や、水素による酸化物半導体層中の酸素の引き抜きなどが生じ、酸化物半導体層のバックチャネルが低抵抗化n型化して寄生チャネルが形成されるおそれがあるからである。また、絶縁層516には、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用いるのが望ましい。本実施の形態では、絶縁層516として膜厚200nmの酸化シリコン膜を、スパッタ法を用いて成膜する。成膜時の基板温度は、室温25°C以上300°C以下とすればよく、本実施の形態では100°Cとする。酸化シリコン膜のスパッタ法による成膜は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットとして酸化シリコンターゲットまたはシリコンターゲットを用いることができる。酸化物半導体膜530の成膜時と同様に、絶縁層516の成膜室内の残留水分を除去するためには、吸着型の真空ポンプクライオポンプなどを用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜することにより、絶縁層516に含まれる不純物の濃度を低減できる。また、絶縁層516の成膜室内の残留水分を除去するための排気手段として、ターボ分子ポンプにコールドトラップを加えたものを用いても良い。絶縁層516の成膜に用いるスパッタガスは、水素や水などの不純物が除去された高純度ガスであることが望ましい。次いで、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行う。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下とする。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、絶縁層516から酸化物半導体層531への酸素の供給により、該酸化物半導体層531の酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、絶縁層516の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良い。上述のように、第1の熱処理および第2の熱処理によって、酸化物半導体層531を、その主成分以外の不純物が極力含まれないように高純度化し、i型真性化することができる。以上の工程でトランジスタ510が形成される図12D参照。なお、絶縁層516上には、さらに保護絶縁層506を形成するのが望ましい図12E参照。保護絶縁層506は、水素や水などの、外部からの侵入を防止する。保護絶縁層506としては、例えば、窒化シリコン膜、窒化アルミニウム膜などを用いることができる。成膜方法は特に限定されないが、RFスパッタ法は量産性がよいため、保護絶縁層506の成膜方法として適している。なお、保護絶縁層506の形成後には、さらに、大気中、100°C以上200°C以下、1時間以上30時間以下の条件で、熱処理を行ってもよい。このように、本実施の形態を用いて作製した、高純度化された酸化物半導体層を含むトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、これを用いることにより、ノードの電位保持が容易になる。よって、これをパルス信号出力回路やシフトレジスタに用いることで、パルス信号出力回路やシフトレジスタの誤動作の確率を極めて低く抑えることができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態5上記実施の形態1または実施の形態2で一例を示したシフトレジスタを用いて、表示機能を有する半導体装置表示装置ともいうを作製することができる。また、駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。表示装置に用いる表示素子としては液晶素子液晶表示素子ともいう、発光素子発光表示素子ともいうを適用することができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ELElectroLuminescence、有機EL等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。図13Aにおいて、第1の基板4001上に設けられた画素部4002を囲むようにして、シール材4005が設けられ、第2の基板4006によって封止されている。図13Aにおいては、第1の基板4001上のシール材4005によって囲まれている領域とは異なる領域に、別途用意された基板上に走査線駆動回路4004、信号線駆動回路4003が実装されている。また別途形成された信号線駆動回路4003と、走査線駆動回路4004または画素部4002に与えられる各種信号及び電位は、FPCFlexibleprintedcircuit4018a、4018bから供給されている。図13B及び図13Cにおいて、第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004とを囲むようにして、シール材4005が設けられている。また画素部4002と、走査線駆動回路4004の上に第2の基板4006が設けられている。よって画素部4002と、走査線駆動回路4004とは、第1の基板4001とシール材4005と第2の基板4006とによって、表示素子と共に封止されている。図13B及び図13Cにおいては、第1の基板4001上のシール材4005によって囲まれている領域とは異なる領域に、別途用意された基板上に信号線駆動回路4003が実装されている。図13B及び図13Cにおいては、別途形成された信号線駆動回路4003と、走査線駆動回路4004または画素部4002に与えられる各種信号及び電位は、FPC4018から供給されている。また図13B及び図13Cにおいては、信号線駆動回路4003を別途形成し、第1の基板4001に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、COGChipOnGlass方法、ワイヤボンディング方法、或いはTABTapeAutomatedBonding方法などを用いることができる。図13Aは、COG方法により信号線駆動回路4003、走査線駆動回路4004を実装する例であり、図13Bは、COG方法により信号線駆動回路4003を実装する例であり、図13Cは、TAB方法により信号線駆動回路4003を実装する例である。また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むIC等を実装した状態にあるモジュールとを含む。なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源照明装置含むを指す。また、コネクター、例えばFPCもしくはTABテープもしくはTCPが取り付けられたモジュール、TABテープやTCPの先にプリント配線板が設けられたモジュール、または表示素子にCOG方式によりIC集積回路が直接実装されたモジュールも全て表示装置に含むものとする。また、第1の基板上に設けられた画素部は、トランジスタを複数有しており、該トランジスタとして、先の実施の形態で例示したトランジスタを適用してもよい。表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量以上のカイラル剤を混合させた液晶組成物を液晶層に用いると良い。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が1msec以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理が不要となる。このため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。また、液晶材料の固有抵抗は、1×109Ωcm以上であり、好ましくは1×1011Ωcm以上であり、さらに好ましくは1×1012Ωcm以上である。なお、本明細書における固有抵抗の値は、20°Cで測定した値とする。液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。保持容量の大きさは、トランジスタのオフ電流等を考慮して設定すればよい。液晶表示装置には、TNTwistedNematicモード、IPSIn-Plane-Switchingモード、FFSFringeFieldSwitchingモード、ASMAxiallySymmetricalignedMicro-cellモード、OCBOpticallyCompensatedBirefringenceモード、FLCFerroelectricLiquidCrystalモード、AFLCAntiFerroelectricLiquidCrystalモードなどを用いる。また、ノーマリーブラック型の液晶表示装置、例えば垂直配向VAモードを採用した透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが、例えば、MVAMulti-DomainVerticalAlignmentモード、PVAPatternedVerticalAlignmentモード、ASVモードなどを用いることができる。また、VA型の液晶表示装置にも適用することができる。VA型の液晶表示装置とは、液晶表示パネルの液晶分子の配列を制御する方式の一種である。VA型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。また、画素ピクセルをいくつかの領域サブピクセルに分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。また、表示装置において、ブラックマトリクス遮光層、偏光部材、位相差部材、反射防止部材などの光学部材光学基板などは適宜設ける。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、RGBRは赤、Gは緑、Bは青を表すの三色に限定されない。例えば、RGBWWは白を表す、又はRGBに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明は、カラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機EL素子、後者は無機EL素子と呼ばれている。有機EL素子では、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。当該メカニズムから、このような発光素子は電流励起型の発光素子と呼ばれる。無機EL素子は、その素子構成により、分散型無機EL素子と薄膜型無機EL素子とに分類される。分散型無機EL素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー-アクセプター再結合型発光である。薄膜型無機EL素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。また、表示装置として、電子インクを駆動させる電子ペーパーを提供することも可能である。電子ペーパーは、電気泳動表示装置電気泳動ディスプレイとも呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。電気泳動表示装置は、様々な形態が考えられ得るが、プラスの電荷を有する第1の粒子と、マイナスの電荷を有する第2の粒子とを含むマイクロカプセルが溶媒または溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第1の粒子または第2の粒子は染料を含み、電界がない場合において移動しないものである。また、第1の粒子の色と第2の粒子の色は異なるもの無色を含むとする。このように、電気泳動表示装置は、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。なお、マイクロカプセル中の第1の粒子および第2の粒子には、導電体材料、絶縁体材料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を用いればよい。また、電子ペーパーとして、ツイストボール表示方式を用いる表示装置も適用することができる。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である第1の電極層及び第2の電極層の間に配置し、第1の電極層及び第2の電極層に電位差を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。以上に例示する表示装置に、実施の形態1または実施の形態2で示したパルス信号出力回路を適用することで、様々な機能を有する表示装置を提供することができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態6本明細書に開示する半導体装置は、さまざまな電子機器遊技機も含むに適用することができる。電子機器としては、例えば、テレビジョン装置テレビ、またはテレビジョン受信機ともいう、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラなどのカメラ、デジタルフォトフレーム、携帯電話機携帯電話、携帯電話装置ともいう、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。図14Aは、本明細書に開示する半導体装置を少なくとも一部品として実装して作製したノート型のパーソナルコンピュータであり、本体3001、筐体3002、表示部3003、キーボード3004などによって構成されている。図14Bは、本明細書に開示する半導体装置を少なくとも一部品として実装して作製した携帯情報端末PDAであり、本体3021には表示部3023と、外部インターフェイス3025と、操作ボタン3024等が設けられている。また操作用の付属品としてスタイラス3022がある。また、本明細書に開示する半導体装置は、電子ペーパーとして適用することができる。図14Cは該電子ペーパーを一部品として実装して作製した電子書籍である。図14Cは、電子書籍の一例を示している。例えば、電子書籍2700は、筐体2701および筐体2703の2つの筐体で構成されている。筐体2701および筐体2703は、軸部2711により一体とされており、該軸部2711を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。筐体2701には表示部2705が組み込まれ、筐体2703には表示部2707が組み込まれている。表示部2705および表示部2707は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部図14Cでは表示部2705に文章を表示し、左側の表示部図14Cでは表示部2707に画像を表示することができる。また、図14Cでは、筐体2701に操作部などを備えた例を示している。例えば、筐体2701において、電源2721、操作キー2723、スピーカー2725などを備えている。操作キー2723により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子イヤホン端子、USB端子など、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍2700は、電子辞書としての機能を持たせた構成としてもよい。また、電子書籍2700は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。図14Dは、本明細書に開示する半導体装置を少なくとも一部品として実装して作製した携帯電話であり、筐体2800及び筐体2801の二つの筐体で構成されている。筐体2801には、表示パネル2802、スピーカー2803、マイクロフォン2804、ポインティングデバイス2806、カメラ用レンズ2807、外部接続端子2808などを備えている。また、筐体2800には、携帯型情報端末の充電を行う太陽電池セル2810、外部メモリスロット2811などを備えている。また、アンテナは筐体2801内部に内蔵されている。また、表示パネル2802はタッチパネルを備えており、図14Dには映像表示されている複数の操作キー2805を点線で示している。なお、太陽電池セル2810で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。表示パネル2802は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル2802と同一面上にカメラ用レンズ2807を備えているため、テレビ電話が可能である。スピーカー2803及びマイクロフォン2804は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体2800と筐体2801は、スライドし、図14Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。外部接続端子2808はACアダプタ及びUSBケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット2811に記録媒体を挿入することで、より大量のデータ保存及び移動に対応できる。また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。図14Eは本明細書に開示する半導体装置を少なくとも一部品として実装して作製したデジタルビデオカメラであり、本体3051、第1の表示部3057、接眼部3053、操作スイッチ3054、第2の表示部3055、バッテリー3056などによって構成されている。図14Fは、本明細書に開示する半導体装置を少なくとも一部品として実装したテレビジョン装置の一例を示している。テレビジョン装置9600では、筐体9601に表示部9603が組み込まれている。表示部9603により、映像を表示することが可能である。また、ここでは、スタンド9605により筐体9601を支持した構成を示している。テレビジョン装置9600の操作は、筐体9601が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。なお、テレビジョン装置9600は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向送信者から受信者または双方向送信者と受信者間、あるいは受信者間同士などの情報通信を行うことも可能である。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。