"所定機能を実行する実行部と、入力端子を有し、前記実行部に前記所定機能を実行させる第1制御部と、少なくとも前記第1制御部に電力供給を行う電源部と、前記入力端子に信号線を介して接続される出力端子を有し、前記信号線を介して前記第1制御部に対する信号を出力し、かつ、前記電源部に前記第1制御部への電力供給をオフさせる第2制御部と、を備え、前記第2制御部は、前記電源部に前記第1制御部への電力供給をオフさせている場合、前記信号線の電位を、所定の閾値以下の基準レベルに維持する、電子機器。請求項1記載の電子機器であって、前記第2制御部は、前記信号線の電位を前記基準レベルに維持した後に、前記電源部に前記第1制御部への電力供給をオフさせる、電子機器。請求項2に記載の電子機器であって、前記電源部が少なくとも前記実行部と前記第1制御部とに電力供給を行う動作モードと、前記電源部が前記実行部と前記第1制御部とに電力供給をしない消費電力削減モードを有する、電子機器。請求項3記載の電子機器であって、前記第1制御部は、前記動作モードから前記消費電力削減モードへの切り替えのトリガー信号を前記第2制御部に出力し、前記第2制御部は、前記トリガー信号を受信した後、前記信号線の電位を前記基準レベルに維持し、前記電源部に前記実行部と前記第1制御部とへの電力供給をオフさせる、電子機器。請求項4記載の電子機器であって、更に、前記第2制御部の異常状態を検知する異常状態検知部、を備え、前記電源部は、前記動作モード中に前記異常状態検知部が異常状態を検知した場合に、前記第2制御部が前記電源部に前記第1制御部への電力供給のオフ指令信号を出力したとしても、前記動作モードである限り、前記第1制御部に電力供給を行う、電子機器。請求項5に記載の電子機器であって、前記第1制御部は、前記動作モードである限り、電力供給のオン指令信号を出力し、更に、前記電源部は、前記第1制御部からの前記オン指令信号とオフ指令信号とが、前記第2制御部からの前記オン指令信号とオフ指令信号とが、それぞれ入力される論理出力部を有し、を備え、前記論理出力部は、前記第1制御部及び前記第2制御部の少なくとも一方からオン指令信号が出力されている場合は、前記電源部に対してオン指令信号を出力し、前記第1制御部及び前記第2制御部のいずれからもオフ指令信号が出力されている場合は、前記電源部に対してオフ指令信号を出力する、電子機器。請求項6記載の電子機器であって、前記第1制御部は、前記トリガー信号を出力する場合には、前記オフ指令信号を出力する、電子機器。請求項1から7のいずれか一項に記載の電子機器であって、前記第2制御部は、前記第1制御部よりも消費電力が少ないサブ制御部である、電子機器。請求項1から8のいずれか一項に記載の電子機器であって、更に、使用者が入力を行う操作部、を備え、前記実行部は、少なくとも用紙に画像形成動作を実行する画像形成部であって、前記第1制御部は前記画像形成部を制御し、前記第2制御部は前記操作部を制御する、電子機器。上記従来の電源制御装置では、I/O端子がハイインピーダンス状態に保持されているときに、メインCPU側の入力端子及びPCIバスは電気的に何も接続されていない、浮いている状態になるため、電磁誘導等による誤動作やメインCPUの破壊を伴うような状態におかれてしまう。このため、従来の電源制御装置では、上記PCIバスをプルアップまたはプルダウンにするなど、ハイインピーダンスによる不具合を回避するための対策が必要になるという問題がある。本明細書では、信号線をハイインピーダンス状態にすることなく、電力供給がオフされている第1制御部に第2制御部から電流が流れ込むことを抑制することが可能な技術を開示する。本明細書によって開示される電子機器は、所定機能を実行する実行部と、入力端子を有し、前記実行部に前記所定機能を実行させる第1制御部と、少なくとも前記第1制御部に電力供給を行う電源部と、前記入力端子に信号線を介して接続される出力端子を有し、前記信号線を介して前記第1制御部に対する信号を出力し、かつ、前記電源部に前記第1制御部への電力供給をオフさせる第2制御部と、を備え、前記第2制御部は、前記電源部に前記第1制御部への電力供給をオフさせている場合、前記信号線の電位を、所定の閾値以下の基準レベルに維持する。上記電子機器では、前記第2制御部は、前記信号線の電位を前記基準レベルに維持した後に、前記電源部に前記第1制御部への電力供給をオフさせてもよい。上記電子機器では、前記電源部が少なくとも前記実行部と前記第1制御部とに電力供給を行う動作モードと、前記電源部が前記実行部と前記第1制御部とに電力供給をしない消費電力削減モードを有してもよい。上記電子機器では、前記第1制御部は、前記動作モードから前記消費電力削減モードへの切り替えのトリガー信号を前記第2制御部に出力し、前記第2制御部は、前記トリガー信号を受信した後、前記信号線の電位を前記基準レベルに維持し、前記電源部に前記実行部と前記第1制御部とへの電力供給をオフさせてもよい。上記電子機器では、更に、前記第2制御部の異常状態を検知する異常状態検知部、を備え、前記電源部は、前記動作モード中に前記異常状態検知部が異常状態を検知した場合に、前記第2制御部が前記電源部に前記第1制御部への電力供給のオフ指令信号を出力したとしても、前記動作モードである限り、前記第1制御部に電力供給を行ってもよい。上記電子機器では、前記第1制御部は、前記動作モードである限り、電力供給のオン指令信号を出力し、更に、前記電源部は、前記第1制御部からの前記オン指令信号とオフ指令信号とが、前記第2制御部からの前記オン指令信号とオフ指令信号とが、それぞれ入力される論理出力部を有し、を備え、前記論理出力部は、前記第1制御部及び前記第2制御部の少なくとも一方からオン指令信号が出力されている場合は、前記電源部に対してオン指令信号を出力し、前記第1制御部及び前記第2制御部のいずれからもオフ指令信号が出力されている場合は、前記電源部に対してオフ指令信号を出力する。上記電子機器では、前記第1制御部は、前記トリガー信号を出力する場合には、前記オフ指令信号を出力してもよい。上記電子機器では、前記第2制御部は、前記第1制御部よりも消費電力が少ないサブ制御部でもよい。上記電子機器では、更に、使用者が入力を行う操作部、を備え、前記実行部は、少なくとも用紙に画像形成動作を実行する画像形成部であって、前記第1制御部は前記画像形成部を制御し、前記第2制御部は前記操作部を制御してもよい。本発明によれば、第1制御部への電力供給がオフされている場合、信号線の電位は、所定の閾値以下の基準レベルに維持される。従って、信号線をハイインピーダンス状態にすることなく、供給電力がオフされている第1制御部に、第2制御部から電流が流れ込むことを抑制することができる。<実施形態1>一実施形態1を図1~図3を参照しつつ説明する。画像形成装置の構成図1は、画像形成装置1の内部構成を示すブロック図である。画像形成装置1は、電子機器の一例である。画像形成装置1は、低圧電源2、メイン基板3、パネル基板4、及び、画像形成部5を備える。低圧電源2は、家庭用コンセントCに接続されており、商用電源から受ける直流電力を変換して、例えば24Vの直流電力を生成する。1メイン基板メイン基板3には、DC-DCコンバータ11、メイン制御ユニット12、及び、通信部13が搭載されている。DC-DCコンバータ11は、低圧電源2からの直流電力を、例えば6Vまたは3.3Vに降圧してメイン制御ユニット12に電力供給を行う。なお、低圧電源2及びDC-DCコンバータ11は、電源部の一例である。メイン制御ユニット12は、メインCPU12A、及び、メモリ12Bを有し、DC-DCコンバータ11から電力供給されることにより起動し、画像形成部5や通信部13の動作を制御する。メイン制御ユニット12は、第1制御部の一例である。具体的には、メインCPU12Aは、DC-DCコンバータ11の出力側に接続されると共に、メイン入力端子P1及びメイン出力端子P2を有する。また、メインCPU12Aは、メモリ12B、通信部13及び画像形成部5それぞれにデータ通信可能に接続されている。メモリ12Bには、後述するメイン制御処理や、画像形成部5の制御処理など、画像形成装置1の各種動作を実行するためのプログラムが記憶されており、メインCPU12Aは、メモリ12Bから読み出したプログラムに従って画像形成部5や通信部13の動作を制御する。なお、メモリ12Bは、RAM、NVRAM、ハードディスク装置、フラッシュメモリ登録商標などの不揮発性メモリや、CD-Rなどの記憶媒体に記憶された上記プログラムを読み取る読取装置などでもよい。通信部13は、有線方式または無線方式により図示しない外部機器とデータ通信するためのインターフェースであり、メインCPU12Aは、通信部13を介して、上記外部機器から画像形成要求や画像データを受信する。2パネル基板パネル基板4には、DC-DCコンバータ21、サブ制御ユニット22、及び、操作パネル23が搭載されている。DC-DCコンバータ11は、低圧電源2からの直流電力を、例えば6Vまたは3.3Vに降圧してサブ制御ユニット22に電力供給を行う。サブ制御ユニット22は、サブCPU22A、及び、メモリ22Bを有し、DC-DCコンバータ21から電力供給されることにより起動し、操作パネル23の動作を制御する。サブ制御ユニット22は、第2制御部の一例である。具体的には、サブCPU21Aは、DC-DCコンバータ21の出力側に接続されると共に、サブ入力端子P3及びサブ出力端子P4を有する。サブ入力端子P3は、信号線L1を介して、メイン出力端子P2に接続されており、サブ出力端子P4は、信号線L2を介して、メイン入力端子P1に接続されている。また、サブCPU21Aは、メモリ22B及び操作パネル23それぞれにデータ通信可能に接続されている。更に、サブCPU21Aは、制御端子P5を有し、この制御端子P5が、メイン基板3側のDC-DCコンバータ11の接続端子P6に接続されている。サブCPU21Aは、制御端子P5からオン指令信号SG1、具体的にはハイレベルのイネーブル信号を出力することにより、DC-DCコンバータ11にメイン制御ユニット12への電力供給を開始させ、オフ指令信号SG2、具体的にはローレベルのイネーブル信号を出力することにより、DC-DCコンバータ11にメイン制御ユニット12への電力供給を停止させる。ここで、画像形成装置1は、少なくとも、動作モード及び消費電力削減モードの2つのモードを有する。動作モードは、メイン制御ユニット12及び画像形成部5に電力供給がされているモードであり、消費電力削減モードは、メイン制御ユニット12及び画像形成部5に電力供給がされていないモードである。メモリ22Bには、後述するサブ制御処理や、操作パネル23の制御処理を実行するためのプログラムが記憶されており、サブCPU22Aは、メモリ22Bから読み出したプログラムに従って操作パネル23の動作を制御する。なお、メモリ22Bは、RAM、NVRAM、ハードディスク装置、フラッシュメモリ登録商標などの不揮発性メモリや、CD-Rなどの記憶媒体に記憶された上記プログラムを読み取る読取装置などでもよい。操作パネル23は、複数の操作キーを有し、ユーザにより各種の指示や設定の入力操作が可能である。また、操作パネル23は、表示装置を有し、当該表示装置は、ディスプレイやランプ等を有し、各種の設定画面や装置の動作状態等を表示することが可能である。操作パネル23は、操作部の一例である。以上のように、サブ制御ユニット22は、比較的に使用電力が小さい操作パネル23の動作を制御する。このため、サブ制御ユニット22は、比較的に使用電力が大きい画像形成部5等を制御するメイン制御ユニット12に比べて、消費電力が少ない。3画像形成部画像形成部5は、DC-DCコンバータ21から電力供給されることにより起動し、メイン制御ユニット12の制御により、例えば通信部13にて受信した画像データに基づく画像を、シートに形成する印刷機能を実行する。画像形成部5は、実行部の一例である。なお、画像形成部5の印刷方式は、電子写真方式及びインクジェット方式のいずれでもよい。メイン制御処理図2は、メイン制御ユニット12が実行するメイン制御処理を示すフローチャートである。サブ制御ユニット22からオン指令信号SG1が出力されて、メイン制御ユニット12に電力供給がされると、メイン制御ユニット12は、メイン制御処理を実行する。具体的には、メインCPU12Aは、まず、画像形成処理を実行するS1。より具体的には、画像形成処理では、メインCPU12Aは、上記画像形成要求または画像データを受信したかどうかを判断し、受信したと判断すれば、その受信された画像形成要求等に基づく画像形成動作を、画像形成部5に実行させてS2に進む。一方、メインCPU12Aは、画像形成要求等を受信していないと判断すれば、上記画像形成操作を前記画像形成部5に実行させずにS2に進む。S2では、メインCPU12Aは、第1切替条件を満たすかどうかを判断する。ここで、第1切替条件は、動作モードから消費電力削減モードに切り替えるための条件であり、その例としては、画像形成要求等を受信しない待機状態が所定時間継続したこと、操作パネル23のキー操作がされない待機状態が所定時間継続したことなどが挙げられる。メインCPU12Aは、第1切替条件を満たしていないと判断すればS2:NO、S1に戻る。一方、メインCPU12Aは、第1切替条件を満たしたと判断すればS2:YES、メイン出力端子P2からトリガー信号SG3を出力しS3、本メイン制御処理を終了する。このトリガー信号SG3は、サブ制御ユニット22に、動作モードから消費電力削減モードに切り替えることを指示する信号である。サブ制御処理図3は、サブ制御ユニット22が実行するサブ制御処理を示すフローチャートである。画像形成装置1に電源が投入されると、サブ制御ユニット22は、DC-DCコンバータ21から電力供給されることにより起動し、サブ制御処理を実行する。具体的には、サブCPU22Aは、まず、初期化処理を実行するS11。この初期化処理には、例えば操作パネル23を制御するための各パラメータを初期値に戻したり、制御端子P5からオフ指令信号SG2を出力して、メイン制御ユニット12への電力供給を強制的に停止させたりする。サブCPU22Aは、初期化処理を実行した後、制御端子P5からオン指令信号SG1の出力を開始しS12、DC-DCコンバータ11にメイン制御ユニット12及び画像形成部5への電力供給を開始させる。これにより、メイン制御ユニット12は起動し、後述するメイン制御処理を実行する。次に、サブCPU22Aは、メイン制御ユニット12からトリガー信号SG3を受けたかどうかを判断しS13、トリガー信号SG3を受けていなければS13:NO、S12に戻る。即ち、動作モードが継続され、サブCPU22Aは、操作パネル23からの操作信号に応じたハイローレベルの二値化信号を、サブ出力端子P4からメイン制御ユニット12に出力する。なお、ハイレベルは、例えば2.4~3.3Vであり、ローレベルは例えば0~0.4Vである。一方、サブCPU22Aは、トリガー信号SG3を受けたと判断すればS13:YES、サブ出力端子P4を、所定の閾値以下の基準レベルに維持、換言すればラッチするS14。基準レベルは、具体的には、上記動作モード時における二値化信号のローレベルと同じレベルである。これにより、信号線L2の電位を、ローレベルに維持することができる。従って、信号線L2から電流がメイン入力端子P1に流れて、メイン制御ユニット12が誤作動などすることを抑制することができる。サブCPU22Aは、サブ出力端子P4をローレベルに維持した後に、制御端子P5からオフ指令信号SG2の出力を開始しS15、DC-DCコンバータ11にメイン制御ユニット12及び画像形成部5への電力供給を停止させる。これにより、画像形成装置1は、動作モードから消費電力削減モードに切り替わる。サブCPU22Aは、消費電力削減モード中において、第2切替条件を満たすかどうかを判断するS16。ここで、第2切替条件は、消費電力削減モードから動作モードに切り替えるための条件であり、その例としては、操作パネル23のキー操作がされたことなどが挙げられる。サブCPU22Aは、第2切替条件を満たすと判断すればS16:YES、制御端子P5からオン指令信号SG1の出力を開始しS17、DC-DCコンバータ11にメイン制御ユニット12及び画像形成部5への電力供給を再開させる。これにより、画像形成装置1は、消費電力削減モードから動作モードに復帰する。サブCPU22Aは、オン指令信号SG1の出力を開始後、S11に戻る。本実施形態の効果本実施形態によれば、メイン制御ユニット12への電力供給がオフされている場合、信号線L2の電位は、ローレベルに維持されるS14、S15。従って、供給電力がオフされているメイン制御ユニット12に、サブ制御ユニット22から電流が流れ込むことを抑制することができる。しかも、信号線L2をハイインピーダンス状態にしないので、信号線L2にプルダウン抵抗やプルアップ抵抗を設けるなど、ハイインピーダンス対策の構成を設ける必要がない。また、サブCPU22Aは、信号線L2の電位をローレベルに維持した後に、メイン制御ユニット12への電力供給をオフするS14、S15。これにより、信号線L2の電位をローレベルに維持する以前に、メイン制御ユニット12への電力供給をオフする構成に比べて、供給電力がオフされているメイン制御ユニット12に、サブ制御ユニット22から電流が流れ込むことを、より確実に抑制することができる。更に、サブCPU22Aは、トリガー信号SG3を受けた後に、信号線L2の電位をローレベルに維持する。従って、トリガー信号SG3を受ける以前から、信号線L2の電位をローレベルに維持する構成に比べて、動作モード時において、信号線L2が強制的にローレベルに維持されてメイン制御ユニット12の誤作動等が起こることを抑制することができる。<実施形態2>図4~7は実施形態2を示す。実施形態1との相違は、主として、画像形成装置50の構成、及び、メイン制御処理及びサブ制御処理の一部にあり、その他の点は実施形態1と同様である。従って、実施形態1と同一符号を付して重複する説明を省略し、異なるところのみを次に説明する。画像形成装置の構成図4は、画像形成装置50の内部構成を示すブロック図である。画像形成装置50では、メインCPU12Aは、制御端子P7を有し、サブCPU22Aの制御端子P5と同様、この制御端子P7から、オン指令信号SG4とオフ指令信号SG5とを選択的に出力する。また、メイン基板3には、OR回路51が設けられ、このOR回路51は、各入力端子が、上記制御端子P5、P7にそれぞれ接続されると共に、出力側がDC-DCコンバータ11の接続端子P6に接続されている。OR回路51は、論理出力部の一例である。また、サブCPU22Aには、ウォッチドッグ回路52が内蔵されている。ウォッチドッグ回路52は、サブCPU22Aがハングアップなどの異常状態になったことを検知するものである。具体的には、ウォッチドッグ回路52は、サブCPU22Aがカウントするパルスに基づき規則的なウォッチドッグ操作が行われなかった場合に、サブCPU22Aが異常状態であることを検知する。なお、:ウォッチドッグ回路52は、異常状態検知部の一例であり、各種の公知技術を利用することができる。また、ウォッチドッグ回路52は、サブCPU22Aの外部に設けられた構成でもよい。メイン制御処理図5は、メイン制御ユニット12が実行するメイン制御処理を示すフローチャートである。メインCPU12Aは、まず、制御端子P7からオン指令信号SG4を出力するS21。これにより、サブ制御ユニット22がオン指令信号SG1とオフ指令信号SG2のいずれを出力したかどうかにかかわらず、OR回路51からオン指令信号をDC-DCコンバータ11に与えて、メイン制御ユニット12及び画像形成部5への電力供給を維持させることができる。要するに、サブ制御ユニット22は、DC-DCコンバータ11をオンオフ制御不能になる。メインCPU12Aは、オン指令信号を出力した後に、画像形成処理を実行するS1。メインCPU12Aは、第1切替条件を満たしたと判断すればS2:YES、制御端子P7からオフ指令信号SG5の出力を開始するS22。これにより、サブ制御ユニット22の制御端子P5からの信号、即ちオン指令信号SG1とオフ指令信号SG2が有効化され、その信号がDC-DCコンバータ11に与えられるようになる。要するに、サブ制御ユニット22は、DC-DCコンバータ11をオンオフ制御可能になる。メインCPU12Aは、オフ指令信号SG5の出力を開始した後に、トリガー信号SG3を出力するS3。サブ制御処理図6は、サブ制御ユニット22が実行するサブ制御処理を示すフローチャートである。サブCPU22Aは、制御端子P5からオン指令信号SG1の出力を開始したS12後、ウォッチドッグ回路52が異常状態を検知しなければS31:NO、S13に進む。一方、ウォッチドッグ回路52が異常状態を検知すればS31:YES、上記異常状態を解消するために、サブCPU22Aは、初期化処理を実行するS11。これにより、サブCPU22Aは、制御端子P5からオフ指令信号SG2を出力する。図7は、異常状態の検知、各信号、及び、メイン制御ユニット12への電力供給の有無の関係を示すタイムチャートである。同図に示すように、サブ制御ユニット22が、OR回路51にオン指令信号SG1を出力するとS12、メイン制御ユニット12への電力供給が開始される。これにより、画像形成装置50は動作モードになる。そして、メイン制御ユニット12は、OR回路51にオン指令信号SG4を出力するS21。これにより、DC-DCコンバータ11は、サブ制御ユニット22がオン指令信号SG1とオフ指令信号SG2のいずれを出力したかどうかにかかわらず、常にオン状態を維持する。このため、動作モード中に、ウォッチドッグ回路52が異常状態を検知してS31:YES、サブ制御ユニット22がオフ指令信号SG2を出力してもS11、メイン制御ユニット12への電力供給は継続される。その後、サブ制御ユニット22は、オン指令信号SG1の出力を再開し、ウォッチドッグ回路52が異常状態を検知しなければS31:NO、初期化処理を実行することなく、オン指令信号SG1の出力状態を維持する。その後、メイン制御ユニット12は、第1切替条件を満たすと判断するとS2:YES、制御端子P7からオフ指令信号SG5の出力を開始しS22、トリガー信号SG3を出力するS3。これにより、サブ制御ユニット22は、DC-DCコンバータ11をオンオフ制御可能になる。サブ制御ユニット22は、トリガー信号SG3を受けると、まずサブ出力端子P4をローレベルに維持しS14、次に、制御端子P5からオフ指令信号SG2を出力しS15、これにより、メイン制御ユニット12への電力供給がオフされる。従って、消費電力削減モードにおいて、供給電力がオフされているメイン制御ユニット12に、サブ制御ユニット22から電流が流れ込むことを抑制することができる。本実施形態の効果本実施形態によれば、動作モード時にサブ制御ユニット22の異常状態が検知された場合、サブ制御ユニット22が誤ってメイン制御ユニット12への電力供給のオフ指令信号を出力しても、メイン制御ユニット12への電力供給が維持される。従って、動作モード時において、サブ制御ユニット22が異常状態になったことにより、メイン制御ユニット12への電力供給が強制的にオフされることを抑制することができる。しかも、OR回路51による比較的簡単な回路構成により、メイン制御ユニット12への電力供給が強制的にオフされることを抑制することができる。しかも、ソフトウエアによる構成に比べてハングアップ等による誤動作を抑制することができる。また、動作モードから消費電力削減モードに切り替えるトリガー信号SG3が出力される前に、メイン制御ユニット12からOR回路51にオフ指令信号SG5が出力される。これにより、トリガー信号SG3が出力された後に、メイン制御ユニット12からOR回路51にオフ指令信号SG5が出力される構成に比べて、トリガー信号SG3の出力時点から早期に消費電力削減モードに切り替えることができる。また、早期に、サブ出力端子P4をローレベルに維持することができる。<他の実施形態>本明細書で開示する技術は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような種々の態様も本発明の技術的範囲に含まれる。1上記実施形態では、電子機器の一例として、画像形成装置1,50を挙げた。しかし、電子機器は、第1制御部と、当該第1制御部に信号線を介して接続されると共に、当該第1制御部への電力供給をオフ制御する第2制御部とを有する機器であればよく、当該電子機器には、画像読取装置、ファクシミリ装置、データ処理装置など、各種の機器が含まれる。2上記実施形態では、当該第1制御部への電力供給をオンオフ制御する第2制御部として説明したが、第2制御部は、当該第1制御部への電力供給をオフするだけの構成であって、別の制御部を用いて当該第1制御部への電力供給をオンする構成としてもよい。3上記実施形態では、メイン制御ユニット12及びサブ制御ユニット22は、1つのCPU26等を備える構成とした。しかし、メイン制御ユニット12及びサブ制御ユニット22は、複数のCPUを備える構成や、ASICApplicationSpecificIntegratedCircuitなどのハード回路を備える構成や、ハード回路及びCPUの両方を備える構成でもよい。例えば上記メイン制御処理や、サブ制御処理の一部または全部のステップを別々のCPUやハード回路で実行する構成でもよい。4上記実施形態では、画像形成装置1,50は、消費電力が少ないサブ制御ユニット22が、消費電力が多いメイン制御ユニット12への電力供給をオンオフ制御する構成であった。しかし、これに限らず、画像形成装置1は、消費電力が多いメイン制御ユニット12が、消費電力が少ないサブ制御ユニット22への電力供給をオンオフ制御する構成でもよい。また、メイン制御ユニット12とサブ制御ユニット22との消費電力が同等である構成でもよい。但し、上記実施形態の構成であれば、消費電力削減モードでは、使用電力が大きいメイン制御ユニット12及び画像形成部5への電力供給がオフされるから、画像形成装置1の消費電力を効果的に抑制することができる。5上記実施形態では、実行部の一例として、印刷機能を実行する画像形成部5を例に挙げた。しかし、実行部は、これに限らず、画像読取機能、ファクシミリ機能、図示しない表示装置への画像表示機能などを実行するものでもよい。更に、実行部は、そのような画像形成に関する機能に限らず、データ通信機能、データ変換機能など、各種の機能を実行するものでもよい。6上記実施形態では、基準レベルの一例として、動作モード時における二値化信号のローレベルと同じレベルを例に挙げた。しかし、基準レベルは、これに限らず、例えば上記二値化信号のハイレベルとローレベルの中心レベル以下でもよい。但し、基準レベルは、ローレベル以上であることが好ましい。基準レベルを、ローレベル未満とすると、サブ出力端子P4を、動作モード時におけるレベル範囲外にするための構成が別途必要になるからである。7上記実施形態では、サブCPU22Aが、サブ出力端子P4を基準レベルとすることで信号線L2を基準レベルに維持する構成を例に挙げた。しかし、必ずしもサブ出力端子P4を基準レベルとする必要はない。例えば、外部バッファ回路を介して、信号線L2をサブ出力端子P4に接続し、サブCPU22Aが外部バッファ回路にオフ指令を出力することにより、サブ出力端子P4の電位にかかわらず、信号線L2を基準レベルに維持する構成でもよい。但し、上記実施形態であれば、外部バッファ回路を設けることなく、ソフト処理により信号線L2を基準レベルに維持することができる。8上記実施形態では、サブCPU22Aは、信号線L2の電位をローレベルに維持した後に、メイン制御ユニット12への電力供給をオフしたS14、S15。しかし、これに限らず、信号線L2の電位をローレベルに維持する以前に、メイン制御ユニット12への電力供給をオフする構成でもよい。但し、上記実施形態の構成であれば、メイン制御ユニット12への電力供給をオフされている間、常に、信号線L2の電位がローレベルに維持されるから、メイン制御ユニット12に、サブ制御ユニット22から電流が流れ込むことを、より確実に抑制することができる。9上記実施形態では、論理出力部の一例として、OR回路51を例に挙げた。しかし、論理出力部は、メイン制御ユニット12及びサブ制御ユニット22の少なくとも一方からオン指令信号が出力されている場合には、DC-DCコンバータ11にオン指令信号を出力し、それ以外の場合には、オフ指令信号を出力する構成であればよい。従って、論理出力部は、OR回路のみの構成に限らず、各論理回路を組み合わせてOR回路と同様の機能を実行する論理回路でもよい。また、論理出力部は、必ずしも論理回路で構成する必要はない。例えば、OR回路51の代わりに、信号処理回路を設けて、この信号処理回路が、メイン制御ユニット12からオフ指令信号を受けている場合には、サブ制御ユニット22からのオンオフ指令信号を有効化してDC-DCコンバータ11に出力する一方で、メイン制御ユニット12からオン指令信号を受けている場合には、当該オン指令信号をDC-DCコンバータ11に出力し、サブ制御ユニット22からのオンオフ指令信号をマスクすることをソフト処理で実行する構成でもよい。10なお、メインCPU12AとサブCPU22Aとは、互いにシリアル通信が可能な構成としてもよい。メインCPU12Aは、オン/オフキー23のキー操作を、サブCPU22Aを介して認識する構成でもよい。"