"第1駆動用電極および第1可変容量用電極を備える固定板と、前記第1駆動用電極に対向する第2駆動用電極、および前記第1可変容量用電極に対向する第2可変容量用電極を備える可動板と、前記第1駆動用電極および前記第2駆動用電極に駆動電圧を印加する駆動電圧印加部と、を備える可変容量素子であって、所定のキャパシタンスを有する参照用容量と、前記第1駆動用電極および前記第2駆動用電極からなる駆動容量部と、前記参照用容量とに、容量検出用パルス信号を印加する容量検出用信号発生部と、前記容量検出用パルス信号による前記駆動容量部の電圧変化と前記参照用容量の電圧変化とを比較し、比較結果を出力する電圧変化比較部と、を備え、前記駆動電圧印加部は、前記比較結果に基づいて前記駆動電圧を調整する、可変容量素子。前記駆動容量部および前記参照用容量に、前記容量検出用パルス信号と異符号の補正用信号を印加するオフセット補正用信号発生部を、備える請求項1に記載の可変容量素子。前記容量検出用信号発生部と前記オフセット補正用信号発生部とに、印加のタイミング信号を与えるタイミング発生部を、備え、前記容量検出用信号発生部と前記オフセット補正用信号発生部は、タイミング信号に応じて各信号の印加を行う請求項2に記載の可変容量素子。前記電圧変化比較部の入力側もしくは出力側にサンプルホールド回路を備え、前記タイミング発生部は、前記サンプルホールド回路にホールドタイミングを与え、前記サンプルホールド回路は、与えられたホールドタイミングに基づいて、サンプルホールドする、請求項3に記載の可変容量素子。前記駆動容量部と前記参照用容量とに供給する電流比を調節する電流比調整部を備える、請求項1乃至請求項4のいずれかに記載の可変容量素子。上述のように高周波通信用のマッチング回路に可変容量素子を用いる場合、マッチング可能な範囲を広くしたり、マッチングのための容量分解能を向上させるために、できる限り多くのキャパシタンス値を得られた方がよい。ここで、三つ以上のキャパシタンスを得るには、二値のキャパシタンスが得られる構造の可変容量素子を複数形成して並列接続する構成か、一個の可変容量素子で三つ以上のキャパシタンスを得る構造にする必要が有る。二値のキャパシタンスからなる可変容量用素子は、駆動電圧の印加により可変容量用の対向電極同士を例えば誘電体層を介在して当接させ、駆動電圧の解除により可変容量用の対向電極同士を離間させる、単純な構造および制御で実現が可能である。しかしながら、このような二値しか取れない可変容量素子で多種類のキャパシタンスを実現するには、多数の可変容量素子を形成するとともに、これらを接続する回路パターンを形成しなければならず、小型化および省スペース化しにくい。また、接続回路パターンによる信号ロスも無視できない値となる。一方、一個の可変容量素子で多値のキャパシタンスを実現する場合、小型化および省スペース化が可能であり、単純には、駆動電圧の電圧レベルを調整することで、各キャパシタンスに応じた可変容量用の対向電極の間隔すなわち駆動用電極間の間隔を調整でき、キャパシタンスの多値化が可能である。併せて、複数のキャパシタを並列接続するための回路パターンも不要になり、信号ロスを最小限にすることができる。しかしながら、従来の構成では、現実的には、可動板の経年変化や、セルフアクチュエーションや、駆動電圧のバラツキ、外的要因による可動板の瞬時的変形等により、所望とするキャパシタンスを一定に維持するように、駆動電圧を制御することは容易ではなかった。この発明の目的は、キャパシタンスの変動要素が生じても、所望とするキャパシタンスを安定して得られる可変容量素子を実現することにある。この発明は、固定板、可動板、駆動電圧印加部を備える可変容量素子に関するものである。固定板は、第1駆動用電極および第1可変容量用電極を備える。可動板は、第1駆動用電極に対向する第2駆動用電極および第1可変容量用電極に対向する第2可変容量用電極を備える。駆動電圧印加部は、第1駆動用電極および第2駆動用電極間に駆動電圧を印加する。この可変容量素子は、さらに、所定のキャパシタンスを有する参照用容量と、容量検出用信号発生部と、電圧変化比較部とを備える。容量検出用信号発生部は、第1駆動用電極および第2駆動用電極からなる駆動容量部と参照用容量とに、容量検出用パルス信号を印加する。電圧変化比較部は、容量検出用パルス信号による駆動容量部の電圧変化と参照用容量の電圧変化とを比較し、比較結果を出力する。そして、駆動電圧印加部は、比較結果に基づいて駆動電圧を調整する。この構成では、第1駆動用電極および第2駆動用電極からなる駆動容量部のキャパシタンスと、可変容量素子の対向電極として機能する第1可変容量用電極と第2可変容量用電極間によるキャパシタンスとが、一対一で対応することを利用する。そして、可変容量素子として所望のキャパシタンスとなる駆動容量部のキャパシタンスに応じて設定された参照用容量と駆動容量部の電圧差を駆動電圧に反映させて、電圧差が無くなるように駆動電圧を調整する。これにより、可変容量素子のキャパシタンスが所望値になるように、調整が可能になる。この際、容量検出用にパルス状信号を用いることで、可変容量に対する容量検出動作の影響を軽減することが可能になる。すなわち、可動部は所定の強度および弾性を有するので、電圧印加から実際に印加電圧に応じた変位量まで変位するのに所定の応答時間を必要とする。したがって、容量検出用パルス信号の持続時間を、この応答時間よりも短くすれば、可動部の機械的応答を僅かしか生じさせることがない。また、パルス状信号により駆動用電極へ与えられる電荷は、実際に駆動用に与えられる駆動用電圧に由来する電荷と比較して極小さい。したがって、可動部の実質的な駆動に対して、当該容量検出用のパルス状信号が与える影響は殆ど無い。また、この発明の可変容量素子は、駆動容量部および参照用容量に、容量検出用パルス信号と異符号の補正用信号を印加するオフセット補正用信号発生部を、備える。この構成では、補正用信号が容量検出用パルス信号に対して符号反転した信号であるので、当該補正用信号を駆動容量部および参照用容量に与えることで、容量検出用パルス信号によって駆動容量部および参照用容量にチャージされた電荷を、駆動容量部および参照用容量から排出することができる。これにより、例えば、チャージ電荷量と排出電荷量とを一致させることで、容量検出用パルス信号に起因の蓄積電荷が無くなり、所定の時間間隔で連続的に駆動容量部および参照用容量の電圧検出を行っても、各回で正確な電圧が得られ、正確な駆動が可能になる。また、この発明の可変容量素子は、容量検出用信号発生部とオフセット補正用信号発生部とに、印加のタイミング信号を与えるタイミング発生部を備える。容量検出用信号発生部とオフセット補正用信号発生部は、タイミング信号に応じて各信号の印加を行う。この構成では、タイミング信号を用いて容量検出用パルス信号と補正用信号を、駆動容量部および参照用容量へ与えることで、常に正確な電圧検出および駆動が可能になる。また、この発明の可変容量素子は、電圧変化比較部の入力側もしくは出力側にサンプルホールド回路を備える。タイミング発生部は、サンプルホールド回路にホールドタイミングを与える。そして、サンプルホールド回路は、与えられたホールドタイミングに基づいて、駆動容量部および参照用容量の電圧もしくは電圧変化比較部からの比較結果の電圧をサンプルホールドする。このようにサンプルホールド回路を備えることで、所望とするタイミングで確実且つ正確な電圧差や比較結果の取得が可能になる。また、この発明の可変容量素子は、駆動容量部と参照用容量とに供給する電流比を調節する電流比調整部を備える。この構成では、駆動容量部と参照用容量とに供給する電流比が可変になることで、一つの参照用容量で、駆動容量部の状態を複数設定することができる。これにより、一つの参照用容量で、可変容量素子として複数のキャパシタンスに調整することができる。この発明によれば、可変容量素子に対してキャパシタンスの変動要素が生じても、所望とするキャパシタンスを安定して得ることができる。本発明の第1の実施形態に係る可変容量素子について図を参照して説明する。図1Aは本実施形態の可変容量素子1のMEMS機構部10の概略構成図であり、図1Bは可変容量素子1の全体構成の回路ブロック図である。まず、可変容量素子1のMEMS機構部10の構成について説明する。MEMS機構部10は、固定板101、可動板102、および固定部103を備える。固定板101および可動板102は、例えば所定厚みの平板である。ただし、可動板102は、後述する駆動電圧の印加により変位可能な厚みに形成されている。固定板101および可動板102は、シリコン等の材料、特に本実施形態の構成では、高抵抗率の材料で形成される。固定板101と可動板102とは、それぞれの平板面主面が、所定の間隔で対向するように配置されており、可動板102の所定端は、固定部103により固定板101に固定されている。固定部103も、固定板101や可動板102と同様に、シリコン等の材料から形成される。この場合、シリコン材料としては電極間の絶縁を確保する目的で、導電性の少ない高抵抗シリコン素材を用いることが望ましい。もしくは、低抵抗シリコン材料を用いる場合には、電極が形成されるシリコン部位表面に絶縁膜を形成しておくことで代用する事も可能である。固定板101における可動板102側の主面101Aには、第1駆動用電極111と、第1可変容量形成用電極112とが形成されている。一方、可動板102における固定板101側の主面102Aには、第2駆動用電極121と、第2可変容量形成用電極122とが形成されている。ここで、固定板101の第1駆動用電極111および可動板102の第2駆動用電極121は、所定の面積で対向するように形成されている。また、固定板101の第1可変容量形成用電極112および可動部102の第2可変容量形成用電極122も、所定の面積で対向するように形成されている。この構造により、固定板101の第1駆動用電極111および可動板102の第2駆動用電極121で、駆動用キャパシタ10B図1におけるキャパシタンスCdのキャパシタを構成する。また、固定板101の第1可変容量形成用電極112および可動部102の第2可変容量形成用電極122で、可変容量素子1としてのキャパシタ10A図1におけるキャパシタンスCoのキャパシタを構成する。ここで、上述の固定板101と可動板102との間隔や、第1駆動用電極111と第2駆動用電極121との対向面積や、第1可変容量形成用電極112と第2可変容量形成用電極122との対向面積は、可変容量素子1として実現したいキャパシタンスCoにより決定される。上述のような機構的な構成の上、MEMS機構部10は、第1駆動用電極111に電気的に接続するグランド用ポート210を備える。また、MEMS機構部10は、第2駆動用電極121に電気的に接続する駆動信号入力ポート211および検出信号入力ポート212を備える。また、MEMS機構部10は、第1可変容量形成用電極112に電気的に接続する第1外部接続ポート201を備え、第2可変容量形成用電極122に電気的に接続する第2外部接続ポート202を備える。なお、各ポートと各電極とをそれぞれに接続する配線電極パターンは、図示していないが、固定板101、可動板102および固定部103に、上述の接続構成を実現するように適宜形成されている。また、これらのポートは説明の便宜上、用いているものであり、実際の回路形成パターンとしてこれらのポートを具体的に他の回路と個別に形成する必要はない。さらに、MEMS機構部10を収納する筐体が設けられるとともに、各ポートを筐体外に電気的に引き出すためのビアホールが筐体上に形成される場合もあるが、本実施形態では省略する。このような構成では、駆動電流が印加されず静電引力が働いていないデフォルト状態として、第1可変容量形成用電極112と第2可変容量形成用電極122とが所定間隔で離間した状態となり、第1外部接続ポート201、第2外部接続ポート202を両端子とするキャパシタンスCoのキャパシタが実現される。そして、この構成において、グランド用ポート210をグランドへ接続し、駆動信号入力ポート211に所定の駆動電圧を印加すると、第1駆動用電極111と第2駆動用電極121との間で静電引力が発生する。この静電引力により可動板102が、固定板101側に反り、固定板101と可動板102との間隔が狭くなる。これにより、第1可変容量形成用電極112と第2可変容量形成用電極122の間隔が狭くなり、駆動電圧を印加していない状態よりも、キャパシタンスCoが大きくなる。この際、駆動電圧のレベルを変化させることで、静電引力が変化する。これにより、第1駆動用電極111と第2駆動用電極121との間隔が変化し、当該間隔に応じたキャパシタンスCoを実現できる。すなわち、駆動電圧に応じた複数値のキャパシタンスCoを、一対の電極対からなるMEMS機構部10で実現できる。そして、例えば、駆動電圧の印加を停止すれば、所定の時定数で静電引力が解消され、可動板101が上述のデフォルト状態に戻る。これにより、第1可変容量形成用電極112と第2可変容量形成用電極122の間隔が、駆動電圧の印加状態よりも広くなり、キャパシタンスCoが小さくなる。このようにして、MEMS構造の可変容量素子が機構的に構成される。このような構造のMEMS機構部10を持ち合わせた上、本実施形態の可変容量素子1は、図1Bに示すような回路部を備える。図1Bに示すように、可変容量素子1は、MEMS機構部10、駆動電圧発生部20、容量検出用信号発生部30、参照用キャパシタ40、コンパレータ50を備える。駆動電圧発生部20の出力端は、抵抗21DおよびMEMS機構部10の駆動信号入力ポート211を介して駆動用キャパシタ10Bの第2駆動用電極121へ接続している。なお、駆動用キャパシタ10Bの第1駆動用電極111はグランド用ポート210を介してグランドへ接続している。また、駆動電圧発生部20の出力端は、抵抗21Cを介して参照用キャパシタ40の一方端に接続している。なお、参照用キャパシタ40の他方端はグランドへ接続している。容量検出用信号発生部30は、抵抗31DおよびMEMS機構部10の検出信号入力ポート212を介して、駆動用キャパシタ10Bの第2駆動用電極121へ接続している。また、容量検出用信号発生部30は、抵抗31Cを介して参照用キャパシタ40の一方端に接続している。なお、参照用キャパシタ40の他方端はグランドへ接続している。コンパレータ50の反転入力端子は、MEMS機構部10の検出信号入力ポート212すなわち駆動用キャパシタ10Bの第2駆動用電極121と抵抗31Dとの接続点に接続している。一方、コンパレータ50の非反転入力端子は、参照用キャパシタ40の一方端と抵抗31Cとの接続点に接続している。コンパレータ50の出力は、駆動電圧発生部20の入力端に接続している。このような回路構成を用いて、以下に示すように、可変容量の制御を行う。図2は、可変容量制御の原理を説明する図である。図2Aは容量検出用信号の電流波形図であり、図2Bは駆動用キャパシタ10Bおよび参照用キャパシタ40の素子電圧の波形図であり、図2Cはコンパレータの比較出力の波形図である。初期状態では、駆動電圧発生部20は、予め設定した所定の電圧レベルの駆動電圧を発生する。この駆動電圧は、駆動用キャパシタ10Bおよび参照用キャパシタ40に印加される。駆動用キャパシタ10Bを構成する可動板102は駆動電圧に応じて変位し、外部接続キャパシタ10AのキャパシタンスCoは、当該変位に準じて決定する。このような駆動状態において、容量検出用信号発生部30から駆動用キャパシタ10Bおよび参照用キャパシタ40へ容量検出用信号が同期して印加される。容量検出用信号は図2Aに示すようなパルス信号である。より具体的には、容量検出用信号は、所定の時間長dtの印加期間のみ所定電流値Ioとなり、他の期間は電流値0となるパルス信号である。このように駆動電圧とともに容量検出用信号が印加されると、駆動用キャパシタ10Bおよび参照用キャパシタ40に、駆動電圧と容量検出用信号の電流レベルに応じて、図2Bに示すような素子電圧が発生する。図2Bにおいて、Voは駆動電圧を示し、Vpcは参照用キャパシタ40の素子電圧のピーク値を示し、Vpdは駆動用キャパシタ10Bの素子電圧のピーク値を示す。具体的に、駆動用キャパシタ10Bに駆動電圧のみが印加されると図2Bに示すように、駆動電圧Voが素子電圧となる。この状態で、駆動用キャパシタ10Bに容量検出用信号が印加されると、電流値Ioに応じて、素子電圧が遷移する。この駆動用キャパシタ10Bの素子電圧は、抵抗31Dに比べて抵抗21Dが十分に大きいとすると、容量検出用信号の印加タイミングから上昇し、印加期間dt後の素子電圧のピーク値Vpdは、次式で表される。Vpd=VoIodt/Cdその後、駆動用キャパシタ10Bの素子電圧は、駆動用キャパシタ10BのキャパシタンスCdと抵抗21Dの抵抗値とに依存する時定数で低下する。一方、参照用キャパシタ40に駆動電圧のみが印加されると、駆動用キャパシタ10Bと同様に、図2Bに示すように、駆動電圧Voが素子電圧となる。この状態で、参照用キャパシタ40に容量検出用信号が印加されると、電流値Ioに応じて、素子電圧が遷移する。この参照用キャパシタ40の素子電圧は、抵抗31Cに比べて抵抗21Cが十分に大きいとすると、容量検出用信号の印加タイミングから上昇し、印加期間dt後の素子電圧のピーク値Vpcは、次式で表される。Vpc=VoIodt/Ccその後、参照用キャパシタ40の素子電圧は、参照用キャパシタ40のキャパシタンスCcと抵抗21Cの抵抗値とに依存する時定数で低下する。ここで、外部接続キャパシタ10Aが所望とするキャパシタンスCoとなる時に、参照用キャパシタ40のキャパシタンスCcと駆動用キャパシタ10BのキャパシタンスCdとが一致するように設定しておく。このような状態において、上述のように駆動用キャパシタ10Bおよび参照用キャパシタ40の素子電圧は、理論上同じとなるはずである。しかしながら、MEMS機構部10の経年劣化、セルフアクチュエーション、および外的要因等により、図2Bに示すように、二つの素子電圧の遷移が異なれば、外部接続キャパシタ10AのキャパシタンスCoを所望値とするようなキャパシタンスになっていないことを意味する。そして、このような所望とするキャパシタンスとの差は素子電圧の差に一対一で対応している。例えば、所望とするキャパシタンスとの差が大きければ、これに応じて素子電圧の差が大きくなり、所望とするキャパシタンスとの差が小さければ、これに応じて素子電圧の差も小さくなる。したがって、素子電圧の差が所望とするキャパシタンスとの差の指標となる。これを利用し、コンパレータ50では、駆動用キャパシタ10Bの素子電圧と参照用キャパシタ40の素子電圧との差分結果に基づいて、図2Cに示すような比較出力信号を出力する。比較出力信号は、HiレベルもしくはLowレベルのいずれかを取る二値化信号である。そして、本実施形態では、コンパレータ50の反転入力端子に駆動用キャパシタ10Bの素子電圧が与えられ、コンパレータ50の非反転入力端子に参照用キャパシタ40の素子電圧が与えられているので、コンパレータ50は、参照用キャパシタ40の素子電圧が駆動用キャパシタ10Bの素子電圧よりも高い場合にHiレベルの比較出力信号を生成し、参照用キャパシタ40の素子電圧が駆動用キャパシタ10Bの素子電圧よりも低い場合にLowレベルの比較出力信号を生成する。駆動電圧発生部20は、コンパレータ50から与えられた比較出力信号のレベルに準じて、駆動電圧レベルを調整する。具体的に本実施形態の場合であれば、Hiレベルの比較出力信号が入力されれば、駆動電圧発生部20は、駆動電圧を所定電圧だけ低下させることで、駆動電圧レベルを低くするように調整する。これにより、駆動用キャパシタ10Bに印加される駆動電圧のレベルが低くなり、第1駆動用電極111および第2駆動用電極121間の静電引力が低下し、これらの電極間隔が広くなる。したがって、駆動用キャパシタ10BのキャパシタンスCdが小さくなり、素子電圧が上昇して、参照用キャパシタ40の素子電圧に近づく。そして、このような駆動電圧レベルの調整を行い、駆動用キャパシタ10Bの素子電圧と参照用キャパシタ40の素子電圧とが一致するように駆動電圧レベルを調整すれば、外部接続キャパシタ10AのキャパシタンスCoを所望のキャパシタンスへ調整することができる。一方、図2と逆の状態として、Lowレベルの比較出力信号が入力されれば、駆動電圧発生部20は、駆動電圧を所定電圧だけ上昇させることで、駆動電圧レベルを高くするように調整する。これにより、駆動用キャパシタ10Bに印加される駆動電圧のレベルが高くなり、第1駆動用電極111および第2駆動用電極121間の静電引力が増加し、これらの電極間隔が狭くなる。したがって、駆動用キャパシタ10BのキャパシタンスCdが大きくなり、素子電圧が低下して、参照用キャパシタ40の素子電圧に近づく。そして、このような駆動電圧レベルの調整を行い、駆動用キャパシタ10Bの素子電圧と参照用キャパシタ40の素子電圧とが一致するように駆動電圧レベルを調整すれば、外部接続キャパシタ10AのキャパシタンスCoを所望のキャパシタンスへ調整することができる。以上のように、本実施形態の構成および駆動電圧の制御を行うことで、MEMSを利用した可変容量素子を、常時所望のキャパシタンスに設定することができる。さらに、本実施形態に示すようにキャパシタンスの検出用にパルス信号を用いれば、第1駆動用電極111および第2駆動用電極121の間隔が、容量検出用信号によって大きく変位することなく、正確にキャパシタンスを調整することができる。これは、パルス信号により与えられる電荷量が、駆動電圧により与える電荷量と比較して大幅に小さく、且つ可動部12が或程度の応答時定数を有するため、過渡応答も含めて十分に短い時間で設定されたパルス信号の印加期間において殆ど変位しないことを利用しているからである。次に、第2の実施形態に係る可変容量素子について、図を参照して説明する。図3は、本実施形態の可変容量素子1Aの全体構成の回路ブロック図である。本実施形態の可変容量素子1Aは、第1の実施形態に示した可変容量素子1に対して、オフセット補正用信号発生部60および抵抗61C,61Dを追加した構成からなる。他の構成は、第1の実施形態の可変容量素子1と同じであるので、以下では、オフセット補正用信号発生部60に関する箇所のみを説明する。オフセット補正用信号発生部60は、オフセット補正用信号を発生する。オフセット補正用信号は、上述の容量検出用信号発生部30から出力される容量検出用信号に対して符号反転したパルス信号である。オフセット補正用信号発生部60は、抵抗61Dを介してMEMS機構部10の検出信号入力ポート212へ接続する。すなわち、オフセット補正用信号発生部60は、抵抗61Dおよび検出信号入力ポート212を介して駆動用キャパシタ10Bの第2駆動用電極121へ接続する。これにより、オフセット補正用信号発生部60から出力されたオフセット補正用信号は駆動用キャパシタ10Bへ印加される。また、オフセット補正用信号発生部60は、抵抗61Cを介して参照用キャパシタ40へ接続する。これにより、オフセット補正用信号発生部60から出力されたオフセット補正用信号は参照用キャパシタ40へも印加される。ここで、オフセット補正用信号は、上述のように容量検出用信号と符号反転したパルス信号であるので、単に容量検出用信号によって駆動用キャパシタ10Bおよび参照用キャパシタ40で生じる電荷分布と、単にオフセット補正用信号によって駆動用キャパシタ10Bおよび参照用キャパシタ40で生じる電荷分布とは、逆になる。このような容量検出信号とオフセット補正用信号との関係を利用し、本実施形態では容量検出用信号の印加後にオフセット補正用信号を印加して、次のような作用、効果を発生している。図4は本実施形態の可変容量制御の原理を説明する図である。図4Aは本実施形態の方法を用いた場合の容量検出用信号およびオフセット補正用信号の電流波形図と、駆動用キャパシタ10Bおよび参照用キャパシタ40の素子電圧の波形図とを示す。図4Bは第1の実施形態の方法を連続的に用いた場合の容量検出用信号の電流波形図と、駆動用キャパシタ10Bおよび参照用キャパシタ40の素子電圧の波形図とを示す。まず、上述の第1の実施形態に示した構成および方法は、一回や極少数回でキャパシタンス制御を行う場合もしくは十分に長い時間間隔をおいたキャパシタンス制御に適しているが、第1の実施形態の方法を短い繰り返し周期で連続的に行おうとすると、図4Bに示すように、容量検出用信号を印加する毎に、駆動用キャパシタ10Bおよび参照用キャパシタ40へ電荷がチャージされる。このように電荷がチャージされると、追加の駆動電圧として作用してしまう。これにより、一回目の容量検出用信号の印加から順にピーク素子電圧をVpd1,Vpd2,Vpd3とすると、図4Bに示すように、素子電圧がVpd1<Vpd2<Vpd3と徐々にかさ上げされてしまう。したがって、実際に駆動電圧発生部20からの駆動電圧による正確なキャパシタンスを測定できなくなってしまう。また、駆動用キャパシタ10Bの素子電圧がかさ上げされることで、外部接続キャパシタCoのキャパシタンスも変動をきたす。一方、本実施形態の方法では、容量検出用信号とオフセット補正用信号とが符号反転信号であり、図4Aに示すように、容量検出用信号の印加後にオフセット補正用信号を印加するので、容量検出用信号で印加された電荷を、オフセット補正用信号によって駆動用キャパシタ10Bおよび参照用キャパシタ40から排出することができる。これにより、一回目の容量検出用信号の印加から順にピークの素子電圧をVpd1,Vpd2,Vpd3とすると、図4Aに示すように、素子電圧はVpd1=Vpd2=Vpd3と、常に一定になる。もちろん、この後においてもキャパシタンスの測定を行う限り、素子電圧は常時一定になる。そして、これら容量検出用信号の印加タイミングとオフセット補正用信号の印加タイミングとの間の素子電圧を用いることで、連続的に容量検出を行っても、常に正確なキャパシタンスを測定でき、正確なキャパシタンス制御を継続的に行うことができる。そして、制御動作中も外部接続用キャパシタCoを正確に維持することが可能になる。次に、第3実施形態に係る可変容量素子について、図を参照して説明する。図5Aは本実施形態の可変容量素子1Bの全体構成の回路ブロック図であり、図5Bは、タイミング信号PTa,PTbの波形図、容量検出用信号およびオフセット補正用信号の電流波形図と、駆動用キャパシタ10Bおよび参照用キャパシタ40の素子電圧の波形図である。本実施形態の可変容量素子1Bは、第2の実施形態に示した可変容量素子1Aのより具体的な一例の回路を示し、可変容量素子1Aの構成にタイミング発生回路70を加えたものである。タイミング発生回路70は、容量検出信号発生用のタイミング信号PTaと、オフセット補正用信号発生用のタイミング信号PTbとを生成する。タイミング発生回路70は、図5Bの最上段に示すように、タイミング信号PTaの出力後、所定の時間長をもってタイミング信号PTbを出力する。タイミング発生回路70は、タイミング信号PTaを容量検出用信号発生部30へ与え、タイミング信号PTbをオフセット補正用信号発生部60へ与える。容量検出用信号発生部30は、タイミング信号PTaに準じて容量検出用信号を出力する。一方、オフセット補正用信号発生部60は、タイミング信号PTbに準じてオフセット補正用信号を出力する。このような構成および信号処理を行うことで、上述の第2の実施形態に示したように、駆動用キャパシタ10Bおよび参照用キャパシタ40へ、容量検出用信号を印加した所定時間後に、オフセット補正用信号を印加することができる。ここで、容量検出用信号の印加タイミング間隔タイミング信号PTaの間隔は、可動板102の機械的な時定数に基づいて設定する。例えば、当該時定数の約5倍の時間間隔にすることが望ましい。これは、一般に、時定数を有する過渡現象の場合、時定数時間では全体の63の応答となり、時定数時間の5倍の時間で全体の99の応答が得られる。したがって、当該時定数時間の約5倍の時間間隔でキャパシタンスの測定を行えば、過剰な制御待ち時間を発生することなく、外乱等に対して十分な応答性が得られるからである。また、容量検出用信号の印加タイミングとオフセット補正用信号の印加タイミングとの間隔も、上記時定数に基づいて決定する。例えば、当該時定数の約1/2倍の時間間隔にすることが望ましい。これは、時定数の約1/2の時間であれば、容量検出用信号による電荷の印加で可動板102が大きく変位する前に、電荷を排出できるからである。これにより、当該容量検出用信号による可動板102の過大な変位を与えることなく、連続的に安定してキャパシタンスの測定、制御が可能になる。なお、信号タイミングや信号値については、外部接続用キャパシタCoに求められる安定度に応じて適宜に設定すればよい。次に、第4の実施形態に係る可変容量素子について、図を参照して説明する。図6Aは本実施形態の可変容量素子1Cの全体構成の回路ブロック図であり、図6Bは、タイミング信号PTa,PTb,PThの波形図、容量検出用信号およびオフセット補正用信号の電流波形図と、駆動用キャパシタ10Bおよび参照用キャパシタ40の素子電圧の波形図である。本実施形態の可変容量素子1Cは、第3の実施形態に示した可変容量素子1Bに対してサンプルホールド回路S/H回路80C,80Dを備えたものである。したがって、以下では、サンプルホールド回路80C,80Dに関する箇所のみを説明する。タイミング発生部60は、サンプルホールドタイミングを与えるタイミング信号PThを生成し、サンプルホールド回路80C,80Dへ与える。この際、タイミング信号PTは、容量検出信号発生用のタイミング信号PTaと、オフセット補正用信号発生用のタイミング信号PTbとの間の所定タイミングで与えられる。例えば、図6Bの例であれば、容量検出用信号の立ち下がりタイミングと略同じタイミングに設定されている。サンプルホールド回路80Cは、コンパレータ50の反転入力端子に接続している。サンプルホールド回路80Dは、駆動用キャパシタ10Bの素子電圧をサンプルホールドし、コンパレータ50の反転入力端子へ与える。サンプルホールド回路80Cは、コンパレータ50の非反転入力端子に接続している。サンプルホールド回路80Cは、参照用キャパシタ40の素子電圧をサンプルホールドし、コンパレータ50の非反転入力端子へ与える。コンパレータ50は、サンプルホールドされた駆動用キャパシタ10Bの素子電圧と、同じくサンプルホールドされた参照用キャパシタ40の素子電圧との差分に基づいて、上述の比較出力信号を生成し、駆動電圧発生部20へ出力する。このような構成とすることで、駆動用キャパシタ10Bの素子電圧と参照用キャパシタ40の素子電圧との比較タイミングを所望タイミングに決定することができる。これにより、安定したキャパシタンスの制御が可能になる。具体的には、本願の構成および方法で得られる容量検出用の素子電圧の振る舞いは、過渡現象であるので、素子電圧が不安定になることも考えられる。しかしながら、サンプルホールドタイミングを与えることで、このような不安定な期間があったとしても、これを回避するタイミングで素子電圧差の検出すなわち比較出力信号の生成が可能であり、安定したキャパシタンス制御が可能になる。また、駆動用キャパシタ10Bおよび参照用キャパシタ40とのキャパシタンスが略同じ値にある場合、素子電圧差は極小さくなり、素子電圧差が正負に振れる場合が生じる。この場合、比較出力信号がHiレベルとLowレベルとを短時間で繰り返すような比較出力信号のばたつきが発生してしまうが、サンプルホールドすることで、このような比較出力信号のばたつきを抑圧できる。これにより、安定した比較出力信号が得られ、安定したキャパシタンス制御が可能になる。また、瞬時的で電気的な外乱が生じても、サンプルホールドすることで、当該外乱による比較出力信号への影響を除去できる。これにより、安定した比較出力信号が得られ、安定したキャパシタンス制御が可能になる。なお、図6Bに示す例では、容量検出用信号の立ち下がりタイミングをサンプルホールドタイミングに設定しているが、容量検出信号の印加タイミングとオフセット補正用信号の印加タイミングとの間であれば、他のタイミングであってもよい。そして、容量検出用信号の立ち下がりタイミングをサンプルホールドタイミングに設定すれば、駆動用キャパシタ10Bの素子電圧および参照用キャパシタ40の素子電圧との差が、大略最も大きくなるので、当該タイミングに設定することで、より安定した比較出力信号を得ることができる。次に、第5の実施形態に係る可変容量素子について図を参照して説明する。図7は、本実施形態の可変容量素子1Dの全体構成の回路ブロック図である。本実施形態の可変容量素子1Dは、第4の実施形態に示した可変容量素子1Cに対して、サンプルホールド回路S/H80が、コンパレータ50の出力側に接続された場合を示す。サンプルホールド回路80は、コンパレータ50と駆動電圧発生部20との間に接続されている。サンプルホールド回路80には、タイミング発生回路70からサンプルホールド用のタイミング信号PTh’が与えられている。ここで、タイミング信号PTh’の印加タイミングは、上述の第4実施形態に示したタイミング信号PThの印加タイミングと略同じに設定されている。なお、この際、本実施形態のタイミング信号PTh’の印加タイミングは、第3実施形態のタイミング信号PThの印加タイミングに比べて、コンパレータ50内の信号遅延分だけ遅く設定してもよい。このように、サンプルホールド回路をコンパレータ50の後段に接続する構成であっても、第4の実施形態と同様に、安定したキャパシタンス制御が可能になる。次に、第6の実施形態に係る可変容量素子について、図を参照して説明する。図8は、本実施形態の可変容量素子1Eの回路図である。本実施形態の可変容量素子1Eは、第5の実施形態に示した可変容量素子1Dを、より具体的にIC化で実現したものであり、さらに容量検出用信号の大きさを複数種類に選択できるようにしている。なお、本実施形態では、駆動電圧発生部20、タイミング発生回路70、サンプルホールド回路80の具体的回路を示していないが、上述の実施形態で示した機能を実現する既知の構成により適宜設定すればよい。また、検出用信号設定部90も具体的な構成は示していないが、外部接続回路、例えば携帯通信端末の制御部からのキャパシタンス制御の情報に基づいて、スイッチS61,S62,S63,S64にオン/オフ制御信号を与えるものである。そして、内部の回路構成は、当該オン/オフ制御信号を生成する既知の構成を用いればよい。駆動電圧源に接続する駆動電圧入力端子Vccには、抵抗R40を介してnpn型トランジスタQ52のコレクタが接続している。npn型トランジスタQ52のエミッタはグランドへ接続している。A容量検出用信号の発生回路A-1駆動用キャパシタ10B用の容量検出用信号の発生回路当該npn型トランジスタQ52のベースは、自身のコレクタに接続するとともに、npn型トランジスタQ71,Q61,Q62,Q63,Q64に接続し、これらnpn型トランジスタQ71,Q61,Q62,Q63,Q64の各エミッタはグランドへ接続している。この構成により、npn型トランジスタQ52を共通のトランジスタとするカレントミラー回路をそれぞれに構成している。npn型トランジスタQ61のエミッタにはスイッチS61の一方端が接続し、npn型トランジスタQ62のエミッタにはスイッチS62の一方端が接続している。また、npn型トランジスタQ63のエミッタにはスイッチS63の一方端が接続し、npn型トランジスタQ64のエミッタにはスイッチS64の一方端が接続している。各スイッチS61,S62,S63,S64の他方端は結合され、pnp型トランジスタQ22のコレクタに接続している。pnp型トランジスタQ22のエミッタは、駆動電圧入力端子Vccに接続している。pnp型トランジスタQ22のベースは、自身のコレクタに接続するとともにpnp型トランジスタQ21のベースに接続している。pnp型トランジスタQ21のエミッタは、駆動電圧入力端子Vccに接続している。この構成により、pnp型トランジスタQ22,Q21を有するカレントミラー回路を構成している。pnp型トランジスタQ21のコレクタは、スイッチS11の一方端に接続している。スイッチS11の他方端は、抵抗R31を介してMEMS機構部10の駆動用キャパシタ10Bの第2駆動用電極121へ接続している。なお、第2駆動用電極121は、コンパレータ50の反転入力端子に接続する。また、第2駆動用電極121には、抵抗R21を介して駆動電圧発生部20の出力端が接続されている。また、駆動用キャパシタ10Bの第1駆動用電極111は、グランドへ接続している。この構成により、駆動用キャパシタ10Bには、スイッチS11のオン制御に応じたパルス状の容量検出用信号が定電流で印加される。A-2参照用キャパシタ40用の容量検出用信号の発生回路一方、npn型トランジスタQ71のコレクタには、pnp型トランジスタQ32のコレクタに接続している。pnp型トランジスタQ32のエミッタは、駆動電圧入力端子Vccに接続している。pnp型トランジスタQ32のベースは、自身のコレクタに接続するとともにpnp型トランジスタQ31のベースに接続している。pnp型トランジスタQ31のエミッタは、駆動電圧入力端子Vccに接続している。この構成により、pnp型トランジスタQ22,Q21を有するカレントミラー回路を構成している。pnp型トランジスタQ31のコレクタは、スイッチS12の一方端に接続している。スイッチS12の他方端は、抵抗R32介して参照用キャパシタ40の一方端へ接続している。なお、参照用キャパシタ40の一方端は、コンパレータ50の非反転入力端子に接続する。また、参照用キャパシタ40の一方端には、抵抗R22を介して駆動電圧発生部20の出力端が接続されている。また、参照用キャパシタ40の他方端は、グランドへ接続している。この構成により、参照用キャパシタ40には、スイッチS12のオン制御に応じたパルス状の容量検出用信号が定電流で印加される。そして、スイッチS11,S12にタイミング信号PTaを与え、スイッチS11のオン制御とスイッチS12のオン制御とを同期させることで、駆動用キャパシタ10Bと参照用キャパシタ40との容量を測定、比較することができる。A-3容量比の可変設定ここで、上述のスイッチS61~S64のオン/オフ制御を行うことで、駆動用キャパシタ10Bに供給する電流量を調整することができる。例えば、npn型トランジスタQ61,Q62,Q63,Q64の電流容量の比を、npn型トランジスタQ71に対して、それぞれ、1:1,1:2,1:4,1:8に設定する。このような構成とすれば、スイッチS61~S64のうちのオン制御されるスイッチの組合せにより、駆動用キャパシタ10Bに供給される電流量と参照用キャパシタ40に供給される電流量との比を16通りで設定できる。これにより、一つの参照用キャパシタ40で検出すべき容量比を複数設定できる。この結果、一つの参照用キャパシタ40を用いて、複数のキャパシタンス値を制御することができる。Bオフセット補正用信号の発生回路B-1駆動用キャパシタ10B用のオフセット補正用信号の発生回路pnp型トランジスタQ11のベースは、上述のpnp型トランジスタQ22のベースに接続し、pnp型トランジスタQ11のエミッタは、駆動電圧入力端子Vccに接続している。この構成により、pnp型トランジスタQ22,Q11を有するカレントミラー回路を構成している。pnp型トランジスタQ11のコレクタは、npn型トランジスタQ42のコレクタに接続している。これにより、npn型トランジスタQ42へ、上述のnpn型トランジスタQ61~Q64の組合せに応じた電流が供給される。npn型トランジスタQ42のエミッタはグランドへ接続している。npn型トランジスタQ42のベースは、自身のコレクタに接続するとともに、npn型トランジスタQ41のベースに接続している。npn型トランジスタQ41のエミッタはグランドへ接続している。この構成により、npn型トランジスタQ42,Q41を有するカレントミラー回路を構成している。npn型トランジスタQ41のコレクタはスイッチS21の一方端に接続する。スイッチS21の他方端は、抵抗R41を介して、駆動用キャパシタ10Bの第2駆動用電極121へ接続している。この構成により、駆動用キャパシタ10Bには、スイッチS21のオン制御に応じたパルス状のオフセット補正用信号が定電流で流れる。この際、オフセット補正用信号は、上述の容量検出用信号に対して電流方向が逆、すなわち、符号反転信号であるので、当該オフセット補正用信号が流れることにより、容量検出用信号によって駆動用キャパシタ10Bにチャージされた電荷を放出することができる。B-2参照用キャパシタ40用のオフセット補正用信号の発生回路npn型トランジスタQ51のベースは、上述のnpn型トランジスタQ52のベースに接続している。npn型トランジスタQ51のエミッタは、グランドへ接続している。この構成により、npn型トランジスタQ52,Q51を有するカレントミラー回路を構成している。npn型トランジスタQ51のコレクタはスイッチS22の一方端に接続する。スイッチS22の他方端は、抵抗R51を介して、参照用キャパシタ40の一方端へ接続している。この構成により、参照用キャパシタ40には、スイッチS22のオン制御に応じたパルス状のオフセット補正用信号が定電流で流れる。この際、オフセット補正用信号は、上述の容量検出用信号に対して電流方向が逆、すなわち、符号反転信号であるので、当該オフセット補正用信号が流れることにより、容量検出用信号によって参照用キャパシタ40にチャージされた電荷を放出することができる。この際、スイッチS21,S22に同じタイミング信号PTbを与えるようにすればよい。これにより、駆動用キャパシタ10Bおよび参照用キャパシタ40へ容量検出用信号によってチャージされた電荷を同様に排出することができる。以上のように、本実施形態の構成を用いることで、安定したキャパシタンス制御が可能であるとともに、一つの参照用キャパシタ40を用いて、駆動用キャパシタ10Bすなわち可変容量素子としての外部接続用のキャパシタンスCoを、複数値に制御することができる。これにより、所望とするキャパシタンスCo毎に、キャパシタンス制御用の回路を全て形成する必要が無くなり、可変容量素子全体を小型化することが可能になる。なお、本実施形態では駆動用キャパシタ10Bと参照用キャパシタ40との供給電流の比を可変にする回路構成を示したが、供給電流を一定にする構成とすれば、npn型トランジスタQQ61~Q64を一つにし、pnp型トランジスタQ11およびnpn型トランジスタQ42を省略し、npn型トランジスタQ41とnpn型トランジスタQ52とのカレントミラー回路を構成すればよい。これにより、より回路を簡略化することができる。また、上述のpnp型トランジスタQ11のみを省略し、npn型トランジスタQ41とnpn型トランジスタQ52とのカレントミラー回路を構成して、スイッチS21のオン時間を、スイッチS22のオン時間とは別に制御することでも、上述の供給電流の比を可変にする構成を実現することもできる。また、本実施形態では、駆動用キャパシタ10Bおよび参照用キャパシタ40への供給電流量により、複数のキャパシタスへの制御を実現する例を示したが、参照用キャパシタ40を、例えばスイッチ付き並列キャパシタのアレイ等により、可変容量素子にすることでも、同様に複数のキャパシタスへの制御を実現することができる。この場合は、例えば上述のnpn型トランジスタQ61~Q64を一つにし、可変容量素子のキャパシタンスを可変制御する。そして、設定した可変容量に応じて、スイッチS21,S22のオン時間制御を行えばよい。さらには、npn型トランジスタQ61~Q64を一つにし、参照用キャパシタ40も一つのままで、スイッチS11,S12のオン制御時間により、複数のキャパシタンスの検出を行うこともできる。この場合は、スイッチS11,S12のオン制御時間に準じて、スイッチS21,S22のオン制御時間を設定すればよい。また、上述の各実施形態では、容量検出用信号発生部30やオフセット補正用信号発生部60の出力端に抵抗抵抗31C,31D,61C,61Dやこれに相当する図8の抵抗R31,R32,R41,R51を備える構成を示したが、これらの抵抗を省略することも可能である。そして、このような抵抗を省略することで、駆動用キャパシタ10Bおよび参照用キャパシタ40の素子電圧の変化は、より直線状になる。これにより、さらに高速な回路の応答が可能になる。また、上述の説明では、タイミング発生回路70を備える構成を示したが、例えば、容量検出用信号発生部30の出力端の電流変化を検出し、当該電流変化をトリガとして、オフセット補正用信号発生部60や、サンプルホールド回路80,80C,80Dを動作させるようにすることも可能である。また、上述の説明では、静電駆動による可変容量素子を例に説明したが、圧電体を用いた圧電駆動による可変容量素子に対しても、上述のキャパシタンス制御を適用することができる。また、上述の説明では、可動板を高抵抗のシリコン基板とし、当該基板表面に第2駆動用電極や第2可変容量形成用電極を形成する例を示したが、可動板全体を低抵抗シリコン等で形成した構成であっても、上述のキャパシタンス制御を適用することができる。"