"発光素子、第1の半導体素子、第2の半導体素子、ゲート信号線、ソース信号線及び電源線を有し、前記第1及び第2の半導体素子は、それぞれ、チャネル形成領域と、同じ導電型を示す3つの不純物領域と、ゲート絶縁膜を介して前記チャネル形成領域と重なるゲート電極を有し、前記第1の半導体素子は、ゲート電極が前記ゲート信号線に電気的に接続され、3つの不純物領域のうち、1つは前記ソース信号線に電気的に接続され、他の1つは前記第2の半導体素子のゲート電極に電気的に接続され、他の1つは前記第2の半導体素子の不純物領域の1つに電気的に接続されており、前記第2の半導体素子は、3つの不純物領域のうち、前記第1の半導体素子に電気的に接続された領域を除いて、他の1つは前記電源線に電気的に接続され、他の1つは前記発光素子に電気的に接続されていることを特徴とする発光装置。OLED表示装置等の発光装置を実用化する上で必要となる様々な要素のうちの一つに、発光輝度をほぼ一定に維持するということがある。とりわけOLED素子には、発光輝度が環境温度にかなり依存するという問題がある。多くのOLED素子は電圧一定条件では、高温度下で電流量が多くなる。OLED素子に流れる電流量が大きければ大きいほど、OLED素子の輝度は高くなってしまう。するとOLED発光装置は、気温の変化に合わせて画面全体の表示が明暗変化する、不安定で非常に使い勝手の悪いものとなってしまう。また現在のOLED素子には一般に、発光させることにより経時的に発光輝度が低下してしまう傾向が強いという問題がある。この発光輝度低下の度合いは、OLED素子の構成等により幅があるものの、かなり深刻な問題である。発光量により経時的に発光輝度が低下してしまい、発光素子の発光輝度をほぼ一定に維持することができないと、発光装置の表示は、全体の明暗が不安定となるだけでなく各画素での階調表示にも支障をきたすことになる。例えば、画面内の各画素において、発光輝度に著しく差がある静止画像を長時間表示したりすれば、画像の焼付きが生じて大変見苦しいものとなる。特にR赤、G緑、B青に対応した三種類の発光素子を用いてカラーの画像を表示するOLED表示装置の場合では、発光の高効率化、低消費電力化の観点から、通常は色ごとに使用するOLED素子が異なる三色塗りわけ方式がとられる。すると、色ごとに発光輝度の温度依存性が異なることで、色ずれを起こしてしまう。あるいは、色ごとに異なる速度で各OLED素子の発光輝度が経時的に低下することで、発光装置の表示色が色ずれを起こしてしまう。本発明はこれらの点に鑑み、環境温度の変化に左右されず、また経時的に発光輝度が大きく低下することなしに、ほぼ一定の輝度を発光素子が維持する発光装置を、簡便な構成にて提供することを課題とする。また色ずれなく所望のカラー表示を行うことが可能な発光装置を、簡便な構成にて提供することを課題とする。そしてそのような発光装置を実現するために利用可能な半導体素子の構造、および該素子を用いた電気回路を提供することを課題とする。OLED素子の発光輝度の経時的低下は、OLED素子に印加される電圧が一定である場合定電圧駆動の方が、OLED素子に流される電流が一定である場合定電流駆動と比較して、大きくなる。これは、以下の理由による。一般にOLED素子の発光輝度Lは、OLED素子に流される電流量IVに比例するとされる。この比例定数をcVとすれば、L=cVIVのような関係が成り立っている。ここで、Vは輝度Lで発光させるのに必要なOLED素子への印加電圧である。しかしOLED素子を発光させ続けると、cVとIVはいずれも徐々に減少する。ここでOLED素子の定電圧駆動の場合には、cVとIVの両方の減少がLの減少に反映される。他方OLED素子の定電流駆動の場合には、cVのみの減少がLの減少に反映される。したがってLの減少の大きさを比較すれば、定電圧駆動の場合の方が定電流駆動の場合よりも大きくなる。cVが減少する背景には、もともとOLED素子は水分、酸素、光、熱などに弱く、これらによって素子自体の変性や劣化が、開始又は促進されやすい傾向にあることがある。ただし素子劣化の進行速度は、発光材料の種類、電極の材料、発光装置を駆動するデバイスの構造、作製環境や作製条件等により、かなり左右される。よって、これらの改良によりcVの経時的な減少を、ある程度抑制することは可能である。またOLED素子の発光輝度の温度依存性についてみると、定電圧駆動の場合では温度依存性が著しいが、定電流駆動の場合では温度依存性が僅少であることが多い。これは、L=cVIVにおいて、IVは大きな温度依存性を有するが、cVはほとんど温度依存性をもたないというように理解できる。とすればOLED発光装置の発光素子を電圧駆動ではなく電流駆動することにより階調表示すれば、経時的に発光輝度が大きく低下することがなく、また環境温度の変化にも左右されずに、ほぼ一定の輝度を発光素子が維持することが可能となるはずである。なおOLED素子以外の発光素子についても、温度依存性が小さいのは、種類にもよるが、一般的には定電圧駆動よりも定電流駆動である。その点では、定電流駆動が好ましいことに変わりない。AM型のOLED表示装置等の発光装置においては、画素に電流記憶回路を組み込むことで、発光素子の電流駆動をすることが可能である。画素に組み込む電流記憶回路は、薄膜トランジスタTFTのようなアクティブ素子を用いて作製することができる。もっとも電流記憶回路に限らず画素の回路は一般に、製造コスト削減、不良発生率抑制の観点から、できる限り簡便な構成のものが望まれる。また省電力化や発光を安定化するために、発光面積率開口率向上も強く求められ、回路面積は小さいほど好ましい。発光面積率開口率が小さいと、所定の輝度を得るために、発光素子を高電流密度で発光させることが必要となり、発光素子の変性や劣化が促進されやすくなってしまう。ここで発光面積率開口率を上昇させるための、最も直接的で効果的な方法は、発光方向と反対側に画素の回路を作り込んでしまうことである。しかし現状では、これは有効な解決法となっていない。発光方向側に画素の回路を作る方が、OLED素子を安定的に作成できるためである。さらに、回路面積が小さいほど好ましい別の理由として、画素回路を高集積化し、高機能化を図ることができるということもある。そこで本発明では、まず画素に発光素子と該発光素子を制御する駆動用素子、書込み用素子を設ける。そして通常であれば発光素子以外はTFTを用いて構成するわけであるが、その場合TFTの数が多くなり配線を含めた回路面積が大きくなってしまい不都合である。そこで本発明では次のような新規な素子を用いることで、回路の簡素化と小面積化を図る。前記新規な素子は、ドレインを複数有するトランジスタのような形状のものとし、本明細書ではこれをマルチドレイントランジスタと称することにする。マルチドレイントランジスタは換言すれば、ゲート電極と、少なくとも3つの不純物領域を有する半導体素子である。より詳しくは、マルチドレイントランジスタとは、半導体層と、該半導体層を覆って形成されたゲート絶縁膜と、該ゲート絶縁膜に接するゲート電極とを有し、前記半導体層はチャネル形成領域と、少なくとも3つの不純物ドープされたソースまたはドレイン領域を有し、前記チャネル形成領域と前記ゲート電極は、前記ゲート絶縁膜を間に挟んで重なっており、前記少なくとも3つの不純物領域は、前記チャネル形成領域に接していることを特徴とする半導体素子である、と表現することができる。前記不純物領域のうち一つはソースであり、他はドレインとしておく。ここでマルチドレイントランジスタは、使用方法によっては、マルチソーストランジスタ、あるいはマルチソースマルチドレイントランジスタ等と称する方が適当な場合もあることを付記しておく。一般にトランジスタ特にTFTのソースとドレインとは、構造的に同一である場合も多く、明確に区別できると限らない。本明細書中では以下、マルチソーストランジスタ、マルチソースマルチドレイントランジスタ等も含めて、マルチドレイントランジスタと総称する。マルチドレイントランジスタの形状には、大きさ、対称性の有無を含めて特に制限はない。マルチドレイントランジスタをつくる半導体は、組成材料や、バルク、非晶質アモルファス薄膜、多結晶ポリ薄膜等の形態の別を問わない。もっとも発光素子を制御する駆動用素子には、現状では多結晶ケイ素ポリシリコンの薄膜半導体を用いるのが最も実用的である。マルチドレイントランジスタの各ドレイン又はソースのチャネル型についても、対称性の有無を含めて特に制限はない。特にドレインが2個であるマルチドレイントランジスタを、ダブルドレインランジスタと称する。以下では、ポリシリコン薄膜のダブルドレイントランジスタを用いたダブルドレインランジスタを用いた電流記憶機能つき画素回路の例を中心に、本発明を説明する。本発明の半導体素子であるマルチドレイントランジスタを利用することにより、従来のシングルドレイントランジスタのみでは構成しにくい回路を、実現することができる。あるいは、従来のシングルドレイントランジスタのみでも構成は可能だが、複雑になったり大きな面積を要したりしてしまう回路を、マルチドレイントランジスタを利用することにより、そのような不都合なく設けることができる。本発明の電流記憶回路は、書込み用素子と駆動用素子とを用いて構成し、その二素子の一方もしくは双方にマルチドレイントランジスタを使用する。したがって、電流信号バッファなど電流記憶機能が必要となる様々な回路の簡素化、小面積化、高集積化に有用である。また、素子数が少ないため、製造上の高歩留まりも見込める。本発明の発光装置は、発光素子を電流駆動することにより、発光表示装置中にある発光素子に流れる電流を、次のような場合においても良好に維持することができる。発光素子の電気抵抗が環境温度に大きく依存する場合、発光素子を電圧駆動すると経時的に発光輝度が低下してしまう場合、など。発光素子に流れる電流を良好に維持することにより、発光輝度を良好に保つことができる。その結果、RGBの各サブ画素を独立に形成する型のカラー表示装置では、色ずれの発生も回避できるまた発光素子を電流駆動することにより、発光素子に流れる電流を制御している駆動用素子の特性が画素間で異なっている場合でも、画素間において発光素子に流れる電流の大きさに著しいバラつきが生じるのを防ぐことができ、表示画面の輝度むらの発生を抑えることもできる。さらに発光素子に流れる電流を所望の値に保つことができるので、配線抵抗による電位降下により階調が変化するのを防ぐことができる。発光素子を電圧駆動する場合と比較すれば、これも特長となる。しかも本発明の発光装置は、本発明の半導体素子マルチドレイントランジスタを画素回路に使用することにより、画素回路の小面積化を行うことが可能である。その結果、開口率が上昇することから発光素子に流れる電流密度が低下し、その結果、省電力化、発光素子自体の劣化抑制を図ることができる。本発明の表示装置も、本発明の半導体素子マルチドレイントランジスタを画素回路に使用することにより、画素回路の小面積化、高集積化、高性能化を行うことが可能である。本発明の電子機器は、上記の特長を有する本発明の発光装置または表示装置を搭載することにより、高性能かつ高信頼性という特長を備える。実施の形態1本発明の発光装置における電流記憶機能つき画素回路の例を図2に示す。図2に示す画素201は、ソース信号線SiS1~Sxのうちの1つ、書込み用ゲート信号線PjP1~Pyのうちの1つ、初期化用ゲート信号線EjE1~Eyのうちの1つ及び電源線ViV1~Vxのうちの1つを有している。また画素201は、書込み用素子101、駆動用素子102、初期化用素子103と、容量素子104及び発光素子105とを有している。初期化用素子103は本発明に必須の要素ではないが、有用であるので図2では付加してある。また容量素子104は場合により、明示的に設けることをせず、寄生容量等でまかなうこともあり得る。また必要に応じて、駆動用素子、書込み用素子、初期化用素子、容量素子、発光素子以外に、別の素子あるいは回路が付属していても構わない。本発明では、駆動用素子と書込み用素子の少なくとも一方はマルチドレイントランジスタとするが、必ずしも双方がマルチドレイントランジスタでなくてもよく、一方は通常のトランジスタ特に区別の必要のある場合には、以後シングルドレイントランジスタと称することにするを用いて構成してもよい。図15には、駆動用素子のみがマルチドレイントランジスタの例を示す。図2の画素回路では、駆動用素子と書込み用素子の双方にダブルドレイントランジスタを用いている。ダブルドレイントランジスタの任意の一方のドレインを第1ドレイン、他方のドレインを第2ドレインとして区別する。いずれのドレインを第1ドレインとし、第2ドレインとするかは制限がなく、個々に任意に指定する。使用方法によっては、ソースと第1ドレイン、第2ドレインの区別も難しいことがあるが、その場合はソースも含めて任意に指定する。一つのダブルドレイントランジスタ内の、ソース、第1ドレイン、第2ドレインに繋がるチャネル部分の、各チャネル長、チャネル幅は全て任意であり、統一されていたり左右対称形となっていたりする必要はない。用途により各チャネル長、チャネル幅は自由に決められる。本実施の形態では、書込み用素子101のダブルドレイントランジスタ以下、単に書込み用素子の全チャネルはn型、駆動用素子102のダブルドレイントランジスタ以下、単に駆動用素子は全チャネルはp型、初期化用素子103のチャネルはn型とする。しかし、書込み用素子101と初期化用素子103は、pチャネル型としてもよい。また、駆動用素子102の全チャネルをn型にすることも可能である。さらに、元々ダブルドレイントランジスタ自体は、全チャネル同型でなくてはならないわけでもない。ダブルドレイントランジスタは、3つのノードの接続をゲート電極に印加する電圧で制御することができる。書込み用素子101のゲート電極は、書込み用ゲート信号線Pjに接続されている。そして書込み用素子101のソース、第1ドレイン、第2ドレインは、それぞれソース信号線Si、初期化用素子103のドレイン、駆動用素子102の第1ドレインに接続されている図4Aも参照。スイッチング用素子101は、画素201に対する信号の書き込みを制御する機能を有する。駆動用素子102のゲート電極は、初期化用素子103のドレイン領域に接続されている。そして駆動用素子102のソース領域、第1ドレイン領域、第2ドレイン領域は、それぞれ電源線Vi、書込み用素子101の第2ドレイン、発光素子105の画素電極に接続されている。駆動用素子102は、発光素子に流れる電流を制御する機能を有する。発光素子105には種々のものを用いることができる。例えば、OLED素子、無機発光ダイオード素子、その他の発光ダイオード素子、無機EL素子、その他の固体系発光素子、FED素子、その他の真空系発光素子などである。ここでは発光素子105に、OLED素子を用いることにする。OLED素子は、陽極、陰極、該陽極陰極間に挟まれた有機発光層を有している。本実施の形態では、OLED素子105は陽極を画素電極として、陰極を対向電極として使用することにする。一般には、駆動用素子102の全チャネルがp型の場合、陽極を画素電極として、陰極を対向電極として使用するのが好ましい。逆に、駆動用素子102の全チャネルがn型の場合、陰極を画素電極として、陽極を対向電極として使用するのが好ましい。ただし、これに限定されるわけではない。他の使用方法も不可能ではない。なお、有機発光層には公知の発光材料を用いて、OLED素子105を作製することが出来る。また有機発光層には、単層構造、積層構造、あるいは中間的な構造等、種々の構造があるが、本発明は公知のどのような構造を用いてもよい。有機発光層におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光蛍光と、三重項励起状態から基底状態に戻る際の発光リン光があるが、本発明にはどちらも適用することができる。初期化用素子103のゲート電極は、初期化用ゲート信号線Ejに接続されている。初期化用素子103のソースは駆動用素子102のゲート電極に、ドレイン電源線Viに接続されている。容量素子104が有する2つの電極は、一方が電源線Viに、他方が駆動用素子102のゲートに接続されている。より詳しくは、容量素子104が有する2つの電極は、駆動用素子102のゲートと、駆動用素子102のソースに接続されている。本実施の形態では、電源線Viの電圧電源電圧と対向電極の電圧は一定の値に保つことにする。電源線Viの電圧電源電圧と対向電極の電圧を一定の値に保つことは、元々必須ではないが、説明を簡単にするために、そのようにしておく。電源電圧等を変化させて、発光素子105に、ある期間逆バイアスを印加することで、発光素子の信頼性向上を図ってもよい。本実施の形態では画素電極がOLED素子の陽極であるから、対向電極の電圧は、電源電圧よりも低い所定の値とする。画素電極がOLED素子の陰極の場合であれば、対向電極の電圧は、電源電圧よりも高い所定の値とすることになる。次に、図2の画素201を搭載した本発明の発光装置の、全体構成の概略図を図1に示す。200は画素部であり、図2の回路を備えた画素がマトリクス状に形成されている。また202はソース信号線駆動回路、203は書込み用ゲート信号線駆動回路、204は初期化用ゲート信号線駆動回路である。図1では、ソース信号線駆動回路202、書込み用ゲート信号線駆動回路203及び初期化用ゲート信号線駆動回路204は一つずつ設けられているが、本発明はこの構成に限定されない。ソース信号線駆動回路202、書込み用ゲート信号線駆動回路203及び初期化用ゲート信号線駆動回路204の数は画素201の構成に応じて任意に設定することができる。例えば、画素に初期化用素子103図1を設けない構成を採った場合、初期化用ゲート信号線駆動回路204に換えて、2つ目の書込み用ゲート信号線駆動回路203を設置するなどしてもよい。ソース信号線駆動回路202、書込み用ゲート信号線駆動回路203、初期化用ゲート信号線駆動回路204は、ポリシリコンTFTを使用すれば、一枚のガラス基板上に作り込むことが可能である。しかしソース信号線駆動回路202、書込み用ゲート信号線駆動回路203、初期化用ゲート信号線駆動回路204のうちの一部あるいは全てが、画素部200と異なる基板上チップ等に形成され、FPC等のコネクタを介して、画素部200と接続されていても良い。また図1では図示していないが、画素部200には、ソース信号線S1~Sx、電源線V1~Vx、書込み用ゲート信号線P1~Py、初期化用ゲート信号線E1~Eyが設けられている。なおソース信号線S1~Sxと電源線V1~Vxの数は必ずしも同じであるとは限らない。また、書込み用ゲート信号線P1~Pyと、初期化用ゲート信号線E1~Eyの数は必ずしも同じであるとは限らない。またこれらの配線を必ず全て有していなくとも良く、これらの配線の他に、別の異なる配線が設けられていても良い。電源線V1~Vxは所定の電圧に保たれている。なお本実施の形態では、モノクロの画像を表示する発光装置の構成を示しているが、本発明はカラーの画像を表示する発光装置であっても良い。その場合、電源線V1~Vxの電圧の高さを全て同じに保たずに、対応する色毎に変えるようにしても良い。続いて、上述した本発明の発光装置の駆動方法について、図3及び図4を用いて説明する。本発明の発光装置の動作は、各ラインの画素毎に書込み期間Ta、表示期間Td、初期化期間Te及び非表示期間Tuとに分けて説明することが可能であるが、図3に書込み用ゲート信号線及び初期化用ゲート信号線のタイミングチャートを示す。なお本明細書では、書込み用ゲート信号線及び初期化用ゲート信号線を総称してゲート信号線とよぶ。そしてゲート信号線が選択されている期間、言いかえると該ゲート信号線にゲート電極が接続されている半導体素子が全てオンの状態にある期間は、ONで示す。逆に、ゲート信号線が選択されていない期間、言いかえると該ゲート信号線にゲート電極が接続されている半導体素子が全てオフの状態にある期間は、OFFで示す。図3は、画素201における書込み期間Ta、表示期間Td、初期化期間Te及び非表示期間Tuのタイミングチャートを簡単に示した図である。なお本実施の形態では、書込み期間Taと表示期間Td、初期化期間Teと非表示期間Tuをそれぞれ別々にしたが、これに限定される必要はない。初期化期間Teを表示期間Tdに含めたり、書込み期間Taを非表示期間Tuに含めたりしてもよい。また図4Aは、書込み期間Ta時の画素201における、電流の流れ方を示した図であり、図4Bは表示期間Td時の画素201における、電流の流れ方を示した図である。画素201内に示す矢印が、電流の流れる向きである。まず、1ライン目の画素において書込み期間Taが開始されると、書込み用ゲート信号線P1が選択され、書込み用素子101がオンになる。初期化用ゲート信号線E1は選択されていないので、初期化用素子103はオフになっている。そして、ソース信号線駆動回路202から画素201に入力されるビデオ信号に基づき、書込み用素子101と駆動用素子102を介して、ソース信号線S1~Sxと電源線V1~Vxとの間に電流が流れる。この書込み期間Taにおける画素201中を流れる電流の様子を、図4Aを用いてもう少し詳しく述べる。書込み用ゲート信号線P1が選択されると、書込み用素子101のゲートが開いて、書込み用素子101がオンになる。すると駆動用素子102は、ゲートと第1ドレインが短絡され、その結果ソースチャネルと第一ドレインチャネルを合わせた部分がダイオードとして動作する。以降では便宜上、ダブルドレイントランジスタの、ソースと第nドレインとその間のチャネル部ソースチャネル、第nドレインチャネル及びゲートを、ダブルドレイントランジスタの第n要素トランジスタと称する。駆動用素子102の、ソースと第1ドレインとその間のチャネル部及びゲートは、駆動用素子102の第1要素トランジスタとなる。駆動用素子102の第1要素トランジスタがダイオードとして動作することで、ソース信号線Siから画素201に入力されるビデオ信号電流は、そのまま書込み用素子101、駆動用素子102の第1要素トランジスタを介して、電源線V1~Vxへ流れることになる。また同時に、ソース信号線Siから画素201に入力されるビデオ信号電流に対応する、駆動用素子の第1要素トランジスタのゲート電圧が、書込み用素子101を介して、容量素子104に蓄積される。容量素子104に蓄積される電圧は、駆動用素子102の第1要素トランジスタのゲートソース間電圧VGSであるから、容量素子104の電圧に応じて、駆動用素子102の第1要素トランジスタがオンとなる。なお書込み期間Taにおいて、駆動用素子102の第1要素トランジスタは、ゲートとドレインが接続されているので、飽和領域で動作している。よって、VGSをゲートソース間電圧、μを移動度、C0を単位面積あたりのゲート容量、W/Lをチャネル形成領域のチャネル幅Wとチャネル長Lの比、VTHを閾値とすると、駆動用素子102の第1要素トランジスタのドレイン電流Idnは、以下のIdn=μC0W/LVGS-VTH2/2で示される。Idn=μC0W/LVGS-VTH2/2においてμ、C0、W/L、VTHは全て個々の素子によって決まる固定の値である。よってμ、VTHが個々の素子間でバラつくと、同じVGSに対するIdnであっても、全素子で必ずしも同一の値にならない。しかし駆動用素子102の第1要素トランジスタのドレイン電流Idnをビデオ信号電流Ivdと同じ大きさに保てば、μ、VTHのバラつきによらず、全駆動用素子102の第1要素トランジスタでIdnは全て同一となる。1ライン目の画素において書込み期間Taが終了すると、書込み用ゲート信号線P1の選択が終了する。そして、次に表示期間Tdが開始される。表示期間Tdにおいては、書込み用ゲート信号線P1は選択されないので、書込み用素子101はオフになっている。また表示期間Tdにおいても、初期化用ゲート信号線E1は選択されていないので、初期化用素子103はオフになっている。図4Bを用いて、表示期間Tdにおける画素201の電流の流れを説明する。駆動用素子102のゲート電極には、書込み期間Taにおいて定められたVGSが容量素子104によって保持されている。しかし表示期間Tdにおいては、書込み用素子101はオフになっていることから、駆動用素子102の第1要素トランジスタの方へは電流は流れなくなり、第2要素トランジスタを介して発光素子へと電流が流れることになる。ここで、駆動用素子102の第2要素トランジスタは、飽和領域で動作する。そうなるように予め、画素へ書込むビデオ信号電流Ivdや対向電極電圧は、適切に設定されておく必要がある。飽和領域の動作であるから、駆動用素子102の第2要素トランジスタのドレイン電流IdnはIdn=μC0W/LVGS-VTH2/2で示される。Idn=μC0W/LVGS-VTH2/2によればドレイン電流Idnは、μ、VTH等の値に依存するはずであるが、他方で書込む時にVGSを、第1要素トランジスタのドレイン電流IdnがIvdとなるようにしている。そのため、各画素の駆動用素子102内において、第1要素トランジスタと第2要素トランジスタのμ、VTH等の値が等しければ、各画素における駆動用素子102の第2要素トランジスタ同士間のμ、VTH等のバラつきは、第2要素トランジスタのドレイン電流Idnには反映されない。すなわち、μ、VTH等のバラつきを抑制する必要性が、発光装置内の画面全体の画素の駆動用素子102から、各画素内の駆動用素子102の第1要素トランジスタと第2要素トランジスタの間にまで、大幅に圧縮できたことになる。しかも一つのダブルドレイントランジスタの中であれば、第1要素トランジスタと第2要素トランジスタのμ、VTH等は、元々バラつきは少ない。こうして表示期間Tdにおいては、駆動用素子102の第2要素トランジスタのドレイン電流Idnは、ビデオ信号電流Ivdに正確に対応したものとなる。つまり、電源線Viから駆動用素子102の第2要素トランジスタを介して、発光素子105の対向電源に向かって所期の適切な電流が流れていく。発光素子105に流れる電流が正確になる結果、発光素子105は正確な輝度で発光する。勿論、ドレイン電流Idnがゼロであれば、発光素子105は発光しない。なお、ビデオ信号電流Ivdは、原則として正確な電流値であることを要する。例外は、ビデオ信号の内容が最暗階調非点灯の場合である。この場合には、ビデオ信号は駆動用素子102の要素トランジスタがオフとなるようにすればよいので、電圧値のデータでよい。また、駆動用素子の第1ドレインチャネルと第2ドレインチャネルのチャネル長、チャネル幅を等しくしておけば、書込み期間に読み込むビデオ信号電流Ivdと表示期間に発光素子に供給される駆動電流Ielは等しくなる。しかし第1ドレインと第2ドレインのチャネル長、チャネル幅を、敢えて揃えないことで、読み込むビデオ信号電流Ivdと表示期間に発光素子に供給される駆動電流Ielとの比率を調節することもできる図16参照。この比率調整は実用上、非常に重宝するものである。例えば、小型かつ高精細の発光表示装置で低輝度の表示をする場合、表示期間に発光素子に供給される駆動電流Ielは非常に小さな値となる。そこで寄生容量等の負荷を考慮すると、Ielよりもビデオ信号電流Ivdを大きくしない限り、表示期間内に画素へ書込むことができないからである。また、1ライン目の画素において書込み期間Taが終了すると、書込み用ゲート信号線はP2が選択され、2ライン目の画素において書込み期間Taが開始される。よって、2ライン目の画素において書込み用素子101がオンになる。初期化用ゲート信号線E2は選択されていないので、初期化用素子103はオフである。そして、ソース信号線駆動回路202から画素201に入力されるビデオ信号に基づき、信号線S1~Sxと電源線V1~Vxとの間に、2ライン目の画素にある、書込み用素子101と駆動用素子102を介して、ビデオ信号電流が流れる。次いでその後、2ライン目の画素において書込み期間Taが終了し、表示期間Tdが開始される。表示期間Tdでは、2ライン目の画素においても、上に述べた1ライン目の画素における時と同様に、ビデオ信号電流Ivdが記憶され、発光素子105が所定の輝度で発光する。また2ライン目の画素において書込み期間Taが終了すると、3ライン目の画素において書込み期間Taが開始される。以後同様に、3ライン目の画素の表示期間Tdと4ライン目の画素の書込み期間Taが開始、4ライン目の画素の書込み期間Taが終了し、4ライン目の画素の表示期間Tdと5ライン目の画素の書込み期間Taが開始、という動作が繰り返される。最終ラインであるyライン目の画素まで順に書込み期間Taが終了すると、1フレーム分の書込み期間が全て終了ということになる。視覚は、1フレーム分の表示期間Tdにおける像を、時間的に重ね合わせて一体のものとして捉えるので、1フレーム分の表示期間Td全体で一コマの画像表示が行える。典型的な動画像表示では60Hz駆動、すなわち1秒間中に60コマの画像表示を行う。以上までが、初期化用素子103がない場合には、動作の全容となる。初期化用素子103がある場合には、さらに以下の初期化動作を付加することが可能となる。初期化動作がない場合、各コマの画像は連続して表示されることになり、画像の動き方が滑らかさを十分に備えていない、やや低質の動画像表示となってしまう問題がある。初期化動作により、一コマ一コマの間に非表示のインターバルを設けると、簡便かつ効果的に、この動画質の低下を抑制できる。初期化動作は、初期化用ゲート信号線駆動回路204から出力されるゲート信号により制御される。まず、初期化用ゲート信号線駆動回路204から出力されるゲート信号により、1ライン目の初期化用ゲート信号線E1が選択されると、1ライン目の画素において、初期化期間Teが開始する。初期化用ゲート信号線E1が選択されると、初期化用素子103はオンになる。そうすると、電源線V1~Vxの電圧が、初期化用素子103を介して駆動用素子102のゲート電極に印加される。すると、駆動用素子102は強制的にオフされて、発光素子105に電流が供給されなくなり、その結果、発光素子105は発光しなる。次いで、選択される初期化用ゲート信号線が、1ライン目のE1から2ライン目のE2へと移る。これにより、1ライン目では初期化期間Teが終了し、非表示期間Tuが開始される。また同時に、2ライン目の画素において初期化期間Teが開始される。初期化用ゲート信号線E2が選択されと、2ライン目の画素において初期化用素子103がオンになる。書込み用ゲート信号線P2は選択されていないので、書込み用素子101はオフになっている。このとき定電源線V1~Vxの電圧が、初期化用素子103を介して駆動用素子102のゲート電極へと加えられる。すると、駆動用素子102はオフになって、発光素子105に電流が供給されなくなり、その結果、発光素子105は発光しなくなる。その次には、選択される初期化用ゲート信号線が、2ライン目のE2から3ライン目のE3へと移るというように、yライン目の画素まで順に初期化期間Teが開始され、初期化期間Teが終了すると、非表示期間Tuが開始されるという動作が繰り返される。こうして、全画素において、初期化動作が行われる。初期化用素子103があり初期化動作を行う場合には、書き込み期間Ta、表示期間Td、初期化期間Te及び非表示期間Tuにより、1フレーム期間が構成され、1コマの画像が表示される。1フレーム期間が終了すると、次のフレーム期間が開始され、上述した動作を繰り返す。初期化動作により、一コマ一コマの間に非表示のインターバルを設けると、簡便かつ効果的に、動画質の向上を図ることができる。なお、初期化期間Te及び非表示期間Tuは、必ずしも1フレーム期間に設けなくてはならないものではない。例えば、静止画像の時には、初期化期間Te及び非表示期間Tuは省略し、動画像の時のみ、初期化期間Te及び非表示期間Tuを設定してもよい。各画素の階調は、書き込み期間Ta及び表示期間Tdにおいて発光素子105に流れる電流の大きさで決定される。そして、この電流値は、ソース信号線駆動回路202から画素201に入力される、ビデオ信号電流Ivdにより制御される。そこで、n階調分のビデオ信号電流Ivdを用意すれば、n階調の画像表示ができる。一般にOLED素子の発光輝度Lは、、L=cVIVに示されるとおり、OLED素子に流される電流量IVに比例するとされる。よって、n階調分のビデオ信号電流Ivdは、概ね比例配分されたn個の値となる。以上に述べたように、図2のような画素回路構成をとることで、発光表示装置中にあるOLED素子等の発光素子に流れる電流を、次のような場合においても良好に維持することができる。発光素子の電気抵抗が環境温度に依存する場合、発光素子を電圧駆動すると経時的に発光輝度が低下してしまう場合、など。発光素子に流れる電流を良好に維持することにより、発光輝度を良好に保つことができる。その結果、RGBの各サブ画素を独立に形成する型のカラー表示装置では、色ずれの発生も回避できる。また、図2のような画素回路構成をとり発光素子を電流駆動することにより、発光素子に流れる電流を制御している駆動用素子102の特性が画素間で異なっている場合でも、画素間において発光素子に流れる電流の大きさに著しいばらつきが生じるのを防ぐことができ、表示画面の輝度むらの発生を抑えることもできる。さらに発光素子に流れる電流を所望の値に保つことができるので、配線抵抗による電位降下により階調が変化するのを防ぐことができる。発光素子を電圧駆動する場合と比較すれば、これも特長となる。マルチドレイントランジスタは、シングルドレイントランジスタのみでは構成しにくい回路や、構成は可能だが複雑になったり大きな面積を要したりしてしまう回路に、有効に使用し得る新規な素子である。図2あるいは図15に示したような、書込み用素子と駆動用素子とを用いて構成し、その二素子の一方もしくは双方にマルチドレイントランジスタを使用した、発光装置の画素回路は、その一例である。なお書込み用素子と駆動用素子とを用いて構成し、その二素子の一方もしくは双方にマルチドレイントランジスタを使用した電流記憶回路図17に一例を示すは、発光装置の画素回路に限らず、電流信号バッファなど幅広い用途に使用できる。例えば、発光装置のソース信号線駆動回路202図1に、マルチドレイントランジスタ使用の電流記憶回路を利用した電流信号バッファを設けることもできる。場合によっては、図2のような発光素子ではなく、非発光素子を用いた表示装置に適用することもできる。実施の形態2実施の形態1では、本発明の半導体素子マルチドレイントランジスタ、該マルチドレイントランジスタを使用した電流記憶回路、該電流記憶回路を画素に用いた発光装置、の各々につき一例を説明した。もっとも実施の形態1で説明した発光装置は、ビデオ信号がアナログ電流値の場合以下、アナログ駆動と称するであった。しかし、ビデオ信号をデジタルにして用い駆動させること以下、デジタル駆動と称するも可能である。デジタルのビデオ信号を用いる場合、階調は2進数でコード化されて入力される。そこで階調表示方法として、2進数コードのビデオ信号を、画素へそのまま書込み、発光時の輝度を一定としつつ、発光時間または発光面積などを2進数コードに合わせて制御するのが簡易で有用である。本実施の形態2では、発光時間を2進数コードに合わせて制御する方法デジタル時間階調法の一例を簡単に説明する。なお、より詳しい内容については、特願2000-359032号等を参照することができる。本実施の形態2では、図2の画素回路を使用することにする。デジタル時間階調法の場合、1フレーム期間中に書込み期間Taと表示期間Tdが繰り返し出現することで、1つの画像を表示することが可能である。例えばnビットのビデオ信号によって画像を表示する場合、少なくともn個の書込み期間と、n個の表示期間とが1フレーム期間内に設ける。n個の書込み期間Ta1~Tanと、n個の表示期間Td1~Tdnは、ビデオ信号の各ビットに対応している。さらに、必須ではないが、n個以下の初期化期間とn個以下の非表示期間とを1フレーム期間内に設けることもできる。むしろ信号線駆動回路をガラス基板上に作りこんだ、実用的な表示装置または発光装置を製造しようとする場合には、少なくとも下位ビットについては初期化期間と非表示期間を設けないと、現在のTFT製造技術を前提とすると著しい困難がある。詳しくは、特願2001-257163号等を参照することができる。書込み期間Tammは1~nの任意の数の次には、該ビットに対応する表示期間Tdmが出現する。該ビットに初期化期間Temと非表示期間Tumが設定されている場合には、さらに続いて初期化期間Temと非表示期間Tumが出現する。書込み期間Ta、表示期間Td、初期化期間Te、非表示期間Tu初期化期間Te、非表示期間Tuについては存在する場合のみよりなる一連の期間を、サブフレーム期間SFと呼ぶ。mビット目に対応する書込み期間Tam、表示期間Tdmを含むサブフレーム期間はSFmとなる。サブフレーム期間SF1~SFnの長さの比は、SF1:SF2:...:SFn=20:21:...:2n1を満たすようにする。各サブフレーム期間において、発光素子を発光させるか否かが、デジタルのビデオ信号の各ビットによって選択される。そして、1フレーム期間中における発光する表示期間の長さの和を制御することで、階調数を制御することができる。なお、表示上での画質向上のため、表示期間の長いサブフレーム期間を、幾つかに分割しても良い。画素回路の動作や駆動回路は、実施の形態1の場合とほぼ同様である。ただしソース信号線駆動回路は、電流値として、発光素子を発光させるときの所定の一つの値さえ正確に出力できればよい。その結果、階調数分のアナログ電流値が必要な実施の形態1の場合と比較し、構成は大幅に簡略化できる利点がある。ソース信号線駆動回路より、発光素子を発光させない信号を出力する場合には、実施の形態1において階調ゼロの信号を出力するのと同様、電圧値のデータでよい。本実施例では、図1に示したソース信号線駆動回路202の例について説明する。ソース信号線駆動回路202は、画素201に入力されるビデオ信号の電圧に見合った大きさの電流信号電流Ivdを各ソース信号線S1~Sxに供給することが可能である。本実施例では、まずデジタル駆動する場合の、ソース信号線駆動回路の一例302について図5を用いて説明する。次に、アナログ駆動する場合の、ソース信号線駆動回路の一例402について図6を用いて説明する。その後ゲート信号線駆動回路の一例について図7を用いて説明する。最初にデジタル駆動する場合の、ソース信号線駆動回路の例302について図5を用いて説明する。ソース信号線駆動回路302は、シフトレジスタ302a、デジタルビデオ信号を記憶することができるラッチA302b、ラッチB302c及び電圧電流変換回路V/C変換回路302dとを有している。シフトレジスタ302aには、クロック信号CLK、スタートパルス信号SPが入力される。クロック信号CLKとスタートパルス信号SPを元に、シフトレジスタ402aは順次、ビデオ信号をサンプリングするタイミング信号を生成していく。この各タイミング信号に基づいて、ラッチA302bは、ビデオ信号線からビデオ信号を読込み、記憶する。ラッチA302bに記憶されたビデオ信号は、ラッチパルスのタイミングに従って、ラッチB302cに読取られ、記憶される。ラッチB302cにデータが読まれると、V/C変換回路302dは、そのデータがオンの場合には、所定の電流データを出力する。そのデータがオフの場合、別の所定の電流データを出力するようにしてもよいが、電圧データを出力するようにした方が効率的で好ましい。デジタル駆動は、発光素子がオンの状態明るさが100の状態と、オフの状態明るさが0の状態の2つの状態によって駆動される方式である。上記のソース信号線駆動回路の構成により、デジタル駆動の発光装置は、発光素子がオンの状態又はオフの状態のどちらかになることによって、階調を表現する。続いて、アナログ駆動する場合の、ソース信号線駆動回路の例402について図6を用いて説明する。図6Aに示す本実施例のソース信号線駆動回路402は、シフトレジスタ402a、バッファ402b、サンプリング回路402c、電流変換回路402dを有している。シフトレジスタ402aには、クロック信号CLK、スタートパルス信号SPが入力される。クロック信号CLKとスタートパルス信号SPを元に、シフトレジスタ402aは順次、ビデオ信号をサンプリングするためのタイミング信号を生成していく。このタイミング信号は、バッファ402bにおいて緩衝的に増幅されて、サンプリング回路402cに入力される。もっとも、必要に応じて、バッファの代わりにレベルシフタを設けて、タイミング信号を電圧増幅してもよい。また、バッファとレベルシフタを両方設けてもよい。逆にバッファもレベルシフタも設けずに、タイミング信号を格別増幅しなくてもよい。この必要に応じて増幅された各タイミング信号に基づいて、サンプリング回路402cはビデオ信号を取込み、V/C変換回路へ伝達する。図6Bにサンプリング回路402c、電流変換回路402dの具体的な構成を示す。なおサンプリング回路402cは、端子410においてバッファ402bの出力部と接続されている。サンプリング回路402cには、複数のスイッチ411が設けられている。そして各スイッチ411はタイミング信号に同期して、ビデオ信号線406からアナログビデオ信号をサンプリングし、後段の電流変換回路402dへ伝達する。なお図6Bでは、電流変換回路402dはサンプリング回路402cが有するスイッチ411の1つに接続されている電流変換回路だけを示しているが、各スイッチ411の後段に、図6Bに示したような電流変換回路402dが接続されている。なお本実施例では、スイッチ411にトランジスタを一つだけ用いているが、スイッチ411はタイミング信号に同期してアナログビデオ信号をサンプリングできるスイッチであれば良く、本実施例の構成に限定されない。サンプリングされたアナログビデオ信号は、電流変換回路402dが有する電流出力回路412に入力される。電流出力回路412は、入力されたビデオ信号電圧に相応の電流信号電流Ivdを出力する。なお図6ではアンプ及びトランジスタを用いて電流出力回路を形成しているが、本発明はこの構成に限定されず、入力されたビデオ信号に見合った値の電流を出力することができる回路であれば良い。該信号電流Ivdは、同じく電流変換回路402dが有するリセット回路417に入力される。リセット回路417は、2つのアナログスイッチ413、414と、インバータ416と、電源415を有している。アナログスイッチ414はリセット信号Resにより制御される。アナログスイッチ413は、インバータ416で反転されたリセット信号Resにより制御される。よってアナログスイッチ413とアナログスイッチ414は、反転したリセット信号とリセット信号にそれぞれ同期して動作するから、一方がオンのとき他方はオフになる。そして、アナログスイッチ413がオンのときには、ソース信号線へ信号電流が入力される。逆に、アナログスイッチ414がオンのときには、ソース信号線へ電源415の電圧が印加され、ソース信号線がリセットされる。なお、電源415の電圧は、画素に設けられた電源線の電圧とほぼ同じ高さであることが望ましく、ソース信号線がリセットされているときにソース信号線にながれる電流が0に近ければ近いほど良い。なおソース信号線は、帰線期間中にリセットするのが望ましい。しかし、画像を表示している期間以外であるならば、必要に応じて帰線期間以外の期間にリセットすることも可能である。なお、シフトレジスタの代わりに、例えばデコーダ回路のような別の回路を用いて、ソース信号線の選択ができるようにしても良い。次に、書込み用ゲート信号線駆動回路203及び初期化用ゲート信号線駆動回路204の構成について、図7を用いて説明する。図7Aは書込み用ゲート信号線駆動回路203の構成を示すブロック図である。書込み用ゲート信号線駆動回路203は、それぞれシフトレジスタ203a、バッファ203bを有している。なお場合によっては、さらにレベルシフタを有していても良いし、バッファ203bはなくてもよい。書込み用ゲート信号線駆動回路203において、シフトレジスタ203aにクロックCLK及びスタートパルス信号SPが入力されることによって、順次タイミング信号が生成される。生成された各タイミング信号はバッファ203bにおいて緩衝的に増幅され、対応する書込み用ゲート信号線に供給される。書込み用ゲート信号線には、1ライン分の画素の書込み用素子101のゲート電極が接続されている。そして、1ライン分の画素の書込み用素子101を一斉にオンにしなくてはならないので、バッファ203bは大きな電流を流すために用いられる。次いで図7Bは初期化用ゲート信号線駆動回路204の構成を示すブロック図である。書込み用ゲート信号線駆動回路204は、それぞれシフトレジスタ204a、バッファ204bを有している。なお場合によっては、さらにレベルシフタを有していても良いし、バッファ203bはなくてもよい。初期化用ゲート信号線駆動回路204において、シフトレジスタ204aにクロックCLK及びスタートパルス信号SPが入力されることによって、順次タイミング信号が生成される。生成された各タイミング信号はバッファ204bにおいて緩衝的に増幅され、対応する初期化用ゲート信号線に供給される。初期化用ゲート信号線には、1ライン分の画素の初期化用素子103のゲート電極が接続されている。そして、1ライン分の画素の初期化用素子103を一斉にオンにしなくてはならないので、バッファ204bは大きな電流を流すことが可能なものが用いられる。なお、例えばデコーダ回路のような別の回路を、シフトレジスタの代わりに用いて、ゲート信号線走査線の選択ができるようにしても良い。また本実施例では、書込み用ゲート信号線駆動回路203と初期化用ゲート信号線駆動回路204とは同じ構成をしているが、異なる構成をしていてもよい。本発明の発光装置を駆動するソース信号線駆動回路、書込み用ゲート信号線駆動回路及び初期化用ゲート信号線駆動回路は、本実施例で示す構成に限定されるわけではない。本実施例の構成は、実施の形態1~2に示した構成と自由に組み合わせて実施することが可能である。本実施例では、本発明の発光装置に用いる半導体素子の一例について、図8を用いて説明する。図8Aは、本発明の半導体素子の上面図であり、図8Bは、図8Aの破線A-A’における断面図に相当し、図8Cは、図8Aの破線B-B’における断面図に相当する。本発明の半導体素子は、半導体層501と、該半導体層に接するゲート絶縁膜502と、ゲート絶縁膜502に接するゲート電極503とを有している。半導体層501は、チャネル形成領域504と、導電型を付与する不純物が添加された不純物領域505、506、507を有している。不純物の典型例としては、pチャネル型であればホウ素、nチャネル型であればリンが挙げられる。ゲート電極503とチャネル形成領域504は、ゲート絶縁膜を間に挟んで重なっている。不純物領域505、506、507はそれぞれチャネル形成領域504に接している。なお本実施例では、全ての不純物領域がそれぞれチャネル形成領域504に接しているが、本発明はこの構成に限定されない。不純物領域とチャネル形成領域の間に、不純物領域よりも不純物濃度の低い低濃度不純物領域LDD領域が設けられていても良いし、ゲート電極と重ならない不純物の添加されていない領域オフセット領域が設けられていても良い。半導体層501の不純物領域505、506、507を覆うように、ゲート絶縁膜502上に絶縁膜508が形成されている。そして、絶縁膜508及びゲート絶縁膜502に形成されたコンタクトホールを介して、不純物領域505、506、507にそれぞれ接続された接続配線509、510、511が形成されている。なお、図8ではゲート絶縁膜502が不純物領域505、506、507を覆っているが、本発明はこの構成に限定されない。不純物領域505、506、507は必ずしもゲート絶縁膜502に覆われている必要はなく、露出していても良い。図8に示した半導体素子は、ゲート電極503に印加される電圧によって、各接続配線509、510、511間の抵抗が同時に制御される。図8の半導体素子の最も簡単な使用方法は、3つのノード、具体的にはノード509、510、511を同時に接続したり、開放したりすることである。なお、本明細書において接続とは、特に記載のない限り電気的な接続を意味する。しかし、マルチドレイントランジスタの利用方法は、それに限定されない。たとえば、ノード509を高電位、ノード510を低電位、ノード511を中電位にしておき、ゲート電極503はノード511と接続させることで、ノード509又はノード510のいずれか一方が、選択的にノード511との間で電流を流すようにすることもできる。一般にシングルドレイントランジスタを用いて3つのノードの接続を制御する場合、2つ以上のトランジスタを用いる必要がある。その一例を図18に示す。しかし本発明では一つのマルチドレイントランジスタを用いることで、トランジスタ等の半導体素子が占有する総面積を小さく抑えることができる。その結果、表示装置の画素回路に適用すれば、画素の開口率を下げずに、高精細化あるいは高機能化させることができる。本実施例の構成は、実施の形態1~2、実施例1に示した構成と自由に組み合わせて実施することが可能である。本実施例では、接続配線に接続された各不純物領域間に、2つ以上のチャネル形成領域が設けられた、所謂マルチゲート構造を有する本発明の半導体素子について説明する。なお本実施例では、各接続配線間にチャネル形成領域が2つ設けられたダブルゲート構造の半導体素子について説明するが、本発明はダブルゲート構造に限定されず、各接続配線間にチャンネル形成領域が3つ以上設けられたマルチゲート構造を有していても良い。本実施例の半導体素子の構成について、図9を用いて説明する。図9Aは、本発明の発光装置に用いられる半導体素子の上面図であり、図9Bは、図9Aの破線A-A’における断面図に相当し、図9Cは、図9Aの破線B-B’における断面図に相当する。本発明の半導体素子は、半導体層601と、該半導体層に接するゲート絶縁膜602と、ゲート絶縁膜602に接するゲート電極603a、603b、603cとを有している。ゲート電極603a、603b、603cは電気的に接続されており、本実施例では全てのゲート電極がゲート配線613の一部である。半導体層601は、チャネル形成領域604a、604b、604cと、導電型を付与する不純物が添加された不純物領域605、606、607、612を有している。不純物の典型例としては、pチャネル型であればホウ素、nチャネル型であればリンが挙げられる。ゲート電極603aとチャネル形成領域604aは、ゲート絶縁膜602を間に挟んで重なっている。ゲート電極603bとチャネル形成領域604bは、ゲート絶縁膜602を間に挟んで重なっている。ゲート電極603cとチャネル形成領域604cは、ゲート絶縁膜602を間に挟んで重なっている。不純物領域605、606、607はそれぞれチャネル形成領域604a、604b、604cに接している。そして、不純物領域612は、全てのチャネル形成領域形成領域604a、604b、604cに接している。よって、不純物領域605と606の間には2つのチャネル形成領域604a、604bが設けられており、不純物領域606と607の間には2つのチャネル形成領域604b、604cが設けられており、不純物領域607と605の間には2つのチャネル形成領域604c、604aが設けられている。なお本実施例では、全ての不純物領域がそれぞれチャネル形成領域に接しているが、本発明はこの構成に限定されない。不純物領域とチャネル形成領域の間に、不純物領域よりも不純物濃度の低い低濃度不純物領域LDD領域が設けられていても良いし、ゲート電極と重ならない不純物の添加されていない領域オフセット領域が設けられていても良い。半導体層601の不純物領域605、606、607を覆うように、ゲート絶縁膜602上に絶縁膜608が形成されている。そして、絶縁膜608及びゲート絶縁膜602に形成されたコンタクトホールを介して、不純物領域605、606、607にそれぞれ接続された接続配線609、610、611が形成されている。なお、図9ではゲート絶縁膜602が不純物領域605、606、607を覆っているが、本発明はこの構成に限定されない。不純物領域605、606、607は必ずしもゲート絶縁膜602に覆われている必要はなく、露出していても良い。図9に示した半導体素子は、ゲート電極603a、603b、603cに印加される電圧によって、各接続配線609、610、611間の抵抗が制御される。図9の半導体素子は、3つのノード、具体的には接続配線609、610、611を同時に接続することができる。上記構成により、半導体素子の面積を抑えることができる。その結果、表示装置の画素回路に適用すれば、半導体素子の画素に占める面積を抑えることができ、画素の開口率を下げずに、高精細化あるいは高機能化させることができる。一方、ダブルゲートの3端子のトランジスタを用いて3つのノードの接続を制御する場合、例えば図18Bのように行うことになるが、これは明らかに図9Aのスイッチ素子よりも大きな面積を占有してしまう。また、マルチゲート構造は、シングルゲート構造に比べて、オフ電流をさらに微小化することができる。したがって、トランジスタをスイッチ素子として用いる場合には、より適している。本実施例の構成は、実施の形態1~2、実施例1~2に示した構成と自由に組み合わせて実施することが可能である。本実施例では、基板と半導体層の間にゲート電極が形成されている、ボトムゲート型の本発明の半導体素子について説明する。本発明の半導体素子の構成について、図10を用いて説明する。図10Aは、本発明の半導体素子の上面図であり、図10Bは、図10Aの破線A-A’における断面図に相当し、図10Cは、図10Aの破線B-B’における断面図に相当する。本実施例の半導体素子は、ゲート電極701と、該ゲート電極701に接するゲート絶縁膜702と、該ゲート絶縁膜702に接する活性層703とを有している。半導体層703は、チャネル形成領域704と、導電型を付与する不純物が添加された不純物領域705、706、707を有している。ゲート電極701とチャネル形成領域704は、ゲート絶縁膜702を間に挟んで重なっている。なお、708はチャネル形成領域を形成する際に用いるマスクであり、絶縁膜から形成されている。不純物領域705、706、707はそれぞれチャネル形成領域704に接している。なお本実施例では、全ての不純物領域がそれぞれチャネル形成領域704に接しているが、本発明はこの構成に限定されない。不純物領域とチャネル形成領域の間に、不純物領域よりも不純物濃度の低い低濃度不純物領域LDD領域が設けられていても良いし、ゲート電極と重ならない不純物の添加されていない領域オフセット領域が設けられていても良い。半導体層703の不純物領域705、706、707を覆うように絶縁膜708が形成されている。そして、絶縁膜708に形成されたコンタクトホールを介して、不純物領域705、706、707にそれぞれ接続された接続配線709、710、711が形成されている。図10に示した半導体素子は、ゲート電極701に印加される電圧によって、各接続配線709、710、711間の抵抗が制御される。図10の半導体素子は、3つのノード、具体的には接続配線709、710、711を同時に接続することができる。上記構成により、半導体素子の面積を抑えることができる。その結果、表示装置の画素回路に適用すれば、画素の開口率を下げずに、高精細化あるいは高機能化させることができる。なお、各接続配線間にチャネル形成領域を2つ以上設けてマルチゲート構造としても良い。本実施例の構成は、実施の形態1~2、実施例1~実施例3に示した構成と自由に組み合わせて実施することが可能である。本発明の発光装置の作製方法の一例について、図11及び図12を用いて説明する。本実施例では、図2に示した画素を有する発光装置の作製方法について示す。なお、ここでは代表的に、初期化用素子103を示す。なお書込み用素子101及び駆動用素子102については特に図示しないが、本実施例の作製方法に従って作製することが可能である。また本実施例では、発光素子としてOLED素子を用いた発光装置の例を示すが、発光素子のみを他に置き換えた発光装置も作製することができる。まず、図11Aに示すように、コーニング社の7059ガラスや1737ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板5001上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜5002を形成する。例えば、プラズマCVD法でSiH4、NH3、N2Oから作製される酸化窒化シリコン膜5002aを10~200nm好ましくは50~100nm形成し、同様にSiH4、N2Oから作製される酸化窒化水素化シリコン膜5002bを50~200nm好ましくは100~150nmの厚さに積層形成する。本実施例では下地膜5002を2層構造として示したが、前記絶縁膜の単層膜または2層以上積層させた構造として形成しても良い。島状半導体層5005、5006は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層5005、5006の厚さは25~80nm好ましくは30~60nmの厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウムSiGe合金などで形成すると良い。レーザー結晶化法で結晶質半導体膜を作製する場合は、パルス発振型または連続発光型のエキシマレーザーやYAGレーザー、YVO4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し、半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数300Hzとし、レーザーエネルギー密度を100~400mJcm2とする。また、YAGレーザーを用いる場合にはその第2高調波を用いパルス発振周波数30~300kHzとし、レーザーエネルギー密度を300~600mJcm2とすると良い。そして幅100~1000μm、例えば400μmで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率オーバーラップ率を50~90として行う。なおレーザーは、連続発振またはパルス発振の気体レーザもしくは固体レーザを用いることができる。気体レーザーとして、エキシマレーザ、Arレーザ、Krレーザなどがあり、固体レーザとして、YAGレーザ、YVO4レーザ、YLFレーザ、YAlO3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ti:サファイアレーザなどが挙げられる。固体レーザーとしては、Cr、Nd、Er、Ho、Ce、Co、Ti又はTmがドーピングされたYAG、YVO4、YLF、YAlO3などの結晶を使ったレーザー等も使用可能である。当該レーザーの基本波はドーピングする材料によって異なり、1μm前後の基本波を有するレーザー光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第2高調波~第4高調波を適用するのが好ましい。代表的には、NdYVO4レーザー基本波1064nmの第2高調波532nmや第3高調波355nmを適用するのが望ましい。具体的には、出力10Wの連続発振のYVO4レーザから射出されたレーザ光を非線形光学素子により高調波に変換する。また、共振器の中にYVO4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は0.01~100MW/cm2程度好ましくは0.1~10MW/cm2が必要である。そして、10~2000cm/s程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射する。次いで、島状半導体層5005、5006を覆うゲート絶縁膜5007を形成する。ゲート絶縁膜5007はプラズマCVD法またはスパッタ法を用い、厚さを40~150nmとしてシリコンを含む絶縁膜で形成する。本実施例では、120nmの厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマCVD法でTEOSTetraethylOrthosilicateとO2とを混合し、反応圧力40Pa、基板温度300~400°Cとし、高周波13.56MHz、電力密度0.5~0.8Wcm2で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後400~500°Cの熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。そして、ゲート絶縁膜5007上にゲート電極を形成するための第1の導電膜5008と第2の導電膜5009とを形成する。本実施例では、第1の導電膜5008をTaで50~100nmの厚さに形成し、第2の導電膜5009をWで100~300nmの厚さに形成する。Ta膜はスパッタ法で、TaのターゲットをArでスパッタすることにより形成する。この場合、Arに適量のXeやKrを加えると、Ta膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のTa膜の抵抗率は20μΩcm程度でありゲート電極に使用することが出来るが、β相のTa膜の抵抗率は180μΩcm程度でありゲート電極とするには不向きである。α相のTa膜を形成するために、Taのα相に近い結晶構造をもつ窒化タンタルを10~50nm程度の厚さでTaの下地に形成しておくとα相のTa膜を容易に得ることが出来る。W膜を形成する場合には、Wをターゲットとしたスパッタ法で形成する。その他に6フッ化タングステンWF6を用いる熱CVD法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20μΩcm以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、W中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度99.9999または99.99のWターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9~20μΩcmを実現することが出来る。なお、本実施例では、第1の導電膜5008をTa、第2の導電膜5009をWとしたが、特に限定されず、いずれもTa、W、Ti、Mo、Al、Cuなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例で望ましいものとしては、第1の導電膜5008を窒化タンタルTaNで形成し、第2の導電膜5009をWとする組み合わせ、第1の導電膜5008を窒化タンタルTaNで形成し、第2の導電膜5009をAlとする組み合わせ、第1の導電膜5008を窒化タンタルTaNで形成し、第2の導電膜5009をCuとする組み合わせが挙げられる。次に、レジストによるマスク5010を形成し、電極及び配線を形成するための第1のエッチング処理を行う。本実施例ではICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用い、エッチング用ガスにCF4とCl2を混合し、1Paの圧力でコイル型の電極に500WのRF13.56MHz電力を投入してプラズマを生成して行う。基板側試料ステージにも100WのRF13.56MHz電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した場合にはW膜及びTa膜とも同程度にエッチングされる。上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。テーパー部の角度は15~45°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10~20程度の割合でエッチング時間を増加させると良い。W膜に対する酸化窒化シリコン膜の選択比は2~4代表的には3であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は20~50nm程度エッチングされることになる。こうして、第1のエッチング処理により第1の導電層と第2の導電層から成る第1の形状の導電層5013、5014第1の導電層5013a、5014aと第2の導電層5013b、5014bを形成する。このとき、ゲート絶縁膜5007においては、第1の形状の導電層5013、5014で覆われない領域は20~50nm程度エッチングされ薄くなった領域が形成される。そして、第1のドーピング処理を行いn型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を1×1013~5×1014atomscm2とし、加速電圧を60~100keVとして行う。n型を付与する不純物元素として15族に属する元素、典型的にはリンPまたは砒素Asを用いるが、ここではリンPを用いる。この場合、導電層5013、5014がn型を付与する不純物元素に対するマスクとなり、自己整合的に第1の不純物領域5017、5018が形成される。第1の不純物領域5017、5018には1×1020~1×1021atomscm3の濃度範囲でn型を付与する不純物元素を添加する。図11B次に、図11Cに示すように、レジストマスクは除去しないまま、第2のエッチング処理を行う。エッチングガスにCF4とCl2とO2とを用い、W膜を選択的にエッチングする。この時、第2のエッチング処理により第2の形状の導電層5028、5029第1の導電層5028a、5029aと第2の導電層5028b、5029bを形成する。このとき、ゲート絶縁膜5007においては、第2の形状の導電層5028、5029で覆われない領域はさらに20~50nm程度エッチングされ薄くなった領域が形成される。W膜やTa膜のCF4とCl2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。WとTaのフッ化物と塩化物の蒸気圧を比較すると、Wのフッ化物であるWF6が極端に高く、その他のWCl5、TaF5、TaCl5は同程度である。従って、CF4とCl2の混合ガスではW膜及びTa膜共にエッチングされる。しかし、この混合ガスに適量のO2を添加するとCF4とO2が反応してCOとFになり、FラジカルまたはFイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いW膜のエッチング速度が増大する。一方、TaはFが増大しても相対的にエッチング速度の増加は少ない。また、TaはWに比較して酸化されやすいので、O2を添加することでTaの表面が酸化される。Taの酸化物はフッ素や塩素と反応しないためさらにTa膜のエッチング速度は低下する。従って、W膜とTa膜とのエッチング速度に差を作ることが可能となりW膜のエッチング速度をTa膜よりも大きくすることが可能となる。そして、図11Dに示すように第2のドーピング処理を行う。この場合、第1のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてn型を付与する不純物元素をドーピングする。例えば、加速電圧を70~120keVとし、1×1013atomscm2のドーズ量で行い、図11Bで島状半導体層に形成された第1の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第2の形状の導電層5028、5029を不純物元素に対するマスクとして用い、第1の導電層5028a、5029aの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第3の不純物領域5034、5035が形成される。この第3の不純物領域5034、5035に添加されたリンPの濃度は、第1の導電層5028a、5029aのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第1の導電層5028a、5029aのテーパー部と重なる半導体層において、第1の導電層5028a、5029aのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。次に、図12Aに示すように第3のエッチング処理を行う。エッチングガスにCHF6を用い、反応性イオンエッチング法RIE法を用いて行う。第3のエッチング処理により、第1の導電層5028a、5029aのテーパー部を部分的にエッチングして、第1の導電層が半導体層と重なる領域が縮小される。第3のエッチング処理によって、第3の形状の導電層5039、5040第1の導電層5039a、5040aと第2の導電層5039b、5040bを形成する。このとき、ゲート絶縁膜5007においては、第3の形状の導電層5039、5040で覆われない領域はさらに20~50nm程度エッチングされ薄くなった領域が形成される。第3のエッチング処理によって、第3の不純物領域5034、5035においては、第1の導電層5039a、5040aと重なる第3の不純物領域5034a、5035aと、第1の不純物領域と第3の不純物領域との間の第2の不純物領域5034b、5035bとが形成される。そして、図12Bに示すように、pチャネル型TFTを形成する島状半導体層5005に第1の導電型とは逆の導電型の第4の不純物領域5049~5054を形成する。第3の形状の導電層5040bを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、nチャネル型TFTを形成する島状半導体層5006はレジストマスク5200で全面を被覆しておく。不純物領域5049~5054にはそれぞれ異なる濃度でリンが添加されているが、ジボランB2H6を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が2×1020~2×1021atomscm3となるようにする。以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第3の形状の導電層5039、5040がゲート電極として機能する。レジストマスク5200を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法RTA法を適用することが出来る。熱アニール法では酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400~700°C、代表的には500~600°Cで行うものであり、本実施例では500°Cで4時間の熱処理を行う。ただし、第3の形状の導電層5039、5040に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜シリコンを主成分とするを形成した後で活性化を行うことが好ましい。なお、レーザーアニール法を用いて活性化を行う場合、結晶化の際に用いたレーザーを使用することが可能である。活性化の場合は、移動速度は結晶化と同じにし、0.01~100MW/cm2程度好ましくは0.01~10MW/cm2のエネルギー密度が必要となる。さらに、3~100の水素を含む雰囲気中で、300~450°Cで1~12時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化プラズマにより励起された水素を用いるを行っても良い。次いで、図13Cに示すように、第1の層間絶縁膜5055を酸化窒化シリコン膜から100~200nmの厚さで形成する。その上に有機絶縁物材料から成る第2の層間絶縁膜5056を形成した後、第1の層間絶縁膜5055、第2の層間絶縁膜5056、およびゲート絶縁膜5007に対してコンタクトホールを形成し、各配線5059~5062をパターニング形成した後、接続配線5062に接する画素電極5064をパターニング形成する。第2の層間絶縁膜5056としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、BCBベンゾシクロブテン等を使用することが出来る。特に、第2の層間絶縁膜5056は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではTFTによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは1~5μmさらに好ましくは2~4μmとすれば良い。コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、n型の不純物領域5017またはp型の不純物領域5049、5054に達するコンタクトホールをそれぞれ形成する。また、配線接続配線、信号線を含む5059~5062として、Ti膜を100nm、Tiを含むアルミニウム膜を300nm、Ti膜150nmをスパッタ法で連続形成した3層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。また、本実施例では、画素電極5064としてITO膜を110nmの厚さに形成し、パターニングを行った。画素電極5064を接続配線5062と接して重なるように配置することでコンタクトを取っている。また、酸化インジウムに2~20の酸化亜鉛ZnOを混合した透明導電膜を用いても良い。この画素電極5064が発光素子の陽極となる。図12A次に、図12Dに示すように、珪素を含む絶縁膜本実施例では酸化珪素膜を500nmの厚さに形成し、画素電極5064に対応する位置に開口部を形成して、バンクとして機能する第3の層間絶縁膜5065を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因する有機発光層の劣化が顕著な問題となってしまうため、注意が必要である。次に、有機発光層5066および陰極MgAg電極5067を、真空蒸着法を用いて大気解放しないで連続形成する。なお、有機発光層5066の膜厚は80~200nm典型的には100~120nm、陰極5067の厚さは180~300nm典型的には200~250nmとすれば良い。この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、有機発光層を形成する。但し、有機発光層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的に有機発光層を形成するのが好ましい。即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光の有機発光層を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光の有機発光層を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光の有機発光層を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。ここではRGBに対応した3種類の発光素子を形成する方式を用いたが、白色発光の発光素子とカラーフィルタを組み合わせた方式、青色または青緑発光の発光素子と蛍光体蛍光性の色変換層:CCMとを組み合わせた方式、陰極対向電極に透明電極を利用してRGBに対応した発光素子を重ねる方式などを用いても良い。なお、有機発光層5066としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる4層構造を有機発光層とすれば良い。次に、メタルマスクを用いて陰極5067を形成する。なお本実施例では陰極5067としてMgAgを用いたが、本発明はこれに限定されない。陰極5067として他の公知の材料を用いても良い。最後に、窒化珪素膜でなるパッシベーション膜5068を300nmの厚さに形成する。パッシベーション膜5068を形成しておくことで、有機発光層5066を水分等から保護することができ、発光素子の信頼性をさらに高めることが出来る。こうして図12Dに示すような構造の発光装置が完成する。ところで、本実施例の発光装置は、画素部だけでなく駆動回路部にも最適な構造のTFTを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてNi等の金属触媒を添加し、結晶性を高めることも可能である。それによって、信号線駆動回路の駆動周波数を10MHz以上にすることが可能である。まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するTFTを、駆動回路部を形成するCMOS回路のnチャネル型TFTとして用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、線順次駆動におけるラッチ、点順次駆動におけるトランスミッションゲートなどが含まれる。本実施例の場合、nチャネル型TFTの活性層は、ソース領域、ドレイン領域、ゲート絶縁膜を間に挟んでゲート電極と重なるオーバーラップLDD領域LOV領域、ゲート絶縁膜を間に挟んでゲート電極と重ならないオフセットLDD領域LOFF領域およびチャネル形成領域を含む。また、CMOS回路のpチャネル型TFTは、ホットキャリア注入による劣化が殆ど気にならないので、特にLDD領域を設けなくても良い。勿論、nチャネル型TFTと同様にLDD領域を設け、ホットキャリア対策を講じることも可能である。その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなCMOS回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなCMOS回路が用いられる場合、CMOS回路を形成するnチャネル型TFTは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でLDD領域を形成することが好ましい。このような例としては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。また駆動回路において、オフ電流を極力低く抑える必要のあるCMOS回路が用いられる場合、CMOS回路を形成するnチャネル型TFTは、LOV領域を有していることが好ましい。このような例としては、やはり、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。なお、実際には図12Dの状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルムラミネートフィルム、紫外線硬化樹脂フィルム等や透光性のシーリング材でパッケージング封入することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料例えば酸化バリウムを配置したりすると発光素子の信頼性が向上する。また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ、FPCフレキシブルプリントサーキットを取り付けて製品として完成する。このような出荷出来る状態にまでした状態を本明細書中では発光装置という。また、本実施例で示す工程に従えば、発光装置の作製に必要なフォトマスクの数を抑えることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが出来る。本発明の発光装置の作製方法は、本実施例において説明した作製方法に限定されない。本発明の発光装置は公知の方法を用いて作成することが可能である。本実施例の構成は、実施の形態1~2、実施例1~実施例4に示した構成と自由に組み合わせて実施することが可能である。本実施例では、本発明の発光装置の実施例の外観について、図13を用いて説明する。本実施例では、発光素子はOLED素子としておく。ただしOLED素子以外の発光素子を用いてもよい。図13は、トランジスタが形成された素子基板をシーリング材によって封止することによって形成された発光装置の上面図であり、図13Bは、図13AのA-A’における断面図、図13Cは図13AのB-B’における断面図である。基板4001上に設けられた画素部4002と、ソース信号線駆動回路4003と、書込み用及び初期化用ゲート信号線駆動回路4004a、bとを囲むようにして、シール材4009が設けられている。また画素部4002と、ソース信号線駆動回路4003と、書込み用及び初期化用ゲート信号線駆動回路4004a、bとの上にシーリング材4008が設けられている。よって画素部4002と、ソース信号線駆動回路4003と、書込み用及び初期化用ゲート信号線駆動回路4004a、bとは、基板4001とシール材4009とシーリング材4008とによって密封されている。4210の部分は中空部であるが、充填材を入れてもよい。また基板4001上に設けられた画素部4002と、ソース信号線駆動回路4003と、書込み用及び初期化用ゲート信号線駆動回路4004a、bとは、複数のTFTを有している。図13Bでは代表的に、下地膜4010上に形成された、ソース信号線駆動回路4003に含まれるTFT以下、駆動回路TFT。ここではnチャネル型TFTとpチャネル型TFTの各1個のみを図示。4201及び画素部4002に含まれる駆動用素子4202を図示した。本実施例では、駆動回路TFT4201には公知の方法で作製されたpチャネル型TFTまたはnチャネル型TFTが用いられ、初期化用素子103図13においては図示せずには公知の方法で作製されたnチャネル型TFTが用いられる。駆動回路TFT4201及び駆動用素子4202上には層間絶縁膜平坦化膜4301が形成され、その上に駆動用素子4202のドレインと電気的に接続する画素電極陽極4203が形成される。画素電極4203としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。そして、画素電極4203の層の上層には絶縁膜4302が形成され、絶縁膜4302は画素電極4203上に開口部が形成されている。この開口部において、画素電極4203の上には有機発光層4204が形成される。有機発光層4204には公知の有機発光材料または無機発光材料を用いることができる。また、有機発光材料には低分子系モノマー系材料と高分子系ポリマー系材料があるがどちらを用いても良い。有機発光層4204の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、有機発光層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせた積層構造にすることができる。ただし単層構造としても良い。有機発光層4204の上には遮光性を有する導電膜代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜からなる陰極4205が形成される。また、陰極4205と有機発光層4204の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、有機発光層4204を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極4205を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式クラスターツール方式の成膜装置を用いることで上述のような成膜を可能とする。以上のようにして、画素電極陽極4203、有機発光層4204及び陰極4205からなる発光素子4303が形成される。そして発光素子4303を覆うように、絶縁膜4302上に保護膜4303が形成されている。保護膜4303は、発光素子4303に酸素や水分等が入り込むのを防ぐのに効果的である。4005aは電源線に接続された引回し配線であり、駆動用素子4202のソース領域に電気的に接続されている。引き回し配線4005aはシール材4009と基板4001との間を通り、異方導電性フィルム4300を介してFPC4006が有するFPC用配線4301に電気的に接続される。シーリング材4008としては、ガラス材、金属材代表的にはステンレス材、セラミックス材、プラスチック材プラスチックフィルムも含むを用いることができる。プラスチック材としては、FRPFiberglass-ReinforcedPlastics板、PVFポリビニルフルオライドフィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。但し、発光素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。また、充填材4103としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、PVCポリビニルクロライド、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、PVBポリビニルブチラルまたはEVAエチレンビニルアセテートを用いることができる。本実施例では充填材として窒素を用いた。また充填材4103を吸湿性物質好ましくは酸化バリウムもしくは酸素を吸着しうる物質にさらしておくために、シーリング材4008の基板4001側の面に凹部4007を設けて吸湿性物質または酸素を吸着しうる物質4207を配置する。そして、吸湿性物質または酸素を吸着しうる物質4207が飛び散らないように、凹部カバー材4208によって吸湿性物質または酸素を吸着しうる物質4207は凹部4007に保持されている。なお凹部カバー材4208は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質4207は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質4207を設けることで、発光素子4303の劣化を抑制できる。図13Cに示すように、画素電極4203が形成されると同時に、引回し配線4005a上に接するように導電性膜4203aが形成される。また、異方導電性フィルム4300は導電性フィラー4300aを有している。基板4001とFPC4006とを熱圧着することで、基板4001上の導電性膜4203aとFPC4006上のFPC用配線4301とが、導電性フィラー4300aによって電気的に接続される。本実施例の構成は、実施の形態1~2、実施例1~実施例5に示した構成と自由に組み合わせて実施することが可能である。発光素子に用いられる発光材料は低分子系と高分子系に大別される。本発明の発光装置は、低分子系の発光材料でも高分子系の発光材料でも、どちらでも用いることができる。また場合によっては、低分子系、高分子系いずれにも分類し難い材料例えば、特願2001-167508等を参照を用いてもよい。低分子系の発光材料は、蒸着法により成膜される。したがって積層構造をとりやすく、ホール輸送層、電子輸送層などの機能が異なる膜を積層することで高効率化しやすい。もっとも、ホール輸送層、電子輸送層等は必ずしも明確に存在せず、混合状態のような層が単層ないし複数層存在し例えば、特願2001-020817等を参照、素子の高寿命化、高発光効率化などが図られていてもよい。低分子系の発光材料としては、キノリノールを配位子としたアルミニウム錯体Alq3、トリフェニルアミン誘導体TPD等が代表的に挙げられる。一方、高分子系の発光材料は低分子系に比べて物理的強度が高く、素子の耐久性が高い。また塗布により成膜することが可能であるので、素子の作製が比較的容易である。高分子系の発光材料を用いた発光素子の構造は、低分子系の発光材料を用いたときと基本的には同じであり、陰極/有機発光層/陽極となる。しかし、高分子系の発光材料を用いた有機発光層を形成する際には、低分子系の発光材料を用いたときのような積層構造を形成させることは難しく、知られている中では2層の積層構造が有名である。具体的には、陰極/発光層/正孔輸送層/陽極という構造である。なお、高分子系の発光材料を用いた発光素子の場合には、陰極材料としてCaを用いることも可能である。なお、素子の発光色は、発光層を形成する材料で決まるため、これらを選択することで所望の発光を示す発光素子を形成することができる。発光層の形成に用いることができる高分子系の発光材料は、ポリパラフェニレンビニレン系、ポリパラフェニレン系、ポリチオフェン系、ポリフルオレン系が代表的に挙げられる。ポリパラフェニレンビニレン系には、ポリパラフェニレンビニレンPPVの誘導体、ポリ2,5-ジアルコキシ-1,4-フェニレンビニレンRO-PPV、ポリ2-2-エチル-ヘキソキシ-5-メトキシ-1,4-フェニレンビニレンMEH-PPV、ポリ2-ジアルコキシフェニル-14-フェニレンビニレンROPh-PPV等が挙げられる。ポリパラフェニレン系には、ポリパラフェニレン[PPP]の誘導体、ポリ2,5-ジアルコキシ-1,4-フェニレンRO-PPP、ポリ2,5-ジヘキソキシ-1,4-フェニレン等が挙げられる。ポリチオフェン系には、ポリチオフェン[PT]の誘導体、ポリ3-アルキルチオフェン[PAT]、ポリ3-ヘキシルチオフェン[PHT]、ポリ3-シクロヘキシルチオフェン[PCHT]、ポリ3-シクロヘキシル-4-メチルチオフェン[PCHMT]、ポリ3,4-ジシクロヘキシルチオフェン[PDCHT]、ポリ[3-4-オクチルフェニル-チオフェン][POPT]、ポリ[3-4-オクチルフェニル-2,2ビチオフェン][PTOPT]等が挙げられる。ポリフルオレン系には、ポリフルオレン[PF]の誘導体、ポリ9,9-ジアルキルフルオレン[PDAF]、ポリ9,9-ジオクチルフルオレン[PDOF]等が挙げられる。なお、正孔輸送性の高分子系の発光材料を、陽極と発光性の高分子系発光材料の間に挟んで形成すると、陽極からの正孔注入性を向上させることができる。一般にアクセプター材料と共に水に溶解させたものをスピンコート法などで塗布する。また、有機溶媒には不溶であるため、上述した発光性の発光材料との積層が可能である。正孔輸送性の高分子系の発光材料としては、PEDOTとアクセプター材料としてのショウノウスルホン酸CSAの混合物、ポリアニリン[PANI]とアクセプター材料としてのポリスチレンスルホン酸[PSS]の混合物等が挙げられる。本実施例の構成は、実施の形態1~2、実施例1~実施例6に示した構成と自由に組み合わせて実施することが可能である。発光装置は、用いている発光素子の特長を生かして、様々な機器の表示部に用いることができる。例えば、発光素子としてOLEDを用いた発光装置は、液晶ディスプレイに比べ、明暗のコントラストが強いため視認性に優れる点、また視野角が広い点は、モニター用途に有利である。さらに高速応答性がある点は、動画表示装置に、かなり有利である。薄型軽量という点は、携帯機器向けに有利である。本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイヘッドマウントディスプレイ、ナビゲーションシステム、音響再生装置カーオーディオ、オーディオコンポ等、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等、記録媒体を備えた画像再生装置具体的にはDigitalVersatileDiscDVD等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置などが挙げられる。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、発光装置を用いることが望ましい。それら電子機器の具体例を図14に示す。図14Aは発光素子表示装置であり、筐体2001、支持台2002、表示部2003、スピーカー部2004、ビデオ入力端子2005等を含む。本発明の発光装置は表示部2003に用いることができる。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光素子表示装置は、パソコン用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。図14Bはデジタルスチルカメラであり、本体2101、表示部2102、受像部2103、操作キー2104、外部接続ポート2105、シャッター2106等を含む。本発明の発光装置は表示部2102に用いることができる。図14Cはノート型パーソナルコンピュータであり、本体2201、筐体2202、表示部2203、キーボード2204、外部接続ポート2205、ポインティングマウス2206等を含む。本発明の発光装置は表示部2203に用いることができる。図14Dはモバイルコンピュータであり、本体2301、表示部2302、スイッチ2303、操作キー2304、赤外線ポート2305等を含む。本発明の発光装置は表示部2302に用いることができる。図14Eは記録媒体を備えた携帯型の画像再生装置具体的にはDVD再生装置であり、本体2401、筐体2402、表示部A2403、表示部B2404、記録媒体DVD等読み込み部2405、操作キー2406、スピーカー部2407等を含む。表示部A2403は主として画像情報を表示し、表示部B2404は主として文字情報を表示するが、本発明の発光装置はこれら表示部A、B2403、2404に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。図14Fはゴーグル型ディスプレイヘッドマウントディスプレイであり、本体2501、表示部2502、アーム部2503を含む。本発明の発光装置は表示部2502に用いることができる。図14Gはビデオカメラであり、本体2601、表示部2602、筐体2603、外部接続ポート2604、リモコン受信部2605、受像部2606、バッテリー2607、音声入力部2608、操作キー2609等を含む。本発明の発光装置は表示部2602に用いることができる。図14Hは携帯電話であり、本体2701、筐体2702、表示部2703、音声入力部2704、音声出力部2705、操作キー2706、外部接続ポート2707、アンテナ2708等を含む。本発明の発光装置は表示部2703に用いることができる。なお、表示部2703は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。なお、将来的に発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。また、上記電子機器はインターネットやCATVケーブルテレビなどの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。そのため高応答速度の発光素子を用いた発光装置は、たいへん価値がある。また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例1~8に示したいずれの構成の発光装置を用いても良い。"