半導体基板と、前記半導体基板上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に選択的に設けられた第2の絶縁膜と、前記第2の絶縁膜上に設けられた一対の第1の半導体層と、前記第1の半導体層間に挟まれて設けられ、底部に前記第2の絶縁膜を有しない第2の半導体層と、前記第2の半導体層の周囲にゲート絶縁膜を介して設けられた包囲型ゲート電極と、前記第1の半導体層に概略設けられたソースドレイン領域と、前記第2の半導体層に概略設けられたチャネル領域と、前記ソースドレイン領域及び前記包囲型ゲート電極に接続された配線体と、を備えてなることを特徴とする半導体装置。前記第1の半導体層の格子定数が、前記第2の半導体層の格子定数より大きいことを特徴とする請求項1に記載の半導体装置。半導体基板上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に第3の絶縁膜を形成する工程と、前記第3、第2及び第1の絶縁膜を選択的にエッチング除去する工程と、露出した前記半導体基板上に縦垂直方向エピタキシャル半導体層を形成する工程と、前記縦垂直方向エピタキシャル半導体層上に選択化学気相成長導電膜を形成する工程と、前記第3の絶縁膜を選択的にエッチング除去し、前記縦垂直方向エピタキシャル半導体層の側面の一部を露出する工程と、露出した前記縦垂直方向エピタキシャル半導体層の側面に第1の横水平方向エピタキシャル半導体層を形成する工程と、前記第1の横水平方向エピタキシャル半導体層を酸化し、シリコン酸化膜を形成する工程と、前記シリコン酸化膜及び残された前記第3の絶縁膜をマスク層として、前記選択化学気相成長導電膜及び前記縦垂直方向エピタキシャル半導体層をエッチング除去し、第1の開孔部を形成する工程と、前記第1の開孔部に第4の絶縁膜を平坦に埋め込む工程と、全面に第5の絶縁膜を形成する工程と、選択的に前記第5の絶縁膜をエッチング除去する工程と、露出した前記第1の横水平方向エピタキシャル半導体層及び前記第1の横水平方向エピタキシャル半導体層近傍の前記第3の絶縁膜をエッチング除去する工程と、露出した前記第2の絶縁膜をエッチング除去し、第2の開孔部を形成する工程と、露出した前記第1の横水平方向エピタキシャル半導体層の2側面間に第2の横水平方向エピタキシャル半導体層を形成する工程と、前記第2の横水平方向エピタキシャル半導体層の周囲にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を包囲して、前記第2の開孔部に平坦にゲート電極を埋め込む工程とをおこない、包囲型ゲート電極を有する半導体層を形成したことを特徴とする半導体装置の製造方法。本発明が解決しょうとする課題は、従来例に示されるように、SOI構造を形成するために、SIMOX法によりSOI基板を形成しても、あるいは、従来例には示していないが、貼り合わせSOIウエハーを使用しても、1かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと。2大口径ウエハーにおけるSOI基板の薄膜化の制御性が難しいため、完全空乏化させたSOI基板の形成が難しく、内蔵する多数のMIS電界効果トランジスタの特性の安定性が得られにくかったこと。3SOI構造に形成したMIS電界効果トランジスタのSOI基板下に導電体が存在した場合、ゲート電極に印加される電圧と異なる電圧が印加された場合特にオン電圧が印加された場合、SOI基板底部に生ずる微小なバックチャネルリークを防止できなかったこと。等の問題が顕著になりつつあり、現状技術により微細なSOI構造のMIS電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化及び高信頼性が困難になってきたことである。上記課題は、半導体基板と、前記半導体基板上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に選択的に設けられた第2の絶縁膜と、前記第2の絶縁膜上に設けられた一対の第1の半導体層と、前記第1の半導体層間に挟まれて設けられ、底部に前記第2の絶縁膜を有しない第2の半導体層と、前記第2の半導体層の周囲にゲート絶縁膜を介して設けられた包囲型ゲート電極と、前記第1の半導体層に概略設けられたソースドレイン領域と、前記第2の半導体層に概略設けられたチャネル領域と、前記ソースドレイン領域及び前記包囲型ゲート電極に接続された配線体と、を備えてなる本発明の半導体装置によって解決される。以上説明のように本発明によれば、コスト高になるSIMOX法によりSOI基板を形成することなく、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して第2の半導体層歪みSi層を左右から挟んだ第1の半導体層SiGe層を有する構造からなる完全空乏型の半導体層を設け、第2の半導体層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、概略第1の半導体層にソースドレイン領域を設け、概略第2の半導体層にチャネル領域を設けたSOI構造のMIS電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減実質ゼロ、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。また成長するシリコン窒化膜Si3N4の膜厚により、第1及び第2の半導体層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型のSOI構造の半導体層を容易に形成することが可能である。また下地の絶縁膜の影響のない結晶性が良好な第2の半導体層にのみチャネル領域を形成できるため、安定した特性を持つDOLESSUG構造呼称の詳細は後述のMIS電界効果トランジスタを形成することが可能である。またゲート酸化膜を介して設けられたゲート電極により第2の半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であるばかりでなく、4面上下面及びチャネル幅方向の2側面にチャネルを形成できるため、表面の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。また微細な歪みSi層に自己整合して、MIS電界効果トランジスタの構成要素低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極を微細に形成することも可能である。また格子定数の小さな第2の半導体層歪みSi層を、左右から格子定数の大きな第1の半導体層SiGe層により挟んだ構造の単結晶半導体層を形成できるため、左右の第1の半導体層SiGe層から第2の半導体層歪みSi層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。またゲート電極に多結晶シリコン層半導体を形成せずに低抵抗金属層を形成することも可能で、ゲート電極配線の低抵抗化及びゲート電極における空乏層容量を除去できることによる高速化が可能である。また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域サリサイド層に形成することも可能で、ソースドレイン領域の抵抗を低減することにより高速化を可能にすることもできる。即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つMIS電界効果トランジスタを得ることができる。本発明者は当該技術を、包囲型ゲート電極付き2段階横水平方向エピタキシャル半導体層DoubleLateralEpitaxialSemiconductorwithSurroundingGateと命名し、DOLESSUGドルサッグと略称する。半導体基板上に、第1の絶縁膜が設けられ、第1の絶縁膜上に第2の絶縁膜が選択的に設けられ、第2の絶縁膜上に設けられた第1の半導体層間に、第2の絶縁膜が設けられていない部分上に設けられた第2の半導体層が挟まれた構造からなる半導体層が島状に絶縁分離されて設けられ、第2の半導体層の周囲にはゲート絶縁膜を介して包囲型ゲート電極が設けられ、包囲型ゲート電極の上面部の側壁にはサイドウォールが設けられ、第1の半導体層には概略高濃度及び低濃度のソースドレイン領域が設けられ、第2の半導体層には概略チャネル領域が設けられており、高濃度のソースドレイン領域及び包囲型ゲート電極には配線体が接続されているMIS電界効果トランジスタからなる半導体集積回路を形成したものである。以下本発明を図示実施例により具体的に説明する。全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。図1~図14は本発明の半導体装置における第1の実施例で、図1はチャネル長方向の模式側断面図、図2はチャネル幅方向の模式側断面図、図3~図14は製造方法の工程断面図である。図1及び図2はシリコンSi基板を使用し、DOLESSUG構造に形成したショートチャネルのNチャネルMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1は1015cm-3程度のp型のシリコンSi基板、2は100nm程度のシリコン窒化膜Si3N4、3は100nm程度のシリコン酸化膜SiO2、4は50nm程度の素子分離領域のシリコン窒化膜Si3N4、5は1017cm-3程度のp型の第1の横水平方向エピタキシャルSiGe層第1の半導体層、6は1017cm-3程度のp型の第2の横水平方向エピタキシャル歪みSi層第2の半導体層、7は埋め込みシリコン酸化膜SiO2、8は1020cm-3程度のn型ソース領域、9は5×1017cm-3程度のn型ソース領域、10は5×1017cm-3程度のn型ドレイン領域、11は1020cm-3程度のn型ドレイン領域、12は5nm程度のゲート酸化膜SiO2、13は長さ35nm程度、厚さ100nm程度の包囲型ゲート電極WSi/polySi、14は25nm程度のサイドウォールSiO2、15は400nm程度の燐珪酸ガラスPSG膜、16は20nm程度のシリコン窒化膜Si3N4、17は10nm程度のバリアメタルTiN、18は導電プラグW、19は500nm程度の層間絶縁膜SiOC、20は10nm程度のバリアメタルTaN、21は500nm程度のCu配線Cuシード層含む、22は20nm程度のバリア絶縁膜を示している。同図においては、p型のシリコン基板1上にシリコン窒化膜Si3N42が設けられ、シリコン窒化膜Si3N42上には、選択的にシリコン酸化膜SiO23が設けられ、シリコン酸化膜SiO23上に設けられたp型のSiGe層5間に、シリコン酸化膜SiO23が設けられていない部分上に設けられたp型の歪みSi層6が挟まれている構造からなる半導体層が島状に絶縁分離されて設けられている。p型の歪みSi層の周囲にはゲート酸化膜SiO212を介して包囲型ゲート電極WSi/polySi13が設けられ、包囲型ゲート電極13の上面部の側壁にはサイドウォール14が設けられ、p型のSiGe層5には、概略n型ソースドレイン領域9、10及びn型ソースドレイン領域8、11が設けられ、p型の歪みSi層6には、概略チャネル領域が設けられており実際にはn型ソースドレイン領域9、10が若干横方向拡散されている、n型ソースドレイン領域8、11及び包囲型ゲート電極13には、それぞれバリアメタルTiN17を有する導電プラグW18を介してバリアメタルTaN20を有するCu配線21が接続されているLDD構造からなるNチャネルのMIS電界効果トランジスタが形成されている。したがって、コスト高になるSIMOX法によりSOI基板を形成することなく、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して歪みSi層第2の半導体層を左右から挟んだSiGe層第1の半導体層を有する構造からなる完全空乏型の半導体層を設け、歪みSi層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、概略SiGe層にソースドレイン領域を設け、概略歪みSi層にチャネル領域を設けたSOI構造のMIS電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減実質ゼロ、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。また成長するシリコン窒化膜Si3N4の膜厚により、歪みSi層及びSiGe層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型のSOI構造の半導体層を容易に形成することが可能である。また下地の絶縁膜の影響のない結晶性が良好な第2の半導体層にのみチャネル領域を形成できるため、安定した特性を持つDOLESSUG構造のMIS電界効果トランジスタを形成することが可能である。またゲート酸化膜を介して設けられたゲート電極により歪みSi層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であるばかりでなく、4面上下面及びチャネル幅方向の2側面にチャネルを形成できるため、表面の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。また微細な歪みSi層に自己整合して、MIS電界効果トランジスタの構成要素低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極を微細に形成することも可能である。また格子定数の小さなSi層を、左右から格子定数の大きなSiGe層により挟んだ構造の単結晶半導体層を形成できるため、左右のSiGe層から歪みSi層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つMIS電界効果トランジスタを得ることができる。次いで本発明に係る半導体装置における第1の実施例の製造方法について図1~図14を参照して説明する。チャネル長方向を示す図面を用いて説明するが、主要な工程においてはチャネル幅方向を示す図面も適宜追加して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子の形成に関する製造方法の記述は省略する。図3化学気相成長により、p型のシリコン基板1上にシリコン窒化膜Si3N42を100nm程度成長する。次いで化学気相成長により、100nm程度のシリコン酸化膜SiO23を成長する。次いで化学気相成長により、シリコン窒化膜Si3N45を50nm程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N45、シリコン酸化膜SiO23及びシリコン窒化膜Si3N42を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト図示せずを除去する。図4次いで露出したp型のシリコン基板1上にp型の縦垂直方向エピタキシャルSiGe層23Ge濃度30程度を成長する。次いで化学的機械研磨ChemicalMechanicalPolishing以後CMPと略称し、シリコン窒化膜Si3N44の平坦面より突出したp型の縦垂直方向エピタキシャルSiGe層23を平坦化する。次いで選択化学気相成長法により50nm程度のタングステン膜24を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N44を異方性ドライエッチングし、開孔部を形成する。次いでレジスト図示せずを除去する。図5次いで露出したp型の縦垂直方向エピタキシャルSiGe層23の側面にp型の横水平方向エピタキシャルSiGe層5Ge濃度30程度を成長し、シリコン窒化膜Si3N44の開孔部を埋め込む。ここで残されたシリコン窒化膜Si3N44は素子分離領域となる。図6次いでp型の横水平方向エピタキシャルSiGe層5の表面を900°C程度で酸化し、20nm程度のシリコン酸化膜SiO2図示せずを成長する。次いで熱酸化したシリコン酸化膜SiO2図示せず及びシリコン窒化膜Si3N44をマスク層として、タングステン膜24及びp型の縦垂直方向エピタキシャルSiGe層23を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、60nm程度のシリコン酸化膜SiO27を成長する。次いでシリコン窒化膜Si3N44及びp型の横水平方向エピタキシャルSiGe層5の平坦面上のシリコン酸化膜SiO27及び熱酸化したシリコン酸化膜SiO2図示せずを化学的機械研磨CMPし、シリコン酸化膜SiO27を開孔部に平坦に埋め込む。この領域も素子分離領域の一部となる。図7チャネル長方向及び図8チャネル幅方向次いで化学気相成長により、100nm程度のシリコン酸化膜SiO225を成長する。図9チャネル長方向及び図10チャネル幅方向次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン酸化膜SiO225、p型の横水平方向エピタキシャルSiGe層5、シリコン窒化膜Si3N44及びシリコン酸化膜SiO23を選択的に順次異方性ドライエッチングし、シリコン窒化膜Si3N42の一部を露出する開孔部を形成する。この際シリコン窒化膜Si3N42がエッチングのストッパー膜となる。次いでレジスト図示せずを除去する。図10における破線は、紙面の前後のp型の横水平方向エピタキシャルSiGe層5を示している。図11チャネル長方向及び図12チャネル幅方向次いで露出したp型の横水平方向エピタキシャルSiGe層5の側面間にp型の横水平方向エピタキシャル歪みSi層6を成長し、一部の下部に空孔を有するp型の横水平方向エピタキシャル歪みSi層6を形成する。この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。次いで露出しているp型の横水平方向エピタキシャル歪みSi層6の全周囲を酸化し、5nm程度のゲート酸化膜SiO212を成長する。次いでp型の横水平方向エピタキシャル歪みSi層6に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、ゲート酸化膜SiO212の全周囲を含む全面に25nm程度の多結晶シリコン膜polySiを成長する。次いで少なくとも残された開孔部を完全に埋め込むように100nm程度のタングステンシリサイド膜WSiを成長する。次いで化学的機械研磨CMPし、シリコン酸化膜SiO225上に成長した多結晶シリコン膜polySi及びタングステンシリサイド膜WSiを除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型ゲート電極WSi/polySi13が形成される。図13次いでシリコン酸化膜SiO225をエッチング除去する。次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜SiO2、図示せずを成長する。次いで包囲型ゲート電極WSi/polySi13をマスク層として、n型ソースドレイン領域9、10形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜SiO2、図示せずをエッチング除去する。次いで化学気相成長により、25nm程度のシリコン酸化膜SiO2を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極WSi/polySi13の上面部の側壁にのみサイドウォールSiO214を形成する。次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜SiO2、図示せずを成長する。次いでサイドウォールSiO214及び包囲型ゲート電極WSi/polySi13をマスク層として、n型ソースドレイン領域8、11形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜SiO2、図示せずをエッチング除去する。次いでRTPRapidThermalProcessing法によりアニールをおこない、n型ソースドレイン領域9、10及びn型ソースドレイン領域8、11を形成する。図14次いで化学気相成長により、400nm程度のPSG膜15を成長する。次いで化学的機械研磨CMPし、平坦化する。次いで化学気相成長により、20nm程度のシリコン窒化膜Si3N416を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N416及びPSG膜15を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト図示せずを除去する。次いでスパッタにより、バリアメタルとなるTiN17を成長する。次いで化学気相成長により、タングステンW18を成長する。次いで化学的機械研磨CMPにより、ビアに平坦に埋め込み、バリアメタルTiN17を有する導電プラグW18を形成する。図1チャネル長方向及び図2チャネル幅方向次いで化学気相成長により、500nm程度の層間絶縁膜SiOC19を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、層間絶縁膜SiOC19を異方性ドライエッチングし、開孔部を形成する。この際、シリコン窒化膜Si3N416がエッチングストッパー膜となる。次いでレジスト図示せずを除去する。次いで化学気相成長により、10nm程度のバリアメタルTaN20を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨CMPし、開孔部にCuを平坦に埋め込み、バリアメタルTaN20を有するCu配線21を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜Si3N422を成長し、本願発明のDOLESSUG構造のNチャネルのMIS電界効果トランジスタを完成する。図15は本発明の半導体装置における第2の実施例の模式側断面図で、シリコンSi基板を使用し、DOLESSUG構造に形成したショートチャネルのNチャネルMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1~12、14~22は図1と同じ物を、26はポリサイドゲート電極CoSi2/polySi、27はポリシリコンゲート電極polySi、28はサリサイド層CoSi2を示している。同図においては、包囲型ゲート電極の上面部がポリサイドゲート電極CoSi2/polySi、それ以外の側面部及び下面部がポリシリコンゲート電極polySiに形成されていること及びメタルソースドレインとなるサリサイド層CoSi2が形成されていること以外は図1とほぼ同じ構造のNチャネルMIS電界効果トランジスタが形成されている。本実施例においても第1の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できるため、より高速化が可能である。図16は本発明の半導体装置における第3の実施例で、シリコンSi基板を使用し、DOLESSUG構造に形成したショートチャネルのNチャネルMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1~11、14~22は図1と同じ物を、29はゲート酸化膜Ta2O5/SiO2、30はゲート電極Al、31は燐珪酸ガラスPSG膜を示している。同図においては、燐珪酸ガラスPSG膜が2層に形成されていること、ゲート電極が低抵抗のAlにより形成されていることいわゆるダマシンプロセスにより形成以外は図1とほぼ同じ構造のNチャネルMIS電界効果トランジスタが形成されている。本実施例においても第1の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、低抵抗のAlによりゲート電極の抵抗を低減できるため、より高速化が可能である。図17は本発明の半導体装置における第4の実施例で、シリコンSi基板を使用し、DOLESSUG構造に形成したショートチャネルのNチャネルMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1~4、7~22は図1と同じ物を、32はp型の横水平方向エピタキシャルSi層第1の半導体層、33はp型の横水平方向エピタキシャルSi層第2の半導体層を示している。同図においては、第1の半導体層及び第2の半導体層共にエピタキシャルSi層で形成されていること以外は図1とほぼ同じ構造のNチャネルMIS電界効果トランジスタが形成されている。本実施例においても第1の実施例と同様の効果を得ることができ、製造方法はやや簡単になるが、歪みSi層を使用しないため、高速性にやや劣ることになる。図18~図23は本発明の半導体装置における第5の実施例で、図18はチャネル長方向の模式側断面図、図19はチャネル幅方向の模式側断面図、図20~図23は製造方法の工程断面図である。図18及び図19はシリコンSi基板を使用し、DOLESSUG構造に形成したショートチャネルのNチャネルMIS電界効果トランジスタを含む半導体集積回路の一部を示しており、1~5、7~22は図1と同じ物を、34はp型の第2の横水平方向エピタキシャルSiGe層、35はp型の包囲構造のエピタキシャル歪みSi層を示している。同図においては、包囲型ゲート電極に相対する第2の半導体層が第2の横水平方向エピタキシャルSiGe層及び包囲構造のエピタキシャル歪みSi層により形成されていること以外は図1とほぼ同じ構造のNチャネルMIS電界効果トランジスタが形成されている。本実施例においては製造方法がやや複雑になるが、第1の実施例と同様の効果を得ることができる。次いで本発明に係る半導体装置における第5の実施例の製造方法について図18~図23を参照して説明する。チャネル長方向を示す図面を用いて説明するが、主要な工程においてはチャネル幅方向を示す図面も追加して説明する。第1の実施例に示される図3~図10の工程をおこなった後、図20の工程をおこなう。図20チャネル長方向及び図21チャネル幅方向次いで露出したp型の横水平方向エピタキシャルSiGe層5の側面間にp型の横水平方向エピタキシャルSiGe層34を成長し、一部の下部に空孔を有するp型の横水平方向エピタキシャルSiGe層34を形成する。この際、空孔直上は下地の影響が全くない単結晶SiGe層となる。次いで露出しているp型の横水平方向エピタキシャルSiGe層34の全表面を包囲するようにp型のエピタキシャル歪みSi層35を成長する。次いで露出しているp型の包囲構造のエピタキシャル歪みSi層35の全周囲を酸化し、5nm程度のゲート酸化膜SiO212を成長する。次いでp型の包囲構造のエピタキシャル歪みSi層6に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、ゲート酸化膜SiO212の全周囲を含む全面に25nm程度の多結晶シリコン膜polySiを成長する。次いで少なくとも残された開孔部を完全に埋め込むように100nm程度のタングステンシリサイド膜WSiを成長する。次いで化学的機械研磨CMPし、シリコン酸化膜SiO225上に成長した多結晶シリコン膜polySi及びタングステンシリサイド膜WSiを除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型ゲート電極WSi/polySi13が形成される。図22次いでシリコン酸化膜SiO225をエッチング除去する。次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜SiO2、図示せずを成長する。次いで包囲型ゲート電極WSi/polySi13をマスク層として、n型ソースドレイン領域9、10形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜SiO2、図示せずをエッチング除去する。次いで化学気相成長により、25nm程度のシリコン酸化膜SiO2を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極WSi/polySi13の上面部の側壁にのみサイドウォールSiO214を形成する。次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜SiO2、図示せずを成長する。次いでサイドウォールSiO214及び包囲型ゲート電極WSi/polySi13をマスク層として、n型ソースドレイン領域8、11形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜SiO2、図示せずをエッチング除去する。次いでRTP法によりアニールをおこない、n型ソースドレイン領域9、10及びn型ソースドレイン領域8、11を形成する。図23次いで化学気相成長により、400nm程度のPSG膜15を成長する。次いで化学的機械研磨CMPし、平坦化する。次いで化学気相成長により、20nm程度のシリコン窒化膜Si3N416を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N416及びPSG膜15を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト図示せずを除去する。次いでスパッタにより、バリアメタルとなるTiN17を成長する。次いで化学気相成長により、タングステンW18を成長する。次いで化学的機械研磨CMPにより、ビアに平坦に埋め込み、バリアメタルTiN17を有する導電プラグW18を形成する。図18チャネル長方向及び図19チャネル幅方向次いで化学気相成長により、500nm程度の層間絶縁膜SiOC19を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、層間絶縁膜SiOC19を異方性ドライエッチングし、開孔部を形成する。この際、シリコン窒化膜Si3N416がエッチングストッパー膜となる。次いでレジスト図示せずを除去する。次いで化学気相成長により、10nm程度のバリアメタルTaN20を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨CMPし、開孔部にCuを平坦に埋め込み、バリアメタルTaN20を有するCu配線21を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜Si3N422を成長し、本願発明のDOLESSUG構造のNチャネルのMIS電界効果トランジスタを完成する。上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法MBEによっても、有機金属気相成長法MOCVDによっても、原子層結晶成長法ALEによっても、また他のいかなる結晶成長法を利用してもよい。上記実施例のすべては、NチャネルのMIS電界効果トランジスタを形成する場合について記載しているが、PチャネルのMIS電界効果トランジスタを形成してもよいし、Nチャネル及びPチャネルのMIS電界効果トランジスタが共存するCMOSを形成しても本願発明は成立する。またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。また上記実施例のすべてはエンハンスメント型のMIS電界効果トランジスタを形成する場合について記載しているが、デブリーション型のMIS電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のMIS電界効果トランジスタを形成すればよい。