少なくとも第1のダイスタックおよび第2のダイスタックを含む複数のダイスタックであって、前記第1のダイスタックがインターフェイスダイ上の第1の位置に配置され、前記第2のダイスタックが前記インターフェイス上の第2の位置に配置される、複数のダイスタックと、前記インターフェイスダイと前記第1のダイスタックとの間および前記インターフェイスダイと前記第2のダイスタックとの間の同時通信を可能にするために電気的に連結された複数の導電経路と、を備える装置。前記複数の導電経路の第1のサブセットを介して前記第1のダイスタックと通信し、前記複数の導電経路の第2のサブセットを介して前記第2のダイスタックと通信するように、前記インターフェイスダイが構成されている、請求項1に記載の装置。前記第1のダイスタックおよび前記第2のダイスタックの各ダイが、複数のメモリパーティションを含む、請求項1に記載の装置。前記インターフェイスダイが複数の制御回路を備え、前記複数の制御回路の各々が前記複数の導電経路に含まれている1つまたは複数の通信経路を介して、複数のメモリパーティションの少なくとも一部の垂直配列と通信するように構成されている、請求項3に記載の装置。前記通信経路のうちの少なくとも一部が貫通シリコンビアを備える、請求項4に記載の装置。前記導電経路の第1のセットの少なくとも一部の導電経路がインターリーブされて、電気的にコンポーネントに連結され、前記第1のダイスタックのダイへのコマンドおよび/またはアドレス信号の通信を可能にし、前記導電経路の第2のセットの少なくとも一部の導電経路がインターリーブされて、電気的にコンポーネントに連結され、前記第2のスタックのダイのコマンドおよび/またはアドレス信号の通信を可能にする、請求項2に記載の装置。スタックに配列されたダイであって、前記スタックが少なくとも第1のダイ、第2のダイおよびインターフェイスダイを含むスタックに配列されたダイと、第1の導電経路および第2の導電経路を含む複数の導電経路であって、前記第1の導電経路が前記第2のダイを通過し、前記第1のダイの第1の回路コンポーネントと前記インターフェイスダイの第1の回路コンポーネントとの間の通信を提供し、前記第2の導電経路が前記第1のダイを通過し、前記第2のダイの第1の回路コンポーネントと前記インターフェイスダイの第2の回路コンポーネントとの間の通信を提供する導電経路と、を備える装置。前記複数の導電経路に含まれる第3の導電経路であって、前記第3の導電経路が前記第1のダイの第2の回路コンポーネントに連結し、前記第2のダイの第2の回路コンポーネントが前記インターフェイスダイの第3の回路コンポーネントに連結する、第3の導電経路をさらに備える、請求項7に記載の装置。前記複数の導電経路に含まれる第3の導電経路であって、前記第3の導電経路が前記第1のダイの第2の回路コンポーネントを前記インターフェイスダイの第3の回路コンポーネントに連結する、第3の導電経路と、前記複数の導電経路に含まれている第4の導電経路であって、前記第4の導電経路が前記第2のダイの第2の回路コンポーネントを前記インターフェイスダイの第4の回路コンポーネントに連結する、第4の導電経路と、をさらに備える、請求項7に記載の装置。前記第1のダイの前記第1の回路コンポーネントおよび前記第2のダイの前記第1の回路コンポーネントが入出力I/O回路を含み、前記インターフェイスダイの前記第1の回路コンポーネントおよび前記インターフェイスダイの前記第2の回路コンポーネントが制御回路を含む、請求項7に記載の装置。前記第1のダイの前記第2の回路コンポーネントおよび前記第2のダイの前記第2の回路コンポーネントがコマンド回路および/またはアドレス割当て回路を含み、前記制御回路の前記第3の回路コンポーネントがコマンド回路および/またはアドレス割当て回路を含む、請求項8に記載の装置。前記第2のダイの前記第2の回路コンポーネントが、前記インターフェイスダイの前記第2の回路コンポーネントと通信するのと同時に、前記第1のダイの前記第1の回路コンポーネントが、前記インターフェイスダイの前記第1の回路コンポーネントと通信するように構成されている、請求項7に記載の装置。前記ダイスタックが第3のダイおよび第4のダイを含み、前記第1の導電経路が前記第4のダイを通過して、前記第3のダイの第1の回路コンポーネント、前記第1のダイの前記第1の回路コンポーネント、および前記インターフェイスダイの第1の制御回路との間の通信を提供し、前記第2の導電経路が前記第3のダイを通過して、前記第4のダイの第1の回路コンポーネント、前記第2のダイの前記第1の回路コンポーネント、および前記インターフェイスダイの前記第2の制御回路との間の通信を提供する、請求項7に記載の装置。前記ダイスタックが第3のダイおよび第4のダイを含み、前記複数の導電経路に含まれている第3の導電経路が前記第1のダイ、第2のダイおよび第4のダイを通過して、前記第3のダイの第1の回路コンポーネントを前記インターフェイスダイの第3の回路コンポーネントに連結し、前記複数の導電経路に含まれている第4の導電経路が前記第1のダイ、前記第2のダイおよび前記第3のダイを通過し、前記第4のダイの第1の回路コンポーネントを前記インターフェイスダイの第4の回路コンポーネントに連結する、請求項7に記載の装置。前記第1、第2、第3および第4の導電経路がインターリーブされて、前記インターフェイスダイの複数メモリボールトならびに前記第1、第2、第3および第4のダイを形成する、請求項14に記載の装置。前記第1の導電経路、前記第1のダイの前記第1の回路コンポーネント、前記第3のダイの前記第1の回路コンポーネント、および第1の制御回路が第1のボールトを形成し、前記第2の導電経路、前記第2のダイの前記第1の回路コンポーネント、前記第4のダイの前記第1の回路コンポーネントおよび前記第2の制御回路が第2のボールトを形成する、請求項13に記載の装置。各ボールトが前記スタック内の1つおきのダイ、および前記スタック内の前記1つおきのダイに少なくとも1つの導電経路によって、通信可能に連結された前記インターフェイスダイの1つまたは複数の制御回路を含む、複数のボールトをさらに備える、請求項13に記載の装置。前記第1のダイの前記第1の回路コンポーネント、前記第2のダイの前記第1の回路コンポーネント、前記第3のダイの前記第1の回路コンポーネント、および前記第4のダイの前記第1の回路コンポーネントがそれぞれコマンドおよび/またはアドレス回路を含み、前記第1、第2、第3および第4の導電経路がインターリーブされている、請求項14に記載の装置。前記第1、第2、第3および第4の導電経路がインターリーブされている、請求項9に記載の装置。複数のスタックに配列されたダイであって、各スタックが共通のインターフェイスダイと通信するように配置され、各スタックが少なくとも第1のダイおよび第2のダイを含む、ダイと、複数の導電経路であって、前記複数の導電経路に含まれる第1の導電経路が、前記第2のダイを通過して、前記第1のダイの第1の回路コンポーネントを前記インターフェイスダイに連結し、前記複数の導電経路に含まれる第2の導電経路が、前記第1のダイを通過して、前記第2のダイの第1の回路コンポーネントを前記インターフェイスダイに連結する複数の導電経路と、を備える装置。前記複数の導電経路に含まれ、前記第1のダイおよび前記第2のダイを前記インターフェイスダイに連結する第3の導電経路をさらに備える、請求項20に記載の装置。前記第3の導電経路が、前記インターフェイスダイのコマンド回路および/またはアドレス割当て回路を前記第1のダイのコマンド回路および/またはアドレス回路および前記第2のダイのコマンド回路および/またはアドレス回路に連結する、請求項21に記載の装置。前記複数の導電経路に含まれ、前記第2のダイを通過して、前記インターフェイスダイのコマンド回路および/またはアドレス割当て回路を前記第1のダイのコマンド回路および/またはアドレス回路に連結する第3の導電経路と、複数の導電経路に含まれ、前記第1のダイを通過して、前記インターフェイスダイの前記コマンド回路および/またはアドレス割当て回路を前記第2のダイのコマンド回路および/またはアドレス回路に連結する第4の導電経路と、をさらに備える、請求項20に記載の装置。前記第1の導電経路および前記第2の導電経路が、前記複数のスタックの各々のうちの前記第1のダイと前記第2のダイとの間でインターリーブされる、請求項20に記載の装置。前記第1の導電経路および前記第2の導電経路が、前記複数のスタックの各々のうちの前記第1のダイと前記第2のダイとの間でインターリーブされ、前記第3の導電経路はインターリーブされない、請求項21に記載の装置。前記第3の導電経路および前記第4の導電経路が、前記複数のスタックの各々のうちの前記第1のダイと前記第2のダイとの間でインターリーブされる、請求項23に記載の装置。前記第3および第4の導電経路によって、前記複数のスタックの各々のうちの前記第1および第2のダイへのコマンドおよび/またはアドレスの同時信号送信が可能になる、請求項26に記載の装置。インターフェイスダイ上の第1の位置に配置された第1のダイスタックであって、前記ダイスタックは少なくとも第1のダイおよび第2のダイを含むダイスタックと、前記第1のダイの第1の回路コンポーネントを前記インターフェイスダイの第1の制御回路に連結する第1の導電経路、前記第2のダイの第1の回路コンポーネントを前記インターフェイスダイの第2の制御回路に連結する第2の導電経路、前記第1のダイのアドレス回路を前記インターフェイスダイの第1のアドレス割当て回路に連結する第3の導電経路、および前記第1のダイのアドレス回路を前記インターフェイスダイの第2のアドレス割当て回路に連結する第4の導電経路を含む導電経路の第1のセットと、を含む装置。前記第1の導電経路が前記第2のダイを通過し、前記第2の導電経路が前記第1のダイを通過し、前記第3の導電経路が前記第2のダイを通過し、前記第4の導電経路が前記第1のダイを通過する、請求項28に記載の装置。前記インターフェイスダイ上の第2の位置に配置された第2のダイスタックであって、前記第2のダイスタックが第3のダイと第4のダイを含むダイスタックと、第5の導電経路および第6の導電経路を含む導電経路を含む第2のセットであって、前記第5の導電経路は前記第3のダイの第1の回路コンポーネントを前記インターフェイスダイの第3の制御回路に連結し、前記第6の導電経路は、前記第4のダイの第1の回路コンポーネントを前記インターフェイスダイの第4の制御回路に連結する、第2のセットと、をさらに備える、請求項28に記載の装置。前記第3のダイのアドレス回路および前記第4のダイのアドレス回路を前記インターフェイスダイの第3のアドレス割当て回路に連結するために、前記導電経路の第2のセットに含まれている第7の導電経路をさらに備える、請求項30に記載の装置。前記第3のダイのアドレス回路を前記インターフェイスダイの前記第3のアドレス割当て回路に連結するように、前記導電経路の第2のセットに含まれている第7の導電経路と、前記第4のダイのアドレス回路を前記インターフェイスダイの第4のアドレス割当て回路に連結するために、前記導電経路の第2のセットに含まれている第8の導電経路と、をさらに備える、請求項30に記載の装置。インターフェイスダイ上に第1のダイを配置することと、前記第1のダイを有するスタック内に第2のダイを配列し、前記第1のダイの第1の導電経路を、前記第2のダイの第2の導電経路と実質的に整列し、かつ前記第1のダイの第2の導電経路を、前記第2のダイの第1の導電経路と実質的に整列することと、を含む方法。前記第1のダイおよび前記第2のダイを有する前記スタック内に第3のダイを配列し、前記第3のダイの第1の導電経路を、前記第2のダイの前記第2の導電経路および前記第1のダイの前記第1の導電経路と実質的に垂直に整列し、前記第3のダイの第2の導電経路を、前記第2のダイの前記第1の導電経路および前記第1のダイの前記第2の導電経路と実質的に垂直に整列することをさらに含む、請求項33に記載の方法。前記第2のダイを配列することが、前記第2のダイを前記スタック内に配列する前に、軸を中心にして前記第2のダイを回転させることを含む、請求項33に記載の方法。前記第1のダイおよび前記第2のダイを有する前記スタック内に、前記第1のダイと類似した配向で、前記第1のダイおよび前記第2のダイと整列して、第3のダイを配列することをさらに含む、請求項35に記載の方法。前記第1のダイ、前記第2のダイおよび前記第3のダイとともに前記スタック内に第4のダイを配列することであって、前記第1および第3のダイは第1の類似した配向を有し、前記第2および第4のダイは、前記第1および第3のダイの前記第1の類似した向きとは異なる、第2の類似した配向を有する、配列することをさらに含む、請求項36に記載の方法。インターフェイスダイ上の第1の位置に第1のダイスタックを配置することと、前記第1のダイスタックと第2のダイスタックとの同時通信が可能になるように、前記インターフェイスダイを構成できるようにするように、前記インターフェイスダイ上の第2の位置に前記第2のダイスタックを配置することと、を含む方法。前記インターフェイスダイ上の第3の位置に第3のダイスタックを配置することと、前記第1のダイスタック、前記第2のダイスタック、前記第3のダイスタックおよび第4のダイスタックとの同時通信が可能になるように、前記インターフェイスダイを構成できるようにするように、前記インターフェイスダイ上の前記第4の位置に第4のダイスタックを配置することと、をさらに含む、請求項38に記載の方法。第1のダイとインターフェイスダイの第1の制御回路との間および第2のダイと前記インターフェイスダイの第2の制御回路との間の同時通信を実施することを含む方法。前記インターフェイスダイの共通の制御回路を使って、前記第1のダイおよび前記第2のダイと通信することをさらに含む、請求項40に記載の方法。第3のダイと前記インターフェイスダイの第3の制御回路との間および第4のダイと前記インターフェイスダイの第4の制御回路との間の同時通信を実施することをさらに含む、請求項40に記載の方法。前記第1、第2、第3および第4のダイと前記インターフェイスダイとの間の同時通信を実施することをさらに含む、請求項42に記載の方法。前記第1および第3のダイと前記インターフェイスダイとの間の同時通信を実施することと、前記第2および第4のダイと前記インターフェイスダイとの間の通信を実施することと、をさらに含む、請求項42に記載の方法。前記第1および第3のダイと前記インターフェイスダイとの間の同時通信が、前記第2および第4のダイと前記インターフェイスダイとの間の同時通信の前または後に起こる、請求項44に記載の方法。プロセッサを使用し、第1の導電経路を使用して、スタック内の奇数ダイへの通信の第1のセットを実施することと、プロセッサを使用し、第2の導電経路を使用して、前記スタック内の偶数ダイへの通信の第2のセットを実施することであって、前記第1および第2の導電経路はインターリーブされていて、前記プロセッサに連結されている、実施することと、を含む方法。前記通信の第1のセットおよび前記通信の第2のセットが同時に実施される、請求項46に記載の方法。前記通信の第1のセットが前記通信の第2のセットを実施する前または後に実施される、請求項46に記載の方法。前記通信の第1および第2のセットがアドレス信号および/またはコマンド信号を含む、請求項46に記載の方法。前記通信の第1のセットおよび第2のセットがメモリ情報を含む、請求項46に記載の方法。多くの実施形態において、ダイはインターフェイスダイ上の1つのスタックに配列されてもよく、一部の実施形態においては、複数のダイスタックは共通例えば、共用のインターフェイスダイ上に配列されてもよい。例えば、メモリダイの1つのスタックをインターフェイスダイに接続し、他のコンポーネントによって入出力機能を提供してもよい。メモリダイ基板を通した電気接続は、メモリダイ基板の1つの表面からもう1つの表面へなどのように、基板を貫通する導電性ビアにより提供されもよい。シリコン技術を使うときは、これらのビアはシリコン貫通ビアTSVと呼ばれることもある。多くの実施形態において、ダイスタック内の各メモリダイは複数のパーティションに分割されてもよく、いくつかのパーティション例えば、スタック内にほぼ垂直に配置されたパーティションは、1つまたは複数の導電性経路、例えば、TSVなどにより、インターフェイスダイの制御回路および互い同士に接続されてもよい。スタック内の複数のダイにまたがって垂直に配列されたパーティションは、対応する制御回路および電気接続とともに、以下に記述するボールトvaultを構成してもよい。ボールトのパーティションは、他の接続の中でも特にアドレスおよびコマンド制御接続例えば、TSVならびに入出力データピンを共有してもよく、各パーティションは、データの競合を防止するために、異なるチップ選択回線を有してもよい。一般に、各ダイの面積の減少は、製造時の歩留りの改善につながる。ダイスタック内でより小さいダイを使用することは、専用インターフェイスダイでダイスタックごとに冗長回路を併用することを含んでもよい。同一またはほぼ同一のメモリを使う単一のインターフェイスダイ上の単一スタックと同一の帯域を達成するために、より小型のダイを使う多重ダイスタック例えば、ダイナミックランダムアクセスメモリDRAMデバイスのパラレルスタッキングを単一の共通するインターフェイスダイ上に配置してもよい。一部の実施形態において、ボールトの複数のパーティションと同時に通信するには、各ダイにおいておよびインターフェイスダイの対応する制御回路において、より多くの数の接続および専用回路が必要になる。各パーティションのすべてのダイにおける専用回路は、帯域を維持するためにダイサイズの増加を利用してもよい。ダイサイズを減少させると、帯域が減少する場合があり、単一のインターフェイスダイに配置されたより大型のダイスタックと同じ帯域を作り出すには、結果としてもたらされた小型のダイスタックの各々に専用の追加インターフェイスダイを利用する必要が生じるかもしれない。導電経路をインターリーブして、スタック内の1つおきのダイの論理回路に例えば、パーティションインターリーブを通じて接続することにより、ダイスペースを削減してもよく、多くの実施形態において帯域を維持することができる。本発明の様々な実施形態を、付随する図を参照して記述していく。多くの実施形態において、ダイスタックに配置された装置が記述される。実施例において、デバイスはハイブリッドバッファ付きダイナミックランダムアクセスメモリHBDRAM、DRAM、ダブルデータレート3同期ダイナミックランダムアクセスメモリDDR3-SDRAMなどのスタック型メモリデバイスを含むことができる。多くの実施形態において、インターリーブ接続例えば、TSVはダイサイズの減少を許容する。ボールトのパーティションに沿う入出力論理回路に導電経路を交互接続することにより、ダイ上の追加回路に必要とされる専用回路およびダイスペースの減少することができる。さらに、同時パーティションのインターリーブは、帯域性能を維持しながら、各HBDRAMDRAM層上のユニークなパーティションの数の減少を生み出す場合がある。一部の実施形態では、ダイ1つおきに接続をインターリーブすることで、アーキテクチャがインターフェイスダイとメモリダイスタックとの間の帯域の倍増を実現してもよい。他の実施形態においては、製造時の歩留りを増加させるためのダイサイズの小型化と単一インターフェイスダイ上へのインターリーブ式TSVを使う多重スタックのパラレル配置例えば、パラレルDRAMスタッキングを組み合わせることによって、デバイスの帯域を向上してもよい。一部の他の実施形態では、同時パーティションインターリーブおよびパラレルDRAMスタッキングを組み合わせてもよく、これによりダイスタックの性能とともに、ダイの歩留りが向上し、帯域を維持する。図1は、実施例に従う、スタック102内に物理的に配列された例えば、スタック型メモリデバイスを形成するダイ120、121、122および123を含むダイスタック102を含む装置100のブロック図を示す。本発明の実施形態に従って、スタック102は、ダイ120から123が1つまたは複数の導電経路106によって、相互におよびインターフェイスダイ110に連結されて通信するメモリデバイスを形成してもよい。スタック102において、導電経路106はビア104およびジョイント108を含んでもよい。図示されているように、導電経路106は各ダイを通って少なくとも部分的に延在してもよく、一部の導電経路106はスタック102の全長に渡って延在してもよい。導電経路106は、他の情報の中でも、データ、アドレス、制御、ID情報などの情報を通信例えば、転送してもよい。1つまたは複数のジョイント112は、インターフェイスダイ110をパッケージ基板114に接続してもよい。実施形態において、装置100は、外部デバイス、例えばプロセッサおよびメモリコントローラにインターフェイスダイ、例えばダイ110を介して、通信可能に連結されてもよく、装置100は電子デバイス、例えば、コンピュータ、テレビ、デジタルカメラ、携帯電話などに含まれてもよい。図1は、特定の個数の経路を有する導電経路106および特定の個数のダイ120から123を有するスタック102を例として示す。スタック102内の導電経路106およびダイ120から123の個数は異なってもよい。図1に示すように、ダイ120、121、122および123の各々は、対応する論理回路140、141、142および143をそれぞれ含み、インターフェイスダイ110は制御回路130を含む。論理回路140から143および制御回路130は、ダイ120、121、122および123との相互の通信を制御するために、論理回路および他のコンポーネントを含む。ある実施形態では、インターフェイスダイ110の制御回路130は、個々のダイの有無を検出してもよく、スタック102の初期化時に、ID情報を割り当てるように構成してもよい。制御回路130は、制御回路130がID情報によりダイ120から123の各々を参照できるようにするためなどの目的で、スタック102の初期化後も、割り当てたID情報を保持するように動作してもよい。一部の実施形態では、論理回路140から143は、ID情報に代わってまたはID情報に追加して他の情報例えばデータを保持してもよい。他の実施形態では、2つ以上の論理回路140143が各ダイにて導電経路に接続されてもよい。わかり易くするために、図1では、論理回路140、141、142および143の論理素子および回路素子を省略してある。これらの素子は、各ダイの様々な機能を容易にするために構成された機能を有するトランジスター、選択素子および他の回路素子を含んでもよいことに留意すべきである。図2は、実施例に従うダイ220から223から成るスタック202を含む装置200の断面図の概略図である。ダイ220から223の各々は、複数のメモリパーティション204を含んでもよく、インターフェイスダイ210は、通信経路208を介して、制御回路のそれぞれの上にスタックされた対応するメモリパーティション204による通信および制御を可能にするために、制御回路212を含んでもよい。パーティション204、対応する制御回路212および通信経路208はまとまって、メモリボールト206を構成する。1つまたは複数のメモリボールト206が装置200に含まれてもよい。装置200はメモリセル、デコード回路、制御回路およびその他のコンポーネントなどの回路コンポーネントを有するメモリデバイスを形成してもよい。各メモリパーティション204は複数のメモリセルを含んでもよい。装置200は、メモリパーティション204およびボールト制御回路212に加えて、回路を含んでもよく、これらの追加コンポーネントは、本明細書に記述した実施形態を曖昧にすることがないように、図2では省略してある。インターフェイスダイ210は、装置200と別のデバイス、例えば、インターフェイスダイ210経由でスタック202と通信するプロセッサまたはメモリコントローラなどとの間の適切なデータ転送速度での情報転送に対応するために、追加の回路、例えば、バッファおよび入出力ドライバを含んでもよい。装置200はまた、集積回路ICチップの一部を形成してもよい。例えば、ダイ220から223がそのICチップの一部として製造されている場合などのようにである。一部の実施例において、通信経路208はボールト内のメモリパーティション間でインターリーブしてもよい。例えば、ボールト内の第1の通信経路は、そのメモリボールト内のすべての奇数パーティションの回路例えば、入出力回路に接続され、偶数ボールトは、回路に接続しないで通過してもよい。第2の通信経路は、同一ボールト内の偶数パーティション上の回路例えば、入出力回路に接続して、奇数パーティションは、回路に接続しないで通過してもよい。接続をインターリーブすることで、ボールト制御回路はボールト内の複数のパーティションと同時に通信例えば、アクセスおよびデータ送信してもよく、これにより帯域が向上する。図3は、実施例に従うインターフェイスダイ310上の第1の位置にある第1のダイスタック302およびインターフェイスダイ310上の第2の位置にある第2のスタック325を有する例示の装置300の断面図を示している。装置300は、図1の装置100の単一ダイスタック102とは異なり、単一のインターフェイスダイ310を共有する2つのダイスタック302および325を含む。各ダイスタック302および325は、装置100のダイスタックに類似の構成にしてもよく、そこでスタック302および325の各ダイは、スタック102内のダイの約半分のサイズの面積を有するため、図1のインターフェイスダイ110とほぼ同じ面積を有するインターフェイスダイ上に2つのダイスタックを許容する。第1のダイスタック302は、垂直に配列され、第1の位置で導電経路306によりインターフェイスダイ310に接続されるダイ320、321、322および323を含む。第2のダイスタック325は、同じく垂直に配列され、導電経路306を使って第2の位置でインターフェイスダイ310に接続されるダイ330、331、332および333を含む。上述したように、図1と同様、導電経路306は、TSV304およびジョイント308の組合せを含んでもよい。導電経路306はビア304およびジョイント308の組合せを含んでもよく、導電経路306の少なくとも一部は、ダイスタック302を完全に通過または部分的に通過してもよい。上で言及したように、図1のダイスタック102と比較すると、ダイスタック302および325内の1つまたは複数のダイの面積は、ダイスタック102のダイの面積の約半分であってもよい。各ダイスタック302および325の帯域は、個別にダイのサイズに比例して減少されてもよい。例えば、ダイスタック302および325の面積がそれぞれ図1のダイスタック102の面積の半分である場合、ボールトの個数が半分になったために、各ダイの帯域も半減されてもよい。装置302内のダイの小型化により、製造時のダイの歩留りの増加がもたらされる場合がある。第1のダイスタック302および第2のダイスタック325の両方を同時にサポートしている図3のインターフェイスダイ310があれば、装置300の全帯域がパラレル動作によって一部の実施形態では維持される場合がある。一部の実施形態では、第1のダイスタック302と第2のダイスタックはサイズが異なっていてもよい。1つの実施形態では、第1のダイスタック302は、ダイスタック325よりも大きなメモリ容量の能力を有してもよく、その逆であってもよい。図4に関する議論で明白になるように、3つ以上のダイスタックがインターフェイスダイを共有してもよい。図3に示したパラレルスタッキングは、ダイスタック内のパーティションの数を減少する場合がある。実施例において、単一のインターフェイスダイ上にパラレルスタックを配置することで、完全帯域を実現される場合がある。例えば、2ギガバイトの8パーティションDRAMから成る2つのスタックまたは1ギガバイトの4パーティションDRAMから成る4つのスタックを単一のインターフェイスダイ上に配置することで、DRAMダイサイズの小型化により、製造時の歩留りを増加しながら、4ギガバイトで16パーティションを備えたDRAMの単一スタックと実質的に同じ帯域を達成する場合がある。図4は、実施例に従う、1つのインターフェイスダイ404を共有する4個のダイスタック406、407、408、409を含む装置400の平面図を示す。ダイスタック406、407、408および409の各々は、1ギガバイト分のDRAMベースのメモリスタックを構成してもよい。1つのインターフェイスダイ404上の4つのダイスタック406、407、408および409により、インターフェイスダイ404は、4個のダイスタック406から409すべてと同時通信することで、デバイスの完全帯域をサポートしてもよい。この実施形態では、装置400は、1つの4ギガバイトスタックと同じメモリ容量を持してもよく、インターフェイスダイ404での4個のスタック全部のパラレル動作によって、4ギガバイトのスタック1個と同一または類似の帯域を維持する。一部の実施形態では、ほぼ同じ表面積を有する共有インターフェイスダイ404上に、より多くまたはより少ないダイスタックを配列してもよい。例えば、2ギガバイトスタック2個をインターフェイスダイ404と類似の面積を有する1つのインターフェイスダイ上に配置し、ほぼ同じ量のメモリに図4に示したものと概して同じ量の帯域を提供してもよい。図5は、実施例におけるダイスタック502内の導電経路のパーティションインターリーブを組み込んだ装置500の断面図を示す。この例では、ダイスタック502は、1つの非インターリーブ式導電経路504および2対のインターリーブ式導電経路第1の対は505と506、第2の対は507と508をともなう、4個のダイ520、521、522および523を含む。実施例において、非インターリーブ式導電経路504は、520から524の各ダイのコマンドおよび/またはアドレス回路およびインターフェイスダイ510のコマンドおよび/またはアドレス回路に接続されてもよい。前記の例と同様、導電経路504、505、506、507および508は、TSVおよびジョイント509を含んでもよく、導電経路504から508は、ダイスタック502を完全または部分的に通過してもよい。この例では、導電経路505、506、507および508の両方の対をスタック502内のダイの入出力回路に接続してもよい。例えば、インターリーブ式導電経路の第1の対505および506の図5で示したように、導電経路505は、スタック502内の第1のダイ520の入出力回路530と接続してもよく、ダイ520内のどの回路とも接続せずに、第2のダイ521を通過してもよい。導電経路505は第3のダイ522の入出力回路532に接続し、スタック502内の最後のダイ523は再び通過してもよい。同様に、導電経路506は、スタック502内の第2のダイ521の入出力回路531と接続してもよく、どの回路とも接続せずに第1のダイ520を通過してもよい。導電経路506は、第4のダイ523の入出力回路533に接続し、スタック502内の第3のダイ522を再び通過してもよい。矢印は、DRAM内で利用可能な、従来の金属およびビア層を使用して実現されてもよい各ダイ520から523で交差する通信経路を示している。導電経路はインターリーブ式であってもよく、各々がスタック内で1つおきのダイの回路に接続する。インターリーブ式導電経路の第1の対505および506と同様、インターリーブ式経路の第2の対507および508も、1つおきのダイ上の入出力回路540、541、542および543と実質的に同一の接続を有する。ダイスタック502内で導電経路をインターリーブすることで、インターフェイスダイ510は、上または下に位置するダイとは関係なく、各ダイまたは各ダイのパーティションにアクセスしてもよく、インターフェイスダイ510は、ダイ520から523に同時にアクセスし、それにより帯域を増加してもよい。例えば、装置500は、ダイ520および521の入出力回路540および541の両方にインターフェイスダイ510から同時にアクセスしてもよく、データキューイングの可能性を減らし、恐らくは帯域の増加をもたらす場合がある。同様に、一部の実施形態では、各ダイ520から523のコマンド回路および/またはアドレス回路は、インターフェイスダイとダイ520から523との間でコマンドおよび/またはアドレス信号を通信するために、インターリーブ式導電経路505から508に接続および利用してもよく、これは、恐らく帯域を増加し、かつ信号のキューイングを減少する場合がある。スタック502内の1つおきのダイは別々のボールトの一部であってもよい。例えば、それぞれの入出力回路および導電経路505および507とともに第1および第3のダイ520および522は、第1のボールトの一部であってもよく、一方で、それぞれの入出力回路および導電経路506および508とともに、第2および第4のダイ521および523は、第2のボールトの一部であってもよい。この例では、この構成によって、インターフェイスダイ510は第1および第2のボールトに同時にアクセスし、ボールト内のパーティションに同時にデータを送ることが可能になる。ある実施形態では、入出力回路がインターリーブ式導電経路を介してインターフェイスダイに接続し、ダイのコマンドおよび/またはアドレス回路がインターリーブ式導電経路を介してインターフェイスダイに接続していることで、各ボールトが個別に制御されてもよい。上述した構成は、第1および第2のボールトの同時動作を提供してもよく、これらのボールト間の信号および情報例えばデータは、第1および第2のボールトが一定して同時に動作できない場合があるように、ずれ例えば、時間的にオフセットされるてもよいことが理解される。図6Aおよび図6Bは、それぞれ導電経路505および506の同時パーティションインターリーブを備えた、図5に図示したスタックの2つの隣接するダイ523および522の平面図600を示している。ある実施例では、図6Aに図示されているように、第1のダイ523例えば、上のダイは、回路533に接続されてもよいTSV505を含む。導電経路506は第1のダイ523の通過TSVであってもよく、第1のダイ523上の回路には接続せず、図6Bに図示されているように、隣接するダイ522上の回路532に接続してもよい。ある実施形態では、各ダイ523および522の面積は、通過TSVを有しないスタックのダイよりわずかに大きくてもよい。上述したように、追加された通過TSVは、ボールト内の複数パーティションとの同時通信例えば、信号送信を可能にする。隣接するダイは、第1のダイの通過TSVが、ダイの回転および/またはダイの反転によって、次のダイの非通過TSVと整列するように、配置されてもよい。TSVの導電経路の円周寸法は、ダイ523および522上の回路533および532によって決定されてもよい。各ダイスタックに通過TSVを追加することは、各ダイの面積を通過TSVを有しないダイの面積よりもわずかに大きくする場合がある。図7は、単一の共通インターフェイスダイ710上に配置された、パーティションインターリーブを有する導電経路をどちらも含む、第1のダイスタック702および第2のダイスタック752のパラレルダイスタッキングを組み込んだ装置700の断面図を示している。上記の例と同様、インターフェイスダイ710は、2つのダイスタック702、752と並列的に通信例えば、アクセスおよびアドレス指定するための回路を含んでもよい。さらに、インターフェイスダイ710は、ダイスタックのボールト内の複数のパーティションに同時にアクセスするための回路例えば、制御回路を含んでもよい。ある例では、第1のダイスタック702は、ダイ720、721、722および723を含み、第2のダイスタック752は、ダイ770、771、772および773を含む。図7に示されているように、各ダイスタック702および752は、インターリーブ式導電経路を2対以上含んでもよい。各導電経路は、インターフェイスダイ710において制御回路に接続されてもよく、ボールト内の1つおきのダイ上のパーティションに制御およびデータを提供してもよい。第1および第2のダイスタック702および752はそれぞれ、インターリーブ式導電経路を1対以上含んでもよいわかり易くするために、図では2対だけが示されている。ダイスタック702は、第2の導電経路706とインターリーブしている第1の導電経路705を備えるインターリーブ式導電経路の第1の対、ならびに第3の導電経路707および第4の導電経路708を備えるインターリーブ式導電経路の第2の対を含む。第1および第3の導電経路705および707は、偶数ダイ721および723上の入出力回路と接続し、奇数ダイ720および722は通過してもよい。導電経路705は、入出力回路733および731と接続してもよく、一方で、導電経路707は入出力回路741および743と接続してもよい。第2および第4の導電経路706および708は、偶数ダイ721および723を通過してもよく、奇数ダイ720および722の回路と接続してもよい。導電経路706は、入出力回路730および732と接続してもよく、一方で、導電経路708は、入出力回路740および742と接続してもよい。第1のスタック702と同様、第2のスタック752は2対のインターリーブ式導電経路を含むように図示されている。導電経路の第3の対は、第6の導電経路776とインターリーブしている第5の導電経路775を含み、導電経路の第4の対は、第8の導電経路778とインターリーブしている第7の導電経路777を含む。第5および第7の導電経路775および777は、偶数ダイ771および773上の入出力回路と接続し、奇数ダイ770および772を通過してもよい。第5の導電経路775は、入出力回路781および783と接続してもよく、一方で、第7の導電経路777は、入出力回路791および793と接続してもよい。第6および第8の導電経路776および778は、偶数ダイ771および773を通過してもよく、奇数ダイ770および772の回路と接続してもよい。導電経路776は、入出力回路780および782と接続してもよく、一方で、導電経路778は、入出力回路790および792と接続してもよい。上述したように、図1、3および5の導電経路を参照すると、第1のダイスタック702の導電経路704、705、706、707および708は、ジョイント709およびTSV712を含み、そのうちの少なくとも一部は、ダイスタック702を完全に通過して延在し、その一部は回路に接続する。同様に、第2のダイスタック752の導電経路774、775、776、777および778は、ジョイント789およびTSV782を含み、そのうちの少なくとも一部はインターフェイスダイ710までダイスタック752を完全に通過する。より多くまたはより少ないダイスタックがインターフェイスダイ710の上に配置され、インターフェイスダイ710を共用してもよい。1つの例では、同時パーティションインターリーブとパラレルスタッキングを組み合わせたとき、4つのスタックが、1ギガバイトの2つのパーティションDRAMスタックから成る単一のインターフェイスダイ710を共用してもよく、毎秒約128ギガビットの帯域を実現する場合がある。図8は、共通のインターフェイスダイ上にダイスタックを配置する方法800を示すフローチャートである。方法800は、図1から図4を参照して、上に記述した装置100、200、300および400と類似または同一の装置およびデバイスで使用されてもよい。したがって、方法800で使用される装置およびデバイスのコンポーネントは、中でも図1から図4をそれぞれ参照しながら、上で記述した装置100、200、300および400のコンポーネントを含んでもよい。方法800のブロック802は、インターフェイスダイ上の第1の位置に第1のダイスタックを配置するように動作する。判断ブロック804で、方法800は第1のダイスタッが適切な位置にあるかどうかを判断する。適切な位置にあれば、ブロック806で、方法800インターフェイスダイ上の第2の位置に第2のダイスタックを配置するように動作する。第1のダイスタックが適切な位置にない場合は、方法800は、第1のダイスタックを配置するように、判断ブロック804から、ブロック802に戻る。一部の実施形態では、方法800は、インターフェイスダイ上に3つ以上のダイスタックを配置してもよい。例えば、方法800は4つのダイスタックを含んでもよく、一方他の実施形態では、共通のインターフェイスダイ上にもっと少ない数またはもっと多い数のダイスタックを配置してもよい。一部の実施形態では、スタックは、各ダイスタックとインターフェイスダイとの間の同時通信を可能にするインターリーブされた導電経路を含んでもよく、一部の実施形態では、インターリーブされた導電経路によって、同一のスタックの、または異なる複数のスタックにまたがって、メモリボールト内の1つまたは複数のメモリパーティションとの同時通信を可能にする場合がある。方法800は、上記の図1から図8を参照しながら記述したように、共通のインターフェイスダイ上にダイスタックを配置する活動と類似または同一の他の活動を含んでもよい。図9は、本発明の実施形態に従う、スタック内にダイを配置する方法900を示すフローチャートである。方法900は、図5、6および7を参照しながら、上述した装置500、600および700に類似または同一の装置およびデバイスで使用されてもよい。したがって、方法900で使用する装置およびデバイスのコンポーネントは、中でも図5から図7をそれぞれ参照しながら記述した装置500、600および700のコンポーネントを含んでもよい。ブロック902において、方法900は、インターフェイスダイ上に第1のダイを配置するために動作する。第1のダイは、複数の導電経路および回路を含んでもよく、一方で、インターフェイスダイは、1つまたは複数の制御回路を含んでもよい。ブロック904では、方法900は、第1のダイの第1の導電経路が第2のダイの第2の導電経路と整列し、第1のダイの第2の導電経路が第2のダイの第1の導電経路と整列するように、第1のダイ上に第2のダイを配置するように動作する。一部の実施形態においては、導電経路をダイスタック内の1つおきのダイ上の回路に連結してもよい。方法900は、図5から図7を参照しながら、上述したように、制御情報およびIDを通信例えば、転送する活動と類似または同一の他の活動を含んでもよい。一部の実施形態では、方法900は、共通例えば、単一、共用のインターフェイスダイ上に複数のダイスタックを追加で配置してもよい。ブロック906および908を囲む破線によって示されているように、方法900は、所望される場合はインターフェイスダイ上に第2のダイスタックを配置してもよい。ブロック906では、方法900は、インターフェイスダイ上に第3のダイを配置する。ブロック908では、方法900は、第3のダイの第3の導電経路が第4のダイの第4の導電経路と整列し、第3のダイの第4の導電経路が第4のダイの第3の導電経路と整列するように、第3のダイ上に第4のダイを配置してもよい。これらのダイスタックは、方法800のステップからもたらされるダイスタックと類似していてもよい。図10は、実施例に従い、図1から図7に図示された、装置100、200、300、400、500、600および700を活用するシステム1000、および図8および図9の方法800および900に含まれる1つまたは複数のアクティビティに従う動作を示している。システム1000は、次の要素、すなわち、プロセッサ1010、メモリデバイス1025、イメージセンサデバイス1020、メモリコントローラ1030、グラフィックコントローラ1040、入出力I/Oコントローラ1050、ディスプレイ1052、キーボード1054、ポインティングデバイス1056、周辺デバイス1050、および/またはシステムトオランシーバー1059のうちのいずれか1つまたは複数を含んでもよい。システム1000は、システム1000のコンポーネント間で情報を転送し、これらのコンポーネントのうちの少なくとも一部に電力を供給するためのバス1060も含んでもよい。システム1000は、システム1000のコンポーネントの一部が接続されてもよい1つまたは複数の回路基板1002、およびシステム1000との間で情報を無線で送受信するためのアンテナ1070を備えてもよい。システムトランシーバー1059は、システム1000のコンポーネントの1つまたは複数例えば、プロセッサ1010およびメモリデバイス1025のうちの少なくとも1つからアンテナ1070に情報を転送するために動作してもよい。システムトランシーバー1059も、アンテナ1070で受信した情報をプロセッサ1010の少なくとも1つおよびメモリデバイス1025の少なくとも1つに転送するために動作してもよい。アンテナ1070で受信した情報は、システム1000の外部のソースによってシステム1000に転送されてもよい。プロセッサ1010は、汎用プロセッサまたは特定用途向け集積回路ASICを含んでもよい。プロセッサ1010は、シングルコアプロセッサまたはマルチプルコアプロセッサを含んでもよい。プロセッサ1010は、情報を処理するために、1つまたは複数のプログラミングコマンドを実行してもよい。情報には、イメージセンサデバイス1020またはメモリデバイス1025により提供されるものなどのような、システム1000の他のコンポーネントにより提供されるデジタル出力情報を含むことができる。メモリデバイス1025は、揮発性メモリデバイス、不揮発性メモリデバイスまたは両方の組合せを含んでもよい。例えば、メモリデバイス1025は、ダイナミックランダムアクセスメモリDRAMデバイス、スタティックランダムアクセスメモリSRAMデバイス、フラッシュメモリデバイス、フェースチェンズメモリデバイスまたはこれらのメモリデバイスの組合せを含んでもよい。メモリデバイス1025は、図1から図7を参照しながら、上で記述した装置100、200、300、400、500、600および700のうちの任意の1つ以上などのような、本明細書に記述した様々な実施形態の1つまたは複数を含んでもよい。イメージセンサデバイス1020は、相補型金属酸化膜半導体CMOSピクセルアレイを有するCMOSイメージセンサまたは電荷結合素子CCDピクセルアレイを有するCCDイメージセンサを含んでもよい。ディスプレイ1052は、アナログディスプレイまたはデジタルディスプレイを含んでもよい。ディスプレイ1052は、他のコンポーネントから情報を受信してもよい。例えば、ディスプレイ1052は、イメージセンサデバイス1020、メモリデバイス1025、グラフィックコントローラ1040、およびプロセッサ1010のうちの1つまたは複数によって処理される情報を受信し、テキストまたはイメージなどの情報を表示してもよい。装置例えば、装置100、200、300、400、500、600および700およびシステム例えば、システム1000の図は、様々な実施形態の構造の全般的な理解を提供することを意図したものであり、本明細書に記述される構造を利用する可能性のある装置およびシステムのコンポーネントおよび特徴のすべての完全な記述を提供することは意図していない。上記のコンポーネントのうちのいずれも、ソフトウェアを介したシミュレーションを含む、数多くの方式において実装することができる。このため、上述の装置例えば、装置100、200、300、400、500、600および700およびシステム例えば、システム1000はすべて、本明細書で複数のモジュールまたは1つのモジールとして特徴づけられてもよい。このようなモジュールとしては、ハードウェア回路、シングルおよび/またはマルチプロセッサ回路、メモリ回路、ソフトウェアプログラムモジュールおよびオブジェクトおよび/またはファームウェア、ならびにこれらの組合せを、所望により、装置例えば、100、200、300、400、500、600および700およびシステム例えば、システム1000のアーキテクチャにより、かつ様々な実施形態の特定の実装のために適宜含んでもよい。例えば、このようなモジュールは、ソフトウェア電気信号シミュレーションパッケージ、電力使用および配電シミュレーションパッケージ、キャパシタンス-インダクタンスシミュレーションパッケージ、出力/放熱シミュレーションパッケージ、信号送受信シミュレーションパッケージ、および/または様々な潜在的実施形態を動作またはシミュレートするために使われるソフトウェアおよびハードウェアの組合せなどの、システム動作シミュレーションパッケージに含まれてもよい。様々な実施形態の装置およびシステムは、高速コンピュータで使用される電気回路、通信および信号処理回路、シングルまたはマルチプロセッサモジュール、単一または複数の埋込み型プロセッサ、マルチコアプロセッサ、データスイッチ、およびマルチレイヤ、マルチチップのモジュールを含む用途に応じたモジュールを含んでもよく、それらの中に含まれてもよい。このような装置およびシステムは、テレビ、携帯電話、パーソナルコンピュータ例えば、ラップトップコンピュータ、デスクトップコンピュータ、ハンドヘルドコンピュータ、タブレットコンピュータなど、ワークステーション、ラジオ、ビデオプレイヤー、オーディオプレイヤー例えば、MP3モーションピクチャーエキスパーツグループ、音響層3プレイヤー、車両、医療機器例えば、心臓監視装置、血圧監視装置など、セットトップボックスおよびその他など、システム1000に類似または同一の、多種多様な電子システム内のサブコンポーネントとしてさらに含まれてもよい。本明細書に記述される1つまたは複数の実施形態は、ダイをスタックに配置した装置および方法を含む。ダイは少なくとも第1のダイおよび第2のダイを含んでもよい。スタックは、ダイに連結された導電経路を含んでもよい。導電経路は、1つまたは複数のメモリパーティションに同時にアクセスできるように構成されてもよい。追加の装置および方法を含む他の実施形態は、図1から図9を参照しながら、上述されている。実施形態は、3つ以上のインターリーブ式導電経路を含んでもよい。例えば、ダイスタックは、インターリーブ式導電経路の4方向構成を含んでもよく、各導電経路は、インターフェイスダイの回路をスタック内の4つごとに1つのダイの回路に接続し、他のダイを通過してもよい。1つの例では、ダイスタックは、インターフェイスダイおよび4つのダイを含んでもよい。第1の導電経路は、インターフェイスダイの回路をスタック内の第1のダイの回路に接続し、残りのダイを通過してもよく、第2の導電経路はインターフェイスダイの回路を、スタック内の第2のダイの回路に接続し、残りのダイを通過してもよく、第3の導電経路は、インターフェイスダイの回路をスタック内の第3のダイの回路に接続し、残りのダイを通過してもよく、第4の導電経路は、スタック内の第4のダイの回路に接続し、残りのダイを通過してもよい。1つの例では、4方向インターリーブ式構成は、4つのインターリーブされたボールトを作り出してもよい。4方向インターリーブ式導電経路構成の一部の実施形態では、導電経路の各々は、スタック内の1つおきのダイ例えば、偶数ダイすべてに接続し、他のダイ例えば、奇数ダイすべてを通過してもよい。4つのダイを含むインターフェイスダイを備えたダイスタックの1つの例では、4方向インターリービング式導電経路を備えたダイスタックの1つの例では、第1および第3の導電経路は、インターフェイスダイの回路をスタック内の第1および第3のダイの回路と接続してもよく、一方で第2および第4のダイを通過してもよく、第2および第4の導電経路は、インターフェイスダイの回路を第2および第4の回路と接続してもよく、一方で第1および第3のダイを通過してもよい。様々な他の実施形態において、3つの導電経路をインターリーブしてもよく、それにより、第1の導電経路はインターフェイスダイの回路を第1のダイの回路に接続してもよく、スタック内の他のダイは通過してもよく、第2の導電経路は、インターフェイスダイの回路をスタック内の第2のダイに接続し、スタック内の他のダイを通過してもよく、第3の導電経路は、インターフェイスダイの回路をスタック内の第3のダイに接続し、スタック内の他のダイを通過してもよい。様々な他の構成では、より多くのまたはより少ないスタック内のダイと、ダイの様々な回路をインターフェイスダイの回路に接続し、他のダイを通過して、スタック内のダイをとの同時通信を可能にするより多くのまたはより少ないインターリーブ式導電経路の組み合わせを含んでもよい。このように、ダイのスタック内の接続経路の選択的構造化は、有用である場合があり、恐らく、ダイの1つまたは複数のスタック、またはICチップなど、特定の構造におけるダイの数の有効なアカウンティングを可能にし、スタック内の素子の動作速度を増加し、所与の数のデバイスにより占有される空間の量を減らし、または不動産の所与の部分を占有するメモリの量を増加するために役立つ場合がある。生産コストの低減は、所定レベルの性能の達成につながる場合がある。上記の記述および図面は、当業者が本発明の実施形態を実践できるように、本発明のいくつかの実施形態を示すものである。他の実施形態は、構造的、論理的、電気的、プロセス、および他の変更を組み入れることができる。図面において、同様な特徴または同様な数字は、いくつかの図を通して実質的に同様な特徴を説明する。実施例は、可能な変形の本質を具現するに過ぎない。いくつかの実施形態の部分および特徴は、他の実施形態のそれらに含まれても、または代用されてもよい。上記の説明を解釈および理解した後、当業者には多数の他の実施形態が明らかであろう。したがって、本発明の様々な実施形態は、添付の特許請求の範囲により、かかる特許請求の範囲が享受する全範囲の均等物とともに、決定される。要約は、読者が、技術開示の性質および趣旨を迅速に解明することを可能にする要約を要求する、連邦規則集第37編第1.72b項に準じて提供される。本要約は、請求項を解釈または制限するために使用されるものではないことを理解の上、提出される。