"入力されたシリアル信号が表すデータを復元するデータリカバリ装置を用いたデータリカバリ方法において、前記シリアル信号をイコライズするイコライジング工程と、前記イコライジング工程でイコライズされたシリアル信号をオーバーサンプルするオーバーサンプリング工程と、前記オーバーサンプリング工程で得られたオーバーサンプルデータに基づいて前記イコライジング工程でイコライズされたシリアル信号のパターン長を演算し、演算したパターン長によって前記イコライズ工程の処理結果を評価する評価工程と、前記評価工程における評価結果に基づいて前記イコライズ工程のイコライズ量を調整するイコライズ量調整工程と、を有することを特徴とするデータリカバリ方法。入力されたシリアル信号が表すデータを復元するデータリカバリ装置を用いたデータリカバリ方法において、前記シリアル信号をオーバーサンプルするオーバーサンプリング工程と、前記オーバーサンプリング工程で得られたオーバーサンプルデータをイコライズするイコライジング工程と、前記イコライジング工程でイコライズされたオーバーサンプルデータのパターン長を演算し、演算したパターン長によって前記イコライズ工程の処理結果を評価する評価工程と、前記評価工程における評価結果に基づいて前記イコライズ工程のイコライズ量を調整するイコライズ量調整工程と、を有することを特徴とするデータリカバリ方法。前記評価工程では、前記シリアル信号が表すデータのパターンのなかで、第1レベルの長パターンに続く第2レベルの短パターンのパターン長を演算し、演算したパターン長によって前記イコライズ工程の処理結果を評価することを特徴とする請求項1または請求項2に記載のデータリカバリ方法。前記長パターンは、基準パターンの複数倍のビット数であり、前記短パターンは、基準パターンと同じビット数であることを特徴とする請求項3に記載のデータリカバリ方法。前記長パターンは、基準パターンの5倍以上のビット数であることを特徴とする請求項4に記載のデータリカバリ方法。請求項1乃至請求項5の何れかに記載のデータリカバリ方法を有するデータ受信方法。入力されたシリアル信号が表すデータを復元するデータリカバリ装置において、前記シリアル信号をイコライズするイコライジング部と、前記イコライジング部によってイコライズされたシリアル信号をオーバーサンプルするオーバーサンプリング部と、前記オーバーサンプリング部によってオーバーサンプルされたオーバーサンプルデータに基づいて前記イコライジング部によってイコライズされたシリアル信号のパターン長を演算し、演算したパターン長によって前記イコライジング部の処理結果を評価する評価部と、前記評価部による評価結果に基づいて前記イコライジング部のイコライズ量を調整するイコライズ量調整部と、を備えたことを特徴とするデータリカバリ装置。入力されたシリアル信号が表すデータを復元するデータリカバリ装置において、前記シリアル信号をオーバーサンプルするオーバーサンプリング部と、前記オーバーサンプリング部によってオーバーサンプルされたオーバーサンプルデータをイコライズするイコライジング部と、前記イコライジング部によってイコライズされたオーバーサンプルデータのパターン長を演算し、演算したパターン長によって前記イコライジング部の処理結果を評価する評価部と、前記評価部による評価結果に基づいて前記イコライジング部のイコライズ量を調整するイコライズ量調整部と、を備えたことを特徴とするデータリカバリ装置。前記評価部は、前記シリアル信号が表すデータのパターンのなかで、第1レベルの長パターンに続く第2レベルの短パターンのパターン長を演算し、演算したパターン長によって前記イコライジング部の処理結果を評価することを特徴とする請求項7または請求項8に記載のデータリカバリ装置。前記長パターンは、基準パターンの複数倍のビット数であり、前記短パターンは、基準パターンと同じビット数であることを特徴とする請求項9に記載のデータリカバリ装置。前記長パターンは、基準パターンの5倍以上のビット数であることを特徴とする請求項10に記載のデータリカバリ装置。請求項7乃至請求項11の何れかに記載のデータリカバリ装置を備えたデータ受信装置。しかしながら、上述した従来の技術は、入力信号の遷移位相位置のジッタによってイコライズ量の調整を行うため、ジッタが大きい場合に、イコライズ量を増加させるか、減少させるかを誤り、イコライズ量を誤調整し、復調エラーを発生させてしまうことがあるといった課題があった。本発明は、このような従来の課題を解決するためになされたもので、入力されたシリアル信号のジッタが大きい場合であっても、復調エラーの発生を抑制することができるデータリカバリ方法およびデータリカバリ装置を提供することを目的とする。本発明のデータリカバリ方法は、入力されたシリアル信号が表すデータを復元するデータリカバリ装置を用いたデータリカバリ方法において、前記シリアル信号をイコライズするイコライジング工程と、前記イコライジング工程でイコライズされたシリアル信号をオーバーサンプルするオーバーサンプリング工程と、前記オーバーサンプリング工程で得られたオーバーサンプルデータに基づいて前記イコライジング工程でイコライズされたシリアル信号のパターン長を演算し、演算したパターン長によって前記イコライズ工程の処理結果を評価する評価工程と、前記評価工程における評価結果に基づいて前記イコライズ工程のイコライズ量を調整するイコライズ量調整工程と、を有する。本発明は、入力されたシリアル信号のジッタが大きい場合であっても、復調エラーの発生を抑制することができるデータリカバリ方法およびデータリカバリ装置を提供することができる。以下、本発明の実施の形態について、図面を参照して説明する。第1の実施形態図1に示すように、本発明の第1の形態としてのデータリカバリ装置20は、データ受信装置等に用いられ、イコライジング部21と、2値化部22と、オーバーサンプリング部23と、多相クロック生成部24と、シンボルデータ復元部25と、評価部26と、イコライズ量調整部27とを備えている。イコライジング部21は、例えば、図35に示したような適応型イコライザによって構成され、差動信号として入力されたシリアル信号をイコライズするようになっている。ここで、イコライジング部21のブースト量は、イコライズ量調整部27によって調整される。2値化部22は、イコライジング部21によってイコライズされたシリアル信号を2値化するようになっている。多相クロック生成部24は、基準クロックRefCLKから生成された所定周波数のクロックを所定位相ずつシフトし、ほぼ等間隔の位相差を有する多相クロックを生成するようになっている。本実施形態では、多相クロック生成部24は、周期UIが定められている転送クロックBCLKの約1/2の周波数f2を有し、位相差が例えば1/8UIの多相クロックCK0~CK15を生成するものとする。例えば、データ転送速度が2.5Gbpsの場合には、多相クロック生成部24は、周期が800ps周波数が1.25GHzで位相差が50psずつである16個のクロックを生成する。なお、多相クロックの周波数f2は、転送クロックBCLKの周波数の1/2である必要はなく、転送クロックBCLKの周波数の1/4でもよく、転送クロックBCLKの周波数と同一でもよい。例えば、多相クロック生成部24は、周波数f2が転送クロックBCLKの周波数の1/4の32個のクロックを多相クロックとして生成するようにしてもよい。さらに、多相クロック生成部24によって生成される多相クロックの位相差は、転送クロックBCLKの周期UIの1/8UIに限定する必要はない。また、本実施形態のデータリカバリ装置20は、多相クロック生成部24を含んで構成されているが、多相クロック生成部24をデータリカバリ装置20とは別個に構成してもよい。オーバーサンプリング部23は、多相クロック生成部24から供給される多相クロックCK0~CK15により、2値化部22によって2値化されたシリアル信号が表すデータ以下、受信データDataというを取り込むようになっている。シンボルデータ復元部25は、オーバーサンプルデータOVSDから10ビットのシンボルデータSYMを復元し、シンボルクロックSYMCLKを生成するもので、データリカバリ機能とデシリアライザ機能とを有する。なお、シンボルデータ復元部25は、多相クロックのうちの1つのクロック図ではCK0が例示されているで動作する。このように、データリカバリ装置20に、転送クロックBCLKの周波数f1よりも低い周波数f2に設定された多相クロックを用いれば、多相クロック生成部24の発振周波数を下げることができるので、高速化に対応しやすい。評価部26は、オーバーサンプリング部23によってオーバーサンプルされたオーバーサンプルデータOVSDに基づいてイコライジング部21によってイコライズされたシリアル信号のパターン長を演算し、演算したパターン長によってイコライジング部21の処理結果を評価するようになっている。イコライズ量調整部27は、評価部26による評価結果に基づいてイコライジング部21のイコライズ量を調整するようになっている。以下、データリカバリ装置20の各部について、詳細について説明する。オーバーサンプリング部23は、16個のF/FF/F0~F/F15からなるF/F回路30と、入力されたデータを1つのクロック例えば、CK0に同期させて出力する並列化部31とを備えている。F/F0~F/F15には、2値化されたシリアル信号がデータ端子にそれぞれ共通に入力され、F/F0~F/F15は、多相クロックCK0~CK15がそれぞれ立上るタイミングで受信データDataを取り込み、Q0~Q15をそれぞれ出力するようになっている。並列化部31は、例えば、2段構成のF/Fを有し、Q0~Q15を、一旦出力Q0~Q7と出力Q8~Q15とに分けてラッチした後に、それらを合わせ、出力Q0~Q15を、例えば、多相クロックの1つのクロックここではCK0とするに同期させたオーバーサンプルデータOVSDを出力するようになっている。図2は、オーバーサンプリング部23の各主要信号の信号波形の一例を示す図である。図2において、aは、受信データDataの波形例、bは、転送クロックBCLK実際にはオーバーサンプリング部23には存在しないが、説明の都合上記載した。、c-0~c-15は、多相クロックCK0~CK15、d-0~d-15は、多相クロックによりF/F0~F/F15に取り込まれ、F/F0~F/F15からそれぞれ出力されるデータQ0~Q15、e-0、e-1は、並列化部31に一旦取り込まれたデータQ0~Q5、データQ8~Q15、fは、並列化部31から出力されるオーバーサンプルデータOVSDを表している。c-0~c-15にそれぞれ示す多相クロックCK0~CK15の周期は、bに示すデータ転送クロックの周期UIの2倍2UIに設定され、各多相クロックCK0~CK15は、隣接したクロック相互の位相差が等間隔になるように位相がシフトされている。aに示す受信データDataを多相クロックCK0~CK15により取り込んだ各F/F0~F/F15の出力データQ0~Q15は、d-0からd-15のようになる。なお、図2において、ビット列の左側はLSBで、時間的に速いサンプル点を表している。並列化部31は、一旦、クロックCK0でQ0~Q7を取り込み、e-0に示すようにQQ[0:7]を出力し、クロックCK8でQ8~Q15を取り込み、e-1に示すようにQQ[8:15]を出力するようになっている。そして、並列化部31は、次のクロックCK0でQQ[0:7]及びQQ[8:15]を取り込んで並列同期化し、fに示すように、オーバーサンプルデータOVSD[0:15]を出力するようになっている。このように、並列化部31が、クロックCK0でQ0~Q7を取り込み、クロックCK8でQ8~Q15を取り込んだ後、次のクロックCK0でQ0~Q15を取り込むのは、一度にQ0~Q15を取り込むと、Q15やQ14に対する並列化部31のセットアップ時間が不足し、それらのデータが正常に取り込まれなくなるためである。ここで、本実施形態では、並列化部31におけるデータの取り込みを、上述のように2段階に設定しているが、より安定してデータが取り込めるよう段数をさらに増やしてもよい。図3に示すように、シンボルデータ復元部25は、選択信号生成部32と、データ選択部33と、デシリアライザDES34と、コンマ検出部35とを備え、オーバーサンプルデータOVSDから10ビットのシンボルデータSYMを復元するとともに、位相が調整させたシンボルクロックSYMCLKを生成するようになっている。オーバーサンプルデータOVSDは、本実施形態においては、転送データ2ビットを8位相のクロックでサンプリングした16ビット構成のデータである。したがって、シンボルデータ復元部25は、この16ビットのオーバーサンプルデータOVSDから、所定位相のクロックで取り込んだデータビットを選択して出力すればよい。ただし、対向する物理層部の出力部から送られるデータに含まれる転送クロックと、サンプリングに用いる多相クロッククロックCK0~CK15とが全く同一の周波数または、多相クロックの周波数が転送クロックの周波数の自然数分の1であれば、シンボルデータ復元部25がオーバーサンプルデータOVSDを取り込む位相は、固定されたままの状態でよい。しかし、通常は、多相クロックと転送クロックとは、ある範囲内の周波数差を有するので、シンボルデータ復元部25は、取り込み位相を徐々にずらし、本実施形態の場合には、通常は2個で、時折1個または3個のデータを選択的に出力する必要がある。例えば、多相クロックと転送クロックとの周波数差が0.11000ppmであるとすると、転送データ1000ビットに対して1ビットのずれが生じ、オーバーサンプリングに用いられるクロックCK0の500サイクルに1回、1個または3個のデータが出力される。選択信号生成部32は、オーバーサンプルデータOVSDのビット取り込み位相を指示する選択信号Selを生成するようになっている。データ選択部33は、選択信号生成部32から出力される選択信号Selに従って、オーバーサンプルデータOVSDから1~3個の復元データd0、d1、d2を選択的に出力するようになっている。また、データ選択部33は、復元データの有効部分を示す状態信号S0、S1も出力するようになっている。コンマ検出部35は、転送データに所定間隔で挿入された特殊符号として、コンマと呼ばれるコンマ符号を検出し、コンマ検出信号Detを出力するようになっている。デシリアライザ34は、コンマ検出信号Detをもとに、データ選択部33から供給される1~3個の復元データd0、d1、d2を10ビットのシンボルデータSYMにパラレル変換するようになっている。また、デシリアライザ34は、シンボルクロックSYMCLKの生成も行うようになっている。図4に示すように、選択信号生成部32は、エッジ検出回路40と、デジタルPLL以下、DPLLという41とを備え、多相クロック生成部24から供給されるクロックCK0を基準にして動作するように構成されている。エッジ検出回路40は、各オーバーサンプルデータOVSDのビット列から立上り及び立下りの両エッジを検出し、検出した両エッジの位置を示すエッジデータedet[0:15]を出力するようになっている。図5に示すように、エッジ検出回路40は、排他的論理和回路EXOR42a~42pと、F/F43とを有し、オーバーサンプルデータOVSD[0:15]と、オーバーサンプルデータOVSD[0:15]を多相クロックの位相差分遅らせたオーバーサンプルデータとの排他的論理和を演算することによりエッジを検出するようになっている。なお、エッジ検出回路40は、edet[0]に対しては、オーバーサンプルデータOVSD[0]と、F/F43によって1クロック前のOVSD[15]との排他的論理和を演算する演算することによりエッジを検出するようになっている。図4において、DPLL41は、比較部50と、ループフィルタ51と、デジタルVCO52とを備え、入力されたedet[0:15]の位相に同期した位相を表す6ビットの位相データStを出力するようになっている。比較部50は、エッジデータedetが表すエッジの位相とデジタルVCO52が出力する位相データStとを比較し、その位相差データPDDatを出力するようになっている。図6に示すように、比較部50は、第1位相差検出部60a、60cと、第2位相差検出部60b、60dと、クリップ回路61a~61dと、加算回路62とを備えている。第1位相差検出部60aは、オーバーサンプルデータOVSDの0ビット目~3ビット目、第2位相差検出部60bは、オーバーサンプルデータOVSDの4ビット目~7ビット目、第1位相差検出部60cは、オーバーサンプルデータOVSDの8ビット目~11ビット目、第2位相差検出部60dは、オーバーサンプルデータOVSDの12ビット目~15ビット目に対してそれぞれ設けられている。比較部50が受信する信号のパルス幅は、各種のジッタの影響により狭まっている可能性があるため、1UIに相当する時間内に複数のデータエッジが存在する場合がある。そのような場合であっても、各位相差検出部60a~60dが2つ以上のデータエッジを検出しないように、比較部50は、上述したように構成されている。本実施形態では、オーバーサンプル時の受信信号の最短のパルス幅が1/2UI以上であるシステムを仮定し、エッジ検出を1/2UIずつ行うことにしている。実際に使用するシステムの受信信号のパルス幅がさらに狭くなる可能性がある場合には、位相検出単位を更に細かく分けて行うことにより対応することが可能である。各位相差検出部60a~60dは、入力されたエッジデータedetの4ビット部分にエッジが存在しない場合には0を、エッジが存在する場合には、第1位相差検出部60a、60cでは図7、第2位相差検出部60b、60dでは図8に示すようにデジタルVCO52から出力される位相データStとの位相差を表す信号を出力するようになっている。各クリップ回路61a~61dは、入力データを位相補正用規定値でクリップするようになっている。例えば、±8でクリップする場合には、各クリップ回路61a~61dは、入力データの値が-8以上8以下のときには入力データをそのまま出力、8を超えるときには8を出力、-8未満のときには-8を出力する。なお、各クリップ回路61a~61dは、他の値で入力データをクリップする場合も同様である。加算回路62は、クリップ回路61a~61dの出力を加算し、位相差データPDDatとして出力するようになっている。以上の構成により、エッジデータedetの各4ビット部分の位相差データをクリップ後に加算した位相差データPDDatが、比較部50から出力される。図4において、比較部50から出力された位相差データPDDatは、ループフィルタ51に入力される。ループフィルタ51は、DPLL41のループ特性を決定するフィルタであり、比較部50が出力する位相差データPDDatを平滑化したデータVCOInをデジタルVCO52に出力するようになっている。ループフィルタ51の特性を変更することにより、DPLL41の特性を変更することができる。図9に示すように、ループフィルタ51は、乗算器70、71、加算器72、75、リミット回路73およびF/F74を備えている。乗算器70、71は、それぞれ固定倍率a、bの乗算器であり、入力された位相差データPDDatを固定倍するようになっている。乗算器70、71の倍率a、bを図示しないレジスタにより設定できる構成とすることによりDPLL41の特性を変更することが可能となる。また、加算器72、リミット回路73、F/F75は、積算器を構成している。リミット回路73は、加算器72にオーバーフローあるいはアンダーフローが発生した時に出力を最大値または最小値に規制するようになっている。図4において、デジタルVCO52は、アナログPLLのVCOに相当し、位相データStを出力するようになっている。本実施形態では、デジタルVCO52は、6ビット64値でデータを出力するものする。この場合には、デジタルVCO52から出力される位相データStの1LSBは、1/64サイクル1/64UIの位相に相当する。図10に示すように、デジタルVCO52は、加算器76およびF/F77を備えている。加算器76は、入力データVCOInとF/F77からのフィードバックデータを加算することにより積算器を構成している。デジタルVCO52は、F/F77が保持するビットのうち、上位6ビットをデジタルVCO52の位相データStとして出力するようになっている。この構成により、デジタルVCO52は、比較部50から出力される位相差データPDDatがループフィルタ51で平滑化されたデータを積算していくため、デジタルVCO52から出力される位相データStは、位相を表す。ここで、位相データStのビット数を多くすればするほど、位相データStの1ビットが表す位相が小さくなり、デジタルVCO52が位相データStで表現できる位相の精度が上がる。デジタルVCO52から出力される位相データStは、比較部50に戻され、比較部50、ループフィルタ51、デジタルVCO52によるフィードバック制御が行われる。このため、DPLL41から出力される位相データStは、エッジデータedetの位相に追従する。図3において、データ選択部33は、選択信号生成部32から出力されるオーバーサンプルデータOVSDと、選択信号Selにより復元データd0、d1、d2を復元するとともに、復元データの有効部分を示す状態信号S0、S1を出力するようになっている。図11に示すように、データ選択部33は、F/F80、データ生成部81およびデータ状態信号生成部82を備えている。F/F80は、入力された選択信号Selを1クロック分遅らせた信号dSelを生成するようになっている。データ生成部81は、図12に示すデータ生成部81の入力信号と出力信号の関係に基づいて、入力されたオーバーサンプルデータOVSDと選択信号SelおよびdSELとから復元データd0、d1、d2を生成するようになっている。データ状態信号生成部82は、図13に示すデータ状態信号生成部82の入力信号と出力信号の関係に基づいて、データ生成部81が出力するデータの有効部分を示す状態信号S0、S1を生成するようになっている。図14に示すように、デシリアライザ34は、復元データd0、d1、d2が入力されるシフトレジスタ83と、シンボル変換部84と、シンボル同期制御部85とを備えている。シフトレジスタ83は、復元データd0、d1、d2を状態信号S0、S1に従って逐次シフトして保持し、保持した復元データをパラレルデータPDataとして出力するようになっている。図15に示すように、シフトレジスタ83は、F/F900~と、マルチプレクサ911~とを備えている。なお、図15において、F/F905より後段のものは図示が省略されている。F/F900~は、縦列接続されてシフトレジスタを構成する。マルチプレクサ911~は、状態信号S0、S1に従って、F/F900~へ入力させる復元データd0、d1、d2をそれぞれ選択する。各マルチプレクサ911~は、入力された復元データd1、d0、d2の3入力のうち、上から3ビットシフト、2ビットシフト、1ビットシフトに対応し、{S1、S0}={0,1}のときは1ビットシフトを行うため一番下の入力を、{S1,S0}={1,1}のときは3ビットシフトを行うため一番上の入力を、その他のときは2ビットシフトを行うため真中の入力を選択して出力する。また、F/F900~は、出力Q0~Q11をパラレルデータPData[0:11]として出力する。これにより、1~3個ずつ復元されるデータがパラレル変換される。図3において、コンマ検出部35は、デシリアライザ34から出力されたパラレルデータPData中に所定のコンマ符号のパターンが含まれているか否かを検出し、その検出結果を表す検出信号Detと、検出された場合の検出位置信号DetPos例えば、検出されたコンマ符号のパターンのLSBのビット数をデシリアライザ34に出力するようになっている。なお、8B/10B変換におけるコンマ符号は、左側をFRBFirstReceivedBitとすると、0011111010又は1100000101である。ここで、シンボルの区切りを示す属性を有する他の符号として、0011111001や1100000110が検出される場合もある。例えば、PData[11:0]が100111110101のときは、PData[10:1]がコンマ符号と一致するので、検出信号DetとしてH、検出位置信号DetPosとして1がコンマ検出部35から出力される。図16は、図14に示したシンボル同期制御部85とシンボル変換部84とを説明するためのタイミングチャートである。図16において、PData[11]は、最初に受信されたビットFRBであり、PData[0]は、最後に受信されたビットLRBである。また、aは、クロックCK0、bは、PData[11:0]、cは、検出信号Det、dは、検出位置信号DetPos、e-0、e-1は、状態信号S0、S1ここで、S0、S1は、S0,S1をそれぞれ1クロック分遅延させた信号である。、gは、パラレルデータPDataを1クロック遅延させたdPData、hは、シンボルクロックSYMCLKラッチイネーブル信号LEと同一信号、iは、パラレルデータPDataのシンボル有効位置を示すシンボル位置信号LEPos、jは、10ビットのシンボルデータSYM信号を表している。bに示すパラレルデータPData中にコンマ符号のパターンCOMが検出されると拡大図の下線部、コンマ検出部35からcに示す検出信号Detとdに示す検出位置信号DetPosとが出力される。シンボル同期制御部85は、カウンタを内蔵しており、この検出信号Detをスタート信号、検出位置信号DetPosをカウント初期値とし、カウントを開始するようになっている。このカウンタは、デシリアライザ34に入力される1~3個の復元データの個数分だけカウントされる。すなわち、シンボル同期制御部85は、状態信号S0、S1に基づいてカウントを行い、カウント値が10ビット1シンボル分貯まる毎に、hに示すラッチイネーブル信号LEを出力LEをHにし、カウント値を-10にするようになっている。また、シンボル同期制御部85は、パラレルデータPDataの有効位置を示すiに示すシンボル位置信号LEPosとしてカウント値を出力するようになっている。なお、状態信号は、各ブロックでの処理時間分本例では1クロック分遅延させたe-1、e-2にそれぞれ示すS0、S1を用いてカウントされる。シンボル同期制御部85は、{S1,S0}が{0,1}のときは、カウントを1進め、{S1,S0}が{1,1}のときは、カウントを3進め、その他のときは、カウントを2進めるようになっている。シンボル変換部84は、パラレルデータPDataを1クロック分遅延させたgに示すdPDataから、ラッチイネーブル信号LEがHのときにシンボル位置信号LEPosにしたがってjに示す10ビットのシンボルデータSYM[0:9]を取り出すようになっている。したがって、シンボル位置信号LEPosが、0、1、2であれば、それぞれ、dPData[9:0][10:1][11:2]が取り出される。なお、シンボル位置信号LEPosが3以上であれば、それ以前のクロックでデータが取り出されるので、ここで取り出されるデータは、存在しない。また、シンボル同期制御部85からは、ラッチイネーブル信号LEと同一の信号がシンボルクロックSYMCLKとして出力される。このようにすれば、シンボルクロックSYMCLKに同期させて10ビットのシンボルデータSYMが復元できる。なお、シンボルクロックSYMCLKの周期は、通常、クロックCK0の5クロック分転送用クロックの10クロック分であるが、送信側と受信側の周波数差により、4クロック分または6クロック分になることがある。この差分は、シンボルデータ復元部25の後段に設けられるエラスティックバッファで吸収される。図1において、評価部26は、シリアル信号が表すデータのパターンのなかで、第1レベルの長パターンに続く第2レベルの短パターンのパターン長を演算し、演算したパターン長によってイコライジング部21の処理結果を評価するようになっている。本実施形態において、第1レベルが0の場合第2レベルは1であり、第1レベルが1の場合第2レベルは0である。図17に示すように、評価部26は、短パターン長検出部100と減算器101とを備えている。短パターン長検出部100は、入力されたオーバーサンプルデータOVSDから第1レベルの長パターンに続く第2レベルの短パターンを検出すると共に、検出した短パターンのパターン長を表す短パターン長信号sdoutを出力するようになっている。ここで、長パターンは、基準パターンの複数倍のビット数であるが、本実施形態においては、基準パターンの5倍以上のビット数であり、短パターンは、基準パターンと同じビット数であるものとする。また、以下の説明において、基準パターンの長さを1Tと記載する。イコライジング部21が効いていない状態では、伝送路特性により5Tパターン直後の1Tパルスのパルス幅は1Tより小さい値となる。その場合、短パターン長検出部100は、オーバーサンプリングクロック単位でパルス幅を測定した結果1T幅でパルス幅は8となるため、0.5Tのパルス幅の場合には、4を出力するようになっている。減算器101は、短パターン長検出部100から出力された短パターン長信号sdoutが表す値でイコライジング部21の制御目標値を減算し、減算した結果を評価値resとして出力するようになっている。なお、本実施形態において、制御目標値は、8とする。図18に示すように、短パターン長検出部100は、エッジ検出回路110と、エッジ有無検出部111と、第1パターン長検出部112と、第2パターン長検出部113と、第3パターン長検出部114と、パターン長積算部115と、長パターン検出部116と、短パターン検出部117と、F/F118と、セレクタ119と、論理積回路120とを備えている。エッジ検出回路110は、図5を用いて説明したエッジ検出回路40と同一に構成されている。このため、短パターン長検出部100は、エッジ検出回路110を構成要件から除いて、エッジ検出回路40から出力されたエッジデータedet[0:15]が入力されるようにしてもよい。エッジ有無検出部111は、エッジ検出回路110によって検出されたエッジデータedet[0:15]に基づいて、オーバーサンプルデータOVSD[0:15]にエッジが含まれているか否かを検出し、検出結果を表す第1エッジ検出信号eext1を出力すると共に、オーバーサンプルデータOVSD[0:15]にエッジが2つ含まれているか否かを検出し、検出結果を表す第2エッジ検出信号eext2を出力するようになっている。第1パターン長検出部112は、エッジ検出回路110によって検出されたエッジデータedet[0:15]に基づいて、オーバーサンプルデータOVSD[0:15]の最下位ビットOVSD[0]からエッジまでのパターン長を検出し、検出したパターン長を表す第1パターン長信号pldet1を出力するようになっている。第2パターン長検出部113は、エッジ検出回路110によって検出されたエッジデータedet[0:15]に基づいて、オーバーサンプルデータOVSD[0:15]のエッジから最上位ビットOVSD[15]までのパターン長を検出し、検出したパターン長を表す第2パターン長信号pldet2を出力するようになっている。第3パターン長検出部114は、第2エッジ検出信号eext2と、第1パターン長信号pldet1と、第2パターン長信号pldet2とに基づいて、オーバーサンプルデータOVSD[0:15]に含まれる2つのエッジ間のパターン長を検出し、検出したパターン長を表す第3パターン長信号pldet3を出力するようになっている。パターン長積算部115は、1つのパターンが複数のオーバーサンプルデータOVSDをまたがる場合に、そのパターン長を積算し、積算値を表すパターン長積算信号plintを出力するようになっている。長パターン検出部116は、パターン長積算部115から出力されたパターン長積算信号plintに基づいて、パターン長積算信号plintが表すパターン長のパターンが長パターンであるか否かを検出し、検出結果を表す長パターン検出信号ldetを出力するようになっている。短パターン検出部117は、パターン長積算部115から出力されたパターン長積算信号plintに基づいて、パターン長積算信号plintが表すパターン長のパターンが短パターンであるか否かを検出し、検出結果を表す短パターン検出信号spatを出力すると共に、検出した短パターンのパターン長を表す短パターン長信号sdoutを出力するようになっている。F/F118は、長パターン検出部116から出力された長パターン検出信号ldetを1クロック分遅延させた信号d_ldetを出力するようになっている。セレクタ119は、第2エッジ検出信号eext2に基づいて、長パターン検出信号ldetとd_ldetとの何れか一方を選択するようになっている。論理積回路120は、短パターン検出部117から出力された短パターン検出信号spatと、セレクタ119によって選択された、長パターン検出信号ldetまたはd_ldetとの論理積からなる短パターン長検出信号sdetを演算するようになっている。以下、短パターン長検出部100の各部について、詳細について説明する。図19に示すように、エッジ有無検出部111は、加算器130と、比較器131、132とを備えている。加算器130は、エッジデータedet[0:15]を加算するようになっている。比較器131は、加算器130による加算結果が0よりも大きいときに1、それ以外の場合には0をとる第1エッジ検出信号eext1を出力するようになっている。また、比較器132は、加算器130による加算結果が1よりも大きいときに1、それ以外の場合には0をとる第2エッジ検出信号eext2を出力するようになっている。すなわち、エッジ検出データedetは、エッジ位置に対応するビットが1であるデータであるため、加算器130による加算結果は、オーバーサンプリングデータOVSDに含まれるエッジ数となる。このため、比較器131からは、オーバーサンプリングデータOVSDにエッジが含まれているか否かを表す第1エッジ検出信号eext1が出力され、比較器132からは、オーバーサンプリングデータOVSDにエッジが2つ以上実質的には、2つ含まれているか否かを表す第2エッジ検出信号eext2が出力される。第1パターン長検出部112には、図20に示すようなマップが予め格納され、エッジ検出データedetの最下位ビットOVSD[0]側のエッジにマップ上で対応するパターン長を表す第1パターン長信号pldet1を出力するようになっている。なお、図20において、各エッジデータedet[0:15]は、e[0]、e[1]、e[15]と表記されている。第2パターン長検出部113には、図21に示すようなマップが予め格納され、エッジ検出データedetの最上位ビットOVSD[15]側のエッジにマップ上で対応するパターン長を表す第2パターン長信号pldet2を出力するようになっている。なお、図21において、各エッジデータedet[0:15]は、e[0]、e[1]、e[15]と表記されている。図22に示すように、第3パターン長検出部114は、減算器140、141と、セレクタ142とを備えている。減算器140は、第1パターン長検出部112から出力された第1パターン長信号pldet1をオーバーサンプリングデータOVSDのビット数である16から減算するようになっている。減算器141は、第2パターン長検出部113から出力された第2パターン長信号pldet2を減算器140の減算結果から減算するようになっている。セレクタ142は、エッジ有無検出部111から出力された第2エッジ検出信号eext2が0の場合には、0を選択し、第2エッジ検出信号eext2が1の場合には、減算器141の減算結果を選択するようになっている。このように、第3パターン長検出部114からは、オーバーサンプルデータOVSDに2つのエッジが含まれている場合には、そのエッジ間の長さを表し、オーバーサンプルデータOVSDに2つのエッジが含まれていない場合には、0を表す第3パターン長信号pldet3が出力される。図23に示すように、パターン長積算部115は、F/F150~152と、セレクタ153と、加算器154とを備えている。F/F150は、第2パターン長検出部113から出力された第2パターン長信号pldet2を1クロック遅延させた信号d_pldet2を出力するようになっている。F/F151は、エッジ有無検出部111から出力された第1エッジ検出信号eext1を1クロック遅延させた信号d_eext1を出力するようになっている。F/F152は、パターン長積算信号plintを1クロック遅延させた信号d_plintを出力するようになっている。セレクタ153は、F/F151から出力された信号d_eext1が0の場合には、F/F152から出力された信号d_plintを選択し、信号d_eext1が1の場合には、F/F150から出力された信号d_pldet2を選択するようになっている。加算器154は、第1パターン長検出部112から出力された第1パターン長信号pldet1と、セレクタ153によって選択された信号d_plintまたはd_pldet2とを加算するようになっている。このように、パターン長積算部115からは、1クロック前のオーバーサンプリングデータOVSDにエッジが存在する場合には、第1パターン長信号pldet1が表すパターン長と1クロック前の第2パターン長信号pldet2が表すパターン長との和を表し、エッジが存在しない場合には、前回の積算値にpldet1を加算した値を表すパターン長積算信号plintが出力される。図24に示すように、長パターン検出部116は、比較器155を備えている。本実施形態においては、1Tパターンを8倍にオーバーサンプルし、長パターンとして5Tパターンを検出するので、5TパターンはオーバーサンプルデータOVSDで40ビット連続して同じビット値が続くものを検出することになるが、4T32ビットと5T40ビットの中間の値として36ビットより多くビットが続いたときに5Tパターンとして検出することにしている。このため、比較器155は、パターン長積算部115から出力されたパターン長積算信号plintが36より大きい場合には1を出力し、パターン長積算信号plintが36より大きくない場合には0をとる長パターン検出信号ldetを出力するようになっている。図25に示すように、短パターン検出部117は、セレクタ156と、比較器157とを備えている。セレクタ156は、エッジ有無検出部111から出力された第2エッジ検出信号eext2が0のときに、パターン長積算部115から出力されたパターン長積算信号plintを選択し、第2エッジ検出信号eext2が1のときに、第3パターン長検出部114から出力された第3パターン長信号pldet3を選択し、選択した信号を短パターン長信号sdoutとして出力するようになっている。本実施形態においては、1Tパターンを8倍にオーバーサンプルし、短パターンとして1Tパターンを検出するので、1TパターンはオーバーサンプルデータOVSDで8ビット連続して同じビット値が続くものを検出することになるが、1T8ビットと2T16ビットの中間の値として12ビットより少ないビットを検出したときに1Tパターンとして検出することにしている。このため、比較器157は、セレクタ156によって選択された信号が12よりも小さい場合には、0をとり、12よりも小さくない場合には、1をとる短パターン検出信号spatを出力するようになっている。以上に説明した短パターン長検出部100の各部のデータおよび信号波形の例を図26および図27に示す。図26においては、オーバーサンプリングデータOVSDの5T後の1Tのパターン長がsdoutで6として検出され、短パターン長検出信号sdetが1として出力されている。図27においては、オーバーサンプリングデータOVSDの5T後の1Tのパターン長が短パターン長信号sdoutで7として検出され、短パターン長検出信号sdetが1として出力されている。図28に示すように、図1におけるイコライズ量調整部27は、ディジタルフィルタによって構成され、加算器160と、リミット回路161と、F/F162と、シフタ163とを備えている。加算器160は、評価部26から出力された評価値resと、F/F162の出力値とを加算するようになっている。本実施形態において、加算器160は、8ビットのデータ-128~127で加算結果を出力するようになっている。リミット回路161は、加算器160から出力された加算結果をあらかじめ定められた上限値および下限値で制限するようになっている。本実施形態において、リミット回路161は、加算器160から出力された加算結果を7ビットのデータ0~127で制限するようになっている。F/F162は、クロックイネーブル付きのフリップフロップによって構成され、D入力にはリミット回路161の出力が接続され、クロックイネーブル端子には短パターン長検出信号sdetが入力される。シフタ163は、本実施形態においては、右側に4ビットシフトするシフト演算を行うようになっている。したがって、出力値foutは、F/F162の出力値を1/16したものとなり3ビット0~7で出力される。ここで、イコライジング部21を出力値foutが0でイコライズ量が最も小さくなり、foutの値が大きくなるに連れてイコライズ量が大きくなるものとすることにより、負帰還がかかり、イコライジング部21において最適なイコライズ量が自動的に設定される。このように構成されたイコライズ量調整部27の各部のデータおよび信号波形の第2の例を示すタイミングチャートを図29に示す。以上のように構成されたデータリカバリ装置20のイコライズ量調整動作について、図30を参照して説明する。まず、入力されたシリアル信号がイコライジング部21によってイコライズされるステップS1:イコライジング工程。イコライズされたシリアル信号は、2値化部22によって2値化され、オーバーサンプリング部23によってオーバーサンプルされるステップS2:オーバーサンプリング工程。次に、オーバーサンプルデータOVSDに基づいて、シリアル信号のパターン長が評価部26によって演算され、演算されたパターン長によってイコライジング部21の処理結果が評価されるステップS3:評価工程。この評価の結果である評価値resに基づいてイコライジング部21のイコライズ量がイコライズ量調整部27によって調整されるステップS4:イコライズ量調整工程。以上に説明したように、本実施形態のデータリカバリ装置20は、オーバーサンプルデータOVSDに基づいて、シリアル信号のパターン長を演算し、演算したパターン長によってイコライジング部21の処理結果を評価し、この評価の結果に基づいてイコライジング部21のイコライズ量を調整するため、入力されたシリアル信号のジッタが大きい場合であっても、復調エラーの発生を抑制することができる。第2の実施形態本発明の第1の実施形態としてのデータリカバリ装置20は、オーバーサンプリングデータOVSDに対して、デジタルイコライジングを行う構成としても同様にイコライズ量の設定を行うことが可能である。このように構成した本発明の第2の実施形態としてのデータリカバリ装置200について説明する。図31に示すように、本発明の第2の実施形態としてのデータリカバリ装置200は、本発明の第1の実施形態としてのデータリカバリ装置20に対して、アナログのイコライジング部21に代えて、オーバーサンプリング部23に後段にイコライジング部201を設けた点が相違する。ここで、イコライジング部201は、公知のデジタルイコライザによって構成され、イコライジング部201のブースト量は、イコライズ量調整部27によって調整される。このように構成した場合でも、本発明の第1の実施形態としてのデータリカバリ装置20と同様な効果を得ることができる。"