"ロウ方向において隣接する第1セルアレイ領域および第2セルアレイ領域と、第1セルアレイ領域および第2セルアレイ領域の間に位置するシャント領域と、前記第1セルアレイ領域および前記シャント領域の間に位置する第1ダミービット線領域と、前記第2セルアレイ領域および前記シャント領域の間に位置する第2ダミービット線領域と、で構成される半導体記憶装置であって、前記第1ダミービット線領域において、半導体基板に対して垂直方向に延び、カラム方向に並ぶ一対の柱状部、および前記一対の柱状部の下端を連結させる連結部を有し、前記一対の柱状部および前記連結部に沿って電流経路が直列に形成されるメモリストリングを構成する第1シリコンピラーと、前記シャント領域において、前記半導体基板に対して垂直方向に延び、カラム方向に並ぶ一対の柱状部、および前記一対の柱状部の下端を連結させる連結部を有し、前記一対の柱状部および前記連結部に沿って電流経路が直列に形成されるメモリストリングを構成し、ロウ方向において前記第1シリコンピラーに隣接する第2シリコンピラーと、前記第1シリコンピラーおよび前記第2シリコンピラーの前記一対の柱状部の一方に接続されてロウ方向に延び、前記第1シリコンピラーおよび前記第2シリコンピラーの前記メモリストリングの上方に形成されたソース線と、前記第1シリコンピラーの前記一対の柱状部の他方に接続され、前記第1シリコンピラーの前記メモリストリングの上方で、かつ前記ソース線と同レベルに形成された第1配線、および前記第2シリコンピラーの前記一対の柱状部の他方に接続され、前記第2シリコンピラーの前記メモリストリングの上方で、かつ前記ソース線と同レベルに形成された第2配線と、を具備し、前記第1配線は、前記第1配線の上方に形成され、カラム方向に延びる第1ダミービット線に接続され、前記第1配線および前記第2配線は、同レベルで接続されていることを特徴とする半導体記憶装置。前記第2ダミービット線領域において、前記半導体基板に対して垂直方向に延び、カラム方向に並ぶ一対の柱状部、および前記一対の柱状部の下端を連結させる連結部を有し、前記一対の柱状部および前記連結部に沿って電流経路が直列に形成されるメモリストリングを構成し、前記メモリセルストリングの上方で前記一対の柱状部の一方に前記ソース線が接続された第3シリコンピラーと、前記シャント領域において、前記半導体基板に対して垂直方向に延び、カラム方向に並ぶ一対の柱状部、および前記一対の柱状部の下端を連結させる連結部を有し、前記一対の柱状部および前記連結部に沿って電流経路が直列に形成されるメモリストリングを構成し、前記メモリセルストリングの上方で前記一対の柱状部の一方に前記ソース線が接続され、ロウ方向において前記第3シリコンピラーに隣接する第4シリコンピラーと、前記第3シリコンピラーの前記一対の柱状部の他方に接続され、前記第3シリコンピラーの前記メモリストリングの上方で、かつ前記ソース線と同レベルに形成された第3配線と、前記第4シリコンピラーの前記一対の柱状部の他方に接続され、前記第4シリコンピラーの前記メモリストリングの上方で、かつ前記ソース線と同レベルに形成された第4配線と、をさらに具備し、前記第3配線は、前記第3配線の上方に形成され、カラム方向に延びる第2ダミービット線に接続され、前記第3配線および前記第4配線は、同レベルで接続されていることを特徴とする請求項1に記載の半導体記憶装置。前記第1配線および前記第2配線は互いに並列に接続され、前記第3配線および前記第4配線は互いに並列に接続されていることを特徴とする請求項2に記載の半導体記憶装置。前記第2配線および前記第3配線は、絶縁分離されていることを特徴とする請求項3に記載の半導体記憶装置。前記シャント領域において、前記半導体基板に対して垂直方向に延び、カラム方向に並ぶ一対の柱状部、および前記一対の柱状部の下端を連結させる連結部を有し、前記一対の柱状部および前記連結部に沿って電流経路が直列に形成されるメモリストリングを構成し、前記メモリセルストリングの上方で前記一対の柱状部の一方に前記ソース線が接続され、ロウ方向において前記第2シリコンピラーに前記第1シリコンピラーと異なる側で隣接する第3シリコンピラーと、前記第3シリコンピラーの前記一対の柱状部の他方に接続され、前記第3シリコンピラーの前記メモリストリングの上方で、かつ前記ソース線と同レベルに形成された第3配線と、をさらに具備し、前記第1配線、前記第2配線および前記第3配線は、互いに並列に接続されていることを特徴とする請求項1に記載の半導体記憶装置。擬似的に記憶容量を増加させることができる半導体記憶装置を提供する。本実施形態による半導体記憶装置は、ロウ方向において隣接する第1セルアレイ領域および第2セルアレイ領域と、第1セルアレイ領域および第2セルアレイ領域の間に位置するシャント領域と、前記第1セルアレイ領域および前記シャント領域の間に位置する第1ダミービット線領域と、前記第2セルアレイ領域および前記シャント領域の間に位置する第2ダミービット線領域と、で構成される半導体記憶装置であって、前記第1ダミービット線領域において、半導体基板に対して垂直方向に延び、カラム方向に並ぶ一対の柱状部、および前記一対の柱状部の下端を連結させる連結部を有し、前記一対の柱状部および前記連結部に沿って電流経路が直列に形成されるメモリストリングを構成する第1シリコンピラーと、前記シャント領域において、前記半導体基板に対して垂直方向に延び、カラム方向に並ぶ一対の柱状部、および前記一対の柱状部の下端を連結させる連結部を有し、前記一対の柱状部および前記連結部に沿って電流経路が直列に形成されるメモリストリングを構成し、ロウ方向において前記第1シリコンピラーに隣接する第2シリコンピラーと、前記第1シリコンピラーおよび前記第2シリコンピラーの前記一対の柱状部の一方に接続されてロウ方向に延び、前記第1シリコンピラーおよび前記第2シリコンピラーの前記メモリストリングの上方に形成されたソース線と、前記第1シリコンピラーの前記一対の柱状部の他方に接続され、前記第1シリコンピラーの前記メモリストリングの上方で、かつ前記ソース線と同レベルに形成された第1配線、および前記第2シリコンピラーの前記一対の柱状部の他方に接続され、前記第2シリコンピラーの前記メモリストリングの上方で、かつ前記ソース線と同レベルに形成された第2配線と、を具備し、前記第1配線は、前記第1配線の上方に形成され、カラム方向に延びる第1ダミービット線に接続され、前記第1配線および前記第2配線は、同レベルで接続されている。本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。<全体構成例>以下に図1および図2を用いて、本実施形態に係る半導体記憶装置p-BiCSの全体構成例について説明する。図1は、本実施形態に係る半導体記憶装置の全体構成例を示すブロック図である。図1に示すように、半導体記憶装置は、制御回路1、ロウデコーダ2、カラムデコーダ3、センスアンプ4、およびメモリセルアレイ5を備えている。制御回路1は、書き込み時、消去時および読み出し時においてメモリセルアレイ5内のメモリセルに供給される電圧を生成するとともに、外部より供給されたアドレスに応じて、ロウデコーダ2およびカラムデコーダ3、およびセンスアンプ4を制御するように構成されている。ロウデコーダ2は、制御回路1の制御に従い、ワード線WLを選択するように構成されている。カラムデコーダ3は、制御回路1の制御に従い、センスアンプ4を介してビット線BLを選択するように構成されている。メモリセルアレイ5は、複数のブロックを備えている。複数のブロックはそれぞれ、複数のワード線WLおよびビット線BLと、マトリクス状に配置された複数のメモリストリングとを備えている。センスアンプ4は、カラムデコーダ3の制御に従い、ページごとにメモリセルからビット線BLに読み出されたデータを増幅するように構成されている。なお、センスアンプ4は、カラムデコーダ3と一体であってもよい。図2は、本実施形態に係る半導体記憶装置の概略構成例を示す斜視図である。図2に示すように、半導体記憶装置100は、メモリセルアレイ5、複数のワード線駆動回路13、複数のソース側選択ゲート線駆動回路14、複数のドレイン側選択ゲート駆動回路15、センスアンプ16、複数のソース線駆動回路17、および複数のバックゲートトランジスタ駆動回路18等を備えている。メモリセルアレイ5には、複数のワード線WL、複数のビット線BL、複数のソース線SL、複数のバックゲートBG、複数のソース側選択ゲートSGS、および複数のドレイン側選択ゲートが設けられている。このメモリセルアレイ5において、積層された複数のワード線WLと後述するU字状シリコンピラーSPとの各交差位置に、データを記憶するメモリセルトランジスタMTrが配置されている。なお、図2において、ワード線WLが4層積層された例を示しているが、これに限らない。ワード線駆動回路13は、ワード線WLに接続され、ワード線WLに印加する電圧を制御する。また、ワード線駆動回路13とワード線WLとを接続する配線は全て、同レベルの配線層に形成されているが、これに限らず、異なるレベルの配線層に形成されていてもよい。ソース側選択ゲート線駆動回路14は、ソース側選択ゲートSGSに接続され、ソース側選択ゲートSGSに印加する電圧を制御する。ドレイン側選択ゲート駆動回路15は、ドレイン側選択ゲートSGDに接続され、ドレイン側選択ゲートSGDに印加する電圧を制御する。センスアンプ16は、ビット線BLに接続され、メモリセルトランジスタMTrから読み出した電位を増幅する。また、図示せぬビット線駆動回路は、ビット線BLに印加する電圧を制御する。ソース線駆動回路17は、ソース配線SL-2M2およびソース配線SL-1M1を介してソース線SLに接続され、ソース線SLに印加する電圧を制御する。このソース線駆動回路17は、全てのソース線SLに接続されているが、これに限らず、各ソース線SLに1つずつ設けられていてもよい。バックゲート駆動回路18は、バックゲートBGに接続され、バックゲートBGに印加する電圧を制御する。これらの駆動回路は、図1に示す制御回路1によって制御される。上述したようなp-BiCS構造では、以下の問題が生じる。p-BiCS構造では、単位面積当たりの記憶容量が大きいため、その消去単位が大きくなることが問題とされている。これに対して、ソース線SLに対して電源として機能する数系統のソース配線を設けることで、実質的に消去単位を分割化している。このソース配線は、上位の配線層M2ソース配線SL-2から中位の配線層M1ソース配線SL-1に引き回され、中位の配線層M1から下位の配線層M0ソース線SLに引き回される。この際、中位の配線層M1におけるソース配線SL-1は、ビット線BLと同レベルの配線層で、かつビット線BLと同じ方向カラム方向に沿って形成されている。このため、数系統のソース配線後述するSL0-1~SL5-1は、ビット線BLの間の領域シャント領域に存在している。すなわち、シャント領域にはビット線を配置することができず、そこに存在するセルは全てフローティング状態であり、ダミーセルとして存在している。また、シャント領域に隣接するビット線は、ソース配線によるカップリングの影響を懸念して動作させず、ダミービット線として存在している。このように、ソース配線を増加させるとシャント領域が大きくなり、また、シャント領域の数が増えるとダミービット線の数が増えるため、エリアペナルティが大きくなることが問題になっていた。これに対し、本実施形態は、シャント領域およびダミービット線領域に存在するセルダミーセルを書き込みにおける管理データ例えば、電圧データ、閾値データ等を記憶するROMヒューズ等に有効活用することで擬似的に記憶容量を増加させる例である。<第1の実施形態>以下に図3乃至図11を用いて、第1の実施形態に係る半導体記憶装置について説明する。図3乃至図5は、第1の実施形態に係る半導体記憶装置のメモリセルアレイ5を示す平面図である。より具体的には、図3は上位の配線層M2および中位の配線層M1を示す平面図であり、図4は中位の配線層M1および下位の配線層M0を示す平面図であり、図5は下位の配線層M0を示す平面図である。ここで、図3乃至図5において、2ブロック分の領域が示されている。図3に示すように、メモリセルアレイ5は、複数のセルアレイ領域、複数のシャント領域、および複数のダミービット線領域で構成されている。ここでは、ロウ方向において隣接する2つのセルアレイ領域第1セルアレイ領域および第2セルアレイ領域と、第1セルアレイ領域および第2セルアレイ領域の間に位置するシャント領域と、第1セルアレイ領域およびシャント領域の間に位置する第1ダミービット線領域と、第2セルアレイ領域およびシャント領域の間に位置する第2ダミービット線領域とを示している。各セルアレイ領域には、配線層M1である複数のビット線BLが形成されている。これら複数のビット線BLは、カラム方向に延び、互いに並行に配置されている。シャント領域は、ロウ方向において隣接する2つのセルアレイ領域の間に位置している。シャント領域には、配線層M1である複数のソース配線SL-1が形成されている。言い換えると、ソース配線SL-1は、ビット線BLと同レベルに形成されている。ここでは、6系統のソース配線SL1-1~SL5-1が形成されている。これらソース配線SL1-1~SL5-1は、カラム方向に延び、互いに並行にかつビット線BLに並行に配置されている。ダミービット線領域は、セルアレイ領域およびシャント領域の間に位置している。ダミービット線領域には、配線層M1であるダミービット線D-BLが形成されている。言い換えると、ダミービット線D-BLは、ビット線BLおよびソース配線SL-1と同レベルに形成されている。このダミービット線D-BLは、ビット線BLと同様の構造を有し、ビット線BLおよびソース配線SL-1に並行に配置されている。また、ダミービット線D-BLは、ロウ方向においてビット線BLおよびソース配線SL-1に隣接して形成されている。なお、本実施形態におけるダミービット線D-BLは、ビット線BLと同様の機能を有する。すなわち、ダミービット線D-BLには、書き込み、消去、読み出し動作時に適当な電圧が印加され得る。ここで、ソース配線SL-1は、配線層M1よりも上層に位置する配線層M2のソース配線SL-2にコンタクトを介して接続されている。より具体的には、配線層M1のソース配線SL0-1は配線層M2のソース配線SL0-2に接続され、配線層M1のソース配線SL1-1は配線層M2のソース配線SL1-2に接続されている。ソース配線SL2-1~SL5-1もそれぞれ、図示せぬ配線層M2のソース配線に接続されている。また、配線層M2のソース配線SL-2は、ロウ方向に延びて形成されている。言い換えると、ソース配線SL-1とソース配線SL-2とは、互いに直交して形成されている。図4に示すように、ソース配線SL-1は、配線層M1よりも下層に位置する配線層M0のソース線SLにコンタクトを介して接続されている。より具体的には、配線層M1のソース配線SL0-1~SL5-1はそれぞれ、配線層M0のソース線SL0~SL5に接続されている。また、配線層M0のソース線SLは、ロウ方向に延びて形成されている。言い換えると、ソース配線SL-1とソース線SLとは、互いに直交して形成されている。また、ビット線BLは、配線層M1よりも下層に位置する配線層M0の後述する配線50にコンタクトを介して接続されている。また、ダミービット線D-BLは、配線層M0の後述する配線51にコンタクトを介して接続されている。図5に示すように、配線層M0である配線50は、セルアレイ領域に複数形成され、カラム方向において各ソース線SLの間に配置されている。また、複数の配線50は、各ビット線BLの下方に配置され、ロウ方向において互いにラインアンドスペースで形成されている。配線層M0である配線51は、ダミービット線領域に形成され、カラム方向において各ソース線SLの間に配置されている。また、複数の配線51は、ダミービット線D-BLの下方に配置されている。配線層M0である配線52は、シャント領域に複数形成され、カラム方向において各ソース線SLの間に配置されている。また、複数の配線52は、ロウ方向において互いにラインアンドスペースで形成されている。これらセルアレイ領域の配線50、ダミービット線領域の配線51、およびシャント領域の配線52は、隣接するソース線SL間においてロウ方向に並列して形成されている。ここで、本実施形態において、隣接するソース線SL間でロウ方向に並列するダミービット線領域の配線51およびシャント領域の複数の配線52は、配線層M0でありロウ方向に延びる配線53により互いに一部で電気的に接続されている。すなわち、ロウ方向に並列する配線51および複数の配線52は、コンタクトを介してダミービット線D-BLに並列接続されている。このとき、図5の破線部に示すように、シャント領域をロウ方向において半分に分け、その一方側図5における上側に配置された複数の配線52は一端に隣接する配線51とともにダミービット線D-BLに並列接続され、他方側図5における下側に配置された複数の配線52は他端に隣接する配線51とともにダミービット線D-BLに並列接続されている。これにより、後述するように、シャント領域およびダミービット線領域に配置されたセルがビット線ダミービット線D-BLに接続され、メモリセルとして機能させることが可能となる。なお、シャント領域の複数の配線52の分け方は、半分ずつに限らない。一方側で並列接続される配線52の数が多く、他方側で並列接続される配線52の数が少なくてもよい。図6乃至図11は、第1の実施形態に係る半導体記憶装置のメモリセルアレイ5を示す断面図である。より具体的には、図6は図4および図5におけるVI-VI線に沿った断面図であり、図7はメモリストリングの拡大した断面図であり、図8は図4および図5におけるVIII-VIII線に沿った断面図であり、図9は図4および図5におけるIX-IX線に沿った断面図であり、図10は図4および図5におけるX-X線に沿った断面図であり、図11は図4および図5におけるXI-XI線に沿った断面図である。なお、図6乃至図11において、配線層M2を省略し、主に配線層M0および配線層M1について示している。図6に示すように、セルアレイ領域におけるカラム方向に沿った断面において、基板10上に、U字状シリコンピラーSPで構成される複数のNANDストリングメモリセルストリング60が形成されている。各メモリストリング60は、U字状シリコンピラーSPに沿って電流経路が直列に形成される複数のメモリセルトランジスタMTr、およびその両端に形成された2つの選択トランジスタドレイン側選択トランジスタSDTrおよびソース側選択トランジスタSSTrを有している。複数のメモリセルトランジスタMTrは、U字状シリコンピラーSPと複数のコントロールゲートCGワード線WLとの各交差位置に形成され、積層方向に沿って電流経路が直列に接続されている。図7に示すように、各メモリセルトランジスタMTrは、U字状シリコンピラーSPとコントロールゲートCGとの間に、メモリ膜73を有している。このメモリ膜73は、U字状シリコンピラーSPの周囲に順に形成されたトンネル絶縁膜72、電荷蓄積層71、およびブロック絶縁膜70で構成されている。すなわち、各メモリセルトランジスタMTrは、MONOS構造を有している。ドレイン側選択トランジスタSDTrは、U字状シリコンピラーSPとドレイン側選択ゲートSGDとの交差位置に形成されている。一方、ソース側選択トランジスタSSTrは、U字状シリコンピラーSPとソース側選択ゲートSGSとの交差位置に形成されている。図7に示すように、ドレイン側選択トランジスタSDTr、およびソース側選択トランジスタSSTrはそれぞれ、メモリセルトランジスタMTrと同様に、MONOS構造を有している。また、ドレイン側選択トランジスタSDTr、およびソース側選択トランジスタSSTrは、複数のメモリセルトランジスタMTrの上部に形成されている。また、ソース側選択トランジスタSSTrは、一端が複数のメモリセルトランジスタの一端に接続され、他端がソース線SLに接続されている。一方、ドレイン側選択トランジスタSDTrは、一端が複数のメモリセルトランジスタMTrの他端に接続され、他端が配線50を介してビット線BLに接続されている。上述したように、ソース線SLと配線50とは、同レベルであり、配線層M0内に位置する。U字状シリコンピラーSPは、カラム方向の断面においてU字状に形成されている。このU字状シリコンピラーSPは、積層方向に延びる一対の柱状部、および一対の柱状部の下端を連結させるように形成されたパイプ部を有している。パイプ部は、バックゲートBG内に設けられ、バックゲートトランジスタBGTrを構成している。また、U字状シリコンピラーSPは、一対の柱状部の中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、U字状シリコンピラーSPは、ロウ方向およびカラム方向から構成される面内にマトリクス状となるように配置されている。さらに、図7に示すように、U字状シリコンピラーSPは、中空H1を有し、この中空H1に絶縁部74が充填されている。複数のコントロールゲートCGは、バックゲートBGの上方に積層され、U字状シリコンピラーSPの柱状部に直交するように配置されている。各コントロールゲートCGは、ロウ方向に並行して延びている。また、複数のコントロールゲートCGは、カラム方向においてU字状シリコンピラーSPの柱状部毎に互いに絶縁分離してラインアンドスペースで形成されている。すなわち、各コントロールゲートCGは、ロウ方向に並ぶシリコンピラーSPの柱状部で共有されるように形成されている。なお、図6において、コントロールゲートCGが4層積層された例を示しているが、これに限らない。また、図示はしないが、カラム方向において奇数番目のコントロールゲートCGは、ブロック例えば、12メモリストリング毎にロウ方向の一端でひとまとまりになっている。一方、カラム方向において偶数番目のコントロールゲートCGは、ブロック毎にロウ方向の他端でひとまとまりになっている。バックゲートBGは、最下方のコントロールゲートCGの下方に設けられている。バックゲートBGは、U字状シリコンピラーSPのパイプ部を覆うように、ロウ方向およびカラム方向に2次元的に広がって形成されている。ドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、最上方のコントロールゲートCGの上方に設けられている。これらドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、ロウ方向に平行に延びている。また、ドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、U字状シリコンピラーSPの各柱状部に交差するように形成され、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。各ソース線SLは、ソース側選択ゲートSGSの上方の配線層M0に設けられ、ソース側選択トランジスタSSTrの一端に接続されている。また、各ソース線SLは、カラム方向に隣接する2つのメモリストリング60におけるU字状シリコンピラーSPのうちの隣接する2つの柱状部に共有されるように形成されている。これら複数のソース線SLは、ロウ方向に延び、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。すなわち、各ソース線は、シリコンピラーSPの一対の柱状部の一方に接続されてロウ方向に延び、シリコンピラーSPのメモリストリング60の上方に形成されている。各ビット線BLは、ソース線SLよりも上方の配線層M1に設けられている。また、ビット線BLは、ドレイン側選択トランジスタSDTrの一端に配線50を介して接続されている。複数のビット線BLは、カラム方向に延び、ロウ方向において互いに絶縁分離してラインアンドスペースで形成されている。各配線50は、シリコンピラーSPのメモリストリング60の上方、すなわちソース線SLと同レベル配線層M0に設けられ、カラム方向に隣接する2つのメモリストリング60におけるU字状シリコンピラーSPのうちの隣接する2つの柱状部に共有されるように形成されている。また、各配線50は、カラム方向において、隣接するソース線SLの間に配置されている。また、各配線50は、ロウ方向において、ビット線BLと同じ位置に配置されている。言い換えると、複数の配線50は、ロウ方向において互いに絶縁分離してラインアンドスペースで形成されている。図8に示すように、ダミービット線領域におけるカラム方向に沿った断面において、基板10上に、U字状シリコンピラーSPで構成される複数のメモリストリングメモリセルストリング80が形成されている。各メモリストリング80は、図6に示すメモリストリング60と同様の構造を有している。すなわち、各メモリストリング80は、U字状シリコンピラーSPに沿って電流経路が直列に形成される複数のメモリセルトランジスタMTr、およびその両端に形成された2つの選択トランジスタドレイン側選択トランジスタSDTrおよびソース側選択トランジスタSSTrを有している。これは、ダミービット線領域におけるメモリストリング80が、セルの製造工程において、セルアレイ領域におけるメモリストリング60と同時に形成されるためである。また、ダミービット線D-BLは、ソース線SLよりも上方の配線層M1に設けられている。このダミービット線D-BLは、ドレイン側選択トランジスタSDTrの一端に配線51を介して接続されている。各配線51は、シリコンピラーSPのメモリストリング80の上方、すなわちソース線SLと同レベル配線層M0に設けられ、カラム方向に隣接する2つのメモリストリング80におけるU字状シリコンピラーSPのうちの隣接する2つの柱状部に共有されるように形成されている。また、各配線51は、カラム方向において、隣接するソース線SLの間に配置されている。言い換えると、各配線51は、カラム方向において配線50と同じ位置に配置されている。また、各配線51は、ロウ方向において、ダミービット線D-BLと同じ位置に配置されている。図9に示すように、シャント領域におけるカラム方向に沿った断面において、基板10上に、U字状シリコンピラーSPで構成される複数のメモリストリングメモリセルストリング90が形成されている。各メモリストリング90は、図6に示すメモリストリング60および図8に示すメモリストリング80と同様の構造を有している。すなわち、各メモリストリング90は、U字状シリコンピラーSPに沿って電流経路が直列に形成される複数のメモリセルトランジスタMTr、およびその両端に形成された2つの選択トランジスタドレイン側選択トランジスタSDTrおよびソース側選択トランジスタSSTrを有している。これは、シャント領域におけるメモリストリング90が、セルの製造工程において、セルアレイ領域におけるメモリストリング60およびダミービット線領域におけるメモリストリング80と同時に形成されるためである。また、各配線52は、シリコンピラーSPのメモリストリング90の上方、すなわちソース線SLと同レベル配線層M0に設けられ、カラム方向に隣接する2つのメモリストリング90におけるU字状シリコンピラーSPのうちの隣接する2つの柱状部に共有されるように形成されている。また、各配線52は、カラム方向において、隣接するソース線SLの間に配置されている。言い換えると、各配線52は、カラム方向において配線50および配線51と同じ位置に配置されている。また、各配線52は、ソース配線SL-1の下方に配置されている。図10および図11に示すように、ロウ方向における断面において、コントロールゲートCG、ドレイン側選択ゲートSGD、およびソース側選択ゲートSGSは、セルアレイ領域、ダミービット線領域、およびシャント領域に渡って延びて形成されている。また、図10に示すように、配線層M0のソース線SL0は、コンタクトを介して配線層M1のソース配線SL0-1に接続されている。図示はしないが、ソース線SL1~SL5もそれぞれ、コンタクトを介してソース配線SL1-1~SL5-1に接続されている。図11に示すように、第1の実施形態において、ダミービット線領域の配線51配線層M0は、コンタクトを介してダミービット線D-BL配線層M1に接続されている。また、配線51は、同レベルであるシャント領域の複数の配線52配線層M0に、同レベルである配線53配線層M0によって接続されている。すなわち、ダミービット線領域のメモリセルストリング80およびシャント領域の複数のメモリストリング90は、ダミービット線D-BLに対して、並列接続されている。この際、ロウ方向に並列するシャント領域の複数のメモリストリング90を半分に分け、その一方側図11における右側に配置された複数のメモリストリング90は一端に隣接するダミービット線領域のメモリストリング80とともにダミービット線D-BLに並列接続され、他方側図11における左側に配置された複数のメモリストリング90は他端に隣接するダミービット線領域のメモリストリング80とともにダミービット線D-BLに並列接続されている。これにより、ロウ方向において一方側で並列接続されたメモリストリング80およびメモリストリング90、または他方側で並列接続されたメモリストリング80およびメモリストリング90のそれぞれによって、1ビットずつの記憶容量を有するメモリを確保することができる。上記第1の実施形態によれば、ダミービット線領域におけるメモリセルストリング80をコンタクトを介してダミービット線D-BLに接続し、さらに配線層M0配線51,52,53を介してシャント領域における複数のメモリセルストリング90に接続させている。これにより、ダミービット線領域におけるメモリセルストリング80およびシャント領域におけるメモリセルストリング90をダミービット線D-BLに接続でき、ROMヒューズ等のメモリとして機能させることができる。このように、ダミービット線領域におけるメモリセルストリング80およびシャント領域におけるメモリセルストリング90を有効活用することで、擬似的に記憶容量を増加させることができる。同時に、通常ROMヒューズとして用いられるメモリ領域を削減でき、チップ面積の縮小を図ることができる。また、配線層M0において、メモリセルストリング80に接続される配線51とメモリセルストリング90に接続される複数の配線52とを、配線53により並列に接続している。これにより、メモリセルストリング80と複数のメモリセルストリング90とを並列接続することができ、セル数セル容量を多くすることができる。その結果、単体のメモリストリングでは信頼性が低くても、複数のメモリセルストリングを並列接続することで閾値に応じて変化するセル電流を大きくすることができる。すなわち、ダミービット線領域およびシャント領域において信頼性の高いメモリを確保することができる。<第2の実施形態>以下に図12および図13を用いて、第2の実施形態に係る半導体装置について説明する。上記第1の実施形態は、シャント領域においてロウ方向に並列する複数のメモリセルストリングを半分に分けてそれぞれ配線53により並列接続し、それぞれ1ビット分のデータを記憶する領域を確保した。これに対し、第2の実施形態では、シャント領域においてロウ方向に並列する複数のメモリセルストリングの全てを配線53により並列接続する例である。なお、第2の実施形態において、第1の実施形態と同様の点については説明を省略し、異なる点について説明する。図12は、第2の実施形態に係る半導体記憶装置のメモリセルアレイ5を示す平面図である。より具体的には、図12は下位の配線層M0を示す平面図である。図12に示すように、配線層M0である配線51は、ダミービット線領域に形成され、カラム方向における各ソース線SLの間に配置されている。また、複数の配線51は、ダミービット線D-BLの下方に配置されている。配線層M0である配線52は、シャント領域に複数形成され、カラム方向における各ソース線SLの間に配置されている。また、複数の配線52は、ロウ方向において互いにラインアンドスペースで形成されている。これらセルアレイ領域の配線50、ダミービット線領域の配線51、およびシャント領域の配線52は、隣接するソース線SL間においてロウ方向に並列して形成されている。ここで、図12の破線部に示すように、第2の実施形態において、隣接するソース線SL間でロウ方向に並列するシャント領域の複数の配線52の全てが、配線層M0でありロウ方向に延びる配線53により互いに一部で電気的に接続されている。また、ロウ方向においてシャント領域の複数の配線52の両端に隣接するダミービット線領域の配線51も電気的に接続されている。すなわち、ロウ方向に並列する配線51および配線52は全て、両端でコンタクトを介してダミービット線D-BLに並列接続されている。これにより、後述するように、シャント領域およびダミービット線領域に配置されたセルがビット線ダミービット線D-BLに接続され、メモリセルとして機能させることが可能となる。図13は、第2の実施形態に係る半導体記憶装置のメモリセルアレイ5を示す断面図である。より具体的には、図13は図12におけるXIII-XIII線に沿った断面図である。なお、図13において、配線層M2を省略し、主に配線層M0および配線層M1について示している。図13に示すように、ダミービット線領域の配線51配線層M0は、コンタクトを介してダミービット線D-BL配線層M1に接続されている。また、配線51は、同レベルであるシャント領域の複数の配線52配線層M0に、同レベルである配線53配線層M0によって接続されている。すなわち、ダミービット線領域のメモリセルストリング80およびシャント領域の複数のメモリストリング90は、ダミービット線D-BLに対して、並列接続されている。この際、ロウ方向に並列するシャント領域の複数のメモリストリング90の全てが、両端図13における左右側に隣接するメモリストリング80とともにダミービット線D-BLに並列接続されている。これにより、ロウ方向において並列接続されたメモリストリング80およびメモリストリング90によって、1ビットの記憶容量を有するメモリを確保することができる。上記第2の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第2の実施形態では、隣接するソース線SL間でロウ方向に並列する配線51および配線52は全て、ダミービット線D-BLに並列接続されている。これにより、第1の実施形態よりもダミービット線D-BLに並列接続されるセル数セル容量を多くすることができる。その結果、ダミービット線領域およびシャント領域において、より信頼性の高いメモリを確保することができる。その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。"