"印加される電圧の極性に応じて可逆的に抵抗状態が変化する複数の記憶素子と、駆動対象の記憶素子の抵抗状態を、低抵抗状態と高抵抗状態との間で選択的に変化させる駆動部とを備え、前記駆動部は、前記低抵抗状態および前記高抵抗状態のうちの一方の抵抗状態から他方の抵抗状態へと変化させる第1の動作と、前記他方の抵抗状態から前記一方の抵抗状態へと変化させる第2の動作と、のうちの前記第1の動作を実行する際に、前記第1の動作を行うためのストレスを前記駆動対象の記憶素子に対して相対的に強く印加する強ストレス印加工程を実施した後に前記第2の動作を行うためのストレスを前記駆動対象の記憶素子に対して相対的に弱く印加する弱ストレス印加工程を実施するというステップを、少なくとも1回以上繰り返して行った後、前記強ストレス印加工程を実施する、という段階的動作を行う記憶装置。前記第1の動作が、前記一方の抵抗状態としての前記高抵抗状態から前記他方の抵抗状態としての前記低抵抗状態へと変化させるセット動作であると共に、前記第2の動作が、前記低抵抗状態から前記高抵抗状態へと変化させるリセット動作であり、前記駆動部は、前記セット動作を実行する際に、前記セット動作を行うためのストレスを前記駆動対象の記憶素子に対して相対的に強く印加する強セットストレス印加工程を前記強ストレス印加工程として実施した後に、前記リセット動作を行うためのストレスを前記駆動対象の記憶素子に対して相対的に弱く印加する弱リセットストレス印加工程を前記弱ストレス印加工程として実施するというステップを、少なくとも1回以上繰り返して行った後、前記強セットストレス印加工程を実施する、という段階的動作を行う請求項1に記載の記憶装置。前記第1の動作が、前記一方の抵抗状態としての前記低抵抗状態から前記他方の抵抗状態としての前記高抵抗状態へと変化させるリセット動作であると共に、前記第2の動作が、前記高抵抗状態から前記低抵抗状態へと変化させるセット動作であり、前記駆動部は、前記リセット動作を実行する際に、前記リセット動作を行うためのストレスを前記駆動対象の記憶素子に対して相対的に強く印加する強リセットストレス印加工程を前記強ストレス印加工程として実施した後に、前記セット動作を行うためのストレスを前記駆動対象の記憶素子に対して相対的に弱く印加する弱セットストレス印加工程を前記弱ストレス印加工程として実施するというステップを、少なくとも1回以上繰り返して行った後、前記強リセットストレス印加工程を実施する、という段階的動作を行う請求項1に記載の記憶装置。前記駆動部は、前記第1の動作を実行する際と前記第2の動作を実行する際との双方において、前記段階的動作を行う請求項1ないし請求項3のいずれか1項に記載の記憶装置。前記第1および第2の動作の実行する際の双方において前記段階的動作を行う第1のモードと、前記第1および第2の動作を実行する際の双方において前記段階的動作を行わない第2のモードとの2つのモードが、相互に切替可能となっている請求項4に記載の記憶装置。前記駆動部は、前記第1の動作を実行する際と前記第2の動作を実行する際とのうちの一方において、前記段階的動作を行う請求項1ないし請求項3のいずれか1項に記載の記憶装置。前記第1の動作を行うためのストレスおよび前記第2の動作を行うためのストレスはそれぞれ、強ストレスと、この強ストレスよりも弱いストレスである弱ストレスとを含む請求項1ないし請求項6のいずれか1項に記載の記憶装置。前記記憶素子は、第1電極、記憶層および第2電極をこの順に有し、前記記憶層では、前記第1電極と前記第2電極との間に印加される電圧の極性に応じて、可逆的に抵抗状態が変化する請求項1ないし請求項7のいずれか1項に記載の記憶装置。前記記憶層は、前記第1電極側に設けられた抵抗変化層と、前記第2電極側に設けられたイオン源層とを有する請求項8に記載の記憶装置。前記記憶素子では、前記第1電極側に負電位が印加されると共に前記第2電極側に正電位が印加されると、前記イオン源層中のイオンが前記第1電極側に移動して前記抵抗変化層が低抵抗化することにより、前記高抵抗状態から前記低抵抗状態へと変化させるセット動作が行われ、前記第1電極側に正電位が印加されると共に前記第2電極側に負電位が印加されると、前記イオン源層中のイオンが前記第2電極側に移動して前記抵抗変化層が高抵抗化することにより、前記低抵抗状態から前記高抵抗状態へと変化させるリセット動作が行われる請求項9に記載の記憶装置。印加される電圧の極性に応じて低抵抗状態と高抵抗状態との間で可逆的に抵抗状態が変化する複数の記憶素子を備えた記憶装置において、前記低抵抗状態および前記高抵抗状態のうちの一方の抵抗状態から他方の抵抗状態へと変化させる第1の動作と、前記他方の抵抗状態から前記一方の抵抗状態へと変化させる第2の動作と、のうちの前記第1の動作を実行する方法は、前記第1の動作を行うためのストレスを駆動対象の記憶素子に対して相対的に強く印加する強ストレス印加工程を実施した後に前記第2の動作を行うためのストレスを前記駆動対象の記憶素子に対して相対的に弱く印加する弱ストレス印加工程を実施するという第1のステップと、前記第1のステップを少なくとも1回以上繰り返して行った後、前記強ストレス印加工程を実施する第2のステップとを含む記憶装置の動作方法。この非特許文献1の記憶素子は、2つの電極の間に、ある金属を含むイオン導電体記憶層を挟む構造としたものである。この記憶素子では、2つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませている。これにより、2つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散し、イオン導電体の抵抗値あるいはキャパシタンス等の電気特性が変化するようになっている。なお、一般的には、記憶素子の抵抗状態を高抵抗状態から低抵抗状態に変化させる動作はセット動作と呼ばれ、逆に低抵抗状態から高抵抗状態へと変化する動作はリセット動作と呼ばれている。ところで、上記したバイポーラ型の抵抗変化型記憶素子では、長期的な信頼性を向上させるため、データ情報の保持特性を高めることが重要である。このデータの保持特性としては、上記したセット動作時およびリセット動作時の保持特性が挙げられる。ところが、従来のセット動作およびリセット動作の手法では、これらの動作を行うためのストレス印加工程間での強弱のバランスを適切に調整するのが困難であり、データ保持特性を高めるのも困難であった。なお、ここで言うストレス印加工程とは、セット動作またはリセット動作を行うための電流または電圧などを駆動対象の記憶素子に対して印加する工程のことを意味している。このことから、データ保持特性を高めて記憶素子における長期的な信頼性を向上させることが可能な手法の提案が望まれる。本発明はかかる問題点に鑑みてなされたもので、その目的は、長期的な信頼性を向上させることが可能な記憶装置およびその動作方法を提供することにある。本発明の記憶装置は、印加される電圧の極性に応じて可逆的に抵抗状態が変化する複数の記憶素子と、駆動対象の記憶素子の抵抗状態を、低抵抗状態と高抵抗状態との間で選択的に変化させる駆動部とを備えたものである。この駆動部は、低抵抗状態および高抵抗状態のうちの一方の抵抗状態から他方の抵抗状態へと変化させる第1の動作と、他方の抵抗状態から一方の抵抗状態へと変化させる第2の動作と、のうちの前記第1の動作を実行する際に、第1の動作を行うためのストレスを駆動対象の記憶素子に対して相対的に強く印加する強ストレス印加工程を実施した後に第2の動作を行うためのストレスを駆動対象の記憶素子に対して相対的に弱く印加する弱ストレス印加工程を実施するというステップを、少なくとも1回以上繰り返して行った後、強ストレス印加工程を実施する、という段階的動作を行う。なお、ここで言うストレスを印加するということは、第1の動作または第2の動作を行うための電流または電圧などを駆動対象の記憶素子に対して印加することを意味している。本発明の記憶装置の動作方法は、印加される電圧の極性に応じて低抵抗状態と高抵抗状態との間で可逆的に抵抗状態が変化する複数の記憶素子を備えた記憶装置において、低抵抗状態および高抵抗状態のうちの一方の抵抗状態から他方の抵抗状態へと変化させる第1の動作と、他方の抵抗状態から一方の抵抗状態へと変化させる第2の動作と、のうちの第1の動作を実行する方法が、第1の動作を行うためのストレスを駆動対象の記憶素子に対して相対的に強く印加する強ストレス印加工程を実施した後に第2の動作を行うためのストレスを駆動対象の記憶素子に対して相対的に弱く印加する弱ストレス印加工程を実施するという第1のステップと、この第1のステップを少なくとも1回以上繰り返して行った後に強ストレス印加工程を実施する第2のステップとを含む上記のような段階的動作を行うようにしたものである。本発明の記憶装置および記憶装置の動作方法では、上記一方の抵抗状態から上記他方の抵抗状態へと変化させる第1の動作を実行する際に、第1の動作を行うためのストレスを駆動対象の記憶素子に対して相対的に強く印加する強ストレス印加工程を実施した後に第2の動作を行うためのストレスを駆動対象の記憶素子に対して相対的に弱く印加する弱ストレス印加工程を実施するというステップ第1のステップを、少なくとも1回以上繰り返して行った後、強ストレス印加工程を実施する第2のステップ、という段階的動作が行われる。すなわち、目的とする第1の動作を行う際に有利となる第2の動作に関する弱ストレス印加工程を実施した後に第1の動作に関する強ストレス印加工程を実施することにより、段階的動作の全体として目的とする第1の動作が実行される。これにより、第1の動作に関するストレス印加工程と第2の動作に関するストレス印加工程との間での強弱バランスが適切に調整され、その結果、目的とする第1の動作時のデータ保持特性が向上する。なお、記憶素子に対する書き込み動作および消去動作を、低抵抗化高抵抗状態から低抵抗状態への変化および高抵抗化低抵抗状態から高抵抗状態への変化のいずれに対応させるかは定義の問題であるが、本明細書では、低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。本発明の記憶装置および記憶装置の動作方法によれば、上記第1の動作を実行する際に、上記強ストレス印加工程を実施した後に上記弱ストレス印加工程を実施するというステップを少なくとも1回以上繰り返して行った後、上記強ストレス印加工程を実施するという段階的動作を行うようにしたので、目的とする第1の動作時のデータ保持特性を高めることができ、長期的な信頼性を向上させることが可能となる。以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。1.実施の形態セット動作およびリセット動作の双方において段階的動作を行う例2.変形例変形例1セット動作およびリセット動作についての動作モードを遷移させる例変形例2,3記憶素子の他の構成例その他の変形例<実施の形態>[記憶装置1の構成]図1は、本発明の一実施の形態に係る記憶装置記憶装置1のブロック構成を表すものである。この記憶装置1は、複数のメモリセル20を有するメモリアレイ2と、ワード線駆動部31と、ビット線駆動部センスアンプ32とを備えている。これらのうち、ワード線駆動部31およびビット線駆動部センスアンプ32が、本発明における駆動部の一具体例に対応する。ワード線駆動部31は、行方向に平行して並んで配置された複数ここではmm:2以上の整数個のワード線WL1~WLmに対して、所定の電位後述するワード線電位を印加するものである。ビット線駆動センスアンプ部32は、列方向に平行して並んで配置された複数ここではm個のビット線BL11~BL1mおよび複数ここではm個のビット線BL21~BL2mに対してそれぞれ、所定の電位を印加するものである。これにより、ビット線BL11,BL21間,ビット線BL12,BL22間,...,ビット線BL1m,BL2m間においてそれぞれ、所定の電圧後述するセット動作またはリセット動作を行う際のストレス印加に相当する電圧が印加されるようになっている。このビット線駆動センスアンプ部32はまた、上記したm個のビット線BL11~BL1m,BL21~2mを用いて、各メモリセル20から情報データの読み出し動作を行うと共に、内部のセンスアンプにおいて所定の信号増幅処理を行う機能も有している。なお、以下では、ビット線BL11~BL1mの総称としてビット線BL1を、ビット線BL21~2mの総称としてビット線BL2を、適宜用いるものとする。このようにして、ワード線駆動部31およびビット線駆動部センスアンプ32は、メモリアレイ2内の複数のメモリセル20の中から駆動対象動作対象となるメモリセル20を選択し、情報の書き込み動作、消去動作または読み出し動作を選択的に行うようになっている。[メモリアレイ2の構成]メモリアレイ2では、図1に示したように、複数のメモリセル20が行列状マトリクス状に配置されている。図2は、メモリアレイ2の回路構成例を表したものである。このメモリアレイ2では、各メモリセル20に対して、1つのワード線WLと、一対のビット線BL1,BL2とが接続されている。また、図2および図3に示したように、各メモリセル20は、1つの記憶素子21と、1つの選択トランジスタ22とを有しており、いわゆる1T1R型の回路構成メモリセルとなっている。このメモリセル20では、ワード線WLが選択トランジスタ22のゲートに接続され、ビット線BL1が、ビットコンタクトBCを介して、選択トランジスタ22におけるソースおよびドレインのうちの一方側に接続されている。ビット線BL2は記憶素子21を介して、選択トランジスタ22におけるソースおよびドレインのうちの他方側ノードコンタクトNC側に接続されている。また、ここでは図2に示したように、ビットコンタクトBCが、ビット線BL1方向に沿った上下2つのメモリセル20同士で共有化共通化されている。これにより、メモリアレイ2の省面積化が図られている。ただし、このような構成には限られず、ビットコンタクトBCがメモリセル20ごとに個別に設けられているようにしてもよい。選択トランジスタ22は、駆動対象の記憶素子21を選択するためのトランジスタであり、例えばMOSMetalOxideSemiconductorトランジスタからなる。ただし、これには限られず、他の構造のトランジスタを用いてもよい。記憶素子21記憶素子21は、印加される電圧の極性に応じて可逆的に抵抗状態が変化する低抵抗状態と高抵抗状態との間で変化することを利用して、情報データの記憶書き込みおよび消去を行う素子である。この記憶素子21は、図4に断面図で示したように、下部電極211第1電極、記憶層212および上部電極213第2電極をこの順に有している。下部電極211は、選択トランジスタ22側ノードコンタクトNC側に設けられた電極である。この下部電極211は、半導体プロセスに用いられる配線材料、例えば、Wタングステン,WN窒化タングステン,窒化チタンTiN,窒化タンタルTaNにより構成されている。記憶層212は、上部電極213側に設けられたイオン源層212Bと、下部電極211側に設けられた抵抗変化層212Aとを有する積層構造となっている。この記憶層212では、詳細は後述するが、下部電極211と上部電極213との間に印加される電圧の極性に応じて、可逆的に抵抗状態が変化する低抵抗状態と高抵抗状態との間で変化するようになっている。イオン源層212Bは、陰イオン化するイオン伝導材料として、テルルTe,硫黄SおよびセレンSeのうち少なくとも1種のカルコゲン元素を含んでいる。また、イオン源層212Bは、陽イオン化可能な金属元素としてジルコニウムZrおよび/または銅Cu、更に消去時に酸化物を形成する元素としてアルミニウムAlおよび/またはゲルマニウムGeを含んでいる。具体的には、イオン源層212Bは、例えば、ZrTeAl、ZrTeAlGe、CuZrTeAl、CuTeGe、CuSiGeなどの組成のイオン源層材料により構成されている。なお、イオン源層212Bは、上記以外にも他の元素、例えばケイ素Siを含んでいてもよい抵抗変化層212Aは、電気伝導上のバリアとして情報保持特性を安定化させる機能を有するものであり、イオン源層212Bよりも抵抗値の高い材料により構成されている。抵抗変化層212Aの構成材料としては、例えば、好ましくはGdガドリニウムなどの希土類元素、Al,Mgマグネシウム,Ta,SiシリコンおよびCuのうちの少なくとも1種を含む酸化物もしくは窒化物などが挙げられる。上部電極213は、下部電極211と同様に公知の半導体配線材料により構成されており、中でも、ポストアニールを経てもイオン源層212Bと反応しない安定な材料が好ましい。[記憶装置1の作用効果]1.基本動作この記憶装置1では、図1および図2に示したように、ワード線駆動部31が、m個のワード線WL1~WLmに対して所定の電位後述するワード線電位を印加する。また、それと共に、ビット線駆動センスアンプ部32が、m個のビット線BL11~BL1mおよびm個のビット線BL21~BL2mに対してそれぞれ、所定の電位を印加する。換言すると、ビット線BL11,BL21間,ビット線BL12,BL22間,...,ビット線BL1m,BL2m間にそれぞれ、所定の電圧後述するセット動作またはリセット動作を行う際のストレス印加に相当する電圧を印加する。これにより、メモリアレイ2内の複数のメモリセル20の中から駆動対象動作対象となるメモリセル20が選択され、情報の書き込み動作、消去動作または読み出し動作が選択的に行われる。具体的には、各メモリセル20内の記憶素子21では、下部電極211と上部電極213との間に印加される電圧の極性に応じて、可逆的に記憶層212の抵抗状態が変化する低抵抗状態と高抵抗状態との間で変化する。これを利用して記憶素子21では、情報の書き込み動作または消去動作がなされる。一方、ビット線駆動センスアンプ部32は、m個のビット線BL11~BL1m,BL21~2mを用いて、駆動対象動作対象のメモリセル20内の記憶素子21から、情報の読み出し動作を行うと共に、内部のセンスアンプにおいて所定の信号増幅処理を行う。このようにして、記憶素子21から情報の読み出し動作がなされる。なお、駆動対象動作対象のメモリセル20記憶素子21を選択する際には、そのメモリセル20に接続されたワード線WLに対して所定の電位ワード線電位が印加されると共に、接続されたビット線BL1,BL2間に上記した所定の電圧が印加される。一方、駆動対象動作対象外のメモリセル20では、接続されたワード線WLに対してグランド電位例えば0Vが印加されると共に、接続されたビット線BL1,BL2がそれぞれ、フローティング状態あるはグランド電位0Vに設定される。ここで、図5および図6を参照して、情報の書き込み動作または消去動作に対応する、一般的なセット動作およびリセット動作の概要について説明する。セット動作とは、記憶素子21具体的には記憶層212の抵抗状態を、高抵抗状態初期状態から低抵抗状態に変化させる低抵抗化する動作のことである。また、リセット動作とは、逆に、記憶素子21記憶層212の抵抗状態を、低抵抗状態から高抵抗状態に変化させる高抵抗化する動作のことである。なお、ここで言うセット動作およびリセット動作はそれぞれ、記憶素子21の抵抗値が所望の値に変化するまでの動作全体のことを意味している。そして、これらの動作を完了させる例えば、ベリファイ工程セット動作またはリセット動作の際に情報の書き込みまたは消去が正常に行われたか否かを確認するための読み出し動作の工程がパスすることために、記憶素子21に対するストレス印加を行うことになる。なお、ここで言うストレス印加とは、セット動作またはリセット動作を行うための電流または電圧などを駆動対象の記憶素子21に対して印加することを意味している。具体的には、図5Aに示した一般的なセット動作時には、駆動対象のメモリセル20において、ワード線WL選択トランジスタ22のゲートに所定のワード線電位Vgsetが印加される。また、それと共に、ビット線BL1,BL2のうちの低電位側ここでは選択トランジスタ22のソース側のビット線BL1の電位ここでは0Vを基準として、ビット線BL1,BL2間に所定のセット電圧Vsetが印加される。すると、図5Aおよび図6A中に示したように、駆動対象の記憶素子21では、下部電極211側に負電位が、上部電極213側に正電位がそれぞれ印加されるすなわち、記憶素子21に対して正電圧が印加される。これにより、記憶層212において、イオン源層212Bから例えばCuおよび/またはZrなどの陽イオンがイオン伝導し、下部電極211側で電子と結合して析出する。その結果、下部電極211と抵抗変化層212Aとの界面に、金属状態に還元された低抵抗のZrおよび/またはCuなどの導電パスフィラメントが形成される。もしくは、抵抗変化層212Aの中に導電パスが形成される。よって、抵抗変化層212Aの抵抗値が低くなり低抵抗化し、初期状態の高抵抗状態から低抵抗状態へ変化する。このようにして、駆動対象の記憶素子21においてセット動作が行われる。なお、その後、正電圧を除去して記憶素子21に印加される電圧をなくしても、低抵抗状態が保持される。これにより、記憶素子21に情報が書き込まれたことになる。ここで、このようなセット動作の相対的な強弱セット動作を行う際のストレス印加の相対的な強弱は、選択トランジスタ22のゲートに印加される電圧上記したワード線電位Vgsetの大きさに応じて調整される。このワード線電位Vgsetの大きさに応じて、選択トランジスタ22のソースドレイン間に流れる電流記憶素子21における下部電極211および上部電極213の間に流れる電流が変化し、形成される導電パスフィラメントの数や大きさが制御されるためである。具体的には、ワード線電位Vgsetが相対的に高い大きい場合には、セット動作を行うためのストレス印加が相対的に強く実施される強セットストレス印加。一方、ワード線電位Vgsetが相対的に低い小さい場合には、セット動作を行うためのストレス印加が相対的に弱く実施される弱セットストレス印加。このことから、図5A中に示したように、ワード線電位Vgsetの値は可変のものとなっている。なお、上記したワード線電位Vgsetの高低大小の関係は、選択トランジスタ22がN型のMOSトランジスタである場合の例であり、P型のMOSトランジスタを用いた場合には、ワード線電位Vgsetの高低大小の関係は逆になる。以下では、選択トランジスタ22がN型のMOSトランジスタである場合の例について説明する。これに対して、上記したセット電圧Vsetの大小は、セット動作を行う際のストレス印加の相対的な強弱には寄与しない。これらのことから、セット動作を行う際のストレス印加の相対的な強弱については、以下の1式および2式が成り立つことになる。Vgset強セットストレス印加時>Vgset弱セットストレス印加時......1Vset強セットストレス印加時=Vset弱セットストレス印加時......2一方、図5Bに示したリセット動作時には、駆動対象のメモリセル20において、ワード線WL選択トランジスタ22のゲートに所定のワード線電位Vgresetが印加される。また、それと共に、ビット線BL1,BL2のうちの低電位側ここでは選択トランジスタ22のソース側のビット線BL2ここでは0Vの電位を基準として、ビット線BL1,BL2間に所定のリセット電圧Vresetが印加される。すると、図5Bおよび図6B中に示したように、駆動対象の記憶素子21では、下部電極211側に正電位が、上部電極213側に負電位がそれぞれ印加されるすなわち、記憶素子21に対して負電圧が印加される。これにより、上記したセット動作によって抵抗変化層212内に形成されていた導電パスのZrおよび/またはCuが酸化してイオン化し、イオン源層212Bに溶解もしくはTe等と結合して、Cu2Te、CuTe等の化合物を形成する。すると、Zrおよび/またはCuによる導電パスが消滅、または減少して、抵抗値が高くなる高抵抗化する。あるいは、更にイオン源層212B中に存在するAlやGeなどの添加元素がアノード極上に酸化膜を形成して、高抵抗な状態へ変化する。このようにして、低抵抗状態から初期状態の高抵抗状態へと変化し、駆動対象の記憶素子21においてリセット動作が行われる。なお、その後、負電圧を除去して記憶素子21に印加される電圧をなくしても、高抵抗状態が保持される。これにより、記憶素子21に書き込まれた情報を消去することが可能になる。ここで、このようなリセット動作の相対的な強弱リセット動作を行う際のストレス印加の相対的な強弱は、導電パスフィラメントの消滅後に選択トランジスタ22のソースドレイン間に印加される電圧上記したリセット電圧Vresetの大きさに応じて調整される。このリセット電圧Vresetの大きさに応じて、選択トランジスタ22のソースドレイン間に流れる電流記憶素子21における下部電極211および上部電極213の間に流れる電流が変化し、導電パスが消滅する度合い消滅する領域の大きさ等が制御されるためである。具体的には、リセット電圧Vresetが相対的に高い大きい場合には、リセット動作を行うためのストレス印加が相対的に強く実施される強リセットストレス印加。一方、リセット電圧Vresetが相対的に低い小さい場合には、リセット動作を行うためのストレス印加が相対的に弱く実施される弱リセットストレス印加。このことから、図5B中に示したように、リセット電圧Vresetの値は可変のものとなっている。なお、これに対して、リセット動作時に選択トランジスタ22のゲートに印加される電圧上記したワード線電位Vgresetの大小は、リセット動作を行う際のストレス印加の相対的な強弱には寄与しない。これらのことから、リセット動作を行う際のストレス印加の相対的な強弱については、以下の3式および4式が成り立つことになる。Vgreset強リセットストレス印加時=Vgreset弱リセットストレス印加時......3Vreset強リセットストレス印加時>Vreset弱リセットストレス印加時......4このようにして、上記した過程セット動作およびリセット動作を繰り返すことにより、記憶素子21において、情報の書き込み、および書き込まれた情報の消去を繰り返し行うことができる。詳細には、例えば図7に示したようになる。この図7において、横軸は記憶素子21に印加される電圧Vの大きさおよび極性を、縦軸はそのときに記憶素子21に流れる電流Iを、それぞれ示す。最初に、記憶素子21が高抵抗状態であった場合初期状態には、記憶素子21に電圧を印加しても、電流Iはほとんど流れない。次いで、図中の矢印P21で示したように、記憶素子21に対して所定の閾値Vthを超えた正電圧が印加されると、記憶素子21は急激に電流が流れる状態低抵抗状態に遷移する。続いて、図中の矢印P22で示したように、印加電圧Vを0Vに戻しても、この低抵抗状態は保持される。そののち、図中の矢印P23で示したように、記憶素子21に対して所定の閾値電圧Vthを超えた負電圧が印加されると、記憶素子21は急激に電流が流れない状態高抵抗状態に遷移する。そして、その後は印加電圧Vを0Vに戻しても、この高抵抗状態が保持される。このように、記憶素子21に対して極性の異なる電圧を印加することにより、可逆的に抵抗値抵抗状態が変化することが分かる。また、例えば、抵抗値の高い状態高抵抗状態を0の情報に、抵抗値の低い状態低抵抗状態を1の情報に、それぞれ対応させると、以下のことも言える。すなわち、正電圧の印加による情報の記録過程で、0の情報から1の情報に変化させ、負電圧の印加による情報の消去過程で、1の情報から0の情報に変化させることができる。なお、記憶素子21に対する書き込み動作および消去動作を、低抵抗化高抵抗状態から低抵抗状態への変化および高抵抗化低抵抗状態から高抵抗状態への変化のいずれに対応させるかは定義の問題であるが、本明細書では、低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。2.セット動作リセット動作の詳細について次に、本発明の特徴的部分の1つである、記憶装置1におけるセット動作およびリセット動作について、比較例と比較しつつ詳細に説明する。2-1.比較例まず、図8~図11を参照して、比較例に係るセット動作およびリセット動作について説明する。図8は、比較例に係るセット動作をタイミング波形図で表わしたものであり、図9は、比較例に係るリセット動作をタイミング波形図で表わしたものである。これらの図において、Aはビット線BL1に印加される電圧のタイミング波形を、Bはビット線BL2に印加される電圧のタイミング波形を、Cはワード線WLに印加される電圧のタイミング波形を、それぞれ示す。この比較例に係るセット動作およびリセット動作では、上記した一般的なセット動作およびリセット動作において説明したようにしてなされる。すなわち、図8に示したセット動作時には、ビット線BL1に0Vが印加され、ビット線BL2にセット電圧Vset固定値が印加され、ワード線WLに所定のワード線電位VgsetここではVgset1とするが印加される。また、図9に示したリセット動作時には、ビット線BL1に所定のリセット電圧ここではVreset1とするが印加され、ビット線BL2に0Vが印加され、ワード線WLに所定のワード線電位Vgreset固定値が印加される。なお、ここでは、ベリファイ動作を行いつつ記憶素子21が所望の抵抗値となるまで各ストレス印加工程を複数回行っている様子を、模式的に示している。ところで、このような記憶素子21では、長期的な信頼性を向上させるため、データ情報の保持特性を高めることが重要である。このデータの保持特性としては、上記したセット動作時およびリセット動作時の保持特性が挙げられる。ここで、デバイスが許容する範囲内で、セット動作およびリセット動作の際に前述した強セットストレス印加および強リセットストレス印加を行うすなわち、上記したVgset1,Vreset1をそれぞれ、できるだけ大きくするようにすれば、セット動作時およびリセット動作時のデータ保持特性が高まり、長期的な信頼性も向上するとも考えられる。ところがこの場合、例えば図10Dに模式的に示したように、初期状態では、セット抵抗Set抵抗とリセット抵抗Reset抵抗との間の分離幅が大きくなっており、セット動作時およびリセット動作時のデータ保持特性がいずれも高くなっているものの、長時間経過後にはこの分離幅が小さくなってしまうここでは分離幅がなくなってしまう。すなわち、強セットストレス印加および強リセットストレス印加を行った場合、セット動作時およびリセット動作時のデータ保持特性がいずれも経時劣化してしまい、記憶素子21における長期的な信頼性が低下してしまうことになる。一方で、逆に、セット動作およびリセット動作の際に弱セットストレス印加および弱リセットストレス印加を行ったVgset1,Vreset1をそれぞれ、できるだけ小さくした場合、初期状態の時点でセット抵抗よリセット抵抗との間の分離幅が小さいことから、同様に記憶素子21の長期的な信頼性は低いものとなる図10A参照。また、セット動作およびリセット動作のうち、一方の動作の際に相対的に強いストレス印加を行って他方の動作の際に相対的に弱いストレス印加を行った場合には、一方の動作のデータ保持特性は高くなるものの、他方の動作のデータ保持特性は低くなってしまう。すなわち、強セットストレス印加および弱リセットストレス印加を行ったVgset1を大きくしてVreset1を小さくした場合、セット動作のデータ保持特性は高くなるものの、リセット動作のデータ保持特性は低くなってしまう図10B参照。また、弱セットストレス印加および強リセットストレス印加を行ったVgset1を小さくしてVreset1を大きくした場合、リセット動作のデータ保持特性は高くなるものの、セット動作のデータ保持特性は低くなってしまう図10C参照。なお、これらの図10A~Dにおける初期状態とはサイクル直後の状態を意味し、長時間経過後とは熱加速試験後の状態を意味し、以下同様である。このように、比較例に係るセット動作およびリセット動作の手法では、これらの動作の際のストレス印加同士の強弱のバランスを適切に調整するのが困難であり、データ保持特性を高めるのも困難である。その結果、比較例に係る記憶素子21では、長期的な信頼性が低くなってしまう。これは、以下の理由によるものと推測される。すなわち、セット動作時のデータ保持特性は、その記憶素子21がこれまでに過去にどのような強さによりリセット動作のためのストレス印加がなされたのかに依存する一方、逆にリセット動作時のデータ保持特性は、その記憶素子21がこれまでに過去にどのような強さによりセット動作のためのストレス印加がなされたのかに依存するというものである。具体的には、過去に強リセットストレス印加がなされた記憶素子ではセット動作時のデータ保持特性が低下し、逆に、過去に強セットストレス印加がなされた記憶素子ではリセット動作時のデータ保持特性が低下する。換言すると、セット動作に有利なストレス印加がリセット動作時の保持特性には不利に働く一方、リセット動作に有利なストレス印加がセット動作時のデータ保持特性には不利に働くというトレードオフの関係にある。ここで、以上のことを図11に示した模式図を参照して説明すると、以下のようになる。すなわち、例えば図11Aに示したように、弱リセットストレス印加後に弱セットストレス印加を行った場合、この弱セットストレス印加により形成されたフィラメント符号P101参照が小さくなるために切れ易くなっており、セット動作時のデータ保持特性セット保持特性が低くなってしまう。一方、例えば図11Cに示したように、強リセットストレス印加後に強セットストレス印加を行った場合、この強セットストレス印加により形成されたフィラメント符号P103参照が長くなるために切れ易くなっており、同様にセット保持特性が低くなってしまう。また、例えば図11Bに示したように、弱セットストレス印加後に弱リセットストレス印加を行った場合、フィラメント符号P102参照の周囲に空乏層が形成されにくいことから高抵抗化が不十分となり、リセット動作時のデータ保持特性リセット保持特性が低くなってしまう。一方、例えば図11Dに示したように、強セットストレス印加後に強リセットストレス印加を行った場合、フィラメント符号P104参照の周囲に空乏層212Dが形成されるものの、フィラメント自体が残存し易いことから高抵抗化が不十分となり、同様にリセット保持特性が低くなってしまう。なお、図11中に示した強SET,弱SET,強RESET,弱RESETはそれぞれ、強セットストレス印加工程,弱セットストレス印加工程,強リセットストレス印加工程,弱リセットストレス印加工程を意味しており、以下同様である。また、図11中に示したnは、括弧内のストレス印加工程をn=1以上の整数回繰り返して行うことを意味しており、以下同様である。2-2.実施例これに対して本実施の形態の記憶装置1では、例えば図12~図17に示した実施例のようにして、上記比較例における問題長期的な信頼性低下の問題を解決している。ここで、図12は、本実施の形態の実施例に係るセット動作を流れ図で表わしたものであり、図13は、本実施の形態の実施例に係るリセット動作を流れ図で表わしたものである。また、図14は、実施例に係るセット動作をタイミング波形図で表わしたものであり、図15は、実施例に係るリセット動作をタイミング波形図で表わしたものである。これらの図14および図15において、Aはビット線BL1に印加される電圧のタイミング波形を、Bはビット線BL2に印加される電圧のタイミング波形を、Cはワード線WLに印加される電圧のタイミング波形を、それぞれ示す。まず、本実施の形態のセット動作およびリセット動作の際には、ワード線駆動部31およびビット線駆動部センスアンプ32以下、駆動部と称するは、以下のようにして段階的動作を行う。すなわち、駆動部は、記憶素子21における低抵抗状態および高抵抗状態のうちの一方の抵抗状態から他方の抵抗状態へと変化させる第1の動作と、他方の抵抗状態から一方の抵抗状態へと変化させる第2の動作と、のうちの第1の動作を実行する際に、この第1の動作に関する強ストレス印加工程を実施した後に第2の動作に関する弱ストレス印加工程を実施するというステップを、少なくとも1回以上繰り返して行った後、第1の動作に関する強ストレス印加工程を実施する。ここで、以下詳述するように、第1の動作とは、セット動作およびリセット動作のうちの一方の動作に対応し、第2の動作とは、これら2つの動作のうちの他方の動作に対応する。したがって、上記した強ストレス印加工程とは、前述した強セットストレス印加工程または強リセットストレス印加工程に対応し、上記した弱ストレス印加工程とは、前述した弱セットストレス印加工程または弱リセットストレス印加工程に対応する。セット動作具体的には、本実施の形態のセット動作時には、上記した第1の動作がセット動作となると共に第2の動作がリセット動作となることから、駆動部は以下のようにして段階的動作を行う。すなわち、このセット動作を実行する際に、駆動部は、強セットストレス印加工程を実施した後に弱リセットストレス印加工程を実施するというステップを少なくとも1回以上繰り返して行った後、強セットストレス印加工程を実施する。詳細には、駆動部は、例えば図12および図14に示したようにして段階的動作を行う。すなわち、まず、所定の変数パラメータA=1に設定する図12のステップS11。次いで、強セットストレス印加工程を行いステップS12、弱リセットストレス印加工程を行いステップS13、変数Aの値を1増加させステップS14、この変数Aの値が所定の閾値j上記したステップを繰り返す回数:1以上の整数よりも大きいのか否かを判定するステップS15。そして、この変数Aの値が閾値j以下である場合にはステップS15:N、ステップS12へと戻ってステップS12~S14の動作を繰り返して行う。一方、変数Aの値が閾値jよりも大きい場合にはステップS15:Y、次に強セットストレス印加工程を行いステップS16、図12に示した本実施の形態のセット動作段階的動作が終了となる。このような段階的動作を行う本実施の形態のセット動作では、例えば図16Aに示したように、イオンの空乏層の形成領域が小さくなるため符号P31参照、上記比較例のセット動作と比べ、セット動作時のデータ保持特性が向上する。リセット動作一方、本実施の形態のリセット動作時には、上記した第1の動作がリセット動作となると共に第2の動作がセット動作となることから、駆動部は以下のようにして段階的動作を行う。すなわち、このリセット動作を実行する際に、駆動部は、強リセットストレス印加工程を実施した後に弱セットストレス印加工程を実施するステップを少なくとも1回以上繰り返して行った後、強リセットストレス印加工程を実施する。詳細には、駆動部は、例えば図13および図15に示したようにして段階的動作を行う。すなわち、まず、所定の変数A=1に設定する図13のステップS21。次いで、強リセットストレス印加工程を行いステップS22、弱セットストレス印加工程を行いステップS23、変数Aの値を1増加させステップS24、この変数Aの値が所定の閾値k上記したステップを繰り返す回数:1以上の整数よりも大きいのか否かを判定するステップS25。そして、この変数Aの値が閾値k以下である場合にはステップS25:N、ステップS22へと戻ってステップS22~S24の動作を繰り返して行う。一方、変数Aの値が閾値kよりも大きい場合にはステップS25:Y、次に強リセットストレス印加工程を行いステップS26、図13に示した本実施の形態のリセット動作段階的動作が終了となる。このような段階的動作を行う本実施の形態のリセット動作では、例えば図16Bに示したように、空乏層212D内におけるフィラメントの残存領域が小さくなるため符号P32参照、上記比較例のリセット動作と比べ、リセット動作時のデータ保持特性が向上する。ここで、図14および図15中に示したように、強セットストレス印加工程時のワード線電位をVgset2、弱セットストレス印加工程時のワード線電位をVgset3、強リセットストレス印加工程時のリセット電圧をVreset2、弱リセットストレス印加工程時のリセット電圧をVreset3とすると、以下の関係式5式および6式が成り立つ。Vgset3<Vgset2......5Vreset3<Vreset2......6このように、本実施の形態のセット動作およびリセット動作では、目的とする第1の動作セット動作またはリセット動作を行う際に有利となる相対的に弱い第2の動作リセット動作またはセット動作が実施された後に、相対的に強い第1の動作が実施されることにより、段階的動作の全体として、目的とする第1の動作が実行される。これにより、第1の動作と第2の動作との間での動作の強弱バランスが適切に調整され、その結果、目的とする第1の動作時のデータ保持特性が向上する。すなわち、例えば図17に示したように、上記比較例とは異なり、長時間経過後においてもセット抵抗とリセット抵抗との間の分離幅が大きくなり、セット動作およびリセット動作の双方におけるデータ保持特性が高くなる。なお、従来技術として、記憶素子21に対するべリファイ動作を行う際に、セット動作時のワード線電位Vgsetおよびリセット電圧Vresetの値をそれぞれ、例えば各印加パルスの波高値を用いて段階的に高くしていく手法がある。本実施の形態においてこの手法を用いる際には、上記した5~6式の関係を満たしつつ、セット動作時のワード線電位Vgsetおよびリセット電圧Vresetの値をそれぞれ段階的に高くしていくようにすればよい。以上のように本実施の形態では、上記第1の動作セット動作またはリセット動作を実行する際に、この第1の動作に関する強ストレス印加工程を実施した後に第2の動作に関する弱ストレス印加工程を実施するというステップを少なくとも1回以上繰り返して行った後、第1の動作に関する強ストレス印加工程を実施する、という段階的動作を行うようにしたので、目的とする第1の動作時のデータ保持特性を高めることができ、記憶素子21における長期的な信頼性を向上させることが可能となる。<変形例>続いて、上記実施の形態の変形例変形例1~3について説明する。なお、上記実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。[変形例1]図18は、変形例1に係るセット動作およびリセット動作をモード遷移図で表わしたものである。具体的には、モードA~Dの4つのモード動作モード間での状態遷移を表している。ここで、モードAとは、セット動作を実行する際とリセット動作を実行する際の双方において、上記実施の形態実施例で説明した段階的動作図12~図15で示した動作を行う動作モードである。一方、モードDとは、セット動作を実行する際とリセット動作を実行する際の双方において、上記比較例で説明した従来の一般的な動作図8~図9で示した動作を行う動作モードである。また、モードBとは、セット動作を実行する際には上記実施例で説明した段階的動作を行うと共に、リセット動作を実行する際には上記比較例で説明した従来の一般的な動作を行う動作モードである。モードCとは、逆に、リセット動作を実行する際には上記実施例で説明した段階的動作を行うと共に、セット動作を実行する際には上記比較例で説明した従来の一般的な動作を行う動作モードである。本変形例では、例えば、上記した4つのモードA~Dが、相互に切替可能となっている。ただし、これらのモードA~Dのうちの一部のモード間では、そのような切り替えを行わないようにしてもよい。ここで、このようなモード間の切り替えは、ユーザの操作に応じて行われる手動で行われるようにしてもよいし、あるいは、記憶装置1内での自動制御により行われるようにしてもよい。例えば、通常使用時にはモードD従来の手法を用いてセット動作およびリセット動作を行う一方、データを長期間保持する必要があるときには、モードAを用いてセット動作およびリセット動作を行うことにより長期信頼性を確保するようにする。あるいは、モードDを用いてデータを一時的に記憶格納させておき、記憶素子21へのアクセスがないときに、自動的にモードAを用いてデータの再格納を行うようにする。このようにして本変形例では、使用状況や必要性に応じてセット動作およびリセット動作の手法を自在に切り替えることができ、ユーザの利便性を向上させることが可能となる。また、上記実施の形態で説明した段階的動作は、従来の手法と比べて動作時間駆動時間が相対的に長くなる傾向にあることから、このような動作モードの切り替えを適宜行うことにより、長期的な信頼性を確保しつつ動作時間が長くなるのを最低限に抑えることも可能となる。なお、この段階的動作の際には、前述したステップの繰り返し回数を多くするのに応じて、長期的な信頼性をより向上させることができる一方、繰り返し回数を少なくするのに応じて、動作時間を短く抑えることができる。[変形例2]図19は、変形例2に係る記憶素子記憶素子21Aの断面構成を表したものである。本変形例の記憶素子21Aは、PCMPhaseChangeMemory:相変化型メモリにより構成されている。この記憶素子21Aは、下部電極211と上部電極213との間に、例えばGe2Sb2Te5などのGeSbTe合金よりなる記憶層214を有している。この記憶層214では、電流の印加により結晶状態と非晶質状態アモルファス状態との相変化を生じ、この相変化に伴って抵抗値抵抗状態が可逆的に変化するようになっている。本変形例の記憶素子21Aでは、下部電極211と上部電極213との間に正電圧または負電圧が印加されると、記憶層214が、高抵抗の非晶質状態から低抵抗の結晶状態へとまたは、低抵抗の結晶状態から高抵抗の非晶質状態へ変化する。このような過程を繰り返すことにより、記憶素子21Aに対して、情報の書き込み、および書き込まれた情報の消去を繰り返し行うことができる。[変形例3]図20は、変形例3に係る記憶素子記憶素子21Bの断面構成を表したものである。本変形例の記憶素子21Bは、ReRAMResistiveRandomAccessMemory:抵抗変化型メモリにより構成されている。記憶素子21Bは、下部電極211と上部電極213との間に、NiO,TiO2,PrCaMnO3などの酸化物よりなる記憶層215を有しており、この酸化物への電圧の印加により抵抗値抵抗状態が可逆的に変化するようになっている。本変形例の記憶素子21Bでは、下部電極211と上部電極213との間に正電圧または負電圧が印加されると、記憶層215が高抵抗状態から低抵抗状態へとまたは、低抵抗状態から高抵抗状態へ変化する。このような過程を繰り返すことにより、記憶素子21Bに対して、情報の書き込み、および書き込まれた情報の消去を繰り返し行うことができる。[その他の変形例]以上、実施の形態および変形例を挙げて本発明を説明したが、本発明はこれらの実施の形態等に限定されず、種々の変形が可能である。例えば、上記実施の形態等において説明した各層の材料などは限定されるものではなく、他の材料としてもよい。また、上記実施の形態等では、記憶素子21,21A,21B等の構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。更に、本発明に適用される記憶素子としては、上記実施の形態等で説明した記憶素子21,21A,21Bには限られない。すなわち、印加される電圧の極性に応じて可逆的に抵抗状態が変化する記憶素子であれば、他の構成の記憶素子を用いるようにしてもよい。"