プロセスを実行する命令制御部からのアクセス要求に含まれる仮想アドレスを物理アドレスに変換するアドレス変換装置において、仮想アドレスと物理アドレスとの対応関係を示す第1のアドレス情報と、前記第1のアドレス情報が有効であるかを示す有効情報と、前記第1のアドレス情報に対応するコンテキスト情報が前記アクセス要求に含まれるコンテキスト情報と一致するかを示す一致情報と、を保持する第1のエントリを複数有する第1のアドレス変換部と、前記複数の第1のエントリの各々に保持された第1のアドレス情報のアドレスモードを示すコンテキスト情報を、前記複数の第1のエントリの各々に対応して保持する情報保持部と、前記アクセス要求に含まれるコンテキスト情報と、前記情報保持部に保持されたコンテキスト情報を比較するとともに、前記比較した結果が一致する場合、一致する前記情報保持部に保持されたコンテキスト情報に対応する第1のエントリに保持された一致情報を、コンテキスト情報の一致を示すように変更する比較部と、前記複数の第1のエントリのうち、有効情報が有効を示しかつ一致情報が一致を示す第1のエントリから、前記アクセス要求に含まれる仮想アドレスと同一の仮想アドレスを含む第1のアドレス情報を検索し、検索した第1のアドレス情報に含まれる物理アドレスを出力する制御部と、を有することを特徴とするアドレス変換装置。前記アドレス変換装置はさらに、仮想アドレスと物理アドレスとの対応関係を示す第2のアドレス情報を保持する第2のエントリを複数有する第2のアドレス変換部を有し、前記制御部は、前記複数の第1のエントリから、前記アクセス要求に含まれる仮想アドレスと同一の仮想アドレスを含む第1のアドレス情報を検索できない場合、前記複数の第2のエントリから、前記アクセス要求に含まれる仮想アドレスと同一の仮想アドレスを含む第2のアドレス情報を検索し、検索した第2のアドレス情報に含まれる物理アドレスを出力することを特徴とする請求項1記載のアドレス変換装置。前記命令制御部は、複数のステージを有するパイプラインを備え、前記比較部は、前記パイプラインが有する複数のステージのうち、第1のステージで、前記アクセス要求に含まれるコンテキスト情報と、前記情報保持部に保持されたコンテキスト情報を比較し、前記制御部は、前記複数のステージにおける前記第1のステージの次の第2のステージで、前記複数の第1のエントリのうち、有効情報が有効を示しかつ一致情報が一致を示す第1のエントリから、前記アクセス要求に含まれる仮想アドレスと同一の仮想アドレスを含む第1のアドレス情報を検索することを特徴とする請求項1又は2記載のアドレス変換装置。前記比較部は、前記アクセス要求に含まれるコンテキスト情報と、前記情報保持部が有する複数の第1のエントリに保持されたコンテキスト情報の全てを同時に比較することを特徴とする請求項1~3の何れか1項に記載のアドレス変換装置。前記制御部は、前記複数の第1のエントリのうち、前記複数の第1のエントリの全てから、有効情報が有効を示しかつ一致情報が一致を示し、前記アクセス要求に含まれる仮想アドレスと同一の仮想アドレスを含む第1のアドレス情報を同時に検索することを特徴とする請求項1~4の何れか1項に記載のアドレス変換装置。前記制御部は、プロセスの切り替え時に、切り替え後のプロセスに対応するコンテキスト情報を保持する第1のエントリの有効情報が有効である旨を示すように変更することを特徴とする請求項1~5の何れか1項に記載のアドレス変換装置。仮想アドレスと物理アドレスとの対応関係を示す第1のアドレス情報と、前記第1のアドレス情報が有効であるかを示す有効情報と、前記第1のアドレス情報に対応するコンテキスト情報がアクセス要求に含まれるコンテキスト情報と一致するかを示す一致情報を保持する第1のエントリを複数有する第1のアドレス変換部と、前記複数の第1のエントリの各々に保持された第1のアドレス情報のアドレスモードを示すコンテキスト情報を、前記複数の第1のエントリの各々に対応して保持する情報保持部を有し、プロセスを実行する命令制御部からのアクセス要求に含まれる仮想アドレスを物理アドレスに変換するアドレス変換装置の制御方法において、前記アドレス変換装置が有する比較部が、前記アクセス要求に含まれるコンテキスト情報と、前記情報保持部に保持されたコンテキスト情報を比較し、前記比較した結果が一致する場合、前記比較部が、一致した前記情報保持部に保持されたコンテキスト情報に対応する第1のエントリに保持された一致情報を、コンテキスト情報の一致を示すように変更し、前記アドレス変換装置が有する制御部が、前記複数の第1のエントリのうち、有効情報が有効を示しかつ一致情報が一致を示す第1のエントリから、前記アクセス要求に含まれる仮想アドレスと同一の仮想アドレスを含む第1のアドレス情報を検索し、前記制御部が、前記検索した第1のアドレス情報に含まれる物理アドレスを出力する、ことを特徴とするアドレス変換装置の制御方法。プロセスを実行するとともに、仮想アドレスを含むアクセス要求を出力する命令制御部と、仮想アドレスと物理アドレスとの対応関係を示す第1のアドレス情報と、前記第1のアドレス情報が有効であるかを示す有効情報と、前記第1のアドレス情報に対応するコンテキスト情報が前記アクセス要求に含まれるコンテキスト情報と一致するかを示す一致情報と、を保持する第1のエントリを複数有する第1のアドレス変換部と、前記複数の第1のエントリの各々に保持された第1のアドレス情報のアドレスモードを示すコンテキスト情報を、前記複数の第1のエントリの各々に対応して保持する情報保持部と、前記アクセス要求に含まれるコンテキスト情報と、前記情報保持部に保持されたコンテキスト情報を比較するとともに、前記比較した結果が一致する場合、一致する前記情報保持部に保持されたコンテキスト情報に対応する第1のエントリに保持された一致情報を、コンテキスト情報の一致を示すように変更する比較部と、前記複数の第1のエントリのうち、有効情報が有効を示しかつ一致情報が一致を示す第1のエントリから、前記アクセス要求に含まれる仮想アドレスと同一の仮想アドレスを含む第1のアドレス情報を検索し、検索した第1のアドレス情報に含まれる物理アドレスを出力する制御部と、を有することを特徴とする演算処理装置。一般に、複数のプロセスが動作する場合には、プロセス毎に異なる仮想アドレス空間が割り当てられる。すなわち、プロセス毎に仮想アドレスと物理アドレスとの対応関係が異なる。したがって、同じアドレスモードでプロセスを切り替えることによりコンテキストスイッチが発生し、コンテキストレジスタの情報が書き替えられると、書き替え前にマイクロTLBに登録されていたアドレスモードの情報エントリは、異なるコンテキストの情報であるので使用できない。そのため、書き替え前に登録されていたアドレスモードのマイクロTLBに登録済みの情報エントリについては、有効フラグV102を落とすことによりすべて無効化する。つまり、同じアドレスモードでコンテキストがAからBに変わった場合には、そのアドレスモードのマイクロTLBの登録情報エントリはすべて無効化される。その後、再度コンテキストが変わり、コンテキストがBからAに戻った場合には、コンテキストがAの情報はマイクロTLBに登録されていないため、マイクロTLBのエントリがヒットせずにアドレス変換に時間を要する結果となり、性能の低下を招いていた。例えば、OSオペーレーティングシステムのいわゆる特権モードとユーザモードの切り替えが頻繁に行われると、マイクロTLBの登録情報の無効化フラッシュが頻繁に発生し、性能が低下してしまう。1つの側面では、本発明は、アドレス変換に係る検索範囲を絞ることを可能とすることを目的とする。アドレス変換装置の一態様は、プロセスを実行する命令制御部からのアクセス要求に含まれる仮想アドレスを物理アドレスに変換するアドレス変換装置において、仮想アドレスと物理アドレスとの対応関係を示す第1のアドレス情報と、第1のアドレス情報が有効であるかを示す有効情報と、第1のアドレス情報に対応するコンテキスト情報がプロセスを実行する命令制御部からのアクセス要求に含まれるコンテキスト情報と一致するかを示す一致情報とを保持する第1のエントリを複数有する第1のアドレス変換部と、複数の第1のエントリの各々に保持された第1のアドレス情報のアドレスモードを示すコンテキスト情報を、複数の第1のエントリの各々に対応して保持する情報保持部と、アクセス要求に含まれるコンテキスト情報と、情報保持部に保持されたコンテキスト情報を比較するとともに、比較した結果が一致する場合、一致する情報保持部に保持されたコンテキスト情報に対応する第1のエントリに保持された一致情報を、コンテキスト情報の一致を示すように変更する比較部と、複数の第1のエントリのうち、有効情報が有効を示しかつ一致情報が一致を示す第1のエントリから、アクセス要求に含まれる仮想アドレスと同一の仮想アドレスを含む第1のアドレス情報を検索し、検索した第1のアドレス情報に含まれる物理アドレスを出力する制御部とを有する。一実施態様では、アドレス変換に係る検索範囲を絞ることができる。以下、本発明の実施形態を図面に基づいて説明する。図1は、本発明の一実施形態におけるプロセッサシステムの構成例を示す図である。図1において、11は演算処理装置としてのCPUCentralProcessingUnitであり、17は主記憶部である。CPU11は、命令制御部演算部12と、1次キャッシュL1キャッシュ14及びアドレス変換バッファTLB:TranslationLookasideBuffer部15を有する1次キャッシュ部13と、2次キャッシュL2キャッシュ16とを有する。CPU11命令制御部演算部12、1次キャッシュ部13、2次キャッシュ16は、例えば1つのチップに形成され、図示しないバス等を介してメインメモリ等の主記憶部17と接続されている。命令制御部演算部12は、CPU11が実行する命令処理の制御や命令に基きデータに対する演算を行う。命令制御部演算部12は、処理すべき命令や命令の対象となるデータを記憶装置から読み込み、読み込んだ命令を解釈して解釈結果に従い演算等を行う。1次キャッシュ14、2次キャッシュ16、主記憶部17は、命令制御部演算部12が読み込む命令やデータ、及び命令制御部演算部12から出力される演算結果等を記憶する記憶装置である。1次キャッシュ14は、2次キャッシュ16に記憶される情報命令、データ等の一部が記憶され、命令制御部演算部12からの要求に対して2次キャッシュ16よりも高速に命令やデータ等を応答することが可能である。2次キャッシュ16には、主記憶部17に記憶される命令、データ等の一部が記憶される。また、主記憶部17には、仮想アドレスから物理アドレスへのアドレス変換を行う際に用いられるアドレス変換テーブル仮想アドレスと物理アドレスとの対応関係を示す情報が記憶されている。TLB部15は、この仮想アドレスから物理アドレスへのアドレス変換テーブルの情報の一部を保持キャッシュし、命令制御部演算部12から出力された仮想アドレスを物理アドレスに変換する。データの読み込み等の要求が命令制御部演算部12から発行されると、まずTLB部15にて仮想アドレスを物理アドレスに変換し、物理アドレスを用いて記憶装置1次キャッシュ14、2次キャッシュ16、主記憶部17に対してアクセスを行う。そして、要求に対応するデータが1次キャッシュ14に存在する場合には、1次キャッシュ14から命令制御部演算部12にデータが供給される。要求に対応するデータが1次キャッシュ14に存在しない場合には、2次キャッシュ16を検索し、2次キャッシュ16に存在すれば、2次キャッシュ16から1次キャッシュ14を介して命令制御部演算部12にデータが供給される。要求に対応するデータが2次キャッシュ16にも存在しない場合には、主記憶部17から2次キャッシュ16及び1次キャッシュ14を介して命令制御部演算部12にデータが供給される。図2は、TLB部15の構成例を示す図である。本実施形態におけるTLB部15は、データキャッシュと同様に2階層の構造が用いられ、容量が小さいエントリ数が少ないが高速にアクセス可能なマイクロTLB21と、低速かつ大容量エントリ数が多いのメインTLB22とを有する。例えば、マイクロTLB21は参照方式としてフルアソシアティブ方式が用いられ、メインTLB22は参照方式としてセットアソシアティブ方式が用いられる。TLB部15は、命令制御部演算部12から要求REQが発行されると、要求REQにおいて指定された仮想アドレスVAを用いて情報を検索し、仮想アドレスVAを物理アドレスPAに変換する。本実施形態では、要求REQにおいて指定された仮想アドレスVAの上位部VAUVPNとコンテキストCTXTを用いてTLB部15での検索を行う。ここで、仮想アドレスVAにおける上位部VAUVPNは仮想ページ番号に相当する部分であり、仮想アドレスVAにおける残りの下位部VALPOFはページ内オフセットに相当する部分である。例えば、仮想アドレスVAを64ビット<63:0>とし、上位部VAUVPNを63~13ビット目<63:13>とし、下位部VALPOFを12~0ビット目<12:0>とする。コンテキストCTXT例えば13ビットは、OS等が動かすプロセスを識別するための情報プロセスを特定する情報である。まず、仮想アドレスVAの上位部VAUVPNとコンテキストCTXTを用いてマイクロTLB21を検索し、対応する物理アドレスの情報物理アドレスPAの上位部PAUPPNが検索されれば、検索された物理アドレスの情報が出力される。出力された情報を上位部PAUPPNとして下位部PALPOFと連結して、変換後のアドレスである物理アドレスPAが求められる。ここで、物理アドレスPAにおける上位部PAUPPNは物理ページ番号に相当する部分であり、物理アドレスPAにおける下位部PALPOFはページ内オフセットに相当する部分である。また、ページ内オフセットに相当する下位部PALPOFは、仮想アドレスVAでページ内オフセットに相当する下位部VALPOFを何ら変換していないものであり、等しいデータアドレス値である。例えば、物理アドレスPAを48ビット<47:0>とし、上位部PAUPPNを47~13ビット目<47:13>とし、下位部PALPOFを12~0ビット目<12:0>とする。マイクロTLB21を検索した結果、対応する物理アドレスの情報がマイクロTLB21にない場合には、仮想アドレスVAの上位部VAUVPNとコンテキストCTXTをメインTLB22に供給して、メインTLB22を検索する。対応する物理アドレスの情報物理アドレスPAの上位部PAUPPNがメインTLB22にあれば、その情報PHYADがメインTLB22からマイクロTLB21に出力され、マイクロTLB21に登録される。そして、再度マイクロTLB21の検索を行い、対応する物理アドレスの情報物理アドレスPAの上位部PAUPPNが出力される。なお、メインTLB22からの情報を登録するマイクロTLB21のエントリは、例えば後述する有効フラグやLRUアルゴリズム等を用いて適宜決定すれば良い。図3は、マイクロTLB21の構成例を示す図である。なお、図3には、第1~第3の3つのアドレスモードをもつアーキテクチャにおけるマイクロTLB21を一例として示している。マイクロTLB21は、コンテキスト比較部31、コンテキストレジスタ32、コンテキストアレイ33、及びCAMContentAddressableMemory:連想メモリ部34を有する。コンテキストレジスタ32は、第1~第3のレジスタ32-1~32-3を有する。第1のレジスタ32-1には、第1のアドレスモードのコンテキストCTXEaが保持される。同様に、第2のレジスタ32-2には、第2のアドレスモードのコンテキストCTXEbが保持され、第3のレジスタ32-3には、第3のアドレスモードのコンテキストCTXEcが保持される。コンテキストアレイ33は、CAM部34に保持されるエントリと同数のレジスタ33-iを有する。なお、iは添え字であり、i=1、2、3、...、Nの自然数である以下の説明においても同様。言い換えれば、コンテキストアレイ33のレジスタ33-iは、CAM部34に保持される各エントリEntry<i>に対応して設けられている。レジスタ33-iの各々には、CAM部34の対応するエントリ<i>のコンテキストCTXR<i>が保持される。コンテキスト比較部31は、コンテキストIDCTID、コンテキストレジスタ32に保持されているコンテキスト、及びコンテキストアレイ33に保持されているコンテキストが入力される。コンテキストIDCTIDは、アドレスモードを示す2ビットの情報である。コンテキスト比較部31は、コンテキストアレイ33のすべてのエントリについて、コンテキストレジスタ32に保持されているコンテキストとコンテキストアレイ33に保持されているコンテキストとをエントリ毎に比較する。すなわち、第1~第3のレジスタ32-1~32-3に保持されているコンテキストCTXEa、CTXEb、CTXEcとレジスタ33-iに保持されているコンテキストCTXR<i>とを比較する。コンテキスト比較部31は、現在のアドレスモードのコンテキストとレジスタ33-iに保持されているコンテキストCTXR<i>とが一致した場合には、そのエントリに対応するコンテキストマッチ信号CTXMTをアクティブにして出力する。つまり、コンテキスト比較部31は、CAM部34に保持されているエントリのコンテキストが現在のアドレスモードのコンテキストアクセス要求したプロセスのコンテキストと一致する場合にコンテキストマッチ信号CTXMTをアクティブにして出力する。図4にコンテキスト比較部の構成例を示す。なお、図4においては、1つのエントリ分に対応する構成のみを示しているが、コンテキスト比較部は図4に示す構成をCAM部34に保持されているエントリ数分有している。図4において、41、42、43は比較器である。比較器41は、コンテキストレジスタ32の第1のレジスタ32-1に保持されているコンテキストCTXEaと、コンテキストアレイ33のレジスタ33-iに保持されているコンテキストCTXR<i>とを比較する。比較器42は、コンテキストレジスタ32の第2のレジスタ32-2に保持されているコンテキストCTXEbと、コンテキストアレイ33のレジスタ33-iに保持されているコンテキストCTXR<i>とを比較する。比較器43は、コンテキストレジスタ32の第3のレジスタ32-3に保持されているコンテキストCTXEcと、コンテキストアレイ33のレジスタ33-iに保持されているコンテキストCTXR<i>とを比較する。比較器41、42、43は、対象のコンテキストが一致した場合に、出力をアクティブにする。そして、比較器41、42、43からの比較結果に応じた出力が、コンテキストIDCTIDに応じて選択され、コンテキストマッチ信号CTXMT<i>として出力される。第1のアドレスモードのときには比較器41の出力が選択されてコンテキストマッチ信号CTXMT<i>として出力される。また、第2のアドレスモードのときには比較器42の出力が、第3のアドレスモードのときには比較器43の出力がそれぞれコンテキストマッチ信号CTXMT<i>として選択され、出力される。図3に戻り、CAM部34は、タグ部とデータ部を有する。タグ部には、有効フラグV35、マッチフラグM36、及び仮想アドレスVAD<i>37がエントリ<i>として保持される。また、データ部には、仮想アドレスVAD<i>37に対応する物理アドレスPAD<i>38がエントリ<i>として保持される。有効フラグV35は、エントリが有効であるか無効であるかを示すものである。例えば、エントリが有効である場合には有効フラグV35を1とし、エントリが無効である場合には有効フラグV35を0とする。なお、本実施形態では、コンテキストレジスタが書き換えられても、書き換え前のコンテキストに対応するエントリの有効フラグV35はおとされずに無効化されずに維持される。マッチフラグM36は、エントリが現在のアドレスモードのコンテキストの情報であるか否かを示すものであり、対応するコンテキストマッチ信号CTXMT<i>がアクティブであればマッチフラグM36がオン1になる。CAM部34は、要求REQにおいて指定された仮想アドレスVAの上位部VAUVPNを検索用のタグとして使用し、全エントリエントリ<1>~エントリ<N>を並行動作により同時に検索する。そして、有効フラグV35が有効を示すとともにマッチフラグM36がオンであり、かつ仮想アドレスVAの上位部VAUVPNと仮想アドレスVADが一致する場合には、対応するエントリのエントリマッチ信号ENTMTをアクティブにして出力する。エントリマッチ信号ENTMTは、TLBエントリがヒットした場合にアクティブにされ、ミスの場合にインアクティブにされる。エントリマッチ信号ENTMTの一つがアクティブである場合、すなわちTLBエントリがヒットした場合には、ヒットしたエントリにおける物理アドレスPADがCAM部34より出力される。そして、出力された物理アドレスPADを上位部PAUPPNとして下位部PALPOFと連結して、変換後のアドレスである物理アドレスPAを求める。なお、マイクロTLBのエントリがヒットしなかった場合には、要求REQにおいて指定された仮想アドレス及びコンテキストをメインTLBに供給する。図5は、CAM部34の内部構成例を示す図である。なお、図5においては、1つのエントリ分に対応するTLBエントリのヒット/ミス判定に係る構成のみを示しているが、CAM部34は図5に示す構成をエントリ数分有している。図5において、51は比較器であり、52は3入力の論理積演算回路AND回路である。比較器51は、要求REQにおいて指定された仮想アドレスVAの上位部VAUとエントリの仮想アドレスVAD<i>37とを比較し、一致した場合には出力をアクティブ真にする。AND回路52は、有効フラグV35、マッチフラグM36、及び比較器51の出力が入力され、演算結果をエントリマッチ信号ENTMT<i>として出力する。図6は、メインTLB22の構成例を示す図である。図6には、2wayセットアソシアティブ方式を用いたメインTLB22を一例として示している。図6において、61はタグ部であり、62はデータ部であり、63-0、63-1は比較器である。タグ部61は、way0のタグ部61-0及びway1のタグ部61-1を有する。同様に、データ部62は、way0のデータ部62-0及びway1のデータ部62-1を有する。way0のタグ部61-0には、エントリが有効であるか無効であるかを示す有効フラグV、コンテキストCTX0<j>、及び仮想アドレスVADA0<j>がエントリとして保持される。同様に、way1のタグ部61-1には、エントリが有効であるか無効であるかを示す有効フラグV、コンテキストCTX1<j>、及び仮想アドレスVADA1<j>がエントリとして保持される。また、way0のデータ部62-0には、仮想アドレスVADA0<j>に対応する物理アドレスPAD0<j>がエントリとして保持され、way1のデータ部62-1には、仮想アドレスVADA1<j>に対応する物理アドレスPAD1<j>がエントリとして保持される。なお、jは添え字であり、j=1、2、3、の自然数である。メインTLB22では、要求REQにおいて指定された仮想アドレスVAの上位部VAUの一部である第2の上位部VAUBをインデックスタグINDEXとしてタグ部61-0、61-1及びデータ部62-0、62-1がそれぞれ参照される。タグ部61-0、61-1からはインデックスタグINDEXにより一意に特定されるエントリが比較器63-0、63-1に出力される。比較器63-0は、コンテキストCTXT及び仮想アドレスVAの上位部VAUの一部である第1の上位部VAUAと、タグ部61-0から出力されたエントリのコンテキストCTX0<j>及び仮想アドレスVADA0<j>とを比較する。その結果、コンテキストCTXTとコンテキストCTX0<j>、及び仮想アドレスVAの第1の上位部VAUAと仮想アドレスVADA0<j>がともに一致し、かつ有効フラグVが有効を示している場合には、エントリヒットとする。これにより、インデックスタグINDEXにより一意に特定され、データ部62-0から出力された物理アドレスPAD0<j>が、対応する物理アドレスPHYADとしてマイクロTLBに出力される。また、比較器63-1は、コンテキストCTXT及び仮想アドレスVAの第1の上位部VAUAと、タグ部61-1から出力されたエントリのコンテキストCTX1<j>及び仮想アドレスVADA1<j>とを比較する。その結果、コンテキストCTXTとコンテキストCTX1<j>、及び仮想アドレスVAの第1の上位部VAUAと仮想アドレスVADA1<j>がともに一致し、かつ有効フラグVが有効を示している場合には、エントリヒットとする。これにより、インデックスタグINDEXにより一意に特定され、データ部62-1から出力された物理アドレスPAD1<j>が、対応する物理アドレスPHYADとしてマイクロTLBに出力される。図7は、本実施形態におけるTLB検索に係るパイプライン処理を説明するための図である。図7には、マイクロTLBではエントリがヒットせずにメインTLBでエントリヒットして、そのデータをマイクロTLBに書き込むまでの処理を一例として示している。図7において、Pステージ及びTステージの処理は、マイクロTLBのパイプラインに係る処理であり、MPステージ、MTステージ、MMステージ、MBステージ及びMRステージの処理は、メインTLBのパイプラインに係る処理である。Pステージコンテキストアレイアクセスステージでは、マイクロTLBにおいてコンテキストアレイ33に対するアクセスを行う。そして、コンテキストレジスタ32に保持されているコンテキストとコンテキストアレイ33に保持されているコンテキストの比較がコンテキスト比較部31により行われる。すなわち、マイクロTLB21のCAM部34に保持されているエントリ<i>のコンテキストがアクセス要求したプロセスのコンテキスト現在のアドレスモードのコンテキストと一致するか否かの判定を行う。続く、TステージマイクロTLBアクセスステージでは、マイクロTLBにおいてCAM部34に対するアクセスを行う。要求REQにおいて指定された仮想アドレスVAに対応する物理アドレスPAの情報を持つエントリが、CAM部34に保持されているエントリの中に存在するか検索を行う。検索の結果、指定された仮想アドレスVAに対応する物理アドレスPAの情報を持つエントリがマイクロTLB21CAM部34に存在しない、すなわちヒットしない場合には、メインTLBに対して要求を発行しメインTLBのパイプラインに係る処理に移る。MPステージプライオリティステージでは、要求リクエストがいくつかあるので、その選択を行う。MTステージメインTLBアクセスステージでは、仮想アドレスVAの一部をインデックスタグとして使用し、メインTLB22のメモリタグ部61、データ部62に対するアクセスを行う。MMステージメインTLBマッチステージでは、メインTLB22のメモリタグ部61から読み出された結果の中に、要求REQにおいて指定された仮想アドレスVA等に対応するものが存在するか、マッチ回路である比較器63-0、63-1により判定する。MBステージエントリセレクトステージでは、MMステージでの判定の結果、指定された仮想アドレスVA等に対応するものが存在すると判定された場合に、メモリデータ部62から読み出された対応するデータが選択される。MRステージマイクロTLBライトステージでは、MBステージで選択されたデータをマイクロTLB21に書き込む登録する。MRステージにおけるマイクロTLB21への登録は、例えば有効フラグやLRUアルゴリズム等を用いて書き込むエントリを適宜決定し行われる。図8は、本実施形態におけるTLB検索処理の例を示すフローチャートである。図8に示す処理は、マイクロTLB21におけるコンテキストアレイ検索処理であり、図7に示したPステージのサイクルにおいて各エントリに対し並列して実行される。コンテキストアレイ検索処理では、コンテキストアレイ33のレジスタ33-iに保持されているコンテキストとコンテキストレジスタ32の第1~第3のレジスタ32-1~32-3に保持されているコンテキストとの比較判定が行われる。コンテキストアレイ検索処理が開始されると、ステップS11にて、コンテキスト比較部31は、レジスタ33-iに保持されているコンテキストCTXR<i>と第1のレジスタ32-1に保持されているコンテキストCTXEaが一致するか否かを判定する。一致すると判定した場合にはステップS12に進み、一致しないと判定した場合にはステップS13に進む。ステップS12にて、コンテキスト比較部31は、入力されるコンテキストIDCTIDに基づいて、アドレスモードが第1のアドレスモードであるか否かを判定する。アドレスモードが第1のアドレスモードであると判定した場合にはステップS17に進み、第1のアドレスモードではないと判定した場合にはステップS13に進む。ステップS13にて、コンテキスト比較部31は、レジスタ33-iに保持されているコンテキストCTXR<i>と第2のレジスタ32-2に保持されているコンテキストCTXEbが一致するか否かを判定する。一致すると判定した場合には、ステップS14に進み、一致しないと判定した場合にはステップS15に進む。ステップS14にて、コンテキスト比較部31は、アドレスモードが第2のアドレスモードであるか否かを判定し、第2のアドレスモードであると判定した場合にはステップS17に進み、第2のアドレスモードではないと判定した場合にはステップS15に進む。ステップS15にて、コンテキスト比較部31は、レジスタ33-iに保持されているコンテキストCTXR<i>と第3のレジスタ32-3に保持されているコンテキストCTXEcが一致するか否かを判定する。一致すると判定した場合には、ステップS16に進み、一致しないと判定した場合にはステップS18に進む。ステップS16にて、コンテキスト比較部31は、アドレスモードが第3のアドレスモードであるか否かを判定し、第3のアドレスモードであると判定した場合にはステップS17に進み、第3のアドレスモードではないと判定した場合にはステップS18に進む。エントリ<i>のコンテキストが現在のアドレスモードのコンテキストと一致すると判定した場合に進むステップS17にて、コンテキスト比較部31は、コンテキストマッチ信号CTXMT<i>をアクティブにして出力する。これにより、エントリ<i>のマッチフラグM36が1に設定され、処理が終了する。一方、そうでない場合に進むステップS18では、エントリ<i>のマッチフラグM36が0とされ、処理が終了する。なお、前述の説明では、レジスタ33-iに保持されているコンテキストと第1~第3のレジスタ32-1~32-3に保持されているコンテキストとの比較は、説明の便宜上、第1~第3のアドレスモードについて順に行うようにしているが、実際の動作では第1~第3のアドレスモードについて並列して行われる。図9は、本実施形態におけるTLB検索処理の例を示すフローチャートである。図9に示す処理は、マイクロTLB21におけるTLB検索処理であり、図7に示したTステージのサイクルにおいて各エントリに対し並列して実行される。TLB検索処理が開始されると、ステップS21にて、CAM部34は、エントリ<i>の有効フラグV35が1であるか否かを判定し、1であると判定した場合にはステップS22に進む。一方、エントリ<i>の有効フラグV35が1ではないと判定した場合には、エントリ<i>についてTLBエントリミスとして処理を終了する。ステップS22にて、CAM部34は、エントリ<i>のマッチフラグM36が1であるか否かを判定し、1であると判定した場合にはステップS23に進む。一方、エントリ<i>のマッチフラグM36が1ではないと判定した場合には、エントリ<i>についてTLBエントリミスとして処理を終了する。ステップS23にて、CAM部34は、エントリ<i>の仮想アドレス値VAD<i>37と要求REQにおいて指定された仮想アドレスVAの上位部VAUとが一致するか否かを判定する。その結果、一致すると判定した場合には、エントリ<i>についてTLBエントリヒットとして、また一致しないと判定した場合には、エントリ<i>についてTLBエントリミスとして、処理を終了する。なお、前述の説明では、説明の便宜上、有効フラグV35、マッチフラグM36、及び仮想アドレス値VAD<i>37に係る判定を順に行うようにしているが、実際の動作ではこれらの判定は並列して行われる。本実施形態によれば、あるアドレスモードでプロセスが切り替わることによりコンテキストスイッチが発生し、コンテキストレジスタ33の情報が書き替えられても、マイクロTLB21に登録されている情報を無効化せずに有効フラグV35をおとさずに保持する。また、マイクロTLB21に登録されている情報のコンテキストをコンテキストアレイ33にエントリ毎に保持する。また、マイクロTLB21にマッチフラグM36をエントリ毎に設け、そのマッチフラグM36によってマイクロTLB21に登録されている情報の有効性を判断する。マイクロTLB21では、命令制御部演算部12から発行されたアクセスの要求を受けると、Pステージのサイクルで、アクセス要求したプロセスのコンテキスト現在のアドレスモードのコンテキストと、コンテキストアレイ33に保持されているコンテキストとが一致するか否かを、コンテキスト比較部31により確認する。一致する場合には、そのエントリのマッチフラグM36をオン1にし、一致しない場合には、そのエントリのマッチフラグM36をオフ0にする。Pステージに続くTステージのサイクルで、マイクロTLB21のCAM部34にアクセスする際、マッチフラグM36も参照してマイクロTLB21の検索を行う。これにより、マッチフラグM36がオンであるエントリだけを対象とした、すなわちCAM部34に保持されているエントリの中から、アクセス要求したプロセスのコンテキストに対応するエントリだけを対象とした検索を行うことができる。また、プロセスが切り替わることによりコンテキストスイッチが発生し、コンテキストレジスタ33の情報が書き替えられると、切り替え後のコンテキストに対応するものではないエントリのマッチフラグM36はオフになるので、マイクロTLB21での仮想アドレスに係る検索からは除かれる。したがって、コンテキストレジスタ33の情報が書き替えられても、エントリの有効フラグV35をオフ、すなわちそのエントリの情報を無効化する必要がなく、元のプロセスに再度切り替わった場合にエントリミスの発生を抑制することができる。その結果、アドレス変換に要する時間の増加を抑制し、性能低下を抑えることができる。例えば、第1のアドレスモードでコンテキストがAであるときの情報が、エントリ<1>としてCAM部34に保持されているとする。そして、第1のアドレスモードで、かつコンテキストがAでアクセスの要求が発行されたとする。このとき、Pステージでの比較の結果、コンテキストが一致するので、エントリ<1>のマッチフラグM36がオンに設定され、有効なエントリとされる。さらに、Tステージでの参照において、要求において指定された仮想アドレスとエントリ<1>の仮想アドレスVAD<1>が一致した場合には、TLBエントリヒットとしてアドレス変換が行われ、対応する物理アドレスが求められる。この状態で、第1のアドレスモードでコンテキストがBへ切り替わった場合には、Pステージでの比較の結果、コンテキストが一致しないので、エントリ<1>のマッチフラグM36がオフに設定される。続く、Tステージでの参照においては、マッチフラグM36がオフであるので、エントリ<1>はTLBミスとなる。その後、再度第1のアドレスモードでコンテキストがAへ切り替わり、第1のアドレスモードで、かつコンテキストがAでアクセスの要求が発行された場合には、Pステージでの比較の結果、コンテキストが一致し、エントリ<1>のマッチフラグM36がオンに設定される。そして、Tステージでの参照において、エントリ<1>は有効なエントリとして参照される。なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。