"相対的に高電位な第1の電源電位が供給される第1の端子と、相対的に低電位な第2の電源電位が供給される第2の端子と、一方被制御端子が前記第1の端子に接続され、他方被制御端子が第1のノードに接続され、制御端子に第1の信号が供給される第1のトランジスタと、一方被制御端子が前記第1の端子に接続され、他方被制御端子が第2のノードに接続され、制御端子に前記第1の信号の反転信号が供給される第2のトランジスタと、一方被制御端子が前記第2の端子に接続され、他方被制御端子が第3のノードに接続され、制御端子に第2の信号が供給される第3のトランジスタと、一方被制御端子が前記第2の端子に接続され、他方被制御端子が第4のノードに接続され、制御端子に前記第2の信号の反転信号が供給される第4のトランジスタと、一方被制御端子が前記第1のノードに接続され、他方被制御端子が第1の出力ノードに接続され、制御端子に前記第2の信号の反転信号が供給される第5のトランジスタと、一方被制御端子が前記第2のノードに接続され、他方被制御端子が前記第1の出力ノードに接続され、制御端子に前記第2の信号が供給される第6のトランジスタと、一方被制御端子が前記第3のノードに接続され、他方被制御端子が前記第1の出力ノードに接続され、制御端子に前記第1の信号が供給される第7のトランジスタと、一方被制御端子が前記第4のノードに接続され、他方被制御端子が前記第1の出力ノードに接続され、制御端子に前記第1の信号の反転信号が供給される第8のトランジスタと、一方被制御端子が前記第1のノードに接続され、他方被制御端子が第2の出力ノードに接続され、制御端子に前記第2の信号が供給される第9のトランジスタと、一方被制御端子が前記第2のノードに接続され、他方被制御端子が前記第2の出力ノードに接続され、制御端子に前記第2の信号の反転信号が供給される第10のトランジスタと、一方被制御端子が前記第3のノードに接続され、他方被制御端子が前記第2の出力ノードに接続され、制御端子に前記第1の信号の反転信号が供給される第11のトランジスタと、一方被制御端子が前記第4のノードに接続され、他方被制御端子が前記第2の出力ノードに接続され、制御端子に前記第1の信号が供給される第12のトランジスタとを備える、論理回路。前記第1及び第2の出力ノードの論理は、互いに逆の論理である、請求項1に記載の論理回路。前記第1、第2、第5、第6、第9、及び第10のトランジスタと、前記第3、第4、第7、第8、第11、及び第12のトランジスタとは、互いに逆導電型のトランジスタである、請求項1または2に記載の論理回路。前記第1及び第2の出力ノードはそれぞれ、前記第1乃至第12のトランジスタのうちのいずれか2つを介して、前記第1及び第2の端子のいずれか一方に接続される、請求項1乃至3のいずれか一項に記載の論理回路。前記第1の信号が供給される第1の入力ノードと、前記第1の信号の反転信号が供給される第2の入力ノードと、前記第2の信号が供給される第3の入力ノードと、前記第2の信号の反転信号が供給される第4の入力ノードとを備え、前記第1、第7、第12のトランジスタの制御端子は前記第1の入力ノードに、前記第2、第8、第11のトランジスタの制御端子は前記第2の入力ノードに、前記第3、第6、第9のトランジスタの制御端子は前記第3の入力ノードに、前記第4、第5、第10のトランジスタの制御端子は前記第4の入力ノードに、それぞれ接続される、請求項1乃至4のいずれか一項に記載の論理回路。第1の信号を生成する第1の回路を含む第1の半導体装置と、前記第1の信号を伝送する第1の伝送線と、前記第1の信号が前記第1の伝送線を介して供給され、前記第1の信号を処理する第2の回路を含む第2の半導体装置と、を備え、前記第1及び第2の回路の少なくともいずれか一方は、論理回路を含み、前記論理回路は、相対的に高電位な第1の電源電位が供給される第1の端子と、相対的に低電位な第2の電源電位が供給される第2の端子と、一方被制御端子が前記第1の端子に接続され、他方被制御端子が第1のノードに接続され、制御端子に第1の信号が供給される第1のトランジスタと、一方被制御端子が前記第1の端子に接続され、他方被制御端子が第2のノードに接続され、制御端子に前記第1の信号の反転信号が供給される第2のトランジスタと、一方被制御端子が前記第2の端子に接続され、他方被制御端子が第3のノードに接続され、制御端子に第2の信号が供給される第3のトランジスタと、一方被制御端子が前記第2の端子に接続され、他方被制御端子が第4のノードに接続され、制御端子に前記第2の信号の反転信号が供給される第4のトランジスタと、一方被制御端子が前記第1のノードに接続され、他方被制御端子が第1の出力ノードに接続され、制御端子に前記第2の信号の反転信号が供給される第5のトランジスタと、一方被制御端子が前記第2のノードに接続され、他方被制御端子が前記第1の出力ノードに接続され、制御端子に前記第2の信号が供給される第6のトランジスタと、一方被制御端子が前記第3のノードに接続され、他方被制御端子が前記第1の出力ノードに接続され、制御端子に前記第1の信号が供給される第7のトランジスタと、一方被制御端子が前記第4のノードに接続され、他方被制御端子が前記第1の出力ノードに接続され、制御端子に前記第1の信号の反転信号が供給される第8のトランジスタと、一方被制御端子が前記第1のノードに接続され、他方被制御端子が第2の出力ノードに接続され、制御端子に前記第2の信号が供給される第9のトランジスタと、一方被制御端子が前記第2のノードに接続され、他方被制御端子が前記第2の出力ノードに接続され、制御端子に前記第2の信号の反転信号が供給される第10のトランジスタと、一方被制御端子が前記第3のノードに接続され、他方被制御端子が前記第2の出力ノードに接続され、制御端子に前記第1の信号の反転信号が供給される第11のトランジスタと、一方被制御端子が前記第4のノードに接続され、他方被制御端子が前記第2の出力ノードに接続され、制御端子に前記第1の信号が供給される第12のトランジスタと、を含むデータ処理システム。前記第1及び第2の出力ノードの論理は、互いに逆の論理である、請求項6に記載のデータ処理システム。前記第1、第2、第5、第6、第9、及び第10のトランジスタと、前記第3、第4、第7、第8、第11、及び第12のトランジスタとは、互いに逆導電型のトランジスタである、請求項6または7に記載のデータ処理システム。前記第1及び第2の出力ノードはそれぞれ、前記第1乃至第12のトランジスタのうちのいずれか2つを介して、前記第1及び第2の端子のいずれか一方に接続される、請求項6乃至8のいずれか一項に記載のデータ処理システム。前記第1の信号が供給される第1の入力ノードと、前記第1の信号の反転信号が供給される第2の入力ノードと、前記第2の信号が供給される第3の入力ノードと、前記第2の信号の反転信号が供給される第4の入力ノードと、を備え、前記第1、第7、第12のトランジスタの制御端子は前記第1の入力ノードに、前記第2、第8、第11のトランジスタの制御端子は前記第2の入力ノードに、前記第3、第6、第9のトランジスタの制御端子は前記第3の入力ノードに、前記第4、第5、第10のトランジスタの制御端子は前記第4の入力ノードに、それぞれ接続される、請求項6乃至9のいずれか一項に記載のデータ処理システム。しかしながら、これまでに知られているXORゲート回路には、素子数が多く、回路面積が大きくなってしまうという問題、通過するトランジスタの数が多く、遅延が大きくなってしまうという問題、回路自体がドライバ能力を持たず、波形が鈍ってしまうという問題など、各種の問題がある。そこで、これらの問題を解決できるXORゲート回路が求められている。本発明による論理回路は、相対的に高電位な第1の電源電位が供給される第1の端子と、相対的に低電位な第2の電源電位が供給される第2の端子と、一方被制御端子が前記第1の端子に接続され、他方被制御端子が第1のノードに接続され、制御端子に第1の信号が供給される第1のトランジスタと、一方被制御端子が前記第1の端子に接続され、他方被制御端子が第2のノードに接続され、制御端子に前記第1の信号の反転信号が供給される第2のトランジスタと、一方被制御端子が前記第2の端子に接続され、他方被制御端子が第3のノードに接続され、制御端子に第2の信号が供給される第3のトランジスタと、一方被制御端子が前記第2の端子に接続され、他方被制御端子が第4のノードに接続され、制御端子に前記第2の信号の反転信号が供給される第4のトランジスタと、一方被制御端子が前記第1のノードに接続され、他方被制御端子が第1の出力ノードに接続され、制御端子に前記第2の信号の反転信号が供給される第5のトランジスタと、一方被制御端子が前記第2のノードに接続され、他方被制御端子が前記第1の出力ノードに接続され、制御端子に前記第2の信号が供給される第6のトランジスタと、一方被制御端子が前記第3のノードに接続され、他方被制御端子が前記第1の出力ノードに接続され、制御端子に前記第1の信号が供給される第7のトランジスタと、一方被制御端子が前記第4のノードに接続され、他方被制御端子が前記第1の出力ノードに接続され、制御端子に前記第1の信号の反転信号が供給される第8のトランジスタと、一方被制御端子が前記第1のノードに接続され、他方被制御端子が第2の出力ノードに接続され、制御端子に前記第2の信号が供給される第9のトランジスタと、一方被制御端子が前記第2のノードに接続され、他方被制御端子が前記第2の出力ノードに接続され、制御端子に前記第2の信号の反転信号が供給される第10のトランジスタと、一方被制御端子が前記第3のノードに接続され、他方被制御端子が前記第2の出力ノードに接続され、制御端子に前記第1の信号の反転信号が供給される第11のトランジスタと、一方被制御端子が前記第4のノードに接続され、他方被制御端子が前記第2の出力ノードに接続され、制御端子に前記第1の信号が供給される第12のトランジスタとを備える、論理回路である。また、本発明による半導体装置は、上記論理回路である第1乃至第3の論理回路を含む第1の回路を備え、前記第1乃至第3の論理回路はそれぞれ、前記第1の信号が供給される第1の入力ノードと、前記第1の信号の反転信号が供給される第2の入力ノードと、前記第2の信号が供給される第3の入力ノードと、前記第2の信号の反転信号が供給される第4の入力ノードとを備え、前記第1、第7、第12のトランジスタの制御端子は前記第1の入力ノードに、前記第2、第8、第11のトランジスタの制御端子は前記第2の入力ノードに、前記第3、第6、第9のトランジスタの制御端子は前記第3の入力ノードに、前記第4、第5、第10のトランジスタの制御端子は前記第4の入力ノードに、それぞれ接続され、前記第1の論理回路の前記第1乃至第4の入力ノードに、それぞれ第1の入力信号、前記第1の入力信号の反転信号、第2の入力信号、及び前記第2の入力信号の反転信号を供給し、前記第2の論理回路の前記第1乃至第4の入力ノードに、それぞれ第3の入力信号、前記第3の入力信号の反転信号、第4の入力信号、及び前記第4の入力信号の反転信号を供給し、前記第3の論理回路の前記第1乃至第4の入力ノードに、それぞれ前記第1の論理回路の前記第1の出力ノード、前記第1の論理回路の前記第2の出力ノード、前記第2の論理回路の前記第1の出力ノード、前記第2の論理回路の前記第2の出力ノードが接続される、半導体装置である。また、本発明による第1のデータ処理システムは、上記半導体装置と、前記半導体装置を制御するコントローラとを備える、データ処理システムである。また、本発明による第2のデータ処理システムは、第1の信号を生成する第1の回路を含む第1の半導体装置と、前記第1の信号を伝送する第1の伝送線と、前記第1の信号が前記第1の伝送線を介して供給され、前記第1の信号を処理する第2の回路を含む第2の半導体装置と、を備え、前記第1及び第2の回路の少なくともいずれか一方は、論理回路を含み、前記論理回路は、相対的に高電位な第1の電源電位が供給される第1の端子と、相対的に低電位な第2の電源電位が供給される第2の端子と、一方被制御端子が前記第1の端子に接続され、他方被制御端子が第1のノードに接続され、制御端子に第1の信号が供給される第1のトランジスタと、一方被制御端子が前記第1の端子に接続され、他方被制御端子が第2のノードに接続され、制御端子に前記第1の信号の反転信号が供給される第2のトランジスタと、一方被制御端子が前記第2の端子に接続され、他方被制御端子が第3のノードに接続され、制御端子に第2の信号が供給される第3のトランジスタと、一方被制御端子が前記第2の端子に接続され、他方被制御端子が第4のノードに接続され、制御端子に前記第2の信号の反転信号が供給される第4のトランジスタと、一方被制御端子が前記第1のノードに接続され、他方被制御端子が第1の出力ノードに接続され、制御端子に前記第2の信号の反転信号が供給される第5のトランジスタと、一方被制御端子が前記第2のノードに接続され、他方被制御端子が前記第1の出力ノードに接続され、制御端子に前記第2の信号が供給される第6のトランジスタと、一方被制御端子が前記第3のノードに接続され、他方被制御端子が前記第1の出力ノードに接続され、制御端子に前記第1の信号が供給される第7のトランジスタと、一方被制御端子が前記第4のノードに接続され、他方被制御端子が前記第1の出力ノードに接続され、制御端子に前記第1の信号の反転信号が供給される第8のトランジスタと、一方被制御端子が前記第1のノードに接続され、他方被制御端子が第2の出力ノードに接続され、制御端子に前記第2の信号が供給される第9のトランジスタと、一方被制御端子が前記第2のノードに接続され、他方被制御端子が前記第2の出力ノードに接続され、制御端子に前記第2の信号の反転信号が供給される第10のトランジスタと、一方被制御端子が前記第3のノードに接続され、他方被制御端子が前記第2の出力ノードに接続され、制御端子に前記第1の信号の反転信号が供給される第11のトランジスタと、一方被制御端子が前記第4のノードに接続され、他方被制御端子が前記第2の出力ノードに接続され、制御端子に前記第1の信号が供給される第12のトランジスタと、を含む。本発明によれば、XORゲート回路及びXNORゲート回路として機能する論理回路を、12個という少数のトランジスタで構成できる。また、どの論理状態においても、論理回路の出力信号が論理回路内において通過するトランジスタの数が2個で足りるので、トランジスタを通過することによる遅延クリティカルパスを小さくすることができる。さらに、どの論理状態においても出力信号の電位が電源配線から供給される論理回路自身がドライバ能力を有するので、波形の鈍りを小さくすることができる。本発明の課題を解決する技術思想コンセプトの代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、図1aに示すように、第1の信号A及びその反転信号A_nと、第2の信号B及びその反転信号B_nを受け、第1の出力信号Yとその反転信号Y_nを生成する回路であり、相対的に高電位な第1の電源電位VPERIが供給される第1の端子と、相対的に低電位な第2の電源電位VSSが供給される第2の端子と、一方被制御端子が第1の端子VPERIに接続され、他方被制御端子が第1のノードn1に接続され、制御端子に第1の信号Aが供給される第1のトランジスタT1と、一方被制御端子が第1の端子VPERIに接続され、他方被制御端子が第2のノードn2に接続され、制御端子に反転信号A_nが供給される第2のトランジスタT2と、一方被制御端子が第2の端子VSSに接続され、他方被制御端子が第3のノードn3に接続され、制御端子に第2の信号Bが供給される第3のトランジスタT3と、一方被制御端子が第2の端子VSSに接続され、他方被制御端子が第4のノードn4に接続され、制御端子に反転信号B_nが供給される第4のトランジスタT4と、一方被制御端子が第1のノードn1に接続され、他方被制御端子が第1の出力ノードo1Yに接続され、制御端子に反転信号B_nが供給される第5のトランジスタT5と、一方被制御端子が第2のノードn2に接続され、他方被制御端子が第1の出力ノードo1Yに接続され、制御端子に第2の信号Bが供給される第6のトランジスタT6と、一方被制御端子が第3のノードn3に接続され、他方被制御端子が第1の出力ノードo1Yに接続され、制御端子に第1の信号Aが供給される第7のトランジスタT7と、一方被制御端子が第4のノードn4に接続され、他方被制御端子が第1の出力ノードo1Yに接続され、制御端子に反転信号A_nが供給される第8のトランジスタT8と、一方被制御端子が第1のノードn1に接続され、他方被制御端子が第2の出力ノードo2Y_nに接続され、制御端子に第2の信号Bが供給される第9のトランジスタT9と、一方被制御端子が第2のノードn2に接続され、他方被制御端子が第2の出力ノードo2Y_nに接続され、制御端子に反転信号B_nが供給される第10のトランジスタT10と、一方被制御端子が第3のノードn3に接続され、他方被制御端子が第2の出力ノードo2Y_nに接続され、制御端子に反転信号A_nが供給される第11のトランジスタT11と、一方被制御端子が第4のノードn4に接続され、他方被制御端子が第2の出力ノードo2Y_nに接続され、制御端子に第1の信号Aが供給される第12のトランジスタT12とを備える、論理回路である。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1aは、本発明の第1の実施の形態による論理回路1の回路図である。同図に示すように、論理回路1は、第1乃至第12のトランジスタT1~T12を有している。本実施の形態では、第1,第2,第5,第6,第9,及び第10の各トランジスタT1,T2,T5,T6,T9,T10と、第3,第4,第7,第8,第11,及び第12の各トランジスタT3,T4,T7,T8,T11,T12とでは、導電型が互いに逆となっている。具体的には、前者がP型チャネルMOSトランジスタであるのに対し、後者はN型チャネルMOSトランジスタである。図1bは、図1aに示した論理回路1の回路記号である。同図に示すように、論理回路1は、第1乃至第4の入力ノードi1~i4と、第1及び第2の出力ノードo1,o2とを有している。第1乃至第4の入力ノードi1~i4には、それぞれ第1の信号A、第1の信号Aの反転信号A_n、第2の信号B、第2の信号Bの反転信号B_nが供給される。また、第1及び第2の出力ノードo1,o2からは、出力信号Y、出力信号Yの反転信号Y_nがそれぞれ出力される。なお、本明細書において信号名の末尾に_nが付されている信号及び信号名の先頭に/が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。第1乃至第12のトランジスタT1~T12の詳しい接続関係は上述したとおりであるが、別の言い方で再度説明すると、第1のトランジスタT1は電源電位VPERIとノードn1の間に接続される。同様に、第2のトランジスタT2は電源電位VPERIとノードn2の間に接続される。第3のトランジスタT3は電源電位VSSとノードn3の間に接続される。第4のトランジスタT4は電源電位VSSとノードn4の間に接続される。さらに、第5及び第7のトランジスタT5,T7は、ノードn1とノードn3の間に、この順で直列に接続される。同様に、第9及び第11のトランジスタT9,T11は、ノードn1とノードn3の間に、この順で直列に接続される。また、第6及び第8のトランジスタT6,T8は、ノードn2とノードn4の間に、この順で直列に接続される。第10及び第12のトランジスタT10,T12は、ノードn2とノードn4の間に、この順で直列に接続される。第1の入力ノードi1は、第1,第7,第12のトランジスタT1,T7,T12の各制御端子と接続される。したがって、これらのトランジスタの制御端子には第1の信号Aが供給される。第2の入力ノードi2は、第2,第8,第11のトランジスタT2,T8,T11の各制御端子と接続される。したがって、これらのトランジスタの制御端子には第1の信号Aの反転信号A_nが供給される。第3の入力ノードi3は、第3,第6,第9のトランジスタT3,T6,T9の各制御端子と接続される。したがって、これらのトランジスタの制御端子には第2の信号Bが供給される。第4の入力ノードi4は、第4,第5,第10のトランジスタT4,T5,T10の各制御端子と接続される。したがって、これらのトランジスタの制御端子には第2の信号Bの反転信号B_nが供給される。第1の出力ノードo1は、トランジスタT5,T7の接続点とトランジスタT6,T8の接続点との両方に接続される。また、第2の出力ノードo2は、トランジスタT9,T11の接続点とトランジスタT10,T12の接続点との両方に接続される。図2ab及び図3abは、論理回路1の動作の説明図である。図2aは、第1の信号Aと第2の信号Bの論理レベルがともに0である場合を示している。この場合にオンとなるトランジスタは、第1,第4,第6,第8,第9,第11の各トランジスタT1,T4,T6,T8,T9,T11である。したがって、同図に示すように、第1の出力ノードo1は、第4及び第8のトランジスタT4,T8を介して電源電位VSSに接続される。つまり、出力信号Yの論理レベルは0となる。一方、第2の出力ノードo2は、第1及び第9のトランジスタT1,T9を介して電源電位VPERIに接続される。つまり、出力信号Y_nの論理レベルは1となる。図2bは、第1の信号Aの論理レベルが0、第2の信号Bの論理レベルが1である場合を示している。この場合にオンとなるトランジスタは、第1,第3,第5,第8,第10,第11の各トランジスタT1,T3,T5,T8,T10,T11である。したがって、同図に示すように、第1の出力ノードo1は、第1及び第5のトランジスタT1,T5を介して電源電位VPERIに接続される。つまり、出力信号Yの論理レベルは1となる。一方、第2の出力ノードo2は、第3及び第11のトランジスタT3,T11を介して電源電位VSSに接続される。つまり、出力信号Y_nの論理レベルは0となる。図3aは、第1の信号Aの論理レベルが1、第2の信号Bの論理レベルが0である場合を示している。この場合にオンとなるトランジスタは、第2,第4,第6,第7,第9,第12の各トランジスタT2,T4,T6,T7,T9,T12である。したがって、同図に示すように、第1の出力ノードo1は、第2及び第6のトランジスタT2,T6を介して電源電位VPERIに接続される。つまり、出力信号Yの論理レベルは1となる。一方、第2の出力ノードo2は、第4及び第12のトランジスタT4,T12を介して電源電位VSSに接続される。つまり、出力信号Y_nの論理レベルは0となる。図3bは、第1の信号Aと第2の信号Bの論理レベルがともに1である場合を示している。この場合にオンとなるトランジスタは、第2,第3,第5,第7,第10,第12の各トランジスタT2,T3,T5,T7,T10,T12である。したがって、同図に示すように、第1の出力ノードo1は、第3及び第7のトランジスタT3,T7を介して電源電位VSSに接続される。つまり、出力信号Yの論理レベルは0となる。一方、第2の出力ノードo2は、第2及び第10のトランジスタT2,T10を介して電源電位VPERIに接続される。つまり、出力信号Y_nの論理レベルは1となる。図4は、論理回路1の動作波形を示す図である。同図の横軸は時間、縦軸は電圧である。同図には、信号A,A_n,B,B_n,Y,Y_nのそれぞれについて、波形を示している。また、同図に示すケース1~4は、第1の信号Aと第2の信号Bの論理レベルの組み合わせが、それぞれ0,10,01,11,0である場合を示している。図4に示すように、ケース1で第1の信号Aの論理レベルが0、第2の信号Bの論理レベルが1となると、これに応じて信号Yの論理レベルが1となる。ケース2で第1の信号Aの論理レベルが0、第2の信号Bの論理レベルが0となると、これに応じて信号Yの論理レベルが0となる。ケース3で第1の信号Aの論理レベルが1、第2の信号Bの論理レベルが1となると、これに応じて信号Yの論理レベルが0となる。ケース4で第1の信号Aの論理レベルが1、第2の信号Bの論理レベルが0となると、これに応じて信号Yの論理レベルが1となる。以上の説明から明らかなように、論理回路1の出力信号Yは、第1及び第2の信号A,Bの排他的論理和XORとなっている。また、出力信号Y_nは、第1及び第2の信号A,Bの否定排他的論理和XNORとなっている。このように、論理回路1では、XORゲート回路及びXNORゲート回路の両方を、12個という少数のトランジスタで実現している。別の言い方をすれば、12個のトランジスタが一体としてXOR論理、XNOR論理の両方を生成している。また、図2ab及び図3abを参照して説明したように、どの論理状態においても、論理回路1の出力信号Y,Y_nが論理回路1内において通過するトランジスタは2個となっている。したがって、トランジスタを通過することによる遅延を小さくすることが可能になっている。さらに、論理回路1では、図2ab及び図3abを参照して説明したように、どの論理状態においても、出力信号Y,Y_nの電位が電源配線から供給される。これは、論理回路1自身がドライバ能力を有するということを意味し、これにより、出力信号Y,Y_nの波形の鈍りを小さくすることが可能になっている。以下、この点について、比較例と比較しながら説明する。図5abはそれぞれ、背景技術によるXORゲート回路及びXNORゲート回路の一例を示している。図5aに太矢印で示したルートは、第1の信号Aの論理レベルが1、第2の信号Bの論理レベルが0である場合の信号伝達ルートである。また、図5bに太矢印で示したルートは、第1及び第2の信号A,Bの論理レベルがともに1である場合の信号伝達ルートである。これらのルートを見ると、出力信号Y,Y_nに対する電流の供給源は論理回路内には存在していない。これは、少なくともこれらの論理状態に関しては、論理回路がドライバ能力を有していないことを意味する。図6は、図3aの例実施例による出力信号Y図6ではY1と記すと、図5aの例比較例による出力信号Y図6ではY2と記すとについて、電圧の時間変化を示した模式図である。同図に示すように、時刻t0で第1の信号Aの論理レベルが1になった後、出力信号Y1は、時刻t1で立ち上がり始める。t1-t0は、トランジスタ2段分の遅延に相当する時間である。立ち上がりが完了するのは、時刻t2である。これに対し、出力信号Y2は、立ち上がりの開始は出力信号Y1より早くなる。これは、図5から明らかなように、出力信号Y2はトランジスタ1段分の遅延のみを受けるからである。一方、立ち上がりが完了する時刻は、時刻t2よりも後の時刻となっている。これは、上述したように、図5aの論理回路がドライバ能力を有していないことによるものである。このように、本実施の形態による論理回路1は、どの論理状態においても論理回路1自身がドライバ能力を有していることから、出力信号Y,Y_nの波形の鈍りを小さくすることが可能になっている。また、波形の鈍りが小さくなることにより、入力信号第1及び第2の信号A,Bの変化から、出力信号Y,Y_nの立ち上がりが完了するまでに要する時間が短くなるという効果も得られる。さらに、論理回路1自身が増幅能力を持っていることから、図示しない後段回路の負荷が大きい場合であっても、論理回路1の出力信号を増幅するための増幅インバータを設置する必要がなくなっている。ここまで、単体としての論理回路1について説明してきたが、論理回路1は、多段に組んで用いることに特に適している。そこで以下では、論理回路1を多段に組んだ例について説明する。図7は、論理回路1を5段に組んで構成した複合論理回路2を示す図である。同図に示すように、複合論理回路2は、それぞれ上述した論理回路1である第1~第31の論理回路X1~X31を有している。同図に示すように、まず1段目に関しては、第1の論理回路X1の第1乃至第4の入力ノードi1~i4図1b参照に、それぞれ第1の入力信号IN1、第1の入力信号IN1の反転信号、第2の入力信号IN2、及び第2の入力信号IN2の反転信号が供給される。また、第2の論理回路X2の第1乃至第4の入力ノードi1~i4に、それぞれ第3の入力信号IN3、第3の入力信号IN3の反転信号、第4の入力信号IN4、及び第4の入力信号IN4の反転信号が供給される。以下同様に、第nの論理回路Xnn=4,5,8,9,11,12,16,17,19,20,23,24,26,27の第1乃至第4の入力ノードi1~i4に対し、第5乃至第32の入力信号IN5~IN32及びこれらの反転信号が供給される。次に2段目に関しては、第3の論理回路X3の第1乃至第4の入力ノードi1~i4に、それぞれ第1の論理回路X1の第1の出力ノードo1図1b参照。以下同様、第1の論理回路X1の第2の出力ノードo2、第2の論理回路X2の第1の出力ノードo1、第2の論理回路X2の第2の出力ノードo2が接続される。また、第6の論理回路X6の第1乃至第4の入力ノードi1~i4に、それぞれ第4の論理回路X4の第1の出力ノードo1、第4の論理回路X4の第2の出力ノードo2、第5の論理回路X5の第1の出力ノードo1、第5の論理回路X5の第2の出力ノードo2が接続される。以下同様に、第mの論理回路Xmm=10,12,18,21,25,28の第1乃至第4の入力ノードi1~i4に、第lの論理回路Xll=8,9,11,12,16,17,19,20,23,24,26,27の第1及び第2の出力ノードo1,o2が接続される。次に3段目に関しては、第7の論理回路X7の第1乃至第4の入力ノードi1~i4に、それぞれ第3の論理回路X3の第1の出力ノードo1、第3の論理回路X3の第2の出力ノードo2、第6の論理回路X6の第1の出力ノードo1、第6の論理回路X6の第2の出力ノードo2が接続される。また、第14の論理回路X14の第1乃至第4の入力ノードi1~i4に、それぞれ第10の論理回路X10の第1の出力ノードo1、第10の論理回路X10の第2の出力ノードo2、第12の論理回路X12の第1の出力ノードo1、第12の論理回路X12の第2の出力ノードo2が接続される。以下同様に、第22,第29の論理回路X22,X29の第1乃至第4の入力ノードi1~i4に、第18,第21,第25,第28の論理回路X18,X21,X25,X28の第1及び第2の出力ノードo1,o2が接続される。次に4段目に関しては、第15の論理回路X15の第1乃至第4の入力ノードi1~i4に、それぞれ第7の論理回路X7の第1の出力ノードo1、第7の論理回路X7の第2の出力ノードo2、第14の論理回路X14の第1の出力ノードo1、第14の論理回路X14の第2の出力ノードo2が接続される。また、第30の論理回路X30の第1乃至第4の入力ノードi1~i4に、それぞれ第22の論理回路X22の第1の出力ノードo1、第22の論理回路X22の第2の出力ノードo2、第29の論理回路X29の第1の出力ノードo1、第29の論理回路X29の第2の出力ノードo2が接続される。最後に5段目に関しては、第31の論理回路X31の第1乃至第4の入力ノードi1~i4に、それぞれ第15の論理回路X15の第1の出力ノードo1、第15の論理回路X15の第2の出力ノードo2、第30の論理回路X30の第1の出力ノードo1、第30の論理回路X30の第2の出力ノードo2が接続される。最終段を構成する第31の論理回路X31の第1の出力ノードo1から出力される信号Yは、複合論理回路2の出力である論理結果信号LRSとなる。以上の構成により、論理結果信号LRSの論理レベルは、第1乃至第32の入力信号IN1~IN32のうち互いに同じ論理レベルのものが奇数個である場合に1、そうでない場合に0となる。つまり、論理結果信号LRSは、第1乃至第32の入力信号IN1~IN32のパリティとなっている。以上説明したように、本実施の形態による論理回路1を多段に組むことにより、入力信号のパリティを算出する複合論理回路2を構成することが可能である。そして、各論理回路1が独自にドライバ能力を持つことから、論理結果信号LRSの振幅を十分確保できる。また、個々の論理回路1内での遅延が従来に比べて小さいため、複合論理回路2全体としての遅延も従来に比べて小さくできる。つまり、段数が大きくなるほど、論理回路1の持つ高速性を活かすことが可能になる。さらに、論理回路1は排他的論理和XORと否定排他的論理和XNORの両方を出力することから、相対的に後段の論理回路1の入力として必要な4つの信号すべてを、相対的に前段の論理回路1の出力からインバータを通さずに得ることができる。したがって、複合論理回路2では論理回路1間にインバータを設ける必要はなく、このようなインバータによる遅延クリティカルパスの遅延をなくすことが可能になっている。なお、本実施の形態では5段で構成した複合論理回路について説明したが、段数が5に限られるわけではもちろんなく、複合論理回路は、少なくとも2段以上の論理回路1を用いて構成できる。図8は、本発明の好ましい第2の実施の形態による半導体装置10の全体構成を示すブロック図である。本実施の形態では、上述した論理回路1をDDR4のDRAMに適用した例について説明する。上述したように、DDR4のDRAMでは、データ入出力端子を介して入出力されるデータにCRC符号が付される。本実施の形態では、このCRC符号の生成に論理回路1を用いる。半導体装置10はDDR4のDRAMであり、図8に示すように、外部端子として、クロック端子11、コマンド端子12a~12e、アドレス端子13、データ入出力端子15第1のポートに含まれる第1の外部端子、DM/DBI端子16第1のポートに含まれる第2の外部端子、及びアラート端子17を備えている。クロック端子11は、外部クロック信号CK,/CK及びクロックイネーブル信号CKEが入力される端子である。入力された相補の外部クロック信号CK,/CK及びクロックイネーブル信号CKEは、制御回路20に供給される。コマンド端子12a~12eは、それぞれロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、及びチップセレクト信号/CS、及びアクティベーションコマンドインプット信号/ACTが供給される端子である。これらのコマンド信号は、制御回路20に供給される。制御回路20は、コマンド信号の保持、デコード及びカウントなどを行う機能を有する。アドレス端子13は、アドレス信号ADDが供給される端子である。アドレス端子13に供給されたアドレス信号ADDも、制御回路20に供給される。制御回路20は、アドレス信号ADDをラッチする機能も有する。アドレス信号ADDは、通常、メモリセルアレイ21内の1又は複数のメモリセルを特定する信号である。メモリセルアレイ21においては、複数のワード線WLと複数のビット線BLが交差しており、その交点にはメモリセルMCが配置されている。メモリセルアレイ21に隣接して配置されるセンス回路24にはビット線BLごとのセンスアンプが設けられており、複数のビット線BLはそれぞれ、センス回路24内の対応するセンスアンプに接続されている。なお、図8では、1本のワード線WL、1本のビット線BL、及び1個のメモリセルMCのみを示している。アドレス信号ADDは、ワード線WLを特定するロウアドレスと、ビット線BLセンスアンプを特定するカラムアドレスとを含んで構成される。制御回路20にラッチされたアドレス信号ADDのうち、ロウアドレスについてはロウデコーダ22に供給され、カラムアドレスについてはカラムデコーダ23に供給される。ロウデコーダ22は、メモリセルアレイ21に含まれる複数のワード線WLのうち、制御回路20から供給されるロウアドレスに対応するワード線WLを選択する回路である。また、カラムデコーダ23は、メモリセルアレイ21に含まれる複数のビット線BLのうち、制御回路20から供給されるカラムアドレスに対応するビット線BLに接続されたセンスアンプを選択する回路である。カラムデコーダ23によって選択されたセンスアンプは、リードライトバスRWBUS以下、RWBUSと表記する。及びデータマスク/データインバージョンバスDM/DBIBUS以下、DBIBUSと表記する。に接続される。図8に示すように、前者は64本のバス線からなり、後者は8本のバス線から構成されている。データ入出力端子15は、リードデータDQの出力及びライトデータDQの入力を行うための端子であり、図8に示すように複数個設けられている。各データ入出力端子15は、データ入出力部25に接続されている。データ入出力部25は、図8に示すように、RWBUSを介してセンス回路24に接続される。リード動作時には、メモリセルアレイ21からRWBUSに、64ビットのリードデータDQが送出される。データ入出力部25は、この64ビットのリードデータDQを、8個のデータ入出力端子15を用い、それぞれバースト長8で外部にバースト出力する。ライト動作時には、外部のコントローラから、8個のデータ入出力端子15のそれぞれにバースト長8で、計64ビットのライトデータDQがバースト入力される。データ入出力部25は、こうして入力されたライトデータDQを、RWBUSを介してメモリセルアレイ21に書き込む。データバスインバージョン回路27は、同時に出力される8ビットのデータに5個以上の0が含まれないように、必要に応じてリードデータDQを反転させる回路である。これは、半導体装置10及び外部コントローラの消費電力を低減するための機能である。すなわち、半導体装置10及び外部コントローラは、ハイレベルの信号を通す場合に比べ、ロウレベルの信号を通す場合に電力を多く消費する、という性質を有している。そこで、リードデータDQ内のロウレベルに対応する0を減らすことで、消費電力の低減を実現している。データバスインバージョン回路27は、反転させる場合には、対象の8ビットのデータをすべて反転させる。例えば、対象の8ビットのデータが11100000であった場合、0が5個以上含まれるので、データバスインバージョン回路27はこれを反転させ、00011111とする。データバスインバージョン回路27は、データを反転させたか否かを示す反転情報ビットDBIビットを生成し、DBIBUSに出力する。DBIビットは、同時に出力される8ビットのデータごとに生成される。したがって、バースト長が8である場合、図8に示すように、DBIビットは8ビットのデータとなる。DBIビットは、リードデータDQの出力に同期して、DM/DBI端子16から出力される。DBIビットは、ライトデータDQについても用いられる。この場合、DBIビットを生成するのは外部のコントローラである。外部のコントローラで生成されたDBIビットは、ライトデータDQの入力に同期して、DM/DBI端子16から半導体装置10に入力される。データバスインバージョン回路27は、入力されたDBIビットに基づき、RWBUS上を流れるライトデータDQを反転させる処理も行う。誤り検出符号生成回路30は、RWBUSを流れる64ビットのデータ及びDBIBUSを流れる8ビットのデータからなる72ビットのデータのCRC符号を生成する回路である。生成の具体的方法については後述するが、生成されるCRC符号は8ビットのデータである。図9及び図10は、それぞれライト時とリード時のCRC符号に関わる半導体装置10の動作のタイミング図である。同図には、バースト長8であり、かつリードデータDQ及びライトデータDQの入出力に8個のデータ入出力端子15を用いる例を示している。以下、これらの図及び図8を参照しながら、CRC符号に関わる処理について詳しく説明する。まず、図9に示すように、ライト時には、外部のコントローラからライトコマンドWriteが制御回路20に供給される。続いて、外部のコントローラは、8個のデータ入出力端子15DQ0~DQ7それぞれに、8ビット分のライトデータDQを半クロック間隔でバースト入力する。こうして入力された計64ビット分のライトデータDQは、データ入出力部25を介してRWBUSに供給される。また、外部のコントローラは、ライトデータDQの入力と同時に、DM/DBI端子16に8ビット分のDBIビットをバースト入力する。こうして入力された8ビット分のDBIビットは、データ入出力部25を介してDBIBUSに供給される。外部のコントローラは、8ビット分のライトデータDQに続けて、1ビット分のCRC符号を入力する。各データ入出力端子15に入力された計8ビット分のCRC符号は、データ入出力部25から、8本のバス線によって構成されるCRCバスCRCBUS以下、CRCBUSと表記する。を通じて、誤り検出符号生成回路30に供給される。制御回路20は、ライトコマンドWriteが供給されたことに応じて、ライトCRCコントロールクロックWCCCを活性化する。これを受け、誤り検出符号生成回路30は、RWBUSに供給された64ビット分のライトデータDQ及びDBIBUSに供給された8ビット分のDBIビットからなる計72ビット分のデータに基づき、8ビット分のCRC符号を生成する。そしてこれを、外部コントローラから供給された8ビット分のCRC符号と比較する。その結果、両者が一致していれば、通常通りライトデータDQの書き込みが実行される。一致していない場合には、誤り検出符号生成回路30はライトCRCエラーフラグWCEFを活性化し、データ出力部26に供給する。データ出力部26は、ライトCRCエラーフラグWCEFが活性化したことを受け、ロウアクティブな信号であるアラート信号ALERT_nを活性化するロウにする。外部のコントローラは、このアラート信号ALERT_nの活性化を検出すると、書き込みに失敗したと判断し、必要に応じて再度ライト動作を行う。次に、図10に示すように、リード時には、外部のコントローラからリードコマンドReadが制御回路20に供給される。これを受け、制御回路20は、メモリセルアレイ21からデータを読み出すための処理を開始する。これにより、リードコマンドReadが入力されてから所定の時間が経過した後、RWBUSに64ビット分のリードデータDQが供給される。その後、データバスインバージョン回路27によってDBIビットが算出され、8ビット分のDBIビットがDBIBUSに供給される。制御回路20は、DBIビットの算出が終了したタイミングに合わせ、リードCRCコントロールクロックRCCCを活性化する。すると、誤り検出符号生成回路30は、RWBUSに供給された64ビット分のリードデータDQ及びDBIBUSに供給された8ビット分のDBIビットからなる計72ビット分のデータに基づき、8ビット分のCRC符号を生成する。こうして生成された8ビット分のCRC符号は、CRCBUSを通じてデータ入出力部25に供給される。データ入出力部25は、8個のデータ入出力端子15DQ0~DQ7それぞれから、8ビット分のリードデータDQを半クロック間隔でバースト出力する。また、リードデータDQの出力と同時に、DM/DBI端子16から8ビット分のDBIビットをバースト出力する。さらに、データ入出力部25は、各データ入出力端子15のそれぞれから、8ビット分のリードデータDQに続けて、1ビット分のCRC符号を出力する。外部のコントローラは、こうして出力された計64ビット分のリードデータDQ及び8ビット分のDBIビットからなる計72ビット分のデータに基づき、8ビット分のCRC符号を生成する。そして、半導体装置10から出力されてきた計8ビット分のCRC符号と比較する。その結果、両者が一致していれば、リードデータDQを受け入れる。一致していない場合には、必要に応じて再度リード動作を行う。以上が本実施の形態による半導体装置10の全体構成である。次に、誤り検出符号生成回路30の構成及び動作について、より詳しく説明する。図11は、誤り検出符号生成回路30の内部構成を示すブロック図である。同図に示すように、誤り検出符号生成回路30は、OR回路31、ラッチ回路32、CRC演算回路33、フリップフロップ34、バッファ35、遅延回路36、比較演算回路37、ラッチ回路38、遅延回路39、AND回路40を有している。OR回路31には、上述したライトCRCコントロールクロックWCCC及びリードCRCコントロールクロックRCCCが供給される。OR回路31の出力は、これらのうち少なくとも一方が活性化した場合に活性化され、それ以外の場合に非活性となる。ラッチ回路32は、64ビット分のライトデータDQ及び8ビット分のDBIビットからなる計72ビット分のデータをラッチする回路である。ラッチ回路32は、OR回路31の出力が活性化されると、ラッチしていたデータをCRC演算回路33に出力する。CRC演算回路33第2の回路は、ラッチ回路32から供給される72ビット分のデータ[72:0]に基づき、8ビット分のCRC符号CRC[7:0]を生成する回路である。CRC演算回路33は、第1の実施の形態で説明した論理回路1を用いて構成した複合論理回路第1の回路をCRC符号CRC[7:0]のビットごとに有しており、CRC符号CRC[7:0]の各ビットは、対応する複合論理回路によって生成される。図12は、CRC符号CRC[7:0]のうちCRC[0]を生成する回路30[0]を示す図である。同図に示すように、回路30[0]は、第1の実施の形態で説明した論理回路1を6段に組んで構成した複合論理回路である。回路30[0]の入力段を構成する複数の論理回路1それぞれの第1及び第3の入力ノードi1,i3図1b参照にはデータ[72:0]のいずれかが入力される。第2及び第4の入力ノードi2,i4には、それぞれ第1及び第3の入力ノードi1,i3に入力されるデータの反転データが供給される。ここでの具体的な入力データは、データ[0]、データ[8:6]、データ[12]、データ[14]、データ[16]、データ[19:18]、データ[21]、データ[23]、データ[28]、データ[31:30]、データ[35:34]、データ[40:39]、データ[43]、データ[45]、データ[50:48]、データ[54:52]、データ[56]、データ[60]、データ[64:63]、データ[69:66]の合計34ビットである。6段構成の複合論理回路では最大で26=64ビット分の入力信号を受け入れられるが、ここでは34ビットとしている。これを受け、回路30[0]では、64-34=30ビット分の論理回路1の設置を省略し、代わりにロウに固定された信号を供給するようにしている。以上の構成により、CRC符号CRC[0]の論理レベルは、入力された34ビットのデータのうち互いに同じ論理レベルのものが奇数個である場合に1、そうでない場合に0となる。つまり、CRC符号CRC[0]は、入力された34ビットのデータのパリティとなっている。他のCRC符号CRC[7:1]を生成する複合論理回路についても、入力信号の組み合わせが異なる他は、CRC符号CRC[0]のものと同様である。こうして生成されたCRC[7:0]は、一旦フリップフロップ34に記憶される。フリップフロップ34のクロック端子には、遅延回路36を介してリードCRCコントロールクロックRCCCが供給される。遅延回路36の遅延時間は、少なくともCRC符号CRC[7:0]の生成が完了した後に、フリップフロップ34のクロック端子にリードCRCコントロールクロックRCCCが供給されることとなるよう、設定される。したがって、リード時には、CRC演算回路33で生成されたCRC符号CRC[7:0]は、フリップフロップ34の後段に位置するバッファ35に供給される。バッファ35にも、遅延回路36を通過したリードCRCコントロールクロックRCCCが供給される。この場合、リードCRCコントロールクロックRCCCは、バッファ35を動作可能にする制御信号としての役割を果たす。すなわち、バッファ35に入力された信号は、リードCRCコントロールクロックRCCCが活性化している間バッファ35を通過できるが、リードCRCコントロールクロックRCCCが活性化していない場合にはバッファ35を通過できない。バッファ35を通過したCRC符号CRC[7:0]は、図8に示したように、CRCBUSを介してデータ入出力部25に供給される。一方、ライト時には、CRC演算回路33で生成されたCRC符号CRC[7:0]は比較演算回路37に供給される。比較演算回路37には、外部のコントローラから供給される8ビット分のCRC符号第1の符号データも供給される。比較演算回路37は、これらを比較し、その比較結果を示す比較結果信号を、ラッチ回路38に供給する。比較結果信号は、両者が一致している場合にロウレベル、一致していない場合にハイレベルとなる信号である。ラッチ回路39には、遅延回路39を介してライトCRCコントロールクロックWCCCが供給される。遅延回路39の遅延時間は、少なくとも比較演算回路37の比較処理が終了した後に、ラッチ回路38にライトCRCコントロールクロックWCCCが供給されることとなるよう、設定される。ラッチ回路39は、入力されるライトCRCコントロールクロックWCCCが活性化されると、比較演算信号をAND回路40に出力する。AND回路40には、比較演算信号の他に、遅延回路39を通過したライトCRCコントロールクロックWCCCが供給される。したがって、AND回路40の出力信号は、ライトCRCコントロールクロックWCCCが活性化されている間に比較演算信号が活性化した場合にハイレベルとなり、それ以外の場合にはロウレベルとなる。AND回路40の出力信号は、ライトCRCエラーフラグWCEFとして、図1に示したデータ出力部26に供給される。以上説明したように、本実施の形態による半導体装置10では、論理回路1を活用してCRC符号を生成することができる。第1の実施の形態で述べたように、論理回路1は従来のXORゲート回路等に比べて遅延が小さいことから、論理回路1を活用してCRC符号を生成することで、CRC符号の生成に要する時間図9及び図10に斜線で示した部分を短くすることが可能になる。図13は、本実施の形態による半導体装置10を用いたデータ処理システム800の構成を示すブロック図である。図13に示すように、データ処理システム800は、データプロセッサ820コントローラ、本実施の形態による半導体装置10であるDRAM10、ストレージデバイス840、I/Oデバイス850、及びROM860が、システムバス810を介して相互に接続された構成を有している。システムバス810は、半導体装置10図8が含むクロック端子11、コマンド端子12a~12e、アドレス端子13、データ入出力端子15第1のポートに含まれる第1の外部端子、DM/DBI端子16第1のポートに含まれる第2の外部端子、及びアラート端子17にそれぞれ対応する複数の信号線を含む。データプロセッサ820は、それら複数の信号線にそれぞれ対応する複数の外部端子を含む。データプロセッサ820は、前述の論理回路1を含む。データプロセッサ820は、DRAM10に外部クロック信号CK,/CKを供給するとともに、DRAM10のデータ入出力部図8の出力信号リードデータDQ及びCRC符号を受け取り、受け取ったリードデータDQに応じた処理を実行する機能を有する。その処理には、DRAM10から供給されたリードデータDQを基にしたCRC符号の生成、及びDRAM10から供給されたCRC符号とデータプロセッサ820が生成したCRC符号との検証も含まれている。このCRC符号の生成及び検証には、前述の論理回路1がそれぞれ適用される。他方、データプロセッサ820からDRAM10へデータを供給する場合、データプロセッサ820のデータ入出力部から出力信号回路を含む論理回路にも適用できることは言うまでもない。例えば、上記第2の実施の形態では、本発明による論理回路1をDRAMに適用した例について説明したが、論理回路1はDRAMに限って活用されるものではなく、一般的なLSIや論理回路など、非常に広い範囲で活用され得る。特に、高速動作が必要となる大規模なXOR回路及びXNOR回路として、有効に活用できる。第1及び第2の半導体装置の間で信号を通信するにあたって、第1及び第2の半導体装置の少なくともいずれか一方に前述の論理回路1を適用できる。信号とCRC符号は、異なる2つの信号線で伝送されても良い。また、本発明のメモリセルは、揮発性、不揮発性、及びそれらの混合でも構わない。本願の技術思想は、信号伝送回路を有する半導体装置に適用できる。例えば、半導体装置10図8が有するコマンド端子12a~12eを通過するコマンド信号、アドレス端子13を通過するアドレス信号にも適用できる。制御回路20は、前述の論理回路1を含み、コマンド及びアドレス信号の少なくともいずれか一方に関連するCRC符号を生成し、検証する。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタFieldEeffectTransistorFETであれば良く、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFT等の様々なFETに適用できる。トランジスタ等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。本発明による半導体装置は、次のように構成することも可能であるので、以下に付記する。本発明の一側面による第1の半導体装置は、それぞれ本発明による論理回路である第1乃至第3の論理回路を含む第1の回路を備え、前記第1の論理回路の前記第1乃至第4の入力ノードに、それぞれ第1の入力信号、前記第1の入力信号の反転信号、第2の入力信号、及び前記第2の入力信号の反転信号を供給し、前記第2の論理回路の前記第1乃至第4の入力ノードに、それぞれ第3の入力信号、前記第3の入力信号の反転信号、第4の入力信号、及び前記第4の入力信号の反転信号を供給し、前記第3の論理回路の前記第1乃至第4の入力ノードに、それぞれ前記第1の論理回路の前記第1の出力ノード、前記第1の論理回路の前記第2の出力ノード、前記第2の論理回路の前記第1の出力ノード、前記第2の論理回路の前記第2の出力ノードが接続される、半導体装置である。本発明の一側面による第2の半導体装置は、それぞれ本発明による論理回路である第1乃至第7の論理回路を含む第1の回路を備え、前記第1の論理回路の前記第1乃至第4の入力ノードに、それぞれ第1の入力信号、前記第1の入力信号の反転信号、第2の入力信号、及び前記第2の入力信号の反転信号を供給し、前記第2の論理回路の前記第1乃至第4の入力ノードに、それぞれ第3の入力信号、前記第3の入力信号の反転信号、第4の入力信号、及び前記第4の入力信号の反転信号を供給し、前記第4の論理回路の前記第1乃至第4の入力ノードに、それぞれ第5の入力信号、前記第5の入力信号の反転信号、第6の入力信号、及び前記第6の入力信号の反転信号を供給し、前記第5の論理回路の前記第1乃至第4の入力ノードに、それぞれ第7の入力信号、前記第7の入力信号の反転信号、第8の入力信号、及び前記第8の入力信号の反転信号を供給し、前記第3の論理回路の前記第1乃至第4の入力ノードに、それぞれ前記第1の論理回路の前記第1の出力ノード、前記第1の論理回路の前記第2の出力ノード、前記第2の論理回路の前記第1の出力ノード、前記第2の論理回路の前記第2の出力ノードが接続され、前記第6の論理回路の前記第1乃至第4の入力ノードに、それぞれ前記第4の論理回路の前記第1の出力ノード、前記第4の論理回路の前記第2の出力ノード、前記第5の論理回路の前記第1の出力ノード、前記第5の論理回路の前記第2の出力ノードが接続され、前記第7の論理回路の前記第1乃至第4の入力ノードに、それぞれ前記第3の論理回路の前記第1の出力ノード、前記第3の論理回路の前記第2の出力ノード、前記第6の論理回路の前記第1の出力ノード、前記第6の論理回路の前記第2の出力ノードが接続される、半導体装置である。本発明の一側面による第3の半導体装置は、それぞれ本発明による論理回路である第1乃至第15の論理回路を含む第1の回路を備え、前記第1の論理回路の前記第1乃至第4の入力ノードに、それぞれ第1の入力信号、前記第1の入力信号の反転信号、第2の入力信号、及び前記第2の入力信号の反転信号を供給し、前記第2の論理回路の前記第1乃至第4の入力ノードに、それぞれ第3の入力信号、前記第3の入力信号の反転信号、第4の入力信号、及び前記第4の入力信号の反転信号を供給し、前記第4の論理回路の前記第1乃至第4の入力ノードに、それぞれ第5の入力信号、前記第5の入力信号の反転信号、第6の入力信号、及び前記第6の入力信号の反転信号を供給し、前記第5の論理回路の前記第1乃至第4の入力ノードに、それぞれ第7の入力信号、前記第7の入力信号の反転信号、第8の入力信号、及び前記第8の入力信号の反転信号を供給し、前記第8の論理回路の前記第1乃至第4の入力ノードに、それぞれ第9の入力信号、前記第9の入力信号の反転信号、第10の入力信号、及び前記第10の入力信号の反転信号を供給し、前記第9の論理回路の前記第1乃至第4の入力ノードに、それぞれ第11の入力信号、前記第11の入力信号の反転信号、第12の入力信号、及び前記第12の入力信号の反転信号を供給し、前記第11の論理回路の前記第1乃至第4の入力ノードに、それぞれ第13の入力信号、前記第13の入力信号の反転信号、第14の入力信号、及び前記第14の入力信号の反転信号を供給し、前記第12の論理回路の前記第1乃至第4の入力ノードに、それぞれ第15の入力信号、前記第15の入力信号の反転信号、第16の入力信号、及び前記第16の入力信号の反転信号を供給し、前記第3の論理回路の前記第1乃至第4の入力ノードに、それぞれ前記第1の論理回路の前記第1の出力ノード、前記第1の論理回路の前記第2の出力ノード、前記第2の論理回路の前記第1の出力ノード、前記第2の論理回路の前記第2の出力ノードが接続され、前記第6の論理回路の前記第1乃至第4の入力ノードに、それぞれ前記第4の論理回路の前記第1の出力ノード、前記第4の論理回路の前記第2の出力ノード、前記第5の論理回路の前記第1の出力ノード、前記第5の論理回路の前記第2の出力ノードが接続され、前記第7の論理回路の前記第1乃至第4の入力ノードに、それぞれ前記第3の論理回路の前記第1の出力ノード、前記第3の論理回路の前記第2の出力ノード、前記第6の論理回路の前記第1の出力ノード、前記第6の論理回路の前記第2の出力ノードが接続され、前記第10の論理回路の前記第1乃至第4の入力ノードに、それぞれ前記第8の論理回路の前記第1の出力ノード、前記第8の論理回路の前記第2の出力ノード、前記第9の論理回路の前記第1の出力ノード、前記第9の論理回路の前記第2の出力ノードが接続され、前記第13の論理回路の前記第1乃至第4の入力ノードに、それぞれ前記第11の論理回路の前記第1の出力ノード、前記第11の論理回路の前記第2の出力ノード、前記第12の論理回路の前記第1の出力ノード、前記第12の論理回路の前記第2の出力ノードが接続され、前記第14の論理回路の前記第1乃至第4の入力ノードに、それぞれ前記第10の論理回路の前記第1の出力ノード、前記第10の論理回路の前記第2の出力ノード、前記第13の論理回路の前記第1の出力ノード、前記第13の論理回路の前記第2の出力ノードが接続され、前記第15の論理回路の前記第1乃至第4の入力ノードに、それぞれ前記第7の論理回路の前記第1の出力ノード、前記第7の論理回路の前記第2の出力ノード、前記第14の論理回路の前記第1の出力ノード、前記第14の論理回路の前記第2の出力ノードが接続される、半導体装置である。本発明の一側面による第4の半導体装置は、それぞれ本発明による論理回路である第1乃至第31の論理回路を含む第1の回路を備え、前記第1の論理回路の前記第1乃至第4の入力ノードに、それぞれ第1の入力信号、前記第1の入力信号の反転信号、第2の入力信号、及び前記第2の入力信号の反転信号を供給し、前記第2の論理回路の前記第1乃至第4の入力ノードに、それぞれ第3の入力信号、前記第3の入力信号の反転信号、第4の入力信号、及び前記第4の入力信号の反転信号を供給し、前記第4の論理回路の前記第1乃至第4の入力ノードに、それぞれ第5の入力信号、前記第5の入力信号の反転信号、第6の入力信号、及び前記第6の入力信号の反転信号を供給し、前記第5の論理回路の前記第1乃至第4の入力ノードに、それぞれ第7の入力信号、前記第7の入力信号の反転信号、第8の入力信号、及び前記第8の入力信号の反転信号を供給し、前記第8の論理回路の前記第1乃至第4の入力ノードに、それぞれ第9の入力信号、前記第9の入力信号の反転信号、第10の入力信号、及び前記第10の入力信号の反転信号を供給し、前記第9の論理回路の前記第1乃至第4の入力ノードに、それぞれ第11の入力信号、前記第11の入力信号の反転信号、第12の入力信号、及び前記第12の入力信号の反転信号を供給し、前記第11の論理回路の前記第1乃至第4の入力ノードに、それぞれ第13の入力信号、前記第13の入力信号の反転信号、第14の入力信号、及び前記第14の入力信号の反転信号を供給し、前記第12の論理回路の前記第1乃至第4の入力ノードに、それぞれ第15の入力信号、前記第15の入力信号の反転信号、第16の入力信号、及び前記第16の入力信号の反転信号を供給し、前記第16の論理回路の前記第1乃至第4の入力ノードに、それぞれ第17の入力信号、前記第17の入力信号の反転信号、第18の入力信号、及び前記第18の入力信号の反転信号を供給し、前記第17の論理回路の前記第1乃至第4の入力ノードに、それぞれ第19の入力信号、前記第19の入力信号の反転信号、第20の入力信号、及び前記第20の入力信号の反転信号を供給し、前記第19の論理回路の前記第1乃至第4の入力ノードに、それぞれ第21の入力信号、前記第21の入力信号の反転信号、第22の入力信号、及び前記第22の入力信号の反転信号を供給し、前記第20の論理回路の前記第1乃至第4の入力ノードに、それぞれ第23の入力信号、前記第23の入力信号の反転信号、第24の入力信号、及び前記第24の入力信号の反転信号を供給し、前記第23の論理回路の前記第1乃至第4の入力ノードに、それぞれ第25の入力信号、前記第25の入力信号の反転信号、第26の入力信号、及び前記第26の入力信号の反転信号を供給し、前記第24の論理回路の前記第1乃至第4の入力ノードに、それぞれ第27の入力信号、前記第27の入力信号の反転信号、第28の入力信号、及び前記第28の入力信号の反転信号を供給し、前記第26の論理回路の前記第1乃至第4の入力ノードに、それぞれ第29の入力信号、前記第29の入力信号の反転信号、第30の入力信号、及び前記第30の入力信号の反転信号を供給し、前記第27の論理回路の前記第1乃至第4の入力ノードに、それぞれ第31の入力信号、前記第31の入力信号の反転信号、第32の入力信号、及び前記第32の入力信号の反転信号を供給し、前記第3の論理回路の前記第1乃至第4の入力ノードに、それぞれ前記第1の論理回路の前記第1の出力ノード、前記第1の論理回路の前記第2の出力ノード、前記第2の論理回路の前記第1の出力ノード、前記第2の論理回路の前記第2の出力ノードが接続され、前記第6の論理回路の前記第1乃至第4の入力ノードに、それぞれ前記第4の論理回路の前記第1の出力ノード、前記第4の論理回路の前記第2の出力ノード、前記第5の論理回路の前記第1の出力ノード、前記第5の論理回路の前記第2の出力ノードが接続され、前記第7の論理回路の前記第1乃至第4の入力ノードに、それぞれ前記第3の論理回路の前記第1の出力ノード、前記第3の論理回路の前記第2の出力ノード、前記第6の論理回路の前記第1の出力ノード、前記第6の論理回路の前記第2の出力ノードが接続され、前記第10の論理回路の前記第1乃至第4の入力ノードに、それぞれ前記第8の論理回路の前記第1の出力ノード、前記第8の論理回路の前記第2の出力ノード、前記第9の論理回路の前記第1の出力ノード、前記第9の論理回路の前記第2の出力ノードが接続され、前記第13の論理回路の前記第1乃至第4の入力ノードに、それぞれ前記第11の論理回路の前記第1の出力ノード、前記第11の論理回路の前記第2の出力ノード、前記第12の論理回路の前記第1の出力ノード、前記第12の論理回路の前記第2の出力ノードが接続され、前記第14の論理回路の前記第1乃至第4の入力ノードに、それぞれ前記第10の論理回路の前記第1の出力ノード、前記第10の論理回路の前記第2の出力ノード、前記第13の論理回路の前記第1の出力ノード、前記第13の論理回路の前記第2の出力ノードが接続され、前記第15の論理回路の前記第1乃至第4の入力ノードに、それぞれ前記第7の論理回路の前記第1の出力ノード、前記第7の論理回路の前記第2の出力ノード、前記第14の論理回路の前記第1の出力ノード、前記第14の論理回路の前記第2の出力ノードが接続され、前記第18の論理回路の前記第1乃至第4の入力ノードに、それぞれ前記第16の論理回路の前記第1の出力ノード、前記第16の論理回路の前記第2の出力ノード、前記第17の論理回路の前記第1の出力ノード、前記第17の論理回路の前記第2の出力ノードが接続され、前記第21の論理回路の前記第1乃至第4の入力ノードに、それぞれ前記第19の論理回路の前記第1の出力ノード、前記第19の論理回路の前記第2の出力ノード、前記第20の論理回路の前記第1の出力ノード、前記第20の論理回路の前記第2の出力ノードが接続され、前記第22の論理回路の前記第1乃至第4の入力ノードに、それぞれ前記第18の論理回路の前記第1の出力ノード、前記第18の論理回路の前記第2の出力ノード、前記第21の論理回路の前記第1の出力ノード、前記第21の論理回路の前記第2の出力ノードが接続され、前記第25の論理回路の前記第1乃至第4の入力ノードに、それぞれ前記第23の論理回路の前記第1の出力ノード、前記第23の論理回路の前記第2の出力ノード、前記第24の論理回路の前記第1の出力ノード、前記第24の論理回路の前記第2の出力ノードが接続され、前記第28の論理回路の前記第1乃至第4の入力ノードに、それぞれ前記第26の論理回路の前記第1の出力ノード、前記第26の論理回路の前記第2の出力ノード、前記第27の論理回路の前記第1の出力ノード、前記第27の論理回路の前記第2の出力ノードが接続され、前記第29の論理回路の前記第1乃至第4の入力ノードに、それぞれ前記第25の論理回路の前記第1の出力ノード、前記第25の論理回路の前記第2の出力ノード、前記第28の論理回路の前記第1の出力ノード、前記第28の論理回路の前記第2の出力ノードが接続され、前記第30の論理回路の前記第1乃至第4の入力ノードに、それぞれ前記第22の論理回路の前記第1の出力ノード、前記第22の論理回路の前記第2の出力ノード、前記第29の論理回路の前記第1の出力ノード、前記第29の論理回路の前記第2の出力ノードが接続され、前記第31の論理回路の前記第1乃至第4の入力ノードに、それぞれ前記第15の論理回路の前記第1の出力ノード、前記第15の論理回路の前記第2の出力ノード、前記第30の論理回路の前記第1の出力ノード、前記第30の論理回路の前記第2の出力ノードが接続される、半導体装置である。本発明の一側面による第5の半導体装置は、上記第1乃至第4の半導体装置のいずれかにおいて、複数の前記第1の回路を含む第2の回路と、複数のデータ信号が流れるバス線とを備え、前記複数のデータ信号はそれぞれ、前記複数の第1の回路のそれぞれにおいて入力段を構成する複数の前記論理回路それぞれの前記第1乃至第4の入力ノードのいずれか少なくとも1つに供給され、前記第2の回路は、前記複数の第1の回路ごとに、最終段を構成する前記論理回路の出力信号である論理結果信号を出力する、半導体装置である。本発明の一側面による第6の半導体装置は、上記第5の半導体装置において更に、外部と通信する第1のポートを備え、前記第1のポートには、前記複数のデータ信号及び第1の符号データが供給され、前記第2の回路は、前記論理結果信号と前記第1の符号データとを比較する比較回路を含む、半導体装置である。本発明の一側面による第7の半導体装置は、上記第6の半導体装置において更に、前記比較回路の比較結果に対応してアラート信号を出力するアラート端子を備える、請求項11に記載の半導体装置である。本発明の一側面による第8の半導体装置は、上記第6の半導体装置において、前記複数のデータ信号の少なくとも複数のデータビット及び第1の符号データは、時間軸的に連続する複数のビットである、半導体装置である。本発明の一側面による第9の半導体装置は、上記第6の半導体装置において、前記複数のデータ信号は、複数のデータビット及び前記複数のデータビットのそれぞれの論理が反転しているか否かを示す複数の反転情報ビットを含む、半導体装置である。本発明の一側面による第10の半導体装置は、上記第9の半導体装置において、前記第1のポートは、第1及び第2の外部端子を含み、前記複数のデータビット及び第1の符号データは前記第1の外部端子から供給され、前記複数の反転情報ビットは前記第2の外部端子から供給される、半導体装置である。本発明の一側面による第11の半導体装置は、上記第5の半導体装置において更に、外部と通信する第1のポートを備え、前記半導体装置は、前記複数のデータ信号及び前記論理結果信号を、前記第1のポートへ供給する、半導体装置である。本発明の一側面による第12の半導体装置は、上記第11の半導体装置において、前記複数のデータ信号及び前記論理結果信号は、時間軸的に連続する複数のビットである、半導体装置である。本発明の一側面による第13の半導体装置は、上記第11の半導体装置において、前記複数のデータ信号は、複数のデータビット及び前記複数のデータビットのそれぞれの論理が反転しているか否かを示す複数の反転情報ビットを含む、半導体装置である。本発明の一側面による第14の半導体装置は、上記第11の半導体装置において、前記第1のポートは、第1及び第2の外部端子を含み、前記複数のデータビット及び第1の符号データは、前記第1の外部端子へ供給され、前記複数の反転情報ビットは、前記第2の外部端子へ供給される、半導体装置である。本発明の一側面によるデータ処理システムは、上記第1乃至第14の半導体装置のいずれかと、該半導体装置を制御するコントローラとを備える、データ処理システムである。"