パラレルデータを記憶するランダムアクセス可能な共有メモリと、前記パラレルデータとシリアルデータとの変換を行い、外部装置及び前記共有メモリの間におけるデータの送受信を行うシリアル転送回路と、前記シリアル転送回路によるデータの送受信をDMA転送により行うように制御するDMA転送制御回路とを備えるシリアル転送装置であって、前記シリアル転送回路は、前記外部装置に対するシリアルデータの送受信を行う複数のシリアル送受信回路と、前記複数のシリアル送受信回路による前記共有メモリに対するアクセスを制御するメモリ制御回路と、所定の同期信号に同期して所定の値を循環的に出力する循環カウンタとを有し、前記複数のシリアル送受信回路は、前記循環カウンタからの出力値に応じて前記外部装置に対する前記シリアルデータの送受信を行うことを特徴とするシリアル転送装置。前記複数のシリアル送受信回路は、予め固有の回路番号が設定され、前記循環カウンタから出力される値と、前記回路番号とが一致した場合に送受信動作を行うことを特徴とする請求項1に記載のシリアル転送装置。前記DMA転送制御回路は、前記複数のシリアル送受信回路による前記外部装置からのデータの受信動作を、前記循環カウンタの値に応じて前記シリアル送受信回路毎に異なるタイミングで実行させると共に、前記複数のシリアル送受信回路による前記外部装置に対するデータの送信動作を、前記循環カウンタの値に応じて前記シリアル送受信回路毎に異なるタイミングで実行させるように制御することを特徴とする請求項1又は2に記載のシリアル転送装置。前記シリアル転送回路は、前記外部装置から受信したシリアルデータが前記共有メモリのアクセス可能な量に達した時点で、前記共有メモリに対して書き込み動作を行うことを特徴とする請求項1、2又は3に記載のシリアル転送装置。前記シリアル転送回路は、前記外部装置に対して送信するシリアルデータの量が前記共有メモリから読み出した量に達する前に、前記共有メモリからの読み出し動作を行うことを特徴とする請求項1乃至4のいずれかに記載のシリアル転送装置。共有メモリに記憶されたパラレルデータと外部装置に対して送受信するためのシリアルデータとの変換を複数のシリアル送受信回路により行い、外部装置及び前記共有メモリの間におけるデータの送受信をDMA転送を用いて行うシリアル転送方法であって、所定の同期信号に同期して所定の値を循環的に出力する循環カウンタからの出力値に応じて、該出力値に対応する前記シリアル送受信回路により前記外部装置に対する前記シリアルデータの送受信を行うことを特徴とするシリアル転送方法。しかしながら、第1の方法では、各シリアル送受信回路に対応するバッファを設ける必要があるため、ハードウェアが増大し、コストの増大や設計製造が不可能となる虞があるという問題があった。また、各シリアル送受信回路による共有メモリに対するアクセスの競合を防ぐために、各シリアル送受信回路の優先順位を決定する調停回路が必要となるため、論理回路が複雑化し、設計時における品質の確保が困難となり、設計工数の増大や設計期間の長大が生じるという問題があった。第2及び第3の方法では、所定のシリアル送受信回路又はポートが共有メモリを占有し、各シリアル送受信回路又は各ポート毎に順番にデータの送受信を行う。そのため、データの送受信を行うシリアル送受信回路又はポート以外のシリアル送受信回路又はポートは、待機状態となり、装置全体としてのデータ転送に時間を要することになり、データ転送性能が低下するという問題があった。第4の方法では、すべてのポートを送信状態としてデータ転送を行い、転送が完了するとすべてのポートを受信状態としてデータ転送を行うため、複数のポートにおける動作が一意的な方向となり、送信又は受信動作をポート毎に任意に設定することができない。そのため、送信実行中は受信待機状態となり、また、受信実行中は送信待機状態となるなど、転送の待機状態が増加するため、データ転送性能が低下するという問題があった。そこで、本発明は、上記従来の技術における問題点に鑑みてなされたものであって、ハードウェアの増大を防止しつつ装置の構成を簡略化すると共に、論理回路の複雑化を防止し、データ転送性能を向上させることが可能なシリアル転送装置及びシリアル転送方法を提供することを目的とする。上記目的を達成するため、本発明は、パラレルデータを記憶するランダムアクセス可能な共有メモリと、前記パラレルデータとシリアルデータとの変換を行い、外部装置及び前記共有メモリの間におけるデータの送受信を行うシリアル転送回路と、前記シリアル転送回路によるデータの送受信をDMA転送により行うように制御するDMA転送制御回路とを備えるシリアル転送装置であって、前記シリアル転送回路は、前記外部装置に対するシリアルデータの送受信を行う複数のシリアル送受信回路と、前記複数のシリアル送受信回路による前記共有メモリに対するアクセスを制御するメモリ制御回路と、所定の同期信号に同期して所定の値を循環的に出力する循環カウンタとを有し、前記複数のシリアル送受信回路は、前記循環カウンタからの出力値に応じて前記外部装置に対する前記シリアルデータの送受信を行うことを特徴とする。そして、本発明によれば、循環カウンタからの出力値に応じて外部装置に対するシリアルデータの送受信を行うため、複数のシリアル送受信回路による送受信動作を並列的に行うことができ、データの転送性能を向上させることが可能になる。上記シリアル転送装置において、前記複数のシリアル送受信回路は、予め固有の回路番号が設定され、前記循環カウンタから出力される値と、前記回路番号とが一致した場合に送受信動作を行うことができる。上記シリアル転送装置において、前記DMA転送制御回路は、前記複数のシリアル送受信回路による前記外部装置からのデータの受信動作を、前記循環カウンタの値に応じて前記シリアル送受信回路毎に異なるタイミングで実行させると共に、前記複数のシリアル送受信回路による前記外部装置に対するデータの送信動作を、前記循環カウンタの値に応じて前記シリアル送受信回路毎に異なるタイミングで実行させるように制御することができる。これにより、共有メモリに対する書き込み動作及び読み出し動作の競合を防ぐことが可能になる。上記シリアル転送装置において、前記シリアル転送回路は、前記外部装置から受信したシリアルデータが前記共有メモリのアクセス可能な量に達した時点で、前記共有メモリに対して書き込み動作を行うことができる。これにより、シリアルデータの受信動作中における受信データの溢れを防ぎ、受信動作を継続して行うことが可能になる。上記シリアル転送装置において、前記シリアル転送回路は、前記外部装置に対して送信するシリアルデータの量が前記共有メモリから読み出した量に達する前に、前記共有メモリからの読み出し動作を行うことができる。これにより、シリアルデータの送信動作中における送信データの不足を防ぎ、送信動作を継続して行うことが可能になる。また、本発明は、共有メモリに記憶されたパラレルデータと外部装置に対して送受信するためのシリアルデータとの変換を複数のシリアル送受信回路により行い、外部装置及び前記共有メモリの間におけるデータの送受信をDMA転送を用いて行うシリアル転送方法であって、所定の同期信号に同期して所定の値を循環的に出力する循環カウンタからの出力値に応じて、該出力値に対応する前記シリアル送受信回路により前記外部装置に対する前記シリアルデータの送受信を行うことを特徴とする。本発明は、前記発明と同様に、外部装置に対する複数の送受信動作を並列的に行うことができ、データの転送性能を向上させることが可能になる。以上のように、本発明によれば、ハードウェアの増大を防止しつつ装置の構成を簡略化すると共に、論理回路の複雑化を防止し、データ転送性能を向上させることが可能になる。次に、本発明を実施するための形態について、図面を参照しながら詳細に説明する。図1は、本発明に係るシリアル転送装置の第1の実施形態を示し、このシリアル転送装置1は、外部に設けられた周辺装置以下、外部装置とするとの間でデータの送受信を行うシリアル転送部2と、シリアル転送用のデータを保持し、ランダムアクセスが可能な共有メモリ3と、各部を制御し、シリアル転送部2に設けられた後述するDMA制御回路に対して各種のコマンドを書き込むCPU4とを備える。シリアル転送部2は、複数のシリアル送受信回路10A、10B、10C、10N、DMA制御回路20、メモリ制御回路30及び循環カウンタ40を備え、シリアル送受信回路10A、10B、10C、10N及びメモリ制御回路30がバスで接続される。尚、シリアル送受信回路10A、10B、10C、10Nは、各々が同等の機能を有するため、以下の説明において特に区別する必要がない場合には、シリアル送受信回路10として説明する。シリアル送受信回路10は、シリアルインタフェースを介して外部装置と接続される。シリアル送受信回路10は、外部装置に対してデータを送信する場合に、メモリ制御回路30を介して共有メモリ3から読み出されたパラレルデータをシリアルデータに変換する。また、シリアル送受信回路10は、外部装置からデータを受信した場合に、受信したシリアルデータをパラレルデータに変換する。DMA制御回路20は、CPUバス6によってCPU4と接続され、CPUバス6を介してCPU4から供給される書き込み命令に基づき、各シリアル送受信回路10を制御する。メモリ制御回路30は、メモリバス5によって共有メモリ3と接続され、バスを介して各シリアル送受信回路10から受け取ったリクエストに基づき、共有メモリ3に対するデータの読み出しRead及び書き込みWriteを制御する。循環カウンタ40は、各シリアル送受信回路10の動作タイミングを同期させるための制御信号である循環カウンタ信号を生成する。この循環カウンタ信号は、シリアル転送部2全体の動作タイミングとなるシリアルクロックCLKのタイミングに応じて値が循環的に変化する信号である。次に、シリアル送受信回路10、DMA制御回路20及びメモリ制御回路30の詳細な構成について、図2~図4を参照して説明する。シリアル送受信回路10は、図2に示すように、パラレルデータ及びシリアルデータの相互変換を行うシフトレジスタ11と、シフトレジスタ11及び後述するIOバッファ13の動作を制御するシリアル制御回路12と、外部装置に対するデータの送受信を行うIOバッファ13と、シリアル送受信回路10に固有な番号を設定する回路番号クランプ論理部14と、バッファ15A~15Cとを備える。シフトレジスタ11は、シリアル制御回路12から供給された後述するデータLoad信号及びデータShift信号に基づき、メモリ制御回路30を介して共有メモリ3から供給されたパラレルデータであるReadデータを、シリアルデータである出力データに変換し、IOバッファ13に供給する。また、シフトレジスタ11は、データLoad信号及びデータShift信号に基づき、IOバッファ13を介して外部装置から供給されたシリアルデータである入力データを、パラレルデータであるWriteデータに変換し、メモリ制御回路30に供給する。シリアル制御回路12は、DMA制御回路20から供給される転送制御信号と、循環カウンタ40から供給される循環カウンタ信号とに基づき、シフトレジスタ11においてReadデータをロードするためのデータLoad信号と、シフトレジスタ11をシフトさせてパラレルデータをシリアルデータに変換して出力するためのデータShift信号とを生成し、シフトレジスタ11に対して供給する。尚、転送制御信号の詳細については、後述する。また、シリアル制御回路12は、IOバッファ13の入出力方向を制御するためのIO制御信号を生成し、IOバッファ13に対して供給する。さらに、シリアル制御回路12は、共有メモリ3に対する読み出し要求を示すReadリクエスト信号、書き込み要求を示すWriteリクエスト信号、及び共有メモリ3のアクセスするアドレスを示すメモリアドレス信号を生成し、メモリ制御回路30に対して供給する。さらにまた、シリアル制御回路12は、外部装置を制御するための制御信号であるイネーブル信号、転送クロックCLK信号及び入出力モード信号を生成する。生成された各種の制御信号は、バッファ15A~15Cを介して外部装置に供給される。IOバッファ13は、シリアル制御回路12から供給されたIO制御信号に基づきデータの入出力方向が制御される。外部装置に対してデータを送信する場合、IOバッファ13は、シフトレジスタ11から供給された出力データシリアルデータを入出力データとして出力する。また、外部装置からデータを受信する場合、IOバッファ13は、外部装置から供給された入出力データを入力データシリアルデータとしてシフトレジスタ11に供給する。回路番号クランプ論理部14は、シリアル送受信回路10に固有な番号が予め設定され、この固有な番号を示す回路番号クランプ信号を生成し、シリアル制御回路12に供給する。DMA制御回路20は、図3に示すように、アドレスデコーダ21、ANDゲート22A、、22N及び制御レジスタ23A、、23Nを備える。アドレスデコーダ21は、CPU4から供給された、後述する制御レジスタ23A、、23Nのアドレスを示すCPUアドレスをデコードし、ANDゲート22A、、22Nに出力する。ANDゲート22A、、22Nは、シリアル送受信回路10の数に対応して設けられる。ANDゲート22A、、22Nは、アドレスデコーダ21から供給された出力信号と、CPU4から供給された、後述するCPUデータの書き込みパルスを示すCPU書き込みパルスとの論理積を演算し、CPUアドレスが示すアドレスに該当する制御レジスタ23A、、23Nの書き込み信号を生成する。制御レジスタ23A、、23Nは、シリアル送受信回路10の数に対応して設けられる。制御レジスタ23A、、23Nは、CPU4からの書き込みデータを示すCPUデータと、ANDゲート22A、、22Nから供給された書き込み信号とに基づき、転送有効フラグ、送受信モード及び転送サイズに関する情報を含む制御情報を保持し、この制御情報を含む転送制御信号を、対応するシリアル送受信回路10に対して供給する。メモリ制御回路30は、図4に示すように、セレクタ31a~31d、アドレスレジスタ32a、Readレジスタ32b、Writeレジスタ32c、Writeイネーブルレジスタ32d、Readイネーブルレジスタ32e、バッファ33A~33C、バッファ34A及び34Bを備える。セレクタ31aは、各シリアル送受信回路10から供給された各々のメモリアドレス信号から所定のメモリアドレス信号を選択し、アドレスレジスタ32aに供給する。セレクタ31bは、各シリアル送受信回路10から供給された各々のWriteデータから所定のWriteデータを選択し、Writeレジスタ32cに供給する。セレクタ31cは、各シリアル送受信回路10から供給された各々のWriteリクエスト信号から所定のWriteリクエスト信号を選択し、Writeイネーブルレジスタ32dに供給する。セレクタ31dは、各シリアル送受信回路10から供給された各々のReadリクエスト信号から所定のReadリクエスト信号を選択し、Readイネーブルレジスタ32eに供給する。アドレスレジスタ32aは、セレクタ31aから供給されたメモリアドレス信号が示す、共有メモリ3にアクセスするためのアドレスを保持し、保持されたアドレスをバッファ33Aを介して共有メモリ3に供給する。Readレジスタ32bは、バッファ33Bを介して共有メモリ3から供給されたReadデータを保持し、後述するReadイネーブル信号を出力したシリアル送受信回路10に対して供給する。Writeレジスタ32cは、セレクタ31bから供給され、共有メモリ3に書き込むためのWriteデータを保持し、保持されたWriteデータをバッファ33Cを介して共有メモリ3に供給する。Writeイネーブルレジスタ32dは、セレクタ31cから供給されたWriteリクエスト信号を、共有メモリ3にアクセスするためのWriteイネーブル信号として保持し、保持されたWriteイネーブル信号をバッファ34Aを介して共有メモリ3に供給する。Readイネーブルレジスタ32eは、セレクタ31dから供給されたReadリクエスト信号を、共有メモリ3にアクセスするためのReadイネーブル信号として保持し、保持されたReadイネーブル信号をバッファ34Bを介して共有メモリ3に供給する。次に、上記構成を有するシリアル転送装置1の動作について説明する。まず、シリアル転送装置1全体の概略的な動作について、図1を参照して説明する。シリアル転送装置1において、CPU4がDMA制御回路20に対してデータの送信要求を行うと、各シリアル送受信回路10は、メモリ制御回路30を介して共有メモリ3にアクセスし、パラレルデータを読み出す。そして、シリアル送受信回路10は、読み出したパラレルデータをシリアルデータに変換し、接続された外部装置に対して送信する。また、CPU4がDMA制御回路20に対してデータの受信要求を行うと、各シリアル送受信回路10は、外部装置からシリアルデータを受信し、パラレルデータに変換する。そして、シリアル送受信回路10は、変換されたパラレルデータを、メモリ制御回路30を介して共有メモリ3に書き込む。このとき、各シリアル送受信回路10におけるシリアルデータの送信及び受信タイミングは、循環カウンタ40から出力される循環カウンタ信号が示す値によって制御され、循環カウンタ値に対応するシリアル送受信回路10は、シリアルデータの送信及び受信を開始する。次に、DMA制御回路20の動作について、図1及び図3を参照して説明する。図1に示すように、データ送信時において、CPUバス6を介してCPU4からのシリアルデータの送信を開始させるコマンド図3のCPUデータ、CPU書き込みパルス及びCPUアドレスがDMA制御回路20に供給されると、DMA制御回路20は、アドレスデコーダ21によりCPUアドレスをデコードする。そして、ANDゲート22A、、22NによりCPU書き込みパルスに同期して、データ送信を行うシリアル送受信回路10に対応する制御レジスタ23A、、23NにCPUデータを書き込む。制御レジスタ23A、、23Nは、転送有効フラグ、送受信モード及び転送するデータサイズを示す転送サイズに関する情報を含む制御情報を保持する。保持された制御情報は、転送制御信号としてシリアル送受信回路10に供給される。次に、メモリ制御回路30の動作について、図1、図4及び図5を参照して説明する。シリアル送受信回路10から共有メモリ3に対する書き込み要求であるWriteリクエスト信号が供給された場合、メモリ制御回路30は、書き込み要求を出力したシリアル送受信回路10から供給されたメモリアドレス信号をセレクタ31aで選択し、アドレスレジスタ32aにロードする。また、メモリ制御回路30は、書き込み要求を出力したシリアル送受信回路10から供給されたWriteデータをセレクタ31bで選択し、Writeレジスタ32cにロードする。さらに、メモリ制御回路30は、シリアル送受信回路10から供給されたWriteリクエスト信号に対してセレクタ31cで論理和を演算し、Writeイネーブルレジスタ32dにロードする。そして、メモリ制御回路30は、Writeイネーブルレジスタ32dから出力されるWriteイネーブル信号をアサートし、共有メモリ3におけるアドレスレジスタ32aから出力されるアドレスに対して、Writeレジスタ32cから出力されるWriteデータを書き込む。一方、シリアル送受信回路10から共有メモリ3に対する読み出し要求であるReadリクエスト信号が供給された場合、メモリ制御回路30は、読み出し要求を出力したシリアル送受信回路10から供給されたメモリアドレス信号をセレクタ31aで選択し、アドレスレジスタ32aにロードする。また、メモリ制御回路30は、シリアル送受信回路10から供給されたReadリクエスト信号に対してセレクタ31dで論理和を演算し、Readイネーブルレジスタ32eにロードする。そして、メモリ制御回路30は、Readイネーブルレジスタ32eから出力されるReadイネーブル信号をアサートし、共有メモリ3におけるアドレスレジスタ32aから出力されるアドレスからReadデータを読み出してReadレジスタ32bにロードし、要求元のシリアル送受信回路10に対してReadデータを供給する。図5は、メモリ制御回路30が共有メモリ3に対してアクセスを行うタイミングを示すタイミングチャートを示す。シリアルCLKは、シリアル転送を行う際に用いられるクロックである。MEMCLKは、メモリ制御回路30のクロックであり、シリアルCLKよりも高速となるように設定され、この例においては、シリアルCLKの周波数に対して2倍の周波数に設定される。MEMアドレスは、アドレスレジスタ32aにロードされたアドレスの種類を示す。この例においては、Writeアドレスが書き込みアドレスを示し、Readアドレスが読み出しアドレスを示す。MEMReadイネーブルは、共有メモリ3に対する読み出しが有効であるか否かを示す信号であり、この信号の立ち下がりから立ち上がりまでが有効であることを示す。MEMWriteイネーブルは、共有メモリ3に対する書き込みが有効であるか否かを示す信号であり、この信号の立ち下がりから立ち上がりまでが有効であることを示す。MEMReadデータは、共有メモリ3からデータを読み出すタイミングを示し、MEMWriteデータは、共有メモリ3からデータを読み出すタイミングを示す。すなわち、この例においては、書き込み又は読み出しが有効であるタイミングがシリアルCLKの波形に同期しており、タイミングT1からT3までの期間が共有メモリ3に対してデータを書き込むタイミングとなり、タイミングT3からT5までの期間が共有メモリ3からデータを読み出すタイミングとなる。尚、シリアル転送装置1全体を動作させるためのシステムクロックは、シリアルCLKとは異なる信号であり、特に図示されていないが、システムクロック及びシリアルCLKに同一の信号を用いてもよい。次に、シリアル送受信回路10における送信及び受信動作について、図6に示すフローチャートを参照して説明する。尚、以下では、説明を容易とするため、複数のシリアル送受信回路10A、10B、10C、10Nのうちいずれか1つのシリアル送受信回路10で送信及び受信動作を行う場合を例にとって説明する。まず、メモリ制御回路30から供給される転送制御信号に含まれる転送有効フラグの値に基づき、データを転送するか否かが判断されるステップS1。転送有効フラグは、データの転送が行われる場合に値が1となる情報である。有効フラグの値が1である場合ステップS1:Yesには、処理がステップS2に移行する。一方、有効フラグの値が1以外である場合ステップS1:Noには、処理がステップS1に戻り、再度、有効フラグの値に基づいてデータ転送の有無が判断される。次に、ステップS2において、転送制御信号に含まれる送受信モードを示す情報に基づき、動作モードが送信モードであるか、又は受信モードであるかが判断される。動作モードが送信モードである場合ステップS2:送信には、処理がステップS3に移行し、循環カウンタ40から供給される循環カウンタ信号と、回路番号クランプ論理部14から供給される回路番号クランプ信号とに基づき、2つの信号が一致するか否かが判断されるステップS3。循環カウンタ信号及び回路番号クランプ信号が一致すると判断された場合ステップS3:Yesには、処理がステップS4に移行し、一致しないと判断された場合ステップS3:Noには、再度、循環カウンタ信号及び回路番号クランプ信号が一致するか否かが判断される。ステップS4では、図2のシリアル制御回路12によってReadリクエスト信号がアサートされると共に、メモリアドレス信号が出力される。そして、データLoad信号がアサートされ、シフトレジスタ11にReadデータパラレルデータにおける1ワード分がロードされる。ステップS5では、シリアル制御回路12によってデータShift信号がアサートされ、シフトレジスタ11が1ビットだけシフトされて出力データシリアルデータとして出力される。このとき、シリアル制御回路12からIOバッファ13に対してIO制御信号が供給され、IOバッファ13は、シフトレジスタ11からの出力データを外部装置に対して送信する。また、シリアル制御回路12によって外部装置に対するイネーブル信号がアサートされ、出力モードを示す入出力モード信号及び転送CLK信号と共に外部装置に対して送信される。次に、シフトレジスタ11にロードされたReadデータにおける1ワードの最後の1ビットが出力されたか否かが判断されるステップS6。最後の1ビットが出力されていないと判断された場合ステップS6:Noには、処理がステップS5に戻り、次の1ビットが出力され、以降、最後の1ビットが出力されるまで順次ステップS5の処理が行われる。一方、最後の1ビットが出力されたと判断された場合ステップS6:Yesには、処理がステップS7に移行し、メモリ制御回路30から供給される転送制御信号に含まれる転送サイズを示す情報と、実際に転送したデータ数とに基づき、転送サイズ分のデータ転送が終了したか否かが判断されるステップS7。転送サイズと転送データ数とが一致したと判断された場合ステップS7:Yesには、一連の処理が終了する。また、転送サイズよりも転送データ数が少なく、転送サイズと転送データ数とが一致しないと判断された場合ステップS7:Noには、処理がステップS4に戻り、共有メモリ3からReadデータにおける次の1ワード分のデータがロードされる。一方、ステップS2において、動作モードが受信モードである場合ステップS2:受信には、処理がステップS8に移行し、循環カウンタ40から供給される循環カウンタ信号と、回路番号クランプ論理部14から供給される回路番号クランプ信号とに基づき、2つの信号が一致するか否かが判断されるステップS8。循環カウンタ信号及び回路番号クランプ信号が一致すると判断された場合ステップS8:Yesには、処理がステップS9に移行し、一致しないと判断された場合ステップS8:Noには、再度、循環カウンタ信号及び回路番号クランプ信号が一致するか否かが判断される。ステップS9では、図2のシリアル制御回路12によって外部装置に対するイネーブル信号がアサートされ、入力モードを示す入出力モード信号及び転送CLK信号と共に外部装置に対して送信される。また、シリアル制御回路12からIOバッファ13に対してIO制御信号が供給され、IOバッファ13は、外部装置からの入力データシリアルデータをシフトレジスタ11に対して供給する。そして、シリアル制御回路12によってデータShift信号がアサートされ、シフトレジスタ11が1ビットだけシフトされて入力データシリアルデータが入力される。次に、ステップS10において、1ワード分の入力データの転送が終了したか否かが判断される。1ワード分のデータ転送が終了したと判断された場合ステップS10:Yesには、処理がステップS11に移行し、シリアル制御回路12によりWriteリクエスト信号がアサートされると共にメモリアドレス信号が出力され、シフトレジスタ11からWriteデータパラレルデータが出力される。一方、ステップS10において、1ワード分のデータ転送が終了していないと判断された場合ステップS10:Noには、処理がステップS9に戻り、次の1ビットが入力される。次に、メモリ制御回路30から供給される転送制御信号に含まれる転送サイズを示す情報と、実際に転送したデータ数とに基づき、転送サイズ分のデータ転送が終了したか否かが判断されるステップS12。転送サイズと転送データ数とが一致したと判断された場合ステップS12:Yesには、一連の処理が終了する。一方、転送サイズよりも転送データ数が少なく、転送サイズと転送データ数とが一致しないと判断された場合ステップS12:Noには、処理がステップS9に戻る。図7は、単体のシリアル送受信回路10においてデータを送信する場合のタイミングチャートの一例を示す。尚、この例では、シリアル送受信回路10の回路番号が1であり、2ワード分のデータを送信する場合について説明する。この例では、図6のステップS3に示す循環カウンタ判別処理について、循環カウンタ40から出力される循環カウンタ信号の値と、回路番号クランプ論理部14から出力される回路番号クランプ信号の値とがタイミングT2で一致するため、次のタイミングT3で、ステップS4による共有メモリ3からの1ワード分のデータ読み出し処理が行われる。そして、次のタイミングT4~T19で、読み出された1ワード分のデータに基づくシリアルデータD0~D7が出力される。このとき、ステップS6による最後の1ビット判別処理、並びにデータサイズ分の転送終了判別処理は、タイミングT17で行われる。この例では、2ワード分のデータを送信し、この時点では、2ワード目のデータの送信が行われていないため、処理がステップS4に戻る。そして、タイミングT19で、次の2ワード目のデータ読み出し処理が行われ、タイミングT20~T35で、読み出された2ワード目のデータに基づくシリアルデータD8~D15が出力される。このとき、ステップS6による最後の1ビット判別処理、並びにデータサイズ分の転送終了判別処理は、タイミングT33で行われる。この例では、この時点で2ワード分のデータ送信が行われたため、タイミングT36で、一連の処理が終了する。図8は、単体のシリアル送受信回路10においてデータを受信する場合のタイミングチャートの一例を示す。この例では、図6のステップS8に示す循環カウンタ判別処理について、循環カウンタ40から出力される循環カウンタ信号の値と、回路番号クランプ論理部14から出力される回路番号クランプ信号の値とがタイミングT2で一致するため、タイミングT4~T19で、ステップS9によるシリアルデータD0~D7の入力処理が行われる。このとき、1ワード転送の終了処理がタイミングT19で行われ、ステップS11によるシリアルデータから変換された1ワード分のパラレルデータの共有メモリ3に対する書き込み処理が行われると共に、ステップS12によるデータサイズ分の転送終了判別処理が行われる。この例では、2ワード分のデータを受信し、この時点では、2ワード目のデータの受信が行われていないため、処理がステップS9に戻る。そして、タイミングT20~T35で、次の2ワード目のデータに対応するシリアルデータD8~D15の入力処理が行われる。1ワード転送の終了処理がタイミングT35で行われ、シリアルデータから変換された1ワード分のパラレルデータの共有メモリ3に対する書き込み処理が行われると共に、データサイズ分の転送終了判別処理が行われる。この例では、この時点で2ワード分のデータ受信が行われたため、タイミングT36で、一連の処理が終了する。次に、すべてのシリアル送受信回路10がデータの送受信を行う場合について説明する。以下では、6台のシリアル送受信回路10A~10Fを用いてデータの送受信を行う場合を例にとり、各々のシリアル送受信回路10A~10Fにおける回路番号を1~6とした場合について説明する。まず、第1の例として、シリアル送受信回路10A~10Cが2ワード分のデータを送信し、シリアル送受信回路10D~10Fが2ワード分のデータを受信する場合について、図9を参照して説明する。図9に示すように、循環カウンタ40から出力される循環カウンタ信号の値が1となるタイミングT2で、シリアル送受信回路10Aが動作を開始する。そして、シリアル送受信回路10Aは、タイミングT3で、共有メモリ3からの1ワード分のパラレルデータを読み出し、タイミングT4~T19で、読み出したパラレルデータを変換したシリアルデータD0~D7を送信する。ここで、タイミングT18は、1ワード分のシリアルデータを送信する場合における最後の1ビットを送信するタイミングであり、この例では、2ワード分のデータを転送する。そのため、シリアル送受信回路10Aは、次のタイミングT19で再度共有メモリ3に対してアクセスし、次の1ワード分のパラレルデータを読み出し、タイミングT20~T35で、読み出したパラレルデータを変換したシリアルデータD8~D15を送信する。このとき、タイミングT34は、2ワード目のシリアルデータにおける最後の1ビットを送信するタイミングであるため、シリアル送受信回路10Aは、タイミングT36でデータ転送を終了する。また、循環カウンタ信号の値が2となるタイミングT4で、シリアル送受信回路10Bが動作を開始し、シリアル送受信回路10Aと同様に、タイミングT5で共有メモリ3からの1ワード分のパラレルデータを読み出し、タイミングT6~T21でシリアルデータD0~D7を送信する。ここで、タイミングT20は、1ワード分のシリアルデータを送信する場合における最後の1ビットを送信するタイミングであり、この例では、2ワード分のデータを転送する。そのため、シリアル送受信回路10Bは、次のタイミングT21で再度共有メモリ3に対してアクセスして次の1ワード分のパラレルデータを読み出し、タイミングT22~T37でシリアルデータD8~D15を送信する。このとき、タイミングT36は、2ワード目のシリアルデータにおける最後の1ビットを送信するタイミングであるため、シリアル送受信回路10Bは、タイミングT38でデータ転送を終了する。さらに、循環カウンタ信号の値が3となるタイミングT6で、シリアル送受信回路10Cが動作を開始し、シリアル送受信回路10A及び10Bと同様に、タイミングT7で共有メモリ3からの1ワード分のパラレルデータを読み出し、タイミングT8~T23でシリアルデータD0~D7を送信する。ここで、タイミングT22は、1ワード分のシリアルデータを送信する場合における最後の1ビットを送信するタイミングであり、この例では、2ワード分のデータを転送する。そのため、シリアル送受信回路10Cは、次のタイミングT23で再度共有メモリ3に対してアクセスして次の1ワード分のパラレルデータを読み出し、タイミングT24~T39でシリアルデータD8~D15を送信する。このとき、タイミングT38は、2ワード目のシリアルデータにおける最後の1ビットを送信するタイミングであるため、シリアル送受信回路10Cは、タイミングT40でデータ転送を終了する。一方、循環カウンタ信号の値が4となるタイミングT8で、シリアル送受信回路10Dが動作を開始し、タイミングT10~T25で、シリアルデータD0~D7を受信する。ここで、タイミングT25は、1ワード分のシリアルデータにおける最後の1ビットを受信するタイミングであり、最後の1ビットを受信することにより、1ワード分のデータが揃う。そのため、シリアル送受信回路10Dは、タイミングT26で共有メモリ3に対してアクセスし、シリアルデータを変換した1ワード分のパラレルデータを書き込む。さらに、この例では、2ワード分のデータを受信するため、タイミングT26~T41で、次の2ワード目に対応するシリアルデータD8~D15を受信する。そして、タイミングT41は、2ワード目に対応するシリアルデータにおける最後の1ビットを受信するタイミングであり、最後の1ビットを受信することにより、1ワード分のデータが揃う。そのため、シリアル送受信回路10Dは、タイミングT42で共有メモリ3に対してアクセスし、シリアルデータを変換した1ワード分のパラレルデータを書き込み、データ転送を終了する。また、循環カウンタ信号の値が5となるタイミングT10で、シリアル送受信回路10Eが動作を開始し、シリアル送受信回路10Eと同様に、タイミングT12~T27で、シリアルデータD0~D7を受信する。ここで、タイミングT27は、1ワード分のシリアルデータにおける最後の1ビットを受信するタイミングであり、最後の1ビットを受信することにより、1ワード分のデータが揃う。そのため、シリアル送受信回路10Eは、タイミングT28で共有メモリ3に対してアクセスし、シリアルデータを変換した1ワード分のパラレルデータを書き込むと共に、タイミングT28~T43で、次の2ワード目に対応するシリアルデータD8~D15を受信する。そして、タイミングT43は、2ワード目に対応するシリアルデータにおける最後の1ビットを受信するタイミングであり、最後の1ビットを受信することにより、1ワード分のデータが揃うため、シリアル送受信回路10Eは、タイミングT44で共有メモリ3に対してアクセスし、シリアルデータを変換した1ワード分のパラレルデータを書き込み、データ転送を終了する。さらに、循環カウンタ信号の値が6となるタイミングT12で、シリアル送受信回路10Fが動作を開始し、シリアル送受信回路10D及び10Eと同様に、タイミングT14~T29で、シリアルデータD0~D7を受信する。ここで、タイミングT29は、1ワード分のシリアルデータにおける最後の1ビットを受信するタイミングであり、最後の1ビットを受信することにより、1ワード分のデータが揃う。そのため、シリアル送受信回路10Fは、タイミングT30で共有メモリ3に対してアクセスし、シリアルデータを変換した1ワード分のパラレルデータを書き込むと共に、タイミングT30~T45で、次の2ワード目に対応するシリアルデータD8~D15を受信する。そして、タイミングT45は、2ワード目に対応するシリアルデータにおける最後の1ビットを受信するタイミングであり、最後の1ビットを受信することにより、1ワード分のデータが揃うため、シリアル送受信回路10Fは、タイミングT46で共有メモリ3に対してアクセスし、シリアルデータを変換した1ワード分のパラレルデータを書き込み、データ転送を終了する。次に、第2の例として、シリアル送受信回路10A、10C及び10Eが2ワード分のデータを送信し、シリアル送受信回路10B、10D及び10Fが2ワード分のデータを受信する場合について、図10を参照して説明する。第2の例においても、上述した第1の例と同様に、各シリアル送受信回路10においてデータの送受信が行われる。ここで、図10に示すように、シリアル送受信回路10Bは、タイミングT21で1ワード分のデータが揃うため、タイミングT22で共有メモリ3に対してアクセスし、1ワード分のパラレルデータを書き込む。一方、シリアル送受信回路10Cは、タイミングT22で、シリアルデータの最後の1ビットを送信し、次のタイミングT23で共有メモリ3に対してアクセスし、次の2ワード目のデータを読み出す。このとき、タイミングT22及びT23は、循環カウンタ40のタイミング単位で考えた場合に同一タイミングとなるため、シリアル送受信回路10B及び10Cは、共有メモリ3に対して同時にアクセスすることになるが、タイミングT22では、シリアル送受信回路10Bによる書き込み動作であり、タイミングT23では、シリアル送受信回路10Cによる読み出し動作であるため、共有メモリ3に対する競合は発生しない。これは、シリアル送受信回路10Dによる書き込み動作と、シリアル送受信回路10Eによる読み出し動作とによって共有メモリ3に対するアクセスが同時に行われるタイミングT26及びT27の場合も同様である。次に、第3の例として、シリアル送受信回路10毎に異なる転送サイズのデータの送受信を行う場合について、図11を参照して説明する。この例では、シリアル送受信回路10A~10Cがデータを送信し、シリアル送受信回路10D~10Fがデータを受信すると共に、シリアル送受信回路10Bが3ワード分、シリアル送受信回路10Dが4ワード分、それ以外のシリアル送受信回路10A、10C、10E及び10Fが1ワード分のデータ転送を行うものとする。この場合、シリアル送受信回路10A~10Fによるデータの送受信は、上述した第1及び第2の例と同様に行われる。シリアル送受信回路10Aは、転送終了後、循環カウンタ40からの循環カウンタ値が1となるタイミングT35で共有メモリ3に対してアクセスし、タイミングT36でシリアルデータD0~D7の送信を行う。このとき、シリアル送受信回路10Bは、シリアルデータD0~D23の送信を継続しているが、共有メモリ3に対するアクセスがタイミングT37で行われるので、シリアル送受信回路10A及び10Bによる共有メモリ3に対するアクセスの競合は発生しない。また、シリアル送受信回路10Eは、転送終了後、循環カウンタ40からの循環カウンタ値が6となるタイミングT44からシリアルデータの受信を開始し、タイミングT60でシリアルデータを変換したパラレルデータの共有メモリ3に対する書き込みを行う。このとき、シリアル送受信回路10Dは、データの転送を継続しているが、共有メモリ3に対するアクセスがタイミングT58で行われるので、シリアル送受信回路10D及び10Eによる共有メモリ3に対するアクセスの競合は発生しない。次に、第3の例における共有メモリ3に対するアクセスについて、図12に示すメモリマップを参照して説明する。尚、図12において、アドレスの数値の直後に記載されたhは、直前の数値が16進数表記であることを示す。図12に示すメモリマップにおいて、例えば、シリアル送受信回路10Aは、アドレス0100h~0200hを使用し、1ワード分のデータを転送する際のアクセス毎に、アドレスを1だけインクリメントする。同様に、シリアル送受信回路10Bは、アドレス0200h~0300hを使用し、シリアル送受信回路10Cは、アドレス0300h~0400hを使用する。また、シリアル送受信回路10Dは、アドレス0400h~0700hを使用し、シリアル送受信回路10Eは、アドレス0700h~0800hを使用する。さらに、シリアル送受信回路10Fは、アドレス0800h~0900hを使用する。ここで、シリアル送受信回路10Dは、転送するデータ量が他のシリアル送受信回路と比較して多いため、メモリ領域を多く確保している。このように、各シリアル送受信回路10によって転送するデータ量に応じて、任意にメモリマップを構成することができる。以上のように、第1の実施形態によれば、循環カウンタの値に応じて複数のシリアル送受信回路を並列的に動作させるため、データの転送性能を向上させることができる。また、シリアル送受信回路を並列的に動作させる際に、共有メモリに対する書き込み動作と読み出し動作とによる競合を防ぎ、複数のシリアル送受信回路による送受信を任意に設定することができるため、データ転送の際の待ち時間を削減することができ、データの転送性能を向上させることができる。さらに、共有メモリに対する競合を防ぐようにするため、従来必要とされた各シリアル送受信回路に設けられたバッファを省略することができる。これにより、装置のハードウェアを削減することができる。さらにまた、循環カウンタに基づき、複数のシリアル送受信回路による送受信動作を制御するため、従来設けられた調停回路を省略することができ、論理回路を簡略化することができる。次に、本発明に係るシリアル転送装置の第2の実施形態について説明する。この第2の実施形態によるシリアル転送装置1’では、共有メモリ3をデュアルポートRAMで構成し、2つのメモリバス5A及び5Bでアクセス可能なように構成する。シリアル転送部2’は、第1の実施形態におけるメモリ制御回路30に代えて、メモリ制御回路30A及び30Bを備え、例えば、複数のシリアル送受信回路10のうち半分ずつを制御する。これにより、共有メモリ3に対して2系統の同時アクセスが許可されるため、2系統によるデータの送受信を同時に行うことができる。尚、メモリ制御回路30A及び30Bに割り当てるシリアル送受信回路10は、例えば、転送データ長に応じて設定してもよい。具体的には、例えば、メモリ制御回路30Aに対しては、転送データ長が長いシリアル送受信回路10を割り当て、メモリ制御回路30Bに対しては、転送データ長が短いシリアル送受信回路10を割り当てるようにしてもよい。また、各シリアル送受信回路10がアクセスする共有メモリ3のアドレスは、互いに排他的であるため、デュアルポートRAMの同一アドレスアクセスのような制限のある動作が行われることはない。以上のように、第2の実施形態によれば、2つのメモリ制御回路を設けると共に、共有メモリを2系統のアクセスが可能なようにするため、共有メモリに対する2系統の同時アクセスが可能になる。また、共有メモリに対して2系統の同時アクセスが可能になるため、シリアル送受信回路の数が増加した場合でも、全体としてのデータ転送性能を向上させることができる。具体的には、例えば、最も早いデータ転送開始を0サイクル目とすると、最も遅いデータ転送開始のサイクルを従来の半分に短縮することができる。以上、本発明の第1及び第2の実施形態について説明したが、本発明は、上記構成に限定されるものではなく、特許請求の範囲に記載された発明の範囲内で種々の変更が可能である。例えば、共有メモリ3のデータ幅を広くし、1アクセス分のデータを2ワード以上としてもよい。