"第1のトランジスタと第2のトランジスタを有する半導体装置であって、前記第1のトランジスタは、第1の半導体材料が用いられた第1のチャネル形成領域と、前記第1のチャネル形成領域を挟んで設けられた不純物領域と、前記第1のチャネル形成領域上に設けられた第1のゲート絶縁層と、少なくとも前記第1のチャネル形成領域と重畳して前記第1のゲート絶縁層上に設けられた第1のゲート電極と、前記不純物領域と電気的に接続された第1のソース電極及び第1のドレイン電極と、を含み、前記第2のトランジスタは、第2のソース電極及び第2のドレイン電極と、第2の半導体材料が用いられ、前記第2のソース電極及び前記第2のドレイン電極と電気的に接続された第2のチャネル形成領域と、前記第2のチャネル形成領域上に設けられた第2のゲート絶縁層と、少なくとも前記第2のチャネル形成領域と重畳して前記第2のゲート絶縁層上に設けられた第2のゲート電極と、を含み、前記第1のトランジスタと前記第2のトランジスタは、少なくとも一部が重畳して設けられ、前記第2のソース電極及び前記第2のドレイン電極の一方は、前記第1のゲート電極と電気的に接続して設けられ、前記第2のソース電極及び前記第2のドレイン電極の他方は、前記第1のゲート電極から離間して設けられていることを特徴とする半導体装置。第1のトランジスタと、第2のトランジスタと、容量素子と、を有する半導体装置であって、前記第1のトランジスタは、第1の半導体材料が用いられた第1のチャネル形成領域と、前記第1のチャネル形成領域を挟んで設けられた不純物領域と、前記第1のチャネル形成領域上に設けられた第1のゲート絶縁層と、少なくとも前記第1のチャネル形成領域と重畳して前記第1のゲート絶縁層上に設けられた第1のゲート電極と、前記不純物領域と電気的に接続された第1のソース電極及び第1のドレイン電極と、を含み、前記第2のトランジスタは、第2のソース電極及び第2のドレイン電極と、第2の半導体材料が用いられ、前記第2のソース電極及び前記第2のドレイン電極と電気的に接続された第2のチャネル形成領域と、前記第2のチャネル形成領域上に設けられた第2のゲート絶縁層と、少なくとも前記第2のチャネル形成領域と重畳して前記第2のゲート絶縁層上に設けられた第2のゲート電極と、を含み、前記容量素子は、前記第2のソース電極または第2のドレイン電極の一方と、前記第2のゲート絶縁層と、前記第2のゲート絶縁層上に設けられた容量素子用電極と、を含み、前記第1のトランジスタと前記第2のトランジスタは、少なくとも一部が重畳して設けられ、前記第2のソース電極及び前記第2のドレイン電極の一方は、前記第1のゲート電極と電気的に接続して設けられ、前記第2のソース電極及び前記第2のドレイン電極の他方は、前記第1のゲート電極から離間して設けられていることを特徴とする半導体装置。第1のトランジスタと、第2のトランジスタと、容量素子と、を有する半導体装置であって、前記第1のトランジスタは、第1の半導体材料が用いられた第1のチャネル形成領域と、前記第1のチャネル形成領域を挟んで設けられた不純物領域と、前記第1のチャネル形成領域上に設けられた第1のゲート絶縁層と、少なくとも前記第1のチャネル形成領域と重畳して前記第1のゲート絶縁層上に設けられた第1のゲート電極と、前記不純物領域と電気的に接続された第1のソース電極及び第1のドレイン電極と、を含み、前記第2のトランジスタは、第2のソース電極及び第2のドレイン電極と、第2の半導体材料が用いられ、前記第2のソース電極及び前記第2のドレイン電極と電気的に接続された第2のチャネル形成領域と、前記第2のチャネル形成領域上に設けられた第2のゲート絶縁層と、少なくとも前記第2のチャネル形成領域と重畳して前記第2のゲート絶縁層上に設けられた第2のゲート電極と、を含み、前記容量素子は、前記第2のソース電極または第2のドレイン電極の一方と、前記第2のチャネル形成領域を一部に含む酸化物半導体層と、前記第2のゲート絶縁層と、前記第2のゲート絶縁層上に設けられた容量素子用電極と、を含み、前記第1のトランジスタと前記第2のトランジスタは、少なくとも一部が重畳して設けられ、前記第2のソース電極及び前記第2のドレイン電極の一方は、前記第1のゲート電極と電気的に接続して設けられ、前記第2のソース電極及び前記第2のドレイン電極の他方は、前記第1のゲート電極から離間して設けられていることを特徴とする半導体装置。請求項1乃至請求項3のいずれか一において、前記第1の半導体材料と前記第2の半導体材料が異なることを特徴とする半導体装置。請求項1乃至請求項4のいずれか一において、前記第2の半導体材料は、酸化物半導体であることを特徴とする半導体装置。請求項5において、前記第1のトランジスタと前記第2のトランジスタの間には複数の絶縁層を有し、前記複数の絶縁層のうち、少なくとも第2のトランジスタに接する絶縁層が、スパッタリング法により形成されていることを特徴とする半導体装置。請求項1乃至請求項6のいずれか一において、前記第2の半導体材料のエネルギーギャップは3eVより大きいことを特徴とする半導体装置。請求項1乃至請求項7のいずれか一において、前記第1のトランジスタは、前記第2のトランジスタよりも高速動作が可能であることを特徴とする半導体装置。請求項1乃至請求項8のいずれか一において、前記第2のトランジスタのオフ電流は、前記第1のトランジスタのオフ電流よりも小さいことを特徴とする半導体装置。請求項9において、前記第2のトランジスタの室温におけるオフ電流は、10zA以下であることを特徴とする半導体装置。本発明の一態様は、不揮発性記憶装置と同様に、電力が供給されなくともデータの保持が可能であり、且つデータの書き込み回数に制限がなく、更には単位面積あたりの記憶容量が大きい記憶装置または半導体装置を提供することを課題とする。本発明の一態様は、動作速度の高いトランジスタと、オフ電流の低いトランジスタを組み合わせることによって、電力が供給されなくてもキャパシタにデータを保持することができる記憶回路の構成を有する半導体装置である。動作速度の高いトランジスタは、多くの集積回路で用いられているように、シリコン半導体を用いた絶縁ゲート型電界効果トランジスタを適用することができる。これに対してオフ電流が低いトランジスタは、シリコン半導体よりも禁制帯幅バンドギャップが広い半導体であって、例えば金属酸化物でなる酸化物半導体を用いた絶縁ゲート型電界効果トランジスタを適用することができる。この2種類のトランジスタを組み合わせて記憶回路を構成する場合に、2つのトランジスタを並置すると単位面積あたりの記憶容量を高めるには不向きとなる。そのために、本発明の一態様は、この2つのトランジスタを、その少なくとも一部が重畳するように設けることで単位面積あたりの記憶容量を高めるようにしている。そして、2つのトランジスタの接続構造を簡略化し、しかも高密度配置が可能となるように、本発明の一態様は、一方のトランジスタのゲート電極と他方のトランジスタのドレイン電極若しくはソース電極が直接接し、かつ重畳するように設けることを特徴の一つとしている。なお、ここで記憶回路を構成するトランジスタのすべてを酸化物半導体により設ける必要はない。高速動作を要する箇所には酸化物半導体ではない、その他の半導体材料により構成されるトランジスタを設けることが好ましい。このような半導体材料として、例えば単結晶シリコンが挙げられる。本発明の一態様は、第1のトランジスタと第2のトランジスタを有する半導体装置であって、第1のトランジスタは、第1の半導体材料が用いられた第1のチャネル形成領域と、第1のチャネル形成領域を挟んで設けられた不純物領域と、第1のチャネル形成領域上に設けられた第1のゲート絶縁層と、少なくとも第1のチャネル形成領域と重畳して第1のゲート絶縁層上に設けられた第1のゲート電極と、不純物領域と電気的に接続された第1のソース電極又は第1のドレイン電極と、を含み、第2のトランジスタは、第2のソース電極及び第2のドレイン電極と、第2の半導体材料が用いられ、第2のソース電極及び第2のドレイン電極と電気的に接続された第2のチャネル形成領域と、第2のチャネル形成領域上に設けられた第2のゲート絶縁層と、少なくとも第2のチャネル形成領域と重畳して第2のゲート絶縁層上に設けられた第2のゲート電極と、を含み、第1のトランジスタと第2のトランジスタは、少なくとも一部が重畳して設けられ、第2のソース電極及び第2のドレイン電極の一方は、第1のゲート電極と電気的に接続して設けられ、第2のソース電極及び第2のドレイン電極の他方は、第1のゲート電極から離間して設けられていることを特徴とする半導体装置である。本発明の一態様は、第1のトランジスタと、第2のトランジスタと、容量素子と、を有する半導体装置であって、第1のトランジスタは、第1の半導体材料が用いられた第1のチャネル形成領域と、第1のチャネル形成領域を挟んで設けられた不純物領域と、第1のチャネル形成領域上に設けられた第1のゲート絶縁層と、少なくとも第1のチャネル形成領域と重畳して第1のゲート絶縁層上に設けられた第1のゲート電極と、不純物領域と電気的に接続された第1のソース電極及び第1のドレイン電極と、を含み、第2のトランジスタは、第2のソース電極又は第2のドレイン電極と、第2の半導体材料が用いられ、第2のソース電極及び第2のドレイン電極と電気的に接続された第2のチャネル形成領域と、第2のチャネル形成領域上に設けられた第2のゲート絶縁層と、少なくとも第2のチャネル形成領域と重畳して第2のゲート絶縁層上に設けられた第2のゲート電極と、を含み、容量素子は、第2のソース電極または第2のドレイン電極の一方と、第2のゲート絶縁層と、第2のゲート絶縁層上に設けられた容量素子用電極と、を含み、第1のトランジスタと第2のトランジスタは、少なくとも一部が重畳して設けられ、第2のソース電極及び第2のドレイン電極の一方は、第1のゲート電極と電気的に接続して設けられ、第2のソース電極及び第2のドレイン電極の他方は、第1のゲート電極から離間して設けられていることを特徴とする半導体装置である。本発明の一態様は、第1のトランジスタと、第2のトランジスタと、容量素子と、を有する半導体装置であって、第1のトランジスタは、第1の半導体材料が用いられた第1のチャネル形成領域と、第1のチャネル形成領域を挟んで設けられた不純物領域と、第1のチャネル形成領域上に設けられた第1のゲート絶縁層と、少なくとも第1のチャネル形成領域と重畳して第1のゲート絶縁層上に設けられた第1のゲート電極と、不純物領域と電気的に接続された第1のソース電極及び第1のドレイン電極と、を含み、第2のトランジスタは、第2のソース電極又は第2のドレイン電極と、第2の半導体材料が用いられ、第2のソース電極及び第2のドレイン電極と電気的に接続された第2のチャネル形成領域と、第2のチャネル形成領域上に設けられた第2のゲート絶縁層と、少なくとも第2のチャネル形成領域と重畳して第2のゲート絶縁層上に設けられた第2のゲート電極と、を含み、容量素子は、第2のソース電極または第2のドレイン電極の一方と、第2のチャネル形成領域を一部に含む酸化物半導体層と、第2のゲート絶縁層と、第2のゲート絶縁層上に設けられた容量素子用電極と、を含み、第1のトランジスタと第2のトランジスタは、少なくとも一部が重畳して設けられ、第2のソース電極及び第2のドレイン電極の一方は、第1のゲート電極と電気的に接続して設けられ、第2のソース電極及び第2のドレイン電極の他方は、第1のゲート電極から離間して設けられていることを特徴とする半導体装置である。上記構成の半導体装置において、第1の半導体材料と第2の半導体材料は異なることが好ましい。上記構成の半導体装置において、第2の半導体材料は、酸化物半導体であることが好ましい。上記構成の第2の半導体材料が酸化物半導体である半導体装置において、第1のトランジスタと第2のトランジスタの間には複数の絶縁層を有し、複数の絶縁層のうち、少なくとも第2のトランジスタに接する絶縁層が、スパッタリング法により形成されていることが好ましい。上記構成の半導体装置において、第2の半導体材料のエネルギーギャップは3eVより大きいことが好ましい。例えば、炭化シリコンをはじめとするワイドバンドギャップ材料より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材料などを適用してもよい。上記構成の半導体装置において、第1のトランジスタは、第2のトランジスタよりも高速動作が可能であることが好ましい。上記構成の半導体装置において、第2のトランジスタのオフ電流は、第1のトランジスタのオフ電流よりも小さいことが好ましい。上記構成の、第2のトランジスタのオフ電流が第1のトランジスタのオフ電流よりも小さい半導体装置において、第2のトランジスタの室温におけるオフ電流は、10zA以下であることが好ましい。なお、本明細書において上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、上下の用語は説明の便宜のために用いる表現に過ぎず、特に言及する場合を除き、その上下を入れ替えたものも含む。また、本明細書において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。なお、本明細書において、膜とは、CVD法プラズマCVD法などを含むまたはスパッタリング法などにより、被形成面の全面に形成されたものをいう。一方で、層とは、膜が加工されて形成されたもの、または被形成面の全面に形成されて加工を要しないものをいう。ただし、両者を特に区別することなく用いることがあるものとする。なお、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。なお、本明細書において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。不揮発性記憶装置と同様に、電力が供給されなくともデータの保持が可能であり、且つデータの書き込み回数に制限がなく、更には単位面積あたりの記憶容量が大きい記憶装置または半導体装置を得ることができる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下の説明で参照する図面における各構成の、位置、大きさ、範囲などは、簡略化または特徴を際だたせるため、実際の位置、大きさ、範囲などを正確に表していない場合がある。このため、本発明は、必ずしも、図面に開示された位置、大きさ、範囲などに限定されるものではない。なお、以下の説明における第1、第2、第3などの序数は、構成要素の混同を避けるために便宜上付すものであり、数的に限定するものではない。本発明の一態様である記憶装置の一例について以下に説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号OxideSemiconductorの略を併記する場合がある。図1Aは、本発明の一態様である記憶素子の構成を示す回路図である。図1Aに示す記憶素子は、トランジスタ160、トランジスタ162及び容量素子164を有する。図1Aにおいて、トランジスタ160のソース電極及びドレイン電極の一方は第1の配線1stLineとも記すに電気的に接続され、トランジスタ160のソース電極及びドレイン電極の他方は第2の配線2ndLineとも記すに電気的に接続されている。トランジスタ162のソース電極及びドレイン電極の一方は、第3の配線3rdLineとも記すに電気的に接続され、トランジスタ162のゲート電極は、第4の配線4thLineとも記すに電気的に接続されている。そして、トランジスタ160のゲート電極と、トランジスタ162のソース電極及びドレイン電極の他方は、容量素子164の電極の一方に電気的に接続されている。容量素子164の電極の他方は第5の配線5thLineとも記すに電気的に接続されている。ここで、トランジスタ162には、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、酸化物半導体を高純度化し、水素及び水を除去することで、オフ電流を極めて小さくすることができる。このため、トランジスタ162をオフすることで、トランジスタ160のゲート電極に与えられた電荷を極めて長時間にわたって保持することが可能である。そして、容量素子164を有することにより、トランジスタ160のゲート電極に与えられた電荷の保持が容易になり、保持されたデータの読み出しも容易になる。なお、トランジスタ162は、チャネル長を10nm以上1000nm以下とすることが好ましい。チャネル長を10nm以上1000nm以下とすることで、高速動作させることができ、消費電力を抑えることができる。図1Aに示す記憶素子におけるデータの書き込み、データの保持、及びデータの読み出し動作について以下に説明する。まず、第4の配線によりトランジスタ162をオンさせることで、第3の配線から供給された電荷が、トランジスタ160のゲート電極及び容量素子164の一方の電極に与えられる。すなわち、図1AのFG部分に電荷が与えられる書き込み。ここでは、異なる二つの電位レベルを与える電荷以下、低レベル電荷若しくはLowレベル電荷、および高レベル電荷若しくはHighレベル電荷というのいずれかが与えられるものとする。その後、第4の配線によりトランジスタ162をオフさせることで、図1AのFG部分の電荷が保持される保持。ここで、トランジスタ162のオフ電流は極めて小さいため、FG部分の電荷は長時間にわたって保持される。次に、データの読み出しについて説明する。第1の配線に所定の電位定電位を与えた状態で第5の配線に適切な電位読み出し電位を与えると、FG部分に保持された電荷量トランジスタ160のゲート電極の電位に応じて、第2の配線の電位は異なるものとなる。一般に、トランジスタ160をn型とすると、トランジスタ160のゲート電極に高レベル電荷が与えられている場合のみかけのしきい値電圧Vth_Hは、トランジスタ160のゲート電極に低レベル電荷が与えられている場合のみかけのしきい値電圧Vth_Lより低くなるためである。ここで、トランジスタ160のみかけのしきい値電圧とは、第1の配線の電位を定電位としたときにトランジスタ160をオンさせるために必要な第5の配線の電位をいう。従って、第5の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ160のゲート電極に与えられた電荷が、高レベル電荷であるか、または低レベル電荷であるかを判別することができる。例えば、高レベル電荷が保持されている場合には、第5の配線の電位がV0>Vth_Hとなれば、トランジスタ160はオンする。低レベル電荷が保持されている場合には、第5の配線の電位がV0<Vth_Lとなっても、トランジスタ160はオフしたままである。このため、第2の配線の電位を参照することで、保持されているデータを判別し、読み出すことができる。なお、記憶素子をアレイ状に配置して用いる場合には、所望の記憶素子のデータのみを読み出すことが必要になる。このようにデータを読み出す場合には、ゲート電極の状態にかかわらずトランジスタ160がオフする電位Vth_Hより小さい電位を第5の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ160がオンする電位Vth_Lより大きい電位を第5の配線に与えればよい。次に、データの書き換えについて説明する。データの書き換えは、上記したデータの書き込み及び保持と同様に行われる。つまり、第4の配線の電位により、トランジスタ162をオンさせる。これにより、第3の配線の電位新たなデータに係る電位が、FG部分に与えられる。その後、第4の配線の電位により、トランジスタ162をオフさせることで、FG部分には、新たなデータに係る電位の電荷が与えられた状態となる。このように、本発明の一態様である記憶素子は、データの再度の書き込みによって、直接的にデータを書き換えることが可能である。このためフラッシュメモリなどにおいてフローティングゲートからの電荷の引き抜きに際して必要であった高い電圧が不要であり、フローティングゲートへの電荷の注入及びフローティングゲートからの電荷の除去による動作速度の低下を抑制することができる。なお、トランジスタ162のソース電極及びドレイン電極の他方とトランジスタ160のゲート電極が電気的に接続されることにより、図1A中のFG部分は、フラッシュメモリのフローティングゲートと同様に機能する。トランジスタ162がオフされている場合には、FG部分は絶縁体中に埋設されたものとして扱うことができ、FG部分に電荷を保持することができる。本発明の一態様である記憶素子に設けられるトランジスタ162のオフ電流は、シリコンなどにより設けられる従来のトランジスタの10万分の1以下とすることができる。そのため、FG部分からのトランジスタ162を介した電荷のリークはほとんど起こらないものとして扱うことが可能である。つまり、本発明の一態様である記憶素子を用いることで、電力が供給されなくてもデータの保持が可能な不揮発性の記憶装置を実現することができる。例えば、トランジスタ162の室温でのオフ電流が10zA以下であり、容量素子164の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、この保持期間は、トランジスタの特性や容量素子の容量値によって変動する。更には、上記したように、本発明の一態様である記憶素子は、フラッシュメモリとは異なり、チャネル形成領域とフローティングゲートの間の絶縁層を劣化させるトンネル電流を用いていない。そのため、書き込み回数が制限されない。更には、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。図1Aに示す記憶素子は、トランジスタなどの構成要素が抵抗及び容量を含むものとして、図1Bのように扱うことが可能である。図1Bに示すように、トランジスタ160及び容量素子164を、それぞれ、抵抗と容量が並列に接続されたものとして扱うことができる。R1及びC1は、それぞれ、容量素子164の抵抗値と容量値であり、抵抗値R1は容量素子164を構成する絶縁層による抵抗値に相当する。なお、R2及びC2は、それぞれ、トランジスタ160の抵抗値及び容量値であり、抵抗値R2はトランジスタ160がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量の容量値に相当する。トランジスタ162のゲートリーク電流が十分に小さい場合には、トランジスタ162がオフしているときのソース電極とドレイン電極の間の抵抗値実効抵抗とも呼ぶをROSとすると、R1がROSより大きく、R2がROSより小さい場合には、電荷の保持期間データの保持期間ともいえるは、主としてトランジスタ162のオフ電流によって決定される。逆に、当該条件を満たさない場合には、トランジスタ162のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ162のオフ電流以外のリーク電流例えば、ソースとゲートの間において生じるリーク電流などが大きいためである。このことから、本発明の一態様である記憶素子は、上述の関係を満たすことが好ましい。一方で、C1はC2以上であることが好ましい。C1を大きくすることで、第5の配線によってFG部分の電位を制御する際例えば、読み出しの際に、第5の配線の電位の変動を低く抑えることができるためである。なお、R1とR2は、トランジスタ160やトランジスタ162のゲート絶縁層によって決定される。C1及びC2についても同様である。よって、ゲート絶縁層の材料や厚さなどを適切に選択することで、上記した関係を満たす記憶素子を実現することができる。本発明の一態様である記憶素子において、FG部分はフラッシュメモリなどのフローティングゲート型のトランジスタのフローティングゲートと同様に機能するが、FG部分は、フラッシュメモリなどのフローティングゲートとは本質的に異なる特徴を有する。従来のフラッシュメモリでは、コントロールゲートに高電界をかけてトンネル電流を発生させるため、その電界の影響が隣接するセルのフローティングゲートに及ぶことを防ぐために、各記憶素子間の間隔をある程度保つ必要が生じる。これにより、記憶装置の高集積化が阻害される。更には、フラッシュメモリの上記原理によって、絶縁層の劣化が進行し、書き換え回数が制限されている。本発明の一態様である記憶素子は、トランジスタのスイッチングによって動作し、従来のフラッシュメモリのようにトンネル電流による電荷注入が行われない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、従来よりも高集積化することができる。更には、後述するようにトランジスタ160とトランジスタ162を重畳させて設けることで、更なる高集積化も可能となる。そして、従来のフローティングゲート型トランジスタでは、書き込み時にゲート絶縁膜トンネル絶縁膜中を電荷が移動するために、該ゲート絶縁膜トンネル絶縁膜の劣化が不可避であった。しかしながら、本発明の一態様に係る記憶素子においては、書き込み用トランジスタのスイッチング動作によりデータの書き込みがなされるため、従来問題とされていたゲート絶縁膜の劣化を解消することができる。これは、原理的な書き込み回数の制限が存在せず、書き換え耐性が極めて高いことを意味するものである。例えば、本発明の一態様に係る記憶素子は、1×109回10億回以上の書き込みも可能である。そして、トンネル電流による電荷の注入を用いないため、記憶素子の劣化の原因が存在しない。つまり、フラッシュメモリと比較して高い耐久性と信頼性を有することになる。そして、高電界が不要であるため、少なくとも当該記憶素子にとっては昇圧回路が不要である。そのため、大型の周辺回路を設けなくてもよく、記憶装置の狭額縁化が可能になる。なお、C1を構成する絶縁層の比誘電率εr1と、C2を構成する絶縁層の比誘電率εr2とを異ならせる場合には、C1の面積S1は、C2の面積S2の2倍以下であることが好ましくより好ましくは、面積S1は面積S2以下であり、且つC2はC1よりも小さいことが好ましい。具体的には、例えば、絶縁層の材料として、C1では酸化ハフニウムなどのhigh-k材料でなる層と酸化物半導体でなる層との積層構造としてεr1を10以上好ましくは15以上とし、C2では酸化シリコン層としてεr2=3~4とすればよい。このような構成を併用することで、本発明の一態様である記憶素子は、より高集積化することが可能である。なお、上記説明は、電子を多数キャリアとするn型トランジスタを用いる場合についてのものであるが、n型トランジスタに代えて、正孔を多数キャリアとするp型トランジスタを用いることもできる。以上説明したように、本発明の一態様である記憶素子は、オフ状態でのソースとドレイン間のリーク電流オフ電流が少ない書き込み用トランジスタ、該書き込み用トランジスタとは異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性の記憶素子を有している。書き込み用トランジスタのオフ電流は、使用時の温度例えば、25°Cで100zA以下、好ましくは10zA以下、さらに好ましくは、1zA以下であることが望ましい。シリコンを用いたトランジスタでは、このように低いオフ電流を得ることは困難であるが、酸化物半導体を用いたトランジスタにより実現することが可能になる。このため、書き込み用トランジスタとしては、酸化物半導体を含むトランジスタを用いることが好ましい。さらに酸化物半導体を用いたトランジスタはサブスレッショルドスイング値S値が小さいため、比較的移動度が低くてもスイッチング速度を十分に大きくすることが可能である。よって、該トランジスタを書き込み用トランジスタとして用いることで、FG部分に与えられる書き込みパルスの立ち上がりを極めて急峻にすることができる。なお、書き込み用トランジスタのオフ電流が小さいため、FG部分に保持させる電荷量を少なくすることができる。更には、データの書き込み動作及びデータの消去動作の高速化が可能であり、データの書き換えを高速に行うことができる。読み出し用トランジスタとしては、読み出しの速度を高くするために、高速で動作するトランジスタを用いることが好ましい。例えば、読み出し用トランジスタとしては、スイッチング速度が1ナノ秒以下のトランジスタを用いることが好ましい。データの書き込みは、書き込み用トランジスタをオンさせることにより、書き込み用トランジスタのソース電極またはドレイン電極の他方と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたFG部分に電圧を印加し、その後、書き込み用トランジスタをオフ状態とすることで、FG部分に所定量の電荷を保持させることで行う。ここで、書き込み用トランジスタのオフ電流は極めて小さいため、FG部分に供給された電荷は長時間にわたって保持される。オフ電流が例えば実質的に0であれば、リフレッシュ動作が不要となるか、または、リフレッシュ動作を行う場合であっても、その頻度を極めて低く例えば、一ヶ月~一年に一度程度することができ、記憶素子の消費電力を十分に低減することができる。なお、本発明の一態様である記憶素子では、記憶素子へのデータの再度の書き込みによってデータを直接書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。なお、本発明の一態様である記憶素子に印加される電圧記憶素子の各端子に同時に印加される電位の最大のものと最小のものの差の最大値は、2段階1ビットのデータを書き込む場合、一つの記憶素子において、5V以下、好ましくは3V以下である。なお、本発明の一態様である記憶素子は、書き込み用トランジスタと、読み出し用トランジスタと、容量素子と、を少なくとも含んでいればよく、容量素子の面積が小さくても動作可能である。従って、例えば、ひとつの記憶素子あたり6つのトランジスタを必要とするSRAMと比較して単位面積あたりの記憶容量を大きくすることができる。さらに、本発明の一態様である記憶素子に用いる酸化物半導体は、エネルギーギャップが3.0~3.5eVと大きく、熱励起キャリアが極めて少ないこともあり、例えば、150°Cもの高温環境下でも記憶素子の電流-電圧特性に劣化が見られない。本発明の一態様である記憶素子に用いるトランジスタは、150°Cの高温下であっても特性の劣化を起こさず、且つオフ電流が100zA以下と極めて小さい。図2は、本発明の一態様である記憶装置として、図1を用いて説明した記憶素子をマトリクス状に配置した記憶装置の構成を例示している。なお、説明を簡略にするため、図2には、縦2個行×横2個列の記憶素子をマトリクス状に配置した構成を示しているが、以下の説明では、縦m個行×横n個列m、nは自然数のマトリクス状に配置された記憶装置について説明する。図2に示す記憶装置では、複数の記憶素子1100が縦m個行×横n個列m、nは自然数のマトリクス状に配置され、その外側に第1の駆動回路1111、第2の駆動回路1112、第3の駆動回路1113及び第4の駆動回路1114が配置され、これらの駆動回路と記憶素子1100がm本のワード線WL、m本の第2の信号線S2、n本のビット線BL、n本のソース線SL及びn本の第1の信号線S1によって接続されている。ここで、記憶素子1100は、図1Aに示したものを用いる。記憶素子1100において、第1のトランジスタは図1Aのトランジスタ160に相当し、第2のトランジスタは図1Aのトランジスタ162に相当し、容量素子は図1Aの容量素子164に相当する。そして、ソース線SLは図1Aの第1の配線に相当し、ビット線BLは図1Aの第2の配線に相当し、第1の信号線S1は図1Aの第3の配線に相当し、第2の信号線S2は図1Aの第4の配線に相当し、ワード線WLは図1Aの第5の配線に相当する。すなわち、記憶素子1100において、第1のトランジスタのソース電極及びドレイン電極の一方はソース線SLに電気的に接続され、第1のトランジスタのソース電極及びドレイン電極の他方はビット線BLに電気的に接続されている。第2のトランジスタのソース電極及びドレイン電極の一方は、第1の信号線S1に電気的に接続され、第2のトランジスタのゲート電極は、第2の信号線S2に電気的に接続されている。そして、第1のトランジスタのゲート電極と、第2のトランジスタのソース電極及びドレイン電極の他方は、容量素子の電極の一方に電気的に接続されている。容量素子の電極の他方はワード線WLに電気的に接続されている。そして、記憶素子1100のそれぞれは、ソース線SLとビット線BLとの間に、並列に接続されている。例えば、i行j列の記憶素子1100i、jiは1以上m以下の整数、jは1以上n以下の整数は、ソース線SLj、ビット線BLj、第1の信号線S1j、ワード線WLi、第2の信号線S2i、にそれぞれ接続されている。ソース線SL及びビット線BLは、第1の駆動回路1111に接続されており、第1の信号線S1は第3の駆動回路1113に接続されており、第2の信号線S2は第2の駆動回路1112に接続されており、ワード線WLは第4の駆動回路1114に接続されている。なお、ここでは、第1の駆動回路1111、第2の駆動回路1112、第3の駆動回路1113、第4の駆動回路1114をそれぞれ独立に設けているが、これに限定されず、いずれか一または複数の機能を有するデコーダを用いてもよい。次に、図3に示すタイミングチャートを用いて、図2に示す記憶装置の書き込み動作及び読み出し動作について説明する。ここでは、簡単のため、2行×2列の記憶装置の動作について説明することとするが、本発明はこれに限定されない。図3において、S11及びS12は、それぞれ第1の信号線S1の電位、S21及びS22は、それぞれ第2の信号線S2の電位、BL1及びBL2は、それぞれビット線BLの電位、WL1及びWL2は、ワード線WLの電位、SL1及びSL2は、それぞれソース線SLの電位に相当する。まず、1行目の記憶素子11001,1、及び記憶素子11001,2への書き込み、1行目の記憶素子11001,1、及び記憶素子11001,2からの読み出しを行う場合について説明する。なお、以下では、記憶素子11001,1へ書き込むデータを1とし、記憶素子11001,2へ書き込むデータを0とする場合について説明する。はじめに、書き込みについて説明する。1行目書き込み期間において、1行目の第2の信号線S21に電位VHを与え、1行目の第2のトランジスタをオンさせる。また、2行目の第2の信号線S22に0Vを与え、2行目の第2のトランジスタをオフさせる。次に、1列目の第1の信号線S11に電位V2、2列目の第1の信号線S12に電位0Vを与える。その結果、記憶素子11001,1のFG部分には電位V2が、記憶素子11001,2のFG部分には0Vが与えられる。ここでは、電位V2は第1のトランジスタのしきい値電圧より高い電位とする。そして、1行目の信号線S21の電位を0Vとして、1行目の第2のトランジスタをオフさせることで、書き込みを終了する。なお、ワード線WL1、WL2は0Vとしておく。また、1列目の第1の信号線S11の電位を変化させる前に1行目の第2の信号線S21を0Vとする。書き込み後の、ワード線WLに接続される端子を制御ゲート電極、第1のトランジスタのソース電極をソース電極、第2のトランジスタのドレイン電極をドレイン電極、とそれぞれ見なした記憶素子のしきい値は、データ0ではVw0、データ1ではVw1となる。ここで、記憶素子のしきい値とは、第1のトランジスタのソース電極とドレイン電極の間の抵抗が変化する、ワード線WLに接続される端子の電圧をいうものとする。なお、Vw0>0>Vw1とする。次に、読み出しについて説明する。1行目の読み出し期間において、1行目のワード線WL1に0Vを与え、2行目のワード線WL2には電位VLを与える。電位VLはしきい値Vw1より低い電位とする。WL1を0Vとすると、1行目において、データ0が保持されている記憶素子11001,2の第1のトランジスタはオフ、データ1が保持されている記憶素子11001,1の第1のトランジスタはオンとなる。WL2を電位VLとすると、2行目において、データ0、1のいずれが保持されている記憶素子1100であっても、第1のトランジスタはオフとなる。次に、1列目のソース線SL1、2列目のソース線SL2に電位0Vを与える。その結果、ビット線BL1-ソース線SL1間は記憶素子11001,1の第1のトランジスタがオンであるため低抵抗となり、ビット線BL2-ソース線SL2間は記憶素子11001,2の第1のトランジスタがオフであるため、高抵抗となる。ビット線BL1、ビット線BL2に接続される読み出し回路は、ビット線の抵抗の違いから、データを読み出すことができる。また、第2の信号線S21には0Vを、第2の信号線S22には電位VLを与え、第2のトランジスタを全てオフしておく。1行目のFG部分の電位は0VまたはV2であるから、第2の信号線S21を0Vとすることで1行目の第2のトランジスタを全てオフすることができる。一方、2行目のFG部分の電位は、ワード線WL2に電位VLが与えられると、書き込み直後の電位より低い電位となってしまう。これにより、第2のトランジスタがオンとなることを防止するために、第2の信号線S22をワード線WL2と同じ低電位とする。以上により、第2のトランジスタを全てオフすることができる。上記したように、読み出しには読み出し回路を用いる。図4Aは、読み出し回路の一例を示す。図4Aに示す読み出し回路は、トランジスタとセンスアンプ回路を有する。トランジスタのソース電極とドレイン電極の一方には電位Vddが印加され、トランジスタのソース電極とドレイン電極の他方には、センスアンプ回路の端子とビット線が接続される。トランジスタのゲート電極にはバイアス電位Vbiasが印加される。なお、ここで、バイアス電位Vbiasは0より高く、Vddより低い。記憶素子が高抵抗の場合には、センスアンプ回路の端子に入力される電位が参照電位Vrefより高くなり、センスアンプ回路はデータ1を出力する。一方、記憶素子が低抵抗の場合には、センスアンプ回路の-側に入力される電位が参照電位Vrefより低くなり、センスアンプ回路はデータ0を出力する。図4Bは、読み出し回路の他の一例を示す。図4Bに示す読み出し回路は、トランジスタとクロックドインバータを有する。トランジスタのソース電極とドレイン電極の一方には電位Vddが印加され、トランジスタのソース電極とドレイン電極の他方には、クロックドインバータの入力とビット線が接続される。トランジスタのゲート電極にも電位Vddが印加される。図4Bに示す読み出し回路を用いる場合の出力電位について説明する。記憶素子11001,1の第1のトランジスタがオンしているとき、ビット線BL1とソース線SL1の間は低抵抗である。そのため、クロックドインバータの入力は低電位となり、出力D1はHighとなる。一方で、ビット線BL2とソース線SL2の間は高抵抗であるため、クロックドインバータには高電位が入力され、出力D2はLowとなる。なお、読み出し回路は、図4に示した構成に限定されない。例えば、読み出し回路はプリチャージ回路を有してもよいし、参照電位Vrefの代わりに参照用のビット線がセンスアンプ回路に接続される構成としてもよい。ここでは、図1に示す記憶素子が設けられた記憶装置図2を用いたが、本発明はこれに限定されない。図1に示す記憶素子を用いて、図2とは異なる形態の他の記憶装置を構成することも可能である。図5は、図1に示す記憶素子を用いて構成した、図2とは異なる形態の他の記憶装置を示す。図5は、記憶素子が直列に接続された、いわゆるNAND型の記憶装置の回路図である。図5に示す記憶装置は、ソース線SL、ビット線BL、第1信号線S1、複数本の第2信号線S2、複数本のワード線WL及び複数の記憶素子を有する。図5では、ソース線SL及びビット線BLを1本ずつ有する構成となっているが、これに限定されず、ソース線SLとビット線BLも複数本有していてもよい。図5に示す各記憶素子において、第2のトランジスタ図1に示すトランジスタ162に相当のソース電極及びドレイン電極の一方は、第1の信号線S1に電気的に接続され、第2のトランジスタのゲート電極は、第2の信号線S2に電気的に接続されている。そして、第1のトランジスタ図1に示すトランジスタ160に相当のゲート電極と、第2のトランジスタのソース電極及びドレイン電極の他方は、容量素子の電極の一方に電気的に接続されている。容量素子の電極の他方はワード線WLに電気的に接続されている。ここで、ビット線BLとソース線SLの間には、k個kは自然数の各記憶素子が有する第1のトランジスタのソース電極とドレイン電極が順に直列に接続され、第1の記憶素子の第1のトランジスタのソース電極はビット線BLに電気的に接続され、終端に位置する第kの記憶素子の第1のトランジスタのドレイン電極はソース線SLに電気的に接続されている。図5に示す記憶装置は、行ごとに書き込み動作と読み出し動作を行う。書き込み動作は次のように行われる。すなわち、書き込みする行の第2の信号線S2により、書き込みする行の第2のトランジスタをオンさせる。これにより、指定した行の第1のトランジスタのゲート電極に第1の信号線S1の電位が与えられ、FG部分に所定の電荷が注入される。このようにして、指定した行の記憶素子にデータを書き込むことができる。そして、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線WLに、第1のトランジスタのゲート電極の電荷によらず、第1のトランジスタがオン状態となるような電位を与え、読み出しを行う行以外の第1のトランジスタをオン状態とする。それから、読み出しを行う行のワード線WLに、第1のトランジスタのゲート電極が有する電荷によって、第1のトランジスタのオン状態またはオフ状態が選択されるような電位読み出し電位を与える。そして、ソース線SLに定電位を与え、ビット線BLに接続されている読み出し回路図示しないを動作状態とする。ここで、ソース線SL-ビット線BL間の複数の第1のトランジスタは、読み出しを行う行を除いてオン状態なので、ソース線SL-ビット線BL間のコンダクタンスは、読み出しを行う行の第1のトランジスタの状態によって決定される。つまり、読み出しを行う行の第1のトランジスタのゲート電極が有する電荷によって、読み出し回路が読み出すビット線BLの電位は異なる値をとる。このようにして、指定した行の記憶素子からデータを読み出すことができる。次に、本発明の一態様である図1Aに示す記憶素子の上面図と断面図について、図6を参照して説明する。ここで、図6Bは上面図を示し、図6Aは図6BのC1-C2及びD1-D2における断面図を示す。図6に示す記憶素子は、基板100にトランジスタ160が設けられ、トランジスタ160では少なくともゲート電極110が層間絶縁層125、層間絶縁層126及び層間絶縁層128から露出されており、露出されたゲート電極110に接して、トランジスタ162のソース電極またはドレイン電極142aが設けられている。ソース電極またはドレイン電極142aは、トランジスタ162のソース電極またはドレイン電極としてのみならず、容量素子164の電極としても機能する。容量素子164は、ソース電極またはドレイン電極142a、電極148b、酸化物半導体層144及びゲート絶縁層146により構成される。ここで、トランジスタ160とトランジスタ162は、少なくとも一部が重畳して設けられている。なお、図6において、トランジスタ160は基板100に設けられている。基板100としては、高速で動作させることが可能な半導体材料を有する基板を用いればよく、例えば単結晶シリコン基板を用いることができる。基板100として単結晶シリコン基板を用いると、トランジスタ160を特に高速で動作させることができる。なお、図6において、トランジスタ162はトランジスタ160上に設けられている。トランジスタ162は酸化物半導体層144を有する。なお、トランジスタ160及びトランジスタ162は、いずれもn型トランジスタであるものとして説明するが、p型トランジスタを用いてもよい。トランジスタ160は、半導体材料を含む基板100に設けられたチャネル形成領域116と、高濃度不純物領域120と、チャネル形成領域116上に設けられたゲート絶縁層108aと、ゲート絶縁層108a上に設けられたゲート電極110と、高濃度不純物領域120と電気的に接続されるソース電極またはドレイン電極154を有する。高濃度不純物領域120とソース電極またはドレイン電極154の間には、金属化合物領域124が設けられている。そして、基板100の表面近傍にはトランジスタ160を囲むように素子分離絶縁層106が設けられており、トランジスタ160を覆って、層間絶縁層125、層間絶縁層126及び層間絶縁層128が設けられている。層間絶縁層125、層間絶縁層126及び層間絶縁層128はトランジスタ160を覆って形成された後に、少なくともゲート電極110を露出させるまでCMPなどによって削られている。図6におけるトランジスタ162は、層間絶縁層128上に設けられたソース電極またはドレイン電極142a、ソース電極またはドレイン電極142b、酸化物半導体層144、ゲート絶縁層146及びゲート電極148aを有する。酸化物半導体層144は、ソース電極またはドレイン電極142aとソース電極またはドレイン電極142bの間に、これらに接して設けられ、酸化物半導体層144のチャネル形成領域に重畳してゲート電極148aが設けられている。ここで、酸化物半導体層144は、水素などの不純物を十分に除去して高純度化し、さらに十分な酸素供給によって酸素欠損に起因する欠陥準位を低減させたものであることが好ましい。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019/cm3以下、好ましくは5×1018/cm3以下、より好ましくは5×1017/cm3以下とする。ここで、酸化物半導体層144中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyでの測定値を基準としている。このように、水素が十分に除去されて高純度化され、酸素が十分に供給されて酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層では、キャリア濃度が1×1012/cm3未満、好ましくは、1×1011/cm3未満、より好ましくは測定限界値未満となる。このような酸化物半導体層を用いることで、例えば、室温でのオフ電流密度オフ電流をトランジスタのチャネル幅で除した値は10zA/μm~100zA/μmとなる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、オフ電流が極端に小さいトランジスタを得ることができる。なお、図6に示すトランジスタ162が有する酸化物半導体層144は島状に加工されていない。そのため、加工の際のエッチングによって酸化物半導体層144が汚染されることを防止することができ、酸化物半導体層144を高純度に保持することが可能になる。なお、図6に示す容量素子164では、酸化物半導体層144とゲート絶縁層146を積層させることで、ソース電極またはドレイン電極142aと、電極148bの間の絶縁性を十分に確保することができる。なお、ソース電極またはドレイン電極142aとソース電極またはドレイン電極142bは、テーパー形状にすることが好ましい。酸化物半導体層144の被覆性を向上させ、段切れを防止することができるためである。ここで、特に好ましくは、テーパー角は、例えば、30°以上60°以下とする。なお、テーパー角とは、テーパー形状を有する層例えば、ソース電極またはドレイン電極142aを、その断面基板の表面と直交する面に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角内角を示す。なお、トランジスタ162及び容量素子164の上には、層間絶縁層150が設けられており、層間絶縁層150上には層間絶縁層152が設けられている。そして、層間絶縁層152から基板100に達する開口が設けられており、層間絶縁層152上及び該開口にソース電極またはドレイン電極154が設けられている。ソース電極またはドレイン電極154は金属化合物領域124に達するように設けられている。なお、本発明の一態様である記憶素子は、図6に示すものに限定されない。例えば、図7に示すように、層間絶縁層126が設けられていなくてもよい。層間絶縁層126を形成しないことで、工程数が減り、スループットを向上させることができる。または、図8に示すようにゲート絶縁層108a及びゲート電極110の側面に接してサイドウォール絶縁層118を有していてもよい。サイドウォール絶縁層118を有する場合には、後述するように、低濃度不純物領域を形成することができる。低濃度不純物領域により、ドレイン端近傍の電界を緩和することができるため、オフ電流を低減させることができる。または、図9に示すように、図7の構成と図8の構成を組み合わせて用いてもよい。次に、図8に示す記憶素子に含まれるトランジスタ160の作製方法について説明する。まず、半導体材料を含む基板100を用意する図10A。半導体材料を含む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般にSOI基板は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書においては、絶縁表面上にシリコン以外の半導体材料により構成される半導体層が設けられた基板も含む。つまり、SOI基板が有する半導体材料は、シリコンに限定されない。更には、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものも含まれるものとする。次に、基板100上に、素子分離絶縁層106を形成するためのマスクとなる保護層102を形成する図10A。保護層102としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンまたは窒化シリコンなどにより形成される絶縁層を用いることができる。なお、この工程の前または後に、トランジスタのしきい値電圧を調整するために、n型の導電性を付与する不純物元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。基板100がシリコン基板の場合には、n型の導電性を付与する不純物元素としては、例えば、リンPまたは砒素Asなどを用いることができる。そして、p型の導電性を付与する不純物元素としては、例えば、硼素B、アルミニウムAlまたはガリウムGaなどを用いることができる。なお、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法RBS:RutherfordBackscatteringSpectrometry及び水素前方散乱法HFS:HydrogenForwardScatteringを用いて測定した場合に、組成範囲として酸素が50~70原子、窒素が0.5~15原子、シリコンが25~35原子、水素が0.1~10原子の範囲で含まれるものをいう。なお、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、RBS及びHFSを用いて測定した場合に、組成範囲として酸素が5~30原子、窒素が20~55原子、シリコンが25~35原子、水素が10~30原子の範囲で含まれるものをいう。ただし、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を100原子としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われていない領域露出している領域の、基板100の一部を除去する。これにより他の半導体領域と分離された半導体領域104が形成される図10B。当該エッチングには、ドライエッチングを用いることが好ましいが、ウェットエッチングを用いてもよい。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次に、少なくとも半導体領域104を覆って絶縁膜を形成し、半導体領域104に重畳する領域の絶縁膜を選択的に除去することで、素子分離絶縁層106を形成する図10B。この絶縁膜は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンまたは窒化シリコンなどを用いて形成されるとよい。絶縁膜の除去は、CMPなどの研磨処理またはエッチング処理などを用いて行えばよい。半導体領域104の形成後素子分離絶縁層106の形成後に、保護層102を除去する。次に、半導体領域104上に絶縁膜を形成し、当該絶縁膜上に導電膜を形成する。ここで形成する絶縁膜は後にゲート絶縁層108aとなるものであり、CVD法またはスパッタリング法などを用いて、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート、窒素が添加されたハフニウムシリケート若しくは窒素が添加されたハフニウムアルミネートなどを含む膜を単層で、または積層して形成するとよい。他には、高密度プラズマ処理や熱酸化処理によって、半導体領域104の表面を酸化または窒化することで形成してもよい。高密度プラズマ処理は、例えば、ヘリウムHe、アルゴンAr、クリプトンKr、キセノンXeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。ここで、絶縁膜の厚さは、1nm以上100nm以下とすればよく、10nm以上50nm以下とすることが好ましい。ここで形成する導電膜は、蒸着法、CVD法、スパッタリング法、スピンコート法などを用いて、アルミニウムAl、銅Cu、チタンTi、タンタルTa、タングステンWなどの金属材料により形成することができる。または、多結晶シリコンなどの半導体材料を用いて形成してもよい。なお、ここでは、導電膜を金属材料により形成する場合の一例について示すものとする。その後、当該絶縁膜及び当該導電膜を選択的にエッチングして、ゲート絶縁層108aとゲート電極110を形成する。次に、ゲート電極110を覆って絶縁膜を形成する。そして、ゲート電極110をマスクとして半導体領域104にリンPまたは砒素Asなどを添加して、浅い接合深さの不純物領域114を形成する。なお、ここではn型トランジスタを形成するためにリンPまたは砒素Asを添加しているが、p型トランジスタを形成する場合には、硼素BまたはアルミニウムAlなどの不純物元素を添加すればよい。不純物領域114の形成により、半導体領域104のゲート絶縁層108aの下部に、チャネル形成領域116が形成される図10C。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが好ましい。なお、ここでは、絶縁膜112を形成した後に不純物領域114を形成する工程を採用しているが、不純物領域114を形成した後に絶縁膜112を形成する工程としてもよい。次に、サイドウォール絶縁層118を形成する図10D。サイドウォール絶縁層118は、絶縁膜112を覆って絶縁膜を形成した後に、当該絶縁膜に異方性の高いエッチング処理を行うことで、自己整合的に形成することができる。なお、この際に、絶縁膜112を部分的にエッチングして、ゲート電極110の上面と、不純物領域114の上面を露出させるとよい。なお、サイドウォール絶縁層118は、高集積化などの目的のために形成されない場合もある例えば図6。次に、ゲート電極110、不純物領域114、サイドウォール絶縁層118などを覆って絶縁膜を形成する。そして、不純物領域114と接する領域に、リンPまたは砒素Asなどを添加して、高濃度不純物領域120を形成する。その後、この絶縁膜を除去し、ゲート電極110、サイドウォール絶縁層118、高濃度不純物領域120などを覆って金属膜122を形成する図10E。金属膜122は、真空蒸着法、スパッタリング法またはスピンコート法などの各種成膜方法を用いて形成することができる。金属膜122は、半導体領域104を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが好ましい。このような金属材料としては、例えば、チタンTi、タンタルTa、タングステンW、ニッケルNi、コバルトCo、白金Ptなどが挙げられる。次に、熱処理を施して、上記金属膜122と基板100の半導体材料を反応させる。これにより、高濃度不純物領域120に接する金属化合物領域124が形成される図10F。なお、ゲート電極110として多結晶シリコンなどを用いる場合には、ゲート電極110の金属膜122と接触する部分にも、金属化合物領域が形成されることになる。この熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いてもよいが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが好ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域124を形成した後、金属膜122を除去する。次に、上述の工程により形成された各構成を覆って、層間絶縁層125、層間絶縁層126及び層間絶縁層128を形成する図10G。層間絶縁層125、層間絶縁層126及び層間絶縁層128は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンまたは窒化シリコンなどの無機絶縁材料を含む材料を用いて形成することができる。または、ポリイミド、アクリルなどの有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層125、層間絶縁層126と層間絶縁層128の積層構造としているが、本発明はこれに限定されない。ここで、層間絶縁層125は、CVD法などにより形成することが好ましく、層間絶縁層126は、成膜時の雰囲気の水素などの濃度を十分に低くしたスパッタリング法により形成することが好ましい。層間絶縁層125をCVD法などにより形成することでスループットが向上し、層間絶縁層126をスパッタリング法により形成することで酸化物半導体層144に水または水素などの不純物が混入することを防ぐことができる。なお、トランジスタ160はシリコン半導体を使用しているので、水素化処理を行うことが好ましい。水素化処理は、層間絶縁層125の形成後、またはその前の段階で行うことが好ましい。なお、図6に示す記憶素子を作成する場合には、層間絶縁層125、層間絶縁層126及び層間絶縁層128の形成後、CMP又はエッチング処理などによってゲート電極110を露出させる。以上説明したように、トランジスタ160が形成される図10H。トランジスタ160は、高速動作が可能であるため、当該トランジスタを用いて論理回路演算回路ともいうなどを構成することができる。すなわち、記憶装置の駆動回路などに用いることもできる。なお、図6に示す記憶素子を作製する場合には、サイドウォール絶縁層118を形成せずに上記と同様に作製すればよい。次に、図6に示すトランジスタ162の作製方法について説明する。ゲート電極110、層間絶縁層125、層間絶縁層126、層間絶縁層128上に導電膜及び絶縁膜を形成し、該導電膜及び該絶縁膜を選択的にエッチングして、絶縁層141a、絶縁層141b、ソース電極またはドレイン電極142a及びソース電極またはドレイン電極142bを形成する図11A。ここで、ソース電極またはドレイン電極142aは、ゲート電極110と直接接続されるように形成する。ソース電極またはドレイン電極142a及びソース電極またはドレイン電極142bを形成するための導電膜は、他の導電膜と同様に形成することができる。次に、絶縁層141a及び絶縁層141bを選択的にエッチングして、ソース電極またはドレイン電極142a上に絶縁層143aを形成し、ソース電極またはドレイン電極142b上に絶縁層143bを形成する図11B。絶縁層143a及び絶縁層143bを設けることにより、後に形成されるゲート電極と、ソース電極またはドレイン電極142a又はソース電極またはドレイン電極142bとの間の寄生容量を低減することができる。なお、絶縁層143a及び絶縁層143bの形成は上記した工程に限定されない。例えば、ソース電極またはドレイン電極142a及びソース電極またはドレイン電極142bを形成した後にこれらを覆って絶縁膜を形成し、該絶縁膜を選択的にエッチングして絶縁層143a及び絶縁層143bを形成してもよい。次に、ソース電極またはドレイン電極142a及びソース電極またはドレイン電極142bを覆って酸化物半導体層144を形成し、酸化物半導体層144上にゲート絶縁層146を形成する図11C。酸化物半導体層144は、四元系金属酸化物であるIn-Sn-Ga-Zn-O系や、三元系金属酸化物であるIn-Ga-Zn-O系、In-Sn-Zn-O系、In-Al-Zn-O系、Sn-Ga-Zn-O系、Al-Ga-Zn-O系、Sn-Al-Zn-O系や、二元系金属酸化物であるIn-Zn-O系、Sn-Zn-O系、Al-Zn-O系、Zn-Mg-O系、Sn-Mg-O系、In-Mg-O系や、一元系金属酸化物であるIn-O系、Sn-O系、Zn-O系などの酸化物半導体を用いて形成することができる。中でも、In-Ga-Zn-O系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、電界効果移動度も高いため、半導体材料として好ましい。In-Ga-Zn-O系の酸化物半導体材料の代表例としては、InGaO3ZnOmm>0で表記されるものがある。または、Gaに代えてMを用い、InMO3ZnOmm>0のように表記される酸化物半導体材料がある。ここで、Mは、ガリウムGa、アルミニウムAl、鉄Fe、ニッケルNi、マンガンMn、コバルトCoなどから選ばれた一の金属元素または複数の金属元素を示す。例えば、Mとしては、Ga、Ga及びAl、Ga及びFe、Ga及びNi、Ga及びMn、Ga及びCoなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。酸化物半導体層144をスパッタリング法で作製するためのターゲットとしては、In:Ga:Zn=1:x:yxは0以上、yは0.5以上5以下の組成式で表されるものを用いることが好ましい。例えば、In:Ga:Zn=1:1:1[atom比]x=1、y=1、すなわち、In2O3:Ga2O3:ZnO=1:1:2[mol比]の組成比を有するターゲットなどを用いることができる。または、In:Ga:Zn=1:1:0.5[atom比]x=1、y=0.5の組成比を有するターゲットや、In:Ga:Zn=1:1:2[atom比]x=1、y=2の組成比を有するターゲットや、In:Ga:Zn=1:0:1[atom比]x=0、y=1の組成比を有するターゲットを用いることもできる。金属酸化物ターゲット中の金属酸化物の相対密度は80以上、好ましくは95以上、さらに好ましくは99.9以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層144を形成することが可能である。酸化物半導体層144の形成雰囲気は、希ガス好ましい一例としてアルゴンAr雰囲気、酸素雰囲気、または、希ガス好ましい一例としてアルゴンArと酸素の混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度1ppm以下好ましくは濃度10ppb以下まで除去された高純度ガス雰囲気を用いることが好適である。酸化物半導体層144の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が100°C以上550°C未満、好ましくは200°C以上400°C以下となるように被処理物を熱する。または、酸化物半導体層144の形成の際の被処理物の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層144を形成する。被処理物を熱しながら酸化物半導体層144を形成することにより、酸化物半導体層144に含まれる不純物を低減することができる。更には、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプまたはチタンサブリメーションポンプなどを用いることができる。または、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層144中の不純物濃度を低減することができる。なお、酸化物半導体層144の形成条件としては、例えば、被処理物とターゲットの間との距離が170mm、圧力が0.4Pa、直流DC電力が0.5kW、雰囲気が酸素酸素100雰囲気、またはアルゴンArアルゴンAr100雰囲気、または酸素とアルゴンArの混合雰囲気、といった条件を適用することができる。なお、パルス直流電源を用いると、ごみ成膜時に形成される粉状の物質などの発生を抑制することができ、膜厚分布も均一となるため好ましい。酸化物半導体層144の厚さは、1nm以上50nm以下、好ましくは1nm以上30nm以下、より好ましくは1nm以上10nm以下とする。このような厚さの酸化物半導体層144を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、記憶装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。なお、酸化物半導体層144をスパッタリング法により形成する前には、アルゴンArガスを導入してプラズマを発生させる逆スパッタを行い、形成表面例えば層間絶縁層128の表面の付着物を除去することが好ましい。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法をいう。処理表面にイオンを衝突させる方法としては、アルゴンAr雰囲気中で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴンAr雰囲気に代えて窒素、ヘリウム、酸素雰囲気を適用してもよい。その後、酸化物半導体層144に対して、熱処理第1の熱処理を行うことが好ましい。この第1の熱処理によって酸化物半導体層144に含まれる過剰な水素水や水酸基を含むを除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第1の熱処理の温度は、例えば、300°C以上550°C未満、または400°C以上500°C以下とする。なお、熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気中、450°C、1時間の条件で行えばよい。この間、酸化物半導体層144は大気に触れさせず、水や水素が混入しないようにする。熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、熱処理装置として、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置などのRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンArなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、第1の熱処理として、加熱された不活性ガス雰囲気中に被処理物を投入し、数分間加熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。そして、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えてもよい。酸素を含む雰囲気において第1の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。なお、不活性ガス雰囲気としては、窒素、または希ガスヘリウムHe、ネオンNe、アルゴンArなどを主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウムHe、ネオンNe、アルゴンArなどの希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。いずれにしても、第1の熱処理によって不純物を低減し、i型真性半導体またはi型に限りなく近い酸化物半導体層144を形成することで、極めて優れた特性のトランジスタを実現することができる。ところで、上述の熱処理第1の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。なお、このような脱水化処理、脱水素化処理は、一回に限らず複数回行ってもよい。ゲート絶縁層146は、CVD法またはスパッタリング法などを用いて、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート、窒素が添加されたハフニウムシリケート若しくは窒素が添加されたハフニウムアルミネートなどを含む膜を単層で、または積層して形成するとよい。ここで、絶縁膜の厚さは、1nm以上100nm以下とすればよく、10nm以上50nm以下とすることが好ましい。なお、ゲート絶縁層146の形成後には、不活性ガス雰囲気中または酸素雰囲気中で熱処理第2の熱処理を行うのが好ましい。なお、ゲート絶縁層146は、スパッタリング法により形成することが好ましい。ゲート絶縁層146をスパッタリング法により形成することで酸化物半導体層144に水または水素などの不純物が混入することを防ぐことができる。次に、ゲート絶縁層146上において、トランジスタ162のチャネル形成領域となる領域と重畳する領域にゲート電極148aを形成し、ソース電極またはドレイン電極142aと重畳する領域に電極148bを形成する図11D参照。ゲート電極148a及び電極148bは、ゲート絶縁層146上に導電膜を形成した後に、当該導電膜を選択的にエッチングすることによって形成することができる。ゲート電極148a及び電極148bとなる導電膜は、スパッタリング法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極またはドレイン電極142aなどの場合と同様である。次に、ゲート絶縁層146、ゲート電極148a及び電極148b上に、層間絶縁層150及び層間絶縁層152を形成する図12A。なお、層間絶縁層152は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように層間絶縁層152を形成することで、記憶素子を微細化した場合などにおいても、層間絶縁層152上に、電極や配線などを好適に形成することができるためである。なお、層間絶縁層152の平坦化は、CMP化学的機械的研磨などの方法を用いて行うことができる。次に、層間絶縁層125、層間絶縁層126、層間絶縁層128、酸化物半導体層144、ゲート絶縁層146、層間絶縁層150及び層間絶縁層152を選択的にエッチングして、トランジスタ160の金属化合物領域124に達する開口151を形成する図12B。エッチングとしては、ドライエッチング及びウェットエッチングのいずれかを用いればよいが、微細化の観点からはドライエッチングを用いることが好ましい。そして、開口151に埋め込むように、導電膜を形成し、エッチングを行うことで、ソース電極またはドレイン電極154を形成することができ、図6に示す記憶素子が完成する。ここで、導電膜を形成する際には、例えば、開口を含む領域にPVD法によりチタン膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜自然酸化膜などを還元し、下部電極などここでは金属化合物領域124との接触抵抗を低減させる機能を有する。そして、その後に形成される窒化チタン膜は、導電膜の拡散を抑制するバリア機能を備える。または、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。なお、図7及び図9に示す記憶素子についても、図6及び図8に示す記憶素子と同様に、上記工程により作製することができる。以上説明したように、トランジスタ160、トランジスタ162及び容量素子164を有する記憶装置を作製することができる。なお、上記工程の後に、さらに電極や配線、絶縁層などを形成してもよい。配線の構造として、層間絶縁層と導電層の積層構造でなる多層配線構造を採用することにより、高密度に集積化した記憶装置を提供することができる。なお、本発明の一態様において、トランジスタ162の作製方法は、上記した工程に限定されない。酸化物半導体層144を適宜パターニングするなどしてトランジスタ162を作製してもよい。次に、ベース基板上に単結晶半導体層が設けられたSOI基板の作製方法について、図13を参照して説明し、その後、該SOI基板を用いたトランジスタの作製方法について、図14を参照して説明する。まず、ベース基板500を準備する図13A。ベース基板500としては、絶縁体でなる基板を用いることができる。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。または、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。なお、ベース基板500として単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いてもよい。ベース基板500として半導体基板を用いる場合には、ガラス基板などを用いる場合と比較して熱処理の温度条件が緩和するため、良質なSOI基板を得ることが容易になる。ここで、半導体基板としては、太陽電池級シリコンSOG-Si:SolarGradeSilicon基板などを用いてもよい。または、多結晶半導体基板を用いてもよい。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。ここでは、ベース基板500としてガラス基板を用いる場合について説明する。ベース基板500として大面積化が可能で安価なガラス基板を用いることにより、低コスト化を図ることができる。ベース基板500の表面は、あらかじめ洗浄しておくことが好ましい。具体的には、ベース基板500に対して、塩酸過酸化水素水混合溶液HPM、硫酸過酸化水素水混合溶液SPM、アンモニア過酸化水素水混合溶液APM、希フッ酸DHF、FPMフッ酸、過酸化水素水、純水の混合液などを用いて超音波洗浄を行えばよい。このような洗浄処理を行うことによって、ベース基板500の表面の平坦性向上や、ベース基板500の表面に残存する研磨粒子の除去が可能である。次に、ベース基板500の表面に、窒素含有層502例えば、窒化シリコン膜などの窒素を含有する絶縁膜を含む層を形成する図13B。窒素含有層502は、CVD法またはスパッタリング法などを用いて形成することができる。ここで形成される窒素含有層502は、後に単結晶半導体層を貼り合わせるための層接合層となる。なお、窒素含有層502は、ベース基板に含まれるナトリウムNaなどの不純物が単結晶半導体層に拡散することを防ぐためのバリア層としても機能する。ここでは窒素含有層502を接合層として用いるため、その表面が所定の平坦性を有するように窒素含有層502を形成することが好ましい。具体的には、表面の平均面粗さRa、算術平均粗さともいうが0.5nm以下、自乗平均粗さRmsが0.60nm以下、より好ましくは、平均面粗さが0.35nm以下、自乗平均粗さが0.45nm以下となるように窒素含有層502を形成する。なお、上述の平均面粗さまたは自乗平均粗さには、例えば、10μm×10μmの領域において測定した値を用いることができる。膜厚は、10nm以上200nm以下、好ましくは50nm以上100nm以下の範囲とする。このように、表面の平坦性を高めておくことで、単結晶半導体層の接合不良を防止することができる。次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板510を用いる図13C。なお、ここでは、ボンド基板として単結晶半導体基板を用いるが、これに限定されない。単結晶半導体基板510としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板などの第14族元素でなる単結晶半導体基板を用いることができる。または、ガリウムヒ素やインジウムリンなどの化合物半導体基板を用いてもよい。なお、単結晶半導体基板510は円形のものに限定されず、例えば、矩形などに加工されたものであってもよい。なお、単結晶半導体基板510は、CZチョクラルスキー法やFZフローティングゾーン法を用いて作製することができる。単結晶半導体基板510の表面には酸化膜512を形成する図13D。なお、汚染物除去の観点から、酸化膜512の形成前に、塩酸過酸化水素水混合溶液HPM、硫酸過酸化水素水混合溶液SPM、アンモニア過酸化水素水混合溶液APM、希フッ酸DHF、FPMフッ酸、過酸化水素水、純水の混合液などを用いて単結晶半導体基板510の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。酸化膜512は、例えば、酸化シリコン膜または酸化窒化シリコン膜などを単層で、または積層させて形成することができる。上記酸化膜512の作製方法としては、熱酸化法、CVD法またはスパッタリング法などが挙げられる。なお、CVD法などを用いて酸化膜512を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン略称;TEOS:化学式SiOC2H54などの有機シランを用いて酸化シリコン膜を形成することが好ましい。ここでは、単結晶半導体基板510に熱酸化処理を行うことにより酸化膜512ここでは、酸化シリコン膜を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。例えば、塩素が添加された酸化性雰囲気中で単結晶半導体基板510に熱酸化処理を行うことにより、塩素により酸化された酸化膜512を形成することができる。この場合、酸化膜512は、塩素原子を含有する膜となる。このような塩素による酸化により、外因性の不純物である重金属例えば、鉄Fe、クロムCr、ニッケルNi、モリブデンMoなどを捕集して金属の塩化物を形成し、これを除去して単結晶半導体基板510の汚染を低減させることができる。なお、ベース基板500と貼り合わせた後においても、ベース基板に含まれるナトリウムNaなどの不純物を固定し、単結晶半導体基板510の汚染を防止することができる。なお、酸化膜512に含有させるハロゲン原子は塩素原子に限定されない。酸化膜512にはフッ素原子を含有させてもよい。単結晶半導体基板510の表面をフッ素により酸化する方法としては、単結晶半導体基板510をHF溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法、またはNF3を酸化性雰囲気中に添加して熱酸化処理を行う方法などが挙げられる。次に、イオンを電界で加速して単結晶半導体基板510に照射して添加することで、単結晶半導体基板510の所定の深さに結晶構造が損傷した脆化領域514を形成する図13E。脆化領域514が形成される領域の深さは、イオンの運動エネルギー、質量と電荷、イオンの入射角などによって調節することができる。なお、脆化領域514は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板510から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、10nm以上500nm以下、好ましくは50nm以上200nm以下となるようにイオンの平均侵入深さを調節すればよい。イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置としては、例えば、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置が挙げられる。この装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。一方、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。次に、イオンドーピング装置を用いて、水素を単結晶半導体基板510に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンは、H3の比率を高くするとよい。具体的には、H、H2、H3の総量に対してH3の割合が50以上より好ましくは80以上となるようにするとよい。H3の割合を高めることで、イオン照射の効率を向上させることができる。なお、添加するイオンは水素に限定されない。ヘリウムHeなどのイオンを添加してもよい。そして、添加するイオンは一種類に限定されず、複数種類のイオンを添加してもよい。例えば、イオンドーピング装置を用いて水素とヘリウムHeを同時に照射する場合には、別々の工程で照射する場合と比較して工程数を削減することができると共に、後の単結晶半導体層の表面荒れを抑えることが可能である。なお、イオンドーピング装置を用いて脆化領域514を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜512を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板510が汚染されることを防ぐことができる。次に、ベース基板500と単結晶半導体基板510を対向させ、窒素含有層502の表面と酸化膜512の表面を密着させる。このように窒素含有層502の表面と酸化膜512の表面を密着させることで、ベース基板500と単結晶半導体基板510が貼り合わせられる図13F。ベース基板500と単結晶半導体基板510を貼り合わせる際には、ベース基板500または単結晶半導体基板510の一箇所に、0.001N/cm2以上100N/cm2以下、の圧力を加えることが好ましく、1N/cm2以上20N/cm2以下の圧力を加えることがより好ましい。このように圧力を加えて貼り合わせ面を接近させ、密着させると、密着させた部分において窒素含有層502と酸化膜512の接合が生じ、当該部分を始点としてほぼ全面に自発的な接合が生じる。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。なお、単結晶半導体基板510とベース基板500を貼り合わせる前には、貼り合わせる面に対して、表面処理を行うことが好ましい。表面処理を行うことで、貼り合わせ面での接合強度を向上させることができる。表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理を組み合わせて用いることができる。または、異なる複数のウェット処理を組み合わせてもよいし、異なる複数のドライ処理を組み合わせてもよい。なお、単結晶半導体基板510とベース基板500を貼り合わせた後には、接合をより強固にするための熱処理を行ってもよい。この熱処理の温度は、脆化領域514における分離が生じない温度例えば、室温以上400°C未満とする。または、この温度範囲で加熱しつつ、窒素含有層502と酸化膜512を接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、RTARapidThermalAnneal装置またはマイクロ波加熱装置などを用いることができる。なお、上記した温度条件は一例であり、これに限定されるものではない。次に、熱処理を行うことにより、単結晶半導体基板510を脆化領域において分離して、ベース基板500上に、窒素含有層502と酸化膜512を介して、単結晶半導体層516を形成する図13G。なお、上記した分離時の熱処理温度は、できる限り低いものであることが好ましい。分離時の熱処理温度が低いほど、単結晶半導体層516の表面荒れを抑えることができるためである。具体的には、例えば、上記の分離時の熱処理御温度は、300°C以上600°C以下とすればよく、500°C以下400°C以上とすると、より効果的である。なお、単結晶半導体基板510を分離した後に、単結晶半導体層516に対して、500°C以上の温度で熱処理を行い、単結晶半導体層516中に残存する水素の濃度を低減させてもよい。次に、単結晶半導体層516の表面にレーザー光を照射することによって、表面の平坦性を向上させ、且つ欠陥の少ない単結晶半導体層518を形成する。なお、レーザー光の照射処理に代えて、熱処理を行ってもよい。なお、ここでは、単結晶半導体層516の分離時の熱処理の直後にレーザー光の照射処理を行っているが、本発明はこれに限定されない。単結晶半導体層516の分離時の熱処理の後にエッチング処理を施して、単結晶半導体層516の表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行ってよいし、単結晶半導体層516の表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。なお、上記のエッチング処理としては、ウェットエッチングまたはドライエッチングのどちらを用いてもよい。または、上述のようにレーザー光を照射した後、単結晶半導体層516に薄膜化工程を行ってもよい。単結晶半導体層516の薄膜化には、ドライエッチングまたはウェットエッチングのいずれか一方または双方を用いればよい。以上の工程により、良好な特性の単結晶半導体層518を有するSOI基板を得ることができる図13H。次に、上記のSOI基板を用いたトランジスタ570の作製方法について、図14を参照して説明する。図14Aは、図13に示す方法で作製したSOI基板の一部を示す断面図である。まず、単結晶半導体層518を島状に加工して、半導体層520を形成する図14B。なお、この工程の前後において、トランジスタのしきい値電圧を調整するために、n型の導電性を付与する不純物元素や、p型の導電性を付与する不純物元素を半導体層に添加してもよい。半導体がシリコンの場合には、n型の導電性を付与する不純物元素として、例えば、リンPや砒素Asなどを用いることができる。p型の導電性を付与する不純物元素としては、例えば、硼素B、アルミニウムAl、ガリウムGaなどを用いることができる。次に、半導体層520を覆って、絶縁層522を形成する図14C。絶縁層522は、後にゲート絶縁層となるものである。ここでは、プラズマCVD法を用いて、酸化シリコン膜を単層で形成する。絶縁層522の材料及び形成方法は、特定のものに限定されない。次に、絶縁層522上に導電膜を形成した後、該導電膜を選択的にエッチングして、半導体層520上に重畳してゲート電極524を形成する図14D。ゲート電極524の材料及び形成方法は、特定のものに限定されない。次に、ゲート電極524をマスクとして、一導電型を付与する不純物元素を半導体層520に添加して、不純物領域526を形成する図14E。なお、ここでは、n型トランジスタを形成するために、リンPまたは砒素Asを添加するが、p型トランジスタを形成する場合には、ボロンBまたはアルミニウムAlなどの不純物元素を添加すればよい。次に、ゲート電極524の側面にサイドウォール絶縁層528を形成する。サイドウォール絶縁層528は、絶縁層522及びゲート電極524を覆って絶縁層を形成した後、当該絶縁層に異方性の高いエッチング処理を適用することで、自己整合的に形成することができる。なお、このとき、絶縁層522を部分的にエッチングしてゲート絶縁層522aを形成すると共に、不純物領域526を露出させるとよい。次に、ゲート電極524とサイドウォール絶縁層528をマスクとして、一導電型を付与する不純物元素を、不純物領域526に添加する。なお、不純物領域526に添加する不純物元素は、先の工程で添加した不純物元素すなわち、不純物領域526に既に含まれる不純物元素と同じ導電型の不純物元素である。そして、その濃度は、先の工程より高くする。当該不純物元素の添加により、半導体層520には、一対の高濃度不純物領域530、一対の低濃度不純物領域532及びチャネル形成領域534が形成される図14G。高濃度不純物領域530は、ソース領域またはドレイン領域として機能する。なお、半導体層520がシリコンを含む材料でなる場合には、ソース領域及びドレイン領域をさらに低抵抗化するために、半導体層520の一部をシリサイド化したシリサイド領域を形成してもよい。シリサイド化は、半導体層に金属を接触させ、加熱処理例えば、GRTA法またはLRTA法などを行うことにより、半導体層中のシリコンと金属とを反応させて行う。シリサイド領域としては、コバルトシリサイド領域またはニッケルシリサイド領域を形成すればよい。半導体層520が薄い場合には、半導体層520の底までシリサイド反応を進めてもよい。シリサイド化に用いることができる金属材料としては、チタンTi、ニッケルNi、タングステンW、モリブデンMo、コバルトCo、ジルコニウムZr、ハフニウムHf、タンタルTa、バナジウムV、ネオジムNd、クロムCr、白金Pt、パラジウムPdなどが挙げられる。なお、加熱処理としてレーザー光の照射を行ってもシリサイド領域を形成することができる。次に、上述の工程により形成された各構成を覆うように、層間絶縁層536及び層間絶縁層538を形成する図14H。層間絶縁層536及び層間絶縁層538は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタルなどの無機絶縁材料を含む材料を用いて形成することができる。または、ポリイミド、アクリルなどの有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層536と層間絶縁層538の積層構造としているが、これに限定されない。層間絶縁層536と層間絶縁層538のいずれか一方が形成されていなくてもよいし、更に他の複数の層が積層されていてもよい。なお、層間絶縁層538の形成後、層間絶縁層538の表面をCMPまたはエッチング処理などによって平坦化しておくことが好ましい。このCMPまたはエッチング処理により、ゲート電極524を露出させる。または、層間絶縁層536及び層間絶縁層538の一部をエッチングしてゲート電極524を露出させ、該開口に導電膜を形成してゲート電極524に電気的に接続される電極を形成してもよい。以上説明したように、SOI基板を用いたトランジスタ570が形成される図14H。トランジスタ570は、高速動作が可能であるため、当該トランジスタを用いて論理回路演算回路ともいうなどを構成することができる。すなわち、記憶装置の駆動回路などに用いることもできる。なお、上記工程の後に、さらに電極や配線、絶縁層などを形成してもよい。配線の構造として、層間絶縁層と導電層の積層構造でなる多層配線構造を採用することにより、高密度に集積化した記憶装置を提供することができる。トランジスタ570が設けられたSOI基板を用いることで、図6などと同様に、図15に示すように記憶素子を作製することができる。次に、本発明の一態様である電子機器について説明する。本発明の一態様である電子機器には、上記説明した記憶装置の少なくとも一つを搭載させる。本発明の一態様である電子機器として、例えば、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ等のカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどが挙げられる。図16Aは、ノート型のパーソナルコンピュータであり、筐体901、筐体902、表示部903、キーボード904などによって構成されている。筐体901と筐体902内には、上記の記憶装置が設けられている。図16Aに示すノート型のパーソナルコンピュータに上記の記憶装置を搭載することで、消費電力を低減し、記憶装置の占有面積を小さくすることができる。図16Bは、携帯情報端末PDAであり、本体911には、表示部913と、外部インターフェイス915と、操作ボタン914などが設けられている。更には、携帯情報端末を操作するスタイラス912などを備えている。本体911内には、上記の記憶装置が設けられている。図16Bに示すPDAに上記の記憶装置を搭載することで、消費電力を低減し、記憶装置の占有面積を小さくすることができる。図16Cは、電子ペーパーを実装した電子書籍920であり、筐体921と筐体923の2つの筐体で構成されている。筐体921及び筐体923には、それぞれ表示部925及び表示部927が設けられている。筐体921と筐体923は、軸部937により接続されており、該軸部937を軸として開閉動作を行うことができる。そして、筐体921は、電源931、操作キー933、スピーカー935などを備えている。筐体921、筐体923の少なくとも一には、上記の記憶装置が設けられている。図16Cに示す電子書籍に上記の記憶装置を搭載することで、消費電力を低減し、記憶装置の占有面積を小さくすることができる。図16Dは、携帯電話機であり、筐体940と筐体941の2つの筐体で構成されている。さらに、筐体940と筐体941は、スライドし、図16Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。そして、筐体941は、表示パネル942、スピーカー943、マイクロフォン944、操作キー945、ポインティングデバイス946、カメラ用レンズ947、外部接続端子948などを備えている。そして、筐体940は、携帯電話機の充電を行う太陽電池セル949、外部メモリスロット950などを備えている。なお、アンテナは、筐体941に内蔵されている。筐体940と筐体941の少なくとも一には、上記の記憶装置が設けられている。図16Dに示す携帯電話機に上記の記憶装置を搭載することで、消費電力を低減し、記憶装置の占有面積を小さくすることができる。図16Eは、デジタルカメラであり、本体961、表示部967、接眼部963、操作スイッチ964、表示部965、バッテリー966などによって構成されている。本体961内には、上記の記憶装置が設けられている。図16Eに示すデジタルカメラに上記の記憶装置を搭載することで、消費電力を低減し、記憶装置の占有面積を小さくすることができる。図16Fは、テレビジョン装置970であり、筐体971、表示部973、スタンド975などで構成されている。テレビジョン装置970の操作は、筐体971が備えるスイッチや、リモコン操作機980により行うことができる。筐体971及びリモコン操作機980の少なくとも一には、上記の記憶装置が設けられている。図16Fに示すテレビジョン装置に上記の記憶装置を搭載することで、消費電力を低減し、記憶装置の占有面積を小さくすることができる。"