第1、第2選択トランジスタと、半導体基板上に積層され、各々が電荷蓄積層と制御ゲートとを含み、前記第1、第2選択トランジスタ間に電流経路が直列接続された複数のメモリセルと、前記メモリセルの前記制御ゲートにそれぞれ接続されたワード線と、前記第1、第2選択トランジスタのゲートにそれぞれ接続されたセレクトゲート線と、第1電圧を出力するドライバ回路と、前記ワード線及び前記セレクトゲート線の各々に関連付けられ、前記第1電圧を、関連付けられた前記ワード線及び前記セレクトゲート線に転送する第1転送トランジスタと、前記ドライバ回路から出力された前記第1電圧を前記転送トランジスタに転送する第2転送トランジスタと、前記第1選択トランジスタの電流経路を介して前記メモリセルに接続されたビット線と、前記第2選択トランジスタの電流経路を介して前記メモリセルに接続されたソース線と、データの消去時において、前記ビット線及び/またはソース線に印加される第2電圧を検知して、検知結果に応じてフラグを生成する検知回路とを具備し、前記ドライバ回路は、前記フラグが生成されたことに応答して前記第1電圧の値を変更して、まず前記第1転送トランジスタをカットオフさせ、次に前記第2転送トランジスタをカットオフさせ、前記検知回路の検知レベルは複数のレベルに設定可能であり、前記ワード線に関連付けられた前記第1転送トランジスタと前記セレクトゲート線に関連付けられた前記第1転送トランジスタとの間で、前記カットオフされるタイミングが異なり、前記ワード線に関連付けられた前記第1転送トランジスタのうち、前記カットオフされる第1転送トランジスタは、前記第1、第2選択トランジスタに隣接する前記ワード線に関連付けられることを特徴とする半導体記憶装置。第1、第2選択トランジスタと、半導体基板上に積層され、各々が電荷蓄積層と制御ゲートとを含み、前記第1、第2選択トランジスタ間に電流経路が直列接続された複数のメモリセルと、前記メモリセルの前記制御ゲートにそれぞれ接続されたワード線と、前記第1、第2選択トランジスタのゲートにそれぞれ接続されたセレクトゲート線と、第1電圧を出力するドライバ回路と、前記ワード線及び前記セレクトゲート線の各々に関連付けられ、前記ドライバ回路から出力された前記第1電圧を、関連付けられた前記ワード線及び前記セレクトゲート線に転送する第1転送トランジスタと、前記第1選択トランジスタの電流経路を介して前記メモリセルに接続されたビット線と、前記第2選択トランジスタの電流経路を介して前記メモリセルに接続されたソース線と、データの消去時において、前記ビット線及び/またはソース線に印加される第2電圧を検知して、検知結果に応じてフラグを生成する検知回路とを具備し、前記ドライバ回路は、前記フラグが生成されたことに応答して前記第1電圧の値を変更して、前記第1転送トランジスタをカットオフさせることを特徴とする半導体記憶装置。前記検知回路の検知レベルは複数のレベルに設定可能であり、前記ワード線に関連付けられた前記第1転送トランジスタと前記セレクトゲート線に関連付けられた前記第1転送トランジスタとの間で、前記カットオフされるタイミングが異なることを特徴とする請求項2記載の半導体記憶装置。前記ドライバ回路から出力された前記第1電圧を前記第1転送トランジスタに転送する第2転送トランジスタを更に備え、前記ドライバ回路は、前記フラグが生成されたことに応答して前記第1電圧の値を変更して、まず前記第1転送トランジスタをカットオフさせ、次に前記第2転送トランジスタをカットオフさせることを特徴とする請求項3記載の半導体記憶装置。前記ワード線に関連付けられた前記第1転送トランジスタのうち、前記カットオフされる第1転送トランジスタは、前記第1、第2選択トランジスタに隣接する前記ワード線に関連付けられることを特徴とする請求項4記載の半導体記憶装置。消費電力を低減出来る半導体記憶装置を提供する。実施形態の半導体記憶装置は、第1、第2選択トランジスタと、複数のメモリセルと、ワード線と、セレクトゲート線と、ドライバ回路と、第1転送トランジスタと、ビット線と、ソース線と、検知回路とを備える。メモリセルは、半導体基板上に積層され、各々が電荷蓄積層と制御ゲートとを含み、第1、第2選択トランジスタ間に電流経路が直列接続される。ワード線は、メモリセルの制御ゲートにそれぞれ接続される。セレクトゲート線は、第1、第2選択トランジスタのゲートにそれぞれ接続される。ドライバ回路は、ワード線及びセレクトゲート線に印加すべき第1電圧を出力する。第1転送トランジスタは、ワード線及びセレクトゲート線の各々に関連付けられ、ドライバ回路から出力された第1電圧を、関連付けられたワード線及びセレクトゲート線に転送する。ビット線は、第1選択トランジスタの電流経路を介してメモリセルに接続される。ソース線は、第2選択トランジスタの電流経路を介してメモリセルに接続される。検知回路は、データの消去時において、ビット線及び/またはソース線に印加される第2電圧を検知して、検知結果に応じてフラグを生成する。ドライバ回路は、フラグが生成されたことに応答して第1電圧の値を変更して、第1転送トランジスタをカットオフさせる。以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。[第1実施形態]第1実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板上に積層された三次元積層型NAND型フラッシュメモリを例に挙げて説明する。1.半導体記憶装置の構成についてまず、本実施形態に係る半導体記憶装置の構成について説明する。1.1半導体記憶装置の全体構成について図1は、本実施形態に係る半導体記憶装置のブロック図である。図示するようにNAND型フラッシュメモリ1は、メモリセルアレイ10、ロウデコーダ1111-0~11-3、ドライバ回路12、センスアンプ13、ビット線/ソース線ドライバ以下SL/SLドライバ14、電圧発生回路15、検知回路16、及び制御回路17を備えている。メモリセルアレイ10は、不揮発性のメモリセルの集合である複数本例では4個のブロックBLKBLK0~BLK3を備えている。同一ブロックBLK内のデータは一括して消去される。ブロックBLKの各々は、メモリセルが直列接続されたNANDストリング18の集合である複数本例では4個のメモリグループGPGP0~GP3を備えている。もちろん、メモリセルアレイ10内のブロック数及びブロックBLK内のメモリグループ数は任意である。ロウデコーダ11-0~11-3は、それぞれブロックBLK0~BLK3に対応付けて設けられる。そして、対応するブロックBLKのロウ方向を選択する。ドライバ回路12は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ11に供給する。この電圧が、ロウデコーダ11によってメモリセルに印加される。BL/SLドライバ14は、データの書き込み、読み出し、及び消去に必要な電圧を、後述するビット線及びソース線に印加する。特に消去時においては、電圧VERAをビット線BL及び/またはソース線SLに印加する。センスアンプ13は、データの読み出し時には、メモリセルから読み出したデータをセンス増幅する。またデータの書き込み時には、書き込みデータをメモリセルに転送する。電圧発生回路15は、データの書き込み、読み出し、及び消去に必要な電圧を発生し、これをドライバ回路12及びBL/SLドライバ14に供給する。特に消去時においては、上記した電圧VERAを生成する。検知回路16は、データの消去時において、電圧発生回路15の発生した電圧VERAを監視する。そして、電圧VERAの値に応じてフラグ信号を生成して、ドライバ回路12を制御する。制御回路17は、NAND型フラッシュメモリ全体の動作を制御する。1.2メモリセルアレイ10について次に、上記メモリセルアレイ10の構成の詳細について説明する。図2は、ブロックBLK0の回路図である。ブロックBLK1~BLK3も同様の構成を有している。図示するように、ブロックBLK0は4つのメモリグループGPを含む。また各々のメモリグループGPは、n個nは自然数のNANDストリング18を含む。NANDストリング18の各々は、例えば8個のメモリセルトランジスタMTMT0~MT7と、選択トランジスタST1、ST2と、バックゲートトランジスタBTとを含んでいる。メモリセルトランジスタMTは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタMTの個数は8個に限られず、16個や32個、64個、128個等であってもよく、その数は限定されるものではない。バックゲートトランジスタBTもメモリセルトランジスタMTと同様に、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。但しバックゲートトランジスタBTはデータを保持するためのものでは無く、データの書き込み及び読み出し時には単なる電流経路として機能する。メモリセルトランジスタMT及びバックゲートトランジスタBTは、選択トランジスタST1、ST2間に、その電流経路が直列接続されるようにして配置されている。なおバックゲートトランジスタBTは、メモリセルトランジスタMT3とMT4との間に設けられる。この直列接続の一端側のメモリセルトランジスタMT7の電流経路は選択トランジスタST1の電流経路の一端に接続され、他端側のメモリセルトランジスタMT0の電流経路は選択トランジスタST2の電流経路の一端に接続されている。また、本実施形態に係る構成では、各NANDストリング18において、選択トランジスタST1とメモリセルトランジスタMT7との間にその電流経路が直列接続されるようにして、ダミートランジスタDTDが設けられている。更に、選択トランジスタST2とメモリセルトランジスタMT0との間には、その電流経路が直列接続されるようにして、ダミートランジスタDTSが設けられている。ダミートランジスタDTD、DTSは、メモリセルトランジスタMTと同様の構成を有しているが、データの記憶用には用いられず、データの書き込み時及び読み出し時にはオン状態とされる。メモリグループGP0~GP3の各々の選択トランジスタST1のゲートは、それぞれセレクトゲート線SGDI0~SGDI3に共通接続され、選択トランジスタST2のゲートは、それぞれセレクトゲート線SGSI0~SGSI3に共通接続される。これに対して同一のブロックBLK0内にあるメモリセルトランジスタMT0~MT7の制御ゲートはそれぞれワード線WL0~WL7に共通接続され、バックゲートトランジスタBTの制御ゲートはバックゲート線BGIブロックBLK0~BLK3では、それぞれBGI0~BGI3に共通接続され、ダミートランジスタDTD、DTSの制御ゲートはそれぞれダミーワード線WLDD、WLDSに共通接続されている。すなわち、ワード線WL0~WL7、バックゲート線BGI、及びダミーワード線WLDD、WLDSは同一ブロックBLK0内の複数のメモリグループGP0~GP3間で共通に接続されているのに対し、セレクトゲート線SGDI、SGSIは、同一ブロックBLK0内であってもメモリグループGP0~GP3毎に独立している。また、メモリセルアレイ10内でマトリクス状に配置されたNANDストリング18のうち、同一行にあるNANDストリング18の選択トランジスタST1の電流経路の他端は、いずれかのビット線BLBL0~BLn、nは自然数に共通接続される。すなわち、ビット線BLは、複数のブロックBLK間で、NANDストリング18を共通に接続する。また、選択トランジスタST2の電流経路の他端は、ソース線SLに共通に接続されている。ソース線SLは、例えば複数のブロック間で、NANDストリング18を共通に接続する。前述の通り、同一のブロックBLK内にあるメモリセルトランジスタMTのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックBLKのいずれかのメモリグループGPにおける、いずれかのワード線WLに共通に接続された複数のメモリセルトランジスタMTにつき、一括して行われる。この単位をページと呼ぶ。次に、メモリセルアレイ10の三次元積層構造につき、図3及び図4を用いて説明する。図3及び図4は、メモリセルアレイ10の斜視図及び断面図である。図示するようにメモリセルアレイ10は、半導体基板20上に設けられている。そしてメモリセルアレイ10は、半導体基板20上に順次形成されたバックゲートトランジスタ層L1、メモリセルトランジスタ層L2、選択トランジスタ層L3、及び配線層L4を有する。バックゲートトランジスタ層L1は、バックゲートトランジスタBTとして機能する。メモリセルトランジスタ層L2は、メモリセルトランジスタMT0~MT7及びダミートランジスタDTD、DTSとして機能する。選択トランジスタ層L3は、選択トランジスタST1、ST2として機能する。配線層L4は、ソース線SL及びビット線BLとして機能する。バックゲートトランジスタ層L1は、バックゲート導電層21を有する。バックゲート導電層21は、半導体基板20と平行なロウ方向及びカラム方向に2次元的に広がるように形成されている。バックゲート導電層21は、ブロックBLK毎に分断されている。バックゲート導電層21は、例えば多結晶シリコンによって形成される。バックゲート導電層21は、バックゲート線BGIとして機能する。またバックゲート導電層21は、図4に示すようにバックゲートホール22を有する。バックゲートホール22は、バックゲート導電層21を掘り込むように形成されている。バックゲートホール22は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。メモリセルトランジスタ層L2は、バックゲート導電層L1の上層に形成されている。メモリセルトランジスタ層L2は、ワード線導電層23a~23d及びダミーワード線導電層23eを有する。導電層23a~23eは、層間絶縁層図示せずを挟んで積層されている。導電層23a~23eは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。導電層23a~23eは、例えば多結晶シリコンで形成される。導電層23aはメモリセルトランジスタMT3、MT4の制御ゲートワード線WL3、WL4として機能し、導電層23bはメモリセルトランジスタMT2、MT5の制御ゲートワード線WL2、WL5として機能し、導電層23cはメモリセルトランジスタMT1、MT6の制御ゲートワード線WL1、WL6として機能し、導電層23dはメモリセルトランジスタMT0、MT7の制御ゲートワード線WL0、WL7として機能する。また、導電層23eはダミートランジスタDTD、DTSの制御ゲートダミーワード線WLDD、WLDSとして機能する。またメモリセルトランジスタ層L2は、図4に示すように、メモリホール24を有する。メモリホール24は、導電層23a~23eを貫通するように形成されている。メモリホール24は、バックゲートホール22のカラム方向の端部近傍に整合するように形成されている。更にバックゲートトランジスタ層L1及びメモリセルトランジスタ層L2は、図4に示すように、ブロック絶縁層25a、電荷蓄積層25b、トンネル絶縁層25c、及び半導体層26を有する。半導体層26は、NANDストリング18のボディ各トランジスタのバックゲートとして機能する。ブロック絶縁層25aは、図4に示すように、バックゲートホール22及びメモリホール25に面する側壁に、所定の厚みをもって形成されている。電荷蓄積層25bは、ブロック絶縁層25aの側面に、所定の厚みをもって形成されている。トンネル絶縁層25cは、電荷蓄積層25bの側面に、所定の厚みをもって形成されている。半導体層26は、トンネル絶縁層25cの側面に接するように形成されている。半導体層26は、バックゲートホール22及びメモリホール24を埋めるように形成されている。半導体層26は、ロウ方向からみてU字状に形成されている。すなわち半導体層26は、半導体基板20の表面に対して垂直方向に延びる一対の柱状部26aと、一対の柱状部26aの下端を連結する連結部26bとを有する。ブロック絶縁層25a及びトンネル絶縁層25cは、例えば酸化シリコンSiO2で形成される。電荷蓄積層25bは、例えば窒化シリコンSiNで形成される。半導体層26は、多結晶シリコンで形成される。これらのブロック絶縁層25a、電荷蓄積層25b、トンネル絶縁層25c、及び半導体層26は、メモリトランジスタMT及びダミートランジスタDTD、DTSとして機能するMONOS型トランジスタを形成する。上記バックゲートトランジスタ層L1の構成を換言すると、トンネル絶縁層25cは、連結部26bを取り囲むように形成されている。バックゲート導電層21は、連結部26bを取り囲むように形成されている。また上記メモリトランジスタ層L2の構成を換言すると、トンネル絶縁層25cは、柱状部26aを取り囲むように形成されている。電荷蓄積層25bは、トンネル絶縁層25cを取り囲むように形成されている。ブロック絶縁層25aは、電荷蓄積層25bを取り囲むように形成されている。ワード線導電層23a~23dは、ブロック絶縁層25a~25c及び柱状部26aを取り囲むように形成されている。選択トランジスタ層L3は、図3及び図4に示すように、導電層27a及び27bを有する。導電層27a及び27bは、カラム方向に所定のピッチを有するように、ロウ方向に延びるストライプ状に形成されている。一対の導電層27aと、一対の導電層27bは、カラム方向に交互に配置されている。導電層27aは一方の柱状部26aの上層に形成され、導電層27bは他方の柱状部26aの上層に形成されている。導電層27a及び27bは、多結晶シリコンで形成される。導電層27aは、選択トランジスタST2のゲートセレクトゲート線SGSとして機能し、導電層27bは、選択トランジスタST1のゲートセレクトゲート線SGDとして機能する。選択トランジスタ層L3は、図4に示すように、ホール28a及び28bを有する。ホール28a及び28bは、それぞれ導電層27a及び27bを貫通する。またホール28a及び28bは、それぞれメモリホール24と整合する。選択トランジスタ層L3は、図4に示すように、ゲート絶縁層29a及び29b、並びに半導体層30a及び30bを備えている。ゲート絶縁層29a及び29bは、それぞれホール28a及び28bに面する側壁に形成されている。半導体層30a及び30bは、それぞれゲート絶縁層29a及び29bに接するように、半導体基板20の表面に対して垂直方向に延びる柱状に形成されている。ゲート絶縁層29a及び29bは、例えば酸化シリコンSiO2で形成される。半導体層30a及び30bは、例えば多結晶シリコンで形成される。上記選択トランジスタ層L3の構成を換言すると、ゲート絶縁層29aは、柱状の半導体層30aを取り囲むように形成されている。導電層27aは、ゲート絶縁層29a及び半導体層30aを取り囲むように形成されている。また、ゲート絶縁層29bは、柱状の半導体層30bを取り囲むように形成されている。導電層27bは、ゲート絶縁層29b及び半導体層30bを取り囲むように形成されている。配線層L4は、図3及び図4に示すように、選択トランジスタ層L3の上層に形成されている。配線層L4は、ソース線層31、プラグ層32、及びビット線層33を有する。ソース線層31は、ロウ方向に延びる板状に形成されている。ソース線層31は、カラム方向に隣接する一対の半導体層27aの上面に接するように形成されている。プラグ層32は、半導体層27bの上面に接し、半導体基板20の表面に対して垂直方向に延びるように形成されている。ビット線層33は、ロウ方向に所定ピッチをもって、カラム方向に延びるストライプ状に形成されている。ビット線層33は、プラグ層32の上面に接するように形成されている。ソース線層31、プラグ層32、及びビット線層33は、例えばタングステンW等の金属で形成される。ソース線層31は、図1及び図2で説明したソース線SLとして機能し、ビット線層33は、ビット線BLとして機能する。図3及び図4に示すNANDストリング18の等価回路を図5に示す。図示するようにNANDストリング18は、選択トランジスタST1、ST2、メモリセルトランジスタMT0~MT7、ダミートランジスタDTD、DTS、及びバックゲートトランジスタBTを備えている。前述の通り、メモリセルトランジスタMTは、選択トランジスタST1、ST2間に直列に接続されている。バックゲートトランジスタBTは、メモリセルトランジスタMT3とMT4との間に直列接続されている。ダミートランジスタDTDは、選択トランジスタST1とメモリセルトランジスタMT7との間に直列接続されている。ダミートランジスタDTSは、選択トランジスタST2とメモリセルトランジスタMT0との間に直列接続されている。データの読み出し時において、ダミートランジスタDTD、DTS及びバックゲートトランジスタBTは常にオン状態とされる。書き込み時においては、必要に応じてオン状態とされる。メモリセルトランジスタMTの制御ゲートはワード線WLに接続され、ダミートランジスタDTD、DTSの制御ゲートはダミーワード線WLDD、WLDSに接続され、バックゲートトランジスタBTの制御ゲートはバックゲート線BGIに接続されている。そして、図3においてロウ方向に沿って配列された複数のNANDストリング18の集合が、図2で説明したメモリグループGPに相当する。1.3ロウデコーダ11について次に、ロウデコーダ11の構成について説明する。ロウデコーダ11-0~11-3は、それぞれブロックBLK0~BLK3に関連づけて設けられ、ブロックBLK0~BLK3を選択または非選択とするために設けられる。図6は、ロウデコーダ11-0及びドライバ回路12の構成を示している。なお、ロウデコーダ11-1~11-3の構成もロウデコーダ11-0と同様である。図示するようにロウデコーダ11は、ブロックデコーダ40及び高耐圧nチャネルMOSトランジスタ50~5450-0~50-7、51-0~51-3、52-0~52-3、53-0~53-3、54-0~54-3、55~57を備えている。1.3.1ブロックデコーダ40についてブロックデコーダ40は、データの書き込み、読み出し、及び消去時において、例えば制御回路17から与えられるブロックアドレスをデコードする。そして、デコード結果に応じて、信号TG及びRDECADnを生成する。より具体的には、ブロックアドレスが、当該ロウデコーダ11-0の対応するブロックBLK0を指す場合、信号TGをアサート本例ではHレベルし、信号RDECADnをネゲート本例ではLレベルする。アサートされた信号TGの電圧は、書き込み時にはVPGMH、読み出し時にはVREADH、及び消去時にはVddaである。これらの電圧については後述する。また、ブロックアドレスが、当該ロウデコーダ11-0の対応するブロックBLK0を指さない場合、信号TGをネゲート本例ではLレベル、例えばVss0Vし、信号RDECADnをアサート本例ではHレベルする。1.3.2トランジスタ50について次に、トランジスタ50について説明する。トランジスタ50は、選択ブロックBLKのワード線WLに電圧を転送するためのものである。トランジスタ50-0~50-7はそれぞれ、電流経路の一端が、対応するブロックBLK0のワード線WL0~WL7にそれぞれ接続され、他端が信号線CG0~CG7にそれぞれ接続され、ゲートに、対応するブロックデコーダ40の信号TGが与えられる。従って、例えば選択ブロックBLK0に対応するロウデコーダ11-0では、トランジスタ50-0~50-7はオン状態とされ、ワード線WL0~WL7は信号線CG0~CG7に接続される。他方、非選択ブロックBLK1~BLK3に対応するロウデコーダ11-1~11-3では、トランジスタ50-0~50-7はオフ状態とされ、ワード線WL0~WL7は信号線CG0~CG7から分離される。1.3.3トランジスタ51、52について次に、トランジスタ51、52について説明する。トランジスタ51、52は、セレクトゲート線SGDIに電圧を転送するためのものである。トランジスタ51-0~51-3はそれぞれ、電流経路の一端が、対応するブロックBLK0のセレクトゲート線SGDI0~SGD3に接続され、他端が信号線SGD0~SGD3に接続され、ゲートに信号TGが与えられる。またトランジスタ52-0~52-3はそれぞれ、電流経路の一端が、対応するブロックBLK0のセレクトゲート線SGDI0~SGDI3に接続され、他端がノードSGD_COMに接続され、ゲートに信号RDECADnが与えられる。ノードSGD_COMは、例えば0V等、選択トランジスタST1をオフ状態にする電圧である。従って、例えば選択ブロックBLK0に対応するロウデコーダ11-0では、トランジスタ51-0~51-3はオン状態とされ、トランジスタ52-0~52-3はオフ状態とされる。よって、選択ブロックBLK0のセレクトゲート線SGDI0~SGDI3は信号線SGD0~SGD3に接続される。他方で、非選択ブロックBLK1~BLK3に対応するロウデコーダ11-1~11-3では、トランジスタ51-0~51-3はオフ状態とされ、トランジスタ52-0~52-3はオン状態とされる。よって、非選択ブロックBLK1~BLK3のセレクトゲート線SGDI0~SGDI3はノードSGD_COMに接続される。1.3.4トランジスタ53、54についてトランジスタ53、54は、セレクトゲート線SGSに電圧を転送するためのものであり、その接続及び動作は、トランジスタ51、52においてセレクトゲート線SGDIをセレクトゲート線SGSIに入れ替えたものと等価である。すなわち、選択ブロックBLK0に対応するロウデコーダ11-0では、トランジスタ53-0~53-3はオン状態とされ、トランジスタ54-0~52-4はオフ状態とされる。他方で、非選択ブロックBLK1~BLK3に対応するロウデコーダ11-1~11-3では、トランジスタ51-0~51-3はオフ状態とされ、トランジスタ52-0~52-3はオン状態とされる。1.3.5トランジスタ55について次に、トランジスタ55について説明する。トランジスタ55は、バックゲート線BGに電圧を転送するためのものである。トランジスタ55は、電流経路の一端が、対応するブロックBLK0のバックゲート線BG0に接続され、他端は信号線BGに接続され、ゲートに信号TGが与えられる。従って、選択ブロックBLK0に対応するロウデコーダ11-0では、トランジスタ55はオン状態とされ、非選択ブロックBLK1~BLK3に対応するロウデコーダ11-1~11-3では、トランジスタ55はオフ状態とされる。1.3.6トランジスタ56、57について次に、トランジスタ56、57について説明する。トランジスタ56、57は、ダミーワード線WLDD、WLDSに電圧を転送するためのものである。トランジスタ56は、電流経路の一端が、対応するブロックBLK0のダミーワード線WLDDに接続され、他端は信号線CGDDに接続され、ゲートに信号TGが与えられる。またトランジスタ57は、電流経路の一端が、対応するブロックBLK0のダミーワード線WLDSに接続され、他端は信号線CGDSに接続され、ゲートに信号TGが与えられる。従って、選択ブロックBLK0に対応するロウデコーダ11-0では、トランジスタ56、57はオン状態とされ、非選択ブロックBLK1~BLK3に対応するロウデコーダ11-1~11-3では、トランジスタ56、57はオフ状態とされる。1.4ドライバ回路12について次に、ドライバ回路12の構成について説明する。ドライバ回路12は、信号線CG0~CG7、SGDD0~SGDD3、SGSD0~SGSD3、及びBGDの各々に、データの書き込み、読み出し、及び消去に必要な電圧を転送する。図6に示すようにドライバ回路12は、CGドライバ6060-0~60-7、SGDドライバ6161-0~61-3、SGSドライバ6262-0~62-3、電圧ドライバ63、BGドライバ64、CGDDドライバ65、及びCGDSドライバ66を備えている。1.4.1電圧ドライバ63についてまず電圧ドライバ63について説明する。電圧ドライバ63は、ブロックデコーダ40及びCGドライバ60で使用する電圧VRDEC及びVCGSELを生成する。電圧VRDECはブロックデコーダ40に供給される。そして、選択ブロックに対応するブロックデコーダ40は、信号TGとして電圧VRDECを出力する。電圧VCGSELはCGドライバ60に供給される。VCGSELは、データの書き込み時及び読み出し時において選択ワード線に印加すべき電圧VPGM、VCGRV等である。1.4.2CGドライバ60について次に、CGドライバ60について説明する。CGドライバ60-0~60-7はそれぞれ、信号線CG0~CG7ワード線WL0~WL7に、必要な電圧を転送する。図7は、CGドライバ60-0の回路図である。その他のCGドライバ60-1~60-7も同様の構成を有する。図示するようにCGドライバ60は、高耐圧nチャネルMOSトランジスタ100~104を備えている。トランジスタ100は、電流経路の一端に電圧VCGSELが与えられ、電流経路の他端が、対応する信号線CGCGドライバ60-iではCGi、iは0~7のいずれかに接続される。トランジスタ101は、電流経路の一端に電圧VPASSが与えられ、電流経路の他端が、対応する信号線CGに接続される。トランジスタ102は、電流経路の一端に電圧VREADが与えられ、電流経路の他端が、対応する信号線CGに接続される。トランジスタ103は、電流経路の一端に電圧VISOが与えられ、電流経路の他端が、対応する信号線CGに接続される。トランジスタ104は、電流経路の一端に電圧Vss0Vが与えられ、電流経路の他端が、対応する信号線CGに接続される。上記構成において、トランジスタ100~104のゲートには、例えば制御回路17によってページアドレスワード線アドレスを示す信号が入力される。そして、選択ワード線WLに対応するCGドライバ60では、プログラム時にはトランジスタ100がオン状態とされることにより、電圧VCGSEL=VPGMが、対応する信号線CGに転送される。また読み出し時には、トランジスタ100がオン状態とされることにより、電圧VCGSEL=VCGRVが、対応する信号線CGに転送される。そして、これらの電圧が、ロウデコーダ11内のトランジスタ50の電流経路を介して、選択ワード線WLに転送される。また非選択ワード線に対応するCGドライバ60では、プログラム時にはトランジスタ101またはトランジスタ103がオン状態とされる。トランジスタ101がオン状態とされたCGドライバ60は、電圧VPASSを、対応する信号線CGに転送する。トランジスタ103がオン状態とされたCGドライバ60は、電圧VISO例えば0Vを、対応する信号線CGに転送する。読み出し時には、トランジスタ102がオン状態とされることにより、電圧VREADが、対応する信号線CGに転送される。そしてこれらの電圧が、ロウデコーダ11内のトランジスタ50の電流経路を介して、非選択ワード線WLに転送される。消去時には、トランジスタ104がオン状態とされる。これにより、電圧Vss例えば0Vが、ロウデコーダ11内のトランジスタ50の電流経路を介してワード線WLに転送される。なお、電圧VPASS及びVREADは、保持データに関わらずメモリセルトランジスタMTをオンさせる電圧であり、電圧VISOは、保持データに関わらずメモリセルトランジスタMTをオフさせる電圧である。信号TGとして与えられる電圧VPGMH、VREADH、及びVddaは、電圧VPGM、VREAD、及びVssよりも大きい電圧であり、トランジスタ50による電圧VPGM、VREAD、及びVssの転送を可能とする電圧である。また、CG0~CG7は、各ブロックBLK間で共通とされても良い。すなわち、4つのブロックBLK0~BLK3のそれぞれに属する4本のワード線WL0が、対応するロウデコーダ11-0~11-3のトランジスタ50-0を介して、同一のCGドライバ60-0で駆動されても良い。その他の信号線CG1~CG7も同様である。このことは、その他の配線SGD、SGS、BG、CGDD、CGDSに関しても同様である。以下では、そのような場合を例に説明する。1.4.3SGDドライバ61について次に、SGDドライバ61について説明する。SGDドライバ61-0~61-3はそれぞれ、信号線SGD0~SGD3セレクトゲート線SGDI0~SGDI3に、必要な電圧を転送する。図8は、SGDドライバ61-0の回路図である。その他のSGDドライバ61-1~61-3も同様の構成を有する。図示するようにSGDドライバ61は、高耐圧nチャネルMOSトランジスタ110~112を備えている。トランジスタ110は、電流経路の一端に電圧VSGDが与えられ、電流経路の他端が、対応する信号線SGDSGDドライバ61-jではSGDj、jは0~3のいずれかに接続される。トランジスタ111は、電流経路の一端に外部電圧Vcc>Vssが与えられ、電流経路の他端が、対応する信号線SGDに接続される。トランジスタ112は、電流経路の一端に電圧Vssが与えられ、電流経路の他端が、対応する信号線SGDに接続される。SGDドライバ61が、選択セルを含むNANDストリング18に対応する場合、データの書き込み時及び読み出し時には例えば制御回路17によってトランジスタ110がオン状態とされ、電圧VSGDが、対応するトランジスタ51の電流経路を介して、対応するセレクトゲート線SGDIに転送される。電圧VSGDは、読み出し時において選択トランジスタST1をオンさせ、書き込み時には、書き込みデータに応じて選択トランジスタST1をオンさせる電圧である。また消去時には、トランジスタ111及び112が、フラグ信号SG_VCCFLAG及び/SG_VCCFLAGこれはSG_VCCFLAGの反転信号に応じてオン状態とされる。フラグ信号SG_VCCFLAGは、検知回路16から与えられる。フラグ信号については後に詳細に説明する。SGDドライバ61が、選択セルを含むNANDストリング18に対応しない場合、トランジスタ110~112はオフ状態とされる。1.4.4SGSドライバ62について次に、SGSドライバ62について説明する。SGSドライバ62-0~62-3はそれぞれ、信号線SGS0~SGS3セレクトゲート線SGSI0~SGSI3に、必要な電圧を転送する。図9は、SGSドライバ62-0の回路図である。その他のSGSドライバ62-1~62-3も同様の構成を有する。図示するようにSGSドライバ62は、高耐圧nチャネルMOSトランジスタ120~122を備えている。トランジスタ120は、電流経路の一端に電圧VSGSが与えられ、電流経路の他端が、対応する信号線SGSSGSドライバ62-kではSGSk、kは0~3のいずれかに接続される。トランジスタ121は、電流経路の一端に外部電圧Vccが与えられ、電流経路の他端が、対応する信号線SGSに接続される。トランジスタ122は、電流経路の一端に電圧Vssが与えられ、電流経路の他端が、対応する信号線SGSに接続される。SGSドライバ62が、選択セルを含むNANDストリング18に対応する場合、データの読み出し時には例えば制御回路17によってトランジスタ120がオン状態とされ、電圧VSGSが、対応するトランジスタ53の電流経路を介して、対応するセレクトゲート線SGSIに転送される。電圧VSGSは、読み出し時において選択トランジスタST2をオンさせる電圧である。また書き込み時にはトランジスタ122がオン状態とされ、電圧Vssが、対応するセレクトゲート線SGSIに転送される。また消去時には、トランジスタ121及び122が、フラグ信号SG_VCCFLAG及び/SG_VCCFLAGに応じてオン状態とされる。SGSドライバ63が、選択セルを含むNANDストリング18に対応しない場合、トランジスタ120~122はオフ状態とされる。1.4.5CGDDドライバ65及びCGDSドライバ66について次に、CGDDドライバ65及びCGDSドライバ66について説明する。図10は、CGDDドライバ65の回路図である。図示するようにCGDDドライバ65は、高耐圧nチャネルMOSトランジスタ130~133を備えている。トランジスタ130は、電流経路の一端に電圧VPASSが与えられ、電流経路の他端が信号線CGDDに接続される。トランジスタ131は、電流経路の一端に電圧VREADが与えられ、電流経路の他端が信号線CGDDに接続される。トランジスタ132は、電流経路の一端に電圧Vccが与えられ、電流経路の他端が信号線CGDDに接続される。トランジスタ133は、電流経路の一端に電圧Vssが与えられ、電流経路の他端が信号線CGDDに接続される。データの書き込み時には、例えば制御回路17によってトランジスタ130がオン状態とされ、電圧VPASSがトランジスタ56の電流経路を介してダミーワード線WLDDに転送される。読み出し時に、例えば制御回路17によってはトランジスタ131がオン状態とされ、電圧VREADがトランジスタ56の電流経路を介してダミーワード線WLDDに転送される。消去時には、トランジスタ132及び133が、フラグ信号CGD_VCCFLAG及び/CGD_VCCFLAG/CGD_VCCFLAGはCGD_VCCFLAGの反転信号に応じてオン状態とされる。フラグ信号CGD_VCCFLAGは、検知回路16から与えられる。以上の構成はCGDSドライバ66についても同様であり、CGDSドライバ66は、図10においてCGDDをCGDSに置き換えたものに等しい。1.4.6BGドライバ64について次に、BGドライバ64について説明する。図11は、BGドライバ64の回路図である。図示するようにBGドライバ64は、高耐圧nチャネルMOSトランジスタ140~144を備えている。トランジスタ140は、電流経路の一端に電圧VPASSが与えられ、電流経路の他端が信号線BGに接続される。トランジスタ141は、電流経路の一端に電圧VREADが与えられ、電流経路の他端が信号線BGに接続される。トランジスタ142は、電流経路の一端に電圧VISOが与えられ、電流経路の他端が信号線BGに接続される。トランジスタ143は、電流経路の一端に電圧Vccが与えられ、電流経路の他端が信号線BGに接続される。トランジスタ144は、電流経路の一端に電圧Vssが与えられ、電流経路の他端が信号線BGに接続される。データの書き込み時には、例えば制御回路17によってトランジスタ140または142がオン状態とされ、電圧VPASSまたはVISOがトランジスタ55の電流経路を介してバックゲート線BGIに転送される。読み出し時には、例えば制御回路17によってトランジスタ141がオン状態とされ、電圧VREADがトランジスタ55の電流経路を介してバックゲート線BGIに転送される。消去時には、トランジスタ143及び144が、フラグ信号BG_VCCFLAG及び/BG_VCCFLAG/BG_VCCFLAGはBG_VCCFLAGの反転信号に応じてオン状態とされる。フラグ信号BG_VCCFLAGは、検知回路16から与えられる。1.5電圧発生回路15について電圧発生回路15は複数のチャージポンプ回路を備えている。そして電圧発生回路15は、書き込み時には電圧VPGMH、VPGM、VPASSを発生し、読み出し時には電圧VREAH、VREAD、VCGRVを発生し、消去時には電圧VERAを発生する。1.6検知回路16について次に検知回路16について説明する。図6に示すように、検知回路16は第1乃至第3検知部70-1~70-3を備えている。第1乃至第3検知部70-1~70-3は、消去時において、電圧発生回路15の発生する電圧VERAを監視する。そして、電圧VERAの値に応じて、それぞれ上記したフラグSG_VCCFLAG、CGD_VCCFLAG、及びBG_VCCFLAGを生成する。以下、第1乃至第3検知部70-1~70-3を区別しない場合には、まとめて検知部70と呼ぶ。図12は、検知部70の回路図である。図示するように検知部70は、スイッチ部80、可変抵抗部81、デコーダ83、及び比較器84を備えている。可変抵抗部81は、例えば3つの抵抗素子85a~85c及び高耐圧型のnチャネルMOSトランジスタ86を備えている。抵抗素子85aの一端はノードN1に接続され、他端はノードN2に接続されている。抵抗素子85bの一端はノードN2に接続され、他端はノードN3に接続されている。抵抗素子85cの一端はノードN3に接続され、他端はトランジスタ86のドレインに接続されている。トランジスタ86は、ソースが接地され、ゲートに制御信号86が与えられる。制御信号86は、例えば制御回路17によって与えられ、消去時においてアサート本例ではHレベルとされる。ノードN1には、消去時において、電圧発生回路15のチャージポンプ回路CPの発生する電圧VERAが与えられる。この電圧VERAは、BL/SLドライバ14によってビット線BL及びソース線SLに与えられる。スイッチ部80は、高耐圧型のnチャネルMOSトランジスタ87a~87dを備えている。トランジスタ87a~87cの電流経路の一端は、それぞれノードN1~N3に接続されている。またトランジスタ87dの電流経路の一端には電圧Vddaが与えられる。そしてトランジスタ87a~87dの電流経路の他端は、ノードN4に共通に接続されている。デコーダ83は、トランジスタ87a~87dのいずれかを選択して、トランジスタ87a~87dのうち選択したいずれのゲートにHレベルを与えてオン状態とする。比較器84は、反転入力端子-に基準電圧Vrefが与えられ、非反転入力端子がノードN4に接続されたオペアンプである。以上の構成において、消去時には、デコーダ83によっていずれかのトランジスタ87a~87dがオン状態とされる。その結果、可変抵抗部81によって電圧VERAを抵抗分割して得られた電圧がノードN4に与えられる。そして比較器84は、ノードN4の電位が基準電圧Vrefに達すると、フラグ信号SG_VCCFLAG、CGD_VCCFLAG、BG_VCCFLAGのいずれかを生成する。図13は、電圧VERAと各フラグ信号との関係を示すグラフである。まず、電圧VERAがVERA1に達すると、第1検知部70-1において、ノードN4の電位が基準電圧Vrefに達する。よって第1検知部70-1はフラグ信号を出力する。すなわち、第1検知部70-1はSG_VCCFLAGをアサート本例ではHレベルとする。次に電圧VERAがVERA2>VERA1に達すると、第2検知部70-2がフラグ信号を出力する。すなわち、第2検知部70-2はCGD_VCCFLAGをアサート本例ではHレベルとする。更に電圧VERAがVERA3>VERA2に達すると、第3検知部70-3がフラグ信号を出力する。すなわち、第3検知部70-3はBG_VCCFLAGをアサート本例ではHレベルとする。2.半導体記憶装置1の消去動作について次に、上記構成のNAND型フラッシュメモリの動作について説明する。図14は消去動作のフローチャートであり、図15は消去時における各ノードの電位変化を示すタイミングチャートである。まず制御回路17は、外部のホスト機器から消去コマンドを受信する。この際、消去対象となるブロックのブロックアドレスも受信するステップS10。この消去コマンドの受信によって、制御回路17は消去シーケンスを開始する。消去シーケンスは、図15に示すように、大まかにはセットアップ、消去、及びリセットの三段階を含む。セットアップは、消去に必要な電圧を準備するフェーズであり、消去は実際に電荷蓄積層にホールを注入してデータを消去するフェーズであり、リセットは各ノードの電圧を消去動作前の状態に戻すフェーズである。制御回路17はまずセットアップを開始する。すなわち制御回路17は、電圧VERAを生成昇圧するよう電圧発生回路15に命令する。またBL/SLドライバ14は、制御回路17の命令に応答して、電圧VERAをビット線BL及びソース線SLに印加するステップS11、図15の時刻t0。この時の、消去対象ブロックBLK0と、ブロックBLK0に関連付けられたロウデコーダ11-0の様子を図16に示す。ブロックデコーダ40は、信号TG=H=Vddaレベル、信号RDECADn=L=Vssレベルとする。また、SGDドライバ61-0、SGSドライバ62-0、CGドライバ60、BGドライバ64、CGDDドライバ65、CGDS66はVssを出力する。従って、ロウデコーダ11-0においてはトランジスタ51-0、53-0、50-0~50-7、55、56、57の全てがオン状態となる。よって、SGDI0、SGSI0、WL0~WL7、BGI0、WLDD、WLDSの電位はVssとなる。その後、時刻t1において電圧VERAの値がVERA1に到達するステップS12、YES。すると第1検知部70-1がフラグ信号SG_VCCFLAGを出力するステップS13。図17は、フラグ信号SG_VCCFLAGが出力された際におけるブロックBLK0とロウデコーダ11-0の様子である。フラグ信号SG_VCCFLAGが出力されることで、SGDドライバ61-0及びSGSドライバ62-0ではトランジスタ111、121がそれぞれオン状態となり、図示するように、SGD0及びSGS0には電圧Vccが転送される。すると、Vcc>Vddaであるので、ロウデコーダ11-0におけるトランジスタ51-0、53-0がカットオフ状態となり、SGDI0及びSGSI0は電気的にフローティングの状態となるステップS14。その後、時刻t2において電圧VERAの値がVERA2に到達するステップS15、YES。すると第2検知部70-2がフラグ信号CGD_VCCFLAGを出力するステップS16。図18は、フラグ信号CGD_VCCFLAGが出力された際におけるブロックBLK0とロウデコーダ11-0の様子である。フラグ信号CGD_VCCFLAGが出力されることで、CGDDドライバ65及びCGDSドライバ66ではそれぞれトランジスタ132がオン状態となり、図示するようにCGDD及びCGDSには電圧Vccが転送される。これにより、ロウデコーダ11-0におけるトランジスタ56、57がカットオフ状態となり、WLDD及びWLDSは電気的にフローティングの状態となるステップS17。その後、時刻t3において電圧VERAの値がVERA3に到達するステップS18、YES。すると、第3検知部70-3がフラグ信号BG_VCCFLAGを出力するステップS19。フラグ信号BG_VCCFLAGが出力されることで、BGドライバ64ではトランジスタ143がオン状態となり、BG0には電圧Vccが転送される。これにより、ロウデコーダ11-0におけるトランジスタ55がカットオフ状態となり、BGIは電気的にフローティングの状態となるステップS20。その後、時刻t4で電圧VERAが所望の電圧VERAtargetに達するとステップS22、消去動作は消去フェーズに移行する。なお、時刻t0から時刻t5の期間、CGドライバ60ではトランジスタ104がオン状態とされ、ロウデコーダ11-0ではトランジスタ50が常時オン状態とされ、ワード線WLには常にVssが与えられている。そして消去フェーズでは、GIDLgateinduceddrainleakageによって生じたホールが電荷蓄積層に注入され、データが消去されるステップS22。消去フェーズが終了すると、消去動作はリセットフェーズに移行するステップS23、時刻t6。すなわち、検知部70は、フラグ信号SG_VCCFLAG、CGD_VCCFLAG、BG_VCCFLAGの出力を停止するネゲート本例ではLレベルする。その後、制御回路17の制御に従って、CG及びWLの電位をVccに上昇された後、各ノードの電圧が段階的に低下され、最終的にVssまで落とされる。これにより、消去動作が終了する。なお、消去動作の期間、非選択ブロックBLK1~BLK3のSGD、SGS、CGDD、CGDS、WL、WLDD、WLDS、BGは電気的にフローティングとされ、その電位はVERAとのカップリングにより決まる。3.本実施形態に係る効果本実施形態に係る構成であると、NAND型フラッシュメモリの動作信頼性を向上出来る。本効果につき、以下説明する。三次元積層型のNAND型フラッシュメモリでは、NANDストリングのチャネル部分はintrinsic型のシリコンで形成される。そのため、セレクトゲート端でGIDLを起こすことにより、ホールを発生させる。GIDLを起こす際には、各ノードに適切な電圧を印加する必要がある。例えば、ソース線の電圧をVERA、セレクトゲート線の電圧をVERAsg、ダミーワード線の電圧をVERAd、消去対象のワード線の電圧をVERAwlとすると、効率良くGIDLを発生させるため、VERA>VERAsg>VERAd>VERAwl≒0Vなる関係を満たす必要がある。このように、消去時には多くの種類の電圧が必要である。また負荷容量が大きくなると、充電動作が非常に遅くなり、またチャージポンプ回路や降圧回路等を含む電源回路の消費電流も増加する。この点、本実施形態に係る構成であると、昇圧電圧はソース線SL及びビット線BLに印加するVERAだけで良く、その他のノードの電位はカップリングで上昇させる。そのため、消費電力を低減出来る。すなわち、本実施形態に係るNAND型フラッシュメモリ1は、電圧VERAを検知する検知回路16を備えている。検知回路16は、VERAが適切な電位に達した際に、フラグ信号を出力する。そして、このフラグ信号によって、セレクトゲート線SGDI、SGSI、BG、WLDD、WLDSが電気的にフローティングとされる。より具体的には、このフラグ信号に応答して、ドライバ回路12が信号線SGD、SGS、BG、CGDD、CGDSに電圧Vccを出力する。これにより、ロウデコーダ11のトランジスタ51、53、55~57がカットオフされ、対応する配線が電気的にフローティングとされる。そして、フローティングとされた各配線はその後、電圧VERAとのカップリングにより上昇して、所望の電位に達する。図19は、電圧VERA、セレクトゲート線SGDI、SGSI、ダミーワード線WLDD、WLDS、及びバックゲート線BGIの電位変化を示すグラフである。図示するように、時刻t0において、電圧発生回路15がVERAの昇圧を開始する。そしてVERAは、時刻t4において、所望の値VERAtargetに達する。また、VERAがVERA1に達した時刻t1では、フラグ信号SG_VCCFLAGがHレベルとされる。これにより、信号線SGD、SGSにはVccが印加され、セレクトゲート線SGDI、SGSIは略Vdda-Vthに達した後Vthはトランジスタ51、53の閾値電圧、電気的にフローティングとなる。その後は、VERAとのカップリングにより、時刻t4に所望の電圧上述したVERAsgに達する。更に、VERAがVERA2に達した時刻t2では、フラグ信号CGD_VCCFLAGがHレベルとされる。これにより、信号線CGDD、CGDSにはVccが印加され、ダミーワード線WLDD、WLDSは略Vdda-Vthに達した後Vthはトランジスタ56、57の閾値電圧、電気的にフローティングとなる。その後はVERAとのカップリングにより、時刻t4には所望の電圧上述したVERAdに達する。バックゲート線BGIも同様である。このように、セレクトゲート線SGDI、SGSI、ダミーワード線WLDD、WLDS、及びバックゲート線BGIは、カップリングにより、所望の電圧に達する。従って、消去時において。VERAsg、VERAd等を生成するチャージポンプ回路は不要となり、ビット線BL及びソース線SLに印加されるVERAtargetを生成するチャージポンプ回路さえあれば十分となる。NANDストリング単位メモリグループGP単位や、メモリセル単位ページ単位で消去する場合も同様であり、この場合には、セレクトゲート線等と同じように、非選択のワード線の電位をカップリングにより上昇させれば良い。特に、NANDストリング単位や、メモリセル単位で消去する場合には、ブロック単位で消去する場合に比べて、より多くの種類の電圧が必要となる。従って本実施形態は、このような場合にも、より顕著な効果が得られる。また、本実施形態に係る構成であると、消去動作を高速化出来る。一般にチャージポンプ回路は制御が難しく、負荷に応じて適切な動作条件が満たされなければ、最適な電圧が得られない。そして、最適な動作条件を満たすことは非常に困難であり、各ノードの電位は高速動作につき必ずしも最適な条件で上昇するわけではない。そして、チャージポンプ回路の数が増えるほど、その制御は困難となる。その結果、各ノードが消去動作に必要な電位に達するにはある程度の時間が必要になる。しかし本実施形態に係る構成であると、動作させるべきチャージポンプ回路の数は、少なくとも消去時には1つで良い。また、カップリングで充電するノードは限られており、それ以外のノードを充電する必要は無いVccレベルに充電出来ればそれで十分である。より具体的には、ロウデコーダ11よりも周辺回路側ドライバ回路12側のノードを充電する必要は無い。従って、複数のチャージポンプ回路を用いて各ノードを充電する場合に比べて、消去動作を高速化出来る。[第2実施形態]次に、第2実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1実施形態において、ドライバ回路12とロウデコーダ11との間にスイッチを設けたものである。以下では、以下では、第1実施形態と異なる点についてのみ説明する。1.半導体記憶装置1の構成についてまず、本実施形態に係るNAND型フラッシュメモリ1の構成について図20を用いて説明する。図20はNAND型フラッシュメモリ1の一部領域の構成を示す回路図である。図示するように、本実施形態に係る構成は、上記第1実施形態で説明した図1及び図6において、更にロウ選択スイッチ部19を有している。ロウ選択スイッチ部19は、ドライバ回路12のSGDドライバ61-0~61-3、SGSドライバ62-0~62-3、CGドライバ60-0~60-7、BGドライバ64、CGDDドライバ65、及びCGDSドライバ66に対応して設けられた複数の高耐圧型nチャネルMOSトランジスタ59を備えている。トランジスタ59の各々は、電流経路の一端が、それぞれ対応するドライバ61-0~61-3、62-0~62-3、60-0~60-7、64~66の出力ノードに接続され、他端がそれぞれSGD0~SGD3、SGS0~SGS3、CG0~CG7、BG、CGDD、及びCGDSに接続される。そしてゲートには、例えば制御回路17によって、消去時にはVccが印加され、書き込み時にはVPGMHが印加され、読み出し時にはVREADHが印加される。先に説明した通り、Vcc>Vddaである。なお、ドライバ回路12内の各ドライバは、複数の配線に共通して使用される。この際、ドライバからの電圧は、トランジスタ59の電流経路を介して、複数の配線に転送される。例えばSGDドライバ61-0は、複数のブロックBLK0、BLK1、...についての複数の信号線SGD0に共通に用いられる。そして、SGDドライバ61-0の出力する電圧は、トランジスタ59を介して複数の信号線SGD0に転送される。換言すれば、信号線SGD0は、トランジスタ59とトランジスタ51との間のノードから枝分かれしている。その他の配線も同様である。なお図20では、紙面の都合上、BGドライバ64、CGDDドライバ65、及びCGDSドライバ66の図示は省略したが、これらについても同様である。2.半導体記憶装置1の消去動作について次に、本実施形態に係る消去動作について説明する。本実施形態に係る動作は、上記第1実施形態で説明した動作において、トランジスタ51、53、55~57がそれぞれカットオフした後に、これらに対応するトランジスタ59がカットオフするものである。この動作を、セレクトゲート線SGD0を例に挙げて、図21を用いて説明する。図21は、SG_VCCFLAG、SGDドライバ61-0の出力、SGD0、SGDI0の電位変化を示すタイミングチャートである。セレクトゲート線SGD0以外の、消去時にフローティングとされるその他の配線についても同様である。図示するように、例えば時刻t1より前の時刻では、SGDドライバ61-0はVssを出力する。トランジスタ59及び51-0のゲートには、例えば制御回路17によってそれぞれVcc及びVddaが印加されているので、トランジスタ59及び51-0はオン状態である。よって、SGD0及びSGDI0の電位はVssである。その後、時刻t1でフラグ信号SG_VCCFLAGがHレベルになったとする。すると、これに応答してSGDドライバ61-0では、トランジスタ112がオフ状態となり、トランジスタ111がオン状態となる。これにより、SGDドライバ61-0の出力ノードの電位はVccに向かって上昇し、これに伴ってSGD0、SGDI0の電位も上昇する。この上昇の過程において、まずSGD0の電位がVdda-Vthに達するとVthはトランジスタ51-0の閾値電圧、トランジスタ51-0がカットオフして、SGDI0は電気的にフローティングとなる。そしてSGDI0の電位は、VERAとのカップリングにより上昇する。このことは、第1実施形態で説明した通りである。次に、SGDドライバの出力ノードの電位がVcc-Vthに達するとVthはトランジスタ59の閾値電圧、トランジスタ59がカットオフして、SGD0は電気的にフローティングとなる。そしてSGD0の電位は、VERAとのカップリングにより上昇する。3.本実施形態に係る効果本実施形態に係る構成であると、消去時において、各配線の電位を精度良く設定することが可能となる。本効果につき、以下説明する。ドライバ回路12は、複数のブロックBLKを駆動する。このような場合、ドライバ回路12からロウデコーダ11までの間に存在する配線容量信号線SGD、SGS、BG、CGDD、CGDSは、チップサイズやその配線パターンに依存する可能性がある。従って、これらの配線も含めてSGDI、SGSI、BGI、WLDD、及びWLDSの電位をカップリングによって正確に正しく設定することが困難な場合がある。そこで本実施形態では、ドライバ回路12とロウデコーダ11との間換言すれば、ドライバ回路12と信号線SGD、SGS、BG、CGDD、CGDSとの間にスイッチ19を設けている。そして、スイッチ19内のトランジスタ59のゲートの電位Vccを、信号線TGの電位Vddaよりも高くしている。その結果、消去時において、ドライバ回路12がフラグ信号に応答して電圧Vccを発生した際には、先にロウデコーダ11内のトランジスタ51、53、55~57がカットオフし、その後、トランジスタ59がカットオフする。すなわち、まずメモリセルアレイ10側の信号線SGDI、SGSI、WLDD、WLDS、BGIがフローティングとなり、次にドライバ側周辺回路側の信号線SGD、SGS、CGDD、CGDS、BGがフローティングとなる。従って、ドライバ回路12からロウデコーダ11までの間に存在する配線容量信号線SGD、SGS、BG、CGDD、CGDSの、カップリングによるSGDI、SGSI、WLDD、WLDS、BGIの上昇に与える影響を低減出来る。言い換えれば、上述した、配線容量に関する不確定要素を排除出来る。これにより、各信号線とVERAとのカップリング量を正確に見積もることが出来、これらの信号線SGD、SGS、CGDD、CGDS、BGが最終的に達する電位を精密に制御出来る。もちろん、本実施形態は、ドライバ回路12が単一のブロックを駆動する場合であっても効果は得られる。しかし、ドライバ回路12によって複数のプレーン複数のブロックの集合を制御する場合に、より顕著な効果が得られる。これは前述の通り、ドライバからロウデコーダ11までの配線長が非常に長くなっても、ドライバからロウデコーダ11までの間の配線の充電を考慮する必要が無いからであり、その結果、より高速な消去動作が可能となる。[変形例等]以上のように、本実施形態に係る半導体記憶装置1は、第1、第2選択トランジスタと、複数のメモリセルと、ワード線と、セレクトゲート線と、ドライバ回路と、第1転送トランジスタと、ビット線と、ソース線と、検知回路とを備える。メモリセルは、半導体基板上に積層され、各々が電荷蓄積層と制御ゲートとを含み、第1、第2選択トランジスタ間に電流経路が直列接続される。ワード線は、メモリセルの制御ゲートにそれぞれ接続される。セレクトゲート線は、第1、第2選択トランジスタのゲートにそれぞれ接続される。ドライバ回路は、第1電圧を出力する。第1転送トランジスタは、ワード線及びセレクトゲート線の各々に関連付けられ、ドライバ回路から出力された第1電圧を、関連付けられたワード線及びセレクトゲート線に転送する。ビット線は、第1選択トランジスタの電流経路を介して前記メモリセルに接続される。ソース線は、第2選択トランジスタの電流経路を介して前記メモリセルに接続される。検知回路は、データの消去時において、ビット線及び/またはソース線に印加される第2電圧を検知して、検知結果に応じてフラグを生成する。ドライバ回路は、フラグが生成されたことに応答して第1電圧の値を変更して、第1転送トランジスタをカットオフさせる。本構成によれば、配線の電位をカップリングによって上昇させることで、電圧発生回路15の負荷を低減し、半導体記憶装置1の消費電力を低減出来る。なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施形態では説明の簡単化のため、各検知部70の各々が図12の構成を有する例を説明した。しかし、可変抵抗部81、デコーダ81、及びスイッチ部80を、各検知部70間で共用しても良い。そして比較器84のみを、検知部70毎に設けても良い。この場合、例えばノードN1~N3は、フラグSG_VCCFLAG、CGD_VCCFLAG、及びBG_VCCFLAG用に用いられても良い。より具体的には、第1検知部70-1の比較器84は、デコーダ83によってトランジスタ87cを介してノードN3に接続される。第2検知部70-2の比較器84は、デコーダ83によってトランジスタ87bを介してノードN2に接続される。第3検知部70-3の比較器84は、デコーダ83によってトランジスタ87aを介してノードN1に接続される。あるいは、消去動作は当初からSGDI、SGSI、WLDD、WLDS、及びBGIのいずれかをフローティングにしたい場合には、対応する検知部70の比較器84には、トランジスタ87dによって電圧Vddaを与えても良い。Vdda>Vrefとすることで、消去動作の当初から、フラグ信号はHレベルとなる。また、上記検知回路16を実施するにあたっては、デコーダ83及び比較器84のみを追加するだけで良い。すなわち、可変抵抗部81は、電圧VERAを放電する際に用いる抵抗素子を流用することが出来、またスイッチ部80も従来のスイッチを流用出来る。よって、検知回路16を実施するにあたっての面積増加は非常に小さい。また、デコーダ83も必須では無い。すなわち、製造時において、検知部70の各々につき最適なノードN1~N3を決定できるのであれば、スイッチ部80及びデコーダ83を廃して、各ノードN1~N3と比較器84を直接接続しても良い。しかし、各検知部70につき最適なノードN1~N3を決定するのは難しく、図19の時刻t4において最適な電位が得られるように制御するためには、各ノードN1~N3を選択しながら、その結果をフィードバックして最適なノードN1~N3を決定するのが望ましい。このような場合にはデコーダ83が必要となる。そしていずれのトランジスタ87a~87dを選択するかは、例えば制御回路17によってデコーダ83に命令が与えられる。また、図6の構成では、第1検知部70-1が、SGDドライバ61とSGSドライバ62とで共通に設けられる場合を例に説明した。しかし、SGDドライバ61とSGSドライバ62に対して、別個の検知部70が設けられても良い。このことは第2検知部70-2についても同様である。また、SGDドライバ61-0~61-3及びSGSドライバ62-0~62-3のそれぞれにつき、別個の検知部70が設けられても良い。更に、図12の検知部70の構成において、可変抵抗部81内の抵抗素子は4つ以上あっても良い。より多くの抵抗素子を設けることで、フラグ信号の発生タイミングをより精度良く設定出来る。また、図2に示したメモリセルアレイは、図22のような構成としても良い。図22は、ブロックBLK0の回路図であり、その他のブロックBLK1~BLK3も同様の構成を有し得る。図示するように、ソース側のダミーワード線WLDS、ワード線WL0~WL3、バックゲート線BG、偶数番目のセレクトゲート線SGD0、SGD2、及び奇数番目のセレクトゲート線SGS1、SGS3は、メモリセルアレイ10の一端側に引き出される。これに対してドレイン側のダミーワード線WLDD、ワード線WL4~WL7、偶数番目のセレクトゲート線SGS0、SGS2、及び奇数番目のセレクトゲート線SGD1、SGD3は、メモリセルアレイの、前記一端側とは逆側の他端側に引き出される。このような構成としても良い。本構成において、例えばロウデコーダ11を2つのロウデコーダに分割し、メモリセルアレイ10を挟んで対向するようにこれらを配置しても良い。そして、一方のロウデコーダによりセレクトゲート線SGD0、SGD2、SGS1、SGS3、ワード線WL0~WL3、ダミーワード線WLDS、及びバックゲート線BGを選択し、他方のロウデコーダによりセレクトゲート線SGS0、SGS2、SGD1、SGD3、ワード線WL4~WL7、及びダミーワード線WLDSを選択するようにしても良い。本構成によれば、ドライバ回路12とメモリセルアレイ10との間の領域ロウデコーダ11を含むの配線の混雑を緩和出来る。更に、上記実施形態では半導体記憶装置として、三次元積層型のNAND型フラッシュメモリを例に挙げて説明した。しかし、三次元積層型のNAND型フラッシュメモリとしは、図3乃至図5の構成に限られるものでは無い。例えば、半導体層26はU字型の形状ではなく、1本の柱状であっても良い。この場合トランジスタBTは不要である。また実施形態は、三次元積層型に限られず、半導体基板の平面内にメモリセルが二次元的に配列された従来型のNAND型フラッシュメモリ等にも適用出来る。また、本実施形態では、ブロックBLK単位でデータを消去する場合を例として説明したが、これに限定されることはなく、例えば複数のNANDストリング18単位でデータを消去してもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。