"基準となる入力クロック信号と帰還信号との位相差を検出し、上記位相差に応じた制御電圧を出力する位相比較手段と、上記制御電圧に応じた周波数を有する出力クロック信号を生成して出力する電圧制御発振手段と、出力クロック信号のクロックの1周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号を生成し、上記移相クロック信号を上記帰還信号として上記位相比較手段に送る位相選択手段と、上記移相クロック信号の周期を上記出力クロック信号の周期から予め決められた第1の移相量で変化させた長さにするように、上記位相選択手段によって選択される上記移相クロック信号の立ち上がりエッジの位相を決定し、上記決定された位相を選択するように上記位相選択手段を制御する位相制御手段とを備え、上記位相制御手段は、所定の範囲内で周期的に変化する第2の移相量を生成し、上記第2の移相量を上記第1の移相量に加算するように、上記位相選択手段によって選択される上記移相クロック信号の立ち上がりエッジの位相を決定し、上記周期的に変化する第2の移相量によって上記出力クロック信号はスペクトラム拡散変調されることを特徴とするスペクトラム拡散クロック発生回路。上記位相制御手段は、上記第2の移相量を離散的に変化させ、上記第2の移相量を離散的に変化させるとき、変化前の移相量と変化後の移相量との間で繰り返し切り換え、次第に変化後の移相量の時間を長くすることを特徴とする請求項1記載のスペクトラム拡散クロック発生回路。上記スペクトラム拡散クロック発生回路は、上記移相クロック信号の周期を上記出力クロック信号の周期から上記第1の移相量で変化させることにより、フラクショナルPLL回路として動作することを特徴とする請求項1又は2記載のスペクトラム拡散クロック発生回路。上記移相クロック信号を分周して、上記分周された移相クロック信号を上記帰還信号として上記位相比較手段に送る分周器をさらに備えたことを特徴とする請求項1~3のいずれか1つに記載のスペクトラム拡散クロック発生回路。上記位相制御手段は、上記移相クロック信号の周期を上記出力クロック信号の所定クロック数分の周期から予め決められた移相量で変化させた長さにするように、上記位相選択手段によって選択される上記移相クロック信号の立ち上がりエッジの位相を決定することを特徴とする請求項1~4のいずれか1つに記載のスペクトラム拡散クロック発生回路。このように、従来技術のSSCG回路は、電流DA変換器24bにおいてSS変調された制御電流を生成し、この制御電流により直接、電流制御発振器24cの発振周波数を変化させる。このため、PLL回路のループ応答は,SS変調の変調周期ssintに対して充分に低速である必要がある。ループフィルタ23の帯域が狭いために揺らぎに対する系の補正量を大きく取ることができず、このことはジッタ悪化の原因となる。また、従来技術のSSCG回路は、SS変調において、例えば画素クロック信号pix_ckのクロック毎にしか周波数を変化させることができず、周波数変化が粗くなる。また、分周器26の分周比を変化させるフラクショナルPLL回路では、分周比を変化させたときに位相周波数比較器21において位相の不一致が発生する。この位相の不一致に起因して電圧制御発振器24の出力クロック信号vco_ckにスプリアスが混入し、出力クロック信号vco_ckのジッタ特性が劣化してしまう。また、従来技術のフラクショナルPLL回路では、逓倍設定の分解能を上げるためには分周器26の分周比Nを大きくする必要があるので、位相周波数比較器21に入力される信号の周波数を高くすることができない。そのため、フラクショナルPLL回路のループ帯域を広くすることもできないので、電圧制御発振器24の位相雑音が増え、ジッタ特性が劣化してしまう。本発明の目的は、以上の課題を解決し、分周器の分周比を変化させることを動作原理としない新規なフラクショナルPLL回路を含むスペクトラム拡散クロック発生回路であって、出力クロック信号のジッタを低減することができるスペクトラム拡散クロック発生回路を提供することにある。本発明の態様に係るスペクトラム拡散クロック発生回路によれば、基準となる入力クロック信号と帰還信号との位相差を検出し、上記位相差に応じた制御電圧を出力する位相比較手段と、上記制御電圧に応じた周波数を有する出力クロック信号を生成して出力する電圧制御発振手段と、出力クロック信号のクロックの1周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号を生成し、上記移相クロック信号を上記帰還信号として上記位相比較手段に送る位相選択手段と、上記移相クロック信号の周期を上記出力クロック信号の周期から予め決められた第1の移相量で変化させた長さにするように、上記位相選択手段によって選択される上記移相クロック信号の立ち上がりエッジの位相を決定し、上記決定された位相を選択するように上記位相選択手段を制御する位相制御手段とを備え、上記位相制御手段は、所定の範囲内で周期的に変化する第2の移相量を生成し、上記第2の移相量を上記第1の移相量に加算するように、上記位相選択手段によって選択される上記移相クロック信号の立ち上がりエッジの位相を決定し、上記周期的に変化する第2の移相量によって上記出力クロック信号はスペクトラム拡散変調されることを特徴とする。上記スペクトラム拡散クロック発生回路において、上記位相制御手段は、上記第2の移相量を離散的に変化させ、上記第2の移相量を離散的に変化させるとき、変化前の移相量と変化後の移相量との間で繰り返し切り換え、次第に変化後の移相量の時間を長くすることを特徴とする。上記スペクトラム拡散クロック発生回路は、上記移相クロック信号の周期を上記出力クロック信号の周期から上記第1の移相量で変化させることにより、フラクショナルPLL回路として動作することを特徴とする。上記スペクトラム拡散クロック発生回路は、上記移相クロック信号を分周して、上記分周された移相クロック信号を上記帰還信号として上記位相比較手段に送る分周器をさらに備えたことを特徴とする。上記スペクトラム拡散クロック発生回路において、上記位相制御手段は、上記移相クロック信号の周期を上記出力クロック信号の所定クロック数分の周期から予め決められた移相量で変化させた長さにするように、上記位相選択手段によって選択される上記移相クロック信号の立ち上がりエッジの位相を決定することを特徴とする。本発明によれば、分周器の分周比を変化させることを動作原理としない新規なフラクショナルPLL回路を含むスペクトラム拡散クロック発生回路であって、出力クロック信号のジッタを低減することができるスペクトラム拡散クロック発生回路を提供することができる。従って、スペクトラム拡散クロック発生回路の精度を向上させることができる。また、本発明のスペクトラム拡散クロック発生回路によれば、スペクトラム拡散クロック発生回路に含まれるフラクショナルPLL回路において、動作時において分周器の分周比は固定値であり、移相クロック信号及び帰還信号の周波数も一定であるので、従来技術のように分周器の分周比を変化させたときに生じる位相周波数比較器における位相の不一致を解消し、この位相の不一致に起因する出力クロック信号のスプリアスを防止し、出力クロック信号のジッタを低減することができる。また、本発明のスペクトラム拡散クロック発生回路のフラクショナルPLL回路によれば、位相選択回路の分解能を向上させることにより分周器の分周比を小さくすることができ、この結果、フラクショナルPLL回路のループ帯域を増大させ、出力クロック信号のジッタを低減することができる。また、位相選択回路が出力クロック信号を分周することにより、フラクショナルPLL回路の分解能を向上させることができる。第1の実施形態.図1は、本発明の第1の実施形態に係るスペクトラム拡散クロック発生SSCG回路の構成を示すブロック図である。図1のSSCG回路はフラクショナルPLL回路として構成されている。基準クロック発生器図示せずによって発生された基準クロック信号ref_ckは入力分周器11によって分周され、分周後の入力クロック信号comp_ckは位相周波数比較器1に入力される。位相周波数比較器1は、入力クロック信号comp_ckと、後述する帰還信号fb_ckとの間の位相差を検出してチャージポンプ2に出力する。チャージポンプ2は、位相差に応じて増減したチャージポンプ電圧をループフィルタ3に出力し、ループフィルタ3はチャージポンプ電圧に応じた制御電圧を電圧制御発振器VCO4に出力する。電圧制御発振器4は、制御電圧に応じた周波数及び位相を有する出力クロック信号vco_ckを生成して出力する。出力分周器12は、出力クロック信号vco_ckを他の回路による使用のために分周し、画素クロック信号pix_ckとして出力する。電圧制御発振器4から位相周波数比較器1への帰還回路には、位相コントローラ5の制御下で動作する位相選択回路6と、固定された整数の分周比を有する分周器7とが設けられる。位相選択回路6は、出力クロック信号vco_ckの立ち上がりエッジの位相を変化させることにより、出力クロック信号vco_ckの周期から変化された周期を有する移相クロック信号pi_outを生成して出力する。詳しくは、位相選択回路6は、出力クロック信号vco_ckのクロックの1周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号pi_outを生成して出力する。位相コントローラ5は、移相クロック信号pi_outの周期を出力クロック信号vco_ckの周期から予め決められた移相量Δph上記等分された位相の整数倍で変化させた長さにするように、位相選択回路6によって選択される移相クロック信号pi_outの立ち上がりエッジの位相を決定して位相選択回路6を制御する。分周器7は移相クロック信号pi_outを分周して、帰還信号fb_ckとして位相周波数比較器1に入力する。本実施形態のSSCG回路に含まれるフラクショナルPLL回路は、帰還信号fb_ckの周波数及び位相が入力クロック信号comp_ckの周波数及び位相と一致するように、負帰還制御を行う。さらに、本実施形態のフラクショナルPLL回路は、位相選択回路6により出力クロック信号vco_ckの周期から変化された周期を有する移相クロック信号pi_outを生成することにより、分周器7の分周比を変化させることのみを動作原理とせず、有理数の分周比を実現することができる。移相量Δphが正である場合、帰還信号fb_ckの周波数は入力クロック信号comp_ckの周波数よりも高くなり、移相量Δphが負である場合、帰還信号fb_ckの周波数は入力クロック信号comp_ckの周波数よりも低くなる。さらに、本実施形態のSSCG回路は、位相選択回路6により移相クロック信号pi_outの周期を変化させることにより、出力クロック信号vco_ckの周波数をSS変調することができる。位相選択回路6は、出力クロック信号vco_ckの周期から変化された周期を有する移相クロック信号pi_outを生成する際に、さらに、出力クロック信号vco_ckの分周を行うことができる。本明細書では、位相選択回路6の分周比の設定値をdiv_puck=0,1,2,...で表し、div_puck=nのとき、分周比はn1であるとする。また、出力分周器12が2以上の分周比を有する場合には、位相選択回路6はこの分周比を考慮して出力クロック信号vco_ckをさらに分周する。本明細書では、出力分周器12の分周比の設定値をdiv_pll=0,1,2,...で表し、div_pll=nのとき、分周比はn1であるとする。また、本明細書では、分周器7の分周比の設定値をdiv_fb=0,1,2,...で表し、div_fb=nのとき、分周比はn1であるとする。従って、出力クロック信号vco_ckに対する帰還信号fb_ckの分周比は、位相選択回路6の分周比と、出力分周器12の分周比と、分周器7の分周比とを乗算したものになる。出力分周器12は、例えば60~120MHzの周波数を有する出力クロック信号vco_ckと、5~40MHzの周波数を有する画素クロック信号pix_ckに分周する。図2及び図3は、位相選択回路6によって選択される出力クロック信号vco_ckの位相を説明するための図である。本明細書では、位相選択回路6が出力クロック信号vco_ckのクロックの1周期を512個に等分した位相図2及び図3において0~511として示すのいずれかを選択するものとして説明する。位相選択回路6は、任意の位相に立ち上がりエッジを挿入する位相挿入装置phaseinterpolatorとして機能する。まず、図4~図7を参照して、SSCG回路のフラクショナルPLL回路としての動作について詳細に説明する。説明の簡単化のため、位相選択回路6、出力分周器12、及び分周器7の各分周比はいずれも1、すなわち、div_puck=0、div_fb=0、div_pll=0であるとする。図4は、図1の位相選択回路6による位相シフトであって、移相量Δphが正である場合の位相シフトを示すタイミングチャートである。図4の横軸は、出力クロック信号vco_ckのクロックの1周期を512個に等分した位相を単位とする以後の図5~11にわたって位相は同じ単位で表す。図4の場合、移相クロック信号pi_outの周期は、出力クロック信号vco_ckの周期から移相量Δphで増大されるすなわち、512Δphになる。従って、移相クロック信号pi_outの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号vco_ckの対応する各クロックの立ち上がりエッジから、移相量Δphずつ増分して遅延される。出力クロック信号の最初のクロックvco_ck0と移相クロック信号の最初のクロックpi_out0の各立ち上がりエッジは一致しているものとする。移相クロック信号の第2クロックpi_out1の立ち上がりエッジは、出力クロック信号の第2クロックvco_ck1の立ち上がりエッジから移相量Δphで遅延される。移相クロック信号の第3クロックpi_out2の立ち上がりエッジは、出力クロック信号の第3クロックvco_ck2の立ち上がりエッジから移相量Δphの2倍で遅延される。以下同様に、移相クロック信号の第nクロックpi_outn-1の立ち上がりエッジは、出力クロック信号の第nクロックvco_ckn-1の立ち上がりエッジから移相量Δphのn-1倍で遅延される。図5は、図4の位相シフトを行う際に位相選択回路6によって選択される位相を示すグラフである。位相選択回路6は、出力クロック信号vco_ckのクロックの1周期を512個に等分した位相0~511のいずれかを、現在の位相として選択している。図5に示すように、位相選択回路6は、出力クロック信号vco_ckのクロックが進む毎に、移相量Δphずつ増分した位相を新たな現在の位相として選択する。なお、移相量Δphで増分しても現在の位相と移相量Δphとの和が出力クロック信号vco_ckのクロックの1周期未満である場合すなわち、増分後の位相が511以下である場合、移相クロック信号pi_outの次のクロックの立ち上がりエッジは、出力クロック信号vco_ckの次のクロックの周期内の該当する位相にある。一方、移相量Δphで増分すると現在の位相と移相量Δphとの和が出力クロック信号vco_ckのクロックの1周期以上になる場合すなわち、増分後の位相が512以上である場合、移相クロック信号pi_outの次のクロックの立ち上がりエッジは、出力クロック信号vco_ckの次のクロックではなく、さらにその次のクロックの周期内の、増分後の位相から512を減算した位相にある。後者の場合、例えば図4に示すように、移相クロック信号の第5クロックpi_out4の立ち上がりエッジは、出力クロック信号の第5クロックvco_ck4ではなく、第6クロックvco_ck5の周期内にあり、出力クロック信号の第6クロックvco_ck5の立ち上がりエッジから、mod4×Δph,512、すなわち、4×Δphを512で割ったときの余りで遅延される。このことを図5では白抜きの矢印で示し、出力クロック信号のクロックvco_ck4、vco_ck8、vco_ck12における点線の丸印で示す位相を選択することに代えて、次のクロックの実線の白丸が選択される。以上、図4及び図5を参照して説明したように位相を選択することにより、移相クロック信号の各クロックpi_out0、pi_out1、...、pi_outnの周期は常に、出力クロック信号vco_ckのクロックの周期から移相量Δphで増大された長さすなわち512Δphになる。図6は、図1の位相選択回路6による位相シフトであって、移相量Δphが負である場合の、図1の位相選択回路6による位相シフトを示すタイミングチャートである。図6の場合、移相クロック信号pi_outの周期は、出力クロック信号vco_ckの周期から移相量|Δph|で減少されるすなわち、512-|Δph|になる。従って、移相クロック信号pi_outの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号vco_ckの対応する各クロックの立ち上がりエッジから、移相量|Δph|ずつ増分して早くなる。出力クロック信号の最初のクロックvco_ck0と移相クロック信号の最初のクロックpi_out0の各立ち上がりエッジは一致しているものとする。移相クロック信号の第2クロックpi_out1の立ち上がりエッジは、出力クロック信号の第2クロックvco_ck1の立ち上がりエッジから移相量|Δph|で早くされる。移相クロック信号の第3クロックpi_out2の立ち上がりエッジは、出力クロック信号の第3クロックvco_ck2の立ち上がりエッジから移相量|Δph|の2倍で早くされる。以下同様に、移相クロック信号の第nクロックpi_outn-1の立ち上がりエッジは、出力クロック信号の第nクロックvco_ckn-1の立ち上がりエッジから移相量|Δph|のn-1倍で早くされる。図7は、図6の位相シフトを行う際に位相選択回路6によって選択される位相を示すグラフである。図7に示すように、位相選択回路6は、出力クロック信号vco_ckのクロックが進む毎に、移相量|Δph|ずつ減少させた位相を選択する。なお、移相量|Δph|で減少させても減少後の位相が負にならない場合、移相クロック信号pi_outの次のクロックの立ち上がりエッジは、出力クロック信号vco_ckの次のクロックの周期内の該当する位相にある。一方、移相量|Δph|で減少させると減少後の位相が負になる場合、移相クロック信号pi_outの次のクロックの立ち上がりエッジは、出力クロック信号vco_ckの次のクロックではなく現在のクロックの周期内の、減少後の位相に512を加算した位相にある。後者の場合、例えば図6に示すように、移相クロック信号の第5クロックpi_out4の立ち上がりエッジは、出力クロック信号の第4クロックvco_ck3ではなく、第3クロックvco_ck2の周期内にあり、出力クロック信号の第4クロックvco_ck3の立ち上がりエッジから、mod4×|Δph|,512、すなわち、4×|Δph|を512で割ったときの余りで早くされる。このことを図7では白抜きの矢印で示し、出力クロック信号のクロックvco_ck1、vco_ck3、...における点線の丸印で示す位相を選択することに代えて、前のクロックの実線の白丸が選択される。以上、図6及び図7を参照して説明したように位相を選択することにより、移相クロック信号の各クロックpi_out0、pi_out1、...、pi_outnの周期は常に、出力クロック信号vco_ckのクロックの周期から移相量|Δph|で減少された長さすなわち512-|Δph|になる。位相コントローラ5は、図4~図7を参照して説明したように移相クロック信号pi_outの立ち上がりエッジの位相を決定し、決定された位相に従って位相選択回路6の動作を制御する。移相クロック信号pi_outの周波数をfpi_outとし、出力クロック信号vco_ckの周波数をfvco_ckとするとき、次式が成り立つ。[数7]fpi_out=fvco_ck×512/512Δphこのとき、前述したように、本実施形態のフラクショナルPLL回路は、帰還信号fb_ckの周波数及び位相が入力クロック信号comp_ckの周波数及び位相と一致するように、負帰還制御を行う。従って、入力クロック信号comp_ckの周波数をfcomp_ckとし、帰還信号fb_ckの周波数をffb_ckとするとき、各信号の周波数の間には次式が成り立つ。[数8]ffb_ck=fpi_out=fcomp_ck[数9]fcomp_ck=fvco_ck×512/512Δph[数10]fvco_ck=fcomp_ck×1Δph/512本実施形態のフラクショナルPLL回路を含むSSCG回路によれば、位相選択回路6の分解能を向上させることにより非常に小さな逓倍率例えば1以下の逓倍率を実現することができる。説明した実施形態では、最小逓倍率は1/512≒0.002=0.2になる。次に、図8~図11を参照して、位相選択回路6、出力分周器12、及び分周器7の各分周比を考慮した場合、すなわち、div_puck、div_fb、div_pllのいずれかが1以上になる場合の、SSCG回路のフラクショナルPLL回路としての動作について説明する。図8~図11では、位相選択回路6の分周比の設定値div_puck=2、すなわち位相選択回路6の分周比が3である場合を示す。図8は、本発明の第1の実施形態の変形例に係るスペクトラム拡散クロック発生回路の位相選択回路6による位相シフトであって、移相量Δphが正である場合の位相シフトを示すタイミングチャートである。出力クロック信号vco_ckの3クロック毎に、位相選択回路6の分周されたクロック信号div_ckと呼ぶ。例えば、出力クロック信号の第10~第12クロックvco_ck9、vco_ck10、vco_ck11は、分周されたクロック信号の第4クロックdiv_ck3になる。分周されたクロック信号div_ckのクロックのそれぞれにおいて、出力クロック信号vco_ckの3つのクロックを、第1~第3サブクロックvco_ck0’、vco_ck1’、vco_ck2’と呼ぶ。図8の場合、移相クロック信号pi_outの周期は、出力クロック信号vco_ckの3クロック分の周期すなわち分周されたクロック信号div_ckの周期から移相量Δphで増大されるすなわち、512×3Δphになる。従って、移相クロック信号pi_outの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号vco_ckの3クロック後の立ち上がりエッジすなわち分周されたクロック信号div_ckのクロックの先頭から、移相量Δphずつ増分して遅延される。出力クロック信号の最初のクロックvco_ck0と移相クロック信号の最初のクロックpi_out0の各立ち上がりエッジは一致しているものとする。移相クロック信号の第2クロックpi_out1の立ち上がりエッジは、出力クロック信号の第4クロックvco_ck3の立ち上がりエッジから移相量Δphで遅延される。移相クロック信号の第3クロックpi_out2の立ち上がりエッジは、出力クロック信号の第7クロックvco_ck6の立ち上がりエッジから移相量Δphの2倍で遅延される。以下同様に、移相クロック信号の第nクロックpi_outn-1の立ち上がりエッジは、出力クロック信号の第3n-2クロックvco_ck3n-3の立ち上がりエッジから移相量Δphのn-1倍で遅延される。図9は、図8の位相シフトを行う際に位相選択回路6によって選択される位相を示すグラフである。位相選択回路6は、分周されたクロック信号div_ckの周期を1536個に等分した位相0~1535のいずれかを、現在の位相として選択している。ただし、位相選択回路6は、実質的には、図2及び図3と同様に、出力クロック信号vco_ckのクロックの1周期を512個に等分した位相0~511のいずれかを選択する。図9に示すように、位相選択回路6は、分周されたクロック信号div_ckのクロックが進む毎に、移相量Δphずつ増分した位相を新たな現在の位相として選択する。なお、移相量Δphで増分しても現在の位相と移相量Δphとの和が分周されたクロック信号div_ckの周期未満である場合すなわち、増分後の位相が1535以下である場合、移相クロック信号pi_outの次のクロックの立ち上がりエッジは、分周されたクロック信号div_ckの次のクロックの周期内の該当する位相にある。一方、移相量Δphで増分すると現在の位相と移相量Δphとの和が分周されたクロック信号div_ckの周期以上になる場合すなわち、増分後の位相が1535以上である場合、移相クロック信号pi_outの次のクロックの立ち上がりエッジは、分周されたクロック信号div_ckの2クロック後の周期内の、増分後の位相から1536を減算した位相にある。後者の場合、例えば図8に示すように、移相クロック信号の第8クロックpi_out7の立ち上がりエッジは、分周されたクロック信号の第7クロックdiv_ck6の周期内にあり、分周されたクロック信号の第7クロックdiv_ck6の先頭から、mod5×Δph,1536、すなわち、5×Δphを1536で割ったときの余りで遅延される。以上、図8及び図9を参照して説明したように位相を選択することにより、移相クロック信号の各クロックpi_out0、pi_out1、...、pi_outnの周期は常に、出力クロック信号vco_ckの3クロック分の周期から移相量Δphで増大された長さすなわち512×3Δphになる。図10は、本発明の第1の実施形態の変形例に係るスペクトラム拡散クロック発生回路の位相選択回路6による位相シフトであって、移相量Δphが負である場合の位相シフトを示すタイミングチャートである。図10の場合、移相クロック信号pi_outの周期は、出力クロック信号vco_ckの3クロック分の周期すなわち分周されたクロック信号div_ckの周期から移相量Δphで減少されるすなわち、512×3-|Δph|になる。従って、移相クロック信号pi_outの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号vco_ckの3クロック後の立ち上がりエッジすなわち分周されたクロック信号div_ckのクロックの先頭から、移相量|Δph|ずつ増分して早くなる。出力クロック信号の最初のクロックvco_ck0と移相クロック信号の最初のクロックpi_out0の各立ち上がりエッジは一致しているものとする。移相クロック信号の第2クロックpi_out1の立ち上がりエッジは、出力クロック信号の第4クロックvco_ck3の立ち上がりエッジから移相量|Δph|で早くされる。移相クロック信号の第3クロックpi_out2の立ち上がりエッジは、出力クロック信号の第7クロックvco_ck6の立ち上がりエッジから移相量|Δph|の2倍で早くされる。以下同様に、移相クロック信号の第nクロックpi_outn-1の立ち上がりエッジは、出力クロック信号の第3n-2クロックvco_ck3n-3の立ち上がりエッジから移相量|Δph|のn-1倍で早くされる。図11は、図10の位相シフトを行う際に位相選択回路6によって選択される位相を示すグラフである。図9に示すように、位相選択回路6は、分周されたクロック信号div_ckのクロックが進む毎に、移相量|Δph|ずつ減少させた位相を選択する。なお、移相量|Δph|で減少させても減少後の位相が負にならない場合、移相クロック信号pi_outの次のクロックの立ち上がりエッジは、分周されたクロック信号div_ckの次のクロックの周期内の該当する位相にある。一方、移相量|Δph|で減少させると減少後の位相が負になる場合、移相クロック信号pi_outの次のクロックの立ち上がりエッジは、分周されたクロック信号div_ckの現在のクロックの周期内の、減少後の位相に1536を加算した位相にある。後者の場合、例えば図10に示すように、移相クロック信号の第6クロックpi_out5の立ち上がりエッジは、分周されたクロック信号の第4クロックdiv_ck3の周期内にあり、分周されたクロック信号の第5クロックdiv_ck4の立ち上がりエッジから、mod5×|Δph|,1536、すなわち、5×|Δph|を1536で割ったときの余りで早くされる。以上、図10及び図11を参照して説明したように位相を選択することにより、移相クロック信号の各クロックpi_out0、pi_out1、...、pi_outnの周期は常に、出力クロック信号vco_ckの3クロック分の周期から移相量|Δph|で減少された長さすなわち512×3-|Δph|になる。位相コントローラ5は、図8~図11を参照して説明したように移相クロック信号pi_outの立ち上がりエッジの位相を決定し、決定された位相に従って位相選択回路6の動作を制御する。図8~図11の場合すなわち、div_puck、div_fb、div_pllのいずれかが1以上になる場合、数7は次式のように変形される。[数11]fpi_out=fvco_ck×512/{512×div_pll1×div_puck1Δph}[数12]fcomp_ck=ffb_ck=fpi_out/[div_fb]1=fvco_ck×512/[{512×div_pll1×div_puck1Δph}×[div_fb]1][数13]fvco_ck=fcomp_ck×div_fb1×{512×div_pll1×div_puck1Δph}/512=fcomp_ck×div_fb1×{div_pll1×div_puck1Δph/512}=fcomp_ck×{div_fb1×div_pll1×div_puck1div_fb1×Δph/512}本実施形態のフラクショナルPLL回路を含むSSCG回路によれば、位相選択回路6が分周を行うことで、さらに小さな逓倍率を実現することができる。数11~数13のモデルでは、最小逓倍率は次式で表される。[数14][div_fb]1×Δph/512≒0.002×[div_fb]1=0.2×[div_fb]1出力クロック信号vco_ckの周波数fvco_ckの変化率の最小単位は、次式で表される。[数15]Δfvco_ck/fvco_ck={div_pll1×div_puck1Δph/512}/{div_pll1×div_puck10/512}=1Δph/{512×div_pll1×div_puck1}≒10.002/{div_pll1×div_puck1}以上説明したように、本実施形態のフラクショナルPLL回路を含むSSCG回路によれば、動作時において分周器7の分周比は固定値であり、移相クロック信号pi_out及び帰還信号fb_ckの周波数も一定であるので、従来技術のように分周器の分周比を変化させたときに生じる位相周波数比較器1における位相の不一致を解消し、この位相の不一致に起因する出力クロック信号vco_ckのスプリアスを防止し、出力クロック信号vco_ckのジッタを低減することができる。また、本実施形態のフラクショナルPLL回路を含むSSCG回路によれば、位相選択回路6の分解能を向上させることにより分周器7の分周比を小さくすることができ、この結果、フラクショナルPLL回路のループ帯域を増大させ、出力クロック信号vco_ckのジッタを低減することができる。このように、本実施形態によれば、分周器の分周比を変化させることを動作原理としない、新規なフラクショナルPLL回路を含むSSCG回路を提供することができる。また、位相選択回路6が分周を行うことで、フラクショナルPLL回路の分解能を向上させることができる。以下、図12及び図13を参照して、位相選択回路6によるSS変調について説明する。図12は、図1の位相選択回路6によるスペクトラム拡散変調を説明するための図である。図13は、図12の移相量Δphの変化を示す拡大図である。本実施形態のフラクショナルPLL回路を含むSSCG回路は、図4~図11を参照して説明したように、移相クロック信号pi_outの周期を出力クロック信号vco_ckの周期から移相量Δphで変化させるが、このとき、移相量Δphの中心となる移相量pll_frac以下、第1の移相量pll_fracと呼ぶ。をさらに第2の移相量pi_ssdによって変化させることによって出力クロック信号vco_ckのSS変調を行う。出力クロック信号vco_ckの周波数は、位相選択回路6、出力分周器12、及び分周器7の各分周比の設定値div_puck、div_fb、div_pll、変調度ss_amp、及び変調周期ssintに応じて、図18と同様に三角波状に変化する。まず、SS変調を行うために移相量Δphを変化させる最小時間単位を、SS変調クロックpuck0、puck1、...、pucknとする。SS変調クロックpucknは、出力クロック信号vco_ckのクロックを、出力分周器12の分周比と位相選択回路6の分周比とで分周したものである。従って、SS変調クロックpucknの周波数fpuckは、次式により表される。[数16]fpuck=fpix_ck/div_puck1[数17]fpix_ck=fvco_ck/div_pll1図12に示すように所定個数のpucknを含む時間区間以下、ステップ時間区間step_pと呼ぶ。毎に移相量ΔphをステップサイズΔθで階段型に変化させることで、近似的には移相量Δphを三角波状に変化させる。ステップ時間区間step_pにおけるSS変調クロックpucknのクロック数は、設定に応じて異なる。次に、第2の移相量pi_ssdの最大値pi_ssd_max及び最小値pi_ssd_minを、次式により計算する。[数18]pi_ssd_max=int[ss_amp]/1024/Δf_step[数19]pi_ssd_min=-int[ss_amp]/1024/Δf_step[数20]Δf_step=Δfvco_ck/fvco_ck-1=1/512/{div_pll1×div_puck1}変調度ss_ampの定義は、背景技術の項目で説明したものと同じである。次に、第2の移相量pi_ssdを計算するために、変調クロックpuckn毎に増分するカウント値countnを導入する。カウント値countn及びそのステップサイズΔcountは、例えば9ビットの整数部と16ビットの小数部とを含む小数で表される。カウント値のステップサイズΔcount、カウント値の初期値count0、及びカウント値countnは次式で表される。[数21]Δcount=2×pi_ssd_max-pi_ssd_min/ssint[数22]count0=0[数23]countn=countn-1Δcount,1≦n≦ssint-1カウント値countnは、変調周期ssintにわたってステップサイズΔcountずつ増分する。カウント値countnに応じて、第2の移相量pi_ssdは次式により計算される。[数24]0≦intcountn<pi_ssd_max1である場合:pi_ssd=intcountn[数25]pi_ssd_max1≦intcountn<pi_ssd_max1pi_ssd_max-pi_ssd_minである場合:pi_ssd=pi_ssd_max-{intcountn-pi_ssd_max}[数26]pi_ssd_max1pi_ssd_max-pi_ssd_min≦intcountn<2×pi_ssd_max-pi_ssd_minである場合:pi_ssd=pi_ssd_min{intcountn-2×pi_ssd_max-pi_ssd_min}以上のように計算された第2の移相量pi_ssdを第1の移相量pll_fracに加算することにより、図12に示すように、位相選択回路6の移相量Δphが得られる。すなわち、SS変調を行うときの移相量Δphは、次式で表される。[数27]Δph=pll_fracpi_ssd本実施形態のスペクトラム拡散クロック発生回路によれば、このように移相量Δphを変化させることにより、出力クロック信号vco_ckの周波数を図18のように変化させることができる。移相量Δphが増大するとき、出力クロック信号vco_ckの周波数fvco_ckも増大し、移相量Δphが減少するとき、出力クロック信号vco_ckの周波数fvco_ckも減少する。なお、移相量Δphを図13の実線のように変化させるとき、対応して変化する出力クロック信号vco_ckの周波数は、実際には、SSCG回路の応答の遅延により図13の破線のように変化する。なお、フラクショナルPLL回路のループの応答特性は、SS変調の周波数に対して充分に高速である必要がある。また、出力クロック信号vco_ckの周波数が例えば100MHzのオーダーであるとき、SS変調周波数として、例えば10~50kHz程度を使用可能である。第2の実施形態.図14は、本発明の第2の実施形態に係るスペクトラム拡散クロック発生回路の位相選択回路によるスペクトラム拡散変調を説明するための図である。第1の実施形態のSSCG回路では、SS変調の分解能が位相選択回路6の分周比に依存する。従って、位相選択回路6の分周比の設定値div_puckが小さく、周波数の最小逓倍率が大きい粗い場合に、SS変調の分解能が粗くなるという問題がある。第2の実施形態のSSCG回路では、この問題に対処し、位相選択回路6を用いてSS変調を行う際に、周波数の最小逓倍率が大きい粗い場合であっても、出力クロック信号vco_ckのSS変調の周波数ステップの粗さを補う。SSCG回路の構成は、図1に示すものと同じである。図14を参照すると、位相選択回路6は、移相量Δphを変化させるときに、変化前の移相量と変化後の移相量との間で繰り返し切り換え、次第に変化後の移相量の時間を長くする。すなわち、位相選択回路6は、移相量Δphを変化させるときのステップ幅を変調する。図15は、図14の移相量Δphの増大を示す拡大図である。図15に示す例では、1つのステップ時間区間step_pは、16個のSS変調クロックpucknを含み、また、1つのステップ時間区間step_pは、4つずつのSS変調クロックpucknをそれぞれ含む4つのサブステップ時間区間div_pを含む。位相選択回路6は、移相量Δphを変化させるときに、変化前の移相量と変化後の移相量との間で繰り返し切り換え、時間t1、t2、t3として示すように、次第に変化後の移相量の時間を長くする。図15に示す1つ目のサブステップ時間区間div_pでは、移相量Δphはすべて変化前の移相量である。2つ目のサブステップ時間区間div_pでは、移相量Δphは、第1~第3のSS変調クロックpucknでは変化前の移相量であり、第4のSS変調クロックpucknでは変化後の移相量である。3つ目のサブステップ時間区間div_pでは、移相量Δphは、第1~第2のSS変調クロックpucknでは変化前の移相量であり、第3~第4のSS変調クロックpucknでは変化後の移相量である。4つ目のサブステップ時間区間div_pでは、移相量Δphは、第1のSS変調クロックpucknでは変化前の移相量であり、第2~第4のSS変調クロックpucknでは変化後の移相量である。図16は、図14の移相量Δphの減少を示す拡大図である。図16に示す1つ目のサブステップ時間区間div_pでは、移相量Δphはすべて変化前の移相量である。2つ目のサブステップ時間区間div_pでは、移相量Δphは、第1~第3のSS変調クロックpucknでは変化前の移相量であり、第4のSS変調クロックpucknでは変化後の移相量である。3つ目のサブステップ時間区間div_pでは、移相量Δphは、第1~第2のSS変調クロックpucknでは変化前の移相量であり、第3~第4のSS変調クロックpucknでは変化後の移相量である。4つ目のサブステップ時間区間div_pでは、移相量Δphは、第1のSS変調クロックpucknでは変化前の移相量であり、第2~第4のSS変調クロックpucknでは変化後の移相量である。本実施形態のスペクトラム拡散クロック発生回路によれば、移相量Δphを変化させるときのステップ幅を変調することにより、等価的にSS変調の分解能を向上させることができる。本実施形態のスペクトラム拡散クロック発生回路によれば、位相選択回路6を用いてSS変調を行う際に、周波数の最小逓倍率が大きい粗い場合であっても、出力クロック信号vco_ckのSS変調の周波数ステップの粗さを補うことができる。SSCG回路のフラクショナルPLL回路のループ応答速度が同じであると想定して図13に示す場合と比較すると、移相量Δphを図14の実線のように変化させるとき、対応して変化する出力クロック信号vco_ckの周波数は図13の破線のように変化し、周波数の変化は図13に示すものよりも滑らかになっている。本実施形態のSSCG回路は、位相選択回路6の分周比の設定値div_puckが小さく、周波数の最小逓倍率が大きい粗い場合に効果を発揮する。ステップ時間区間step_pの長さ、及びサブステップ時間区間div_pの長さは、例えばレジスタに設定される。図15及び図16に示す例では、ステップ時間区間step_pのそれぞれにおいて次のサブステップ時間区間div_pに進む毎に、変更後の移相量Δphを設定するSS変調クロックpucknのクロック数を増大させている。従って、ステップ時間区間step_pの長さがサブステップ時間区間div_pの長さの2乗に等しいときは、SS変調クロックpucknの過不足が生じることなく、図15及び図16を参照して説明した通りに動作する。一方、ステップ時間区間step_pの長さがサブステップ時間区間div_pの長さの2乗よりも短いときは、現在のステップ時間区間step_pの終了後、そのまま変更後の移相量Δphに切り換える。また、ステップ時間区間step_pの長さがサブステップ時間区間div_pの長さの2乗よりも長いときは、サブステップ時間区間div_pの長さの2乗に相当するSS変調クロックpuckn以降は、変更後の移相量Δphに切り換える。また、移相量Δphを変化させるときに、変化前の移相量を設定する長さと変化後の移相量を設定する長さすなわち、図15及び図16の時間t1、t2、t3とは、例えば、予め決められた値を用いる。以下、サブステップ時間区間div_pの長さを決定する変形例について説明する。図15及び図16の例では、サブステップ時間区間div_pの長さが予め設定されている場合を想定したが、これを他の設定値から自動的に計算して設定してもよい。まず、移相量ΔphのステップサイズΔθ分解能を、次式により表す。[数28]Δθ=1/{div_pll1×div_puck1×512pll_frac}≒1/{div_pll1×div_puck1×512}...pll_frac≪512ステップ数Δθsを、次式により表す。[数29]Δθs=2×intss_amp/1024/Δθこのとき、ステップ時間区間step_p及びサブステップ時間区間div_pは、次式により計算される。[数30]step_p=intssint/Δθs/2[数31]div_p=int√step_p例えば、設定値として、ss_amp=5、div_pll=2、div_puck=3、div_fb=1、pll_frac=0、fpix_ck=40MHz、及びssint=1000を用いるとき、div_pは以下のように計算される。[数32]Δθ=1/{21×31×512}=1/6×1024[数33]Δθs=2×int{5/1024/1/6×1024=2×int5×6=60[数34]fpuck=40MHz/31=10MHz[数35]step_p=int1000/60/2=8[数36]div_p=int√8=2SS変調クロックpucknの周波数fpuck=10MHzと、変調周期ssint=1000により、SS変調の周波数は10MHz/1000=10kHzになる。本実施形態のSSCG回路では、複数のステップ時間区間step_pを用いてもよい。この場合、次式により、他のステップ時間区間step_p’を計算する。[数37]step_p’=step_p1位相選択回路6は、ステップ時間区間step_p及びstep_p’のいずれかを用いることができる。説明した実施形態の変形例として、位相選択回路6は、出力クロック信号vco_ckのクロックの1周期を、512個とは異なる個数の位相に等分してもよい。また、出力クロック信号vco_ck及び移相クロック信号pi_outのデューティサイクルは、図4、図6、図8、及び図10に図示したものと異なっていてもよい。"