"通常動作モードでおよびリテインティルアクセスドRTAモードで動作可能なスタティックランダムアクセスメモリSRAMを含む集積回路であって、少なくとも1つのメモリアレイの行および列に配置された複数のメモリセルであって、前記複数のメモリセルの各々が、ラッチおよび読出しバッファに配された金属酸化物半導体MOSアレイトランジスタから成り、各列のメモリセルの各々のラッチが、電源電圧ノードと基準電圧ノードとの間で並列にバイアスされる、前記複数のメモリセルと、第1のメモリアレイブロックと関連付けられた第1の複数のバイアスデバイスであって、前記第1の複数のバイアスデバイスの各々が、前記基準電圧ノードとグランド基準電圧ノードとの間の、それの関連付けられたメモリアレイブロックのメモリセルと直列に接続された導電パスを有する、前記第1の複数のバイアスデバイスと、前記基準電圧ノードと前記グランド基準電圧ノードとの間に接続された導電パスを有し、更にRTA制御信号を受け取る制御電極を有し、それにより、前記通常動作モードでオンにされ、前記RTAモードでオフにされる、第1のスイッチデバイスと、を含む、集積回路。請求項1に記載のメモリであって、前記第1のスイッチデバイスに印加される前記RTA制御信号を生成するための回路をさらに含む、メモリ。請求項1に記載のメモリであって、前記第1の複数のバイアスデバイスの各々が、前記第1のメモリアレイブロックのメモリセルの単一の列と関連付けられる、メモリ。請求項3に記載のメモリであって、複数の第1のスイッチデバイスであって、各々が前記第1のメモリアレイブロックの列の1つと関連付けられ、各々が関連付けられた列の前記基準電圧ノードと前記グランド基準電圧ノードとの間に接続された導電パスを有し、さらに各々がRTA制御信号を受け取る制御電極を有し、それによって、通常動作モードでオンにされ、RTAモードでオフにされる前記複数の第1のスイッチデバイスをさらに含む、メモリ。請求項1に記載のメモリであって、前記第1の複数のバイアスデバイスの前記導電パスが互いに並列に接続され、前記第1のスイッチデバイスが、前記第1の複数のバイアスデバイスの導電パスと並列に接続された導電パスを有する、メモリ。請求項1に記載のメモリであって、前記第1の複数のバイアスデバイスの各々が、それに関連付けられた、メモリセルの少なくとも1つの列の前記基準電圧ノードと前記グランド基準電圧ノードとの間に接続されたソース-ドレインパスとドレインに接続されたゲートとを含むMOSトランジスタを含む、メモリ。請求項1に記載のメモリであって、バイアス基準電圧を生成するための電圧基準回路をさらに含み、前記第1の複数のバイアスデバイスの各々が第1のMOSトランジスタを含み、第1のMOSトランジスタが、それに関連付けられた、メモリセルの少なくとも1つの列の前記基準電圧ノードと前記グランド基準電圧ノードとの間に接続されたソース-ドレインパスと、前記電圧基準回路からの前記バイアス基準電圧を受け取るゲートとを有する、メモリ。請求項7に記載のメモリであって、前記第1の複数のバイアスデバイスの各々が第2のMOSトランジスタをさらに含み、第2のMOSトランジスタが、前記第1のMOSトランジスタの前記ソース-ドレインパスと直列に接続されたソース-ドレインパスと、ドレインに接続されたゲートとを有する、メモリ。請求項1に記載のメモリであって、前記複数のメモリセルの各々のラッチが、前記電源電圧と前記基準ノードとの間にバイアスされ、第1および第2のストレージノードを規定する、第1および第2のクロス結合されたインバータと、第1および第2のパストランジスタであって、前記第1のパストランジスタが、前記第1のストレージノードと第1の書込みビットラインとの間に接続された導電パスを有し、前記第2のパストランジスタが、前記第2のストレージノードと第2の書込みビットラインとの間に接続された導電パスを有し、前記第1および第2のパストランジスタが、書込みワードラインに結合された制御電極を有する、前記第1および第2のパストランジスタと、を含み、前記読出しバッファが、導電パスを有し、前記第1のストレージノードに結合された制御電極を有する、第1の読出しバッファドライバトランジスタと、第1の読出しビットラインとグランド基準電圧ノードとの間に前記第1の読出しバッファドライバトランジスタの前記導電パスと直列に接続された導電パスを有し、更に、読出しワードラインに結合された制御電極を有する、第1の読出しバッファパストランジスタと、を含む、メモリ。請求項9に記載のメモリであって、前記第1および第2のパストランジスタの各々が、ソース-ドレインパス、ボディノード、およびゲートを有するnチャンネルMOSトランジスタを含み、前記複数のメモリセルの各々の前記第1および第2のパストランジスタのボディノードが前記グランド基準電圧ノードに接続される、メモリ。請求項9に記載のメモリであって、前記読出しバッファが、導電パスを有し、更に、前記第2のストレージノードに結合された制御電極を有する、第2の読出しバッファドライバトランジスタと、第2の読出しビットラインとグランド基準電圧ノードとの間に前記第2の読出しバッファドライバトランジスタの前記導電パスと直列に接続された導電パスを有し、更に、読出しワードラインに結合された制御電極を有する、第2の読出しバッファパストランジスタと、をさらに含む、メモリ。請求項9に記載のメモリであって、前記メモリアレイブロックへのメモリアクセスより前に、前記電源電圧ノードの前記電圧を下回る電圧を、前記複数のメモリセルの各列の前記第1および第2の書込みビットラインにプリチャージするための、書込みビットラインプリチャージ回路をさらに含む、メモリ。請求項12に記載のメモリであって、前記RTA制御信号を生成するための回路が、前記通常動作モードにおいて読出し動作のために前記第1のスイッチデバイスをオフにし、前記通常動作モードにおいて書込み動作のために前記第1のスイッチデバイスをオンにする、メモリ。請求項12に記載のメモリであって、複数の第1のスイッチデバイスであって、各々が前記第1のメモリアレイブロックの1つまたは複数の列と関連付けられ、各々が、それの関連付けられた1つまたは複数の列のための基準電圧ノードとグランド基準電圧ノードと間に接続された導電パスを有し、さらに各々がRTA制御信号を受け取る制御電極を有し、それによって、前記通常動作モードにおいて1つまたは複数の関連する列への書込み動作のためにオンにされ、かつ前記通常動作モードにおいておよび前記RTAモードにおいて読出し動作のためにオフにされる、前記複数の第1のスイッチデバイスをさらに含む、メモリ。請求項12に記載のメモリであって、複数の第1のスイッチであって、各々が前記第1のメモリアレイブロックの1つまたは複数の列に関連付けられ、各々が、関連する1つまたは複数の列のための前記基準電圧ノードと前記グランド基準電圧ノードとの間に接続された導電パスを有し、各々がRTA制御信号を受け取る制御電極を有し、それによって、書込み動作が関連する列の1つに実行されている場合の前記通常動作モードにおいて、及び前記RTAモードにおいて、オフにされ、書込み動作が関連する列の1つに実行されていない場合の前記通常動作モードにおいてオンにされる、前記複数の第1のスイッチをさらに含む、メモリ。通常動作モードおよびリテインティルアクセスドRTAモードにおけるメモリの動作方法であって、前記メモリが、少なくとも1つのメモリアレイブロックの行および列に配置された、複数のメモリセルであって、前記複数のメモリセルの各々が、ラッチおよび読出しバッファに配された金属酸化物半導体MOSアレイトランジスタから成り、前記メモリセルの各々の前記ラッチが、電源電圧ノードと基準電圧ノード間で並列にバイアスされる、前記複数のメモリセルと、第1のメモリアレイブロックと関連付けられた第1の複数のバイアスデバイスであって、前記第1の複数のバイアスデバイスの各々が、前記基準電圧ノードとグランド基準電圧ノード間の、関連するメモリアレイブロック内のメモリセルと直列に接続された導電パスを有する、前記第1の複数のバイアスデバイスとを有し、前記方法が、第1のメモリアレイブロックの通常動作モードにおいて、前記グランド基準電圧ノードと前記第1のメモリアレイブロックの1つまたは複数の列の基準電圧ノードとの間で第1のスイッチを閉じるステップ、及び前記第1のメモリアレイブロックのRTAモードにおいて、前記第1のスイッチを開くステップ、を含む、動作方法。請求項16に記載の方法であって、前記メモリが、第2のメモリアレイブロックと関連付られた第2の複数のバイアスデバイスであって、前記第2の複数のバイアスデバイスの各々が、第2の基準電圧ノードとグランド基準電圧ノード間の、それの関連付けられたメモリアレイブロック内のメモリセルと直列に接続された導電パスを有する、前記第2の複数のバイアスデバイスをさらに含み、前記方法がさらに、第2のメモリアレイブロックの前記通常動作モードにおいて、前記グランド基準電圧ノードと前記第2のメモリアレイブロックの1つまたは複数の列の第2の基準電圧ノードとの間で第2のスイッチを閉じるステップ、及び前記第2のメモリアレイブロックの前記RTAモードにおいて、前記第2のスイッチを開くステップ、を含み、前記第2のスイッチを開くステップが、前記第1のスイッチを閉じるステップの間に実行され、その結果、前記第2のメモリアレイブロックがRTAモードにある反面、前記第1のメモリアレイブロックが通常動作モードにある、動作方法。説明される例示の実施例は、相補型金属酸化物半導体CMOS技術を用いて製造された、埋め込みメモリアレイを含む集積回路内に例示によって実装される。同じ原理は、他のデバイスおよび製造技術に適用可能である。図2は、機能回路23、電力管理回路24およびメモリアレイ25を含む集積回路20を示す。機能回路23により提供される機能性は、広汎に変化し得る。例えば、集積回路20がシステムオンチップデバイスなどの大規模回路である場合、機能回路23は、メモリアレイ25とその周辺回路が埋め込みメモリのリソースとして働く、対応するサポートおよびインターフェース回路とともに、マイクロプロセッサやデジタルシグナルプロセッサコアのようなプログラマブルロジック回路に対応することができる。あるいは、別の例として、集積回路20は、スタンドアロンのメモリデバイスとすることができ、その場合、機能回路23は、メモリアレイ25をアクセスするためのサポートおよびインターフェース回路を提供し得る。従って、機能回路23の構成および能力は、可能性のある広汎なアレイのいずれにも対応することができる。メモリアレイ25は、複数のメモリアレイブロック260ないし263として配置される。本例では、メモリアレイブロック260ないし263は、互いに異なるサイズであるが、勿論、これは必須ではない。4つのメモリアレイブロック260ないし263が示されるが、メモリアレイ25は、特定のアプリケーションに従って、1つのメモリブロック26のように少ない数で、または4つのメモリアレイブロック260ないし263よりも多くの数で実現され得る。各メモリアレイブロック26は、対応するデコーダおよび読出し/書込み回路21に関連付けられ、この回路は、ストアされた内容の読出しおよび書込みを含め、関連するメモリアレイブロック26のメモリセルをアドレスするのに関与する。電力管理回路24は、集積回路20を介して電源電圧を調整しかつ分配する。本発明の実施例によれば、電力回路24は、メモリアレイブロック26内のメモリセルに対する読出しおよび書込み動作を可能にするために充分な電源電圧を電源ラインVDDに印加する。電力管理回路24はまた、デコーダおよび読出し/書込み回路21、機能回路23、および電力管理回路24自体に印加されるような他の電源電圧を生成しかつ制御する。典型的に、電力管理回路24は、外部電源電圧からこれらのおよび他の電源電圧を生成し、これは、外部電源端子Vddによって図2に示される。電力管理回路24はまた、例えば、従来のように集積回路20内のウエルや基板接続に印加されるような負の電圧や他の基準バイアス電圧を提供するチャージポンプ回路や他の機能を含むことができる。本発明のある実施例では、電力管理回路24は、図2に示されるようなバンドギャップ参照回路19を含む。メモリアレイ25の動作との関連において、メモリアレイブロック260ないし263は、それぞれ、対応するバイアスデバイス270ないし273と関連付けられる。バイアスデバイス270ないし273は、各々グランド基準電圧ラインVssに接続され、この場合、図示されるような外部端子から受け取られたグランド電圧レベルである。代わりに、基準電圧ラインVssは、外部チップグランド以外の電圧である、電力管理回路24により生成された基準電圧を搬送することができる。後に詳細に説明するように、バイアスデバイス270ないし273は、ラインVssのグランド基準電圧に対する、それぞれ、ラインVSSF0ないしVSSF3の組の対応する基準電圧を規定する。基準電圧ラインVSSF0ないしVSSF3の各組は、それぞれ、関連するメモリアレイブロック260ないし263内のSRAMセルに接続された1つまたは複数の個別の基準電圧ラインを含む。各メモリアレイブロック260ないし263のためのグランド基準ラインVssと、それぞれ、グランド基準ラインVSSF0ないしVSSF3の各組との間の接続は、1つまたは複数のスイッチ290ないし293のそれぞれの組によって成されてもよい。図2の例によって示すように、スイッチ291は、nチャンネルMOSトランジスタとして構成され、そのソース/ドレインパスが、対応するグランド基準ラインVSSF1とグランドラインVssの間に接続され、ゲートが電力管理回路24によって生成された制御信号RTA1により駆動される。代わりに、集積回路20の他の回路が本明細書に記載された実施例の各々において、制御信号RTAmを生成することができる。以下の説明から明らかになるように、単一のスイッチ29mが対応するメモリアレイブロック26mのために実現され得、あるいは複数のスイッチ29mがメモリアレイブロック26mのために提供されてもよい。スイッチまたは、場合によってはスイッチの組290、292、293は、同様に構成され、スイッチ291と同様に接続される。勿論、スイッチ29は、以下に説明する機能が実現される所望の手法に基づき、他の適切なデバイスタイプや構造により構成されてもよい。これらのスイッチ29は、以下に説明されるように、オンにされたときに充分な駆動を提供するように、比較的大きなトランジスタにより実現されることが企図される。メモリアレイブロック26は、各々、行および列に配置された、従来の高性能CMOSスタティックランダムアクセスメモリRAMメモリセルとして構成される。以下に詳細に説明するように、これらのメモリセルは、8-TCMOSSRAMセルとして構成され、より詳細に後述するように、読出しおよび書込みのデータパスのために個別のワードラインとビットラインを有する。代替的に、メモリアレイブロック26のメモリセルは、より複雑な10-TCMOSSRAMとすることができ、読出しおよび書込みデータパスの双方のために差動ラインが使用される。いずれにしても、メモリアレイブロック26を実現するメモリセルは、ストアされたデータ状態を保持するうえで、電源電圧からグランド基準電圧までのあるレベルのDC電流を消費することが企図される。最近のCMOSテクノロジーで、メモリアレイ25を実現するのに使用されるトランジスタのタイプは、集積回路20の他の場所で使用されるトランジスタと劇的に異なることが可能である。例えば、メモリアレイ25を実現するために使用されるアレイタイプのトランジスタは、最小特徴サイズすなわち、チャンネル長とすることができ、ロジックや電力管理機能性を実現するために使用されるコアトランジスタと異なる手法で製造され得、メモリアレイ25に要求されるチップ面積を最小化する一方で、コアや周辺の高性能デバイスを維持する。対照的に、コアトランジスタは、典型的にチップ面積やプロセスの複雑さの増加を犠牲にして、スイッチング性能を最大限にするように製造される。例えば、ゲートリークを最小化するために、メモリアレイ25のトランジスタは、有効ゲート酸化膜厚例えば、約1Åだけを増加させるために付加的なフッ素注入を受けることができるが、コア領域23のトランジスタは、そのような注入を受けない。逆に言えば、性能を改善するため、コア領域23のトランジスタは、従来の歪み工学技術例えば、コアNMOSトランジスタ上に引張り性シリコンナイトライドフィルムを、かつコアPMOSトランジスタ上に圧縮性シリコンナイトライドフィルムを選択的にデポジットすることを使用して製造され得、他方、メモリアレイ25のトランジスタは、そのような処理を受けない。コアおよびアレイのトランジスタは、互いに異なるしきい値電圧を生じさせるポケットインプラントにおいて大きな差異を有し得る。米国特許出願公開番号US2009/0258471A1に記載されるように、コア領域23に使用される絶縁構造および絶縁ドーピングプロファイルは、メモリアレイに使用されるものと異なるものとすることができ、その結果、よりタイトな絶縁間隔とそれによるより高いデバイス密度がメモリアレイ25において達成され得る。当業者へのこうした記述から分かるように、メモリアレイ25内のトランジスタに対するコア領域23のトランジスタのこれらのプロセス差異は、相互接続や金属導体配線のようなより高いレベルではなく、製造工程の比較的初期すなわち、ベースレベルの差の構造を伴う。このため、もし、メモリアレイ25内に物理的にコアトランジスタを構成するとしたら、実質的なチップ面積の不利益を伴うであろう。本発明の実施例によれば、メモリアレイブロック26は、コアトランジスタではなくアレイトランジスタによって実現された集積回路20のエリア内に実現される。逆に、コア領域23のトランジスタは、メモリアレイブロック26から離れたエリアに形成される。デコーダおよび読出し/書込み回路21のようなメモリ周辺機能は、コアデバイスとして構成されることができ、例えば、集積回路20のエリアにおいて、対応するメモリアレイブロック26に近接または隣接するがその外側に構成される。メモリアレイ25の各メモリアレイブロック26は、リテインティルアクセスドRTAモードで動作することができ、各メモリセルの電圧は、データ保持電圧DRVを上回るレベルまで低減されるが、その関連する周辺回路、例えば、デコーダおよび読出し/書込み回路21は、充分にバイアスされた状態を維持する。以下に説明するように、本発明の実施例では、各スイッチ29mは、メモリアレイブロック26mがノンRTAモードすなわち、制御信号RTAmがアクティブローであることを電力管理回路24が決定するような時間期間中に、基準電圧ラインVSSFmをグランド基準電圧ラインVssに短絡するように働く。逆に言えば、メモリアレイブロック26mがRTAモードにある場合、そのスイッチ29mは開であり、そのバイアスデバイス27mが、ラインVssのグランド基準電圧を上回る一つ又は複数のラインVSSFmの電圧を生成することを可能にし、従って、セル間の電圧降下を低減させることによりメモリアレイブロック26mによる電力消費を減らす。図2に示す集積回路20の配置は、SRAMセルへの個別の読出しおよび書込みデータパスが設けられた高性能SRAMにとって、RTAモードにおいて利用可能な電力削減を最適化するのに重要な効果を提供する。このような効果には、高性能SRAMセルからの読出し電流にインパクトを与えることなく、かつリカバリー時間の不利益を低減させて、高性能SRAMセルへのバイアスを低減させる能力が含まれ、これらはいずれも、高性能SRAMの実装において非常に重要な影響を与える。さらに、本発明の実施例は、このようなSRAMセルのパストランジスタに増強されたバックゲートまたはボディノードのバイアスを提供することにより、さらなる電力削減を可能にする。さらに、本発明の実施例は、特に、種々のメモリアレイブロック26内のトランジスタサイズがブロック毎に変わる場合、対応するメモリアレイブロック26へのバイアスデバイス27のマッチングをより近づけることを可能にする。この改善されたマッチングは、データ消失のリスクなしに、各ブロックのメモリセルの特定の構成に対し、RTAバイアスレベルがDRVにより近くなるように設定されることを可能にする。さらに、幾つかの実施例によれば、RTAモードの電圧降下のマッチングおよびマージンは、コアデバイスとしてではなく、アレイデバイスとしてのバイアスデバイス27の構成により容易にされる。幾つかの実施例では、この構成は、最小チップ面積ペナルティで達成される。関連付けられたメモリアレイブロック26mの列kのSRAMセル22j,kの1つに関するバイアスデバイス27m,kの例の構成および動作は、8-TSRAMセル22j,kの例として、図3にさらに詳細に示される。セル22j,kは、図1cに関連して上記したように同様の方法で構成され、同様の構成を参照するため同様の参照番号が使用される。セル22j,kは、クロス結合されたCMOSインバータの対直列接続されたpチャンネルトランジスタ13pとnチャンネルトランジスタ13nの1つのインバータと、直列接続されたpチャンネルトランジスタ14pとnチャンネルトランジスタ14nの他方のインバータを形成するように接続されたトランジスタ13p、13n、14p、14n、15a、15bの6-Tラッチを含み、各インバータ内のトランジスタのゲートはともに、通常の方法で、他方のインバータのストレージノードS1、S2に接続される。Nチャンネルパストランジスタ15a、15bは、クロス結合されたノードS1、S2の一方と、それぞれ、差動書込みビットラインWR_BLk、WR_BLkの対応する1つとの間に接続されたソース/ドレインパスを有する。パストランジスタ15a、15bのゲートは、行のための書込みワードラインWR_WLjによって駆動される。セル22j,kはまた、読出しビットラインRD_BLkとグランド基準電圧ラインVssの間に直列に接続されたソース-ドレインパスを有するnチャンネルトランジスタ16n、18nで形成された2-T読出しバッファを含む。読出しバッファパストランジスタ18nは、読出しビットラインRD_BLkに接続されたドレインと、行jのための読出しワードラインRD_WLjを受け取るゲートとを有する。読出しバッファドライバトランジスタ16nは、トランジスタ18nのソースに接続されたドレインと、グランド基準電圧ラインVssのソースとを有する。トランジスタ16nのゲートは、ストレージノードS2に接続される。代替的に、トランジスタ16nのソースが接続されるグランド基準電圧は、スタンバイまたは別の非アクセス時間の間リークを除去するように、別個に切り換えられる回路グランドとすることができる。セル22jkにおいて、クロス結合されたインバータは、電源ラインVDDと基準電圧ラインVSSFm、k間に接続される。後に詳細に説明するように、基準電圧ラインVSSFm,kは、バイアスデバイス27m,kの対応するインスタンスによって規定された電圧で、メモリアレイブロック26mの列kに専ら提供される。代替的に、各基準電圧ラインVSSFmが、メモリアレイブロック26m内の列のグループをサポートすることもできる。さらに代替的に、各基準電圧ラインVSSFmは、互いに並列の複数のバイアスデバイス27mにより規定された電圧で、メモリアレイブロック26内のすべての列をサポートすることができる。いずれの場合でも、ドライバトランジスタ13n、14nのソースノードは、基準電圧ラインVSSFm,kに接続される。本実施例では、nチャンネルトランジスタ13n、14n、15a、15bのボディノードすなわち、バックゲートバイアスノードは、グランド基準電圧ラインVssに接続される。この方法では、以下の説明から明らかになるように、セル22j,k間の電圧降下すなわち、電源ラインVDDと基準電圧ラインVSSFm、kとの間の電圧降下は、RTAモードにおいて低減させることができ、他方、パストランジスタ15a、15bのバックゲートバイアスを効果的に維持し、こうしてさらなるリークを低減する。図3に示すように、バイアスデバイス27m,kは、基準電圧ラインVSSFm,kに接続されたドレインおよびゲートを有し、更に、グランド基準電圧ラインVssに接続されたソースとを有する。従来において公知なように、順方向バイアスされたダイオードの電圧降下は、ダイオードしきい値電圧に依存し、さらにダイオードを通して引かれる電流にも依存する。一般に、所与の電流キャパシティW/L比のダイオードの電圧降下は、増加する電流で増加する。従って、関連するSRAMセル22のリーク電流の予想されるレベルに対し、各バイアスデバイス27mのサイズすなわち、チャンネル幅およびチャンネル長は、基準電圧ラインVSSFm,kからグランド基準ラインVssへの所望の電圧降下を規定するように選択可能である。バイアスデバイス27m,kの特徴サイズは、それ故、必ずしもSRAMセル22内で使用されるような最小特徴サイズではない。しかしながら、特に、もしバイアスデバイス27m,kがメモリアレイブロック26mのメモリアレイ領域内に配されたアレイトランジスタとして実現されるとしたならば、バイアスデバイス27mの特徴サイズがSRAMセル22のトランジスタの特徴サイズとマッチングされる場合、近接効果が避けられるので、レイアウト効率が最適化される。スイッチ29mは、バイアストランジスタ27m,kのソース-ドレインパスを横切って接続されたソース-ドレインパスと、制御信号RTAmにより制御されるゲートとを有する。本実施例では、スイッチ29mはコアデバイスとして構成される。各バイアスデバイス27mは、スイッチ29mの対応するインスタンスと関連付けられ得る。代替的に、スイッチ29mの単一のインスタンスが、メモリアレイブロック26mについてすべてのバイアスデバイス27mを並列に短絡するために使用することができる。特に、8-Tセル22を含むメモリアレイブロック26mなどの高性能SRAMメモリでは、基準電圧ラインVSSFm,kは、トランジスタ29mがオンにされてRTAモードを出たら急速にグランド基準電圧ラインVssの電圧に到達することが望ましい。従って、スイッチ29mは、好ましくは、比較的大きなトランジスタでありすなわち、高い駆動能力を有する、かつ上記したコアトランジスタのような方式で、高速スイッチングおよび導電性で構成されることが望ましい。この大きなサイズおよびコアトランジスタの構成は、スイッチ29mを、メモリアレイ領域25の外側であって複数の列に亘って分配される、集積回路20のコア領域23内に配置することによって最も良好に成し遂げられる。メモリアレイブロック26mへの読出しおよび書込みの通常動作すなわち、ノンRTAモードでは、スイッチ29mは、制御信号RTAmとしてアクティブハイのロジックレベルをアサートする電力管理回路24によりオンにされる。セル22j,kへの書込み動作を達成するため、パストランジスタ15a、15bのゲートの書込みワードラインWR_WLjは、選択された行jのためにアサートされ、パストランジスタ15a、15bをオンにし、列kのためにストレージノードS1、S2を相補的書込みビットラインWR_BLk、WR_BLkに結合する。読出しワードラインRD_WLjは、この間、イナクティブローのままであり、トランジスタ16n、18nは、セル22j,kへの書き込みに影響を与えない。書込み回路図示しないは、セル22j,kに書き込まれているデータ状態に応じて、相補的書込みビットラインWR_BLk、WR_BLkの一方をグランド基準電圧ラインVssに引く。これにより、ビットラインWR_BLk、WR_BLkに接続された対応するストレージノードS1、S2もまたグランドに引かれる。書込みワードラインWR_WLjの開放で、この状態は、セル22j,kにラッチされたままとなる。逆に、読出し動作では、読出しワードラインRD_WLjがアクティブハイにアサートされ、書込みワードラインWR_WLjはイナクティブローのままである。図3に示すようなセル22j,kのシングルエンド構成では、ストレージノードS2がハイロジックレベルにラッチされる場合、トランジスタ16nがオンにされ、この場合、読出しビットラインRD_BLkがグランド基準電圧ラインVssに引かれる。ストレージノードS2がローロジックレベルにラッチされる場合、トランジスタ16nはオフのままであり、読出しビットラインRD_BLkは、そのプリチャージレベルに必然的にとどまる。センスアンプ図示しないは、列kの選択されたセルにより、読出しビットラインRD_BLkがグランドに引かれたか否かを検出し、次いで、そのデータ状態をI/O回路に適宜通信することができる。RTAモードでは、電力管理回路24は、制御信号ラインRTAmのイナクティブローレベルによってスイッチ29mをオフにする。このモードでは、メモリアレイブロック26mの各セル22j,kのドライバトランジスタ13n、14nのソースノードの電圧は、それがグランド基準電圧ラインVssのものを上回るしきい値である電圧、すなわち、電流依存の電圧変調によって変調されるように、本実施例のバイアスデバイス27k,mを実現するために使用されたダイオード接続nチャンネルMOSトランジスタの順方向バイアスのしきい値電圧降下程度の電圧、に到達するまで上昇する電源ラインVDDからのセル22j,kを介するリークにより。勿論、このRTAモードにおいても、読出しワードラインRD_WLjと書込みWR_WLkの双方は、イナクティブローに維持される。本実施例は、セル22j,kのような高性能8-Tおよび、拡張により10-TSRAMセルに適用されたとき重要な効果を提供する。このような効果の1つは、読出し電流の劣化なしに、RTAモードから出た後に直ちにセル22j,kを充分に読出す能力である。例えば、図4a,図4bのセルj,kがストレージノードS2に1レベルすなわち、従って、ストレージノードS1に0レベルをストアしている場合を考える。この場合、もし、読出しワードラインRD_WLjがRTAモードから出た直後にアクティブハイに駆動され得るならば、たとえ、基準電圧ラインVSSFm,kがまだ充分にグランド基準電圧ラインVssに放電されていなくても、ストレージノードS2の1レベルは、トランジスタ16n、18nを介して読出しビットラインRD_BLから引かれた充分な読出し電流のレベルによって反映される。ストレージノードS2の負荷トランジスタ14pは、電源ラインVDDの充分な電圧にバイアスされるためその電圧は、読出しサイクルにおいてトランジスタ16nのゲートに印加される、この充分な電流がグランド基準電圧ラインVssに直接接続されているトランジスタ16nのソースから生じる。読出しビットラインRD_BLkの電流は、それ故、たとえセル22j,kがRTAモードから完全にリカバーされていないとしても、劣化されない。これに対し、図1aに記載されるようなヘッダーデバイスによって適用された従来のRTAバイアス技術は、トランジスタ16nのゲートに印加されたドライブを低減させる低減したVddレベルのために、RTAモードからリカバリーする間に低減された読出し電流となるであろう。第2に、本実施例は、RTAモードにおいてセル22j,kによって引き込まれたDCリークを低減させるように働く。従来において公知なように、nチャンネルトランジスタのボディノードバックゲートの、ソース電圧を下回る負の電圧へのバイアスは、そのトランジスタのしきい値電圧を大きくする効果を有する。図3のSRAMセル22j,kの場合、ドライバトランジスタ13n、14nのボディノードは、グランド基準電圧ラインVssにバイアスされ、これは、RTAモード中の基準電圧ラインVSSFm,kの電圧を下回るすなわち、Vssを上回る、或るしきい値電圧。トランジスタ13n、14nの有効しきい値電圧は、RTAモードの間増加され、その結果、セル22j,kのストアされた状態に基づきノーマリオフであるトランジスタ13n、14nの一方を介するサブスレッショルドリークを低減させる例えば、ストレージノードS2が1にラッチされる場合のトランジスタ14n。従って、RTAモードのメモリアレイブロック26mの各セル22j,k間の低減された電圧降下によるDCリークの低減に加えて、本実施例はさらに、この方式でセル22j,kのパストランジスタ15a、15bのために負のバックゲートバイアスを提供することによりDCリークを低減させる。シミュレーションにより、バックゲートバイアスにより提供されたDCリークの低減は、およそ25となり得ることが観察されている。さらに本実施例は、最適なビットラインプリチャージ電圧が使用される場合、RTAモードから出た後の一層早いアクセスを可能にする。図3に示すように、プリチャージ回路31は、各サイクルより前に、書込みビットラインWR_BLk、WR_BLkの電圧をプリチャージするために提供される。この場合、プリチャージ回路31は、それぞれ、書込みビットラインWR_BLk、WR_BLkと電源ラインVDDとの間に接続されたソース-ドレインパスを有するpチャンネルMOSトランジスタ32a、32bを含む。トランジスタ32a、32bは夫々、機能回路23、電力管理回路24等のような、集積回路20内の制御回路図示しないからラインPC上の制御信号を受け取る。書込みビットラインWR_BLk、WR_BLk間に接続されたソース-ドレインパスと、制御信号EQを受け取るゲートとを有する等価トランジスタ32cを含めることができ、書込みビットラインWR_BLk、WR_BLkの電圧が、サイクルの前に等価されることを保証する。各サイクルの適切な時点で、従来において公知のように、プリチャージ回路31は、書込みビットラインWR_BLk、WR_BLkの電圧を電源ラインVDDの電圧に向けてチャージするように動作する。図3に示す実施例では、書込みビットラインWR_BLk、WR_BLkへのプリチャージ電圧が、通常のフルレベルのおおよそ70ないし80まで低減される場合、SRAMセル22は、基準電圧ラインVSSFm,kがスイッチ29mを介してラインVssに完全に放電される前に、RTAモードからのリカバリー時間の間のより早い書込みアクセスのためにアクセスされ得る。上記図3に例示した本例では、この低減されたプリチャージ電圧は、制御信号PCとしてまたは制御信号PCのタイミングを介して適切な電圧を印加することにより、あるいはプリチャージトランジスタ32a、32bの代わりにダイオード方式で接続されたnチャンネルトランジスタを使用することにより、達成し得る。従来のアーキテクチャによれば、書込みビットラインプリチャージ電圧は、名目上は電源ラインVDDの電圧であり、例えば、約1.0Vである。本実施例では、約0.7V、または約0.6Vから約0.8Vまでの範囲の、書込みビットラインプリチャージ電圧は、ハーフセレクトされたセルすなわち、選択された行であるが選択された列ではないの状態をディスターブするリスクを増加することなく、RTAを出たときのSRAMセル22へのより速いアクセスを可能にする。基準電圧ラインVSSFm,kがまだグランド基準ラインVssの電圧を上回る0.15ボルトである間でも、この低減された書込みビットラインのプリチャージ状態を用いて、このようなハーフセレクトされたセルの良い安定した性能が観察されている。このことは、基準電圧ラインVSSFmの完全な放電が生こじるまでの時間に対し、150psecのアクセス時間の利点を意味する。低減された書込みビットラインプリチャージの場合に提供されるセルの安定性は、電力消費をさらに低減させることができるセル22をアクセスする代替の方法を可能にする。上記したように8-Tセル22または、差動読出しバッファを備えた10-Tバージョンは、たとえ、基準電圧ラインVSSFm、kがまだ完全にグランド基準電圧ラインVssに放電されていなくとも、読出しバッファドライバトランジスタ16nがVssに直接的にバイアスされるため、充分な読出し電流レベルを生成する。従って、本発明と関連して、スイッチ29mは、性能またはセルの安定性において重大な劣化なしに、選択されたセルおよび選択されていないセル22の双方に対し、通常読出し動作の間でさもオフされた状態を維持することができることが観察されている。この場合、RTAモードの低減された電力消費は、アクティブ読出しサイクル期間中でも達成され得る。このような構成および低減された書込みビットラインプリチャージ電圧では、スイッチ29mは、書込み動作間のみオンにされることができ、読出しサイクル間オフのままとすることができる。この場合も、上記したように、セル22の実際の書込みアクセスは、スイッチ29mの動作を介して基準電圧ラインVSSFm,kが完全にVss電圧に回復する前に開始することができる。さらなる代替では、幾分低減された書込み性能が許容できる場合、スイッチ29mは、書込みサイクル間も事実上オフのままとされ得る。この場合、電力管理回路24または他の制御回路は、製造中にデバイススクリーニングを実施するために、マージンスクリーニングテストモードにおいてスイッチ29mを選択的にオンにすることができる。極端な場合、スイッチ29mは、完全に除去されてもよい。メモリアレイブロック26mのためのスイッチ29mおよびバイアスデバイス27mのアーキテクチャは、図4aに関連して記載される。図4aに示されたメモリアレイブロック26mの部分では、2つの列k、k1、および3つの行j、j1、j2のSRAMセル22が例示され、メモリアレイブロック26mは、より多くの行および列のより多くのセル22を含み得ることが理解される。例えば、メモリアレイブロック260ないし263は各々、およそ、16ないし64行、およびわずか16列から512列もしくはそれ以上もの列を持つことができる。図4aの配置のSRAMセル22は、図3に関連して上記したように構成される。本アーキテクチャにおいて、同じ行のSRAMセル22は、同じ書込みワードラインと読出しワードラインを共有し例えば、SRAMセル22j,kおよび22j,k1は各々、ワードラインWR_WLjとRD_WLjを受け取る、同じ列のSRAMセルは、同じ書込みビットライン対例えば、SRAMセル22j,k、22j1,k、22j2,kは、書込みビットラインWR_BLk、WR_BLkに各々接続されると読出しビットラインRD_BLkに結合される。メモリアレイブロック26mのSRAMセル22の各列は、バイアスデバイス27mのインスタンスと関連付けられる。より具体的には、書込みビットラインWR_BLk、WR_BLkおよび読出しビットラインRD_BLkすなわち、列kのSRAMセル22と関連付けられるSRAMセル22は、バイアスデバイス27m,kと関連付けられる。同様に、列k1のSRAMセル22は、バイアスデバイス27m,k1と関連付けられる。言い換えれば、メモリアレイブロック26mと関連付けられるバイアスデバイス27mの数は、メモリアレイブロック26m内のSRAMセル22の列の数に等しい。さらに、メモリアレイブロック26m内のSRAMセル22の各列は、図4aの、それぞれ、列k、k1のための基準電圧ラインVSSFm,k、VSSFm,k1によって示されるように、それ自体の専用の基準電圧ラインを受け取る。図3に関連して上記したように、これらの基準電圧ラインVSSFm,k、VSSFm,k1は、それぞれの列k、k1の各SRAMセル22の6-Tラッチの駆動トランジスタ13n、14nのソースノードをバイアスする。例としてバイアスデバイス27m,kを参照すると、バイアスデバイス27m,kは、それの関連付けられた基準電圧ラインVSSFm,kのアノードと、グランド基準電圧ラインVssのカソードとを有するnチャンネルMOSトランジスタとして接続される。メモリアレイブロック26mと関連付けられた各バイアスデバイス27mは、同様の方式で構成及び接続される。この接続は、勿論、バイアスデバイス27m,kを構成するnチャンネルトランジスタのゲートとドレインとが基準電圧ラインVSSFm,kに接続され、このトランジスタのソースがグランド基準電圧ラインVssに接続されることによって得られる。また、本実施例では、スイッチ29mのインスタンスが、それぞれ、列k、k1と関連付けられたスイッチ29m,k、29m,k1の例によって図4aに示されるように、各列と関連付けられる。図3に関連して上記したように、本例のスイッチ29m,k、29m,k1は、nチャンネルMOSトランジスタによって各々構成され、このトランジスタは、それぞれの基準電圧ラインVSSFm,k、VSSFm,k1のドレインと、基準電圧ラインVssのソースと、制御信号RTAmを受け取るゲートとを有する。列毎の個別のスイッチ29m,k、29m,k1のこの個別の配置は、RTAモードからの早い脱出を助ける。具体的には、基準電圧ラインVSSFm,kをグランド基準ラインVssに短絡するのに必要なR-C遅延は、メモリアレイブロック260全体に対し単一のスイッチ29mを使用する場合と比較して、これらの列毎のスイッチm,k、29m,k1を提供することによって著しく低減されると考えられる。勿論、この改善されたRTAモードの脱出性能は、多数のデバイスを実現するため、チップ面積を犠牲にする。本明細書を参照する当業者は、このトレードオフや、特定の設計およびアーキテクチャの各々のための他のトレードオフを評価できることが企図される。本アーキテクチャでは、多数のスイッチ29m,k、29m,k1がメモリアレイブロック26mのために提供され、ハーフアドレスされた列と関連付けられたスイッチ29m,kのみが書込み動作においてオンにされる必要がある。代替のアプローチでは、スイッチ29m,kのゲートに印加されるRTAm制御信号は、列アドレスにも依存する。従って、これらの個別化された制御信号は、電力管理回路24図2によって直接的にではなく、デコーダ回路21によって生成され得る。このアプローチは、ハーフセレクトされた列ではなく、書込みサイクルにおいて書き込まれるべき選択された行の列選択されたセル22に、オフ状態の対応するスイッチ29m,kから生じる基準電圧ラインVSSFm,kの上昇されたバイアスを受け取らせることによって、上記したように低減されたセル電圧から生じる改善された書込み性能の効果を得る。この場合にもまた、製造中のデバイススクリーニングを実施するため、特定のマージンスクリーニングまたはテストモードにおいて選択された列のためにスイッチ29mを選択的にオンにさせるような提供が成され得る。さらに、上記した低減されたビットラインプリチャージ電圧はまた、セルの安定性を助けるために印加され得る。図4bは、アレイ部分26’mに関連する本実施例の代替の実施を例示する。アレイ部分26’mは、図3aに示したものと本質的に同一であり、異なる点は、多数のバイアスデバイス27mが、共有された基準電圧ラインVSSFmとグランド基準電圧ラインVss間に互いに並列に接続されることである。メモリアレイブロック26mと関連付けられたすべてのバイアスデバイス27mは、このような方式で並列に接続されてもよく、あるいは、バイアスデバイス27mは、いくつかのグループにグループ化され、各グループ内で並列に接続されてもよい。この並列接続は、並列接続されたバイアスデバイス27m間のダイオード降下の平均として、基準電圧ラインVSSFmおよびグランド基準電圧ラインVssからのRTAモードの電圧降下を本質的に確立する。その結果として、バイアスデバイス27mの一つの欠陥に対する脆弱性が低減され、かつ製造により生じるデバイスミスマッチに対する良好な許容交差を有する、よりロバストな基準電圧がVSSFmに規定される。この並列接続はまた、存在するミスマッチおよび変動の影響を滑らかにする。図4bに示す本アーキテクチャに従ったバイアスデバイス27mの並列接続は、メモリブロックアレイ26mのスイッチ29mのために要求されるトランジスタの数を低減させる。図4bに示すように、スイッチ29mは、基準電圧ラインVSSFmのドレイン、グランド基準電圧ラインVssのソース、および制御信号RTAmを受け取るゲートを有する、単一のnチャンネルMOSトランジスタによって実現される。従って、スイッチ29mは、バイアスデバイス27mに並列に接続され、並列に接続されたこのようなバイアスデバイス27mのすべてを短絡するように働く。上記したように、並列接続されたバイアスデバイス27mの複数のグループが提供される場合、そのようなグループにつき少なくとも1つのスイッチ29mの個別のインスタンスが設けられることが企図される。勿論、上記したように、各スイッチ29によってサポートされる多数の列およびバイアスデバイス27は、スイッチ29の短絡動作のためにより大きなR-C遅延を伴い得る。本例では、メモリアレイブロック26mの各列は、バイアスデバイス27mのインスタンスと関連付けられる。しかしながら、この並列のバイアスデバイスアーキテクチャによれば、レイアウトの考慮およびRTAモードへの突入およびそこからの脱出のための望ましい特性に従って、列当たり1つよりも多いまたは少ないバイアスデバイス27mが実装され得る。さらに、上記したように、バイアスデバイス27mのインスタンスの電圧降下は、そのダイオードしきい値電圧のみならず、そのダイオードを介して引き込まれる電流にも依存する。概して、所与の電流キャパシティW/L比のダイオードの電圧降下は、増加する電流で増加する。本実施例では、バイアスデバイス27mのインスタンスによって導通される電流は、それがサポートする列の数に依存する。従って、バイアスデバイス27mのRTAモード電圧降下の選択は、メモリアレイブロック26mの予期されるリーク電流をソースするように実装された並列接続のバイアスデバイス27mの数を選択することによって成し得る。本明細書を参照する当業者は、特定の技術および設計制約に最適な方式で、この並列接続された実施例に従い、バイアスデバイス27および対応するスイッチ29の配置および数を容易に決定することができることが企図される。さらに、本明細書を参照する当業者は、本発明の実施例に従い、特定の実装のために効果的な手法で、対応するSRAMセル22の構成と互換性のある手法で、バイアスデバイス27およびそれらの対応するスイッチ29のレイアウトおよび実施を容易に行うことができることが企図される。本発明の実施例に従ったデバイスの相対的な配置を例示する半導体基板または他の半導体ボディの表面例えば、シリコンオンインシュレータ層のアクティブ面の集積回路20の一部の概略化されたレイアウトを図5aに示す。本レイアウトでは、2つのメモリアレイブロック260、261が表面に示される。この配置におけるメモリアレイブロック260、261の各々は、同様の行数図5aにおいて水平に走るを有する。この例では、メモリアレイブロック260、261間のレイアウトにブレイクが設けられ、その内部に、ローカルセンスアンプ35、書込み回路、列デコーダ回路等のような回路が図5aに示すように配置される。スイッチ290、291メモリアレイブロック毎に1つ、または列毎に1つとして実現されるか、あるいはそれらの間に実現されるもまた、ローカルセンスアンプ35とともに、メモリアレイブロック260、261間のブレイク内に配される。本実施例において、機能回路23、電力管理回路24およびローカルセンスアンプ35を実現するためにコアトランジスタが使用される。コアトランジスタは、ここではスイッチ29を実現するためにも使用され、スイッチ29のために高レベルのドライブを提供し、その結果、RTAモードは、上記したように急速に脱出され得る。反対に、本例において、バイアスデバイス27は、ダイオード接続されたアレイトランジスタとしてそれぞれ構成され、SRAMセル22の各々のnチャンネルトランジスタ13n、14nを製造するために使用されるのと同じプロセスステップおよびプロセスパラメータにより製造される。その結果として、バイアスデバイス27mは、関連付けられたメモリアレイブロック26mと同一の領域内に物理的に配され得る。この配置は、メモリアレイブロック260とそのバイアスデバイス270が内部に配されたメモリアレイ領域25のインスタンスによって図5aに例示される。別のメモリアレイ領域25は、メモリアレイブロック261とそのバイアスデバイス271を含む。バイアスデバイス27が本実施例のようにアレイトランジスタとして実現される場合、要求されるチップ面積が比較的少ないことが観察されている。例えば、メモリアレイ領域25内のアレイトランジスタとしてのバイアスデバイス27の構成は、比較的シンプルなかつ効率的な手段により成し遂げられ、フォトマスクパターンにより、および場合によってはより高いレベルコンタクト、金属のみによって成し遂げられ得る。例えば、バイアスデバイス27の実現は、SRAMセル22の付加的な約半分の行のチップ面積すなわち、32行のメモリアレイブロックの全体のチップ面積の約1.5の追加を占有することが観察されている。多くの場合、このチップ面積の犠牲は、RTAモード電力消費の削減を達成するために許容可能であることが企図される。従来において公知なように、サブミクロンデバイスサイズで構成された近年のメモリアレイは、フォトリソグラフィックパターンニングにおける近接効果および非対称トランジスタ歪みを避けるため、規則正しい周期的なビットセル構造により実現されるのが最善である。例えば、従来において公知のように、多くのメモリアレイは、それらのエッジにダミーセル構造を持つように構成され、そのようなダミーセルは、内部のビットセル構造がこのような近接効果から免除されることを可能にする構造の犠牲的な行または列として有効に機能する。図5aに示されるように、もっとも効果的にバイアスデバイス27をメモリアレイ領域25内に配置するため、各バイアスデバイス27を実現する1つまたは複数のトランジスタの物理的な特徴サイズすなわち、チャンネル幅および長は、SRAM22の特徴サイズとほぼ同じになることが意図される。特徴サイズすなわち、チャンネル幅またはチャンネル長の或る変動は、近接効果を吸収するためにダミーデバイスの挿入を要求することなく、許容され得る。いずれにせよ、このような変動がメモリアレイ領域25内のレイアウトの周期性を破壊しないことを確実にすることが好ましく、その結果、後述されるように、ライブliveSRAMセル構造がバイアスデバイス27に隣接して配置され得る。図5bは、メモリアレイブロック260、261のためのバイアスデバイス270、271の代替の配置を例示する。本例では、バイアスデバイス270、271は、SRAMセル22内のトランジスタの構成とは異なり、ローカルセンスアンプ35、スイッチ29、機能回路23図2などと同様の方式で、コアトランジスタとして構成される。この場合、メモリアレイブロック260のためのバイアスデバイス270は、メモリアレイブロック260、261間のブレイク内であって、メモリアレイ領域25の外側であり、かつローカルセンスアンプ35とメモリブロックアレイ260のための対応する1つまたは複数のスイッチ290に沿って配置される。メモリブロックアレイ261のバイアスデバイス271もまた、コアデバイスとして形成され、ローカルセンスアンプ35とスイッチ291に沿って、メモリアレイブロック260、261間のブレイク内に、メモリアレイブロック261のためのメモリアレイ領域25の外側に、所望されるように他の回路間に、存在する。この場合、バイアスデバイス27の特徴サイズと電流キャパシティは、SRAMセル22のトランジスタの特徴サイズから独立して選択されることができ、設計者がRTAモードのバイアスデバイス27の電圧降下を調整することを可能にする。本明細書を参照する当業者は、本発明の代替の実施例、および本明細書に記載された発明の実施例の代替の実施を容易に理解するであろう。図6aは、代替の実施例に従い、バイアスデバイス37m,kに接続された、図3に関連して上述したように構成されたSRAMセル22j,kを例示する。上記と同様に、バイアスデバイス37m,kは、SRAMセル22j,kが存在するメモリアレイブロック26mの基準電圧ラインVSSFm,kに接続されたソースと、グランド基準電圧ラインVssのドレインとを有するpチャンネルMOSトランジスタである。メモリアレイブロック26mの列kのスイッチ29m,kは、バイアスデバイス37m,kのものと並列に接続されたソース-ドレインパスを有し、さらに上記したようにメモリアレイブロック26mの全てのバイアスデバイス37mのものと並列である。しかしながら、本例では、バイアスデバイス37m,kは、図3のために上記した実施例のようにダイオード接続されてはいない。というより、バイアスデバイス37m,kのゲートは、電力管理回路24により、例えば、図2に示す電力管理回路24内のバンドギャップ基準電圧回路19、あるいは場合によってはその他の場所によって生成された基準バイアス電圧Vbgによって駆動される。本実施例では、基準バイアス電圧Vbgは、RTAモードのバイアスデバイス37m,kのドレイン-ソース電圧降下を決定するように選択され、その結果、SRAMセル22m,k間の電圧降下は、図3のケースのように、単にデバイスしきい値電圧によって規定される電圧とは異なる電圧に設定され得る。上記したように本実施例によれば、バイアスデバイス37mは、図4aに関して説明した方式で、メモリアレイブロック26m内の列の数よりも少ない数で、列毎に1つを展開することが可能である。複数のバイアスデバイス37mが、図4bに関して上記した方式で並列に接続されてもよい。いずれにせよ、メモリアレイブロック26mと関連付けられた全てのバイアスデバイス37mは、バイアスデバイス37m,kのために図6aに示すように基準バイアス電圧Vbgを受け取るように共通に接続されたゲートを有するであろう。本実施例の動作は、図3に関連して上記したことに従う。このような動作において、スイッチ29m,kが、ラインVssのグランド基準電圧、または基準電圧ラインVSSFm,kに現れるバイアスデバイス37m,kにより規定されたより高い基準電圧を制御することを考慮すると、ラインVbgの電圧は、RTAモードおよび通常動作モードにおいて一定を維持し得ることが企図される。いずれにせよ、バイアスデバイス37mは、図3、4a、4bに関連して上述したように、メモリアレイブロック26mのためのRTAモードバイアスを規定するうえで、同様の利点を提供する。概略すれば、セル22間の電圧降下は、RTAモードのため低減される一方で、依然として、読出しビットラインRD_BLkに見られる電流に全くあるいはほとんど影響を与えず、RTAモードから出た後に直ちに高速の読出し動作を可能にする。上記したように、適切な書込みビットラインのプリチャージ電圧の選択は、RTAモードから出る間のセルのアクセス時間をさらに最適化することができる。さらに、SRAMセル22のパストランジスタ15a、15bへのバックゲートバイアスが提供され、RTAモードのDCリークをさらに低減させる。バイアスデバイス37mは、図5a、5bに関して上記したように、アレイトランジスタかコアトランジスタかのいずれかで構成され得る。本実施例への種々の変更もまた企図される。例えば、バイアスデバイス37mは、基準電圧ラインVSSFm,kのソースと、グランド基準電圧ラインVssに接続されたゲートおよびドレインとを有する、ダイオード接続された方式で代替的に実現され得る。さらに、上記した本発明の実施例は、単一トランジスタのバイアスデバイスを利用する。本発明の別の実施例によれば、RTAモードにおいて、このような高性能SRAMセルに印加される基準電圧を生成するためのバイアスデバイスは、各々1つより多いトランジスタを含む。この実施例の例を図6bを参照して説明する。図6bの例では、バイアスデバイス47m,kは、一対のトランジスタ48、49として構成され、それらのソース-ドレインパスは、基準電圧ラインVSSFm,kとグランド基準電圧ラインVssの間に直列に接続される。本例では、nチャンネルトランジスタ48はダイオード接続され、基準電圧ラインVSSFm,kのゲートおよびドレインを有し、そのボディノードバックゲートがグランド基準電圧ラインVssによってバイアスされる。pチャンネルトランジスタ49は、トランジスタ48のソースに接続されたソースと、グランド基準電圧ラインVssに接続されたドレインと、バンドギャップ電圧生成器19または集積回路20内の他の回路によって生成されるような基準バイアス電圧Vbgを受け取るゲートとを有する。上記したように、バイアスデバイス47m,kは、基準電圧ラインVSSFm,kとグランド基準電圧ラインVss間に並列に接続された関連したスイッチ29m,kを有する。基準電圧ラインVSSFm,kは、列kの各SRAMセル22のnチャンネルドライバトランジスタ13n、14nのソースノードをバイアスし、他方、グランド基準電圧ラインは、図3に関連して上記したように、セル22の各々の2-T読出しバッファをバイアスする。RTAモードスイッチ29m,kがオフにされるでは、基準電圧ラインVSSFm,kの電圧は、リーク電流がSRAMセル22を介して導通するので、トランジスタ48、49間の電圧降下の合計によって規定される。トランジスタ48の電圧降下は、グランド基準電圧ラインVssからのトランジスタ48のバックゲートバイアスを考慮すると、おおよそダイオード接続されたトランジスタ48のしきい値電圧となり、トランジスタ49の電圧降下は、そのゲートに印加されるバイアス電圧Vbgによって制御される。当業者であれば、所与の実装およびバイアス電圧Vbgのため、RTAモードにおけるバイアスデバイス47m,kにより規定される電圧を容易に決定することができることが企図される。典型的に、バイアスデバイス47m,kを実現するための複数の直列接続のトランジスタの使用により、上記した実施例において単一トランジスタが使用される場合よりも、グランド基準電圧ラインVssに対する基準電圧ラインVSSFm,kの電圧が高くなるであろう。その結果、図6bに示すような複数のデバイスの使用は、概して、電源電圧ラインVDDとグランド基準電圧ラインVss間の電圧が比較的大きい場合、最も良好に使いられるであろう。例えば、近年の幾つかの集積回路では、1.8ボルトVdd電源が利用可能であり、これは、約1.10ボルトの典型的なアレイ電源電圧よりも実質的に高い。バイアスデバイス47m,kが2つのトランジスタ48、49の直列接続により実現されている本実施例は、特にデータ保持電圧が相対的に低い例えば、0.65ボルト場合、このような高い電源電圧のアプリケーションに良く適している。上記したように、所与のメモリアレイブロック26mのために提供されるバイアスデバイス47m,kの数は、設計およびレイアウト制約に従って、列毎に1つないし列毎に1つよりも大きい又は少ない数に変更することができる。また、上記したように、メモリアレイブロック26mと関連付けられたバイアスデバイス47mは、単一の列に接続されるか、またはRTAモードバイアス電圧のロバストな性能および安定した規定のために並列に接続されるかのいずれかであり得ることが企図される。さらなる代替では、nチャンネルMOSトランジスタ48とpチャンネルMOSトランジスタ49が、本実施例における図6bのバイアスデバイス47m,kを実現するように示されているが、これらのトランジスタのいずれか又は双方は、代替的に、デバイスのチャンネルの導電型に対応するように改変されたゲート接続および印加される電圧を有する、pチャンネルトランジスタとして実現されてもよいことが企図される。いずれにせよ、図6bに示した実施例は、リカバリー時間の間、8-Tおよび10-TSRAMセル22にとってRTAモードからの高速なリカバリーと、最小の読出し電流劣化を可能にする利点を提供し、さらにより低い電圧とパストランジスタ15a、15bのバックゲートバイアスのため、低減されたDC電流引き込みの利点を提供する。さらに、バイアスデバイス47がアレイデバイスとして構成される場合、SRAMセル22のトランジスタとの優れたデバイスマッチングは、RTA電源バイアスがデータ保持電圧に一層近接して置かれることを可能にし得る。すべてのまたはいくつの特徴やステップを有する例示の実施例の文脈において説明された1つまたは複数の特徴やステップの種々の組合せを有する実施例は、本明細書に包含されることを意図されている。当業者は、多くの他の実施例および変形が本発明の請求の範囲内で可能であることもまた理解されよう。"