"基準リセット信号を第1ノードに伝達するための第1信号線と、前記基準リセット信号の反転信号を第2ノードに伝達するための第2信号線と、前記第2ノードに伝達された信号の反転信号を出力する第1反転回路と、前記第1ノードに伝達された信号の論理値と、前記第1反転回路から出力された信号の論理値と、が一致しない場合、前記基準リセット信号に関わらずリセット信号をアクティブにする制御回路と、を備えたリセット信号生成回路。前記制御回路は、前記第1ノードに伝達された信号の論理値と、前記第1反転回路から出力された信号の論理値と、が一致する場合、前記第1ノードに伝達された信号と同じ論理値の前記リセット信号を出力することを特徴とする請求項1に記載のリセット信号生成回路。前記基準リセット信号を第3ノードに伝達するための第3信号線をさらに備え、前記制御回路は、前記第1ノードに伝達された信号の論理値と、前記3ノードに伝達された信号の論理値と、前記第1反転回路から出力された信号の論理値と、が一致しない場合、前記基準リセット信号に関わらず前記リセット信号をアクティブにする、請求項1又は2に記載のリセット信号生成回路。前記基準リセット信号の反転信号を第3ノードに伝達するための第3信号線と、前記第3ノードに伝達された信号の反転信号を出力する第2反転回路と、をさらに備え、前記制御回路は、前記第1ノードに伝達された信号の論理値と、前記第1反転回路から出力された信号の論理値と、前記第2反転回路から出力された信号の論理値と、が一致しない場合、前記基準リセット信号に関わらず前記リセット信号をアクティブにする、請求項1又は2に記載のリセット信号生成回路。前記第2反転回路は、前記制御回路の近傍に配置されることを特徴とする請求項4に記載のリセット信号生成回路。前記第1反転回路は、前記制御回路の近傍に配置されることを特徴とする請求項1~5のいずれか一項に記載のリセット信号生成回路。前記制御回路は、論理積回路であることを特徴とする請求項1~6のいずれか一項に記載のリセット信号生成回路。外部リセット端子をさらに備え、前記基準リセット信号は、外部から前記外部リセット端子を介して供給されることを特徴とする請求項1~7のいずれか一項に記載のリセット信号生成回路。前記外部リセット端子の近傍に配置され、前記基準リセット信号の反転信号を出力する第3反転回路をさらに備えた請求項8に記載のリセット信号生成回路。前記基準リセット信号を生成する基準リセット信号生成回路をさらに備えた請求項1~7のいずれか一項に記載のリセット信号生成回路。前記基準リセット信号生成回路の近傍に配置され、前記基準リセット信号の反転信号を出力する第3反転回路をさらに備えた請求項10に記載のリセット信号生成回路。前記リセット信号を生成する請求項1~11のいずれか一項に記載のリセット信号生成回路と、前記リセット信号により初期化が制御される内部回路と、を備えた半導体集積回路。前記リセット信号を生成する請求項1~11のいずれか一項に記載のリセット信号生成回路と、前記リセット信号により初期化が制御され、クロック信号に同期してデータを取り込む第1プロセッサと、前記リセット信号により初期化が制御され、前記クロック信号に同期して、所定のクロックサイクル分遅れて供給される前記データを取り込む第2プロセッサと、を備えた半導体集積回路。ところで、発明者は、関連する技術のハードウェアリセットライン504及びその周辺回路が、一般的に図12A~図12Fに示すような動作を示すことを発見した。図12A~図12Fは、関連する技術の動作を示すタイミングチャートである。なお、以下では、説明をわかりやすくするため、リセット信号以下、便宜上基準リセット信号と称す505の振幅が0VLレベル~1.5VHレベル、出力手段506及び各入力手段507をそれぞれ駆動する電源電圧が1.5V、各入力手段507の出力電圧の範囲が0VLレベル~1.5VHレベル、である場合を例に説明する。また、基準リセット信号505は、Lレベルの場合にアクティブリセット状態になり、Hレベルの場合にインアクティブリセット解除になるものとする。図12Aは、関連する技術の正常動作を示すタイミングチャートである。図12Aに示すように、基準リセット信号505がLレベルの場合、出力手段506は、信号線541にLレベルの信号を出力し、信号線542に反転信号であるHレベルの信号を出力する。各入力手段507には、信号線541を介してLレベルの信号が、信号線542を介してHレベルの信号が入力される。ここで、各入力手段507は、信号線541,542間の電圧差に応じた信号便宜上、リセット信号と称すを出力する。具体的には、各入力手段507は、信号線541の電圧レベルが信号線542の電圧レベル以上の場合に、Hレベルのリセット信号を出力し、それ以外では、Lレベルのリセット信号を出力する。したがって、この場合、各入力手段507は、Lレベルのリセット信号を出力する。つまり、各入力手段507は、リセット信号をアクティブにするリセット状態にする。一方、基準リセット信号505がHレベルの場合、出力手段506は、信号線541にHレベルの信号を出力し、信号線542に反転信号であるLレベルの信号を出力する。各入力手段507には、信号線541によって伝達されたHレベルの信号が、信号線542によって伝達されたLレベルの信号が入力される。この場合、各入力手段507は、Hレベルのリセット信号を出力する。つまり、各入力手段507は、リセット信号をインアクティブにする。図12Bは、コモンノイズが発生した場合における関連する技術の動作を示すタイミングチャートである。各入力手段507は、上記したように、信号線541,542間の電圧差に応じたリセット信号を出力する。したがって、図12Bに示すように信号線541,542にコモンノイズが発生した場合でも、これらコモンノイズは各入力手段507にて相殺される。それにより、各入力手段507は、基準リセット信号505と同じ論理値のリセット信号を出力する。図12Cは、信号線541の信号レベルがLレベルに固定される故障Stack-at-0故障、0縮退故障が発生した場合における、関連する技術の動作を示すタイミングチャートである。図12Cに示すように信号線541に0縮退故障が発生した場合でも、各入力手段507は、信号線541,542間の電圧差に基づき、基準リセット信号505と同じ論理値のリセット信号を出力する。図12Dは、信号線542の信号レベルがHレベルに固定される故障Stack-at-1故障、1縮退故障が発生した場合における、関連する技術の動作を示すタイミングチャートである。図12Dに示すように信号線542に1縮退故障が発生した場合でも、各入力手段507は、信号線541,542間の電圧差に基づき、基準リセット信号505と同じ論理値のリセット信号を出力する。図12Eは、信号線541に1縮退故障が発生した場合における、関連する技術の動作を示すタイミングチャートである。図12Eに示すように信号線541に1縮退故障が発生した場合、各入力手段507は、信号線541,542間の電圧差に基づき、常にHレベルのリセット信号を出力してしまう。つまり、各入力手段507は、意図せずにリセット信号をインアクティブにしてしまうリセット解除してしまう。図12Fは、信号線542に0縮退故障が発生した場合における、関連する技術の動作を示すタイミングチャートである。図12Fに示すように信号線542に0縮退故障が発生した場合、各入力手段507は、信号線541,542間の電圧差に基づき、常にHレベルのリセット信号を出力してしまう。つまり、各入力手段507は、意図せずにリセット信号をインアクティブにしてしまうリセット解除してしまう。このように、関連する技術の構成は、信号線541,542のうち少なくとも一方に縮退故障が発生した場合、意図せずにリセット信号をインアクティブにしてしまう、即ち、意図せずにリセット解除してしまう、という問題があった。それにより、当該リセット信号により初期化が制御される回路が誤動作してしまう可能性があった。本発明にかかるリセット信号生成回路は、基準リセット信号を第1ノードに伝達するための第1信号線と、前記基準リセット信号の反転信号を第2ノードに伝達するための第2信号線と、前記第2ノードに伝達された信号の反転信号を出力する第1反転回路と、前記第1ノードに伝達された信号の論理値と、前記第1反転回路から出力された信号の論理値と、が一致しない場合、前記基準リセット信号に関わらずリセット信号をアクティブにする制御回路と、を備える。上述のような回路構成により、ノイズや縮退故障等による意図しないリセット信号の解除を防止することができる。本発明により、ノイズや縮退故障等による意図しないリセット信号の解除を防止することが可能なリセット信号生成回路及びそれを備えた半導体集積回路を提供することができる。以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。実施の形態1図1は、本発明の実施の形態1にかかるリセット信号生成回路10の構成例を示す図である。本実施の形態にかかるリセット信号生成回路10は、基準リセット信号を伝達するための複数の信号線を備え、当該複数の信号線によってそれぞれ伝達された信号の論理値が一致しない場合、基準リセット信号に関わらずリセット信号をアクティブリセット状態にすることを特徴とする。それにより、本実施の形態にかかるリセット信号生成回路10は、ノイズや縮退故障等による意図しないリセット信号の解除を防止することができる。以下、具体的に説明する。図1に示すように、リセット信号生成回路10は、半導体チップ半導体集積回路1内に設けられ、基準リセット信号正転回路101と、基準リセット信号反転回路第3反転回路102と、反転回路第1反転回路。以下、INV回路と称す104と、制御回路105と、を備える。なお、本実施の形態では、制御回路105が論理積回路以下、AND回路105と称すである場合を例に説明する。基準リセット信号正転回路101の入力端子及び基準リセット信号反転回路102の入力端子は、何れも半導体チップ1の外部リセット端子111に接続されている。基準リセット信号正転回路101の出力端子とAND回路105の第1の入力端子第1ノードとは、信号線第1信号線ROUT11を介して接続されている。基準リセット信号反転回路102の出力端子とINV回路104の入力端子第2ノードとは、信号線第2信号線ROUTZ12を介して接続されている。INV回路104の出力端子はAND回路105の第2の入力端子に接続されている。そして、AND回路105は、両入力端子にそれぞれ入力される信号の論理積をリセット信号IN_RESZとして出力する。このリセット信号IN_RESZは、例えば、半導体チップ1内に設けられた内部回路不図示に供給される。この内部回路は、リセット信号IN_RESZにより初期化が制御される。なお、便宜上、信号線ROUT11を伝搬する信号を信号ROUT11と称し、信号線ROUTZ12を伝搬する信号を信号ROUTZ12と称す場合がある。半導体チップ1の外部には、例えば、基準リセット信号RESETZを生成する基準リセット信号生成回路図1において不図示が設けられている。外部にて生成された基準リセット信号RESETZは、半導体チップ1の外部リセット端子111に供給される。本実施の形態では、基準リセット信号生成回路が半導体チップ1の外部に設けられた場合を例に説明するが、これに限られない。図2に示すように、基準リセット信号生成回路は半導体チップ1内に設けられても良い。チップ内部に設けられた基準リセット信号生成回路の一例としては、パワーオンリセット回路等が挙げられる。さらに、図3に示すように、チップ外部に第1基準リセット信号を生成する第1基準リセット信号生成回路が設けられ、チップ内部に第2基準リセット信号を生成する第2基準リセット信号生成回路が設けられ、第1及び第2基準リセット信号に基づいて基準リセット信号RESETZが生成される構成であっても良い。これらは、以下に説明する他の実施の形態においても同様のことが言える。なお、リセット信号生成回路10は、図4に示すように外部リセット端子111を含む構成であっても良いし、図5に示すようにチップ内の基準リセット信号生成回路を含む構成であっても良い。これは、以下に説明する他の実施の形態においても同様のことが言える。基準リセット信号正転回路101は、基準リセット信号RESETZを正転して出力する。言い換えると、基準リセット信号正転回路101は、基準リセット信号RESETZをそのまま出力する。信号線ROUT11は、基準リセット信号正転回路101の出力信号をAND回路105の第1の入力端子第1ノードに伝達する。基準リセット信号反転回路102は、基準リセット信号RESETZを反転して出力する。信号線ROUTZ12は、基準リセット信号反転回路102の出力信号をINV回路104の入力端子第2ノードに伝達する。INV回路104は、信号線ROUTZ12によって伝達された信号を反転してAND回路105の第2の入力端子に出力する。そして、AND回路105は、上記したように、両入力端子にそれぞれ入力される信号の論理積をリセット信号IN_RESZとして出力する。タイミングチャート次に、図1に示すリセット信号生成回路10の動作について、図6A~図6Fを用いて説明する。図6A~図6Fは、リセット信号生成回路10の動作を示すタイミングチャートである。なお、リセット信号IN_RESZは、Lレベル論理値0の場合にアクティブリセット状態になり、Hレベル論理値1の場合にインアクティブリセット解除になるものとする。図6Aは、リセット信号生成回路10の正常動作を示すタイミングチャートである。図6Aに示すように、基準リセット信号RESETZがLレベルの場合、信号ROUT11はLレベルを示し、信号ROUTZ12は反転値であるHレベルを示す。そして、INV回路104の出力信号はLレベルを示す。AND回路105は、両入力端子に何れもLレベルの信号が入力されるため、Lレベルのリセット信号IN_RESZを出力する。つまり、AND回路105は、リセット信号IN_RESZをアクティブにするリセット状態にする。一方、基準リセット信号RESETZがHレベルの場合、信号ROUT11はHレベルを示し、信号ROUTZ12はLレベルを示す。そして、INV回路104の出力信号はHレベルを示す。AND回路105は、両入力端子に何れもHレベルの信号が入力されるため、Hレベルのリセット信号IN_RESZを出力する。つまり、AND回路105は、リセット信号IN_RESZをインアクティブにするリセット解除する。このように、AND回路105は、両入力端子にそれぞれ入力される信号の論理値が一致する場合、当該論理値のリセット信号IN_RESZを出力する。図6Bは、コモンノイズが発生した場合におけるリセット信号生成回路10の動作を示すタイミングチャートである。例えば、基準リセット信号RESETZがLレベルのときに、信号線ROUT11,ROUTZ12にコモンノイズが発生した場合、信号ROUT11はHレベル側に変動してしまう。他方、信号ROUTZ12はHレベルの状態を維持する。そして、INV回路104の出力信号はLレベルを示す。AND回路105は、第1の入力端子にHレベルの信号が入力され、第2の入力端子にLレベルの信号が入力されるため、Lレベルのリセット信号IN_RESZを出力し続ける。つまり、AND回路105は、リセット信号IN_RESZをアクティブにし続ける。なお、図示していないが、基準リセット信号RESETZがHレベルのときに、信号線ROUT11,ROUTZ12にコモンノイズが発生した場合、AND回路105は、第1の入力端子にHレベルの信号が入力され、第2の入力端子にLレベルの信号が入力されるため、Lレベルのリセット信号IN_RESZを出力する。つまり、AND回路105は、リセット信号IN_RESZをアクティブにする。このように、AND回路105は、コモンノイズの影響により両入力端子にそれぞれ入力される信号の論理値が一致しない場合、基準リセット信号RESETZに関わらずリセット信号IN_RESZをアクティブにする。図6Cは、信号線ROUT11に0縮退故障が発生した場合における、リセット信号生成回路10の動作を示すタイミングチャートである。この場合、信号ROUT11は0縮退故障によりLレベルに固定されるため、AND回路105は、常にLレベルのリセット信号IN_RESZを出力する。より具体的には、基準リセット信号RESETZがLレベルの場合、信号ROUTZ12はHレベルを示すため、INV回路104の出力信号はLレベルを示す。このとき、信号ROUT11は0縮退故障によりLレベルに固定されている。AND回路105は、両入力端子にそれぞれ入力される信号の論理値が一致するため、当該論理値Lレベルのリセット信号IN_RESZを出力する。一方、基準リセット信号RESETZがHレベルの場合、信号ROUTZ12はLレベルを示すため、INV回路104の出力信号はHレベルを示す。このとき、信号ROUT11は0縮退故障によりLレベルに固定されている。AND回路105は、両入力端子にそれぞれ入力される信号の論理値が一致しないため、リセット信号IN_RESZをアクティブにする。要するに、AND回路105は、常にLレベルのリセット信号IN_RESZを出力する。このように、AND回路105は、信号線ROUT11の0縮退故障により両入力端子にそれぞれ入力される信号の論理値が一致しない場合、基準リセット信号RESETZに関わらずリセット信号IN_RESZをアクティブにする。図6Dは、信号線ROUTZ12に1縮退故障が発生した場合における、リセット信号生成回路10の動作を示すタイミングチャートである。この場合、信号ROUTZ12は1縮退故障によりHレベルに固定されることにより、INV回路104の出力信号がLレベルに固定されるため、AND回路105は、常にLレベルのリセット信号IN_RESZを出力する。より具体的には、基準リセット信号RESETZがLレベルの場合、信号ROUT11はLベルを示す。このとき、信号ROUTZ12は1縮退故障によりHレベルに固定されているため、INV回路104の出力信号はLレベルに固定される。AND回路105は、両入力端子にそれぞれ入力される信号の論理値が一致するため、当該論理値Lレベルのリセット信号IN_RESZを出力する。一方、基準リセット信号RESETZがHレベルの場合、信号ROUT11はHレベルを示す。このとき、信号ROUTZ12は1縮退故障によりHレベルに固定されているため、INV回路104の出力信号はLレベルに固定される。AND回路105は、両入力端子にそれぞれ入力される信号の論理値が一致しないため、リセット信号IN_RESZをアクティブにする。要するに、AND回路105は、常にLレベルのリセット信号IN_RESZを出力する。このように、AND回路105は、信号線ROUTZ12の1縮退故障により両入力端子にそれぞれ入力される信号の論理値が一致しない場合、基準リセット信号RESETZに関わらずリセット信号IN_RESZをアクティブにする。図6Eは、信号線ROUT11に1縮退故障が発生した場合における、リセット信号生成回路10の動作を示すタイミングチャートである。例えば、基準リセット信号RESETZがLレベルの場合、信号ROUTZ12はHレベルを示すため、INV回路104の出力信号はLレベルを示す。このとき、信号ROUT11は1縮退故障によりHレベルに固定されている。AND回路105は、両入力端子にそれぞれ入力される信号の論理値が一致しないため、リセット信号IN_RESZをアクティブにする。結果的に、AND回路105は、基準リセット信号RESETZと同じ論理値のリセット信号IN_RESZを出力する。一方、基準リセット信号RESETZがHレベルの場合、信号ROUTZ12はLレベルを示すため、INV回路104の出力信号はHレベルを示す。このとき、信号ROUT11は1縮退故障によりHレベルに固定されている。AND回路105は、両入力端子にそれぞれ入力される信号の論理値が一致するため、当該論理値Hレベルのリセット信号IN_RESZを出力する。要するに、AND回路105は、常に基準リセット信号RESETZと同じ論理値のリセット信号IN_RESZを出力する。このように、AND回路105は、信号線ROUT11の1縮退故障により両入力端子にそれぞれ入力される信号の論理値が一致しない場合、基準リセット信号RESETZに関わらずリセット信号IN_RESZをアクティブにする。図6Fは、信号線ROUTZ12に0縮退故障が発生した場合における、リセット信号生成回路10の動作を示すタイミングチャートである。例えば、基準リセット信号RESETZがLレベルの場合、信号ROUT11はLレベルを示す。このとき、信号ROUTZ12は0縮退故障によりLレベルに固定されているため、INV回路104の出力信号はHレベルに固定される。AND回路105は、両入力端子にそれぞれ入力される信号の論理値が一致しないため、リセット信号IN_RESZをアクティブにする。結果的に、AND回路105は、基準リセット信号RESETZと同じ論理値のリセット信号IN_RESZを出力する。一方、基準リセット信号RESETZがHレベルの場合、信号ROUT11はHレベルを示す。このとき、信号ROUTZ12は0縮退故障によりLレベルに固定されているため、INV回路104の出力信号はHレベルに固定される。AND回路105は、両入力端子にそれぞれ入力される信号の論理値が一致するため、当該論理値Hレベルのリセット信号IN_RESZを出力する。要するに、AND回路105は、常に基準リセット信号RESETZと同じ論理値のリセット信号IN_RESZを出力する。このように、AND回路105は、信号線ROUTZ12の0縮退故障により両入力端子にそれぞれ入力される信号の論理値が一致しなくなると、基準リセット信号RESETZに関わらずリセット信号IN_RESZをアクティブにする。以上のように、本実施の形態にかかるリセット信号生成回路10は、信号線ROUT11によって伝達された信号の論理値と、信号線ROUTZ12によって伝達された信号の反転値と、が一致しない場合、基準リセット信号RESETZに関わらずリセット信号IN_RESZをアクティブリセット状態にする。それにより、本実施の形態にかかるリセット信号生成回路10は、ノイズや縮退故障等による意図しないリセット信号IN_RESZの解除を防止することができる。その結果、リセット信号IN_RESZによって初期化が制御される回路の誤動作を防止することができる。実施の形態2図7は、本発明の実施の形態2にかかるリセット信号生成回路20の構成例を示す図である。図7に示すリセット信号生成回路20では、図1に示すリセット信号生成回路10と比較して、基準リセット信号RESETZを伝達するための信号線がさらに一本追加されている。以下、具体的に説明する。図7に示すように、リセット信号生成回路20は、半導体チップ半導体集積回路2内に設けられ、基準リセット信号正転回路201,203と、基準リセット信号反転回路202と、INV回路204と、制御回路205と、を備える。なお、本実施の形態では、制御回路205が論理積回路以下、AND回路205と称すである場合を例に説明する。図7に示すリセット信号生成回路20の構成は、基準リセット信号RESETZを伝達するための信号線が1本追加された以外は、図1に示すリセット信号生成回路10の構成と同じである。つまり、基準リセット信号正転回路201は、図1における基準リセット信号正転回路101に対応する。基準リセット信号反転回路202は、図1における基準リセット信号反転回路102に対応する。INV回路204は、図1におけるINV回路104に対応する。AND回路205は、図1におけるAND回路105に対応する。また、信号線ROUT21は、図1における信号線ROUT11に対応する。信号線ROUTZ22は、図1における信号線ROUTZ12に対応する。外部リセット端子211は図1における外部リセット端子111に対応する。以下では、主として、図1に示すリセット信号生成回路10とは異なる構成について説明する。基準リセット信号正転回路203の入力端子は、半導体チップ2の外部リセット端子211に接続されている。基準リセット信号正転回路203の出力端子とAND回路205の第3の入力端子第3ノードとは、信号線第3信号線ROUT23を介して接続されている。なお、便宜上、信号線ROUT23を伝搬する信号を信号ROUT23と称する場合がある。基準リセット信号正転回路203は、基準リセット信号RESETZを正転して出力する。言い換えると、基準リセット信号正転回路203は、基準リセット信号RESETZをそのまま出力する。信号線ROUT23は、基準リセット信号正転回路203の出力信号をAND回路205の第3の入力端子第3ノードに伝達する。そして、AND回路205は、第1~第3入力端子にそれぞれ入力される信号の論理積をリセット信号IN_RESZとして出力する。タイミングチャート図8A~図8Fは、図7に示すリセット信号生成回路20の動作を示すタイミングチャートである。ここで、図8A~図8Fに示すタイミングチャートでの縮退故障等の条件は、それぞれ図6A~図6Fに示すタイミングチャートでの縮退故障等の条件と同様である。なお、信号線ROUT23に縮退故障が発生した場合におけるリセット信号生成回路20の動作については、信号線ROUT21に縮退故障が発生した場合と同様であるため、その説明を省略する。図8A~図8Fに示されるリセット信号生成回路20の動作については、それぞれ、図6A~図6Fに示されるリセット信号生成回路10の動作と同様であるため、その説明を省略する。以上のように、本実施の形態にかかるリセット信号生成回路20は、実施の形態1に示すリセット信号生成回路10の場合と同等の効果を奏することができる。さらに、本実施の形態にかかるリセット信号生成回路20は、実施の形態1にかかるリセット信号生成回路10の場合と比較して、信号線の複数箇所に縮退故障が発生した場合でも、より精度良く、意図しないリセット信号IN_RESZの解除を防止できる。例えば、図1に示すリセット信号生成回路10において信号線ROUT11,ROUTZ12の2箇所に縮退故障が発生した場合、基準リセット信号RESETZを正確に伝達可能な信号線が無くなってしまう。そのため、基準リセット信号RESETZによるリセット信号IN_RESZの制御ができなくなり、意図せずにリセット信号IN_RESZが解除されてしまう可能性がある。一方、図7に示すリセット信号生成回路20において信号線ROUT21,ROUTZ22の2箇所に縮退故障が発生した場合でも、信号線ROUT23には縮退故障が発生していないため、基準リセット信号RESETZは信号線ROUT23を介して正確に伝達される。そのため、基準リセット信号RESETZによるリセット信号IN_RESZの制御が可能となり、意図しないリセット信号IN_RESZの解除を防止することができる。ただし、図1に示すリセット信号生成回路10は、図7に示すリセット信号生成回路20よりも少ない信号線によって構成されているため、回路規模の増大を抑制することができる点において優れている。なお、本実施の形態では、基準リセット信号RESETZの正転信号を伝達するための信号線が追加された場合を例に説明したが、これに限られず、基準リセット信号RESETZの反転信号を伝達するための信号線が追加されても良い。この場合、当該信号線によって伝達された信号を反転出力する反転回路第2反転回路がさらに設けられる必要がある。実施の形態3本実施の形態では、本発明にかかるリセット信号生成回路の製品への適用例について説明する。図9は、本発明にかかるリセット信号生成回路30を備えた半導体チップ半導体集積回路3の構成例を示す図である。半導体チップ3は、リセット信号生成回路30と、プロセッサ回路第1プロセッサ306と、プロセッサ回路第2プロセッサ307と、INV回路308と、反転フリップフリップ回路以下、単に反転FFと称す309と、を少なくとも備える。プロセッサ回路306とプロセッサ回路307とは、同じ回路構成である。つまり、半導体チップ3には、同じ構成の2つのプロセッサ回路306,307を備えた冗長回路構成が採用されている。リセット信号生成回路30は、図1に示すリセット信号生成回路10と同じ回路構成である。つまり、基準リセット信号正転回路301は、図1における基準リセット信号正転回路101に対応する。基準リセット信号反転回路302は、図1における基準リセット信号反転回路102に対応する。INV回路304は、図1におけるINV回路104に対応する。AND回路305は、図1におけるAND回路105に対応する。信号線ROUT31は、図1における信号線ROUT11に対応する。信号線ROUTZ32は、図1における信号線ROUTZ12に対応する。リセット信号生成回路30によって生成されたリセット信号IN_RESZは、プロセッサ回路306及びプロセッサ回路307に供給される。つまり、プロセッサ回路306,307は、何れもリセット信号IN_RESZによって初期化が制御される。クロック信号CLKは、例えば、半導体チップ3の外部にて生成された後、半導体チップ3の外部クロック端子310に供給される。プロセッサ回路306は、クロック信号CLKに同期してデータCPU_DATA33を取り込み、所定の処理を実行する。INV回路308は、データCPU_DATA33を反転してデータCPU_DATA34として出力する。反転FF309は、クロック信号CLKに同期してデータCPU_DATA34を取り込み、データCPU_DATA35として出力する。つまり、データCPU_DATA35は、データCPU_DATA33を1クロックサイクル分遅延させたデータである。プロセッサ回路307は、クロック信号CLKに同期してデータCPU_DATA35を取り込み、所定の処理を実行する。つまり、プロセッサ回路307は、プロセッサ回路306と同じ処理を1クロックサイクル分遅れて実行する。このように、プロセッサ回路307はプロセッサ回路306に遅れて動作する。また、プロセッサ回路307に供給されるデータは、信号伝搬中は反転されている。それにより、仮にノイズ等が発生した場合でも、プロセッサ回路306,307に同じ誤動作を生じさせないようにしている。なお、このような対策は、データラインに対してのみ施されており、リセットラインやクロックラインには施されていないのが一般的である。しかしながら、実際には、リセットラインの配線長はノイズの影響を無視できないほどに長い場合が多い。このような状況において、本発明のリセット信号生成回路を有しない構成では、ノイズ等の影響により意図せずにリセット信号が解除されてしまう可能性がある。そして、意図せずにリセット信号が解除されてしまうと、プロセッサ回路306,307は、同時にリセット解除されるため、誤動作していることを検出することができない可能性がある。一方、図9に示すように本発明のリセット信号生成回路30を備えた構成は、ノイズや縮退故障等が発生した場合でも、上記したように、意図しないリセット信号IN_RESZの解除を防止することができる。それにより、プロセッサ回路306,307の誤動作を防止することができる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、制御回路がAND回路105,205,305である場合を例に説明したが、これに限られず、同様の機能を有する他の回路に適宜変更可能である。また、上記実施の形態では、リセット信号生成回路が基準リセット信号RESETZを伝達するための信号線を2本又は3本有する場合を例に説明したが、これに限られない。リセット信号生成回路は、基準リセット信号RESETZを伝達するための信号を4本以上有する構成に適宜変更可能である。この場合、リセット信号生成回路は、コモンノイズの発生による誤動作を防止するため、基準リセット信号RESETZの正転信号を伝達するための信号線と、基準リセット信号RESETZの反転信号を伝達するための信号線と、を少なくとも1本ずつ有している必要がある。なお、実施の形態2でも説明したように、基準リセット信号RESETZを伝達するための信号線の本数が多いほど、信号線の複数箇所に縮退故障が発生した場合に、意図しないリセット信号の解除を防止できる確率は高くなる。また、本発明にかかるリセット信号生成回路に設けられた基準リセット信号正転回路や基準リセット信号反転回路は、外部リセット端子の近傍に配置されることが好ましい。より好ましくは、基準リセット信号正転回路や基準リセット信号反転回路は、外部リセット端子に隣接して配置されることが好ましい。仮に基準リセット信号生成回路が半導体チップ内に設けられている場合には、基準リセット信号正転回路や基準リセット信号反転回路は、当該基準リセット信号生成回路の近傍に配置されることが好ましい。より好ましくは、基準リセット信号正転回路や基準リセット信号反転回路は、当該基準リセット信号生成回路に隣接して配置されることが好ましい。また、基準リセット信号RESETZの反転信号を伝達するための信号線に対して設けられた反転回路例えば、図1におけるINV回路104は、制御回路例えば、図1におけるAND回路105の近傍に配置されることが好ましい。より好ましくは、基準リセット信号RESETZの反転信号を伝達するための信号線に対して設けられた反転回路は、制御回路に隣接して配置されることが好ましい。また、上記実施の形態では、リセット信号生成回路が基準リセット信号正転回路を有する場合を例に説明したが、これに限られず、基準リセット信号正転回路を有しない構成に適宜変更可能である。また、上記実施の形態では、リセット信号がLレベルの場合にアクティブになる場合を例に説明したが、これに限られず、リセット信号がHレベルの場合にアクティブになる構成に適宜変更可能である。"