"N個ただし、Nは自然数であるの第1の端子を有する第1のパッケージと、M個ただし、MはNよりも大きな整数であるの第2の端子を有する第2のパッケージとのうちの所望のパッケージに搭載可能な半導体チップであって、N個の第1のパッドとM-N個の第2のパッドとを備え、前記半導体チップが前記第1のパッケージに搭載された場合は前記N個の第1のパッドがN本のボンディングワイヤを介してそれぞれ前記N個の第1の端子に接続され、前記半導体チップが前記第2のパッケージに搭載された場合は前記N個の第1のパッドおよび前記M-N個の第2のパッドがM本のボンディングワイヤを介してそれぞれ前記M個の第2の端子に接続され、前記M-N個の第2のパッドのうちの選択された第2のパッドは、互いに絶縁された第1および第2の電極に分割されており、前記第1および第2の電極は、所定の間隔を開けて配置され、対応の第2のパッドがボンディングワイヤを介して対応の第2の端子に接続されると、そのボンディングワイヤの端部によって短絡され、さらに、前記第1および第2の電極間が絶縁されている場合は、前記N個の第1の端子を有する第1の半導体装置として動作し、前記第1および第2の電極間が短絡されている場合は、前記M個の第2の端子を有する第2の半導体装置として動作する内部回路を備える、半導体チップ。さらに、前記第1および第2の電極間が絶縁されているか短絡されているかを検出し、検出結果を示す信号を出力する検出回路を備え、前記内部回路は、前記検出回路の出力信号に基いて動作する、請求項1に記載の半導体チップ。さらに、一方電極が参照電圧を受け、他方電極が前記第1の電極に接続された抵抗素子を備え、前記検出回路は、前記第2の電極に前記参照電圧が印加されていない場合は前記第1および第2の電極間が絶縁されていることを示す第1論理レベルの信号を出力し、前記第2の電極に前記参照電圧が印加されている場合は前記第1および第2の電極間が短絡されていることを示す第2の論理レベルの信号を出力し、前記内部回路は、前記第1論理レベルの信号に応答して前記第1の半導体装置として動作し、前記第2の論理レベルの信号に応答して前記第2の半導体装置として動作する、請求項2に記載の半導体チップ。さらに、前記参照電圧のラインと前記第1の電極との間に前記抵抗素子と直列接続され、前記第2の電極に前記参照電圧が印加されているか否かを検出する検出動作時はオンされ、前記内部回路の通常動作時はオフされるスイッチを備える、請求項3に記載の半導体チップ。前記M-N個の第2のパッドのうちの複数の第2のパッドが選択され、選択された前記複数の第2のパッドの各々が前記第1および第2の電極に分割され、選択された前記複数の第2のパッドに対応してそれぞれ複数の前記検出回路が設けられ、前記内部回路は、複数の前記検出回路の検出結果が一致している場合は複数の前記検出回路の検出結果に基づいて動作し、複数の前記検出回路の検出結果が一致していない場合は動作しない、請求項2に記載の半導体チップ。しかし、従来の半導体チップでは、上記専用パッドの分だけチップ面積が大きくなるという問題があった。また、専用パッドと電源パッドまたは接地パッドとを接続するボンディングワイヤが必要であり、コスト高になっていた。また、専用パッドと電源パッドまたは接地パッドの間のボンディングにミスがあった場合は、内部回路の誤動作が発生していた。それゆえに、この発明の主たる目的は、チップ面積が小さく、低コストで、誤動作が発生し難い半導体チップを提供することである。この発明に係る半導体チップは、半導体チップの入出力端子として用いるパッドを物理的に分割し、分割されたパッドがワイヤボンディングによって短絡されているか否かに応じて、該半導体チップとして有効に使用する端子数を決定するものである。この発明に係る半導体チップでは、分割されたパッドがボンディングによって短絡されるか否かに応じて有効な端子数を決定できるので、有効端子数を設定するための専用パッドを不要にすることができる。まず、この発明に係る半導体チップの概略構成とその効果について説明する。この発明に係る半導体チップは、N個ただし、Nは自然数であるの第1の端子を有する第1のパッケージと、M個ただし、MはNよりも大きな整数であるの第2の端子を有する第2のパッケージとのうちの所望のパッケージに搭載可能な半導体チップであって、N個の第1のパッドとM-N個の第2のパッドとを備えたものである。半導体チップが第1のパッケージに搭載された場合は、N個の第1のパッドがN本のボンディングワイヤを介してそれぞれN個の第1の端子に接続される。半導体チップが第2のパッケージに搭載された場合は、N個の第1のパッドおよびM-N個の第2のパッドがM本のボンディングワイヤを介してそれぞれM個の第2の端子に接続される。M-N個の第2のパッドのうちの選択された第2のパッドは、互いに絶縁された第1および第2の電極に分割されている。第1および第2の電極は、所定の間隔を開けて配置され、対応の第2のパッドがボンディングワイヤを介して対応の第2の端子に接続されると、そのボンディングワイヤの端部によって短絡される。この半導体チップは、さらに、第1および第2の電極間が絶縁されている場合は、N個の第1の端子を有する第1の半導体装置として動作し、第1および第2の電極間が短絡されている場合は、M個の第2の端子を有する第2の半導体装置として動作する内部回路を備える。この発明に係る半導体チップでは、M-N個の第2のパッドのうちの選択された第2のパッドが第1および第2の電極に分割され、第1および第2の電極間が絶縁されている場合は、内部回路がN個の第1の端子を有する第1の半導体装置として動作し、第1および第2の電極間が短絡されている場合は、内部回路がM個の第2の端子を有する第2の半導体装置として動作する。したがって、パッケージの端子数を設定するための専用パッドが不要となるので、チップ面積が小さく、低コストで、誤動作が発生し難い半導体チップを実現することができる。以下、この発明に係る半導体チップを図面を用いて詳細に説明する。[実施の形態1]本発明の実施の形態1による半導体チップ1は、図1abに示すように、四角形の半導体基板2と、80個のパッドPAと、1個のパッドPBと、19個のパッドPCとを備える。パッドPA,PB,PCは、半導体基板2の表面の外周に沿って配列されている。パッドPBは、所定の間隔を開けて配置された2つの電極E1,E2を含む。電極E1,E2の間隔は、ボンディングワイヤWの端部の直径よりも小さく設定されている。また、電極E1,E2の間隔は、電極E1,E2間を電気的に絶縁することが可能な距離に設定されている。半導体チップ1は、80端子80ピンのパッケージ3と100端子100ピンのパッケージ5とのうちの所望のパッケージに搭載可能となっている。パッケージ3は、図1aに示すように、80個の端子TAを備える。80個の端子TAは、四角形のパッケージの外周に沿って配列されている。半導体チップ1がパッケージ3に搭載された場合、80個のパッドPAが80本のボンディングワイヤWを介してそれぞれ80個の端子TAに接続される。この場合、パッドPBにはボンディングワイヤWは接続されないので、パッドPBに含まれる2つの電極E1,E2は短絡されない。半導体チップ1の内部回路は、電極E1,E2が短絡されていないことから自身が80端子のパッケージ3に搭載されたと判断し、80端子のマイクロコンピュータ半導体装置として動作する。したがって、半導体チップ1およびパッケージ3は、80端子のマイクロコンピュータ4を構成する。また、パッケージ5は、図1bに示すように、100個の端子TBを備える。100個の端子TBは、四角形のパッケージの外周に沿って配列されている。半導体チップ1がパッケージ5に搭載された場合、合計100個のパッドPA,PB,PCが100本のボンディングワイヤWを介してそれぞれ100個の端子TBに接続される。この場合、パッドPBにボンディングワイヤWの一方端部がボンディングされて、パッドPBに含まれる2つの電極E1,E2がボンディングワイヤWの一方端部によって短絡される。半導体チップ1の内部回路は、電極E1,E2が短絡されていることから自身が100端子のパッケージ5に搭載されたと判断し、100端子のマイクロコンピュータとして動作する。したがって、半導体チップ1およびパッケージ5は、100端子のマイクロコンピュータ6を構成する。図2は、半導体チップ1の要部を示す回路ブロック図である。図2において、半導体チップ1は、パッドPBに対応して設けられた抵抗素子10、Hi-zハイインピーダンス検出回路11、およびレジスタ12と、内部回路13とを備える。抵抗素子10の一方電極は電源電圧VCCを受け、その他方電極はパッドPBの電極E1に接続される。パッドPBにボンディングワイヤWが接続されていない場合は、電極E1,E2間は絶縁されており、電極E2はHi-z状態になる。図3に示すように、パッドPBにボンディングワイヤWが接続されている場合は、ボンディングワイヤWの端部によって電極E1,E2間が短絡される。この場合は、電源電圧VCCが電極E1およびボンディングワイヤWの端部を介して電極E2に与えられる。パッドPBの電極E2は、Hi-z検出回路11に接続される。Hi-z検出回路11は、電極E2に電源電圧VCCが与えられているか否かを検出し、電極E2に電源電圧VCCが与えられていない場合は信号φ11をHレベルにし、電極E2に電源電圧VCCが与えられている場合は信号φ11をLレベルにする。換言すると、Hi-z検出回路11は、電極E2がHi-z状態にあるか否かを検出し、電極E2がHi-z状態にあるか場合は信号φ11をHレベルにし、電極E2がHi-z状態にない場合は信号φ11をLレベルにする。さらに換言すると、Hi-z検出回路11は、電極E1,E2間が絶縁されているか短絡されているかを検出し、電極E1,E2間が絶縁されている場合は信号φ11をHレベルにし、電極E1,E2間が短絡されている場合は信号φ11をLレベルにする。レジスタ12は、クロック信号CLKの立ち上がりエッジに応答してHi-z検出回路11の出力信号φ11を保持および出力する。レジスタ12の出力信号φ12は、内部回路13に与えられる。内部回路13は、信号φ12がHレベルである場合は、半導体チップ1が80端子のパッケージ3に搭載されたと判断し、80端子のマイクロコンピュータとして動作する。この場合、半導体チップ1およびパッケージ3は、80端子のマイクロコンピュータ4を構成する。また、内部回路13は、信号φ12がLレベルである場合は、半導体チップ1が100端子のパッケージ5に搭載されたと判断し、100端子のマイクロコンピュータとして動作する。この場合、半導体チップ1およびパッケージ5は、100端子のマイクロコンピュータ6を構成する。図4は、Hi-z検出回路11の構成を示す回路ブロック図である。図4において、Hi-z検出回路11は、PチャネルMOSトランジスタ20、NチャネルMOSトランジスタ21、インバータ22,23、ラッチ回路24,25、およびANDゲート26を含む。トランジスタ20,21は、電源電圧VCCのラインと接地電圧VSSのラインとの間に直列接続される。トランジスタ20,21のドレインは、パッドPBの電極E2に接続される。プルアップ信号φUは、インバータ22で反転されてトランジスタ20のゲートに与えられるとともに、ラッチ回路24の制御端子に直接与えられる。プルダウン信号φDは、トランジスタ21のゲートおよびラッチ回路25の制御端子に与えられる。トランジスタ20,21のドレインに現れる信号VE2は、ラッチ回路24の入力端子に与えられるとともに、インバータ23で反転されてラッチ回路25の入力端子に与えられる。ANDゲート26は、ラッチ回路24,25の出力信号を受け、それらの論理積信号を出力する。ANDゲート26の出力信号がHi-z検出回路11の出力信号φ11となる。図5a~dは、電極E2がHi-z状態にある場合電極E1,E2間が絶縁されている場合におけるHi-z検出回路11の動作を示すタイムチャートである。図5a~dにおいて、初期状態では信号φU,φD,φ11はともにLレベルにされている。このため、トランジスタ20,21はともに非導通状態にされている。ある時刻t1において、プルアップ信号φUがLレベルからHレベルに立ち上げれると、トランジスタ20が導通して信号VE2がHレベル電源電圧VCCにされる。また、ラッチ回路24は、プルアップ信号φUの立ち上がりエッジに応答して、Hレベルの信号VE2を保持および出力する。プルアップ信号φUがLレベルに立ち下げられた後、時刻t2において、プルダウン信号φDがLレベルからHレベルに立ち上げられと、トランジスタ21が導通して信号VE2がLレベル接地電圧VSSにされる。信号VE2は、インバータ23で反転されてラッチ回路25に与えられる。また、ラッチ回路25は、プルダウン信号φDの立ち上がりエッジに応答して、信号VE2の反転信号すなわちHレベルの信号を保持および出力する。ラッチ回路24,25の出力信号がともにHレベルになったので、ANDゲート26の出力信号φ11はHレベルになる。また図6a~dは、電極E2がHi-z状態にない場合電極E1,E2間が短絡されている場合におけるHi-z検出回路11の動作を示すタイムチャートである。図6a~dにおいて、電極E1,E2に電源電圧VCCが与えられているので、信号φVEはHレベルに固定されている。また、初期状態では信号φU,φD,φ11はともにLレベルにされている。このため、トランジスタ20,21はともに非導通状態にされている。ある時刻t1において、プルアップ信号φUがLレベルからHレベルに立ち上げれると、トランジスタ20が導通する。この場合、トランジスタ20が導通してもしなくても、信号VE2はHレベルに固定されている。また、ラッチ回路24は、プルアップ信号φUの立ち上がりエッジに応答して、Hレベルの信号VE2を保持および出力する。プルアップ信号φUがLレベルに立ち下げられた後、時刻t2において、プルダウン信号φDがLレベルからHレベルに立ち上げられと、トランジスタ21が導通する。この場合、抵抗素子10の抵抗値がトランジスタ21の導通抵抗値よりも十分に小さく設定されているので、トランジスタ21が導通しても信号VE2はHレベルのまま変化しない。信号VE2は、インバータ23で反転されてラッチ回路25に与えられる。また、ラッチ回路25は、プルダウン信号φDの立ち上がりエッジに応答して、信号VE2の反転信号すなわちLレベルの信号を保持および出力する。ラッチ回路24,25の出力信号がそれぞれHレベルおよびLレベルになったので、ANDゲート26の出力信号φ11はLレベルになる。図7は、半導体チップ1の全体構成を模式的に示す回路ブロック図である。図7において、半導体チップ1は半導体基板2を備える。半導体基板2に表面には、CPUCentralProcessingUnitコア30、ROMReadOnlyMemory31、RAMRandomAccessMemory32、周辺機能回路33、データ入出力回路I/O34,38、セレクタモジュール35、パッドPA,PB、および電源配線39が搭載されている。パッドPCは、図面および説明の簡単化のため省略されている。CPUコア30は、ROM31に格納されたプログラムを実行する。また、CPUコア30は、外部装置、ROM31、RAM32からデータを受け取り、そのデータを演算、加工した上で外部装置、ROM31、RAM32に出力する。周辺機能回路33は、半導体チップ1が80端子のパッケージ3に搭載されてレジスタ12の出力信号φ12がHレベルにされた場合は、データ入出力回路34およびパッドPAを用いてデータの入出力を行なう。周辺機能回路33は、データ信号DIAの入力を許可する場合は、入力イネーブル信号DOAを活性化レベルのHレベルにし、データ信号DOAの出力を許可する場合は、出力イネーブル信号OEAを活性化レベルのHレベルにする。データ入出力回路34は、図8に示すように、NANDゲート40、ゲート回路41、PチャネルMOSトランジスタ42、NチャネルMOSトランジスタ43、およびANDゲート44を含む。NANDゲート40およびゲート回路41の各々は、出力イネーブル信号OEAとデータ信号DOAを受ける。PチャネルMOSトランジスタ42は、電源電圧VCCのラインとパッドPAとの間に接続され、そのゲートはNANDゲート40の出力信号φ40を受ける。NチャネルMOSトランジスタ43は、パッドPAと接地電圧VSSのラインとの間に接続され、そのゲートはゲート回路41の出力信号φ41を受ける。ANDゲートの一方入力ノードはパッドPAに接続され、その他方入力ノードは入力イネーブル信号IEAを受け、データ信号DIAを出力する。データ信号DIAの入力を許可する場合は、出力イネーブル信号OEAが非活性化レベルのLレベルにされるとともに入力イネーブル信号IEAが活性化レベルのHレベルにされる。信号OEAがLレベルにされると、信号φ40,φ41がそれぞれHレベルおよびLレベルに固定され、トランジスタ42,43がともに非導通にされる。また、信号IEAがHレベルにされると、ANDゲート44はバッファとして動作し、外部からパッドPAを介して与えられたデータ信号DIAはANDゲート44を介して周辺機能回路33に与えられ、周辺機能回路33からたとえばCPUコア30に与えられる。データ信号DOAの出力を許可する場合は、入力イネーブル信号IEAが非活性化レベルのLレベルにされるとともに、出力イネーブル信号OEAが活性化レベルのHレベルにされる。入力イネーブル信号IEAが非活性化レベルのLレベルにされると、ANDゲート44の出力信号DIAがLレベルに固定される。また、信号OEAがHレベルにされると、NANDゲート40およびゲート回路41の各々がインバータとして動作し、データ信号DOAの反転信号がトランジスタ42,43のゲートに与えられる。データ信号DOがHレベルである場合は、トランジスタ42が導通するとともにトランジスタ43が非導通になり、パッドPAがHレベルにされる。データ信号DOAがLレベルである場合は、トランジスタ42が非導通になるとともにトランジスタ43が導通し、パッドPAがLレベルにされる。したがって、データ信号DOAは、パッドPAに出力される。データ入出力回路38も、データ入出力回路34と同じ構成である。図7に戻って、周辺機能回路33は、半導体チップ1が80端子のパッケージ3に搭載されてレジスタ12の出力信号φ12がHレベルにされた場合は、データ入出力回路38およびパッドPBを使用しない。また、周辺機能回路33は、半導体チップ1が100端子のパッケージ5に搭載されてレジスタ12の出力信号φ12がLレベルにされた場合は、データ入出力回路34およびパッドPAの他、データ入出力回路38およびパッドPBを用いてデータの入出力を行なう。周辺機能回路33は、データ信号DIBの入力を許可する場合は、入力イネーブル信号IEBを活性化レベルのHレベルにし、データ信号DOBの出力を許可する場合は、出力イネーブル信号OEBを活性化レベルのHレベルにする。セレクタモジュール35は、Hi-z検出回路11、レジスタ12、およびセレクタ36,37を含む。Hi-z検出回路11およびレジスタ12の構成および動作は、図2~図6で示した通りである。セレクタ36は、出力イネーブル信号OEBおよびLレベル接地電圧VSSの信号を受け、レジスタ12の出力信号φ12によって制御される。セレクタ36は、レジスタ12の出力信号φ12がHレベルである場合は出力イネーブル信号OEBの代わりにLレベルの信号をデータ入出力回路38に与え、レジスタ12の出力信号φ12がLレベルである場合は出力イネーブル信号OEBをデータ入出力回路38に与える。セレクタ37は、入力イネーブル信号IEBおよびLレベル接地電圧VSSの信号を受け、レジスタ12の出力信号φ12によって制御される。セレクタ37は、レジスタ12の出力信号φ12がHレベルである場合は入力イネーブル信号IEBの代わりにLレベルの信号をデータ入出力回路38に与え、レジスタ12の出力信号φ12がLレベルである場合は入力イネーブル信号IEBをデータ入出力回路38に与える。したがって、レジスタ12の出力信号φ12がHレベルである場合は、データ入出力回路38のトランジスタ42,43が非導通状態に固定され、ANDゲート44の出力信号がLレベルに固定され図8参照、データ信号の入出力は禁止される。また、レジスタ12の出力信号φ12がLレベルである場合は、信号OEB,IEBがセレクタ36,37を通過してデータ入出力回路38に与えられ、データ信号の入出力が可能になる。以上のように、この実施の形態1では、半導体チップ1が80端子のパッケージ3に搭載された場合は使用されず、半導体チップ1が100端子のパッケージ5に搭載された場合は使用されるパッドPBが2つの電極E1,E2に分割される。また、パッドPBの電極E2がHi-z状態である場合は半導体チップ1が80端子のパッケージ3に搭載されたと判断し、パッドPBの電極E2がHi-z状態でない場合は半導体チップ1が100端子のパッケージ3に搭載されたと判断する。したがって、半導体チップが搭載されたパッケージの端子数を設定するための専用パッドを設け、専用パッドと電源パッドまたは接地パッドをボンディングワイヤで接続していた従来に比べ、専用パッドの分だけチップ面積の低減される。また、専用パッドと電源パッドまたは接地パッドとを接続するボンディングワイヤが不要となり、その分のコストが削減される。また、専用パッドと電源パッドまたは接地パッドとの間のボンディングミスによって誤動作が発生するのを防止することができる。[実施の形態2]図9は、この発明の実施の形態2による半導体チップの要部を示す回路ブロック図であって、図2と対比される図である。実施の形態1の半導体チップ1では、80端子のパッケージ3に搭載された場合に使用されず、100端子のパッケージ5に搭載された場合に使用される20個のパッドPCのうちの1つのパッドPBをパッケージの端子数の判定に使用した。これに対して、この実施の形態2では、80端子のパッケージ3に搭載された場合に使用されず、100端子のパッケージ5に搭載された場合に使用される20個のパッドPCのうちの複数ここでは3つのパッドPB1~PB3をパッケージの端子数の判定に使用する。すなわち、この半導体チップは、パッドPB1~PB3、抵抗素子51~53、Hi-z検出回路54~56、ORゲート57、ANDゲート58,59,62、レジスタ60、EX-NORゲート61、および内部回路63を備える。パッドPB1~PB3の各々は、所定の間隔を開けて配置された2つの電極E1,E2を含む。抵抗素子51~53の一方電極は電源電圧VCCを受け、それらの他方電極はそれぞれパッドPB1~PB3の電極E1に接続される。パッドPB1~PB3の各々にボンディングワイヤWが接続されていない場合は、電極E1,E2間は絶縁されており、電極E2はHi-z状態になる。図10に示すように、パッドPB1~PB3の各々にボンディングワイヤWが接続されている場合は、ボンディングワイヤWの端部によって電極E1,E2間が短絡される。この場合は、電源電圧VCCが電極E1およびボンディングワイヤWの端部を介して電極E2に与えられる。パッドPB1~PB3の電極E2は、それぞれHi-z検出回路54~56に接続される。Hi-z検出回路54~56の各々の構成および動作は、Hi-z検出回路11と同じである。Hi-z検出回路54~56は、電極E2がHi-z状態にあるか否かを検出し、電極E2がHi-z状態にある場合はそれぞれ信号φ54~φ56をHレベルにし、電極E2がHi-z状態にない場合はそれぞれ信号φ54~φ56をLレベルにする。換言すると、Hi-z検出回路54~56は、電極E1,E2間が短絡されているか否かを検出し、電極E1,E2間が短絡されていない場合はそれぞれ信号φ54~φ56をHレベルにし、電極E1,E2間が短絡されている場合は信号φ54~φ56をLレベルにする。ORゲート57は、信号φ54~φ56を受け、それらの論理和信号φ57を出力する。ANDゲート58は、信号φ54~φ56を受け、それらの論理積信号φ58を出力する。ANDゲート59は、信号φ57,φ58を受け、それらの論理積信号φ59を出力する。レジスタ60は、クロック信号CLKの立ち上がりエッジに応答してANDゲート59の出力信号φ59を保持および出力する。レジスタ60の出力信号φ60は、内部回路63に与えられる。EX-NORゲート61は、信号φ57,φ58を受け、信号φ57,φ58の論理レベルが一致した場合は信号φ61をHレベルにし、信号φ57,φ58の論理レベルが一致しない場合は信号φ61をLレベルにする。ANDゲート62は、信号φ61とリセット信号REとの論理積信号φ62を出力する。リセット信号REは、内部回路63をリセットする場合に活性化レベルのLレベルにされる信号である。信号φ62は、内部回路63に与えられる。図9に示すように、半導体チップが80端子のパッケージ3に搭載されてパッドPB1~PB3の電極E1,E2間が短絡されていない場合は、Hi-z検出回路54~56の出力信号φ54~φ56がともにHレベルになり、信号φ57~φ62が全てHレベルになる。ただし、リセット信号REはHレベルに固定されているものとする。内部回路63は、信号φ60がHレベルである場合は、半導体チップが80端子のパッケージ3に搭載されたと判断し、80個のパッドPAを用いてマイクロコンピュータとして動作する。この場合、半導体チップおよびパッケージ3は、80端子のマイクロコンピュータ4を構成する。また、図10に示すように、半導体チップが100端子のパッケージ5に搭載されてパッドPB1~PB3の電極E1,E2間が短絡されている場合は、Hi-z検出回路54~56の出力信号φ54~φ56がともにLレベルになり、信号φ57~φ60が全てLレベルになり、信号φ61,φ62がHレベルになる。ただし、リセット信号REはHレベルに固定されているものとする。内部回路63は、信号φ60がLレベルである場合は、半導体チップが100端子のパッケージ5に搭載されたと判断し、100個のパッドPA,PB,PCを用いてマイクロコンピュータとして動作する。この場合、半導体チップおよびパッケージ5は、100端子のマイクロコンピュータ6を構成する。また、図10において、3つのパッドPB1~PB3のうちの1つまたは2つのパッドたとえばパッドPB3のボンディングが失敗されてパッドPB3の電極E1,E2が短絡されていない場合は、Hi-z検出回路56の出力信号φ56がHレベルになる。この場合は、信号φ57,φ58がそれぞれHレベルおよびLレベルになり、信号φ61,62がLレベルになって内部回路63がリセットされ、内部回路63の動作が停止される。この実施の形態2では、パッドPBのボンディングに失敗した場合に、内部回路63が誤動作するのを防止することができる。図11は、実施の形態2の変更例を示す回路ブロック図であって、図9と対比される図である。図11を参照して、この半導体チップが図9の半導体チップと異なる点は、スイッチSW1~SW3が追加されている点である。スイッチSW1~SW3の一方端子はそれぞれ抵抗素子51~53の他方端子に接続され、スイッチSW1~SW3の他方端子はそれぞれパッドPB1~PB3の電極E1に接続される。スイッチSW1~SW3は、ANDゲート62の出力信号φ62がLレベルである場合にオンし、ANDゲート62の出力信号φ62がHレベルである場合にオフする。半導体チップが80端子のパッケージ3と100端子のパッケージ5とのうちのいずれのパッケージに搭載されたかの判定は、リセット動作時に行なわれる。リセット動作時は、リセット信号REが活性化レベルのLレベルにされてANDゲート62の出力信号φ62がLレベルになる。これにより、スイッチSW1~SW3がオンし、パッドPB1~PB3の電極E1に電源電圧VCCが印加される。また、レジスタ60が活性化され、内部回路63がリセットされて非活性化される。Hi-z検出回路54~56によってパッドPB1~PB3の電極E2がHi-z状態であるか否かが検出され、検出結果である信号φ59がレジスタ60に保持され、レジスタ60の出力信号φ60が内部回路63に与えられる。ボンディングが正常に行なわれてEX-NORゲート61の出力信号φ61がHレベルである場合、リセット動作が終了してリセット信号REが非活性化レベルのHレベルにされると、ANDゲート62の出力信号φ62がHレベルになる。信号φ62がHレベルになると、スイッチSW1~SW3がオフしてパッドPB1~PB3への電圧印加が停止される。これにより、電源電圧VCCのラインから抵抗素子51~52およびパッドPB1~PB3を介して流れる漏れ電流を削減することができ、半導体チップの消費電流を低減化することができる。また、レジスタ60が非活性化されてレジスタ60の出力信号φ60の論理レベルが固定され、内部回路63のリセットが解除される。なお、ボンディングが正常に行なわれなかったためにEX-NORゲート61の出力信号φ61がLレベルになった場合は、リセット動作が終了してリセット信号REが非活性化レベルのHレベルにされても、ANDゲート62の出力信号φ62がLレベルになる。この場合は、スイッチSW1~SW3がオンし、内部回路63はリセット状態に維持される。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"