OTPマクロに対して書き込むデータを記憶する記憶部と、前記書き込むデータの書き込みを前記OTPマクロに実行させる第一の信号を印加し、前記OTPマクロが記憶しているデータの読み出しを前記OTPマクロに実行させる第二の信号を印加する制御部と、前記第二の信号に応じて前記OTPマクロから読み出されたデータと、前記記憶部が記憶するデータとを比較し、比較結果を出力する比較部とを有し、前記制御部は、前記比較結果が一致を示す場合、前記書き込むデータに関する処理を終了し、前記比較結果が不一致を示す場合、前記第一の信号及び前記第二の信号の印加を再度行う書込回路。前記第一の信号の印加の回数をカウントし、該回数が上限値に達した場合に前記制御部に通知を行うカウント部を有し、前記制御部は、前記比較部による比較結果が一致を示す場合、又は前記通知に応じて前記書き込むデータに関する処理を終了する請求項1記載の書込回路。前記書き込むデータにおいて、値が1であるビットのうちの一つのビットを1とし、他のビットを0としたデータを生成する生成部を有し、前記制御部は、前記生成部が生成したデータに関して前記第一の信号を印加し、前記比較部は、前記第二の信号に応じて前記OTPマクロから読み出されたデータと、前記記憶部が記憶するデータとのビット毎の排他的論理和を出力し、前記生成部は、前記ビット毎の排他的論理和をビット順に配列したデータにおいて、値が1であるビットのうちの一つのビットを1とし、他のビットを0としたデータを生成する請求項1又は2記載の書込回路。請求項1乃至3いずれか一項記載の書込回路を含む半導体集積回路。書込回路が、OTPマクロに対して書き込むデータを記憶部に記憶し、前記書き込むデータの書き込みを前記OTPマクロに実行させる第一の信号を印加し、前記OTPマクロが記憶しているデータの読み出しを前記OTPマクロに実行させる第二の信号を印加し、前記第二の信号に応じて前記OTPマクロから読み出されたデータと、前記記憶部が記憶するデータとを比較する処理を実行し、前記比較結果が一致を示す場合、前記書き込むデータに関する処理を終了し、前記比較結果が不一致を示す場合、前記第一の信号及び前記第二の信号の印加を再度行う書込方法。上記ProgramとREADとをLSIテスタに実行させるプログラムは、それぞれ別個のプログラムとして実装される。したがって、Programの実行開始時及びREADの実行開始時において、LSIテスタは、Program又はREADに応じたプログラムのロード等の初期化に時間を要するという問題がある。LSIテスタの使用コストは非常に高く、LSIテスタの使用時間に応じた使用コストがLSIの製造コストに上積みされる。したがって、LSIテスタの使用時間の短縮は、利益率の向上のためにも非常に重要である。そこで、1側面では、アンチヒューズ型のOTPメモリへの書き込み時間を短縮化することのできる書込回路、半導体集積回路、及び書込方法の提供を目的とする。一つの案では、書込回路は、OTPマクロに対して書き込むデータを記憶する記憶部と、前記書き込むデータの書き込みを前記OTPマクロに実行させる第一の信号を印加し、前記OTPマクロが記憶しているデータの読み出しを前記OTPマクロに実行させる第二の信号を印加する制御部と、前記第二の信号に応じて前記OTPマクロから読み出されたデータと、前記記憶部が記憶するデータとを比較し、比較結果を出力する比較部とを有し、前記制御部は、前記比較結果が一致を示す場合、前記書き込むデータに関する処理を終了し、前記比較結果が不一致を示す場合、前記第一の信号及び前記第二の信号の印加を再度行う。一態様によれば、アンチヒューズ型のOTPメモリへの書き込み時間を短縮化することができる。以下、図面に基づいて本発明の実施の形態を説明する。図3は、本発明の実施の形態におけるLSI及びLSIテスタの概略構成例を示す図である。同図において、LSILargeScaleIntegration10は、半導体集積回路の一例である。LSI10は、OTPマクロ11及び書込回路12等を含む。OTPマクロ11は、アンチヒューズ型酸化膜絶縁膜破壊型のOTPOneTimeProgrammableメモリを含む回路群である。書込回路12は、OTPメモリへのデータの書き込み及び書き込みの成否の確認等を実行する回路である。すなわち、LSI10には、OTPマクロ11の書き込み機能及び書き込みの成否の確認機能等が内蔵されている。LSIテスタ20は、一般的なLSIテスタである。LSIテスタ20は、例えば、CPU21、メモリ22、ドライバ回路23、及びレシーバ回路24等を含む。メモリ22は、LSI10のテスト用のプログラムテストプログラム等を記憶する。本実施の形態において、テストプログラムは、LSI10のOTPマクロ11に関する、データの書き込み及び書き込みの成否の確認等を書込回路12に実行させるプログラムである。CPU21は、当該テストプログラムに従って処理制御を実行する。例えば、CPU21は、LSI10の外部入力端子への信号の印加をドライバ回路23に実行させる。当該信号は、テストプログラムに実装されたパターンシーケンスに応じた信号である。CPU21は、また、レシーバ回路24によって受信される、LSI10の外部出力端子からの出力信号値に基づいて、パターンシーケンスの終了を判定する。なお、同図では、ドライバ回路23とLSI10とは2本の線で接続されている。当該線は模式的なものであり、当該線の数は、ドライバ回路23からLSI10へ入力される信号の種類の数を厳密に表現するものではない。レシーバ回路24とLSI10とを接続する線に関しても同様である。図4は、本発明の実施の形態のOTPマクロの構成例を示す図である。同図において、OTPマクロ11は、OTPメモリアレイ111、冗長セル行112、デコーダ113、コンパレータ114、データレジスタ115、冗長レジスタ116、及びコントローラ117等を含む。OTPメモリアレイ111は、同図の右側に拡大されて示されているように、一以上のOTPメモリセル以下、単にメモリセルという。が、一以上の行及び一以上の列を有する格子状に配列されたものである。各メモリセルMOSFETMetalOxideSemiconductorFieldEffectTransistorのゲートは、選択ビット線BLに接続され、各メモリセルのドレインは、選択ワード線WLに接続される。或るメモリセルにデータを書き込む場合、当該メモリセルのゲートが接続された選択ビット線BLと、当該メモリセルのドレインが接続された選択ワード線WL間に対して高電圧が印加される。同図では、太線で表現されている選択ビット線BL2と選択ワード線WL2間に高電圧が印加され、メモリセルdの酸化膜が破壊された様子が示されている。冗長セル行112は、OTPメモリアレイ111内の一部のメモリセルが故障した場合に、代替されるメモリセルの集合である。デコーダ113は、OTPメモリアレイ111へのデータの書き込み時又はOTPメモリアレイ111からのデータの読み出し時において、Address信号の示すアドレスに対応する選択ビット線BL及び選択ワード線WLを選択する回路である。コンパレータ114は、OTPメモリアレイ111からのデータの読み出し時において、OTPメモリアレイ111より出力される電流の特性に基づいて、読み出し対象とされたメモリセルに記憶されていた値が1であるか0であるかを判定し、判定結果を出力する回路である。すなわち、コンパレータ114によってアナログからデジタルへの変換が行われる。データレジスタ115は、データの書き込み時において、OTPマクロ11の外部より印加されるData信号データ入力信号が示す書込データを記憶し、データの読み出し時において、コンパレータ114より出力されるデータを記憶する回路である。データの読み出し時においてデータレジスタ115に記憶されたデータは、OTPマクロ11の外部に出力される。データレジスタ115は、例えば、データを記憶するための一以上のフリップフロップを含む。冗長レジスタ116は、冗長セル行112に含まれるメモリセルが使用される場合に、OTPメモリアレイ111のいずれのメモリセルが、冗長セル行112のいずれのメモリセルによって代替されるのかを示す情報を記憶する回路である。なお、冗長セル行112及び冗長レジスタ116は、OTPマクロ11の冗長性を確保するための回路であるため、OTPマクロ11に含まれていなくてもよい。コントローラ117は、Read信号、Write信号、又はPGM信号等の入力をOTPマクロ11の外部より受け付け、各信号に応じた制御を行う。Read信号は、データの読み出し命令を示す信号である。Write信号は、データレジスタ115への書込データの設定書き込み命令を示す信号である。PGM信号は、ビット選択線BL及びワード選択線間に印加される高電圧の信号である。図5は、OTPマクロへの書込データの書き込み動作を説明するためのタイミングチャートである。Data信号が有効な値すなわち、書込データを示すようになった後、Write信号が所定時間Twの間印加されると、データレジスタ115に書込データが記憶される。続いて、Address信号が有効な値すなわち、書込データを書き込むアドレスを示すようになった後、PGM信号が所定時間Tpgmの間印加されると、デコーダ113は、PGM信号の電圧をAddress信号の示すアドレスに対応する選択ビット線BL及び選択ワード線WL間に印加する。その結果、当該アドレスに対応するメモリセルに書込データが書き込まれる。図6は、OTPマクロからのデータの読み出し動作を説明するためのタイミングチャートである。Address信号が有効な値すなわち、読み出し先のアドレスを示すようになった後、Read信号が所定時間tRP間印加されると、コンパレータ114は、Address信号が示すアドレスに対応するメモリセルの電流特性に応じた値0又は1を出力する。コンパレータ114より出力された値は、データレジスタ115に記憶される。Read信号が印加されてから所定時間tACC経過後に、データレジスタ115に記憶されたデータを示す信号Qがデータレジスタ115より出力される。図7は、第一の実施の形態の書込回路の構成例を示す図である。同図において、書込回路12は、ステートマシン121、制御回路122、比較データ記憶部123、設定データ生成回路124、比較器125、及びカウンタ126等を含む。なお、第一の実施の形態では、便宜上、書込データの情報量ビット数が、1ビットである場合について説明する。ステートマシン121は、書込回路12の動作状態を記憶する回路である。ステートマシン121は、例えば、二つのフリップフロップを含み、2ビットの情報量で、set状態、read状態、write状態、及びend状態等の4通りの動作状態を表現する。set状態とは、書込データを比較データ記憶部123とにセットすべき記憶させるべき状態である。read状態は、OTPメモリアレイ111に書き込まれたデータを読み出すべき状態である。write状態は、比較データ記憶部123に記憶されている書込データをデータレジスタ115に記憶させ、データレジスタ115に記憶されている書込データを、OTPメモリアレイ111に書き込むべき状態である。end状態は、一つのパターンシーケンスを終了すべき状態である。ステートマシン121には、RST信号及びクロック信号がLSIテスタ20より入力され、制御回路122よりMode信号が入力される。RST信号の入力に応じ、ステートマシン121の記憶値は00に初期化リセットされる。後述されるように00は、set状態を示す。CLK信号の入力に応じ、ステートマシン121は、現在の記憶値を制御回路122に出力する。Mode信号の入力に応じ、ステートマシン121は、Mode信号の値と、現在の動作状態記憶値とに基づいて、次に遷移すべき動作状態を判定し、当該動作状態に応じた値を記憶する。ステートマシン121は、現在の記憶値すなわち、動作状態を示すSt信号を、制御回路122に出力する。比較データ記憶部123は、set状態において、FF_CLK信号が入力されると、LSIテスタ20より入力されているData信号が示す書込データを記憶する。第一の実施の形態において、書込データの情報量は1ビットであるため、比較データ記憶部123は、例えば、一つのフリップフロップである。比較データ記憶部123が記憶する書込データは、OTPメモリアレイ111への書込データの書き込みの成否の確認のために用いられる。比較器125は、read状態において、OTPメモリアレイ111より読み出されデータレジスタ115に記憶されているデータと、比較データ記憶部123に記憶されている書込データとを比較し、比較結果を示す信号を出力する。具体的には、比較器125は、一つのXORゲートを含む。比較器125は、OTPメモリアレイ111より読み出されデータレジスタ115に記憶されているデータと、比較データ記憶部123に記憶されている書込データとの排他的論理和を演算し、演算結果を示すCmp信号を出力する。したがって、Cmp信号の0は、比較対象のデータの一致を示し、1は比較対象のデータの不一致を示す。Cmp信号は、制御回路122、設定データ生成回路124、及びLSIテスタ20に入力される。設定データ生成回路124は、set状態において、比較データ記憶部123に記憶されている書込データに基づいて、データレジスタ115に設定する記憶させるデータ以下、設定データという。を生成する回路である。生成された設定データは、write状態において、データレジスタ115に設定される。なお、書込データが1ビットである第一の実施の形態において、設定データ生成回路124は、比較データ記憶部123に記憶された書込データを、そのまま設定データとすることも可能である。設定データ生成回路124は、また、1回目のwrite状態以降のread状態において、比較器125より出力されるCmp信号の値を設定データとする。カウンタ126は、OTPメモリアレイ111への書込データの書き込み回数をカウント計数する回路である。カウンタ126は、制御回路122より出力されるCNT_RST信号の入力に応じ、書き込み回数を0に初期化する。カウンタ126は、制御回路122より出力されるCNT_CLK信号の入力に応じ、書き込み回数に1を加算する。カウンタ126は、書き込み回数が上限値に達すると、制御回路122に対して通知を行う。具体的には、カウンタ126は、出力するMax信号の値を1にする。Max信号の値は、書き込み回数が上限値に達していない場合は、0とされる。カウンタ126によって、書込データの書き込み回数を所定回数内に限定することができ、書き込み酸化膜の破壊が困難なOTPマクロ11に対して消費される時間を抑制することができる。制御回路122は、ステートマシン121が示す動作状態等に応じた制御を行う回路である。制御回路122の動作については、図8を参照しつつ説明する。図8は、第一の実施の形態の制御回路とステートマシンとの論理の一例を説明するための図である。同図では、行方向において動作状態が区別されており、列方向但し、4列目以降において、制御回路122の制御内容すなわち、制御回路122が出力する信号の状態が示されている。信号の状態においてPはパルス信号の印加を示す。1列目は、ステートマシン121より制御回路122に入力されるSt信号の値を2ビットで示す。なお、本実施の形態では、当該値に対して、St信号の値であることを示す符号sが先頭に付される。2列目は、St信号の各値が、set状態、read状態、write状態、及びend状態のいずれに該当するのかを示す。なお、set状態、read状態、write状態、及びend状態は、説明の便宜上、St信号の各値に付与された名称である。3列目は、4列目以降に示される制御が実行された後の動作状態の遷移先を示す。制御回路122に入力されるSt信号の値がs00である場合すなわち、set状態である場合、制御回路122は、LSIテスタ20より入力されるMD信号の値が0であれば、FF_CLK信号を印加する。その結果、比較データ記憶部123には、Data信号が示す書込データが記憶される。また、比較データ記憶部123に記憶された書込データに基づいて、設定データ生成回路124によって設定データが生成される。但し、設定データの値は、書込データと同じである。また、制御回路122は、MD信号の値が0以外であれば、CNT_RST信号を印加すると共に、Mode信号の値を1にする。Mode信号の値が1となった後のCLK信号の入力に応じ、ステートマシン121は、Mode信号の値1と、現在の記憶値s00との組み合わせに基づいて、記憶値をs01に変更する。したがって、制御回路122に入力されるSt信号の値は、s01となる。なお、MD信号は、書込回路12の動作状態を強制的に遷移させるために、LSIテスタ20から書込回路12に入力される信号である。制御回路122に入力されるSt信号の値がs01である場合すなわち、read状態である場合、制御回路122は、Read信号を印加すると共に、Mode信号の値を1にする。その結果、データレジスタ115には、OTPメモリアレイ111において、Address信号が示すアドレスに対応するメモリセルに記憶されている値が記憶される読み出される。また、read状態へ遷移後のCLK信号の入力に応じ、ステートマシン121は、Mode信号の値1と、現在の記憶値s01との組み合わせに基づいて、記憶値をs10に変更する。したがって、制御回路122に入力されるSt信号の値はs10となる。制御回路122に入力されるSt信号の値がs10である場合すなわち、write状態である場合において、比較器125から入力されるCmp信号の値が0であるときは、制御回路122は、Mode信号の値を1にすると共に、END信号を出力する。Cmp信号の値が0以外であって、カウンタ126から入力されるMax信号の値が1であるときも、制御回路122は、Mode信号の値を1にすると共に、END信号を出力する。その結果、write状態へ遷移後のCLK信号の入力に応じ、ステートマシン121は、Mode信号の値1と、現在の記憶値s10との組み合わせに基づいて、記憶値をs11に変更する。したがって、制御回路122に入力されるSt信号の値はs11となる。また、END信号は、LSIテスタ20に入力され、CPU21は、パターンシーケンスの終了書込データの書き込みの終了を判定する。また、制御回路122に入力されるSt信号の値がs10である場合において、比較器125から入力されるCmp信号の値が0以外であり、かつ、カウンタ126から入力されるMax信号の値が0であるときは、制御回路122は、Write信号及びPGM信号を印加する。Write信号の印加に応じ、設定データ生成回路124に生成された設定データがデータレジスタ115に設定される。また、高電圧のPGM信号の印加に応じ、データレジスタ115に設定された書込データについて、OTPメモリアレイ111においてAddress信号の示すアドレスに対応するメモリセルに対する書き込みが行われる。すなわち、当該メモリセルに係る酸化膜の破壊が実行される。なお、図8では、Write信号とPGM信号とは、一つの列に統合されているが、これは、write状態においてWrite信号とPGM信号とが印加されることを示すものであり、Write信号とPGM信号が同時に印加されることを示すものではない。図5において説明したように、Write信号とPGM信号との印加のタイミングには多少のずれがある。また、本実施の形態では、制御回路122より高電圧のPGM信号が印加される例が示されているが、PGM信号は、LSIテスタ20より供給されてもよい。この場合、制御回路122は、PGM信号をOTPマクロ11に印加するか否かを制御するための制御信号をPGM信号の代わりに印加してもよい。具体的には、LSIテスタ20からPGM信号が供給される信号線と、制御回路122からの当該制御信号が供給される信号とはANDゲートに接続され、ANDゲートによる論理積の演算結果がOTPマクロに入力されるようにすればよい。そうすることにより、制御回路122は、制御信号の値を1にすることにより、高電圧のPGM信号をOTPマクロ11に印加することができる。制御回路122は、また、write状態において、CNT_CLK信号を印加する。CNT_CLK信号の印加に応じ、カウンタ126は、書き込み回数に1を加算する。制御回路122は、更に、Mode信号の値を0にする。その結果、write状態へ遷移後のCLK信号の入力に応じ、ステートマシン121は、Mode信号の値0と、現在の記憶値s10との組み合わせに基づいて、記憶値をs01に変更する。したがって、制御回路122に入力されるSt信号の値はs01となる。すなわち、制御回路122に入力されるSt信号の値がs10である場合において、比較器125から入力されるCmp信号の値が0以外であり、かつ、カウンタ126から入力されるMax信号の値が0であるときは、Write信号及びPGM信号の印加と、Read信号の印加とが繰り返される。制御回路122に入力されるSt信号の値がs11である場合すなわち、end状態である場合、制御回路122は、書込データに関する処理を終了する。具体的には、制御回路122は、END信号を印加する。END信号は、LSIテスタ20に入力される。LSIテスタ20は、END信号が入力されると、パターンシーケンスを終了させる。続いて、書込回路12の動作の一例を、タイミングチャートを用いて説明する。図9は、第一の実施の形態の書込回路の動作の一例を説明するためのタイミングチャートである。なお、同図において、書込データの値は1であるとする。また、同図は、2回のPGM信号の印加で、書き込み酸化膜の破壊が成功した例を示す。まず、LSIテスタ20よりRST信号がステートマシン121に印加される。RST信号の印加に応じ、ステートマシン121は、記憶値をs00に初期化する。すなわち、書込回路12はset状態となる。続いて、LSIテスタ20は、CLK信号の印加を開始する。また、LSIテスタは、Data信号及びAddress信号の値を有効化validする。すなわち、Data信号は、書込データの値を示し、Address信号の値は、書き込み先のアドレスを示すようになる。また、LSIテスタ20は、MD信号の値を0にする。CLK信号の印加に応じて、制御回路122には値がs00であるSt信号が入力される。制御回路122は、St信号の値がs00であり、かつ、MD信号の値は0であることに基づいて、FF_CLK信号を印加する。FF_CLK信号の印加に応じ、比較データ記憶部123は、Data信号が示す値すなわち、書込データを記憶する。また、設定データ生成回路124は、比較データ記憶部123に記憶された書込データと同じ値の設定データを生成する。続いて、LSIテスタ20は、MD信号の値を1にする。MD信号の値が1になったことに応じ、制御回路122は、CNT_RST信号を印加すると共に、Mode信号の値を1にする。CNT_RST信号の印加に応じ、カウンタ126は、書き込み回数の値を0に初期化する。Mode信号の値が1になった後のCLK信号の入力に応じ、ステートマシン121は、Mode信号の値1と現在の記憶値s00との組み合わせに基づいて、記憶値をs01に変更する。次のクロック信号の入力に応じ、ステートマシン121は、値がs01であるSt信号を、制御回路122に出力する。制御回路122は、St信号の値がs01であることに基づいて、Read信号を印加する。制御回路122は、また、Mode信号の値を1のままとする。Read信号の印加に応じ、データレジスタ115には、OTPメモリアレイ111において、Address信号が示すアドレスに対応するメモリセルに記憶されている値が記憶される読み出される。この段階では、いずれのメモリセルにも書き込みは行われていないため、0が読み出される。次のCLK信号の入力に応じ、ステートマシン121は、Mode信号の値1と現在の記憶値s01との組み合わせに基づいて、記憶値をs10に変更する。更に、次のCLK信号の入力に応じ、ステートマシン121は、値がs10であるSt信号を、制御回路122に出力する。また、比較器125は、データレジスタ115が記憶する値0と比較データ記憶部123が記憶する値1との排他的論理和である1を示すCmp信号を出力する。設定データ生成回路124は、Cmp信号の値を設定データとする。但し、書込データが1ビットの場合、Cmp信号の値1によって設定データが更新されたとしても、設定データの値は、書込データと同じである。なお、この段階において、書き込み回数は上限例えば、5回に達していないため、カウンタ126から出力されるMax信号の値は0である。制御回路122は、St信号の値がs10であり、Cmp信号の値が1であり、Max信号の値が0であることに基づいて、Write信号及びPGM信号を印加する。Write信号の印加に応じ、設定データ生成回路124によって生成された設定データは、データレジスタ115に設定される。また、PGM信号の印加に応じ、データレジスタ115に記憶された書込データについて、OTPメモリアレイ111においてAddress信号の示すアドレスに対応するメモリセルに対する書き込みが行われる。但し、ここでは、書き込みに失敗したこととする。すなわち、当該メモリセルに係る酸化膜は破壊されなかったこととする。制御回路122は、また、CNT_CLK信号を印加する。CNT_CLK信号の印加に応じ、カウンタ126は、書き込み回数に1を加算する。制御回路122は、更に、Mode信号の値を0にする。ステートマシン121は、Mode信号の値0と、現在の記憶値s10との組み合わせに基づいて、記憶値をs01に変更する。次のCLK信号の入力に応じ、ステートマシン121は、値がs01であるSt信号を、制御回路122に出力する。制御回路122は、St信号の値がs01であることに基づいて、Read信号を印加する。制御回路122は、また、Mode信号の値を1にする。Read信号の印加に応じ、データレジスタ115には、OTPメモリアレイ111において、Address信号が示すアドレスに対応するメモリセルに記憶されている値が記憶される読み出される。前回の書き込み時において。当該メモリセルへの書き込みは失敗しているため、0が読み出される。次のCLK信号の入力に応じ、ステートマシン121は、Mode信号の値1と、現在の記憶値s01との組み合わせに基づいて、記憶値をs10に変更する。更に、次のCLK信号の入力に応じ、ステートマシン121は、値がs10であるSt信号を、制御回路122に出力する。また、比較器125は、データレジスタ115が記憶する値0と比較データ記憶部123が記憶する値1との排他的論理和である1を示すCmp信号を出力する。設定データ生成回路124は、Cmp信号の値を設定データとする。なお、この段階において、書き込み回数は上限に達していないため、カウンタ126から出力されるMax信号の値は0である。制御回路122は、St信号の値がs10であり、Cmp信号の値が1であり、Max信号の値が0であることに基づいて、Write信号及びPGM信号を印加する。Write信号の印加に応じ、設定データ生成回路124によって生成された設定データは、データレジスタ115に設定される。また、PGM信号の印加に応じ、データレジスタ115に記憶された書込データについて、OTPメモリアレイ111においてAddress信号の示すアドレスに対応するメモリセルに対する書き込みが行われる。ここでは、書き込みに成功したこととする。すなわち、当該メモリセルに係る酸化膜は破壊されたこととする。制御回路122は、また、CNT_CLK信号を印加する。CNT_CLK信号の印加に応じ、カウンタ126は、書き込み回数に1を加算する。制御回路122は、更に、Mode信号の値を0にする。ステートマシン121は、Mode信号の値0と、現在の記憶値s10との組み合わせに基づいて、記憶値をs01に変更する。次のCLK信号の入力に応じ、ステートマシン121は、値がs01であるSt信号を、制御回路122に出力する。制御回路122は、St信号の値がs01であることに基づいて、Read信号を印加する。制御回路122は、また、Mode信号の値を1にする。Read信号の印加に応じ、データレジスタ115には、OTPメモリアレイ111において、Address信号が示すアドレスに対応するメモリセルに記憶されている値が記憶される読み出される。前回の書き込み時において。当該メモリセルへの書き込みは成功しているため、1が読み出される。次のCLK信号の入力に応じ、ステートマシン121は、Mode信号の値1と、現在の記憶値s01との組み合わせに基づいて、記憶値をs10に変更する。更に、次のCLK信号の入力に応じ、ステートマシン121は、値がs10であるSt信号を、制御回路122に出力する。また、比較器125は、データレジスタ115が記憶する値1と比較データ記憶部123が記憶する値1との排他的論理和である0を示すCmp信号を出力する。制御回路122は、St信号の値がs10であることに基づいて、Mode信号の値を1のままとする。その結果、次のCLK信号の入力に応じ、ステートマシン121は、Mode信号の値1と、現在の記憶値s10との組み合わせに基づいて、記憶値をs11に変更する。ステートマシン121は、値がs11であるSt信号を、制御回路122に出力する。制御回路122は、St信号の値がs11であることに基づいて、END信号を1にする。すなわち、制御回路122は、書込データの書き込みを終了させる。書込回路12が上記のような動作を行うため、本実施の形態のLSIテスタ20CPU21は、例えば、図10に示される処理を実行すればよい。図10は、LSIテスタが実行する処理の処理手順の一例を説明するためのフローチャートである。ステップS101において、CPU21は、初期化処理を実行する。初期化処理では、RST信号の印加が行われる。続いて、CPU21は、LSI10に対して、CLK信号の印加を開始し、Data信号及びAddress信号を有効化するS102。CLK信号、Data信号、及びAddress信号の印加は、LSI10より入力されるEND信号の値が1となるまで継続される。なお、CPU21は、CLK信号、Data信号、及びAddress信号の印加の開始後、所定のタイミングでMD信号を印加する。書込回路12の状態を、set状態からread状態へ遷移させるためである。MD信号の印加は、所定時間経過後に停止される。CPU21は、LSI10より入力されるEND信号の値が1になったことを検出するとS103でYes、LSI10より入力されるCmp信号の値は0であるか否かを判定するS104。Cmp信号の値が0である場合S104でYes、CPU21は、書込データの書き込みは成功したと判定するPASS。一方、Cmp信号の値が1である場合S104でNo、CPU21は、書込データの書き込みは失敗したと判定するFAIL。上述したように、第一の実施の形態によれば、LSI10に搭載された書込回路12によって書込データの書き込み及び書き込みの成否の確認が実行される。したがって、LSIテスタ20において、書き込み用のパターンシーケンスが実装されたプログラムと、読み出し用のパターンシーケンスが実装されたプログラムとを切り替える必要はない。すなわち、図10に示されるパターンシーケンスを実行する一つのプログラムが実行されればよい。その結果、OTPマクロ11に対する書込データの書き込み時間を短縮化することができる。したがって、LSIテスタ20の使用時間占有時間を削減することができ、LSI10の製造コストの削減も期待することができる。また、書き込み用のパターンシーケンスが実装されたプログラムと、読み出し用のパターンシーケンスが実装されたプログラムとを切り替える場合はオペレータによる監視が必要とされるが、本実施の形態では、斯かる切り替えは不要であるため、人件費の削減も期待できる。次に、第二の実施の形態について説明する。第二の実施の形態では、第一の実施の形態と異なる点に関して説明する。したがって、第二の実施の形態において特に言及されない点については、第一の実施の形態と同様でよい。図11は、第二の実施の形態の書込回路の構成例を示す図である。第二の実施の形態では、OTPメモリアレイにおける1ワードが、複数ビットである場合について説明する。本実施の形態においてワードとは、一つのアドレスに対応する情報量の単位をいう。1ワードが複数ビットであることにより、書込データは、複数ビットここでは、便宜上、3ビットとする。となる。したがって、OTPマクロ11のデータレジスタ115は、3ビット分データを記憶可能なように、3つのフリップフロップを含む。また、書込回路12aは、比較データ記憶部123、比較器125、及び設定データ生成回路124が拡張されている。具体的には、比較データ記憶部123は、3ビットの書込データを記憶可能とするため、三つのフリップフロップを含む。比較器125は、3ビットのデータの比較を可能とするため、各ビットに対応する三つのXORゲートと一つのORゲートとを含む。すなわち、Nビット目に対応するXORゲートは、比較データ記憶部123のNビット目のフリップフロップが記憶するデータと、データレジスタ115のNビット目のフリップフロップが記憶するデータとの排他的論理和を演算する。演算結果は、ORゲートに出力される。ORゲートは、三つの排他的論理和の演算結果の論理和を演算し、演算結果を示すCmp信号を出力する。全てのビットに関して比較対象のデータが一致した場合すなわち、書き込みに成功した場合、三つの排他的論理和の演算結果は、それぞれ0となる。したがって、その論理和であるCmp信号の値は0となる。一方、いずれかのビットに関して比較対象のデータが一致しない場合すなわち、書き込みに失敗した場合、当該ビットに関する排他的論理和は1となる。したがって、1を含む論理和であるCmp信号の値は、1となる。設定データ生成回路124は、比較データ記憶部123に記憶されている3ビットの書込データに基づいて、3ビットの設定データを生成する。本実施の形態では、最下位一番右のビットを0ビット目と呼ぶ。したがって、3ビットの各ビットは、右のビットから順に、0ビット目、1ビット目、2ビット目と呼ばれる。設定データ生成回路124は、書込データの0ビット目の値を、設定データの0ビット目の値とする。1ビット目以降のNビット目に関して、設定データ生成回路124は、書込データのN-1ビット目以下の各ビットの値の論理和が1であれば、0を設定データのNビット目の値とする。設定データ生成回路124は、当該論理和が0であれば、書込データのNビット目の値を、設定データのNビット目の値とする。具体的には、N=1の場合、N-1ビット以下の各ビットは、0ビット目のみである。したがって、設定データの1ビット目の値は、書込データの0ビット目の値が1であれば0となり、書込データの0ビット目の値が0であれば書込データの1ビット目の値となる。N=2の場合、N-1ビット以下のビットは、0ビット目及び1ビット目である。したがって、設定データの2ビット目の値は、書込データの0ビット目及び1ビット目の値の論理和が1であれば0となり、書込データの0ビット目及び1ビット目の値の論理和が0であれば、書込データの2ビット目の値となる。なお、書込データのビット数が4ビット以上である場合も、同様である。その結果、設定データ生成回路124によって生成される設定データは、最大で1つのビットにのみ1が含まれる3ビットのデータとなる。具体的に、書込データが101である場合に生成される設定データについて説明する。この場合、設定データの0ビット目の値は、書込データの0ビット目での値あるから1である。設定データの1ビット目の値は、書込データの0ビット目の値は1であるから、0である。設定データの2ビット目の値は、書込データの0ビット目及び1ビット目の値の論理和は1であるから0である。したがって、設定データは、001となる。また、書込データが111である場合に生成される設定データについて説明する。この場合、設定データの0ビット目は、書込データの0ビット目での値あるから1である。設定データの1ビット目の値は、書込データの0ビット目の値は1であるから、0である。設定データの2ビット目の値は、書込データの0ビット目及び1ビット目の値の論理和は1であるから0である。したがって、設定データは、001となる。このように、設定データが最大で1つのビットにのみ1が含まれるデータとされるのは、OTPマクロ11において一回のwrite状態においてすなわち、一回のWrite信号及びPGM信号の印加によって書き込みを行えるのは、1ビット分だけであるからである。換言すれば、データレジスタ115への記憶対象設定対象として許容されるデータは、最大で1つのビットにのみ1が含まれるデータであるからである。但し、設定データに、1が含まれるが最大で1ビットのみの制限があるため、他のビットの1をOTPメモリアレイ111に書き込むことができない。そこで、設定データ生成回路124は、1回目のwrite状態以降のread状態では、比較器125の各XORゲートより出力される値をビット順に配列したデータに関して、比較データ記憶部123が記憶する書込データに対する演算と同様の演算を行う。当該演算結果は、1回目のwrite状態以降のread状態の設定データとされる。すなわち、2回目以降のwrite状態では、比較器125の各XORゲートより出力される値に基づく設定データが、データレジスタ115に設定される。なお、比較データ記憶部123が記憶する書込データ、又は比較器125の各XORゲートより出力される値をビット順に配列したデータにおいて、値が1であるビットのうちの一つのビットを1とし、他のビットを0としたデータであれば、他の方法によって設定データが生成されてもよい。以上に基づいて、書込回路12aの動作を説明する。第二の実施の形態において制御回路122とステートマシン121との論理は、第一の実施の形態図8と同様である。ここでは、書込データは、101であるとして説明する。したがって、set状態において、比較データ記憶部123には、101が設定される。設定データ生成回路124は、書込データ101に基づいて、設定データ001を生成する。続いて、read状態に遷移すると、制御回路122は、Read信号を印加する。Read信号の印加に応じ、データレジスタ115には、OTPメモリアレイ111においてAddress信号が示すアドレスに対応するワードに係るメモリセル群に記憶されているデータが読み出される。一度も書き込みが行われていない場合、000が読み出される。比較器125は、読み出されたデータ000と、書込データ101とを比較する。両者は異なるため、1を示すCmp信号が比較器125より出力される。また、比較器125の各XORゲートからは、ビットごとの排他的論理和の演算結果が、設定データ生成回路124に出力される。000と101とのビットごとの排他的論理和は、101となる。設定データ生成回路124は、101に基づいて設定データ001を生成する。続いて、write状態に遷移すると、制御回路122は、Write信号及びPGM信号を印加する。Write信号に応じて、データレジスタ115には、設定データ001が設定される。また、PGM信号に応じて、OTPメモリアレイ111において、Address信号が示すアドレスに対応するワードの0ビット目に対応するメモリセル対して、1の書き込みが行われる。ここでは、書き込みに成功したこととする。続いて、read状態に遷移し、データレジスタ115には、OTPメモリアレイ111において、Address信号が示すアドレスに対応するワードに係るメモリセル群に記憶されているデータが読み出される。ここでは、001が読み出される。比較器125は、読み出されたデータ001と、書込データ101とを比較する。両者は異なるため、1を示すCmp信号が比較器125より出力される。また、比較器125の各XORゲートからは、ビットごとの排他的論理和の演算結果が、設定データ生成回路124に出力される。001と101とのビットごとの排他的論理和は、100となる。設定データ生成回路124は、100に基づいて設定データ100を生成する。続いて、write状態に遷移すると、制御回路122は、Write信号及びPGM信号を印加させる。Write信号に応じて、データレジスタ115には、設定データ100が設定される。また、PGM信号に応じて、OTPメモリアレイ111において、Address信号が示すアドレスに対応するワードの2ビット目に対応するメモリセル対して、1の書き込みが行われる。ここでは、書き込みに成功したこととする。続いて、read状態に遷移し、データレジスタ115には、OTPメモリアレイ111において、Address信号が示すアドレスに対応するワードに係るメモリセル群に記憶されているデータが読み出される。ここでは、101が読み出される。比較器125は、読み出されたデータ101と、書込データ101とを比較する。両者は一致するため、0を示すCmp信号が比較器125より出力される。Cmp信号の値が0となったためend状態に遷移し、制御回路122は、END信号を印加する。その結果、書込データ101の書き込みは終了する。上述したように、第二の実施の形態によれば、書込データが複数ビットである場合にも、第一の実施と同様の効果を得ることができる。なお、上記各実施の形態では、複数ビット又は複数ワードに関してデータを書き込む場合、ビット毎又はワード毎に、Address信号及びData信号が入力される必要がある。但し、全アドレス又は全ワード分の書込データが、予め例えば、図10の初期化処理において、書込回路12書込回路12aも含む。内に記憶されるようにしてもよい。この場合、全アドレス分の書込データは、全アドレス分に拡張された比較データ記憶部123に記憶されてもよい。又は、書込回路12にSRAMStaticRandomAccessMemoryを追加し、当該SRAMに全アドレス分の書込データが記憶されてもよい。また、書き込み回数がMax回数に達した場合に、end状態に遷移するのではなく、書き込みに失敗しているビットに関して冗長セル行112への書き込みが行われるようにしてもよい。この場合、例えば、冗長セル行112への書き込みを示す新たな状態冗長write状態という。が定義されればよい。冗長write状態が定義されることで、動作状態の種類は5つとなるので、ステートマシン121は、3ビットによって各状態を示す値を記憶すればよい。write状態において、Comp信号の値が0ではなく、かつ、Max信号の値が1である場合に、冗長write状態に遷移するようにすればよい。なお、本実施の形態において、比較データ記憶部123は、比較部の一例である。制御回路122は、制御部の一例である。Write信号及びPGM信号は、第一の信号の一例である。Read信号は、第二の信号の一例である。比較器125は、比較部の一例である。カウンタ126は、カウント部の一例である。設定データ生成部124は、生成部の一例である。以上、本発明の実施例について詳述したが、本発明は斯かる特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。以上の説明に関し、更に以下の項を開示する。付記1OTPマクロに対して書き込むデータを記憶する記憶部と、前記書き込むデータの書き込みを前記OTPマクロに実行させる第一の信号を印加し、前記OTPマクロが記憶しているデータの読み出しを前記OTPマクロに実行させる第二の信号を印加する制御部と、前記第二の信号に応じて前記OTPマクロから読み出されたデータと、前記記憶部が記憶するデータとを比較し、比較結果を出力する比較部とを有し、前記制御部は、前記比較結果が一致を示す場合、前記書き込むデータに関する処理を終了し、前記比較結果が不一致を示す場合、前記第一の信号及び前記第二の信号の印加を再度行う書込回路。付記2前記第一の信号の印加の回数をカウントし、該回数が上限値に達した場合に前記制御部に通知を行うカウント部を有し、前記制御部は、前記比較部による比較結果が一致を示す場合、又は前記通知に応じて前記書き込むデータに関する処理を終了する付記1記載の書込回路。付記3前記書き込むデータにおいて、値が1であるビットのうちの一つのビットを1とし、他のビットを0としたデータを生成する生成部を有し、前記制御部は、前記生成部が生成したデータに関して前記第一の信号を印加し、前記比較部は、前記第二の信号に応じて前記OTPマクロから読み出されたデータと、前記記憶部が記憶するデータとのビット毎の排他的論理和を出力し、前記生成部は、前記ビット毎の排他的論理和をビット順に配列したデータにおいて、値が1であるビットのうちの一つのビットを1とし、他のビットを0としたデータを生成する付記1又は2記載の書込回路。付記4付記1乃至3いずれか一項記載の書込回路を含む半導体集積回路。付記5書込回路が、OTPマクロに対して書き込むデータを記憶部に記憶し、前記書き込むデータの書き込みを前記OTPマクロに実行させる第一の信号を印加し、前記OTPマクロが記憶しているデータの読み出しを前記OTPマクロに実行させる第二の信号を印加し、前記第二の信号に応じて前記OTPマクロから読み出されたデータと、前記記憶部が記憶するデータとを比較する処理を実行し、前記比較結果が一致を示す場合、前記書き込むデータに関する処理を終了し、前記比較結果が不一致を示す場合、前記第一の信号及び前記第二の信号の印加を再度行う書込方法。付記6前記書込回路が、前記第一の信号の印加の回数をカウントする処理を実行し、前記比較部による比較結果が一致を示す場合、又は前記回数が上限値に達した場合に前記書き込むデータに関する処理を終了する付記5記載の書込方法。付記7前記書込回路が、前記書き込むデータにおいて、値が1であるビットのうちの一つのビットを1とし、他のビットを0としたデータを生成する処理を実行し、前記第一の信号を印加する処理は、前記生成部が生成したデータに関して前記第一の信号を印加し、前記比較する処理は、前記第二の信号に応じて前記OTPマクロから読み出されたデータと、前記記憶部が記憶するデータとのビット毎の排他的論理和を出力し、前記書込回路が、前記ビット毎の排他的論理和をビット順に配列したデータにおいて、値が1であるビットのうちの一つのビットを1とし、他のビットを0としたデータを生成する処理を実行する付記5又は6記載の書込方法。