メモリセルの組と、各測定ユニットが、前記メモリセルの組のうち1個のメモリセルに接続されていて、読み込み動作において当該メモリセルの閾値電圧を示す測定信号を生成する測定ユニットの組と、前記測定信号を受け取り、前記メモリセルの組の前記測定信号の現在分散値を決定して、前記現在分散値が基準分散値に対して閾値量より大きく異なることを示す出力信号を生成する分散アナライザと、を含むNANDフラッシュメモリ素子。前記各測定信号が、前記メモリセルの前記読み込み動作の完了時間から導かれる、請求項1に記載のNANDフラッシュメモリ素子。前記各測定信号が、アナログ電圧である、請求項2に記載のNANDフラッシュメモリ素子。前記分散アナライザが更に、前記測定ユニットの組からの前記測定信号のうちの最大電圧に対応する第1の電圧を出力する最大値検知器と、前記測定ユニットの組からの前記測定信号のうちの最小電圧に対応する第2の電圧を出力する最小値検知器と、前記最大電圧と前記最小電圧の差分を前記現在分散値として決定する手段とを含む、請求項3に記載のNANDフラッシュメモリ素子。前記各測定信号が、前記読み込み動作中に選択された電流でコンデンサを帯電させることにより得られたアナログ電圧である、請求項2に記載のNANDフラッシュメモリ素子。前記基準分散値が、事前に前記分散アナライザにより決定された前記現在分散値を記録することにより確定される、請求項1に記載のNANDフラッシュメモリ素子。前記分散アナライザの前記出力信号に応答して、前記メモリセルの組に記録されているデータをメモリセルの第2の組に移動させる手段を更に含む、請求項1に記載のNANDフラッシュメモリ素子。前記各測定ユニットが、前記読み込み動作で用いられるセンスアンプの起動から前記メモリセルの全電圧生成までの時間を測定する、請求項1に記載のNANDフラッシュメモリ素子。前記分散アナライザが、追加的な動作を必要とすることなく前記各読み込み動作における前記出力信号を生成する、請求項1に記載のNANDフラッシュメモリ素子。所定の平均値からの前記測定信号の発散に基づいて前記各メモリセルの信頼レベルを決定する手段を更に含む、請求項1に記載のNANDフラッシュメモリ素子。所定の平均値から1個以上の前記メモリセルに対する前記測定信号の発散を用いるエラー訂正の手段を更に含む、請求項1に記載のNANDフラッシュメモリ素子。NANDフラッシュメモリ素子を動作させる方法であって、メモリセルの組について、各測定値が読み込み動作における前記メモリセルの1個についての閾値電圧を示す測定値の組を生成するステップと、前記測定値の組の分散を解析して前記メモリセルの組について現在分散値を決定するステップと、前記現在分散値が基準分散値に対して閾値量より大きく異なることを示す出力信号を生成するステップと、を含む方法。前記各測定値が、前記読み込み動作の完了時間である、請求項12に記載の方法。前記分散の解析が更に、前記測定値の組における最大値を検知するステップと、前記測定値の組における最小値を検知するステップと、前記最大値と前記最小値の差分を前記現在分散値として決定するステップと、を含む、請求項13に記載の方法。前記各測定値が、アナログ電圧として表わされている、請求項13に記載の方法。前記アナログ電圧が、前記読み込み動作中にコンデンサを選択された電流で帯電することにより得られる、請求項15に記載の方法。前記基準分散値が、事前に前記現在分散値を記録することにより決定される、請求項12に記載の方法。前記現在分散値が前記基準分散値に対して閾値量より大きく異なることを示す前記出力信号に応答して、前記メモリセルの組に記録されているデータをメモリセルの第2の組に移動させるステップを更に含む、請求項12に記載の方法。所定の平均値からの前記測定値の発散に基づいて前記各メモリセルの信頼レベルを決定するステップを更に含む、請求項12に記載の方法。所定の平均からの1個以上の前記メモリセルの前記測定値の発散を用いてエラーを訂正するステップを更に含む、請求項12に記載の方法。ここに開示する本発明の実施形態は、読み込み動作中にNANDフラッシュメモリセルの組の閾値電圧VTの分散を推定することによりNANDフラッシュメモリの劣化を早期警告する技術を記述する。そのような早期警告システムにより、例えば、劣化の初期兆候に応答して、損なわれる恐れのあるデータを識別し、次いでフラッシュチップ内の他の場所へ移動できるため、フラッシュメモリの動作寿命の延長が可能になる。また、劣化の初期兆候は時間経過に伴うVT分布の顕著な広がりにより識別される。特に、直近に書き込まれたデータが最初に読み出される可能性が高いアプリケーションの場合は素子の動作寿命を、aデータの移動に利用可能なスペースが存在し、bこれらのリフレッシュ動作によりデータを再構成する時間が、直近に書き込まれたデータが劣化メカニズムにより損われるまでの時間よりも大幅に短い、という限度まで延長する傾向がある。bの極端な限度では、NANDフラッシュチップの動作は、当該チップ内のデータのリフレッシュおよび移動がフラッシュチップを揮発性にしながらもその正しい機能およびデータ完全性を保存するのに充分な頻度で行なわれる程度まで拡張できる。本発明の一実施形態において、読み込み動作の完了時間TTC値の分散を当該読み込み動作においてクエリーされたメモリセル内の閾値電圧VTの分散の代替値として用いる。TTCは、ビット線区間を評価するセンスアンプの起動から、メモリセルの読み込み動作における当該ビット線の全電圧生成までの時間である。本発明のそのような実施形態において、NANDフラッシュメモリセル構造の読み込みコントローラは、ビット線の全電圧生成の完了時間TTCを測定して分散アナライザにTTCを報告する手段を含んでいる。分散アナライザは、読み出されたページ内の各セルのTTCデータを取得して、TTC値の組の分散を決定する。一実施形態において、TTCの最大値と最小値の差分を分散の測定値として用いる。測定されたTTCの分散は次いで、基準分散値と比較される。測定されたTTCの分散が基準分散値と選択された量よりも大きく異なる場合、メモリの当該ページが劣化したことを示す警告信号が出力される。記憶システム内のより高次の管理機能が当該警告信号を用いて、データを新規ページへ移動させるかまたは劣化しつつあるページを不良とマーク付けする等の適切な措置をとることができる。一実施形態において、TTCはアナログ電圧として報告され、分散アナライザは、アナログ電圧の最大値と最小値の間の隔たりを当該ページのTTC値の分散の測定値として決定する。代替的な実施形態は、VTの分散に基づいて1回の読み込み動作におけるエラー訂正符号のソフト情報を提供するNANDフラッシュメモリの一体化されたシステムを含んでいる。早期警告システムはまた、メモリから読み出されたデータの正確さに対する確率を割り当てる根拠として用いることができる。1回の読み込みで、ソフト情報を読み込みデータに加えることができ、高密度フラッシュメモリの新たな符号化および復号化スキームを可能にする。1回の読み込みとは、ソフト情報の取得が読み込みスループット性能ペナルティ無しで実現できることを意味する。本開示に記述するように一実施形態において早期劣化検知システムにより理想的な分布における全てのセルのVT位置を推定することができるため、各セルからのVTが理想的な分布で平均からのどの程度離れているかに応じて各セルからのデータに信頼レベルを割り当てることができる。本発明によるフラッシュメモリ素子の実施形態は固体ドライブSSDで利用可能である。先行技術によるNANDフラッシュメモリセル構造20を図1に示す。任意の有効にプログラムされたVTレベルを有する他のメモリセルが、問い合わせられているNANDフラッシュメモリセルと直列に配置されている点に注意されたい。注:NORフラッシュメモリの場合は当てはまらない。NAND構造のセルは、a実際のメモリアレイからのトランジスタの左側カラムとして示すセルストリング、およびb基準となるトランジスタの右側カラムとしてのセルストリング、の2個のセルストリングに分けられている。セル構造20は、2本のビット線BLai、BLbiの各々に接続されたビット単位の検証BV回路21a、21bを含んでいる。2本のビット線およびBV回路は、DRAMの開ビット線構造と同様に共通の読み込み/書き込みR/W回路を共有する。R/W回路は、読み込み動作時のフリップフロップ型差動センスアンプ回路22として、およびプログラム/書込み動作時のデータラッチ回路として機能する。図1の構造の読み込み動作の選択されたタイミング曲線を、時刻t1、t2およびt3で選択された位置と共に図2Aに示す。簡潔のため、全てのタイミング図および説明は、1ページ内の全セルを並列に読み出すべく完全に一致した読み込み回路を仮定している。これらの回路の不一致は、簡単な較正手順により対処できる。例えば、既知の内容を有する特定のセルを用いた基準読み込みを用いて、メモリアレイ内のセルから続いて読み出す際にセンスアンプの不一致を修正することができる。コンパレータであるセンスアンプ22は通常、再生ループを用いて、図1のビット線BLai、BLbiからのパスゲート後段の入力線の小区間に全出力電圧レベルを生成する。図1の回路および図2Aの曲線は、NANDフラッシュ読み込みをほぼ忠実に表している。図2Bは、図1の先行技術によるNANDフラッシュメモリセル構造の組に対して1.8vでBLai線で1を読み込んだt3に続く選択部分を例示する図であり、典型的タイミング曲線26、および線25、27に囲まれたタイミング曲線の可能な範囲の例を示す。一組のセルに対するBLbi信号はタイミング曲線の同様の分布を示す。本発明の実施形態は、セルの組の完了時間TTCの測定または推定によりセルのページの性能の分散の変化を検知する。曲線の立ち上がり部分のタイミングの分散は、読み込み動作の完了時間TTCの差異となる。フラッシュ読み込み回路は通常、タイミング性能の正常な分散では決して読み込みエラーを生じない、すなわち回路が土嚢で守られているsandbaggedことを保証する特徴を含んでいる点に留意されたい。従って、本発明の本開示は、当業者には余り知られていなかったフラッシュメモリの一態様を明らかにして、この現象を新規アプリケーションに利用する。NANDフラッシュアーキテクチャに基づき、非選択メモリセル内の異なる内容状態に応じて、異なる直列抵抗が選択セルに生じる。従って、NANDフラッシュメモリのセル内容がクエリーされると共に、異なるレベルのVTがクエリーされる順次ステップにおいて異なる基準レベルと比較される。NANDフラッシュメモリ内でメモリセルの1ページが並列に読み出され、この場合は読み込み動作が適切に同期された時刻信号により開始される必要がある。タイミング信号は当該ページの全てのセンスアンプの導線を等化するが、強いセルと弱いセルとでセンスアンプ線等化後に異なる仕方で駆動し、従って、ラッチの起動からセンスアンプの出力端における全電圧生成までの時間すなわちTTCが強いセルと弱いセルとで異なる。本発明によれば、完了時間TTCのこれらの差異をシステムにより更なる解析すべく測定して適切な形式で保存できる。NANDフラッシュマトリクス内の全てのメモリセルが名目的に同一であって、各々が閾値電圧VTにプログラムされているため、自身のプログラムされたVTの直上にある特定電圧レベルVREADでクエリーされた際に所定の電流レベルを生成し、次いで、iTTCの分散は、読み込み動作中のセルのVTの分散の代替値である。iiフラッシュメモリページの寿命の開始時点におけるTTCの分散の値を基準値として保存し、読み込み時に後で測定された分散と比較して、データ保護アクションを保証する限度を越えてメモリセルが劣化した時点を判定決定することができる。iii読み込み動作時における各セルからのTTCの分散に関する知識を用いて、各々の決定されたメモリセル内容にソフト情報を割り当てることができる。図3に、本発明の一実施形態による早期劣化検知システムを有するNANDフラッシュページ60の選択された機能ブロックを示す。コントローラ30は、タイムベース31、順次VTクエリーコントロール33、およびデコーダ35を含んでいるが、これらは先行技術に従い設計されているため詳述しない。デコーダ35は、メモリセルのVTが決定されたならばメモリセル内容の対応するバイナリ符号を出力する。順次VTクエリーコントロール33は、NANDフラッシュで用いる、順次選択メモリセル内で正しいVTを順次探索する回路の抽象概念である。タイムベース31は、センスアンプ内のパスゲートおよびラッチに必要な時刻信号を生成すると共に完了時間TTC測定ユニット32を計時する。完了時間TTC測定ユニット32は、メモリセル構造20内のメモリセルにより駆動されるビット線出力が最終値に到達するのに必要な時間を測定する。コントローラ30およびメモリセル構造20は、分散測定MSDMユニット40を有するメモリ構造と呼ばれるユニットを形成する。メモリの1ページは、分散アナライザ50に並列に接続された複数のMSDMMSDM_1...MSDM_nを必要とする。市販のフラッシュにおいて、メモリセル構造は、本明細書に記述する概念から逸脱することなく、共有回路を有するメモリアレイ内で実装される。図3は従って、本発明の概念を例示すべく、専ら説明目的で単純化して作成されているが、本発明を限定するものではない。順次読み込み処理において、メモリセル構造内のセンスアンプは、ダミービット線BLbiからの参照入力値が読み込み動作中すなわちクエリーされているメモリセルのVTを上回ったときのみ、特定の方向に全出力を生成する。従って、選択メモリセルの内容が決定されてバイナリ形式で復号化される。またこの瞬間において、完了時間測定ユニット32により測定された適切な完了時間TTCがTTCリポータ34により分散アナライザ50に報告される。TTCリポータ34はバッファを含んでいて、完了時間の情報を分散アナライザ50に適切に伝達すべく調整信号を送ることができる。完了時間測定ユニット32の一実施形態を図4に例示する。この実施形態は、位相ロックループPLLシステムの位相検知回路で用いる電荷ポンプ回路と類似している。この例示的な、但し一切限定的でない実装において、完了時間情報はTTC測定ユニット32内のコンデンサ73Cout内の電荷に保存されている。コンデンサにかかる電圧は、電流源I1からの電流がスイッチS1経由でコンデンサ内に流入できる時間に比例する。S1の切り替えはフリップフロップ72により制御され、単一終端コンバータ71との差分からの出力によりリセットされる。単一終端コンバータ71との差分は、メモリセル構造からの2個のバイナリ出力を入力として用いる。メモリセルのVTが決定された後で、正確な完了時間が分散アナライザDAに報告される。コンデンサ73は、タイムベースからの信号に基づいてスイッチS2と電流源I2を介して放電される。図5は、本発明の一実施形態による分散アナライザ50の選択された機能設計ブロックを例示する図である。分散アナライザ50はアナログ信号処理ブロックである。本実施形態においてその機能は、ページ読み込み動作におけるTTC測定ユニット32からの最長完了時間および最短完了時間の決定を含んでいる。各TTC32は、TTCリポータ34を通過して分散アナライザ50に印加されるアナログ電圧レベルを出力する。分散アナライザ内の最小/最大値検知器51は、自身の複数の入力端におけるTTCリポータからの最大電圧および最小電圧を決定する。減算器52により全体的な最大値と最小値の差差分が当該ページの分散の基準として決定される。分散アナライザはコンパレータ54を用いて、計算された差分が基準値53を上回るか否かを判定し、適宜警告信号を設定する。基準値は、NANDフラッシュメモリの寿命の開始時点で確定された所定の閾値または初期値である。一実施形態において、記憶システム内のNANDフラッシュチップの動作の開始時において、プログラム命令の後で、読み込み命令が発行されて各々の読み込み動作でVTの将来の分散を比較する基準値を確定する。従って、当該基準値は、分散アナライザに全体的な最大値と最小値の間で初期差分を計算させ、当該初期差分を基準値として保存することにより、製造工程の一部として設定することができる。図6は、本発明の一実施形態による最小/最大値検知器51分散アナライザで用いる最大電圧検知器の設計を例示する図である。図6に、最大入力電圧を決定するCMOS回路の例を示す。これは勝者総取り回路である。当該回路の出力は、入力レベル間の差異が1mVの正確さまで最大入力電圧に追随する。当該回路における入力端の数は回路の複製により直接増やすことができ、あるいは2個の入力回路は階層木に構成することができる。最小入力電圧に追随するために、挿入された回路をNMOSからPMOSに適切に変更している。上で述べた早期劣化検知を用いて各メモリセルから読み込んだ内容にエラー確率または正確さの信頼レベルを割り当てることができる。完了時間TTC測定に関する情報により読み出された各セルのVTの位置に関する情報を用いて、各セルから読み出されたデータに正確さの信頼レベルを割り当てることができる。これにより、各セルデータの読み込みに対する理想的な分布におけるVTの位置を通知する能力を備えたNANDフラッシュチップに対して新規且つより効果的な符号化およびエラー訂正アルゴリズムを用いることが可能になる。これら全てが1回の読み込みで済む。本発明のフラッシュメモリ素子の実施形態は、ハードディスク装置が提供するものと同様のデータ保存機能を提供する固体ドライブSSDで用いることができる。SSDは通常、ハードディスク装置をエミュレートするように設計されている。本発明について具体例を参照しながら図示および記述してきたが、本発明の範囲は添付の請求項で指定された範囲だけに限定される。