第1の半導体装置に電源電圧を供給する複数の電圧レギュレータを制御するコントローラであって、外部から前記複数の電圧レギュレータのうち動作させる台数の変更指令を受けるインタフェースと、現在の台数から指示された変更後の台数へ段階的に動作させる電圧レギュレータの台数を変更する制御部とを備えた、コントローラ。前記コントローラは、変更前の電圧レギュレータの台数と変更後の電圧レギュレータの台数の組合せごとに、複数の段階の各々の台数を定めたスケジュールを記憶するレジスタを備え、前記制御部は、前記レジスタ内のスケジュールに従って、段階的に動作させる電圧レギュレータの台数を変更する、請求項1記載のコントローラ。前記レジスタは、さらに、各段階の実行時間を保持し、前記制御部は、前記レジスタ内のスケジュールで定められる各段階の実行時間に従って、段階的に動作させる電圧レギュレータの台数を変更する、請求項2記載のコントローラ。前記制御部は、動作させる電圧レギュレータへ位相クロックを出力し、各電圧レギュレータの位相は、それぞれ相違し、前記制御部は、前記電圧レギュレータに与える位相クロックの周期を、前記スケジュールの少なくとも1つの段階の実行時間とする、請求項1記載のコントローラ。第1の半導体装置に電源電圧を供給する複数の電圧レギュレータを制御するコントローラであって、指示電圧と、外部から前記複数の電圧レギュレータのうち動作させる台数の変更指令を受けるインタフェースと、前記変更指令を受けないときには、前記指示電圧を目標電圧とし、前記第1の半導体装置に与えられる電圧が目標電圧となるように制御する制御部とを備え、前記制御部は、前記変更指令を受けたときには、現在の台数から指示された変更後台数への移行時および移行の前後において、前記指示電圧に加えるオフセット電圧を段階的に変更するスケジュールに従って、段階的に前記目標電圧を変更し、各段階で前記前記第1の半導体装置に与えられる電圧が前記目標電圧となるように制御する、コントローラ。前記コントローラは、変更前の電圧レギュレータの台数と変更後の電圧レギュレータの台数の組合せごとに、、複数の段階の各々の前記オフセット電圧を定めた前記スケジュールを記憶するレジスタを備え、前記制御部は、前記レジスタ内のスケジュールに従って、段階的に前記オフセット電圧を変更する、請求項5記載のコントローラ。前記レジスタは、さらに、各段階の実行時間を保持し、前記制御部は、前記レジスタ内のスケジュールで定められる各段階の実行時間に従って、段階的に前記オフセット電圧を変更する、請求項6記載のコントローラ。前記制御部は、動作させる電圧レギュレータへ位相クロックを出力し、各電圧レギュレータの位相は、それぞれ相違し、前記制御部は、前記電圧レギュレータに与える位相クロックの周期を、前記スケジュールの少なくとも1つの段階の実行時間とする、請求項5記載のコントローラ。第1の半導体装置に電源電圧を供給する複数の電圧レギュレータを制御するコントローラであって、指示電圧と、外部から前記複数の電圧レギュレータのうち動作させる台数の変更指令を受けるインタフェースと、前記変更指令を受けないときには、前記指示電圧と前記第1の半導体装置に与えられている第1の電圧との差に対応する電圧を前記電圧レギュレータに与える制御部とを備え、前記制御部は、前記変更指令を受けたときには、現在の台数から指示された変更後台数への移行時および移行の前後において、前記第1の電圧の増幅率を段階的に変更するスケジュールに従って、段階的に前記第1の電圧の増幅率を変更し、各段階で、前記指示電圧と第1の電圧を前記増幅率で増幅した電圧の差に対応する電圧を前記電圧レギュレータに与える、コントローラ。前記コントローラは、変更前の電圧レギュレータの台数と変更後の電圧レギュレータの台数の組合せごとに、複数の段階の各々の前記増幅率を定めた前記スケジュールを記憶するレジスタを備え、前記制御部は、前記レジスタ内のスケジュールに従って、段階的に前記増幅率を変更する、請求項9記載のコントローラ。前記レジスタは、さらに、各段階の実行時間を保持し、前記制御部は、前記レジスタ内のスケジュールで定められる各段階の実行時間に従って、段階的に前記増幅率を変更する、請求項10記載のコントローラ。前記制御部は、動作させる電圧レギュレータへ位相クロックを出力し、各電圧レギュレータの位相は、それぞれ相違し、前記制御部は、前記電圧レギュレータに与える位相クロックの周期を、前記スケジュールの少なくとも1つの段階の実行時間とする、請求項9記載のコントローラ。特許文献1の装置は、電圧変更時の応答性と効率を両立することを目的としており、電圧の切り換え時のオーバシュートおよびアンダーシュートを防ぐために、切り換え時に応答速度の速いLDOと、電力効率の高いDCDCとを両方動作させて、両者の設定電圧を工夫することで、電流駆動の割合の最適化を行なっている。しかしながら、特許文献1の装置では、LDOとDCDCの2種類のレギュレータが必要となる。それゆえに、本発明の目的は、2種類のレギュレータを使用しなくても、電圧の切り換え時にオーバシュートおよびアンダーシュートを発生しないようにすることができるコントローラを提供することである。本発明の一実施形態のコントローラは、第1の半導体装置に電源電圧を供給する複数の電圧レギュレータを制御するコントローラであって、外部から前記複数の電圧レギュレータのうち動作させる台数の変更指令を受けるインタフェースと、現在の台数から指示された変更後の台数へ段階的に動作させる電圧レギュレータの台数を変更する制御部とを備える。本発明の一実施形態によれば、2種類のレギュレータを使用しなくても、電圧の切り換え時にオーバシュートおよびアンダーシュートを発生しないようにすることができる。以下、本発明の実施形態について図面を参照して説明する。[第1の実施形態]図1は、第1の実施形態の半導体システムの構成を表わす図である。図1を参照して、この半導体システムは、コントローラ1と、レギュレータ群30と、CPU25とを備える。レギュレータ群30は、コントローラ1と、CPU25の制御によって、電圧VoをCPU25へ供給する。レギュレータ群30は、電圧レギュレータ30-1~30-nを備える。コントローラ1は、ここでは1チップ1つの半導体チップで構成されている。コントローラ1は、PIN制御部6と、フラッシュメモリ7と、パラメータレジスタ8と、パフォーマンスレジスタ9と、MCU5と、PMBUSPowerManagementBusインタフェース10と、SVIDSerialVIDコマンド判定回路12と、ハードロジック電源制御回路13と、アナログ電源制御回路11と、電源異常監視回路2とを備える。コントローラ1の構成要素のうち、MCU5と、ハードロジック電源制御回路13と、アナログ電源制御回路11と、電源異常監視回路2とで、制御部161を構成する。SVIDコマンド判定回路12は、SVIDインタフェース14と、動作モードレジスタ16と、電圧指示値レジスタ18と、パワーステート指示値レジスタ19とを備える。CPU25は、ここでは、1チップで構成され、電圧レギュレータ30-1~30-nから出力される電源電圧を受けて、様々な処理を行なう。また、CPU25は、SVIDインタフェース14を通じて、コントローラ1に指示を送る。たとえば、CPU25は、必要な電力量に応じて、動作させる電圧レギュレータの変更を指示する制御信号をSVIDインタフェース14を通じて、コントローラ1に送る。PIN制御部6は、外部の電位固定部26によって固定された端子の電位に従って、外部端子がどのように設定されたかを表わす設定情報をMCU5に出力する。フラッシュメモリ7は、MCU5が処理を行なうためのプログラムを格納する。プログラムを用いることによって、電源規格の変更があっても、デバイスを再開発する手間を省くことができる。また、フラッシュメモリ7は、最大許容電圧値、最大許容温度、および最大許容電流などの初期値を定めた複数のパラメータのテーブルを記憶する。パラメータレジスタ8は、SVIDインタフェース14を通じて、デジタルステップ制御でのステップごとの電圧値の変化量刻み電圧、および放電モードでの下げたい最終電圧である指示電圧と放電モードを指示電圧に達する前に放電モードを終了するときの目標電圧Vsとの差であるΔVの値などを記憶する。パフォーマンスレジスタ9は、フラッシュメモリ7に記録された最大許容電圧値、最大許容温度、および最大許容電流などのデータ受け取り、記憶する。ここで、最大許容電圧値は、CPUにかけることが可能な最大の電源電圧である。最大許容温度は、電圧レギュレータなどから測定される温度で動作上許される最高の温度である。最大許容電流は、電圧レギュレータが流すことができる最大の電流である。これらの値を超えた場合は、コントローラは値を下げるように電圧レギュレータなどに指示信号を出力する。MCU5は、プログラムに基づいて演算処理を行なう。PMBUSインタフェース10は、PMBUSを通じて、外部のシステム制御部27から信号を受けるとともに、外部のシステム制御部27へ信号を出力する。SVIDインタフェース14は、シリアル通信線を通じて、CPU25からの信号を受けるとともに、CPU25へ信号を出力する。動作モードレジスタ16は、現在の動作モードを記憶する。たとえば、動作モードとして、通常モード、放電モードなどがある。電圧指示値レジスタ18は、電圧制御時の指示電圧の値を記憶する。パワーステート指示値レジスタ19は、パワーステート制御時のパワーステートモードの指定値を記憶する。シーケンステーブルレジスタ15は、段階的スケジュールテーブルを記憶する。段階的スケジュールテーブルは、変更前のフェーズ数と、変更後のフェーズ数の組合せごとに、複数のステップの各々のフェーズ数、実行時間を定める。ここで、フェーズ数とは、動作させる電圧レギュレータの数である。ハードロジック電源制御回路13は、DACデジタルステップ制御部20と、位相クロック生成部21とを備える。DACデジタルステップ制御部20は、複数回のステップで指示された電圧に達するように、各ステップでの電圧変化値を決定し、決定した電圧変化値をデジタル電圧DVとして出力する。位相クロック生成部21は、動作させる電圧レギュレータへの制御信号SMODを活性化する。位相クロック生成部21は、動作させる電圧レギュレータへの位相クロックの位相を決定し、決定した位相の位相クロックを出力する。位相クロック生成部21は、内部のタイマに従って、PWMPulseWidthModulation周期のタイミングで位相クロックを生成する。電圧レギュレータの位相クロックの周期は、すべて同一PWM周期であるが、電圧レギュレータの位相クロックの位相は、すべて異なる。位相クロック生成部21は、停止させる電圧レギュレータへの制御信号SMODを非活性化する。位相クロック生成部21は、CPU25から動作させる電圧レギュレータの台数フェーズ数の変更を指示する制御コマンドを受けた場合に、シーケンステーブルレジスタ内の段階的スケジュールテーブルに従って、現在のフェーズ数からCPU25から指示された変更後のフェーズ数へ段階的にフェーズ数を変更する。位相クロック生成部25は、段階的スケジュールテーブルで定められる各ステップの実行時間に従って、ステップを切替える。アナログ電源制御回路11は、DACDigitalAnalogConverter22と、差動アンプ24と、エラーアンプ23と、ADCAnalogDigitalConverter17とを備える。DAC22は、DACデジタルステップ制御部20から出力されたデジタル電圧DVをアナログ電圧V1に変換する。差動アンプ24は、CPU25の高電位側の電圧VSEN1と低電位側の電圧VSEN2の差を増幅して電圧V2を出力する。エラーアンプ23は、DAC22から出力される電圧V1と、差動アンプ24から出力される電圧V2との差を増幅して、増幅された電圧を指定された電圧と現在のCPU25の電圧との差を表わす電圧として電圧レギュレータへ出力する。ADC17は、電圧レギュレータ30-1~30-nの出力電圧などをAD変換する。電源異常監視回路2は、電圧コンパレータ4と、電源異常監視部3とを備える。電圧コンパレータ4は、電圧レギュレータにより生成された電圧を受け、所定の標準電圧とをアナログ処理で比較する。電源異常監視部3は、電圧コンパレータ4の出力に従って、CPU25の電源電圧が異常であるか否かを監視する。電圧レギュレータ30-1~30-nは、CPU25に電源電圧を供給する。ここでは、各電圧レギュレータ30-1~30-nはそれぞれ、1つのパッケージに収められている。さらにここでは、パッケージ内にハイサイドMOSトランジスタ196、ロウサイドMOSトランジスタ197、その他の部分PWM部151とMOS制御部198の3チップで構成されている。電圧レギュレータ30-1~30-nは、PWM部151と、DC-DC変換器33とを備える。電圧レギュレータ30-1~30-nは、制御信号SMODが活性化されると動作し、制御信号SMODが非活性化されると動作を停止する。PWM部151は、PWM比較器31と、ラッチ回路32とを備える。PWM比較器31は、エラーアンプ23の出力である誤差信号をもとにPWM信号を出力する。ラッチ回路32のセット端子Sには、PWM比較器31の出力が入力される。ラッチ回路32のリセット端子Rには、位相クロック生成部21の出力であるクロックが入力される。DC-DC変換器33は、ラッチ回路32の出力と接続され、CPU25へ電源電圧を供給する。ここでは、ラッチ回路32から出力されるPWM信号によりDC-DC変換器33が制御される。図1に示すハイサイドMOSトランジスタ196がオンし、ロウサイドMOSトランジスタ197がオフすることで、CPU25の高電位側のCPU電圧線の電圧VSEN1が上昇する。他方、ハイサイドMOSトランジスタ196がオフし、ロウサイドMOSトランジスタ197がオンすることで、CPU電圧線の電圧VSEN1が降下する。通常モードでは、CPU電圧線の電圧VSEN1が一定の電圧になるように、ハイサイドMOSトランジスタ196とロウサイドMOSトランジスタ197のオン/オフが制御される。つまり、電圧が低い場合はハイサイドMOSトランジスタ196をオンさせてこのときロウサイドMOSトランジスタ197をオフ電圧を上昇させたり、電圧が高い場合はロウサイドMOSトランジスタ197をオンさせてこのときハイサイドMOSトランジスタ196をオフ電圧を降下させる。電源制御動作図2は、第1の実施形態の電圧制御動作の処理手順を表わすフローチャートである。図2を参照して、CPU25は、電圧値Vtを指定した電圧制御コマンドをシリアル通信線へ出力するステップS801。SVIDインタフェース14は、シリアル通信線から受信したコマンドを解釈し、電圧制御をDACデジタルステップ制御部20に指示するステップS802。DACデジタルステップ制御部20は、指示された通常指示電圧Vtを目標値とし、この目標値に達するための、デジタル電圧DVを出力するステップS803。DAC22は、デジタル電圧DVをアナログ電圧V1に変換するステップS804。差動アンプ24は、CPU25の高電位側の電圧VSEN1と低電位側の電圧VSEN2の差を増幅して電圧V2を出力するステップS805。エラーアンプ23は、DAC22から出力される電圧V1と、差動アンプ24から出力される電圧V2との差を増幅して、増幅された電圧Eoutを指定された電圧と現在のCPU25の電圧との差を表わす電圧として電圧レギュレータへ出力する。電圧レギュレータは、エラーアンプ23から出力される電圧Eoutに基づいて、出力する電圧を補正する。たとえば、指示電圧Vtより高電位側の電圧VSEN1が低い場合は、ハイサイドMOSトランジスタ196がオンすることで、高電位側の電圧VSEN1を上昇させる。また、指示電圧Vtより高電位側の電圧VSEN1が高い場合は、ロウサイドMOSトランジスタ197がオンすることで、高電位側の電圧VSEN1を降下させるステップS806。その後、ステップS803に戻り、処理が繰返される。これにより、高電位側の電圧VSEN1が指示電圧Vtになるように制御される。フェーズ数の制御動作図3は、第1の実施形態のフェーズ数の制御手順を表わす図である。まず、CPU25は、複数の電圧レギュレータのうち動作させる台数フェーズ数の変更を指示する制御コマンドをシリアル通信線へ出力するステップS901。SVIDインタフェース14は、シリアル通信線から受信した制御コマンドを解釈し、フェーズ数制御を位相クロック生成部21に指示するステップS902。位相クロック生成部21は、シーケンステーブルレジスタから、指示されたフェーズ数と現在のフェーズ数に対応する段階的スケジュールテーブルを得るステップS903。位相クロック生成部21は、段階的スケジュールテーブルに従って、フェーズ数を変化させる。位相クロック生成部21は、各段階でのフェーズ数に従って、電圧レギュレータ30-1~30-nのうち動作させる電圧レギュレータと、停止させる電圧レギュレータとを決める。フェーズ数を変化させる場合には、可能な限り、位相クロックが均等となるように決定する。たとえば、8個の電圧レギュレータから8個の位相クロックが出力されているときには、フェーズ数を4個に変更する場合には、変更の結果、出力される4個の位相クロックの間隔が均等になるように、動作させる電圧レギュレータと停止させる電圧レギュレータとを決定する。位相クロック生成部21は、動作させる電圧レギュレータ対し制御信号SMODを活性化し、動作させる電圧レギュレータへ決定された位相のクロックを出力する。電圧レギュレータは、活性化された制御信号SMODを受けると、位相クロック生成部21から送られるクロックに基づいて、電圧を出力する。位相クロック生成部21は、停止させる電圧レギュレータに対し制御信号SMODを非活性化する。電圧レギュレータは、非活性化された制御信号SMODを受けると、電圧の出力を停止するステップS904。図4は、第1の実施形態の段階的スケジュールテーブルの例を表わす図である。図4の一例では、現在のフェーズ数Kが8であり、変更後のフェーズ数Mが1の場合には、4段階でフェーズを変化させるように定められている。ステップ1において、実行時間ΔT1内にフェーズ数がi1だけ増加するように定められている。ステップ2において、実行時間ΔT2内にフェーズ数がi2だけ増加するように定められている。ステップ3において、実行時間ΔT3内にフェーズ数がi3だけ増加するように定められている。ステップ4において、実行時間ΔT4内にフェーズ数がi4だけ増加するように定められている。図4の別の例では、現在のフェーズ数Kが16であり、変更後のフェーズ数Mが2の場合には、6段階でフェーズを変化させるように定められている。ステップ1において、実行時間ΔT1内にフェーズ数がi1だけ増加するように定められている。ステップ2において、実行時間ΔT2内にフェーズ数がi2だけ増加するように定められている。ステップ3において、実行時間ΔT3内にフェーズ数がi3だけ増加するように定められている。ステップ4において、実行時間ΔT4内にフェーズ数がi4だけ増加するように定められている。ステップ5において、実行時間ΔT5内にフェーズ数がi5だけ増加するように定められている。ステップ6において、実行時間ΔT6内にフェーズ数がi6だけ増加するように定められている。図5は、現在のフェーズ数Kが8であり、変更後のフェーズ数Mが1の場合のフェーズ数の変化を説明するための図である。ここでは、i1=0、i2=-4、i3=-2、i4=-1であるとして説明する。まず、ステップ1で、フェーズ数がKi1つまり8となる。ステップ2で、フェーズ数がKi1i2つまり4となる。ステップ3で、フェーズ数がKi1i2i3つまり2となる。ステップ4で、フェーズ数がKi1i2i3i4つまり1となる。図6は、第1の実施形態におけるレギュレータ群30の出力電圧Voの変化の例を表わす図である。図6に示すように、従来のように、フェーズ数を8から1に急激に変化させた場合には、出力電圧Voが急激に変化し、アンダーシュートが発生する。本実施の形態のように、フェーズ数を8→4→2→1と段階的に変化された場合には、出力電圧Voが緩やかに変化し、アンダーシュートが発生しない。以上のように、本実施の形態によれば、フェーズ数を徐々に変化させることにより、アンダーシュートが発生するのを防止できる。また、本実施の形態によれば、フェーズ数を間引く場合に、レギュレータ群30から出力される複数個の位相クロックの間隔が均等になるように、動作させる電圧レギュレータと停止させる電圧レギュレータとを決定するので、電圧を安定化させることができる。また、段階的スケジュールの設定をレジスタとして持たせておくことにより、電圧安定を優先するか、短期間切替えを優先するか、状況に応じて設定を変更することもできる。たとえば、負荷状態の変更を直ちに行いたい場合、フェーズ数の切替えは速やかに行う必要があるので、フェーズ数を8から1へ直接変更することも可能である。また、本実施の形態によれば、ボード設計終了後に発見された電圧変動があった場合にでも、IC外部のフィルタ回路の再調整を必要とせずファームウエアの変更のみで対処が可能となる。なお、PWM周期の途中で、フェーズ数を間引いた場合、電圧レギュレータのスイッチングバランスが乱れ、電圧が安定しにくくなるような場合には、各ステップの実行時間すなわち、ステップの切替タイミングをPWM周期のタイミングに同期させることも可能である。また、複数のステップのうち、一部のステップの切替タイミングをPWM周期に同期させ、他のステップの切替タイミングは、段階的スケジュールテーブルに設定されたものを用いることとしてもよい。[第2の実施形態]図7は、第2の実施形態の半導体システムの構成を表わす図である。図7を参照して、この半導体システムが、図1の第1の実施形態の半導体システムと相違する点は、以下のコントローラ1Aに関する点である。SVIDコマンド判定回路12Aにおけるシーケンステーブルレジスタ115は、段階的スケジュールテーブルを記憶する。段階的スケジュールテーブルは、変更前のフェーズ数と、変更後のフェーズ数の組合せごとに、複数のステップの各々のオフセット電圧、実行時間を定める。ここで、オフセット電圧とは、CPU25からの指示電圧から目標電圧を設定するために用いられる。ハードロジック電源制御回路13Aにおける位相クロック生成部121は、CPU25から動作させる電圧レギュレータの台数フェーズ数の変更を指示する制御コマンドを受けた場合に、現在のフェーズ数からCPU25から指示された変更後のフェーズ数へ変更する。ハードロジック電源制御回路13AにおけるDACデジタルステップ制御部120は、CPU25から動作させる電圧レギュレータの台数フェーズ数の変更を指示する制御コマンドを受けないときには、第1の実施形態で説明したように、指示電圧を目標電圧とし、CPU25に与えられる電圧が目標電圧となるように制御する。DACデジタルステップ制御部120は、CPU25から動作させる電圧レギュレータの台数フェーズ数の変更を指示する制御コマンドを受けたときには、現在の台数から指示された変更後台数への移行時および移行の前後において、シーケンステーブルレジスタ115内の段階的スケジュールテーブルで定められるスケジュールに従って、指示電圧に段階的にオフセット電圧を加えることによって段階的に目標電圧を変更し、各段階でCPU25に与えられる電圧が目標電圧となるように制御する。DACデジタルステップ制御部120は、段階的スケジュールテーブルで定められる各ステップの実行時間に従って、ステップを切替える。電源制御動作図8は、第2の実施形態におけるフェーズ数の変更時の目標電圧の制御手順を表わす図である。まず、CPU25は、フェーズ数を指定した制御コマンドをシリアル通信線へ出力するステップS301。SVIDインタフェース14は、シリアル通信線から受信した制御コマンドを解釈し、フェーズ数制御をDACデジタルステップ制御部120に指示するステップS302。DACデジタルステップ制御部120は、シーケンステーブルレジスタから、指示されたフェーズ数と現在のフェーズ数に対応する段階的変更スケジュールを得るステップS303。DACデジタルステップ制御部120は、段階的変更スケジュールに従って、オフセット電圧を加えることによって目標値を変化させてステップS304、デジタル電圧DVを出力するステップS305。DAC22は、デジタル電圧DVをアナログ電圧V1に変換するステップS306。差動アンプ24は、CPU25の高電位側の電圧VSEN1と低電位側の電圧VSEN2の差を増幅して電圧V2を出力するステップS307。エラーアンプ23は、DAC22から出力される電圧V1と、差動アンプ24から出力される電圧V2との差を増幅して、増幅された電圧Eoutを指定された電圧と現在のCPU25の電圧との差を表わす電圧として電圧レギュレータへ出力する。電圧レギュレータは、エラーアンプ23から出力される電圧Eoutに基づいて、出力する電圧を補正する。たとえば、指示電圧Vtより高電位側の電圧VSEN1が低い場合は、ハイサイドMOSトランジスタ196がオンすることで、高電位側の電圧VSEN1を上昇させる。また、指示電圧Vtより高電位側の電圧VSEN1が高い場合は、ロウサイドMOSトランジスタ197がオンすることで、高電位側の電圧VSEN1を降下させるステップS308。その後、ステップS304に戻り、処理が繰返される。図9は、第2の実施形態の段階的スケジュールテーブルの例を表わす図である。図9の一例では、現在のフェーズ数Kが8であり、変更後のフェーズ数Mが1の場合には、6段階でフェーズを変化させるように定められている。実行時間ΔT1のステップ1において、フェーズ数がKを維持し、目標値が指示電圧Vtよりもdv1だけ増加するように定められている。実行時間ΔT2のステップ2において、フェーズ数がKを維持し、目標値がさらにdv2だけ増加するように定められている。実行時間ΔT3のステップ3において、フェーズ数がMに変化し、目標値がさらにdv3だけ増加するように定められている。実行時間ΔT4のステップ4において、フェーズ数がMを維持し、目標値がさらにdv4だけ増加するように定められている。実行時間ΔT5のステップ5において、フェーズ数がMを維持し、目標値がさらにdv5だけ増加するように定められている。実行時間ΔT6のステップ6において、フェーズ数がMを維持し、目標値がさらにdv6だけ増加するように定められている。図10は、現在のフェーズ数Kが8であり、変更後のフェーズ数Mが1の場合のフェーズ数の変化および目標電圧を説明するための図である。ここでは、dv1=20mv、dv2=5mv、dv3=0mv、dv4=-5mv、dv5=-20mv、dv6=0mvであるとして説明する。まず、ステップ1で、フェーズ数がKを維持し、目標値がVtdv1となる。ステップ2で、フェーズ数がKを維持し、目標値がVtdv1dv2となる。ステップ3で、フェーズ数がMに変化し、目標値がVtdv1dv2dv3となる。ステップ4で、フェーズ数がMを維持し、目標値がVtdv1dv2dv3dv4となる。ステップ5で、フェーズ数がMに変化し、目標値がVtdv1dv2dv3dv4dv5となる。ステップ6で、フェーズ数がMを維持し、目標値がVtdv1dv2dv3dv4dv5dv6となる。図11は、第2の実施形態におけるレギュレータ群30の出力電圧Voの変化の例を表わす図である。図11に示すように、従来のように、フェーズ数を変化させるときに、指示電圧にオフセット電圧を加えない場合には、出力電圧Voが急激に変化し、アンダーシュートが発生する。本実施の形態のように、フェーズ数を変化させるときに、指示電圧にオフセット電圧を段階的に加えた場合には、出力電圧Voが緩やかに変化し、アンダーシュートが発生しない。以上のように、本実施の形態によれば、フェーズ切替え前に、目標電圧をオフセット上昇させ、フェーズ切替えが終了したのち、目標電圧のオフセットを解除下降することによって、アンダーシュートを相殺するができる。また、PWM周期の途中で、ステップを切替えた場合、電圧レギュレータのスイッチングバランスが乱れ、電圧が安定しにくくなるようなときには、各ステップの実行時間すなわち、ステップの切替タイミングをPWM周期のタイミングに同期させることも可能である。また、複数のステップのうち、一部のステップフェーズ数が切替るステップおよび/またはオフセット電圧が切替るステップの切替タイミングをPWM周期に同期させ、他のステップの切替タイミングは、段階的スケジュールテーブルに設定されたものを用いることとしてもよい。また、本実施の形態によれば、ボード設計終了後に発見された電圧変動があった場合にでも、IC外部のフィルタ回路の再調整を必要とせずファームウエアの変更のみで対処が可能となる。[第2の実施形態の変形例]本変形例では、PWM周期ごとに発生するPWM周期割込み位相クロック生成部内のタイマで生成するのタイミングに基づいて、フェーズ数を切替る。図12は、第2の実施形態の変形例における制御内容を説明するための図である。第2の実施形態で説明したように、フェーズ数を3から1に変更する際に、ステップ1~ステップ6で段階的にオフセット電圧が変更される。まず、ステップ1で、フェーズ数が1を維持し、指示電圧Vtに20mvのオフセット電圧を加えた電圧が目標電圧となる。ステップ2で、フェーズ数が1を維持し、5mv増加したオフセット電圧を加えた電圧が目標電圧となる。ステップ3で、フェーズ数が3に変化し、オフセット電圧は増加されない。ステップ4で、フェーズ数が3を維持し、5mv減少させたオフセット電圧を加えた電圧が目標電圧となる。ステップ5で、フェーズ数が3を維持し、20mv減少させたオフセット電圧を加えた電圧が目標電圧となる。ステップ6で、フェーズ数が3を維持し、オフセット電圧は増加されない。フェーズ数の変更指令を受けたときに、内部ステータスがPS0からPS1へ変化し、PS1へ変化した時点から段階的スケジュールテーブルで定められた時間8h05が経過した時点でステップ1が開始する。ステップ1の開始から段階的スケジュールテーブルで定められた時間8h30が経過した時点でステップ1が終了し、ステップ2が開始する。PWM周期割込みが発生したときに、ステップ2が終了し、ステップ3が開始する。ステップ3の開始から段階的スケジュールテーブルで定められた時間8h40が経過した時点でステップ3が終了し、ステップ4が開始する。ステップ4の開始から段階的スケジュールテーブルで定められた時間8h10が経過した時点でステップ4が終了し、ステップ5が開始する。ステップ5の開始から段階的スケジュールテーブルで定められた時間8h16が経過した時点でステップ5が終了し、ステップ6が開始する。[第3の実施形態]図13は、第3の実施形態の半導体システムの構成を表わす図である。図13を参照して、この半導体システムが、図1の第1の実施形態の半導体システムと相違する点は、以下のコントローラ1Bに関する点である。SVIDコマンド判定回路12Bにおけるシーケンステーブルレジスタ215は、段階的スケジュールテーブルを記憶する。段階的スケジュールテーブルは、変更前のフェーズ数と、変更後のフェーズ数の組合せごとに、複数のステップの各々の増幅率、実行時間を定める。ここで、増幅率とは、差動アンプ24から出力される電圧V2を増幅する可変アンプ224の増幅率である。ハードロジック電源制御回路13Bにおける位相クロック生成部121は、CPU25から動作させる電圧レギュレータの台数フェーズ数の変更を指示する制御コマンドを受けた場合に、現在のフェーズ数からCPU25から指示された変更後のフェーズ数へ変更する。ハードロジック電源制御回路13BにおけるDACデジタルステップ制御部220は、CPU25から動作させる電圧レギュレータの台数フェーズ数の変更を指示する制御コマンドを受けないときには、DAC222を通じて、可変アンプ224の増幅率を1に設定させるつまり、増幅しない。これによって、CPU25に与えられている電圧と指示電圧との差に対応する電圧が電圧レギュレータに与えられる。DACデジタルステップ制御部220は、CPU25から動作させる電圧レギュレータの台数フェーズ数の変更を指示する制御コマンドを受けたときには、現在の台数から指示された変更後台数への移行時および移行の前後において、シーケンステーブルレジスタ115内の段階的スケジュールテーブルで定められるスケジュールに従って、段階的に可変アンプ224の増幅率を変更する。これによって、各段階で、CPU25に与えられている電圧を各段階の増幅率で増幅した電圧と指示電圧との差に対応する電圧が電圧レギュレータに与えられる。DACデジタルステップ制御部220は、段階的スケジュールテーブルで定められる各ステップの実行時間に従って、ステップを切替える。DAC22は、DACデジタルステップ制御部20から出力されたデジタル電圧DVをアナログ電圧V1に変換する。差動アンプ24は、CPU25の高電位側の電圧VSEN1と低電位側の電圧VSEN2の差を増幅して電圧V2を出力する。可変アンプ224は、差動アンプ24から出力される電圧V2をDAC222で設定される増幅率で増幅して、電圧V3を出力する。エラーアンプ23は、DAC22から出力される電圧V1と、可変アンプ224から出力される電圧V3との差を増幅して、増幅された電圧を指定された電圧と現在のCPU25の電圧との差を表わす電圧として電圧レギュレータへ出力する。電源制御動作図14は、第3の実施形態におけるフェーズ数の変更時の増幅率の変更手順を表わす図である。まず、CPU25は、フェーズ数を指定した制御コマンドをシリアル通信線へ出力するステップS101。SVIDインタフェース14は、シリアル通信線から受信した制御コマンドを解釈し、フェーズ数制御を位相クロック生成部21に指示するステップS102。DACデジタルステップ制御部220は、シーケンステーブルレジスタから、指示されたフェーズ数と現在のフェーズ数に対応する段階的変更スケジュールを得るステップS103。DACデジタルステップ制御部220は、段階的変更スケジュールに従って、DAC22を介して、可変アンプ224の増幅率を変化させるステップS104。DACデジタルステップ制御部20は、指示された通常指示電圧Vtを目標値とし、この目標値に達するための、デジタル電圧DVを出力するステップS105。DAC22は、デジタル電圧DVをアナログ電圧V1に変換するステップS106。差動アンプ24は、CPU25の高電位側の電圧VSEN1と低電位側の電圧VSEN2の差を増幅して電圧V2を出力するステップS107。可変アンプ224は、差動アンプ24の出力を設定された増幅率で増幅して電圧V3を出力するステップS108。エラーアンプ23は、DAC22から出力される電圧V1と、可変アンプ224から出力される電圧V3との差を増幅して、増幅された電圧Eoutを指定された電圧と現在のCPU25の電圧との差を表わす電圧として電圧レギュレータへ出力する。電圧レギュレータは、エラーアンプ23から出力される電圧Eoutに基づいて、出力する電圧を補正する。たとえば、指示電圧Vtより高電位側の電圧VSEN1が低い場合は、ハイサイドMOSトランジスタ196がオンすることで、高電位側の電圧VSEN1を上昇させる。また、指示電圧Vtより高電位側の電圧VSEN1が高い場合は、ロウサイドMOSトランジスタ197がオンすることで、高電位側の電圧VSEN1を降下させるステップS109。その後、ステップS104に戻り、処理が繰返される。図15は、第3の実施形態の段階的スケジュールテーブルの例を表わす図である。図15の一例では、現在のフェーズ数Kが8であり、変更後のフェーズ数Mが1の場合には、5段階でフェーズを変化させるように定められている。実行時間ΔT1のステップ1において、フェーズ数がKを維持し、増幅率がF1となるように定められている。実行時間ΔT2のステップ2において、フェーズ数がKを維持し、増幅率がF2となるように定められている。実行時間ΔT3のステップ3において、フェーズ数がMに変化し、増幅率がF3となるように定められている。実行時間ΔT4のステップ4において、フェーズ数がMを維持し、増幅率がF4となるように定められている。実行時間ΔT4のステップ5において、フェーズ数がMを維持し、増幅率がF5となるように定められている。図16は、現在のフェーズ数Kが8であり、変更後のフェーズ数Mが1の場合の増幅率の変化を説明するための図である。ここでは、F1=8、F2=4、F3=4、F4=2、F5=1であるとして説明する。まず、ステップ1で、フェーズ数がKを維持し、増幅率がF1=8となる。ステップ2で、フェーズ数がKを維持し、増幅率がF2=4となる。ステップ3で、フェーズ数がMに変化し、増幅率がF3=4となる。ステップ4で、フェーズ数がMを維持し、増幅率がF4=2となる。ステップ5で、フェーズ数がMを維持し、増幅率がF5=1となる。図17は、第3の実施形態におけるレギュレータ群30の出力電圧Voの変化の例を表わす図である。図17に示すように、従来のように、フェーズ数を変化させるときに、増幅率を変更しない場合には、出力電圧Voが急激に変化し、アンダーシュートが発生する。本実施の形態のように、フェーズ数を変化させるときに、増幅率を段階的に変更する場合は、出力電圧Voが緩やかに変化し、アンダーシュートが発生しない。以上のように、本実施の形態によれば、フェーズ切替え前から、可変アンプの増幅率を段階的に切替えることによって、アンダーシュートを相殺することができる。また、PWM周期の途中で、ステップを切替えた場合、電圧レギュレータのスイッチングバランスが乱れ、電圧が安定しにくくなるようなときには、各ステップの実行時間すなわち、ステップの切替タイミングをPWM周期のタイミングに同期させることも可能である。また、複数のステップのうち、一部のステップフェーズ数が切替るステップおよび/または増幅率が切替るステップの切替タイミングをPWM周期に同期させ、他のステップの切替タイミングは、段階的スケジュールテーブルに設定されたものを用いることとしてもよい。また、本実施の形態によれば、ボード設計終了後に発見された電圧変動があった場合にでも、IC外部のフィルタ回路の再調整を必要とせずファームウエアの変更のみで対処が可能となる。変形例本発明は、上記の実施形態に限定されるものではなく、たとえば以下のような変形例も含む。1第1~第3の実施形態の機能を組み合わせることとしてもよい。この場合、シーケンステーブルレジスタは、第1~第3の実施形態で説明した段階的スケジュールテーブルを記憶することとなる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。