"半導体基板と、前記半導体基板の主表面上に第1絶縁膜を介して形成された第1配線と、前記半導体基板の主表面上に第2絶縁膜を介して形成され、前記第1配線に沿って延在する第2配線と、前記第1配線の上面上に形成され、前記第1配線の前記半導体基板の主表面と平行な方向の幅よりも広く形成された第1導電膜と、前記第2配線の上面上に形成され、前記第2配線の前記半導体基板の主表面と平行な方向の幅よりも広く形成された第2導電膜と、前記第1導電膜と、前記第2導電膜とを覆うように形成された第3絶縁膜と、前記第1配線と前記第2配線との間の距離が所定値以下の第1領域と、前記第1配線と前記第2配線との間の距離が、前記所定値より大きい第2領域と、前記第1導電膜と前記第2導電膜とを前記第1領域内に形成して、前記第3絶縁膜のうち、前記第1領域内に位置する前記第1配線と前記第2配線との間に形成された空隙部と、を備えた半導体装置。前記第1配線と前記第1導電膜とが接触し、前記第2配線と前記第2導電膜とが接触し、前記第1導電膜のイオン化傾向は、前記第1配線のイオン化傾向より低く、前記第2導電膜のイオン化傾向は、前記第2配線のイオン化傾向より低い、請求項1に記載の半導体装置。上記従来の半導体装置においては、配線の長手方向のすべてに庇が形成される。このため、配線間の距離が広い領域にもエアギャップが形成される。配線間の距離が広い領域にエアギャップが形成されると、層間絶縁膜がエアギャップの上端部を閉じきれずに、開口部が形成される場合がある。このように、層間絶縁膜にエアギャップの開口部が形成されると、その後の洗浄工程において、洗浄液がエアギャップ内にしみ込むという問題が生じる。また、従来の不揮発性半導体記憶装置においては、上記のように、選択されたメモリセルの周囲に位置するフローティングゲート内に蓄積された電荷量により、選択されたメモリセルのしきい値電圧が変動するという問題があった。本発明は、上記のような課題に鑑みてなされたものであり、メモリセルのしきい値電圧の変動が抑制された不揮発性半導体記憶装置およびこの不揮発性半導体記憶装置の製造方法を提供することと、配線間の容量を低減して、駆動速度の向上が図られた半導体装置を提供することである。本発明に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板の主表面上に、第1絶縁膜を介して形成された第1フローティングゲートと、半導体基板の主表面上に、第2絶縁膜を介して形成された第2フローティングゲートと、第1フローティングゲート上に、第3絶縁膜を介して形成され、半導体基板の主表面と平行な方向の幅が第1フローティングゲートより広い第1幅広部を有する第1コントロールゲートと、第2フローティングゲート上に、第4絶縁膜を介して形成され、半導体基板の主表面と平行な方向の幅が第2フローティングゲートより広い第2幅広部を有する第2コントロールゲートと、第1コントロールゲートと、第2コントロールゲートとを覆うように形成された層間絶縁膜と、層間絶縁膜において、少なくとも、第1フローティングゲートと第2フローティングゲートとの間に位置する部分に形成された空隙部とを備える。本発明に係る半導体装置は、半導体基板と、半導体基板の主表面上に第1絶縁膜を介して形成された第1配線と、半導体基板の主表面上に第2絶縁膜を介して形成され、第1配線に沿って円在する第2配線と、第1配線の上面上に形成され、第1配線の半導体基板の主表面と平行な方向の幅よりも広く形成された第1導電膜と、第2配線の上面上に形成され、第2配線の半導体基板の主表面と平行な方向の幅よりも広く形成された第2導電膜と、第1導電膜と、第2導電膜とを覆うように形成された第3絶縁膜と、第3絶縁膜において、少なくとも、第1配線と第2配線との間に位置する部分に形成された空隙部と、第1配線と第2配線との間の距離が所定値以下の第1領域と、第1配線と第2配線との間の距離が、所定値より大きい第2領域とを備え、第1導電膜と第2導電膜とを第1領域内に形成する。本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板の主表面上に、第1絶縁膜を介して第1フローティングゲートを形成し、半導体基板の主表面上に、第2絶縁膜を介して第2フローティングゲートを形成する工程と、第1フローティングゲートの上面上に、第3絶縁膜を介して第1コントロールゲートを形成すると共に、第2フローティングゲートの上面上に、第4絶縁膜を介して第2コントロールゲートを形成する工程と、第1フローティングゲートと、第1コントロールゲートの一部とを半導体基板の主表面と平行な方向に膜減りさせて、膜減りした第1フローティングゲートの半導体基板の主表面と平行な方向の幅よりも幅が広い第1幅広部を第1コントロールゲートに形成すると共に、第2フローティングゲートと、第2コントロールゲートの一部とを半導体基板の主表面と平行な方向に膜減りさせて、膜減りした第2フローティングゲートの半導体基板の主表面と平行な方向の幅よりも幅が広い第2幅広部を第2コントロールゲートに形成する工程と、第1コントロールゲートと、第2コントロールゲートとを覆う層間絶縁膜を形成し、該層間膜のうち、第1幅広部を覆う部分と、第2幅広部を覆う部分とを接触させて、フローティグゲート間に空隙部を形成する工程とを備える。本発明に係る不揮発性半導体記憶装置およびその不揮発性半導体記憶装置の製造方法によれば、メモリセルのしきい値電圧の変動を抑制することができ、良好に読出しを行なうことができ、さらに、本発明に係る半導体装置によれば、配線間に形成される容量を低減することができ、駆動速度の向上を図ることができる。実施の形態1図1から図15を用いて、本実施の形態1に係る不揮発性半導体記憶装置100について説明する。図1は、本実施の形態1に係る不揮発性半導体記憶装置100の平面図である。この図1に示されるように、半導体基板1の主表面上には、複数のアシストゲートAGが互いに間隔を隔てて一方向に向けて延在しており、また、複数のコントロールゲートCGがアシストゲートAGと交差する方向に互いに間隔を隔てて延在している。さらに、アシストゲートAG間に位置する半導体基板1の主表面上であって、コントロールゲートCG下に位置する領域には、フローティングゲートFGが形成されている。このため、半導体基板1の主表面上には、複数のメモリセルMCが形成されている。そして、アシストゲートAGが延在する方向に隣接する方向に隣接するフローティングゲートFG間に位置する半導体基板1の主表面上には、エアギャップGAが形成されている。図2は、図1のII-II線における断面図である。この図2に示されるように、不揮発性半導体記憶装置100は、半導体基板1と、この半導体基板1の主表面上に、絶縁膜8を介して形成されたアシストゲートAGと、半導体基板1の主表面上に、絶縁膜15を介して形成されたフローティングゲートFGと、このフローティングゲートFGの上面上に、絶縁膜18を介して形成されたコントロールゲートCGとを備えている。アシストゲートAGは、たとえば低抵抗な多結晶シリコン膜から形成されており、アシストゲートAG下に形成された絶縁膜8は、たとえば酸化シリコンからなり、その厚さは、二酸化シリコン換算膜厚で、たとえば8.5nm程度とされている。アシストゲートAGの側面上には、たとえば酸化シリコンからなる絶縁膜9が形成されている。また、アシストゲートAGの上面上には、たとえば窒化シリコンSi3N4等からなる絶縁膜10が形成されている。コントロールゲートCGは、たとえば低抵抗な多結晶シリコンからなる導電膜CGaと、その上面に形成されたタングステンシリサイドWSix等のような高融点金属シリサイド膜等からなる導電膜CGbとの積層膜により形成されている。フローティングゲートFGは、上記メモリセルMCのデータ用の電荷蓄積層であり、たとえば低抵抗な多結晶シリコンにより形成されている。フローティングゲートFG下に位置する半導体基板1の主表面上には、メモリセルMCのトンネル絶縁膜として機能する絶縁膜15が形成されており、この絶縁膜15は、たとえば酸窒化シリコンSiON等から形成されている。アシストゲートAGと、フローティングゲートFGとの間には、絶縁膜9と絶縁膜16とが形成されており、アシストゲートAGと、フローティングゲートFGとが絶縁されている。絶縁膜16は、たとえば、酸化シリコンから形成されている。絶縁膜18は、たとえば酸化シリコン、窒化シリコンおよび酸化シリコンを下層から順に積層した、いわゆるONO膜で形成されている。絶縁膜18の厚さは、二酸化シリコン換算膜厚で、たとえば16nm程度とされている。図3は、図1におけるIII-III線における断面図であり、コントロールゲートCGと直交する方向の断面図である。この図3に示されるように、半導体基板1の主表面上には、絶縁膜第1絶縁膜15を介して形成されたフローティングゲート第1フローティングゲートFGaと、絶縁膜第2フローティングゲート15を介して形成され、フローティングゲートFGaに隣接するフローティングゲートFGbとが形成されており、コントロールゲートCG1、CG2を覆うように形成された層間絶縁膜17が形成されている。この層間絶縁膜17のうち、フローティングゲートFGa,FGb間に位置する部分には、エアギャップGAが形成されている。そして、フローティングゲートFGaの上面上には、絶縁膜18aを介して、形成されたコントロールゲートCG1が形成されており、フローティングゲートFGbの上面上には、絶縁膜18bを介して形成されたコントロールゲートCG2が形成されている。コントロールゲートCG1は、絶縁膜18aを介して、フローティングゲートFGaの上面上に形成された導電膜CGa1と、この導電膜CGa1の上面上に形成された導電膜CGa2とを備えている。コントロールゲートCG2は、絶縁膜18bを介して、フローティングゲートFGbの上面上に形成された導電膜CGb1と、この導電膜CGb2の上面上に形成された導電膜CGb2とを備えている。導電膜CGa1の半導体基板1の主表面と平行な方向の幅Ma2は、フローティングゲートFGaの半導体基板1の主表面と平行な方向の幅Ma1より広く形成されている。そして、導電膜CGa2の半導体基板1の主表面と平行な方向の幅Ma3は、導電膜CGa1より狭く形成されている。また、導電膜CGb1の半導体基板1の主表面と平行な方向の幅Mb2は、フローティンゲートFGbの半導体基板1の主表面と平行な方向の幅Mb1より広く形成されている。そして、導電膜CGb2の半導体基板1の主表面と平行な方向の幅Mb3は、導電膜CGb1の半導体基板1の主表面と平行な方向の幅Mb2より狭く形成されている。このため、コントロールゲートCG1は、フローティングゲートFGaの半導体基板1の主表面と平行な方向の幅Ma1より広く形成された幅広部28aを備えている。また、コントロールゲートCG2は、フローティングゲートFGbの半導体基板1の主表面と平行な方向の幅Mb1より広く形成された幅広部28bを備えている。ここで、絶縁膜18a、18bは、フローティングゲートFGa、FGbの半導体基板1の主表面と平行な方向の幅Ma1、Mb1よりも広く形成されている。このため、フローティングゲートFGaの上面上には、導電膜CGa1と、絶縁膜18aとからなり、フローティングゲートFGaの半導体基板1と平行な方向の幅Ma1より広く形成された鍔部38aが形成されている。また、フローティングゲートFGbの上面上には、導電膜CGb1と、絶縁膜18bとからなり、フローティングゲートFGbの半導体基板1と平行な方向の幅Mb1より広く形成された鍔部38bが形成されている。なお、本実施の形態1においては、鍔部38a,38bの幅と、幅広部28a,28bの幅とが一致しており、鍔部38a、38bの半導体基板1の主表面と平行な方向の幅は、フローティングゲートFGa、FGbの幅よりたとえば、15nm程度広く形成されている。このため、鍔部38a、38b間の半導体基板1の主表面と平行な方向の間隔は、フローティングゲートFGa、FGb間の間隔より狭く形成されている。層間絶縁膜17は、半導体基板1の主表面上に僅かに形成されており、フローティングゲートFGa、FGbの側面上にも、形成されている。フローティングゲートFGa、FGbの側面上に形成された層間絶縁膜17は、上方に向かうに従って、半導体基板1の主表面と平行な方向の幅が厚く形成されている。層間絶縁膜17のうち、鍔部38a、38bを覆う部分が、互いに接触しており、鍔部38a、38b間およびコントロールゲートCG1、CG2間には、層間絶縁膜17が充填されている。なお、層間絶縁膜17は、酸化シリコン膜等から形成されている。そして、エアギャップGAは、鍔部38aを覆う層間絶縁膜17と、鍔部38bを覆う層間絶縁膜17との接触部より下方に位置する層間絶縁膜17内に形成されている。このエアギャップGAは、半導体基板1の主表面上から、フローティングゲートFGa,FGb間にわたって形成されており、このエアギャップGAの上端部は、鍔部38a、38bの下端部の近傍に位置している。また、エアギャップGAの半導体基板1の主表面と平行な方向の幅は、半導体基板1の主表面上から上方に向かうに従って、狭くなるように、形成されており、鍔部38a、38bの下面側で閉塞している。このように、コントロールゲートCG1、CG2が延在する方向と直交する方向に隣接するフローティングゲートFGa,FGb間には、エアギャップGAが形成されているため、フローティングゲートFGa、FGb間に形成される容量が低減されている。上記のように構成された不揮発性半導体記憶装置100の書込み動作、読出し動作および消去動作について説明する。図4は、不揮発性半導体記憶装置100の書込み動作を示す断面図である。この図4に示されるように、選択されたメモリセルMCが接続されたコントロールゲートCGには、たとえば、15V程度の電圧が印加され、他のコントロールゲートCGには、たとえば、0V程度の電圧が印加される。また、選択されたメモリセルMCのソース形成用のアシストゲートAG2には、たとえば、1V程度の電圧が印加され、ドレイン形成用のアシストゲートAG3には、たとえば、7V程度の電圧が印加され、他のアシストゲートAG1、AG4には、たとえば、0V程度の電圧が印加される。これにより、ソース形成用のアシストゲートAG2下に位置する半導体基板1の主表面には、ソースとして機能するn型の反転層23aが形成され、ドレイン形成用のアシストゲートAG3下に位置する半導体基板1の主表面には、ドレインとして機能するn型の反転層23bが形成される。なお、他のアシストゲートAG1、AG4には、たとえば、0V程度の電圧が印加され、アシストゲートAG1、AG4下に位置する半導体基板1の主表面に反転層が形成されることが抑制されている。これにより、選択されたメモリセルMCと、非選択のメモリセルMCとのアイソレーションが図られ、非選択のメモリセルMCに情報が書込まれることが抑制されている。そして、形成されたソースとして機能する反転層23aからドレインとして機能する反転層23bに向けて電子が飛び出し、選択されたフローティングゲートFG内に電荷が注入され、選択されたメモリセルMCに情報が書込まれる。各メモリセルMCは、多値のデータを記憶することが可能となっている。この多値記憶は、コントロールゲートCGに印加される電圧を一定にして、書込み時間を変えることで、フローティングゲートFGに注入するホットエレクトロンの量を変化させることにより、何種類かのしきい値レベルを有するメモリセルMCを形成することができる。図5は、不揮発性半導体記憶装置100の読出し動作を示した断面図である。この図5に示されるように、読出しの際には、選択されたメモリセルMCが接続されたコントロールゲートCGには、たとえば、2V~5V程度の電圧が印加される。また、選択されたメモリセルMCのフローティングゲートFGに隣接し、ソース形成用のアシストゲートAG2には、たとえば、5程度の電圧が印加され、ドレイン形成用のアシストゲートAG3には、たとえば、5V程度の電圧が印加される。その一方で、他のアシストゲートAG1、AG4には、たとえば、0V程度の電圧が印加される。これにより、アシストゲートAG2下に位置する半導体基板1の主表面には、ソースとして機能する反転層23aが形成され、アシストゲートAG3下に位置する半導体基板1の主表面には、ドレインとして機能する反転層23bが形成される。そして、形成された反転層23aに、0V程度の電圧を印加して、反転層23bに1V程度の電圧を印加する。その一方で、他のアシストゲートAG1、AG4下に位置する半導体基板1の主表面には、反転層が形成されることが抑制され、アイソレーションが図られている。この際、選択されたフローティングゲートFG内に蓄積された電荷量によって、選択されたメモリセルMCのしきい値電圧が変動するため、反転層23aと、反転層23b間を流れる電流をセンシングすることにより、選択されたメモリセルMC内の情報を判断することができる。ここで、図1、図3に示されるように、この不揮発性半導体記憶装置100は、アシストゲートAGが延在する方向に隣接するフローティングゲートFG間には、エアギャップGAが形成されている。これにより、アシストゲートAGが延在する方向に隣接するフローティングゲートFG間に形成される容量が低減されている。このため、読出し動作の際に、選択されたメモリセルMCのフローティングゲートFGに対して、アシストゲートAGが延在する方向に隣接するフローティングゲートFG内に蓄積された電荷量が変動しても、選択されたメモリセルMCのフローティングゲートFGへの影響を小さく抑えることができ、選択されたメモリセルMCのしきい値電圧が変動することを抑制することができる。そして、選択されたメモリセルMCに蓄積された情報を正確に読出すことができる。図6は、消去動作における不揮発性半導体記憶装置100の断面図である。この図6に示されるように、データ消去時においては、選択されたコントロールゲートCGにたとえば、-16V程度の負電圧を印加すると共に、半導体基板1に正の電圧を印加する。そして、アシストゲートAGには、0V程度の電圧を印加することにより、半導体基板1の主表面に反転層が形成されることを抑制する。このように、電圧を印加することにより、選択されたコントロールゲートCGに接続されたフローティングゲートFG内に蓄積された電荷が半導体基板1内に放出され、各メモリセルMCの情報が一括して消去される。図7から図15を用いて、本実施の形態1に係る不揮発性半導体記憶装置100の製造方法について説明する。図7は、本実施の形態1に係る不揮発性半導体記憶装置100の製造工程の第1工程を示す断面図である。この図7に示されるように、まず、通常のイオン注入により、半導体基板1のメモリ領域に、たとえば、リンPを選択的に導入することで、n型の埋込領域を形成した後に、通常のイオン注入により、半導体基板1の周辺領域に、たとえば、ホウ素Bを選択的に導入することで、P型のウエル領域を形成する。そして、半導体基板1の周辺回路領域に、たとえば、リンを選択的に導入することでn型のウエル領域を形成する。そして、半導体基板1の主表面上に、たとえば、酸化シリコンからなる絶縁膜8を、たとえば二酸化シリコン換算膜厚で8.5nm程度の厚さとなるように、たとえばISSGInSituSteamGeneration酸化法のような熱酸化法により形成した後、その上に、たとえば低抵抗な多結晶シリコンからなる導体膜4を、たとえば50nm程度の厚さとなるようにCVDChemicalVaporDeposition法等により堆積し、さらにその上に、たとえば窒化シリコンからなる絶縁膜10を、たとえば70nm程度の厚さとなるようにCVD法等により堆積する。続いて、絶縁膜10上に、たとえば酸化シリコンからなる絶縁膜第3絶縁膜11を、たとえばTEOSTetraethoxysilaneガスを用いたCVD法等により堆積した後、パターニングを施す。このようにして、半導体基板1の主表面上に、間隔を隔てて複数のアシストゲートAGと、アシストゲートAGの上面上に形成された絶縁膜10と、この絶縁膜10の上面上に形成された絶縁膜11とが形成される。図8は、第2工程を示す断面図であり、図9は、第3工程を示す断面図であり、また、図10は、第4工程を示す断面図である。図8に示されるように、熱酸化処理により、アシストゲートAGの側面上に絶縁膜9を形成する。そして、図9に示されるように、絶縁膜16を堆積して、この絶縁膜16をドライエッチングして、絶縁膜11、絶縁膜10、絶縁膜9の側面上にサイドウォール状の絶縁膜16を形成する。この際、このサイドウォール状の絶縁膜16間に位置する半導体基板1の主表面は、露出する。そして、図10に示されるように、まず、サイドウォール状の絶縁膜16間に位置する半導体基板1の主表面上に絶縁膜15を形成する。その後、サイドウォール状の絶縁膜16間に位置する半導体基板1の主表面上に、導電膜6を堆積する。図11は、第5工程を示す断面図であり、図12は、第6工程を示す断面図である。この図11に示されるように、絶縁膜10をストッパとして、図10に示す絶縁膜16にドライエッチングを施して、導電膜6の大部分を露出させる。そして、図12に示すように、絶縁膜16より上方に位置する導電膜6の表面上に、絶縁膜18を形成し、この絶縁膜18の上面上に、多結晶シリコンからなる導電膜CGaと、タングステンシリサイドWSix等のような高融点金属シリサイド膜からなる導電膜CGbとを順次堆積し、この導電膜CGbの上面上に絶縁膜13を形成する。ここで、導電膜CGaと、導電膜CGbとは、上記のものに限られず、導電膜CGaは、導電膜CGaより、イオン化傾向が小さい材質のものであればよい。図13は、上記第6工程において、図1に示すアシストゲートAGに沿い、形成されたアシストゲートAG間における断面図である。この図13に示すように、上記第6工程においては、導電膜6は、半導体基板1の主表面と平行な方向に延在している。図14は、第7工程を示す断面図であり、図15は、第8工程を示す断面図であり、いずれも、アシストゲートAGに沿い、アシストゲートAG間における断面図である。この図14に示すように、導電膜CGb、CGa、6および絶縁膜18にパターニングを施して、フローティングゲートの導電膜パターンFGBと、この導電膜パターンFGBの上面上に形成されたコントロールゲートの導電膜パターンCGBとを形成する。導電膜パターンCGBは、導電膜CGaと、この導電膜CGaに接触して、導電膜CGaの上面上に形成された導電膜CGbとを備えており、導電膜パターンCGBと導電膜パターンFGBとの間には、絶縁膜18が形成されている。そして、図15に示されるように、導電膜パターンFGBおよび導電膜パターンCGBに、酸化膜との選択比の高いウエットエッチングを施す。なお、ウエットエッチングに替えて、温水処理としてもよい。ここで、導電膜CGaは、導電膜CGbよりイオン化傾向が大きく、導電膜CGaと導電膜CGbとは接触しているため、ウエットエッチングが施される際には、薬液と導電膜CGbとの間では、酸化還元反応により、導電膜CGbがエッチングされ、半導体基板1の主表面と平行な方向に膜減りする。そして、導電膜CGa内の電子が導電膜CGbに移動し、導電膜CGaと薬液との間で酸化還元反応が生じ難なり、導電膜CGaのエッチングが抑制される。その一方で、導電膜パターンFGBと、導電膜パターンCGBとの間には、絶縁膜18が形成されているため、導電膜パターンFGBから導電膜パターンCGBに電子が移動し難く、導電膜パターンFGBはエッチングされ、半導体基板1の主表面と平行な方向に膜減りする。すなわち、導電膜パターンFGBが半導体基板1の主表面と平行な方向に膜減りする量は、導電膜CGaが半導体基板1の主表面と平行な方向に膜減りする量よりも大きくなる。さらに、導電膜CGbが半導体基板1の主表面と平行な方向に膜減りする量は、導電膜CGaが半導体基板1の主表面と平行な方向に膜減りする量より大きくなる。この第8工程においては、図12、図14および図15に示すように、導電膜パターンFGBの表面のうち、導電膜パターンCGBが延在する方向に対向配置する側面上は、絶縁膜18により覆われている。このため、導電膜パターンFGBの表面のうち、形成されるコントロールゲートCGが延在する方向と交差する方向に隣り合う側面が、エッチングされる。そして、導電膜パターンFGBのうち、形成されるコントロールゲートCGが延在する方向交差する方向の幅が小さくなり、導電膜パターンFGBのうち、コントロールゲートCGが延在する方向の幅は維持される。なお、絶縁膜18は、エッチングされず、また、導電膜CGaも殆んどエッチングされないため、絶縁膜18は、導電膜CGaの下面に残留する。上記のように、導電膜パターンFGBが半導体基板1の主表面と平行な方向に膜減りする一方で、導電膜CGaは、殆んど膜減りしないので、形成されるコントロールゲートCGには、形成されるフローティングゲートFGより半導体基板1の主表面と平行な方向に突出する幅広部28が形成される。さらに、この幅広部28の下面には、幅広部28の幅と略同一とされた絶縁膜18が残留するため、この絶縁膜18と導電膜CGaとにより、フローティングゲートFGより半導体基板1の主表面と平行な方向に突出する鍔部38が形成される。そして、図3に示すように、プラズマCVDChemicalVaporDeposition法や、HDPHighdensityplasmaにより、層間絶縁膜17を形成する。HDPの埋込条件としては、たとえば、Ar150sccm、O2150sccm、SiH480sccmLF-RF3600W9002700、HF-RF2000Wと設定する。上記のような条件においては、カバレッジCoverageを悪化させることができ、埋め込み性を低下させることができる。このため、フローティングゲートFGa、FGb間に層間絶縁膜17が充填され難く、エアギャップGAが形成され易くなる。特に、フローティングゲートFGa、FGbの上面上には、幅広部28a、28bを含む、鍔部38a、38bが形成されているため、層間絶縁膜17がこの鍔部38a、38bより下方に入り込むことが抑制されている。そして、鍔部38a、38b間の半導体基板1の主表面と平行な方向の幅は、フローティングゲートFGa、FGb間の幅より狭いため、鍔部38a、38b間に層間絶縁膜17が早期に埋め込まれ、鍔部38a、38b間が閉塞される。このように、フローティングゲートFGa、FGb間の半導体基板1の主表面上に層間絶縁膜17が充填されることが抑制されており、フローティングゲートFGa、FGbの側面上に層間絶縁膜17が形成されることが抑制され、さらに、鍔部38a、38b間が早期に閉塞されるため、フローティングゲートFGa、FGb間には、エアギャップGAが形成される。さらに、鍔部38a、38bは、フローティングゲートFGa、FGbの直上に形成されているため、エアギャップGAがコントロールゲートCG1、CG2間およびコントロールゲートCG1、CG2より上方にまで延在することが抑制されている。コントロールゲートCG1、CG2間が層間絶縁膜17で充填されることにより、エアギャップGAが層間絶縁膜17の上面上に開口することを抑制することができ、その後の洗浄工程において、洗浄液がエアギャップGA内にしみ込むことを抑制することができる。このように、層間絶縁膜17をコントロールゲートCG1、CG2の上面まで堆積すればよいため、層間絶縁膜17の膜厚が厚くなり過ぎることを抑制することができる。これにより、その後、図1に示されるアシストゲートAGや、アシストゲートAG下に位置する半導体基板の主表面に形成される反転層に電圧を印加するコンタクト部を形成する際に、層間絶縁膜17にコンタクトホールを良好に形成することができる。導電膜CGb2と、導電膜CGa2との間隔は、鍔部38a、38bとの間隔より広く形成されているため、導電膜CGb1、CGb2間に層間絶縁膜17が良好に埋め込まれ、シームが形成され難くなっている。このため、鍔部38a、38b間に充填された層間絶縁膜17内にシームが形成されたとしても、導電膜CGa2と導電膜CGb2間にまでシームが延在することを抑制することができる。上記のような工程を経ることにより、不揮発性半導体記憶装置100が製造される。なお、上記実施の形態1においては、AGアシストゲート-AND型のフラッシュメモリに適用した場合について説明したが、これに限られない。図33は、一般的なAND型フラッシュアレイ構造を示す回路図である。この図33に示されるように、一般的なAND型フラッシュアレイ構造160は、ワード線164により接続された複数のメモリセルトランジスタ162と、主ビット線166に接続された選択トランジスタ161と、ソース線に接続された選択トランジスタ163とを備えている。図34は、メモリセルトランジスタ162の断面図であり、この図34に示すように、メモリセルトランジスタ162は、フローティングゲートFGa,FGb間にエアギャップGAが形成されている。このように形成された一般的なAND型フラッシュアレイ構造160によれば、フローティングゲートFGa,FGb間に形成される容量を低減することができ、しきい値電圧の変動を抑制することができる。図35は、一般的なNAND型フラッシュアレイ構造170を示す回路図である。この図35に示されるように、NAND型フラッシュアレイ構造170は、ビット線175にそれぞれ接続された複数の選択トランジスタ171と、ソース線に接続された選択トランジスタ173と、各選択トランジスタ171と各選択トランジスタ173との間に配置された複数のメモリセルトランジスタ172とを備えている。図36は、メモリセルトランジスタ172の詳細断面図であり、この図36に示されるように、メモリセルトランジスタ172はフローティングゲートFGa,FGb間にエアギャップGAが形成されている。このように、構成されたNAND型フラッシュアレイ構造170によれば、フローティングゲートFGa,FGb間に形成される容量を低減することができる。また、上記実施の形態1に係る不揮発性半導体装置100と同様の効果を得ることができる。さらに、上記のように、フローティングゲートFGa、FGb間にエアギャップGAを形成して、フローティングゲートFGa,FGb間の容量を低減することは、NOR型のフラッシュアレイ構造にも適用することができる。実施の形態2図16から図32を用いて、本実施の形態2に係る半導体装置200について説明する。図16は、本実施の形態2に係る半導体装置200の平面図である。この図16に示されるように、半導体装置200は、半導体基板1と、この半導体基板1の主表面上に形成された配線L1と、この配線L1に沿って延在する配線L2とを備えている。配線L1は、一方向に向けて延在する直線部L1aと、屈曲部L1cにて、直線部L1aと直交する方向に屈曲する直線部L1bとを備えており、L字形状に形成されている。この配線L1の上面上には、導電膜52が形成されており、この導電膜52の配線L1が延在する方向と直交する方向の幅a4は、配線L1の幅より広く形成されている。また、配線L2は、直線部La1に沿って延在する直線部L2aと、屈曲部L2cにて、直線部L2aと直交する方向に屈曲する直線部L2bとを備えており、L字形状に形成されている。配線L2のうち、屈曲部L1cから直線部L2aに向けて下ろした垂線と直線部L1aとの交点Lc1と、屈曲部L1cから直線部L2bに向けて下ろした垂線と直線部L2bとの交点Lc2とにより挟まれる部分と、配線L1の屈曲部L1cとの間隔a3は、所定間隔の90nmより広くされている。さらに、配線L2のうち、交点Lc1と交点Lc2とにより挟まれる部分と、屈曲部L1cとにより囲まれる領域に位置する半導体基板1の主表面上には、絶縁膜55が充填されている。配線L2のうち、交点Lc1と交点Lc2とにより挟まれる部分以外の部分と、配線L1との距離a1、a2は、所定間隔である90nm程度とされている。そして、配線L2のうち、交点Lc1と交点Lc2とにより挟まれる部分以外の部分の上面には、導電膜54が形成されている。ここで、配線L2のうち、交点Lc1と交点Lc2とにより挟まれる部分の配線L2が延在する方向と直交する方向の幅は、交点Lc1と交点Lc2とにより挟まれる部分以外の部分の配線L2が延在する方向と直交する方向の幅より広く形成されている。そして、配線L2のうち、交点Lc1と交点Lc2とにより挟まれる部分以外の部分と、配線L1とにより挟まれる領域に位置する半導体基板1の主表面上に形成された絶縁膜55には、エアギャップGAが形成されている。図17は、図16に示された領域と異なる領域における半導体装置200の平面図である。配線L1は、直線部L1dと、直線部L1dから離間して配置された直線部L1fと、直線部L1dと直線部L1fとの間を接続して、配線L2から離間する方向に湾曲する湾曲部L1eとを備えている。また、配線L2は、直線部L1dとの間隔が所定間隔とされ、直線部L1dに沿う直線部L2dと、直線部L1fとの間隔が所定間隔とされ、直線部L1fに沿う直線部L2fと、湾曲部L1eとの間隔が所定間隔以上とされ、湾曲部L1eから離間するように湾曲する湾曲部L2eとを備えている。配線L1のうち、直線部L1dと、直線部L1fとの上面上には、導電膜52が形成されており、湾曲部L1eの上面には、導電膜52が形成されていない。そして、湾曲部L1eの幅は、直線部L1d、L1fの幅より広く形成されている。配線L2のうち、直線部L2dと、直線部L2fとの上面上には、導電膜54が形成されており、湾曲部L2eの上面上には、導電膜54が形成されていない。そして、湾曲部L2eの幅は、直線部L2dと直線部L2fの幅より広く形成されている。すなわち、図16と図17に示されるように、配線L1と配線L2との間隔が所定間隔以上とされた領域R1と、配線L1と配線L2との間隔が所定間隔若しくは、所定間隔以下とされた領域R2とがあり、領域R2においては、配線L1の上面上に導電膜52が形成されており、配線L2の上面上には、導電膜54が形成されている。そして、領域R2においては、配線L1と配線L2との間に充填された絶縁膜55内には、エアギャップGAが形成されており、領域R1においては、配線L1と配線L2との間には、絶縁膜55が充填されている。また、領域R1においては、配線L1および配線L2の上面上には、導電膜52、54が形成されていない。さらに、領域R1における配線L1と配線L2との幅は、領域R2における配線L1と配線L2の幅より広く形成されている。図18は、図16のXVIII-XVIII線における断面図であり、図19は、図16のXIX-XIX線における断面図である。さらに、図20は、図17のXX-XX線における断面図である。図18に示すように、半導体装置200は、図16に示す領域R1において、半導体基板1と、この半導体基板1の主表面上に形成された絶縁膜50と、この絶縁膜50を介して半導体基板1の主表面上に形成された配線L1と、半導体基板1の主表面上に絶縁膜50を介して形成された配線L2と、配線L1の上面上に形成され、配線L1の幅より広く形成された導電膜52と、配線L2の上面上に形成され、配線L2の幅より広く形成された導電膜54と、配線L1および配線L2とを覆うように形成された絶縁膜55とを備えている。そして、エアギャップGAが、半導体基板1の主表面上から導電膜54および導電膜52の下面側にまでわたって形成されている。図19に示すように、図16に示す領域R1においては、配線L1の上面上には、導電膜52が形成されており、配線L2の上面上には、導電膜54が形成されておらず、また、配線L1と、配線L2との間には、エアギャップが形成されていない。また、図20に示すように、図19に示す領域R1においては、配線L1および配線L2の上面上には、導電膜52、54が形成されておらず、配線L1、L2間に位置する絶縁膜55内にエアギャップが形成されていない。このように、配線L1と、配線L2との間隔が所定間隔とされた領域R2においては、配線L1、L2間にエアギャップGAが形成されており、配線L1、L2との間の容量が低減されている。配線L1、L2間の容量が低減されると、たとえば、配線L1の電流、電圧が変動することにより、配線L2内を流れる電流に与える影響力の変動を小さく抑えることができる。また、配線L1、L2間の距離が所定間隔以上となる領域R1において、エアギャップGAを形成しないこととすることにより、エアギャップGAが絶縁膜55の上面上に開口することを抑制することができる。さらに、領域R1内に位置する配線L1、L2の幅を大きく形成することにより、配線L1、L2の抵抗を低減することができる。上記のように構成された半導体装置200の製造方法を、図21から、図32を用いて説明する。図21は、半導体装置200の製造工程の第1工程を示す断面図であり、図16におけるXVIII-XVIII線における断面図である。図22は、第1工程において、図16に示すXIX-XIX線における断面図である。図23は、第1工程において、図17に示すXVIII-XVIII線における断面図である。図21~図23に示すように、半導体基板1の主表面上に、絶縁膜50を形成し、この絶縁膜50の上面上に、導電膜Lを堆積し、この導電膜Lの上面上に導電膜56を堆積する。ここで、導電膜Lは、たとえば、導電膜56よりAlの含有量が多いALリッチなAlCu膜が用いられ、導電膜56としては、導電膜LよりCuの含有量が多いCuリッチなAlCu膜が用いられる。なお、導電膜Lは、導電膜56よりイオン化傾向が大きいものであればよい。そして、レジスト57を導電膜56の上面上に形成し、パターニングを施す。図24は、第2工程を示す断面図であり、図21に示された工程後の断面図である。この図24に示されるように、図16に示す領域R2となる部分においは、パターニングされた導電膜Lと、導電膜56からなる積層体57を覆うようにレジスト58を堆積する。図25は、第2工程を示す断面図であり、図22に示された工程後の断面図である。この図25に示すように、図16の領域R1となる部分においては、配線L1となる積層体57にレジスト58を堆積する。図26は、第2工程を示す断面図であり、図23に示された工程後の断面図である。この図26に示すように、図17における領域R1においては、積層体57の上面上にレジストを形成することなく、外方に露出する。そして、図27から図29は、いずれも第3工程を示す断面図である。これら、図27に示すように、図16の領域R2となる領域内においては、導電膜Lの上面上に導電膜56を残留させる。そして、図28に示すように、図16の領域R1となる領域内においては、配線L2となる導電膜Lの上面上に形成された導電膜56を除去する。さらに、図29に示されるように、図17に示す領域R1となる領域内においては、配線L1、L2となる導電膜Lのいずれについても、導電膜56を除去する。図30から図32は、いずれも第4工程を示す断面図である。この図30から図32に示される第4工程は、ウエットエッチングを施して、配線L1、L2を形成する工程である。なお、ウエットエッチングに替えて、アンモニア過水を含む薬液により処理してもよい。そして、図30に示すように、図27に示す積層体57にウエットエッチングを施すと、導電膜Lは、導電膜56よりイオン化傾向が大きいため、導電膜Lが専らエッチングされ、導電膜56は、殆んどエッチングされない。このため、図16に示す領域R2となる領域内においては、導電膜56の下面に、導電膜56より幅が小さく形成された配線L1と、配線L2とが形成される。図31に示すように、配線L2となる導電膜Lの上面上には、導電膜56が形成されている。このため、ウエットエッチングの薬液が満たされると、導電膜Lと薬液との間で酸化還元反応が起こると共に、導電膜56内の電子が導電膜L内に移動する。これにより、配線L1となる導電膜Lのエッチングが促進される。その一方で、配線L2となる導電膜Lも、薬液との間で酸化還元反応が起こり、エッチングされる一方で、上面上に導電膜56が形成されていないため、配線L1となる導電膜Lよりもエッチング速度遅いものとなっている。このため、配線L2のうち、導電膜56が上面に形成されていな部分の幅は、導電膜56が形成された配線L1の幅より広く形成される。そして、図32に示すように、図17に示す領域R1となる領域内においては、配線L1となる導電膜Lおよび配線L2となる導電膜Lのいずれにも、導電膜56が形成されていない。このため、形成された配線L1、L2の幅は、図30に示す導電膜56が上面上に形成された配線L1、L2の幅より広く形成されている。そして、上記図18から図20に示すように、絶縁膜55を堆積する。図16に示す領域R2においては、図30に示すように、配線L1、L2の幅より広く形成された導電膜56が配線L1、L2の上面上に形成されているため、絶縁膜55が配線L1、L2間に位置する半導体基板1の主表面上に堆積されにくくなっている。その一方で、配線L1、L2の上面上に形成された導電膜56間の間隔は、配線L1、L2間の間隔より狭く形成されているため、導電膜56間が絶縁膜55により塞がれる。このため、図16に示す領域R1においては、配線L1、L2間に位置する絶縁膜55内にエアギャップGAが形成される。図16に示す領域R1においては、図31に示すように、配線L1の上面上に、配線L1より幅の広い導電膜56が形成されている一方で、配線L2の上面上には、導電膜56が形成されていない。このため、絶縁膜55は、配線L1、L2間に位置する半導体基板1の主表面上に堆積され、図19に示すように、配線L1、L2間は、絶縁膜55により充填される。そして、図17に示す領域R1においては、図32に示すように、配線L1、L2の上面上には、導電膜56が形成されていないため、絶縁膜55が、配線L1、L2間に位置する半導体基板1の主表面上に良好に堆積される。このため、図20に示すように、配線L1、L2間は、絶縁膜55により充填される。上記のような工程を経ることにより、半導体装置200を製造することができる。以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"