非同期インターフェースのRTLRegisterTransferLevel検証において、RTLにおける非同期インターフェースの同期化部の動作タイミングをクロックサイクルベースで変化させるタイミング変更部と、前記動作タイミングを変化させたRTLを用いてシミュレーションを実行し、非同期インターフェースが正常な動作をするか否かを検証するシミュレーション部とを具備する非同期インターフェース検証装置。請求項1に記載の非同期インターフェース検証装置において、前記タイミング変更部は、前記RTLより抽出された前記非同期インターフェースにおけるタイミング変化用回路の変更箇所を抽出する変更箇所抽出部と、前記RTLでの前記抽出された変更箇所の前段又は後段においてタイミング変化用回路を追加又は削除して非同期検証用RTLを生成する変更処理部とを備え、前記シミュレーション部は、前記非同期検証用RTLを用いてシミュレーションを実行する非同期インターフェース検証装置。請求項2に記載の非同期インターフェース検証装置において、前記変更箇所は、前記同期化部としての同期化F/FFlipFlopにおける初段のF/Fであり、前記タイミング変化用回路は前記同期化部のクロックに同期して動作する非同期インターフェース検証装置。請求項2又は3に記載の非同期インターフェース検証装置において、前記RTLより抽出された複数の非同期インターフェースの各々について、前記変更箇所抽出部、前記変更処理部及び前記シミュレーション部は、各動作を実行する非同期インターフェース検証装置。請求項2乃至4のいずれか一項に記載の非同期インターフェース検証装置において、前記変更処理部は、前記同期化部の複数のパスをまとめた同期化モジュールを、前記タイミング変化用回路を含んだタイミング変化用同期化モジュールで置き換えることにより、前記抽出された変更箇所の前段又は後段においてタイミング変化用回路を追加又は削除して非同期検証用RTLを生成する非同期インターフェース検証装置。請求項1乃至5のいずれか一項に記載の非同期インターフェース検証装置において、前記タイミング変化用回路は、F/Fである非同期インターフェース検証装置。非同期インターフェースのRTLRegisterTransferLevel検証において、RTLにおける非同期インターフェースの同期化部の動作タイミングをクロックサイクルベースで変化させるステップと、前記動作タイミングを変化させたRTLを用いてシミュレーションを実行し、非同期インターフェースが正常な動作をするか否かを検証するステップとを具備する非同期インターフェース検証方法。請求項7に記載の非同期インターフェース検証方法において、前記動作タイミングをクロックサイクルベースで変化させるステップは、前記RTLより抽出された前記非同期インターフェースにおけるタイミング変化用回路の変更箇所を抽出するステップと、前記RTLでの前記抽出された変更箇所の前段又は後段においてタイミング変化用回路を追加又は削除して非同期検証用RTLを生成するステップとを備え、前記検証するステップは、前記非同期検証用RTLを用いてシミュレーションを実行するステップを備える非同期インターフェース検証方法。請求項8に記載の非同期インターフェース検証方法において、前記変更箇所は、前記同期化部としての同期化F/FFlipFlopにおける初段のF/Fであり、前記タイミング変化用回路は前記同期化部のクロックに同期して動作する非同期インターフェース検証方法。請求項8又は9に記載の非同期インターフェース検証方法において、前記RTLより抽出された複数の非同期インターフェースの各々について、前記変更箇所を抽出するステップ、前記非同期検証用RTLを生成するステップ及び前記非同期検証用RTLを用いて前記シミュレーションを実行するステップを実行する非同期インターフェース検証方法。請求項8乃至10のいずれか一項に記載の非同期インターフェース検証方法において、前記非同期検証用RTLを生成するステップは、前記同期化部の複数のパスをまとめた同期化モジュールを、前記タイミング変化用回路を含んだタイミング変化用同期化モジュールで置き換えることにより、前記抽出された変更箇所の前段又は後段においてタイミング変化用回路を追加又は削除して非同期検証用RTLを生成するステップを備える非同期インターフェース検証方法。請求項7乃至11のいずれか一項に記載の非同期インターフェース検証方法において、前記タイミング変化用回路は、F/Fである非同期インターフェース検証方法。請求項7乃至12のいずれか一項に記載の非同期インターフェース検証方法をコンピュータに実行させるプログラム。上記特許文献1では、非同期インターフェースのRTLシミュレーションの速度が低下するという問題がある。その理由は、以下のとおりである。上記特許文献1では、非同期インターフェースにおける遅延を含めた動作を実現するために、データラインとクロックラインに遅延を挿入する。データラインに挿入する例としては、図5に示すようなDelay1~5がある。その遅延は、例えば図3や図4に示すように、クロック信号CLKM、CLKの周期とは無関係なく設定されている。そのため、クロックエッジ以外のタイミングにデータラインの変化が発生することになる。従って、クロックエッジ以外の箇所においても更にシミュレーションを行う必要があり、シミュレーションイベントが増加してしまう。シミュレータはシミュレーションイベント毎に内部ノード値の計算を行うため、シミュレーションイベントの増加はシミュレーション演算量の増加につながる。その結果、RTLシミュレーション速度が低下してしまう。半導体装置の検証コストの削減が望まれている。RTLRegisterTransferLevelでの非同期インターフェースの検証が望まれている。RTLシミュレーションの速度を維持しながら非同期インターフェースを検証することが求められる。以下に、発明を実施するための形態で使用される番号符号を用いて、課題を解決するための手段を説明する。これらの番号符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明の非同期インターフェース検証装置は、タイミング変更部120と、シミュレーション部121とを具備している。タイミング変更部120は、非同期インターフェースのRTLRegisterTransferLevel検証において、RTL100における非同期インターフェースの同期化部95の動作タイミングをクロックサイクルベースで変化させる。シミュレーション部121は、前記動作タイミングを変化させたRTLを用いてシミュレーションを実行し、非同期インターフェースが正常な動作をするか否かを検証する。本発明の非同期インターフェース検証方法は、非同期インターフェースのRTLRegisterTransferLevel検証において、RTL100における非同期インターフェースの同期化部95の動作タイミングをクロックサイクルベースで変化させるステップS2、S3と、前記動作タイミングを変化させたRTL105を用いてシミュレーションを実行し、非同期インターフェースが正常な動作をするか否かを検証するステップS4-S6とを具備している。本発明のプログラムは、上記段落に記載の非同期インターフェース検証方法をコンピュータに実行させるプログラムである。本発明により、半導体装置の検証コストの削減が可能となる。RTLでの非同期インターフェースの検証が可能となる。RTLシミュレーションの速度を維持しながら非同期インターフェースを検証することが可能となる。以下、本発明の非同期インターフェース検証装置、非同期インターフェース検証方法及びそのプログラムの実施の形態に関して、添付図面を参照して説明する。第1の実施の形態本発明の第1の実施の形態に係る非同期インターフェース検証装置について、添付図面を参照して説明する。図10は、本発明の第1の実施の形態に係る非同期インターフェース検証装置の構成を示すブロック図である。非同期インターフェース検証装置1は、RTL記述された半導体装置の設計データにおいて非同期インターフェースを検証する。非同期インターフェース検証装置1は、コンピュータに例示される情報処理装置であり、図示されていないCPUCentralProcessingUnitと、記憶装置と、入力装置と、出力装置と、インターフェースとを備えている。CPU、記憶装置、入力装置、出力装置、及びインターフェースは、バスやケーブルにより互いに情報の送受信が可能に接続されている。記憶装置は、RAMRandomAccessMemory、ROMReadOnlyMemory、及びHDDHardDiskDriveに例示される。入力装置は、キーボード、及びマウスに例示される。出力装置は、ディスプレイやプリンタに例示される。インターフェースは、外部のコンピュータや記憶装置や記憶媒体読取装置などと双方向通信可能に接続されている。CPUは、例えば記憶媒体からインターフェースを介してHDDにインストールされたコンピュータプログラムをRAMに展開する。そして、展開されたコンピュータプログラムを実行して、必要に応じて記憶装置や入力装置や出力装置のようなハードウェアを制御しながら、当該コンピュータプログラムの情報処理を実現する。記憶装置は、コンピュータプログラムを記録し、CPUが利用する情報や生成する情報を記録する。入力装置は、ユーザに操作されることにより生成される情報をCPUや記憶装置に出力する。出力装置は、CPUにより生成された情報や記憶装置の情報をユーザに認識可能に出力する。非同期インターフェース検証装置1は、非同期パス抽出部101と、F/F変更箇所抽出部103と、F/F変更処理部104と、非同期検証シミュレーション部106と、期待値作成シミュレーション部110と、期待値照合部108とを具備している。これらは、コンピュータプログラムソフトウェアであっても良いし、コンピュータプログラムとハードウェアとの組み合わせであっても良いし、ハードウェアであっても良い。非同期パス抽出部101は、例えば非同期インターフェース検証装置の記憶装置から、又はネットワークを介して他の情報処理装置から、RTL100を受信する。RTL100は、RTLRegisterTransferLevelで記述された半導体装置の設計データである。非同期パス抽出部101は、RTL100から非同期パスを抽出して、非同期リスト102としてF/F変更箇所抽出部103へ出力する。F/F変更箇所抽出部103は、非同期リスト102から、タイミング変化用回路であるF/FFlipFlopを変更する箇所を抽出する。変更は、追加又は削除後述に例示される。F/Fを変更する箇所としては、非同期インターフェースに例示される。F/F変更箇所抽出部103は、抽出結果をF/F変更箇所のインスタンス情報としてF/F変更処理部104へ出力する。F/F変更処理部104は、F/F変更箇所のインスタンス情報及びRTL100に基づいて、RTL100のF/F変更箇所においてF/Fの追加又は削除を実行して、非同期検証用RTL105として非同期検証シミュレーション部106へ出力する。非同期検証シミュレーション部106は、非同期検証用RTL105について、テストベンチ109に基づいて、シミュレーションを行い、ログ結果F/F挿入後107を期待値照合部108へ出力する。期待値作成シミュレーション部110は、RTL100について、テストベンチ109に基づいて、シミュレーションを行い、ログ結果期待値を期待値照合部108へ出力する。期待値照合部108は、ログ結果111とログ結果107とを比較し、両データが同じであることを確認する。期待値照合部108は、表示装置にその照合結果を表示する。F/F変更箇所抽出部103及びF/F変更処理部104は、RTL100における非同期インターフェースの同期化F/Fの動作タイミングを、F/Fを挿入する又は後述されるように削除することにより、クロックサイクルベースで変化させるタイミング変更部120とみることができる。また、非同期検証シミュレーション部106及び期待値作成シミュレーション部110は、RTL100及び動作タイミングを変化させたRTL105についてシミュレーションを実行し、非同期インターフェースが正常な動作をするか否かの検証を行うシミュレーション部121とみることができる。図11Aは、非同期パスの一例としてのバスの非同期インターフェースを示す回路図である。この非同期インターフェース90は、非同期パス抽出部101によりRTL100から抽出された非同期パスの一つである。この非同期インターフェース90には、2つのクロック信号CLK1とクロック信号CLK2が供給されている。クロック信号CLK1とクロック信号CLK2は、周波数と位相について互いに関係のない非同期関係にあるクロック信号である。入力信号Data-In[2:0]は、クロック信号CLK1で動作する送信側回路であるF/F130~132に供給される。F/F130~132の出力信号は、それぞれクロック信号CLK2で動作する受信側回路であるF/F133~135に供給される。F/F130~132からF/F133~135が、クロック信号CLK1からクロック信号CLK2への非同期インターフェースである。F/F133~135の出力信号は、メタステーブルの伝播防止のため、それぞれクロック信号CLK2で動作する受信側回路であるF/F136~138に供給された後、出力信号Data-Out[2:0]として出力される。受信側回路であるF/F133~135-F/F136~138は、それぞれ同期化を行うためのF/Fとして、同期化F/F同期化部95とみることができる。なお、同期化部は、本実施の形態では上述のようにF/Fで構成されているが、クロック信号に同期して同期化を行う機能を有していれば上記構成に限定されるものではない。図11Bは、図11Aの非同期インターフェースにF/Fを追加した場合を示す回路図である。この非同期インターフェース91は、非同期インターフェース90の一つの同期化F/FにF/F150が追加されて生成されている同期化F/F96。すなわち、この非同期インターフェース91は、クロックスキューによりF/F133のクロック信号CLK2が遅い場合の動作に対応している。F/F133の動作が1クロック遅れることを再現するため、図11AのF/F133のデータラインに対してF/F150を追加している。F/F変更処理部104は非同期インターフェース90を示すRTL100にF/F150を追加して、この非同期インターフェース91を示す非同期検証用RTL105を生成する。図11Cは、図11Aの非同期インターフェースにF/Fを追加した場合を示す他の回路図である。この非同期インターフェース92は、非同期インターフェース90の一つの同期化F/FにF/F160が追加されて生成される同期化F/F96。すなわち、この非同期インターフェース92は、クロックスキューによりF/F134のクロック信号CLK2が遅い場合の動作に対応している。F/F134の動作が1クロック遅れることを再現するため、図11AのF/F134のデータラインに対してF/F160を追加している。F/F変更処理部104は非同期インターフェース90を示すRTL100にF/F160を追加して、この非同期インターフェース92を示す非同期検証用RTL105を生成する。図11Dは、図11Aの非同期インターフェースにF/Fを追加した場合を示す更に他の回路図である。この非同期インターフェース93は、非同期インターフェース90の一つの同期化F/FにF/F170が追加されて生成される同期化F/F96。すなわち、この非同期インターフェース93は、クロックスキューによりF/F135のクロック信号CLK2が遅い場合の動作に対応している。F/F135の動作が1クロック遅れることを再現するため、図11AのF/F135のデータラインに対してF/F170を追加している。F/F変更処理部104は非同期インターフェース90を示すRTL100にF/F170を追加して、この非同期インターフェース93を示す非同期検証用RTL105を生成する。図12は、RTL100に含まれる非同期インターフェースのRTL記述の一例を示す。このRTL記述は、非同期インターフェース90図11Aを示している。この非同期インターフェース90のRTL記述では、1行目~6行目において入力データData_In[0]、Data_In[1]及びData_In[2]がF/F130、F/F131及びF/F132に入力され、8行目~13行目においてF/F130、F/F131及びF/F132の出力がF/F133、F/F134及びF/F135に入力され、15行目~20行目においてF/F133、F/F134及びF/F135の出力がF/F136、F/F137及びF/F138に入力され、22行目~24行目においてF/F136、F/F137及びF/F138の出力が出力データData_Out[0]、Data_Out[1]及びData_Out[2]になることをそれぞれ示している。図13は、非同期パス抽出部101により抽出された非同期リスト102の一例を示す。この非同期リスト102は、非同期パスとして、非同期インターフェース90図11A、図12を示している。非同期インターフェース90のパスデータラインの一つとして、非同期インターフェース90の送出側のF/Fのクロック名2行目、source_clock_domain:CLK1とインスタンス4行目、from_instance:FF130_Qが記載されている。受け側F/Fのクロック名3行目、destination_clock_domain:CLK2とインスタンス5行目、to_instance:FF133_Qが記載されている。また、パスの次の一つとして、非同期インターフェース90の送出側のF/Fのクロック名7行目とインスタンス9行目が記載されている。受け側F/Fのクロック名8行目とインスタンス10行目が記載されている。また、パスの更に次の一つとして、非同期インターフェース90の送出側のF/Fのクロック名12行目とインスタンス14行目が記載されている。受け側F/Fのクロック名13行目とインスタンス15行目が記載されている。F/F変更箇所抽出部103は、これらパスを1つずつ、例えば受け側F/Fのクロック名とインスタンス名との組として、順次抽出して、F/F変更処理部104に出力する。図14は、非同期インターフェースの非同期検証用RTL105の一例を示す。この非同期検証用RTL105は、非同期インターフェース90図11A、図12に対して、非同期リスト102図13に基づいて、F/Fを追加した非同期インターフェース91図11Bを示している。この非同期インターフェース91の非同期検証用RTL105では、1行目~6行目において入力データData_In[0]、Data_In[1]及びData_In[2]がF/F130、F/F131及びF/F132に入力され、8行目~13行目においてF/F130、F/F131及びF/F132の出力がF/F133、F/F134及びF/F135に入力され、15行目~20行目においてF/F150、F/F134及びF/F135の出力がF/F136、F/F137及びF/F138に入力され、22行目~25行目においてF/F133の出力がF/F150に入力され、27行目~29行目においてF/F136、F/F137及びF/F138の出力が出力データData_Out[0]、Data_Out[1]及びData_Out[2]になることをそれぞれ示している。このとき、F/F変更処理部104は、非同期インターフェース90のRTL記述図12から受け側F/Fのインスタンスが出力する信号FF133_Q:図13の5行目を代入する記述図12の17行目を検索する。そして、追加するF/Fの出力信号FF150_Qに書き換える図14の17行目。更に、非同期インターフェース90の受け側F/Fのクロック信号CLK2:図13の3行目で動作するF/Fの記述を追加する図14の27行目から29行目。次に、本発明の第1の実施の形態の非同期インターフェース検証装置の動作非同期インターフェース検証方法及びそのプログラムについて説明する。本実施の形態では、RTL検証において同期化F/F95の段数F/Fの個数を変化させることで出力信号Data-Out[2:0]が入力信号Data-In[2:0]と異なるという上述の動作を再現し、非同期インターフェースの検証を可能とする。図15A及び図15Bは、本発明の実施の形態の非同期インターフェース検証装置の動作非同期インターフェース検証方法及びそのプログラムを示すフローチャートである。図15Aは全体のフローを示し、図15Bは図15AにおけるステップS3F/F変更箇所抽出部103の詳細を示している。非同期パス抽出部101は、半導体装置例示:図11Aに示す非同期インターフェース90を含むの設計データであるRTL100例示:図12に示す非同期インターフェース90のRTL記述を含むを受信する。非同期パス抽出部101は、RTL100から非同期パスを抽出する。そして、非同期リスト102例示:図13に示す非同期インターフェース90の非同期パスを含むとしてF/F変更箇所抽出部103へ出力するステップS1。一方、期待値作成シミュレーション部110は、RTL100について、テストベンチ109に基づいて、シミュレーションを行い、ログ結果期待値を期待値照合部108へ出力するステップS2。ステップS2は、ステップS6より前であればいつ行っても良いが、期待値作成シミュレーション部110はRTL100を用いるので、同じRTL100に対して1度行えばよい。F/F変更箇所抽出部103は、非同期リスト102例示:図13を含むからF/Fを追加する箇所を抽出する。F/F変更箇所抽出部103は、抽出結果をF/F変更箇所のインスタンス情報としてF/F変更処理部104へ出力するステップS3。例えば、図13の非同期リスト102では、F/F変更箇所抽出部103は、受け側のインスタンス5、10、15行目、例示:to_instance:FF133_Qを参照して、先頭一番目の1パス分の受け側F/Fのクロック名とインスタンス名との組例示:CLK2、F/F133を抽出して、インスタンス情報としてF/F変更処理部104に出力するステップS3;ステップS11。次に、フローチャート上L1に進み、F/F変更処理部104は、その先頭一番目の1パス分のインスタンス情報及びRTL100に基づいて、RTL100におけるF/F変更箇所インスタンス情報に対応する位置にF/F例示:F/F150を追加する。そして、非同期検証用RTL105例示:図14に示すF/F150が追加された非同期インターフェース91を含むとして非同期検証シミュレーション部106へ出力するステップS4。続いて、非同期検証シミュレーション部106は、非同期検証用RTL105について、テストベンチ109に基づいて、シミュレーションを行い、ログ結果F/F挿入後107を期待値照合部108へ出力するステップS5。期待値照合部108は、ログ結果111とログ結果107とを比較し、両データが同じであるか否かを確認し、確認結果を出力装置例示:表示装置、プリンタ、記憶装置に出力するステップS6。続いて、フローチャート上L2に進み、F/F変更箇所抽出部103は、先頭一番目の1パス分のインスタンス情報に関するシミュレーションF/F変更処理部104、非同期検証シミュレーション部106、期待値作成シミュレーション部110及び期待値照合部108の動作;ステップS4~S6が完了したか否かを確認するステップS3;ステップS12。シミュレーションが完了していない場合ステップS3;ステップS12:No、シミュレーションが完了するまで待つ。シミュレーションが完了している場合ステップS3;ステップS12:Yes、F/F変更箇所抽出部103は、次のインスタンス情報が有るか否かを確認するステップS3;ステップS13。次のインスタンス情報が無い場合ステップS3;ステップS13:No、フローチャート上L3に進み、非同期インターフェース検証装置の動作非同期インターフェース検証方法及びそのプログラムは終了となる。次のインスタンス情報が有る場合ステップS3;ステップS13:Yes、次の1パス分のインスタンス情報受け側のF/Fのクロック名とインスタンス名との組を抽出して、F/F変更処理部104に出力するステップS3;ステップS14。例えば、次二番目の1パス分の受け側F/Fのクロック名とインスタンス名との組例示:CLK2、F/F134を抽出して、インスタンス情報としてF/F変更処理部104に出力する。その後、フローチャート上L1に進み、F/F変更処理部104ステップS4、非同期検証シミュレーション部106ステップS5及び期待値照合部108ステップS6は、各処理を実行する。そして、ステップS3ステップS14~ステップS6は、F/F変更箇所抽出部103が順番に抽出するインスタンス情報毎に、インスタンス情報が無くなるまで実施される。図16Aは、図11B図14の非同期インターフェース91でのタイミングチャートの一例を示す。既述のように、この非同期インターフェース91は、F/F133のデータラインにF/F150が追加されて生成されている。ただし、aはクロック信号CLK1、bは入力信号Data-In[2:0]、cはクロック信号CLK2、dはF/F135の出力信号、eはF/F134の出力信号、fはF/F150の出力信号、gはData-Out[2:0]、最下段は時間経過T1、T2、...がそれぞれ記載されている。Data-In[2:0]は、クロック信号CLK1の立ち上がりエッジに同期して0x0→0x1→0x2→0x4→0x0と変化している。F/F133は、クロック信号CLK2の立ち上がりエッジに同期して、T2で1となりfの破線、T4で0と変化する。しかし、ここでは、F/F150を追加して、F/F150の出力をF/133の出力として実質的に取り扱う。そして、F/F150の出力は、F/133の出力と比較して1クロック遅れるため、クロック信号CLK2の立ち上がりエッジに同期して、T3で1となり、T5で0と変化する。すなわち、F/F133の出力の変化タイミングが1クロック遅れる動作を、F/F150を挿入することで、クロックイベントに同期したタイミングのみで再現している。F/F134は、クロック信号CLK2の立ち上がりエッジに同期して、T4で1となり、T6で0となる。F/F135は、クロック信号CLK2の立ち上がりエッジに同期して、T6で1となりT8で0となる。その結果、F/F136~138による1クロック分の遅れを考慮して、Data-Out[2:0]は、通常、T3で0x1に変化し、T5で0x2に変化し、T7で0x4に変化し、T9で0x0に変化する。しかし、F/F133の出力が1クロック遅れるため、Data-Out[2:0]は、T4で0x1に変化し、T5で0x3に変化し、T6で0x2に変化し、T7で0x4に変化し、T9で0x0に変化する。すなわち、Data-Out[2:0]のT5に0x3が発生する。0x3はData-In[2:0]には存在しない値である。このように、本実施の形態では、例えば、クロック信号を遅延させて、データが正しく伝播できていないことを再現して、非同期シミュレーションを実行できる。図16Bは、図11Cの非同期インターフェース92でのタイミングチャートの一例を示す。既述のように、この非同期インターフェース92は、F/F134のデータラインにF/F160が追加されて生成されている。ただし、aはクロック信号CLK1、bは入力信号Data-In[2:0]、cはクロック信号CLK2、dはF/F135の出力信号、eはF/F160の出力信号、fはF/F133の出力信号、gはData-Out[2:0]、最下段は時間経過T1、T2、...がそれぞれ記載されている。Data-In[2:0]は、クロック信号CLK1の立ち上がりエッジに同期して0x0→0x1→0x2→0x4→0x0と変化している。F/F134は、クロック信号CLK2の立ち上がりエッジに同期して、T4で1となりeの破線、T6で0と変化する。しかし、ここでは、F/F160を追加して、F/F160の出力をF/134の出力として実質的に取り扱う。そして、F/F160の出力は、F/134の出力と比較して1クロック遅れるため、クロック信号CLK2の立ち上がりエッジに同期して、T5で1となり、T7で0と変化する。すなわち、F/F134の出力の変化タイミングが1クロック遅れる動作を、F/F160を挿入することで、クロックイベントに同期したタイミングのみで再現している。F/F133は、クロック信号CLK2の立ち上がりエッジに同期して、T2で1となり、T4で0となる。F/F135は、クロック信号CLK2の立ち上がりエッジに同期して、T6で1となりT8で0となる。その結果、F/F136~138による1クロック分の遅れを考慮して、Data-Out[2:0]は、通常、T3で0x1に変化し、T5で0x2に変化し、T7で0x4に変化し、T9で0x0に変化する。しかし、F/F134の出力が1クロック遅れるため、Data-Out[2:0]は、T3で0x1に変化し、T5で0x0に変化し、T6で0x2に変化し、T7で0x6に変化し、T8で0x4に変化し、T9で0x0に変化する。すなわち、Data-Out[2:0]のT5に0x0が発生し、T7に0x6が発生する。0x0及び0x6はData-In[2:0]には存在しない値である。このように、本実施の形態では、例えば、クロック信号を遅延させて、データが正しく伝播できていないことを再現して、非同期シミュレーションを実行できる。図16Cは、図11Dの非同期インターフェース93でのタイミングチャートの一例を示す。既述のように、この非同期インターフェース93は、F/F135のデータラインにF/F170が追加されて生成されている。ただし、aはクロック信号CLK1、bは入力信号Data-In[2:0]、cはクロック信号CLK2、dはF/F170の出力信号、eはF/F134の出力信号、fはF/F133の出力信号、gはData-Out[2:0]、最下段は時間経過T1、T2、...がそれぞれ記載されている。Data-In[2:0]は、クロック信号CLK1の立ち上がりエッジに同期して0x0→0x1→0x2→0x4→0x0と変化している。F/F135は、クロック信号CLK2の立ち上がりエッジに同期して、T6で1となりdの破線、T8で0と変化する。しかし、ここでは、F/F170を追加して、F/F170の出力をF/135の出力として実質的に取り扱う。そして、F/F170の出力は、F/135の出力と比較して1クロック遅れるため、クロック信号CLK2の立ち上がりエッジに同期して、T7で1となり、T9で0と変化する。すなわち、F/F135の出力の変化タイミングが1クロック遅れる動作を、F/F170を挿入することで、クロックイベントに同期したタイミングのみで再現している。F/F133は、クロック信号CLK2の立ち上がりエッジに同期して、T2で1となり、T4で0となる。F/F134は、クロック信号CLK2の立ち上がりエッジに同期して、T4で1となりT6で0となる。その結果、F/F136~138による1クロック分の遅れを考慮して、Data-Out[2:0]は、通常、T3で0x1に変化し、T5で0x2に変化し、T7で0x4に変化し、T9で0x0に変化する。しかし、F/F135の出力が1クロック遅れるため、Data-Out[2:0]は、T3で0x1に変化し、T5で0x2に変化し、T7で0x0に変化し、T8で0x4に変化し、T10で0x0に変化する。すなわち、Data-Out[2:0]のT7に0x0が発生する。0x0はData-In[2:0]には存在しない値である。このように、本実施の形態では、例えば、クロック信号を遅延させて、データが正しく伝播できていないことを再現して、非同期シミュレーションを実行できる。なお、上記実施の形態では、遅延用の素子タイミング変化用回路として、F/Fを用いている。しかし、本実施の形態はこの例に限定されるものではなく、クロックに同期して動作する素子であって、挿入により1クロックの遅延クロック単位の遅延を発生させる素子であれば、他の素子であっても良い。また、上記実施の形態では、遅延用の素子タイミング変化用回路としてのF/Fを、例えばF/F133の後段に追加挿入している。しかし、本実施の形態はこの例に限定されるのではなく、例えばF/F133の前段に追加挿入してもよい。以上示されるように、本実施の形態により、RTLでの非同期インターフェースの検証が可能となる。また、本実施の形態により、特許文献1の方法と比較して、シミュレーション時間を著しく短縮することが出来る。その理由は、以下のとおりである。本実施の形態では、例えば、非同期インターフェース90図11Aに、F/F133の動作を1クロック遅らせることに対応させて、F/F150を追加している図11B。これにより、図16Aのように非同期パスの遅延を再現させることができる。このとき、遅延素子として、クロック信号に同期して動作するF/F150を用いている。そのため、F/F133の出力図中fF/F150がT3で1となりT5で0となる動作とすることができる。この動作は、F/F150を挿入しないときの動作、すなわち、図8に示すような、F/F233の出力fがT2で1となりT4で0となる動作と比較して、変化タイミングが1クロック遅れる動作である。このように、本実施の形態では、非同期パスの遅延を、クロックイベントに同期したタイミングのみで再現している。非同期インターフェースによるタイミングずれがクロックイベントに同期したタイミングで行われるため、特許文献1の方法と異なり、シミュレーションイベントが増加することはない。そのため、特許文献1の方法と比較して、シミュレーション時間を著しく短縮することが出来る。その結果、半導体装置の検証コストの削減が可能となる。また、本実施の形態では、非同期インターフェースにF/Fのような素子を追加して遅延を発生させている。したがって、シミュレーションにおいてエラーが発生した場合に、そのエラーが、その非同期インターフェースの遅延によるエラーであるか否かを、エラーの発生箇所の素子により容易に特定することができる。それにより、デバッグにかかる時間を短縮することができる。その結果、半導体装置の検証コストの削減が可能となる。第2の実施の形態本発明の第2の実施の形態に係る非同期インターフェース検証装置について、添付図面を参照して説明する。第1の実施の形態では、非同期インターフェースにおける複数のパスのうち、1つのパスに1つの遅延用F/F例示:図11BのF/F150をタイミング変化用回路として挿入している。しかし、本実施の形態では、1つの非同期インターフェースにおける複数のパスを一つの同期化F/Fモジュールとし、それに対応して、1つのパスに1つの遅延用F/Fを挿入した検証用の同期化F/Fモジュールタイミング変化用回路を予め準備しておく。検証の際に、同期化F/Fモジュールをその検証用の同期化F/Fモジュールに置き換えるようにしている。それにより、RTL100に対する修正量を減少させることができる。以下、詳細に説明する。図17は、本発明の第2の実施の形態に係る非同期インターフェース検証装置の構成を示すブロック図である。非同期インターフェース検証装置1aは、RTL記述された半導体装置の設計データにおいて非同期インターフェースを検証する。図10の非同期インターフェース検証装置1と比較して、非同期検証用F/Fライブラリ180を更に具備している。非同期検証用F/Fライブラリ180は、1つのパスに1つの遅延用F/Fを挿入した検証用の同期化F/Fモジュールを備えている。非同期検証用F/Fライブラリ180は、その検証用の同期化F/Fモジュールをシミュレーション用に非同期検証シミュレーション部106ステップS5用及び期待値作成シミュレーション部110ステップS2用へ出力する。F/F変更処理部104は、F/F変更箇所のインスタンス情報及びRTL100に基づいて、RTL100のF/F変更箇所を含む同期化F/Fモジュールを、検証用の同期化F/Fモジュールに置き換え、非同期検証用RTL105として非同期検証シミュレーション部106へ出力する。その他の構成については、非同期検証シミュレーション部106が更に非同期検証用F/Fライブラリ180を用いてシミュレーションを行う点、及び、期待値作成シミュレーション部110が更に非同期検証用F/Fライブラリ180を用いてシミュレーションを行う点を除いては、第1の実施の形態と同様である。図18Aは、非同期パスの一例としてのバスの非同期インターフェースを示す回路図である。この非同期インターフェース90aは、非同期パス抽出部101によりRTL100から抽出された非同期パスの一つである。この非同期インターフェース90には、2つのクロック信号CLK1とクロック信号CLK2が供給されている。クロック信号CLK1とクロック信号CLK2は、周波数と位相について互いに関係のない非同期関係にあるクロック信号である。入力信号Data-In[3:0]は、クロック信号CLK1で動作する送信側回路であるFFFlipFlop11~31に供給される。イネーブル信号Enableは、クロック信号CLK1で動作するFF41に供給される。FF11~31の出力信号は、それぞれクロック信号CLK2で動作する受信側回路FF12~32に供給される。FF41の出力信号は、クロック信号CLK2で動作するFF42に供給される。FF11~31からFF12~32が、クロック信号CLK1からクロック信号CLK2への非同期インターフェースである。FF12~32の出力信号は、メタステーブルの伝播防止のため、それぞれクロック信号CLK2で動作する受信側回路であるFF13~33に供給された後、出力信号Pre-Data-Out[3:0]としてFF04へ出力される。同様にFF42の出力信号は、クロック信号CLK2で動作するFF43に供給されたのち、FF04へイネーブル信号Enableとして出力される。FF04は、イネーブル信号Enableに応答して、クロック信号CLK2に同期して、出力信号Pre-Data-Out[3:0]を出力信号Data-Out[3:0]として出力する。受信側回路であるFF12~42とFF13~43とは、F/Fとして、同期化を行うためのF/Fモジュールとして、同期化F/Fモジュール同期化モジュール95aとみることができる。このような構成により、FF11~FF31の出力の変化がそれぞれFF12~32に伝播した後に、FF41の出力が変化することで、非同期パスによるデータ化けはFF04の出力には現れない。非同期インターフェースはこのような制御を行い、非同期パスによるデータ化けが後段に伝播しないようにしている。図18Bは、図18Aの非同期インターフェースにF/Fを追加した場合を示す回路図である。この非同期インターフェース91aは、同期化F/Fモジュール95aを同期化F/Fモジュール96aに置き換えられている。ただし、同期化F/Fモジュール96aは、同期化F/Fモジュール95aのパスの一つであるFF12とFF13との間のデータラインにFF12’が追加されて生成されている。すなわち、一つの同期化F/Fに遅延用のFF12’が挿入されている。この非同期インターフェース91aは、クロックスキューによりFF12のクロック信号CLK2が遅い場合の動作に対応している。FF12の動作が1クロック遅れることを再現するため、図18AのFF12のデータラインに対してFF12’を追加している。F/F変更処理部104は非同期インターフェース90aを示すRTL100において、同期化F/Fモジュール95aを同期化F/Fモジュール96aに置き換えてFF12’を追加して、この非同期インターフェース91aを示す非同期検証用RTL105を生成する。図示は省略するが、以下同様に、同期化F/Fモジュール95aにおいて、他のパスの一つであるFF22とFF23との間のデータラインにFF22’を追加した同期化F/Fモジュール97aや、更に他のパスの一つであるFF32とFF33との間のデータラインにFF32’を追加した同期化F/Fモジュール98aや、更に他のパスの一つであるFF42とFF43との間のデータラインにFF42’を追加した同期化F/Fモジュール99aなどを検証用の同期化F/Fとして用いることができる。図19A~図19Cは、非同期検証用F/Fライブラリ180の一例、非同期インターフェースのRTL100の一例、及び非同期検証用RTL105の一例をそれぞれ示す。図19Aに示されるように、非同期検証用F/Fライブラリ180では、1行目~11行目において、同期化F/FモジュールとしてSYNCRONIZERモジュールが定義されている。SYNCHRONIZERモジュールは、FFFlipFlop2段で構成されたモジュールである。これは、図18Aの同期化F/Fモジュール95aに対応する。また、13行目~24行目において、検証用の同期化F/FモジュールとしてSYNCRONIZER2モジュールが定義されている。SYNCHRONIZER2モジュールは、FF3段で構成されたモジュールである。これは、図18Bの同期化F/Fモジュール96aに対応する。そのほか、26行目~35行目において、F/Fモジュールが定義されている。これは、図18Aや図18BのFF11~FF41に対応している。図19Bには、RTL100において、1行目~7行目に非同期インターフェース90a図18Aが定義されている。このRTL100では、非同期インターフェース90aの同期化F/Fモジュール95aとして、非同期検証用F/Fライブラリ180で定義されたSYNCRONIZERモジュールが用いられている6行目。このようなRT100に対して、F/F変更処理部104はF/F変更箇所抽出部103からF/F変更箇所のインスタンス情報を受信して、インスタンス情報に対応するSYNCHRONIZERモジュールを、非同期検証用F/Fライブラリ180で定義されたSYNCHRONIZER2モジュールに差し替える図15AのステップS3。これにより、非同期インターフェース90a図18Aに遅延用のFF12’を追加することができる。このようにして生成された非同期検証用RTL105では、非同期インターフェース90aは、非同期インターフェース91a図18Bのように変わる。それを示しているのが図19Cである。図19Cには、非同期検証用RTL105において、1行目~7行目に非同期インターフェース91a図18Bが定義されている。この非同期検証用RTL105では、非同期インターフェース91aの同期化F/Fモジュール96aとして、非同期検証用F/Fライブラリ180で定義されたSYNCRONIZER2モジュールが用いられている6行目。このとき、RTL100から非同期検証用RTL105への変更は、単にSYNCHRONIZERモジュールを、SYNCHRONIZER2モジュールに一行だけ差し替えることで実行可能である。次に、本発明の第2の実施の形態の非同期インターフェース検証装置の動作非同期インターフェース検証方法及びそのプログラムについては、ステップS4において、F/F変更処理部104が、F/F変更箇所にF/Fを追加するのではなく、F/F変更箇所を含む同期化F/Fモジュールを、検証用の同期化F/Fモジュールに置き換える点、ステップS5において、非同期検証シミュレーション部106が更に非同期検証用F/Fライブラリ180を用いる点、ステップS2において、期待値作成シミュレーション部110が更に非同期検証用F/Fライブラリ180を用いる点、を除いては、第1の実施の形態と同様である。本実施の形態により、第1の実施の形態と同様の効果を得ることができる。加えて、第1の実施の形態と比較して、RTL100に対する修正量を減らすことができる。具体的には、第1の実施の形態では、図14では、22行目から25行目の4行の追加と17行目の1行の修正を必要としている。しかし、本実施の形態では、図19Cにおいて6行目の1行の修正のみでよい。このように、RTL100の修正量が減ることで、F/F変更処理104の処理内容が簡略化され、非同期インターフェース検証装置の処理時間を短縮することができる。第3の実施の形態本発明の第3の実施の形態に係る非同期インターフェース検証装置について、添付図面を参照して説明する。第1の実施の形態では、非同期インターフェース内の同期化F/F例示:図11Aの同期化F/F95のパスに1つの遅延用F/F例示:図11BのF/F150をタイミング変化用回路として挿入している。しかし、本実施の形態では、同期化F/Fのパスから1つのF/Fタイミング変化用回路を削除する。このような方法によっても、出力信号Data-Out[2:0]が入力信号Data-In[2:0]と異なるという上述の動作を再現し、非同期インターフェースの検証を可能とすることができる。以下、詳細に説明する。本発明の第3の実施の形態に係る非同期インターフェース検証装置の構成については、第1の実施の形態図10と同様である。ただし、F/F変更箇所抽出部103が抽出したF/Fを追加する箇所に対して、F/F変更処理部104がF/Fを追加するのではなく、F/Fを削除するという点で、第1の実施の形態と異なっている。図20は、図11Aの非同期インターフェースからF/Fを削除した場合を示す回路図である。すなわち、F/Fの削除を行った場合での非同期検証用RTL105の回路構造である。この非同期インターフェース94は、非同期インターフェース90の一つの同期化F/F95からF/F136が削除されて生成されている同期化F/F99。すなわち、この非同期インターフェース94は、クロックスキューによりF/F133のクロック信号CLK2が速い場合の動作に対応している。F/F133の動作が1クロック速まる又は他のF/F134、F/F135の動作が1クロック遅くなることを再現するために、図11AのF/F133のデータラインにおいてF/F136を削除している。F/F変更処理部104は非同期インターフェース90を示すRTL100からF/F136を削除して、この非同期インターフェース94を示す非同期検証用RTL105を生成する。次に、本発明の第3の実施の形態の非同期インターフェース検証装置の動作非同期インターフェース検証方法及びそのプログラムについては、ステップS4において、F/F変更処理部104が、F/F変更箇所にF/Fを追加するのではなく、F/Fを削除するという点を除いては、第1の実施の形態と同様である。本実施の形態により、第1の実施の形態と同様の効果を得ることができる。また、F/Fを削除するため、非同期検証用RTL105の記述量をRTL100に対して減らすことができる。非同期検証用RTL105におけるF/F数が減少することにより、第1の実施の形態と比較して、シミュレーションにおけるメモリ使用量を削減できる。また、本実施の形態では、非同期インターフェースにおける複数のパスのうち、1つのパスから1つのF/Fタイミング変化用回路を削除している。しかし、第2の実施の形態と同様に考えて、1つの非同期インターフェースにおける複数のパスを一つの同期化F/Fモジュールとし、それに対応して、1つのパスから1つのF/Fを削除した検証用の同期化F/Fモジュールタイミング変化用回路を予め準備しておき、検証の際に、同期化F/Fモジュールをその検証用の同期化F/Fモジュールに置き換えるようにしても良い。それにより、第2の実施の形態と同様の効果を更に得ることができる。本発明のプログラム、データ構造は、コンピュータ読取可能な記憶媒体に記録され、その記憶媒体から情報処理装置に読み込まれても良い。本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。