"基準電圧と出力トランジスタが出力する電圧を分圧した分圧電圧との差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路と、位相補償回路と、を備えたボルテージレギュレータであって、前記位相補償回路は、前記誤差増幅回路の出力端子にドレインが接続される第一のトランジスタと、ドレインが前記第一のトランジスタのゲートに接続され、ゲートが抵抗を介して前記第一のトランジスタのゲートに接続される第二のトランジスタと、前記出力トランジスタのゲートに入力される電圧を検出する電圧検出用トランジスタを備え、前記電圧検出用トランジスタに流れる電流をミラーして前記第一のトランジスタのドレインと前記第二のトランジスタのドレインに電流供給するカレントミラー回路と、前記第二のトランジスタのゲートと前記出力トランジスタのドレインの間に接続される第一の容量と、を備えることを特徴とするボルテージレギュレータ。前記カレントミラー回路は、前記電圧検出用トランジスタに流れる電流の上限が所定の値に制限されることを特徴とする請求項1記載のボルテージレギュレータ。前記カレントミラー回路はカスコードカレントミラー回路であり、前記カスコードカレントミラー回路は、少なくとも一段の、外部回路にゲートが接続されたカレントミラー回路部を有することを特徴とする請求項2記載のボルテージレギュレータ。前記電圧検出用トランジスタは、ゲートがソースに接続されたデプレッション型トランジスタがドレインに接続されていることを特徴とする請求項2記載のボルテージレギュレータ。前記電圧検出用トランジスタのドレインにソースが接続され、ゲートが自身のソースに接続される第三のトランジスタと、前記電圧検出用トランジスタのドレインにソースが接続され、前記第三のトランジスタのゲートにゲートが接続される第四のトランジスタと、前記第四のトランジスタのドレインにドレインが接続され、自身のドレインにゲートが接続され、ソースが接地された第五のトランジスタと、前記第三のトランジスタのドレインにドレインが接続され、前記第五のトランジスタのゲートにゲートが接続される第六のトランジスタと、前記第六のトランジスタのソースに接続される他端が接地される第一の抵抗と、を備えることを特徴とする請求項2記載のボルテージレギュレータ。しかしながら、従来の技術では、位相補償回路460が差動増幅回路102の出力端子の電流の一部をグラウンドに流す構成になっている。このため、差動増幅回路102のトランジスタ503から出力へ電流が流れ、入力トランジスタ501、504に流れる電流のバランスが崩れてオフセットが発生し、正確な出力電圧を得る事が困難であると課題があった。また、負荷電流の大きさに依らず位相補償回路460の動作のために常に一定の電流を流しているため、軽負荷時において不必要に大きい電力を消費していた。そこで、本発明は上記課題を解決して、出力容量、出力抵抗によらずに安定に動作し、正確な出力電圧を得る事ができ、かつ軽負荷時の消費電力を低くすることが可能なボルテージレギュレータを提供することを目的としている。基準電圧と出力トランジスタが出力する電圧を分圧した分圧電圧との差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路と位相補償回路を備えたボルテージレギュレータであって、前記位相補償回路は、前記誤差増幅回路の出力端子にドレインが接続される第一のトランジスタと、前記第一のトランジスタのゲートにドレインが接続され、抵抗を介して前記第一のトランジスタのゲートにゲートが接続される第二のトランジスタと、前記誤差増幅回路の出力端子と前記第一のトランジスタのドレインと前記第二のトランジスタのドレインに接続されるカレンントミラー回路と、前記第二のトランジスタのゲートと前記出力トランジスタのドレインの間に接続される容量と、を備えることを特徴とする。本発明の位相補償回路を備えたボルテージレギュレータは、差動増幅回路の入力トランジスタに流れる電流のバランスが崩れてオフセットが発生することなく、正確な出力電圧を得る事ができ、出力容量や出力抵抗によらず、安定かつ高速に動作させることができる。さらに、軽負荷時の消費電力を低く抑えることができる。以下、本発明の実施形態を、図面を参照して説明する。まず、ボルテージレギュレータの構成について説明する。図1は、本発明のボルテージレギュレータを示す回路図である。ボルテージレギュレータは、基準電圧回路101と、差動増幅回路102と、位相補償回路160と、PMOSトランジスタ106と、抵抗108、109と、グランド端子100と、出力端子121と、電源端子150で構成されている。位相補償回路160はNMOSトランジスタ112、114と、容量115と、抵抗113と、カレントミラー回路110で構成されている。カレントミラー回路は端子1、端子2、端子3及び端子4の4つの端子を有し、端子1に入力された電圧に応じて、端子2,端子3から所定電流を出力する。次に、ボルテージレギュレータの要素回路の接続について説明する。差動増幅回路102の反転入力端子は基準電圧回路101に接続され、非反転入力端子は抵抗108と109の接続点に接続され、出力端子はPMOSトランジスタ106のゲート及びNMOSトランジスタ112のドレイン及びカレントミラー回路110の端子1及び端子2に接続されている。基準電圧回路101のもう一方はグランド端子100に接続される。NMOSトランジスタ112のソースはグランド端子100に接続され、ゲートは抵抗113及びNMOSトランジスタ114のドレインに接続される。NMOSトランジスタ114のゲートは抵抗113のもう一方及び容量115に接続され、ドレインはカレントミラー回路の端子3に接続され、ソースはグランド端子100に接続される。カレントミラー回路の端子4は電源端子150に接続される。PMOSトランジスタ106のソースは電源端子150に接続され、ドレインは出力端子121及び容量115のもう一方及び抵抗108のもう一方に接続される。抵抗109のもう一方はグランド端子100に接続される。次に、ボルテージレギュレータの動作について説明する。出力端子121の電圧が高くなると、ノード120の電圧も高くなる。ノード120の電圧が基準電圧101よりも高くなると、差動増幅回路102の出力電圧が高くなる。従って、PMOSトランジスタ106のゲート電圧が高くなるので、PMOSトランジスタ106のドレイン電流が減少し、出力端子121の電圧は低くなる。よって、出力端子は一定の所望電圧に制御される。ここで図1に示すボルテージレギュレータは、以下の式で表される周波数にてポールが生じる。R1は差動増幅回路102の出力インピーダンスの寄生抵抗成分。Routは出力端子121に接続される負荷抵抗。GmP106はPMOSトランジスタ106のトランスコンダクタンス。GmN114はNMOSトランジスタ114のトランスコンダクタンス。R113は抵抗113の抵抗値。C115は容量115の容量値。Coutは接続される出力容量。CGはPMOSトランジスタ106のゲート容量値。式1、式2からわかるように第一のポールおよび第二のポールの位置は抵抗113と容量115とNMOSトランジスタ114のトランスコンダクタンスで調節することができ、出力抵抗Rout、出力容量Coutの値に依らず安定して動作するように調整できる。差動増幅回路102の出力端子はNMOSトランジスタ112のドレインとカレントミラー回路110に接続されているため、NMOSトランジスタ112へ流れる電流はカレントミラー回路110から流すことができる。そして、差動増幅回路102の出力端子からNMOSトランジスタ112へは電流が流れなくなるため、差動増幅回路102の入力段のトランジスタにオフセットが発生することがなくなる。こうすることで、オフセットによる出力電圧のばらつきがなくなり正確に出力電圧を設定することができるようになる。また、上式から、負荷抵抗Routが十分に大きい場合には、GmN114を小さくしても第一のポールと第二のポールの位置を分離することが可能である。ここで、MOSトランジスタのGmは、以下の式で表される。上式から、負荷抵抗Routが十分に大きい場合には、位相補償回路160のNMOSトランジスタ114のドレイン電流を小さくしても安定した動作が可能である。従って、PMOSトランジスタ106が負荷抵抗Routへ流す電流の大きさに応じて、カレントミラー回路201が位相補償回路160に流す電流値を制限することで、駆動電流を低く抑えることが可能となる。以上より、本発明のボルテージレギュレータは、差動増幅回路102の入力段のトランジスタにオフセットを発生させず、オフセットによる出力電圧のばらつきがなくなり正確に出力電圧を設定することができるようになる。かつ、PMOSトランジスタ106が負荷抵抗Routへ流す電流の大きさに応じて、位相補償回路160の消費電流を低く抑えることができる。図2は、本発明のボルテージレギュレータに係るカレントミラー回路110の第一の実施形態を示す回路図である。カレントミラー回路110は、PMOSトランジスタ201、202、203、204、NMOSトランジスタ205、206で構成されている。PMOSトランジスタ201のソースは電源端子150に接続され、ゲートは差動増幅回路102の出力であるノード130に接続され、ドレインはNMOSトランジスタ205のドレインに接続される。NMOSトランジスタ205のソースはグランド端子100に接続され、ゲートはNMOSトランジスタ205のドレイン及びNMOSトランジスタ206のゲートに接続される。NMOSトランジスタ206のソースはグランド端子100に接続され、ドレインはPMOSトランジスタ202のドレインに接続される。PMOSトランジスタ202のソースは電源端子150に接続され、ゲートはPMOSトランジスタ202のドレイン及びPMOSトランジスタ203とPMOSトランジスタ204のゲートに接続される。PMOSトランジスタ203のソースは電源端子150に接続され、ドレインは位相補償回路160のNMOSトランジスタ112のドレインに接続される。PMOSトランジスタ204のソースは電源端子150に接続され、ドレインは位相補償回路160のNMOSトランジスタ114のドレインに接続される。第一の実施形態のカレントミラー回路は、差動増幅回路102の出力であるPMOSトランジスタ106のゲート電圧がPMOSトランジスタ201のゲートに入力され、PMOSトランジスタ106が負荷抵抗に流す電流値に応じてPMOSトランジスタ201のドレイン電流が変化する。PMOSトランジスタ201のドレイン電流は、NMOSトランジスタ205、206のカレントミラーによってPMOSトランジスタ202にミラーされ、PMOSトランジスタ202、203、204のカレントミラーによって位相補償回路160にPMOSトランジスタ106が負荷抵抗に流す電流値に応じたミラー電流が流れる。以上より、第一の実施形態のカレントミラー回路付き位相補償回路を備える本発明のボルテージレギュレータは、差動増幅回路102の入力段のトランジスタにオフセットを発生させず、オフセットによる出力電圧のばらつきがなくなり正確に出力電圧を設定することができるようになる。かつ、PMOSトランジスタ106が負荷抵抗Routへ流す電流の大きさに応じて、位相補償回路160の消費電流を低く抑えることができる。図3は、本発明のボルテージレギュレータに係るカレントミラー回路110の第二の実施形態を示す回路図である。第二の実施形態のカレントミラー回路は、NMOSトランジスタ301、302を追加し、カレントミラー回路を低電圧で駆動可能とし、且つ正確なカレントミラーとする。NMOSトランジスタ301を、PMOSトランジスタ201とNMOSトランジスタ205の間に追加し、NMOSトランジスタ205のゲートをNMOSトランジスタ301のドレインに接続する。NMOSトランジスタ302をPMOSトランジスタ202とNMOSトランジスタ206の間に追加し、NMOSトランジスタ206のゲートをNMOSトランジスタ301のドレインに接続する。NMOSトランジスタ301、302のゲート電圧は別の回路から与える。第二の実施形態のカレントミラー回路は、NMOSトランジスタ301、302がカスコード回路として動作し、NMOSトランジスタ205、206のカレントミラー回路の精度を向上させる。また、NMOSトランジスタ301、302のゲート電圧を別の回路から与えることで、NMOSトランジスタ205、206、301、302で構成されるカスコード型カレントミラー回路の消費電流の上限を低く抑えることができる。以上より、第二の実施形態のカレントミラー回路付き位相補償回路を備える本発明のボルテージレギュレータは、差動増幅回路102の入力段のトランジスタにオフセットを発生させず、オフセットによる出力電圧のばらつきがなくなり正確に出力電圧を設定することができるようになる。かつ、PMOSトランジスタ106が負荷抵抗Routへ流す電流の大きさに応じて、位相補償回路160の消費電流を低く抑え、PMOSトランジスタ106が負荷抵抗へ流す電流値が大きい場合に、位相補償回路160の駆動電流が過大とならないように制限を行うことができる。図4は、本発明のボルテージレギュレータに係るカレントミラー回路110の第三の実施形態を示す回路図である。第三の実施形態のカレントミラー回路は、電流源としてNMOSトランジスタ401を、PMOSトランジスタ201とNMOSトランジスタ205の間に追加した。NMOSトランジスタ401はデプレッション型トランジスタであり、ゲートはNMOSトランジスタ205のドレインに接続される。ゲートソース間の電圧が固定されたデプレッション型トランジスタは、動作状態が飽和領域となると定電流源として動作する。PMOSトランジスタ201で参照したPMOSトランジスタ106が流す負荷電流値がある一定の値を超えたところでNMOSトランジスタ401が定電流源として動作することで、位相補償回路160の駆動電流を制限する。以上より、第三の実施形態のカレントミラー回路付き位相補償回路を備える本発明のボルテージレギュレータは、差動増幅回路102の入力段のトランジスタにオフセットを発生させず、オフセットによる出力電圧のばらつきがなくなり正確に出力電圧を設定することができるようになる。かつ、PMOSトランジスタ106が負荷抵抗Routへ流す電流の大きさに応じて、位相補償回路160の消費電流を低く抑え、PMOSトランジスタ106が負荷抵抗へ流す電流値が大きい場合に、位相補償回路160の駆動電流が過大とならないように制限を行うことができる。図5は、本発明のボルテージレギュレータに係るカレントミラー回路110の第四の実施形態を示す回路図である。第四の実施形態のカレントミラー回路は、NMOSトランジスタ205に代えて、定電流源回路506を追加した。定電流源回路506は、PMOSトランジスタ501と502、NMOSトランジスタ503と504、抵抗505で構成する。PMOSトランジスタ501のソースはPMOSトランジスタ201のドレインに接続し、ゲートはPMOSトランジスタ501のドレインに接続し、ドレインはNMOSトランジスタ503のドレインに接続する。PMOSトランジスタ502のソースはPMOSトランジスタ201のドレインに接続し、ゲートはPMOSトランジスタ501のドレインに接続し、ドレインはNMOSトランジスタ504のドレインに接続する。NMOSトランジスタ503のゲートはNMOSトランジスタ504のドレインに接続し、ソースは抵抗505に接続する。NMOSトランジスタ504のゲートはNMOSトランジスタ504のドレインに接続し、ソースはグランド端子100に接続する。抵抗505のもう一方はグランド端子100に接続する。PMOSトランジスタ501、502は、カレントミラー回路を構成している。NMOSトランジスタ503、504はゲート同士が接続されたカレントミラー回路を構成しているが、NMOSトランジスタ503のソースは抵抗を介してグランド端子100に接続される。そのため、抵抗505にはNMOSトランジスタ503のドレイン電流によって電圧降下が発生し、NMOSトランジスタ503のゲートソース電圧はその分だけ小さくなる。抵抗505における電圧降下は、NMOSトランジスタ503と504のK値の差異、もしくはPMOSトランジスタ501、502のK値の差異と抵抗505の値によって決定されるため、電源電圧に依存しない定電流源回路として動作する。PMOSトランジスタ201で参照したPMOSトランジスタ106が流す負荷電流値がある一定の値を超えたところで定電流源回路506が定電流回路として動作し、位相補償回路160の駆動電流値を制限する。以上より、第四の実施形態のカレントミラー回路付き位相補償回路を備える本発明のボルテージレギュレータは、差動増幅回路102の入力段のトランジスタにオフセットを発生させず、オフセットによる出力電圧のばらつきがなくなり正確に出力電圧を設定することができるようになる。かつ、PMOSトランジスタ106が負荷抵抗Routへ流す電流の大きさに応じて、位相補償回路160の消費電流を低く抑え、PMOSトランジスタ106が負荷抵抗へ流す電流値が大きい場合に、位相補償回路160の駆動電流が過大とならないように制限を行うことができる。"