"冗長化された奇数個の二値情報を電流値で入力する入力手段と、前記入力手段から入力する前記奇数個の電流値の和を電圧に変換する変換手段と、前記変換手段が出力する前記電圧が予め設定された第1閾値以上であるか否かに応じて二値情報を出力する第1判定手段とを備えたことを特徴とする誤り訂正回路。請求項1に記載の誤り訂正回路において、前記変換手段は、前記入力手段に電源から電流を供給する抵抗で構成されることを特徴とする誤り訂正回路。請求項1または2に記載の誤り訂正回路において、前記第1判定手段は、前記変換手段が出力する前記電圧と、前記第1閾値に対応する第1基準電圧とを比較する第1コンパレータで構成されることを特徴とする誤り訂正回路。請求項3に記載の誤り訂正回路において、前記第1基準電圧は、前記変換手段が出力する最大電圧の1/2に設定することを特徴とする誤り訂正回路。請求項1から4のいずれか一項に記載の誤り訂正回路において、前記変換手段が出力する前記電圧が予め設定された第2閾値と第3閾値との間にある場合に前記入力手段から入力する奇数個の二値情報のいずれかがソフトエラーであることを検出する第2判定手段を更に設けたことを特徴とする誤り訂正回路。請求項5に記載の誤り訂正回路において、前記第2判定手段は、前記変換手段が出力する前記電圧と、前記第2閾値に対応する第2基準電圧とを比較して二値情報に変換する第2コンパレータと、前記変換手段が出力する前記電圧と、前記第3閾値に対応する第3基準電圧とを比較して二値情報に変換する第3コンパレータと、前記第2コンパレータが出力する二値情報の論理と、前記第3コンパレータが出力する二値情報の論理とが異なる場合に前記入力手段から入力する奇数個の二値情報のいずれかがソフトエラーであることを示す二値情報を出力する論理回路とで構成されることを特徴とする誤り訂正回路。請求項6に記載の誤り訂正回路において、前記変換手段が出力する最大電圧をVm、前記入力手段の個数をnnは3以上の奇数値とした場合、前記第2基準電圧は、Va1=Vm×n-1/nの式で求められる電圧Va1と最大電圧Vmとの間の電圧に設定され、前記第3基準電圧は、Vb1=Vm×1/nの式で求められる電圧Vb1と最大電圧Vmとの間の電圧に設定されることを特徴とする誤り訂正回路。請求項1から7のいずれか一項に記載の誤り訂正回路において、前記入力手段から入力される奇数個の二値情報は3個の二値情報であることを特徴とする誤り訂正回路。請求項1から8のいずれか一項に記載の誤り訂正回路において、前記入力手段から入力される奇数個の二値情報は、奇数個の半導体メモリから出力される二値情報であることを特徴とする誤り訂正回路。請求項1から9のいずれか一項に記載の誤り訂正回路を搭載するメモリ装置。奇数個の冗長化された二値情報を電流値で入力し、前記奇数個の電流値の和を電圧に変換して前記電圧が予め設定された第1閾値以上であるか否かに応じた二値情報を誤り訂正データとして出力することを特徴とする誤り訂正方法。請求項11に記載の誤り訂正方法において、前記奇数個の電流値の和を電圧に変換し、前記電圧が予め設定された第2閾値と第3閾値との間にある場合に、前記入力手段から入力する奇数個の二値情報のいずれかがソフトエラーであることを検出することを特徴とする誤り訂正方法。ところが、誤り訂正は信号やデータが流れる限られた時間内に高速に処理する必要がある。例えば一般に、メモリの信頼性を高めるために誤り訂正符号ECC:errorcorrectingcodeが使われるが、専用の誤り訂正回路やICデバイスが必要となり、消費電力の増大や読み出し速度の低下などの問題がある。また、論理ゲートを用いて多数決方式による誤り訂正を行う回路も知られているが、データバス幅が大きくなると回路規模や消費電力が大幅に増大するという問題がある。上記課題に鑑み、本発明の目的は、高速な誤り訂正を可能とし、誤り訂正回路の規模や消費電力の増大を抑えることができる誤り訂正回路およびメモリ装置、並びに誤り訂正方法を提供することである。本発明に係る誤り訂正回路は、冗長化された奇数個の二値情報を電流値で入力する入力手段と、前記入力手段から入力する前記奇数個の電流値の和を電圧に変換する変換手段と、前記変換手段が出力する前記電圧が予め設定された第1閾値以上であるか否かに応じて二値情報を出力する第1判定手段とを備えたことを特徴とする。特に、前記変換手段は、前記入力手段に電源から電流を供給する抵抗で構成されることを特徴とする。また、前記第1判定手段は、前記変換手段が出力する前記電圧と、前記第1閾値に対応する第1基準電圧とを比較する第1コンパレータで構成されることを特徴とする。特に、前記第1基準電圧は、前記変換手段が出力する最大電圧の1/2に設定することを特徴とする。また、前記変換手段が出力する前記電圧が予め設定された第2閾値と第3閾値との間にある場合に前記入力手段から入力する奇数個の二値情報のいずれかがソフトエラーであることを検出する第2判定手段を更に設けたことを特徴とする。特に、前記第2判定手段は、前記変換手段が出力する前記電圧と、前記第2閾値に対応する第2基準電圧とを比較して二値情報に変換する第2コンパレータと、前記変換手段が出力する前記電圧と、前記第3閾値に対応する第3基準電圧とを比較して二値情報に変換する第3コンパレータと、前記第2コンパレータが出力する二値情報の論理と、前記第3コンパレータが出力する二値情報の論理とが異なる場合に前記入力手段から入力する奇数個の二値情報のいずれかがソフトエラーであることを示す二値情報を出力する論理回路とで構成されることを特徴とする。また、前記変換手段が出力する最大電圧をVm、前記入力手段の個数をnnは3以上の奇数値とした場合、前記第2基準電圧は、Va1=Vm×n-1/nの式で求められる電圧Va1と最大電圧Vmとの間の電圧に設定され、前記第3基準電圧は、Vb1=Vm×1/nの式で求められる電圧Vb1と最大電圧Vmとの間の電圧に設定されることを特徴とする。特に、前記入力手段から入力される奇数個の二値情報は3個の二値情報であることを特徴とする。また、前記入力手段から入力される奇数個の二値情報は、奇数個の半導体メモリから出力される二値情報であることを特徴とする。本発明に係るメモリ装置は、前記誤り訂正回路を搭載することを特徴とする。本発明に係るエラー訂正方法は、奇数個の冗長化された二値情報を電流値で入力し、前記奇数個の電流値の和を電圧に変換して前記電圧が予め設定された第1閾値以上であるか否かに応じた二値情報を誤り訂正データとして出力することを特徴とする。また、前記奇数個の電流値の和を電圧に変換し、前記電圧が予め設定された第2閾値と第3閾値との間にある場合に、前記入力手段から入力する奇数個の二値情報のいずれかがソフトエラーであることを検出することを特徴とする。本発明に係る誤り訂正回路およびメモリ装置、並びに誤り訂正方法は、高速な誤り訂正を可能とし、誤り訂正回路の規模や消費電力の増大を抑えることができる。以下、本発明に係る誤り訂正回路およびメモリ装置、並びに誤り訂正方法の実施形態について図面を用いて詳しく説明する。尚、本実施形態では、本発明に係る誤り訂正回路および誤り訂正方法をメモリ装置に適用する場合について説明するが、冗長化された複数の情報を伝送する伝送装置の誤り訂正回路に適用してもよい。或いは、冗長化された複数の情報を処理する情報処理装置の誤り訂正回路に適用してもよい。[メモリ装置100の構成例]図1は、メモリ装置100の構成例を示す図である。図1において、メモリ装置100は、メモリ101aと、メモリ101bと、メモリ101cと、誤り訂正回路102とで構成される。また、誤り訂正回路102は、抵抗151R151と、コンパレータ152と、奇数個のデータ二値情報を入力する入力部153とで構成される。ここで、入力部153は入力手段に相当し、図1では、メモリ101a、メモリ101bおよびメモリ101cから3つの二値情報を入力する。ここで、本実施形態に係るメモリ装置100は、冗長性を持たせて信頼性を向上するために、3つのメモリメモリ101a、メモリ101b、メモリ101cに同一の情報が記憶されている。尚、本実施形態に係るメモリ装置100では、3つのメモリに記憶された情報を読み出す時の誤り訂正方法に特徴がある。また、図1では、3つのメモリを用いる例を示してあるが、5つのメモリや7つのメモリなど、奇数個のメモリを用いるメモリ装置であれば同様に適用可能である。図1において、メモリ101a、メモリ101bおよびメモリ101cの出力は、コンパレータ152の正入力端子と、抵抗151とに接続され、抵抗151を介して3Vの電源に接続されている。また、コンパレータ152の負入力端子には1.5Vの定電圧が与えられている。ここで、コンパレータ152には、0VをGND接地として3Vの電源電圧が与えられ、0V論理0と3V論理1の二値情報を出力する。尚、半導体回路上の電圧降下については、ここでは考えないものとして説明する。また、メモリ装置100の外部に設けられた読み出し制御部171によって3つのメモリ109から同時に同じ情報が読み出される。この場合、点154の電圧が1.5Vより大きければコンパレータ152の出力電圧は3V、点154の電圧が1.5Vより小さければコンパレータ152の出力は0Vとなる。尚、コンパレータ152の出力信号は、0Vから3Vまで振れるものとする。また、コンパレータ152は第1判定手段に相当する。ここで、抵抗151は、抵抗151に流れる電流を点154の電圧に変更するために用いられるので、電流を電圧に変換する抵抗151以外の回路やデバイスを用いても構わない。尚、抵抗151は変換手段に相当する。また、メモリ101a、メモリ101bおよびメモリ101cの出力回路は、図2aに示すように、ワイヤードOR論理和が可能な例えばオープンコレクタ型のトランジスタ201が用いられている。尚、上記のメモリ101a、メモリ101bおよびメモリ101cの出力回路は一例であり、電流加算が可能な出力回路であれば他の回路でも同様に適用可能である。或いは、図2bに示すように、ワイヤードOR接続ができないメモリである場合は、各メモリの出力と抵抗151との間にオープンコレクタ型のトランジスタ201aを設けてもよい。この場合、メモリの出力論理が反転するので、前段にインバータ202を配置する。尚、トランジスタ201aおよびインバータ202の回路を図1に示した入力部153内に設けることにより、ワイヤードOR接続ができないメモリや冗長化された装置のデータ出力の誤り訂正回路として用いることができる。次に、抵抗151に流れる電流について説明する。図3aは、メモリ101aの出力論理と抵抗151に流れる電流の様子を示した図である。図3aにおいて、メモリ101aの出力が1の場合は、トランジスタ201がオフするので抵抗151には電流が流れない0mA。逆に、メモリ101aの出力が0の場合は、トランジスタ201がオンするので抵抗151には電流が流れる1mA。尚、各メモリが吸い込む電流は、定電流回路などにより一定になるものとし、ここでは1mAとする。図3aにおいて、1mAの電流が抵抗151に流れると、抵抗151による電圧降下は1Vとなるので、メモリ101aの出力論理と出力電圧Voとの関係は、図3bのようになり、メモリ101aの出力論理が1の時、出力電圧Voは3V、メモリ101aの出力論理が0の時、出力電圧Voは2Vとなる。次に図4aは、メモリ101aおよびメモリ101bの2つのメモリの出力論理と抵抗151に流れる電流の様子を示した図である。尚、メモリ101aとメモリ101bには、同じ記憶領域に同じデータが記憶されている。従って、2つのメモリが正常である場合、メモリ101aが論理1を出力している時はメモリ101bも論理1を、メモリ101aが論理0を出力している時はメモリ101bも論理0をそれぞれ出力する。メモリ101aおよびメモリ101bは、同じ回路構成のメモリで、出力論理が1の時は吸い込み電流は0mA、出力論理が0の時は吸い込み電流は1mAである。尚、各メモリが吸い込む電流は、定電流回路などにより一定になるものとし、ここでは1mAとする。図4aにおいて、メモリ101aおよびメモリ101bの出力論理が1の時、両方の抵抗による吸い込み電流は0mA、メモリ101aおよびメモリ101bの出力論理が0の時、各メモリは1mAの電流を吸い込むので、両方の抵抗による吸い込み電流の合計は2mAとなる。そして、2mAの電流が抵抗151に流れると、抵抗151による電圧降下は2Vとなるので、メモリ101aの出力論理と出力電圧Voとの関係は、図4bのようになる。ここで、両方のメモリの出力論理が1の時、抵抗151による電圧降下は無いので出力電圧Voは3V、両方のメモリの出力論理が0の時、抵抗151による電圧降下は2Vなので出力電圧Voは1Vとなる。次に図5aは、メモリ101a、メモリ101bおよびメモリ101cの3つのメモリの出力論理と抵抗151に流れる電流の様子を示した図である。尚、メモリ101a、メモリ101bおよびメモリ101cには、同じ記憶領域に同じデータが記憶されている。従って、3つのメモリが正常である場合、メモリ101aが論理1を出力している時はメモリ101bおよびメモリ101cも論理1を、メモリ101aが論理0を出力している時はメモリ101bおよびメモリ101cも論理0をそれぞれ出力する。メモリ101a、メモリ101bおよびメモリ101cは、同じ回路構成のメモリで、出力論理が1の時は吸い込み電流は0mA、出力論理が0の時は吸い込み電流は1mAである。尚、各メモリが吸い込む電流は、定電流回路などにより一定になるものとし、ここでは1mAとする。図5aにおいて、メモリ101a、メモリ101bおよびメモリ101cの出力論理が1の時、両方の抵抗による吸い込み電流は0mA、メモリ101a、メモリ101bおよびメモリ101cの出力論理が0の時、各メモリは1mAの電流を吸い込むので、3つの抵抗による吸い込み電流の合計は3mAとなる。そして、3mAの電流が抵抗151に流れると、抵抗151による電圧降下は3Vとなるので、メモリ101aの出力論理と出力電圧Voとの関係は、図5bのようになる。ここで、両方のメモリの出力論理が1の時、抵抗151による電圧降下は無いので出力電圧Voは3V、両方のメモリの出力論理が0の時、抵抗151による電圧降下は3Vなので出力電圧Voは0Vとなる。本実施形態に係るメモリ装置100では、図5aの回路に加えて、図1に示したように、出力電圧Voを識別するためのコンパレータ152を設け、多数決による誤り訂正回路102を構成する。そして、コンパレータ152の負入力端子に閾値として電圧1.5Vを与え、メモリ101a、メモリ101bおよびメモリ101cの3つのメモリの合成された出力電圧Voの誤り訂正を実現する。図6は、メモリ101a、メモリ101bおよびメモリ101cの3つのメモリの出力論理の組み合わせパターンと、各パターン毎の誤り訂正回路102の訂正後出力コンパレータ152の出力との関係を示した論理表と、その論理表に対応させてコンパレータ152の正入力端子に入力されるメモリの出力電圧Voの変化を示すグラフとを描いてある。また、グラフには、コンパレータ152の負入力端子に与える閾値電圧1.5Vを点線で示してある。コンパレータ152は、メモリの出力電圧Voが閾値電圧1.5Vより大きい場合、コンパレータ152の出力論理は1となり、メモリの出力電圧Voが閾値電圧1.5Vより小さい場合、コンパレータ152の出力論理は0となる。ここで、出力パターンは、3つのメモリ全ての論理出力が1の場合、3つのメモリ全ての論理出力が0の場合、3つのメモリの何れかにソフトエラーが生じた時の3つの場合、の5つの種類がある。図6の論理表において、出力パターン1は3つのメモリの出力が全て1の組み合わせで、メモリの出力電圧Vo=3Vとなり、コンパレータ152の出力論理は1である。出力パターン2はメモリ101aおよびメモリ101cは正常に論理0を出力し、メモリ101bにソフトエラーがある場合を示しメモリ101bの出力論理は1である。この時のメモリの出力電圧Vo=1Vとなり、閾値1.5Vより小さいのでコンパレータ152の出力論理は0である。出力パターン3はメモリ101bおよびメモリ101cは正常に論理1を出力し、メモリ101aにソフトエラーがある場合を示しメモリ101aの出力論理は0である。この時のメモリの出力電圧Vo=2Vとなり、閾値1.5Vより大きいのでコンパレータ152の出力論理は1である。出力パターン4はメモリ101aおよびメモリ101bは正常に論理0を出力し、メモリ101cにソフトエラーがある場合を示しメモリ101cの出力論理は1である。この時のメモリの出力電圧Vo=1Vとなり、閾値1.5Vより小さいのでコンパレータ152の出力論理は0である。出力パターン5は3つのメモリの出力が全て0の組み合わせで、メモリの出力電圧Vo=0Vとなり、コンパレータ152の出力論理は0である。このように、本実施形態に係るメモリ装置100は、メモリ101a、メモリ101bおよびメモリ101cの3つのメモリの何れか1つにソフトエラーが発生した場合でも誤り訂正回路102で多数決による誤り訂正が実行される。尚、図6では、5つのメモリ出力パターンの例を示したが、実際には3つのメモリを用いるので、何れか1つのメモリにソフトエラーが発生する場合の出力パターンは、図7に示すような8つの種類が考えられる。この場合でも、コンパレータ152の出力は、3つのメモリの多数決で決まる論理となる。このようにして、本実施形態に係るメモリ装置100は、抵抗151でメモリの出力電流を電圧に変換してコンパレータ152で閾値電源電圧の中点電圧と比較することにより、多数決方式による誤り訂正回路102を実現することができる。特に本実施形態に係るメモリ装置100は、1つの抵抗とコンパレータ152だけの簡単な回路構成で、高速にリアルタイム処理を行うことができる。[ソフトエラー検出回路103]上記に説明したように、本実施形態に係るメモリ装置100では、誤り訂正回路102により、ソフトエラーが発生した場合でも誤り訂正された真の値が出力されるが、メモリの寿命が近くなるとソフトエラーの発生頻度が多くなり、複数のメモリに同時にソフトエラーが発生した場合、多数決方式による誤り訂正を行うことができなくなり、メモリ装置100のデータエラーとなる。このため、ソフトエラーの発生頻度を監視して発生頻度が予め設定された度数よりも多くなった場合に警報を発するようにし、寿命が近づいたメモリが完全に故障する前に当該メモリを取り替えるシステムが考えられている。この場合、ソフトエラーが発生したことを知る必要があるが、図1の誤り訂正回路102だけではソフトエラーの発生を知ることができない。尚、一般にメモリの耐用年数内では複数のメモリに同時にソフトエラーが発生する確率は低いので、ここでは何れか1つのメモリにソフトエラーが発生する場合について説明する。図8は、本実施形態に係るメモリ装置100の変形例として、ソフトエラーを検出するためのメモリ装置100aの構成例である。尚、メモリ装置100aにおいて、図1と同符号のものは同じものを示す。図8において、メモリ装置100aのソフトエラー検出回路103は、コンパレータ161と、コンパレータ162と、ANDゲート論理積ゲート163とで構成される。そして、メモリ101a、メモリ101bおよびメモリ101cの3つのメモリの合成された出力電圧Vo点154の電圧がコンパレータ161の正入力端子およびコンパレータ162の負入力端子に入力される。ここで、コンパレータ161とコンパレータ162には、0VをGND接地として3Vの電源電圧が与えられ、0V論理0と3V論理1の二値情報を出力する。コンパレータ161は、負入力端子に閾値として電圧0.5Vを与えられ、出力電圧Voが0.5Vより大きいか否かを判別する。出力電圧Voが0.5Vより大きい場合、コンパレータ161の出力は3V論理1となり、出力電圧Voが0.5Vより小さい場合、コンパレータ161の出力は0V論理0となる。コンパレータ162は、正入力端子に閾値として電圧2.5Vを与えられ、出力電圧Voが2.5Vより大きいか否かを判別する。出力電圧Voが2.5Vより大きい場合、コンパレータ161の出力は3V論理1となり、出力電圧Voが2.5Vより小さい場合、コンパレータ161の出力は0V論理0となる。尚、図8の点線円内に描いたように、出力電圧Voをコンパレータ162の正入力端子に入力し、閾値として電圧2.5Vを負入力端子に与えて、ANDゲート163との間にインバータ164を設けても構わない。ANDゲート163は、コンパレータ161の出力とコンパレータ161の出力の論理積を求め、エラー検出信号として出力する。つまり、コンパレータ161とコンパレータ162の両方の出力論理が1の場合だけANDゲート163は論理1を出力する。尚、コンパレータ161およびコンパレータ162は第2判定手段に相当する。また、ANDゲート163はソフトエラーであることを示す二値情報を出力する論理回路に相当する。図9は、メモリ101a、メモリ101bおよびメモリ101cの3つのメモリの出力論理の組み合わせパターンと、先に説明した図1の誤り訂正回路102の訂正出力コンパレータ152の出力と、図8のソフトエラー検出回路103の検出出力ANDゲート163の出力との関係を示した論理表と、その論理表に対応させてコンパレータ161の正入力端子およびコンパレータ162の負入力端子に入力されるメモリの出力電圧Voの変化を示すグラフとを描いてある。また、グラフには、コンパレータ161の負入力端子に与える閾値b電圧0.5Vと、コンパレータ162の正入力端子に与える閾値a電圧2.5Vとを点線で示してある。ここで、出力パターンは、図6と同様に、3つのメモリ全ての論理出力が1の場合、3つのメモリ全ての論理出力が0の場合、3つのメモリの何れかにソフトエラーが生じた時の3つの場合、の5つの種類がある。図9の論理表において、出力パターン1は3つのメモリの出力が全て1の組み合わせで、メモリの出力電圧Vo=3Vとなり、コンパレータ161とコンパレータ162の両方の出力論理は1である。そして、ANDゲート163の出力論理も1である。出力パターン2は、図6で説明したように、メモリの出力電圧Voは1Vとなり、閾値a2.5Vより小さいのでコンパレータ162の出力論理は0、閾値b0.5Vより大きいのでコンパレータ161の出力論理は1である。そして、ANDゲート163の出力論理も0である。同様に、出力パターン3のメモリの出力電圧Voは2Vなので、閾値a2.5Vより小さいのでコンパレータ162の出力論理は0、閾値b0.5Vより大きいのでコンパレータ161の出力論理は1である。そして、ANDゲート163の出力論理も0である。出力パターン4のメモリの出力電圧Voは1Vなので、出力パターン2と同様に、コンパレータ162の出力論理は0、コンパレータ161の出力論理は1である。そして、ANDゲート163の出力論理も0である。出力パターン5は3つのメモリの出力が全て0の組み合わせで、メモリの出力電圧Voは0Vとなり、コンパレータ161とコンパレータ162の両方の出力論理は0である。そして、ANDゲート163の出力論理も0である。このように、本実施形態に係るメモリ装置100aは、メモリ101a、メモリ101bおよびメモリ101cの3つのメモリの何れか1つにソフトエラーが発生した場合の出力パターン2,3,4でソフトエラー検出回路103のエラー検出出力は論理1となり、メモリ101a、メモリ101bおよびメモリ101cの3つのメモリにソフトエラーが発生せず、3つのメモリの出力が全て0または1の場合はソフトエラー検出回路103のエラー検出出力は論理0となる。尚、ソフトエラー検出回路103のエラー検出出力が論理0の場合はソフトエラー無し、論理1の場合はソフトエラー有りとして、システム側の監視装置不図示で判断する。上記の説明では、3つのメモリを用いて電源電圧出力の最大電圧Vmが3Vの場合なので、閾値aの電圧Vaは2.5V、閾値bの電圧Vbは0.5Vとしたが、n個nは3以上の奇数のメモリを用いる場合は、電圧Vaおよび電圧Vbを以下のようにして求めることができる。閾値aの電圧Vaは、式1の電圧Va1と最大電圧Vmとの間の電圧に設定する。Va1=Vm×n-1/n式1同様に、閾値bの電圧Vbは、式2の電圧Vb1と最小電圧の0Vとの間の電圧に設定する。Vb1=Vm×1/n式2例えば先の例Vm=3V、n=3個では、Va1=2Vなので閾値aの電圧Vaは2.5Vとなり、Vb1=1Vなので閾値bの電圧Vbは0.5Vとなる。別の例として、Vm=5V、n=5個の場合は、式1よりVa1=4Vなので閾値aの電圧Vaは4.5Vとなり、式2よりVb1=1Vなので閾値bの電圧Vbは0.5Vとなる。このようにして、本実施形態に係るメモリ装置100aは、メモリ101a、メモリ101bおよびメモリ101cの3つのメモリの電流出力を抵抗151で電圧に変換する回路と、コンパレータ161,162およびANDゲート163とで構成される簡単な回路で、リアルタイム処理で高速にソフトエラーを検出することができる。ここで、上記の説明では、図1に示した誤り訂正回路102を有するメモリ装置100と、図8に示したソフトエラー検出回路103を有するメモリ装置100aとを別々に説明したが、複数のメモリの出力電流の和を抵抗151で電圧に変換してコンパレータで閾値と比較する構成は同じである。従って、図10に示すように、誤り訂正回路102と、ソフトエラー検出回路103とを併せ持ったメモリ装置100bを構成してもよい。尚、この場合の誤り訂正回路102の構成および動作と、ソフトエラー検出回路103の構成および動作は、先に説明したものと同じなので重複する説明は省略する。このように、本実施形態に係るメモリ装置100、100aおよび100bでは、抵抗151とコンパレータ152とを基本とする簡単な回路で多数決方式による誤り訂正回路102を実現でき、さらにコンパレータ161とコンパレータ162とANDゲート163とを追加するだけの簡単な回路でソフトエラーの検出を行うことができる。これにより、回路規模と消費電力の増加を抑えることができる。また、電流電圧変換と閾値との比較をハードウェアで行うので高速処理が可能となる。尚、上記の実施形態では、メモリ101a,101bおよび101cの3つのメモリを用いる場合について説明したが、3つ以上の奇数個のメモリを用いる構成であれば、同様の構成抵抗151と誤り訂正回路102とソフトエラー検出回路103で誤り訂正とソフトエラーの検出が可能なメモリ装置を実現することができる。また、上記の実施形態では、メモリ装置としたが、複数の通信チャネルで同一の情報を伝送する伝送装置など、同じ情報を出力する装置であって、出力された複数の情報の誤り訂正やソフトエラーを検出するような情報出力装置であれば同様に適用することができる。以上、本発明に係る誤り訂正回路およびメモリ装置、並びに誤り訂正方法について、各実施例を挙げて説明してきたが、その精神またはその主要な特徴から逸脱することなく他の多様な形で実施することができる。そのため、上述した実施例はあらゆる点で単なる例示に過ぎず、限定的に解釈してはならない。本発明は、特許請求の範囲によって示されるものであって、本発明は明細書本文にはなんら拘束されない。さらに、特許請求の範囲の均等範囲に属する変形や変更は、全て本発明の範囲内である。"