"半導体基板と、前記半導体基板の上方に形成されたメモリセルアレイと、前記メモリセルアレイの列方向に延伸するように前記メモリセルアレイと前記半導体基板との間に形成されたビット線と、前記半導体基板と前記ビット線との間に形成されるとともに前記メモリセルアレイの列方向において前記メモリセルアレイに隣接する周辺回路領域に含まれる配線に電気的に接続された導電層と、前記ビット線と前記導電層とを電気的に接続する第1のコンタクトプラグとを備え、前記メモリセルアレイは、前記ビット線に並行するように当該メモリセルアレイの列方向に配列された複数のメモリセルを含み、前記複数のメモリセルの各々は、下部電極と、上部電極と、前記下部電極と前記上部電極との間に挟まれたメモリ層とを含み、前記複数のメモリセルのうち前記周辺回路領域に隣接するメモリセルと前記半導体基板との間には、当該メモリセルの下部電極から前記半導体基板に向けて延伸するコンタクトプラグが形成されておらず、前記第1のコンタクトプラグは、前記半導体基板の平面視において当該第1のコンタクトプラグの端面の少なくとも一部が前記メモリセルアレイの周縁よりも内側に配置されるように形成されていることを特徴とする半導体記憶装置。請求項1において、前記ビット線と前記メモリセルアレイとの間に形成された下部水素バリア膜と、前記メモリセルアレイの上方および側方を覆うとともに前記メモリセルアレイの外縁部において前記下部水素バリア膜に接続された上部水素バリア膜とをさらに備え、前記メモリ層は、強誘電体または高誘電体によって構成されることを特徴とする半導体記憶装置。請求項1または2において、前記第1のコンタクトプラグとともに前記ビット線と前記導電層とを電気的に接続する補助コンタクトプラグをさらに備え、前記メモリセルアレイの周縁領域には、前記複数のメモリセルのうち2以上のメモリセルが配置されており、当該2以上のメモリセルの各々と前記半導体基板との間には、当該メモリセルの下部電極から前記半導体基板に向けて延伸するコンタクトプラグが形成されておらず、前記補助コンタクトプラグは、前記半導体基板の平面視において前記第1のコンタクトプラグの端面よりも前記メモリセルアレイの内側に配置されるように形成されていることを特徴とする半導体記憶装置。請求項1~3のいずれか1項において、前記導電層は、前記半導体基板に形成された不純物拡散層によって構成されることを特徴とする半導体記憶装置。請求項1~3のいずれか1項において、前記導電層は、前記半導体基板に形成されたゲート電極によって構成されることを特徴とする半導体記憶装置。請求項1~3のいずれか1項において、前記導電層は、前記ビット線と前記半導体基板との間に形成された配線によって構成されることを特徴とする半導体記憶装置。請求項1~3のいずれか1項において、前記導電層は、前記半導体基板に形成されたMOSトランジスタによって構成され、前記MOSトランジスタの2つの不純物拡散層の一方は、前記第1のコンタクトプラグに電気的に接続され、前記MOSトランジスタの2つの不純物拡散層の他方は、前記周辺回路領域に含まれる配線に電気的に接続されることを特徴とする半導体記憶装置。請求項1~7のいずれか1項において、前記複数のメモリセルのうち前記メモリセルアレイの中央領域に配列されたメモリセルの下部電極から前記半導体基板へ向けて延伸する第2のコンタクトプラグと、前記半導体基板に形成されたスイッチMOSトランジスタと、第3のコンタクトプラグとをさらに備え、前記第2のコンタクトプラグは、前記スイッチMOSトランジスタの2つの不純物拡散層の一方に電気的に接続され、前記第3のコンタクトプラグは、前記スイッチMOSトランジスタの2つの不純物拡散層の他方と前記ビット線とを電気的に接続することを特徴とする半導体記憶装置。しかしながら、COB構造の半導体記憶装置においてメモリセルアレイの周辺領域に配列されたメモリセルをダミーメモリセルとして利用する場合、ダミーメモリセルと半導体基板との間にはダミーメモリセルの下部電極から半導体基板に向けて延伸するコンタクトプラグが形成されることになるので、ビット線に電気的に接続されるコンタクトプラグの形成位置が制限されてしまう。そのため、半導体記憶装置の回路面積を削減することが困難である。例えば、半導体基板の平面視においてコンタクトプラグビット線に電気的に接続されるコンタクトプラグの端面がメモリセルアレイの周縁よりも外側に配置されるようにコンタクトプラグを形成しなければならない場合がある。この場合、メモリセルアレイの列方向における半導体記憶装置の長さが増加することになる。そこで、この発明は、回路規模を削減可能な半導体記憶装置を提供することを目的とする。この発明の1つの局面に従うと、半導体記憶装置は、半導体基板と、上記半導体基板の上方に形成されたメモリセルアレイと、上記メモリセルアレイの列方向に延伸するように上記メモリセルアレイと上記半導体基板との間に形成されたビット線と、上記半導体基板と上記ビット線との間に形成されるとともに上記メモリセルアレイの列方向において上記メモリセルアレイに隣接する周辺回路領域に含まれる配線に電気的に接続された導電層と、上記ビット線と上記導電層とを電気的に接続する第1のコンタクトプラグとを備え、上記メモリセルアレイは、上記ビット線に並行するようにそのメモリセルアレイの列方向に配列された複数のメモリセルを含み、上記複数のメモリセルの各々は、下部電極と、上部電極と、上記下部電極と上記上部電極との間に挟まれたメモリ層とを含み、上記複数のメモリセルのうち上記周辺回路領域に隣接するメモリセルと上記半導体基板との間には、そのメモリセルの下部電極から上記半導体基板に向けて延伸するコンタクトプラグが形成されておらず、上記第1のコンタクトプラグは、上記半導体基板の平面視においてその第1のコンタクトプラグの端面の少なくとも一部が上記メモリセルアレイの周縁よりも内側に配置されるように形成されている。上記半導体記憶装置では、周辺回路領域に隣接するメモリセルと半導体基板との間にメモリセルの下部電極から半導体基板に向けて延伸するコンタクトプラグが形成されていないので、半導体基板の平面視において第1のコンタクトプラグの端面の少なくとも一部がメモリセルアレイの周縁よりも内側に配置されるように第1のコンタクトプラグを形成できる。このように、ビット線と導電層とを電気的に接続するコンタクトプラグの形成位置の制限を緩和できるので、半導体基板の平面視において第1のコンタクトプラグの端面がメモリセルアレイの周縁よりも外側に配置される場合よりも、半導体記憶装置の面積を削減できる。なお、上記半導体記憶装置は、上記ビット線と上記メモリセルアレイとの間に形成された下部水素バリア膜と、上記メモリセルアレイの上方および側方を覆うとともに上記メモリセルアレイの外縁部において上記下部水素バリア膜に接続された上部水素バリア膜とをさらに備え、上記メモリ層は、強誘電体または高誘電体によって構成されるものであっても良い。上記半導体記憶装置では、下部水素バリア膜および上部水素バリア膜によってメモリセルアレイを覆うことにより、水素還元によるメモリセルの劣化を防止できる。また、半導体基板の平面視において第1のコンタクトプラグの端面の少なくとも一部がメモリセルアレイの周縁よりも内側に配置されるように第1のコンタクトプラグを形成できるので、メモリセルアレイの列方向における下部水素バリア膜および上部水素バリア膜の長さを減少させることができる。その結果、半導体記憶装置の回路面積を削減できる。また、上記半導体記憶装置は、上記第1のコンタクトプラグとともに上記ビット線と上記導電層とを電気的に接続する補助コンタクトプラグをさらに備え、上記メモリセルアレイの周縁領域には、上記複数のメモリセルのうち2以上のメモリセルが配置されており、その2以上のメモリセルの各々と上記半導体基板との間には、そのメモリセルの下部電極から上記半導体基板に向けて延伸するコンタクトプラグが形成されておらず、上記補助コンタクトプラグは、上記半導体基板の平面視において上記第1のコンタクトプラグの端面よりも上記メモリセルアレイの内側に配置されるように形成されていても良い。上記半導体記憶装置では、第1のコンタクトプラグとともに補助コンタクトプラグによってビット線と導電層とを電気的に接続するので、1つのコンタクトプラグによってビット線と導電層とを電気的に接続する場合よりも、ビット線と導電層との接続部における電気抵抗を低下させることができ、信号伝達性を向上させることができる。なお、上記導電層は、上記半導体基板に形成された不純物拡散層によって構成されても良いし、上記半導体基板に形成されたゲート電極によって構成されても良い。上記のように構成することにより、半導体基板に形成されるMOSトランジスタの製造工程不純物拡散層を形成する工程、または、ゲート電極を形成する工程において導電層を形成できるので、半導体記憶装置の製造工程の増加を抑制できる。または、上記導電層は、上記ビット線と上記半導体基板との間に形成された配線によって構成されても良い。上記のように構成することにより、導電層を構成する配線と半導体基板との間に素子形成領域例えば、MOSトランジスタを形成できる程度の領域を確保できる。これにより、周辺回路の一部を素子形成領域に形成できるので、周辺回路の回路面積を削減できる。または、上記導電層は、上記半導体基板に形成されたMOSトランジスタによって構成され、上記MOSトランジスタの2つの不純物拡散層の一方は、上記第1のコンタクトプラグに電気的に接続され、上記MOSトランジスタの2つの不純物拡散層の他方は、上記周辺回路領域に含まれる配線に電気的に接続されても良い。上記のように構成することにより、導電層を構成するMOSトランジスタを周辺回路の一部として利用できるので、周辺回路の回路面積を削減できる。また、上記半導体記憶装置は、上記複数のメモリセルのうち上記メモリセルアレイの中央領域に配列されたメモリセルの下部電極から上記半導体基板へ向けて延伸する第2のコンタクトプラグと、上記半導体基板に形成されたスイッチMOSトランジスタと、第3のコンタクトプラグとをさらに備え、上記第2のコンタクトプラグは、上記スイッチMOSトランジスタの2つの不純物拡散層の一方に電気的に接続され、上記第3のコンタクトプラグは、上記スイッチMOSトランジスタの2つの不純物拡散層の他方と上記ビット線とを電気的に接続しても良い。以上のように、半導体記憶装置の回路面積を削減できる。以下、実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。実施形態1図1は、実施形態1による半導体記憶装置の平面構造を示し、図2Aは、図1に示した半導体記憶装置のA-A線における断面構造を示し、図2Bは、図1に示した半導体記憶装置のB-B線における断面構造を示す。この半導体記憶装置は、半導体基板100と、メモリセルアレイMARYと、複数のビット線BLと、複数の不純物拡散層101と、複数のコンタクトプラグC101~C104と、複数のスイッチMOSトランジスタMTとを備える。すなわち、メモリセルアレイMARYのメモリセル列毎に、ビット線BL,不純物拡散層101,コンタクトプラグC101~C104,およびスイッチMOSトランジスタが設けられている。なお、以下では、説明の便宜上、メモリセルアレイMARYの1つのメモリセル列すなわち、メモリセルアレイMARYを構成する行列状に配列された複数のメモリセルのうち、1つのビット線BLに並行するようにメモリセルアレイMARYの列方向に配列された複数のメモリセルに関連する構成について説明する。メモリセルアレイMARYは、半導体基板100の上方に形成される。ビット線BLは、メモリセルアレイMARYの列方向X軸方向に延伸するように、メモリセルアレイMARYと半導体基板100との間に形成される。不純物拡散層101導電層は、半導体基板100とビット線BLとの間に形成され、コンタクトプラグC104を経由して周辺回路領域PCに含まれる配線105に電気的に接続される。周辺回路領域PCは、メモリセルアレイMARYの列方向においてメモリセルアレイMARYに隣接する領域であり、メモリセルアレイMARYの周辺回路例えば、センスアンプなどが形成される。コンタクトプラグC101第1のコンタクトプラグは、ビット線BLと不純物拡散層101とを電気的に接続する。メモリセルメモリセルアレイMARYを構成する複数のメモリセルの各々は、下部電極M13と、上部電極M11と、下部電極M13と上部電極M11との間に挟まれたメモリ層M12とを含む。メモリ層M12は、PZTチタン酸ジルコン酸鉛のような強誘電体によって構成されても良いし、BSTチタン酸バリウムストロンチウムのような高誘電体によって構成されても良い。すなわち、メモリセルは、不揮発性のFeRAMFerroelectricRandomAccessMemoryであっても良いし、揮発性のDRAMDynamicRandomAccessMemoryであっても良い。ここでは、上部電極M11は、メモリセルアレイMARYの行方向Y軸方向に延伸しており、上部電極M11と下部電極13との交差部にメモリセルが形成されている。なお、図1では、説明の便宜上、上部電極M11を透明で示している。また、メモリセルアレイMARYの中央領域に配列されたメモリセルは、ノーマルメモリセルNMCとして利用され、メモリセルアレイMARYの中央領域を取り囲む周辺領域に配列されたメモリセルは、ダミーメモリセルDMCとして利用される。すなわち、メモリセルアレイMARYでは、行列状に配列された複数のノーマルメモリセルNMCを取り囲むように複数のダミーメモリセルDMCが配列されている。ノーマルメモリセルノーマルメモリセルNMCは、メモリセルアレイMARYの中央領域に配列されたメモリセルである。ノーマルメモリセルNMCと半導体基板100との間には、ノーマルメモリセルNMCの下部電極M13から半導体基板100へ向けてZ軸方向に沿って延伸するコンタクトプラグC102が形成されている。半導体基板100には、不純物拡散層111,112およびゲート電極GLを有するスイッチMOSトランジスタMTが形成されている。コンタクトプラグC102は、スイッチMOSトランジスタMTの不純物拡散層111に電気的に接続され、コンタクトプラグC103は、スイッチMOSトランジスタMTの不純物拡散層112とビット線BLとを電気的に接続する。なお、ここでは、ゲート電極GLは、メモリセルアレイMARYの行方向Y軸方向に延伸している。また、図1では、説明の便宜上、不純物拡散層111,112の図示を省略している。ダミーメモリセルダミーメモリセルDMCは、周辺回路領域PCに隣接するメモリセルアレイMARYの周縁領域に配列されたメモリセルである。また、ダミーメモリセルDMCと半導体基板100との間には、ダミーメモリセルDMCの下部電極M13から半導体基板100に向けて延伸するコンタクトプラグが形成されていない。すなわち、ダミーメモリセルDMCの下部電極M13は、半導体基板100,不純物拡散層101,およびビット線BLから絶縁されている。コンタクトプラグコンタクトプラグC101は、半導体基板100の平面視においてコンタクトプラグC101の端面の全部がメモリセルアレイMARYの周縁よりも内側に配置されるように形成されている。ここでは、メモリセルアレイMARYの周縁は、半導体基板100の平面視におけるダミーメモリセルDMCの外側側面によって定められている。半導体記憶装置の比較例1ここで、図3および図4を参照して、半導体記憶装置の比較例1について説明する。図3は、半導体記憶装置の比較例1の平面構造を示し、図4Aは、図3に示した半導体記憶装置のA-A線における断面構造を示し、図4Bは、図3に示した半導体記憶装置のB-B線における断面構造を示す。半導体記憶装置の比較例1では、ダミーメモリセルDMCの下部電極M13と半導体基板100との間に、下部電極M13から半導体基板100詳しくは、半導体基板100に形成された不純物拡散層901へ向けて延伸するコンタクトプラグC901が形成されている。そのため、半導体基板100の平面視においてコンタクトプラグC902の端面がメモリセルアレイMARYの周縁よりも内側に配置しようとしてもコンタクトプラグC901,C902の間隔がデザインルールによって規定された最小間隔よりも狭くなってしまう場合、コンタクトプラグC902は、半導体基板100の平面視においてコンタクトプラグC902の端面がメモリセルアレイMARYの周縁よりも外側に配置されるように形成されることになる。その結果、メモリセルアレイMARYの列方向における半導体記憶装置の長さが増加することになる。このように、ビット線BLと不純物拡散層101とを電気的に接続するコンタクトプラグC902の形成位置が制限されてしまうので、半導体記憶装置の回路面積を削減することが困難である。一方、図1および図2に示した半導体記憶装置では、ダミーメモリセルDMCと半導体基板100との間にダミーメモリセルDMCの下部電極M13から半導体基板100に向けてZ軸方向に沿って延伸するコンタクトプラグが形成されていないので、半導体基板100の平面視においてコンタクトプラグC101の端面の全部がメモリセルアレイMARYの周縁よりも内側に配置されるようにコンタクトプラグC101を形成できる。これにより、メモリセルアレイMARYの列方向における半導体記憶装置の長さを減少させることができる。このように、ビット線BLと不純物拡散層101とを電気的に接続するコンタクトプラグC101の形成位置の制限を緩和できるので、図3および図4に示した半導体記憶装置の比較例1よりも回路面積を削減できる。また、周辺回路領域PCに含まれる配線105に電気的に接続される導電層として不純物拡散層101を利用することにより、半導体基板100に不純物拡散層を形成する製造工程において他の不純物拡散層例えば、不純物拡散層111,112とともに導電層を形成できるので、半導体記憶装置の製造工程の増加を抑制できる。また、図1および図2に示した半導体記憶装置は、メモリセルアレイMARYの行方向Y軸方向に延伸するように半導体基板100に形成されたダミーゲート電極DGLを備えている。このようにダミーゲート電極DGLを形成することにより、ダミーゲート電極DGLに隣接するゲート電極GLの加工精度を向上させることができる。さらに、ダミーゲート電極DGLだけでなくMOSトランジスタの他の構成要素例えば、不純物拡散層もダミー要素として半導体基板100に形成されていても良い。例えば、ダミートランジスタとしてMOS容量が半導体基板100に形成されていても良い。なお、図1および図2に示した半導体記憶装置は、ダミーゲート電極DGLを備えていなくても良い。実施形態1の変形例1なお、図5および図6のように、実施形態1による半導体記憶装置は、図1および図2に示したコンタクトプラグC101に代えてコンタクトプラグC101aを備えていても良い。コンタクトプラグC101aは、半導体基板100の平面視においてコンタクトプラグC101aの端面の一部がメモリセルアレイMARYの周縁よりも内側に配置されるように形成されている。このように構成した場合も、ダミーメモリセルDMCの下部電極から半導体基板100へ向けて延伸するコンタクトプラグが形成されている場合図3および図4に示した半導体記憶装置よりも、半導体記憶装置の回路面積を削減できる。実施形態1の変形例2また、図7および図8のように、実施形態1による半導体記憶装置は、メモリセルアレイMARYの列方向においてメモリセルアレイMARYの周縁領域に2以上のダミーメモリセルここでは、2個のダミーメモリセルDMCa,DMCbを備えていても良い。ダミーメモリセルMCDa,MCDbの各々と半導体基板100との間には、そのダミーメモリセルの下部電極M13から半導体基板100に向けて延伸するコンタクトプラグが形成されていない。この場合、実施形態1による半導体記憶装置は、1または複数の補助コンタクトプラグここでは、補助コンタクトプラグC101b,C101cをさらに備えていても良い。補助コンタクトプラグC101b,C101cの各々は、ビット線BLと導電層ここでは、不純物拡散層101とを電気的に接続する。また、補助コンタクトプラグC101b,101cの各々は、半導体基板100の平面視においてコンタクトプラグC101の端面よりもメモリセルアレイMARYの内側に配置されるように形成されている。このように、コンタクトプラグC101とともに補助コンタクトプラグC101b,C101cによってビット線BLと導電層とを電気的に接続することにより、1つのコンタクトプラグによってビット線BLと導電層とを電気的に接続する場合よりも、ビット線BLと導電層との接続部における電気抵抗を低下させることができ、信号伝達性を向上させることができる。なお、図7および図8に示した半導体記憶装置は、補助コンタクトプラグC101b,C101cを備えていなくても良い。実施形態1の変形例3さらに、図9のように、ノーマルメモリセルNMCおよびダミーメモリセルDMCの各々の上部電極M11は、メモリセルアレイMARYの行方向Y軸方向においてメモリセル列毎に分断されていても良い。このように構成した場合、メモリセルアレイMARYの周縁は、メモリセルアレイMARYの行方向に配列された複数のダミーメモリセルDMCの外側側面によって定められる。実施形態2図10Aは、実施形態2による半導体記憶装置の断面構造ビット線BLに沿って切断した半導体記憶装置の断面図を示し、図10Bは、実施形態2による半導体記憶装置の別の断面構造メモリセル列ノーマルメモリセルNMCおよびダミーメモリセルDMCに沿って切断した半導体記憶装置の断面図を示す。この半導体記憶装置は、図1および図2に示した構成に加えて、下部水素バリア膜201と、上部水素バリア膜202とを備える。なお、実施形態2による半導体記憶装置の平面構造は、図1に示した平面構造と同様である。すなわち、図10Aは、図1のA-A線における断面図に相当し、図10Bは、図1のB-B線における断面図に相当する。下部水素バリア膜201は、ビット線BLとメモリセルアレイMARYとの間に形成される。上部水素バリア膜202は、メモリセルアレイMARYの上方および側方を覆うとともにメモリセルアレイMARYの外縁部において下部水素バリア膜201に接続されるように形成される。下部水素バリア膜201および上部水素バリア膜202は、水素の通過を阻止できる材料例えば、水素透過性の低い材料によって構成される。下部水素バリア膜201および上部水素バリア膜202によってメモリセルアレイMARYを覆うことにより、水素還元によるメモリセル特に、ノーマルメモリセルNMCの劣化を防止できる。半導体記憶装置の比較例2ここで、図11を参照して、半導体記憶装置の比較例2について説明する。半導体記憶装置の比較例2では、ダミーメモリセルDMCの下部電極M13と半導体基板100との間に、下部電極M13から半導体基板100詳しくは、半導体基板100に形成された不純物拡散層901へ向けて延伸するコンタクトプラグC901が形成されているので、コンタクトプラグC902は、半導体基板100の平面視においてコンタクトプラグC902の端面がメモリセルアレイMARYの周縁よりも外側に配置されるように形成されることになる。上部水素バリア膜202の周縁は、半導体基板100の平面視においてコンタクトプラグC902の端面よりも外側に位置することになるので、メモリセルアレイMARYの列方向における上部水素バリア膜202の長さが増加してしまい、その結果、半導体記憶装置の回路面積も増加してしまう。一方、実施形態2による半導体記憶装置では、半導体基板100の平面視においてコンタクトプラグC101の端面の少なくとも一部がメモリセルアレイMARYの周縁よりも内側に配置されるようにコンタクトプラグC101を形成できるので、メモリセルアレイMARYの列方向における上部水素バリア膜202長さを減少させることができ、その結果、半導体記憶装置の回路面積を削減できる。なお、下部水素バリア膜201および上部水素バリア膜202は、メモリセルアレイの全体を一括して覆うように構成されていても良いし、複数のメモリセルを個別に覆うように構成されていても良い。また、図10に示した半導体記憶装置において、コンタクトプラグC101は、図5に示したコンタクトプラグC101aのように、半導体基板100の平面視においてコンタクトプラグC101の端面の一部がメモリセルアレイMARYの周縁よりも内側に配置されるように形成されても良い。さらに、図10に示した半導体記憶装置は、図7および図8のように、メモリセルアレイMARYの列方向においてメモリセルアレイMARYの周縁領域に2以上のダミーメモリセルを備えていても良いし、1または複数の補助コンタクトプラグを備えていても良い。また、上部電極M11は、図1のようにメモリセルアレイMARYの行方向Y軸方向に延伸していても良いし、図9のようにメモリセルアレイMARYの行方向Y軸方向においてメモリセル列毎に分断されていても良い。導電層の変形例1なお、図12のように、実施形態2による半導体記憶装置は、図10に示した不純物拡散層101に代えてゲート電極101aを導電層として備えていても良い。このように構成した場合も、半導体基板100にゲート電極を形成する製造工程において他のゲート電極例えば、ゲート電極GL,ダミーゲート電極DGLとともに導電層を形成できるので、半導体記憶装置の製造工程の増加を抑制できる。なお、実施形態1による半導体記憶装置も、不純物拡散層101に代えてゲート電極101aを導電層として備えていても良い。導電層の変形例2また、図13のように、実施形態2による半導体記憶装置は、図10に示した不純物拡散層101に代えて配線101bを導電層として備えていても良い。配線101bは、ビット線BLと半導体基板100との間に形成される。このように構成することにより、配線101bと半導体基板100との間に素子形成領域例えば、MOSトランジスタを形成できる程度の領域を確保できる。これにより、周辺回路の一部を素子形成領域に形成できるので、周辺回路の回路面積を削減できる。なお、実施形態1による半導体記憶装置も、不純物拡散層101に代えて配線101bを備えていても良い。導電層の変形例3また、図14のように、実施形態2による半導体記憶装置は、不純物拡散層101に代えてMOSトランジスタMTaを導電層として備えていても良い。MOSトランジスタMTaは、不純物拡散層101c,101eと、ゲート電極101dとを有する。不純物拡散層101cは、コンタクトプラグC101に電気的に接続され、不純物拡散層101eは、コンタクトプラグC104を経由して周辺回路領域PCに含まれる配線105に電気的に接続される。このように構成することにより、MOSトランジスタMTaを周辺回路の一部として利用できるので、周辺回路の回路面積を削減できる。なお、実施形態1による半導体記憶装置も、不純物拡散層101に代えてMOSトランジスタMTaを備えていても良い。また、複数のMOSトランジスタが導電層として設けられていても良い。"