メモリへのアクセス要求と、データ処理を指示するために前記メモリから読み出されるデータを使用して生成される処理要求とを出力する第1プロセッサと、前記処理要求を受けてデータ処理を実行し、前記処理要求を受け付けられない状態が発生したときに前記処理要求の受け付けの禁止を示す状態信号を前記第1プロセッサに出力する第2プロセッサと、前記第1プロセッサと前記メモリとの間に配置され、前記処理要求の出力と前記状態信号の出力とを検出したときに、前記アクセス要求の前記メモリへの供給を禁止する禁止制御を実行するメモリ制御部とを備えていることを特徴とするデータ処理装置。前記メモリ制御部は、前記アクセス要求に含まれるアドレスが前記メモリの所定の領域を示すときに、マスク信号をアサートするマスク制御回路と、マスク信号がアサートされているときに、前記禁止制御をマスクし、前記アクセス要求を前記メモリに供給するマスク回路とを備えていることを特徴とする請求項1に記載のデータ処理装置。前記第1プロセッサは、前記所定の領域を示す情報を書き換え可能に保持する第1レジスタを備え、前記マスク制御部は、前記第1プロセッサから出力される前記アドレスが前記第1レジスタに保持された情報により示される領域に含まれるときに前記マスク信号をアサートすることを特徴とする請求項2に記載のデータ処理装置。前記メモリ制御部は、前記禁止制御を実行するときに、前記メモリのアクセスの禁止を示すビジー信号を前記第1プロセッサに出力することを特徴とする請求項1ないし請求項3のいずれか1項に記載のデータ処理装置。請求項1ないし請求項4のいずれか1項に記載のデータ処理装置と、前記第2プロセッサが実行するデータ処理用のデータを前記データ処理装置に出力する第1データ処理部と、前記第2プロセッサが実行するデータ処理により生成されるデータを処理する第2データ処理部とを備えていることを特徴とするシステム。メモリへのアクセス要求と、データ処理を指示するために前記メモリから読み出されるデータを使用して生成される処理要求とを出力する第1プロセッサと、前記処理要求を受けてデータ処理を実行し、前記処理要求を受け付けられない状態が発生したときに前記処理要求の受け付けの禁止を示す状態信号を前記第1プロセッサに出力する第2プロセッサとを備えたデータ処理装置の動作方法であって、前記処理要求の出力と前記状態信号の出力とを検出したときに、前記アクセス要求の前記メモリへの供給を禁止する禁止制御を実行することを特徴とするデータ処理装置の動作方法。ある種の汎用プロセッサは、専用プロセッサからの要求によりストールしている間にも、メモリに格納されている命令やデータをフェッチする。ストール中にフェッチされた命令やデータは、使用されることなく破棄される。メモリの消費電力は、データ処理装置において大きなウエイトを占める。このため、不要なフェッチ動作により、データ処理装置の電力効率は低下する。本発明の一形態では、データ処理装置は、メモリへのアクセス要求と、データ処理を指示するためにメモリから読み出されるデータを使用して生成される処理要求とを出力する第1プロセッサと、処理要求を受けてデータ処理を実行し、処理要求を受け付けられない状態が発生したときに処理要求の受け付けの禁止を示す状態信号を第1プロセッサに出力する第2プロセッサと、第1プロセッサとメモリとの間に配置され、処理要求の出力と状態信号の出力とを検出したときに、アクセス要求のメモリへの供給を禁止する禁止制御を実行するメモリ制御部とを有している。第1プロセッサからメモリへの不要なアクセスを抑止することで、メモリの消費電力を削減でき、データ処理装置の消費電力を削減できる。以下、実施形態を図面を用いて説明する。図1は、一実施形態におけるデータ処理装置DPDの例を示している。データ処理装置DPDは、プロセッサ1、プロセッサ2、メモリ3およびメモリ制御部4を有している。なお、メモリ3は、データ処理装置DPDの外部に配置されてもよい。データ処理装置DPDは、1つの半導体チップとして形成されてもよく、複数の半導体チップを用いて形成されてもよい。プロセッサ1は、データ処理を処理するためのデータDTをメモリ3から読み出すためにアクセス要求ENをメモリ3に出力し、データ処理を指示する処理要求REQをプロセッサ2に出力する。例えば、プロセッサ1は、メモリ3から読み出されるデータDTを使用して処理要求REQを生成する。データDTがプロセッサ1によってデコードされる命令のとき、命令の中に処理要求REQの情報が含まれる。メモリ3が複数のアドレスにより識別される複数の記憶領域を有するとき、プロセッサ1は、アクセス要求ENとともにアドレスADをメモリ3に出力する。特に限定されないが、処理要求REQおよびアクセス要求ENは、論理1のときに有効になり、論理0のときに無効になる。プロセッサ2は、処理要求REQを受けてデータ処理を実行する。プロセッサ2は、処理要求REQを受け付けられない状態が発生したときに処理要求REQの受け付けの禁止を示す状態信号STを第1プロセッサ1に出力する。処理要求REQを受け付けられない状態は、処理要求REQに応答して実行されるデータ処理の時間が、処理要求REQの供給間隔より長い状態である。例えば、プロセッサ2が複数の処理要求REQを保持するバッファを有するとき、状態信号STは、バッファが一杯になったときフル状態に出力される。バッファのフル状態は、処理要求REQの供給間隔がプロセッサ2のデータ処理時間を超える状態が続くときに発生しやすい。特に限定されないが、状態信号STは、論理1のときバッファのフル状態を示し、論理0のときにバッファの空き状態を示す。メモリ3は、アクセス要求ENが論理1にアサートされているときに動作する。例えば、読み出し動作では、メモリ3は、アドレスADにより選択されるメモリセルからデータDTを読み出し、読み出したデータDTをプロセッサ1に出力する。アクセス要求ENは、チップセレクト信号およびアウトプットイネーブル信号を含んでいてもよい。メモリ3がROMReadOnlyMemoryのとき、データDTは、メモリ3からプロセッサ1に読み出され、プロセッサ1からメモリ3には書き込まれない。メモリ制御部4は、プロセッサ1とメモリ3との間に配置され、処理要求REQの出力と状態信号STの出力とが重複することを検出したときに、アクセス要求ENのメモリ3への供給を禁止する禁止制御を実行する。例えば、禁止制御は、メモリ制御部4に形成されるアクセス禁止回路4aにより実行される。データDTおよびアドレスADは、メモリ制御部4を介して伝達されているが、プロセッサ1とメモリ3の間で直接伝達されてもよい。アクセス禁止回路4aは、状態信号STが論理0のとき、すなわち、プロセッサ2が正常なデータ処理を実行可能なとき、プロセッサ1からのアクセス要求ENをメモリ3に伝達する。一方、アクセス禁止回路4aは、状態信号STが論理1で処理要求REQが論理1のとき、プロセッサ1からのアクセス要求ENのメモリ3への伝達を禁止する。論理1の状態信号STが出力されているとき、プロセッサ2は処理要求REQを受け付けられない状態である。処理要求REQは、メモリ3から読み出されるデータDTに基づいて生成される。状態信号STが出力されている状態で、プロセッサ1がメモリ3にアクセスしてデータDTを読み出すと、読み出したデータDTは使用されないため、メモリ3は無駄な電力を消費する。しかし、この実施形態では、論理1の処理要求REQおよび状態信号STが出力されているとき、禁止制御によりメモリ3へのアクセスが禁止されるため、メモリ3が無駄な電力を消費することを防止できる。以上、この実施形態では、プロセッサ2において処理要求REQを受け付けられない状態が発生したときに、プロセッサ1からメモリ3への不要なアクセスを抑止することで、メモリ3の消費電力を削減でき、データ処理装置DPDの消費電力を削減できる。図2は、別の実施形態におけるデータ処理装置DPDの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のデータ処理装置DPDは、プロセッサ10、コプロセッサ12、命令メモリ14およびメモリ制御部16を有している。なお、命令メモリ14は、データ処理装置DPDの外部に形成されてもよい。例えば、プロセッサ10は、命令メモリ14から読み出されるデータDT命令をフェッチすることでプログラムを実行する汎用のプロセッサであり、命令メモリ14に出力するアドレスADを生成するプログラムカウンタPCを有している。プロセッサ10は、命令メモリ14から読み出される命令がプロセッサ1に対する命令のとき、自身でデータ処理を実行し、命令メモリ14から読み出される命令がプロセッサ2に対する命令のとき、命令に基づいてキューデータQDTを生成する。すなわち、プロセッサ10は、命令メモリ14から読み出されるデータDTを使用してコプロセッサ12に出力するキューデータQDTを生成し、キュープッシュリクエストQPREQとともにコプロセッサ12に出力する。キューデータQDTは、コプロセッサ12にデータ処理を実行させるための命令である。例えば、キューデータQDTは、コプロセッサ12が処理するデータの格納アドレスやデータのサイズ等の情報を含んでいる。コプロセッサ12が処理するデータは、データ処理装置DPDの内部または外部に配置されるDRAMDynamicRandomAccessMemory等のデータメモリに格納される。データメモリは、プロセッサ10およびコプロセッサ12によりアクセス可能である。キュープッシュリクエストQPREQは、キューデータQDTの取り込みタイミングをコプロセッサ12に通知するためのトリガ信号であり、論理1のときに有効になり、論理0のときに無効になる。キュープッシュリクエストQPREQは、コプロセッサ12にデータ処理を指示するために命令メモリ14から読み出されるデータDTを使用して生成される処理要求の一例である。プロセッサ10は、コプロセッサ12からフル信号QFULを受けているときに、通常動作状態からストール状態に遷移し、キューデータQDTおよびキュープッシュリクエストQPREQの出力を停止する。例えば、フル信号QFULは、論理1のときに有効になり、論理0のときに無効になる。プロセッサ10は、メモリ制御部16からビジー信号BUSYを受けているとき、命令メモリ14のアクセスが禁止されていることを認識し、命令メモリ14とプロセッサ1との間に配線されるデータ線DT上のデータが無効であると判断する。例えば、プロセッサ10は、汎用のプロセッサであり、ストール中に、命令メモリ14に対するアクセス要求ENは出力する機能を有している。コプロセッサ12は、ベースバンドプロセッサ、DSPDigitalSignalProcessor、ベクトルプロセッサ等の専用のプロセッサであり、キューデータQDTに基づいてデータ処理を実行する。コプロセッサ12は、プロセッサ10からのキューデータQDTを順に保持する命令バッファ12a例えば、FIFOFirstInFirstOutメモリを有している。例えば、コプロセッサ12は、キュープッシュリクエストQPREQを受けた次のクロックサイクルでキューデータQDTを命令バッファ12aに取り込む。なお、コプロセッサ12は、キュープッシュリクエストQPREQを受けたクロックサイクルでキューデータQDTを命令バッファ12aに取り込んでもよい。コプロセッサ12は、命令バッファ12aに格納された順にキューデータQDTを読み出してデコードし、データメモリ等に格納されているデータのデータ処理を実行する。コプロセッサ12は、命令バッファ12aの全ての領域にキューデータQDTが格納されているとき、フル信号QFULを出力する。フル信号QFULは、キュープッシュリクエストQPREQを受け付けられない状態が発生したときに、キュープッシュリクエストQPREQの受け付けの禁止を示す状態信号の一例である。なお、図2では、命令バッファ12aは4つの格納領域を有しているが、命令バッファ12aに格納されるキューデータQDTの最大数は4つに限定されない。命令メモリ14は、図1に示したメモリ3と同様に、プロセッサ10により実行される命令が格納されており、アクセス要求ENに応答して動作する。命令メモリ14は、フラッシュメモリやマスクROM等のROMでもよく、SRAMStaticRandomAccessMemoryやDRAM等でもよい。メモリ制御部16は、プロセッサ10と命令メモリ14との間に配置され、アンド回路AND1、AND2およびインバータIV1を有している。アンド回路AND1は、入力でキュープッシュリクエストQPREQとフル信号QFULを受け、出力をインバータIV1の入力に接続している。アンド回路AND2は、入力でインバータIV1の出力信号とアクセス要求ENを受け、演算結果を命令メモリ14へのアクセス要求ENとして出力する。フル信号QFULが論理0にネゲートされているとき、すなわち、コプロセッサ12が正常なデータ処理を実行可能なとき、アンド回路AND2は、インバータIV1から論理1を受け、アクセス要求ENを命令メモリ14に伝達するバッファとして動作する。一方、キュープッシュリクエストQPREQが論理1にアサートされ、かつフル信号QFULが論理1にアサートされると、アンド回路AND2は、インバータIV1から論理0を受け、アクセス要求ENの命令メモリ14への伝達を禁止する。すなわち、メモリ制御部16は、キュープッシュリクエストQPREQの出力とフル信号QFULの出力とが重複することを検出したときに、アクセス要求ENの命令メモリ14への供給を禁止する禁止制御を実行する。アンド回路AND1、AND2およびインバータIV1は、禁止制御を実行するアクセス禁止回路の一例である。また、メモリ制御部16は、アンド回路AND1の出力をビジー信号BUSYとしてプロセッサ10に出力する。ビジー信号BUSYは、論理1のときに有効になり、論理0のときに無効になる。論理1のビジー信号BUSYは、禁止制御の実行中を示す。図2では、データDTおよびアドレスADは、メモリ制御部16を介して伝達されているが、プロセッサ10と命令メモリ14の間で直接伝達されてもよい。図3は、図2に示したデータ処理装置DPDの動作の例を示している。図3において、矩形枠は、対応する回路ブロック命令メモリ14、メモリ制御部16、プロセッサ10、コプロセッサ12の各々が処理を実行していることを示す。メモリ制御部16の動作において、斜線の矩形枠は、命令メモリ14のアクセスを禁止する禁止制御の期間を示している。網掛けの矩形枠は、プロセッサ10がストールしている期間を示している。まず、プロセッサ10は、命令メモリ14に読み出し動作を実行させるために、命令メモリ14にアクセス要求EN読み出し要求およびアドレスADを出力する図3a。命令メモリ14は、アクセス要求ENに応答して読み出し動作を実行し、読み出したデータDTをプロセッサ10に出力する図3b。なお、図2に示したメモリ制御部16のアンド回路AND2は、インバータIV1から論理1を受けてバッファとして動作し、プロセッサ10からのアクセス要求ENを命令メモリ14に転送する。例えば、コプロセッサ12は、命令バッファ12aにキューデータQDTを保持していないときに、アイドル状態になる図3c。プロセッサ10は、命令メモリ14から受けたデータDT命令を解析し、コプロセッサ12用の命令がデータDTに含まれているときに、コプロセッサ12にデータ処理を実行させる命令を含むキューデータQDTを生成する。そして、プロセッサ10は、コプロセッサ12にキューデータQDTおよびキュープッシュリクエストQPREQを出力する図3d。コプロセッサ12は、キュープッシュリクエストQPREQに応答して、命令バッファ12aにキューデータQDTを格納する。この後、上述と同様に、プロセッサ10による命令メモリ14のアクセスが実行され、命令メモリ14から読み出されるデータDTに基づいて生成されるキューデータQDTは、キュープッシュリクエストQPREQとともにコプロセッサ12に出力される図3e、f。コプロセッサ12は、命令バッファ12aに格納された順に、キューデータQDTに対応するデータ処理を実行する。データ処理が完了したキューデータQDTは、例えば、最新のキューデータQDTを示すポインタを移動することで削除される。プロセッサ10から供給される新たなキューデータQDTにより命令バッファ12aが一杯になったとき、コプロセッサ12は、フル信号QFULを論理1にアサートする図3g。プロセッサ10は、コプロセッサ12から論理1のフル信号QFULを受けている間、通常動作状態からストール状態に遷移する図3h。メモリ制御部16は、論理1のキュープッシュリクエストQPREQと論理1のフル信号QFULを受け、プロセッサ10から出力されるアクセス要求ENが命令メモリ14に供給されることを禁止する。すなわち、メモリ制御部16は、禁止制御を実行する図3i、j。メモリ制御部16は、禁止制御の期間中、プロセッサ10にビジー信号BUSYを出力する図3k。なお、メモリ制御部16は、キュープッシュリクエストQPREQの出力と、キュープッシュリクエストQPREQに対応するフル信号QFULの出力とを重複して検出するために、キュープッシュリクエストQPREQの論理を1クロックサイクルの間、保持してもよい。プロセッサ10は、ビジー信号BUSYに基づいて、禁止制御の期間中に出力したアクセス要求ENが無効であることを認識する。これにより、プロセッサ10は、命令メモリ14からのデータDTではないデータ線DT上の論理を、命令メモリ14からデータDTとして受けることを防止でき、プロセッサ10の誤動作を防止できる。なお、プロセッサ10は、ビジー信号BUSYの出力中に、アクセス要求ENの発行を停止してもよい。これにより、プロセッサ10の無駄な動作が抑制され、消費電力を削減できる。コプロセッサ12は、データ処理が進行し、命令バッファ12aに空きが発生したときに、フル信号QFULを論理0にネゲートする図3l。プロセッサ10は、論理0のフル信号QFULを受けて、ストール状態から通常動作状態に戻る図3m。メモリ制御部16は、論理0のフル信号QFULを受けて、禁止制御を解除する図3n。そして、プロセッサ10による命令メモリ14のアクセスが再び開始され、命令メモリ14から読み出されるデータDTに基づいて生成されるキューデータQDTは、キュープッシュリクエストQPREQとともにコプロセッサ12に出力される図3o、p。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。特に、ストール中にアクセス要求ENを出力する汎用のプロセッサ10を使用するときにも、プロセッサ10から命令メモリ14への不要なアクセスを抑止でき、命令メモリ14およびデータ処理装置DPDの消費電力を削減できる。さらに、メモリ制御部16は、命令メモリ14のアクセスが禁止されている禁止制御の期間に、プロセッサ10にビジー信号BUSYを出力する。これにより、プロセッサ10は、データ線DT上のデータDTが命令メモリ14から読み出されていない誤ったデータであることを認識でき、誤動作を防止できる。さらに、ビジー信号BUSYの出力中に、アクセス要求ENの発行を停止することで、プロセッサ10の無駄な動作を抑制でき、消費電力を削減できる。図4は、別の実施形態におけるデータ処理装置DPDの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のデータ処理装置DPDは、図2に示したプロセッサ10およびメモリ制御部16の代わりに、プロセッサ10Aおよびメモリ制御部16Aを有している。プロセッサ10Aおよびメモリ制御部16Aを除く構成は、図2と同様である。プロセッサ10Aは、割り込み要求IREQを受け、割り込み処理を実行する機能を図2に示したプロセッサ10に追加している。例えば、割り込み要求IREQは、コプロセッサ12のデータ処理に関連しない処理をプロセッサ10に実行させるときに、割り込み端子を介してプロセッサ10に供給される。メモリ制御部16Aは、マスク制御回路MSKCNT1およびアンド回路AND3を図2に示したメモリ制御部16に追加している。例えば、マスク制御回路MSKCNT1は、プロセッサ10Aから出力されるアドレスADの最上位ビットMSBと最上位ビットMSBから2番目のビットMSB-1を受けるオア回路OR1を有している。ここで、ビットMSB、MSB-1は、命令メモリ14に割り当てられるアドレスADの最上位の2ビットである。マスク制御回路MSKCNT1は、ビットMSB、MSB-1のいずれかが論理1のときにマスク信号/MSKを論理1にネゲートし、ビットMSB、MSB-1の両方が論理0のときにマスク信号/MSKを論理0にアサートする。すなわち、命令メモリ14のメモリ領域の上位の4分の3がアクセスされるときにマスク信号/MSKはネゲートされ、命令メモリ14のメモリ領域の下位の4分の1がアクセスされるとき、マスク信号/MSKはアサートされる。なお、オア回路OR1で受けるアドレスADの上位ビットの数を増やして、マスク信号/MSKがアサートされるメモリ領域を小さくしてもよい。アンド回路AND3は、論理0のマスク信号/MSKを受けているときにアンド回路AND1の状態に拘わらずインバータIV1の出力を論理1に設定することで、上述した禁止制御をマスクする。アンド回路AND3は、論理1のマスク信号/MSKを受けているときにアンド回路AND1からの論理1がインバータIV1に伝達されることを許可することで、禁止制御を許可する。アンド回路AND3は、アクセス要求ENを命令メモリ14に供給するために、マスク信号/MSKがアサートされているときに禁止制御をマスクするマスク回路の一例である。図5は、図4に示した命令メモリ14のアドレス空間の例を示している。例えば、命令メモリ14は、データ処理装置DPDで使用されるアドレス空間AS内に割り当てられた512kBkilobyteの記憶領域を有しており、19ビットのアドレス信号AD18-AD0を使用してアクセスされる。図5に示したアドレスADは、16進数であり、xは、任意の値を示している。この実施形態では、ビットMSB、MSB-1に対応するビットAD18、AD17がともに論理0である128kBの記憶領域は、割り込み処理で使用される命令が格納される割り込み命令領域に割り当てられている。割り込み命令領域は、割り込みベクタが格納されるベクタ領域と、割り込み処理プログラムである割り込みハンドラとが格納されるハンドラ領域を含んでいる。割り込みベクタは、割り込みハンドラが格納されている先頭アドレスを示す。ビットAD18、AD17のいずれかが論理1である384kBの記憶領域は、通常動作で使用される命令が格納される通常命令領域に割り当てられている。この実施形態では、図6に示すように、メモリ制御部16Aは、キュープッシュリクエストQPREQとフル信号QFULとが重複して出力される禁止制御の期間中にも、割り込み命令領域がアクセスされるときに禁止制御がマスクされる。図6は、図4に示したデータ処理装置DPDの動作の例を示している。図3と同じ動作については、詳細な説明は省略する。図3と同様に、斜線の矩形枠は禁止制御の期間を示し、網掛けの矩形枠はプロセッサ10のストール期間を示している。黒い矩形枠は、割り込み処理を実行している期間を示している。割り込み処理を実行している期間を除く動作は、図3と同様である。プロセッサ10は、禁止制御の期間中に割り込み要求IREQを受けると、図5に示したベクタ領域にアクセスするために、アドレス信号ADとともにアクセス要求ENを出力する図6a。アドレス信号ADは、ベクタ領域を示すため、メモリ制御部16Aは、マスク信号/MSKをアサートし、インバータIV1の出力を論理1に設定する。これにより、アンド回路AND1が論理1を出力する禁止制御期間においても、プロセッサ10からのアクセス要求ENは命令メモリ14に供給される図6b。この後、プロセッサ10は、命令メモリ14のハンドラ領域にアクセスし、割り込み処理を実行する図6c。図6に示す例では、黒い矩形枠で示す割り込み処理の終了後、コプロセッサ12は、命令バッファ12aが空いたことに応答してフル信号QFULを論理0に設定する図6d。この後、図3と同様に、プロセッサ10による命令メモリ14のアクセスが再び開始され、読み出しデータDTに基づいて生成されるキューデータQDTは、キュープッシュリクエストQPREQとともにコプロセッサ12に出力される図6e、f。なお、コプロセッサ12は、割り込み処理の実行中に命令バッファ12aに空きが発生したときに、フル信号QFULを論理0にネゲートしてもよい。このとき、プロセッサ10は、割り込み処理中にフル信号QFULを受けてストール状態から通常動作状態に戻り、割り込み処理の終了後に通常動作による命令メモリ14のアクセスを開始する。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、メモリ制御部16Aにより、命令メモリ14の所定の領域がアクセスされるときに禁止制御をマスクすることで、プロセッサ10は、禁止制御の期間中に命令メモリ14にアクセスできる。これにより、例えば、コプロセッサ12のデータ処理に関連しない処理を実行するときに、禁止制御の期間中であっても命令メモリ14にアクセスでき、データ処理装置DPDの性能が低下することを防止できる。ここで、コプロセッサ12のデータ処理に関連しない処理は、例えば、割り込み処理である。図7は、別の実施形態におけるデータ処理装置DPDの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のデータ処理装置DPDは、図2に示したプロセッサ10およびメモリ制御部16の代わりに、プロセッサ10Bおよびメモリ制御部16Bを有している。プロセッサ10Bおよびメモリ制御部16Bを除く構成は、図2と同様である。プロセッサ10Bは、割り込み要求IREQを受け、割り込み処理を実行する機能とレジスタREGとを、図2に示したプロセッサ10に追加している。割り込み処理を実行する機能は、図4に示したプロセッサ10Aと同様である。レジスタREGは、例えば、I/O空間に割り当てられている。レジスタREGは、上述した禁止制御をマスクして、禁止制御中にもアクセス可能な命令メモリ14の記憶領域を指定するための制御ビットMCMC2、MC1、MC0を書き換え可能に保持する。換言すれば、レジスタREGの制御ビットMCは、命令メモリ14内の所定の記憶領域を示す情報を書き換え可能に保持する。メモリ制御部16Bは、マスク制御回路MSKCNT2、オア回路OR2およびアンド回路AND3を図2に示したメモリ制御部16に追加している。マスク制御回路MSKCNT2は、プロセッサ10Bから出力されるアドレスADのうち上位の8ビットAD18-AD11の値と、制御ビットMC2-MC0の値とを受け、8ビットのマスクアドレスビットMADMAD18-MAD11を出力する。オア回路OR2は、マスクアドレスビットMAD18-MAD11のいずれかが論理1のときにマスク信号/MSKを論理1にネゲートし、全てのマスクアドレスビットMAD18-MAD11が論理0のときにマスク信号/MSKを論理0にアサートする。アンド回路AND1、AND2、AND3およびインバータIV1の動作は、図4と同じである。命令メモリ14は、図5と同様に、データ処理装置DPDで使用されるアドレス空間AS内に割り当てられた512kBkilobyteの記憶領域を有しており、19ビットのアドレス信号AD18-AD0を使用してアクセスされる。図8は、図7に示したマスク制御回路MSKCNT2の例を示している。マスク制御回路MSKCNT2は、マスクデコーダMSKDECおよびマスクイネーブル回路MSKENを有している。マスクデコーダMSKDECは、制御ビットMC2-MC0の値に応じて8ビットのマスクビットMBMB18-MB11の論理を設定する。マスクデコーダMSKDECは、制御ビットMC2-MC0が示す値0から7に1を加えた数だけ、マスクビットMB18-MB11を上位側から論理1に設定する。例えば、制御ビットMC2-MC0が00110進数の1のとき、2ビットのマスクビットMB18、MB17は論理1に設定され、他のマスクビットMB16-MB11は論理1に設定される。制御ビットMC2-MC0が10010進数の4のとき、5ビットのマスクビットMB18-MB14は論理1に設定され、他のマスクビットMB13-MB11は論理0に設定される。マスクイネーブル回路MSKENは、アドレスAD18-AD11に対応する9個のアンド回路を有している。各アンド回路は、互いに同じ番号のアドレスADおよびマスクビットMBを受け、マスクアドレスビットMADを出力する。各アンド回路は、マスクビットMBが論理1のとき、アドレス信号ADと同じ論理を有するマスクアドレスビットMADを出力し、マスクビットMBが論理0のとき、マスクアドレスビットMADを論理0に設定する。例えば、制御ビットMC2-MC0が001のとき、マスクビットMB16-MB11は論理0に設定されるため、マスクアドレスビットMAD16-MAD11は論理0に固定される。マスクビットMB18、MB17は論理1に設定されるため、マスクアドレスビットMAD18、MAD17は、アドレスAD18、AD17と同じ論理に設定される。したがって、アドレスAD18、AD17のいずれかが論理1のときにマスクアドレスビットMAD18、MAD17のいずれかは論理1に設定され、マスク信号/MSKは論理1にネゲートされる。アドレスAD18、AD17の両方が論理0のときに全てのマスクアドレスビットMAD18-MAD11は論理0に設定され、マスク信号/MSKは論理0にアサートされる。これにより、図5と同様に、命令メモリ14において128kBの記憶領域を、禁止制御中にアクセス可能な領域に設定できる。制御ビットMC2-0の値は、命令メモリ14において禁止制御中にアクセス可能な領域の大きさを示している。例えば、制御ビットMC2-0が10進数で0のとき、256kBが禁止制御中にアクセス可能な領域として設定され、制御ビットMC2-0が10進数で2のとき、64kBが禁止制御中にアクセス可能な領域として設定される。制御ビットMC2-0が10進数で3のとき、32kBが禁止制御中にアクセス可能な領域として設定され、制御ビットMC2-0が10進数で4のとき、16kBが禁止制御中にアクセス可能な領域として設定される。同様に、制御ビットMC2-0が10進数で5のとき、8kBが禁止制御中にアクセス可能な領域として設定され、制御ビットMC2-0が10進数で6のとき、4kBが禁止制御中にアクセス可能な領域として設定され、制御ビットMC2-0が10進数で7のとき、2kBが禁止制御中にアクセス可能な領域として設定される。このように、図5に示した割り込み命令領域の大きさを、レジスタREGの制御ビットMC2-MC0に設定される値に応じて変更できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、禁止制御中にアクセス可能な命令メモリ14の記憶領域をレジスタREGの値に応じて任意に設定できる。これにより、様々な仕様のデータ処理装置DPDの各々について、例えば、割り込み命令領域の大きさを最適に設定できる。図9は、別の実施形態におけるデータ処理装置DPDの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のデータ処理装置DPDは、図2示したプロセッサ10およびメモリ制御部16の代わりに、プロセッサ10Cおよびメモリ制御部16Cを有している。プロセッサ10Cおよびメモリ制御部16Cを除く構成は、図2と同様である。プロセッサ10Cは、割り込み要求IREQを受け、割り込み処理を実行する機能とレジスタREGとを、図2に示したプロセッサ10に追加して形成されている。割り込み処理を実行する機能は、図4に示したプロセッサ10Aと同様である。レジスタREGは、例えば、I/O空間に割り当てられており、書き換え可能な制御ビットCONを有している。制御ビットCONは、禁止制御をマスクし、禁止制御中にも命令メモリ14を強制的にアクセス可能にするときに論理0に設定され、禁止制御をマスクしないときに論理1に設定される。メモリ制御部16Cは、図4に示したマスク制御回路MSKCNT1の代わりにマスク制御回路MSKCNT3を有している。また、メモリ制御部16Cは、インバータIV2、オア回路OR3およびアンド回路AND4を図4に示したメモリ制御部16Aに追加して形成されている。例えば、マスク制御回路MSKCNT3は、プロセッサ10Aから出力されるアドレスADの最上位から7ビットMSB、MSB-1、MSB-2、、MSB-6を受けるオア回路OR4を有している。マスク制御回路MSKCNT3は、オア回路OR4で受けるビット値のいずれかが論理1のときにマスク信号/MSKを論理1にネゲートし、オア回路OR4で受ける全てのビット値が論理0のときにマスク信号/MSKを論理0にネゲートする。これにより、図10に示すように、禁止制御中にアクセス可能な4kBの領域例えば、割り込み命令領域を命令メモリ14に割り当てることができる。インバータIV2は、制御ビットCONの論理を反転してオア回路OR3に出力する。オア回路OR3は、インバータIV1、IV2の出力のいずれかが論理1のときに論理1をアンド回路AND2に出力し、インバータIV1、IV2の出力の両方が論理0のときに、論理0をアンド回路AND2に出力する。換言すれば、オア回路OR3は、マスク信号/MSK、制御ビットCON、フル信号QFULのいずれかが論理0のときに、プロセッサ10Cからのアクセス要求ENを命令メモリ14に供給を許可するために論理1を出力する。また、オア回路3は、マスク信号/MSK、制御ビットCON、フル信号QFULが全て論理1のときに、プロセッサ10Cからのアクセス要求ENの命令メモリ14への供給を禁止するために論理1を出力する。換言すれば、オア回路OR3は、フル信号QFULが論理1にアサートされていても、マスク信号/MSKまたは制御ビットCONのいずれかが論理0のときに、禁止制御をマスクし、プロセッサ10Cからのアクセス要求ENを命令メモリ14に供給するために論理1を出力する。アンド回路AND4は、制御ビットCONが論理0に設定されているときに、フル信号QFULの論理1への変化に応答してビジー信号BUSYが論理1に設定されることをマスクする。これにより、制御ビットCONにより、命令メモリ14を強制的にアクセス可能にするときに、プロセッサ10Cにビジー信号BUSYが出力されることを防止できる。図10は、図9に示した命令メモリ14のアドレス空間の例を示している。図5と同じ要素については、詳細な説明は省略する。命令メモリ14は、図5と同様に、512kBの記憶領域を有しており、19ビットのアドレス信号AD18-AD0を使用してアクセスされる。図9に示した7個のビット値MSB、MSB-1、MSB-2、、MSB-6は、アドレスAD18-AD12である。この例では、割り込み命令領域は、制御ビットCONを論理1から論理0に設定する命令および割り込みベクタが格納されるベクタ領域のみに使用され、4kBに割り当てられている。通常命令領域は、残りの508kBに割り当てられている。また、通常命令領域の一部は、割り込みハンドラが格納されるハンドラ領域として使用される。この実施形態では、キュープッシュリクエストQPREQとフル信号QFULとが重複して出力される禁止制御の期間に割り込み要求IREQが発生するとき、図6と同様に、マスク信号/MSKがアサートされ、割り込み命令領域がアクセス可能になる。プロセッサ10Cは、制御ビットCONを論理1から論理0に設定する命令およびハンドラ領域を示す割り込みベクタを命令メモリ14から読み出す。制御ビットCONが論理0に設定されることで、禁止制御の期間中に通常命令領域のアクセスが可能になり、プロセッサ10Cは、通常命令領域に格納されている割り込みハンドラを実行できる。割り込みハンドラは、割り込み処理を終了するときに、制御ビットCONを論理0から論理1に設定する。これにより、割り込み処理の終了後、通常命令領域は、禁止制御の期間中にアクセスが禁止される。この結果、命令メモリ14の不要なアクセスを抑止でき、消費電力を削減できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、データ処理装置DPDに、制御ビットCONにより禁止制御を強制的にマスクして、命令メモリ14にアクセスする機能を追加することで、割り込みハンドラを命令メモリ14の任意の領域に格納できる。この結果、命令メモリ14に格納されるプログラムの割り当ての自由度が向上する。図11は、別の実施形態におけるデータ処理装置DPDの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のデータ処理装置DPDは、図2示したプロセッサ10およびメモリ制御部16の代わりに、プロセッサ10Dおよびメモリ制御部16Dを有している。プロセッサ10Dおよびメモリ制御部16Dを除く構成は、図2と同様である。プロセッサ10Dは、図7および図9に示したレジスタREGの機能を融合したレジスタREGを図2に示したプロセッサ10に追加している。割り込み処理を実行する機能は、図4に示したプロセッサ10Aと同様である。すなわち、レジスタREGは、例えば、I/O空間に割り当てられており、書き換え可能に保持される制御ビットMC2、MC1、MC0、CONを有している。メモリ制御部16Dは、図9に示したマスク制御回路MSKCNT3の代わりに図7に示したマスク制御回路MSKCNT2を有している。メモリ制御部16Dのその他の構成は、図9に示したメモリ制御部16Cと同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。図12は、上述したデータ処理装置DPDが搭載されるシステムSYSの例を示している。システムSYSは、例えば、携帯電話等の組み込み型の通信機器であり、アンテナANT、高周波回路RF、アナログデジタル変換器A/D、データ処理装置DPD、プロセッサPROCおよび入出力部I/Oを有している。高周波回路RFは、アンテナANTを介して受信する高周波信号から必要な周波数成分を取り出し、ベースバンド信号としてアナログデジタル変換器A/Dに出力する。アナログデジタル変換器A/Dは、アナログのベースバンド信号をデジタル信号に変換する。高周波回路RFおよびアナログデジタル変換器A/Dは、コプロセッサが実行するデータ処理用のデータをデータ処理装置DPDに出力する第1データ処理部の一例である。データ処理装置DPDは、例えば、ベースバンド処理用の回路として動作し、DSPDigitalSignalProcessorの一部として、DSPチップ内に形成されている。データ処理装置DPDは、上述した構成に加えて、処理するデータや、中間データが格納されるDRAMを有している。なお、DRAMは、データ処理装置DPDの外部に配置されてもよい。データ処理装置DPDは、アナログデジタル変換器A/Dから供給されるベースバンド信号を復調し、アンテナANTで受けた信号に含まれているデータを取得する。プロセッサPROCは、データ処理装置DPDにより取得されたデータに対応する処理を実行するアプリケーション用のプロセッサである。例えば、プロセッサPROCは、音声データを再生するためのデコード処理や、画像データを再生するためのデコード処理を実行する。なお、音声データのデコード処理と、画像データのデコード処理とをそれぞれ実行する複数のプロセッサPROGが形成されてもよい。プロセッサPROCは、コプロセッサが実行するデータ処理により生成されるデータを処理する第2データ処理部の一例である。なお、音声データのデコード処理と、画像データのデコード処理とをそれぞれ実行する複数のプロセッサPROGが形成されてもよい。入出力部I/Oは、プロセッサPROCによりデコードされる画像データを表示するディスプレイ、プロセッサPROGによりデコードされる音声データを出力するスピーカー、入力キー、カメラ等のユーザインタフェース部である。上述した実施形態のデータ処理装置DPDをシステムSYSに搭載することで、システムSYSの消費電力を削減できる。特に、携帯電話等の組み込み型の通信機器は、バッテリーで駆動される。このため、消費電力の削減により、通信機器の動作時間および待機時間を延ばすことができ、通信機器の性能を向上できる。以上の実施形態において説明した発明を整理して、付記として開示する。付記1メモリへのアクセス要求と、データ処理を指示するために前記メモリから読み出されるデータを使用して生成される処理要求とを出力する第1プロセッサと、前記処理要求を受けてデータ処理を実行し、前記処理要求を受け付けられない状態が発生したときに前記処理要求の受け付けの禁止を示す状態信号を前記第1プロセッサに出力する第2プロセッサと、前記第1プロセッサと前記メモリとの間に配置され、前記処理要求の出力と前記状態信号の出力とを検出したときに、前記アクセス要求の前記メモリへの供給を禁止する禁止制御を実行するメモリ制御部とを備えていることを特徴とするデータ処理装置。付記2前記メモリ制御部は、前記アクセス要求に含まれるアドレスが前記メモリの所定の領域を示すときに、マスク信号をアサートするマスク制御回路と、マスク信号がアサートされているときに、前記禁止制御をマスクし、前記アクセス要求を前記メモリに供給するマスク回路とを備えていることを特徴とする付記1に記載のデータ処理装置。付記3前記第1プロセッサは、前記所定の領域を示す情報を書き換え可能に保持する第1レジスタを備え、前記マスク制御部は、前記第1プロセッサから出力される前記アドレスが前記第1レジスタに保持された情報により示される領域に含まれるときに前記マスク信号をアサートすることを特徴とする付記2に記載のデータ処理装置。付記4前記第1プロセッサは、割り込み要求を受けて割り込み処理を実行する機能を有し、前記割り込み処理に使用する割り込みベクタおよび割り込みハンドラは、前記メモリの前記所定の領域に格納されていることを特徴とする付記2または付記3に記載のデータ処理装置。付記5前記第1プロセッサは、前記禁止制御をマスクするときに第1論理に設定される第2レジスタを備え、前記マスク回路は、前記第2レジスタが前記第1論理に設定されているときに、前記禁止制御をマスクして、前記アクセス要求の前記メモリへの供給を許可することを特徴とする付記2または付記3に記載のデータ処理装置。付記6前記第1プロセッサは、割り込み要求を受けて割り込み処理を実行する機能を有し、割り込み処理の開始時に前記第2レジスタを前記第1論理に設定する命令および割り込みベクタは、前記メモリの前記所定の領域に格納され、前記第2レジスタが前記第1論理に設定された後に実行される割り込みハンドラは、前記メモリの前記所定の領域を除く領域に格納され、前記割り込みハンドラは、割り込み処理の最後に前記第2レジスタを第2論理に設定することを特徴とする付記5に記載のデータ処理装置。付記7前記メモリ制御部は、前記禁止制御を実行するときに、前記メモリのアクセスの禁止を示すビジー信号を前記第1プロセッサに出力することを特徴とする付記1ないし付記6のいずれか1項に記載のデータ処理装置。付記8前記第2プロセッサは、前記処理要求を順に保持するバッファを含み、前記バッファに保持している前記処理要求を実行し、実行した処理要求をバッファから削除し、前記バッファが一杯になったときに、前記状態信号を出力することを特徴とする付記1ないし付記7のいずれか1項に記載のデータ処理装置。付記9付記1ないし付記8のいずれか1項に記載のデータ処理装置と、前記第2プロセッサが実行するデータ処理用のデータを前記データ処理装置に出力する第1データ処理部と、前記第2プロセッサが実行するデータ処理により生成されるデータを処理する第2データ処理部とを備えていることを特徴とするシステム。付記10メモリへのアクセス要求と、データ処理を指示するために前記メモリから読み出されるデータを使用して生成される処理要求とを出力する第1プロセッサと、前記処理要求を受けてデータ処理を実行し、前記処理要求を受け付けられない状態が発生したときに前記処理要求の受け付けの禁止を示す状態信号を前記第1プロセッサに出力する第2プロセッサとを備えたデータ処理装置の動作方法であって、前記処理要求の出力と前記状態信号の出力とを検出したときに、前記アクセス要求の前記メモリへの供給を禁止する禁止制御を実行することを特徴とするデータ処理装置の動作方法。付記11前記アクセス要求に含まれるアドレスが前記メモリの所定の領域を示すときに、前記禁止制御をマスクし、前記アクセス要求を前記メモリに供給することを特徴とする付記10に記載のデータ処理装置の動作方法。付記12前記第1プロセッサから出力される前記アドレスが前記第1プロセッサの第1レジスタに保持された情報により示される領域に含まれるときに前記禁止制御をマスクし、前記アクセス要求を前記メモリに供給することを特徴とする付記11に記載のデータ処理装置の動作方法。付記13前記第1プロセッサは、割り込み要求を受けたときに、前記メモリの前記所定の領域に格納されている割り込みベクタおよび割り込みハンドラを使用して割り込み処理を実行することを特徴とする付記11または付記12に記載のデータ処理装置の動作方法。付記14前記第1プロセッサの第2レジスタが第1論理に設定されているときに、前記禁止制御をマスクして、前記アクセス要求の前記メモリへの供給を許可することを特徴とする付記11または付記12に記載のデータ処理装置の動作方法。付記15前記第1プロセッサは、割り込み要求を受けたときに、前記メモリの前記所定の領域に格納されている前記第2レジスタを前記第1論理に設定する命令を実行し、前記メモリの前記所定の領域に格納されている割り込みベクタを用いて、前記メモリの前記所定の領域を除く領域に格納されている割り込みハンドラを実行し、割り込み処理の最後に前記第2レジスタを第2論理に設定することを特徴とする付記14に記載のデータ処理装置の動作方法。付記16前記禁止制御を実行するときに、前記メモリのアクセスの禁止を示すビジー信号を前記第1プロセッサに出力することを特徴とする付記10ないし付記15のいずれか1項に記載のデータ処理装置の動作方法。付記17前記第2プロセッサは、前記処理要求を順に保持し、前記バッファに保持している前記処理要求を実行し、実行した処理要求をバッファから削除し、前記バッファが一杯になったときに、前記状態信号を出力することを特徴とする付記1ないし付記6のいずれか1項に記載のデータ処理装置の動作方法。以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。