"互いに積層され互いに異なる第1のチップアドレスを保持する複数の被制御チップと、複数のアドレス入力端子及び少なくとも一つのチップ選択端子を有し、前記複数の被制御チップを制御する制御チップと、を備え、前記制御チップは、前記複数のアドレス入力端子及び前記少なくとも一つのチップ選択端子のうち、モード信号に応じた少なくとも一つの端子からの情報を用いて第2のチップアドレスを生成し、前記複数の被制御チップは、其々前記第2のチップアドレスと前記第1のチップアドレスを比較して一致した場合に選択される、ことを特徴とする半導体装置。前記複数の被制御チップはそれぞれ複数の物理バンクを有しており、前記モード信号は、互いに異なる被制御チップに属する複数の物理バンクによって一つの論理バンクを構成する第1の動作モードと、一つの物理バンクによって一つの論理バンクを構成する第2の動作モードとを少なくとも識別する、ことを特徴とする請求項1に記載の半導体装置。前記モード信号は、前記複数の被制御チップの全体によって一つのアドレス空間を構成する第3の動作モードと、前記複数の被制御チップを互いに同じアドレス空間を有する複数のランクに分割する第4の動作モードとを少なくとも識別することを特徴とする請求項1又は2に記載の半導体装置。前記モード信号は、ロウアクセス時に1つの被制御チップが選択される第5の動作モードと、ロウアクセス時に複数の被制御チップが同時に選択され、選択された複数の被制御チップのいずれか一つがカラムアクセス時に選択される第6の動作モードとを少なくとも識別することを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。前記モード信号は、前記制御チップと外部との間で同時に入出力するデータのビット数を少なくとも識別することを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。前記制御チップは前記モード信号を出力するモードレジスタを備え、前記モードレジスタは前記モード信号を不揮発的に記憶することを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。前記複数の被制御チップの数を2nとした場合、前記第1及び第2のチップアドレスはいずれもnビットであることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。前記複数の被制御チップは、該被制御チップを貫通して設けられた複数の貫通電極を備えており、前記第2のチップアドレスは、前記複数の貫通電極のうちn個の貫通電極を介して前記制御チップから前記複数の被制御チップに供給される、ことを特徴とする請求項7に記載の半導体装置。前記複数の被制御チップにそれぞれ設けられた前記n個の貫通電極のうち、積層方向から見て同じ平面位置に設けられた貫通電極は互いに短絡されており、これにより前記第2のチップアドレスは前記複数の被制御チップに共通に供給される、ことを特徴とする請求項8に記載の半導体装置。互いに異なる第1のチップアドレスを保持する複数の被制御チップと、前記複数の被制御チップに第2のチップアドレスを供給する制御チップと、を備え、前記複数の被制御チップの数を2nとした場合、前記第1及び第2のチップアドレスはいずれもnビットであり、前記制御チップは、前記複数の被制御チップの全体によって一つのアドレス空間を構成する1ランクモードと、前記複数の被制御チップを互いに同じアドレス空間を有する複数のランクに分割する複数ランクモードのいずれかで動作し、前記制御チップは、前記1ランクモードで動作する場合には外部から供給されるアドレス信号のnビットを前記第2のチップアドレスとし、前記複数ランクモードで動作する場合には前記アドレス信号のn-kビット及びkビットのチップ選択信号を前記第2のチップアドレスとし、前記制御チップは、前記1ランクモード及び前記複数ランクモードのいずれで動作する場合も同じn本の配線を介して前記第2のチップアドレスを前記複数の被制御チップに共通に供給し、前記複数の被制御チップは、前記制御チップから供給された前記第2のチップアドレスと該被制御チップに保持された前記第1のチップアドレスを比較し、これらが一致した場合に選択される、ことを特徴とする半導体装置。他方、DRAMなどの半導体装置には複数の動作モードが用意され、製造段階でいずれかの動作モードが選択されることがある。これは、半導体装置の設計及び製造を動作モードごとに別個に行うことは効率的でないからである。この点は、積層型の半導体装置においても同様であり、あらかじめ複数の動作モードを用意しておき、製造段階でいずれかの動作モードが選択することが望ましいと考えられる。しかしながら、積層型の半導体装置においてはチップ選択アドレスに基づいて各コアチップの選択が行われることから、動作モードによってチップ選択アドレスとして使用するアドレスなどのビットが変化する。このため、チップ選択アドレスとして使用するアドレスなどのビットを動作モードに基づいて切り替える回路が必要となるが、このような回路を各コアチップに設けると回路規模が大きくなるという問題がある。本発明の一側面による半導体装置は、互いに積層され互いに異なる第1のチップアドレスを保持する複数の被制御チップと、複数のアドレス入力端子及び少なくとも一つのチップ選択端子を有し、前記複数の被制御チップを制御する制御チップと、を備え、前記制御チップは、前記複数のアドレス入力端子及び前記少なくとも一つのチップ選択端子のうち、モード信号に応じた少なくとも一つの端子からの情報を用いて第2のチップアドレスを生成し、前記複数の被制御チップは、其々前記第2のチップアドレスと前記第1のチップアドレスを比較して一致した場合に選択されることを特徴とする。本発明の他の側面による半導体装置は、互いに異なる第1のチップアドレスを保持する複数の被制御チップと、前記複数の被制御チップに第2のチップアドレスを供給する制御チップと、を備え、前記複数の被制御チップの数を2nとした場合、前記第1及び第2のチップアドレスはいずれもnビットであり、前記制御チップは、前記複数の被制御チップの全体によって一つのアドレス空間を構成する1ランクモードと、前記複数の被制御チップを互いに同じアドレス空間を有する複数のランクに分割する複数ランクモードのいずれかで動作し、前記制御チップは、前記1ランクモードで動作する場合には外部から供給されるアドレス信号のnビットを前記第2のチップアドレスとし、前記複数ランクモードで動作する場合には前記アドレス信号のn-kビット及びkビットのチップ選択信号を前記第2のチップアドレスとし、前記制御チップは、前記1ランクモード及び前記複数ランクモードのいずれで動作する場合も同じn本の配線を介して前記第2のチップアドレスを前記複数の被制御チップに共通に供給し、前記複数の被制御チップは、前記制御チップから供給された前記第2のチップアドレスと該被制御チップに保持された前記第1のチップアドレスを比較し、これらが一致した場合に選択されることを特徴とする。本発明によれば、動作モードによって変化する第2のチップアドレスチップ選択アドレスを被制御チップ側で生成していることから、制御チップ側における制御が容易となる。これにより、半導体装置全体として回路規模を縮小することが可能となる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施形態による半導体装置10の構造を説明するための模式的な断面図である。図1に示すように、本実施形態による半導体装置10は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された8枚のコアチップメモリチップCC0~CC7と、コアチップCC0~CC7とは異なる製造マスクで製作された1枚のインターフェースチップIFと、1枚のインターポーザIPとが積層された構造を有している。コアチップCC0~CC7及びインターフェースチップIFはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極TSVThroughSiliconViaによって上下に隣接するチップと電気的に接続されている。一方、インターポーザIPは樹脂からなる回路基板であり、その裏面IPbには複数の外部端子半田ボールSBが形成されている。コアチップCC0~CC7は、単体で動作する通常のSDRAMSynchronousDynamicRandomAccessMemoryに含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積されたメモリチップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル/シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するDLLDelayLockedLoop回路などが挙げられる。詳細については後述する。一方、インターフェースチップIFは、単体で動作する通常のSDRAMに含まれる回路ブロックのうち、フロントエンド部のみが集積された半導体チップである。インターフェースチップIFは、8枚のコアチップCC0~CC7に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップIFを介して行われ、データの入出力もインターフェースチップIFを介して行われる。本実施形態では、インターポーザIPとコアチップCC0~CC7との間にインターフェースチップIFが配置されているが、インターフェースチップIFの位置については特に限定されず、コアチップCC0~CC7よりも上部に配置しても構わないし、インターポーザIPの裏面IPbに配置しても構わない。インターフェースチップIFをコアチップCC0~CC7の上部にフェースダウンで又はインターポーザIPの裏面IPbにフェースアップで配置する場合には、インターフェースチップIFに貫通電極TSVを設ける必要はない。また、インターフェースチップIFは、2つのインターポーザIPに挟まれるように配置しても良い。インターポーザIPは、半導体装置10の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザIPの上面IPaに形成された電極91をスルーホール電極92によって裏面IPbに引き出し、裏面IPbに設けられた再配線層93によって、外部端子SBのピッチを拡大している。図1には、2個の外部端子SBのみを図示しているが、実際には多数の外部端子が設けられている。外部端子SBのレイアウトは、規格により定められたSDRAMにおけるそれと同じである。したがって、外部のコントローラからは1個のSDRAMとして取り扱うことができる。図1に示すように、最上部のコアチップCC0の上面はNCFNonConductiveFilm94及びリードフレーム95によって覆われており、コアチップCC0~CC7及びインターフェースチップIFの各チップ間のギャップはアンダーフィル96で充填され、またその周囲は封止樹脂97によって覆われている。これにより、各チップが物理的に保護される。コアチップCC0~CC7に設けられた貫通電極TSVの大部分は、積層方向から見た平面視で、すなわち図1に示す矢印Aから見た場合に、同じ位置に設けられた他層の貫通電極TSVと短絡されている。つまり、図2aに示すように、平面視で同じ位置に設けられた上下の貫通電極TSV1が短絡され、これら貫通電極TSV1によって1本の配線が構成されている。各コアチップCC0~CC7に設けられたこれらの貫通電極TSV1は、当該コアチップ内の内部回路4にそれぞれ接続されている。したがって、インターフェースチップIFから図2aに示す貫通電極TSV1に供給される入力信号コマンド信号、アドレス信号などは、コアチップCC0~CC7の内部回路4に共通に入力される。また、コアチップCC0~CC7から貫通電極TSV1に供給される出力信号データなどは、ワイヤードオアされてインターフェースチップIFに入力される。これに対し、一部の貫通電極TSVについては、図2bに示すように、平面視で同じ位置に設けられた他層の貫通電極TSV2と直接接続されるのではなく、当該コアチップCC0~CC7に設けられた内部回路5を介して接続されている。つまり、各コアチップCC0~CC7に設けられたこれら内部回路5が貫通電極TSV2を介してカスケード接続されている。この種の貫通電極TSV2は、各コアチップCC0~CC7に設けられた内部回路5に所定の情報を順次転送するために用いられる。このような情報としては、後述するチップアドレス情報が挙げられる。さらに他の一部の貫通電極TSVについては、図2cに示すように、平面視で異なる位置に設けられた他層の貫通電極TSVと短絡されている。この種の貫通電極TSV群3に対しては、平面視で所定の位置Pに設けられた貫通電極TSV3aに各コアチップCC0~CC7の内部回路6が接続されている。これにより、各コアチップに設けられた内部回路6に対して選択的に情報を入力することが可能となる。このような情報としては、不良チップ情報が挙げられる。このように、コアチップCC0~CC7に設けられた貫通電極TSVは、図2a~cに示す3タイプTSV1~TSV3が存在する。上述の通り、大部分の貫通電極TSVは図2aに示すタイプであり、アドレス信号、コマンド信号などは図2aに示すタイプの貫通電極TSV1を介して、インターフェースチップIFからコアチップCC0~CC7に供給される。また、リードデータ及びライトデータについても、図2aに示すタイプの貫通電極TSV1を介してインターフェースチップIFに入出力される。これに対し、図2b,cに示すタイプの貫通電極TSV2,TSV3は、互いに同一の構造を有するコアチップCC0~CC7に対して、個別の情報を与えるために用いられる。図3は、図2aに示すタイプの貫通電極TSV1の構造を示す断面図である。図3に示すように、貫通電極TSV1はシリコン基板80及びその表面の層間絶縁膜81を貫通して設けられている。貫通電極TSV1の周囲には絶縁リング82が設けられており、これによって、貫通電極TSV1とトランジスタ領域との絶縁が確保される。図3に示す例では絶縁リング82が二重に設けられており、これによって貫通電極TSV1とシリコン基板80との間の静電容量が低減されている。シリコン基板80の裏面側における貫通電極TSV1の端部83は、裏面バンプ84で覆われている。裏面バンプ84は、下層のコアチップに設けられた表面バンプ85と接する電極である。表面バンプ85は、各配線層L0~L3に設けられたパッドP0~P3及びパッド間を接続する複数のスルーホール電極TH1~TH3を介して、貫通電極TSV1の端部86に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ85と裏面バンプ84は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層L0~L3に設けられたパッドP0~P3から引き出される内部配線図示せずを介して行われる。図4は、図2bに示すタイプの貫通電極TSV2の構造を示す断面図である。図4に示すように、貫通電極TSV2は、同じ平面位置にあるパッドP1とパッドP2を直接接続するスルーホール電極TH2が削除されている点において、図3に示した貫通電極TSV1と相違している。パッドP1は図2に示す内部回路5の例えば出力ノードに接続され、パッドP2は図2に示す内部回路5の例えば入力ノードに接続される。これにより、各コアチップCC0~CC7に設けられた内部回路5が貫通電極TSV2を介してカスケード接続されることになる。図5は、図2cに示すタイプの貫通電極TSV3の構造を示す断面図である。図5に示すように、貫通電極TSV3は、同じ平面位置にあるパッドP1,P2がスルーホール電極TH2によって接続されるのではなく、異なる平面位置にあるパッドP1,P2がスルーホール電極TH2によって接続されている。図5では貫通電極TSV3を3個だけ示しているが、貫通電極TSV3は各コアチップCC0~CC7において1信号当たりコアチップの枚数分8個設けられる。そして、これら8個の貫通電極TSV3は、図6に示すように循環的に接続される。図6において実線で示しているのは表面バンプ85であり、破線で示しているのは裏面バンプ84である。図6に示すように、貫通電極TSV3を循環的に接続すれば、各コアチップCC0~CC7の回路構成を互いに同一としつつ、インターフェースチップIFから各コアチップCC0~CC7に個別の情報を与えることができる。例えば、裏面バンプ84-7の位置に内部回路6を接続した場合、インターフェースチップIFから最下層のコアチップCC7の裏面バンプ84-0~84-7に供給する信号は、それぞれコアチップCC0~CC7の内部回路6に選択的に供給されることになる。ここで、インターフェースチップIF及びコアチップCC0~CC7の詳細な回路構成について説明する前に、本実施形態による半導体装置10のアドレス割り付けについて説明する。本実施形態による半導体装置10は、モード選択によってアドレス割り付けを変更することが可能である。半導体装置10には、大きく分けてLRALogicalRankAddressモードとPRAPhysicalRankAddressモードが用意されている。LRAモードとは、それぞれ異なるコアチップCC0~CC7に設けられた複数の物理バンクをコントローラから見て1つの論理バンクとして取り扱うアドレス割り付け方式である。これに対し、PRAモードとは、各コアチップCC0~CC7に設けられた複数の物理バンクをそれぞれ1つの論理バンクとして取り扱うアドレス割り付け方式である。また、本実施形態では、1ランクモードと2ランクモードが備えられている。1ランクモードとはコアチップCC0~CC7の全体によって一つのアドレス空間を構成する動作モードであり、2ランクモードとはコアチップCC0~CC7を互いに同じアドレス空間を有する2つランクに分割する動作モードである。2ランクモードで動作する場合、ランクの選択にはチップ選択信号が用いられる。本発明において複数ランクモードを備える場合、ランク数は2ランクに限らず、4ランク以上であっても構わない。さらに、本実施形態では、1kバイトモードと2kバイトモードが備えられている。1kバイトモードとは、ロウアクセス時に1個のコアチップが選択され、選択されたコアチップにおいて1kバイトのメモリセルが選択される動作モードであり、2kバイトモードとは、ロウアクセス時に2個のコアチップが同時に選択され、これにより、2kバイトのメモリセルが選択される動作モードである。2kバイトモードで動作する場合、選択された2個のコアチップの一方がカラムアクセス時に選択される。尚、1kバイト又は2kバイトの値は例示であり、ロウアクセス時に選択されるメモリセル数が特に限定されるものではない。さらに、本実施形態では、×8ビットモードと×4ビットモードが備えられている。×8ビットモードとは、インターフェースチップIFと外部との間で同時に入出力するデータのビット数が8ビットである動作モードであり、×4ビットモードとは、インターフェースチップIFと外部との間で同時に入出力するデータのビット数が4ビットである動作モードである。8ビット又は4ビットの値は例示であり、インターフェースチップIFと外部との間で同時に入出力するデータのビット数が特に限定されるものではない。これら動作モードは、後述するモード信号によって選択される。このように、本実施形態による半導体装置10には、LRAモード/PRAモード、1ランクモード/2ランクモード、1kバイトモード/2kバイトモード、×8ビットモード/×4ビットモードが設けられていることから、合計で16種類の動作モードのいずれかが選択されることになる。特に限定されるものではないが、動作モードの選択はインターフェースチップIFの製造時においてヒューズ素子などの不揮発性記憶素子に動作モードを記憶させることにより行う。図7は、動作モードとチップ選択アドレスとの関係を示す表である。チップ選択アドレスとは、コアチップCC0~CC7を選択するために使用するアドレスである。つまり、各コアチップCC0~CC7にはそれぞれ固有のチップアドレス第1のチップアドレスが割り当てられており、インターフェースチップIFから供給されるチップ選択アドレス第2のチップアドレスが当該チップアドレスと一致したコアチップが選択されることになる。図7に示すように、チップ選択アドレスSIDはSID0~SID2からなる3ビットの信号である。本明細書においては、インターフェースチップIFから供給されるチップ選択アドレスをSIDIFと呼び、各コアチップCC0~CC7に固有のチップアドレスをSIDCOREと呼ぶことによって両者を区別することがある。チップ選択アドレスSIDを構成するビットSID0~SID2のうち、ビットSID0として使用される信号は、選択された動作モードがLRAモードであるかPRAモードであるかによって切り替えられる。具体的には、LRAモードで動作する場合にはロウアドレスの1ビットX15がSID0として使用され、PRAモードで動作する場合にはチップ選択信号の1ビットC0がSID0として使用される。チップ選択信号とは、PRAモードが選択されている場合に外部から供給されるアドレスの一種である。また、ビットSID1として使用される信号は、選択された動作モードがLRAモードであるかPRAモードであるか、1kバイトモードであるか2kバイトモードであるか、さらには、×8ビットモードであるか×4ビットモードであるかによって切り替えられる。具体的には、LRAモード且つ1kバイトモードで動作する場合にはロウアドレスの1ビットX16がSID1として使用され、LRAモード、2kバイトモード且つ×8ビットモードで動作する場合にはカラムアドレスの1ビットY11がSID1として使用され、LRAモード、2kバイトモード且つ×4ビットモードで動作する場合にはカラムアドレスの1ビットY13がSID1として使用される。そして、PRAモードで動作する場合にはチップ選択信号の1ビットC1がSID1として使用される。また、ビットSID2として使用される信号は、選択された動作モードがLRAモードであるかPRAモードであるか、1ランクモードであるか2ランクモードであるかによって切り替えられる。具体的には、LRAモード且つ1ランクモードで動作する場合にはロウアドレスの1ビットX17がSID1として使用され、PRAモード且つ1ランクモードで動作する場合にはチップ選択信号の1ビットC2がSID2として使用される。また、2ランクモードで動作する場合には、チップ選択信号CS1がSID2として使用される。このように、チップ選択アドレスSIDIFとして使用される信号は、動作モードによって異なる。したがって、チップ選択アドレスSIDの生成をコアチップCC0~CC7側にて行うと、使用される可能性のある全ての信号合計9ビットをインターフェースチップIFから各コアチップCC0~CC7に供給しなければならず、この場合には、最低でも9本の貫通電極TSVを使用することになる。これに対し、本実施形態による半導体装置10では、チップ選択アドレスSIDIFの生成をインターフェースチップIF側で行う。これにより、チップ選択アドレスSIDIFをコアチップCC0~CC7に供給するための貫通電極TSVの数としては3本あれば足り、使用する貫通電極TSVの本数を削減することができる。また、チップアドレスSIDCOREとチップ選択アドレスSIDIFとを比較する比較回路の回路規模も縮小されることから、コアチップCC0~CC7のチップ面積も削減可能となる。これらの点については、追って詳述する。図8は、図7に示すLRA-1方式の動作モードが選択されている場合のアドレス割り付けを説明するための模式図である。LRA-1方式とは、LRAモード、1ランクモード且つ1kバイトモードで動作するケースである。図8~図12においては一つのマス目が1つの物理バンクを示している。したがって、一つのコアチップには物理バンク0~物理バンク7が含まれていることになる。図8に示すように、LRA-1方式で動作する場合、ロウアクセス時アクティブコマンドACTの発行時に供給されるアドレス信号の一部X15~X17に基づいてコアチップCC0~CC7のいずれかを選択するとともに、ロウアクセス時及びカラムアクセス時に供給されるバンクアドレス信号BA0~BA2に基づいてバンク0~バンク7のいずれかを選択する。コントローラからは、異なるコアチップCC0~CC7に含まれる同じ番号の8個の物理バンクが1つの論理バンクとして認識される。この方式では、カラムアクセス時カラムコマンド発行時にチップ選択アドレスは供給されないが、コントローラは異なるコアチップCC0~CC7に含まれる同じ番号の8個の物理バンクを1つの論理バンクとして認識していることから、カラムアクセス時にチップ選択アドレスを供給しなくても、どのコアチップCC0~CC7に対するカラムアクセスであるのか判別可能である。なぜなら、カラムアクセス時に指定される論理バンクがアクティブ状態であるコアチップは、必ず1つだからである。例えば、図8において丸印で囲った物理バンクがアクティブ状態であるとすると、カラムアクセス時に指定される論理バンクがバンク0であれば、バンク0がアクティブ状態であるコアチップCC7にてカラムアクセスが行われ、カラムアクセス時に指定される論理バンクがバンク1であれば、バンク1がアクティブ状態であるコアチップCC5にてカラムアクセスが行われる、といった具合である。このように、LRA-1方式においては、コアチップCC0~CC7の選択がロウアクセス時に行われる。また、コントローラからは1個のDRAMとして認識されることから、使用されるチップ選択信号CSも1ビットとなる。これにより、例えば、1回のロウアクセスでアクセスされるメモリセル数は1kバイトとなり、ランク数は1となる。図9は、図7に示すLRA-2方式の動作モードが選択されている場合のアドレス割り付けを説明するための模式図である。LRA-2方式とは、LRAモード、2ランクモード且つ1kバイトモードで動作するケースである。図9に示すように、LRA-2方式で動作する場合、チップ選択信号CS1に基づいてコアチップCC0~CC3かコアチップCC4~CC7を選択し、さらに、ロウアクセス時に供給されるアドレス信号の一部X15,X16に基づいて、選択された4つのコアチップの中からいずれか1つのコアチップを選択する。バンクアドレス信号BA0~BA2については、ロウアクセス時及びカラムアクセス時の両方において供給される。この方式では、チップ選択信号CS1を用いてコアチップCC0~CC3又はコアチップCC4~CC7を選択していることから、コントローラから見たランク数は2となる。また、LRA-1方式と同様、コアチップCC0~CC7の選択がロウアクセス時に確定することから、例えば、1回のロウアクセスでアクセスされるメモリセル数は、LRA-1方式と同様1kバイトとなる。尚、この方式においてもカラムアクセス時にはチップ選択アドレスは供給されないが、これによる問題が生じない点はLRA-1方式と同様である。この方式においては、コアチップCC0~CC3とコアチップCC4~CC7とがチップ選択信号CS1によって区別されることから、コアチップCC0~CC3に属するバンクと、コアチップCC4~CC7に属するバンクは、コントローラから見て別の論理バンクとして取り扱われる。したがって、図9に示す例のように、コアチップCC2のバンク0とコアチップCC7のバンク0が同時にアクティブ状態となり得る。本例のLRA-2方式においては、ランク数が2であることから1ビットのチップ選択信号が用いられているが、ランク数が4以上であれば2ビット以上のチップ選択信号が用いられることになる。つまり、複数ランクモードで動作する場合には、アドレス信号のn-kビット及びkビットのチップ選択信号をnビットのチップ選択アドレスSIDIFとして用いればよい。図10は、図7に示すLRA-3方式の動作モードが選択されている場合のアドレス割り付けを説明するための模式図である。LRA-3方式とは、LRAモード、1ランクモード、2kバイトモード且つ×8ビットモードで動作するケースである。図10に示すように、LRA-3方式で動作する場合、ロウアクセス時に供給されるアドレス信号の一部X15,X17に基づいてコアチップCC0とCC2、コアチップCC1とCC3、コアチップCC4とCC6、コアチップCC5とCC7のいずれかを選択し、さらに、カラムアクセス時に供給されるアドレス信号の一部Y11に基づいて、選択された2つのコアチップの中からいずれか1つのコアチップを選択する。バンクアドレス信号BA0~BA2については、ロウアクセス時及びカラムアクセス時の両方において供給される。この方式では、ロウアクセス時に供給されるアドレス信号の一部X17,X15と、カラムアクセス時に供給されるアドレス信号の一部Y11によってコアチップCC0~CC7の選択が行われる。このため、チップ選択アドレスはX17,X15,Y11となる。また、ロウアクセス時には2つのコアチップがアクティブ状態となることから、1回のロウアクセスでアクセスされるメモリセル数は、LRA-1方式及びLRA-2方式の2倍となり、2kバイトである。図11は、図7に示すPRA-1方式の動作モードが選択されている場合のアドレス割り付けを説明するための模式図である。PRA-1方式とは、PRAモード且つ1ランクモードで動作するケースである。図11に示すように、PRA-1方式で動作する場合、ロウアクセス時及びカラムアクセス時とも、チップ選択アドレスC0~C2と、バンクアドレス信号BA0~BA2が供給される。この方式においては、コントローラからは全ての物理バンクが互いに異なる論理バンクとして認識される。つまり、本実施形態では64バンクとして認識される。したがって、アクティブ状態となるバンクの数及び組み合わせは任意であり、最大で64個のバンク全てがアクティブ状態となり得る。図12は、図7に示すPRA-2方式の動作モードが選択されている場合のアドレス割り付けを説明するための模式図である。PRA-2方式とは、PRAモード且つ2ランクモードで動作するケースである。図12に示すように、PRA-2方式で動作する場合、チップ選択信号CS1に基づいてコアチップCC0~CC3かコアチップCC4~CC7を選択し、さらに、ロウアクセス時及びカラムアクセス時とも、チップ選択アドレスC0,C1と、バンクアドレス信号BA0~BA2が供給される。この方式では、チップ選択信号CS1を用いてコアチップCC0~CC3又はコアチップCC4~CC7を選択していることから、コントローラから見たランク数は2となる。また、各ランクに含まれる物理バンクは、コントローラから見て互いに異なる論理バンクとして認識される。つまり、本実施形態では1ランク当たり32バンクとして認識される。したがって、ランク内においてアクティブ状態となるバンクの数及び組み合わせは任意であり、1ランク当たり最大で32個のバンク全てがアクティブ状態となり得る。以上が各アドレス割り付け方式の詳細である。これらのアドレス割り付け方式は、モード選択によって切り替えることが可能である。但し、実使用時においてユーザが動作モードを切り替える必要性は低いため、モードの選択を製造段階において行うことが好ましい。次に、半導体装置10の具体的な回路構成について説明する。図13は、本発明の好ましい実施形態による半導体装置10の構成を示すブロック図である。図13に示すように、インターポーザIPに設けられた外部端子には、クロック端子11、コマンド端子12、チップ選択端子13、クロックイネーブル端子14、アドレス端子15、データ入出力端子16、データストローブ端子17が含まれている。その他、キャリブレーション端子や電源端子なども設けられているが、これらについては図示を省略してある。これら外部端子のうち、電源端子を除く全ての外部端子はインターフェースチップIFに接続されており、コアチップCC0~CC7には直接接続されない。クロック端子11は外部クロック信号CLKが供給される端子であり、供給された外部クロック信号CLKは、入力バッファIBを介してクロック生成回路21に供給される。クロック生成回路21は内部クロック信号ICLKを生成する回路であり、生成された内部クロック信号ICLKは、インターフェースチップIF内の各種回路ブロックに供給される。内部クロック信号ICLKはDLL回路22に供給される。DLL回路22は、出力用クロック信号LCLKを生成する回路であり、生成された出力用クロック信号LCLKは、出力バッファ回路51に供給される。コマンド端子12は、ロウアドレスストローブ信号RASB、カラムアドレスストローブ信号CASB、ライトイネーブル信号WEBなどからなるコマンド信号COMが供給される端子である。また、チップ選択端子13はチップ選択信号CS0,CS1が供給される端子であり、クロックイネーブル端子14はクロックイネーブル信号CKE0,CKE1が供給される端子である。但し、1ランクモードで動作する場合には、チップ選択信号CS1及びクロックイネーブル信号CKE1は使用されない。これらの信号は、ランク数が2となる2ランクモードで動作する場合に使用される。これらのコマンド信号、チップ選択信号及びクロックイネーブル信号は、入力バッファ31を介してコマンドデコーダ32に供給される。コマンドデコーダ32は、入力バッファ31から出力されたコマンド信号COMをデコードすることによって、各種内部コマンドを生成する回路である。コマンドデコーダ32から出力される内部コマンドには、アクティブ信号ACT0、プリチャージ信号PRE0、リード信号READ、ライト信号WRITEが含まれる。これらの内部信号は、TSVバッファ61及び貫通電極TSV1を介してコアチップCC0~CC7に共通に供給される。尚、リード信号READ及びライト信号WRITEについては、図示しないレイテンシカウンタによって所定のレイテンシが経過した後、コマンドデコーダ32から出力される。リード信号READ及びライト信号WRITEのレイテンシは、アディティブレイテンシALに設定される。アディティブレイテンシALの値は、モードレジスタ60の設定値によって変化させることができる。さらに、コマンドデコーダ32が生成するコマンドには、リフレッシュコマンドREF0も含まれる。リフレッシュコマンドREF0は、コマンド信号COMの組み合わせがリフレッシュコマンドであることを示している場合に生成される。リフレッシュコマンドREF0は、図13に示すリフレッシュ制御回路33に供給される。リフレッシュ制御回路33は、リフレッシュコマンドREF0及びクロックイネーブル信号CKE0に基づいてリフレッシュコマンドREFT0を生成する。リフレッシュコマンドREFT0は、TSVバッファ61及び貫通電極TSV1を介してコアチップCC0~CC7に共通に供給される。アドレス端子15は、アドレス信号ADD、バンクアドレス信号BA及びチップ選択信号Cが供給される端子であり、供給されたこれらアドレス信号は、入力バッファIBを介してアドレスラッチ回路40及びチップ選択アドレス生成回路42に供給される。チップ選択アドレス生成回路42は、モードレジスタ60から出力されるモード信号MODEに応じ、アドレス信号からチップ選択アドレスSIDIFを生成する回路である。アドレス信号のどのビットをチップ選択アドレスSIDIFとして用いるかは、図7を用いて説明した通りである。チップ選択アドレス生成回路42の詳細については後述する。チップ選択アドレス生成回路42から出力されるチップ選択アドレスSIDIFは、内部クロック信号ICLKに同期してラッチ回路41にラッチされる。ラッチ回路41にラッチされたチップ選択アドレスSIDは、TSVバッファ61、貫通電極TSV及びTSVバッファ62を介し、コアチップCC0~CC7に共通に供給される。また、アドレスラッチ回路40は、チップ選択アドレスSIDIFとして使用されなかったアドレス信号ADD及びバンクアドレス信号BAを内部クロック信号ICLKに同期してラッチし、これらをTSVバッファ61、貫通電極TSV及びTSVバッファ62を介してコアチップCC0~CC7に共通に供給する。データ入出力端子16は、リードデータDQ又はライトデータDQの入出力を行うための端子であり、出力バッファ回路51及び入力バッファ回路52に接続されている。出力バッファ回路51は、パラレルシリアル変換回路54を介して供給されるリードデータを受け、これを出力用クロック信号LCLKに同期してデータ入出力端子16に出力する回路である。一方、入力バッファ回路52は、データ入出力端子16を介して供給されるライトデータを受け、これをシリアルパラレル変換回路55に出力する回路である。入力バッファ回路52の動作は、データストローブ端子17より供給されるデータストローブ信号DQSに同期して行われる。パラレルシリアル変換回路54は、貫通電極TSV1を介してコアチップCC0~CC7から供給されるパラレルなリードデータをシリアル変換する回路である。また、シリアルパラレル変換回路55は、入力バッファ回路52から供給されるシリアルなライトデータをパラレルに変換する回路である。このように、コアチップCC0~CC7とインターフェースチップIFとの間においては、基本的にシリアル変換されていないパラレルデータが入出力される。つまり、単独で動作する通常のSDRAMでは、チップ外部との間でのデータの入出力がシリアルに行われるつまり、データ入出力端子は1DQ当たり1個であるのに対し、コアチップCC0~CC7とインターフェースチップIFとの間においては、データの入出力がパラレルに行われる。この点は、通常のSDRAMとコアチップCC0~CC7との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なる貫通電極TSVを用いて入出力することは必須でなく、コアチップCC0~CC7側にて部分的なパラレル/シリアル変換を行うことによって、1DQ当たり必要な貫通電極TSVの数を削減しても構わない。例えば、インターフェースチップIFとコアチップCC0~CC7との間のリードデータ又はライトデータの転送を2回に分けて行っても構わない。本実施形態においては、リードデータとライトデータに対して同じ貫通電極TSV1を用いているが、リードデータ専用の貫通電極TSV1とライトデータ専用の貫通電極TSV1を用いても構わない。この場合、リードデータとライトデータが互いに異なる信号パスを介して転送されることになり、ランク間におけるリードデータとライトデータの衝突が生じないことから、カラム系コマンドの発行間隔をより短縮することが可能となる。また、インターフェースチップIFにはパワーダウン制御回路34がさらに備えられている。パワーダウン制御回路34は、クロックイネーブル信号CKE0がローベルに非活性化された場合、パワーダウンコマンドPWDN0を活性化させる回路である。図13に示すように、パワーダウンコマンドPWDN0は、TSVバッファ61及び貫通電極TSV1を介してコアチップCC0~CC7に共通に供給される。さらに、インターフェースチップIFには、モードレジスタ60が備えられている。モードレジスタ60は、本実施形態による半導体装置の動作モードが設定されるレジスタである。設定される動作モードにはアドレス割り付け方式、つまり、LRAモード/PRAモード、1ランクモード/2ランクモード、1kバイトモード/2kバイトモード、×8ビットモード/×4ビットモードの区別も含まれる。モードレジスタ60の出力であるモード信号MODEは各種回路ブロックに供給されるとともに、貫通電極TSVを介してコアチップCC0~CC7にも供給される。例えば、入力バッファ31は、モード信号MODEが2ランクモードを示している場合にはチップ選択信号CS1及びクロックイネーブル信号CKE1を有効とし、逆に、モード信号MODEが1ランクモードを示している場合にはチップ選択信号CS1及びクロックイネーブル信号CKE1を無効化する。以上がインターフェースチップIFの概要である。次に、コアチップCC0~CC7の回路構成について説明する。図13に示すように、コアチップCC0~CC7に含まれるメモリセルアレイ70は、8つの物理バンクBank0~Bank7に分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは互いに非排他的に独立して動作することができる。そして、LRAモードで動作する場合には互いに異なるコアチップに属する複数の物理バンクによって一つの論理バンクが構成され、PRAモードで動作する場合には一つの物理バンクによって一つの論理バンクが構成される。論理バンクとは、半導体装置10を制御するメモリコントローラから見て一つのバンクとして取り扱われる単位である。メモリセルアレイ70内においては、複数のワード線WLと複数のビット線BLが交差しており、その交点にはメモリセルMCが配置されている図13においては、1本のワード線WL、1本のビット線BL及び1個のメモリセルMCのみを示している。ワード線WLの選択はロウデコーダ71によって行われる。また、ビット線BLはセンス回路72内の対応するセンスアンプに接続されている。センスアンプの選択はカラムデコーダ73によって行われる。ロウデコーダ71には、ロウアドレス制御回路74を介してロウアドレスRAが供給される。ロウアドレス制御回路74には、貫通電極TSV1を介してアドレス信号ADD及びバンクアドレスBAが供給されるとともに、ロウ比較回路63からアクティブ信号ACT及びリフレッシュ信号REFが供給される。ロウアドレス制御回路74は、アクティブ信号ACTが活性化している場合には、バンクアドレス信号BAに基づき選択されたバンクのロウデコーダ71にアドレス信号ADDを供給する。これにより、指定されたバンクの指定されたワード線が活性化される。つまり、ロウアクセスが行われる。一方、ロウアドレス制御回路74は、リフレッシュ信号REFが活性化している場合には、図示しないリフレッシュカウンタのカウント値を全てのバンクのロウデコーダ71に供給する。これにより、全てのバンクの指定されたワード線が活性化され、リフレッシュ動作が行われる。また、ロウ比較回路63からは、プリチャージ信号PRE,PREAも出力される。プリチャージ信号PRE,PREAは、プリチャージ制御回路77に供給される。プリチャージ制御回路77は、プリチャージ信号PREが活性化している場合にはバンクアドレス信号BAにより指定されるバンクをプリチャージし、プリチャージコマンドPREAが活性化している場合には全てのバンクをプリチャージする。カラムデコーダ73には、カラムアドレス制御回路75を介してカラムアドレスCAが供給される。カラムアドレス制御回路75には、貫通電極TSV1を介してアドレス信号ADD及びバンクアドレス信号BAが供給されるとともに、カラム比較回路64からリード信号READ及びライト信号WRITEが供給される。カラムアドレス制御回路75は、リード信号READ又はライト信号WRITEが活性化している場合、バンクアドレス信号BAに基づき選択されたバンクのカラムデコーダ73にアドレス信号ADDを供給する。これにより、指定されたバンクの指定されたセンスアンプがリードライトアンプ78に接続される。したがって、リード信号READが活性化している場合、センス回路72を介してメモリセルアレイ70から読み出されたリードデータは、リードライトアンプ78及び貫通電極TSV1を介してインターフェースチップIFに転送される。また、ライト信号WRITEが活性化している場合、貫通電極TSV1を介してインターフェースチップIFから転送されたライトデータは、リードライトアンプ78及びセンス回路72を介してメモリセルアレイ70に書き込まれる。ロウ比較回路63は、貫通電極TSV1を介してインターフェースチップIFより供給されるチップ選択アドレスSIDIFと、当該コアチップCC0~CC7に割り当てられた固有のチップアドレスSIDCOREとを比較し、両者が一致した場合に、アクティブ信号ACT0、リフレッシュ信号REF0及びプリチャージ信号PRE0に基づいて、アクティブ信号ACT、リフレッシュ信号REF、プリチャージ信号PRE又はプリチャージ信号PREAを活性化させる。固有のチップアドレスSIDCOREは、チップアドレス保持回路76に保持されている。チップアドレス保持回路76は、図2bに示したタイプの貫通電極TSV2を介してコアチップCC0~CC7間で縦続接続されており、これにより、各コアチップCC0~CC7にそれぞれ異なるチップアドレスSIDCOREが設定される。ロウ比較回路63の回路構成については後述する。カラム比較回路64は、貫通電極TSV1を介してインターフェースチップIFより供給されるチップ選択アドレスSIDIFと、当該コアチップCC0~CC7に割り当てられた固有のチップアドレスSIDCOREとを比較し、両者が一致した場合にリード信号READ又はライト信号WRITEを活性化させる。具体的には、チップ選択アドレスSIDIFとチップアドレスSIDCOREとが一致した場合に、インターフェースチップIFより供給されるリード信号READ又はライト信号WRITEをそのまま通過させ、これをカラムアドレス制御回路75及びリードライトアンプ78に供給する。カラム比較回路64の回路構成についても後述する。また、コアチップCC0~CC7にはパワーダウン回路65が含まれている。パワーダウン回路65は、チップ選択アドレスSIDIF、チップアドレスSIDCORE及びパワーダウンコマンドPWDN0に基づき、当該コアチップをパワーダウンモードにエントリさせる回路である。具体的には、チップ選択アドレスSIDIFとチップアドレスSIDCOREとが一致した場合に、パワーダウンコマンドPWDN0に応答して当該コアチップをパワーダウンモードにエントリさせる。以上がコアチップCC0~CC7の回路構成である。次に、チップ選択アドレス生成回路42、ロウ比較回路63及びカラム比較回路64の具体的な回路構成について説明する。図14は、半導体装置10のうちチップ選択アドレスSIDIF及びチップアドレスSIDCOREに関連する部分を抜き出して示す機能ブロック図である。図14に示すように、インターフェースチップIFに含まれるチップ選択アドレス生成回路42は、チップ選択アドレスSIDIFの各ビットSID0~SID2を生成するマルチプレクサ42a~42cからなる。マルチプレクサ42a~42cによる選択は、モード信号MODEによって行われる。マルチプレクサ42a~42cから出力されるビットSID0~SID2は、それぞれ対応するラッチ回路41a~41cにラッチされた後、TSVバッファ61を介してそれぞれ対応する貫通電極TSV1a~TSV1cに供給される。貫通電極TSV1a~TSV1cを介してコアチップCC0~CC7に供給されたビットSID0~SID2は、TSVバッファ62を介して比較回路63/64に供給される。比較回路63/64は、ロウ比較回路63とカラム比較回路64の主要部を統合して模式的に示す回路である。図14に示すように、比較回路63/64は、インターフェースチップIFから供給されるチップ選択アドレスSIDIFと当該コアチップCC0~CC7に固有のチップアドレスSIDCOREを比較し、両者が一致した場合にインターフェースチップIFから供給される各種内部コマンドACT0、READなどを通過させ、制御回路74/75に供給する。制御回路74/75は、ロウアドレス制御回路74とカラムアドレス制御回路75を纏めて示す回路ブロックである。このように、本実施形態による半導体装置10では、インターフェースチップIFからコアチップCC0~CC7に供給されるチップ選択アドレスSIDIFが3ビットであり、3つの貫通電極TSV1a~TSV1cを介して転送される。図15は、チップ選択アドレス生成回路42の回路図であり、aはビットSID0を生成するマルチプレクサ42a、bはビットSID1を生成するマルチプレクサ42b、cはビットSID2を生成するマルチプレクサ42cを示している。図15aに示すように、ビットSID0を生成するマルチプレクサ42aは、2つのトライステートインバータM1,M2からなる。トライステートインバータM1,M2には選択信号としてモード信号MODEの一部であるPRA信号が供給される。PRA信号は、LRAモードで動作する場合にローレベルとなり、PRAモードで動作する場合にハイレベルとなる信号である。図15aに示す回路構成により、PRA信号がローレベルであればトライステートインバータM1が活性化、トライステートインバータM2が非活性化され、PRA信号がハイレベルであればトライステートインバータM1が非活性化、トライステートインバータM2が活性化される。トライステートインバータM1の入力ノードにはアドレス信号のビットA15X15が入力され、トライステートインバータM2の入力ノードにはチップ選択信号のビットC0が入力される。トライステートインバータM1,M2の出力ノードは短絡されており、その出力がチップ選択アドレスSIDIFのビットSID0として用いられる。かかる構成により、LRAモードで動作する場合にはアドレス信号のビットA15X15がビットSID0として用いられ、PRAモードで動作する場合にはチップ選択アドレスのビットC0がビットSID0として用いられる。つまり、図7のSID0の行に示す選択動作が実現される。図15bに示すように、ビットSID1を生成するマルチプレクサ42bは、4つのトライステートインバータM3~M6からなる。トライステートインバータM3~M6には選択信号としてモード信号MODEの一部であるPRA信号、PAGE信号、X8信号から生成された信号が供給される。PAGE信号は、1kバイトモードで動作する場合にハイレベルとなり、2kバイトモードで動作する場合にローレベルとなる信号である。図15bに示す回路構成により、PRA信号がローレベル且つPAGE信号がハイレベルであればトライステートインバータM3が活性化され、PRA信号、PAGE信号及びX8信号が全てローレベルであればトライステートインバータM4が活性化され、PRA信号及びPAGE信号がローレベル且つX8信号がハイレベルであればトライステートインバータM5が活性化され、PRA信号がハイレベルであればトライステートインバータM6が活性化される。トライステートインバータM3の入力ノードにはアドレス信号のビットA16X16が入力され、トライステートインバータM4の入力ノードにはアドレス信号のビットA13Y13が入力され、トライステートインバータM5の入力ノードにはアドレス信号のビットA11Y11が入力され、トライステートインバータM6の入力ノードにはチップ選択信号のビットC1が入力される。トライステートインバータM3~M6の出力ノードは短絡されており、その出力がチップ選択アドレスSIDIFのビットSID1として用いられる。かかる構成により、LRAモード且つ1kバイトモードで動作する場合にはアドレス信号のビットA16X16がビットSID1として用いられ、LRAモード、2kバイトモード且つ×4ビットモードで動作する場合にはアドレス信号のビットA13Y13がビットSID1として用いられ、LRAモード、2kバイトモード且つ×8ビットモードで動作する場合にはアドレス信号のビットA11Y11がビットSID1として用いられ、PRAモードで動作する場合にはチップ選択信号のビットC1がビットSID1として用いられる。つまり、図7のSID1の行に示す選択動作が実現される。図15cに示すように、ビットSID2を生成するマルチプレクサ42cは、3つのトライステートインバータM7~M9からなる。トライステートインバータM7~M9には選択信号としてモード信号MODEの一部であるPRA信号及びRANK信号から生成された信号が供給される。RANK信号は、1ランクモードで動作する場合にハイレベルとなり、2ランクモードで動作する場合にローレベルとなる信号である。図15cに示す回路構成により、PRA信号がローレベル且つRANK信号がハイレベルであればトライステートインバータM7が活性化され、PRA信号及びRANK信号がいずれもハイレベルであればトライステートインバータM8が活性化され、RANK信号がローレベルであればトライステートインバータM9が活性化される。トライステートインバータM7の入力ノードにはアドレス信号のビットA17X17が入力され、トライステートインバータM8の入力ノードにはチップ選択信号のビットC2が入力され、トライステートインバータM9の入力ノードにはチップ選択信号CS1が入力される。トライステートインバータM7~M9の出力ノードは短絡されており、その出力がチップ選択アドレスSIDIFのビットSID2として用いられる。かかる構成により、LRAモード且つ1ランクモードで動作する場合にはアドレス信号のビットA17X17がビットSID2として用いられ、PRAモード且つ2ランクモードで動作する場合にはチップ選択信号のビットC2がビットSID2として用いられ、2ランクモードで動作する場合にはチップ選択信号CS1がビットSID2として用いられる。つまり、図7のSID2の行に示す選択動作が実現される。このように、本実施形態による半導体装置10では、動作モードに応じたチップ選択アドレスSIDIFの生成をインターフェースチップIF側で行っていることから、いずれの動作モードが選択されているかにかかわらず、インターフェースチップIFからコアチップCC0~CC7に供給するチップ選択アドレスSIDIFのビット数を3ビットに固定することができる。これにより、チップ選択アドレスSIDIFの転送に必要な貫通電極TSVの数を3個に削減することが可能となる。図16は、ロウ比較回路63の回路図である。図16に示すように、ロウ比較回路63は、チップ選択アドレスSIDIFの各ビットSID0IF~SID2IFと、当該コアチップに固有のチップアドレスSIDCOREの各ビットSID0CORE~SID2COREとをそれぞれ比較するENOR回路63a~63cを備えている。したがって、これらが全て一致すればENOR回路63a~63cの出力は全てハイレベルとなり、AND回路63dの出力がハイレベルに活性化される。AND回路63dの出力がハイレベルに活性化されると、各種コマンドACT0,PRE0などがAND回路63eを通過し、図13に示すロウアドレス制御回路74に供給されることになる。但し、ENOR回路63bの出力はOR回路63fを介してAND回路63dに供給されるため、OR回路63fの他方の入力がハイレベルになれば、ENOR回路63bの出力レベルにかかわらずOR回路63fの出力はハイレベルに固定される。OR回路63fの他方の入力は、PRA信号とPAGE信号を受けるNOR回路63gによって生成されるため、PRAモード且つ2kバイトモードである場合には、OR回路63fの出力がハイレベルに固定されることになる。これは、図7に示すように、PRAモード且つ2kバイトモードである場合は、チップ選択アドレスSIDIFのビットSID2はカラムアドレスの1ビットY11又はY13が用いられ、ロウアクセス時には確定しないからである。図17は、カラム比較回路64の回路図である。図17に示すように、カラム比較回路64は、チップ選択アドレスSIDIFの各ビットSID0IF~SID2IFと、当該コアチップに固有のチップアドレスSIDCOREの各ビットSID0CORE~SID2COREとをそれぞれ比較するENOR回路64a~64cを備えている。したがって、これらが全て一致すればENOR回路64a~64cの出力は全てハイレベルとなり、AND回路64dの出力がハイレベルに活性化される。AND回路64dの出力がハイレベルに活性化されると、各種コマンドREAD,WRITEなどがAND回路64eを通過し、図13に示すカラムアドレス制御回路75に供給されることになる。但し、ENOR回路64aの出力はOR回路64fを介してAND回路64dに供給されるため、OR回路64fの他方の入力がハイレベルになれば、ENOR回路64aの出力レベルにかかわらずOR回路64fの出力はハイレベルに固定される。OR回路64fの他方の入力は、PRA信号の反転信号である。したがって、LRAモードである場合には、OR回路64fの出力がハイレベルに固定されることになる。これは、図7に示すように、LRAモードである場合は、チップ選択アドレスSIDIFのビットSID0がロウアクセス時に既に確定しているからである。また、ENOR回路64bの出力はOR回路64gを介してAND回路64dに供給されるため、OR回路64gの他方の入力がハイレベルになれば、ENOR回路64bの出力レベルにかかわらずOR回路64gの出力はハイレベルに固定される。OR回路64gの他方の入力は、PRA信号と反転されたPAGE信号を受けるNOR回路64hによって生成されるため、LRAモード且つ1kバイトモードである場合には、OR回路64gの出力がハイレベルに固定されることになる。これは、図7に示すように、LRAモード且つ1kバイトモードである場合は、チップ選択アドレスSIDIFのビットSID1がロウアクセス時に既に確定しているからである。さらに、ENOR回路64cの出力はOR回路64iを介してAND回路64dに供給されるため、OR回路64iの他方の入力がハイレベルになれば、ENOR回路64cの出力レベルにかかわらずOR回路64iの出力はハイレベルに固定される。OR回路64iの他方の入力は、PRA信号と反転されたRANK信号を受けるNOR回路64jによって生成されるため、LRAモード且つ1ランクモードである場合には、OR回路64iの出力がハイレベルに固定されることになる。これは、図7に示すように、LRAモード且つ1ランクモードである場合は、チップ選択アドレスSIDIFのビットSID2がロウアクセス時に既に確定しているからである。このように、本実施形態による半導体装置10では、インターフェースチップIFからコアチップCC0~CC7に供給されるチップ選択アドレスSIDIFが3ビットに固定されていることから、ロウ比較回路63やカラム比較回路64の回路構成を簡素化することができる。これにより、コアチップCC0~CC7のチップサイズを縮小することができ、低コスト化を実現することが可能となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記実施形態では、本発明をインターフェースチップIFとコアチップCC0~CC7からなる半導体装置10に適用した例を説明したが、制御チップと複数の被制御チップからなる積層型の半導体装置であれば、どのようなタイプの半導体装置であっても適用可能である。一例として、制御チップと被制御チップが互いに同じ回路構成を有しており、このうち一つのチップを制御チップとして用い、残りのチップを被制御チップとして用いるような半導体装置であっても適用可能である。"