"半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するSOI基板と、前記半導体層の主面内に形成された、前記絶縁層との間に前記半導体層を有する第1の分離絶縁膜と、前記半導体層内において、前記第1の分離絶縁膜によって規定される素子形成領域内に形成された第1のMOSトランジスタと、前記半導体層内において前記第1のMOSトランジスタに隣接して形成され、前記第1のMOSトランジスタの有する動作しきい値電圧とは異なる動作しきい値電圧を有する第2のMOSトランジスタと、前記半導体層の前記主面から前記絶縁層の上面に達して形成された第2の分離絶縁膜とを備え、前記第2の分離絶縁膜は、前記第1のMOSトランジスタと前記第2のMOSトランジスタとの間に形成されており、前記第1のMOSトランジスタと前記第2のMOSトランジスタは同一導電型である、半導体装置。前記第1のMOSトランジスタのソースドレイン領域が前記絶縁層の上面に達する、請求項1に記載の半導体装置。前記第1及び第2のMOSトランジスタ並びに前記第1の分離絶縁膜上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された、電源/接地配線の少なくとも一方と、前記電源/接地配線の少なくとも一方の下方において、前記半導体層の前記主面から前記絶縁層の上面に達して形成された第3の分離絶縁膜とを備える、請求項1または請求項2に記載の半導体装置。前記半導体層内に形成されたチャネル領域を有する前記第1のMOSトランジスタと、前記第1及び第2のMOSトランジスタ並びに前記第1の分離絶縁膜上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された、電源/接地配線の少なくとも一方と、前記半導体層内において前記電源/接地配線の少なくとも一方の下方に形成され、前記チャネル領域よりも高抵抗の高抵抗領域とを備える、請求項1または請求項2に記載の半導体装置。前記第1及び第2のMOSトランジスタ並びに前記第1の分離絶縁膜上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、前記第1及び第2のMOSトランジスタのいずれかに電気的に接続された信号配線とをさらに備え、前記半導体層の前記主面から前記絶縁層の上面に達して形成された第4の分離絶縁膜を前記信号配線の下方に備えている、請求項1ないし請求項4のうち、いずれか1項に記載の半導体装置。前記信号配線は、GHzオーダー以上の周波数の信号が通る配線である、請求項5に記載の半導体装置。半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するSOI基板と、前記半導体層の主面内に形成された、前記絶縁層との間に前記半導体層を有する第1の分離絶縁膜と、前記半導体層内において、前記第1の分離絶縁膜によって規定される素子形成領域内に形成された第1のMOSトランジスタと、前記半導体層内において前記第1のMOSトランジスタに隣接して形成され、前記第1のMOSトランジスタの動作周波数とは異なる動作周波数の第2のMOSトランジスタと、前記半導体層の前記主面から前記絶縁層の上面に達して形成された第2の分離絶縁膜とを備え、前記第2の分離絶縁膜は、前記第1のMOSトランジスタと前記第2のMOSトランジスタとの間に形成されており、前記第1のMOSトランジスタと前記第2のMOSトランジスタは同一導電型である、半導体装置。前記第1のMOSトランジスタのソースドレイン領域が前記絶縁層の上面に達する請求項7に記載の半導体装置。前記第1及び第2のMOSトランジスタ並びに前記第1の分離絶縁膜上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された、電源/接地配線の少なくとも一方と、前記電源/接地配線の少なくとも一方の下方において、前記半導体層の前記主面から前記絶縁層の上面に達して形成された第3の分離絶縁膜とを備える、請求項7または請求項8に記載の半導体装置。前記半導体層内に形成されたチャネル領域を有する前記第1のMOSトランジスタと、前記第1及び第2のMOSトランジスタ並びに前記第1の分離絶縁膜上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された、電源/接地配線の少なくとも一方と、前記半導体層内において前記電源/接地配線の少なくとも一方の下方に形成され、前記チャネル領域よりも高抵抗の高抵抗領域とを備える、請求項7または請求項8に記載の半導体装置。前記第1及び第2のMOSトランジスタ並びに前記第1の分離絶縁膜上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、前記第1及び第2のMOSトランジスタのいずれかに電気的に接続された信号配線とをさらに備え、前記半導体層の前記主面から前記絶縁層の上面に達して形成された第4の分離絶縁膜を前記信号配線の下方に備えている、請求項7ないし請求項10のうち、いずれか1項に記載の半導体装置。前記信号配線は、GHzオーダー以上の周波数の信号が通る配線である、請求項11に記載の半導体装置。a半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するSOI基板を準備する工程と、b前記半導体層の主面内に前記絶縁層との間に前記半導体層を有する第1の分離絶縁膜を形成する工程と、c前記半導体層内において、前記第1の分離絶縁膜によって規定される素子形成領域内に、第1のMOSトランジスタを形成する工程と、d前記半導体層内において、前記第1のMOSトランジスタの有する動作しきい値電圧と異なる動作しきい値電圧を有する前記第1のMOSトランジスタと同一導電型の第2のMOSトランジスタを、前記第1のMOSトランジスタに隣接して形成する工程と、e前記第1のMOSトランジスタと前記第2のMOSトランジスタの間に前記半導体層の前記主面から前記絶縁層の上面に達する第2の分離絶縁膜を形成する工程と、f前記第1のMOSトランジスタ、前記第2のMOSトランジスタ、前記第1の分離絶縁膜上に層間絶縁膜を形成する工程と、を備える、半導体装置の製造方法。a半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するSOI基板を準備する工程と、b前記半導体層の主面内に前記絶縁層との間に前記半導体層を有する第1の分離絶縁膜を形成する工程と、c前記半導体層内において、前記第1の分離絶縁膜によって規定される素子形成領域内に、第1のMOSトランジスタを形成する工程と、d前記半導体層内において、前記第1のMOSトランジスタの有する動作周波数と異なる動作周波数を有する前記第1のMOSトランジスタと同一導電型の第2のMOSトランジスタを、前記第1のMOSトランジスタに隣接して形成する工程と、e前記第1のMOSトランジスタと前記第2のMOSトランジスタの間に前記半導体層の前記主面から前記絶縁層の上面に達する第2の分離絶縁膜を形成する工程と、f前記第1のMOSトランジスタ、前記第2のMOSトランジスタ、前記第1の分離絶縁膜上に層間絶縁膜を形成する工程と、を備える、半導体装置の製造方法。g前記第1のMOSトランジスタのソースドレイン領域が前記絶縁層の上面に達する工程と、をさらに備える、請求項13または請求項14に記載の半導体装置の製造方法。h前記層間絶縁膜上に電源/接地配線の少なくとも一方を形成する工程と、をさらに備える、請求項13ないし請求項15のうち、いずれか1項に記載の半導体装置の製造方法。i前記電源/接地配線の少なくとも一方の下方において、前記半導体層の前記主面から前記絶縁層の上面に達して形成された第3の分離絶縁膜を形成する工程と、をさらに備える、請求項16に記載の半導体装置の製造方法。j前記電源/接地配線の少なくとも一方の下方において、前記第1のMOSトランジスタのチャネル領域よりも高抵抗の高抵抗領域とを形成する工程と、をさらに備える、請求項16に記載の半導体装置の製造方法。k前記層間絶縁膜上に前記第1及び第2のMOSトランジスタのいずれかに電気的に接続された信号配線を形成する工程と、l前記信号配線の下方において、前記半導体層の前記主面から前記絶縁層の上面に達して形成された第4の分離絶縁膜を形成する工程と、をさらに備える、請求項15に記載の半導体装置の製造方法。前記工程eは、x前記第1の分離絶縁膜の形成予定領域及び前記第2の分離絶縁膜の形成予定領域において、前記半導体層の前記主面を所定膜厚だけ掘り下げることにより、第1の凹部を形成する工程と、y前記第1の分離絶縁膜の形成予定領域において、前記工程xにより露出した前記第1の凹部の底面を選択的に掘り下げて前記絶縁層の前記上面を露出することにより、第2の凹部を形成する工程と、z前記第1の凹部内及び前記第2の凹部内に絶縁膜を埋め込む工程とを有する、請求項13または請求項14に記載の半導体装置の製造方法。前記工程yは、y-1前記工程xにより得られる構造上にフォトレジストを形成する工程と、y-2所定のマスクパターンを有するフォトマスクを用いて前記フォトレジストを露光する工程と、y-3露光後の前記フォトレジストを現像する工程と、y-4現像後の前記フォトレジストをエッチングマスクとして前記半導体層をエッチングすることにより、前記第2の凹部を形成する工程とを有し、前記所定のマスクパターンは、前記電源/接地配線の少なくとも一方の形成予定領域が表されている配線レイアウトに基づいて自動生成されることを特徴とする、請求項20に記載の半導体装置の製造方法。しかし、図47に示した第1の従来の半導体装置には、以下のような問題があった。図49,50は、第1の従来の半導体装置の問題を説明するためのタイミングチャートである。図47に示した半導体装置を用いて論理回路を構成し、その論理回路は、入力の電位がHの時に基準クロックが立ち下がれば、出力の電位がLからHに遷移し例えば図49の時刻T1や図50の時刻T3、入力の電位がLの時に基準クロックが立ち下がれば、出力の電位がHからLに遷移する例えば図49の時刻T2や図50の時刻T4回路であるものとする。ここで、図47に示すように第1の従来の半導体装置において、電源配線115及び接地配線119は、ボディ領域111の上方に形成されている。従って、何らかの外部ノイズの影響によって電源配線115や接地配線119の電位が変動すると、容量カップリングによって、ボディ領域111の電位にも変動が生じる。そして、このボディ領域111の電位の変動は、上記論理回路の動作において、入力のノイズ130として表れる。このとき、図49に示すように、論理回路の動作周波数が数k~数MHz程度に低く、基準クロックの周期がノイズ130の波長よりも十分に長い場合は、論理回路の動作はノイズ130の影響を受けにくい。しかし、図50に示すように論理回路の動作周波数が数GHz程度に高くなると、論理回路の動作はノイズ130の影響を受けやすくなる。図50に示した例では、時刻T5において出力の電位がLからHに遷移し、時刻T6において出力の電位がHからLに遷移する結果、誤った出力パルス131が発生している。このように第1の従来の半導体装置によると、ボディ領域の電位が電源配線や接地配線の電位の変動による影響を受けやすいため、半導体装置の動作周波数が高くなると誤動作を生じやすいという問題があった。また、図48に示した第2の従来の半導体装置には、以下のような問題があった。図51は、第2の従来の半導体装置の問題を説明するための断面図である。図51は、図48に示した半導体装置の、ラインL100に沿った位置における断面構造に相当するものであり、図51に示した左側のトランジスタがCMOS140の有するNMOSに対応し、右側のトランジスタがCMOS141の有するNMOSに対応する。一般的に、トランジスタの動作は温度による影響を受けやすく、周囲の温度が高くなるほどトランジスタの電流が低下することが知られている。ここで、図48に示した半導体装置において、CMOS140の動作しきい値電圧が比較的高く、大きな電流が流れて発熱量が大きい一方、CMOS141の動作しきい値電圧が比較的低く、発熱量も小さいものとする。このような場合、CMOS140において発生した熱は、図51に示した矢印150で表されるように、素子分離絶縁膜105の下のシリコン層104を通ってCMOS141に伝導する。そして、この熱はCMOS141の電流を小さくするように作用し、CMOS141の動作を不安定にする。その結果、特にアナログ回路やRF回路等のように微妙な電流の大きさによって回路動作が決定される回路においては、誤動作が生じて回路特性を劣化させる。このように第2の従来の半導体装置によると、発熱量が異なる2つの半導体素子が互いに隣接して形成されている場合に、一方の半導体素子における発熱が他方の半導体素子の動作に影響を及ぼし、誤動作を招くという問題があった。本発明はこれらの問題を解決するために成されたものであり、第1に、電源配線や接地配線の電位の変動に起因するボディ領域の電位の変動を抑制することにより、半導体装置の動作周波数が高くなった場合であっても誤動作を防止し得る半導体装置及びその製造方法を得ることを目的とする。また、第2に、発熱量が異なる2つの半導体素子が互いに隣接して形成されている場合に、一方の半導体素子における発熱が他方の半導体素子の動作に与える影響を緩和することにより、誤動作を防止し得る半導体装置及びその製造方法を得ることを目的とするものである。この発明の第1の局面に係る半導体装置は、半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するSOI基板と、前記半導体層の主面内に形成された、前記絶縁層との間に前記半導体層を有する第1の分離絶縁膜と、前記半導体層内において、前記第1の分離絶縁膜によって規定される素子形成領域内に形成された第1のMOSトランジスタと、前記半導体層内において前記第1のMOSトランジスタに隣接して形成され、前記第1のMOSトランジスタの有する動作しきい値電圧とは異なる動作しきい値電圧を有する第2のMOSトランジスタと、前記半導体層の前記主面から前記絶縁層の上面に達して形成された第2の分離絶縁膜とを備え、前記第2の分離絶縁膜は、前記第1のMOSトランジスタと前記第2のMOSトランジスタとの間に形成されており、前記第1のMOSトランジスタと前記第2のMOSトランジスタは同一導電型である。また、この発明の第2の局面に係る半導体装置は、半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するSOI基板と、前記半導体層の主面内に形成された、前記絶縁層との間に前記半導体層を有する第1の分離絶縁膜と、前記半導体層内において、前記第1の分離絶縁膜によって規定される素子形成領域内に形成された第1のMOSトランジスタと、前記半導体層内において前記第1のMOSトランジスタに隣接して形成され、前記第1のMOSトランジスタの動作周波数とは異なる動作周波数の第2のMOSトランジスタと、前記半導体層の前記主面から前記絶縁層の上面に達して形成された第2の分離絶縁膜とを備え、前記第2の分離絶縁膜は、前記第1のMOSトランジスタと前記第2のMOSトランジスタとの間に形成されており、前記第1のMOSトランジスタと前記第2のMOSトランジスタは同一導電型である。この発明の第1の局面に係るものによれば、動作しきい値電圧が互いに異なる第1のMOSトランジスタと第2のMOSトランジスタとの間には、第2の分離絶縁膜が形成されている。従って、第1及び第2のMOSトランジスタの一方のMOSトランジスタにおいて発生した熱が他方のMOSトランジスタに伝導することを抑制することができるため、その熱によって第1及び第2のMOSトランジスタの動作が不安定になることを防止することができる。また、この発明の第2の局面に係るものによれば、動作周波数が互いに異なる第1のMOSトランジスタと第2のMOSトランジスタとの間には、第2の分離絶縁膜が形成されている。従って、第1のMOSトランジスタが形成されている部分の半導体層の電位と、第2のMOSトランジスタが形成されている部分の半導体層の電位とが、動作周波数が異なることに起因して互いに影響を及ぼし合うことを防止することができる。以下、CMOSを例にとり、本発明の具体的な実施の形態について説明する。実施の形態1.図1は、本発明の実施の形態1に係る半導体装置の構造を示す上面図であり、図2は、図1に示した半導体装置の、ラインL1に沿った位置における断面構造を示す断面図である。但し、図1においては説明の都合上、後述する層間絶縁膜13,20及びサイドウォール8の記載を省略している。図1,2を参照して、本実施の形態1に係る半導体装置は、シリコン基板2、絶縁層3、及びシリコン層4がこの順に積層された積層構造を有するSOI基板1を備えている。シリコン層4の上面内には、パーシャルトレンチ型の素子分離絶縁膜5が選択的に形成されている。素子分離絶縁膜5によって規定されるSOI基板1の素子形成領域には、PMOS及びNMOSが形成されている。NMOSは、シリコン層4内に形成され、p形の不純物導入領域チャネル領域10を挟んで対を成す、いずれもn形のソースドレイン領域28を有している。また、NMOSは、不純物導入領域10上に形成され、ゲート絶縁膜6及びゲート電極7がこの順に積層された積層構造と、該積層構造の側面に形成されたサイドウォール8とを有するゲート構造を有している。同様にPMOSは、シリコン層4内に形成され、n形の不純物導入領域チャネル領域9を挟んで対を成す、いずれもp形のソースドレイン領域27を有している。また、PMOSは、不純物導入領域9上に形成され、ゲート絶縁膜6及びゲート電極7がこの順に積層された積層構造と、該積層構造の側面に形成されたサイドウォール8とを有するゲート構造を有している。ゲート電極7は、PMOSとNMOSとの間の素子分離絶縁膜5上にも延在しており、PMOSのゲート電極7とNMOSのゲート電極とは一体として形成されている。また、シリコン層4内には、p形のボディ領域12及びn形のボディ領域11がそれぞれ選択的に形成されている。NMOS、PMOS、素子分離絶縁膜5、及びボディ領域11,12上には、層間絶縁膜13が形成されている。層間絶縁膜13上には、配線15,17,19,26がそれぞれ選択的に形成されている。層間絶縁膜13内には、配線15とボディ領域11、配線17とボディ領域12、及び配線19とゲート電極7とをそれぞれ互いに電気的に接続するための、内部が導体プラグで充填されたコンタクトホール14,16,18がそれぞれ選択的に形成されている。また、図1を参照して、配線15,17は、層間絶縁膜13内にそれぞれ選択的に形成され、内部が導体プラグで充填されたコンタクトホール図示しないを介して、ソースドレイン領域27,28にそれぞれ電気的に接続されており、配線26は、層間絶縁膜13内にそれぞれ選択的に形成され、内部が導体プラグで充填されたコンタクトホール図示しないを介して、ソースドレイン領域27,28にそれぞれ電気的に接続されている。図2を参照して、層間絶縁膜13上には層間絶縁膜20が形成されている。層間絶縁膜20上には、電源配線21及び接地配線22がそれぞれ選択的に形成されている。電源配線21及び接地配線22はいずれも、素子分離絶縁膜5の上方に形成されている。電源配線21の下方において、素子分離絶縁膜5には、絶縁層3の上面に達する完全分離部分23が形成されている。換言すれば、本実施の形態1に係る半導体装置は、電源配線21の下方において、シリコン層4の上面から絶縁層3の上面に達して形成された完全分離型の素子分離絶縁膜を備えている。図2に示した完全分離部分23は、図1に示した完全分離領域24内に形成されており、図2に示した部分分離型の素子分離絶縁膜5は、図1に示した部分分離領域25内に形成されている。図1を参照して、電源配線21及び接地配線22は、層間絶縁膜20内にそれぞれ選択的に形成され、内部が導体プラグで充填されたコンタクトホール図示しないを介して、配線15,17にそれぞれ電気的に接続されている。図3~16は、本発明の実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。まず、シリコン基板2、シリコン酸化膜から成り、4000オングストローム程度の膜厚を有する絶縁層3、及び2000オングストローム程度の膜厚を有するシリコン層4がこの順に積層された積層構造を有するSOI基板1を準備する図3。次に、200オングストローム程度の膜厚を有するシリコン酸化膜30を、シリコン層4上に全面に形成する。その後、2000オングストローム程度の膜厚を有するシリコン窒化膜31を、シリコン酸化膜30上に全面に形成する図4。次に、シリコン窒化膜31上の全面にフォトレジストを形成した後、素子分離絶縁膜5の形成レイアウトに対応するマスクパターンを有するフォトマスク図示しないを用いてフォトレジストを露光する。その後、フォトレジストを現像することにより、素子分離絶縁膜5の形成予定領域の上方に開口パターンを有するフォトレジスト32を形成する。その後、フォトレジスト32をエッチングマスクとして、シリコン窒化膜31、シリコン酸化膜30、及びシリコン層4をこの順に異方性ドライエッチングする。このエッチングは、シリコン層4が自身の上面から500~1000オングストローム程度エッチングされた時点で停止する。これにより、シリコン層4の上面内に凹部33が選択的に形成される図5。次に、フォトレジスト32を除去した後、完全分離部分23の形成予定領域の上方に開口パターンを有するフォトレジスト34を形成する図6。例えば、ポジ型のフォトレジストを全面に塗布した後、完全分離部分23の形成予定領域の上方が開口したマスクパターンを有するフォトマスク図示しないを用いてフォトレジストを露光し、その後、露光された部分のフォトレジストを現像液によって溶解除去する。次に、フォトレジスト34をエッチングマスクとしてシリコン層4をエッチングする。これにより、完全分離部分23の形成予定領域における凹部33の底面が掘り下げられて絶縁層3の上面が露出し、凹部35が形成される。その後、フォトレジスト34を除去する図7。次に、CVD法によって、5000オングストローム程度の膜厚を有するシリコン酸化膜36を全面に堆積する。これにより、凹部33,35内はシリコン酸化膜36によって埋め込まれる図8。次に、CMP法によって、シリコン窒化膜31の上面が露出するまでシリコン酸化膜36を研磨除去する図9。次に、ウェットエッチングによってシリコン酸化膜36の上部を除去した後、シリコン窒化膜31及びシリコン酸化膜30を除去する。これにより、凹部33,35内に残ったシリコン酸化膜36として、素子分離絶縁膜5が得られる図10。次に、NMOSの形成予定領域の上方に開口パターンを有するフォトレジスト37を形成した後、ボロン等の不純物38を数10keV、数e12cm2の条件下でイオン注入することにより、シリコン層4内に不純物導入領域10を形成する。次に、フォトレジスト37を除去した後、PMOSの形成予定領域の上方に開口パターンを有するフォトレジスト39を形成した後、リン等の不純物40を数100keV、数e12cm2の条件下でイオン注入することにより、シリコン層4内に不純物導入領域9を形成する図12。次に、熱酸化法によってシリコン層4の上面上にゲート絶縁膜6を形成した後、CVD法によって3000オングストローム程度の膜厚を有するポリシリコン膜を堆積し、そのポリシリコン膜をパターニングすることにより、ゲート電極7を形成する。これにより、ゲート絶縁膜6及びゲート電極7がこの順に積層された積層構造を有するゲート構造が得られる図13。次に、ゲート構造の側面にサイドウォール8を形成した後、ボディ領域11の形成予定領域及びソースドレイン領域28の形成予定領域の上方に開口パターンを有するフォトレジスト41を形成する。その後、フォトレジスト41及びゲート電極7をマスクとして、ヒ素等の不純物42を、数10keV、数e15cm2の条件下でイオン注入することにより、シリコン層4内にボディ領域11及びソースドレイン領域28を形成する図14。次に、フォトレジスト41を除去した後、ボディ領域12の形成予定領域及びソースドレイン領域27の形成予定領域の上方に開口パターンを有するフォトレジスト43を形成する。その後、フォトレジスト43及びゲート電極7をマスクとして、フッ化ボロンBF2等の不純物44を、数10keV、数e15cm2の条件下でイオン注入することにより、シリコン層4内にボディ領域12及びソースドレイン領域27を形成する図15。次に、フォトレジスト43を除去した後、ゲート電極7の上面、ソースドレイン領域27,28の上面、及びボディ領域11の上面をそれぞれシリサイド化することにより、コバルトシリサイド層図示しないを形成する。その後、10000オングストローム程度の膜厚を有するシリコン酸化膜をCVD法によって全面に堆積した後、そのシリコン酸化膜をCMP法によって5000オングストローム程度研磨除去して表面を平坦化することにより、層間絶縁膜13を形成する。その後、層間絶縁膜13を選択的に開口してコンタクトホール14,16,18を形成した後、各コンタクトホールの内部に導体プラグを埋め込む。その後、層間絶縁膜13上に、アルミニウムやポリシリコン等から成る配線15,17,19をそれぞれ選択的に形成する図16。次に、CVD法によってシリコン酸化膜を全面に堆積した後、CMP法によってその表面を平坦化することにより層間絶縁膜20を形成する。その後、内部が導体プラグで充填されたコンタクトホールを層間絶縁膜20内に選択的に形成し、さらにアルミニウムやポリシリコン等から成る電源配線21及び接地配線22を層間絶縁膜20上にそれぞれ選択的に形成することにより、図2に示した構造を得る。このように本実施の形態1に係る半導体装置によれば、電源配線21の下方には、ボディ領域11やシリコン層4のシリコン部分ではなく、完全分離部分23を有する素子分離絶縁膜5、即ち完全分離型の素子分離絶縁膜が形成されている。そのため、何らかの外部ノイズの影響によって電源配線21の電位が変動したとしても、容量カップリングによってボディ領域11の電位が変動することはない。従って、半導体装置の動作周波数が高くなった場合であっても、ボディ領域11の電位の変動に起因する誤動作を適切に防止することができる。実施の形態2.図17は、本発明の実施の形態2に係る半導体装置の構造を示す上面図であり、図18は、図17に示した半導体装置の、ラインL2に沿った位置における断面構造を示す断面図である。但し、図17においては説明の都合上、層間絶縁膜13,20及びサイドウォール8の記載を省略している。図17,18に示すように本実施の形態2に係る半導体装置は、図1,2に示した上記実施の形態1に係る半導体装置を基礎として、電源配線21の下方に形成されていた完全分離部分23の代わりに、接地配線22の下方に完全分離部分51を形成したものである。図18に示した完全分離部分51は、図17に示した完全分離領域50内に形成されている。本実施の形態2に係る半導体装置のその他の構造は、上記実施の形態1に係る半導体装置の構造と同様である。本実施の形態2に係る半導体装置は、図3~16において工程順に示した上記実施の形態1に係る半導体装置の製造方法を基礎として、図6に示した工程で使用するフォトマスクのマスクパターンを変更することによって形成することができる。例えば、ポジ型のフォトレジストを全面に塗布した後、完全分離部分51の形成予定領域の上方が開口したマスクパターンを有するフォトマスクを用いてフォトレジストを露光し、その後、露光された部分のフォトレジストを現像液によって溶解除去する。これにより、完全分離部分51の形成予定領域の上方に開口パターンを有するフォトレジスト34を形成する。このように本実施の形態2に係る半導体装置によれば、接地配線22の下方には、ボディ領域12やシリコン層4のシリコン部分ではなく、完全分離部分51を有する素子分離絶縁膜5、即ち完全分離型の素子分離絶縁膜が形成されている。そのため、何らかの外部ノイズの影響によって接地配線22の電位が変動したとしても、容量カップリングによってボディ領域12の電位が変動することはない。従って、半導体装置の動作周波数が高くなった場合であっても、ボディ領域12の電位の変動に起因する誤動作を適切に防止することができる。実施の形態3.図19は、本発明の実施の形態3に係る半導体装置の構造を示す上面図であり、図20は、図19に示した半導体装置の、ラインL3に沿った位置における断面構造を示す断面図である。但し、図19においては説明の都合上、層間絶縁膜13,20及びサイドウォール8の記載を省略している。図19,20に示すように本実施の形態3に係る半導体装置は、図1,2に示した上記実施の形態1に係る半導体装置を基礎として、電源配線21の下方に形成されていた完全分離部分23に加えて、上記実施の形態2に係る半導体装置と同様に、接地配線22の下方にも完全分離部分51をさらに形成したものである。本実施の形態3に係る半導体装置のその他の構造は、上記実施の形態1,2に係る半導体装置の構造と同様である。本実施の形態3に係る半導体装置は、図3~16において工程順に示した上記実施の形態1に係る半導体装置の製造方法を基礎として、図6に示した工程で使用するフォトマスクのマスクパターンを変更することによって形成することができる。例えば、ポジ型のフォトレジストを全面に塗布した後、完全分離部分23,51の形成予定領域の上方が開口したマスクパターンを有するフォトマスクを用いてフォトレジストを露光し、その後、露光された部分のフォトレジストを現像液によって溶解除去する。これにより、完全分離部分23,51の形成予定領域の上方に開口パターンを有するフォトレジスト34を形成する。このように本実施の形態3に係る半導体装置によれば、電源配線21及び接地配線22の下方には、ボディ領域11,12やシリコン層4のシリコン部分ではなく、完全分離部分23,51を有する素子分離絶縁膜5、即ち完全分離型の素子分離絶縁膜がそれぞれ形成されている。そのため、何らかの外部ノイズの影響によって電源配線21や接地配線22の電位が変動したとしても、容量カップリングによってボディ領域11,12の電位が変動することはない。従って、半導体装置の動作周波数が高くなった場合であっても、ボディ領域11,12の電位の変動に起因する誤動作を適切に防止することができる。実施の形態4.図21は、本発明の実施の形態4に係る半導体装置の構造を示す上面図であり、図22は、図21に示した半導体装置の、ラインL4に沿った位置における断面構造を示す断面図である。但し、図21においてはサイドウォール8の記載を省略している。図21,22に示すように本実施の形態4に係る半導体装置は、完全分離部分58を有する素子分離絶縁膜5を挟んで互いに隣接して形成された、2つのCMOS55,56を備えている。図22に示した完全分離部分58は、図21に示した完全分離領域57内に形成されている。CMOS55の有する動作しきい値電圧は、CMOS56の有する動作しきい値電圧よりも低く、CMOS55,56の動作時において、CMOS55からの発熱量はCMOS56からの発熱量よりも大きい。素子分離絶縁膜5の完全分離部分58は、図6に示した上記実施の形態1に係る半導体装置の製造方法と同様の方法によって形成することができる。例えば、ポジ型のフォトレジストを全面に塗布した後、完全分離部分58の形成予定領域の上方が開口したマスクパターンを有するフォトマスクを用いてフォトレジストを露光し、その後、露光された部分のフォトレジストを現像液によって溶解除去する。これにより、完全分離部分58の形成予定領域の上方に開口パターンを有するフォトレジスト34を形成する。なお、本実施の形態4に係る発明を、上記実施の形態1~3に係る発明に組み合わせて適用することも可能である。このように本実施の形態4に係る半導体装置によれば、動作しきい値電圧が互いに異なる2つのCMOS55,56が互いに隣接して形成されている半導体装置において、その2つのCMOS55,56の間には、部分分離型の素子分離絶縁膜ではなく、完全分離部分58を有する素子分離絶縁膜5、即ち完全分離型の素子分離絶縁膜が形成されている。従って、CMOS55において発生した熱がCMOS56に伝導することを抑制することができるため、その熱によってCMOS56の動作が不安定になることを適切に防止することができる。実施の形態5.図23は、本発明の実施の形態5に係る半導体装置の構造を示す上面図であり、図24は、図23に示した半導体装置の、ラインL5に沿った位置における断面構造を示す断面図である。但し、図23においてはサイドウォール8の記載を省略している。図23,24に示すように本実施の形態5に係る半導体装置は、完全分離部分63を有する素子分離絶縁膜5を挟んで互いに隣接して形成された、2つのCMOS60,61を備えている。図24に示した完全分離部分63は、図23に示した完全分離領域62内に形成されている。CMOS60,61の動作周波数は互いに異なり、ここでは、CMOS60の動作周波数が、CMOS61の動作周波数よりも高いものとする。素子分離絶縁膜5の完全分離部分63は、図6に示した上記実施の形態1に係る半導体装置の製造方法と同様の方法によって形成することができる。例えば、ポジ型のフォトレジストを全面に塗布した後、完全分離部分63の形成予定領域の上方が開口したマスクパターンを有するフォトマスクを用いてフォトレジストを露光し、その後、露光された部分のフォトレジストを現像液によって溶解除去する。これにより、完全分離部分63の形成予定領域の上方に開口パターンを有するフォトレジスト34を形成する。なお、本実施の形態5に係る発明を、上記実施の形態1~3に係る発明に組み合わせて適用することも可能である。このように本実施の形態5に係る半導体装置によれば、動作周波数が互いに異なる2つのCMOS60,61が互いに隣接して形成されている半導体装置において、その2つのCMOS60,61の間には、部分分離型の素子分離絶縁膜ではなく、完全分離部分63を有する素子分離絶縁膜5、即ち完全分離型の素子分離絶縁膜が形成されている。動作周波数が高いCMOS60ではボディ電位の変化が大きく、逆に動作周波数が低いCMOS61ではボディ電位の変化が小さい。従って、CMOS60,61の間に部分分離型の素子分離絶縁膜が形成されている場合は、CMOS60,61の各ボディ電位が、部分分離型の素子分離絶縁膜5と絶縁層3との間のシリコン層4を介して互いに影響を及ぼし合う。その結果、アナログ回路やRF回路等のように微妙な電流の大きさによって回路動作が決定される回路においては、ボディ電位の相互影響に起因する微小な特性の変化が、回路の特性自体に大きな影響を及ぼす。これに対して、本実施の形態5に係る半導体装置によれば、CMOS60,61の間には完全分離型の素子分離絶縁膜が形成されているため、上記のようにCMOS60,61の各ボディ電位が互いに影響を及ぼし合うことを適切に防止することができる。実施の形態6.図25は、本発明の実施の形態6に係る半導体装置の構造を示す上面図であり、図26は、図25に示した半導体装置の、ラインL6に沿った位置における断面構造を示す断面図である。但し、図25においては説明の都合上、層間絶縁膜13,20及びサイドウォール8の記載を省略している。図25,26に示すように本実施の形態6に係る半導体装置は、図1,2に示した上記実施の形態1に係る半導体装置を基礎として、電源配線21の下方に形成されていた完全分離部分23の代わりに、CMOSの信号入力配線である配線19の下方に完全分離部分66を形成したものである。但し、完全分離部分66とともに、図1に示した完全分離部分23や図17に示した完全分離部分51を併せて形成してもよい。図26に示した完全分離部分66は、図25に示した完全分離領域65内に形成されている。本実施の形態6に係る半導体装置のその他の構造は、上記実施の形態1に係る半導体装置の構造と同様である。本実施の形態6に係る半導体装置は、図3~16において工程順に示した上記実施の形態1に係る半導体装置の製造方法を基礎として、図6に示した工程で使用するフォトマスクのマスクパターンを変更することによって形成することができる。例えば、ポジ型のフォトレジストを全面に塗布した後、完全分離部分66の形成予定領域の上方が開口したマスクパターンを有するフォトマスクを用いてフォトレジストを露光し、その後、露光された部分のフォトレジストを現像液によって溶解除去する。これにより、完全分離部分66の形成予定領域の上方に開口パターンを有するフォトレジスト34を形成する。このように本実施の形態6に係る半導体装置によれば、配線19の下方には、完全分離部分66を有する素子分離絶縁膜5、即ち完全分離型の素子分離絶縁膜が形成されている。そのため、CMOSへの入力信号にゆらぎが生じたとしても、そのゆらぎに起因してボディ電位が変化することを抑制することができる。従って、特にアナログ回路やRF回路に関して、ドレイン電流Idの線形性が求められる領域において、このボディ電位の変化に起因するドレイン電流Idの変動を抑制できるため、回路特性の向上を図ることができる。なお、図25,26では、ポリシリコンから成るゲート電極7と、アルミから成る入力用の配線19とがコンタクトホール18を介して互いに接続されているタイプの半導体装置を示したが、いずれもポリシリコンから成るゲート電極7及び入力用の配線19が一体として形成されているタイプの半導体装置であっても、配線19の下方に完全分離型の素子分離絶縁膜を形成することによって、上記と同様の効果が得られる。実施の形態7.本実施の形態7では、上記実施の形態1~3,6に係る半導体装置、あるいは後述する実施の形態10~12に係る半導体装置のように、素子分離絶縁膜の完全分離部分が配線の下方に形成されている半導体装置の製造方法に関して、その完全分離部分を形成する際に使用されるフォトマスクのマスクパターンの自動生成方法を提案する。図27~29は、本発明の実施の形態7に係るマスクパターンの生成方法を説明するための概念図である。図27Aに示すように、設計段階で作成される配線レイアウト70には、配線形成領域71及び配線非形成領域72が、それぞれ2値論理の1及び0として表されている。本実施の形態7では、この配線レイアウト70を参照することによって、フォトマスクのマスクパターンを自動生成する。以下、ポジ型のフォトレジストを形成する場合を例にとり、具体的に説明する。まず、配線レイアウト70に表されている論理を反転することにより、マスクパターン生成のための設計レイアウト図示しないを生成する。このようにして生成された設計レイアウトには、マスクパターンの開口部分及び非開口部分が、それぞれ2値論理の0及び1として表されている。そして、この設計レイアウトに基づいてフォトマスクを作製する。図27Bに示すように、作製されたフォトマスク73は、配線レイアウト70の配線形成領域71に対応する開口部74と、配線非形成領域72に対応する非開口部75とを有している。以下、上記したマスクパターンの自動生成方法を、本発明に係る半導体装置の製造方法に適用する方法について説明する。図28には、上記実施の形態1~3,6に係る半導体装置に対応するCMOSレイアウト76が示されている。まず、このCMOSレイアウト76内で、完全分離部分の形成を禁止する禁止領域77を指定する。具体的には、ソースドレイン領域27,28やボディ領域11,12等を含む、CMOSの形成領域の周辺を禁止領域77として指定する。次に、図1に示した電源配線21、接地配線22、及び配線19,26に関する配線レイアウトと、禁止領域77が指定されたCMOSレイアウト76とを参照することにより、禁止領域77以外の領域において、上記マスクパターンの自動生成方法を適用して、図6に示した工程でフォトレジストを露光する際に使用されるフォトマスクを作製する。その後、上記実施の形態1で説明した方法によって、完全分離部分及び部分分離部分を有する素子分離絶縁膜を形成する。図29には、このようにして形成された素子分離絶縁膜の分離パターン78のうち、完全分離部分が形成されている箇所のみが完全分離領域79として示されている。図29によると、CMOSレイアウト76の禁止領域77以外の領域において、電源配線21、接地配線22、及び配線19,26の下方に、完全分離領域79がそれぞれ形成されていることが分かる。以上の説明では、配線レイアウト70に表されている論理を単に反転することにより設計レイアウトを生成した結果、完全分離部分の幅は配線の幅に等しかった。ここでは、上記マスクパターンの自動生成方法を基礎として、配線の幅よりも広い幅の完全分離部分を形成する方法について説明する。図30,31は、本発明の実施の形態7に係る他のマスクパターンの生成方法を説明するための概念図である。図30Aに示されるように、配線レイアウト70には、幅がW1の配線形成領域71が表されている。設計レイアウトを生成する際には、配線形成領域71の幅をW2>W1とみなして即ち配線幅にオーバーサイズを施して、配線レイアウト70の論理を反転する。図30Bに示されるように、このようにして生成された設計レイアウト81には、幅がW2の開口部分82と、その他の非開口部分83とが表されている。そして、この設計レイアウト81に基づいてフォトマスクを作製する。図30Cに示すように、作製されたフォトマスク84は、設計レイアウト81の開口部分82に対応する、幅がW2の開口部85と、設計レイアウト81の非開口部分83に対応する非開口部86とを有している。図31には、上記他のマスクパターンの生成方法を本発明に係る半導体装置の製造方法に適用した結果が示されている。図31に示した分離パターン87と図29に示した分離パターン78とを比較すると、分離パターン78の完全分離領域79の幅に比べて、分離パターン87の完全分離領域88の幅の方が広くなっていることが分かる。なお、設計レイアウトを生成する際に配線幅にアンダーサイズを施すことにより、完全分離部分の幅を、配線の実際の幅よりも狭く設定することも可能である。このように本実施の形態7に係るマスクパターンの生成方法によれば、素子分離絶縁膜の完全分離部分を配線の下方に形成する半導体装置の製造方法において、配線レイアウトを参照することにより、完全分離部分を形成する際に使用されるフォトマスクのマスクパターンを容易に生成することができる。実施の形態8.図32は、本発明の実施の形態8に係る半導体装置の構造を示す上面図であり、図33は、図32に示した半導体装置の、ラインL7に沿った位置における断面構造を示す断面図である。ICチップ90の中央部には、上記各実施の形態1~6に係る半導体装置が、LSI91として作り込まれている。また、ICチップ90の周縁部には、LSI91と外部素子とを電気的に接続するための、アルミニウム等から成る複数のボンディングパッド92が並んで配置されている。ボンディングパッド92は、層間絶縁膜20上に形成されている。また、本実施の形態8に係る半導体装置は、ボンディングパッド92が形成されている領域の下方において、シリコン層4の上面から絶縁層3の上面に達して形成された、完全分離部分95を有する素子分離絶縁膜5を備えている。図33に示した完全分離部分95は、図32に示した完全分離領域94内に形成されている。本実施の形態8に係る半導体装置は、図3~16において工程順に示した上記実施の形態1に係る半導体装置の製造方法を基礎として、図6に示した工程で使用するフォトマスクのマスクパターンを変更することによって形成することができる。例えば、ポジ型のフォトレジストを全面に塗布した後、完全分離部分95の形成予定領域の上方が開口したマスクパターンを有するフォトマスクを用いてフォトレジストを露光し、その後、露光された部分のフォトレジストを現像液によって溶解除去する。これにより、完全分離部分95の形成予定領域の上方に開口パターンを有するフォトレジスト34を形成する。このように本実施の形態8に係る半導体装置によれば、ボンディングパッド92の下方には、完全分離部分95を有する素子分離絶縁膜5、即ち完全分離型の素子分離絶縁膜が形成されている。そのため、何らかのノイズが外部素子からボンディングパッド92を介してICチップ90に伝わってきた場合であっても、そのノイズに起因するボディ電位の変動を適切に防止することができる。その結果、アナログ回路やRF回路における線形性を向上することが可能となる。実施の形態9.図34は、本発明の実施の形態9に係る半導体装置の構造を示す上面図であり、図35は、図34に示した半導体装置の、ラインL8に沿った位置における断面構造を示す断面図である。但し、図34においては説明の都合上、層間絶縁膜13,20及びサイドウォール8の記載を省略している。図34,35に示すように本実施の形態9に係る半導体装置は、図1,2に示した上記実施の形態1に係る半導体装置を基礎として、完全分離部分23を形成する代わりに、n型の低濃度不純物領域98を形成したものである。低濃度不純物領域98は、電源配線21の下方において、パーシャルトレンチ型の素子分離絶縁膜5の底面と絶縁層3の上面との間のシリコン層4内に形成されている。図35に示した低濃度不純物領域98は、図34に示した高抵抗領域97内に形成されている。本実施の形態9に係る半導体装置のその他の構造は、上記実施の形態1に係る半導体装置の構造と同様である。なお、以上の説明では、図1,2に示した上記実施の形態1に係る半導体装置を基礎として本実施の形態9に係る発明を適用する場合について説明したが、これに限らず、上記実施の形態2,3に係る発明を基礎として本実施の形態9に係る発明を適用することも可能である。この場合、接地配線22の下方において、完全分離部分51を形成する代わりに、パーシャルトレンチ型の素子分離絶縁膜5の底面と絶縁層3の上面との間のシリコン層4内に、p型の低濃度不純物領域を形成すればよい。このように本実施の形態9に係る半導体装置によれば、電源配線21の下方にn型の低濃度不純物領域98を形成した。低濃度不純物領域98は例えば不純物導入領域10よりも抵抗値が高く、絶縁体に近い性質を有する。そのため、何らかの外部ノイズの影響によって電源配線21の電位が変動した場合であっても、低濃度不純物領域98と電源配線21との間で容量カップリングは生じにくい。従って、電源配線21の電位の変動に起因するボディ領域11の電位の変動を抑制でき、その結果、アナログ回路やRF回路における線形性を向上することが可能となる。実施の形態10.図36は、本発明の実施の形態10に係る半導体装置の構造を示す上面図であり、図37,38はそれぞれ、図10に示した半導体装置の、ラインL9,L10に沿った位置における断面構造を示す断面図である。但し、図36においては説明の都合上、層間絶縁膜131及びサイドウォール8の記載を省略している。図36に示すように本実施の形態10に係る半導体装置は、ゲート電極7とソースドレイン領域28とを有するNMOSを備えている。ゲート電極7には配線19a1が、ソースドレイン領域28には配線19b1が、それぞれ接続されている。ゲート電極7に接続される配線、及びソースドレイン領域28に接続される配線は、実際には多層配線構造を成している。配線19a1,19b1は、上記多層配線構造を構成する複数の配線層のうち、最もSOI基板1の近くに形成されている最下層の第1層配線である。また、配線19a1,19b1はいずれも、アルミニウム等の金属から成る配線である。図37を参照して、NMOS及び素子分離絶縁膜5上には、層間絶縁膜131が形成されている。配線19a1は、層間絶縁膜131上に形成されている。また、配線19a1は、層間絶縁膜131内に選択的に形成され、内部が導体プラグで充填されたコンタクトホール18a1を介して、ゲート電極7に接続されている。配線19a1の下方において、素子分離絶縁膜5には、絶縁層3の上面に達する完全分離部分66aが形成されている。換言すれば、図37に示した半導体装置は、第1層配線である配線19a1の下方において、シリコン層4の上面から絶縁層3の上面に達して形成された完全分離型の素子分離絶縁膜を備えている。図37に示した完全分離部分66aは、図36に示した完全分離領域65a内に形成されている。図38を参照して、配線19b1は、層間絶縁膜131上に形成されている。また、配線19b1は、層間絶縁膜131内にそれぞれ選択的に形成され、内部が導体プラグで充填されたコンタクトホール18b1を介して、ソースドレイン領域28にそれぞれ接続されている。配線19b1の下方において、素子分離絶縁膜5には、絶縁層3の上面に達する完全分離部分66bが形成されている。換言すれば、図38に示した半導体装置は、第1層配線である配線19b1の下方において、シリコン層4の上面から絶縁層3の上面に達して形成された完全分離型の素子分離絶縁膜を備えている。図38に示した完全分離部分66bは、図36に示した完全分離領域65b内に形成されている。図39は、本発明の実施の形態10に係る半導体装置の他の構造を示す上面図であり、図40,41はそれぞれ、図39に示した半導体装置の、ラインL11,L12に沿った位置における断面構造を示す断面図である。但し、図39においては説明の都合上、層間絶縁膜131,132及びサイドウォール8の記載を省略している。図39に示す半導体装置は、図36に示した半導体装置を基礎として、配線19aに接続された配線19a2、及び配線19b1に接続された配線19b2をさらに備えたものである。上記のように、ゲート電極7に接続される配線、及びソースドレイン領域28に接続される配線は、実際には多層配線構造を成している。配線19a2,19b2は、上記多層配線構造を構成する複数の配線層のうち、第1層配線である配線19a1,19b1の次にSOI基板1の近くに形成されている第2層配線である。また、配線19a2,19b2はいずれも、アルミニウム等の金属から成る配線である。図40を参照して、配線19a1及び層間絶縁膜131上には、層間絶縁膜132が形成されている。配線19a2は、層間絶縁膜132上に形成されている。また、配線19a2は、層間絶縁膜132内に選択的に形成され、内部が導体プラグで充填されたコンタクトホール18a2を介して、配線19a1に接続されている。配線19a1,19a2の下方において、素子分離絶縁膜5には、絶縁層3の上面に達する完全分離部分66cが形成されている。換言すれば、図40に示した半導体装置は、第1層配線である配線19a1及び第2層配線である配線19a2の下方において、シリコン層4の上面から絶縁層3の上面に達して形成された完全分離型の素子分離絶縁膜を備えている。図40に示した完全分離部分66cは、図39に示した完全分離領域65c内に形成されている。図41を参照して、配線19b1及び層間絶縁膜131上には、層間絶縁膜132が形成されている。配線19b2は、層間絶縁膜132上に形成されている。また、配線19b2は、層間絶縁膜132内に選択的に形成され、内部が導体プラグで充填されたコンタクトホール18b2を介して、配線19b1に接続されている。配線19b1,19b2の下方において、素子分離絶縁膜5には、絶縁層3の上面に達する完全分離部分66dが形成されている。換言すれば、図41に示した半導体装置は、第1層配線である配線19b1及び第2層配線である配線19b2の下方において、シリコン層4の上面から絶縁層3の上面に達して形成された完全分離型の素子分離絶縁膜を備えている。図41に示した完全分離部分66dは、図39に示した完全分離領域65d内に形成されている。このように本実施の形態10に係る半導体装置によれば、第1層配線の下方、あるいは第1層配線及び第2層配線の下方には、シリコン層4のシリコン部分ではなく、完全分離部分66a~66dを有する素子分離絶縁膜5、即ち完全分離型の素子分離絶縁膜が形成されている。そのため、何らかの外部ノイズの影響によって配線19a1,19b1、あるいは配線19a1,19b1,19a2,19b2の電位が変動したとしても、容量カップリングによってトランジスタのボディ領域の電位が変動することはない。従って、半導体装置の動作周波数が高くなった場合であっても、ボディ領域の電位の変動に起因する誤動作を適切に防止することができる。特に本実施の形態10に係る半導体装置においては、ボディ領域の電位に対して影響を及ぼしやすい、多層配線構造の下層配線第1層配線、あるいは第1層配線及び第2層配線の下方において、完全分離型の素子分離絶縁膜が形成されている。そのため、上記誤動作を防止する効果は大きい。但し、多層配線構造の下層配線の下方のみならず、上層配線の下方においても完全分離型の素子分離絶縁膜を形成してもよく、これにより、上記誤動作を防止する効果がさらに大きくなる。実施の形態11.図42は、本発明の実施の形態11に係る半導体装置の構造を示す上面図である。ICチップ90は、GHzオーダー以上の高い動作周波数で動作する回路が作り込まれた高速動作部90bと、いずれもGHzオーダー未満の動作周波数で動作する回路が作り込まれた低速動作部90a及び中速動作部90cとを備えている。ここで、GHzオーダー以上の動作周波数で動作するとは、例えば図36において、配線19a1にGHzオーダー以上の周波数の信号が通るということに等しい。そして、高速動作部90b、低速動作部90a、及び中速動作部90cのうち、高速動作部90bに関して、上記実施の形態10に係る発明が適用されている。即ち、高速動作部90bにおいては、多層配線構造の下層配線の下方において、完全分離型の素子分離絶縁膜が形成されており、低速動作部90a及び中速動作部90cにおいては、多層配線構造の下層配線の下方において、部分分離型の素子分離絶縁膜が形成されている。但し、少なくとも高速動作部90bに関して上記実施の形態10に係る発明が適用されていればよく、高速動作部90b、低速動作部90a、及び中速動作部90cの全てに関して上記実施の形態10に係る発明を適用してもよい。一般的に、高い動作周波数で動作する回路は、低い動作周波数で動作する回路に比べてノイズの影響を受けやすい。これに対して本実施の形態11に係る半導体装置によれば、ICチップ90が備える高速動作部90b、低速動作部90a、及び中速動作部90cのうち、少なくとも高速動作部90bにおいて、多層配線構造の下層配線の下方に完全分離型の素子分離絶縁膜が形成されている。従って、本実施の形態11に係る半導体装置によれば、ノイズの影響を受けやすい高速動作部90bの回路を、安定に動作させることができる。また、図43は、本発明の実施の形態11に係る半導体装置の他の構造を示す上面図である。図43に示した半導体装置は、図42に示した半導体装置を基礎として、高速動作部90bを取り囲む完全分離領域94bをさらに備えたものである。あるいは、高速動作部90b内において多層配線構造の下層配線の下方に完全分離型の素子分離絶縁膜を形成することなく、高速動作部90bを取り囲む完全分離領域94bを形成してもよい。完全分離領域94b内即ち、図43においてハッチングを施した部分には、完全分離型の素子分離絶縁膜が形成されている。このように、高速動作部90bの周囲に完全分離型の素子分離絶縁膜を形成することにより、低速動作部90aや中速動作部90cにおけるボディ領域の電位が、高速動作部90bにおけるボディ領域の電位の変動による影響を受けることを回避できる。実施の形態12.図44は、本発明の実施の形態12に係る半導体装置の構造を示す上面図である。ICチップ90は、外部装置図示しないに接続された複数のボンディングパッド92aと、配線152aを介してボンディングパッド92aに接続された入力バッファ回路151aと、配線153aを介して入力バッファ回路151aに接続された内部処理回路150と、配線153bを介して内部処理回路150に接続された出力バッファ回路151bと、配線152bを介して出力バッファ回路151bに接続された複数のボンディングパッド92bとを備えている。ボンディングパッド92bは外部装置図示しないに接続されている。また、入力バッファ回路151a及び出力バッファ回路151bは、シリコン層4内において、部分分離型の素子分離絶縁膜5によって規定される素子形成領域内に形成されている。図45は、ボンディングパッド92aと入力バッファ回路151aとの接続部分を拡大して示す上面図であり、図46は、図45に示した半導体装置の、ラインL13に沿った位置における断面構造を示す断面図である。但し、図45においては説明の都合上、層間絶縁膜155~157の記載を省略している。図45を参照して、入力バッファ回路151aは、一対のp形のソースドレイン領域27を有するPMOSと、一対のn形のソースドレイン領域28を有するNMOSと、PMOS及びNMOSに共通のゲート電極7とを有するCMOSを備えている。一対のソースドレイン領域27の一方は配線15に、他方は配線153aに、それぞれ接続されている。また、一対のソースドレイン領域28の一方は配線17に、他方は配線153aに、それぞれ接続されている。ゲート電極7は配線152a1の一端に、配線152a1の他端は配線152a2の一端に、配線152a2の他端は配線152a3の一端に、配線152a3の他端はボンディングパッド92aに、それぞれ接続されている。配線152a1~152a3は、いずれもアルミニウム等の金属から成る配線である。図46を参照して、ゲート電極7は素子分離絶縁膜5上に形成されている。ゲート電極7及び素子分離絶縁膜5上には層間絶縁膜155が形成されており、配線152a1,153aは層間絶縁膜155上に形成されている。配線152a1は、層間絶縁膜155内に選択的に形成され、内部が導体プラグで充填されたコンタクトホール154a1を介して、ゲート電極7に接続されている。配線152a1,153a及び層間絶縁膜155上には層間絶縁膜156が形成されており、配線152a2は層間絶縁膜156上に形成されている。配線152a2は、層間絶縁膜156内に選択的に形成され、内部が導体プラグで充填されたコンタクトホール154a2を介して、配線152a1に接続されている。配線152a2及び層間絶縁膜156上には層間絶縁膜157が形成されており、ボンディングパッド92a及び配線152a3は層間絶縁膜157上に形成されている。配線152a3は、層間絶縁膜157内に選択的に形成され、内部が導体プラグで充填されたコンタクトホール154a3を介して、配線152a2に接続されている。配線152a1~152a3の下方において、素子分離絶縁膜5には、絶縁層3の上面に達する完全分離部分95aが形成されている。換言すれば、図46に示した半導体装置は、ボンディングパッド92aと入力バッファ回路151aとの間を繋ぐ配線152a1~152a3の下方において、シリコン層4の上面から絶縁層3の上面に達して形成された完全分離型の素子分離絶縁膜を備えている。図46に示した完全分離部分95aは、図44,45に示した完全分離領域94a内に形成されている。なお、図45,46に示した例では、ボンディングパッド92aの下方においても、完全分離型の素子分離絶縁膜が形成されている。同様に図44に示した半導体装置は、出力バッファ回路151bとボンディングパッド92bとの間を繋ぐ配線152bの下方において、シリコン層4の上面から絶縁層3の上面に達して形成された完全分離型の素子分離絶縁膜を備えている。即ち、図44に示した完全分離領域94b内には、素子分離絶縁膜5の完全分離部分が形成されている。入力バッファ回路151aは、配線152a及びボンディングパッド92aを介して外部装置に接続されているため、外部装置から入力されるノイズの影響を受けやすい。これに対して本実施の形態12に係る半導体装置によれば、ボンディングパッド92aと入力バッファ回路151aとの間を繋ぐ配線152aの下方には、シリコン層4のシリコン部分ではなく、完全分離型の素子分離絶縁膜が形成されている。従って、本実施の形態12に係る半導体装置によれば、ノイズの影響によって配線152aの電位が変動した場合であっても、それに伴って配線152aの下方のシリコン層4の電位が変動することはない。結果として、外部装置から入力されたノイズの影響が内部処理回路150へ伝搬することを抑制することができる。同様に、出力バッファ回路151bは、配線152b及びボンディングパッド92bを介して外部装置に接続されているため、外部装置から入力されるノイズの影響を受けやすい。これに対して本実施の形態12に係る半導体装置によれば、ボンディングパッド92bと出力バッファ回路151bとの間を繋ぐ配線152bの下方には、シリコン層4のシリコン部分ではなく、完全分離型の素子分離絶縁膜が形成されている。従って、本実施の形態12に係る半導体装置によれば、ノイズの影響によって配線152bの電位が変動した場合であっても、それに伴って配線152bの下方のシリコン層4の電位が変動することはない。結果として、外部装置から入力されたノイズの影響が内部処理回路150へ伝搬することを抑制することができる。なお、配線152aの下方の完全分離形の素子分離絶縁膜、及び配線152bの下方の完全分離型の素子分離絶縁膜は、必ずしも双方を形成する必要はなく、目的とする効果に応じて、いずれか一方のみを形成してもよい。また、図43に示したように、入力バッファ回路151aを取り囲む完全分離型の素子分離絶縁膜をさらに形成してもよい。これにより、入力バッファ回路151aと内部処理回路150との間で、ボディ電位の変動に関する相互影響を無くすことができる。同様に、出力バッファ回路151bを取り囲む完全分離型の素子分離絶縁膜をさらに形成してもよい。これにより、出力バッファ回路151bと内部処理回路150との間で、ボディ電位の変動に関する相互影響を無くすことができる。"