電源電位の異なる第1及び第2の電源にそれぞれ接続する第1及び第2の電源線と、前記第1の電源線と前記第2の電源線との間に接続される出力回路と、前記第1の電源線と前記第2の電源線との間に接続されるノイズキャンセル回路と、を備え、前記出力回路は、入力される信号に応じて出力ノードに前記第1の電源電圧又は前記第2の電源電圧に対応した論理レベルの出力信号を出力し、前記ノイズキャンセル回路は、前記出力回路の前記出力ノードの論理レベルの切替え時に、前記第1の電源線と前記第2の電源線の少なくとも一方に発生する電源の振動ノイズに対して、前記振動ノイズから所定時間遅れて前記振動と逆向きの電源振動を発生し互いに打ち消し合わせる、半導体装置。前記ノイズキャンセル回路は、前記出力回路へ入力される信号を共通に受け、前記出力回路の前記出力ノードの論理レベルの切替え時に、前記出力ノードの論理レベルの切替えタイミングから、前記振動ノイズの振動周期の半周期遅れて前記振動と逆向きの前記電源振動を発生する、請求項1記載の半導体装置。前記ノイズキャンセル回路に対して、遅延量情報と振幅量情報を供給する位相及び振幅調整回路を備え、前記ノイズキャンセル回路は、前記位相及び振幅調整回路からの前記遅延量情報と前記振幅量情報とに基づき、発生する振動の開始の遅延と振幅が可変に設定される回路構成とされる、請求項1又は2記載の半導体装置。前記遅延量情報と、前記振幅量情報は、前記半導体装置と、前記半導体装置を収容するパッケージ、或いは、前記半導体装置と、前記半導体装置を収容するパッケージと、前記パッケージを搭載する基板の給電網の構成に基づき導出されたものである、請求項3記載の半導体装置。前記ノイズキャンセル回路に対して、遅延量情報と振幅量情報を供給する位相及び振幅調整回路を備え、前記ノイズキャンセル回路は、前記出力回路へ入力される前記信号を入力し、前記位相及び振幅調整回路からの前記遅延量情報に基づき、遅延時間が可変され、入力した前記信号を遅延させる遅延調整回路と、前記遅延調整回路で遅延された信号を入力し、出力が前記ノイズキャンセル回路の出力に接続され、前記位相及び振幅調整回路からの振幅量情報に基づき、前記遅延調整回路で遅延された信号の振幅を調整する振幅調整回路と、を備えた、請求項1又は2記載の半導体装置。前記ノイズキャンセル回路の出力には予め定められた所定の容量値の容量が付加されている、請求項5記載の半導体装置。前記遅延調整回路は、前記位相及び振幅調整回路からの前記遅延量情報に基づき、前記振動ノイズの振動周期の半周期相当の遅延時間に設定され、前記振幅調整回路は、前記位相及び振幅調整回路からの前記振幅量情報に基づき、前記出力回路の出力タイミングから前記振動ノイズの振動周期の半周期相当の遅延時間遅れたタイミングで前記ノイズキャンセル回路が動作したときの前記第1の電源線と前記第2の電源線間の貫通電流波形の振幅が、I2=I1×exp-α×Td/2ただし、I1は前記出力回路の出力タイミングでの前記第1の電源線と前記第2の電源線間の貫通電流波形の振幅、expは指数関数、αは減衰定数、Tdは前記振動ノイズの振動周期となるように設定する、請求項5又は6記載の半導体装置。前記振幅調整回路は、前記遅延調整回路の出力を共通に入力し、前記位相及び振幅調整回路からの前記振幅量情報により、それぞれオンオフが制御される複数のスイッチと、前記複数のスイッチの出力に入力が接続され、出力が前記ノイズキャンセル回路の出力に共通に接続された複数のバッファと、を備え、前記複数のバッファの電流駆動能力が互いに異なる、請求項5乃至7のいずれか1項に記載の半導体装置。前記振幅調整回路は、前記遅延調整回路の出力を共通に入力とし、前記位相及び振幅調整回路からの前記振幅量情報によりそれぞれオンオフが制御され、出力が前記ノイズキャンセル回路の出力に共通に接続された複数のクロックドインバータを備え、前記複数のクロックドインバータの電流駆動能力が互いに異なる、請求項5乃至7のいずれか1項に記載の半導体装置。前記遅延調整回路は、前記出力回路へ入力される信号を遅延させる第1の遅延回路列と、前記出力回路へ入力される信号と前記第1の遅延回路列の出力のいずれかを、前記位相及び振幅調整回路からの前記遅延量情報に基づき、選択する第1のセレクタと、前記第1の遅延回路列の出力をさらに遅延させる第2の遅延回路列と、前記第1のセレクタの出力と前記第2の遅延回路列の出力のいずれかを、前記位相及び振幅調整回路からの前記遅延量情報に基づき、選択する第2のセレクタと、を含む、請求項5乃至7のいずれか1項に記載の半導体装置。前記遅延調整回路は、前記出力回路へ入力される信号を遅延させるインバータと、前記インバータの出力に接続され、前記位相及び振幅調整回路からの前記遅延量情報に基づき、容量を可変させる可変容量素子と、を含む、請求項5乃至7のいずれか1項に記載の半導体装置。電源ノイズを測定する測定回路を備え、前記測定回路の測定結果から前記遅延量情報と前記振幅量情報を導出する、請求項3記載の半導体装置。第1及び第2の電源にそれぞれ接続する第1及び第2の電源線と、前記第1の電源線と前記第2の電源線との間に接続され、出力ノードから出力信号を出力する出力回路と、前記出力ノードに入力が接続され、遅延時間が可変に設定される遅延回路と、前記第1の電源線と前記第2の電源線との間に接続され、前記遅延回路の出力を受けるダミー出力回路と、を備え、前記ダミー出力回路は、前記第1の電源線と前記第2の電源線との間に並列に接続された複数の出力バッファを備え、前記複数の出力バッファのうち予め定められた所定個数の出力バッファが活性化される、半導体装置。前記ノイズキャンセル回路として、前記半導体装置内に設けられ、前記第1の電源線と前記第2の電源線との間に接続され、予め定められた所定の入力端子に入力される信号を入力し、前記出力回路からの出力信号の読み出し時には動作しない第2の出力回路を、ノイズキャンセル回路として兼用し、前記出力信号の読み出し時に、前記入力端子と前記第2の出力回路間を非導通とするスイッチを備えた、請求項1乃至4のいずれか1項に記載の半導体装置。予め定められた本数を単位として複数の出力信号が並列に配線される前記単位に対応する複数の前記出力回路に対して1つの前記ノイズキャンセル回路を備えた、請求項1乃至4のいずれか1項に記載の半導体装置。前記単位に対応して並列配置される複数の前記出力回路の列の一端に前記ノイズキャンセル回路を備えた請求項15記載の半導体装置。前記単位に対応する並列配置される複数の前記出力回路の列の中間に1つの前記ノイズキャンセル回路を備えた請求項16記載の半導体装置。以下に関連技術の分析を与える。SSNによる電源ノイズには、A出力信号の切替時に発生するスパイク状のノイズと、B出力回路の給電網のインピーダンス特性により発生する振動ノイズ、の2種がある。関連技術では、ノイズ振幅の大きいスパイク状ノイズをノイズキャンセル回路により低減しているが、高速化に伴い、ジッタへの影響が大きいBの振動ノイズの低減が不可欠となっている。上記特許文献1においては、切り替えと同時に発生するパルス状のノイズAのみを対象としており、Bの振動ノイズのキャンセルはできない。特許文献2においては、LSIの複数の出力についてその出力タイミングを2種類に分割し、切替タイミングをずらしているが、どのようにずらしても、出力バッファのスイッチング時に発生する電源ノイズをキャンセルすることはできない。また、特許文献2には、Bの振動ノイズのキャンセルするための手段は開示されていない。本発明は、上記課題の少なくとも1つの解決を図るために概略以下の構成とされるただし、以下に制限されるものでないことは勿論である。本発明によれば、電源電位の異なる第1及び第2の電源にそれぞれ接続する第1及び第2の電源線と、前記第1の電源線と前記第2の電源線との間に接続され、入力される信号に応じて出力ノードに前記第1の電源電圧又は前記第2の電源電圧に対応した論理レベルの出力信号を出力する出力回路と、前記第1の電源線と前記第2の電源線との間に接続され、前記出力回路の前記出力ノードの論理レベルの切替え時に前記第1の電源線と前記第2の電源線の少なくとも一方に発生する電源の振動ノイズに対して、前記振動ノイズから所定時間遅れて前記振動と逆向きの電源振動を発生し互いに打ち消し合わせるノイズキャンセル回路とを備えた半導体装置が提供される。本発明によれば、出力回路のSSNの振動ノイズの低減を可能としている。本発明によれば、シングルエンド出力信号の高速化の好適とされる。本発明によれば、半導体LSIにおいて、複数の出力回路出力バッファの出力信号が同時にスイッチングすることで起こるSSNによる電源ノイズのうちジッタへの影響が大きい振動ノイズに対して、所定時間遅延させ電源の振動ノイズとほぼ逆向きに振動する振動ノイズを生成する回路を備え、振動ノイズ同士が互い打ち消し合うようにしている。これにより、SSNに起因する信号波形の歪み等、シグナルインテグリティの劣化を防ぎ、例えばシングルエンド形式で伝送される信号の高速伝送を実現可能としている。具体的には、第1、第2の電源線間に接続され、出力回路の出力の切替信号を入力するノイズキャンセル回路において、出力回路の出力信号のスイッチング直後に発生する電源振動ノイズの周期の半周期分遅れて、該電源振動ノイズの振動方向と逆位相で減衰振動させる揺さぶることで、該電源振動ノイズを打ち消し合うようにしている。この結果、出力回路のスイッチング時の振動ノイズの低減を可能としている。なお、本発明は、後述するいくつかの実施形態で説明されるように、複数ビットの並列出力信号の同時切替時に電源ノイズ電源振動ノイズの低減に有効であるが、1本の出力信号の切替時に電源ノイズの低減にも有効であることは勿論である。<実施形態1>図1は、本発明の第1の実施形態の構成を示す図である。半導体LSI1は、第1の電源線15と第2の電源線16間に接続された出力回路出力バッファ12と、第1の電源線15と第2の電源線16間に接続されたノイズキャンセル回路13と、位相及び振幅調整回路14と、を備えている。第1の電源線15は半導体LSI1外部から供給される高電位電源VDDQに接続され、第2の電源線16は半導体LSI1外部から供給される低電位電源VSSQグランドに接続される。前段回路11は半導体LSI1の内部回路出力回路12の前段にある回路であり、出力回路12にデータ信号111を与える。出力回路12は、前段回路11からデータ信号111を受け、出力端子からデータDQ信号17を出力する。なお、特に制限されるものでないが、前段回路11と位相及び振幅調整回路14は、不図示の内部電源電圧降圧電源電圧で駆動される。出力回路12は低振幅内部電源電圧振幅のデータ信号111を受けレベルシフトして出力端子からDQ信号17振幅VDDQ-VSSQを出力する。ノイズキャンセル回路13は、前段回路11からの信号111を入力する入力端子131と、位相及び振幅調整回路14からの信号ノイズキャンセル回路の動作を設定するためのパラメータ141を入力する入力端子132を有する。なお、図1では、単に、簡単のため、出力回路12を1つ備えた構成が示されているが、複数の出力回路12の各々に対してノイズキャンセル回路13を備えた構成としてもよい。あるいは、後述されるいくつかの実施形態のように、複数の出力回路12に対して共通に1つのノイズキャンセル回路13を備えた構成としてもよい。ノイズキャンセル回路13は、位相及び振幅調整回路14からの遅延量情報と振幅量情報に基づき、前段回路11からデータ信号111が入力されたときの動作タイミングや動作時の電源電流量を調整する。これら、遅延量情報や振幅量情報は、図2を用いて後に説明される。ノイズキャンセル回路13は、出力回路12と同様、第1の電源線15と第2の電源線16間に挿入され、遅延時間が可変に設定される可変遅延回路、及び、例えば共振周波数と振幅等が可変の電流駆動回路として構成され、位相及び振幅調整回路14からの遅延量情報と振幅量情報とに基づき、出力回路12の出力信号17のスイッチング時点から、ノイズキャンセル用の振動ノイズの開始時点までの遅延時間、振動の振幅、周波数を可変に設定する。ノイズキャンセル回路13の共振特性は、LSI、パッケージ、あるいは、回路基板PCBPrintedCircuitBoardの給電網のインピーダンス特にインダクタンス成分や、チップの容量例えば出力回路の負荷容量や電源-GND間容量を考慮して、例えばSSNのシミュレーションを実行した結果から、当該給電網に対して、SSNの振動ノイズを打ち消すように設定される。ノイズキャンセル回路13では、前段回路11からの信号111を、遅延量情報の遅延時間振動周期の1/2遅延させ、且つ、振幅量情報に基づき振幅を調整することで、電源振動指数関数的に減衰する振動、振動周期は遅延量情報の遅延時間の2倍を発生させ、出力回路12の出力信号17のスイッチングによるSSNの電源振動ノイズのピークに、ノイズキャンセル回路13で発生した電源振動の谷底が時間的に重なり、且つ、SSNの振動ノイズの谷底に、前記発生した電源振動のピークが時間的に重なるようにすることで、SSNの振動ノイズの最初のピーク又は谷底から直ちに振動が互いに打ち消し合い、電源ノイズがキャンセルされる。なお、ノイズキャンセル回路13に接続する容量Cは、電源に接続するバイパスコンデンサである。容量Cは、オンチップ容量ではなく外部の端子に接続する構成としてもよい。本実施形態において、ノイズキャンセル回路13に設定する遅延量情報、振幅量情報は、半導体LSI1外部から与えるようにしてもよい。この場合、遅延量情報、振幅量情報は、例えば、半導体LSI1内の不図示のモードレジスタセットModeResistorSet:MRSで与える。DRAMでは、各種モードやパラメータ設定のためにモードレジスタを備えている。モードレジスタには、遅延量情報、振幅量情報を保持するビット領域が予め割当てられているものとする。このモードレジスタにパラメータ等を設定するモードレジスタセットコマンドを半導体LSI1に入力することで、遅延量情報、振幅量情報が設定される。なお、モードレジスタは、電源投入時等の初期化やリセット時等に設定される。あるいは、アイドル状態のときモードレジスタの書き換えが可能とされる。位相及び振幅調整回路14は、不図示のモードレジスタに設定された遅延量情報と振幅量情報を保持する記憶部レジスタを備え、保持した遅延量情報と振幅量情報をノイズキャンセル回路13に供給する。あるいは、半導体LSI内部に測定回路オンチップサンプリングオシロスコープ等を設けて電源ノイズを測定し、LSI内部で自動調整セルフアライメントするようにしてもよい。半導体LSI内部で電源波形をモニタする測定回路サンプリングスコープ等を設ける場合、例えばDQ信号のスイッチング時の電源ノイズ波形を観測し、その周期と減衰振動項を、半導体LSI内部のCPU等で定量化するようにしてもよい。あるいは、テスタ等で半導体LSIを動作させ電源波形をモニタし、モニタしたSSNの振動波形から遅延量情報、振幅量情報を取得し、半導体LSIに設定するようにしてもよい。図2は、図1のノイズキャンセル回路13の動作原理を説明する図である。図2のiは、出力回路図1の12の出力信号DQ信号17が複数同時にLowレベルからHighレベルへ切り替わったときに発生する電源電圧波形SSN波形を示している。図2のiに示したように、SSN波形は、出力回路12の出力信号17の切り替え時に発生するスパイク状のノイズAと、出力回路12が接続されている給電網のインピーダンス特性に応じて生ずる振動ノイズBの重ね合わせで表現される。振動ノイズBは、給電網のインピーダンスにおける反共振特性そのほとんどは、LC並列共振共振周波数=1/2π√LCでは外から見たインピーダンスは理論上無限大となるにより、その波形が決まる。電源の振動ノイズBの波形は、一定周期=Tdで振動し、指数関数的に減衰していくexp-αt:αは減衰定数、tは時間。図2のiに示す例では、振動ノイズBの振幅の谷底を結んだ線包絡線は、指数関数-kexp-αtただし、kは正の定数で近似される。同様に、振動ノイズBのピークを結んだ線包絡線は指数関数kexp-αtで近似される。これら周期Tdと減衰定数αは、給電網の特性インダクタンスとキャパシタンス等に依存する。このため、LSI半導体、パッケージQFPQuadFlatPackage、CSPChipSizePackage等、基板PCBを変更しない限り、周期Tdと減衰定数αは変わらない。すなわち、LSI、パッケージ、基板が同一の場合、基本的に、周期Tdと減衰定数αは同一である。本実施形態においては、ノイズキャンセル回路13は、出力回路12の同時スイッチングにより電源に発生した振動ノイズを利用して該振動ノイズの振動を打ち消し合わせる。すなわち、電源に発生した振動ノイズを打ち消す振動ノイズを発生させて打ち消し合わせる。具体的には、ノイズキャンセル回路13は、図2のiiに模式的に示すように、電源の振動ノイズに対応する電力波形を発生する回路電力を操作する回路を備え、該振動ノイズ波形の発生タイミングを、図2のiiiに示すように、半周期Td/2だけずらし、振動の振幅をexp{-αTd/2}倍した波形図2のivのCで表される電力をもとの振動ノイズBに重畳させるぶつける。すると、図2のvに示すように、もとの振動ノイズB生成した振動ノイズCから、電源電圧は、Td/2以降、一定値に制御された波形電力波形となる。図8は、本実施形態において、SSNのシミュレーション結果からノイズキャンセル回路13の共振特性を決定する方法の一例を説明するための図である。ノイズキャンセル回路13の共振特性の決定において、出力回路12のノイズ特性が重要である。図8では、単に図面明確化のため、ノイズキャンセル回路13は図示されていない。まず、出力回路12のノイズ特性について説明する。出力回路12DQ用出力回路、DQ出力バッファともいうにおいて、端子Inの入力信号前段回路11の出力のLowからHighあるいはHighからLowへの切替時、出力回路12内の不図示のCMOSバッファを形成するNMOSトランジスタとPMOSトランジスタに貫通電流電源VDDQからVSSQへNMOSトランジスタとPMOSトランジスタを介して流れる電流が流れることで、VDDQ-VSSQ間に電流が流れる。この電流は、出力回路12のVDDQ-VSSQ端子間のインピーダンスにより、その波形が決まる。具体的には、主にパッケージPKGと基板PCBのVDDQ、VSSQの電源配線にそれぞれ寄生するインダクタンスLv、Lgと、チップ内部のオンチップ容量Cの間で起こるLC並列共振が、この電流波形の形状を決め、減衰振動の波形をとる。この電流は、VDDQ配線15、VSSQ配線16に流れると共に、出力回路12へも回り込み、出力信号波形を乱すノイズとなる。この電流による振動ノイズの共振角周波数ωdは、ωd=1/√{LvLg×C}で決まる。この共振各周波数ωdから、ノイズキャンセル回路13が前段回路11からの信号111を遅延する遅延時間、即ち、遅延量情報により指定される遅延時間は、Td=2π/ωdと求めることができる。一方、図2で示した減衰定数αは、給電系を構成するR、L、Cの3つのパラメータで決まる。具体的には、主にパッケージPKGと基板PCBのVDDQ、VSSQの電源配線にそれぞれ寄生する抵抗Rv、Rg、チップ内部のオンチップ容量C、チップ内部の電源幹線VDDQ、VSSQそれぞれの寄生抵抗Roncより、減衰定数αは、α≒1/2×C×RpRp=RvRg×Ronc/{RvRgRonc}と近似することができる。本実施形態においては、この近似が精度よく成り立つため、SSNのシミュレーションから主にパッケージPKGと基板PCBのVDDQ、VSSQの電源配線にそれぞれ寄生する抵抗Rv、Rg、チップ内部のオンチップ容量C、チップ内部の電源幹線VDDQ、VSSQそれぞれの寄生抵抗Roncを求めることで、減衰定数αを求めることができる。定性的には、LC並列回路に対し、並列に入る抵抗成分は、その値が小さいほどαを小さくし、直列に入る抵抗は、その値が大きいほどαを小さくする。ノイズキャンセル回路13が動作することで電源幹線VDDQ-VSSQ間に発生させるべき貫通電流I2の大きさは、出力回路12が動作したときに電源幹線VDDQ-VSSQ間に発生する貫通電流I1の大きさをシミュレーションにより求め、I2=I1×exp-α×Td/2から求めることができる。このように、SSNシミュレーションによって、主にパッケージPKGと基板PCBのVDDQ、VSSQの電源配線にそれぞれ寄生するインダクタンスLv、Lg、チップ内部のオンチップ容量C、主にパッケージPKGと基板PCBのVDDQ、VSSQの電源幹線にそれぞれ寄生する抵抗Rv、Rg、チップ内部の電源幹線VDDQ、VSSQそれぞれの寄生抵抗Ronc、及び、出力回路12が動作したときに電源幹線VDDQ-VSSQ間に発生する貫通電流I1を求めることにより、ノイズキャンセル回路13の共振特性を決定することができる。決定された共振特性は、遅延量情報及び振幅量情報として、ノイズキャンセル回路13に供給される。図7に、第1の実施形態のタイミングチャートの一例を示す。図1の出力回路12DQ出力バッファの出力タイミングに合わせて一定の遅延時間経過後に、ノイズキャンセル回路13ノイズキャンセル用ダミーバッファを動作させる。ノイズキャンセル回路13ノイズキャンセル用ダミーバッファの出力タイミングは、出力回路12DQ出力バッファの出力タイミングに対して、図2のTd/2だけ遅延させたものである。出力回路12DQ出力バッファの出力タイミングからTd/2遅れたタイミングでノイズキャンセル回路13ノイズキャンセル用ダミーバッファが動作したときのVDDQ-VSSQ間の貫通電流波形の振幅I2は、I2=I1×exp-α×Td/2となるように設定する。なお、電源幹線VDDQ-VSSQ間の貫通電流は、VDDQ-VSSQ間に接続されるCMOSバッファのPMOSトランジスタとNMOSトランジスタが同時にオン状態となり電源幹線VDDQ-VSSQ間に流れる電流である。図9は、図1に示した第1の実施形態の具体的な一例実施例を説明する図である。図9の実施例では、図1の出力回路12とノイズキャンセル回路13をそれぞれDQ用出力回路12Aとダミーバッファ13Aとしている。また前段回路11からDQ用出力回路12Aへ入力されるデータ信号111をIn、前段回路11からダミーバッファ13Aへ入力されるデータ信号111をInDとしている。ダミーバッファ13Aへは、Lowレベルでアクティブとなるダミーバッファイネーブル信号/DEが入力される。ダミーバッファ13Aは、DQ用出力回路12Aと電源VDDQ、VSSQと、前段回路11から出力される論理信号の入力InDを共有し、ダミー出力端子ODとパラメータ設定用のシリアルナンバー信号入力用端子SN、及び、ダミーバッファイネーブル信号端子/DELowレベルでアクティブを有している。ダミー出力端子ODは数pFの容量に接続されている。これは、DQ用出力回路12Aの接続先の配線とさらにその先に接続されるレシーバの負荷容量不図示と同程度のものである。ダミーバッファ13Aを活性化させる場合動作させる場合、端子/DEにLowレベルを与える。ダミーバッファ13Aを非活性状態とする場合、端子/DEにHighレベルを与える。ダミーバッファ13Aに対して位相及び振幅調整量情報SNを出力する位相及び振幅調整回路14は、例えば図2や図7に示した遅延量Td/2と、振幅量の情報例えば図7に示した貫通電流の電流振幅情報を、ダミーバッファ13Aの使用時に与える。位相及び振幅調整回路14では、基板に半導体LSI1を塔載した状態で決めた位相及び振幅量の調整量を、位相及び振幅調整回路14内の不図示のレジスタ等に記憶するようにしてもよい。この場合、位相及び振幅量の調整量は、半導体LSI1内のモードレジスタ不図示等を利用して外部から与えモードレジスタに位相及び振幅量の調整量の情報を設定するコマンドを基板に搭載された半導体LSIに与える、該モードレジスタの値を受け取り位相及び振幅調整回路14内のレジスタ等で保持するようにしてもよい。図10は、図9のダミーバッファ13Aの具体的な回路構成の一例を示す図である。図10に示すように、入力信号端子として、ダミー出力端子OD、パラメータ設定用のシリアルナンバー信号入力用端子SN、ダミーバッファイネーブル信号端子/DE、及び、データ入力端子InDを有する。内部のCMOSバッファ135の電源はDQ用出力回路12Aと同様、VDDQ、VSSQに接続されている。図9のシリアルナンバー信号SNは、振幅調整用の制御信号SN_A<2:0>3ビット信号と、遅延調整用の制御信号SN_D<2:0>3ビット信号に分けられている。ダミーバッファ13Aは、データ入力端子InDの信号の通過を制御するトランスミッションゲートTG134と、トランスミッションゲート134の出力に接続された遅延調整回路133と、遅延調整回路133の出力に接続されたトランスミッションゲートTG1~TG3134、134_1~134_3と、トランスミッションゲートTG1~TG3134、134_1~134_3の出力を入力に受け、出力がダミー出力端子ODに接続され、互いにゲート幅Wの異なるCMOSバッファ135_1、135_2、135_3を有する振幅調整回路136を備えている。トランスミッションゲートTG134は、並列接続されたPMOSトランジスタPM0とNMOSトランジスタNM0を備え、制御信号ダミーバッファイネーブル信号/DEをインバータINVで反転した信号がNMOSトランジスタNM0のゲートに入力され、制御信号ダミーバッファイネーブル信号/DEがPMOSトランジスタPM0のゲートに入力される。制御信号/DEがLowのとき、トランジスタPM0とNM0がともにオンし、端子Indと遅延調整回路133の入力を通電させ、/DEがHighのとき、トランジスタPM0とNM0がともにオフし、端子Indを、遅延調整回路133から切り離す電気的に非接続とする。トランスミッションゲートTG1、2、3134_1~134_3は、制御信号として、/DEでなく、SN<2:0>の各ビットを入力している。例えばSN<2:0>のLSBLeastSignificantBitが‘1’のとき、トランスミッションゲートTG1134_1がオン、SN<2:0>の1ビット目が‘1’のとき、トランスミッションゲートTG2134_2がオン、SN<2:0>の2ビット目が‘1’のとき、トランスミッションゲートTG3134_3がオンする。CMOSバッファ135_1は、ソースがVDDQに接続されたPMOSトランジスタPM1と、ソースがVSSQに接続され、ドレインがPMOSトランジスタPM1のドレインに接続され、ゲートがPMOSトランジスタPM1のゲートに接続されたNMOSトランジスタNM1を備えている。PMOSトランジスタPM1とNMOSトランジスタの共通ゲートがCMOSバッファ135_1の入力をなしTG1の出力に接続され、PMOSトランジスタPM1とNMOSトランジスタの共通ドレインがCMOSバッファ135_1の出力をなし端子ODに接続されている。特に制限されないが、例えばCMOSバッファ135_1のゲート幅Wを単位x1とすると、CMOSバッファ135_2、3のゲート幅はそれぞれ2倍x2、4倍x4とされる。/DEがLowの時、トランスミッションゲートTG134がオンになり、InDからの信号が通過し、遅延調整回路133に到達する。遅延調整回路133は、SN_D<2:0>で決定された遅延量に応じた遅延を追加して、信号を次段に伝える。図10に示す例では、SN_Dを3ビットの信号としているが、SN_Dは3ビットより多いビット数であってもよいし、あるいは3ビットより少ないビット数であっても良い。遅延調整回路133は、図2及び図7に示した遅延時間Td/2に対応する遅延時間を与える。次に、遅延調整回路133で遅延された信号は、振幅調整回路136のトランスミッションゲートTG1~TG3134_1~134_3に到達する。トランスミッションゲートTG1~TG3134_1~134_3は、それぞれ、ゲート幅Wが異なる3種のCMOSバッファ135_1~135_3への信号の通過の可否を制御する。すなわち、トランスミッションゲートTG1~TG3134_1~134_3のうちSN_A<2:0>によりオンとされたトランスミッションゲートを介して、該トランスミッションゲートに接続するCMOSバッファに信号が伝達される。トランスミッションゲートTG1~TG3134_1~134_3は、複数同時にオンとしてもよい。例えばトランスミッションゲートTG1~TG3134_1~134_3が同時に全てオンのとき、単位ゲート幅CMOSバッファ134_1の7倍のゲート幅、すなわち、電流駆動能力が7倍のCMOSバッファとしてODの容量を充放電するこのとき、図7のダミーバッファのVDDQ-VSSQ間貫通電流波形の振幅I2は最大となる。SN<2:0>の3ビットの値により、ダミーバッファの貫通電流の振幅を調整する。図11は、図10のダミーバッファ13Aの遅延調整回路133の具体的な回路構成の一例を示す図である。図11Bに示すように、遅延調整回路133は、信号入力端子IN、信号出力端子OUT、及び遅延量調整用の制御信号入力端子SN_D<2:0>を備えている。信号が通過するインバータの段数を、3つのセレクタA、B、Cにより制御する。セレクタA、B、Cはいずれも同一構成とされる。図11Aに示すように、セレクタは、選択信号Sが‘0’のとき、出力cは入力端子aの信号を出力しS=0:c=a、選択信号Sが‘1’のとき、出力cは入力端子bの信号を出力するS=1:c=b。図11Bに示す回路構成では、3ビットの制御信号SN_D<2:0>により図11Cに示すように、4段階の遅延量制御が可能である。すなわち、図11Cに真理値表として示すように、SN_D<2:0>からセレクタA、B、Cの端子Sに入力される3ビットが全て‘0’のとき、セレクタA、B、Cはいずれも入力端子aを選択し、INからの信号はセレクタA、B、Cを介してOUTに出力される。SN_D<2:0>からセレクタA、B、Cの端子Sに入力される信号が‘100’のとき、セレクタAは端子bを選択し、セレクタB、Cはいずれも入力端子aを選択し、INからの信号は、L段のインバータINV、セレクタA、セレクタB、Cを介してOUTに出力される。遅延時間はインバータL段分となる。SN_D<2:0>からセレクタA、B、Cの端子Sに入力される信号が‘110’のとき、セレクタA、Bはいずれも端子bを選択し、セレクタCは入力端子aを選択し、INからの信号は、L段のインバータINV、NANDゲートセレクタAの選択信号を入力するNANDはセレクタAの選択信号が1であるため、インバータとして機能する、M段のインバータ、セレクタBのb端子、セレクタCのa端子を介してOUTに出力される。遅延時間はインバータLM段分となる。ただし、NANDゲートの遅延、セレクタの遅延αを顧慮した場合、インバータLM1段αの遅延となる。なお、セレクタAの出力はセレクタBのa端子に到達するが、セレクタBではb端子を選択して出力する。SN_D<2:0>からセレクタA、B、Cの端子Sに入力される信号が‘111’のとき、セレクタA、B、Cはいずれも端子bを選択し、INからの信号は、L段のインバータINV、NANDゲートセレクタAの選択信号を入力するNANDはセレクタAの選択信号が1であるため、インバータとして機能する、M段のインバータ、NANDゲートセレクタBの選択信号Sを入力するNANDはセレクタBの選択信号Sが1であるため、インバータとして機能する、N段のインバータ、セレクタCのb端子を介してOUTに出力される。遅延時間はインバータLMN段分となる。ただし、NANDゲートの遅延、セレクタの遅延αを顧慮した場合、インバータLM2段2αの遅延となる。なお、セレクタA、Bの出力はセレクタB、Cのa端子にそれぞれ到達するが、セレクタB、Cではb端子を選択して出力する。なお、3ビット以上の制御信号、3つ以上のセレクタ回路を用いて、より詳細に遅延を調整するようにしてもよい。あるいは、2ビット以下、2つ以下のセレクタで構成してもよい。図11Dに、遅延調整回路133における4段階の遅延調整の最短、最長出力の出力波形と入力波形を模式的に示す。なお、図11Dでは、入力信号に同相で立ち上がる出力信号の遅延波形が示されている入力の立ち下りに対して出力は同相で立ち下る。この場合、遅延時間を決定するインバータの段数L、M、N等は偶数となるその際、NANDゲート含めてM段、N段とし、これらを偶数とする。図12は、ダミーバッファ13A内の振幅調整回路136の別の構成例を示す図である。図10では、振幅調整回路136は、振幅調整のために、トランスミッションゲート134とCMOSバッファ135の組を複数組3組備えた構成とされているが、図12の例は、トランスミッションゲートとCMOSバッファの組を、1つのクロックドインバータで構成したものである。クロックドインバータは、例えば、電源端子とCMOSバッファのPMOSトランジスタPM1_1のソース端子の間に、制御信号をインバータINVで反転した信号でオンオフされるPMOSトランジスタPM1_2を挿入し、GND端子とCMOSバッファのNMOSトランジスタNM1_1のソース端子の間に、制御信号でオンオフされるNMOSトランジスタNM1_2を挿入して構成される。SN<2:0>のLSBである0ビット目と、該0ビット目をインバータINVで反転した信号が、クロックドインバータ137_1のNMOSトランジスタNM1_2のゲートとPMOSトランジスタPM1_2のゲートに入力され、0ビット目が‘1’のとき、クロックドインバータ137_1が活性化し、入力Indを反転した信号をODに出力する。0ビット目が‘0’のとき、クロックドインバータ137_1はオフする。SN<2:0>の1ビット目と、該1ビット目をインバータINVで反転した信号が、クロックドインバータ137_2のNMOSトランジスタNM2_2のゲートとPMOSトランジスタPM2_2のゲートに入力され、1ビット目が‘1’のとき、クロックドインバータ137_2が活性化し、入力Indを反転した信号をODに出力する。1ビット目が‘0’のとき、クロックドインバータ137_2はオフする。SN<2:0>の2ビット目と、該2ビット目をインバータINVで反転した信号が、クロックドインバータ137_3のNMOSトランジスタNM3_2のゲートとPMOSトランジスタPM3_2のゲートに入力され、2ビット目が‘1’のとき、クロックドインバータ137_3が活性化し、入力Indを反転した信号をODに出力する。2ビット目が‘0’のとき、クロックドインバータ137_3はオフする。クロックドインバータ137_1のゲート幅Wを単位x1とするとき、クロックドインバータ137_2、137_3のゲート幅Wは例えばそれぞれ2倍x2、4倍x4に設定される。SN<2:0>の3ビットの値により、ダミーバッファの貫通電流の振幅を調整する。図13は、図10に示したダミーバッファ13Aの遅延調整回路133の別の構成例を示す図である。図13に示すように、信号伝達用のインバータ138_1~138_4の出力に可変容量素子139_1~139_4が付加されている。この場合、SN_Dは4ビットSN<3:0>とされる。SN_Dから電圧例えばHighレベル、Lowレベルの2値の電圧に応じて、容量値を変えることで、INからOUTの伝播遅延時間をアナログ的に変化させる。特に制限されるものでないが、可変容量素子139_1~139_4として例えば圧電素子ピエゾ素子が用いられる。なお、SN_Dを3ビットSN<2:0>とする場合、例えばインバータ138_4の出力に接続される可変容量素子139_4は削除される。<実施形態2>次に本発明の第2の実施形態を説明する。図3は、本発明の第2の実施形態の構成を示す図である。ノイズキャンセル回路は、前記実施形態の構成に限定されるものではない。本実施形態では、出力回路12の出力信号17を分岐させ、一方は基板の信号配線DQ信号配線2に接続し、半導体LSI1内部の他方を遅延回路18に入力している。本実施形態において、出力回路12の出力を遅延回路18で遅延された信号はダミー出力回路19に入力される。ダミー出力回路19は第1の電源線15VDDQと第2の電源線16VSSQ間に接続され、出力回路12と同様の構成の出力バッファを備えているが、出力バッファの出力端子はLSIパッケージの外には出ない。図3では、遅延回路18と、ダミー出力回路19には制御端子が記載されていないが、遅延回路18での遅延量や、回路動作時の電流量を調整するための制御端子を有する構成としてもよい。LSI、パッケージQFT、CSP等、基板PCBの構成が既に決まっており、発生するノイズ波形が予め想定できている場合あるいは、シミュレーション等でノイズ波形の情報が得られている場合、予め遅延回路18の遅延量とダミー出力回路19の電流量を決めておく。遅延回路18は、複数段例えば偶数段カスケード接続されたCMOSインバータで構成される。各CMOSインバータは、第1の電源線15VDDQと第2の電源線16VSSQ間に接続される。CMOSインバータの段数を可変とすることで、可変遅延回路が構成される。あるいは、CMOSインバータの電源パスに電流源を挿入し、電流源のバイアス電圧を可変とすることで、CMOSインバータ1段当たりの単位遅延時間を可変としてもよい。ダミー出力回路19は、出力回路12と同様に、例えばCMOSバッファCMOSインバータ回路で構成される。ダミー出力回路19において、動作時の電流量電源電流を調整をするために、出力回路12のCMOSバッファよりも小サイズゲート幅Wが小のトランジスタからなるCMOSインバータを複数個M個並列に配置し、M個のCMOSインバータのうちK個1≦K≦Mを給電系に接続する電源パスに接続し動作させることで電源電流を調整すれば良い。ダミー出力回路19においてK個1≦K≦MのCMOSインバータの共通ゲートには、遅延回路18において、それぞれ異なる遅延時間遅延させた信号をそれぞれ入力する構成としてもよい。本実施形態において、遅延回路18において、SSNの1/2TdTd:振動ノイズの1周期遅延させ、遅延回路18の出力を受けるダミー出力回路19のCMOSインバータで遅延時間に対応させてCMOSインバータをスイッチング動作させることで、SSNの振動ノイズを平坦化させる。<実施形態3>次に本発明の第3の実施形態を説明する。図4は、本発明の第3の実施形態を示す図である。本実施形態では、ノイズキャンセル回路として、通常使用される出力バッファを流用している。SSNの振動ノイズのキャンセルは、半導体LSI1からのデータ信号の出力、したがってDRAM等では、READ読み出し動作時にのみ必要である。このため、READ動作時に、論理変換が必要でない信号であり、且つ、DQ端子にデータ信号を出力する出力回路であるDQ用出力回路12Aと、第1の電源線15VDDQ、第2の電源線16VSSQを共有している出力回路READ時非動作出力回路20を、SSNのノイズキャンセルに流用することができる。なお、図4において、前段回路11、DQ用出力回路12Aは、図1の前段回路11、出力回路12と同一であるため説明は省略する。READ時非動作出力回路20の前段回路21は、前段回路11と同一のタイミングで切り替え信号をREAD時非動作出力回路20に与える。READ時非動作出力回路20は、前段回路21の出力の代わりに前段回路11の出力を切り替え信号として入力するようにしてもよい。位相及び振幅調整回路14は、図1の位相及び振幅調整回路14と同一である。READ時非動作出力回路20は、位相及び振幅調整回路14からの遅延量情報、振幅量情報を入力端子201、202から入力する。READ時非動作出力回路20は、データ信号のREAD時、図1及び図2を参照して説明したノイズキャンセル回路13と同様に動作する。本実施形態では、通常使用される出力回路20READ時非動作出力回路を流用することで、図1のノイズキャンセル回路13を別途備えた場合に相当する分の回路面積を節約できる。本実施形態では、DRAMでは、DMデータマスク信号が、READ動作時に論理変換が必要でない信号にあたる。READ時非動作出力回路20は、WRITE動作時に、スイッチ23がオンし、DM信号を入力する。READ時非動作出力回路20は、DQ用出力回路12Aとともに、第1の電源線15VDDQと第2の電源線16VSSQ間に接続され、READ時には、DM信号の信号配線3に接続する端子とREAD時非動作出力回路20間のスイッチ23はオフとされ、位相及び振幅調整回路14からの遅延量情報、振幅量情報に基づき、図2のivに示すように、図2のiの振動ノイズBをキャンセルする。なお、READ動作時は、スイッチ23をオフ状態として出力をHigh-Zハイインピーダンス状態とするか、スイッチ23としてトライステートスイッチを用い、出力回路20の電源またはグランドにショートさせるようにしてもよい。<実施形態4>次に本発明の第4の実施形態を説明する。図5は、本発明の第4の実施形態の構成を示す図である。SSNのノイズキャンセルの効果が大きいのは、ノイズキャンセル回路を、データ信号DQ1ビット毎に配置することであるが、この場合、回路面積が増大する。そこで、本実施形態では、ノイズのキャンセルをする上で効率的なノイズキャンセル回路の配設方法として、複数ビットの出力回路ごとに1つのノイズキャンセル回路を備えている。その中でも効率的なのは、8ビット並列出力単位をなすバイトレーン8ビット毎のDQI/O入出力回路に対して1つのノイズキャンセル回路図1の13を備える。なお、各DQI/O入出力回路は、出力回路第1の電源線VDDQと第2の電源線VSSQ間に接続される図1の出力回路12を備え、データ信号DQ信号の入力時に、出力回路の出力はHigh-Zハイインピーダンス状態とされ入出力端子から電気的に切り離される。バイトレーン1、2用のノイズキャンセル回路13-1、13-2も、第1の電源線VDDQと第2の電源線VSSQ間に接続される。本実施形態は、パッケージのレイアウト、チップ内レイアウトにもよるが、例えばバイトレーン単位で別々にチップ内での回路接続、配線引き回し、チップ外での信号配線の引き回しが行われる場合に有効である。その理由は、バイトレーン単位でノイズが飽和するためである。すなわち、あるバイトレーンで発生したSSNは、基本的に、他のバイトレーンとは無関係無相関であり、バイトレーン単位でSSNのノイズキャンセルを行うことで十分であるためである。図5において、バイトレーン1のDQ0I/O~DQ7I/O用のノイズキャンセル回路13-1と、バイトレーン2のDQ8I/O~DQ15I/O用のノイズキャンセル回路13-2は、図示されない位相及び振幅調整回路図1の14からの遅延量情報、振幅量情報に基づき、図1のノイズキャンセル回路13と同様、図2のivに示すように、SSNの振動ノイズを打ち消す。<実施形態5>次に本発明の第5の実施形態を説明する。図6は、本発明の第5の実施形態の構成を示す図である。前記第4の実施形態で示したバイトレーン単位に設けるノイズキャンセル回路13-1、13-2を、それぞれバイトレーンの中央4ビットDQ0I/O~DQ3I/Oと4ビットDQ4I/O~DQ7I/Oの間、4ビットDQ8I/O~DQ11I/Oと4ビットDQ12I/O~DQ15I/Oの間に配置したものである。図6において、バイトレーン1、2用のノイズキャンセル回路13-1、13-2は、図示されない位相及び振幅調整回路図1の14からの遅延量情報、振幅量情報に基づき、図1のノイズキャンセル回路13と同様、図2のivに示すように、SSNの振動ノイズを打ち消す。本実施形態では、バイトレーン1、2用のノイズキャンセル回路13-1、13-2の各々の両側にはDQ0I/Oが4個ずつ対称に配置される構成としている。このため、ノイズキャンセルの効率の向上が期待される。上記したいくつかの実施形態によれば、SSNの振動ノイズを低減することで信号波形の歪み等を防ぎ、シングルエンド伝送での高速信号伝送を実現可能としている。上記実施形態は、高速伝送システムへの応用に限定されるものでなく、相対的に低速動作系のシステム、製品にも適用可能であることは勿論であり、例えばデジタルコンシューマー等の民生機器において、低ジッタが求められる応用例にも適用可能である。なお、上記の特許文献1、2の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素各請求項の各要素、各実施例の各要素、各図面の各要素等を含むの多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。