"記憶データに応じて電気抵抗が変化する記憶素子を含むメモリセルの読出しのための半導体集積回路装置であって、通常ビット線の電圧と参照ビット線の電圧との電位差を増幅するためのプリアンプ回路を備え、前記プリアンプ回路は、前記通常ビット線および前記参照ビット線にそれぞれ接続される、第1および第2の増幅回路を含み、前記半導体集積回路装置は、前記プリアンプ回路からの出力信号をさらに増幅させるメインセンスアンプ回路をさらに備え、前記第1および第2の増幅回路の各々は、第1および第2の増幅段を含み、前記第1の増幅段は、第1の素子と、電源電圧が供給される第1のノードと対応する前記通常ビット線および前記参照ビット線のいずれか一方のビット線との間に前記第1の素子と直列に接続され、ゲートに基準電位を受ける第1トランジスタとを有し、前記第2の増幅段は、第2の素子と、前記第1のノードと第2のノードとの間に前記第2の素子と直列に接続され、ゲートに前記第1の増幅段からの信号を受ける第2トランジスタとを有し、前記第2のノードは前記通常ビット線および前記参照ビット線のいずれか一方のビット線とに接続され、前記プリアンプ回路からの前記出力信号は、前記第2の素子および前記第2トランジスタの接続ノードから前記メインセンスアンプ回路へ入力される、半導体集積回路装置。ところで、読み出し動作速度の向上メモリ素子の信頼性向上や読み出しマージンの改善歩留まり向上には、メインセンスアンプ回路への入力信号の振幅、すなわちプリアンプ回路の出力信号の振幅を大きくすることが必要とされる。たとえば、図6に開示されているプリアンプ回路210A、210Bでは、その出力振幅は、TMRへの印加が許容される最大の電圧以下、印加許容最大電圧とも称する。とTMR抵抗値とで決定される。このとき、この印加許容最大電圧はビット線電圧にほぼ等しい。一方、抵抗値はTMRの特性に依存する。たとえば、TMR抵抗値が小さい場合に、図6のプリアンプ回路210A、210Bからの出力信号POUT0POUT0_Bの電圧トランジスタ204、205のドレイン電圧が低下する。このことにより、トランジスタ204、205が十分に動作しなくなる。従って、負荷抵抗素子202、203はある値以上大きくできない。このように、プリアンプ回路の出力振幅を大きくするには、負荷抵抗素子202、203およびTMR252、254の抵抗値に配慮した構成が必要となる問題があった。この発明は、プリアンプ回路の出力振幅を増大し、その振幅を安定させることを目的とする。この発明は、要約すれば、メモリセルは、記憶データに応じて電気抵抗が変化する記憶素子を含む。この半導体集積回路装置は、通常ビット線の電圧と参照ビット線の電圧との電位差を増幅するためのプリアンプ回路を備え、このプリアンプ回路は、通常ビット線および参照ビット線にそれぞれ接続される、第1および第2の増幅回路を含む。また、第1および第2の増幅回路の各々は、第1および第2の増幅段を含む。この半導体集積回路装置は、このプリアンプ回路からの出力信号をさらに増幅させるメインアンプ回路をさらに備える。この第1の増幅段は、第1の素子と、電源電圧が供給される第1のノードと対応する通常ビット線および参照ビット線のいずれか一方のビット線との間に第1の素子と直列に接続され、ゲートに基準電位を受ける第1トランジスタとを含む。また、第2の増幅段は、第2の素子と、第1のノードと第2のノードとの間に第2の素子と直列に接続され、ゲートに第1の増幅段からの信号を受ける第2トランジスタとを含む。さらに第2のノードは通常ビット線および参照ビット線のいずれか一方のビット線とに接続される。このプリアンプ回路からの出力信号は、第2の素子および第2トランジスタの接続ノードからこのメインセンスアンプ回路へ入力される。本発明によれば、上記の問題を解決するためになされたもので、不揮発性半導体記憶装置に内蔵されるメモリ素子の信頼性と歩留まり向上を両立させることができる。以下、本発明について図面を参照して詳しく説明する。なお、図中同一又は相当部分には同一の符号を付してその説明は繰り返さない。[半導体集積回路装置の全体構成]図1は、本発明の実施の形態に共通する半導体装置10の構成を示したブロック図である。図1に示される半導体装置10はMRAMへの製品応用例である。図1を参照して、半導体装置10は、CPUCentralProcessingUnit2と、MRAM回路4と、基準電位発生回路電源回路3とを実装したワンチップマイコンである。MRAM回路4は、ここでは、256KbitまたはECCエラー訂正回路付の384Kbitの構成が想定されている。CPU2は、MRAM回路4へデータ書込または読出を行なう。CPU2は、MRAM回路4へのデータ読出を行なうために、アドレス信号A[14:0]、リードイネーブル信号RE、センスイネーブル信号SEおよびセンスイネーブル信号の逆論理信号/SE、プリチャージ制御信号PCG、データ信号D[47:0]、ライトイネーブル信号WE、書込モードを指定する制御信号BWL0,BWL1をMRAM回路4へ入力する。またMRAM回路4から読出されたデータはDOUT[47:0]としてCPU2へ出力される。また基準電位発生回路電源回路3から種々の基準電位電源電位がMRAM回路4に供給される。また、図示しないMRAM回路4内のデコード回路により、リードイネーブル信号REがイネーブルすなわちHハイレベルのとき、アドレス信号A[14:2]によって選択される1対のワード線WL0、WL1とコラム選択線制御信号CSLがイネーブルすなわちHレベルとなる。図2は、図1におけるMRAM回路4に含まれるメモリアレイの構成を示したブロック図である。図2を参照して、24Kbitの記憶容量を有したメモリアレイの構成が示される。MRAMのメモリアレイ構成は種々想定され、16Kbit構成がとられる場合もあるが、以後24Kbitの例を主として説明する。ここでは、MRAMメモリアレイ5は、24Kbitのメモリセルから構成されるメモリアレイ16個と、48個のセンスアンプ回路SA12とから構成される。センスアンプ回路SA12には、ワード線WLと、図示しないコラム選択線制御信号CSLとによって選択されるメモリセルの出力が、ビット線対BL、BL_BとローカルIO線対LIO、LIO_Bとを介して入力される。また、センスアンプ回路SA12の出力がMRAMメモリアレイ5から出力される。図3は、図2における16個の単位メモリアレイの構成を示す回路図である。図3において、メモリセルとメモリアレイの構成は、非特許文献1と同様なフォールデッドビット線FoldedBL構成を用いるとする。このとき、1本のディジット線DLに対してワード線WL0、WL1の2本が対応することになる。図3を参照して、24Kbitの単位メモリアレイは、ビット線カレントソース/シンクCurrentSource/Sink22L、22Rと、コラムプリデコーダ24L、24Rと、ロウプリデコーダ26と、ローカルデコーダ29と、ワード線ドライバ28Aと、ディジット線ドライバ28Bとを含む。図3に示される単位メモリアレイは、さらに、行列状に磁気メモリセルが配置されたメモリアレイ部30を含む。メモリアレイ部30は、正規のメモリアレイ32と、スペアロウ34と、スペアコラム36とを含む。単位メモリアレイからのデータは選択トランジスタ38を介してローカルIO線対に読出され、センスアンプ回路40、42によって信号DOUT1、DOUT0として出力される。また、ビット線カレントソース/シンク22Lと、ビット線カレントソース/シンク22Rは、データの書込動作時に、選択されたビット線BLに書込データに応じた双方向の電流を印加するビット線ドライバである。また、ローカルIO線対は、プリチャージ制御信号PCGによりプリチャージ回路50から所望の電位電位Vpreまでプリチャージされる。コラム選択線制御信号CSLをHレベルにすることにより、選択トランジスタ38がオンし、ローカルIO線対がビット線対をVpre電位レベルまでチャージする。これにより、ローカルIO線対およびビット線対の電位差はゼロになる。図4は、図3におけるビット線カレントソース/シンク22L、22Rの構成を概念的に示した回路図である。図4を参照して、ビット線カレントソース/シンク22Lは、データ信号D[95:0]を受けるバッファ52と、電源ノードと接地ノードとの間に電流源と直列に接続されたPチャネルMOSトランジスタ54およびNチャネルMOSトランジスタ56を含むドライバとを含む。PチャネルMOSトランジスタ54およびNチャネルMOSトランジスタ56のゲートには、ともに、バッファ52の出力が与えられる。ビット線カレントソース/シンク22Rは、データ信号D[95:0]を受けるインバータ62と、電源ノードと接地ノードとの間に電流源と直列に接続されたPチャネルMOSトランジスタ64およびNチャネルMOSトランジスタ66を含むドライバとを含む。NチャネルMOSトランジスタ56のドレインおよびPチャネルMOSトランジスタ64のドレインはそれぞれビット線BLの一方端と他方端とに接続されている。これによりデータ信号D[95:0]がHレベルであれば、PチャネルMOSトランジスタ64およびNチャネルMOSトランジスタ56が導通しこの経路でビット線BLに電流が流れる。この場合、ビット線カレントソース/シンクの22Rがカレントソースとなり、22Lがカレントシンクとなる。データ信号D[95:0]がLレベルであれば、逆に、PチャネルMOSトランジスタ54およびNチャネルMOSトランジスタ66が導通しこの経路でビット線BLに電流が逆向きに流れる。ビット線カレントソース/シンクの22Lがカレントソースとなり、22Rがカレントシンクとなる。以下、半導体装置10の中に含まれ、読出し動作の際に重要なセンスアンプ回路に含まれるプリアンプ回路について検討する。図5は、非特許文献1に記載のセンスアンプ回路を示した回路図である。図5を参照して、センスアンプ回路100は、メインセンスアンプ回路101とプリアンプ回路110A、110B以下、プリアンプ回路110とも称する。を含む。メインセンスアンプ回路101は、PチャネルMOSトランジスタ111、114~117と、NチャネルMOSトランジスタ120~124と、アンプ回路130を含む。PチャネルMOSトランジスタ111は、電源電圧VDDとノードN102との間に接続され、そのゲートはセンスイネーブル信号の逆論理信号/SEを受ける。NチャネルMOSトランジスタ124は、ノードN104と接地電圧VSSとの間に接続され、そのゲートはセンスイネーブル信号SEを受ける。トランジスタ114と120、トランジスタ115と121、トランジスタ116と123、トランジスタ117と122の各トランジスタ対は、電源電圧VDDとノードN104との間に直列接続される。トランジスタ112、114、116のゲートは、ともにトランジスタ112のドレインに接続される。トランジスタ113、115、117のゲートは、ともにトランジスタ113のドレインに接続される。トランジスタ120、122のゲートは、ともにトランジスタ120のドレインノードN106に接続される。トランジスタ121、123のゲートは、ともにトランジスタ121のドレインノードN108に接続される。メインセンスアンプ回路101は、ノードN106とノードN108との電位差をアンプ回路130によって増幅してデータ信号を出力する。次に、プリアンプ回路110は、PチャネルMOSトランジスタ112、113、およびNチャネルMOSトランジスタ118、119を含む。トランジスタ112、118は、ノードN102とノードN130との間に直列接続される。一方トランジスタ113、119は、ノードN102とノードN132との間に直列接続される。トランジスタ118、119のゲートは、ともに参照電圧Vrefを受ける。これにより、ノードN130、N132の各々には、参照電圧Vrefよりもトランジスタ118、119のしきい値電圧だけ低い一定の電圧が印加される。なお、ノードN130、N132は、ビット線対BL、BL_BとローカルIO線対LIO、LIO_Bを介して、メモリセルと接続されている。検討例1図6は、図5を簡略化した回路図である。図6を参照して、センスアンプ回路200は、メインセンスアンプ回路201と、プリアンプ回路210A、210B以下、プリアンプ回路210とも称する。を含む。メモリセル250Aのビット線と接続されるプリアンプ回路210Aは、負荷抵抗素子202と、基準電圧VSAをゲートに受けるNチャネルMOSトランジスタ204を含む。この負荷抵抗素子202およびNチャネルMOSトランジスタ204は、ノードN211とノードN221との間に直列に接続される。プリアンプ回路210において、各々メモリセルからのビット線信号が増幅され、メインセンスアンプ回路への出力信号として出力信号POUT0、POUT0_Bが出力される。メインセンスアンプ回路201は、プリアンプ回路210から出力された信号を受け、POUT0-POUT0_B間の電位差を増幅してデータ信号OUTを出力する。なお、メモリセル250Aの構成は、トンネル磁化抵抗素子252と、ゲートにワード線信号WLを受けるNチャネルMOSトランジスタ256を含む。たとえば、メモリセル250AのTMR抵抗値が低いときは、ビット線電圧が低下する。このため、NチャネルMOSトランジスタ204のゲート-ソース間電圧Vgsが増加する。従って、ビット線に流れる電流が増加する。このとき、プリアンプ回路210Aの出力電圧は、ビット線電流値と負荷抵抗素子202の抵抗値の積となる。この出力電圧がメインセンスアンプ回路201に入力される。一方、メモリセル250AのTMR抵抗値が高いときは、ビット線電圧が上昇する。このため、NチャネルMOSトランジスタ204のゲート-ソース間電圧Vgsが減少する。このとき、ビット線に流れる電流が減少する。このとき、プリアンプ回路210Aの出力電圧は、同様にビット線電流値と負荷抵抗素子202の抵抗値の積となる。この出力電圧がメインセンスアンプ回路201に入力される。参照用メモリセル250Bのビット線に接続されているプリアンプ回路210Bの構成、動作についても、同様なので説明は繰り返さない。検討例2検討例2の半導体集積回路は、図1から図4の構成において、図2のセンスアンプ回路SA12、図3のセンスアンプ回路40,42として、以下に説明するセンスアンプ回路を含む。図7は、検討例2の半導体集積回路に用いられるセンスアンプ回路の構成を示す回路図である。図7を参照して、センスアンプ回路300は、メインセンスアンプ回路301と、プリアンプ回路310A、310B以下、プリアンプ回路310とも称する。とを含む。プリアンプ回路310は、図6の検討例1のプリアンプ回路210にさらにもう一段の増幅段を加えたプリアンプ回路となる。具体的には、メモリセル350Aのビット線と接続されるプリアンプ回路310Aは、第1の増幅部分として、負荷抵抗素子302と基準電圧VSAをゲートに受けるNチャネルMOSトランジスタ304とを含む。第1の増幅部分は、ノードN311とノードN321との間に、負荷抵抗素子302およびNチャネルMOSトランジスタ304が直列に接続される。さらに、第2の増幅部分として、負荷抵抗素子306とPチャネルMOSトランジスタ308とを含む。第2の増幅部分は、ノードN311と接地電位との間に、PチャネルMOSトランジスタ308と負荷抵抗素子306が直列に接続される。ノードN331から出力される第1の増幅部分の出力信号は、PチャネルMOSトランジスタ308のゲートに入力される。PチャネルMOSトランジスタ308と負荷抵抗素子306との間のノードN341からメインセンスアンプ回路301へ出力信号POUT1が出力される。メインセンスアンプ回路301は、出力信号POUT1と参照用メモリセル350Bからの出力信号である出力信号POUT1_Bとの電位差を増幅してデータ信号OUTを出力する。PチャネルMOSトランジスタ330は、電源電圧VDDとノードN311との間に接続され、そのゲートはセンスイネーブル信号の逆論理信号/SEを受ける。センスイネーブル信号の逆論理信号/SEがHレベルになるときセンスアンプ回路が活性化するとき、N311には、電源電圧VDDを供給される。また、負荷抵抗素子は、ポリシリコン抵抗、ウェル抵抗、拡散抵抗等により作製できる。参照用メモリセル350Bのビット線に接続されているプリアンプ回路310Bの構成、動作についても、同様なので説明は繰り返さない。この検討例2は、プリアンプ回路が2段の増幅部分を含むことにより、プリアンプ回路の出力信号POUT1、POUT1_Bの電位差をさらに増幅させることができる。このため、読み出し動作速度の向上や読み出しマージンの改善させることが可能になる。実施の形態実施の形態の半導体集積回路も同様に、図1から図4の構成に加えて、以下に説明するセンスアンプ回路を含む。図8は、実施の形態の半導体集積回路に用いられるセンスアンプ回路の構成を示す回路図である。図8を参照して、センスアンプ回路400は、メインセンスアンプ回路401とプリアンプ回路410A、410B以下、プリアンプ回路410とも称する。を含む。ここで、図7と比較して、図8の第2の増幅部分を構成する負荷抵抗素子の接続関係を検討する。図7のプリアンプ回路310Aの第2の増幅部分を構成する負荷抵抗素子306の一方端は接地電位へ接続されている。一方、図8のプリアンプ回路410Aの第2の増幅部分を構成する負荷抵抗素子406の対応する一方端は、ノードN421に接続される。具体的には、メモリセル450Aのビット線と接続されるプリアンプ回路410Aは、検討例2の構成と同様に2段の増幅部分を含む。第1の増幅部分として、プリアンプ回路410Aは、負荷抵抗素子402と基準電圧VSAをゲートに受けるNチャネルMOSトランジスタ404とを含む。第1の増幅部分においては、ノードN411とノードN421との間に、負荷抵抗素子402およびNチャネルMOSトランジスタ404が直列に接続する。第2の増幅部分は、負荷抵抗素子406とPチャネルMOSトランジスタ408とを含む。また、ノードN411とノードN421との間にPチャネルMOSトランジスタ408と負荷抵抗素子406が直列に接続される。さらにノードN431から出力される第1の増幅部分の出力信号は、PチャネルMOSトランジスタ408のゲートに入力される。そして、PチャネルMOSトランジスタ408と負荷抵抗素子406との間のノードN441からメインセンスアンプ回路401へ出力信号POUTが入力される。メインセンスアンプ回路401は、出力信号POUTと参照用メモリセル450Bからの出力信号POUT_Bとの電位差を増幅してデータ信号OUTを出力する。参照用メモリセル450Bのビット線に接続されているプリアンプ回路410Bの構成、動作についても、同様なので説明は繰り返さない。ここで、読出し動作前には、プリチャージ制御信号PCGによって、NチャネルMOSトランジスタ404、405のドレインおよびソースビット線が接地電位にプリチャージされる。プリチャージ制御信号PCGがLレベル、ワード線WL、コラム選択線制御信号CSLがHレベルになった後に、センスイネーブル信号の逆論理信号/SEをLレベルにすることで、ビット線電圧、プリアンプ回路の出力振幅を検出する。また、センスイネーブル信号の逆論理信号/SEがHレベルとなったとき、PチャネルMOSトランジスタ408、409のゲートが負荷抵抗素子402、403を通じて充電され、ビット線の充電が遅れるのを防ぐため、図示していないが、負荷抵抗素子402、403と並列にキャパシタを挿入する。図9は、実施の形態で用いられるセンスアンプ回路をトランジスタの構成で示した回路図である。図9を参照して、センスアンプ回路500は、メインセンスアンプ回路501と、プリアンプ回路510A、510B以下、プリアンプ回路510とも称する。とを含む。図5と異なる部分であるプリアンプ回路510A、510Bについて説明する。図示していない選択メモリのビット線と接続されるプリアンプ回路510Aは、2段の増幅部分を含む。プリアンプ回路510Aは、第1の増幅部分として、PチャネルMOSトランジスタ512と、基準電圧VSAをゲートに受けるNチャネルMOSトランジスタ518とを含む。PチャネルMOSトランジスタ512およびNチャネルMOSトランジスタ518は、ノードN502とビット線のノードN530との間に直列に接続する。なお、PチャネルMOSトランジスタ512は、ゲートとドレインを同電位にして、いわゆるダイオード接続されている。第2の増幅部分は、NチャネルMOSトランジスタ564と、PチャネルMOSトランジスタ560とを含む。PチャネルMOSトランジスタ560とNチャネルMOSトランジスタ564は、ノードN502とノードN530との間に直列に接続される。さらにノードN540から出力される第1の増幅部分の出力信号は、PチャネルMOSトランジスタ560のゲートに入力される。そして、PチャネルMOSトランジスタ560とNチャネルMOSトランジスタ564との間のノードN550からメインセンスアンプ回路501へ出力信号POUTが入力される。メインセンスアンプ回路501は、出力信号POUTと図示していない参照用メモリセルからの出力信号である出力信号POUT_Bとの電位差を増幅してデータ信号OUTを出力する。メインセンスアンプ回路501および図示していない参照用メモリセルのビット線に接続されているプリアンプ回路510Bの構成、動作についても、同様なので説明は繰り返さない。シミュレーション結果図10は、実施の形態の集積回路に用いられる各制御信号、ビット線信号、プリアンプ回路の出力信号の波形図である。図10を参照して、縦軸に電圧、横軸に時間が示されている。縦軸には上から順に、コラム選択線制御信号CSL、プリチャージ制御信号PCG、選択されたメモリセルのワードライン信号WL、センスイネーブル信号の逆論理信号/SE、選択されたメモリセルのビット線対信号BL、BL_B、プリアンプ回路の出力信号POUT、POUT_B等を示す。読出し動作前~t1は、プリチャージ制御信号PCG、コラム選択線制御信号CSLがそれぞれHレベル、Lレベルにすることにより、ビット線対、ローカルIO線対のそれぞれに電位差が生じないようにプリチャージされる。そして、読出し動作の際に、プリチャージ制御信号PCGはHレベルからLレベルに、コラム選択線制御信号CSLはLレベルからHレベルに切り替わる。ワードライン信号WLはLレベルからHレベルへ電圧が印加され、ビット線対信号BL、BL_Bが、コラム選択線制御信号CSLにより、センスアンプ回路に入力される。また、センスイネーブル信号SE、センスイネーブル信号の逆論理信号/SEがそれぞれHレベル、Lレベルになることによりセンスアンプ回路が活性化され、選択されたメモリセルに記憶されているデータが読み出される。図11は、検討例1、検討例2、実施の形態のプリアンプ回路からの出力信号の電位差のシミュレーション結果である。具体的には、波形A1は、検討例1のプリアンプ回路の出力信号POUT0、POUT0_Bの電位差の波形である。波形A2は、検討例2のプリアンプ回路の出力信号POUT1、POUT1_Bの電位差の波形である。波形A3は、実施の形態のプリアンプ回路の出力信号POUT、POUT_Bの電位差の波形である。なお、読出し動作の理解を容易にするため、波形A1~A3とともにワードライン信号WLとセンスイネーブル信号の逆論理信号/SEも図11に示す。読出し動作は、時刻t1の以後信号/SEがLレベルになった以後、検討例1、検討例2、実施の形態のすべてにおいて、センス動作が始まり、各々のプリアンプ回路から出力信号が出力されている。また、時刻t4まで、センス動作が続く。時刻t1~t4において、実施の形態の波形A3は、読出し動作中は、検討例1の波形A1に比較して、十分な振幅が得られている。すなわち、図6で説明した検討例1の回路構成に比較して読出しマージンが改善している。一方、実施の形態の波形A3と検討例2の波形A2とを比較すると、時刻t1~t2および時刻t3~t4において、検討例2の波形A2は、振幅が大きく、読出しマージンは良い。しかし、検討例2の波形A2は、読出し動作時間時刻t1~t4では、波形は安定せず、設計上利用しにくい。また、時刻t1~t2では、センスする時間が短すぎて、安定した読出しが難しい。さらに、時刻t3~t4では、逆に、読出し時間の仕様を満たさない可能性もあり、設計上利用しにくい。一方、実施の形態の波形A3は、時刻t2以降はほぼ一定振幅になり、安定化している。ここで、実施の形態の波形A3の安定化について説明する。再び図8を参照して、選択されたメモリセル450AのTMR抵抗値が低いときすなわち、メモリセルが0を記憶しているとき、NチャネルMOSトランジスタ404のドレイン電流が増え、PチャネルMOSトランジスタ408のゲート電圧が下がり、プリアンプ回路410Aの出力信号POUTの電圧が下降する。ここで、負荷抵抗素子406は、選択されたメモリセル450Aのビット線に接続されていることにより、選択されたメモリセル450Aへ印加される電圧は、引き上げられ保持される。一方、NチャネルMOSトランジスタ404のソース電圧が上昇するので負荷抵抗素子402の電流は減少する。この電流の減少は、プリアンプ回路の出力信号POUTの電位を上昇させるように作用する。従って、プリアンプ回路410Aには負帰還がかかり、プリアンプ回路の出力信号POUTが安定化する。逆に、TMR抵抗値が高いときすなわち、メモリセルが1を記憶しているとき、PチャネルMOSトランジスタ408のゲート電圧が上がり、プリアンプ回路410Aの出力信号POUTの電圧がする。よって、負荷抵抗素子406を介してメモリセル450Aへ印加される電圧は、負荷抵抗素子406の一方端が選択されたメモリセルのビット線に接続されているため、引き下げられ一定化される。一方、NチャネルMOSトランジスタ404のソース電圧が下降するので負荷抵抗素子402の電流は増加する。この電流の増加は、プリアンプ回路の出力信号POUTの電位を下降させるように作用する。このときも同様に、プリアンプ回路410Aには、負帰還がかかり、プリアンプ回路の出力信号POUTの電圧が安定化する。本発明の実施の形態のようにすることで、プリアンプ回路回路の出力振幅を増大し、その振幅を安定化させることができる。このため、読み出し動作速度の向上や読み出しマージンの改善させることが可能になる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"