"基板と、前記基板の表面に第1及び第2の被制御電極を有する第1のセルトランジスタと、前記第1の被制御電極の上面に立設される第1のコンタクトプラグと、前記第2の被制御電極の上面に立設される第2のコンタクトプラグと、前記第1及び第2のコンタクトプラグの上面に第1の絶縁層を介して設けられ、かつ前記第1の被制御電極と前記第2の被制御電極とを結ぶ方向に延伸するビット線と、前記第1の絶縁層を貫通して設けられ、前記ビット線と前記第1のコンタクトプラグとを電気的に接続するビット線コンタクトプラグと、前記ビット線の一方側面側の側方に第1の下部電極を有する第1のセルキャパシタと、前記ビット線と前記第1の下部電極とを絶縁する第1の絶縁膜と、前記第1の下部電極の下端と前記第2のコンタクトプラグの側面とを電気的に接続する第1のコンタクト導体とを備えることを特徴とする半導体装置。前記第1のセルキャパシタは、前記ビット線の他方側面側の側方に第2の下部電極を有し、前記半導体装置は、前記ビット線と前記第2の下部電極とを絶縁する第2の絶縁膜と、前記第2の下部電極の下端と前記第2のコンタクトプラグの側面とを電気的に接続する第2のコンタクト導体とを備えることを特徴とする請求項1に記載の半導体装置。前記第1及び第2の下部電極はそれぞれ板状の導電体であり、前記第1のコンタクト導体は、前記第1の下部電極の下端から前記第2のコンタクトプラグの側面に向かって屈曲した導体であり、前記第2のコンタクト導体は、前記第2の下部電極の下端から前記第2のコンタクトプラグの側面に向かって屈曲した導体であることを特徴とする請求項2に記載の半導体装置。前記第1及び第2の下部電極の表面を覆う容量絶縁膜と、前記容量絶縁膜を介して前記第1及び第2の下部電極に対向する上部電極と、前記ビット線の上面に設けられ、該ビット線と前記上部電極とを絶縁する第2の絶縁層とを備えることを特徴とする請求項2又は3に記載の半導体装置。平面的に見て前記第1のコンタクトプラグと前記第2のコンタクトプラグの間の領域に設けられ、かつ前記ビット線と直交する方向に延伸する第1のワード線と、前記第1のワード線と前記基板の表面との間に設けられる第1のゲート絶縁膜とを備えることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。前記基板の表面のうち前記第1の被制御電極を挟んで前記第2の被制御電極の反対側の領域に設けられ、前記第1の被制御電極とともに第2のセルトランジスタを構成する第3の被制御電極と、前記第3の被制御電極の上面に立設される第3のコンタクトプラグと、前記ビット線の一方側面側の側方に第3の下部電極を有し、かつ前記ビット線の他方側面側の側方に第4の下部電極を有する第2のセルキャパシタと、前記ビット線と前記第3の下部電極とを絶縁する第3の絶縁膜と、前記ビット線と前記第4の下部電極とを絶縁する第4の絶縁膜と、前記第3の下部電極の下端と前記第3のコンタクトプラグの側面とを電気的に接続する第3のコンタクト導体と、前記第4の下部電極の下端と前記第3のコンタクトプラグの側面とを電気的に接続する第4のコンタクト導体とを備えることを特徴とする請求項2に記載の半導体装置。前記第1乃至第2の下部電極はそれぞれ板状の導電体であり、前記第1のコンタクト導体は、前記第1の下部電極の下端から前記第2のコンタクトプラグの側面に向かって屈曲した導体であり、前記第2のコンタクト導体は、前記第2の下部電極の下端から前記第2のコンタクトプラグの側面に向かって屈曲した導体であり、前記第3のコンタクト導体は、前記第3の下部電極の下端から前記第3のコンタクトプラグの側面に向かって屈曲した導体であり、前記第4のコンタクト導体は、前記第4の下部電極の下端から前記第3のコンタクトプラグの側面に向かって屈曲した導体であることを特徴とする請求項6に記載の半導体装置。前記第1乃至第4の下部電極の表面を覆う容量絶縁膜と、前記容量絶縁膜を介して前記第1乃至第4の下部電極に対向する上部電極と、前記ビット線の上面に設けられ、該ビット線と前記上部電極とを絶縁する第2の絶縁層とを備えることを特徴とする請求項6又は7に記載の半導体装置。平面的に見て前記第1のコンタクトプラグと前記第2のコンタクトプラグの間の領域に設けられ、かつ前記ビット線と直交する方向に延伸する第1のワード線と、前記第1のワード線と前記基板の表面との間に設けられる第1のゲート絶縁膜と平面的に見て前記第1のコンタクトプラグと前記第3のコンタクトプラグの間の領域に設けられ、かつ前記ビット線と直交する方向に延伸する第2のワード線と、前記第2のワード線と前記基板の表面との間に設けられる第2のゲート絶縁膜とを備えることを特徴とする請求項6乃至8のいずれか一項に記載の半導体装置。基板の表面に第1及び第2の被制御電極を形成するステップと、前記基板の表面に第1乃至第3の層間絶縁層を順次形成するステップと、前記第1乃至第3の層間絶縁層を貫通し、下面でそれぞれ前記第1及び第2の被制御電極と接触する第1及び第2のコンタクトプラグを形成するステップと、前記第3の層間絶縁層の上面に、第1の絶縁材料及び第2の絶縁材料を順次成膜するステップと、前記第1及び第2の絶縁材料を貫通し、下面で前記第1のコンタクトプラグと電気的に接続するビット線コンタクトプラグを形成するステップと、前記第2の絶縁材料の上面に、前記ビット線コンタクトプラグと電気的に接続する第1の導電材料を成膜するステップと、前記第1の導電材料の上面に、第3の絶縁材料、第4の絶縁材料、及び第5の絶縁材料を順次成膜するステップと、ビット線パターンに基づき、前記第5の絶縁材料、前記第4の絶縁材料、前記第3の絶縁材料、前記第1の導電材料、前記第2の絶縁材料、及び前記第1の絶縁材料を順次エッチングするステップと、前記第1乃至第5の絶縁材料及び前記第1の導電材料の各側面、前記第5の絶縁材料の上面、及び前記第3の層間絶縁層の露出面を覆う第6の絶縁材料を成膜するステップと、前記第6の絶縁材料の表面を第2の導電材料で覆うステップと、前記第2の導電材料、前記第6の絶縁材料、及び前記第3の層間絶縁層を順次エッチバックするステップと、等方性ウェットエッチングにより前記第6の絶縁材料及び前記第3の層間絶縁層をエッチングすることで、前記第2のコンタクトプラグの側面を露出させるステップと、前記第2の導電材料の表面及び前記第2のコンタクトプラグの露出面それぞれと電気的に接続する第3の導電材料を成膜することにより、前記第2及び第3の導電材料からなる下部電極を形成するステップと、前記第4の絶縁材料の少なくとも一部及び前記第6の絶縁材料の少なくとも一部を除去し、露出した前記下部電極の表面に容量絶縁膜を形成するステップと、前記容量絶縁膜を介して前記下部電極と対向する上部電極を形成するステップとを備えることを特徴とする半導体装置の製造方法。前記第1及び第3の層間絶縁層並びに前記第2及び第4の絶縁材料はシリコン酸化膜によって構成され、前記第2の層間絶縁層並びに前記第1、第3、及び第5の絶縁材料はシリコン窒化膜によって構成されることを特徴とする請求項10に記載の半導体装置の製造方法。前記第1の絶縁材料の膜厚は、前記第6の絶縁材料のうち水平面に形成される部分の膜厚より大きいことを特徴とする請求項11に記載の半導体装置の製造方法。前記下部電極を形成するステップは、前記第3の導電材料を形成した後、前記第5の絶縁材料の上面を上回る高さまで第4の層間絶縁層を形成するステップと、前記第4の層間絶縁層をパターニングし、前記第3の導電材料を露出させるステップと、異方性エッチングにより前記第2及び第3の導電材料をエッチングするステップとを含むことを特徴とする請求項10乃至12のいずれか一項に記載の半導体装置の製造方法。前記基板の表面のうち前記第1の被制御電極及び前記第2の被制御電極に位置する領域を覆うゲート絶縁膜を形成するステップと、前記ゲート絶縁膜の上面を覆うワード線を形成するステップとを備えることを特徴とする請求項10乃至13のいずれか一項に記載の半導体装置の製造方法。ところで、セルトランジスタにもいくつかの種類があり、そのうちプレーナ型のセルトランジスタを積層容量型メモリセルに適用する場合、ビット線の配線などに工夫が必要となる。つまり、プレーナ型のセルトランジスタでは、容量コンタクトプラグが接続される一方の被制御電極と、ビット線コンタクトプラグが接続される他方の被制御電極とがビット線方向に並んで配置されることになることから、容量コンタクトプラグとビット線の衝突を避けるための工夫が必要になる。具体的には、これまで、ビット線を波状の配線パターンによって構成する、セルトランジスタをビット線に対して斜めに配置する、ビット線をセルトランジスタ間の領域に設け、平面視でビット線とセルトランジスタの境界部分に跨るようにビット線コンタクトプラグを配置する、などの措置が採られている。しかしながら、ビット線は直線状であることが望ましく、セルトランジスタの長手方向はビット線方向に平行であることが望ましく、さらにビット線はセルトランジスタと平面視で重複する位置に配線することが望ましい。このため、これらを実現できる技術が求められている。本発明による半導体装置は、基板と、前記基板の表面に第1及び第2の被制御電極を有する第1のセルトランジスタと、前記第1の被制御電極の上面に立設される第1のコンタクトプラグと、前記第2の被制御電極の上面に立設される第2のコンタクトプラグと、前記第1及び第2のコンタクトプラグの上面に第1の絶縁層を介して設けられ、かつ前記第1の被制御電極と前記第2の被制御電極とを結ぶ方向に延伸するビット線と、前記第1の絶縁層を貫通して設けられ、前記ビット線と前記第1のコンタクトプラグとを電気的に接続するビット線コンタクトプラグと、前記ビット線の一方側面側の側方に第1の下部電極を有する第1のセルキャパシタと、前記ビット線と前記第1の下部電極とを絶縁する第1の絶縁膜と、前記第1の下部電極の下端と前記第2のコンタクトプラグの側面とを電気的に接続する第1のコンタクト導体とを備えることを特徴とする。本発明による半導体装置の製造方法は、基板の表面に第1及び第2の被制御電極を形成するステップと、前記基板の表面に第1乃至第3の層間絶縁層を順次形成するステップと、前記第1乃至第3の層間絶縁層を貫通し、下面でそれぞれ前記第1及び第2の被制御電極と接触する第1及び第2のコンタクトプラグを形成するステップと、前記第3の層間絶縁層の上面に、第1の絶縁材料及び第2の絶縁材料を順次成膜するステップと、前記第1及び第2の絶縁材料を貫通し、下面で前記第1のコンタクトプラグと電気的に接続するビット線コンタクトプラグを形成するステップと、前記第2の絶縁材料の上面に、前記ビット線コンタクトプラグと電気的に接続する第1の導電材料を成膜するステップと、前記第1の導電材料の上面に、第3の絶縁材料、第4の絶縁材料、及び第5の絶縁材料を順次成膜するステップと、ビット線パターンに基づき、前記第5の絶縁材料、前記第4の絶縁材料、前記第3の絶縁材料、前記第1の導電材料、前記第2の絶縁材料、及び前記第1の絶縁材料を順次エッチングするステップと、前記第1乃至第5の絶縁材料及び前記第1の導電材料の各側面、前記第5の絶縁材料の上面、及び前記第3の層間絶縁層の露出面を覆う第6の絶縁材料を成膜するステップと、前記第6の絶縁材料の表面を第2の導電材料で覆うステップと、前記第2の導電材料、前記第6の絶縁材料、及び前記第3の層間絶縁層を順次エッチバックするステップと、等方性ウェットエッチングにより前記第6の絶縁材料及び前記第3の層間絶縁層をエッチングすることで、前記第2のコンタクトプラグの側面を露出させるステップと、前記第2の導電材料の表面及び前記第2のコンタクトプラグの露出面それぞれと電気的に接続する第3の導電材料を成膜することにより、前記第2及び第3の導電材料からなる下部電極を形成するステップと、前記第4の絶縁材料の少なくとも一部及び前記第6の絶縁材料の少なくとも一部を除去し、露出した前記下部電極の表面に容量絶縁膜を形成するステップと、前記容量絶縁膜を介して前記下部電極と対向する上部電極を形成するステップとを備えることを特徴とする。本発明によれば、ビット線が直線状であり、かつセルトランジスタの長手方向第1の被制御電極と第2の被制御電極とを結ぶ方向がビット線方向ビット線の延伸方向に平行であり、さらにビット線がセルトランジスタと平面視で重複する位置に配線された半導体装置を提供できる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施の形態による半導体装置1の立体構造を模式的に示す斜視図である。図2は、半導体装置1の平面図である。図3abはそれぞれ、図2のA-A線断面及びB-B線断面に対応する半導体装置1の断面図である。なお、図1では、半導体装置1の立体構造を視覚的に分かり易く示すため、後述する上部電極22や第1乃至第3の層間絶縁層11a~11cなど、各種の構成の記載を省略している。また、図1には、後述する活性領域K図2の1つ分に相当する領域のみを示している。図2では、上部電極22などの記載を省略して、各種の構成を透過的に示している。半導体装置1はDRAMであり、その構成要素は、図1及び図3に示すように基板シリコン基板2の表面に形成される。半導体装置1の構成要素には、複数のビット線BLと、それぞれ複数のワード線WL1,WL2及びダミーワード線DWLとが含まれる。以下では、複数のワード線WL1,WL2及びダミーワード線DWLをワード線WLと総称する場合がある。ビット線BLはx方向に延伸する配線であり、図2に示すように、y方向に等間隔で配置される。一方、ワード線WLはy方向に延伸する配線であり、図2に示すように、x方向に等間隔で配置される。具体的には、ダミーワード線DWL、ワード線WL1、ワード線WL2をこの順で隣接配置してなるセットが、x方向に繰り返し配置される。ダミーワード線DWLでないワード線WLとビット線BLの交点にはセルトランジスタとセルキャパシタとを有するメモリセルが配置され、これにより、複数のメモリセルがマトリクス状に配置される。基板2の表面のうち、隣り合う2本のビット線BLの間の領域と、ダミーワード線DWLの下方の領域には素子分離領域3が配置され、これによって、図2に示すように、マトリクス状の活性領域Kが区画される。なお、素子分離領域3は、いわゆるSTI法によって形成される。1つの活性領域K内には、2本のワード線WLワード線WL1,WL2と1本のビット線BLが通過する。したがって、1つの活性領域K内には、2つのメモリセルが配置される。以下、1つの活性領域Kに着目して説明する。活性領域K内の基板2の表面には、図1に示すように、第1乃至第3の不純物拡散層4a~4c第1乃至第3の被制御電極が形成される。これらは、基板2の表面に不純物イオンを注入することによって形成される。第1の不純物拡散層4aは活性領域Kの中ほどに形成され、第2及び第3の不純物拡散層4b,4cは、第1の不純物拡散層4aを挟んでx方向の互いに反対側に形成される。ワード線WL1第1のワード線は、第1の不純物拡散層4aと第2の不純物拡散層4bの間に設けられ、ワード線WL2第2のワード線は、第1の不純物拡散層4aと第3の不純物拡散層4cの間に設けられる。ワード線WL1,WL2はそれぞれ、基板2の表面との間に設けられたゲート絶縁膜5a,5b第1及び第2のゲート絶縁膜によって基板2と絶縁されている。活性領域K内の一方のセルトランジスタ第1のセルトランジスタは、ワード線WL1、第1の不純物拡散層4a、及び第2の不純物拡散層4bによって構成される。これらはそれぞれ、第1のセルトランジスタの制御電極ゲート、一方の被制御電極ソース/ドレインのうちの一方、他方の被制御電極ソース/ドレインのうちの他方を構成する。活性領域K内の他方のセルトランジスタ第2のセルトランジスタは、ワード線WL2、第1の不純物拡散層4a、及び第3の不純物拡散層4cによって構成される。これらはそれぞれ、第2のセルトランジスタの制御電極ゲート、一方の被制御電極ソース/ドレインのうちの一方、他方の被制御電極ソース/ドレインのうちの他方を構成する。第1乃至第3の不純物拡散層4a~4cの上面には、図1及び図3aに示すように、それぞれ第1乃至第3のコンタクトプラグ6a~6cが立設される。基板2の表面には、第1乃至第3の層間絶縁層11a~11cが積層しており、第1乃至第3のコンタクトプラグ6a~6cは、これらを貫通するスルーホール内に埋め込まれた導電材料によって構成される。第1乃至第3のコンタクトプラグ6a~6cの上面には、図1及び図3abに示すように、x方向に延伸する第1の絶縁層10aが形成される。ビット線BLは、この第1の絶縁層10aの上面に設けられる。つまり、半導体装置1では、図1及び図2にも示すように、ビット線BLとセルトランジスタとが平面視で互いに重複する位置に配置される。また、図1等から明らかなように、ビット線BLの延伸方向と、第1乃至第3の不純物拡散層4a~4cを結ぶ方向とはともにx方向であり、一致している。ビット線BLの上面は、第2の絶縁層10bで覆われている。第2の絶縁層10bは、後述する上部電極22とビット線BLとを絶縁し、これらの間でキャパシタが形成されないように設けられているもので、この目的を達成できる程度に厚く形成される。ビット線BLは、図3aに示すように、第1の絶縁層10aを貫通して設けられるビット線コンタクトプラグ20を介して、第1のコンタクトプラグ6aの上面と電気的に接続される。したがって、ビット線BLは、第1の不純物拡散層4aと電気的に接続している。活性領域K内の一方のセルキャパシタ第1のセルキャパシタは、図1等に示す下部電極7a,7b第1及び第2の下部電極と、図3abに示す容量絶縁膜21及び上部電極22とによって構成される。同様に、活性領域K内の他方のセルキャパシタ第2のセルキャパシタは、図1等に示す下部電極7c,7d第3及び第4の下部電極と、図3abに示す容量絶縁膜21及び上部電極22とによって構成される。以下、これらの構造について詳しく説明する。下部電極7a~7dはそれぞれ、図1及び図3bに示すように、z方向に長い板状の導電体である。下部電極7a~7dのx方向の長さは、図2に示すように、概ねワード線WL2本分の長さとしている。また、y方向の長さは、図2及び図3bに示すように、y方向に隣接する他のセルキャパシタの下部電極との間に十分な距離導通や寄生容量が発生しない距離を保てる程度の長さとしている。下部電極7aは、図1及び図3bに示すように、ビット線BLの一方側面側の側方に、第1の絶縁膜8aを介して配置される。第1の絶縁膜8aは、下部電極7aとビット線BLとを絶縁するために設けられていものである。下部電極7aのx方向の位置は、図2に示すように、第2のコンタクトプラグ6b及びワード線WL1とほぼ重なる位置とされている。下部電極7aの下端には、下部電極7aからビット線BL側に向かって下部電極7aの下端から第2のコンタクトプラグ6bの側面に向かって屈曲した第1のコンタクト導体9aの一端が接続している。第1のコンタクト導体9aの他端は第2のコンタクトプラグ6bの側面と接触しており、これにより、下部電極7aと第2のコンタクトプラグ6bとは電気的に接続している。下部電極7b~7dについても、下部電極7aと同様、ビット線BLの側方に配置される。それぞれについて具体的に説明すると、下部電極7bは、図1及び図3bに示すように、ビット線BLの他方側面側の側方に第2の絶縁膜8bを介して配置される。x方向には、図2に示すように、第2のコンタクトプラグ6b及びワード線WL1とほぼ重なる位置に配置される。別の言い方をすれば、下部電極7bは、ビット線BLを挟んで下部電極7aの反対側に、下部電極7aと対向して配置される。下部電極7cは、ビット線BLの一方側面側の側方に第3の絶縁膜8cを介して配置される。x方向には、第3のコンタクトプラグ6c及びワード線WL2とほぼ重なる位置に配置される。下部電極7dは、ビット線BLの他方側面側の側方に第4の絶縁膜8dを介して配置される。x方向には、第3のコンタクトプラグ6c及びワード線WL2とほぼ重なる位置に配置される。別の言い方をすれば、下部電極7dは、ビット線BLを挟んで下部電極7cの反対側に、下部電極7cと対向して配置される。第2乃至第4の絶縁膜8b~8dは、第1の絶縁膜8aと同様、対応する下部電極とビット線BLとを絶縁するために設けられている。また、下部電極7b~7dの下端には、第1のコンタクト導体9aと同様、対応する下部電極と対応するコンタクトプラグとを電気的に接続するための第2乃至第4のコンタクト導体9b~9dがそれぞれ接続している。図1には、下部電極7bに対応する第2のコンタクト導体9bと、下部電極7cに対応する第3のコンタクト導体9cとを示している。以上の構成により、下部電極7aと下部電極7bとは、第2のコンタクトプラグ6bを介して電気的に一体化しており、これらによって第1のセルキャパシタの下部電極が構成される。同様に、下部電極7cと下部電極7dとは、第3のコンタクトプラグ6cを介して、電気的に一体化しており、これらによって第2のセルキャパシタの下部電極が構成される。下部電極7a~7dの下端付近の周囲には、図3bに示すように、第4の層間絶縁層11dが埋め込まれる。第4の層間絶縁層11dの上面は、第1乃至第4の絶縁膜8a~8dの上面及び第2の絶縁層10bの上面と、図3に示した面Eで面一になるよう設定される。容量絶縁膜21は、図3abに示すように、この面Eの表面と、下部電極7a~7dの表面のうち面Eの上側に露出した部分と、下部電極7a~7dを機械的に支えるために設けられるサポート絶縁膜12eの表面とを覆うように形成される。上部電極22は、容量絶縁膜21を介して下部電極7a~7dと対向するように配置される。具体的には、上部電極22は、下部電極7a~7dの間の空間面Eより上の部分を埋める導電性の材料によって構成される。以下、半導体装置1の動作について説明する。あるワード線WL1が活性化されると、そのワード線WL1が通過する複数の活性領域Kそれぞれにおいて、基板2の表面のうち第1の不純物拡散層4aと第2の不純物拡散層4bの間の領域にチャネルが生ずる。これにより、第1の不純物拡散層4aと第2の不純物拡散層4bとが電気的に導通するので、各活性領域K内では、第1のセルキャパシタとビット線BLとが電気的に接続される。したがって、ビット線BLを介して、第1のセルキャパシタに対する読み書きを行うことを可能になる。同様に、あるワード線WL2が活性化されると、そのワード線WL2が通過する複数の活性領域Kそれぞれにおいて、基板2の表面のうち第1の不純物拡散層4aと第3の不純物拡散層4cの間の領域にチャネルが生ずる。これにより、第1の不純物拡散層4aと第3の不純物拡散層4cとが電気的に導通するので、各活性領域K内では、第2のセルキャパシタとビット線BLとが電気的に接続される。したがって、ビット線BLを介して、第2のセルキャパシタに対する読み書きを行うことを可能になる。以上説明したように、半導体装置1によれば、ビット線BLが直線状であり、かつセルトランジスタの長手方向x方向がビット線BLの延伸方向に平行であり、さらにビット線BLがセルトランジスタと平面視で重複する位置に配線された半導体装置を提供できる。したがって、波状の配線パターンによってビット線を構成する例や、長手方向がビット線に対して斜めになるようセルトランジスタを配置する例や、ビット線をセルトランジスタ間の領域に設け、平面視でビット線とセルトランジスタの境界部分に跨るようにビット線コンタクトプラグを配置する例に比べて加工性が向上し、歩留まりを比較的容易に確保可能となっている。また、半導体装置1では板状の下部電極を用いるので、上述したクラウン型のセルキャパシタ下部電極が筒状であるセルキャパシタを採用する場合に比べ、セルキャパシタの容量を比較的容易に確保できる。以下、この点について詳しく説明する。図4abは、クラウン型のセルキャパシタで用いられる筒状の下部電極を示す図である。また、図4cdは、本実施の形態による半導体装置1のセルキャパシタ以下、ツイン平板型というで用いられる板状の下部電極を示す図である。図4acは下部電極の模式的な平面図であり、図4bdは下部電極の模式的な斜視図である。図5は、図4に示した2種類のセルキャパシタそれぞれにおいて電極膜厚t図4acを10nm,20nm,30nm,40nm,50nmとした場合のそれぞれについて、下部電極のx方向の幅φ=最少加工寸法と、容量値Csとの関係を算出した結果を示すグラフである。算出に当たっては、容量絶縁膜21の膜厚を0.9nm、下部電極の高さhを1.5μmとした。同図においては、ツイン平板型のセルキャパシタにかかる結果をTwin_PLと表記し、クラウン型のセルキャパシタにかかる結果をCROWNと表記している。図5から理解されるように、ツイン平板型では、クラウン型に比べて、幅φの増加に対する容量値Csの増加率が小さくなっている。また、t=50nmの場合を除き、ツイン平板型では電極膜厚tが大きいほど容量値Csが大きくなるのに対し、クラウン型では電極膜厚tが小さいほど容量値Csが大きくなっている。以上の性質の結果として、電極膜厚tが同一である場合、ある幅φTをしきい値として、幅φが幅φTより小さい場合にツイン平板型の方が大きな容量値Csを有し、幅φが幅φTより大きい場合にクラウン型の方が大きな容量値Csを有することになる。幅φTは電極膜厚tの関数として表すことができ、具体的にはφT≒t/0.22となる。図5には、電極膜厚tが10nm,20nmである場合のそれぞれについて、幅φTφTt=10nm≒45.5nm、φTt=20nm≒90.9nmを示している。近年の微細化の進展に伴い、最少加工寸法である幅φは縮小の一途を辿っている。具体的には、50nm以下の値となっている。一方、電極膜厚tはと言えば、ある程度の機械的強度も必要なことから薄くするにも限界があり、最薄でも20nmが限度である。したがって、電極膜厚tによって決まる上記しきい値φTは、概ね90.9nm以上となる。つまり、幅φの値は50nm以下であることが現実的であり、少なくともその範囲内では、ツイン平板型の容量値Csはクラウン型の容量値Csに比べて常に大きな値を有することになる。したがって、ツイン平板型のセルキャパシタを用いる半導体装置1では、クラウン型のセルキャパシタを採用する場合に比べて、大きな容量値Csを確保できることになる。また、ツイン平板型のセルキャパシタは、加工性の観点からも利点を有している。すなわち、クラウン型のセルキャパシタでは、加工時に生ずるテーパによって下部電極の内側空間が狭まり、容量値が小さくなる。この容量値の低下は微細化が進むほど顕著になるが、ツイン平板型のセルキャパシタでは、仮に下部電極にテーパが生じたとしても、個々の下部電極が独立した板様の形状を有しているため、容量値の低下はほとんど発生しない。したがって、ツイン平板型のセルキャパシタは、クラウン型のセルキャパシタに比べ、小さい面積で大きな容量を実現できる。次に、本実施の形態による半導体装置1の製造方法について、詳しく説明する。図6~図23は、製造途中の各段階における半導体装置1の断面図である。このうち図6~図13、図15、図17、図19、図21、図23のabはそれぞれ、図2のA-A線断面及びB-B線断面に対応している。他の各図のabはそれぞれ、図2のC-C線断面及びD-D線断面に対応している。初めに、図6に示すように、基板2の表面にトレンチを設け、その中にシリコン酸化膜を埋め込むことによって、素子分離領域3を形成する。そして、素子分離領域3によって区画される活性領域Kの内側に位置する基板2の表面に不純物イオンを注入することにより、第1乃至第3の不純物拡散層4a~4cを形成する。次に、基板2の表面を熱酸化し、その上に導電材料をポリシリコン又はタングステン等の金属膜、若しくはこれらの積層膜を形成する。そして、これらをワード線パターンにパターニングすることにより、図6に示すように、ゲート絶縁膜5a,5bとワード線WLを形成する。次に、基板2の表面に第1乃至第3の層間絶縁層11a~11cを順次形成する。第1及び第3の層間絶縁層11a,11cはシリコン酸化膜とし、第2の層間絶縁層11bはシリコン窒化膜とする。特に限定されるものではないが、これらのシリコン酸化膜及びシリコン窒化膜は、CVD法で形成することができる。後に形成する他のシリコン酸化膜及びシリコン窒化膜についても同様である。第1乃至第3の層間絶縁層11a~11cの膜厚は、それぞれ100nm、40nm、50nmとすることが好ましい。また図示していないが、層間絶縁膜11aは、ゲート電極WL1,WL2,DWLに対してコンタクトプラグ6a,6bを自己整合的に形成するために、シリコン酸化膜及びシリコン窒化膜が複雑に組み合わさった構造を有することも有り得る。第1乃至第3の層間絶縁層11a~11cを形成したら、第1乃至第3の不純物拡散層4a~4cにそれぞれ対応する位置に、第1乃至第3の層間絶縁層11a~11cを貫通するスルーホールを設ける。そして、各スルーホールの内部に導電材料を埋め込むことにより、第1乃至第3のコンタクトプラグ6a~6cを形成する。次に、第3の層間絶縁層11cの上面に、シリコン窒化膜である第1の絶縁材料12aと、シリコン酸化膜である第2の絶縁材料12bとを順次成膜する。これら第1及び第2の絶縁材料12a,12は、上述した第1の絶縁層10aを構成する。第1及び第2の絶縁材料12a,12bの膜厚は、それぞれ50nm、30nmとすることが好ましい。そして、これらを貫通するスルーホールを設け、その内部に導電材料を埋め込むことにより、下面で第1のコンタクトプラグ6aと接触するビット線コンタクトプラグ20を形成する。続いて、第2の絶縁材料12bの上面に、ビット線BLとなる導電材料第1の導電材料、第3の絶縁材料12c、第4の絶縁材料12dセルキャパシタ形成用絶縁膜、及び第5の絶縁材料12eサポート絶縁膜を順次成膜する。第3及び第5の絶縁材料12c,12eはシリコン窒化膜とし、第4の絶縁材料12dはシリコン酸化膜とする。また、ビット線BLとなる導電材料は、ポリシリコン又はタングステン等の金属膜、若しくはこれらの積層膜により構成する。第3乃至第5の絶縁材料12c~12eの膜厚は、それぞれ40nm、1500nm、100nmとすることが好ましい。第5の絶縁材料12eの形成まで終了したら、フォトリソグラフィを用いて、ビット線パターンに基づき、第5の絶縁材料12e、第4の絶縁材料12d、第3の絶縁材料12c、ビット線BLとなる導電材料、第2の絶縁材料12b、及び第1の絶縁材料12aを順次エッチングする。ここまでの工程により、図6に示すように、ビット線BLが完成する。次に、図7に示すように、基板2の表面に、シリコン酸化膜である第6の絶縁材料12fを成膜する。これにより、第1乃至第5の絶縁材料12a~12e及びビット線BLの各側面、第5の絶縁材料12eの上面、及び第3の層間絶縁層11cの露出面が第6の絶縁材料12fで覆われることになる。さらに、図8に示すように第2の導電材料7-1を成膜し、第6の絶縁材料12fの表面をこの第2の導電材料7-1で覆う。第2の導電材料7-1は、後述する第3の導電材料7-2を形成する際の下地導電膜となる。なお、第6の絶縁材料12fの成膜量は、水平面に形成された部分第3の層間絶縁層11cの露出面に形成された部分の膜厚図8に示す膜厚dが、第1の絶縁材料12aの膜厚より小さくなる程度とすることが好ましい。これは、後述する工程で第6の絶縁材料12fに等方性のエッチングを施す際、第2の絶縁材料12bがエッチングされないようにするためである。具体的には、第6の絶縁材料12fは、膜厚dが20nmとなる程度に成膜することが好ましい。また、第2の導電材料7-1の膜厚は、10nmとすることが好ましい。次に、第2の導電材料7-1とシリコン酸化膜第6の絶縁材料12f及び第3の層間絶縁層11cそれぞれに、順次異方性のエッチバックを施す。シリコン酸化膜のエッチバックには、シリコン窒化膜第2の層間絶縁層11bがエッチングされないよう、高選択のものを用いる。これにより、図9に示すように、第2の導電材料7-1がy方向に分離されてビット線BL間の領域に第2の層間絶縁層11bが露出するとともに、第5の絶縁材料12eの上端も露出する。次に、等方性のエッチバックによりシリコン酸化膜をエッチングすることで、図10に示すように、第2のコンタクトプラグ6bの上端側面を露出させる。図示していないが、このとき、第1及び第3のコンタクトプラグ6a,6cの各上端側面も同様に露出する。次に、図11に示すように第3の導電材料7-2を成膜し、異方性のエッチバックを行うことで、図12に示すように、第3の導電材料7-2をy方向に分離する。ここまでの工程により、第2の導電材料7-1及び第3の導電材料7-2からなる下部電極と、下部電極の下端と第1乃至第3のコンタクトプラグ6a~6cの各上端側面とを電気的に接続するコンタクト導体9とが形成される。この時点で形成される下部電極及びコンタクト導体9はまだx方向には分離されておらず、この分離は後述する工程で実現する。次に、図13及び図14に示すように、基板2の表面に、第5の絶縁材料12eの上面を上回る高さまで、シリコン酸化膜である第4の層間絶縁層11dを成膜する。第4の層間絶縁層11dは、図13b及び図14bに示すように、ビット線BL間の領域を埋めることになる。そして、フォトリソグラフィによって第4の層間絶縁層11dをパターニングする。このパターニングは、下部電極及びコンタクト導体9のうち不要な部分を除去し、これらをx方向に分離するために行うものであり、図15及び図16に示すように、第4の層間絶縁層11dをy方向に細長い形状に加工し、不要な部分の下部電極及びコンタクト導体9を露出させる。また、パターニングは高選択なエッチングにより行い、これにより、シリコン窒化膜である第2の層間絶縁層11bをエッチングストッパとして用いる。次に、図17及び図18に示すように、露出した第3の導電材料7-2を異方性エッチングにより除去し、さらに、第3の導電材料7-2の除去によって露出した第2の導電材料7-1も同様に除去する。ここまでの工程により、図1や図2に示した第1乃至第4の下部電極7a~7dと、第1乃至第4のコンタクト導体9a~9dとが完成する。なお、本製造方法では、以上のようにして下部電極7a~7dを形成していることから、メモリセル内の面積効率が向上している。つまり、板状の導電体を形成する際にはパターニングによることが通常であり、角部の丸まりの発生が避けられないが、本製造方法ではサイドウォールとして第2及び第3の導電材料7-1,7-2を製膜しているため、角部の丸まりが発生しない。したがって、下部電極7a~7dを必要以上に大きくする必要がなく、その結果として、メモリセル内の面積効率が向上している。次に、図19及び図20に示すように、基板2の表面に、シリコン酸化膜である第5の層間絶縁層11eを成膜し、表面をCMP法を用いて平坦化する。続いて、フッ酸系のウエットエッチングを用いて、シリコン酸化膜をエッチングする。このエッチングにより、図21に示すように、ビット線BLを挟んで対向する下部電極間に残っていた第4及び第6の絶縁材料12d,12fが除去されるとともに、図22に示すように、第5の層間絶縁層11eが除去される。ただし、図21及び図22に示すように、これらを完全に除去するのではなく、第3の絶縁材料12cの上面よりも若干高い位置でエッチングをストップする。これは、ビット線BLや第1乃至第3のコンタクトプラグ6a~6cが、以降の工程で形成する上部電極22との間でキャパシタを形成しないようにするためである。ここまでの工程を経た第3及び第4の絶縁材料12c,12dは、上述した第1の絶縁層10bとなる。次に、図23に示すように、第1乃至第4の下部電極7a~7dの露出面にシリコン酸化膜を薄く5nm程度形成し、容量絶縁膜21とする。容量絶縁膜21は、第1乃至第4の下部電極7a~7dを支えるために残してある第5の絶縁材料12eの露出面と、下部電極間に露出しているシリコン酸化膜の表面にも形成される。最後に、図3に示したように、容量絶縁膜21を介して第1乃至第4の下部電極7a~7dと対向する上部電極22を基板2の全面に形成する。ここまでの工程で、半導体装置1が完成する。以上説明したように、本実施の形態による半導体装置の製造方法によれば、ビット線BLが直線状であり、かつセルトランジスタの長手方向x方向がビット線BLの延伸方向に平行であり、さらにビット線BLがセルトランジスタと平面視で重複する位置に配線された半導体装置1を製造することが実現される。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記実施の形態ではいわゆる6F2タイプのDRAMに本発明を適用した例を開示したが、本発明は他のタイプのDRAMにも好適に適用できる。"