"多数の同一構成の回路の特性ばらつきを補償するキャリブレーション回路であって、前記多数の各回路の特性は、外部から入力するアナログ制御電圧値によって可変可能であり、前記各回路毎に有する、前記アナログ制御電圧値を一定時間保持可能な容量を含む電圧保持回路と、前記各回路毎に有する、現在のデジタル制御値を記憶する記憶回路と、前記記憶回路に記憶されている現在のデジタル制御値を入力として、前記デジタル制御値を前記アナログ制御電圧値に変換して出力する1個のDACと、前記DACに前記各回路の前記記憶回路に記憶されている現在のデジタル制御値を順番にセットし、前記電圧保持回路の容量を定期的にリフレッシュする制御回路とを有することを特徴とするキャリブレーション回路。請求項1記載のキャリブレーション回路において、前記各回路は、コンパレータ回路であることを特徴とするキャリブレーション回路。請求項2記載のキャリブレーション回路において、前記各コンパレータ回路のキャリブレーション動作時に、前記各コンパレータ回路の比較結果がLレベルとHレベルとが等確率となるように、前記各コンパレータ回路の比較結果に基づいて前記記憶回路に記憶されている現在のデジタル制御値を増加または減少させるデジタルカウンタを前記各コンパレータ回路毎にさらに有することを特徴とするキャリブレーション回路。請求項2記載のキャリブレーション回路において、前記各コンパレータ回路のキャリブレーション動作時に、前記各コンパレータ回路の比較結果がLレベルとHレベルとが等確率となるように、前記各コンパレータ回路の比較結果に基づいて前記記憶回路に記憶されている現在のデジタル制御値を増加または減少させるLPF及び2値量子化器を前記各コンパレータ回路毎にさらに有することを特徴とするキャリブレーション回路。請求項2記載のキャリブレーション回路において、前記DACと前記各コンパレータ回路との間に、前記DAC側から前記各コンパレータ回路側へ順に、第1容量と第2容量とが各スイッチを介して接続され、前記第1容量の容量値は、前記第2容量の容量値に比べて小さい値であることを特徴とするキャリブレーション回路。請求項2記載のキャリブレーション回路において、前記各コンパレータ回路のキャリブレーション動作時には、前記各コンパレータ回路に同電圧を入力し、前記記憶回路に記憶されている現在のデジタル制御値の設定値のもとで前記各コンパレータ回路を動作させ、前記各コンパレータ回路の比較結果がLレベルとHレベルとが等確率となるように、前記各コンパレータ回路の比較結果に基づいて前記記憶回路に記憶されている現在のデジタル制御値の設定値を±1していくことを特徴とするキャリブレーション回路。N個Nは3以上の整数の同一構成の回路の特性ばらつきを補償するキャリブレーション回路であって、前記N個の各回路の特性は、外部から入力するアナログ制御電圧値によって可変可能であり、前記各回路毎に有する、前記アナログ制御電圧値を一定時間保持可能な容量を含む電圧保持回路と、前記各回路毎に有する、現在のデジタル制御値を記憶する記憶回路と、前記記憶回路に記憶されている現在のデジタル制御値を入力として、前記デジタル制御値を前記アナログ制御電圧値に変換して出力するM個Mは2以上の整数で、M<NのDACと、前記M個のDACのうちの第1DACに前記N個の各回路うちの第1回路の前記記憶回路に記憶されている現在のデジタル制御値を順番にセットし、前記電圧保持回路の容量を定期的にリフレッシュし、前記M個のDACのうちの前記第1DACとは異なる第2DACに前記N個の各回路うちの前記第1回路とは異なる第2回路の前記記憶回路に記憶されている現在のデジタル制御値を順番にセットし、前記電圧保持回路の容量を定期的にリフレッシュする制御回路とを有することを特徴とするキャリブレーション回路。請求項7記載のキャリブレーション回路において、前記各回路は、コンパレータ回路であることを特徴とするキャリブレーション回路。請求項8記載のキャリブレーション回路において、前記各コンパレータ回路のキャリブレーション動作時に、前記各コンパレータ回路の比較結果がLレベルとHレベルとが等確率となるように、前記各コンパレータ回路の比較結果に基づいて前記記憶回路に記憶されている現在のデジタル制御値を増加または減少させるデジタルカウンタを前記各コンパレータ回路毎にさらに有することを特徴とするキャリブレーション回路。請求項8記載のキャリブレーション回路において、前記各コンパレータ回路のキャリブレーション動作時に、前記各コンパレータ回路の比較結果がLレベルとHレベルとが等確率となるように、前記各コンパレータ回路の比較結果に基づいて前記記憶回路に記憶されている現在のデジタル制御値を増加または減少させるLPF及び2値量子化器を前記各コンパレータ回路毎にさらに有することを特徴とするキャリブレーション回路。請求項8記載のキャリブレーション回路において、前記DACと前記各コンパレータ回路との間に、前記DAC側から前記各コンパレータ回路側へ順に、第1容量と第2容量とが各スイッチを介して接続され、前記第1容量の容量値は、前記第2容量の容量値に比べて小さい値であることを特徴とするキャリブレーション回路。請求項8記載のキャリブレーション回路において、前記各コンパレータ回路のキャリブレーション動作時には、前記各コンパレータ回路に同電圧を入力し、前記記憶回路に記憶されている現在のデジタル制御値の設定値のもとで前記各コンパレータ回路を動作させ、前記各コンパレータ回路の比較結果がLレベルとHレベルとが等確率となるように、前記各コンパレータ回路の比較結果に基づいて前記記憶回路に記憶されている現在のデジタル制御値の設定値を±1していくことを特徴とするキャリブレーション回路。多数の同一構成のコンパレータ回路と、前記多数のコンパレータ回路の特性ばらつきを補償するキャリブレーション回路とを有するアナログ-デジタル変換器であって、前記キャリブレーション回路は、前記多数の各コンパレータ回路の特性は、外部から入力するアナログ制御電圧値によって可変可能であり、前記各コンパレータ回路毎に有する、前記アナログ制御電圧値を一定時間保持可能な容量を含む電圧保持回路と、前記各コンパレータ回路毎に有する、現在のデジタル制御値を記憶する記憶回路と、前記記憶回路に記憶されている現在のデジタル制御値を入力として、前記デジタル制御値を前記アナログ制御電圧値に変換して出力する、1個または前記コンパレータ回路の合計数未満の複数個のDACと、前記DACに前記各コンパレータ回路の前記記憶回路に記憶されている現在のデジタル制御値を順番にセットし、前記電圧保持回路の容量を定期的にリフレッシュする制御回路とを有することを特徴とするアナログ-デジタル変換器。請求項13記載のアナログ-デジタル変換器において、前記キャリブレーション回路は、前記各コンパレータ回路のキャリブレーション動作時に、前記各コンパレータ回路の比較結果がLレベルとHレベルとが等確率となるように、前記各コンパレータ回路の比較結果に基づいて前記記憶回路に記憶されている現在のデジタル制御値を増加または減少させるデジタルカウンタを前記各コンパレータ回路毎にさらに有することを特徴とするアナログ-デジタル変換器。請求項13記載のアナログ-デジタル変換器において、前記キャリブレーション回路は、前記各コンパレータ回路のキャリブレーション動作時に、前記各コンパレータ回路の比較結果がLレベルとHレベルとが等確率となるように、前記各コンパレータ回路の比較結果に基づいて前記記憶回路に記憶されている現在のデジタル制御値を増加または減少させるLPF及び2値量子化器を前記各コンパレータ回路毎にさらに有することを特徴とするアナログ-デジタル変換器。請求項13記載のアナログ-デジタル変換器において、前記DACと前記各コンパレータ回路との間に、前記DAC側から前記各コンパレータ回路側へ順に、第1容量と第2容量とが各スイッチを介して接続され、前記第1容量の容量値は、前記第2容量の容量値に比べて小さい値であることを特徴とするアナログ-デジタル変換器。請求項13記載のアナログ-デジタル変換器において、前記各コンパレータ回路のキャリブレーション動作時には、前記各コンパレータ回路に同電圧を入力し、前記記憶回路に記憶されている現在のデジタル制御値の設定値のもとで前記各コンパレータ回路を動作させ、前記各コンパレータ回路の比較結果がLレベルとHレベルとが等確率となるように、前記各コンパレータ回路の比較結果に基づいて前記記憶回路に記憶されている現在のデジタル制御値の設定値を±1していくことを特徴とするアナログ-デジタル変換器。ところで、前述した一般的な全並列型ADCにおいて、コンパレータのばらつき補償方法では、例えば図2に一例を示すように、コンパレータ21~2Nの正入力端子と負入力端子-に接続されるキャリブレーションモード切り替え用の第1スイッチ41~4N1と、コンパレータ21~2Nの出力端子に接続されるキャリブレーションコントローラ5を用いて、コンパレータ21~2Nのキャリブレーションが行われる。キャリブレーション時には、第1スイッチ41~4N1によって、全てのコンパレータ21~2Nを正負入力ともコモン電圧Vcmにショートさせる。この状態で、コンパレータ21~2Nを動作させて、コンパレータ21~2Nの出力がHレベルとLレベルとを等確率で出力するように、コンパレータ21~2Nのオフセットを調整する。これにより、コンパレータ21~2Nのばらつきを補償している。このようなコンパレータ21~2Nのばらつき補償方法として、前述した非特許文献1の技術では、その概要を図3に一例を示すように、デジタル方式のキャリブレーション方法図3aと、アナログ方式のキャリブレーション方法図3bが用いられている。図3aに示すデジタル方式のキャリブレーション方法は、コンパレータ2122~2Nも同様の出力Doutにコントローラ5aが接続され、このコントローラ5aにより制御UP/DOWNされるデジタルメモリ5bと、このデジタルメモリ5bに接続されるDACデジタル-アナログ変換器5cを備え、このDAC5cからの電圧Vcalによりコンパレータ21をキャリブレーションする構成である。このデジタル方式のキャリブレーション方法では、デジタルメモリ5bを用いているためにリフレッシュが不要であるという利点があるが、その反面、DAC5cを用いているために、このDAC5cがコンパレータ21~2Nの1個につき1個必要であり、面積が大きくなるという欠点がある。図3bに示すアナログ方式のキャリブレーション方法は、コンパレータ2122~2Nも同様の出力Doutにコントローラ5dが接続され、このコントローラ5dにより制御UP/DOWNされるチャージポンプ回路5eと、このチャージポンプ回路5eに接続されるアナログ電圧保持回路5fを備え、このアナログ電圧保持回路5fの容量Choldに蓄積した電圧Vcalによりコンパレータ21をキャリブレーションする構成である。このアナログ方式のキャリブレーション方法では、チャージポンプ回路5eを用いているために細かな制御が可能であるという利点があるが、その反面、アナログ電圧保持回路5fに容量Choldを用いているために、この容量Choldのリフレッシュが必要であり、電力を低減できないという欠点がある。そこで、本願発明は前述したデジタル方式のキャリブレーション方法とアナログ方式のキャリブレーション方法の利点を活かし、コンパレータ回路などの多数の同一構成の回路の特性ばらつきを補償するキャリブレーション回路において、この多数の同一構成の回路のキャリブレーションを小面積低電力高精度に行う技術を提供することを主な目的とするものである。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。すなわち、多数の同一構成の回路例えばコンパレータ回路の特性ばらつきを補償するキャリブレーション回路において、多数の各回路の特性は、外部から入力するアナログ制御電圧値によって可変可能であり、各回路毎に有する、アナログ制御電圧値を一定時間保持可能な容量を含む電圧保持回路と、各回路毎に有する、現在のデジタル制御値を記憶する記憶回路と、記憶回路に記憶されている現在のデジタル制御値を入力として、デジタル制御値をアナログ制御電圧値に変換して出力する1個のDACと、DACに各回路の記憶回路に記憶されている現在のデジタル制御値を順番にセットし、電圧保持回路の容量を定期的にリフレッシュする制御回路とを有することを特徴とする。また、DACは1個に限らず、例えば複数個とする場合には、以下の構成となる。N個Nは3以上の整数の同一構成の回路例えばコンパレータ回路の特性ばらつきを補償するキャリブレーション回路において、N個の各回路の特性は、外部から入力するアナログ制御電圧値によって可変可能であり、各回路毎に有する、アナログ制御電圧値を一定時間保持可能な容量を含む電圧保持回路と、各回路毎に有する、現在のデジタル制御値を記憶する記憶回路と、記憶回路に記憶されている現在のデジタル制御値を入力として、デジタル制御値をアナログ制御電圧値に変換して出力するM個Mは2以上の整数で、M<NのDACと、M個のDACのうちの第1DACにN個の各回路うちの第1回路の記憶回路に記憶されている現在のデジタル制御値を順番にセットし、電圧保持回路の容量を定期的にリフレッシュし、M個のDACのうちの第1DACとは異なる第2DACにN個の各回路うちの第1回路とは異なる第2回路の記憶回路に記憶されている現在のデジタル制御値を順番にセットし、電圧保持回路の容量を定期的にリフレッシュする制御回路とを有することを特徴とする。また、キャリブレーション回路を有するADCにおいて、多数の同一構成のコンパレータ回路と、多数のコンパレータ回路の特性ばらつきを補償するキャリブレーション回路とを有し、キャリブレーション回路は、多数の各コンパレータ回路の特性は、外部から入力するアナログ制御電圧値によって可変可能であり、各コンパレータ回路毎に有する、アナログ制御電圧値を一定時間保持可能な容量を含む電圧保持回路と、各コンパレータ回路毎に有する、現在のデジタル制御値を記憶する記憶回路と、記憶回路に記憶されている現在のデジタル制御値を入力として、デジタル制御値をアナログ制御電圧値に変換して出力する、1個またはコンパレータ回路の合計数未満の複数個のDACと、DACに各コンパレータ回路の記憶回路に記憶されている現在のデジタル制御値を順番にセットし、電圧保持回路の容量を定期的にリフレッシュする制御回路とを有することを特徴とする。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。すなわち、コンパレータ回路などの多数の同一構成の回路の特性ばらつきを補償するキャリブレーション回路において、この多数の同一構成の回路のキャリブレーションを小面積低電力高精度に行う技術を提供することができる。以下の実施の形態においては、便宜上その必要があるときは、複数の実施の形態またはセクションに分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。<本発明の実施の形態の概要>[実施の形態の第1の概要]本発明の実施の形態のキャリブレーション回路は、多数の同一構成の回路コンパレータの特性ばらつきを補償するキャリブレーション回路において、多数の各回路の特性は、外部から入力するアナログ制御電圧値によって可変可能であり、各回路毎に有する、アナログ制御電圧値を一定時間保持可能な容量を含む電圧保持回路アナログ電圧保持回路と、各回路毎に有する、現在のデジタル制御値を記憶する記憶回路デジタルメモリと、記憶回路に記憶されている現在のデジタル制御値を入力として、デジタル制御値をアナログ制御電圧値に変換して出力する1個のDAC高精度なDACと、DACに各回路の記憶回路に記憶されている現在のデジタル制御値を順番にセットし、電圧保持回路の容量を定期的にリフレッシュする制御回路コントローラとを有する。このキャリブレーション回路を有するADC全並列型ADCを特徴とする。本実施の形態の第1の概要は、後述する実施の形態1~3に対応する。[実施の形態の第2の概要]本発明の実施の形態のキャリブレーション回路は、N個Nは3以上の整数の同一構成の回路コンパレータの特性ばらつきを補償するキャリブレーション回路において、N個の各回路の特性は、外部から入力するアナログ制御電圧値によって可変可能であり、各回路毎に有する、アナログ制御電圧値を一定時間保持可能な容量を含む電圧保持回路アナログ電圧保持回路と、各回路毎に有する、現在のデジタル制御値を記憶する記憶回路デジタルメモリと、記憶回路に記憶されている現在のデジタル制御値を入力として、デジタル制御値をアナログ制御電圧値に変換して出力するM個Mは2以上の整数で、M<NのDAC高精度なDACと、M個のDACのうちの第1DACにN個の各回路うちの第1回路の記憶回路に記憶されている現在のデジタル制御値を順番にセットし、電圧保持回路の容量を定期的にリフレッシュし、M個のDACのうちの第1DACとは異なる第2DACにN個の各回路うちの第1回路とは異なる第2回路の記憶回路に記憶されている現在のデジタル制御値を順番にセットし、電圧保持回路の容量を定期的にリフレッシュする制御回路コントローラとを有する。このキャリブレーション回路を有するADC全並列型ADCを特徴とする。本実施の形態の第2の概要は、後述する実施の形態4に対応する。以上説明した本発明の実施の形態の概要に基づいた、各実施の形態を以下において具体的に説明する。以下に説明する実施の形態は本発明を用いた一例であり、本発明は以下の実施の形態により限定されるものではない。[実施の形態1]本発明の実施の形態1を、図4に基づいて説明する。<キャリブレーション回路の構成>まず、図4に基づいて、本実施の形態1の全並列型ADCにおいて、コンパレータのキャリブレーション回路の構成の一例について説明する。図4は、このコンパレータのキャリブレーション回路の構成の一例を示す図である。図4に示すコンパレータのキャリブレーション回路は、コンパレータの数量に対応するN個のコンパレータスライス1101~N10Nと、これらのコンパレータスライス101~10Nに共通の1個の高精度なDAC20と、これらのコンパレータスライス101~10Nのキャリブレーションを制御するコントローラ30などから構成される。コンパレータスライス1101~N10Nにおいて、例えばコンパレータスライス1101は、コンパレータ21と、このコンパレータ21の正入力端子、負入力端子-にそれぞれ接続されるキャリブレーションモード切り替え用の第1スイッチ41,42と、コンパレータ21の出力端子に入力端子が接続されるデジタルカウンタ111と、このデジタルカウンタ111の出力端子に入力端子が接続されるデジタルメモリ121と、このデジタルメモリ121の出力端子に一端が接続され、他端がDAC20の入力端子に接続されるキャリブレーションモード切り替え用の第2スイッチ131と、DAC20の出力端子に一端が接続されるキャリブレーションモード切り替え用の第3スイッチ141と、この第3スイッチ141の他端に一端が接続されると共にコンパレータ21の制御端子に接続される容量Choldを含むアナログ電圧保持回路151などから構成される。このコンパレータスライス1101以外の他のコンパレータスライス2102~N10Nについても、コンパレータスライス1101と同様の構成コンパレータ22~2N、第1スイッチ43~4N1、デジタルカウンタ112~11N、デジタルメモリ122~12N、第2スイッチ132~13N、第3スイッチ142~14N、アナログ電圧保持回路152~15Nとなっている。以下においては、主にコンパレータスライス1101を例に説明する。第1スイッチ41,42は、コントローラ30の制御により、コンパレータ21の正入力端子側は入力アナログ信号またはコモン電圧Vcmに切り替えられ、コンパレータ21の負入力端子-側は参照電圧入力またはコモン電圧Vcmに切り替えられるキャリブレーションモード切り替え用のスイッチである。第1スイッチ41,42が入力アナログ信号、参照電圧入力に切り替えられた状態では、アナログ信号をコンパレータ21の正入力端子に入力させ、参照電圧をコンパレータ21の負入力端子-に入力させる。一方、第1スイッチ41,42がコモン電圧Vcmに切り替えられた状態では、コンパレータ21の正入力端子及び負入力端子-ともにコモン電圧Vcmにショートさせる。デジタルカウンタ111は、コンパレータ21の比較結果に基づいてデジタルメモリ121に記憶されている現在のデジタル制御値を増加または減少させるデジタルカウンタであって、コンパレータ21からの出力信号Dout1に基づいて、HレベルまたはLレベルをカウントし、HレベルとLレベルとが等確率となるように、UP信号またはDOWN信号をデジタルメモリ121に出力するカウンタである。デジタルメモリ121は、現在のデジタル制御値を記憶する記憶回路であって、デジタルカウンタ111からのUP信号またはDOWN信号に基づいて、UP信号の場合は校正値が1され、DOWN信号の場合は校正値が-1されて、この1または-1された後の校正値を第2スイッチ131を介してDAC20に出力するメモリである。第2スイッチ131は、コントローラ30の制御により、ON/OFFが制御されるキャリブレーションモード切り替え用のスイッチである。第2スイッチ131がON状態では、デジタルメモリ121の出力端子をDAC20の入力端子に接続して、デジタルメモリ121からの校正値をDAC20に出力させる。一方、第2スイッチ131がOFF状態では、デジタルメモリ121の出力端子とDAC20の入力端子との間は遮断される。第3スイッチ141は、コントローラ30の制御により、ON/OFFが制御されるキャリブレーションモード切り替え用のスイッチである。第3スイッチ141がON状態では、DAC20の出力端子とアナログ電圧保持回路151とを接続して、DAC20からのアナログ信号に基づいたアナログ電圧をアナログ電圧保持回路151の容量Choldに蓄積させる。一方、第3スイッチ141がOFF状態では、DAC20の出力端子とアナログ電圧保持回路151との間は遮断される。アナログ電圧保持回路151は、アナログ制御電圧値を一定時間保持可能な容量Choldを含む電圧保持回路であって、このアナログ電圧保持回路151に含まれる容量Choldに蓄積した電圧によりコンパレータ21をキャリブレーションする回路である。DAC20は、デジタルメモリ121に記憶されている現在のデジタル制御値を入力として、デジタル制御値をアナログ制御電圧値に変換して出力するDACであって、デジタルメモリ121からの校正値のデジタル信号をアナログ信号に変換し、このアナログ信号の電圧を、第3スイッチ141を介して接続されるアナログ電圧保持回路151の容量Choldに蓄積させる高精度なデジタル-アナログ変換器である。このDAC20は、例えばビット数が多いことで高精度となっている。コントローラ30は、DAC20にデジタルメモリ121に記憶されている現在のデジタル制御値を順番にセットし、アナログ電圧保持回路151の容量Choldを定期的にリフレッシュする制御回路であって、第1~第3スイッチ41,42,131,141を選択制御信号SEL1により制御するキャリブレーション用のコントローラである。第1スイッチ41,42は、アナログ信号がコンパレータ21の正入力端子に入力され、参照電圧がコンパレータ21の負入力端子-に入力される状態に制御される。第2スイッチ131及び第3スイッチ141は、それぞれON/OFF状態に制御される。以上のようなコンパレータ21~2Nのキャリブレーション回路は、このキャリブレーション回路を有する全並列型ADCとして構成される。この全並列型ADCは、電源電位と接地電位間に接続されるラダー抵抗11~1N1と、入力のアナログ信号が正入力端子に入力され、ラダー抵抗11~1N1の各接続ノードの参照電圧が各負入力端子-に入力される前述したコンパレータ21~2Nと、これらのコンパレータ21~2Nからの出力Dout1~DoutNに基づいて処理し、バブル除去と共に温度計コードをバイナリコードに変換して、このバイナリコードをデジタル信号として出力する図示しない図1に図示バブル除去回路エンコーダなどから構成される。ラダー抵抗11~1N1において、例えば電源電位に接続されたラダー抵抗11と接地電位に接続されたラダー抵抗1N1は、それらの間に接続されるラダー抵抗12~1Nに比べて、抵抗値がR/2の値に設定されている。このような全並列型ADCにおいては、例えば、半導体集積回路製造技術により、単結晶シリコン基板などの半導体基板上に形成して、1個のLSI半導体装置として製造される。<キャリブレーションサイクルADC通常動作時>キャリブレーションサイクルにおけるADC通常動作時には、コンパレータ21~2Nは、高精度なDAC20からのアナログ電圧とアナログ電圧保持回路151~15Nの容量Choldに蓄積した電圧でキャリブレーションを行う。この高精度なDAC20の出力を、各コンパレータ21~2Nのキャリブレーション電圧になるように、順番を切り替え、多数あるコンパレータ21~2Nのキャリブレーションのためのアナログ電圧を周期的にリフレッシュする。このキャリブレーションサイクルにおけるADC通常動作時には、以下の動作シーケンスとなる。1各コンパレータスライス1101~N10Nの第2スイッチ131~13N、第3スイッチ141~14Nを全てOFFにする。2コンパレータスライス1101のコンパレータ21の校正値をデジタルメモリ121から読み出して、この校正値のデジタル信号を高精度なDAC20でアナログ信号に変換し、このアナログ電圧を出力する。3コンパレータスライス1101の第2スイッチ131、第3スイッチ141をONにする。この第2スイッチ131、第3スイッチ141をONにするタイミングは、高精度なDAC20の値が切り替わってからとする。上記1~3を、コンパレータスライス1101のコンパレータ21から、コンパレータスライスN10Nのコンパレータ2Nまで繰り返して行う。以上のようにして、キャリブレーションサイクルにおけるADC通常動作を行う。<キャリブレーションサイクルキャリブレーション動作時>キャリブレーションサイクルにおけるキャリブレーション動作時には、各コンパレータスライス1101~N10Nの全てのコンパレータ21~2Nに正入力端子=負入力端子-=0.5Vを入力する。そして、コンパレータ21~2Nを動作させて、比較結果がLレベルとHレベルとが等確率になるように、キャリブレーションする。このキャリブレーションサイクルにおけるキャリブレーション動作時には、以下の動作シーケンスとなる。1各コンパレータスライス1101~N10Nの第2スイッチ131~13N、第3スイッチ141~14Nを全てOFFにする。また、デジタルカウンタ111~11Nをリセットする。2コンパレータスライス1101のコンパレータ21の現在の校正値をデジタルメモリ121から読み出して、この校正値のデジタル信号を高精度なDAC20でアナログ信号に変換し、このアナログ電圧を出力する。3コンパレータスライス1101の第3スイッチ141をONにする。この第3スイッチ141をONにするタイミングは、高精度なDAC20の値が切り替わってからとする。4コンパレータスライス1101の第2スイッチ131をONにする。また、デジタルカウンタ111をリセットする。5デジタルカウンタ111の出力のHレベル/Lレベルに応じて校正値を±1して、デジタルメモリ121に書き戻す。6コンパレータスライス1101の第2スイッチ131をOFFにし、続いて第3スイッチ141をOFFにする。上記1~6をコンパレータスライス1101のコンパレータ21から、コンパレータスライスN10Nのコンパレータ2Nまで繰り返して行う。以上のようにして、キャリブレーションサイクルにおけるキャリブレーション動作を行う。<実施の形態1の効果>以上説明した本実施の形態1の全並列型ADCにおけるコンパレータ21~2Nのキャリブレーション回路によれば、コンパレータ21~2Nの数量に対応するN個のコンパレータスライス1101~N10Nと、これらのコンパレータスライス101~10Nに共通の1個の高精度なDAC20と、これらのコンパレータスライス101~10Nのキャリブレーションを制御するコントローラ30などを有することで、高精度なDAC20を時分割しながら使用して、多数のコンパレータ21~2Nのキャリブレーションを精度良く行うことができる。また、1個の高精度なDAC20により、コンパレータ21~2Nのキャリブレーションのための容量Choldを周期的にリフレッシュすることができる。また、高精度なDAC20が1個なので、面積を小さくすることができる。[実施の形態2]本発明の実施の形態2を、図5に基づいて説明する。本実施の形態2においては、前記実施の形態1に対して、デジタルカウンタの代わりに、アナログのLPFと2値量子化器を使って、UP/DOWNの平均化処理を行う点が異なり、以下においては、主にこの異なる点について説明する。<キャリブレーション回路の構成>図5に基づいて、本実施の形態2の全並列型ADCにおいて、コンパレータのキャリブレーション回路の構成の一例について説明する。図5は、このコンパレータのキャリブレーション回路の構成の一例を示す図である。図5aに示すコンパレータのキャリブレーション回路は、各コンパレータスライス1101~N10Nここではコンパレータスライス1101を図示、他のコンパレータスライス2102~N10Nについても同様において、コンパレータ21の出力端子にLPFロウパスフィルタ161の入力端子が接続され、このLPF161の出力端子に2値量子化器171の入力端子が接続され、この2値量子化器171の出力端子にデジタルメモリ121の入力端子が接続された構成となっている。LPF161は、インバータを使ったアクティブLPFであり、詳細には図5bに示すように、インバータ16aの入力端子に抵抗16bの一端が接続され、またインバータ16aの入力端子と出力端子との間に、コンデンサ16cとリセットReset入力用のスイッチ16dが並列に接続されて構成されている。リセット入力用のスイッチ16dは、コントローラ30からの選択制御信号SEL1によりON/OFFが制御される。2値量子化器171は、インバータによる2値量子化器である。このLPF161と2値量子化器171には、例えばCMOSインバータなどを用いることができる。このLPF161と2値量子化器171を使ってUP/DOWNの平均化処理を行い、この処理結果をデジタルメモリ121に出力することで、デジタルメモリ121の校正値が1または-1される。<実施の形態2の効果>以上説明した本実施の形態2の全並列型ADCにおけるコンパレータ21~2Nのキャリブレーション回路においても、前記実施の形態1と同様の効果が得られると共に、LPF161~16Nと2値量子化器171~17NにCMOSインバータを用いることで、通常の電流駆動オペアンプを用いる構成に比べて、小面積低電力にすることができる。[実施の形態3]本発明の実施の形態3を、図6に基づいて説明する。本実施の形態3においては、前記実施の形態1及び2に対して、高精度なDACとアナログ電圧保持回路の前段の第3スイッチとの間に、第4スイッチと容量を追加して、電荷が抜けにくい容量配置にしている点が異なり、以下においては、主にこの異なる点について説明する。<キャリブレーション回路の構成>図6に基づいて、本実施の形態3の全並列型ADCにおいて、コンパレータのキャリブレーション回路を構成するアナログ電圧保持回路部分の構成の一例と、キャリブレーション電圧の保持時間の比較とノードの電圧変化速度の一例について説明する。図6aは、このコンパレータのキャリブレーション回路を構成するアナログ電圧保持回路部分の構成の一例を示す図である。図6aに示すコンパレータのキャリブレーション回路は、各コンパレータスライス1101~N10Nここではコンパレータスライス1101を図示、他のコンパレータスライス2102~N10Nについても同様において、高精度なDAC20の出力端子に第4スイッチ181の一端が接続され、この第4スイッチ181の他端に容量C2の一端が接続されると共に第3スイッチ141の一端が接続され、この第3スイッチ141の他端に容量Cmainの一端が接続されると共にコンパレータ21の制御端子が接続された構成となっている。すなわち、容量Cmainの前段に、この容量Cmainよりも小さな容量値例えば容量Cmainの容量値の10~30程度の容量値の容量C2を接続して、スイッチを第3スイッチ141と第4スイッチ181の2つに分ける。この第3スイッチ141と第4スイッチ181は、コントローラ30からの同一の制御信号SEL1でON/OFFする。このようにすると、2つのスイッチが完全にOFFせずにリークがある場合でも、ノードn2の電圧変化が、容量C2によってゆっくりになるため、容量Cmainの電荷が抜ける速度が遅くなり、キャリブレーション電圧Vcalの保持時間が長くなる。これを説明するための図が図6bである。図6bは、本実施の形態3によるキャリブレーション電圧Vcalと前記実施の形態1及び2によるキャリブレーション電圧Vcalの保持時間の比較と、本実施の形態3によるノードn2の電圧変化速度の一例を説明するための図である。図6bの例では、本実施の形態3のように2つの容量C2と容量Cmainの場合と、前記実施の形態1及び2のように1つの容量Choldの場合において、容量値の総和は同じにしている。すなわち、容量C2の容量値容量Cmainの容量値と、容量Choldの容量値が等しい。図6bから分かるように、本実施の形態3によるキャリブレーション電圧Vcalの保持時間は、前記実施の形態1及び2によるキャリブレーション電圧Vcalに比べて長くすることができる。<実施の形態3の効果>以上説明した本実施の形態3の全並列型ADCにおけるコンパレータ21~2Nのキャリブレーション回路においても、前記実施の形態1及び2と同様の効果が得られると共に、第4スイッチ181~18Nと容量C2を追加して、電荷が抜けにくい容量配置の構成とすることで、キャリブレーション電圧Vcalの保持時間を長くすることができる。[実施の形態4]本発明の実施の形態4を、図7に基づいて説明する。本実施の形態4においては、前記実施の形態1~3に対して、DACを複数個コンパレータの合計数未満の複数個としている点が異なり、以下においては、主にこの異なる点について説明する。<キャリブレーション回路の構成>図7に基づいて、本実施の形態4の全並列型ADCにおいて、コンパレータのキャリブレーション回路の構成の一例について説明する。図7は、このコンパレータのキャリブレーション回路の構成の一例を示す図である。図7に示すコンパレータのキャリブレーション回路は、コンパレータの数量に対応するN個のコンパレータスライス1101~N10Nと、これらのコンパレータスライス1101~N10Nのうちの、コンパレータスライス1101~N/210N/2に共通の1個の高精度なDAC20a、及びコンパレータスライスN/2110N/21~N10Nに共通の1個の高精度なDAC20bと、これらのコンパレータスライス1101~N10Nのキャリブレーションを制御するコントローラ30などから構成される。すなわち、本実施の形態4では、2個のDAC20a,20bを備え、コンパレータスライス1101~N/210N/2に対しては一方のDAC20aからアナログ信号の電圧を出力し、コンパレータスライスN/2110N/21~N10Nに対しては他方のDAC20bからアナログ信号の電圧を出力する構成となっている。他は、前記実施の形態1と同様であるので、ここでの説明は省略する。また、本実施の形態4では、前記実施の形態2のように、アナログのLPFと2値量子化器を使って、UP/DOWNの平均化処理を行う構成、前記実施の形態3のように、高精度なDACとアナログ電圧保持回路の前段の第3スイッチとの間に、第4スイッチと容量を追加して、電荷が抜けにくい容量配置の構成とすることも可能であることは言うまでもない。<実施の形態4の効果>以上説明した本実施の形態4の全並列型ADCにおけるコンパレータ21~2Nのキャリブレーション回路においても、高精度なDAC20a,20bは2個に増えて面積は多少大きくなるものの、前記実施の形態1~3と同様の効果を得ることができる。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施の形態1~4においては、全並列型ADCにおけるコンパレータのキャリブレーション回路を例に説明したが、他の型のADCにおけるコンパレータのキャリブレーション回路や、ADCに限らず、DACなどにも適用可能であり、本発明は多数の同一構成の回路を有し、これらの回路の特性ばらつきを補償するキャリブレーション技術に広く適用することができる。"