"基板上に形成され、所定のバンドギャップを有するグラフェン層から成るチャネル領域と、前記チャネル領域の両側にそれぞれ形成され、バンドギャップが前記チャネル領域よりも小さいグラフェン層から成るソース/ドレイン領域と、前記ソース/ドレイン領域の前記チャネル領域に接する部分の上にそれぞれ形成され、前記チャネルを横切るように相互に平行配置された2つのゲート電極と、前記ソース/ドレイン領域のコンタクト部にそれぞれ形成された金属触媒層と、を具備したことを特徴とする半導体装置。前記チャネル領域のグラフェン層は、必要なバンドギャップに応じてリボン状に形成されていることを特徴とする請求項1記載の半導体装置。前記チャネル領域のグラフェン層は、前記金属触媒層間で宙吊りの状態にあることを特徴とする請求項1又は2に記載の半導体装置。前記金属触媒層は、前記ゲート電極の下部に一部重なっていることを特徴とする請求項1~3の何れかに記載の半導体装置。基板上に金属触媒層を島状に形成する工程と、前記金属触媒層上にグラフェン層を形成する工程と、前記グラフェン層上に相互に平行に2つのゲート電極を形成する工程と、前記ゲート電極間の前記グラフェン層上に、前記ゲート電極の対向方向に沿ったストライプを有し、且つ前記ゲート電極間よりも外側の前記グラフェン層を被覆する保護膜を形成する工程と、前記保護膜及び前記ゲート電極をマスクに用いて前記グラフェン層を選択エッチングする工程と、前記グラフェン層のエッチングにより露出した前記金属触媒層をエッチングすると共に、前記ゲート電極間の前記グラフェン層の下の前記金属触媒層をエッチングする工程と、を含むことを特徴とする半導体装置の製造方法。前記金属触媒層のエッチングを、薬液を用いた等方的エッチングで行うことを特徴とする請求項5記載の半導体装置の製造方法。前記金属触媒層のエッチング工程により、前記ゲート電極下の前記金属触媒層の少なくとも一部を除去することを特徴とする請求項6記載の半導体装置の製造方法。基板上に形成され、所定のバンドギャップを有するグラフェン層から成るチャネル領域と、前記チャネル領域の両側にそれぞれ形成され、バンドギャップが前記チャネル領域よりも小さいグラフェン層から成るソース/ドレイン領域と、前記ソース/ドレイン領域の一方で前記チャネル領域に接する部分の上に、前記チャネル領域を横切るように配置されたゲート電極と、前記ソース/ドレイン領域のコンタクト部にそれぞれ形成された金属触媒層と、を具備し、前記チャネル領域及び前記ソース/ドレイン領域の一方はドーパントを有することを特徴とする半導体装置。発明が解決しようとする課題は、グラフェン層をチャネルに用いたグラフェントランジスタにおいて、オフリークの低減により低消費電力化をはかり得る電界効果型の半導体装置を提供することである。また、発明が解決しようとする他の課題は、上記の半導体装置の製造に際して、トップゲート形成工程によるナノリボン構造へのダメージを回避できる半導体装置の製造方法を提供することである。本発明の一態様の半導体装置は、基板上に形成され、所定のバンドギャップを有するグラフェン層から成るチャネル領域と、前記チャネル領域の両側にそれぞれ形成され、バンドギャップが前記チャネル領域よりも小さいグラフェン層から成るソース/ドレイン領域と、前記ソース/ドレイン領域の前記チャネル領域に接する部分の上にそれぞれ形成され、前記チャネルを横切るように相互に平行配置された2つのゲート電極と、前記ソース/ドレイン領域のコンタクト部にそれぞれ形成された金属触媒層と、を具備したことを特徴とする。また、本発明の別の態様の半導体装置の製造方法は、基板上に金属触媒層を島状に形成する工程と、前記金属触媒層上にグラフェン層を形成する工程と、前記グラフェン層上に相互に平行に2つのゲート電極を形成する工程と、前記ゲート電極間の前記グラフェン層上に、前記ゲート電極の対向方向に沿ったストライプを有し、且つ前記ゲート電極間よりも外側の前記グラフェン層を被覆する保護膜を形成する工程と、前記保護膜及び前記ゲート電極をマスクに用いて前記グラフェン層を選択エッチングする工程と、前記グラフェン層のエッチングにより露出した前記金属触媒層をエッチングすることにより、前記ゲート電極間の前記グラフェン層の下の前記金属触媒層を除去する工程と、を含むことを特徴とする。本発明によれば、グラフェン層上に形成された2つのゲート電極に互いに逆方向の電圧を印加することにより、ゲート電極間に存するエネルギーバンドギャップがポテンシャル障壁となり、高いポテンシャル障壁を得ることができる。従って、オフリークの低減が可能となり、低消費電力化をはかることができる。また、トップゲート加工の後にナノリボン加工を施すため、トップゲート形成工程によるナノリボン構造へのダメージを回避することができる。従って、金属触媒表面上に形成されたグラフェン層をチャネルに用いたトランジスタ構造を実現することができる。以下、実施形態の詳細を、図面を参照して説明する。第1の実施形態図1は、第1の実施形態に係わるグラフェントランジスタの概略構成を説明するためのもので、aは平面図、bはaの矢視A-A’断面図、cはaの矢視B-B’断面図である。絶縁基板10上に、矩形状の金属触媒の薄膜21,22が、後述するトランジスタのソースドレイン方向に一定距離離して形成されている。ここで、薄膜21がソース側、薄膜22がドレイン側とする。各々の金属触媒薄膜21,22の対向領域と反対側にそれぞれ、例えば金等のコンタクト31,32が形成されている。そして、金属触媒薄膜21,22の表面上に、薄膜21,22間を跨ぐように1~10層の膜厚のグラフェン層40が形成されている。従って、グラフェン層40は薄膜21,22間で宙吊り構造となっている。なお、絶縁基板10は基板そのものが絶縁体であっても良いし、半導体又は導電性の基板上にシリコン酸化膜或いはサファイア等の絶縁膜を形成したものであっても良い。グラフェン層40上に、2組のゲートスタックトップゲートが、ソースドレイン間を分断する方向に相互に平行に形成されている。ソース側のゲートスタックは、例えば酸化アルミニウム等のゲート絶縁膜51と金等の金属を用いたゲート電極61で形成され、ドレイン側のゲートスタックは、例えば酸化アルミニウム等のゲート絶縁膜52と、金等の金属を用いたゲート電極62で形成されている。ゲート電極間のグラフェン層40はエッチングにより幅が狭くなっており、リボン状に加工されている。リボン状に加工されたグラフェンナノリボン45の幅は、例えば10nmに設定されている。次に、本実施形態のグラフェントランジスタの製造方法について、図2~図5を参照して説明する。なお、図2~図5において、aは平面図、bはaの矢視A-A’断面図、cはaの矢視B-B’断面図を示している。まず、図2abに示すように、絶縁基板10上に、グラフェン成長のための触媒となる金属、例えば銅等の薄膜20を堆積させた後、例えばRIE反応性イオンエッチング等の手法にて、例えば矩形などの所望の形状の領域のみ薄膜20が残るようにエッチング工程を施し、金属触媒薄膜20のメサ構造を形成する。この矩形メサ構造の金属触媒薄膜20に対してその両端に、例えば金等のコンタクト31,32を形成した後に、金属触媒薄膜20の表面上に、化学的気相成長法等の既知の方法にて1層乃至10層の膜厚のグラフェン層40を形成させる。具体的には、例えばエチレンやアセチレンのガスを用いて金属触媒薄膜20の表面上にカーボンを析出させるようにする。なお、金属触媒上に形成するグラフェンは、絶縁層上に形成するグラフェンと比較して格段に作りやすく、より工業的に現実的なものである。また、グラフェン層40の成長工程は、コンタクト31,32の形成工程前でも良く、更に金属触媒薄膜20のメサ加工の前でも良い。次いで、図3abに示すように、例えば酸化アルミニウム等の絶縁膜と金等の金属膜を積層した後に、これらをRIE等でゲート構造に加工することにより、2組のゲートスタックを形成する。即ち、ゲート絶縁膜51,52とゲート電極61,62から成る2組のゲートスタックトップゲートを、ソースドレイン間を分断する方向に二本、平行に形成する。この際、2本のゲート電極の間隔は素子の性能の要請から決められる。即ち、ゲート間隔が短すぎるとソースドレイン間のトンネル電流が大きくなり過ぎるため、間隔は1nm以上あるとよい。一方、ゲート間隔が長過ぎるとチャネルの抵抗が高くなり、回路の動作速度が低下するので、ゲート間隔は100nm以下、望ましくは20nm以下がよい。次いで、図4a~cに示すように、ソース側のコンタクト31とゲートスタック51,61との間のグラフェン層40と、ドレイン側のコンタクト32とゲートスタック52,62との間のグラフェン層40とを、それぞれ被覆する保護膜70を、例えばSiO2等で形成する。さらに、この保護膜70は、2つのゲート電極の間に露出したグラフェン領域の一部を被覆する細線部分75を有する。次いで、図5a~cに示すように、例えばRIEにて保護膜70にて被覆されていない部分のグラフェン層40を除去する。その結果、2つのゲート領域の間にのみグラフェンナノリボン45が形成される。ここで、グラフェンナノリボン45の幅はエネルギーバンドギャップに関係する。即ち、十分なバンドギャップを得るためには、ナノリボン幅は20nm以下が望ましく、更に望ましくは10nm以下がよい。なお、グラフェン層40にバンドギャップを形成する方法としては、必ずしもグラフェン層40をナノリボンに加工するに限らない。例えば、グラフェン層40に、酸素や水素等をドーピングする化学的修飾によっても良いし、グラフェン層に半径が10nm前後の微小な穴を高密度で形成し、グラフェン層40を網目状に加工するアンチドット欠陥導入によっても良い。続いて、酸等の薬液により金属触媒薄膜20を溶解し、除去する工程を施す。この際、2つのゲートの間の金属触媒薄膜20が露出した状態で薬液に浸すことにより、薬液が両ゲートの下部の領域の金属触媒薄膜20まで侵入し、更に2つのゲートスタックの間のグラフェンナノリボン45の下部の領域の金属触媒薄膜20にも同様に侵入する。即ち、等方的エッチングで除去される部分25は、2つのゲートスタックの間のギャップ部分を中心に、2つのゲートスタックの下部の領域、及びグラフェンナノリボン45の下部の金属触媒薄膜20をも含む領域に及ぶ。これにより、金属触媒薄膜20はソース側21とドレイン側22とに分離されることになる。ここで、ゲート下部の金属触媒薄膜20の一部が残留していたとしても、ナノリボン側のゲート端下部の金属触媒が十分に除去されているならば、何ら問題はない。本実施形態では、トップゲート領域下部の金属触媒薄膜20が全て除去された場合を示している。これ以降は、保護膜70を除去することにより、前記図1に示した本実施形態の素子構造が完成することになる。なお、保護膜70は必ずしも除去しなくてもよい。次に、本実施形態のトランジスタの動作について説明する。図6は、第1の実施形態のトランジスタの動作を説明するためのもので、aはグラフェン層とゲートとの配置を示す図、bcはaの構造のグラフェン素子の、グラフェンナノリボンを含むA-A’線上のエネルギーバンド図である。さらに、図6bはオフ状態におけるバンド構造を示し、図6cはオン状態におけるバンド構造を示している。ここで、バンドギャップの生成されていないグラフェン領域においては、伝導バンドと荷電子バンドが接するディラック点80が存在する。一方、グラフェンナノリボン45が形成された領域では、伝導バンドと荷電子バンドの間にエネルギーバンドギャップ81が存在する。まず、オフ状態を図6bで説明する。ドレインに正のバイアスを与えることにより、電子のフェルミエネルギー82は、ドレイン領域においてソース領域よりも低下する図6b83。このとき、ソース側のゲート電極61に負のバイアスを与えることにより、該ゲート下のグラフェン領域のディラック点の移動84が生じ、その結果、該グラフェン領域はp型となる。同時に、ドレイン側のゲート電極62に正のバイアスを与えることにより、該ゲート下のグラフェン領域のディラック点の移動85が生じ、その結果、該グラフェン領域はn型となる。以上の操作によりフェルミエネルギー近傍の伝導電子のソース側からドレイン側への伝播において、グラフェンナノリボンのソース端に高いエネルギー障壁が形成され、同時に、正孔のドレイン側からソース側への伝播においても同様に高いエネルギー障壁が形成される。従って、オフ状態における熱的励起によるリーク電流は、バンドギャップのエネルギー値以上のポテンシャル障壁により、低減されると期待される。また、グラフェンナノリボン長を最適に設計することにより、p型のソース領域からn型のドレイン領域へのバンド間トンネリングの距離トンネリング長を十分に長く設定することが可能であり、従って、トンネル電流によるオフリーク電流が抑制されることが期待される。次に、オン状態を図6cで説明する。オフ状態において負のバイアスを与えたソース側のゲート電極61に対して、電圧の極性を反転させると、ソース側ゲートの下のグラフェン領域におけるディラック点の移動84の極性が反転する。その結果、グラフェンナノリボンで生成されたエネルギーバンドギャップが、常にフェルミエネルギーよりも低エネルギー側に存在することになる。これにより、グラフェンナノリボンを電子が伝播できるようになり、従ってトランジスタがオン状態になる。ここで、ソース側のゲート電極61ではなく、ドレイン側のゲート電極62に対して、逆極性の負のバイアスを与えても、グラフェンナノリボンのエネルギーバンドギャップ81が、常にフェルミエネルギー82よりも高エネルギー側になるため、トランジスタはオン状態にできる。さらに、ソース側或いはドレイン側の少なくとも一方のゲートバイアスの大きさをオフ状態よりも更に大きくすると、バンド間のトンネル長が短くなり、従ってトランジスタをオン状態にすることも可能である。ここで、グラフェントランジスタがオン状態の時、グラフェンナノリボン領域に注入される電子は、幅広のグラフェンにおける高い速度を有しており、従って高速度の注入電子速度が期待される。さらに、グラフェンナノリボンのリボン長を、従来技術と比較して格段に短くすることが可能であり、グラフェンナノリボンにおける移動度の劣化の回路の動作速度に対する影響を最低限に抑制することが可能である。以上の方法により、高速かつ低リーク電流で動作する、本実施形態のトランジスタが、金属触媒層上のグラフェンで製造される。特に、本実施形態のトランジスタにおいては、バンドギャップが生成された領域は宙吊り構造のグラフェンであるため、更に高い電荷移動度が期待される。さらに、トップゲートのゲート長を短くできるため、トップゲートとグラフェン層間の静電容量の低減が期待される。また、上記実施形態の動作バイアスの電圧の極性を全て反転させても、同様の原理でトランジスタ動作が可能である。即ち、負のドレインバイアス、正のソース側ゲートバイアス、負のドレイン側ゲートバイアスでオフ状態が得られソース側ゲートバイアスを負に、或いはドレイン側ゲートバイアスを正にすることでオン状態が得られる。これは、本実施形態のトランジスタの極性が、n型にもp型にも自由に変化可能であることを意味し、従って電気的に再構成可能な回路が実現する。このように本実施形態によれば、グラフェン層40のグラフェンナノリボン領域45を横切るように2本のゲートを形成しているため、これらのゲートに逆方向の電圧を印加することにより、2つのゲートの間に存するエネルギーバンドギャップがポテンシャル障壁となる。従って、高いポテンシャル障壁により確実なオフ状態が得られ、消費電力の低減をはかることができる。また、移動度の低いナノリボン領域を極力短くでき、更にナノリボン部分への電荷の注入速度がバルクのグラフェンにおける非常に高速度な電子によるものであるため、トランジスタの動作速度が向上する。さらに、最も移動度の劣化するナノリボン部分が宙吊りグラフェン状態であることが、電荷の移動度上昇をもたらすため、本実施形態の構造は更なるトランジスタの動作速度向上に寄与する。また、本実施形態の構造では、トップゲート加工の後にナノリボン加工を施すため、トップゲート工程によるナノリボン構造へのダメージを回避できる利点もある。なお、本実施形態の構成において、グラフェン層にエネルギーオフセットを与えるためにバックゲートを形成しても良いし、グラフェン層全体に不純物付着により電子又は正孔をドープすることによりグラフェン層をp型又はn型にしても良い。第2の実施形態図7は、第2の実施形態に係わるグラフェントランジスタの概略構成を説明するためのもので、aは平面図、bはaの矢視A-A’断面図、cはaの矢視B-B’断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。本実施形態が先に説明した第1の実施形態と異なる点は、ゲート領域下部の金属触媒を全て除去するのではなく、ゲート領域下部の金属触媒の一部を残留させたことにある。基本的な構成は第1の実施形態と同様であり、ゲート領域下の金属触媒薄膜は、グラフェンリボン側が除去され、ソースドレイン電極側が残っている。このような構成であれば、先に説明した第1の実施形態と同様の効果が得られるのは勿論のこと、次のような利点も得られる。即ち、ゲート領域下部における金属触媒層が一部残留するので、ゲート電極61,62で制御された状態のグラフェン層40に金属触媒薄膜21,22が電気的に直に接する。このため、ゲート領域の内外で極性が異なる場合にそれらの境界にディラック点を含む高抵抗の状態を回避することができ、駆動電流の増大に寄与する。このとき、ゲート領域とコンタクト領域のオーバーラップが生じるため、素子面積の低減にも寄与する。第3の実施形態図8は、第3の実施形態に係わるグラフェントランジスタの概略構成を説明するためのもので、aは平面図、bはaの矢視A-A’断面図、cはaの矢視B-B’断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。本実施形態が先の第1の実施形態と異なる点は、ゲートを2本ではなく1本にしたことである。本実施形態では、グラフェン層40に対して、ゲート絶縁膜51及びゲート電極61からなる1本のトップゲートを形成する。グラフェン層40で構成されるチャネル領域は、以下の通りの方法で規定される。即ち、チャネル領域の片方の端がゲートをマスクとして限定され、もう一方の端がマスク図示せずによって限定されるようにして、チャネル部分を露出させる。その上で、チャネル領域が半導体的になるような加工、即ちグラフェン層40にバンドギャップを形成する工程を施す。ここで、チャネル領域が半導体的になるような加工とは、第1の実施形態において説明した方法と同様であり、化学的修飾によっても良いし、アンチドット欠陥導入によっても良い。なお、本実施形態では、ゲート動作に必要な電圧の極性を一方のみで良くするために、グラフェン層全体をp型或いはn型にドーピングするようになっている。グラフェン層全体に、例えばカリウム等の金属を付着させることによって電子をドープすれば、グラフェン層はn型になる。同様に、グラフェン層全体に、例えば酸素等の物質を付着させることによって正孔をドープすれば、グラフェン層はp型になる。さらに、必ずしもグラフェン層全体をドーピングによりn型又はp形にするのではなく、チャネル領域及びソース/ドレイン領域の一方のみをp形或いはn形にドーピングするようにしても良い。また、グラフェン層をn型又はp形にする代わりに、例えば基板の裏面側にバックゲートを形成し、バックゲートバイアスを与える構造としても良い。グラフェン素子構造において、バックゲートバイアスを印加することで、フェルミエネルギーに対するディラック点のエネルギーオフセットを与えることで、グラフェン層全体に亘ってn型、或いはp型にすることが可能になる。このような構造を採用することにより、第1の実施形態の構造と比較して、ゲートが一つ少ないため、素子の面積を低減することができ、従って作製プロセスの簡略化、及び集積度の増大をはかることができる。さらに、これによって、ゲート動作に必要な電圧の極性が正負の一方のみで良くなり、従って回路の設計が容易となる。図9は、第3の実施形態のトランジスタの動作を説明するためのもので、aはグラフェン層とゲートとの配置を示す図、bはオン状態におけるバンド構造を示す図、cはオフ状態におけるバンド構造を示す図である。なお、図9中の90~95は図6中の80~85に相当している。まず、正電圧のバックゲートバイアス等によりグラフェン層の全体がn型になった場合を説明する。このとき、フェルミエネルギーがバンドギャップよりも高エネルギー側にあるため、トランジスタはオン状態であり、高い電荷注入速度で電流が流れる。この場合、ドレインバイアスは正電圧であり、図9bに示すように、ドレイン電圧によるフェルミエネルギーの移動93が生じる。ここで、ゲートに負の電圧を印加することにより、図9cに示すように、ディラック点の移動96が生じる。その結果、チャネルのソース端ではポテンシャル障壁が高くなり、従って熱励起リーク電流が抑制される。また、チャネルのソース側がp型、ドレイン側がn型の極性を有しており、それらの間はバンドギャップ91で仕切られるため、その半導体的領域の長さを適切に選ぶことで、バンド間トンネリングが十分に抑制され、従ってオフリーク電流が抑制される。次に、負電圧のバックゲートバイアス等によりグラフェン層の全体がp型になった場合も、上記の正電圧のバックゲートバイアスの場合と同様である。即ち、ゲートに電圧を印加しなければトランジスタはオン状態であり、高い電荷注入速度で電流が流れる。この場合、ドレインバイアスは負電圧であり、ゲート電極に正の電圧を印加することによって、トランジスタのオフ状態を得ることができる。このように本実施形態によれば、ゲートが1本でありながら第1の実施形態と同様の原理でトランジスタ動作が可能となり、第1の実施形態と同様の効果が得られる。しかも、第1の実施形態の構造と比較してゲートが一つ少ないため、作製プロセスの簡略化及び集積度の増大化をはかり得ると云う利点もある。変形例なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、チャネル領域を構成するグラフェンナノリボンは1本としたが、必ずしもこれに限らずグラフェンナノリボンを複数本にしても良い。グラフェン層の下地となる金属触媒層は、必ずしも銅に限るものではなく、化学的気相成長法等によりグラフェンが形成されるものであれば良く、鉄、コバルト、ニッケル等を用いることも可能である。ゲート電極間のグラフェン層に対してエネルギーバンドギャップを生じさせる加工を施す方法としては、グラフェン層をリボン状に加工するに限らず、化学的修飾によっても良いし、アンチドット欠陥導入によっても良い。本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"