"半導体基板の上方に、誘電体膜を下部電極と上部電極とで挟んでなるキャパシタを形成する第1の工程と、O3とTEOSを原料としたCVD法により、前記キャパシタを覆う酸化膜を形成する第2の工程と、ALD法により、前記酸化膜上に保護膜としてのAl2O3膜を形成する第3の工程とを具備する半導体装置の製造方法。前記第1の工程後、前記第2の工程前に、スパッタ法により、前記酸化膜の下地となる密着層としてのAl2O3膜を形成する第4の工程をさらに具備する請求項1に記載の半導体装置の製造方法。前記酸化膜は、厚さ5nm以上50nm以下で形成される請求項1に記載の半導体装置の製造方法。前記第2及び第3の工程は、複数回繰り返して実行されることを特徴とする請求項1に記載の半導体装置の製造方法。前記第2、第3及び第4の工程は、複数回繰り返して実行されることを特徴とする請求項2に記載の半導体装置の製造方法。上述したような強誘電体材料を利用したFeRAMキャパシタは、キャパシタ膜成膜後の特性は良好であっても、その後の工程であるRIE工程や層間膜形成、配線工程、シンタ処理、モールド時などのプロセス時に、Hの拡散などによる工程ダメージを受け、キャパシタ特性が劣化する問題があった。そこで、キャパシタへの後工程でのダメージ自体を低減するために、保護膜が使用されている。特許文献1には、保護膜としてAl酸化膜をキャパシタ上層部に利用することにより、ダメージを回避するキャパシタセルが開示されている。一方、キャパシタの構造としては、高集積化に伴い、キャパシタの上部電極とトランジスタの活性領域とを接続するオフセット型のものから、最近ではより密度の高いFeRAMを作製すべく、プラグ上にキャパシタを配置するCOPCapacitorOnPlug型の開発が進められている。このCOP型は、トランジスタの活性領域から接続されたWやSiからなるプラグ構造がキャパシタ直下にあり、DRAMのスタックトキャパシタの場合と同様にセルサイズを小さくすることができる。しかしながらこの構造では、ダメージの回復を図るための酸素含有雰囲気下での熱処理の際に、直下のプラグ材料が酸化されてコンタクト抵抗が高くなり、ひどい場合には剥離が生じるなどの問題がある。これを回避するために、TiAlN、TiN、TaSiNなどのバリア層の形成、IrO2、Ir、RuO2、Ruなどの電極材料が試みられている。しかしこの場合、構造が複雑になりキャパシタの高さが高くなるため、前述の保護膜がキャパシタの側壁につきにくくなるという問題が発生する。この問題を解決するために、特許文献2では、キャパシタの保護膜としてのAl酸化膜の製造方法として、より段差被膜性の高いALDatomiclayerdeposition法が使用されている。また、特許文献3にはALD法の使用例が記載されている。しかしながら、CVD法の一種であるALD法は、原料ガスに還元性の高いTMAtrymethyl-Alminiumを使用するため、成膜時にキャパシタ特性の劣化を引き起こすという問題がある。実施形態では、後工程によるダメージを回避し優れた特性を有する強誘電体キャパシタを有する半導体装置を提供する。課題を解決し目的を達成するために、実施形態の半導体装置の製造方法は以下の如く構成されている。実施形態によれば、半導体装置の製造方法は、半導体基板の上方に、誘電体膜を下部電極と上部電極とで挟んでなるキャパシタを形成する第1の工程と、O3とTEOSを原料としたCVD法により、前記キャパシタを覆う酸化膜を形成する第2の工程と、ALD法により、前記酸化膜上に保護膜としてのAl2O3膜を形成する第3の工程とを備える。以下、図面を参照しながら実施形態を説明する。第1の実施形態図1のa~cは、本第1の実施形態に係わるFeRAMの製造プロセスを示す断面図である。本第1の実施形態では、キャパシタ下に位置するプラグ材にタングステンを用いたCOP型FeRAMセルについて述べる。まず、図1のaに示すように、P型Si基板半導体基板S表面のトランジスタ活性領域以外の領域に、素子分離のための溝を形成し、該溝内にSiO2を埋め込んで素子分離領域101を形成するSallowTrenchIsolation。続いて、スイッチ動作を行うためのトランジスタを形成する。まず、Si基板全面に熱酸化により厚さ6nm程度の酸化膜102を形成し、続いて酸化膜102全面にヒ素をドープしたn型多結晶シリコン膜103を形成し、さらに多結晶シリコン膜103上にWSix膜104を、WSix膜104上に窒化膜105を形成する。その後、多結晶シリコン膜103、WSix膜104、及び窒化膜105を通常の光リソグラフィ法及びRIE法により加工し、ゲート電極100を形成する。さらに、窒化膜106を堆積し、RIEによる側壁残しの手法によってゲート電極100側壁にスペーサ部を設ける。同時に、プロセスの詳細は省くが、イオン注入法及び熱処理によってソースドレイン領域107を形成する。次に、図1のbに示すように、全面にCVD酸化膜108を堆積後、一旦CMP法により平坦化を行い、トランジスタの一方のソースドレイン領域107に連通するコンタクトホール109を形成する。この後、スパッタ法あるいはCVD法により薄いチタン膜を堆積し、フォーミングガス中で熱処理を行うことによってTiN膜110を形成する。続いて、CVDタングステン111を全面に堆積し、CMP法によりコンタクトホール109外の領域からタングステン111を除去し、コンタクトホール109内にタングステンを埋め込む。その後、全面にCVD窒化膜112を堆積し、さらにトランジスタの他方のソースドレイン領域107に連通するコンタクトホール113を形成し、同様にしてTiN膜114を形成し、タングステン115をコンタクトホール113内に埋め込み、キャパシタに連通するプラグを形成する。この後、図1のcに示すように、スパッタ法により厚さ10nmの炭化ケイ素膜116をCVD窒化膜112全面に堆積し、続いてスパッタ法により厚さ3nm程度のチタン膜117を炭化ケイ素膜116上全面に堆積する。この後、チタン膜117上全面にキャパシタ下部電極200となる厚さ30nmのイリジウム膜118と厚さ20nmの第1の白金膜119とをスパッタ法にて形成する。さらに、第1の白金膜119上にキャパシタ誘電体膜300となるPZT膜120をスパッタ法により形成し、一旦酸素雰囲気中での急速加熱処理RTAによりPZT膜120の結晶化を行う。この後、PZT膜120上にキャパシタ上部電極400となる第2の白金膜121をスパッタ法により形成する。その後、O3とTEOStetraethoxysilaneを原料としたCVD法により第2の白金膜121上に厚さ10nmの酸化膜SiO2膜122を堆積し、続いてALD法により酸化膜122上に第1の保護膜123としてAl2O3膜を形成する。成膜温度は200°C、膜厚は5nmとした。続いて、第1の保護膜123上に加工マスク材としてCVD酸化膜124を堆積し、光リソグラフィ法とRIE法によって該CVD酸化膜124をパターンニングしフォトレジストを除去した後、第1の保護膜123、酸化膜122、第2の白金膜121、及びPZT膜120をRIE法によってエッチング加工する。次に、O3とTEOSを原料としたCVD法により全面に厚さ10nmの酸化膜SiO2膜125を堆積し、続いてALD法により酸化膜125上に第2の保護膜126としてAl2O3膜を形成する。成膜温度は200°C、膜厚は10nmとした。続いて、第2の保護膜126上に加工マスク材としてCVD酸化膜127を堆積し、光リソグラフィ法とRIE法の組合せによってCVD酸化膜127、第2の保護膜126、酸化膜125、第1の白金膜119、イリジウム膜118、チタン膜117、炭化ケイ素膜116の順にパターンニング加工を行い、キャパシタの形成を完了する。この後、O3とTEOSを原料としたCVD法により全面に厚さ10nmの酸化膜SiO2膜128を堆積し、続いてALD法により酸化膜128上に第3の保護膜129としてAl2O3膜を形成する。成膜温度は200°C、膜厚は10nmとした。次に、O3とTEOSを原料としたCVD法により第3の保護膜129上に厚さ50nmの酸化膜SiO2膜130を堆積し、続いてALD法により酸化膜130上に第4の保護膜131としてAl2O3膜を形成する。成膜温度は200°C、膜厚は10nmとした。次に、全面にCVD酸化膜132を堆積し該キャパシタを覆い、CMPによる平坦化を行い、光リソグラフィ法とRIE法によってCVD酸化膜132をパターンニングし、第2の白金膜121へのコンタクトホール133を形成する。続いて、加工時にPZT膜120に生じたダメージを除去するために、酸素雰囲気下で600°C程度の熱処理を行う。この後、図示しないが、ドライブ線、ビット線の形成、さらに上層メタル配線の工程を経て、FeRAMが完成することになる。以上のように本第1の実施形態によれば、ALD法により第1,第2,第3,第4の保護膜123,126,129,131を堆積する前に、それぞれO3とTEOSを原料とした酸化膜122,125,128,130をCVD法により堆積する。これにより、加工時、CVD酸化膜の堆積時、さらにはALD法による第1,第2,第3,第4の保護膜123,126,129,131Al2O3膜の堆積時等に生じるPZT膜120へのダメージを低減することが可能になる。なお、酸化膜122,125,128,130の厚さは5nm以上であれば前述の効果が得られ、5nm以上50nm以下であることが好ましい。第2の実施形態図2は、本第2の実施形態に係わるFeRAMの製造プロセスを示す断面図である。図2において図1のa~cと同一な部分には同符号を付してある。本第2の実施形態では、キャパシタ下に位置するプラグ材にタングステンを用いたCOP型FeRAMセルについて述べる。本第2の実施形態の基本プロセスは第1の実施形態と同様であるが、O3とTEOSを原料としたCVD法による酸化膜の下に、密着層としてスパッタ法によるAl2O3膜を形成する。第1の実施形態において図1のa,bで示したプロセスの後、図2に示すように、スパッタ法により厚さ10nmの炭化ケイ素膜116をCVD窒化膜112全面に堆積し、続いてスパッタ法により厚さ3nm程度のチタン膜117を炭化ケイ素膜116上全面に堆積する。この後、チタン膜117上全面にキャパシタ下部電極200となる厚さ30nmのイリジウム膜118と厚さ20nmの第1の白金膜119とをスパッタ法にて形成する。さらに、第1の白金膜119上にキャパシタ誘電体膜300となるPZT膜120をスパッタ法により形成し、一旦酸素雰囲気中での急速加熱処理RTAによりPZT膜120の結晶化を行う。この後、PZT膜120上にキャパシタ上部電極400となる第2の白金膜121をスパッタ法により形成する。その後、第2の白金膜121上に密着層である厚さ5nmのAl2O3膜134をスパッタ法により堆積する。次に、O3とTEOSを原料としたCVD法によりAl2O3膜134上に厚さ10nmの酸化膜SiO2膜122を堆積し、続いてALD法により酸化膜122上に第1の保護膜123としてAl2O3膜を形成する。成膜温度は200°C、膜厚は5nmとした。続いて、第1の保護膜123上に加工マスク材としてCVD酸化膜124を堆積し、光リソグラフィ法とRIE法によって該CVD酸化膜124をパターンニングしフォトレジストを除去した後、第1の保護膜123、酸化膜122、Al2O3膜134、第2の白金膜121、及びPZT膜120をRIE法によってエッチング加工する。その後、全面に密着層である厚さ5nmのAl2O3膜135をスパッタ法により堆積する。次に、O3とTEOSを原料としたCVD法により、Al2O3膜135上に厚さ10nmの酸化膜SiO2膜125を堆積し、続いてALD法により酸化膜125上に第2の保護膜126としてAl2O3膜を形成する。成膜温度は200°C、膜厚は10nmとした。続いて、第2の保護膜126上に加工マスク材としてCVD酸化膜127を堆積し、光リソグラフィ法とRIE法の組合せによってCVD酸化膜127、第2の保護膜126、酸化膜125、Al2O3膜135、第1の白金膜119、イリジウム膜118、チタン膜117、炭化ケイ素膜116の順にパターンニング加工を行い、キャパシタの形成を完了する。この後、O3とTEOSを原料としたCVD法により全面に厚さ10nmの酸化膜SiO2膜128を堆積し、続いてALD法により酸化膜128上に第3の保護膜129としてAl2O3膜を形成する。成膜温度は200°C、膜厚は10nmとした。次に、O3とTEOSを原料としたCVD法により第3の保護膜129上に厚さ50nmの酸化膜SiO2膜130を堆積し、続いてALD法により酸化膜130上に第4の保護膜131としてAl2O3膜を形成する。成膜温度は200°C、膜厚は10nmとした。次に、全面にCVD酸化膜132を堆積し該キャパシタを覆い、CMPによる平坦化を行い、光リソグラフィ法とRIE法によってCVD酸化膜132をパターンニングし、第2の白金膜121へのコンタクトホール133を形成する。続いて、加工時にPZT膜120に生じたダメージを除去するために、酸素雰囲気下で600°C程度の熱処理を行う。この後、図示しないが、ドライブ線、ビット線の形成、さらに上層メタル配線の工程を経て、FeRAMが完成することになる。以上のように本第2の実施形態によれば、第1,第2の保護膜123,126を堆積する前のO3とTEOSを原料とした酸化膜122,125の下に、それぞれAl2O3膜134,135をスパッタ法により堆積する。これにより、下部電極と上部電極からそれぞれ酸化膜125,122がはがれることを防止した上で、加工時、CVD酸化膜の堆積時、さらにはALD法による第1,第2の保護膜123,126Al2O3膜の堆積時等に生じるPZT膜120へのダメージを低減することが可能になる。なお、本第1,第2の実施形態においては3層の第1,第2,第3,第4の保護膜123,126,129,131の下にそれぞれ酸化膜を設ける例を示したが、第2の保護膜126の下に酸化膜を設けるだけでもPZT膜120へのダメージを低減する効果があることが確認されている。また、キャパシタ材料として強誘電体膜にPZT、上部電極と下部電極には白金を用いているが、このような材料に限定されることはない。たとえば、強誘電体膜としてSBTを用いることも可能である。また、電極としてイリジウム、ルテニウム、あるいはストロンチウムルテニウム酸化物のような化合物導電体も使用することが可能である。本発明の実施形態は、FeRAMや高誘電体キャパシタを有するDRAMにおけるキャパシタ製造プロセスのように、キャパシタ形成工程におけるRIEやプラズマCVDによりキャパシタに生じるダメージを回避または軽減する目的で保護膜を使用する半導体装置において、キャパシタ特性の劣化の極めて少ない新規な装置構造ならびにその製造方法を提供している。通常、良好なキャパシタ誘電体膜の特性を得るためには、キャパシタ形成工程におけるRIE加工やプラズマCVDによる絶縁膜堆積などによって生じたキャパシタへのダメージからキャパシタ誘電体膜の特性を維持するために、酸素欠損を防止しつつダメージを回復させるために酸素含有雰囲気下での熱処理が必要となる。この温度は、PZT膜では600°C程度以上、SBT膜では700°C程度以上が必要とされる。この際に、キャパシタ下のプラグ材料が酸化されて剥離やコンタクト抵抗の増加が生じるなどの問題が生じる。これを回避するために、バリアメタルなどのバリア層の形成や、酸化物自体が導電性を有し酸素を通しにくいIr等およびその酸化物であるIrO2の電極材料への適用が試みられている。しかしながら、このような材料の酸素熱処理に対する酸素の拡散耐性は必ずしも十分に高いとはいえず、この効果を高めるためには半導体装置の構造が複雑になる等の欠点があった。また、この熱処理工程はトランジスタ特性の劣化を引き起こすという問題もあった。本発明の実施形態では、これらの問題点を解決し特性の優れたキャパシタ誘電体膜の形成を可能にすることにより、信頼性の高い微細かつ高集積なFeRAMやDRAMなどの半導体装置を提供することが可能になった。以下に、具体的にその効果について説明する。Al酸化膜は耐水素バリア性を有し、RIE工程やプラズマCVD工程さらにはシンタ工程からキャパシタ特性の劣化を防ぐ保護膜として有効である。通常、Al酸化物はスパッタ法により成膜される。FeRAMのキャパシタは、1M程度の集積度の場合はキャパシタ側面のテーパ角度は60°程度であるが、高集積化にともなう微細化によりキャパシタ側面のテーパ角度は85°以上になる。この場合、スパッタ法ではキャパシタ側面へのAl酸化膜の堆積は困難になってくる。一方、CVD法によるAl酸化膜の成膜は段差被膜性が良く、特にALDatomiclayerdeposition法は段差被膜性、膜厚制御性に優れている。しかし、ALD法によりAl酸化膜の成膜を行う際には、原料ガスとしてTMAtrymetnyl-Aluminunを使用するため、Al2O3成膜時にTMAから発生した水素によりキャパシタ特性を劣化させてしまう。しかし本発明の実施形態のように、ALD法により保護膜を形成する前にO3とTEOSを原料とするCVD法による酸化膜を成膜することにより、キャパシタ特性を劣化させること無く、Al酸化膜を保護膜として形成することが可能になり、後工程によるダメージを回避し、優れた電気特性を有する強誘電体キャパシタセルを得ることが可能になる。図3は、本実施形態により製造したFeRAMキャパシタにおけるヒステリシス特性を示す図である。図3から分かるように良好なヒステリシス特性が得られている。図4は、FeRAMキャパシタにおけるヒステリシス特性を示す図であり、ALD法により保護膜を形成する前に酸化膜を成膜していない場合を示す図である。図4に比べて、図3の本実施形態によるヒステリシス特性が良好であることが分かる。以上のように本実施形態によれば、FeRAMや高誘電体膜キャパシタを有するDRAMにおいて、後工程によるダメージを回避し優れた特性を有するキャパシタを配置した半導体装置を提供できる。なお、本発明は上記各実施形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。本発明の実施形態によれば、以下の半導体装置及びその製造方法を構成できる。1半導体基板と、この半導体基板の上方に設けられた、誘電体膜を下部電極と上部電極とで挟んでなるキャパシタと、このキャパシタを覆うよう形成された厚さ5nm以上50nm以下の酸化膜と、この酸化膜の上側にALD法により形成された保護膜と、を備えた半導体装置。2前記保護膜はAl酸化物からなる上記1に記載の半導体装置。3前記酸化膜は、O3とTEOSを含む上記1に記載の半導体装置。4前記キャパシタと前記酸化膜との間に形成された密着層を備える上記1に記載の半導体装置。5前記誘電体膜は強誘電体膜である上記1に記載の半導体装置。6前記強誘電体膜はPZTまたはSBTである上記5に記載の半導体装置。7前記密着層はAl2O3膜である上記4に記載の半導体装置。8半導体基板と、この半導体基板の上方に設けられた、誘電体膜を下部電極と上部電極とで挟んでなるキャパシタと、前記上部電極の上方に形成された第1の酸化膜と、前記第1の酸化膜の上側にALD法により形成された第1の保護膜と、この第1の保護膜、前記第1の酸化膜、及び前記キャパシタを覆うよう形成された第2の酸化膜と、この第2の酸化膜の上側にALD法により形成された第2の保護膜と、を備えた半導体装置。9前記第1及び第2の保護膜はAl酸化物からなる上記8に記載の半導体装置。10前記第1及び第2の酸化膜は、O3とTEOSを含む上記8に記載の半導体装置。11前記キャパシタと前記第1の酸化膜との間に形成された第1の密着層を備える上記8に記載の半導体装置。12前記第1の保護膜と前記第2の酸化膜との間に形成された第2の密着層を備える上記8に記載の半導体装置。13前記誘電体膜は強誘電体膜である上記8に記載の半導体装置。14前記強誘電体膜はPZTまたはSBTである上記13に記載の半導体装置。15前記第1の密着層はAl2O3膜である上記11に記載の半導体装置。16前記第2の密着層はAl2O3膜である上記12に記載の半導体装置。17半導体基板の上方に下部電極を設け、この下部電極の上方に誘電体膜を設け、この誘電体膜の上方に上部電極を設けることでキャパシタを形成し、このキャパシタを覆うよう厚さ5nm以上50nm以下の酸化膜を形成し、この酸化膜の上側にALD法により保護膜を形成する半導体装置の製造方法。18前記キャパシタと前記酸化膜との間に密着層を形成する上記17に記載の半導体装置の製造方法。19前記密着層はスパッタ法により形成される上記18に記載の半導体装置の製造方法。"