少なくとも1つの第1のデジタル値XD、及び少なくとも1つの第2のデジタル値KD上でデジタル暗号機能を実行する方法であって、前記デジタル暗号機能は少なくとも1つのデジタル結果を有し、a前記少なくとも1つの第1のデジタル値XDを少なくとも1つの第1のアナログ値XAに変換するステップと、b前記少なくとも1つの第2のデジタル値KDを少なくとも1つのアナログ鍵値KAに変換するステップと、c前記少なくとも1つの第1のアナログ値XA及び前記少なくとも1つのアナログ鍵値KA上で、少なくとも1つのアナログ出力値RAを与えるためにアナログ機能Fを実行するステップと、d前記デジタル暗号機能の前記結果を表わすデジタル出力値RDを与えるために前記アナログ出力値RAを変換するステップと、を含むことを特徴とする方法。前記少なくとも1つの第1のデジタル値XDは、入力値XINの少なくともすべて又は一部に対して実行された第1の前処理動作PREXから生じることを特徴とする請求項1記載の方法。前記少なくとも1つの第2のデジタル数値結果は、鍵値KINの少なくともすべて又は一部に対して実行された第2の前処理動作PREKから生じることを特徴とする請求項1又は2のいずれかに記載の方法。前記第2の前処理動作PREKは、前処理の鍵値KPREを更に生成することを特徴とする請求項3記載の方法。前記第1の前処理動作PREXは、前記前処理の鍵値KPREに更に従って動作することを特徴とする請求項2、3又は4のいずれかに記載の方法。後処理されたデジタル出力値RPDを与えるために、前記デジタル出力値RDの少なくともすべて又は一部には、後処理動作POSTが実行されることを特徴とする請求項1ないし5のいずれかに記載の方法。前記第2の前処理動作PREKは、後処理の鍵値KPOSTを更に生成することを特徴とする請求項3ないし6のいずれかに記載の方法。前記後処理動作POSTは、前記後処理の鍵値KPOSTに更に従って動作することを特徴とする請求項7記載の方法。前記第1の前処理動作PREX又は前記第2の前処理動作PREKのいずれかは、複数の第1のデジタル値XD1、XD2又は複数の第2のデジタル値KD1、KD2を生成することを含み、前記複数の第1のデジタル値XD1、XD2は複数の第1のアナログ値XA1、XA2に変換され、前記複数の第2のデジタル値KD1、KD2は複数のアナログ鍵値KA1、KA2に変換されることを特徴とする請求項3ないし8のいずれかに記載の方法。前記アナログ機能Fは、複数のアナログサブ機能SF1、SF2、CAに分割され、前記アナログサブ機能SF1、SF2、CAの少なくとも2つは、複数の部分的なアナログ結果RAP1、RAP2を与えるために、前記少なくとも1つの第1のアナログ値XA1、XA2の少なくとも1つと前記少なくとも1つのアナログ鍵値KA1、KA2の少なくとも1つとに従って動作し、前記複数の部分的なアナログ結果RAP1、RAP2には、アナログ出力値RAをもたらすために結合サブ機能CAが実行されることを特徴とする請求項1ないし9のいずれかに記載の方法。前記アナログ機能Fは、複数のアナログサブ機能SF1、SF2に分割され、前記アナログサブ機能SF1、SF2の各々は、複数の部分的なアナログ結果RAP1、RAP2を与えるために、前記少なくとも1つの第1のアナログ値XA1、XA2の少なくとも1つと、前記少なくとも1つのアナログ鍵値KA1、KA2の少なくとも1つとに従って動作し、前記複数の部分的なアナログ結果RAP1、RAP2は、複数の部分的なデジタル結果RDP1、RDP2に変換され、前記複数の部分的なデジタル結果RDP1、RDP2は、前記デジタル出力値RDをもたらすために組み合わせられるCDことを特徴とする請求項1ないし9のいずれかに記載の方法。前記少なくとも1つの第1のデジタル値又は前記少なくとも1つの第2のデジタル値の前記変換は、電圧から電流、電圧から電荷、又は電圧から周波数への選択物から変換し、前記アナログ出力値の前記変換は、電流から電圧、電荷から電圧、又は周波数から電圧への選択物間を変換することを特徴とする請求項1ないし11のいずれかに記載の方法。前記入力値XIN又は前記鍵値KINのいずれかは、nビット又はmビットをそれぞれ含み、前記第1のデジタル値XD、XD1、XD2又は前記デジタル鍵値KD、KD1、KD2のいずれかは、nビット又はmビット未満であるビット数をそれぞれ含むことを特徴とする請求項3ないし12のいずれかに記載の方法。前記デジタル出力値RD又は前記後処理されたデジタル出力値RPDは、請求項1~13のいずれかに記載のデジタル暗号機能により少なくとも1度更に処理されることを特徴とする請求項1ないし13のいずれかに記載の方法。少なくとも1つの第1のデジタル値XD及び少なくとも1つの第2のデジタル値KD上でデジタル暗号機能を実行するための装置であって、前記デジタル暗号機能は少なくとも1つのデジタル結果を有しており、前記少なくとも1つの第1のデジタル値XDを少なくとも1つの第1のアナログ値XAに変換するための少なくとも1つの第1のデジタル/アナログ変換器DA1と、前記少なくとも1つの第2のデジタル値KSDを少なくとも1つのアナログ鍵値KAに変換するための少なくとも1つの第2のデジタル/アナログ変換器DA2と、アナログ結果RAを与えるための前記第1のアナログ値XA及び前記アナログ鍵値KAに従って動作する、アナログ機能Fを実現するのに適しているハードウェアと、前記アナログ結果RAを、前記デジタル暗号機能の前記結果を表わすデジタル出力値RDを与えるためのデジタル値に変換するための少なくとも1つのアナログ/デジタル変換器ADとを備えることを特徴とする装置。電子暗号手法の分野において、デジタルハードウェア内で実行された暗号アルゴリズムを解析して模倣リバースエンジニアリングし、ソフトウェアそれは第三者が、暗号アルゴリズムを利用して、暗号化された情報にアクセスすることを可能にするハードウェア暗号アルゴリズムを回避するために利用されてもよい内にそのアルゴリズムのエミュレーションを組み込むことは第三者にとって通常可能である。本発明の目的の1つは、現在の最先端技術の暗号化ハードウェアと比較してハードウェアのリバースエンジニアリングを十分に困難にする高度なセキュリティを提供する一方で、ハードウェア内でデジタル暗号アルゴリズムを実現する新しい方法及び装置を提供することである。従って、本発明は、暗号鍵の発見により、又はその逆に暗号アルゴリズムを回避することにより、情報を復号化することができる、本発明により暗号化された情報の意図しない受信者の可能性を最小限にすることを追求する。この目的は、少なくとも1つの第1のデジタル値XD及び少なくとも1つの第2のデジタル値KD上でデジタル暗号機能を実行する方法を利用して達成され、前記デジタル暗号機能は少なくとも1つのデジタル結果を有しており、本方法は、a前記少なくとも1つの第1のデジタル値XDを少なくとも1つの第1のアナログ値XAに変換するステップと、b前記少なくとも1つの第2のデジタル値KDを少なくとも1つのアナログ鍵値KAに変換するステップと、c前記少なくとも1つの第1のアナログ値XA及び前記少なくとも1つのアナログ鍵値KA上で、少なくとも1つのアナログ出力値RAを与えるためにアナログ機能Fを実行するステップと、d前記デジタル暗号機能の前記結果を表わすデジタル出力値RDを与えるために前記アナログ出力値RAを変換するステップと、を含むことを特徴とする方法である。本発明は、少なくとも1つの第2のデジタル値KDを用いて少なくとも1つの第1のデジタル値XD上で上記方法によるデジタル暗号機能を実行するための装置を更に提供するものであり、前記デジタル暗号機能は少なくとも1つのデジタル結果を有しており、本装置は、前記少なくとも1つの第1のデジタル値XDを少なくとも1つの第1のアナログ値XAに変換する手段と、前記少なくとも1つの第2のデジタル値KSDを少なくとも1つのアナログ鍵値KAに変換する手段と、アナログ結果RAを与えるために前記第1のアナログ値及び前記アナログ鍵値上でアナログ機能Fを実行する手段と、前記デジタル暗号機能の前記結果を表わすデジタル出力値RDを与えるために前記アナログ結果をデジタル値に変換する手段と、を備えることを特徴とする装置である。従って、第三者が、実現された暗号機能のソフトウエアエミュレータをデジタルハードウェア内に組み込むことを防止するという課題は、暗号化アルゴリズムと復号化アルゴリズムを構成するための混合モードのデジタル/アナログハードウェア技術を提供することにより解決される。本発明の実施形態は、暗号化又は復号化された出力を与えるために第2の値下の第1の値上で暗号機能を実行するためのシステム内で展開することができる。図1は、その中で本発明の実施形態が展開される、デジタル情報を暗号化又は復号化するためのシステムの一部の概略図を示している。この概略図に示されるブロックは、暗号化又は復号化される入力としての第1のデジタル値XDと、暗号化又は復号化の鍵として第2のデジタル値KDとを得て、出力として暗号化又は復号化されたデジタル値RDを与える。従って、言いかえれば、このブロックは、デジタル結果RDを出力するために第1のデジタルオペランドXD及び第2のデジタルオペランドKD上でデジタル暗号機能を実行する。本発明の実施形態によれば、第1のデジタル値XDは、第1のデジタル/アナログ変換器DA1を利用して、第1のアナログ値XAを与えるために変換される。同様に、第2のデジタル値KDは、第2のデジタル/アナログ変換器DA2を利用して、アナログ鍵値KAに変換される。アナログ機能Fは、アナログ結果RAを与えるために2つのアナログ値に適用される。アナログ/デジタル変換器ADを利用して、アナログ結果RAは、入力XDでの第1のデジタル値の暗号化を表わす、暗号化されたデジタル出力RDをそれにより与えるデジタル値に変換される。図1に示されるように、暗号化される入力XDは、入力レジスタXに格納されてもよい。また、この場合には暗号鍵値を表わす第2のデジタル値KDは、暗号鍵レジスタKに格納されてもよい。同様に、アナログ/デジタル変換結果RDは、結果レジスタRに格納されてもよい。実際上、完全な暗号アルゴリズムその多くは後述されるを構成するために、更に他の調整回路構成を含むことができる完全な暗号化システムの一部のみを、図1に示されるブロックが表わしてもよいことは、注目するに価する。デジタルエレクトロニクスにおいてよく知られているように、nビットのデジタル値は、1セットのn状態により表わすことができ、各々の状態は2つの2進値即ち0又は1の1つを有する。他のタイプの状態は、極性や周波数値等の方向等としても可能であるが、これらの状態は、例えば電圧状態又は電流状態として定義することができる。デジタル/アナログ変換器DA1、DA2は、好適には、値を例えばデジタル領域からアナログ領域電圧、電流、周波数又は電荷等のような任意のアナログ量に結びつくような変換の形式に変換するべきである。同様に、アナログ/デジタル変換器ADは、例えば電圧、電流、周波数又は電荷等のようなアナログ量を、例えば電圧又は電流により表わされるデジタル領域に変換するべきである。アナログ機能Fは、少なくとも2つのアナログ入力に作用してアナログ出力を与える、任意の所定のアナログ機能であってもよい。例えば、加算、減算、乗算に関する算術機能若しくはログ機能、又はその任意の組み合わせを利用してもよい。本発明の実施形態において、アナログ値が電荷として表わされる場合の算術機能を実現するためにスイッチキャパシタ回路を利用することは便利である。実際は、除算機能又は加算機能を実現する慣例は、スイッチキャパシタ回路設計の当業者によく知られている。本発明の別の実施形態において、デジタル値は、電圧状態により表わされ、デジタル/アナログ変換器は、デジタル電圧領域からアナログ電流領域に変換する。当業者にとってよく知られているように、加算機能の実現は、電流領域で作動する回路を単純に利用している。同様に、周波数領域において、周波数逓倍回路は、異なる数学的機能を実現する他のタイプの混合回路と同様に容易に入手可能である。上記のようなアナログ電子回路内の基本的な算術機能又は数学的機能を実現することができる基本構成要素を利用して、2の累乗又は3の累乗等にオペランドを引き上げることに関する機能を含む多項式機能に関する、より複雑な数学的機能を実現するアナログ回路を組み込むことも、更に可能である。前述の数学的機能のいずれも、本発明のアナログ機能Fを実現するために利用することができる。図2に示される本発明の別の実施形態によれば、第1のデジタル値XDは、第1の前処理ステージPREXを利用して、入力値XINのすべて又は一部から取り出されてもよい。当該前処理ステージPREXは、所定値の入力値XINへの加算又は入力値XINからの所定値の減算、入力値XINの切捨てtruncation又は回転rotation、又は入力値XINのすべて又は一部に基づいて第1のデジタル値XDを与えることができる任意の恣意的な論理機能等のような様々な機能に基づいてもよい。図3に示される本発明の更なる実施形態によれば、第2のデジタル値KDは、第2の前処理ステージPREKを利用して、鍵値KINのすべて又は一部から取り出されてもよい。当該前処理ステージPREXは、所定値の鍵値KINへの加算若しくは鍵値KINからの所定値の減算、鍵値KINの切捨て若しくは回転、又は鍵値KINのすべて若しくは一部に基づいて第2のデジタル値KDを与えることができる任意の恣意的な論理機能等のような様々な機能に基づいてもよい。更に、図3に示されるように、出力側で、出力RDは、後処理された出力RPDを与える後処理ステージPOSTに従ってもよい。本発明の好ましい実施形態によれば、上記の前処理作業のいずれも、例えば切捨てのいくつかの形式、又は複数の繰り返し若しくは複数の同時の並列分岐において暗号化手続きが実行されるための入力値XIN若しくは鍵値KINの一部分を更に含んでもよい。第1の前処理ステージPREXがより複雑なロジックを含んでいてもよいし、暗号鍵又は復号鍵の利用を要してさえもよいことは、注目に値する。実際は、鍵は、第2のデジタル値KD又は鍵値KINの他のデリバティブであってもよい。図4は、この例を図示しており、入力値XINに適用された第1の前処理ステージPREXは、鍵値KINから取り出された前処理の鍵値KPREを利用する。前処理の鍵値KPREは、第2のデジタル値KDのように同じ値を有していてもよいし、有していなくてもよい。実際は、図4に示されるように、更なる鍵例えば、あるいは後処理ステージPOST内の暗号鍵又は復号鍵として機能する更なる入力として利用できる後処理の鍵値KPOSTが取り出されてもよい。図4は、第2のデジタル値、前処理の鍵値KPRE及び同じ鍵値KINから取り出されるような後処理の鍵値KPOSTを示しているが、これらの鍵の各々が完全に独立していてもよいことは、注目に値する。同じ理由で、第2のデジタル値KD、前処理の鍵値KPRE、及び後処理の鍵値KPOSTは、実際は同一のものであってもよい。より一般的には、デジタルハードウェアにおいて実現可能な完全な暗号アルゴリズムは、アナログハードウェアを利用して、サブアルゴリズムの少なくとも1つが、アナログ機能として実現されるために、複数のサブアルゴリズムに分割されてもよい。このように、ソフトウエアエミュレータ又は任意の他の種類のエミュレータを構築する目的のために、回路を解析して模倣することを困難にするという目的は満たされている。本発明の実施形態において、暗号化の再現性を保証するために注意が必要である。xボルトの範囲を備えたnビットのデジタル/アナログ変換器において、入力の各ステップは、出力でのx/nボルトの差分に対応する。逆に、yボルトの入力範囲を持ったmビットのアナログ/デジタル変換器については、入力でのy/mボルトの変化は、出力での単位変化又はステップに結びつくであろう。これは、2Vの範囲を有する16ビットの変換器については、約30μVのステップサイズを与える。デジタル/アナログ変換とデジタル/アナログ変換の当業者により十分に理解されているように、そのような変換器は、温度差、電源電圧偏差又は基準電圧偏差、電気雑音、変換速度等のような要因によるある量の誤差に影響され得る。誤差値のサイズが変換器のステップサイズに匹敵する場合には、デジタル入力がアナログ値に変換され、その後デジタル出力に変換されるシステムにおいて、デジタル出力がシステム内の誤差に依存して変化するので、あるデジタル入力が同じデジタル出力に常に結びつくであろうという保証はない。更に、上述の誤差に対する可能性と同様に、アナログ/デジタル変換器により後続するアナログ機能により後続する少なくとも1つのデジタル/アナログ変換器を含む連鎖において、更なる誤差が、電気雑音、電源変動のような要因により、又は変換器により生じる誤差に例えば累積的効果若しくは乗法的効果を有するアナログ機能自体により単純に、アナログ機能に導入されてもよい。例えば、もし連鎖が2つのデジタル/アナログ変換器を有しており、アナログ機能がデジタル/アナログ変換器の2つの出力の乗算であるならば、双方のデジタル/アナログ変換器からの誤差もアナログ機能の出力で乗算されるであろう。デジタル電子ハードウェア内で実現される暗号アルゴリズムのための適切なセキュリティレベルを維持するために、暗号鍵を表わすために用いられるビット数が適切に高く保たれなければならないことが、暗号手法の分野でよく知られている。一方、上述の説明で理解できるように、暗号アルゴリズム又はアルゴリズムの少なくとも一部が、アナログ機能として実現されるべきである場合、使用されるビット数が、変換器及び/又はアナログ機能における本来の誤差のサイズに匹敵するステップサイズに結びつく場合、そのようなシステムの再現性は損なわれてしまう。言いかえれば、より多くのビットが利用されると、再現可能な結果をもたらす確定系を構築することができる点でより少ない機会となる。この問題を回避するために、アナログ機能が暗号アルゴリズムの一部を再現する本発明の実施形態によれば、アナログ機能は複数のアナログサブ機能に分割される。それらがアナログ機能を実現するために組み合わせられるように、アナログサブ機能が選択される。各アナログサブ機能は、デジタル/アナログ変換器を通じて、少なくとも2入力即ち第1オペランド及び第2オペランドを受信し、サブ機能からの出力は、サブソリューションを与えるためにアナログ/デジタル変換器に進む。変換器のステップサイズ及び許容誤差及び従ってビットbの最適数は、デジタル/アナログ変換器、サブ機能、及びアナログ/デジタル変換器を含む連鎖に対する全体的な許容誤差が、与えられた第1のオペランド及び第2のオペランドに対して確定的サブソリューションに結びつくように選択される。上述の複数の連鎖は、選択されたアナログ機能を実現する目的で実行される。鍵値が複数のbビットの部分的な鍵値に分割される一方でこれらは上述の第2のオペランドである、第1のデジタル値は複数のbビットの部分的な第1のデジタル値に分割されるこれらは上述の第1のオペランドである。各々の連鎖を通じて、各々の部分的な第1のデジタル値及び部分的な第2のデジタル値の処理は、上述したような複数の部分結果又はサブソリューションをもたらす。部分結果は、その後アナログ機能にソリューションを与えるために、デジタル領域又はアナログ領域のいずれかに組み合わせられる。アナログ機能は、全体的な暗号アルゴリズムの選択された部分を実現するために利用される。図5に示されるように、第2のデジタル値KD及び第1のデジタル値XDの両方が、複数の部分的な第1のデジタル値XD1、XD2及び部分的な第2のデジタル値KD1、KD2に分割される。この例は、2つの部分に各々分割されている第1のデジタル値及び鍵値を示しているが、双方の値が各々一部の任意の所望数に分割されてもよいことは、十分に理解されるべきである。各々の部分的な第1のデジタル値は、部分的な第1のアナログ値XA1、XA2に変換され、各々の部分的な第2のデジタル値は、部分的なアナログ鍵値KA1、KA2に変換される。複数のアナログサブ機能ブロックSF1、SF2は、複数の部分的な第1のアナログ値からの1つ、及び複数の部分的なアナログ結果RAP1、RAP2を与える複数のアナログ鍵値からの1つのペアで、アナログ機能を実行する。部分的なアナログ結果は、複数のアナログ/デジタル変換器AD1、AD2を利用して、複数の部分的なデジタル結果RDP1、RDP2に変換され、複数の部分的なデジタル結果は、暗号化された又は復号化されたデジタル出力値RDを与える所定のデジタル結合機能CDを利用して組み合わせられる。前述のように、もしアナログ機能Fを利用して、第1のデジタル値XD及び第2のデジタル値KDが処理されていたならば、部分的なデジタル結果の組み合わせは、得られたのと同じデジタル出力値をもたらす。所定のデジタル結合機能CDが、後処理の鍵値POST又は他の所定の鍵を利用することを更に含んでもよいことは、注目に値する。あるいは、部分的なアナログ結果RAP1、RAP2は、暗号化された又は復号化されたデジタル出力値RDに結びつくアナログ/デジタル変換ADを適用する前に、アナログ結果RAを与えるアナログ結合機能CAを利用して、アナログ領域に組み合わせることができる。これは図6に示されている。アナログ結合機能CAは、例えばアナログ暗号鍵KA等のように、暗号鍵を利用してもよいし、利用しなくてもよい。本発明の他の実施形態において、部分的な第1のデジタル値及び部分的な第2のデジタル値の処理は、連続する方式で行われてもよいし、又は上記のパラレルアーキテクチャーよりもむしろパイプライン化された機構を利用して行われてもよい。本発明の別の実施形態において、更に暗号化の結果を変化させるために、暗号化された出力値は、更なる暗号化のラウンド、又は複数の更なる暗号化のラウンドを経る。どれだけのラウンドを構成しなければならないかに関する判断は、必要とされる速度又は性能と、結果として生じる暗号アルゴリズムの複雑性との間の兼ね合いに基づく。更に、各暗号化のラウンドは、必ずしも同じ暗号鍵を利用する必要はない。更なる暗号化のラウンドを実現するために、暗号化されたデジタル出力値RD又は後処理された出力値RPDは、新規の第1のデジタル値XD又は新規の入力値XINになるために入力にフィードバックすることができ、又は、ハードウェアの更なるブロックは、第1のブロックの出力上に転送することができる。あるいは、更なる暗号化のラウンドは、部分的なアナログ結果がアナログサブ機能を通じて更なる処理を経ることにより、アナログ領域内で達成することができる。図7は、本発明の実施形態により、暗号化された値の復号化が、機能Fを利用して、どのように達成されるのかを示している。暗号化された値RDは、デジタル/アナログ変換器DA1を利用して、アナログ値に変換される。同様に、復号鍵KDは、デジタル/アナログ変換器DA2を利用して、デジタル領域からアナログ領域に変換される。2つのアナログ値RA、KDAは、復号化アナログ機能F-1を利用して組み合わせられる。復号化アナログ機能XAの結果は、復号化された値XDを与えるために、アナログ/デジタル変換器ADを利用して、アナログ領域からデジタル領域に変換される。暗号化の場合のように、復号鍵KDは、復号化サブ鍵KSDを取り出すために利用されてもよい。本発明の1つの実施形態において、復号鍵は、暗号鍵と同一であり、復号化機能は、暗号化機能の逆である。別の実施形態において、暗号化機能が復号化機能と同一である一方、復号鍵は暗号鍵とは異なる。暗号化の部分で記載されているように、復号化は、複数のより短い鍵に分割されている鍵、及びアナログ領域又はデジタル領域のいずれかに結合した部分結果により複数のアナログ機能により処理される複数のより短い暗号化された値に分割されている暗号化された値により、低減されたビット数を処理する複数のブロック内で行われてもよい。上記の確定的暗号化システムの達成に寄与する技術、即ち、デジタル値を複数のより小さな部分に分割することも、本復号化システムに適用されてもよい。同様に、複数のラウンドの利用が復号化システムに適用されてもよい。