半導体層に並列接続された複数個のトランジスタセルが配列されることにより形成される絶縁ゲート電界効果トランジスタと、該トランジスタのゲートおよびソース間に接続され、該ゲートおよびソース間に印加される一定電圧以上の入力をブレークダウンさせる保護ダイオードとを有する半導体装置であって、前記保護ダイオードが、前記配列されるトランジスタセルより外周側の絶縁膜上にリング状のp形層とn形層とが平面的に交互に設けられることにより双方向ダイオードとして形成され、かつ、前記p形層またはn形層の最内周および最外周の層にリング状にコンタクトする金属膜がそれぞれ設けられ、該リング状にコンタクトする金属膜のそれぞれが金属膜からなるソース配線およびゲート電極パッドのいずれかと連続的に形成されてなる半導体装置。前記最外周の層とコンタクトして設けられるリング状金属膜が、前記ゲート電極パッドと連続的に形成されるゲート配線であり、前記最内周の層とコンタクトして設けられる金属膜が前記ソース配線である請求項1記載の半導体装置。前記最外周の層とコンタクトして設けられるゲート配線に、部分的に前記保護ダイオードを跨いでトランジスタセルのゲート電極と接続されるようにゲート接続部が形成され、該ゲート接続部と前記ソース配線の前記最内周の層とコンタクトするソース接続部とが、平面的に交互に形成されてなる請求項2記載半導体装置。前記p形層およびn形層がポリシリコン、非晶質シリコン、絶縁膜上のシリコン単結晶、SiC、およびSiGeのいずれかからなる請求項1、2または3記載の半導体装置。前記p形層およびn形層は、それぞれの同じ導電形層同士で幅および不純物濃度がほぼ一定になるように形成されてなる請求項1ないし4のいずれか1項記載の半導体装置。前記配列されるトランジスタセルの前記保護ダイオードに一番近い側に半導体基板と異なる導電形の拡散領域が形成され、前記保護ダイオードの最内周の層にコンタクトされる前記ソース配線が、該拡散領域にもコンタクトされてなる請求項1ないし5のいずれか1項記載の半導体装置。請求項1記載の半導体装置において、前記双方向ダイオードを構成するp形層およびn形層が平面的ではなく、高さ方向に交互に形成されてなる半導体装置。前述のように、従来の保護ダイオード部は、ポリシリコンからなるゲート電極パッドの外周部に設けられる構造になっている。ゲート電極パッドの外周部に設けられる構造では、保護ダイオード部の接合面積pn接合方向に直角な方向の長さで、ゲート電極パッドの外周長さを充分に大きくすることができない。そのため、保護ダイオード部の直列抵抗が増大して充分に耐圧を向上させることができず、ゲート電極パッドを大きくすると、トランジスタセルの部分が狭くなって特性が低下するか、チップ面積を大きくしなければならないという問題がある。本発明は、このような問題を解決するためになされたもので、チップ面積を大きくすることなく、チップの空いている外周部分を利用しながら、直列抵抗が小さく、かつ、充分に保護機能を果たすことができる保護ダイオードを有する半導体装置を提供することを目的とする。本発明の他の目的は、前述のチップ外周部に保護ダイオードを設けることを利用して、トランジスタセル群の中にゲートフィンガなどを設けなくても、全体のトランジスタセルに低抵抗の配線を介して信号を伝達し得る構造の半導体装置を提供することにある。本発明のさらに他の目的は、保護ダイオードの部分的破壊による破損を防止することにより、またはその材料の選択もしくは接合面積を大きくして直列抵抗を小さくすることにより、破壊耐量を向上させることができる保護ダイオードを有する半導体装置を提供することにある。本発明のさらに他の目的は、トランジスタセル群の最外周セルの耐圧を向上させる構造の半導体装置を提供することにある。本発明者らは、縦型MOSFETなどのサージなどに対する破壊耐量を向上させるため、鋭意検討を重ねた結果、ゲートソース間にツェナーダイオードなどの保護ダイオードを挿入しても、そのゲートソース間の直列抵抗が大きくなると、保護ダイオードを介して放電する前に、ゲート絶縁膜が破壊して、充分にその機能を果たし得ないことを見出した。そして、できるだけ幅広にpn接合方向に対して直角方向の長さを長く形成すると共に、その接続構造も半導体層などを介さないで、直接金属配線により接続し、抵抗成分をもたせない構造にすることにより、始めて破壊耐量を向上させることができることを見出した。本発明の半導体装置は、半導体層に並列接続された複数個のトランジスタセルが配列されることにより形成される絶縁ゲート電界効果トランジスタと、該トランジスタのゲートおよびソース間に接続され、該ゲートおよびソース間に印加される一定電圧以上の入力をブレークダウンさせる保護ダイオードとを有する半導体装置であって、前記保護ダイオードが、前記配列されるトランジスタセルより外周側の絶縁膜上にリング状のp形層とn形層とが平面的に交互に設けられることにより双方向ダイオードとして形成され、かつ、前記p形層またはn形層の最内周および最外周の層にリング状にコンタクトする金属膜がそれぞれ設けられ、該リング状にコンタクトする金属膜のそれぞれが金属膜からなるソース配線およびゲート電極パッドのいずれかと連続的に形成されている。ここにリング状にコンタクトするとは、リング状に設けられるp形層またはn形層の全周に沿って連続的または間欠的にコンタクトすることを意味する。この構造にすることにより、配列されるトランジスタセルの外周側は、半導体チップの外周部になり、半導体チップには、通常セル活性領域の周囲またはチップの外周部には空乏層の終端部を確保するためのスペースフィールド部があり、そのスペース部分の絶縁膜上に保護ダイオードが形成されている。そのため、チップ面積を大きくすることなく、従来の空きスペースを利用して保護ダイオードが形成されている。しかも、チップの外周部にリング状に保護ダイオードが形成されることにより、その周長pn接合方向に直角の方向の長さ、すなわちpn接合面積はチップサイズに対してほぼ最大に形成され、pn接合方向の直列抵抗を非常に小さくすることができる。さらに、その保護ダイオードの最内周および最外周の半導体層にリング状金属膜がコンタクトされると共に、最内周および最外周のリング状金属膜にゲート電極パッドおよびソース配線のいずれか一方が一体的に接続されていることにより、保護ダイオード両端の接続部に半導体の拡散領域やポリシリコン膜などを使用していないため、非常に低抵抗になっている。その結果、チップ面積を大きくすることなく、非常に破壊耐量に優れた保護ダイオードを内蔵し、静電気などに対する充分な保護をすることができる。前記最外周の層とコンタクトして設けられるリング状金属膜が、前記ゲート電極パッドと連続的に形成されるゲート配線であり、前記最内周の層とコンタクトして設けられる金属膜が前記ソース配線であることにより、リング状金属膜、ゲート電極パッド、およびソース配線を1層で同時に形成することができ、簡単に形成することができる。前記最外周の層とコンタクトして設けられるゲート配線に、部分的に前記保護ダイオードを跨いでトランジスタセルのゲート電極と接続されるようにゲート接続部が形成され、該ゲート接続部と前記ソース配線の前記最内周の層とコンタクトするソース接続部とが、平面的に交互に形成されていることにより、チップの外周部から金属配線により各セルのゲート電極と接続しているため、ゲート電極パッドから遠い位置にあるセルでも、ポリシリコンの抵抗層をそれほど多く経由することがなくなり、ゲートフィンガなどを設けなくても、減衰や時間遅れなく信号をチップ内の全てのセルに伝達することができる。前記p形層およびn形層は、ポリシリコン、非晶質シリコン、絶縁膜上のシリコン単結晶、SiC、およびSiGeのいずれかにより形成される。とくに、SiCからなれば、抵抗値がSiの1/10程度と小さく好ましい。前記p形層およびn形層は、それぞれの同じ導電形層同士で幅および不純物濃度がほぼ一定になるように形成されることにより、p形層やn形層が複数層からなる場合に、サージなどの大きな電力が入っても、全体の層に均等に分散して特定の層にその電力が集中することないため、全体として破壊耐量が向上し好ましい。前記配列されるトランジスタセルの前記保護ダイオードに一番近い側に半導体基板と異なる導電形の拡散領域が形成され、前記保護ダイオードの最内周の層にコンタクトされる前記ソース配線が、該拡散領域にもコンタクトされていることにより、フィールドプレートとなって、一層トランジスタの耐圧が向上する。本発明による半導体装置の他の形態は、請求項1記載の構造で、前記双方向ダイオードを構成するp形層およびn形層が平面的な配列ではなく、高さ方向に交互に形成されるもので、このような構成にすることにより、pn接合の接合面積を非常に大きくすることができ、直列抵抗が小さくなり、サージなどの吸収用ダイオードとして確実に作用すると共に、大電流が可能になるため、破壊耐量もより向上する。本発明によれば、ポリシリコンからなるゲート電極パッドを大きくすることなく、半導体チップの空きスペースを利用して保護ダイオードが形成されると共に、所望のブレークダウン電圧を確保しながら直列抵抗を小さくしているため、非常に大きな静電破壊耐量を得ることができる。その結果、小さな半導体チップでセルが多く高特性で、かつ、静電破壊耐量に強い、非常に信頼性の高い半導体装置が得られる。つぎに、図面を参照しながら本発明の半導体装置について説明をする。本発明による半導体装置は、図1にその一実施形態である縦型MOSFETのチップ外周部の断面説明図図1bのA-A断面とチップ全体の平面説明図が示されるように、半導体層4に複数個のトランジスタセルTが配列されて形成されている。そして、その配列される複数個のトランジスタセルTより外周側チップ端部側の絶縁膜6上にポリシリコン膜が設けられ、そのポリシリコン膜にリング状のp形層1bとn形層1aとが平面的に交互に形成されることにより、保護ダイオード1が形成されている。この保護ダイオード1は、その一番外側の層に、Alなどの金属膜からなり、ゲート電極パッドと連続的に形成されるゲート配線2がリング状に設けられてコンタクトされ、一番内側の層に、金属膜からなるソース配線3がコンタクトされることにより、ゲートとソース間に接続されていることに特徴がある。前述のように、本発明者らは、縦型MOSFETなどのゲートソース間に、サージなどに対する保護ダイオードをただ挿入しても、所望の破壊耐量が得られず、さらなる耐量の向上を図るため鋭意検討を重ねた結果、ゲートソース間にツェナーダイオードなどの保護ダイオードを挿入する場合に、そのゲートソース間の直列抵抗が大きくなると、保護ダイオードを介して放電する前に、ゲート絶縁膜が破壊して、充分にその機能を果たし得ないことを見出した。すなわち、保護ダイオード自身にも直列抵抗を有し、またその接続に半導体層の拡散領域などを介して接続すると、その抵抗分が影響し、その抵抗分により保護ダイオードが充分に機能する前に縦型MOSFETが破損することを見出した。たとえば、保護ダイオードの抵抗分としては、保護ダイオード1を構成するポリシリコン膜への不純物濃度や長さpn接合方向の長さ;pn接合面と直角方向の長さ、その幅pn接合方向に対して直角方向の長さ;pn接合の面積により大きく影響を受けることが判明した。ポリシリコン膜への不純物濃度やその長さpn接合方向の長さは、保護ダイオードをブレークダウンさせる電圧にも影響するため、抵抗値を下げる方向のみで設定することはできないが、その幅pn接合方向に対して直角方向の長さは、ブレークダウン電圧とは関係なく抵抗のみに影響し、できるだけ大きくすることにより、すなわちpn接合のリングが大きくなるチップの外周部に形成されることにより、その直列抵抗を下げることができる。また、同じチップの外周部に保護ダイオード30を形成しても、たとえば図9aに示されるように、チップの端部側にソース配線27aが形成されると、ソース配線27aを半導体層の表面に形成されたpウェル31を介して接続しないと、金属膜からなるゲート配線35やゲート電極パッドと同時に形成することができないが、このpウェル31のような拡散領域を経路とすると、拡散領域のシート抵抗は、たとえば200Ω/□100~1000Ω/□程度であり、ソースゲート間の配線抵抗Rは、拡散領域31の接続方向の長さ図9a参照を100μm、チップ周囲の長さを1mm×4=4mm、とすると、R=100μm/4mm×200Ω/□=5Ω25~25Ωとなる。すなわち、図9bに等価回路図が示されるように、抵抗R=5Ω程度が直列に接続された構造になる。この状態で静電破壊耐量を上げるためには、保護ダイオードのブレークダウン後の抵抗値を10Ω程度まで下げなければならず、ブレークダウン電圧に必要な不純物濃度との関係で、不可能に近くなる。そのため、このような拡散領域を保護ダイオードの接続構造の一部に用いることはできず、抵抗の小さい配線を用いる必要があることを見出した。本発明による保護ダイオード1は、図1bにゲート配線2とソース配線3のAlパターンが形成された平面説明図が示されるように、半導体チップの外周部にリング状に形成されている。図1に示される縦型MOSFETでは、この保護ダイオード1の内周側には、図1aに一部が示されているように、たとえばp形のボディ領域5で示されるトランジスタセルがマトリクス状に形成されている。したがって、そのセル活性領域上には設けられないが、セル活性領域ソース配線3が形成された領域の外周側には、各セル部での空乏層をできるだけセルから離れた部分で終端させるように、半導体チップの外周部にはある程度のスペースフィールド部が確保されている。このフィールド部のSiO2などからなる絶縁膜フィールド酸化膜6上に、たとえばポリシリコンからなるゲート電極パッドやセル部のゲート電極8を形成するのと同時にポリシリコン膜が成膜され、パターニングされると共に、不純物を導入してn形層1aとp形層1bとが交互に配列され、pn接合部が横方向に複数組直列に形成されている。前述のポリシリコン膜は、たとえば05μm程度の厚さに成膜され、たとえば4μm程度の幅でn形層1aと、p形層1bが交互にリング状に形成されることにより構成されている。このn形層1aおよびp形層1bの不純物濃度は、たとえばそれぞれ5×1020cm3、7×1017cm3程度に形成され、この不純物濃度とpn接合の数により、所望のブレークダウン電圧が得られるように設定される。n形層1aと、p形層1bとにより保護ダイオード1を形成する方法は、たとえばポリシリコン膜にp形ドーパントが全面にドーピングされた後に、パターニングによりリング状にn形ドーパントが、前述の不純物濃度になるようにドーピングされることにより、n形層1aとp形層1bとが平面的に交互に繰り返されるようにドーピングされて、双方向のツェナーダイオードが形成される。この保護ダイオード1のブレークダウン電圧は、前述のように、その不純物濃度を調整することにより、ある程度は調整することができ、通常は1個のダイオードで5~10V程度になるようにその不純物濃度が設定されている。そして、たとえば3~4個程度のpn接合部を形成して20~30V程度でブレークダウンするような保護ダイオード1が形成される。この保護ダイオード1の最外周のn形層1aには、ゲート配線2がコンタクトされている。すなわち、図1aに示されるように、たとえばポリシリコンからなる保護ダイオード1およびトランジスタセルのゲート電極8が形成された後、層間絶縁膜9が設けられ、保護ダイオード1の最外周および最内周にコンタクト孔が開けられ、全面に成膜されたAl膜をパターニングすることにより、図1bに示されるように、ゲート電極パッドGと連続して設けられるゲート配線2とソース配線3が金属膜により形成されている。その結果、保護ダイオード1は共に金属膜配線によりゲートとソースとの間に接続された構造になっている。トランジスタのセル部は、図1aに一部が示されるように、たとえば300μm程度の厚さのn形半導体基板4a上に比抵抗が01Ωcm~数十Ωcm程度で、厚さが数μm~数十μm程度にエピタキシャル成長されたn形のエピタキシャル成長層4の表面側にp形ドーパントが導入されてボディ領域5がマトリクス状に設けられ、そのボディ領域5の外周部にn形不純物が導入されてソース領域7が形成され、ソース領域7とn形半導体層4とで挟まれるボディ領域5の周辺のチャネル領域上にゲート酸化膜6aを介してゲート電極8が設けられることにより形成されている。このボディ領域5が、前述のようにマトリクス状に設けられ、トランジスタセルが多数個並列接続され、大電流が得られる縦型MOSFETになっている。なお、ゲート電極8は、前述のように保護ダイオード部1と同時にポリシリコン膜を成膜してパターニングし、1種類のドーパントをドーピングすることにより形成される。このゲート電極8上に層間絶縁膜9が設けられ、さらにコンタクト孔が開けられ、前述のように、Alなどが真空蒸着などにより設けられることにより、ソース配線3が各トランジスタのソース領域7と接続して形成される。また、半導体基板4a図面では他の部分に比して薄く書かれているの裏面には、同様に電極メタルの蒸着などによりドレイン電極10が形成される。本発明の半導体装置は、このような構造になっているため、保護ダイオード1は、その面積に相当するpn接合方向と直角方向の長さpn接合面積が半導体チップの外周の長さでほぼ最大の大きさに形成されており、しかもその両端部はAlなどの金属膜によりゲートおよびソースと直接接続されている。そのため、ゲートソース間の直列抵抗を非常に小さくすることができる。すなわち、金属膜による配線の抵抗は、殆ど0にすることができる。その結果、ブレークダウン電圧を得るための所望の不純物濃度不純物濃度を低くすることにより空乏層の広がりが大きくなりブレークダウン電圧が高くなるにしても、その挿入抵抗を充分に抑えることができ、充分に静電破壊耐量を上げることができ、従来の120V程度の破壊耐量を1000V程度に向上させることができた。さらに、本発明によれば、空乏層の広がりのため、素子形成をすることができない半導体チップ周囲のフィールド部を利用して保護ダイオードが形成されているため、半導体チップ面積を大きくする必要がない。さらに、ゲート配線が保護ダイオードの最外周の層とコンタクトされているため、ゲート配線とソース配線とを同時に形成することができ、製造工程を増やすことなく効果的な保護ダイオードを形成することができる。その結果、使用目的に応じたブレークダウン電圧を設定しながら、それ以上の静電気やサージなどの印加に対してゲート絶縁膜などの破壊しやすい部分を確実に保護することができる。前述の例は、トランジスタセルが半導体チップの端部側まで形成されていたが、図2に図1aと同様の断面説明図が示されるように、一番端部側には、トランジスタセルを形成しないで、ボディ領域と同じp形領域11のみを形成しておき、その拡散領域11にもソース配線3をコンタクトさせておくことにより、空乏層の曲率をかせぐことができ、電界集中を避けることができるため、より一層耐圧が向上する。なお、図2において、図1と同じ部分には同じ符号を付してその説明を省略する。つぎに、図2に示される構造の半導体装置の製法を説明する。まず、図3aに示されるように、ドレインとなるn形シリコン基板4aに比抵抗が01~数十Ωcm、厚さが数μm~数十μmのn形エピタキシャル成長層4を成長する。そして、数百nm程度の酸化膜6を形成し、ボディ領域5およびp形拡散領域11を形成する部分が開口するようにエッチングをし、スルーオキサイド膜16を形成する。その後、p形ドーパントであるボロンBをイオン注入し、熱処理を行って拡散することにより、p形のボディ領域5およびp形拡散領域11を形成する。つぎに、図3bに示されるように、活性領域となるセル領域の酸化膜を除去し、ゲート酸化膜6aを形成しゲート電極となるポリシリコン膜8aを成膜する。そして、所望の耐圧の保護ダイオードが得られるような濃度に、たとえばボロンBイオンのp形イオンを注入する。つぎに、図3cに示されるように、セル部を形成するため、ゲート電極8が形成されるようにポリシリコン膜8aをパターニングし、ついでそのゲート電極8をマスクとして、たとえばボロンイオンのp形ドーパントをイオン注入し、熱拡散をすることによりチャネル領域5aを形成する。なお、このイオン注入の際、保護ダイオード部のポリシリコン膜8aにもイオン注入される。このイオン注入の濃度が極端に低い場合は問題ないが、たとえばこのイオン注入がドーズ量1013cm2あたりであれば、最初のp形イオン注入と、このチャネル形成のp形イオン注入を合計した濃度で保護ダイオード1の耐圧をコントロールする。その後、図4dに示されるようなマスク17をホトレジストにより形成し、リンPなどのn形イオンを注入し、アニール処理により、ソース領域7を形成する。この際、拡散領域11部にはn形イオンが注入されないようにマスク17で覆うと共に、保護ダイオード部にも、同時に図4dに示されるようなマスク17を形成し、同じn形イオンを注入してアニール処理をすることにより、n形層1aとp形層1bからなるpn接合の保護ダイオード1を形成する。その後、図4eに示されるように、常圧CVD法により、たとえばPSGからなる層間絶縁膜9を堆積する。そして、パターニングをしてコンタクトホールを形成し、Alなどを蒸着してパターニングをすることにより、金属膜からなるゲート配線2、ゲート電極パッドGおよびソース配線3を形成することにより、図1に示される構造の縦型MOSFETを形成することができる。この際、ゲート配線2は、図1bに示されるように、ゲート電極パッドGと連続すると共に、保護ダイオード1の最外層よりも外側まで覆うように、パターニングされて形成される。前述の例では、保護ダイオードの最内周の層をソース電極と接続し、最外周の層を、ゲート電極パッドと接続して外周側に設けられた金属膜と接続する構造になっている。一方、ゲート電極パッドから遠い位置にあるセルはポリシリコンを介して各セルのゲート電極に接続されているため、抵抗成分が大きくなり信号伝達が遅れる。その問題を解決するため、一部セル列の間に金属膜からなるゲートフィンガと称されるものを設ける構造が採られる場合があるが、ゲートフィンがを設けるとセルの数が減るという問題がある。しかし、本発明のチップ外周にゲート電極パッドと接続された金属膜が形成される構造にすることにより、その金属膜からセル群の外周側のセルに接続することができ、ゲート電極パッドから遠いセルのゲート電極でもチップ外周の金属膜を介して接続をするこができ、セル群全体への信号伝達を早くすることができる。すなわち、図5に最外周のゲート配線2とソース配線3部の一部の平面説明図が示されるように、ソース配線3と保護ダイオード1の最内周の層との接続部3aと、ゲート配線2の各セルのゲート電極との接続部2aとが交互に形成され、図5に示されるように、クシ歯が噛み合うように形成されることにより、セル群の外周側セルにもゲート電極パッドから金属膜を介して接続することができる。前述の各例では、保護ダイオードの最内周と最外周とをAlなどの金属電極膜でコンタクトさせるのに、最内周のn形層またはp形層をソース配線と、最外周のn形層またはp形層をゲート電極パッドと直接連続させてコンタクトさせたが、このようにすれば、全ての金属電極膜を一度に成膜してパターニングするだけで形成できるため好ましい。しかし、図6に示されるように、保護ダイオード1の最内周のn形層またはp形層をゲート電極パッド2と、最外周のn形層またはp形層をソース配線3と直接連続させてコンタクトさせてもよい。このようにすると、ソース配線3と最外周のn形層またはp形層にコンタクトする金属配線13とを絶縁膜15を介して、再度設けられる金属配線14により接続する必要があり、製造工程は増える。しかし、保護ダイオード1の両端部を金属配線のみで直接ソース配線3およびゲート電極パッド2と接続することができ、直列抵抗の小さい保護ダイオード1を挿入することができる。さらに、前述の例では、保護ダイオード1をポリシリコンで形成したが、ポリシリコンでなくてもn形層およびp形層を形成することができるものであればよく、アモルファス非晶質シリコン、絶縁膜上に形成される単結晶シリコン、単結晶、多結晶またはアモルファスのSiC、SiGeなどにより形成することもできる。とくに、SiCはシリコンよりも抵抗値が1/10程度と小さいため、とくに直列抵抗を下げるのに効果が大きい。さらに、前述の例では、保護ダイオード1を構成するn形層1aおよびp形層1bの幅を同じ幅で形成したが、図7に示されるように、n形層1aの幅aとp形層1bの幅bとが異なっていてもよい。しかし、n形層1a同士、p形層1b同士はそれぞれ同じ幅で、同じ不純物濃度に形成されることが好ましい。これはn形層やp形層が複数層で形成されると、サージなどが印加された場合に、弱い一層にそのサージが集中して破壊しやすいからである。各層が均等に形成されておれば、印加したサージなどは、各層に分散されるため、破壊耐量が大きくなり好ましい。前述の各例では、保護ダイオード1のn形層とp形層とを平面的に並べてpn接合を形成したが、このような構成にすれば、1層の半導体層の成膜で、パターニングとドーピングだけにより形成することができる。しかし、図8に示されるように、n形層1aおよびp形層1bを縦方向に積層して形成してもよい。この場合、各層の厚さは、たとえば05~2μm程度で、n形層およびp形層の不純物濃度は、前述の例と同程度で、成膜しながらドーピングすることができる。この場合、最下層と最上層は不純物濃度を大きくすることが好ましい。このようにすれば、pn接合面積を非常に大きくすることができ、直列抵抗が小さく、しかも大電流が可能となり、非常に破壊耐量の大きな保護ダイオード1を内蔵することができる。なお、この場合も保護ダイオードの一端側である最下層と他端側である最上層との接続は、それぞれソース配線3およびゲート電極パッド2と連続的に形成される金属膜によりコンタクトされる。どちらがソース配線またはゲート電極パッドと接続されるようにしても構わない。前述の例は、縦型MOSFETの例であったが、この縦型MOSFETにさらにバイポーラトランジスタが作り込まれる絶縁ゲート型バイポーラトランジスタIGBTでも同様であり、また、バイポーラトランジスタでもベースエミッタ間などの破壊を防止するため、電極間に保護ダイオードを接続する場合に、同様にチップの外周側に半導体層のスペースがあり、その上方の絶縁膜上に保護ダイオードを設けることができる。