"基板上に第1層間絶縁膜を形成する工程と、前記第1層間絶縁膜上の周縁部に第1保護膜を形成する工程と、前記第1保護膜を形成後、前記第1層間絶縁膜に複数の第1溝を形成する工程と、前記複数の第1溝を埋め込むと共に前記第1層間絶縁膜上を覆って導電層を形成する工程と、前記導電層のうち、少なくとも前記第1層間絶縁膜上に露出した部分を研磨することにより、第1配線層を形成する工程とを含む半導体基板の製造方法。前記第1配線層の形成工程の後、前記第1配線層上に、第2層間絶縁膜を形成する工程と、前記第2層間絶縁膜上の周縁部に第2保護膜を形成する工程と、前記第2保護膜を形成後、前記第2層間絶縁膜に複数の第2溝を形成する工程と、前記複数の第2溝を埋め込むと共に前記第2層間絶縁膜上を覆って導電層を形成する工程と、前記導電層のうち、少なくとも前記第2層間絶縁膜上に露出した部分を研磨することにより、第2配線層を形成する工程とを更に含む請求項1に記載の半導体基板の製造方法。前記第1配線層の形成工程の後、前記第2層間絶縁膜を形成する前に、前記第1配線層上および前記第1層間絶縁膜上に、前記第1配線層を保護する拡散防止膜を形成する請求項2に記載の半導体基板の製造方法。前記第2溝の形成工程では、前記第2溝と連通し、かつ前記第2溝と共に前記第2層間絶縁膜を貫通する接続孔を形成し、前記第2溝の形成工程の後、前記拡散防止膜のうちの前記接続孔によって露出した部分と、前記第2保護膜とを一括除去する請求項3に記載の半導体基板の製造方法。前記第1保護膜を、局所CVD法を用いて形成する請求項1に記載の半導体基板の製造方法。前記導電層として銅Cuを用いる請求項1に記載の半導体基板の製造方法。前記第1保護膜として、炭化シリコンSiCまたは窒化シリコンSiNを用いる請求項1に記載の半導体基板の製造方法。前記第1保護膜として、チタンTi、タンタルTaおよびルテニウムRuの単体、合金あるいは化合物を用いる請求項1に記載の半導体基板の製造方法。基板上に設けられた第1層間絶縁膜と、前記第1層間絶縁膜の周縁部を除く領域に設けられた複数の第1溝と、前記複数の第1溝に埋め込まれた第1配線層とを備え、前記第1層間絶縁膜は、前記周縁部に平坦化領域を有する半導体基板。前記第1配線層上に設けられた第2層間絶縁膜と、前記第2層間絶縁膜上の周縁部を除く領域に設けられた複数の第2溝と、前記複数の第2溝に埋め込まれた第2配線層とを更に備えた請求項9に記載の半導体基板。前記第1配線層と前記第2層間絶縁膜との間に、前記第1配線層の拡散を防止する拡散防止膜を有する請求項10に記載の半導体基板。前記第2溝と連通し、かつ前記第2溝と共に前記第2層間絶縁膜を貫通する接続孔を有し、前記接続孔に対向する領域では、前記拡散防止膜が部分的に除去されており、前記接続孔を通じて前記第1配線層と前記第2配線層とが電気的に接続されている請求項11に記載の半導体基板。前記第1配線層は銅Cuから構成されている請求項9に記載の半導体基板。しかしながら、半導体ウエハなどの半導体基板の周縁部では、その中央領域と層構造が異なることから、上記のようなダマシン法の研磨工程においてダメージを受け易い。基板周縁部にダメージが生じると、例えば半導体ウエハ同士の貼り合わせの際などに、未接合領域が生じ、歩留まりが低下してしまう。従って、半導体基板の損傷を抑制して歩留まりを向上させることが可能な半導体基板の実現が望まれている。本開示はかかる問題点に鑑みてなされたもので、その目的は、基板の損傷を抑制して歩留まりを向上させることが可能な半導体基板とその製造方法を提供することにある。本開示の半導体基板の製造方法は、基板上に第1層間絶縁膜を形成する工程と、第1層間絶縁膜上の周縁部に第1保護膜を形成する工程と、第1保護膜を形成後、第1層間絶縁膜に複数の第1溝を形成する工程と、複数の第1溝を埋め込むと共に第1層間絶縁膜上を覆って導電層を形成する工程と、導電層のうち、少なくとも第1層間絶縁膜上に露出した部分を研磨することにより、第1配線層を形成する工程とを含むものである。本開示の半導体基板の製造方法では、第1層間絶縁膜に設けられた複数の第1溝を埋め込むように第1層間絶縁膜上に導電層を形成した後、この導電層の一部を研磨することにより、第1溝に埋め込まれた第1配線層を形成する。第1溝形成前に、第1層間絶縁膜上の周縁部に第1保護膜を形成することにより、第1層間絶縁膜の周縁部において平坦性を保持し易い。これにより、研磨工程において、基板周縁部が過度に研磨されることが抑制される。本開示の半導体基板は、基板上に設けられた第1層間絶縁膜と、第1層間絶縁膜の周縁部を除く領域に設けられた複数の第1溝と、複数の第1溝に埋め込まれた第1配線層とを備え、第1層間絶縁膜は、周縁部に平坦化領域を有するものである。本開示の半導体基板の製造方法によれば、第1層間絶縁膜に設けられた複数の第1溝を埋め込むように第1層間絶縁膜上に導電層を形成した後、この導電層の一部を研磨することにより、第1溝に埋め込まれた第1配線層を形成する。第1溝形成前に、第1層間絶縁膜上の周縁部に第1保護膜を形成するようにしたので、基板周縁部が過度に研磨されることを抑制することができる。よって、基板の損傷を抑制して歩留まりを向上させることが可能となる。本開示の半導体基板によれば、第1層間絶縁膜には、複数の第1溝に埋め込まれた第1配線層が設けられ、その周縁部に平坦化領域を有するので、製造プロセスにおいて基板の損傷を抑制して、歩留まりを向上させることができる。以下、本開示における実施形態について、図面を参照して詳細に説明する。なお、説明する順序は、下記の通りである。1.実施の形態保護膜を用いて形成された多層Cu配線層を有する半導体基板の例2.変形例1保護膜としてバリアメタル材料を用いた場合の例<実施の形態>[構成]図1は、本開示の一実施の形態の半導体基板半導体基板1の断面構成を表すものである。半導体基板1は、例えばトランジスタおよびダイオードなどの各種半導体素子を製造するための半導体ウエハであり、シリコンなどよりなる円盤状の基材10上に多層配線層11が積層されたものである。多層配線層11は、埋め込み型の配線が、複数ここでは3つの層にわたって積層されたものである。具体的には、基材10上に設けられた第1層間絶縁膜12Aに、複数の第1配線層11a1が埋め込み形成されている。この第1層間絶縁膜12A上には、拡散防止膜13Aを介して第2層間絶縁膜12Bが設けられ、この第2層間絶縁膜12Bに、複数の第2配線層11a2が埋め込み形成されている。第1配線層11a1と第2配線層11a2とは、コンタクト層11cを通じて電気的に接続されている。第3配線層11a3についても同様で、第2層間絶縁膜12B上に拡散防止膜13Bを介して第3層間絶縁膜12Cが設けられ、この第3層間絶縁膜12Cに複数の第3配線層11a3が埋め込み形成されている。第2配線層11a2と第3配線層11a3とは、コンタクト層11cを通じて、電気的に接続されている。第1層間絶縁膜12Aは、基材10の全面にわたって形成されており、例えば酸化シリコンSiO2、窒化シリコンSiN、酸化窒化シリコンSiONおよび炭化シリコンSiC等のうちのいずれかよりなる単層膜、またはそれらのうちの2種以上よりなる積層膜である。あるいは、第1層間絶縁膜12Aとしては、例えば有機ポリマー、フッ素樹脂、炭化酸化シリコンSiOCまたはフッ素添加シリコン酸化膜SiOFなどの低誘電率絶縁膜LowKが用いられていてもよい。尚、第2層間絶縁膜12B,第3層間絶縁膜12Cについても同様である。第1層間絶縁膜12Aには、配線埋め込み用の複数の溝H1第1溝がパターン形成されている。第2層間絶縁膜12B,第3層間絶縁膜12Cについても同様、配線埋め込み用の溝H2第2溝,H3がパターン形成されている。第1配線層11a1は、例えば銅Cuなどの低抵抗率材料からなる。この第1配線層11a1と溝H1との間には、バリアメタル11b1が形成されている。バリアメタル11b1は、例えば、チタンTi,タンタルTaおよびルテニウムRuの単体、合金あるいは化合物などから構成されている。第2配線層11a2および第3配線層11a3についても、上記第1配線層11a1と同様、例えば銅から構成され、第2配線層11a2と溝H2との間には、バリアメタル11b2が、第3配線層11a3と溝H3との間には、バリアメタル11b3がそれぞれ形成されている。第2配線層11a2には、上述のように、下層の配線層第1配線層11a1との導通のためのコンタクト層11cが接続されるが、ここでは、第2配線層11a2とコンタクト層11cとが一体的に形成されている。換言すると、溝H2に連通して接続孔H2aが設けられ、これらの溝H2および接続孔H2aが第2層間絶縁膜12Bを貫通している。バリアメタル11b2は、溝H2および接続孔H2aの内壁を覆って形成されている。このような構成において、溝H2および接続孔h2a内に、例えば銅などの低抵抗率材料が充填されており、そのうち溝H2に対応する部分が第2配線層11a2、接続孔H2aに対応する部分がコンタクト層11cとなっている。尚、第3配線層11a3についても、第2配線層11a2と同様、コンタクト層11cと一体的に形成されている。拡散防止膜13A,13Bは、第1配線層11a1,第2配線層11a2を保護するためのものであり、例えば炭化シリコンよりなる。拡散防止膜13Aのうちの第1配線層11a1上の一部、拡散防止膜13Bのうちの第2配線層11a2上の一部は、それぞれ選択的に除去されており、当該部分に上記コンタクト層11cが設けられている。尚、ここでは、多層配線層11として計3層にわたって配線が積層された構成を例示したが、配線の積層数は、これに限定されず、2層であってもよいし、4層以上であってもよい。また、多層配線が不要な場合には、単層構造であってもよい。この半導体基板1では、第1層間絶縁膜12Aの周縁部D2に平坦化領域D2aを有している。図2に、半導体基板1の平面模式図を示す。周縁部D2は、上記第1配線層11a1,第2配線層11a2および第3配線層11a3が形成される領域配線形成部D1の周辺領域であって、半導体基板1の周縁部に相当する領域である。半導体基板10の直径は、例えば300mm~450mm程度であり、周縁部D2の幅dは、後述のエッチング防止膜14の幅に相当し、例えば2.8mm程度以下である。平坦化領域D2aは、この周縁部D2において、基材10の端面付近のエッジ部端部e1を除く領域であり、凹凸やテーパのない無パターン領域となっている。[製造方法]上記のような半導体基板1は、例えば次のようにして製造することができる。即ち、まず図3Aに示したように、基材10上の全面にわたって、例えばプラズマCVDChemicalVaporDeposition法、熱CVD法などを用いて、上述した材料よりなる第1層間絶縁膜12Aを成膜する。1.第1配線層の形成保護膜形成工程続いて、図3Bに示したように、第1層間絶縁膜12A上の周縁部D2にのみ、選択的にエッチング防止膜14第1保護膜を形成する。エッチング防止膜14は、後工程溝H1の形成工程において使用するエッチング液から第1層間絶縁膜12Aを保護する機能を有しており、例えば炭化シリコンSiCが好適に用いられるが、他にも例えば窒化シリコンSiNを用いることもできる。このエッチング防止膜14の厚みは、例えば20nm~70nmであり、例えば30nmである。エッチング防止膜14を周縁部D2にのみパターン形成する手法としては、いわゆる局所CVD法が挙げられる。例えば、エッチング防止膜14として、局所CVD法によりSiCをパターン形成する場合には、トリメチルシラン10sccm常温、常圧下における1分あたりの流量ccと、アンモニア20sccmとを、リモートプラズマにより分解することによりラジカルを生成する。生成したラジカルを、5ミリトールmTorrの圧力下で、ノズルから噴出させて、第1層間絶縁膜12A上の周縁部D2にのみ供給する。尚、このような局所CVD法以外の手法により、エッチング防止膜14をパターン形成してもよい。例えば、上述した材料を基板全面に成膜した後、ガードリングマスク等を用いて配線形成部D1のみを選択的に除去するようにしてもよい。溝形成工程次いで、第1層間絶縁膜12Aに溝H1を形成する。具体的には、まず、図4Aに示したように、例えばポジ型の感光性樹脂よりなるフォトレジスト膜110を第1層間絶縁膜12Aおよびエッチング防止膜14上の全面にわたって塗布する。この後、図4Bに示したように、フォトレジスト膜110の選択的な領域を露光することにより、フォトレジスト膜110をパターニングする。この際、エッジ部e1を含む領域リソエッジカット領域e1aについても露光して、この部分のフォトレジストを除去しておくことが望ましい。これにより、特に搬送時などのフォトレジスト膜110の剥がれを抑制して、パターン不良を生じにくくすることができる。リソエッジカット領域e1aの幅は、例えば周縁部D2の幅よりも小さく、例えば1.7mm程度以下である。続いて、図5Aに示したように、フォトレジスト膜110をマスクとして、例えばドライエッチングを行う。これにより、配線形成部D1では、フォトレジスト膜110のパターンに応じて溝H1が形成される一方、周縁部D2では、エッチング防止膜14が設けられているので、エッチングされることはない。この後、図5Bに示したように、例えばアッシングによりフォトレジスト膜110を剥離する。続いて、図5Cに示したように、例えば第1層間絶縁膜12Aの全面にわたってドライエッチングを施すことにより、第1層間絶縁膜12A上からエッチング防止膜14を除去する。これにより、配線形成部D1には、複数の溝H1が形成される一方、周縁部D2には、平坦化領域D2aが形成される。配線埋め込み工程次いで、溝H1に例えば銅を埋め込み、第1配線層11a1を形成する。具体的には、まず、図6Aに示したように、第1層間絶縁膜12A上の全面にわたって、溝H1の内壁をも覆うように、バリアメタル11b1を、例えばスパッタ法を用いて成膜する。この際、バリアメタル11b1を成膜後、次工程めっき工程におけるめっき層のシード層として、例えば銅薄膜図示せずを、例えばスパッタ法を用いて成膜する。続いて、図6Bに示したように、例えばめっき法により例えば銅よりなる厚膜の導電層110aを成膜する。導電層110aは、溝H1内を埋め込むと共に、第1層間絶縁膜12A上の全面にわたって形成する。この後、図6Cに示したように、導電層110aの周縁部D2の一部の領域e2を、例えば薬液を用いて選択的に除去する。これは、次のような理由による。即ち、この導電層形成後には、後述のように研磨によって余分な銅を除去リフトオフするが、この際、仮に基板全面を覆って銅が形成された状態で研磨を行うと、基板周縁部に、銅が堆積して残ってしまう。その一例を図7A,Bに示す。このように、基材101上の配線形成部D100では、埋め込み配線層103aが形成されるものの、周縁部D101に、銅の堆積層103a1が生じてしまう。この堆積層103a1は、平面でみるとリング状に形成される。このような堆積層103a1が生じると、その後の工程に弊害が生じると共に、他の配線層とのクロスコンタミの要因となる。そこで、本実施の形態のように、予め導電層110aの周縁部D2の一部を除去しておくことにより、次の研磨工程で上記のような堆積層103a1を生じることなく、余分な銅を除去することができる。次いで、図8に示したように、例えばCMPChemicalMechanicalPolishing:化学機械研磨法により、導電層110aおよびバリアメタル11b1のうちの少なくとも第1層間絶縁膜12A上に露出した部分を除去する。これにより、溝H1毎に電気的に分離された第1配線層11a1が形成される。一方、周縁部D2では、平坦化領域d2aが保持され、また上述のような銅の堆積層が生じることもない。尚、オーバー研磨により第1層間絶縁膜12Aの表面側の一部をも除去するようにしてもよい。2.第2配線層の形成続いて、形成した第1配線層11a1上に、第2配線層11a2を形成する。具体的には、まず、図9に示したように、第1配線層11a1および第1層間絶縁膜12Aの全面を覆って、例えばCVD法等により、上述した材料よりなる拡散防止膜13Aを成膜する。続いて、図10に示したように、拡散防止膜13A上に、上記第1層間絶縁膜12Aと同様にして、第2層間絶縁膜12Bを成膜する。次いで、図11に示したように、第2層間絶縁膜12B上の周縁部D2に、上記第1配線層11a1の場合と同様にして、例えば局所CVD法により、エッチング防止膜14第2保護膜を形成する。この後、図12に示したように、上記第1配線層11a1の場合と同様にして、フォトレジスト膜110の塗布、露光によりパターニングを行う。続いて、図13に示したように、フォトレジスト膜110をマスクとして、例えばドライエッチングを行う。この際、詳細には、まず溝H2をフォトリソグラフィ法を用いたドライエッチングにより形成した後、接続孔H2aを、フォトリソグラフィ法を用いたドライエッチングにより、それぞれ段階的に形成するデュアルダマシン。これにより、配線形成部D1では、フォトレジスト膜110のパターンに応じて溝H2および接続孔H2aが形成される一方、周縁部D2では、エッチング防止膜14が設けられているので、エッチングされることはない。この後、フォトレジスト膜110を剥離する。次いで、図14に示したように、拡散防止膜13Aの一部接続孔H2a底面に露出した部分を、例えばドライエッチングにより除去する。この際、第2層間絶縁膜12B上のエッチング防止膜14も同時に除去される。このように、コンタクト層11cの形成領域を確保するための拡散防止膜13Aと、エッチング防止膜14とを一括して除去することが可能である。つまり、下層配線層とのコンタクト層11cを有する2層目以上の配線形成工程では、エッチング防止膜14の除去工程を別途設ける必要はない。このようにして、第2層間絶縁膜12Bにおいても、配線形成部D1には、複数の溝H2が形成される一方、周縁部D2には、平坦化領域D2aが形成される。次いで、図15に示したように、上記第1配線層11a1の場合と同様にして、第2層間絶縁膜12B上の全面にわたって、溝H2の内壁をも覆うように、バリアメタル11b2と、シード層としての銅薄膜図示せずとを、例えばスパッタ法を用いて成膜する。この後、例えばめっき法により銅厚膜の導電層110aを成膜し、この導電層110aの周縁部D2の一部の領域e2を選択的に除去する。次いで、図16に示したように、例えばCMP法により、導電層110aおよびバリアメタル11b2のうちの少なくとも第2層間絶縁膜12B上に露出した部分を除去する。これにより、溝H2毎に電気的に分離された第2配線層11a2が形成される一方、周縁部D2では、平坦化領域D2aが保持される。尚、第3配線層11a3については、上記第2配線層11a2の形成工程と同様の手順を繰り返すことにより、形成することができる。このようにして、基材10上に多層配線層11を形成し、図1に示した半導体基板1を完成する。[効果]本実施の形態の半導体基板1では、上述のように、第1層間絶縁膜12Aに配線埋め込み用の溝H1を形成する前に、第1層間絶縁膜12A上の周縁部D2にエッチング防止膜14を形成する。これにより、第1層間絶縁膜12Aの周縁部D2において平坦性を保持し易い平坦化領域D2aが形成される。これにより、研磨工程において、基板周縁部が過度に研磨されることが抑制される。ここで、図17A~Cおよび図18に、比較例に係る半導体基板の製造方法を説明するための断面構成を示す。比較例では、次のようにして、層間絶縁膜102に溝H100を形成する。即ち、まず、図17Aに示したように、基材101上に形成した層間絶縁膜102上に、フォトレジスト膜110を塗布し、これを露光することによりパターニングする。この際、フォトレジスト膜110の剥がれを防止するために、リソエッジカット領域e1aに対応する部分についても露光して、当該部分を選択的に除去する。続いて、図17Bに示したように、フォトレジスト膜110をマスクとしたエッチングを行うと、層間絶縁膜102の配線形成部D100に溝H100が形成されると共に、リソエッジカット領域e1aもエッチングされて膜べりし、配線形成部D100の周縁部に段差凹凸が生じる。次いで、図17Cに示したように、バリアメタル103bおよびシード層を形成した後、導電層110aを成膜し、この導電層110aの周縁側の一部の領域e2を選択的に除去する。これは、上述したように、研磨工程において、周縁部に銅の堆積層を生じさせないようにするためである。但し、領域e2は、加工マージンを考慮して、リソエッジカット領域e1aよりも広い幅に確保される。このため、導電層110aから露出した導電層110aに覆われていない空溝H100aが生じる。この後、CMP法により、層間絶縁膜102上の導電層110aおよびバリアメタル103bを除去すると、図18に示したように、導電層110aが形成されていた領域D102では、溝部H100に銅が埋め込まれ、配線層103aが形成される。一方、空溝H100が生じていた領域D103は低密度であり、リソエッジカット領域e1aでは段差によって応力が集中し易いことから、これらの領域D103およびリソエッジカット領域e1aでは、過度に研磨が進む。これにより、基板周縁部において、凹凸やスクラッチ傷等が生じ、これによりダスト等の異物が付着し易くなる。また、例えばウエハ同士を貼り合わせる際に未接合領域が生じる。このような理由から、歩留まりが低下してしまう。これに対し、本実施の形態では、上述のように、溝H1の形成前に、第1層間絶縁膜12Aの周縁部D2にエッチング防止膜14を形成することにより、周縁部D2の平坦性を保持することができるので、研磨工程における基板周縁部の過度な研磨を抑制できる。よって、スクラッチ等の基板損傷を抑制して、異物の付着を防ぎ、またウエハ同士の貼り合わせの際にも、位置合わせマージンを大きく確保することができ、未接合領域を削減できる。よって、基板の損傷を抑制して歩留まりを向上させることが可能となる。<変形例1>図19および図20は、変形例1に係る半導体基板の製造方法を説明するための断面図である。上記実施の形態では、エッチング防止膜として、炭化シリコンあるいは窒化シリコン等の絶縁膜を用いたが、本変形例のエッチング防止膜エッチング防止膜14Aように、例えば、チタン,タンタルおよびルテニウムの単体、合金あるいは化合物などのバリアメタル材料を用いることもできる。この場合、例えば次のようにして半導体基板1を製造することができる。尚、上記実施の形態と同様の構成要素については同一の符号を付している。また、第1配線層11a1の形成工程を例に挙げて説明するが、本変形例は、第2配線層11a2以降の配線形成工程にも適用可能である。まず、上記実施の形態と同様にして、基材10上に第1層間絶縁膜12Aを形成する。この後、図19Aに示したように、第1層間絶縁膜12A上の周縁部D2に、上記バリアメタル材料よりなるエッチング防止膜14Aを形成する。具体的には、例えばスパッタ法等により、上記バリアメタル材料を基板全面に成膜した後、例えばフォトリソグラフィ法を用いたエッチングによりパターニングする。続いて、図19Bに示したように、上記実施の形態と同様にして、フォトレジスト膜110の塗布、露光により、そのパターニングを行った後、ドライエッチングにより溝H1を形成する。この後、図19Cに示したように、フォトレジスト膜110を剥離する。本変形例においても、配線形成部D1では溝H1が形成される一方、エッチング防止膜14Aが形成されている周縁部D2はエッチングされず溝は形成されない。次いで、図20Aに示したように、エッチング防止膜14Aを除去することなく、バリアメタル11b1と、シード層としての銅薄膜図示せずとを、基板全面にわたって成膜する。これにより、周縁部D2では、エッチング防止膜14Aとバリアメタル11b1が積層された状態となる。続いて、図20Bに示したように、上記実施の形態と同様にして、銅厚膜の導電層110aを成膜し、この導電層110aの周縁部D2の一部の領域e2を選択的に除去する。この後、図20Cに示したように、例えばCMP法により、第1層間絶縁膜12A上に露出した部分を除去する。これにより、溝H2毎に電気的に分離された第2配線層11a2が形成される一方、周縁部D2では、平坦化領域D2aが保持される。また、この研磨工程において、エッチング防止膜14Aも除去される。このように、エッチング防止膜14Aとして、バリアメタル材料を用いるようにしてもよい。この場合には、エッチング防止膜14Aを、CMP工程において、導電層110aやバリアメタル11b1と共に除去可能であるため、エッチング防止膜14Aを事前に除去しておく必要がなくなる。以上、実施の形態および変形例を挙げて説明したが、本開示内容は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等では、第1配線層として、銅配線を用いる場合を例示したが、本開示において用いられる配線材料は、銅に限らず、他の導電膜材料であってもよい。但し、銅のように、低抵抗率でありながら、エッチング加工が困難である材料を用いる場合に、ダマシン法を利用した本開示内容は有効である。尚、本開示は、以下のような構成であってもよい。1基板上に第1層間絶縁膜を形成する工程と、前記第1層間絶縁膜上の周縁部に第1保護膜を形成する工程と、前記第1保護膜を形成後、前記第1層間絶縁膜に複数の第1溝を形成する工程と、前記複数の第1溝を埋め込むと共に前記第1層間絶縁膜上を覆って導電層を形成する工程と、前記導電層のうち、少なくとも前記第1層間絶縁膜上に露出した部分を研磨することにより、第1配線層を形成する工程とを含む半導体基板の製造方法。2前記第1配線層の形成工程の後、前記第1配線層上に、第2層間絶縁膜を形成する工程と、前記第2層間絶縁膜上の周縁部に第2保護膜を形成する工程と、前記第2保護膜を形成後、前記第2層間絶縁膜に複数の第2溝を形成する工程と、前記複数の第2溝を埋め込むと共に前記第2層間絶縁膜上を覆って導電層を形成する工程と、前記導電層のうち、少なくとも前記第2層間絶縁膜上に露出した部分を研磨することにより、第2配線層を形成する工程とを更に含む上記1に記載の半導体基板の製造方法。3前記第1配線層の形成工程の後、前記第2層間絶縁膜を形成する前に、前記第1配線層上および前記第1層間絶縁膜上に、前記第1配線層を保護する拡散防止膜を形成する上記2に記載の半導体基板の製造方法。4前記第2溝の形成工程では、前記第2溝と連通し、かつ前記第2溝と共に前記第2層間絶縁膜を貫通する接続孔を形成し、前記第2溝の形成工程の後、前記拡散防止膜のうちの前記接続孔によって露出した部分と、前記第2保護膜とを一括除去する上記3に記載の半導体基板の製造方法。5前記第1保護膜を、局所CVD法を用いて形成する上記1~4のいずれかに記載の半導体基板の製造方法。6前記導電層として銅Cuを用いる上記1~5のいずれかに記載の半導体基板の製造方法。7前記第1保護膜として、炭化シリコンSiCまたは窒化シリコンSiNを用いる上記1~6のいずれかに記載の半導体基板の製造方法。8前記第1保護膜として、チタンTi、タンタルTaおよびルテニウムRuの単体、合金あるいは化合物を用いる上記1~7のいずれかに記載の半導体基板の製造方法。9基板上に設けられた第1層間絶縁膜と、前記第1層間絶縁膜の周縁部を除く領域に設けられた複数の第1溝と、前記複数の第1溝に埋め込まれた第1配線層とを備え、前記第1層間絶縁膜は、前記周縁部に平坦化領域を有する半導体基板。10前記第1配線層上に設けられた第2層間絶縁膜と、前記第2層間絶縁膜上の周縁部を除く領域に設けられた複数の第2溝と、前記複数の第2溝に埋め込まれた第2配線層とを更に備えた上記9に記載の半導体基板。11前記第1配線層と前記第2層間絶縁膜との間に、前記第1配線層の拡散を防止する拡散防止膜を有する上記10に記載の半導体基板。12前記第2溝と連通し、かつ前記第2溝と共に前記第2層間絶縁膜を貫通する接続孔を有し、前記接続孔に対向する領域では、前記拡散防止膜が部分的に除去されており、前記接続孔を通じて前記第1配線層と前記第2配線層とが電気的に接続されている上記11に記載の半導体基板。13前記第1配線層は銅Cuから構成されている上記9~12のいずれかに記載の半導体基板。"