ドレイン領域と、前記ドレイン領域に積層されたチャネル領域と、前記チャネル領域に積層されたソース領域とを有するシリコン半導体層からなる活性領域と、前記ソース領域から前記チャネル領域を貫通して前記ドレイン領域に至るトレンチ内に埋め込まれたゲート導体と、膜厚が150Å以下の金属層からなり、前記ソース領域に接するように形成され、前記ソース領域との界面がシリサイド化された密着層を有するソース電極とを含む、半導体装置。複数の前記トレンチが所定間隔で形成されており、隣接する前記トレンチ間の前記活性領域が0.18μm~0.30μmの幅を有している、請求項1記載の半導体装置。前記トレンチ内のゲート導体上の領域に埋め込まれた絶縁層をさらに含み、前記活性領域が前記絶縁層の表面から25nm~125nmの突出量で前記トレンチの深さ方向に沿って突出した突出部を有している、請求項1または2記載の半導体装置。前記トレンチおよび前記活性領域の繰り返し単位が、前記トレンチの深さ方向と直交する方向に沿って、0.4μm~0.52μmのピッチで繰り返し形成されている、請求項1~3のいずれか一項に記載の半導体装置。前記密着層を構成する金属層がTi層、Co層またはNi層である、請求項1~4のいずれか一項に記載の半導体装置。ところが、本願発明者の研究により、セルピッチを小さくしても、理論上予測されるほどのオン抵抗低減が実現できないことが分かった。具体的には、次のとおりである。本願発明者は、密着層と電極本体層とを含む積層構造のソース電極を有する半導体装置について、セルピッチの異なる複数の試料を作製して検討した。すると、セルピッチを小さくした試料では、トレンチ間の活性領域最表面にソース領域を有するエピタキシャル層と密着層との間にボイドが発生していることが分かった。より詳細に説明すると、密着層と活性領域とをオーミック接触させるために、ソース電極形成後に熱処理が行われる。これにより、密着層は、活性領域のシリコンと反応してシリサイド化する。ところが、密着層に対するシリコンの供給が不足すると、密着層と活性領域との間にボイドが生じてしまう。密着層と活性領域との接触面積を少なくすれば、密着層の構成金属原子のうちシリサイド化される原子数が少なくなるから、ボイドの発生を抑制できる。しかし、ソース電極と活性領域との電気的接続を確実にして必要な信頼性を確保する観点からは、それらの間の接触面積を大きくすべきである。接触面積を大きくすれば、密着層の構成金属原子のうちシリサイド化される原子数が多くなる。ところが、トレンチ間の微小幅の活性領域からは十分な数のシリコン原子を供給できないから、シリコン供給不足に陥って、ボイドが生じる。したがって、ソース電極と活性領域との接触抵抗が高くなるから、結局、オン抵抗を低減できない。このように、セルピッチを小さくしていくと、信頼性を確保しながらオン抵抗を低減することが困難になる。そこで、この発明は、信頼性を犠牲にすることなく、オン抵抗を低減することができるトレンチゲート型の半導体装置を提供する。上記の目的を達成するために、この発明の半導体装置は、ドレイン領域と、前記ドレイン領域に積層されたチャネル領域と、前記チャネル領域に積層されたソース領域とを有するシリコン半導体層からなる活性領域と、前記ソース領域から前記チャネル領域を貫通して前記ドレイン領域に至るトレンチ内に埋め込まれたゲート導体と、膜厚が150Å以下の金属層からなり、前記ソース領域に接するように形成され、前記ソース領域との界面がシリサイド化された密着層を有するソース電極とを含む請求項1。この構成によれば、トレンチ内に埋め込まれたゲート導体は、ソース領域とドレイン領域との間のチャネル領域に対向している。これにより、ゲート導体への印加電圧によってソース領域とドレイン領域との間の電流を変調できる、トレンチゲート型の半導体装置トランジスタ構造が形成されている。一方、活性領域ソース領域に接する密着層は、膜厚が150Å以下より好ましくは120Å以下、さらに好ましくは70Å以下の金属層からなり、ソース領域との界面がシリサイド化されている。膜厚が150Å以下の金属層であれば、活性領域との接触面積が大きくても、シリサイド化される金属原子の数が少ない。そのため、シリサイド化の際に、活性領域シリコン半導体層からのシリコン原子供給不足に陥ることを抑制または防止できる。これにより、活性領域と密着層との界面にボイドが発生することを抑制または防止できる。その結果、活性領域とソース電極との間の接触抵抗を小さくできるから、オン抵抗の低減に寄与できる。すなわち、活性領域とソース電極との接触面積を大きくして信頼性を確保しつつ、同時にオン抵抗の低減を達成できる。より具体的には、高電流密度化のために、活性領域の幅を小さくした場合でも、ソース電極と活性領域との間の接触面積を犠牲にすることなく、それらの間にボイドが発生することを抑制できる。これにより、信頼性に優れ、かつオン抵抗の低い半導体装置を提供できる。前記密着層は、20Å以上より好ましくは40Å以上の膜厚を有していることが好ましい。これにより、ソース電極と活性領域との間で優れた密着性を得ることができ、かつ、それらの間の接触抵抗を低減するのに十分なシリサイド層をそれらの界面に形成できる。この発明の一実施形態では、複数の前記トレンチが所定間隔で形成されており、隣接する前記トレンチ間の前記活性領域が0.18μm~0.30μmより好ましくは、0.18μm~0.24μmの幅を有している請求項2。この構成によれば、隣接するトレンチ間の活性領域が、0.18μm以上0.30μm以下の幅を有しており、したがって、密着層に対するシリコン供給ウィンドウが限られている。このような場合でも、密着層を150Å以下の厚さの金属層で構成しておくことによって、シリサイド化の際にシリコン供給不足が生じることを抑制または防止できる。したがって、狭幅の活性領域を高密度に集積してチャネル抵抗の低減を図ることができ、かつ、活性領域とソース電極との接触抵抗も低くできるので、半導体装置のオン抵抗を効果的に低減できる。活性領域の幅が0.18μm未満では、隣り合うトレンチから広がる空乏層が容易に結合するため、しきい値電圧が低下するおそれがある。すなわち、ゲート導体に電圧をかけると、チャネル領域内の多数キャリヤがゲート導体から遠ざけられて空乏層が生じ、小数キャリヤの密度が多数キャリヤ密度よりも高くなって、トレンチ側壁付近のチャネル領域内に反転層チャネルが形成される。ところが、活性領域の幅を小さくし過ぎると、隣り合うトレンチから広がる空乏層が容易に結合してしまうため、低電圧で反転層が形成されてしまう。これにより、しきい値の低下が起こる。活性領域の幅が0.30μmを超える範囲では、密着層が150Åを超える厚さの金属層である場合でも、ボイドが生じ難い。したがって、活性領域の幅が0.30μm以下の場合に、この発明の構造による有利な効果が顕著になる。この発明の一実施形態では、前記トレンチ内のゲート導体上の領域に埋め込まれた絶縁層をさらに含み、前記活性領域が前記絶縁層の表面から25nm~125nmの突出量で前記トレンチの深さ方向に沿って突出した突出部を有している請求項3。この構成によれば、活性領域がトレンチ内の絶縁層の表面から突出しているので、活性領域の幅が小さいときでも、活性領域と密着層との接触面積を大きくすることができる。このように大きな接触面積を確保した場合でも、密着層が150Å以下の厚さの金属層で構成されている結果、シリサイド化の際にシリコン供給不足が生じることを抑制または防止できる。活性領域の突出量が25nm未満のときには、活性領域と密着層との接触面積が不足するおそれがあり、その結果、活性領域とソース電極との電気的接続の信頼性が損なわれるおそれがある。また、活性領域の突出量が125nmを超えているときには、活性領域の突出部に対する密着層のカバレッジ被覆性が不良になるおそれがある。この発明の一実施形態では、前記トレンチおよび前記活性領域の繰り返し単位が、前記トレンチの深さ方向と直交する方向に沿って、0.4μm~0.52μmより好ましくは、0.4μm~0.49μmのピッチで繰り返し形成されている請求項4。この構成では、トレンチおよび活性領域の繰り返し単位単位セルが微小ピッチ0.4μm以上0.52μm以下で高密度に形成されているので、単位面積当たりのゲート幅を大きくして、チャネル抵抗の低減を図ることができる。そして、狭ピッチ化に伴って活性領域の幅が小さくなっても、150Å以下の厚さの金属層からなる密着層に対するシリコン供給不足が生じることを抑制または防止できる。前記ピッチが0.4μm未満のときには、隣り合うトレンチから活性領域内に広がる空乏層の結合によって、しきい値電圧が低下するおそれがある。また、前記ピッチが0.52μmを超える範囲では、活性領域の幅を広くできるから、密着層が150Åを超える厚さの金属層である場合でも、ボイドが生じ難い。したがって、ピッチが0.52μm以下の場合に、この発明の構造による有利な効果が顕著になる。この発明の一実施形態では、前記密着層を構成する金属層がTi層、Co層またはNi層である請求項5。これらの金属層は、シリコン半導体層からなる活性領域からのシリコン原子供給を受けて、ソース領域活性領域との界面にシリサイドを形成できる。以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。図1は、この発明の一実施形態に係る半導体装置1の図解的な斜視図である。また、図2は半導体装置1の図解的な平面図である。この半導体装置1は、トレンチゲート型VDMOSFETとしての基本形態を有している。半導体装置1は、表面にエピタキシャル層2を有するp型シリコン基板3を備えている。エピタキシャル層2の上には、ソース電極4およびゲート電極5を含む電極膜6が形成されている。シリコン基板3の裏面には、ほぼ全面に、ドレイン電極7が形成されている。シリコン基板3は、たとえば、平面視矩形に形成されており、それに応じて半導体装置1は平面視において矩形形状を有している。電極膜6は、エピタキシャル層2の表面のほぼ全域にわたる矩形領域に形成されている。ゲート電極5は、半導体装置1の一角部に形成されたパッド電極部8と、半導体装置1の表面の外周部の全周にわたって形成された外周電極部9と、外周電極部9から半導体装置1の表面の内方領域に向かって延びた複数本この実施形態では4本のゲートフィンガー部10とを含む。半導体装置1の表面は、一対の短辺およびそれらを結合する一対の長辺を有する長方形形状を有しており、それに応じて、外周電極部9は長方形環状に形成されている。ゲートフィンガー部10は、外周電極部9の一対の長辺部分から各2本ずつ間隔を空けて互いに平行に延びるように形成されている。ソース電極4は、外周電極部9に囲まれた内方領域において、ゲート電極5から絶縁された状態で形成されている。ソース電極4は、ゲート電極5に囲まれた領域においてエピタキシャル層2のほぼ全域を覆うように形成されていて、ソース電極4とゲート電極5との間には、それらを絶縁する分離領域11が形成されている。ソース電極4およびゲート電極5ならびにそれらから露出するエピタキシャル層2の表面を覆うようにパッシベーション膜図示せずが形成されている。このパッシベーション膜には、図1および図2において二点鎖線で示すように、ゲートパッド開口12およびソースパッド開口13が形成されている。ゲートパッド開口12は、パッド電極部8の一部を露出させるように形成されている。ソースパッド開口13は、ソース電極4の表面の一部を露出させるように形成されている。この実施形態では、複数たとえば6個のソースパッド開口13が、半導体装置1の矩形表面の一長辺に沿って配列されている。図3は、シリコン基板3の表面エピタキシャル層2の表面の構造を電極膜6を取り除いた状態で示す部分拡大平面図であり、図2の領域IIIにおける構造が示されている。エピタキシャル層2には、トレンチ15が形成されている。この実施形態では、トレンチ15は、ストライプ状に複数本形成されている。各トレンチ15は、エピタキシャル層2の表面に沿う直線状に形成されていて、複数本のトレンチ15は等間隔で互いに平行に形成されている。隣接するトレンチ15の間には、エピタキシャル層2、すなわち活性領域30が露出している。この活性領域30は、ソース領域16とボディコンタクト領域17とを含む。ソース領域16は、この実施形態ではp型の領域である。ボディコンタクト領域17は、この実施形態では、n型領域である。ソース領域16およびボディコンタクト領域17は、トレンチ15に沿う方向に各一定の長さを有しており、ソース領域16の長さがボディコンタクト領域17の長さよりも長く形成されている。たとえば、ソース領域16の長さは約10.0μmであってもよく、ボディコンタクト領域17の長さは約1.0μmであってもよい。ボディコンタクト領域17は、各一定の長さのソース領域16の間に介在するように、トレンチ15の長手方向に沿って複数個等間隔に形成されている。図4は、半導体装置1の内部構造を説明するための図解的な斜視図であり、図3の切断面線IV-IVにおける切断面で破断した構造が図解的に示されている。エピタキシャル層2は、シリコン基板3の厚さ方向に沿って半導体装置1の表面側から順に配置されたp型ソース領域16、n-型チャネル領域20およびp-型ドレイン領域21を有している。エピタキシャル層2の厚さは、たとえば、2μm~20μm程度より具体的には5μm程度である。また、p型ソース領域16の厚さは、たとえば0.85μm程度であり、n-型チャネル領域20の厚さは、たとえば1.2μm程度である。トレンチ15は、エピタキシャル層2の表面から、断面をほぼ矩形形状に彫り込まれて形成されている。複数本のトレンチ15は、シリコン基板3の主面に平行な方向に沿って、一定のピッチたとえば0.4μm~0.52μm。より具体的には0.47μm~0.49μm程度で平行に形成されている。複数本のトレンチ15は、たとえば、互いに等しい幅たとえば0.14μm~0.27μm。より具体的には0.20μm程度を有している。各トレンチ15は、ソース領域16およびチャネル領域20を貫通して、ドレイン領域21の途中部に達する深さたとえば1.6μm~2.4μm。より具体的には2.0μm程度に形成されている。この実施形態では、トレンチ15は、その長手方向に交差する切断面がほぼ矩形に形成されている。トレンチ15の内壁面は、ゲート絶縁膜25によって覆われている。ゲート絶縁膜25は、たとえば、シリコン酸化膜からなり、その膜厚は、たとえば200Å~240Å程度とされている。ゲート絶縁膜25は、トレンチ15の底面15aおよび側壁15bを覆うように形成されている。トレンチ15内には、ゲート絶縁膜25に接するように、ゲート導体としてのポリシリコンゲート26が埋め込まれている。ポリシリコンゲート26は、エピタキシャル層2の表面ソース領域16の表面以下に全部が位置するようにトレンチ15に埋め込まれている。トレンチ15内において、ポリシリコンゲート26よりも上の空間には、たとえばHDPCVD酸化膜からなる絶縁層27が埋め込まれている。ポリシリコンゲート26は、ゲート絶縁膜25を介して、ソース領域16の下方部、チャネル領域20、およびドレイン領域21の上方部に対向している。すなわち、ポリシリコンゲート26は、チャネル領域20に対しては、シリコン基板3の厚さ方向に関する全域にわたって、ゲート絶縁膜25を介して対向するように形成されている。換言すれば、ポリシリコンゲート26の表面26aは、ソース領域16とチャネル領域20との界面よりも、エピタキシャル層2の表面寄りに位置している。隣接するトレンチ15の間のエピタキシャル層2は、トランジスタとして動作する活性領域30を形成している。たとえば、ひとつのトレンチ15内のポリシリコンゲート26と、その一方側に隣接する活性領域30とが、単位セル31を形成していると見なすことができる。すなわち、単位セル31は、トレンチ15の形成ピッチ32で繰り返される繰り返し単位を構成している。つまり、複数の単位セル31が、各トレンチ15の長手方向および深さ方向に直交する方向半導体基板3の主面に平行な方向に沿って、ピッチ32で配列されている。ピッチ32は、0.4μm~0.52μmより好ましくは、0.4μm~0.49μmであることが好ましい。また、隣接するトレンチ15間の活性領域30が0.18μm~0.30μmより好ましくは、0.18μm~0.24μmの幅38を有していることが好ましい。活性領域30の表層領域には、トレンチ15の長手方向に沿って、ソース領域16とn型ボディコンタクト領域17とが交互に形成されている。n型ボディコンタクト領域17は、n-型チャネル領域20に接している。活性領域30は、絶縁層27の表面よりも、トレンチ15の深さ方向に沿って突出量33だけ突出するように形成されている。換言すれば、活性領域30は、トレンチ15の深さ方向に沿って絶縁層27の表面から突出量33だけ突出した突出部34を有している。突出量33は、たとえば25nm~125nmとされている。突出部34は、トレンチ15の長手方向に沿う両側部に、絶縁層27の表面から立ち上がった一対の立ち上がり側面35と、この一対の立ち上がり側面35の間を結合する天面36とを有していてもよい。図4には、立ち上がり側面35および天面36がほぼ直交している構造が示されているが、実際に作製される半導体装置においては、立ち上がり側面35および天面36の結合部分は、面取り形状曲面となる。また、天面36は、上に凸の湾曲面たとえばほぼ円弧面となる。立ち上がり側面35および天面36の境界は必ずしも明瞭ではなく、これらは連続した一つの湾曲面たとえばほぼ円弧面を形成する場合もある。活性領域30の突出部34およびトレンチ15内の絶縁層27の表面を覆うように、ソース電極4が形成されている。ソース電極4は、下地膜40と電極本体膜43とを積層した積層構造膜からなる。下地膜40は、密着層41とバリア層42との積層膜からなっている。密着層41は、活性領域30の突出部34および絶縁層27に接し、これらに対して良好な密着性を有する金属層からなっている。より具体的には、密着層41は、活性領域30との接触部界面領域にシリサイドを形成することができる金属層からなっている。このような金属層としては、Ti層、Co層およびNi層を例示することができる。たとえば、膜厚70Å程度のTi層が密着層41を構成していてもよい。バリア層42は、密着層41に接し、この密着層41の上面を覆うように形成されている。バリア層42は、電極本体膜43の構成材料たとえばアルミニウム銅AlCu合金が、活性領域30側へと拡散することを防止するバリア性を有するとともに、導電性を有する材料からなる。バリア層42は、たとえば、TiN層であってもよく、その膜厚は、1000Å程度であってもよい。電極本体膜43は、バリア層42に接し、このバリア層42の上面を覆うように形成されている。電極本体膜43は、たとえばAlCu合金膜からなっていてもよく、その膜厚は、4.2μm程度であってもよい。ソース電極4は、ソース領域16およびボディコンタクト領域17に電気的に接続されている。したがって、ソース領域16およびチャネル領域20は同電位に制御されることになる。活性領域30の突出部34の突出量33は、25nm以上125nm以下であることが好ましい。突出量33が25nm未満のときには、活性領域30と密着層41との接触面積が不足するおそれがあり、その結果、活性領域30とソース電極4との電気的接続の信頼性が損なわれるおそれがある。また、突出量33が125nmを超えているときには、突出部34に対する密着層41のカバレッジ被覆性が不良になるおそれがある。絶縁層27には、図4に図示しない位置において、コンタクト孔が形成されている。このコンタクト孔を介して、ポリシリコンゲート26とゲート電極5とが電気的に接続されている。より具体的には、図2の平面図に示されているように、エピタキシャル層2の表面領域は、外周電極部9およびゲートフィンガー部10によって複数この実施形態では3個のセル形成領域23に区画されている。各セル形成領域23は、ほぼ長方形の領域である。この長方形の一対の短辺に平行に延びるように各トレンチ15が形成され、当該長方形の一対の長辺に沿って複数本のトレンチ15が等間隔で配列されている。そして、各トレンチ15の両端が、外周電極部9またはゲートフィンガー部10にそれぞれ電気的に接続されている。半導体装置1の使用時には、ソース電極4およびドレイン電極7に対して、ソース電極4側が正となる電圧が印加される。この状態で、ソース電極4よりもしきい値電圧以上低い電位をゲート電極5に与えると、チャネル領域20においてポリシリコンゲート26に対向する領域に反転層チャネルが形成される。すなわち、n-型チャネル領域20内の多数キャリヤ電子がポリシリコンゲート26から遠ざけられて空乏層が形成される。これにより、チャネル領域20においてトレンチ15の側壁近傍の領域では、小数キャリヤである正孔の密度が電子の密度を上回り、反転層が形成されることになる。この反転層を介して、ソース領域16とドレイン領域21との間が導通して、ソース電極4とドレイン電極7との間の電流径路が形成される。ソース-ドレイン間の電流は、ゲート電極5に印加される電圧の大小に応じて変動する。ゲート電極5への電圧印加を停止すれば、前記反転層が消失するから、ソース-ドレイン間が遮断される。こうして、トランジスタ動作が実現される。図5は、ソース電極4の構造を拡大して示す図解的な断面図である。活性領域30の突出部34に密着層41が接している。この密着層41において活性領域30との界面付近には、シリサイド45が形成されている。このシリサイド45により、密着層41と活性領域30とのオーミック接触が達成されている。突出部34が絶縁層27の表面よりも突出しているので、密着層41と活性領域30との接触面積は、平面視における活性領域30の見かけ上の表面積よりも大きくなっている。これにより、密着層41を大きな接触面積で活性領域30に接触させることができる。その結果、それらの間のコンタクト抵抗を低減することができ、かつ、製造工程における加工寸法精度によらずに、密着層41と活性領域30とを確実に接触させることができる。密着層41は、膜厚46が150Å以下の金属層からなる。密着層41の膜厚が150Åを超える場合たとえば280Å程度の場合には、熱処理によってシリサイド45を形成するときに、活性領域30からのシリコン原子供給が不足して、密着層41と活性領域30との間にボイドが形成される恐れがある。密着層41は、20Å以上より好ましくは40Å以上の膜厚を有していることが好ましい。これにより、ソース電極4と活性領域30との間で優れた密着性を得ることができ、かつ、それらの間の接触抵抗を低減するのに十分なシリサイド層をそれらの界面に形成できる。図6Aは、密着層41の膜厚が150Åを超える場合たとえば280Åに、ボイドが発生するメカニズムを説明するための図である。セルピッチを縮小して、単位セル31を高密度に配置することにより、単位面積あたりの電流密度を大きくすることができる。しかし、この場合には、セルピッチ32の縮小に伴い、活性領域30の幅38が小さくなり、たとえば270nm程度となる。したがって、密着層41の界面付近における活性領域30内のシリコン原子の数が比較的少ない。換言すれば、活性領域30から密着層41へのシリコン原子供給ウィンドウが小さい。一方、密着層41の膜厚46が大きいと、それに応じて、密着層41を構成する金属原子のうちシリサイド化される原子の数が多くなる。ところが、幅38の小さな活性領域30から多数のシリコン原子を密着層41に供給することができない。これによって、シリコン原子の供給不足が生じ、活性領域30と密着層41との間にボイド47が形成される。これにより、密着層41と活性領域30との間のコンタクト抵抗が大きくなるから、半導体装置1のオン抵抗が大きくなる。図6Bに示すように、活性領域30の突出量33を小さくして、密着層41と活性領域30との接触面積を小さくすれば、密着層41の構成原子のうちシリサイド化される原子数が少なくなる。したがって、シリコン原子の供給不足が生じないので、ボイドが発生することはない。ところが、活性領域30と密着層41との接触面積が小さいので、それらの間のコンタクト抵抗が大きくなる。加えて、製造工程における寸法誤差により、活性領域30が絶縁層27に埋まってしまえば、密着層41と活性領域30とを接触させることができなくなるから、コンタクト不良が生じる恐れがある。そこで、この実施形態では、突出量33を大きくして活性領域30と密着層41との間の接触面積を大きくし、かつ、密着層41の膜厚を150Å以下とすることによって、ボイドの発生を抑制している。これによって、密着層41と活性領域30との間のコンタクト抵抗を低減することができ、かつ、それらの間の接触不良が低減されるので、素子の信頼性を確保することができる。図7は、半導体装置1の複数の試料に関してオン抵抗を測定した結果を示す図であり、標準正規累積分布が示されている。曲線L70は、密着層41を膜厚70ÅのTi層で形成した複数の試料に関して測定されたオン抵抗の標準正規累積分布を示す。曲線L120は、密着層41を膜厚120ÅのTi層で形成した複数の試料に関して測定されたオン抵抗の標準正規累積分布を示す。曲線L150は、密着層41を膜厚150ÅのTi層で構成した複数の試料に関して計測されたオン抵抗の標準正規累積分布を示す。さらに曲線L280は、密着層41を膜厚280ÅのTi層で形成した複数の試料に関して測定されたオン抵抗の標準正規累積分布を示す。これらの曲線の比較から、密着層41の膜厚を280Åとした場合には、密着層41の膜厚を150Å以下とした場合に比較して、明らかなオン抵抗の増加が見られ、しかもオン抵抗の値が大きくばらついていることがわかる。これに対して、密着層41の膜厚が150Å以下の場合には、オン抵抗が25mΩmm2以下の範囲で狭い範囲に分布していることがわかる。したがって、密着層の膜厚を150Å以下とすることによって、低オン抵抗で信頼性の高い半導体装置1を提供することができることが確かめられた。密着層の各膜厚でのオン抵抗に関してメディアン値および標準偏差を求めた結果は、次のとおりである。70Å:メディアン値=14.2mΩmm2、標準偏差=0.3mΩmm2120Å:メディアン値=15.7mΩmm2、標準偏差=2.53mΩmm2150Å:メディアン値=15.9mΩmm2、標準偏差=3.42mΩmm2280Å:メディアン値=18.9mΩmm2、標準偏差=15.7mΩmm2したがって、オン抵抗の低減およびそのばらつきの低減の観点から、密着層41の膜厚は、120Å以下とすることがより好ましく、70Å以下とすることがさらに好ましいことが分かる。なお、本願発明者による試験によって、密着層41の膜厚を50Åおよび90Åとした各試料においても、良好なオン抵抗が得られ、オン抵抗のばらつきも少ないことが確認されている。図8Aは、密着層41を膜厚70ÅのTi層で構成した試料実施例の切断面を示す走査型電子顕微鏡写真であり、図8Bは、当該試料のエピタキシャル層表面の状態を示す走査型電子顕微鏡写真である。一方、図9Aは、密着層41を膜厚280ÅのTi層で構成した試料比較例の切断面を示す走査型電子顕微鏡写真であり、図9Bは、当該試料のエピタキシャル層表面の状態を示す走査型電子顕微鏡写真である。図9Aの構成では、活性領域30と密着層41との界面付近にボイドが生じている。図8Aおよび図8Bの構成には、このようなボイドは観測されない。以上のように、この実施形態の半導体装置1によれば、ソース電極4は、活性領域30ソース領域16に接する密着層41を有しており、この密着層41は、膜厚が150Å以下より好ましくは120Å以下、さらに好ましくは70Å以下の金属層からなる。この構成により、密着層41のソース領域16との界面部分がシリサイド化されるときに、活性領域30からのシリコン原子供給不足に陥ることを抑制または防止できる。これにより、活性領域30とソース電極4との接触面積を大きくして信頼性を確保しても、活性領域30と密着層41との界面にボイドが発生することを抑制または防止でき、活性領域30とソース電極4との間の接触抵抗を小さくできる。したがって、トレンチ15の形成ピッチ32を0.4μm~0.52μmより好ましくは、0.4μm~0.49μmとして単位セル31を高密度で集積してチャネル抵抗の低減を図る場合に、ソース電極4の接触抵抗の大幅な増加を招くことがない。これにより、半導体装置1のオン抵抗を効果的に低減できる。すなわち、活性領域30とソース電極4との接触面積を大きくして信頼性を確保しつつ、同時にオン抵抗の低減を達成できる。前述のとおり、隣接するトレンチ15間の活性領域30は、0.18μm~0.30μmより好ましくは、0.18μm~0.24μmの幅38を有していることが好ましい。活性領域の幅が0.18μm未満では、隣り合うトレンチから広がる空乏層が容易に結合するため、しきい値電圧が低下するおそれがある。すなわち、ゲート電極5に電圧をかけると、チャネル領域20内の多数キャリヤがポリシリコンゲート26から遠ざけられて空乏層が生じる。すなわち、小数キャリヤの密度が多数キャリヤ密度よりも高くなって、トレンチ15の側壁付近のチャネル領域20内に反転層が形成される。ところが、活性領域30の幅を小さくし過ぎると、隣り合うトレンチ15から広がる空乏層が容易に結合してしまうため、低電圧で反転層が形成されてしまう。これにより、しきい値の低下が起こる。なお、活性領域の幅が0.30μmを超える範囲では、密着層41が150Åを超える厚さの金属層である場合でも、ボイドが生じ難い。また、この実施形態によれば、活性領域30がトレンチ15に埋め込まれた絶縁層27の表面から25nm~125nmの突出量33で15トレンチの深さ方向に沿って突出した突出部34を有している。これにより、活性領域30の幅が小さくても、活性領域30と密着層41との接触面積を大きくすることができる。このように大きな接触面積を確保した場合でも、密着層41が150Å以下の厚さの金属層で構成されている結果、シリサイド化の際にシリコン供給不足に起因するボイドが生じることを抑制または防止できる。図10A~図10Mは、半導体装置1の製造工程を工程順に示す図解的な断面図である。図10Aに示すように、表面にp-型エピタキシャル層2を形成したp型シリコン基板3が準備される。そして、エピタキシャル層2の表面に、たとえば酸化シリコンからなるパッド酸化膜50が熱酸化法によって形成される。次いで、p-型エピタキシャル層2に対してn型不純物イオンたとえば燐イオンの注入およびその拡散が行われることにより、n-型チャネル領域20が形成される。さらに、エピタキシャル層2の表層部に対して、n型不純物イオンたとえば燐イオンが選択的に注入され、さらにその拡散が行われることによって、n型ボディコンタクト領域17図3および図4参照が形成される。その後に、パッド酸化膜50上に、たとえば窒化シリコンからなるハードマスク層51が形成される。ハードマスク層51の形成は、たとえば減圧CVD化学的気相成長法によって行われてもよい。次に、図10Bに示すように、ハードマスク層51およびパッド酸化膜50に、トレンチ15図4等参照に対応した開口52が形成される。開口52の形成は、たとえば反応性イオンエッチングによってハードマスク層51およびパッド酸化膜50を選択的に除去することによって行われる。そして、図10Cに示すように、ハードマスク層51をマスクとしたドライエッチングによって、複数本のトレンチ15がストライプ状に形成される。トレンチ15は、チャネル領域20を貫通してドレイン領域21に達する深さに形成される。次いで、図10Dに示すように、ハードマスク層51およびパッド酸化膜50が剥離され、露出したエピタキシャル層2の全表面にゲート絶縁膜25が形成される。ゲート絶縁膜25の形成は、たとえば、熱酸化法によって行われてもよい。ゲート絶縁膜25は、たとえば膜厚220Å程度の酸化シリコンからなっていてもよい。こうして、トレンチ15の内壁面およびトレンチ15外のエピタキシャル層2の表面を覆うゲート絶縁膜25が形成される。次に、図10Eに示すように、エピタキシャル層2上の全域にポリシリコン膜53が形成される。このポリシリコン膜53の形成は、たとえば減圧CVD法によって行われてもよい。ポリシリコン膜53の膜厚は、たとえば6000Å程度とされる。さらに、ポリシリコン膜53に対して導電性を付与するための不純物イオンたとえば硼素イオンが注入され、その後に熱処理が行われる。これによって、ポリシリコン膜53が低抵抗化される。次いで、図10Fに示すように、ポリシリコン膜53がエッチングされる。このエッチングは、たとえば、反応性イオンエッチングによってポリシリコン膜53を薄膜化する工程と、プラズマエッチング等方性エッチングによってトレンチ15の側壁部における残留ポリシリコンを除去する工程とを含んでいてもよい。ポリシリコン膜53のエッチングは、その表面が、エピタキシャル層2の表面よりも深い位置に後退するまで行われる。これによって、エピタキシャル層2の表面よりも深い位置に表面26aを有するポリシリコンゲート26が、トレンチ15内に配置されることになる。その後、イオン注入時に表面を保護するための保護膜54が全面に形成される。保護膜54は、TEOS酸化膜テトラエトキシシランと酸素との反応で成膜されるシリコン酸化膜等の酸化膜からなっていてもよい。次に、図10Gに示すように、保護膜54上に、レジストマスク55が形成される。レジストマスク55は、活性領域30においてソース領域16図4参照を形成すべき領域に開口を有するレジストパターンである。このレジストマスク55を介してp型不純物イオンたとえば硼素イオンが注入される。その後、図10Hに示すように、保護膜54が剥離される。さらに、熱酸化処理が行われることによって、ソース領域16の表面活性領域の表面に、熱酸化膜56が形成される。保護膜54の剥離時には、ソース領域16の表面付近のゲート絶縁膜25が同時に剥離される。これによって露出したソース領域16の表面が、熱酸化膜56によって覆われる。次に、図10Iに示すように、たとえばHDPCVDによって絶縁層27が形成される。絶縁層27は、たとえば酸化シリコンからなる。さらに、絶縁層27の表面を覆うように層間膜57たとえばBPSGが形成される。その後、層間膜57を流動させるための熱処理が行われる。これによって、同時に、ソース領域16に注入されたp型不純物イオンが活性化される。次に、図示しない位置において、絶縁層27および層間膜57に、ゲートコンタクト孔が開口させられる。このゲートコンタクト孔は、各トレンチ15の両端の上方に形成され、ポリシリコンゲート26に達する。次に、図10Jに示すように、トレンチ15の両端部付近の領域以外において活性領域30エピタキシャル層2を露出させるためのエッチングが行われる。すなわち、層間膜57および絶縁層27が選択的にエッチングされ、活性領域30エピタキシャル層2が絶縁層27の表面から所定の突出量33だけ突出させられる。これにより、トレンチ15内に埋め込まれた絶縁層27の表面から突出した突出部34が形成されることになる。次に、図10Kに示すように、露出した表面全域、すなわち、活性領域30および絶縁層27の表面に密着層41が形成され、さらに密着層41の表面全域にバリア層42が形成される。密着層41およびバリア層42の形成は、たとえば連続スパッタによって行うことができる。密着層41は、たとえば膜厚約70ÅのTi層であってもよく、バリア層42は、たとえば膜厚約1000ÅのTiN層であってもよい。その後、たとえばRTA等の熱処理たとえば660°Cが行われることにより、密着層41において活性領域30に接する領域がシリサイド化される。次いで、バリア層42上の全域に電極本体膜43が形成される。電極本体膜43は、たとえば、スパッタ法で形成されたAlCu膜であってもよい。その膜厚は、たとえば4.2μmとされる。次に、全面に形成された密着層41、バリア層42および電極本体膜43を含む電極膜6が、図2に示す分離領域11において選択的にエッチング除去される。これにより、電極膜6が、ソース電極4とゲート電極5とに切り分けられる。前記エッチングは、たとえば反応性イオンエッチングによって行ってもよい。その後、図10Lに示すように、表面全体にパッシベーション膜60が形成される。パッシベーション膜60は、たとえば、CVD法で形成された窒化シリコン膜であってもよい。そして、図10Mに示すように、パッシベーション膜60に、ゲートパッド開口12図2参照およびソースパッド開口13が形成される。その後、必要に応じてシリコン基板3を裏面側から研削して薄型化した後に、シリコン基板3の裏面にドレイン電極7が形成される。ドレイン電極7は、たとえばシリコン基板3の表面側から順に、Ti膜、Ni膜、Au膜およびAg膜を積層した積層構造膜からなっていてもよい。こうして、図1~図4等に示す構造の半導体装置1が得られる。以上、この発明の一実施形態について説明したが、この発明は他の形態で実施することもできる。たとえば、前述の実施形態では、pチャンネル型のMOSFETを例示したけれども、前述の実施形態の場合とは各部の導電型を反転することによって、nチャンネル型のMOSFETを提供できる。また、前述の実施形態では、MOSEFTを例にとったが、IGBT等の他の構造の半導体装置に対しても、この発明を適用することができる。その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。