"メモリ部および周辺回路部を含む半導体記憶装置であって、前記メモリ部のトランジスタは、半導体基板と、前記半導体基板上に形成された第1導電型のFin型半導体層と、前記Fin型半導体層の長手方向の両端に設けられた第1導電型の第1のソース層および第1導電型の第1のドレイン層と、前記Fin型半導体層の両側面に設けられた第1のゲート絶縁膜と、前記Fin型半導体層の両側面に前記第1のゲート絶縁膜を介して設けられた第1のゲート電極と、前記第1のゲート電極および前記Fin型半導体層の下に設けられた第2導電型のパンチスルーストッパ層と、前記第1のソース層と前記第1のドレイン層との間に設けられ前記Fin型半導体層を規定する第1のゲートトレンチとを備え、前記第1のゲート電極は、前記ゲートトレンチ内に埋め込まれており、前記パンチスルーストッパ層は、前記第1のゲートトレンチの底部の前記半導体基板に設けられており、前記パンチスルーストッパ層の不純物濃度は、前記第1のソース層および前記第1のドレイン層の下にある前記半導体基板の不純物濃度よりも高く、前記周辺回路部のトランジスタは、第2導電型の前記半導体基板または第2導電型のウェルに形成された第2のゲートトレンチと、前記第2のゲートトレンチの両側に設けられた第1導電型の第2のソース層および第1導電型の第2のドレイン層と、前記第2のゲートトレンチの内面に設けられた第2のゲート絶縁膜と、前記第2のゲートトレンチ内に充填された第2のゲート電極とを備えた半導体記憶装置。第1の領域および第2の領域を含む半導体記憶装置であって、前記半導体記憶装置の第1の領域のトランジスタは、半導体基板と、前記半導体基板上に形成された第1導電型のFin型半導体層と、前記Fin型半導体層の長手方向の両端に設けられた第1導電型の第1のソース層および第1導電型の第1のドレイン層と、前記Fin型半導体層の両側面に設けられた第1のゲート絶縁膜と、前記Fin型半導体層の両側面に前記第1のゲート絶縁膜を介して設けられた第1のゲート電極と、前記第1のゲート電極および前記Fin型半導体層の下に設けられた第2導電型のパンチスルーストッパ層とを備え、前記パンチスルーストッパ層の不純物濃度は、前記第1のソース層および前記第1のドレイン層の下にある前記半導体基板の不純物濃度よりも高く、前記半導体記憶装置の第2の領域のトランジスタは、第2導電型の前記半導体基板または第2導電型のウェルに形成された第2のゲートトレンチと、前記第2のゲートトレンチの両側に設けられた第1導電型の第2のソース層および第1導電型の第2のドレイン層と、前記第2のゲートトレンチの内面に設けられた第2のゲート絶縁膜と、前記第2のゲートトレンチ内に設けられた第2のゲート電極とを備えた半導体記憶装置。前記第1のソース層と前記第1のドレイン層との間に設けられ前記Fin型半導体層を規定する第1のゲートトレンチをさらに備え、前記第1のゲート電極は、前記第1のゲートトレンチ内に埋め込まれており、前記パンチスルーストッパ層は、前記第1のゲートトレンチの底部の前記半導体基板に設けられていることを特徴とする請求項2に記載の半導体記憶装置。前記第1の領域のトランジスタは、前記Fin型半導体層にチャネル部を備え、前記第2の領域のトランジスタは、前記第2のゲートトレンチの下の前記半導体基板にチャネル部を備えていることを特徴とする請求項2または請求項3に記載の半導体記憶装置。前記第2の領域のトランジスタは、チャネル幅方向において前記第2のソース層および前記第2のドレイン層よりも幅の広い第2のゲート電極を備え、前記第2のゲート電極は、前記第2のゲートトレンチの底面よりも低い位置まで延伸していることを特徴とする請求項2から請求項4のいずれかに記載の半導体記憶装置。前記Fin型半導体層の不純物濃度は、前記第1のソース層および前記第1のドレイン層の不純物濃度よりも低いことを特徴とする請求項2から請求項5のいずれかに記載の半導体記憶装置。前記第1の領域は、メモリ部の形成領域であり、前記第2の領域は、周辺回路部の形成領域であることを特徴とする請求項1から請求項6のいずれかに記載の半導体記憶装置。半導体基板の表面に第1導電型の不純物を導入し、前記半導体基板の表面上にアクティブエリアを被覆する第1のマスクを形成し、前記第1のマスクをマスクとして用いて素子分離領域に分離トレンチを形成し、前記分離トレンチに絶縁材料を充填して素子分離を形成し、前記半導体基板の第1の領域において、前記第1のマスクをエッチングバックすることによって、該第1の領域の前記アクティブエリア上に該第1のマスクの一部を残置させ、前記半導体基板の第2の領域において、前記第1のマスクをエッチングすることによって前記第1のマスクを除去し、前記第1および前記第2の領域においてソース層およびドレイン層を被覆するように第2のマスクを形成し、前記第1および前記第2のマスクをマスクとして用いて前記半導体基板をエッチングすることによって、前記第1の領域において前記第1のマスクの下にFin型半導体層を形成し、並びに、前記第1および前記第2の領域において前記第2のマスクの下に前記ソース層および前記ドレイン層を形成するように前記第1および前記第2の領域に第1および第2のゲートトレンチをそれぞれ形成し、前記第1の領域において、前記第1および前記第2のマスクをマスクとして用いて前記第1のゲートトレンチの底部および前記Fin型半導体層の下に第2導電型の不純物を注入してパンチスルーストッパ層を形成し、前記第1および前記第2のゲートトレンチの内壁にゲート絶縁膜を形成し、前記第1および前記第2のゲートトレンチ内にゲート電極を充填することを具備し、前記パンチスルーストッパ層の不純物濃度は、前記ソース層および前記ドレイン層の下にある前記半導体基板の不純物濃度よりも高いことを特徴とする半導体記憶装置の製造方法。製造プロセスが容易であり、かつ、Fin型FETおよび従来型トランジスタを混載した半導体記憶装置を提供することである。本実施形態による半導体記憶装置は、第1の領域および第2の領域を含む。半導体記憶装置の第1の領域のトランジスタは、半導体基板を備える。第1導電型のFin型半導体層が、半導体基板上に形成されている。第1導電型の第1のソース層および第1導電型の第1のドレイン層は、Fin型半導体層の長手方向の両端に設けられている。第1のゲート絶縁膜は、Fin型半導体層の両側面に設けられている。第1のゲート電極は、Fin型半導体層の両側面に第1のゲート絶縁膜を介して設けられている。第2導電型のパンチスルーストッパ層は、第1のゲート電極およびFin型半導体層の下に設けられている。パンチスルーストッパ層の不純物濃度は、第1のソース層および第1のドレイン層の下にある半導体基板の不純物濃度よりも高い。半導体記憶装置の第2の領域のトランジスタは、第2導電型の前記半導体基板または第2導電型のウェルに形成された第2のゲートトレンチを備える。第1導電型の第2のソース層および第1導電型の第2のドレイン層は、第2のゲートトレンチの両側に設けられている。第2のゲート絶縁膜は、第2のゲートトレンチの内面に設けられている。第2のゲート電極は、第2のゲートトレンチ内に設けられている。以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。本実施形態による半導体記憶装置は、例えば、DRAM、MRAM等のメモリに適用される。また、本実施形態による半導体記憶装置は、SRAM等のメモリを含むLogic-LSIにも適用可能である。本実施形態による半導体記憶装置は、ジャンクションレスFin型FETで構成された第1の領域としてのメモリ部と、RCATまたはSaddle-Fin型FETのような従来型トランジスタで構成された第2の領域としての周辺回路部とを備えている。メモリ部および周辺回路部は、同一チップ上に混載されている。第1の実施形態図1Aおよび図1Bは、第1の実施形態に従ったメモリ部のFin型FETおよび周辺回路部のRCATRecesschannelarraytransistorの構成を示す断面斜視図である。図2Aおよび図2Bも、第1の実施形態に従ったメモリ部のFin型FETおよび周辺回路部のRCATの構成を示す断面斜視図である。ただし、図2Aおよび図2Bでは、第1および第2のゲートトレンチTRg1、TRg2の内部を示すために半導体基板10上の構造を省略している。まず、図1Aおよび図2Aを参照して、メモリセルのセルトランジスタを構成するジャンクションレスFin型FET以下、単にFinFETともいうの構成を説明する。本実施形態によるFinFETは、半導体基板10と、n型第1導電型のFin型半導体層21と、n型の第1のソース層S1と、n型の第1のドレイン層D1と、第1のゲート絶縁膜31と、第1のゲート電極G1と、p型第2導電型のパンチスルーストッパ層50とを備えている。半導体基板10は、p型であり、あるいは、p型ウェルを有する。半導体基板10には、素子分離STIShallowTrenchIsolationが設けられており、その素子分離STI間にアクティブエリアAAが設けられている。アクティブエリアAAの表面には、n型不純物が注入されている。従って、図2Aに示すように、n型不純物は、ソース層S1、ドレイン層D1およびFin型半導体層21に同様に導入されている。図2Aに示すFin型半導体層21は、アクティブエリアAAに形成された第1のゲートトレンチTRg1間に挟まれており、ゲートトレンチTRg1によって規定されている。Fin型半導体層21は、ソース層S1とドレイン層D1との間に設けられ半導体基板10上に設けられている。Fin型半導体層21は、本実施形態によるトランジスタのチャネル部として機能する。ソース層S1およびドレイン層D1は、Fin型半導体層21の長手方向チャネル長方向の両端に設けられており、Fin型半導体層21と一体形成されている。これにより、Fin型半導体層21の機械的強度が補強される。図1Aに示す第1のゲート絶縁膜31は、Fin型半導体層21の両側面を含むゲートトレンチTRg1の内面に設けられている。ゲート電極G1は、ゲートトレンチTRg1内に埋め込まれており、Fin型半導体層21の両側面にゲート絶縁膜31を介して設けられている。ゲート電極G1は、Fin型半導体層21の幅方向チャネル幅方向に延伸しており、配線またはコンタクト図示せずと電気的に接続されている。パンチスルーストッパ層50は、ゲートトレンチTRg1の底部ゲート電極G1の下およびFin型半導体層21の下に設けられている。パンチスルーストッパ層50のp型不純物の濃度は、ソース層S1およびドレイン層D1の下にある半導体基板10あるいはウェルのp型不純物の濃度よりも高い。換言すると、パンチスルーストッパ層50は、ゲート電極G1およびFin型半導体層21の下に局所的に設けられているが、ソース層S1およびドレイン層D1の下には設けられていない。これにより、パンチスルーストッパ層50は、ソース層S1とドレイン層D1との間のパンチスルーを抑制することができる。また、パンチスルーストッパ層50はソース層S1およびドレイン層D1の下には設けられていないので、ドレイン層D1またはソース層S1と半導体基板10との間の接合容量寄生容量が小さくなる。本実施形態によるFinFETは、さらに、ゲート電極G1上に設けられたSiNハードマスク61と、層間絶縁膜ILD1、ILD2と、層間絶縁膜ILD1、ILD2内に埋め込まれたコンタクトプラグPLGとを備えている。コンタクトプラグPLGは、層間絶縁膜ILD1、ILD2を貫通してソース層S1またはドレイン層D1に接続されている。次に、図1Bおよび図2Bを参照して、周辺回路部のトランジスタを構成するRCATの構成を説明する。本実施形態によるRCATは、p型の半導体基板10またはp型のウェルに形成された第2のゲートトレンチTRg2と、第2のゲートトレンチTRg2の両側に設けられたn型の第2のソース層S2およびn型の第2のドレイン層D2と、第2のゲートトレンチTRg2の内面に設けられた第2のゲート絶縁膜32と、第2のゲートトレンチTRg2内に充填された第2のゲート電極G2とを備えている。図2Aと図2Bとを比較して分かるように、周辺回路部のRCATは、Fin型半導体層およびパンチスルーストッパを有しないが、周辺回路部のRCATのその他の構成は、メモリ部のFinFETの構成と同様でよい。従って、図1Bに示す第2のゲート絶縁膜32は、ゲートトレンチTRg2の内面に設けられており、ゲートトレンチTRg2内に埋め込まれている。さらに、ゲート電極G2は、チャネル幅方向に延伸している。これにより、ゲート電極G2は、配線またはコンタクト図示せずと電気的に接続され得る。本実施形態によるトランジスタは、さらに、ゲート電極G2上に設けられたSiNハードマスク62と、層間絶縁膜ILD1、ILD2と、層間絶縁膜ILD1、ILD2内に埋め込まれたコンタクトプラグPLGとを備えている。コンタクトプラグPLGは、層間絶縁膜ILD1、ILD2を貫通してソース層S2またはドレイン層D2に接続されている。周辺回路部のRCATは、第2のゲートトレンチTRg2ゲート電極G2の下の半導体基板10にチャネル部を備えている。即ち、周辺回路部のRCATは、ゲート電極G2の下にある半導体基板10またはウェルを介してスイッチングする。RCATは、ゲートトレンチTRg2の底部全体がチャネルとなっているので、チャネル幅が広く、RDFを低減することができる。一方、上述したメモリ部のFinFETは、Fin型半導体層21にチャネル部を備えている。即ち、メモリ部のFinFETは、Fin型半導体層21を介してスイッチングする。パンチスルーストッパ50は、ソース-ドレイン間のパンチスルーを抑制し、かつ、ゲートトレンチTRg1ゲート電極G2の下にある半導体基板10またはウェルのスイッチングを抑制している。このように、本実施形態では、メモリ部においてジャンクションレスFinFETを備え、周辺回路部においてRCATを備えている。上述のように、本実施形態によるメモリ部のFinFETは、ドレイン層D1またはソース層S1と半導体基板10との間の接合容量が小さいので、パンチスルーストッパ層50がソース層S1およびドレイン層D1の下に設けられたトランジスタに比較して、スイッチング速度が速い。本実施形態によるメモリ部のFinFETは、ソース層S1とチャネル部としてのFin型半導体層21との間、および、ドレイン層D1とFin型半導体層21との間にpn接合を有しない。即ち、本実施形態によるセルトランジスタは、ジャンクションレスFin型FETである。また、Fin型半導体層21の側面全体にゲート電極G1が設けられている。従って、ジャンクションレスでありかつFin型半導体層21の全体がチャネル部となるので、バルクコンダクションが実現され、高い電流駆動能力を得ることができる。Fin型半導体層21の幅は、ソース層S1やドレイン層D1の比べて非常に狭いので、短チャネル効果を抑制できる。また、ソース層S1およびドレイン層D1の幅は、Fin型半導体層21の幅よりも広いので、ソースおよびドレインのコンタクト抵抗を低減することができる。本実施形態において、図2Aに示すように、Fin型半導体層21の上面は、ソース層S1およびドレイン層D1の上面とほぼ面一である。これにより、後述するように、製造方法が簡単になる。一方、周辺回路部は、RCATで構成されているので、過去の回路設計資産IPまたは回路設計データベースを利用することができる。ESDElectrostaticDischarge回路およびアナログ回路等のようにFin型FETで構成した実績の少ない回路であってもRCATならば適用することができる。これにより、ESD回路およびアナログ回路等のような回路を上記メモリに容易に搭載することができる。周辺回路部にRCATを用いることによって、ジャンクションレスFin型FETの問題を回避できる。例えば、RCATのチャネルイオン注入を調節することによって、閾値電圧を部分的に変更することができる。FinFETで問題となるチャネル幅量子化問題を回避できる。ジャンクションレストランジスタで問題となるRDFを回避できる。図2Aと図2Bとを比較して分かるように、本実施形態によるメモリ部のFinFETと周辺回路部のRCATとは、Fin型半導体層およびパンチスルーストッパの有無において異なるものの、その他の構成は同様でよい。これにより、後述するように、製造方法が簡単になる。図3~図8は、第1の実施形態によるFinFETおよびRCATの製造方法を示す断面斜視図である。図3および図4に示す工程は、FinFETおよびRCATの製造方法において共通である。尚、ここでは、n型FETのみについて説明するが、p型FETについても不純物の導電型を変更することによって容易に製造することができる。従って、周辺回路部は、n型RCATおよびp型RCATの混載回路でもよい。まず、図3に示すように、半導体基板10の表面にn型不純物を導入し、n型半導体層11を形成する。半導体基板10は、例えば、バルクシリコン基板である。次に、半導体基板10の表面上にアクティブエリアAAを被覆するように第1のマスク13を形成する。第1のマスク13は、例えば、約70nmの厚みを有するシリコン窒化膜を用いて形成される。第1のマスク13をマスクとして用いて、半導体基板10をRIEReactiveIonEtchingでエッチングする。これにより、素子分離領域にSTI用の分離トレンチTRstiを形成する。次に、分離トレンチTRstiに絶縁材料例えば、シリコン酸化膜を充填することによって素子分離STIを形成する。これにより、図4に示す構造が得られる。素子分離STIに囲まれたアクティブエリアAAの幅は、例えば、約40nmである。n型不純物は、例えば、燐または砒素である。n型半導体層11の不純物濃度は、例えば、1E20cm-3である。尚、n型半導体層11は、素子分離STIの形成後に形成してもよい。p型RCATの形成領域には、p型の不純物例えば、約1E20cm-3の濃度のボロンを導入する。次に、図5Aに示すように、メモリ部においては、熱燐酸を用いて第1のマスク13を等方的に約15nmエッチングバックすることによって、アクティブエリアAAの中心部に第1のマスク13の一部を残置させる。以下、残置された第1のマスク13の一部を、便宜的に、第1のマスク14とする。尚、第1のマスク13のエッチング時にリソグラフィ技術およびRIEを用いても構わない。エッチング後の第1のマスク14の幅チャネル幅方向の幅は、Fin型半導体層21の幅チャネル幅にほぼ等しい。また、第1のマスク14の長さチャネル長方向の長さは、ソース層S1とドレイン層D1との間の長さチャネル長よりも長い。一方、図5Bに示すように、周辺回路部においては、熱燐酸を用いて第1のマスク13を全て除去する。このとき、メモリ部の第1のマスク14は、リソグラフィ技術、薄いハードマスクを用いて保護すればよい。次に、図6Aに示すように、メモリ部において、第2のマスク15が、第1のマスク14の長手方向の両側にあるソース層S1およびドレイン層D1の領域を被覆するように形成される。ソース層S1とドレイン層D1との間の間隔は、例えば、約30nmである。第2のマスク15は、第1のマスク14および半導体基板10に対して選択的にエッチング可能な材料で形成されている。第2のマスク15は、例えば、シリコン酸化膜を用いて形成されている。これにより、第1のマスク14を維持したまま、第2のマスク15を加工することができる。尚、第2のマスク15は、完成後、層間絶縁膜ILD1として残置される。このとき、図6Bに示すように、周辺回路部においても、第2のマスク15が、ソース層S2およびドレイン層D2の領域を被覆するように形成される。ソース層S2とドレイン層D2との間の間隔は、例えば、約30nmである。次に、図7Aに示すように、メモリ部において、第1および第2のマスク14,15をマスクとして用いて、半導体基板10をRIEでエッチングしてゲートトレンチTRg1を形成する。ゲートトレンチTRg1の半導体基板10の表面からの深さは、例えば、約200nmであり、その幅は、例えば、約30nmである。これによって、第1のマスク14の下にFin型半導体層21を形成し、並びに、第2のマスク15の下にソース層S1およびドレイン層D1を形成することができる。このとき、Fin型半導体層21、ソース層S1およびドレイン層D1は、同一のエッチング工程で同時に形成される。従って、Fin型半導体層21、ソース層S1およびドレイン層D1は、容易に一体形成され得る。即ち、Fin型半導体層21、ソース層S1およびドレイン層D1は、同一のn型半導体層で一体形成されるので、Fin型半導体層21の上面は、ソース層S1およびドレイン層D1の上面と面一になる。Fin型半導体層21の高さは、例えば、約200nmであり、その幅は、約10~15nmである。このとき、周辺回路部においては、図7Bに示すように、第2のマスク15のみをマスクとして用いて、半導体基板10をRIEでエッチングしてゲートトレンチTRg2を形成する。ゲートトレンチTRg2の半導体基板10の表面からの深さは、例えば、約200nmであり、その幅は、例えば、約30nmである。これによって、第2のマスク15の下にソース層S2およびドレイン層D2を形成することができる。このとき、Fin型半導体層21は形成されない。ソース層S2およびドレイン層D2は、ソース層S1およびドレイン層D1と同一のエッチング工程で同時に形成される。従って、メモリ部のFin型半導体層21、ソース層S1、ドレイン層D1および周辺回路部のソース層S2、ドレイン層D2も、容易に同時形成することができる。次に、リソグラフィ技術を用いて、周辺回路部をフォトレジストで被覆した後、第1および第2のマスク14、15をそのままマスクとして用いてゲートトレンチTRg1の底部およびFin型半導体層21の下にp型不純物を注入する。p型不純物は、例えば、ボロンであり、その濃度は、例えば、約5E13cm-2である。これにより、パンチスルーストッパ層50は、ソース層S1およびドレイン層D1の下に形成されず、ゲートトレンチTRg1の底部およびFin型半導体層21の下に局所的に形成され得る。尚、不純物イオンの一部は、ゲートトレンチTRg1の底部からの横反跳および熱拡散によってFin型半導体層21の下にも拡散する。このため、Fin型半導体層21の下にもパンチスルーストッパ層50が形成される。周辺回路部はフォトレジストで被覆されているため、パンチスルーストッパ層50はゲートトレンチTRg2の底部には形成されない。尚、周辺回路部のフォトレジストを除去後、リソグラフィ技術を用いてメモリ部をフォトレジストで被覆し、周辺回路部のRCATにチャネルイオン注入を行なってもよい。次に、図8Aおよび図8Bに示すように、ゲートトレンチTRg1、TRg2の内壁にゲート絶縁膜31、32を同時に形成する。ゲート絶縁膜31、32は、例えば、シリコン酸化膜、あるいは、シリコン酸化膜よりも誘電率の高い高誘電体材料を用いて形成される。ゲート絶縁膜31、32の膜厚EOTEquivalentOxideThicknessは、例えば、約2nmである。次に、ゲート電極G1、G2の材料をゲートトレンチTRg1、TRg2内に充填する。ゲート電極G1、G2の材料は、例えば、タングステンおよびTiNの積層膜等である。そして、ゲート電極G1、G2の材料をエッチングバックし、ゲート電極G1、G2の上面の高さを第2のマスク15の上面よりも例えば、約30nmほど低くする。次に、ハードマスク61、62の材料を堆積し、CMPChemicalMechanicalPolishingを用いて、第2のマスク15が露出されるまでハードマスク61、62の材料を研磨する。ハードマスク61、62の材料は、例えば、シリコン窒化膜を用いて形成される。これにより、ゲート電極G1、G2を保護するハードマスク61、62が自己整合的に形成される。ハードマスク61、62は、コンタクトプラグPLGを形成する際に、ゲート電極G1、G2を保護し、ゲート電極G1、G2とソース層S1、S2またはドレイン層D1、D2やコンタクトプラグとの間の短絡を防止する。その後、層間絶縁膜ILD2を堆積する。ソース層S1、S2およびドレイン層D1、D2に達するコンタクトホールを層間絶縁膜ILD2に形成し、コンタクトプラグPLGを充填する。さらに、層間絶縁膜および配線等図示せずを形成することによって、本実施形態によるFinFETおよびRCATが完成する。本実施形態によるメモリ部のFinFETは、ジャンクションレストランジスタであり、ソース層S1とFin型半導体層21との間、および、ドレイン層D1とFin型半導体層21との間に不純物濃度差が無い。従って、ソース層S1、ドレイン層D1およびFin型半導体層21の各不純物濃度は、同一の不純物注入工程で決定され得る。また、周辺回路部のRCATは、ソース層S2とp型半導体基板10またはp型ウェルとの間、および、ドレイン層D2とp型半導体基板10またはp型ウェルとの間にpn接合を有する。ソース層S2およびドレイン層D2は、ソース層S1およびドレイン層D1と同一不純物濃度でよいので、ソース層S1およびドレイン層D1と同一の不純物注入工程で決定され得る。本実施形態によるメモリ部のFinFETにおいて、ソース層S1、ドレイン層D1およびFin型半導体層21は、一体形成されており、それらの上面は面一に形成されている。従って、ソース層S1、ドレイン層D1およびFin型半導体層21は、ゲートトレンチTRg1の形成工程によって同時に形成され得る。さらに、ゲートトレンチTRg1およびマスク14、15を利用して、ゲートトレンチTRg1の底部およびFin型半導体層21の下にパンチスルーストッパ層50を局所的に形成することができる。つまり、ゲートトレンチTRg1は、ソース層S1、ドレイン層D1およびFin型半導体層21の加工だけでなく、パンチスルーストッパ層50の形成にも利用されている。これにより、電流駆動能力の高く、かつ、スイッチング速度の速いジャンクションレスFin型FETを容易に製造することができる。パンチスルーストッパ層50は、ゲートトレンチTRg1の底部およびFin型半導体層21の下に局所的に形成され、ソース層S1およびドレイン層D1の下には形成されていない。よって、ドレイン層D1またはソース層S1と半導体基板10との間の接合容量が小さい。周辺回路部のRCATは、Fin型半導体層21およびパンチスルーストッパ層50を有しないが、その他の構成において、メモリ部のFinFETの構成と同じである。従って、周辺回路部のRCATの製造プロセスの多くの工程は、メモリ部のFinFETの製造プロセスの対応する工程と共通化することができる。即ち、周辺回路部のRCATおよびメモリ部のFinFETは、ほぼ同一の製造プロセス経て同時に形成可能であるので、ジャンクションレスFin型FETおよび従来型のRCATを混載したメモリを容易に製造することができる。本実施形態によるメモリ部のFinFETにおいて、ソース層S1、ドレイン層D1およびFin型半導体層21は、一体形成されているので、高アスペクト比を有するFin型半導体層21の機械的強度を維持しながら、FinFETを製造することができる。ソース層S1およびドレイン層D1の幅は、Fin型半導体層21の幅よりも広いので、製造が容易になる。本実施形態による半導体記憶装置は、バルク基板を用いて製造可能であり、かつ、STIのリセス工程、ソースドレイン形成のためのエピタキシャル工程、斜めイオン注入およびプラズマドーピング等の工程を用いる必要がない。従って、製造プロセスが簡単であり、かつ、製造コストが低廉である。第2の実施形態図9は、第2の実施形態に従った周辺回路部のSuddle-Fin型FET以下、Suddle-FinFETというの構成を示す断面斜視図である。図9では、ゲートトレンチTRg2の内部およびゲート電極G2を示すためにゲート電極G2よりも上の構造を省略している。第2の実施形態におけるメモリ部の構成は、第1の実施形態におけるメモリ部の構成と同様でよい。また、第2の実施形態のゲート電極G2よりも上の構造は、図1Bに示す半導体基板10上の構造と同様でよい。従って、ここではメモリ部の構成およびゲート電極G2よりも上の構造の図示を省略する。周辺回路部のトランジスタは、Suddle-FinFETで構成されている。Suddle-FinFETは、Saddle型にチャネル部ゲートトレンチTRg2の底部を跨ぐように形成されたゲート電極G2を備えている。Suddle-FinFETのその他の構成は、第1の実施形態におけるRCATの構成と同様でよい。第2の実施形態によるメモリの製造方法を説明する。図3~図6に示す工程を経た後、図7Aおよび図7Bに示すように、ゲートトレンチTRg1、TRg2が形成される。このとき、図7Bに示すチャネル幅方向において露出されたSTIの部分を同時にエッチングする。このときエッチングされるSTIは、アクティブエリアAAのチャネル幅方向の両側にあるSTIであり、ゲートトレンチTRg2の底面よりも低い位置までエッチングされる。その後、図7Aおよび図7Bを参照して説明したように、パンチスルーストッパ層50を形成する。次に、図8Aおよび図8Bを参照して説明したように、ゲート絶縁膜31、32およびゲート電極G1、G2を形成する。このとき、ゲート電極G2は、ゲートトレンチTRg2の形状に従って埋め込まれる。従って、ゲート電極G2は、チャネル幅方向においてアクティブエリアAAよりも広く形成され、かつ、アクティブエリアAAのチャネル幅方向の両側においてゲートトレンチTRg2の底面よりも低い位置まで形成される。即ち、ゲート電極G2は、Saddle状に形成される。その後、第1の実施形態による製造方法と同様に、ハードマスク61、62、層間絶縁膜ILD2、コンタクトプラグPLG等を形成することによって、第2の実施形態によるメモリが完成する。第2の実施形態によれば、ゲート電極G2は、チャネル幅方向におけるソース層S2およびドレイン層D2アクティブエリアAAの幅よりも広く形成されており、ゲートトレンチTRg2の底面よりも低い位置まで設けられている。従って、Saddle-FinFETは、RCATよりもチャネル幅が実質的に広くなるので、RDF等の特性ばらつきをより効果的に低減させることができる。第2の実施形態は、ゲート電極G2の形状において第1の実施形態と異なるが、その他の構成において第1の実施形態と同様である。よって、第2の実施形態は、第1の実施形態の効果をも得ることができる。第3の実施形態図10は、第3の実施形態に従ったメモリ部のFin型FETの構成を示す断面斜視図である。第3の実施形態では、Fin型半導体層21の不純物濃度が、ソース層S1およびドレイン層D1の不純物濃度よりも低い。Fin型半導体層21のn型不純物濃度は、例えば、2E19cm-3~5E19cm-3である。従って、Fin型半導体層21のn型不純物濃度は、ソース層S1およびドレイン層D1のn型不純物濃度例えば、1E20cm-3よりも低い。第3の実施形態によるトランジスタのその他の構成は、第1の実施形態における対応する構成と同様でよい。第3の実施形態によるトランジスタの製造方法を説明する。図3~図6に示す工程を経た後、図7Aおよび図7Bに示すように、ゲートトレンチTRg1,TRg2およびパンチスルーストッパ層50を形成する。次に、Fin型半導体層21にp型の不純物を斜め方向から注入する。これにより、Fin型半導体層21のn型不純物濃度は、ソース層S1およびドレイン層D1のn型不純物濃度よりも低くなる。その後の製造工程は、第1の実施形態による製造工程と同様でよい。第3の実施形態では、Fin型半導体層21の不純物濃度が、ソース層S1およびドレイン層D1の不純物濃度よりも低い。これにより、チャネル部の不純物濃度のばらつきRDFを抑制することができる。さらに、第3の実施形態は、第1の実施形態の効果も得ることができる。第3の実施形態は、第2の実施形態にも組み合わせることができる。第1から第3の実施形態のFinFETは、SRAMのメモリ部を構成するトランジスタ、DRAMのセルトランジスタ、MRAMのセルトランジスタ等に適用することができる。DRAMのセルトランジスタに上記FinFETを適用する場合、FinFETの上にキャパシタを形成すれば、メモリセルが完成する。MRAMのセルトランジスタに上記FinFETを適用する場合、FinFETの上にMTJMagneticTunnelJunction素子を形成すれば、メモリセルが完成する。第1から第3の実施形態において、メモリの周辺回路部は、RCATまたはSuddle-FinFETで構成するが、セルトランジスタ以外のセンスアンプを構成するトランジスタもRCATまたはSuddle-FinFETで構成してもよい。センスアンプのトランジスタは、その閾値電圧のばらつきを小さくする必要がある。チャネル濃度の比較的薄いRCATまたはSuddle-FinFETをセンスアンプのトランジスタに適用することにより、センスアンプのトランジスタのRDFを低減し、そのトランジスタの閾値電圧のばらつきを抑制することができる。上記実施形態において、n型とp型とは互いに入れ替えてもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。"