コレクタ端子とエミッタ端子との間に接続され、絶縁ゲート型バイポーラトランジスタ構造を有するメイン素子と、前記コレクタ端子と前記エミッタ端子との間に、センス抵抗を介して、前記メイン素子に対して並列に接続され、前記メイン素子よりも帰還容量が大きい絶縁ゲート型バイポーラトランジスタ構造を有するセンス素子と、を備えたことを特徴とする半導体装置。前記センス素子は、前記メイン素子よりもしきい電圧が高いことを特徴とする請求項1記載の半導体装置。前記メイン素子は、コレクタ電極と、前記コレクタ電極上に設けられた第1導電形のコレクタ層と、前記コレクタ層上に設けられた第2導電形の第1のベース層と、前記第1のベース層上に設けられた第1導電形の第2のベース層と、前記第2のベース層の表面から前記第1のベース層に達するトレンチの内壁に設けられたゲート絶縁膜と、前記トレンチ内における前記ゲート絶縁膜の内側に設けられたゲート電極と、前記トレンチに隣接して前記第2のベース層の表面に選択的に設けられた第2導電形のエミッタ層と、前記エミッタ層及び前記第2のベース層に接続されたエミッタ電極と、を有し、前記センス素子は、前記コレクタ電極、前記コレクタ層、前記第1のベース層、前記第2のベース層、前記ゲート絶縁膜、前記ゲート電極、前記エミッタ層、および前記エミッタ電極に加えて、前記第1のベース層上における隣り合う前記トレンチ間に設けられ、電気的にフローティング状態の第1導電形のフローティング層をさらに有することを特徴とする請求項1または2に記載の半導体装置。前記センス素子の前記トレンチは、前記第2のベース層と前記フローティング層とを、前記コレクタ層の主面に対して略平行な横方向に分離することを特徴とする請求項3記載の半導体装置。前記センス素子は、前記メイン素子よりもターンオン時のミラー期間が長いことを特徴とする請求項1~4のいずれか1つに記載の半導体装置。コレクタ端子とエミッタ端子との間に接続され、絶縁ゲート型バイポーラトランジスタ構造を有するメイン素子と、前記コレクタ端子と前記エミッタ端子との間に、センス抵抗を介して、前記メイン素子に対して並列に接続され、前記メイン素子としきい電圧が同じ絶縁ゲート型バイポーラトランジスタ構造を有する第1のセンス素子と、前記コレクタ端子と前記センス抵抗との間に前記第1のセンス素子に対して並列に接続され、前記第1のセンス素子よりもしきい電圧が高い絶縁ゲート型バイポーラトランジスタ構造を有する第2のセンス素子と、を備えたことを特徴とする半導体装置。前記第1のセンス素子のしきい電圧に対する前記第2のセンス素子のしきい電圧の相対値が2.8V以上であることを特徴とする請求項6記載の半導体装置。スイッチング時のセンス電流の変動を抑えた半導体装置を提供する。実施形態によれば、半導体装置は、絶縁ゲート型バイポーラトランジスタ構造を有するメイン素子と、前記メイン素子よりも帰還容量が大きい絶縁ゲート型バイポーラトランジスタ構造を有するセンス素子とを備えている。前記メイン素子は、コレクタ端子とエミッタ端子との間に接続される。前記センス素子は、前記コレクタ端子と前記エミッタ端子との間に、センス抵抗を介して、前記メイン素子に対して並列に接続される。図3aは、電流検知機能を有する比較例の半導体装置の等価回路図を示す。この半導体装置は、絶縁ゲート型バイポーラトランジスタIGBT:InsulatedGateBipolarTransistor構造を有するメイン素子10と、メイン素子10と同じ絶縁ゲート型バイポーラトランジスタ構造を有するセンス素子30とを備えている。メイン素子10は、コレクタ端子Cとエミッタ端子Eとの間に接続される。センス素子30は、コレクタ端子Cとエミッタ端子Eとの間に、センス抵抗40を介して、メイン素子10に対して並列に接続される。図3bは、メイン素子10とセンス素子30とをそれぞれ単純抵抗にモデル化した等価回路図である。センス素子30のエミッタ電極と、センス抵抗40との接続ノードをSで表す。メイン素子10のコレクタとエミッタ間電圧をVCE、メイン素子10に流れる電流をImain、メイン素子10の抵抗をRmain、センス素子30のコレクタとノードS間電圧をVCS、センス素子30及びセンス抵抗40に流れる電流をIsence、センス素子30の抵抗をRsence、センス抵抗40の抵抗をRsとすると、Rsence=VCSIsence1Rmain=VCEImain2VCE=VCSRs×Isence3が成り立つ。これら式1~3より、Isence=RmainRsenceRs×Imain=1Sratio1RsRsence×Imain4ここで、Sratioは、センス比RsenceRmainを表す。Sratioを一定とし、デバイスシミュレーションでImain、VCEを求めて、Isenceを計算した。メイン素子10の面積をセンス素子30の面積の例えば6000倍とした。したがって、センス比Sratio=RsenceRmainは6000に設定した。この結果を、図4に表す。横軸は時間μ秒を、左側の縦軸は電流Aを、右側の縦軸は抵抗Ωを、それぞれ表す。図4において、センス電流は、Isenceにセンス比Sratioを乗じたSratio×Isenceとして表されている。A区間では、メイン素子10及びセンス素子30がターンオンしていないので、RsRsenceとなり、式4におけるRsRsenceがほぼ0となる。したがって、Isence=1Sratio×Imainとなり、Isenceは、ほぼセンス比で決まる。したがって、Sratio×Isenceは、Imainに一致する。B区間では、メイン素子10及びセンス素子30がオンし始め、RsRsenceが無視できなくなる。よって、式4のとおり、Isence=1Sratio1RsRsence×Imainとなる。すなわち、センス素子30の抵抗Rsenceが小さくなるにしたがって、センス電流Isenceは、ImainSratioよりも徐々に小さくなっていく。C区間では、スイッチングがほぼ終了し、Rsenceが最小で、定常オン状態になる。定常オン状態のC区間におけるImainとSratio×Isenceとの差は、センス素子30に直列にセンス抵抗40が挿入されていることによるセンス電流の低減に対応する。したがって、Sratio×Isenceに適切な補正係数をかけることで、Imainを得ることができる。しかしながら、A区間、及びB区間のIsenceは、定常オン状態のIsenceよりも大きく、そのため、補正係数をかけて補正すると、A区間、及びB区間の電流値が、見かけ上持ち上がってしまう。これは、過電流を誤検知する原因となり、正常に動作しているにもかかわらず不必要に動作を停止させてしまいかねない。そのような問題に対して、上記特許文献1には、センス素子のしきい電圧をメイン素子のしきい電圧よりも高く設定することが開示されている。しかしながら、ゲート電圧の上昇の速さを表す一つの指標であり、ゲート電圧が10上昇した時点から90まで上昇するのに要する時間として定義されるセンスIGBTのライズタイムtriseSが、図4の期間Bよりも短い場合には効果が期待できない。そこで、以下に説明する実施形態では、そのような場合でも、スイッチング時のセンス電流の変動を抑えることができる半導体装置を低コストで提供する。図1は、実施形態に係る半導体装置の等価回路図である。この半導体装置は、メイン素子10とセンス素子20とが、コレクタ端子Cとエミッタ端子Eとの間に並列接続された構成を有する。センス素子20は、センス抵抗40を介して、コレクタ端子Cとエミッタ端子Eとの間に、メイン素子10に対して並列に接続される。メイン素子10とセンス素子20は、後述するように、絶縁ゲート型バイポーラトランジスタIGBT構造を有する。センス素子20は、メイン素子10よりもしきい電圧が高く、更にメイン素子10よりも、ゲートコレクタ間に寄生する帰還容量ミラー容量を大きく設計する。結果として、センス素子20のターンオン時のゲート電圧のミラー期間またはミラー区間は、メイン素子10のターンオン時のゲート電圧のミラー期間よりも長くなる。図2に、メイン素子10とセンス素子20とを含む本実施形態の半導体装置の断面構造の一例を示す。メイン素子10とセンス素子20は、同じ基板または1つのチップにモノリシックに形成されている。1つのチップにおける素子領域の大部分をメイン素子10が占めている。センス素子20の面積個数は、メイン素子10の面積個数に比べてわずか例えば、数千分の1である。実施形態では、第1導電形をp形、第2導電形をn形として説明するが、第1導電形をn形、第2導電形をp形としてもよい。また、半導体としてはシリコンが用いられる。あるいは、シリコン以外の半導体例えばSiC、GaN等の化合物半導体を用いてもよい。まず、メイン素子10について説明する。メイン素子10は、半導体層の厚み方向であって、エミッタ電極19aとコレクタ電極11とを結ぶ縦方向に主電流が流れる縦型のIGBT構造を有する。コレクタ電極11上には、p形のコレクタ層もしくは基板12が設けられている。コレクタ層12上には、第1のベース層としてn-形ベース層13が設けられている。n-形ベース層13上には、n形バリア層22が設けられている。n形バリア層22上には、第2のベース層としてp形ベース層14が設けられている。p形ベース層14の表面には、n形のエミッタ層15とp形のコンタクト層17が選択的に設けられている。エミッタ層15のn形不純物濃度は、n-形ベース層13のn形不純物濃度よりも高い。コンタクト層17のp形不純物濃度は、p形ベース層14のp形不純物濃度よりも高い。n形バリア層22のn形不純物濃度は、n-形ベース層13のn形不純物濃度よりも高い。それら半導体層の表面側には、複数のトレンチtが形成されている。トレンチtは、p形ベース層14の表面からn-形ベース層13に達する。すなわち、トレンチtはp形ベース層14およびn形バリア層22を貫通し、トレンチtの底部がn-形ベース層13中に位置する。トレンチtの内壁側壁及び底部には、絶縁膜16が設けられている。絶縁膜16において特にトレンチtの側壁に設けられた絶縁膜をゲート絶縁膜16aとする。エミッタ層15は、トレンチtの側壁に隣接している。すなわち、エミッタ層15は、ゲート絶縁膜16aに隣接している。トレンチt内における絶縁膜16の内側に、ゲート電極18が設けられている。ゲート電極18は、ゲート絶縁膜16aを介在させて、p形ベース層14に対向している。コレクタ電極11は、コレクタ層12におけるn-形ベース層13が設けられた面の反対側の面に設けられている。コレクタ層12は、コレクタ電極11とオーミック接触して電気的に接続されている。エミッタ層15及びコンタクト層17の表面上には、エミッタ電極19aが設けられている。エミッタ層15は、エミッタ電極19aとオーミック接触して電気的に接続されている。コンタクト層17はエミッタ電極19aとオーミック接触している。したがって、p形ベース層14は、コンタクト層17を介して、エミッタ電極19aと電気的に接続されている。ゲート電極18とエミッタ電極19aとの間には絶縁膜16が介在している。コレクタ電極11は、図1に示すコレクタ端子Cに接続されている。エミッタ電極19aは、図1に示すエミッタ端子Eに接続されている。ゲート電極18の一部は、トレンチtの上方に引き出されて、図示しないゲート配線を介して、図1に示すゲート端子Gに接続されている。相対的に、コレクタ電極11に高電位、エミッタ電極19aに低電位が印加された状態で、ゲート電極18に所望のゲート電位が印加されると、p形ベース層14におけるゲート絶縁膜16aとの界面付近に反転層nチャネルが形成される。例えば、グランド電位または負電位のエミッタ電位に対して正電位がゲート電極18に印加される。コレクタ電極11には、ゲート電位よりも高い正電位が印加される。これにより、電子がエミッタ層15からnチャネルを介してn-形ベース層13に注入され、オン状態となる。このときさらに、コレクタ層12から正孔がn-形ベース層13に注入される。n-形ベース層13に注入された電子は、コレクタ層12を通ってコレクタ電極11へと流れる。n-形ベース層13に注入された正孔は、n形バリア層22をこえて、p形ベース層14及びp形のコンタクト層17を通ってエミッタ電極19aへと流れる。このとき、正孔がn形バリア層22をこえるために、正孔濃度は約1016/cm3程度よりも高くなるため、n-形ベース層13の抵抗が大きく低減する。次に、センス素子20について説明する。センス素子20も、半導体層の厚み方向であって、エミッタ電極19bとコレクタ電極11とを結ぶ縦方向に主電流が流れる縦型のIGBT構造を有する。コレクタ電極11、コレクタ層12、n-形ベース層13、エミッタ層15、コンタクト層17、トレンチゲートの各要素の構造は、メイン素子10とセンス素子20とで同じである。また、n形バリア層22をセンス素子20には設けないことで、メイン素子10のp形ベース層14よりも、センス素子20のp形ベース層23の不純物濃度を高くすることができる。これにより、追加の工程なしで、センス素子20のしきい電圧を、メイン素子10のしきい電圧よりも高くすることができる。すなわち、センス素子20においても、コレクタ電極11上にp形のコレクタ層12が設けられている。コレクタ層12上に第1のベース層としてn-形ベース層13が設けられている。n-形ベース層13上に第2のベース層としてp形ベース層23が設けられている。p形ベース層23の表面に、n形のエミッタ層15とp形のコンタクト層17が選択的に設けられている。それら半導体層の表面側には、複数のトレンチtが形成されている。トレンチtは、p形ベース層23の表面からn-形ベース層13に達する。すなわち、トレンチtはp形ベース層23を貫通し、トレンチtの底部がn-形ベース層13中に位置する。トレンチtの内壁側壁及び底部には、絶縁膜16が設けられている。絶縁膜16において特にトレンチtの側壁に設けられた絶縁膜をゲート絶縁膜16aとする。エミッタ層15は、トレンチtの側壁に隣接している。すなわち、エミッタ層15は、ゲート絶縁膜16aに隣接している。トレンチt内における絶縁膜16の内側に、ゲート電極18が設けられている。ゲート電極18は、ゲート絶縁膜16aを介在させて、p形ベース層23に対向している。コレクタ電極11は、コレクタ層12におけるn-形ベース層13が設けられた面の反対側の面に設けられている。コレクタ層12は、コレクタ電極11とオーミック接触して電気的に接続されている。エミッタ層15及びコンタクト層17の表面上には、エミッタ電極19bが設けられている。エミッタ層15は、エミッタ電極19bとオーミック接触して電気的に接続されている。コンタクト層17はエミッタ電極19bとオーミック接触している。したがって、p形ベース層23は、コンタクト層17を介して、エミッタ電極19bと電気的に接続されている。ゲート電極18とエミッタ電極19bとの間には絶縁膜16が介在している。コレクタ電極11は、図1に示すコレクタ端子Cに接続されている。センス素子20のエミッタ電極19bは、メイン素子10のエミッタ電極19aとは分離され、図1に示すセンス抵抗40を介してエミッタ端子Eに接続されている。ゲート電極18の一部は、トレンチtの上方に引き出されて、図示しないゲート配線を介して、図1に示すゲート端子Gに接続されている。センス素子20は、前述の各要素に加えて、さらにp形フローティング層21を備える。p形フローティング層21は、センス素子20のn-形ベース層13上における隣り合うトレンチt間に設けられている。トレンチtは、p形ベース層23と、p形フローティング層21とを、コレクタ層基板12の主面に対して略平行な横方向に分離する。p形フローティング層21には、エミッタ層15が形成されていない。また、p形フローティング層21上には絶縁膜16bが設けられ、その絶縁膜16bによってp形フローティング層21はエミッタ電極19bから絶縁分離されている。すなわち、p形フローティング層21はエミッタ電極19bと接続されていない。また、p形フローティング層21は、他の電極とも接続されず、電気的にフローティングである。センス素子20においても、相対的に、コレクタ電極11に高電位、エミッタ電極19bに低電位が印加された状態で、ゲート電極18に所望のゲート電位が印加されると、p形ベース層23におけるゲート絶縁膜16aとの界面付近に反転層nチャネルが形成される。これにより、電子がエミッタ層15からnチャネルを介してn-形ベース層13に注入され、オン状態となる。このときさらに、コレクタ層12から正孔がn-形ベース層13に注入される。n-形ベース層13に注入された電子は、コレクタ層12を通ってコレクタ電極11へと流れる。n-形ベース層13に注入された正孔は、p形ベース層23及びp形のコンタクト層17を通ってエミッタ電極19bへと流れる。p形フローティング層21はエミッタ電極19bとつながっていない。このため、p形フローティング層21には正孔が流れない。このような正孔が流れない領域を形成することで、n-形ベース層13におけるエミッタ側の表面側に正孔が蓄積される。この正孔の蓄積は、n-形ベース層13への電子の注入を促進させる。この結果、オン電圧オン抵抗を低減できる。このp形フローティング層21がセンス素子20に設けられているため、センス素子20はメイン素子10よりも帰還容量ゲートコレクタ間容量が大きい。すなわち、p形フローティング層21を介した容量結合が、ゲート電極18とコレクタ電極11との間に並列に追加されている。ここで、デバイスシミュレーションでメイン電流Imainと、センス電流Isenceを計算した。メイン素子とセンス素子の面積は、効果を分かりやすくするために同じとした。なお、メイン素子とセンス素子で電流波形が重ならないのは、素子構造が異なるため、I-V電流-電圧特性も異なるためである。図5aは、メイン素子10と、このメイン素子10と同じ構成のIGBTをセンス素子として用いた比較例のデバイスのシミュレーション結果を表す。また、図5aには、その比較例のセンス素子のゲート電圧VGの波形も表す。図5bは、メイン素子10と、実施形態のセンス素子20をセンス素子として用いたデバイスのシミュレーション結果を表す。また、図5bには、実施形態のセンス素子20のゲート電圧VGの波形も表す。図5a、bにおいて、横軸は時間を、縦軸は電流とゲート電圧を表す。ゲート電圧VGの立ち上がり時、帰還容量ミラー容量に起因し、ゲート電圧VGの上昇レートが一旦緩み、ほぼ平坦な波形になるミラー期間t1、t2が発生する。図5aに表されるように、メイン素子10と同じ構成のセンス素子を使った場合には、ミラー期間t1の直後にセンス電流が大きく持ち上がってしまう。これに対して、実施形態のセンス素子20はメイン素子10よりも帰還容量が大きいため、センス素子20のミラー期間t2は、メイン素子10のミラー期間t1よりも長くなる。この結果、図5bに示すように、センス電流Isenceの持ち上がりが抑制され、センス電流Isenceとメイン電流Imainとの差の変動が小さくなる。したがって、メイン電流Imainとの差に応じた適切な補正係数をセンス電流Isenceにかけることで、ピーク値が見かけ上過大になることなく、精度良くメイン電流Imainを得ることができる。ここで、図5aと図5bではゲート波形が異なっているが、通常はメイン素子の面積はセンス素子の面積の数千倍であることが多く、従ってゲート電圧波形が変化することはない。なお、基準値等との比較に基づいて、過大なImainが検知されると、ゲート端子Gに接続された図示しない保護回路がゲート電圧を下げ、もしくはターンオフさせ、デバイスに流れる電流を制限する。また、センス素子20のしきい電圧をメイン素子10よりも高くすることによって、センス素子20がメイン素子10よりも先にターンオフする。これにより、メイン素子10よりも面積が小さなセンス素子20に、ターンオフ時に電流が集中することを防ぐことができる。図2に示す構造において、メイン素子10とセンス素子20とで共通の要素は、同じ工程で同時に形成される。さらに、p形フローティング層21はp形ベース層14、23と同じ工程で同時に形成される。トレンチtを形成するときのマスクパターンを異ならせるだけで、プロセス自体はメイン素子10とセンス素子20とで共通である。すなわち、帰還容量の異なるメイン素子10とセンス素子20とを、同じプロセスで同時に形成することができる。なお、センス素子20は、帰還容量ゲートコレクタ間容量がメイン素子10より大きい構造であればよく、図2に示す構造に限定されない。また、例えばチャネルが形成される領域の不純物濃度を異ならせることによって、メイン素子10のしきい電圧とセンス素子20のしきい電圧とを異ならせることができる。例えば、センス素子20のp形ベース層23のp形不純物濃度を、メイン素子10のp形ベース層14のp形不純物濃度よりも高くすることで、センス素子20のしきい電圧をメイン素子10のしきい電圧よりも高くすることができる。その他、ゲート電極の導電率、ゲート抵抗、ゲート絶縁膜の厚さなどを異ならせることでも、メイン素子10のしきい電圧とセンス素子20のしきい電圧とを異ならせることが可能である。図6aは、他の実施形態の半導体装置の等価回路図である。この半導体装置も、メイン素子10とセンス素子とが、コレクタ端子Cとエミッタ端子Eとの間に並列接続された構成を有する。ただし、センス素子は、第1のセンス素子50と第2のセンス素子60とを有する。第1のセンス素子50及び第2のセンス素子60はともに、センス抵抗40を介して、コレクタ端子Cとエミッタ端子Eとの間に、メイン素子10に対して並列に接続されている。第1のセンス素子50と第2のセンス素子60とは、コレクタ端子Cとセンス抵抗40との間に並列接続されている。メイン素子10、第1のセンス素子50および第2のセンス素子60は、絶縁ゲート型バイポーラトランジスタIGBT構造を有し、それらは、同じ基板または1つのチップにモノリシックに形成されている。1つのチップにおける素子領域の大部分をメイン素子10が占めている。第1のセンス素子50及び第2のセンス素子60の面積個数は、メイン素子10の面積個数に比べてわずか例えば、数千分の1である。第1のセンス素子50および第2のセンス素子60の断面構造は、例えば、前述した図2に示すメイン素子10と同じ構造である。あるいは、メイン素子10、第1のセンス素子50および第2のセンス素子60の断面構造は、図2に示す上記実施形態のセンス素子20と同じ構造であってもよい。メイン素子10のしきい電圧と第1のセンス素子50のしきい電圧とは同じである。第2のセンス素子60のしきい電圧は、メイン素子10のしきい電圧及び第1のセンス素子50のしきい電圧よりも高く、第2のセンス素子60は、第1のセンス素子50のゲート電圧のミラー期間終了後にターンオンする。例えばチャネルが形成される領域図2におけるp形ベース層14またはp形ベース層23の不純物濃度を異ならせることによって、第2のセンス素子60のしきい電圧を第1のセンス素子50のしきい電圧よりも高くすることができる。あるいは、ゲート電極の導電率、ゲート抵抗、ゲート絶縁膜の厚さなどを異ならせることでも、第2のセンス素子60のしきい電圧を第1のセンス素子50のしきい電圧よりも高くすることができる。ここで、図6aの構成において、デバイスシミュレーションでセンス電流Isenceを計算した。センス電流Isenceは、第1のセンス素子50に流れる第1のセンス電流Isence1と、第2のセンス素子60に流れる第2のセンス電流Isence2との和である。そのシミュレーション結果を、図6bに表す。横軸は時間を、縦軸は電流を表す。図6aに示す構成では、第1のセンス素子50のミラー期間t3終了後、第2のセンス素子60がターンオンするように、第2のセンス素子60のしきい電圧を第1のセンス素子50のしきい電圧よりも高くしている。これにより、センス電流Isenceの立ち上がり時の電流波形の段差ΔIを、1つのセンス素子だけを用いた場合に比べて小さくすることができる。さらに、第2のセンス素子60がターンオンした後は、第1のセンス素子50の電流の低下を第2のセンス素子60の電流が補償し、ミラー期間後のセンス電流Isenceの低下を抑制できる。結果として、図6aに示す構成においても、スイッチング時のセンス電流Isenceとメイン電流Imainとの差の変動が小さくなり、センス電流Isenceから精度良くメイン電流Imainを検知することができる。本発明者は、第1のセンス素子50に対する第2のセンス素子60のしきい電圧を制御することで、前述した図6bに示すΔIを抑えて、センス電流Isenceの持ち上がりを改善できるというシミュレーション結果を確認することができた。図7は、そのシミュレーション結果を表す。横軸は、第1のセンス素子50及びメイン素子10のしきい電圧に対する、第2のセンス素子60のしきい電圧の相対値ΔVthVを表す。縦軸は、第1のセンス素子50のミラー期間t3における第2のセンス素子60のセンス電流Isence2を表し、ΔVth=0のときを1とした任意単位である。コンベンショナルな技術では、メイン素子のしきい電圧に対するセンス素子のしきい電圧の相対値ΔVthを1よりも小さい範囲aに設定していた。これに対して、本実施形態では、第1のセンス素子50のしきい電圧に対する第2のセンス素子60のしきい電圧の相対値ΔVthを約2.8V以上の範囲bにすることで、第2のセンス素子60のミラー期間t3でのIsence2を0にすることができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。