コモンモードフィードバックを有し、コモンモード基準電圧を中心に演算増幅を行う全差動増幅回路と、前記全差動増幅回路の同相出力電圧を検出するコモンモード検出回路と、前記コモンモード検出回路の出力のサンプル及びホールドを行うサンプルホールド回路と、前記サンプルホールド回路の出力とコモンモード参照電圧とのずれ量を検出し、検出したずれ量と前記コモンモード参照電圧とに基づく電圧を出力する演算回路と、前記コモンモード参照電圧または前記演算回路の出力を選択して、前記コモンモード基準電圧として出力する切替回路と、を有し、前記切替回路が前記コモンモード参照電圧を選択して前記コモンモード基準電圧として出力したときの前記全差動増幅回路の同相出力電圧を前記コモンモード検出回路が検出した後、前記サンプルホールド回路が前記コモンモード検出回路の出力のサンプル及びホールドを行い、前記演算回路が前記ずれ量と前記コモンモード参照電圧とに基づく電圧を出力し、前記切替回路が前記演算回路の出力を選択して前記コモンモード基準電圧として出力することにより、前記コモンモード基準電圧に補正を加えることを特徴とする演算増幅回路。前記全差動増幅回路が折り返し型の全差動増幅回路で構成されることを特徴とする請求項1に記載の演算増幅回路。前記演算回路が減算回路で構成されることを特徴とする請求項1に記載の演算増幅回路。しかしながら、特許文献1の構成では、電流源の電流誤差やカレントミラーのミラー精度による誤差によって、コモンモードフィードバックを掛けていても同相出力電圧に出力オフセット電圧が発生してしまう。このため、同相出力電圧が基準電圧と一致しなくなり、出力振幅範囲が狭くなってしまう。本発明は、上述した課題に鑑みてなされたものであって、電流源の誤差やカレントミラーのミラー精度の誤差による同相出力電圧の出力オフセット電圧を補正し、より正確に同相出力電圧を制御することができる演算増幅回路を提供することを目的とする。本発明は、上記の課題を解決するためになされたもので、コモンモードフィードバックを有し、コモンモード基準電圧を中心に演算増幅を行う全差動増幅回路と、前記全差動増幅回路の同相出力電圧を検出するコモンモード検出回路と、前記コモンモード検出回路の出力のサンプル及びホールドを行うサンプルホールド回路と、前記サンプルホールド回路の出力とコモンモード参照電圧とのずれ量を検出し、検出したずれ量と前記コモンモード参照電圧とに基づく電圧を出力する演算回路と、前記コモンモード参照電圧または前記演算回路の出力を選択して、前記コモンモード基準電圧として出力する切替回路と、を有し、前記切替回路が前記コモンモード参照電圧を選択して前記コモンモード基準電圧として出力したときの前記全差動増幅回路の同相出力電圧を前記コモンモード検出回路が検出した後、前記サンプルホールド回路が前記コモンモード検出回路の出力のサンプル及びホールドを行い、前記演算回路が前記ずれ量と前記コモンモード参照電圧とに基づく電圧を出力し、前記切替回路が前記演算回路の出力を選択して前記コモンモード基準電圧として出力することにより、前記コモンモード基準電圧に補正を加えることを特徴とする演算増幅回路である。また、本発明の演算増幅回路は、前記全差動増幅回路が折り返し型の全差動増幅回路で構成されることを特徴とする。また、本発明の演算増幅回路は、前記演算回路が減算回路で構成されることを特徴とする。本発明によれば、コモンモード参照電圧をコモンモード基準電圧として全差動増幅回路に印加したときの全差動増幅回路の同相出力電圧を検出し、検出した同相出力電圧とコモンモード参照電圧とのずれ量に基づいて、全差動増幅回路に印加されるコモンモード基準電圧を補正することによって、同相出力電圧の出力オフセット電圧を補正し、より正確に同相出力電圧を制御することができる。以下、図面を参照し、本発明の実施形態を説明する。図1から図3は、本発明の一実施形態の構成を示す図である。図1は折り返し型の全差動増幅回路の一例を示す図であり、図2は折り返し型の全差動増幅回路を有する演算増幅回路の一例を示す図であり、図3は図2に示した回路の具体的な一例を示す図である。図1に示す折り返し型の全差動増幅回路は、外部との接続端子として、電源電圧端子Vdd、電源電圧端子Vss、非反転入力端子Vinp、反転入力端子Vinm、非反転出力端子Voutp、反転出力端子Voutm、基準電圧入力端子CM、バイアス電圧端子Vb1、バイアス電圧端子Vb2、バイアス電圧端子Vb3、バイアス電圧端子Vb4の11個の入出力端子を有し、9つのPMOSトランジスタM1、M2、M3、M4、M5、M6、M11、M12、M13と4つのNMOSトランジスタM7、M8、M9、M10とで構成されている。PMOSトランジスタM12及びM13のソース端子は電源電圧端子Vddに接続される。PMOSトランジスタM12のゲート端子は非反転出力端子Voutpに接続され、PMOSトランジスタM13のゲート端子は反転出力端子Voutmに接続される。PMOSトランジスタM12のドレイン端子とPMOSトランジスタM13のドレイン端子は互いに接続され、PMOSトランジスタM11のソース端子に接続される。PMOSトランジスタM11のゲート端子は基準電圧入力端子CMに接続され、PMOSトランジスタM11のドレイン端子は、PMOSトランジスタM1及びM2のソース端子に接続される。PMOSトランジスタM1のゲートは非反転入力端子Vinpに接続され、PMOSトランジスタM1のドレイン端子はNMOSトランジスタM7のソース端子及びNMOSトランジスタM9のドレイン端子に接続される。PMOSトランジスタM2のゲート端子は反転入力端子Vinmに接続され、PMOSトランジスタM2のドレイン端子はNMOSトランジスタM8のソース端子及びNMOSトランジスタM10のドレイン端子に接続される。NMOSトランジスタM9のゲート端子はバイアス電圧端子Vb4に接続され、NMOSトランジスタM9のソース端子は電源電圧端子Vssに接続される。NMOSトランジスタM10のゲート端子はバイアス電圧端子Vb4に接続され、NMOSトランジスタM10のソース端子は電源電圧端子Vssに接続される。NMOSトランジスタM7のゲート端子はバイアス電圧端子Vb3に接続され、NMOSトランジスタM7のドレイン端子はPMOSトランジスタM5のドレイン端子及び反転出力端子Voutmに接続される。NMOSトランジスタM8のゲート端子はバイアス電圧端子Vb3に接続され、NMOSトランジスタM8のドレイン端子はPMOSトランジスタM6のドレイン端子及び非反転出力端子Voutpに接続される。PMOSトランジスタM5のゲート端子はバイアス電圧端子Vb2に接続され、PMOSトランジスタM5のソース端子はPMOSトランジスタM3のドレイン端子に接続される。PMOSトランジスタM6のゲート端子はバイアス電圧端子Vb2に接続され、PMOSトランジスタM6のソース端子はPMOPSトランジスタM4のドレイン端子に接続される。PMOSトランジスタM3のゲート端子はバイアス電圧端子Vb1に接続され、PMOSトランジスタM3のソース端子は電源電圧端子Vddに接続される。PMOSトランジスタM4のゲート端子はバイアス電圧端子Vb1に接続され、PMOSトランジスタM4のソース端子は電源電圧端子Vddに接続される。次に、上記の全差動増幅回路におけるコモンモードフィードバック動作について説明する。以降の説明では、基準電圧入力端子への入力電圧をVcm’、非反転出力端子からの出力電圧と反転出力端子からの出力電圧の平均値をVoutcm’とする。ここで、Voutcm’がVcm’よりも高くなると、PMOSトランジスタM12及びPMOSトランジスタM13のゲート端子に印加される電圧が高くなり、PMOSトランジスタM12及びPMOSトランジスタM13に流れる電流が減少する。この電流の減少は、そのままPMOSトランジスタM1及びPMOSトランジスタM2に流れる電流の減少を引き起こし、したがって、Voutcm’が減少する。逆に、Voutcm’がVcm’よりも低くなると、PMOSトランジスタM12及びPMOSトランジスタM13のゲート端子に印加される電圧が低くなり、PMOSトランジスタM12及びPMOSトランジスタM13に流れる電流が増加する。この電流の増加は、そのままPMOSトランジスタM1及びPMOSトランジスタM2に流れる電流の増加を引き起こし、したがって、Voutcm’が増加する。このように上記の全差動増幅回路は、Voutcm’をVcm’に合わせるコモンモードフィードバックを実現している。次に、図2を用いて、本実施形態の演算増幅回路の動作を説明する。図2に示す演算増幅回路は、コモンモードフィードバックを有し、コモンモード基準電圧を中心に演算増幅を行う全差動増幅回路10と、コモンモード検出回路11と、SH回路サンプルホールド回路12と、演算回路13と、入力切替回路14と、で構成され、信号の入出力端子として、非反転入力端子Vinp、反転入力端子Vinm、非反転出力端子Voutp、反転出力端子Voutm、参照電圧端子Vrefを備えている。なお、全差動増幅回路を所望の特性で安定させて動作させるためには、容量等により帰還を掛ける必要があるが、説明の簡略化のために省略している。全差動増幅回路10の反転入力は反転入力端子Vinmに接続され、全差動増幅回路10の非反転入力は非反転入力端子Vinpに接続される。全差動増幅回路10の非反転出力は非反転出力端子Voutpに接続され、全差動増幅回路の反転出力は反転出力端子Voutmに接続される。コモンモード検出回路11の入力1は反転出力端子Voutmに接続され、コモンモード検出回路11の入力2は非反転出力端子Voutpに接続され、コモンモード検出回路11の出力はSH回路12の入力に接続される。SH回路12の出力は演算回路13の入力1に接続される。演算回路13の入力2は参照電圧端子Vrefに接続され、演算回路13の出力は入力切替回路14の入力1に接続される。入力切替回路14の入力2は参照電圧端子Vrefに接続され、入力切替回路14の出力は全差動増幅回路10のコモンモード入力に接続される。以下では同相出力電圧補正の手順について説明する。以降の説明では、参照電圧端子Vrefからの出力電圧コモンモード参照電圧をVref’、全差動増幅回路10のコモンモード入力への入力電圧コモンモード基準電圧をVbase’、全差動増幅回路10の同相出力電圧をVcm’、全差動増幅回路10で発生する出力オフセット電圧をVerr’、演算回路13の出力電圧をVop’とする。同相出力電圧補正では、まず、入力切替回路14がVref’を選択し、Vbase’として全差動増幅回路10のコモンモード入力に出力する。このときの同相出力電圧であるVcm’をコモンモード検出回路11が検出し、SH回路12がVcm’をサンプリングする。続いて、SH回路12は、サンプリングしたVcm’を保持ホールドし、Vcm’を出力電圧として演算回路13に出力する。演算回路13は、Vcm’とVref’との差ずれ量の分、つまり出力オフセット電圧であるVerr’の分だけ、Vref’に変動を加えたVop’を出力する。最後に、入力切替回路14がVop’を選択し、Vbase’として全差動増幅回路10のコモンモード入力に出力する。よって、全差動増幅回路10のコモンモード入力にはVref’に対して補正を加えたVop’が入力され、全差動増幅回路10の同相出力電圧Vcm’は所望の値に補正される。次に、図3を用いて、本実施形態の演算増幅回路の具体的な動作を説明する。図3は、図2に示したブロック図の具体的な回路例を示している。図3に示す回路は、コモンモードフィードバックを有し、コモンモード基準電圧を中心に演算増幅を行う全差動増幅回路10と、コモンモード検出回路11と、SH回路12と、演算回路13と、入力切替回路14と、で構成され、信号の入出力端子として、非反転入力端子Vinp、反転入力端子Vinm、非反転出力端子Voutp、反転出力端子Voutm、参照電圧端子Vref、電源電圧端子GNDを備え、制御信号として制御信号φ1、φ2を備えている。コモンモード検出回路11は、抵抗値の等しい抵抗R1、R2で構成される。SH回路12は、スイッチS1と、容量C1と、バッファ回路B1とで構成される。演算回路13は、オペアンプOP1と、入力抵抗Riと、帰還抵抗Rfとで構成される。入力切替回路14は、スイッチS2とスイッチS3で構成される。なお、全差動増幅回路を所望の特性で安定させて動作させるためには、容量等により帰還を掛ける必要があるが、説明の簡略化のために省略している。全差動増幅回路10の反転入力は反転入力端子Vinmに接続され、全差動増幅回路10の非反転入力は非反転入力端子Vinpに接続される。全差動増幅回路10の非反転出力は非反転出力端子Voutpに接続され、全差動増幅回路10の反転出力は反転出力端子Voutmに接続される。抵抗R1の一端は反転出力端子Voutmに接続され、抵抗R2の一端は非反転出力端子Voutpに接続され、抵抗R1の他端は抵抗R2の他端に接続される。スイッチS1の一端は抵抗R1の他端及び抵抗R2の他端に接続され、スイッチS1の他端は容量C1の一端及びバッファB1の入力端子に接続される。容量C1の他端は電源電圧端子GNDに接続される。バッファB1の出力は抵抗Riの一端に接続される。抵抗Riの他端はオペアンプOP1の反転入力及び抵抗Rfの一端に接続され、抵抗Rfの他端はオペアンプOP1の出力に接続される。オペアンプOP1の非反転入力は参照電圧端子Vrefに接続される。スイッチS2の一端はオペアンプOP1の出力に接続され、スイッチS2の他端は全差動増幅回路10のコモンモード入力に接続される。スイッチS3の一端は参照電圧端子Vrefに接続され、スイッチS3の他端は全差動増幅回路10のコモンモード入力に接続される。スイッチS1及びスイッチS3のオン状態とオフ状態は、制御信号φ1により制御され、スイッチS2のオン状態とオフ状態は、制御信号φ1と逆相の関係にある制御信号φ2により制御される。次に、同相出力電圧補正の具体的な手順について説明する。以降の説明では、参照電圧端子Vrefからの出力電圧をVref’、全差動増幅回路10のコモンモード入力への入力電圧コモンモード基準電圧をVbase’、全差動増幅回路10の同相出力電圧をVcm’、全差動増幅回路10で発生する出力オフセット電圧をVerr’、バッファB1の出力電圧をVbuf’、演算回路13の出力電圧をVop’とする。同相出力電圧補正では、まず、制御信号φ1によりスイッチS1及びスイッチS3がオン状態となり、制御信号φ2によりスイッチS2がオフ状態となることで全差動増幅回路10のコモンモード入力には参照電圧端子Vrefが接続される。したがって、Vbase’は以下の1式となる。Vbase’Vref’1この状態において、抵抗値の等しい抵抗R1と抵抗R2により検出されるVcm’は、Vbase’にVerr’を加えた値となる。つまり、以下の2式となる。Vcm’Vbase’Verr’Vref’Verr’2この検出されたVcm’は、スイッチS1を介して容量C1に蓄積される。続いて、制御信号φ1によりスイッチS1及びスイッチS3がオフ状態となり、制御信号φ2によりスイッチS2がオン状態となると、容量C1に蓄積された電荷に応じた電圧がバッファB1から出力される。ここで、入力抵抗Riと帰還抵抗Rfが等しい抵抗値であるとすると、Vbuf’は以下の3式となり、Vop’は以下の4式となる。Vbuf’Vref’Verr’3Vop’Vref’Vref’Verr’44式が示すように演算回路13は、SH回路12の出力Vbuf’とVref’とのずれ量Vref’Vbuf’を検出し、検出したずれ量とVref’とに基づく電圧Vref’、すなわちVref’Verr’を出力する。このとき、オペアンプOP1の出力端子が全差動増幅回路10のコモンモード入力に接続されているため、Vbase’は以下の5式となる。Vbase’Vref’Verr’5つまり、Vref’からVerr’の分だけ減算した値が出力されることになる。したがって、この状態におけるVcm’は、以下の6式となる。Vcm’Vbase’Verr’Vref’Verr’Verr’Vref’6よって、全差動増幅回路10の同相出力電圧は所望の値に補正される。なお、上記の図3を用いた説明では、演算回路13として減算回路を用いているが、例えば、演算回路13の入力であるVbuf’及びVref’と演算回路13の出力との対応関係が予め記録されている変換テーブルを用いて演算回路13を構成しておき、演算回路13に入力されるVbuf’及びVref’を変換テーブルにより変換した出力を用いて補正を加えることもできる。上記で説明したように、本実施形態の回路構成によれば、電流源のミラー比等による同相出力電圧の誤差である出力オフセット電圧を補正することができ、特許文献1で示された回路に比べて、より正確に同相出力電圧を制御することができる。また、本実施形態の回路構成によれば、折り返し型の全差動増幅回路で発生する出力オフセット電圧を補正することができ、より正確に同相出力電圧を制御することができる。また、本実施形態の回路構成によれば、演算回路13を減算回路で構成することにより、簡易な回路で出力オフセット電圧を補正することができ、より正確に同相出力電圧を制御することができる。以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。