デジタル/アナログ変換装置であって、複数のビットを有するデジタル信号を受信し、高ビットから低ビットの順序に従って、それぞれ、対応して、第一相補デジタル信号組を遅延出力する可変遅延バッファ回路と、それぞれ、前記の各第一相補デジタル信号組とクロック信号を受信し、前記クロック信号を前記第一相補デジタル信号組の時間基準として、それぞれ、前記の各第一相補デジタル信号組に対応して、各第二相補デジタル信号組を出力する複数の同期化回路と、前記第二相補デジタル信号組を受信し、アナログ信号に変換して出力するデジタル/アナログ変換ユニットと、を有することを特徴とするデジタル/アナログ変換装置。前記デジタル/アナログ変換ユニットは、抵抗式デジタル/アナログ変換ユニット、電流式デジタル/アナログ変換ユニット、又は、電容式デジタル/アナログ変換ユニットであることを特徴とする請求項1に記載のデジタル/アナログ変換装置。前記デジタル/アナログ変換ユニットは、更に、電流量が、それぞれ、低ビットから高ビットの順序に対応して、バイナリ加重式で逓増する複数の電流源と、それぞれ、前記の各同期化回路と前記の各電流源を連接し、それぞれ、前記の各第二相補デジタル信号組を受信して、導通状態を切り換える複数の電子スイッチと、前記電子スイッチを連接し、前記の各電流源の電流は、それぞれ、前記の各電子スイッチの導通状態に基づいて流れ、前記アナログ信号を生成する少なくとも一つの抵抗と、を有することを特徴とする請求項1に記載のデジタル/アナログ変換装置。前記の各同期化回路は、更に、高電圧を連接する低振幅スイッチドライバ組を連接し、同時に、前記第二相補デジタル信号組を受信して、振幅がフルスウィングfullswing振幅より小さくなるように調整後、前記デジタル/アナログ変換ユニットに出力することを特徴とする請求項1に記載のデジタル/アナログ変換装置。前記の各第二相補デジタル信号組は、デジタル同期信号とデジタル反転同期信号を有し、且つ、前記の各低振幅スイッチドライバ組は、更に、前記高電圧を連接する第一Pチャネル電界効果トランジスタと、前記第一Pチャネル電界効果トランジスタを連接し、且つ、前記第一Pチャネル電界効果トランジスタのスレショルド電圧が、トランジスタのスレショルド電圧より小さく、前記デジタル反転同期信号を受信して、振幅がフルスウィング振幅より小さくなるように調整し、反転後、前記デジタル/アナログ変換ユニットに出力する第一インバータと、前記高電圧を連接する第二Pチャネル電界効果トランジスタと、前記第二Pチャネル電界効果トランジスタを連接し、且つ、前記第二Pチャネル電界効果トランジスタのスレショルド電圧は、トランジスタのスレショルド電圧より小さく、前記デジタル同期信号を受信して、振幅がフルスウィング振幅より小さくなるよう調整し、反転後、前記デジタル/アナログ変換ユニットに出力する第二インバータと、を有することを特徴とする請求項4に記載のデジタル/アナログ変換装置。前記の各同期化回路はラッチlatch回路であることを特徴とする請求項1に記載のデジタル/アナログ変換装置。前記可変遅延バッファ回路は、更に、抵抗値が、それぞれ、低ビットから高ビットの順序に対応して、順に逓減する複数の可変抵抗と、それぞれ、前記の各可変抵抗を連接し、対応する前記可変抵抗により、それぞれ、前記の各ビットを受信し、前記些高ビットから低ビットの順序に従って、それぞれ、対応して、デジタルバッファ信号を遅延出力する複数のバッファと、それぞれ、前記の各可変抵抗を連接して、対応する前記可変抵抗により、それぞれ、前記の各ビットを受信し、前記バッファは、前記の高ビットから低ビットの順序に従って、それぞれ、対応して、デジタル反転信号を遅延出力し、且つ、対応する同一の前記ビットの前記デジタル反転信号と前記デジタルバッファ信号は、前記第一相補デジタル信号組を形成する複数のインバータと、を有することを特徴とする請求項1に記載のデジタル/アナログ変換装置。前記の各可変抵抗の抵抗値は、それぞれ、低ビットから高ビットの順序に対応して、バイナリ加重式で逓減することを特徴とする請求項7に記載のデジタル/アナログ変換装置。本発明は、デジタル/アナログ変換装置を提供し、小面積、低電力消耗の可変遅延バッファ回路を採用して、異なる入力ビットが対応する遅延時間を変化させることにより、電子スイッチのタイミングtimingを制御し、電子スイッチを制御する信号の上昇、又は、下降時間を変化させて、過渡グリッチを大幅に減少させ、スプリアスフリーダイナミックレンジSFDRを増加することを目的とする。上述の目的を達成するため、本発明は、可変遅延バッファ回路、複数の同期化回路とデジタル/アナログ変換ユニットを有するデジタル/アナログ変換装置を提供し、バッファ回路は、複数のビットを有するデジタル信号を受信し、高ビットから低ビットの順序に従って、それぞれ、対応して、第一相補デジタル信号組を遅延出力する。各同期化回路は、それぞれ、各第一相補デジタル信号組とクロック信号を受信し、クロック信号を第一相補デジタル信号組の時間基準として、それぞれ、各第一相補デジタル信号組に対応して、各第二相補デジタル信号組を出力し、デジタル/アナログ変換ユニットに接收される。デジタル/アナログ変換ユニットは、複数の電流源を有し、各電流源の電流量は、それぞれ、低ビットから高ビットの順序に対応して、バイナリ加重式で逓増する。別に、複数の電子スイッチを有し、各電子スイッチは、それぞれ、各同期化回路と各電流源を連接し、それぞれ、各第二相補デジタル信号組を受信して、導通状態を切り換える。上述の電子スイッチは、更に、少なくとも一つの抵抗を連接し、各電流源の電流は、それぞれ、各電子スイッチの導通状態に基づいて、抵抗まで流れ、アナログ信号を生成する。本発明は、可変遅延バッファ回路により、入力遅延を調整して、小面積、低回路複雜度、高速、低電力消耗、及び、過渡グリッチの減少を達成することができる。図2を参照すると、本発明は、可変遅延バッファ回路10と、可変遅延バッファ回路10と連接される複数の同期化回路12を有する。可変遅延バッファ回路10は、複数のビットを有するデジタル信号を受信し、高ビットから低ビットの順序に従って、それぞれ、対応して、第一相補デジタル信号組を遅延出力する。同時に、図3を参照すると、本発明の可変遅延バッファ回路10は、更に、複数の可変抵抗18を有する。各可変抵抗18の抵抗値は、低ビットから高ビットの順序に対応して、順に逓減し、ここでは、バイナリ加重式逓減を例とし、即ち、各可変抵抗18の抵抗値はRi=R/2i、iは自然数である。各可変抵抗18は、バッファ20とインバータ22を連接し、バッファ20は、対応する可変抵抗18により、それぞれ、各ビットを受信し、高ビットから低ビットの順序に従って、それぞれ、対応して、デジタルバッファ信号を遅延出力する。本発明は、可変抵抗18により、入力遅延を調整し、出力端は、別に、サンプリング保持回路、又は、フィルターを装着する必要がなく、また、温度計コード式デジタル/アナログ変換器により用いられるデコーダも不要で、小面積、低電力消耗、速度快、及び、簡潔な回路が得られる。図2と図5を参照すると、デジタル/アナログ変換ユニット16は、抵抗式デジタル/アナログ変換ユニット、電流式デジタル/アナログ変換ユニット、又は、電容式デジタル/アナログ変換ユニットであり、ここでは、電流式デジタル/アナログ変換ユニットを例とする。電流式デジタル/アナログ変換ユニットは、更に、複数の電流源32、複数の電子スイッチ34と少なくとも一つの抵抗36を有する。各電子スイッチ34は、シングルエンドsingleend出力、又は、差動differentialend出力に設計できるので、シングルエンド出力の場合、抵抗36数量は一である;差動出力の場合、抵抗36数量は二である。本実施例中、抵抗36数量は一を例とする。抵抗36は電子スイッチ34を連接し、且つ、各電流源32の電流は、それぞれ、各電子スイッチ34の導通状態に基づいて、抵抗36まで流れ、アナログ信号を生成する。電流源32の電流量は、バイナリ加重式で逓増するので、本発明は、単独で、バイナリ加重式デジタル/アナログ変換器にすることができ、分段式のデジタル/アナログ変換器の低ビット部分、又は、その他の無線通信のデジタル/アナログ変換器に用いることもできる。引き続き、図6を参照すると、本発明のメインコード変換時の出力波形を示す図で、可変遅延バッファ回路による補償後、過渡グリッチの大きさが、図1よりも小さくなり、且つ、波形も、正半週と負半週波形が対称になるように変化する。波形の変化の長所は、グリッチエネルギーの計算時、正負が相殺されるので、線形度を改善することができることである。上述のように、本発明は、可変遅延バッファ回路により、入力遅延を調整して、小面積、低回路複雜度、高速、低電力消耗、及び、過渡グリッチの減少を達成することができる。本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。