"N1Nは2以上の整数個のリセットセット型のフリップフロップと、前記フリップフロップ毎に設けられ、前記フリップフロップの出力に基づいて開閉制御され、クロック信号のデューティー比に応じたパルス幅を有する制御パルスを出力するスイッチと、前記フリップフロップ毎に設けられ、前記フリップフロップのセットを優先させるセット優先回路と、を備え、2段目からN1段目までの前記フリップフロップのセット端子に、自段の1段前の前記制御パルスが入力され、2段目からN段目の前記セット優先回路には、自段の1段前の前記制御パルスと、自段の1段後の前記制御パルスが入力され、前記セット優先回路の出力は前記フリップフロップのリセット端子に入力され、1段目の前記フリップフロップのセット端子と1段目の前記セット優先回路及びN1段目の前記セット優先回路にそれぞれスタート信号が共通に入力され、前記セット優先回路は、自段の1段前の前記制御パルスと1段後の前記制御パルスの状態に応じて、前記フリップフロップのリセット入力を制御するように構成されたことを特徴とするシフトレジスター。請求項1に記載のシフトレジスターであって、前記セット優先回路は、自段の1段前の前記制御パルスがアクティブのとき出力を非アクティブにし、自段の1段前の前記制御パルスが非アクティブのとき後段の前記制御パルスと同じ波形を出力することを特徴とするシフトレジスター。請求項1又は2に記載のシフトレジスターであって、前記セット優先回路はNOR回路とインバーター回路によって構成され、前記NOR回路の一方の入力端子には、自段の1段前の前記制御パルスが入力され、前記NOR回路の他方の入力端子には、前記インバーター回路の出力端子が接続され、前記インバーター回路の入力端子には、自段の1段後の前記制御パルスが入力され、前記NOR回路の出力端子は、当該段の前記フリップフロップのリセット端子に接続されていることを特徴とするシフトレジスター。請求項1乃至請求項3のいずれか一項に記載のシフトレジスターを用いた電気光学装置。しかしながら、特許文献1に記載のシフトレジスターにあっては、各フリップフロップのセット信号として前段出力を、リセット信号として後段出力を接続していた。このような構成の場合、1段ずつの順次転送のみ可能であり、複数の走査線を同時に選択可能とすることができない、という問題があった。これは、例えば後段に選択状態をシフトした直後、これと連続する別の選択信号が前段に入力されたとすると、前段と後段が選択状態にあるので、セット信号とリセット信号が同時に入力されて、回路が誤動作してしまうためである。一方で、アクティブマトリックス装置の駆動は年々複雑になっており、より複雑な選択信号、例えば連続した複数段を同時に選択することが可能な走査線駆動回路が求められている。従って、本発明の目的は、上述した従来技術の課題を解決し、連続した複数段を同時選択可能な順次選択回路の提供をすることにある。本発明は、上述の課題を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。即ち、本発明は、スタートパルスをトリガーとして、クロック信号によって1段ずつ選択状態をシフトするように構成された、フリップフロップを継続接続したシフトレジスターにおいて、各フリップフロップの前段出力と後段出力が同時に発生した際、前段出力を優先するセット優先回路を付加することによりスタートパルスの連続受付を可能とし、スタートパルスのパルス幅により連続する複数段の同時選択段数を制御することを可能としたことをその要旨とする。適用例1適用例1に係るシフトレジスターは、N1Nは2以上の整数個のリセットセット型のフリップフロップと、前記フリップフロップ毎に設けられ、前記フリップフロップの出力に基づいて開閉制御され、クロック信号のデューティー比に応じたパルス幅を有する制御パルスを出力するスイッチと、前記フリップフロップ毎に設けられ、前記フリップフロップのセットを優先させるセット優先回路と、を備え、2段目からN1段目までの前記フリップフロップのセット端子に、自段の1段前の前記制御パルスが入力され、2段目からN段目の前記セット優先回路には、自段の1段前の前記制御パルスと、自段の1段後の前記制御パルスが入力され、前記セット優先回路の出力は前記フリップフロップのリセット端子に入力され、1段目の前記フリップフロップのセット端子と1段目の前記セット優先回路及びN1段目の前記セット優先回路にそれぞれスタート信号が共通に入力され、前記セット優先回路は、自段の1段前の前記制御パルスと1段後の前記制御パルスの状態に応じて、前記フリップフロップのリセット入力を制御するように構成されたことを特徴とする。適用例1のシフトレジスターでは、セット優先回路が組み込まれており、前段の出力と後段の出力が同時に発生したときであっても、セット信号とリセット信号が同時にラッチ回路に作用してセット動作とリセット動作が競合することが避けられる構成となっている。したがって、スタートパルス入力部から連続したデータが入力された場合であっても、これらを順次伝送することができるようになる。適用例2適用例2に係るシフトレジスターは、上記適用例記載のシフトレジスターであって、前記セット優先回路は、自段の1段前の前記制御パルスがアクティブのとき出力を非アクティブにし、自段の1段前の前記制御パルスが非アクティブのとき後段の前記制御パルスと同じ波形を出力することを特徴とする。適用例2のシフトレジスターでは、前段の出力と後段の出力が同時に発生したとき、後段の出力を無効化し前段出力を優先してフリップフロップに出力するセット優先回路が組み込まれている。これにより、セット信号とリセット信号が同時にラッチ回路に作用してセット動作とリセット動作が競合することが避けられるので、スタートパルス入力部から連続したデータが入力された場合であっても、これらを順次伝送することができるようになる。適用例3適用例3に係るシフトレジスターは、上記適用例記載のシフトレジスターであって、前記セット優先回路はNOR回路とインバーター回路によって構成され、前記NOR回路の一方の入力端子には、自段の1段前の前記制御パルスが入力され、前記NOR回路の他方の入力端子には、インバーター回路の出力端子が接続され、インバーター回路の入力端子には、自段の1段後の前記制御パルスが入力され、前記NOR回路の出力端子は、当該段のフリップフロップのリセット端子に接続されていることを特徴とする。セット優先回路は、上記のような単純な回路で実現することができる。従来回路に簡単なゲートを追加するだけで、従来の順次選択回路の機能を高め、連続した複数段の同時選択が可能となる。特に、電気光学装置の走査線駆動回路などに適用する際に、駆動回路をパネル基板上に実装する局面などで、新たな信号線を追加することなく機能を高められることは、非常に効果的である。適用例4適用例4に係る電気光学装置は、上記適用例に記載のシフトレジスターを用いたことを特徴とする。なお、以上述べた各構成は、本発明の趣旨を逸脱しない限り、互いに組み合わせることが可能である。A.実施例の構成以下、本発明の実施例として、一実施形態を図面に基づいて説明する。図1は本実施形態における電気光学装置10の構成を示すブロック図である。電気光学装置10は、例えば、アクティブマトリックス方式の薄膜トランジスターTFTを用いた電気泳動パネルを備える電気泳動表示装置であって、図1に示すように、電気光学装置10は表示領域100を有しており、この表示領域100の周囲に、制御回路20、走査線駆動回路30、データ線駆動回路40が配置されている。電気泳動パネルは、特に図示しないが、素子基板と対向基板が、電気泳動表示素子層を挟んで、互いに電極形成面が対向するように貼り合せられた構成となっている。電気泳動パネルの素子基板には、後述する画素のスイッチング素子とともに、走査線駆動回路30とデータ線駆動回路40とが、素子基板上にSOGSystemOnGlassの技術により形成されている。そして、走査線駆動回路30やデータ線駆動回路40には、素子基板上にCOGChipOnGlass技術等により実装されている制御回路20から、各種の制御信号が供給される。電気泳動パネルが有する表示領域100には、複数N本の走査線112が行X方向に延在するように設けられている。また複数M本のデータ線114が列Y方向に延在するように、且つ各走査線112と互いに電気的な絶縁を保つように設けられている。そして、走査線112とデータ線114との交差部に対応して、それぞれ画素110が配置されている。次に、画素110の詳細な構成について説明する。図2は、本実施形態の画素110の構成を示す図である。ここでは、n-1行及びこれに隣接するn行と、m列との交差に対応する2画素分の構成を示している。なお、nは、画素110が配列する行を一般的に示す場合の記号2以上N以下の整数であり、mは、画素110が配列する列を一般的に示す場合の記号1以上M以下の整数である。この図2に示されるように、各画素110は、画素スイッチング素子として機能するnチャネル型の薄膜トランジスター以下、TFTと称す116と、画素容量電気泳動素子容量120と、蓄積容量130とを有する。各画素110については互いに同一構成なので、n行と、m列との交差位置に対応する画素110で代表して説明すると、当該画素110において、TFT116のゲート電極はn行の走査線112に接続され、ソース電極はm列のデータ線114に接続され、ドレイン電極は画素容量120の一端である画素電極と、蓄積容量130の一端に接続されている。また、画素容量120の他端、及び蓄積容量130の他端はコモン電極108に接続されている。このコモン電極108は、図1に示されるように全ての画素110にわたって共通であり、制御回路20からコモン信号Vcomが供給される。画素容量120は、画素電極とコモン電極108とで誘電体の一種である電気泳動素子を狭持する構成となっている。説明を再び図1に戻す。制御回路20は、走査線駆動回路30を駆動させるための制御信号である垂直スタート信号STV、垂直クロック信号CKV1,CKV2を、走査線駆動回路30に出力する。また、データ線駆動回路40を駆動させるための制御信号である水平スタート信号STH、水平クロック信号CKH1,CKH2、映像信号Daを、データ線駆動回路40に出力する。ここで、垂直クロック信号CKV1,CKV2は正論理の信号であり、互いのHレベルの期間が重ならないような位相を有する。また、垂直クロック信号CKV1,CKV2は、それぞれHレベルの期間がLレベルの期間より短く設定されている。なお、水平クロック信号CKH1,CKH2についても同様である。走査線駆動回路30は、垂直シフトレジスター51と、走査線112毎に設けられた複数のスイッチング回路とを備えて構成されている。各スイッチング回路は、垂直シフトレジスターからの駆動信号に応じて駆動されることで、対応する走査線112に駆動電圧を印加するように構成されている。また、データ線駆動回路40は、水平シフトレジスター52と、データ線114毎に設けられた複数のサンプルホールド回路53とを備えて構成されている。データ線駆動回路40は、制御回路20から入力された映像信号Daから各画素に表示する画像データをサンプリングするサンプリング回路としての機能を有している。次に、走査線駆動回路30の垂直シフトレジスター51の構成について説明する。図3は、本実施形態の垂直シフトレジスター51の構成を概略的に示す回路図である。垂直シフトレジスター51は、N本の走査線112を走査するためのN1段の単位シフトレジスターからなり、互いに位相の異なる2種類の垂直クロック信号CKV1,CKV2が各段の単位シフトレジスターに交互に入力される。ここでは、奇数段には垂直クロック信号CKV1が入力され、偶数段には垂直クロック信号CKV2が入力されるようになっている。各段の単位シフトレジスターは、それぞれスイッチ31と、n型トランジスター32と、セット優先回路33と、リセットセット型フリップフロップRS-FF34と、インバーター35,36とから構成されている。n段目nは2以上N以下の整数とするの単位シフトレジスターに含まれるRS-FF34は、前段の単位シフトレジスターの制御パルスPn-1がセット信号Sとして入力されることで、アクティブとなる出力信号Q、および出力信号/QQバーを出力する。ここで、出力信号Qは正論理、出力信号/Qは負論理の信号である。なお、初段1段目の単位シフトレジスターに含まれるRS-FF34には、垂直スタート信号STVが入力される。これら出力信号Qおよび出力信号/Qは、各RS-FF34に対応して設けられたスイッチ31のゲート電極に入力される。また、出力信号/Qはn型トランジスター32のゲート電極にも入力される。RS-FF34は、セット優先回路33の出力パルスがリセット信号Rとして入力されることで、非アクティブとなる出力信号Qおよび出力信号/Qを出力する。n段目の単位シフトレジスターに含まれるセット優先回路33には、前段の単位シフトレジスターから出力される制御パルスPn-1と、次段の単位シフトレジスターから出力される出力制御パルスPn1最終段は垂直スタート信号STVが入力される。なお、初段1段目の単位シフトレジスターに含まれるセット優先回路33には、制御パルスPn-1に代えて垂直スタート信号STVが入力される。また、最終段N1段目の単位シフトレジスターに含まれるセット優先回路33には、制御パルスPn1に代えて垂直スタート信号STVが入力される。n段目のRS-FF34の出力信号Qnと、n1段目のRS-FF34の出力信号Qn1は、n段目のNAND回路43に入力される。NAND回路43の出力は、インバーター44に入力され、順次選択信号Gatenを出力する本段落の説明におけるnは、1を含むものとする。図4は、本実施形態のRS-FF34とセット優先回路33の回路構成の一例を示す図である。図4に示すように、RS-FF34は、リセットセット用のn型トランジスターであるトランジスターTr1~Tr4、スキャン方向切り替え用のn型トランジスターであるトランジスターTr5~Tr8、出力ノード安定化用のn型トランジスターであるトランジスターTr9、及びインバーター37,38を備えた構成となっている。また、セット優先回路33は、NOR回路39,40とインバーター41,42を備えた構成となっている。インバーター37の入力端子と、インバーター38の出力端子と、トランジスターTr1のドレイン端子と、トランジスターTr3のドレイン端子と、トランジスターTr9のドレイン端子は、出力信号Qが出力されるノードに接続されている。インバーター37の出力端子と、インバーター38の入力端子と、トランジスターTr2のドレイン端子と、トランジスターTr4のドレイン端子は、出力信号/Qが出力されるノードに接続されている。トランジスターTr1のソース端子とトランジスターTr7のドレイン端子、トランジスターTr2のソース端子とトランジスターTr6のドレイン端子、トランジスターTr3のソース端子とトランジスターTr5のドレイン端子、トランジスターTr4のソース端子とトランジスターTr8のドレイン端子がそれぞれ接続されている。トランジスターTr5~Tr9のソース端子は、GNDに接続されている。インバーター41の出力端子は、NOR回路39の一方の入力端子に接続されている。インバーター42の出力端子は、NOR回路40の一方の入力端子に接続されている。トランジスターTr2のゲートと、NOR回路39のもう一方の入力端子と、インバーター42の入力端子には、自段の一段前の制御パルスPn-1が入力される。トランジスターTr4のゲートと、NOR回路40のもう一方の入力端子と、インバーター41の入力端子には、自段の一段後の制御パルスPn1が入力される。トランジスターTr1のゲートには、NOR回路40の出力端子が接続され、トランジスターTr3のゲートには、NOR回路39の出力端子が接続される。トランジスターTr5,Tr6のゲートにはスキャン方向切替信号UDが印加され、トランジスターTr7,Tr8のゲートにはスキャン方向切替信号XUDが印加される。また、トランジスターTr9のゲートには初期化信号RSTパネル初期化信号が印加される。この図4に示すRS-FF34は、UD=Hレベル、XUD=Lレベルとすることで、シフトパルスのスキャン方向を正スキャン図3の左→右、すなわち初段から最終段へ向かう方向、UD=Lレベル、XUD=Hレベルとすることで、シフトパルスのスキャン方向を逆スキャン図3の右→左、すなわち最終段から初段へ向かう方向に切り替えることが可能な構成となっている。シフトパルスのスキャン方向が正スキャンの場合は、トランジスターTr2のゲートがRS-FF34のセット端子となり、セット信号Sが入力される。また、トランジスターTr3のゲートがRS-FF34のリセット端子となり、リセット信号Rが入力される。シフトパルスのスキャン方向が逆スキャンの場合は、トランジスターTr4のゲートがRS-FF34のセット端子となり、セット信号Sが入力される。また、トランジスターTr1のゲートがRS-FF34のリセット端子となり、リセット信号Rが入力される。なお、図4中では、逆スキャン時のセット端子に入力されるセット信号S、リセット端子に入力されるリセット信号Rには括弧を付してそれぞれS、Rと表記している。また、このRS-FF34は、例えば、電源投入直後にRST=HレベルとすることでトランジスターTr9を導通状態とし、インバーター37,38により構成されるラッチ部の出力信号QをLレベルに固定することが可能な構成となっている。電源投入直後のRS-FF34は、出力信号Q及び出力信号/Qを出力するノードの出力状態が不定となる。出力端子が不定状態だと、回路が誤動作を引き起こす可能性がある。そこで、例えば、電源投入直後に初期化信号RST=HレベルとすることでトランジスターTr9を導通状態とし、出力信号QをLレベルに、出力信号/QをHレベルに固定することが可能な構成となっている。これにより、回路の誤動作を防ぐことができる。このような構成により、RS-FF34は、セット端子に入力されるセット信号Sがアクティブになることでセットされ、出力端子からHレベルとなる出力信号Qを出力する。そして、セット信号Sが非アクティブになっても、その出力状態を保持し続け、リセット端子に入力されるリセット信号Rがアクティブになることでリセットされて、Lレベルとなる出力信号Qを出力する。その後、リセット信号Rが非アクティブになっても、次にセット信号Sがアクティブになるまでその状態を保持し続ける。なお、ここではRS-FF34を図4に示す回路構成とする場合について説明したが、上述した動作を行うリセットセット型フリップフロップであればよく、これに限定されるものではない。図3に示すスイッチ31は、RS-FF34からの出力信号Q、及び出力信号/Qがアクティブ状態Q=Hレベル、/Q=Lレベルである期間オンし、このオン期間に、垂直クロック信号CKV1、もしくは垂直クロック信号CKV2が、インバーター35,36を介して制御パルスPとして出力される。即ち、スイッチ31のオン期間に、垂直クロック信号CKV1、もしくは垂直クロック信号CKV2と同期して、当該垂直クロック信号CKV1、もしくは垂直クロック信号CKV2と同じパルス幅の制御パルスPが出力されることになる。一方、出力信号Q、及び出力信号/Qが非アクティブ状態Q=Lレベル、/Q=Hレベルとなってスイッチ31がオフしている期間には、出力信号/Qが入力されるn型トランジスター32が導通状態となるため、Lレベルとなる制御パルスPが出力されることになる。次に、図1におけるデータ線駆動回路40の水平シフトレジスター52の構成について説明する。水平シフトレジスター52は、図3に示す垂直シフトレジスター51と同様の構成を有する。ただし、水平シフトレジスター52では、垂直クロック信号CKV1,CKV2に代えて、互いに位相の異なる2種類の水平クロック信号CKH1,CKH2が各段に交互に入力されることになる。また、水平シフトレジスター52はM1段の単位シフトレジスターから構成される。また、1段目のRS-FF34のセット端子と、1段目のセット優先回路33と、最終段のRS-FF34のリセット端子と、最終段のセット優先回路33には、それぞれ垂直スタート信号STVに代えて水平スタート信号STHが入力される。また、水平ブランキング期間には、水平クロック信号CKH1,CKH2をLレベルに固定するものとする。このような構成により、水平シフトレジスター52は、水平スタート信号STHが入力されることで、水平クロック信号CKH1,CKH2に同期して、サンプルホールド回路53に対して順次制御パルスを出力することができる。また、このとき、水平シフトレジスター52の最終段のRS-FF回路は、水平スタート信号STHによって正常にリセット状態とすることができる。さらに、水平ブランキング期間に水平クロック信号CKH1,CKH2をLレベルに固定することで、最終段から不要なパルス出力がなされるのを防止することができる。従来のシフトレジスターの構成を、図6、図7に示す。また、従来のシフトレジスターのタイミングチャートを図8に示す。垂直スタート信号STV或いは水平スタート信号STHのHレベルの期間は、垂直クロック信号CKV1或いは水平クロック信号CKH1の立ち上がりに重なり、垂直クロック信号CKV2或いは水平クロック信号CKH2の立ち上がりに重ならない長さとタイミングで入力しなければならない。なぜなら、これより長い垂直スタート信号STV或いは水平スタート信号STHを入力してしまうと、Qn-1とQn1の制御パルスが同時にアクティブになり、RS-FFにセットとリセットの信号が同時に作用し、回路が誤動作してしまうからである。このため、従来の構造のシフトレジスターでは、パルスを1段ずつしか転送できない、例えば、隣り合う複数段のRS-FFを同時にアクティブにすることができなかった。本実施例では、個々のRS-FF34にセット優先回路33を設けることにより、前段の単位シフトレジスターから出力される制御パルスPn-1と、後段の単位シフトレジスターから出力される制御パルスPn1とが、同時にアクティブとなっても、セット動作を優先させるようにセット優先回路33がリセット信号の出力を制御するので、隣り合う複数段のRS-FF34に連続したパルスであっても転送することが可能となる。本実施例に拠れば、垂直スタート信号STV,またはSTHのHレベルの期間は、垂直クロック信号CKV1、CKV2或いは水平クロック信号CKH1、CKH2の、複数の立ち上がりタイミングに重なっていても良い。例えば、これを走査線駆動回路30に適用すれば、連続する複数段の走査線112を同時に選択することができる。垂直スタート信号STVのパルス幅を設定することにより、従来できなかった複数段の同時選択が可能となり、かつパルス幅の設定のみで、1段選択か複数段選択かの切換えが可能である。また、データ線駆動回路40に適用する場合、例えばSTHにシリアルで映像信号を入力すれば、RS-FFそのものをサンプルホールド回路として使用することができるので、別途サンプルホールド回路を介することなく、データ線114に映像信号を供給することができる。B.実施例の動作:次に、本例に示す電気光学装置10の基本動作について説明する。図1に示す走査線駆動回路30の垂直シフトレジスター51は、制御回路20から入力される垂直スタート信号STVに応じて、表示領域100における最上段の走査線112に駆動信号を出力する。また垂直シフトレジスター51は、同じく制御回路20から入力される垂直クロック信号CKV1,CKV2の立ち上げ/立ち下げに同期して、表示領域100の最上段の走査線112から最下段の走査線112に向けて、駆動信号を出力するスイッチング回路を順次移行する。駆動信号の入力されたスイッチング回路は、対応する走査線112に駆動電圧を印加する。これに対して、データ線駆動回路40の水平シフトレジスター52は、制御回路20から入力される水平スタート信号STHに応じ、表示領域100における最左列のデータ線114に対応するサンプルホールド回路53に駆動信号を出力する。また、水平シフトレジスター52は、制御回路20から入力される水平クロック信号CKH1,CKH2の立ち上げ/立ち下げに同期して、表示領域100の最左列のデータ線114から最右列のデータ線114に向けて、駆動信号を出力するサンプルホールド回路53を順次移行する。水平シフトレジスター52から駆動信号の入力されたサンプルホールド回路53は、映像信号から画素に表示する画像データをサンプリングするとともに、適宣な期間、その画像データを保持する。このサンプルホールド回路53に保持された画像データは、適宣なタイミングで対応するデータ線114に供給される。次に、走査線駆動回路30の垂直シフトレジスター51の動作について説明する。図5は、本実施形態の垂直シフトレジスター51の動作を示すタイミングチャートである。図5において、RS-FF34には、UD=Hレベル、XUD=Lレベルが入力され、シフトパルスのスキャン方向は正スキャン図3の左→右になっている。なお、シフトパルスのスキャン方向が逆スキャンの場合は、動作が左右逆になるが、それを《》書きで説明する。まず、走査線112を1段ずつ順次選択する場合の動作について説明する。図5に示すように、時刻t0で初期化信号RSTがHレベルとなると、全てのRS-FF34の出力信号QはLレベル、出力信号/QはHレベルにセットされる。これにより、全てのRS-FF34のラッチがリセットされる。次に、時刻t1で垂直スタート信号STVがHレベルとなると、1段目《逆スキャンの場合、N1段目》のRS-FF34がセットされ、このRS-FF34から出力信号Q1=Hレベルが出力される。これにより、1段目《逆スキャンの場合、N1段目》のスイッチ31がオン状態となる。したがって、時刻t2で垂直クロック信号CKV1《逆スキャンの場合、垂直クロック信号CKV2》がHレベルとなると、この垂直クロック信号CKV1《逆スキャンの場合、垂直クロック信号CKV2》に同期して制御パルスP1《逆スキャンの場合、PN1》=Hレベルが出力される。制御パルスP1《逆スキャンの場合、PN1》は2段目《逆スキャンの場合、N段目》のRS-FF34のセット端子にセット信号Sとして入力されることから、時刻t2で2段目《逆スキャンの場合、N段目》のRS-FF34がセット状態となり、このRS-FF34から出力信号Q2《逆スキャンの場合、QN》=Hレベルが出力される。これにより、2段目《逆スキャンの場合、N段目》のスイッチ31がオン状態となる。その後、時刻t3で垂直クロック信号CKV2《逆スキャンの場合、垂直クロック信号CKV1》がHレベルとなると、この垂直クロック信号CKV2《逆スキャンの場合、垂直クロック信号CKV1》に同期して制御パルスP2《逆スキャンの場合、PN》=Hレベルが出力される。制御パルスP2《逆スキャンの場合、PN》は1段目《逆スキャンの場合、N1段目》のRS-FF34のセット優先回路33に入力される。セット優先回路33のもう一端の入力である垂直スタート信号STVにはLレベルが入力されているので、セット優先回路33はRS-FF34のリセット端子にHレベルを出力する。これにより、時刻t3で1段目《逆スキャンの場合、N1段目》のRS-FF34がリセット状態となり、このRS-FF34から出力される出力信号Q1《逆スキャンの場合、QN1》がLレベルとなる。これにより、1段目《逆スキャンの場合、N1段目》のスイッチ31はオフ状態となる。また、制御パルスP2《逆スキャンの場合、PN》は3段目《逆スキャンの場合、N-1段目》のRS-FF34のセット信号Sとして入力されることから、時刻t3で3段目《逆スキャンの場合、N-1段目》のRS-FF34がセット状態となり、このRS-FF34から出力信号Q3《逆スキャンの場合、QN-1》=Hレベルが出力される。同様に、2段目《逆スキャンの場合、N段目》のRS-FF34は、垂直クロック信号CKV1《逆スキャンの場合、垂直クロック信号CKV2》=Hレベルとなる時刻t4でリセット状態となり、この時刻t4で出力信号Q2《逆スキャンの場合、QN》=Lレベルに変化する。以上のような動作から、出力信号Q1は時刻t1から時刻t3までの期間Hレベルとなり、出力信号Q2は時刻t2から時刻t4までの期間Hレベルとなり、出力信号Q3は時刻t3からHレベルとなる。よって、選択信号Gate1は、出力信号Q1,Q2がいずれもHレベルとなる時刻t2から時刻t3までの期間でHレベルとなり、選択信号Gate2は、出力信号Q2,Q3がいずれもHレベルとなる時刻t3から時刻t4までの期間でHレベルとなる。よって、走査線112は、1段ずつ順次選択される。次に、連続する3段の走査線112を同時に選択する場合について説明する。時刻t5で垂直スタート信号STVがHレベルとなると、1段目《逆スキャンの場合、N1段目》のRS-FF34がセットされ、このRS-FF34から出力信号Q1=Hレベルが出力される。これにより、1段目《逆スキャンの場合、N1段目》のスイッチ31がオン状態となる。時刻t6で垂直クロック信号CKV1《逆スキャンの場合、垂直クロック信号CKV2》がHレベルとなると、この垂直クロック信号CKV1《逆スキャンの場合、垂直クロック信号CKV2》に同期して制御パルスP1《逆スキャンの場合、PN1》=Hレベルが出力される。制御パルスP1《逆スキャンの場合、PN1》は2段目《逆スキャンの場合、N段目》のRS-FF34のセット端子にセット信号Sとして入力されることから、2段目《逆スキャンの場合、N段目》のRS-FF34がセット状態となり、このRS-FF34から出力信号Q2《逆スキャンの場合、QN》=Hレベルが出力される。これにより、2段目《逆スキャンの場合、N段目》のスイッチ31がオン状態となる。時刻t7で垂直クロック信号CKV2《逆スキャンの場合、CKV1》がHレベルとなると、この垂直クロック信号CKV2《逆スキャンの場合、CKV1》に同期して制御パルスP2《逆スキャンの場合、PN》=Hレベルが出力される。制御パルスP2《逆スキャンの場合、PN》は、3段目《逆スキャンの場合、N-1段目》のRS-FF34のセット端子に入力されることから、3段目《逆スキャンの場合、N-1段目》のRS-FF34がセット状態となり、このRS-FF34から出力信号Q3《逆スキャンの場合、QN-1》=Hレベルが出力される。これにより、3段目《逆スキャンの場合、N-1段目》のスイッチ31がオン状態となる。また、時刻t7では、制御パルスP2《逆スキャンの場合、PN》は1段目《逆スキャンの場合、N1段目》のRS-FF34のセット優先回路33に入力され、1段目《逆スキャンの場合、N1段目》のRS-FF34のセット優先回路33のもう一端の端子には、垂直スタート信号STV=Hレベルが入力されているので、1段目《逆スキャンの場合、N1段目》のセット優先回路33はRS-FF34のリセット端子にLレベルを出力する。1段目《逆スキャンの場合、N1段目》のRS-FF34のセット端子には、垂直スタート信号STV=Hレベルが入力されているので、1段目《逆スキャンの場合、N1段目》のRS-FF34はセット状態を継続し、このRS-FF34から出力される出力信号Q1《逆スキャンの場合、QN1》もHレベルを保持する。これにより、1段目《逆スキャンの場合、N1段目》のスイッチ31もオン状態を維持する。時刻t8で垂直クロック信号CKV1《逆スキャンの場合、垂直クロック信号CKV2》がHレベルとなると、この垂直クロック信号CKV1《逆スキャンの場合、垂直クロック信号CKV2》に同期して制御パルスP1とP3《逆スキャンの場合、PN1とPN-1》=Hレベルが出力される。制御パルスP1《逆スキャンの場合、PN1》は2段目《逆スキャンの場合、N段目》のRS-FF34のセット端子にセット信号Sとして入力されることから、2段目《逆スキャンの場合、N段目》のRS-FF34がセット状態を保持する。また、このRS-FF34から出力信号Q2《逆スキャンの場合、QN》の出力もHレベルが維持されるので、2段目《逆スキャンの場合、N段目》のスイッチ31がオン状態を維持する。制御パルスP3《逆スキャンの場合、PN-1》は4段目《逆スキャンの場合、N-2段目》のRS-FF34のセット端子にセット信号Sとして入力されることから、4段目《逆スキャンの場合、N-2段目》のRS-FF34がセット状態となり、このRS-FF34から出力信号Q4《逆スキャンの場合、QN-2》=Hレベルが出力される。これにより、4段目《逆スキャンの場合、N-2段目》のスイッチ31がオン状態となる。また、時刻t8では、制御パルスP3《逆スキャンの場合、PN-1》は2段目《逆スキャンの場合、N段目》のRS-FF34のセット優先回路33に入力され、2段目《逆スキャンの場合、N段目》のRS-FF34のセット優先回路33のもう一端の端子には、制御パルスP1《逆スキャンの場合、PN1》=Hレベルが入力されているので、2段目《逆スキャンの場合、N段目》のセット優先回路33はRS-FF34のリセット端子にLレベルを出力する。2段目《逆スキャンの場合、N段目》のRS-FF34のセット端子には、P1《逆スキャンの場合、PN1》=Hレベルが入力されているので、2段目《逆スキャンの場合、N段目》のRS-FF34はセット状態を続け、このRS-FF34から出力される出力信号Q2《逆スキャンの場合、QN》もHレベルを保持する。これにより、2段目《逆スキャンの場合、N段目》のスイッチ31もオン状態を維持する。時刻t9で垂直クロック信号CKV2《逆スキャンの場合、垂直クロック信号CKV1》がHレベルとなると、この垂直クロック信号CKV2《逆スキャンの場合、垂直クロック信号CKV1》に同期して制御パルスP2とP4《逆スキャンの場合、PNとPN-2》=Hレベルが出力される。制御パルスP2《逆スキャンの場合、PN》は3段目《逆スキャンの場合、N-1段目》のRS-FF34のセット端子にセット信号Sとして入力されることから、3段目《逆スキャンの場合、N-1段目》のRS-FF34がセット状態を保持する。また、このRS-FF34からの出力信号Q3《逆スキャンの場合、QN-1》の出力もHレベルが維持されるので、2段目《逆スキャンの場合、N段目》のスイッチ31がオン状態を維持する。制御パルスP4《逆スキャンの場合、PN-2》は5段目《逆スキャンの場合、N-3段目》のRS-FF34のセット端子にセット信号Sとして入力されることから、5段目《逆スキャンの場合、N-3段目》のRS-FF34がセット状態となり、このRS-FF34から出力信号Q5《逆スキャンの場合、QN-3》=Hレベルが出力される。これにより、5段目《逆スキャンの場合、N-3段目》のスイッチ31がオン状態となる。また、時刻t9では、制御パルスP2《逆スキャンの場合、PN》は1段目《逆スキャンの場合、N1段目》のRS-FF34のセット優先回路33に入力され、セット優先回路33のもう一端の入力である垂直スタート信号STVにはLレベルが入力されているので、1段目のセット優先回路33はRS-FF34のリセット端子にHレベルを出力する。これにより、時刻t9で1段目《逆スキャンの場合、N1段目》のRS-FF34がリセット状態となり、このRS-FF34から出力される出力信号Q1《逆スキャンの場合、QN1》がLレベルとなる。これにより、1段目《逆スキャンの場合、N1段目》のスイッチ31はオフ状態となる。制御パルスP4《逆スキャンの場合、PN-2》は3段目《逆スキャンの場合、N-1段目》のRS-FF34のセット優先回路33に入力され、3段目《逆スキャンの場合、N-1段目》のRS-FF34のセット優先回路33のもう一端の端子には、制御パルスP2《逆スキャンの場合、PN》=Hレベルが入力されているので、3段目《逆スキャンの場合、N-1段目》のセット優先回路33はRS-FF34のリセット端子にLレベルを出力する。3段目《逆スキャンの場合、N-1段目》のRS-FF34のセット端子には、P2《逆スキャンの場合、PN》=Hレベルが入力されているので、3段目《逆スキャンの場合、N-1段目》のRS-FF34はセット状態を続け、このRS-FF34から出力される出力信号Q3《逆スキャンの場合、QN-1》もHレベルを保持する。これにより、2段目《逆スキャンの場合、N段目》のスイッチ31もオン状態を維持する。以上のような動作から、出力信号Q1は時刻t5から時刻t9までの期間Hレベルとなる。また、出力信号Q2は時刻t6からHレベルとなり、時刻t9の後、垂直クロック信号CKV1が立ち上がるタイミングまでHレベルとなる。以降、出力信号Q3,Q4...は、垂直クロック信号CKV1、又は垂直クロック信号CKV2が立ち上がるタイミングで順次Hレベルとなり、出力信号Q2と同一の期間だけHレベルを維持する。よって、選択信号Gate1は、出力信号Q1,Q2がいずれもHレベルとなる時刻t6から時刻t9までの期間でHレベルとなり、以降、選択信号Gate2,Gate3...は、垂直クロック信号CKV1、又は垂直クロック信号CKV2が立ち上がるタイミングで順次Hレベルとなり、選択信号Gate1の選択期間と同一の長さを有する期間だけHレベルを維持する。このように、垂直スタート信号STVのHレベル期間を、垂直クロック信号CKV1,CKV2の連続する3つの立ち上がりタイミングに重なる期間とすることで、各走査線112の選択期間を、垂直クロック信号CKV1,CKV2の連続する3つの立ち上がりタイミングにわたって持続させることができる。この結果、連続する3段の走査線112を同時に選択することができる。t10以降は、多くの連続する複数段を同時に選択する場合の動作を示しているが、動作の原理は上記説明と同様に説明することができる。上記の実施例では、個々のRS-FF34にセット優先回路33を設けることにより、前段の単位シフトレジスターから出力される制御パルスPn-1と、後段の単位シフトレジスターから出力される制御パルスPn1とが、同時にHレベルとなっても、前段からの制御パルスPn-1を優先させるよう、セット優先回路33がリセット信号R《R》の出力レベルを制御するので、隣り合う複数段のRS-FF34に連続したパルスであっても転送することが可能となる。本実施例に拠れば、垂直スタート信号STV、または水平スタート信号STHのHレベルの期間は、垂直クロック信号CKV1,CKV2或いは水平クロック信号CKH1,CKH2の、複数の立ち上がりタイミングに重なっていても良い。例えば、これを走査線駆動回路30に適用すれば、連続する複数段の走査線112を同時に選択することができる。データ線駆動回路40に適用する場合、通常は図1に示したように、水平シフトレジスター52とサンプルホールド回路53で構成されているが、例えば図9に示したように、水平スタート信号STHにシリアルで映像信号を入力すれば、RS-FFそのものをサンプルホールド回路として使用することもできる。この場合、別途サンプルホールド回路53を介することなく、データ線114に映像信号を供給することができるため、回路規模の縮小が可能である。C.変形例:なお、本発明は上記した実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲においての種々の様態にて実施することが可能である。C-1.変形例1:上述した実施例においては、電気光学装置の一例として、電気泳動表示装置について説明したが、電気泳動表示装置以外の電気光学物質を用いた電気光学装置、例えば液晶や有機EL、エレクトロウェッティング材料やエレクトロクロミック材料を用いた電気光学装置であってもよい。また、電気光学装置の駆動回路を構成する薄膜トランジスターTFT材料としては、アモルファスシリコンTFT、低温ポリシリコンTFT,有機TFT、高温ポリシリコンTFT、酸化物TFTなど、各種TFTに適用することが可能である。"