メモリ空間を複数のブロックに分け、メモリブロック単位で書込みデータのリフレッシュを行うバッファメモリ装置において、上記メモリブロック毎に、書込みデータ数と読出しデータ数との一致、不一致を判定する一致不一致判定手段と、書込みデータ数と読出しデータ数とが一致しているメモリブロックのリフレッシュを禁止し、書込みデータ数と読出しデータ数とが不一致のメモリブロックのリフレッシュを許可するリフレッシュ制御手段とを備えることを特徴とするバッファメモリ装置。上記メモリブロックに後で書き込んだ優先データをそれより先に書き込んだ他のデータより先に読み出すこともあり得ることを特徴とする請求項1に記載のバッファメモリ装置。パケットデータが流れる所定位置にパケットバッファ装置を有する通信装置において、上記パケットバッファ装置として、請求項1又は2に記載のバッファメモリ装置を適用したことを特徴とする通信装置。しかしながら、リフレッシュを行うメモリバンクを選択する構成特許文献1参照では、リフレッシュの有無を例えばファームウェア等でレジスタにて設定する必要がある。他方、DRAMを使用したパケットバッファにおいては、読出しを行ったデータは保持しておく必要がないため、使用バンク、未使用バンクが頻繁に変化する可能性がある。そのため、ファームウェア処理では対応し切れない可能性があり、消費電力の低減効果は必ずしも十分ではない。特許文献2には、リフレッシュするDRAMの領域を自動判定することが記載されている。パケットバッファの書込み及び読出し位置を規定している書込みカウンタと読出しカウンタとを監視し、読出しカウンタのカウント値に基づいて、読出しによって未使用状態となった領域を捉えてリフレッシュすることが記載されている。特許文献2の記載技術は、パケットに優先度が設定されていない場合には有効である。しかしながら、多くの通信システムでは優先パケットの概念を設けている。優先パケットが入力され、パケットバッファに書き込まれた場合には、書き込まれた順序ではなく、優先パケットが一般パケットより優先されてパケットバッファから読み出され、パケットバッファの記憶エリアが歯抜け状態となる。このような歯抜け状態となることもある通信装置では、特許文献2に記載の従来技術を適用することができない。そのため、リフレッシュの有無をリアルタイムに判定できる、しかも、優先データを扱うことが可能なバッファメモリ装置や通信装置が望まれている。第1の本発明は、メモリ空間を複数のブロックに分け、メモリブロック単位で書込みデータのリフレッシュを行うバッファメモリ装置において、1上記メモリブロック毎に、書込みデータ数と読出しデータ数との一致、不一致を判定する一致不一致判定手段と、2書込みデータ数と読出しデータ数とが一致しているメモリブロックのリフレッシュを禁止し、書込みデータ数と読出しデータ数とが不一致のメモリブロックのリフレッシュを許可するリフレッシュ制御手段とを備えることを特徴とする。第2の本発明は、パケットデータが流れる所定位置にパケットバッファ装置を有する通信装置において、上記パケットバッファ装置として、第1の本発明のバッファメモリ装置を適用したことを特徴とする。本発明によれば、リフレッシュの有無をリアルタイムに判定できる、しかも、優先データを扱うことが可能なバッファメモリ装置及び通信装置を提供することができる。A主たる実施形態以下、本発明によるバッファメモリ装置及び通信装置の一実施形態を、図面を参照しながら説明する。なお、実施形態のバッファメモリ装置はパケットバッファ装置であり、実施形態の通信装置は、そのようなパケットバッファ装置を搭載したものである。A-1実施形態の構成図1は、実施形態に係るパケットバッファ装置の構成を示すブロック図である。図1において、実施形態に係るパケットバッファ装置1は、複数のメモリバンクMB0~MBNと、コマンドデコーダ2、アドレスバッファ3、データバッファ4、アクセス制御回路5、リフレッシュカウンタ6、リフレッシュ制御回路7及びパケット監視回路8を有する。メモリバンクMB0~MBNは、1個又は複数のDRAMのエリアが分割されて設定されている。各メモリバンクMB0~MBNはそれぞれ、独立して、コマンドによって書込み又は読出しが可能なものであり、受信したパケットの全体や、受信したパケットから抽出されたデータが、各メモリバンクMB0~MBN内の指定されたエリアにバッファリングされるようになされている。当該パケットバッファ装置1の外部からは、各メモリバンクMB0~MBNのアクセスのために、コマンドCOM及びアドレスADDが与えられるようになされている。コマンドデコーダ2は、外部から与えられたコマンドCOMから各種制御コマンドを生成し、アクセス制御回路5に与えるものである。アドレスバッファ3は、外部から与えられたアドレスADDをバッファリングするものであり、バッファリングされたアドレスADDは、適宜、アクセス制御回路5に与えられる。データバッファ4は、外部から与えられたパケットデータ受信したパケットの全体のデータ、若しくは、受信したパケットから抽出されたデータDATをバッファリングしたり、いずれかのメモリバンクMBnnは0~Nのいずれかから読み出されたパケットデータをバッファリングしたりするものである。アクセス制御回路5は、コマンドデコーダ2からの制御コマンド及びアドレスバッファ3からのアドレスに基づき、該当するメモリバンクMBnに対するアクセスを制御するものである。具体的には、アドレスバッファ3からのアドレス及びコマンドデコーダ2からの制御コマンドにより、アクセス制御回路5によって、該当するメモリバンクMBnの各メモリセルのロウアドレス線が選択される。さらに、コマンドデコーダ2からの制御コマンドが読出し又は書込み制御の場合には、アドレスバッファ3からのアドレスにより、アクセス制御回路5によって、該当するメモリバンクMBnの各メモリセルのカラムアドレス線が選択される。これにより、選択されたメモリセルに、データバッファ4にバッファリングされたパケットデータが書き込まれ、若しくは、選択されたメモリセルからパケットデータが読み出されてデータバッファ4にバッファリングされる。リフレッシュカウンタ6は、リフレッシュアドレスを周期的に生成する回路である。リフレッシュカウンタ6は、周期的にインクリメント又はデクリメントしたリフレッシュアドレスロウアドレスを生成する。リフレッシュアドレスは、全てのメモリバンクMB0~MBNに対して共通のロウアドレス線を指定するものであり、リフレッシュ制御回路7を経由して、アクセス制御回路5に与えられる。アクセス制御回路5では、コマンドデコーダ2及びアドレスバッファ3からの制御との競合処理を実施した上で、該当メモリバンクMBn内の指定されたロウアドレス線に接続されているメモリセルをリフレッシュする。リフレッシュ制御回路7は、パケット監視回路8からのリフレッシュ許可又はリフレッシュ禁止の信号により、リフレッシュカウンタ6から生成されたロウアドレスをアクセス制御回路5に通知するか又は停止するかの制御を行う。パケット監視回路8は、パケットデータの書込み及び読出しを監視する回路である。パケット監視回路8は、アドレスバッファ3から出力されるアドレスをデコードし、どのメモリバンクに対するアクセスなのかを記憶する。また、パケット監視回路8は、コマンドデコーダ2からの制御コマンドによりメモリバンクへの書込み又は読出しを監視し、別個にカウントする。図2は、パケット監視回路8の詳細構成を示すブロック図であり、パケット監視回路8に接続している周囲の構成要素も併せて示している。図2において、パケット監視回路8は、メモリバンク数のバンク制御回路100~10Nと、アドレスデコーダ11と、各バンク制御回路100~10Nに対応して2つずつ設けられた制御許可回路120W、120R、...、12NW、12NRとを有する。バンク制御回路100~10Nはそれぞれ、書込みカウンタ130~13N、読出しカウンタ140~14N及びカウント比較回路150~15Nを有する。バンク制御回路10nは、コマンドデコーダ2及びアドレスバッファ3からの信号により制御されるものである。アドレスデコーダ11には、アドレスバッファ3からのアドレスが入力される。アドレスデコーダ11は、各メモリバンクMB0~MBNへのロウアドレスか否かを判定し、判定の結果で、各メモリバンクMB0~MBNに対応するバンク制御回路100~10Nへの制御許可回路120W、120R、...、12NW、12NRのイネーブル、ディセーブルを制御するものである。制御許可回路120W~12NWは、イネーブルのときに、コマンドデコーダ2から出力された書込み制御信号WCONを通過させ、ディセーブルのときに、書込み制御信号WCONの通過を阻止するものである。制御許可回路120R~12NRは、イネーブルのときに、コマンドデコーダ2から出力された読出し制御信号RCONを通過させ、ディセーブルのときに、読出し制御信号RCONの通過を阻止するものである。書込みカウンタ130~13Nは、制御許可回路120W~12NWを経由して到来した書込み制御信号WCONの数をカウントアップするものである。読出しカウンタ140~14Nは、制御許可回路120R~12NRを経由して到来した読出し制御信号RCONの数をカウントアップするものである。カウント比較回路150~15Nは、書込カウンタ130~13N及び読出カウンタ140~14Nのカウント数を比較し、両カウント数が一致している場合にリフレッシュ禁止信号をリフレッシュ制御回路7に出力し、不一致の場合にリフレッシュ許可信号をリフレッシュ回路7に出力するものである。A-2実施形態の動作次に、以上のような構成を有する実施形態のパケットバッファ装置1の動作を説明する。実施形態のパケットバッファ装置1が起動された直後においては、メモリバンクMB0~MBN内には不定情報が格納されており、リフレッシュの必要はない。また、パケット監視回路8内の書込みカウンタ130~13N及び読出しカウンタ140~14Nは初期化されており、それぞれカウント数は0のため、カウント比較回路150~15Nで一致と判定され、全メモリバンクMB0~MBNについてのリフレッシュ禁止信号がリフレッシュ制御回路7に出力される。リフレッシュカウンタ6が周期的にメモリバンクMB0~MBNへのロウアドレスを出力するが、リフレッシュ制御回路7により、リフレッシュが禁止されているため、アクセス制御回路5にリフレッシュ用ロウアドレスが出力されず、全メモリバンクMB0~MBNに対して、リフレッシュ動作が実行されない。通信装置がパケットを受信すると、コマンドデコーダ2、アドレスバッファ3、データバッファ4及びアクセス制御回路5が動作し、アドレスADDで定まるメモリバンクMBnに対してパケットデータの書込み動作が開始される。書込み動作が開始されると、パケット監視回路8のアドレスデコーダ11はどのメモリバンクMBnヘのアクセスかを判定し、該当するメモリバンクMBnに対応するバンク制御回路10nへの書込み用制御許可回路12nWをイネーブルにする。これにより、コマンドデコーダ2から出力された書込み制御信号WCONが書込み用制御許可回路12nWを通過して、バンク制御回路10n内の書込みカウンタ13nに与えられ、そのカウントがカウントアップされる。以上のように書込みだけがなされたタイミングで、書込みカウンタ13nと読出しカウンタ14nのカウント値をカウント比較回路15nで比較すると、不一致と判定され、カウント比較回路15nからリフレッシュ制御回路7へ、該当メモリバンクMBnへのリフレッシュ許可信号が出力される。リフレッシュカウンタ6が上記メモリバンクMBnへのロウアドレスを出力したときには、リフレッシュ制御回路7によって、リフレッシュ動作が許可されているため、メモリバンクMBnに対してのみアクセス制御回路5へリフレッシュ用ロウアドレスが出力され、リフレッシュ動作が実行される。通信装置が次のパケットを受信した場合も、上述と同様な書込み動作が実行され、バンク制御回路10n内の書込みカウンタ13nのカウント値がさらにカウントアップする。パケットバッファ装置1からバッファリングされているパケットデータを読み出して通信装置から出力する場合には、コマンドデコーダ2、アドレスバッファ3、データバッファ4及びアクセス制御回路5が動作し、アドレスADDで規定されるメモリバンクMBnからパケットデータが読み出され、データバッファ4を介して出力される。メモリバンクMBnはDRAMで構成されているため、パケットデータが読み出されても、読み出されたパケットデータは継続して記憶されている。しかし、パケットバッファとして適用されているため、読出し後に継続して記憶されているパケットデータは保持する必要がなく、メモリバンクMBn内に別に保持すべきパケットデータが存在しなければリフレッシュは不要である。読出し動作が開始されると、書込み動作と同様に、パケット監視回路8のアドレスデコーダ11はどのメモリバンクMBnヘのアクセスかを判定し、該当するメモリバンクMBnに対応するバンク制御回路10nへの読出し用制御許可回路12nRをイネーブルにする。これにより、コマンドデコーダ2から出力された読出し制御信号RCONが読出し用制御許可回路12nRを通過して、バンク制御回路10n内の読出しカウンタ14nに与えられ、そのカウント値がカウントアップされる。このような読出し後において、書込みカウンタ13nと読出しカウンタ14nのカウンタ値がカウント比較回路15nで比較され、一致と判定されれば、メモリバンクMBnへのリフレッシュ禁止信号がリフレッシュ制御回路7へ出力される。リフレッシュカウンタ6がメモリバンクMBnへのロウアドレスを出力しても、リフレッシュ制御回路7においてリフレッシュ動作が禁止されているため、メモリバンクMBnへのリフレッシュ用ロウアドレスがアクセス制御回路5に出力されず、メモリバンクMBnのリフレッシュ動作は実行されない。ここで、読出し動作に応じて、読出しカウンタ14nのカウント値をカウントアップした後において、書込みカウンタ13nと読出しカウンタ14nのカウンタ値が不一致であると、カウント比較回路15nからリフレッシュ制御回路7へ、該当メモリバンクMBnへのリフレッシュ許可信号が出力されるので、リフレッシュカウンタ6がメモリバンクMBnへのロウアドレスを出力する毎に、メモリバンクMBnがリフレッシュされる。メモリバンクMBnへパケットデータを書き込んだ回数と同じ回数だけ読出し動作が実行されたときには、書込みカウンタ13nと読出しカウンタ14nのカウンタ値が一致し、このとき、リフレッシュ許可信号からリフレッシュ禁止信号へ切り替わり、メモリバンクMBnのリフレッシュが実行されない状態になる。A-3実施形態の効果上記実施形態によれば、バンクメモリへの書込みデータ数と読出しデータ数との一致、不一致を監視し、不一致の場合に、バンクメモリのリフレッシュを行い、一致した場合に、バンクメモリのリフレッシュを実行しないようにしたので、データ保持が不要なメモリバンクに対してリアルタイムにリフレッシュ動作を停止させることができる。入力パケット間隔が大きくなって入力トラフィックが低下した場合や、入力トラフィックがなくなった場合などでは、書込みデータ数と読出しデータ数とが一致している期間、すなわち、リフレッシュ不要の期間が長くなり、メモリバンクでの電力低減が期待できる。また、上記実施形態によれば、当該パケットバッファ装置が扱うパケットに優先度があり、後で書き込んだ優先パケットのデータをそれより先に書き込んだ他のデータより先に読み出す状況があったとしても、書込みデータ数と読出しデータ数との比較でリフレッシュの有無を決定するので、優先度がない場合と同様に扱うことができる。B他の実施形態上記実施形態のパケットバッファ装置は、通信装置の入力段に設けられるものであっても良く、また、通信装置の出力段に設けられるものであっても良く、通信装置内における設置位置は問われないものである。上記実施形態では、本発明のバッファメモリ装置をパケットバッファ装置に適用したものを示したが、その用途は、パケットバッファ装置に限定されるものではない。すなわち、メモリバンクに一旦格納されるデータの種類はパケットデータに限定されるものではない。また、記憶媒体もDRAMに限定されず、リフレッシュ動作を必要とする記憶媒体を適用しているバッファメモリ装置であれば良い。