複数枚のセラミックグリーンシートを用意する工程と、前記複数枚のセラミックグリーンシートのうちの少なくとも一部のものに、ビアホール導体および導体膜の少なくとも一方を形成する工程と、前記複数枚のセラミックグリーンシートを積層することによって、内部配線回路を有する生の製品用積層体を作製する工程と、予め取得した、前記生の製品用積層体をそのまま焼成した場合に、焼成済の積層体の表面の凸部の発生が予想される位置を示した位置情報に基づき、前記生の製品用積層体の表面の前記凸部の発生が予想される位置に、凹部を形成する工程と、前記凹部の形成された前記生の製品用積層体を焼成し、積層型セラミック電子部品に用いられる焼成済の製品用積層体を作製する工程と、を備えたことを特徴とする積層型セラミック電子部品の製造方法。前記凸部の発生が予想される位置を示した位置情報の取得が、前記生の製品用積層体と同一の構造からなる生のサンプル用積層体を作製し、当該生のサンプル用積層体を焼成し、焼成済のサンプル用積層体の表面に発生した凸部の位置を記録することによりおこなわれることを特徴とする、請求項1に記載された積層型セラミック電子部品の製造方法。前記焼成済のサンプル用積層体の表面に発生した凸部の位置を記録して、前記位置情報の取得をおこなうのと併せて、前記発生した各凸部の高さを記録することにより、各凸部の予想される高さを示した高さ情報を取得し、当該高さ情報に基づき、前記生の製品用積層体の表面に形成される前記凹部の深さを、対応する前記凸部の予想される高さと一致させたことを特徴とする、請求項2に記載された積層型セラミック電子部品の製造方法。前記生の製品用積層体の表面への前記凹部の形成が、前記焼成済のサンプル用積層体の表面に発生した前記凸部の、前記位置情報、または前記位置情報と前記高さ情報とに基づいて作製された、表面に凸部を有する金型により、前記生の製品用積層体の表面をプレスすることにより形成されることを特徴とする、請求項2または3に記載された積層型セラミック電子部品の製造方法。前記生の製品用積層体の表面への前記凹部の形成が、前記焼成済のサンプル用積層体の表面に発生した前記凸部の、前記位置情報、または前記位置情報と前記高さ情報とに基づいて、前記生の製品用積層体の表面に焼成により消失する消失物質を塗布し、さらに前記生の製品用積層体の表面を平らな金型でプレスして、前記消失物質を前記生の製品用積層体の表面に埋め込むことにより形成されることを特徴とする、請求項2または3に記載された積層型セラミック電子部品の製造方法。前記生の製品用積層体、および前記生のサンプル用積層体において、積層された前記セラミックグリーンシートの層間の少なくとも一部に、セラミックグリーンシートの焼結温度では焼結しない、収縮抑制層が配置されていることを特徴とする、請求項2ないし5のいずれか1項に形成された積層型セラミック電子部品の製造方法。前記複数枚のセラミックグリーンシートが、複数個の製品用積層体を一括して作製するためのマザーグリーンシートであり、当該マザーグリーンシートを積層して作製された生の製品用マザー積層体は、焼成後に、個々の焼成済の製品用積層体に分割されるものであり、前記位置情報、または前記位置情報と前記高さ情報との取得は、前記生の製品用マザー積層体と同一の構造からなる生のサンプル用マザー積層体を作製し、当該生のサンプル用マザー積層体を焼成し、焼成済のサンプル用マザー積層体の表面に発生した凸部の位置、または位置と高さとを記録することによりおこなわれるものであり、前記生の製品用積層体の表面への前記凹部の形成は、前記生の製品用マザー積層体に対しておこなわれるものであることを特徴とする、請求項2ないし6のいずれか1項に形成された積層型セラミック電子部品の製造方法。前記複数枚のセラミックグリーンシートが、複数個の製品用積層体を一括して作製するためのマザーグリーンシートであり、当該マザーグリーンシートを積層して作製された生の製品用マザー積層体は、焼成前に、個々の生の製品用積層体に分割されるものであり、前記位置情報、または前記位置情報と前記高さ情報との取得は、前記生の製品用マザー積層体と同一の構造からなる生のサンプル用マザー積層体を作製し、当該生のサンプル用マザー積層体を、焼成前に、個々の生のサンプル用積層体に分割し、当該生のサンプル用積層体を焼成し、焼成済のサンプル用積層体の表面に発生した凸部の位置、または位置と高さとを記録することによりおこなわれるものであり、前記生の製品用積層体の表面への前記凹部の形成は、前記生の製品用マザー積層体に対しておこなわれるものであることを特徴とする、請求項2ないし6のいずれか1項に形成された積層型セラミック電子部品の製造方法。しかしながら、上述した、特許文献1に開示された積層型セラミック電子部品の製造方法には、次の問題があった。すなわち、焼成の際に、生の積層体104の、ビアホール導体102や導電膜103が多く積層されている部分が、そうでない部分よりも大きく膨張する傾向があるとしても、実際の膨張は、個々の積層体の具体的な構造や、焼成のプロファイルなどに大きく依存する。いいかえれば、大きく膨張すると予測した部分があまり膨張しなかったり、あまり膨張しないと予測した部分が大きく膨張したりするため、生の積層体104の表面を、上金型106の凸部106で部分的に強くプレスしたとしても、焼成後の積層体114の表面の平坦性の向上には限界があった。本発明は、上述した従来の技術の有する問題を解決するためになされたものである。その手段として、本発明の積層型セラミック電子部品の製造方法は、複数枚のセラミックグリーンシートを用意する工程と、複数枚のセラミックグリーンシートのうちの少なくとも一部のものに、ビアホール導体および導体膜の少なくとも一方を形成する工程と、複数枚のセラミックグリーンシートを積層することによって、内部配線回路を有する生の製品用積層体を作製する工程と、予め取得した、生の製品用積層体をそのまま焼成した場合に、焼成済の積層体の表面の凸部の発生が予想される位置を示した位置情報に基づき、生の製品用積層体の表面の凸部の発生が予想される位置に、凹部を形成する工程と、凹部の形成された生の製品用積層体を焼成し、積層型セラミック電子部品に用いられる焼成済の製品用積層体を作製する工程とを備えるようにした。凸部の発生が予想される位置を示した位置情報の取得は、たとえば、生の製品用積層体と同一の構造からなる生のサンプル用積層体を作製し、その生のサンプル用積層体を、上述した生の製品用積層体を焼成するのと同一の条件で焼成し、焼成済のサンプル用積層体の表面に発生した凸部の位置を記録することによりおこなうことができる。なお、サンプル用積層体に発生した凸部の位置情報を取得する工程において、併せて、凸部の高さ情報を取得し、その高さ情報に基づき、生の製品用積層体の表面に形成される前記凹部の深さを、対応する凸部の高さと一致させるようにしても良い。この場合には、焼成済の製品用積層体の表面の平坦性を、より向上させることができる。また、生の製品用積層体の表面への凹部の形成は、たとえば、表面に凸部を有する金型により、生の製品用積層体の表面をプレスすることによりおこなうことができる。あるいは、生の製品用積層体の表面に焼成により消失する消失物質を塗布し、さらにその表面を平らな金型でプレスして、消失物質を生の製品用積層体の表面に埋め込むことによりおこなうことができる。また、生の製品用積層体、および生のサンプル用積層体において、積層されたセラミックグリーンシートの層間の少なくとも一部に、セラミックグリーンシートの焼結温度では焼結しない、収縮抑制層を配置するようにしても良い。この場合には、焼成済の製品用積層体の表面の平坦性をより向上させることができるとともに、焼成済の製品用積層体の反り量を小さくすることができる。なお、本発明の積層型セラミック電子部品の製造方法は、個々の積層型セラミック電子部品単位で製造する場合だけではなく、マザーグリーンシートを用意し、多数の積層型セラミック電子部品を一括して製造する場合にも適用することができる。本発明の積層型セラミック電子部品の製造方法は、上述した構成としたことにより、焼成済の製品用積層体の表面の平坦性を向上させることができる。以下、図面とともに、本発明を実施するための形態について説明する。[第1実施形態]図1~図8は、本発明の第1実施形態にかかる積層型セラミック電子部品の製造方法において実施される各工程を示す。ただし、各図において、図面が1つのみ記載されている場合は、断面図である。これに対し、各図において、AとBとの2つの図面が記載されている場合は、Aは断面図、Bは平面図である。第1実施形態にかかる積層型セラミック電子部品の製造方法においては、まず、図1に示すように、複数枚のセラミックグリーンシート1を用意し、それぞれに必要なビアホール導体2、導電膜3を形成する。なお、図1においては、1個の積層型セラミック電子部品を製造するためのセラミックグリーンシート1のみを示しているが、実際には、複数個の積層型セラミック電子部品を一括して製造するための、多数個のセラミックグリーンシート1がマトリックス状に並べて形成された、複数のマザーグリーンシート図示せずを用意し、それらのマザーグリーンシートに、必要なビアホール導体2、導電膜3を形成する。具体的には、まず、特定のセラミックグリーンシート1の特定の位置に、パンチングまたはレーザ加工などの方法を用いて、ビアホール導体2を形成するための貫通孔を形成する。そして、それらの貫通孔に、導電性ペーストを充填することにより、ビアホール導体2を形成する。一方、導体膜3は、特定のセラミックグリーンシート1の特定の位置に、導電性ペーストをスクリーン印刷などの方法により塗布することにより形成する。なお、ビアホール導体2と導体膜3を形成する順番は、逆であっても良い。また、導体膜3の形成と同時に、貫通孔に導電性ペーストを充填して、ビアホール導体2を形成するようにしても良い。次に、図2Aに示すように、複数枚のセラミックグリーンシート1のうちの一部を、予め定められた順番で積層し、加圧して、生のサンプル用積層体4を作製する。生のサンプル用積層体4の内部には、ビアホール導体2、導電膜3により、所定の内部配線回路が形成される。なお、生のサンプル用積層体4は、図2Bに示すように、マザーグリーンシートを用いて、複数の生のサンプル用積層体4がマトリックス状に形成された、生のサンプル用マザー積層体54として作製する。そして、生のサンプル用マザー積層体54の、縦寸法L0、横寸法W0、高さ寸法T0を測長する。次に、生のサンプル用マザー積層体54を、予め定められたプロファイルで焼成して、図3A、Bに示すように、複数の焼成済のサンプル用積層体14がマトリックス状に形成された、焼成済のサンプル用マザー積層体64を作製する。そして、焼成済のサンプル用マザー積層体64の、縦寸法L1、横寸法W1、高さ寸法T1を測長する。焼成済のサンプル用マザー積層体64焼成済のサンプル用積層体14の表面には、焼成による膨張により、高さの異なる、複数の凸部14aが発生する。そこで、発生した各凸部14aにつき、焼成済のサンプル用マザー積層体64の表面のどの位置に発生しているかを調べ、その位置を、たとえば焼成済のサンプル用マザー積層体64の表面座標を用いて特定し、各凸部14aの位置情報として記録する。また、発生した各凸部14aにつき、その高さを調べ、各凸部14aの高さ情報として記録する。なお、図3Aにおいて、H1で示したものは、図3Aにおいて最も右側に位置する凸部14aの高さである。次に、図4に示すように、記録した、焼成済のサンプル用積層体14の各凸部14aの位置情報および高さ情報に基づいて、表面に複数の凸部6aが形成された上金型6を作製する。上金型6の凸部6aは、焼成済のサンプル用積層体14の各凸部14aに対応した位置に形成され、各凸部6aの高さH2は、対応する各凸部14aの高さH1と一致させる。なお、上金型6は、焼成済のサンプル用マザー積層体64と同じ平面的な大きさを備えたものであるが、図4においては、1個の焼成済のサンプル用積層体14に対応する部分のみを示している。また、図4において、H2で示したものは、図4において最も右側に位置する凸部6aの高さである。上金型6は、たとえば、直方体形状の金属体を用意し、各凸部14aの位置情報および高さ情報が記録されたコンピュータによって制御しながら、直方体形状の金属体の表面を切削することにより作製することができる。なお、上金型6は、平板上の金属金型の表面に、各凸部14aに対応する位置および高さに樹脂シートを配置して硬化したものを用いても良い。次に、図5に示すように、上述した生のサンプル用積層体4とは別に、改めて、既にビアホール導体2、導電膜3が形成された、残りのセラミックグリーンシート1を積層して、生の製品用積層体24を作製する。なお、生の製品用積層体24は、マザーグリーンシートを用いて、複数の生の製品用積層体24がマトリックス状に形成された、生のマザー積層体図5、図6においては図示せず、図7において符号74で示すとして作製する。そして、生の製品用マザー積層体生の製品用積層体24を、表面が平らな下金型5と、上述した、表面に凸部6aが形成された上金型6との間に配置する。次に、図6に示すように、下金型5と上金型6とで、生の製品用マザー積層体生の製品用積層体24をプレスする。この結果、図7A、Bに示すように、生の製品用マザー積層体74生の製品用積層体24の表面には、上金型6の凸部6aにより、凹部24aが形成される。各凹部24aの深さは、焼成済のサンプル用マザー積層体64焼成済のサンプル用積層体14の表面に発生した複数の凸部14aのうちの、対応する凸部14aの高さと一致している。次に、生の製品用マザー積層体74を、予め定められたプロファイルで焼成して、図8A、Bに示すように、複数の焼成済の製品用積層体34がマトリックス状に形成された、焼成済の製品用マザー積層体84を作製する。焼成プロファイルは、生のサンプル用マザー積層体54を焼成した際の焼成プロファイルと同一とする場合もあるが、焼成個数が異なる場合などは、異なる焼成プロファイルとする場合もある。なお、生の製品用マザー積層体74を焼成するのではなく、生の製品用マザー積層体74を個々の生の製品用積層体24に分割し、それらを焼成するようにしても良い。作製された焼成済の製品用マザー積層体84焼成済の製品用積層体34の表面は、凸部の発生していない、極めて平坦性の高いものとなる。これは、生の製品用マザー積層体74生の製品用積層体24の表面に、予め凹部24aを形成しておいたことによる。すなわち、焼成前に、大きく膨張する位置に予め凹部24aを形成し、その位置の高さを小さくしておいたことにより、焼成後に、大きく膨張する位置の高さと、あまり膨張しない位置の高さとが等しくなったことによる。次に、焼成済の製品用マザー積層体84を、ダイサーにより分割して、図9に示すように、個々の焼成済の製品用積層体34を得る。そして、最後に、必要に応じて、焼成済の製品用積層体34の裏面に導電膜7を形成し、本実施形態にかかる積層型セラミック電子部品を完成させる。完成した積層型セラミック電子部品の表面を三次元測長機で測定したところ、凹凸量は-30μm~30μmであり、平坦性に優れていることが確認できた。また、積層型セラミック電子部品の反り量は70μm未満であり、小さいことが確認できた。なお、図10に示すように、完成した積層型セラミック電子部品の表面に、さらに、別の電子部品8、9を実装するようにしても良い。電子部品8、9を実装し、オープン不良を確認したところ、0.1未満であり、良好な結果であったn=10000個以上、本発明の第1実施形態にかかる積層型電子部品の製造方法について説明した。しかしながら、本発明が上述した内容に限定されることはなく、発明の主旨に沿って、種々の変更をなすことができる。たとえば、本実施形態では、複数個の積層型セラミック電子部品用のグリーンシートがマトリックス状に配置されたマザーグリーンシートを用意し、それを用いて複数個の積層型セラミック電子部品を一括して製造しているが、1個の積層型セラミック電子部品を、本発明を適用して製造するようにしても良い。また、本実施形態では、複数枚のセラミックグリーンシートを用意し、それらに必要なビアホール導体、導電膜を形成し、それらのセラミックグリーンシートを用いて、サンプル用積層体と製品用積層体との両方を製造しているが、サンプル用積層体と製品用積層体とを製造するためのセラミックグリーンシートは、別々に用意し、必要なビアホール導体および導電膜の形成も、別々におこなうようにしても良い。したがって、たとえば、製品用積層体を製造するためのセラミックグリーンシートは、消費するごとに、新たに作製して補充するようにしても良い。また、本実施形態では、生の製品用マザー積層体生の製品用積層体を、表面の平らな下金型と、表面に凸部の形成された上金型とでプレスしているが、下金型にも、上金型の凸部が形成された領域に対応した位置に、凸部を形成するようにしても良い。ただし、この場合には、下金型および上金型の凸部の高さを、それぞれ、本実施形態の上金型の凸部の高さの半分にする必要がある。また、本実施形態では、生の製品用マザー積層体を焼成しているが、上述した通り、生の製品用マザー積層体を個々の生の製品用積層体に分割し、それらの生の製品用積層体を焼成するようにしても良い。この場合には、生のサンプル用マザー積層体も、焼成前に生のサンプル用積層体に分割し、これを焼成し、焼成済のサンプル用積層体を得て、焼成済のサンプル用積層体から、発生した各凸部の位置情報と高さ情報とを得るようにしても良い。[第2実施形態]図11は、本発明の第2実施形態にかかる積層型セラミック電子部品の製造方法において実施される一工程を示す断面図である。なお、図2には、完成した積層型セラミック電子部品は図示されていない。第2実施形態においては、まず、図2に示すように、用意したセラミックグリーンシート1の表面に、セラミックグリーンシート1の焼結温度では焼結しない、収縮抑制層1aを形成する。収縮抑制層1aは、たとえば、Al2O3粉末、ガラスフリット、樹脂を含むペーストを塗布することにより形成する。次に、セラミックグリーンシート1に、スルーホール導体3や導体膜2を形成する。その後の工程は、上述した第1実施形態にかかる積層型電子部品の製造方法と同じにして、第2実施形態にかかる積層型セラミック電子部品を完成させた。第2実施形態における積層型セラミック電子部品の製造方法においては、生のサンプル用マザー積層体図示せずを焼成する際、および、生の製品用マザー積層体図示せずを焼成する際に、内部に積層された収縮抑制層1aにより、平面方向の収縮が抑制される。この結果、完成した積層型セラミック電子部品は、第1実施形態の場合に比べて、反り量がさらに小さくなる。完成した積層型セラミック電子部品の表面を三次元測長機で測定したところ、凹凸量は-25μm~25μmであり、平坦性に優れていることが確認できた。また、積層型セラミック電子部品の反り量は45μm未満であり、極めて小さいことが確認できた。また、完成した積層型セラミック電子部品の表面に、さらに、別の電子部品8、9を実装し、オープン不良を確認したところ、0.1未満であり、良好な結果であったn=10000個[第3実施形態]図12~図15に、本発明の第3実施形態にかかる積層型セラミック電子部品の製造方法において実施される各工程を示す。ただし、各図において、図面が1つのみ記載されている場合は、断面図である。これに対し、各図において、AとBとの2つの図面が記載されている場合は、Aは断面図、Bは平面図である。第3実施形態にかかる積層型セラミック電子部品の製造方法においては、焼成により消失する物質として、樹脂ビーズペーストを作製する。具体的には、表1に記載の架橋アクリル樹脂ビーズ、表2に記載のエチルセルロース樹脂、表3に記載のジヒドロターピニルアセテートを用意する。そして、エチルセルロース樹脂を、ジヒドロターピニルアセテートに溶解し、表4に記載の有機ビヒクルを得る。次に、架橋アクリル樹脂ビーズ、有機ビヒクル、ジヒドロターピニルアセテートを、表5に記載の体積分率になるように配合し、三本ロールで分散処理をおこない、架橋アクリル樹脂濃度の異なる樹脂ビーズペーストP‐1、P‐2、P‐3、P‐4、P‐5を作製する。また、第3実施形態にかかる積層型セラミック電子部品の製造方法においては、第1実施形態において、図1に示した工程と同様に、複数枚のセラミックグリーンシート1を用意し、それらのセラミックグリーンシート1に必要なビアホール導体2、導電膜3を形成する。なお、図1においては、1個の積層型セラミック電子部品を製造するためのセラミックグリーンシート1のみを示しているが、実際には、多数個のセラミックグリーンシート1がマトリックス状に並べて形成された、複数個の積層型セラミック電子部品を一括して製造するための、複数枚のマザーグリーンシート図示せずを用意し、それらのマザーグリーンシートに、必要なビアホール導体2、導電膜3を形成する。次に、第1実施形態において、図2A、Bに示した工程と同様に、複数枚のセラミックグリーンシート1のうちの一部を、予め定められた順番で積層し、加圧して、生のサンプル用積層体4を作製する。なお、生のサンプル用積層体4は、図2Bに示したのと同様に、複数の生のサンプル用積層体4がマトリックス状に形成された、生のサンプル用マザー積層体54として作製する。次に、生のサンプル用マザー積層体54生のサンプル用積層体4を、予め定められたプロファイルで焼成して、第1実施形態において、図3A、Bに示したのと同様に、焼成済のサンプル用マザー積層体64焼成済のサンプル用積層体14を作製し、発生した各凸部14aの位置情報を記録する。また、必要に応じて、各凸部14aの高さ情報を記録する。次に、図12A、Bに示すように、上述した生のサンプル用マザー積層体54生のサンプル用積層体4とは別に、改めて、既にビアホール導体2、導電膜3が形成された、残りのセラミックグリーンシート1を積層して、生の製品用マザー積層体74生の製品用積層体24を作製する。そして、図12Aに示すように、生の製品用マザー積層体74生の製品用積層体24の表面上に、開口11aを有するマスク11を配置する。マスク11の開口部11aは、焼成済のサンプル用マザー積層体64焼成済のサンプル用積層体14に発生した、各凸部14aの位置情報に基づき、対応する位置に形成されている。次に、図13に示すように、マスク11の開口11aを使って、生のマザー積層体74生の積層体24の表面に、上述した樹脂ビーズペーストを印刷し、乾燥させ、複数の消失層12を形成する。樹脂ビーズペーストは、上述した、P‐1、P‐2、P‐3、P‐4、P‐5のいずれかから選択した。なお、本実施形態においては、消失層12の高さをいずれも均一にしているが、各凸部14aの高さ情報に基づき、高さの小さい凸部14aに対応する消失層12の高さを小さく、高さの大きい凸部14aに対応する消失層12の高さを大きく形成しても良い。消失層12の高さの大小は、たとえば、消失層12ごとに、塗り重ね回数を変えることにより実現することができる。次に、図14に示すように、表面に消失層12が形成された生の製品用マザー積層体74生の製品用積層体24を、表面が平らな下金型15と上金型16との間に配置する。次に、生の製品用マザー積層体74生の製品用積層体24を下金型15と上金型16とでプレスして、図15に示すように、消失層12を生の製品用マザー積層体74生の製品用積層体24の表面に埋め込む。次に、生の製品用マザー積層体74を、予め定められたプロファイルで焼成して、第1実施形態において、図8A、Bに示したのと同様に、複数の焼成済の積層体34がマトリックス状に形成された、焼成済の製品用マザー積層体84を作製する。なお、生の製品用マザー積層体74を焼成するのではなく、生の製品用マザー積層体74を個々の生の積層体24に分割し、それらを焼成するようにしても良い。作製された焼成済の製品用マザー積層体84焼成済の製品用積層体34の表面は、凸部の発生していない、極めて平坦性の高いものとなる。これは、生の製品用マザー積層体74生の製品用積層体24の表面の、焼成により大きく膨張する位置に、予め消失層12を埋め込んでおいたことによる。すなわち、生の製品用マザー積層体74生の製品用積層体24の表面は、大きく膨張する位置が、消失層12の分だけ凹んでおり、焼成後に、大きく膨張する位置の高さと、あまり膨張しない位置の高さとが等しくなったことによる。なお、消失層12は、焼成により消失する。その後の工程は、上述した第1実施形態にかかる積層型電子部品の製造方法と同じにして、第3実施形態にかかる積層型セラミック電子部品を完成させた。完成した第3実施形態にかかる積層型セラミック電子部品の、凹凸量と反り量とを調べた。その結果を表6に示す。なお、表6において、実施形態3‐1としているのは、消失層12に、上述の樹脂ビーズペーストP‐1を用いた場合である。同様に、実施形態3‐2は、樹脂ビーズペーストP‐2を用いた場合、実施形態3‐3は、樹脂ビーズペーストP‐3を用いた場合、実施形態3‐4は、樹脂ビーズペーストP‐4を用いた場合、実施形態3‐5は、樹脂ビーズペーストP‐5を用いた場合である。いずれの実施形態においても、凹凸量は45μm以下、反り量は90μm以下であり、良好な結果であった。なお、架橋アクリル樹脂濃度が高い樹脂ビーズペーストを用いるほど、凹凸量および反り量はいずれも小さくなった。また、実施形態3-1、3-2、3-3、3-4、3-5の積層型セラミック電子部品それぞれの表面に、さらに、別の電子部品8、9を実装し、オープン不良を確認したところ、いずれも0.1未満であり、良好な結果であった各実施形態においてn=10000個なお、第3の実施形態にかかる積層型セラミック電子部品の製造方法においては、生の製品用マザー積層体74生の製品用積層体24の表面に、樹脂ビーズペーストを印刷し、乾燥させ、複数の消失層12を形成しているが、これに代えて、生の製品用マザー積層体74生の製品用積層体24の最上層に積層されるマザーグリーンシートグリーンシート1に、予め消失層12を形成しておき、それを使って、生の製品用マザー積層体74生の製品用積層体24を作製するようにしても良い。[第4実施形態]第4実施形態においては、第2実施形態と同様に、用意したセラミックグリーンシート1の表面に、セラミックグリーンシート1の焼結温度では焼結しない、収縮抑制層1aを形成したうえでスルーホール導体3や導体膜2を形成した。そして、その後の工程は、上述した第3実施形態にかかる積層型電子部品の製造方法と同じにして、第4実施形態にかかる積層型セラミック電子部品を完成させた。完成した第4の実施形態にかかる積層型セラミック電子部品の、凹凸量と反り量とを調べた。その結果を表7に示す。なお、表7において、実施形態4‐1としているのは、消失層12に、上述の樹脂ビーズペーストP‐1を用いた場合である。同様に、実施形態4‐2は、樹脂ビーズペーストP‐2を用いた場合、実施形態4‐3は、樹脂ビーズペーストP‐3を用いた場合、実施形態4‐4は、樹脂ビーズペーストP‐4を用いた場合、実施形態4‐5は、樹脂ビーズペーストP‐5を用いた場合である。いずれの実施形態においても、凹凸量は40μm以下であり、良好な結果であった。反り量は65μm以下であり、第3実施形態の場合よりも小さく、極めて良好な結果であった。これは、生のサンプル用マザー積層体を焼成する際、および、生の製品用マザー積層体を焼成する際に、内部に積層された収縮抑制層1aにより、平面方向の収縮が抑制された結果であると考えられる。また、実施形態4-1、4-2、4-3、4-4、4-5の積層型セラミック電子部品それぞれの表面に、さらに、別の電子部品8、9を実装し、オープン不良を確認したところ、いずれも0.1未満であり、良好な結果であった各実施形態においてn=10000個。[比較例1]比較例1は、図1~図8に示した、第1実施形態にかかる積層型セラミック電子部品の製造方法の工程の中から、焼成済のサンプル用マザー積層体64焼成済のサンプル用積層体14の表面に発生した各凸部14aの位置情報、高さ情報を取得するための工程図2、図3、上金型6を作成する工程図4、上金型6を用いて、生の製品用マザー積層体74生の製品用積層体24の表面に凹部24aを形成する工程図5~図7を省略した。その他の工程は、第1実施形態と同じにした。完成した比較例1にかかる積層型セラミック電子部品の、凹凸量と反り量とを調べたところ、凹凸量は80μm、反り量が150μmであった。そして、比較例1の積層型セラミック電子部品の表面に、さらに、別の電子部品8、9を実装し、オープン不良を確認したところ、オープン不良率5.0であり、実用に供し得ない値であった各実施形態においてn=10000個。[比較例2]比較例2は、図16A~Cに示した、従来の積層型セラミック電子部品の製造方法によった。すなわち、図16Bに示すように、表面に、大面積の凸部106aが形成された上金型106により、生の積層体104の表面をプレスし、生の積層体104の表面に大面積の凹部104aを形成したうえで、生の積層体104を焼成し、積層型セラミック電子部品を得た。完成した比較例2にかかる積層型セラミック電子部品の、凹凸量と反り量とを調べたところ、凹凸量は50μm、反り量が110μmであった。そして、比較例2の積層型セラミック電子部品の表面に、さらに、別の電子部品8、9を実装し、オープン不良を確認したところ、オープン不良率3.0であり、実用に供し得ない値であった各実施形態においてn=10000個。