ドレイン層と、前記ドレイン層の上に設けられたドリフト領域と、前記ドリフト領域の上に設けられたベース領域と、前記ベース領域の表面に選択的に設けられたソース領域と、前記ソース領域から前記ベース領域を貫通し、前記ドリフト領域に到達するトレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、前記ドレイン層に接続された第1主電極と、前記ソース領域および前記ベース領域に接続された第2主電極と、を備え、前記ゲート電極は、第1導電層と、前記第1導電層と前記ゲート絶縁膜との間に介在する第2導電層と、を含み、前記第2導電層の不純物濃度は、前記第1導電層の不純物濃度よりも低いことを特徴とする半導体装置。前記第1導電層に含まれる不純物濃度は、1×1020atoms/cm3以上であり、前記第2導電層に含まれる不純物濃度は、1×1020atoms/cm3未満であることを特徴とする請求項1記載の半導体装置。前記第1導電層の材質および前記第2導電層の材質は、ポリシリコンであることを特徴とする請求項1または2に記載の半導体装置。前記絶縁膜は、酸化アルミニウムを含む材質で構成されていることを特徴とする請求項1~3のいずれか1つに記載の半導体装置。ドレイン層と、前記ドレイン層の上に設けられたドリフト領域と、前記ドリフト領域の上に設けられたベース領域と、を含む半導体積層体を準備する工程と、前記ベース領域の表面から前記ベース領域を貫通し、前記ドリフト領域に到達するトレンチを形成する工程と、前記トレンチ内にゲート絶縁膜を介して、第1導電層と、前記第1導電層と前記ゲート絶縁膜との間に介在する第2導電層と、を含むゲート電極を形成する工程と、前記ベース領域の表面に選択的にソース領域を形成する工程と、前記ドレイン層に接続された第1主電極と、前記ソース領域および前記ベース領域に接続された第2主電極と、を形成する工程と、を備え、前記第2導電層の不純物濃度を前記第1導電層の不純物濃度よりも低くすることを特徴とする半導体装置の製造方法。本発明が解決しようとする課題は、より良質なゲート電極を有する半導体装置およびその製造方法を提供することである。実施形態の半導体装置は、ドレイン層と、前記ドレイン層の上に設けられたドリフト領域と、前記ドリフト領域の上に設けられたベース領域と、前記ベース領域の表面に選択的に設けられたソース領域と、前記ソース領域から前記ベース領域を貫通し、前記ドリフト領域に到達するトレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、前記ドレイン層に接続された第1主電極と、前記ソース領域および前記ベース領域に接続された第2主電極と、を備える。前記ゲート電極は、第1導電層と、前記第1導電層と前記ゲート絶縁膜との間に介在する第2導電層と、を含み、前記第2導電層の不純物濃度は、前記第1導電層の不純物濃度よりも低い。以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。図1は、実施形態に係る半導体装置の模式図であり、aは、断面模式図、bは、平面模式図である。図1aは、図1bのA-B断面が示されている。図1bは、図1aのX-Y切断面を上からみた状態が示されている。図1に例示された半導体装置1は、トレンチゲート型のMOSMetalOxideSemiconductor電界効果型トランジスタである。また、半導体装置1は、上下電極構造を有する。半導体装置1においては、n形のドレイン層10の上に、n-形のドリフト領域11が設けられている。ドリフト領域11の上には、p形のベース領域チャネル領域12が設けられている。ベース領域12の上には、n形のソース領域13が選択的に設けられている。半導体装置1においては、ソース領域13からベース領域12を貫通し、ドリフト領域11に到達するトレンチ20が設けられている。トレンチ20は、ソース領域13、ベース領域12、およびドリフト領域11のそれぞれに接している。トレンチ20内には、ゲート絶縁膜21を介してゲート電極22が設けられている。ゲート電極22は、第1導電層である第1ポリシリコン層23と、第2導電層である第2ポリシリコン層24と、を含む。第2ポリシリコン層24は、第1ポリシリコン層23と、ゲート絶縁膜21と、の間に介在している。第2ポリシリコン層24の不純物濃度は、第1ポリシリコン層23の不純物濃度よりも低い。なお、ゲート電極22およびソース領域13は、図1bに示すように、ストライプ状に延在している。例えば、第1ポリシリコン層23に含まれる不純物濃度は、1×1020atoms/cm3以上である。第2ポリシリコン層24に含まれる不純物濃度は、1×1020atoms/cm3未満である。ドレイン層10の下には、第1主電極であるドレイン電極50が接続されている。ソース領域13およびベース領域12には、第2主電極であるソース電極51が接続されている。ドレイン層10、ドリフト領域11、ベース領域12、およびソース領域13のそれぞれの主成分は、例えば、シリコンSiである。ゲート絶縁膜21の材質は、例えば、High-k材の1つである酸化アルミニウムアルミナAl2O3である。ドレイン電極50およびソース電極51の材質は、例えば、銅Cuである。n形不純物としては、リンP、砒素As等の5族元素を用いる。p形不純物としては、ホウ素B等の3族元素を用いる。次に、実施形態に係る半導体装置1の製造方法を説明する。以下に説明する製造過程では、ゲート電極22の製造過程について詳細に説明する。実施形態に係る半導体装置1の製造方法を説明する前に、参考例に係る半導体装置の製造過程について説明する。図2および図3は、半導体装置の製造過程を説明するための断面模式図である。参考例に係る半導体装置においては、ゲート電極が単層のn形ポリシリコンからなる。まず、図2aに示すように、シリコン基板であるn形のドレイン層10の上に、エピタキシャル成長法によって、ドリフト領域11を形成する。続いて、ドリフト領域11の表面に、イオン注入法によってベース領域12を形成する。これにより、ドレイン層10と、ドリフト領域11と、ベース領域12と、を含む半導体積層体30が形成される。続いて、ベース領域12の上に、ベース領域12の一部が露出するように、マスク部材60を形成する。マスク部材60の開口部60hからは、ベース領域12の一部が露出している。マスク部材60の材質は、例えば、酸化シリコンSiO2である。マスク部材60は、例えば、フォトリソグラフィによって形成される。次に、図2bに示すように、ベース領域12の表面からベース領域12を貫通し、ドリフト領域11にまで到達するトレンチ20を形成する。トレンチ20は、マスク部材60をエッチング用のマスクとする反応性イオンエッチングRIEReactiveIonEtchingによって形成される。この後、マスク部材60は、エッチング処理により除去される。次に、図3aに示すように、トレンチ20の内壁に、ゲート絶縁膜21を形成する。ゲート絶縁膜21の材質は、酸化アルミニウムである。続いて、ベース領域12の上、およびトレンチ20内に、n形ポリシリコン層220LをCVDChemicalVaporDepositionによって形成する。トレンチ20内では、n形ポリシリコン層220Lがゲート絶縁膜21を介して形成される。n形ポリシリコン層220Lのn形不純物の濃度は、5×1020atoms/cm3である。次に、ベース領域12上のn形ポリシリコン層220L、並びにトレンチ20内のn形ポリシリコン層220Lの上層を、化学ドライエッチングCDEChemicalDryEtchingによって、エッチバックする。エッチバック後の状態を、図3bに示す。図3bに示すように、トレンチ20内においては、n形ポリシリコン層220Lの上層が除去されて、ゲート絶縁膜21を介してゲート電極220が形成される。ただし、ゲート絶縁膜21近傍ほど、ゲート電極220がよりエッチングされて、ゲート電極220の表面については平坦性が失われる場合がある。例えば、図3bには、ゲート絶縁膜21近傍のゲート電極220の表面において、凹部220rが形成された状態が示されている。このような凹部220rが形成されると、ゲート電極220がゲート絶縁膜21を介してベース領域12に隣接せず、ゲート電極220の電位制御によって、ベース領域12に反転層を形成することができなくなる場合がある。すなわち、ゲート電極220の電位制御によって、MOS電界効果型トランジスタのスイッチングが充分にできなくなる場合がある。図4は、ゲート電極表面の平坦性が失われる要因の一例を説明する図である。参考例では、ゲート絶縁膜21の材質として、酸化アルミニウムを用いている。このような酸化アルミニウム層ゲート絶縁膜21の上に、n形ポリシリコン層220Lを形成すると、図4aに示すように、酸化アルミニウム層とn形ポリシリコン層220Lとの界面において、Siシリコン-アルミニウムAl結合が形成される。この場合、アルミニウムAlは、p形のドーパントとして働く。これにより、ゲート絶縁膜21とn形ポリシリコン層220Lとの界面近傍のポリシリコン層は、p形ポリシリコン層になる。すなわち、p形ポリシリコン層とn形ポリシリコン層220Lとの間でpn接合面が形成されてしまう。この結果、図4bに示すように、pn接合面のn形ポリシリコン層220L側には、プラスの空間電荷が発生する。このため、n形ポリシリコン層220L中の電子は、pn接合界面付近に集中する。一方、化学ドライエッチングにおいては、n形ポリシリコンのエッチング速度がp形ポリシリコンのエッチング速度よりも速い。この要因の1つに、n型ポリシリコン中から電子がn型ポリシリコン表面に供与されると、n型ポリシリコン表面におけるエッチング反応が促進することが考えられる。従って、ポリシリコン中のn形不純物濃度が高くなるほど、エッチング反応が促進されて、ポリシリコンのエッチング速度が速くなる。すなわち、酸化アルミニウム層とn形ポリシリコン層220Lの界面に集中する電子が界面近傍のn形ポリシリコン層220Lのエッチング反応速度を増加させてしまい、図3bに示すごとく、凹部220rが形成される。これにより、ゲート電極220表面の平坦性が悪くなる。これに対して、実施形態に係る半導体装置1の製造過程について説明する。まず、図2aのごとく、ドレイン層10と、ドレイン層10の上に設けられたドリフト領域11と、ドリフト領域11の上に設けられたベース領域12と、を含む半導体積層体30を準備する。次いで、図2bのごとく、ベース領域12の表面からベース領域12を貫通し、ドリフト領域11に到達するトレンチ20を形成する。図5および図6は、実施形態に係る半導体装置の製造過程を説明するための断面模式図である。次に、図5aに示すように、トレンチ20の内壁に、ゲート絶縁膜21を形成する。ゲート絶縁膜21の材質は、酸化アルミニウムである。続いて、ベース領域12の上、およびトレンチ20内に、第2ポリシリコン層24LをCVDによって形成する。この段階では、トレンチ20内の全てを第2ポリシリコン層24Lによって埋設しない。すなわち、第2ポリシリコン層24Lは、ゲート絶縁膜21を介してトレンチ20の内壁に沿って膜状に形成される。第2ポリシリコン層24Lのn形不純物の濃度は、5×1019atoms/cm3である。次に、図5bに示すように、第2ポリシリコン層24Lの上に第1ポリシリコン層23LをCVDによって形成する。これにより、トレンチ20内は、ゲート絶縁膜21を介して第2ポリシリコン層24Lと第1ポリシリコン層23Lによって埋設される。第1ポリシリコン層23Lのn形不純物の濃度は、5×1020atoms/cm3である。すなわち、第2ポリシリコン層24Lの不純物濃度を第1ポリシリコン層23Lの不純物濃度よりも低くする。続いて、ベース領域12上の第1ポリシリコン層23L、ベース領域12上の第2ポリシリコン層24L、トレンチ20内の第1ポリシリコン層23Lの上層、並びにトレンチ20内の第2ポリシリコン層24Lの上層の上層を、化学ドライエッチングによって、エッチバックする。エッチバック後の状態を、図6aに示す。図6aに示すように、トレンチ20内においては、第1ポリシリコン層23Lの上層および第2ポリシリコン層24Lの上層が除去されて、ゲート絶縁膜21を介してゲート電極22が形成される。すなわち、トレンチ20内にゲート絶縁膜21を介して、第1ポリシリコン層23と、第1ポリシリコン層23とゲート絶縁膜21との間に介在する第2ポリシリコン層24と、を含むゲート電極22が形成される。この場合においても、図4に示すごとく、ゲート絶縁膜21である酸化アルミニウム層と、n形の第2ポリシリコン層24Lとの界面において、Siシリコン-アルミニウムAl結合が形成される。アルミニウムAlは、p形のドーパントとして働く。これにより、ゲート絶縁膜21と第2ポリシリコン層24Lとの界面近傍のポリシリコン層は、p形ポリシリコン層になる。すなわち、p形ポリシリコン層と第2ポリシリコン層24Lとの間でpn接合面が形成される。この結果、pn接合面のn形ポリシリコン層220L側には、プラスの空間電荷が発生する。しかし、第2ポリシリコン層24Lの不純物濃度は、第1ポリシリコン層23Lの不純物濃度に比べて低く調整されているため、第2ポリシリコン層24L中の電子は、pn接合界面付近に集中し難くなる。従って、第2ポリシリコン層24L中からは、第2ポリシリコン層24L表面に電子が供与され難くなり、参考例に比べて第2ポリシリコン層24Lのエッチング反応が抑制される。その結果、上述した凹部220rは、形成され難くなり、ゲート電極22の表面は、参考例に比べより平坦になる。なお、この後においては、ベース領域12上のゲート絶縁膜21を、例えば、エッチング、CMPChemicalMechanicalPolishing等により除去する。次に、図6bに示すように、第1ポリシリコン層23および第2ポリシリコン層24の上をゲート絶縁膜21で被覆し、さらに、ベース領域12上、およびゲート電極22上にマスク部材70を形成する。マスク部材70の材質は、例えば、酸化シリコンSiOである。この後、図1に示すように、イオン注入によって、ベース領域12の表面に、ソース領域13を選択的に形成する。ソース領域13を形成した後、マスク部材70は除去する。そして、ドレイン層10に接続されるドレイン電極50と、ソース領域13およびベース領域12に接続されたソース電極51と、を形成する。このような製造過程によって、半導体装置1が形成される。なお、実施形態の製造過程は、図2、図5、および図6に示す例に限られない。例えば、図2aに示す段階で、予め、ソース領域13をベース領域12の表面に形成してもよい。参考例のように、ゲート電極220の不純物濃度が5×1020atoms/cm3の場合において、上述した凹部220rが発生している。しかし、第2ポリシリコン層24の不純物濃度が1×1020atoms/cm3未満のときは、凹部220rが発生しない。従って、第2ポリシリコン層24の不純物濃度は、1×1020atoms/cm3未満であることが望ましい。半導体装置1においては、ゲート電極22がゲート絶縁膜21を介してベース領域12に隣接している。従って、ゲート電極22の電位制御によって、ベース領域12に反転層を形成したり、反転層を形成しなかったりすることができる。すなわち、実施形態によれば、ゲート電極はより良質になり、スイッチング特性が良好なMOS電界効果型トランジスタが実現する。以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。例えば、ゲート絶縁膜21のHigh-k材として、酸化ハフニウムアルミニウムHfAlxOy、酸化イットリウムY2O3、酸化ハフニウムイットリウムHfYxOy等に対しても本実施形態は適用できる。あるいは、ゲート絶縁膜21としては、酸化アルミニウム、酸化ハフニウムアルミニウム、酸化イットリウム、酸化ハフニウムイットリウムのいずれか2つ以上の層を積層させたものに対しても本実施形態は適用できる。さらに、ゲート絶縁膜21の材質として、3価のハフニウムHf酸化物Hf2O3などに対しても、本実施形態は適用できる。また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。