一対の所定のソース/ドレイン領域及びそれらの間の中央領域を有するアクティブ領域と、該アクティブ領域を囲むアイソレーション構造とを有する基板を設ける工程;前記基板上に、互いに対向する第1のゲート及び第2のゲートを、該第1のゲートと該第2のゲートとの間に前記アクティブ領域の前記中央領域の少なくとも一部があるように形成する工程;前記基板上に誘電体層をコンフォーマルに形成する工程;前記誘電体層上に電荷トラップ層をコンフォーマルに形成する工程;第1のマスクを用いて前記誘電体層及び前記電荷トラップ層を部分的にエッチングし、前記誘電体層の一部及び前記電荷トラップ層の一部を、格納ノード機能を果たすように、前記第1のゲートと前記第2のゲートとの間の基板上と、前記第1のゲート及び前記第2のゲートの2つの対向する側壁上とに残存させる工程;及び前記アクティブ領域の前記中央領域と前記第1及び第2のゲートと前記電荷トラップ層の前記一部とを覆う第2のマスクを介して、前記アクティブ領域の前記一対の所定のソース/ドレイン領域に第1のドーパントを注入し、一対のソース/ドレイン領域を形成する工程;を有する不揮発性メモリ構造の製造方法。前記第1のゲート及び前記第2のゲートの各々は、全体が前記アイソレーション構造上にあって前記アクティブ領域に接触しないように形成される、請求項1に記載の不揮発性メモリ構造の製造方法。前記第1のゲート及び前記第2のゲートの各々は、部分的に前記アイソレーション構造上にあって前記アクティブ領域の前記中央領域の側方部分と部分的に重なるように形成される、請求項1に記載の不揮発性メモリ構造の製造方法。前記誘電体層を形成する前に:前記アクティブ領域の前記中央領域を覆う第3のマスクを介して前記アクティブ領域に第2のドーパントを注入し、一対のLDD領域を形成する工程、を更に有する請求項1に記載の不揮発性メモリ構造の製造方法。前記第3のマスクはフォトレジスト層を有する、請求項4に記載の不揮発性メモリ構造の製造方法。前記第1のマスクはフォトレジスト層を有する、請求項1に記載の不揮発性メモリ構造の製造方法。前記第2のマスクはフォトレジスト層を有する、請求項1に記載の不揮発性メモリ構造の製造方法。前記アクティブ領域内の前記基板に第3のドーパントを注入してウェルを形成する工程、を更に有する請求項1に記載の不揮発性メモリ構造の製造方法。前記基板上にコンタクトエッチング停止層を形成する工程、を更に有する請求項1に記載の不揮発性メモリ構造の製造方法。前記ソース/ドレイン領域上に対応して、前記コンタクトエッチング停止層を貫通する2つのコンタクトを形成する工程、を更に有する請求項9に記載の不揮発性メモリ構造の製造方法。前記誘電体層及び前記電荷トラップ層は、更に前記第1のゲート及び前記第2のゲートのその他の側壁上に残存されてスペーサとして機能するように、前記第1のマスクを介してエッチングされる、請求項1に記載の不揮発性メモリ構造の製造方法。一対のソース/ドレイン領域及びこれら2つのソース/ドレイン領域間の中央領域を有するアクティブ領域と、該アクティブ領域を囲むアイソレーション構造とを有する基板;前記アイソレーション構造上に全体が配置され、且つ前記アクティブ領域の前記中央領域を挟んで互いに対向配置された、第1のゲート及び第2のゲート;前記第1のゲートと前記第2のゲートとの間の前記基板上と、前記第1のゲート及び前記第2のゲートの2つの対向する側壁上とに配置された誘電体層;及び前記第1のゲートと前記第2のゲートとの間且つ前記ソース領域と前記ドレイン領域との間で前記誘電体層上に配置され、前記誘電体層とともに格納ノード機能を果たす電荷トラップ層;を有する不揮発性メモリ構造。一対のLDD領域であり、各々が前記誘電体層と前記ソース/ドレイン領域の各々との間にある一対のLDD領域、を更に有する請求項12に記載の不揮発性メモリ構造。前記電荷トラップ層と前記ソース/ドレイン領域とを覆うコンタクトエッチング停止層、を更に有する請求項12に記載の不揮発性メモリ構造。前記ソース/ドレイン領域上に対応するように前記コンタクトエッチング停止層を貫通して配設された2つのコンタクト、を更に有する請求項14に記載の不揮発性メモリ構造。前記アクティブ領域はドーパントのウェルを有する、請求項12に記載の不揮発性メモリ構造。前記電荷トラップ層はコンフォーマルな層として形成されている、請求項12に記載の不揮発性メモリ構造。前記電荷トラップ層は窒化シリコンを有する、請求項12に記載の不揮発性メモリ構造。前記誘電体層及び前記電荷トラップ層は更に、スペーサとして機能するように前記第1のゲート及び前記第2のゲートの頂部及び他の側壁にも配置されている、請求項12に記載の不揮発性メモリ構造。本発明は、良好な電気特性を有するとともに容易且つ簡便に製造され得る不揮発性メモリ構造を製造する方法を提供することを1つの目的とする。本発明の一実施形態に従った不揮発性メモリ構造を製造する方法は以下の工程群を含む。基板が設けられる。基板は、アクティブ領域と、該アクティブ領域を囲むアイソレーション構造とを含む。アクティブ領域は、一対の所定のソース/ドレイン領域と、それらの間の中央領域とを含む。基板上に、第1のゲート及び第2のゲートが形成される。第1のゲート及び第2のゲートは互いに対向し、第1のゲートと第2のゲートとの間にアクティブ領域の中央領域の少なくとも一部があるようにされる。誘電体層が基板上にコンフォーマルに形成される。電荷トラップ層が誘電体層上にコンフォーマルに形成される。誘電体層及び電荷トラップ層は、第1のマスクを用いて部分的にエッチングされ、誘電体層の一部及び電荷トラップ層の一部が、格納ノード機能を果たすように、第1のゲートと第2のゲートとの間の基板上と、第1のゲート及び第2のゲートの2つの対向する側壁上とに残存させられる。アクティブ領域の中央領域と第1及び第2のゲートと電荷格納ノードとを覆う第2のマスクを介して、アクティブ領域の一対の所定のソース/ドレイン領域に第1のドーパントが注入され、一対のソース/ドレイン領域が形成される。本発明の他の一実施形態に従った不揮発性メモリ構造は、基板、第1のゲート、第2のゲート、誘電体層、及び電荷トラップ層を含む。基板は、アクティブ領域と、該アクティブ領域を囲むアイソレーション構造とを含む。アクティブ領域は、一対のソース/ドレイン領域と、これら2つのソース/ドレイン領域間の中央領域とを含む。第1のゲート及び第2のゲートは、アイソレーション構造上に全体が配置され、アクティブ領域の中央領域が当該第1のゲートと第2のゲートとの間となるように互いに対向して配置される。誘電体層は、第1のゲートと第2のゲートとの間の基板上と、第1のゲート及び第2のゲートの2つの対向する側壁上とに配置される。電荷トラップ層は、第1のゲートと第2のゲートとの間且つソース領域とドレイン領域との間で誘電体層上に配置され、誘電体層とともに格納ノード機能を果たす。この不揮発性メモリ構造において、その製造プロセスはCMOS製造プロセスに準拠したものである。また、電荷トラップ層は、格納ノード機能を果たすように2つのゲートの間に配置され、更に、スペーサとして機能するようにゲートの側壁全体に形成されてもよく、従って、製造が簡便になり得る。図面に示される好適実施形態についての以下の詳細な説明を読むことにより、本発明の上述及びその他の目的が当業者に明らかになる。図2を参照するに、本発明に従った不揮発性メモリ構造50においては、第1のゲート52及び第2のゲート53は各々、互いに対向して、アイソレーション構造54上に全体が配置される。アイソレーション構造54はアクティブ活性領域56を囲んでおり、これらは何れも基板図示せず内に配置されている。アクティブ領域56は、第1のゲート52と第2のゲート53との間の部分中央領域を有する。誘電体層図示せずが、第1のゲート52及び第2のゲート53の各々の側壁と、第1のゲート52と第2のゲート53との間の基板上とに設けられる。該誘電体層は、例えば、ライナー酸化膜などの表面を覆うライナー誘電体とし得る。誘電体層上に、電荷トラップ層58が、第1のゲート52と第2のゲート53との間にあるように配設される。電荷トラップ層58及び誘電体層は一緒になって格納ノード機能を果たす。アクティブ領域内には、電荷トラップ層58の脇に、一対のソース/ドレイン領域図示せずが形成される。より具体的には、アクティブ領域の上記中央領域がソース領域とドレイン領域との間にある。ソース/ドレイン領域の各々の上にコンタクト59が形成されている。図3は代替的な一実施形態に係る不揮発性メモリ構造60を例示している。不揮発性メモリ構造60は、主としてゲートの位置において、不揮発性メモリ構造50と異なっている。第1のゲート62及び第2のゲート63はやはり互いに対向しているが、それら各々が部分的に、アクティブ領域66の中央領域の一部と重なっている。図4-11を参照して、本発明の一実施形態に従った不揮発性メモリ構造の製造方法を説明する。図4-11の各々は、図2に示した直線AA’に沿った断面図と直線BB’に沿った断面図とを示している。先ず、図4を参照するに、基板51が設けられる。基板51は、例えばシリコン基板又はシリコンオンインシュレータSOI基板などの半導体基板とし得る。例えばシャロートレンチアイソレーションSTIなどのアイソレーション素子分離構造54が、基板51内のアクティブ領域56を取り囲むように形成される。アクティブ領域56内には、例えばp型ウェル又はn型ウェルなどのウェル57が、イオン注入プロセスによって形成され得る。アクティブ領域56は、中央領域と、中央領域の脇の一対の所定のソース/ドレイン領域とを含み得る。第1のゲート52及び第2のゲート53が、互いに対向するように基板上に形成される。換言すれば、第1のゲート52及び第2のゲート53は、各々の全体をアイソレーション構造54上にして、アクティブ領域56にコンタクト接触しないように、互いに離隔されることが可能である。従って、アクティブ領域56の中央領域の全体が、2つのゲート52と53との間の隙間から露出される。これらのゲートはポリシリコンゲート又は金属ゲートを含み得る。次に、必要に応じて、アクティブ領域56にドーパントを注入して、一対のLDD領域が形成される。これは、例えば図5に示すように、イオン注入プロセス70において格納ノード内にノンドープ領域が形成されるように、LDD注入をブロックするマスク68を基板51上に形成することによって達成され得る。第1のゲート52と第2のゲート53との間にあるアクティブ領域56の中央領域は、マスク68によって、ドーピングされることから保護される。従って、図6に示すような一対のLDD領域72及び73が形成される。マスク68は、例えば、リソグラフィ及びエッチングのプロセスによって形成された、パターニングされたフォトレジスト層とし得る。このドーパントLDD注入は例えば低濃度とし得る。図6を参照するに、その後、例えば酸化物層などの誘電体層69が、例えば熱酸化又はその場insitu蒸気発生プロセスなど、CMOS製造で使用される従来からのプロセスを用いて、コンフォーマル共形に形成され得る。その後、誘電体層69上に、電荷トラップ層58がコンフォーマルに形成される。電荷トラップ層58は、電荷トラップ特性を有する例えば窒化シリコン又は高誘電率high-k誘電体といったスペーサ材料など、電荷を捕獲する誘電体材料を含み得る。電荷トラップ層58はまた、単一層又は複数層例えば、ONO複合層などの何れであってもよく、化学気相成長プロセスによって形成され得る。図7を参照するに、その後、これらの層は、例えばパターニングされたフォトレジスト層などのマスク61を用いたエッチングプロセスによって、不所望な部分を除去するようにパターニングされ得る。その結果、基板のアクティブ領域56と2つのゲート52及び53の2つの対向する側壁との上に残存した誘電体層69が位置し、該残存した誘電体層69の上に、残存した電荷トラップ層58が位置し得る。必要に応じて、このエッチングプロセスにより、誘電体層69の別の一部及び電荷トラップ層58の別の一部が、スペーサとして機能するように2つのゲート52及び53の他の側壁上に、更に残存させられてもよい。これらのスペーサは必要に応じて従来からの技術を用いて別手法で形成されてもよいが、電荷格納ノード及びスペーサを1つのプロセスで形成することは好都合である。マスク61は除去される。図8を参照するに、その後、アクティブ領域の一対の所定のソース/ドレイン領域にドーパントを比較的高濃度で注入するために、例えばパターニングされたフォトレジスト層などのマスク76を用いてイオン注入74が実行される。マスク76は、アクティブ領域56の中央領域並びに2つのゲート52及び53とこれらの上の電荷トラップ層58とを、該ドーパントで注入されることから保護し、それにより、図9に示すように、一対のソース/ドレイン領域78及び79によって画成されたチャネル領域が形成される。その後、マスク76は除去される。図10を参照するに、電荷トラップ層58、ゲート及びアクティブ領域56を覆うように、基板51上に、コンタクトエッチング停止層contactetchstoplayer;CESL80が形成され得る。これは、従来からのプロセスを用いて形成され得る。図11を参照するに、その後、ソース/ドレイン領域78及び79にそれぞれ接触するように、コンタクト59がCESL80を貫通して形成され得る。図12-17は、本発明の他の一実施形態に従った不揮発性メモリ構造の製造方法を示している。図12-17の各々は、図3に示した直線CC’に沿った断面図と直線DD’に沿った断面図とを示している。この実施形態においては、第1のゲート62及び第2のゲート63の各々が部分的にアクティブ領域66の中央領域の側方部分と重なっており、図12-17の模式断面図はこの特徴を明瞭に示している。従って、図3に示した不揮発性メモリ構造60を製造する方法は、第1のゲート62及び第2のゲート63の各々が部分的にアクティブ領域66の中央領域の側方部分と重なるように形成されることを除いて、図2に示した不揮発性メモリ構造50を製造する方法と同様である。先ず、図12を参照するに、上述と同様に、基板51が設けられる。基板51は、アクティブ領域66を取り囲むアイソレーション構造54を含んでいる。アクティブ領域66内にはウェル57が形成され得る。第1のゲート62及び第2のゲート63が、アクティブ領域66の中央領域の脇に、互いに対向するように形成される。第1のゲート62及び第2のゲート63は各々、部分的にアクティブ領域66の中央領域と重なっており、第1のゲート62と第2のゲート63との間に間隙Gを形成している。図13を参照するに、その後、必要に応じて、アクティブ領域66及びゲート62、63を保護する例えばパターニングされたフォトレジスト層などのマスク68を用いてアクティブ領域66にドーパントを注入することによって、一対のLDD領域72及び73が形成される。マスク68は除去される。図14を参照するに、その後、例えば酸化物層などの誘電体層69と電荷トラップ層58とが形成される。また、下に位置する電荷トラップ層58及び誘電体層69を例えばエッチングによってパターニングするための、例えばパターニングされたフォトレジスト層などのマスク71が形成される。間隙Gは比較的狭くなり得るため、間隙G内の電荷トラップ層58の部分は比較的厚くなり得る。パターニングされた電荷トラップ層58及びパターニングされた誘電体層69は、図15に示すようなものである。少なくとも、このエッチングプロセスの後、電荷トラップ層58の一部及び誘電体層69の一部は、格納ノード機能を果たすよう、間隙G内の、アクティブ領域66の中央領域と第1のゲート62及び第2のゲート63の対向する側壁との上に残存している。誘電体層69及び電荷トラップ層58の別の部分が、スペーサとして機能するようにゲート62及び63の他の側壁上に、更に残存させられてもよい。第1のゲート62及び第2のゲート63の頂部も、誘電体層69及び電荷トラップ層58で覆われ得る。図16を参照するに、その後、アクティブ領域の一対の所定のソース/ドレイン領域にドーパントを比較的高濃度で注入するために、例えばパターニングされたフォトレジスト層などのマスク82を用いてイオン注入84が実行される。マスク82は、アクティブ領域66の中央領域の一部並びにゲート62及び63とこれらの上の電荷トラップ層58とを、該ドーパントで注入されることから保護し、それにより、図17に示すように、一対のソース/ドレイン領域78及び79が形成される。図17を参照するに、マスクを除去した後、更にCESL80が形成され、ソース/ドレイン領域78及び79にそれぞれ接触するように、コンタクト59がCESL80を貫通して形成され得る。以上の説明において、似通った参照符号は、図面中の同様あるいは同一の部分、領域又は要素を指し示している。理解されるように、図面は縮尺通りに描かれておらず、単に例示目的で提供されるものである。各構成要素の電気特性については、ソース/ドレイン領域がn型であるとき、LDD領域はn型であり且つウェルはp型であり、ソース/ドレイン領域がp型のときには、LDD領域はp型であり且つウェルはn型である。2つのゲート間の距離、ゲートとアクティブ領域との距離、並びにアクティブ領域、ゲート及びその他の構成要素の大きさは、要求に応じて設計されることができるが、製造プロセスにおける限界寸法に制約される。本発明に係る新たな不揮発性メモリ構造では、本発明に従った不揮発性メモリ構造内の電荷格納ノードは、2つのゲート及びドレインに例えば5Vといった電圧を印加し且つソースを接地することによってプログラムされることができる。故に、ソース領域からのチャネルホットエレクトロンが、ライナー誘電体の下のアクティブ領域の中央領域内のチャネル領域を通って進むことによって、電荷格納ノードに入り得る。電荷格納ノードを消去するには、2つのゲート及びドレインにそれぞれ例えば-5V及び5Vといった電圧が印加され、それにより、ドレインの位置のバンド間バンドツーバンド誘起ホットホール正孔が格納ノードに入って、トラップされた電子と結合し得る。なお、不揮発性メモリ構造がアレイ用途に使用されるとき、メモリセルを形成するために、不揮発性メモリ構造に加えて、選択トランジスタが付加される。選択トランジスタのプロセスは、標準CMOSプロセスに準拠したものであることが通常であるが、それに限られるものではない。当業者によって容易に認識されるように、本発明の教示を保持しながら、数多くの変更及び改変が為され得る。従って、以上の開示は、添付の請求項の範囲によってのみ限定されるものとして解釈されるべきである。本出願は、methodofmanufacturingnonvolatilememorydevice不揮発性メモリデバイスを製造する方法なるタイトルの2011年3月3日に出願した米国仮出願第61/449074号の利益を主張するものであり、その内容をここに援用する。