"第1パワー半導体素子と、前記第1パワー半導体素子に接続してアーム回路を形成する第2パワー半導体素子と、前記第1パワー半導体素子を駆動する第1素子駆動部、第1端子、および所定の場合に前記第1端子に異常信号を出力する異常信号出力部を備えた第1集積回路と、前記第2パワー半導体を駆動する第2素子駆動部、第2端子、および前記第2端子への前記異常信号の入力に応じて前記第2パワー半導体素子をオフとする遮断部を備えた第2集積回路と、を備えることを特徴とする半導体装置。前記第2集積回路は、前記第2パワー半導体素子の制御にかかる制御信号が入力される制御信号入力端子を備え、前記遮断部は、前記第2端子への前記異常信号の入力に応じて、前記制御信号入力端子に対する前記制御信号の入力にかかわらず、前記第2パワー半導体素子をオフとすることを特徴とする請求項1に記載の半導体装置。前記第1パワー半導体素子を3つ備え、前記第2パワー半導体素子を3つ備え、前記3つの第1パワー半導体素子と前記3つの第2パワー半導体素子とが1組ずつ直列接続した回路であって、前記3つの第1パワー半導体素子がローサイドであり前記3つの第2パワー半導体素子がハイサイドである三相インバータ回路を備え、前記第1集積回路は、前記第1パワー半導体素子をローサイドスイッチング素子として駆動する低耐圧集積回路であり、前記第2集積回路は、前記第2パワー半導体素子をハイサイドスイッチング素子として駆動する1つ又は複数の高耐圧集積回路であり、前記第1集積回路は、前記第1端子への前記異常信号の出力に応じて前記第1素子駆動部と前記第1パワー半導体素子との間の接続をオフとする遮断部をさらに備えることを特徴とする請求項1または2に記載の半導体装置。前記アーム回路において、前記第1パワー半導体素子がハイサイドスイッチング素子であり、前記第2パワー半導体素子がローサイドスイッチング素子であり、前記第1集積回路は、前記第1パワー半導体素子を駆動する高耐圧集積回路であり、前記第2集積回路は、前記第2パワー半導体素子を駆動する低耐圧集積回路であり、さらに、前記第2集積回路は、第3端子と、所定の場合に前記第3端子に異常信号を出力する第2異常信号出力部を備えた第2集積回路と、を備えることを特徴とする請求項1または2に記載の半導体装置。ケースを備え、前記第1パワー半導体素子、前記第2パワー半導体素子、前記第1集積回路、および前記第2集積回路が前記ケース内に収納され、前記ケース内に設けられ前記第1端子と前記第2端子とを電気的に接続する配線を、さらに備えることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。前記第1パワー半導体素子、前記第2パワー半導体素子、前記第1集積回路、および前記第2集積回路を封止するトランスファーモールド樹脂封止体を備え、前記第1端子又は前記第1端子と接続するリード端子が、前記トランスファーモールド樹脂封止体の外部に露出する露出部を備え、前記第2端子又は前記第2端子と接続するリード端子が、前記トランスファーモールド樹脂封止体の外部に露出する露出部を備えることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。前記異常信号出力部は、非異常時に前記第1端子をロー出力とし、異常時に前記第1端子をハイ出力とするものであることを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。上記従来の半導体装置は、一の駆動集積回路駆動ICを1つ以上のP側パワー半導体素子を駆動するために使用し、他の駆動集積回路駆動ICを1つ以上のN側パワー半導体素子を駆動するために使用するものである。一般に、P側パワー半導体素子を駆動する駆動ICには高耐圧ICHVICが用いられ、N側パワー半導体素子を駆動する駆動ICには低耐圧ICLVICが用いられる。上記従来の半導体装置では、LVICが、異常信号Fo信号を出力するためのFo信号出力用の回路および端子を備えている。LVICに搭載されたFo信号出力用の回路は、例えば、短絡や半導体装置内部の温度上昇、あるいは制御電源電圧の低下などの異常事態が発生した場合に、Fo信号を出力することができる。上記従来の半導体装置では、HVICが、異常信号Fo信号を出力するための回路および端子を備えていない。このような回路構成の場合、LVICのFo信号出力に応じてN側パワー半導体素子を遮断するという動作保護動作は可能であるものの、HVICと接続するP側パワー半導体素子の保護については直接的な措置がとられないこともありうる。HVICとLVICとが相互に独立している場合であって、かつ、LVICのFo信号出力に応じてHVICでなんらの措置もとられない場合には、LVIC側のFo信号出力にかかわらず、HVICに対するPMW信号の入力に応じてHVICがP側パワー半導体素子を駆動してしまうおそれがある。このような問題に対処するため、Fo信号を半導体装置の外部に出力することで、半導体装置の外部から、パワー半導体素子を保護するための保護動作を確保しようとする技術がある。例えば、上記従来の技術のうち第1従来技術にかかる、Fo信号を外部のマイコンへと送り、マイコンがインバータ回路に対する制御信号PWM信号の出力を停止する半導体装置がある。また、上記従来の技術のうち第2従来技術にかかる、Fo信号をIPMの外部に設けた保護装置に入力し、上アームの駆動回路及び下アームの駆動回路とIPMのGND端子近傍のGNDを短絡するという半導体装置もある。しかしながら、これらの従来技術は、いずれもFo信号に応じた保護動作の実現を外部の装置マイコン、保護装置に頼るものである。例えばマイコンに保護動作の実現を頼ろうとしても、ユーザによるマイコンプログラムの内容によってはFo出力時に制御信号PWM信号の停止が行われない場合も考えられる。その場合には、Fo信号が出力されているにもかかわらずパワー半導体素子の遮断措置が的確に行われないという事態が生じる等の懸念がある。このように、従来の技術には、パワー半導体素子の保護を確保する観点からIPM自体の保護機能を高めるという点で、未だ改善の余地があった。本発明は、上述のような課題を解決するためになされたもので、パワー半導体素子の保護を確保できるように改善された半導体装置を提供することを目的とする。本発明の他の目的および利点は以下の記載から明らかとなるであろう。第1の発明は、上記の課題を解決するため、半導体装置であって、第1パワー半導体素子と、前記第1パワー半導体素子に接続してアーム回路を形成する第2パワー半導体素子と、前記第1パワー半導体素子を駆動する第1素子駆動部、第1端子、および所定の場合に前記第1端子に異常信号を出力する異常信号出力部を備えた第1集積回路と、前記第2パワー半導体を駆動する第2素子駆動部、第2端子、および前記第2端子への前記異常信号の入力に応じて前記第2パワー半導体素子をオフとする遮断部を備えた第2集積回路と、を備えることを特徴とする。また、第2の発明は、上記第1の発明において、前記アーム回路において、前記第1パワー半導体素子がハイサイドスイッチング素子であり、前記第2パワー半導体素子がローサイドスイッチング素子であり、前記第1集積回路は、前記第1パワー半導体素子を駆動する高耐圧集積回路であり、前記第2集積回路は、前記第2パワー半導体素子を駆動する低耐圧集積回路であり、さらに、前記第2集積回路は、第3端子と、所定の場合に前記第3端子に異常信号を出力する第2異常信号出力部を備えた第2集積回路と、を備えることを特徴とする。第1の発明によれば、第1集積回路から第2端子への異常信号の入力に応じて、その信号を受け取った第2集積回路が第2パワー半導体素子を遮断ターンオフすることができる。これによりパワー半導体素子の保護を確保することができる。第2の発明によれば、異常信号を出力する機能を第2集積回路にも設けて、第2集積回路が第1集積回路の異常検出をも行うことができるようにした。第1集積回路と第2集積回路との間で相互に異常時の保護動作を実現することができるので、第1パワー半導体素子と第2パワー半導体素子のすべてについて必要に応じた遮断措置が可能となり、パワー半導体素子保護を確保することができる。実施の形態1.[実施の形態1の構成]パワー半導体素子および回路構成図1は、本発明の実施の形態1にかかる半導体装置10の構成を示す図である。半導体装置10は、いわゆるインテリジェントパワーモジュールIntelligentPowerModule、IPMであり、その内部にパワー半導体素子12a~12fを備えている。パワー半導体素子12a~12fは、それぞれ、IGBTInsulatedGateBipolarTransistorである。またパワー半導体素子12a~12fにはそれぞれフリーホイールダイオードが備えられている。図1に示すように、パワー半導体素子12a、12b、12cとパワー半導体素子12d、12e、12fとがそれぞれ1組ずつ直列接続した回路が構成されている。パワー半導体素子12a、12b、12cは、それぞれ、ハイサイドスイッチング素子上アームとも称されるを構成するスイッチング素子として機能する。パワー半導体素子12d、12e、12fは、それぞれ、ローサイドスイッチング素子下アームとも称されるを構成するスイッチング素子として機能する。以下、1つの上アームのパワー半導体素子と1つの下アームのパワー半導体素子とからなる回路を、便宜上、アーム回路と称す。従って、図1の回路図上からわかるように、半導体装置10内部には、3つのアーム回路が設けられている。これらのアーム回路は、そのハイサイド側のパワー半導体素子12a、12b、12cがP側プラス電位の配線2に接続している。また、これらのアーム回路は、そのローサイド側のパワー半導体素子12d、12e、12fが、シャント抵抗48を介して、N側グランドの配線4に接続している。半導体装置10の内部の回路は、より具体的には、三相インバータ回路を構成している。三相インバータ回路は、N側パワー半導体素子を3つ備え、P側パワー半導体素子を3つ備え、かつ、3つのN側パワー半導体素子と3つのP側パワー半導体素子とが1組ずつ直列接続して3本のアーム回路が形成されたものである。すなわち、半導体装置10は、3つのN側パワー半導体素子と3つのP側パワー半導体素子とが1組ずつ直列接続することで3本のアーム回路が形成された、三相インバータ回路を備えている。半導体装置10では、パワー半導体素子12aとパワー半導体素子12dとの間に設けた端子図示せずからW相出力を取り出すことができ、パワー半導体素子12bとパワー半導体素子12eとの間に設けた端子図示せずからV相出力を取り出すことができ、パワー半導体素子12cとパワー半導体素子12fとの間に設けた端子図示せずからU相出力を取り出すことができる。駆動ICおよびMCU半導体装置10には、HVIC20およびLVIC30が設けられている。HVIC20は、高耐圧ICHighVoltageICであり、ハイサイド側にあるパワー半導体素子12a、12b、12cを駆動する集積回路である。LVIC30は、低耐圧ICLowVoltageICであり、ローサイド側にあるパワー半導体素子12d、12e、12fを駆動する集積回路である。HVIC20とLVIC30は、互いに独立な駆動ICである。つまり、HVIC20が入力信号を受けてその入力信号に従ってパワー半導体素子12a、12b、12cに駆動信号を与えるという回路動作と、LVIC30が入力信号を受けてその入力信号に従ってパワー半導体素子12d、12e、12fに駆動信号を与えるという回路動作とは、互いに独立なものである。図1では接続関係を省略しているが、HVIC20は3つの出力端子を備えており、この3つの出力端子がパワー半導体素子12a、12b、12cのそれぞれのゲートと接続している。LVIC30とパワー半導体素子12d、12e、12fの接続も同様である。図示しないが、半導体装置10は、外部のマイコンマイクロコントロールユニット、MicroControllerUnit、MCUに接続している。図1では、配線23が、図1の紙面左側に位置する図示しないマイコンMCUと、HVIC20の信号入力端子とを接続する。HVIC20は、配線23を介して、マイコンからの制御信号PWM信号、pulsewidthmodulationを受け取ることができる。HVIC20は、パワー半導体素子12a、12b、12cの駆動をする素子駆動部を備えている。HVIC20の素子駆動部は、PWM信号に従って、パワー半導体素子12a、12b、12cの駆動ターンオン、ターンオフをするための駆動信号駆動電圧を出力する。一方、図1では、配線25が、図1の紙面左側に位置する図示しないマイコンMCUと、LVIC30の信号入力端子とを接続する。LVIC30は、配線25を介して、マイコンからの制御信号PWM信号を受け取ることができる。LVIC30も、HVIC20と同様に、パワー半導体素子12d、12e、12fの駆動をする素子駆動部を備えている。LVIC30の素子駆動部は、PWM信号に従って、パワー半導体素子12d、12e、12fを駆動ターンオン、ターンオフするための駆動信号駆動電圧を出力する。なお、図1では、便宜上、配線23、25を一本の線で表しているが、実際には、パワー半導体素子12a~12fについて別々に入力信号を与えるために、パワー半導体素子12の数の分だけ入力信号用の配線が設けられてそれぞれがマイコンと接続しているものとする。LVIC30は、Fo出力端子と、このFo出力端子と接続する異常信号出力部とを内蔵している。Fo出力端子は、異常信号出力部からのFoFaultOut信号が出力される端子である。異常信号出力部は、LVICに搭載されたFo信号出力用の回路である。この異常信号出力部は、所定の条件が成立した場合例えば、短絡や半導体装置10内部の温度上昇、あるいは制御電源電圧の所定値以下への低下UV、UnderVoltageなどの異常事態を検出した場合に、Fo信号を出力することができる。この種の異常検出を行うための技術は、電流値や電圧値の検出回路や過熱を検出する回路によるもの等、種々の技術がすでに公知である。従って、ここでは説明を省略する。Fo出力端子は、配線24を介して、マイコンMCUに接続している。マイコンは、配線24の信号に基づいて、LVIC30のFo信号の有無、ひいては半導体装置10の異常の有無を検知することができる。配線24は、プルアップ抵抗42を介して、5V電源に接続している。これにより、実施の形態1では、配線24上の信号が、通常時にハイHi出力となり,Fo出力時にローLo出力となる。LVIC30は、Fo信号の出力と同時に、次に述べる保護動作を行う保護機能も備えている。この保護機能は、Fo信号の出力がなされた場合には、配線25を介してPWM信号の入力があったとしても、パワー半導体素子12d、12e、12f言い換えれば、N側のIGBT群を遮断強制的オフ状態とするものである。これにより、Fo信号が出力されるような異常事態発生時に、パワー半導体素子12d、12e、12fの保護を確保することができる。HVIC20は、Fo入力端子図1においてFo-inと表示を備えている。このFo入力端子は、配線26を介して、配線24と接続している。この接続により、LVIC30においてFo信号が出力された場合には、そのFo信号を、HVIC20のFo入力端子Fo-inへと入力することができる。HVIC20は、Fo入力端子へのFo信号の入力に応じて、パワー半導体素子12a、12b、12cをターンオフ遮断する遮断部を備えている。この遮断部は、上述したLVIC30がパワー半導体素子12を保護する保護機能と、同様の機能を有している。HVIC20およびLVIC30は、それぞれ、GND端子を備えている。各々のGND端子は、図1の回路図上におけるGNDの文字を示した位置で配線4と接続している。LVIC30は、電流検出端子を備えている。電流検出端子は、図1の回路図上におけるIdetの文字を示した位置で、キャパシタ44の一方の端子と接続している。このキャパシタ44の他方の端子は配線4と接続しており、キャパシタ44を介して電流検出端子が配線4に接続している。また、LVIC30の電流検出端子とキャパシタ44との間には、抵抗46の一方の端子が接続している。この抵抗46の他方の端子は、パワー半導体素子12dとシャント抵抗48との間に接続している。HVIC20およびLVIC30は、配線40を介して、15Vの電源に接続している。図示しないが、半導体装置10のケースには、外部においてこの15V電源との接続を得るための端子が備えられている。ケース半導体装置10は、ケース内に上記各構成を備えているものとする。このケースは特に図示しないが、ちょうど図1における半導体装置10の破線により便宜上ケースを表す。パワー半導体素子12a~12f、HVIC20、LVIC30は、それらの接続配線が作成された基板図示せずの上に半田付け等により固定されている。この基板と、外部接続用の端子とが、ケースに固定され、蓋が取り付けられることで、半導体装置10が形成されている。なお、本発明は必ずしもケース型のパワー半導体モジュールに限られるものではなく、パワー半導体素子12a~12f等の構成をバスバーに固定したものをモールド樹脂で封止した、いわゆるトランスファーモールド型パワーモジュールであってもよい。[実施の形態1の効果]上述した実施の形態1にかかる半導体装置10によれば、LVIC30からFo入力端子への異常信号の入力に応じて、その信号を受け取ったHVIC20がパワー半導体素子12a、12bおよび12cをオフとすることができる。HVIC20およびLVIC30が、マイコン側からのPWM信号の入力にかかわらず、一律に、それぞれが駆動すべきパワー半導体素子12をターンオフ遮断することができる。従って、マイコンがPWM信号の供給を停止しない場合や、配線24を介してマイコンがFo信号を取得しそれがPWM信号停止に反映されるまで一定時間が必要な場合であっても、Fo信号の発生に応じて速やかにパワー半導体素子12a~12fの動作ひいては半導体装置10の動作を遮断することができる。これによりアーム短絡を確実に防止し、パワー半導体素子12の保護を確保することができる。高電位側p側と低電位側n側のパワーデバイスが同時にオンしたとき、主電源はこれら二つの素子で短絡される。この現象をアーム短絡という。つまり、実施の形態1では、例えばパワー半導体素子12aとパワー半導体素子12dとが同時にオンした場合、配線2側と配線4側正確には、シャント抵抗48の一端とが短絡される。このようなアーム短絡は素子破壊、大電流などの問題を生じさせるため、確実に防止すべきものである。実施の形態1に対する比較例ここで、比較例を用いて、実施の形態1にかかる半導体装置10の効果を説明する。図7は、実施の形態1に対する比較例にかかる半導体装置1010の構成を示す図である。比較例にかかる半導体装置1010は、HVIC20がHVIC1020に置き換えられている点、およびHVIC1020にはFo入力端子が備えられていない点を除き、実施の形態1にかかる半導体装置10と同じ構成を備えている。この比較例の半導体装置1010においては、半導体装置10と同様に、異常時にはLVIC30においてFo信号が出力される。このFo信号に応じて、配線25を介してPWM信号の入力があったとしても、パワー半導体素子12d、12e、12fをターンオフ遮断する。一方、実施の形態1で述べたようにHVIC20とLVIC30とが互いに独立して動作するのと同様に、HVIC1020とLVIC30とが独立している。HVIC1020は、LVIC30のFo信号の有無を直接に検知することができないし、そのような検知に備えた特別の機能パワー半導体素子12を遮断する遮断部も有していない。そうすると、Fo信号が発生しているにもかかわらず、配線23を介してHVIC1020にPWM信号が入力されることによりHVIC1020がパワー半導体素子12a、12b、12cを駆動可能な状況がつくりだされてしまう。HVIC20とは異なり、HVIC1020には、Fo入力端子および遮断部が無いからである。仮に、Fo信号出力時つまり異常発生時にPWM信号が停止されないことに起因して、あるいは、何らかの事情でPWM信号の停止が遅れたことに起因して、パワー半導体素子12a、12b、12cP側のIGBTが動作し続けることとなったとする。そうすると、例えば、パワー半導体素子12d、12e、12fN側のIGBTが破壊してショートした場合には、パワー半導体素子12a、12b、12cP側のIGBTがオンするとアーム短絡が発生してしまう。アーム短絡の結果、パワー半導体素子12a、12b、12cP側のIGBTも破壊され、大電流が流れる事態が生じてしまう。この点、実施の形態1によれば、Fo信号の発生に応じて、HVIC20およびLVIC30が直ちにパワー半導体素子12をターンオフ遮断することが可能となる。従って、アーム短絡を確実に防止することができる。なお、上述した実施の形態1においては、パワー半導体素子12d、12e、12fが、本願明細書の課題を解決するための手段に記載した前記第1の発明における第1パワー半導体素子に、パワー半導体素子12a、12b、12cが、前記第1の発明における第2パワー半導体素子に、LVIC30が、前記第1の発明における第1集積回路に、LVIC30のFo出力端子が、前記第1の発明における第1端子に、HVIC20が、前記第1の発明における第2集積回路に、Fo入力端子Fo-inが、前記第1の発明における第2端子に、それぞれ相当している。実施の形態2.図2は、本発明の実施の形態2にかかる半導体装置110の構成を示す図である。図2は、実施の形態2にかかる半導体装置110において、実施の形態1にかかる半導体装置10との回路上の相違点を部分的に示す拡大図である。パワー半導体素子12等の、半導体装置10と同様の構成については、便宜上、図示を省略している。半導体装置110は、パワー半導体素子12a~12f、HVIC20およびLVIC30を内部に収納封止するトランスファーモールド樹脂封止体を備えている。図示しないが、パワー半導体素子12が取り付けられるリードフレームや、ボンディングワイヤ、ヒートシンク等もあわせてモールド樹脂で封止されている。この点は、実施の形態1において半導体装置10がケース内に各種構成を搭載したのとは相違している。HVIC20のFo入力端子Fo-inは、リード端子27と接続している。リード端子27は、トランスファーモールド樹脂封止体符号110の破線の外部に露出する露出部を備えている。また、LVIC30についても、Fo出力端子が、リード端子図では特に明記せずを介して配線24と接続している。配線24と接続するためのこのリード端子も、トランスファーモールド樹脂封止体の外部に露出する露出部を備えている。図2において、リード端子27と配線24との間を結ぶ破線111は、ユーザの基板に形成される配線を示している。ユーザの基板とは、すなわち、ユーザが半導体装置10パワーモジュールを用いて所望のシステムを構築する際に、半導体装置10の電気的接続用に用いられる回路基板である。トランスファーモールド構造において、内部でHVIC20、LVIC30の間の配線が確保できない場合がある。これに対処するため、実施の形態2にかかる半導体装置110では、ユーザの基板において接続できるように、リード端子27を設けた。また、U、V、Wの出力が地絡した場合の保護などを行う際に、配線111を無くしてリード端子27が配線24から分離した状態において、マイコンMCUから、HVIC20側のFo入力端子へと信号入力Fo信号に相当するロー信号を行うことができる。これによって、パワー半導体素子12a、12b、12cP側IGBTのみを対象にして、遮断保護を行うこともできる。なお、上記の実施の形態2では、特にトランスファーモールド型パワーモジュールについて説明したが、本発明はこれに限られない。実施の形態2にかかるリード端子27を、ケース型の半導体装置半導体装置10に設けても良い。なお、上記の実施の形態2はリード端子27がトランスファーモールド樹脂封止体の外部に露出するものであるが、仮に駆動ICのFo端子をリード端子を介さずに直接にトランスファーモールド樹脂封止体の外部に露出させた場合にも同様の目的を達することができる。従って、このような実施形態も、実施の形態2の変形例として、本発明の一形態に該当する。実施の形態3.図3は、本発明の実施の形態3にかかる半導体装置210の構成を示す図である。半導体装置210は、下記の2つの点で半導体装置10と相違している。1HVIC20およびLVIC30に代えて、HVIC120およびLVIC130を備えている点2プルアップ抵抗42および5V電源を、備えていない点これらの点以外については、半導体装置210は、実施の形態1にかかる半導体装置10と同様の構成を備えている。LVIC130は、Fo出力端子へのFo信号を出力する回路のロジックが、LVIC30とは異なっている。LVIC130は、Fo出力端子に対して、通常時非異常時にはローLo出力を発し、異常時Fo信号出力時にはハイHi出力を発するものである。これに応じて、HVIC120は、Fo入力端子にハイ信号が入力されたときに、保護動作パワー半導体素子12a、12b、12cの遮断が行われる。これにより、5/15Vなどへのプルアップが不要となる。従って、5/15Vなどへのプルアップをした場合に、電源電圧が低下したときにFo信号出力があったと誤って検出してしまうことを、防止することができる。実施の形態4.図4は、本発明の実施の形態4にかかる半導体装置310の構成を示す図である。図4は、実施の形態4にかかる半導体装置310において、実施の形態3にかかる半導体装置210との回路上の相違点を部分的に示す拡大図である。パワー半導体素子12等の、半導体装置10と同様の構成については、便宜上、図示を省略している。実施の形態4は、実施の形態3にかかる半導体装置210に対して、実施の形態2に記載した技術的思想リード端子27の設置を適用するものである。半導体装置310は、パワー半導体素子12a~12f、HVIC20およびLVIC30を内部に収納封止するトランスファーモールド樹脂封止体を備えている。図示しないが、実施の形態4においても、実施の形態2と同様に、リードフレーム等があわせてモールド樹脂で封止されている。この点は、実施の形態3において半導体装置210がケース内に各種構成を搭載したのとは相違している。HVIC120のFo入力端子Fo-inは、リード端子127と接続している。リード端子127は、トランスファーモールド樹脂封止体符号310の破線の外部に露出する露出部を備えている。また、LVIC130についても、Fo出力端子が、リード端子図では特に明記せずを介して配線24と接続している。配線24と接続するためのこのリード端子も、トランスファーモールド樹脂封止体の外部に露出する露出部を備えている。図4において、リード端子127と配線124との間を結ぶ破線111は、ユーザの基板に形成される配線を示している。実施の形態4においても、実施の形態2と同様に、実施の形態4にかかる半導体装置310では、ユーザの基板において接続できるように、リード端子127を設けたものである。また、実施の形態4でも、実施の形態2にかかる半導体装置110と同様に、U、V、Wの出力が地絡した場合の保護などを行う際に、パワー半導体素子12a、12b、12cP側IGBTのみを対象にして、遮断保護を行ってもよい。なお、実施の形態2と同様に、実施の形態4にかかるリード端子127を、ケース型の半導体装置半導体装置310に設けても良い。実施の形態5.図5は、本発明の実施の形態5にかかる半導体装置410の構成を示す図である。半導体装置410は、HVIC20およびLVIC30に代えて、HVIC420およびLVIC430を備えている点で、半導体装置10と相違している。この点を除き、半導体装置410は、半導体装置10と同様の構成を備えている。実施の形態1においてHVIC20はFo入力端子Fo-inを備えていたが、実施の形態5ではHVIC420がFo出力端子を備えている。また、実施の形態1においてLVIC30はFo出力端子のみを備えていたが、実施の形態5ではLVIC430がFo出力端子およびFo入力端子Fo-inを備えている。HVIC420およびLVIC430は、ともに、Fo信号を出力するための回路異常信号出力部を備えている。また、LVIC430は、実施の形態1でHVIC20が備えていた遮断部Fo信号の入力に応じてパワー半導体素子12を遮断する回路を備えている。実施の形態5においては、HVIC420のFo出力端子が、配線426を介して、LVIC430のFo入力端子と接続する。また、LVIC430のFo出力端子は、実施の形態1と同様に配線24を介してマイコンMCUと接続する。配線426は、半導体装置410のケース内図5の破線内部に、例えば基板上の配線やワイヤ等として設けられている。上記のように、実施の形態5によれば、HVIC420とLVIC430のそれぞれに、異常時のFo出力端子および異常信号出力部が設けられている。LVIC430で異常検出Fo信号出力があった場合だけでなく、HVIC420側において異常短絡の発生、電圧低下UVの発生、温度保護機能が動作したとき等に、LVIC430でもそのHVIC420の異常を検出することができる。さらに、LVIC430が備える遮断部が、HVIC420からFo入力端子Fo-inへのFo信号の入力に応じて、パワー半導体素子12d、12e、12fの遮断を行うことができる。以上のとおり、実施の形態5にかかる半導体装置410によれば、Fo信号を出力する機能をHVIC420に設けて、LVIC430がHVIC420の異常検出を行うことができるようにした。従って、パワー半導体素子12a~12fのすべてについて、必要に応じた遮断措置が可能となり、パワー半導体素子12a~12fの保護を確保することができる。なお、上述した実施の形態5においては、パワー半導体素子12a、12b、12cが、本願明細書の課題を解決するための手段に記載した前記第2の発明における第1パワー半導体素子に、パワー半導体素子12d、12e、12fが、前記第2の発明における第2パワー半導体素子に、HVIC420が、前記第2の発明における第1集積回路に、LVIC430が、前記第2の発明における第2集積回路に、LVIC430のFo出力端子が、前記第2の発明における第3端子に、それぞれ相当している。なお、実施の形態5に対して、実施の形態3にかかる技術Fo出力端子へのFo信号を出力する回路のロジックを、Fo出力端子に対して、通常時非異常時にはローLo出力を発し、異常時Fo信号出力時にはハイHi出力を発するように構築するを用いても良い。実施の形態6図6は、本発明の実施の形態6にかかる半導体装置510の構成を示す図である。図6は、実施の形態6にかかる半導体装置510において、実施の形態5にかかる半導体装置410との回路上の相違点を部分的に示す拡大図である。パワー半導体素子12等の、半導体装置410と同様の構成については、便宜上、図示を省略している。実施の形態6は、実施の形態5にかかる半導体装置410に対して、実施の形態2に記載した技術的思想リード端子27の設置を、応用するものである。半導体装置510は、パワー半導体素子12a~12f、HVIC20およびLVIC30を内部に収納封止するトランスファーモールド樹脂封止体を備えている。図示しないが、実施の形態6においても、実施の形態2と同様に、リードフレーム等があわせてモールド樹脂で封止されている。HVIC420のFo出力端子は、リード端子227と接続している。リード端子227は、トランスファーモールド樹脂封止体符号510の破線の外部に露出する露出部を備えている。LVIC430のFo入力端子Fo-inは、リード端子228と接続している。リード端子228も、トランスファーモールド樹脂封止体符号510の破線の外部に露出する露出部を備えている。また、LVIC430のFo出力端子も、リード端子図では特に明記せずを介して配線24と接続している。配線24と接続するためのこのリード端子も、トランスファーモールド樹脂封止体の外部に露出する露出部を備えている。図6において、リード端子227とリード端子228との間を結ぶ破線511は、ユーザの基板に形成される配線を示している。実施の形態6においても、実施の形態2と同様の考え方に基づいて、実施の形態6にかかる半導体装置510では、ユーザの基板において接続できるように、リード端子227および228を設けたものである。実施の形態6でも、実施の形態2にかかる半導体装置110と同様に、U、V、Wの出力が地絡した場合の保護などを行う際に、パワー半導体素子12a、12b、12cP側IGBTのみを対象にして、遮断保護を行ってもよい。なお、実施の形態6にかかるリード端子227やリード端子228を、ケース型の半導体装置半導体装置510に設けても良い。なお、実施の形態6において、さらに、HVIC420側にもFo入力端子Fo-inを設けて、その内部に遮断部を設けてもよい。つまり、HVIC420およびLVIC430が、ともに、Fo出力端子、Fo入力端子Fo-in、異常信号発生部および遮断部を備えるものであってもよい。そして、HVIC420のFo出力端子とLVIC430のFo入力端子とを接続し、かつ、HVIC420のFo入力端子とLVIC430のFo出力端子とを接続してもよい。このような構成によれば、HVIC420とLVIC430の少なくとも一方でFo信号が出力された場合に、その両方について遮断部によるパワー半導体素子12の遮断を迅速かつ確実に実行することができる。なお、本発明は、実施の形態1乃至6において説明した具体的構造や図1乃至6に回路図として示した具体的回路のみに限定的に解釈されるべきではない。実施の形態1乃至6は本発明の好適な実施の一例ではあるが、その範囲を限定するものではなく本発明の要旨を逸脱しない範囲において種々変形実施可能である。例えば、パワー半導体素子12としては、IGBTに限定されず、MOSFET等の各種のパワー半導体素子を用いてもよい。例えば、図1乃至6ではHVIC20を1つのブロックとして図示しているが、本発明はこれに限られるものではない。例えば、具体的な製品仕様によっては、パワー半導体素子12a、12b、12cについて1つずつ個別にHVICを設けた半導体装置であってもよい。パワー半導体素子12a、12b、12cについて1つずつ個別のHVICを備えた半導体装置であれば、各HVICの入力信号用の配線は1本1つのパワー半導体素子につき1本としてもよい。また、実施の形態1乃至6では、三相インバータ回路を前提としたが、本発明の適用対象は必ずしも三相インバータに限られない。アーム回路を少なくとも1つ有する半導体装置に対しては、本発明を適用することでパワー半導体素子の保護を適切に図ることができるため、本発明を適用する実益があるからである。アーム回路における上アームP側パワー半導体素子と下アームN側パワー半導体素子とを、それぞれ個別の回路で駆動する半導体装置典型的には、HVICやLVICといった2つの駆動ICを有する半導体装置に対して、本発明を適用することができる。なお、パワー半導体素子12a~12fは、Siパワー半導体素子、SiCパワー半導体素子、または、珪素Si以外の各種の化合物半導体材料を用いたパワー半導体素子であっても良い。珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成してもよい。ワイドバンドギャップ半導体としては、例えば、炭化珪素SiC、窒化ガリウム系材料又はダイヤモンドがある。このようなワイドバンドギャップ半導体によって形成されたスイッチング素子やダイオード素子は、耐電圧性が高く、許容電流密度も高いため、スイッチング素子やダイオード素子の小型化が可能であり、これら小型化されたスイッチング素子やダイオード素子を用いることにより、これらの素子を組み込んだ半導体モジュールの小型化が可能となる。また耐熱性も高いため、ヒートシンクの放熱フィンの小型化や、水冷部の空冷化が可能であるので、それらの構成を含む半導体モジュールについて一層の小型化が可能になる。更に電力損失が低いため、スイッチング素子やダイオード素子の高効率化が可能であり、ひいては半導体モジュールの高効率化が可能になる。なお、その場合には、スイッチング素子パワー半導体素子12やダイオード素子フリーホイールダイオードの両方がワイドバンドギャップ半導体によって形成されていることが望ましいが、いずれか一方の素子がワイドバンドギャップ半導体によって形成されていてもよい。なお、上記実施の形態1乃至6は、各実施形態の趣旨を逸脱しない範囲で、相互に組み合わせて用いても良い。それぞれの実施の形態に変形例として記載した構成についても、その実施の形態の趣旨を逸脱しない範囲で、他の実施の形態と組み合わせて用いても良い。"