半導体基板と、前記半導体基板上に設けられた第1及び第2のコンタクトプラグと、前記第1のコンタクトプラグに接する第1のビットライン及び前記第2のコンタクトプラグ上に設けられた第2のビットラインと、を備えた半導体記憶装置であって、前記第1のコンタクトプラグは、前記第1のビットラインの上面と接し、かつ前記第2のビットラインと電気的に絶縁しており、前記第2のビットラインの底面の高さは、前記第1のビットラインの上面よりも高いことを特徴とする半導体記憶装置。前記第1のコンタクトプラグは、さらに前記第1のビットラインの側面と接していることを特徴とする請求項1に記載の半導体記憶装置。前記第1及び第2のコンタクトプラグが、それぞれ第2の方向に周期的に配置され、前記第1のコンタクトプラグと前記第2のコンタクトプラグとは、第1の方向にずれており、前記第1のコンタクトプラグ及び前記第2のコンタクトプラグは千鳥状に配置されていることを特徴とする請求項1又は請求項2に記載の半導体記憶装置。前記第1のビットラインの断面形状は、実質的直角形状であることを特徴とする請求項1乃至請求項3のいずれか1項に記載の半導体記憶装置。半導体基板上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、前記第2の絶縁膜を加工し、第1の配線溝を形成する工程と、前記第1の配線溝に第1のビットラインを形成する工程と、前記第2の絶縁膜及び前記第1のビットライン上に第3の絶縁膜を形成する工程と、前記第3の絶縁膜、前記第2の絶縁膜及び前記第1の絶縁膜を加工し、第1及び第2のコンタクトホールを形成する工程であって、前記第1のコンタクトホールにおいて前記第1のビットラインの上面を露出させる工程と、前記第1のコンタクトホールに第1のコンタクトプラグ及び前記第2のコンタクトホールに第2のコンタクトプラグを埋め込む工程と、前記第3の絶縁膜、前記第1及び第2コンタクトプラグ上に第4の絶縁膜を形成する工程と、前記第4の絶縁膜を加工し、前記第2のコンタクトプラグ上に第2の配線溝を形成する工程と、前記第2の配線溝に第2のビットラインを形成する工程と、を備えた半導体記憶装置の製造方法。前記第1及び第2のコンタクトホールが、それぞれ第2の方向に周期的に形成され、前記第1のコンタクトホールと前記第2のコンタクトホールとは、第1の方向にずれており、前記第1のコンタクトホール及び前記第2のコンタクトホールは千鳥状に形成されていることを特徴とする請求項5に記載の半導体記憶装置の製造方法。本発明が解決しようとする課題は、2層構造のビットライン配線において、製造工程を減少することができる半導体記憶装置及びその製造方法を提供することである。実施形態に係る半導体記憶装置は、半導体基板を持つ。前記半導体基板上に第1及び第2のコンタクトプラグが設けられる。前記第1のコンタクトプラグに接する第1のビットラインが設けられ、前記第2のコンタクトプラグ上には第2のビットラインが設けられる。前記第1のコンタクトプラグは、前記第1のビットラインの上面と接し、かつ前記第2のビットラインと電気的に絶縁しており、前記第2のビットラインの底面の高さは、前記第1のビットラインの上面よりも高い。以下、本発明の実施形態について図面を参照しながら説明する。図1は本実施形態に係る半導体記憶装置におけるビットライン配線の平面図を示す。図2は、本実施形態に係る半導体記憶装置を示す断面図であり、図2aは図1においてA-A’に沿った断面図を示し、図2bは図1においてB-B’に沿った断面図を示す。図1及び図2のように、ソース側のセレクトゲートSGS及びドレイン側のセレクトゲートSGDが設けられ、セレクトゲートSGSとセレクトゲートSGDとの間にはメモリセルが設けられる。半導体基板1に、後述する第1のコンタクトプラグ7を介して接続された第1のビットラインBL1、及び後述する第2のコンタクトプラグ9を介して接続された第2のビットラインBL2は、第2の方向と略垂直である第1の方向に延伸している。第1の方向とは、第2のビットラインBL2が延伸する方向をいう。また、第2の方向とは、図1における平面図内において、第1の方向に略垂直な方向をいう。図1の平面図におけるA-A’に沿った場所において、例えば第1のビットラインBL1及び第2のビットラインBL2は、第2の方向に交互に設けられている。図1の平面図に置けるA-A’に沿い、第1のビットラインBL1と第1のコンタクトホールCH1とが交わる場所において、第1のビットラインBL1は、第1のコンタクトホールCH1上面における径の略半分ほど第2の方向にずれている。第1のコンタクトホールCH1及び第2のコンタクトホールCH2は、半導体基板1の表面に設けられるソース層図示なし又はドレイン層図示なしに接続するものであり、図1は、例えばドレイン層に接続する第1のコンタクトホールCH1及び第2のコンタクトホールCH2を示している。図1の平面図におけるB-B’に沿った場所では、例えば第1のビットラインBL1及び第2のビットラインBL2は、第2の方向に交互に設けられるものである。第1のビットラインBL1と第2のビットラインBL2とは電気的に絶縁されており、図2のように、第2のビットラインBL2の底面の高さは、第1のビットラインBL1の上面よりも高い。すなわち、第1のビットラインBL1が下層配線であり、第2のビットラインBL2が上層配線である2層配線構造が設けられている。図2のように、半導体基板1上に、第1の層間絶縁膜2が設けられている。第1の層間絶縁膜2は、例えばTEOS膜、BPSG膜、又はシリコン酸化膜が用いられる。第1の層間絶縁膜2上には、第1のストッパ膜3が設けられる。第1のストッパ膜3は、後述する第1のビットラインBL1を形成するための第1の配線溝12を形成する際に、エッチングを停止させるために用いられるものである。第1のストッパ膜3は、第1の層間絶縁膜2とRIEエッチングの選択比が異なる材料が用いられ、例えばシリコン窒化膜が用いられる。第1のストッパ膜3上には、第2の層間絶縁膜4が設けられる。第2の層間絶縁膜4には、第1の層間絶縁膜2と同様に、例えばTEOS膜、BPSG膜、又はシリコン酸化膜が用いられる。第1のストッパ膜3及び第2の層間絶縁膜4中であって、第1の層間絶縁膜2上には、第1の方向に延伸する第1のビットラインBL1が設けられる。第1のビットラインBL1は、図1の平面図に置けるA-A’に沿った場所であって、第1のビットラインBL1と第1のコンタクトプラグ7とが交わる場所においては、第1のビットラインBL1は、図1のB-B’に沿った場所に比べて、第1のコンタクトホールCH1上面における径の略半分ほど第2の方向にずれている。なお、このずれ幅は、第1のコンタクトホールCH1上面における径のサイズより大きくずれなければよく、第1のコンタクトホールCH1上面における径の略半分に限らない。第1のビットラインBL1は、第2の方向に周期的に設けられる。第1のコンタクトホールCH1上面における径とは、上面の形状が例えば円形状である場合には直径を意味し、楕円形状である場合には、中心を通り、かつ第2の方向上の両端点を結ぶ線分の長さを意味する。第1のビットラインBL1がテーパー形状である場合には、第1のコンタクトホールCH1を形成する際に、第1のビットラインBL1がマスクとなり、第1のビットラインBL1の側面に接する第1のストッパ膜3及び第2の層間絶縁膜4がエッチングされない場合がある。したがって、第1のビットラインBL1の断面形状は、第1のストッパ膜3及び第2の層間絶縁膜4と接する部分が、テーパー形状でなく、傾斜が少ない実質的直角形状の方が望ましく、完全に直角形状の方がより望ましい。実質的直角形状は、第1の層間絶縁膜2と第1のビットラインBL1との界面と第1のビットラインBL1の側面とのなす鋭角であるテーパー角が85度以上であることを意味する。第1のビットラインBL1は、例えば第1の方向に延伸する配線層5aの底面及び側面をバリアメタル膜5bで覆ったものである。この配線層5aには、例えばCu層が用いられ、バリアメタル膜5bには、例えば、Ti、TiN等を用いた単層膜やTi及びTiNを用いた積層膜等の導電膜が用いられる。第1のビットラインBL1及び第2の層間絶縁膜4上には、第2のストッパ膜6が設けられる。第2のストッパ膜6は、後述する第2のビットラインBL2を形成するための第2の配線溝15を形成する際に、エッチングを停止させるために用いられるものである。第2のストッパ膜6には、第1のストッパ膜3と同様に、第2の層間絶縁膜4とRIEエッチングの選択比が異なる材料が用いられ、例えばシリコン窒化膜が用いられる。図2aのように、半導体基板1上には、第1の層間絶縁膜2、第1のストッパ膜3、第2の層間絶縁膜4、第2のストッパ膜6を貫通する第1のコンタクトプラグ7が設けられる。第1のコンタクトプラグ7は、図2aのように、第1のビットラインBL1の上面の一部と接続されている。さらに、第1のビットラインBL1の側面と接続されていてもよい。この場合、従来用いられていたビットラインの底面とコンタクトプラグの上面が接続されている場合と比べて、第1のコンタクトプラグ7と第1のビットラインBL1との接触面積が大きくなるため、電気的信頼性を良好に保つことができる。第1のコンタクトプラグ7には、例えばコンタクトプラグ層7aとして用いられるタングステン膜及びタングステン膜を覆うバリアメタル膜7bが用いられる。バリアメタル膜7bは、例えばTi、TiN等を用いた単層膜やTi及びTiNを用いた積層膜等の導電膜が用いられる。第1のコンタクトプラグ7及び第2のストッパ膜6上には、第3の層間絶縁膜8が設けられる。第3の層間絶縁膜8は、第1の層間絶縁膜2及び第2の層間絶縁膜4と同様に、例えばTEOS膜、BPSG膜、又はシリコン酸化膜が用いられる。第3の層間絶縁膜8中であって、第2のストッパ膜6上には、第1の方向に延伸する第2のビットラインBL2が設けられる。第2のビットラインBL2は、例えば第1の方向に延伸する配線層10aの底面及び側面をバリアメタル膜10bで覆ったものである。この配線層10aには、例えばCu膜が用いられ、バリアメタル膜10bには、例えば、Ti、TiN等を用いた単層膜やTi及びTiNを用いた積層膜等の導電膜が用いられる。第2のビットラインBL2の幅は、第1のビットラインBL1の幅と略同じである。図2bのように、半導体基板1上には、第1の層間絶縁膜2、第1のストッパ膜3、第2の層間絶縁膜4、及び第2のストッパ膜6を貫通する第2のコンタクトプラグ9が設けられる。第2のコンタクトプラグ9は、図2bのように、第2のビットラインBL2の底面と接続されている。第2のコンタクトプラグ9には、例えばコンタクトプラグ層9aとして用いられるタングステン膜及びタングステン膜を覆うバリアメタル膜9bが用いられる。バリアメタル膜9bは、例えばTi、TiN等を用いた単層膜やTi及びTiNを用いた積層膜等の導電膜が用いられる。図1に示すように、第1のコンタクトプラグ7及び第2のコンタクトプラグ9は、第2の方向に第1のビットラインBL1又は第2のビットラインBL2の幅の間隔でそれぞれ交互に周期的に配置されている。第1のコンタクトプラグ7及び第2のコンタクトプラグ9を合わせて、千鳥状の構造が形成されている。第1のコンタクトプラグ7及び第2のコンタクトプラグ9が第2の方向に一直線上に設けられる場合と比較して、第1のビットラインBL1と第2のビットラインBL2の距離を大きくすることができ、配線間のリーク電流及び寄生容量を低減することができる。本実施形態において、第1のコンタクトプラグ7及び第2のコンタクトプラグ9の底面における径は略等しく、第2のコンタクトプラグ9の上面の径は、第1のコンタクトプラグ7の上面における径の略半分の大きさである。本実施形態に係る半導体記憶装置によれば、第1のコンタクトプラグ7は、第1のビットラインBL1の上面と接続されている。これにより、第1のコンタクトプラグ7と第1のビットラインBL1の電気的信頼性を良好に保つことができる。さらに、第1のコンタクトプラグ7が第1のビットラインBL1の側面と接続されている場合には、第1のコンタクトプラグ7と第1のビットラインBL1との接触面積が増加することにより、電気的信頼性を向上することができる。本実施形態に係る半導体記憶装置の製造方法について以下図を用いて説明する。図3乃至図9は、本実施形態に係る半導体記憶装置の製造方法を示すビットライン方向に垂直である断面図である。図3a及びbに示すように、半導体基板1上に、CVD法により第1の層間絶縁膜2として例えばTEOS膜を形成する。その後、第1の層間絶縁膜2上にCVD法により、第1のストッパ膜3として例えばシリコン窒化膜を形成する。その後、第1のストッパ膜3上に、CVD法により第2の層間絶縁膜4として例えばTEOS膜を形成する。次いで、第2の層間絶縁膜4上に塗布法によりフォトレジスト膜11を形成する。次に、図4a及びbに示すように、フォトリソグラフィ法における露光工程及び現像工程等により、フォトレジスト膜11を加工し、加工したフォトレジスト膜11をマスクとして第2の層間絶縁膜4をRIEによりエッチングする。その後、第1のストッパ膜3をエッチングし、第1のビットラインBL1を形成するための第1の配線溝12を形成する。第1の配線溝12は、第1のビットラインBL1が第1の方向に延伸し、第2の方向に周期的に形成されるように加工する。さらに、第1の配線溝12は、第1のビットラインBL1と後述する第1のコンタクトホールCH1とが交わる場所において、第1のコンタクトホールCH1上面における径の略半分ほど第2の方向にずれるように形成する。なお、このずれ幅は、第1のコンタクトホールCH1上面における径の略半分に限らない。次に、図5a及びbに示すように、フォトレジスト膜11を除去した後に、第1の配線溝12にバリアメタル膜5bとしてTiTiNの積層膜を形成し、バリアメタル膜5b上に配線層5aとしてCu配線を形成する。その後、第2の層間絶縁膜4上の配線層5aのCu配線材及びバリアメタル膜5bのTiTiNの積層膜をCMPにより研磨することにより、第1のビットラインBL1を形成する。次に、図6a及びbに示すように、第1のビットラインBL1及び第2の層間絶縁膜4上に第2のストッパ膜6として例えばシリコン窒化膜を形成する。第2のストッパ膜6上にフォトレジスト膜13を形成する。その後、フォトリソグラフィ法における露光工程及び現像工程等により、フォトレジスト膜13を加工する。その後、第2の層間絶縁膜4、第1のストッパ膜3、第1の層間絶縁膜2を半導体基板1が露出するまで、RIEによりエッチングする。これにより、図1及び図6のように、第1のビットラインの上面を露出させ、第1のコンタクトホールCH1及び第2のコンタクトホールCH2を形成する。このとき、第1のコンタクトホールCH1において、第1のビットラインBL1の側面が露出することが望ましい。次いで、フォトレジスト膜13を除去する。図1に示すように、第1のコンタクトホールCH1及び第2のコンタクトホールCH2は、それぞれ第2の方向に周期的に配置されており、第1のコンタクトホールCH1及び第2のコンタクトホールCH2は、千鳥状の構造が形成されるように形成する。次に、図7a及びbに示すように、第1のコンタクトホールCH1の内面上にバリアメタル膜7b及び第1のコンタクトホールCH2上にバリアメタル膜9bを形成する。バリアメタル膜7b及びバリアメタル膜9bには、例えばTiTiNの積層膜が用いられる。その後、バリアメタル膜7b上にコンタクトプラグ層7a及びバリアメタル膜9b上にコンタクトプラグ層9aを形成する。コンタクトプラグ層7a及びコンタクトプラグ層9aは、例えばCVD法により形成されたタングステン膜である。次いで、第2のストッパ膜6上のタングステン膜及びTiTiNの積層膜をCMPにより研磨することにより、第1のコンタクトプラグ7及び第2のコンタクトプラグ9をそれぞれ第1のコンタクトホールCH1及び第2のコンタクトホールCH2に一括形成する。第1のビットラインBL1がテーパー形状である場合には、第1のコンタクトホールCH1を形成する際に、第1のビットラインBL1がマスクとなり、第1のビットラインBL1の側面に接する第1のストッパ膜3及び第2の層間絶縁膜4がエッチングされない場合がある。したがって、第1の配線溝12の形状、すなわち第1のビットラインBL1の形状は、テーパー形状でなく、直角形状の方が望ましい。次に、図8a及びbに示すように、第1のコンタクトプラグ7、第2のコンタクトプラグ9及び第2のストッパ膜6上にCVD法により第3の層間絶縁膜8として例えばTEOS膜を形成する。その後、第3の層間絶縁膜8上にフォトレジスト膜14を形成する。次いで、フォトリソグラフィ法により、フォトレジスト膜14を加工し、第2のコンタクトプラグ9の上面を露出するように、第1の方向に延伸する第2のビットラインBL2を形成するための第2の配線溝15を形成する。次に、フォトレジスト膜14を除去した後に、図9a及びbに示すように、第2の配線溝15にバリアメタル膜10bとしてTiTiNの積層膜を形成し、バリアメタル膜10b上に配線層10aとしてCu配線を形成する。その後、第3の層間絶縁膜8上のCu配線材及びTiTiNの積層膜をCMPにより研磨することにより、第2の配線溝15に第2のビットラインBL2を形成する。以上により、第1のビットラインBL1を下層とし、第2のビットラインBL2を上層とした2層構造のビットライン配線が形成される。以上のように、本発明の本実施形態によれば、第1のコンタクトプラグ7は、第1のビットラインBL1の側面及び上面と接続されている。これにより、第1のコンタクトプラグ7と第1のビットラインBL1の電気的信頼性を良好に保つことができる。さらに、本実施形態によれば、2層構造のビットラインに接続する第1のコンタクトプラグ7及び第2のコンタクトプラグ9を形成するためのコンタクトホールを一括形成している。これにより、フォトリソグラフィ法による露光工程を減らすことができ、配線工程のコストを下げることができる。なお、本発明は、上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。