基板と、前記基板上に設けられた金属層と、前記金属層上に設けられた下部電極と、前記下部電極上に設けられていて、その一部が前記金属層と対向している抵抗変化層と、前記金属層と前記抵抗変化層とが対向する部分に位置している、スペーサー部と、前記抵抗変化層上に設けられた上部電極と、を備える半導体装置。請求項1に記載の半導体装置において、前記スペーサー部は絶縁層である、半導体装置。請求項1または2に記載の半導体装置において、前記スペーサー部は前記金属層の酸化物で構成される、半導体装置。請求項1から3のいずれか1項に記載の半導体装置において、前記金属層は、前記下部電極よりも酸化膜生成エネルギーが大きい材料で構成される、半導体装置。請求項1から4のいずれか1項に記載の半導体装置において、前記金属層は、Ta、TaN、Ti、及びTiNからなる群から選択される少なくとも一種を含む、半導体装置。請求項1から5のいずれか1項に記載の半導体装置において、下部電極は、W、Ru、及びPtからなる群から選択される少なくとも一種を含む、半導体装置。基板と、前記基板上に設けられた下地層と、前記下地層上に設けられた金属層と、前記金属層上に設けられた下部電極と、前記下部電極上に設けられていて、その一部が前記金属層と対向しており、前記下部電極の上及び周囲に位置しており、及び、当該周囲に位置する部分が前記下地層に接している、抵抗変化層と、前記金属層と前記抵抗変化層とが対向する部分に位置しており、かつ前記金属層の周縁部に形成されている、スペーサー部と、前記抵抗変化層上に設けられた上部電極と、を備える、半導体装置。基板と、前記基板上に設けられた層間絶縁層と、前記層間絶縁層に形成された凹部の底部上及び側壁の一部上に沿って位置する、金属層と、前記金属層の上端面上に位置する、スペーサー部と、前記金属層の上並びに内壁上及び前記スペーサー部の内壁上に位置する、下部電極と、前記下部電極上及び前記スペーサー部上に位置する、抵抗変化層と、抵抗変化層上に位置する、上部電極と、を備える、半導体装置。基板と、前記基板上に積層された第1層間絶縁層及び第2層間絶縁層と、前記第1層間絶縁層に形成された第1凹部の底部上及び側壁の一部上に沿って位置する、金属層と、前記金属層の上端面上に位置する、スペーサー部と、前記金属層の内側に埋設された、下部電極と、前記第2層間絶縁層に形成された第2凹部の底部及び側壁の一部上に沿って位置していて、前記スペーサー部上及び前記下部電極上に位置する、抵抗変化層と、前記抵抗変化層の内壁上に位置する、上部電極と、を備える、半導体装置。下部電極、抵抗変化層及び上部電極を備える半導体装置の製造方法であって、基板上に金属層を形成する工程と、前記金属層の一部上に前記下部電極を形成する工程と、前記金属層のうち露出部分にスペーサー部を形成する工程と、前記下部電極及び前記スペーサー部と接する前記抵抗変化層を形成する工程と、前記抵抗変化層上に前記上部電極を形成する工程と、を有する、半導体装置の製造方法。請求項10に記載の半導体装置の製造方法において、前記基板上に層間絶縁層を形成する工程と、前記層間絶縁層に凹部を形成する工程と、を有しており、前記金属層を形成する前記工程は、前記凹部内に前記金属層を形成する工程を含み、前記抵抗変化層を形成する前記工程は、前記抵抗変化層を、前記下部電極上、前記スペーサー部上、及び前記凹部の開口部の外側に形成する工程を含む、半導体装置の製造方法。請求項10に記載の半導体装置の製造方法において、前記基板上に第1層間絶縁層を形成する工程と、前記第1層間絶縁層に第1凹部を形成する工程と、前記第1層間絶縁層上に第2層間絶縁層を形成する工程と、前記第2層間絶縁層に第2凹部を形成する工程と、を有しており、前記金属層を形成する前記工程及び前記下部電極を形成する前記工程は、前記第1凹部に前記金属層及び前記下部電極を埋設する工程を含み、前記抵抗変化層を形成する前記工程及び前記上部電極を形成する工程は、前記第2凹部に前記抵抗変化層及び前記上部電極を埋設する工程を含む、半導体装置の製造方法。請求項10から12のいずれか1項に記載の半導体装置の製造方法において、前記スペーサー部を形成する前記工程は、前記金属層の露出部分を選択的に酸化する工程を有する、半導体装置の製造方法。請求項10から13のいずれか1項に記載の半導体装置の製造方法において、前記金属層は、前記下部電極よりも酸化膜生成エネルギーが大きい材料で構成される、半導体装置の製造方法。請求項10から14のいずれか1項に記載の半導体装置の製造方法において、前記金属層は、Ta、TaN、Ti、TiNからなる群から選択される少なくとも一種を含む、半導体装置の製造方法。請求項10から15のいずれか1項に記載の半導体装置の製造方法において、下部電極は、W、Ru、Ptからなる群から選択される少なくとも一種を含む、半導体装置の製造方法。しかしながら、特許文献1の技術においては、抵抗変化層の側壁端部が有効領域となる。このような側壁端部に起因して、メモリ素子の特性にばらつきが発生することが懸念される。また、特許文献2の技術においては、抵抗変化層と下部電極の下地のバリアメタル膜とが接している。このため、抵抗変化層とバリアメタル膜との界面において、意図しないスイッチング特性の劣化が発生する虞がある。本発明によれば、基板と、前記基板上に設けられた金属層と、前記金属層上に設けられた下部電極と、前記下部電極上に設けられていて、その一部が前記金属層と対向している抵抗変化層と、前記金属層と前記抵抗変化層とが対向する部分に位置している、スペーサー部と、前記抵抗変化層上に設けられた上部電極と、を備える半導体装置が提供される。本発明において、抵抗変化層は、下部電極上に設けられていて、その一部が金属膜と対向しているので、下部電極と上部電極とが対向する有効領域よりも外側に位置している。このため、抵抗変化層の端部のダメージに起因するメモリ素子特性の低下を抑制することが可能となる。くわえて、スペーサー部は、金属層と抵抗変化層とが対向する部分に配置される。このため、抵抗変化層と下部電極以外の金属層とが接触することにより、意図しないスイッチング特性の劣化が発生することを抑制することができる。したがって、本発明によれば、メモリ素子特性の低下の抑制と意図しないスイッチング特性の劣化の抑制との両立を実現できる。また、本発明によれば、基板と、前記基板上に設けられた下地層と、前記下地層上に設けられた金属層と、前記金属層上に設けられた下部電極と、前記下部電極上に設けられていて、その一部が前記金属層と対向しており、前記下部電極の上及び周囲に位置しており、及び、当該周囲に位置する部分が前記下地層に接している、抵抗変化層と、前記金属層と前記抵抗変化層とが対向する部分に位置しており、かつ前記金属層の周縁部に形成されている、スペーサー部と、前記抵抗変化層上に設けられた上部電極と、を備える、半導体装置が提供される。また、本発明によれば、基板と、前記基板上に設けられた層間絶縁層と、前記層間絶縁層に形成された凹部の底部上及び側壁の一部上に沿って位置する、金属層と、前記金属層の上端面上に位置する、スペーサー部と、前記金属層の上並びに内壁上及び前記スペーサー部の内壁上に位置する、下部電極と、前記下部電極上及び前記スペーサー部上に位置する、抵抗変化層と、抵抗変化層上に位置する、上部電極と、を備える、半導体装置が提供される。また、本発明によれば、基板と、前記基板上に積層された第1層間絶縁層及び第2層間絶縁層と、前記第1層間絶縁層に形成された第1凹部の底部上及び側壁の一部上に沿って位置する、金属層と、前記金属層の上端面上に位置する、スペーサー部と、前記金属層の内側に埋設された、下部電極と、前記第2層間絶縁層に形成された第2凹部の底部及び側壁の一部上に沿って位置していて、前記スペーサー部上及び前記下部電極上に位置する、抵抗変化層と、前記抵抗変化層の内壁上に位置する、上部電極と、を備える、半導体装置が提供される。また、本発明によれば、下部電極、抵抗変化層及び上部電極を備える半導体装置の製造方法であって、基板上に金属層を形成する工程と、前記金属層の一部上に前記下部電極を形成する工程と、前記金属層のうち露出部分にスペーサー部を形成する工程と、前記下部電極及び前記スペーサー部と接する前記抵抗変化層を形成する工程と、前記抵抗変化層上に前記上部電極を形成する工程と、を有する、半導体装置の製造方法が提供される。本発明において、抵抗変化層は、下部電極とスペーサー部と接するので、下部電極と上部電極とが対向する有効領域よりも外側に位置している。このため、抵抗変化層の端部のダメージに起因するメモリ素子特性の低下を抑制することが可能となる。くわえて、抵抗変化層と金属層との間にはスペーサー部が配置される。このため、抵抗変化層と下部電極以外の金属層とが接触することにより、意図しないスイッチング特性の劣化が発生することを抑制することができる。したがって、本発明によれば、メモリ素子特性の低下の抑制と意図しないスイッチング特性の劣化の抑制との両立を実現できる。本発明によれば、信頼性に優れた半導体装置が提供される。まず、本実施の形態を説明するにあたり、前述した課題について図1~5を用いて詳述する。図1~5は、課題を説明するために発明者らが自ら作成した図である。図1は、一般的な1T1R型の抵抗変化型不揮発メモリ装置10の断面図である。抵抗変化型不揮発メモリ素子は一般的に、1つのメモリセルあたり1つの制御用トランジスタと1つの抵抗変化素子の構成で用いられる。1T1R型の抵抗変化型不揮発メモリ装置10では、半導体基板12を素子分離層14により区画された素子領域に、ゲート絶縁膜24及びゲート電極26、ソース/ドレイン拡散層ソース拡散層18、ドレイン拡散層16からなる制御トランジスタが形成される。ソース拡散層18又はドレイン拡散層16と接続するようにコンタクト22が形成される。コンタクト22は第1層間絶縁層20に形成される。コンタクト22と接続するように、バリアメタルバリアメタル膜36とCuからなる第1配線34が形成される。第1配線34は第2層間絶縁層32に形成される。第2キャップ絶縁層40の開口部を介して第1配線34と接続するように、金属密着層52、下部電極54、抵抗変化層56、上部電極58からなるMIMMetal/Insulator/Metal構造を有する抵抗変化型不揮発性メモリ素子50が形成される。上部電極58と接続するようにバリアメタルバリアメタル膜48とCuからなるビア46及び第2配線60が形成される。ビア46は、第3層間絶縁層42及び第3キャップ絶縁層44を貫通して形成される。図1に示すように、一般的な抵抗変化型不揮発性メモリ素子50は、配線層の間すなわち、第1配線34と第2配線60に形成される。また、抵抗変化型不揮発性メモリ素子50は、隣接セル間で孤立したMIMキャパシタ構造となる。次いで、一般的な抵抗変化型不揮発性メモリ素子50の動作方法について説明する。まず、第2配線60を介して上部電極58に正の電圧を印加し、抵抗変化層56を低抵抗化Formingする。このとき、ゲート電極26に印加する電圧を調整して、制御トランジスタの飽和電流値によって電流制限がかかるようにすることにより、抵抗変化層56が所望の抵抗値になるようにする。なお、Formingは、上部電極58の替わりに下部電極54に正の電圧を印加しても良い。低抵抗状態から高抵抗状態へのスイッチング時には、ドレイン拡散層16及びゲート電極26に正の電圧を印加する。高抵抗状態から低抵抗状態へのスイッチングには、上部電極58及びゲート電極26に正の電圧を印加する。このとき、第1配線34には高抵抗状態へのスイッチング時よりも高い電圧を印加する。また、ゲート電極26に印加する電圧を調整して、制御トランジスタの飽和電流値による電流制限がかかるようにすることにより、抵抗変化層56が所望の抵抗値になるようにする。なお、高抵抗状態から低抵抗状態および低抵抗状態から高抵抗状態のどちらのスイッチング時においても、ドレイン拡散層16の代わりに上部電極58に正の電圧を印加してもスイッチング動作を行うことができる。しかしながら、発明者らが検討したところ、このような抵抗変化型不揮発性メモリ素子50には、MIM加工時に側壁部に加わるエッチングダメージやエッチング残渣物の堆積により、以下のような課題が発生することが判明した。以下、この点詳述する。図2は、前述の一般的な抵抗変化型不揮発メモリ素子50のスイッチング原理を説明したものである非特許文献4、非特許文献5。図2に示す様に、抵抗変化型不揮発メモリ素子50では、上部電極58に電圧を印加して低抵抗化Formingした後、抵抗変化層56中に酸素欠損による電流パス電流経路70が形成されている。この電流パスが形成されている状態で、上下電極間に電圧を印加することにより、電流パス内に酸化還元反応が起き、抵抗値が変化する。電流パスの抵抗変化は、この電流パスの上下電極界面付近における酸化還元によっておこると考えられている。しかし、図3に示すように、上部電極58への電圧印加によって実際に形成される電流パスは1メモリ素子あたり1本だけでなく、不完全な電流パス不完全な電流経路72も含めて抵抗変化層56の中の様々な場所で形成されることになる。特に、不完全な電流経路72は、エッチングダメージや残渣物の堆積によって劣化した側壁部74で形成されやすい。Forming後のスイッチング動作において、これらの不完全な電流パスが導通した場合、抵抗値が急激に下がり、誤動作を引き起こすことなる。言い換えると、不完全な電流経路72は誤作動の原因となる。また、プロセスダメージを受けた側壁部74付近の抵抗変化層中の電流パスのスイッチング特性はダメージを受けていない電極中心付近の抵抗変化層中の電流パスと異なり、メモリ素子性能のバラツキが増大し、信頼性が大幅に劣化する虞がある。図3は、図1に示す破線の囲み部分に相当する。そこで、発明者らは更に検討し、抵抗変化層の側壁部を、不揮発性メモリ素子として機能する有効領域よりも外側に形成することにより、前述のような抵抗変化層の側壁ダメージに起因する課題を回避できると考えた。この種の構造としては、例えば、図4及び図5に示す構造が考えられる。図4aに示す抵抗変化型不揮発メモリ素子では、金属密着層52と下部電極54の積層構造を覆うように抵抗変化層56と上部電極58が堆積される。下部電極54の外側で上部電極58及び抵抗変化層56がエッチングされている。また、図4aに示す構造においては、上部電極と下部電極に挟まれた有効領域80が、エッチングダメージを受けた側壁部82から離されている。このため、側部エッチングダメージに起因したバラツキ増大や特性劣化を改善することができる。しかしながら、図4bに示すように、下部電極54の外周部において、金属密着層52と抵抗変化層56が接することになる。これにより、金属密着層52と抵抗変化層54との界面84においてスイッチング特性の劣化が起きてしまう。また、図5aに示す抵抗変化型不揮発性メモリ素子においては、層間絶縁膜例えば、図1の第3層間絶縁層42中に形成された凹部内に、金属密着層52及び下部電極54の積層体が形成される。凹部内の積層体を覆うように、抵抗変化層56と上部電極58が堆積される。凹部の開口上部の周辺領域において、上部電極58と抵抗変化層56がエッチングされている。このため、図5aに示す構造においては、上部電極58と下部電極52に挟まれた有効領域80が、エッチングダメージを受けた抵抗変化層56の側壁部82から離されている。このため、側部エッチングダメージに起因したバラツキ増大や特性劣化を改善することができる。しかしながら、図5bに示すように、下部電極54の外周部において、金属密着層52と抵抗変化層56が接している。このため、図4bと同様に、金属密着層52と抵抗変化層54との界面84においてスイッチング特性の劣化が起きてしまう。以上のように、上部電極58と下部電極54とに挟まれた有効領域の外側に抵抗変化層56を延在させたとしても、延在した部分が下部電極54以外の金属層例えば、第1配線34と下部電極54とを密着する金属密着層52と接する可能性がある。そして、抵抗変化層56が下部電極54以外の金属層と接すると、意図しないスイッチング特性の劣化等が発生する虞がある。以上の課題を鑑み、検討した結果、本発明者らは以下の構成のものが好適であることを見出した。すなわち、本実施の形態の半導体装置抵抗変化型不揮発メモリ装置100は、基板、金属層、下部電極、抵抗変化層、上部電極、及びスペーサー部を備える。金属層金属密着層142は、半導体基板102上に設けられる。下部電極144は、金属密着層142上に設けられていて、金属密着層142と接続する。上部電極148は、下部電極144上にあって、下部電極144と対向する位置に設けられている。抵抗変化層146は、下部電極144と上部電極148との間に設けられていて、下部電極144と上部電極148とが重なる領域よりも外側に延在している。スペーサー部150は、抵抗変化層146のうち外側に延在している部分と金属密着層142との間に設けられる。具体的には、次のような構成となる。金属密着層142は、半導体基板102に位置している。下部電極144は、金属密着層142の上に位置している。抵抗変化層146は、下部電極144の上に位置していて、その一部が金属密着層142と対向している。スペーサー部150は、金属密着層142と抵抗変化層146とが対向する部分に位置している。上部電極148は、抵抗変化層146の上に位置している。本実施の形態において、抵抗変化層146の端部は、下部電極144と上部電極148とが重なる有効領域よりも外側に位置している。このため、抵抗変化層146の端部のダメージに起因するメモリ素子特性の低下を抑制することが可能となる。くわえて、有効領域から外側に延在した抵抗変化層146と金属密着層142との間にはスペーサー部150が配置される。このため、抵抗変化層146と下部電極144以外の金属密着層142とが接触することにより、意図しないスイッチング特性の劣化が発生することを抑制することができる。したがって、本実施の形態によれば、メモリ素子特性の低下の抑制と意図しないスイッチング特性の劣化の抑制との両立を実現できる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施の形態図6aは第1の実施の形態の抵抗変化型不揮発記憶装置の平面図である。図6aに示す抵抗変化型不揮発メモリ装置100は、1T1R型の抵抗変化型不揮発メモリアレイが適用されている。図6bは、図6aのa-a断面図である。図7は、図6aのb-b断面図の一部である。図6aに示すように、抵抗変化型不揮発メモリ装置100は、ゲート電極116ワード線、第1配線124a、第1配線124b、第2配線138、抵抗変化型不揮発性メモリ素子140を備える。ゲート電極116は、半導体基板102上に形成される。第2配線138は、ゲート電極116と直交するように複数形成される。抵抗変化型不揮発性メモリ素子140は、第1配線124aと第2配線138とが重なる領域を含み、第1配線124a及び第2配線138に電気的に接続する。第1配線124aは、半導体基板102内に形成されたソース拡散層108に接続している。本実施の形態では、第1配線124b共通線は、ゲート電極116ワード線と平行に形成されているが、ゲートワード線と直交するように形成しても良い。平面視において、例えば、第1配線124aは、隣設素子間において離間していて矩形形状であることが好ましく、第1配線124b及び第2配線138は面内方向において延在することが好ましい。図6aは、1T1R型の構成を示すが、本実施の形態はこの態様に限定されない。図6bに示すように、半導体基板102上に素子分離層104が形成される。素子分離層104は、半導体基板102に素子領域を形成し、この素子領域を他の領域と分離する。素子領域内において、半導体基板102上にトランジスタが形成される。トランジスタは、ゲート絶縁膜114、ゲート電極116、及びソース拡散層108並びにドレイン拡散層106からなる拡散層を有する。また、ゲート電極116の両側壁上には側壁部118が形成される。なお、ソース拡散層108及びドレイン拡散層106は、N型不純物拡散層またはP型不純物拡散層のいずれでもよい。また、拡散層の表面には、一般にシリサイドと呼称される、コバルト、ニッケル、プラチナなどの金属とシリコンとの合金が形成されている。トランジスタのゲート電極は、通常用いられるポリシリコン電極や部分的に金属シリサイド化されたポリシリコン電極を用いても良いし、メタルゲート電極を用いても良い。更には、メタルゲート電極の形成方法として、ゲートファースト方式やゲートラスト方式等が公知のものであるが、どちらも適用することが可能である。また、半導体基板102上に第1層間絶縁層110が形成される。第1層間絶縁層110にはコンタクト112が形成される。このコンタクト112は、第1層間絶縁層110内に埋設されていて、ソース拡散層108またはドレイン拡散層106に接続する。コンタクト112としては、W、Al等の各種金属が用いられる。第1層間絶縁層110上に第1キャップ絶縁層120が形成される。第1キャップ絶縁層120上に第2層間絶縁層122が形成される。第2層間絶縁層122内には、第1配線124a及び第1配線124bを含む第1配線124が形成される。第1配線124は、コンタクト112と接続する。第1配線124は、配線溝に埋設されたバリアメタル膜126及び金属層から構成される。金属層としては、例えば、Cuに加えてWやAl等の添加物を含む合金、Cuを90質量以上含む合金、Cuのみからなる金属などが挙げられる。なお、本実施の形態では、第1配線124及びコンタクト112は、別部材で構成されているが、シングルダマシン構造又はデュアルダマシン構造を有していてもよい。また、第2層間絶縁層122上に第2キャップ絶縁層128及び第3層間絶縁層130が形成される。抵抗変化型不揮発性メモリ素子140は、第3層間絶縁層130内に形成されていて、その一部が第2キャップ絶縁層128の開口部に配置されている。抵抗変化型不揮発性メモリ素子140は、第2キャップ絶縁層128の開口部において、下層の第1配線124aと接続する。一方、抵抗変化型不揮発性メモリ素子140は、上層のビア134と接続する。ビア134は、抵抗変化型不揮発性メモリ素子140の上部電極148と第2配線138とを電気的に接続する。第2配線138は、第1キャップ絶縁層120上に形成された第3キャップ絶縁層132上に形成される。また、第2配線138の少なくとも下面上及びビア134の周囲に連続してバリアメタル膜136が形成される。また、本実施の形態では、第2配線138とビア134とは、本実施の形態のように一体に構成されてもよいが言い換えると、同一工程で形成されても良いが、別部材で構成されても良い。また、ビア134は、底面及び側壁の一部が上部電極148で覆われている。ここで、第1の実施の形態の抵抗変化型不揮発性メモリ素子140について詳述する。抵抗変化型不揮発性メモリ素子140は、金属密着層142、下部電極144、抵抗変化層146及び上部電極148がこの順で積層してなる積層構造を有する。抵抗変化層146は、平面視において下部電極144と上部電極148とが重なる領域有効領域160よりも外側に延在している。本実施の形態では、抵抗変化層146は、金属密着層142及び下部電極144の積層体の上面及び側面を覆う。さらに、抵抗変化層146は、平面視において、下部電極144と上部電極148とが対向する部分を有する有効領域160から外側に位置する側壁部を有する。本実施の形態では、有効領域160は、膜厚方向及び/又は面内方向の両方向言い換えると、水平方向及び垂直方向において、下部電極144と上部電極148とが対向してなる領域であるが、後述の第2の実施の形態のように、膜厚方向のみにおいて両電極が対向する領域であってもよい。本実施の形態では、抵抗変化型不揮発性メモリ素子140が、スタック構造を有しているので、第3層間絶縁層130に形成された凹部内に埋設された場合と比較して、膜厚方向の厚みが低減される。金属密着層142及び下部電極144はこの順番で下地層例えば、第1配線124a及び/又は第2キャップ絶縁層128上に位置している。すなわち、金属密着層142は、下地層上に位置している。下部電極144は、金属密着層142の上に位置している。また、抵抗変化層146は、下部電極144の上及び周囲に位置していて、当該周囲に位置する部分が下地層に接している。すなわち、抵抗変化層146は、下部電極144と接していて、下部電極144の上面上及び側壁上に位置している。この抵抗変化層146は、金属密着層142の側壁と対向しており、スペーサー部150と接している。抵抗変化層146のうち金属密着層142と対向する部分が下地層と接している。上部電極148は、抵抗変化層146上に位置している。スペーサー部150は、有効領域160から延在した抵抗変化層146と下部電極144とが接することを防止する。本実施の形態では、スペーサー部150は、金属密着層142と同層に形成されていて、平面視において、例えば、金属密着層142の周縁部のすべてに形成されていることが好ましい。また、抵抗変化型不揮発性メモリ素子140を構成する各層は、平面視において、例えば、矩形形状を有する。本実施の形態では、全周囲にスペーサー部150を有する金属密着層142と下部電極144とが同一面積であってもよい。また、抵抗変化層146は、下部電極144よりも大きな面積を有していて、上部電極148と同一面積であってもよい。言い換えると、スペーサー部150の側壁部と下部電極144の側壁部との位置が、断面視において一致していてもよい。また、抵抗変化層146の側壁部と上部電極148の側壁部の位置とが、断面視において一致していてもよい本実施の形態において、一致するとは、製造プロセスに応じたバラツキを許容することを意味する。抵抗変化層146は、平面視において下部電極144と上部電極148とが重なる領域有効領域160よりも外側に延在している限りにおいて、このような本実施の形態の態様に限定されない。また、図6b及び図7に示すように、金属密着層142は、第1配線124aの上面及び第2キャップ絶縁層128の上面に亘って設けられてもよいが、第1配線124aの上面のみに設けられてもよい。また、断面視において、抵抗変化型不揮発性メモリ素子140は、互いに分離しており、その間に、配線溝以外の溝例えば、特許文献2示す、可変抵抗膜の側壁部が位置するダミー溝が形成されないことが好ましい。これにより、面内方向において、半導体装置の微細化を図ることが可能となる。また、スペーサー部150は、絶縁層であることが望ましく、さらに望ましくは、金属密着層142の酸化物である。例えば、金属密着層142は、下部電極144の酸化物生成エネルギーよりも大きい材料で構成されることが望ましい。また、スペーサー部150は、前述のとおり、絶縁性を有する別部材で構成されてもよいが、下部電極144が、金属密着層142と抵抗変化層146とが対向する領域まで延在した延在部で構成されてもよい。これにより、抵抗変化層146が、金属密着層142と直接接触することにより、抵抗変化層146と金属密着層142との界面における意図しないスイッチング現象が発生することを抑制することができる。金属密着層142金属層は、第2キャップ絶縁層128及び/又は第1配線124aと下部電極144との密着性を向上させることができる。また、金属密着層142は、第1配線124aを構成する金属の拡散を防止する機能を有することが好ましい。金属密着層142が、第1配線124aから第2キャップ絶縁層128に亘って形成されることにより、第1配線124aを構成する金属が抵抗変化素子に拡散することを確実に防止することができる。金属密着層の構成材料としては、例えば、Ta、TaN、Ti、TiN及びそれらの積層構造を用いることが望ましい。本実施の形態では、金属密着層142としては、例えばTiNとTiの積層膜を用いる。下部電極144としては、金属密着層142よりも酸化膜生成エネルギーが低い材料を用いることが望ましく、例えば、W、Ru、Ptなどが望ましい。本実施の形態では、下部電極144として、例えばWを用いる。上部電極148としては、例えば、Ti、TiN、Al、Ni、Cu、CuAl、Ta、TaN、Zr、Hf、Mo、Ru、Ptなどを用いることが望ましい。また、これらの材料の積層体であっても良い。本実施の形態では、例えば、上部電極148としてはRuを用いる。抵抗変化層146としては、TiO2やFeO、NiO、ZrO2、CuO、HfO2、Ta2O5、WO、及びこれらの窒化物やシリケートを少なくとも含む単層膜もしくは積層膜を用いることが望ましい。本実施の形態では、抵抗変化層146として、例えば、Ta2O5を用いる。次に、第1の実施の形態の半導体装置抵抗変化型不揮発メモリ装置100の製造工程について説明する。図8は、第1の実施の形態の抵抗変化型不揮発記憶装置の製造工程の手順を示す工程断面図である。図8は、図6aのb-b断面図の一部における工程断面図を示す。本実施の形態の抵抗変化型不揮発メモリ装置100の製造方法以下、本工程と称することもあるは、下部電極144、抵抗変化層146及び上部電極148を備える半導体装置の製造方法であって、次の工程を有する。すなわち、まず、基板半導体基板102上に金属層金属密着層142を形成する。次いで、金属密着層142の一部上本実施の形態では、金属密着層142の一部上とは、金属密着層142の上面の一部上及び/又は側面の一部上を含むことを意味する。に下部電極144を形成する。次いで、金属密着層142のうち露出部分にスペーサー部150を形成する。次いで、下部電極144及びスペーサー部150と接する抵抗変化層146を形成する。次いで、抵抗変化層146上に、上部電極148を形成する。以下、詳述する。まず、半導体基板102上に、通常用いられる方法により、素子分離層104及び素子分離層104により他の領域と分離された素子領域上にトランジスタを形成する。これらの上部に第1層間絶縁層110及びトランジスタの拡散層と接続するコンタクト112を形成する。本実施の形態では、コンタクト112形成までの工程は、通常用いられる半導体装置の製造方法によって行えば良い。例えば、図示しないが、トランジスタの形成後に第1層間絶縁層110を堆積した後、フォトリソグラフィ法によりセルコンタクトとなる開口部を開口した後、CVDChemicalVaporDeposition法によりコンタクト材料を埋込み、CMPChemicalMechanicalPolishing法により余剰コンタクト材料を除去することにより、コンタクト112を形成する。更に後、第1キャップ絶縁層120及び第2層間絶縁層122を堆積し、CMP法による平坦化を行う。次いで、第1キャップ絶縁層120及び第2層間絶縁層122に配線溝第1配線124a及び第1配線124bの各々に対応する凹部を形成し、この配線溝にバリアメタル膜126及び配線材料を埋設する。次いで、余剰の金属をCMPにより除去することにより、第1配線124第1配線124a及び第1配線124bを形成する。次いで、第1配線124及び第2層間絶縁層122上に第2キャップ絶縁層128を形成する。そして、フォトリソグラフィ法及びエッチング法を用いて、第1配線124aの上面上に開口部を形成して、第1配線124aの上面を露出する。次いで、図8aに示すように、下部配線層第1配線124a及び第2キャップ絶縁層128上に金属密着層142と下部電極144を堆積する。例えば、金属密着層142は、TiN及びTiはTiをターゲットとしたDCスパッタ法を用いて成膜し、スパッタガスをArから窒素に切り替えてTiNとTiの積層膜を連続的に形成する。その後、CVDChemicalVaporDeposition法を用いて、W下部電極144を成膜する。次いで、フォトリソグラフィ工程とドライエッチング工程とを用いることで、下部電極パターンを形成する。本実施の形態では、第2キャップ絶縁層128として、例えば、シリコン窒化膜を用い、金属密着層材料としてTiNとTiの積層膜を用い、下部電極材料としてWを用いる。また、本工程においては、金属密着層142及び下部電極144を形成した後にこれらを同時にパターニングしてもよいが、金属密着層142を形成しパターニングした後、その上に下部電極144を形成しパターニングすることにより個別にパターニングしてもよい。次に、図8bに示すように、金属密着層142上に下部電極144を積層した後、金属密着層142の露出部分を選択的に酸化する。これにより、スペーサー部150を形成することができる。例えば、図8aに示す構造体を酸素雰囲気で加熱することにより、金属密着層142が露出している側壁端部を酸化することができる。本工程では、金属密着層142として、酸化物生成エネルギーが下部電極144よりも大きい材料を用いている。このため、金属密着層142は、下部電極144に比べて低温で酸化しやすい。金属密着層142が選択的に酸化される温度を用いる事で、金属密着層142の端部にのみスペーサー部150を形成することができる。すなわち、スペーサー部150は、金属密着層142の酸化物で構成される。本工程では、例えば、300°Cの酸化温度を用いることで、スペーサー部150の端部にTiO2からなるスペーサー部を形成することが可能となる。次に、図8cに示すように、スペーサー部150が形成された金属密着層142と下部電極144とを覆うように、抵抗変化層146及び上部電極148を堆積する。本工程では、例えば、抵抗変化層としてTa2O5を用い、上部電極金属としてRuを用いる。Ta2O5はTa2O5ターゲットを用いたRFスパッタ法で堆積する。一方、RuはRuターゲットを用いたDCスパッタ法で堆積する。次に、図8dに示すように、フォトリソグラフィ工程とドライエッチング工程を用いて、上部電極と抵抗変化層を加工する。例えば、隣接する不揮発性メモリ素子形成領域の間の上部電極及び抵抗変化層を除去することができる。これにより、本実施の形態の抵抗変化型不揮発性メモリ素子140を形成することができる。また、本工程においては、抵抗変化層146及び上部電極148を形成した後にこれらを同時にパターニングしてもよいが、抵抗変化層146を形成しパターニングした後、その上に上部電極148を形成しパターニングすることにより個別にパターニングしてもよい。この後、抵抗変化型不揮発性メモリ素子140上に第3層間絶縁層130を形成する。この第3層間絶縁層130上に第3キャップ絶縁層132及び不図示の第4層間絶縁層を形成する。次いで、この第4層間絶縁層及び第3層間絶縁層130を貫通し、上部電極148の上面に達するビア孔を形成する。そして、第4層間絶縁層にビア孔と連続する配線溝を形成する。次いで、ビア孔及び配線溝に第3キャップ絶縁層132及び金属膜を埋設する。余剰の金属膜をCMPで除去することにより、ビア134及び第2配線138を形成する。この後、通常の半導体装置の製造工程を実施してもよい。以上により、第1の実施の形態の抵抗変化型不揮発メモリ装置100を形成することができる。次に、本実施の形態の作用効果について説明する。第1の抵抗変化型不揮発記憶素子は、金属密着層と抵抗変化層の間に、スペーサー部が形成されているため、金属密着層と抵抗変化層の界面における意図しないスイッチング現象や、金属密着層と抵抗変化層の反応によるスイッチング特性の劣化を回避し、高い信頼性を有する抵抗変化型不揮発メモリ素子を実現することができる。とくに、スペーサー部が絶縁膜材料であることにより、その効果が確実なものとなる。また、上記金属密着層材料の酸化物生成エネルギーが下部電極材料の酸化物生成エネルギーよりも大きい為、金属密着層の端部のみ選択的に酸化する事が可能であり、製造方法で示すように金属密着層の酸化物から成るスペーサー部を微細化に有利なセルフアラインで形成することが可能である。このため、低コスト化を実現できる。一例として、金属密着層にTiもしくはTiN/Ti積層構造、下部電極にWもしくはRuを用いた場合、金属密着層の酸化物生成エネルギーが低いため、上記効果を得られる。また、例えば、W及びRu及びPtは抵抗変化型不揮発メモリ素子の下部電極材料として好適なため、優れた不揮発メモリ特性が得られる。以上のようにして、高信頼なスイッチングな抵抗変化型不揮発メモリ素子を低コストで実現することができる。第2の実施の形態次に、第2の実施の形態の抵抗変化型不揮発メモリ装置100について説明する。第2の実施の形態の抵抗変化型不揮発メモリ装置100は、層間絶縁層第3層間絶縁層130に形成された凹部152内に、抵抗変化型不揮発性メモリ素子140が配置されている点を除いて、第1の実施の形態と同様である。以下、第1の実施の形態との異なる点について詳述する。図9aは第2の実施の形態の抵抗変化型不揮発記憶装置の平面図である。図9aに示す抵抗変化型不揮発メモリ装置100は、1T1R型の抵抗変化型不揮発メモリアレイが適用されている。図9bは、図9aのa-a断面図である。図10は、図9aのa-a断面図の一部である。図9bに示すように、半導体基板102上の第2層間絶縁層122上に、第2キャップ絶縁層128及び第3層間絶縁層130が積層される。第2層間絶縁層122には第1配線124aが形成される。一方、第2キャップ絶縁層128及び第3層間絶縁層130には、第1配線124aに接続する凹部152が形成される。平面視において、凹部152は、第1配線124aの外縁で区画された領域の内側に形成されることが好ましい。また、例えば、凹部152は、平面視において、例えば、矩形形状、円形形状、楕円形状の各種の形状を有してもよいが、本実施の形態では円形形状を有する。抵抗変化型不揮発性メモリ素子140の一部又は全体は、このような凹部152に形成される。一例としては、図9bに示すように、金属密着層142、スペーサー部150及び下部電極144の全体が、凹部152に埋設されている。一方、抵抗変化層146及び上部電極148は、一部が凹部152に埋設され、かつ残りが凹部152の開口部の外側に形成される。このように、抵抗変化型不揮発性メモリ素子140は、凹部152に沿って形成されている。図9aに示すように、抵抗変化型不揮発性メモリ素子140は、平面視において、第1配線124aの形成領域の内部に形成されることが好ましい。また、図9bに示すように、抵抗変化型不揮発性メモリ素子140は、下層配線第1配線124aの延在方向に対する直交方向において、第1配線124aの幅と比較して、同等以下の幅を有していることが好ましい。これにより、面内方向における微細化を図ることが可能となる。詳細には、金属密着層142は、第1配線124aの上面及び凹部152の側壁の一部に形成される。金属密着層142の断面形状は、コの字形状でもよいが、板状でもよい。下部電極144は、凹部152に埋設された金属密着層142の上面上又は上面上かつ内壁上に沿って積層される。スペーサー部150は、金属密着層142の外縁部に形成されている。スペーサー部150の端部は、図10に示すように、下部電極144と同一面を形成していてもよい本実施の形態では、同一面とは、製造工程のバラツキを許容し得る。また、抵抗変化層146は、凹部152に埋設された下部電極144及びスペーサー部150の上面上、凹部152の内壁上及び凹部152の開口部の周囲に亘って形成される。言い換えると、抵抗変化層146と金属密着層142との間に、下部電極144及びスペーサー部150が配置されている。また、上部電極148は、抵抗変化層146の上面に沿って形成される。また、図9aに示すように、上部電極148は、隣接する凹部152の間において、連続せずに離間していてもよい。本実施の形態において、図10に示すように、上部電極148と下部電極144とが対向する有効領域160は、凹部152の内に形成される。抵抗変化層146の側壁部は、凹部152の開口部の外側に形成されており、この有効領域160から離れて形成される。加えて、凹部152内において、抵抗変化層146と金属密着層142との間に、下部電極144及びスペーサー部150が配置されている。また、図10に示すように、金属密着層142は、第3層間絶縁層130に形成された凹部152の底部上及び側壁の一部上に沿って位置している。例えば、金属密着層142は、断面視においてコの字形状を有する。スペーサー部150は、金属密着層142の上端面上に位置している。すなわち、スペーサー部150は、凹部152の内壁の周囲に沿って形成される。このスペーサー部150は、例えば、平面視において、リング形状を有する。下部電極144は、金属密着層142の上並びに内壁上及びスペーサー部150の内壁上に位置している。この下部電極144は、図示されるように、コの字形状を有していてもよいが、金属密着層142及びスペーサー部150で構成される内孔に埋設されていてもよい。抵抗変化層146は、下部電極144上及びスペーサー部150上に位置している。この抵抗変化層146は、凹部152の側壁のうち残りの部分の上に位置している。また、上部電極148は、抵抗変化層146上に位置しており、具体的には、抵抗変化層146の上及び内壁上に位置している。本実施の形態では、さらに、ビア134は、上部電極148上に位置してればよく、例えば、上部電極148で構成された内孔に埋設されてもよい。以上により、第2の実施の形態は、第1の実施の形態と同様の効果が得られる。次に、第2の実施の形態の半導体装置抵抗変化型不揮発メモリ装置100の製造工程について説明する。図11は、第2の実施の形態の抵抗変化型不揮発記憶装置の製造工程の手順を示す工程断面図である。図11は、図9aのa-a断面図の一部における工程断面図を示す。本実施の形態の抵抗変化型不揮発メモリ装置100の製造方法以下、本工程と称することもあるは、次の工程を含む。まず、基板半導体基板102上に層間絶縁層第3層間絶縁層130aを形成する。次いで、第3層間絶縁層130aに凹部凹部152を形成する。次いで、凹部152の内部に、金属密着層142及び下部電極144を形成する。次いで、凹部152の内部の金属密着層142のうち露出している部分にスペーサー部150を形成する。次いで、下部電極144及びスペーサー部150上、凹部152の開口部の外側に抵抗変化層146を形成する。この後、抵抗変化層146上に上部電極148を形成する。以下、第1の実施の形態と異なる点を詳述する。まず、第1の実施の形態と同様にして、半導体基板102上に第1配線124を有する第2層間絶縁層122下部配線層を形成する。次いで、第2層間絶縁層122上に第2キャップ絶縁層128及び第3層間絶縁層130aを堆積する。次いで、図11aに示すように、第3層間絶縁層130a及び第2キャップ絶縁層128に凹部152を形成する。例えば、フォトリソグラフィ工程及びドライエッチング工程を用いて、凹部152を形成することができる。凹部152の底面には第1配線124aの上面の少なくとも一部が露出する。次いで、図11bに示すように、凹部152の内部及び開口の外側に金属密着層142及び下部電極144を堆積する。堆積手法としては、第1の実施の形態と同様とすることができる。金属密着層142及び下部電極144は凹部152の形状に沿って形成される。次いで、図11cに示すように、不図示のレジストを凹部152の内部に埋設した状態で、少なくとも凹部152の開口の外側に形成された金属密着層142及び下部電極144を選択的に除去する。本実施の形態では、凹部152の内壁上に形成された金属密着層142及び下部電極144の一部も除去されてよい。言い換えると、少なくとも凹部152の底部に選択的に、金属密着層142及び下部電極144を残すことができる。例えば、この工程にはドライエッチング工程を用いることができる。この後、不図示のレジストを除去する。次いで、図11dに示すように、金属密着層142のうち露出している部分、言い換えると、下部電極144に覆われていない部分にスペーサー部150を形成する。この工程は、第1の実施の形態と同様に、酸素雰囲気で加熱することにより、金属密着層のうち露出している端部を酸化することができる。次いで、図11eに示すように、凹部152の底部に埋設された下部電極144及びスペーサー部150を覆うように、凹部152の内部及び開口の外側に抵抗変化層146及び上部電極148を堆積する。このとき、抵抗変化層146は、金属密着層142と接してはおらず、下部電極144の上面及びスペーサー部150の上面に接している。また、堆積手法としては、第1の実施の形態と同様とすることができる。これにより、凹部152の内部に均一に抵抗変化層146及び上部電極148を堆積することができる。次いで、図11fに示すように、抵抗変化層146及び上部電極148を選択的に除去することより、抵抗変化層146及び上部電極148をパターニングすることができる。これにより、少なくとも抵抗変化層146の側壁部を凹部152の開口の外側に残すことができる。この工程は、例えば、第1の実施の形態と同様にして、フォトリソグラフィ工程及びドライエッチング工程を用いることができる。次いで、上部電極148上及び第3層間絶縁層130a上に不図示の層間絶縁層を堆積する。これにより、第3層間絶縁層130が形成される。この後は、第1の実施の形態と同様にして、第2の実施の形態の抵抗変化型不揮発メモリ装置100を得ることができる。第3の実施の形態次に、第3の実施の形態の抵抗変化型不揮発メモリ装置100について説明する。第3の実施の形態の抵抗変化型不揮発メモリ装置100は、第1層間絶縁層110に形成された第1凹部凹部154内に、金属密着層142、下部電極144及びスペーサー部150が埋設されており、第2層間絶縁層122に形成された第2凹部凹部156内抵抗変化層146及び上部電極148が埋設されている点を除いて、第1の実施の形態と同様である。また、第3の実施の形態の抵抗変化型不揮発性メモリ素子140は、互いに連続して形成された第1凹部及び第2凹部を含む2以上の凹部に各構成が形成されている点で、1つの凹部内に各構成が形成される第2の実施の形態とは異なる。以下、第1の実施の形態との異なる点について詳述する。図12aは第3の実施の形態の抵抗変化型不揮発記憶装置の平面図である。図12aに示す抵抗変化型不揮発メモリ装置100は、1T1R型の抵抗変化型不揮発メモリアレイが適用されている。図12bは、図12aのa-a断面図である。図13は、図12aのa-a断面図の一部であるただし、説明しやすいように一部を省略する。本実施の形態の抵抗変化型不揮発性メモリ素子140は、図12bに示すように、コンタクト162及び第1ビア164を構成することができる。コンタクト162は、トランジスタのソース拡散層108に接続する。また、コンタクト162は、第1ビア164とソース拡散層108とを電気的に接続する。一方、コンタクト162と同層には、コンタクト112が形成される。コンタクト112は埋設金属層112a及びバリアメタル膜112bから構成される。このコンタクト112は、ドレイン拡散層106に接続する。コンタクト112は、第1配線124bとドレイン拡散層106とを電気的に接続する。また、これらのコンタクト162及びコンタクト112は、トランジスタ上に形成された第1層間絶縁層110内に埋設される。また、第1ビア164は、コンタクト162と第2ビア166とを電気的に接続する。また、第1ビア164は、第1配線124bと同層に形成される。言い換えると、第1ビア164と、第1配線124bとは、第1層間絶縁層110上に形成された第2層間絶縁層122内に埋設される。また、第2ビア166は、埋設金属層166a及びバリアメタル膜166bで構成される。第2ビア166は、第1ビア164と第2配線138とを電気的に接続する。なお、第2ビア166は、第1の実施の形態と同様に、第2配線138と同一部材で構成されてもよい。次いで、抵抗変化型不揮発性メモリ素子140について詳述する。コンタクト162は、金属密着層142、下部電極144及びスペーサー部150から構成される。金属密着層142は、凹部154の底面上及び内壁上に形成されていて、下部電極144の下面及び側壁面を覆う。下部電極144は、凹部154の内部の中心に形成されている。スペーサー部150は、凹部154の内壁上に形成されていて、下部電極144の端部に形成される。このスペーサー部150は、下部電極144とともに第1ビア164の端部に形成されていて、下部電極144の周囲を覆うように形成される。また、第1ビア164は、少なくとも抵抗変化層146及び上部電極148から構成されていればよく、図12bに示すように、さらに埋め込み金属部158を有してもよい。上部電極148は、凹部156の底部上及び内壁上に形成されていて、下層の下部電極144及びスペーサー部150と接している。また、上部電極148は、抵抗変化層146よりも内側に形成されている。この上部電極148は、抵抗変化層146に沿って形成され、断面形状が抵抗変化層146と相似形を成してもよい。また、埋め込み金属部158は、凹部156のうち抵抗変化層146及び上部電極148が形成された部分の残りを埋設する。また、図13に示すように、抵抗変化層146は、凹部156に埋設された上部電極148と凹部154に埋設された下部電極144とが対向する有効領域160の外側に延在する。有効領域160から外側に延在した抵抗変化層146は、スペーサー部150と接する。なお、本実施の形態では、断面視において、上部電極148の幅と下部電極144との幅とを同一にすることができる同一とは、製造プロセスのバラツキを許容する。また、図12aに示すように、抵抗変化型不揮発性メモリ素子140の形状は、平面視において、円形形状、楕円形状又は矩形形状のいずれでもよい。また、コンタクト162と第1ビア164とは同一の孔径を有することができる。さらに、抵抗変化型不揮発性メモリ素子140は、第2ビア166又はコンタクト112と同一の孔径を有しても良い。なお、平面視において、コンタクト162及び第1ビア164は、第1配線124bの配線幅と比較して、同一またはそれ以下の孔径とすることができる。また、図13に示すように、金属密着層142は、第1層間絶縁層110に形成された凹部154の底部上及び側壁の一部上に沿って位置している。例えば、金属密着層142は、断面視においてコの字形状を有する。スペーサー部150は、金属密着層142の上端面上に位置している。すなわち、スペーサー部150は、凹部154の内壁の周囲に沿って形成される。このスペーサー部150は、例えば、平面視において、リング形状を有する。下部電極144は、金属密着層142の上並びに内壁上及びスペーサー部150の内壁上に位置している。この下部電極144は、図示されるように、金属密着層142及びスペーサー部150で構成される内孔に埋設される。また、抵抗変化層146は、第2層間絶縁層122に形成された凹部156の底部上及び側壁の一部上に沿って位置している。例えば、抵抗変化層146は、断面視においてコの字形状を有する。この抵抗変化層146は、下部電極144上及びスペーサー部150上に位置している。また、上部電極148は、抵抗変化層146上に位置しており、具体的には、抵抗変化層146の上及び内壁上に位置している。本実施の形態では、さらに、埋め込み金属部158は、上部電極148上に位置してればよく、例えば、上部電極148で構成された内孔に埋設されてもよい。第3の実施の形態においては、抵抗変化型不揮発性メモリ素子140が、コンタクト及びビアに埋設されているので、第1の実施の形態及び第2の実施の形態と比較して、面内方向の微細化をさらに実現することができる。また、第3の実施の形態は、第1の実施の形態と同等の効果が得られる。次に、第3の実施の形態の半導体装置抵抗変化型不揮発メモリ装置100の製造工程について説明する。図14は、第2の実施の形態の抵抗変化型不揮発記憶装置の製造工程の手順を示す工程断面図である。図14は、図12aのa-a断面図の一部における工程断面図を示す。本実施の形態の抵抗変化型不揮発メモリ装置100の製造方法以下、本工程と称することもあるは、次の工程を含む。まず、半導体基板102上に第1層間絶縁層110を形成する。次いで、第1層間絶縁層110に第1凹部凹部154を形成する。次いで、凹部154に金属密着層142及び下部電極144を埋設する。次いで、金属密着層142のうち露出部分にスペーサー部150を形成する。次いで、第1層間絶縁層110上に第2層間絶縁層122を形成する。この第2層間絶縁層122に第2凹部凹部156を形成する。この後、凹部156に抵抗変化層146及び上部電極148を埋設する。以下、第1及び第2の実施の形態と異なる点を詳述する。まず、第1の実施の形態と同様にして、半導体基板102上の素子領域にトランジスタを形成し、この上に第1層間絶縁層110を形成する。図14aに示すように、フォトリソグラフィ法及びドライエッチング法を用いて、半導体基板102の拡散層に達する凹部コンタクト孔を第1層間絶縁層110に形成する。一方のコンタクト孔には、バリアメタル膜112b及び埋設金属層112aを形成する。図14bに示すように、他方のコンタクト孔凹部154には、金属密着層142及び下部電極144を埋設する。例えば、凹部154内部及び開口の外側に金属密着層142及び下部電極144を堆積させ、CMPを用いて余剰の部分を研削する。堆積方法は、第1の実施の形態と同等のものを用いることができる。次いで、図14cに示すように、凹部154の開口において、露出している金属密着層142を酸化する。これにより、金属密着層142の露出部分にスペーサー部150を形成することができる。第1層間絶縁層110上に金属層を形成し、この金属層をパターニングすることにより、第1配線124bを形成することができる。なお、第1配線124bは、ダマシン方法により形成されても良い。この場合には、第1配線124bを、第1ビア164より先に形成してもよいし、後に形成してもよい。次いで、図14dに示すように、第1配線124bを覆うように、第1層間絶縁層110上に第2層間絶縁層122を形成する。この第2層間絶縁層122に凹部156を形成する。例えば、フォトリソグラフィ法及びドライエッチング法を用いることができる。この後、図14eに示すように、凹部156に抵抗変化層146及び上部電極148を堆積する。堆積方法は、第1の実施の形態と同様とすることができる。そして、図14fに示すように、凹部156の中心部に不図示のレジストマスクを埋設した状態で、開口の外側に形成された抵抗変化層146及び上部電極148を選択的に除去する。例えば、ドライエッチング法を用いることができる。その後、不図示のレジストマスクを除去する。これにより、凹部156の底部上及び内壁上に、抵抗変化層146及び上部電極148を選択的に形成できるが、この態様に限定されずに、凹部156内部全体を抵抗変化層146及び上部電極148で埋設してもよい。次いで、凹部156の残りの空間を埋め込み金属部158で埋設する。例えば、凹部156内部の上部電極148上に所定の金属層を形成し、この金属層の余剰部分をCMPにより、埋め込み金属部158を形成することができる。埋め込み金属部158としては、特に限定されないが、例えば、Cu、Al、Wなど、ビアや配線に用いる各種金属または合金を用いることができる。次いで、抵抗変化型不揮発性メモリ素子140及び第2層間絶縁層122上に第3層間絶縁層130を形成する。第3層間絶縁層130にビア孔を形成し、このビア孔にバリアメタル膜166b及び埋設金属層166aを埋設する。その後、第3層間絶縁層130上に第3キャップ絶縁層132及び不図示の第4層間絶縁層を形成する。次いで、この第4層間絶縁層及び第3キャップ絶縁層132を貫通し、第2ビア166の上面に達する開口部を形成する。そして、第4層間絶縁層に開口部と連続する配線溝を形成する。次いで、開口部及び配線溝にバリアメタル膜136及び金属膜を埋設する。余剰の金属膜をCMPで除去することにより、第2配線138を形成する。この後、通常の半導体装置の製造工程を実施してもよい。以上により、第3の実施の形態の抵抗変化型不揮発メモリ装置100を形成することができる。なお、当然ながら、上述した複数の実施の形態は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。