"第1および第2の電極ノードを有し、前記第1および第2の電極ノードの印加電圧極性に従って高い耐圧と低い耐圧とを有するプログラム容量素子、およびプログラム動作モード時、前記高い耐圧を与える電圧極性で前記プログラム容量素子にプログラム電圧を印加して前記プログラム容量素子をプログラムし、かつ通常動作モード時前記低い耐圧を与える電圧極性の電圧を前記プログラム容量素子へ印加するプログラム制御回路を備える、半導体装置。第1および第2の電極ノードを有し、前記第1および第2の電極ノード間の印加電圧極性により高い耐圧と低い耐圧とを有するプログラム容量素子、およびプログラム動作モード時、耐圧の低い電圧極性で前記第1および第2の電極間にプログラム電圧を印加し、通常動作モード時には耐圧の低い電圧極性で前記第1および第2の電極間に電圧を印加するプログラム制御回路を備える、半導体装置。第1および第2の電極ノードを有し、前記第1および第2の電極ノード間の印加電圧極性により高い耐圧と低い耐圧とを有するプログラム容量素子、およびプログラム動作モード時および通常動作モード時前記第1および第2の電極間に同一極性で電圧を印加するプログラム制御回路を備える、半導体装置。各々が情報を記憶するためのキャパシタを有する複数のメモリセルをさらに備え、前記プログラム容量素子は、前記キャパシタと同一構造の素子を含む、請求項1から3のいずれかに記載の半導体装置。キャパシタ、プログラム動作モード時前記キャパシタにプログラム電圧を印加して、記憶情報に応じて選択的に前記キャパシタに絶縁破壊を生じさせ、かつ判定動作モード時において前記キャパシタの記憶情報判定のために、状態判定指示信号に応答してワンショットのパルス信号を前記キャパシタの電極間に印加するプログラム制御回路を備える、半導体装置。前記プログラム制御回路は、前記判定動作モード時、前記キャパシタの第1電極を第1の電圧レベルに設定し、かつ前記状態判定指示信号に応答して前記キャパシタの第2電極を、第2電圧レベルにワンショットパルスの形で判定し、かつ前記判定動作モード完了時、前記第1電圧レベルに前記キャパシタの第2電極をプリチャージする手段を含む、請求項5記載の半導体装置。複数の通常エレメント、前記複数の通常エレメントの不良通常エレメントを置換救済するための複数の冗長エレメント、および前記複数の冗長エレメントそれぞれに対応して設けられ、各々がキャパシタの絶縁破壊によりプログラムされる複数のプログラム回路を備え、前記複数のプログラム回路は、前記不良通常エレメントを特定するための情報がプログラムされ、かつ前記複数のプログラム回路および複数の冗長エレメントは、不良プログラム回路および/または対応の不良冗長エレメントを救済することができる、半導体装置。上述のようなアンチヒューズ回路においては、キャパシタが用いられる。このキャパシタのプログラム時においては、比較的高い電圧たとえば12Vを印加して、絶縁破壊を生じさせる必要がある。このような高電圧を印加するためには、高電圧を印加するプログラム制御回路の構成要素であるMOSトランジスタ絶縁ゲート型電界効果トランジスタは、耐圧を十分高くする必要がある。しかしながら、近年の高密度高集積化された半導体記憶装置においては、MOSトランジスタのサイズは小さくされ、その耐圧は低くなってきている。したがって、このようなプログラム用高電圧を印加するためには、他の周辺回路よりも、十分耐圧の高いMOSトランジスタを構成要素として用いる必要があり、そのサイズが大きくなる通常、スケーリング則に沿ってMOSトランジスタが形成され、ゲート絶縁膜を厚くする場合、応じて、サイズも大きくなる。したがって、プログラム制御回路の占有面積が増加するという問題が生じる。上述のように、プログラム高電圧を用いずに、キャパシタアンチヒューズをプログラムするために、DRAMセルの3次元キャパシタと同一構造を有するキャパシタをアンチヒューズとして用いる構成が、米国特許5110754に示されている。この先行技術においては、単体のキャパシタがアンチヒューズとして用いられている。周辺回路領域において、メモリセルキャパシタと同一特性を有するキャパシタを単体で形成する場合、メモリセルアレイ領域における繰返しパターンが形成されないため、この周辺領域におけるキャパシタパターン/形状がメモリセルキャパシタのそれと異なり、メモリセルキャパシタと同一特性を有するアンチヒューズ用キャパシタを形成するのは困難であるという問題が生じる。また、プログラム情報を読出すためには、比較的大きな電流をアンチヒューズキャパシタに流す必要があり、その電極面積は十分大きくする必要がある高速で記憶データを読出すため。このため、アンチヒューズ回路の占有面積も大きくなり、高集積化することができなくなるという問題が生じる。それゆえ、この発明の目的は、小占有面積で信頼性の高いアンチヒューズ回路を提供することである。この発明の他の目的は、正確にメモリセルキャパシタと同じ特性を有するキャパシタをアンチヒューズ素子として利用することのできる半導体装置を提供することである。請求項1に係る半導体装置は、第1および第2の電極ノードを有し、これら第1および第2の電極ノードの間の印加電圧極性により高い耐圧と低い耐圧とを有するプログラム容量素子と、プログラム動作モード時、この高い耐圧を与える電圧極性でプログラム容量素子にプログラム電圧を印加してこのプログラム容量素子をプログラムし、かつ通常動作モード時、低い耐圧を与える電圧極性で電圧をこのプログラム容量素子へ印加するプログラム制御回路を備える。請求項2に係る半導体装置は、第1および第2の電極ノードを有し、これら第1および第2の電極ノード間の印加電圧極性に従って高い耐圧と低い耐圧とを有するプログラム容量素子と、プログラム動作モード時、耐圧の低い電圧極性で第1および第2の電極間にプログラム電圧を印加し、かつ通常動作モード時には、耐圧の低い電圧極性で第1および第2の電極間に電圧を印加するプログラム制御回路を備える。請求項3に係る半導体装置は、第1および第2の電極ノードを有し、これら第1および第2の電極ノード間の印加電圧極性により高い耐圧と低い耐圧とを有するプログラム容量素子と、プログラム動作モード時および通常動作モード時に、同一電圧極性で第1および第2の電極間に電圧を印加するプログラム制御回路を備える。請求項4に係る半導体装置は、請求項1から3のいずれかの半導体装置が、さらに、各々が情報を記憶するキャパシタを有する複数のメモリセルを含み、プログラム容量素子は、このキャパシタと同一構造の容量素子を含む。請求項5に係る半導体装置は、キャパシタと、プログラム動作モード時このキャパシタにプログラム電圧を印加して、記憶情報に応じて選択的にこのキャパシタに絶縁破壊を生じさせかつ判定動作モード時において、このキャパシタの記憶情報判定のために状態判定指示信号に応答してワンショットのパルス信号をキャパシタ電極間に印加する制御回路を備える。請求項6に係る半導体装置は、請求項7のプログラム制御回路が、判定動作モード時、このキャパシタの第1電極を第1の電圧レベルに設定し、状態判定指示信号の活性化に応答してこのキャパシタの第2電極を第2の電圧レベルにワンショットパルスの形で駆動し、かつ状態判定指示信号の非活性化に応答してこのキャパシタの第2電極ノードを第1の電圧レベルにプリチャージする手段を含む。請求項7に係る半導体装置は、複数の通常エレメントと、各々が、キャパシタの絶縁破壊により不良通常エレメントを特定する情報がプログラムされる複数のプログラム回路と、複数のプログラム各々に対応して配置されかつ複数の通常エレメントの不良通常エレメントを置換、救済するための複数の冗長エレメントとを備える。複数のプログラム回路および複数の冗長エレメントは、不良プログラム回路および/または不良冗長エレメントを救済することができる。キャパシタの耐圧特性の方向性に応じてプログラム高電圧および通常動作モード時の印加電圧極性を設定することにより、プログラム動作モード時に確実に絶縁破壊を生じさせかつ通常動作モード時において、確実に、導通/非導通溶断/非溶断状態に設定することができ、信頼性の高いアンチヒューズ回路を実現することができる。請求項1に係る発明に従えば、耐圧の低い電圧極性および耐圧の高い電圧極性を有するキャパシタにおいて、プログラム動作モード時においては、高い耐圧極性でプログラム高電圧を印加し、通常動作モード時において、低い耐圧特性の電圧極性で電圧を印加しているため、確実に、絶縁破壊を生じさせることができるとともに、確実に通常動作モード時において、プログラム後のキャパシタ型アンチヒューズを溶断/非溶断状態に保持することができる。請求項2に係る発明に従えば、高い耐圧特性および低い耐圧特性の電圧極性を有するキャパシタにおいて、プログラム動作モード時耐圧の低い電圧極性でプログラム高電圧を印加しかつ通常動作モード時においても、この耐圧の低い電圧極性方向に電圧をキャパシタに印加しているため、低いプログラム高電圧で絶縁破壊を生じさせて、かつ同一電圧極性の電圧印加により、確実に非溶断状態のキャパシタ型アンチヒューズを非溶断状態に保持することができる。請求項3に係る発明に従えば、高い耐圧および低い耐圧をその電圧極性に応じて有するキャパシタに対して、プログラム動作モード時および通常動作モード時同一極性で電圧を印加するように構成しているため、これらの制御回路の構成が簡略化される電圧極性を反転させる必要はないため。また、キャパシタの非溶断状態/溶断状態を、通常動作モード時においても確実に保持することができる。請求項4に係る発明に従えば、これらの耐圧特性が非対称的なキャパシタとしてはメモリセルキャパシタと同一構造を有する容量素子を用いてるため、容易に、完全な構造を有するキャパシタを小占有面積で実現することができる。請求項5に係る発明に従えば、キャパシタの記憶情報判定時、ワンショットパルスの形で、このキャパシタに電圧を印加しているため、キャパシタに印加される電圧ストレス印加時間を低減することができ、キャパシタの耐圧特性劣化を防止することができ、信頼性の高いプログラム回路を実現することができる。請求項6に係る発明に従えば、スタンバイサイクル時、キャパシタの判定ノード第1の電極ノードを第1のレベルに設定し、判定動作モード時において、この判定モードに、ワンショットパルスの形態で第2のレベルの電圧を印加しているため、キャパシタに電圧ストレスが印加される時間を低減することができる。請求項7に係る発明に従えば、スペアエレメントそれぞれにプログラム回路を設け、プログラム回路およびスペアエレメントの組において不良が存在する場合には、そのプログラム回路およびスペアエレメントの組を用いず別の組のプログラム回路に不良救済のプログラムを行なうように構成しているため、不良救済のためのプログラム回路およびスペアエレメントに不良が存在している場合においても、それを、別のプログラム回路およびスペアエレメントで救済することができ、チップ歩留りを改善することができる。[全体の構成]図1は、この発明に従う半導体装置の全体の構成を概略的に示す図である。図1においては、この発明が適用される半導体装置として、ダイナミック型半導体記憶装置が示される。図1において、半導体記憶装置1は、行列状に配列される複数の通常セルを有するノーマルアレイ2と、ノーマルアレイ2の不良通常セルを救済するための冗長セルが行列状に配列されるスペアアレイ3と、外部からのアドレス信号ADDを受けて内部アドレス信号を生成するアドレス入力回路4と、活性化時、アドレス入力回路4からの内部アドレス信号に従ってノーマルアレイ2のアドレス指定された通常セルを選択する通常セル選択回路5と、アドレス入力回路4からの内部アドレス信号が、ノーマルアレイ2の不良通常セルを指定しているか否かを判定する冗長置換制御回路6と、冗長置換制御回路6からの不良通常セル指定指示信号に従って、スペアアレイ3のスペアセルを選択する冗長セル選択回路7と、外部からの制御信号φexに従って内部制御信号φinを生成する周辺制御回路8を含む。ノーマルアレイ2およびスペアアレイ3においては、1トランジスタ/1キャパシタ型のメモリセルが行列状に配列される。スペアアレイ3は、ノーマルアレイ2の不良通常セルを救済する構成であればよい。このスペアアレイ3は、ノーマルアレイ2の不良通常セル行を救済するためのスペア行と、ノーマルアレイ2の不良メモリセル列を救済するためのスペア列を含む。通常セル選択回路5は、ノーマルアレイ2の通常セル行を選択するための行選択回路およびノーマルアレイ2の通常セル列を選択するための列選択回路を含む。冗長セル選択回路7も、スペアアレイ3の冗長セル行を選択するための行選択回路、スペアアレイ3の冗長セル列を選択するための列選択回路を含む。しかしながら、この冗長セル選択回路7は、冗長セル行を選択するための行選択回路および冗長セル列を選択するための列選択回路の一方のみを含む構成であってもよい。冗長置換制御回路6は、アドレス入力回路4からの内部アドレス信号が、不良通常セルを指定しているときには、通常セル選択回路5を非活性化し、かつ冗長セル選択回路7を活性化する。この冗長置換制御回路6は、不良通常セル行/列をプログラムするためのプログラム回路を含み、プログラム回路それぞれに対応して、行/列選択回路が冗長セル選択回路7において設けられる構成であってもよい。また、この冗長セル選択回路7は、冗長置換制御回路6からの、不良通常セル指定指示信号に従って活性化されてアドレス入力回路4からのアドレス信号をデコードする構成であってもよい。図2は、図1に示す冗長置換制御回路6の構成を概略的に示す図である。図2において、冗長置換制御回路6は、通常動作モードおよびプログラム動作モードを指定する制御信号を生成するプログラム制御回路6aと、プログラム制御回路6aからの制御信号に従って不良通常セルアドレスのプログラムおよびプログラムデータの読出を行なうプログラム回路6bと、プログラム制御回路6aの制御の下に動作し、プログラム回路6bからのプログラムされた不良通常セルアドレス信号とアドレス入力回路4からの内部アドレス信号ADDとを比較し、その比較結果に従って冗長置換不良通常セルを冗長セルで遅延する動作を行なうか否かを示す信号Mを生成する比較/判定回路6cを含む。プログラム回路6bは、好ましくは、ノーマルアレイ2およびスペアアレイ3におけるメモリセル配列パターンと同一パターンに従って配置されるメモリセルキャパシタと同一構造の複数の容量素子で構成されるキャパシタ型アンチヒューズを、不良通常セルアドレスをプログラムするためのプログラム素子として含む。[実施の形態1]図3は、この発明の実施の形態1に従う半導体記憶装置の要部の構成を示す図である。図3においては、メモリアレイMAおよび1ビットのアドレス信号に対応するプログラム回路6bの構成を示す。メモリアレイMAは、図1に示すノーマルアレイ2およびスペアアレイ3のいずれであってもよい。ノーマルアレイ2およびスペアアレイ3においては、同一のパターンのメモリが繰返し配置される。メモリアレイMAは、行列状に配列される複数のメモリセルMCと、メモリセル行に対応して配置されるワード線WL0、WL1、...と、メモリセル列それぞれに対応して配置されるビット線対BL0,/BL0、BL1,/BL1、...を含む。メモリセルMCは、情報を記憶するためのキャパシタMSと、対応のワード線上の信号電位に従ってこのメモリセルキャパシタMSを対応のビット線に接続するnチャネルMOSトランジスタで構成されるアクセストランジスタMTを含む。プログラム回路6bは、行方向に沿って整列して配置される複数のプログラム単位素子PRa-PRnを含む。これらのプログラム単位素子PRa~PRnの各々は、メモリセルMCと同一の構造を有し、容量素子SおよびMOSトランジスタTを含む。容量素子Sは、メモリセルキャパシタMSと同一構造を有し、MOSトランジスタTは、アクセストランジスタMTと同一構造を有する。ここで、同一構造は、サイズおよび形状が同じである状態を示す。したがって、容量素子Sは、メモリセルキャパシタMSと同じ電気的特性を有する。プログラム回路6bは、さらに、行方向に沿って延在して配置され、MOSトランジスタTのゲートに共通に接続される導電配線10と、容量素子Sの一方電極ノードに共通に接続される導電配線13と、MOSトランジスタTの第1の電極ノードにそれぞれ接続される導電配線11a~11nと、導電配線11a~11nに共通に接続される導電配線12を含む。導電配線10は、メモリアレイMAにおけるワード線WLWL0、WL1、...と同一工程で形成され、ワード線WLと同一の材料で形成され、電源電圧Vccを伝達する。導電配線13は、メモリアレイMAにおけるメモリセルキャパシタMSのセルプレート電極層に相当し、このセルプレート電極層と、同一製造工程で形成される。導電配線11a~11nは、メモリアレイMAにおけるビット線BLまたは/BLに相当する。導電配線12は、プログラム素子キャパシタ型アンチヒューズの第1電極C1となり、導電配線13は、このプログラム素子の他方電極C2となる。導電配線10は、電源電圧Vccを伝達し、MOSトランジスタTは導通状態となり、容量素子Sが導電配線11a~11nそれぞれを介して導電配線12に結合される。したがって、プログラム素子の電極ノードC1およびC2の間に、複数の容量素子Sが並列に接続され、小占有面積で比較的大きな容量値を有するプログラム素子を実現することができる。特に、メモリセルキャパシタは、情報の記憶のために面積が低減されても、必要最小限の容量値を有することが要求される。したがって、メモリセルキャパシタは、最も面積利用効率の優れたキャパシタである。このメモリセルキャパシタと同一構造の容量素子を複数個並列に接続することにより、面積利用効率の優れたキャパシタで構成されるプログラム素子を実現することができる。図4は、メモリセルMCおよびプログラム単位素子PRPRa~PRnの断面構造を概略的に示す図である。図4においては、これらのメモリセルMCおよびプログラム単位素子PRPRa~PRnは同一構造を有するため、プログラム単位素子PRの断面構造を示す。図4において、プログラム単位素子PRは、半導体基板領域15表面に間をおいて形成されるn型不純物領域16a、16bおよび16cと、不純物領域16aおよび16bの間のチャネル領域上に図示しないゲート絶縁膜を介して形成される導電層17と、不純物領域16bに電気的に接続されかつ導電層17上に延在して形成される導電層18と、導電層18と、図示しない薄いキャパシタ絶縁膜を介して配置される導電層19と、不純物領域16aと電気的に接続されかつ導電層18下層に形成されかつ導電層17と交差する方向に延在して配置される導電層20を含む。導電層17は、図3に示す導電配線10に対応し、導電層19は、導電配線13に対応し、導電層20は、導電配線1111a~11nに対応する。不純物領域16bと不純物領域16cの間には、素子分離のための厚い絶縁膜21が形成される。このプログラム単位素子は、3次元構造を有しており、容量素子Sは、いわゆるスタックトキャパシタ構造を有する。このような3次元構造のキャパシタを、周辺回路領域内において単独に形成した場合、周辺回路においてはこのような3次元構造は設けられていないため、周辺回路領域とこの容量素子のパターン/段差が異なる。したがって、周辺回路領域内において、このようなメモリセルキャパシタと同じ3次元構造を有するキャパシタを単独で配置した場合、露光時における周辺回路の段差によるハレーションなどによるパターニングのずれおよび、製造時における周辺回路領域の構成要素の段差によるストレスなどに起因する形状の変形などが生じ、所望の特性を有するキャパシタを実現することができない。しかしながら、本実施の形態1におけるように、行方向に沿ってプログラム単位素子を繰返し配置することにより、パターンの繰返しが得られ、周辺回路の構成要素の影響を受けることなく、プログラム単位素子を、メモリセルMCと同じ形状で形成することができ、これにより、所望の特性を有するキャパシタ型アンチヒューズを実現することができる。なお、アンチヒューズとしてプログラム単位素子PRを用いる場合、この単位素子PRの数は、数十個程度であればよい。また、この場合、プログラム単位素子PRa~PRnを並列に接続して1つのプログラム素子として利用する場合、少なくとも1つの容量素子Sの絶縁破壊が生じれば、アンチヒューズとしてこのプログラム素子を用いることができる。したがって、仮に、この容量素子Sにおける絶縁耐圧にばらつきが生じても、その影響を受けることなく、確実に、プログラムを行なうことができ、歩留まりの良いプログラム回路を実現することができる。[変更例1]図5は、この発明の実施の形態1の変更例1の構成を概略的に示す図である。図5において、プログラム単位素子PRp~PRuが、メモリアレイ列方向の配列パターンと同じ繰返しパターンにより配置される。プログラム単位素子PRp~PRuは、メモリセルMCと同じ構造を有し、MOSトランジスタTおよび容量素子Sを含む。MOSトランジスタTの第1の電極ノードは、導電配線26に共通に結合され、容量素子Sの第1の電極ノードメモリセルキャパシタのセルプレート電極ノードに相当は導電配線25に共通に接続される。MOSトランジスタTのゲートは、それぞれ導電配線27p~27uを介して電源電圧Vccを受けるように結合される。これらの導電配線27p~27uは、図5において破線で示すように共通に1つの配線に結合されて電源電圧Vccを受けるように形成されてもよく、また近傍に電源配線が存在する場合、この電源配線に個々に接続される構成であってもよい。この図5に示すプログラム素子においても、列方向に同じパターンが繰返されており、周辺回路の構成要素のパターンの影響を受けることなく正確に、メモリセルキャパシタと同一構造の容量素子Sを周辺回路領域に形成することができる。この図5に示す配置においても、導電配線26が、プログラム素子の一方電極ノードC1となり、導電配線25が、プログラム素子の他方電極ノードC2となる。したがって、電極ノードC1およびC2の間に、容量素子Sが互いに並列に結合される。このように、面積利用効率の優れたキャパシタ型アンチヒューズを形成することができる。また、図3に示すキャパシタ型アンチヒューズと同様の効果を奏することができる。[変更例2]図6Aは、この発明の実施の形態1の変更例2の構成を概略的に示す図である。図6Aにおいて、このキャパシタ型アンチヒューズは、半導体基板領域30表面に形成されるNウェル31内に形成される。Nウェル31表面に間をおいてN型不純物領域32a、32b、32c、および32dが形成される。不純物領域32aおよび32bの間のチャネル領域上に図示しないゲート絶縁膜を介して導電層33aが形成され、不純物領域32bおよび32cの間のチャネル領域上に導電層33bが形成される。不純物領域32aおよび32cは、それぞれ、互いに分離される導電層34aおよび34bに電気的に接続される。これらのメモリセルストレージノードに対応する導電層34aおよび34b上に図示しないキャパシタ絶縁膜を介して共通に導電層35が形成される。図6Bは、図6Aに示すプログラム素子の電気的等価回路を示す図である。図6Bにおいて、単位素子のストレージノードSN不純物領域32a,32cに相当が共通に配線38を介して結合され、キャパシタSの他方電極ノードが配線37を介して電極ノードC1に結合される。この配線38は、図6AにおけるNウェル31に相当する。ストレージノードSNは、MOSトランジスタTと容量素子Sの間の接続ノードである。この図6Bに示すように、Nウェル31が、配線38およびプログラム素子の電極ノードC2として作用するため、電極ノードC1およびC2の間に、容量素子Sが互いに並列に接続される。MOSトランジスタTのゲートとなる導電層33aおよび33bは、メモリセルアレイのパターンと同じパターンを形成するためのダミーとして設けられる。したがって、この導電層33aおよび33bの電圧レベルは任意であり、電気的にフローティング状態とされてもよい。この導電層33aおよび33bを、電源電圧Vccに接続した場合、不純物領域32aおよび32bの間の領域および不純物領域32bおよび32cの間の領域にN型不純物が引き寄せられるため、このNウェル31の表面抵抗を低減することができ、キャパシタ電極の抵抗を低減することができる。図6Aにおいては、ビット線に相当する導電層は示していない。しかしながら、このメモリアレイのパターンと同一性を維持するため、このビット線に相当する導電層が不純物領域32bに電気的に接続されるように形成されてもよい。この場合においても、ビット線に相当する導電層は、単にダミーとして設けられるだけであるパターン同一性を維持するため。この図6Aに示す単位素子は、メモリアレイの行方向および列方向のいずれの方向に沿って整列して配置されてもよい。[変更例3]図7は、この発明の実施の形態1の変更例3の構成を概略的に示す図である。図7においては、プログラム単位素子PR0~PRnが、メモリアレイの行方向または列方向の配列パターンと同一配列パターンを有するように整列して配置される。これらの単位素子PR0~PRnの両側に整列して、ダミーエレメントDPRaおよびDPRbが配置される。これらのダミーエレメントDPRaおよびDPRbは、単位素子PR0~PRnと同じレイアウトパターンを有する。単位素子PR0~PRnが、電極ノードC1およびC2の間に互いに並列に接続される。ダミーエレメントDPRaおよびDPRbは、フローティング状態に保持される。したがって、キャパシタ型アンチヒューズとしては、単位素子PR0~PRnが用いられ、ダミーエレメントDPRaおよびDPRbは用いられない。これらのダミーエレメントDPRaおよびDPRbは、単位素子PR0~PRnの整列方向における繰返しパターンの連続性を維持するために設けられる。端部の単位素子PR0およびPRnも、その両側に、同じ繰返しパターンが配置されており、他の単位素子PR1、...と同じ条件で形成することができ、これらの単位素子PR0およびPRnに含まれる容量素子も、他の単位素子と同じ条件で形成され、メモリセルキャパシタと同一構造および特性を有する容量素子を確実に形成することができる。なお、上述の説明においては、単位素子が行または列方向に整列して配置されている。しかしながら、この単位素子PRが、行および列方向に2次元状に整列して配置されてもよい。この場合、メモリセルキャパシタのセルプレート電極ノードに相当するノードが、共通に接続されてプログラム素子の一方電極となる。基板領域が、プログラム素子の電極として用いられる場合には、ビット線に相当する導電層はフローティング状態、ワード線に相当する導電層は、その接続状態は任意である。容量素子をMOSトランジスタアクセストランジスタに相当するトランジスタを介して互いに相互接続する場合には、ワード線に相当する導電層に電源電圧Vccが印加される。このような、2次元状に単位素子を配置しても、面積利用効率の優れたキャパシタ型アンチヒューズを実現することができる。[変更例4]図8は、この発明の実施の形態1の変更例4の構成を概略的に示す図である。図8においては、メモリアレイMAに隣接してアンチヒューズ配置領域6baが設けられ、このアンチヒューズ配置領域6baに近接してまたは隣接してプログラム周辺回路6bbが配置される。これらのアンチヒューズ配置領域6baおよびプログラム周辺回路6bbが、図2に示すプログラム回路6bに相当する。メモリアレイMAにおいては、行列状にメモリセルMCが配置される。このメモリアレイMAのメモリセル配置パターンを繰返して、アンチヒューズ配置領域6baにまで延在させる。これにより、メモリアレイMAの繰返しパターンと同じパターンをもってアンチヒューズ配置領域6ba内に容量素子を形成することができる。メモリアレイMAにおける繰返しパターンを連続的に繰返すことにより、アンチヒューズ配置領域6ba内において容易に容量素子およびMOSトランジスタからなる単位素子を形成することができる。これにより、メモリアレイMAにおける端部領域におけるパターンの不連続性を防止する構成をこのアンチヒューズ配置領域6baにおいてもそのまま利用することができ、正確に、メモリアレイMAにおけるメモリセルMCと同一構造同一パターンを有する単位素子を形成することができる。プログラム周辺回路6bbは、このアンチヒューズ配置領域6baに含まれるキャパシタ型アンチヒューズをプログラムし、かつその記憶データを読出すための回路部分を含む。また、図7において単位素子PR0~PRnの両側に、ダミーエレメントDPRaおよびDPRbが配置されているが、これらのダミーエレメントの数は任意であり、同一パターンの繰返しが、これらの単位素子PR0~PRnに対し同じ影響を及ぼすようにされていればよい。以上のように、この発明の実施の形態1に従えば、メモリセルキャパシタ構造を、キャパシタ型アンチヒューズとして利用する場合、メモリセル構造を繰返し整列して配置することにより容易にアンチヒューズを実現することができる。周辺回路領域においてキャパシタ型アンチヒューズを配置しても、所望の特性を有するキャパシタ型アンチヒューズを形成することができる。また、不完全な構造を有するキャパシタ型アンチヒューズが形成されるのを防止することができ、信頼性の高いキャパシタ型アンチヒューズを実現することができる。[実施の形態2]図9Aは、この発明の実施の形態2に従うアンチヒューズ回路の構成を概略的に示す図である。図9Aにおいては、1つのキャパシタ型アンチヒューズの構成を示す。図9Aにおいて、ノードC3およびC4の間に、MOSトランジスタTおよび容量素子Sの直列体からなる単位エレメントが互いに並列に接続される。MOSトランジスタTのゲートは、共通にノードNGに接続される。MOSトランジスタTと、先の図36に示すデカップリングトランジスタ903として利用し、容量素子Sを、キャパシタ型アンチヒューズ40として利用する。これらの容量素子Sは、行および列のいずれの方向に整列してもよく、実施の形態1に従って、整列配置されればよい。図9Bは、図9Aに示す単位エレメントの配置の電気等価回路を示す図である。図9Bにおいて、ノードC3およびC4の間に、MOSトランジスタ41およびキャパシタ型アンチヒューズ40が直列に接続される。MOSトランジスタ41は、複数のMOSトランジスタTの並列体で形成される。したがって、そのチャネル幅が広くなり、十分大きな電流を供給することができ、このキャパシタ型アンチヒューズ40の溶断/非溶断時における電流を十分に駆動することができる。また、アンチヒューズ40の溶断/非溶断判定時においても十分大きな電流をこのMOSトランジスタ41が駆動することができ、高速で、キャパシタ型アンチヒューズ40の溶断/非溶断を判定することができる。図10Aは、この発明の実施の形態2におけるキャパシタ型アンチヒューズを用いる回路の構成を概略的に示す図である。図10において、プログラム回路内のアンチヒューズ回路の1ビットの構成を示す。図10Aにおいて、アンチヒューズ回路は、メモリサイクル開始指示信号RASの非活性化Lレベルに応答して導通し、ノードC3を電源電圧Vccレベルに充電するpチャネルMOSトランジスタ50と、プログラム動作モードヒューズブローサイクル時において、信号Adに従って選択的に導通状態に設定されるnチャネルMOSトランジスタ51と、通常動作モード時、ノードC3の電圧レベルを判定し、アンチヒューズ40の溶断/非溶断を示す信号BLOWを生成するインバータ回路52を含む。アンチヒューズ40は、図9Aに示す構成を有し、ノードC3に、ヒューズブローサイクル時高電圧が印加されるのを防止するために、デカップリングトランジスタとして、図9Aに示すMOSトランジスタ41が用いられる。このMOSトランジスタ41のゲートノードNGは、電源電圧Vccを受けるように結合される。次に、この図10Aに示すアンチヒューズ回路の動作を、図10Bに示す動作波形図を参照して説明する。ヒューズブロープログラムサイクル時において、まず信号RASが、LレベルからHレベルに設定される。メモリサイクル開始指示信号RASの非活性化時、MOSトランジスタ50は導通状態にあり、ノードC3は、Hレベルに保持される。アンチヒューズ40は、導通時溶断時においても、比較的大きな抵抗を有しているたとえば5KΩ以上。したがって、指示信号BLOWは、Hレベルである。ヒューズブローサイクル時において、まずメモリサイクル開始指示信号RASをHレベルに立上げ、MOSトランジスタ50を非導通状態に設定する。これにより、ノードC3へのHレベルのプリチャージ動作が終了する。次いで、プログラムデータに従って信号AdをHレベルまたはLレベルに設定し、かつノードC4へプログラム用の高電圧を印加する。MOSトランジスタ51が導通状態となると、ノードC3は接地電圧レベルへ低下し、アンチヒューズ40に高電圧が印加される。このキャパシタ型アンチヒューズ40に印加される電圧がそのアンチヒューズ40の耐圧を超えると、アンチヒューズ40が絶縁破壊を生じ、ノードC4からノードC3を介して接地ノードへ電流が流れる。MOSトランジスタ51は、比較的大きなチャネル抵抗を有しており、ノードC3の電圧レベルは、このアンチヒューズ40の有する抵抗値とMOSトランジスタ51の有する抵抗値とに従って上昇する。ノードC3の電圧レベルがインバータ回路52の入力論理しきい値を超えると、溶断指示信号BLOWがHレベルへ立上がる。このノードC4に印加される高電圧は、デカップリングトランジスタ41が、Vcc-Vthの電圧を伝達することができるだけであり、ノードC3への伝達が防止される。一方、信号AdがLレベルのときには、MOSトランジスタ51は非導通状態になる。ノードC3は、MOSトランジスタ50により電源電圧Vccレベルにプリチャージされた状態である。したがって、ノードC4に高電圧が印加されても、アンチヒューズ40電極間に印加される電圧は、アンチヒューズ40の絶縁耐圧を超えないため、アンチヒューズ40は非溶断状態に保持される。したがって、信号BLOWは、図10Bにおいて破線で示すようにLレベルを維持する。所定の時間が経過すると、ヒューズブローサイクルが完了し、メモリサイクル開始指示信号RASがLレベルに駆動され、またノードC4への高電圧印加が停止される。通常動作モード時においては、信号Adは、Lレベルに設定される。メモリサイクル開始指示信号RASがHレベルに立上がると、MOSトランジスタ50が非導通状態となる。通常動作モード時においては、MOSトランジスタ51は常時非導通状態にある。したがって、ノードC3の電圧レベルは、アンチヒューズの溶断/非溶断の状態に応じて決定される。アンチヒューズ40が溶断されているヒューズブローされている場合には、ノードC3は、MOSトランジスタ41およびアンチヒューズ40を介して放電される。ここで、ノードC4は、通常動作モード時においては接地電圧レベルに保持される。したがって信号BLOWが、Hレベルに立上がり、このアンチヒューズ回路に記憶されたデータが読出される。一方、アンチヒューズ40が非溶断状態のときには、ノードC3に対し、電流が放電する経路は存在しないため、ノードC3はHレベルを維持し、インバータ回路52からの信号BLOWはLレベルを保持する。上述の動作により、アンチヒューズ40の溶断を行なうことができる。なお、この図10Aに示すプログラム回路アンチヒューズ回路の構成は一例であり、他の構成が用いられてもよい。上述のように、このプログラム動作時ヒューズブローサイクル時における高電圧の伝達を防止するためのデカップリングトランジスタとして、単位エレメントのMOSトランジスタTを利用することにより、プログラム回路の構成要素数を低減することができ、回路占有面積を低減することができる。以上のように、この発明の実施の形態2に従えば、単位エレメントのMOSトランジスタを、アンチヒューズとしてではなく、プログラム回路アンチヒューズ回路の構成要素として利用しているため、プログラム回路の占有面積を低減することができる。[実施の形態3]図11Aは、この発明の実施の形態3に従うプログラム素子の断面構造を概略的に示す図である。図11Aにおいては、1つの単位エレメントにおける容量素子の断面構造を示す。図11Aにおいて、容量素子は、半導体基板領域55表面に形成される不純物領域56に電気的に接続される導電層57と、この導電層57上にキャパシタ絶縁膜58を介して形成される導電層59と、導電層59上に形成されかつ電気的に接続される低抵抗導電層60を含む。導電層57は、メモリセルキャパシタのストレージノードに相当し、導電層59は、メモリセルキャパシタのセルプレート電極に相当する。セルプレート電極に相当する導電層59は、複数の容量素子に共通に設けられる。容量素子それぞれに対して、この導電層57と対向する位置においてコンタクト孔を介して低抵抗導電層60が形成される。図11Bは、図11Aに示す断面構造を有する容量素子の平面レイアウトを概略的に示す図である。この図11Bに示すように、導電層57と平面図的に見て重なり合うようにコンタクト孔61が形成され、このコンタクト孔61を介して低抵抗導電層60と導電層59とが電気的に接続される。メモリセルキャパシタにおいては、セルプレート電極層およびストレージノードとなる電極層は、ポリシリコンで形成される。このポリシリコン層は、抵抗を低くするために、高濃度に不純物がドープされる。キャパシタ型アンチヒューズの容量素子は、メモリセルキャパシタと同一構造を有しているため、これらの導電層57および59も、高濃度に不純物がドープされたポリシリコン層で形成される。低抵抗導電層60は、たとえばアルミニウムで形成される。この低抵抗導電層60を導電層59に電気的に接続する場合、ある温度条件下で、低抵抗導電層60を形成してパターニングが行なわれる。導電層59は、コンタクト形成時において、そのドープされた不純物がキャパシタ絶縁膜58へ移動し、キャパシタ絶縁膜58の特性が変化する。通常、キャパシタ絶縁膜58に不純物が移動した場合、キャパシタ絶縁膜58において電子/正孔トラップが形成され、キャパシタ絶縁膜58の絶縁特性が劣化する。したがって、このストレージノードに相当する導電層57と対向してコンタクト孔61を形成して、上層の低抵抗導電層60と電気的に接続することにより、この容量素子の耐圧特性を低くすることができ、プログラム時に印加される電圧レベルを低くすることができる。これにより、低電圧駆動される半導体装置においても、比較的低い電圧で、プログラム素子のプログラムを行なうことが可能となる。なお、この図11Aに示す構成において、プログラム素子の一方電極ノードとして、低抵抗導電層60が用いられてもよく、またセルプレート電極層に相当する導電層59がプログラム素子の電極ノードとして用いられてもよい。ただし、低抵抗導電層60は、単に容量素子の耐圧を低くするために各容量素子に対応して設けられているだけであってもよい。[変更例1]図12Aは、この発明の実施の形態3の変更例1の構成を概略的に示す図である。図12Aにおいては、1つのMOSキャパシタの断面構造が概略的に示される。図12Aにおいて、半導体基板領域70表面に、不純物領域71aおよび71bが形成される。これらの不純物領域71aおよび71bの間のチャネル領域上にゲート絶縁膜72を介してゲート電極層73が形成される。このゲート電極層73は、チャネル領域上においてその上層の導電層74と電気的に接続される。不純物領域71aおよび71bを取囲むように、素子分離用のフィールド絶縁膜75が形成される。図12Bは、図12Aに示すMOSキャパシタの平面レイアウトを概略的に示す図である。図12Bにおいて、ゲート電極層73を取囲むように、不純物領域7171a,71bが形成される。このゲート電極層73は、平面図的に見てチャネル領域と重なり合うように形成されるコンタクト孔76を介して上層の導電層74と電気的に接続される。図12Bにおいては、この上層の導電層74は図面を簡略化するために示していない。この図12AおよびBに示すように、MOSキャパシタ構造において、チャネル領域上にコンタクト孔76を形成する。したがってこのコンタクト孔の形成および上層導電層74とゲート電極層73との電気的コンタクト形成時において、ゲート電極層73にドープされた不純物が、ゲート絶縁膜72へ拡散し、ゲート絶縁膜72の耐圧が低下する。したがって、このMOSキャパシタの絶縁耐圧を低くすることができ、このMOSキャパシタをアンチヒューズとして利用することができる。通常のMOSトランジスタ構造においては、その信頼性の確保のために、ゲート絶縁膜の耐圧は高く設定されており、PN接合破壊耐圧不純物領域71と基板領域70との間の接合の破壊耐圧およびソース-ドレイン間耐圧よりも高く設定される。これは、通常、MOSトランジスタ動作時においては、ドレイン近傍などにおいて高電界が発生しやすく、このような高電界に対しても、安定に動作させるためである。したがって、このような通常のMOSトランジスタ構造をキャパシタ型アンチヒューズとして利用する場合、プログラムのために高電圧を印加した場合、接合破壊またはソース-ドレイン間短絡などが生じ、プログラム素子として利用することができなくなる。しかしながら、この図12AおよびBに示すように、チャネル領域上にコンタクト孔を形成してゲート電極層をその上層の導電層と電気的に接続することにより、この絶縁耐圧を低くすることができる。これにより、周辺回路領域において、通常の周辺回路用MOSトランジスタと同一構造のMOSトランジスタをキャパシタ型アンチヒューズとして利用することができ、アンチヒューズを形成するための余分の製造工程は不要となる。なお、この図12AおよびBに示すMOSキャパシタ構造においては、導電層74がプログラム素子の一方電極ノードC1となり、不純物領域7171a,71bがプログラム素子の他方電極ノードC2となる。[変更例2]図13は、この発明の実施の形態3の変更例2の構成を概略的に示す図である。図13においては、プログラム素子は、半導体基板76表面に形成されるNウェル77内に形成される。このNウェル77を基板領域として、不純物領域71aおよび71bが形成される。他の構成は、図12AおよびBに示す構成と同じであり、対応する部分には同一参照番号を付す。この図13に示す構成においては、不純物領域71aおよび71bと同一導電型のNウェル77が基板領域として用いられる。したがって、通常の並行電極型キャパシタと同一構造のキャパシタ型アンチヒューズが実現される。この場合においても、不純物領域71aおよび71bの間の領域上にコンタクト孔が形成され、このコンタクト孔を介してゲート電極層73と導電層74とが電気的に接続される。したがってゲート絶縁膜72の耐圧を低くすることができる。このNウェル77内においては、1つのMOSトランジスタが形成されてもよく、また複数のMOSトランジスタが形成されてもよい。この場合、DRAMセルにおいて、アクセストランジスタと同一のサイズを有するMOSトランジスタを、アクセストランジスタ製造工程と同一工程で所望の数だけ形成することができる。また、SRAMスタティックランダムアクセスメモリおよびフラッシュメモリ一括消去型EEPROMなどのように、キャパシタが情報記憶のために用いられないセル構造においても、メモリセル製造工程または周辺MOSトランジスタ製造工程と同一工程で、このキャパシタ型アンチヒューズのためのMOSトランジスタを形成することができる。これにより、製造工程を何ら増加させることなく、低い耐圧を有するキャパシタ型アンチヒューズを実現することができる。アンチヒューズとしてMOSキャパシタが複数個並列に接続されてもよい。以上のように、この発明の実施の形態3に従えば、プログラム素子として用いられる容量素子の一方電極に対向する領域において他方電極ノードをコンタクト孔を介して別の導電層に電気的に接続するように構成しているため、この容量素子の耐圧を低下させることができ、低いプログラム電圧を用いて正確にプログラムすることができる。また、この容量素子は、メモリセルまたは周辺回路製造工程と同一工程で形成することができ、何ら製造プロセスの工程数を増加させることなく容易にプログラム素子を製造することができる。[実施の形態4]図14は、この発明の実施の形態4に従うプログラム回路の構成を説明する図である。図14においては、1ビットのアドレス信号に関連するアンチヒューズ回路の部分の構成を示す。図14において、このアンチヒューズ回路は、第1および第2のキャパシタ型アンチヒューズ80aおよび80bを含む。これらのキャパシタ型アンチヒューズ80aおよび80bの各々は、先の実施の形態1または2における構造と同様、メモリセルキャパシタと同一構造の容量素子を含む。第1のキャパシタ型アンチヒューズ80aは、一方電極ノードがノードND1に結合され、他方電極ノードが、MOSトランジスタ81aを介してノードND3に接続される。第2のキャパシタ型アンチヒューズ81bは、一方電極ノードがノードND3に接続され、他方電極ノードが、MOSトランジスタ80bを介してノードND1に接続される。MOSトランジスタ81aは、ゲートに制御信号φ1を受け、MOSトランジスタ80bは、ゲートに制御信号φ3を受ける。これらのMOSトランジスタ81aおよび81bは、メモリセルのアクセストランジスタと同一の構造のMOSトランジスタ素子を含む実施の形態1参照。アンチヒューズ回路は、さらに、ノードND2とノードND4の間に接続され、かつそのゲートに制御信号φ2を受けるMOSトランジスタ82と、ノードND2の信号電位に従って、キャパシタ型アンチヒューズの溶断/非溶断を判定する信号を出力する判定部85を含む。この判定部85は、ノードND2を所定電位にプリチャージするプリチャージ素子および、このノードND2の電圧レベルを判定するインバータ回路を含む。集積化されたDRAMにおいては、メモリセルサイズが微細化される。この微細化に応じて、メモリセルキャパシタのキャパシタ絶縁膜も薄くし、小占有面積で十分な容量値を確保する。この薄いキャパシタ絶縁膜においても、絶縁耐圧特性を保証するために、通常、メモリセルキャパシタにおいては、セルプレート電極ノードに中間電圧Vcc/2が印加される。メモリセルキャパシタのストレージノードへは、電源電圧Vccまたは接地電圧レベルの電圧が伝達される。これにより、メモリセルキャパシタにおいては、通常動作モード時最大Vcc/2の電圧が印加されるだけであり、薄いキャパシタ絶縁膜に対し過大電圧が印加されてその絶縁破壊が生じるのが防止される。このメモリセルキャパシタと同一特性の容量素子をアンチヒューズとして利用する場合、通常動作モード時においては、従来の構成では、キャパシタ間に電源電圧Vccの電圧が印加される。そのため、非溶断状態のキャパシタ型アンチヒューズに過大電圧が印加され、信頼性を保証することができず、また正確に、プログラムデータを記憶することができない絶縁破壊が生じたとき。そこで、図14に示すアンチヒューズ回路においては、ヒューズブローサイクルプログラム動作モード時においては、第1および第2のアンチヒューズを並列に接続し、低いプログラム電圧で記憶情報のプログラムを行なう。通常動作モード時においては、これらのアンチヒューズ80aおよび80bを直列に接続し、アンチヒューズ80aおよび80bそれぞれに対しては、最大Vcc/2の電圧が印加されるようにする。次に、この図14に示すアンチヒューズ回路の動作について説明する。iヒューズブロープログラム:まず、図15Aを参照して、このアンチヒューズ回路のヒューズブロープログラム時の印加電圧について説明する。図15Aに示すように、このヒューズブロープログラム時においては、制御信号φ1およびφ3がHレベルに設定され、制御信号φ2がLレベルに設定される。ノードND1が接地電圧GNDを受けるように結合され、ノードND3へは、プログラム用の高電圧HVが伝達される。MOSトランジスタ82が、制御信号φ2がLレベルであるため、非導通状態となり、ノードND2の電圧レベルは、任意であるドントケア状態。この図15Aに示す電圧印加においては、図15Bに示すように、ノードND1およびND3の間に、キャパシタ型アンチヒューズ80aおよび80bが並列に接続される。ノードND3へは、プログラム用高電圧HVが印加され、ノードND1は接地電圧レベルのGNDレベルである。したがって、これらのキャパシタ型アンチヒューズ80aおよび80bに絶縁破壊が生じ、導通状態となる。iiヒューズノンブロープログラム:ヒューズノンブロープログラム時においては、図16Aに示すように、制御信号φ1~φ3はすべてLレベルに設定する。ノードND3へはプログラム用の高電圧HVが伝達され、ノードND1へは、接地電圧GNDが伝達される。この状態においては、MOSトランジスタ81a、81bおよび82はすべて非導通状態にある。したがって、図16Bに示すように、キャパシタ型アンチヒューズ80aは、一方電極ノードがノードND1に結合され、他方電極ノードはフローティング状態にある。また、キャパシタ型アンチヒューズ80bは、その一方電極ノードがノードND3に結合され、他方電極ノードはフローティング状態にある。したがってノードND3にプログラム用高電圧HVが印加されても、これらのアンチヒューズ80aおよび80bの電極間には高電圧は印加されず、絶縁破壊は生じない。これにより、キャパシタ型アンチヒューズ80aおよび80bは非導通状態にプログラムされる。iii通常動作モード時:図17Aに示すように、通常動作モード時においては、制御信号φ1がLレベルに設定され、制御信号φ2およびφ3がHレベルに設定される。この状態においては、MOSトランジスタ81aが非導通状態となり、MOSトランジスタ81bおよび82が導通状態となる。ノードND3へは接地電圧GNDが伝達され、ノードND1はオープン状態フローティング状態に設定される。この状態においては、図17Bに示すように、ノードND4とノードND3の間に、キャパシタ型アンチヒューズ80aおよび80bが直列に接続される。ノードND4は、通常動作モード時、ノードND2のプリチャージにより、電源電圧Vccレベルにプリチャージされる。したがって、これらのキャパシタ型アンチヒューズ80aおよび80bの容量値が等しい。キャパシタ型アンチヒューズ80aおよび80bの容量分割により、ノードND1の電圧レベルは、ほぼVcc/2となる。したがって、キャパシタ型アンチヒューズ80aおよび80bに対しては、最大電圧Vcc/2の電圧が印加されるだけである。キャパシタ型アンチヒューズ80aおよび80bに、メモリセルキャパシタと同一構造の容量素子を利用しても、メモリセルキャパシタに常時印加される電圧と同じ大きさの電圧が印加されるだけであり、十分その耐圧特性は保証され、絶縁破壊が生じることなく、安定に記憶情報を保持することができる。判定部85の構成は、ノードND2の電圧レベルを反転するインバータ回路および、このノードND2を電源電圧Vccレベルにプリチャージするプリチャージ回路を含んでいればよい。MOSトランジスタ82を非導通状態としてプログラム動作が行なわれるため、この判定部85においては、電流経路を形成するためのMOSトランジスタ図10に示すMOSトランジスタ51は特に利用されない。図18は、1ビットのアンチヒューズ回路の制御部の構成を概略的に示す図である。図18において、アンチヒューズ回路は、プログラムアドレス信号ビットAdを受けて制御信号φ1を生成するノード85と、電源電圧Vccを受けるノード86と、プログラムモード指示信号PMの活性化時導通し、ノード85上のアドレス信号ビットAdを伝達して制御信号φ3を生成するnチャネルMOSトランジスタ88と、プログラムモード指示信号PMの非活性化時導通し、電源ノード86上の電源電圧Vccを伝達して制御信号φ3を生成するpチャネルMOSトランジスタ89と、プログラムモード指示信号PMを反転して制御信号φ2を生成するインバータ回路90を含む。これらのMOSトランジスタ88および89は、CMOSトランスミッションゲートで構成されてもよい。MOSトランジスタ87、88、89の組は、アンチヒューズ回路それぞれに対応して設けられる。インバータ回路90からの制御信号φ2は、1つのアドレスに対するアンチヒューズ回路に共通に生成され、これらの1つのアドレスに関連するアンチヒューズ回路それぞれが異なるアドレス信号ビットを受けるに共通に与えられる。アンチヒューズ回路は、さらに、プログラムモード指示信号PMの活性化時導通し、ノードND1へ接地電圧GNDを伝達するnチャネルMOSトランジスタ91と、制御信号φ2の活性化Hレベルに応答して導通し、接地電圧GNDをノードND3へ伝達するnチャネルMOSトランジスタ92と、制御信号φ2の非活性化Lレベルのとき導通し、高電圧HVをノードND3へ伝達するpチャネルMOSトランジスタ93を含む。プログラム動作モード時においては、ノード85のアドレス信号ビットAdは、不良アドレスに応じてHレベルまたはLレベルに設定される。MOSトランジスタ88が導通状態となり、制御信号φ1およびφ3が、アドレス信号ビットAdに従ってHレベルまたはLレベルに設定される。通常動作モード時においては、ノード85上のアドレス信号ビットAdはLレベルに固定される。したがって制御信号φ1が、Lレベルに固定され、アンチヒューズ回路のMOSトランジスタ81aは、非導通状態に保持される。一方、MOSトランジスタ89が導通し、制御信号φ3はHレベルに固定され、アンチヒューズ回路のMOSトランジスタ81bが導通状態に固定される。また、プログラム動作モード時においては、ノードND3は、MOSトランジスタ93を介してプログラム高電圧HVを受け、通常動作モード時においては、ノードND3はMOSトランジスタ92を介して接地電圧GNDを受ける。ノードND1は、プログラム動作モード時、MOSトランジスタ91を介して接地GNDを受け、通常動作モード時においては、MOSトランジスタ91が非導通状態となるため、フローティング状態に保持される。この図18に示す構成を利用することにより、アンチヒューズ回路それぞれにおいて、プログラムすべきアドレス信号ビットAdに従ってキャパシタ型アンチヒューズのプログラムを行なうことができる。ノード86は、通常の電源線に接続されるノードであればよい。また、プログラム高電圧HVおよび接地電圧GNDは、図2に示すプログラム制御回路6aから、動作モードに応じて選択的に、ノードND3へ伝達される構成が用いられてもよい。このプログラム用高電圧HVを発生する回路として、たとえばDRAMにおいては、ワード線を昇圧するために用いられるワード線昇圧電圧を駆動する高電圧発生回路の出力信号を利用することができる。また、この高電圧HVがプログラム動作モード時、外部から与えられる構成が用いられてもよい。なお、上述の構成においては制御信号φ1およびφ3が、プログラム動作モード時、そのプログラムすべきアドレス信号ビットに応じてHレベルまたはLレベルに設定されている。これに代えて、プログラム動作モード時、制御信号φ1およびφ3を常時Hレベル状態にし、ノードND3に、プログラムすべきアドレス信号ビットAdに応じて高電圧HVまたは接地電圧GNDが選択的に伝達される構成が用いられてもよい。これは、単に、図18に示すMOSトランジスタ92および93に、プログラムすべきアドレス信号ビットAdの反転信号カッコ内に示すを与える構成が利用されればよい。アンチヒューズを構成する容量素子の数は1個でもよい。以上のように、この発明の実施の形態4に従えば、メモリセルキャパシタ構造と同一構造を有するキャパシタ型アンチヒューズを、プログラム動作モード時には並列に接続し、通常動作モード時には直列に接続するように構成しているため、通常動作モード時においては、キャパシタ型アンチヒューズ電極間にはVcc/2の電圧が印加されるだけであり、耐圧特性劣化を生じるのを防止することができ、正確にプログラム情報を保持することのできるアンチヒューズ回路を実現することができる。[実施の形態5]図19は、キャパシタの電極間電圧と電流の関係を示す図である。図19において、電極間電圧がV1のときに、絶縁破壊が生じ、大きな電流Iが流れる。一方、逆方向に電圧を印加した場合、電圧-V2で、絶縁破壊が生じる。一般に、キャパシタは、図19に示すように、絶縁耐圧特性に非対称性を有する。この絶縁耐圧特性が電極間電圧の正および負方向で非対称となる一般的理由について以下に説明する。図20Aにおいては、メモリセルキャパシタのセルプレート電極層95とストレージノード電極層96を示す。通常、セルプレート電極層95には、一定の電圧が伝達されるため、その抵抗を十分小さくするため、高濃度に不純物n型不純物がドープされる。一方、ストレージノード電極層96の導通ノードは、基板領域への拡散などによる悪影響を防止するため、そのドープ量は比較的小さくされるただし、抵抗は小さくされる。したがって、このセルプレート電極層95とストレージノード電極層96とは、不純物のドープ量が異なる。これらのセルプレート電極層95およびストレージノード電極層96は、ポリシリコン層で形成されており、半導体としての特性は有している。このような半導体層において不純物濃度が異なる場合、界面領域でエネルギーバンドに曲がりが生じる。セルプレート電極層95およびストレージノード電極層96を両電極とする容量素子をキャパシタとして利用する。セルプレート電極に相当する導電層95の電圧は、このストレージノード電極に相当する導電層96よりも高くする。この場合、キャパシタ絶縁膜においては、その導電層95により誘起された電荷と同じ量の電荷が、導電層96との界面において生成される。導電層96の電圧を、導電層95に対して正にバイアスした場合、いわゆるn/i/n接合が逆バイアス状態となり、導電層96において空乏層が広がる。この空乏層は、通常、導電層96内において形成される。この空乏層は、電荷が存在しない領域であり容量として作用する。したがって、この状態においては、キャパシタ絶縁膜に印加される電界がこの空乏層により小さくなるため、絶縁耐圧が高くなる。逆の場合、空乏層の拡がりはなく、絶縁膜自身の耐圧で絶縁耐圧が決定される。また、図20Bに示すようにMOSキャパシタを利用する場合を考える。この場合、MOSキャパシタは、半導体基板領域97表面上に形成される高濃度不純物領域98aおよび98bと、これらの不純物領域98aおよび98bの間のチャネル領域上に形成されるゲート電極層99を含む。MOSキャパシタにおいては、通常、デプレッション型MOSキャパシタが用いられる。このMOSトランジスタのしきい値電圧の影響を防止し、効率的にチャネル層を形成する必要があるため、このチャネル領域表面には、n型不純物がドープされる。この状態において、ゲート電極層99を基板領域97に対して正の電圧にバイアスした場合、このゲート電極層99により、チャネル領域表面に電子が引き寄せられ、いわゆる蓄積状態となり、通常のキャパシタが形成される。逆に、ゲート電極層99を、基板領域97に対し負の電圧にバイアスした場合、チャネル領域表面において電子が、ゲート電極層99の負電圧により、その界面から退けられ、このチャネル領域に空乏層が形成され、この形成された空乏層が広がる。したがって、この基板領域97をゲート電極層99に対し正の電圧にバイアスした場合、空乏層が広がり、等価的に、ゲート電極層99と基板領域97の間の印加電界が小さくなり、絶縁破壊電圧が高くなる。また、通常のキャパシタ絶縁膜またはゲート絶縁膜においては、OMO膜酸化膜-窒化膜-酸化膜のような多層膜が用いられる。このような多層膜においては、各層の膜厚は異なるため、各絶縁膜に印加される電界が、その電圧印加方向により異なる。このような多層膜の膜厚の非対称性も、また耐圧特性が非対称となる原因の1つとなる。このようなキャパシタの耐圧特性の非対称性を利用し、本実施の形態5においては、耐圧の高い方向で絶縁破壊を生じさせ、通常動作時は、これと逆方向で使用する。すなわち、図21Aに示すように、キャパシタ型アンチヒューズ100の電極ノードC5およびC6において、プログラム動作モード時、電極C6に高電圧HVを印加する。このキャパシタ型アンチヒューズ100は、電極ノードC6が電極ノードC5に対して正にバイアスされた場合に、耐圧が高くなる。この耐圧が高い方向で、プログラム高電圧HVを印加し、キャパシタ型アンチヒューズ100をブローする。したがって、このキャパシタ型アンチヒューズ100は、確実に、ヒューズブローされる。通常動作モード時においては、図21Bに示すように、電極ノードC5を、電極ノードC6に対して正の電圧にバイアスする。通常動作モード時、電極ノードC5は、電源電圧Vccにプリチャージされる。電極ノードC6は接地電圧GNDを受けるように結合される。電極ノードC5が、電極ノードC6に対して正の電圧にバイアスされた場合、このキャパシタ型アンチヒューズ100の耐圧は低くなる。この低い耐圧よりも低い電圧が電極ノードC5およびC6間に印加される。したがって、確実に、絶縁破壊されたヒューズブローされたキャパシタ型アンチヒューズはヒューズブロー状態にあり、ヒューズブロー/ノンブローの判定を正確に行なうことができる。逆方向、すなわち図21Bに示す方向で、プログラムを行ない、図21Aに示す方向に電圧を印加して、通常動作を行なう場合を考える。この場合、図19において電圧-V2を印加すれば絶縁破壊が生じるが、電圧V1を印加した場合、絶縁破壊は生じない。したがって、ヒューズのブロー/ノンブロー判定時、正確な判定ができなくなるブロー状態のヒューズがノンブロー状態のヒューズと判定される可能性がある。この図21AおよびBに示すように、耐圧が高い方向でプログラム高電圧を印加することにより、電極間電圧の方向にかかわらず、確実に、ブローすべきアンチヒューズをブロー状態にすることができる。この図21AおよびBに示すキャパシタ型アンチヒューズの電圧印加には、先の図10Aおよび図14に示す構成を利用することができる。形成されたプログラム素子アンチヒューズの特性に応じて電極ノードの接続が適当に行なわれればよい。なお、図20AおよびBに示すキャパシタの特性は、一般的な特性である。実際の製造工程において、これと異なる特性のキャパシタが形成される可能性がある。この場合、試作品作製段階において、キャパシタメモリセルキャパシタまたはMOSキャパシタの一般的特性を測定し、その測定したパラメータに基づいて、耐圧の高い方向が定められればよい。実製品の製造時、モニタチップを併せて形成し、そのモニタチップのキャパシタの特性を測定して、キャパシタの耐圧特性の方向の確認が併せて行なわれてもよい。以上のように、この発明の実施の形態5に従えば、キャパシタの耐圧特性の非対称性に応じて、キャパシタ型アンチヒューズの印加電圧極性を、プログラム動作時ヒューズブロー動作時および通常動作時とで変更することにより、確実に、キャパシタアンチヒューズの溶断/非溶断を確認することができ、また通常動作時においても、キャパシタ型アンチヒューズの溶断状態を正確に保持するこができるため、正確に、アンチヒューズの溶断/非溶断を判定することができる。[実施の形態6]図22AおよびBは、この発明の実施の形態6におけるキャパシタ型アンチヒューズの電圧印加態様を示す図である。図22Aにおいては、プログラム動作時の電圧印加態様を示し、図22Bにおいては、通常動作モード時の電圧印加態様を示す。図22Aにおいて、キャパシタ型アンチヒューズ100は、メモリセルキャパシタ構造またはMOSキャパシタ構造を有し、その電極C7およびC8に、耐圧の低い方向の電圧極性で、プログラム高電圧HVが印加される。今、キャパシタ型アンチヒューズ100は、電極ノードC8が、電極ノードC7に対し正にバイアスされた場合に、耐圧が低くなる状態を考える。この状態において、電極ノードC8に、プログラム高電圧HVが印加される。通常動作モード時においては、図22Bに示すように、電極ノードC8に電源電圧Vccが印加され、電極ノードC7は、接地電圧レベルに結合される。すなわち、このキャパシタ型アンチヒューズ100には、プログラム動作モード時および通常動作モード時において、同じ極性の電圧が印加される。耐圧特性の低い方向でプログラム高電圧を印加しているため、プログラム高電圧HVの電圧レベルを低くすることができ、絶縁破壊を容易に生じさせることができる。この図22AおよびBに示す電圧印加を実現するために、先の図14等において示すアンチヒューズ回路の構成において、通常動作モード時におけるアンチヒューズの電極ノードの接続を切換える方法がある。しかしながら、この場合、回路構成が複雑となる。図23Aは、この発明の実施の形態6において用いられるアンチヒューズ回路の構成を概略的に示す図である。図23Aにおいて、アンチヒューズ回路は、キャパシタ型アンチヒューズ102の電極ノードC7とノード108の間に接続されるデカップリングトランジスタ104と、ノード108上の信号電位を反転して溶断指示信号/BLOWを出力するインバータ回路105と、制御信号/TPMの活性化時導通し、ノード108を電源電圧VccレベルにプリチャージするpチャネルMOSトランジスタ106と、制御信号φPAに従って選択的にノード108を接地電圧レベルに放電するnチャネルMOSトランジスタ107を含む。次に、図23Aに示すアンチヒューズ回路の動作を、図23Bに示す信号波形図を参照して説明する。プログラム動作モード時において、まず、制御信号/TPMがLレベルに設定され、MOSトランジスタ106を介してノード108が電源電圧Vccレベルにプリチャージされる。プログラムサイクルが開始すると、制御信号/TPMがHレベルとなり、MOSトランジスタ106が、非導通状態となる。制御信号φPAが記憶すべきプログラムすべきアドレス信号ビットAdに従ってHレベルまたはLレベルに設定される。また電極ノードC8へは、プログラム用高電圧HVが印加される。制御信号φPAがHレベルであれば、MOSトランジスタ107が導通し、ノード108が接地電圧レベルへ駆動され、キャパシタ型アンチヒューズ102の電極ノードC8およびC7間に高電圧が印加され、キャパシタ型アンチヒューズ102がブロー溶断状態に設定される。制御信号φPAがLレベルのときには、MOSトランジスタ107は非導通状態であり、ノード108は、電源電圧Vccレベルを維持し、キャパシタ型アンチヒューズ102の電極C7およびC8間には、高電圧は印加されないため、このキャパシタ型アンチヒューズ102は、ノンブロー状態非溶断状態に保持される。図23Bにおいてプログラムサイクルが終了すると、制御信号/TPMがLレベルに設定され、ノード108が、電源電圧Vccレベルにプリチャージされる。通常動作モード時においては、制御信号/TPMはHレベルに保持され、またノードC8へは、電源電圧Vccが印加される。制御信号φPAが、動作サイクル規定信号として機能し、メモリサイクル開始指示信号RASに同期して変化する。したがって、通常動作モード時においては、制御信号φPAに従ってノード108が接地電圧レベルにプリチャージされ、インバータ回路105からの溶断指示信号/BLOWは、Hレベルにセットされる。通常動作サイクルアクティブサイクルが始まると、制御信号φPAがLレベルとなり、MOSトランジスタ107が非導通状態となる。アンチヒューズ102が導通状態にあれば、ノードC8に印加された電源電圧Vccがノード108へ伝達され、溶断指示信号/BLOWがLレベルに低下する。キャパシタ型アンチヒューズ102が非溶断状態のときには、電極ノードC8から、ノード108へは電流は流れないため、ノード108はLレベルを維持し、溶断指示信号/BLOWは、Hレベルを維持する。この制御動作モード時において、溶断指示信号/BLOWのHレベル/Lレベルを見ることにより、このアンチヒューズ回路のプログラム状態を読出すことができる。プログラムサイクル時と通常動作モード時において、溶断指示信号/BLOWの状態が異なる。しかしながら、プログラムサイクル時においては、このキャパシタ型アンチヒューズ102の溶断/非溶断をプログラムすることが要求されるだけであり、通常動作モード時における溶断指示信号/BLOWと状態が異なっても特に問題は生じない。図24は、図23Aに示す制御信号を発生する部分の構成を概略的に示す図である。図24において、制御信号発生部は、プログラムモード指示信号PMの活性化時Hレベル時導通し、プログラムアドレス信号ビットAdを通過させるnチャネルMOSトランジスタ110と、プログラムモード指示信号PMの非活性化時導通し、メモリサイクル開始指示信号RASを通過させるpチャネルMOSトランジスタ112と、プログラムモード指示信号PMの活性化時導通し、メモリサイクル開始指示信号RASを通過させるnチャネルMOSトランジスタ114と、プログラムモード指示信号PMの活性化時導通し、電源電圧Vccを通過させるpチャネルMOSトランジスタ116を含む。MOSトランジスタ110および112の第1の導通ノードが共通に結合されて、制御信号/φPAを出力する。MOSトランジスタ114および116は第1の導通ノードが共通に結合されて、制御信号/TPMを出力する。アンチヒューズ回路それぞれにおいて、MOSトランジスタ110および112が設けられる。MOSトランジスタ114および116は、複数のアンチヒューズ回路に共通に設けられて、制御信号/TPMを複数のアンチヒューズ回路へ共通に伝達する。プログラムモードプログラムサイクルにおいて、制御信号φPAは、プログラム制御アドレス信号ビットAdに従って生成され、制御信号/TPMは、メモリサイクル開始指示信号RASに従って生成される。一方、通常動作モード時においては、プログラムモード指示信号PMがLレベルであるため、制御信号φPAは、メモリサイクル開始信号RASの反転信号に従って生成され、制御信号/TPMが、電源電圧Vccレベルに固定される。なお、この図24に示す制御信号発生部の構成においては、記憶すべきアドレスビットがロウアドレス信号ビットの場合を示す。記憶すべきアドレス信号ビットがコラムアドレス信号ビットの場合には、メモリサイクル開始指示信号RASに代えて、列選択動作開始指示信号CASが用いられる。プログラムすべき記憶情報の内容に応じて、この信号RASは適当な信号に変換されればよい。なお、図23Aに示す電極ノードC8へ、高電圧HVおよび接地電圧GNDを選択的に伝達する構成は、図18に示す構成を利用することができる。パッケージ実装前のボンディング工程時などにおいて、この電極ノードC8は、接地電圧レベルに固定的に設定されてもよい。また、ブロー状態のアンチヒューズ102の抵抗値とMOSトランジスタ107のチャネル抵抗の比が、ノード108の電圧が通常サイクル時インバータ105の入力論理しきい値より高くなるように設定されるならば、信号φPAは通常サイクル時Hレベルに設定されてもよいφPA=RAS。以上のように、この発明の実施の形態6に従えば、キャパシタ型アンチヒューズの印加電圧極性は、プログラム動作モード時および通常動作モード時において同じとしているため、キャパシタ型アンチヒューズの導通/非導通状態を容易かつ確実に確認することができるキャパシタの耐圧特性の極性が変化しないため。また、耐圧特性の低い方向で、プログラムすることにより、容易に、このキャパシタ型アンチヒューズのブロー溶断を行なうことができ、プログラム高電圧として比較的低い電圧を利用することができる。[実施の形態7]図25Aは、この発明の実施の形態7に従うアンチヒューズ回路の構成を概略的に示す図である。この図25Aに示すアンチヒューズ回路の構成においては、インバータ回路105の出力部に、ラッチトリガ指示信号TLRの活性化に応答してインバータ回路105の出力信号をラッチするラッチ回路120が設けられる。また、ノード108をプリチャージするpチャネルMOSトランジスタ106のノードへ、メモリサイクル開始時においてワンショットパルスの形で活性化されるトリガ信号/TTRが与えられる。ノードC8は接地電圧レベルである。他の構成は、図23Aに示す構成と同じであり、対応する部分には同一参照番号を付す。ラッチ回路120は、インバータ105の出力信号を反転して溶断指示信号BLOWを出力するインバータ120aと、ラッチ指示信号TLRの活性化時作動状態とされ、インバータ120aの出力信号を反転してインバータ120aの入力部へ伝達するトライステートインバータ120bを含む。次に、この図25Aに示すアンチヒューズ回路の動作を、図25Bに示す動作波形図を参照して説明する。プログラム動作時においては、図23Bに示す動作波形と同様の動作が行なわれる。通常動作時においては、読出サイクル開始信号/RASにより、このアンチヒューズ回路の動作サイクルが規定される。メモリサイクル開始指示信号/RASがHレベルの非活性状態にあるスタンバイ状態時においては、制御信号φPAがHレベルであり、また信号/TTRがHレベル、ラッチトリガ指示信号TLRがLレベルである。この状態においては、ノード108は、MOSトランジスタ107を介して接地電圧レベルに放電され、また溶断指示信号BLOWもLレベルに保持される。読出サイクルが始まると、メモリサイクル開始指示信号ロウアドレスストローブ信号の活性化に応答して、制御信号φPAがLレベルの非活性状態となり、次いで、トリガ信号/TTRが所定期間Lレベルとされる。これにより、ノード108は、MOSトランジスタ106を介して電源電圧Vccレベルに充電される。キャパシタ型アンチヒューズ102が溶断状態のときには、このノード108の充電電圧は、このキャパシタ型アンチヒューズ102を介して接地電圧を受ける電極ノードC8に放電される。一方、キャパシタ型アンチヒューズ102が非溶断状態の場合には、電流が流れる経路を存在しないため、ノード108は、電源電圧Vccレベルに保持される。このノード108の充電動作が完了し、ノード108の電圧レベルが安定化すると、ラッチ指示信号TLRが活性化され、トライステートインバータ120bが作動し、ラッチ回路120が、このインバータ105の出力信号を反転しかつラッチする。したがって、キャパシタ型アンチヒューズ102が溶断状態のときには、溶断指示信号BLOWは、スタンバイ状態時と同様Lレベルに保持され、一方、キャパシタ型アンチヒューズ102が非溶断状態のときには、この溶断指示信号BLOWがHレベルへ駆動される。メモリサイクルが完了すると、メモリサイクル開始指示信号/RASがHレベルへ駆動され、応じて制御信号φPAが再びHレベルとなり、またラッチトリガ指示信号TLRがLレベルとなる。これにより、ノード108は、接地電圧レベルに放電される。また溶断指示信号BLOWがLレベルに復帰する。この図25Aに示すように、ノード108を、ワンショットパルスの形で電源電圧Vccレベルに充電することにより、非溶断状態のキャパシタ型アンチヒューズの電極C7およびC8の間には、短期間のみ、電源電圧Vccが印加される。これにより、メモリサイクルの間持続的に電源電圧Vccが印加されることがなく、キャパシタ型アンチヒューズの電圧ストレスを緩和することができ、非溶断状態のキャパシタ型アンチヒューズの絶縁特性が劣化するのを防止することができ、信頼性の高いプログラム回路を実現することができる。なお、この図25Aに示す構成において、溶断指示信号BLOWが、インバータ回路105の出力から取出されてもよい。また、ラッチ回路120がラッチ状態となった後、プリチャージ指示の制御信号φPAが活性化される構成が用いられてもよい。これは、トライステートインバータ120bの駆動力を、インバータ回路105の駆動力よりも大きくすることにより容易に実現される。この構成において、インバータ回路105が、またラッチ指示信号TLRに応答して、トライステートインバータ120bと相補的に活性/非活性化される構成が用いられてもよい。この構成に従えば、非溶断状態のキャパシタ型アンチヒューズの電極間に、電源電圧が印加される期間をより短くすることができる。またスタンバイサイクル時においては、このキャパシタ型アンチヒューズの電極間電圧は、0Vであり、キャパシタ型アンチヒューズに印加される電圧ストレスを大幅に緩和することができる。なお、図25Aに示す構成において、図25Bに破線波形に示すように電極ノードC8の電源電圧が印加され、ノード108のプリチャージ電圧が、スタンバイサイクルと通常メモリサイクルとで反対にされる構成が用いられてもよいHレベルプリチャージ、ワンショットLレベルプリチャージ、溶断/非溶断判定の動作シーケンス。スタンバイ時、信号/TTRがLレベルであり、ノード108が電源電圧Vccレベルにプリチャージされる。アンチヒューズ102の電極間電圧は0Vである。アクティブサイクル時、信号/TTRをHレベルとし、かつ信号φPAをワンショットパルスの形でHレベルへ駆動し、ノード108を接地電圧レベルへ放電する。図26は、図25Aに示す制御信号を発生する部分の構成を概略的に示す図である。図26において、制御信号発生部は、メモリサイクル開始指示信号/RASをバッファ処理して、プリチャージ指示の制御信号φPAを生成するバッファ回路130と、バッファ回路130の出力信号の立下がりに応答して所定期間Lレベルとなるトリガ信号/TTRを出力するワンショットパルス発生回路131と、ワンショットパルス発生回路131の出力するトリガ信号/TTRの立上がりを遅延する立上がり遅延回路133と、メモリサイクル開始指示信号/RASを受けるインバータ132と、インバータ132の出力信号と立上がり遅延回路133の出力信号とを受けてラッチ指示信号TLRを出力するAND回路134を含む。メモリサイクル開始指示信号/RASがLレベルの活性状態となると、プリチャージ指示の制御信号φPAがLレベルの非活性状態となる。このプリチャージ指示の制御信号φPAの非活性化に応答して、ワンショットパルス発生回路131が、所定期間Lレベルとなるワンショットパルス信号を生成する。このワンショットパルス発生回路131の出力信号は、トリガ指示信号/TTRとして用いられる。これにより、ノード108の、所定期間の電源電圧Vccレベルへのプリチャージが行なわれる。プリチャージ動作が完了すると、所定期間経過後、立上がり遅延回路133からの出力信号がHレベルに立上がる。一方、インバータ132の出力信号は、メモリサイクル開始指示信号/RASの活性化に応答してHレベルとなる。したがって、AND回路134からは、電源電圧Vccレベルへのプリチャージ動作完了後、判定ノードノード108の電圧レベルが安定化した後、ラッチ指示信号TLRが活性化され、この状態が、メモリサイクル開始指示信号/RASの活性状態の間保持される。なお、この図26に示す制御信号発生部の構成を適宜変更することにより、ラッチ指示信号TLRの活性化後、ノード108を接地電圧レベルにプリチャージする構成を取ることができるプリチャージ指示信号φPAの活性化。これは、図26に示す構成において、プリチャージ指示信号φPAとラッチ指示信号PLRの反転信号とのOR論理和を取った信号を、接地電圧レベルへのプリチャージ指示信号として用いることにより実現される。また、図25Bの破線波形シーケンスも容易に実現できる。以上のように、この発明の実施の形態7に従えば、通常動作モード時、キャパシタ型アンチヒューズへは、ワンショットパルスの形で、電源電圧を印加するように構成しているため、非溶断状態のキャパシタ型アンチヒューズに印加される電圧ストレスを大幅に低減することができ、絶縁特性が劣化するのを防止することができる。[実施の形態8]アドレスプログラム回路142♯1~142♯nそれぞれに対応して、テストモード指示信号TESTに従って、それぞれスペア活性化信号SAT♯1~SAT♯nと対応のアドレスプログラム回路142♯1~142♯nの出力信号MA♯1~MA♯nの一方を選択的に通過させる切換回路144♯1~144♯nと、切換回路144♯1~144♯nの出力信号SS1~SSnに従って対応のスペアエレメント140♯1~140♯nを選択状態へ駆動するスペアエレメント選択回路146♯1~146♯nが設けられる。テストモード指示信号TESTは、この不良救済回路のスペアエレメントまたはアドレスプログラム回路の不良/良検出動作時に活性状態とされる。この図27に示す不良救済回路において、アドレスプログラム回路142♯1により不良アドレスプログラムがプログラムされる。スペアエレメント140♯1には正常に動作するか否かを判定する。このスペアエレメント140♯1が不良の場合には、このスペアエレメント140♯1の使用は停止し、別のスペアエレメントおよびアドレスプログラム回路を使用する。また、スペアエレメント140♯1が正常に動作していても、アドレスプログラム回路142♯1が不良の場合たとえばキャパシタ型アンチヒューズの不良の場合、このアドレスプログラム回路142♯1は使用されない。したがって、1つの不良エレメントノーマルセル行またはノーマルセル列に対して複数のアドレスプログラム回路およびスペアエレメントの組を準備することができる。これにより、冗長構成においてスペアエレメントの救済をさらに行なうことができるため、チップ歩留りを改善することができる。図28は、図27に示す不良救済回路のプログラム動作を示すフロー図である。以下、図28を参照して図27に示す不良救済回路のプログラム手順について説明する。まず、最初のスペアエレメント140♯1および対応のアドレスプログラム回路142♯1を指定するiを1に設定するステップST1。アドレスプログラム回路142♯iに対し、救済すべき不良アドレスをプログラムするステップST2。次いでテストモード指示信号TESTを活性化して、切換回路144♯iに、スペア活性化信号SAT♯iを選択させ、スペアエレメント選択回路SSiの対応のスペアエレメント140♯iを活性化する。活性化されたスペアエレメント140♯iの機能テスト短絡などを行ない、スペアエレメントに不良があるか否かを判定するステップST3およびST4。スペアエレメント140♯iの機能テスト結果が不良の存在を示す場合には、ステップST5へ移る。このアドレスプログラム回路142♯iおよびスペアエレメント140♯iを使用することができない。したがってiを1つ増分して、再び、次のアドレスプログラム回路142♯i1に対するプログラム動作を行なう。一方、スペアエレメント140♯iが正常の場合には、次いでアドレスプログラム回路142♯iへアドレス信号を与えて、スペアエレメント140♯iを選択し、このスペアエレメント140♯iの機能テストを行なうステップST6。この場合、スペアエレメント140♯iが正常に動作しているため、単にスペアエレメント140♯iが選択状態へ駆動されるか否かを判定するだけでよいので、データの書込/読出を行なうことによりこの正常/不良は識別することができる。このステップST6の機能テスト結果において、不良が存在することが示された場合、アドレスプログラム回路142♯iにおいて不良が存在している。不良判定ステップST7において、アドレスプログラム回路142♯iにおいて不良が存在すると判定された場合には、ステップST5において、iを1増分し、次のアドレスプログラム回路142♯i1に対しプログラム動作を行ない、再ステップST2以降の動作を繰返し実行する。ステップST7において、正常であるという判定が行なわれた場合には、このアドレスプログラム回路142♯iおよびスペアエレメント140♯iが正常に動作しているため、アドレスのプログラムが正常に行なわれ、通常動作モードでも、確実に、不良エレメントの救済を行なうことができる。この動作を、各不良アドレスそれぞれに対して実行する。ステップST1、ステップST3およびST4が行なわれ、スペアエレメント140♯iの正常/異常が、スペア活性化信号SAT♯iに従って行なわれ、スペアエレメント140♯iが正常と判定されたときに、対応のアドレスプログラム回路142♯iのプログラムが行なわれる手法が用いられてもよい。図29は、図27に示すアドレスプログラム回路142♯1~142♯nの構成を概略的に示す図である。図29においては、アドレスプログラム回路142♯iを代表的に示す。図29において、アドレスプログラム回路142♯iは、アドレス信号ビットA0~Akそれぞれに対応して設けられアンチヒューズ回路150-0~150-kと、アドレス信号ビットA0~Akそれぞれに対応して設けられ、アドレスビットA0~Akと対応のアンチヒューズ回路150-0~150-kの出力信号を受ける不一致検出回路152-0~152-kと、出力信号線156に並列に結合され、それぞれのゲートに不一致検出回路152-0~152-kの出力信号を受けるnチャネルMOSトランジスタ154-0~154-kと、出力信号線156をプリチャージ指示信号φPRGに従って電源電圧VccレベルにプリチャージするPチャネルMOSトランジスタで構成されるプリチャージ回路158を含む。アンチヒューズ回路150-0~150-kは、それぞれ、キャパシタ型アンチヒューズを含み、キャパシタ型アンチヒューズの溶断/非溶断により対応のアドレス信号ビットがプログラムされる。通常動作モード時においては、溶断/非溶断を示す信号BLOWまたは/BLOWが出力される。次に、この図29に示すアドレスプログラム回路142♯iの動作について説明する。アドレス信号ADDが与えられると、まずアドレス信号ビットA0~Akが、不一致検出回路152-0~152-kのそれぞれの第1の入力へ与えられる。また、アンチヒューズ回路150-0~150-kが、そのキャパシタ型アンチヒューズの状態に従って、信号を出力する。アンチヒューズ回路150-0~150-kからの出力信号パターンがアドレス信号ビットパターンA0~Akと一致している場合、不一致検出回路152-0~152-kの出力信号はすべてLレベルとなり、MOSトランジスタ154-0~154-kは非導通状態であり、出力信号線156からの信号MAは、Hレベルに保持される。一方、1ビットでも不一致が存在する場合、不一致検出回路150-0~150-kの少なくとも1つの出力信号がHレベルとなる。応じて、MOSトランジスタ154-0~154-kの少なくとも1つが導通状態となり、出力信号線156は接地電圧レベルに放電され、信号MAはLレベルとなる。この信号MAがHレベルのとき、不良アドレスがアドレス指定されるため、対応のスペアエレメントが活性化され、不良アドレスの救済が行なわれる。アンチヒューズ回路150-0~150-kは、それぞれの出力信号が、不良アドレスのビットと一致する構成であればよく、先の実施の形態のいずれが用いられてもよい。図30は、図27に示す切換回路の構成の一例を示す図である。図30において、切換回路144♯i144♯1~144♯nは、テストモード指示信号TESTを反転するインバータ160と、テストモード指示信号TESTとインバータ150の出力信号に応答して導通し、スペア活性化信号SAT♯iを通過させるCMOSトランスミッションゲート162と、テストモード指示信号TESTとインバータ160の出力信号に応答して、CMOSトランスミッションゲート162と相補的に導通して、対応のアドレスプログラム回路の出力信号MAiを通過させるCMOSトランスミッションゲート164を含む。これらのCMOSトランスミッションゲート162および164の出力信号が、スペア選択信号SSiとしてスペアエレメント選択回路へ与えられる。この図30に示す構成においては、CMOSトランスミッションゲートにより、動作モードに応じて、外部または内部で生成されるテスト用のスペア活性化信号SAT♯iおよび対応のアドレスプログラム回路からの出力信号MAiの一方が選択されて、スペアエレメント選択回路へ伝達される。これにより動作モードに応じて、スペアエレメント選択回路を移動する信号経路を切換えることができる。図31Aは、図27に示すスペアエレメント選択回路の構成の一例を示す図である。図31Aにおいては、スペアエレメントがスペアワード線SWLの場合の、スペアエレメント選択回路の構成を示す。図31Aにおいて、スペアエレメント選択回路146♯iは、対応の切換回路から与えられるスペアエレメント活性化信号SSiを受けるインバータ回路170と、高電圧ノードとスペアワード線SWLの間に接続され、インバータ回路170の出力信号がLレベルのとき導通し、スペアワード線SWLを高電圧Vppレベルに充電するPチャネルMOSトランジスタ171と、インバータ回路170の出力信号がHレベルのとき導通し、スペアワード線SWLを接地電圧レベルに放電するnチャネルMOSトランジスタ172を含む。スペアワード線SWLは、選択状態時において、高電圧Vppレベルに駆動される。対応のアドレスプログラム回路において、一致が検出された場合、対応のアドレスプログラム回路の出力信号MAiはHレベルである。したがってインバータ回路170の出力信号がLレベルとなり、スペアワード線SWLが選択状態へ駆動される。これにより、冗長置換による不良救済が行なわれる。なお、インバータ回路170はレベル変換機能を備えていてもよく、またスペアワード線SWLがLレベルのときに、インバータ回路170の出力部を高電圧Vppレベルに充電するPチャネルMOSトランジスタが設けられるいわゆるハーフラッチ型ワード線ドライブ回路が用いられてもよい。このスペアエレメント選択回路の構成は任意である。スペアワード線SWLは階層構造を有していてもよく、さらに、スペアデコーダが設けられており、複数のスペアワード線のうちのひとつのスペアサブワード線が選択状態へ駆動する構成が用いられてもよい。対応のアドレスプログラム回路からの一致検出信号に従って対応のスペアエレメントがスペア選択回路により選択状態へ駆動されればよい。図31Bは、スペアエレメント選択回路の他の構成を示す図である。図31Bにおいては、スペアエレメントがスペアメモリセル列の場合のスペアエレメント選択回路の構成を示す。図31Bにおいて、スペアエレメント選択回路146♯iは、スペア選択信号SSiを受けるインバータ回路173と、電源電圧Vccおよび接地電圧を動作電源電圧として受けて動作し、インバータ173の出力信号を反転してスペアコラム選択信号SCSLを出力するCMOSインバータを含む。このCMOSインバータは、出力ノードと接地ノードの間に直列に接続され、かつそれぞれのゲートにインバータ回路173の出力信号を受けるPチャネルMOSトランジスタ174およびnチャネルMOSトランジスタ175を含む。この図31Bに示す構成においては、スペア選択信号SSiがHレベルのとき一致検出信号MAiがHレベルのとき、インバータ回路173の出力信号がLレベルとなり、応じて、スペアコラム選択信号SCSLがHレベルへ駆動される。これにより、不良列のスペア列置換により救済が行なわれる。スペア選択信号SSiがLレベルのときには、スペアコラム選択信号SCSLはLレベルであり、冗長置換は行なわれない。[変更例]図32は、この発明の実施の形態8の変更例の動作を示すフロー図である。以下、図32に示すフロー図を参照して、この発明の実施の形態8の変更例の動作について説明する。この変更例においては、スペアエレメントそれぞれに対してアドレスプログラム回路が設けられる。スペア選択回路も同様、スペアエレメントに対して設けられるが、切換回路は設けられない。まず、初期設定が行なわれるiを1に設定するステップST11。次いで、このアドレスプログラム回路142♯iに対する不良アドレスのプログラムが行なわれるステップST12。次いで、このアドレスプログラム回路を動作させ、対応のスペアエレメントを選択状態へ駆動し、スペアエレメントの機能テストを実行するステップST13。この機能テストに基づいて、スペアエレメントに不良が存在しているか否かの判定がステップST14において行なわれる。不良が存在する場合、アドレスプログラム回路142♯iおよびスペアエレメント140♯iの少なくとも一方が不良である。この場合には、アドレスプログラム回路142♯iおよびスペアエレメント140♯iは使用せず、次のアドレスプログラム回路およびスペアエレメントの組を選択するために、iを1増分するステップST1。次いで再び、ステップST12以降の処理が行なわれる。ステップST14において、正常であると判定されると、アドレスプログラム回路142♯iおよび対応のスペアエレメント140♯iは正常に機能しているため、不良アドレスのプログラム動作が完了する。次いで、次の不良アドレスのプログラムが行なわれる。不良アドレスのプログラムがすべて完了すると、不良救済のためのプログラム処理が完了する。この変更例の処理手順においては、テストモード指示信号TESTを用いて、切換回路を利用する必要はない。単に、アドレスプログラム回路およびスペアエレメントの組の良/不良を判定し、不良の場合には、この不良の組を別のアドレスプログラム回路およびスペアエレメントで置換する。これにより、プログラムに要する時間を短縮することができる。以上のように、この発明の実施の形態8に従えば、不良通常エレメント救済のための不良救済回路を冗長構成としているため、たとえばキャパシタ型アンチヒューズの不良によりプログラム不良が生じても、別のアドレスプログラム回路で置換することができ、チップ歩留りの低下を低減することができる。なお、この実施の形態8においては、アンチヒューズ回路に使われるキャパシタ型アンチヒューズは、メモリセルキャパシタまたはトランジスタと同一構造の容量素子で構成されるのが好ましい。しかしながら、通常のキャパシタまたはMOSキャパシタで構成されても本実施の形態8は適用可能である。[実施の形態9]図33は、この発明の実施の形態9に従う半導体装置の要部の構成を示す図である。図33において、この半導体装置は、電源ノード179から一定の電流を供給する定電流源180と、定電流源180からの電流を電圧に変換して基準電圧Vrefを生成するプログラマブル抵抗回路182と、このプログラマブル抵抗回路182の抵抗値を調整するためのアンチヒューズ回路185-1~158-mを含む。プログラマブル抵抗回路182は、出力ノードと接地ノードの間に直列に接続される抵抗素子R0~Rmと、抵抗素子R1~Rmそれぞれと並列に設けられ、それぞれのゲートにアンチヒューズ回路185-1~185-mの出力信号を受けるnチャネルMOSトランジスタTR1~TRmを含む。アンチヒューズ回路185-1~185-mは、実施の形態1から7のキャパシタ型アンチヒューズを有し、対応のトランジスタの導通/非導通状態に応じてこのキャパシタ型アンチヒューズのプログラムが行なわれる。トランジスタTR1~TRmのうち導通するトランジスタの数が少なくなれば、プログラマブル抵抗回路182の抵抗値が増加し、基準電圧Vrefの電圧レベルが上昇する。一方、トランジスタTR1~TRmのうち導通するトランジスタの数が少なくなれば、プログラマブル抵抗回路182の抵抗値が小さくなり、基準電圧Vrefの電圧レベルが低下する。したがってアンチヒューズ回路185-1~185-nに含まれるキャパシタ型アンチヒューズのプログラムを行なうことにより、このプログラマブル抵抗回路182の抵抗値を調整して、最適なレベルの基準電圧Vrefを生成することができる。アンチヒューズ回路185-1~185-mを利用する場合、テスト動作モード時において、アンチヒューズ回路185-1~185-mに対して適当な切換信号ADを印加して、トランジスタTR1~TRmのうち、非導通状態とすべきトランジスタを等価的にプログラムすることができる。テストモード時に得られたデータに基づいてアンチヒューズ回路185-1~185-mのプログラムが実行される。プログラマブル抵抗回路182の抵抗値の最適化を行なう場合、高電圧を印加することなくキャパシタ型アンチヒューズを非導通状態としてアンチヒューズ回路の出力信号を切換信号ADにより設定してテスト動作モード時にアンチヒューズ回路185-1~185-mから制御信号を生成することができる。プログラム時においては、高電圧を印加し、かつその最適値に応じた信号パターンを、アンチヒューズ回路185-1~185-mに印加する。これにより、テスト動作モードおよびプログラム動作モード時において、アンチヒューズ回路185-1~185-mをともに利用することができ、回路構成が簡略化される。[変更例]図34は、この発明の実施の形態9の変更例の構成を示す図である。図34に示す構成においては、アンチヒューズ回路190からの出力信号φopが、動作モード指定信号として用いられる。この信号φopに従って、半導体装置の動作モードが指定される。この信号φopは、また、語構成データビット数を設定するために用いられてもよい。従来、ボンディングによる設定またはマスク配置による設定が行なわれていた語構成および動作モードなどのいわゆるボンディングオプション機能を、このアンチヒューズ回路190の出力信号φopに従って設定することができる。この場合、モードまたは語構成切換のためのパッドが不要となる。また、アンチヒューズ回路は、従来、レーザビームなどにより溶断/非溶断が行なわれていたレーザトリミング工程において用いられるヒューズ素子に代えて利用することができる。この場合には、アンチヒューズ回路と、その出力信号に応答して導通/非導通となるスイッチングトランジスタの組合せが、ヒューズ素子に代えて利用される。"