半導体装置を用いた第1の半導体パッケージと、前記半導体装置を用い、前記第1の半導体パッケージ上に積層された第2の半導体パッケージとを具備し、前記半導体装置は、チップ搭載領域と第1の配線層とを備える第1の面と、前記第1の配線層と電気的に接続された第2の配線層を備える第2の面とを有する配線基板と、前記配線基板の第1の面に搭載され、電極パッドを有する半導体チップと、前記第1の配線層と前記電極パッドとを電気的に接続する接続部材と、前記配線基板の第1の面に設けられ、前記第1の配線層と電気的に接続された第1の突起電極と、前記配線基板の第2の面に設けられ、前記第2の配線層と電気的に接続された第2の突起電極と、前記半導体チップを前記接続部材および前記第1の突起電極と共に封止するように、前記配線基板の第1の面上に設けられ、かつ前記第1の突起電極の一部を露出させる凹部を有する封止樹脂層とを具備し、前記第1および第2の突起電極に半田ボールを用い、前記第2の半導体パッケージにおける前記第2の突起電極は、前記第1の半導体パッケージにおける前記凹部内に配置され、かつ前記第1の突起電極の前記封止樹脂層から露出した部分と電気的に接続されており、さらに、最下段に配置され、前記第1の半導体パッケージの前記第2の突起電極とは異なるパターンで配列された突起電極を有する配線基板、または前記第1の半導体パッケージの前記第2の突起電極とは異なるパターンで配列された突起電極を有する配線基板を備える最下段専用の半導体装置を具備し、前記配線基板または前記最下段専用の半導体装置は、前記第1の半導体パッケージにおける前記第2の突起電極と電気的に接続されていることを特徴とする半導体モジュール。チップ搭載領域と第1の配線層とを備える第1の面と、前記第1の配線層と電気的に接続された第2の配線層を備える第2の面とを有する配線基板と、前記配線基板の第1の面に搭載され、電極パッドを有する半導体チップと、前記第1の配線層と前記電極パッドとを電気的に接続する接続部材と、前記配線基板の第1の面に設けられ、前記第1の配線層と電気的に接続された第1の突起電極と、前記配線基板の第2の面に設けられ、前記第2の配線層と電気的に接続された第2の突起電極と、前記半導体チップを前記接続部材および前記第1の突起電極と共に封止するように、前記配線基板の第1の面上に設けられ、かつ前記第1の突起電極の一部を露出させる凹部を有する封止樹脂層とを具備することを特徴とする半導体装置。前記第1および第2の突起電極に半田ボールを用いたことを特徴とする、請求項2記載の半導体装置。配線基板のチップ搭載領域と第1の配線層とを備える第1の面上に、前記第1の配線層と電気的に接続された第1の突起電極を形成する工程と、前記配線基板の前記チップ搭載領域に電極パッドを有する半導体チップを搭載すると共に、前記第1の配線層と前記電極パッドとを接続部材を介して電気的に接続する工程と、前記配線基板の第1の面上に、前記半導体チップを前記接続部材および前記第1の突起電極と共に封止すると共に、前記第1の突起電極の一部を露出させる凹部を有する封止樹脂層を形成する工程と、前記配線基板の前記第1の配線層と電気的に接続された第2の配線層を備える第2の面上に、前記第2の配線層と電気的に接続された第2の突起電極を形成する工程とを具備することを特徴とする半導体装置の製造方法。前記封止樹脂層の形成工程は、前記配線基板の第1の面上に前記半導体チップ、前記接続部材および前記第1の突起電極を封止する樹脂層を平坦に形成する工程と、前記樹脂層の前記第1の突起電極の形成位置に対応する部分を切削または溶融除去して前記凹部を形成する工程とを備える、請求項4記載の半導体装置の製造方法。前記封止樹脂層の形成工程は、前記凹部に対応する凸部を有する金型を用いて、前記凹部を有する封止樹脂層を成型する工程を備える、請求項4記載の半導体装置の製造方法。請求項2または請求項3記載の半導体装置を用いた第1の半導体パッケージと、請求項2または請求項3記載の半導体装置を用い、前記第1の半導体パッケージ上に積層された第2の半導体パッケージとを具備し、前記第2の半導体パッケージにおける前記第2の突起電極は、前記第1の半導体パッケージにおける前記凹部内に配置され、かつ前記第1の突起電極の前記封止樹脂層から露出した部分と電気的に接続されていることを特徴とする半導体モジュール。本発明が解決しようとする課題は、半導体モジュールの小型化や入出力数の増大、また半導体チップの積層数の増加等を妨げることなく、POP構造における上下の装置間を低コストで接続することを可能にした半導体装置とその製造方法、およびそのような半導体装置を用いた半導体モジュールを提供することにある。実施形態の半導体装置は、チップ搭載領域と第1の配線層とを備える第1の面と、第1の配線層と電気的に接続された第2の配線層を備える第2の面とを有する配線基板と、配線基板の第1の面に搭載され、電極パッドを有する半導体チップと、第1の配線層と電極パッドとを電気的に接続する接続部材と、配線基板の第1の面に設けられ、第1の配線層と電気的に接続された第1の突起電極と、配線基板の第2の面に設けられ、第2の配線層と電気的に接続された第2の突起電極と、半導体チップを接続部材および第1の突起電極と共に封止するように、配線基板の第1の面上に設けられ、かつ第1の突起電極の一部を露出させる凹部を有する封止樹脂層とを具備している。以下、実施形態の半導体装置とその製造方法、およびそれを用いた半導体モジュールについて、図面を参照して説明する。図1は第1の実施形態による半導体装置を示す断面図、図2は第2の実施形態による半導体装置を示す断面図である。これらの図に示す半導体装置1は、配線基板2を具備している。配線基板2は、チップ搭載面となる第1の面上面2aと、外部接続面となる第2の面下面2bとを有している。配線基板2の第1の面2aは、中央部付近がチップ搭載領域とされている。配線基板2の第1の面2aには第1の配線層3が、また第2の面2bには第2の配線層4が設けられている。なお、必要に応じて、配線基板2の内部にさらに配線層を設けてもよい。第1の配線層3と第2の配線層4とは、ビア5を介して電気的に接続されている。第1の配線層3は、チップ搭載領域の周囲に配置された第1の接続パッドと、第1の接続パッドより外周側に配置された第2の接続パッドとを有している。第2の配線層4は、第2の接続パッドと対応するように配置された第3の接続パッドを有している。第1の接続パッドは、配線基板2上に搭載される半導体チップとの接続部として機能する。第2および第3の接続パッドは、後述する突起電極の形成部として機能するものであり、チップ搭載領域およびそれに対応する領域を除く外周領域に設けられている。配線基板2のチップ搭載領域には、半導体チップ6が搭載されている。なお、配線基板2に対する半導体チップ6の搭載数は、特に限定されるものではなく、1個または2個以上のいずれであってもよい。図1および図2は配線基板2のチップ搭載領域に複数の半導体チップ6、6...を積層して搭載した半導体装置1を示している。半導体チップ6の具体例としては、NAND型フラッシュメモリ等の半導体メモリチップが挙げられるが、これに限定されるものではない。複数の半導体チップ6、6...は、それぞれ1つの外形辺に沿って配列された電極パッド図示せずを有している。複数の半導体チップ6は、電極パッドが露出するように階段状に積層されている。図1および図2に示す半導体装置1において、複数の半導体チップ6は第1および第2のチップ群7、8に分けられている。チップ群7、8はそれぞれ4個の半導体チップ6で構成されている。第1のチップ群7を構成する4個の半導体チップ6は、配線基板2のチップ搭載領域上に順に階段状に積層されている。第2のチップ群8を構成する4個の半導体チップ6は、第1のチップ群7上に順に階段状に積層されている。第2のチップ群8の階段方向は、第1のチップ群8の階段方向とは逆方向とされており、パッド配列辺の方向は第1のチップ群7を構成する半導体チップ6のパッド配列辺と逆方向とされている。半導体チップ6の積層形状は上記した階段形状に限られるものではなく、複数の半導体チップ6を一方向のみに階段状に積層したり、またパッド配列辺が交互に逆方向となるように複数の半導体チップ6を積層する等、各種の積層形状を適用することができる。また、複数の半導体チップ6は外形辺を揃えて積層してもよい。この場合、後述する接続部材としての金属ワイヤは、複数の半導体チップ6間を接着する接着剤層内に埋め込まれる。さらに、半導体チップ6内に設けられた貫通電極を利用して、半導体チップ6間を微細な半田バンプで接続しつつ積層することも可能である。このように、半導体チップ6の積層形状や積層数は特に限定されるものではない。第1のチップ群7を構成する複数の半導体チップ6の電極パッドは、その近傍に位置する第1の接続パッドと金属ワイヤAuワイヤ等9を介して電気的に接続されている。同様に、第2のチップ群8を構成する複数の半導体チップ6の電極パッドは、その近傍に位置する第1の接続パッドと金属ワイヤAuワイヤ等9を介して電気的に接続されている。第1および第2のチップ群7、8を構成する各半導体チップ6の電極パッドにおいて、電気特性や信号特性等が等しい場合には金属ワイヤ9で順に接続することができる。半導体チップ6の電極パッドと第1の接続パッドとを電気的に接続する接続部材は、金属ワイヤ9に限られるものではなく、インクジェット印刷等で形成した配線層導体層等であってもよく、また場合によっては上述した微細な半田バンプであってもよい。第1の配線層3の第2の接続パッド上には、第1の外部接続端子として第1の突起電極10が形成されている。また、第2の配線層4の第3の接続パッド上には、第2の外部接続端子として第2の突起電極11が形成されている。第1および第2の突起電極10、11としては、例えば半田ボールが適用される。すなわち、第2および第3の接続パッド上に半田ボールをそれぞれ載置してリフローすることによって、半田ボール半田バンプからなる第1および第2の突起電極10、11が形成される。なお、突起電極10、11は半田ボールに限られるものではなく、金属メッキ膜の積層体等を適用することも可能であるが、ある程度の高さを有する突起電極10、11を低コストで作製できることから、半田ボールからなる突起電極10、11を適用することが好ましい。配線基板2の第1の面2a上には、半導体チップ6を金属ワイヤ9や第1の突起電極10と共に封止する樹脂封止層12が形成されている。ここで、半導体チップ6や金属ワイヤ9は樹脂封止層12で完全に封止されているが、第1の突起電極10は外部接続端として機能させるため、その一部が樹脂封止層12から露出している。樹脂封止層12は第1の突起電極10の一部を露出させる凹部13を有している。言い換えると、第1の突起電極10はその大部分が樹脂封止層12内に埋設されているものの、その一部が樹脂封止層12の表面から第1の突起電極10に向けて形成された凹部13内に露出している。後に詳述するように、凹部13は樹脂封止層12の第1の突起電極10に相当する部分を切削もしくは溶融させたり、あるいは樹脂封止用の金型に凹部13に対応する凸部を設けておくことにより形成される。樹脂封止層12の一部を切削もしくは溶融して凹部13を形成する場合には、樹脂封止層12と共に第1の突起電極10の一部を切削もしくは溶融することによって、第1の突起電極10の一部を樹脂封止層12の凹部13内に露出される。また、凸部を有する金型を用いる場合には、凸部の高さを第1の突起電極10と接触させて露出面が形成されるような高さに調整しておくことによって、金型の凸部により形成される凹部13内に第1の突起電極10の一部が露出される。図1は一方の側面が開放された凹部13を有する半導体装置1を示している。すなわち、図1に示す凹部13は樹脂封止層12の端面まで除去するように形成されており、これにより一方の側面が開放状態とされている。凹部13の形状は、図1に示した形状に限られるものではなく、図2の半導体装置1に示すように、両側面が壁面とされた溝であってもよい。このように、凹部13は半導体チップ6や金属ワイヤ9の樹脂封止状態を阻害することなく、樹脂封止層12の表面から深さ方向に向けて、第1の突起電極10の一部が露出する位置まで形成されたものであればよい。第1および第2の突起電極10、11の高さは、後に詳述するように、複数の半導体装置1を積層した際に、上下の半導体装置1間を電気的に接続することが可能な高さに設定されている。すなわち、複数の半導体装置1を積層してPOP構造の半導体モジュールを構成する場合、下段側の半導体装置1の第1の突起電極10と上段側の半導体装置1の第2の突起電極11とを接続することによって、上下の半導体装置1間を電気的に接続する。従って、第1の突起電極10と第2の突起電極11との接続高さは、下段側の半導体装置1の樹脂封止層12の高さ以上に設定される。例えば、第1および第2の突起電極10、11の高さは、それぞれ樹脂封止層12の高さの約1/2に設定される。なお、第1および第2の突起電極10、11の高さは、必ずしも同一でなくてもよい。上述したような第1の突起電極10と第2の突起電極11とを使用して、POP構造における上下の半導体装置1間を電気的に接続することで、各突起電極10、11の高さ、それに基づく幅例えば半田ボールの場合には直径や形成ピッチを減少させることができる。すなわち、上下の半導体装置間を上段側の半導体装置に設けられた突起電極のみで接続する場合に比べて、各突起電極10、11の大きさを約1/2にすることができ、また形成ピッチも減少させることができる。従って、半導体モジュールの小型化を妨げることなく、入出力数の増大や半導体チップの積層数の増加等に対応することが可能となる。また、POP構造の半導体モジュールを構成するにあたって、下段側の半導体装置1の凹部13の幅は、その中に上段側の半導体装置1の第2の突起電極11を配置することが可能なように設定される。例えば、第1の突起電極10と第2の突起電極11との大きさが略同一とした場合、凹部13の幅は突起電極10、11の大きさ例えば半田ボールの場合には直径の1.2倍以上とすることが好ましい。これによって、下段側の半導体装置1の第1の突起電極10と上段側の半導体装置1の第2の突起電極11とを、安定して電気的に接続することができる。凹部13の幅の上限は特に限定されるものではないが、あまり広くしても半導体装置1の形状が大型化するだけであるため、凹部13の幅は突起電極10、11の大きさ3倍以下とすることが好ましい。上述した実施形態の半導体装置1は、例えば以下のようにして作製される。半導体装置1の製造工程について、図3ないし図6を参照して説明する。図3aに示すように、第1の配線層3が設けられた第1の面2aと第2の配線層4が設けられた第2の面2bとを有する配線基板2を用意する。配線基板2は半導体装置1に対応する装置形成領域Xを複数有している。以下の各工程は複数の装置形成領域Xに対してそれぞれ実施される。まず、配線基板2の第1の面2aに設けられた第1の配線層3の第2の接続パッド上に、第1の突起電極10を形成する。第1の突起電極10として半田ボールを適用する場合には、第2の接続パッド上に半田ボールを載置した後にリフローする。次に、図3bおよび図3cに示すように、配線基板2の第1の面2aに設けられたチップ搭載領域に半導体チップ6を搭載する。半導体チップ6の搭載工程は、半導体チップ6の積層数や積層形状等に応じて適宜に実施される。図3bは第1のチップ群7に相当する複数の半導体チップ6を階段状に積層した後、これら半導体チップ6の電極パッドと第1の配線層3の第1の接続パッドとを、Auワイヤ等の金属ワイヤ9で電気的に接続した状態を示している。図3cは第1のチップ群7上に第2のチップ群8に相当する複数の半導体チップ6を、第1のチップ群7とは逆方向に階段状に積層した後、これら半導体チップ6の電極パッドと第1の配線層3の第1の接続パッドとを、Auワイヤ等の金属ワイヤ9で電気的に接続した状態を示している。次いで、図3dに示すように、配線基板2の第1の面2a上に、半導体チップ6を金属ワイヤ9や第1の突起電極10と共に封止する封止樹脂層12を、例えばモールド成型により形成する。図3dは半導体チップ6等を封止樹脂層12で覆った後に、凹部13を形成する場合を示している。この場合、封止樹脂層12は半導体チップ6を覆うことが可能な厚さで一様かつ平坦に形成される。封止樹脂層12は装置形成領域X間の切断領域を含めて全体的に形成される。封止樹脂層12の形成と同時に凹部13を形成する場合、封止樹脂層12の形状はモールド成型直後に図3eに示した形状となる。次に、図3eに示すように、封止樹脂層12に第1の突起電極10の一部を露出させる凹部13を形成する。凹部13の形成工程は、例えば図4に示すように、封止樹脂層12の第1の突起電極10の形成位置形成領域に対応する部分を、封止樹脂層12の表面側からブレード14で切削加工することにより実施される。この際、凹部13の深さを第1の突起電極10の一部が削られるように設定することによって、凹部13内に第1の突起電極10の一部が露出する。封止樹脂層12の切削加工による凹部13の形成工程は、ブレード加工に代えて、ルータ加工等により実施してもよい。凹部13の形成工程は、例えば図5に示すように、封止樹脂層12の第1の突起電極10の形成位置形成領域に対応する部分を、例えばレーザ15で溶融加工することにより実施してもよい。この際、第1の突起電極10の一部が露出する深さまで封止樹脂層12を溶融除去することによって、第1の突起電極10の一部を露出させる凹部13が形成される。すなわち、第1の突起電極10の一部を凹部13内に露出させることができる。封止樹脂層12の溶融加工には、レーザ15以外の局所加熱を適用してもよい。封止樹脂層12を切削加工や溶融加工するにあたって、隣接する装置形成領域Xの封止樹脂層12の加工領域を一括して切削もしくは溶融除去することで、各装置形成領域Xに分割した後に、図1に示したような凹部13が形成される。また、1箇所の装置形成領域Xの加工領域のみを切削もしくは溶融除去することによって、各装置形成領域Xに分割した後に、図2に示したような凹部13が形成される。凹部13の形状は図1および図2のいずれであってもよいが、凹部13の形成コストを低減する上では、複数の装置形成領域Xの封止樹脂層12の加工領域を一括して切削もしくは溶融除去することが好ましい。凹部13の形成工程は、例えば図6に示すように、凹部13に対応する凸部16を有する金型17を用いて封止樹脂層12を形成することにより実施してもよく、これにより封止樹脂層12の形成と同時に凹部13が形成される。すなわち、封止樹脂のモールド成型に用いる上型金型17に、予め凹部13に対応する凸部16を形成しておく。このような上型金型17を用いて、封止樹脂層12をモールド成型することによって、凹部13を有する封止樹脂層12を得ることができる。この際、凸部16の高さを第1の突起電極10と所定の面積で接触するように調整しておくことによって、凸部16により形成される凹部13内に第1の突起電極10の一部が露出される。この後、図3fに示すように、配線基板2の第2の面2bに設けられた第2の配線層4の第4の接続パッド上に、第2の突起電極11を形成する。第2の突起電極11は第1の突起電極10と同様にして形成される。そして、図3gに示すように、配線基板2を例えばブレードダイシングにより各装置形成領域32に沿って切断することによって、個片化された半導体装置1が作製される。なお、図3は図1の半導体装置1の製造工程を示しているが、図2の半導体装置1も凹部13の形状、すなわち凹部13を形成するブレード14の形状、レーザ15の加工形状、金型17の凸部16の形状等が異なることを除いて、図1の半導体装置1と同様にして作製される。次に、上述した実施形態の半導体装置1を用いた半導体モジュールについて、図7ないし図11を参照して説明する。これらの図に示すように、実施形態の半導体モジュールは上述した実施形態の半導体装置1を複数具備しており、これら複数の半導体装置1を積層して構成したPOP構造を有している。図7は第1の実施形態による半導体モジュール20を示している。半導体モジュール20は、第1ないし第4の半導体パッケージ1A~1Dを具備している。これら4個の半導体パッケージ1A~1Dは、いずれも実施形態の半導体装置1を用いたものである。半導体装置1の積層数は4個に限定されるものではなく、それ以下またはそれ以上であってもよい。第1の半導体パッケージ1A上には、第2の半導体パッケージ1Bが積層されている。第2の半導体パッケージ1Bの第2の突起電極11は、第1の半導体パッケージ1Aの凹部13内に配置されており、その上で第1の半導体パッケージ1Aの第1の突起電極10と電気的に接続されている。すなわち、第2の半導体パッケージ1Bの第2の突起電極11は、第1の半導体パッケージ1Aの第1の突起電極10の凹部13内に露出された部分、言い換えると第1の突起電極10の封止樹脂層12から露出した部分と電気的に接続されている。第1および第2の突起電極10、11を半田ボールで構成した場合、リフロー工程等により半田ボール同士を電気的および機械的に接続する。第2の半導体パッケージ1B上には第3の半導体パッケージ1Cが積層されており、さらに第3の半導体パッケージ1C上には第4の半導体パッケージ1Dが積層されている。これら第2の半導体パッケージ1Bと第3の半導体パッケージ1C間、および第3の半導体パッケージ1Cと第4の半導体パッケージ1D間も、同様にして電気的および機械的に接続されている。すなわち、上段側の半導体パッケージ1C、1Dの第2の突起電極11は、下段側の半導体パッケージ1B、1Cの凹部13内に配置され、かつ第1の突起電極10の露出部分と電気的に接続されている。上述したように、上段側の半導体パッケージ1B、1C、1Dの第2の突起電極1と下段側の半導体パッケージ1A、1B、1Cの第1の突起電極10とを使用して、POP構造における上下の半導体装置1間を電気的に接続することによって、各突起電極10、11の高さ、それに基づく幅例えば半田ボールの場合には直径や形成ピッチを減少させることができる。すなわち、上下の半導体パッケージ間を上段側の半導体装置に設けられた突起電極のみで接続する場合に比べて、突起電極10、11の大きさを約1/2にすることができ、また形成ピッチも減少させることができる。上下の半導体装置1間を接続する突起電極10、11の大きさや形成ピッチを減少させることで、突起電極10、11の設置数を増大させることができる。すなわち、半導体モジュール20の形状を同一とした場合、多ピン化入出力数の増大に対応することが可能となる。また、同一の入出力数を実現するにあたっては、半導体モジュール20を小型化することが可能となる。さらに、1つの半導体装置1における半導体チップ6の積層数を増加させる場合、言い換えると半導体チップ6の積層数に応じて封止樹脂層12の高さが高くなる場合においても、突起電極10、11の大きさや形成ピッチの増大を抑制することができる。従って、半導体モジュール20の小型化や多ピン化を妨げることなく、半導体チップ6の積層数の増加に対応することが可能となる。この実施形態におけるPOP構造の半導体モジュール20は、同一構造の半導体装置1を積層して構成しているため、半導体装置1を容易に多段化することができる。従って、半導体モジュール20における半導体チップ6の積層数例えば半導体チップ6がメモリチップである場合は記憶容量に対応を容易に増大させることができる。また、同一構造の半導体装置1を使用することで、各構成材料配線基板1等や成型部材金型等が1種類でよいため、半導体モジュール20の製造コストを低減することができる。さらに、半導体装置1間の反り方向を合せることができるため、半導体モジュール20の製造性や信頼性を向上させることが可能となる。また、下段側の半導体装置1の接続端子となる第1の突起電極10は、露出部分を除いて封止樹脂層12内に埋設されているため、露出した突起電極同士を接続する場合に比べて、第1の突起電極10と上段側の半導体装置1の接続端子となる第2の突起電極11との接続性や接続後の強度等を高めることができる。さらに、上段側の半導体装置1の接続端子となる第2の突起電極11は、下段側の半導体装置1の凹部13内に配置されるため、第1の突起電極10に対する位置精度を高めやすい。従って、上下の半導体装置1間の接続精度等を向上させることが可能となる。半導体モジュール20を構成する半導体装置1の構成は、種々に変形が可能である。第1および第2の突起電極10、11は、半導体チップ6の周囲に1列に設けることに限らず、半導体チップ6の周囲に2列以上に設けてもよい。図8はそれぞれ2列に形成された第1および第2の突起電極10A、10B、11A、11Bを有する半導体モジュール20を示している。また、最上段に位置する半導体パッケージ1Dは、その上に半導体パッケージが積層されることがないため、図9に示すように第1の突起電極10と凹部13を省略してもよい。場合によっては、凹部13のみを省略してもよい。図10は第2の実施形態による半導体モジュール30を示している。図10に示す半導体モジュール30は、第1の半導体パッケージ1Aと、その上に積層された第2の半導体パッケージ1Bとを具備している。第1および第2の半導体パッケージ1A、1Bは、第1の実施形態による半導体モジュール20と同様な構成を有し、かつ半導体パッケージ1A、1B間は第1の実施形態による半導体モジュール20と同様にして接続されている。半導体装置1の積層数は、2個以上であれば特に限定されるものではなく、第1の実施形態と同様に4個もしくはそれ以上であってもよい。第2の実施形態による半導体モジュール30は、最下段に外部接続端子として半田バンプ等を用いた突起電極31を有する配線基板32が配置されている。第1の半導体パッケージ1Aと最下段の配線基板32とは、第1の半導体パッケージ1Aの第2の突起電極11を配線基板32の上面側の配線層33と接合することで電気的に接続されている。配線基板32の突起電極31は、半導体モジュール1における第2の突起電極11とは異なるパターンで配列されている。ここで、半導体モジュール30の第2の突起電極11は、配線基板2の外周領域のみに配置されるため、その配列形状は制約を受けることになる。このような点に対して、最下段に配線基板32を配置することによって、外部接続端子としての突起電極31の配列形状の自由度を高めることができる。例えば、突起電極31の配列形状を既存の配線パターン等に対応させることで、半導体モジュール30の汎用性を高めることができる。図11は第3の実施形態による半導体モジュール40を示している。図11に示す半導体モジュール40は、第2の実施形態の半導体モジュール30と同様に、第1の半導体パッケージ1Aと第2の半導体パッケージ1Bとを具備している。なお、半導体パッケージ1A、1Bの構成、積層数、接続形態等は、第2の実施形態と同様である。第3の実施形態による半導体モジュール40は、最下段に専用の半導体パッケージ41が配置されている。最下段専用の半導体パッケージ41は、第2の実施形態における配線基板32と同様に、半導体装置1における第2の突起電極11とは異なるパターンで配列された突起電極42を有する配線基板43を具備している。このように、最下段専用の半導体パッケージ41を用いることによっても、半導体モジュール40の汎用性を高めることが可能となる。また、最下段専用の半導体パッケージ41を用いる場合、半導体パッケージ41内に半導体チップ6とは異なる半導体チップ44、例えば半導体チップ6がメモリチップである場合にはコントローラチップ44を配置することができる。さらに、最下段専用の半導体パッケージ41には、受動部品等のチップ部品45を配置してもよい。このような最下段専用の半導体パッケージ41を用いることによって、半導体モジュール40の高機能化を図ることができる。なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。