"送信データを記憶する記憶部と、前記記憶部に記憶された前記送信データの出力を制御する出力制御手段と、前記記憶部から出力されたデータを変調して送信する送信手段と、を備え、前記出力制御手段は、前記送信データに含まれる各ビットデータを、出力順序を変えて前記各ビットデータにつき所定回出力させる通信装置。前記出力制御手段は、出力対象のビットデータの格納先を示すアドレスを出力開始アドレスとして前記記憶部に出力し、前記記憶部は、前記出力開始アドレスの入力に応じて、当該出力開始アドレスに格納されているビットデータを出力するとともに、前記送信データに含まれる他のビットデータをも順次に出力し、前記出力制御手段は、前記出力開始アドレスを変更しつつ、前記出力開始アドレスを前記記憶部に前記所定回出力する請求項1に記載の通信装置。前記出力制御手段は、前記送信データに含まれる各ビットデータの格納先を示す各アドレスを前記記憶部に出力し、前記記憶部は、前記各アドレスの入力に応じて、当該各アドレスに格納されているビットデータを出力し、前記出力制御手段は、前記各アドレスを、出力順序を変更しつつ前記各アドレスにつき前記所定回出力する請求項1に記載の通信装置。前記出力制御手段は、前記記憶部に記憶された前記送信データに関するビット列をビットシフトさせる際のシフト数を前記記憶部に出力し、前記記憶部は、前記シフト数の入力に応じて、前記ビット列を一定方向にシフトさせ、当該シフトによってあふれたビット列を空いた部分に埋める循環シフト処理を行い、前記記憶部は、前記循環シフト処理後のビット列を一方の端から順に出力し、前記出力制御手段は、前記シフト数を変更しつつ、前記シフト数を前記記憶部に前記所定回出力する請求項1に記載の通信装置。入力されたデータを誤り訂正符号化する符号化手段と、前記符号化手段から出力されたデータに対してインターリーブ処理を施すインターリーブ手段と、をさらに備え、前記記憶部に記憶されている前記送信データは、前記インターリーブ処理後のデータである請求項1から請求項4のいずれかに記載の通信装置。a記憶部に記憶された送信データに含まれる各ビットデータを、出力順序を変えて前記各ビットデータにつき所定回出力する工程と、b前記記憶部から出力されたデータを変調して送信する工程と、を備える通信装置の動作方法。しかし、送信データの繰り返しによって生成されたレピティション後のデータは、連続して発生するバースト誤りに弱いため、データの冗長性が十分に発揮されない可能性がある。これにより、受信側では、復調されたデータのビット誤り率が悪化するおそれがある。連続したバースト誤りに対する対処法としては、レピティション後のデータのビット列を並び替えるインターリーブを行うことが考えられる。しかしながら、レピティション後にインターリーブを行うには、繰り返しコピーされたレピティション後のデータを記憶する記憶部が必要になる等、レピティション後にインターリーブを行う機能を有する通信装置では、当該機能を実現するために部品点数が増えることになる。そこで、本発明は、レピティション後にインターリーブを行う機能と同等の機能を通信装置に付与しつつ、通信装置の部品点数を削減することが可能な技術を提供することを目的とする。本発明に係る通信装置の第1の態様は、送信データを記憶する記憶部と、前記記憶部に記憶された前記送信データの出力を制御する出力制御手段と、前記記憶部から出力されたデータを変調して送信する送信手段とを備え、前記出力制御手段は、前記送信データに含まれる各ビットデータを、出力順序を変えて前記各ビットデータにつき所定回出力させる。また、本発明に係る通信装置の第2の態様は、上記第1の態様であって、前記出力制御手段は、出力対象のビットデータの格納先を示すアドレスを出力開始アドレスとして前記記憶部に出力し、前記記憶部は、前記出力開始アドレスの入力に応じて、当該出力開始アドレスに格納されているビットデータを出力するとともに、前記送信データに含まれる他のビットデータをも順次に出力し、前記出力制御手段は、前記出力開始アドレスを変更しつつ、前記出力開始アドレスを前記記憶部に前記所定回出力する。また、本発明に係る通信装置の第3の態様は、上記第1の態様であって、前記出力制御手段は、前記送信データに含まれる各ビットデータの格納先を示す各アドレスを前記記憶部に出力し、前記記憶部は、前記各アドレスの入力に応じて、当該各アドレスに格納されているビットデータを出力し、前記出力制御手段は、前記各アドレスを、出力順序を変更しつつ前記各アドレスにつき前記所定回出力する。また、本発明に係る通信装置の第4の態様は、上記第1の態様であって、前記出力制御手段は、前記記憶部に記憶された前記送信データに関するビット列をビットシフトさせる際のシフト数を前記記憶部に出力し、前記記憶部は、前記シフト数の入力に応じて、前記ビット列を一定方向にシフトさせ、当該シフトによってあふれたビット列を空いた部分に埋める循環シフト処理を行い、前記記憶部は、前記循環シフト処理後のビット列を一方の端から順に出力し、前記出力制御手段は、前記シフト数を変更しつつ、前記シフト数を前記記憶部に前記所定回出力する。また、本発明に係る通信装置の第5の態様は、上記第1の態様から上記第4の態様のいずれかであって、入力されたデータを誤り訂正符号化する符号化手段と、前記符号化手段から出力されたデータに対してインターリーブ処理を施すインターリーブ手段とをさらに備え、前記記憶部に記憶されている前記送信データは、前記インターリーブ処理後のデータである。本発明に係る通信装置の動作方法は、a記憶部に記憶された送信データに含まれる各ビットデータを、出力順序を変えて前記各ビットデータにつき所定回出力する工程と、b前記記憶部から出力されたデータを変調して送信する工程とを備える。本発明によれば、レピティション後にインターリーブを行う機能と同等の機能を通信装置に付与しつつ、通信装置の小型化を実現することが可能になる。以下、実施形態について図面を参照して説明する。<実施形態>[1.通信システムの構成]図1は、本実施形態に係る通信システム1の構成図である。図1に示されるように、通信システム1は、第1通信装置10と第2通信装置20とを有している。通信システム1における第1通信装置10および第2通信装置20は互いに有線通信によって通信可能に構成されている。第1通信装置10と第2通信装置20とを電気的に接続する伝送路30は、通常の通信線であってもよく、或いは、電力線であってもよい。電力線を伝送路とする場合、第1通信装置10および第2通信装置20は、電力線通信PLC:powerlinecommunicationによって通信を行うことになる。また、通信装置10,20間の有線通信は、周波数軸上で互いに直交する複数のサブキャリアを合成して得られるOFDMOrthogonalFrequencyDivisionMultiplexing信号を用いて行われる。そして、当該OFDM信号は、一定の時間単位で区切ってパケット単位で伝送される。以下では、送信装置として機能する通信装置1020の構成について詳述する。[2.送信装置の構成]図2は、本実施形態に係る送信装置10の構成を示す図である。図2に示されるように、送信装置10は、スクランブラ111、符号化部112、インターリーブ部インターリーバ113、出力制御部131、一次変調部114、入力信号構成部115、IFFT逆高速フーリエ変換部116、並列/直列変換部並直列変換部117、GI付加部118、プリアンブル生成部119、パケット構成部120、および送信部121を備えている。具体的には、スクランブラ111は、入力される送信データに対して、攪拌して順序を並べ替えるスクランブル処理を施す。スクランブラ111においてスクランブル処理が施された送信データは、符号化部112に入力される。符号化部112は、スクランブル処理が施された送信データに対して、誤り訂正のための冗長符号化を行う。冗長符号化には、例えば、拘束長k=7、符号化率1/2を原符号とする畳み込み符号が用いられる。符号化部112から出力される送信データのビット列は、インターリーブ部113に入力される。インターリーブ部113では、符号化部112から出力される送信データ中の誤りが偏らないようにするため、送信データのビット列を並べ替えるビットインターリーブが行われる。出力制御部131は、インターリーブ部113の出力を制御する機能を有している。出力制御部131による出力制御の詳細は、後述する。インターリーブ部113から出力される送信データは、一次変調部114に入力される。一次変調部114では、所定の変調方式例えば、QPSK、16QAMに従って、送信データがシンボルごとにサブキャリアにマッピング対応づけされる。なお、ここでのシンボルSymbolは、変調方式ごとに定まる、搬送波サブキャリアに乗せるひと区切りの送信データの構成単位を表し、後述のOFDMシンボルとの混同を避けるため、データシンボルまたは複素シンボルとも称される。例えば、QPSKでは、1シンボル1データシンボルで送信できる送信データは2ビットである。入力信号構成部115は、バッファ等で構成され、送信データを含むデータ信号をサブキャリアに分散して乗せるために、一次変調部114から入力されたデータシンボルを所定個の並列データに変換する機能を有している。IFFT部116は、入力信号構成部115から入力される並列データに逆高速フーリエ変換を施して、周波数領域のデータを時間領域のデータに変換する。入力信号構成部115から入力される周波数領域のデータは、各サブキャリアに関する振幅および位相のデータであり、IFFT部116は、各サブキャリア分の振幅位相データから、1つのOFDMシンボル分の時間データを生成することになる。並直列変換部117は、IFFT部116から入力される並列のデータを直列のデータに変換する機能を有している。並直列変換部117から出力される直列のデータは、ベースバンド基底帯域のOFDM信号ベースバンドOFDM信号としてGI付加部118に入力される。GI付加部118は、並直列変換部117から入力されるベースバンドOFDM信号に対して、ガードインターバルGIの付加処理を施し、GI付加済みのベースバンドOFDM信号をパケット構成部120に出力する。プリアンブル生成部119は、受信側で行われるフレーム同期、周波数同期等の各種同期処理に用いるためのプリアンブルPreamble信号を生成して出力する機能を有している。パケット構成部120は、GI付加部118から出力されるOFDM信号にプリアンブル信号を付加して、パケット単位の信号パケット信号とも称するを生成する。送信部121は、パケット構成部120で生成されたデジタル形式のパケット信号をアナログ形式のパケット信号に変換するDA変換処理を行い、DA変換処理後のパケット信号を通信信号として出力する。送信部121から出力された通信信号は、伝送路30を介して受信装置20へと伝送される。このように、送信装置10は、パケット信号を生成し、当該パケット信号を通信信号として送信する。なお、上記送信装置10に含まれる、一次変調部114、入力信号構成部115、IFFT部116、および並直列変換部117、GI付加部118、プリアンブル生成部119、パケット構成部120および送信部121は、インターリーブ部113から出力されたデータを変調して送信する送信手段とも表現することができる。[3.一次変調前の送信データについて]ここで、一次変調部114に入力される前の送信データについて説明する。図3は、一次変調前に送信データに施される処理の一例を示す図である。図2に示されるように、一次変調部114に入力される前の送信データに対しては、符号化部112図2参照において、誤り訂正のための符号化が施されるが、送信データを受信側に確実に伝送するためには、干渉に対する送信データのロバスト性を向上させることが好ましい。ロバスト性を向上させる手法としては、例えば、送信データを1回以上繰り返すコピーするレピティションRepetitionを行って、レピティション後のデータを送信する手法がある。例えば、図3に示されるように、符号化部112から8ビットのデータ長を有する送信データD1が出力されるとすると、インターリーブ部113では、当該送信データD1に対して、インターリーブを施すことによって、送信データD2が生成される。送信データD1中に誤り部分ERが含まれていた場合は、当該インターリーブによって、誤り部分ERの偏りが是正されることになる。そして、インターリーブ後の送信データD2に対して、繰り返しを3回とするレピティションを行うと、32ビットの送信データD3が生成される。なお、送信データD2の繰り返しを3回とするレピティションは、送信データD2を4倍にするレピティションとも称される。レピティション後の送信データD3には、4つ分の送信データD1が含まれている。このような送信データD3を送信することによれば、レピティション前の送信データD1を送信する場合に比べて、冗長性を増すことができるので、受信側で送信データD1を復調できる可能性が高くなる。しかし、レピティション後の送信データD3をそのまま用いて時間領域のOFDM信号を生成すると、当該OFDM信号における、平均電力に対する最大電力の比PAPRPeaktoAveragePowerRatioが高くなるおそれがある。一般的に、OFDM信号を送信する送信装置では、送信信号を増幅する増幅器のダイナミックレンジ信号振幅の最大と最小の範囲を広くとって信号が歪まないように設計される。このため、送信信号のPAPRが大きくなると、増幅器の設計が困難になる。また、レピティション後の送信データD3は、連続して発生するバースト誤りに弱いため、データの冗長性が十分に発揮されない可能性がある。このため、レピティション後の送信データD3をそのまま用いて時間領域のOFDM信号を生成し、当該OFDM信号を送信した場合、受信側において、復調されたデータのビット誤り率BERBitErrorRateが理論値より悪くなる。これらの現象は、レピティション後の送信データD3が、送信データD1を単純に複数回コピーすることによって生成された、周期性を有したデータであることに起因して発生したものと考えられる。このため、図3に示されるように、レピティション後の送信データD3に対しては、さらにインターリーブを施すことによって、周期性のない送信データD4を生成し、当該送信データD4を用いてOFDM信号を生成することが好ましい。しかし、レピティション後の送信データD3に対して、従来の方法でインターリーブを行う場合、インターリーブ用の記憶部が必要になる。また、レピティション後の送信データが大きくなると、インターリーブに要する時間が増大することになる。そこで、本実施形態の送信装置10は、インターリーブ部113の出力を制御することによって、送信データD2に対してレピティションおよびインターリーブを施して得られる送信データD4と同様の性質を有するデータを一次変調部114に入力させる。[4.インターリーブ部113からのデータの出力動作について]次に、出力制御部131の制御に従って実行される、インターリーブ部113からのデータの出力動作について詳述する。図4は、インターリーブ部113からのデータの出力動作を説明するための図である。なお、図4では、説明簡単化のため、符号化部112からは、8ビットのデータ長を有する送信データD1が出力されるものとするが、当該送信データD1は、他のデータ長を有していてもよい。図4に示されるように、符号化部112から出力された8ビットの送信データD1に対しては、インターリーブ部113においてインターリーブが施される。当該インターリーブによって生成された送信データD2は、インターリーブ部113内の記憶部132に一旦格納される。出力制御部131は、送信データD2に含まれるビット単位のデータビットデータとも称するを、出力順序を変えて各ビットデータにつき所定回例えば4回出力させるように記憶部132の出力を制御する。具体的には、出力制御部131は、出力対象のデータの格納先を示すアドレスを生成して、当該アドレスを出力開始アドレス読出開始アドレスとも称するとして記憶部132に出力する。記憶部132は、出力開始アドレスの入力に応じて、当該出力開始アドレスに格納されているビットデータを出力するとともに、他のアドレスに格納されたビットデータをも所定の出力規則に従って順次に出力する。例えば、アドレスAD0が出力開始アドレスとして入力されると、記憶部132は、出力開始アドレスAD0に格納されているビットデータを出力するとともに、アドレス出力対象アドレスを1ずつインクリメントして、インクリメントされた各アドレスに格納されているビットデータを順次に出力する。すなわち、出力開始アドレスAD0が入力されると、記憶部132は、出力動作PE1を実行し、ビットデータb0、ビットデータb1、ビットデータb2、ビットデータb3、ビットデータb4、ビットデータb5、ビットデータb6、ビットデータb7をこの順序で順次に出力する。次に、出力制御部131は、先に出力した出力開始アドレスAD0とは異なる出力開始アドレスを生成して、記憶部132に出力する。例えば、出力制御部131は、出力開始アドレスAD0とは異なる出力開始アドレスAD6を記憶部132に出力する。この場合、記憶部132は、出力開始アドレスAD6に格納されているビットデータb6を出力するとともに、出力対象アドレスを1インクリメントして、ビットデータb7を出力する。そして、出力対象アドレスが最終番地に到達した場合は、記憶部132は、出力対象アドレスをリセットして、出力対象アドレスを先頭番地に移す。そしてさらに、先頭番地からビットデータの出力を再開し、送信データD2に含まれる全ビットデータの出力が完了するまで、出力対象アドレスを1ずつインクリメントして、インクリメントされた各出力対象アドレスに格納されているビットデータを順次に出力する。すなわち、出力開始アドレスAD6が入力されると、記憶部132は、出力動作PE2を実行し、ビットデータb6、ビットデータb7、ビットデータb0、ビットデータb1、ビットデータb2、ビットデータb3、ビットデータb4、ビットデータb5をこの順序で順次に出力する。さらに、出力制御部131は、先に出力した出力開始アドレスAD6とは異なる出力開始アドレスを生成して、記憶部132に出力する。例えば、出力制御部131は、出力開始アドレスAD6とは異なる出力開始アドレスAD5を記憶部132に出力する。この場合、記憶部132は、出力開始アドレスAD5に格納されているビットデータb5を出力するとともに、出力対象アドレスを1ずつインクリメントして、ビットデータb6,b7をそれぞれ出力する。そして、出力対象アドレスが最終番地に到達した場合は、記憶部132は、出力対象アドレスをリセットして、出力対象アドレスを先頭番地に移す。そしてさらに、先頭番地からビットデータの出力を再開し、送信データD2に含まれる全ビットデータの出力が完了するまで、出力対象アドレスを1ずつインクリメントして、インクリメントされた各出力対象アドレスに格納されているビットデータを順次に出力する。すなわち、出力開始アドレスAD5が入力されると、記憶部132は、出力動作PE3を実行し、ビットデータb5、ビットデータb6、ビットデータb7、ビットデータb0、ビットデータb1、ビットデータb2、ビットデータb3、ビットデータb4をこの順序で順次に出力する。またさらに、出力制御部131は、先に出力した出力開始アドレスAD5とは異なる出力開始アドレスを生成して、記憶部132に出力する。例えば、出力制御部131は、出力開始アドレスAD5とは異なる出力開始アドレスAD2を記憶部132に出力する。この場合、記憶部132は、出力開始アドレスAD2に格納されているビットデータb2を出力するとともに、出力対象アドレスを1ずつインクリメントして、インクリメントされた各アドレスに格納されているビットデータを順次に出力する。そして、出力対象アドレスが最終番地に到達した場合は、記憶部132は、出力対象アドレスをリセットして、出力対象アドレスを先頭番地に移す。そしてさらに、先頭番地からビットデータの出力を再開し、送信データD2に含まれる全ビットデータの出力が完了するまで、出力対象アドレスを1ずつインクリメントして、インクリメントされた各出力対象アドレスに格納されているビットデータを順次に出力する。すなわち、出力開始アドレスAD2が入力されると、記憶部132は、出力動作PE4を実行し、ビットデータb2、ビットデータb3、ビットデータb4、ビットデータb5、ビットデータb6、ビットデータb7、ビットデータb0、ビットデータb1をこの順序で順次に出力する。このように、出力開始アドレスが出力制御部131から記憶部132に入力される度に、記憶部132は、出力動作を実行し、送信データD2に含まれる全ビットデータを出力する。したがって、出力制御部131から記憶部132に対して、出力開始アドレスが所定回順次に入力されると、記憶部132からは、送信データD2に含まれる各ビットデータが所定回出力されることになる。例えば、上記例示のように、出力制御部131から出力開始アドレスAD0,AD6,AD5,AD2が記憶部132に4回入力されると、記憶部132からは、送信データD2に含まれる全ビットデータが4回出力されることになる。すなわち、記憶部132は、送信データD2を実質的に4つ分出力したことになり、記憶部132換言すればインターリーブ部113からから出力された出力データD11は、送信データD2を4倍して3回繰り返して得られるデータに相当する。また、出力制御部131は、出力開始アドレスを変更して出力するので、各出力動作PE1,PE2,PE3,PE4によって出力される、ビットデータの出力順序は、それぞれ異なることになる。これにより、出力データD11における各ビットデータは、インターリーブされたような無秩序に並んだ状態となる。このように、出力制御部131は、インターリーブ部113の出力を制御することによって、送信データD2に対してレピティションおよびインターリーブを施して得られるデータと同様の性質を有するデータD11を一次変調部114に入力させる。なお、上記では、出力制御部131による出力開始アドレスの出力回数を4回として、送信データD2の繰り返し回数レピティション回数を3回にする場合について例示したが、送信データD2の繰り返し回数は、出力開始アドレスの出力回数を変更することによって、自由に設定可能である。例えば、送信データD2の繰り返し回数を1回にするときは、出力制御部131による出力開始アドレスの出力回数は2回に設定される。すなわち、出力制御部131による出力開始アドレスの出力回数本明細書における所定回に相当は、送信データD2の繰り返し回数に応じて設定される。以上のように、本実施形態の送信装置10は、送信データD2を記憶する記憶部132と、当該記憶部132に記憶された送信データD2の出力を制御する出力制御部131と、記憶部132から出力されたデータを変調して送信する送信手段とを備えている。そして、出力制御部131は、記憶部132に記憶された送信データD2に含まれる各ビットデータを、出力順序を変えて、各ビットデータにつき所定回出力させる。このような送信装置10によれば、送信データD2に対してレピティションおよびインターリーブを施して得られる送信データD4と同様の性質を有するデータD11を一次変調部114に入力させることができる。したがって、送信データD2に対して実際にレピティションを行う機能およびレピティション後のデータに対して実際にインターリーブを行う機能を新たに設ける場合に比べて、送信装置10の部品点数を削減することが可能になる。特に、本実施形態の送信装置10では、レピティション後にインターリーブを行うためのバッファを設けなくてもよい。また、レピティション後のデータが大きくなった場合、レピティション後のインターリーブでは、インターリーブに要する処理時間が増大することになる。しかし、本実施形態の送信装置10では、通常のインターリーブが実際には行われないので、インターリーブに要する処理時間分を短縮することができる。なお、受信装置20は、出力制御部131によって制御される各ビットデータの出力順序に関する情報を予め既知の情報として有している。このため、受信装置20では、受信データを復号して送信データを取得することが可能である。<変形例>以上、実施形態について説明したが、この発明は、上記に説明した内容に限定されるものではない。例えば、上記実施形態では、出力制御部131が記憶部132に対して出力開始アドレスを入力する態様としていたが、これに限定されない。具体的には、出力制御部131が、出力対象となるビットデータの格納先を示すアドレスを記憶部132に対して1つずつ順次に入力し、記憶部132がアドレスの入力に応じて、ビットデータを出力する態様としてもよい。この場合、例えば、最初の出力動作PE1では、出力制御部131は、アドレスAD0~AD7を記憶部132に対して順次に出力し、記憶部132は、アドレスAD0~AD7の入力に応じて、各ビットデータb0~b7を順次に出力することになる。そして次の出力動作PE2では、出力制御部131は、アドレスAD6,AD7,AD0~AD5記憶部132に対して順次に出力し、記憶部132は、アドレスAD6,AD7,AD0~AD5の入力に応じて、各ビットデータb6,b7,b0~b5を順次に出力することになる。なお、当該態様では、出力制御部131は、送信データに含まれる各ビットデータの格納先を示す各アドレスを、出力順序を変更しつつ各アドレスにつき所定回出力することになる。また、インターリーブ部113からのデータの出力動作は、送信データD2のビット列をシフトさせ、当該ビットシフトによってあふれたビット列を空いた部分に埋める循環シフトを行いつつ、ビットデータの出力を行う態様としてもよい。具体的には、出力制御部131は、送信データD2のビット列をビットシフトさせる際のシフト数を記憶部132に対して出力する。例えば、最初の出力動作PE1では、出力制御部131は、送信データD2に含まれる各ビットデータに関する1回目の出力を行うときのシフト数0を記憶部132に対して出力する。記憶部132は、入力されるシフト数が0のときは、シフトを行うことなく、記憶部132に記憶されているデータの左端この場合、ビットデータb0から順にビットデータを出力する。そして次の出力動作PE2では、出力制御部131は、各ビットデータに関する2回目の出力を行うときのシフト数2を記憶部132に対して出力する。記憶部132は、入力されるシフト数2に応じて、記憶部132に記憶されているデータのビット列を左方向に2ビットシフトさせ、当該シフトによってあふれたビット列ビットデータb6,b7を空いた部分に埋める循環シフト処理を行って、循環シフト処理後のデータを記憶部132に記憶する。そして、記憶部132は、記憶しているデータの左端この場合、ビットデータb6から順にビットデータを出力する。次の出力動作PE3では、出力制御部131は、各ビットデータに関する3回目の出力を行うときのシフト数1を記憶部132に対して出力する。記憶部132は、入力されるシフト数1に応じて、記憶部132に記憶されているデータのビット列を左方向に1ビットシフトさせ、当該シフトによってあふれたビット列ビットデータb5を空いた部分に埋める循環シフト処理を行う。そして、記憶部132は、循環シフト処理後のデータの左端この場合、ビットデータb5から順にビットデータを出力する。次の出力動作PE4では、出力制御部131は、各ビットデータに関する4回目の出力を行うときのシフト数3を記憶部132に対して出力する。記憶部132は、入力されるシフト数3に応じて、記憶部132に記憶されているデータのビット列を左方向に3ビットシフトさせ、当該シフトによってあふれたビット列ビットデータb2,b3,b4を空いた部分に埋める循環シフト処理を行う。そして、記憶部132は、循環シフト処理後のデータの左端この場合、ビットデータb2から順にビットデータを出力する。このように、循環シフトを行いつつ、ビットデータの出力を行う場合は、出力制御部131は、シフト数を変更しつつ、当該シフト数を記憶部132に対して所定回出力することになる。また、上記実施形態では、通信システム1における送信装置10および受信装置20が、有線通信によって通信可能に構成される態様を例示したがこれに限定されない。具体的には、送信装置10と受信装置20とは、無線通信によって通信可能に構成される態様であってもよい。また、上記実施形態では、記憶部132は、インターリーブ部113内に存在する態様としていたが、これに限定されず、送信装置10内部であって、インターリーブ部113の外部に設けられる態様としてもよい。この場合、出力制御部131は、記憶部132に対してデータの出力制御を行うことになる。"