半導体基板と、前記半導体基板上あるいは前記半導体基板上に絶縁膜を介して選択的に設けられた薄膜半導体層上に選択的に設けられた第1の半導体層と、前記第1の半導体層に自己整合し、前記第1の半導体層より狭い幅を有し、前記第1の半導体層上に設けられた第2の半導体層と、前記第2の半導体層に自己整合し、前記第2の半導体層より広い幅を有し、前記第2の半導体層上に設けられた第3の半導体層と、少なくとも前記第1の半導体層の上面、前記第3の半導体層の下面及び前記第2の半導体層の側面に設けられた第1のゲート絶縁膜と、前記第1のゲート絶縁膜を介し前記第2の半導体層の側面を包囲する構造に設けられた第1のゲート電極と、前記第1の半導体層、前記第3の半導体層及び前記第1のゲート電極の側面に設けられた第2のゲート絶縁膜と、前記第2のゲート絶縁膜を介し、少なくとも前記第1のゲート電極の側面を包囲する構造に設けられた第2のゲート電極と、概略前記第1の半導体層及び前記第3の半導体層を充満し、前記第1の半導体層直下の前記半導体基板表面あるいは前記第1の半導体層直下の前記薄膜半導体層に延在して設けられたソースドレイン領域とを備えてなることを特徴とする半導体装置。前記第2の半導体層が歪み構造を有していることを特徴とする請求項1に記載の半導体装置。前記第1のゲート絶縁膜はトンネル酸化膜であり、前記第1のゲート電極はフローティングゲート電極であり、前記第2のゲート電極はワード線に接続されたコントロールゲート電極であり、前記フローティングゲート電極にキャリアを注入あるいは放出することにより情報の2値を対応させた縦型のMIS電界効果トランジスタからなるフラッシュメモリーを構成していることを特徴とする請求項1あるいは請求項2に記載の半導体装置。半導体基板上に選択的に積層された半導体層が周囲を絶縁膜で平坦に埋め込まれている半導体装置において、前記半導体層上に選択化学気相成長導電膜を成長する工程と、前記選択化学気相成長導電膜を等方性エッチングし、幅を狭める工程と、バリアメタル層を成長する工程と、前記バリアメタル層を異方性エッチングし、前記選択化学気相成長導電膜の側壁のみに前記バリアメタル層を残す工程と、絶縁膜を成長し、前記バリアメタル層を有する前記選択化学気相成長導電膜を平坦に埋め込む工程と、前記バリアメタル層を有する前記選択化学気相成長導電膜をエッチング除去し、前記半導体層の表面を露出する開孔部を形成する工程と、前記半導体層上にエピタキシャル半導体層を成長させ、前記開孔部を平坦に埋め込む工程とをおこない、半導体層に自己整合して、半導体層上に幅の狭い半導体層を形成したことを特徴とする半導体装置の製造方法。半導体基板上に選択的に積層された半導体層が周囲を絶縁膜で平坦に埋め込まれている半導体装置において、前記半導体層上に選択化学気相成長導電膜を成長する工程と、バリアメタル層を成長する工程と、前記バリアメタル層を異方性エッチングし、前記選択化学気相成長導電膜の側壁のみに前記バリアメタル層を残す工程と、絶縁膜を成長し、前記バリアメタル層を有する前記選択化学気相成長導電膜を平坦に埋め込む工程と、前記バリアメタル層を有する前記選択化学気相成長導電膜をエッチング除去し、前記半導体層の表面を露出する開孔部を形成する工程と、前記半導体層上にエピタキシャル半導体層を成長させ、前記開孔部を平坦に埋め込む工程とをおこない、半導体層に自己整合して、半導体層上に幅の広い半導体層を形成したことを特徴とする半導体装置の製造方法。本発明が解決しようとする課題は、従来例に示されるように、半導体基板に2重自己整合のフローティングゲート電極及びコントロールゲート電極を有するMIS電界効果トランジスタを形成しているため1セル間アイソレーションとして使用するシャロートレンチ素子分離領域及びトレンチ直下のチャネルストッパー領域により、トレンチ側面の微小なリークを完全には抑制できなかったこと。2シャロートレンチ素子分離領域の側面にまでチャネルストッパー領域を形成した場合、実効的なチャネル幅の減少を生じさせ、メモリーセルの閾値電圧のばらつきが大きかったこと。3トレンチ素子分離により、チャネル領域端が生じるため、電界強度が一定でなく、フローティングゲート電極への均一な電子の注入ができないため、メモリーセルの閾値電圧のばらつきが大きかったこと。4チャネル領域が微細な表面のみにしか形成されないので、フローティングゲート電極への十分な電子の注入ができず、蓄積電荷量が十分でないため、メモリーセルの閾値電圧の制御が難しかったこと。5メモリーの同時消去を実現する耐圧を確保した深い拡散層のソース領域を形成するため、チャネル領域を微細化できないソース領域の大きな横方向拡散ことによる高集積化が難しかったこと。6実効チャネル長の決定をマスク工程によるコントロールゲート電極幅チャネル長の制御及び深さの異なるソースドレイン領域の横方向拡散の制御によっているため、実効チャネル長が安定せず、メモリーセルの閾値電圧を精度よく制御することが難しかったこと。7拡散係数の異なる不純物による異なる工程によりソースドレイン領域を形成するため、マスク工程の位置合わせ余裕を含む自己整合ソースドレイン領域の微細な形成が難しくなってきたこと。等の問題が顕著になりつつあり、チャネル領域のさらなる微細化に対し、ソース領域の耐圧を確保した浅い拡散層の形成が難しく、現状技術によるメモリーセルの微細化だけでは、さらなる大規模記憶装置の製造が困難になってきたことである。上記課題は、半導体基板と、前記半導体基板上あるいは前記半導体基板上に絶縁膜を介して選択的に設けられた薄膜半導体層上に選択的に設けられた第1の半導体層と、前記第1の半導体層に自己整合し、前記第1の半導体層より狭い幅を有し、前記第1の半導体層上に設けられた第2の半導体層と、前記第2の半導体層に自己整合し、前記第2の半導体層より広い幅を有し、前記第2の半導体層上に設けられた第3の半導体層と、少なくとも前記第1の半導体層の上面、前記第3の半導体層の下面及び前記第2の半導体層の側面に設けられた第1のゲート絶縁膜と、前記第1のゲート絶縁膜を介し前記第2の半導体層の側面を包囲する構造に設けられた第1のゲート電極と、前記第1の半導体層、前記第3の半導体層及び前記第1のゲート電極の側面に設けられた第2のゲート絶縁膜と、前記第2のゲート絶縁膜を介し、少なくとも前記第1のゲート電極の側面を包囲する構造に設けられた第2のゲート電極と、概略前記第1の半導体層及び前記第3の半導体層を充満し、前記第1の半導体層直下の前記半導体基板表面あるいは前記第1の半導体層直下の前記薄膜半導体層に延在して設けられたソースドレイン領域とを備えてなる縦型のMIS電界効果トランジスタより構成した本発明の半導体装置フラッシュメモリーによって解決される。以上説明のように本発明によれば、通常の安価な半導体基板を使用して、半導体基板上に自己整合の3段階柱状構造の半導体層を形成し、薄い完全空乏型の単結晶半導体層チャネル領域を形成する第2のSi層を設け、少なくとも第2のSi層の周囲に第1のゲート酸化膜トンネル酸化膜を介して包囲型フローティングゲート電極を設け、さらに包囲型フローティングゲート電極の周囲に第2のゲート酸化膜を介して包囲型コントロールゲート電極を設け、第1及び第3のSi層にソースドレイン領域を設けた現実的には第2のSi層の一部にもソースドレイン領域の一部が拡散される疑似SOI構造物理的に絶縁膜上に半導体層が設けられてはいないが、接合容量の低減等のSOI構造の特性を有する構造の縦型のMIS電界効果トランジスタから構成したフラッシュメモリーを形成できるため、ドレイン領域の接合容量の低減実質ゼロ、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性の改善により、閾値電圧の低減化による低電力化等が可能である。また下地の絶縁膜の影響のない結晶性が良好な第2のSi層にのみチャネル領域を形成できるため、安定した特性を持つ疑似SOI構造のMIS電界効果トランジスタを形成することが可能である。また第1及び第2のゲート酸化膜を介して設けられた包囲型フローティングゲート電極及び包囲型コントロールゲート電極によりチャネル領域を形成する第2のSi層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、包囲型コントロールゲート電極により完全なチャネル制御が可能で、電流リークを防止できるばかりでなく、4側面第2のSi層の全側面あるいは第2のSi層全体にチャネルを形成できるため、表面の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることによる高速化が可能である。またチャネル領域を完全に包囲するフローティングゲート電極及びコントロールゲート電極を形成できるので、フローティングゲート電極への均一且つ十分な電子の注入あるいは放出ができるため、MIS電界効果トランジスタの閾値電圧を高精度に制御することが可能で、記憶ミスのない高性能なフラッシュメモリーを形成することができる。またメモリー領域の半導体基板全体をソース領域にできるため、ブロックごとではなく、すべてのメモリーセルを一括消去することが可能である。また第1のSi層ソース領域の一部を形成に自己整合して、配線及び配線とのコンタクト領域を除くすべてのMIS電界効果トランジスタの構成要素チャネル領域を形成する第2のSi層、ドレイン領域を形成する第3のSi層、第1のゲート酸化膜、第2のゲート酸化膜、包囲型フローティングゲート電極、コントロールゲート電極及び半導体基板表面に形成する全面ソース領域を微細に形成することも可能である。また格子定数の小さなSi層を、上下から格子定数の大きなSiGe層により挟んだ構造の半導体層を形成することもできるため、上下のSiGe層から歪みSi層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる、MIS電界効果トランジスタの高速化が可能である。また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域サリサイド層に形成することも可能で、ソースドレイン領域の抵抗を低減することにより高速化を可能にすることもできる。またSOI構造に形成することもでき、ソース領域の接合容量をも低減ほぼゼロすることが可能で、より高速化が可能である。即ち、機器組み込み用途ばかりでなく、高速大容量通信、宇宙関連装置等に搭載可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ2重包囲型ゲート電極包囲型フローティングゲート電極及び包囲型コントロールゲート電極を有する縦型のMIS電界効果トランジスタからなる疑似SOI構造あるいはSOI構造のフラッシュメモリーのメモリーセルを得ることができる。本発明者は当該技術を、3段階縦垂直方向エピタキシャル成長を利用した、2重包囲型ゲート電極付き縦型のMIS電界効果トランジスタVerticalMetalInsulatorSemiconductorFieldEffectTransistorwithDoubleSurroundingGate構造と命名し、VEMDSUGベンドサッグと略称する。本願発明は、1Si基板上に第1の絶縁膜を積層し、選択的に開孔部を形成し、開孔部を平坦に埋め込む第1段階の縦垂直方向エピタキシャルSi層を成長する。2第1のSi層上に選択化学気相成長導電膜を成長させる。3選択化学気相成長導電膜を等方性エッチングし、幅を狭める。4バリアメタル層を成長し、異方性エッチングし、選択化学気相成長導電膜の側壁にのみバリアメタル層を残す。5第2の絶縁膜を成長し、バリアメタル層を有する選択化学気相成長導電膜を平坦に埋め込む。6バリアメタル層を有する選択化学気相成長導電膜をエッチング除去し、第1のSi層の表面を露出する開孔部を形成する。7第1のSi層上に第2段階の縦垂直方向エピタキシャルSi層を成長させ、開孔部を平坦に埋め込む。8第2のSi層上に選択化学気相成長導電膜を成長させる。9バリアメタル層を成長し、異方性エッチングし、選択化学気相成長導電膜の側壁にのみバリアメタル層を残す。10第3の絶縁膜を成長し、バリアメタル層を有する選択化学気相成長導電膜を平坦に埋め込む。11バリアメタル層を有する選択化学気相成長導電膜をエッチング除去し、第2のSi層の表面を露出する開孔部を形成する。12第2のSi層上に第3段階の縦垂直方向エピタキシャルSi層横水平方向エピタキシャルSi層も若干含むを成長させ、開孔部を平坦に埋め込む。13第3、第2及び第1の絶縁膜を順次エッチング除去し、第1、第2及び第3のSi層を露出する。14露出した第1、第2及び第3のSi層を酸化し、第1のゲート絶縁膜トンネル酸化膜を成長する。15第1のゲート絶縁膜を介して第2のSi層の側面を包囲するフローティングゲート電極を形成する。第3のSi層の庇部下に包囲構造のフローティングゲート電極を埋め込む。16概略第1及び第3のSi層を充満し、Si基板の表面全体にソースドレイン領域を形成する。17フローティングゲート電極を含む第1及び第3のSi層の側面に第2のゲート絶縁膜を成長する。18第2のゲート絶縁膜の側面を包囲するコントロールゲート電極を形成する。等により2重包囲型ゲート電極を有する縦型のNチャネルMIS電界効果トランジスタを形成する等の技術を使用して半導体基板上に選択的に第1のエピタキシャルSi層が設けられ、第1のSi層上に第1のSi層に自己整合し、第1のSi層より幅が狭い第2のエピタキシャルSi層が設けられ、第2のSi層上に第2のSi層に自己整合し、第2のSi層より幅が広い第3のエピタキシャルSi層が設けられ、少なくとも第1のSi層の上面、第3のSi層の下面及び第2のSi層の側面に第1のゲート絶縁膜が設けられ、第1のゲート絶縁膜を介して第2のSi層の側面を包囲するフローティングゲート電極が設けられ、少なくともフローティングゲート電極の側面に第2のゲート酸化膜を介して包囲する構造のコントロールゲート電極ワード線が設けられ、第1のSi層及び第3のSi層には概略ソースドレイン領域が、且つSi基板全表面にはソース領域が設けられている2重包囲型ゲート電極を有する縦型のMIS電界効果トランジスタからなるフラッシュメモリーを構成している。以下本発明を図示実施例により具体的に説明する。全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。図1~図14は本発明の半導体装置の第1の実施例で、図1はフラッシュメモリーの模式平面図、図2はビット線に沿う方向の模式側断面図、図3はワード線に沿う方向の模式側断面図、図4~図14は製造方法の工程断面図である。図1~図3はシリコンSi基板を使用し、3段階縦垂直方向エピタキシャル成長によるVEMDSUG構造に形成した2重包囲型ゲート電極を有する縦型のNチャネルMIS電界効果トランジスタより構成したNORゲートのフラッシュメモリーの一部を示しており、1は1015cm-3程度のp型のシリコンSi基板、2は1017cm-3程度のp型の第1段階の縦垂直方向エピタキシャルSi層、3は1017cm-3程度のp型の第2段階の縦垂直方向エピタキシャルSi層、4は1017cm-3程度のp型の第3段階の縦垂直方向エピタキシャルSi層、5は1020cm-3程度のn型ソース領域、6は1020cm-3程度のn型ドレイン領域、7は5nm程度の第1のゲート酸化膜トンネル酸化膜、SiO2、8は長さ40nm程度、厚さ40nm程度の包囲型フローティングゲート電極polySi、9は40nm程度の第2のゲート酸化膜Ta2O5、10は長さ130nm程度、厚さ50nm程度の包囲型コントロールゲート電極WSi、ワード線、11は170nm程度の燐珪酸ガラスPSG膜、12は200nm程度の燐珪酸ガラスPSG膜、13は20nm程度のシリコン窒化膜Si3N4、14は10nm程度のバリアメタルTiN、15は導電プラグW、16は500nm程度の層間絶縁膜SiOC、17は10nm程度のバリアメタルTaN、18は500nm程度のCu配線Cuシード層含む、ビット線、19は20nm程度のバリア絶縁膜、BLはビット線、WLはワード線を示している。図1はマトリックス状に形成されたフラッシュメモリーのメモリーセルの模式平面図で、一点鎖線で囲まれたものはメモリーセル1つ分を示し、波線は、下層の状態を示している。また自己整合の3段階柱状構造の半導体層チャネル領域が形成される中央部の幅を狭く形成した半導体層の下部及びシリコン基板全体に設けられるソース領域の表示は、図面を見やすくするため省略している。図2及び図3においては、p型のシリコン基板1に選択的にp型の第1段階の縦垂直方向エピタキシャルSi層2が設けられ、Si層2上には幅が狭いp型の第2段階の縦垂直方向エピタキシャルSi層3が設けられ、Si層3上にはSi層2と同程度の幅のp型の第3段階の縦垂直方向エピタキシャルSi層4が設けられた自己整合の3段階柱状構造の半導体層Si層2、Si層3及びSi層4からなり、チャネル領域が形成される中央部のSi層3の幅を狭く形成した半導体層が設けられている。この3段階柱状構造の半導体層の全側面には第1のゲート酸化膜7トンネル酸化膜、SiO2が設けられ、幅が狭いSi層3の全側面には第1のゲート酸化膜7を介して包囲型フローティングゲート電極polySiが設けられ、Si層2及びSi層4の全側面の第1のゲート酸化膜7の全側面及び包囲型フローティングゲート電極polySi8の全側面には第2のゲート酸化膜9が設けられ、第2のゲート酸化膜9の下部側面の一部を除く全側面には包囲型コントロールゲート電極WSi10が設けられており、この包囲型コントロールゲート電極WSi10はワード線方向に直接接続され、ワード線を形成している。シリコン基板1の表面全体、Si層2全体及びSi層3の一部にはn型ソース領域5が設けられ、これと離間し、相対してSi層4全体及びSi層3の一部にはn型ドレイン領域6が設けられ、このn型ドレイン領域6はバリアメタルTiN14を有する導電プラグW15を介してバリアメタルTaN17を有するビット線Cu配線18に接続されている2重包囲型ゲート電極包囲型フローティングゲート電極及び包囲型コントロールゲート電極を有する縦型のMIS電界効果トランジスタからなるメモリーセルが形成されている。従来例同様、Fowler-Nordheimトンネル注入/放出を利用し、フローティングゲート電極に電子を注入していれば、電源電圧より閾値電圧が高いエンハンスメントトランジスタとなり、オフ状態を示し、フローティングゲート電極から電子が放出されていれば、電源電圧より閾値電圧が低いエンハンスメントトランジスタとなり、オン状態を示すものとなり、これら2状態を情報の二値に対応させている。この縦型垂直方向動作のMIS電界効果トランジスタからなるメモリーセルをマトリックス状に配置し、適宜接続してNORゲートのフラッシュメモリーを構成しており、メモリーセルへの情報の書き込み法、メモリーセルからの情報の読み出し法、メモリーセルからの情報の消去法は慣例的なNORゲートのフラッシュメモリーと同様である。したがって、通常の安価な半導体基板を使用して、半導体基板上に自己整合の3段階柱状構造の半導体層を形成し、薄い完全空乏型の単結晶半導体層チャネル領域を形成する第2のSi層を設け、少なくとも第2のSi層の周囲に第1のゲート酸化膜トンネル酸化膜を介して包囲型フローティングゲート電極を設け、さらに包囲型フローティングゲート電極の周囲に第2のゲート酸化膜を介して包囲型コントロールゲート電極を設け、第1及び第3のSi層にソースドレイン領域を設けた現実的には第2のSi層の一部にもソースドレイン領域の一部が拡散される疑似SOI構造物理的に絶縁膜上に半導体層が設けられてはいないが、接合容量の低減等のSOI構造の特性を有する構造の縦型のMIS電界効果トランジスタから構成したフラッシュメモリーを形成できるため、ドレイン領域の接合容量の低減実質ゼロ、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性の改善により、閾値電圧の低減化による低電力化等が可能である。また下地の絶縁膜の影響のない結晶性が良好な第2のSi層にのみチャネル領域を形成できるため、安定した特性を持つ疑似SOI構造のMIS電界効果トランジスタを形成することが可能である。また第1及び第2のゲート酸化膜を介して設けられた包囲型フローティングゲート電極及び包囲型コントロールゲート電極によりチャネル領域を形成する第2のSi層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、包囲型コントロールゲート電極により完全なチャネル制御が可能で、電流リークを防止できるばかりでなく、4側面第2のSi層の全側面あるいは第2のSi層全体にチャネルを形成できるため、表面の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることによる高速化が可能である。またチャネル領域を完全に包囲するフローティングゲート電極及びコントロールゲート電極を形成できるので、フローティングゲート電極への均一且つ十分な電子の注入あるいは放出ができるため、MIS電界効果トランジスタの閾値電圧を高精度に制御することが可能で、記憶ミスのない高性能なフラッシュメモリーを形成することができる。またメモリー領域の半導体基板全体をソース領域にできるため、ブロックごとではなく、すべてのメモリーセルを一括消去することが可能である。また第1のSi層ソース領域の一部を形成に自己整合して、配線及び配線とのコンタクト領域を除くすべてのMIS電界効果トランジスタの構成要素チャネル領域を形成する第2のSi層、ドレイン領域を形成する第3のSi層、第1のゲート酸化膜、第2のゲート酸化膜、包囲型フローティングゲート電極、コントロールゲート電極及び半導体基板表面に形成する全面ソース領域を微細に形成することも可能である。即ち、機器組み込み用途ばかりでなく、高速大容量通信、宇宙関連装置等に搭載可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ2重包囲型ゲート電極包囲型フローティングゲート電極及び包囲型コントロールゲート電極を有する縦型のMIS電界効果トランジスタからなる疑似SOI構造のフラッシュメモリーのメモリーセルを得ることができる。次いで本発明に係る半導体装置における第1の実施例の製造方法について図2~図14を参照して説明する。ビット線に沿う方向の模式側断面図p-p矢視断面図を用いて説明し、完成図においてはワード線に沿う方向の模式側断面図q-q矢視断面図も追加して説明する。ただし、ここでは本発明の半導体装置フラッシュメモリーの形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子他のトランジスタ、抵抗、容量等の形成に関する製造方法の記述は省略する。図4ビット線に沿う方向、p-p矢視断面図化学気相成長により、p型のシリコン基板1に60nm程度のシリコン窒化膜Si3N420を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N420を異方性ドライエッチングし、開孔部を形成する。次いでレジスト図示せずを除去する。次いで露出したp型のシリコン基板1上にp型の縦垂直方向エピタキシャルSi層2第1段階成長の半導体層を60nm程度成長する。幅は130nm程度次いで化学的機械研磨ChemicalMechanicalPolishing以後CMPと略称し、平坦化する。図5ビット線に沿う方向、p-p矢視断面図次いでSi層2上に選択化学気相成長法により、85nm程度のタングステン膜21を成長する。次いでタングステン膜21を45nm程度等方性ドライエッチングし、幅を狭める。幅は40nm程度になる次いで化学気相成長により、5nm程度のバリアメタルTiN22を成長する。絶縁膜と選択化学気相成長タングステン膜との密着性を良くするためのバリアメタルTiNとして使用する。次いでバリアメタルTiN22を全面異方性ドライエッチングし、タングステン膜21の側壁にのみ残す。図6ビット線に沿う方向、p-p矢視断面図次いで化学気相成長により、シリコン酸化膜SiO223を40nm程度成長する。次いでバリアメタルTiN22を有するタングステン膜21上のシリコン酸化膜SiO223を化学的機械研磨CMPし、平坦化する。図7ビット線に沿う方向、p-p矢視断面図次いでバリアメタルTiN22及びタングステン膜21を異方性ドライエッチングし、開孔部を形成する。次いで露出したSi層2上にp型の縦垂直方向エピタキシャルSi層3第2段階成長の半導体層を40nm程度成長する。幅は50nm程度次いで化学的機械研磨CMPし、シリコン酸化膜SiO220の平坦面より突出したp型の縦垂直方向エピタキシャルSi層3を平坦化する。図8ビット線に沿う方向、p-p矢視断面図次いでSi層3上に選択化学気相成長法により、80nm程度のタングステン膜24を成長する。次いで化学気相成長により、40nm程度のバリアメタルTiN25を成長する。絶縁膜と選択化学気相成長タングステン膜との密着性を良くするためのバリアメタルTiNとして使用する。次いでバリアメタルTiN25を全面異方性ドライエッチングし、タングステン膜24の側壁にのみ残す。次いで化学気相成長により、70nm程度のシリコン窒化膜Si3N426を成長する。次いでシリコン窒化膜Si3N426の平坦面より突出したシリコン窒化膜Si3N426及び先端部の丸みを帯びたバリアメタルTiN25を有するタングステン膜24を化学的機械研磨CMPし、平坦化する。図9ビット線に沿う方向、p-p矢視断面図次いでバリアメタルTiN25及びタングステン膜24を異方性ドライエッチングし、開孔部を形成する。次いで露出したSi層3上にp型の縦垂直方向及び横水平方向エピタキシャルSi層4第3段階成長の半導体層を成長する。幅は130nm程度次いで化学的機械研磨CMPし、シリコン窒化膜Si3N426の平坦面より突出したSi層4を平坦化する。こうして自己整合の3段階柱状構造の半導体層チャネル領域が形成される中央部の幅を狭く形成した半導体層を形成する。図10ビット線に沿う方向、p-p矢視断面図次いでシリコン窒化膜Si3N426を異方性ドライエッチングする。次いでシリコン酸化膜SiO223を等方性ドライエッチングする。次いでシリコン窒化膜Si3N420を異方性ドライエッチングする。図11ビット線に沿う方向、p-p矢視断面図次いで露出しているSi層2、3、4の全周囲を酸化し、5nm程度の第1のゲート酸化膜トンネル酸化膜、SiO27を成長する。次いでSi層2、3、4に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、第1のゲート酸化膜SiO27の全周囲を含む全面に40nm程度の多結晶シリコン膜polySiを成長する。次いで多結晶シリコン膜polySiを全面異方性ドライエッチングし、庇構造となっている幅の狭いSi層3の全側面にのみ第1のゲート酸化膜トンネル酸化膜、SiO27を介して残し、包囲型フローティングゲート電極polySi8を形成する。次いでSi層4及びp型のシリコン基板1にn型ソースドレイン領域形成用の砒素のイオン注入をおこなう。次いで不要部の第1のゲート酸化膜SiO27を異方性ドライエッチング除去する。次いでRTPRapidThermalProcessing法によりアニールをおこない、Si層4及びSi層2を充満し、p型のシリコン基板1の表面を充満し、Si層3の一部に拡散したn型ソースドレイン領域5、6を形成する。図12ビット線に沿う方向、p-p矢視断面図次いで化学気相成長により、40nm程度の第2のゲート酸化膜Ta2O59を成長する。次いで化学気相成長により、第2のゲート酸化膜Ta2O59の全周囲を含む全面に、50nm程度のタングステンシリサイド膜WSi10を成長する。次いで化学気相成長により、50nm程度のシリコン酸化膜SiO2、図示せずを成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン酸化膜SiO2、図示せずを異方性ドライエッチングし、ワード線の配線体との接続部となる個所にのみシリコン酸化膜SiO2、図示せずを残す。次いでレジスト図示せずを除去する。次いでタングステンシリサイド膜WSi10を異方性ドライエッチングし、ワード線の配線体との接続部となる個所及びSi層2、3、4の全側面に第2のゲート酸化膜SiO29を介して残し、包囲型コントロールゲート電極WSi、ワード線10を形成する。次いで化学的機械研磨CMPし、Si層4の平坦面より突出するタングステンシリサイド膜WSi10及び第2のゲート酸化膜SiO29を除去し、平坦化する。図13ビット線に沿う方向、p-p矢視断面図次いで化学気相成長により、130nm程度の燐珪酸ガラスPSG膜11を成長する。次いで化学的機械研磨CMPし、Si層4上の燐珪酸ガラスPSG膜11を除去し、平坦化する。図14ビット線に沿う方向、p-p矢視断面図次いで化学気相成長により、200nm程度の燐珪酸ガラスPSG膜12を成長する。次いで化学気相成長により、20nm程度のシリコン窒化膜Si3N413を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N413、PSG膜12、PSG膜11及びワード線の配線体との接続部となる個所に残したシリコン酸化膜SiO2、図示せずを順次異方性ドライエッチングし、ビアを形成する。次いでレジスト図示せずを除去する。次いでスパッタにより、バリアメタルとなるTiN14を成長する。次いで化学気相成長により、タングステンW15を成長する。次いで化学的機械研磨CMPにより、ビアに平坦に埋め込み、バリアメタルTiN14を有する導電プラグW15を形成する。図2ビット線に沿う方向、p-p矢視断面図及び図3ワード線に沿う方向、q-q矢視断面図次いで化学気相成長により、500nm程度の層間絶縁膜SiOC16を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、層間絶縁膜SiOC16を異方性ドライエッチングし、開孔部を形成する。この際、シリコン窒化膜Si3N413がエッチングストッパー膜となる。次いでレジスト図示せずを除去する。次いで化学気相成長により、10nm程度のバリアメタルTaN17を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨CMPし、開孔部にCuを平坦に埋め込み、バリアメタルTaN17を有するCu配線18を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜Si3N419を成長し、本願発明の3段階縦垂直方向エピタキシャル成長によるVEMDSUG構造に形成した2重包囲型ゲート電極を有する縦型のNチャネルMIS電界効果トランジスタより構成したNORゲートのフラッシュメモリーを含む半導体集積回路を完成する。図15はシリコンSi基板を使用し、3段階縦垂直方向エピタキシャル成長によるVEMDSUG構造に形成した2重包囲型ゲート電極を有する縦型のNチャネルMIS電界効果トランジスタより構成したNORゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、1~15、17~19は図2と同じ物を示している。同図においては、包囲型コントロールゲート電極WSi、ワード線及び第2のゲート酸化膜Ta2O59がSi層4の平坦面より低く形成されている以外は図2とほぼ同じ構造の2重包囲型ゲート電極を有する縦型のNチャネルMIS電界効果トランジスタより構成したNORゲートのフラッシュメモリーのメモリーセルが形成されている。本実施例においては第1の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、ドレイン領域とコントロールゲート電極間の浮遊容量を低減できるため、より高速化が可能である。図16はシリコンSi基板を使用し、3段階縦垂直方向エピタキシャル成長によるVEMDSUG構造に形成した2重包囲型ゲート電極を有する縦型のNチャネルMIS電界効果トランジスタより構成したNORゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、1~9、11~15、17~19は図2と同じ物を、27は包囲型サリサイドコントロールゲート電極CoSi2/WSi、28はサリサイド層CoSi2を示している。同図においては、包囲型コントロールゲート電極及び第2のゲート酸化膜Ta2O5がSi層4の平坦面より低く形成されていること、メタルソースドレインとなるサリサイド層CoSi2が形成されていること及び包囲型コントロールゲート電極WSiの上面及び側面はサリサイドゲート電極CoSi2/WSiが形成されていること以外は図2とほぼ同じ構造の2重包囲型ゲート電極を有する縦型のNチャネルMIS電界効果トランジスタより構成したNORゲートのフラッシュメモリーのメモリーセルが形成されている。本実施例においては第1の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、ドレイン領域とコントロールゲート電極間の浮遊容量を低減できること、ドレイン領域及びゲート電極の抵抗を低減できること等より、より高速化が可能である。図17はシリコンSi基板を使用し、3段階縦垂直方向エピタキシャル成長によるVEMDSUG構造に形成した2重包囲型ゲート電極を有する縦型のNチャネルMIS電界効果トランジスタより構成したNORゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、1、5~15、17~19は図2と同じ物を、29はp型の縦垂直方向エピタキシャルSiGe層第1段階成長の半導体層、30はp型の縦垂直方向エピタキシャル歪みSi層第2段階成長の半導体層31はp型の縦垂直方向エピタキシャルSiGe層第3段階成長の半導体層を示している。同図においては、Si層2、Si層3及びSi層4がそれぞれSiGe層29、歪みSi層30及びSiGe層31に置き換わって形成されていること以外は図2とほぼ同じ構造の2重包囲型ゲート電極を有する縦型のNチャネルMIS電界効果トランジスタより構成したNORゲートのフラッシュメモリーのメモリーセルが形成されている。本実施例においては第1の実施例とほぼ同じ効果を得ることができ、また格子定数の小さなSi層を、上下から格子定数の大きなSiGe層により挟んだ構造の半導体層を形成できるため、上下のSiGe層から歪みSi層チャネル領域の格子定数を広げることが可能で、キャリアの移動度を増加させることができるので、より高速化が可能である。図18ビット線に沿う方向及び図19ワード線に沿う方向はシリコンSi基板を使用し、3段階縦垂直方向エピタキシャル成長によるVEMDSUG構造に形成した2重包囲型ゲート電極を有するSOI構造の縦型のNチャネルMIS電界効果トランジスタより構成したNORゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、1~19は図2及び図3と同じ物を、32はシリコン酸化膜SiO2、33はシリコン窒化膜Si3N4、34はp型の横水平方向エピタキシャルSi層、35は埋め込みシリコン酸化膜SiO2を示している。同図においては、Si層2がシリコン酸化膜SiO232を介して設けられたp型の横水平方向エピタキシャルSi層34上に形成されていること、埋め込みシリコン酸化膜SiO235及びシリコン窒化膜Si3N433によりSi層34が素子分離されていること以外は図2とほぼ同じ構造の2重包囲型ゲート電極を有するSOI構造の縦型のNチャネルMIS電界効果トランジスタより構成したNORゲートのフラッシュメモリーのメモリーセルが形成されている。本実施例においては第1の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、SOI構造に形成されているため、ソース領域の接合容量をも低減ほぼゼロすることが可能で、より高速化が可能である。次いで本発明に係る半導体装置における第1の実施例の製造方法について図20~図25及び図18ビット線に沿う方向、図19ワード線に沿う方向を参照して説明する。ビット線に沿う方向の模式側断面図を用いて説明し、完成図においてはワード線に沿う方向の模式側断面図も追加して説明する。ただし、ここでは本発明の半導体装置フラッシュメモリーの形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子他のトランジスタ、抵抗、容量等の形成に関する製造方法の記述は省略する。図20ビット線に沿う方向の模式側断面図p型のシリコン基板1を1000°C程度で熱酸化し、200nm程度のシリコン酸化膜SiO232を成長する。次いで化学気相成長により、50nm程度のシリコン窒化膜Si3N433を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N433及びシリコン酸化膜SiO232を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト図示せずを除去する。図21ビット線に沿う方向の模式側断面図次いで露出したp型のシリコン基板1上にp型の縦垂直方向エピタキシャルSi層36を成長する。次いで化学的機械研磨CMPし、シリコン窒化膜Si3N433の平坦面より突出したSi層36を平坦化する。次いで選択化学気相成長法により50nm程度のタングステン膜37を成長する。図22ビット線に沿う方向の模式側断面図次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N433を異方性ドライエッチングし、開孔部を形成する。次いでレジスト図示せずを除去する。図23ビット線に沿う方向の模式側断面図次いで露出したp型の縦垂直方向エピタキシャルSi層22の側面にp型の横水平方向エピタキシャルSi層34を成長し、シリコン窒化膜Si3N43の開孔部を埋め込む。図24ビット線に沿う方向の模式側断面図次いでSi層34の表面を900°C程度で酸化し、20nm程度のシリコン酸化膜SiO2、図示せずを成長する。次いで熱酸化したシリコン酸化膜SiO2、図示せず及びシリコン窒化膜Si3N433をマスク層として、タングステン膜37及びSi層36を順次異方性ドライエッチングし、開孔部を形成する。開孔部幅は100nm程度次いで化学気相成長により、60nm程度のシリコン酸化膜SiO235を成長する。次いでSi層34の平坦面上のシリコン酸化膜SiO235及び熱酸化したシリコン酸化膜SiO2図示せずを化学的機械研磨CMPし、シリコン酸化膜SiO235を開孔部に平坦に埋め込む。この領域も素子分離領域の一部となる。図25ビット線に沿う方向の模式側断面図次いで化学気相成長により、60nm程度のシリコン窒化膜Si3N420を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N420を異方性ドライエッチングし、開孔部を形成する。開孔部幅は130nm程度次いでレジスト図示せずを除去する。次いで露出したp型のSi層34上にp型の縦垂直方向エピタキシャルSi層2第1段階成長の半導体層を60nm程度成長する。次いで化学的機械研磨CMPし、平坦化する。以後実施例1の図5~図14の工程を順次行う。図18ビット線に沿う方向の模式側断面図及び図19ワード線に沿う方向の模式側断面図次いで化学気相成長により、500nm程度の層間絶縁膜SiOC16を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、層間絶縁膜SiOC16を異方性ドライエッチングし、開孔部を形成する。この際、シリコン窒化膜Si3N413がエッチングストッパー膜となる。次いでレジスト図示せずを除去する。次いで化学気相成長により、10nm程度のバリアメタルTaN17を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨CMPし、開孔部にCuを平坦に埋め込み、バリアメタルTaN17を有するCu配線18を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜Si3N419を成長し、本願発明の3段階縦垂直方向エピタキシャル成長によるVEMDSUG構造に形成した2重包囲型ゲート電極を有するSOI構造の縦型のNチャネルMIS電界効果トランジスタより構成したNORゲートのフラッシュメモリーを含む半導体集積回路を完成する。図26はシリコンSi基板を使用し、3段階縦垂直方向エピタキシャル成長によるVEMDSUG構造に形成した2重包囲型ゲート電極を有するSOI構造の縦型のNチャネルMIS電界効果トランジスタより構成したNORゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、1~15、17~19は図2と同じ物を、32~35は図18と同じ物を、38は導電膜WSiを示している。同図においては、Si層2がシリコン酸化膜SiO232を介して設けられた、直下に導電膜WSiを有するp型の横水平方向エピタキシャルSi層34上に形成されていること、埋め込みシリコン酸化膜SiO235及びシリコン窒化膜Si3N433によりSi層34が素子分離されていること以外は図2とほぼ同じ構造の2重包囲型ゲート電極を有するSOI構造の縦型のNチャネルMIS電界効果トランジスタより構成したNORゲートのフラッシュメモリーのメモリーセルが形成されている。本実施例においては第1の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、SOI構造に形成されているため、ソース領域の接合容量をも低減ほぼゼロすることができ、また導電膜WSiによりソース領域配線を低減できるため、より高速化が可能である。上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、ECRプラズマCVD法によっても、分子線成長法MBEによっても、有機金属気相成長法MOCVDによっても、原子層結晶成長法ALEによっても、また他のいかなる結晶成長法を利用してもよい。上記実施例のすべては、NチャネルのMIS電界効果トランジスタを形成する場合について記載しているが、PチャネルのMIS電界効果トランジスタを形成してもよい。またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。