ソース線と、ビット線と、m1mは2以上の自然数本のワード線と、選択線と、前記ソース線と前記ビット線との間に、直列に接続された第1乃至第mのメモリセルと、ゲート端子が前記選択線と電気的に接続された選択トランジスタと、を有し、前記第1乃至第mのメモリセルはそれぞれ、第1のゲート端子、第1のソース端子、及び第1のドレイン端子を有する第1のトランジスタと、第2のゲート端子、第2のソース端子、及び第2のドレイン端子を有する第2のトランジスタと、容量素子と、を有し、前記第2のトランジスタは酸化物半導体層を有し、前記第2のトランジスタのチャネルは前記酸化物半導体層に形成され、前記ソース線は前記選択トランジスタを介して第mのメモリセルの前記第1のソース端子と電気的に接続され、前記ビット線は第1のメモリセルの前記第2のドレイン端子と電気的に接続され、且つ第1のメモリセルの前記第1のドレイン端子と電気的に接続され、第kkは1以上m以下の自然数のワード線は、第kのメモリセルの前記第2のゲート端子と電気的に接続され、第k1のワード線は、第kのメモリセルの前記容量素子の端子の一方と電気的に接続され、第jjは2以上m以下の自然数のメモリセルの前記第2のドレイン端子は、第j-1のメモリセルの前記第1のゲート端子と、第j-1のメモリセルの前記第2のソース端子と、第j-1のメモリセルの前記容量素子の端子の他方と電気的に接続され、第mのメモリセルの前記第1のゲート端子と、第mのメモリセルの前記第2のソース端子と、第mのメモリセルの前記容量素子の端子の他方とは電気的に接続され、第jのメモリセルの前記第1のドレイン端子は、第j-1のメモリセルの前記第1のソース端子と電気的に接続される半導体装置。ソース線と、ビット線と、m1mは2以上の自然数本のワード線と、第1の選択線と、第2の選択線と、前記ソース線と前記ビット線との間に、直列に接続された第1乃至第mのメモリセルと、ゲート端子が前記第1の選択線と電気的に接続された第1の選択トランジスタと、ゲート端子が前記第2の選択線と電気的に接続された第2の選択トランジスタと、を有し、前記第1乃至第mのメモリセルはそれぞれ、第1のゲート端子、第1のソース端子、及び第1のドレイン端子を有する第1のトランジスタと、第2のゲート端子、第2のソース端子、及び第2のドレイン端子を有する第2のトランジスタと、容量素子と、を有し、前記第2のトランジスタは酸化物半導体層を有し、前記第2のトランジスタのチャネルは前記酸化物半導体層に形成され、前記ソース線は、前記第2の選択トランジスタを介して、第mのメモリセルの前記第1のソース端子と電気的に接続され、前記ビット線は第1のメモリセルの前記第2のドレイン端子と電気的に接続され、且つ前記第1の選択トランジスタを介して、第1のメモリセルの前記第1のドレイン端子と電気的に接続され、第kkは1以上m以下の自然数のワード線は、第kのメモリセルの前記第2のゲート端子と電気的に接続され、第k1のワード線は、第kのメモリセルの前記容量素子の端子の一方と電気的に接続され、第jjは2以上m以下の自然数のメモリセルの前記第2のドレイン端子は、第j-1のメモリセルの前記第1のゲート端子と、第j-1のメモリセルの前記第2のソース端子と、第j-1のメモリセルの前記容量素子の端子の他方と電気的に接続され、第mのメモリセルの前記第1のゲート端子と、第mのメモリセルの前記第2のソース端子と、第mのメモリセルの前記容量素子の端子の他方とは電気的に接続され、第jのメモリセルの前記第1のドレイン端子は、第j-1のメモリセルの前記第1のソース端子と電気的に接続される半導体装置。請求項1または請求項2において、前記第1のトランジスタは、酸化物半導体以外の半導体材料を含む基板に設けられたチャネル形成領域と、前記チャネル形成領域を挟むように設けられた一対の不純物領域と、前記チャネル形成領域上の第1のゲート絶縁層と、前記チャネル形成領域と重畳して前記第1のゲート絶縁層上に設けられた第1のゲート電極と、前記一対の不純物領域の一方に電気的に接続される第1のソース電極と、前記一対の不純物領域の他方に電気的に接続される第2のドレイン電極と、を有し、前記第1のゲート電極は前記第1のゲート端子となり、前記第1のソース電極は前記第1のソース端子となり、前記第1のドレイン電極は前記第1のドレイン端子となる半導体装置。請求項3において、前記酸化物半導体以外の半導体材料を含む基板は、単結晶半導体基板またはSOI基板である半導体装置。請求項1または請求項2において、前記第1のトランジスタは、絶縁表面上に形成され、酸化物半導体以外の半導体材料でなる半導体層に設けられたチャネル形成領域と、前記チャネル形成領域を挟むように設けられた一対の不純物領域と、前記チャネル形成領域と重なる第1のゲート絶縁層と、前記第1のゲート絶縁層を挟んで前記チャネル形成領域と重畳するように設けたれた第1のゲート電極と、前記一対の不純物領域の一方に電気的に接続される第1のソース電極と、前記一対の不純物領域の他方に電気的に接続される第2のドレイン電極と、を有し、前記第1のゲート電極は前記第1のゲート端子となり、前記第1のソース電極は前記第1のソース端子となり、前記第1のドレイン電極は前記第1のドレイン端子となる半導体装置。請求項1乃至請求項5のいずれか一において、前記第2のトランジスタは、前記酸化物半導体層と電気的に接続される第2のソース電極及び第2のドレイン電極と、第2のゲート絶縁層と、前記第2のゲート絶縁層を挟んで前記酸化物半導体層と重畳するように設けられた第2のゲート電極と、を有し、前記第2のソース電極は前記第2のソース端子となり、前記第2のドレイン電極は前記第2のドレイン端子となる半導体装置。請求項6において、第jのメモリセルの前記第2のドレイン電極と、前記第j-1のメモリセルの前記第2のソース電極とは、同一の導電層で形成される半導体装置。請求項6において、第jのメモリセルの前記第2のドレイン電極と、第j-1のメモリセルの前記第2のソース電極と、第j-1のメモリセルの前記容量素子の端子の他方とは、同一の導電層で形成される半導体装置。請求項6において、第jのメモリセルの前記第2のドレイン電極と、第j-1のメモリセルの前記第2のソース電極と、第j-1のメモリセルの前記容量素子の端子の他方と、第j―1のメモリセルの前記第1のゲート電極とは、同一の導電層で形成される半導体装置。請求項1乃至請求項9のいずれか一において、前記酸化物半導体層は、In、Ga及びZnを含んでなる酸化物半導体材料を有する半導体装置。上述の問題に鑑み、電力が供給されない状況でも記憶内容の保持が可能で、かつ、情報の書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。また、新たな構造の半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることを目的の一つとする。開示する発明の一態様では、半導体装置を構成する各メモリセルは、容量素子と、オフ電流トランジスタがオフ状態でのソースとドレイン間のリーク電流の小さなトランジスタとを有する。オフ電流の小さなトランジスタは、例えば、ワイドギャップ半導体である酸化物半導体材料を用いたトランジスタとすることができる。なお、酸化物半導体材料を用いたトランジスタとは、酸化物半導体材料を用いた層酸化物半導体層にチャネルが形成されるトランジスタのことをいう。また、開示する発明の一態様では、半導体装置を構成する各メモリセルは容量素子と、酸化物半導体材料を用いたトランジスタとを有し、隣り合う複数のメモリセル間で当該トランジスタ酸化物半導体材料を用いたトランジスタを直列に電気的に接続する。これにより、隣り合うメモリセルにおいて酸化物半導体材料を用いたトランジスタのソース電極またはドレイン電極を互いに接するように、または共有することができる。つまり、半導体装置は隣り合う2つのメモリセルを有し、2つのメモリセルのうち一方のメモリセルが有する酸化物半導体材料を用いたトランジスタと、2つのメモリセルのうち他方のメモリセルが有する酸化物半導体材料を用いたトランジスタとは直列に電気的に接続され、一方のメモリセルが有する酸化物半導体材料を用いたトランジスタのソース電極は、他方のメモリセルが有する半導体材料を用いたトランジスタのドレイン電極と接する、または当該ソース電極と当該ドレイン電極を共有することができる。開示する発明の一態様は、ソース線と、ビット線と、m1mは2以上の自然数本のワード線と、選択線と、ソース線とビット線との間に、直列に接続された第1乃至第mのメモリセルと、ゲート端子が選択線と電気的に接続された選択トランジスタと、を有し、第1乃至第mのメモリセルはそれぞれ、第1のゲート端子、第1のソース端子、及び第1のドレイン端子を有する第1のトランジスタと、第2のゲート端子、第2のソース端子、及び第2のドレイン端子を有する第2のトランジスタと、容量素子と、を有し、第2のトランジスタは酸化物半導体層を有し、第2のトランジスタのチャネルは酸化物半導体層に形成され、ソース線は選択トランジスタを介して第mのメモリセルの第1のソース端子と電気的に接続され、ビット線は第1のメモリセルの第2のドレイン端子と電気的に接続され、且つ第1のメモリセルの第1のドレイン端子と電気的に接続され、第kkは1以上m以下の自然数のワード線は、第kのメモリセルの第2のゲート端子と電気的に接続され、第k1のワード線は、第kのメモリセルの容量素子の端子の一方と電気的に接続され、第jjは2以上m以下の自然数のメモリセルの第2のドレイン端子は、第j-1のメモリセルの第1のゲート端子と、第j-1のメモリセルの第2のソース端子と、第j-1のメモリセルの容量素子の端子の他方と電気的に接続され、第mのメモリセルの第1のゲート端子と、第mのメモリセルの第2のソース端子と、第mのメモリセルの容量素子の端子の他方とは電気的に接続され、第jのメモリセルの第1のドレイン端子は、第j-1のメモリセルの第1のソース端子と電気的に接続される半導体装置である。開示する発明の他の一態様は、ソース線と、ビット線と、m1mは2以上の自然数本のワード線と、第1の選択線と、第2の選択線と、ソース線とビット線との間に、直列に接続された第1乃至第mのメモリセルと、ゲート端子が第1の選択線と電気的に接続された第1の選択トランジスタと、ゲート端子が第2の選択線と電気的に接続された第2の選択トランジスタと、を有し、第1乃至第mのメモリセルはそれぞれ、第1のゲート端子、第1のソース端子、及び第1のドレイン端子を有する第1のトランジスタと、第2のゲート端子、第2のソース端子、及び第2のドレイン端子を有する第2のトランジスタと、容量素子と、を有し、第2のトランジスタは酸化物半導体層を有し、第2のトランジスタのチャネルは酸化物半導体層に形成され、ソース線は、第2の選択トランジスタを介して、第mのメモリセルの第1のソース端子と電気的に接続され、ビット線は第1のメモリセルの第2のドレイン端子と電気的に接続され、且つ第1の選択トランジスタを介して第1のメモリセルの第1のドレイン端子と電気的に接続され、第kkは1以上m以下の自然数のワード線は、第kのメモリセルの第2のゲート端子と電気的に接続され、第k1のワード線は、第kのメモリセルの容量素子の端子の一方と電気的に接続され、第jjは2以上m以下の自然数のメモリセルの第2のドレイン端子は、第j-1のメモリセルの第1のゲート端子と、第j-1のメモリセルの第2のソース端子と、第j-1のメモリセルの容量素子の端子の他方と電気的に接続され、第mのメモリセルの第1のゲート端子と、第mのメモリセルの第2のソース端子と、第mのメモリセルの容量素子の端子の他方とは電気的に接続され、第jのメモリセルの第1のドレイン端子は、第j-1のメモリセルの第1のソース端子と電気的に接続される半導体装置である。第1のトランジスタは、酸化物半導体以外の材料を用いたトランジスタとすることができる。一例として、第1のトランジスタは、酸化物半導体以外の半導体材料を含む基板に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた一対の不純物領域と、チャネル形成領域上の第1のゲート絶縁層と、チャネル形成領域と重畳して第1のゲート絶縁層上に設けられた第1のゲート電極と、を有する構成とすることができる。また別の例としては、第1のトランジスタは、絶縁表面上に形成され、酸化物半導体以外の半導体材料でなる半導体層に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた一対の不純物領域と、チャネル形成領域と重なる第1のゲート絶縁層と、第1のゲート絶縁層を挟んでチャネル形成領域と重畳するように設けられた第1のゲート電極と、を有する構成とすることができる。ここで、一対の不純物領域の一方がソースとなり他方がドレインとなる。なお、一対の不純物領域の一方を第1のソース電極とし他方を第1のドレイン電極としてもよいし、一対の不純物領域の一方に電気的に接続される電極を第1のソース電極とし他方に電気的に接続される電極を第1のドレイン電極としてもよい。第1のゲート電極は上記トランジスタの第1のゲート端子となり、第1のソース電極は上記トランジスタの第1のソース端子となり、第1のドレイン電極は上記トランジスタの第1のドレイン端子となる。第2のトランジスタは、酸化物半導体層と電気的に接続される第2のソース電極及び第2のドレイン電極と、第2のゲート絶縁層と、第2のゲート絶縁層を挟んで酸化物半導体層と重畳するように設けられた第2のゲート電極と、を有する構成とすることができる。第2のゲート電極は上記の第2のゲート端子となり、第2のソース電極は上記の第2のソース端子となり、第2のドレイン電極は上記の第2のドレイン端子となる。なお、第jのメモリセルの第2のドレイン電極と、第j-1のメモリセルの第2のソース電極とは、同一の導電層で形成することができる。また、第jのメモリセルの第2のドレイン電極と、第j-1のメモリセルの第2のソース電極と、第j-1のメモリセルの容量素子の端子の他方とは、同一の導電層で形成することができる。また、第jのメモリセルの第2のドレイン電極と、第j-1のメモリセルの第2のソース電極と、第j-1のメモリセルの容量素子の端子の他方と、第j―1のメモリセルの第1のゲート電極とは、同一の導電層で形成することができる。つまり、第jのメモリセルの第2のドレイン電極と、第j-1のメモリセルの第2のソース電極と、第j-1のメモリセルの容量素子の端子の他方と、第j―1のメモリセルの第1のゲート電極とのいずれか複数、または全ては、同一の導電層で形成することができる。なお、半導体材料を含む基板は、単結晶半導体基板またはSOI基板とすることが好ましい。また、半導体材料はシリコンであることが好ましい。また、酸化物半導体層は、In、Ga及びZnを含んでなる酸化物半導体材料を有することが好ましい。なお、上記において、酸化物半導体材料の代わりに酸化物半導体材料と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材料などを適用しても良い。なお、本明細書等において上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。更に、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。なお、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。そのため、当該トランジスタを各メモリセルに用いることにより、当該トランジスタが選択されていないときの容量素子からの電荷の流出または容量素子への電荷の流入を低減することができる。その結果、半導体装置は極めて長期にわたり記憶内容を保持することが可能である。つまり、半導体装置のリフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となる。それ故、半導体装置の消費電力を十分に低減することができる。また、半導体装置に電力の供給がない場合ただし、電力の供給がない場合とある場合とで半導体装置に与えられる電位は変化しないことが望ましいであっても、半導体装置は長期にわたって記憶内容を保持することが可能である。また、開示する発明に係る半導体装置では、各メモリセルへの情報の書き込みに高い電圧を必要としないため、半導体装置を構成する素子の劣化の問題も少ない。例えば、従来のフラッシュメモリでは、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行うため、半導体装置を構成するフローティングゲート型トランジスタ等の素子に高い電圧を印加する必要があり、トランジスタのゲート絶縁層の劣化が問題となった。しかしながら、開示する発明に係る半導体装置では、従来のフラッシュメモリとは異なり、半導体装置を構成するトランジスタ等の素子に高い電圧を印加する必要がないため、トランジスタのゲート絶縁層の劣化の問題が少ない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性記憶装置で問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。更に、開示する発明に係る半導体装置では、半導体装置を構成するトランジスタのオン状態とオフ状態を制御することによって各メモリセルへの情報の書き込みが行われるため、半導体装置の高速動作も容易に実現することができる。また、酸化物半導体以外の材料を用いたトランジスタ、例えばシリコン基板またはシリコン層にチャネルが形成されるトランジスタは、酸化物半導体材料を用いたトランジスタ酸化物半導体層にチャネルが形成されるトランジスタよりも、高速動作が可能である。そのため、酸化物半導体以外の材料を用いたトランジスタと酸化物半導体材料を用いたトランジスタとを組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、半導体装置中の高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用いたトランジスタより広義には、十分な高速動作が可能なトランジスタと、酸化物半導体材料を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、開示する発明に係る半導体装置では、半導体装置の各メモリセルを構成する、酸化物半導体材料を用いたトランジスタを直列に接続することにより、隣り合うメモリセルにおいて、酸化物半導体材料を用いたトランジスタのソース電極またはドレイン電極を互いに接するように、または共有することができる。ここで、各メモリセルの酸化物半導体材料を用いたトランジスタを直列に電気的に接続しない場合、例えば、当該トランジスタのソース電極またはドレイン電極の一方を当該ソース電極またはドレイン電極の一方が設けられた層とは別の層に設けられた配線と接続するために、層間絶縁膜等に開口部を設ける必要がある。そのため、各メモリセルにおいて配線接続のために必要な面積が大きくなる。これに対して、開示する発明に係る半導体装置のように、隣り合う複数のメモリセル間で酸化物半導体材料を用いたトランジスタを直列に電気的に接続する構成とすることにより、隣り合うメモリセルにおいて酸化物半導体材料を用いたトランジスタのソース電極またはドレイン電極を互いに接するように、または共有することができるため、1つのメモリセルあたりの占有面積を低減することができる。これにより、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。更に、開示する発明に係る半導体装置では、第kkは1以上m以下の自然数のワード線は、第k行目のメモリセルの第2のゲート端子と電気的に接続され、第k1のワード線は、第k行目のメモリセルの容量素子の端子の一方と電気的に接続される構成を有する。そのため、第j-1jは2以上m以下の自然数のメモリセルの容量素子の端子の一方に電気的に接続される配線と、第jのメモリセルの第2のゲート端子に電気的に接続される配線とを、共有する。すなわち、第j-1のメモリセルの容量素子の端子の一方に電気的に接続される配線と、第jのメモリセルの第2のゲート端子に電気的に接続される配線とを同じ配線第jのワード線とする。これによって、1つのメモリセルあたりの配線の数を減らし、1つのメモリセルあたりの占有面積を低減することができる。こうして、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。開示する発明の実施の形態の一例について図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成及び動作について、図1乃至図3を参照して説明する。なお、回路図においては酸化物半導体材料を用いたトランジスタであることを示すためにOSの符号を付す場合がある。基本回路はじめに、基本的な回路構成及びその動作について、図1を参照して説明する。図1Aは半導体装置の各メモリセルの基本的な回路構成を示す回路図である。図1Aに示す回路図において、第1の配線1stLineとトランジスタ160のソース電極及びドレイン電極の一方例えば、ドレイン電極とは電気的に接続され、第2の配線2ndLineとトランジスタ160のソース電極及びドレイン電極の他方例えば、ソース電極とは電気的に接続されている。また、第3の配線3rdLineとトランジスタ162のソース電極及びドレイン電極の一方例えば、ドレイン電極とは電気的に接続され、第4の配線4thLineとトランジスタ162のゲート電極とは電気的に接続されている。そして、トランジスタ160のゲート電極とトランジスタ162のソース電極及びドレイン電極の他方例えば、ソース電極とは容量素子164の電極の一方と電気的に接続され、第5の配線5thLineと容量素子164の電極の他方とは電気的に接続されている。ここで、トランジスタ162には、例えば酸化物半導体材料を用いたトランジスタ酸化物半導体層にチャネルが形成されるトランジスタが適用される。酸化物半導体材料を用いたトランジスタはオフ電流が極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とすることで、トランジスタ160のゲート電極の電位を極めて長時間にわたって保持することが可能である。なお、トランジスタ160についてはどのような材料を用いたトランジスタであってもよく、特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタ単結晶シリコン基板や単結晶シリコン層にチャネルが形成されるトランジスタなど、スイッチング速度の高いトランジスタをトランジスタ160として適用するのが好適である。図1Aに示す半導体装置では、トランジスタ160のゲート電極の電位が極めて長時間にわたって保持可能という特徴を生かすことで、次のように、情報の書き込み、読み出しが可能である。はじめに、情報の書き込みについて説明する。まず、第4の配線の電位をトランジスタ162がオン状態となる電位にしてトランジスタ162をオン状態とする。これにより、第3の配線の電位がトランジスタ160のゲート電極及び容量素子164に与えられる。すなわち、トランジスタ160のゲート電極には所定の電荷が与えられる。ここでは、トランジスタ160のゲート電極には異なる二つの電位に対応する電荷以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHというのいずれかが選択的に与えられるものとする。ここで、QLとQHの一方をデータ1に対応させ、他方をデータ0に対応させることによって、メモリセルに1ビットの情報を書き込むことができる。なお、トランジスタ160のゲート電極に与える電荷を異なる三つまたはそれ以上の電位に対応する電荷のうちから選択することによって、1メモリセルあたり多値複数ビットの情報を書き込み、半導体装置の記憶容量を向上させても良い。その後、第4の配線の電位をトランジスタ162がオフ状態となる電位にしてトランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極に与えられた電荷が保持される。トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート電極の電荷は長時間にわたって保持される。次に、情報の読み出しについて説明する。第2の配線に所定の電位定電位を与えた状態で、第5の配線に適切な電位読み出し電位を与えると、トランジスタ160のゲート電極に保持された電荷量に応じて、トランジスタ160の抵抗は異なる。一般に、トランジスタ160をnチャネル型とすると、トランジスタ160のゲート電極にQHが与えられている場合のトランジスタ160の見かけのしきい値Vth_Hは、トランジスタ160のゲート電極にQLが与えられている場合のトランジスタ160の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値とは、トランジスタ160をオン状態とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、情報の書き込み時にトランジスタ160のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてトランジスタ160のゲート電極にQHが与えられた場合には、第5の配線の電位がV0>Vth_Hとなれば、トランジスタ160はオン状態となる。一方、書き込みにおいてトランジスタ160のゲート電極にQLが与えられた場合には、第5の配線の電位がV0<Vth_Lとなっても、トランジスタ160はオフ状態のままである。このため、トランジスタ160の抵抗状態を検出することで、保持されている情報を読み出すことができる。なお、メモリセルをアレイ状に複数配置して用いる場合には、所望のメモリセルの情報のみを読み出すことが必要になる。例えば、複数のメモリセルのトランジスタ160が直列に電気的に接続された構成NAND型の場合に、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないときは次のようにする。読み出しの対象ではないメモリセルの第5の配線に対して、書き込み時にゲート電極に与えられた電荷にかかわらずトランジスタ160がオン状態となるような電位、つまりVth_Lより大きい電位を与えればよい。また例えば、複数のメモリセルのトランジスタ160が直列には接続されず、それぞれ配線と電気的に接続されている構成NOR型の場合に、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないときは次のようにする。読み出しの対象ではないメモリセルの第5の配線に対して、書き込み時にゲート電極に与えられた電荷にかかわらずトランジスタ160がオフ状態となるような電位、つまりVth_Hより小さい電位を与えればよい。次に、情報の書き換えについて説明する。情報の書き換えは上記情報の書き込み及び保持と同様に行われる。つまり、第4の配線の電位をトランジスタ162がオン状態となる電位にしてトランジスタ162をオン状態とする。これにより、第3の配線の電位新たな情報に対応する電位が、トランジスタ160のゲート電極及び容量素子164に与えられる。その後、第4の配線の電位をトランジスタ162がオフ状態となる電位にしてトランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極は新たな情報に対応する電荷が保持された状態となる。このように、開示する発明に係る半導体装置は、書き込んだ情報を一度消去してから新たな情報を書き込む必要がなく、再度の情報の書き込みによって直接情報を書き換えることが可能である。このため消去動作に起因する動作速度の低下を抑制することができる。つまり半導体装置の高速動作が実現される。なお、トランジスタ160のゲート電極は、トランジスタ162のドレイン電極またはソース電極及び容量素子164と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、トランジスタ160のゲート電極とトランジスタ162のドレイン電極またはソース電極及び容量素子164とが電気的に接続される部位をノードFGと呼ぶ場合がある。トランジスタ162がオフ状態の場合、ノードFGは絶縁体中に埋設されたフローティングゲートと捉えることができ、ノードFGには電荷が保持される。酸化物半導体材料を用いたトランジスタ162のオフ電流は、シリコン半導体にチャネルが形成されるトランジスタの10万分の1以下であるため、トランジスタ162のリークによるノードFGに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体材料を用いたトランジスタ162により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。例えば、トランジスタ162の室温25°Cでのオフ電流が10zA1zAゼプトアンペアは1×10-21A以下であり、容量素子164の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量素子の容量値によって変動することはいうまでもない。また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁層トンネル絶縁層の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁層の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。図1Aに示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗及び容量を含むものとして図1Bのように考えることが可能である。つまり、図1Bでは、トランジスタ160及び容量素子164が、それぞれ、抵抗及び容量を含んで構成されると考える。R1及びC1は、それぞれ、容量素子164の抵抗値及び容量値であり、抵抗値R1は容量素子164を構成する絶縁層による抵抗値に相当する。また、R2及びC2はそれぞれ、トランジスタ160の抵抗値及び容量値であり、抵抗値R2はトランジスタ160がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量の容量値に相当する。トランジスタ162がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値実効抵抗とも呼ぶをROSとすると、トランジスタ162のゲートリーク電流ゲート電極とソース電極間、またはゲート電極とドレイン電極間のリーク電流が十分に小さい条件において、R1及びR2が、R1≧ROS、R2≧ROSを満たす場合には、ノードFGに蓄積された電荷の保持期間情報の保持期間ということもできるは、主にトランジスタ162のオフ電流によって決定されることになる。逆に、当該条件を満たさない場合には、トランジスタ162のオフ電流が十分に小さくとも、情報の保持期間を十分に確保することが困難になる。トランジスタ162のオフ電流以外のリーク電流例えば、トランジスタ162におけるゲート電極とソース電極の間において生じるリーク電流等が大きいためである。このことから、本実施の形態において開示する半導体装置は、R1≧ROS、及びR2≧ROSの関係を満たすものであることが望ましいといえる。一方で、C1とC2は、C1≧C2の関係を満たすことが望ましい。C1を大きくすることで、第5の配線によってノードFGの電位を制御する際に、第5の配線の電位を効率よくノードFGに与えることができるようになり、第5の配線に与える電位例えば、情報の読み出しを選択する電位と、情報の読み出しが選択されない電位の電位差を小さくすることができるためである。このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、R1及びR2は、トランジスタ160のゲート絶縁層や容量素子164の絶縁層によって制御される。C1及びC2についても同様にトランジスタ160のゲート絶縁層や容量素子164の絶縁層によって制御される。よって、ゲート絶縁層や容量素子164の絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。本実施の形態で示す半導体装置においては、ノードFGがフラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードFGはフラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が隣接するメモリセルのフローティングゲートに影響を与えないように、メモリセルとメモリセルとの間隔をある程度空ける必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして当該要因は高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。一方、本実施の形態に係る半導体装置は、酸化物半導体材料を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流によるフローティングゲートへの電荷注入の原理を用いない。すなわち、フラッシュメモリのような、フローティングゲートに電荷を注入するための高電界が不要である。これにより、隣接メモリセルに対する高電界の影響を考慮する必要がないため、高集積化が容易になる。また、高電界が不要であるため、高電界に対応した大型の周辺回路昇圧回路などが不要である点も、フラッシュメモリに対する利点である。例えば、本実施の形態に係るメモリセルに印加される電圧の最大値メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差は、2段階1ビットの情報を書き込む場合、一つのメモリセルにおいて5V以下、好ましくは3V以下とすることができる。更に、容量素子164を構成する絶縁層の比誘電率εr1と、トランジスタ160を構成する絶縁層の比誘電率εr2とを異ならせる場合には、容量素子164を構成する絶縁層の面積S1と、トランジスタ160においてゲート容量を構成する絶縁層の面積S2とが、2S2≧S1望ましくはS2≧S1を満たしつつ、C1≧C2を実現することが容易である。すなわち、容量素子164を構成する絶縁層の面積を小さくしつつ、C1≧C2を実現することが容易である。具体的には、例えば、容量素子164を構成する絶縁層においては酸化ハフニウムなどのhigh-k材料でなる膜、または酸化ハフニウムなどのhigh-k材料でなる膜と酸化物半導体材料でなる膜との積層構造を採用してεr1を10以上、好ましくは15以上とし、ゲート容量を構成する絶縁層においては酸化シリコンを採用してεr2を3~4とすることができる。このような構成を併せて用いることで、開示する発明に係る半導体装置のより一層の高集積化が可能である。応用例次に、図1に示す回路を応用したより具体的な回路構成及び動作について、図2及び図3を参照して説明する。図2は、メモリセル190を縦mmは2以上の自然数個行×横nnは自然数個列分有するNAND型の半導体装置の回路図の一例である。なお実際には縦m個行×横n個列のセルを複数有する構成とすることができる。図2において、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に_1、_2等を付すことで区別している。図2に示す半導体装置は、m1本のワード線WLWL_1乃至WL_m1と、n本のビット線BLBL_1乃至BL_nと、メモリセル190が縦m個行×横n個列のマトリクス状に配置されたメモリセルアレイと、ソース線SLと、選択線G_1及び選択線G_2と、n個の選択トランジスタ180と、n個の選択トランジスタ182とを有する。n個の選択トランジスタ180は、選択線G_1に沿ってビット線BLと第1行目のメモリセル190との間に配置され、選択線G_1とゲート電極が電気的に接続されている。n個の選択トランジスタ182は、選択線G_2に沿って第m行目のメモリセル190とソース線SLとの間に配置され、選択線G_2とゲート電極が電気的に接続されている。ビット線BLは、第1行目のメモリセルのトランジスタ162のドレイン電極と電気的に接続され、且つ選択トランジスタ180を介して、第1行目のメモリセルのトランジスタ160のドレイン電極と電気的に接続される。また、ソース線SLは、選択トランジスタ182を介して、第m行目のメモリセルのトランジスタ160のソース電極と電気的に接続される。また、第k行目kは1以上m以下の自然数のワード線WL_kは、第k行目のメモリセルのトランジスタ162のゲート電極と電気的に接続され、第k1行目のワード線WL_k1は、第k行目のメモリセルの容量素子164の電極の一方と電気的に接続される。また、第j行目jは2以上m以下の自然数のメモリセルのトランジスタ160のドレイン電極は、第j-1行目のメモリセル190のトランジスタ160のソース電極と電気的に接続される。また、第j行目のメモリセルのトランジスタ162のドレイン電極は、第j-1行目のメモリセルのトランジスタ160のゲート電極と、トランジスタ162のソース電極と、容量素子164の電極の他方と電気的に接続される。また、第m行目のメモリセルのトランジスタ160のゲート電極と、トランジスタ162のソース電極と、容量素子164の電極の他方とは電気的に接続される。図2中のメモリセル190の構成は、図1Aと同様である。すなわち、第k行qqは1以上n以下の自然数列目のメモリセル190に注目すると、図1Aにおける第1の配線及び第3の配線が共通して図2におけるビット線BL_qと電気的に接続され、図1Aにおける第2の配線が図2におけるソース線SLと電気的に接続される。また、図1Aにおける第4の配線が図2におけるワード線WL_kと電気的に接続され、図1Aにおける第5の配線が図2におけるワード線WL_k1と電気的に接続される。ただし、図2では、各メモリセル190のトランジスタ162が列方向に直列に電気的に接続され、且つ、各メモリセル190のトランジスタ160が列方向に直列に電気的に接続されているので、第1行目のメモリセルのみが他のメモリセルを介することなくビット線BLと電気的に接続され、第m行目のメモリセルのみが他のメモリセルを介することなくソース線SLと電気的に接続される。他の行のメモリセルは同じ列の他のメモリセルを介してビット線BL及びソース線SLと電気的に接続される。ここで、図2に示す半導体装置の第j-1行目のメモリセルのノードFGには、図1Aに示す構成に加えて、第j行目のメモリセル190のトランジスタ162のドレイン電極が電気的に接続されることになる。第j行目のメモリセルにおいても、第j-1行目のメモリセルにおいても、酸化物半導体材料を用いたトランジスタ162はオフ電流が極めて小さい。そのため、図2に示す半導体装置のメモリセル190においても、図1Aに示す半導体装置と同様に、トランジスタ162をオフ状態にすることでノードFGの電位を極めて長時間にわたって保持することが可能である。図2に示す構成のように、複数のメモリセル190においてトランジスタ162を直列に電気的に接続することによって、各メモリセル190間でトランジスタ162のソース電極及びドレイン電極を互いに接するように、または共有することができる。これにより、メモリセル190一つあたりにはトランジスタ162のソース電極またはドレイン電極の一方のみが含まれることになる。それに対して、メモリセル190のトランジスタ162を直列接続せず、各メモリセル190においてトランジスタ162のソース電極及びドレイン電極を個別に設ける場合は、トランジスタ162のソース電極またはドレイン電極の一方を、開口部を設けて、ビット線BLなどの配線に接続する必要がある。つまり、メモリセル190一つあたりにはトランジスタ162のソース電極及びドレイン電極の両方と、配線と接続するための開口部とが含まれることになる。よって、図2に示すように、メモリセル190のトランジスタ162を直列に電気的に接続することによって、メモリセル190の占有面積を低減することができる。例えば、最小加工寸法をFとして、メモリセル190の占有面積を6F2~12F2とすることが可能である。以上より、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。更に、図2に示すように、ワード線WL_kは、第k行目のメモリセルのトランジスタ162のゲート電極と電気的に接続され、ワード線WL_k1は、第k行目のメモリセルの容量素子164の電極の一方と電気的に接続される。そのため、第j-1行目のメモリセルの容量素子164の電極の一方に電気的に接続される配線と、第j行目のメモリセルのトランジスタ162のゲート電極に電気的に接続される配線とを、共有する。すなわち、第j-1行目のメモリセルの容量素子164の電極の一方に電気的に接続される配線と、第j行目のメモリセルのトランジスタ162のゲート電極に電気的に接続される配線とを同じ配線ワード線WL_jとする。これによって、1つのメモリセルあたりの配線の数を更に減らし、1つのメモリセルあたりの占有面積を更に低減することができる。こうして、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。なお、選択線G_1、選択線G_2、選択トランジスタ180、及び選択トランジスタ182は必ずしも設ける必要はなく、選択線G_1及び選択トランジスタ180、または、選択線G_2及び選択トランジスタ182の一組を省略することが可能である。図2に示す構成において、情報の書き込み、及び読み出しは、基本的に図1と同様である。ただし、情報の書き込みは少なくとも行単位で、かつ、行ごとに順を追って行われる。その理由は、第j行目のメモリセルのノードFGが、第j行目のメモリセルのトランジスタ162を介して隣接する第j-1行目のメモリセルのノードFGと接続されているためである。図2に示す構成において情報の書き込み、保持、読み出しの動作の説明を図3のタイミングチャートを参照して行う。タイミングチャート中のWL、BL等の名称は、タイミングチャートに示す電位が与えられる配線を示している。図3のタイミングチャートでは、第k行第1列目にデータ1を書き込み、第k行第2乃至n列目にデータ0を書き込む場合、及び第k行第1列目からデータ1を読み出し、第k行第2乃至n列目からデータ0を読み出す場合を例示する。ノードFGに電位V1または電位V2V1<V2とするのいずれかを与え、ノードFGに電位V2を与えたときに保持される情報をデータ1、ノードFGに電位V1を与えたときに保持される情報をデータ0とする場合について説明する。第k行目のメモリセルに情報を書き込む場合を例に説明する。まず、選択線G_1の電位を例えば基準電位GND0Vとし、選択線G_2の電位をV3例えば、電源電位VDDとする。こうして選択トランジスタ182をオン状態とし、選択トランジスタ180をオフ状態とする。なお、少なくとも情報書き込み期間中、ソース線SLには一定の電位例えば、基準電位GND0Vが与えられている。また、書き込み対象のメモリセル190第k行目のメモリセルのトランジスタ162のゲート電極に電気的に接続されるワード線WL_kの電位をV4とする。電位V4は、トランジスタ162のしきい値電圧をVth162とすると、V2Vth162<V4とする。こうして、第k行目のメモリセルのトランジスタ162をオン状態にして、第k行目のメモリセルのノードFGにV2またはV1を与える。第k行目のメモリセルにデータ0を書き込む場合には、ビット線BLにはV1を与え、第k行目のメモリセルにデータ1を書き込む場合には、ビット線BLにはV2を与える。こうして、図3のタイミングチャートのk行目書き込みに示す通り、第1列目に対応するビット線BL_1にはV2を与えて第k行第1列目にデータ1を書き込み、第2乃至第n列目に対応するビット線BL_2~BL_nにはV1を与えて第k行第2乃至n列目にデータ0を書き込む。なお、書き込み対象のメモリセル第k行目のメモリセルとビット線BLとの間に他のメモリセル第1乃至第k-1行目のメモリセルが存在する場合には、ワード線WL_1~WL_k-1の電位をV4として、第1乃至第k-1行目のメモリセルのトランジスタ162をオン状態とし、ビット線BLの電位が書き込み対象のメモリセル第k行目のメモリセルのトランジスタ162のドレイン電極に与えられる状態にする。なお、第k行目のメモリセルに情報を書き込む場合、ワード線WL_k1~WL_m1の電位は例えば基準電位GND0Vとすることができる。こうして、第k1乃至第m行目のメモリセルのトランジスタ162のゲート電極の電位を基準電位GND0Vとすると共に、第k乃至第m行目のメモリセル特に、情報の書き込みが行われる第k行目のメモリセルの容量素子164の一方の電極ノードFGと電気的に接続されていない側の電極の電位を例えば基準電位GND0Vとすることができる。第k1行至第m行目のメモリセルのトランジスタ162のゲート電極の電位を0Vとすることで、トランジスタ162をオフ状態とすることができる。これは、トランジスタ162のドレイン電極およびソース電極には、電位V1もしくは電位V2が与えられているためである。つまり、トランジスタ162のしきい値電圧をVth162とすると、Vth162V1>0となるように電位V1が選ばれている。その結果、第k1行至第m行目のメモリセルのトランジスタ160のゲート電極に蓄積された電荷は保持される。なお、ワード線WL_k1~WL_m1の電位は、0Vに限らず、第k1行至第m行目のメモリセルのトランジスタ162がオフ状態となるような電位であればよい。そして、対象のメモリセル190第k行目のメモリセルに電気的に接続されるワード線WL_kの電位をGND0Vとすることにより書き込みを終了する。ワード線WL_kの電位をGND0Vにすると、第k行目のメモリセルのトランジスタ162はオフ状態となり、ノードFGに蓄積された電荷は保持される。ノードFGにデータ1に対応するV2が与えられている場合、ノードFGの電位はV2となり、ノードFGにデータ0に対応するV1与えられていれば、ノードFGの電位はV1となる。トランジスタ162のオフ電流は極めて小さいからトランジスタ160のゲート電極の電荷は長時間にわたって保持される。なお、第k行目のメモリセルに情報の書込みを行う場合、第1乃至第k行のメモリセルのトランジスタ162をオン状態とする必要があるため、第k-1行目のメモリセルビット線BLにより近いメモリセル190への情報の書き込みは、第k行目のメモリセルへの書き込み後に行う必要がある。こうして、第m行目のメモリセルから順に第1行目のメモリセルまで情報の書き込み及び保持が行われる。次に、第k行目のメモリセルから情報を読み出す場合を例に説明する。なお、図3のタイミングチャートのk行目読み出しでは、第k行第1列目のメモリセルにはデータ1が書き込まれ、第k行第2乃至n列目のメモリセルにはデータ0が書き込まれている場合の情報の読み出しを例示した。読み出し対象のメモリセル第k行目のメモリセルの容量素子164に電気的に接続されるワード線WL_k1の電位をV0とし、また読み出し対象ではない第1乃至第k-1行目のメモリセル及び第k1乃至第m行目のメモリセルの容量素子164に電気的に接続されるワード線WL_1~WL_k及びワード線WL_k2~WL_m1の電位をV5V5>V0とし、かつ選択線G_1及び選択線G_2の電位をV3とする。読み出し対象のメモリセル第k行目のメモリセルの容量素子164に電気的に接続されるワード線WL_k1の電位をV0とすると、読み出し対象のメモリセル第k行目のメモリセルがデータ1を格納していた場合、つまり、書き込み時にノードFGに電位V2が与えられた場合、第k行目のメモリセルのトランジスタ160はオン状態となる。一方で、読み出し対象のメモリセル第k行目のメモリセルがデータ0を格納していた場合、つまり、書き込み時にノードFGに電位V1が与えられた場合、第k行目のメモリセルのトランジスタ160はオフ状態となる。つまり、下記式1が成り立つように、電位V0が選ばれる。なお、αはカップリング比α=C1/C1C2を表し、Vth160はトランジスタ160のしきい値電圧を表す。言い換えると、電位V0は上述の図1の説明で述べたとおり、Vth_HとVth_Lの中間の電位となるように選ばれる。V1V0×α<Vth160<V2V0×α式1また、読み出し対象ではないメモリセル第1乃至第k-1行目のメモリセル及び第k1乃至第m行目のメモリセルの容量素子164に電気的に接続されるワード線WL_1~WL_k及びワード線WL_k2~WL_m1の電位をV5とすると、読み出し対象ではないメモリセル第1乃至第k-1行目のメモリセル及び第k1乃至第m行目のメモリセルにデータ1が書き込まれている場合であってもデータ0が書き込まれている場合であっても、読み出し対象ではないメモリセルのトランジスタ160はオン状態となる。つまり、下記式2が成り立つように、電位V5が選ばれる。Vth160<V1V5×α式2また、選択線G_1及び選択線G_2の電位をV3とすると、選択トランジスタ180及び選択トランジスタ182はオン状態となる。そのため、第1行目のメモリセルのトランジスタ160のドレイン電極はオン状態となった選択トランジスタ180を介してビット線BLと電気的に接続され、第m行目のメモリセルのトランジスタ160のソース電極はオン状態となった選択トランジスタ182を介してソース線SLと電気的に接続される。なお、少なくとも情報読み出しの期間中、ソース線SLには一定の電位例えば、基準電位GND0Vが与えられている。ビット線BLには読み出し回路が電気的に接続される。読み出し回路の構成の一例を図4に示す。図4に示す読み出し回路では、ビット線BLビット線BL_1乃至BL_nのそれぞれに対応は、リードイネーブル信号図4中、REと表記によって制御されるスイッチ403を介して、クロックドインバータ402、及び、トランジスタ401のソースとドレインの一方に電気的に接続される。トランジスタ401のゲート、及びソースとドレインの他方は配線400と電気的に接続される。クロックドインバータ402はリードイネーブル信号REと当該信号の反転信号図4中、REBと表記が入力される。情報の読み出し対象のメモリセル例えば、第k行第q列のメモリセルにデータ1が書き込まれていた場合、情報読み出しのときに当該メモリセルのトランジスタ160はオン状態となる。そのため、対応するビット線BL_qに電気的に接続された第q列のメモリセルのトランジスタ160、選択トランジスタ180、及び選択トランジスタ182が全てオン状態となる。こうして、ビット線BL_qとソース線SLの間は低抵抗状態となり、クロックドインバータ402にはソース線SLに与えられた電位基準電位GND0Vに近い電位、即ち低電位が入力され、読み出し回路の出力図4中、Dと表記はVDDに近い電位となる。一方、情報の読み出し対象のメモリセル例えば、第k行第q列のメモリセルにデータ0が書き込まれていた場合、情報読み出しのときに当該メモリセルのトランジスタ160はオフ状態となる。そのため、ビット線BL_qとソース線SLの間は高抵抗状態となり、クロックドインバータ402には配線400に与えられた電位電源電位VDD、即ち高電位が入力され、読み出し回路の出力Dは0Vとなる。このように、情報の読み出し対象のメモリセルに保持されたデータに応じて、ビット線BLとソース線SLの間の抵抗状態が変化し、データを読み出すことができる。なお、読み出し回路の構成は図4に示した構成に限定されない。ビット線BLとソース線SLの間の抵抗状態の違いを検出可能な回路であれば、任意の構成の回路を適用することが可能である。なお、第k行目のメモリセルから情報を読み出すとき、全てのメモリセル第1乃至第m行目のメモリセルのトランジスタ162はオフ状態である必要がある。仮にトランジスタ162がオン状態となると、ノードFGの電位が変動し、書き込まれた情報を保持することができなくなってしまうからである。ここで、図2に係る構成では、第k-1行目のメモリセルの容量素子164の電極の一方に電気的に接続される配線と、第k行目のメモリセルのトランジスタ162のゲート電極に電気的に接続される配線とを、共有する。そこで、上述した読み出し動作において、全てのメモリセル第1乃至第m行目のメモリセルのトランジスタ162がオフ状態となるための、トランジスタ160のしきい値Vth160、トランジスタ162のしきい値Vth162、V0、V1、V2、V3、V4、V5、C1、C2について考察する。読み出し動作において、トランジスタ162がオフ状態であるためには、各メモリセルにおいて、トランジスタ162のソースとゲートの間の電圧とドレインとゲートの間の電圧がいずれもVth162以下であることが必要である。第k行目のメモリセルのトランジスタ162のゲート電極の電位は電位V5、当該トランジスタ162のソース電極もしくはドレイン電極の最も低い電位はV1V0×αであるから、第k行目のメモリセルのトランジスタ162がオフ状態であるためには、下記式3が成り立つ必要がある。V5-V1-V0×α<Vth162式3また、第k1行目のメモリセルのトランジスタ162のゲート電極の電位が電位V5の場合、当該トランジスタ162のソース電極もしくはドレイン電極の最も低い電位はV1V5×αであり、第k1行目のメモリセルのトランジスタ162のゲート電極の電位が電位V0の場合、当該トランジスタ162のソース電極もしくはドレイン電極の最も低い電位はV1V0×αである。第k1行目のメモリセルのトランジスタ162がオフ状態であるためには、V5-V5×α-V1<Vth162、及びV0―V0×α-V1<Vth162が成り立つ必要があるが、V5>V0であるから、第k行目のメモリセルのトランジスタ162がオフ状態であるための式式3が満たされれば、自動的に第k1行目のメモリセルのトランジスタ162はオフ状態となる。第1行目乃至第k-1行目、及び第k2行目乃至第m行目のメモリセルのトランジスタ162のゲート電極の電位は電位V5、当該トランジスタ162のソース電極もしくはドレイン電極の最も低い電位はV1V5×αであるから、第1行乃至第k-1行目、及び第k2行乃至第m行目のメモリセルのトランジスタ162がオフ状態であるためには、V5-V5×α-V1<Vth162が成り立つ必要があるが、第k行目のメモリセルのトランジスタ162がオフ状態であるための式式3が満たされれば、自動的に第1行乃至第k-1行目のメモリセル、及び第k2行目乃至第m行目のメモリセルのトランジスタ162はオフ状態となる。例えば、Vth160=1V、Vth162=1V、カップリング比α=C1/C1C2を0.5とした場合、式1乃至式3、及びV5>V0、V2>V1が成り立つような電位の一例として、V0を-2V、V1を1.5V、V2を2.5V、V3を3V、V4を3V、V5を0Vとすることができる。このときの読み出し動作を検証する。ワード線WL_1~WL_k及びWL_k2~WL_m1に0VV5が入力され、読み出し対象ではないメモリセル第1乃至第k-1行及び第k1乃至第m行目のメモリセルのノードFGは、データ0が格納されている場合は1.5V=V1V5×αの電位となり、データ1が格納されている場合には2.5V=V2V5×αとなる。Vth160は1Vであるため、読み出し対象ではないメモリセル第1乃至第k-1行及び第k1乃至第m行目のメモリセルのトランジスタ160をオン状態とすることができる。一方、ワード線WL_k1には-2VV0が入力され、読み出し対象のメモリセル第k行のメモリセルのノードFGの電位はデータ0が格納されている場合は0.5V=V1V0×αの電位となり、データ1が格納されている場合には1.5V=V2V0×αとなる。ここで、Vth160は1Vであるため、データ0が格納されている場合はトランジスタ160をオフ状態とすることができ、データ1が格納されている場合にはトランジスタ160をオン状態とすることができる。更に、ワード線WL_1~WL_m1は、-2VV0または0VV5のいずれかの電位であるため、トランジスタ162のソースまたはドレインの電位即ち、ノードFGの電位は、0.5V、1.5V、2.5Vのいずれかとなる。ここで、Vth162は1Vであるので、全てのメモリセル第1乃至第m行目のメモリセルのトランジスタ162をオフ状態とすることできる。こうして、上記設定により、全てのメモリセル第1乃至第m行目のメモリセルのトランジスタ162はオフ状態として、第k行目のメモリセルから情報を読み出すことができる。なお、トランジスタ160のしきい値、トランジスタ162のしきい値、V0、V1、V2、V3、V4、V5の具体的な電位は上記電位に限定されず様々な値に設定することができることはいうまでもない。更に、ここでは、トランジスタ160、トランジスタ162、選択トランジスタ180、及び選択トランジスタ182がすべてnチャネル型のトランジスタである場合について説明したが、これに限定されない。それ以外の場合においても、情報の書き込み、読み出し時に、メモリセルアレイを構成するトランジスタの状態オン状態であるかオフ状態であるかが上記説明と同様になるよう、各電位の値を定めればよい。図2に係る構成では、各メモリセル190を構成するトランジスタ162を直列に接続するため、任意の行の情報のみを書き換えることは困難である。そのため、駆動方法としては、ビット線BLから最も遠い行第m行のメモリセルから順番にデータを書き込むことが好ましい。なお、ビット線BLから最も遠い行第m行のメモリセルにデータ0を書き込むことで、第1行乃至第m-1行目のメモリセルにもデータ0が書き込まれる。これにより、第1行乃至第m行目のメモリセルからなるブロックの一括消去を行うことも可能である。本実施の形態に示す半導体装置では、酸化物半導体層にチャネルが形成されるトランジスタを各メモリセルに用いることにより、当該トランジスタはオフ電流が非常に小さいため、当該トランジスタが選択されていないときの容量素子からの電荷の流出または容量素子への電荷の流入を低減することができる。その結果、半導体装置は極めて長期にわたり記憶内容を保持することが可能である。つまり、半導体装置のリフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となる。それ故、半導体装置の消費電力を十分に低減することができる。また、半導体装置に電力の供給がない場合ただし、電力の供給がない場合とある場合とで半導体装置に与えられる電位は変化しないことが望ましいであっても、半導体装置は長期にわたって記憶内容を保持することが可能である。また、本実施の形態に示す半導体装置では、各メモリセルへの情報の書き込みに高い電圧を必要としないため、半導体装置を構成する素子の劣化の問題も少ない。例えば、従来のフラッシュメモリでは、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行うため、半導体装置を構成するフローティングゲート型トランジスタ等の素子に高い電圧を印加する必要があり、トランジスタのゲート絶縁層の劣化が問題となった。しかしながら、開示する発明に係る半導体装置では、従来のフラッシュメモリとは異なり、半導体装置を構成するトランジスタ等の素子に高い電圧を印加する必要がないため、トランジスタのゲート絶縁層の劣化の問題が少ない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性記憶装置で問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。更に、半導体装置を構成するトランジスタのオン状態とオフ状態を制御することによって、各メモリセルへの情報の書き込みが行われるため、半導体装置の高速動作も容易に実現することができる。更に、酸化物半導体以外の材料を用いたトランジスタ、例えばシリコン基板またはシリコン層にチャネルが形成されるトランジスタは、酸化物半導体材料を用いたトランジスタ酸化物半導体層にチャネルが形成されるトランジスタよりも、高速動作が可能である。そのため、酸化物半導体以外の材料を用いたトランジスタと酸化物半導体材料を用いたトランジスタとを組み合わせて用いることにより、半導体装置の動作例えば、情報の読み出し動作の高速性を確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、半導体装置中の高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。このように、酸化物半導体以外の材料を用いたトランジスタより広義には、十分な高速動作が可能なトランジスタと、酸化物半導体材料を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、本実施の形態に示す半導体装置では、半導体装置の各メモリセルを構成する、酸化物半導体材料を用いたトランジスタを直列に電気的に接続することにより、隣り合うメモリセルにおいて、酸化物半導体材料を用いたトランジスタのソース電極またはドレイン電極を互いに接するように、または共有することができる。ここで、各メモリセルの酸化物半導体材料を用いたトランジスタを直列に電気的に接続しない場合、例えば、当該トランジスタのソース電極またはドレイン電極の一方を当該ソース電極またはドレイン電極の一方が設けられた層とは別の層に設けられた配線と接続するために、層間絶縁膜等に開口部を設ける必要がある。そのため、各メモリセルにおいて配線接続のために必要な面積が大きくなる。これに対して、開示する発明に係る半導体装置のように、隣り合う複数のメモリセル間で酸化物半導体材料を用いたトランジスタを直列に電気的に接続する構成とすることにより、隣り合うメモリセルにおいて酸化物半導体材料を用いたトランジスタのソース電極またはドレイン電極を互いに接するように、または共有することができるため、1つのメモリセルあたりの占有面積を低減することができる。これにより、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。更に、本実施の形態に示す半導体装置では、第kkは1以上m以下の自然数のワード線は、第k行目のメモリセルの第2のゲート端子と電気的に接続され、第k1のワード線は、第k行目のメモリセルの容量素子の端子の一方と電気的に接続される構成を有する。そのため、第j-1jは2以上m以下の自然数のメモリセルの容量素子の端子の一方に電気的に接続される配線と、第jのメモリセルの第2のゲート端子に電気的に接続される配線とを、共有する。すなわち、第j-1のメモリセルの容量素子の端子の一方に電気的に接続される配線と、第jのメモリセルの第2のゲート端子に電気的に接続される配線とを同じ配線第jのワード線とする。これによって、1つのメモリセルあたりの配線の数を減らし、1つのメモリセルあたりの占有面積を低減することができる。こうして、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態2本実施の形態では、開示する発明の一態様に係る半導体装置の構成及びその作製方法について、図5乃至図10を参照して説明する。半導体装置の断面構成及び平面構成図5は、図2の回路図で示した半導体装置の、メモリセル190の構成の一例である。図5Aには半導体装置の平面を、図5B及び図5Cには半導体装置の断面を、それぞれ示す。ここで、図5Bは、図5AのA1-A2における断面に相当する。図5Cは、図5AのB1-B2における断面に相当する。また、図5Aにおいて、A1-A2に平行な方向が図2の回路図における列方向であり、A1-A2に垂直な方向が図2の回路図における行方向である。図5AからCに示される半導体装置は、下部に酸化物半導体以外の半導体材料例えばシリコン等を用いたトランジスタ160を有し、上部に酸化物半導体材料を用いたトランジスタ162と、容量素子164とを有するものである。なお、図5A及び図5Bでは、図2における隣り合う2つのメモリセル190の構成を代表的に示す。各メモリセルにはトランジスタ160、トランジスタ162、容量素子164がそれぞれ1つずつ含まれる例を示す。図示したメモリセルのうちの一方に含まれるトランジスタ160を左側のトランジスタ160と呼び、他方のメモリセルに含まれるトランジスタ160を右側のトランジスタ160と呼んで説明する。図示したメモリセルのうちの一方に含まれるトランジスタ162を左側のトランジスタ162と呼び、他方のメモリセルに含まれるトランジスタ162を右側のトランジスタ162と呼んで説明する。また、図示したメモリセルのうちの一方に含まれる容量素子164を左側の容量素子164と呼び、他方のメモリセルに含まれる容量素子164を右側の容量素子164と呼んで説明する。実際には、メモリセルは2つではなく、図2の回路図に示すように、第1行乃至第m行目のメモリセルが設けられ、同じ列の各メモリセルのトランジスタ160は互いに直列に電気的に接続され、各メモリセルのトランジスタ162は互いに直列に電気的に接続されている。なお、図5では選択トランジスタ180及び選択トランジスタ182は図示しないが、トランジスタ160と同様の構成とすることができる。なお、トランジスタ160及びトランジスタ162は、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ162に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。図5A及び図5Bにおける左側のトランジスタ160は、半導体材料例えばシリコン等を含む基板100に設けられたチャネル形成領域116aと、チャネル形成領域116aを挟むように設けられた不純物領域120a及び不純物領域120bと、不純物領域120a及び不純物領域120bに接する金属化合物領域124a及び金属化合物領域124bと、チャネル形成領域116a上に設けられたゲート絶縁層108aと、ゲート絶縁層108a上に設けられたゲート電極110aと、を有する。図5A及び図5Bにおける右側のトランジスタ160は、半導体材料例えばシリコン等を含む基板100に設けられたチャネル形成領域116bと、チャネル形成領域116bを挟むように設けられた不純物領域120b及び不純物領域120cと、不純物領域120b及び不純物領域120cに接する金属化合物領域124b及び金属化合物領域124cと、チャネル形成領域116b上に設けられたゲート絶縁層108bと、ゲート絶縁層108b上に設けられたゲート電極110bと、を有する。なお、図において明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載にはソース領域が、ドレイン電極との記載にはドレイン領域が、含まれうる。なお、本明細書中において、不純物領域120a、不純物領域120b及び不純物領域120cをまとめて、不純物領域120と記載する場合がある。本明細書中において、金属化合物領域124a、金属化合物領域124b、及び金属化合物領域124cをまとめて、金属化合物領域124と記載する場合がある。本明細書中において、チャネル形成領域116a及びチャネル形成領域116bをまとめて、チャネル形成領域116と記載する場合がある。本明細書中において、ゲート絶縁層108a及びゲート絶縁層108bをまとめて、ゲート絶縁層108と記載する場合がある。また、本明細書中において、ゲート電極110a及びゲート電極110bをまとめて、ゲート電極110と記載する場合がある。ここで、トランジスタ160は、ソース領域またはドレイン領域として機能する不純物領域120及び金属化合物領域124を共有して、第1行目から第m行目まで直列に電気的に接続される。図5Bにおいて、不純物領域120b及び金属化合物領域124bは左側のトランジスタ162のソース領域またはドレイン領域の一方となり、且つ右側のトランジスタ162のソース領域またはドレイン領域の他方となる。つまり、第j-1行目jは2以上m以下の自然数のトランジスタ160のソース領域として機能する不純物領域120及び金属化合物領域124は、第j行目のトランジスタ160のドレイン領域として機能することになる。このように、メモリセル190のトランジスタ160を直列に接続することによって、各メモリセル190間でトランジスタ160のソース領域及びドレイン領域を共有することができる。つまり、各メモリセル190において、トランジスタ160のソース領域またはドレイン領域の一方を、開口部を設けて別の層に形成された配線例えば配線158に接続する必要がない。よって、トランジスタ160の平面レイアウトは、トランジスタ162に容易に重ねることができ、メモリセル190の占有面積の低減を図ることができる。また、図5Cに示すように、基板100上には素子分離絶縁層106が設けられている。こうして、トランジスタ160のソース領域、チャネル形成領域、及びドレイン領域は、隣り合う列の同じ行のメモリセルに含まれるトランジスタ160のソース領域、チャネル形成領域、及びドレイン領域と絶縁されている。トランジスタ160上に、ゲート電極110の上面を露出させるように絶縁層128が設けられている。なお、高集積化を実現するためには、図5B及び図5Cに示すようにトランジスタ160がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲート電極110の側面にサイドウォール絶縁層を設け、不純物濃度が互いに異なる複数の領域を含む不純物領域120を設けても良い。絶縁層128は、平坦性の良好な表面を有しているのが好ましく、例えば、絶縁層128の表面は、二乗平均平方根RMS粗さを1nm以下とすることが好ましい。このように、二乗平均平方根RMS粗さが1nm以下という極めて平坦な領域にトランジスタ162のチャネル形成領域酸化物半導体層144を設けることにより、トランジスタ162が微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有するトランジスタ162を提供することが可能である。図5A及び図5Bにおける左側のトランジスタ162は、絶縁層128上に形成された電極142a及び電極142bと、電極142a及び電極142bの一部と接する酸化物半導体層144aと、酸化物半導体層144aを覆うゲート絶縁層146と、ゲート絶縁層146上に酸化物半導体層144aと重畳するように設けられたゲート電極148aと、を有する。図5A及び図5Bにおける右側のトランジスタ162は、絶縁層128上に形成された電極142b及び電極142cと、電極142b及び電極142cの一部と接する酸化物半導体層144bと、酸化物半導体層144bを覆うゲート絶縁層146と、ゲート絶縁層146上に酸化物半導体層144bと重畳するように設けられたゲート電極148bと、を有する。なお、本明細書中において、酸化物半導体層144a、酸化物半導体層144bをまとめて、酸化物半導体層144と記載する場合がある。本明細書中において、電極142a、電極142b及び電極142cをまとめて、電極142と記載する場合がある。本明細書中において、ゲート電極148a及びゲート電極148bをまとめて、ゲート電極148と記載する場合がある。ここで、酸化物半導体層144は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層144では、水素等のドナーに起因するキャリア密度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。また、例えば、室温25°Cでのオフ電流ここでは、単位チャネル幅1μmあたりの値は100zA1zAゼプトアンペアは1×10-21A以下、望ましくは10zA以下となる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができる。また、トランジスタ162は、電極142をお互いに共有して、第1行目から第m行目まで直列に電気的に接続される。図5Bにおいて、電極142bは左側のトランジスタ162のソース電極またはドレイン電極の一方となり、且つ右側のトランジスタ162のソース電極またはドレイン電極の他方となる。つまり、第j-1行目jは2以上m以下の自然数のトランジスタ162のソース電極として機能する電極142と、第j行目のトランジスタ162のドレイン電極として機能する電極142とは、同一の導電層で形成されることになる。このように、メモリセル190のトランジスタ162を直列に接続することによって、各メモリセル190間でトランジスタ162の電極142を互いに共有することができる。これにより、メモリセル190の平面レイアウトには、トランジスタ162のソース電極またはドレイン電極の一方のみが含まれることになる。よって、メモリセル190の平面レイアウトの列方向の長さを小さくすることができる。なお、ゲート電極148は、図2に示す回路図における、ワード線WL及び容量素子164の端子電極の一方としても機能する。図5における左側の容量素子164は、絶縁層128上に形成された電極142aと、ゲート絶縁層146と、ゲート電極148aとを有する。つまり、左側の容量素子164は、電極142aを一方の電極とし、ゲート電極148aを他方の電極とし、ゲート絶縁層146を誘電体層とする。図5における右側の容量素子164は、絶縁層128上に形成された電極142bと、ゲート絶縁層146と、ゲート電極148bとを有する。つまり、右側の容量素子164は、電極142bを一方の電極とし、ゲート電極148bを他方の電極とし、ゲート絶縁層146を誘電体層とする。容量素子164はトランジスタ160に重ねて配置することができ、トランジスタ162と構成の一部を共有して形成されるので、メモリセル190の占有面積の低減を図ることができる。よって、メモリセル190の平面レイアウトを図5に示すような構成にすることにより、メモリセル190の占有面積を低減することができる。例えば、最小加工寸法をFとして、メモリセル190の占有面積を4F2~12F2とすることが可能である。以上より、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。トランジスタ162の上には、絶縁層150が設けられており、絶縁層150上には絶縁層154が設けられている。そして、絶縁層154上には配線158が形成される。ここで、配線158は、図2に示す回路図におけるビット線BLとして機能する。なお、図5AからCでは図示しないが、配線158は、絶縁層154、絶縁層150、ゲート絶縁層146等に形成された開口部において、第1行目のトランジスタ162のソース電極またはドレイン電極と電気的に接続されている。以上のような構成とすることにより、トランジスタ160、トランジスタ162及び容量素子164からなる、メモリセル190の平面レイアウトの大きさを低減することができる。このような平面レイアウトを採用することにより、図2に示す回路の高集積化を図ることができ、例えば、最小加工寸法をFとして、メモリセルの占有面積を4F2~12F2とすることが可能である。よって、半導体装置の単位面積あたりの記憶容量を増加させることができる。なお、開示する発明に係る半導体装置の構成は、図5AからCに示されるものに限定されない。図5に示される構成において電極の接続関係等の詳細については適宜変更することができる。例えば、図5に示す構成では、酸化物半導体層144が電極142の下に配置される例を示した。しかしこれに限定されず、酸化物半導体層144を電極142の上に設けてもよい。酸化物半導体層144を電極142の上に設けた例を図6に示す。なお、図6において図5と同じ部分は同じ符号を用いて示す。図6に示した構成において、電極142a、電極142b及び電極142cの端部は、テーパー形状であることが好ましい。電極142a、電極142b及び電極142cの端部をテーパー形状とすることにより、酸化物半導体層144の被覆性を向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、30°以上60°以下とする。なお、テーパー角とは、テーパー形状を有する層例えば、電極142aを、その断面基板の表面と直交する面に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。図6における左側の容量素子164は、絶縁層128上に形成された電極142aと、酸化物半導体層144と、ゲート絶縁層146と、ゲート電極148aとを有する。つまり、左側の容量素子164は、電極142aを一方の電極とし、ゲート電極148aを他方の電極とし、酸化物半導体層144とゲート絶縁層146とを誘電体層とする。図6における右側の容量素子164は、絶縁層128上に形成された電極142bと、酸化物半導体層144と、ゲート絶縁層146と、ゲート電極148bとを有する。つまり、右側の容量素子164は、電極142bを一方の電極とし、ゲート電極148bを他方の電極とし、酸化物半導体層144とゲート絶縁層146とを誘電体層とする。図5に示した構成では容量素子164を構成する誘電体層はゲート絶縁層146のみであったのに対し、図6に示した構成では容量素子164の誘電体層は、酸化物半導体層144とゲート絶縁層146で構成される。図6に示した構成では図5に示した構成に対して酸化物半導体層144を列方向に延びた形状とすることができる。即ち、第1乃至第m行目のメモリセルにおいて、酸化物半導体層144を共有する構成とすることができる。なお、酸化物半導体層144は隣り合う列では分断されている。また、図6に示した構成では図5に示した構成よりも容量素子164の絶縁体の厚みを大きくすることができるので、容量素子164のリークを低減することができる。図5や図6に示した構成では、トランジスタ160が半導体基板に形成される例を示した。しかしこれに限定されない。トランジスタ160はSOI基板上に形成してもよい。なお、一般にSOI基板は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、SOI基板が有する半導体層は、シリコン半導体層に限定されない。また、トランジスタ160は、絶縁表面を有する基板上に形成されたシリコン等の半導体層を用いて形成してもよい。当該半導体層は、絶縁表面上に形成された非晶質半導体薄層を結晶化することによって形成されたものであってもよい。半導体装置の作製方法次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ160の作製方法について図7及び図8を参照して説明し、その後、上部のトランジスタ162及び容量素子164の作製方法について図9及び図10を参照して説明する。なお、図7乃至図10では図5Aまたは図6AのA1-A2’及びB1―B2における断面を図示し、その作製方法の一例を示す。即ち、左側のトランジスタ160、左側のトランジスタ162及び左側の容量素子164を代表例として示し、その作製方法の一例を示す。なお、その他のトランジスタ等例えば、右側のトランジスタ160、右側のトランジスタ162、右側の容量素子164の作製方法についても、左側のトランジスタ160、左側のトランジスタ162及び左側の容量素子164と同様とすることができる。下部のトランジスタの作製方法まず、半導体材料を含む基板100を用意する図7A参照。半導体材料を含む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。半導体材料を含む基板100として、特にシリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。なお、トランジスタのしきい値電圧を制御するために、後にトランジスタ160のチャネル形成領域116aとなる領域に、導電型を付与する不純物元素を添加しても良い。ここでは、トランジスタ160のしきい値電圧が正となるように導電性を付与する不純物元素を添加する。半導体材料がシリコンの場合、当該導電性を付与する不純物として、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。なお、導電型を付与する不純物元素の添加後には加熱処理を行い、不純物元素の活性化や不純物元素の添加時に基板100中に生じる欠陥の改善等を図るのが望ましい。基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成する図7A参照。保護層102としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。次に、保護層102をマスクとして基板100のエッチングを行い、基板100の保護層102に覆われていない領域露出している領域の一部を除去する。図7B参照。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。次に、基板100を覆うように絶縁層を形成し、当該絶縁層を選択的に除去することで素子分離絶縁層106を形成する図7C参照。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、CMP化学的機械的研磨処理などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。これにより他の半導体領域と分離された半導体領域104が形成される。なお、保護層102をマスクとした基板100のエッチング後、または素子分離絶縁層106の形成後には、保護層102を除去する。次に、半導体領域104の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域104表面の熱処理熱酸化処理や熱窒化処理などによって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。導電材料を含む層の形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を金属材料を用いて形成する場合の一例について示すものとする。その後、絶縁層及び導電材料を含む層を選択的にエッチングして、ゲート絶縁層108a及びゲート電極110aを形成する図7D参照。次に、半導体領域104にリンPやヒ素Asなどを添加して、チャネル形成領域116a及び不純物領域120a、不純物領域120bを形成する図7E参照。なお、ここでは、トランジスタ160はnチャネル型トランジスタとし、nチャネル型トランジスタを形成するために半導体領域104にリンやヒ素などの導電型を付与する不純物元素を添加している。しかしながら、トランジスタ160をpチャネル型トランジスタとする場合には、半導体領域104に硼素BやアルミニウムAlなどの導電型を付与する不純物元素を添加して、チャネル形成領域116a及び不純物領域120a、不純物領域120bを形成すればよい。ここで、添加する導電型を付与する不純物元素の濃度は適宜設定することができるが、トランジスタ160が高度に微細化される場合には、その濃度を高くすることが望ましい。なお、ゲート電極110aの周囲にサイドウォール絶縁層を形成して、導電型を付与する不純物元素が異なる濃度で添加された複数の不純物領域例えば、サイドウォール絶縁層と重ならない高濃度不純物領域と、サイドウォール絶縁層と重なる低濃度不純物領域を半導体領域104に形成しても良い。次に、ゲート電極110a、不純物領域120a及び不純物領域120bを覆うように金属層122を形成する図8A参照。金属層122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層122は、半導体領域104を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。次に、熱処理を施して、金属層122と半導体領域104の表面の半導体材料とを反応させる。これにより、不純物領域120a及び不純物領域120bに接する金属化合物領域124a及び金属化合物領域124bが形成される図8A参照。なお、ゲート電極110aとして多結晶シリコンなどを用いる場合には、ゲート電極110aの金属層122と接触する部分にも、金属化合物領域が形成されることになる。上記の金属化合物領域は十分に導電性が高められた領域である。当該金属化合物領域を形成することで、ソース及びドレイン等の電気抵抗を十分に低減し、トランジスタ160の素子特性を向上させることができる。上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、金属化合物領域124a及び金属化合物領域124bを形成した後には、金属層122は除去する。こうして、半導体材料を含む基板100を用いたトランジスタ160が形成される図8B参照。このようなトランジスタ160は高速動作が可能であるという特徴を有する。このため、トランジスタ160を用いることで、半導体装置は情報の読み出しを高速に行うことができる。次に、上述の工程により形成されたトランジスタ160を覆うように、絶縁層128を形成する図8C参照。絶縁層128は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層128に誘電率の低いlow-k材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層128には、これらの材料を用いた多孔質の絶縁層を適用しても良い。多孔質の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層128は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層128を単層構造としているが、開示する発明の一態様はこれに限定されない。絶縁層128を2層以上の積層構造としても良い。例えば、有機絶縁材料を用いた層と無機絶縁材料を用いた層との積層構造としても良い。その後、トランジスタ162及び容量素子164の形成前の処理として、絶縁層128にCMP処理を施して、ゲート電極110aの上面を露出させる図8D参照。ゲート電極110aの上面を露出させる処理としては、CMP処理の他にエッチング処理などを適用することも可能である。なお、トランジスタ162の特性を向上させるために絶縁層128の表面は可能な限り平坦にしておくことが望ましく、例えば絶縁層128の表面は、二乗平均平方根RMS粗さを1nm以下とすることが好ましい。なお、図7及び図8を参照して説明した各工程の前後には、更に電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層及び導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。例えば、図示しないが、絶縁層128に対して、トランジスタ160と同様に作製される選択トランジスタ180や選択トランジスタ182の金属化合物領域に達する開口を形成し、当該金属化合物領域と接する配線を形成してもよい。例えば、選択トランジスタ182の金属化合物領域と接する配線を形成し、ソース線SLとしてもよい。選択トランジスタ180の金属化合物領域と接する配線を形成し、後に形成される配線158と接続してもよい。上部のトランジスタの作製方法次に、上部トランジスタ162及び容量素子164の作製方法について説明する。図5に示した構成酸化物半導体層144が電極142の下に配置される構成に対応する作製方法を図9を参照して説明する。図6に示した構成酸化物半導体層144が電極142の上に配置される構成に対応する作製方法を図10を参照して説明する。最初に、図5に示した構成酸化物半導体層144が電極142の下に配置される構成に対応する作製方法を図9を参照して説明する。ゲート電極110a及び絶縁層128上に酸化物半導体層を形成し、当該酸化物半導体層を選択的にエッチングして酸化物半導体層144aを形成する図9A参照。酸化物半導体層144aは、四元系金属酸化物であるIn-Sn-Ga-Zn-O系酸化物半導体や、三元系金属酸化物であるIn-Ga-Zn-O系酸化物半導体、In-Sn-Zn-O系酸化物半導体、In-Al-Zn-O系酸化物半導体、Sn-Ga-Zn-O系酸化物半導体、Al-Ga-Zn-O系酸化物半導体、Sn-Al-Zn-O系酸化物半導体や、二元系金属酸化物であるIn-Zn-O系酸化物半導体、In-Ga-O系酸化物半導体、Sn-Zn-O系酸化物半導体、Al-Zn-O系酸化物半導体、Zn-Mg-O系酸化物半導体、Sn-Mg-O系酸化物半導体、In-Mg-O系酸化物半導体や、一元系金属酸化物であるIn-O系酸化物半導体、Sn-O系酸化物半導体、Zn-O系酸化物半導体などを用いて形成することができる。中でも、In-Ga-Zn-O系の酸化物半導体は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。また、上記酸化物半導体にInとGaとSnとZn以外の元素、例えばSiO2を含ませてもよい。なお、例えば、In-Ga-Zn-O系の酸化物半導体とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物半導体、という意味であり、その組成比は問わない。In-Ga-Zn-O系の酸化物半導体材料の代表例としては、InGaO3ZnOmm>0で表記されるものがある。また、Gaに代えてMの表記を用い、InMO3ZnOmm>0のように表記される酸化物半導体材料がある。ここで、Mは、ガリウムGa、アルミニウムAl、鉄Fe、ニッケルNi、マンガンMn、コバルトCoなどから選ばれた一の金属元素または複数の金属元素を示す。例えば、Mとしては、Ga、Ga及びAl、Ga及びFe、Ga及びNi、Ga及びMn、Ga及びCoなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。酸化物半導体としてIn-Ga-Zn-O系の材料を用い、酸化物半導体層をスパッタ法で作製する場合に、ターゲットとしては、In:Ga:Zn=1:x:yxは0以上、yは0.5以上5以下の組成比で表されるものを用いるのが好適である。例えば、In:Ga:Zn=1:1:1[atom比]x=1、y=1、すなわち、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比を有するターゲットなどを用いることができる。また、In:Ga:Zn=1:1:0.5[atom比]x=1、y=0.5の組成比を有するターゲットや、In:Ga:Zn=1:1:2[atom比]x=1、y=2の組成比を有するターゲットや、In:Ga:Zn=1:0:1[atom比]x=0、y=1の組成比を有するターゲットを用いることもできる。金属酸化物ターゲット中の金属酸化物の相対密度は80以上、好ましくは95以上、更に好ましくは99.9以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層144aを形成することが可能である。また、酸化物半導体としてIn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2モル数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル数比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=1.5:1~15:1モル数比に換算するとIn2O3:ZnO=3:4~15:2とする。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。酸化物半導体層の形成雰囲気は、希ガス代表的にはアルゴン雰囲気、酸素雰囲気、または、希ガス代表的にはアルゴンと酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度1ppm以下望ましくは濃度10ppb以下にまで除去された高純度ガス雰囲気を用いるのが好適である。酸化物半導体層の形成の際には、例えば、減圧状態に保たれた処理室内に被処理物を保持し、被処理物の温度が100°C以上550°C未満、好ましくは200°C以上、400°C以下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度は、室温25°C±10°Cとしてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタによる酸化物半導体層144aの損傷を軽減することができる。処理室内の水分を除去するためには吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。酸化物半導体層の形成条件としては、例えば、被処理物とターゲットの間との距離が170mm、圧力が0.4Pa、直流DC電力が0.5kW、雰囲気が酸素酸素100雰囲気、またはアルゴンアルゴン100雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流DC電源を用いると、ごみ成膜時に形成される粉状の物質などを低減でき、酸化物半導体層の膜厚分布も均一となるため好ましい。なお、酸化物半導体層144aをスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面例えば絶縁層128の表面の付着物を除去しても良い。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。本実施の形態では、酸化物半導体層144aをIn-Ga-Zn-O系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。また、酸化物半導体層144aの膜厚は1nm以上50nm以下、好ましくは2nm以上20nm以下、より好ましくは3nm以上15nm以下とすることができる。ただし、酸化物半導体材料等により適切な膜厚は異なるから、酸化物半導体層144aの膜厚は用いる材料等に応じて選択することができる。なお、上記のように絶縁層128の表面を可能な限り平坦にしておくことにより、厚みの小さい酸化物半導体層144aであっても、酸化物半導体層144aのチャネル形成領域に相当する部分の断面形状を平坦な形状とすることができる。酸化物半導体層144aのチャネル形成領域に相当する部分の断面形状を平坦な形状とすることにより、酸化物半導体層144aの断面形状が平坦でない場合と比較して、トランジスタ162のリーク電流を低減することができる。酸化物半導体層144aの形成後には、酸化物半導体層144aに対して熱処理第1の熱処理を行うことが望ましい。この第1の熱処理によって酸化物半導体層144a中の、過剰な水素水や水酸基を含むを除去し、酸化物半導体層144aの構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第1の熱処理の温度は、例えば、300°C以上550°C未満、好ましくは400°C以上500°C以下とする。第1の熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性ガスが用いられる。例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。なお、不活性ガス雰囲気としては、窒素、または希ガスヘリウム、ネオン、アルゴン等を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下とする。第1の熱処理によって不純物を低減し、i型真性半導体またはi型に限りなく近い酸化物半導体層144aを形成することで、極めて優れた特性のトランジスタ162を実現することができる。なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている神谷、野村、細野、アモルファス酸化物半導体の物性とデバイス開発の現状、固体物理、2009年9月号、Vol.44、pp.621-633.。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちNaは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してNaとなる。また、Naは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体層中の水素濃度が1×1018/cm3以下、より好ましくは1×1017/cm3以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるNa濃度の測定値は、5×1016/cm3以下、好ましくは1×1016/cm3以下、更に好ましくは1×1015/cm3以下とするとよい。同様に、Li濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。同様に、K濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。なお、酸化物半導体層は非晶質であっても良いが、結晶性を有していても良い。結晶性を有する酸化物半導体層としては、c軸配向を有した結晶性酸化物半導体CAxisAlignedCrystallineOxideSemiconductor:CAACとも呼ぶであっても、トランジスタの信頼性を高めるという効果を得ることができるので、好ましい。CAACで構成された酸化物半導体膜は、スパッタリング法によっても作製することができる。スパッタリング法によってCAACを得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり例えば、150mm~200mm程度、基板加熱温度を100°C~500°C、好適には200°C~400°C、さらに好適には250°C~300°Cにすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。具体的に、CAACは、非単結晶であって、そのab面に垂直な方向から見て、三角形、六角形、正三角形、または正六角形の原子配列を有する。なおかつ、CAACは、c軸方向に金属原子が層状に配列した相、または、金属原子と酸素原子が層状に配列した相を、含む。CAACは、非晶質の酸化物半導体と比較して、金属と酸素の結合が秩序化している。すなわち、酸化物半導体が非晶質の場合は、個々の金属原子によって配位数が異なることも有り得るが、CAACでは金属原子の配位数はほぼ一定となる。そのため、微視的な酸素の欠損が減少し、水素原子水素イオンを含むやアルカリ金属原子の脱着による電荷の移動や不安定性を減少させる効果がある。従って、CAACで構成された酸化物半導体膜を用いてトランジスタを作製することで、トランジスタへの光照射またはバイアス-熱ストレスBTの付加を行った後に生じる、トランジスタのしきい値電圧の変化量を、低減することができる。よって、安定した電気的特性を有するトランジスタを作製することができる。次いで、酸化物半導体層144a上に導電層を形成し、当該導電層を選択的にエッチングして、電極142a、電極142bを形成する図9B参照。導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、端部にテーパー形状を有する電極142a、電極142bへの加工が容易であるというメリットがある。また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズIn2O3-SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛In2O3-ZnO、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。なお、導電層のエッチングは、ドライエッチング、ウェットエッチングのいずれを用いて行っても良いが、微細化のためには、制御性の良いドライエッチングを用いるのが好適である。また、形成される電極142a、及び電極142bの端部がテーパー形状となるように行っても良い。テーパー角は、例えば、30°以上60°以下とすることができる。上部のトランジスタ162のチャネル長Lは、電極142a、及び電極142bの下端部の間隔によって決定される。なお、チャネル長Lが25nm未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm~数10nmと波長の短い超紫外線ExtremeUltravioletを用いるのが望ましい。超紫外線による露光は解像度が高く焦点深度も大きい。従って、トランジスタ162のチャネル長Lを、2μm未満、好ましくは10nm以上350nm0.35μm以下とすることも可能であり、回路の動作速度を高めることが可能である。また、電極142aは容量素子164の一対の電極のうち一方の電極となる。なお、絶縁層128の上には、トランジスタ162の下地として機能する絶縁層を設けても良い。当該絶縁層は、PVD法やCVD法などを用いて形成することができる。次に、電極142a、電極142b、酸化物半導体層144aを覆うようにゲート絶縁層146を形成する図9C参照。ゲート絶縁層146は、CVD法やスパッタ法等を用いて形成することができる。ゲート絶縁層146は、酸化物半導体層144aが接することになるから、水素が十分に低減された方法によって形成するのが望ましい。また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0、などを含むように形成するのが好適である。ゲート絶縁層146は、単層構造としても良いし、積層構造としても良い。また、ゲート絶縁層146の厚さは特に限定されないが、半導体装置を微細化する場合にはゲート絶縁層146を薄くするのが望ましい。例えば、ゲート絶縁層146として酸化シリコンを用いる場合には、ゲート絶縁層146の厚さは1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。上述のように、ゲート絶縁層146を薄くすると、トンネル効果などに起因するトランジスタ162のゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケートHfSixOyx>0、y>0、窒素が添加されたハフニウムシリケートHfSixOyNzx>0、y>0、z>0、窒素が添加されたハフニウムアルミネートHfAlxOyNzx>0、y>0、z>0、などの高誘電率high-k材料を用いると良い。high-k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。例えば、酸化ハフニウムは比誘電率が15程度であり、酸化シリコンの比誘電率の3~4と比較して非常に大きな値を有している。このような材料を用いることにより、酸化シリコン換算で15nm未満、好ましくは2nm以上10nm以下のゲート絶縁層146を実現することも容易になる。なお、high-k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。例えば、窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタ162の電気的特性のばらつきを軽減することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144aに酸素を供給し、酸化物半導体層144aの酸素欠損を補填して、i型真性半導体またはi型に限りなく近い酸化物半導体層を形成することもできる。なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極148aの形成後に第2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。第1の熱処理と第2の熱処理の少なくとも一方を適用することで、酸化物半導体層144aをその主成分以外の不純物が極力含まれないように高純度化することができる。また、ゲート絶縁層146は容量素子164の絶縁層となる。なお、酸化物半導体層144aに接する絶縁層本実施の形態においては、ゲート絶縁層146や、絶縁層128または絶縁層128の上に設けられトランジスタ162の下地として機能する絶縁層、等が相当する。は、第13族元素及び酸素を含む絶縁材料を用いることが好ましい。酸化物半導体材料には第13族元素を含むものが多く、第13族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体に接する絶縁層に用いることで、酸化物半導体との界面の状態を良好に保つことができる。第13族元素を含む絶縁材料とは、絶縁材料に一または複数の第13族元素を含むことを意味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量原子よりアルミニウムの含有量原子が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量原子がアルミニウムの含有量原子以上のものを示す。例えば、ガリウムを含有する酸化物半導体層144aに接して絶縁層を形成する場合に、当該絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層144aと絶縁層の界面特性を良好に保つことができる。例えば、酸化物半導体層144aと酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層144aと絶縁層の界面における水素のパイルアップを低減することができる。なお、酸化物半導体層144aに接して形成される絶縁層に、酸化物半導体の成分元素と同じ族の元素を含む材料を用いる場合には、同様の効果を得ることが可能である。また、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層144aへの水の侵入防止という点においても好ましい。また、酸化物半導体層144aに接する絶縁層はその一部の領域または全領域を、酸素雰囲気下による熱処理や酸素ドープなどにより、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。例えば、酸化物半導体層144aに接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa2OXX=3α、0<α<1とすることができる。また、酸化物半導体層144aに接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をAl2OXX=3α、0<α<1とすることができる。また、酸化物半導体層144aに接する絶縁層として酸化ガリウムアルミニウム酸化アルミニウムガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム酸化アルミニウムガリウムの組成をGaXAl2-XO3α0<X<2、0<α<1とすることができる。酸素ドープ処理を行うことにより、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減し、酸化物半導体層をi型化またはi型に限りなく近い酸化物半導体とすることができる。なお、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層は、酸化物半導体層144aに接する絶縁層のうち、上層に位置する絶縁層または下層に位置する絶縁層のうち、どちらか一方のみに用いても良いが、両方の絶縁層に用いる方が好ましい。絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層を、酸化物半導体層144aに接する絶縁層の、上層及び下層に位置する絶縁層に用い、酸化物半導体層144aを挟む構成とすることで、上記効果をより高めることができる。また、酸化物半導体層144aの上層または下層に用いる絶縁層は、上層と下層で同じ構成元素を有する絶縁層としても良いし、異なる構成元素を有する絶縁層としても良い。例えば、上層と下層とも、組成がGa2OXX=3α、0<α<1の酸化ガリウムとしても良いし、上層と下層の一方を組成がGa2OXX=3α、0<α<1の酸化ガリウムとし、他方を組成がAl2OXX=3α、0<α<1の酸化アルミニウムとしても良い。また、酸化物半導体層144aに接する絶縁層は、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層の積層としても良い。例えば、酸化物半導体層144aの上層に組成がGa2OXX=3α、0<α<1の酸化ガリウムを形成し、その上に組成がGaXAl2-XO3α0<X<2、0<α<1の酸化ガリウムアルミニウム酸化アルミニウムガリウムを形成してもよい。なお、酸化物半導体層144aの下層を、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層の積層としても良いし、酸化物半導体層144aの上層及び下層の両方を、絶縁層を構成する絶縁材料の化学量論的組成比より酸素が多い領域を有する絶縁層の積層としても良い。次に、ゲート絶縁層146上にゲート電極148aを形成する図9C参照。ゲート電極148aは、ゲート絶縁層146上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極148aとなる導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。材料等の詳細は、電極142aまたは電極142bなどの場合と同様であり、これらの記載を参酌できる。また、ゲート電極148aは容量素子164の一対の電極のうちの他方の電極となる。以上により、高純度化された酸化物半導体層144aを用いたトランジスタ162と、容量素子164とが完成する図9C参照。上述した作製方法により、酸化物半導体層144aは水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減される。こうして作製された酸化物半導体層144aは、i型化真性化または実質的にi型化されており、このような酸化物半導体層144aをチャネル形成領域に用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができる。このため、トランジスタ162を書き込み用のトランジスタとして用いることで、長時間の電荷保持を行うことができる。次に、ゲート絶縁層146及びゲート電極148a上に、絶縁層150及び絶縁層154を形成する図9D参照。絶縁層150及び絶縁層154は、PVD法やCVD法などを用いて形成することができる。また、絶縁層150及び絶縁層154は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて、単層または積層で形成することができる。なお、絶縁層154には、誘電率の低い材料や、誘電率の低い構造多孔質の構造などを用いることが望ましい。絶縁層154の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、絶縁層154は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層154を形成することで、半導体装置を微細化した場合などにおいても、絶縁層154上に、電極や配線などを好適に形成することができるためである。なお、絶縁層154の平坦化は、CMP化学的機械的研磨などの方法を用いて行うことができる。次に、配線158を形成する図9D参照。配線158は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、電極142a、電極142bなどと同様である。なお図示しないが、絶縁層150や絶縁層154等に電極142aや電極142bにまで達する開口を形成した後、配線158を形成することによって、第1行目のメモリセルのトランジスタ162のソース電極またはドレイン電極と接続される配線を形成することができる。また図示しないが、選択トランジスタ180の金属化合物領域に電気的に接続された配線に達するように、絶縁層150や絶縁層154等に開口を形成した後、配線158を形成することによって、選択トランジスタ180のソースまたはドレインと電気的に接続される配線を形成することができる。当該開口の形成はマスクなどを用いた選択的なエッチングにより行われる。トランジスタ162のソース電極またはドレイン電極と接続される配線158、選択トランジスタ180のソースまたはドレインと電気的に接続される配線158は、ビット線BLとして機能する。以上の工程より、図5に示すような構成の半導体装置を作製することができる。次に、図6に示した構成酸化物半導体層144が電極142の上に配置される構成に対応する作製方法を図10を参照して説明する。図9に示した作製方法と図10に示した作製方法とでは、酸化物半導体層144と電極142の作製方法が異なる。図10に示した作製方法において、酸化物半導体層144と電極142の作製方法以外の作製方法は図9に示した作製方法と同様であるため説明は省略する。ゲート電極110a及び絶縁層128上に導電層を形成し、当該導電層を選択的にエッチングして、電極142a、電極142bを形成する図10A参照。当該導電層は、図9に示した作製方法において、電極142a、電極142bを形成するために用いた導電層と同様の材料とし、同様の方法で作製することができるので説明は省略する。次いで、電極142a、電極142b上に酸化物半導体層144を形成する図10B参照。図9に示した作製方法と異なり、酸化物半導体層144は列方向に延びている。酸化物半導体層144の分、容量素子164の絶縁体の厚みを大きくすることができるので、容量素子164のリークを低減することができる。なお、酸化物半導体層144は、図9に示した作製方法において酸化物半導体層144aを形成するために用いた酸化物半導体層と同様の材料とし、同様の方法で作製することができるので説明は省略する。次に、電極142a、電極142b、酸化物半導体層144を覆うようにゲート絶縁層146を形成する図10C参照。これ以降の作製工程は図9で示した工程と同様であるため説明は省略する。以上の工程より、図6に示すような構成の半導体装置を作製することができる。なお、図9及び図10を参照して説明した各工程の前後には、更に電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層及び導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。実施の形態3本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図11を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図11Aは、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表示部703、キーボード704などによって構成されている。筐体701と筐体702の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。図11Bは、携帯情報端末PDAであり、本体711には、表示部713と、外部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。図11Cは、電子ペーパーを実装した電子書籍であり、筐体721と筐体723の2つの筐体で構成されている。筐体721及び筐体723には、それぞれ表示部725及び表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。図11Dは、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。更に、筐体740と筐体741は、スライドし、図11Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。図11Eは、デジタルカメラであり、本体761、表示部767、接眼部763、操作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。図11Fは、テレビジョン装置であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。筐体771及びリモコン操作機780には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。