"複数の伝送路それぞれに対応する受信部を有し、隣接された受信部同士が信号線で接続され、前記複数の伝送路を介して送信側装置からのデータを受信する通信装置における伝送路間の伝送遅延差を補正する方法において、同一信号を受信する隣接する2つの受信部間で、前記信号を受信した旨の情報を前記信号線を介して互いに通知し、他方の受信部からの通知と、自身の信号受信との時間差に応じて、伝送遅延差を補正する処理を実行し、前記隣接する受信部のうちの一方の受信部と、前記一方の受信部に隣接する受信部のうち、当該一方の受信部との間で補正処理を行なっていない方の受信部との選択と、選択された受信部間の伝送遅延差補正処理とを順次行なうことを特徴とする、伝送遅延差補正方法。前記複数の受信部における一端の受信部から他端の受信部に到達するまで2つの受信部を順次選択し、2つの受信部を選択する都度、前記補正処理を実行した後、前記補正処理を施された前記複数の受信部における前記他端の受信部から前記一端の受信部に到達するまで2つの受信部を順次選択し、2つの受信部を選択する都度、前記補正処理を再度実行する、請求項1記載の伝送遅延差補正方法。複数の伝送路により送信装置に接続され、前記複数の伝送路を介して前記送信装置からの情報を受信する通信装置において、前記伝送路毎に設けられた複数の受信部と、隣接する受信部同士を接続する信号線とを有し、前記複数の受信部の各々は、対応する伝送路を介して受信した信号を検出するとともに、隣接する受信部との間で各々の当該信号の検出結果を前記信号線を介して授受する検出部と、隣接する受信部と自身との前記信号の検出時間差より、当該受信部間の伝送遅延差を補正する制御を行なう制御部とを備え、前記制御部は、自身の補正処理状況を隣接する受信部の制御部に通知するとともに、補正処理を行なっていない制御部は、隣接する受信部の制御部からの通知に応じて自身の補正処理を開始することを特徴とする、通信装置。前記制御部は、隣接する受信部の制御部と連携し、前記複数の受信部における一端の受信部から他端の受信部に到達するまで2つの受信部を順次選択し、2つの受信部を選択する都度、前記補正処理を実行した後、前記補正処理を施された前記複数の受信部における前記他端の受信部から前記一端の受信部に到達するまで2つの受信部を順次選択し、2つの受信部を選択する都度、前記補正処理を再度実行する、請求項3記載の通信装置。前記制御部は、前記送信装置からの複数のデータを一時的に保持するバッファと、前記補正処理の実行時に、前記送信装置からの特定パターンを有するデータを検出するパターン検出部と、前記補正処理の実行時に、前記パターン検出部による前記特定パターンの検出タイミングと、前記信号線によって送信される隣接する受信部での前記特定パターンの検出タイミングとに基づき、自身と隣接する受信部との間の伝送遅延差を検出する伝送遅延差検出部と、前記伝送遅延差検出部によって検出された前記伝送遅延差を吸収補正するように前記バッファからの前記データの読出位置を設定するバッファ制御部と、を有する、請求項4記載の通信装置。前記制御部は、前記送信装置からの複数のデータを一時的に保持するバッファを有し、自身の信号受信が前記隣接する受信部による信号受信よりも遅い場合に、前記バッファからの前記データの読み出し位置を変更することを特徴とする、請求項4記載の通信装置。前記バッファ制御部は、2つの受信部の選択が前記複数の受信部における一端の受信部から他端の受信部に到達するまでの間に前記前記伝送遅延差検出部によって検出された伝送遅延差と、2つの受信部の選択が前記他端の受信部から前記一端の受信部に到達するまでの間に前記伝送遅延差検出部によって検出された伝送遅延差とを加算した値を吸収補正するように前記バッファからの前記データの読出位置を設定する、請求項5記載の通信装置。前記制御部は、隣接する受信部にそなえられた前記制御部と連携し、前記複数の受信部における一端の受信部から他端の受信部に到達するまで2つの受信部を順次選択し、2つの受信部を選択する都度、前記パターン検出部,前記伝送遅延差検出部および前記バッファ制御部に前記設定処理を実行させる一方、前記設定処理を施された前記複数の受信部における前記他端の受信部から前記一端の受信部に到達するまで2つの受信部を順次選択し、2つの受信部を選択する都度、前記パターン検出部,前記伝送遅延差検出部および前記バッファ制御部に前記補正処理を再度実行させるレーン制御部を有する、請求項5または請求項7に記載の通信装置。送信装置と、複数の伝送路により前記送信装置に接続され、前記複数の伝送路を介して前記送信装置からの情報を受信する通信装置とをそなえ、前記通信装置は、前記伝送路毎に設けられた複数の受信部と、隣接する受信部同士を接続する信号線とを有し、前記複数の受信部の各々は、対応する伝送路を介して受信した信号を検出するとともに、隣接する受信部との間で各々の当該信号の検出結果を前記信号線を介して授受する検出部と、隣接する受信部と自身との前記信号の検出時間差より、当該受信部間の伝送遅延差を補正する制御を行なう制御部とを備え、前記制御部は、自身の補正処理状況を隣接する受信部の制御部に通知するとともに、補正処理を行なっていない制御部は、隣接する受信部の制御部からの通知に応じて自身の補正処理を開始することを特徴とする、通信システム。前記制御部は、隣接する受信部の制御部と連携し、前記複数の受信部における一端の受信部から他端の受信部に到達するまで2つの受信部を順次選択し、2つの受信部を選択する都度、前記補正処理を実行した後、前記補正処理を施された前記複数の受信部における前記他端の受信部から前記一端の受信部に到達するまで2つの受信部を順次選択し、2つの受信部を選択する都度、前記補正処理を再度実行する、請求項9記載の通信システム。前記制御部は、前記送信装置からの複数のデータを一時的に保持するバッファと、前記補正処理の実行時に、前記送信装置からの特定パターンを有するデータを検出するパターン検出部と、前記補正処理の実行時に、前記パターン検出部による前記特定パターンの検出タイミングと、前記信号線によって送信される隣接する受信部での前記特定パターンの検出タイミングとに基づき、自身と隣接する受信部との間の伝送遅延差を検出する伝送遅延差検出部と、前記伝送遅延差検出部によって検出された前記伝送遅延差を吸収補正するように前記バッファからの前記データの読出位置を設定するバッファ制御部と、を有する、請求項10記載の通信システム。前記制御部は、前記送信装置からの複数のデータを一時的に保持するバッファを有し、自身の信号受信が前記隣接する受信部による信号受信よりも遅い場合に、前記バッファからの前記データの読み出し位置を変更することを特徴とする、請求項10記載の通信システム。前記バッファ制御部は、2つの受信部の選択が前記複数の受信部における一端の受信部から他端の受信部に到達するまでの間に前記前記伝送遅延差検出部によって検出された伝送遅延差と、2つの受信部の選択が前記他端の受信部から前記一端の受信部に到達するまでの間に前記伝送遅延差検出部によって検出された伝送遅延差とを加算した値を吸収補正するように前記バッファからの前記データの読出位置を設定する、請求項11記載の通信システム。前記制御部は、隣接する受信部にそなえられた前記制御部と連携し、前記複数の受信部における一端の受信部から他端の受信部に到達するまで2つの受信部を順次選択し、2つの受信部を選択する都度、前記パターン検出部,前記伝送遅延差検出部および前記バッファ制御部に前記設定処理を実行させる一方、前記設定処理を施された前記複数の受信部における前記他端の受信部から前記一端の受信部に到達するまで2つの受信部を順次選択し、2つの受信部を選択する都度、前記パターン検出部,前記伝送遅延差検出部および前記バッファ制御部に前記補正処理を再度実行させるレーン制御部を有する、請求項11または請求項13に記載の通信システム。図39に示すように、全レーン0~7に対し共通部として存在する一の制御回路120aには、信号線SL0~SL7によって、全レーン0~7の受信部120-0~120-7からのパターン検出信号s2が集約される。また、一の制御回路120aからは、信号線SL0~SL7によって、全レーン0~7の受信部120-0~120-7へ停止信号s3が送り出される。このため、以下のような不具合が生じている。各レーンiからのパターン検出信号の情報量は1ビットで少ない。しかし、制御回路120aでは、少なくともレーン数分の信号線が集約される。このため、レーンの数が増大すると、各レーンiと制御回路120aとの間における配線レイアウトやノイズ対策が極めて困難になる。また、レーン数が多くなると、制御回路120aから物理的に遠く離れた位置に配置されたレーンが出てくる。このように離れた位置に配置されたレーンを含む全レーンの同期を取りながら伝送遅延差を吸収するための設定処理を実行するために、回路の動作周波数を上げることが困難になる。逆に言うと、伝送遅延差を吸収するための設定処理に際し制御回路120aから物理的に遠く離れたレーンが存在する場合、回路が高速化すると、制御回路120aと離れたレーンとの間でパターン検出信号s2や停止信号s3を1クロックでやり取りすることが困難になる。上述したように、図39に示す装置100では、複数のレーンからの情報を一の制御回路120aに集約していたため、伝送遅延差吸収処理対象のレーン数が増大すると、信号線の配線レイアウトやノイズ対策の観点および回路の動作周波数の観点から、回路作成が困難になっている。一つの側面で、本件は、処理対象のレーン数が増大しても、配線レイアウト,ノイズ対策,回路の高速化を可能にしながら、伝送遅延差を補正するための設定処理を確実に実行できるようにすることを目的とする。なお、前記目的に限らず、後述する発明を実施するための最良の形態に示す各構成により導かれる作用効果であって、従来の技術によっては得られない作用効果を奏することも本件の他の目的の一つとして位置付けることができる。本件の伝送遅延差補正方法は、複数の伝送路それぞれに対応する受信部を有し、隣接された受信部同士が信号線で接続され、前記複数の伝送路を介して送信側装置からのデータを受信する通信装置における伝送路間の伝送遅延差を補正する方法において、同一信号を受信する隣接する2つの受信部間で、前記信号を受信した旨の情報を前記信号線を介して互いに通知し、他方の受信部からの通知と、自身の信号受信との時間差に応じて、伝送遅延差を補正する処理を実行し、前記隣接する受信部のうちの一方の受信部と、前記一方の受信部に隣接する受信部のうち、当該一方の受信部との間で補正処理を行なっていない方の受信部との選択と、選択された受信部間の伝送遅延差補正処理とを順次行なう。また、本件の通信装置は、複数の伝送路により送信装置に接続され、前記複数の伝送路を介して前記送信装置からの情報を受信する通信装置において、前記伝送路毎に設けられた複数の受信部と、隣接する受信部同士を接続する信号線とを有し、前記複数の受信部の各々は、対応する伝送路を介して受信した信号を検出するとともに、隣接する受信部との間で各々の当該信号の検出結果を前記信号線を介して授受する検出部と、隣接する受信部と自身との前記信号の検出時間差より、当該受信部間の伝送遅延差を補正する制御を行なう制御部とを備え、前記制御部は、自身の補正処理状況を隣接する受信部の制御部に通知するとともに、補正処理を行なっていない制御部は、隣接する受信部の制御部からの通知に応じて自身の補正処理を開始する。さらに、本件の通信システムは、複数の伝送路により前記送信装置に接続され、前記複数の伝送路を介して前記送信装置からの情報を受信する通信装置とをそなえ、前記通信装置は、上述した通信装置と同様に構成される。開示の技術では、処理対象のレーン数が増大しても、配線レイアウト,ノイズ対策,回路の高速化を可能にしながら、伝送遅延差を補正するための設定処理補正処理を確実に実行することができる。以下、図面を参照して実施の形態を説明する。1伝送遅延差吸収装置通信装置の構成1-1伝送遅延差吸収装置通信装置を適用される装置通信システムの構成図1は、一実施形態のデータ伝送機能を有する装置通信システム1の構成を示すブロック図である。図1に示すように、本実施形態の装置1においても、図38に示した装置100と同様、送信モジュール送信側;送信装置10と受信モジュール受信側;通信装置20との間で複数ビット例えば64ビットのパラレルデータの伝送が行なわれる。このとき、送信モジュール10では、複数ビットのパラレルデータが複数の部分データに分割される。分割された複数の部分データは、それぞれ、送信モジュール10と受信モジュール20との間に並設されたn1nは自然数のレーン0~nによって、送信モジュール10から受信モジュール20へシリアルデータとして伝送される。そして、受信モジュール20において、複数の部分データから複数ビットのパラレルデータが復元される。各レーンii=0~nは、レーンi用送信部10-iと、レーンi用受信部20-iと、レーンi用伝送路30-iとを含んでいる。また、送信部10-1~10-nは、送信モジュール10に含まれ、受信部20-1~20-nは、処理モジュール20a,初期化ステートマシン20bおよび終端ロジック20cとともに、受信モジュール20に含まれている。各送信部10-iは、分割された部分データ例えば8ビットデータをパラレル/シリアル変換しシリアルデータとして伝送路30-iへ送出する。各伝送路30-iは、PCIExpressに代表されるシリアル伝送路で、送信部10-iから送出されたシリアルデータを受信部20-iへ伝送する。各受信部20-iは、図2を参照しながら後述するごとく、伝送路30-iから受信したシリアルデータをシリアル/パラレル変換して部分データを復元する。また、各受信部20-iでは、データの読出位置を予め設定されたレーン間伝送遅延差吸収バッファ24後述により、各レーンiの伝送遅延差が補正される。そして、伝送遅延差補正後の部分データから、複数ビットのパラレルデータが復元される。各受信部20-iには、処理モジュール20aが接続されており、処理モジュール120bは、部分データから復元されたパラレルデータに対する、プロトコルチェック等の処理を実行する。複数のレーン0~nにおける隣接するレーンi,i1またはi1,iどうしは、信号線SLによって接続され、隣接するレーン間で、伝送遅延差の吸収設定処理補正処理に係る情報後述をやり取り可能に構成されている。具体的には、図2や図3を参照しながら後述するごとく、受信部20-iのパターン検出回路25およびレーン間伝送遅延差吸収制御回路26と、受信部20-i1のパターン検出回路25およびレーン間伝送遅延差吸収制御回路26とが、信号線SLによって接続されている。なお、一端のレーン0には、初期化ステートマシン20bが信号線SLを介して接続されている。初期化ステートマシン20bは、送信モジュール10および受信モジュール20の双方を同期動作させる初期化を行なうほか、後述するレーンペア選択の開始処理および終端処理をレーン0に対して実行する機能を果たす。また、他端のレーンnには、終端ロジック20cが信号線SLを介して接続されている。終端ロジック20cは、後述するレーンペア選択の折り返し動作をレーンnに実行させる論理回路である。初期化ステートマシン20bおよび終端ロジック20cの具体的な機能や動作については、図2,図3および図11~図37を参照しながら後述する。1-2伝送遅延差吸収装置通信装置の概要各受信部20-iには、図2~図6を参照しながら後述するレーン間伝送遅延差吸収バッファ24,パターン検出回路25およびレーン間伝送遅延差吸収制御回路26を含む吸収処理部制御部がそなえられている。吸収処理部は、複数のレーン0~nの中から、隣接する2つのレーンを順次シフト選択する機能を果たす。また、吸収処理部は、2つのレーンを選択する都度、当該2つのレーン間で信号線SLにより伝送遅延差の補正設定処理補正処理に係る情報後述をやり取りして、当該2つのレーン間の伝送遅延差を補正するための設定処理補正処理を実行する。なお、以下、順次シフト選択される、隣接する2つのレーンをレーンペアと呼び、一方のレーンをプライマリレーンと呼び、他方のレーンをセカンダリレーンと呼ぶ。より具体的に、吸収処理部は、隣接レーンにおける受信部20-i-1または20-i1にそなえられた吸収処理部パターン検出回路25およびレーン間伝送遅延差吸収制御回路26と連携して、前記設定処理補正処理を実行する。このとき、吸収処理部は、複数のレーン0~nにおける一端のレーン0から他端のレーンnに到達するまで2つのレーンを順次シフト選択し、2つのレーンを選択する都度、前記設定処理を実行する。この後、吸収処理部は、前記設定処理を施された複数のレーン0~nにおける他端のレーンnから一端のレーン0に到達するまで2つのレーンを順次シフト選択し、2つのレーンを選択する都度、前記設定処理を再度実行する。吸収処理部に含まれるレーン間伝送遅延差吸収制御回路26のレーン制御部26b後述によるレーンペア選択動作については、図10~図37を参照しながら後述する。図39を参照しながら説明した設定処理では、伝送遅延差吸収対象の各レーンでのパターン検出信号が一の制御回路120aに一旦集約されてから、一の制御回路120aから全レーンの受信部へ停止信号が送信されている。これに対し、本実施形態では、複数のレーン0~nの受信部20-0~20-nが、図1に示すように、信号線SLを介して数珠状に接続されている。これにより、隣接レーンにおけるパターン検出回路25/レーン間伝送遅延差吸収制御回路26どうしが、伝送遅延差の吸収設定処理に係る情報後述をやり取りしながら、隣接レーン間の伝送遅延差を補正するための設定処理補正処理を実行している。ここで、設定処理補正処理とは、装置1の初期化期間中において、レーン間伝送遅延差吸収バッファ24のデータ読出位置を、パターン検出回路25およびレーン間伝送遅延差吸収制御回路26によって設定する処理である。データ読出位置は、例えば図5を参照しながら後述するごとく、リードポインタによって指定される読出バッファ段数である。つまり、本実施形態では、数珠状に接続されたレーンにおけるパターン検出回路25およびレーン間伝送遅延差吸収制御回路26により、レーンペアを順にシフトさせて選択しながら、伝送遅延差の吸収設定処理に係る情報後述が収集される。そして、収集された情報に基づき、レーンペアのうち伝送遅延差が小さい方の吸収処理部が、自身のレーン間伝送遅延差吸収バッファ24のデータ読出タイミングを、伝送遅延差が大きい方のレーンにおけるレーン間伝送遅延差吸収バッファ24に合わせる。これにより、図39に示すように共用された一の制御回路120aを用いることなく、レーンペア間の伝送遅延差を補正するための設定処理補正処理が、全てのレーン0~nに対し順次実行される。1-3受信モジュールの構成次に、図2および図3を参照しながら、本実施形態の伝送遅延差吸収装置を含む受信モジュール通信装置20の構成について説明する。ここで、図2は、受信モジュール20および各レーンi用受信部20-iの構成を示すブロック図、図3は、受信モジュール20の要部およびレーン0~n間の信号線SLの配線状態を示すブロック図である。なお、図2および図3では、レーン0~2用の受信部20-0~20-2の詳細構成が示されているが、レーン3~n用の受信部20-3~20-nも同様に構成されている。図2および図3に示すように、受信モジュール120における各受信部120-iは、S/P変換回路21,ビット境界検出回路22,クロック乗換バッファ23,レーン間伝送遅延差吸収バッファ以下、単にバッファという24,パターン検出回路25およびレーン間伝送遅延差吸収制御回路以下、単に制御回路という26を含んでいる。なお、S/P変換回路21,ビット境界検出回路22およびクロック乗換バッファ23は、それぞれ、図39を参照しながら前述したS/P変換回路121,ビット境界検出回路122およびクロック乗換バッファ123と同等の機能を有しているので、その詳細な説明は省略する。バッファ24は、図39に示したバッファ124と同等のもので、クロック乗換バッファ23からの部分データを一時的に保持することにより、レーン0~n間の伝送遅延差を吸収する。バッファ24での部分データの保持時間データ読出位置は、初期化期間に、パターン検出回路25および制御回路26によって設定される。なお、バッファ24は、伝送路の設計情報に基づいて予想される最大の伝送遅延差を吸収可能なバッファ段数を有している。また、バッファ24の具体的な構成については、図5を参照しながら後述する。パターン検出回路検出部25は、図4を参照しながら後述するパターン検出部25aおよび伝送遅延差検出部25bとしての機能を有している。制御回路26は、図4~図6を参照しながら後述する伝送遅延差吸収設定部26a,レーン制御部26bおよびORゲート26cとしての機能を有している。そして、本実施形態では、図39に示す一の制御回路120aに代え、図2および図3に示すように、各レーンiが、隣接レーンとの間の伝送遅延差を補正するためのバッファ段数の初期設定を可能にする制御回路26をそなえている。各レーンiの制御回路26は、同一レーンi内のパターン検出回路25に接続されるとともに、信号線SLを介して隣接レーンi1,i1の制御回路26にも接続されている。また、各レーンiのパターン検出回路25は、隣接レーンi1,i1から伝送遅延差の吸収設定処理に係る情報パターン検出信号を収集すべく、信号線SLを介して隣接レーンi1,i1のパターン検出回路25に接続されている。1-4レーン間の信号および信号接続関係ここで、図3を参照しながら、各レーンiにおいて、信号線SLによってパターン検出回路25および制御回路26に入力される信号と、信号線SLによってパターン検出回路25および制御回路26から出力される信号とについて説明する。また、各レーンiと隣接レーンi1,i1との間の信号接続関係について説明する。各レーンiのパターン検出回路25には、隣接レーンi1のパターン検出信号と隣接レーンi1のパターン検出信号とが、伝送遅延差の吸収設定処理に係る情報として入力される。各レーンiのパターン検出回路25は、自レーンiのパターン検出信号を、伝送遅延差の吸収設定処理に係る情報として、隣接レーンi1,i1のパターン検出回路25へ出力する。なお、図中や以下の説明では、隣接レーンi1を隣接レーンAと表記し、隣接レーンi1は隣接レーンBと表記する場合がある。なお、一端のレーン0は、端部に配置され、隣接レーンi1に相当するレーンに接続されていない。このため、レーン0のパターン検出回路25には、隣接レーンi1に相当するレーンのパターン検出信号として0が常時入力される。また、自レーン0のパターン検出信号を隣接レーンi1に相当するレーンへ出力するラインは開放されている。同様に、他端のレーンnは、端部に配置され、隣接レーンi1に相当するレーンに接続されていない。このため、レーンnのパターン検出回路25には、隣接レーンi1に相当するレーンのパターン検出信号として0が常時入力される。また、自レーンnのパターン検出信号を隣接レーンi1に相当するレーンへ出力するラインは開放されている。各レーンiの制御回路26には、隣接レーンi1の2ビット信号LE210が2ビット信号LE110として入力され、隣接レーンi1の1ビット信号CL4が1ビット信号CL3として入力される。また、各レーンiの制御回路26は、2ビット信号LE410を隣接レーンi1の2ビット信号LE310として出力し、1ビット信号CL2を、隣接レーンi1の1ビット信号CL1として出力する。同様に、各レーンiの制御回路26には、隣接レーンi1の2ビット信号LE410が2ビット信号LE310として入力され、隣接レーンi1の1ビット信号CL2が1ビット信号CL1として入力される。また、各レーンiの制御回路26は、2ビット信号LE210を隣接レーンi1の2ビット信号LE110として出力し、1ビット信号CL4を、隣接レーンi1の1ビット信号CL3として出力する。なお、一端のレーン0は、端部に配置され、隣接レーンi1に相当するレーンに接続されていない。このため、レーン0の制御回路26には、隣接レーンi1に相当するレーンの制御回路26として初期化ステートマシン20bが接続され、レーン0の制御回路26と初期化ステートマシン20bとの間で信号LE1LE4CL1CL4がやり取りされる。同様に、他端のレーンnは、端部に配置され、隣接レーンi1に相当するレーンに接続されていない。このため、レーンnの制御回路26には、隣接レーンi1に相当するレーンの制御回路26として終端ロジック20cが接続され、レーンnの制御回路26と終端ロジック20cとの間で信号LE1LE4CL1CL4がやり取りされる。また、図4,図6,図20および図21を参照しながら説明するごとく、レーンペア選択の折り返し時に、レーンnの制御回路26には、後述するレーン制御部26bのフラグcomplete1を設定するためのセット信号SC1が、隣接レーン伝送遅延情報として、終端ロジック20cから入力される。同様に、図4,図6,図34および図35を参照しながら説明するごとく、前記設定処理の完了時に、レーン0の制御回路26には、後述するレーン制御部26bのフラグcomplete2を設定するためのセット信号SC2が、隣接レーン伝送遅延情報として、初期化ステートマシン20bから入力される。また、各レーンiのパターン検出回路25と制御回路26との間でやり取りされる信号情報は以下の通りである。後述する遅延検出カウンタ255によるカウント値が伝送遅延差吸収情報としてパターン検出回路25から制御回路26へ送信され、後述するANDゲート258による論理積結果が隣接レーン伝送遅延差情報としてパターン検出回路25から制御回路26へ送信される。後述するORゲート2623による論理和結果が2ビット信号LS10として制御回路26からパターン検出回路25へ送信される。さらに、各レーンiのパターン検出回路25には、図4を参照しながら後述するごとく、隣接レーンi1,i1からの信号LE1,LE3が入力される。また、各レーンiのバッファ24には、図4および図5を参照しながら後述するごとく、制御回路26の伝送遅延差吸収設定部26aによる自レーンiの遅延設定情報が入力される。上述のように隣接レーン間で信号線SLを介して各種信号をやり取り可能に構成することにより、レーン0からレーンnまでレーンペアを順次シフト選択しながら、レーンペア毎にバッファ24の遅延設定が行なわれる。さらに、終端ロジック20cでレーンペア選択のシフト方向が折り返されると、レーンnからレーン0までレーンペアを順次シフト選択しながら、レーンペア毎にバッファ24の遅延設定が行なわれる。このようにレーンペア選択のシフトを往復させてバッファ24の遅延設定を行なうことで、全レーン0~n間の伝送遅延差を補正するための設定処理補正処理が行なわれる。なお、以下では、レーンペアがレーン0からレーンnまでシフトする期間を往路と呼び、レーンペアがレーンnからレーン0までシフトする期間を復路と呼ぶ場合がある。1-5吸収処理部の構成以下では、全レーン0~n間の伝送遅延差を補正するための設定処理補正処理を実行する吸収処理部の詳細な構成や機能、つまり各レーンiにおけるバッファ24,パターン検出回路25および制御回路26の構成や機能について、図4~図8を参照しながら説明する。1-5-1パターン検出回路25の構成図4は、パターン検出回路25の構成およびレーン間伝送遅延差吸収制御回路26の構成を示すブロック図である。図4に示すように、パターン検出回路25は、パターン検出部25aおよび隣接レーン間伝送遅延差検出部25bを含んでいる。パターン検出部25aは、クロック乗換バッファ23から読み出された部分データ例えば8ビットデータを、送信側と受信側とで予め決められた特定パターンと比較することにより、部分データが特定パターンであるか否かを判断する機能を果たす。当該機能を実現すべく、パターン検出部25aは、伝送遅延検出パターン記憶部251,比較器252,判定回路253およびANDゲート254を含んでいる。伝送遅延検出パターン記憶部251は、送信側と受信側とで予め決められた特定パターンを記憶する。特定パターンは、例えば8ビットのパラレルデータである。比較器252は、クロック乗換バッファ23から読み出された8ビットデータと伝送遅延検出パターン記憶部251の特定パターンとを比較し、8ビットデータと特定パターンとが一致した場合に1を出力し、それ以外の場合に0を出力する。判定回路253は、隣接レーンi1またはi1からのレーンイネーブル信号LE110またはLE310が01または10になった場合に1を出力し、それ以外の場合に0を出力するもので、論理回路によって構成される。なお、レーンイネーブル信号LE110またはLE310が01または10になるのは、自レーンiがレーンペアとして選択されている時である。ANDゲート254は、比較器252の出力と判定回路253の出力との論理積を出力する。つまり、ANDゲート254は、信号LE110またはLE310が01または10になり且つクロック乗換バッファ23から読み出された8ビットデータが特定パターンになった場合に1を出力し、それ以外の場合に0を出力する。より具体的に、ANDゲート254は、自レーンiがレーンペアとして選択され且つ特定パターンが検出された場合に1を出力する。隣接レーン間伝送遅延差検出部伝送遅延差検出部25bは、自レーンiの特定パターンの検出タイミングと隣接レーンi1またはi1での特定パターンの検出タイミングとに基づき、自レーンiと隣接レーンi1またはi1との間の伝送遅延差を検出する機能を果たす。当該機能を実現すべく、隣接レーン間伝送遅延差検出部は、遅延検出カウンタ255,ORゲート256,セレクタ257およびANDゲート258を含んでいる。遅延検出カウンタ255は、ANDゲート254の出力が1になった時、つまり自レーンiがレーンペアとして選択され且つ特定パターンが検出されたタイミングでインクリメント計数を開始する。遅延検出カウンタ255は、後述するANDゲート258の出力の立ち上がりによって計数動作を停止する。なお、遅延検出カウンタ255のカウント値の初期値は0に設定されている。また、図4に示す遅延検出カウンタ255は、カウント値を例えば4ビットデータとして出力する。ORゲート256は、遅延検出カウンタ255の出力カウント値である4つのビットデータの論理和を自レーンiのパターン検出信号として出力する。より具体的に、ORゲート256は、遅延検出カウンタ255が計数を開始していない状態つまり初期値0000を出力している状態で0を出力する。また、ORゲート256は、遅延検出カウンタ255が計数を開始した状態つまり4つのビットデータのうちの少なくとも一つが1である状態で1を出力する。これにより、ORゲート256は、遅延検出カウンタ255が計数を開始しカウント値が1になったタイミングで、自レーンiで特定パターンが検出されたことを示すパターン検出信号を、隣接レーンi1およびi1に対して通知する。セレクタ257は、制御回路26後述するレーン制御部26bからのレーンセレクト信号LS10が01の時、隣接レーンi1図4では隣接レーンBのパターン検出信号を選択して出力する。レーンセレクト信号LS10が01になるのは、後述するごとく、自レーンiが、往路上のレーンペアのプライマリの時、または、復路上のレーンペアのセカンダリの時である。一方、セレクタ257は、制御回路26後述するレーン制御部26bからのレーンセレクト信号LS10が10の時、隣接レーンi1図4では隣接レーンAのパターン検出信号を選択して出力する。レーンセレクト信号LS10が10になるのは、後述するごとく、自レーンiが、往路上のレーンペアのセカンダリの時、または、復路上のレーンペアのプライマリの時である。ANDゲート258は、ORゲート256の出力とセレクタ257の出力との論理積を隣接レーン伝送遅延差情報として出力する。つまり、ANDゲート258は、自レーンiのパターン検出信号が1になり、且つ、自レーンiとレーンペアを成す隣接レーンi1またはi1のパターン検出信号が1になった場合に1を出力し、それ以外の場合に0を出力する。ANDゲート258の出力である隣接レーン伝送遅延差情報は、計数停止信号として遅延検出カウンタ255に入力されるとともに、制御回路26後述するORゲート26cに入力される。また、遅延検出カウンタ255は、ANDゲート258の出力が1になると計数動作を停止し、停止時点でのカウント値つまり自レーンiの伝送遅延差を、自レーンiの伝送遅延差吸収情報4ビットデータとして制御回路26後述する伝送遅延差吸収設定部26aへ出力する。ただし、本実施形態では、上述したように、各レーンのパターン検出信号は、遅延カウンタ255が1回インクリメントを行なって遅延カウンタ255の出力が0から1になった時点で出力される。このため、各レーンの遅延検出カウンタ255によって得られる伝送遅延差は、1だけ多く計数されている。したがって、後段の伝送遅延差吸収設定部26aで遅延検出カウンタ255のカウント値を用いる前には、後述する減算器261より、同カウント値から1だけ減じる処理が実行される。上述した遅延検出カウンタ255によって計数されるカウント値は、自レーンiと隣接レーンi1またはi1との間の伝送遅延差が0である場合には1になる。また、自レーンiのデータ伝送が隣接レーンi1またはi1よりも遅い場合、カウンタ255が計数を開始した直後に計数停止信号を受けることになり、遅延検出カウンタ255によって計数されるカウント値は1になる。一方、自レーンiのデータ伝送が隣接レーンi1またはi1よりも速い場合、カウンタ255は、計数を開始した後、隣接レーンi1またはi1からパターン検出信号を受信するまで計数を行なうことになる。これにより、遅延検出カウンタ255によって計数されるカウント値は、自レーンiと隣接レーンi1またはi1との間の伝送遅延差に応じたカウント値に、1を加算した値になる。1-5-2レーン間伝送遅延差吸収制御回路26の構成レーン間伝送遅延差吸収制御回路26は、図4に示すように、伝送遅延差吸収設定部26a,レーン制御部26bおよびORゲート26cを含んでいる。ORゲート26cは、伝送遅延差検出部25bのANDゲート258からの隣接レーン伝送遅延情報と後述する信号SCとの論理和を出力する。ここで、レーン1~n1のORゲート26cに入力される信号SCは0に固定される。一端のレーン0のORゲート26cに入力される信号SCとしては、前記設定処理の完了時にレーン制御部26bのフラグcomplete2を設定するためのセット信号SC2が、初期化ステートマシン20bから入力される図34および図35参照。また、他端のレーンnのORゲート26cに入力される信号SCとしては、レーンペア選択の折り返し時にレーン制御部26bのフラグcomplete1を設定するためのセット信号SC1が、終端ロジック20cから入力される図20および図21参照。そして、ORゲート26cの出力は、後述するごとく、隣接レーン伝送遅延差情報として、レーン制御部26bの判定回路2602,2604に入力される。伝送遅延差吸収設定部バッファ制御部26aは、レーンペアの選択がレーン0からレーンnに到達するまでの間に伝送遅延差検出部25bによって検出された伝送遅延差を、伝送遅延差吸収情報として一時的に記憶する機能を有する。また、伝送遅延差吸収設定部26aは、記憶した伝送遅延差と、レーンペアの選択がレーンnからレーン0に到達するまでの間に伝送遅延差検出部25bによって検出された伝送遅延差とを加算する機能を有する。さらに、伝送遅延差吸収設定部26aは、加算して得られた値伝送遅延差をバッファ24で吸収するように、バッファ24からの部分データの読出位置を設定する機能を有する。以上のような機能を果たす伝送遅延差吸収設定部26aの詳細な構成については、図5を参照しながら後述する。レーン制御部26bは、隣接レーンのレーン制御部26bと信号線SLを介して信号のやり取りを行なうことにより隣接レーンのレーン制御部26bと連携し、以下のような機能を果たす。つまり、レーン制御部26bは、レーン0からレーンnに到達するまでの往路上で、レーンペアを順次選択する。そして、レーン制御部26bは、レーンペアを選択する都度、パターン検出部25a,伝送遅延差検出部25bおよびバッファ制御部26aに、選択されたレーンペアの伝送遅延差を補正するための設定処理を実行させる。この後、レーン制御部26bは、当該設定処理を施されたレーン0~nにおけるレーンnからレーン0に到達するまでの復路上で、レーンペアを順次選択する。そして、レーン制御部26bは、レーンペアを選択する都度、パターン検出部25a,伝送遅延差検出部25bおよびバッファ制御部26aに、選択されたレーンペアの伝送遅延差を補正するための設定処理を再度実行させる。なお、レーンiのレーン制御部26bは、レーンイネーブル信号LE110およびクリア信号CL1を隣接レーンから入力される一方で、レーンイネーブル信号LE210およびクリア信号CL2を隣接レーンへ出力する。このとき、レーンイネーブル信号LE110は、隣接レーンi1のレーンイネーブル信号LE210であり、クリア信号CL1は、隣接レーンi1のクリア信号CL2である。また、レーンイネーブル信号LE210は、隣接レーンi1のレーンイネーブル信号LE110として出力され、クリア信号CL2は、隣接レーンi1のクリア信号CL1として出力される。これらの信号LE110,LE210,CL1,CL2は、レーンペアがレーン0からレーンnへシフトする往路で用いられ、レーンペアがレーンnからレーン0へシフトする復路では0に固定される。同様に、レーンiのレーン制御部26bは、レーンイネーブル信号LE310およびクリア信号CL3を隣接レーンから入力される一方で、レーンイネーブル信号LE410およびクリア信号CL4を隣接レーンへ出力する。このとき、レーンイネーブル信号LE310は、隣接レーンi1のレーンイネーブル信号LE410であり、クリア信号CL3は、隣接レーンi1のクリア信号CL4である。また、レーンイネーブル信号LE410は、隣接レーンi1のレーンイネーブル信号LE310として出力され、クリア信号CL4は、隣接レーンi1のクリア信号CL3として出力される。これらの信号LE310,LE410,CL3,CL4は、レーンペアがレーンnからレーン0へシフトする復路で用いられ、レーンペアがレーン0からレーンnへシフトする往路では0に固定される。さらに、レーン制御部26bは、レーンセレクト信号LS10をパターン検出回路25のセレクタ257へ出力するとともに、自レーンiの遅延設定情報を伝送遅延差吸収設定部26aへ出力する。このような機能を果たすレーン制御部26bの詳細な構成については、図6~図8を参照しながら後述する。また、上述のような機能を果たすレーン間伝送遅延差吸収制御回路26を用いることにより、レーンペアが、レーン0とレーンnとの間でシフトさせながら1往復するように選択される。そして、レーンペアが選択される都度、選択されたレーンペアの伝送遅延差を補正するための設定処理が実行される。例えば、レーン0,1を選択して設定処理が実行された後は、レーン1,2を選択して設定処理が実行される。これを繰り返し、レーンn1,nを選択して設定処理が実行された後は、終端ロジック20cによりレーンペア選択の折り返し動作が実行される。この後、レーンn,n1を選択して設定処理が実行された後は、レーンn1,n2を選択して設定処理が実行される。これを繰り返し、レーン1,0を選択して設定処理が実行された後は、初期化ステートマシン20bによりレーンペア選択の終端処理が実行される。以上の処理によって、全レーン0~nの伝送遅延差を補正するための設定処理が実行されることになる。1-5-3レーン間伝送遅延差吸収バッファ24の構成図5は、制御回路26におけるレーン間伝送遅延差吸収バッファ24の構成および伝送遅延差吸収設定部26aの構成を示すブロック図である。図5に示すように、レーン間伝送遅延差吸収バッファ24は、4段のバッファD241~244およびセレクタ245を含んでいる。このバッファ24は、伝送路の伝送遅延差を吸収しうる段数を有している。この段数は、伝送路の設計要素の1つとして予め取り決めがなされる。4段のバッファ241~244は、クロック乗換バッファ23の出力ラインに直列接続され、クロック乗換バッファ23からの8ビットデータを入力される。セレクタ245には、クロック乗換バッファ23の出力ラインから4段のバッファ241~244を迂回するラインL0が接続されるとともに、4段のバッファ241~244の出力ラインL1~L4がそれぞれ接続されている。セレクタ245は、伝送遅延差吸収設定部26aの保持FFflipflop263後述に保持された値に応じて、5つのラインL0~L4のうちの一つからのデータを選択的に切り換えて出力する。保持FF263に保持される値は、自レーンiと隣接レーンとの間の伝送遅延差を示す、例えば3ビットのデータで、バッファ24のリードポインタとして用いられる。保持FF263の値が000の時、セレクタ245は、ラインL0を選択し、クロック乗換バッファ23からの8ビットデータを遅延させることなくそのまま出力する。保持FF263の値が001の時、セレクタ245は、ラインL1つまり1段目のバッファ241をデータ読出位置として選択し、クロック乗換バッファ23からの8ビットデータをバッファ241により1クロック分遅延させて出力する。保持FF263の値が010の時、セレクタ245は、ラインL2つまり2段目のバッファ242をデータ読出位置として選択し、クロック乗換バッファ23からの8ビットデータをバッファ241,242により2クロック分遅延させて出力する。保持FF263の値が011の時、セレクタ245は、ラインL3つまり3段目のバッファ243をデータ読出位置として選択し、クロック乗換バッファ23からの8ビットデータをバッファ241~243により3クロック分遅延させて出力する。保持FF263の値が100の時、セレクタ245は、ラインL4つまり4段目のバッファ244をデータ読出位置として選択し、クロック乗換バッファ23からの8ビットデータをバッファ241~244により4クロック分遅延させて出力する。1-5-4伝送遅延差吸収設定部26aの構成図5に示すように、伝送遅延差吸収設定部26aは、減算器261,セレクタ262,保持FF263および加算器264を含む。減算器261は、パターン検出回路26の伝送遅延差吸収情報、つまり遅延検出カウンタ255によるカウント値から1を減じる。減算器261によりカウント値から1を減じる処理を行なうのは、図4を参照しながら前述した通り、遅延検出カウンタ255によって得られる伝送遅延差は1だけ多く計数され、2つのレーン間に伝送遅延差が無い場合でも伝送遅延差が1となるからである。したがって、遅延検出カウンタ255において上述のようなレイテンシが生じなければ、減算器261をそなえくても、本装置は実現可能である。なお、本実施形態では、遅延検出カウンタ255によるカウント値が4ビットデータで、減算器261から出力されるデータは、1を減じることにより、3ビットデータとなっている。セレクタ262には、減算器261からのラインL10と、後述する加算器264からのラインL11と、後述する保持FF263からのラインL12とが接続されている。セレクタ262は、レーン制御部26bの遅延差吸収状態制御デコーダ第3デコーダ;後述2621の出力値切換信号に応じて、3つのラインL10~L12のうちの一つからのデータを選択的に切り換えて保持FF263に出力する。デコーダ2621の出力値は、例えば図6および図8を参照しながら後述するような2ビットデータである。デコーダ2621の出力値が00の時、セレクタ262は、ラインL10を選択し、減算器261からの値を出力して保持FF263に保持させる。デコーダ2621の出力値が01の時、セレクタ262は、ラインL11を選択し、加算器264からの値を出力して保持FF263に保持させる。デコーダ2621の出力値が10または11の時、セレクタ262は、ラインL12を選択し、保持FF263の値を出力して保持FF263に再度保持させる。つまり、デコーダ2621の出力値が10または11の時、保持FF263は、同じ値を保持し続けることになる。保持FF263は、セレクタ262から出力された値を自レーンiの伝送遅延差伝送遅延差吸収情報として保持し、その値を、自レーンiの遅延設定情報としてバッファ24のセレクタ245に出力する。保持FF263に保持される値は、前述のごとくバッファ24のリードポインタとして用いられる。加算器264は、減算器261からの値と保持FF263からの値とを加算して得られた値を、ラインL11を通じてセレクタ262へ出力する。ここで、レーン制御部26bの遅延差吸収状態制御デコーダ2621の出力値に応じた、伝送遅延差吸収設定部26aの動作について説明する。各レーンiでの伝送遅延差吸収処理補正処理は、漏れの無いように、以下のタイミングで計4回実行される。つまり、レーンiが往路でセカンダリレーンとして選択された時と、レーンiが往路でプライマリレーンとして選択された時と、レーンiが復路でセカンダリレーンとして選択された時と、レーンiが復路でプライマリレーンとして選択された時との計4回である。1回目往路セカンダリ時には、遅延差吸収状態制御デコーダ2621の出力値は00となり図8参照、セレクタ245により、ラインL10つまり減算器261からの伝送遅延値が選択され、1回目の伝送遅延差吸収情報として保持FF263に記憶される。2回目往路プライマリ時には、遅延差吸収状態制御デコーダ2621の出力値は01となり図8参照、セレクタ245により、ラインL11つまり加算器264からの伝送遅延値が選択され、2回目の伝送遅延差吸収情報として保持FF263に記憶される。つまり、減算器261により新たに得られた伝送遅延値と、保持FF263に保持されている1回目の伝送遅延値とが、加算器264によって加算され、その加算値が、2回目の伝送遅延差吸収情報として保持FF263に記憶される。3回目復路セカンダリ時には、遅延差吸収状態制御デコーダ2621の出力値は01となり図8参照、セレクタ245により、ラインL11つまり加算器264からの伝送遅延値が選択され、3回目の伝送遅延差吸収情報として保持FF263に記憶される。つまり、減算器261により新たに得られた伝送遅延値と、保持FF263に保持されている2回目の伝送遅延値とが、加算器264によって加算され、その加算値が、3回目の伝送遅延差吸収情報として保持FF263に記憶される。4回目復路プライマリ時には、遅延差吸収状態制御デコーダ2621の出力値は01となり図8参照、セレクタ245により、ラインL11つまり加算器264からの伝送遅延値が選択され、4回目の伝送遅延差吸収情報として保持FF263に記憶される。つまり、減算器261により新たに得られた伝送遅延値と、保持FF263に保持されている3回目の伝送遅延値とが、加算器264によって加算され、その加算値が、4回目の伝送遅延差吸収情報として保持FF263に記憶される。上述した4回のタイミング以外では、遅延差吸収状態制御デコーダ2621の出力値は01となり図8参照、セレクタ245により、ラインL12つまり保持FF263からの伝送遅延値が選択され、伝送遅延差吸収情報として保持FF263に再度記憶される。つまり、保持FF263は、同じ値を保持し続ける。なお、遅延差吸収状態制御デコーダ2621の出力値として誤って11がセレクタ262に入力された場合も、セレクタ245により、ラインL12が選択され、保持FF263は、同じ値を保持し続ける。ここで、上述のごとく構成されたパターン検出回路25,バッファ24および伝送遅延差吸収設定部26aによる具体的な動作について、簡単に説明する。例えばレーン0のデータがレーン1のデータよりも1クロック分早く到着する場合、レーン0のカウンタ255によるカウント値は2となり、レーン0の伝送遅延差吸収設定部26aの保持FF263には001が保持される。保持FF263における値がバッファ24のリードポインタとなるため、レーン0ではセレクタ245により1段目のバッファ241が選択され、このバッファ241からデータが読み出されることになる。一方、レーン1のカウンタ255は、1を計数したときにANDゲート258から隣接レーン伝送遅延差情報レーン0のパターン検出信号を受け取り、計数動作を停止し、レーン1の伝送遅延差吸収設定部26aの保持FF263には000が保持される。その結果、レーン1ではセレクタ245によりバイパスラインL0が選択され、データは、バッファ241~244をバイパスして読み出されることになる。1-5-5レーン制御部26bの構成図6は、レーン間伝送遅延差吸収制御回路26におけるレーン制御部26bの構成を示すブロック図である。図6に示すように、レーン制御部26bは、判定回路2601~2612,フラグ保持レジスタ2613~2618,第1デコーダ2619,第2デコーダ2620,第3デコーダ2621,インバータ2622およびORゲート2623を含んでいる。判定回路2601,2602,フラグ保持レジスタ2613,2614および第1デコーダ2619は往路で用いられ、判定回路2603,2604,フラグ保持レジスタ2615,2616および第2デコーダ2620は復路で用いられる。また、判定回路2605~2612,フラグ保持レジスタ2617,2618,第3デコーダ2621,インバータ2622およびORゲート2623は、往路および復路の両方で用いられる。まず、往路で用いられる構成について説明する。判定回路2601は、レーンイネーブル信号LE110を入力され、この信号LE110が01であるか否かを判定し、信号LE110が01になったと判定すると、フラグ保持レジスタ2613にフラグcurrent1をセットする。なお、レーンイネーブル信号LE110は、前述した通り、隣接レーンi1のレーンイネーブル信号LE210である。フラグ保持レジスタ2613は、判定回路2601によりフラグcurrent1をセットされると、信号sigA1として1を出力する。フラグ保持レジスタ2613にはクリア信号CL1が入力されており、このクリア信号CL1が1になると、フラグ保持レジスタ2613は、フラグcurrent1をクリアし、信号sigA1として0を出力する。なお、クリア信号CL1は、前述した通り、隣接レーンi1のクリア信号CL2である。フラグcurrent1は、自レーンiが往路でレーンペアとして選択されていることを示す。判定回路2602は、フラグ保持レジスタ2613の出力sigA1とORゲート26cからの隣接レーン伝送遅延差情報とを入力され、出力sigA1が1になり且つ隣接レーン伝送遅延情報が1になったか否かを判定する。判定回路2602は、出力sigA1が1になり且つ隣接レーン伝送遅延情報が1になったと判定すると、フラグ保持レジスタ2614にフラグcomplete1をセットする。フラグ保持レジスタ2614は、判定回路2602によりフラグcomplete1をセットされると、信号sigA2として1を出力する。フラグcomplete1は、自レーンiが往路での伝送遅延差吸収処理を完了したことを示す。第1デコーダLaneENdecoder12619は、レジスタ2613からの信号sigA1current1とレジスタ2614からの信号sigA2complete1とを入力され、これらの信号sigA1sigA2をデコードし、レーンイネーブル信号LE210とクリア信号CL2とを生成して出力する。第1デコーダ2619によるデコード内容、つまり信号sigA1sigA2と出力信号LE210CL2との関係は、図7に示す論理真理値表の通りである。なお、前述した通り、レーンイネーブル信号LE210は、隣接レーンi1のレーンイネーブル信号LE110として出力され、クリア信号CL2は、隣接レーンi1のクリア信号CL1として出力される。ついで、復路で用いられる構成について説明する。復路で用いられる判定回路2603,2604,フラグ保持レジスタ2615,2616および第2デコーダ2620は、それぞれ、往路で用いられる判定回路2601,2602,フラグ保持レジスタ2613,2614および第1デコーダ2619に対応している。レーンイネーブル信号LE310LE410は、それぞれレーンイネーブル信号LE110LE210に対応し、クリア信号CL3CL4は、それぞれクリア信号CL1CL2に対応している。また、フラグcurrent2,complete2はそれぞれフラグcurrent1,complete1に対応し、信号sigB1sigB2はそれぞれ信号sigA1sigA2に対応している。つまり、判定回路2603は、レーンイネーブル信号LE310を入力され、この信号LE310が01であるか否かを判定し、信号LE310が01になったと判定すると、フラグ保持レジスタ2615にフラグcurrent2をセットする。なお、レーンイネーブル信号LE310は、前述した通り、隣接レーンi1のレーンイネーブル信号LE410である。フラグ保持レジスタ2615は、判定回路2603によりフラグcurrent2をセットされると、信号sigB1として1を出力する。フラグ保持レジスタ2615にはクリア信号CL3が入力されており、このクリア信号CL3が1になると、フラグ保持レジスタ2615は、フラグcurrent2をクリアし、信号sigB1として0を出力する。なお、クリア信号CL3は、前述した通り、隣接レーンi1のクリア信号CL4である。フラグcurrent2は、自レーンiが復路でレーンペアとして選択されていることを示す。判定回路2604は、フラグ保持レジスタ2615の出力sigB1とORゲート26cからの隣接レーン伝送遅延差情報とを入力され、出力sigB1が1になり且つ隣接レーン伝送遅延情報が1になったか否かを判定する。判定回路2604は、出力sigB1が1になり且つ隣接レーン伝送遅延情報が1になったと判定すると、フラグ保持レジスタ2616にフラグcomplete2をセットする。フラグ保持レジスタ2616は、判定回路2604によりフラグcomplete2をセットされると、信号sigB2として1を出力する。フラグcomplete2は、自レーンiが復路での伝送遅延差吸収処理を完了したことを示す。第2デコーダLaneENdecoder22620は、レジスタ2615からの信号sigB1current2とレジスタ2616からの信号sigB2complete2とを入力され、これらの信号sigB1sigB2をデコードし、レーンイネーブル信号LE410とクリア信号CL4とを生成して出力する。第2デコーダ2620によるデコード内容、つまり信号sigB1sigB2と出力信号LE410CL4との関係は、図7に示す論理真理値表の通りである。ただし、第2デコーダ2620で図7に示す真理値表を用いる場合、信号sigA1sigA2がそれぞれ信号sigB1sigB2に置き換えられ、且つ、レーンイネーブル信号LE210およびクリア信号CL2がそれぞれレーンイネーブル信号LE410およびクリア信号CL4に置き換えられる。なお、前述した通り、レーンイネーブル信号LE410は、隣接レーンi1のレーンイネーブル信号LE310として出力され、クリア信号CL4は、隣接レーンi1のクリア信号CL3として出力される。ついで、往路および復路の両方で用いられる構成について説明する。判定回路2605は、レーンイネーブル信号LE110を入力され、この信号LE110が01であるか否かを判定し、信号LE110が01になったと判定すると、フラグ保持レジスタ2617にフラグPrimaryをセットする。判定回路2606は、レーンイネーブル信号LE110を入力され、この信号LE110が00であるか否かを判定し、信号LE110が00になったと判定すると、フラグ保持レジスタ2617のフラグPrimaryをクリアする。判定回路2607は、レーンイネーブル信号LE310を入力され、この信号LE310が01であるか否かを判定し、信号LE310が01になったと判定すると、フラグ保持レジスタ2617にフラグPrimaryをセットする。判定回路2608は、レーンイネーブル信号LE310を入力され、この信号LE310が00であるか否かを判定し、信号LE310が00になったと判定すると、フラグ保持レジスタ2617のフラグPrimaryをクリアする。フラグ保持レジスタ以下プライマリレジスタという2617は、レーンイネーブル信号LE110またはLE310が01の時にセット可能になるようにセット優先FFによって構成される。プライマリレジスタ2617は、往路で判定回路2605によりフラグPrimaryをセットされた場合または復路で判定回路2607によりフラグPrimaryをセットされた場合、1を出力する。また、プライマリレジスタ2617は、往路で判定回路2606によりフラグPrimaryをクリアされた場合または復路で判定回路2608によりフラグPrimaryをクリアされた場合、0を出力する。フラグPrimaryは、自レーンiが往路または復路でレーンペアのプライマリレーンとして選択され伝送遅延差を調整中であることを示す。判定回路2609は、レーンイネーブル信号LE110を入力され、この信号LE110が10であるか否かを判定し、信号LE110が10になったと判定すると、フラグ保持レジスタ2618にフラグSecondaryをセットする。判定回路2610は、レーンイネーブル信号LE110を入力され、この信号LE110が01であるか否かを判定し、信号LE110が01になったと判定すると、フラグ保持レジスタ2618のフラグSecondaryをクリアする。判定回路2611は、レーンイネーブル信号LE310を入力され、この信号LE310が10であるか否かを判定し、信号LE310が10になったと判定すると、フラグ保持レジスタ2618にフラグSecondaryをセットする。判定回路2612は、レーンイネーブル信号LE310を入力され、この信号LE310が01であるか否かを判定し、信号LE310が01になったと判定すると、フラグ保持レジスタ2618のフラグSecondaryをクリアする。フラグ保持レジスタ以下セカンダリレジスタという2618は、クリア優先FFによって構成され、確実にクリアが行なわれるように構成される。セカンダリレジスタ2618は、往路で判定回路2609によりフラグSecondaryをセットされた場合または復路で判定回路2611によりフラグSecondaryをセットされた場合、1を出力する。また、セカンダリレジスタ2618は、往路で判定回路2610によりフラグSecondaryをクリアされた場合または復路で判定回路2612によりフラグSecondaryをクリアされた場合、0を出力する。フラグSecondaryは、自レーンiが往路または復路でレーンペアのセカンダリレーンとして選択され伝送遅延差を調整中であることを示す。第3デコーダDecoder32621は、図5に示す遅延差吸収状態制御デコーダとして機能するものである。つまり、第3デコーダ2621は、自レーンiの伝送遅延差吸収量を示す伝送遅延差吸収情報図4に示す遅延検出カウンタ255からの出力を、図5に示す保持FF263に正しく保持させるように、セレクタ262を切り換える切換信号を生成する。具体的に、第3デコーダ2621は、1回目自レーンiが往路のセカンダリレーンである時00を出力し、減算器261の出力つまり伝送遅延値を選択して保持FF263に記憶させる。第3デコーダ2621は、2回目自レーンiが往路のプライマリレーンである時01を出力し、加算器264の出力つまり減算器261の出力と保持FF263の値との和を選択して保持FF263に記憶させる。第3デコーダ2621は、3回目自レーンiが復路のセカンダリレーンである時01を出力し、加算器264の出力つまり減算器261の出力と保持FF263の値との和を選択して保持FF263に記憶させる。第3デコーダ2621は、4回目自レーンiが復路のプライマリレーンである時01を出力し、加算器264の出力つまり減算器261の出力と保持FF263の値との和を選択して保持FF263に記憶させる。自レーンiがレーンペアとして選択されていない場合、第3デコーダ2621は、10を出力し、ラインL12を選択して保持FF263に、現在保持している値と同じ値を保持させる。第3デコーダ2621は、上述のようにセレクタ262を切り換える切換信号を出力すべく、フラグ保持レジスタ2613~2615,2617,2618からのフラグcurrent1,complete1,current2,Primary,Secondaryを入力される。そして、第3デコーダ2621は、これらのフラグをデコードして切換信号を生成しセレクタ262へ出力する。第3デコーダ2621によるデコード内容、つまりフラグcurrent1,complete1,current2,Primary,Secondaryと切換信号との関係は、図8に示す論理真理値表の通りである。インバータ2622は、レーンイネーブル信号LE310の各ビットの値を反転させて出力する。ORゲート2623は、レーンイネーブル信号LE110と、インバータ2622からのレーンイネーブル信号LE310の反転信号との論理和を生成し、レーンセレクト信号LS10として出力する。レーンセレクト信号LS10は、図4を参照しながら前述した通り、セレクタ257を切り換え、隣接レーンi1またはi1のパターン検出信号を選択するための信号として用いられる。レーンセレクト信号LS10は、自レーンiが往路のプライマリレーンである時信号LE110=01の時または復路のセカンダリレーンである時信号LE310=10の時に01となる。また、レーンセレクト信号LS10は、自レーンiが往路のセカンダリレーンである時信号LE110=10の時または復路のプライマリレーンである時信号LE310=01の時に10となる。2伝送遅延差吸収装置通信装置の動作次に、上述のごとく構成された伝送遅延差吸収装置通信装置による処理について、図9~図37を参照しながらより具体的に説明する。2-1レーンペアの選択手法図3および図6を参照しながら、往路でのレーンペアの選択手法について説明する。上述したように、隣接する2つのレーンをレーンペアとして選択する際、便宜上、2つのレーンの一方がプライマリレーンとして取り扱われ、他方がセカンダリレーンとして取り扱われる。プライマリレーンとセカンダリレーンとでは、レーン間伝送遅延差の吸収処理を行なう動作に差異は無いが、レーン制御部26bから隣接レーンに対して出力されるレーンイネーブル信号の内容に差異がある。レーンイネーブル信号LE110=01を入力されたレーンは、プライマリレジスタ2617にフラグPrimaryを設定され、プライマリレーンになる。レーンイネーブル信号LE110=10を入力されたレーンは、セカンダリレジスタ2618にフラグSecondaryを設定され、セカンダリレーンになる。プライマリレーンは、レーンイネーブル信号LE210=10を出力する。つまり、プライマリレーンがレーンiである場合、レーンiのレーンイネーブル信号LE210=10は、レーンイネーブル信号LE110=10としてレーンi1に入力され、レーンi1はセカンダリレーンになる。セカンダリレーンは、レーンイネーブル信号LE210=00を出力する。つまり、セカンダリレーンがレーンi1である場合、レーンi1のレーンイネーブル信号LE210=00は、レーンイネーブル信号LE110=00としてレーンi2に入力される。レーンイネーブル信号LE110=00を入力されたレーンは、非活性化され、レーンペアに含まれず、レーン間伝送遅延差の吸収処理の対象外である。例えば、レーン0の制御回路26の2ビットのレーンイネーブル信号LE210とレーン1の制御回路26の2ビットのレーンイネーブル信号LE110とが接続される。レーンイネーブル信号LE210,LE110において、ビット0はプライマリレーンを指示するビットであり、ビット1がセカンダリレーンを指示するビットである。2-2レーン間伝送遅延差の吸収設定処理手順図9に示すフローチャートステップS11~S20を参照しながら、本実施形態の伝送遅延差吸収装置通信装置によるレーン間伝送遅延差の吸収設定処理手順について説明する。レーン間伝送遅延差の吸収設定処理を開始する場合、まず、初期ステートマシン20bからレーン0のレーン制御部26bに対しレーンイネーブル信号LE110=01が入力されるステップS11。これにより、レーン0はプライマリレーンに設定される。プライマリレーンに設定されたレーン0のレーン制御部26bは、レーン1に対し、レーンイネーブル信号LE210=10を出力する。レーン0のレーンイネーブル信号LE210はレーン1のレーンイネーブル信号LE110に接続されているので、レーン1のレーンイネーブル信号LE110=10となり、レーン1はセカンダリレーンに設定される。これにより、レーン0,1が、レーンペア1として選択されるステップS12。セカンダリレーンに設定されたレーン1のレーン制御部26bは、レーン2へレーンイネーブル信号LE210=00を出力し、レーン2を非活性化する。レーン0,1がレーンペア1として選択されると、レーン0においてレーン制御部26bからレーンセレクト信号LS10=01がパターン検出回路25のセレクタ257に出力される。また、レーン1においてレーン制御部26bからレーンセレクト信号LS10=10がパターン検出回路25のセレクタ257に出力される。さらに、レーン0,1において、判定回路253の出力が1になるため、比較器252の比較結果がANDゲート254を通過可能になり、比較器252が有効化されるステップS13。比較器252を有効化した状態で、特定パターンを含むデータが、送信モジュール10から受信モジュール20に対して送信される。このとき、比較器252が有効化されているレーン0,1においてのみ遅延検出カウンタ255が起動され、レーン0,1のそれぞれにおいて、隣接レーン伝送遅延差情報が取得され、伝送遅延差が計測されて保持FF263に記憶されるステップS14。そして、保持FF263に記憶された伝送遅延差が、自レーンiの遅延設定情報としてバッファ24のセレクタ245に出力され、バッファ24のリードポインタとして用いられるステップS15。この後、レーン1,2をレーンペアとして選択するように、レーン0,1のレーンイネーブル信号LE210が設定されるステップS16。つまり、レーン0,1間の伝送遅延差の吸収設定が終わると、レーン0のレーン制御部26bは、初期化ステートマシン20bにクリア信号CL2を送信する図12参照。これに伴い、初期化ステートマシン20bからのレーンイネーブル信号LE110は01から00に、レーン0のレーンイネーブル信号LE210は10から01に、レーン1のレーンイネーブル信号LE210は00から10になる図13参照。これにより、レーン1がプライマリレーンに、レーン2がセカンダリレーンに設定される。以下、図11~図18を参照しながら後述するように、各レーンiのレーン制御部26bが、レーンイネーブル信号LE110,LE210およびクリア信号CL1CL2を隣接レーンとやり取りする。これにより、往路で、レーンn1,nがレーンペアとして選択されるまで、レーンペアのシフト選択が実行され、レーンペアが選択される都度、伝送遅延差の吸収処理補正処理が実行されるステップS17,S18。この後、図19~図25を参照しながら後述するように、終端ロジック20cによりレーンペア選択の折り返し動作が行なわれるステップS19。さらに、図26~図37を参照しながら後述するように、各レーンiのレーン制御部26bが、レーンイネーブル信号LE310,LE410およびクリア信号CL3CL4を隣接レーンとやり取りする。これにより、復路で、レーンペアがレーンn,n1からレーン1,0まで順次シフト選択され、レーンペアが選択される都度、伝送遅延差の吸収処理が実行されるステップS20。なお、折り返し後、最初のレーンペアn,n1に対する吸収処理は、往路最後のレーンペアn1,nに対する吸収処理と重複することになるので省略し、レーンn1,n2から開始してもよい。2-3レーン間伝送遅延差の吸収設定処理の具体例レーンペアとして選択されたプライマリレーンおよびセカンダリレーンは、それぞれ、両方のパターン検出信号を受信し、隣接レーン伝送遅延差情報図4のANDゲート258の出力参照に基づき、自レーンの遅延設定情報図4,図5の設定部26aの出力参照を決定する。ここで、隣接レーンの伝送遅延差情報やレーン間伝送遅延差の吸収設定処理の具体例について、図10A~図10Fを参照しながら説明する。なお、図10A~図10Fは、4つのシリアルレーン0~3で構成された伝送装置で伝送されている伝送データを模式的に示している。各レーンにおいて受信側に届くデータには、伝送路の線長差や、送信器と受信器との間のデバイスの製造バラツキにより、時間的差異が生じる。データを受信側のクロックでサンプリングする際、隣接するレーンにおいて同じクロックエッジでデータがサンプリングされた場合、時間的差異は無いと認識される。一方、隣接するレーンにおいて異なるクロックエッジでデータサンプリングされた場合、時間的差異があると認識される。図10A~図10Fは、受信側のクロックでサンプリングした後の受信データの様子を示している。なお、図中のアルファベットA~Hは、レーン間で同期すべき、つまり同じタイミングクロックエッジで受信されるべき1ビット分のデータとする。図10Aは、伝送遅延差吸収設定処理を実行する前の状態を示す。図10Aに示すレーン構成において、最も短い線路長を持つレーンはレーン1およびレーン3で、最も長い線路長を持つレーンはレーン2である。また、レーン0のデータとレーン1のデータとの間には1ビット分つまり1クロック分の差異があり、レーン0のデータがレーン1のデータよりも1クロック分遅れて到着する。レーン1のデータとレーン2のデータとの間には2ビット分つまり2クロック分の差異があり、レーン1のデータがレーン2のデータよりも2クロック分先に到着する。レーン2のデータとレーン3のデータとの間にも2ビット分つまり2クロック分の差異があり、レーン2のデータがレーン3のデータよりも2クロック分遅れて到着する。このようなクロックの差異が伝送遅延差吸収情報となる。図10Aに示すレーン構成に対し、本実施形態のレーン間伝送遅延差の吸収処理を行なった場合、以下のようにして、最大線路長を持つレーン2の受信タイミングと、他のレーン0,1,3の受信タイミングとが合うように、各レーン0,1,3のバッファ24からの読出タイミングリードポインタが調整設定される。図10Aに示すレーン構成に対し伝送遅延差を補正するための設定処理を行なう場合、まず、図10Bに示すように、プライマリレーン0とセカンダリレーン1とがレーンペアとして選択され、これらのレーン0,1に対する設定処理が行なわれる。このとき、レーン1の方がレーン0よりも線路長が短く、レーン1のデータがレーン0のデータよりも先に受信側に到達するので、レーン1でのパターン検出がレーン0でのパターン検出よりも先に行なわれる。レーン1は、レーン1のカウンタ255により2を計数した時にレーン0からのパターン検出信号を受信し、ANDゲート258により隣接レーン伝送遅延差情報を生成する。レーン0は、先にレーン1側のパターン検出信号を隣接レーンBのパターン検出信号として受信しており、1クロック後に自レーン0のパターン検出信号を受け、ANDゲート258により隣接レーン伝送遅延差情報を生成する。この時点で、レーン0のカウンタ255によるカウント値は1となり、レーン2のカウンタ255によるカウント値は2となる。このとき、図10Aに示すように、レーン0のデータがレーン1のデータよりも1クロック分遅れて到着している。この遅れは、レーン0,1のパターン検出部25aでも1クロック分遅れて検出される。ANDゲート258によって生成されるレーン0および1のパターン検出信号の論理積である隣接レーン伝送遅延差情報は、図4に示すように、自レーンの遅延検出カウンタ255を停止させる信号となる。つまり、伝送遅延差検出パターンの検出を契機に開始されたカウンタ255による計数動作は、隣接レーン伝送遅延差情報によって停止される。これにより、レーンペアのうちの早い方のレーンにおけるカウント値に基づいて、早い方のレーンのデータをどれだけ遅延させれば、両レーンのデータの受信タイミングを一致させることができるかを決定することができる。本実施形態では、カウンタ255による計数値が、図4に示す伝送遅延差吸収情報となる。この情報は、各レーンで決定される。例えば、レーン0のデータがレーン1のデータよりも1クロック分早く到着する場合、レーン0のカウント値がレーン1のカウント値よりも1つ多くなる。逆に、レーン1のデータがレーン0のデータよりも1クロック分早く到着する場合、レーン1のカウント値がレーン0のカウント値よりも1つ多くなる。また、レーン0のデータとレーン1のデータとが同時に到着する場合、両レーンのカウント値は同じ値となる。このようなカウント値に基づく遅延設定情報を、レーン間伝送遅延差吸収バッファ24のリードポインタとしてセットすることで、レーン間伝送遅延差を補正するための設定が行なわれる。さて、レーンペアの各レーンにおけるカウント値は、伝送遅延差吸収情報として、各レーンの制御回路26内の自レーンの伝送遅延差吸収設定部26aに送られる。伝送遅延差吸収設定部26aでは、カウンタ255によるカウント値から1を減算した値が、保持FF263に保持される。例えば図10Bに示すレーンペア0,1に対し伝送遅延差を補正するための設定処理を行なった場合、レーン0の保持FF263には000が保持され、レーン1の保持FF263には001が保持される。レーン0および1それぞれの保持FF263に保持された遅延設定情報は、各レーンのバッファ24のリードポインタとして用いられ、セレクタ245は、リードポインタに応じたラインL0~L4のうちの一つからのデータを選択して出力することになる。これにより、レーン0のバッファ24ではラインL0が選択され、セレクタ245は、データを遅延させることなくそのまま出力する図10Bのレーン0のデータA~H参照。また、レーン1のバッファ24では、ラインL1つまり1段目のバッファ241が選択され、セレクタ245は、データを、レーン0のデータに対し1クロック分遅延させて出力する図10Bのレーン1のデータA′~H′参照。次に、図10Cに示すように、プライマリレーン1とセカンダリレーン2とがレーンペアとして選択され、これらのレーン1,2に対し上述と同様の設定処理が行なわれる。ただし、この場合、プライマリレーン1では、レーン制御部26bの第3デコーダ2621の出力値が01となり図8参照、セレクタ262は加算器264の出力を選択している。このため、レーン1では、今回の処理で減算器261により得られた遅延値001と既に保持FF263に保持された値001とが加算器264により加算され、その加算値010がレーン1の保持FF263に保持される。一方、セカンダリレーン2では、レーン制御部26bの第3デコーダ2621の出力値が00となり図8参照、セレクタ262は減算器261の出力を選択している。このため、レーン2の保持FF263には000が保持される。これにより、レーン1のバッファ24では、ラインL2つまり2段目のバッファ242が選択され、セレクタ245は、データを、レーン2のデータに対し1クロック分遅延させて出力する図10Cのレーン1のデータA′~H′参照。また、レーン2のバッファ24ではラインL0が選択され、セレクタ245は、データを遅延させることなくそのまま出力する図10Cのレーン2のデータA~H参照。次に、図10Dに示すように、プライマリレーン2とセカンダリレーン3とがレーンペアとして選択され、これらのレーン2,3に対し上述と同様の設定処理が行なわれる。この場合、プライマリレーン2では、レーン制御部26bの第3デコーダ2621の出力値が01となり図8参照、セレクタ262は加算器264の出力を選択している。このため、レーン2では、今回の処理で減算器261により得られた遅延値000と既に保持FF263に保持された値000とが加算器264により加算され、その加算値000がレーン2の保持FF263に保持される。一方、セカンダリレーン3では、レーン制御部26bの第3デコーダ2621の出力値が00となり図8参照、セレクタ262は減算器261の出力を選択している。このため、レーン3では、カウンタ255からのカウント値011が減算器261により1だけ減算され、その減算された値010が保持FF263に保持される。これにより、レーン2のバッファ24ではラインL0が選択され、セレクタ245は、データを遅延させることなくそのまま出力する図10Dのレーン2のデータA~H参照。また、レーン3のバッファ24では、ラインL2つまり2段目のバッファ242が選択され、セレクタ245は、データを、レーン2のデータに対し2クロック分遅延させて出力する図10Dのレーン3のデータA′~H′参照。ここまでの設定処理により、全てのレーン0~3について伝送遅延差を補正するための設定処理が行なわれている。しかし、実際には、図10D~図10Fに示すように、レーン0が、他のレーン1~3よりもデータを1クロック分早く受信する状態で残ってしまっている。このような状態で設定処理を終わらせないために、上述と同様の設定処理が、レーンペアをレーン0からレーン3までシフトさせる往路のみならず、後述のごとくレーンペアをレーン3からレーン0までシフトさせる復路でも実行される。設定処理を1往復させることで、全てのレーン0~3の伝送遅延差が補正されるようにリードポインタの設定処理が行なわれる。なお、復路の設定処理対象となる各レーン0~3のレーン制御部26bには、往路の設定処理を完了していることを示すフラグcomplete1がセットされている。次に、図10Dに示すように、プライマリレーン3とセカンダリレーン2とがレーンペアとして選択され、2回目復路の設定処理が行なわれる。このとき、レーン3および2は、既に相互に伝送遅延差の無い状態に設定されているので、両レーン3,2においてカウンタ255の伝送遅延差吸収情報は001となる。この伝送遅延差吸収情報001から減算器261により1を減算して得られた値は000となる。ここで、両レーン3,2においてレーン制御部26bの第3デコーダ2621の出力値は01であり図8参照、セレクタ262は加算器264の出力を選択している。このため、レーン3では、保持FF263に010が保持され続けるとともに、レーン2では、保持FF263に000が保持され続ける。ついで、図10Eに示すように、プライマリレーン2とセカンダリレーン1とがレーンペアとして選択され、2回目復路の設定処理が行なわれる。このとき、レーン2および1も、既に相互に伝送遅延差の無い状態に設定されているので、両レーン2,1においてカウンタ255の伝送遅延差吸収情報は001となる。この伝送遅延差吸収情報001から減算器261により1を減算して得られた値は000となる。ここで、両レーン2,1においてレーン制御部26bの第3デコーダ2621の出力値は01であり図8参照、セレクタ262は加算器264の出力を選択している。このため、レーン2では、保持FF263に000が保持され続けるとともに、レーン1では、保持FF263に010が保持され続ける。最後に、図10Fに示すように、プライマリレーン1とセカンダリレーン0とレーンペアとして選択され、2回目復路の設定処理が行なわれる。このとき、レーン1のデータがレーン1のデータよりも1クロック分早く受信されているので、レーン1のカウンタ255によるカウント値は001となり、レーン0のカウンタ255によるカウント値は010となる。ここで、両レーン1,0においてレーン制御部26bの第3デコーダ2621の出力値は01であり図8参照、セレクタ262は加算器264の出力を選択している。このため、レーン1では、カウント値001から減算器261により1を減算して得られた値000と既に保持FF264に保持された値010とが加算器264により加算され、その加算値010が保持FF263に保持される。また、レーン0では、カウント値010から1を減算して得られた値001と保持FF264に保持された値000とが加算器264により加算され、その加算値001が保持FF263に保持される。これにより、レーン1のバッファ24では、ラインL2つまり2段目のバッファ242が選択され、セレクタ245は、データを、レーン2のデータに対し2クロック分遅延させて出力する図10Fのレーン1のデータA′~H′参照。また、レーン0のバッファ24では、ラインL1つまり1段目のバッファ241が選択され、セレクタ245は、データを、レーン2のデータに対し1クロック分遅延させて出力する図10Fのレーン0のデータA′~H′参照。以上のような設定処理を行なうことにより、図10Aに示すレーン構成に対し、レーン0の保持FF263には001が保持され、レーン1の保持FF263には010が設定され、レーン2の保持FF263には000が設定され、レーン3の保持FF263には010が保持される。そして、各保持FF263に保持された値に応じて、バッファ24におけるバッファ段数が選択される。これにより、最大線路長を持つレーン2の受信タイミングと、他のレーン0,1,3の受信タイミングとが合うように、各レーン0,1,3のバッファ24からの読出タイミングリードポインタが調整設定される。2-4レーンペア選択動作の具体例図11~図37を参照しながら、本実施形態の伝送遅延差吸収装置通信装置におけるレーンペア選択動作~を具体的に説明する。図11~図37においては、初期化ステートマシンI20bと、終端ロジックTL20cと、4つのレーン0~3とをそなえた伝送装置に、本実施形態の伝送遅延差吸収装置通信装置を適用した場合の、レーンペア選択動作~が具体的に示されている。特に、図11~図18においては、レーン0~3間の伝送遅延差を補正するための設定処理が開始されてから、往路でレーンペアとしてレーン0,1、レーン1,2、レーン2,3が順次シフト選択されるまでの動作~が示されている。また、図19~図25においては、レーンペア選択の折り返し動作~が示されている。図26~図37においては、折り返し後に、復路でレーンペアとしてレーン3,2、レーン2,1、レーン1,0が順次シフト選択され、設定処理が完了されるまでの動作~が示されている。なお、各図のレーン0~3には、各動作段階~での各レーンレーン制御26bのフラグ保持レジスタ2613~2618におけるフラグPrimary,Secondary,current1,complete1,current2,complete2の設定状態が示されている。具体的に、図11~図37では、各レーンにおけるフラグPrimary,Secondary,current1,complete1,current2,complete2の状態が、それぞれブロックPScu1co1cu2co2によって示されている。そして、フラグがセットされている場合、対応ブロック内に斜線網掛けが付され、フラグがセットされていない場合クリアされた場合、対応ブロック内は空白となっている。また、図11~図22では、各レーンにおけるフラグcurrent2,complete2の図示は省略されているが、これらのフラグは全て未設定状態である。図25~図37では、各レーンにおけるフラグcurrent1,complete1の図示は省略されているが、図24に示すように、フラグcurrent1は全てクリアされ、フラグcomplete1は全てセットされている。また、図11~図37に示す伝送装置において、4つのレーン0~3は、図1~図3に示す装置と同様、初期化ステートマシン20bと終端ロジック20cとの間において、信号線SLによって直列数珠状に接続されている。そして、図11~図37においては、初期化ステートマシン20b,レーン0~3および終端ロジック20cを接続する信号線SLの下に、各動作段階~で初期化ステートマシン20b,レーン0~3および終端ロジック20cのそれぞれに入出力されるレーンイネーブル信号LE110,LE210の状態2ビットデータが示されている。さらに、図11~図37において各レーン0~3を示すブロック内には、各動作段階~での各レーンの状態を示す符号P,S,nのいずれか一つが記入されている。ここで、Pが記入されている場合、Pを記入されたレーンが、レーンペアのプライマリレーンとして選択されていることを示す。Sが記入されている場合、Sを記入されたレーンが、レーンペアのセカンダリレーンとして選択されていることを示す。nが記入されている場合、nを記入されたレーンが、レーンペアとして選択されていないこと、つまり非活性化されていることを示す。まず、図11~図18を参照しながら、往路でのレーンペアの選択動作~について説明する。図11に示す動作では、レーン間伝送遅延差の吸収設定処理を開始する際、まず、初期ステートマシン20bからレーン0に対しレーンイネーブル信号LE110=01が入力される。これに伴い、レーン0のフラグPcu1が設定され、レーン0はプライマリレーンに設定される。プライマリレーンに設定されたレーン0は、レーン1に対しレーンイネーブル信号LE210=10を出力し、同信号がレーン1のレーンイネーブル信号LE110=10として入力される。これにより、レーン1のフラグSが設定され、レーン1はセカンダリレーンに設定され、レーン0,1が、レーンペアとして選択される。セカンダリレーンに設定されたレーン1は、レーン2へレーンイネーブル信号LE210=00を出力することで、以降のレーン2,3を非活性化する。図12に示す動作では、上記動作後にレーン0,1が相互に隣接レーン伝送遅延差情報を受けると、つまりプライマリレーン0が往路での設定処理を完了すると、レーン0においてフラグco1が設定され、レーン0においてフラグcu1およびフラグco1の両方が設定される。これに伴い、レーン0は、初期化ステートマシン20bにクリア信号CL2を送信する。図13および図14に示す動作,では、初期化ステートマシン20bがレーン0からクリア信号CL2を受信すると、初期ステートマシン20bからレーン0に対して入力されるレーンイネーブル信号LE110は、01から00に切り換わる。これに伴い、レーン0のフラグPがクリアされる。また、上記動作でレーン0のフラグcu1およびフラグco1の両方が設定されることに伴い、レーン0からレーン1に対して入力されるレーンイネーブル信号LE110は、10から01に切り換わる。レーン1にレーンイネーブル信号LE110=01が入力されると、レーン1のフラグPcu1が設定され、フラグSがクリアされ、さらに、レーン1からレーン2に対して入力されるレーンイネーブル信号LE110は、00から10に切り換わる。レーン2にレーンイネーブル信号LE110=10が入力されると、レーン2のフラグSが設定される。これにより、図14に示すように、レーン0は非活性化され、レーン1をプライマリレーンとしレーン2をセカンダリレーンとするレーンペアが選択される。なお、この後、初期化ステートマシン20bは、レーン0からのレーンイネーブル信号LE410が00から10に切り換わるのを待機する。図15に示す動作では、上記動作後にレーン1,2が相互に隣接レーン伝送遅延差情報を受けると、つまりプライマリレーン1が往路での設定処理を完了すると、レーン1においてフラグco1が設定され、レーン1においてフラグcu1およびフラグco1の両方が設定される。これに伴い、レーン1は、レーン0に対してクリア信号CL2を出力し、同クリア信号CL2がレーン0のクリア信号CL1として入力される。図16および図17に示す動作,では、レーン0がレーン1からクリア信号CL1を入力されると、レーン0のフラグcu1がクリアされる。これに応じ、レーン0からレーン1に対して入力されるレーンイネーブル信号LE110は、01から00に切り換わる。これに伴い、レーン1のフラグPがクリアされる。また、上記動作でレーン1のフラグcu1およびフラグco1の両方が設定されることに伴い、レーン1からレーン2に対して入力されるレーンイネーブル信号LE110は、10から01に切り換わる。レーン2にレーンイネーブル信号LE110=01が入力されると、レーン2のフラグPcu1が設定され、フラグSがクリアされ、さらに、レーン2からレーン3に対して入力されるレーンイネーブル信号LE110は、00から10に切り換わる。レーン3にレーンイネーブル信号LE110=10が入力されると、レーン3のフラグSが設定される。これにより、図17に示すように、レーン1は非活性化され、レーン2をプライマリレーンとしレーン3をセカンダリレーンとするレーンペアが選択される。図18に示す動作では、上記動作後にレーン2,3が相互に隣接レーン伝送遅延差情報を受けると、つまりプライマリレーン2が往路での設定処理を完了すると、レーン2においてフラグco1が設定され、レーン2においてフラグcu1およびフラグco1の両方が設定される。これに伴い、レーン2は、レーン1に対してクリア信号CL2を出力し、同クリア信号CL2がレーン1のクリア信号CL1として入力される。ついで、図19~図25を参照しながら、レーンペア選択の折り返し動作、つまりレーンペア選択を往路から復路に切り換える動作~について説明する。図19および図20に示す動作,では、レーン1がレーン2からクリア信号CL1を入力されると、レーン1のフラグcu1がクリアされる。これに応じ、レーン1からレーン2に対して入力されるレーンイネーブル信号LE110は、01から00に切り換わる。これに伴い、レーン2のフラグPがクリアされる。また、上記動作でレーン2のフラグcu1およびフラグco1の両方が設定されることに伴い、レーン2からレーン3に対して入力されるレーンイネーブル信号LE110は、10から01に切り換わる。レーン3にレーンイネーブル信号LE110=01が入力されると、レーン3のフラグPcu1が設定され、フラグSがクリアされる。これにより、図20に示すように、レーン2は非活性化され、レーン3はプライマリレーンに設定された状態になる。そして、図20に示す動作では、終端ロジック20cにレーンイネーブル信号LE110=10が入力されると、終端ロジック20cは、レーン3のフラグco1を設定するためのセット信号SC1を、レーン3に対し隣接レーン伝送遅延情報として入力する。図21に示す動作では、レーン3が終端ロジック20cからセット信号SC1を受けると、レーン3においてフラグco1が設定され、レーン3においてフラグcu1およびフラグco1の両方が設定される。これに伴い、レーン3は、レーン2に対してクリア信号CL2を出力し、同クリア信号CL2がレーン2のクリア信号CL1として入力される。図22に示す動作では、レーン2がレーン3からクリア信号CL1を入力されると、レーン2のフラグcu1がクリアされる。これに応じ、レーン2からレーン3に対して入力されるレーンイネーブル信号LE110は、01から00に切り換わる。これに伴い、レーン3のフラグPがクリアされる。また、上記動作でレーン3のフラグcu1およびフラグco1の両方が設定されることに伴い、レーン3から終端ロジック20cに対し入力されるレーンイネーブル信号LE210は、10から01に切り換わる。図23に示す動作では、終端ロジック20cにレーンイネーブル信号LE110=01が入力されると、終端ロジック20cは、レーン3に対してクリア信号CL1を入力するとともに、レーン3に入力されるレーンイネーブル信号LE310を00から10に切り換える。これに伴い、レーン3のフラグcu1がクリアされるとともに、レーン3のフラグSが設定される。図24および図25に示す動作,では、レーン3のフラグcu1がクリアされると、レーン3から終端ロジック20cに対し入力されるレーンイネーブル信号LE210は、01から00に切り換わる。これに伴い、終端ロジック20cは、レーン3に入力されるレーンイネーブル信号LE310を10から01に切り換える。レーン3にレーンイネーブル信号LE310=01が入力されると、レーン3のフラグPcu2が設定され、フラグSがクリアされ、さらに、レーン3からレーン2に対して入力されるレーンイネーブル信号LE310は、00から10に切り換わる。レーン2にレーンイネーブル信号LE310=10が入力されると、レーン2のフラグSが設定される。これにより、図25に示すように、レーン3をプライマリレーンとしレーン2をセカンダリレーンとするレーンペアが選択される。以上により、レーンペア選択の折り返しが完了する。ついで、図26~図37を参照しながら、復路でのレーンペアの選択動作~について説明する。図26に示す動作では、上記動作後にレーン3,2が相互に隣接レーン伝送遅延差情報を受けると、つまりプライマリレーン3が復路での設定処理を完了すると、レーン3においてフラグco2が設定され、レーン3においてフラグcu2およびフラグco2の両方が設定される。これに伴い、レーン3は、終端ロジック20cに対してクリア信号CL4を出力し、同クリア信号CL4が終端ロジック20cに入力される。図27および図28に示す動作,では、終端ロジック20cがレーン3からクリア信号CL4を入力されると、終端ロジック20cからレーン3に対して入力されるレーンイネーブル信号LE310は、01から00に切り換わる。これに伴い、レーン3のフラグPがクリアされる。また、上記動作でレーン3のフラグcu2およびフラグco2の両方が設定されることに伴い、レーン3からレーン2に対して入力されるレーンイネーブル信号LE310は、10から01に切り換わる。レーン2にレーンイネーブル信号LE310=01が入力されると、レーン2のフラグPcu2が設定され、フラグSがクリアされ、さらに、レーン2からレーン1に対して入力されるレーンイネーブル信号LE310は、00から10に切り換わる。レーン1にレーンイネーブル信号LE310=10が入力されると、レーン1のフラグSが設定される。これにより、図28に示すように、レーン3は非活性化され、レーン2をプライマリレーンとしレーン1をセカンダリレーンとするレーンペアが選択される。図29に示す動作では、上記動作後にレーン2,1が相互に隣接レーン伝送遅延差情報を受けると、つまりプライマリレーン2が復路での設定処理を完了すると、レーン2においてフラグco2が設定され、レーン2においてフラグcu2およびフラグco2の両方が設定される。これに伴い、レーン2は、レーン3に対してクリア信号CL4を出力し、同クリア信号CL4がレーン3のクリア信号CL2として入力される。図30および図31に示す動作,では、レーン3がレーン2からクリア信号CL3を入力されると、レーン3のフラグcu2がクリアされる。これに応じ、レーン3からレーン2に対して入力されるレーンイネーブル信号LE310は、01から00に切り換わる。これに伴い、レーン2のフラグPがクリアされる。また、上記動作でレーン2のフラグcu2およびフラグco2の両方が設定されることに伴い、レーン2からレーン1に対して入力されるレーンイネーブル信号LE310は、10から01に切り換わる。レーン1にレーンイネーブル信号LE310=01が入力されると、レーン1のフラグPcu2が設定され、フラグSがクリアされ、さらに、レーン1からレーン0に対して入力されるレーンイネーブル信号LE310は、00から10に切り換わる。レーン0にレーンイネーブル信号LE310=10が入力されると、レーン0のフラグSが設定される。これにより、図31に示すように、レーン2は非活性化され、レーン1をプライマリレーンとしレーン0をセカンダリレーンとするレーンペアが選択される。図32に示す動作では、上記動作後にレーン1,0が相互に隣接レーン伝送遅延差情報を受けると、つまりプライマリレーン1が復路での設定処理を完了すると、レーン1においてフラグco2が設定され、レーン1においてフラグcu2およびフラグco2の両方が設定される。これに伴い、レーン1は、レーン2に対してクリア信号CL4を出力し、同クリア信号CL4がレーン2のクリア信号CL3として入力される。図33および図34に示す動作,では、レーン2がレーン1からクリア信号CL3を入力されると、レーン2のフラグcu2がクリアされる。これに応じ、レーン2からレーン1に対して入力されるレーンイネーブル信号LE310は、01から00に切り換わる。これに伴い、レーン1のフラグPがクリアされる。また、上記動作でレーン1のフラグcu2およびフラグco2の両方が設定されることに伴い、レーン1からレーン0に対して入力されるレーンイネーブル信号LE310は、10から01に切り換わる。レーン0にレーンイネーブル信号LE310=01が入力されると、レーン0のフラグPcu2が設定され、フラグSがクリアされ、さらに、レーン0から初期化ステートマシン20bに対して入力されるレーンイネーブル信号LE410は、00から10に切り換わる。そして、図34に示す動作では、初期化ステートマシン20bにレーンイネーブル信号LE410=10が入力されると、初期化ステートマシン20bは、レーン0のフラグco2を設定するためのセット信号SC2を、レーン0に対し隣接レーン伝送遅延情報として入力する。図35に示す動作では、レーン0が初期かステートマシン20bからセット信号SC2を受けると、レーン0においてフラグco2が設定され、レーン0においてフラグcu2およびフラグco2の両方が設定される。これに伴い、レーン0は、レーン1に対してクリア信号CL4を出力し、同クリア信号CL4がレーン1のクリア信号CL3として入力される。図36に示す動作では、レーン1がレーン0からクリア信号CL3を入力されると、レーン1のフラグcu2がクリアされる。これに応じ、レーン1からレーン0に対して入力されるレーンイネーブル信号LE310は、01から00に切り換わる。これに伴い、レーン0のフラグPがクリアされる。また、上記動作でレーン0のフラグcu2およびフラグco2の両方が設定されることに伴い、レーン0から初期化ステートマシン20bに対し入力されるレーンイネーブル信号LE410は、10から01に切り換わる。初期化ステートマシン20bは、レーン0からレーンイネーブル信号LE410=01を入力されると、レーン0に対してクリア信号CL3を入力する。図37に示す動作では、レーン0が初期化ステートマシン20bからクリア信号CL3を入力されると、レーン0のフラグcu2がクリアされる。これに応じ、レーン0から初期化ステートマシン20bに対して入力されるレーンイネーブル信号LE310は、01から00に切り換わり、復路でのレーンペアの選択動作が完了する。以上のようにして、一連のレーンペア選択動作、つまりはレーン間伝送遅延差の吸収設定処理が完了する。上述した伝送遅延差吸収装置通信装置によれば、数珠状に接続されたレーンにおけるパターン検出回路25および制御回路26レーン制御部26bにより、レーンペアを順にシフトさせて選択しながら伝送遅延差の吸収設定処理に係る情報伝送遅延差が収集される。そして、収集された情報に基づき、レーンペアのうち伝送遅延差が小さい方の制御回路26が、自身のレーン間伝送遅延差吸収バッファ24のデータ読出タイミングを、伝送遅延差が大きい方のレーンにおけるバッファ24に合わせるように、設定処理が行なわれる。このとき、設定処理が、レーンペアをレーン0からレーンnまでシフトさせる往路のみならず、レーンペアをレーンnからレーン0までシフトさせる復路でも実行される。このように設定処理を1往復させることで、例えば図10D~図10Fに示すように、レーン0が、他のレーン1~3よりもデータを1クロック分早く受信する状態で設定処理が終わってしまうことを確実に抑止することができる。これにより、本実施形態によれば、従来のごとく一箇所の制御回路に情報を集約させることなく、全てのレーン0~nの伝送遅延差が吸収されるようにリードポインタの設定処理が確実に行なわれる。したがって、処理対象のレーン数が増大しても、レーンを数珠状直列に接続するだけで全てのレーンに対する設定処理が可能であり、レーン間の伝送遅延差を補正するための設定処理を確実に実行しながら、配線レイアウト,ノイズ対策,回路の高速化を実現することも可能になる。3その他以上、本発明の好ましい実施形態について詳述したが、本発明は、係る特定の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、種々の変形、変更して実施することができる。例えば、図10~図37を参照しながら上述した実施形態の具体例では、レーン数が4である場合について説明したが、本件は、これに限定されるものではない。"