複数の第1配線、前記第1配線に交差する複数の第2配線、並びに、前記複数の第1配線及び第2配線の各交差部に設けられており異なる抵抗状態によってデータを記憶する複数のメモリセル、からなるメモリセル層を有するメモリセルアレイと、前記第1配線及び第2配線を介して前記メモリセルにアクセスするアクセス回路とを備え、前記メモリセルは、第1極性の所定の電圧が印加されると前記抵抗状態が第1抵抗状態から第2抵抗状態に遷移し、前記第1極性とは逆極性の第2極性の所定の電圧が印加されると前記抵抗状態が前記第2抵抗状態から前記第1抵抗状態に遷移し、前記アクセス回路は、選択した前記メモリセルに接続された前記第1配線及び前記第2配線に前記メモリセルのアクセスに必要な電圧を印加する共に、非選択の前記メモリセルに接続された前記第1配線及び前記第2配線の少なくとも一方をフローティング状態にして、前記選択したメモリセルにアクセスすることを特徴とする半導体記憶装置。前記メモリセルは、前記第1極性における電圧-電流特性と、前記第2極性における電圧-電流特性とが非対称であることを特徴とする請求項1記載の半導体記憶装置。前記メモリセルの前記第1極性における電圧-電流特性は、当該メモリセルが前記第1抵抗状態である場合よりも、前記第2抵抗状態である場合の方が傾きが大きく、前記メモリセルの前記第2極性における電圧-電流特性は、当該メモリセルが前記第1抵抗状態である場合と前記第2抵抗状態である場合とで傾きが実質同じであることを特徴とする請求項1又は2記載の半導体記憶装置。前記アクセス回路は、前記選択したメモリセルにアクセスする第1アクセス動作の際、前記複数の第1配線及び前記複数の第2配線を第1電圧に設定し、その後、前記複数の第1配線又は前記複数の第2配線を前記第1電圧よりも高い第2電圧に設定し、その後、前記選択したメモリセルに接続された前記第1配線を前記第2電圧以上の第3電圧に設定し、前記選択したメモリセルに接続された前記第2配線を前記第1電圧に設定すると共に、前記非選択のメモリセルに接続された前記第1配線及び前記第2配線の少なくとも一方をフローティング状態にすることを特徴とする請求項1~3のいずれか1項記載の半導体記憶装置。前記アクセス回路は、前記選択したメモリセルにアクセスする第1アクセス動作とは異なる第2アクセス動作の際、前記複数の第1配線又は前記複数の第2配線を第4電圧に設定し、その後、前記複数の第1配線及び前記複数の第2配線を前記第4電圧よりも高い第5電圧に設定し、その後、前記選択したメモリセルに接続された前記第2配線を前記第5電圧以上の第6電圧に設定し、前記選択したメモリセルに接続された前記第1配線を前記第4電圧に設定すると共に、前記非選択のメモリセルに接続された前記第1配線及び前記第2配線の少なくとも一方をフローティング状態にすることを特徴とする請求項1~4のいずれか1項記載の半導体記憶装置。低消費電力且つ省スペースな半導体記憶装置を提供する。実施形態に係る半導体記憶装置は、複数の第1配線、前記第1配線に交差する複数の第2配線、並びに、前記複数の第1配線及び第2配線の各交差部に設けられており異なる抵抗状態によってデータを記憶する複数のメモリセル、からなるメモリセル層を有するメモリセルアレイと、前記第1配線及び第2配線を介して前記メモリセルにアクセスするアクセス回路とを備え、前記メモリセルは、第1極性の所定の電圧が印加されると前記抵抗状態が第1抵抗状態から第2抵抗状態に遷移し、前記第1極性とは逆極性の第2極性の所定の電圧が印加されると前記抵抗状態が前記第2抵抗状態から前記第1抵抗状態に遷移し、前記アクセス回路は、選択した前記メモリセルに接続された前記第1配線及び前記第2配線に前記メモリセルのアクセスに必要な電圧を印加する共に、非選択の前記メモリセルに接続された前記第1配線及び前記第2配線の少なくとも一方をフローティング状態にして、前記選択したメモリセルにアクセスすることを特徴とする。以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。[第1の実施形態]<半導体記憶装置の構成>図1は、第1の実施形態に係る半導体記憶装置の構成を示す図である。この半導体記憶装置は、メモリセルアレイ1を備える。メモリセルアレイ1は、複数積層されたメモリセルマットメモリセル層を有する。各メモリセルマットは、複数のビット線BL第1配線及び複数のワード線WL第2配線と、これらワード線WL及びビット線BLで選択されるメモリセルMCを有する。メモリセルマットのビット線BLには、ビット線BLを制御し、メモリセルMCのデータ消去、メモリセルMCへのデータ書き込み及びメモリセルMCからのデータ読み出しをするカラム制御回路2が電気的に接続されている以下において、メモリセルMCのデータ消去及びメモリセルMCへのデータ書き込みをまとめて書き込み動作と呼び、メモリセルMCからのデータ読み出しを読み出し動作と呼ぶ。また、書き込み動作及び読み出し動作をまとめてアクセス動作と呼ぶ。カラム制御回路2には、アクセス動作に必要な電圧をビット線BLに供給するビット線ドライバ2 ́と、読み出し動作時にメモリセルMCに流れる電流を検知増幅してメモリセルMCが記憶するデータを判定するセンスアンプSAを有する。一方、メモリセルマットのワード線WLには、アクセス動作時にワード線WLを選択するロウ制御回路3が電気的に接続されている。ロウ制御回路3は、アクセス動作に必要な電圧をワード線WLに供給するワード線ドライバ3 ́を有する。なお、このロウ制御回路3は、カラム制御回路2と共にアクセス回路に含まれる。図2は、メモリセルアレイ1の一部を示す斜視図である。メモリセルアレイ1は、クロスポイント型のメモリセルアレイである。メモリセルアレイ1のメモリセルマットMMは、平行に配設された複数のビット線BLと、これらビット線BLと交差する方向に平行に配設された複数のワード線WLを有する。ビット線BL及びワード線WLの各交差部には、両配線に挟まれるようにメモリセルMCが設けられている。メモリセルアレイ1は、前述の通り、このような複数のメモリセルマットMMが多層に積層されており、上下に隣接するメモリセルマットMM同士は、ワード線WL或いはビット線BLを共有している。図2の場合、メモリセルアレイ1の最下層のメモリセルマットMM0と、このメモリセルマットMM0の上に隣接するメモリセルマットMM1は、ワード線WL00~WL02を共有している。なお、以下において、例えば、ビット線BL00、BL10及びBL20のように、各メモリセルマットMMにおける同じ位置に配設されたビット線BLのまとまりをビット線グループと呼ぶ。同様に、ワード線WL00及びWL10のように、各メモリセルマットMMにおける同じ位置に配設されたワード線WLのまとまりをワード線グループと呼ぶ。また、図2中点線で示したように、1つのビット線グループ及び1つのワード線グループの交差部に設けられたメモリセルMCのまとまりをメモリセルグループと呼ぶ。図3中Aは、メモリセルMCの回路記号を示す図であり、図3中Bは、メモリセルMCの電圧-電流特性を示す図である。以下では、図3中Aに示すノードNaをアノード、ノードNcをカソードと呼ぶ。また、図3中Aの矢印で示されたアノードNaからカソードNcに向かう方向を順方向、その逆の方向を逆方向と呼ぶ。したがって、アノードNaよりもカソードNcの電圧が小さいバイアスが順方向バイアス第1極性となり、アノードNaよりもカソードNcの電圧が大きいバイアスが逆方向バイアス第2極性となる。メモリセルMCは、可変抵抗素子からなり、この可変抵抗素子の異なる抵抗状態によってデータを記憶する。以下では、可変抵抗素子が高抵抗状態第1抵抗状態であるメモリセルMCの状態をリセット状態、可変抵抗素子が低抵抗状態第2抵抗状態であるメモリセルMCの状態をセット状態と呼ぶ。また、リセット状態のメモリセルMCをセット状態に遷移させる動作をセット動作、セット状態のメモリセルMCをリセット状態に遷移させる動作をリセット動作と呼ぶ。したがって、書き込み動作は、セット動作及びリセット動作を含むものである。このメモリセルMCは、個体電解質の性質を有する。これは、図3中Bに示すように、バイアスの方向印加電圧の極性によって電圧-電流特性が非対称となる性質である。図3中Bから分かるように、メモリセルMCの電圧-電流特性は、印加電圧V=0の近傍を除いて、セル電流は、I~AexpαVA、αは定数で近似することができる。リセット状態のメモリセルMCに順方向バイアスをかけた場合、リセット状態のメモリセルMCに逆方向バイアスをかけた場合及びセット状態のメモリセルMCに逆方向バイアスをかけた場合の係数αは同程度となる。これに対して、セット状態のメモリセルMCに順方向バイアスをかけた場合の係数αは格段に大きくなる。なお、印加電圧V=0の近傍では、lnIは、±∞になる。リセット状態のメモリセルMCに順方向バイアスをかけた場合、印加電圧Vが0V近傍からセット電圧Vsetまでの範囲では、メモリセルMCはリセット状態のままであり、メモリセルMCに流れるセル電流Iは印加電圧Vの変化に応じて可逆的に変化する矢印a0。そして、印加電圧Vがセット電圧Vset以上になると、メモリセルMCの状態は、リセット状態からセット状態に非可逆的に遷移するセット動作矢印a1。一方、セット状態のメモリセルMCに順方向バイアスをかけた場合、メモリセルMCに流れるセル電流Iは印加電圧Vの変化に応じて可逆的に変化する矢印a2。しかし、セット状態のメモリセルMCは、順方向バイアスをかけている限り、印加電圧Vを大きくしていってもリセット状態に遷移しない。リセット状態のメモリセルMCに逆バイアスをかけた場合、メモリセルMCに流れるセル電流Iは印加電圧Vの変化に応じて可逆的に変化する矢印a3。しかし、リセット状態のメモリセルMCは、逆方向バイアスをかけている限り、印加電圧Vを大きくしていってもセット状態に遷移しない。一方、セット状態のメモリセルMCに逆方向バイアスをかけた場合、印加電圧が0Vからこの逆バイアスが0Vから電圧-Vreset以下では、Vresetを、リセット電圧と呼ぶまでの範囲では、メモリセルMCはセット状態のままであり、メモリセルMCに流れるセル電流Iは印加電圧Vの変化に応じて可逆的に変化する矢印a3。そして、印加電圧Vが電圧-Vreset以下になると、メモリセルMCの状態は、セット状態からリセット状態に非可逆的に遷移するリセット動作。図4は、メモリセルアレイ1の一部であり、図2中点線で示したメモリセルグループMGの等価回路図である。図3に示すメモリセルMCを用いて三次元構造を有するクロスポイント型のメモリセルアレイ1を構成する場合、図4に示すように、メモリセルMCの上下が1層毎に反転するように、メモリセルマットMMを積層させる。例えば、メモリセルマットMM0のメモリセルMC002と、メモリセルマットMM0の上に隣接するメモリセルマットMM1のメモリセルMC102は、メモリセルマットMM0及びMM1が共有するワード線WL00を挟んで上下が反転して配置されている。これは、上下に隣接するメモリセルマットMMで、ビット線BL或いはワード線WLを共有させる場合でも、全てのメモリセルマットMMにおいて、ビット線BLからワード線WLに向かう方向が順方向となるようにメモリセルMCを設けるためである。<メモリセルに対するアクセス動作>ここでは、前述の構造を有する半導体記憶装置のメモリセルMCに対するアクセス動作について説明する。なお、以下では、図3中Bで示すバイポーラ型のメモリセルMCを用いてアクセス動作を説明するが、ここで説明するアクセス動作の方式は、電圧-電流特性が非対称なメモリセルであれば一般に適用可能することができる。本実施形態では、メモリセルマットMMの所定のメモリセルMCを選択する際、この選択メモリセルMCに接続されたビット線BL及びワード線WLにアクセス動作に必要な電圧を印加すると共に、他のビット線BL及びワード線WLをフローティング状態にする。ここで、フローティング状態とは、外部から一定電位を供給して印加しない状態をいう。この事は、アクセスしないメモリセルMCに接続されたビット線BL及びワード線WLの少なくともいずれか一方を、フローティング状態にするとも言える。以下では、選択メモリセルに接続されたビット線を選択ビット線、選択メモリセルに接続されたワード線を選択ワード線、選択メモリセルに接続されていないビット線を非選択ビット線、選択メモリセルに接続されていないワード線を非選択ワード線、非選択ビット線及び非選択ワード線の少なくとも一方に接続されたメモリセルを非選択メモリセルと呼ぶこともある。先ず、この方法によって、選択メモリセルMCにアクセスできる根拠について説明する。なお、メモリセルMCのアノード側にはビット線BL、カソード側にはワード線WLが接続されているものとする。したがって、ビット線BLに高電圧、ワード線WLに低電圧を印加すると、メモリセルMCに順方向バイアスがかかる。本実施形態の半導体記憶装置の場合、前述の通り、ビット線BL及びワード線WLは、上下に隣接するメモリセルマットMMで共有されている。所定のメモリセルマットMMのメモリセルMCを1つ選択する場合、この選択メモリセルMCをクロスポイントに持つ選択ビット線BL、選択ワード線WLをビット線ドライバ2 ́、ワード線ドライバ3 ́でドライブさせるが、この時にメモリセルアレイ1に生じる電流パスを考える。本実施形態の半導体記憶装置の場合、選択ビット線BL及び選択ワード線WLの交差部のメモリセルMCが選択されると、ビット線BL及びワード線WLが上下に隣接するセルアレイマットMMで上下逆に使用されていることから、選択ビット線BLから選択ワード線WLに向かう電流パスは、選択メモリセルMCを通る電流パスを除き、最低3つの非選択メモリセルMCを通る以下では、非選択メモリセルMCを3つだけ通る最短の電流パスを最短電流パスと呼ぶこともある。この場合、最短電流パスが2番目に通る非選択メモリセルには逆方向バイアスがかかる。例えば、図5に示すメモリセルアレイ1において、ビット線BL11及びワード線WL00の交差部にあるメモリセルマットMM1のメモリセルMC101を選択メモリセルとする場合を考える。選択ビット線BL11に電圧Vb、選択ワード線WL00に電圧Vbよりも低い電圧Vwを印加する。ここで、電圧Vb-Vwは、メモリセルMCのアクセス動作に必要な電圧である。この時、選択ビット線BL11から選択ワード線WL00に向けて、いくつかの電流パスができる。電流パスP0は、選択メモリセルMC101を介して選択ビット線BL11から選択ワード線WL00に向かう電流パスである。この電流パスP0によって、選択メモリセルMC101には、電圧Vb-Vw程度の順方向バイアスがかかる。電流パスP1は、非選択メモリセルMC111、MC011及びMC001を介して選択ビット線BL11から選択ワード線WL00に向かう最短電流パスである。この電流パスP1によって、メモリセルMC011には、逆方向バイアスがかかる。そのため、メモリセルMC111及びMC001には、電圧Vb-Vwよりも小さい電圧しか印加されない。また、電流パスP2は、メモリセルMC211、MC210及びMC100を介して選択ビット線BL11から選択ワード線WL00に向かう最短電流パスである。この電流パスP2によって、メモリセルMC210には、逆方向バイアスが加わる。そのため、メモリセルMC211及びMC100には、電圧Vb-Vwよりも小さい電圧しか印加されない。つまり、非選択メモリセルMCには、選択メモリセルMCに印加される電圧よりも小さい電圧しか印加されないことが保証できる。非選択メモリセルMCに印加される電圧は、ビット線ドライバ2 ́及びワード線ドライバ3 ́から選択ビット線BL及び選択ワード線WL間に印加された電圧が複数の非選択メモリセルMCによって分圧された電圧であり、セルアレイマットMMの場所毎に自己整合的に決まる。従来のクロスポイント型のメモリセルアレイの場合、非選択メモリセルに対して一定のバイアスをかけることで、非選択メモリセルへの誤ったアクセス動作を回避していた。このアクセス方式の場合、最短電流パスの中間点が固定電圧となる。そのため、メモリセルマット内で配置された場所によっては、非選択メモリセルにかなり大きなバイアスがかかる。その結果、自己整合的な状況が破壊され、非選択メモリセルには、かなり強制的にセル電流が流されることになる。その点、本実施形態の場合、非選択ビット線BL及び非選択ワード線WLをフローティング状態にする。これによって、選択ビット線BL及び選択ワード線WLに印加される電圧のみ固定条件として、この条件の中で、メモリセルアレイ1は、非選択メモリセルMCに流れる総セル電流が最低になるような電圧分布に自己整合的に落ち着く。その結果、アクセス動作時のメモリセルアレイ1の消費電流を従来の半導体記憶装置に比べて小さくすることができる。以下では、本実施形態のアクセス動作の方式をフローティングアクセス方式と呼ぶ。<メモリセルに対するアクセス手順>次に、フローティングアクセス方式によるメモリセルMCへのアクセス手順について説明する。ここでは、簡単な例として、3×3のメモリセルマットMMを積層させたメモリセルアレイ1を対象とし、メモリセルマットMM1のビット線BL11及びワード線WL01の交差部に設けられたメモリセルMC111にアクセスする場合について説明する。図6は、メモリセルMCにアクセスする前の状態、即ち、メモリセルMCの抵抗状態が保持されている状態のメモリセルアレイ1のバイアス状態を示す図である。以下において、この状態をスタンバイStand-by状態と呼ぶ。スタンバイ状態では、全てのビット線BL及びワード線WLを接地電圧程度の電圧Vs第1電圧又は第4電圧に設定する。スタンバイ状態では、メモリセルMCの抵抗状態は維持されるため、メモリセルアレイ1のデータは固定される。また、スタンバイ状態では、いずれのメモリセルMCにもバイアスはかからない。図7は、メモリセルMCにアクセスする直前の状態のメモリセルアレイ1のバイアス状態を示す図である。以下において、この状態を、アクティブスタンバイActivestand-by状態と呼ぶ。アクティブスタンバイ状態では、メモリセルアレイ1の全てのビット線BL及びワード線WLを所定の電圧V第2電圧又は第5電圧に設定する。この電圧Vは、書き込み動作セット動作及びリセット動作及び読み出し動作で異なる値を取る。書き込み動作の場合、電圧Vは、セット電圧Vset、リセット電圧Vreset、或いはそれらに近い電圧Vdの半分程度にあたる電圧~Vset/2、~Vreset/2、或いは~Vd/2となる。一方、読み出し動作の場合、電圧Vは、アクセス電圧Vaccと同程度の電圧となる。なお、アクセス電圧Vaccは、読み出し動作時に選択ビット線BLに設定する電圧であり、セット電圧Vset及びリセット電圧Vresetよりも小さく、メモリセルMCの状態が遷移しない程度の電圧である。このアクティブスタンバイ状態でも、スタンバイ状態と同様、いずれのメモリセルMCにもバイアスはかからない。なお、アクティブスタンバイ状態で全てのビット線BL及びワード線WLに設定される電圧Vは、後述のアクセス状態においてビット線BL或いはワード線WLに設定される最大電圧以下であれば良いため、センスアンプSAにとって適切な値の電圧とすることができる。例えば、読み出し動作の場合V=~Vacc/2にしたり、書き込み動作の場合V=Vdにしたりすることで、セル電流が安定する時間とセンスアンプSAの作動のマッチングを図ることができる。また、選択ビット線、非選択ビット線、選択ワード線、非選択ワード線でそれぞれ異なった、最適な電圧を設定してもよい。図8は、メモリセルMCから実際にデータを読み出す状態のメモリセルアレイ1のバイアス状態を示す図である。以下では、この状態の他、後述する実際にメモリセルMCをセット状態に遷移させる状態、並びに、実際にメモリセルMCをリセット状態に遷移させる状態をアクセス状態と呼ぶ。したがって、アクセス動作は、スタンバイ状態、アクティブスタンバイ状態及びアクセス状態の3つの状態で構成される。読み出し動作第1アクセス動作のアクセス状態では、選択ビット線BLにアクセス電圧Vacc第3電圧、選択ワード線WL01に電圧Vsを印加する一方、非選択ビット線BL及び非選択ワード線WLをフローティング状態にする。図8では、フローティング状態のビット線BL及びワード線WLの電圧をV~で表わしている。この場合、アクティブスタンバイ状態において全てのビット線BL及びワード線WLが予め電圧V=Vaccに設定されているため、選択ビット線BL11からフローティング状態の非選択ビット線BL及び非選択ワード線WLに対して充電されることはない。そのため、選択ビット線BL11には、選択メモリセルMC111のデータに応じたセル電流が素早く現れる。この選択ビット線BL11に流れるセル電流をセンスアンプSAで検知することで選択メモリセルMC111の状態セット状態又はリセット状態を判定することができる。メモリセルMCのセット状態、リセット状態は、それぞれ‘0’、‘1’に対応しているため、メモリセルMCの状態を判定すれば選択メモリセルMC111の記憶データを読み出すことができる。フローティング状態電圧V~のビット線BL及びワード線WLの電圧は、メモリセルアレイ1におけるメモリセルMCの配置場所に応じて自己整合的に所定の電圧に落ち着くが、その過程において、非選択メモリセルMCにも電流が流れる。この非選択メモリセルMCに流れる電流は、大別して間接順方向電流、間接逆方向電流に分類することができる。最短電流パスを流れる電流が途中の非選択メモリセルを順方向に通過する場合、この非選択メモリセルを間接順方向電流が流れるメモリセルと言い、最短電流パスを流れる電流が途中の非選択メモリセルを逆方向に通過する場合、この非選択メモリセルを間接逆方向電流が流れるメモリセルと言う。図8では、選択メモリセルMCの流れるセル電流を白抜き矢印、間接順方向電流が流れる非選択メモリセルMCを実線矢印、間接逆方向電流が流れる非選択メモリセルMCを点線矢印でそれぞれ示している。白抜き矢印、実線矢印及び点線矢印は、いずれも電流が流れる向きも示している。例えば、非選択メモリセルMC101、MC100及びMC110を介して選択ビット線BL11から選択ワード線WL01に向かう最短電流パスP0について見ると、非選択メモリセルMC101及びMC110に間接順方向電流が流れ、非選択メモリセルMC100に間接逆方向電流が流れることになる。つまり、選択ビット線BL11又は選択ワード線WL01に接続された非選択メモリセルMCに間接順方向電流が流れ、これら間接順方向電流が流れるメモリセルと同じ非選択ビット線BL又は非選択ワード線WLに接続された非選択メモリセルMCに間接逆方向電流が流れることが分かる。また、間接順方向電流又は間接逆方向電流が流れる非選択メモリセルMCは、選択メモリセルMC111が属するメモリセルマットMM1並びに、このメモリセルマットMM1の上下に隣接するメモリセルマットMM0及びMM2の範囲にのみ存在し、メモリセルマットMM1に隣接しないメモリセルマットMM3には存在しないことが分かる。図9は、メモリセルMCのセット動作第1アクセス動作のアクセス状態のメモリセルアレイ1のバイアス状態を示す図である。セット動作のアクセス状態では、選択ビット線BL11にセット電圧Vset第3電圧、選択ワード線WL01に電圧Vsを印加する一方、非選択ビット線BL及び非選択ワード線WLはフローティング状態とする。この場合、アクティブスタンバイ状態において全てのビット線BL及びワード線WLが予め電圧V=~Vset/2に設定されているため、放電電流が選択ワード線WL01に集中せず、充電電流として選択ビット線BL11にも供給される。また、ビット線ドライバ2 ́から遠く、ワード線ドライバ3 ́に近い場所の非選択メモリセルMCに対して、過渡的にでもセット電圧Vsetに近い電圧が印加されるのを防ぐことができる。フローティング状態電圧V~のビット線BL及びワード線WLは、メモリセルアレイ1におけるメモリセルMCの位置によって自己整合的に所定の電圧に落ち着くが、その過程において、非選択メモリセルMCにも電流が流れる点については、読み出し動作のアクセス状態と同じである。但し、電圧Vの値が異なるため、メモリセルアレイ1のバイアス状態と電流の過渡的な変化は異なる。図10は、メモリセルMCのリセット動作第2アクセス動作のアクセス状態のメモリセルアレイ1のバイアス状態を示す図である。リセット動作のアクセス状態では、選択ビット線BL11に電圧Vs、選択ワード線WL01にリセット電圧Vreset第6電圧を印加する。これは、セット動作時と逆のバイアス状態である。一方、非選択ビット線BL及び非選択ワード線WLはフローティング状態とする。この場合、アクティブスタンバイ状態において全てのビット線BL及びワード線WLが予め電圧V=~Vreset/2に設定されているため、放電電流が選択ビット線BL11に集中せず、充電電流として選択ワード線WL01にも供給される。また、ワード線ドライバ3 ́から遠く、ビット線ドライバ2 ́に近い場所の非選択メモリセルMCに対して、過渡的にでもリセット電圧Vresetに近い電圧が印加されるのを防ぐことができる。フローティング状態電圧V~のビット線BL及びワード線WLは、メモリセルアレイ1におけるメモリセルMCの位置によって自己整合的に所定の電圧に落ち着くが、その過程において、非選択メモリセルMCにも電流が流れる点については、読み出し動作及びセット動作のアクセス状態と同じである。但し、選択メモリセルMC111を逆方向バイアスの状態にするため、間接順方向電流が流れる非選択メモリセルMCと間接逆方電流が流れる非選択メモリセルMCが、読み出し動作やセット動作のアクセス状態と全く逆になる。以上説明したフローティングアクセス方式を用いた場合、メモリセルアレイ1に欠陥が発生さいた場合にも容易に対応することができる。次に、この点について、説明する。従来の半導体記憶装置では、不良メモリセルがある場合、他のメモリセルへのアクセスの影響を考慮し、当該不良メモリセルをスペアのメモリセルに置き換えるか、或いは、不良メモリセルをメモリセルアレイから回路的に切り離すなどの措置によって対応していた。その点、本実施形態のフローティングアクセス方式の場合、不良メモリセルによってこの不良メモリセルに接続されているビット線BLやワード線WLが短絡している場合であっても、スタンバイ状態やアクティブスタンバイ状態では、これらビット線BL及びワード線WL間には電位差が生じないため問題とならない。また、アクセス状態では、選択メモリセルMC以外は、フローティング状態であり、欠陥の影響はメモリセルアレイ1内の抵抗分布の変化として現れるため、欠陥発生部位を含む領域から離れたメモリセルMCにアクセスする限りにおいては影響を無視できる。即ち、読み出し動作時や書き込み動作時に、異常電流が流れたり誤動作をしたりする領域をアドレス管理によってアクセス禁止領域とするだけで足りる。これは磁気ディスクや光ディスクにおいて欠陥が存在する領域を使用しない事に似ており、メモリ素子として特別な対応をしないことに似ている。勿論、メモリ素子として内部にアクセスできないようなアドレスの情報を持たせることもできるが、メモリセルアレイの回路システムによってリダンダンシなどを用いた対応をとる必要は無く、アドレスの管理だけで対応することができる。例えば、メモリセルアレイ1の所定の部位に欠陥が生じたとする。この時、最悪の場合、図11に示すように、この欠陥発生部位を中心としてビット線BL方向及びワード線WL方向に十字状にアクセス禁止領域が発生する。欠陥の種類によっては、このアクセス禁止領域内であっても、正常にアクセスできる箇所も存在するが、アクセスして不良が生じるか否かに依存するため、実使用状態でアドレスが管理されることになる。<まとめ>以上、本実施形態によれば、アクセス動作時に、選択メモリセル以外をフローティング状態にする。そのため、消費電力を小さくすることができる。また、フローティング状態を作り出すだけなので、配線ドライバ等の周辺回路も小さいスペースに実装可能である。更に、メモリセルアレイに欠陥が生じた場合、それを補償する特別な回路を必要とせず、アドレス管理だけで対応することができるため、大容量ファイルメモリに向いた半導体記憶装置を提供することができる。[第2の実施形態]第1の実施形態では、1つのメモリセルMCにアクセスする場合について説明したが、第2の実施形態では、複数のメモリセルMCに同時にアクセスする場合について説明する。先ず、複数のメモリセルMCに同時に読み出す動作する場合について説明する。図3に示した非対称抵抗変化メモリセルメモリセルMCは、大電流が流れ続けるとその特性が変化してしまう。そのため、セル電流をモニタするビット線BLについては、1本毎に1つのメモリセルMCを選択するようにして、メモリセルMC毎にセル電流をモニタして、制御できるようにする必要がある。そこで、本実施形態では、同時に複数のメモリセルMCにアクセスする際、ワード線WLを1本だけ選択し、ビット線BLを複数選択する。選択ワード線WLとワード線ドライバ3 ́との距離を短くして、選択ワード線WLの許容電流内においてできるだけ多くのビット線BLを選択する。選択ビット線BLに流れるセル電流Icellの大小を検知するには、この選択ビット線BLと同一環境の参照ビット線RBLが必要になる。読み出し動作においては、最低でもビット線BLと参照ビット線BLBの2本のビット線をドライブし、参照ビット線RBLに流れる電流と選択ビット線BLに流れるセル電流Icellとを選択ビット線BLの一端に設けられたセンスアンプSAで比較する。この比較によって、選択メモリセルMCの抵抗状態、つまり選択メモリセルMCが記憶するデータを判定することができる。次に、複数のメモリセルMCに同時にセット動作する場合について説明する。セット動作の場合、1本の選択ワード線WLに電圧Vsを印加し、複数の選択ビット線BLにセット電圧Vsetを印加し、非選択ビット線BL及び非選択ワード線WLをフローティング状態にする。なお、このセット動作の際、センスアンプSAを利用することができる。選択ビット線BLに接続されたセンスアンプSAは、上記の通り、セル電流をモニタする役割を持っている。そこで、センスアンプSAによって、セット動作中の選択メモリセルMCのセル電流Icellをモニタする。そして、センスアンプSAが、リセット状態高抵抗状態からセット状態低抵抗状態に遷移した時のセル電流Icellの増加を検知した時点で、ビット線ドライバ2 ́からそのビット線BLを切り離すようにする。これによって、選択メモリセルMCに余分な電流が流れず、当該選択メモリセルMCの特性の変化を防ぐことができる。これは、各々の選択ビット線BLに流れるセル電流IcellをセンスアンプSAで個別にモニタすることで可能になる。次に、複数の選択メモリセルMCに同時にリセット動作する場合について説明する。リセット動作の場合、1本の選択ワード線WLにリセット電圧Vresetを印加し、複数の選択ビット線BLに電圧Vsを印加し、非選択ビット線BL及び非選択ワード線WLをフローティング状態にする。リセット動作の場合、選択メモリセルMCには逆方向バイアスがかかるが、この場合、図3中Bを用いて説明したように、非対称抵抗変化メモリセルの特性上、セル電流は非常に小さい。そのため、ビット線BLの選択方法は重要とはならない。したがって、セット動作に用いる選択デコーダをそのまま流用し、セット動作時と同じ方法によってビット線BLを選択することもできる。なお、読み出し動作、セット動作及びリセット動作のいずれの動作においても、ビット線BLには、メモリセルMC1つ分のセル電流Icellしか流れない。そのため、ビット線BLは、ワード線WLに比べて長くても問題はない。一方、ワード線WLは、参照ビット線RBLも含め複数のビット線BLを同時にドライブすることになる。そのため、参照ビット線RBLも含めn本のビット線BLを選択する場合、ワード線WLは、n×Icellの電流を許容できるものでなければならない。また、選択される複数のビット線BLは、同一のワード線WLに接続されたメモリセルMCに接続されているものであれば良い。図12~図14は、本実施形態に係るビット線BLの選択例である。図12~図14中点線で示されたメモリセル、ビット線は、それぞれ参照セルRC、参照ビット線RBLを示す。図12は、同一のメモリセルマットMMから複数のメモリセルMCを選択する例である。ワード線WL00と、ビット線BL10及びBL11を選択することで、メモリセルマットMM1の2つのメモリセルMC100及びMC101に同時にアクセスすることができる。図13は、上下に隣接し且つ1つのワード線WLを共有する2つのメモリセルマットMMから複数のメモリセルMCを選択する例である。ワード線WL01と、ビット線BL00及びBL11を選択することで、メモリセルマットMM0のメモリセルMC000及びメモリセルマットMM1のメモリセルMC101に同時にアクセスすることができる。図14も、図13と同様、上下に隣接し且つ1つのワード線WLを共有する2つのメモリセルマットMMから複数のメモリセルMCを選択する例である。図14の場合、図13とは異なり、同じビット線グループに属するビット線BL01及びBL11を選択している。これによって、メモリセルマットMM0のメモリセルMC001及びメモリセルマットMM1のメモリセルMC101に同時にアクセスできる。図12~図14に示した例の他、同じワード線WLを共有するメモリセルマットMMの範囲であれば、ワード線WLの許容電流の範囲内において、複数のビット線BLを任意に選択することができる。以上、本実施形態によれば、第1の実施形態と同様の効果を得られるばかりでなく、複数のメモリセルに同時にアクセスできるため、アクセス動作の処理時間を短縮することができる。[第3の実施形態]第3の実施形態では、異なるメモリセルから連続してデータを読み出す方法について説明する。以下において、この方法による読み出し動作を連続読み出し動作と呼ぶ。連続読み出し動作の方法には2つ考えられる。1つ目は、選択ワード線を固定してビット線をアクセスサイクル毎に順次切り換えて選択する方法である。2つ目は、選択ビット線を固定してワード線をアクセスサイクル毎に順次切り換えて選択する方法である。これら方法のうち、フローティングアクセス方式の場合、2つ目の方法が有利である。図15は、本実施形態に係る半導体記憶装置における連続読み出し動作を説明する図であり、図16は、本実施形態のフローティングアクセス方式を用いてメモリセルに1回アクセスした場合のビット線の電圧変化を示す図である。読み出し動作では、第1の実施形態でも説明したように、アクティブスタンバイ状態において、全てのビット線BL及びワード線WLにアクセス電圧Vaccを印加させた後、アクセス状態において、選択ビット線BLにアクセス電圧Vaccを印加し、選択ワード線WLに電圧Vsを印加し、非選択ビット線BL及び非選択ワード線WLをフローティング状態にする。この場合、図16に示すように、選択ビット線BLの電圧Vbは、時刻t0のアクセス動作開始時のアクセス電圧Vaccからほとんど変化しない。一方、非選択ビット線の電圧Vbは、ビット線BL毎にばらつきはあるもの、電圧Vsに向かって下がるため、アクセス電圧Vaccよりもかなり低くなる。そのため、2つ目の方法のように、ビット線BLの電圧Vbを変化させずに固定しておき、メモリセルアレイ1のバイアス状態の変化を少なくする方が、連続読み出し動作を高速に行うことができる。つまり、図15に示すように、選択ビット線BLの電圧Vbは、アクセス電圧Vacc第7電圧で固定させる一方、選択ワード線WLを順次切り替えて行く。選択ワード線WLは、接地電圧に近い電圧Vs第9電圧でドライブさせる必要があるが、フローティングアクセス方式の場合、選択ワード線WL以外はフローティング状態であるため既に電圧Vsの近くまで放電されている。そのため、ワード線WLの選択を順次切り替えてもメモリセルアレイ1のバイアス状態は大きく変化しない。なお、連続読み出し動作の場合、センスアンプSAを、選択ワード線WLの切り換えるアクセスサイクル毎に初期化させる必要がある。以上、本実施形態によれば、第1の実施形態と同様の効果を得られるばかりでなく、連続読み出し動作の際、選択ビット線を固定しつつ、選択ワード線を順次切り替える方法を用いることで、高速且つ低消費電力な連続読み出し動作をする半導体記憶装置を提供することができる。[第4の実施形態]第4の実施形態では、複数のワード線WLでワード線ドライバ3 ́を共有させた半導体記憶装置について説明する。フローティングアクセス方式の場合、選択ビット線BLと選択ワード線WLのみを一定の電圧でドライブするが、異なるメモリセルマットMMに属するワード線WLであれば、ワード線ドライバ3 ́を共用することができる。先ず、所定のメモリセルMCにアクセスした場合にバイアス状態が変化するメモリセルアレイ1の範囲について説明しておく。選択メモリセルMCの存在する選択メモリセルマットMMの電圧の影響を受けるのは、主に、選択メモリセルマットマットMMの上下に隣接し最短電流セルが通るメモリセルマットMMである。図17に示す例では、ビット線BL01及びワード線WL10の交差部に設けられたメモリセルマットMM1のメモリセルMC101にアクセスする場合、図17中点線で示すような最短電流パスP0及びP1ができる。電流パスP0は、メモリセルマットMM1の下に隣接するメモリセルマットMM0の非選択メモリセルMC001、MC000及びメモリセルマットMM1の非選択メモリセルMC100を介して、選択ビット線BL10から選択ワード線WL10に向かうパスである。また、電流パスP1は、メモリセルマットMM1の非選択メモリセルMC111、メモリセルマットMM1の上に隣接するメモリセルマットMM2の非選択メモリセルMC210及びMC200を介して、選択ビット線BL10から選択ワード線WL10に向かうパスである。このように、メモリセルマットMM1のメモリセルMCにアクセスすると、上下に隣接する2つのメモリセルマットMM0及びMM2が主に影響が受ける範囲となることが分かる。以下では、この範囲を電流パス範囲と呼ぶ。なお、図17中floatと表わしたワード線WLは、フローティング状態を維持して自己整合的な電圧となることが必要なワード線WLである。第2の実施形態のように複数のビット線BLを選択する場合、選択メモリセルMCは、選択ワード線WLを共有する2つの選択メモリセルマットMMの範囲となる。複数のメモリセルMCに同時にアクセスする場合、選択ワード線WLの層の上下それぞれ2つのメモリセルマットMMが、主な電流パス範囲となる。逆に、この主な電流パス範囲外の領域における電圧設定は、選択メモリセルMCとその周辺領域に対してほとんど影響を及ぼさない。そこで、主な電流パス範囲内のfloatで示したワード線WLのフローティング状態を維持でき、一定の電圧に固定されないことを条件に、1つのワード線ドライバ3 ́によって、選択メモリセルマットMMを含む複数の選択メモリセルマットMMのワード線を同時にドライブすることができる。その結果、ワード線ドライバ3 ́の構成を簡単にすることができる。本実施形態では、メモリセルマットMMの積層方向に並ぶワード線1本置きにワード線ドライバ3 ́を共用させる。つまり、同じワード線グループのうち、下層から数えて偶数番目にあるワード線WLと、下層から数えて奇数番目にあるワード線WLとを、それぞれ1つの組にして、各組で1つのワード線ドライバ3a ́第1ドライバ、3b ́第2ドライバを共用させる。そして、選択ワード線WLが奇数番目であれば、ワード線ドライバ3a ́によって他の奇数番目のワード線WLと同時に電圧Vwでドライブし、選択ワード線WLが偶数番目であれば、ワード線ドライバ3b ́によって他の偶数番目のワード線WLと同時に電圧Vwでドライブする。このようなワード線WLのドライブ方式によって、主な電流パス範囲のバイアス状態を維持することができる。図18及び図19は、本実施形態において、所定のメモリセルMCにアクセスした場合のメモリセルアレイ1のバイアス状態を示す図である。図18は、奇数番目のワード線WLを選択した場合、図19は、偶数番目のワード線WLを選択した場合になる。図中、floatは、図17と同様、フローティング状態を維持して自己整合的な電圧になることが必要なワード線WLを示している。ワード線WLは、下層から上層に掛けてWL00、WL01~WL80、WL81まで積層されている。このうち、奇数番目のワード線WL10、WL30、WL50及びWL70が、図18に示すように、1つのワード線ドライバ3a ́を共用している。また、偶数番目のワード線WL00、WL20、WL40、WL60及びWL80が、図19に示すように、1つのワード線ドライバ3b ́を共用している。メモリセルマットMM5のメモリセルMC500及びメモリセルマットMM6のメモリセルMC600を選択する場合、図18に示すように、メモリセルマットMM5の下に隣接するメモリセルマットMM4からメモリセルマットMM6の上に隣接するメモリセルマットMM7までが主な電流パス範囲となる。この場合、奇数番目のワード線WLに対してワード線ドライバ3a ́から電圧Vwを印加する一方、偶数番目のワード線WLをフローティング状態にする。これによって、電流パス範囲内では、選択ワード線WL30に電圧Vwが印加され、非選択ワード線WLがフローティング状態になる。その結果、非選択メモリセルMCには、余計な電圧が印加されず、選択メモリセルMC500及びMC600に対してのみアクセス動作することができる。メモリセルマットMM7のメモリセルMC700及びメモリセルマットMM8のメモリセルMC800を選択する場合、図19に示すように、メモリセルマットMM7の下に隣接するメモリセルマットMM6からメモリセルマットMM8の上に隣接するメモリセルマットMM9までが主な電流パス範囲となる。この場合、偶数番目のワード線WLに対してワード線ドライバ3b ́から電圧Vwを印加する一方、奇数番目のワード線WLをフローティング状態にする。これによって、電流パス範囲内では、選択ワード線WL40に電圧Vwが印加さえ、非選択ワード線WLがフローティング状態になる。その結果、非選択メモリセルMCには、余計な電圧が印加されず、選択メモリセルMC500及びMC600に対してのみアクセス動作することができる。以上、本実施形態によれば、第1の実施形態と同様の効果を得られるばかりでなく、ワード線ドライバ3 ́を複数のメモリセルマットMMに共用できるため、ロウ制御回路3の回路規模を小さくでき、延いては、チップサイズが小さい半導体記憶装置を提供することができる。[第5の実施形態]第5の実施形態では、メモリセルマットMMが複数積層されたメモリセルアレイ1を備える半導体記憶装置のカラム制御回路2及びロウ制御回路3の構成に関する実施形態について説明する。各メモリセルマットMMのワード線WL毎に個別にワード線ドライバ3 ́を設けることはチップサイズの点で不利である。そこで、本実施形態に係る半導体装置は、所定数のワード線グループからなるワード線ブロック毎に1つのワード線ドライバ3 ́で共用するように構成する。図20は、本実施形態に係る半導体記憶装置のロウ制御回路3の構成を示す図である。ロウ制御回路3は、ワード線ドライバ3 ́の他、メモリセルマット選択回路、メモリセルマット内位置選択回路、配線ブロック選択回路を有する。配線ブロック選択回路は、1つのワード線ブロック毎に1つ備わっている。この配線ブロック選択回路は、メモリセルアレイ1のうち選択ワード線WLが属するワード線ブロックを選択する回路である。メモリセルマット内位置選択回路は、1つのワード線ブロック毎に1つ備わっている。このメモリセルマット内位置選択回路は、メモリセルマットMM内の選択ワード線WLの位置を選択する回路である。換言、配線ブロック選択回路が選択したワード線ブロックのうち選択ワード線WLが属するワード線グループを選択する回路と言える。メモリセルマット選択回路は、1つのワード線グループ毎に1つ備わっている。このメモリセルマット選択回路は、配線ブロック選択回路が選択したワード線ブロックのうち選択ワード線WLが属するメモリセルマットMMを選択する回路である。なお、第4の実施形態のように、ワード線グループを奇数番目のワード線の組と、偶数番目のワード線の組でまとめてドライブする場合、メモリセルマット選択回路は、二分岐の選択回路となる。図20に示す構成の場合、メモリセルマット内位置選択回路及びメモリセルマット選択回路の2つの選択回路によって、所定のメモリセルマットMMの1つのワード線WLを選択することができる。ワード線ドライバ3 ́から供給された電圧Vwは、配線ブロック選択回路、配線グループ選択回路及びメモリセルマット選択回路を介して選択ワード線WLに供給される。なお、カラム制御回路2についても、図20と同様に、配線ブロック選択回路、メモリセルマット内位置選択回路及びメモリセルマット選択回路を設けることで、所定数のビット線グループからなるビット線ブロック毎に1つのビット線ドライバ2 ́を共用するように構成できる。但し、第4の実施形態で説明したように、ビット線BLの場合、1つのビット線ドライバ2 ́から複数のビット線BLを同時にドライブすることはできない。そのため、ロウ制御回路3のように、カラム制御回路2のメモリセルマット選択回路は、二分岐の選択回路として構成することはできない点に留意されたい。以上、本実施形態によれば、第1の実施形態と同様の効果を得られるばかりでなく、配線ブロック毎にビット線ドライバ2 ́或いはワード線ドライバ3 ́を設ければ良いため、チップサイズが小さい半導体記憶装置を提供することができる。[その他]以上、本発明のいくつかの実施形態を説明したが、その特徴をまとめると以下のようになる。1複数の第1配線、前記第1配線に交差する複数の第2配線、並びに、前記複数の第1配線及び第2配線の各交差部に設けられており異なる抵抗状態によってデータを記憶する複数のメモリセル、からなるメモリセル層を有するメモリセルアレイと、前記第1配線及び第2配線を介して前記メモリセルにアクセスするアクセス回路とを備え、前記メモリセルは、第1極性の所定の電圧が印加されると前記抵抗状態が第1抵抗状態から第2抵抗状態に遷移し、前記第1極性とは逆極性の第2極性の所定の電圧が印加されると前記抵抗状態が前記第2抵抗状態から前記第1抵抗状態に遷移し、前記アクセス回路は、選択した前記メモリセルに接続された前記第1配線及び前記第2配線に前記メモリセルのアクセスに必要な電圧を印加する共に、非選択の前記メモリセルに接続された前記第1配線及び前記第2配線の少なくとも一方をフローティング状態にして、前記選択したメモリセルにアクセスすることを特徴とする半導体記憶装置。2前記メモリセルは、前記第1極性における電圧-電流特性と、前記第2極性における電圧-電流特性とが非対称であることを特徴とする上記1記載の半導体記憶装置。3前記メモリセルの前記第1極性における電圧-電流特性は、当該メモリセルが前記第1抵抗状態である場合よりも、前記第2抵抗状態である場合の方が傾きが大きく、前記メモリセルの前記第2極性における電圧-電流特性は、当該メモリセルが前記第1抵抗状態である場合と前記第2抵抗状態である場合とで傾きが実質同じであることを特徴とする上記1又は2記載の半導体記憶装置。4前記アクセス回路は、前記選択したメモリセルにアクセスする第1アクセス動作の際、前記複数の第1配線及び前記複数の第2配線を第1電圧に設定し、その後、前記複数の第1配線及び前記複数の第2配線を前記第1電圧よりも高い第2電圧に設定し、その後、前記選択したメモリセルに接続された前記第1配線を前記第2電圧以上の第3電圧に設定し、前記選択したメモリセルに接続された前記第2配線を前記第1電圧に設定すると共に、前記非選択のメモリセルに接続された前記第1配線及び前記第2配線の少なくとも一方をフローティング状態にすることを特徴とする上記1~3のいずれか1つに記載の半導体記憶装置。5前記アクセス回路は、前記選択したメモリセルにアクセスする第1アクセス動作とは異なる第2アクセス動作の際、前記複数の第1配線及び前記複数の第2配線を第4電圧に設定し、その後、前記複数の第1配線及び前記複数の第2配線を前記第4電圧よりも高い第5電圧に設定し、その後、前記選択したメモリセルに接続された前記第2配線を前記第5電圧以上の第6電圧に設定し、前記選択したメモリセルに接続された前記第1配線を前記第4電圧に設定すると共に、前記非選択のメモリセルに接続された前記第1配線及び前記第2配線の少なくとも一方をフローティング状態にすることを特徴とする上記1~4のいずれか1つに記載の半導体記憶装置。6前記アクセス回路は、前記メモリセルアレイに欠陥部位が在る場合、当該欠陥部位を含むアクセス禁止領域をアドレス管理し、当該アドレス管理によって前記アクセス禁止領域外のメモリセルにアクセスすることを特徴とする上記1~5のいずれか1つに記載の半導体記憶装置。7前記アクセス回路は、前記第1配線を介して前記メモリセルに流れるセル電流を検知するセンスアンプを有し、一の前記第2配線、並びに、当該一の第2配線に接続された所定数の選択した前記メモリセルに接続された所定数の前記第1配線に前記メモリセルのアクセスに必要な電圧を印加して前記所定数の選択したメモリセルに同時にアクセスすることを特徴とする上記1~6のいずれか1つに記載の半導体記憶装置。8前記アクセス回路は、前記複数の第1配線のうちの一の第1配線を選択して当該選択した第1配線を第7電圧に固定しつつ、前記複数の第2配線のうちの一の第2配線を順次切り替えながら選択して当該選択した第2配線を前記第7電圧よりも低い第8電圧に設定すると共に、その他の前記第2配線をフローティング状態にして、前記選択した第1配線及び前記選択した第2配線の交差部に設けられた前記選択したメモリセルに順次アクセスすることを特徴とする上記1~7のいずれか1つに記載の半導体記憶装置。9前記メモリセルアレイは複数のメモリセル層を積層してなり、前記各メモリセル層は、当該メモリセル層と前記複数のメモリセル層の積層方向の一方に隣接する他の前記メモリセル層と前記第1配線を共有し、他方に隣接する他の前記メモリセル層と前記第2配線を共有し、前記アクセス回路は、前記第1配線を介して前記メモリセルに流れるセル電流を検知するセンスアンプと、前記第2配線に前記メモリセルのアクセスに必要な電圧を供給するドライバとを有し、前記ドライバは、前記各メモリセル層において同じ位置に配設された第2配線の中で、前記積層方向に数えて奇数番目に配設された第2配線に共用される第1ドライバと、前記積層方向に数えて偶数番目に配設された第2配線に共用される第2ドライバからなることを特徴とする上記1~8のいずれか1つに記載の半導体記憶装置。10前記メモリセルアレイは複数のメモリセル層を積層してなり、前記アクセス回路は、前記メモリセル層における所定の第1配線又は第2配線の配設された位置を選択する配線位置選択回路と、前記複数のメモリセル層のうちの所定のメモリセル層を選択するメモリセル層選択回路とを有することを特徴とする上記1~9のいずれか1つに記載の半導体記憶装置。また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。