"基板上に、金属酸化膜を含む誘電体膜を形成する工程と、前記誘電体膜において、表面に非晶質の前記金属酸化膜が露出した状態で、前記誘電体膜の表面に第1の導電膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。前記第1の導電膜を形成する工程では、前記基板の温度が第1の基板温度である状態で前記第1の導電膜の形成を開始し、形成中に前記第1の基板温度よりも高い第2の基板温度まで昇温することを特徴とする請求項1に記載の半導体装置の製造方法。前記第2の基板温度は、前記基板上に形成された前記誘電体膜を構成する前記金属酸化膜が結晶化を始める温度であることを特徴とする請求項2に記載の半導体装置の製造方法。前記金属酸化膜は、ジルコニウム酸化膜、ハフニウム酸化膜、または、それらのうちから選ばれる2種以上の酸化膜の積層膜であることを特徴とする請求項1乃至3のうち、いずれか1項に記載の半導体装置の製造方法。前記第2の基板温度は、400°C以上であることを特徴とする請求項1乃至4のうち、いずれか1項に記載の半導体装置の製造方法。前記第1の基板温度は、300°C以下であることを特徴とする請求項1乃至5のうち、いずれか1項に記載の半導体装置の製造方法。前記第1の導電膜を形成する工程では、窒化チタンを主体とする導電膜を形成することを特徴とする請求項1乃至6のうち、いずれか1項に記載の半導体装置の製造方法。前記第1の導電膜を形成する工程は、前記誘電体の表面に前記窒化チタンを主体とする導電膜を堆積する工程と、前記窒化チタンを主体とする導電膜を窒化させて該窒化チタンを主体とする導電膜に含まれる塩素を除去する工程と、を含むことを特徴とする請求項7に記載の半導体装置の製造方法。前記第1の導電膜を形成する工程では、前記窒化チタンを主体とする導電膜を堆積する工程と、前記窒化チタンを主体とする導電膜に含まれる塩素を除去する工程と、を複数回繰り返すことで、前記第1の導電膜を形成することを特徴とする請求項7または8に記載の半導体装置の製造方法。前記窒化チタンを主体とする導電膜に含まれる塩素を除去する工程では、窒素含有還元ガスを用いることを特徴とする請求項8または9に記載の半導体装置の製造方法。前記第1の導電膜を形成する工程では、気相成長法により前記第1の導電膜を形成することを特徴とする請求項1乃至10のうち、いずれか1項に記載の半導体装置の製造方法。前記気相成長法として、CVD法またはALD法を用いることを特徴とする請求項11に記載の半導体装置の製造方法。前記第1の導電膜を形成する工程では、四塩化チタン及びアンモニアを含むガスを原料とした前記CVD法によって、窒化チタンを主体とする導電膜を形成することを特徴とする請求項12に記載の半導体装置の製造方法。前記第1の導電膜を形成する工程では、前記ALD法によって、窒化チタンを主体とする導電膜を形成することを特徴とする請求項12に記載の半導体装置の製造方法。前記第1の導電膜を形成する工程の後、前記第1の導電膜の表面に、前記第1の導電膜よりも抵抗値の低い第2の導電膜を形成する工程を更に含むことを特徴とする請求項1乃至14のうち、いずれか1項記載の半導体装置の製造方法。前記第2の導電膜を形成する工程では、該第2の導電膜としてドープドシリコン膜、タングステン膜、タンタル膜のうち、いずれか1つの膜を形成することを特徴とする請求項15記載の半導体装置の製造方法。キャパシタを形成する工程を有し、前記キャパシタを形成する工程は、前記誘電体膜を形成する前に、下部電極を形成する工程と、前記下部電極の表面に、前記誘電体膜を形成する工程と、上部電極となる前記第1の導電膜を形成する工程と、を含むことを特徴とする請求項1乃至16のうち、いずれか1項記載の半導体装置の製造方法。キャパシタを形成する工程を有し、前記キャパシタを形成する工程は、前記誘電体膜を形成する前に、下部電極を形成する工程と、前記下部電極の表面に、前記誘電体膜を形成する工程と、上部電極となる前記第1の導電膜及び前記第2の導電膜を形成する工程と、を含むことを特徴とする請求項15または16記載の半導体装置の製造方法。前記誘電体膜を形成する工程では、前記金属酸化膜及びアルミニウム酸化膜を含む誘電体膜を形成することを特徴とする請求項1乃至18のうち、いずれか1項に記載の半導体装置の製造方法。しかしながら、特許文献1記載の半導体装置の製造方法について、本発明者が鋭意検討を行なったところ、以下の課題を有することが分かった。すなわち、結晶化させた金属酸化膜よりなる誘電体膜誘電体膜上に上部電極となる導電膜を形成すると、基板面内における導電膜の厚さばらつきが大きくなると共に、該導電膜の成膜速度成膜レートが低下することが分かった。上部電極となる導電膜の厚さの面内ばらつきは、リーク電流の増加をもたらすことから、半導体装置の歩留まりを低下させる。本発明の一観点によれば、基板上に、金属酸化膜を含む誘電体膜を形成する工程と、前記誘電体膜において、表面に非晶質の前記金属酸化膜が露出した状態で、前記誘電体膜の表面に第1の導電膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。本発明の半導体装置の製造方法によれば、基板上に、金属酸化膜を含む誘電体膜を形成し、その後、誘電体膜において、表面に非晶質の金属酸化膜が露出した状態で、誘電体膜の表面に第1の導電膜を形成することにより、結晶核の形成が進行しやすくなるので、基板面内において結晶核の形成を均一に行なうことが可能となる。これにより、基板面内における第1の導電膜の厚さばらつきが低減され、リーク電流を低減することが可能となるので、半導体装置の歩留まりを向上させることができる。また、表面に非晶質の金属酸化膜が露出した状態で、誘電体膜の表面に第1の導電膜を形成することにより、インキュベーション時間が短くなり、第1の導電膜の成膜速度成膜レートが向上するため、半導体装置の生産性を向上させることができる。以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施の形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。第1の実施の形態図1~図3は、第1の実施の形態に係る半導体装置の製造工程を示す断面図である。図1~図3を参照して、第1の実施の形態に係る半導体装置の製造方法具体的には、キャパシタの形成方法について説明する。始めに、図1に示す工程では、基板である半導体基板1上半導体基板1の表面1aに、キャパシタ8図3参照の下部電極3となる下部電極形成用導電膜2を形成する。具体的には、下部電極形成用導電膜2として、例えば、厚さ10nmの窒化チタン膜TiN膜を形成する。なお、下部電極3の母材となる下部電極形成用導電膜2は、窒化チタン膜TiN膜に限定されるのもではない。下部電極形成用導電膜2としては、下部電極3上に形成される誘電体膜5との反応性が低く、耐熱性が有り、比較的酸化され難い、または酸化されても導電性を有する特性を持つことによりEOTの低下を引き起こさないような材料を用いるとよい。このような材料の中でも、窒化チタン膜TiN膜は、半導体プロセスとして一般的に用いられている材料であり、半導体装置の製造プロセスとして導入し易いという点においても好適な材料である。また、近年、DRAMDynamicRandomAccessMemory等の素子においては、高集積化に伴いキャパシタ形成領域が縮小される状況にある。一方、DRAMデバイスの信頼性を確保するためには、キャパシタの容量値は所定の値を維持することが課題となっている。この容量値を確保する課題を解決する手法として、上部電極及び下部電極を3次元構造にして電極面積を増加させる方法3次元キャパシタや、誘電体膜の比誘電率を増大させる方法等がある。3次元キャパシタでは、半導体基板の表面と直交する垂直方向に下部電極を延在させて形成するため、下部電極、上部電極、及び誘電体膜の材料には、優れた段差被覆性が要求される。窒化チタン膜TiN膜は、ALDAtomicLayerDeposition法やCVDChemicalVaporDeposition法等の気相成長法を用いて優れた段差被覆性を有して形成することができると共に、3次元キャパシタへの適用にも対応できる点においても好適な材料である。次いで、図2に示す工程では、下部電極3上に、金属酸化膜を含む誘電体膜5を形成する。誘電体膜5としては、比誘電率が大きい材料が求められる。上記金属酸化膜の中でも、ジルコニウム酸化膜ZrO膜は、比誘電率が20~50と大きく、かつ禁制帯幅が比較的大きい約6eV。したがって、ジルコニウム酸化膜ZrO膜は、リーク電流が比較的小さく、優れた電気特性を有する。第1の実施の形態では、誘電体膜5として、ジルコニウム酸化膜ZrO膜を用いる。ジルコニウム酸化膜ZrO膜は、ALD法やCVD法等の気相成長法を用いて、3次元キャパシタの電極上に、優れた段差被覆性を有して形成可能であり、誘電体膜5として好適な材料の一つである。なお、誘電体膜5としては、上記説明した単層のジルコニウム酸化膜ZrO膜以外に、例えば、ジルコニウム酸化膜ZrO膜と、ジルコニウム酸化膜ZrO膜以外の金属酸化膜と、を積層した積層膜を用いてもよい。具体的には、誘電体膜5として使用可能な該積層膜としては、ジルコニウム酸化膜ZrO膜と、ジルコニウム酸化膜ZrO膜以外の金属酸化膜と、ジルコニウム酸化膜ZrO膜と、を順次積層した積層膜や、最下層及び最上層がジルコニウム酸化膜ZrO膜となるように、最下層のジルコニウム酸化膜ZrO膜と最上層のジルコニウム酸化膜ZrO膜との間に、複数のジルコニウム酸化膜ZrO膜以外の金属酸化膜と、ジルコニウム酸化膜ZrO膜と、を交互に挟み込んだ積層膜等を用いることができる。上記ジルコニウム酸化膜ZrO膜以外の金属酸化膜としては、禁制帯幅の大きい膜が好ましい。このような、金属酸化膜としては、例えば、アルミニウム酸化膜AlO膜を用いることができる。さらに、誘電体膜5は、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうちのいずれかの単層、或いは、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうち、少なくとも2層を積層させて形成することができる。そして、第1の実施の形態の誘電体膜5の特徴として、誘電体膜5の表面5aが非晶質状態のジルコニウム酸化膜ZrO膜を含むように形成することを特徴とする。ここで、ALD法を用いて、最下層に配置されるジルコニウム酸化膜ZrO膜と、アルミニウム酸化膜AlO膜と、最上層に配置されるジルコニウム酸化膜ZrO膜と、が順次積層された3層構造の誘電体膜5を形成する場合を例に挙げて、表面5aが非晶質状態とされた誘電体膜5の形成方法について説明する。始めに、下部電極3上に、最下層に配置されるジルコニウム酸化膜ZrO膜を形成する。具体的には、図示していない成膜チャンバー内に、Zr含有ガスを供給する段階、パージガスを供給する段階、酸化性ガスを供給する段階、及びパージガスを供給する段階を1サイクル4つの段階よりなるサイクルとして、該サイクルを繰り返し行うことで、所望の厚さ例えば、4nmとされたジルコニウム酸化膜ZrO膜を形成する。なお、上記1サイクルにより、約1原子層の厚さとされたジルコニウム酸化膜ZrO膜が形成される。このとき、Zr含有ガスとしてTEMAZテトラキスエチルメチルアミノジルコニウム、酸化性ガスとしてオゾンO3、パージガスとして窒素N2を用いる。また、成膜温度としては、TEMAZが自己分解しないような温度、具体的には、200~250°Cを用いる。次いで、ALD法により、最下層のジルコニウム酸化膜ZrO膜の表面を追うアルミニウム酸化膜AlO膜を成膜する。具体的には、図示していない成膜チャンバー内に、Al含有ガスを供給する段階、パージガスを供給する段階、酸化性ガスを供給する段階、及びパージガスを供給する段階を1サイクル4つの段階として、該サイクルを繰り返し行うことで、所望の厚さ例えば、1nmとされたアルミニウム酸化膜AlO膜を形成する。このとき、Al含有ガスとしてTMAトリメチルアミン、酸化性ガスとしてオゾン、パージガスとして窒素を用いることができる。また、生産性の観点から、アルミニウム酸化膜AlO膜の成膜温度は、ジルコニウム酸化膜ZrO膜と同じ温度例えば、200~250°Cを用いるとよい。より具体的には、最下層のジルコニウム酸化膜ZrO膜の成膜温度として220°Cを用いた場合、アルミニウム酸化膜AlO膜の成膜温度は、220°Cを用いる。次いで、アルミニウム酸化膜AlO膜の表面を覆うように、最上層に配置されるジルコニウム酸化膜ZrO膜を形成する。最上層のジルコニウム酸化膜ZrO膜は、先に説明した最下層の第1のジルコニウム酸化膜ZrO膜と同様な手法により形成する。また、最上層の第2のジルコニウム酸化膜ZrO膜の厚さは、例えば、4nmとすることができる。これにより、最下層のジルコニウム酸化膜ZrO膜と、アルミニウム酸化膜AlO膜と、最上層のジルコニウム酸化膜ZrO膜と、が順次積層され、厚さが9nmとされた誘電体膜5が形成される。このように、ALD法を用いてジルコニウム酸化膜ZrO膜の形成する際、成膜温度としては低温例えば、200~250°Cが用いられるため、成長したジルコニウム酸化膜ZrO膜は、完全に結晶化しておらず、誘電体膜5の表面5aを構成するジルコニウム酸化膜ZrO膜は非晶質となる。なお、非晶質状態とされたジルコニウム酸化膜の下層には、結晶性の膜が存在してもよく、また異なる材料を有する膜が存在してもよい。つまり、最上層のジルコニウム酸化膜ZrO膜と最下層のジルコニウム酸化膜ZrO膜との間に形成されたアルミニウム酸化膜AlO膜は、結晶状態であってもよい。ジルコニウム酸化膜ZrO膜は、400°C程度の温度で結晶化されるため、ジルコニウム酸化膜ZrO膜は、300°C以下の温度第1の基板温度で形成する。なお、ジルコニウム酸化膜ZrO膜の形成方法は、上述したALD法に限定されるものではなく、MOCVD法などを用いて形成してもよい。また、平坦な構造を有するキャパシタを形成する場合には、膜の段差被覆性を考慮する必要はない。非晶質状態とされたジルコニウム酸化膜ZrO膜の比誘電率は、約20~25程度である。非晶質状態のジルコニウム酸化膜ZrO膜は、その後の工程において、400°C以上の温度第2の基板温度で熱処理されることで、結晶化され、比誘電率が30~50程度となる。この段階では、まだ、非晶質状態とされ、かつ最上層に配置されたジルコニウム酸化膜ZrO膜を結晶化させるための熱処理は行なわない。次いで、図3に示す工程では、誘電体膜5において、表面5aに非晶質の金属酸化膜が露出した状態で、誘電体膜5の表面5aに上部電極7の母材となる導電膜6を形成する。具体的には、誘電体膜5の表面5aを覆うように、段差被覆性に優れた気相成長法であるCVD法またはALD法により、誘電体膜5の表面5aを覆うように、上部電極7の母材となり、かつ窒化チタン膜TiN膜を主体とする導電膜6を形成する。該導電膜6の厚さは、例えば、10nmとすることができる。このように、段差被覆性に優れたCVD法またはALD法を用いて、上部電極7となる窒化チタン膜TiN膜を形成することにより、例えば、高アスペクト比とされたシリンダ孔に形成された誘電体膜5の表面5aに、高密度で、かつ均一な厚さとされた窒化チタン膜TiN膜を精度よく形成することが可能となる。上部電極7となる導電膜6を成膜する際に使用する成膜装置は、半導体基板1ウェハの温度制御、ガス供給機構、ガス排気機構、を備えた一般的な装置を用いることができる。第1の実施の形態では、枚様式の成膜装置を用いる場合を例に挙げて説明する。該成膜装置の成膜チャンバー内には、ステージ、シャワーヘッド、及び排気口が配置されている。ステージには、温度制御を行うためのヒーターが設けられ、図2に示す構造体に設けられた半導体基板1を加熱して、昇温することができる。シャワーヘッドには、ガス供給ラインが接続され、ガス供給機構を介して、成膜ガスや不活性ガスを成膜チャンバー内に供給することができる。排気口は、排気制御機構を介して、成膜チャンバー内を所定の圧力に維持することの可能なものを用いる。成膜チャンバーには、半導体基板1の搬入及び搬出を行うゲートが設けられている。ステージには、リフトピンが設けられている。リフトピンは、上昇させるとステージの上面から上方に突き出すことが可能な構成とされると共に、下降させた際、ステージ内に埋没させることが可能な構成とされている。半導体基板1がリフトピン上に配置されている場合、リフトピンを上昇させるとステージ上面から上方に半導体基板1が持ち上げられ、リフトピンを下降させると半導体基板1をステージ上に配置することができる。半導体基板1具体的には、図2に示す構造体の搬入では、ゲートが開かれて、成膜チャンバー外からアーム上に維持した半導体基板1がチャンバー内に搬入され、図2に示す構造体がステージ上方に搬送される。次いで、アームを下降させ、上昇した状態のリフトピン上に半導体基板1を配置し、その後、チャンバー外にアームが戻る。次いで、リフトピンが下降してステージの上面に図2に示す構造体が配置される。このとき、半導体基板1の裏面1bとステージの上面とが接触するように、図2に示す構造体を配置する。次いで、図2に示す構造体に、上部電極7となる導電膜6この場合、窒化チタン膜TiN膜を主体とする導電膜が成膜され、図3に示す構造体が形成される。次いで、半導体基板1具体的には、図3に示す構造体の搬出では、ステージ上に半導体基板1が配置された状態から、リフトピンが上昇し、ステージ上方に突出したリフトピン上に半導体基板1が配置された状態となる。その後、ゲートが開き、外側からアームがチャンバー内に侵入し、ステージと半導体基板1の間の空間にアームが侵入する。次いで、アームを上昇させてアーム上に半導体基板1を載せた状態とする。半導体基板1を配置したアームをチャンバー外に戻し、チャンバー外に、図3に示す構造体を搬出する。なお、上部電極69となる導電膜6を成膜する装置としては、上記枚様式の成膜装置に限定されるものではなく、例えば、バッチ式の成膜装置を用いてもよい。図4は、第1の実施の形態の上部電極となる導電膜の形成方法を説明するための図であり、半導体基板の温度と処理時間との関係を示す図である。図5は、第1の実施の形態の上部電極となる導電膜の形成方法を説明するための図であり、導電膜を形成する際に使用するガスの供給及び停止するタイミングと処理時間との関係を示す図である。図4において、横軸は処理時間を示しており、縦軸は半導体基板1の温度を示している。また、図5において、縦軸はガス供給のオン、オフを示しており、横軸は処理時間を示している。また、図4及び図5の横軸の時間軸は、等しくなるように図示している。図4では、成膜チャンバーへ搬入直前の半導体基板1の温度言い換えれば、処理が開始される時刻T0の温度を開始温度として図示する。該開始温度は、第1の基板温度よりも低い温度であればよく、具体的には、例えば、室温半導体基板1を加熱も冷却もしない温度を用いることができるが、これに限定されない。ここで、図1~図5を参照して、枚様式の成膜装置であるCVD装置を用いて、窒化チタン膜TiN膜を主体とする導電膜6を成膜する場合を例に挙げて、導電膜6の形成方法について説明する。始めに、図4に示す時刻TOでは、図示していない枚様式のCVD装置のゲートを開き、アーム上に載せられた図2に示す構造体を、成膜チャンバー内に搬入し、ステージの上面よりも上方に突出したリフトピン上に図2に示す構造体を配置する。その後、アームをチャンバー外に戻して、ゲートを閉じ、リフトピンを下降させてステージの上面に図2に示す構造体を配置する。これにより、ステージの上面と図2に示す構造体を構成する半導体基板1の裏面1bとが接触する。次いで、図4に示す時刻T1において、CVD装置のステージに設けられたヒーターを用いて、半導体基板1の温度の昇温を開始する。次いで、図4及び図5に示す時刻T2において、成膜チャンバー内の排気、及び不活性ガスの供給を行い、成膜チャンバー内のパージ処理を開始する。これにより、成膜チャンバー内は不活性ガスでパージされ、所定の圧力例えば、650Paとなるように制御する。不活性ガスとしては、例えば、窒素N2を用いることができるが、これに限定されない。窒素N2の替わりに、不活性ガスとして、例えば、アルゴンArやヘリウムHe等を用いてもよい。なお、半導体基板1の昇温の開始とパージ処理の開始とを同時に行ってもよい。次いで、図4及び図5に示す時刻T3において、誘電体膜5の表面5aを構成するジルコニウム酸化膜ZrO膜が非晶質状態となるような第1の基板温度よりも高く、かつ300°C以下の温度にある段階で、成膜チャンバー内に窒化チタン膜TiN膜を形成するための原料成膜ガスを供給して、窒化チタン膜TiN膜を主体とする導電膜6の成膜処理を開始すると共に、半導体基板1の温度の昇温を開始する。以下、図4に示す時刻T0~時刻T3までの期間の処理を工程S1という。窒化チタン膜TiN膜を形成する際に使用する原料成膜ガスとしては、チタン化合物ガス及び窒素含有還元ガスを用いる。具体的には、チタン化合物ガスとして四塩化チタンTiCl4を用い、窒素含有還元ガスとしてアンモニアNH3を用いる。この場合、四塩化チタンTiCl4の流量、及びアンモニアNH3の流量は、例えば、それぞれ50sccmとすることができる。また、成膜チャンバー内の圧力は、例えば、200Paとすることができる。また、不活性ガスとして窒素N2を用いて、窒素N2を流しながら成膜を行うことができる。次いで、時刻T4では、半導体基板1の温度が、第1の基板温度よりも高く、かつ金属酸化膜であるジルコニウム酸化膜ZrO膜が結晶化する第2の基板温度に到達する。以下、図4に示す時刻T3~時刻T4までの期間の処理を工程S2という。次いで、時刻T4~時刻T5の期間において、半導体基板1を第2の基板温度に保持した状態で、所定の厚さ例えば、10nmとなるように、窒化チタン膜TiN膜の成膜を継続する。以下、図4に示す時刻T4~時刻T5まで期間の処理を工程S3主成膜形成工程という。上記第2の基板温度は、400°C以上、好ましくは450°C以上を用いるとよい。このように、半導体基板1の第2の基板温度を400°C以上高温にすることにより、主成膜形成工程工程S3において窒化チタン膜TiN膜を成膜中に、多くの塩素Clが残留することがなくなり、キャパシタ8のリーク電流を小さくすることが可能となる。これにより、半導体装置の歩留まりを向上させることができる。一方、第2の基板温度が高すぎると、ジルコニウム酸化膜ZrO膜の劣化が生じるため、キャパシタ8のリーク電流が増大してしまう。このため、第2の基板温度は、400°C以上700°C以下の範囲内で設定することが好ましい。主成膜形成工程における不活性ガスの流量、成膜ガスの流量、及び成膜チャンバー内の圧力等の成膜条件は、工程S2における成膜条件と同じ条件を用いる。これにより、時刻T3~時刻T5までの期間において、窒化チタン膜TiN膜を主体とする導電膜の堆積を連続的に行うことができる。また、第2の基板温度で窒化チタン膜TiN膜を成膜する最中に、非晶質状態とされたジルコニウム酸化膜ZrO膜は結晶化され、結晶化されることでジルコニウム酸化膜ZrO膜の比誘電率が増大する。導電膜6の厚さとしては、窒化チタン膜TiN膜が比較的大きな応力を有するため、厚さが厚くなると誘電体膜5に応力を与え、キャパシタ8のリーク電流を増加させる。また、窒化チタン膜TiN膜は、その厚さが厚くなりすぎるとクラック等が発生するという問題もある。そこで、上記2つの理由から、窒化チタン膜TiN膜を主体とする導電膜6の厚さは、例えば、3~20nmの範囲内に設定するとよい。次いで、図4及び図5に示す時刻T5では、成膜ガスである四塩化チタンTiCl4及びアンモニアNH3の供給を停止して、窒化チタン膜TiN膜の成膜を終了する。以下、図4及び図5に示す時刻T3~時刻T5までの窒化チタン膜TiN膜を成膜する期間を期間PDという。次いで、図4及び図5に示す時刻T5~時刻T6の期間では、成膜チャンバー内をパージする。以下、図4に示す時刻T5~時刻T6まで期間の処理を工程S4という。次いで、図4及び図5に示す時刻T6では、窒素含有還元ガスであるアンモニアNH3の供給を開始し、時刻T6~時刻T7の期間において、窒化処理を行う。以下、図4に示す時刻T6~時刻T7まで期間の処理を工程S5という。この窒化処理により、窒化チタン膜TiN膜に残留する塩素Clの除去が促進される。これにより、図3に示す構造体が形成される。このとき、アンモニアNH3の流量は、比較的大きくするとよく、例えば、2000sccmとすることができる。また、成膜チャンバー内の圧力は、例えば、200Paとすることができる。次いで、図4及び図5に示す時刻T7では、アンモニアNH3及び窒素N2の供給を停止する。次いで、時刻T7以降の期間において、図3に示す構造体を冷却する。次いで、図3に示す構造体が十分に冷却された後、成膜チャンバー内から、図3に示す構造体を搬出する。以下、図4に示す時刻T7以降の処理を工程S6という。なお、窒化チタン膜TiN膜は、厚く形成し難いため、上部電極7の抵抗は高くなり易い。そこで、上部電極7の抵抗値を下げる必要がある場合には、窒化チタン膜TiN膜上に、ドープトシリコン膜、タングステン膜W膜、タンタル膜Ta膜のうち、いずれか1つの膜を形成して積層構造としてもよい。この後、窒化チタン膜TiN膜を主体とする導電膜6をパターニングすることで、キャパシタMIMキャパシタが形成される。第1の実施の形態の半導体装置の製造方法によれば、表面5aが非晶質状態とされた金属酸化膜であるジルコニウム酸化膜ZrO膜よりなる誘電体膜5を形成し、次いで、非晶質状態とされたジルコニウム酸化膜ZrO膜よりなる誘電体膜5の表面5aに導電膜6として窒化チタン膜TiN膜を形成することにより、窒化チタン膜TiN膜の結晶核の形成が進行しやすくなるので、半導体基板1面内において結晶核の形成を均一に行なうことが可能となる。これにより、半導体基板1面内における窒化チタン膜TiN膜の厚さばらつきが低減され、リーク電流を低減することが可能となるので、半導体装置の歩留まりを向上させることができる。また、非晶質状態とされたジルコニウム酸化膜ZrO膜よりなる誘電体膜5の表面5aに導電膜6として窒化チタン膜TiN膜を形成することにより、インキュベーション時間が短くなり、窒化チタン膜TiN膜の成膜速度成膜レートが向上するため、半導体装置の生産性を向上させることができる。また、ジルコニウム酸化膜ZrO膜が非晶質状態を有する状態で、窒化チタン膜TiN膜の成膜を開始した後、半導体基板1の温度をジルコニウム酸化膜ZrO膜が結晶化する第2の基板温度400°C以上700°C以下に昇温して、上部電極7となる窒化チタン膜TiN膜の成膜を行うことで、別途熱処理工程を追加することなく、誘電体膜5を構成するジルコニウム酸化膜ZrO膜を結晶化させることができ、かつキャパシタ8の容量値を大きくすることができる。また、非晶質状態とされたジルコニウム酸化膜ZrO膜上において、窒化チタン膜TiN膜の成長を開始させることにより、キャパシタ8を構成する窒化チタン膜TiN膜を良好な均一性を持って成膜することができる。この結果、リーク電流が抑制されたキャパシタ8を形成することが可能となるので、半導体装置の信頼性を高めることができ、また、半導体装置の歩留まりの向上を図ることができる。ここで、非晶質状態とされたジルコニウム酸化膜ZrO膜の表面誘電体膜5の表面5aに、上部電極7を構成する窒化チタン膜TiN膜の成膜を開始することは、発明者の検討結果に基づくものである。発明者の検討の結果、従来、ジルコニウム酸化膜ZrO膜上に窒化チタン膜TiN膜を形成する際、半導体基板ウェハ面内における窒化チタン膜TiN膜の厚さばらつきが大きいという課題や、窒化チタン膜TiN膜の成膜処理時間が長く、半導体装置の生産性を低下させるという課題が見出された。さらに、従来の手法により、誘電体膜となるジルコニウム酸化膜ZrO膜上に上部電極となる窒化チタン膜TiN膜が形成されたキャパシタでは、キャパシタリーク電流が増加して、半導体装置の歩留まりの低下を引き起こすという課題あった。そこで、不良となったキャパシタを調べたところ、上部電極となる窒化チタン膜TiN膜の膜厚が部分的に非常に薄くなっていることが確認できた。このことから、窒化チタン膜TiN膜の厚さが部分的に非常に薄くなることで、誘電体膜を構成するジルコニウム酸化膜ZrO膜の劣化が生じると考えた。このように、ジルコニウム酸化膜ZrO膜上における窒化チタン膜TiN膜の成膜特性が悪いため、半導体装置の歩留まりの低下が生じており、ジルコニウム酸化膜ZrO膜上での窒化チタン膜TiN膜の成膜特性の改善が重要課題となっていた。このような状況の下、本発明者が、種々の方法を検討した結果、非晶質状態とされたジルコニウム酸化膜ZrO膜の表面に、窒化チタン膜TiN膜の成膜を開始することで、窒化チタン膜TiN膜の厚さばらつきが改善され、さらに、窒化チタン膜TiN膜の成膜速度が向上して、窒化チタン膜TiN膜の成膜時間の短縮が図られることが判明した。本発明者が事前に検討した方法では、窒化チタン膜TiN膜の成長では、窒化チタン膜TiN膜中の塩素Cl濃度の低減のため、成膜温度は400°C以上で形成される。このような高温で窒化チタン膜TiN膜の成長を行うため、窒化チタン膜TiN膜の成膜開始時点では、ジルコニウム酸化膜ZrO膜は結晶化される状況となっていた。一方、本発明では、ジルコニウム酸化膜ZrO膜が非晶質状態を有するような低温で、窒化チタン膜TiN膜の成膜を開始する。このような方法により、窒化チタン膜TiN膜の成膜を行なうことで、半導体基板1面内における窒化チタン膜TiN膜の厚さの均一性の改善、及び成膜処理時間の短縮が可能となることが見出された。なお、ジルコニウム酸化膜ZrO膜上に形成される窒化チタン膜TiN膜の成膜特性が改善されるメカニズムは明確ではないが、非晶質状態のジルコニウム酸化膜ZrO膜上では、窒化チタン膜TiN膜の結晶核が成長し易くなっていることが一つの要因として推定される。そして、結晶核の形成が容易になることにより、結晶核の密度、結晶核の均一性の向上、インキュベーション時間の短縮が図られ、この結果、膜厚の面内均一性が改善し、さらに成膜処理時間の短縮が図られると考えられる。また、第1の実施の形態では、チタン化合物ガスとしてTiCl4ガスを用いて窒化チタン膜TiN膜を成長させたが、原料成膜ガスは、これに限定されない。例えば、TiCl4ガスの替わりに、TDMATテトラキスジメチルアミノチタンやTEMAT等を用いてもよい。従来、半導体基板の昇温中のステップは成膜に寄与していなかったが、第1の実施の形態では、半導体基板1の昇温中において窒化チタン膜TiN膜の成膜を開始する方法をとることで、半導体基板1の昇温中の時間を窒化チタン膜TiN膜の成膜処理時間として利用することが可能となる。これにより、窒化チタン膜TiN膜の成膜処理時間の短縮を図ることができる。また、第1の実施の形態では、上部電極7となる導電膜6を成膜する成膜装置として、枚様式のCVD装置を使用する場合を例に挙げて説明したが、導電膜6を成膜する成膜装置は、枚様式のCVD装置に限定されない。また、導電膜6を成膜する成膜装置は、半導体基板1の温度制御、ガス供給機構、及びガス排気機構を有する成膜装置であればよい。具体的には、該成膜装置として、例えば、バッチ型のCVD装置やALD装置等を用いてもよい。また、第1の実施の形態では、誘電体膜5の表面5aを構成し、かつ非結晶状態とされた金属酸化膜として、ジルコニウム酸化膜ZrO膜を用いた場合を例に挙げて説明したが、ジルコニウム酸化膜ZrO膜の替わりに、ジルコニウムと同属の遷移元素であり、類似した化学的特性を有したハフニウム酸化膜や、アルミニウム酸化膜AlO膜等を用いても同様の効果を得ることができる。上記ハフニウム酸化膜は、原料ガスとしてTEMAHを用いたALD法により形成することができる。このときの成膜温度は、200~300°Cを用いることができる。上記方法により、ハフニウム酸化膜は、非晶質状態で形成される。非晶質状態とされたハフニウム酸化膜の比誘電率は、15~20である。ハフニウム酸化膜は、400°C以上の温度で熱処理されることで結晶化し、比誘電率が25程度となる。また、ハフニウム酸化膜は、バンドギャップは6eVと比較的大きく、リーク電流も比較的小さい。よって、ハフニウム酸化膜は、誘電体膜5として好適な金属酸化膜である。さらに、第1の実施の形態では、誘電体膜5の形成後に、誘電体膜5の表面5aが非晶質状態である場合を例に挙げて説明したが、導電膜6が形成される誘電体膜5の表面5aは、導電膜6が形成される直前の段階において、非晶質状態とされていればよく、誘電体膜5の形成直後において、誘電体膜5の表面5aが非晶質状態である必要はない。図6は、第1の実施の形態の第1変形例に係る導電膜の形成方法を説明するための図であり、半導体基板の温度と処理時間との関係を示す図である。図7は、第1の実施の形態の第1変形例に係る導電膜の形成方法を説明するための図であり、導電膜を形成する際に使用するガスの供給及び停止するタイミングと処理時間との関係を示す図である。図6において、横軸は処理時間を示しており、縦軸は半導体基板1の温度を示している。また、図7において、縦軸はガス供給のオン、オフを示しており、横軸は処理時間を示している。また、図6及び図7の横軸の時間軸は、等しくなるように図示している。図6では、成膜チャンバーへ搬入直前の半導体基板1の温度言い換えれば、処理が開始される時刻T0の温度を開始温度として図示する。該開始温度は、第1の基板温度よりも低い温度であればよく、具体的には、例えば、室温半導体基板1を加熱も冷却もしない温度を用いることができるが、これに限定されない。ここで、図1~図3、図6、及び図7を参照して、枚様式の成膜装置であるCVD装置を用いて、窒化チタン膜TiN膜を主体とする導電膜6を成膜堆積する場合を例に挙げて、導電膜6の形成方法について説明する。ここで、図1~図3、図6、及び図7を参照して、第1の実施の形態の第1変形例に係る導電膜6の形成方法について説明する。具体的には、第1の実施の形態の第1変形例に係る導電膜6の形成方法として、CVD法により窒化チタン膜TiN膜を主体とする導電膜を堆積する工程と、窒化チタン膜TiN膜を主体とする導電膜を窒化させて窒化チタン膜TiN膜を主体とする導電膜に含まれる塩素Clを除去する工程と、を交互に繰り返し行うことで、複数回積層された窒化チタン膜TiN膜を主体とする導電膜6を形成する場合について以下に説明する。図6及び図7を参照するに、第1の実施の形態の第1変形例では、時刻T3~時刻T5までの期間図6及び図7に示す期間PDにおいて、成膜チャンバー内に原料成膜ガスとして四塩化チタンTiCl4及びアンモニアNH3を供給して窒化チタン膜TiN膜主体とする導電膜を成長させる第1の段階と、四塩化チタンTiCl4及びアンモニアNH3の供給を停止して、成膜チャンバー内に不活性ガスである窒素N2を供給してパージする第2の段階と、成膜チャンバー内に窒素含有還元ガスであるアンモニアNH3を供給して、窒化チタン膜TiN膜に含まれる塩素Clを除去する第3の段階と、成膜チャンバー内へのアンモニアNH3の供給を停止して、パージする第4の段階と、を1サイクルとし、該サイクルを繰り返し行うことで、塩素Clが除去され、かつ積層された複数の窒化チタン膜TiN膜よりなり、所望の厚さ例えば、10nmとされた導電膜6を形成する。また、第1の段階での四塩化チタンTiCl4及びアンモニアNH3の流量及び成膜チャンバー内の圧力は、先に説明した図4に示す工程S2と同じ条件を用いることができる。また、第3の段階でのアンモニアNH3の流量及び成膜チャンバー内の圧力は、先に説明した図4に示す工程S5と同じ条件を用いることができる。第1の実施の形態の第1変形例に係る半導体装置の製造方法導電膜6の形成方法によれば、窒化チタン膜TiN膜を主体とする導電膜を堆積する工程と、窒化チタン膜TiN膜を主体とする導電膜に含まれる塩素Clを除去する工程と、複数回繰り返し行うことで、非晶質状態とされたジルコニウム酸化膜ZrO膜の表面に、複数回積層された窒化チタン膜TiN膜よりなる導電膜6を形成することにより、窒化チタン膜TiN膜の成膜及び窒化処理をそれぞれ1度のみ行なって導電膜6を形成する場合と比較して、窒化チタン膜TiN膜中に残留する塩素Cl濃度を低くすることが可能となる。これにより、キャパシタ8のリーク電流をさらに小さくすることが可能となるので、半導体装置の歩留まりをさらに向上させることができる。なお、非晶質状態とされた金属酸化膜としては、ジルコニウム酸化膜の他に、ハフニウム酸化膜やアルミニウム酸化膜を用いることができる。また、誘電体膜5は、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうちのいずれかの単層、或いは、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうち、少なくとも2層を積層させて形成すればよい。図8は、第1の実施の形態の第2変形例に係る導電膜の形成方法を説明するための図であり、半導体基板の温度と処理時間との関係を示す図である。図9は、第1の実施の形態の第2変形例に係る導電膜の形成方法を説明するための図であり、導電膜を形成する際に使用するガスの供給及び停止するタイミングと処理時間との関係を示す図である。図8において、横軸は処理時間を示しており、縦軸は半導体基板1の温度を示している。また、図9において、縦軸はガス供給のオン、オフを示しており、横軸は処理時間を示している。また、図8及び図9の横軸の時間軸は、等しくなるように図示している。図8では、成膜チャンバーへ搬入直前の半導体基板1の温度言い換えれば、処理が開始される時刻T0の温度を開始温度として図示する。該開始温度は、第1の基板温度よりも低い温度であればよく、具体的には、例えば、室温半導体基板1を加熱も冷却もしない温度を用いることができるが、これに限定されない。ここで、図1~図3、図8、及び図9を参照して、ALD法により窒化チタン膜TiN膜を主体とする導電膜6を成膜堆積する場合を例に挙げて、導電膜6の形成方法について説明する。図8及び図9を参照するに、第1の実施の形態の第2変形例では、時刻T3~時刻T5までの期間図8及び図9に示す期間PDにおいて、成膜チャンバー内に原料成膜ガスである四塩化チタンTiCl4を供給する第1の段階と、四塩化チタンTiCl4の供給を停止して、成膜チャンバー内に不活性ガスである窒素N2を供給してパージする第2の段階と、窒素N2の供給を停止し、成膜チャンバー内に窒素含有還元ガスであるアンモニアNH3を供給する第3の段階と、アンモニアNH3の供給を停止し、成膜チャンバー内に不活性ガスである窒素N2でパージする第4の段階と、を順次繰り返し行うことで、所望の厚さとされ、かつ窒化チタン膜TiN膜を主体とする導電膜6を形成する。第1の実施の形態の第2変形例に係る半導体装置の製造方法導電膜6の形成方法によれば、CVD法の替わりに、ALD法を用いて、非晶質状態とされたジルコニウム酸化膜ZrO膜の表面に、窒化チタン膜TiN膜を主体とする導電膜6を形成することで、薄い厚さとされた窒化チタン膜TiN膜を形成する際、半導体基板1面内における窒化チタン膜TiN膜の厚さの均一性を向上させることができる。なお、非晶質状態とされた金属酸化膜としては、ジルコニウム酸化膜の他に、ハフニウム酸化膜やアルミニウム酸化膜を用いることができる。また、誘電体膜5は、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうちのいずれかの単層、或いは、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうち、少なくとも2層を積層させて形成すればよい。第2の実施の形態図10は、第2の実施の形態の上部電極となる導電膜の形成方法を説明するための図であり、半導体基板の温度と処理時間との関係を示す図である。図11は、第2の実施の形態の上部電極となる導電膜の形成方法を説明するための図であり、導電膜を形成する際に使用するガスの供給及び停止するタイミングと処理時間との関係を示す図である。図10において、横軸は処理時間を示しており、縦軸は半導体基板1の温度を示している。また、図11において、縦軸はガス供給のオン、オフを示しており、横軸は処理時間を示している。また、図10及び図11の横軸の時間軸は、等しくなるように図示している。図10では、成膜チャンバーへ搬入直前の半導体基板1の温度言い換えれば、処理が開始される時刻T0の温度を開始温度として図示する。該開始温度は、第1の基板温度よりも低い温度であればよく、具体的には、例えば、室温半導体基板1を加熱も冷却もしない温度を用いることができるが、これに限定されない。ここで、図1~図3、図10、及び図11を参照して、枚様式の成膜装置であるCVD装置を用いたCVD法第1の実施の形態の図4及び図5で説明したCVD法により、窒化チタン膜TiN膜を主体とする導電膜6を成膜する場合を例に挙げて、導電膜6の形成方法について説明する。図10及び図11を参照するに、第2の実施の形態では、時刻T0において処理が開始されると、時刻T0~時刻T3の期間において、先に説明した図4に示す工程S1と同様な処理が行なわれ、半導体基板1の温度が第1の基板温度室温よりも高く、かつ300°C以下の温度まで昇温される。次いで、半導体基板1の温度が第1の基板温度に到達する時刻T3では、導電膜6となる窒化チタン膜TiN膜の成膜が開始される。次いで、時刻T3~時刻T4までの期間では、半導体基板1の温度が第1の基板温度に維持された状態で、窒化チタン膜TiN膜の成膜が進行する。このとき、半導体基板1の温度以外の成膜条件は、先に説明した図4に示す工程S2と同様な成膜条件を用いることができる。次いで、時刻T4~時刻T5の期間では、半導体基板1の温度が第1の基板温度よりも高く、かつ窒化チタン膜TiN膜が結晶化する第2の基板温度400°C以上700°C以下となるように、半導体基板1の温度を昇温すると共に、窒化チタン膜TiN膜の成膜を継続して行なう。次いで、時刻T5~時刻T6の期間では、半導体基板1の温度を第2の基板温度に保持した状態で、窒化チタン膜TiN膜の主成膜形成工程を行なう。また、時刻T5~時刻T6の期間では、先に説明した図4に示す工程S3と同様な成膜条件を用いて、窒化チタン膜TiN膜の成膜を行なう。このように、第2の実施の形態の半導体装置の製造方法導電膜6の形成方法では、半導体基板1の温度が第1の基板温度に維持された時刻T3~時刻T4の期間、半導体基板1の温度を第1の基板温度から第2の基板温度に昇温する時刻T4~時刻T5の期間、及び半導体基板1の温度が第2の基板温度に維持された時刻T5~時刻T6の期間において、導電膜6となる窒化チタン膜TiN膜の成膜を行なう。次いで、時刻T6では、成膜チャンバー内への成膜ガスである四塩化チタンTiCl4及びアンモニアNH3の供給を停止して、窒化チタン膜TiN膜の成膜を停止させる。次いで、時刻T6~時刻T7の期間において、成膜チャンバー内に不活性ガスである窒素N2を供給してパージを行なう。次いで、時刻T7~時刻T8までの期間において、成膜チャンバー内に窒素N2を供給させた状態で、成膜チャンバー内に窒素含有還元ガスであるアンモニアNH3を供給することで、窒化チタン膜TiN膜に残留する塩素Clの除去を促進させる。次いで、時刻T8以降の期間において、半導体基板1の温度を冷却し、その後、冷却された図3に示す構造体を成膜チャンバーから取り出す。第2の実施の形態の半導体装置の製造方法によれば、半導体基板1の温度を第1の基板温度に維持して窒化チタン膜TiN膜を成膜することにより、非晶質状態とされたジルコニウム酸化膜ZrO膜の表面に、窒化チタン膜TiN膜を第1の実施の形態よりも長い時間成膜することが可能となるので、結晶核の形成がさらに促進され、半導体基板1面内における窒化チタン膜TiN膜の厚さの面内均一性をさらに向上させることができる。なお、第2の実施の形態では、半導体基板1の温度を第1の基板温度300°C以下の温度に維持して、窒化チタン膜TiN膜を成膜するため、第1の実施の形態で説明した方法と比較して、上部電極7の形成工程のスループットが低下する。このため、半導体装置の生産性を考慮して、半導体基板1の温度を第1の基板温度で保持する時間の長さを設定することが望ましい。また、第2の実施の形態では、第1の実施の形態において図4及び図5で説明したCVD法を用いて、導電膜6となる窒化チタン膜TiN膜を形成する場合を例に挙げて説明したが、図4及び図5で説明したCVD法の替わりに、図6及び図7で説明したCVD法第1の実施の形態の第1変形例参照、或いは図8及び図9で説明したALD法第1の実施の形態の第2変形例参照を用いて、窒化チタン膜TiN膜を主体とする導電膜6を形成してもよい。また、非晶質状態とされた金属酸化膜としては、ジルコニウム酸化膜の他に、ハフニウム酸化膜やアルミニウム酸化膜を用いることができる。また、誘電体膜5は、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうちのいずれかの単層、或いは、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうち、少なくとも2層を積層させて形成すればよい。第3の実施の形態図12は、第3の実施の形態の上部電極となる導電膜の形成方法を説明するための図であり、半導体基板の温度と処理時間との関係を示す図である。図13は、第3の実施の形態の上部電極となる導電膜の形成方法を説明するための図であり、導電膜を形成する際に使用するガスの供給及び停止するタイミングと処理時間との関係を示す図である。図12において、横軸は処理時間を示しており、縦軸は半導体基板1の温度を示している。また、図13において、縦軸はガス供給のオン、オフを示しており、横軸は処理時間を示している。また、図12及び図13の横軸の時間軸は、等しくなるように図示している。図12では、成膜チャンバーへ搬入直前の半導体基板1の温度言い換えれば、処理が開始される時刻T0の温度を開始温度として図示する。該開始温度は、第1の基板温度よりも低い温度であればよく、具体的には、例えば、室温半導体基板1を加熱も冷却もしない温度を用いることができるが、これに限定されない。ここで、図1~図3、図12、及び図13を参照して、枚様式の成膜装置であるCVD装置を用いたCVD法第1の実施の形態の図4及び図5で説明したCVD法により、窒化チタン膜TiN膜を主体とする導電膜6を成膜堆積する場合を例に挙げて、導電膜6の形成方法について説明する。図12及び図13を参照するに、第3の実施の形態では、時刻T0において処理が開始されると、図示していないCVD装置のゲートが開けられ、該ゲートを介して、アーム上に配置された図4に示す構造体が成膜チャンバー内に搬送される。次いで、成膜チャンバーのステージの上面から突出するリフトピン上に、リフトピンと半導体基板11の裏面11bとが接触するように、図2に示す構造体を配置する。次いで、アームを成膜チャンバーの外ゲートの外側に戻し、ゲートを閉じる。この段階では、成膜チャンバーのステージの上面から突出するリフトピン上に、図2に示す構造体を配置した状態を保つ。次いで、成膜チャンバー内を排気した後、時刻T1では、成膜チャンバー内に不活性ガスとして窒素N2を供給する。次いで、時刻T1~時刻T2までの期間、成膜チャンバー内のパージ処理を行なうことで、成膜チャンバー内の圧力を所定の圧力例えば、650Paにする。なお、不活性ガスとして、窒素N2の替わりに、アルゴンArやヘリウムHe等を用いてもよい。また、半導体基板1の昇温の開始と、成膜チャンバー内のパージ処理の開始とを同時に行ってもよい。次いで、時刻T2では、ステージの上面から突出したリフトピンを下降させることで、ステージの上面に、図2に示す構造体を配置する。これにより、半導体基板1の裏面1bとステージの上面とが接触する。また、時刻T2では、半導体基板1の裏面1bとステージの上面とが接触した後、ステージに設けられたヒーターにより、半導体基板1の温度の昇温を開始すると共に、成膜チャンバー内に原料成膜ガスとして四塩化チタンTiCl4及びアンモニアNH3を供給して、導電膜6となる窒化チタン膜TiN膜の成膜を開始する。次いで、時刻T2~時刻T3の期間では、時刻T3において半導体基板1の温度が第1の基板温度室温25°Cよりも高く、かつ300°C以下の温度よりも高く、かつ窒化チタン膜TiN膜が結晶化す第2の基板温度400°C以上700°C以下となるように、半導体基板1の温度を昇温させながら、窒化チタン膜TiN膜の成膜を行なう。また、時刻T2~時刻T3の期間では、半導体基板1の温度以外は第1の実施の形態で説明した図4に示す工程S2と同様な成膜条件を用いて、窒化チタン膜TiN膜の成膜を行う。次いで、時刻T3~時刻T4の期間では、半導体基板1の温度を第2の基板温度に保持した状態で、窒化チタン膜TiN膜の主成膜形成工程を行なう。時刻T3~時刻T4の期間では、第1の実施の形態で説明した図4に示す工程S3と同様な成膜条件を用いて、窒化チタン膜TiN膜の成膜を行なう。次いで、時刻T4では、成膜チャンバー内に成膜ガスである四塩化チタンTiCl4及びアンモニアNH3の供給を停止し、窒化チタン膜TiN膜の成膜を停止させる。つまり、第3の実施の形態では、時刻T2~時刻T4の期間期間PDにおいて、導電膜6となる窒化チタン膜TiN膜の成膜を行なう。次いで、時刻T4~時刻T5の期間では、成膜チャンバー内に不活性ガスである窒素N2を供給してパージを行なう。次いで、時刻T5~時刻T6の期間では、成膜チャンバー内に窒素N2を供給させた状態で、成膜チャンバー内に窒素含有還元ガスであるアンモニアNH3を供給することで、窒化チタン膜TiN膜に含まれる塩素Clを除去する。次いで、時刻T6以降の期間において、半導体基板1の温度を冷却し、その後、冷却された図3に示す構造体を成膜チャンバーから取り出す。第3の実施の形態の半導体装置の製造方法によれば、成膜ステージ上に半導体基板1図4に示す構造体が配置された状態から、窒化チタン膜TiN膜を主体とする導電膜6の成膜堆積を開始することにより、低温の状態で窒化チタン膜TiN膜の成膜を開始することが可能となるので、より結晶核の形成を容易に行なうことができる。また、第3の実施の形態では、半導体基板1図2に示す構造体がステージの上面に配置された時点時刻T2から導電膜6となる窒化チタン膜TiN膜の成膜を開始するため、半導体基板1がステージ上に設置される前に、パージ処理を完了させ、ステージ上に半導体基板1が配置される時点において成膜ガスを供給できるようにする必要がある。また、第3の実施の形態では、先に説明したように、半導体基板1がステージ上に配置された後、窒化チタン膜TiN膜の成膜処理を開始する。これは、ステージ上に半導体基板1が配置される前に、窒化チタン膜TiN膜の成膜処理が開始されると、半導体基板1がリフトピンの上に載置された状態で、半導体基板1の裏面1bに窒化チタン膜TiN膜が成膜されてしまい、半導体基板1の裏面1bからの膜剥がれが生じる虞があることが、本発明者の検討実験により判明したことに基づく。また、導電膜6の成膜は、気相成長法により形成すればよく、ALD法を用いてもよい。また、非晶質状態とされた金属酸化膜としては、ジルコニウム酸化膜の他に、ハフニウム酸化膜やアルミニウム酸化膜を用いることができる。また、誘電体膜5は、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうちのいずれかの単層、或いは、ジルコニウム酸化膜、ハフニウム酸化膜、アルミニウム酸化膜のうち、少なくとも2層を積層させて形成すればよい。第4の実施の形態図14~図20は、本発明の第4の実施の形態に係る半導体装置の製造工程を示す断面図である。図14~図20では、第4の実施の形態の半導体装置10後述する図20参照の一例として、DRAMを挙げる。また、図14~図20では、DRAMを構成するメモリセルアレイの一部具体的には、2つのメモリセルよりなるユニットセルの断面のみを図示し、DRAMを構成する周辺回路領域の図示を省略する。さらに、図14~図20では、ビット線48をゲート電極22及びダミーゲート電極23と交差する方向に延在するように図示することが困難なため、模式的に図示する。図14~図20を参照して、第1の実施の形態で説明したキャパシタ8の形成方法を第4の実施の形態の半導体装置10図20参照に適用した際の半導体装置の製造方法について説明する。始めに、図14に示す工程では、半導体基板11の表面11a側に、素子分離領域13を形成することで、複数の活性領域14を区画する。半導体基板11としては、例えば、p型単結晶シリコンウエハを準備する。p型単結晶シリコンウエハは、ダイシング領域に区画された複数のチップ形成領域を有する。なお、以下の説明では、半導体基板11としてp型単結晶シリコンウエハを用いた場合を例に挙げる。素子分離領域13は、STIShallowTrenchIsolation法により形成する。具体的には、素子分離領域13は、エッチングにより半導体基板11に溝図示せずを形成し、該溝に絶縁膜例えば、シリコン酸化膜SiO2膜で埋め込むことで形成する。このとき、素子分離領域13の上面13aが、半導体基板11の表面11aに対して略面一となるように、素子分離領域13を形成する。次いで、半導体基板11の表面11a及び素子分離領域13の上面13aを覆う絶縁膜16ゲート絶縁膜19及びダミーゲート絶縁膜21の母材と、ゲート及びダミーゲート形成用導電膜17ゲート電極22及びダミーゲート電極23の母材と、絶縁膜18キャップ絶縁膜24の母材と、を順次積層形成する。絶縁膜16としては、例えば、単層の酸化シリコン膜SiO2膜、酸化シリコン膜を窒化した膜SiON膜、積層された酸化シリコン膜SiO2膜、酸化シリコン膜SiO2膜上に窒化シリコン膜SiN膜を積層させた積層膜、High-K膜高誘電率膜等を用いることができる。また、ゲート及びダミーゲート形成用導電膜17としては、例えば、リンP等の不純物を含有した多結晶シリコン膜と、金属膜と、が順次積層された積層構造を用いることができる。この場合、ゲート及びダミーゲート形成用導電膜17を構成する金属膜としては、例えば、タングステンW、窒化タングステンWN、タングステンシリサイドWSi等の高融点金属を用いることができる。絶縁膜18としては、窒化シリコン膜Si3N4膜を用いることができる。次いで、絶縁膜18上に、ゲート電極22及びダミーゲート電極23の形成領域に対応する絶縁膜18の上面を覆うフォトレジスト図示せずを形成する。次いで、該フォトレジストをマスクとする異方性エッチング例えば、ドライエッチングにより、絶縁膜18をパターニングすることで、素子分離領域13の上方に1本のキャップ絶縁膜24と、素子分離領域13間に位置する半導体基板11の表面11aの上方に対向配置された2本のキャップ絶縁膜24と、を一括形成する。その後、フォトレジストを除去する。次いで、キャップ絶縁膜24をエッチングマスクとする異方性エッチング例えば、ドライエッチングにより、半導体基板11の表面11a及び素子分離領域13の上面13aが露出するまで、絶縁膜16及びゲート及びダミーゲート形成用導電膜17をエッチングする。これにより、素子分離領域13間に位置する半導体基板11の表面11aに対向配置され、帯状とされた2列のゲート絶縁膜19と、素子分離領域13の上面13aに配置された1列のダミーゲート絶縁膜21と、ゲート絶縁膜19上に配置されたゲート電極22と、ダミーゲート絶縁膜21上に配置されたダミーゲート電極23と、が一括形成される。このとき、プロセスの最小加工寸法F値として50nmを用いる。これにより、ゲート電極22は、幅50nm、隣接するゲート電極22間の距離が50nmで形成される。言い換えれば、ゲート電極22は、幅が50nmで、かつ間隔が50nmのラインアンドスペースパターンとして形成される。なお、ダミーゲート電極23は、選択トランジスタのゲート電極としては機能しない電極である。また、キャップ絶縁膜24は、ゲート電極22の上面及びダミーゲート電極23の上面を覆うように形成される。次いで、ゲート電極22をマスクとするイオン注入法により、ゲート電極22間に位置する半導体基板11の表面11a、及びゲート電極22と素子分離領域13との間に位置する半導体基板11の表面11aに、n型不純物例えば、Pリンをイオン注入する。これにより、ゲート電極22間に位置する半導体基板11に、上面26aが半導体基板11の表面11aに対して略面一とされた第1の不純物拡散領域26が形成されると共に、ゲート電極22と素子分離領域13との間に位置する半導体基板11に、上面27aが半導体基板11の表面11aに対して略面一とされた第2の不純物拡散領域27が形成される。第1及び第2の不純物拡散領域26,27は、ソース/ドレイン領域として機能する。また、ゲート絶縁膜19、ゲート電極22、第1の不純物拡散領域26、及び第2の不純物拡散領域27を有する第1の選択用トランジスタ29と、ゲート絶縁膜19、ゲート電極22、第1の不純物拡散領域26、及び第2の不純物拡散領域27を有し、第1の選択用トランジスタ29と対向配置された第2の選択用トランジスタ31と、が形成される。第1及び第2の選択用トランジスタ29,31は、MOSMetaloxidesemiconductorトランジスタである。また、第1及び第2の選択用トランジスタ29,31間に配置された第1の不純物拡散領域26は、対向配置された第1及び第2の選択用トランジスタ29,31に共通の不純物拡散領域である。次いで、ゲート絶縁膜19の側面、ダミーゲート絶縁膜21の側面、ゲート電極22の側面、ダミーゲート電極23の側面、及びキャップ絶縁膜24の側面24aを覆うサイドウォール32を形成する。サイドウォール32は、例えば、窒化シリコン膜Si3N4膜、或いは、窒化シリコン膜Si3N4膜と、酸化シリコン膜SiO2膜と、を順次積層した積層膜を形成し、その後、該積層膜をエッチバックすることで形成する。次いで、キャップ絶縁膜24の上面を覆うと共に、サイドウォール32間に形成された溝を埋め込む第1の層間絶縁膜34を形成する。第1の層間絶縁膜24としては、例えば、CVD法により形成された酸化シリコン膜SiO2膜、或いは、SOGSpinOnGlass法により形成された塗布系の絶縁膜酸化シリコン膜SiO2膜等を用いることができる。次いで、第1の層間絶縁膜34の上面34aに、開口部を有したフォトレジスト図示せずを形成する。次いで、該フォトレジストをマスクとする異方性エッチング例えば、ドライエッチングにより、第1の層間絶縁膜34をエッチングすることで、第1の不純物拡散領域26の上面26aを露出する第1のコンタクト孔36と、第2の不純物拡散領域27の上面27aを露出する第2のコンタクト孔37と、を一括形成する。次いで、第1及び第2のコンタクト孔3637をプラグ形成用導電膜例えば、ポリシリコン膜で埋め込むことで、第1のコンタクト孔36に配置され、第1の不純物拡散領域26の上面26aと接触する第1のコンタクトプラグ39と、第2のコンタクト孔37に配置され、第2の不純物拡散領域27の上面27aと接触する第2のコンタクトプラグ41と、を一括形成する。このとき、第1のコンタクトプラグ39の上面39a、及び第2のコンタクトプラグ41の上面41aが第1の層間絶縁膜34の上面34aに対して略面一となるように、第1及び第2のコンタクトプラグ3941を形成する。次いで、第1の層間絶縁膜34の上面34a、第1のコンタクトプラグ39の上面39a、及び第2のコンタクトプラグ41の上面41aを覆う第2の層間絶縁膜43を形成する。第2の層間絶縁膜43としては、例えば、CVD法により形成された酸化シリコン膜SiO2膜、或いは、SOG法により形成された塗布系の絶縁膜酸化シリコン膜SiO2膜等を用いることができる。次いで、フォトリソ技術及びドライエッチング技術により、第1のコンタクトプラグ39の上面39aを露出する開口部45を形成する。次いで、開口部45をプラグ形成用導電膜で埋め込むことで、第1のコンタクトプラグ39の上面39aと接触するビットコンタクトプラグ46を形成する。これにより、ビットコンタクトプラグ46は、第1のコンタクトプラグ39を介して、第1の不純物拡散領域26と電気的に接続される。また、ビットコンタクトプラグ46は、ビットコンタクトプラグ46の上面46aが第2の層間絶縁膜34の上面34aに対して略面一となるように形成する。次いで、ゲート電極22と交差する方向に延在し、かつビットコンタクトプラグ46の上面46aと接触するビット線48を形成する。これにより、ビット線48は、ビットコンタクトプラグ46を介して、第1の不純物拡散領域26と電気的に接続される。次いで、第2の層間絶縁膜43の上面43aに、ビット線48を覆う第3の層間絶縁膜51を形成する。第3の層間絶縁膜51としては、例えば、CVD法により形成された酸化シリコン膜SiO2膜、或いは、SOG法により形成された塗布系の絶縁膜酸化シリコン膜SiO2膜等を用いることができる。次いで、フォトリソ技術及びドライエッチング技術により、第2のコンタクトプラグ41上に位置する第3の層間絶縁膜51をエッチングすることで、第2のコンタクトプラグ41の上面41aを露出する第3のコンタクト孔53を形成する。次いで、第3のコンタクト孔53をプラグ形成用導電膜で埋め込むことで、第2のコンタクトプラグ41の上面41aと接触するキャパシタコンタクトプラグ54を形成する。これにより、キャパシタコンタクトプラグ54は、第2のコンタクトプラグ41を介して、第2の不純物拡散領域27と電気的に接続される。また、キャパシタコンタクトプラグ54は、キャパシタコンタクトプラグ54の上面54aが、第3の層間絶縁膜51の上面51aに対して略面一となるように形成する。次いで、第3の層間絶縁膜51の上面51aに、キャパシタコンタクトプラグ54の上面54aと接触する容量コンタクトパッド56を複数形成する。容量コンタクトパッド56は、第1の導電層58と、第2の導電層59と、が順次積層された構成とされている。第1の導電層58としては、例えば、窒化タングステン膜WN膜を用いることができる。また。第2の導電層59としては、例えば、タングステン膜W膜を用いることができる。容量コンタクトパッド56は、キャパシタコンタクトプラグ54を介して、第2の不純物拡散領域27と電気的に接続されている。次いで、第3の層間絶縁膜51の上面51aに、複数の容量コンタクトパッド56を覆うキャパシタ形成用層間絶縁膜62を形成する。具体的には、第3の層間絶縁膜51の上面51aに、CVD法により、酸化シリコン膜SiO2膜を成膜することで、該酸化シリコン膜SiO2膜よりなるキャパシタ形成用層間絶縁膜62を形成する。キャパシタ形成用層間絶縁膜62の厚さは、要求されるキャパシタ容量値を達成可能な厚さに決定する。キャパシタ形成用層間絶縁膜62の誘電率が一定の場合、メモリセルの微細化に伴い、キャパシタ形成用層間絶縁膜62の厚さを厚くする必要がある。具体的には、例えば、後述する図15に示すシリンダ孔64の開口径R1が80nmの場合、キャパシタ形成用層間絶縁膜62の厚さは、2μmを用いる。この場合、シリンダ孔64のアスペクト比=シリンダ孔64の深さキャパシタ形成用層間絶縁膜62の厚さ/シリンダ孔64の開口径R1は、25となるので、シリンダ孔64は、かなりアスペクト比の高い孔となる。第1の実施の形態では、シリンダ孔64の開口径R1が80nm、キャパシタ形成用層間絶縁膜62の厚さが2μmの場合を例に挙げて、以下の説明を行う。次いで、図15に示す工程では、フォトリソ技術により、キャパシタ形成用層間絶縁膜62の上面62aに、開口部を有したフォトレジスト図示せずを形成する。該開口部図示せずは、シリンダ孔64の形成領域に対応するキャパシタ形成用層間絶縁膜62の上面62aを露出するように形成する。次いで、該フォトレジストをマスクとする異方性エッチング例えば、ドライエッチングにより、底面64aが容量コンタクトパッド56具体的には、第2の導電層59に到達する深さとされたシリンダ孔64を形成する。先に説明したように、キャパシタ形成用層間絶縁膜62の厚さが2μmの場合、シリンダ孔64の開口径R1は、80nmにすることができる。図示していないフォトレジストは、シリンダ孔64を形成後に除去する。次いで、図16に示す工程では、シリンダ孔64の内面シリンダ孔64の側面64b及び底面64a第2の導電層59の一部を含む面を覆う下部電極66を形成する。具体的には、以下に説明する方法により、下部電極66を形成する。始めに、図15に示す構造体の上面側から、第1の実施の形態の図1に示す工程と同様な処理を行うことで、下部電極形成用導電膜2として窒化チタン膜TiN膜を成膜する。つまり、CVD法により、下部電極形成用導電膜2として窒化チタン膜TiN膜を成膜する。下部電極形成用導電膜2が形成されたシリンダ孔64の内径を大きくする観点から、下部電極形成用導電膜2の厚さは薄いことが好ましく、抵抗が問題とならない厚さで、できるだけ薄い方が好ましい。下部電極形成用導電膜2となる窒化チタン膜TiN膜の厚さは、例えば、10nmとすることができる。次いで、窒化チタン膜TiN膜をエッチバックすることで、キャパシタ形成用層間絶縁膜62の上面62aに形成された窒化チタン膜TiN膜を選択的に除去すると共に、シリンダ孔64の内面底面64a及び側面64bに形成された窒化チタン膜TiN膜を残存させる。これにより、シリンダ孔64の内面を覆い、かつ窒化チタン膜TiN膜よりなる下部電極66が形成される。また、下部電極66は、シリンダ孔64の底面64aを構成する第2の導電層59と接触することで、第2の導電層59を介して、第2の不純物拡散領域27と電気的に接続される。下部電極66の厚さが10nmで、シリンダ孔64の開口径R1が80nmの場合、下部電極66が形成されたシリンダ孔64の内径R2は、60nmとなる上記窒化チタン膜TiN膜は、半導体装置10の製造プロセスにおいて、一般的に使用されている材料であり、半導体装置10の製造プロセスとして導入しやすいというメリットがある。また、上記CVD法、或いはALD法を用いて、下部電極66を形成することで、優れた段差被覆性を得ることができる。なお、下部電極形成用導電膜2の材料は、上記窒化チタン膜TiN膜に限定されるのもではない。下部電極形成用導電膜2の材料としては、例えば、下部電極66上に形成する誘電体膜67図17参照との反応性が低く、耐熱性が有り、かつ比較的酸化されにくい或いは、酸化されても導電性を有する特性を有することで、EOTの低下を引き起こさないような材料を用いるとよい。次いで、図17に示す工程では、下部電極66の表面66a及びキャパシタ形成用層間絶縁膜62の上面62aを覆う誘電体膜67容量絶縁膜を形成する。このとき、誘電体膜67の表面67aが非晶質状態となるように、誘電体膜67を形成する。具体的には、例えば、第1の実施の形態の図2に示す工程と同様な処理を行うことで、誘電体膜67として、厚さ4nmのジルコニウム酸化膜ZrO膜と、厚さ1nmのアルミニウム酸化膜AlO膜と、厚さ4nmのジルコニウム酸化膜ZrO膜と、が順次積層された積層膜厚さ9nmを形成する。これにより、誘電体膜67が形成されたシリンダ孔64の内径R3は、約40nmとなる。この段階でのシリンダ孔64のアスペクト比=2000nm/40nmは約50となり、かなり大きい値となる。この場合、誘電体膜67の表面67aを構成するジルコニウム酸化膜ZrO膜の表面が非晶質となるように形成する。誘電体膜67は、優れた段差被覆性を有するALD法やCVD法により形成するとよい。次いで、図18に示す工程では、誘電体膜67の表面67aを覆うように、気相成長法により、上部電極69図19参照の構成要素のうちの1つとなる第1の導電膜69-1を形成する。具体的には、例えば、第1の実施の形態の図3に示す工程と同様な処理を行うことで、窒化チタン膜TiN膜を主体とし、かつ厚さ10nmとされた第1の導電膜69-1となる形成する。なお、第1の導電膜69-1の主体となる窒化チタン膜TiN膜は、第1の実施の形態の第1変形例で説明した窒化チタン膜TiN膜の形成方法、第1の実施の形態の第2変形例で説明した窒化チタン膜TiN膜の形成方法、第2の実施の形態で説明した窒化チタン膜TiN膜の形成方法、及び第3の実施の形態で説明した窒化チタン膜TiN膜の形成方法のうち、いずれかの方法により形成してもよい。また、第1の導電膜69-1は、段差被覆性に優れた気相成長法であるCVD法またはALD法により形成するとよい。このように、段差被覆性に優れたCVD法またはALD法を用いて、窒化チタン膜TiN膜を主体とする第1の導電膜69-1を形成することにより、高アスペクト比とされたシリンダ孔64に形成された誘電体膜67の表面67aに、高密度で、かつ均一な厚さとされた窒化チタン膜TiN膜を精度よく形成することが可能となる。これにより、窒化チタンTiN膜膜のシリンダ孔64内での成膜不良や、リーク電流の増加を抑制することが可能となり、この結果、半導体装置10の歩留まりを向上させることができる。また、非晶質状態とされたジルコニウム酸化膜ZrO膜よりなる誘電体膜67の表面67aに、上部電極69となる窒化チタン膜TiN膜を形成することにより、インキュベーション時間が短くなり、窒化チタン膜TiN膜の成膜速度成膜レートが向上するため、半導体装置10の生産性を向上させることができる。さらに、ジルコニウム酸化膜ZrO膜が結晶化する第2の基板温度400°C以上の温度に到達するように、半導体基板11を加熱しながら、第1の導電膜69-1となる窒化チタン膜TiN膜を形成することで、非晶質状態とされたジルコニウム酸化膜ZrO膜が結晶化され、ジルコニウム酸化膜ZrO膜の比誘電率を高くすることが可能となる。これにより、DRAMの素子の信頼性の向上を図ることができる。次いで、図19に示す工程では、第1の導電膜69-1の表面69-1aを覆うと共に、第1の導電膜69-1が形成されたシリンダ孔64を埋め込む厚さとされ、第1の導電膜69-1よりも抵抗値の低い第2の導電膜69-2を形成する。第2の導電膜69-2は、上部電極69の構成要素のうちの1つである。つまり、第1の実施の形態の上部電極69は、第1の導電膜69-1と、第2の導電膜69-2と、が順次積層された2層構造とされている。第2の導電膜69-2は、具体的には、段差被覆性に優れたCVD法またはALD法により、ドープドシリコン膜を成膜することで形成する。該ドープドシリコン膜の厚さは、例えば、150nmとすることができる。このように、第1の導電膜69-1となる窒化チタン膜TiN膜と、窒化チタン膜TiN膜よりも抵抗値の低い第2の導電膜69-2となるドープドシリコン膜と、を順次積層形成することにより、窒化チタン膜TiN膜のみで構成された上部電極と比較して、上部電極69の抵抗値を小さくすることができる。なお、第2の導電膜69-2は、上記ドープドシリコン膜に限定されず、第1の導電膜69-1よりも抵抗値よりも低い導電膜であればよい。具体的には、例えば、タングステン膜W膜やタンタル膜Ta膜等を用いることができる。また、第2の導電膜69-2は、必要に応じて形成すればよく、必ずしも形成する必要はない。次いで、第1及び第2の導電膜69-1,69-2を成膜後、フォトリソリソ技術及びドライエッチング技術を用いて、第1及び第2の導電膜69-1,69-2のうち、不要な部分をエッチングにより除去することで、メモリセルアレイ部を覆うように第1及び第2の導電膜69-1,69-2を残存させ、第1及び第2の導電膜69-1,69-2よりなる上部電極69を形成する。これにより、下部電極66、誘電体膜67、及び上部電極69よりなるMIMキャパシタであるキャパシタ713次元キャパシタが形成される。次いで、図20に示す工程では、第2の導電膜69-2の上面69-2aを覆う第4の層間絶縁膜73を形成する。第4の層間絶縁膜73としては、例えば、CVD法により形成された酸化シリコン膜SiO2膜等を用いることができる。次いで、図示していない周辺回路領域において、第4の層間絶縁膜73からビット線48と接続する周辺コンタクト図示せずを形成する。次いで、第4の層間絶縁膜73の上面73aに、該周辺コンタクトに接続され、第1の配線層76と、第2の配線層77とが順次積層された上部配線75を形成する。これにより、第1の実施の形態の半導体装置10が製造される。なお、実際には、上部配線75が形成された第4の層間絶縁膜73の上面73a言い換えれば、図7に示す構造体上に、他の層間絶縁膜、ビアホール、配線、キャップ膜、層間膜、パッド電極、及びパッシベーション膜を順次形成することで、第1の実施の形態の半導体装置10が完成する。第4の実施の形態の半導体装置の製造方法によれば、表面67aが非晶質状態とされた金属酸化膜であるジルコニウム酸化膜ZrO膜よりなる誘電体膜67を形成し、次いで、非晶質状態とされたジルコニウム酸化膜ZrO膜よりなる誘電体膜67の表面67aに窒化チタン膜TiN膜を主体とする第1の導電膜69-1を形成することにより、窒化チタン膜TiN膜の結晶核の形成が進行しやすくなるので、半導体基板11面内に形成される3次元キャパシタにおいて、良好な均一性を持って成膜することが可能となる。この結果、リーク電流が抑制されたキャパシタ713次元キャパシタを形成することが可能となるので、半導体装置10の信頼性を高めることができると共に、半導体装置10の歩留まりの向上を図ることが可能となる。また、上記方法により、第1の導電膜69-1となる窒化チタン膜TiN膜を形成することにより、成膜速度成膜レートを大きくすることが可能となるので、半導体装置10のスループットを改善することができる。また、上部電極69となる第1の導電膜69-1の成膜中に、非晶質状態とされたジルコニウム酸化膜を結晶化させる方法をとるので、特別な熱処理工程を追加することなく、大きな容量のキャパシタ71を備えた半導体装置10を製造できる。なお、第1の実施の形態では、半導体装置10の一例として、DRAMを例に挙げて説明したが、本発明は、誘電体膜67の表面67aに、導電膜が形成されるDRAM以外の半導体装置にも適用可能であり、DRAMに限定されない。具体的には、本発明は、例えば、強誘電体メモリ装置FeRAMにも適用可能である。以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。以下、具体的な実験例及び比較例により、本発明の効果について説明する。実験例1実験例1では、図18に示す構造体を構成する第1の導電膜69-1上部電極69の一部である窒化チタン膜TiN膜を第1の実施の形態の第1変形例で説明した方法を用いて、実験例1のサンプルを形成した。以下に、第1の実施の形態で説明した図14~図18を参照して、具体的な実験例1のサンプルの製造方法について説明する。始めに、第1の実施の形態で説明した図14及び図15に示す工程と同様な処理を行なうことで、図15に示すシリンダ孔64を有した構造体を作成した。次いで、図16に示す工程では、CVD法により、下部電極66として厚さ10nmの窒化チタン膜TiN膜を形成した。次いで、図17に示す工程では、ALD法により、厚さ4nmのジルコニウム酸化膜ZrO膜と、厚さ1nmのアルミニウム酸化膜AlO膜と、厚さ4nmのジルコニウム酸化膜ZrO膜と、を順次積層させることで、ZrO4nm/AlO1nm/ZrO4nm積層構造とされた誘電体膜67を形成した。このときの成膜温度として、220°Cを用いた。次いで、図18に示す工程では、図6及び図7に示す期間PDにおいて、第1の段階窒化チタン膜TiN膜を堆積させる段階、第2の段階不活性ガスである窒素N2で成膜チャンバー内をパージする段階、第3の段階窒化チタン膜TiN膜に含まれる塩素Clを除去する段階、及び第4の段階成膜チャンバー内をパージする段階を1サイクルとして、該サイクルを12回繰り返し行うことで、厚さ10nmで、かつ窒化チタン膜TiN膜を主体とする第1の導電膜69-1を形成した。これにより、図18に示す構造体を作成した。このとき、第1の基板温度を300°C、第2の基板温度を480°C、原料成膜ガスとして50sccmの四塩化チタンTiCl4及び50sccmのアンモニアNH3、成膜チャンバー内の圧力を200Pa、不活性ガスとして窒素N2を用いた。また、1サイクルの処理時間を20秒にすると共に、第1の段階の処理時間を5秒、第2の段階の処理時間を5秒、第3の段階の処理時間を5秒、第4の段階の処理時間を5秒とした。その後、図6及び図7に示す時刻T5では、窒化チタン膜TiN膜の成膜を停止し、時刻T5以降の時間において、図18に示す構造体を冷却し、図18に示す構造体を搬出した。ここでは、時刻T5で窒化チタン膜の成膜完了後、成膜チャンバーからウェハを取り出し、装置内で冷却してから外部に搬出した。その後、第1の導電膜69-1上に、厚さ150nmのドープドポリシリコンを形成した。これにより、実験例1のサンプルを作成した。つまり、実験例1では、厚さ10nmの窒化チタン膜TiN膜よりなる下部電極66と、ZrO4nm/AlO1nm/ZrO4nm積層構造とされた誘電体膜67と、厚さ10nmの窒化チタン膜TiN膜及びドープドポリシリコンよりなる上部電極69と、よりなるキャパシタ71を構成した。比較例1比較例1では、図18に示す構造体を構成する第1の導電膜69-1窒化チタン膜TiN膜の替わりとなる窒化チタン膜TiN膜を第1の実施の形態の第1変形例で説明した方法とは別の方法で形成した。つまり、実験例1のサンプルと比較例1のサンプルとでは、誘電体膜67の表面67aに形成される窒化チタン膜TiN膜の形成方法が異なる。図21は、比較例1のサンプルの上部電極を構成する窒化チタン膜TiN膜の形成方法を説明するための図であり、半導体基板の温度と処理時間との関係を示す図である。図22は、比較例1のサンプルの上部電極を構成する窒化チタン膜TiN膜の形成方法を説明するための図であり、窒化チタン膜TiN膜を形成する際に使用するガスの供給及び停止のタイミングと処理時間との関係を示す図である。図21では、成膜チャンバーへ搬入直前の半導体基板11の温度言い換えれば、処理が開始される時刻T0の温度を開始温度として図示する。該開始温度として、室温を用いた。以下に、図21及び図22を参照して、比較例1のサンプルを構成する上部電極となる窒化チタン膜TiN膜の形成方法について説明する。始めに、図21に示す時刻T0において、CVD装置のチャンバー内に図17に示す構造体を搬入し、ステージ上面と図17に示す構造体を構成する半導体基板11の裏面11bとが接触するように、ステージの上面に図17に示す構造体を配置した。次いで、時刻T1では、ステージに設けられたヒーターを用いて、半導体基板11の温度の昇温を開始した。この昇温は、半導体基板11の温度が480°C実験例1の第2の基板温度と同じ温度に到達するまで行なった。比較例1において、上記480°Cという温度は、窒化チタン膜TiN膜を成膜する温度成膜中の温度である。次いで、時刻T2では、成膜チャンバー内を排気し、成膜チャンバー内に不活性ガスである窒素N2の供給を開始した。これにより、チャンバー内を窒素N2でパージし、成膜チャンバー内の圧力を所定の圧力にした。次いで、半導体基板の温度が480°Cに到達した時刻T3~時刻T4の期間では、半導体基板11の温度を480°Cに保持した。時刻T3~時刻T4の期間では、窒化チタン膜TiN膜の成膜を行なわない。なお、図21に示す時刻T0~時刻T3までの期間の温度シーケンスは、第1の実施の形態で説明した図4に示す時刻T0~時刻T3までの期間の温度シーケンスと等しい。次いで、時刻T4では、成膜チャンバー内に成膜ガスである四塩化チタンTiCl4及びアンモニアNH3を供給して、窒化チタン膜TiN膜の成膜を開始した。窒化チタン膜TiN膜の成膜処理は、半導体基板11の温度を480°Cに保った状態で時刻T4~時刻T5の期間期間PD行なった。成膜処理条件としては、実験例1のサンプルを構成する第1の導電膜69-1の成膜条件と同じ条件を用いた。具体的には、図21に示す期間PDにおいて、図6及び図7を参照して説明した第1の段階窒化チタン膜TiN膜を成長させる段階、第2の段階不活性ガスである窒素N2で成膜チャンバー内をパージする段階、第3の段階窒化チタン膜TiN膜に残留する塩素Clの除去を促進させる段階、及び第4の段階成膜チャンバー内をパージする段階を1サイクルとして、該サイクルを12回繰り返し行うことで、厚さ10nmの窒化チタン膜TiN膜を形成した。このとき、成膜ガスとして50sccmの四塩化チタンTiCl4及び50sccmのアンモニアNH3、成膜チャンバー内の圧力を200Pa、不活性ガスとして窒素N2を用いた。また、1サイクルの処理時間を20秒にすると共に、第1の段階の処理時間を5秒、第2の段階の処理時間を5秒、第3の段階の処理時間を5秒、第4の段階の処理時間を5秒とした。次いで、図21及び図22に示す時刻T5では、成膜ガスの供給を停止し、窒化チタン膜TiN膜の成膜を停止させた。次いで、時刻T5以降の時間において、図17に示す構造体に上部電極となる窒化チタン膜TiN膜が成膜された構造体を冷却し、該構造体を搬出した。ここでは、時刻T5で窒化チタン膜の成膜完了後、成膜チャンバーからウェハを取り出し、装置内で冷却してから外部に搬出した。その後、窒化チタン膜TiN膜上に、厚さ150nmのドープドポリシリコンを形成した。これにより、窒化チタン膜TiN膜及びドープドポリシリコンよりなる上部電極を備えた比較例1のサンプルを作成した。つまり、比較例1では、厚さ10nmの窒化チタン膜TiN膜よりなる下部電極66と、ZrO4nm/AlO1nm/ZrO4nm積層構造とされた誘電体膜67と、厚さ10nmの窒化チタン膜TiN膜及びドープドポリシリコンよりなる上部電極と、よりなるキャパシタを構成した。比較例1のサンプルでは、窒化チタン膜TiN膜の成膜の開始から完了まで、半導体基板11の温度を480°Cジルコニウム酸化膜ZrO膜が結晶化する温度に保持した。よって、比較例1のサンプルの上部電極となる窒化チタン膜TiN膜の形成方法では、窒化チタン膜TiN膜の成膜が開始される時点において、窒化チタン膜TiN膜が形成されるジルコニウム酸化膜誘電体膜の一部の表面は結晶化された状態となっていた。実験例1のキャパシタ、及び比較例1のキャパシタのリーク電流の評価実験例1のサンプルのキャパシタのTEG、及び比較例1のサンプルのキャパシタのTEGのそれぞれを半導体基板11の面内23ポイント測定し、累積分布の50を平均値とした。この結果を図23に示す。図23は、実験例1のキャパシタ、及び比較例1のキャパシタのリーク特性の評価結果を示す図である。図23を参照するに、実験例1のリーク電流の平均値は、比較例1のリーク電流の平均値の半分程度に低減されていることが確認できた。比較例1のサンプルでは、半導体基板11面内におけるジルコニウム酸化膜ZrO膜上に形成された窒化チタン膜TiN膜も厚さばらつきが大きく、リーク電流が大きくなっているものと思われる。透過型電子顕微鏡TransmissionElectronMicroscope;TEMを用いて、比較例1のキャパシタの断面観察を行なったところ、ジルコニウム酸化膜ZrO膜上に、窒化チタン膜TiN膜の厚さが非常に薄い部分や、ほとんど窒化チタン膜TiN膜が形成されていない部分があることが確認できた。また、窒化チタン膜TiN膜の厚さが非常に薄い部分では、窒化チタン膜TiN膜上に形成されるドープドポリシリコンの成膜ガスが誘電体膜67に侵入して、誘電体膜67の劣化を引き起こすことが推定された。これに対し、実験例1のサンプルでは、窒化チタン膜TiN膜の厚さの面内均一性がよいため、リーク電流のばらつきが小さく、平均値も低減された。また、透過型電子顕微鏡を用いて、実験例1のキャパシタ713次元キャパシタの断面を観察したところ、窒化チタン膜TiN膜が良好な段差被覆性を有して形成されていることが確認でき、また、窒化チタン膜TiN膜の成膜不良は見られなかった。この結果、比較例1の方法で形成された窒化チタン膜TiN膜と比較して、実験例1の方法で形成した窒化チタン膜TiN膜を用いた半導体装置は、歩留まりを改善できることが確認できた。上記説明したように、実験例1の方法を用いることにより、3次元キャパシタへの応用において、良好に結晶核の形成が可能となり、リーク電流が少ない、信頼性の高いDRAMを製造できた。実験例2実験例2のサンプルとして、実験例1と同様な成膜条件を用いて、平面に形成された厚さ5nmのジルコニウム酸化膜ZrO膜上に、厚さ10nmの窒化チタン膜TiN膜を形成した。実験例3実験例3のサンプルとして、平面に形成された厚さ100nmのシリコン酸化膜SiO2膜上に、実験例1と同様な成膜条件を用いて、厚さ10nmの窒化チタン膜TiN膜を形成した。比較例2比較例2のサンプルとして、比較例1と同様な成膜条件を用いて、平面に形成された厚さ5nmのジルコニウム酸化膜ZrO膜上に、厚さ10nmの窒化チタン膜TiN膜を形成した。比較例3比較例3のサンプルとして、平面に形成された厚さ100nmのシリコン酸化膜SiO2膜上に、比較例1と同様な成膜条件を用いて、厚さ10nmの窒化チタン膜TiN膜を形成した。実験例2,3及び比較例2,3に形成された窒化チタン膜TiN膜の厚さばらつきの評価結果上記実験例2,3のサンプル、及び比較例2,3のサンプルに形成された窒化チタン膜TiN膜を、半導体基板11の面内49ポイント測定し、累積分布の50を平均値とした際の窒化チタン膜TiN膜の厚さばらつきを評価した結果を図24に示す。図24は、実験例2,3のサンプル及び比較例2,3のサンプルに形成された窒化チタン膜TiN膜の厚さばらつきの評価結果を示す図である。図24を参照するに、ジルコニウム酸化膜ZrO膜上に窒化チタン膜TiN膜を形成した実験例2及び比較例2を比較すると、実験例2の窒化チタン膜TiN膜の方が、比較例2の窒化チタン膜TiN膜に比べて1割程度厚く形成されていることから、実験例2の方が比較例2よりも窒化チタン膜TiN膜の成膜速度成膜レートが1割程度速くなっていることが確認できた。また、窒化チタン膜TiN膜の厚さばらつきについて、実験例2と比較例2とを比較すると、実験例2の方が比較例2よりも50程度小さくなっている。よって、実験例2では、窒化チタン膜TiN膜の半導体基板11面内の厚さばらつきが抑制されていることが確認できた。シリコン酸化膜SiO2膜上に窒化チタン膜TiN膜を形成した実験例3及び比較例3を比較すると、実験例3の窒化チタン膜TiN膜の厚さの平均値と、比較例3の窒化チタン膜TiN膜の厚さの平均値とが略等しいことが確認できた。また、窒化チタン膜TiN膜の厚さばらつきにおいても、実験例3と比較例3とは同程度であった。このことから、シリコン酸化膜SiO2膜上に窒化チタン膜TiN膜を形成する場合、実験例3の窒化チタン膜TiN膜の形成方法、及び比較例3の窒化チタン膜TiN膜の形成方法は、同程度の成膜速度を有し、また、半導体基板11面内の窒化チタン膜TiN膜ばらつきも同程度であることから、同様の成膜特性を有することが分かった。また、実験例2及び実験例3の窒化チタン膜TiN膜の厚さの平均値は、略同程度であり、また、実験例2及び実験例3の窒化チタン膜TiN膜の厚さばらつきについても同程度であった。このことから、実験例2,3の窒化チタン膜TiN膜の形成方法では、下地層であるジルコニウム酸化膜ZrO膜とシリコン酸化膜SiO2膜との間で、下地層の材料による顕著な影響は確認できなかった。したがって、ジルコニウム酸化膜ZrO膜上に、比較例2,3の成膜条件を用いて窒化チタン膜TiN膜を形成する場合に、半導体基板11面内における窒化チタン膜TiN膜の膜厚のばらつきが大きく、かつ成膜速度が低下していることが確認できた。一方、本発明この場合、実験例2,3の窒化チタン膜TiN膜の形成方法を用いれば、ジルコニウム酸化膜ZrO膜上における窒化チタン膜TiN膜の成膜は、比較例2,3の窒化チタン膜TiN膜の形成方法と比較して、半導体基板11面内における窒化チタン膜TiN膜の厚さばらつきが抑制され、窒化チタン膜TiN膜の成膜速度が大きくなり、また、シリコン酸化膜SiO2膜上に窒化チタン膜TiN膜を形成する場合と同程度の厚さに形成できることが確認できた。このように、本発明の窒化チタン膜TiN膜の形成方法を用いることにより、窒化チタン膜TiN膜の成膜処理時間を短縮でき、かつ半導体基板11面内における窒化チタン膜TiN膜厚さばらつきを低減できることが確認できた。これは、比較例2,3の窒化チタン膜TiN膜の形成方法では、窒化チタン膜TiN膜の成膜開始時点においてジルコニウム酸化膜ZrO膜が結晶化された状態となっているため、結晶核の形成が進行しにくく、インキュベーション時間が遅くなっていることが推定される。そして、結晶核の形成が進行しにくいことで、窒化チタン膜TiN膜の厚さの半導体基板11面内における均一性が悪くなり、また、成膜速度が遅くなると思われる。一方、本発明では、非晶質状態のジルコニウム酸化膜ZrO膜上に、窒化チタン膜TiN膜の成膜を開始する方法を採用している。非晶質状態のジルコニウム酸化膜ZrO膜上に窒化チタン膜TiN膜の成膜を行なうと、結晶核の形成が進みやすく、インキュベーション時間が短くなるため、結晶核の形成を均一的に行なうことが可能となる。よって、窒化チタン膜TiN膜の半導体基板11面内の厚さの均一性が向上し、窒化チタン膜TiN膜の成膜速度が改善されるものと考えられる。"