"入力差動対を構成する2つのソースフォロア回路と、前記ソースフォロア回路への電源供給を制御することにより、動作モードを通常状態又は省電力状態のいずれかに切り換える電源回路と、前記ソースフォロア回路を構成する半導体素子の寄生容量の合計である第1の寄生容量に対応する第2の寄生容量を有する半導体素子により構成されるダミー回路と、前記動作モードの切り換えに対応して前記ダミー回路への電源供給を制御する第2の電源回路と、を備え、前記動作モードの切り換え時に前記第1の寄生容量に起因して発生する電流の流通方向と、当該動作モードの切り換え時に前記第2の寄生容量に起因して発生する電流の流通方向とが、共通の配線において相反する、差動入力バッファ。2つの入力信号のうち一方に入力信号の入力端子が、前記ソースフォロア回路を構成する4つのトランジスタのうち2つのトランジスタのゲートと、前記ダミー回路を構成する2つのトランジスタのうち一方のトランジスタのゲートとに接続し、前記第1の寄生容量は、前記ソースフォロア回路の2つのトランジスタのゲート-ソース間及びゲート-ドレイン間の各寄生容量の合計であり、前記第2の寄生容量は、前記ダミー回路の一方のトランジスタのゲート-ソース間及びゲート-ドレイン間の寄生容量である、請求項1に記載の差動入力バッファ。2つの入力信号のうち一方に入力信号の入力端子が、前記ソースフォロア回路を構成する4つのトランジスタのうち2つのトランジスタのゲートと、前記ダミー回路を構成する2つのキャパシタンスのうち一方のキャパシタンスとに接続し、前記第1の寄生容量は、前記ソースフォロア回路の2つのトランジスタのゲート-ソース間及びゲート-ドレイン間の各寄生容量の合計であり、前記第2の寄生容量は、前記ダミー回路の一方のキャパシタンスの容量である、請求項1に記載の差動入力バッファ。前記第2の電源回路は、前記電源回路を制御する制御信号の論理反転信号により制御される、請求項1~3のいずれか1項に記載の差動入力バッファ。上記のようなソースフォロア回路を用いた差動入力バッファは、動作中常に電力を消費する。そこで、回路の動作が不要な時には、動作モードをソースフォロア回路等への電源供給を停止又は削減させる省電力状態に切り換えることが望まれる。図10は、このような動作モードの切り換えを可能にするための回路構成を例示している。この回路101は、差動入力にP型トランジスタMP1,MP2を用いるものである。このような構成の場合、MP1,MP2とGNDとの間にN型トランジスタMN1,MN2を接続し、これらMN1,MN2のゲート電圧を制御信号PDBにより制御することにより、動作モードを通常状態と省電力状態とで切り換えることができる。図11は、省電力状態における上記回路101の動作波形を示している。PDBがLレベルの時、MN1,MN2はOFFとなり、省電力状態となる。この時、MP1,MP2,MP3,MP4のソース、ドレイン電圧は、ほぼVDDと同じ電圧となり、出力信号OT,OBもほぼVDDとなる。PDBがHレベルの時、MN1、MN2はONとなり、通常状態となる。この時、MP1,MP2のソース電圧、ドレイン電圧及びMP3,MP4のドレイン電圧は、入力信号IT,IBに応じて変化し、OT,OBはIT,IBをレベルシフトした電圧となる。しかしながら、上記回路101においては、動作モードを切り換える際に、IT,IBの入力端子にノイズが発生するという問題がある。上記問題の理由は次の通りである。ここではITの入力端子について説明する。省電力モード時には、上記のように、MP1,MP4のソース、ドレイン電圧はほぼVDDと同値となっている。この状態から、PDBがHレベルになると、MP1,MP4のドレイン電圧は、VDDから所望の電圧に変化する。この時、MP1,MP4からITの入力端子に向けて、MP1,MP4のゲート-ドレイン間又はゲート-ソース間の寄生容量に起因する電流が流れ、ITの電圧が下がる。この電圧の変動がノイズとなる。その後、寄生容量への充電が完了すれば、ITの電圧は正常に戻る。通常状態から省電力状態に切り換える時には、PDBはHレベルからLレベルとなり、MP1,MP4のドレイン電圧は所望の電圧からほぼVDDに変化する。この時、ITの入力端子からMP1,MP4に向けて、上記寄生容量に起因する電流が流れ、ITの電圧が上がる。その後、寄生容量の放電が完了すれば、ITの電圧は正常に戻る。また、IBの入力端子についても、MP2,MP3との間で上記ITと同様の電流電圧変化が生ずる。このような入力端子のノイズは様々な不具合を引き起こす可能性を有するものであり、その抑制が望まれる。本発明の一態様は、入力差動対を構成する2つのソースフォロア回路と、前記ソースフォロア回路への電源供給を制御することにより、動作モードを通常状態又は省電力状態のいずれかに切り換える電源回路と、前記ソースフォロア回路を構成する半導体素子の寄生容量の合計である第1の寄生容量に対応する第2の寄生容量を有する半導体素子により構成されるダミー回路と、前記動作モードの切り換えに対応して前記ダミー回路への電源供給を制御する第2の電源回路とを備え、前記動作モードの切り換え時に前記第1の寄生容量に起因して発生する電流の流通方向と、当該動作モードの切り換え時に前記第2の寄生容量に起因して発生する電流の流通方向とが、共通の配線において相反する差動入力バッファである。これにより、動作モードの切り換え時において、ソースフォロア回路を構成する半導体素子の寄生容量に起因するノイズ電流が発生しても、このノイズ電流とほぼ同電流量で且つ相反する方向へ流れる電流がダミー回路から発生し、ノイズ電流は相殺される。本発明によれば、動作モードを通常状態と省電力状態とで切り換える機能を有すると共に、動作モード切り換え時にノイズが発生しない差動入力バッファを提供することが可能となる。実施の形態1以下、図面を参照して本発明の実施の形態について説明する。図1は、本発明の実施の形態1に係る差動入力バッファ1の構成を示している。差動入力バッファ1は、バッファ部2と、ダミー部3とを有する。バッファ部2は、P型トランジスタMP1,MP2,MP3,MP4及びN型トランジスタMN1,MN2を有する。MP1,MP2,MP3,MP4は、ソースフォロワ回路を2個構成する。MN1,MN2は、電源回路を構成する。電源回路の作用により、差動入力バッファ1の動作モードが通常状態又は省電力状態のいずれかに切り換えられる。非反転入力信号ITは、MP1,MP4のゲートに入力する。反転入力信号IBは、MP2,MP3のゲートに入力する。上記動作状態を切り換えるためのパワーダウン信号PDBは、MN1,MN2のゲートに入力する。MN1,MN2のソースは、GNDに接続し、MN1,MN2のドレインは、それぞれMP1,MP2のドレインに接続している。MP1,MP2のソースは、それぞれMP3,MP4のドレインに接続しており、これらの接続点からそれぞれ出力信号OT,OBが出力する。MP3,MP4のソースは、VDDに接続している。ダミー部3は、P型トランジスタMP6,MP7,MP8,MP9及びN型トランジスタMN3,MN4を有する。MP7,MP8は、上記電源回路により動作状態が切り換えられる時にIT,IBの入力端子に発生するノイズ電流を相殺する電流を発生させるためのダミー回路を構成する。MP6,MP9,MN3,MN4は、上記動作状態の切り換えに応じてMP7,MP8のソース、ドレイン電圧を制御するための第2の電源回路を構成する。PDBの反転信号であるPDは、MN3,MN4のゲート及びMP6,MP9のゲートに入力する。MN3,MN4のソースは、GNDに接続している。MN3,MN4のドレインは、それぞれMP7,MP8のドレインに接続しており、これらの接続点をノード20,21と称する。MP7,MP8のソースは、それぞれMP6,MP9のドレインに接続している。MP6,MP9のソースは、VDDに接続している。ITは、MP7のゲートに入力し、IBは、MP8のゲートに入力する。図2は、差動入力バッファ1の動作波形である。PD=1,PDB=0の時、省電力状態となる。PDB=0の時、MN1,MN2はそのゲート電圧がGNDレベルとなりOFFとなり、MP1,MP2,MP3,MP4のソース、ドレイン電圧は、ほぼVDDレベルとなる。この時、ダミー部3において、MP6,MP9はそのゲート電圧がVDDレベルとなってOFFとなり、MN3,MN4はONとなる。そのため、MP7,MP8のソース、ドレイン電圧は、ほぼGNDレベルとなる。PDB=1の時、省電力状態が解除され通常状態となる。この時、MN1,MN2は、そのゲート電圧がVDDレベルとなってONとなる。そのため、MP1,MP2,MP3,MP4のそれぞれのソース、ドレイン電圧は、IT,IBの入力電圧に応じて変動し、この変動に応じてOT,OBが変動する。この時、ダミー部3において、MP6,MP9,MN3,MN4はそのゲート電圧がGNDレベルとなり、MP3,MP9はONとなり、MN3,MN4はOFFとなる。そのため、MP7,MP8のソース、ドレイン電圧は、ほぼVDDレベルとなる。図3は、差動入力バッファ1において省電力状態から通常状態へ切り換わる時に発生する電流の流れの一部を示している。図5は、差動入力バッファ1におけるPDBの変化と発生する電流の変化との関係を示している。PDBが0から1へ変化した時、MP1,MP2,MP3,MP4のソース、ドレイン電圧は、VDDレベルから、IT,IBのレベルに合わせたレベル動作電圧レベルに変化する。この時、図3に示すように、バッファ部2内のMP4からITの入力端子に向けて、MP4のゲート-ドレイン間又はゲート-ソース間にある寄生容量に起因する電流A1が流れる。また、MP1からITの入力端子に向けて、MP1のゲート-ドレイン間又はゲート-ソース間にある寄生容量に起因する電流A2が流れる。更に、ITの入力端子からダミー部3内のMP7に向けて、MP7のゲート-ドレイン間又はゲート-ソース間の寄生容量に起因する電流A3が流れる。また、図示しないが、これらと同様の電流が、IBの入力端子、MP2、MP3、及びMP8の間で発生する。すなわち、図5に示すように、PDBが0から1に変化する時、ITの入力端子にはMP1,MP4の各寄生容量に起因する電流A1,A2がプラス方向図中上向きに発生し、MP7の寄生容量に起因する電流A3がマイナス方向図中下向きに発生する。ここで、本実施の形態に係る差動入力バッファ1においては、MP1,MP4の各寄生容量の合計第1の寄生容量と、MP7の寄生容量第2の寄生容量とがほぼ同値となるように設計されている。そのため、|A1A2|≒|A3|の関係が成り立ち、これらの電流A1,A2,A3は相殺される。また、同様の電流相殺作用がIBの入力端子においても発生する。これにより、省電力状態から通常状態へ切り換わる時にIT,IBの入力端子にノイズが発生することを防止することができる。図4は、差動入力バッファ1において通常状態から省電力状態へ切り換わる時に発生する電流の流れの一部を示している。PDBが1から0へ変化した時、MP1,MP2,MP3,MP4のソース、ドレイン電圧は、動作電圧レベルからVDDレベルに変化する。この時、図4に示すように、ITの入力端子からバッファ部2内のMP4に向けて、MP4のゲート-ドレイン間又はゲート-ソース間にある寄生容量に起因する電流A4が流れる。また、ITの入力端子からMP1に向けて、MP1のゲート-ドレイン間又はゲート-ソース間にある寄生容量に起因する電流A5が流れる。更に、ダミー部3内のMP7からITの入力端子に向けて、MP7のゲート-ドレイン間又はゲート-ソース間の寄生容量に起因する電流A6が流れる。また、図示しないが、これらと同様の電流が、IBの入力端子、MP2、MP3、及びMP8の間で発生する。この場合にも、上記図3の場合と同様に、|A4A5|≒|A6|の関係が成り立ち、これらの電流A4,A5,A6は相殺される。また、同様の電流相殺作用がIBの入力端子においても発生する。これにより、省電力状態から通常状態へ切り換わる時にもIT,IBの入力端子にノイズが発生することを防止することができる。実施の形態2図6は、本発明の実施の形態2に係る差動入力バッファ51の構成を示している。差動入力バッファ51においては、上記実施の形態1に係る差動入力バッファ1のMP7が削除され、MN3のドレインとMP6のドレインとが接続され、この接続点とITの入力端子との間にキャパシタンスC0が直列に接続されている。また、差動入力バッファ1のMP8が削除され、MN4のドレインとMP9のドレインとが接続され、この接続点とIBの入力端子との間にキャパシタンスC1が直列に接続されている。MP1,MP4の各寄生容量の合計は、C0の容量とほぼ同一である。また、MP2,MP3の各寄生容量の合計は、C1の容量とほぼ同一である。上記構成の差動入力バッファ51において、省電力状態PD=1,PDB=0の時には、ダミー部3のMP6,MP9はOFF、MN3,MN4はONとなり、ノード20,21はGNDレベルとなる。一方、通常状態PD=0,PDB=1の時には、MP6,MP9はON、MN3,MN4はOFFとなり、ノード20,21はVDDレベルとなる。図7は、差動入力バッファ51において省電力状態から通常状態へ切り換わる時に発生する電流の流れの一部を示している。PDBが0から1へ変化した時、上記実施の形態1と同様に、MP4からITの入力端子に向けて、MP4の寄生容量に起因する電流A7が流れる。また、MP1からITの入力端子に向けて、MP1の寄生容量に起因する電流A8が流れる。更に、ITの入力端子からC0へ向けて、C0の容量に応じた電流A9が流れる。また、図示しないが、これらと同様の電流が、IBの入力端子、MP2,MP3、及びC1の間で発生する。この場合にも、上記実施の形態1と同様に、これらの電流A7,A8及び電流A9は相殺される。また、IBの入力端子においても同様である。図8は、差動入力バッファ51において通常状態から省電力状態へ切り換わる時に発生する電流の流れの一部を示している。PDBが1から0へ変化した時、上記実施の形態1と同様に、ITの入力端子からMP4に向けて電流A10が流れる。また、ITの入力端子からMP1に向けて電流A11が流れる。更に、C0からITの入力端子に向けて電流A12が流れる。また、図示しないが、これらと同様の電流が、IBの入力端子、MP2,MP3、及びC1の間で発生する。この場合にも、上記実施の形態1と同様に、これらの電流A10,A11及び電流A12が相殺される。また、IBの入力端子においても同様である。このように、本実施の形態に係る差動入力バッファ51においても、上記実施の形態1に係る差動入力バッファ1と同様のノイズ抑制効果を得ることができる。尚、本発明は上記実施の形態に限られるものではなく、趣旨を逸脱しない範囲で適宜変更することが可能なものである。"