入力される差動アナログ信号をデジタルデータに変換するデルタシグマ型のA/D変換器であって、前記差動アナログ信号をデルタシグマ変調する変調器と、前記変調器の出力を基に前記デジタルデータを生成するデシメーションフィルタとを備え、前記変調器は、入力信号をサンプリングする第1の容量及び第2の容量と、それぞれの第1の電極が前記第1の容量の第1の電極に接続され、第1の基準電圧又は前記第1の基準電圧とは異なる第2の基準電圧をサンプリングする第3の容量及び第4の容量と、それぞれの第1の電極が前記第2の容量の第1の電極に接続され、前記第1の基準電圧又は前記第2の基準電圧をサンプリングする第5の容量及び第6の容量と、前記第1の容量にサンプリングされた電荷と前記第3の容量及び前記第4の容量にサンプリングされた電荷とを加算又は減算して第1の加算又は減算結果を得るとともに、前記第2の容量にサンプリングされた電荷と前記第5の容量及び前記第6の容量にサンプリングされた電荷とを加算又は減算して第2の加算又は減算結果を得て、前記第1の加算又は減算結果を積分し出力するとともに、前記第2の加算又は減算結果を積分し出力する演算器とを有する演算回路を1つ以上含むことを特徴とするA/D変換器。前記第3の容量及び前記第4の容量の内の一方の容量の第2の電極が前記第1の基準電圧に接続され、他方の容量の第2の電極が前記第2の基準電圧に接続されるとともに、前記第5の容量及び前記第6の容量の内の一方の容量の第2の電極が前記第1の基準電圧に接続され、他方の容量の第2の電極が前記第2の基準電圧に接続される第1の状態と、前記変調器の出力に基づくフィードバック信号に応じて、前記第3の容量及び前記第4の容量の各々の第2の電極が前記第1の基準電圧に接続されるとともに前記第5の容量及び前記第6の容量の各々の第2の電極が前記第2の基準電圧に接続されるか、又は前記第3の容量及び前記第4の容量の各々の第2の電極が前記第2の基準電圧に接続されるとともに前記第5の容量及び前記第6の容量の各々の第2の電極が前記第1の基準電圧に接続される第2の状態とを交互に繰り返すことを特徴とする請求項1記載のA/D変換器。前記変調器は複数の前記演算回路を有し、前後に配置された前記複数の演算回路の一方の前記演算回路が前記第1の状態とされるとき、他方の前記演算回路は前記第2の状態とされることを特徴とする請求項2記載のA/D変換器。前記演算回路は、サンプリング状態と演算状態を交互に繰り返し、前記サンプリング状態では、前記第3の容量及び前記第6の容量の各々の第2の電極は前記第1の基準電圧に接続され、前記第4の容量及び前記第5の容量の各々の第2の電極は前記第2の基準電圧に接続され、前記演算状態で加算を行う場合には、前記第3の容量及び前記第4の容量の各々の第2の電極は前記第1の基準電圧に接続され、前記第5の容量及び前記第6の容量の各々の第2の電極は前記第2の基準電圧に接続され、前記演算状態で減算を行う場合には、前記第3の容量及び前記第4の容量の各々の第2の電極は前記第2の基準電圧に接続され、前記第5の容量及び前記第6の容量の各々の第2の電極は前記第1の基準電圧に接続されることを特徴とする請求項1記載のA/D変換器。前記演算器は、前記第1の容量、前記第3の容量、及び前記第4の容量の各々の前記第1の電極に第1のスイッチを介して負側入力ノードが接続され、前記第2の容量、前記第5の容量、及び前記第6の容量の各々の前記第1の電極に第2のスイッチを介して正側入力ノードが接続される全差動オペアンプと、前記全差動オペアンプの前記負側入力ノードと正側出力ノードとの間に接続される第7の容量と、前記全差動オペアンプの前記正側入力ノードと負側出力ノードとの間に接続される第8の容量とを有することを特徴とする請求項1~4の何れか1項に記載のA/D変換器。前記演算器は、前記第1の容量、前記第3の容量、及び前記第4の容量の各々の前記第1の電極に負側入力ノードが接続され、前記第2の容量、前記第5の容量、及び前記第6の容量の各々の前記第1の電極に正側入力ノードが接続される全差動オペアンプと、前記全差動オペアンプの前記負側入力ノードと正側出力ノードとの間に直列接続される第1のスイッチ及び第7の容量と、前記全差動オペアンプの前記負側入力ノードと前記正側出力ノードとの間に接続される第2のスイッチと、前記全差動オペアンプの前記正側入力ノードと負側出力ノードとの間に直列接続される第3のスイッチ及び第8の容量と、前記全差動オペアンプの前記正側入力ノードと前記負側出力ノードとの間に接続される第4のスイッチとを有することを特徴とする請求項1~4の何れか1項に記載のA/D変換器。前記変調器は複数の前記演算回路を有し、少なくとも1つの演算回路の演算器は、前記第1の容量、前記第3の容量、及び前記第4の容量の各々の前記第1の電極に負側入力ノードが接続され、前記第2の容量、前記第5の容量、及び前記第6の容量の各々の前記第1の電極に正側入力ノードが接続される全差動オペアンプと、前記全差動オペアンプの前記負側入力ノードと正側出力ノードとの間に直列接続される第3のスイッチ及び第9の容量と、前記全差動オペアンプの前記負側入力ノードと前記正側出力ノードとの間に接続される第4のスイッチと、前記全差動オペアンプの前記正側入力ノードと負側出力ノードとの間に直列接続される第5のスイッチ及び第10の容量と、前記全差動オペアンプの前記正側入力ノードと前記負側出力ノードとの間に接続される第6のスイッチとを有することを特徴とする請求項5記載のA/D変換器。前記変調器は複数の前記演算回路を有し、一段目の演算回路の演算器は、前記第1の容量、前記第3の容量、及び前記第4の容量の各々の前記第1の電極に負側入力ノードが接続され、前記第2の容量、前記第5の容量、及び前記第6の容量の各々の前記第1の電極に正側入力ノードが接続される全差動オペアンプと、前記全差動オペアンプの前記負側入力ノードと正側出力ノードとの間に直列接続される第1のスイッチ及び第7の容量と、前記全差動オペアンプの前記負側入力ノードと前記正側出力ノードとの間に接続される第2のスイッチと、前記全差動オペアンプの前記正側入力ノードと負側出力ノードとの間に直列接続される第3のスイッチ及び第8の容量と、前記全差動オペアンプの前記正側入力ノードと前記負側出力ノードとの間に接続される第4のスイッチとを有し、一段目より後段の演算回路の演算器は、前記第1の容量、前記第3の容量、及び前記第4の容量の各々の前記第1の電極に第5のスイッチを介して負側入力ノードが接続され、前記第2の容量、前記第5の容量、及び前記第6の容量の各々の前記第1の電極に第6のスイッチを介して正側入力ノードが接続される全差動オペアンプと、前記全差動オペアンプの前記負側入力ノードと正側出力ノードとの間に接続される第9の容量と、前記全差動オペアンプの前記正側入力ノードと負側出力ノードとの間に接続される第10の容量とを有することを特徴とする請求項1~4の何れか1項に記載のA/D変換器。前記第1の基準電圧は接地電圧であり、前記第2の基準電圧は参照電圧であることを特徴とする請求項1~8の何れか1項に記載のA/D変換器。発明にいたる参考図である図13に示す演算回路は、差動入力信号から信号yを減じ、その結果を積分して出力する。実際には、リファレンス電圧Vrefとリファレンス容量C3P、C3Mとの積で表される電荷が信号yに相当する。図13に示す演算回路では、φ1期間に、容量C1P、C1Mのボトムプレートにそれぞれ電圧VIP、VIMが印加され、容量C1P、C1Mのトッププレートがコモンモード電位VCMに接続され、差動入力信号のサンプリングが行われる。このとき、容量素子C3P及びC3Mは、両電極ボトムプレート及びトッププレートがコモンモード電位VCMに接続されており、電荷がゼロとなる。次に、φ2期間に遷移すると、スイッチSW3、SW7、SW8がオンし、サンプリングにより容量C1P及びC1Mに蓄えられた電荷が、容量C2P及びC2Mに転送される。また、φ2期間において、信号yの値が1の場合には、スイッチSW10及びSW14がオンして、容量C3Pのボトムプレートはリファレンス電圧Vrefに接続され、容量C3Mのボトムプレートは0Vに接続される。逆に、信号yの値が-1の場合には、スイッチSW11及びSW13がオンして、容量C3Pのボトムプレートは0Vに接続され、容量C3Mのボトムプレートはリファレンス電圧Vrefに接続される。その結果、サンプリングされた入力信号からリファレンス分の信号を減じた値、又はサンプリングされた入力信号にリファレンス分の信号を加えた値が、積分される。図13に示した演算回路を用いて、ΔΣA/D変換器が有するΔΣ変調器を構成した場合には、設定可能なリファレンス電圧Vrefの範囲が狭いという課題がある。ΔΣA/D変換器において、このリファレンス電圧Vrefは、A/D変換のフルスケールを規定するものであるため、ユーザが任意に設定できることが望ましい。図13に示した演算回路では、φ1期間には、容量C3P及びC3Mの電荷はゼロに放出される。次のφ2期間には、容量C3P及びC3Mがリファレンス電圧Vrefと0Vとの電位差を容量分圧するように各スイッチが制御され、オペアンプOPAの入力ノードVAの電位は、容量C3P及びC3Mで分圧された電圧となる。つまり、入力ノードVAの電位は、VA=Vref/2となる。そのため、入力ノードVAの電位Vref/2がオペアンプOPAのコモンモード入力電圧範囲を下回るような低いリファレンス電圧Vrefを用いると、回路は動作しない。例えば、電源電圧VDDが3.0V、接地電圧VSSが0V、コモンモード電位VCMが1.5V、リファレンス電圧Vrefが1.0Vである場合には、入力ノードVAの電位は、VA=Vref/2=0.5Vに収束する。しかし、図13に示した演算回路のオペアンプOPAの内部が図10に示した構成と同様であると、差動対が遮断して所望の動作が行われない。回路を正常に動作させるためには、リファレンス電圧Vrefは、Vref>2.0Vでなければならない。このような場合には、図13に示した演算回路に対して、例えばバンドギャップリファレンス回路で発生した1.2Vの電圧をリファレンス電圧Vrefとして使用することができない。リファレンス電圧Vrefの設定可能な電圧範囲は、半導体集積回路のユーザが行う設計の自由度を高めるために、可能な限り広いことが望ましい。本発明の目的は、任意のコモンモード電位の差動アナログ信号を入力でき、かつ任意のリファレンス電圧を設定可能なΔΣA/D変換器を提供することにある。A/D変換器の一態様は、入力される差動アナログ信号をデルタシグマ変調する変調器と、その出力を基にデジタルデータを生成するデシメーションフィルタとを備える。変調器は、入力信号をサンプリングする第1の容量及び第2の容量と、第1の容量の第1の電極に接続され、第1の基準電圧又は第2の基準電圧をサンプリングする第3の容量及び第4の容量と、第2の容量の第1の電極に接続され、第1の基準電圧又は第2の基準電圧をサンプリングする第5の容量及び第6の容量と、各容量にサンプリングされた電荷を加算又は減算して加算又は減算結果を得て、加算又は減算結果を積分し出力する演算器とを有する演算回路を1つ以上含む。演算回路にて入力信号に変調器出力に応じた信号を加算又は減算する場合に、第3の容量及び第4の容量の接続と第5の容量及び第6の容量の接続とを相補的に切り替えることで、基準電圧がどのような電圧であっても演算器の入力ノードに加算される電荷量は同一になる。したがって、演算器の入力ノードの電位は回路のコモンモード電位に収束するので、任意のコモンモード電位の差動アナログ信号を入力でき、かつ任意のリファレンス電圧を設定することができる。以下、本発明の実施形態を図面に基づいて説明する。図1は、本発明の一実施形態によるΔΣA/D変換器の1ビットDAC加算積分演算回路の回路構成例を示す図である。なお、本実施形態によるΔΣA/D変換器の構成は、図6に示したΔΣA/D変換器の構成と同様である。すなわち、本実施形態によるΔΣA/D変換器は、入力される差動アナログ信号をΔΣ変調するΔΣ変調器、及びΔΣ変調信号を基にA/D変換結果デジタルデータを生成するデシメーションフィルタを有する。図1に示す差動構造の1ビットDAC加算積分演算回路は、入力電圧に2値の参照電圧リファレンス電圧を加えた値を積分する演算回路であり、例えばΔΣA/D変換器が有するΔΣ変調器の第一段目の演算回路として用いられる。図1において、C1P及びC1Mはサンプリング容量であり、C2P及びC2Mは積分容量である。また、C3PA、C3PB、C3MA、及びC3MBは、リファレンス容量である。すなわち、本実施形態における演算回路では、正側ノードに2つのリファレンス容量C3PA及びC3PBが設けられ、負側ノードに2つのリファレンス容量C3MA及びC3MBが設けられる。容量C1P及びC1Mの容量値は同一のC1とし、容量C2P及びC2Mの容量値は同一のC2とし、容量C3PA、C3PB、C3MA、及びC3MBの容量値は同一のC3とする。OPAは全差動オペアンプである。また、VIPは差動アナログ信号の正側入力ノードであり、VIMは差動アナログ信号の負側入力ノードである。VAはオペアンプOPAの入力ノードであり、VOPはオペアンプOPAの正側出力ノード、VOMはオペアンプOPAの負側出力ノードである。なお、VOP及びVOMは図1に示す演算回路における差動信号の出力ノードでもある。以下では、これらの各ノードに対して入力又は出力される信号や各ノードの電圧値も、適宜ノードに付した符号と同様の表記を用いて示す。VCMは演算回路におけるコモンモード電位であり、Vrefはリファレンス電圧リファレンス信号である。例えば、コモンモード電位VCMは、電源電圧VDDと接地電圧VSS0Vとの中間電位であるとする。また、SW1~SW15は、スイッチである。スイッチSW1、SW2、SW4、及びSW5は、信号φ1により導通/非導通オン/オフが制御され、スイッチSW3、SW6、及びSW7は、信号φ2により導通/非導通オン/オフが制御される。スイッチSW8、SW10、SW12、及びSW14は、信号φ1、信号φ2、及び信号y又は信号yの反転信号yxにより導通/非導通オン/オフが制御される。スイッチSW9、SW11、SW13、及びSW15は、信号φ2及び信号y又は信号yの反転信号yxにより導通/非導通オン/オフが制御される。ここで、信号yは、ΔΣ変調器の出力詳細にはΔΣ変調器が有する量子化器の出力であり、値としては1又は-1の2値1ビットをとる。スイッチSW1、SW2、SW4、及びSW5は、信号φ1が1アクティブであるときに導通オンとされ、そうでないときには非導通オフとされる。スイッチSW3、SW6、SW7は、信号φ2が1アクティブであるときに導通オンとされ、そうでないときには非導通オフとされる。スイッチSW8及びSW12は、信号φ1が1であるとき、又は信号φ2が1かつ信号y=-1であるときに、導通オンとされ、そうでないときには非導通オフとされる。スイッチSW9及びSW13は、信号φ2が1かつ信号y=1であるときに導通オンとされ、そうでないときには非導通オフとされる。スイッチSW10及びSW14は、信号φ1が1であるとき、又は信号φ2が1かつ信号y=1であるときに、導通オンとされ、そうでないときには非導通オフとされる。スイッチSW11及びSW15は、信号φ2が1かつ信号y=-1であるときに導通オンとされ、そうでないときには非導通オフとされる。容量C1Pは、一方の電極ボトムプレートがスイッチSW1を介して正側入力ノードVIPに接続され、他方の電極トッププレートがスイッチSW6を介してオペアンプOPAの負側入力ノードVAに接続される。容量C1Mは、一方の電極ボトムプレートがスイッチSW2を介して負側入力ノードVIMに接続され、他方の電極トッププレートがスイッチSW7を介してオペアンプOPAの正側入力ノードVAに接続される。また、容量C1P及びC1Mのボトムプレートは、スイッチSW3を介して互いに接続される。また、容量C1PのトッププレートはスイッチSW4を介してコモンモード電位VCMに接続され、容量C1MのトッププレートはスイッチSW5を介してコモンモード電位VCMに接続される。容量C2Pは、一方の電極がオペアンプOPAの正側出力ノードVOPに接続され、他方の電極がオペアンプOPAの負側入力ノードVAに接続される。容量C2Mは、一方の電極がオペアンプOPAの負側出力ノードVOMに接続され、他方の電極がオペアンプOPAの正側入力ノードVAに接続される。容量C3PAの一方の電極ボトムプレートは、スイッチSW8を介して接地電圧VSS0Vに接続されるとともに、スイッチSW9を介してリファレンス電圧Vrefに接続される。容量C3PBの一方の電極ボトムプレートは、スイッチSW10を介してリファレンス電圧Vrefに接続されるとともに、スイッチSW11を介して接地電圧VSS0Vに接続される。また、容量C3PA及びC3PBの他方の電極トッププレートは、スイッチSW4を介してコモンモード電位VCMに接続されるとともに、スイッチSW6を介してオペアンプOPAの負側入力ノードVAに接続される。容量C3MAの一方の電極ボトムプレートは、スイッチSW12を介してリファレンス電圧Vrefに接続されるとともに、スイッチSW13を介して接地電圧VSS0Vに接続される。容量C3MBの一方の電極ボトムプレートは、スイッチSW14を介して接地電圧VSS0Vに接続されるとともに、スイッチSW15を介してリファレンス電圧Vrefに接続される。また、容量C3MA及びC3MBの他方の電極トッププレートは、スイッチSW5を介してコモンモード電位VCMに接続されるとともに、スイッチSW7を介してオペアンプOPAの正側入力ノードVAに接続される。図1に示す回路は、クロック信号等に基づいて、信号φ1が1であるφ1期間と信号φ2が1であるφ2期間とを交互に繰り返し、入力される差動アナログ信号VIP-VIMから、基準信号を減じた信号又は加えた信号を積分し、その結果を差動信号VOP-VOMにより出力する。基準信号を減じるか加えるかは、信号yによって決定される。φ1期間においては、図2Aに示すように各スイッチSW1~SW15が制御されて信号のサンプリングが行われる。すなわち、スイッチSW1、SW2、SW4、SW5、SW8、SW10、SW12、及びSW14が導通オンとされ、スイッチSW3、SW6、SW7、SW9、SW11、SW13、及びSW15が非導通オフとされる。これにより、容量C1Pは、ボトムプレートに電圧VIPが印加され、トッププレートがコモンモード電位VCMに接続される。容量C1Mは、ボトムプレートに電圧VIMが印加され、トッププレートがコモンモード電位VCMに接続される。したがって、容量C1P、C1Mにコモンモード電位VCMと入力電圧VIP、VIMとの差に応じた電荷がサンプリングされる。また、容量C3PA及びC3MBのボトムプレートは接地電圧VSS0Vに接続され、容量C3PB及びC3MAのボトムプレートはリファレンス電圧Vrefに接続される。容量C3PA、C3PB、C3MA、及びC3MBのトッププレートはコモンモード電位VCMに接続される。したがって、容量C3PA及びC3MBはそれぞれコモンモード電位VCMに充電され、容量C3PB及びC3MAのボトムプレートはコモンモード電位VCM-リファレンス電圧Vrefに充電される。φ2期間においては、入力信号に対して基準信号を加える場合、すなわち信号y=-1の場合には、図2Bに示すように各スイッチSW1~SW15が制御されて信号の加算及び積分が行われる。すなわち、スイッチSW1、SW2、SW4、SW5、SW9、SW10、SW13、及びSW14が非導通オフとされ、スイッチSW3、SW6、SW7、SW8、SW11、SW12、及びSW15が導通オンとされる。これにより、容量C3PBのボトムプレートが接地電圧VSS0Vに接続され、容量C3MBのボトムプレートがリファレンス電圧Vrefに接続されるよう切り替えられる。容量C3PA及びC3MAのボトムプレートの接続は切り替わらない。この動作では、容量C3PBのボトムプレートの電圧がリファレンス電圧Vrefから接地電圧VSS0Vに、容量C3MBのボトムプレートの電圧が接地電圧VSS0Vからリファレンス電圧Vrefに変化するだけである。そのため、φ2期間における入力ノードVAの電位は、コモンモード電位VCMとなる。詳細には、容量C3PB及びC3MBは、φ1期間においてサンプリングを行い、φ2期間において容量分圧回路を形成し入力ノードVAの電位を決定する。式で表すと、C3C3=C3C3が成り立つ。よって、VA=VCMとなる。つまり、入力ノードVAの電位は、リファレンス電圧Vrefや入力される差動アナログ信号のコモンモード電位VICMにかかわらず、回路におけるコモンモード電位VCMとなる。また、φ2期間において、入力信号に対して基準信号を減じる場合、すなわち信号y=1の場合には、図2Cに示すように各スイッチSW1~SW15が制御されて信号の加算及び積分が行われる。すなわち、スイッチSW1、SW2、SW4、SW5、SW8、SW11、SW12、及びSW15が非導通オフとされ、スイッチSW3、SW6、SW7、SW9、SW10、SW13、及びSW14が導通オンとされる。これにより、容量C3PAのボトムプレートがリファレンス電圧Vrefに接続され、容量C3MAのボトムプレートが接地電圧VSS0Vに接続されるよう切り替えられる。容量C3PB及びC3MBのボトムプレートの接続は切り替わらない。この動作では、容量C3PAのボトムプレートの電圧が接地電圧VSS0Vからリファレンス電圧Vrefに、容量C3MAのボトムプレートの電圧がリファレンス電圧Vrefから接地電圧VSS0Vに変化するだけである。そのため、入力信号に対して基準信号を減じる場合にも、φ2期間における入力ノードVAの電位は、リファレンス電圧Vrefや入力される差動アナログ信号のコモンモード電位VICMにかかわらず、回路におけるコモンモード電位VCMとなる。以上のように、図1に示した演算回路を用いてΔΣA/D変換器を構成した場合には、任意のコモンモード電位の差動アナログ信号を入力でき、かつ任意のリファレンス電圧を設定することができる。また、1ビットΔΣA/D変換器には、内部DACが2値であるために内部DACの非線形性が存在せず、A/D変換の直線性を高くできるという利点があるが、図1に示した演算回路を用いてΔΣA/D変換器を構成してもこの利点は失われることはない。図2Bに示した状態ではリファレンス容量はC3PB及びC3MBのみが回路動作に寄与し、図2Cに示した状態では、リファレンス容量はC3PA及びC3MAのみが回路動作に寄与する。すなわち、入力信号に対して基準信号を加える場合に使用される容量と、入力信号に対して基準信号を減じる場合に使用される容量とが常に等しいため、非線形性が生じない。図3は、本発明の一実施形態によるΔΣA/D変換器の1ビットDAC加算積分演算回路の他の回路構成例を示す図である。図3には、相関二重サンプリングCDSを用いたΔΣA/D変換器に対して適用した例を示している。図3において、C1P及びC1Mはサンプリング容量であり、C2P及びC2Mは積分容量である。また、C3PA、C3PB、C3MA、及びC3MBは、リファレンス容量である。すなわち、本実施形態における演算回路では、正側ノードに2つのリファレンス容量C3PA及びC3PBが設けられ、負側ノードに2つのリファレンス容量C3MA及びC3MBが設けられる。容量C1P及びC1Mの容量値は同一のC1とし、容量C2P及びC2Mの容量値は同一のC2とし、容量C3PA、C3PB、C3MA、及びC3MBの容量値は同一のC3とする。OPAは全差動オペアンプである。また、VIPは差動アナログ信号の正側入力ノードであり、VIMは差動アナログ信号の負側入力ノードである。VOPはオペアンプOPAの正側出力ノード、VOMはオペアンプOPAの負側出力ノードである。なお、VOP及びVOMは図3に示す演算回路における差動信号の出力ノードでもある。Vrefはリファレンス電圧リファレンス信号である。また、SW1~SW3、S4~S7、及びSW8~SW15は、スイッチである。スイッチSW1、SW2、S6、及びS7は、信号φ1が1であるときに導通オンとされ、そうでないときには非導通オフとされる。スイッチSW3、S4、S5は、信号φ2が1であるときに導通オンとされ、そうでないときには非導通オフとされる。スイッチSW8及びSW12は、信号φ1が1であるとき、又は信号φ2が1かつ信号y=-1であるときに、導通オンとされ、そうでないときには非導通オフとされる。なお、信号yは、ΔΣ変調器の出力詳細にはΔΣ変調器が有する量子化器の出力であり、値としては1又は-1の2値1ビットをとる。スイッチSW9及びSW13は、信号φ2が1かつ信号y=1であるときに導通オンとされ、そうでないときには非導通オフとされる。スイッチSW10及びSW14は、信号φ1が1であるとき、又は信号φ2が1かつ信号y=1であるときに、導通オンとされ、そうでないときには非導通オフとされる。スイッチSW11及びSW15は、信号φ2が1かつ信号y=-1であるときに導通オンとされ、そうでないときには非導通オフとされる。容量C1Pは、一方の電極ボトムプレートがスイッチSW1を介して正側入力ノードVIPに接続され、他方の電極トッププレートがオペアンプOPAの負側入力ノードに接続される。容量C1Mは、一方の電極ボトムプレートがスイッチSW2を介して負側入力ノードVIMに接続され、他方の電極トッププレートがオペアンプOPAの正側入力ノードに接続される。また、容量C1P及びC1Mのボトムプレートは、スイッチSW3を介して互いに接続される。容量C2Pは、一方の電極がオペアンプOPAの正側出力ノードVOPに接続され、他方の電極がスイッチS4を介してオペアンプOPAの負側入力ノードに接続される。容量C2Mは、一方の電極がオペアンプOPAの負側出力ノードVOMに接続され、他方の電極がスイッチS5を介してオペアンプOPAの正側入力ノードに接続される。すなわち、オペアンプOPAの負側入力ノードと正側出力ノードVOPとの間に、スイッチS4及び容量C2Pが直列に接続され、オペアンプOPAの正側入力ノードと負側出力ノードVOMとの間に、スイッチS5及び容量C2Mが直列に接続される。容量C3PAの一方の電極ボトムプレートは、スイッチSW8を介して接地電圧VSS0Vに接続されるとともに、スイッチSW9を介してリファレンス電圧Vrefに接続される。容量C3PBの一方の電極ボトムプレートは、スイッチSW10を介してリファレンス電圧Vrefに接続されるとともに、スイッチSW11を介して接地電圧VSS0Vに接続される。また、容量C3PA及びC3PBの他方の電極トッププレートは、オペアンプOPAの負側入力ノードに接続される。容量C3MAの一方の電極ボトムプレートは、スイッチSW12を介してリファレンス電圧Vrefに接続されるとともに、スイッチSW13を介して接地電圧VSS0Vに接続される。容量C3MBの一方の電極ボトムプレートは、スイッチSW14を介して接地電圧VSS0Vに接続されるとともに、スイッチSW15を介してリファレンス電圧Vrefに接続される。また、容量C3MA及びC3MBの他方の電極トッププレートは、オペアンプOPAの正側入力ノードに接続される。オペアンプOPAの正側出力ノードVOPとオペアンプOPAの負側入力ノードとがスイッチS6を介して接続され、オペアンプOPAの負側出力ノードVOMとオペアンプOPAの正側入力ノードとがスイッチS7を介して接続される。図3に示した演算回路は、オペアンプで生じるMOSトランジスタの1/f雑音がA/D変換特性を劣化させるという問題を回避するためにCDSの機構を備えている。図3に示した演算回路では、φ1期間において、オペアンプOPAの負側入力ノードと正側出力ノードとがスイッチS6を介して接続されるとともに、オペアンプOPAの正側入力ノードと負側出力ノードとがスイッチS7を介して接続される。その際、オペアンプOPAの2つの入力ノード間には、オペアンプOPAの入力オフセット電圧及び雑音による電圧雑音電圧が生じる。そのため、容量C1P及びC1Mには、信号による電荷とともに、オペアンプOPAの入力オフセット電圧及び雑音電圧による電荷がサンプリングされる。次に、φ2期間へ遷移すると、容量C1P及びC1Mにサンプリングされた信号による電荷とオペアンプOPAの入力オフセット電圧及び雑音電圧による電荷が容量C2P及びC2Mに転送される。ここで、φ2期間であっても、オペアンプOPAの入力オフセット電圧及び雑音電圧は存在するが、φ1期間においてサンプリングされ容量C1P及びC1Mから転送された電荷によってキャンセルされる。その結果、入力オフセット電圧は除去され、また、少なくともサンプリング周波数より低い周波数の雑音も除去されるので、高精度のA/D変換が可能になる。図3に示した演算回路を用いてΔΣA/D変換器を構成した場合に、任意のコモンモード電位の差動アナログ信号を入力でき、かつ任意のリファレンス電圧を設定することができることは、図1に示した演算回路と同様である。図4は、本実施形態における1ビット2次ΔΣ変調器の回路構成例を示す図である。図4において、C1P及びC1Mは第1積分器のサンプリング容量、C2P及びC2Mは第1積分器の積分容量、C3PA、C3PB、C3MA、及びC3MBは、第1積分器のリファレンス容量である。また、C4P及びC4Mは第2積分器のサンプリング容量、C6P及びC6Mは第2積分器の積分容量、C5PA、C5PB、C5MA、及びC5MBは、第2積分器のリファレンス容量である。容量C1P及びC1Mの容量値は同一とし、容量C2P及びC2Mの容量値は同一とし、容量C3PA、C3PB、C3MA、及びC3MBの容量値は同一とする。また、容量C4P及びC4Mの容量値は同一とし、容量C5PA、C5PB、C5MA、及びC5MBの容量値は同一とし、容量C6P及びC6Mの容量値は同一とする。OPA1及びOPA2は全差動オペアンプであり、CMPは比較器であり、FFはDフリップフロップである。また、VIPは差動アナログ信号の正側入力ノードであり、VIMは差動アナログ信号の負側入力ノードである。VCMはコモンモード電位であり、Vrefはリファレンス電圧リファレンス信号であり、YはΔΣ変調器の出力であり、YXは出力Yの反転信号である。また、SW1~SW15は、スイッチである。スイッチSW4、SW5、SW14、及びSW15は、クロック信号CK1が1であるときに導通オンとされ、そうでないときには非導通オフとされる。スイッチSW1、SW2、SW10、及びSW11は、クロック信号CK1Dが1であるときに導通オンとされ、そうでないときには非導通オフとされる。スイッチSW6、SW7、SW12、及びSW13は、クロック信号CK2が1であるときに導通オンとされ、そうでないときには非導通オフとされる。スイッチSW3、SW8、及びSW9は、クロック信号CK2Dが1であるときに導通オンとされ、そうでないときには非導通オフとされる。ここで、クロック信号CK1Dは、クロック信号CK1をわずかに遅延させたクロック信号であり、クロック信号CK2Dは、クロック信号CK2をわずかに遅延させたクロック信号である。また、クロック信号CK1とクロック信号CK2は逆極性であり、かつ同時には1とならないノンオーバーラップの関係を有する。より詳細には、クロック信号CK1及びCK1Dの少なくとも一方が1のときにクロック信号CK2及びCK2Dはともに0であり、クロック信号CK2及びCK2Dの少なくとも一方が1のときにクロック信号CK1及びCK1Dはともに0である。容量C1Pは、一方の電極ボトムプレートがスイッチSW1を介して正側入力ノードVIPに接続され、他方の電極トッププレートがオペアンプOPA1の負側入力ノードに接続される。容量C1Mは、一方の電極ボトムプレートがスイッチSW2を介して負側入力ノードVIMに接続され、他方の電極トッププレートがオペアンプOPA1の正側入力ノードに接続される。また、容量C1P及びC1Mのボトムプレートは、スイッチSW3を介して互いに接続される。容量C2Pは、一方の電極がオペアンプOPA1の正側出力ノードに接続され、他方の電極がスイッチSW6を介してオペアンプOPA1の負側入力ノードに接続される。容量C2Mは、一方の電極がオペアンプOPA1の負側出力ノードに接続され、他方の電極がスイッチSW7を介してオペアンプOPA1の正側入力ノードに接続される。また、オペアンプOPA1の正側出力ノードと負側入力ノードはスイッチSW4を介して接続され、オペアンプOPA1の負側出力ノードと正側入力ノードはスイッチSW5を介して接続される。容量C3PAの一方の電極ボトムプレートは、クロック信号CK2Dが1かつ出力Yが1のときにリファレンス電圧Vrefに接続され、その他のときは接地電圧VSS0Vに接続される。また、容量C3MAの一方の電極ボトムプレートは、クロック信号CK2Dが1かつ出力Yが1のときに接地電圧VSS0Vに接続され、その他のときはリファレンス電圧Vrefに接続される。同様に、容量C3PBの一方の電極ボトムプレートは、クロック信号CK2Dが1かつ反転信号YXが1のときに接地電圧VSS0Vに接続され、その他のときはリファレンス電圧Vrefに接続される。また、容量C3MBの一方の電極ボトムプレートは、クロック信号CK2Dが1かつ反転信号YXが1のときにリファレンス電圧Vrefに接続され、その他のときは接地電圧VSS0Vに接続される。また、容量C3PA及びC3PBの他方の電極トッププレートはオペアンプOPA1の負側入力ノードに接続され、容量C3MA及びC3MBの他方の電極トッププレートはオペアンプOPA1の正側入力ノードに接続される。容量C4Pは、一方の電極ボトムプレートがスイッチSW8を介してオペアンプOPA1の正側出力ノードに接続され、他方の電極トッププレートがスイッチSW14を介してオペアンプOPA2の負側入力ノードに接続される。容量C4Mは、一方の電極ボトムプレートがスイッチSW9を介してオペアンプOPA1の負側出力ノードに接続され、他方の電極トッププレートがスイッチSW15を介してオペアンプOPA2の正側入力ノードに接続される。また、容量C4P及びC4Mのボトムプレートは、スイッチSW10、SW11を介してコモンモード電位VCMに接続され、容量C4P及びC4Mのトッププレートは、スイッチSW12、SW13を介してコモンモード電位VCMに接続される。容量C6Pは、一方の電極がオペアンプOPA2の正側出力ノードに接続され、他方の電極がオペアンプOPA2の負側入力ノードに接続される。容量C6Mは、一方の電極がオペアンプOPA2の負側出力ノードに接続され、他方の電極がオペアンプOPA2の正側入力ノードに接続される。容量C5PAの一方の電極ボトムプレートは、クロック信号CK1Dが1かつ出力Yが1のときにリファレンス電圧Vrefに接続され、その他のときは接地電圧VSS0Vに接続される。また、容量C5MAの一方の電極ボトムプレートは、クロック信号CK1Dが1かつ出力Yが1のときに接地電圧VSS0Vに接続され、その他のときはリファレンス電圧Vrefに接続される。同様に、容量C5PBの一方の電極ボトムプレートは、クロック信号CK1Dが1かつ反転信号YXが1のときに接地電圧VSS0Vに接続され、その他のときはリファレンス電圧Vrefに接続される。また、容量C5MBの一方の電極ボトムプレートは、クロック信号CK1Dが1かつ反転信号YXが1のときにリファレンス電圧Vrefに接続され、その他のときは接地電圧VSS0Vに接続される。また、容量C5PA及びC5PBの他方の電極トッププレートはスイッチSW14を介してオペアンプOPA2の負側入力ノードに接続され、容量C5MA及びC5MBの他方の電極トッププレートはスイッチSW15を介してオペアンプOPA2の正側入力ノードに接続される。比較器CMPは、負側入力ノードがオペアンプOPA2の正側出力ノードに接続され、正側入力ノードがオペアンプOPA2の負側出力ノードに接続される。DフリップフロップFFは、クロック信号CK1で動作し、比較器CMPの出力を取り込んで出力Yとして出力する。図4に示すΔΣ変調器では、第2積分器の雑音はA/D変換特性にはほとんど影響を及ぼさないため、第1積分器にのみCDS相関二重サンプリングの機能を含み、第2積分器はCDSの機能を含まない。図4に示すΔΣ変調器における第1積分器は図3に示した演算回路に相当し、第2積分器は図1に示した演算回路に相当する。第1積分器は、クロック信号CK1CK1Dが1の期間に信号のサンプリングを行い、クロック信号CK2CK2Dが1の期間に信号の加算及び積分を行う。また、第2積分器は、クロック信号CK2CK2Dが1の期間に信号のサンプリングを行い、クロック信号CK1CK1Dが1の期間に信号の加算及び積分を行う。第1積分器におけるリファレンス容量C3PA、C3PB、C3MA、及びC3MBのボトムプレートの電圧は、出力Yとその反転信号YXとクロック信号CK2Dによって制御される。第1積分器で信号のサンプリングを行う期間においてクロック信号CK2Dは0であるので、容量C3PA及びC3MBのボトムプレートの電圧は接地電圧0Vとされ、容量C3PB及びC3MAのボトムプレートの電圧はリファレンス電圧Vrefとされる。次に、クロック信号CK2Dが1の期間に遷移すると、出力Yが1の場合には、容量C3PAのボトムプレートの電圧は接地電圧0Vからリファレンス電圧Vrefに変化し、容量C3MAのボトムプレートの電圧はリファレンス電圧Vrefから接地電圧0Vに変化する。なお、容量C3PBのボトムプレートの電圧はリファレンス電圧Vrefのままであり、容量C3MBのボトムプレートの電圧は接地電圧0Vのままである。したがって、オペアンプOPA1における入力ノードの電位は、前述したようにコモンモード電位VCMに収束することとなる。一方、クロック信号CK2Dが1の期間に遷移したとき、反転信号YXが1の場合には、容量C3PBのボトムプレートの電圧はリファレンス電圧Vrefから接地電圧0Vに変化し、容量C3MBのボトムプレートの電圧は接地電圧0Vからリファレンス電圧Vrefに変化する。なお、容量C3PAのボトムプレートの電圧は接地電圧0Vのままであり、容量C3MAのボトムプレートの電圧はリファレンス電圧Vrefのままである。したがって、オペアンプOPA1における入力ノードの電位は、前述したようにコモンモード電位VCMに収束することとなる。同様に、第2積分器におけるリファレンス容量C5PA、C5PB、C5MA、及びC5MBのボトムプレートの電圧は、出力Yとその反転信号YXとクロック信号CK1Dによって制御される。第2積分器で信号のサンプリングを行う期間においてクロック信号CK1Dは0であるので、容量C5PA及びC5MBのボトムプレートの電圧は接地電圧0Vとされ、容量C5PB及びC5MAのボトムプレートの電圧はリファレンス電圧Vrefとされる。次に、クロック信号CK1Dが1の期間に遷移すると、出力Yが1の場合には、容量C5PAのボトムプレートの電圧は接地電圧0Vからリファレンス電圧Vrefに変化し、容量C5MAのボトムプレートの電圧はリファレンス電圧Vrefから接地電圧0Vに変化する。なお、容量C5PBのボトムプレートの電圧はリファレンス電圧Vrefのままであり、容量C5MBのボトムプレートの電圧は接地電圧0Vのままである。したがって、オペアンプOPA2における入力ノードの電位は、前述したようにコモンモード電位VCMに収束することとなる。一方、クロック信号CK1Dが1の期間に遷移したとき、反転信号YXが1の場合には、容量C5PBのボトムプレートの電圧はリファレンス電圧Vrefから接地電圧0Vに変化し、容量C5MBのボトムプレートの電圧は接地電圧0Vからリファレンス電圧Vrefに変化する。なお、容量C5PAのボトムプレートの電圧は接地電圧0Vのままであり、容量C5MAのボトムプレートの電圧はリファレンス電圧Vrefのままである。したがって、オペアンプOPA2における入力ノードの電位は、前述したようにコモンモード電位VCMに収束することとなる。以上のように、図4に示したΔΣ変調器ではオペアンプOPA1及びOPA2の入力ノードの電位は、リファレンス電圧Vrefや入力される差動アナログ信号のコモンモード電位VICMにかかわらず、回路におけるコモンモード電位VCMとなる。図4に示したΔΣ変調器によれば、任意のコモンモード電位の差動アナログ信号を入力でき、かつ任意のリファレンス電圧を設定することができるΔΣA/D変換器を提供することが可能となる。図5は、図4に示したΔΣ変調器の動作の流れを示す図である。図5において、CK1、CK1D、CK2、CK2Dはクロック信号を示し、SICA及びSIOAは第1積分器の動作及び出力を示し、SICB及びSIOBは第2積分器の動作及び出力を示している。また、CMPOは比較器の出力を示し、DFFはDフリップフロップの出力を示し、FBBは第2積分器へのフィードバック信号を示し、FBAは第1積分器へのフィードバック信号を示している。前述したように図4に示したΔΣ変調器では、クロック信号CK1CK1Dが1の期間に、第1積分器は信号のサンプリングを行っており、第2積分器は信号の加算及び積分を行っている。また、クロック信号CK2CK2Dが1の期間に、第1積分器は信号の加算及び積分を行っており、第2積分器は信号のサンプリングを行っている。まず、時刻T1にて、第1積分器が、1回目の信号のサンプリングS1を行う。続く時刻T2にて、第1積分器が、1回目の信号の加算及び積分I1を行う。また、それと同時に、第2積分器が、1回目の信号第1積分器の出力のサンプリングS1を行う。次の時刻T3にて、第1積分器が、2回目の信号のサンプリングS2を行うとともに、第2の積分器が、1回目の信号の加算及び積分I1を行う。次の時刻T4にて、第1積分器が、2回目の信号の加算及び積分I2を行う。また、それと同時に、第2積分器が、2回目の信号のサンプリングS2を行う。このとき、時刻T4となる直前に、比較器CMPが第2積分器の出力信号SIOBの正負を判定する。また、その際、DフリップフロップFFはスルー状態となっており、比較器CMPの出力CMPOによってDフリップフロップFFの出力DFFOが更新される。更新されたDフリップフロップFFの出力DFFOにより、信号のサンプリングS2に移行した第2積分器へフィードバック値FBBが供給される。このようにして1サイクル後に第2積分器に出力値がフィードバックされる。次の時刻T5にて、第1積分器が、3回目の信号のサンプリングS3を行うとともに、第2積分器が、2回目の信号の加算及び積分I2を行う。第1積分器における信号のサンプリングでは、先に更新されたDフリップフロップFFの出力DFFOにより第1積分器へフィードバック値FBAが供給される。このようにして2サイクル後に第1積分器に出力値がフィードバックされる。以降、時刻T6、T7、と動作を順次繰り返し行うことで入力される差動アナログ信号のA/D変換を行う。なお、前述した説明では1ビット2次ΔΣ変調器を一例に説明したが、本発明はこれに限定されるものではなく、ビット幅や伝達関数が異なるΔΣ変調器を有するΔΣA/D変換器についても本発明は適用可能である。なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。