参照信号とアナログ信号とを比較する比較部と、増幅部と、を有し、1段階目のAD変換によってi-biti≧2の整数のデジタルコードを得、2段階目のAD変換によってj-bitj≧2の整数のデジタルコードを得るAD変換回路であって、該AD変換回路は、前記1段階目のAD変換において、前記比較部で前記アナログ信号と前記参照信号との比較を行い、前記増幅部は、前記アナログ信号と、前記i-bitのデジタルコードに対応するアナログ信号と、の差分を増幅した増幅残差信号を出力し、前記2段階目のAD変換において、前記増幅残差信号を前記参照信号と前記比較部で比較すること、を特徴とするAD変換回路。前記増幅部は差動増幅器を有することを特徴とする、請求項1に記載のAD変換回路。前記増幅部は、サンプリング容量とフィードバック容量とをさらに有し、前記サンプリング容量と前記フィードバック容量との容量値の比に応じたゲインで前記アナログ信号と、前記i-bitのデジタルコードに対応するアナログ信号と、の差分を増幅することを特徴とする請求項2に記載のAD変換回路。前記増幅部は、前記差動増幅器のオフセット信号を前記サンプリング容量に保持させることを特徴とする請求項3に記載のAD変換回路。前記比較部と前記増幅部とは、前記差動増幅器を共有することを特徴とする請求項2に記載のAD変換回路。前記AD変換回路は第1ないし第8のスイッチと、サンプリング容量と、フィードバック容量と、を有し、前記差動増幅器の反転入力端子には、前記第1のスイッチを介して第1の参照電圧が供給されるとともに、前記フィードバック容量の一方の端子と、前記第2のスイッチを介して前記サンプリング容量の一方の端子と接続され、前記フィードバック容量の他方の端子は、前記第3のスイッチを介して前記差動増幅器の出力端子と、前記第4のスイッチを介して前記アナログ信号が入力される入力端子と、前記第5のスイッチを介して前記参照信号が入力される入力端子と、にそれぞれ接続され、さらに、前記フィードバック容量の他方の端子には、前記第6のスイッチを介して第2の参照電圧が供給され、前記サンプリング容量の他方の端子は、前記第7のスイッチを介して前記アナログ信号が入力される入力端子と、前記第8のスイッチを介して前記参照信号が入力される入力端子と、にそれぞれ接続されること、を特徴とする請求項5に記載のAD変換回路。比較部と、増幅部と、複数bitでカウントを行うカウンタと、メモリと、を有するAD変換回路であって、前記メモリは、前記比較部にて比較される参照信号とアナログ信号との大小関係が反転した時点における、前記カウンタのカウント値を保持し、前記増幅部は、前記参照信号と前記アナログ信号との大小関係が反転した時点における、前記アナログ信号と前記参照信号との差分を増幅した残差信号を出力し、前記メモリは、さらに、前記比較部にて比較される前記参照信号と前記残差信号との大小関係が反転した時点における、前記カウンタのカウント値を保持すること、を特徴とするAD変換回路。前記参照信号は、前記アナログ信号と比較される時には時間に対して階段状に変化し、前記残差信号と比較される時には時間に対してスロープ状に変化することを特徴とする請求項1ないし7のいずれかに記載のAD変換回路。前記j-bitのデジタルコードは、エラー補正用の冗長ビットを含むことを特徴とする請求項1ないし8のいずれかに記載のAD変換回路。前記参照信号は、前記1段階目のAD変換においては、時間に対して階段状に変化し、前記2段階目のAD変換においては、時間に対してスロープ状に変化することを特徴とする請求項1ないし9のいずれかに記載のAD変換回路。参照信号とアナログ信号とを比較する比較部と、増幅部と、を有するAD変換回路であって、前記増幅部は、前記アナログ信号または前記参照信号が選択的に入力され、前記比較部は、前記アナログ信号と、前記参照信号と、前記増幅部の出力と、のいずれかが、選択的に入力されることを特徴とするAD変換回路。前記増幅部は、一の容量を介して前記アナログ信号または前記参照信号が入力され、前記比較部は、別の一の容量を介して前記アナログ信号と、前記参照信号と、前記増幅部の出力と、のいずれかが入力されることを特徴とする請求項11に記載のAD変換回路。複数の画素を有する列を複数有し、前記列の各々に対応して、請求項1ないし12のいずれかに記載のAD変換回路が設けられたことを特徴とする光電変換装置。複数の前記AD変換回路に対して共通の前記参照信号が供給されることを特徴とする請求項13に記載の光電変換装置。請求項13または14に記載の光電変換装置と、前記画素に像を形成する光学系と、前記光電変換装置から出力された信号を処理して画像データを生成する映像信号処理部と、をさらに備えたことを特徴とする撮像システム。増幅部と、比較部と、を有するAD変換器の駆動方法であって、アナログ信号と参照信号とを前記比較部で比較することでi-biti≧2の整数のデジタルコードを得る第1のステップと、前記i-bitのデジタルコードに対応する前記参照信号と前記アナログ信号との差信号を前記増幅部で増幅する第2のステップと、前記増幅後の差信号と前記参照信号とを前記比較部で比較することでj-bitj≧2の整数のデジタルコードを得る第3のステップと、を行うことを特徴とするAD変換器の駆動方法。しかしながら、特許文献1の構成では、1段目のAD変換と2段目のAD変換とを行うAD変換回路を個別に設けているため、回路規模が大きくなるという問題があった。本発明は、上記問題に鑑みて、より簡単な回路構成で高分解能な変換が実現できるAD変換回路を提供することを目的とする。本発明に係るAD変換回路は、参照信号とアナログ信号とを比較する比較部と、増幅部と、を有し、1段階目のAD変換によってi-biti≧2の整数のデジタルコードを得、2段階目のAD変換によってj-bitj≧2の整数のデジタルコードを得ることで、前記アナログ信号をij-bitのデジタル信号に変換するAD変換回路であって、該AD変換回路は、前記1段階目のAD変換において、前記比較部で前記アナログ信号と前記参照信号との比較を行い、前記増幅部は、前記アナログ信号と、前記i-bitのデジタルコードに対応するアナログ信号と、の差分を増幅した増幅残差信号を出力し、前記2段階目のAD変換において、前記増幅残差信号を前記参照信号と前記比較部で比較すること、を特徴とする。本発明に係るAD変換回路は、比較部と、増幅部と、複数bitでカウントを行うカウンタと、メモリと、を有するAD変換回路であって、前記メモリは、前記比較部にて比較される参照信号と前記アナログ信号との大小関係が反転した時点における、前記カウンタのカウント値を保持し、前記増幅器は、前記比較部にて比較される前記参照信号と前記アナログ信号との大小関係が反転した時点における、前記アナログ信号と前記参照信号との差分を増幅した残差信号を出力し、前記メモリは、さらに、前記比較部にて比較される前記参照信号と前記残差信号との大小関係が反転した時点における、前記カウンタのカウント値を保持すること、を特徴とする。また、本発明に係るAD変換回路の駆動方法は、増幅部と、比較部と、を有するAD変換器の駆動方法であって、アナログ信号と参照信号とを前記比較部で比較することでi-biti≧2の整数のデジタルコードを得る第1のステップと、前記i-bitのデジタルコードに対応する前記参照信号と前記アナログ信号との差信号を前記増幅部で増幅する第2のステップと、前記差信号と前記参照信号とを前記比較部で比較することでj-bitj≧2の整数のデジタルコードを得る第3のステップと、を行うことを特徴とする。本発明によれば、簡単な回路構成で高分解能なAD変換が実現できる。実施例1図面を参照しながら、本発明の第1の実施例に係るAD変換回路の説明を行う。ここでは、画素が複数列に配列された光電変換装置において、画素の各列にAD変換回路を設けた、いわゆる列ADC形式の構成にAD変換回路を適用した例を説明する。図1は、光電変換装置1の構成を例を示すブロック図である。光電変換装置1は、画素100が行列状に配列された画素アレイ102を有する。同一の列に設けられた複数の画素100は、共通の列信号線VLにアナログ信号を出力する。垂直走査部101は、画素100を行単位で制御するもので、画素の動作に係る信号を出力する。列増幅部104は、列信号線VLに対応づけて設けられたもので、対応する列信号線VLに出力された信号を増幅する機能を有する。列増幅部104は、ゲインが可変な増幅器であってもよい。列増幅部104から出力された信号は、AD変換部114に入力されて、デジタル信号に変換される。図示していないが、列増幅部104の前段に、画素100で生じるノイズを低減するノイズ除去回路を設けると、S/N比の向上を図ることができる。AD変換部114は、回路ブロック113と、制御回路108と、メモリ110と、を含む。回路ブロック113は、列増幅部からのアナログ信号を、参照信号発生部103から与えられる参照信号と比較する機能と、比較機能によって比較された結果の残差を増幅する機能とを有する。制御回路108は、回路ブロック113の出力を受けて、メモリ110および回路ブロック113の動作を制御する。各列の制御回路108は、不図示の外部から、共通のクロック信号111や同期信号112を受けて動作する。AD変換動作においては、参照信号発生部103から供給される、経時的に変化する参照信号の遷移開始と同期して、カウンタ109ではカウント動作が開始する。そして、回路ブロック113が持つ比較器の出力が反転すると、すなわち、参照信号とアナログ信号との大小関係が反転すると、制御回路108は、その時点でのカウンタ109のカウント値をメモリ110に保持させる。カウンタ109は複数bitでカウントを行うものであるので、メモリ110には、複数bitのカウント値が保持される。図2は、本実施例に係る回路ブロック113の構成を示す図である。回路ブロック113は、差分増幅部106と、比較部107と、スイッチ部105と、を含む。各スイッチに付された符号は、対応するスイッチのオン/オフを制御する信号を意味する。差分増幅部106は、差動増幅器と、サンプリング容量Ciと、フィードバック容量Cfと、フィードバックスイッチa_resとを含む。差動増幅器の正転入力端子には、基準電圧VREFが与えられる。一方、差動増幅器の反転入力端子は、サンプリング容量Ciの一方の端子と、フィードバック容量Cfの一方の端子と、フィードバックスイッチa_resの一方の端子と、に共通に接続される。さらに、差動増幅器の出力端子は、フィードバック容量Cfの他方の端子と、フィードバックスイッチの他方の端子とに共通に接続される。サンプリング容量Ciの他方の端子は、スイッチamplを介して、参照信号発生部から供給される参照信号VRAMPを供給される入力端子と、スイッチsmpl1を介して列増幅部104の出力端子であるfrom_column_ampと、に共通に接続されるように構成される。比較部107は、差動増幅器と、入力容量C1およびC2と、リセットスイッチc_res1およびc_res2と、を含む。リセットスイッチc_res1およびc_res2は、共通の信号c_resで制御される。スイッチ部105は、差分増幅部106及び比較部107に入力される信号を切り替えるための複数のスイッチを含む。差動増幅器の正転入力端子は入力容量C1の一方の端子と、スイッチc_res1の一方の端子とに共通に接続される。スイッチc_res1の他方の端子は参照電圧である電源電圧VRESが供給される。電源電圧VRESは、例えばGNDレベルである。差動増幅器の出力端子は、比較部107の出力端子として、制御回路108と接続される。入力容量C1の他方の端子は、スイッチcompを介して参照信号VRAMPが供給される入力端子と、スイッチsmpl2を介してfrom_column_amp端子と、さらに、スイッチsmpl_loを介して差分増幅部106の出力端子と接続される。スイッチsmpl2は、スイッチsmpl1と共通の信号smplで制御される。一方、差動増幅器の反転入力端子は入力容量C2の一方の端子と、スイッチc_res2の一方の端子とに共通に接続される。スイッチc_res2の他方の端子には、スイッチc_res1と同じく電源電圧VRESが供給される。入力容量C2の他方の端子には電源電圧VREFが供給される。本実施例では、アナログ信号を2段階でAD変換を行う場合を説明する。ここでは、1段階目、すなわち上位ビットの変換を2-bitで行い、2段階目、すなわち下位ビットの変換を2-bitで行う。このときの、上位ビット変換に対する差分増幅部106の入出力特性は、図3に示すものとなる。横軸を入力電圧vin、縦軸を出力電圧voutとして、0Vから電源電圧VREFまでの範囲において、入力電圧vinが1/4×VREFごとに出力電圧、すなわち残差信号が0になることを示している。また、本実施例における差分増幅部106のゲインを4倍に設定するので、サンプリング容量Ciとフィードバック容量Cfの容量値の比はCi/Cf=41となる。次に、図4に示すタイミング図をさらに参照しながら、本実施例に係るAD変換動作を説明する。AD変換動作は、サンプリング期間と、上位変換期間と、下位変換期間と、に大別することができる。図2に示した各スイッチは、それに与えられる信号がハイレベルであるときにオンし、信号がローレベルであるときにオフするものとして説明する。まず、サンプリング期間における動作の説明を行う。時刻t0には、列増幅部104で増幅された、画素100からの信号が、fromcolumnamp端子に与えられているものとする。時刻t0に信号smpl、a_res、c_resがハイレベルになると、対応するスイッチsmpl1、smpl2、フィードバックスイッチa_res、およびスイッチc_res1、c_res2がオンする。これにより、差分増幅部106では、フィードバック容量Cfの両端子が電源電圧VREFにリセットされるとともに、サンプリング容量Ciには電源電圧VREFと列増幅部104で増幅された画素100からの信号との差電圧が与えられる。また、比較部107では、入力容量C1の両端には電源電圧VRESと列増幅部104で増幅された画素100からの信号との差電圧が与えられる。入力容量C2の両端には、電源電圧VRESと電源電圧VREFとが与えられる。時刻t1に信号a_resおよびc_resがローレベルになった後に、時刻t2に信号smplがローレベルになる。これにより、サンプリング容量Ciには、列増幅部104で増幅された、画素100からの信号が、電源電圧VREFを基準にサンプリングされ、入力容量C1には、列増幅部104で増幅された、画素100からの信号が、電源電圧VRESを基準にホールドされる。次に、上位変換期間における動作を説明する。時刻t3に信号compがハイレベルになり、参照信号VRAMPが入力容量C1の他方の端子に与えられる。これと同時に、参照信号VRAMPが遷移を開始すると、これに同期してカウンタ109がカウント動作を開始する。本実施例では、上位変換は2-bitで行われる場合を示しているため、参照信号VRAMPは上位変換期間内に4段階遷移する。列増幅部104からの出力が入力信号レベルとして示したレベルViであると仮定する。時刻t4に参照信号VRAMPが入力信号レベルViを上回ると、比較部107の出力comp_outが反転する。これに同期して信号compがローレベルになるとともに、信号c_res、ampl、およびsmpl_loがハイレベルになる。さらに、制御回路108は、信号comp_outが反転したことに同期して、メモリ110に対してこの時刻におけるカウンタ109のカウント値を記憶させる。これにより、上位の変換結果であるデジタルコードcode_hiが得られる。また、比較部107の出力が反転したことに同期して、信号amplがハイレベルになることで、サンプリング容量Ciの他方の端子には参照信号VRAMPが与えられる。これにより、時刻t2でサンプリングされた信号レベルVINからの変動分が反転増幅され、差分増幅部106の出力電圧VOUTは式2で与えられるレベルとなる。VOUT=Ci/Cf×VIN-VRAMPVREF2この式において、VIN-VRAMPは、入力信号VINを上位変換期間でAD変換したことによる残差信号を意味し、図4におけるΔviと対応している。つまり、式2では、残差信号がCi/Cf本実施例では4のゲインで増幅されたことを表している。式2で与えられる増幅残差信号を、この後に引き続く下位bitの変換を行う。時刻t5に信号smpl_loおよびc_resがローレベルになることで、入力容量C1には、電源電圧VRESを基準に式2の出力電圧VOUTがサンプリングされる。その後、時刻t6に、参照信号VRAMPが定められた最大値に達し、上位変換期間が終了する。次に、下位変換期間における動作を説明する。時刻t7に信号compがハイレベルになると、入力容量C1の他方の端子に参照信号VRAMPが与えられる。参照信号VRAMPが時間とともに変化していき、時刻t8に参照信号VRAMPが増幅残差信号を上回ると比較部107の出力comp_outが反転する。これに同期して、制御回路108はメモリ110に対してこの時刻におけるカウンタ109のカウント値を記憶させる。これにより、下位の変換結果であるデジタルコードcode_loが得られる。時刻t9に、参照信号VRAMPが定められた最大値に達し、下位変換期間が終了する。本実施例では2段階でアナログ信号をデジタル信号に変換する。1段目、すなわち上位変換、の分解能をi-bitとし、2段目、すなわち下位変換、の分解能をj-bitとすると、最終的に得られるデジタル信号はij-bitになる。なお、iおよびjはともに2以上の整数である。上位変換結果をcode_hi、下位変換結果をcode_loとすると、最終的に得られるデジタル信号code_totalは、code_total=code_hi2^jcode_lo3で与えられる。不図示の後段の処理回路において、上位変換結果と下位変換結果とを3式の通りエンコードすることで、アナログ信号に対応したij-bitのデジタル信号を得られる。本実施例では、参照信号VRAMPは、上位変換期間では階段状に変化し、下位変換期間ではスロープ状に変化する場合を示したが、上位及び下位の変換期間で、ともに階段状に変化するものでも良いし、ともにスロープ状に変化するものでも良い。しかしながら、本実施例に示した組み合わせが特に好適であるので、その理由を以下に説明する。参照信号VRAMPがスロープ状に変化する場合、過渡応答により波形が歪むと、入力信号と参照信号との差分である残差信号に誤差が生じる可能性がある。そのため、残差信号を精度よく得るためには、参照信号VRAMPを階段状に変化させることが好ましい。したがって、下位変換のために残差信号を得る必要がある上位変換期間では参照信号VRAMPを階段状に変化させることが好ましい。一方、下位変換期間では残差信号を得る必要がないので、スロープ状に変化させても良い。参照信号をスロープ状に変化させる場合には、階段状に変化させる場合と比較して参照信号発生部103の周波数特性を低く設定できるので、消費電力の低減に効果がある。本実施例で示した参照信号VRAMPの設定により、変換精度の向上と、消費電力の低減とを実現できる。以上で説明した本実施例によれば、上位変換および下位変換を同一の比較器を用いて行うので、従来よりも簡単な回路構成を実現しつつ、高分解能なAD変換が実現できる。実施例2図5および6を参照しながら、本発明に係る第2の実施例を説明する。図5は、本実施例に係るAD変換部の回路ブロック113’の構成を示す図であって、実施例1に係る回路ブロック113を置き換えるものである。実施例1との違いは、差分増幅部106に含まれる差動増幅器の非反転入力端子および比較部107に含まれる入力容量C2の他方の端子に入力される基準電圧がVREFから3/4×VREFになった点である。それ以外の点は図2に示した回路ブロック113と同じ構成であるので、説明を省略する。また、動作は、図4に示したタイミングで行われるので、動作についても説明を省略する。本実施例では、基準電圧を3/4×VREFにすることで、上位変換時に冗長ビットを持たせる。具体的な説明を以下に行う。本実施例では、基準電位が3/4×VREFであるので、式2で示した差分増幅部106の出力電圧は下記のようになる。VOUT=Ci/Cf×VIN-VRAMP3/4×VREF4また、ここではCi/Cf=25であるとする。このときの差分増幅部106の入出力特性を図6に示した。図6では、入力電圧が0からVREFの範囲において、上位変換によって生じる残差信号を表す出力電圧VOUTは、入力電圧が1/4×VREFごとに3/4×VREFになることを示している。実施例1とは異なり、本例では残差信号は1/4×VREFから3/4×VREFの範囲に入る。このようにエラー補正用の冗長ビットを設定することで、主に比較部107で生じるオフセットによってレンジオーバーしても補正が可能となる。本実施例における2段階でのAD変換をより一般化して説明する。1段目、すなわち上位変換、の分解能をi-bitとし、2段目、すなわち下位変換、の分解能をj-bitとすると、最終的に得られるデジタル信号はij-1-bitになる。なお、iおよびjはともに2以上の整数である。上位変換結果をcode_hi、下位変換結果をcode_loとすると、最終的に得られるデジタル信号code_totalは、code_total=code_hi2^j―1code_lo6で与えられる。本実施例によれば、実施例1で得られる効果に加えて、比較部107等で生じるオフセットに対する補正が可能となり、精度の高いAD変換を実現できるという効果を奏する。実施例3図面を参照しながら、本発明に係る第3の実施例を説明する。図7は、本実施例に係るAD変換部の回路ブロック113’’の構成を示す図であって、実施例1に係る回路ブロック113を置き換えるものである。図8は、本実施例に係る動作を示すタイミング図である。以下では、実施例1との違いを中心に説明を行う。本実施例は、差分増幅部で生じるオフセット信号をキャンセルした状態でAD変換を行うことを可能にしている。回路ブロック113’’は、図2に示した回路ブロック113とは、スイッチ部105および差分増幅部106の構成が異なっている。回路ブロック113’’は、スイッチ部105’’と、差分増幅部106’’と、比較部107とを含む。各スイッチに付された符号は、対応するスイッチのオン/オフを制御する信号を意味する。差分増幅部106’’は、差動増幅器と、サンプリング容量Ciと、フィードバック容量Cfと、フィードバックスイッチa_resと、を含む。差動増幅器の正転入力端子には、電源電圧VREFが与えられる。一方、差動増幅器の反転入力端子は、サンプリング容量Ciの一方の端子と、フィードバック容量Cfの一方の端子と、第1のフィードバックスイッチa_resの一方の端子と、に共通に接続される。さらに、差動増幅器の出力端子は、フィードバックスイッチa_resの他方の端子と、フィードバック容量Cfの他方の端子と、に共通に接続される。サンプリング容量Ciの他方の端子は、スイッチampl1を介して参照信号発生部から供給される参照信号VRAMPと、スイッチsmpl1を介して列増幅部104の出力と、接続される。差分増幅部106’’の出力端子は、スイッチsmpl_loを介して入力容量C1の他方の端子と接続され、スイッチsmpl_ofを介して入力容量C2の他方の端子と接続される。入力容量C1の他方の端子は、さらに、スイッチsmpl2を介して列増幅部104の出力from_column_ampと接続され、スイッチcomp1を介して参照信号VRAMPが供給される入力端子と接続される。入力容量C2の他方の端子は、スイッチcomp2を介して電源電圧VREFと接続される。図7の構成において、スイッチampl1およびampl2は共通の信号amplで制御される。また、スイッチsmpl1およびsmpl2は共通の信号smplで制御される。同様に、スイッチcomp1およびcomp2は共通の信号compで制御される。次に、図8に示すタイミング図をさらに参照しながら、本実施例に係るAD変換動作を説明する。本実施例においても、第1の実施例と同様にアナログ信号を2段階でAD変換を行い、上位ビット、下位ビットの変換をそれぞれ2-bitで行う。また、差分増幅部106’’のゲインを4倍に設定するので、サンプリング容量Ciとフィードバック容量Cfの容量値の比は先述の1式で表される。図7に示した各スイッチは、それぞれに与えられる信号がハイレベルであるときにオンし、信号がローレベルであるときにオフするものとして説明する。まず、サンプリング期間における動作の説明を行う。時刻t0には、列増幅部104で増幅された、画素100からの信号が、from_column_amp端子に与えられているものとする。時刻t0に信号smpl、a_res、c_resがハイレベルになると、対応するスイッチsmpl1、smpl2、フィードバックスイッチa_res、およびスイッチc_res1、c_res2がオンする。これにより、差分増幅部106’’では、フィードバック容量Cfが電源電圧VREFにリセットされるとともに、サンプリング容量Ciの両端には基準電圧Vref_ampと列増幅部104で増幅された画素100からの信号とが与えられる。また、比較部107では、入力容量C1の両端には電源電圧VRESと列増幅部104で増幅された画素100からの信号とが与えられる。入力容量C2一方の端子には、電源電圧VRESが与えられる。時刻t1に信号a_resがローレベルになると、サンプリング容量Ciには、列増幅部104で増幅された画素100からの信号が、電源電圧VREFを基準にホールドされる。これと同時に、フィードバック容量Cfには、電源電圧VREFがホールドされる。また時刻t1には、信号smpl_ofがハイレベルになることで、入力容量C2の他方の端子には、差分増幅部106’’のオフセットが与えられる。時刻t2に信号smpl_ofおよびc_resがローレベルになると、電源電圧VRESを基準に、差分増幅部106’’のオフセットが入力容量C2にホールドされる。時刻t3に信号smplがローレベルになり、サンプリング容量Ciの他方の端子および入力容量C1の他方の端子が電気的に浮遊状態となる。これ以降の動作は実施例1に係る動作と同じなので、説明を省略する。本実施例によれば、実施例1で得られる効果に加えて、差分増幅部106’’で生じるオフセットを低減してAD変換を行えるという効果を奏する。本実施例によれば、差分増幅部106’’のオフセットが比較部107でサンプリングされるので、比較部107で比較動作を行う際に、このオフセットをアナログ領域で低減することができる。差分増幅部106’’は、固有のオフセットを持っているため、光電変換装置の各列にAD変換器を設けるような場合には、光電変換装置を用いて取得する画像にはオフセットが筋となって現れる。従って、本実施例に示す構成を取ることで、画質向上に寄与する。実施例4図面を参照しながら、本発明に係る第4の実施例を説明する。図9は、本実施例に係るAD変換部の回路ブロック113’’’の構成を示す図であって、実施例1に係る回路ブロック113を置き換えるものである。以下では、実施例1との違いを中心に説明を行う。図10は、本実施例に係る動作を示すタイミング図である。上述の各実施例では、差分増幅部と比較部とでそれぞれに差動増幅器を備えていた。これに対して、本実施例では、1つの差動増幅器によって差分増幅部と比較部の機能を果たす点が特徴となっている。言い換えると、AD変換部の比較部と差分増幅部とで差動増幅器を共有している。図9において、回路ブロック113’’’は、複数のスイッチと、サンプリング容量Ciと、フィードバック容量Cfと、差動増幅器と、を含んで構成される。差動増幅器の正転入力端子には基準電圧Vref_ampに接続され、反転入力端子は信号φ15で制御されるスイッチ第2のスイッチを介してサンプリング容量Ciの一方の端子と接続される。さらに、差動増幅器の正転入力端子はフィードバック容量Cfの一方の端子とも接続され、さらに信号resで制御されるスイッチ第1のスイッチを介して第1の参照電圧である電源電圧VRESを供給する不図示の電圧源に接続される。差動増幅器の出力端子は、信号φ14で制御されるスイッチ第3のスイッチを介してフィードバック容量Cfの他方の端子と接続される。サンプリング容量Ciの他方の端子は、信号φ11で制御されるスイッチ第7のスイッチを介して端子from_column_ampと、信号φ14で制御されるスイッチ第8のスイッチを介して参照信号VRAMPが供給される入力端子と接続される。フィードバック容量Cfの他方の端子は、信号φ11を介して制御されるスイッチ第4のスイッチを介して端子from_column_ampと接続される。さらに、フィードバック容量Cfの他方の端子は信号φ12で制御されるスイッチ第5のスイッチを介して参照信号VRAMPが供給される入力端子と、信号φ13で制御されるスイッチ第6のスイッチを介して電源電圧VREFを供給する不図示の電圧源とも接続される。次に、図10に示すタイミング図を参照しながら、本実施例に係るAD変換動作を説明する。本実施例においても、第1の実施例と同様にアナログ信号を2段階でAD変換を行い、上位ビット、下位ビットの変換をそれぞれ2-bitで行う。また、増幅モードにおける回路ブロック113’’’のゲインを4倍に設定するので、サンプリング容量Ciとフィードバック容量Cfの容量値の比は先述の1式で表される。図9に示した各スイッチは、それぞれに与えられる信号がハイレベルであるときにオンし、信号がローレベルであるときにオフするものとして説明する。時刻t0に信号φ11、res、φ15がハイレベルになり、対応する各スイッチがオンする。これにより、サンプリング容量Ciおよびフィードバック容量Cfの両端にはともに、列増幅部104で増幅された、画素からの信号と、基準電圧VRESとの電位差が与えられる。時刻t2までに信号res、φ11およびφ15がローレベルになり、対応する隠す一致がオフする。これにより、時刻t0で与えられた電位差が、サンプリング容量Ciおよびフィードバック容量Cfにホールドされる。次に、上位変換期間における動作を説明する。時刻t3に信号φ12がハイレベルになると、フィードバック容量Cfの他方の端子には、参照信号VRAMPが与えられる。このとき、信号φ14がローレベルであるので、差動増幅器は出力がフィードバックされないオープンループ状態となり、比較器として動作する。参照信号VRAMPは時刻t3から繊維を開始し、これに同期してカウンタ109がカウント動作を開始する。本実施例では、上位変換は2-bitである場合を示しているため、参照信号VRAMPは上位変換期間内に4段階遷移する。サンプリング期間でフィードバック容量にホールドされた信号が入力信号レベルとして示したレベルViであると仮定する。時刻t4に参照信号VRAMPが入力信号レベルViを上回ると、比較器として動作する差動増幅器の出力comp_outが反転する。制御回路108は、信号comp_outが反転したことに動悸して、メモリ110に対してこの時刻におけるカウンタ109のカウント値を記憶させる。これにより、上位の変換結果であるデジタルコードcode_hiが得られる。また、時刻t4に信号φ12がローレベル、信号φ13およびφ15がハイレベルになる。これにより、入力容量Ciの一方の端子がフィードバック容量Cfの一方の端子と接続されるとともに、フィードバック容量Cfの他方の端子は電源電圧VREFと接続される。時刻t5に、信号φ13がローレベルになるのと入れ違いに、信号φ14がハイレベルになる。これにより差動増幅器はフィードバック容量Cfによってフィードバックがかかるクローズドループ状態となり、基準電圧Vref_ampを基準に増幅する差動増幅器として動作する。このときのサンプリング容量Ciとフィードバック容量Cfとの容量値の比、および入出力特性はそれぞれ式1および2で示したとおりである。つまり、上位変換期間に得られた残差信号が4倍のゲインで増幅された増幅残差信号がフィードバック容量Cfに保持される。その後、時刻t6に信号φ14およびφ15がローレベルになり、差動増幅器は再び比較器として動作する。時刻t7に、参照信号VRAMPがリセットされて上位変換期間が終了する。時刻t8に信号φ12がハイレベルになり、フィードバック容量Cfの他方の端子に参照信号VRAMPが与えられる。同じく時刻t8から参照信号VRAMPが遷移を開始し、これに同期してカウンタ109がカウント動作を開始する。時刻t9に、参照信号VRAMPが、増幅された残差信号を上回ると、比較器として動作する差動増幅器の出力comp_outがハイレベルになり、制御回路108はメモリ110に対してこの時刻におけるカウンタ109のカウント値を記憶させる。これにより、下位の変換結果であるデジタルコードcode_loが得られる。時刻t10に参照信号VRAMPが定められた最大値に達し、下位変換期間が終了する。上述の動作で最終的に得られるデジタル信号code_totalは、式3で与えられる。以上で説明した本実施例によれば、実施例1で得られる効果に加えて、回路構成をさらに簡単にすることができるという効果を奏する。特に、列ADC形式においては画素ピッチに収まるように回路を形成する必要があるので、回路規模を縮小できる本実施例はその効果が顕著となる。実施例5図11を参照しながら、本発明の第5の実施例に係る撮像システムの説明を行う。撮像システム1100は、例えば、光学部1110、光電変換装置1120、映像信号処理部1130、記録通信部1140、タイミング制御部1150、システムコントロール部1160、及び再生表示部1170を含む。光電変換装置1120は、先述の各実施例で説明した光電変換装置が用いられる。レンズなどの光学系である光学部は1110、被写体からの光を光電変換装置1120の、複数の画素が2次元状に配列された画素アレイに結像させ、被写体の像を形成する。光電変換装置1120は、タイミング制御部1150からの信号に基づくタイミングで、画素部に結像された光に応じた信号を出力する。光電変換装置1120から出力された信号は、処理回路としての映像信号処理部1130に入力され、映像信号処理部1130が、プログラムなどによって定められた方法に従って、信号の並び替えなどの処理を行う。光電変換装置1120が有するAD変換部において生成された上位変換結果code_hiおよび下位変換結果code_loは、例えば映像信号処理部にてcode_totalを生成しても良いし、光電変換装置1120がこの機能を有しても良い。映像信号処理部1130での処理によって生成された画像データとして記録通信部1140に送られる。記録通信部1140は、画像を形成するための信号を再生表示部1170に送り、再生表示部1170に動画や静止画像が再生表示させる。記録通信部は、また、映像信号処理部1130からの信号を受けて、システムコントロール部1160とも通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。システムコントロール部1160は、撮像システムの動作を統括的に制御するものであり、光学部1110、タイミング制御部1150、記録通信部1140、及び再生表示部1170の駆動を制御する。また、システムコントロール部1160は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラムなどが記録される。また、システムコントロール部1160は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内で供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらしなどである。タイミング制御部1150は、制御部であるシステムコントロール部1160による制御に基づいて光電変換装置1120及び映像信号処理部1130の駆動タイミングを制御する。以上で説明した各実施例は、本発明を実施するための例示的なものであって、本発明の技術的思想を逸脱しない範囲で様々に変更あるいは組み合わせることが可能である。