"入力されたアナログ信号を所要の演算式にしたがって診断用に演算する演算部と、前記入力されたアナログ信号又は前記演算部によって演算されたアナログ信号のいずれかを選択する第1選択部と、前記第1選択部によって選択されたアナログ信号をデジタル信号に変換する変換部とを有するアナログ/デジタル変換回路。請求項1において、前記入力されたアナログ信号の値を保持し、保持した値を前記第1選択部に出力する第1サンプルホールド回路と、前記演算部によって演算されたアナログ信号の値を保持し、保持した値を前記第1選択部に出力する第2サンプルホールド回路とを更に有し、前記第1サンプルホールド回路及び前記第2サンプルホールド回路は、共通のクロックタイミングで、前記入力されたアナログ信号の値及び前記演算部によって演算されたアナログ信号の値をそれぞれ保持するアナログ/デジタル変換回路。請求項1において、前記入力されたアナログ信号の値を保持し、保持した値を前記第1選択部に出力する第1サンプルホールド回路と、前記入力されたアナログ信号の値を保持し、保持した値を演算部に出力する第2サンプルホールド回路とを更に有し、前記第1サンプルホールド回路及び前記第2サンプルホールド回路は、共通のクロックタイミングで、前記入力されたアナログ信号の値を保持するアナログ/デジタル変換回路。請求項1において、前記入力されたアナログ信号は複数のアナログ信号であって、前記複数のアナログ信号から前記第1選択部に供給するためのアナログ信号を選択する第2選択部と、前記複数のアナログ信号から前記演算部に供給するためのアナログ信号を選択する第3選択部とを更に有し、前記第2選択部及び前記第3選択部は共通のアナログ信号を選択するアナログ/デジタル変換回路。請求項4において、前記第3選択部は、前記複数のアナログ信号のうち特定のアナログ信号を選択対象として入力するアナログ/デジタル変換回路。請求項1において、前記演算部は、前記入力されたアナログ信号が供給されるノードと基準となる電圧が供給されるノードとの間に設けられた抵抗素子の抵抗値の比に応じて、前記入力されたアナログ信号を分圧して出力する分圧回路を有するアナログ/デジタル変換回路。請求項2において、前記演算部は、OPアンプを用いた反転増幅回路を有し、前記反転増幅回路は、反転入力端子側に前記演算部に入力されるアナログ信号が供給され、非反転入力端子側に基準となる電圧が供給され、前記第2サンプルホールド回路は、容量とOPアンプとを用いて前記演算部によって演算されたアナログ信号の値を保持するよう構成され、前記演算部のOPアンプと前記第2サンプルホールド回路のOPアンプとは共用されるアナログ/デジタル変換回路。請求項3において、前記演算部は、OPアンプを用いた反転増幅回路を有し、前記反転増幅回路は、反転入力端子側に前記演算部に入力されるアナログ信号が供給され、非反転入力端子側に基準となる電圧が供給され、前記第2サンプルホールド回路は、容量とOPアンプとを用いて前記入力されたアナログ信号の値を保持するよう構成され、前記演算部のOPアンプと前記第2サンプルホールド回路のOPアンプとは共用されるアナログ/デジタル変換回路。請求項1において、前記入力されたアナログ信号は複数のアナログ信号であって、前記複数のアナログ信号から前記第1選択部に供給するためのアナログ信号を選択する複数の第2選択部と、前記複数のアナログ信号から前記演算部に供給するためのアナログ信号を選択する第3選択部と、前記第2選択部毎に設けられ、対応する前記第2選択部から出力されたアナログ信号の値を保持して前記第1選択部に出力する複数の第1サンプルホールド回路と、前記第3選択部によって選択されたアナログ信号の値を保持して前記演算部に出力する第2サンプルホールド回路とを更に有し、前記第1サンプルホールド回路及び前記第2サンプルホールド回路は、共通のクロックタイミングで、前記第2選択部から出力されたアナログ信号の値及び前記第3選択部によって選択されたアナログ信号の値をそれぞれ保持するアナログ/デジタル変換回路。請求項1において、前記演算部は、前記所要の演算式として複数の演算式が切り替え可能に構成されるアナログ/デジタル変換回路。請求項10において、前記演算部は、前記入力されたアナログ信号が供給される第1ノードと基準となる電圧が供給される第2ノードとの間に設けられた複数の抵抗素子の抵抗比に応じて、前記入力されたアナログ信号を分圧して出力する分圧回路を有し、前記分圧回路の抵抗比は切り替え可能に構成されるアナログ/デジタル変換回路。請求項10において、前記演算部は、前記入力されたアナログ信号が供給される第1ノードと基準となる電圧が供給される第2ノードとの間に設けられた複数の抵抗素子の抵抗比に応じて、前記入力されたアナログ信号を分圧して出力する分圧回路を有し、前記第2ノードに供給される前記基準となる電圧は切り替え可能に構成されるアナログ/デジタル変換回路。請求項1において、前記変換部は、逐次比較レジスタと、前記逐次比較レジスタに設定されたデジタル値に基づいてアナログ信号を生成するデジタル/アナログ変換回路と、前記変換部に入力されたアナログ信号と前記デジタル/アナログ変換回路によって生成されたアナログ信号とを比較する比較回路とを有する逐次比較型のアナログ/デジタル変換を行う変換部であって、前記アナログ/デジタル変換回路は、前記変換部に入力されたアナログ信号と前記デジタル/アナログ変換回路によって生成されるアナログ信号とを比較し、その比較結果を出力する監視部を更に有するアナログ/デジタル変換回路。請求項1において、前記変換部は、逐次比較レジスタと、前記逐次比較レジスタに設定されたデジタル値に基づいてアナログ信号を生成するデジタル/アナログ変換回路と、前記変換部に入力されたアナログ信号と前記デジタル/アナログ変換回路によって生成されたアナログ信号とを比較する比較回路とを有する逐次比較型のアナログ/デジタル変換を行う変換部であって、前記変換部は、前記逐次比較レジスタの目標とされる1つのビットの値を決める場合に、前記目標とされる1つのビットに2値データの一方の値を設定して前記比較回路による比較動作を行うとともに、前記目標とされるビットに前記2値データの他方の値を設定して前記比較回路による比較動作を行う第1動作モードを有するアナログ/デジタル変換回路。請求項14において、前記変換部は、前記逐次比較レジスタの目標とされる1つのビットの値を決める場合に、前記目標とされる1つのビットに2値データのいずれか一方の値を設定して前記比較回路による比較動作を行う第2動作モードを更に有し、前記変換部は、前記変換部の動作モードを決定するためのレジスタを更に有するアナログ/デジタル変換回路。アナログ信号が入力される外部端子と、前記外部端子に入力されたアナログ信号をデジタル信号に変換するためのアナログ/デジタル変換部と、前記アナログ/デジタル変換部によって変換されたデジタル信号に基づいてデータ処理を行うデータ処理制御部とを有する半導体装置であって、前記アナログ/デジタル変換部は、前記外部端子に入力されたアナログ信号を所要の演算式にしたがって診断用に演算する演算部と、前記外部端子に入力されたアナログ信号又は前記演算部によって演算されたアナログ信号のいずれかを選択する第1選択部と、前記第1選択部によって選択されたアナログ信号をデジタル信号に変換する変換回路とを有し、前記データ処理制御部は、前記入力されたアナログ信号から前記変換回路によって生成されるデジタル信号に基づいてデータ処理を行うとともに、前記演算されたアナログ信号から前記変換回路によって生成されるデジタル信号と前記入力されたアナログ信号から前記変換回路によって生成されるデジタル信号との間に前記所要の演算式の関係が成り立つか否かの判別を行う半導体装置。請求項16において、前記データ処理制御部は、前記演算されたアナログ信号から前記変換回路によって生成されるデジタル信号を前記所要の演算式の逆関数となる逆関数演算式によって演算し、前記逆関数演算式によって演算されて生成された信号と前記入力されたアナログ信号から前記変換回路によって生成されたデジタル信号とを比較することにより、前記判別を行う半導体装置。請求項17において、前記データ処理制御部は、中央処理装置を含み、前記判別に係る処理は前記中央処理装置のプログラム処理で構成される半導体装置。請求項17において、前記データ処理制御部は、前記入力されたアナログ信号から前記変換回路によって生成されるデジタル信号に基づいてデータ処理を行う中央処理装置と、前記判別を行うとともに、前記判別の結果を出力する診断部とを有する半導体装置。請求項17において、前記外部端子として、第1外部端子と第2外部端子とを有し、前記第1選択部は前記第1外部端子に供給されたアナログ信号を入力し、前記演算部は前記第2外部端子に供給されたアナログ信号を入力する半導体装置。近年更なる信頼性の向上が求められていることと、今後も今以上に高い信頼性が求められる可能性が高いことから、アナログ/デジタル変換器のより詳細な故障診断のための技術が必要であると本願発明者は考えた。アナログ/デジタル変換器には、例えば、逐次比較型、デルタシグマオーバーサンプリング型、フラッシュ型などの方式がある。これらのアナログ/デジタル変換器の故障モードの多くは、入力信号にかかわらず一定の変換値となる故障、または、ランダムな変換値となる故障であると考えられる。特許文献1及び2では、アナログ/デジタル変換器に検査用の信号を入力することでアナログ/デジタル変換器の機能が正常であるか否かを診断しているため、上記の故障モードであれば検出できる可能性は高い。しかしながら、特許文献1では入力される変換対象のアナログ信号とは別に生成した検査用の信号を用いて診断を行い、特許文献2では別途用意した入力端子から入力した比較用参照電圧を用いて診断を行うため、実動作で用いる変換対象のアナログ信号を伝達するための経路が正常であるか否かを診断することができない。特許文献3では、逐次比較型のアナログ/デジタル変換器における比較回路の入力端子からリークが発生した場合に生じる入力信号のオフセット電圧をVoffとしたとき、制御用トルク信号TcをTs×G-Voffとし、異常検出用トルク信号TeをTs-Voffとすると、前記第1の信号Ts×G-Voffと前記第2の信号G×Ts-Voffの値が異なることを利用し、アナログデジタル変換回路の入力端における信号電流のリークの発生の有無を検出している。しかしながら、特許文献3では、前記増幅器の増幅率は、モータを駆動するために必要な制御用トルク信号Tcを生成するのに適した値に設定される。すなわち、アナログ/デジタル変換器を用いるシステムに依存した増幅率となる。そのため、検出したい故障モードに合わせて増幅率を選ぶことができず、アナログ/デジタル変換回路のより詳細な故障診断を行うためには不十分である。例えば、逐次比較型のアナログ/デジタル変換器では、逐次比較型のアナログ/デジタル変換器の一部を構成するデジタル/アナログ変換器のスタックアットstuckat故障が発生する場合がある。スタックアット故障とは、逐次比較型のアナログ/デジタル変換器における逐次比較レジスタの各ビットに対応するデジタル/アナログ変換部のスイッチがハイHigh:1側又はローLow:0側のいずれか一方に固着した故障である。この故障が発生した場合、アナログ/デジタル変換回路に入力されるアナログ信号の信号レベルによって、アナログ/デジタル変換器が正しい変換結果を出力する場合としない場合がある。以下、このことについて図30乃至図33を用いて詳細に説明する。図30は、本願発明者が本願発明に先立って検討した逐次比較型のアナログ/デジタル変換回路の構成の示すブロック図である。同図に示されるように、アナログ/デジタル変換回路50は、サンプルホールド回路S/H501と、比較回路CMP502と、逐次比較レジスタSAR503と、デジタル/アナログ変換回路D/A504と、により逐次比較型のアナログ/デジタル変換回路を構成する。サンプルホールド回路501は、入力されたアナログ信号uをサンプルホールドして出力する。デジタル/アナログ変換器504は、逐次比較レジスタ503に設定されたデジタル値に基づいてアナログ信号を生成する。比較回路502は、前記サンプルホールドされたアナログ信号uと前記デジタル/アナログ変換器504によって生成されたアナログ信号auとを比較する。逐次比較レジスタ503は、アナログ/デジタル変換の分解能に応じた複数のビットを有し、前記比較結果に基づいて最上位ビットMSB:MostSignificantBitから順次値を決定することでアナログ/デジタル変換を行い、変換結果uを出力する。なお、uは、アナログ信号uのデジタル値を表す。図31は、本願発明者が本願発明に先立って検討したデジタル/アナログ変換回路504の内部構成の一例を示すブロック図である。同図に示されるように、デジタル/アナログ変換回路504は、逐次比較レジスタ503の夫々のビットに対応して設けられたスイッチSW0~SWnと、当該スイッチSW0~SWnに接続される抵抗ラダー回路から構成される。スイッチSW0~SWnは、逐次比較レジスタ503における対応するビットの値が1のときはVref側ハイhigh側に接続され、0のときはグラウンド側ローLow側に接続される。仮にスイッチSWnでスタックアット0故障0固着故障が発生した場合、スイッチSWnは逐次比較レジスタ503の対応するビットの値に関わらず、常にグラウンド側に接続される。その結果、デジタル/アナログ変換回路504は、逐次比較レジスタ503の対応するビットの設定値に関わらずスイッチSWnをロー側に接続した状態でアナログ信号auを生成する。図32は、スタックアット0故障が発生した場合における逐次比較型のアナログ/デジタル変換器の変換特性の一例を示す説明図である。同図では、逐次比較レジスタ503の最下位ビットLSB:LeastSignificantBitからkビット目LSBを0ビット目とするに対応するスイッチSWkにスタックアット0故障が発生した場合が示されている。図32に示されるように、アナログ/デジタル変換器50に入力されるアナログ信号uが式1の範囲の値である場合は、逐次比較レジスタ503の値uのkビット目の値が0と1のいずれの値であっても、デジタル/アナログ変換器504の出力は同じ値となる。その結果、逐次比較レジスタ503の値uのkビット目は不定となる。実際には逐次比較レジスタ103の値を更新するアルゴリズム、すなわち、逐次比較レジスタ503の1つのビットの値を決定する際に、当該ビットに0と1のどちらを設定して比較を行うかに依存し、kビット目の値は0または1のいずれかの値となる。なお、式1において、は、MSBからLSBの順にビット毎に値が並んだ2進数を表すものとし、aは、デジタル/アナログ変換器が出力するアナログ値を表すものとする。ここで、不定となるkビット目の値をとし、はスタックアット0故障がない場合のほかのビットの変換値をとすると、式1の範囲内のアナログ信号uが入力された場合の変換結果uは、式2で表される。このように、式1の範囲におけるアナログ信号uが逐次比較型アナログ/デジタル変換回路に入力された場合、正しい変換結果が出力される場合とされない場合がある。一方、逐次比較型アナログ/デジタル変換回路に式3の範囲のアナログ信号uが入力された場合、逐次比較レジスタ503の値uのkビット目は1となるが、kビット目に対応するスイッチSWkにスタックアット0故障が発生しているため、デジタル/アナログ変換器504は逐次比較レジスタの値uのkビット目の値が0であるときと同じ値を出力する。その結果、逐次比較レジスタ503のkビット目以降の逐次比較動作において、比較回路502に入力されるアナログ信号uの値がデジタル/アナログ変換器504が出力する値よりも大きくなり、逐次比較型レジスタ503のkビット目以降の下位ビットはすべて1となる。したがって、式3の範囲内のアナログ信号uの変換結果、すなわち、逐次比較レジスタの最終値uは式4となる。このようにスタックアット0故障0固着故障が発生したとき、入力されるアナログ信号uが式1の範囲にある場合は、その変換結果uは逐次比較レジスタの値を更新するアルゴリズムによって2通りの値をとり得るし、入力されるアナログ信号uが式3の範囲にある場合は、変換結果uはkビット目以降の下位ビットがすべて1となる固定値となる。図33は、スタックアット1故障1固着故障が発生した場合における逐次比較型アナログ/デジタル変換器の変換特性の一例を示す説明図である。同図では、逐次比較レジスタのLSBからkビット目に対応するスイッチSWkにスタックアット1故障が発生した場合が示されている。同図に示されるように、入力されるアナログ信号uが式3の範囲にある場合は、その変換結果uは逐次比較レジスタの値を更新するアルゴリズムによって2通りの値をとり得るし、入力されるアナログ信号uが式1の範囲にある場合は、変換結果uはkビット目以降の下位ビットがすべて0となる固定値となる。以上のように、スタックアット故障が発生した場合、アナログ/デジタル変換回路に入力するアナログ信号の信号レベルによって、アナログ/デジタル変換器が正しい変換結果を出力することもあるし、誤った変換結果を出力することもあるため、スタックアット故障の検出は容易ではない。特許文献1乃至3では、スタックアット故障の検出について特に考慮されていない。本発明の目的は、アナログ/デジタル変換器のより詳細な故障診断のための技術を提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、本発明のアナログ/デジタル変換回路は、入力されたアナログ信号を所要の演算式にしたがって診断用に演算する演算部と、前記入力されたアナログ信号又は前記演算部によって演算されたアナログ信号のいずれかを選択する第1選択部と、前記第1選択部によって選択されたアナログ信号をデジタル信号に変換する変換部とを有する。また、本発明の半導体装置は、アナログ信号が入力される外部端子と、前記外部端子に入力されたアナログ信号をデジタル信号に変換するためのアナログ/デジタル変換部と、前記アナログ/デジタル変換部によって変換されたデジタル信号に基づいてデータ処理を行うデータ処理制御部とを有する半導体装置であって、前記アナログ/デジタル変換部は、前記外部端子に入力されたアナログ信号を所要の演算式にしたがって診断用に演算する演算部と、前記外部端子に入力されたアナログ信号又は前記演算部によって演算されたアナログ信号のいずれかを選択する第1選択部と、前記第1選択部によって選択されたアナログ信号をデジタル信号に変換する変換回路とを有し、前記データ処理制御部は、前記入力されたアナログ信号から前記変換回路によって生成されるデジタル信号に基づいてデータ処理を行うとともに、前記演算されたアナログ信号から前記変換回路によって生成されるデジタル信号と前記入力されたアナログ信号から前記変換回路によって生成されるデジタル信号との間に前記所要の演算式の関係が成り立つか否かの判別を行う。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、本アナログ/デジタル変換器によれば、より詳細な故障診断を行うことができる。1.実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。1入力アナログ信号と、入力アナログ信号を所要の演算式で診断用に演算した演算結果を変換するアナログ/デジタル変換回路本発明の代表的な実施の形態に係るアナログ/デジタル変換回路100~108は、入力されたアナログ信号15、15_1~15_n、xを所要の演算式fxにしたがって診断用に演算する演算部12と、前記入力されたアナログ信号又は前記演算部によって演算されたアナログ信号yのいずれかを選択する第1選択部11と、前記第1選択部によって選択されたアナログ信号をデジタル信号に変換する変換部10、21、22、23とを有する。項1のアナログ/デジタル変換回路は、前記アナログ/デジタル変換回路に供給される変換対象のアナログ信号に基づいて前記診断を行うから、前記変換部だけでなく、前記アナログ/デジタル変換回路に入力されるアナログ信号の伝達経路の異常も検出することができる。また、項1のアナログ/デジタル変換回路は、前記アナログ/デジタル変換回路に入力されたアナログ信号をそのまま前記変換部に伝達するための経路とは別に、前記入力されたアナログ信号を診断用に演算して前記変換部に伝達するための経路を有する。これによれば、前述の特許文献4の技術のようにシステムに依存した増幅率で信号を増幅するのではなく、検出したい故障モードに適した演算式を任意に設定し、診断用の信号を生成することができるから、前記アナログ/デジタル変換回路のより詳細な故障診断の実現に資する。2後段にサンプルホールド回路項1のアナログ/デジタル変換回路103は、前記入力されたアナログ信号の値を保持し、保持した値を前記第1選択部に出力する第1サンプルホールド回路18_xと、前記演算部によって演算されたアナログ信号の値を保持し、保持した値を前記第1選択部に出力する第2サンプルホールド回路18_yとを更に有する。前記第1サンプルホールド回路と前記第2サンプルホールド回路とは、共通の例えば互いに同一のクロックタイミングで、前記入力されたアナログ信号の値及び前記演算部によって演算されたアナログ信号の値をそれぞれ保持する。例えば、アナログ/デジタル変換回路に入力される信号が時間とともに変化する場合には、前記第1選択部に供給される信号と、前記演算部によって演算される信号は同一のタイミングにおける信号である必要がある。項2のアナログ/デジタル変換回路によれば、同一のタイミングにおける入力信号とそれに対応する演算結果を得ることができるので、時間変化に起因する入力信号の誤差を小さくすることができる。3前段にサンプルホールド回路項1のアナログ/デジタル変換回路104は、前記入力されたアナログ信号の値を保持し、保持した値を前記第1選択部に出力する第1サンプルホールド回路18_xと、前記入力されたアナログ信号の値を保持し、保持した値を演算部に出力する第2サンプルホールド回路18_yと、を更に有する。前記第1サンプルホールド回路と前記第2サンプルホールド回路とは、共通の例えば互いに同一のクロックタイミングで、前記入力されたアナログ信号の値を保持する。これによれば、例えば演算部による信号の遅延が発生した場合であっても、同一のタイミングにおける入力信号とそれに対応する演算結果とを得ることができる。4アナログ信号多入力項1乃至3のいずれかのアナログ/デジタル変換回路102、103、104において、前記入力されたアナログ信号は複数のアナログ信号である。また前記アナログ/デジタル変換回路は、前記複数のアナログ信号から前記第1選択部に供給するためのアナログ信号を選択する第2選択部13と、前記複数のアナログ信号から前記演算部に供給するためのアナログ信号を選択する第3選択部14と、を更に有する。前記第2選択部及び前記第3選択部は共通の例えば互いに同一のアナログ信号を選択する。これによれば、入力された複数のアナログ信号を前記第2選択部によって選択的にデジタル信号に変換する場合には、前記第2選択部や前記第3選択部の故障も検出することができる。5診断用に特定のアナログ信号を入力項4のアナログ/デジタル変換回路102において、前記第3選択部は、前記複数のアナログ信号15_1~15_nのうち特定のアナログ信号15_1~15_kを選択対象として入力する。これによれば、例えば、前記第2選択部に入力される複数のアナログ信号のうち特定のアナログ信号のみ高い信頼性が要求される場合には、その特定のアナログ信号を前記第3選択部に入力すればよく、前記第3選択部の回路規模の増大を抑えることができる。6演算部の回路構成:抵抗分圧項1乃至5のいずれかのアナログ/デジタル変換回路において、前記演算部12_1、12_2は、前記入力されたアナログ信号xが供給されるノードと基準となる電圧グランウンド電圧、基準電圧Vrefが供給されるノードとの間に設けられた抵抗素子の抵抗値の比に応じて、前記入力されたアナログ信号を分圧して出力する分圧回路を有する。これによれば、変化の割合が正となる1次の演算式を簡素な回路構成で実現することができ、アナログ/デジタル変換回路の故障診断を実現するための機能追加に伴う回路規模の増加を小さくすることができる。7演算部の回路構成:反転増幅器項2乃至5のいずれかのアナログ/デジタル変換回路において、前記演算部12_3は、OPアンプ1231を用いた反転増幅回路を有する。前記反転増幅回路は、反転入力端子側に前記演算部に入力されるアナログ信号xが供給され、非反転入力端子側に基準となる電圧Vaが供給される。これによれば、変化の割合が負となる1次の演算式を容易に実現することができる。8サンプルホールド回路と演算部でOPアンプ供用項7のアナログ/デジタル変換回路103~105において、前記第2サンプルホールド回路は、容量CとOPアンプ1231とを用いて前記値の保持を行う。つまり、項2においては、容量CとOPアンプ1231とを用いて前記演算部12_3によって演算されたアナログ信号の値を保持するよう構成され、項3においては、容量CとOPアンプ1231とを用いて前記入力されたアナログ信号の値を保持するよう構成される。前記演算部のOPアンプと前記第2サンプルホールド回路のOPアンプとは共用される。これによれば、アナログ/デジタル変換回路の故障診断を実現するための機能追加に伴う回路規模の増加を小さくすることができる。9多入力同時サンプリング項1のアナログ/デジタル変換回路105において、前記入力されたアナログ信号は複数のアナログ信号15_1~15_nである。前記アナログ/デジタル変換回路は、前記複数のアナログ信号から前記第1選択部に供給するためのアナログ信号を選択する複数の第2選択部13_1~13_mと、前記複数のアナログ信号から前記演算部に供給するためのアナログ信号を選択する第3選択部14と、を有する。前記アナログ/デジタル変換回路は、更に、前記第2選択部毎に設けられ、対応する前記第2選択部から出力されたアナログ信号の値を保持して前記第1選択部に出力する複数の第1サンプルホールド回路18_1~18_mと、前記第3選択部によって選択されたアナログ信号の値を保持して前記演算部に出力する第2サンプルホールド回路18_yと、を有する。前記第1サンプルホールド回路及び前記第2サンプルホールド回路は、共通の例えば互いに同一のクロックタイミングで、前記第2選択部から出力されたアナログ信号の値及び前記第3選択部によって選択されたアナログ信号の値をそれぞれ保持する。これによれば、例えば前記複数の第2選択部が夫々別々のアナログ信号を選択する場合、前記複数の第1サンプルホールド回路によってアナログ/デジタル変換回路に入力される全てのアナログ信号を同時にサンプリングすることができる。また、前記第3選択部によって診断対象とするアナログ信号を選択することができ、前記第1サンプルホールド回路と前記第2サンプルホールド回路を同一のクロックタイミングで動作させることで、同一のタイミングにおける当該選択されたアナログ信号の値とそれに対応する演算結果を得ることができる。10演算式が切り替え可能項1乃至9のいずれかのアナログ/デジタル変換回路106において、前記演算部24は、前記所要の演算式として複数の演算式が切り替え可能に構成される。前述したように、逐次比較型のアナログ/デジタル変換器におけるデジタル/アナログ変換器のスタックアット故障が発生した場合であっても、入力されたアナログ信号の値によっては正しくアナログ/デジタル変換が行われる可能性がある。また、誤ったアナログ/デジタル変換が行われた場合であっても、アナログ/デジタル変換後において前記所要の演算式の関係を満足してしまう可能性がある。そこで、項10のアナログ/デジタル変換回路では、前記所要の演算式として複数の演算式を切り替え可能とすることで、診断用に演算した信号を複数生成可能とする。これによれば、前記スタックアット故障を検知する精度を上げることができる。11演算式が切り替え可能な演算部の具体的な回路構成:抵抗比切り替え項10アナログ/デジタル変換回路において、前記演算部24_1は、前記入力されたアナログ信号xが供給される第1ノードと基準となる電圧が供給される第2ノードとの間に設けられた複数の抵抗素子R1、R2、R3の抵抗比に応じて、前記入力されたアナログ信号を分圧して出力する分圧回路を有する。前記分圧回路の抵抗比は切り替え可能に構成される。これによれば、1次式における変化の割合が異なる複数の演算式の切り替えを容易に実現することができる。12演算式が切り替え可能な演算部の具体的な回路構成:基準電圧切り替え項10のアナログ/デジタル変換回路において、前記演算部24_2は、前記入力されたアナログ信号xが供給される第1ノードと基準となる電圧グラウンド電圧、基準電圧Vrefが供給される第2ノードとの間に設けられた複数の抵抗素子の抵抗比に応じて、前記入力されたアナログ信号を分圧して出力する分圧回路を有する。前記第2ノードに供給される前記基準となる電圧は切り替え可能に構成される。これによれば、1次式における切片成分が異なる複数の演算式の切り替えを容易に実現することができる。13残差監視部項1乃至9のいずれかのアナログ/デジタル変換回路107において、前記変換部22は、逐次比較レジスタ503と、前記逐次比較レジスタに設定されたデジタル値に基づいてアナログ信号を生成するデジタルアナログ変換回路504と、前記変換部に入力されたアナログ信号uと前記デジタル/アナログ変換回路によって生成されたアナログ信号auとを比較する比較回路502と、を有する逐次比較型のアナログ/デジタル変換を行う変換部である。また、前記アナログ/デジタル変換回路は、前記変換部に入力されたアナログ信号と前記デジタル/アナログ変換回路によって生成されるアナログ信号とを比較し、その比較結果Eを出力する監視部506を更に有する。前述したように、逐次比較型のアナログ/デジタル変換器におけるデジタル/アナログ変換器のスタックアット故障が発生した場合であっても、入力されたアナログ信号の値によっては正しくアナログ/デジタル変換が行われる可能性がある。また、誤ったアナログ/デジタル変換が行われた場合であっても、アナログ/デジタル変換後において前記所要の演算式の関係を満足してしまう可能性がある。そこで、項13のアナログ/デジタル変換回路によれば、例えば逐次比較レジスタの値が収束したときに前記監視部による比較を行うことで、アナログ/デジタル変換が正常に行われているか否かを判定することができる。これにより、スタックアット故障を検出することができる。14逐次比較レジスタに2値データの双方の値を設定して比較処理を行うアルゴリズム項1乃至9のいずれかのアナログ/デジタル変換回路108において、前記変換部23は、逐次比較レジスタ503と、前記逐次比較レジスタに設定されたデジタル値に基づいてアナログ信号を生成するデジタルアナログ変換回路504と、前記変換部に入力されたアナログ信号と前記デジタルアナログ変換回路によって生成されたアナログ信号とを比較する比較回路502と、を有する逐次比較型のアナログ/デジタル変換を行う変換部である。前記変換部は、前記逐次比較レジスタの目標とされる1つのビットの値を決める場合に、前記目標とされる1つのビットに2値データの一方の値を設定して前記比較回路による比較動作を行うとともに、前記目標とされるビットに前記2値データの他方の値を設定して前記比較回路による比較動作を行う第1動作モード図27を有する。前述したように、デジタル/アナログ変換器のスタックアット故障が発生している場合におけるアナログ/デジタル変換回路の変換結果は、逐次比較レジスタに2値データのうちいずれの値を設定して比較処理を行うかによって変わる可能性がある。そこで、項14のアナログ/デジタル変換回路では、前記逐次比較レジスタの目標とされる1つのビットの値を決めるとき、当該ビットに2値データの一方の値を設定して前記比較回路による比較動作を行うとともに、当該ビットに2値データの他方の値も設定して前記比較回路による比較動作を行う。これにより、例えば、当該ビットに前記一方の値を設定して比較した結果と他方の値を設定して比較した結果とが整合しない場合には、当該ビットに対応するデジタル/アナログ変換器のスイッチ素子のスタックアット故障が発生していると判断することができる。15アルゴリズムを切り替えるためのレジスタ項14のアナログ/デジタル変換回路において、前記変換部は、前記逐次比較レジスタの目標とされる1つのビットの値を決める場合に、前記目標とされる1つのビットに2値データのいずれか一方の値を設定して前記比較回路による比較動作を行う第2動作モード図26を更に有する。また、前記変換部は、前記変換部の動作モードを決定するためのレジスタ505を更に有する。項15のアナログ/デジタル変換回路によれば、前記逐次比較レジスタの目標とされる1つのビットの値を決めるとき、前記比較動作を1回行う前記第2動作モードと、前記比較動作を複数回行う前記第1動作モードとを前記レジスタによって切り替えることができる。これにより、例えば、テストモード等のテスト動作時には前記変換部を前記第1動作モードで動作させ、通常動作時には前記第2動作モードで動作させれば、テスト動作時にはデジタル/アナログ変換器のスイッチ素子のスタックアット故障を検出することができ、且つ通常動作時にはアナログ/デジタル変換に要する処理時間の増大を抑止することが可能となる。16半導体装置本発明の代表的な別の実施の形態に係る半導体装置200~203は、アナログ信号が入力される外部端子IN、IN_1~IN_15、INA_1~INA_n、INB_1~INB_nと、前記外部端子に入力されたアナログ信号15、15_1~15_nをデジタル信号に変換するためのアナログ/デジタル変換部100~108と、前記アナログ/デジタル変換部によって変換されたデジタル信号に基づいてデータ処理を行うデータ処理制御部16、25と、を有する。前記半導体装置において、前記アナログ/デジタル変換部は、前記外部端子に入力されたアナログ信号15、xを所要の演算式fxにしたがって診断用に演算する演算部12と、前記外部端子に入力されたアナログ信号又は前記演算部によって演算されたアナログ信号のいずれかを選択する第1選択部11と、前記第1選択部によって選択されたアナログ信号をデジタル信号に変換する変換回路10、21、22、23と、を有する。前記データ処理制御部は、前記入力されたアナログ信号から前記変換回路によって生成されるデジタル信号、すなわち、前記入力されたアナログ信号xの変換後のデジタル信号xに基づいてデータ処理を行うとともに、前記演算されたアナログ信号yの変換後のデジタル信号yと前記入力されたアナログ信号xの変換後のデジタル信号との間に前記所要の演算式の関係が成り立つか否かの判別を行う。これによれば、前記半導体装置内の前記アナログ/デジタル変換部の診断を行うことができ、且つ、項1と同様に、前記変換回路だけでなく、前記アナログ/デジタル変換部に入力されるアナログ信号の伝達経路の異常も検出することができる。また、項1と同様に、前述の特許文献4の技術のようにシステムに依存せず、検出したい故障モードに適した演算式を任意に設定し、診断用の信号を生成することができるから、前記アナログ/デジタル変換部のより詳細な故障診断の実現に資する。17診断方法項16の半導体装置において、前記データ処理制御部は、前記演算されたアナログ信号の変換後のデジタル信号yを前記所要の演算式の逆関数となる演算式便宜的に逆関数演算式と呼ぶによって演算し、前記逆関数演算式によって演算されて生成された信号f-1yと前記入力されたアナログ信号の変換後のデジタル信号xとを比較することにより、前記判別を行う。これによれば、前記第1信号のデジタル信号と前記第2信号のデジタル信号との間に前記所要の演算式の関係が成り立つか否かを容易に判別することができる。また、当該判別の方法によれば、前記第2信号のデジタル信号を前記逆関数となる演算式によって演算した信号f-1yの値が前記第1信号のデジタル信号xの値にスケーリングされるので、同一の有限語長で表される場合には、ダイナミックレンジを大きくとることが可能となる。18プログラム処理で診断処理を実現項16又は17の半導体装置200~202において、前記データ処理制御部は中央処理装置16を含み、前記判別に係る処理は前記中央処理装置のプログラム処理で構成される。これによれば、前記アナログ/デジタル変換部の診断のための回路モジュールを別途設ける必要がないから、コスト面で有利となる。19専用回路モジュールで診断処理を実現項16又は17の半導体装置203において、前記データ処理制御部は、前記入力されたアナログ信号の変換後のデジタル信号xに基づいてデータ処理を行う中央処理装置16と、前記判別を行うとともに、前記判別の結果を出力する診断部25と、を有する。これによれば、前記アナログ/デジタル変換部の診断を前記診断部が行うから、前記中央処理装置に前記判別に係る処理を実行させる場合に比べて、前記中央処理装置の処理負担を軽減させることができる。20診断用の外部入力端子項16乃至19のいずれかの半導体装置202は、前記外部端子として、第1外部端子INA_1~INA_nと第2外部端子INB_1~INB_nとを有する。前記半導体装置において、前記第1選択部は前記第1外部端子に供給されたアナログ信号を入力し、前記演算部は前記第2外部端子に供給されたアナログ信号を入力する。これによれば、例えば、前記半導体装置の外部で前記第1外部端子と前記第2外部端子とを電気的に接続すれば、前記第1外部端子を含むアナログ信号の入力機能の故障についても診断を行うことができる。2.実施の形態の詳細実施の形態について更に詳述する。≪実施の形態1≫図1は、本願発明の一実施の形態に係るアナログ/デジタル変換回路の一例を示すブロック図である。同図に示されるように、アナログ/デジタル変換回路100は、第1選択部MUX11、演算部f12、及び変換部A/D10を有する。入力されたアナログ信号以下、入力信号とも称する。15は、第1選択部11に入力されるとともに、演算部12に入力される。演算部12では、入力信号15をアナログ/デジタル変換回路100の故障診断のために所要の演算式によって演算し、演算後のアナログ信号以下、演算結果、とも称する。を第1選択部11に与える。以下、前記演算前のアナログ信号をxとし、演算後のアナログ信号演算結果をyとする。演算部12の詳細については後述する。第1選択部11は、前記入力されたアナログ信号x又は前記演算部12による演算結果yのいずれかを選択して変換部10に出力する。変換部10は、入力されたアナログ信号をデジタル信号に変換する。例えば、アナログ信号xが入力された場合には、その信号のアナログ/デジタル変換を実行し、変換結果xを出力する。また、アナログ信号yが入力された場合には、その信号のアナログ/デジタル変換を実行し、変換結果yを出力する。前記変換部10の構成は、例えば、逐次比較型、デルタシグマオーバーサンプリング型、フラッシュ型等のいずれかのアナログ/デジタル変換方式の回路構成とされる。前記演算部12による演算について詳述する。演算部12は、入力されたアナログ信号xを所要の演算式y=fxにしたがって演算し、演算結果yを第1選択部11に出力する。演算式y=fxは、アナログ/デジタル変換回路100を適用するシステムに依存せず、検出したい故障モードや変換部10の分解能に応じて、任意の関数が選択可能である。ここでは、演算部12の回路構成の簡素化のため、演算式を一次式とする場合を一例として説明する。一次式の演算式fxは、一般的には、fx=axbと表される。ここで、aは一次関数の変化の割合を示す定数であり、bは一次関数の切片成分を示す定数である。一次の演算式の一例を図2に示す。同図において、参照符号Iの関数は、a=1、b=0としたy=xとなる関数である。参照符号A及びBの関数は、aを任意の正の数とし、b=0としたy=axの関数である。参照符号Cの関数は、a=-1及びb=Vrefとしたy=-xVrefの関数である。参照符号Dの関数は、aが関数Bと等しくされ、b=b1>0としたy=axb1の関数である。図2の演算式を実現するための演算部12の具体的な回路構成を図3乃至図5に例示する。図3は、演算部12の回路構成の一例を示す回路図である。同図に示されるように、演算部12_1は、アナログ信号xが供給されるノードとグラウンド電圧が供給されるノードとの間に抵抗R1、及び抵抗R2を直列に接続し、抵抗R1と抵抗R2が接続されるノードから演算結果yを出力する。これによれば、a=R2/R1R2、b=0となり、図2に示される関数A及び関数Bの演算式を実現することができる。図4は、演算部12の回路構成の別の一例を示す回路図である。同図に示されるように、演算部12_2は、アナログ信号xが供給されるノードと基準電圧Vrefが供給されるノードとの間に抵抗R1、及び抵抗R2を直列に接続し、抵抗R1と抵抗R2が接続されるノードから演算結果yを出力する。これによれば、a=R2/R1R2、b=R1Vref/R1R2となり、図2に示される関数Dの演算式を実現することができる。以上のように図3及び図4に示される回路構成によれば、抵抗素子によって構成された分圧器により1次の演算式を容易に実現することができ、回路規模の増加を抑えることができる。また、例えば、アナログ/デジタル変換回路を1つの半導体基板に形成する場合には、演算部12_1及び演算部12_2の抵抗素子R1、R2を同一のプロセスで形成し、コモンセントロイド型のレイアウト配置とすることで、抵抗素子R1、R2の相対誤差を小さくすることができ、素子ばらつきによる特性のばらつきを抑えることができる。図5は、演算部12の回路構成の更に別の一例を示す回路図である。同図の演算部12_3は、抵抗Ri、抵抗Rf、及びOPアンプ1231によって反転増幅回路を構成している。OPアンプ1231の非反転入力端子には基準電圧Vaが入力され、OPアンプの反転入力端子には抵抗Riを介してアナログ信号xが入力され、OPアンプ1231の出力から演算結果yが出力される。これによれば、a=-Rf/Ri、b=Va1Rf/Riとなり、図2に示される関数Cの演算式を実現することができる。以上アナログ/デジタル変換回路100によれば、アナログ/デジタル変換回路100に入力されたアナログ信号15xのアナログ/デジタル変換結果xと、前記アナログ信号xを演算式fxで演算した演算結果yのアナログ/デジタル変換結果yを生成することができる。次に、変換結果xとyを用いたアナログ/デジタル変換回路100の故障診断について説明する。図6は、前記アナログ/デジタル変換回路100を内蔵したマイクロコントローラの一例を示すブロック図である。同図に示されるマイクロコントローラ200は、特に制限されないが、公知のCMOS集積回路の製造技術によって1個の単結晶シリコンのような半導体基板に形成されている。マイクロコントローラ200は、アナログ信号を入力するための入力端子INと、アナログ/デジタル変換回路100と、CPU16と、その他の図示されない周辺回路等から構成される。アナログ/デジタル変換回路100は、入力端子INを介して入力されたアナログ信号を、上記の方法によりデジタル信号に変換して出力する。CPU16は、図示されないROM等に格納されたプログラムにしたがって、アナログ/デジタル変換回路100から出力されたデジタル信号を用いて各種データ処理を実行する。例えば、CPU16は、入力端子INを介して入力されたアナログ信号の変換後のデジタル信号を用いて、目的とするアプリケーションのためにデータ処理を実行するとともに、アナログ/デジタル変換回路100の故障の有無を診断する診断処理を行う。前記診断処理は、前記データ処理のためのアナログ信号をデジタル信号に変換する毎又は所定の時間間隔で行ってもよいし、そのデジタル信号を利用するデータ処理のうち高い信頼性が要求される所定の処理を行う毎に行ってもよい。以下、前記診断処理について詳細に説明する。例えばアナログ/デジタル変換機能が正常であれば、入力信号xとyとの間の関係y=fxは、アナログ/デジタル変換の前後において保存され不変である。そこで、CPU16は、前記診断処理として、アナログ/デジタル変換回路100による変換後の値x、yに基づいて、変換前の関係y=fxが保存されているかを判別する。当該判別の方法として、例えば以下の2つの方法がある。第1の方法は、変換後の値xに基づいてfxを算出し、y=fxの関係が成り立つか否かを判別する方法である。この方法の場合、変換結果x及びyには量子化誤差が含まれるため、例えばCPU16は、|y-fx|<εの関係が成立するか否かを判別し、成立する場合には変換前の関係y=fxが保存されていると判断する。なお、εは許容誤差を表す。第2の方法は、変換後の値yに基づいてf-1yを算出し、x=f-1yの関係が成り立つか否かを判断する方法である。この方法の場合、例えばCPU16は、|x-f―1y|<εの関係が成立するか否かを判別し、成立する場合には変換前の関係y=fxが保存されていると判断する。前記第2の方法によれば、演算結果f-1yの値がxの値にスケーリングされるので、同一の有限語長で表される場合には、ダイナミックレンジ扱う値と量子化誤差の比を大きくとることが可能となり、第1の方法に比べて有利である。上記いずれの方法によっても、アナログ/デジタル変換の前後で入力信号xとyの間の関係が保存されているか否かを確認することができる。上記の判別の結果、入力されたアナログ信号15xの変換結果xと演算後のアナログ信号yの変換結果yとの間に所定の関係が成り立つ場合には、入力信号xのアナログ/デジタル変換部10への入力経路およびアナログ/デジタル変換部10が正常であることを保証することができる。一方、入力されたアナログ信号15xの変換結果xと演算後のアナログ信号yの変換結果yとの間に所定の関係が成り立たない場合には、アナログ/デジタル変換回路において以下のいずれかの異常があると判断することができる。例えば、アナログ/デジタル変換部10の異常、入力端子INの異常、入力端子INから第1選択部11までの信号線の異常、第1選択部11の異常、入力端子INから演算部12までの信号線の異常、演算部12の異常、及び演算部12から第1選択部11までの信号線の異常、である。以上実施の形態1によれば、アナログ/デジタル変換回路100に供給される変換対象のアナログ信号15xに基づいて故障診断を行うことができるから、前記アナログ/デジタル変換部10だけでなく、アナログ信号15x及び演算後のアナログ信号yのアナログ/デジタル変換部10への伝達経路の異常も検出することができる。また、前記演算部12の演算式は、前述の特許文献4のようにシステムに依存しないので、前述した図3~図5のように、検出したい故障モードに適した演算式を任意に設定することができるから、アナログ/デジタル変換回路100のより詳細な故障診断の実現に資する。また、マイクロコントローラ200において、CPU16も高信頼化のために2重化し、冗長符号で構成するなどして誤り検出機能を備えることで、マイクロコントローラ200の信頼性をより高めることができる。≪実施の形態2≫図7は、実施の形態2に係るアナログ/デジタル変換回路の一例を示すブロック図である。アナログ/デジタル変換回路100と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。同図に示されるアナログ/デジタル変換回路101は、実施の形態1に係るアナログ/デジタル変換回路100の機能に加え、複数のアナログ信号15_1~15_nnは2以上の整数の入力を可能とする。具体的には、アナログ/デジタル変換回路101は、入力されたアナログ信号15_1~15_nのうちいずれか1つの信号を選択して第1選択部11に出力する第2選択部MUX13と、前記アナログ信号15_1~15_nのうちいずれか1つの信号を選択して演算部12に出力する第3選択部MUX14とを更に有する。第2選択部13と第3選択部14は、選択信号SELによって選択する信号を決定する。前記選択信号SELは、例えば、外部例えばCPU16から供給されてもよいし、レジスタの値によって指示されてもよい。第2選択部13と第3選択部14は、前記選択信号SELにしたがって、例えばアナログ信号15_1~15_nのうち同一のアナログ信号を選択して出力する。これにより、アナログ信号15_1~15_nのうちいずれかのアナログ信号xと、その信号xに対応する演算結果yが第1選択部11に入力され、アナログ/デジタル変換部10によって夫々の信号の変換結果x、yが生成されて出力される。図8は、前記アナログ/デジタル変換回路101を内蔵したマイクロコントローラの一例を示すブロック図である。同図に示されるマイクロコントローラ201は、特に制限されないが、公知のCMOS集積回路の製造技術によって1個の単結晶シリコンのような半導体基板に形成されている。マイクロコントローラ201は、複数のアナログ信号15_1~15_nを入力するための入力端子IN_1~IN_nと、アナログ/デジタル変換回路101と、CPU16と、その他の図示されない周辺回路等から構成される。アナログ/デジタル変換回路102は、入力端子IN_1~IN_15を介して入力されたアナログ信号15_1~15_nのうち何れかの信号を上記の方法によりデジタル信号に変換して出力する。CPU16は、マイクロコントローラ200と同様に、入力端子IN_1~IN_15を介して入力されたアナログ信号15_1~15_nの変換後のデジタル信号を用いたデータ処理の他に、前記診断処理を行う。これによれば、複数のアナログ信号が入力可能なアナログ/デジタル変換回路101において、変換部10だけでなく、アナログ信号15_1~15_nのアナログ/デジタル変換部10への伝達経路第2選択部13、第1選択部11、及びアナログ信号15_1~15_n及び信号xを伝達するための信号線の異常、及び演算後のアナログ信号yのアナログ/デジタル変換部10への伝達経路第3選択部14、第1選択部11、及びアナログ信号15_1~15_n及び信号x、yを伝達するための信号線の異常も検出することができる。また、実施の形態1のアナログ/デジタル変換回路100と同様に、前記演算部12の演算式は、前述の特許文献4のようにシステムに依存しないので、検出したい故障モードに適した演算式を任意に設定することができるから、アナログ/デジタル変換回路101のより詳細な故障診断の実現に資する。図9は、前記アナログ/デジタル変換回路101を内蔵したマイクロコントローラの別の一例を示すブロック図である。マイクロコントローラ202は、マイクロコントローラ201と異なり、第2選択部13にアナログ信号15_1~15_nを入力するための入力端子INA_1~INA_nと、第3選択部14にアナログ信号15_1~15_nを入力するための入力端子INB_1~INB_nとを別個に備える。例えば、マイクロコントローラ202の外部において、入力端子INA_1と入力端子INB_1が電気的に接続されてアナログ信号15_1が入力され、入力端子INA_nと入力端子INB_nが電気的に接続されてアナログ信号15_nが入力される。これによれば、図8のマイクロコントローラ103による診断機能に加え、例えば、入力端子INA_nが故障して固定値の信号しかアナログ/デジタル変換回路102に入力されない場合であっても、その故障を検出することができ、より詳細な故障診断が可能となる。≪実施の形態3≫図10は、実施の形態3に係るアナログ/デジタル変換回路の一例を示すブロック図である。アナログ/デジタル変換回路100及び101と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。同図に示されるアナログ/デジタル変換回路102は、実施の形態2に係るアナログ/デジタル変換回路101と異なり、複数のアナログ信号15_1~15_nのうち一部のアナログ信号入力15_1~15_kkは1以上の整数の診断を可能とする。具体的には、アナログ/デジタル変換回路102は、アナログ信号15_1~15_nを入力し、いずれか1つの信号を選択して第1選択部11に出力する第2選択部MUX13と、前記アナログ信号15_1~15_nのうち一部のアナログ信号入力15_1~15_kを入力し、いずれか1つの信号を選択して演算部12に出力する第3選択部MUX17とを有する。第2選択部13及び第3選択部17は、例えば、前記選択信号SELにしたがって信号を選択し、選択したアナログ信号xを出力する。第3選択部17は、例えば、第2選択部13において前記一部のアナログ信号入力15_1~15_kのうちいずれかの信号が選択された場合には、当該選択された信号と同一の信号を選択して出力する。例えば、入力する信号のうち一部のアナログ信号のアナログ/デジタル変換機能の正常性を保証することが求められる場合には、全てのアナログ信号15_1~15_nを第3選択部17に入力するのではなく、アナログ/デジタル変換回路102のように、前記アナログ/デジタル変換機能の正常性が求められる一部のアナログ信号15_1~15_kだけを診断対象として第3選択部17に入力すればよい。したがって、実施の形態3に係るアナログ/デジタル変換回路102によれば、前記第3選択部17の回路規模を抑えつつ、実施の形態2のアナログ/デジタル変換回路101と同様に、より詳細な診断を行うことができる。≪実施の形態4≫図11は、実施の形態4に係るアナログ/デジタル変換回路の一例を示すブロック図である。アナログ/デジタル変換回路100乃至102と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。同図に示されるアナログ/デジタル変換回路103は、実施の形態2に係るアナログ/デジタル変換回路101の機能に加え、入力されたアナログ信号をサンプルホールドする機能を備える。具体的には、アナログ/デジタル変換回路103は、第2選択部13から出力されたアナログ信号をサンプルホールドする第1サンプルホールド回路18_xと、演算部12から出力された演算結果yをサンプルホールドする第2サンプルホールド回路18_yとを更に有する。図12は、アナログ/デジタル変換回路に入力される入力信号15が時間とともに変化する場合のアナログ信号xと演算結果yの特性の一例を示す説明図である。同図に示されるようにアナログ信号xが時間と共に変化する場合、演算結果yも時間とともに変化する。このような場合にアナログ/デジタル変換回路の故障診断を行うには、変換部10によってアナログ/デジタル変換されるアナログ信号xと演算結果yが、同一のタイミングで取得される必要がある。例えば、図12のタイミングt1において、第1サンプルホールド回路18_xがアナログ信号xをサンプルホールドし、同一のタイミングで第2サンプルホールド回路18_yが演算結果yをサンプルホールドする。そして、変換部10が、サンプルホールドされたアナログ信号x、yのアナログ/デジタル変換を行う。実施の形態1のように、例えばfxとyとの差分が許容誤差εより大きいか否かを判別することによってアナログ/デジタル変換回路の故障診断を行う場合、仮に第1サンプルホールド回路18_x及び第2サンプルホールド回路18_yがないとすると、アナログ信号xとそれに対応する演算結果yを取得するタイミングのずれを考慮して前記許容誤差εを決定する必要がある。アナログ/デジタル変換回路103によれば、第1サンプルホールド回路18_x及び第2サンプルホールド回路18_yによって、同一のタイミングにおけるアナログ信号xとそれに対応する演算結果yを得ることができるので、信号の時間変化に起因する誤差を小さくすることができる。これにより、前記許容誤差εを小さく設定することができ、且つ診断の精度を向上させることができる。また、アナログ/デジタル変換回路103の演算式として、前述の図2に示される関数Cの演算式を採用する場合、第2サンプルホールド回路18_yのOPアンプと、演算式Cを実現する演算部12のOPアンプを供用することが可能である。図13は、第2サンプルホールド回路18_yのOPアンプを供用した演算部12_4の回路構成の一例を示す回路図である。同図に示されるように、演算部12_4は、演算機能とサンプルホールド機能を備える。具体的には、演算部12_4は、サンプルホールド機能をOPアンプ1231、容量C、及びスイッチSW_SHによって実現し、演算機能を抵抗Ri、抵抗Rf、スイッチSW_SH、及びOPアンプ1231によって実現する。これによれば、第2サンプルホールド回路18_yと演算部12の夫々についてOPアンプを容易する必要がないので、サンプルホールド回路18_yの追加に伴う回路規模の増大を抑えることが可能となる。≪実施の形態5≫図14は、実施の形態5に係るアナログ/デジタル変換回路の一例を示すブロック図である。アナログ/デジタル変換回路100乃至103と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。同図に示されるアナログ/デジタル変換回路104は、実施の形態4において演算部12の後段に設けていた第2サンプルホールド回路18_yを演算部12の前段に設けた構成とされる。これによれば、実施の形態4に係るアナログ/デジタル変換回路103の機能に加え、演算部12における演算により遅延が発生する場合であっても、同一のタイミングにおけるアナログ信号xとそれに対応する演算結果yを得ることができるので、信号の時間変化に起因する誤差をより小さくすることができる。≪実施の形態6≫図15は、実施の形態6に係るアナログ/デジタル変換回路の一例を示すブロック図である。アナログ/デジタル変換回路100乃至104と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。同図に示されるアナログ/デジタル変換回路105は、実施の形態5のアナログ/デジタル変換回路104の機能に加え、アナログ/デジタル変換回路105に入力される複数のアナログ信号を同時にサンプリングする機能を備える。具体的には、入力されたアナログ信号15_1~15_nを選択するための複数の第2選択部13_1~13_mmは2以上の整数と、前記第2選択部13_1~13_mによって選択された夫々のアナログ信号をサンプルホールドするための複数のサンプルホールド回路18_1~18_mを更に備える。サンプルホールド回路18_1~18_mによってサンプリングされた複数のアナログ信号は第1選択部11に入力される。前記第3選択部14は、前記第2選択部13_1~13_mによって選択された信号のうち何れか1つの信号と同一の信号を選択して、サンプルホールド回路18_yに出力する。例えば、前記第3選択部14は、あるサンプリングのタイミングでは第2選択部13_1で選択された信号と同一の信号を選択して出力し、次のサンプリングのタイミングでは第2選択部13_2で選択された信号と同一の信号を選択して出力するというように、サンプリングのタイミング毎に選択する信号を順次変更して出力する。第3選択部14で選択された信号は第2サンプルホールド回路18_yに入力され、複数のサンプルホールド回路18_1~18_mと同一のタイミングでサンプルホールドされる。上記回路構成により、例えば、あるタイミングでは第2選択部13_1で選択されたアナログ信号の診断を行い、次のタイミングでは第2選択部13_2で選択されたアナログ信号の診断を行うというように、入力されるアナログ信号毎に順次診断を行うことができる。これにより、複数のアナログ信号を同時にサンプリングする機能を備えるアナログ/デジタル変換回路においても、同時にサンプリングする信号の数に応じて第2サンプルホールド回路18_yを増やす必要がないから、サンプルホールド機能の追加に伴う回路規模の増大を抑えることができる。≪実施の形態7≫図16は、実施の形態7に係るアナログ/デジタル変換回路の一例を示すブロック図である。アナログ/デジタル変換回路100乃至105と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。同図に示されるアナログ/デジタル変換回路106は、逐次比較型のアナログ/デジタル変換回路を構成する変換部21を備える。前記変換部21の回路構成は、例えば、前述した図30に示される逐次比較型のアナログ/デジタル変換回路50と同一とされる。アナログ/デジタル変換回路106は、実施の形態5に係るアナログ/デジタル変換回路104の機能に加え、診断のための演算式fxを切り替える機能を備える。これにより、逐次比較型のアナログ/デジタル変換回路の一部を構成するデジタル/アナログ変換器におけるスタックアット故障の検出精度を向上させる。以下、スタックアット故障の検出方法について説明する。先ず、逐次比較型のアナログ/デジタル変換回路がアナログ/デジタル変換前のxとyとの間の関係を満足する不正な変換結果x、yを出力する場合について、図17及び図18を用いて説明する。図17には、逐次比較レジスタ503のLSBからk=n-2ビット目に対応するデジタル/アナログ変換器504のスイッチSWkにおいてスタックアット0故障が発生した場合における、0<u<Vrefとなる入力範囲のアナログ/デジタル変換特性が例示される。同図に示されるように、0<u<Vrefとなる入力範囲では、前述の図32に示されるアナログ/デジタル変換結果に異常が発生する区間Dが、4回繰り返される。また、任意のkについて2n-k回繰り返される。アナログ/デジタル変換回路に入力された信号が、例えばxと2x/3の場合には、同図に示されるように、夫々のアナログ/デジタル変換結果が[...11...1]のように平坦となる領域に当たる場合がある。この場合に、仮に演算部24による演算式をy=fx=2x/3とすると、アナログ信号xの変換結果xと演算結果yの変換結果y=2x/3との間に前記演算式y=2x/3の関係が成立する可能性があり、スタックアット故障に起因するアナログ/デジタル変換回路の異常を検出できない虞がある。図18は、スタックアット0故障が発生した場合の逐次比較型アナログ/デジタル変換器の変換特性の別の一例を示す説明図である。同図には、図17と同様に、k=n-2とした場合のアナログ/デジタル変換特性に加え、演算部24による演算式をy=fx=Vref-xとした場合のアナログ/デジタル変換特性が示される。演算式をy=fx=Vref-xとした場合、x=Vref/2のときにy=xとなり、変換結果x、yの値が[...0...0]のように一致して不定となる領域があるため、スタックアット故障に起因するアナログ/デジタル変換回路の異常を検出できない虞がある。上記図17及び図18に示したように、逐次比較型アナログ/デジタル変換回路では、演算部24の演算式fxによっては、アナログ/デジタル変換前のxとyとの間の関係を満足する不正な変換結果x、yを出力する可能性があり、デジタル/アナログ変換器504のスタックアット故障を検出できない虞がある。このことについて更に詳述する。図17、図18、図32、及び図33おいて、逐次比較型のデジタル/アナログ変換器504におけるスタックアット故障によりアナログ/デジタル変換結果に異常が発生する入力信号uの周期をDとする。このとき、逐次比較レジスタ503のLSBからkビット目LSBを0ビット目とするに対応するスイッチSWkでスタックアット0故障が発生した場合には、図17、図18、及び図32に示されるように、jD-D/2<u<jDとなる入力信号uの範囲において、uの値によらずアナログ/デジタル変換結果uが一定値となる異常アナログ/デジタル変換特性が平坦となる領域が発生する。ただし、jは1以上の整数であり、DはVref×2-kである。一方、スタックアット1故障の発生時には、図33に示されるように、jD<u<jDD/2となる入力信号の範囲において、uの値によらずアナログ/デジタル変換結果uが一定値となる異常アナログ/デジタル変換特性が平坦となる領域が発生する。ここで、u=jDを代表点とすると、アナログ信号xがx=j1Dであり、演算部24による演算結果yがy=j2Dであるとき、変換結果が一定値となる異常が発生し、且つアナログ信号xの変換結果xと演算結果yの変換結果yとの間で前記演算式の関係を満足するため、アナログ/デジタル変換結果uの異常を検出することができない。なお、j1及びj2は1以上の整数である。以上のことから、x=j1D、及びy=j2Dの関係の関係を満たすj1とj2が存在しないように演算式fx=axbにおける定数a,bの値を定めれば、デジタル/アナログ変換器104のスタックアット故障を検出することができる。具体的には、x=j1D、及びy=j2Dを式fx=axbに代入してaについて解くと、a=j2-D/b/j1となり、この関係式を満たすj1及びj2が存在しないように、定数a,bの値を定めればよい。そこで、実施の形態7に係るアナログ/デジタル変換回路106では、図16に示すように演算部24の演算式fxを可変する。例えば、演算式として、第1の演算式y1=f1x=a1xb1と、第2の演算式y2=f2x=a2xb2の少なくとも2組の演算式を切り替え可能とする。これにより、アナログ信号xと、アナログ信号xの演算結果y1及びy2についてアナログ/デジタル変換を行うことができ、変換結果x、y1、及びy2を用いてアナログ/デジタル変換回路の故障診断を行うことができる。これによれば、a1=j2-D/b1/j1及び、a2=j2-D/b2/j1を同時に満足するj1及びj2が存在するときは、デジタル/アナログ変換器504のスタックアット故障を検出できないが、それ以外の場合には、スタックアット故障を検出することができる。すなわち、a1=j2-D/b1/j1及び、a2=j2-D/b2/j1が同値でなければ、同時に満足するj1及びj2は存在せず、デジタル/アナログ変換器504のスタックアット故障を検出できる。図19は、スタックアット0故障発生時において、演算式を切り替えた場合のアナログ/デジタル変換結果の一例を示す説明図である。同図には、逐次比較レジスタ103のLSBからk=n-2ビット目に対応するスイッチSWn-2でスタックアット0故障が発生した場合のアナログ/デジタル変換特性が示される。同図に示されるように、演算式をfx=x/2とした場合には、アナログ/デジタル変換xとアナログ/デジタル変換x/2との間に変換前のfx=x/2の関係が成り立つため、スタックアット故障を検出することができない。一方、演算式をfx=x/3とした場合には、x/3のアナログ/デジタル変換結果がyaであれば、アナログ/デジタル変換xとアナログ/デジタル変換yaとの間に変換前のfx=x/3の関係が成り立たないため、スタックアット故障を検出することができる。また、x/3のアナログ/デジタル変換結果がybであっても、アナログ/デジタル変換xとアナログ/デジタル変換ybとの間に変換前のfx=x/3の関係が成り立たないため、スタックアット故障を検出することができる。図20は、スタックアット1故障発生時において、演算式を切り替えた場合のアナログ/デジタル変換結果の一例を示す説明図である。同図には、逐次比較レジスタ103のLSBからk=n-2ビット目に対応するスイッチSWn-2でスタックアット1故障が発生した場合のアナログ/デジタル変換特性が示される。同図に示されるように、演算式をfx=x/2とした場合には、アナログ/デジタル変換xとアナログ/デジタル変換x/2との間に変換前のfx=x/2の関係が成り立つため、スタックアット故障を検出することができない。一方、演算式をfx=2x/3とした場合には、2x/3のアナログ/デジタル変換結果がycであれば、アナログ/デジタル変換xとアナログ/デジタル変換ycとの間に変換前のfx=2x/3の関係が成り立たないため、スタックアット故障を検出することができる。また、2x/3のアナログ/デジタル変換結果がydであっても、アナログ/デジタル変換xとアナログ/デジタル変換ydとの間に変換前のfx=2x/3の関係が成り立たないため、スタックアット故障を検出することができる。以上のように、演算部24の第1の演算式を例えばy1=x/2とし、第2の演算式を例えばy2=x/3又は2x/3として切り替えることで、スタックアット故障を検出する精度を上げることができる。演算部24における演算式の切り替えを実現するための回路構成例を図21及び図22に例示する。図21は、演算式fxの定数aを可変する回路構成の一例を示す回路図である。同図に示されるように、演算部24_1は、アナログ信号xが供給されるノードとグラウンドとの間に抵抗R1、抵抗R2、及び抵抗R3を直列に接続し、抵抗R1と抵抗R2が接続されるノードから演算結果yを出力する。また、抵抗R3と並列にスイッチSWを設け、スイッチを制御信号CTRLでオンオフすることで抵抗比を切り替える。前記制御信号CTRLは、例えば、外部例えばCPU16から供給されてもよいし、レジスタの値によって切り替えてもよい。これによれば、スイッチSWがオフ状態のときは、a=R2R3/R1R2R3となり、スイッチSWがオン状態のときは、a=R2/R1R2となる。図22は、演算式fxの定数bを可変する回路構成の一例を示す回路図である。同図に示されるように、演算部24_2は、アナログ信号xが供給されるノードとスイッチSW間に抵抗R1、及び抵抗R2を直列に接続し、抵抗R1と抵抗R2が接続されるノードから演算結果yを出力する。また、スイッチSWは前記抵抗R2の他のノードの接続先をグラウンド電圧側のノードと基準電圧Vref側のノードとの間で切り替える。これによれば、定数aをR2/R1R2と一定の値とし、スイッチSWをグラウンド電圧側に接続することでb=0とし、スイッチSWを基準電圧Vref側に接続することでb=R1/R1R2とする。以上のように演算部24を図21又は図22に示す回路構成によって実現することにより、演算部24の回路規模の増大を抑えつつ、演算式の切り替えを実現することができる。以上実施の形態7に係るアナログ/デジタル変換回路106によれば、実施の形態5に係るアナログ/デジタル変換回路104の機能に加え、逐次比較型のアナログ/デジタル変換回路におけるデジタル/アナログ変換器のスタックアット故障を検出する精度を向上させることができるから、アナログ/デジタル変換回路106の信頼性をより向上させることができる。≪実施の形態8≫図23は、実施の形態8に係るアナログ/デジタル変換回路の一例を示すブロック図である。アナログ/デジタル変換回路100乃至106と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。同図に示されるアナログ/デジタル変換回路107は、逐次比較型のアナログ/デジタル変換回路を構成する変換部22を備える。アナログ/デジタル変換回路107は、実施の形態5に係るアナログ/デジタル変換回路104の機能に加え、前記スタックアット故障を検出するための残差監視部506を備える。図24は、変換部22の回路構成の一例を示すブロック図である。同図に示されるように、変換部22は、サンプルホールド回路S/H501、比較回路CMP502、逐次比較レジスタSAR503、デジタル/アナログ変換器D/A504、及び残差監視部E_CHK506を有する。入力信号としてのアナログ信号uが変換部22に入力されると、サンプルホールド回路501がその信号をサンプルホールドする。サンプルホールドされた信号は比較回路502に入力される。比較回路502は、前記サンプルホールドされた信号と、デジタル/アナログ変換器504から出力されたアナログ信号とを比較し、比較結果を逐次比較レジスタ503に出力する。逐次比較型レジスタ503は、比較結果に基づいてレジスタの値をMSBから順次決定し、アナログ/デジタル変換結果uを生成する。デジタル/アナログ変換器504は、例えば前述した図31に示されるように、逐次比較レジスタ503の値uの各ビットに応じたスイッチSWn~SW0と、当該スイッチに接続される抵抗ラダー回路から構成され、逐次比較レジスタ503に設定された値に応じたアナログ信号を生成して比較回路502に出力する。逐次比較型レジスタ503の値がLSBまで決定されるとアナログ/デジタル変換が終了し、そのときの逐次比較レジスタ503の値が変換結果uとして出力される。残差監視部506は、サンプルホールド回路501でサンプルホールドされた信号と、デジタル/アナログ変換器504で生成されたアナログ信号とを入力し、それらの信号の差分が所定の許容値より小さいか否かを判定し、判定結果Eを出力する。前記判定は、例えば、逐次比較レジスタ503の値がLSBまで決定し、変換結果uが収束した後に行われる。前記所定の許容値は、1LSBに相当するアナログ信号の値とするのが理想だが、各回路の誤差及び偏差などを考慮して、数LSBに相当するアナログ信号の値とすることを推奨する。判定の結果、前記差分が所定の許容値より小さい場合には、例えば、アナログ/デジタル変換が正常に実行されていることを示す判定結果Eを出力し、前記差分が所定の許容値より大きい場合には、アナログ/デジタル変換が異常であることを示す判定結果Eを出力する。判定結果Eは、例えばアナログ/デジタル変換回路107が前述したマイクロコントローラ200~202に適用される場合には、アナログ/デジタル変換回路107の診断処理を実行する処理部例えば、CPU16に与えられる。デジタル/アナログ変換器504においてスタックアット故障が発生した場合には、逐次比較レジスタ503の値uの収束後に、デジタル/アナログ変換器504によって生成されたアナログ信号と入力されたアナログ信号uの値との間にずれが生ずるので、そのずれを残差監視部506によって検出することで、前記スタックアット故障を検出することができる。以上実施の形態8に係るアナログ/デジタル変換回路107によれば、実施の形態5に係るアナログ/デジタル変換回路104の機能に加え、残差監視部506によって逐次比較型のアナログ/デジタル変換回路におけるデジタル/アナログ変換器のスタックアット故障を検出することができるから、アナログ/デジタル変換回路106の信頼性をより向上させることができる。≪実施の形態9≫図25は、実施の形態9に係るアナログ/デジタル変換回路の一例を示すブロック図である。同図に示されるアナログ/デジタル変換回路108において、アナログ/デジタル変換回路100乃至107と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。同図に示されるアナログ/デジタル変換回路108は、逐次比較型のアナログ/デジタル変換回路を構成する変換部23を有する。アナログ/デジタル変換回路108は、実施の形態5に係るアナログ/デジタル変換回路104の機能に加え、前記スタックアット故障が検出可能なアルゴリズムでアナログ/デジタル変換を行う機能を備える。前述したように、デジタル/アナログ変換器504における逐次比較レジスタ503のLSBからkビット目に対応するスイッチSWkにスタックアット0故障が発生した場合、前記式1の範囲のアナログ信号uでは、逐次比較レジスタ503の値を更新するアルゴリズムによって、正しい変換結果uが出力される場合とされない場合がある。このことについて、図26を用いて更に説明する。図26は、逐次比較型アナログ/デジタル変換回路によるアナログ/デジタル変換処理の一例を示すフロー図である。先ず、アナログ信号uが変換部23に入力されてアナログ/デジタル変換が開始されると、逐次比較レジスタ505の初期化処理が実行されるS1。当該初期化処理により、例えば、逐次比較レジスタ503の全てのビットが0に設定され、デジタル/アナログ変換器504の全てスイッチSW0~SWnがグラウンド側に接続される。その後、逐次比較レジスタ503の値がMSBから順次決定されるアナログ/デジタル変換処理が開始される。当該アナログ/デジタル変換処理は、例えば次の手順で実行される。先ず、逐次比較レジスタ503の目標とする1つのビットkに0又は1のいずれか一方が設定され、当該ビットに対応するデジタル/アナログ変換器504のスイッチSWがグランウンド側又は基準電圧Vref側に接続されるS2。図26では、一例として、逐次比較レジスタ503の目標とする1つのビットkに1が設定され、当該ビットに対応するデジタル/アナログ変換器504のスイッチSWが基準電圧Vref側に接続される場合を示している。このときのデジタル/アナログ変換器504の出力値auが比較回路502に与えられ、比較回路502は、サンプルホールド回路501によってサンプルホールドされたアナログ信号uと、前記与えられた出力値auとの大きさを比較する比較処理を行うS3。当該比較処理の結果、アナログ信号uがデジタル/アナログ変換器504の出力値auよりも大きい場合には、逐次比較型レジスタ503の前記目標とする1つのビットには1が保持されるS4。その後、前記目標とするビットをkビットからk-1ビットに変更するS6。一方、ステップS3の比較処理の結果、アナログ信号uがデジタル/アナログ変換器504の出力値auよりも大きくない場合には、逐次比較型レジスタ503の前記目標とする1つのビットの値が1から0に変更されるS5。その後、前記目標とするビットをkビットからk-1ビットに変更するS6。ステップS6の後、逐次比較レジスタ503の全てのビットの値が決定されたか否かが判断されるS7。全てのビットの値が決定された場合には、アナログ信号uのアナログ/デジタル変換処理が終了し、そうでない場合には、次のビットk-1の値を決定する処理が、上記と同様の方法で実行されるS2~S6。以上のように、図26の処理フローに係るアルゴリズムでは、目標とするビットkの値を決定する際に、当該ビットkに対応するスイッチSwkをVref側又はグラウンド側のいずれか一方に接続し、比較回路503による比較処理を1度だけ行う。当該アルゴリズムでは、逐次比較レジスタ503の1つのビットの値を決定する際に、当該ビットに設定した値に応じたデジタル/アナログ変換結果auが出力されているか否かを判別しないため、誤ったデジタル/アナログ変換結果auが出力された場合でも、その値を利用して逐次比較動作が行われる。そのため、仮に、前記目標とするビットkに対応するスイッチSWkにVref側に固着するスタックアット1故障が発生している場合、ステップS2において前記目標とするビットkに設定する値が1であれば、変換結果uのkビット目の値は正しい値となり、正しい変換結果uが出力される。一方、ステップS2において前記目標とするビットkに設定する値が0であれば、変換結果uのkビット目の値は誤った値となり、誤った変換結果uが出力される。そこで、実施の形態6に係る変換部23は、逐次比較レジスタ503の1つのビットの値を決定する際に、当該ビットに0と1の双方を設定して比較回路502による比較動作を行い、その時の入力アナログ信号uとデジタル/アナログ変換器の出力auとの大小関係に不合理がないことを確認することで、デジタル/アナログ変換器のスタックアット故障を検出する。図27は、変換部23によるアナログ/デジタル変換処理の一例を示すフロー図である。ステップS2までは前述の図26と同様である。ステップS2において、デジタル/アナログ変換器504のスイッチSWが基準電圧Vref側に接続されると、比較回路502は、サンプルホールド回路501によってサンプルホールドされたアナログ信号uと、前記デジタル/アナログ変換器504の出力値auとの大きさを比較する第1の比較処理を行うS3。当該比較処理の結果、アナログ信号uがデジタル/アナログ変換器504の出力値auよりも大きい場合には、逐次比較型レジスタ503の前記目標とする1つのビットには1が保持されるS4。次に、第2の比較処理を実行するため、前記目標とする1つのビットに0が設定され、当該ビットに対応するデジタル/アナログ変換器504のスイッチSWがグラウンド側に接続されるS14。このときのデジタル/アナログ変換器504の出力値auが比較回路502に与えられ、比較回路502は、サンプルホールド回路501によってサンプルホールドされたアナログ信号uと、前記与えられた出力値auとの大きさを比較する第2の比較処理を行うS15。当該比較処理において、アナログ信号uがデジタル/アナログ変換器504の出力値auよりも大きい場合には、ステップS3で行った前記第1の比較処理の結果と整合しないため、デジタル/アナログ変換器504の前記目標とする1つのビットに対応するスイッチのスタックアット故障が発生していると判断されるS16。一方、ステップS15の比較処理において、アナログ信号uがデジタル/アナログ変換器504の出力値auよりも大きくない場合には、ステップS3で行った前記第1の比較処理の結果と整合するため、前記目標とする1つのビットに対応するスイッチは正常と判断し、ビットkの値を1に設定して、前記目標とするビットをkビットからk-1ビットに変更するS6。また、ステップS3の第1の比較処理において、アナログ信号uがデジタル/アナログ変換器504の出力値auよりも大きくない場合には、逐次比較型レジスタ503の前記目標とする1つのビットkに0が設定されるS5。これに応じて、当該ビットkに対応するデジタル/アナログ変換器504のスイッチSWがグラウンド側に接続されるS11。このときのデジタル/アナログ変換器504の出力値auが比較回路502に与えられ、比較回路502は、サンプルホールド回路501によってサンプルホールドされたアナログ信号uと、前記与えられた出力値auとの大きさを比較する第2の比較処理を行うS12。当該比較処理において、アナログ信号uがデジタル/アナログ変換器504の出力値auよりも大きくない場合には、ステップS3で行った前記第1の比較処理の結果と整合しないため、デジタル/アナログ変換器504の前記目標とするビットkに対応するスイッチのスタックアット故障が発生していると判断されるS13。一方、ステップS12の比較処理において、アナログ信号uがデジタル/アナログ変換器504の出力値auよりも大きい場合には、ステップS3で行った前記第1の比較処理の結果と整合するため、前記目標とする1つのビットに対応するスイッチは正常と判断し、ビットkの値を0に設定して、前記目標とするビットをkビットからk-1ビットに変更するS6。ステップS6の後、逐次比較レジスタの全てのビットの値が決定されたか否かが判断されるS7。全てのビットの値が決定された場合には、アナログ信号uのアナログ/デジタル変換処理が終了し、そうでない場合には、次のビットk-1の値を決定する処理が上記と同様の方法で実行されるS2~S12。以上図27の処理フローに係るアルゴリズムによれば、デジタル/アナログ変換器504におけるスタックアット故障を検出することができる。図28は、変換部23の回路構成の一例を示すブロック図である。同図に示されるように、変換部23は、サンプルホールド回路S/H501、比較回路CMP502、逐次比較レジスタSAR503、及びデジタル/アナログ変換器D/A504に加え、レジスタ505を備える。前記レジスタ505には、逐次比較レジスタの値を更新するためのアルゴリズムを指定する値が設定される。例えば、前述の図26に示したアルゴリズムを指定する値や図27に示したアルゴリズムを指定する値が設定される。逐次比較レジスタ503は、前記レジスタ505に設定された値に応じたアルゴリズムで値を更新する。これによれば、例えば以下のような動作モードの切り替えが可能となる。例えば、アナログ/デジタル変換回路108の起動時等にアナログ/デジタル変換回路の故障診断を行うためのテストモードで動作させる場合には、前記レジスタ505に図27の処理フローに係るアルゴリズムを指示する値を設定し、アナログ/デジタル変換を実行させる。その後、通常の動作モードに移行する場合には、前記レジスタ505の値を変更し、図26の処理フローに係るアルゴリズムでアナログ/デジタル変換を実行させる。このように前記レジスタ505によってアルゴリズムの切り替えを可能とすることで、テストモード時にはスタックアット故障の検出が可能な故障診断を行うことができ、通常の動作モードでは、アナログ/デジタル変換処理に要する時間の増大を抑えることが可能性となる。以上実施の形態9に係るアナログ/デジタル変換回路108によれば、実施の形態5に係るアナログ/デジタル変換回路104の機能に加え、逐次比較型のアナログ/デジタル変換回路におけるデジタル/アナログ変換器のスタックアット故障を検出することができるから、アナログ/デジタル変換回路106の信頼性をより向上させることができる。また、レジスタ505によって、アナログ/デジタル変換処理のアルゴリズムを切り替え可能とすることで、前述のように要求される信頼性に応じてアナログ/デジタル変換回路106の動作モードを切り替えることが可能となる。≪実施の形態10≫図29は、実施の形態10に係る、アナログ/デジタル変換回路の診断機能を内蔵したマイクロコントローラの一例を示すブロック図である。同図において、アナログ/デジタル変換回路100乃至108及びマイクロコントローラ200乃至202と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。同図に示されるマイクロコントローラ203は、特に制限されないが、公知のCMOS集積回路の製造技術によって1個の単結晶シリコンのような半導体基板に形成されている。前記マイクロコントローラ203は、アナログ/デジタル変換回路の故障診断を行う専用のハードウェアロジックを備える。具体的には、前記マイクロコントローラ203は、入力端子IN_1~IN_n、アナログ/デジタル変換回路101、診断部25、CPU16、及びその他の図示されない周辺回路等から構成される。同図では、マイクロコントローラ203が内蔵するアナログ/デジタル変換回路として実施の形態2に係るアナログ/デジタル変換回路101を代表的に例示しているが、これに限られず、前記アナログ/デジタル変換回路100乃至108のいずれも適用可能である。診断部25は、アナログ/デジタル変換回路101から出力された変換結果x及びyに基づいて、アナログ/デジタル変換機能の故障の有無を診断する診断処理を行い、診断結果を出力する。前記診断処理は、実施の形態1で示した方法と同様の方法により実現され、診断結果は例えばCPU16に通知される。前記診断処理は、前記データ処理のためのアナログ信号をデジタル信号に変換する毎又は所定の時間間隔で行ってもよいし、そのデジタル信号を利用するデータ処理のうち高い信頼性が要求される所定の処理を行う毎に行ってもよい。マイクロコントローラ203によれば、アナログ/デジタル変換機能の診断処理をCPU16ではなく診断部25が行うから、CPU16の処理負担を増加させることなく、アナログ/デジタル変換機能のより詳細な故障診断が可能となる。なお、前記診断部25をマイクロコントローラ203とは別の回路モジュールに構成することも可能である。これによれば、故障の診断対象と診断主体の独立性が担保されるため、より高い信頼性を要求する安全規格に適合させることも可能となる。以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、実施の形態7において、x=j1D、及びy=j2Dの関係の関係を満たす整数j1、j2が存在しないように定数a、bをの値を定める方法として、2つの演算式fxを切り替える方法を例示したが、これに限られず、演算式fxの定数aを整数比で表せない無理数とすることによっても、デジタル/アナログ変換器のスタックアット故障を検出することができる。また、実施の形態2において、マイクロコントローラ201、202に内蔵されるアナログ/デジタル変換回路としてアナログ/デジタル変換回路101を代表的に例示しているが、これに限られず、前記アナログ/デジタル変換回路102乃至108のいずれも適用可能である。"