基板上にトンネル誘電体領域を形成することと、前記トンネル誘電体領域上に電荷トラップ領域を形成することと、前記電荷トラップ領域上にブロッキング誘電体領域を形成することと、前記ブロッキング誘電体領域の表面を窒化処理することと、前記窒化処理されたブロッキング誘電体領域上にゲート領域を形成することと、前記ゲート領域を酸化することと、を含み、前記ゲート領域のエッジ侵食は、前記窒化処理されたブロッキング誘電体領域によって抑制される、方法。前記電荷トラップ領域を前記ゲート領域と共に酸化することをさらに含む、請求項1に記載の方法。前記電荷トラップ領域を形成することは、シリコンリッチ窒化物層を堆積することを含む、請求項1に記載の方法。前記電荷トラップ領域を形成することは、前記シリコンリッチ窒化物層の一部分から酸窒化シリコン層を形成することを含む、請求項3に記載の方法。電荷トラップ領域上にブロッキング誘電体領域を形成することと、前記ブロッキング誘電体領域の表面を窒化処理することと、前記窒化処理されたブロッキング誘電体領域上にゲート領域を形成することと、前記ゲート領域と前記電荷トラップ領域との側壁を酸化することと、を含む、方法。前記電荷トラップ領域を形成することは、シリコンリッチ窒化物層を堆積することを含む、請求項5に記載の方法。前記ブロッキング誘電体領域を形成することは、前記シリコンリッチ窒化物層の一部分から酸窒化シリコン層を形成することを含む、請求項6に記載の方法。前記ブロッキング誘電体領域の前記表面を窒化処理することは、アニール炉において、前記ブロッキング誘電体領域の前記表面を窒素に曝すことを含む、請求項7に記載の方法。前記ゲート領域のエッジ侵食は、前記ブロッキング誘電体領域の窒化処理によって抑制される、請求項5に記載の方法。前記ゲート領域のエッジ侵食は、前記ゲート領域の前記側壁への酸化物注入によって抑制される、請求項5に記載の方法。ドレイン領域と、ソース領域と、前記ソース領域と前記ドレイン領域との間に配置されたチャネル領域と、前記チャネル領域と電荷トラップ領域との間に配置されたトンネル誘電体領域と、前記電荷トラップ領域とゲート領域との間に配置されたブロッキング誘電体領域であって、前記ゲート領域に隣接する表面が窒化処理されている、ブロッキング誘電体領域と、前記電荷トラップ領域と前記ゲート領域との側壁上に配置された酸化物と、を備え、前記酸化物から前記ゲート領域内へのエッジ侵食は、前記ブロッキング誘電体領域の前記窒化処理された表面によって抑制される、集積回路メモリセル。前記ドレイン領域は、第1タイプのドーパントが高濃度にドープされたシリコンを含み、前記ソース領域は、前記第1タイプのドーパントが高濃度にドープされたシリコンを含み、前記チャネル領域は、第2タイプのドーパントが中濃度にドープされたシリコンを含む、請求項11に記載の集積回路メモリセル。前記第1タイプのドーパントは、リン又はヒ素含み、前記第2タイプのドーパントは、ホウ素を含む、請求項12に記載の集積回路メモリセル。前記トンネル誘電体領域は、酸化シリコンを含む、請求項11に記載の集積回路メモリセル。前記電荷トラップ領域は、シリコンリッチ窒化物を含む、請求項14に記載の集積回路メモリセル。前記ブロッキング誘電体領域は、酸窒化シリコンを含む、請求項15に記載の集積回路メモリセル。前記ゲート領域は、ポリシリコンを含む、請求項16に記載の集積回路メモリセル。前記ゲート領域と前記チャネル領域との間の等価誘電体厚は、前記ゲート領域の中央とエッジとで実質的に同一である、請求項11に記載の集積回路メモリセル。前記ゲート領域の前記抑制されたエッジ侵食と、前記ゲート領域と前記チャネル領域との間の前記等価誘電体厚が前記ゲート領域の前記中央と前記エッジとで実質的に同一であることと、によって、前記集積回路メモリセルの書込み-消去速度は増加される、請求項18に記載の集積回路メモリセル。前記ゲート領域の前記抑制されたエッジ侵食と、前記ゲート領域と前記チャネル領域との間の前記等価誘電体厚が前記ゲート領域の前記中央と前記エッジとで実質的に同一であることと、によって、前記集積回路メモリセルの耐久性は増加される、請求項18に記載の集積回路メモリセル。添付の図面に例示されている本技術の実施形態について、以下、詳細に説明する。以下、本技術をこれらの実施形態に関連して説明するが、これらの実施形態は、本発明を限定することを意図したものではないことを理解されたい。逆に、本発明は、添付の請求の範囲によって定義される本発明の範囲に含まれ得る変更、改良および同等物を包含することを意図している。さらに、以下の本技術の詳細な説明では、本技術の完全な理解を提供するために、具体的な詳細を数多く記載する。しかし、本技術は、それらの具体的な詳細がなくとも実現できることを理解されたい。その他の場合、公知の方法、手順、構成部品および回路については、本技術の態様を不必要に不明瞭にしないように、詳細な説明を省略した。本願において、選言的な表現を使用する場合、連言的な表現も含まれることが意図される。定冠詞または不定冠詞の使用は、基数を示すことを意図するものではない。特に、そのthe物またはあるan物と言及した場合には、考えられる複数の該物のうちの1つも表すことが意図される。図3を参すると、本技術の一実施形態に係るメモリセルアレイ構造が示されている。一例の実施において、このメモリセルアレイは、CT-NANDメモリセルアレイ110であり得る。しかし、当然のことながら、本技術の実施形態は、あらゆる電界効果トランジスタデバイスに適用することができる。一例の実施において、CT-FETの各カラムは、シャロートレンチアイソレーションSTI領域305により分離されている。各CT-FETは、ドレイン領域310と、ソース領域315と、チャネル領域320と、トンネル誘電体領域通常、下部誘電体領域とも呼ばれる325と、電荷トラップ領域330と、ブロッキング誘電体領域通常、上部誘電体領域とも呼ばれる335と、ゲート領域340と、を含み得る。ソース領域およびドレイン領域310、315は、第1タイプの不純物の高ドーピング濃度を有する基板345の半導体領域であり得る。一例の実施において、ソース領域およびドレイン領域310、315は、リンまたはヒ素が高濃度にドープされたシリコンであり得る。チャネル領域320は、第2タイプの不純物の中ドーピング濃度を有する基板345の半導体領域であり、ソース領域315とドレイン領域310との間に横方向に配置される。一例の実施では、チャネル領域320は、ホウ素が中濃度にドープされたシリコンであり得る。トンネル誘電体領域325は、チャネル領域320上と、ソース領域およびドレイン領域310、315のチャネル領域320との隣接部分上とにわたって配置された誘電体層であり得る。一例の実施において、トンネル誘電体領域325は、酸化シリコン、酸窒化物、酸窒化シリコンなどの層であってよい。電荷トラップ領域330は、トンネル誘電体領域325とブロッキング誘電体領域335との間に配置される誘電体、半導体などの層であり得る。一例の実施において、電荷トラップ領域330は、窒化物、シリコンリッチ窒化物などの層であってよい。ブロッキング誘電体領域335は、電荷トラップ領域330とゲート領域340との間に配置された誘電体層であり得る。一例の実施において、ブロッキング誘電体領域335は、酸化シリコン、酸窒化物、酸窒化シリコンなどの層であってよい。ゲート領域340は、電荷トラップ領域330とは反対側のブロッキング誘電体領域335上に配置された半導体層または導体層であり得る。一例の実施において、ゲート領域340は、第1タイプの不純物の高ドーピング濃度を有するポリシリコン層であり得る。ブロッキング誘電体領域335の表面は、ゲート領域340が形成される前に窒化処理される。ブロッキング誘電体領域335の表面の窒化処理は、ブロッキング誘電体領域335の界面において、ゲート領域340内への酸化侵食を抑制する。従って、ブロッキング誘電体335の厚さは、ゲートのエッジが後続の酸化工程において丸みをつけられるため、ゲート領域340の中央およびエッジにおいて実質的に同一である。図4を参照すると、本技術の実施形態に係るCT-FETの拡大断面図が示されている。ブロッキング誘電体領域335の窒化処理410は、ゲート領域340内への酸化侵食を低減させる。侵食が小さくなることにより、ブロッキング誘電体のエッジにおける厚さ420が、ゲート領域340の中央の実効誘電体厚effectivedielectricthickness425と実質的に同一になり、これにより書込み-消去耐久性が増す。これに比べて、ゲート領域340のエッジ510に相当程度の丸み付けがなされていない、従来技術に係るCT-FETを図5Aに示す。CT-FETのゲート領域340のエッジ510が相当程度の丸み付けを有さない場合、データ消去中の電界は、ゲート領域340のエッジにおいて実質的により高くなる。エッジにおいて電界が実質的により高いと、ゲートエッジからの電子注入により、CT-FETの書込み‐消去耐久性が低下する。図5Bにおいて、従来技術に係る、酸化によるゲート領域のエッジの丸み付け520を有するCT-FETが示されている。ゲートのコーナーの丸み付け520のためのゲート側壁の酸化が、侵食を発生させ、ブロッキング誘電体が、ゲートのエッジにおける厚さ530がゲートの中央における厚さ540よりも厚くなっている。酸化の結果、ブロッキング誘電体領域335がゲート領域340内へ侵食することにより、ブロッキング誘電体領域335全体にわたって有効電場が小さくなる。ブロッキング誘電体領域335のゲート領域340内への侵食によりブロッキング誘電体335の実効厚が大きくなると、フラッシュメモリICの書込み‐消去速度が遅くなる。従って、ゲート領域のエッジにおいて酸化侵食を抑制するためのブロッキング誘電体の窒化処理を利用したゲート側壁のエンジニアリングは、従来技術と比較して、フラッシュメモリICにおけるCT-FETの性能を改善する。また、ゲート領域のエッジにおいて酸化侵食を抑制するためのブロッキング誘電体の窒化処理を利用したゲート側壁のエンジニアリングは、FETを含む他の集積回路の性能を改善させるためにも適用できることを理解されたい。次に、図6Aおよび6Bを参照すると、本技術の一実施形態に係るメモリセルアレイの製造方法が示されている。このメモリセルアレイの製造方法について、本技術の一実施形態に係るメモリセルアレイの製造を図示する図7A~7Eを参照して詳細に説明する。図6Aおよび7Aに示すように、プロセスは、クリーニング、堆積、ドーピング、エッチングなどといった半導体ウェーハ基板702に対する各種初期プロセスを有する工程605から始まる。基板702は、第1タイプのドーパントが第1濃度にドープされた半導体であってよい。一例の実施において、基板702は、ホウ素が中濃度にドープされたシリコンであり得るP型。工程610において、トンネル誘電体領域706が基板702上に形成される。一例の実施において、トンネル誘電体領域706は、メモリセルアレイ領域において、基板702の露出した表面を任意の公知の熱乾燥酸化プロセスにより酸化することにより形成され得る。別の実施では、トンネル誘電体領域706は、任意の公知の化学気相蒸着プロセスにより酸窒化シリコン膜を堆積することによって形成されてもよい。一例の実施では、トンネル誘電体領域706は、約3~8ナノメートルの厚さに形成され得る。次に、図7Bを参照すると、工程615において、電荷トラップ領域708がトンネル誘電体領域706上に形成される。工程620において、ブロッキング誘電体領域710が電荷トラップ領域708上に形成される。一例の実施において、電荷トラップ領域およびブロッキング誘電体領域は、まず、化学気相蒸着CVDまたは原子層堆積ALDなど任意の公知のプロセスによって、窒化物層708をトンネル誘電体領域706上に堆積することにより形成することができる。窒化物層は、シリコン:窒素の原子比率が約3:4以上のシリコンリッチ窒化物を含み得る。電荷トラップ領域は、シリコンリッチ窒化物層上に窒化物層などの多層膜を堆積することにより形成することができる。さらに、これらの層のうちの1つ以上が、実質的に一定の濃度および/または段階的な濃度プロファイルを有し得る。その後、任意の公知のプロセスにより、窒化シリコン層上に犠牲酸化物を形成しても良い。犠牲酸化物および窒化物層の一部分は、その後、窒化物層の残りの部分が酸化されて酸窒化物層または酸窒化シリコン層710が形成される前に、エッチバックされてもよい。一例の実施では、結果的に得られた電荷トラップ領域708は、約4~15ナノメートルの厚さ、結果的に得られたブロッキング誘電体領域710は、約3~8ナノメートルの厚さに形成され得る。工程625において、ブロッキング誘電体領域710の露出した表面が窒化処理712される。一例の実施において、酸窒化物層または酸窒化シリコン層710の露出した表面は、炉アニールなどのプロセスにおいて、窒素に曝される。次に、図7Cを参照すると、工程630において、ゲート領域714がブロッキング誘電体領域710上に形成される。一例の実施において、化学気相蒸着などの任意の公知のプロセスによって、窒化処理された酸窒化物層712、710上にポリシリコン層714が堆積される。ポリシリコン層714上には、フォトレジストが堆積され、任意の公知のフォトリソグラフィプロセスによってパターン形成されて、ゲート/電荷トラップマスク716を形成する。図7Dを参照すると、その後、ゲート/電荷トラップマスク716によって露出したポリシリコン層714と、窒化処理された酸窒化物層712、710と、窒化物層708とは、任意の公知の異方性エッチングプロセスによって選択的にエッチングされる。ゲート/電荷トラップマスク716は、その後、レジスト剥離またはレジストアッシングといった任意の公知のプロセスにより除去することができる。次に、図6Bおよび7Eを参照すると、工程635において、ゲート領域714および、任意の電荷トラップ領域708が酸化されてゲート領域のゲートコーナーエッジの丸み付け718が行われる一方、窒化処理されたブロッキング誘電体領域712、710によって侵食が抑制される。一例の実施において、ゲート領域714および、任意の電荷トラップ領域708の側壁が酸化されて、侵食が抑制された状態で、抑制されたエッジの丸み付け718がなされたゲート領域712および任意で電荷トラップ領域708と、側壁の誘電体層720とが形成される。工程640において、注入、ドーピング、エッチング、クリーニングなどといった各種後続のプロセスに進み、ソース、ドレイン、およびチャネル領域、ゲート、ソース、およびドレイン端子、周辺回路、相互接続、ビアホール、不活性化層などといった1つ以上の追加領域が形成される。ソース/ドレイン領域704は、第2タイプのドーパントが第2濃度にドープされた基板702の一部分であってもよい。一例の実施において、ソース/ドレイン領域704は、リンまたはヒ素が高濃度にドープされたシリコンであり得るN型。なお、上述したメモリセルアレイの製造方法は、他の追加的なプロセスを含んでもよく、プロセスの順序は、上述した順序とは異なってもよい。本技術の実施形態は、有利なことに、ブロッキング誘電体領域によるゲート領域内への侵食を抑制しつつ、ゲート領域のシャープなエッジおよびコーナーに丸み付けをする。侵食は、ブロッキング誘電体領域の窒化処理によって有利に抑制される。ゲート領域とチャネル領域との間の電気酸化膜圧EOTは、ゲートのエッジおよびコーナーを丸み付けする酸化中のエッジ侵食を抑制した結果、ゲート領域の中央とエッジとで実質的に同一になっている。さらに、ゲート領域のエッジ侵食を抑制したことにより、および/または、ゲート領域とチャネル領域との間のEOTがゲート領域の中央とエッジとで実質的に同一であることにより、書込み‐消去速度および耐久性が有利に増加した。本技術の特定の実施形態についての上記記載は、例示および説明を目的として示した。それらの記載は、絶対的であることを意図せず、また、開示した厳密な形態に本発明を限定することも意図しない。当然ながら、上記の教示を踏まえて多くの改良および変形が可能である。実施形態は、本技術の原理とその実用上の用途について、最適に説明し、それにより当業者が、本技術と、考えられる特定の使用に適した多様な改良を伴う多様な実施形態とを最大限に利用することができるように選択および記載された。本発明の範囲は、添付の請求の範囲およびそれらの同等物によって定義されることが意図される。