"符号長Nの単位で復号を行なう誤り訂正復号装置であって、N個の入力データを並列に復号処理する復号化器と、直列に入力されるN個の入力データを複数回に分けて前記復号化器に出力する直並列変換回路と、前記直並列変換回路と前記復号化器とを接続し、それぞれが1個の入力データを伝送するB1本B1は2以上N未満の自然数であるの第1の配線とを備えた、誤り訂正復号装置。ところで、このような符号長の単位で入力データを並列処理する復号化器へ入力データを入力させるために、シリアルの入力データを符号長分のパラレルデータに変換してから、符号長分の信号配線を通じて復号化器へ出力する構成が考えられる。しかしながら、この構成では、符号長が長い場合には、信号配線の数が膨大となる。一方、1本の信号配線を通じてシリアルに符号長分の入力データを復号化器へ入力する構成も考えられる。しかしながら、この構成では、復号化器への入力に要する時間が長くなる。また、同様に、復号化器から外部へ復号データを出力するために、シリアルに復号長分の復号データを出力する構成が考えられる。しかしながら、この構成では、復号化器からの出力に要する時間がかかる。一方、復号化器が、復号長分の復号データをパラレルで出力してから、復号長分の信号配線を通じて外部へ出力し、外部で復号長分のパラレルデータをシリアルデータに変換する構成が考えられる。しかしながら、この構成では、復号長が長い場合には、信号配線の数が膨大となる。それゆえに、本発明の目的は、復号化器への入力のための信号配線の数を極端に大きくせず、かつ復号化器への入力速度が極端に低速化しないように調整された誤り訂正復号装置、または、復号化器から出力するための信号配線の数を極端に大きくせず、かつ復号化器の出力速度が極端に低速化しないように調整された誤り訂正復号装置を提供することである。本発明の第1の局面に係る誤り訂正復号装置は、符号長Nの単位で復号を行なう誤り訂正復号装置であって、N個の入力データを並列に復号処理する復号化器と、直列に入力されるN個の入力データを複数回に分けて復号化器に出力する直並列変換回路と、直並列変換回路と復号化器とを接続し、それぞれが1個の入力データを伝送するB1本B1は2以上N未満の自然数であるの第1の配線とを備える。好ましくは、直並列変換回路は、N個の入力データを記憶する第1の記憶部を備え、第1の記憶部は、格納されたN個の入力データを複数回に分けて第1の配線を通じて復号化器へ出力する。好ましくは、第1の記憶部は、B1個の1入力1出力のデュアルポートメモリを含み、直並列変換回路は、さらに、直列に入力されるN個の入力データをB1個のデュアルポートメモリのうちのいずれへ格納するかを切り替えるスイッチを備え、B1個のデュアルポートメモリとB1個の第1の配線とは1対1で接続される。好ましくは、第1の記憶部は、B1個の1入力1出力のデュアルポートメモリを含み、各デュアルポートメモリは、直列に入力されるN個の入力データを重複して記憶し、B1個のデュアルポートメモリと、B1個の第1の配線とは1対1で接続され、各デュアルポートメモリは、N個の入力データのうちの互いに異なるデータを出力する。好ましくは、B1は、Nの公約数である。本発明の第1の局面に係る誤り訂正復号装置は、復号長Kの単位で復号を行なう誤り訂正復号装置であって、入力データを並列に復号処理して、K個の復号データを生成する復号化器と、復号化器からK個の復号データを複数回に分けて受けて、K個の復号化データを直列で外部に出力する並直列変換回路と、復号化器と並直列変換回路とを接続するB2本B2は2以上K未満の自然数であるの第2の配線とを備える。好ましくは、並直列変換回路は、K個の復号データを記憶する第2の記憶部を備え、第2の記憶部は、復号化器からK個の復号データを複数回に分けて第2の配線を通じて受ける。好ましくは、第2の記憶部は、B2個の1入力1出力のデュアルポートメモリを含み、並直列変換回路は、さらに、B2個のデュアルポートメモリのうちのいずれから出力するかを切り替える第2のスイッチを備え、B2個のデュアルポートメモリとB2個の第2の配線とは1対1で接続される。好ましくは、B2は、Kの公約数である。本発明のある局面によれば、復号化器への入力のための信号配線の数を極端に大きくせず、かつ復号化器への入力速度が極端に低速化しないように調整された誤り訂正復号装置を実現できる。また、本発明の別の局面によれば、復号化器から出力するための信号配線の数を極端に大きくせず、かつ復号化器の出力速度が極端に低速化しないように調整された誤り訂正復号装置を実現できる。[第1の実施形態]図1は、本発明の実施形態の誤り訂正復号装置を用いる通信システムの構成の一例を示す図である。図1において、通信システムは、送信側において、送信情報に誤り訂正用の冗長ビットを付加して送信符号を生成する符号化器1と、この符号化器1からのKM=Nビットの符号を所定の方式に従って変調して通信路3へ出力する変調器2とを含む。符号化器1は、Kビットの情報ビットに対し、パリティ計算用の冗長ビットMビットを付加して、KM=NビットのLDPC符号低密度パリティ検査符号を生成する。パリティ検査行列Hにおいては、行が冗長ビットに対応し、列が符号ビットに対応する。ここで、Nが符号長に対応する。変調器2は、この通信路3の構成に応じて、振幅変調、位相変調、コード変調、周波数変調または直行周波数分割多重変調などの変調を行なう。たとえば、通信路3が、光ファイバの場合、変調器2においては、レーザダイオードの輝度を送信情報ビット値に応じて変更させることにより、光の強度変調一種の振幅変調を行なっている。たとえば、送信データビットが0の場合には、このレーザダイオードの発光強度を強くして1として送信し、また送信データビットが1の場合、レーザダイオードの発光強度を弱くして、-1に変換して送信する。受信部においては、通信路3を通じて送信された変調信号に復調処理を施して、KMビットのデジタル符号を復調する復調器4と、この復調器4からのKMビットの符号にパリティ検査行列演算処理を施して元のKビットの情報を再生する誤り訂正復号装置100が設けられる。復調器4は、この通信路3における送信形態に応じて復調処理を行なう。たとえば、振幅変調、位相変調、コード変調、周波数変調および直行周波数分割多重変調等の場合、復調器4において、振幅復調、位相復調、コード復調、および周波数復調等の処理が行なわれる。復調器4は、通信路3から与えられた信号を復調する復調回路4aと、この復調回路4aにより生成されたアナログ復調信号をデジタル信号に変換するA/D変換器4bとを含む。一般に、A/D変換器4bの出力データXnは、L値L≧2のデータである。図2は、通信路3が光ファイバの場合の変調器2および復調器4の出力データの対応関係を一覧にして示す図である。図2において、上述のように、通信路3が光ファイバの場合、変調器2においては、送信データが0のときには、送信用のレーザダイオード発光ダイオードの発光強度を強くし、1を出力し、また送信データビットが1のときには、この発光強度を弱くしてビット-1を送信する。この通信路3における伝送損失等により、復調器4に伝達される光強度は、最も強い強度から最も弱い強度までの間のアナログ的な強度分布を有する。復調器4においては、この入力された光信号を量子化処理アナログ/デジタル変換を行なって、この受光レベルを検出する。図2においては、8段階に受光レベルが量子化された場合の受信信号強度を示す。すなわち、受光レベルがデータ7のときには、発光強度がかなり強く、受光レベルが0のときには、光強度がかなり弱い状態である。各受光レベルは、符号付きデータに対応づけられ、復調器4から出力される。この復調器4の出力は、受光レベルが7のときにはデータ3が出力され、受光レベルが0のときには、データ-4が出力される。したがってこの復調器4からは、1ビットの受信信号に対し、多値量子化された信号が出力される。なお、この図2においては、復調器4において、8レベルに量子化された3ビットのデータが生成されている。誤り訂正復号装置100は、符号長N、復号長Kの単位で復号を行なうものであって、S/P変換器6と、復号化器5と、P/S変換器7と、S/P変換器6と復号化器5とを接続する第1の信号配線L1~L64と、復号化器5とP/S変換器7とを接続する第2の信号配線R1~R60とを備える。S/P変換器6は、A/D変換器4bからシリアルに出力されるN個の受信情報各々は、3ビットのデータであるXnを複数回に分けてパラレルデータに変換して、第1の信号配線L1~L64を通じて復号化器5へ出力する。第1の信号配線L1~L64は、各々が、1個の受信情報各々は、3ビットのデータであるを伝送する。復号化器5は、S/P変換器6から送られるN個の受信情報Xnを受けて、minsum復号法に従ってLDPCパリティ検査行列を適用して、元のKビットの情報を復元する。復号化器5は、N個の受信情報Xnを並列に復号処理を行なって、Kビットからなる復号語を生成する。第2の信号配線R1~R60は、各々が、復号語の1ビットを伝送する。P/S変換器7は、復号化器5からKビットの復号語を複数回に分けて、第2の信号配線R1~R60を通じてパラレルで受けて、復号語のKビットをシリアルに出力する。図3は、本発明の実施形態の復号化器の構成を表わす図である。図3では、符号長Nが1024で、情報ビット長Kが960で、パリティ検査行列Hの各列において1が立つ数である列重みが3のパリティ検査行列を用いる場合の構成を表わしている。図3を参照して、復号化器5は、S/P変換器6から出力されるデータを保存する第1のレジスタ8と、第1のレジスタ8内のN個のデータの対数尤度比を算出する尤度算出器10-1~10-Nと、パリティ検査行列の行についての処理を行なう行処理部34と、パリティ検査行列の列についての処理を行なう列処理部35と、尤度算出器10-1~10-Nからの対数尤度比λnと行処理部34の出力ビット外部値対数比αmnとに従って復号語を生成する復号語生成部14と、生成された復号語を保存する第2のレジスタ9とを含む。第1のレジスタ第1のレジスタ8は、第1の信号配線L1~L64を介してS/P変換器6と接続する。第1のレジスタ8は、S/P変換器6からN個の受信情報Xnを複数回に分けて、第1の信号配線L1~L64を通じて受けて、N個の受信情報Xnを保存する。尤度算出器尤度算出器10-1~10-Nは、受信信号のノイズ情報と独立に、対数尤度比λnを生成する。通常、ノイズ情報を考慮した場合、この対数尤度比λnは、Xn/2×σ2で与えられる。ここで、σは、ノイズの分散を示す。しかしながら、本発明の実施形態においては、この尤度算出器10-1~10-Nは、バッファ回路または定数乗算回路で形成され、対数尤度比λnは、Xn×fで与えられる。ここで、fは非ゼロの正の数である。このノイズ情報を利用せずに、対数尤度比を算出することにより、回路構成が簡略化され、また計算処理も簡略化される。minsum復号方法においては、検査行列の処理において、最小値を利用して演算を行なうため、信号処理において線形性が維持される。このため、ノイズ情報に従って出力データを正規化するなどの処理は不要である。行処理部および列処理部行処理部34は、式1に従って、パリティ検査行列Hの行の各要素についての行処理を行ない、外部値対数比αmnを更新する。列処理部35は、式2に従って、パリティ検査行列Hの列の各要素についての列処理を行ない、事前値対数比βmnを更新する。ここで、上式1および2それぞれにおいて、n′∈Am\nおよびm′∈Bn\mは、自身を除く要素を意味する。外部値対数比αmnについては、n′≠nであり、事前値対数比βmnについては、m′≠mである。また、αおよびβの行列内の位置を示す添え字mnは、通常は下付文字で示されるが、本明細書においては、読みやすさのために、横並びの文字で示す。また、関数signxは、次式3で定義される。また、集合AmおよびBnは、2元MN行列H=[Hmn]を復号対象のLDPC符号の検査行列とした場合、集合[1,N]={1,2,...,N}の部分集合である。Am={n:Hmn=1}Bn={m:Hmn=1}次に、行処理部34および列処理部35の具体的な構成について説明する。行処理部34は、第1ブロック行処理部18と、第2ブロック行処理部19と、第3ブロック行処理部20と、第1ブロック行処理部18に対応して配置される第1の加算部βλ15と、第2ブロック行処理部19に対応して配置される第2の加算部βλ16と、第3ブロック行処理部20に対応して配置される第3の加算部βλ17とを備える。第1ブロック行処理部18は、パリティ検査行列Hの第1ブロックに対応するN列分のβλの最新値を記憶する第1ブロックβλ記憶部27と、第1行処理部28-1と、第2行処理部28-2とを含む。第2ブロック行処理部19は、パリティ検査行列Hの第2ブロックに対応するN列分のβλの最新値を記憶する第2ブロックβλ記憶部30と、第3行処理部28-3と、第4行処理部28-4とを含む。第3ブロック行処理部19は、パリティ検査行列Hの第3ブロックに対応するN列分のβλの最新値を記憶する第3ブロックβλ記憶部33と、第5行処理部28-5と、第6行処理部28-6とを含む。列処理部35は、パリティ検査行列Hの第1ブロックに対応するN列分のβの最新値を記憶する第1ブロックβ記憶部24と、パリティ検査行列Hの第2ブロックに対応するN列分のβの最新値を記憶する第2ブロックβ記憶部25と、パリティ検査行列Hの第3ブロックに対応するN列分のβの最新値を記憶する第3ブロックβ記憶部26と、第1ブロックβ記憶部24に対応して配置される第1の加算部β21と、第2ブロックβ記憶部25に対応して配置される第2の加算部β22と、第3ブロックβ記憶部26に対応して配置される第3の加算部β23とを備える。第1の加算部βλ15、第2の加算部βλ16、第3の加算部βλ17、第1の加算部β21、第2の加算部β22、および第3の加算部β23は、それぞれN個の列に対応してN個の加算器を有し、各加算器は、対応する列についての加算を行なう。これら行処理部34および列処理部35の各要素の動作は、たとえば、特開2007-325011号公報に詳しく記載されている。第m行処理部図4は、図3における第m行m=1~6処理部の構成を示す図である。図4を参照して、第m行処理部28-mは、ビット分離部36と、符号計算部37と、絶対値計算部38と、符号乗算部39とを備える。ビット分離部36は、S個の信号{λn′βmn′:n′はHmn′=1を満たす、S個の異なる数である}を受けて、その絶対値を表わす複数ビットと、符号を表わすビットつまり、最上位ビットとを分離して、絶対値ビットからなる絶対値を絶対値絶対値計算部38へ出力し、符号ビットからなる符号を符号計算部37へ出力する。ここで、Sは行重みである。符号計算部37は、S個の信号{sgnλn′βmn′:n′はHmn′=1を満たす、S個の異なる数である}に基づいて、式1の符号部分これをSmnとするの計算を行なう。絶対値計算部38は、S個の信号{|λn′βmn′|:n′はHmn′=1を満たす、S個の異なる数である}に基づいて、式1の絶対値部分これをRmnとするの計算を行なう。符号乗算部39は、符号計算部37から出力されるSmnを符号ビットとし、絶対値計算部38から出力されるRmnを絶対値ビットとした、外部値対数比αmnを出力する。復号語生成部復号語生成部14は、加算器29と、MSB抽出部31と、復号語決定部32とを含む。加算器29は、式4に従って、対数尤度比λnと、外部値対数比αmnとを加算して、推定受信信号Qnを算出する。MSB抽出部31は、次式5に従って、推定受信信号Qnの最上位ビットを1次推定符号Cnとして抽出する。復号語決定部32は、乗算器および加算器を含み、式6にしたがって、一次推定符号語C1C2...CNが符号語を構成しているか、つまり復号語として適切であるかを検査する。復号語決定部32は、式6が成立する場合、つまりシンドロームが0となる場合には、行処理部34および列処理部35に対して繰返し演算を終了させ、符号語C1C2...Ckを復号語として出力する。また、復号語決定部32は、行処理および列処理の演算の繰返し回数が所定値を超えたときにも、行処理部34および列処理部35に対して繰返し演算を終了させ、符号語C1C2...Ckを復号語として第2のレジスタ9へ出力する。ここで、Kは復号長に対応する。C1C2...CNHt=0...第2のレジスタ第2のレジスタ9は、復号語生成部14で生成されたKビットの復号語を保存する。第2のレジスタ9は、第2の信号配線R1~R60を介してP/S変換器7と接続する。第2のレジスタ9は、第2の信号配線R1~R60を通じて、Kビットの復号語を複数回に分けてP/S変換器7へ出力する。誤り訂正復号装置の動作図5は、本発明の実施形態の誤り訂正復号装置の動作手順を表わすフローチャートである。図5を参照して、まず、S/P変換器6は、A/D変換器4bからシリアルに出力されるN個の受信情報各々は、3ビットのデータであるXnを複数回に分けてパラレルデータに変換して、第1の信号配線L1~L64を通じて復号化器5へ出力するステップS0。次に、復号化器5は、初期動作として、ループ回数および事前値対数比βmnの初期設定を行なう。このループ回数は、列処理および行処理の繰返し演算回数を示す。このループ回数においては、最大値が予め定められる。事前値対数比βmnは、0に初期設定されるステップS1。次に、尤度算出器10-nn=1~Nは、それぞれ受信情報Xnの対数尤度比λnを算出するステップS2。次に、行処理部34は、式1に従って、パリティ検査行列Hの行の各要素についての行処理を行ない、外部値対数比αmnを更新するステップS3。次に、列処理部35は、式2に従って、パリティ検査行列Hの列の各要素についての列処理を行ない、事前値対数比βmnを更新するステップS4。次に、復号語生成部14は、対数尤度比λnと、外部値対数比αmnとを用いて、式4に従って、推定受信信号Qnを算出するステップS5。次に、復号語生成部14は、式5に従って、推定受信信号Qnから一時推定符号Cnを算出するステップS6。次に、復号語生成部14は、式6にしたがって、一次推定符号語C1C2...CNが符号語を構成しているか、つまり復号語として適切であるかをパリティ検査する。復号語生成部14は、式6が成立する場合、つまりシンドロームが0となる場合にはステップS7でYES、行処理部34および列処理35に対して繰返し演算を終了させ、符号語C1C2...Ckを復号語C=C1C2...Ckとして出力するステップS10。また、復号語生成部14は、式6が成立しない場合ステップS7でNO、ループ回数が最大値に達したときにはステップS8でYES、行処理部34および列処理部35に対して繰返し演算を終了させ、符号語C1C2...Ckを復号語C=C1C2...Ckとして出力するステップS10。次に、P/S変換器7は、復号化器5からKビットの復号語を複数回に分けて、第2の信号配線R1~R60を通じてパラレルで受けて、復号語のKビットをシリアルに出力するステップS11。一方、復号語生成部14は、式6が成立しない場合ステップS7でNOで、かつループ回数が最大値に達しないときにはステップS8でNO、ループ回数を1だけインクリメントしてステップS9、ステップS3に戻って処理を繰り返す。S/P変換器図6は、本発明の第1の実施形態における、S/P変換器6と復号化器5内の第1のレジスタ8との間のデータの転送を説明するための図である。図6を参照して、S/P変換器6は、第1のスイッチSWAと、第1の記憶部110とを含む。第1の記憶部110は、64個のデュアルポートメモリDPA1~DPA64を含む。各デュアルポートメモリDPA1~DPA64は、3×16ビットの容量を有し、3ビットのデータを64個格納する。各デュアルポートメモリDPA1~DPA64は、第1の信号配線L1~L64と1対1で接続する。まず、A/D変換器4bからデュアルポートメモリDPA1~DPA64へのデータの転送について説明する。第1のスイッチSW1は、A/D変換器4bから出力される各3ビットのシリアルデータを64個を単位として、格納先を切り替える。すなわち、第1のスイッチSWAは、A/D変換器4bから出力される第1番目~第16番目のデータをデュアルポートメモリDPA1に順次出力する。次に、第1のスイッチSWAは、A/D変換器4bから出力される第17番目~第32番目のデータをデュアルポートメモリDPA2に順次出力する。第1のスイッチSWAは、以下同様にして、最後にA/D変換器4bから出力される第1009番目~第1024番目のデータをデュアルポートメモリDPA64に順次出力する。以上の結果、デュアルポートメモリDPA1には、先頭から順番に第1番目~第16番目のデータが格納される。デュアルポートメモリDPA2には、先頭から順番に第17番目~第32番目のデータが格納される。以下、同様に、デュアルポートメモリDPA64には、先頭から順番に第1009番目~第1024番目のデータが格納される。次に、デュアルポートメモリDPA1~DPA64から第1のレジスタ8へのデータの転送について説明する。デュアルポートメモリDPA1~DPA64から第1のレジスタ8へは、第1の信号配線L1~L64を通じて、1回に64個のデータが転送される。第1回目には、各デュアルポートメモリDPA1~DPA64の先頭位置に格納されているデータがパラレルで第1の信号配線L1~L64を通じて第1のレジスタ8に出力される。具体的には、デュアルポートメモリDPA1の先頭位置に格納されている第1番目のデータが第1の信号配線L1を通じて、第1のレジスタ8の第1番目の格納位置へ送られる。デュアルポートメモリDPA2の先頭位置に格納されている第17番目のデータが第1の信号配線L2を通じて、第1のレジスタ8の第17番目の格納位置へ送られる。以下、同様にして、デュアルポートメモリDPA64の先頭位置に格納されている第1009番目のデータが第1の信号配線L64を通じて、第1のレジスタ8の第1009番目の格納位置へ送られる。第2回目には、各デュアルポートメモリDPA1~DPA64の先頭から第2番目の位置に格納されているデータがパラレルで第1の信号配線L1~L64を通じて第1のレジスタ8に出力される。具体的には、デュアルポートメモリDPA1の先頭から第2番目の位置に格納されている第2番目のデータが第1の信号配線L1を通じて、第1のレジスタ8の第2番目の格納位置へ送られる。デュアルポートメモリDPA2の先頭から第2番目の位置に格納されている第18番目のデータが第1の信号配線L2を通じて、第1のレジスタ8の第18番目の格納位置へ送られる。以下、同様にして、デュアルポートメモリDPA64の先頭から第2番目の位置に格納されている第1010番目のデータが第1の信号配線L64を通じて、第1のレジスタ8の第1010番目の格納位置へ送られる。以下、同様にして、デュアルポートメモリDPA1~DPA64に格納されている1024個のデータが、64個ずつ16回に分割して第1のレジスタ8に送られる。P/S変換器図7は、本発明の第1の実施形態における、復号化器5内の第2のレジスタ9とP/S変換器7との間のデータの転送を説明するための図である。図7を参照して、P/S変換器7は、第2の記憶部120と、第2のスイッチSWBとを含む。第2の記憶部120は、60個のデュアルポートメモリDPB1~DPB60を含む。各デュアルポートメモリDPB1~DPB60は、1×16ビットの容量を有し、1ビットのデータを16個格納する。デュアルポートメモリDPB1~DPB60は、第2の信号配線R1~R60と1対1で接続する。まず、第2のレジスタ9からデュアルポートメモリDPB1~DPB60へのデータの転送について説明する。第2のレジスタ9からデュアルポートメモリDPB1~DPB60へは、第2の信号配線R1~R60を通じて、1回に60個のデータが転送される。第1回目には、第2のレジスタ9に格納されている第1番目のデータが第2の信号配線R1を通じてデュアルポートメモリDPB1の先頭の格納位置へ出力される。同時に、第2のレジスタ9に格納されている第17番目のデータが第2の信号配線R2を通じてデュアルポートメモリDPB2の先頭の格納位置へ出力される。以下、同様にして、同時に、第2のレジスタ9に格納されている第945番目のデータが第2の信号配線R60を通じてデュアルポートメモリDPB60の先頭の格納位置へ出力される。第2回目には、第2のレジスタ9に格納されている第2番目のデータが第2の信号配線R1を通じてデュアルポートメモリDPB1の先頭から第2番目の格納位置へ出力される。同時に、第2のレジスタ9に格納されている第18番目のデータが第2の信号配線R2を通じてデュアルポートメモリDPB2の先頭から第2番目の格納位置へ出力される。以下、同様にして、同時に、第2のレジスタ9に格納されている第946番目のデータが第2の信号配線R60を通じてデュアルポートメモリDPB60の先頭から第2番目の格納位置へ出力される。以下、同様にして、第2のレジスタ9に格納されている960個のデータが、60個ずつ16回に分割してデュアルポートメモリDPB1~DPB60に送られる。次に、デュアルポートメモリDPB1~DPB60から外部へのデータの転送について説明する。第2のスイッチSWBは、デュアルポートメモリDPB1~DPB60のうちのいずれを出力するかを16個ごとに切り替える。すなわち、まず、第2のスイッチSWBは、入力元をデュアルポートメモリDPB1に切り替えて、デュアルポートメモリDPB1に格納されている第1番目~第16番目のデータを順次出力する。次に、第2のスイッチSWBは、入力元をデュアルポートメモリDPB2に切り替えて、デュアルポートメモリDPB2に格納されている第17番目~第32番目のデータを順次出力する。以下、同様にして、最後に、第2のスイッチSWBは、入力元をデュアルポートメモリDPB60に切り替えて、デュアルポートメモリDPB60に格納されている第945番目~第960番目のデータを順次出力する。以上のように、本発明の実施形態の誤り訂正復号装置によれば、符号長1024に対して、S/P変換器から復号化器への信号配線の数を64本とし、S/P変換器から復号化器へ16回に分けて、各回に64個のデータをパラレルに転送するので、1024個のデータをすべてシリアルに転送するよりも信号配線の数は増えるが高速に転送でき、1024個のデータをすべてパラレルに転送するよりも、転送速度は遅くなるが信号配線の数を減らすことができる。同様に、本発明の実施形態の誤り訂正復号装置によれば、復号長960に対して、復号化器からP/S変換器へのための信号配線の数を60本とし、復号化器からP/S変換器へ16回に分けて、各回に60個のデータをパラレルに転送するので、960個のデータをすべてシリアルに転送するよりも信号配線の数は増えるが高速に転送でき、960個のデータをすべてパラレルに転送するよりも、転送速度は遅くなるが信号配線の数を減らすことができる。以上のような構成によって、信号配線の数を減らす要求と転送速度を高速化する要求とが調和の取れた妥当な構成を実現できる。[第2の実施形態]S/P変換器図8は、本発明の第2の実施形態における、S/P変換器6aと復号化器5内の第1のレジスタ8との間のデータの転送を説明するための図である。図8を参照して、S/P変換器6aは、第1のスイッチSWAと、第1の記憶部110とを含む。第1の記憶部110は、64個のデュアルポートメモリDPA1~DPA64を含む。各デュアルポートメモリDPA1~DPA64は、3×16ビットの容量を有し、3ビットのデータを64個格納する。各デュアルポートメモリDPA1~DPA64は、第1の信号配線L1~L64と1対1で接続する。まず、A/D変換器4bからデュアルポートメモリDPA1~DPA64へのデータの転送について説明する。第1のスイッチSW1は、A/D変換器4bから出力される各3ビットのシリアルデータを1個ずつ格納先を切り替える。すなわち、第1のスイッチSWAは、A/D変換器4bから出力される第1番目のデータをデュアルポートメモリDPA1の先頭位置に出力する。次に、第1のスイッチSWAは、A/D変換器4bから出力される第2番目のデータをデュアルポートメモリDPA2の先頭位置に出力する。第1のスイッチSWAは、以下同様にして、A/D変換器4bから出力される第64番目のデータをデュアルポートメモリDPA64の先頭位置に出力する。さらに、第1のスイッチSWAは、A/D変換器4bから出力される第65番目のデータをデュアルポートメモリDPA1の先頭から第2番目の位置に出力する。次に、第1のスイッチSWAは、A/D変換器4bから出力される第66番目のデータをデュアルポートメモリDPA2の先頭から第2番目の位置に出力する。第1のスイッチSWAは、以下同様にして、A/D変換器4bから出力される第128番目のデータをデュアルポートメモリDPA64の先頭から第2番目の位置に出力する。以上の処理を繰り返すことによって、デュアルポートメモリDPA1には、先頭から順番に第1、第65、、第961番目のデータが格納される。デュアルポートメモリDPA2には、先頭から順番に第2、第66、、第962番目のデータが格納される。以下、同様に、デュアルポートメモリDPA64には、先頭から順番に第64、第128、、第1024番目のデータが格納される。次に、デュアルポートメモリDPA1~DPA64から第1のレジスタ8へのデータの転送について説明する。デュアルポートメモリDPA1~DPA64から第1のレジスタ8へは、第1の信号配線L1~L64を通じて、1回に64個のデータが転送される。データの転送について説明する。第1回目には、各デュアルポートメモリDPA1~DPA64の先頭位置に格納されているデータがパラレルで第1の信号配線L1~L64を通じて第1のレジスタ8に出力される。具体的には、デュアルポートメモリDPA1の先頭位置に格納されている第1番目のデータが第1の信号配線L1を通じて、第1のレジスタ8の第1番目の格納位置へ送られる。同時に、デュアルポートメモリDPA2の先頭位置に格納されている第2番目のデータが第1の信号配線L2を通じて、第1のレジスタ8の第2番目の格納位置へ送られる。以下、同様にして、同時に、デュアルポートメモリDPA64の先頭位置に格納されている第64番目のデータが第1の信号配線L64を通じて、第1のレジスタ8の第64番目の格納位置へ送られる。第2回目には、各デュアルポートメモリDPA1~DPA64の先頭から第2番目の位置に格納されているデータがパラレルで第1の信号配線L1~L64を通じて第1のレジスタ8に出力される。具体的には、デュアルポートメモリDPA1の先頭から第2番目の位置に格納されている第65番目のデータが第1の信号配線L1を通じて、第1のレジスタ8の第65番目の格納位置へ送られる。同時に、デュアルポートメモリDPA2の先頭から第2番目の位置に格納されている第66番目のデータが第1の信号配線L2を通じて、第1のレジスタ8の第66番目の格納位置へ送られる。以下、同様にして、同時にデュアルポートメモリDPA64の先頭から第2番目の位置に格納されている第128番目のデータが第1の信号配線L64を通じて、第1のレジスタ8の第128番目の格納位置へ送られる。以下、同様にして、デュアルポートメモリDPA1~DPA64に格納されている1024個のデータが、64個ずつ16回に分割して第1のレジスタ8に送られる。P/S変換器図9は、本発明の第2の実施形態における、復号化器5内の第2のレジスタ9とP/S変換器7aとの間のデータの転送を説明するための図である。図7を参照して、P/S変換器7aは、第2の記憶部120と、第2のスイッチSWBとを含む。第2の記憶部120は、60個のデュアルポートメモリDPB1~DPB60を含む。各デュアルポートメモリDPB1~DPB60は、1×16ビットの容量を有し、1ビットのデータを16個格納する。各デュアルポートメモリDPB1~DPB60は、第2の信号配線R1~R60と1対1で接続する。まず、第2のレジスタ9からデュアルポートメモリDPB1~DPB60へのデータの転送について説明する。第2のレジスタ9からデュアルポートメモリDPB1~DPB60へは、第2の信号配線R1~R60を通じて、1回に60個のデータが転送される。第1回目には、第2のレジスタ9に格納されている第1番目のデータが第2の信号配線R1を通じてデュアルポートメモリDPB1の先頭の格納位置へ出力される。同時に、第2のレジスタ9に格納されている第2番目のデータが第2の信号配線R2を通じてデュアルポートメモリDPB2の先頭の格納位置へ出力される。以下、同様にして、同時に、第2のレジスタ9に格納されている第60番目のデータが第2の信号配線R60を通じてデュアルポートメモリDPB60の先頭の格納位置へ出力される。第2回目には、第2のレジスタ9に格納されている第61番目のデータが第2の信号配線R1を通じてデュアルポートメモリDPB1の先頭から第2番目の格納位置へ出力される。同時に、第2のレジスタ9に格納されている第62番目のデータが第2の信号配線R2を通じてデュアルポートメモリDPB2の先頭から第2番目の格納位置へ出力される。以下、同様にして、同時に、第2のレジスタ9に格納されている第120番目のデータが第2の信号配線R60を通じてデュアルポートメモリDPB60の先頭から第2番目の格納位置へ出力される。以下、同様にして、第2のレジスタ9に格納されている960個のデータが、60個ずつ16回に分割してデュアルポートメモリDPB1~DPB60に送られる。次に、デュアルポートメモリDPB1~DPB60から外部へのデータの転送について説明する。第2のスイッチSWBは、デュアルポートメモリDPB1~DPB60のうちのいずれを出力するかを1個ごとに切り替える。すなわち、まず、第2のスイッチSWBは、入力元をデュアルポートメモリDPB1に切り替えて、デュアルポートメモリDPB1の先頭位置に格納されている第1番目のデータを出力する。次に、第2のスイッチSWBは、入力元をデュアルポートメモリDPB2に切り替えて、デュアルポートメモリDPB2の先頭位置に格納されている第2番目のデータを出力する。以下、同様にして、第2のスイッチSWBは、入力元をデュアルポートメモリDPB60に切り替えて、デュアルポートメモリDPB60の先頭位置に格納されている第60番目のデータを出力する。さらに、第2のスイッチSWBは、入力元をデュアルポートメモリDPB1に切り替えて、デュアルポートメモリDPB1の先頭から第2番目の位置に格納されている第61番目のデータを出力する。次に、第2のスイッチSWBは、入力元をデュアルポートメモリDPB2に切り替えて、デュアルポートメモリDPB2の先頭から第2番目の位置に格納されている第62番目のデータを出力する。以下、同様にして、第2のスイッチSWBは、入力元をデュアルポートメモリDPB60に切り替えて、デュアルポートメモリDPB60の先頭から第2番目の位置に格納されている第120番目のデータを出力する以上の処理を繰り返すことによって、デュアルポートメモリDPB1~DPB60に格納されている第1~第1024番目までのデータが順次シリアルに出力される。以上のように、本発明の実施形態でも、第1の実施形態と同様に、信号配線の数を減らす要求と転送速度を高速化する要求とが調和の取れた妥当な構成を実現できる。[第3の実施形態]S/P変換器図10は、本発明の第3の実施形態における、S/P変換器6bと、復号化器5内の第1のレジスタ8との間のデータの転送を説明するための図である。図10を参照して、S/P変換器6bは、第1の記憶部130を含む。第1の記憶部130は、64個のデュアルポートメモリDPC1~DPC64を含む。各デュアルポートメモリDPC1~DPC64は、3×1024ビットの容量を有し、3ビットのデータを1024個格納する。各デュアルポートメモリDPC1~DPC64において、指定されたアドレスからデータが読み出される。各デュアルポートメモリDPC1~DPC64は、第1の信号配線L1~L64と1対1で接続する。まず、A/D変換器4bからデュアルポートメモリDPC1~DPC64へのデータの転送について説明する。まず、A/D変換器4bから出力される第1番目のデータは、デュアルポートメモリDPC1~DPC64の先頭位置に出力される。次に、A/D変換器4bから出力される第2番目のデータは、デュアルポートメモリDPC1~DPC64の先頭から第2番目の位置に出力される。以下同様にして、最後にA/D変換器4bから出力される第1024番目のデータは、デュアルポートメモリDPC1~DPC64の先頭から第1024番目の位置に出力される。以上の結果、デュアルポートメモリDPC1~DPC64には、先頭から順番に第1番目~第1024番目のデータが重複して格納される。次に、デュアルポートメモリDPC1~DPC64から第1のレジスタ8へのデータの転送について説明する。デュアルポートメモリDPC1~DPC64から第1のレジスタ8へは、第1の信号配線L1~L64を通じて、1回に互いに異なる64個のデータがパラレルに転送される。第1回目には、デュアルポートメモリDPC1の先頭位置がアドレス指定されて、そこに格納されている第1番目のデータが第1の信号配線L1を通じて、第1のレジスタ8の第1番目の格納位置へ送られる。同時に、デュアルポートメモリDPC2の先頭から第2番目の位置がアドレス指定されて、そこに格納されている第2番目のデータが第1の信号配線L2を通じて、第1のレジスタ8の第2番目の格納位置へ送られる。以下、同様にして、同時に、デュアルポートメモリDPC64の先頭から第64番目の位置がアドレス指定されて、そこに格納されている第64番目のデータが第1の信号配線L64を通じて、第1のレジスタ8の第64番目の格納位置へ送られる。第2回目には、デュアルポートメモリDPC1の先頭から第65番目の位置がアドレス指定されて、そこに格納されている第65番目のデータが第1の信号配線L1を通じて、第1のレジスタ8の第65番目の格納位置へ送られる。同時に、デュアルポートメモリDPC2の先頭から第66番目の位置がアドレス指定されて、そこに格納されている第66番目のデータが第1の信号配線L2を通じて、第1のレジスタ8の第66番目の格納位置へ送られる。以下、同様にして、同時に、デュアルポートメモリDPC64の先頭から第128番目の位置に格納されている第128番目の位置がアドレス指定されて、そこに格納されている第128番目のデータが第1の信号配線L64を通じて、第1のレジスタ8の第128番目の格納位置へ送られる。以下、同様にして、デュアルポートメモリDPC1~DPC64に格納されている互いに異なる1024個のデータが、64個ずつ16回に分割して第1のレジスタ8に送られる。以上のように、本発明の実施形態でも、第1の実施形態と同様に、信号配線の数を減らす要求と転送速度を高速化する要求とが調和の取れた妥当な構成を実現できる。また、第1のスイッチSWAを不要とすることで、第1のスイッチSWAの高速動作に関する技術的要件を回避することができる。変形例本発明は、上記の実施形態に限定されるものではなく、たとえば以下の変形例を含む。1信号配線の数と転送回数本発明の実施形態では、S/P変換器と復号化器との間を64本の第1の信号配線で接続した。そして、S/P変換器から復号化器へは、符号長1024に対応する1024個のデータを16回に分けて、各回64個のパラレルデータを転送することしたが、これに限定するものではない。たとえば、符号長がNの場合に、第1の信号配線の数をNの公約数B1とし、N/B1回に分けてデータを転送することとしてもよい。ここで、B1は2以上N未満の自然数である。このような第1の信号配線の数を符号長の公約数にすることになり、各回の処理内容が共通化され、処理アルゴリズムが簡易となる。あるいは、第1の信号配線の数をNの公約数でない数とし、最後の回のデータ転送は、第1の信号配線の一部のみを用いて行なうこととしてもよい。同様に、本発明の実施形態では、復号化器とP/S変換器との間を60本の第2の信号配線で接続した。そして、復号化器からP/S変換器へは、復号長960に対応する960個のデータを16回に分けて、各回60個のパラレルデータを転送することしたが、これに限定するものではない。たとえば、復号長がKの場合に、第2の信号配線の数をKの公約数B2とし、K/B2回に分けてデータを転送することとしてもよい。ここで、B2は2以上K未満の自然数である。このような第2の信号配線の数を復号長の公約数にすることになり、各回の処理内容が共通化され、処理アルゴリズムが簡易となる。あるいは、第2の信号配線の数をKの公約数でない数とし、最後の回のデータ転送は、第2の信号配線の一部のみを用いて行なうこととしてもよい。2第1の記憶部、第2の記憶部本発明の第1および第2の実施形態では、第1の記憶部は、64通りの出力先を切り替える第1のスイッチSWAと、64個の1入力1出力デュアルポートメモリDPA1~DPA64を備えることしたが、これに限定するものではない。たとえば、32通りの出力先を切り替える第3のスイッチSWCと、32個の2入力2出力のメモリDPD1~DPD32を備えることしてもよい。また、本発明の第1および第2の実施形態では、第2の記憶部は、60通りの出力先を切り替える第2のスイッチSWBと、60個の1入力1出力デュアルポートメモリDPB1~DPB60を備えることしたが、これに限定するものではない。たとえば、30通りの入力先を切り替える第4のスイッチSWDと、30個の2入力2出力のメモリDPE1~DPE30を備えることしてもよい。3尤度算出器本発明の実施形態では、S/P変換器の後段にN個の尤度算出器を設けたが、これに限定するものではない。S/P変換器の前段に1個の尤度算出器を設けることとしてもよい。4復号化器への各入力データおよび各出力データのビット数本発明の実施形態では、復号化器へは、各々が3ビットのデータ多値データを入力させ、復号化器からは、各々が1ビットのデータ2値データを出力させることとしたが、これに限定するものではない。たとえば、復号器へ、各々が1ビットのデータ2値データを入力される場合には、第1の信号配線の各々が1ビットのデータを転送することとすればよい。同様に、復号化器から、各々が3ビットのデータ多値データを出力される場合には、第2の信号配線の各々が3ビットのデータを転送することとすればよい。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"