"入力アナログ電圧をサンプリングしてデジタル値に変換するアナログデジタル変換器において、基準クロックを源振とし、前記基準クロックより高周波数であり、かつ、前記基準クロックと同期したサンプリングクロックを生成する位相同期ループと、前記入力アナログ電圧を前記サンプリングクロックを用いてサンプリングし、デジタル値に変換するアナログデジタル変換部と、前記基準クロックの電圧遷移タイミングに対する前記サンプリングクロックの時間遷移タイミングの時間差を検出し、前記時間差を差分デジタル値に変換する時間デジタル変換器と、前記差分デジタル値を補間して各サンプリングタイミングに対応する補間値を求め、前記補間値により前記アナログデジタル変換部の生デジタル出力に含まれる前記サンプリングクロックのジッタの影響をデジタル補正するデジタル補正部とを有することを特徴とするアナログデジタル変換器。請求項1に記載のアナログデジタル変換器において、前記デジタル補正部は、前記アナログデジタル変換部の生デジタル出力の微分値を求め、前記微分値と前記補間値に基づいて前記生デジタル出力をデジタル補正することを特徴とするアナログデジタル変換器。入力アナログ電圧をサンプリングしてデジタル値に変換するアナログデジタル変換器において、それぞれが、対応する第1のサンプリングクロックを用いて前記入力アナログ電圧をサンプリングし、デジタル値に変換する複数のアナログデジタル変換部であって、複数の前記第1のサンプリングクロックは、周波数が互いに同一であり、かつ、位相が互いに異なる関係を有する、複数のアナログデジタル変換部と、各アナログデジタル変換部に対応して設けられ、それぞれが、基準クロックの電圧遷移タイミングに対する前記第1のサンプリングクロックの時間遷移タイミングの時間差を検出し、前記時間差を差分デジタル値に変換する複数の時間デジタル変換器と、各アナログデジタル変換部に対応して設けられ、それぞれが、前記差分デジタル値を補間して各サンプリングタイミングに対応する補間値を求め、前記補間値により対応する前記アナログデジタル変換部の生デジタル出力に含まれる前記第1のサンプリングクロックのジッタの影響をデジタル補正する複数のデジタル補正部とを有することを特徴とするアナログデジタル変換器。請求項3に記載のアナログデジタル変換器において、参照アナログデジタル変換器とスキュー探索部とを有し、前記参照アナログデジタル変換器は、各アナログデジタル変換部に対応する複数の第1のサンプリングクロックとサンプリングタイミングを順次同期できる周波数の第2のサンプリングクロックにより前記入力アナログ電圧をサンプリングして参照用デジタル値を生成し、前記スキュー探索部は、前記参照用デジタル値を用いて、複数の前記第1のサンプリングクロックにそれぞれ含まれるサンプリングタイミングスキューを探索し、得られたサンプリングタイミングスキューをそれぞれ対応する前記デジタル補正部に与え、前記複数のデジタル補正部は、それぞれが、対応する前記補間値と前記サンプリングタイミングスキューとに基づいて、対応する前記アナログデジタル変換部の生デジタル出力に含まれる前記第1のサンプリングクロックのジッタとスキューの影響をデジタル補正することを特徴とするアナログデジタル変換器。請求項3に記載のアナログデジタル変換器において、複数の前記第1のサンプリングクロックは、前記第1のサンプリングクロックよりも低周波数である基準クロックを源振とする位相同期ループにより生成される前記基準クロックと同期した第3のサンプリングクロックを分周することにより生成することを特徴とするアナログデジタル変換器。請求項4に記載のアナログデジタル変換器において、複数の前記第1のサンプリングクロックは、前記第1のサンプリングクロックよりも低周波数である基準クロックを源振とする位相同期ループにより生成される前記基準クロックと同期した第4のサンプリングクロックを分周することにより生成することを特徴とするアナログデジタル変換器。請求項3に記載のアナログデジタル変換器において、複数の前記デジタル補正部のそれぞれは、対応する前記アナログデジタル変換部の生デジタル出力の微分値を求め、前記微分値と対応する前記補間値に基づいて前記生デジタル出力をデジタル補正することを特徴とするアナログデジタル変換器。請求項4に記載のアナログデジタル変換器において、複数の前記デジタル補正部のそれぞれは、対応する前記アナログデジタル変換部の生デジタル出力の微分値を求め、前記微分値と対応する前記補間値に基づいて前記生デジタル出力をデジタル補正することを特徴とするアナログデジタル変換器。請求項5に記載のアナログデジタル変換器において、複数の前記デジタル補正部のそれぞれは、対応する前記アナログデジタル変換部の生デジタル出力の微分値を求め、前記微分値と対応する前記補間値に基づいて前記生デジタル出力をデジタル補正することを特徴とするアナログデジタル変換器。請求項6に記載のアナログデジタル変換器において、複数の前記デジタル補正部のそれぞれは、対応する前記アナログデジタル変換部の生デジタル出力の微分値を求め、前記微分値と対応する前記補間値に基づいて前記生デジタル出力をデジタル補正することを特徴とするアナログデジタル変換器。請求項3に記載のアナログデジタル変換器において、前記基準クロック又はその分周出力に含まれる高調波をフィルタにより抽出し、さらに、抽出された前記高調波を分周することにより、複数の各アナログデジタル変換部に対応する前記第1のサンプリングクロックを生成することを特徴とするアナログデジタル変換器。請求項4に記載のアナログデジタル変換器において、前記基準クロック又はその分周出力に含まれる高調波をフィルタにより抽出し、さらに、抽出された前記高調波を分周することにより、複数の各アナログデジタル変換部に対応する前記第1のサンプリングクロックを生成することを特徴とするアナログデジタル変換器。請求項3に記載のアナログデジタル変換器において、前記基準クロック又はその分周出力を注入同期型発振器に注入し、前記注入同期型発振器の発振出力を分周し、得られた分周出力を用いて、複数の前記アナログデジタル変換部のそれぞれに対応する複数の前記第1のサンプリングクロックを生成することを特徴とするアナログデジタル変換器。請求項4に記載のアナログデジタル変換器において、前記基準クロック又はその分周出力を注入同期型発振器に注入し、前記注入同期型発振器の発振出力を分周し、得られた分周出力を用いて、複数の前記アナログデジタル変換部のそれぞれに対応する複数の前記第1のサンプリングクロックを生成することを特徴とするアナログデジタル変換器。無線信号を受信する受信回路部であって、基準クロックを源振とし、前記基準クロックより高周波数であり、かつ、前記基準クロックと同期したサンプリングクロックを生成する位相同期ループと、前記入力アナログ電圧を前記サンプリングクロックを用いてサンプリングし、デジタル値に変換するアナログデジタル変換部と、前記基準クロックの電圧遷移タイミングに対する前記サンプリングクロックの時間遷移タイミングの時間差を検出し、前記時間差を差分デジタル値に変換する時間デジタル変換器と、前記差分デジタル値を補間して各サンプリングタイミングに対応する補間値を求め、前記補間値により前記アナログデジタル変換部の生デジタル出力に含まれる前記サンプリングクロックのジッタの影響をデジタル補正するデジタル補正部とを有するアナログデジタル変換器を有する受信回路部と、前記無線信号を周波数変換するための局部発振信号を生成する位相同期ループとを有することを特徴とする無線受信機。前述した特許文献1が開示する回路構成は、位相同期ループ11の出力の周波数及び周期が、アナログデジタル変換部13のサンプリングクロックよりも高周波、かつ、短周期であることに着目する。すなわち、同回路構成は、位相同期ループ11の出力に含まれるジッタが、サンプリングクロックのそれよりも小さくなることを利用する。しかしながら、位相同期ループ11をサンプリングクロックよりも高周波で動作させるには、大きな消費電力を必要とする。例えば特許文献1の場合、250MHzのサンプリングクロックに対し、位相同期ループの出力は8GHzと遥かに高周波である。これは、サンプリングクロックが1GHzの場合に、位相同期ループの出力が32GHzもの高周波になる換算であり、大きな消費電力と困難な高周波回路実装が必要になる。従って、特許文献1に開示されたアナログデジタル変換器を、次世代の産業用高度計測用途や無線通信システムで要求される超高速かつ高分解能のアナログデジタル変換器に適用することは困難である。上述の通り、サンプリングクロックに含まれるジッタの影響を、より低消費電力でデジタル補正することができるアナログデジタル変換器の実用化が求められている。そこで、本発明者は、以下の各部を有するアナログデジタル変換器を提供する。基準クロックを源振とし、前記基準クロックより高周波数であり、かつ、前記基準クロックと同期したサンプリングクロックを生成する位相同期ループ前記入力アナログ電圧を前記サンプリングクロックを用いてサンプリングし、デジタル値に変換するアナログデジタル変換部前記基準クロックの電圧遷移タイミングに対する前記サンプリングクロックの時間遷移タイミングの時間差を検出し、前記時間差を差分デジタル値に変換する時間デジタル変換器前記差分デジタル値を補間して各サンプリングタイミングに対応する補間値を求め、前記補間値により前記アナログデジタル変換部の生デジタル出力に含まれる前記サンプリングクロックのジッタの影響をデジタル補正するデジタル補正部本発明によれば、アナログデジタル変換器で使用するサンプリングクロックのジッタの影響を、低消費電力によりデジタル補正することができる。この結果、1GS/s以上の超高速で、10bit以上の高分解能を両立するアナログデジタル変換器を実現できる。上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。特に明示した場合を除き、それらは互いに無関係ではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等個数、数値、量、範囲等を含むについても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。[実施例1]図2に、第一の実施例に係るアナログデジタル変換器の構成例を示す。本実施例の場合、アナログデジタル変換器で使用するサンプリングクロックADCCLKは、基準クロックREFCLKを源振とする位相同期ループPLL20において生成する。位相同期ループ20は、位相比較器21、ループフィルタ22、電圧制御発振器VCO23、分周器24等から構成される。なお、位相比較器21は位相周波数比較器であってもよく、位相比較器21とループフィルタ22の間にチャージポンプ回路を備えていてもよい。一般に、ループフィルタ22には、ローパスフィルタが用いられる。位相同期ループ20の回路構成は、一般的に知られているものである。従って、位相同期ループ20は、一般的に知られている通常の動作を行う。すなわち、電圧制御発振器23の出力は、基準クロックの位相に同期する。また、電圧制御発振器23の出力には、基準クロックの周波数を分周器24の分周数倍した周波数の正弦波やクロック信号が現われる。この電圧制御発振器23の出力を、サンプリングクロックADCCLKとして使用する。このように、本実施例における基準クロックは、サンプリングクロックADCCLKよりも低周波である。アナログデジタル変換器は、アナログデジタル変換部ADC25と、時間デジタル変換器TDC26と、補間器27と、デジタル補正部とからなる。デジタル補正部は、アナログデジタル変換部25の出力側に接続される。デジタル補正部は、アナログデジタル変換部25の生デジタル出力から、サンプリングクロックのジッタによるサンプリング誤差電圧を差し引くことにより、アナログデジタル変換部25の生デジタル出力をデジタル補正する。以下、本明細書においては、アナログデジタル変換部25から出力された直後の出力、すなわち何らのデジタル補正を受けていない出力を生デジタル出力と呼び、何らかのデジタル補正を受けた出力と区別する。デジタル補正部は、アナログデジタル変換部25の出力に接続された微分器28、その出力とジッタの見積り値を乗算する乗算器29、乗算器29の乗算結果をアナログデジタル変換部25の出力から減算する減算器210等から構成される。アナログデジタル変換部25は、サンプリングクロックADCCLKの電圧遷移タイミング例えば電圧ローから電圧ハイへの立上りタイミングにおいて、入力アナログ電圧をサンプリングし、そのサンプリング電圧に対してアナログデジタル変換を実行する。例えばサンプリングクロックADCCLKの電圧遷移タイミングが、理想のサンプリングタイミングnTTは1変換周期であり、サンプリングクロックの周波数の逆数。nはサンプリング番号。に対してΔtだけずれている場合、サンプリング電圧はVnTΔtで表される。Δtが、ジッタ値に相当する。サンプリング電圧をΔtについての1次近似式で表すと、以下のようになる。VnTΔt=VnTΔtdV/dtnTこのように、アナログデジタル変換部25の生デジタル出力には、理想的なタイミングでサンプリングされる電圧VnTに対し、ΔtdV/dtnTで表されるサンプリング電圧誤差が含くまれる。ここで、dV/dtnTは、微分器28によって求められる。ΔtとdV/dtnTの乗算値は、乗算器29において算出される。この乗算値が、サンプリング誤差電圧の推定値、すなわちΔtdV/dtnTを与える。減算器210は、算出されたΔtdV/dtnTを生デジタル出力から減算し、サンプリング誤差電圧の影響をデジタル補正する。次に、サンプリングクロックADCCLKにランダムに重畳するジッタ値すなわち、Δtの求め方を説明する。まず、サンプリングクロックADCCLKと基準クロックREFCLKが、時間デジタル変換器TDC26に入力される。前述したように、基準クロックREFCLKの周波数は、サンプリングクロックADCCLKの周波数の分周数分の1である。時間デジタル変換器26は、基準クロックREFCLKの各電圧遷移タイミングにおいて、その電圧遷移タイミングに対応するサンプリングクロックADCCLKの電圧遷移タイミングとの時間差を検出し、デジタル値に変換する。サンプリングクロックADCCLKは、アナログデジタル変換部25と時間デジタル変換器26の両方に共通に印加される。このため、時間デジタル変換器26のデジタル出力は、基準クロックREFCLKの各電圧遷移タイミングにおけるサンプリングクロックADCCLKの電圧遷移タイミングずれ、すなわちジッタ値のデジタル値とみなすことができる。補間器27は、時間デジタル変換器26の出力側に接続される。補間器27は、時間デジタル変換器26から入力されるデジタル値を補間し、サンプリングクロックADCCLKの全てのサンプリングタイミングにおけるジッタの推定値を求める。このジッタ推定値Δtはデジタル補正部に与えられ、前述のとおり、サンプリング誤差電圧のデジタル補正に用いられる。なお、時間デジタル変換器26に入力されるサンプリングクロックADCCLKと基準クロックREFCLKの間には、配線遅延などに起因する遅延時間差により、もともと一定の時間差、すなわちスキューを持つ場合も考えられる。ただし、スキューを持つ場合でも、スキューは、時間デジタル変換器26の出力に直流成分として出現する。このため、ジッタ値だけを得るには、時間デジタル変換器26の出力からスキューに相当する直流成分を演算により取り除けばよい。本実施例では、基準クロックREFCLKが十分に低ジッタであることを前提とする。実際、基準クロックとして、一般的な水晶振動子、セラミック振動子、SAW振動子などの発振出力を用いれば、十分に低ジッタの基準クロックREFCLKを得ることができる。図3に、アナログデジタル変換部25のサンプリングクロックADCCLKが、基準クロックREFCLKの2倍の周波数である場合について、両クロックの波形関係を示す。すなわち、図3に示す波形は、位相同期ループ20において、分周器24の分周数が2の場合に対応する。例えばサンプリングクロックADCCLKが1GHz、基準クロックREFCLKが50MHzの場合、両クロックの周波数は互いに20倍異なることになる。しかし、一般性を失わないための説明の便宜上、図3の場合には、両クロックの周波数が2倍だけ異なる場合を示している。図3に示す通り、基準クロックREFCLKの立上りタイミング上向き矢印を付して示す。は、サンプリングクロックADCCLKの奇数番目のサンプリングタイミングt1,t3,t5,t7,...において同期する。このため、これら奇数番目のサンプリングタイミングにおけるサンプリングクロックADCCLKのジッタ値は、前述したように、時間デジタル変換器TDC26のデジタル出力値から直接取得することができる。補間器27は、このデジタル出力値をそのまま乗算器29に出力する。一方、偶数番目のサンプリングタイミングt2,t4,t6,...には、基準クロックREFCLKの立上りタイミングが存在しない。前述したように、サンプリングクロックADCCLKの方が、基準クロックREFCLKよりも2倍高速なためである。従って、偶数番目のサンプリングタイミングでは、サンプリングクロックADCCLKのジッタ値を時間デジタル変換器TDC26において検出することができない。そこで、補間器27は、偶数番目のサンプリングタイミングには、奇数番目のサンプリングタイミングに取得された1つ又は複数のデジタル出力値よりジッタ値を推定し、当該推定値を乗算器29に出力する。以下では、図4及び図5を用い、補間器27が偶数番目のサンプリングタイミングにおけるジッタ値を推定できることを説明する。図4及び図5は、サンプリングクロックADCCLKのジッタを、時間的に変化する信号としてみなしたときの周波数スペクトルと時間波形をそれぞれ示す。前述したように、サンプリングクロックADCCLKは、位相同期ループPLL20の出力である。従って、そのジッタは、低周波成分が支配的となる。一般に、位相同期ループ20の出力には、その構成要素である電圧制御発振器VCO23の雑音がジッタとして現れる。電圧制御発振器VCO23の雑音電圧は、非特許文献6に示すとおり、周波数に反比例し、ジッタとして発振出力中に現れる。このため、ジッタは、低周波成分が支配的となる。しかも、電圧制御発振器23に起因するジッタは、位相同期ループ20のループ帯域BW以下の周波数において、ハイパスフィルタされる。このため、ループ帯域以下の周波数のジッタは概ね一定レベルとなる。一方、位相同期ループ20を構成するその他の回路ブロックからの雑音は、位相同期ループ20のループ帯域BW程度をカットオフ周波数とするローパスフィルタにより抑圧され、位相同期ループ20の出力にジッタとして現れる。このため、電圧制御発振器23以外の回路に起因するジッタについても、低周波成分が支配的となる。例えば図4において、位相同期ループ20のループ帯域BWを80kHz、基準クロックREFCLKを50MHzと仮定すると、基準クロックREFCLKのナイキスト周波数である25MHz=50MHz2付近のジッタは、50dB程度=20log1025MHz/80kHzとなる。すなわち、ジッタの高周波成分は、ジッタの低周波成分と比較して、位相同期ループ20の出力において抑圧される。換言すると、ジッタ信号は、基準クロックREFCLKのナイキスト周波数未満の周波数成分が大半である。一方、時間デジタル変換器TDC26のデジタル出力は、サンプリングクロックADCCLK中のジッタ信号を、基準クロックREFCLKの周波数で標本化した値と等価である。従って、ジッタの信号帯域がナイキスト周波数以下であるならば、サンプリング定理SamplingTheoremにより、時間デジタル変換器TDC26の各出力サンプルに対して所定の演算を行うことにより、任意の時間におけるジッタ信号値を再現することができる。従って、補間器27は、図5に示すように、時間デジタル変換器TDC26の出力黒丸にサンプリング定理等による演算を適用し、基準クロックREFCLKの立上りタイミングが存在しないために時間デジタル変換器TDC26の出力が得られないサンプリングタイミング白丸におけるジッタ値を推定する。図4及び図5は、図3の場合と同様、サンプリングクロックADCCLKが、基準クロックREFCLKの2倍の周波数である場合について表している。なお、補間器27には、サンプリング定理のような厳密な補間以外の方法も適用できる。例えば線形補間やサンプル値と同一値の保持0次ホールド等のより簡単な補間方法も考えられる。補間器27に適用する補間方法は、許容される実装規模等を勘案して適宜選択すればよい。図6に、本実施例において使用する微分器28の実装例を示す。非特許文献3及び4に示されている通り、任意の離散時間信号一定時間間隔Tでサンプリングされた信号は、その周波数帯域がナイキスト周波数1/2T以下であれば、所定の固定のタップ係数値のFIRFiniteImpulseResponseデジタルフィルタにより、その微分値を得ることができる。図6は、微分器28を、K1タップただし、Kは偶数のFIRフィルタとして構成した例である。各タップ係数値tap0~tapKには、非特許文献3及び4に記載された固定値を用いることができる。入力信号アナログデジタル変換部25の生デジタル出力は、各遅延器61~65により、それぞれ1,2,3,...K-1,Kサンプル遅延された後、各遅延出力に対応する定数倍器66~611によりtap0~tapK倍される。最後に、各定数倍器66~611の出力が加算器612において加算され、微分出力として出力される。なお、前述した微分器28では、微分出力が、入力よりもK/2サンプル分だけ時間遅延する。従って、デジタル補正部の各演算に際しては、遅延器を適宜挿入し、この時間遅延を勘案したタイミングで各演算を実行する。図7に、簡易版の微分器28の構成例を示す。具体的には、差分器を採用する場合の構成を示す。図7に示す微分器28は、遅延器71により1サンプル遅延した1サンプル前信号と現サンプル信号との差分を加算器72において求めて出力する。アナログデジタル変換部25に入力されるアナログ入力信号の周波数帯域が十分小さい場合には、図7のように加算器72で構成した微分器28で代用してもよい。まとめ以上説明したように、本実施例においては、サンプリングクロックADCCLKを、より低速の基準クロックREFCLKを源振とする位相同期ループ20において生成する。このため、サンプリングクロックADCCLKが超高速化する場合でも、低消費電力のまま、ジッタの影響をデジタル補正できるアナログデジタル変換器を実現することができる。すなわち、1GS/s以上の超高速で、10bit以上の高分解能を両立するアナログデジタル変換器を実現できる。[実施例2]図8に、第二の実施例に係るアナログデジタル変換器の構成例を示す。本実施例は、実施例1の位相同期ループ20を後述する回路構成に置換している点を除き、実施例1と同一の回路構成を有するアナログデジタル変換器について説明する。具体的には、位相同期ループ20を、デューティ調整部Duty81と、その出力に接続されたバンドパスフィルタBPF82と、その出力に接続されたバッファ83で構成される回路で置換する場合について説明する。従って、アナログデジタル変換部ADC25、デジタル補正部、時間デジタル変換器26、補間器27の構成や動作は、実施例1と同様である。図9に、デューティ調整部81と、バンドパスフィルタ82と、バッファ83の各出力に対応する波形を示す。同図は、アナログデジタル変換部25のサンプリングクロックADCCLKが、基準クロックREFCLKの8倍の周波数である場合について表している。基準クロックREFCLKのデューティが1/2の場合、基準クロックREFCLKの周波数の偶数倍の高調波成分は含まれない。しかし、図9に示すように、デューティ調整部81において出力クロックのデューティを1/3程度に減らすと、その出力クロックに基準クロックREFCLKの周波数の8倍の高調波成分を所定量だけ含めることができる。デューティ調整部81は、インバータ遅延器やANDゲート等により容易に実現することができる。バンドパスフィルタ82は、Q値の高い急峻な特性を有するものを使用する。これにより、本実施例では、デューティ調整部81の出力クロックに含まれる基準クロックREFCLKの周波数の8倍の高調波成分だけを通過させる。バッファ83は、例えばカスケード接続されたインバータ等で構成し、バンドパスフィルタ82の出力である8倍の高調波成分を論理レベルローレベル、ハイレベルまで増幅する。これにより、バッファ83の出力段には矩形パルスが出現し、当該矩形パルスをアナログデジタル変換部25のサンプリングクロックADCCLKとして出力する。なお、サンプリングクロックADCCLKの周波数は、基準クロックREFCLKの周波数に対して厳密に8倍に同期する。このため、実施例1の場合と同様に、時間デジタル変換器TDC26を用いてジッタを検出することができる。従って、本実施例においても、第1の実施例と同様、サンプリングクロックADCCLKが超高速化する場合でも、低消費電力のまま、ジッタの影響をデジタル補正できるアナログデジタル変換器を実現することができる。[実施例3]図10に、第三の実施例に係るアナログデジタル変換器の構成例を示す。本実施例でも、実施例1の位相同期ループ20を後述する回路構成に置換している点を除き、実施例1と同一の回路構成を有するアナログデジタル変換器について説明する。具体的には、位相同期ループ20を、デューティ調整部Duty81と、その出力に接続された注入同期型Injectionlocking発振器101と、その出力に接続されたバッファ83で構成される回路で置換する場合について説明する。従って、アナログデジタル変換部ADC25、デジタル補正部、時間デジタル変換器26、補間器27の構成や動作は、実施例1と同様である。図11に、デューティ調整部81と、注入同期型発振器101と、バッファ83の各出力に対応する波形を示す。同図は、アナログデジタル変換部25のサンプリングクロックADCCLKが、基準クロックREFCLKの8倍の周波数である場合について表している。本実施例におけるデューティ調整部81も、第二の実施例の場合と同様に、基準クロックREFCLKのデューティを1/3程度に減らし、その出力クロックに、基準クロックREFCLKの周波数の8倍の高調波成分を所定量だけ発生させる。注入同期型発振器101は、例えば特許文献2に説明されているように、通常の発振回路の内部ノードに外部クロックを注入することにより、その発振周波数を注入したクロックの整数倍の周波数に強制的にロックさせることができる。ロックする発振周波数は、発振回路の時定数に応じて決まる。本実施例では、デューティ調整部81から出力されるクロックを注入同期型発振器101に注入する。また、注入同期型発振器101の発振回路の時定数を、基準クロックREFCLKの周波数の8倍程度に設定する。これにより、注入同期型発振器101の発振周波数を、基準クロックREFCLKの周波数の8倍にロックさせる。バッファ83は、第二の実施例と同様、カスケード接続されたインバータ等で構成し、バンドパスフィルタ82の出力である8倍の高調波成分を論理レベルローレベル、ハイレベルまで増幅する。これにより、バッファ83の出力段には矩形パルスが出現し、当該矩形パルスをアナログデジタル変換部25のサンプリングクロックADCCLKとして出力する。なお、サンプリングクロックADCCLKの周波数は、基準クロックREFCLKの周波数に対して厳密に8倍に同期する。このため、実施例1の場合と同様に、時間デジタル変換器TDC26を用いてジッタを検出することができる。従って、本実施例においても、第1及び第2の実施例と同様、サンプリングクロックADCCLKが超高速化する場合でも、低消費電力のまま、ジッタの影響をデジタル補正できるアナログデジタル変換器を実現することができる。[実施例4]図12に、第四の実施例に係るアナログデジタル変換器の構成例を示す。本実施例は、タイムインターリーブ型のアナログデジタル変換器について説明する。タイムインターリーブ型のアナログデジタル変換器は、非特許文献3及び4などに記載されているように、複数例えば、L個の同一構成のアナログデジタル変換部により入力信号をアナログデジタル変換する。各アナログデジタル変換部で使用するサンプリングクロックは、周波数が互いに同じであるが、位相が360度/Lずつ異なっている。このため、実質的に、サンプリングクロックADCCLKの周波数のL倍の変換レートにより、入力信号をアナログデジタル変換することができる。本実施例においては、説明を簡単にするため、L=2の場合について説明する。もっとも、後述する説明は、Lが3以上の自然数の場合にも、同様に適用することができる。図12に示すアナログデジタル変換器は、第一のアナログデジタル変換部121ADC1と、第二のアナログデジタル変換部127ADC2を有し、それぞれに共通の入力信号が接続される。第一のアナログデジタル変換部121のサンプリングクロックADCCLK1と第二のアナログデジタル変換部127のサンプリングクロックADCCLK2は、いずれも、基準クロックREFCLKを源振とする位相同期ループPLL20により生成されている。この点は、第一の実施例と同じである。勿論、PLLループ20に替えて、第二の実施例や第三の実施例で説明した回路構成によりサンプリングクロックADCCLKを生成しても良い。位相同期ループPLL20は、位相比較器PFD21、ループフィルタLPF22、電圧制御発振器VCO23、分周器1/N24等から構成される。位相比較器21は位相周波数比較器であってもよく、位相比較器21とループフィルタ22の間にチャージポンプ回路を備えていてもよい。一般に、ループフィルタ22には、ローパスフィルタが用いられる。位相同期ループ20の回路構成は、一般的に知られているものである。従って、位相同期ループ20は、一般的に知られている通常の動作を行う。すなわち、電圧制御発振器23の出力は、基準クロックの位相に同期する。また、電圧制御発振器23の出力には、基準クロックの周波数を分周器24の分周数倍N倍した周波数の正弦波やクロック信号が現われる。本実施例では、この位相同期ループ20の出力すなわち、電圧制御発振器23の出力を、2分周器120に印加する。2分周器120は、印加されたクロックから、第一のサンプリングクロックADCCLK1と第二のサンプリングクロックADCCLK2を生成する。第一のサンプリングクロックADCCLK1は、第一のアナログデジタル変換部121のサンプリングクロックとして用いられ、第二のサンプリングクロックADCCLK2は、第二のアナログデジタル変換部127のサンプリングクロックとして用いられる。第一のサンプリングクロックADCCLK1と第二のサンプリングクロックADCCLK2は、各周波数が位相同期ループ20の出力の周波数の1/2であり、かつ、各位相が互いに180度=360度/2ずれたクロック信号である。分周数Nが2より大きい数の場合、基準クロックREFCLKは、第一のサンプリングクロックADCCLK1及び第二のサンプリングクロックADCCLK2よりも低周波になる。第一のアナログデジタル変換部121の出力側には、第一の実施例の場合と同様、第一のデジタル補正部が接続される。第一のデジタル補正部は、第一のアナログデジタル変換部121の生デジタル出力に含まれるジッタ成分をデジタル補正する。この実施例の場合、サンプリングクロックADCCLK1のジッタに起因するサンプリング誤差電圧を生デジタル出力から差し引く動作を実行する。第一のデジタル補正部は、第一のアナログデジタル変換部121の出力に接続された微分器124、微分器124の出力とジッタの見積り値を乗算する乗算器125、その乗算結果を第一のアナログデジタル変換部121の生デジタル出力から減算する減算器126等から構成される。第一のアナログデジタル変換部121は、サンプリングクロックADCCLK1の電圧遷移タイミング例えば電圧ローから電圧ハイへの立上りタイミングにおいて、入力アナログ電圧をサンプリングし、そのサンプリング電圧に対してアナログデジタル変換を実行する。例えばサンプリングクロックADCCLK1の電圧遷移タイミングが、理想のサンプリングタイミングnTTは1変換周期であり、サンプリングクロックの周波数の逆数。nはサンプリング番号。に対してΔt1だけずれている場合、サンプリング電圧はVnTΔt1で表される。Δt1が、ジッタ値に相当する。サンプリング電圧をΔt1についての1次近似式で表すと、以下のようになる。VnTΔt1=VnTΔt1dV/dtnTこのように、第一のアナログデジタル変換部121の生デジタル出力には、理想的なタイミングでサンプリングされる電圧VnTに対し、Δt1dV/dtnTで表されるサンプリング電圧誤差が含まれる。ここで、dV/dtnTは、微分器124において算出される。Δt1とdV/dtnTの乗算値は、乗算器125において算出される。この乗算値が、サンプリング誤差電圧の推定値、すなわちΔt1dV/dtnTを与える。減算器126は、算出されたΔt1dV/dtnTを生デジタル出力から減算し、サンプリング誤差電圧の影響をデジタル補正する。次に、サンプリングクロックADCCLK1にランダムに重畳するジッタ値すなわち、Δtの求め方を説明する。まず、サンプリングクロックADCCLK1と基準クロックREFCLKが、時間デジタル変換器122に入力される。前述したように、基準クロックREFCLKの周波数は、サンプリングクロックADCCLK1の周波数の分周数分の1である。時間デジタル変換器122は、基準クロックREFCLKの各電圧遷移タイミングにおいて、その電圧遷移タイミングに対応するサンプリングクロックADCCLK1の電圧遷移タイミングとの時間差を検出し、デジタル値に変換する。サンプリングクロックADCCLK1は、第一のアナログデジタル変換部121と時間デジタル変換器122の両方に共通に印加される。このため、時間デジタル変換器122のデジタル出力は、基準クロックREFCLKの各電圧遷移タイミングにおけるサンプリングクロックADCCLK1の電圧遷移タイミングずれ、すなわちジッタ値のデジタル値とみなすことができる。補間器123は、時間デジタル変換器122の出力側に接続される。補間器123は、時間デジタル変換器122から入力されるデジタル値を補間し、サンプリングクロックADCCLK1の全てのサンプリングタイミングにおけるジッタの推定値を求める。このジッタ推定値Δt1はデジタル補正部に与えられ、上記の通り、サンプリング誤差電圧のデジタル補正に用いられる。なお、時間デジタル変換器122に入力されるサンプリングクロックADCCLK1と基準クロックREFCLKの間には、配線遅延などに起因する遅延時間差により、もともと一定の時間差、すなわちスキューを持つ場合も考えられる。ただし、スキューを持つ場合でも、スキューは、時間デジタル変換器122の出力に直流成分として出現する。このため、ジッタ値だけを得るには、時間デジタル変換器122の出力からスキューに相当する直流成分を演算により取り除けばよい。同様に、第二のアナログデジタル変換部127の出力側には、第二のデジタル補正部が接続される。第二のデジタル補正部も、第二のアナログデジタル変換部127の生デジタル出力に含まれるジッタ成分をデジタル補正する。この実施例の場合、サンプリングクロックADCCLK2のジッタに起因するサンプリング誤差電圧を生デジタル出力から差し引く動作を実行する。第二のデジタル補正部は、第二のアナログデジタル変換部127の出力に接続された微分器1210、微分器1210の出力とジッタの見積り値を乗算する乗算器1211、その乗算結果を第二のアナログデジタル変換部127の生デジタル出力から減算する減算器1212等から構成される。第二のアナログデジタル変換部127は、サンプリングクロックADCCLK2の電圧遷移タイミング例えば電圧ローから電圧ハイへの立上りタイミングにおいて、入力アナログ電圧をサンプリングし、そのサンプリング電圧に対してアナログデジタル変換を実行する。例えばサンプリングクロックADCCLK2の電圧遷移タイミングが、理想のサンプリングタイミングnTT/2Tは1変換周期であり、サンプリングクロックの周波数の逆数。nはサンプリング番号。に対してΔt2だけずれている場合、サンプリング電圧はVnTT/2Δt2で表される。Δt2が、ジッタ値に相当する。サンプリング電圧をΔt2についての1次近似式で表すと、以下のようになる。V=VΔt2dV/dtこのように、第二のアナログデジタル変換部127の生デジタル出力には、理想的なタイミングでサンプリングされる電圧VnTT/2に対し、Δt2dV/dtnTT/2で表されるサンプリング電圧誤差が含まれる。ここで、dV/dtnTT/2は、微分器1210において算出される。Δt2とdV/dtnTT/2の乗算値は、乗算器1211において算出される。この乗算値が、サンプリング誤差電圧の推定値、すなわちΔt2dV/dtnTT/2を与える。減算器1212は、算出されたΔt2dV/dtnTT/2を生デジタル出力から減算し、サンプリング誤差電圧の影響をデジタル補正する。次に、サンプリングクロックADCCLK2にランダムに重畳するジッタ値すなわち、Δtの求め方を説明する。まず、サンプリングクロックADCCLK2と基準クロックREFCLKが、時間デジタル変換器128に入力される。前述したように、基準クロックREFCLKの周波数は、サンプリングクロックADCCLK2の周波数の分周数分の1である。時間デジタル変換器128は、基準クロックREFCLKの各電圧遷移タイミングにおいて、その電圧遷移タイミングに対応するサンプリングクロックADCCLK2の電圧遷移タイミングとの時間差を検出し、デジタル値に変換する。サンプリングクロックADCCLK2は、第二のアナログデジタル変換部127と時間デジタル変換器128の両方に共通に印加される。このため、時間デジタル変換器128のデジタル出力は、基準クロックREFCLKの各電圧遷移タイミングにおけるサンプリングクロックADCCLK2の電圧遷移タイミングずれ、すなわちジッタ値のデジタル値とみなすことができる。補間器129は、時間デジタル変換器128の出力側に接続される。補間器129は、時間デジタル変換器128から入力されるデジタル値を補間し、サンプリングクロックADCCLK2の全てのサンプリングタイミングにおけるジッタの推定値を求める。このジッタ推定値Δt2はデジタル補正部に与えられ、上記の通り、サンプリング誤差電圧のデジタル補正に用いられる。なお、時間デジタル変換器128に入力されるサンプリングクロックADCCLK2と基準クロックREFCLKの間には、配線遅延などに起因する遅延時間差により、もともと一定の時間差、すなわちスキューを持つ場合も考えられる。ただし、スキューを持つ場合でも、スキューは、時間デジタル変換器128の出力中の直流成分として出現する。このため、ジッタ値だけを得るには、時間デジタル変換器128の出力からスキューに相当する直流成分を演算により取り除けばよい。なお、本実施例の場合、微分器124は第一のアナログデジタル変換部121の出力だけに接続され、微分器1210は第二のアナログデジタル変換部127の出力だけに接続されている。この場合、1/2T以下の入力周波数まで正しい微分値を出力することができる。また、非特許文献3及び4に示されているように、全てのアナログデジタル変換部本実施例であれば、第一のアナログデジタル変換部121と第二のアナログデジタル変換部127の出力を用いて図6の場合と同様の演算を実行すれば、タイムインターリーブ型アナログデジタル変換器としてのナイキスト周波数である1/Tまで正しい微分値を出力することができる。図13に、本実施例に係るタイムインターリーブ型アナログデジタル変換器の動作タイミングを示す。位相同期ループ内の電圧制御発振器VCO23の出力は、基準クロックREFCLKと同期し、かつ、周波数がN倍のクロックである。Nは分周器24の分周数であり、本図ではN=5である。前述したように、第一のアナログデジタル変換部121のサンプリングクロックADCCLK1と、第二のアナログデジタル変換部127のサンプリングクロックADCCLK2は、電圧制御発振器VCO23の出力を分周器120で2分周することにより生成される。また、サンプリングクロックADCCLK1とサンプリングクロックADCCLK2の位相は2分の1周期ずれている。これらの波形は、図13に示した通りである。同図に示す通り、第一のサンプリングクロックADCCLK1と第二のサンプリングクロックADCCLK2は、いずれも、基準クロックREFCLKと同期し、かつ、立上りタイミング上向き矢印を付して示す。の5回に1度、基準クロックREFCLKの立上りタイミングと同期する。従って、前述したように、時間デジタル変換器122及び128を用いたジッタの検出が可能である。また、補間器123及び129により、同期タイミングの中間に出現する4つの各サンプリングタイミングにおけるジッタ推定値を補間演算により求めることができる。前述したように、図13では、アナログデジタル変換部の個数Lが2であり、かつ、分周器24の分周数Nが5である場合について、基準クロックREFCLKとサンプリングクロックADCCLK1及び2の動作タイミングの関係を説明したが、各数値は他の自然数であっても構わない。ただし、LとNは互いに素になるように選定する。この場合、N回に1度ずつ、各サンプリングクロックと基準クロックの立上りタイミングが同期するため、前述した時間デジタル変換器122及び128と同様の補正動作が可能となる。本実施例の場合も、基準クロックREFCLKが十分に低ジッタであることを前提とする。実際、基準クロックとして、一般的な水晶振動子、セラミック振動子、SAW振動子などの発振出力を用いれば、十分に低ジッタの基準クロックREFCLKを得ることができる。まとめ以上説明したように、タイムインターリーブ型アナログデジタル変換器を構成することにより、変換器全体としてのサンプリングクロックが超高速化する場合でも、低消費電力のまま、ジッタの影響をデジタル補正できるアナログデジタル変換器を実現することができる。[実施例5]図14に、第五の実施例に係るアナログデジタル変換器の構成例を示す。本実施例も、タイムインターリーブ型アナログデジタル変換器について説明する。ただし、本実施例に係るアナログデジタル変換器は、各アナログデジタル変換部におけるサンプリングタイミングのスキューをデジタル補正するための機構を有する点において第四の実施例と異なっている。本実施例の場合も、第四の実施例の場合と同様に、アナログデジタル変換部の個数Lは2であり、第一のアナログデジタル変換部121と第二のアナログデジタル変換部127を備えている。図12に示す回路構成に加え、本実施例のアナログデジタル変換器は、参照アナログデジタル変換部ADC0141と、スキュー探索部142と、加算器143、144を備えている。加算器143は第一のアナログデジタル変換部121用であり、加算器144は第二のアナログデジタル変換部127用である。なお、ジッタの補正に係る部分の回路構成と動作原理は、第四の実施例と同様であるため、本実施例での説明は割愛する。本実施例において、第一のアナログデジタル変換部121のサンプリングクロックADCCLK1と第二のアナログデジタル変換部127のサンプリングクロックADCCLK2のスキューランダムでない一定の時間ずれの影響は、以下のようにデジタル補正される。参照アナログデジタル変換部141には、2つのアナログデジタル変換部121及び127と同様、入力アナログ電圧が与えられる。すなわち、参照アナログデジタル変換部141は、入力に対し、2つのアナログデジタル変換部121及び127と並列に接続される。参照アナログデジタル変換部141は、専用のサンプリングクロックにより入力アナログ電圧をサンプリングし、そのサンプリング電圧に対してアナログデジタル変換を実行する。本実施例の場合、参照アナログデジタル変換部用のサンプリングクロックには、位相同期ループPLL20の源振である基準クロックREFCLKを使用する。勿論、他のクロックを用いても良い。スキュー探索部142は、参照アナログデジタル変換部141の出力側に接続される。スキュー探索部142は、参照アナログデジタル変換部141の変換出力、第一のデジタル補正部の出力図14の出力1、第二のデジタル補正部の出力図14の出力2等を入力し、第一のサンプリングクロックADCCLK1のスキューと第二のサンプリングクロックADCCLK2のスキューを探索する。各スキューは、参照アナログデジタル変換部用のサンプリングクロックを基準に探索する。この実施例の場合、基準クロックREFCLKを基準に探索する。第一のサンプリングクロックADCCLK1と第二のサンプリングクロックADCCLK2のそれぞれについて探索された各スキューの推定値ΔtS1及びΔtS2は、スキュー探索部142から加算器143及び144にそれぞれ出力される。加算器143は、補間器123の出力側に接続され、補間器123から入力されるジッタ推定値とスキュー推定値ΔtS1との加算結果を、乗算器125に出力する。同様に、加算器144は、補間器129の出力側に接続され、補間器129から入力されるジッタ推定値とスキュー推定値ΔtS2との加算結果を、乗算器1211に出力する。従って、乗算器125及び1211は、加算器143及び144の出力に、対応する微分器124及び1210の微分出力を乗算した結果を減算器126及び1212に出力する。減算器126及び1212はそれぞれ、アナログデジタル変換部121及び127の生デジタル出力から乗算器125及び1211の出力を減算する。これにより、減算器126及び1212のそれぞれからは、ジッタとスキューによるサンプリング電圧誤差の影響を補正したデジタル値が出力される。なお、図14においては、主要でない結線の一部を省略している。また、スキューの補正に関係するより厳密な構成と動作は、非特許文献3及び4に示されている通りである。まとめ以上説明したように、本実施例によれば、サンプリングクロックが超高速化する場合でも、低消費電力のまま、スキューとジッタの影響をデジタル補正できるアナログデジタル変換器を実現することができる。[実施例6]図15に、第六の実施例を示す。本実施例は、実施例1で説明したアナログデジタル変換器を、一般の無線送受信機に適用した場合の例である。まず、無線受信回路の構成を説明する。アンテナ151で受信された高周波無線信号は、送受切換えスイッチ152を経由し、フロントエンドモジュールFEM153に入力される。フロントエンドモジュール153は、フィルタやシングル差動変換用のバラン平衡不均衡変換器等で構成される。フロントエンドモジュール153の出力は、RFRadioFrequency回路に与えられ信号処理される。RF回路は、例えば低雑音増幅器LNA154等で構成される。低雑音増幅器154の出力は、受信ミキサ155に与えられ、受信周波数より低周波の信号に周波数変換される。周波数変換された信号は、プリアンプ、可変利得アンプ、フィルタ等から構成されるアナログフロントエンド部AFE156により信号処理される。アナログフロントエンド部156の出力信号は、アナログデジタル変換部25等から構成されるアナログデジタル変換器に入力される。アナログデジタル変換器は、受信信号をアナログデジタル変換し、その変換出力をデジタルベースバンド部157に出力する。デジタルベースバンド部157は、妨害波信号のフィルタリングや受信データの復調等を実行し、外部インターフェースに受信データを出力する。まず、無線送信回路の構成を説明する。デジタルベースバンド部157は、外部インターフェースから送信データを入力し、当該送信データに基づいて送信ベースバンド信号を生成する。送信ベースバンド信号は、デジタルアナログ変換器158においてアナログ信号に変換される。このアナログ信号はフィルタ159に入力され、送信スペクトルマスクを遵守できるように、帯域制限される。フィルタ159の出力信号は送信ミキサ1510に入力され、高周波信号に周波数変換される。周波数変換後の信号は、パワーアンプPA1511において、所望の送信電力まで電力増幅される。その後、電力増幅後の信号は、送受切換えスイッチ152を経由してアンテナ151に与えられ、送信される。受信ミキサ155や送信ミキサ1510は、それぞれの入力信号を、位相同期ループ20から供給される局部発振信号と乗算することにより、所望の周波数変換を実行する。局部発振信号は、基準クロックREFCLKを源振とした位相同期ループ20により生成される。この実施例の場合、アナログデジタル変換部25のサンプリングクロックADCCLKは、周波数変換に使用した位相同期ループ20の出力を流用して生成する。このため、位相同期ループ20の出力側に分周器150を接続し、位相同期ループ20の局部発振信号をM分周Mは整数してサンプリングクロックADCCLKを生成する。アナログデジタル変換器を構成するアナログデジタル変換部25、デジタル補正部、時間デジタル変換器26、補間器27の各構成と動作は第一の実施例と同様である。すなわち、アナログデジタル変換器は、時間デジタル変換器26を用いて検出されたジッタ値及びその推定値に基づいてサンプリングクロックADCCLKのジッタの影響をデジタル補正する。サンプリングクロックADCCLKと基準クロックREFCLKは、周波数が厳密に同期しているため、定期的に両者の立上りタイミングが同期する。従って、第一の実施例と同様の補正動作を実行できる。まとめ以上説明したように、本実施例によれば、超高速のサンプリングクロックで動作するアナログデジタル変換器の無線送受信機への実装が実現される。しかも、本実施例で使用するアナログデジタル変換器は低消費電力である。このため、携帯型の無線送受信機に特に効果的である。[実施例7]図16に、第七の実施例を示す。本実施例は、実施例1で説明したアナログデジタル変換器を、マイコンチップに適用した場合の例である。マイコンチップは、マイクロプロセッシングユニットMPU161やRAMRandomAccessMemory162、ROMReadOnlyMemory163、アナログデジタル変換器、位相同期ループ20等を備えている。アナログ入力端子から入力されたアナログ信号は、アナログフロントエンド部156において所要のアナログ信号処理を受ける。この後、アナログ信号は、アナログデジタル変換部25等から構成されるアナログデジタル変換器に入力される。アナログデジタル変換器は、アナログ信号をアナログデジタル変換し、その変換出力をマイクロプロセッシングユニット161に出力する。マイクロプロセッシングユニット161は、処理対象とするアナログ信号について予め定めた処理を実行する。マイクロプロセッシングユニット161、RAM162、ROM163の動作に必要な各クロック信号は、位相同期ループ20において生成され、供給される。アナログデジタル変換部25のサンプリングクロックADCCLKも、位相同期ループ20の出力を流用して生成される。具体的には、位相同期ループ20の局部発振信号を分周器150に与えてM分周Mは整数し、サンプリングクロックADCCLKを生成する。アナログデジタル変換部25、デジタル補正部、時間デジタル変換器26、補間器27の構成と動作は第一の実施例と同様である。すなわち、アナログデジタル変換器は、時間デジタル変換器26を用いて検出されたジッタ値及びその推定値に基づいてサンプリングクロックADCCLKのジッタの影響をデジタル補正する。サンプリングクロックADCCLKと基準クロックREFCLKは、周波数が厳密に同期しているため、定期的に両者の立上りタイミングが同期する。従って、第一の実施例と同様の補正動作を実行できる。まとめ以上説明したように、本実施例によれば、超高速のサンプリングクロックで動作するアナログデジタル変換器のマイコンチップへの実装が実現される。しかも、本実施例で使用するアナログデジタル変換器は低消費電力である。このため、携帯機器に搭載されるマイコンチップに特に効果的である。[時間デジタル変換器の具体例]図17に、各実施例で使用する時間デジタル変換器TDCの回路実装例を示す。すなわち、時間デジタル変換器26図2、図8、図10、図15、図16や時間デジタル変換器122、128図12、図14に用いて好適な回路実装例を示す。IN1からADCCLKが、IN2からREFCLKが入力される。これら2つのクロック入力は位相周波数比較器171に入力される。位相周波数比較器171は、2つのクロックの立上りタイミングに応じて、チャージポンプ172を制御する。その制御に応じてチャージポンプ172の出力から容量素子CINT173に対して電流が充放電される。その結果、チャージポンプ172の出力には、ADCCLKとREFCLKの立上りタイミングの時間差に応じた電圧が生じる。この電圧は、抵抗ラダー176、コンパレータ列177、温度計コードTOバイナリコード変換部178からなる従来のフラッシュADCAnalogtoDigitalConveter構成により、デジタル値にA/D変換される。以上の通り、2つの入力CLKの立上りタイミング時間差に応じたデジタル値が出力OUTに得られる。以下、時間デジタル変換器を構成する各部の構成と動作を詳細に説明する。位相周波数比較器171は、従来のPLLでしばしば用いられる位相周波数比較器と同じ構成でよい。すなわち、2つのDフリップフロップ171A、171Bは、クロック入力端子CKがそれぞれIN1ADCCLKとIN2REFCLKに接続され、データ入力端子Dが電源電圧VDDに接続される。また、遅延ANDゲート171Cの入力には、これら2つのDフリップフロップの出力が接続される。また、遅延ANDゲート171Cの出力は、2つのDフリップフロップ171A、171Bのリセット端子Resetに接続される。図18に、TDCを構成する各部の動作波形を示す。図18に示すように、Dフリップフロップ171Aの出力図17のVAは、ADCCLKの立上りタイミングに同期して、出力がローレベルからハイレベルに変化する。一方、Dフリップフロップ171Bの出力図17のVBは、REFCLKの立上りタイミングに同期して、出力がローレベルからハイレベルに変化する。2つのDフリップフロップ171A、171Bの出力がともにハイレベルになると、遅延ANDゲート171Cの出力は、意図的に設定したTOVの遅延時間の後、ローレベルからハイレベルに変化する。その結果、2つのDフリップフロップ171A、171Bの各出力がローレベルにリセットされる。すなわち、図18に示す通り、出力VA、VBは、ADCCLKとREFCLKのいずれか立上りタイミングの遅い方の立上りタイミングから更にTOVの時間だけ経過した後、ともに出力がローレベルになる。なお、前述したように意図的なTOV期間を設けるのは、ADCCLKとREFCLKの立上りタイミングの時間差が極めて小さい時にも、CLKを正しく検出できるようにするためである。この技術は、PLLの位相周波数比較器171のデッドゾーン回避技術として一般的に知られている。まず、ADCCLKの立上がりタイミングの方が、REFCLKの立上りタイミングよりも早い場合図18のケース1について説明する。ADCCLKの立上りタイミングにおいて、Dフリップフロップ171Aの出力VAがハイレベルになると、反転ゲート171Dの出力がローレベルになる。この場合、チャージポンプ172内のPMOSスイッチ172Aがオンになる。その結果、PMOS電流源172CよりPMOSスイッチ172Aを経由して、容量素子CINT173に電流が充電される。この充電の間、チャージポンプ172の出力電圧VCは直線的に増加する。その後、REFCLKの立上りタイミングにおいて、Dフリップフロップ171Bの出力VBもハイレベルになると、NMOSスイッチ172Bもオンになる。この場合、NMOSスイッチ172Bを経由して、容量素子CINT173からNMOS電流源172Dに電流が吸い出される。ここで、PMOS電流源172Cによる供給電流値とNMOS電流源172Dによる吸い込み電流値は、同一値に設定されている。そのため、供給電流と吸い込み電流が相殺され、容量素子CINT173には電流が流れなくなる。その結果、REFCLKの立上りタイミング以降、チャージポンプ172の出力電圧VCは一定に保持される。すなわち、容量素子CINT173には、ADCCLKとREFCLKの立上りタイミング時間差に相当する期間だけ電流が充電され、充電後の電圧値がそのまま保持される。次に、REFCLKの立上がりタイミングの方が、ADCCLKの立上りタイミングより早い場合図18ケース2について説明する。この場合、Dフリップフロップ171Bの出力VBが、Dフリップフロップ171Aの出力VAよりも先にオンになる。このため、REFCLKとADCCLKの立上りタイミング時間差に相当する期間だけ容量素子CINT173から電流が放電され、放電後の電圧値がそのまま保持される。以上から、チャージポンプ172の出力電圧VCは、次式となる。ここで、ICPはPMOS電流源172CとNMOS電流源172Dの電流値、Δtは、ADCCLKとREFCLKの立上りタイミング時間差ADCCLKのほうが立上りタイミングが早い場合を正符号に定義である。また、図17に示す通り、容量素子CINT173の下部電極を電圧源175に接続することで、出力電圧VCに直流バイアスを与えている。本例では、後段に位置するフラッシュADC部の動作に都合のよいVDD/2を直流バイアスとして与える。このため、電圧源175の電圧値はVDD/2に設定している。フラッシュADC部では、チャージポンプ172の出力電圧VCをmビットでA/D変換する。フラッシュADC部のコンパレータ列177を構成する各コンパレータ図中、三角形の記号で示すは、クロック生成部179CLKGENがREFCLKから生成するCMPCLKの立上りタイミングをトリガに用い、出力電圧VCと、抵抗ラダー176から供給される各比較用電圧とを比較する。各コンパレータは、その比較結果に応じてハイレベルかローレベルのいずれかを出力する。温度計コードTOバイナリコード変換部178は、各コンパレータの出力をバイナリコードに変換してOUTとして出力する。ここで、容量素子CINT173に保持された電荷は、チャージポンプ172内のPMOSスイッチ172AとNMOSスイッチ172Bや、容量素子CINT173に対して並列に接続されたリセットスイッチ174などを経由してリークする恐れがある。そのため、リーク期間出力電圧VCが確定してから各コンパレータが判定を開始するまでの期間図18のTADを、必要最小限に留めるべきである。フラッシュADC部におけるA/D変換が完了した後すなわち、図18におけるOUTの確定後、RSTCLKをハイレベルに立上げてリセットスイッチ174をオンにする。これにより、容量素子CINT173の電荷はゼロにリセットされる。すなわち、容量素子CINT173は、ADCCLKの立上がりタイミングとREFCLKの立上がりタイミングの次回の比較に備える状態になる。RSTCLKもCMPCLKと同様にクロック生成部179において、REFCLKから生成することができる。なお、式1が示す通り、図17に示すTDCの変換利得は、ICP/CINTで与えられる。この変換利得を高めることにより、フラッシュADC部で発生する雑音電圧は、TDCの入力換算ジッタとしては十分に小さくすることができる。また、2つのDフリップフロップ171Aと171Bの入力換算ジッタは、そのままTDCの入力換算ジッタになる。このため、2つのDフリップフロップ171Aと171Bの入力換算ジッタは十分に低減する必要がある。TDCの入力換算ジッタの低減は、各実施例に適用するTDCとして最も要求される性能である。例えば最大±8psのジッタを想定し、4ビットのTDCにより変換する場合、1LSBは、8ps×2/24=1psである。このTDCを用いて各実施例の補正を行うことにより、補正後の残留ジッタを±1/2LSB以下すなわち、±0.5ps以下に低減することができる。上記の通り、ADCCLKとREFCLKの立上りタイミング時間差は、変換利得ICP/CINTにより電圧に変換される。例えば、ICP=2mA、CINT=50fFの場合、1psの時間差は40mVの電圧に変換される。従って、フラッシュADC部は、1LSBが40mVで、フルスケール電圧は、40mV×24=640mVで設計する。なお、反転ゲート171Dやチャージポンプ172内のPMOSスイッチ172A、NMOSスイッチ172Bなどの応答遅延により生じる可能性のあるTDCの入力換算直流オフセットは、容易に検出して除去することが可能である。このため、入力換算直流オフセットは問題にならないと考えられる。"