"時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、AD変換の対象となるアナログ信号と前記参照信号とを比較し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部と、所定の周波数のクロック信号をカウントクロックとしてカウントを行い、カウント値を出力する第1のカウント部と、前記第1のカウント部から出力される前記カウント値をラッチするラッチ部と、前記比較処理の終了に係る第1のタイミングで前記ラッチ部を有効にし、前記第1のタイミングを所定の時間だけ遅延させた第2のタイミングで前記ラッチ部にラッチを実行させるラッチ制御部と、を備え、前記ラッチ部にラッチされた前記カウント値に基づいて、前記アナログ信号に応じたデジタルデータを出力するAD変換回路。時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、AD変換の対象となるアナログ信号と前記参照信号とを比較し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部と、所定の周波数のクロック信号をカウントクロックとしてカウントを行い、第1のカウント値を出力する第1のカウント部と、前記第1のカウント部から出力される前記第1のカウント値をラッチするラッチ部と、前記第1のカウント部から出力される前記第1のカウント値を構成するビットの1つをカウントクロックとしてカウントを行い、第2のカウント値をラッチする第2のカウント部と、前記比較処理の終了に係る第1のタイミングで前記ラッチ部を有効にし、前記第1のタイミングを所定の時間だけ遅延させた第2のタイミングで前記ラッチ部および前記第2のカウント部にラッチを実行させるラッチ制御部と、を備え、前記ラッチ部にラッチされた前記第1のカウント値および前記第2のカウント部にラッチされた前記第2のカウント値に基づいて、前記アナログ信号に応じたデジタルデータを出力するAD変換回路。前記第2のタイミングは、前記クロック信号に同期したタイミングであることを特徴とする請求項1または請求項2に係るAD変換回路。入射される電磁波の大きさに応じて画素信号を出力する画素が複数、行列状に配置された撮像部と、請求項1に係るAD変換回路と、を備え、前記画素信号が前記アナログ信号として前記AD変換回路に入力され、前記比較部、前記ラッチ部、および前記ラッチ制御部は、前記撮像部の1列または複数列ごとに設けられることを特徴とする固体撮像装置。入射される電磁波の大きさに応じて画素信号を出力する画素が複数、行列状に配置された撮像部と、請求項2に係るAD変換回路と、を備え、前記画素信号が前記アナログ信号として前記AD変換回路に入力され、前記比較部、前記ラッチ部、前記第2のカウント部、および前記ラッチ制御部は、前記撮像部の1列または複数列ごとに設けられることを特徴とする固体撮像装置。しかしながら、上記従来のAD変換回路には以下に示す課題がある。すなわち、ラッチ部1108を構成するラッチ回路D0~D3がタイムインターバルの期間動作し続けることにより、ラッチ部1108で消費される電流値が大きくなり、AD変換回路の低消費電流化が困難である、という課題がある。従来技術のAD変換回路では、比較部1109による比較の開始時点から第2のタイミングまでの期間、ラッチ部1108を構成するラッチ回路D0~D3が常に動作している。一般的に、第1のカウント部1018からの出力特に、LSBビットのカウント値D0は、周波数が高いため、ラッチ部1108を構成するラッチ回路D0~D3で消費される電流が大きく、AD変換回路の低消費電流化が困難であった。ここで、従来例のAD変換回路を用いた具体的なデバイスの例として、デジタルスチルカメラDSC等に使用されるイメージャを考えてみる。具体的には、画素数は2000万画素、フレームレートは120framesecというスペックを仮定してみる。ここでは、AD変換回路を画素配列の列毎に配置するものとし、説明を容易にするため、2000万画素の画素配列を縦横に4000行×5000列として、更に単純化のためにブランキング期間がないものとすると、1秒当りに画素信号を読み出す行の数は以下のようになる。120framesec×4000行frame=480Klinesecつまり、1行の読出しレートは480KHzとなる。例えば分解能10ビットのAD変換であれば、1行の読出しレートの1024倍である480MHz程度の周波数で第1のカウント部1018からカウント値が出力される。更に、例えば分解能12ビットのAD変換であれば、1行の読出しレートの4096倍である約2GHz程度の周波数で第1のカウント部1018からカウント値が出力される。その場合、ラッチ部1108を構成するラッチ回路D0~D3の消費電流値を100μA列と仮定すると、5000列での消費電流値は以下のようになる。100uA列×5000列=500mA更に、画素数、フレームレート、分解能が増加すると、上記のように見積った周波数である2GHzよりも高い周波数でカウント値が出力され、消費電流値は更に大きくなる。本発明は、上述した課題に鑑みてなされたものであって、消費電流を低減することができるAD変換回路および固体撮像装置を提供することを目的とする。本発明は、上記の課題を解決するためになされたもので、時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、AD変換の対象となるアナログ信号と前記参照信号とを比較し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部と、所定の周波数のクロック信号をカウントクロックとしてカウントを行い、カウント値を出力する第1のカウント部と、前記第1のカウント部から出力される前記カウント値をラッチするラッチ部と、前記比較処理の終了に係る第1のタイミングで前記ラッチ部を有効にし、前記第1のタイミングを所定の時間だけ遅延させた第2のタイミングで前記ラッチ部にラッチを実行させるラッチ制御部と、を備え、前記ラッチ部にラッチされた前記カウント値に基づいて、前記アナログ信号に応じたデジタルデータを出力するAD変換回路である。また、本発明は、時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、AD変換の対象となるアナログ信号と前記参照信号とを比較し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部と、所定の周波数のクロック信号をカウントクロックとしてカウントを行い、第1のカウント値を出力する第1のカウント部と、前記第1のカウント部から出力される前記第1のカウント値をラッチするラッチ部と、前記第1のカウント部から出力される前記第1のカウント値を構成するビットの1つをカウントクロックとしてカウントを行い、第2のカウント値をラッチする第2のカウント部と、前記比較処理の終了に係る第1のタイミングで前記ラッチ部を有効にし、前記第1のタイミングを所定の時間だけ遅延させた第2のタイミングで前記ラッチ部および前記第2のカウント部にラッチを実行させるラッチ制御部と、を備え、前記ラッチ部にラッチされた前記第1のカウント値および前記第2のカウント部にラッチされた前記第2のカウント値に基づいて、前記アナログ信号に応じたデジタルデータを出力するAD変換回路である。また、本発明のAD変換回路において、前記第2のタイミングは、前記クロック信号に同期したタイミングであることを特徴とする。また、本発明は、入射される電磁波の大きさに応じて画素信号を出力する画素が複数、行列状に配置された撮像部と、上記のAD変換回路と、を備え、前記画素信号が前記アナログ信号として前記AD変換回路に入力され、前記比較部、前記ラッチ部、および前記ラッチ制御部は、前記撮像部の1列または複数列ごとに設けられることを特徴とする固体撮像装置である。また、本発明は、入射される電磁波の大きさに応じて画素信号を出力する画素が複数、行列状に配置された撮像部と、上記のAD変換回路と、を備え、前記画素信号が前記アナログ信号として前記AD変換回路に入力され、前記比較部、前記ラッチ部、前記第2のカウント部、および前記ラッチ制御部は、前記撮像部の1列または複数列ごとに設けられることを特徴とする固体撮像装置である。本発明によれば、比較処理の終了に係る第1のタイミングでラッチ部を有効にし、第1のタイミングを所定の時間だけ遅延させた第2のタイミングでラッチ部にラッチを実行させることによって、ラッチ部の動作時間が短縮されるので、消費電流を低減することができる。以下、図面を参照し、本発明の実施形態を説明する。第1の実施形態まず、本発明の第1の実施形態を説明する。図1は、本実施形態によるAD変換回路の構成の一例を示している。図1に示すAD変換回路は、第1のカウント部18、第2のカウント部101、ラッチ制御部105、ラッチ部108、比較部109で構成されている。第1のカウント部18は、所定の周波数を有するクロック信号CLKをカウントクロックとしてカウントを行い、2進化されたカウント値D0~D4を出力する。比較部109は、AD変換の対象となるアナログ信号Signalと、時間の経過と共に減少するランプ波Rampとが入力される電圧比較器COMPを有し、アナログ信号Signalとランプ波Rampとを比較した結果に基づく比較出力COを出力する。ラッチ部108は、第1のカウント部18から出力されるカウント値D0~D4の論理状態をラッチする。本例では、ラッチ部108は5ビットのラッチ回路D0~D4で構成されているものとする。ラッチ回路D0~D4には、第1のカウント部18からのカウント値D0~D4が入力される。第2のカウント部101は、第1のカウント部18から出力されるカウント値D0~D4のうち、MSBビットに対応するカウント値D4が入力されるラッチ回路D4の出力Q4をカウントクロックとしてカウントを行うカウンタ回路CNTを有する。本例では、カウンタ回路CNTは7ビットのカウンタ回路で構成されているものとする。図2は、第1のカウント部18および第2のカウント部101を構成するカウンタ回路の構成を示している。図2に示すように、第1のカウント部18は、デジタルデータの下位ビットを構成するカウント値D0~D4を出力するカウンタ回路C0~C4を有する。カウンタ回路C0~C3のカウント値D0~D3はラッチ部108のラッチ回路D0~D3に出力される。カウンタ回路C4のカウント値D4はラッチ部108のラッチ回路D4に出力され、更にラッチ回路D4の出力Q4が第2のカウント部101に出力される。第2のカウント部101は、デジタルデータの上位ビットを構成するカウント値D5~D11を出力するカウンタ回路C5~C11を有する。ここで、カウンタ回路C5~C11は、論理状態を保持するラッチ機能を合わせ持つバイナリカウンタ回路を想定している。ラッチ制御部105は、ラッチ部108の動作を制御する制御信号を生成する。ラッチ制御部105は、反転遅延回路DLY、AND回路AND0,AND1で構成されている。反転遅延回路DLYには、比較部109からの比較出力COが入力される。反転遅延回路DLYは、入力された比較出力COを反転して遅延させた遅延比較出力xCODを出力する。AND回路AND0には、比較部109からの比較出力COと反転遅延回路DLYからの遅延比較出力xCODとが入力される。AND回路AND0は、比較出力COと遅延比較出力xCODの論理積ANDをとった制御信号HoldLを出力する。AND回路AND1には、制御信号Enableと反転遅延回路DLYからの遅延比較出力xCODとが入力される。AND回路AND1は、制御信号Enableと遅延比較出力xCODの論理積ANDをとった制御信号HoldCを出力する。詳細は後述するが、この構成により、ラッチ制御部105は、比較部109における比較処理の開始時点でラッチ部108のラッチ回路D4を有効にし、その後、比較出力COが反転する第1のタイミングでラッチ部108のラッチ回路D0~D3を有効にする。更に、ラッチ制御部105は、第1のタイミングを所定の時間だけ遅延させた第2のタイミングでラッチ部108のラッチ回路D0~D4にラッチを実行させる。ラッチ部108のラッチ回路D0~D3は、ラッチ制御部105のAND回路AND0からの制御信号HoldLがHighのときにイネーブル有効状態であり、第1のカウント部18からのカウント値D0~D3をそのまま出力する。また、ラッチ回路D0~D3は、ラッチ制御部105のAND回路AND0からの制御信号HoldLがHighからLowに遷移するときにディスエーブル無効状態となり、そのときの第1のカウント部18からのカウント値D0~D3に応じた論理状態をラッチする。一方、ラッチ部108のラッチ回路D4は、ラッチ制御部105のAND回路AND1からの制御信号HoldCがHighのときにイネーブル有効状態であり、第1のカウント部18からのカウント値D4をそのまま出力する。また、ラッチ部108のラッチ回路D4は、ラッチ制御部105のAND回路AND1の出力HoldCがHighからLowに遷移するときにディスエーブル無効状態となり、そのときの第1のカウント部18からのカウント値D4に応じた論理状態をラッチする。上記の構成は一例であり、第1のカウント部18や第2のカウント部101を構成するカウンタ回路のビット数等は適宜変更することが可能である。次に、本例の動作について説明する。図3は、AD変換回路の動作を示している。尚、図3において、D0~D4は第1のカウント部18のカウント値を示し、Q0~Q4はラッチ部108のラッチ回路D0~D4の出力を示す。まず、AD変換の対象となるアナログ信号Signalの入力が安定した後、時間の経過と共に減少するランプ波Rampが比較部109の一方の入力端子に与えられる。比較部109は、ランプ波Rampとアナログ信号Signalとを比較する。この間、第1のカウント部18は、例えばアップカウントモードでクロック信号CLKのカウントを行い、カウント値D0~D4を出力する。また、第2のカウント部101は、ラッチ部108のラッチ回路D4の出力Q4のカウントを行う。尚、第1のカウント部18および第2のカウント部101でのカウント動作開始のタイミングと、ランプ波Rampの出力開始のタイミングとは略同時であることが好ましいが、これに限らない。ランプ波Rampの電圧がアナログ信号Signalの電圧を上回っている間、比較部109の比較出力COはLowである。このため、ラッチ制御部105のAND回路AND0から出力される制御信号HoldLはLowである。したがって、ラッチ部108のラッチ回路D0~D3はディスエーブル状態であり、動作を停止している。一方、ラッチ制御部105の反転遅延回路DLYの遅延比較出力xCODがHighであり、制御信号EnableがHighであるため、ラッチ制御部105のAND回路AND1から出力される制御信号HoldCはHighである。このため、ラッチ部108のラッチ回路D4はイネーブル状態であり、第1のカウント部18から出力されるカウント値D4をそのまま出力する。第2のカウント部101は、ラッチ回路D4の出力Q4に基づいてカウント動作を行う。続いて、ランプ波Rampの電圧とアナログ信号Signalの電圧が略一致したタイミングで比較出力COが反転する第1のタイミング。比較出力COが反転した直後のラッチ制御部105の反転遅延回路DLYの遅延比較出力xCODはHighのままであり、比較出力COがHighとなるため、ラッチ制御部105のAND回路AND0から出力される制御信号HoldLはHighとなる。これにより、ラッチ部108のラッチ回路D0~D3はイネーブル状態となる。第1のタイミングから、ラッチ制御部105の反転遅延回路DLYの遅延時間に一致する時間が経過した後に、遅延比較出力xCODがLowとなるため、ラッチ制御部105のAND回路AND0から出力される制御信号HoldLはLowとなる。これにより、ラッチ部108のラッチ回路D0~D3はディスエーブル状態となり、第1のカウント部18から出力されるカウント値D0~D3に応じた論理状態をラッチする第2のタイミング。また、遅延比較出力xCODがLowとなるため、ラッチ制御部105のAND回路AND1から出力される制御信号HoldCはLowとなる。これにより、ラッチ部108のラッチ回路D4はディスエーブル状態となり、第1のカウント部18から出力されるカウント値D4に応じた論理状態を上記第2のタイミングでラッチする。第2のカウント部101は、ラッチ部108のラッチ回路D4が停止ラッチすることで、その時点でのカウント値D5~D11をラッチする。ラッチ部108のラッチ回路D0~D4がラッチしているカウント値と、第2のカウント部101のカウンタ回路C5~C11がラッチしているカウント値とによって、アナログ信号Signalに応じたデジタルデータDOUT110が得られる。得られたデジタルデータDOUT110は、後段の出力部図示せずに出力される。上記の動作では、第1のタイミングから第2のタイミングまでの期間のみ、ラッチ回路D0~D3が動作するため、ラッチ部108での消費電流を低減することができる。したがって、AD変換回路の低消費電流化が可能となる。また、第1のカウント部18を例えば同期式カウンタで構成する場合、第2のカウント部101を例えば同期式カウンタよりも回路規模の小さい非同期式カウンタで構成すれば、後述する第6の実施形態のように第1のカウント部18のみでカウントを行う場合と比較して、回路規模を低減することができる。尚、本例ではラッチ部108を構成するラッチ回路D0~D3の動作を制御することで低消費電流化を実現した構成としているが、例えばラッチ回路D0~D2を制御するような構成でも構わない。また、これに限る必要もない。第2の実施形態次に、本発明の第2の実施形態を説明する。図4は、本実施形態によるAD変換回路の構成の一例を示している。以下では、第1の実施形態と異なる部分を中心に説明する。本実施形態では、ラッチ制御部105の構成が第1の実施形態と異なる。ラッチ制御部105以外の構成は第1の実施形態と同様であるので、説明を省略する。ラッチ制御部105は、反転遅延回路DLY、AND回路AND0,AND1、フリップフロップ回路DFF0,DFF1で構成されている。反転遅延回路DLYには、比較部109からの比較出力COが入力される。反転遅延回路DLYは、入力された比較出力COを反転して遅延させた遅延比較出力xCODを出力する。フリップフロップ回路DFF0には、反転遅延回路DLYからの遅延比較出力xCODが入力される。フリップフロップ回路DFF0は、遅延比較出力xCODを、クロック信号CLKに同期した同期遅延比較出力xCODDとして出力する。フリップフロップ回路DFF1には、比較部109からの比較出力COが入力される。フリップフロップ回路DFF1は、比較出力COを、クロック信号CLKに同期した同期比較出力CODとして出力する。AND回路AND0には、フリップフロップ回路DFF0からの同期遅延比較出力xCODDとフリップフロップ回路DFF1からの同期比較出力CODとが入力される。AND回路AND0は、同期遅延比較出力xCODDと同期比較出力CODの論理積ANDをとった制御信号HoldLを出力する。AND回路AND1には、制御信号Enableとフリップフロップ回路DFF0からの同期遅延比較出力xCODDとが入力される。AND回路AND1は、制御信号Enableと同期遅延比較出力xCODDの論理積ANDをとった制御信号HoldCを出力する。尚、本例では同期遅延比較出力xCODDと同期比較出力CODをクロック信号CLKに同期させているが、同期遅延比較出力xCODDと同期比較出力CODを、クロック信号CLKを反転した反転クロック信号xCLKに同期させてもよい。次に、本例の動作について説明する。図5は、AD変換回路の動作を示している。尚、図5において、D0~D4は第1のカウント部18のカウント値を示し、Q0~Q4はラッチ部108のラッチ回路D0~D4の出力を示す。まず、AD変換の対象となるアナログ信号Signalの入力が安定した後、時間の経過と共に減少するランプ波Rampが比較部109の一方の入力端子に与えられる。比較部109は、ランプ波Rampとアナログ信号Signalとを比較する。この間、第1のカウント部18は、例えばアップカウントモードでクロック信号CLKのカウントを行い、カウント値D0~D4を出力する。また、第2のカウント部101は、ラッチ部108のラッチ回路D4の出力Q4のカウントを行う。尚、第1のカウント部18および第2のカウント部101でのカウント動作開始のタイミングと、ランプ波Rampの出力開始のタイミングとは略同時であることが好ましいが、これに限らない。ランプ波Rampの電圧がアナログ信号Signalの電圧を上回っている間、比較部109の比較出力COはLowである。比較出力COがLowであるため、ラッチ制御部105のフリップフロップ回路DFF1の同期比較出力CODはLowである。このため、ラッチ制御部105のAND回路AND0から出力される制御信号HoldLはLowである。これにより、ラッチ部108のラッチ回路D0~D3はディスエーブル状態であり、動作を停止している。一方、ラッチ制御部105の反転遅延回路DLYの遅延比較出力xCODはHighであり、ラッチ制御部105のフリップフロップ回路DFF0の同期遅延比較出力xCODDはHighである。また、制御信号EnableはHighである。このため、ラッチ制御部105のAND回路AND1から出力される制御信号HoldCはHighである。これにより、ラッチ部108のラッチ回路D4はイネーブル状態であり、第1のカウント部18から出力されるカウント値D4をそのまま出力する。第2のカウント部101は、ラッチ回路D4の出力Q4に基づいてカウント動作を行う。続いて、ランプ波Rampの電圧とアナログ信号Signalの電圧が略一致したタイミングで比較出力COが反転する。比較出力COがHighとなるため、ラッチ制御部105のフリップフロップ回路DFF1の同期比較出力CODはHighとなる第1のタイミング。また、比較出力COが反転した直後のラッチ制御部105の反転遅延回路DLYの遅延比較出力xCODはHighのままであり、ラッチ制御部105のフリップフロップ回路DFF0の同期遅延比較出力xCODDはHighのままである。これにより、ラッチ制御部105のAND回路AND0から出力される制御信号HoldLがHighとなるため、ラッチ部108のラッチ回路D0~D3はイネーブル状態となる。第1のタイミングから、ラッチ制御部105の反転遅延回路DLYの遅延時間とフリップフロップ回路DFF0の遅延時間との合計に一致する時間が経過した後に、同期遅延比較出力xCODDがLowとなるため、ラッチ制御部105のAND回路AND0から出力される制御信号HoldLはLowとなる。これにより、ラッチ部108のラッチ回路D0~D3はディスエーブル状態となり、第1のカウント部18から出力されるカウント値D0~D3に応じた論理状態をラッチする第2のタイミング。また、同期遅延比較出力xCODDがLowとなるため、ラッチ制御部105のAND回路AND1から出力される制御信号HoldCはLowとなる。これにより、ラッチ部108のラッチ回路D4はディスエーブル状態となり、第1のカウント部18から出力されるカウント値D4に応じた論理状態を上記第2のタイミングでラッチする。第2のカウント部101は、ラッチ部108のラッチ回路D4が停止ラッチすることで、その時点でのカウント値D5~D11をラッチする。ラッチ部108のラッチ回路D0~D4がラッチしているカウント値と、第2のカウント部101のカウンタ回路C5~C11がラッチしているカウント値とによって、アナログ信号Signalに応じたデジタルデータDOUT110が得られる。得られたデジタルデータDOUT110は、後段の出力部図示せずに出力される。上記の動作では、第1のタイミングから第2のタイミングまでの期間のみ、ラッチ回路D0~D3が動作するため、ラッチ部108での消費電流を低減することができる。したがって、AD変換回路の低消費電流化が可能となる。また、フリップフロップ回路DFF0,DFF1を配置することによって、制御信号HoldL,HoldCをクロック信号CLKに同期させ、ラッチ部108のラッチ回路D0~D4のラッチタイミングをクロック信号CLKに同期させることが可能となる。このため、クロック信号CLKに同期して第1のカウント部18から出力されるカウント値D0~D4をラッチ部108のラッチ回路D0~D4がラッチするとき、論理状態が確定していない中間状態遷移状態のカウント値D0~D4をラッチすることを防止することができる。第3の実施形態次に、本発明の第3の実施形態を説明する。図6は、本実施形態によるAD変換回路の構成の一例を示している。以下では、第2の実施形態と異なる部分を中心に説明する。本実施形態では、ラッチ制御部105の構成が第2の実施形態と異なる。ラッチ制御部105以外の構成は第2の実施形態と同様であるので、説明を省略する。ラッチ制御部105は、AND回路AND0,AND1およびフリップフロップ回路DFF0,DFF1,XDFFで構成されている。フリップフロップ回路XDFFには、比較部109からの比較出力COが入力される。フリップフロップ回路XDFFは、入力された比較出力COを反転して遅延させた遅延比較出力xCODを、クロック信号CLKに同期させて出力する。尚、本例では遅延比較出力xCODをクロック信号CLKに同期させているが、遅延比較出力xCODを、クロック信号CLKを反転した反転クロック信号xCLKに同期させてもよい。フリップフロップ回路XDFF以外のラッチ制御部105の構成は第2の実施形態と同様であるので、説明を省略する。また、AD変換回路の動作については、ラッチ制御部105のフリップフロップ回路XDFFが、クロック信号CLKに同期させて遅延比較出力xCODを出力する点以外は第2の実施形態と同様であるので、説明を省略する。本実施形態によれば、ラッチ部108での消費電流を低減することができ、AD変換回路の低消費電流化が可能となる。また、ラッチ制御部105をデジタル回路のみで容易に構成することができる。第4の実施形態次に、本発明の第4の実施形態を説明する。図7は、本実施形態によるAD変換回路の構成の一例を示している。以下では、第3の実施形態と異なる部分を中心に説明する。本実施形態では、ラッチ制御部105のフリップフロップ回路XDFF,DFF0,DFF1に、クロック信号CLKと、クロック信号CLKを反転した反転クロック信号xCLKとの両方が入力される点が第3の実施形態と異なる。図7では、ラッチ制御部105内のクロック信号CLKと反転クロック信号xCLKの配線の一部のみが図示されているが、上記のようにクロック信号CLKと反転クロック信号xCLKの両方がフリップフロップ回路XDFF,DFF0,DFF1に入力される。上記の点以外のラッチ制御部105の構成は第3の実施形態と同様であるので、説明を省略する。また、AD変換回路の動作は第3の実施形態と同様であるので、説明を省略する。本実施形態によれば、ラッチ部108での消費電流を低減することができ、AD変換回路の低消費電流化が可能となる。また、ラッチ制御部105がクロック信号CLKに加えて反転クロック信号xCLKを必要とする場合、本実施形態のようにラッチ制御部105を構成することによって、ラッチ制御部105のそれぞれのフリップフロップ回路XDFF,DFF0,DFF1で反転クロック信号xCLKを生成する必要がなくなり、ラッチ制御部105の回路規模を削減することができる。第5の実施形態次に、本発明の第5の実施形態を説明する。図8は、本実施形態によるAD変換回路の構成の一例を示している。以下では、第3の実施形態と異なる部分を中心に説明する。本実施形態では、ラッチ制御部105の構成が第3の実施形態と異なる。ラッチ制御部105以外の構成は第3の実施形態と同様であるので、説明を省略する。ラッチ制御部105は、AND回路AND0,AND1およびフリップフロップ回路DFF0,DFF1,XDFF,XDFF0,XDFF1で構成されている。フリップフロップ回路XDFF0には、AND回路AND0からの制御信号HoldLが入力される。フリップフロップ回路XDFF0は、入力された制御信号HoldLを遅延させ、反転クロック信号xCLKに同期させて出力する。また、フリップフロップ回路XDFF1には、AND回路AND1からの制御信号HoldCが入力される。フリップフロップ回路XDFF1は、入力された制御信号HoldCを遅延させ、反転クロック信号xCLKに同期させて出力する。フリップフロップ回路XDFF0,XDFF1以外のラッチ制御部105の構成は第3の実施形態と同様であるので、説明を省略する。また、AD変換回路の動作については、ラッチ制御部105のフリップフロップ回路XDFF0が反転クロック信号xCLKに同期させて制御信号HoldLを出力し、ラッチ制御部105のフリップフロップ回路XDFF1が反転クロック信号xCLKに同期させて制御信号HoldCを出力する点以外は第3の実施形態と同様であるので、説明を省略する。本実施形態によれば、ラッチ部108での消費電流を低減することができ、AD変換回路の低消費電流化が可能となる。また、フリップフロップ回路XDFF0,XDFF1を配置することによって、制御信号HoldL,HoldCをより確実にクロック信号CLKに同期させ、ラッチ部108のラッチ回路D0~D4のラッチタイミングをより確実にクロック信号CLKに同期させることが可能となる。尚、本例では、第3の実施形態の構成を基本として説明を行ったが、第2の実施形態あるいは第4の実施形態の構成を基本としてラッチ制御部105にフリップフロップ回路XDFF0,XDFF1を追加する変更を行ってもよい。第6の実施形態次に、本発明の第6の実施形態を説明する。図9は、本実施形態によるAD変換回路の構成の一例を示している。図9に示すAD変換回路は、第1のカウント部18、ラッチ制御部105、ラッチ部108、比較部109で構成されている。比較部109は第1の実施形態と同様である。第1のカウント部18は、所定の周波数を有するクロック信号CLKをカウントクロックとしてカウントを行い、2進化されたカウント値D0~D11を出力する。第1の実施形態における第1のカウント部18は5ビットのカウンタ回路C0~C4で構成されていたが、本実施形態における第1のカウント部18は12ビットのカウンタ回路C0~C11で構成されており、カウント値D0~D11を出力する。ラッチ部108は、第1のカウント部18から出力されるカウント値D0~D11の論理状態をラッチするラッチ回路D0~D11を有する。ラッチ制御部105は、AND回路AND0およびフリップフロップ回路DFF1,DFF2,XDFFで構成されている。フリップフロップ回路DFF2は、フリップフロップ回路を例えば4個接続して構成される。また、フリップフロップ回路DFF1,XDFFは1個のフリップフロップ回路で構成されている。AND回路AND0は第1の実施形態と同様である。尚、本実施形態におけるAND回路AND0は、第1の実施形態における制御信号HoldLに対応する制御信号Holdを出力する。詳細は後述するが、この構成により、ラッチ制御部105は、比較部109の比較出力COが反転した後、フリップフロップ回路DFF1の同期比較出力CODが反転する第1のタイミングでラッチ部108のラッチ回路D0~D11を有効にする。更に、ラッチ制御部105は、第1のタイミングを所定の時間だけ遅延させた第2のタイミングでラッチ部108のラッチ回路D0~D11にラッチを実行させる。ラッチ部108のラッチ回路D0~D11は、ラッチ制御部105のAND回路AND0からの制御信号HoldがHighのときにイネーブル有効状態であり、第1のカウント部18からのカウント値D0~D11をそのまま出力する。また、ラッチ回路D0~D11は、ラッチ制御部105のAND回路AND0からの制御信号HoldがHighからLowに遷移するときにディスエーブル無効状態となり、そのときの第1のカウント部18からのカウント値D0~D11に応じた論理状態をラッチする。上記の構成は一例であり、第1のカウント部18を構成するカウンタ回路のビット数等は適宜変更することが可能である。また、本例の場合、フリップフロップ回路DFF2を4個のフリップフロップ回路で構成し、フリップフロップ回路DFF1を1個のフリップフロップ回路で構成しているが、この個数に限る必要はない。次に、本例の動作について説明する。図10は、AD変換回路の動作を示している。尚、図10において、D0~D4は第1のカウント部18のカウント値を示し、Q0~Q4,Q11はラッチ部108のラッチ回路D0~D4,D11の出力を示す。まず、AD変換の対象となるアナログ信号Signalの入力が安定した後、時間の経過と共に減少するランプ波Rampが比較部109の一方の入力端子に与えられる。比較部109は、ランプ波Rampとアナログ信号Signalとを比較する。この間、第1のカウント部18は、例えばアップカウントモードでクロック信号CLKのカウントを行い、カウント値D0~D11を出力する。尚、第1のカウント部18でのカウント動作開始のタイミングと、ランプ波Rampの出力開始のタイミングとは略同時であることが好ましいが、これに限らない。ランプ波Rampの電圧がアナログ信号Signalの電圧を上回っている間、比較部109の比較出力COはLowである。比較出力COがLowであるため、ラッチ制御部105のフリップフロップ回路DFF1の同期比較出力CODはLowである。このため、ラッチ制御部105のAND回路AND0から出力される制御信号HoldはLowである。これにより、ラッチ部108のラッチ回路D0~D11はディスエーブル状態であり、動作を停止している。続いて、ランプ波Rampの電圧とアナログ信号Signalの電圧が略一致したタイミングで比較出力COが反転する。比較出力COがHighとなるため、ラッチ制御部105のフリップフロップ回路DFF1の同期比較出力CODはHighとなる第1のタイミング。また、比較出力COが反転した直後のラッチ制御部105のフリップフロップ回路XDFFの遅延比較出力xCODはHighのままであり、ラッチ制御部105のフリップフロップ回路DFF2の同期遅延比較出力xCODDはHighのままである。これにより、ラッチ制御部105のAND回路AND0から出力される制御信号HoldがHighとなるため、ラッチ部108のラッチ回路D0~D11はイネーブル状態となる。第1のタイミングから、ラッチ制御部105のフリップフロップ回路XDFFの遅延時間とフリップフロップ回路DFF2の遅延時間との合計に一致する時間が経過した後に、同期遅延比較出力xCODDがLowとなるため、ラッチ制御部105のAND回路AND0から出力される制御信号HoldはLowとなる。これにより、ラッチ部108のラッチ回路D0~D11はディスエーブル状態となり、第1のカウント部18から出力されるカウント値D0~D11に応じた論理状態をラッチする第2のタイミング。ラッチ部108のラッチ回路D0~D11がラッチしているカウント値によって、アナログ信号Signalに応じたデジタルデータDOUT110が得られる。得られたデジタルデータDOUT110は、後段の出力部図示せずに出力される。上記の動作では、第1のタイミングから第2のタイミングまでの期間のみ、ラッチ回路D0~D11が動作するため、ラッチ部108での消費電流を低減することができる。したがって、AD変換回路の低消費電流化が可能となる。また、フリップフロップ回路DFF2を構成するフリップフロップ回路の数を調整することで、制御信号HoldがHighとなる期間、すなわちラッチ部108のラッチ回路D0~D11がイネーブル状態である期間を調整することが可能となる。本例では、図10に示すように、ラッチ部108のラッチ回路D0~D11がイネーブル状態である期間は、図5において、ラッチ部108のラッチ回路D0~D11がイネーブル状態である期間よりも長い。第1のカウント部18から出力されるカウント値D0~D11は、遅延してラッチ部108のラッチ回路D0~D11に入力される。第1のカウント部18とラッチ部108の距離が離れているほど、第1のカウント部18から出力されるカウント値D0~D11にはより大きな遅延が加わる。本実施形態では、上記のように、ラッチ部108のラッチ回路D0~D11がイネーブル状態である期間をより長くすることによって、ラッチ部108のラッチ回路D0~D11に入力されるカウント値D0~D11の遅延を考慮してラッチ回路D0~D11のラッチタイミングを遅延させることができる。尚、本例のフリップフロップ回路XDFFに代えて、反転遅延回路DLYを用いてもよい。また、本例ではフリップフロップ回路DFF2を4個のフリップフロップ回路で構成しているが、ラッチ回路D0~D11のラッチタイミングを遅延させなくてもよければ、フリップフロップ回路DFF2を1個のフリップフロップ回路で構成してもよい。また、ラッチ回路D0~D11のラッチタイミングをクロック信号CLKに同期させなくてもよければ、フリップフロップ回路DFF1,DFF2を設けなくてもよい。また、図8のフリップフロップ回路XDFF0,XDFF1を設けてもよい。第7の実施形態次に、本発明の第7の実施形態を説明する。図11は、本実施形態によるAD変換回路の構成の一例を示している。以下では、第6の実施形態と異なる部分を中心に説明する。本実施形態では、ラッチ制御部105のフリップフロップ回路XDFF,DFF1,DFF2に、クロック信号CLKと、クロック信号CLKを反転した反転クロック信号xCLKとの両方が入力される点が第6の実施形態と異なる。図11では、ラッチ制御部105内のクロック信号CLKと反転クロック信号xCLKの配線の一部のみが図示されているが、上記のようにクロック信号CLKと反転クロック信号xCLKの両方がフリップフロップ回路XDFF,DFF1,DFF2に入力される。上記の点以外のラッチ制御部105の構成は第6の実施形態と同様であるので、説明を省略する。また、AD変換回路の動作は第6の実施形態と同様であるので、説明を省略する。本実施形態によれば、ラッチ部108での消費電流を低減することができ、AD変換回路の低消費電流化が可能となる。また、ラッチ制御部105がクロック信号CLKに加えて反転クロック信号xCLKを必要とする場合、本実施形態のようにラッチ制御部105を構成することによって、ラッチ制御部105のそれぞれのフリップフロップ回路XDFF,DFF1,DFF2で反転クロック信号xCLKを生成する必要がなくなり、ラッチ制御部105の回路規模を削減することができる。第8の実施形態次に、本発明の第8の実施形態を説明する。図12は、本実施形態による固体撮像装置の構成を示している。図12に示す固体撮像装置1は、撮像部2、垂直選択部12、読出電流源部5、アナログ部6、第1のカウント部18、ランプ部19参照信号生成部、カラム処理部15、水平選択部14、出力部17、制御部20で構成されている。撮像部2は、入射される電磁波の大きさに応じた信号を生成し出力する単位画素3が複数、行列状に配置されている。垂直選択部12は、撮像部2の各行を選択する。読出電流源部5は、撮像部2からの信号を電圧信号として読み出す。アナログ部6は、詳細な説明は省略するが、必要に応じて信号増幅機能を持つAGC回路などを有する。第1のカウント部18は、制御部20から出力されるクロック信号CLKをカウントクロックとしてカウントを行い、カウント結果を示すカウント値D0~D4を出力する。ランプ部19は、時間の経過とともに増加または減少するランプ波Ramp参照信号を生成する。カラム処理部15は、ランプ部19と参照信号線を介して接続される。水平選択部14は、AD変換されたデータを水平信号線に読み出す。出力部17は、水平信号線に接続されている。制御部20は各部を制御する。図1では、簡単のため4行×6列の単位画素3から構成される撮像部2の場合について説明しているが、現実には、撮像部2の各行や各列には、数十から数万の単位画素3が配置されることになる。尚、図示を割愛するが、撮像部2を構成する単位画素3は、フォトダイオード/フォトゲート/フォトトランジスタなどの光電変換素子、およびトランジスタ回路によって構成されている。以下では、主要な各部のより詳細な説明を行う。撮像部2は、単位画素3が4行6列分だけ2次元に配置されるとともに、この4行6列の画素配列に対して行ごとに行制御線11が配線されている。行制御線11の各一端は、垂直選択部12の各行に対応した各出力端に接続されている。垂直選択部12は、シフトレジスタあるいはデコーダなどによって構成され、撮像部2の各単位画素3の駆動に際して、行制御線11を介して撮像部2の行アドレスや行走査の制御を行う。また、撮像部2の画素配列に対して列ごとに垂直信号線13が配線されている。読出電流源部5は、例えばNMOSトランジスタで構成されている。読出電流源部5を構成するNMOSトランジスタのドレイン端子には撮像部2からの垂直信号線13が接続され、制御端子には適宜所望の電圧が印加され、ソース端子はGNDに接続される。これにより、画素からの信号が電圧モードとして出力されることになる。尚、電流源としてNMOSトランジスタを用いた場合で説明しているがこれに限る必要はない。カラム処理部15は、例えば撮像部2の画素列ごと、即ち垂直信号線13ごとに設けられた列AD変換部16を有し、撮像部2の各単位画素3から画素列ごとに垂直信号線13を通して読み出されるアナログの画素信号をデジタルデータに変換する。尚、本例では、撮像部2の画素列に対して1対1の対応関係をもって列AD変換部16を配置する構成をとっているが、これは一例に過ぎず、この配置関係に限定されるものではない。例えば、複数の画素列に対して列AD変換部16を1つ配置し、この1つの列AD変換部16を複数の画素列間で時分割にて使用する構成をとることも可能である。カラム処理部15は、後述するランプ部19および第1のカウント部18と共に、撮像部2の選択画素行の単位画素3から読み出されるアナログの画素信号をデジタルの画素データに変換するアナログデジタル変換手段を構成している。列AD変換部16の詳細については後述する。ランプ部19は、例えば積分回路によって構成され、制御部20による制御に従って、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ波Rampを生成し、参照信号線を介して比較部109の入力端子の一方に供給する。尚、ランプ部19としては、積分回路を用いたものに限られるものではなく、DAC回路を用いても構わない。ただし、DAC回路を用いてデジタル的にランプ波を生成する構成をとる場合には、ランプ波のステップを細かくする、あるいはそれと同等な構成をとる必要がある。水平選択部14は、シフトレジスタあるいはデコーダなどによって構成され、カラム処理部15の列AD変換部16の列アドレスや列走査の制御を行う。この水平選択部14による制御に従って、列AD変換部16でAD変換されたデジタルデータは順に水平信号線に読み出される。第1のカウント部18は、例えばアップカウンタ回路で構成され、カウントを行い、カウント値D0~D4を出力する。尚、第1のカウント部18をダウンカウンタ回路で構成しても構わないし、それに限る必要もない。更に、第1のカウント部18を構成するカウンタ回路として同期式カウンタ回路を用いることが好ましいが、これに限らない。出力部17は、減算CDS処理を行う。出力部17は、更に例えば黒レベル調整、列バラツキ補正、色処理などの信号処理機能を内蔵しても構わない。更に、nビットパラレルのデジタルデータをシリアルデータに変換して出力するようにしても構わない。制御部20は、ランプ部19、第1のカウント部18、垂直選択部12、水平選択部14、出力部17などの各部の動作に必要なクロックや所定タイミングのパルス信号を供給するTGの機能ブロックと、このTGと通信を行うための機能ブロックとを備える。次に、列AD変換部16の構成について説明する。列AD変換部16は各々、撮像部2の各単位画素3から垂直信号線13を介して読み出されるアナログの画素信号Pixelを、ランプ部19から与えられる、AD変換するためのランプ波Rampと比較することにより、リセットレベル基準レベルや信号レベルの各大きさに対応した時間軸方向の大きさパルス幅を持つタイムインターバルを生成する。そして、このタイムインターバルに対応したデータを画素信号Pixelの大きさに応じたデジタルデータとすることによってAD変換を行う。以下では、列AD変換部16の構成の詳細について説明する。列AD変換部16は列ごとに設けられており、図1では6個の列AD変換部16が設けられている。各列の列AD変換部16は同一の構成となっている。列AD変換部16は、比較部109、ラッチ制御部105、ラッチ部108、第2のカウント部101で構成されている。図12に示す比較部109、ラッチ制御部105、ラッチ部108、第2のカウント部101は、図7に示す比較部109、ラッチ制御部105、ラッチ部108、第2のカウント部101にそれぞれ対応している。図12に示すランプ部19、第1のカウント部18、列AD変換部16が本発明のAD変換回路の一例である。図7に示したように、比較部109の一方の入力端子にはアナログ信号Signalが入力される。本実施形態の比較部109の一方の入力端子には、撮像部2の単位画素3から垂直信号線13を介して出力されるアナログの画素信号Pixelがアナログ信号Signalとして入力される。比較部109は、画素信号Pixelに応じた信号電圧と、ランプ部19から供給されるランプ波Rampのランプ電圧とを比較することによって、画素信号の大きさを時間軸方向の情報であるタイムインターバルパルス幅に変換する。比較部109の比較出力COは、例えばランプ電圧が信号電圧よりも大なるときにはLowレベルになり、ランプ電圧が信号電圧以下のときにはHighレベルになる。ラッチ制御部105、ラッチ部108、第2のカウント部101の構成は、図7に示したそれぞれの構成と同様であるので、説明を省略する。次に、本例の動作について説明する。ここでは、単位画素3の具体的な動作については説明を省略するが、周知のように単位画素3ではリセットレベルと信号レベルとが出力される。AD変換は、以下のようにして行われる。例えば所定の傾きで下降するランプ波Rampのランプ電圧と画素信号Pixelの信号電圧とを比較し、この比較処理の開始に係る時点から、ランプ波Rampのランプ電圧と画素信号Pixelの信号電圧とが一致した時点に係る第1のタイミング以降の第2のタイミングまでの期間を、第1のカウント部18のカウント値D0~D4および第2のカウント部101のカウント値D5~D11として計測することにより、画素信号Pixelに対応したデジタルデータを得る。本実施形態では、単位画素3から読み出されたリセットレベルと信号レベルのそれぞれに対して、上記のAD変換を行う。より具体的には、撮像部2の選択行の各単位画素3から、1回目の読出し動作で画素信号の雑音を含むリセットレベルを読み出してAD変換し、続いて、2回目の読出し動作で信号レベルを読み出してAD変換する。その後、デジタル的にリセットレベルと信号レベルの減算CDS処理を行うことにより、信号成分に応じたデジタルデータを得る。尚、1回目の読出し動作で信号レベルを読み出してAD変換し、その後の2回目の読出し動作でリセットレベルを読み出してAD変換しても構わない。以下では、AD変換の詳細な動作を説明する。以下の説明において、ラッチ制御部105内の構成および信号については、適宜、図7に示した構成および信号を用いる。任意の画素行の単位画素3から垂直信号線13へ出力された画素信号Pixelが安定した後、制御部20は、ランプ部19に対して、ランプ波生成の制御データを供給する。これを受けてランプ部19は、比較部109の一方の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波Rampを出力する。比較部109は、このランプ波Rampと画素信号Pixelとを比較する。この間、第1のカウント部18は、例えばアップカウントモードでクロック信号CLKのカウントを行い、カウント値D0~D4を出力する。また、第2のカウント部101は、ラッチ部108のラッチ回路D4の出力Q4のカウントを行う。尚、第1のカウント部18および第2のカウント部101でのカウント動作開始のタイミングと、ランプ波Rampの出力開始のタイミングとは略同時であることが好ましいが、これに限らない。ランプ波Rampの電圧が画素信号Pixelの電圧を上回っている間、比較部109の比較出力COはLowである。比較出力COがLowであるため、ラッチ制御部105のフリップフロップ回路DFF1の同期比較出力CODはLowである。このため、ラッチ制御部105のAND回路AND0から出力される制御信号HoldLはLowである。これにより、ラッチ部108のラッチ回路D0~D3はディスエーブル状態であり、動作を停止している。一方、ラッチ制御部105のフリップフロップ回路XDFFの遅延比較出力xCODはHighであり、ラッチ制御部105のフリップフロップ回路DFF0の同期遅延比較出力xCODDはHighである。また、制御信号EnableはHighである。このため、ラッチ制御部105のAND回路AND1から出力される制御信号HoldCはHighである。これにより、ラッチ部108のラッチ回路D4はイネーブル状態であり、第1のカウント部18から出力されるカウント値D4をそのまま出力する。第2のカウント部101は、ラッチ部108のラッチ回路D4の出力Q4に基づいてカウント動作を行う。続いて、ランプ波Rampの電圧と画素信号Pixelの電圧が略一致したタイミングで比較出力COが反転する。比較出力COがHighとなるため、ラッチ制御部105のフリップフロップ回路DFF1の同期比較出力CODはHighとなる第1のタイミング。また、比較出力COが反転した直後のラッチ制御部105のフリップフロップ回路XDFFの遅延比較出力xCODはHighのままであり、ラッチ制御部105のフリップフロップ回路DFF0の同期遅延比較出力xCODDはHighのままである。これにより、ラッチ制御部105のAND回路AND0から出力される制御信号HoldLがHighとなるため、ラッチ部108のラッチ回路D0~D3はイネーブル状態となる。第1のタイミングから、ラッチ制御部105のフリップフロップ回路XDFFの遅延時間とフリップフロップ回路DFF0の遅延時間との合計に一致する時間が経過した後に、同期遅延比較出力xCODDがLowとなるため、ラッチ制御部105のAND回路AND0から出力される制御信号HoldLはLowとなる。これにより、ラッチ部108のラッチ回路D0~D3はディスエーブル状態となり、第1のカウント部18から出力されるカウント値D0~D3に応じた論理状態をラッチする第2のタイミング。また、同期遅延比較出力xCODDがLowとなるため、ラッチ制御部105のAND回路AND1から出力される制御信号HoldCはLowとなる。これにより、ラッチ部108のラッチ回路D4はディスエーブル状態となり、第1のカウント部18から出力されるカウント値D4に応じた論理状態を上記第2のタイミングでラッチする。第2のカウント部101は、ラッチ部108のラッチ回路D4が停止ラッチすることで、その時点でのカウント値D5~D11をラッチする。ラッチ部108のラッチ回路D0~D4がラッチしているカウント値と、第2のカウント部101のカウンタ回路C5~C11がラッチしているカウント値とによって、画素信号Pixelに応じたデジタルデータが得られる。制御部20は、所定の期間を経過すると、ランプ部19への制御データの供給と、第1のカウント部18でのカウント動作とを停止する。これにより、ランプ部19は、ランプ波の生成を停止する。その後、デジタルデータは、水平選択部14により水平信号線を介して出力部17に出力される。出力部17は、減算CDS処理を行うことで、リセットレベルと信号レベルの差分をとったデータを得る。尚、減算CDS処理を行う回路をカラム部列AD変換部16に内蔵する構成でも構わない。また、これに限る必要もない。上記の動作では、第1のタイミングから第2のタイミングまでの期間のみ、ラッチ回路D0~D3が動作するため、ラッチ部108での消費電流を低減することができる。したがって、固体撮像装置の低消費電流化が可能となる。尚、本例のラッチ制御部105の構成は、図7に示した構成と同様であるとしたが、図1、図4、図6、図8に示した構成と同様であってもよい。また、これに限る必要もない。第9の実施形態次に、本発明の第9の実施形態を説明する。図13は、本実施形態による固体撮像装置の構成を示している。以下では、第8の実施形態と異なる部分を中心に説明する。本実施形態では、第1のカウント部18および列AD変換部16の構成が第8の実施形態と異なる。第1のカウント部18および列AD変換部16以外の構成は第8の実施形態と同様であるので、説明を省略する。第1のカウント部18は、例えばアップカウンタ回路で構成され、カウントを行い、カウント値D0~D11を出力する。尚、第1のカウント部18をダウンカウンタ回路で構成しても構わないし、それに限る必要もない。更に、第1のカウント部18を構成するカウンタ回路として同期式カウンタ回路を用いることが好ましいが、これに限らない。列AD変換部16は、比較部109、ラッチ制御部105、ラッチ部108で構成される。図13に示す比較部109、ラッチ制御部105、ラッチ部108は、図11に示す比較部109、ラッチ制御部105、ラッチ部108にそれぞれ対応している。図13に示すランプ部19、第1のカウント部18、列AD変換部16が本発明のAD変換回路の一例である。第8の実施形態と同様に、本実施形態の比較部109の一方の入力端子には、撮像部2の単位画素3から垂直信号線13を介して出力されるアナログの画素信号Pixelがアナログ信号Signalとして入力される。ラッチ制御部105、ラッチ部108、第2のカウント部101の構成は、図11に示したそれぞれの構成と同様であるので、説明を省略する。次に、本例の動作について説明する。前述したように、単位画素3ではリセットレベルと信号レベルとが出力される。AD変換は、以下のようにして行われる。例えば所定の傾きで下降するランプ波Rampのランプ電圧と画素信号Pixelの信号電圧とを比較し、この比較処理の開始に係る時点から、ランプ波Rampのランプ電圧と画素信号Pixelの信号電圧とが一致した時点に係る第1のタイミング以降の第2のタイミングまでの期間を、第1のカウント部18のカウント値D0~D11として計測することにより、画素信号Pixelに対応したデジタルデータを得る。本実施形態では、単位画素3から読み出されたリセットレベルと信号レベルのそれぞれに対して、上記のAD変換を行う。より具体的には、撮像部2の選択行の各単位画素3から、1回目の読出し動作で画素信号の雑音を含むリセットレベルを読み出してAD変換し、続いて、2回目の読出し動作で信号レベルを読み出してAD変換する。その後、デジタル的にリセットレベルと信号レベルの減算CDS処理を行うことにより、信号成分に応じたデジタルデータを得る。尚、1回目の読出し動作で信号レベルを読み出してAD変換し、その後の2回目の読出し動作でリセットレベルを読み出してAD変換しても構わない。以下では、AD変換の詳細な動作を説明する。以下の説明において、ラッチ制御部105内の構成および信号については、適宜、図11に示した構成および信号を用いる。任意の画素行の単位画素3から垂直信号線13へ出力された画素信号Pixelが安定した後、制御部20は、ランプ部19に対して、ランプ波生成の制御データを供給する。これを受けてランプ部19は、比較部109の一方の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波Rampを出力する。比較部109は、このランプ波Rampと画素信号Pixelとを比較する。この間、第1のカウント部18は、例えばアップカウントモードでクロック信号CLKのカウントを行い、カウント値D0~D11を出力する。尚、第1のカウント部18でのカウント動作開始のタイミングと、ランプ波Rampの出力開始のタイミングとは略同時であることが好ましいが、これに限らない。ランプ波Rampの電圧が画素信号Pixelの電圧を上回っている間、比較部109の比較出力COはLowである。比較出力COがLowであるため、ラッチ制御部105のフリップフロップ回路DFF1の同期比較出力CODはLowである。このため、ラッチ制御部105のAND回路AND0から出力される制御信号HoldはLowである。これにより、ラッチ部108のラッチ回路D0~D11はディスエーブル状態であり、動作を停止している。続いて、ランプ波Rampの電圧と画素信号Pixelの電圧が略一致したタイミングで比較出力COが反転する。比較出力COがHighとなるため、ラッチ制御部105のフリップフロップ回路DFF1の同期比較出力CODはHighとなる第1のタイミング。また、比較出力COが反転した直後のラッチ制御部105のフリップフロップ回路XDFFの遅延比較出力xCODはHighのままであり、ラッチ制御部105のフリップフロップ回路DFF2の同期遅延比較出力xCODDはHighのままである。これにより、ラッチ制御部105のAND回路AND0から出力される制御信号HoldがHighとなるため、ラッチ部108のラッチ回路D0~D11はイネーブル状態となる。第1のタイミングから、ラッチ制御部105のフリップフロップ回路XDFFの遅延時間とフリップフロップ回路DFF2の遅延時間との合計に一致する時間が経過した後に、同期遅延比較出力xCODDがLowとなるため、ラッチ制御部105のAND回路AND0から出力される制御信号HoldはLowとなる。これにより、ラッチ部108のラッチ回路D0~D11はディスエーブル状態となり、第1のカウント部18から出力されるカウント値D0~D11に応じた論理状態をラッチする第2のタイミング。ラッチ部108のラッチ回路D0~D11がラッチしているカウント値によって、画素信号Pixelに応じたデジタルデータが得られる。制御部20は、所定の期間を経過すると、ランプ部19への制御データの供給と、第1のカウント部18でのカウント動作とを停止する。これにより、ランプ部19は、ランプ波の生成を停止する。その後、デジタルデータは、水平選択部14により水平信号線を介して出力部17に出力される。出力部17は、減算CDS処理を行うことで、リセットレベルと信号レベルの差分をとったデータを得る。尚、減算CDS処理を行う回路をカラム部列AD変換部16に内蔵する構成でも構わない。また、これに限る必要もない。上記の動作では、第1のタイミングから第2のタイミングまでの期間のみ、ラッチ回路D0~D11が動作するため、ラッチ部108での消費電流を低減することができる。したがって、固体撮像装置の低消費電流化が可能となる。尚、本例のラッチ制御部105の構成は、図11に示した構成と同様であるとしたが、図9に示した構成と同様であってもよい。また、これに限る必要もない。以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。"