デジタル画像データをラッチ用クロックでラッチして表示装置に表示用デジタル画像データとして供給する第1のラッチ手段と、前記ラッチ用クロックと同じ周波数の第1のクロックを所定の時間単位で遅延して、互いに遅延時間が異なる複数の遅延クロックを、前記第1のクロックの周期より大なる所定の期間毎に順次切り替えてシリアルに出力する遅延クロック発生手段と、前記遅延クロック発生手段から切り替え出力される遅延時間の異なる前記遅延クロック毎に位相調整用のデジタルデータをラッチする第2のラッチ手段と、前記第2のラッチ手段によりラッチして得られたラッチ後の前記位相調整用のデジタルデータを、前記ラッチ時に用いた遅延クロックにより前記所定の期間シフトしてシフト後のデジタルデータを生成し、シフト前の前記位相調整用デジタルデータと前記シフト後のデジタルデータとを比較することを、前記複数の遅延クロックのすべてについて行う比較手段と、前記比較手段により2つの前記デジタルデータが一致する比較結果が得られたときの遅延クロックを前記ラッチ用クロックとして前記第1のラッチ手段に供給する出力手段とを有することを特徴とする位相調整装置。前記出力手段は、前記比較手段により前記複数の遅延クロックのすべてについてシフト前の前記位相調整用デジタルデータと前記シフト後のデジタルデータとの比較をして得られた比較結果のうち、比較結果が一致を示す前記遅延クロックの遅延時間範囲の最小値の遅延時間と最大値の遅延時間とを保持する保持手段と、前記保持手段により保持された前記最小値の遅延時間と前記最大値の遅延時間との平均値を算出し、その平均値の遅延時間の遅延クロックを前記ラッチ用クロックとして前記第1のラッチ手段に供給する平均化手段とを有することを特徴とする請求項1記載の位相調整装置。この液晶表示装置200では、図6に示すように、外部から供給されるデジタル画像データをデータラッチ201で一旦ラッチするためのクロックhCKが必要になり、そのラッチタイミングによってデータラッチミスが発生する。特にデジタル画像データがフルハイビジョンFHDなどの画素数が多いデータの場合はデータレートが高いため、上記のクロックとデジタル画像データとの位相調整が必須となる。ただし並列に入力することである程度データレートの上昇を抑えることは可能である。しかしながら、データレートが高い場合、上記の液晶表示装置200は以下の課題がある。第1の課題は、液晶表示装置200はCMOSの半導体素子で構成されており、その端子数には限界があることである。第2の課題は、消費電力の点からもデータレートを上昇させることは困難であるが、フルハイビジョンの画像を4倍速で表示する場合、10ビットのデジタル画像データ入力を直並列変換して20ビットデータにした場合、クロックの立ち上がり及び立ち下りの両エッジでサンプリングするとしても、150MHzという高周波数のクロックが必要となるということである。第3の課題は、上記の20ビットのデジタル画像データの周期は3nsであり、クロックのサンプリングエッジとの位相は数ns以内に抑える必要があるということである。第4の課題は、従来このデジタル画像データとクロックとの位相は、外部駆動回路で位相同期ループPLLPhaseLockedLoop回路などを用いて、200psの分解能で調整できるようにして、場合によってはチップ毎に調整する必要があるということである。しかし、このデジタル画像データとクロックの位相調整は、一番細かいデータなどを用いて調整者が表示された画を見ながら行っているが、データのサンプリングミスが発生しているか否かの確認は困難であり、生産時の工程としても煩雑となることがある。本発明は以上の点に鑑みなされたもので、デジタル画像データとクロックとの位相を調整する場合に、投影画像による目視判断などを行わないで自動的に調整できる位相調整装置を提供することを目的とする。上記の目的を達成するため、本発明の位相調整装置は、デジタル画像データをラッチ用クロックでラッチして表示装置に表示用デジタル画像データとして供給する第1のラッチ手段と、ラッチ用クロックと同じ周波数の第1のクロックを所定の時間単位で遅延して、互いに遅延時間が異なる複数の遅延クロックを、第1のクロックの周期より大なる所定の期間毎に順次切り替えてシリアルに出力する遅延クロック発生手段と、遅延クロック発生手段から切り替え出力される遅延時間の異なる遅延クロック毎に位相調整用のデジタルデータをラッチする第2のラッチ手段と、第2のラッチ手段によりラッチして得られたラッチ後の位相調整用のデジタルデータを、ラッチ時に用いた遅延クロックにより所定の期間シフトしてシフト後のデジタルデータを生成し、シフト前の位相調整用デジタルデータとシフト後のデジタルデータとを比較することを、複数の遅延クロックのすべてについて行う比較手段と、比較手段により2つのデジタルデータが一致する比較結果が得られたときの遅延クロックをラッチ用クロックとして第1のラッチ手段に供給する出力手段とを有することを特徴とする。また、上記の目的を達成するため、本発明の位相調整装置は、上記出力手段が、比較手段により複数の遅延クロックのすべてについてシフト前の位相調整用デジタルデータとシフト後のデジタルデータとの比較をして得られた比較結果のうち、比較結果が一致を示す遅延クロックの遅延時間範囲の最小値の遅延時間と最大値の遅延時間とを保持する保持手段と、保持手段により保持された最小値の遅延時間と最大値の遅延時間との平均値を算出し、その平均値の遅延時間の遅延クロックをラッチ用クロックとして第1のラッチ手段に供給する平均化手段とを有することを特徴とする。本発明によれば、目視判断を行わずにデジタル画像データをラッチするクロックの最適な位相を自動的に調整することができるため、調整工数が不要にできると共に、マージンの確保が容易となる。次に、本発明の実施の形態について図面と共に説明する。図1は、本発明になる位相調整装置の一実施の形態の回路系統図を示す。同図に示すように、本実施の形態の位相調整装置100は、外部から端子CKを介してクロックCKが入力されて複数の遅延クロックを生成する遅延回路101と、カウンタ用CKを計数するnビットカウンタ102と、遅延設定値又はnビットカウンタ102のカウンタ値の一方を選択する切り替えスイッチ103と、切り替えスイッチ103により選択された値に応じて遅延回路101からの遅延クロックを選択するデータセレクタ104と、外部から端子Dataを介して入力される例えば10ビットのデジタルデータをラッチするラッチ回路105と、4段シフトレジスタ106と、コンパレータ107と、ラッチ回路108と、最小値保持回路109と、最大値保持回路110と、遅延設定値を出力する平均化回路111とより構成されている。遅延回路101は、複数のインバータが縦続接続されたインバータチェーンから構成されており、入力CKを遅延して互いにインバータの遅延時間単位異なる複数の遅延CKを並列にデータセレクタ104へ出力する。入力CKの繰り返し周波数は、図6に示した液晶表示装置200のデータラッチ201に供給されるラッチ用クロックhCKと同一の繰り返し周波数である。切り替えスイッチ103は、初期状態時はカウンタ102からのnビットのカウント値を選択してデータセレクタ104へ出力するが、平均化回路111からnビットの遅延設定値が出力されると、その遅延設定値を選択してデータセレクタ104へ出力する。データセレクタ104は、切り替えスイッチ103により選択されたnビットの値をセレクト信号として受け、遅延回路101から供給される複数の遅延CKのうち、nビットのセレクト信号の値に応じた遅延時間の遅延CKを選択してシリアルに出力し、ラッチ回路105、4段シフトレジスタ106、最小値保持回路109、最大値保持回路110へ出力する。また、データセレクタ104は遅延設定後の遅延クロックを、図6に示した液晶表示装置200のデータラッチ201にラッチ用クロックhCKとして供給する。データラッチ201はデジタル画像データをラッチ用クロックhCKでラッチして表示用デジタル画像データとして出力する本発明の第1のラッチ手段を構成している。ラッチ回路105は、D型フリップフロップDFFにより構成されており、そのデータ入力端子Dに供給される10ビットのデジタルデータDataを、データセレクタ104からクロック端子に供給される遅延CKの立ち上がり及び立ち下りの両エッジでラッチし、そのラッチしたデジタルデータをQ出力端子から出力する。ラッチ回路105は本発明の第2のラッチ手段を構成している。4段シフトレジスタ106は、ラッチ回路105によりラッチ後出力されるデジタルデータを、データセレクタ104から供給される遅延クロックの立ち上がり及び立ち下りの両エッジに同期してシフトする。コンパレータ107は、4段シフトレジスタ106によりデータセレクタ104からの遅延クロックの4周期分遅延されたデジタルデータと、ラッチ回路105によりラッチされたデジタルデータとを比較し、その比較結果をラッチ回路108へ出力する。4段シフトレジスタ106とコンパレータ107とは、本発明の比較手段を構成している。ラッチ回路108は、DFFにより構成されており、そのクロック端子に供給されるコンパレータ107からの比較結果が一致を示す時に、カウンタ102から切り替えスイッチ103を通してデータ入力端子Dに供給されるカウンタ値をラッチして、ラッチしたnビットのカウンタ値を最小値保持回路109及び最大値保持回路110に供給する。平均化回路111は、データセレクタ104からすべての遅延クロックが順次に出力し終わった後の、最小値保持回路109により保持された最小値と最大値保持回路110により保持された最大値とを平均化し、その平均化したnビットの値を遅延設定値として出力する。ラッチ回路108、最小値保持回路109、最大値保持回路110及び平均化回路111は、本発明の出力手段を構成している。切り替えスイッチ103は、遅延設定値が入力されると、それを選択するように切り替わる。図2は、図1中の最小値保持回路109の一実施の形態の回路系統図を示す。同図に示すように、最小値保持回路109は、DFF1091、引き算回路1092及びデータセレクタD/S1093とから構成される。引き算回路1092は、DFF1091でラッチして得られた前回出力したnビットの値Aから今回入力されたnビットの入力値Bを引き算し、その引き算した値が正のときすなわち、入力値Bが前回の出力値Aより小さいときにボロー端子から論理値1のボロー信号を出力し、それ以外のときすなわち、入力値Bが前回の出力値A以上のときにボロー端子から論理値0のボロー信号を出力する。上記のnビットの入力値Bはデータセレクタ104から出力される遅延クロックの遅延時間である。データセレクタ1093は、上記のボロー信号が論理値1の時、端子1に供給される入力値を選択して出力すると共にDFF1091に供給してラッチさせ、ボロー信号が論理値0の時、端子0に供給されるDFF1091からの前回の出力値を選択して出力すると共にDFF1091に供給してラッチさせる。従って、データセレクタ1093からは過去の出力値よりも小さな入力値、すなわち最小値が出力される。図3は、図1中の最大値保持回路110の一実施の形態の回路系統図を示す。同図に示すように、最大値保持回路110は、DFF1101、引き算回路1102及びデータセレクタD/S1103とから構成される。引き算回路1102は、DFF1101でラッチして得られた前回出力したnビットの値Aから今回入力されたnビットの入力値Bを引き算し、その引き算した値が負のときすなわち、入力値Bが前回の出力値Aより大きいときにキャリー端子から論理値1のキャリー信号を出力し、それ以外のときすなわち、入力値Bが前回の出力値A以下のときにキャリー端子から論理値0のキャリー信号を出力する。上記の入力値Bはデータセレクタ104から出力される遅延クロックの遅延時間である。データセレクタ1103は、上記のキャリー信号が論理値1の時、端子1に供給される入力値を選択して出力すると共にDFF1101に供給してラッチさせ、キャリー信号が論理値0の時、端子0に供給されるDFF1101からの前回の出力値を選択して出力すると共にDFF1101に供給してラッチさせる。従って、データセレクタ1103からは過去の出力値よりも大きな入力値、すなわち最大値が出力される。次に、図1の動作について、図4のタイミングチャートを併せ参照して説明する。電源投入後、図4Aに示すデジタルデータDataが外部からラッチ回路105のデータ入力端子Dに入力され、また、図4Bに示す第1のクロックCKが遅延回路101に入力され、図4Dに示す第2のクロックであるカウンタ用CKがnビットカウンタ102に入力される。上記の入力デジタルデータは、画素204へ入力されるデータと同じ信号を位相調整用に用意した基準データである。遅延回路101は、外部から端子CKを介して図4Bに示す第1のCKが入力されて、インバータの遅延時間単位で遅延時間が異なる複数の遅延クロックを生成して、並列にデータセレクタ104に供給する。一方、nビットカウンタ102は、第2のクロックである図4Dに示すカウンタ用CKを計数して図4Cに示すnビットカウント値を生成する。上記の第1のCKと第2のCKとは同期しており、また第2のCKの周期は第1のCKの周期の2倍に設定されている。切り替えスイッチ103は初期状態から後述の遅延設定値が決定されるまではnビットカウンタ102からのnビットカウント値を選択するように接続されているため、上記のカウント値は切り替えスイッチ103を通してデータセレクタ104のセレクト端子に供給される。データセレクタ104は、遅延回路101から並列に供給される複数の遅延クロックのうち、セレクト端子に供給される上記のnビットカウンタ値に応じた1種類の遅延時間の遅延クロックを選択して、ラッチ回路105のクロック端子、4段シフトレジスタ106のクロック端子、最小値保持回路109のクロック端子、及び最大値保持回路110のクロック端子にそれぞれ供給する。ラッチ回路105は、図4Aに示すデジタルデータをデータセレクタ104から出力された遅延クロックの立ち上がり及び立ち下りでラッチし、図4Eに示すデジタルデータを出力する。4段シフトレジスタ106は、ラッチ回路105でラッチ後に出力されるデジタルデータを、データセレクタ104から出力された遅延クロックをシフトクロックとして4段シフトする。これにより、4段シフトレジスタ106の初段の出力は図4Fに、2段目の出力は図4Gに、3段目の出力は図4Hに、4段目の出力は図4Iにそれぞれ示すものとなる。コンパレータ107は、4段シフトレジスタ106の4段目から出力される、遅延クロックの2周期分遅延されたデジタルデータと、4段シフトレジスタ106に供給されるデジタルデータとを比較する。ここで、4段シフトレジスタ106の4段目から出力される4段シフトされたデジタルデータは、図4E、Iに示すようにnビットカウンタ102によりデータセレクタ104に設定した遅延時間の遅延クロックが、次の遅延時間の遅延クロックに切り替わる前のデータである。従って、コンパレータ107は、一つの遅延クロックのラッチ結果であるシフト前とシフト後のデジタルデータを比較することになるので、比較結果が一致する場合は、ラッチが正しくできていると判断でき、比較結果が一致しない場合は、ラッチが正しくできていないと判断できる。従って、遅延回路101から出力される複数の遅延クロックのすべてについて上記の動作を繰り返し、それにより得られるコンパレータ107の比較結果をみることで、複数の遅延クロックのどの位相遅延時間から正しくデータを読めているかが分かることになる。図4Jは、コンパレータ107から出力される比較結果を示し、比較結果が一致する場合はハイレベルが出力され、比較結果が不一致の場合はパルスが発生される。ラッチ回路108は、コンパレータ107により比較結果が一致する時に出力される一致信号によりnビットカウンタ102からのnビットカウンタ値をラッチし、それを最小値保持回路109及び最大値保持回路110へそれぞれ出力する。続いて、nビットカウンタ102からのnビットカウンタ値が次の値に切り替わり、それに応じてデータセレクタ104が次の1種類の遅延時間の遅延クロックを選択して出力する。以下、上記と同様の動作が行われる。このようにして、データセレクタ104からは遅延時間が所定時間単位図3の例ではカウンタ用CKの1周期単位で切り替わる遅延クロックが順次にシリアルに出力され、その遅延クロックに対応してラッチ回路105によるデジタル画像データのラッチ動作と、4段シフトレジスタ106によるシフト動作とがその都度行われ、コンパレータ107においてその遅延クロックに対応したシフト前とシフト後のデータ同士の比較が行われ、比較結果が一致する時にラッチ回路108のラッチ動作が行われる。最小値保持回路109と最大値保持回路110とは、ラッチ回路108によりラッチされて順次に入力されるnビットカウンタ値のうちの最小値と最大値とをそれぞれ保持して平均化回路111へ出力する。ラッチ回路108によりラッチされて順次に入力されるnビットカウンタ値のうちの最小値と最大値は、それぞれ比較結果が一致を示す遅延クロックの遅延時間範囲の最小値と最大値を示している。平均化回路111は、最小値保持回路109と最大値保持回路110とにより保持されたnビットカウンタ値の最小値と最大値とを平均化して遅延設定値として出力する。次に、位相設定の仕方の基本的な考え方について説明する。図5は、遅延回路101から出力される遅延クロックの遅延時間と、コンパレータ107の比較結果との関係の一例を模式的に示す。図3の例は、データセレクタ104が最短の遅延時間0の遅延クロックから最長の遅延時間15の遅延クロックまで、遅延時間1単位で変化する遅延クロックを出力するものとしたとき、遅延時間3の遅延クロックから遅延時間13の遅延クロックまでにおいて、コンパレータ107から一致の比較結果が得られたことを○で示している。この場合、最小値保持回路109はデータセレクタ104から遅延時間3の遅延クロックが出力される時の値3を保持し、最大値保持回路110はデータセレクタ104から遅延時間13の遅延クロックが出力される時の値13を保持する。従って、平均化回路111は、すべての遅延時間の遅延クロックがデータセレクタ104から出力された後で、上記の最小値保持回路109の保持値3と、最大値保持回路110の保持値13との和を2で除算して得られる平均値8を遅延設定値として算出して自動調整を終了する。これにより、以後、切り替えスイッチ103は、遅延設定値8をデータセレクタ104のセレクト端子に常時供給し、データセレクタ104から遅延時間8の遅延クロックをデータセレクタ104から固定的に出力させる。この遅延設定値8は、正しくラッチされると判断された遅延時間の最小値と最大値の平均値であるから、一番位相的に余裕のある位相調整がされた遅延クロックの遅延時間を示す。なお、データセレクタ104は遅延時間8の遅延クロックを、図6に示したデータラッチ201にラッチ用のクロックhCKとして供給する。これ以降、液晶表示装置200は通常の動作を行う。このように、本実施の形態によれば、電源投入後、外部から基準となるデジタルデータを入力すると共に、遅延時間が設定された遅延クロックでデジタルデータをラッチし、ラッチして得られたそのデジタルデータと、それを同じ遅延クロックでシフトして得られたシフト後のデジタルデータとからなる計2つのデジタルデータをコンパレータ107で比較し、同じデータとなっているときに正しくラッチできていると判断する。そして、本実施の形態によれば、遅延クロックの遅延時間を所定時間単位で切り替えながらすなわち、クロックの位相を所定位相単位で切り替えながら繰り返すことで、正しくラッチできているラッチ用クロックの位相範囲を求めることで、目視判断を行わずにデジタル画像データをラッチするクロックの最適な位相を自動的に調整することができるため、調整工数が不要にできると共に、マージンの確保が容易となる。