"本体と、配線とを備え、前記本体は、積層された複数の階層部分を含むと共に上面と下面を有する主要部分と、前記主要部分の上面と下面の少なくとも一方に配置された複数の端子とを有し、前記配線は、前記複数の端子に電気的に接続されると共に前記複数の階層部分の全てを経由する複数のラインを含み、前記複数のラインは、前記主要部分内の全ての階層部分に共通する用途を有する複数の共通ラインと、互いに異なる階層部分によって利用される複数の階層依存ラインとを含み、前記複数の階層部分の各々は、半導体チップと、前記複数の共通ラインに電気的に接続された複数の共通電極と、前記複数の階層依存ラインのうち、その階層部分が利用する階層依存ラインにのみ選択的に、電気的に接続された選択的接続電極とを含み、前記主要部分内の全ての階層部分において、前記複数の共通電極のレイアウトは同じであり、前記選択的接続電極は、どの階層依存ラインに電気的に接続されるかに応じて形状が異なり、前記複数の階層部分のうちの少なくとも1つにおいて、前記複数の共通電極および前記選択的接続電極が前記半導体チップに電気的に接続されることによって、前記半導体チップが前記複数の共通ラインおよび前記階層依存ラインに電気的に接続されていることを特徴とする積層チップパッケージ。前記本体は、上面と、下面と、4つの側面とを有し、前記複数のラインは、前記本体の少なくとも1つの側面に配置されていることを特徴とする請求項1記載の積層チップパッケージ。前記複数のラインは、前記主要部分内の全ての階層部分を貫通していることを特徴とする請求項1記載の積層チップパッケージ。前記半導体チップは、複数のメモリセルを含むことを特徴とする請求項1記載の積層チップパッケージ。前記複数の階層部分は、少なくとも1つの第1の種類の階層部分と、少なくとも1つの第2の種類の階層部分とを含み、前記第1の種類の階層部分では、前記複数の共通電極および前記選択的接続電極が前記半導体チップに電気的に接続されることによって、前記半導体チップが前記複数の共通ラインおよび前記階層依存ラインに電気的に接続され、前記第2の種類の階層部分では、前記複数の共通電極および前記選択的接続電極が前記半導体チップに電気的に接続されていないことによって、前記半導体チップが前記複数の共通ラインおよび前記階層依存ラインに電気的に接続されていないことを特徴とする請求項1記載の積層チップパッケージ。前記第1の種類の階層部分における前記半導体チップは正常に動作するものであり、前記第2の種類の階層部分における前記半導体チップは正常に動作しないものであることを特徴とする請求項5記載の積層チップパッケージ。請求項1記載の積層チップパッケージを複数個製造する方法であって、各々が前記主要部分に含まれる階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される複数の基礎構造物を積層して、積層基礎構造物を作製する工程と、複数個の積層チップパッケージが形成されるように、前記積層基礎構造物を切断する工程とを備えたことを特徴とする積層チップパッケージの製造方法。前記複数の階層部分は、少なくとも1つの第1の種類の階層部分と、少なくとも1つの第2の種類の階層部分とを含み、前記第1の種類の階層部分では、前記複数の共通電極および前記選択的接続電極が前記半導体チップに電気的に接続されることによって、前記半導体チップが前記複数の共通ラインおよび前記階層依存ラインに電気的に接続され、前記第2の種類の階層部分では、前記複数の共通電極および前記選択的接続電極が前記半導体チップに電気的に接続されていないことによって、前記半導体チップが前記複数の共通ラインおよび前記階層依存ラインに電気的に接続されていないことを特徴とする請求項7記載の積層チップパッケージの製造方法。前記第1の種類の階層部分における前記半導体チップは正常に動作するものであり、前記第2の種類の階層部分における前記半導体チップは正常に動作しないものであることを特徴とする請求項8記載の積層チップパッケージの製造方法。前記積層基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、それぞれ前記半導体チップとなる予定の、配列された複数の半導体チップ予定部を含む基礎構造物前ウェハを作製する工程と、前記基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、前記基礎構造物前ウェハが前記基礎構造物になるように、正常に動作する半導体チップ予定部では前記複数の共通電極および前記選択的接続電極が前記半導体チップ予定部に電気的に接続され、正常に動作しない半導体チップ予定部では前記複数の共通電極および前記選択的接続電極が前記半導体チップ予定部に電気的に接続されないように、前記複数の共通電極および前記選択的接続電極を形成する工程とを含むことを特徴とする請求項9記載の積層チップパッケージの製造方法。積層され且つ互いに電気的に接続された主パッケージと追加部分とを備えた複合型積層チップパッケージであって、前記主パッケージは、本体と、配線とを備え、前記本体は、積層された複数の階層部分を含むと共に上面と下面を有する主要部分と、前記主要部分の上面と下面の少なくとも一方に配置された複数の端子とを有し、前記配線は、前記複数の端子に電気的に接続されると共に前記複数の階層部分の全てを経由する複数のラインを含み、前記複数のラインは、前記主要部分内の全ての階層部分に共通する用途を有する複数の共通ラインと、互いに異なる階層部分によって利用される複数の階層依存ラインとを含み、前記複数の階層部分の各々は、半導体チップと、前記複数の共通ラインに電気的に接続された複数の共通電極と、前記複数の階層依存ラインのうち、その階層部分が利用する階層依存ラインにのみ選択的に、電気的に接続された選択的接続電極とを含み、前記主要部分内の全ての階層部分において、前記複数の共通電極のレイアウトは同じであり、前記選択的接続電極は、どの階層依存ラインに電気的に接続されるかに応じて形状が異なり、前記複数の階層部分は、少なくとも1つの第1の種類の階層部分と、少なくとも1つの第2の種類の階層部分とを含み、前記第1の種類の階層部分における前記半導体チップは正常に動作するものであり、前記第1の種類の階層部分では、前記複数の共通電極および前記選択的接続電極が前記半導体チップに電気的に接続されることによって、前記半導体チップが前記複数の共通ラインおよび前記階層依存ラインに電気的に接続され、前記第2の種類の階層部分における前記半導体チップは正常に動作しないものであり、前記第2の種類の階層部分では、前記複数の共通電極および前記選択的接続電極が前記半導体チップに電気的に接続されていないことによって、前記半導体チップが前記複数の共通ラインおよび前記階層依存ラインに電気的に接続されておらず、前記追加部分は、少なくとも1つの追加半導体チップと、前記少なくとも1つの追加半導体チップが前記少なくとも1つの第2の種類の階層部分における半導体チップの代替となるように、前記主パッケージにおける前記複数の端子と前記少なくとも1つの追加半導体チップとの電気的接続関係を規定する追加部分配線とを備えたことを特徴とする複合型積層チップパッケージ。前記階層部分内の半導体チップおよび前記追加半導体チップは、それぞれ、複数のメモリセルを含むことを特徴とする請求項11記載の複合型積層チップパッケージ。請求項11記載の複合型積層チップパッケージを製造する方法であって、前記主パッケージを作製する工程と、前記追加部分を作製する工程と、前記主パッケージと追加部分とを積層し且つ互いに電気的に接続する工程とを備えたことを特徴とする複合型積層チップパッケージの製造方法。ところで、後に切断されることによって複数のチップとなるウェハにおいて、チップの歩留まり、すなわちウェハ内の全チップに対する良品のチップの割合は、90~99である場合が多い。ここで、積層チップパッケージは、複数のチップを含むことから、積層チップパッケージに含まれる全てのチップが良品である割合は、チップの歩留まりよりも小さくなる。積層チップパッケージに含まれるチップの数が多くなるほど、積層チップパッケージに含まれる全てのチップが良品である割合は小さくなる。以下、積層チップパッケージによってフラッシュメモリ等のメモリデバイスを構成する場合について考える。一般的に、フラッシュメモリ等のメモリデバイスでは、欠陥のあるメモリセル列を冗長メモリセル列に置換する冗長技術によって、ある程度の数のメモリセルに欠陥があっても、メモリデバイスを正常に動作させることができるようになっている。積層チップパッケージによってメモリデバイスを構成する場合にも、複数のメモリセルを含むチップ中において、ある程度の数のメモリセルに欠陥があっても、冗長技術によって、欠陥のあるメモリセルを含むチップも使用しながら、メモリデバイスを正常に動作させることが可能である。しかし、例えば、複数のメモリセルとコントロール回路とを含むチップにおいてコントロール回路に配線不良が生じて、冗長技術を用いても正常に動作しない不良チップが生じた場合には、その不良チップは使用することができない。この場合、不良チップを良品のチップと交換することが考えられるが、その場合には、積層チップパッケージの製造コストが高くなる。前述のように、特許文献3には、複数のフラッシュメモリダイを有するフラッシュメモリデバイスにおいて、1つ以上の欠陥フラッシュメモリダイを特定し、その特定されたダイへのメモリアクセスを不能化する技術が記載されている。積層チップパッケージによってメモリデバイスを構成する場合においても、特許文献3に記載された技術のように、積層チップパッケージに含まれる1つ以上の不良チップを特定し、この1つ以上の不良チップへのアクセスを不能化することが考えられる。しかし、積層チップパッケージにおいて、不良チップへのアクセスを不能化する場合には、以下のような2つの問題が生じる。第1の問題は、不良チップと積層チップパッケージの複数の端子が配線によって電気的に接続されているため、このことが、積層チップパッケージの誤動作の原因となり得るということである。第2の問題は、所定の数のチップを含む積層チップパッケージにおいて、積層チップパッケージに含まれる全てのチップが良品である場合において所望のメモリ容量のメモリデバイスを実現できる場合には、積層チップパッケージに含まれる不良チップへのアクセスを不能化しただけでは、所望のメモリ容量のメモリデバイスを実現することができないということである。本発明はかかる問題点に鑑みてなされたもので、その目的は、積層された複数の半導体チップを含む積層チップパッケージであって、正常に動作しない半導体チップを含んでいても、正常に動作しない半導体チップを含んでいない場合と同等の機能を有するパッケージを容易に実現できるようにした積層チップパッケージおよび複合型積層チップパッケージならびにそれらの製造方法を提供することにある。本発明の積層チップパッケージは、本体と、配線とを備えている。本体は、積層された複数の階層部分を含むと共に上面と下面を有する主要部分と、主要部分の上面と下面の少なくとも一方に配置された複数の端子とを有している。配線は、複数の端子に電気的に接続されると共に複数の階層部分の全てを経由する複数のラインを含んでいる。複数のラインは、主要部分内の全ての階層部分に共通する用途を有する複数の共通ラインと、互いに異なる階層部分によって利用される複数の階層依存ラインとを含んでいる。複数の階層部分の各々は、半導体チップと、複数の共通ラインに電気的に接続された複数の共通電極と、複数の階層依存ラインのうち、その階層部分が利用する階層依存ラインにのみ選択的に、電気的に接続された選択的接続電極とを含んでいる。主要部分内の全ての階層部分において、複数の共通電極のレイアウトは同じである。選択的接続電極は、どの階層依存ラインに電気的に接続されるかに応じて形状が異なる。複数の階層部分のうちの少なくとも1つにおいて、複数の共通電極および選択的接続電極が半導体チップに電気的に接続されることによって、半導体チップが複数の共通ラインおよび階層依存ラインに電気的に接続されている。本発明の積層チップパッケージにおいて、本体は、上面と、下面と、4つの側面とを有し、複数のラインは、本体の少なくとも1つの側面に配置されていてもよい。あるいは、複数のラインは、主要部分内の全ての階層部分を貫通していてもよい。また、本発明の積層チップパッケージにおいて、半導体チップは、複数のメモリセルを含んでいてもよい。また、本発明の積層チップパッケージにおいて、複数の階層部分は、少なくとも1つの第1の種類の階層部分と、少なくとも1つの第2の種類の階層部分とを含んでいてもよい。第1の種類の階層部分では、複数の共通電極および選択的接続電極が半導体チップに電気的に接続されることによって、半導体チップが複数の共通ラインおよび階層依存ラインに電気的に接続されている。第2の種類の階層部分では、複数の共通電極および選択的接続電極が半導体チップに電気的に接続されていないことによって、半導体チップが複数の共通ラインおよび階層依存ラインに電気的に接続されていない。第1の種類の階層部分における半導体チップは正常に動作するものであり、第2の種類の階層部分における半導体チップは正常に動作しないものであってもよい。本発明の積層チップパッケージの製造方法は、本発明の積層チップパッケージを複数個製造する方法である。この製造方法は、各々が主要部分に含まれる階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される複数の基礎構造物を積層して、積層基礎構造物を作製する工程と、複数個の積層チップパッケージが形成されるように、積層基礎構造物を切断する工程とを備えている。本発明の積層チップパッケージの製造方法において、複数の階層部分は、少なくとも1つの第1の種類の階層部分と、少なくとも1つの第2の種類の階層部分とを含んでいてもよい。第1の種類の階層部分では、複数の共通電極および選択的接続電極が半導体チップに電気的に接続されることによって、半導体チップが複数の共通ラインおよび階層依存ラインに電気的に接続されている。第2の種類の階層部分では、複数の共通電極および選択的接続電極が半導体チップに電気的に接続されていないことによって、半導体チップが複数の共通ラインおよび階層依存ラインに電気的に接続されていない。第1の種類の階層部分における半導体チップは正常に動作するものであり、第2の種類の階層部分における半導体チップは正常に動作しないものであってもよい。また、本発明の積層チップパッケージの製造方法において、積層基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、それぞれ半導体チップとなる予定の、配列された複数の半導体チップ予定部を含む基礎構造物前ウェハを作製する工程と、基礎構造物前ウェハに含まれる複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、基礎構造物前ウェハが基礎構造物になるように、正常に動作する半導体チップ予定部では複数の共通電極および選択的接続電極が半導体チップ予定部に電気的に接続され、正常に動作しない半導体チップ予定部では複数の共通電極および選択的接続電極が半導体チップ予定部に電気的に接続されないように、複数の共通電極および選択的接続電極を形成する工程とを含んでいてもよい。本発明の複合型積層チップパッケージは、積層され且つ互いに電気的に接続された主パッケージと追加部分とを備えている。主パッケージは、本体と、配線とを備えている。本体は、積層された複数の階層部分を含むと共に上面と下面を有する主要部分と、主要部分の上面と下面の少なくとも一方に配置された複数の端子とを有している。配線は、複数の端子に電気的に接続されると共に複数の階層部分の全てを経由する複数のラインを含んでいる。複数のラインは、主要部分内の全ての階層部分に共通する用途を有する複数の共通ラインと、互いに異なる階層部分によって利用される複数の階層依存ラインとを含んでいる。複数の階層部分の各々は、半導体チップと、複数の共通ラインに電気的に接続された複数の共通電極と、複数の階層依存ラインのうち、その階層部分が利用する階層依存ラインにのみ選択的に、電気的に接続された選択的接続電極とを含んでいる。主要部分内の全ての階層部分において、複数の共通電極のレイアウトは同じである。選択的接続電極は、どの階層依存ラインに電気的に接続されるかに応じて形状が異なる。複数の階層部分は、少なくとも1つの第1の種類の階層部分と、少なくとも1つの第2の種類の階層部分とを含んでいる。第1の種類の階層部分における半導体チップは正常に動作するものである。第1の種類の階層部分では、複数の共通電極および選択的接続電極が半導体チップに電気的に接続されることによって、半導体チップが複数の共通ラインおよび階層依存ラインに電気的に接続されている。第2の種類の階層部分における半導体チップは正常に動作しないものである。第2の種類の階層部分では、複数の共通電極および選択的接続電極が半導体チップに電気的に接続されていないことによって、半導体チップが複数の共通ラインおよび階層依存ラインに電気的に接続されていない。追加部分は、少なくとも1つの追加半導体チップと、少なくとも1つの追加半導体チップが少なくとも1つの第2の種類の階層部分における半導体チップの代替となるように、主パッケージにおける複数の端子と少なくとも1つの追加半導体チップとの電気的接続関係を規定する追加部分配線とを備えている。本発明の複合型積層チップパッケージにおいて、階層部分内の半導体チップおよび追加半導体チップは、それぞれ、複数のメモリセルを含んでいてもよい。本発明の複合型積層チップパッケージを製造する方法は、主パッケージを作製する工程と、追加部分を作製する工程と、主パッケージと追加部分とを積層し且つ互いに電気的に接続する工程とを備えている。本発明の積層チップパッケージまたはその製造方法によれば、正常に動作しない半導体チップが配線に電気的に接続されないようにすることができる。また、本発明の積層チップパッケージに対しては、その複数の端子を用いて、正常に動作する半導体チップを含む追加部分を電気的に接続することが可能である。これにより、積層された複数の半導体チップを含むパッケージであって、正常に動作しない半導体チップを含んでいても、正常に動作しない半導体チップを含んでいない場合と同等の機能を有するパッケージを容易に実現することが可能になるという効果を奏する。また、本発明の複合型積層チップパッケージまたはその製造方法によれば、主パッケージと追加部分とを積層し且つ互いに電気的に接続することによって、積層された複数の半導体チップを含むパッケージであって、正常に動作しない半導体チップを含んでいても、正常に動作しない半導体チップを含んでいない場合と同等の機能を有するパッケージを容易に実現することが可能になるという効果を奏する。[第1の実施の形態]以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図1ないし図9を参照して、本発明の第1の実施の形態に係る積層チップパッケージの構成と、積層チップパッケージを複数含むモジュールの構成について説明する。図1は、本実施の形態に係るモジュールの斜視図である。図2は、本実施の形態に係る積層チップパッケージの斜視図である。図3は、下側から見た図2の積層チップパッケージを示す斜視図である。図4は、図2に示した積層チップパッケージにおける第1の階層部分を示す平面図である。図5は、図4に示した第1の階層部分を示す斜視図である。図6は、図2に示した積層チップパッケージにおける第2の階層部分を示す斜視図である。図7は、図2に示した積層チップパッケージにおける第3の階層部分を示す斜視図である。図8は、図2に示した積層チップパッケージにおける第4の階層部分を示す斜視図である。図9は、本実施の形態に係る積層チップパッケージにおける複数の第2の端子と下面配線を上から見た状態で示す平面図である。図1に示したように、本実施の形態に係るモジュール1Dは、積層された2つの主パッケージを備え、上下に隣接する2つの主パッケージが電気的に接続されたものである。図1には、モジュール1Dが2つの主パッケージ1A,1Bを備え、主パッケージ1Aが主パッケージ1Bの上に配置された例を示している。以下、任意の主パッケージに関しては、符号1Mを付して表す。主パッケージ1Mは、本実施の形態に係る積層チップパッケージである。図2および図3に示したように、主パッケージ1Mは、上面2a、下面2b、および4つの側面2c,2d,2e,2fを有する本体2を備えている。側面2c,2dは互いに反対側を向き、側面2e,2fは互いに反対側を向いている。主パッケージ1Mは、更に、本体2の少なくとも1つの側面に配置された複数のワイヤWを含む配線3を備えている。図2および図3に示した例では、複数のワイヤWは、側面2cにのみ配置されている。本体2は、積層された複数の階層部分10を含むと共に上面2Maと下面2Mbを有する主要部分2Mを有している。複数のワイヤWは、複数の階層部分10の全てを経由する。複数のワイヤWは、本発明における複数のラインに対応する。本体2は、更に、主要部分2Mの上面2Maに配置されて複数のワイヤWに電気的に接続された複数の第1の端子4と、主要部分2Mの下面2Mbに配置されて複数のワイヤWに電気的に接続された複数の第2の端子5とを含んでいる。本体2は、更に、上面配線4Wと、下面配線5Wと、絶縁層8とを含んでいる。上面配線4Wは、主要部分2Mの上面2Maにおいて複数の第1の端子4と複数のワイヤWとを電気的に接続する。下面配線5Wは、主要部分2Mの下面2Mbにおいて複数の第2の端子5と複数のワイヤWとを電気的に接続する。絶縁層8は、主要部分2Mの下面2Mbにおいて複数の第2の端子5の周囲に配置されて、下面配線5Wを覆っている。図2および図3では、絶縁層8を破線で示している。本体2の上面2aに垂直な方向から見たときに、複数の第2の端子5は、複数の第1の端子4とオーバーラップする位置に配置されている。従って、2つの主パッケージ1Mを上下に配置した場合、上側の主パッケージ1Mにおける複数の第2の端子5は、下側の主パッケージ1Mにおける複数の第1の端子4に対向する。本実施の形態では、2つの主パッケージ1Mを積層する場合、上下に隣接する2つの主パッケージ1Mにおいて、上側の主パッケージ1Mにおける複数の第2の端子5は、下側の主パッケージ1Mにおける複数の第1の端子4に電気的に接続される。端子4,5の少なくとも一方は、半田材料よりなり端子4または端子5の表面に露出する半田層を含んでいてもよい。この場合には、半田層が加熱により溶融された後、固化することによって、上側の主パッケージ1Mにおける複数の第2の端子5が下側の主パッケージ1Mにおける複数の第1の端子4に電気的に接続される。複数の階層部分10は、主要部分2Mの上面2Maと下面2Mbの間において積層されている。上下に隣接する2つの階層部分10は、例えば接着剤によって接合されている。図2および図3には、一例として、主要部分2Mが、4つの階層部分10を含んでいる例を示している。しかし、主要部分2Mに含まれる階層部分10の数は4つに限らず、複数であればよい。以下、図2および図3に示した主パッケージ1Mに含まれる4つの階層部分10を、上から順に、第1の階層部分10S1、第2の階層部分10S2、第3の階層部分10S3、第4の階層部分10S4と呼ぶ。次に、図4ないし図8を参照して、階層部分1010S1,10S2,10S3,10S4について説明する。図4は、第1の階層部分10S1を示す平面図である。図5は、図4に示した第1の階層部分10S1を示す斜視図である。図6は、第2の階層部分10S2を示す斜視図である。図7は、第3の階層部分10S3を示す斜視図である。図8は、第4の階層部分10S4を示す斜視図である。階層部分10は、半導体チップ30を含んでいる。半導体チップ30は、デバイスが形成された第1の面30aと、その反対側の第2の面30bと、互いに反対側を向いた第1の側面30cおよび第2の側面30d、ならびに互いに反対側を向いた第3の側面30eおよび第4の側面30fを有している。側面30c,30d,30e,30fは、それぞれ、本体2の側面2c,2d,2e,2fに向いている。階層部分10は、更に、半導体チップ30の4つの側面のうちの少なくとも1つの側面を覆う絶縁部31と、複数のワイヤWに電気的に接続された複数の電極32とを含んでいる。絶縁部31は、複数のワイヤWが配置された本体2の少なくとも1つの側面に配置された少なくとも1つの端面を有している。図4ないし図8に示した例では、絶縁部31は、半導体チップ30の4つの側面30c,30d,30e,30fの全てを覆い、絶縁部31は、本体2の4つの側面に配置された4つの端面31c,31d,31e,31fを有している。絶縁部31の4つの端面31c,31d,31e,31fは、それぞれ、半導体チップ30の4つの側面30c,30d,30e,30fの外側に位置している。1つの主パッケージ1Mにおける複数の階層部分10のうちの少なくとも1つにおいて、半導体チップ30は、複数の電極32のうちの2つ以上の電極32を介して、複数のワイヤWのうちの2つ以上のワイヤWに電気的に接続されている。以下、本実施の形態における複数の端子4,5、複数のワイヤWおよび複数の電極32について詳しく説明する。本実施の形態では、複数の第2の端子5が、それぞれ対応する第1の端子4にワイヤWを介して電気的に接続されることによって、互いに電気的に接続された第1の端子4と第2の端子5の複数の対が形成されている。複数の対は、複数の非オーバーラップ端子対を含み、非オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体2の上面2aに垂直な方向から見たときに互いにオーバーラップしない位置にあるいずれか1つの第1の端子4といずれか1つの第2の端子5からなる。複数の対は、更に、複数のオーバーラップ端子対を含み、オーバーラップ端子対の各々は、互いに電気的に接続され且つ本体2の上面2aに垂直な方向から見たときに互いにオーバーラップする位置にあるいずれか1つの第1の端子4といずれか1つの第2の端子5からなる。図2および図3に示した例では、複数の第1の端子4は、第1の種類の端子4A1,4A2,4A3,4A4と、第2の種類の端子4B1,4B2,4B3,4B4,4B5,4B6と、第3の種類の端子4C1,4C2,4C3,4C4,4C5,4C6とを含んでいる。同様に複数の第2の端子5は、第1の種類の端子5A1,5A2,5A3,5A4と、第2の種類の端子5B1,5B2,5B3,5B4,5B5,5B6と、第3の種類の端子5C1,5C2,5C3,5C4,5C5,5C6とを含んでいる。端子5A1~5A4,5B1~5B6,5C1~5C6は、それぞれ、端子4A1~4A4,4B1~4B6,4C1~4C6と対を形成している。端子の対4A1,5A1、4A2,5A2、4A3,5A3、4A4,5A4の各々における第1の端子4と第2の端子5は、互いに電気的に接続され且つ本体2の上面2aに垂直な方向から見たときに互いにオーバーラップする位置にある。従って、これらの対は、オーバーラップ端子対である。端子の対4B1,5B1、4B2,5B2、4B3,5B3、4B4,5B4、4B5,5B5、4B6,5B6、4C1,5C1、4C2,5C2、4C3,5C3、4C4,5C4、4C5,5C5、4C6,5C6の各々における第1の端子4と第2の端子5は、互いに電気的に接続され且つ本体2の上面2aに垂直な方向から見たときに互いにオーバーラップしない位置にある。従って、これらの対は、非オーバーラップ端子対である。本体2の上面2aに垂直な方向から見たときに、端子5B1,5B2,5B3,5B4,5B5,5B6,5C1,5C2,5C3,5C4,5C5,5C6は、それぞれ、端子4C1,4C2,4C3,4C4,4C5,4C6,4B1,4B2,4B3,4B4,4B5,4B6とオーバーラップする位置にある。複数のワイヤWは、第1の種類のワイヤWA1,WA2,WA3,WA4と、第2の種類のワイヤWB1,WB2,WB3,WB4,WB5,WB6と、第3の種類のワイヤWC1,WC2,WC3,WC4,WC5,WC6とを含んでいる。第1の種類のワイヤWA1,WA2,WA3,WA4は、それぞれ、オーバーラップ端子対4A1,5A1、4A2,5A2、4A3,5A3、4A4,5A4の各々における第1の端子4と第2の端子5を電気的に接続している。第1の種類の複数のワイヤWA1~WA4は、主要部分2M内の全ての階層部分10に共通する用途を有するものである。第1の種類の複数のワイヤWA1~WA4は、本発明における複数の共通ラインに対応する。第2の種類のワイヤWB1,WB2,WB3,WB4,WB5,WB6は、それぞれ、非オーバーラップ端子対4B1,5B1、4B2,5B2、4B3,5B3、4B4,5B4、4B5,5B5、4B6,5B6の各々における第1の端子4と第2の端子5を電気的に接続している。第2の種類のワイヤWB1~WB6は、主要部分2M内の複数の階層部分10における複数の半導体チップ30のいずれにも電気的に接続されていない。この第2の種類のワイヤWB1~WB6を、バイパスワイヤとも呼ぶ。第3の種類のワイヤWC1,WC2,WC3,WC4,WC5,WC6は、それぞれ、非オーバーラップ端子対4C1,5C1、4C2,5C2、4C3,5C3、4C4,5C4、4C5,5C5、4C6,5C6の各々における第1の端子4と第2の端子5を電気的に接続している。第3の種類のワイヤWC1~WC6は、主要部分2M内の複数の階層部分10のうちの少なくとも1つにおける半導体チップ30との電気的接続に用いられる。この第3の種類のワイヤWC1~WC6を、チップ接続ワイヤとも呼ぶ。第3の種類のワイヤWC1~WC6は、以下のように、互いに異なる階層部分10によって利用される。ワイヤWC1は、階層部分10S1,10S2によって利用される。ワイヤWC2は、階層部分10S3,10S4によって利用される。ワイヤWC3は、階層部分10S1によって利用される。ワイヤWC4は、階層部分10S2によって利用される。ワイヤWC5は、階層部分10S3によって利用される。ワイヤWC6は、階層部分10S4によって利用される。第3の種類のワイヤWC1~WC6は、本発明における複数の階層依存ラインに対応する。図2に示したように、主要部分2Mの上面2Maにおいて、第1の端子4A1~4A4,4B1~4B6,4C1~4C6は、それぞれ、それらに最も近い位置にあるワイヤWA1~WA4,WB1~WB6,WC1~WC6に電気的に接続されている。また、図3に示したように、主要部分2Mの下面2Mbにおいて、複数の第2の端子5のうちの端子5A1~5A4は、それぞれ、それらに最も近い位置にあるワイヤWA1~WA4に電気的に接続されている。しかし、複数の第2の端子5のうちの端子5B1~5B6,5C1~5C6は、それぞれ、それらに最も近い位置にあるワイヤに隣接するワイヤWB1~WB6,WC1~WC6に電気的に接続されている。図4ないし図8に示したように、複数の電極32は、以下の第1ないし第4の種類の電極を含んでいる。第1の種類の電極32A1,32A2,32A3,32A4は、それぞれ、本体2の上面2aに垂直な方向から見たときに端子4A1,4A2,4A3,4A4に対応する位置にある。また、第1の種類の電極32A1,32A2,32A3,32A4は、第1の種類のワイヤWA1,WA2,WA3,WA4に電気的に接続されている。主要部分2M内の複数の階層部分10のうちの少なくとも1つにおいて、第1の種類の電極32A1~32A4は、半導体チップ30に接触してこれに電気的に接続されている。図4において、電極32A1~32A4中の破線の四角は、電極32A1~32A4のうち半導体チップ30に接触している部分を表している。第1の種類の電極32A1~32A4は、本発明における複数の共通電極に対応する。第2の種類の電極32B1,32B2,32B3,32B4,32B5,32B6は、それぞれ、本体2の上面2aに垂直な方向から見たときに端子4B1,4B2,4B3,4B4,4B5,4B6に対応する位置にある。また、第2の種類の電極32B1,32B2,32B3,32B4,32B5,32B6は、それぞれ、第2の種類のワイヤWB1,WB2,WB3,WB4,WB5,WB6に電気的に接続されている。第3の種類の電極32C1,32C2,32C3,32C4,32C5,32C6は、それぞれ、本体2の上面2aに垂直な方向から見たときに端子4C1,4C2,4C3,4C4,4C5,4C6に対応する位置にある。また、第3の種類の電極32C1,32C2,32C3,32C4,32C5,32C6は、それぞれ、第3の種類のワイヤWC1,WC2,WC3,WC4,WC5,WC6に電気的に接続されている。第2の種類の電極32B1~32B6と第3の種類の電極32C1~32C6は、半導体チップ30に接触しない。第4の種類の電極32D1,32D2は、階層部分10毎に異なる信号が対応付けられる電極である。第4の種類の電極32D1,32D2は、本発明における選択的接続電極に対応する。第4の種類の電極32D1,32D2は、以下のように、第3の種類のワイヤWC1~WC6のうち、その階層部分10が利用する第3の種類のワイヤWC1~WC6にのみ選択的に、電気的に接続されている。図4および図5に示したように、第1の階層部分10S1では、電極32D1は電極32C1に電気的に接続され、この電極32C1を介してワイヤWC1に電気的に接続されている。また、第1の階層部分10S1では、電極32D2は電極32C3に電気的に接続され、この電極32C3を介してワイヤWC3に電気的に接続されている。図6に示したように、第2の階層部分10S2では、電極32D1は電極32C1に電気的に接続され、この電極32C1を介してワイヤWC1に電気的に接続されている。また、第2の階層部分10S2では、電極32D2は電極32C4に電気的に接続され、この電極32C4を介してワイヤWC4に電気的に接続されている。図7に示したように、第3の階層部分10S3では、電極32D1は電極32C2に電気的に接続され、この電極32C2を介してワイヤWC2に電気的に接続されている。また、第3の階層部分10S3では、電極32D2は電極32C5に電気的に接続され、この電極32C5を介してワイヤWC5に電気的に接続されている。図8に示したように、第4の階層部分10S4では、電極32D1は電極32C2に電気的に接続され、この電極32C2を介してワイヤWC2に電気的に接続されている。また、第4の階層部分10S4では、電極32D2は電極32C6に電気的に接続され、この電極32C6を介してワイヤWC6に電気的に接続されている。主要部分2M内の複数の階層部分10のうちの少なくとも1つにおいて、第4の種類の電極32D1,32D2は、半導体チップ30に接触してこれに電気的に接続されている。図4において、電極32D1,32D2中の破線の四角は、電極32D1,32D2のうち半導体チップ30に接触している部分を表している。図4ないし図8に示したように、主要部分2M内の全ての階層部分1010S1,10S2,10S3,10S4において、第1ないし第3の種類の電極32A1~32A4,32B1~32B6,32C1~32C6のレイアウトは同じである。また、第4の種類の電極32D1,32D2は、どの第3の種類のワイヤWC1~WC6に電気的に接続されるかに応じて形状が異なる。主要部分2Mにおいて最も上に位置する第1の階層部分10S1以外の階層部分10S2,10S3,10S4では、絶縁部31は、半導体チップ30の第1の面30aおよび複数の電極32も覆っている。第1の階層部分10S1では、絶縁部31は、電極32D1,32D2以外の複数の電極32の一部を覆わずに、半導体チップ30の第1の面30aと電極32の他の部分を覆っている。絶縁部31によって覆われていない電極32の一部は、導体パッドを形成している。この導体パッドの上には導体層が形成されている。これら導体パッドおよび導体層は、第1の端子4を構成している。このように、本実施の形態では、複数の第1の端子4は、第1の階層部分10S1における電極32D1,32D2以外の複数の電極32を用いて構成されている。第1の階層部分10S1の複数の電極32における絶縁部31に覆われた部分は、上面配線4Wとなる。図1ないし図3では、第1の階層部分10S1における絶縁部31の一部を破線で表している。主パッケージ1M内の複数の階層部分10は、少なくとも1つの第1の種類の階層部分を含んでいる。主パッケージ1M内の複数の階層部分10は、更に、少なくとも1つの第2の種類の階層部分を含んでいてもよい。第1の種類の階層部分における半導体チップ30は正常に動作するものであり、第2の種類の階層部分における半導体チップ30は正常に動作しないものである。以下、正常に動作する半導体チップ30を良品の半導体チップ30と言い、正常に動作しない半導体チップ30を不良の半導体チップ30と言う。以下、第1の種類の階層部分と第2の種類の階層部分とを区別する場合には、第1の種類の階層部分については符号10Aで表し、第2の種類の階層部分については符号10Bで表す。第1の種類の階層部分10Aでは、半導体チップ30は、複数のワイヤWのうちの2つ以上のワイヤWに電気的に接続されている。具体的には、第1の種類の階層部分10Aでは、電極32A1~32A4,32D1,32D2は、半導体チップ30に接触してこれに電気的に接続されている。これにより、第1の種類の階層部分10Aでは、半導体チップ30は、ワイヤWA1~WA4と、ワイヤWC1,WC2の一方と、ワイヤWC3~WC6のいずれかに電気的に接続されている。第2の種類の階層部分10Bでは、電極32A1~32A4,32D1,32D2は、半導体チップ30に接触していない。従って、第2の種類の階層部分10Bでは、半導体チップ30は、いずれのワイヤWにも電気的に接続されていない。主パッケージ1Mが少なくとも1つの第2の種類の階層部分10Bを含んでいる場合には、主パッケージ1Mに後で説明する追加部分を加えて、複合型積層チップパッケージを構成する。また、モジュール1D内の少なくとも1つの主パッケージ1Mが少なくとも1つの第2の種類の階層部分10Bを含んでいる場合には、複数の主パッケージ1Mに追加部分を加えて、複合型積層チップパッケージを構成する。これについては、後で詳しく説明する。半導体チップ30は、フラッシュメモリ、DRAM、SRAM、MRAM、PROM、FeRAM等のメモリを構成するメモリチップであってもよい。この場合、半導体チップ30は、複数のメモリセルを含んでいる。この場合には、複数の半導体チップ30を含むモジュール1Dによって、大容量のメモリデバイスを実現することができる。また、本実施の形態に係るモジュール1Dによれば、モジュール1Dに含まれる半導体チップ30の数を変えることにより、64GBギガバイト、128GB、256GB等の種々の容量のメモリデバイスを容易に実現することができる。半導体チップ30が複数のメモリセルを含んでいる場合、半導体チップ30が1つ以上の欠陥のあるメモリセルを含んでいても、冗長技術によって正常に動作させることができる場合には、その半導体チップ30は、良品の半導体チップである。半導体チップ30は、メモリチップに限らず、CPU、センサ、センサの駆動回路等の他のデバイスを実現するものであってもよい。本実施の形態に係る積層チップパッケージである主パッケージ1Mは、それぞれワイヤWによって互いに電気的に接続された第1の端子4と第2の端子5の複数の対を含んでいる。この複数の対は、複数の非オーバーラップ端子対を含んでいる。これにより、本実施の形態によれば、同じ構成の2つの主パッケージ1Mを積層し互いに電気的に接続した場合に、2つの主パッケージ1Mの同じ階層にある半導体チップ30に対応付けられる複数の信号のうちのいくつかを、主パッケージ1M毎に容易に変えることができる。以下、本実施の形態に係るモジュール1Dを用いてメモリデバイスを実現する場合を例にとって、積層チップパッケージおよびモジュール1Dについて更に詳しく説明する。図19は、本実施の形態に係るモジュール1Dを用いたメモリデバイスの構成を示すブロック図である。このメモリデバイスは、8つのメモリチップMC1,MC2,MC3,MC4,MC5,MC6,MC7,MC8と、これらのメモリチップを制御するコントローラ90とを備えている。メモリチップMC1,MC2,MC3,MC4,MC5,MC6,MC7,MC8は、それぞれ、図1に示した主パッケージ1Aにおける階層部分10S1,10S2,10S3,10S4ならびに主パッケージ1Bにおける階層部分10S1,10S2,10S3,10S4内の半導体チップ30である。各メモリチップは、複数のメモリセルと、アドレスデコーダ等の周辺回路とを含んでいる。コントローラ90は、モジュール1Dとは別に設けられ、主パッケージ1Aの複数の第1の端子4または主パッケージ1Bの複数の第2の端子5に電気的に接続される。メモリデバイスは、更に、コントローラ90と8つのメモリチップを電気的に接続するデータバス91と、コントローラ90と8つのメモリチップを電気的に接続する1つ以上の共通線92とを備えている。8つのメモリチップは、それぞれ、データバス91が電気的に接続される複数の電極パッドと、1つ以上の共通線92が電気的に接続される1つ以上の電極パッドとを有している。データバス91は、アドレス、コマンド、データ等を伝達する。1つ以上の共通線92には、電源線や、データバス91が伝達する信号以外の信号であって8つのメモリチップで共通に利用される信号を伝達する信号線がある。8つのメモリチップは、それぞれ、更に、チップイネーブル信号が入力される電極パッドCEと、レディー/ビジー信号を出力する電極パッドR/Bを有している。チップイネーブル信号は、メモリチップの選択と非選択を制御する信号である。レディー/ビジー信号は、メモリチップの動作状態を示す信号である。図19に示したメモリデバイスは、更に、信号線93C1,93C2,93C3,93C4を備えている。信号線93C1は、コントローラ90とメモリチップMC1,MC2の電極パッドCEとを電気的に接続し、チップイネーブル信号CE1を伝達する。信号線93C2は、コントローラ90とメモリチップMC3,MC4の電極パッドCEとを電気的に接続し、チップイネーブル信号CE2を伝達する。信号線93C3は、コントローラ90とメモリチップMC5,MC6の電極パッドCEとを電気的に接続し、チップイネーブル信号CE3を伝達する。信号線93C4は、コントローラ90とメモリチップMC7,MC8の電極パッドCEとを電気的に接続し、チップイネーブル信号CE4を伝達する。このように、図19に示した例では、信号線93C1をメモリチップMC1,MC2で共用し、信号線93C2をメモリチップMC3,MC4で共用し、信号線93C3をメモリチップMC5,MC6で共用し、信号線93C4をメモリチップMC7,MC8で共用している。しかし、信号線93C1,93C2,93C3,93C4の代りに、メモリチップ毎に異なるチップイネーブル信号を伝達する8つの信号線を設けてもよい。図19に示したメモリデバイスは、更に、信号線93R1,93R2,93R3,93R4,93R5,93R6,93R7,93R8を備えている。信号線93R1~93R8の各一端はコントローラ90に電気的に接続されている。信号線93R1~93R8の他端は、それぞれ、メモリチップMC1~MC8の電極パッドR/Bに電気的に接続されている。信号線93R1~93R8は、それぞれ、レディー/ビジー信号R/B1~R/B8を伝達する。以下、図2に示した主パッケージ1Mを図1における上側の主パッケージ1Aとみなし、図3に示した主パッケージ1Mを図1における下側の主パッケージ1Bとみなして、主パッケージ1A,1Bにおける複数のワイヤWと、図19に示した複数の信号線との関係について説明する。主パッケージ1Aの端子4A1~4A4は、主パッケージ1AのワイヤWA1~WA4を介して、主パッケージ1Aの端子5A1~5A4に電気的に接続されている。主パッケージ1Aの端子5A1~5A4は、主パッケージ1Bの端子4A1~4A4に電気的に接続されている。主パッケージ1Bの端子4A1~4A4は、主パッケージ1BのワイヤWA1~WA4を介して、主パッケージ1Bの端子5A1~5A4に電気的に接続されている。このようして形成された主パッケージ1Aの端子4A1~4A4から主パッケージ1Bの端子5A1~5A4に至る複数の電気的経路は、データバス91と1つ以上の共通線92の一部を構成する。主パッケージ1Aの端子4C1は、主パッケージ1AのワイヤWC1を介して、主パッケージ1Aの端子5C1に電気的に接続されている。主パッケージ1Aの端子5C1は、主パッケージ1Bの端子4B1に電気的に接続されている。主パッケージ1Bの端子4B1は、主パッケージ1BのワイヤWB1を介して、主パッケージ1Bの端子5B1に電気的に接続されている。このようにして、主パッケージ1Aの端子4C1、主パッケージ1AのワイヤWC1、主パッケージ1Aの端子5C1、主パッケージ1Bの端子4B1、主パッケージ1BのワイヤWB1および主パッケージ1Bの端子5B1を経由する電気的経路が形成される。この電気的経路は、図19に示した信号線93C1の一部を構成する。この電気的経路には、主パッケージ1Aの端子4C1または主パッケージ1Bの端子5B1を介して、チップイネーブル信号CE1が与えられる。上記電気的経路は、主パッケージ1A,1B内の全ての階層部分10内の半導体チップ30のうち、主パッケージ1Aの階層部分10S1,10S2内の半導体チップ30すなわちメモリチップMC1,MC2にのみ電気的に接続されている。なぜならば、この電気的経路は、主パッケージ1Aでは階層部分10S1,10S2内の半導体チップ30に電気的に接続されたチップ接続ワイヤWC1を経由するが、主パッケージ1BではバイパスワイヤWB1を経由するからである。このようにして、メモリチップMC1~MC8のうちのメモリチップMC1,MC2にのみチップイネーブル信号CE1を与えることのできる電気的経路が形成される。同様にして、主パッケージ1Aの端子4C2、主パッケージ1AのワイヤWC2、主パッケージ1Aの端子5C2、主パッケージ1Bの端子4B2、主パッケージ1BのワイヤWB2および主パッケージ1Bの端子5B2を経由する電気的経路が形成される。この電気的経路は、図19に示した信号線93C2の一部を構成する。この電気的経路には、主パッケージ1Aの端子4C2または主パッケージ1Bの端子5B2を介して、チップイネーブル信号CE2が与えられる。上記電気的経路は、主パッケージ1A,1B内の全ての階層部分10内の半導体チップのうち、主パッケージ1Aの階層部分10S3,10S4内の半導体チップすなわちメモリチップMC3,MC4にのみ電気的に接続されている。このようにして、メモリチップMC1~MC8のうちのメモリチップMC3,MC4にのみチップイネーブル信号CE2を与えることのできる電気的経路が形成される。また、主パッケージ1Aの端子4B1、主パッケージ1AのワイヤWB1、主パッケージ1Aの端子5B1、主パッケージ1Bの端子4C1、主パッケージ1BのワイヤWC1および主パッケージ1Bの端子5C1を経由する電気的経路が形成される。この電気的経路は、図19に示した信号線93C3の一部を構成する。この電気的経路には、主パッケージ1Aの端子4B1または主パッケージ1Bの端子5C1を介して、チップイネーブル信号CE3が与えられる。上記電気的経路は、主パッケージ1A,1B内の全ての階層部分10内の半導体チップのうち、主パッケージ1Bの階層部分10S1,10S2内の半導体チップすなわちメモリチップMC5,MC6にのみ電気的に接続されている。このようにして、メモリチップMC1~MC8のうちのメモリチップMC5,MC6にのみチップイネーブル信号CE3を与えることのできる電気的経路が形成される。同様にして、主パッケージ1Aの端子4B2、主パッケージ1AのワイヤWB2、主パッケージ1Aの端子5B2、主パッケージ1Bの端子4C2、主パッケージ1BのワイヤWC2および主パッケージ1Bの端子5C2を経由する電気的経路が形成される。この電気的経路は、図19に示した信号線93C4の一部を構成する。この電気的経路には、主パッケージ1Aの端子4B2または主パッケージ1Bの端子5C2を介して、チップイネーブル信号CE4が与えられる。上記電気的経路は、主パッケージ1A,1B内の全ての階層部分10内の半導体チップのうち、主パッケージ1Bの階層部分10S3,10S4内の半導体チップすなわちメモリチップMC7,MC8にのみ電気的に接続されている。このようにして、メモリチップMC1~MC8のうちのメモリチップMC7,MC8にのみチップイネーブル信号CE4を与えることのできる電気的経路が形成される。また、主パッケージ1Aの端子4C3、主パッケージ1AのワイヤWC3、主パッケージ1Aの端子5C3、主パッケージ1Bの端子4B3、主パッケージ1BのワイヤWB3および主パッケージ1Bの端子5B3を経由する電気的経路が形成される。この電気的経路は、図19に示した信号線93R1の一部を構成する。上記電気的経路は、主パッケージ1A,1B内の全ての階層部分10内の半導体チップのうち、主パッケージ1Aの階層部分10S1内の半導体チップすなわちメモリチップMC1にのみ電気的に接続されている。このようにして、メモリチップMC1~MC8のうちのメモリチップMC1のみのレディー/ビジー信号を伝達して、主パッケージ1Aの端子4C3または主パッケージ1Bの端子5B3より出力することのできる電気的経路が形成される。以下、同様にして、メモリチップMC2~MC4のうちの1つにのみ電気的に接続され、そのメモリチップのみのレディー/ビジー信号を伝達し、出力することのできる3つの電気的経路も形成される。また、主パッケージ1Aの端子4B3、主パッケージ1AのワイヤWB3、主パッケージ1Aの端子5B3、主パッケージ1Bの端子4C3、主パッケージ1BのワイヤWC3および主パッケージ1Bの端子5C3を経由する電気的経路が形成される。この電気的経路は、図19に示した信号線93R5の一部を構成する。上記電気的経路は、主パッケージ1A,1B内の全ての階層部分10内の半導体チップのうち、主パッケージ1Bの階層部分10S1内の半導体チップすなわちメモリチップMC5にのみ電気的に接続されている。このようにして、メモリチップMC1~MC8のうちのメモリチップMC5のみのレディー/ビジー信号を伝達して、主パッケージ1Aの端子4B3または主パッケージ1Bの端子5C3より出力することのできる電気的経路が形成される。以下、同様にして、メモリチップMC6~MC8のうちの1つにのみ電気的に接続され、そのメモリチップのみのレディー/ビジー信号を伝達し、出力することのできる3つの電気的経路も形成される。以上説明した例によれば、同じ構成の主パッケージ1A,1Bの同じ階層にある半導体チップ30メモリチップに対応付けられるチップイネーブル信号またはレディー/ビジー信号を、主パッケージ1A,1B毎に容易に変えることができる。次に、モジュール1D内の少なくとも1つの主パッケージ1Mが少なくとも1つの第2の種類の階層部分10Bを含んでいる場合の本実施の形態における対処方法について説明する。この場合、本実施の形態では、複数の主パッケージ1Mに追加部分を加えて、複合型積層チップパッケージ1を構成する。追加部分は、少なくとも1つの追加半導体チップと、追加部分配線とを備えている。追加部分配線は、少なくとも1つの追加半導体チップが少なくとも1つの第2の種類の階層部分10Bにおける半導体チップ30の代替となるように、複数の主パッケージ1Mのうちのいずれかにおける複数の第1の端子4または複数の第2の端子5と少なくとも1つの追加半導体チップとの電気的接続関係を規定する。図10は、第1の追加部分を示す斜視図である。図11は、下側から見た図10の追加部分を示す斜視図である。図12ないし図14は、それぞれ第2ないし第4の追加部分を示す斜視図である。第1ないし第4の追加部分51S1,51S2,51S3,51S4は、いずれも、上面、下面および4つの側面を有する追加部分本体60と、追加部分配線53とを備えている。追加部分本体60は、1つの追加半導体チップ80を含んでいる。追加半導体チップ80の構成は、良品の半導体チップ30と同じである。追加部分本体60は、1つの第1の種類の階層部分10Aに相当する。以下、任意の追加部分については、符号51で表す。追加部分配線53は、追加部分本体60の少なくとも1つの側面に配置された複数の追加部分ワイヤAWと、追加部分本体60の上面に配置されて複数の追加部分ワイヤAWに電気的に接続された複数の第1の追加部分端子54と、追加部分本体60の下面に配置されて複数の追加部分ワイヤAWに電気的に接続された複数の第2の追加部分端子55とを含んでいる。複数の第1の追加部分端子54の形状および配置は、図2に示した複数の第1の端子4と同じである。複数の第2の追加部分端子55は、複数の第1の追加部分端子54とオーバーラップする位置に配置されている。複数の追加部分ワイヤAWは、互いにオーバーラップする位置にある第1の追加部分端子54と第2の追加部分端子55とを電気的に接続している。追加部分本体60は、更に、追加半導体チップ80の上面および下面と、4つの側面のうちの少なくとも1つの側面を覆う絶縁部81と、複数の追加部分ワイヤAWに電気的に接続された複数の電極82とを含んでいる。絶縁部81は、複数の追加部分ワイヤAWが配置された追加部分本体60の少なくとも1つの側面に配置された少なくとも1つの端面を有している。図10ないし図14に示した例では、絶縁部81は、追加半導体チップ80の4つの側面の全てを覆い、絶縁部81は、追加部分本体60の4つの側面に配置された4つの端面を有している。電極82は、複数の追加部分ワイヤAWが配置された追加部分本体60の少なくとも1つの側面により近い位置に配置された端部を有し、この端部に追加部分ワイヤAWが電気的に接続されている。複数の第1の追加部分端子54と複数の第2の追加部分端子55は、絶縁部81から露出している。図10ないし図14では、絶縁部81の一部を破線で表している。図10および図11に示した第1の追加部分51S1における複数の電極82の形状および配置は、図4および図5に示した第1の階層部分10S1における複数の電極32と同じである。図12に示した第2の追加部分51S2における複数の電極82の形状および配置は、図6に示した第2の階層部分10S2における複数の電極32と同じである。図13に示した第3の追加部分51S3における複数の電極82の形状および配置は、図7に示した第3の階層部分10S3における複数の電極32と同じである。図14に示した第4の追加部分51S4における複数の電極82の形状および配置は、図8に示した第4の階層部分10S4における複数の電極32と同じである。複数の電極82は、電極32D1,32D2に対応する電極82D1,82D2と、それ以外の複数の電極とを含んでいる。複数の第1の追加部分端子54は、電極82D1,82D2以外の複数の電極82を用いて構成されている。すなわち、電極82D1,82D2以外の複数の電極82の一部は、導体パッドを形成している。この導体パッドの上には導体層が形成されている。これら導体パッドおよび導体層は、第1の追加部分端子54を構成している。電極32A1~32A4に対応する複数の電極82と、電極82D1,82D2は、追加半導体チップ80に接触してこれに電気的に接続されている。複数の追加部分ワイヤAWは、それぞれワイヤWA1~WA4,WB1~WB6,WC1~WC6に対応するワイヤAWA1~AWA4,AWB1~AWB6,AWC1~AWC6を含んでいる。図10および図11に示したように、追加部分51S1では、階層部分10S1と同様に、電極82D1は、電極32C1に対応する電極に電気的に接続され、この電極を介してワイヤAWC1に電気的に接続されている。また、追加部分51S1では、電極82D2は電極32C3に対応する電極に電気的に接続され、この電極を介してワイヤAWC3に電気的に接続されている。追加部分51S1は、階層部分10S1と同等の構成および機能を有する。追加部分51S1は、階層部分10S1が第2の種類の階層部分10Bである場合に、階層部分10S1の代替となるものである。図12に示した追加部分51S2では、階層部分10S2と同様に、電極82D1は、電極32C1に対応する電極に電気的に接続され、この電極を介してワイヤAWC1に電気的に接続されている。また、追加部分51S2では、電極82D2は電極32C4に対応する電極に電気的に接続され、この電極を介してワイヤAWC4に電気的に接続されている。追加部分51S2は、階層部分10S2と同等の構成および機能を有する。追加部分51S2は、階層部分10S2が第2の種類の階層部分10Bである場合に、階層部分10S2の代替となるものである。図13に示した追加部分51S3では、階層部分10S3と同様に、電極82D1は、電極32C2に対応する電極に電気的に接続され、この電極を介してワイヤAWC2に電気的に接続されている。また、追加部分51S3では、電極82D2は電極32C5に対応する電極に電気的に接続され、この電極を介してワイヤAWC5に電気的に接続されている。追加部分51S3は、階層部分10S3と同等の構成および機能を有する。追加部分51S3は、階層部分10S3が第2の種類の階層部分10Bである場合に、階層部分10S3の代替となるものである。図14に示した追加部分51S4では、階層部分10S4と同様に、電極82D1は、電極32C2に対応する電極に電気的に接続され、この電極を介してワイヤAWC2に電気的に接続されている。また、追加部分51S4では、電極82D2は電極32C6に対応する電極に電気的に接続され、この電極を介してワイヤAWC6に電気的に接続されている。追加部分51S4は、階層部分10S4と同等の構成および機能を有する。追加部分51S4は、階層部分10S4が第2の種類の階層部分10Bである場合に、階層部分10S4の代替となるものである。本実施の形態において、第2の種類の階層部分10Bでは、複数の電極32は半導体チップ30に電気的に接続されていない。そのため、第2の種類の階層部分10Bにおける不良の半導体チップ30は、複数のワイヤWに電気的に接続されず、その結果、使用不能にされる。本実施の形態では、モジュール1D内の少なくとも1つの主パッケージ1Mが少なくとも1つの第2の種類の階層部分10Bを含んでいる場合、1つ以上の追加部分51を加えて、複合型積層チップパッケージ1を構成する。この複合型積層チップパッケージ1は、不良の半導体チップ30を含まないモジュール1Dと同等の機能を有する。図1に示したモジュール1Dにおいて、上側の主パッケージ1Aが少なくとも1つの第2の種類の階層部分10Bを含んでいる場合には、1つ以上の追加部分51を、主パッケージ1Aの上または主パッケージ1Bの下に配置することができる。追加部分51を、主パッケージ1Aの上に配置した場合には、追加部分51における複数の第2の追加部分端子55が主パッケージ1Aにおける複数の第1の端子4に電気的に接続される。追加部分51を、主パッケージ1Bの下に配置した場合には、追加部分51における複数の第1の追加部分端子54が主パッケージ1Bにおける複数の第2の端子5に電気的に接続される。2つ以上の追加部分51を追加する場合には、1つ以上の追加部分51を主パッケージ1Aの上に配置し、1つ以上の追加部分51を主パッケージ1Bの下に配置することもできる。図1に示したモジュール1Dにおいて、下側の主パッケージ1Bが少なくとも1つの第2の種類の階層部分10Bを含んでいる場合には、1つ以上の追加部分51を、主パッケージ1Bの上、すなわち主パッケージ1Aと主パッケージ1Bの間に配置することができる。この場合、主パッケージ1Bの上に配置された追加部分51における複数の第2の追加部分端子55が主パッケージ1Bにおける複数の第1の端子4に電気的に接続される。また、主パッケージ1Aの下に配置された追加部分51における複数の第1の追加部分端子54が主パッケージ1Aにおける複数の第2の端子5に電気的に接続される。2つ以上の追加部分51を積層して用いる場合には、上下に隣接する2つの追加部分51において、上側の追加部分51における複数の第2の追加部分端子55が下側の追加部分51における複数の第1の追加部分端子54に電気的に接続される。上述のいずれの構成の複合型積層チップパッケージ1においても、追加部分51における追加半導体チップ80は、不良の半導体チップ30の代替となるように、追加部分配線53を介して主パッケージ1A,1Bにおける複数のワイヤWに電気的に接続される。図15ないし図18は、1つ以上の追加部分51を追加して構成された複合型積層チップパッケージ1の第1ないし第4の例を示している。図15に示した第1の例は、主パッケージ1Aにおける階層部分10S1が第2の種類の階層部分10Bである場合の例である。この例では、階層部分10S1の代替となる追加部分51S1を主パッケージ1Aの上に配置して複合型積層チップパッケージ1を構成している。この例では、追加部分51S1における電極82D1,82D2は、階層部分10S1と同様に、それぞれ主パッケージ1AにおけるワイヤWC1,WC3に電気的に接続される。主パッケージ1Aにおける階層部分10S2,10S3または10S4が第2の種類の階層部分10Bである場合には、追加部分51S1の代りに追加部分51S2,51S3または51S4を主パッケージ1Aの上に配置すればよい。図16に示した第2の例は、主パッケージ1Bにおける階層部分10S3が第2の種類の階層部分10Bである場合の例である。この例では、階層部分10S3の代替となる追加部分51S3を主パッケージ1Bの上に配置して複合型積層チップパッケージ1を構成している。この例では、追加部分51S3における電極82D1,82D2は、階層部分10S3と同様に、それぞれ主パッケージ1BにおけるワイヤWC2,WC5に電気的に接続される。主パッケージ1Bにおける階層部分10S1,10S2または10S4が第2の種類の階層部分10Bである場合には、追加部分51S3の代りに追加部分51S1,51S2または51S4を主パッケージ1Bの上に配置すればよい。図17に示した第3の例は、主パッケージ1Aにおける階層部分10S1が第2の種類の階層部分10Bである場合の例である。この例では、階層部分10S1の代替となる追加部分51S1を主パッケージ1Bの下に配置して複合型積層チップパッケージ1を構成している。この例では、追加部分51S1における電極82D1は、主パッケージ1Bにおける端子5B1、ワイヤWB1および端子4B1、ならびに主パッケージ1Aにおける端子5C1を経て、主パッケージ1AにおけるワイヤWC1に電気的に接続される。また、追加部分51S1における電極82D2は、主パッケージ1Bにおける端子5B3、ワイヤWB3および端子4B3、ならびに主パッケージ1Aにおける端子5C3を経て、主パッケージ1AにおけるワイヤWC3に電気的に接続される。主パッケージ1Aにおける階層部分10S2,10S3または10S4が第2の種類の階層部分10Bである場合には、追加部分51S1の代りに追加部分51S2,51S3または51S4を主パッケージ1Bの下に配置すればよい。図18に示した第4の例は、主パッケージ1Aにおける階層部分10S1と、主パッケージ1Bにおける階層部分10S3が第2の種類の階層部分10Bである場合の例である。この例では、主パッケージ1Aにおける階層部分10S1の代替となる追加部分51S1を主パッケージ1Aの上に配置し、主パッケージ1Bにおける階層部分10S3の代替となる追加部分51S3を主パッケージ1Bの上に配置して複合型積層チップパッケージ1を構成している。この例では、追加部分51S1における電極82D1,82D2は、主パッケージ1Aにおける階層部分10S1と同様に、それぞれ主パッケージ1AにおけるワイヤWC1,WC3に電気的に接続される。また、追加部分51S3における電極82D1,82D2は、主パッケージ1Bにおける階層部分10S3と同様に、それぞれ主パッケージ1BにおけるワイヤWC2,WC5に電気的に接続される。なお、1つ以上の追加部分51を加えた複合型積層チップパッケージ1の構成は、図15ないし図18に示した第1ないし第4の例に限られないことは言うまでもない。本実施の形態によれば、主パッケージ1A,1Bにおける第2の種類の階層部分10Bの数および位置に関わらずに、不良の半導体チップ30を含まないモジュール1Dと同等の機能を有する複合型積層チップパッケージ1を容易に実現することができる。また、本実施の形態において、それぞれ追加半導体チップ80を含む2つ以上の階層部分を有する追加部分を用意し、この追加部分を、2つ以上の第2の種類の階層部分10Bを含む主パッケージ1Mに電気的に接続してもよい。この場合、追加部分では、階層部分毎に、それが主パッケージ1Mにおけるどの階層部分の代替になるかに応じて、電極82D1,82D2が、どの追加部分ワイヤに電気的に接続されるかが選択される。図19は、モジュール1Dが不良の半導体チップ30メモリチップを含まない場合を表している。図20は、一例として、主パッケージ1Aの階層部分10S4の半導体チップ30すなわちメモリチップMC4が不良である場合における対処方法を示している。図20は、複数のメモリチップと信号線93C1~93C4,93R1~93R8との関係を表している。メモリチップMC4が不良である場合、主パッケージ1Aの階層部分10S4では、複数の電極32はメモリチップMC4に電気的に接続されていない。そのため、不良のメモリチップMC4は、複数のワイヤWに電気的に接続されず、その結果、使用不能にされる。この場合、本実施の形態では、階層部分10S4の代替となる追加部分51S4を、主パッケージ1Aの上または主パッケージ1Bの下に配置して、複合型積層チップパッケージ1を構成する。図20では、追加部分51S4における追加半導体チップ80であるメモリチップを記号AMCで表している。メモリチップAMCは、追加部分配線53を介して主パッケージ1Aにおける複数のワイヤWに電気的に接続される。特に、追加部分51S4における電極82D1,82D2は、主パッケージ1Aにおける階層部分10S4と同様に、それぞれ主パッケージ1AにおけるワイヤWC2,WC6に電気的に接続される。その結果、図20に示したように、メモリチップAMCの電極パッドCE,R/Bは、それぞれ、信号線93C2,93R4に電気的に接続される。これにより、複合型積層チップパッケージ1は、不良の半導体チップ30メモリチップを含まないモジュール1Dと同等の機能を有することになる。次に、図21を参照して、半導体チップ30メモリチップに含まれるメモリセルの構成の一例について説明する。図21に示したメモリセル40は、P型シリコン基板61の表面の近傍に形成されたソース62およびドレイン63を備えている。ソース62およびドレイン63は、共にN型の領域である。ソース62とドレイン63は、これらの間にP型シリコン基板61の一部よりなるチャネルが形成されるように、所定の間隔を開けて配置されている。メモリセル40は、更に、ソース62とドレイン63の間において基板61の表面上に順に積層された絶縁膜64、浮遊ゲート65、絶縁膜66および制御ゲート67を備えている。メモリセル40は、更に、ソース62、ドレイン63、絶縁膜64、浮遊ゲート65、絶縁膜66および制御ゲート67を覆う絶縁層68を備えている。この絶縁層68には、ソース62、ドレイン63、制御ゲート67のそれぞれの上で開口するコンタクトホールが形成されている。メモリセル40は、それぞれ、ソース62、ドレイン63、制御ゲート67の上方の位置で絶縁層68上に形成されたソース電極72、ドレイン電極73、制御ゲート電極77を備えている。ソース電極72、ドレイン電極73、制御ゲート電極77は、それぞれ、対応するコンタクトホールを通して、ソース62、ドレイン63、制御ゲート67に接続されている。次に、本実施の形態に係る積層チップパッケージの製造方法およびモジュールの製造方法について説明する。本実施の形態に係るモジュールの製造方法は、複数の主パッケージ1Mを作製する工程と、複数の主パッケージ1Mを積層し、上下に隣接する任意の2つの主パッケージ1Mにおいて、上側の主パッケージ1Mにおける複数の第2の端子5を下側の主パッケージ1Mにおける複数の第1の端子4に電気的に接続する工程とを備えている。本実施の形態に係る積層チップパッケージの製造方法は、積層チップパッケージすなわち主パッケージ1Mを複数個製造する方法である。複数の主パッケージ1Mを作製する工程は、各主パッケージ1Mを作製するための一連の工程として、各々が主要部分2Mに含まれる階層部分10のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断される複数の基礎構造物を積層して、積層基礎構造物を作製する工程と、複数個の主パッケージ1Mが形成されるように、積層基礎構造物を切断する工程とを備えている。後で詳しく説明するが、積層基礎構造物は、それぞれ後に互いに分離されることによって本体2となる、配列された複数の分離前本体と、隣接する2つの分離前本体の間に配置された、複数の予備ワイヤを収容するための複数の収容部と、複数の収容部内に収容された複数の予備ワイヤとを含んでいる。積層基礎構造物を切断する工程において、複数の分離前本体が互いに分離され且つ予備ワイヤによってワイヤWが形成される。積層基礎構造物を作製する工程は、後に積層基礎構造物となる初期積層基礎構造物を作製する工程と、初期積層基礎構造物に複数の収容部を形成する工程と、初期積層基礎構造物が積層基礎構造物になるように、複数の収容部内に複数の予備ワイヤを形成する工程とを含んでいる。以下、図22ないし図35を参照して、初期積層基礎構造物を作製する工程について詳しく説明する。初期積層基礎構造物を作製する工程では、まず、それぞれ半導体チップ30となる予定の、配列された複数の半導体チップ予定部30Pを含む基礎構造物前ウェハ101を作製する。図22は、基礎構造物前ウェハ101を示す平面図である。図23は、図22に示した基礎構造物前ウェハ101の一部を拡大して示す平面図である。図24は、図23における24-24線断面図である。基礎構造物前ウェハ101を作製する工程では、具体的には、互いに反対側を向いた2つの面を有する1つの半導体ウェハ100における一方の面に処理、例えばウェハプロセスを施すことによって、それぞれデバイスを含む複数の半導体チップ予定部30Pが配列された基礎構造物前ウェハ101を作製する。基礎構造物前ウェハ101において、複数の半導体チップ予定部30Pは一列に配列されていてもよいし、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されていてもよい。以下の説明では、基礎構造物前ウェハ101において、複数の半導体チップ予定部30Pは、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されているものとする。半導体ウェハ100としては、例えばシリコンウェハが用いられる。ウェハプロセスとは、半導体ウェハを加工して、複数のチップに分割される前の複数のデバイスを作製するプロセスである。なお、図22は、理解を容易にするために、半導体ウェハ100に比べて半導体チップ予定部30Pを大きく描いている。例えば、半導体ウェハ100が12インチウェハで、半導体チップ予定部30Pの上面の一辺の長さが8~10mmとすると、1枚の半導体ウェハ100を用いて、700~900個の半導体チップ予定部30Pを形成することが可能である。図24に示したように、半導体チップ予定部30Pは、半導体ウェハ100の一方の面の近傍に形成されたデバイス形成領域37を含んでいる。デバイス形成領域37は、半導体ウェハ100における一方の面に処理を施すことによってデバイスが形成された領域である。半導体チップ予定部30Pは、更に、デバイス形成領域37の上に配置された複数の電極パッド38と、デバイス形成領域37の上に配置されたパッシベーション膜39とを含んでいる。パッシベーション膜39は、PSGPhosphoSilicateGlass、シリコン窒化物、ポリイミド樹脂等の絶縁材料によって形成されている。パッシベーション膜39は、複数の電極パッド38の上面を露出させる複数の開口部を有している。複数の電極パッド38は、後に形成される電極に対応した位置に配置され、且つデバイス形成領域37に形成されたデバイスに電気的に接続されている。以下、基礎構造物前ウェハ101において、複数の電極パッド38およびパッシベーション膜39により近い面を第1の面101aと呼び、その反対側の面を第2の面101bと呼ぶ。初期積層基礎構造物を作製する工程では、次に、ウェハソートテストによって、基礎構造物前ウェハ101に含まれる複数の半導体チップ予定部30Pについて、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程が行われる。この工程では、各半導体チップ予定部30Pの複数の電極パッド38に試験装置のプローブを接触させて、試験装置によって、半導体チップ予定部30Pが正常に動作するか否かをテストする。図22において、記号NGを付した半導体チップ予定部30Pは、正常に動作しない半導体チップ予定部30Pであり、他の半導体チップ予定部30Pは、正常に動作する半導体チップ予定部30Pである。この工程によって、基礎構造物前ウェハ101毎に、正常に動作する半導体チップ予定部30Pと正常に動作しない半導体チップ予定部30Pの位置情報が得られる。この位置情報は、後の工程において利用される。なお、パッシベーション膜39は、ウェハソートテストを行う時点では形成されておらず、ウェハソートテストの後に形成されてもよい。図25は、図23に示した工程に続く工程を示す平面図である。図26は、図25における26-26線断面図である。この工程では、まず、基礎構造物前ウェハ101の第1の面101aを覆うように、保護層103を形成する。保護層103は、例えばフォトレジストによって形成される。次に、基礎構造物前ウェハ101に対して、複数の半導体チップ予定部30Pの各々の領域を画定するように、基礎構造物前ウェハ101の第1の面101aにおいて開口する複数の溝104を形成する。なお、図25では、保護層103を省略している。隣接する2つの半導体チップ予定部30Pの境界の位置では、隣接する2つの半導体チップ予定部30Pの境界を通るように溝104が形成される。溝104は、その底部が基礎構造物前ウェハ101の第2の面101bに達しないように形成される。溝104の幅は、例えば50~150μmの範囲内である。溝104の深さは、例えば20~80μmの範囲内である。溝104は、例えば、ダイシングソーによって形成してもよいし、エッチングによって形成してもよい。エッチングとしては、反応性イオンエッチングや、エッチング液として例えばKOHを用いた異方性ウェットエッチングが用いられる。エッチングによって溝104を形成する場合には、フォトレジストよりなる保護層103をフォトリソグラフィによってパターニングして、エッチングマスクを形成してもよい。溝104の形成後、保護層103を除去する。このようにして、複数の溝104が形成された後の基礎構造物前ウェハ101よりなる研磨前基礎構造物本体105が作製される。図27は、図26に示した工程に続く工程を示している。この工程では、研磨前基礎構造物本体105の複数の溝104を埋め、且つ複数の電極パッド38およびパッシベーション膜39を覆うように、絶縁膜106Pを形成する。この絶縁膜106Pは、後に絶縁部31の一部となるものである。絶縁膜106Pは、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成してもよい。また、絶縁膜106Pは、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成してもよい。また、絶縁膜106Pは、シリコン酸化物、シリコン窒化物等の無機材料によって形成してもよい。絶縁膜106Pは、熱膨張係数の小さな樹脂によって形成することが好ましい。熱膨張係数の小さな樹脂によって絶縁膜106Pを形成することにより、後にダイシングソーによって絶縁膜106Pを切断する場合に、絶縁膜106Pの切断が容易になる。また、絶縁膜106Pは、透明であることが好ましい。絶縁膜106Pが透明であることにより、絶縁膜106Pの上に、絶縁膜106Pを通して認識可能なアライメントマークを形成し、このアライメントマークを利用して、積層される複数の基礎構造物の位置合わせを行うことが可能になる。また、絶縁膜106Pは、複数の溝104を埋める第1層と、この第1層、複数の電極パッド38およびパッシベーション膜39を覆う第2層とを含んでいてもよい。この場合、第1層と第2層は、同じ材料によって形成してもよいし、異なる材料によって形成してもよい。第1層は、熱膨張係数の小さな樹脂によって形成することが好ましい。第2層は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成してもよい。また、アッシング、化学機械研磨CMP等によって第1層の上面を平坦化した後に、第1層の上に第2層を形成してもよい。ウェハソートテストを行う時点でパッシベーション膜39が形成されていない場合には、絶縁膜106Pの第2層をパッシベーション膜としてもよい。この場合、第2層は、シリコン酸化物、シリコン窒化物等の無機材料によって形成してもよい。なお、絶縁膜106Pの第2層をパッシベーション膜とする場合には、第2層の形成当初、第2層には、複数の電極パッド38の上面を露出させる複数の開口部は形成されていない。次に、図28を参照して、正常に動作する半導体チップ予定部30Pにおいて、絶縁膜106Pに、複数の電極パッド38を露出させるための複数の開口部を形成する工程について説明する。図28は、図27に示した工程に続く工程を示している。ここでは、まず、絶縁膜106Pの全体あるいは第2層が、ネガ型の感光性を有する材料によって形成され、フォトリソグラフィによって絶縁膜106Pに開口部を形成する例について説明する。この例では、まず、全ての半導体チップ予定部30Pにおいて一括して、第1のマスク図示せずを用いて、絶縁膜106Pを露光する。第1のマスクは、絶縁膜106Pのうち、開口部が形成される部分に対しては光が照射されず、他の部分に対しては光が照射されるようにするパターンを有している。絶縁膜106Pのうち、光が照射されなかった部分は現像液に対して可溶性であり、光が照射された部分は現像液に対して不溶性になる。次に、ステップ式投影露光装置、いわゆるステッパーを用いて、正常に動作しない半導体チップ予定部30Pにおいてのみ、選択的に、第2のマスク図示せずを用いて、絶縁膜106Pを露光する。その際、ウェハソートテストによって得られた基礎構造物前ウェハ101毎の、正常に動作する半導体チップ予定部30Pと正常に動作しない半導体チップ予定部30Pの位置情報を用いる。図28では、左側の半導体チップ予定部30Pは正常に動作する半導体チップ予定部30Pであり、右側の半導体チップ予定部30Pは正常に動作しない半導体チップ予定部30Pである。第2のマスクは、全面的に光を透過するマスクである。この工程により、正常に動作しない半導体チップ予定部30Pでは、絶縁膜106Pの全体が現像液に対して不溶性になる。次に、絶縁膜106Pを、現像液によって現像する。これにより、図28に示したように、正常に動作する半導体チップ予定部30P左側では、絶縁膜106Pに、複数の電極パッド38を露出させるための複数の開口部106aが形成される。一方、正常に動作しない半導体チップ予定部30P右側では、絶縁膜106Pに複数の開口部106aは形成されない。現像後の絶縁膜106Pのうち、正常に動作する半導体チップ予定部30Pに対応する部分は第1の種類の絶縁層106Aとなり、正常に動作しない半導体チップ予定部30Pに対応する部分は第2の種類の絶縁層106Bとなる。第1の種類の絶縁層106Aは、複数の電極パッド38を露出させる複数の開口部106aを有し、複数の電極パッド38の周囲に配置されている。第2の種類の絶縁層106Bは、複数の電極パッド38を露出させることなく覆っている。ここで、絶縁膜106Pの全体あるいは第2層が感光性を有しない材料によって形成されている場合に、絶縁膜106Pに複数の開口部106aを形成する方法の一例について説明する。この例では、まず、絶縁膜106Pの上に、ネガ型のフォトレジスト層を形成する。次に、前述の絶縁膜106Pに対する露光および現像と同じ方法で、フォトレジスト層に対する露光および現像を行う。これにより、正常に動作する半導体チップ予定部30Pでは、フォトレジスト層において、複数の電極パッド38に対応する位置に複数の開口部が形成される。一方、正常に動作しない半導体チップ予定部30Pでは、フォトレジスト層に複数の開口部は形成されない。次に、このフォトレジスト層をエッチングマスクとして用いて、絶縁膜106Pを選択的にエッチングすることによって、絶縁膜106Pに複数の開口部106aを形成する。その後、フォトレジスト層は、除去してもよいし、残して絶縁層106A,106Bの一部としてもよい。図29および図30は、図28に示した工程に続く工程を示している。図29は、図30における29-29線断面図である。この工程では、例えばめっき法によって、絶縁層106A,106Bの上に、複数の予備電極32Pを形成する。複数の予備電極32Pは、後に、図4および図5に示した第1ないし第4の種類の電極となるものである。図29には、後に電極32A4となる予備電極32A4Pを示している。正常に動作する半導体チップ予定部30Pでは、後に第1の種類の電極32A1~32A4および第4の種類の電極32D1,32D2となる複数の予備電極32Pは、絶縁層106Aの複数の開口部106aを通して、それぞれ対応する電極パッド38に接触してこれに電気的に接続される。正常に動作する半導体チップ予定部30Pにおいて、後に第2の種類の電極32B1~32B6および第3の種類の電極32C1~32C6となる複数の予備電極32Pは、半導体チップ予定部30Pに接触しない。一方、正常に動作しない半導体チップ予定部30Pでは、絶縁層106Bに複数の開口部106aが形成されていないので、いずれの予備電極32Pも半導体チップ予定部30Pに接触しない。このようにして、図29および図30に示した研磨前基礎構造物109が作製される。研磨前基礎構造物109は、基礎構造物前ウェハ101の第1の面101aに対応する第1の面109aと、基礎構造物前ウェハ101の第2の面101bに対応する第2の面109bとを有している。予備電極32Pは、Cu等の導電性材料によって形成される。また、予備電極32Pをめっき法によって形成する場合には、まず、めっき用のシード層を形成する。次に、シード層の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによって、後に予備電極32Pが収容される複数の開口部を有するフレームを形成する。次に、めっき法によって、フレームの開口部内であってシード層の上に、予備電極32Pの一部となるめっき層を形成する。めっき層の厚みは、例えば5~15μmの範囲内である。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって予備電極32Pが形成される。図30に示したように、複数の予備電極32Pは、半導体チップ30の側面30cに対応する半導体チップ予定部30Pの1つの辺の近傍に配置された複数の環状部分132を含んでいる。環状部分132は、開口部を有している。図31は、図29に示した工程に続く工程を示している。この工程では、研磨前基礎構造物109の第1の面109aが、図31に示した板状の治具112の一方の面に対向するように、絶縁性の接着剤によって、研磨前基礎構造物109を治具112に張り付ける。以下、この治具112に貼り付けられた研磨前基礎構造物109を、第1の研磨前基礎構造物109と呼ぶ。図31において、符号113は、接着剤によって形成された絶縁層を示している。絶縁層113は、後に絶縁部31の一部となる。複数の予備電極32Pは、絶縁層113によって覆われている。絶縁層113は、感光性を有する接着剤によって形成されてもよい。図32は、図31に示した工程に続く工程を示している。この工程では、第1の研磨前基礎構造物109における第2の面109bを研磨する。この研磨は、複数の溝104が露出するまで行う。図31において、破線は、研磨後の第2の面109bの位置を示している。第1の研磨前基礎構造物109における第2の面109bを研磨することにより、第1の研磨前基礎構造物109が薄くされて、治具112に張り付けられた状態の基礎構造物110が形成される。この基礎構造物110の厚みは、例えば20~80μmである。以下、治具112に張り付けられた基礎構造物110を、第1の基礎構造物110と呼ぶ。第1の基礎構造物110は、第1の研磨前基礎構造物109の第1の面109aに対応する第1の面110aと、その反対側の第2の面110bとを有している。第2の面110bは、研磨された面である。複数の溝104が露出するまで、第1の研磨前基礎構造物109における第2の面109bを研磨することにより、複数の半導体チップ予定部30Pは、互いに分離されて、それぞれ半導体チップ30となる。図33は、図32に示した工程に続く工程を示している。この工程では、まず、治具112に張り付けられた第1の基礎構造物110に、絶縁性の接着剤によって、研磨前基礎構造物109を張り付ける。この研磨前基礎構造物109は、第1の面109aが、第1の基礎構造物110の研磨された面すなわち第2の面110bに対向するように、第1の基礎構造物110に張り付けられる。以下、第1の基礎構造物110に張り付けられる研磨前基礎構造物109を、第2の研磨前基礎構造物109と呼ぶ。第1の基礎構造物110と第2の研磨前基礎構造物109との間において接着剤によって形成される絶縁層113は、第2の研磨前基礎構造物109における電極32を覆い、後に絶縁部31の一部となる。次に、図示しないが、第2の研磨前基礎構造物109における第2の面109bを研磨する。この研磨は、複数の溝104が露出するまで行う。第2の研磨前基礎構造物109における第2の面109bを研磨することにより、第2の研磨前基礎構造物109が薄くされて、第1の基礎構造物110に張り付けられた状態の第2の基礎構造物110が形成される。第2の基礎構造物110の厚みは、第1の基礎構造物110と同様に、例えば20~80μmである。以下、図33に示した工程と同様の工程を繰り返し行って、積層された3つ以上の基礎構造物110を形成してもよい。図34は、図33に示した工程に続く工程を示している。図33に示した工程と同様の工程を繰り返し行って、積層された所定の数の基礎構造物110を形成した後は、所定の数の基礎構造物110の積層体を治具112から分離する。図34には、4つの基礎構造物110の積層体を形成した例を示している。次に、積層体において最も上に位置する基礎構造物110において、例えばエッチングによって、絶縁層113の一部を除去して、電極32D1,32D2以外の複数の電極32の一部を露出させ、複数の導体パッドを形成する。次に、複数の導体パッドの上に複数の導体層を形成して、複数の第1の端子4を形成する。複数の電極32における絶縁層113に覆われた部分は、上面配線4Wとなる。次に、積層体において最も下に位置する基礎構造物110の下面に、複数の第2の端子5、下面配線5Wおよび絶縁層8を形成する。複数の端子5および下面配線5Wは、Cu、Au等の導電性材料によって形成される。複数の第2の端子5、下面配線5Wおよび絶縁層8は、例えば、以下のようにして形成される。まず、積層体において最も下に位置する基礎構造物110の下面に、例えばめっき法によって、複数の第2の端子5の各々の一部および下面配線5Wとなる第1の導体層を形成する。次に、第1の導体層を覆うように、絶縁層8を形成する。次に、例えばエッチングによって、絶縁層8の一部を除去して、第1の導体層の一部を露出させ、複数の導体パッドを形成する。次に、複数の導体パッドの上に複数の第2の導体層を形成して、それぞれ導体パッドと第2の導体層よりなる複数の第2の端子5を形成する。第1の導体層のうち、絶縁層8に覆われた部分は、下面配線5Wとなる。端子4,5の少なくとも一方は、半田材料よりなり端子4または端子5の表面に露出する半田層を含んでいてもよい。半田材料としては、例えばAuSnが用いられる。半田層の厚みは、例えば1~2μmの範囲内である。端子4が半田層を含む場合には、半田層は、最も上に位置する基礎構造物110における電極32の表面に、直接または下地層を介して、例えばめっき法によって形成される。端子5が半田層を含む場合には、積層体において最も下に位置する基礎構造物110の下面に、Cu、Au等の導電性材料によって、端子5の一部となる第1の導体層を形成した後、この第1の導体層の表面に、直接または下地層を介して、例えばめっき法によって、第2の導体層としての半田層を形成する。AuSnは、Auに対する接着性がよい。そのため、端子4,5の一方が、AuSnよりなる半田層を含む場合には、端子4,5の他方は、端子4または端子5の表面に露出するAu層を含むことが好ましい。このAu層は、例えばめっき法またはスパッタ法によって形成される。AuSnの融点は、AuとSnの比率によって異なる。例えば、AuとSnの重量比が1:9の場合、AuSnの融点は217°Cである。また、AuとSnの重量比が8:2の場合、AuSnの融点は282°Cである。このようにして、積層された複数の基礎構造物110を含む初期積層基礎構造物115が形成される。図35は、初期積層基礎構造物115を示す斜視図である。各基礎構造物110は、本体2の主要部分2Mに含まれる階層部分10のいずれかとなる予定の、配列された複数の予備階層部分10Pを含み、後に隣接する予備階層部分10Pの境界位置で切断される。図34において、符号110Cは、基礎構造物110の切断位置を示している。初期積層基礎構造物115は、それぞれ後に互いに分離されることによって本体2となる、配列された複数の分離前本体2Pを含んでいる。図34に示した例では、1つの分離前本体2Pは、4つの予備階層部分10Pを含んでいる。1つの分離前本体2Pに含まれる4つの予備階層部分10Pは、上から順に、階層部分10S1,10S2,10S3,10S4となる予定の部分である。以下、図36ないし図45を参照して、初期積層基礎構造物115を用いて、主パッケージ1Mを複数個作製する工程について説明する。まず、図36ないし図38を参照して、初期積層基礎構造物115に複数の収容部を形成する工程について説明する。図36ないし図38は、図34に示した工程に続く工程を示している。この工程では、初期積層基礎構造物115に対して、隣接する2つの分離前本体2Pの間において、複数の予備ワイヤを収容するための複数の収容部133を形成する。図36は、初期積層基礎構造物115の一部を示す平面図である。図37は、初期積層基礎構造物115の一部の斜視図である。図38は、初期積層基礎構造物115における複数の予備電極32Pを示す斜視図である。なお、図36および図37では、理解を容易にするために、絶縁層113のうち、複数の予備電極32Pの上面を覆う部分を省略している。ここで、図37および図38を参照して、初期積層基礎構造物115における複数の予備電極32Pと複数の収容部133とについて詳しく説明する。予備電極32Pの環状部分132は、開口部132aを有している。初期積層基礎構造物115内の4つの基礎構造物110における対応する4つの環状部分132は、4つの基礎構造物110が積層された方向に一列に並んでいる。1つの収容部133は、一列に並ぶ4つの環状部分132の4つの開口部132aを貫通するように形成される。1つの収容部133は、初期積層基礎構造物115を貫通する1つの孔である。複数の収容部133は、4つの基礎構造物110における絶縁層106A,106B,113に対して形成される。収容部133の形成は、例えば、レーザ加工や反応性イオンエッチングを用いて行うことができる。絶縁層106A,106B,113が樹脂によって構成されている場合には、レーザ加工や反応性イオンエッチングによって、容易に且つ短時間で複数の収容部133を形成することができる。また、絶縁層106A,106B,113が感光性を有する材料によって形成されている場合には、フォトリソグラフィによって、4つの基礎構造物110における絶縁層106A,106B,113に対して複数の収容部133を形成してもよい。なお、この場合には、絶縁膜106Pに複数の開口部106aを形成する工程において絶縁膜106Pが露光および現像されないように、複数の開口部106aは、絶縁膜106Pの上に形成したエッチングマスクを用いたエッチングによって形成することが好ましい。次に、図39ないし図42を参照して、めっき法によって、初期積層基礎構造物115の複数の収容部133内に複数の予備ワイヤを形成する工程について説明する。図39は、図36に示した工程に続く工程を示す断面図である。この工程では、まず、図39に示したように、初期積層基礎構造物115における下側の基礎構造物110の下面に、めっき用のシード層141を接合する。シード層141は、銅等の金属によって構成されている。シード層141は、樹脂等よりなる板142によって保持された金属膜であってもよい。あるいは、シード層141は、金属板であってもよい。この場合には、シード層141を保持する板142は不要である。図40は、図39に示した工程に続く工程を示す断面図である。この工程では、電気めっき法によって、初期積層基礎構造物115の複数の収容部133内に、それぞれ、めっき膜よりなる予備ワイヤ143を形成する。このとき、シード層141は通電され、めっき膜は、シード層141の表面から成長して、収容部133を埋める。初期積層基礎構造物115に複数の収容部133と複数の予備ワイヤ143が形成されることにより、初期積層基礎構造物115は積層基礎構造物120になる。積層基礎構造物120は、積層された4つの基礎構造物110を含んでいる。積層基礎構造物120は、配列された複数の分離前本体2Pと、隣接する2つの分離前本体2Pの間に配置された複数の収容部133と、複数の収容部133に収容された複数の予備ワイヤ143とを含んでいる。図41は、積層基礎構造物120の一部を示す平面図である。図42は、図41に示した積層基礎構造物120における4つの予備電極32Pと1つの予備ワイヤ143を示す斜視図である。なお、図41では、理解を容易にするために、絶縁層113のうち、複数の予備電極32Pの上面を覆う部分を省略している。1つの予備ワイヤ143は、4つの基礎構造物110が積層された方向に並ぶ4つの予備電極32Pに接触する。また、1つの予備ワイヤ143は、1つの第2の端子5に電気的に接続される。次に、図43ないし図45を参照して、積層基礎構造物120を切断する工程について説明する。図43は、図40に示した工程に続く工程を示す断面図である。図44は、図43に示した工程を示す平面図である。この工程では、図43および図44に示したように、複数の分離前本体2Pが互いに分離され且つ複数の予備ワイヤ143が切断されて複数のワイヤWが形成されることによって複数個の主パッケージ1Mが形成されるように、積層基礎構造物120を切断する。複数の分離前本体2Pは、互いに分離されることにより、それぞれ本体2となる。また、この工程において、環状部分132は、切断されて、それぞれ、半導体チップ30の外周よりも外側に位置して二又に分岐した部分となる。また、予備電極32Pは電極32となる。図45は、1つの予備ワイヤ143が切断されて形成された1つのワイヤWを示している。ワイヤWは、本体2において4つの階層部分10が積層された方向に並ぶ4つの電極32に電気的に接続されている。以上、図22ないし図45を参照して説明した一連の工程により、主パッケージ1Mが複数個作製される。また、本実施の形態では、初期積層基礎構造物115の代りに、1つの基礎構造物110の下面に複数の第2の追加部分端子55が形成された構造物を作製し、この構造物を初期積層基礎構造物115の代りに用いて、図36ないし図45を参照して説明した一連の工程により、階層部分10を1つだけ含むパッケージを複数個作製することにより、例えば図10ないし図14に示したような追加部分51を複数個作製することができる。本実施の形態に係るモジュール1Dの製造方法は、複数の主パッケージ1Mを作製する工程と、2つの主パッケージ1Mを積層し且つ互いに電気的に接続する工程とを備えている。また、本実施の形態に係る複合型積層チップパッケージ1の製造方法は、1つ以上の主パッケージ1Mを作製する工程と、追加部分51を作製する工程と、1つ以上の主パッケージ1Mと追加部分51とを積層し且つ互いに電気的に接続する工程とを備えている。ここで、本実施の形態に係る積層チップパッケージ主パッケージ1Mの製造方法の第1および第2の変形例について説明する。まず、図46を参照して、第1の変形例について説明する。第1の変形例では、電気めっき法によって予備ワイヤ143を形成する前に、無電解めっき法によって、初期積層基礎構造物115の複数の収容部133の壁面に金属膜よりなるシード層145を形成する。その後、電気めっき法によって、初期積層基礎構造物115の複数の収容部133内に、それぞれ、めっき膜よりなる予備ワイヤ143を形成する。このとき、シード層145は通電され、めっき膜は、シード層145の表面から成長して、収容部133を埋める。初期積層基礎構造物115に複数の収容部133と複数の予備ワイヤ143が形成されることにより、初期積層基礎構造物115は積層基礎構造物120になる。次に、図47および図48を参照して、第2の変形例について説明する。図47は、第2の変形例における積層基礎構造物120の一部を示す平面図である。図48は、図47に示した積層基礎構造物120における4つの予備電極32Pと1つの予備ワイヤ143を示す斜視図である。なお、図47では、理解を容易にするために、絶縁層113のうち、複数の予備電極32Pの上面を覆う部分を省略している。第2の変形例では、予備電極32Pは、環状部分132を有していない。予備ワイヤ143を形成する前の初期積層基礎構造物115において、予備電極32Pは、収容部133の壁面において露出している。従って、収容部133内に予備ワイヤ143を形成すると、予備ワイヤ143は予備電極32Pに電気的に接続される。その後、積層基礎構造物120を切断すると、複数の予備ワイヤ143は切断されて複数のワイヤWになる。以上説明したように、本実施の形態に係る積層チップパッケージである主パッケージ1Mは、本体2の少なくとも1つの側面に配置された複数のワイヤWを含む配線3を備えている。本体2は、主要部分2Mの上面2Maに配置された複数の第1の端子4と、主要部分2Mの下面2Mbに配置された複数の第2の端子5を有している。配線3は、複数の端子4,5に電気的に接続されると共に主要部分2M内の複数の階層部分10の全てを経由する複数のワイヤWを含んでいる。複数のワイヤWは、複数の共通ラインとしての第1の種類のワイヤWA1~WA4と、複数の階層依存ラインとしての第3の種類のワイヤWC1~WC6とを含んでいる。第1の種類のワイヤWA1~WA4は、主要部分2M内の全ての階層部分10に共通する用途を有している。第3の種類のワイヤWC1~WC6は、互いに異なる階層部分10によって利用される。複数の階層部分10の各々は、半導体チップ30と、複数の共通電極としての第1の種類の電極32A1~32A4と、選択的接続電極としての第4の種類の電極32D1,32D2とを含んでいる。第1の種類の電極32A1~32A4は、第1の種類のワイヤWA1~WA4に電気的に接続されている。第4の種類の電極32D1,32D2は、第3の種類のワイヤWC1~WC6のうち、その階層部分10が利用する第3の種類のワイヤWC1~WC6にのみ選択的に、電気的に接続されている。主要部分2M内の全ての階層部分10において、第1の種類の電極32A1~32A4のレイアウトは同じである。第4の種類の電極32D1,32D2は、どの第3の種類のワイヤWC1~WC6に電気的に接続されるかに応じて形状が異なる。このような構成の主パッケージ1Mによれば、各階層部分10内の半導体チップ30を、全ての階層部分10に共通する用途を有する第1の種類のワイヤWA1~WA4に電気的に接続することが可能になると共に、その階層部分10が利用する、第3の種類のワイヤWC1~WC6のうちの少なくとも1つに選択的に、電気的に接続することが可能になる。また、本実施の形態に係る主パッケージ1Mでは、複数の第1の端子4と複数の第2の端子5は、いずれも複数のワイヤWに電気的に接続されている。この主パッケージ1Mによれば、2つの主パッケージ1Mを積層して、上側の主パッケージ1Mにおける複数の第2の端子5を、下側の主パッケージ1Mにおける複数の第1の端子4に電気的に接続することによって、2つ以上の主パッケージ1Mを互いに電気的に接続して、本実施の形態に係るモジュール1Dを構成することが可能になる。また、主パッケージ1Mは、それぞれワイヤWによって互いに電気的に接続された第1の端子4と第2の端子5の複数の対を含んでいる。この複数の対は、複数の非オーバーラップ端子対を含んでいる。これにより、本実施の形態によれば、既に詳しく説明したように、同じ構成の複数の主パッケージ1Mを積層し互いに電気的に接続した場合に、複数の主パッケージ1Mの同じ階層にある半導体チップ30に対応付けられる複数の信号のうちのいくつかを、主パッケージ1M毎に容易に変えることができる。これにより、本実施の形態によれば、同じ構成の複数の主パッケージ1Mを積層しながら、主パッケージ1M毎にその機能を変えることができる。本実施の形態によれば、複数の主パッケージ1Mを積層して、所定の数の半導体チップ30を含む1つのモジュール1Dを構成することにより、1つの主パッケージ1Mに含まれる半導体チップ30の数を少なくすることができる。これにより、1つの主パッケージ1Mに不良の半導体チップ30が含まれる可能性を低くすることができる。そのため、本実施の形態によれば、良品の半導体チップ30のみを含む主パッケージ1Mを積層して、不良の半導体チップ30を含まないモジュール1Dを構成することが容易になる。また、本実施の形態によれば、不良の半導体チップ30が配線3に電気的に接続されないようにすることができる。また、本実施の形態に係る主パッケージ1Mに対しては、その複数の端子4,5を用いて、良品の半導体チップ30を含む追加部分51を電気的に接続することが可能である。これにより、積層された複数の半導体チップ30を含むパッケージであって、不良の半導体チップ30を含んでいても、不良の半導体チップ30を含んでいない場合と同等の機能を有するパッケージを容易に実現することが可能になる。具体的には、主パッケージ1Mが少なくとも1つの第2の種類の階層部分10Bを含んでいる場合、主パッケージ1Mに追加部分51を加えて、複合型積層チップパッケージ1を構成することができる。これにより、本実施の形態によれば、主パッケージ1Mが少なくとも1つの不良の半導体チップ30を含んでいても、不良の半導体チップ30を含まない主パッケージ1Mと同等の機能を有する複合型積層チップパッケージ1を容易に実現することができる。また、モジュール1D内の少なくとも1つの主パッケージ1Mが少なくとも1つの第2の種類の階層部分10Bを含んでいる場合、複数の主パッケージ1Mに追加部分51を加えて、複合型積層チップパッケージ1を構成することができる。これにより、本実施の形態によれば、少なくとも1つの主パッケージ1Mが少なくとも1つの不良の半導体チップ30を含んでいても、不良の半導体チップ30を含まないモジュール1Dと同等の機能を有する複合型積層チップパッケージ1を容易に実現することができる。また、本実施の形態によれば、複数の主パッケージ1Mを積層する際に、上下に隣接する2つの主パッケージ1Mの位置合わせが容易になる。以下、この効果について、図49および図50を参照して説明する。図49は、上下に隣接する2つの主パッケージ1Mの端子同士の接続部分を示す側面図である。図50は、上下に隣接する2つの主パッケージ1Mの端子間の位置ずれについて説明するための説明図である。図49および図50に示した例では、端子4は、矩形の導体パッド4aと、この導体パッド4aの表面に形成されたAu層4bとを含んでいる。導体パッド4aは、電極32の一部であり、例えばCuによって形成されている。端子5は、矩形の導体パッド5aと、この導体パッド5aの表面に形成された下地層5bと、この下地層5bの表面に形成された半田層5cとを含んでいる。例えば、導体パッド5aはCuよりなり、下地層5bはAuよりなり、半田層5cはAuSnよりなる。なお、この例とは逆に、端子4が導体パッドと下地層と半田層とを含み、端子5が導体パッドとAu層とを含んでいてもよい。また、端子4,5の両方が半田層を含んでいてもよい。ここで、導体パッド4aにおける直交する2つの辺の長さをL1,L2とする。L1,L2は、いずれも、例えば40~80μmである。導体パッド5aの形状は、導体パッド4aと同じである。図49に示した例では、上下に隣接する2つの主パッケージ1Mの対応する端子4,5同士を電気的に接続する際には、対応する端子4,5のAu層4bと半田層5cを接触させ、これらを加熱および加圧して半田層5cを溶融させた後、固化させて、端子4,5を接合する。図50は、端子4,5の位置がずれている状態を示している。なお、端子4,5の位置がずれている状態というのは、導体パッド4a,5aの面に垂直な方向から見たときに、導体パッド4aの外縁の位置と導体パッド5aの外縁の位置が一致しない状態を言う。本実施の形態では、端子4,5の界面における抵抗が十分に小さくなるように端子4,5を接合することができれば、対応する端子4,5の位置がずれていても構わない。L1,L2が30~60μmの場合、許容される端子4,5の位置ずれの最大値は、L1,L2よりも小さいが、数十μmになる。このように、本実施の形態によれば、複数の主パッケージ1Mを積層する際に、端子4,5間の位置ずれがある程度許容されるため、上下に隣接する2つの主パッケージ1Mの位置合わせが容易になる。その結果、本実施の形態によれば、モジュール1Dの製造コストを低減することができる。また、本実施の形態では、上述のように複数の主パッケージ1Mを積層する場合と同じ理由により、上下に隣接する主パッケージ1Mと追加部分51の位置合わせや、上下に隣接する2つの追加部分51の位置合わせが容易になる。その結果、本実施の形態によれば、1つ以上の追加部分51を含む複合型積層チップパッケージ1の製造コストを低減することができる。図51は、積層された2つの主パッケージ1Mを含むモジュール1Dの製造方法の一例を示している。図51に示した方法では、耐熱性の容器151を用いる。この容器151は、複数の主パッケージ1Mを積み重ねて収容することの可能な収容部151aを有している。収容部151aは、収容部151a内に収容された主パッケージ1Mの側面と収容部151aの内壁との間にわずかな隙間が形成される程度の大きさを有している。この方法では、容器151の収容部151a内に2つの主パッケージ1Mを積み重ねて収容し、半田層が溶融する温度例えば320°Cで、容器151および2つの主パッケージ1Mを加熱する。これにより、半田層が溶融し、上下に隣接する2つの主パッケージ1Mの端子4,5が接合される。この方法によれば、容器151の収容部151a内に2つの主パッケージ1Mを積み重ねて収容することによって、簡単に2つの主パッケージ1Mの位置合わせを行うことができるため、モジュール1Dを簡単に製造することが可能になる。図51に示した方法は、1つ以上の追加部分51を含む複合型積層チップパッケージ1を製造する場合にも利用することができる。また、本実施の形態では、不良の半導体チップ30は配線3に電気的に接続されていない。そのため、不良の半導体チップ30は、単なる絶縁層とみなすことができる。従って、本実施の形態によれば、不良の半導体チップ30が積層チップパッケージの誤動作の原因になることを防止しながら、不良の半導体チップ30を使用不能にすることができる。本実施の形態では、複数の第1の端子4は、主要部分2Mにおいて最も上に位置する階層部分10における複数の電極32を用いて構成されている。本実施の形態では、主パッケージ1Mにおいて第2の種類の階層部分10Bが最も上に位置していても、複数の電極32を用いて複数の第1の端子4を構成することが可能になる。これにより、主パッケージ1Mの上に追加部分51を積層して、主パッケージ1Mの複数の第1の端子4と、追加部分51の複数の第2の追加部分端子55とを電気的に接続することが可能になる。この場合、最も上に位置する階層部分10Bの複数の電極32は、半導体チップ30と配線3とを電気的に接続する機能は有さないが、1つの主パッケージ1Mに、他の主パッケージ1Mまたは追加部分51を電気的に接続するインターポーザの機能を有する。また、最も上に位置する階層部分10が第1の種類の階層部分10Aであるか第2の種類の階層部分10Bであるかに関わらず、第2の種類の電極32B1~32B6は、半導体チップ30と配線3とを電気的に接続する機能は有さないが、1つの主パッケージ1Mに、他の主パッケージ1Mまたは追加部分51を電気的に接続するインターポーザの機能を有する。また、本実施の形態に係る複合型積層チップパッケージ1では、追加部分51は、少なくとも1つの追加半導体チップ80と、追加部分配線53とを備えている。追加部分配線53は、少なくとも1つの追加半導体チップ80が少なくとも1つの第2の種類の階層部分10Bにおける半導体チップ30の代替となるように、1つ以上の主パッケージ1Mのうちのいずれかにおける複数の第1の端子4または複数の第2の端子5と少なくとも1つの追加半導体チップ80との電気的接続関係を規定する。これにより、本実施の形態によれば、1つ以上の主パッケージ1Mにおける第2の種類の階層部分10Bの数および位置に関わらずに、不良の半導体チップ30を含まない主パッケージ1Mまたはモジュール1Dと同等の機能を有する複合型積層チップパッケージ1を容易に実現することが可能になる。なお、主パッケージ1Mにおける第2の種類の階層部分10Bの位置は、ウェハソートテストによって得られた、正常に動作する半導体チップ予定部30Pと正常に動作しない半導体チップ予定部30Pの位置情報から知ることができる。また、本実施の形態では、積層された複数の半導体チップ30を含む主パッケージ1Mにおいて、積層された複数の半導体チップ30は、本体2の少なくとも1つの側面に配置された配線3複数のワイヤWによって電気的に接続される。そのため、本実施の形態では、ワイヤボンディング方式における問題点、すなわちワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点は生じない。また、本実施の形態では、複数のワイヤWが本体2の少なくとも1つの側面に露出しているので、この複数のワイヤWを積層チップパッケージ主パッケージ1Mの端子として利用することもできる。また、本実施の形態では、初期積層基礎構造物115において、積層された複数の基礎構造物110を貫通するように、複数の収容部133が形成される。そして、この複数の収容部133内に複数の予備ワイヤ143が形成される。複数の予備ワイヤ143は、積層された複数の基礎構造物110を貫通している。積層チップパッケージ主パッケージ1Mにおいて上下に隣接する2つの半導体チップ30間の電気的接続は、複数の予備ワイヤ143が切断されて形成される複数のワイヤWによって行われる。貫通電極方式によって上下に隣接する2つの半導体チップ間の配線を行う場合には、2つの半導体チップの貫通電極同士の位置合わせと電気的接続が必要である。これに対し、本実施の形態では、上下に隣接する2つの半導体チップ30間の電気的接続を、上述のようにして形成された複数のワイヤWによって行うため、貫通電極方式における2つの半導体チップの貫通電極同士の位置合わせと電気的接続が不要である。そのため、本実施の形態によれば、上下に隣接する2つの半導体チップ30間の電気的接続の信頼性を向上させることができる。また、本実施の形態における積層基礎構造物120を作製する工程は、後に積層基礎構造物120となる初期積層基礎構造物115を作製する工程と、初期積層基礎構造物115に複数の収容部133を形成する形成する工程と、初期積層基礎構造物115が積層基礎構造物120になるように、複数の収容部133内に複数の予備ワイヤ143を形成する工程とを含んでいる。このような主パッケージ1Mの製造方法または積層基礎構造物120によれば、積層基礎構造物120を切断することによって、少ない工程数で、本体2の少なくとも1つの側面に複数のワイヤWが配置された主パッケージ1Mを複数個製造することができる。従って、本実施の形態によれば、主パッケージ1Mを、低コストで短時間に大量生産することが可能になる。本実施の形態において、図37および図38に示したように、予備電極32Pが環状部分132を有している場合には、更に以下のような効果を奏する。すなわち、この場合には、図44および図45に示したように、積層基礎構造物120の切断後において、本体2における複数の電極32とワイヤWとの接触面積が大きくなる。そのため、この場合、電極32とワイヤWの電気的接続の信頼性を向上させることができる。また、上記の主パッケージ1Mの製造方法では、特許文献1に記載された積層チップパッケージの製造方法に比べて、工程数を少なくすることができ、その結果、主パッケージ1Mのコストを低減することができる。また、本実施の形態における主パッケージ1Mの製造方法によれば、図32ないし図35を参照して説明した方法によって初期積層基礎構造物115を作製することにより、初期積層基礎構造物115を構成する複数の基礎構造物110を、それらが損傷を受けることを防止しながら、容易に薄くすることができる。そのため、本実施の形態によれば、小型で集積度の高い主パッケージ1Mを、高い歩留まりで製造することが可能になる。なお、本実施の形態において、初期積層基礎構造物115を作製する方法は、図32ないし図35を参照して説明した方法に限らない。例えば、第1の面109a同士が対向するように2つの研磨前基礎構造物109を張り合わせ、この2つの研磨前基礎構造物109における2つの第2の面109bを研磨して、2つの基礎構造物110を含む積層体を作製し、この積層体を複数積層して初期積層基礎構造物115を作製してもよい。あるいは、第2の面110b同士が対向するように2つの基礎構造物110を張り合わせて、2つの基礎構造物110を含む積層体を作製し、この積層体を複数積層して初期積層基礎構造物115を作製してもよい。なお、本実施の形態において、予備ワイヤ143を形成する方法は、めっき法に限らず、他の方法であってもよい。例えば、収容部133に、銀や銅等の金属粉とバインダーとを含む導電ペーストを充填した後、導電ペーストを加熱して、バインターを分解させると共に金属を焼結させて予備ワイヤ143を形成してもよい。あるいは、収容部133に、銀や銅等の金属粉を圧入した後、金属粉を加熱して金属を焼結させて予備ワイヤ143を形成してもよい。[第2の実施の形態]次に、本発明の第2の実施の形態について説明する。始めに、図52ないし図55を参照して、本実施の形態に係る積層チップパッケージおよびモジュールの構成について説明する。図52は、本実施の形態に係るモジュールの斜視図である。図53は、本実施の形態に係る積層チップパッケージの斜視図である。図54は、下側から見た図53の積層チップパッケージを示す斜視図である。図55は、図53に示した積層チップパッケージにおける第1の階層部分を示す斜視図である。本実施の形態に係るモジュール1Dの構成と、本実施の形態に係る積層チップパッケージである主パッケージ1Mの構成は、基本的には、第1の実施の形態と同じである。本実施の形態では、本体2の主要部分2Mに含まれる複数の階層部分10における複数の電極32の形状と、主パッケージ1Mの配線3に含まれる複数のワイヤWの配置が、第1の実施の形態とは異なっている。本実施の形態における複数の電極32は、図4ないし図8に示した第1の実施の形態における複数の電極32の二又に分岐した部分を有していない。図55に示した例では、第1の階層部分10S1における複数の電極32は、それぞれ、第1の階層部分10S1の絶縁部31の端面31cに露出する端面を有している。本実施の形態では、この端面に複数のワイヤWが電気的に接続されている。同様に、第2ないし第4の階層部分10S2,10S4,10S4における複数の電極32は、それぞれ、第2ないし第4の階層部分10S2,10S4,10S4の絶縁部31の端面31cに露出する端面を有し、これらの端面に複数のワイヤが電気的に接続されている。複数のワイヤWは、主要部分2M内の全ての階層部分10の絶縁部31の端面31cよりも外側に配置されている。図55に示した第1の階層部分10S1における複数の電極32の形状および配置は、端面の近傍の部分の形状を除いて、第1の実施の形態の第1の階層部分10S1における複数の電極32と同じである。図示しないが、第2ないし第4の階層部分10S2,10S3,10S4における複数の電極32の形状および配置は、それぞれ、端面の近傍の部分の形状を除いて、第1の実施の形態の第2ないし第4の階層部分10S2,10S3,10S4における複数の電極32と同じである。次に、図56を参照して、本実施の形態における追加部分5151S1,51S2,51S3,51S4について説明する。本実施の形態における追加部分51の構成は、基本的には、第1の実施の形態における追加部分51と同じである。本実施の形態における複数の電極82は、それぞれ、複数の追加部分ワイヤAWが配置された追加部分本体60の少なくとも1つの側面に露出する端面を有し、この端面に追加部分ワイヤAWが電気的に接続されている。図56に示した第1の追加部分51S1における複数の電極82の形状および配置は、図55に示した第1の階層部分10S1における複数の電極32と同じである。図示しないが、第2ないし第4の追加部分51S2,51S3,51S4における複数の電極82の形状および配置は、それぞれ、第2ないし第4の階層部分10S2,10S3,10S4における複数の電極32と同じである。次に、本実施の形態に係る積層チップパッケージ主パッケージ1Mの製造方法について説明する。本実施の形態に係る積層チップパッケージの製造方法は、第1の実施の形態と同様に、積層基礎構造物を作製する工程と、積層基礎構造物を切断する工程とを備えている。本実施の形態における積層基礎構造物を作製する工程は、図35に示した工程までは、基本的には、第1の実施の形態と同じである。本実施の形態では、図29に示した工程において、複数の予備電極32Pの代りに、本実施の形態における複数の電極32を形成する。本実施の形態における積層基礎構造物を作製する工程によって作製された図35に示した初期積層基礎構造物115は、本実施の形態における積層基礎構造物に対応する。以下、この積層基礎構造物を第1の積層基礎構造物と呼ぶ。第1の積層基礎構造物は、それぞれ後に互いに分離されることによって本体2となる、配列された複数の分離前本体を含んでいる。本実施の形態では、第1の積層基礎構造物を用いて、主パッケージ1Mを複数個作成する。以下、これについて詳しく説明する。まず、複数の第1の積層基礎構造物を積層し且つ上下に隣接する2つの第1の積層基礎構造物を接着して、第2の積層基礎構造物を作製する。上下に隣接する2つの第1の積層基礎構造物は、接着剤によって、容易に分離可能に接着される。次に、第2の積層基礎構造物を切断することによって、分離前本体が、第1の積層基礎構造物が積層された方向とそれに直交する方向とにそれぞれ複数個ずつ並んだ少なくとも1つのブロックを形成する。次に、複数の治具を用いて2つ以上のブロックを並べて、ブロック集合体を形成する。ブロック集合体に含まれる全ての分離前本体は、後に配線3が形成される面が同一方向に向くように配置されている。次に、複数の治具を用いて、同一平面上に、複数のブロック集合体を並べる。このとき、複数のブロック集合体に含まれる全ての分離前本体は、後に配線3が形成される面が同一方向に向くように配置される。次に、例えばめっき法によって、上記のように並べられた複数のブロック集合体に含まれる全ての分離前本体に対して一括して配線3を形成する。配線3は分離前本体毎に形成される。次に、ブロックを、分離前本体が積層された方向と直交する方向に隣接する2つの分離前本体の境界の位置で切断する。これにより、積層された複数の分離前本体を含む積層体が複数個形成される。この積層体において、隣接する2つの分離前本体は、第2の積層基礎構造物を作製する際に上下に隣接する2つの第1の積層基礎構造物を接着するのに用いた接着剤によって、容易に分離可能に接着されている。次に、積層体に含まれる複数の分離前本体を互いに分離する。これにより、分離前本体は本体2となり、この本体2と配線3とを備えた主パッケージ1Mが複数個形成される。本実施の形態におけるその他の構成、作用および効果は、第1の実施の形態と同様である。[第3の実施の形態]次に、本発明の第3の実施の形態について説明する。始めに、図57ないし図60を参照して、本実施の形態に係る積層チップパッケージおよびモジュールの構成について説明する。図57は、本実施の形態に係るモジュールの斜視図である。図58は、本実施の形態に係る積層チップパッケージの斜視図である。図59は、下側から見た図58の積層チップパッケージを示す斜視図である。図60は、図58に示した積層チップパッケージにおける第1の階層部分を示す斜視図である。本実施の形態に係るモジュール1Dの構成と、本実施の形態に係る積層チップパッケージである主パッケージ1Mの構成は、基本的には、第1の実施の形態と同じである。本実施の形態では、本体2の主要部分2Mに含まれる複数の階層部分10における複数の電極32の形状が、第1の実施の形態とは異なっている。本実施の形態における複数の電極32は、図4ないし図8に示した第1の実施の形態における複数の電極32の二又に分岐した部分を有していない。図60に示した例では、第1の階層部分10S1における複数の電極32は、それぞれ、半導体チップ30の側面30cにより近い位置に配置された環状部分を有している。環状部分の形状は、第1の実施の形態における予備電極32Pの環状部分132の形状図30および図37参照と同じである。同様に、第2ないし第4の階層部分10S2,10S3,10S4における複数の電極32は、それぞれ、半導体チップ30の側面30cにより近い位置に配置された環状部分を有している。複数の電極32の環状部分は、側面30cに露出していない。図60に示した第1の階層部分10S1における複数の電極32の形状および配置は、環状部分の形状を除いて、第1の実施の形態の第1の階層部分10S1における複数の電極32と同じである。図示しないが、第2ないし第4の階層部分10S2,10S3,10S4における複数の電極32の形状および配置は、それぞれ、環状部分の形状を除いて、第1の実施の形態の第2ないし第4の階層部分10S2,10S3,10S4における複数の電極32と同じである。主要部分2Mの4つの階層部分10S1,10S2,10S3,10S4における対応する環状部分の配置は、第1の実施の形態の初期積層基礎構造物115内の4つの基礎構造物110における対応する4つの環状部分132の配置図38参照と同じである。また、本実施の形態では、主パッケージ1Mの配線3は、複数のワイヤWの代りに、複数の貫通電極Tを含んでいる。図58および図59に示したように、複数の貫通電極Tは、主要部分2M内の全ての階層部分1010S1,10S2,10S3,10S4を貫通する。各階層部分10では、複数の電極32の環状部分に、それぞれ、貫通電極Tが電気的に接続されている。複数の貫通電極Tは、本発明における複数のラインに対応する。複数の貫通電極Tは、第1の種類の貫通電極TA1,TA2,TA3,TA4と、第2の種類の貫通電極TB1,TB2,TB3,TB4,TB5,TB6と、第3の種類の貫通電極TC1,TC2,TC3,TC4,TC5,TC6とを含んでいる。第1の種類の貫通電極TA1,TA2,TA3,TA4は、それぞれ、第1の実施の形態における第1の種類のワイヤWA1,WA2,WA3,WA4に対応する。第2の種類の貫通電極TB1,TB2,TB3,TB4,TB5,TB6は、それぞれ、第1の実施の形態における第2の種類のワイヤWB1,WB2,WB3,WB4,WB5,WB6に対応する。第3の種類の貫通電極TC1,TC2,TC3,TC4,TC5,TC6は、それぞれ、第1の実施の形態における第3の種類のワイヤWC1,WC2,WC3,WC4,WC5,WC6に対応する。次に、図61を参照して、本実施の形態における追加部分5151S1,51S2,51S3,51S4について説明する。本実施の形態における追加部分51の構成は、基本的には、第1の実施の形態における追加部分51と同じである。本実施の形態では、追加部分配線53は、追加半導体チップ80を貫通する複数の貫通電極ATと、追加部分本体60の上面に配置されて複数の貫通電極ATに電気的に接続された複数の第1の追加部分端子54と、追加部分本体60の下面に配置されて複数の貫通電極ATに電気的に接続された複数の第2の追加部分端子55図示せずとを含んでいる。複数の貫通電極ATは、第1の実施の形態における複数の追加部分ワイヤAWに対応する。本実施の形態における複数の第1の追加部分端子54の形状および配置は、第1の実施の形態における第1の追加部分端子54と同じである。図示しないが、本実施の形態における複数の第2の追加部分端子55の形状および配置は、第1の実施の形態における第2の追加部分端子55と同じである。複数の貫通電極ATは、互いにオーバーラップする位置にある第1の追加部分端子54と第2の追加部分端子55とを電気的に接続している。本実施の形態における複数の電極82は、それぞれ、追加半導体チップ80の少なくとも1つの側面により近い位置に配置された環状部分を有している。図61に示した第1の追加部分51S1における複数の電極82の形状および配置は、図60に示した第1の階層部分10S1における複数の電極32と同じである。図示しないが、第2ないし第4の追加部分51S2,51S3,51S4における複数の電極82の形状および配置は、それぞれ、第2ないし第4の階層部分10S2,10S3,10S4における複数の電極32と同じである。本実施の形態では、複数の電極82の環状部分に、それぞれ、貫通電極ATが電気的に接続されている。複数の貫通電極ATは、それぞれ貫通電極TA1~TA4,TB1~TB6,TC1~TC6に対応する貫通電極ATA1~ATA4,ATB1~ATB6,ATC1~ATC6を含んでいる。貫通電極ATA1~ATA4,ATB1~ATB6,ATC1~ATC6は、それぞれ、第1の実施の形態におけるワイヤAWA1~AWA4,AWB1~AWB6,AWC1~AWC6に対応する。次に、本実施の形態に係る積層チップパッケージ主パッケージ1Mの製造方法について説明する。本実施の形態に係る積層チップパッケージの製造方法は、第1の実施の形態と同様に、積層基礎構造物を作製する工程と、積層基礎構造物を切断する工程とを備えている。本実施の形態における積層基礎構造物を作製する工程は、基本的には、第1の実施の形態における図22ないし図42に示した工程と同じである。本実施の形態では、図25および図26に示した工程において、溝104の代りに、エッチングによって、基礎構造物前ウェハ101の第1の面101aにおいて開口し、後に形成される複数の貫通電極Tに対応する複数の溝を形成する。上記の溝の平面形状上方から見た形状は、例えば矩形である。上記の溝は、その底部が基礎構造物前ウェハ101の第2の面101bに達しないように形成される。基礎構造物前ウェハ101の第1の面101aに平行な断面において、上記の溝の大きさは、後に形成される貫通電極Tよりも大きい。また、本実施の形態では、図29および図30に示した工程において、複数の予備電極32Pの代りに、本実施の形態における複数の電極32を形成する。複数の電極32の環状部分は、上記の溝の上方に配置される。また、図32に示した工程において、上記の複数の溝が露出するまで、第1の研磨前基礎構造物109における第2の面109bを研磨する。これにより、上記の複数の溝は、複数の絶縁材充填孔となる。複数の絶縁材充填孔内には、絶縁層106Aまたは106Bの一部である絶縁材が充填されている。また、本実施の形態では、図36ないし図38に示した工程において、初期積層基礎構造物115に含まれる複数の分離前本体2Pの各々に、複数の収容部133を形成する。本実施の形態における複数の収容部133は、複数の貫通電極Tを収容するためのものである。複数の収容部133の各々は、4つの基礎構造物110の絶縁材充填孔内の絶縁材を貫通するように形成される。収容部133の径は、電極32の環状部分の開口部の径と等しく、絶縁材充填孔の径よりも小さい。そのため、収容部133を形成した後には、開口部を形成する電極32の環状部分の内壁は、収容部133の壁面において露出している。また、絶縁材充填孔内において、収容部133の周囲に絶縁材が残る。また、本実施の形態では、図39ないし図42に示した工程において、複数の予備ワイヤ143の代りに、複数の貫通電極Tを形成する。複数の貫通電極Tの形成方法は、第1の実施の形態における複数の予備ワイヤ143の形成方法と同じである。本実施の形態における積層基礎構造物は、配列された複数の分離前本体2Pと、複数の分離前本体2P内に形成された複数の収容部133と、複数の収容部133に収容された複数の貫通電極Tとを含んでいる。本実施の形態における積層基礎構造物を切断する工程では、複数の分離前本体2Pが互いに分離されて複数個の主パッケージ1Mが形成されるように、積層基礎構造物を切断する。複数の分離前本体2Pは、互いに分離されることにより、それぞれ本体2となる。なお、本実施の形態では、複数の半導体チップ予定部30Pは、積層基礎構造物を切断する工程において、互いに分離されて、それぞれ半導体チップ30となる。貫通電極Tは、本体2において4つの階層部分10が積層された方向に並ぶ4つの電極32に電気的に接続されている。本実施の形態におけるその他の構成、作用および効果は、第1の実施の形態と同様である。なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、第1の実施の形態では、積層基礎構造物を切断する工程において、予備ワイヤが切断されて、1つの本体2のワイヤWになる場合の例について説明した。しかし、本発明では、積層基礎構造物を切断する工程において、予備ワイヤが2組に分断されて2つの異なる本体2のワイヤWになるようにしてもよい。また、各実施の形態では、複数の主パッケージ1Mを含むモジュールの例として、2つの主パッケージ1Mが積層されたモジュール1Dについて説明した。しかし、本発明では、モジュールは、3つ以上の主パッケージ1Mによって構成されていてもよい。この場合、モジュールは、積層された3つ以上の主パッケージMを備え、上下に隣接する2つの主パッケージMが電気的に接続されたものである。"