"制御コードに応答して、複数のスペアピボット不良セルのローアドレスのうち一部を選択し、カラムアドレスのうち一部を選択する選択部と、複数のノンスペアピボット不良セルのローアドレスが前記選択部によって選択されたローアドレスに含まれているか否か、および複数のノンスペアピボット不良セルのカラムアドレスが前記選択部によって選択されたカラムアドレスに含まれているか否かを表す分析信号を生成する分析部と、を備えることを特徴とするリペア分析装置。マストローアドレスおよびマストカラムアドレスが、前記選択部によって選択されたローアドレスおよびカラムアドレスに含まれているか否かを表す有効信号を生成する有効性チェック部をさらに備えることを特徴とする請求項1に記載のリペア分析装置。前記複数のノンスペアピボット不良セルのローアドレスのうち、前記選択部によって選択されたローアドレスに含まれないものの個数と、前記複数のノンスペアピボット不良セルのカラムアドレスのうち、前記選択部によって選択されたカラムアドレスに含まれないものの個数とを合わせた値が、余分のリダンダンシラインの個数以下なのかを表す余分信号を生成する余分検査部をさらに備えることを特徴とする請求項2に記載のリペア分析装置。前記余分のリダンダンシラインの個数が、リダンダンシローの個数リダンダンシカラムの個数-前記スペアピボット不良セルの個数であることを特徴とする請求項3に記載のリペア分析装置。前記分析信号、前記有効信号、および前記余分信号に応答して、前記制御コードが表すリペア解が正しいリペア解なのかを表す結果信号を生成する結果信号生成部をさらに備えることを特徴とする請求項3に記載のリペア分析装置。前記結果信号生成部が、前記分析信号が活性化含まれていることを表すされるか若しくは前記余分信号が活性化以下であることを表すされ、且つ、前記有効信号が活性化含まれていることを表すされると、前記結果信号を活性化して前記リペア解が正しい解であることを表すことを特徴とする請求項5に記載のリペア分析装置。前記制御コードのビット数が、リダンダンシローの個数リダンダンシカラムの個数と同一であることを特徴とする請求項1に記載のリペア分析装置。前記制御コードの活性化ビット数が前記リダンダンシローの個数と同一であり、前記制御コードの非活性化ビット数が前記リダンダンシカラムの個数と同一であることを特徴とする請求項7に記載のリペア分析装置。前記複数のスペアピボット不良セル間では、ローアドレス同士およびカラムアドレス同士が互いに重複せず、前記複数のノンスペアピボット不良セルの各々は、少なくとも1つの前記スペアピボット不良セルと、ローアドレスまたはカラムアドレスが同一であることを特徴とする請求項1に記載のリペア分析装置。制御コードに応答して、複数のスペアピボット不良セルのローアドレスのうち一部を選択し、カラムアドレスのうち一部を選択するステップと、複数のノンスペアピボット不良セルのローアドレスが前記選択されたローアドレスに含まれているか否か、および複数のノンスペアピボット不良セルのカラムアドレスが前記選択されたカラムアドレスに含まれているか否かを確認するステップと、を含むことを特徴とするリペア分析方法。マストローアドレスおよびマストカラムアドレスが、前記選択されたローアドレスおよび前記選択されたカラムアドレスに含まれているか否かをチェックするステップをさらに含むことを特徴とする請求項10に記載のリペア分析方法。前記複数のノンスペアピボット不良セルのローアドレスのうち、前記選択されたローアドレスに含まれないものの個数と、前記複数のノンスペアピボット不良セルのカラムアドレスのうち、前記選択されたカラムアドレスに含まれないものの個数とを合わせた値が、余分のリダンダンシラインの個数以下なのかを検査するステップをさらに含むことを特徴とする請求項11に記載のリペア分析方法。前記確認するステップの結果、前記チェックするステップの結果、および前記検査するステップの結果を利用して、前記制御コードによるリペア解が正しいリペア解であるのかを決定することを特徴とする請求項12に記載のリペア分析方法。前記余分のリダンダンシラインの個数が、リダンダンシローの個数リダンダンシカラムの個数-前記スペアピボット不良セルの個数であることを特徴とする請求項12に記載のリペア分析方法。前記複数のスペアピボット不良セル間では、ローアドレス同士およびカラムアドレス同士が互いに重複せず、前記複数のノンスペアピボット不良セルの各々は、少なくとも1つの前記スペアピボット不良セルと、ローアドレスまたはカラムアドレスが同一であることを特徴とする請求項10に記載のリペア分析方法。本発明は、上記した従来技術の問題点を解決するために提案されたもので、その目的は、不良セルに対する情報を分析してリペア解を算出するリペア分析装置の面積を減らし、分析速度を高めることができるリペア分析装置およびその方法を提供することにある。上記した目的を達成するための、本発明に係るリペア分析装置は、制御コードに応答して、複数のスペアピボット不良セルのローアドレスのうち一部を選択し、カラムアドレスのうち一部を選択する選択部と、複数のノンスペアピボット不良セルのローアドレスが前記選択部によって選択されたローアドレスに含まれているか否か、および複数のノンスペアピボット不良セルのカラムアドレスが前記選択部によって選択されたカラムアドレスに含まれているか否かを表す分析信号を生成する分析部と、を備えることができる。前記リペア分析装置は、マストローアドレスおよびマストカラムアドレスが、前記選択部によって選択されたローアドレスおよびカラムアドレスに含まれているか否かを表す有効信号を生成する有効性チェック部をさらに備えることができる。前記リペア分析装置は、前記複数のノンスペアピボット不良セルのローアドレスのうち、前記選択部によって選択されたローアドレスに含まれないものの個数と、前記複数のノンスペアピボット不良セルのカラムアドレスのうち、前記選択部によって選択されたカラムアドレスに含まれないものの個数とを合わせた値が、余分のリダンダンシラインの個数以下なのかを表す余分信号を生成する余分検査部をさらに備えることができる。また、本発明に係るリペア分析方法は、制御コードに応答して、複数のスペアピボット不良セルのローアドレスのうち一部を選択し、カラムアドレスのうち一部を選択するステップと、複数のノンスペアピボット不良セルのローアドレスが前記選択されたローアドレスに含まれているか否か、および複数のノンスペアピボット不良セルのカラムアドレスが前記選択されたカラムアドレスに含まれているか否かを確認するステップと、を含むことができる。前記リペア分析方法は、マストローアドレスおよびマストカラムアドレスが、前記選択されたローアドレスおよび前記選択されたカラムアドレスに含まれているか否かをチェックするステップをさらに含むことができる。前記リペア分析方法は、前記複数のノンスペアピボット不良セルのローアドレスのうち、前記選択されたローアドレスに含まれないものの個数と、前記複数のノンスペアピボット不良セルのカラムアドレスのうち、前記選択されたカラムアドレスに含まれないものの個数とを合わせた値が、余分のリダンダンシラインの個数以下なのかを検査するステップをさらに含むことができる。本発明によれば、1つの分析回路で全体メモリのリダンダンシ分析演算を短時間に行うことができるようにし、面積オーバーヘッドを大きく減少させることができる。また、制御コードの変更のみですべての場合の数に対する調査が可能なようにして、高速でリペア解を算出することができる。また、不良セルに対する情報のみにより、100のリペア率を達成することができるようにする。以下、本発明が属する技術分野の通常の知識を有する者が本発明を実施することができる程度に、本発明の最も好ましい実施形態を、添付図面を参照して詳細に説明する。まず、本発明の理解を助けるために、リペア率と不良の分類方法とに関して説明する。A.リペア率RepairRateリペア率は次の数1のように定義される。最高のリペア率optimalrepairrateは100であり、不良に対するリペアが可能な場合にいつでも1つ以上の解を探し出せるならば、リペア率が100となる。リペア率の定義における分母がリペア可能なチップの個数であるため、リペアが最初から不可能な場合不良の個数が、リダンダンシメモリがカバー可能な個数を超過する場合に解を探し出すことができないものは、リペア率に影響を与えない。リペア率を高めるためには、リペアに必要な完璧な情報が不良情報保存装置に保存されていなければならない。図1は、8個のローrowおよび8個のカラムcolumnで構成されたメモリにおいて不良セルを表わした図である。図1を参照して、不良の分類方法に関して説明する。Rsはリダンダンシローの個数、Csはリダンダンシカラムの個数を表すが、以下ではRs=2、Cs=2と仮定することにする。B.不良の分類ClassificationofFaults1シングル不良singlefault不良セルが位置するローアドレスおよびカラムアドレスに、他の不良セルが無い場合の不良をいう。図1のロー0、カラム5に位置する不良セルAが、シングル不良に分類される。シングル不良の場合、1つのリダンダンシローや1つのリダンダンシカラムで代替することでリペア可能である。例えば、図1のセルAは、0番目のローをリダンダンシローで代替するか、或いは5番目のカラムをリダンダンシカラムで代替することでリペア可能である。2ライン不良sparsefaultyline特定のローアドレスにk個1<k≦Csの不良がある場合に、これをローライン不良という。また、特定のカラムアドレスにk個1<k≦Rsの不良がある場合に、これをカラムライン不良という。したがって、図1の不良セルBはローライン不良に分類される。ローライン不良の場合、1つのリダンダンシローで代替するか、或いはk個のリダンダンシカラムで代替することでリペア可能である。また、カラムライン不良の場合、1つのリダンダンシカラムで代替するか、或いはk個のリダンダンシローで代替することでリペア可能である。例えば、図1の不良セルBは、2番目のローをリダンダンシローで代替するか、或いは0番目と2番目のカラムを2個のリダンダンシカラムで代替することでリペア可能である。3マストリペア不良must-repairfaultyline特定のローアドレスにk個k>Csの不良がある場合、これをローマストリペア不良must-repairfaultyrowlineという。また、特定のカラムアドレスにk個k>Rsの不良がある場合、これをカラムマストリペア不良must-repairfaultycolumnlineという。したがって、図1の不良セルCはローマストリペア不良に分類される。ローマストリペア不良は、必ずリダンダンシローで代替することでリペアしなければならず、カラムマストリペア不良は、必ずリダンダンシカラムで代替することでリペアしなければならない。例えば、図1の不良セルCは、必ず5番目のローをリダンダンシローで代替したときにのみリペア可能で、他の代替パターンでのリペアは不可能である。図2は、不良情報保存装置の一実施形態の構成図である。図2に示されたように、不良情報保存装置は、複数の親メモリPM_0~PM_Xと複数の子メモリCM_0~CM_Yとを含む。複数の親メモリPM_0~PM_X各々は、1つの不良セルのローアドレスとカラムアドレスとを保存し、自身親メモリに保存された不良セルのリペアのためにローリペアが必ず必要なのか否かの情報と、カラムリペアが必ず必要なのか否かの情報とを保存する。複数の子メモリCM_0~CM_Yは、自身子メモリが対応する親メモリに保存されたローアドレスと同一のローアドレスを有する不良セルのカラムアドレスと、自身子メモリが対応する親メモリに保存されたカラムアドレスと同一のカラムアドレスを有する不良セルのローアドレスとを保存する。親メモリPM_0~PM_Xは、テスト過程によって発見された不良セル中に、発見当時にすでに他の親メモリに保存されていた不良セルのカラムアドレスおよびローアドレスのうち、そのどれとも重なるアドレスが無い不良セルに対する情報を保存する。すなわち、不良セル例、ロー0、カラム3の発見当時に、他の親メモリのどこにもアドレスロー0、カラム3が保存されていなければ、不良セルロー0、カラム3のアドレスが親メモリに保存される。また、自身が保存している不良セルがマストリペアに分類されなければならない場合、これに対する情報を保存する。親メモリPM_0~PM_Xに保存される不良セルをスペアピボットsparepivot不良セルと定義する。図2を参照して親メモリに保存される情報を説明すると次の通りである。親イネーブルフラグParentEnableFlag:親イネーブルフラグは、該当親メモリに保存されたアドレスが有効なものであるか否かを表示する。親イネーブルフラグが1ならば、該当親メモリに保存されたアドレスは有効であり、親イネーブルフラグが0ならば、該当親メモリに保存されたアドレスは無効考慮する対象でないである。親イネーブルフラグは、1ビットの保存空間を占有する。ローアドレスRowaddress:該当親メモリが保存する不良セルのローアドレスである。ローアドレスを保存するために必要な保存空間は、ローアドレスのビット数に応じて変化する。例えば、ローアドレスが10ビットで構成されると、これを保存するための保存空間も10ビットが必要である。図2中の符号Mはローの総数を表す。もし、ローの総数Mが1024個ならば、ローアドレスは10ビットlog21024で構成されるであろう。カラムアドレスColumnaddress:該当親メモリが保存する不良セルのカラムアドレスである。カラムアドレスを保存するために必要な保存空間は、カラムアドレスのビット数に応じて変化する。例えば、カラムアドレスが10ビットで構成されると、これを保存するための保存空間も10ビットが必要である。図2中のNはカラムの総数を表す。もし、カラムの総数Nが512個ならば、カラムアドレスは9ビットlog2512で構成されるであろう。ローマストフラグRowmustflag:該当親メモリに保存されたローアドレスがローマストリペア不良に分類されるか否かを表示する。ローマストフラグが1の値を有すれば、ローマストリペア不良を表し、ローマストフラグが0の値を有すれば、ローマストリペア不良ではないことを表す。ローマストフラグは1ビットの保存空間を占有する。カラムマストフラグColumnmustflag:該当親メモリに保存されたカラムアドレスがカラムマストリペア不良に分類されるか否かを表示する。カラムマストフラグが1の値を有すれば、カラムマストリペア不良を表し、カラムマストフラグが0の値を有すれば、カラムマストリペア不良ではないことを表す。カラムマストフラグは1ビットの保存空間を占有する。親メモリPM_0~PM_Xは、リダンダンシの総数、すなわちRsCsの分だけの個数が備えられる。したがって、親メモリPM_0~PM_Xが保存できる不良の総数は、リダンダンシの総数と同一である。親メモリPM_0~PM_Xに保存されなければならない不良セルの個数が親メモリの個数RsCsよりも多い場合は、これはリペアが不可能なメモリに分類される。子メモリCM_0~CM_Yは、親メモリPM_0~PM_Xのうち1つに対応従属し、親メモリPM_0~PM_Xに対応する子メモリCM_0~CM_Yは、カラムアドレスまたはローアドレスのうち1つを親メモリPM_0~PM_Xと共有する。子メモリCM_0~CM_Yには、テスト過程によって発見される不良のうち、発見当時を基準として親メモリPM_0~PM_Xに保存されたローアドレスまたはカラムアドレスと重なる不良がある不良セルの情報が保存される。不良セルの発見当時に発見された不良セルのローアドレスが、親メモリのうち何れか1つAに保存されていれば、該当不良セルの情報は親メモリAに対応する子メモリに保存される。また、不良セルの発見当時に発見された不良セルのカラムアドレスが、親メモリのうち何れか1つBに保存されていれば、該当不良セルの情報は親メモリBに対応する子メモリに保存される。例えば、親メモリPM_1にロー0およびカラム3がすでに保存されている場合に、不良セルロー0、カラム2が発見されると、不良セルロー0、カラム2のカラムアドレスが、親メモリPM_1に対応する子メモリに保存される。子メモリCM_0~CM_Yに保存される不良セルをノンスペアピボットnonsparepivot不良セルと定義する。図2を参照して子メモリに保存される情報を説明すると次の通りである。子イネーブルフラグChildEnableflag:子イネーブルフラグは、該当子メモリに保存されたアドレスが有効なものであるか否かを表示する。子イネーブルフラグが1ならば、該当子メモリに保存されたアドレスは有効であり、子イネーブルフラグが0ならば、該当子メモリに保存されたアドレスは無効考慮する対象でないである。子イネーブルフラグは1ビットの保存空間を占有する。ローまたはカラムアドレスroworcolumnaddress:該当子メモリが保存する不良セルのローまたはカラムアドレスである。子メモリには、不良セルのローアドレスまたはカラムアドレスのうち何れかが保存される。アドレスを保存するのに必要な保存空間は、ローアドレスのビット数とカラムアドレスのビット数とのうち大きい方のビット数によって決定される。例えば、ローアドレスが9ビットでカラムアドレスが10ビットならば、子メモリでアドレスを保存するための保存空間は10ビットを占有する。アドレス情報Childaddressdescriptor:アドレス情報は、該当子メモリに保存されているアドレスがローアドレスなのかまたはカラムアドレスなのかを表す。アドレス情報が0ならば、該当子メモリに保存されたアドレスはローアドレスであり、アドレス情報が1ならば、該当子メモリに保存されたアドレスはカラムアドレスである。アドレス情報は1ビットの保存空間を占有する。ポインタ情報ParentCAMpointer:ポインタ情報は、該当子メモリが対応する親メモリを表示する。例えば、ポインタ情報が4の値を有すれば、該当子メモリは親メモリPM_4に対応することを表す。ポインタ情報のビット数は親メモリの個数=RsCsに応じて定められる。詳細には、ポインタ情報のビット数はlog2RsCsとなる。子メモリは{RsCs-1CsRs-1}の分だけの個数が備えられる。親メモリの個数と子メモリの個数とを合わせれば、2×Rs×Cs個となる。これは、与えられたリダンダンシによって実際にリペアが可能なメモリの最適リペア解を探し出すために保存しなければならない、最大限のリペアアドレスの個数と同じである。前述した不良情報保存装置は、不良の特徴に応じて不良セルの情報を分類して保存する。親メモリとこれに対応する子メモリとに保存された不良セルは、ライン不良に対応する。対応する子メモリがない親メモリに保存された不良セルは、シングル不良に対応する。また、活性化したマストリペアフラグを保存する親メモリに保存された不良セルは、マストリペア不良に対応する。図3は、不良情報保存装置図2に不良情報を記録する方法を表したフローチャートである。不良セルが発見されると、発見された不良セルが、既にマストリペアに分類されたローアドレスまたはマストリペアに分類されたカラムアドレスに属するのか否かが確認されるS310。確認の結果、不良セルが既にマストリペアに属していれば、このような不良セルに対する情報は、これ以上必要がないので無視される。すなわち、既にマストリペアに分類されているローアドレスまたはカラムアドレスで発見された不良セルの情報は、どこにも保存されない。その後、発見された不良セルのローアドレスまたはカラムアドレスと同一のアドレスが既に親メモリに保存されているのか否かが確認されるS320。発見された不良セルのローアドレスが親メモリに保存されておらず、且つ、発見された不良セルのカラムアドレスも親メモリに保存されていなければ、その不良セルのローアドレスおよびカラムアドレスが親メモリに記録されるS330。発見された不良セルのローアドレスおよびカラムアドレスのうち、何れか一方が既に親メモリに保存されている場合には、新たなマストリペア不良として分類されようとするその不良が、発見された不良セルによって発生されたのか否かが確認されるS340。もし、発見された不良セルによって、新たにカラムマストリペア不良またはローマストリペア不良に分類される不良が発生すると、発見された不良セルに対応する親メモリ発見された不良セルと同一のカラムアドレス、または発見された不良セルと同一のローアドレスが保存された親メモリのマストリペアフラグを活性化するS360。ここで、新たにマストリペアに分類される不良がカラムマストリペア不良であれば、カラムマストリペアフラグが活性化し、新たにマストリペアに分類される不良がローマストリペア不良であれば、ローマストリペアフラグが活性化する。新たにマストリペアに分類されるべき不良が発生しない場合には、発見された不良セルのローアドレスまたはカラムアドレスが子メモリに保存されるS350。すなわち、不良セルが発見されると、1発見された不良セルが無視されS310でN、2発見された不良セルのローアドレスおよびカラムアドレスが親メモリに保存されS330、3発見された不良セルによって親メモリのマストリペアフラグが活性化されS360、4発見された不良セルのローアドレスまたはカラムアドレスが子メモリに保存されるS350。図3のフローチャートによって示された動作は、不良セルが発見される度に反復される。図4は、8個のローおよび8個のカラムで構成されて2つのリダンダンシローRsと2つのリダンダンシカラムCsとを含むメモリで発見された、不良セルおよび不良セルの発見順序を表わした図であり、図5は、図4のような順序で発見された不良セルの情報を不良情報保存装置に記録する過程を示した図である。図4と図5を参照し、不良セルの情報が不良情報保存装置に記録される過程を詳細に説明する。図5右側の反復カウントRepeatcount値は、不良セルのローアドレスと同一のローアドレスにおいて以前に発見された不良の個数と、不良セルのカラムアドレスと同一のローアドレスにおいて以前に発見された不良の個数とを表す。反復カウント値は、不良セルの情報をどこに保存しなければならないのかを判断するために使用される値で、不良情報保存装置内に記録されなければならない値ではない。図5のaを参照すれば、不良セル1は、最初1番目に発見された不良セルである。不良セル1のローアドレス5およびカラムアドレス0は、親メモリPM_0~PM_3に記録されたローアドレスおよびカラムアドレスと比較される。不良セル1の発見当時には、親メモリPM_0~PM_3にはどのようなローアドレスまたはカラムアドレスも記録されていないので、不良セル1のローアドレス5およびカラムアドレス0は、親メモリPM_0に記録される。図5のaを見れば、親メモリPM_0の親イネーブルフラグenable=1、ローアドレスaddrR=5、カラムアドレスaddrC=0と記録されたことを確認することができる。図5のbを参照すれば、不良セル2が発見されると、不良セル2のローアドレス5およびカラムアドレス3は、親メモリPM_0~PM_3に記録されたローアドレスおよびカラムアドレスと比較される。不良セル2のローアドレス5が親メモリPM_0に記録されたローアドレス5と一致するので、不良セル2のカラムアドレス3は子メモリCM_0に記録される。子メモリCM_0の子イネーブルフラグenableが1と記録され、アドレスaddrが3と記録され、記録されたアドレスがカラムアドレスであることを表すために、アドレス情報adddesが1と記録される。また、子メモリCM_0が親メモリPM_0に対応することを表すために、ポインタ情報pointerが0と記録される。図5のcを参照すれば、不良セル3のローアドレス6およびカラムアドレス5は、以前に親メモリPM_0~PM_3に記録されていたアドレスと一致せず、不良セル4のローアドレス0およびカラムアドレス3は、以前に親メモリPM_0~PM_3に記録されていたアドレスと一致しない。したがって、不良セル3のローアドレス6およびカラムアドレス5が親メモリPM_1に記録され、不良セル4のローアドレス0およびカラムアドレス3が親メモリPM_2に記録される。図5のdを参照すれば、不良セル5のカラムアドレス0が、以前に親メモリPM_0に記録されていたカラムアドレス0と同一である。したがって、不良セル5のローアドレス2が子メモリCM_1に記録される。子メモリCM_1の子イネーブルフラグenableが1と記録されてアドレスaddrが2と記録され、記録されたアドレスがローアドレスであることを表すために、アドレス情報adddesが0と記録され、子メモリCM_1が親メモリPM_0に対応することを表すために、ポインタ情報pointerが0と記録される。不良セル6のローアドレス2およびカラムアドレス2は、親メモリPM_0~PM_3に記録されていたアドレスと一致しないため、不良セル6は親メモリPM_3に記録される。図5のeを参照すれば、不良セル7のローアドレス5が、親メモリPM_0に記録されていたローアドレス5と一致する。この時、反復カウントが2、0であることを確認できるが、これは不良セル7のローアドレス5において、すでに以前に発見された不良セルの個数が2個であることを表す。不良セル7まで含めれば、ローアドレス5において発生した不良セルの個数は、リダンダンシカラムCs=2の個数を超過する3個となる。それゆえに、ローアドレス5を共有するすべての不良セル1、2、7はローマストリペア不良に分類されなければならない。したがって、親メモリPM_0のローマストリペアフラグmustRが1で活性化する。また、ローアドレス5において発生した不良セル2に関する情報はこれ以上保存する必要がないので、子メモリCM_0の子イネーブルフラグenableが0で非活性化される。図5のfを参照すれば、不良セル8のカラムアドレス5が、親メモリPM_1に保存されていたカラムアドレス5と一致する。したがって、不良セル8のローアドレス1は子メモリCM_0に保存される。子メモリCM_0のイネーブルフラグenableが1と記録されてアドレスaddrが1と記録され、記録されたアドレスがローアドレスであることを表すために、アドレス情報adddesが0と記録され、子メモリが親メモリPM_1に対応することを表すために、ポインタ情報pointerが1と記録される。図5のa~fの過程を経れば、不良セルをリペアするための完璧な情報が不良情報保存装置に保存される。不良情報保存装置に保存された情報によれば、必ずローリペアまたは必ずカラムリペアをしなければならないアドレスがどこであるのかを把握することができ、マストリペア不良以外に他の分類の不良が発生した不良セルのすべての位置を把握することができる。すなわち、分析する必要がないマストリペア不良がどこで発生したのかを把握することができる。また、分析が必要なシングル不良およびライン不良が発生したすべての不良セルの位置を把握することができるので、把握された不良セルの位置を分析して、シングル不良およびライン不良をどのようにリペアするのかを分析することができる。このような不良情報保存装置に保存された情報を利用すれば、100のリペア率を達成することが可能である。次に、いままで収集された不良セルに関する情報を利用して、リペア解を算出する方法に関して説明する。不良セルに関する情報収集が完了すると、親メモリPM_0~PM_Xには、スペアピボット不良セルのローアドレスおよびカラムアドレスが保存され、子メモリCM_0~CM_Yには、ノンスペアピボット不良セルのローアドレスおよびカラムアドレスのうち1つのアドレスが保存される。そして、子メモリとこれに対応する親メモリとに保存された情報を参照すれば、ノンスペアピボット不良セルのローアドレスおよびカラムアドレスをすべて把握することができる。メモリ内部のすべてのスペアピボット不良セルのリペアをするためには、スペアピボット不良セルと同一な個数のリダンダンシラインが必要である。それぞれのスペアピボット不良セルは、該当不良セルのローラインがリダンダンシローラインで代替されてリペアされたり、該当不良セルのカラムラインがリダンダンシカラムラインで代替されてリペアされうる。スペアピボット不良セルの個数は親メモリの個数RsCsと同じである。また、すべての親メモリに保存された情報が有効であるという仮定の下において、可能なリペア解候補群の個数はRsCs/Rs×Csと同じである。もしメモリがリペア可能ならば、リペア解候補群のうち少なくとも1つは、すべてのノンスペアピボット不良セルをカバーすることができなければならない。リペア解候補群は、親メモリPM_0~PM_Xに保存されたローアドレスのうち、リダンダンシローの個数Rsの分だけのローアドレスを選択し、親メモリPM_0~PM_Xに保存されたカラムアドレスのうち、リダンダンシカラムの個数Csの分だけのカラムアドレスを選択して生成されることができる。Pxii=1,2,...Rsを、親メモリに保存されたスペアピボット不良セルのローアドレスのうち選択されたローアドレスと呼び、PExiを、Pxiが保存された親メモリの親イネーブルフラグParentEnableFlag値と呼ぶ。同様に、Pyjj=1,2,...,Csを、親メモリに保存されたスペアピボット不良セルのカラムアドレスのうち選択されたカラムアドレスと呼び、PEyjを、Pyjが保存された親メモリの親イネーブルフラグ値と呼ぶ。また、Cxk、Cyk、CEkk=1,2,...RsCs-1CsRs-1をそれぞれ、子メモリに保存されたノンスペアピボット不良セルのローアドレス、カラムアドレス、子イネーブルフラグと呼ぶ。それで、リペア解候補群に対する分析結果は、次の通りブール演算子Booleanoperatorで表現される。Row_Coverkは、すべてのPxiに対してk番目の子メモリのローアドレスが含まれるか否かを表す。Row_Coverkは次の数2で表現される。Row_Coverk値は、k番目の子メモリのローアドレスがPxiに含まれているか否かを表す。もしk番目の子メモリのローアドレスが、Pxiのうち何れか1つにでも含まれていれば、Row_Coverk値は0となり、そうでないならば1となる。数2にはPExiが含まれるが、これはすべての親メモリに保存されたアドレスが有効なものではないからである。Col_Coverkは、すべてのPyjに対してk番目の子メモリのカラムアドレスが含まれるか否かを表す。Col_Coverkは次の数3で表現される。Col_Coverk値は、k番目の子メモリのカラムアドレスがPyjに含まれているか否かを表す。もしk番目の子メモリのカラムアドレスが、Pyjのうち何れか1つにでも含まれていれば、Col_Coverk値は0となり、そうでないならば1となる。数3にはPEyiが含まれるが、これはすべての親メモリに保存されたアドレスが有効なものではないからである。数2で得られたRow_Coverkと数3で得られたCol_Coverkとによって、Coverk値が次の数4で表現される。k番目の子メモリに保存された不良セルノンスペアピボット不良セルのアドレスが、Pxiのうち何れか1つに含まれるか、或いはPyjのうち何れか1つに含まれれば、Coverk値は0となり、そうでないならば1となる。数4にはCEkが含まれるが、k番目の子メモリに保存されたアドレスが有効でないならばCEkは0となる。CEkが0の場合には、k番目の子メモリに保存された不良セルはリペアされる必要がなく、Coverkの値は0となる。数4によって得られたCoverk値によって、Analysis値が次の数5で表現される。すべての子メモリに保存された不良セルすべてのノンスペアピボット不良セルのアドレスが、Pxiのうち何れか1つに含まれるか、或いはPyjのうち何れか1つに含まれれば、Analysis値は0となり、そうでないならば1となる。Analysis値が0ならば、すべてのノンスペアピボットセルが、スペアピボットセルをリペアする過程において一緒にリペアされうることを表す。図6は、本発明に係るリペア分析装置の一実施形態の構成図である。図6ではリダンダンシローの個数Rsが2個であり、リダンダンシカラムの個数Csが2個の場合の形態を示した。図6に示されたように、リペア分析装置は、制御コードCONTROLCODE<1:4>に応答して、複数のスペアピボット不良セルのローアドレスParentrow1~Parentrow4のうち一部を選択し、カラムアドレスParentcol1~Parentcol4のうち一部を選択する選択部610と、複数のノンスペアピボット不良セルのローアドレスCx1~Cx4が選択部610によって選択されたローアドレスPx1、Px2に含まれているか否か、複数のノンスペアピボット不良セルのカラムアドレスCy1~Cy4が、選択部610によって選択されたカラムアドレスPy1~Py4に含まれているか否かを表す分析信号Analysisを生成する分析部620とを含む。ローアドレスParentrow1~Parentrow4は、スペアピボット不良セルすなわち、親メモリに保存された不良セルのローアドレスであり、カラムアドレスParentcol1~Parentcol4は、スペアピボット不良セルのカラムアドレスである。制御コードCONTROLCODE<1:4>は、スペアピボット不良セルをローリダンダンシラインまたはカラムリダンダンシラインのうちどちらでリペアするのかを表すが、制御コードCONTROLCODE<1:4>が1ならば、該当スペアピボット不良セルはローリダンダンシラインでリペアされることを表し、制御コードCONTROLCODE<1:4>が0ならば、該当スペアピボット不良セルはカラムリダンダンシラインでリペアされることを表す。例えば、制御コードCONTROLCODE<1:4>が1010ならば、1番目および3番目のスペアピボット不良セルはローリダンダンシでリペアされ、2番目および4番目のスペアピボット不良セルはカラムリダンダンシでリペアされることを表す。制御コードCONTROLCODE<1:4>において、1の値を有するビットの個数はリダンダンシローの個数Rsと一致し、0の値を有するビットの個数はリダンダンシカラムの個数Csと一致する。選択部610は、制御コードCONTROLCODE<1:4>に応答して、スペアピボット不良セルのうちリダンダンシローラインでリペアされるスペアピボット不良セルのローアドレスを選択し、スペアピボット不良セルのうちリダンダンシカラムラインでリペアされるスペアピボット不良セルのカラムアドレスを選択する。選択部610は、図に示されたように2個のマルチプレクサ611、612で構成されうる。マルチプレクサ611は、制御コードCONTROLCODE<1:4>内で1の値を有するビットに対応するローアドレスを、Px1とPx2とで出力する。例えば、制御コードCONTROLCODE<1:4>が1010の値を有すれば、ローアドレスParentrow1がPx1で出力され、ローアドレスParentrow3がPx2で出力される。マルチプレクサ612は、制御コードCONTROLCODE<1:4>内で0の値を有するビットに対応するカラムアドレスを、Py1とPy2とで出力する。例えば、制御コードCONTROLCODE<1:4>が1100の値を有すれば、カラムアドレスParentcol3がPy1で出力され、カラムアドレスParentcol4がPy2で出力される。分析部620は分析信号Analysisを生成する。分析信号Analysisは、ノンスペアピボット不良セル子メモリに保存された不良セルのローアドレスCx1~Cx4が、選択部610によって選択されたローアドレスPx1、Px2にすべて含まれているか否か、ノンスペアピボット不良セルのカラムアドレスCy1~Cy4が、選択部610によって選択されたカラムアドレスPy1、Py2にすべて含まれているか否かを表す。図に示されたように、分析部610はXORゲート611~626、ANDゲート631~642、およびORゲート643で構成されうる。XORゲート611は、Px1とCx1とが同一ならば0を出力し、異なれば1を出力する。XORゲート612は、Px2とCx1とが同一ならば0を出力し、異なれば1を出力する。したがって、Cx1がPx1およびPx2のうち何れか1つと同一ならば、ANDゲート631から出力されるRowCover1は0となる。そしてこれと同じ方式で、RowCover2、ColCover1、ColCover2が生成される。このように生成された、RowCover1~2およびColCover1~2は、[数2]および[数3]に対する説明で上述したことと同一の意味を有する。ANDゲート639は、RowCover1およびColCover1値の入力を受けてCover1を出力する。RowCover1とColCover1とがすべて1ならばCover1の値は1となり、そうでなければCover1の値は0となる。Cover1の値が0ならば、これは、Cx1、Cy1のアドレスを有するノンスペアピボット不良セルが、スペアピボット不良セルをリペアする過程において一緒にリペアされる可能性があることを意味する。残りのCover2~4もCover1と同一の方式で生成され、Cover1~4は、[数4]に対する説明で上述したことと同一の意味を有する。ORゲート643は、ColCover1~4の入力を受けて、ColCover1~4の値がすべて0ならば分析信号Analysisを0で出力し、そうでなければ分析信号Analysisを1で出力する。分析信号Analysisが0の値を有するということは、スペアピボット不良セルを制御コードCONTROLCODE<1:4>が提示する方法でリペアする過程において、ノンスペアピボット不良セルが一緒にリペアされることを意味し、分析信号Analysisが1の値を有するということは、そうではないことを意味する。例えば、制御コードCONTROLCODE<1:4>が1010であるとき、分析信号Analysisが0の値を有すれば、これは、1番目および3番目のスペアピボット不良セルをリダンダンシローでリペアし、2番目および4番目のスペアピボット不良セルをリダンダンシカラムでリペアすれば、すべてのノンスペアピボット不良セルがスペアピボット不良セルと一緒にリペアされうるということを意味する。すなわち、分析信号Analysisは、リペア解の算出において大変重要な意味を有する。分析信号Analysisの意味については、詳述した[数5]とこれに対する説明を参照しても明確に把握されうる。図6のリペア分析装置は、単に制御コードCONTROLCODE<1:4>のコード値のみを変えることによって、すべてのリペア候補群に対する分析を可能にする。図7は、図6に示されたリペア分析装置に有効性チェック部と余分検査部とが追加された実施形態を示した図である。図7に示されたように、リペア分析装置は、図6の構成以外に有効性チェック部validitycheckingunit710と余分検査部redundancycheckingunit720とをさらに含むことができる。有効性チェック部710は、マストローアドレスおよびマストカラムアドレスが、選択部610によって選択されたローアドレスPx1~Px4およびカラムアドレスPy1~Py4に含まれているか否かを表す有効信号Validを生成する。先に説明したように、ローマストリペア不良は必ずリダンダンシローで代替されなければならず、カラムマストリペア不良は必ずリダンダンシカラムで代替されなければならない。有効性チェック部710は、制御コードCONTROLCODE<1:4>が提示するリペア方法が、このようなマスト不良のリペア方法と一致するか否かをチェックする。例えば、1番目のスペアピボット不良セルがローマストリペア不良に該当すれば、1番目のスペアピボット不良セルは、必ずリダンダンシローで代替がされなければならない。それゆえに、制御コードの1番目のビットCONTROLCODE<1>値は1にならなければならず、有効性チェック部710は、制御コードの1番目のビットCONTROLCODE<1>値が1であるか否かをチェックする。有効性チェック部710は、制御コードCONTROLCODE<1:4>の入力とマストリペアに関する情報すなわちマストフラグMustflagsの入力とを受けて、制御コードによるリペア方式がマスト不良のリペアに適合するか否かをチェックし、適合しているならば有効信号Validを0で出力し、適合していなければ1で出力する。したがって、有効信号Validが0の値を有すれば、制御コードCONTROLCODE<1:4>が提示するリペア方式によってマスト不良もリペアが可能であることを表す。余分検査部720は、複数のノンスペアピボット不良セルのローアドレスCx1~Cx4のうち、選択部610によって選択されたローアドレスPx1~Px4に含まれないものの個数と、複数のノンスペアピボット不良セルのカラムアドレスCy1~Cy4のうち、選択部610によって選択されたカラムアドレスPy1~Py4に含まれないものの個数とを合わせた値が、余分のリダンダンシラインの個数以下なのかを表す余分信号Cover_matchを生成する。ここで、余分のリダンダンシラインの個数とは、スペアピボット不良セルをリペアして残ったリダンダンシラインの個数、すなわち、{RsCs-有効なスペアピボット不良セルの個数}を意味する。もし、ノンスペアピボット不良セルのうち1個のノンスペアピボット不良セルが、スペアピボット不良セルをリペアする過程でリペアできなくても、余分のリダンダンシラインがあるならばこれらをリペアすることが可能である。余分検査部720はこのようなことをチェックする。例えば、RsCs=4でありスペアピボット不良セルの個数が3個である場合にすなわち、余分のリダンダンシラインが1個、3個のスペアピボット不良セルをリペアする過程で1個のノンスペアピボット不良セルがリペア不可能であっても、リペア不可能な1個のノンスペアピボット不良セルは、余分のリダンダンシラインでリペアすることが可能である。余分信号Cover_matchが0の値を有すれば、ノンスペアピボット不良セルのうちスペアピボット不良セルをリペアする過程でリペアできない個数が、余分のリダンダンシラインより小さいことを意味し、余分信号Cover_matchが1の値を有すれば、そうではないことを意味する。すなわち、余分信号Cover_matchが0の値を有すれば、たとえ分析信号Analysisが1の値を有するとしても、制御コードCONTROLCODE<1:4>が表すリペア方式でリペアが可能であることを表す。余分検査部720は、Cover1~Cover4と、無効な親メモリのうち有効でない不良セルの情報を保存している親メモリの個数すなわち、親イネーブルフラグが非活性化された親メモリの個数とを入力として、余分信号Cover_matchを生成する。Cover1~Cover4のうち1の値を有するものの個数が、無効な親メモリのうち有効でない不良セルの情報を保存している親メモリの個数以下ならば、余分信号Cover_matchは0となり、そうでなければ余分信号Cover_matchは1となる。結果信号生成部730は、分析信号Analysis、有効信号Valid、および余分信号Cover_matchを利用して、結果信号Resultを生成する。結果信号生成部730は、分析信号Analysisおよび余分信号Cover_matchのうち何れか1つが0の値を有する状態で、有効信号Validが0の値を有すれば、結果信号Resultを0で出力し、そうでなければ、結果信号Resultを1で出力する。結果信号Resultが0の値を有すれば、制御コードCONTROLCODE<1:4>により提示されたリペア解が完璧なリペア解であることを表し、結果信号Resultが1の値を有すれば、そうではないことを表す。結果信号生成部730は、図に示されたように、ANDゲート731とORゲート732で構成されうる。図7のリペア分析装置は、制御コードCONTROLCODE<1:4>によるリペア解がメモリ内部のすべての不良セルのリペアを可能にする正しいリペア解なのか否かを表す結果信号Resultを生成する。したがって、制御コードCONTROLCODE<1:4>を変えながら、どんなリペア解が正しいリペア解なのかを導き出すことを可能にする。図6および図7で説明した本発明に係るリペア分析装置は、図2ないし図5で説明した不良情報保存装置に従属するものではない。いかなる方式であろうとも、不良セルに対する情報が保存されているならば、不良セルに対する情報をリペア分析装置が分析することができるように加工することができる。また、図6および図7では、リダンダンシローの個数Rsおよびリダンダンシカラムの個数Csがともに2である例示的な場合のリペア分析装置を説明した。しかしこれはあくまで例示であり、リダンダンシローおよびリダンダンシカラムの個数がいくつであろうが、これに対応して図6および図7で説明したリペア分析装置を設計することが可能なことは当然である。図8Aは、メモリに存在する不良セルのパターンと不良セルの発見順序とを示す図、図8Bは、不良セルの情報が保存された不良情報保存装置を示す図、図8Cは、リペア分析装置の分析結果を示した図である。図8AおよびBを参照すれば、スペアピボット不良セルのアドレスは5、0、6、5、0、3、2、2であり、ノンスペアピボット不良セルのアドレスは1、5、2、0である。図8Cの801を参照すれば、制御コードCONTROLCODE<1:4>が1001の値を有する場合、すなわち1番目および4番目のスペアピボット不良セルをリダンダンシローで代替し、2番目および3番目のスペアピボット不良セルをリダンダンシカラムで代替する場合に、すべての不良セルに対するリペアが可能であることを表す。この場合、有効信号Validは0、分析信号Analysisは0、余分信号Cover_matchは0の値を有し、その結果、結果信号が1の値を有することを確認することができる。参考として、図8C中のXは、有効ではないカラムアドレスまたはローアドレスを表す。図9Aは、図8A~Cとは異なるパターンの不良セルが発見された場合に、メモリに存在する不良セルのパターンと不良セルの発見順序とを示す図、図9Bは、不良セルの情報が保存された不良情報保存装置を示す図、図9Cは、リペア分析装置の分析結果を示した図である。図9AおよびBを参照すれば、スペアピボット不良セルのアドレスは2、0、5、3、6、5であり、ノンスペアピボット不良セルのアドレスは1、5、0、3、2、2である。図9Cの901を参照すれば、制御コードCONTROLCODE<1:4>が1100の値を有する場合、すなわち1番目および2番目のスペアピボット不良セルをリダンダンシローで代替し、3番目のスペアピボット不良セルをリダンダンシカラムで代替する場合に、すべての不良セルに対するリペアが可能であることを表す。制御コードCONTROLCODE<1:4>は1100の値を有するが、制御コードの4番目のビットCONTROLCODE<4>値はリペア解とは関係ない。これは、4番目のスペアピボット不良セルは有効な不良セルではないからである。4番目のスペアピボット不良セルが有効な不良セルではないことは、図9Bで4番目の親メモリが非活性化されていることから確認することができる。この場合は、スペアピボット不良セルのリペア過程においてリペアされていない2番目のノンスペアピボット不良セル0、3のカラムラインを、余分のリダンダンシラインのカラムリダンダンシラインで代替すれば良い。図9Cの901を参照すれば、このような代替が可能であることを表すために、余分信号Cover_matchが0の値を有することを確認することができる。本発明の技術思想は上記した好ましい実施形態によって具体的に記述されたが、上記した実施形態はその説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、本発明の技術分野における通常の専門家ならば、本発明の技術思想の範囲内で多様な実施形態が可能であることが分かるであろう。"