半導体基板の上に第1絶縁層を形成する第1絶縁層形成工程と、前記第1絶縁層に第1開口を形成する第1開口形成工程と、前記第1開口に導電性部材を堆積した後に、前記第1絶縁層が露出するように当該導電性部材の一部を除去して第1コンタクトプラグを形成する第1コンタクトプラグ形成工程と、前記第1コンタクトプラグ形成工程の後に、前記第1絶縁層の上に第2絶縁層を形成する第2絶縁層形成工程と、前記第1コンタクトプラグを露出させることなく前記第1絶縁層及び前記第2絶縁層に第2開口を形成する第2開口形成工程と、前記第2開口に導電性部材を堆積した後に、前記第2絶縁層が露出するように当該導電性部材の一部を除去して第2コンタクトプラグを形成する第2コンタクトプラグ形成工程と、前記第2コンタクトプラグ形成工程の後に、前記第1コンタクトプラグが露出するように前記第2絶縁層を除去する絶縁層除去工程と、を含む、ことを特徴とする半導体装置の製造方法。前記半導体基板には、前記第1コンタクトプラグと接続されるべき第1接続領域、前記第2コンタクトプラグと接続されるべき第2接続領域、並びに第1接続領域及び第2接続領域を覆うように配された第3絶縁層が設けられていて、前記第1開口形成工程は、前記第1絶縁層の上に第1フォトレジストパターンを配する工程と、前記第1フォトレジストパターンを使って前記第3絶縁層が露出するように前記第1絶縁層に前記第1開口を形成する工程と、前記第3絶縁層が露出した後に前記第1フォトレジストパターンを除去する工程と、前記第1開口を通して前記第1接続領域が露出するように前記第3絶縁層をエッチングする工程と、を含むことを特徴とする請求項1に記載の半導体装置の製造方法。前記半導体基板には、前記第1コンタクトプラグと接続されるべき第1接続領域、前記第2コンタクトプラグと接続されるべき第2接続領域、並びに第1接続領域及び第2接続領域を覆うように配された第3絶縁層が設けられていて、前記第2開口形成工程は、前記第2絶縁層の上に第2フォトレジストパターンを配する工程と、前記第2フォトレジストパターンを使って前記第3絶縁層が露出するように前記第1絶縁層及び前記第2絶縁層に前記第2開口を形成する工程と、前記第3絶縁層が露出した後に前記第2フォトレジストパターンを除去する工程と、前記第2開口を通して前記第2接続領域が露出するように前記第3絶縁層をエッチングする工程と、を含む、ことを特徴とする請求項1又は2に記載の半導体装置の製造方法。前記第1絶縁層は酸化シリコンを主成分とする絶縁層であり、前記第3絶縁層は窒化シリコンを主成分とする絶縁層であることを特徴とする請求項2又は3に記載の半導体装置の製造方法。前記第1コンタクトプラグは、金属と半導体部材との化合物を含む半導体化合物領域と接続され、前記第2コンタクトプラグは、前記半導体部材と前記化合物のうち前記半導体部材を含む半導体領域と接続される、ことを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。前記第1コンタクトプラグは、NMOSトランジスタと接続され、前記第2コンタクトプラグは、PMOSトランジスタと接続される、ことを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。前記第1コンタクトプラグは、MOSトランジスタのゲート端子と接続され、前記第2コンタクトプラグは、前記MOSトランジスタのドレイン端子又はソース端子と接続される、ことを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。前記半導体装置は、光電変換部を有する固体撮像装置であることを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置の製造方法。半導体装置に、絶縁層の膜厚を予め大きく設けることも考えられる。しかしながら、この膜厚の大きい絶縁層にコンタクトプラグの開口を形成することは、アスペクト比開口の深さと幅の比を変えることになり、製造上の観点から好ましくない。本発明の目的は、半導体装置の信頼性を担保した製造方法を提供することにある。本発明の一つの側面は半導体装置の製造方法にかかり、前記半導体装置の製造方法は、半導体基板の上に第1絶縁層を形成する第1絶縁層形成工程と、前記第1絶縁層に第1開口を形成する第1開口形成工程と、前記第1開口に導電性部材を堆積した後に、前記第1絶縁層が露出するように当該導電性部材の一部を除去して第1コンタクトプラグを形成する第1コンタクトプラグ形成工程と、前記第1コンタクトプラグ形成工程の後に、前記第1絶縁層の上に第2絶縁層を形成する第2絶縁層形成工程と、前記第1コンタクトプラグを露出させることなく前記第1絶縁層及び前記第2絶縁層に第2開口を形成する第2開口形成工程と、前記第2開口に導電性部材を堆積した後に、前記第2絶縁層が露出するように当該導電性部材の一部を除去して第2コンタクトプラグを形成する第2コンタクトプラグ形成工程と、前記第2コンタクトプラグ形成工程の後に、前記第1コンタクトプラグが露出するように前記第2絶縁層を除去する絶縁層除去工程と、を含む、ことを特徴とする。本発明によれば、半導体装置の信頼性を担保した製造方法を提供することができる。<第1実施形態>図1を参照しながら、第1実施形態の半導体装置の製造方法を説明する。本実施形態では、半導体装置の一例として、固体撮像装置について説明する。図1aに例示されるように、半導体基板100例えば、P型Si基板は、画素領域101と周辺回路領域102を備えている。画素領域101には、例えば、フォトダイオードのような光電変換部、及び光電変換部で生じたキャリアを転送するための転送トランジスタ等を備える画素が二次元状に配されうる。周辺回路領域102には、画素領域101からの信号を読み出し、処理する論理部が配されうる。周辺回路領域102は画素領域101以外の領域である。画素領域101には、N型拡散層105及びP型拡散層106を含む光電変換部、転送トランジスタのゲート電極107、転送された電荷を保持するN型拡散層103フローティングディフュージョン、並びに、素子分離部104が配されている。また、画素領域101には、これらを覆うように、例えば、Si3N4膜113及びSiO2膜114が配されている。周辺回路領域102には、ゲート電極108、ドレイン及びソースのN型拡散層109及び110を備えたLDD構造のMOSトランジスタが配されている。また、ソース、ゲート、及びドレインの上部は、シリサイド層116金属と半導体部材との化合物を含む半導体化合物を備えており、周辺回路領域102は、いわゆる半導体化合物領域である。画素領域101及び周辺回路領域102は、CMOS製造プロセスによって、同一の半導体基板100の上に形成されうる。また、ゲート電極108の両側面には、Si3N4膜111、及びSiO2膜112により形成されるサイドスペーサが配されている。また、周辺回路領域102には、これらを覆うように、例えば、Si3N4膜、又はSiO2膜を含む絶縁膜115が配されている。これらを備えた半導体基板100の全体を覆うように、半導体基板100の上に第1絶縁層117層間絶縁層が形成されうる第1絶縁層形成工程。第1絶縁層117は、例えば、SiO2、B、P等を含むSiO2、Si3N4等を含みうる酸化シリコン又は窒化シリコンを主成分とする絶縁層。以下、同様。。次に、図1bに例示されるように、第1絶縁層117に第1開口118が形成される第1開口形成工程。本実施形態においては、フォトリソグラフィー技術およびエッチング技術を用いて、画素領域101と周辺回路領域102のうち画素領域101の第1絶縁層117に第1開口118が形成されうる。次に、図1cに例示されるように、第1開口118に導電性部材を堆積した後に、第1絶縁層117が露出するように当該導電性部材の一部を除去して第1コンタクトプラグ119が形成される第1コンタクトプラグ形成工程。導電性部材例えば、単層又は多層の金属膜がCVD法等により堆積され、第1開口118に埋設されうる。その後、CMP法等による研磨工程を経て、第1コンタクトプラグ119が形成されうる。具体的には、導電性部材が第1開口118の内部、および第1絶縁層117の上面に堆積される。第1開口118の内部以外の第1絶縁膜117の上面を覆う導電性部材をCMP法等によって除去することによって第1コンタクトプラグ119が形成される。このとき、第1絶縁層117が露出するように研磨されるため、第1絶縁層117の厚さは薄くなる。次に、図1dに例示されるように、第1コンタクトプラグ形成工程の後に、第1絶縁層117の上に第2絶縁層120が形成される第2絶縁層形成工程。第2絶縁層120を形成することによって、第1コンタクトプラグ119形成時のスクラッチ等の凹凸を埋めることが出来る。仮に、第2絶縁層120を設けない場合には、第2コンタクトプラグ形成のための導電性部材が第1絶縁層117のスクラッチ等の凹凸に残り、ショートの可能性や光を遮る可能性がある。しかし、本実施形態の構成によって、ショート等を発生させる残渣を低減することが可能となる。第2絶縁層120は、例えば、SiO2、B、P等を含むSiO2、Si3N4等を含みうる。第2絶縁層120がB、P等を含むSiO2の場合は、その後に熱処理が為されることにより、より第1コンタクトプラグ119の形成の際に生じたスクラッチ等が軽減されうる。次に、図1eに例示されるように、第1コンタクトプラグ119を露出させることなく第1絶縁層117及び第2絶縁層120に第2開口121が形成される第2開口形成工程。本実施形態においては、フォトリソグラフィー技術およびエッチング技術を用いて、画素領域101と周辺回路領域102のうち周辺回路領域102の第1絶縁層117及び第2絶縁層120に第2開口121が形成されうる。次に、図1fに例示されるように、第2開口121に導電性部材を堆積した後に、第2絶縁層120が露出するように導電性部材の一部を除去して第2コンタクトプラグ122が形成される第2コンタクトプラグ形成工程。導電性部材例えば、単層又は多層の金属膜がCVD法等により堆積され、第2開口121に埋設されうる。その後、CMP法等による研磨工程を経て、第2コンタクトプラグ122が形成されうる。このとき、第2絶縁層120が露出するように研磨されるため、第2絶縁層120の厚さは薄くなる。その後、第2コンタクトプラグ形成工程の後に、第1コンタクトプラグ119が露出するように第2絶縁層120が除去される絶縁層除去工程。本実施形態においては、画素領域101及び周辺回路領域102のそれぞれについて個別に、2回のコンタクトプラグ形成工程が行われたが、3回以上でもよい。3回以上の場合には、第2コンタクトプラグ形成後に第2絶縁層120を完全に除去してもよいが、完全に除去しない状態で、第2絶縁層120の上に第3絶縁層を形成してもよい。このような方法によって、第1絶縁層117の膜厚をより維持することが可能となる。例えば、1回のコンタクトプラグ形成工程において、コンタクトプラグを露出させるときに第1絶縁層117が削られて、第1絶縁層117が厚さαだけ薄くなる場合を考える。第1絶縁層117の初期の厚さTとしたとき、N回N≧2のコンタクトプラグ形成工程が従来通りの方法で為された場合は、第1絶縁層117の最終的な厚さはT-N×αとなる。一方で、本実施形態の方法を用いた場合は、第2絶縁層120を除去して第1絶縁層117を露出させるときに第1絶縁層117は厚さがββ<αだけ薄くなる。そのため、第1絶縁層117の最終的な厚さはT-α-βあるいはT-α-N―1×βに留めることが出来る。このようにして、第1絶縁層117が薄くなる工程本実施形態の例では、CMP法のような金属膜除去工程を伴うコンタクトプラグ形成工程を複数回含む半導体装置の製造方法において、第1絶縁層117が薄くなることを防ぐことができる。これにより、半導体装置の電気的な短絡や応力耐性の低下を抑制できる。また、上記に述べた本発明の半導体装置の製造方法はこれに限られるものではない。例えば、本実施形態においては、画素領域101のコンタクトプラグ119を形成した後に、周辺回路領域102のコンタクトプラグ122を形成したが、逆の順に形成されてもよい。しかし、光電変換部の周りの半導体領域に導電性部材が混入するとノイズが増大するため、画素領域101を先に形成することが好ましい。また、第1絶縁層117や第2絶縁層120は複数の層によって構成されていてもよく、第1絶縁層117と第2絶縁層120とが異なる材料から構成されていてもよい。<第2実施形態>図2を参照しながら、第2実施形態の半導体装置の製造方法を説明する。本実施形態は、ドレイン端子/ソース端子とゲート端子のそれぞれについて個別にコンタクトプラグが形成される点で第1実施形態と異なる。まず、図1aに例示される第1実施形態と同様にして、第1絶縁層形成工程がなされる図2a。以下、第1実施形態と同様の構成、あるいは製造方法を行うことが可能な場合には、詳細な説明を省略する。次に、図2bに例示されるように、第1絶縁層117に第1開口201が形成される第1開口形成工程。本実施形態においては、フォトリソグラフィー技術およびエッチング技術を用いて、ドレイン端子/ソース端子とゲート端子のうちドレイン端子/ソース端子の第1絶縁層117に第1開口201が形成されうる。次に、図2cに例示されるように、第1開口201に導電性部材を堆積した後に、第1絶縁層117が露出するように当該導電性部材の一部を除去して第1コンタクトプラグ202が形成される第1コンタクトプラグ形成工程。次に、図2dに例示されるように、第1コンタクトプラグ形成工程の後に、第1絶縁層117の上に第2絶縁層120が形成される第2絶縁層形成工程。次に、図2eに例示されるように、第1コンタクトプラグ202を露出させることなく第1絶縁層117及び第2絶縁層120に第2開口203が形成される第2開口形成工程。本実施形態においては、フォトリソグラフィー技術およびエッチング技術を用いて、ドレイン端子/ソース端子とゲート端子のうちゲート端子の第1絶縁層117及び第2絶縁層120に第2開口203が形成されうる。次に、図2fに例示されるように、第2開口203に導電性部材を堆積した後に、第2絶縁層120が露出するように導電性部材の一部を除去して第2コンタクトプラグ204が形成される第2コンタクトプラグ形成工程。その後、第2コンタクトプラグ形成工程の後に、第1コンタクトプラグ202が露出するように第2絶縁層120が除去される絶縁層除去工程。以上、第1実施形態と同様にして、コンタクトプラグ形成工程を複数回含む半導体装置の製造方法において、第1絶縁層117が薄くなることを防ぐことができる。これにより、半導体装置の電気的な短絡や応力耐性の低下を抑制できる。また、上記に述べた本発明の半導体装置の製造方法はこれに限られるものではない。例えば、本実施形態においては、ドレイン端子/ソース端子にコンタクトプラグ202を形成した後に、ゲート端子にコンタクトプラグ204を形成したが、逆の順に形成されてもよい。<第3実施形態>図3を参照しながら、第3実施形態の半導体装置の製造方法を説明する。本実施形態は、図3aに例示されるように、NMOSトランジスタ群が配されたPウェル領域301とPMOSトランジスタ群が配されたNウェル領域302のそれぞれについて個別にコンタクトプラグが形成される点で第1実施形態と異なる。Pウェル領域301には、ドレイン及びソースのN型拡散層304及び305を備えたLDD構造のNMOSトランジスタが配されている。Nウェル領域302には、ドレイン及びソースのP型拡散層306及び307を備えたLDD構造のPMOSトランジスタが配されている。また、これらのトランジスタは、それぞれゲート電極303を有し、その両側面には、Si3N4膜308、及びSiO2膜309により形成されるサイドスペーサが配されている。また、これらを覆うように、例えば、Si3N4膜、又はSiO2膜を含む絶縁膜310が配されている。これらを備えた半導体基板100の全体を覆うように、半導体基板100の上に第1絶縁層117層間絶縁層が形成されうる第1絶縁層形成工程。次に、図3bに例示されるように、第1絶縁層117に第1開口311が形成される第1開口形成工程。本実施形態においては、フォトリソグラフィー技術およびエッチング技術を用いて、Pウェル領域301とNウェル領域302のうちPウェル領域301の第1絶縁層117に第1開口311が形成されうる。次に、図3cに例示されるように、第1開口311に導電性部材を堆積した後に、第1絶縁層117が露出するように当該導電性部材の一部を除去して第1コンタクトプラグ312が形成される第1コンタクトプラグ形成工程。次に、図3dに例示されるように、第1コンタクトプラグ形成工程の後に、第1絶縁層117の上に第2絶縁層120が形成される第2絶縁層形成工程。次に、図3eに例示されるように、第1コンタクトプラグ312を露出させることなく第1絶縁層117及び第2絶縁層120に第2開口313が形成される第2開口形成工程。本実施形態においては、フォトリソグラフィー技術およびエッチング技術を用いて、Pウェル領域301とNウェル領域302のうちNウェル領域302の第1絶縁層117及び第2絶縁層120に第2開口313が形成されうる。次に、図3fに例示されるように、第2開口313に導電性部材を堆積した後に、第2絶縁層120が露出するように導電性部材の一部を除去して第2コンタクトプラグ314が形成される第2コンタクトプラグ形成工程。その後、第2コンタクトプラグ形成工程の後に、第1コンタクトプラグ312が露出するように第2絶縁層120が除去される絶縁層除去工程。以上、第1及び第2実施形態と同様にして、コンタクトプラグ形成工程を複数回含む半導体装置の製造方法において、第1絶縁層117が薄くなることを防ぐことができる。これにより、半導体装置の電気的な短絡や応力耐性の低下を抑制できる。また、上記に述べた本発明の半導体装置の製造方法はこれに限られるものではない。例えば、本実施形態においては、Pウェル領域301のコンタクトプラグ202を形成した後に、Nウェル領域302のコンタクトプラグ204を形成したが、逆の順に形成されてもよい。<第4実施形態>図1、4及び5を参照しながら、第4実施形態の半導体装置の製造方法を説明する。本実施形態は、セルフアラインコンタクトSACエッチング技術を用いる点で、第1実施形態と異なる。例えば、半導体基板100には、第1接続領域例えば、ゲート電極107、第2接続領域例えば、ゲート電極108、並びに、第1接続領域及び第2接続領域を覆うように配された第3絶縁層113、114、及び115が設けられている。第1接続領域は、第1コンタクトプラグ119と接続される。第2接続領域は、第2コンタクトプラグ122と接続される。このような構成のとき、第1実施形態において為された第1及び第2開口形成工程のそれぞれに、SACエッチング技術を用いる場合がある。SACエッチング技術では、図4及び5に例示されるように、第1絶縁層117自体をマスクとして用いて第3絶縁層113、114、及び115をエッチングすることもできる。このとき、第1絶縁層117も同時にエッチングされ、第1絶縁層117の厚さが薄くなる。この場合においても、本発明の効果が得られる。第1開口形成工程図1bは、次の4つの工程を含みうる。第1工程では、第1絶縁層117の上に第1フォトレジストパターン401が配される図4a。第2工程では、第1フォトレジストパターン401を使って、第1接続領域における第3絶縁層113及び114が露出するように第1絶縁層117に第1開口118が形成される図4b。ここで、第3絶縁層が露出するとは、Si3N4膜113あるいはSiO2膜114のいずれかが第1開口118から露出した状態である。第3工程では、第3絶縁層113及び114が露出した後に第1フォトレジストパターン401が除去される図4c。第4工程では、第1開口118を通して第1接続領域が露出するように第3絶縁層113及び114がエッチングされる図4d。そして、第1接続領域が露出した第1開口118が形成される。これにより、第1開口形成工程においては、第1絶縁層117がエッチングされ、第1絶縁層117の厚さが薄くなる。しかし、その後、第1コンタクトプラグ形成工程がなされた後に、第2絶縁層形成工程図1dにおいて、第1絶縁層117の上に新たに絶縁層が補填される。次に、第2開口形成工程図1eも、同様にして、次の4つの工程を含みうる。即ち、第1工程では、第2絶縁層120の上に第2フォトレジストパターン402が配される図5a。第2工程では、第2フォトレジストパターン402を使って、第2接続領域における第3絶縁層115が露出するように第1絶縁層117及び第2絶縁層120に第2開口121が形成される図5b。ここで、第3絶縁層が露出するとは、絶縁膜115が第2開口121から露出した状態である。第3工程では、第3絶縁層115が露出した後に第2フォトレジストパターン402が除去される図5c。第4工程では、第2開口121を通して第2接続領域が露出するように第3絶縁層115がエッチングされる図5d。そして、第2接続領域が露出した第1開口118が形成される。ここで、第2絶縁層形成工程において、第1絶縁層117の上に絶縁層が補填されている。したがって、第2開口形成工程においては、第2絶縁層120はエッチングされるが、第1絶縁層117はエッチングされず、第1絶縁層117の厚さは薄くならない。このようにして、第1絶縁層117が薄くなる工程本実施形態の例では、SACエッチングを伴うコンタクトプラグ形成工程を複数回含む半導体装置の製造方法において、第1絶縁層117が薄くなることを防ぐことができる。これにより、半導体装置の電気的な短絡や応力耐性の低下を抑制できる。また、本実施形態のように、フォトレジストマスクを除去した後に、第1接続領域や第2接続領域といった半導体層が露出する開口を形成することによって、フォトレジストが有する不純物が半導体層に混入することを低減することが可能となる。なお、第1開口を形成した後、且つ、第1コンタクトプラグを形成する前に、第1絶縁層117をマスクとしてイオン注入を行うことで、コンタクトプラグの接続のための半導体層を形成してもよい。また、第2開口を形成した後、且つ、第2コンタクトプラグを形成する前に、第1絶縁層117をマスクとしてイオン注入を行うことで、コンタクトプラグの接続のための半導体層を形成してもよい。他の実施形態においても、開口を形成するためのフォトレジストマスク、あるいは開口が形成された第1絶縁層を利用してコンタクトプラグの接続のための半導体層を形成してもよい。以上の4つの実施形態を述べたが、本発明はこれらに限られるものではなく、目的、状態、用途、機能、およびその他の仕様の変更が適宜可能であり、他の実施形態によっても実施されうることは言うまでもない。