電子が走行するGaNチャネル層と、前記GaNチャネル層の上方に設けられたバリア層と、前記バリア層上でソース電極とドレイン電極との間に形成された第1及び第2のゲート電極とを備える半導体装置において、前記第1又は第2のゲート電極は、前記ソース電極側又は前記ドレイン電極側に延びる第1のひさし部と、前記第2又は第1のゲート電極側に延びる第2のひさし部とを有し、前記第2のひさし部の長さが前記第1のひさし部の長さより短いことを特徴とする半導体装置。前記第1及び第2のゲート電極は前記第1及び第2のゲート電極間の中心に対して対称であることを特徴とする請求項1記載の半導体装置。前記第1及び第2のゲート電極の第2のひさし部の長さは0以下であることを特徴とする請求項1記載の半導体装置。前記バリア層上で前記第1及び第2のゲート電極の間に第3のゲート電極が形成されていることを特徴とする請求項3記載の半導体装置。GaNチャネル層の上方に設けられたバリア層の上方に保護膜を積層する保護膜積層ステップと、前記保護膜積層ステップにて積層された保護膜に開口部を形成する開口部形成ステップと、前記開口部形成ステップにて形成された開口部の内部、及び前記保護膜の上にゲートメタルを堆積するゲートメタル堆積ステップと、前記ゲートメタル堆積ステップにて堆積されたゲートメタル上であって前記開口部の位置の上方の半導体装置の外側方向に重心をずらした位置に対して、前記開口部形成ステップにて形成された開口部の横方向の長さよりも長いレジストを積層するレジスト積層ステップと、前記レジスト積層ステップにて積層されたレジストをマスクとして用いて、前記ゲートメタル堆積ステップにて堆積されたゲートメタルをエッチングするエッチングステップと、を含んで備える半導体装置製造方法。ソース電極とドレイン電極との間に第1及び第2のゲート電極を備える半導体装置の製造方法であって、GaNチャネル層の上方に設けられたバリア層の上方にフォトレジスト用のレジストパターンを形成するレジストパターン形成ステップと、前記レジストパターン形成ステップにて形成されたレジストパターンを使用したリフトオフにより、前記ソース電極側又はドレイン電極側に延びる第1のひさし部と、前記第2又は第1のゲート電極側に延びる、前記第1のひさし部の長さよりも短い長さを備える第2のひさし部とを有する第1及び第2のゲート電極を形成するゲート電極形成ステップと、を含んで備える半導体装置製造方法。しかしながら、近年、窒化物半導体を利用した高電子移動度トランジスタ装置HEMTのゲート長は微細化されており、1マイクロメートル以下のものが作製されている。このような場合、ゲート抵抗を低く維持するため、ゲート電極を断面四角形から断面T型にする。このようなT型ゲートのデュアルゲート構造では、ゲートの内側にひさしがあり、ゲート間距離Lggを短くできなかった。それらのために、オン抵抗を小さくできず、またオフ容量を低くすることができないという課題があった。この発明は、上記のような課題を解決するためになされたもので、オン抵抗を小さくでき、またオフ容量を低くすることができる半導体装置及びその製造方法を提供することを目的とする。この発明に係る半導体装置は、電子が走行するGaNチャネル層と、GaNチャネル層の上方に設けられたバリア層と、バリア層上でソース電極とドレイン電極との間に形成された第1及び第2のゲート電極とを備え、第1又は第2のゲート電極は、ソース電極側又はドレイン電極側に延びる第1のひさし部と、第2又は第1のゲート電極側に延びる第2のひさし部とを有し、第2のひさし部の長さが第1のひさし部の長さより短いことを特徴とするものである。この発明によれば、第1及び第2のゲート電極それぞれから、他方の第2及び第1のゲート電極側に延びる両方のゲート電極の中間の方向に延びる第2のひさし部の長さが、当該第2のひさし部の反対側であるソース電極側又はドレイン電極側に延びる第1のひさし部の長さよりも短い。即ち、ゲート電極の内側のひさし部の体積が相対的に小さく、ゲート間距離を短くすることができるため、オン抵抗を小さくすることができる。それらのために、オフ容量を低くすることができる半導体装置及びその製造方法を提供することができる。実施の形態1.以下、この発明の実施の形態を図に基づいて説明する。図1は、この発明の実施の形態1に係る半導体装置15の断面図である。この実施の形態1は、この発明の一例としてこの発明をGaNHEMT高電子移動度トランジスタ装置スイッチデバイスに応用したものである。図1にて、1は基板、2はGaNチャネルGaNチャネル層、3はAlGaNバリアバリア層、4はソース電極、5はドレイン電極、6はゲート電極A第1のゲート電極、第2のゲート電極、7は保護膜、15は半導体装置、61は第1のひさし部をそれぞれ示す。図1では、素子分離領域、配線及びビアホール等を省略した。この発明の半導体装置15は、単体のスイッチデバイスとしても利用できるが、抵抗、インダクタンス、容量及び増幅器等を一体に集積したMMICを構成するスイッチングデバイスとしても利用可能である。基板1は、サファイア、SiC、Si、GaN基板等から構成することができる。半絶縁性SiC基板は、特に熱伝導率が良好である。Si基板は、半導体基板として非常に一般的に用いられている。基板1とGaNチャネル2との間にバッファ層図不示を挿入してもよい。GaNチャネル2は、電子が走行する層である。GaNチャネル2のうちのAlGaNバリア3近傍部分に、AlGaNバリア3によって2次元電子ガスが形成される。AlGaNバリア3は、電子を供給する層である。AlGaNバリア3によって、GaNチャネル2に2次元電子ガスが形成される。AlGaNバリア3は、GaNチャネル2の上方に設けられ、インジウム、アルミニウム及びガリウムのうちの少なくとも1つと窒素とを含む。GaNチャネル2及びAlGaNバリア3は、図1に示すように単層ではなく、組成、膜厚及び不純物濃度の異なる複数のAlGaN、又は、AlGaNとGaN若しくはAlNとの組合せで構成されてもよい。このような構成とすることでもこの発明の効果は得られる。ゲート電極A6は、AlGaNバリア3の上方であってソース電極4とドレイン電極5との間に2個形成される。ここで、2つのゲート電極A6のうちソース電極4側のゲート電極A6を第1のゲート電極、ドレイン電極5側のゲート電極A6を第2のゲート電極と称する。当該第1及び第2のゲート電極は、ソース電極4側又はドレイン電極5側に延びる第1のひさし部61を有する。より具体的には、この実施の形態1における、ソース電極4側に設置されているゲート電極A6第1のゲート電極は、その上部におけるソース電極4側にソース電極4の方向に突出した第1のひさし部61ここでは断面が長方形又は正方形が形成されている。第1のゲート電極のドレイン電極5側第2のゲート電極側の上部にはひさし部は形成されておらず言い換えるとひさし部の長さが0、ドレイン電極5側の面は平面となっている。また、ドレイン電極5側に設置されているゲート電極A6第2のゲート電極は、その上部におけるドレイン電極5側にドレイン電極5の方向に突出した第1のひさし部61ここでは断面が長方形又は正方形が形成されている。第2のゲート電極のソース電極4側第1のゲート電極側の上部にはひさし部は形成されておらず言い換えるとひさし部の長さが0、ソース電極4側の面は平面となっている。ソース電極4及びドレイン電極5におけるコンタクト抵抗を低減する目的でn領域をソース電極4、ドレイン電極5又はその両方の下に形成しても良い。この発明では、ソース電極4及びドレイン電極5に対してオーミック性のコンタクトが形成できれば効果が得られるため、図1ではn領域を省略している。スイッチデバイスではソースとドレインとを区別なく使用することが多いため、活性領域のソース電極4とドレイン電極5との間は、左右対称の形となる。このため、この実施の形態1における半導体装置15においてもゲート電極A6の内側両ゲート電極A6の中間側のひさし部は両方ともない又はひさし部の長さが0である構造としている。ゲート長は、1マイクロメートル以下であることが好適である。次に、この発明の効果を確認するためのデバイスシミュレーションによる計算結果について説明する。この発明図1と、比較のための従来のT型ゲートを使ったデュアルゲート構造図2とについて計算した。図2において、1は基板、2はGaNチャネル、3はAlGaNバリア、4はソース電極、5はドレイン電極、7は保護膜、14はひさし部、80はゲート電極をそれぞれ示す。このデバイスシミュレーションにおいて、ひさし部の長さは、それぞれ065マイクロメートルとした。また、ゲート長は0.5マイクロメートル、ソース電極4とゲート電極A6又はゲート電極80との間の距離ソースゲート間距離は、それぞれ1マイクロメートル、ゲート電極A6又はゲート電極80とドレイン電極5との間の距離ゲートドレイン間距離は、それぞれ1マイクロメートルとした。今回、計算のためにこれらの数値を設定したが、これらは一例であり、他の数値でも原理的にこの発明の効果は得られる。図3~5に計算結果を示す。図3に従来とこの発明とに係るオン抵抗とゲート間距離との関係を示す。ゲート電圧0Vのドレイン電流-ドレイン電圧特性において、ドレイン電圧0V付近の傾きからオン抵抗を計算した。オン抵抗の値は同じゲート間距離では従来と同じである。ゲート間距離が減少するとオン抵抗は低減するが、従来では内側にもひさし部があるため、ゲート間距離を13マイクロメートル以下にはできない。一方、この実施の形態1では内側にひさし部がないため、よりゲート間距離を小さくでき、オン抵抗を低減できる。従来ではオン抵抗は43オームミリメートルゲート間距離13マイクロメートルへの外挿値であるが、この発明では例えばゲート間距離を01マイクロメートルまで縮めればオン抵抗を33オームミリメートルにでき、約22低減することができる。図4に、従来とこの発明とに係るオフ容量とゲート間距離との関係を示す。オフ容量はゲート電圧-40V、ドレイン電圧0V、周波数10GHzで計算した。なお、ゲート間距離35及び5マイクロメートルにおけるこの発明のオフ容量は小さすぎて計算精度がでなかったため、図示していない。図4から、ゲート間距離が増加するとオフ容量は減少することが分かる。同じゲート間距離ではこの発明の方が小さい。例えば、ゲート間距離が2マイクロメートルの場合では、この発明では0.0017pF/mmとなり、従来のオフ容量0.0044pF/mmと比べて61パーセント低減する。図3のオン抵抗と合せて考えると同じゲート間距離であれば同じオン抵抗でオフ容量を低減することが可能である。図5に、ゲートリーク電流とゲート間距離との関係を示す。ここでは、ゲート電圧-40V、ドレイン電圧100Vでのゲートリーク電流値を示す。ゲートリーク電流が小さいと耐圧や信頼性の高いデバイスができる。図5からゲートリーク電流はゲート間距離には依存しないことがわかる。しかし、この発明のゲートリーク電流は、6E-5A/mmと従来における2E-4A/mmの約1/3となっている。これからこの発明では、従来構造より耐圧及び信頼性の向上が期待できる。オン抵抗は、ソース電極とドレイン電極との間の2次元電子ガスで形成される抵抗である。ゲート間距離が縮まれば、ソース電極4とドレイン電極5との間の距離ソースドレイン間距離が縮小されるためオン抵抗が小さくなると言える。一方、オフ容量及びゲートリーク電流の振舞いは単純ではない。そこで、従来とこの発明との電界分布を比較し、そのメカニズムを解析した。図6に、ゲート電極A6付近の電界分布を示す。まず、拡大図のゲート下の左側図6にてBで示す部分に注目する。この領域では、ひさしがある従来構造よりこの発明の方が電界は強い。この実施の形態1ではゲート電極A6の内側のひさしがなくなったため、ひさしからの電界が無くなり、電界緩和の効果が小さくなったことが原因である。ゲート電圧-40V及びドレイン電圧0Vは両構造において同じであるため、各端子間の電圧差は、両構造において同じである。よって、この発明においてゲート電極A6の内側の下側Bの領域で電界が強くなった分、ゲート電極A6の外側の下側Aの領域で電界が弱くなったと考えられる。Aの領域の電界が弱くなるとドレイン電極5側に電界が広がる。例えば図6に示すように同じ電界強度となるラインまで線を書くとL3及びL4、電界が広がっているL3の長さよりL4の長さが長いことがわかる。電界が広がっていると容量は小さいため、オフ容量は少なくなるオフ容量はソース電極とドレイン電極との間の容量である。ソース電極4とドレイン電極5との間に平行平板の容量があると捉えると、この発明で電極間距離が広がったというイメージである。また、ゲートリーク電流はゲート電極A6のドレイン電極5側の電界が強い領域から2次元電子ガスへ抜ける電子の流れである。内側のひさし部をなくすことでドレイン電極5側のゲート端での最大電界が減少したため、ゲートリーク電流が減少したと考えられる。以上のように内側のひさし部をなくし、ゲート間距離を縮めただけの効果以外に、従来では予測することが難しい効果がこの発明では得られている。次に、この実施の形態1に係る半導体装置15の製造方法を具体的に述べる。図7a-hは、この実施の形態に係る半導体装置15の製造方法を説明するための図である。図7aに示すように、基板1の上にGaNチャネル2、AlGaNバリア3の半導体を結晶成長させる。結晶成長にはMOCVD又はMBE法を用いることができる。図7bに示すように、図7aにて結晶成長させたAlGaNバリア3上にソース電極4及びドレイン電極5を形成する。これは、写真製版と電極とのリフトオフ、又は熱処理等通常の工程にて作製可能である。ソース電極4及びドレイン電極5の少なくとも一方の下方に高濃度不純物領域を形成してもよい。そうすることでオーミック抵抗を更に低減できるという効果がある。図7cに示すように、図7aにて結晶成長されたAlGaNバリア3上方であって、図7bにて形成されたソース電極4とドレイン電極5との間に保護膜10を積層する保護膜積層ステップ。これは熱CVD、スパッタ、cat-CVD又はプラズマCVD等様々な方法を用いて形成することができる。図7dに示すように、ゲート電極A6が形成される領域の保護膜10を除去し、開口部11を形成する開口部形成ステップ。これは、写真製版とエッチングといった方法を用いて形成することができる。図7eに示すように、図7dにて形成された開口部11の内部、及び保護膜10の上にゲートメタル12を堆積するゲートメタル堆積ステップ。このとき、開口部11はゲートメタル12で埋められ、更にその上に面状にゲートメタル12が堆積される。図7fに示すように、図7eで堆積されたゲートメタル12上であって、開口部11の位置の上方の半導体装置15の外側方向に重心をずらした位置に対して、レジスト13を積層するレジスト積層ステップ。ここで、半導体装置15の外側方向に重心をずらす、とは、2つのレジスト13の各重心の水平方向の位置が、それぞれの下方に形成された開口部11の各重心より、2つのレジスト13の中間から離れる方向にずれていることを意味する。この実施の形態1では、レジスト13と開口部11との中心側の面が同一平面となるようにレジスト13を積層する。このレジスト13は、開口部11の横方向の長さよりも長い横方向長さを有する。この方法により、内側のひさし部の長さが第1のひさし部61の長さよりも短くなるようにゲート電極A6を形成することが可能となる。ここで、第1のひさし部61の長さとは、ゲート電極A6におけるソース電極4側第1のゲート電極の場合又はドレイン電極5側第2のゲート電極の場合の下端から垂直に立ち上がる面と、上端から垂直に降り下がる面との2つの面におけるAlGaNバリア3に平行な方向の距離を指し、図1においてL1によって示される長さを指す。図7gに示すように、レジスト13をマスクとして用いてゲートメタル12をエッチングにより除去するエッチングステップ。レジスト13を除去すると図7hのような形状となる。これでゲート電極A6の内側にひさし部がない形状が作製できる。最後に保護膜7を堆積することで図1に示した形状が作製可能である。図7fでの写真製版プロセスでは、重ね合わせの誤差によりレジスト13の内側がその下の開口部11の内側とずれる場合がある。このような場合は、後述の図8のような形状となる。ずれる量は写真製版の装置にもよるが通常0.2マイクロメートル以下である。図7a-hでは、最初に保護膜10に開口部11を設け、ゲートメタル12を堆積した後、レジスト13をマスクとして用いてエッチングしたが、図7bからゲート電極A6となる領域を開口したパターンを作製することでも写真製版とリフトオフプロセス、この発明に係る半導体装置15を製造することが可能である。以上より、実施の形態1に係る半導体装置15は、電子が走行するGaNチャネル2と、GaNチャネル2の上方に設けられたAlGaNバリア3と、AlGaNバリア3上でソース電極4とドレイン電極5との間に形成された第1及び第2のゲート電極ゲート電極A6とを備え、第1又は第2のゲート電極は、ソース電極4側又はドレイン電極5側に延びる第1のひさし部61と、第2又は第1のゲート電極側に延びる内側のひさし部とを有し、内側のひさし部の長さが第1のひさし部61の長さより短く構成した。このために、第1及び第2のゲート電極それぞれから、他方の第2及び第1のゲート電極側に延びる両方のゲート電極の中間の方向に延びる内側のひさし部の長さが、当該内側のひさし部の反対側であるソース電極4側又はドレイン電極5側に延びる第1のひさし部61の長さよりも短くこの実施の形態1においては長さが0、ゲート間距離を短くすることができるため、オン抵抗を小さくすることができる。それらのために、オフ容量を低くすることができる半導体装置を提供することができる。また、実施の形態1によれば、第1及び第2のゲート電極は第1及び第2のゲート電極間の中心に対して対称であるように構成したので、ソース電極とドレイン電極とを区別することなく使用できるという効果がある。実施の形態1に係る半導体装置製造方法は、GaNチャネル2の上方に設けられたAlGaNバリア3の上方に保護膜10を積層する保護膜積層ステップと、保護膜積層ステップにて積層された保護膜7に開口部11を形成する開口部形成ステップと、開口部形成ステップにて形成された開口部11の内部、及び保護膜10の上にゲートメタル12を堆積するゲートメタル堆積ステップと、ゲートメタル堆積ステップにて堆積されたゲートメタル12上であって開口部11の位置の上方の半導体装置の外側方向に重心をずらした位置に対して、開口部形成ステップにて形成された開口部11の横方向の長さよりも長いレジスト13を積層するレジスト積層ステップと、レジスト積層ステップにて積層されたレジスト13をマスクとして用いて、ゲートメタル堆積ステップにて堆積されたゲートメタル12をエッチングするエッチングステップとを含んで備える。このため、内側のひさし部の長さを第1のひさし部61の長さより短く、ゲート間距離を短くすることができるため、オン抵抗を小さくすることができる。それらのために、オフ容量を低くすることができる半導体装置製造方法を提供することができる。また、実施の形態1に係る半導体装置製造方法は、GaNチャネル2の上方に設けられたAlGaNバリア3の上方にフォトレジスト用のレジストパターンを形成するレジストパターン形成ステップと、レジストパターン形成ステップにて形成されたレジストパターンを使用したリフトオフにより、ソース電極4側又はドレイン電極5側に延びる第1のひさし部61と、第2又は第1のゲート電極側に延びる、第1のひさし部61の長さよりも短い長さを備える内側のひさし部とを有する第1及び第2のゲート電極を形成するゲート電極形成ステップとを含んで備える。内側のひさし部の長さが第1のひさし部61の長さより短く、ゲート間距離を短くすることができるため、オン抵抗を小さくすることができる。それらのために、オフ容量を低くすることができる半導体装置製造方法を提供することができる。実施の形態2.上記実施の形態1では、効果が大きい場合内側のひさし部の長さが0であり、ゲート電極の内側が平面となっている場合を説明した。一方、ゲート電極は複数の工程にまたがり作製され、マスク工程も複数ある場合がある。このため、プロセスの余裕度によっては平面の形状を作製することが困難である場合もある。以下、実施の形態2では、そのような場合について説明する。図8は、この実施の形態2に係る半導体装置15の断面図であり、図において、図1と同一符号は同一または相当部分を示すので説明を省略する。図8にて、1は基板、2はGaNチャネルGaNチャネル層、3はAlGaNバリアバリア層、4はソース電極、5はドレイン電極、7は保護膜、8はゲート電極B第1のゲート電極、第2のゲート電極、15は半導体装置、61は第1のひさし部及び62は第2のひさし部をそれぞれ示す。ゲート電極B8は、AlGaNバリア3上方でソース電極4とドレイン電極5との間に2個形成される。ここで、2つのゲート電極B8のうちソース電極4側のゲート電極B8を第1のゲート電極、ドレイン電極5側のゲート電極B8を第2のゲート電極と称する。当該第1及び第2のゲート電極は、ソース電極4側又はドレイン電極5側に延びる第1のひさし部61と、第2又は第1のゲート電極側に延びる第2のひさし部62とを有する。第2のひさし部62の長さは、第1のひさし部61の長さより短い。ここで、第1のひさし部61の長さとは、ゲート電極B8におけるソース電極4側第1のゲート電極の場合又はドレイン電極5側第2のゲート電極の場合の下端から垂直に立ち上がる面と、上端から垂直に降り下がる面との2つの面におけるAlGaNバリア3に平行な方向の距離を指し、図8においてL1によって示される長さを指す。第2のひさし部62の長さとは、ゲート電極B8におけるドレイン電極5側第1のゲート電極の場合又はソース電極4側第2のゲート電極の場合の下端から垂直に立ち上がる面と、上端から垂直に降り下がる面との2つの面におけるAlGaNバリア3に平行な方向の距離を指し、図8においてL2によって示される長さを指す。より具体的には、この実施の形態2における、ソース電極4側に設置されているゲート電極B8第1のゲート電極は、その上部におけるソース電極4側にソース電極4の方向に突出した第1のひさし部61が形成されている。第1のゲート電極のドレイン電極5側第2のゲート電極側の上部には、ドレイン電極5の方向に突出した第2のひさし部62が形成されている。また、ドレイン電極5側に設置されているゲート電極B8第2のゲート電極は、その上部におけるドレイン電極5側にドレイン電極5の方向に突出した第1のひさし部61が形成されている。第2のゲート電極のソース電極4側の上部には、ソース電極4の方向に突出した第2のひさし部62が形成されている。第1のひさし部61の長さは、第2のひさし部62の長さより長い。第2のひさし部62の長さの絶対値は、02マイクロメートル以下が好適である。第2のひさし部62の長さは、負、すなわち上部がひっこんでいるような形状であっても良い。また、図8では段差が1カ所しかない場合を示したが、2カ所以上あっても実効的な長さが内側で短ければ良い。実施の形態1で述べたようにこの発明のメカニズムは明確であり、ゲート電極B8の外側に形成された第1のひさし部61の長さより内側に形成された第2のひさし部62の長さが短くなっていればこの実施の形態2に係る半導体装置15でも、上記実施の形態1で説明したものと同様の効果を得ることが可能である。次に、この実施の形態2に係る半導体装置15の製造方法について説明する。上記実施の形態1にて説明した図7fにて、レジスト13を積層する位置を内側又は外側にずらす。それ以外は、図7を用いて説明した方法と同様の方法によって製造することができる。以上より、実施の形態2に係る半導体装置15は、電子が走行するGaNチャネル2と、GaNチャネル2の上方に設けられたAlGaNバリア3と、AlGaNバリア3上でソース電極4とドレイン電極5との間に形成された第1及び第2のゲート電極ゲート電極B8とを備え、第1又は第2のゲート電極は、ソース電極4側又はドレイン電極5側に延びる第1のひさし部61と、第2又は第1のゲート電極側に延びる第2のひさし部62とを有し、第2のひさし部62の長さが第1のひさし部61の長さより短くなるように構成した。このため、第1及び第2のゲート電極それぞれから、他方の第2及び第1のゲート電極側に延びる両方のゲート電極の中間の方向に延びる第2のひさし部62の長さが、当該第2のひさし部62の反対側であるソース電極4側又はドレイン電極5側に延びる第1のひさし部61の長さよりも短く、ゲート間距離を短くすることができるため、オン抵抗を小さくすることができる。それらのために、オフ容量を低くすることができる半導体装置を提供することができる。また、実施の形態2によれば、第1及び第2のゲート電極の第2のひさし部の長さは0以下であってもよい。このような構成であっても、オン抵抗を小さくすることができ、またオフ容量を低くすることができる半導体装置を提供することができる。実施の形態3.上記実施の形態1及び2では、ゲート電極が2つある場合について説明した。しかしゲート電極は3つ以上あってもよい。以下、実施の形態3ではゲート電極が3つ以上ある例について説明する。図9は、この実施の形態3に係る半導体装置15の断面図であり、図において、図1と同一符号は同一または相当部分を示すので説明を省略する。図9にて、1は基板、2はGaNチャネルGaNチャネル層、3はAlGaNバリアバリア層、4はソース電極、5はドレイン電極、6はゲート電極A第1及び第2のゲート電極、7は保護膜、9はゲート電極C第3のゲート電極、15は半導体装置、61は第1のひさし部をそれぞれ示す。ゲート電極C9は、2つのゲート電極A6の間に形成される。図9では、ゲート電極C9の断面形状が長方形である例を示したが、全体の構造が左右対称になれば良く、断面形状がT型であっても良い。さらにゲート電極C9はゲート電極A6と異なる電位を印加できるように構成しても良い。異なる電位を印加できる構成とすることで、ゲート電極A6の間の電界を制御でき、耐圧とオン抵抗とを制御できる。このため、より適用範囲の広いスイッチが作製できるという効果がある。ゲート電極C9にピンチオフ電圧以下の電圧を印加することで、耐圧が向上する。逆にゲート電極C9に正の電圧を印加すると2次元電子ガス濃度が高まるので、オン抵抗を低減できるという効果がある。また、ゲート電極は4つ以上あってもよい。上記実施の形態1及び2にて、ゲート電極が2つある場合について説明した。この実施の形態3で説明したように、ゲート電極が3つ以上あっても上記実施の形態1及び2と同様の効果を得ることができる。次に、この実施の形態3に係る半導体装置15の製造方法について説明する。上記実施の形態1にて説明した図7dにて、開口部11を3か所、又はそれ以上の所望の数形成し、図7fにて、レジスト13を3か所又はそれ以上の所望の数残す。それ以外は、図7を用いて説明した方法と同様の方法によって製造することができる。以上より、実施の形態3に係る半導体装置15は、AlGaNバリア3上で第1及び第2のゲート電極ゲート電極A6の間に第3のゲート電極ゲート電極C9が形成されている構成とした。このため、上記実施の形態1で説明した効果に加えて、第3のゲート電極に、第1及び第2のゲート電極とは異なる電位を印加して耐圧とオン抵抗を制御することで、適用範囲の広いスイッチを作製できるという効果がある。なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。