"半導体層と、前記半導体層の一部の全周囲に第1のゲート絶縁膜を介して設けられた包囲構造の第1のゲート電極と、前記第1のゲート電極の全周囲に第2のゲート絶縁膜を介して設けられた包囲構造の第2のゲート電極と、前記第1のゲート電極及び第2のゲート電極に包囲されていない、残りの前記半導体層に概略設けられたソースドレイン領域と、を備えてなる2重包囲型ゲート電極構造のMIS電界効果トランジスタが、絶縁膜を介して半導体基板上に設けられていることを特徴とする半導体装置。前記半導体層が歪み構造を有していることを特徴とする請求項1に記載の半導体装置。前記ソースドレイン領域直下に空孔を有していることを特徴とする請求項1あるいは請求項2に記載の半導体装置。前記MIS電界効果トランジスタをメモリーセルとし、適宜、配列、接続して、フラッシュメモリーを構成したことを特徴とする請求項1あるいは請求項2あるいは請求項3に記載の半導体装置。半導体基板上に第1の絶縁膜を形成する工程と、第2のゲート電極の下面ゲート電極部形成用のパターン層導電膜を選択的に形成する工程と、第2の絶縁膜を形成し、平坦化する工程と、第3の絶縁膜を形成する工程と、前記第3の絶縁膜、前記第2の絶縁膜及び前記第1の絶縁膜を選択的に順次エッチング除去し、前記半導体基板の一部を露出する第1の開孔部を形成する工程と、露出した前記半導体基板上に縦垂直方向エピタキシャル半導体層を形成し、前記第1の開孔部を平坦に埋め込む工程と、前記縦垂直方向エピタキシャル半導体層直上に選択化学気相成長膜を形成する工程と、前記第3の絶縁膜を選択的にエッチング除去し、前記縦垂直方向エピタキシャル半導体層の側面の一部を露出する第2の開孔部を形成する工程と、露出した前記縦垂直方向エピタキシャル半導体層の側面に第1の横水平方向エピタキシャル半導体層を形成し、前記第2の開孔部を平坦に埋め込む工程と、前記第1の横水平方向エピタキシャル半導体層の表面を酸化し、酸化膜を形成する工程と、前記酸化膜及び前記第3の絶縁膜をマスク層として、前記選択化学気相成長膜及び前記縦垂直方向エピタキシャル半導体層を順次エッチング除去し、第3の開孔部を形成する工程と、第4の絶縁膜を形成し、前記第3の開孔部を平坦に埋め込む工程と、埋め込まれた前記第4の絶縁膜を若干エッチング除去し、第4の開孔部を形成する工程と、導電膜を形成し、前記第4の開孔部を平坦に埋め込む工程と、第5の絶縁膜を形成する工程と、前記第5の絶縁膜、前記第1の横水平方向エピタキシャル半導体層、前記第3の絶縁膜及び前記第2の絶縁膜を選択的に順次エッチング除去し、第5の開孔部を形成する工程と、露出した前記第1の横水平方向エピタキシャル半導体層の側面間に第2の横水平方向エピタキシャル半導体層を形成する工程と、前記第2の横水平方向エピタキシャル半導体層の全周囲に第1のゲート酸化膜を形成する工程と、前記第1のゲート酸化膜の全周囲に第1のゲート電極を形成し、前記第5の開孔部を平坦に埋め込む工程と、第6の絶縁膜を形成する工程と、前記第6の絶縁膜、前記第5の絶縁膜、前記第3の絶縁膜、前記第2の絶縁膜及び第2のゲート電極の下面ゲート電極部形成用の前記パターン層を選択的に順次エッチング除去し、トンネルを含む第6の開孔部を形成する工程と、露出した前記第1のゲート電極の全周囲に第2のゲート酸化膜を形成する工程と、前記第2のゲート酸化膜の全周囲に第2のゲート電極を形成し、前記第6の開孔部を平坦に埋め込む工程と、前記第6の絶縁膜及び前記第5の絶縁膜をエッチング除去し、前記第1の横水平方向エピタキシャル半導体層を露出する工程と、前記第1の横水平方向エピタキシャル半導体層にソースドレイン領域を形成する工程と、をおこない、2重包囲型ゲート電極構造のMIS電界効果トランジスタを形成したことを特徴とする半導体装置の製造方法。本発明が解決しようとする課題は、従来例に示されるように、半導体基板に2重自己整合のフローティングゲート電極及びコントロールゲート電極を有するMIS電界効果トランジスタを形成しているため1セル間アイソレーションとして使用するシャロートレンチ素子分離領域及びトレンチ直下のチャネルストッパー領域により、トレンチ側面の微小なリークを完全には抑制できなかったこと2シャロートレンチ素子分離領域の側面にまでチャネルストッパー領域を形成した場合、実効的なチャネル幅の減少を生じさせ、メモリーセルの閾値電圧のばらつきが大きかったこと3トレンチ素子分離により、チャネル領域端が生じるため、電界強度が一定でなく、フローティングゲート電極への均一な電子の注入ができないため、メモリーセルの閾値電圧のばらつきが大きかったこと4チャネル領域が微細な表面のみにしか形成されないので、フローティングゲート電極への十分な電子の注入ができず、蓄積電荷量が十分でないため、メモリーセルの閾値電圧の制御が難しかったこと5チャネル領域幅をさらに微細化した場合、側面リークの寄与が増大し、メモリーセルの閾値電圧の高精度な制御が難しくなってきたこと従来例には示されていないが、6従来例のMIS電界効果トランジスタをSOI化させた場合、半導体基板に印加された電圧あるいは絶縁膜中にトラップされたチャージ等により、SOI基板の下面にバックチャネルリークが発生し、メモリー反転を引き起こすため、実用化されていないこと等の問題が顕著になりつつあり、現状技術によるMIS電界効果トランジスタからなるメモリーセルの微細化だけでは、さらなる大規模記憶装置の製造が困難になってきたことである。上記課題は、半導体層と、前記半導体層の一部の全周囲に第1のゲート絶縁膜を介して設けられた包囲構造のフローティングゲート電極と、前記フローティングゲート電極の全周囲に第2のゲート絶縁膜を介して設けられた包囲構造のコントロールゲート電極と、前記フローティングゲート電極及びコントロールゲート電極に包囲されていない、残りの前記半導体層に概略設けられたソースドレイン領域と、を備えてなるMIS電界効果トランジスタが、絶縁膜を介して半導体基板上に設けられ、且つ前記フローティングゲート電極における電子の有無を情報の二値に対応させて、配列、接続されてなる本発明の半導体装置フラッシュメモリーによって解決される。以上説明のように本発明によれば、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して完全空乏型の単結晶半導体層Siを設け、一部のSi層の周囲に第1のゲート酸化膜トンネル酸化膜を介して包囲型フローティングゲート電極を設け、さらに包囲型フローティングゲート電極の周囲に第2のゲート酸化膜を介して包囲型コントロールゲート電極を設け、残りのSi層にソースドレイン領域を設けたSOI構造のMIS電界効果トランジスタからなるフラッシュメモリーを形成できるため、ソースドレイン領域の接合容量の低減実質ゼロ、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性の改善により、閾値電圧の低減化による低電力化等が可能である。また成長するシリコン窒化膜Si3N4の膜厚により、2段階形成するSi層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型薄膜のSOI構造の単結晶半導体層を容易に形成することが可能である。また下地の絶縁膜の影響のない結晶性が良好なSi層にのみチャネル領域を形成できるため、安定した特性を持つSOI構造のMIS電界効果トランジスタを形成することが可能である。また第1及び第2のゲート酸化膜を介して設けられた包囲型フローティングゲート電極及び包囲型コントロールゲート電極によりSi層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、包囲型コントロールゲート電極により完全なチャネル制御が可能で、電流リークを防止できるばかりでなく、4面上下面及びチャネル幅方向の2側面にチャネルを形成できるため、表面の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることによる高速化が可能である。またチャネル領域を完全に包囲するフローティングゲート電極及びコントロールゲート電極を形成できるので、フローティングゲート電極への均一且つ十分な電子の注入あるいは放出ができるため、MIS電界効果トランジスタの閾値電圧を高精度に制御することが可能で、記憶ミスのない高性能なフラッシュメモリーを形成することができる。またチャネル領域を形成する微細なSi層に自己整合して、MIS電界効果トランジスタの構成要素高濃度のソースドレイン領域、第1のゲート酸化膜、第2のゲート酸化膜及び包囲型フローティングゲート電極を微細に形成することも可能である。また格子定数の小さなSi層を、左右から格子定数の大きなSiGe層により挟んだ構造の半導体層を形成することもできるため、左右のSiGe層から歪みSi層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる、MIS電界効果トランジスタの高速化が可能である。また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域サリサイド層に形成することも可能で、ソースドレイン領域の抵抗を低減することにより高速化を可能にすることもできる。またいわゆるダマシンプロセスにより、低抵抗なコントロールゲート電極を形成できるので、ワード線抵抗を低減でき、さらなる高速化が可能である。またSOI構造の半導体層に形成したソースドレイン領域下に放熱用の空孔を設けることにより、MIS電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。またMIS電界効果トランジスタのソースドレイン領域と半導体基板間の容量を、空孔を設けることにより低減できる一般に、空気とシリコン酸化膜SiO2との誘電率の相違で約1/4になるため、さらなる高速化が可能である。即ち、マスストレージシステム用途ばかりでなく、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に搭載可能な半導体集積回路の製造を可能とする、高速、高性能、高信頼及び高集積を併せ持つ2重包囲型ゲート電極を有するMIS電界効果トランジスタからなるSOI構造のフラッシュメモリーのメモリーセルを得ることができる。本発明者は当該技術を、2段階横水平方向エピタキシャル成長を利用した、絶縁膜上の2重包囲型ゲート電極付きMIS電界効果トランジスタMetalInsulatorSemiconductorFieldEffectTransistorwithDoubleSurroundingGateOnInsulator構造と命名し、MDOSGOINエムドスゴーインと略称する。本願発明は、1Si基板上に積層する複数の絶縁膜間に、コントロールゲート電極の下面ゲート電極部形成用のパターン層導電膜を選択的に形成しておく。2Si基板上に選択的にSi層を縦垂直方向にエピタキシャル成長させる。3縦垂直方向エピタキシャルSi層の側面の一部から絶縁膜上に横水平方向エピタキシャルSi層を成長させる。第1段階の横水平方向エピタキシャル成長4コントロールゲート電極の下面ゲート電極部形成用のパターン層上に、チャネル部に相当する箇所のSi層及びその周囲の絶縁膜を除去する開孔部を形成する。5露出したSi層の側面間にチャネル領域形成用のSi層を成長する。第2段階の横水平方向エピタキシャル成長6チャネル形成用のSi層の周囲に第1のゲート絶縁膜トンネル酸化膜を介して包囲型フローティングゲート電極を平坦に埋め込む。7上層に絶縁膜を形成して後、フローティングゲート電極上の絶縁膜、フローティングゲート電極の周囲の下層絶縁膜及びフローティングゲート電極下のコントロールゲート電極の下面ゲート電極部形成用のパターン層を除去する開孔部を形成する。8露出した包囲型フローティングゲート電極の周囲に第2のゲート絶縁膜を介して包囲型コントロールゲート電極を平坦に埋め込む。9第1のエピタキシャルSi層上の絶縁膜を除去し、包囲型コントロールゲート電極に自己整合してソースドレイン領域を形成する。等により2重包囲型ゲート電極包囲型フローティングゲート電極及び包囲型コントロールゲート電極を有するMIS電界効果トランジスタを形成する技術を使用してシリコン基板上にシリコン窒化膜が設けられ、シリコン窒化膜上には、選択的にシリコン酸化膜が設けられ、シリコン酸化膜上には、選択的に第1段階の横水平方向エピタキシャルSi層が設けられ、Si層の両側面には、それぞれ側面を接して第2段階の横水平方向エピタキシャルSi層が設けられた構造からなる半導体層が素子分離領域のシリコン窒化膜により絶縁分離されて設けられている。第2段階成長のSi層の残りの周囲には第1のゲート酸化膜を介して包囲型フローティングゲート電極が設けられ、包囲型フローティングゲート電極の周囲には第2のゲート酸化膜を介して包囲型コントロールゲート電極ワード線が設けられ、第1段階成長のSi層には概略ソースドレイン領域が設けられている2重包囲型ゲート電極包囲型フローティングゲート電極及び包囲型コントロールゲート電極を有するMIS電界効果トランジスタからなるメモリーセルが形成されている。このMIS電界効果トランジスタは8個直列接続されてNANDゲートのフラッシュメモリーを構成している。以下本発明を図示実施例により具体的に説明する。全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。図1~図19は本発明の半導体装置の第1の実施例で、図1はフラッシュメモリーの模式平面図、図2はビット線に沿う方向の模式側断面図、図3はワード線に沿う方向の模式側断面図、図4~図19は製造方法の工程断面図である。図1~図3はシリコンSi基板を使用し、2段階横水平方向エピタキシャル成長によるMDOSGOIN構造に形成した2重包囲型ゲート電極を有するNチャネルMIS電界効果トランジスタからなるメモリーセルを8個直列接続したSOI構造のNANDゲートのフラッシュメモリーの一部を示しており、1は1015cm-3程度のp型のシリコンSi基板、2は100nm程度のシリコン窒化膜Si3N4、3は200nm程度のシリコン酸化膜SiO2、4は50nm程度の素子分離領域のシリコン窒化膜Si3N4、5は1017cm-3程度のp型の第1段階の横水平方向エピタキシャルSi層、6は1017cm-3程度のp型の第2段階の横水平方向エピタキシャルSi層、7は埋め込みシリコン酸化膜SiO2素子分離領域の一部、8は共通ソース領域接続導電膜WSi、9は1020cm-3程度のn型ソースドレイン領域、9aは1020cm-3程度のn型共通ドレイン領域、9bは1020cm-3程度のn型共通ソース領域、10は8nm程度の第1のゲート酸化膜トンネル酸化膜、SiO2、11は長さ40nm程度、厚さ50nm程度の包囲型フローティングゲート電極polySi、12は40nm程度の第2のゲート酸化膜SiO2、13は長さ45nm程度、厚さ100nm程度の包囲型コントロールゲート電極WSi、ワード線、14は350nm程度の燐珪酸ガラスPSG膜、15は20nm程度のシリコン窒化膜Si3N4、16は10nm程度のバリアメタルTiN、17は導電プラグW、18は500nm程度の層間絶縁膜SiOC、19は10nm程度のバリアメタルTaN、20は500nm程度のCu配線Cuシード層含む、ビット線、21は20nm程度のバリア絶縁膜、BLはビット線、WLはワード線を示している。図1はマトリックス状に形成されたフラッシュメモリーのメモリーセルの模式平面図で、一点鎖線で囲まれたものはメモリーセル1つ分を示し、一部の太線は、絶縁膜上に形成されたエピタキシャル半導体層を明確にするために誇張して示している。図2及び図3においては、p型のシリコン基板1上にシリコン窒化膜Si3N42が設けられ、シリコン窒化膜Si3N42上には、選択的にシリコン酸化膜SiO23が設けられ、シリコン酸化膜SiO23上には、選択的にp型の第1段階の横水平方向エピタキシャルSi層5が設けられ、Si層5の両側面には、それぞれ側面を接してp型の第2段階の横水平方向エピタキシャルSi層6が設けられた構造からなる半導体層がシリコン窒化膜Si3N44により絶縁分離されて設けられている。Si層6の残りの周囲には第1のゲート酸化膜SiO210を介して包囲型フローティングゲート電極polySi11が設けられ、包囲型フローティングゲート電極polySi11の周囲には第2のゲート酸化膜SiO212を介して包囲型コントロールゲート電極WSi、ワード線13が設けられ、Si層5には概略n型ソースドレイン領域9、9a、9bが設けられている2重包囲型ゲート電極包囲型フローティングゲート電極及び包囲型コントロールゲート電極を有するMIS電界効果トランジスタからなるメモリーセルが形成されている。このMIS電界効果トランジスタは8個直列接続されてNANDゲートのフラッシュメモリーを構成している。隣接するドレイン領域は共通のn型ドレイン領域9aを形成し、この共通のn型ドレイン領域9aにはバリアメタルTiN16を有する導電プラグW17を介してバリアメタルTaN19を有するCu配線20からなるビット線が接続されている。隣接するソース領域は共通のn型ソース領域9bを形成し、共通のn型ソース領域9bは共通ソース領域接続導電膜WSi8からなるソース配線に接続されている。またビット線と垂直方向の隣りあうコントロールゲート電極は直接接続され、ワード線13を形成している。従来例同様、Fowler-Nordheimトンネル注入/放出を利用し、フローティングゲート電極に電子が注入されている状態では、MIS電界効果トランジスタはエンハンスメントトランジスタとなり、オフ状態を示し、フローティングゲート電極から電子が放出されている状態では、MIS電界効果トランジスタはデプリーショントランジスタとなり、オン状態を示し、これら2状態を情報の二値に対応させたフラッシュメモリーを構成しており、メモリーセルへの情報の書き込み法、メモリーセルからの情報の読み出し法、メモリーセルからの情報の消去法は慣例的なNANDゲートのフラッシュメモリーと同様である。したがって、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して完全空乏型の単結晶半導体層Siを設け、一部のSi層の周囲に第1のゲート酸化膜トンネル酸化膜を介して包囲型フローティングゲート電極を設け、さらに包囲型フローティングゲート電極の周囲に第2のゲート酸化膜を介して包囲型コントロールゲート電極を設け、残りのSi層にソースドレイン領域を設けたSOI構造のMIS電界効果トランジスタからなるフラッシュメモリーを形成できるため、ソースドレイン領域の接合容量の低減実質ゼロ、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性の改善により、閾値電圧の低減化による低電力化等が可能である。また成長するシリコン窒化膜Si3N4の膜厚により、2段階形成するSi層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型薄膜のSOI構造の単結晶半導体層を容易に形成することが可能である。また下地の絶縁膜の影響のない結晶性が良好なSi層にのみチャネル領域を形成できるため、安定した特性を持つSOI構造のMIS電界効果トランジスタを形成することが可能である。また第1及び第2のゲート酸化膜を介して設けられた包囲型フローティングゲート電極及び包囲型コントロールゲート電極によりSi層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、包囲型コントロールゲート電極により完全なチャネル制御が可能で、電流リークを防止できるばかりでなく、4面上下面及びチャネル幅方向の2側面にチャネルを形成できるため、表面上面の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることによる高速化が可能である。またチャネル領域を完全に包囲するフローティングゲート電極及びコントロールゲート電極を形成できるので、フローティングゲート電極への均一且つ十分な電子の注入あるいは放出ができるため、MIS電界効果トランジスタの閾値電圧を高精度に制御することが可能で、記憶ミスのない高性能なフラッシュメモリーを形成することができる。またチャネル領域を形成する微細なSi層に自己整合して、MIS電界効果トランジスタの構成要素高濃度のソースドレイン領域、第1のゲート酸化膜、第2のゲート酸化膜及び包囲型フローティングゲート電極を微細に形成することも可能である。即ち、マスストレージシステム用途ばかりでなく、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に搭載可能な半導体集積回路の製造を可能とする、高速、高性能、高信頼及び高集積を併せ持つ2重包囲型ゲート電極を有するMIS電界効果トランジスタからなるSOI構造のフラッシュメモリーのメモリーセルを得ることができる。次いで本発明に係る半導体装置における第1の実施例の製造方法について図2~図19を参照して説明する。ビット線に沿う方向の模式側断面図を用いて説明するが、主要な工程においてはワード線に沿う方向の模式側断面図も適宜追加して説明する。ただし、ここでは本発明の半導体装置フラッシュメモリーの形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子の形成に関する製造方法の記述は省略する。図4ビット線に沿う方向、p-p矢視断面図化学気相成長により、p型のシリコン基板1に100nm程度のシリコン窒化膜Si3N42を成長する。次いで化学気相成長により、120nm程度のタングステンW膜22を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、タングステンW膜22を異方性ドライエッチングする。次いでレジスト図示せずを除去する。ここで残されたタングステンW膜22は包囲型コントロールゲート電極の下層部を形成する際、使用される。図5ビット線に沿う方向、p-p矢視断面図次いで化学気相成長により、シリコン酸化膜SiO23を200nm程度成長する。次いで化学的機械研磨ChemicalMechanicalPolishing以後CMPと略称し、平坦化する。次いで化学気相成長により、50nm程度のシリコン窒化膜Si3N44を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N44、シリコン酸化膜SiO23及びシリコン窒化膜Si3N42を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト図示せずを除去する。図6ビット線に沿う方向、p-p矢視断面図次いで露出したp型のシリコン基板1上にp型の縦垂直方向エピタキシャルSi層23を成長する。次いで化学的機械研磨CMPし、シリコン窒化膜Si3N44の平坦面より突出したp型の縦垂直方向エピタキシャルSi層23を平坦化する。次いで選択化学気相成長により50nm程度のタングステン膜24を成長する。図7ビット線に沿う方向、p-p矢視断面図次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N44を異方性ドライエッチングし、開孔部を形成する。次いでレジスト図示せずを除去する。次いで露出したp型の縦垂直方向エピタキシャルSi層23の側面にp型の横水平方向エピタキシャルSi層5第1段階の横水平方向エピタキシャル成長を成長し、シリコン窒化膜Si3N44の開孔部を埋め込む。図示されていないが、残されたシリコン窒化膜Si3N44は素子分離領域となる。図8ビット線に沿う方向、p-p矢視断面図次いでp型の横水平方向エピタキシャルSi層5の表面を900°C程度で酸化し、20nm程度のシリコン酸化膜SiO2図示せずを成長する。次いで熱酸化したシリコン酸化膜SiO2図示せず及びシリコン窒化膜Si3N44をマスク層として、タングステン膜24及びp型の縦垂直方向エピタキシャルSi層23を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、60nm程度のシリコン酸化膜SiO27を成長する。次いでSi層5の平坦面上のシリコン酸化膜SiO27及び熱酸化したシリコン酸化膜SiO2図示せずを化学的機械研磨CMPし、シリコン酸化膜SiO27を開孔部に平坦に埋め込む。この領域も素子分離領域の一部となる。次いでシリコン酸化膜SiO27を60nm程度異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、60nm程度のタングステンシリサイド膜WSi8を成長する。次いで化学的機械研磨CMPし、タングステンシリサイド膜WSi8を開孔部に平坦に埋め込み隣接するソース領域以後形成を接続する。図1及び図2参照図9ビット線に沿う方向、p-p矢視断面図及び図10ワード線に沿う方向、q-q矢視断面図次いで化学気相成長により、80nm程度のシリコン酸化膜SiO225を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン酸化膜SiO225、Si層5、シリコン窒化膜Si3N44及びシリコン酸化膜SiO23を選択的に順次異方性ドライエッチングし、タングステンW膜22の一部を露出する開孔部を形成する。次いでレジスト図示せずを除去する。図10における破線は、紙面の奥のSi層5を示している。図11ビット線に沿う方向、p-p矢視断面図及び図12ワード線に沿う方向、q-q矢視断面図次いで露出したSi層5の側面間にp型の横水平方向エピタキシャルSi層6を成長し、下部に空孔を有するSi層6第2段階の横水平方向エピタキシャル成長を形成する。この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。次いで露出しているSi層6の全周囲を酸化し、8nm程度の第1のゲート酸化膜SiO210を成長する。次いで化学気相成長により、第1のゲート酸化膜SiO210の全周囲を含む全面に、開孔部を完全に埋め込むように75nm程度の多結晶シリコン膜polySiを成長する。次いで化学的機械研磨CMPし、シリコン酸化膜SiO225上に成長した多結晶シリコン膜polySiを除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型フローティングゲート電極polySi11が形成される。次いでSi層6に閾値電圧制御用デプリーション化用の燐のイオン注入をおこなう。図13ビット線に沿う方向、p-p矢視断面図及び図14ワード線に沿う方向、q-q矢視断面図次いで化学気相成長により、120nm程度のシリコン窒化膜Si3N426を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、ワード線に相当する箇所のシリコン窒化膜Si3N426を異方性ドライエッチングする。次いでレジスト図示せずを除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、包囲型フローティングゲート電極polySi11の側壁のシリコン酸化膜SiO225、シリコン窒化膜Si3N44及びシリコン酸化膜SiO23を選択的に順次異方性ドライエッチングし、タングステンW膜22の一部を露出する開孔部を形成する。次いで等方性ドライエッチングすることにより、露出したタングステンW膜22及び包囲型フローティングゲート電極polySi11下部に存在するタングステンW膜22すべてを除去し、トンネル状の開孔部を形成する。この際シリコン窒化膜Si3N42がエッチングのストッパー膜となる。次いでレジスト図示せずを除去する。図15ビット線に沿う方向、p-p矢視断面図及び図16ワード線に沿う方向、q-q矢視断面図次いで露出している包囲型フローティングゲート電極polySi11の全周囲を酸化し、40nm程度の第2のゲート酸化膜SiO212を成長する。この熱処理により、デプリーション化用の燐がSi層6全体にランニングされる。次いで化学気相成長により、第2のゲート酸化膜SiO212の全周囲を含む全面に、開孔部を完全に埋め込むように100nm程度のタングステンシリサイド膜WSi13を成長する。次いで化学的機械研磨CMPし、シリコン窒化膜Si3N426上に成長したタングステンシリサイド膜WSi13を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型コントロールゲート電極WSi、ワード線13が形成される。図17ビット線に沿う方向、p-p矢視断面図次いでシリコン窒化膜Si3N426及びシリコン酸化膜SiO225を順次エッチング除去する。次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜SiO2、図示せずを成長する。次いで包囲型コントロールゲート電極WSi、ワード線13をマスク層として、n型ソースドレイン領域9形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜SiO2、図示せずをエッチング除去する。次いでRTPRapidThermalProcessing法によりアニールをおこない、n型ソースドレイン領域9を形成する。図18ビット線に沿う方向、p-p矢視断面図次いで化学気相成長により、350nm程度の燐珪酸ガラスPSG膜14を成長する。次いで化学的機械研磨CMPし、PSG膜14を平坦化する。次いで化学気相成長により、20nm程度のシリコン窒化膜Si3N415を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、シリコン窒化膜Si3N415及びPSG膜14を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト図示せずを除去する。図19ビット線に沿う方向、p-p矢視断面図次いでスパッタにより、バリアメタルとなるTiN16を成長する。次いで化学気相成長により、タングステンW17を成長する。次いで化学的機械研磨CMPにより、ビアに平坦に埋め込み、バリアメタルTiN16を有する導電プラグW17を形成する。図2ビット線に沿う方向、p-p矢視断面図及び図3ワード線に沿う方向、q-q矢視断面図次いで化学気相成長により、500nm程度の層間絶縁膜SiOC18を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト図示せずをマスク層として、層間絶縁膜SiOC18を異方性ドライエッチングし、開孔部を形成する。この際、シリコン窒化膜Si3N418がエッチングストッパー膜となる。次いでレジスト図示せずを除去する。次いで化学気相成長により、10nm程度のバリアメタルTaN19を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨CMPし、開孔部にCuを平坦に埋め込み、バリアメタルTaN19を有するCu配線20を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜Si3N421を成長し、本願発明の2段階横水平方向エピタキシャル成長によるMDOSGOIN構造に形成した2重包囲型ゲート電極を有するNチャネルMIS電界効果トランジスタより構成したSOI構造のNANDゲートのフラッシュメモリーを含む半導体集積回路を完成する。図20はシリコンSi基板を使用し、2段階横水平方向エピタキシャル成長によるMDOSGOIN構造に形成した2重包囲型ゲート電極を有するNチャネルMIS電界効果トランジスタからなるメモリーセルを8個直列接続したSOI構造のNANDゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、1~3、5~17、19~21は図2と同じ物を、27はサイドウォールSiO2、28はサリサイド層CoSi2、29はサリサイドゲート電極CoSi2/WSiを示している。同図においては、サイドウォールSiO2が形成されていること、メタルソースドレインとなるサリサイド層CoSi2が形成されていること及び包囲型コントロールゲート電極WSiの上面はサリサイドゲート電極CoSi2/WSiが形成されていること以外は図2とほぼ同じ構造の2重包囲型ゲート電極を有するNチャネルMIS電界効果トランジスタからなるSOI構造のNANDゲートのフラッシュメモリーのメモリーセルが形成されている。本実施例においては第1の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、ソースドレイン領域及びコントロールゲート電極の抵抗を低減できるため、より高速化が可能である。図21はシリコンSi基板を使用し、2段階横水平方向エピタキシャル成長によるMDOSGOIN構造に形成した2重包囲型ゲート電極を有するNチャネルMIS電界効果トランジスタからなるメモリーセルを8個直列接続したSOI構造のNANDゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、1~3、7~17、19~21は図2と同じ物を、30はn型の横水平方向エピタキシャルSiGe層第1段階成長の半導体層、31はn型の横水平方向エピタキシャル歪みSi層第2段階成長の半導体層を示している。同図においては、Si層5及びSi層6がそれぞれSiGe層30及び歪みSi層31に置き換わって形成されていること以外は図2とほぼ同じ構造の2重包囲型ゲート電極を有するNチャネルMIS電界効果トランジスタからなるSOI構造のNANDゲートのフラッシュメモリーのメモリーセルが形成されている。本実施例においては第1の実施例とほぼ同じ効果を得ることができ、また格子定数の小さなSi層を、左右から格子定数の大きなSiGe層により挟んだ構造の半導体層を形成できるため、左右のSiGe層から歪みSi層チャネル領域の格子定数を広げることが可能で、キャリアの移動度を増加させることができるので、より高速化が可能である。図22はシリコンSi基板を使用し、3段階横水平方向エピタキシャル成長によるMDOSGOIN構造に形成した2重包囲型ゲート電極を有するNチャネルMIS電界効果トランジスタからなるメモリーセルを8個直列接続したSOI構造のNANDゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、1~3、5~17、19~21は図2と同じ物を、32は空孔、33はp型の横水平方向エピタキシャルSi層第3段階成長の半導体層を示している。同図においては、Si層5が包囲型コントロールゲート電極WSi直下のSi層6の側壁のみに形成されており、大部分のSi層5がSi層33に置き換わって形成されていること及びSi層33直下に空孔が形成されていること以外は図2とほぼ同じ構造の2重包囲型ゲート電極を有するNチャネルMIS電界効果トランジスタからなるSOI構造のNANDゲートのフラッシュメモリーのメモリーセルが形成されている。本実施例においては第1の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、ソースドレイン領域と半導体基板間の容量を、空孔を設けることにより、通常のシリコン酸化膜SiO2に比較し、大幅に低減できる空気とシリコン酸化膜SiO2との誘電率の相違で約1/4になるため、より高速化が可能である。図23はシリコンSi基板を使用し、2段階横水平方向エピタキシャル成長によるMDOSGOIN構造に形成した2重包囲型ゲート電極を有するNチャネルMIS電界効果トランジスタからなるメモリーセルを8個直列接続したSOI構造のNANDゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、1~3、5~12、14~17、19~21は図2と同じ物を、34は燐珪酸ガラスPSG膜、35は包囲型コントロールゲート電極Alを示している。同図においては、燐珪酸ガラスPSG膜が2層に形成されていること及び包囲型コントロールゲート電極WSiが低抵抗のAlいわゆるダマシンプロセスにより形成に置き換わって形成されていること以外は図2とほぼ同じ構造の2重包囲型ゲート電極を有するNチャネルMIS電界効果トランジスタからなるSOI構造のNANDゲートのフラッシュメモリーのメモリーセルが形成されている。本実施例においては第1の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、低抵抗のAlからなるワード線を形成できるため、より高速化が可能である。図24はシリコンSi基板を使用し、2段階横水平方向エピタキシャル成長によるMDOSGOIN構造に形成した2重包囲型ゲート電極を有するNチャネルMIS電界効果トランジスタからなるメモリーセルを8個直列接続したSOI構造のNANDゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、1~3、5、6、8~17、19~21は図2と同じ物を、36はp型不純物領域を示している。同図においては、埋め込みシリコン酸化膜SiO27がすべて共通ソース接続領域8に置き換わって形成されていること及び共通ソース接続領域8直下にp型不純物領域36を介して半導体基板1に接続されていること以外は図2とほぼ同じ構造の2重包囲型ゲート電極を有するNチャネルMIS電界効果トランジスタからなるSOI構造のNANDゲートのフラッシュメモリーのメモリーセルが形成されている。本実施例においては第1の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、ソース配線接地電圧配線を省略できるため、高集積化が可能となる。上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、ECRプラズマCVD法によっても、分子線成長法MBEによっても、有機金属気相成長法MOCVDによっても、原子層結晶成長法ALEによっても、また他のいかなる結晶成長法を利用してもよい。上記実施例のすべては、NチャネルのMIS電界効果トランジスタを形成する場合について記載しているが、PチャネルのMIS電界効果トランジスタを形成してもよい。またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。また上記実施例においては、フラッシュメモリーのメモリーセルパターン形状に関し、極めて単純な長方形及び直方体のパターンを使用しているが、これに限定されず、さらに高集積化が可能なパターン形状を使用してもよい。また上記実施例においては、メモリーセルを8個直列接続しているNANDゲートのフラッシュメモリーを形成する場合を説明しているが、ソースドレイン領域の抵抗及び容量を低減できれば、直列接続する個数を増加させることは可能である。また上記実施例においては、メモリーセルを直列接続しているNANDゲートのフラッシュメモリーを形成する場合を説明しているが、メモリーセルを並列接続するNORゲートのフラッシュメモリーを形成する場合に適用することも可能であるし、他の回路形式AND方式,仮想接地方式等に適用することも可能である。"