半導体基板上に形成されそれぞれ第1方向に延伸し互いに並列しつつ離間し上面の高さが同じ第1素子分離領域、第2素子分離領域、第3素子分離領域、及び第4素子分離領域と、第1素子分離領域と第2素子分離領域とに前記第1方向と垂直な第2方向に挟まれそれらより上面の高さが低い第1素子領域と、第2素子分離領域と第3素子分離領域とに前記第2方向に挟まれ第1素子領域と上面の高さが等しい第2素子領域と、第3素子分離領域と第4素子分離領域とに前記第2方向に挟まれ第1素子領域と上面の高さが等しい第3素子領域と、第1素子領域の上面、第1素子領域の上面より高くに位置する第1素子分離領域の第2素子分離領域に対向した側面および上面の一部、第1素子領域の上面より高くに位置する第2素子分離領域の第1素子分離領域に対向した側面および上面の一部、それぞれに接して逆凸形状に形成された第1ビット線コンタクト電極と、第1ビット線コンタクト電極の前記第2方向に位置し、第3素子領域の上面、第3素子領域の上面より高くに位置する第3素子分離領域の第4素子分離領域に対向した側面および上面の一部、第3素子領域の上面より高くに位置する第4素子分離領域の第3素子分離領域に対向した側面および上面の一部、それぞれに接して逆凸形状に形成された第2ビット線コンタクト電極と、第1ビット線コンタクト電極の前記第2方向とは異なる方向に位置し、第2素子領域の上面、第2素子領域の上面より高くに位置する第2素子分離領域の第3素子分離領域に対向した側面および上面の一部、第2素子領域の上面より高くに位置する第3素子分離領域の第2素子分離領域に対向した側面および上面の一部、それぞれに接して逆凸形状に形成された第3ビット線コンタクト電極と、を備えたことを特徴とする不揮発性半導体記憶装置。第1ビット線コンタクト電極の前記第2方向に位置し、第2素子領域の上に形成されたトンネル絶縁膜と、第1ビット線コンタクト電極の前記第2方向に位置し、前記トンネル絶縁膜の上に形成された浮遊ゲート膜と、第1ビット線コンタクト電極の前記第2方向に位置し、前記浮遊ゲート膜の上に形成されたインターポリ絶縁膜をさらに備えたことを特徴とする請求項1に記載の不揮発性半導体記憶装置。半導体基板上にトンネル絶縁膜、浮遊ゲート層、ハードマスク層を順に形成する工程と、前記ハードマスク層を素子領域上に残存するように加工してハードマスクを形成する工程と、前記ハードマスクの直下を除いて、前記浮遊ゲート層、前記トンネル絶縁膜、前記半導体基板を順にエッチングしてトレンチを形成する工程と、前記トレンチを素子分離膜で埋め込む工程と、前記ハードマスクをストッパーとして前記素子分離膜を平坦化する工程と、前記ハードマスクを除去する工程と、ビット線コンタクト形成領域上をレジストで覆う工程と、前記レジストで覆われていない前記素子分離膜の上面が前記浮遊ゲート層の上面と下面の間になるようにエッチングする工程と、前記レジストを除去する工程と、前記素子分離膜および前記浮遊ゲート層の上に、インターポリ絶縁膜および制御ゲート層を形成する工程と、前記制御ゲート層の上にワード線形状に第2ハードマスクを形成する工程と、前記第2ハードマスクをマスクとして前記制御ゲート層をエッチングする工程と、前記制御ゲート層のエッチング後に、ビット線コンタクト形成領域上の前記インターポリ絶縁膜を第2レジストで覆う工程と、前記第2ハードマスクおよび前記第2レジストをマスクとして前記インターポリ絶縁膜および前記浮遊ゲート層をエッチングし、その後前記第2レジストを除去する工程と、ビット線コンタクト形成領域上の前記インターポリ絶縁膜の上に層間絶縁膜を形成する工程と、ビット線コンタクト形成領域上の前記層間絶縁膜に直下の前記浮遊ゲート層のワード線方向の幅より径の太いコンタクトホールを形成する工程と、前記素子分離膜に対して前記浮遊ゲート層に対する選択比が高い条件にて、前記コンタクトホールの下の前記インターポリ絶縁膜、前記浮遊ゲート層、前記トンネル絶縁膜をエッチングすることにより前記コンタクトホールを逆凸型に形成する工程と、逆凸型に形成された前記コンタクトホールを導電体で埋め込む工程と、を備えることを特徴とする不揮発性半導体記憶装置の製造方法。前記コンタクトホールを逆凸型に形成する工程は、前記素子分離膜に対して前記浮遊ゲート層に対する選択比が高いガス条件のエッチング工程で実行されることを特徴とする請求項3に記載の不揮発性半導体記憶装置の製造方法。前記インターポリ絶縁膜は、前記素子分離膜および前記浮遊ゲート層の上にコンフォーマルに形成されていることを特徴とする請求項3または4に記載の不揮発性半導体記憶装置の製造方法。しかしながら、このような構成の半導体記憶装置を製造する場合において、ビット線コンタクトのホールパターンを開口する加工を行う際には、リソグラフィ技術によりレジストを開口し、ReactiveIonEtching以下、RIEと称する法により加工する。その際、リソグラフィの合わせズレやRIE法での加工バラツキが生じると、ビット線コンタクトとその隣接する素子領域との距離が短くなる。このように隣接距離が短くなると、動作電圧を印加した際に、絶縁破壊が起こるという問題が生じる。本発明の一つの実施形態は、ビット線コンタクトと隣接素子領域との間にかかる電界を緩和し絶縁破壊を防ぐことが可能な不揮発性半導体記憶装置を提供することを目的とする。本発明の一つの実施形態の不揮発性半導体記憶装置は、半導体基板上に形成されそれぞれ第1方向に延伸し互いに並列しつつ離間し上面の高さが同じ第1素子分離領域、第2素子分離領域、第3素子分離領域、及び第4素子分離領域と、第1素子分離領域と第2素子分離領域とに前記第1方向と垂直な第2方向に挟まれそれらより上面の高さが低い第1素子領域と、第2素子分離領域と第3素子分離領域とに前記第2方向に挟まれ第1素子領域と上面の高さが等しい第2素子領域と、第3素子分離領域と第4素子分離領域とに前記第2方向に挟まれ第1素子領域と上面の高さが等しい第3素子領域と、第1素子領域の上面、第1素子領域の上面より高くに位置する第1素子分離領域の第2素子分離領域に対向した側面および上面の一部、第1素子領域の上面より高くに位置する第2素子分離領域の第1素子分離領域に対向した側面および上面の一部、それぞれに接して逆凸形状に形成された第1ビット線コンタクト電極と、第1ビット線コンタクト電極の前記第2方向に位置し、第3素子領域の上面、第3素子領域の上面より高くに位置する第3素子分離領域の第4素子分離領域に対向した側面および上面の一部、第3素子領域の上面より高くに位置する第4素子分離領域の第3素子分離領域に対向した側面および上面の一部、それぞれに接して逆凸形状に形成された第2ビット線コンタクト電極と、第1ビット線コンタクト電極の前記第2方向とは異なる方向に位置し、第2素子領域の上面、第2素子領域の上面より高くに位置する第2素子分離領域の第3素子分離領域に対向した側面および上面の一部、第2素子領域の上面より高くに位置する第3素子分離領域の第2素子分離領域に対向した側面および上面の一部、それぞれに接して逆凸形状に形成された第3ビット線コンタクト電極と、を備えたことを特徴とする。以下に添付図面を参照して、実施形態にかかる不揮発性半導体記憶装置およびその製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。実施形態本発明の実施形態にかかるメモリセルトランジスタを有する不揮発性半導体記憶装置の製造方法を図1~図18-2に示す。まず、図1に示すように半導体基板1上にトンネル絶縁膜2、浮遊ゲート3となるPドープ多結晶Si膜、反応性イオンエッチングのマスクとなるSiN膜4を化学気相成長法により成膜し、更にフォトレジスト膜5を塗布する。このときSiN膜4はSiO2膜でも構わない。そして、通常のリソグラフィ技術によってフォトレジスト膜5を素子領域の形状にパターニングする。図1。なお、図1~図5は紙面垂直方向がビット線方向となる断面図である。次に、図2に示すように、フォトレジスト膜5をマスクとしてRIEにより、SiN膜4を加工して素子領域上にハードマスクを形成する。アッシング処理等によりフォトレジスト膜5を除去する。その後、図3に示すように、SiN膜4をハードマスクとしてRIEにより、Pドープ多結晶Si膜3、トンネル絶縁膜2、半導体基板1の順番で加工する。以上のようにしてシャロートレンチアイソレーションのためのトレンチ20が形成される。その後、図4に示すように、STIにCVD法、または塗布法により素子分離膜6となるSiO2膜を埋め込む。次に、図5に示すように、化学機械研磨ChemicalMechanicalPolishingCMPにより、素子分離膜6を研磨し、SiN膜4をストッパー膜として平坦化する。次に、ハードマスクのSiN膜4を燐酸水溶液でのウェットエッチングにより除去する。ここで、ハードマスクがSiN膜4ではなくCVDSiO2膜の場合は、フッ酸水溶液によるエッチングで除去する。このときの様子を図6-1および図6-2に示す。図6-1は上面図であり、そこに示したコンタクト形成領域に当たる部分A-A’方向の断面図を図6-2aに、ワード線間に当たる部分B-B’方向の断面図を図6-2bに、ワード線に当たる部分C-C’方向の断面図を図6-2cに、素子領域に当たる部分D-D’方向の断面図を図6-2dに、STIに当たる部分E-E’方向の断面図を図6-2eに示す。図6-2a、b、cは紙面垂直方向がビット線方向となる断面図である。以下、図7-1および図7-2から図18-1および図18-2までは、図6-1および図6-2と同様な上面図と断面図の関係である。次に、図7-1および図7-2に示すように、フォトレジスト膜7を塗布しリソグラフィ技術によってフォトレジスト膜7を加工し、ビット線コンタクト形成領域上をフォトレジスト膜7で覆う図7-1、図7-2a。次に、図8-1および図8-2に示すように、RIEまたはHF水溶液によるエッチングで、フォトレジスト膜7で覆われていない素子分離膜6を浮遊ゲート3の脇までエッチングする。即ち、コンタクト形成予定領域以外の素子分離領域6をエッチバックする図8-2b、図8-2c。その後、アッシング処理等によりフォトレジスト膜7を除去する図8-2a。次に、図9-1および図9-2に示すように、インターポリ絶縁膜8をCVD法により形成し、その上に、ゲート電極となるPドープ多結晶Si膜9を成膜する。インターポリ絶縁膜8としては、例えば、ONO膜やAl系の膜を用いる。また、例えば図9-2に示すように、インターポリ絶縁膜8は浮遊ゲート3や素子分離膜6などの下地に対してコンフォーマルな膜として形成する。次に、図10-1および図10-2に示すように、RIEのマスクとなるSiN膜10をCVD法により成膜し、更にフォトレジスト膜図示せずを塗布する。このときSiN膜10はSiO2膜でも構わない。次に、通常のリソグラフィ技術によってフォトレジスト膜をワード線セレクトゲートを含む形状にパターニングし、フォトレジスト膜をマスクとしてRIEにより、SiN膜10がワード線上に残存するように加工してハードマスクを形成する。アッシング処理等によりフォトレジストを除去する。次に、図11-1および図11-2に示すように、SiN膜10をハードマスクとしてRIEにより、Pドープ多結晶Si膜9を加工する。次に、図12-1および図12-2に示すように、フォトレジスト膜11を塗布し、通常のリソグラフィ技術によってフォトレジスト膜11を加工し、コンタクト形成領域をフォトレジスト膜11で覆う。次に、図13-1および図13-2に示すように、ワード線上はSiN膜10をハードマスクとして、コンタクト形成領域はフォトレジスト膜11をマスクとして、インターポリ絶縁膜8、浮遊ゲート層3をRIEで加工する。アッシング処理等によりフォトレジスト11を除去する。次に、図14-1および図14-2に示すように、ワード線間の層間絶縁膜12としてシリコン酸化膜をCVD法により成膜し、ワード線間を埋め込む。CMPにより、層間絶面膜12を研磨し、SiN膜10をストッパー膜として平坦化する。なお、層間絶縁膜12に加えて、ここでもう一層、層間絶縁膜を形成してもよい。次に、図15-1および図15-2に示すように、フォトレジスト膜13を塗布し、通常のリソグラフィ技術によってフォトレジスト膜13を加工し、ビット線コンタクト形成ホールパターン14を形成する。このとき、図15-1に示すようにホールパターン14を千鳥パターンに配置する。次に、図16-1および図16-2に示すように、フォトレジスト膜13をマスクとしてRIEにより、層間絶縁膜12のSiO2膜にホールパターン14を加工する。アッシング処理等によりフォトレジスト膜13を除去する。このエッチングはインターポリ絶縁膜8の上面まで進む図16-2a、d。次に、図17-1および図17-2に示すように、ビット線コンタクト部のインターポリ絶縁膜8、浮遊ゲート層3、トンネル絶縁膜2をRIEにより加工する。浮遊ゲート層3を加工するときは、素子分離膜6のSiO2と選択比をとるガス条件、例えば、CF4、O2混合ガスによるCDEChemicalDryEtchingまたは、HBr、Cl、Fを含有するガスによるRIEReactiveIonEtchingで加工し、素子分離膜6のエッチングを抑制する。なお、条件によっては、インターポリ絶縁膜8の一部が素子分離膜6の側壁に残存して、図17-2aに示された素子分離膜6間の開口部を多少狭める場合もある。次に、図18-1および図18-2に示すように、ビット線コンタクト部のホールパターン14に例えばタングステンなどの配線金属15-1、15-2、15-3、15をCVD法により成膜し、ビット線コンタクトを形成する。これにより、図18-1、図18-2a、dに示すように、半導体基板上1に形成された互いに並列しつつ離間し上面の高さが同じ第1素子分離領域6-1、第2素子分離領域6-2、第3素子分離領域6-3、及び第4素子分離領域6-4と、第1素子分離領域6-1と第2素子分離領域6-2とにワード線方向A-A’方向に挟まれそれらより上面の高さが低い第1素子領域16-1と、第2素子分離領域6-2と第3素子分離領域6-3とにワード線方向に挟まれ第1素子領域16-1と上面の高さが等しい第2素子領域16-2と、第3素子分離領域6-3と第4素子分離領域6-4とにワード線方向に挟まれ第1素子領域16-1と上面の高さが等しい第3素子領域16-3と、第1素子領域16-1の上面、第1素子領域16-1の上面より高くに位置する第1素子分離領域6-1の第2素子分離領域6-2に対向した側面および上面の一部、第1素子領域16-1の上面より高くに位置する第2素子分離領域6-2の第1素子分離領域6-1に対向した側面および上面の一部、それぞれに接して逆凸形状に形成された第1ビット線コンタクト電極15-1と、第1ビット線コンタクト電極15-1のワード線方向に位置し、第3素子領域16-3の上面、第3素子領域16-3の上面より高くに位置する第3素子分離領域6-3の第4素子分離領域6-4に対向した側面および上面の一部、第3素子領域16-3の上面より高くに位置する第4素子分離領域6-4の第3素子分離領域6-3に対向した側面および上面の一部、それぞれに接して逆凸形状に形成された第2ビット線コンタクト電極15-2と、第1ビット線コンタクト電極15-1のワード線方向に位置し第2素子領域16-2の上に形成されたトンネル絶縁膜2と、第1ビット線コンタクト電極15-1のワード線方向に位置しトンネル絶縁膜2の上に形成された浮遊ゲート膜3と、第1ビット線コンタクト電極15-1のワード線方向に位置せず、第2素子領域16-2の上面、第2素子領域16-2の上面より高くに位置する第2素子分離領域6-2の第3素子分離領域6-3に対向した側面および上面の一部、第2素子領域16-2の上面より高くに位置する第3素子分離領域6-3の第2素子分離領域6-2に対向した側面および上面の一部、それぞれに接して逆凸形状に形成された第3ビット線コンタクト電極15-3とを備えた不揮発性半導体記憶装置が形成される。以上説明したように、本実施形態はビット線コンタクトおよびSTIを用いた不揮発性半導体装置およびその製造方法に関し、不揮発性半導体装置のビット線コンタクト部のシャロートレンチアイソレーションSTIが素子領域よりも高く形成することにより、その間隙に形成されたビット線コンタクト部が逆凸形状の断面を備えている。ビット線コンタクトホール形成時の浮遊ゲート層を加工する際に、素子分離膜との選択比を確保することにより、逆凸形状は容易に形成可能である。同時にビット線コンタクト部は上面からみて千鳥パターンに配置する。千鳥パターンによりビット線コンタクト部を平面的にずらした配置にした上で、2つの素子分離領域に挟まれた領域にてビット線コンタクト部の底面と素子領域の上面を同じ幅で接触させることにより、従来に比べてビット線コンタクトと隣接素子領域との距離をより長くすることが可能となる。これにより、その間にかかる電界が緩和され絶縁破壊を防ぐことができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。