入力画像が格納されている画像格納手段と、前記入力画像に対する補間処理を行う際に必要とする画素の位置情報である参照パラメータが格納されている参照パラメータ格納手段と、前記画像格納手段に格納されている前記入力画像と前記参照パラメータ格納手段に格納されている前記参照パラメータに基づいて複数種類の補間処理が実行可能な補間手段と、前記入力画像を複数のエリアに分割して各エリア毎に前記補間手段に前記複数種類の補間処理のうち一つを行わせる制御手段と、を備えた画像処理装置において、前記複数種類の補間処理は、複数種類の処理時間により実行されるものであり、前記複数種類の補間処理のうち、同じ処理時間となる補間処理を行う前記エリアを特定する特定手段と、前記特定手段で特定された前記エリアを連続して実行するように全ての前記エリアの処理順を決定する処理順決定手段と、を備え、前記制御手段が、前記処理順決定手段が決定した処理順で前記補間処理を行わせることを特徴とする画像処理装置。前記制御手段が、前記入力画像の歪みの大きさに基づいて前記複数種類の補間処理から選択することを特徴とする請求項1に記載の画像処理装置。前記画像格納手段が、一度の前記補間処理で必要となる画素に応じて分割されていることを特徴とする請求項1または2に記載の画像処理装置。入力画像を画像格納手段に格納する画像格納ステップと、前記入力画像に対する補間処理を行う際に必要とする画素の位置情報である参照パラメータを参照パラメータ格納手段に格納する参照画像格納ステップと、前記入力画像を複数のエリアに分割して各エリア毎に前記画像格納手段に格納されている前記入力画像と前記参照パラメータ格納手段に格納されている前記参照パラメータに基づいて複数種類の補間処理を選択して行う補間ステップと、を備えた画像処理方法において、前記複数種類の補間処理は、複数種類の処理時間により実行されるものであり、前記複数種類の補間処理のうち、同じ処理時間である補間処理となる前記エリアを特定する特定ステップと、前記特定ステップで特定された前記エリアを連続して実行するように全ての前記エリアの処理順を決定する処理順決定ステップと、を備え、前記補間ステップは、前記処理順決定ステップで決定した処理順で前記補間処理を行うことを特徴とする画像処理方法。入力画像が格納されている画像格納手段と、前記入力画像に対する補間処理を行う際に必要とする画素の位置情報である参照パラメータが格納されている参照パラメータ格納手段と、を備えた画像処理装置のコンピュータを、前記画像格納手段に格納されている前記入力画像と前記参照パラメータ格納手段に格納されている前記参照パラメータに基づいて複数種類の補間処理が実行可能な補間手段と、前記入力画像を複数のエリアに分割して各エリア毎に前記補間手段に前記複数種類の補間処理のうち一つを選択して行わせる制御手段と、して機能させる画像処理プログラムにおいて、前記複数種類の補間処理は、複数種類の処理時間により実行されるものであり、前記複数種類の補間処理のうち、同じ処理時間となる補間処理を行う前記エリアを特定する特定手段と、前記特定手段で特定された前記エリアを連続して実行するように全ての前記エリアの処理順を決定する処理順決定手段と、して前記コンピュータに機能させるとともに、前記制御手段が、前記処理順決定手段が決定した処理順で前記補間処理を行わせることを特徴とする画像処理プログラム。しかしながら、例えば、バイリニア法やバイキュービック法では処理時間やメモリアクセス時間が異なり、バイキュービック法はバイリニア法よりも処理時間が長くメモリアクセス時間も長くなる。上述した特許文献1に記載された画像処理装置などの従来の画像処理装置では、入力画像に対してライン毎走査順に処理を行っているために、上述した処理時間が異なる処理方法が混在することがある。そのため、次のエリアのメモリアクセスや処理に待ち時間が発生してしまうという問題があった。本発明はかかる問題を解決することを目的としている。すなわち、本発明は、複数の処理時間となる複数種類の補間処理を行う場合でも、メモリアクセスや処理の待ち時間を少なくすることができる画像処理装置、画像処理方法および画像処理プログラムを提供することを目的としている。上記課題を解決するためになされた請求項1に記載された発明は、入力画像が格納されている画像格納手段と、前記入力画像に対する補間処理を行う際に必要とする画素の位置情報である参照パラメータが格納されている参照パラメータ格納手段と、前記画像格納手段に格納されている前記入力画像と前記参照パラメータ格納手段に格納されている前記参照パラメータに基づいて複数種類の補間処理が実行可能な補間手段と、前記入力画像を複数のエリアに分割して各エリア毎に前記補間手段に前記複数種類の補間処理のうち一つを行わせる制御手段と、を備えた画像処理装置において、前記複数種類の補間処理は、複数種類の処理時間により実行されるものであり、前記複数種類の補間処理のうち、同じ処理時間となる補間処理を行う前記エリアを特定する特定手段と、前記特定手段で特定された前記エリアを連続して実行するように全ての前記エリアの処理順を決定する処理順決定手段と、を備え、前記制御手段が、前記処理順決定手段が決定した処理順で前記補間処理を行わせることを特徴とする画像処理装置である。本発明によれば、特定手段で、複数の補間処理のうち、同じ処理時間である補間処理となるエリアを特定し、処理順決定手段で、特定手段で特定されたエリアを連続して実行するように全てのエリアの処理順を決定して、制御手段が、処理順決定手段が決定した処理順で補間処理を行わせているので、処理時間が同じエリアを連続して補間することができるために、メモリアクセスや処理の待ち時間を少なくすることができる。第1実施形態以下、本発明の第1の実施形態を、図1ないし図5を参照して説明する。図1は、本発明の一実施形態にかかる画像処理装置の回路構成図である。図2は、図1に示された画像処理装置の補間動作を示したフローチャートである。図3は、図1に示された画像処理装置におけるエリア処理順の例を示した説明図である。図4は、図1に示された画像処理装置におけるエリア処理順の他の例を示した説明図である。図5は、従来と図1に示された画像処理装置との処理時間の違いを説明した図である。図1に示した画像処理装置1は、補間回路2と、CPU20と、DDRコントローラ30と、DDRメモリ40と、を備えている。補間回路2は、エリアメモリブロック3と、演算ブロック15と、を備えている。エリアメモリブロック3は、制御部4と、入出力部5と、デマルチプレクサ6、7と、第2RAM8、9と、第3RAM10、11と、マルチプレクサ12と、フリップフロップ13と、第4RAM14と、を備えている。制御手段としての制御部4は、第1RAM4aを備え、CPU20が補間処理するエリア順に当該エリアのDDRメモリ40内における先頭アドレスと演算方法を第1RAM4aに書き込み、制御部4では、第1RAM4aに記載されたデータにしたがってDDRコントローラ30に対して必要なデータをDDRメモリ40から読み出させて、第2RAM8、9に後述する参照パラメータを格納するとともに第3RAM10、11に参照画像データ入力画像を格納する。そして、演算ブロック15にCPU20からの設定に応じた補間処理を行わせる。入出力部5は、DDRコントローラ30とのデータの入出力を行う回路であり、DDRコントローラ30から入力された後述する参照パラメータや参照画像データをデマルチプレクサ6、7に出力したり、第4RAM14から出力された補間済みの画像データをDDRコントローラ30に出力する。デマルチプレクサ6は、DDRメモリ40から読み出された参照パラメータを第2RAM8または9に出力する。参照パラメータとは、後述するバイキュービック法やバイリニア法などで、補間処理の際に必要とする画素の位置を示しているパラメータであり、バイキュービック法とバイリニア法それぞれについて全画素分全座標分設定されている。つまり、全画素全座標分それぞれについて補間処理時に参照する画素の位置情報が設定されている。そして、第2RAM8または9には、処理対象のエリア内の画素における参照パラメータが格納される。デマルチプレクサ7は、DDRメモリ40から読み出された参照画像データを第3RAM10または11に出力する。参照画像データとは、DDRメモリ40に格納されている撮像装置で撮像された入力画像のうち、補間処理に必要とするエリアの画像データである。参照パラメータ格納手段としての第2RAM8、9は、デマルチプレクサ6から出力された参照パラメータが格納されている。画像格納手段としての第3RAM10、11は、デマルチプレクサ7から出力された参照画像データが格納されている。第3RAM10、11はともに内部が4分割されている。これは、後述するバイリニア法による補間に使用する2画素×2画素の領域を一度に読み出せるようにするためであり、画像の横方向の画素の並びを偶数と奇数に分け、縦方向の画素の並びを偶数と奇数に分け、横方向が奇数で縦方向が奇数の画素oo、横方向が偶数で縦方向が奇数の画素eo、横方向が奇数で縦方向が偶数の画素oe、横方向が偶数で縦方向が偶数の画素ee、の4種類に分けて分割された各RAMに格納している。即ち、一度の補間処理で必要となる画素に応じて分割されている。第2RAM8、9と第3RAM10、11は、図示したように、第3RAM10に格納された参照画像データを処理する際には第2RAM8に格納されている参照パラメータが対応し、第3RAM11に格納された参照画像データには第2RAM9が対応する。マルチプレクサ12は、第3RAM10または11から読み出された4画素分データを演算ブロック15に出力する。フリップフロップ13は、補間処理がなされた画素データを8画素格納して第4RAM14に書き込みためのタイミング調整用のフリップフロップである。第4RAM14は、補間処理がなされた画素データが一時的に格納されるメモリであり、例えば1つのエリア分の画素データが格納される。演算ブロック15は、補間手段として、バイキュービック補間部16とバイリニア補間部17と、を備えている。バイキュービック補間部16は、1画素1座標につき、4画素×4画素の16画素から補間を行う周知のバイキュービック法により補間を行う回路であり、後述するバイリニア法よりも滑らかに補間できることが知られている。しかしながらバイリニア法と比較して使用する画素の数が多いため、処理やメモリアクセスの時間が長い。本実施形態では、第2RAM8または9に格納されている参照パラメータに基づいて第3RAM10または11に4回アクセスして読み出す。バイリニア補間部17は、1画素1座標につき、2画素×2画素の4画素から補間を行う周知のバイリニア法により補間を行う回路である。バイリニア法は、バイキュービック法と比較して使用する画素の数が少ないため処理やメモリアクセスの時間が短い。本実施形態では、第3RAM10または11から読み出す際には1回のアクセスで可能である。つまり、本実施形態では、2種類の処理時間により実行される補間処理が実行可能となっている。バイキュービック補間部16またはバイリニア補間部17で保管された画素データは、エリアメモリブロック3に出力される。なお、バイキュービック補間部16とバイリニア補間部17で処理時に使用する乗算器等の演算回路は共用してもよい。特定手段、処理順決定手段としてのCPU20は、補間回路2に対して、入力画像を複数のエリアに分割して、各エリアごとにバイキュービック法またはバイリニア法のどちらで処理を行うかを決定するとともに、各エリアの処理順を決定して各エリアのDDRメモリ40内における先頭アドレスやどちらの処理を行うかといった情報を処理順に制御部4の第1RAM4aに書き込む。DDRコントローラ30は、撮像装置などで得られた入力画像データや参照パラメータをDDRメモリ40に格納したり、補間回路2からの要求によりDDRメモリから入力画像データや参照パラメータを読み出して補間回路2へ出力するとともに補間回路2で補間された画像データをDDRメモリ40へ格納する。また、補間された画像データをDDRメモリ40から読み出して出力画像として外部へ出力する。DDRメモリ40は、DDRコントローラ30により書き込みや読み出しが制御されるメモリであり、DDR-SDRAMDoubleDataRateSynchronousDRAMで構成されている。次に、上述した構成の画像処理装置1における画像補間動作を図2のフローチャートを参照して説明する。まず、ステップS1において、CPU20が、第1RAM4aにエリアの先頭アドレスをセットしてステップS2に進む。本ステップでは、上述したようにCPU20が、補間処理するエリアの先頭アドレスと当該エリアの処理方法バイキュービックまたはバイリニアを処理順に第1RAM4aに格納している。ここで、CPU20における複数のエリアの処理順の決定方法について説明する。図3および図4ではエリアとして縦方向4×横方向4の16エリアに分割した場合である。図中の数字は処理順を示している。まず、図3は、広角レンズまたは全方位ミラーあるいは魚眼レンズ等により撮像されて、画像周辺部の歪みが大きい場合の例である。この場合、歪みの大きい部分はバイキュービック法により補間処理を行い、それ以外はバイリニア法により処理を行う。したがって、図3に示したように周囲のエリアから順に処理を行い中心部は後で処理を行うようにしている。なお、CPU20は、予め1フレームの画像サイズ縦方向と横方向の画素数と1エリアのサイズが設定されているため、これらの情報からどのエリアが周囲に該当するかは特定することができる。また、次に処理を行うエリアは現在処理中のエリアと離れていてもよい。例えば、図中の番号で示すと、1、2、3、4、12、5、11、6...とった順序で行ってもよいし、要するに周囲のエリアから順に処理を行う順序であれば他の順序でもよい。次に、図4は、中心部に対して回転処理を行う場合の例である。この場合、回転処理が行われる中心部はバイキュービック法により補間処理を行い、それ以外はバイリニア法により処理を行う。したがって、図4に示したように中心に位置するエリアから順に処理を行い周辺部は後で処理を行うようにしている。なお、CPU20は、回転する位置座標が設定されるため、その情報からどのエリアをバイキュービック法で補間するかを特定することができる。また、図4は中心のエリアから順に処理を行う順序の一例であり、図3と同様に中心のエリアから順に処理を行う順序であれば他の順序でもよい。図3や図4のようにバイキュービック法とバイリニア法を組み合せて使用することで、画質を落とさず1フレーム内にかかる演算処理時間を短縮することができる。そして、上述したようにまずバイキュービック法のエリアを行ってからバイリニア法のエリアを行うような順序で処理することで、同じ処理時間となる補間処理を行うエリアを特定して特定されたエリアを連続して実行するので、図5に示したように処理やメモリアクセスの待ち時間を少なくすることができる。図5は上段に走査順に処理を行った場合、下段に上述したような順序で処理を行った場合の処理時間の例を示した図である。図5内のA~Fは処理するエリア名である、図5に示したように、バイキュービック法で処理するエリアA、C、Eを先に処理し、バイリニア法で処理するエリアB、D、Fを後で処理することで待ち時間が少なくなる。図5では、歪みの大きさに基づいて複数種類の補間処理から選択している。以上説明したように、CPU20では、同じ処理時間である補間処理となるエリアを特定する特定ステップと、特定ステップで特定されたエリアを連続して実行するように全てのエリアの処理順を決定する処理順決定ステップと、を予め行ってからステップS1で補間回路2に設定している。図2のフローチャートに戻って、ステップS2において、CPU20からDDRメモリ40に参照パラメータをセットしてステップS3に進む。本ステップでは、以降のステップで第2RAM8、9に格納される参照パラメータを初期パラメータが格納されているメモリ等から読み出してDDRメモリ40に格納している。以降のステップから画像データの転送が開始される。なお、ステップS1とS2は順序が逆でもよい。次に、ステップS3において、CPU20が、入力画像データを1フレーム分DDRメモリ40に格納してステップS4およびS7に進む。本ステップ以降は、次エリアメモリアクセス処理ステップS4~S6と演算処理ステップS7~S12とが並行して行われる。次エリアメモリアクセス処理から説明する。ステップS4において、制御部4が、1フレームの最終エリアか否かを判断し、最終エリアである場合YESの場合はステップS13に進み、最終エリアでない場合NOの場合はステップS5に進む。次に、参照画像格納ステップとしてのステップS5において、制御部4が、参照パラメータをDDRコントローラ30にメモリ40から読み出させて第2RAM8または9に格納してステップS6に進む。本実施形態では、第2RAM8および9と第3RAM10および11は交互に使用する。つまり、あるエリアの画像データと参照パラメータを第2RAM8と第3RAM10に格納した場合は、次に処理するエリアの画像データと参照パラメータは第2RAM9と第3RAM11に格納するようにデマルチプレクサ6、7を切り替える。このようにすることで、補間処理で演算ブロック15にアクセスされている間に次のエリアの参照画像データと参照パラメータを用意することができる。次に、画像格納ステップとしてのステップS6において、制御部4が、第1RAM4aに格納されているDDRメモリ40の先頭アドレスを参照して補間処理するエリアの参照画像データを第3RAM10または11に格納してステップS13に進む。次に、演算処理を説明する。ステップS7において、制御部4が、フレーム内の1エリア目か否かを判断し、1エリア目である場合YESの場合はステップS13に進み、1エリア目でない場合NOの場合はステップS8に進む。次に、ステップS8において、制御部4が、第2RAM8または9に格納されている参照パラメータを参照して演算ブロック15で必要とする4または16画素を出力する。つまり、参照パラメータとして第3RAM10、11の格納されている画素データのうち、どのデータを参照画像として出力すればよいかを示す情報アドレス等が設定されており、この参照パラメータに基づいて第3RAM10、11から4または16画素を出力する。また、4画素か16画素かは、CPU20から第1RAM4aに設定された処理を行うエリアの補間方法に基づいて決定する。なお、本ステップで読み出される第2RAMと第3RAMは、次エリアメモリアクセスで参照画像データと参照パラメータの格納処理が行われていないメモリである。次に、補間ステップとしてのステップS9において、制御部4が、ステップS8で読み出された4または16画素からバイキュービック補間部16またはバイリニア補間部17に1画素を算出させてステップS10に進む。本ステップも、ステップS8と同様にCPU20から第1RAM4aに設定された処理を行うエリアの補間方法に基づいてどちらの補間部を動作させるかを決定する。即ち、入力画像を複数のエリアに分割して各エリア毎に補間手段に複数種類の補間処理のうち一つを選択して行わせている。次に、ステップS10において、制御部4が、ステップS9で算出された画素データを第4RAM14に格納してステップS11に進む。次に、ステップS11において、制御部4が、第4RAM14に1エリア分の全ての画素データを格納したか否かを判断し、格納した場合YESの場合はステップS12に進み、格納していない場合NOの場合はステップS8に戻る。次に、ステップS12において、制御部4が、DDRメモリ40に第4RAM14に格納されている1エリア分の画像データを格納してステップS13に進む。次に、ステップS13において、制御部4が、1フレーム終了したか否かを判断し、終了した場合YESの場合はステップS14に進み、終了していない場合NOの場合はステップS4およびS7に戻る。次に、ステップS14において、CPU20が、DDRコントローラ30にDDRメモリ40から1フレーム分の補間後の画像データを外部に出力させて終了する。本実施形態によれば、CPU20がバイキュービック法で補間を行うエリアとバイリニア法で補間を行うエリアを特定して、バイキュービック法で行うエリアを先に行い、バイリニア法により行うエリアを後に行うように処理順序を補間回路2の第1RAM4aに設定し、制御部4では、第1RAM4aに設定された処理順にしたがって補間処理を行うので、メモリアクセスや処理の待ち時間を少なくすることができる。また、入力画像の歪みの大きさに基づいて、歪みが大きいエリアのみをバイキュービック法で補間しているので、画質を落とさず1フレーム内のかかる処理時間を短縮することができる。また、第3メモリ8、9が4分割されているので、バイリニア法の場合一度のアクセスで補間処理に必要とする参照画像データを読み出すことができる。また、バイキュービック法の場合でも、4回のアクセスで補間処理に必要とうする参照画像データを読み出すことができるので、1画素ずつ読み出すよりもメモリアクセス時間を短縮することができる。なお、上述した実施形態では、処理時間のかかる処理法バイキュービック法を先に行っていたが後でもよい。また、本発明は、バイキュービック法とバイリニア法に限らず、他の画像補間方法や補正方法を含む3以上の処理方法から選択するようにしてもよい。また、処理時間ごとにまとめられればよいので、異なる処理方法が同じ処理時間であった場合は混在してもよい。なお、この同じ処理時間とは、全く同一に限らず、全体の処理時間からに見て待ち時間などの影響がほとんど無いとみなせるものであれば同じとしてもよい。また、上述したCPU20と補間回路2の機能を統合してコンピュータで動作するプログラムとして構成してもよい。また、本発明は上記実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。