"アセンブリであって、露出した面を有する誘電体領域を含む第1の構成要素と、前記第1の構成要素と第2の構成要素との電気的相互接続を可能にする前記面における導電性パッドであって、該導電性パッドは導電性素子によって画定され、該導電性素子は前記面に沿った振子様経路又は螺旋経路のうちの少なくとも一方に少なくとも一部分が延在し、前記経路の少なくとも3つのセグメントに理論直線が交差するようになっており、前記導電性素子の少なくとも2つの隣接セグメントは、前記導電性素子によって覆われていない前記面の一部分によって分離され、前記導電性素子は、前記面から該面の上の或る高さの上面まで延在し、該高さの少なくとも10倍の前記面に沿った長さを有する、導電性パッドと、前記導電性パッドに接合された、300°C未満の融解温度を有する導電性結合材料であって、前記少なくとも2つの隣接セグメント間で前記面の前記露出した部分をブリッジする、導電性結合材料とを備えてなり、前記導電性素子は前記上面から離れるように延在するエッジ面を有し、前記導電性結合材料は前記導電性素子の前記上面及び前記エッジ面に接触するものである、アセンブリ。前記結合材料を通じて前記導電性パッドに接合された端子を有する前記第2の構成要素を更に備える、請求項1に記載のアセンブリ。前記導電性素子の前記経路は、該経路自体に重なることも交差することもない、請求項1に記載のアセンブリ。前記導電性素子の前記経路は、該経路自体に重なるか又は交差するかのうちの少なくとも一方となる、請求項1に記載のアセンブリ。前記導電性素子は、前記パッドの最も外側のエッジによって画定された円形の境界内の前記誘電体領域の前記面の面積の75パーセント未満を占める、請求項1に記載のアセンブリ。前記第1の構成要素は基板面を有する基板を更に備え、前記誘電体領域は前記基板面の上に少なくとも部分的に重なる、請求項1に記載のアセンブリ。前記基板面は前記基板の上面であり、前記基板は、前記上面から離れた底面と、前記上面と前記底面との間に延在する開口部と、前記底面に配置された第2の導電性素子とを更に有し、前記パッドは前記基板の前記開口部及び前記誘電体領域の開口部を通って前記第2の導電性素子に電気的に接続される、請求項6に記載のアセンブリ。前記誘電体領域の前記面は前記第1の構成要素の前記露出した面に露出しており、前記第1の構成要素は、前記露出した面から離れた底面と、前記上面と前記底面との間に延在する開口部と、前記底面に配置された第2の導電性素子とを更に有し、前記パッドは、前記第1の構成要素の前記開口部及び前記誘電体領域の開口部を通って前記第2の導電性素子に電気的に接続される、請求項1に記載のアセンブリ。前記露出した面は裏面であり、前記第1の構成要素は前記裏面から離れた表面と、前記表面と前記裏面との間に延在する開口部とを有し、前記導電性素子は前記裏面に露出され、前記導電性素子の少なくとも一部分が前記開口部の内面に沿って延在する、請求項1に記載のアセンブリ。前記第1の構成要素は前記表面において少なくとも1つのコンタクトを有し、前記少なくとも1つのコンタクトと前記導電性素子との間の電気的な接続は前記開口部を通じて行われる、請求項9に記載のアセンブリ。前記第1の構成要素は、前記表面に隣接した複数のアクティブな半導体デバイスを有する超小型電子素子である、請求項10に記載のアセンブリ。前記第1の構成要素は、前記面において複数のコンタクトを有する超小型電子素子であり、前記導電性パッドを前記複数のコンタクトのうちの少なくとも1つと電気的に接続するトレースを更に備える、請求項1に記載のアセンブリ。前記第1の構成要素は上に複数のトレースを有する誘電体素子であり、前記導電性パッドは前記トレースのうちの少なくとも1つに電気的に接続される、請求項1に記載のアセンブリ。前記面は第1の面であり、前記第1の構成要素は前記第1の面から離れた第2の面において複数のコンタクトを有する超小型電子素子であり、前記導電性パッドは前記複数のコンタクトのうちの少なくとも1つに電気的に接続される、請求項1に記載のアセンブリ。前記結合材料ははんだである、請求項1に記載のアセンブリ。前記パッドはニッケル又は金のうちの少なくとも一方を含む表面層を含み、前記結合材料が該表面層に接触している、請求項1に記載のアセンブリ。請求項1に記載のアセンブリを備え、1つ以上の他の電子構成要素が前記アセンブリに電気的に接続される、システム。ハウジングと、前記アセンブリと、前記ハウジングに実装された前記他の電子構成要素とを更に備える、請求項17に記載のシステム。アセンブリであって、露出した面を有する誘電体領域を含む第1の構成要素と、前記面に沿って延在し、少なくとも一部分が前記面に沿って湾曲した経路内に延在する連続した溝であって、前記面の下に配置された床面を有する、連続した溝と、前記第1の構成要素と第2の構成要素との電気的相互接続を可能にする前記面において露出した導電性パッドであって、該導電性パッドは導電性素子によって画定され、該導電性素子は前記溝によって少なくとも部分的に画定された断面寸法を有し、前記溝の前記床面から該床面の上の或る高さまで延在し、前記面に沿った振子様経路又は螺旋経路のうちの少なくとも一方に少なくとも一部分が延在し、前記経路の少なくとも3つのセグメントに理論直線が交差するようになっており、前記導電性素子は、前記誘電体領域の前記面の露出した部分によって分離された少なくとも2つの隣接セグメントを有し、前記導電性素子は前記高さの少なくとも10倍の前記面に沿った長さを有する、導電性パッドと、前記導電性パッドに接合された、300°C未満の融解温度を有する導電性結合材料であって、前記少なくとも2つの隣接セグメント間で前記面の前記露出した部分をブリッジする、導電性結合材料とを備えてなる、アセンブリ。前記第1の構成要素はその前記面における複数のコンタクトと該面に隣接した複数のアクティブな半導体デバイスとを有する超小型電子素子であり、前記アセンブリは前記導電性パッドを前記複数のコンタクトのうちの少なくとも1つと電気的に接続するトレースを更に備える、請求項19に記載のアセンブリ。前記第1の構成要素はその上に複数のトレースを有する誘電体素子であり、前記導電性パッドは前記トレースのうちの少なくとも1つと電気的に接続される、請求項19に記載のアセンブリ。前記面は第1の面であり、前記第1の構成要素は前記第1の面から離れた第2の面における複数のコンタクトと該第2の面に隣接する複数のアクティブな半導体デバイスとを有する超小型電子素子であり、前記導電性パッドは前記複数のコンタクトのうちの少なくとも1つと電気的に接続される、請求項19に記載のアセンブリ。前記第2の構成要素を更に備え、前記結合材料は前記導電性パッドを前記第2の構成要素の端子と接合している、請求項19~22のいずれかに記載のアセンブリ。前記結合材料ははんだである、請求項19に記載のアセンブリ。前記第1の構成要素は前記表面と前記裏面との間に延在する開口部を含み、前記導電性素子の少なくとも一部分が前記開口部の内面に沿って延在し、前記溝の少なくとも一部分が前記内面に沿って延在し、前記導電性素子は前記溝の前記部分内に延在する、請求項19に記載のアセンブリ。前記少なくとも1つのコンタクトと前記導電性素子との間の電気接続は前記開口部を通じて行われる、請求項25に記載のアセンブリ。前記導電性素子の前記高さは、前記誘電体領域の前記床面と前記面との間の距離よりも大きい、請求項19に記載のアセンブリ。前記導電性素子の前記高さは、前記誘電体領域の前記床面と前記面との間の距離以下である、請求項19に記載のアセンブリ。前記パッドの最も外側のエッジが前記面に対して円形又は正方形の形状の境界を画定する、請求項19に記載のアセンブリ。前記導電性素子の前記経路は、該経路自体に重なることも交差することもない、請求項29に記載のアセンブリ。前記導電性素子の前記経路は、該経路自体に重なるか又は交差するかのうちの少なくとも一方となる、請求項29に記載のアセンブリ。前記導電性素子は、前記境界内の前記面の表面積の75パーセント未満を占める、請求項29に記載のアセンブリ。前記導電性素子の前記高さは前記床面と前記面との間の距離よりも大きく、それによって前記導電性素子は前記誘電体領域の前記面において露出した上面と該上面から離れるように延在するエッジ面とを有し、前記結合材料は前記導電性素子の前記上面及び前記エッジ面に接触する、請求項19に記載のアセンブリ。前記パッドはニッケル又は金の少なくとも一方を含む表面層を含む、請求項19に記載のアセンブリ。前記誘電体領域の前記面は前記第1の構成要素の前記露出した面において露出され、前記第1の構成要素は前記露出した面と反対側の底面を更に有し、前記露出した面と前記底面との間に開口部が延在し、前記底面の上に第2の導電性素子が重なり、前記パッドは前記第1の構成要素内の前記開口部及び前記誘電体領域内の開口部を通じて前記第2の導電性素子に電気的に接続される、請求項19に記載のアセンブリ。前記誘電体領域ははんだマスクを含む、請求項19に記載のアセンブリ。前記誘電体領域は高分子材料である、請求項19に記載のアセンブリ。前記誘電体領域は無機材料である、請求項19に記載のアセンブリ。前記誘電体領域は誘電体材料の2つ以上の積層を含み、そのうちの少なくとも2つの隣接する層が異なる材料を含む、請求項19に記載のアセンブリ。請求項19に記載のアセンブリを備え、1つ以上の他の電子構成要素が前記アセンブリに電気的に接続される、システム。ハウジングと、前記アセンブリと、前記ハウジングに実装された前記他の電子構成要素とを更に備える、請求項40に記載のシステム。第1の構成要素上に導電性構造を形成する方法であって、a第1の構成要素の誘電体領域の一部分を除去することによって、該誘電体領域の露出した面に沿って延在する連続した溝を形成するステップであって、前記溝は少なくとも一部分が湾曲した経路内に延在し、前記溝は前記面の下に配置された床面を有する、連続した溝を形成するステップと、b前記第1の構成要素と第2の構成要素との電気的相互接続を可能にする前記面において露出した導電性パッドを形成するステップであって、該導電性パッドは導電性素子によって画定され、該導電性素子は、前記溝の前記経路によって少なくとも部分的に画定された断面寸法及び経路を有し、前記溝の前記床面から該床面の上の或る高さまで延在し、前記導電性素子は、前記面に沿った振子様経路又は螺旋経路のうちの少なくとも一方に少なくとも一部分が延在し、理論直線が前記経路の少なくとも3つのセグメントに交差するようになっており、前記導電性素子は、前記面の一部分によって分離された少なくとも2つの隣接セグメントを有し、前記導電性素子は前記高さの少なくとも10倍の前記面に沿った長さを有し、前記導電性素子は少なくとも部分的に前記溝内に埋め込まれる、導電性パッドを形成するステップと、c以下のステップのうちの少なくとも一方、すなわち、300°C未満の融解温度を有する導電性結合材料を前記導電性パッドに塗布するステップであって、前記導電性結合材料は前記少なくとも2つの隣接セグメント間で前記面の前記露出した部分をブリッジする、塗布するステップ、又は前記構成要素を前記第2の構成要素と組立てるステップであって、300°C未満の融解温度を有する導電性結合材料が前記導電性パッドを前記第2の構成要素の導電性パッドと接合し、前記導電性結合材料は前記少なくとも2つの隣接セグメント間で前記誘電体領域の前記面の前記露出した部分をブリッジする、組立てるステップのうちの少なくとも一方を実行するステップとを含んでなる、第1の構成要素上に導電性構造を形成する方法。前記導電性素子の前記高さは前記床面と前記面との間の距離よりも大きい、請求項42に記載の方法。前記導電性素子は、前記誘電体領域の前記面に平行な露出した上面と、該導電性素子の前記上面と前記誘電体領域の前記面との間に延在する露出した垂直面とを備え、前記結合材料は前記導電性素子の前記上面及び前記垂直面と接触する、請求項43に記載の方法。前記導電性素子の前記高さは、前記床面と前記面との間の距離以下である、請求項42に記載の方法。前記床面と前記面との間の距離は前記導電性素子の幅よりも大きい、請求項42に記載の方法。前記ステップbは、前記導電性素子が該導電性素子自体に重なることも交差することもないように該導電性素子を形成することを含む、請求項42に記載の方法。前記ステップbは、前記導電性素子が該導電性素子自体に重なるか又は交差するかのうちの少なくとも一方となるように該導電性素子を形成することを含む、請求項42に記載の方法。前記ステップcは、前記溝の少なくとも前記床面の上に重なる触媒層を形成することと、前記触媒層が存在するエリア上に金属を選択的に堆積することであって、前記導電性素子を形成することとを含む、請求項42に記載の方法。前記結合材料は、少なくとも前記第1の構成要素の前記パッドの前記最も外側のエッジ間に延在する、請求項42に記載の方法。前記ステップbは、前記第1の構成要素の前記パッドの面において露出したニッケル又は金のうちの少なくとも一方を含む表面層をめっきすることを含む、請求項42に記載の方法。前記第1の構成要素は第2の領域を含み、前記ステップa及び前記ステップbが実行されるとき、前記誘電体領域は前記第2の領域の上に重なる、請求項42に記載の方法。前記基板は前記上面と反対側の底面と、前記上面と前記底面との間を延在する開口部と、下側の面の上に重なる導電性素子とを有し、前記第1の構成要素の前記パッドは前記基板内の前記開口部及び前記誘電体領域内の隣接する開口部を通じて前記導電性素子に電気的に接続される、請求項52に記載の方法。前記ステップaは、レーザを少なくとも前記面に向けて方向付けて前記誘電体領域の前記部分を焼灼すること、機械的フライス加工、又はサンドブラストのうちの少なくとも1つを含む処理によって実行される、請求項42に記載の方法。前記ステップbは、少なくとも1つの開口部を有する金属ステンシルを前記誘電体領域の上に重なるように位置決めすることと、前記少なくとも1つの開口部を通じて露出した前記誘電体領域の前記部分をサンドブラストによって除去することとを含む、請求項42に記載の方法。前記ステップbは、機械的フライス加工によって前記誘電体領域の一部分を除去することを含む、請求項42に記載の方法。前記ステップbは、前記誘電体領域の前記面と前記溝の少なくとも一部分との上に重なる導電性材料を堆積することと、前記面の少なくとも一部分の上に重なる前記導電性材料を除去することであって、前記誘電体領域の前記面を露出することとを含む、請求項42に記載の方法。前記ステップcは、前記導電性パッドに前記結合材料を塗布することを含み、該結合材料は、前記少なくとも2つの隣接セグメント間で前記面の前記露出した部分をブリッジする、請求項42に記載の方法。前記ステップcは、前記構成要素を前記第2の構成要素と組立てることを含み、前記結合材料は前記導電性パッドを前記第2の構成要素の前記導電性パッドと接合し、前記結合材料は前記少なくとも2つの隣接するセグメント間の前記誘電体領域の前記面の前記露出した部分をブリッジする、請求項42に記載の方法。第1の構成要素アセンブリを形成する方法であって、aマンドレルの平面上に導電性パッドをめっきするステップであって、前記導電性パッドは導電性素子によって画定され、該導電性素子は前記面に沿って延在し、前記面に沿って湾曲した経路に少なくとも一部分が延在する、めっきするステップと、b前記導電性パッドを少なくとも部分的に誘電体材料に埋め込むステップと、c前記マンドレルを除去するステップであって、誘電体領域と該誘電体領域の面において露出した前記導電性パッドとを有する第1の構成要素を形成し、該第1の構成要素と第2の構成要素との電気的相互接続を可能にし、該導電性パッドの前記導電性素子は、前記誘電体領域の前記面に沿った振子様経路又は螺旋経路のうちの少なくとも一方に少なくとも一部分が延在し、理論直線が前記経路の少なくとも3つのセグメントに交差するようになっており、前記導電性素子は、前記誘電体領域の前記面の一部分によって分離された該導電性素子の少なくとも2つの隣接セグメントを有し、前記誘電体領域の前記面の少なくとも一部分が前記少なくとも2つのセグメント間で露出され、前記導電性素子は前記高さの少なくとも10倍の前記誘電体領域の前記面に沿った長さを有する、除去するステップと、d以下のステップのうちの少なくとも一方、すなわち、300°C未満の融解温度を有する導電性結合材料を前記導電性パッドに塗布するステップであって、前記導電性結合材料は前記少なくとも2つの隣接セグメント間で前記面の前記露出した部分をブリッジする、塗布するステップ、又は前記構成要素を前記第2の構成要素と組立てるステップであって、300°C未満の融解温度を有する導電性結合材料が前記導電性パッドを前記第2の構成要素の導電性パッドと接合し、前記導電性結合材料は前記少なくとも2つの隣接セグメント間で前記誘電体領域の前記面の前記露出した部分をブリッジする、組立てるステップのうちの少なくとも一方を実行するステップとを含んでなる、第1の構成要素アセンブリを形成する方法。前記マンドレルは金属シートを含み、前記ステップcは前記金属シートをエッチングすることであって、前記第1の構成要素の前記パッドを露出させることを含む、請求項60に記載の方法。前記ステップbは、前記第1の構成要素の前記導電性パッドを、前記誘電体材料を含む少なくとも部分的に硬化した誘電体領域内に埋め込むことを含む、請求項60に記載の方法。前記ステップbは、前記誘電体材料を堆積することであって、前記第1の構成要素の前記導電性パッドの少なくとも一部分と接触させることを含む、請求項60に記載の方法。前記ステップdは、前記導電性パッドに前記結合材料を塗布することを含み、該結合材料は前記少なくとも2つの隣接セグメント間で前記面の前記露出した部分をブリッジする、請求項60に記載の方法。前記ステップdは、前記構成要素を前記第2の構成要素と組立てることを含み、前記結合材料は前記導電性パッドを前記第2の構成要素の前記導電性パッドと接合し、前記結合材料は前記少なくとも2つの隣接するセグメント間の前記誘電体領域の前記面の前記露出した部分をブリッジする、請求項60に記載の方法。構成要素アセンブリを形成する方法であって、a導電性パッドを有するリードフレームを設けるステップであって、該導電性パッドは導電性素子によって画定され、該導電性素子は前記面に沿って延在し、前記面に沿って湾曲した経路に少なくとも一部分が延在する、設けるステップと、b前記リードフレームを少なくとも部分的に誘電体材料に埋め込むステップと、ここで、前記導電性パッドは前記構成要素と第2の構成要素との電気的相互接続を可能にするために前記誘電体材料の面において露出され、前記導電性パッドの前記導電性素子は、前記誘電体領域の前記面に沿った振子様経路又は螺旋経路のうちの少なくとも一方に少なくとも一部分が延在し、前記経路の少なくとも3つのセグメントに理論直線が交差するようになっており、前記導電性素子は、前記誘電体領域の前記面の一部分によって分離された該導電性素子の少なくとも2つの隣接セグメントを有し、前記誘電体領域の前記面の少なくとも一部分が前記少なくとも2つのセグメント間で露出され、前記導電性素子は前記高さの少なくとも10倍の前記誘電体領域の前記面に沿った長さを有し、c以下のステップのうちの少なくとも一方、すなわち、300°C未満の融解温度を有する導電性結合材料を前記導電性パッドに塗布するステップであって、前記導電性結合材料は前記少なくとも2つの隣接セグメント間で前記面の前記部分をブリッジする、塗布するステップ、又は前記構成要素を前記第2の構成要素と組立てるステップであって、300°C未満の融解温度を有する導電性結合材料が前記導電性パッドを前記第2の構成要素の導電性パッドと接合し、前記導電性結合材料は前記少なくとも2つの隣接セグメント間で前記誘電体領域の前記面の前記露出した部分をブリッジする、組立てるステップのうちの少なくとも一方を実行するステップとを含んでなる、構成要素アセンブリを形成する方法。前記ステップcは、前記導電性パッドに前記結合材料を塗布することを含み、該結合材料は前記少なくとも2つの隣接セグメント間で前記面の前記露出した部分をブリッジする、請求項66に記載の方法。前記ステップcは、前記構成要素を前記第2の構成要素と組立てることを含み、前記結合材料は前記導電性パッドを前記第2の構成要素の前記導電性パッドと接合し、前記結合材料は前記少なくとも2つの隣接するセグメント間の前記誘電体領域の前記面の前記露出した部分をブリッジする、請求項66に記載の方法。本明細書において用いるとき、導電性素子が誘電体素子の面において露出しているという記述は、導電性素子が、誘電体素子の面に対して垂直である方向において、誘電体素子の外側から誘電体素子の面に向かって移動している理論的な点に接触することができることを示す。したがって、誘電体素子の面において露出している端子又は他の導電性素子は、このような面から突出することができるか、このような面と同一平面とすることができるか、又はこのような面に対して凹状であり、誘電体の孔又は窪みを通して露出することができる。図8及び図9に示すアセンブリ100の第1の実施形態を、その構築方法に従って説明する。アセンブリ100は、例えば図1及び図2に示すような第1の構成要素105を備える。この構成要素は、少なくとも誘電体領域120を含み、誘電体領域120の基礎となる支持素子、例えば基板も備えることができる。第1の構成要素は、例えば、チップキャリア、パッケージの他の構成要素、又は回路パネル内に製造される誘電体素子とすることができる。基板110は、後述するように、構成要素105の付加的な誘電体層とすることもできるし、他の構造とすることもできる。図1及び図2に示すように、床面126を有する連続した溝124が、誘電体領域の面122に沿って延在して形成される。床面126は、溝124の最も低い部分として定義される。溝124の少なくとも一部分が面122に対して湾曲した経路に延在している。溝124は、誘電体領域120の一部分を除去することによって形成することができる。1つの実施例では、これはレーザを面122に向けることによってレーザ焼灼により行うことができる。例えば、システム、例えばコンピュータを用いて、レーザによって生成される照明スポットを面122の様々なロケーションに移すことができる。レーザは犠牲層存在する場合の一部分及び誘電体領域120の一部分を焼灼するか又は他の方法で除去する。溝124は、湾曲しているか又は曲線状の床面126を有して描かれているが、意図的に又はレーザを用いる制約の結果として長方形等の他の断面を形成することもできる。描かれていないが、レーザを用いて焼灼するステップの前に、誘電体領域120の面122の上に重なる犠牲層を設けることができる。犠牲層は通常、高分子材料とすることができ、面122の輪郭に一致する露出した面を有する。犠牲層は、スプレーコーティング、スピンコーティング、ディッピング、又は他の方法によって施すことができる。特定の実施形態では、犠牲層はエッチング剤を用いる等による化学的手段によって除去可能である。1つの実施形態では、犠牲層はピーリングによって除去可能である。犠牲層を用いることができるが、溝124の形成は犠牲層の使用を必要としない。溝を形成した後、面122に沿って溝の方向に延在する導電性素子が形成される。1つの実施形態では、誘電体領域120及び/又は存在する場合犠牲層の露出した部分の上に重なる触媒層を形成することができる。触媒層は、溝124の少なくとも床面126の上に重なり、通常、後続の金属蒸着プロセス、例えば、触媒層の上に金属層をめっきする際に用いられる後続の水性蒸着aqueousdepositionプロセスを触媒することができる金属粒子の薄い層からなる。1つの例では、触媒層はプラチナ粒子を含みうる。1つの例では、触媒層は、例えば触媒粒子を含む溶液槽に基板を浸すことにより、犠牲層の露出した面に触媒粒子を含む液体を与えることによって形成することができる。触媒層は通常、第1の構成要素105を均一にコーティングする。犠牲層は存在する場合、第1の構成要素105から除去され、それによって犠牲層上に堆積した触媒層も除去される。このようにして、犠牲層が除去された後、触媒層は溝124内にのみ堆積している。犠牲層が存在しない場合、触媒層は、導電性素子を形成するようにめっきされることになる第1の構成要素105のエリア内又はそのエリアに沿ってのみ堆積することができる。このエリアは、例えば溝124内のエリアのみである可能性がある。次に、シード層を触媒層上に選択的に堆積することができ、プロセスは、接着層、障壁金属層、及び一次金属層のうちの任意のもの又は全てを含みうる1つ以上の金属層の堆積に進むことができる。通常、そのようなシード層、接着層、障壁金属層、又は一次金属層はめっきによって堆積される。触媒層が存在するエリア上に金属を選択的に堆積するこのプロセスの結果、図3及び図4に示すように、溝内124に形成される導電性素子132が形成される。図4により明確に示される導電性素子132の断面寸法、すなわち溝124の床面126の上の導電性素子132の幅及び高さ又は厚みは、少なくとも部分的に溝124によって画定される。導電性素子132は平面の上面135を有するものとして描かれているが、実際には或る程度のU字形の面が生成される場合がある。このため、導電性素子132の高さはその最も低い点すなわち溝124の最も低い点からその最も高い点まで延在するものとして定義することができる。図2に示す溝124の深さ128及び幅130の対応する断面寸法は、導電性素子132を画定するのに役立つ。深さ128は床126と誘電体領域120の面122との間で測定される。深さは、溝124の深さ128及び長さ方向125に垂直な面122に沿った垂直方向に測定されるような溝の幅130よりも大きくすることができる。さらに、深さ128は、幅130に対応する導電性素子132の幅よりも大きくすることができる。このようにして、導電性素子132は溝124の内面に一致する輪郭を有することができ、少なくとも部分的に誘電体領域120内の溝124内に埋め込まれる。1つの実施形態では、導電性素子132の高さは、そのセグメントに沿った導電性素子の経路全体にわたって少なくとも実質的に同じとすることができる。上述した実施形態の一変形形態では、犠牲層は、導電性素子132を構成する1つ以上の金属層が堆積された後に除去することができる。例えば、1つの実施形態では、犠牲層は、一次金属層が堆積される前に設けられるシード層、接着層、障壁金属層、又は他の金属層のうちの任意のもの又は全てを堆積した後に除去することができる。そのような場合、犠牲層はエッチング、ピーリング、又は他の方法等によって誘電体領域からリフトオフプロセスにおいて除去することができる。そして、犠牲層を除去した後、金属蒸着は、一次金属層を含む1つ以上の後続の金属層の堆積に進み、導電性素子132を形成することができる。図3及び図4に示されるように、導電性素子132は誘電体領域120の面122において露出したパッド134を形成する。パッド134は、導電性トレース、他の導電性パッド、又は他の回路構成要素等の1つ以上の他の導電性素子図示せずに接続するか又はそれらと一体に形成することができる。そのような他の導電性素子は、端部139又は経路ロケーション141等の導電性素子134の1つ以上のロケーションから延在するか又はそれらに接続することができる。パッド134は、図10に示す第1の構成要素105と第2の構成要素107との電気的相互接続を可能にする。パッド134は導電性素子132によって画定され、導電性素子132は、溝124の経路によって少なくとも部分的に画定された断面寸法及び経路を有する。導電性素子132は、溝124の床面126から床面126の上の或る高さまで延在する。図4に示すように、導電性素子132の高さは、床面126と面122との間の距離よりも大きい。一方、図5及び図6に示す本発明の代替的な実施形態では、床面の上の導電性素子の高さは、それぞれそのような距離以下とすることができる。図5において、導電性素子232は、床面226と誘電体領域220の面222との間の距離に等しい或る高さまで床面226の上に延在する。この場合、導電性素子232の上面244は、誘電体領域の面222と同一平面とすることができる。図6は、床面326と誘電体領域320の面322との間の距離未満の或る高さまで床面326の上に延在する導電性素子332を示している。それによって、導電性素子の上面344は、誘電体領域の面322の下に配置される。図3に示すように、導電性素子132は誘電体領域120の一部分137によって分離された少なくとも2つの隣接したセグメント136、138を含む。したがって、理論直線199が、導電性素子132の少なくとも3つのセグメント136、138、及び150に交差するといえる。導電性素子132は全体として、例えば床面126から上面135まで測定されるようなその導電性素子の高さ133よりも少なくとも10倍大きい長さを面122に沿って有する。パッド134は、導電性素子132が一般的にパッド134の最も外側のエッジによって画定される図12に示すほぼ円形の境界146内に誘電体領域120の面122の面積の約75パーセントを占めるように構築することができる。好ましい実施形態では、本発明による導電性素子は、そのような境界内の面積の10パーセント~75パーセントを占め、或る特定の実施形態では、導電性素子は、そのような境界内の面積の約25パーセントを占めることができる。第1の構成要素105は1つの構成により示されて説明されているが、本発明によってアセンブリ100及び第1の構成要素105の他の構成を実現することができ、以下でより十分に説明する。例えば、第1の構成要素105は、図1及び図3に示すように螺旋経路を有する導電性素子132を含む。他の例では、第1の構成要素505が、図13に示すように面522上に正弦曲線経路を有する導電性素子532を含むことができるか、又は第1の構成要素605が、図14に示すように面622上に振子様経路oscillatingpathを有する導電性素子632を含むことができる。正弦曲線経路は通常、波形をとり、振子様経路は通常、導電性素子の始点から終点への方向に沿って左右に延在する経路である。振子様経路は、正弦曲線経路を含む導電性素子の構成のアレイを広義に示す。さらに、振子様経路は、図14に示すように一様である必要がない。導電性素子632は、パッドの一部分を形成する振子様経路を形成することができ、1つ以上の部分は他の方式で構成される。例えば、パッドは、振子様経路を形成する部分と、振子様経路に交差するがいかなる特定の形状タイプによっても特徴付けることができない別の部分とを含みうる。振子様経路は、例えば三角波形状、ジグザグパターン、又は任意の他の類似のパターンとすることができる。振子様経路が、一様な長さのセグメント636を有することも、セグメント間の同じ角度634を用いて方向を反転することも必要でない。経路の少なくとも幾つかの隣接するセグメントがその双方の端部において合わせて接合されない場合がある。むしろ、幾つかの場合には、導電性素子は、導電性パッドのために設定された規定のエリア内で蛇行する振子様経路を有することができる。ここで、経路のセグメントは、長さが変動することができ、セグメント間の変動する角度を有することができる。導電性素子532及び632の場合、それぞれが、一般的に導電性素子532及び632それぞれの最も外側のエッジによって画定される概ね正方形形状の境界内のそれぞれの面522、622の面積の約75パーセント未満を占有することができる。本発明によれば、導電性素子の任意の他の形状又は構成を実現してパッドを形成することができる。本発明の1つの利点は、上記境界内に配置された導電性素子の任意のパターンを有するパッドの全体的な外側境界を画定することができることである。このため、導電性素子は、正確なパターンを必要としないが、パッドとしてのその全体構造に起因して効果的である。図3に示すような導電性素子132はその経路に沿って導電性素子132自体に重なることも交差することもない。図11に示される実施形態等の代替的な実施形態では、第1の構成要素405の導電性素子432は、面422の1つ以上のエリアにおいて導電性素子432に重なるか又は交差する場合がある。パッド134を形成する別の方法では、導電性材料を誘電体領域120の面122及び溝124の少なくとも一部分の上に重ねて堆積することができる。そして、面122の少なくとも一部分の上に重なる導電性材料の幾らかを除去して誘電体領域120の面122を露出させることができる。導電性パッド134を形成した後、図8及び図9に示すように、導電性結合材料140を少なくとも部分的にパッド134の上に重ねて堆積することができる。好ましくは300°C未満の融解温度を有し、はんだ材料とすることができる導電性結合材料140が、少なくともパッド134の最も外側のエッジ間を延在し、図8に示すように、面122に垂直な方向から見たときにパッド134を全体的に覆うことができる。導電性結合材料140は導電性パッド134に接合され、導電性素子132のセグメント136、138間の誘電体領域120の部分137をブリッジする。これは図3において、より明確に示される。図10に示される第2の構成要素107は、結合材料140を通じてパッド134に接合された端子108を含む。結合材料140は第1の構成要素105を第2の構成要素107と組み立てる前にパッド132に直接塗布することができる一方、結合材料140は第2の構成要素107の端子108のみに代わりに塗布することもできるし、構成要素を合わせて組み立てる前にパッド132及び端子108のそれぞれに対し別個に塗布することもできる。導電性素子132が面122の上の或る高さまで延在する図9に示すように、導電性素子132は誘電体領域120の面122の上に露出される露出した上面144と、上面144と面122との間に延在する露出した垂直面142と、を備える。垂直面142は、上面144から離れるように延在するエッジ面であるが、上面144及び誘電体領域面122に対し垂直方向又は法線方向にあってもなくてもよい。結合材料140は上面144及び垂直面142と接触する。代替的な実施形態では、図5及び図6に示す実施形態のように、結合材料は、導電性素子及び面と異なる形で接触する。図5では、上面244は、誘電体領域220の面222と実質的に同一平面である。このため、結合材料は、導電性素子232の上面244及び面222と実質的に平面の接触面を有する。図6では、面322の下に配置される導電性素子332の上面344とともに、結合材料は、導電性素子332の上面344と誘電体領域320の面322との間に露出された溝324の垂直面348にも接触する。結合材料が接触することができる表面積が大きいほど、結合材料と第1の構成要素との間の接着が強まることが理解されよう。さらに、ニッケル、金、又は別の金属を含む表面層は、上面142、エッジ面144等のパッド134の1つ以上の面においてめっきするか又は他の形で露出させることができる。本発明によれば、第1の構成要素の実施形態は、単一の誘電体領域からなることができるか、誘電体領域の基礎となる基板を含むことができるか、又は積み重なって形成された2つ以上の誘電体領域若しくは誘電体層を含むことができる。誘電体領域は、誘電体材料の2つ以上の積層を含むことができ、そのうちの少なくとも2つの隣接する層が異なる材料を含む。誘電体領域は通常、中でも、任意の形態の二酸化ケイ素等の1つ以上の誘電体材料、他の誘電体シリコン化合物、高分子材料、又はセラミック材料等の他の無機誘電体材料を含む。本発明による基板は通常、本質的に単結晶半導体材料からなる。単結晶半導体材料は、例えば、シリコン、シリコンと別の材料との合金、中でもガリウムひ素等の1つ以上のIII-V半導体化合物、又は1つ以上のII-VI半導体化合物等である。特定の実施形態では、基板は、表面のアクティブ半導体デバイス層を裏面のバルク半導体領域と分離する埋込み酸化物BOX層を含むシリコンオンインシュレータ基板とすることができる。図7に示す一実施形態では、基板110は裏面112と表面114との間に延在する開口部116と、表面114に配置された複数の導電性素子118とを備える。導電性素子132は、基板110内の開口部116及び誘電体領域120内の隣接する開口部を通って延在することによって、パッド134を導電性素子118のうちの少なくとも1つと電気的に接続する。溝124の少なくとも一部分が開口部116の内面に沿って延在することができ、導電性素子132が溝124の一部分の中を延在することができる。第1の構成要素705の別の実施形態が図15~図18に示されており、チップ710とチップ710の上面の上に重なるパッシベーション層703とを備える。ボンドパッド750が、露出した面を有する誘電体領域であるパッシベーション層703の露出した面704上に配置される。導電性パッド734も上記で説明したように面704上に形成される。トレース752がチップ750と電気的に接続され、面704に沿って延在し、パッド734の一部分と電気的に接続する。トレース752は上記で概説したようなプロセス中にパッド734と連結して形成することもできるし、パッド734が形成された後にチップ750をパッド734と電気的に接続するように形成することもできる。図15に示すように、トレース752が配置される位置に複数のトレースを同様に又は代替的に位置決めすることができる。パッド734は、例えば図10を参照して上記で説明したように、チップ750とチップに接合することができる外部構成要素との間の電気接続を可能にする。それに関して、図17に示すように、フォトリソグラフィ法を用いること等によって、パッシベーション層703及びトレース752の上に重なるはんだマスク756を堆積することができる。このため、パッド132は露出したままにされ、導電性結合材料740図18によって覆うことができる。次に、図10に示された方法と同様の方法で、結合材料740を通じてチップ750に別の構成要素を電気的に接続することができる。代替的に、上に結合材料を有する端子を有する第2の構成要素をパッド734に接合して電気接続を形成することができる。本発明による第1の構成要素805を形成する別の方法を示す更なる実施形態が図19~図22に示されている。マンドレル860の平面862又は他のタイプのリードフレーム上に導電性パッド834図19及び図20が形成される。パッド834が、上記で検討したのと同様の構成でめっきされた導電性素子として形成される。そして、マンドレル860は誘電体領域820に隣接して位置決めされ、パッド834が誘電体領域820図21の面822に隣接するようにされる図21。パッド834を誘電体領域820に埋め込む力がマンドレル860に加えられる。誘電体領域820は、少なくとも部分的に硬化することができる。そして、マンドレル860は除去され、結果として得られる第1の構成要素805図22は上記で説明した実施形態におけるものに類似している。或る特定の実施形態では、マンドレル860は1つ以上の金属シートで構成することができ、マンドレル860を除去するステップは、各金属シートをエッチング除去してパッド834を露出させることによって行われる。他の実施形態では、誘電体領域820は予め形成されない場合があり、むしろ、誘電体材料がマンドレル860の面862に堆積され、そしてマンドレル860が除去されて第1の構成要素805が形成される場合がある。本明細書に記載の実施形態のうちの任意のもの又は全てにおいて、上述したような又は上記で説明した技法に従って形成された螺旋経路導電性パッド又は振子様経路導電性パッドを有する第1の構成要素を、上述したように導電性パッドの面に接触しかつ第2の構成要素の端子に接触する導電性結合材料を用いて、第2の構成要素に接合するか又は電気的に接続することができる。結合材料は、導電性パッドの少なくとも2つの隣接するセグメント間で誘電体領域の面の一部分をブリッジする。第1の構成要素を第2の構成要素と組み立てる前に、結合材料をそのような導電性パッドに塗布することができ、その場合、導電性パッド上の結合材料は、第1の構成要素と第2の構成要素との間に接合による接続又は導電性接続の一部を形成することになる。代替的に、第1の構成要素及び第2の構成要素を組み立てる前に、第2の構成要素の端子に結合材料を塗布し、そのような導電性パッドには塗布しないことができる。組立てステップ中、第2の構成要素の端子からの結合材料は導電性パッドの面上に流れ、そして、少なくとも2つの隣接するセグメント間の誘電体領域の面の一部分をブリッジすることになる。1つの例では、導電性接合部は、はんだ等のボンドメタルを、ボンドメタルを流すのに十分な温度まで過熱することによって形成することができ、このときボンドメタルは、そのようなパッドの面と、その面と並置された第2の構成要素の端子とを接触させる。そして、ボンドメタルは再び再固化して導電性接合部を形成する。別の例では、そのような導電性パッド及び第2の構成要素の端子に結合材料を別個に塗布することができ、そして、第1の構成要素及び第2の構成要素を上記で説明するように合わせて接合することができる。本発明よる第1の構成要素は、誘電体領域の面に隣接する複数のアクティブな半導体デバイスを有する超小型電子素子とすることができる。代替的な実施形態では、第1の構成要素は、その面において複数のコンタクトを有する超小型電子素子とすることができ、導電性パッドを複数のコンタクトのうちの少なくとも1つと電気的に接続するトレースを更に含みうる。更に他の実施形態では、第1の構成要素は面において複数のコンタクトを有する超小型電子素子とすることができ、導電性パッドは複数のコンタクトのうちの少なくとも1つと電気的に接続することができる。本発明の或る特定の実施形態では、基板は本質的に多結晶半導体材料からなり、基板の上に重なる誘電体領域は、基板の傾斜した面の輪郭に一致する誘電体材料の層を含む。代替的な実施形態では、基板は、本質的に誘電体材料からなることもできるし、本質的に導電性材料からなる領域を含み、導電性材料の領域の上に誘電体領域が重なることもできる。フォトリソグラフィの代替としてレーザを用いて導電性素子を形成することによって、素子のレイアウトをより容易に変更することを可能にすることができる。この方法を用いると、レーザの動きによって導電性素子の形状及び寸法が決まるので、レイアウトの変更は、レーザの動きを制御するコンピュータプログラムに対する変更しか必要としなくてよい。これは、フォトリソグラフィによってトレースを形成するのに用いられるフォトマスクを作製及び検証するのに必要な時間及び費用と対照をなす。上記で説明した実施形態は、例えば経路を定義するのにレーザを用いる直接書込み法等によって形成される溝及び穴を含みうる。一方、他の方法を用いて本発明によるそのような特徴部を形成することができる。機械的フライス加工を利用することができる。フライス加工では、ハンマと呼ぶことができる小さな直径の素子が、存在する場合に犠牲層と誘電体領域とを繰り返し叩打し、そのような材料を緩めて除去し、溝又は穴を形成する。利用することができる別の方法は金属ステンシルと合わせたサンドブラスト技法である。金属ステンシルは犠牲層及び/又は誘電体領域の上に重なるように位置決めされ、導電性素子の所望の最終パターンに従って形状付けられた開口部を含む。サンドブラスト技法は、砂ベースの材料を、その砂ベースの材料が開口部を通じて露出したエリア内の犠牲層及び/又は誘電体領域を叩打するような方向で誘電体領域に向けることによって用いられる。それによって、1つ以上の溝が誘電体領域内に形成される。機械的フライス加工及びサンドブラストのこれらの特定の技法は、フォトマスクを通じたフォトレジストの露出を用いたパターニングに主に基づくものではないので、非リソグラフィ技法とみなすことができる。そのようなパターニング技法及びその技法を用いて形成することができる他の構造の説明は、2010年7月23日に出願された、本発明の譲渡人に譲渡された米国特許出願第12/842,669号に見出すことができ、その開示内容は引用することにより本明細書の一部をなすものとする。本発明による構造を構築する方法の残りのステップは上記で示したとおりである。1つの実施形態では、本明細書において開示した方法は、ラスタリング等の既存の方法によって形成されたものよりも優れた平面性を有するパッドの上面を達成することができる。本発明によるパッドは通常、間隙によって分離されたセグメントを含むので、上面の平面性は、同一平面上にあるか又は単一平面を実質的に定義する隣接するセグメントの上面によって達成することができる。犠牲層を除去する或る特定の方法は、犠牲層が本質的に、より不安定となることを必要とすることに留意されたい。例えば、上記で説明したサンドブラスト技法は、より多くの不安定な犠牲層を用いてより効率的に実行することができ、それによって砂ベースの材料は犠牲層に埋め込まれず、むしろ犠牲層を破壊して除去することになる。上記で検討した特定の実施形態では、結果として得られるアセンブリは、アクティブな回路素子、例えば中でもトランジスタ、ダイオード、又は他の超小型電子デバイス若しくは微小電気機械デバイスを内部に有する超小型電子ユニットとすることができるか又はそれを含むことができ、上記で説明したような1つ以上の技法によって、例えば非フォトリソグラフィ技法でも形成されたトレースを有することができる。また、上記で検討した或る特定の実施形態では、結果としてのアセンブリは、上記で説明したように形成されたトレースを有するが内部にアクティブな回路素子を有しない半導体材料又は誘電体材料の少なくとも一方の基板を有するインタポーザ構造とすることができるか又はそれを含みうる。そのような実施形態によるインタポーザ構造又は構成要素は、例えば超小型電子素子、基板、又は回路パネル等の1つ以上の外部構成要素との相互接続のために、1つ以上の表面及び裏面において露出した導電性素子を有することができる。上記で検討した特定の実施形態では、結果として得られるアセンブリは、アクティブな回路素子、例えば中でもトランジスタ、ダイオード、又は他の超小型電子デバイス若しくは微小電気機械デバイスを内部に有する超小型電子ユニットとすることができるか又はそれを含むことができ、上記で説明したような1つ以上の技法によって形成されたトレースを有する。また、上記で検討した或る特定の実施形態では、結果としてのアセンブリは、上記で説明した1つ以上の方法によって形成されたトレースを有するが内部にアクティブな回路素子を有しない半導体材料又は誘電体材料の少なくとも一方の基板を有するインタポーザ構造とすることができるか又はそれを含みうる。そのような実施形態によるインタポーザ構造又は構成要素は、例えば超小型電子素子、基板、又は回路パネル等の1つ以上の外部構成要素との相互接続のために、1つ以上の表面及び裏面において露出した導電性素子を有することができる。上述した構造は、並外れた3次元相互接続機能を提供する。これらの機能を任意のタイプのチップで使用することができる。単に例として、チップの以下の組合せを、上述したような構造に含めることができる。すなわち、iプロセッサ及びプロセッサと使用されるメモリ、ii同じタイプの複数のメモリチップ、iiiDRAM及びSRAM等の多様なタイプの複数のメモリチップ、iv画像センサ及びセンサからの画像を処理するために使用される画像プロセッサ、v特定用途向け集積回路ASIC及びメモリである。上述した構造を、多様な電子システムの構成で利用することができる。例えば、本発明の更なる実施形態によるシステム900は、他の電子構成要素908及び910とともに上述したような構造906を含む。説明した例では、構成要素908は半導体チップであり、構成要素910が表示画面であるが、他の任意の構成要素を使用することができる。当然ながら、例示を明確にするために図23には2つの追加の構成要素のみを示すが、本システムは、任意の数のこのような構成要素を含みうる。上述した構造906を、例えば、複合チップ、又は複数のチップを組み込んだ構造とすることができる。更なる変形形態では、両方を提供することができ、任意の数のこのような構造を使用することができる。構造906並びに構成要素908及び910は、破線で概略的に示す共通ハウジング901内に取り付けられ、必要に応じて互いに電気的に相互接続されて所望の回路を形成する。図示する例示的なシステムでは、システムは、可撓性印刷回路基板等の回路パネル902を含み、回路パネルは、構成要素を互いに相互接続する多数の導体904を含み、それらのうちの1つのみを図23に示す。しかしながら、これは単に例示的なものであり、電気接続をもたらす任意の適切な構造を使用することができる。ハウジング901は、例えば携帯電話又は携帯情報端末における使用可能なタイプの携帯型ハウジングとして示されており、画面910は、ハウジングの表面に露出している。構造906が、撮像チップ等の感光素子を含む場合、光を構造に誘導するために、レンズ911又は他の光学デバイスも提供することができる。この場合もまた、図23に示す簡略化システムは、単に例示的なものであり、上述した構造を用いて、デスクトップコンピュータ、ルータ等、一般に固定構造とみなされるシステムを含む他のシステムを作製することができる。本発明は特定の実施形態を参照しながら本明細書において説明されてきたが、これらの実施形態は本発明の原理及び応用形態を例示するにすぎないことを理解されたい。そのため、添付の特許請求の範囲によって規定されるような本発明の趣旨及び範囲から逸脱することなく、例示的な実施形態に数多くの変更を加えることができること、及び他の構成を考案することができることを理解されたい。"