半導体基板上に形成された半導体層の表面上のうち、互いに離間した位置に、第1の複数の金属層を積層することにより、複数の積層体を形成する工程と、これらの積層体をそれぞれ加熱することにより、前記複数の積層体が合金化した複数の金属体を形成するするとともに、これらの複数の金属体を前記半導体層にオーミック接触させる工程と、これらの複数の金属体をそれぞれ薄膜化することにより、複数の合金層を形成する工程と、これらの合金層上に第2の金属層をそれぞれ積層することにより、ドレイン電極およびソース電極を形成する工程と、これらのドレイン電極およびソース電極を含む前記半導体層の表面上に、レジスト層を形成する工程と、前記ドレイン電極と前記ソース電極との間の前記レジスト層に開口部を形成する工程と、この開口部内にゲート電極を形成する工程と、前記レジスト層を除去する工程と、を具備し、前記第1の複数の金属層のうち、少なくとも一つは、前記積層体を加熱する温度より低い融点を有する金属であることを特徴とする半導体装置の製造方法。前記半導体層は、GaN系の材料からなる半導体層であり、前記積層体は、アルミニウム層を含むことを特徴とする請求項1に記載の半導体装置の製造方法。前記積層体は、チタン層、前記アルミニウム層、ニッケル層、金層がこの順で積層されたものであり、前記積層体の加熱温度は、600°であることを特徴とする請求項2に記載の半導体装置の製造方法。前記半導体層は、GaN層と、このGaN層上に形成されたAlGaN層と、であることを特徴とする請求項1乃至3のいずれかに記載の半導体装置の製造方法。本発明の実施形態は、設計された形状およびサイズのゲート電極を形成することが可能な半導体装置の製造方法を提供することを目的とする。本発明の実施形態に係る半導体装置の製造方法は、複数の積層体を形成する工程、前記複数の積層体をそれぞれ加熱する工程、複数の合金層を形成する工程、ドレイン電極およびソース電極を形成する工程、レジスト層を形成する工程、開口部を形成する工程、ゲート電極を形成する工程、および前記レジスト層を除去する工程、を具備する。前記複数の積層体を形成する工程は、半導体基板上に形成された半導体層の表面上のうち、互いに離間した位置に、第1の複数の金属層をそれぞれ積層することにより、複数の積層体を形成する工程である。なお、前記第1の複数の金属層のうち、少なくとも一つは、前記積層体を加熱する温度より低い融点を有する金属である。前記複数の積層体をそれぞれ加熱する工程は、前記複数の積層体をそれぞれ加熱することにより、前記複数の積層体が合金化した複数の金属体を形成するするとともに、これらの複数の金属体を前記半導体層にオーミック接触させる工程である。前記複数の合金層を形成する工程は、前記複数の金属体をそれぞれ薄膜化することにより、複数の合金層を形成する工程である。前記ドレイン電極およびソース電極を形成する工程は、前記複数の合金層上に第2の金属層をそれぞれ積層することにより、ドレイン電極およびソース電極を形成する工程である。前記レジスト層を形成する工程は、前記ドレイン電極およびソース電極を含む前記半導体層の表面上に、レジスト層を形成する工程である。前記開口部を形成する工程は、前記ドレイン電極と前記ソース電極との間の前記レジスト層に開口部を形成する工程である。前記ゲート電極を形成する工程は、前記開口部内にゲート電極を形成する工程である。以下、本発明の実施の形態に係る半導体装置の製造方法および半導体装置について、図面を参照して説明する。図1は、本発明の実施形態に係る半導体装置を示す縦断面図である。図1に示す半導体装置10は、GaN系の半導体装置である。すなわち、図1に示す半導体装置10は、例えばシリコンSiからなる半導体基板11上に、GaN系の材料からなる半導体層12が、例えばエピタキシャル成長により形成され、半導体層12上に、ドレイン電極13、ソース電極14、およびゲート電極15が形成されたものである。なお、半導体基板11は、炭化ケイ素SiC、またはサファイアからなる基板であってもよい。半導体層12は、例えばGaNからなるバッファ層12a、AlGaN層12bがこの順で積層された層である。ドレイン電極13およびソース電極14はそれぞれ、AlGaN層12bとオーミック接触する薄膜化された合金層13a、14aを最下層に有し、例えばチタンTi層13b、14b、プラチナPt層13c、14c、金Au層13d、14d、がこの順で、合金層13a、14a上に積層されたものである。合金層13a、14aはそれぞれ、例えばTi、アルミニウムAl、ニッケルNi、Auがこの順で積層され、合金化された後、薄膜化されたものである。なお、ドレイン電極13およびソース電極14において、プラチナPt層13c、14cは、タンタルTa層であってもよい。これらのドレイン電極13およびソース電極14はそれぞれ、縦断面における形状が長方形状である。ゲート電極15は、ドレイン電極13とソース電極14との間のAlGaN層12bとショットキー接合するショットキー電極であり、例えばNi、Auがこの順で積層された後、合金化されたものである。なお、ゲート電極15は、この電極15とソース電極14との距離が、ゲート電極15とドレイン電極13との距離より短くなる位置に配置されている。このゲート電極15は、縦断面における形状が長方形状であるが、ゲート電極15のAlGaN層12bとの接触面積は、ドレイン電極13およびソース電極14とAlGaN層12bとの接触面積と比較して、極めて狭い。また、半導体基板11の裏面には、裏面金属16が形成されている。裏面金属16は、半導体装置10の接地用金属であると同時に、装置10の放熱板として作用するものであり、例えば金からなる。裏面金属16は、例えば半導体装置10のソース電極14に、半導体基板11、および半導体層12を貫通する貫通電極図示せずを介して互いに接続される。次に、本実施形態に係る半導体装置10の製造方法について、図2乃至図8を参照して説明する。図2乃至図8は、それぞれ本実施形態に係る半導体装置10の製造方法を説明するための、図1に相当する断面図である。まず図2に示すように、半導体基板11上に、GaN系の材料からなる半導体層12を、例えばエピタキシャル成長により形成する。続いて、この半導体層12上の所定の位置に、第1の複数の金属層として、Ti層17a、18a、Al層17b、18b、Ni層17c、18c、Au層17d、18dを、この順で積層し、複数の金属層の積層体17、18を形成する。形成された積層体17、18の高さは、それぞれ例えば500nm~1μm程度である。次に、図3に示すように、図2の工程において形成された金属層の積層体17、18を、例えば600°C程度で熱処理することにより、積層体17、18を合金化し、金属体17 ́、18 ́を形成する。金属体17 ́、18 ́は、半導体層12にオーミック接触する。Ti層17a、18a、Al層17b、18b、Ni層17c、18c、Au層17d、18dからなる積層体17、18を、GaN系の材料からなる半導体層12にオーミック接触させる場合、その加熱温度は600°C程度であることが好ましく、積層体17、18と半導体層12との接触抵抗を、最も小さくすることができる。積層体17、18を構成するAl層17b、18bの融点より高い温度で積層体17、18を加熱すると、Al層17b、18bが溶融し、図示するように、形状が崩れた金属体17 ́、18 ́が形成される。なお、この現象は、積層体を加熱する温度よりも低い融点を有する材料が、積層体を構成する金属層として適用されている場合には、同様に生ずる。次に、図4で示すように、金属体17 ́、18 ́を薄膜化することによって、金属体17 ́、18 ́が薄膜化された合金層13a、14aを形成する。薄膜化する方法は、例えばエッチング、または研磨であるが、これらに限定されず、金属を薄膜化することが可能な方法であれば、如何なる方法であってもよい。薄膜化された合金層13a、14aの高さは、それぞれ例えば数nm程度である。次に、図5に示すように、合金層13a、14a上に、それぞれ、第2の複数の金属層として、Ti層13b、14b、Pt層13c、14c、Au層13d、14d、をこの順で積層し、ドレイン電極13、およびソース電極14を形成する。なお、合金層13a、14aは、図3に示す工程において、すでに半導体層12にオーミック接触しているため、この工程において熱処理は行われない。次に、図6に示すように、ドレイン電極13およびソース電極14を含む半導体層12上に、レジスト層19を形成する。ドレイン電極13とソース電極14との間に形成されるレジスト層19は、ドレイン電極13およびソース電極14の形状が崩れていないため、実質的に均一な膜厚になる。次に、レジスト層19を露光、現像することにより、図7に示すように、レジスト層19に、ゲート電極15図1を形成するための開口部20を形成する。この開口部20は、実質的に均一な膜厚のレジスト層19に形成されるため、設計された所望の形状およびサイズを有する。次に、図8に示すように、開口部20が形成されたレジスト層19を含む半導体層12上に、ゲート電極15を形成する複数の金属層21、例えばNi、Auを、この順で蒸着する。最後に、レジスト層19、およびレジスト層19上に形成された金属層21を除去する。これにより、設計された形状およびサイズのゲート電極15が形成される。以上の工程を経て、本実施形態に係る半導体装置10が製造される。以上に示すように、本実施形態に係る半導体装置および半導体装置の製造方法によれば、ドレイン電極13とソース電極14との間におけるレジスト層19を、膜厚が略均一になるように形成することができる。従って、ゲート電極15を形成するための開口部20を、所望の形状およびサイズに形成することができる。従って、設計された所望の形状およびサイズのゲート電極15を形成することができる。なお、ドレイン電極13およびソース電極14を構成する合金層13a、14aを得るための金属体17 ́、18 ́を形成する過程において、金属体17 ́、18 ́からアルミニウムが溶けて流れ出す。従って、上述の半導体装置10において、合金層13a、14a中に含まれるアルミニウムの量は、ごくわずかである。従って、上述の製造方法において製造された半導体装置10は、エレクトロマイグレーションを抑制することができ、大電流を流すことができる。以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、半導体層とオーミック接触するドレイン電極およびソース電極に、オーミック接触させるための加熱温度よりも融点が低い金属材料が使用される場合には、上述の実施形態を適用することができる。