差動比較器回路であって、電力供給電圧源と接地に接続可能な第1のノードとの間に、相互に並列に接続される、第1および第2の回路であって、前記第1の回路は、第1の出力部分と、第1のNMOSトランジスタと、を備え、前記第2の回路は、第2の出力部分と、第2のNMOSトランジスタと、を備え、差動入力信号の第1および第2の成分は、それぞれ、前記第1および第2のNMOSトランジスタのゲートに接続される、第1および第2の回路と、前記第1のNMOSトランジスタのソースドレインパスと並列に接続される、そのソースドレインパスを有する、第3のNMOSトランジスタと、前記第2のNMOSトランジスタのソースドレインパスと並列に接続される、そのソースドレインパスを有する、第4のNMOSトランジスタと、前記第3および第4のNMOSトランジスタのゲートに接続される、差動基準電圧源と、を備える、回路。それぞれ、前記第1および第2のPMOSトランジスタのソースドレインパスと並列に接続される、第1および第2の選択的に閉鎖可能なスイッチ回路と、前記第1および第2のPMOSトランジスタのゲート間に接続される、第3の選択的に閉鎖可能なスイッチ回路と、前記第1のノードと接地との間に接続される、第4の選択的に閉鎖可能なスイッチ回路であって、前記第4のスイッチ回路は、クロック信号のアサーションに応答して、閉鎖し、そうでなければ、開放し、前記第1、第2、および第3のスイッチ回路は、前記クロック信号の補数のアサーションに応答して、閉鎖し、そうでなければ、開放する、第4のスイッチ回路と、をさらに備える、請求項23に記載の回路。前記第1および第2の出力部分に接続される、差動データ入力を有する、レジスタ回路をさらに備える、請求項1に記載の回路。前記第1および第2の出力ノードに接続される、差動データ入力を有する、レジスタ回路であって、前記クロック信号のアサーションと前記クロック信号の補数のアサーションとの間でアサートされる、サンプリングクロック信号によって、前記差動データ入力によって示されるデータをサンプリングおよび記憶するように計時される、レジスタ回路をさらに備える、請求項2に記載の回路。前記差動基準電圧源は、前記差動入力信号の第1および第2の成分の同相電圧源と、前記第1および第2の成分の同相電圧源に接続される、第1の入力と、前記差動基準電圧の同相電圧源に接続される、第2の入力と、前記差動基準電圧の同相電圧源のための制御信号を提供する、出力と、を有する、演算増幅器回路と、を備える、請求項1に記載の回路。前記差動基準電圧の同相電圧源は、前記演算増幅器回路の出力に接続される、ゲートと、前記電力供給電圧源と接地との間に、レジスタネットワークと直列に接続される、ソースドレインパスと、を有する、PMOSトランジスタを備える、請求項5に記載の回路。前記レジスタネットワークは、前記PMOSトランジスタのソースドレインパスと前記差動基準電圧の同相電圧を提供するノードとの間に直列に接続される、第1のタップレジスタと、前記差動基準電圧の同相電圧を提供するノードと接地との間に直列に接続される、第2のタップレジスタと、を備える、請求項6に記載の回路。前記差動基準電圧の同相電圧を提供するノードは、前記演算増幅器回路の第2の入力に接続される、請求項7に記載の回路。前記第1のタップレジスタは、前記第1のタップレジスタに沿った個別の異なる点における、複数の第1のタップを備え、前記回路はさらに、それぞれ、前記第1のタップの個別の1つを、前記差動基準電圧の第1の成分を供給する、第1の基準電圧ノードに、選択的に接続する、第1の複数のスイッチを備える、請求項7に記載の回路。前記第2のタップレジスタは、前記第2のタップレジスタに沿った個別の異なる点における、複数の第2のタップを備え、前記回路はさらに、それぞれ、前記第2のタップの個別の1つを、前記差動基準電圧の第2の成分を供給する、第2の基準電圧ノードに、選択的に接続する、第2の複数のスイッチを備える、請求項9に記載の回路。前記第1の基準電圧ノードを、前記第4のNMOSトランジスタまたは前記第3のNMOSトランジスタのいずれか一方のゲートに、制御可能に接続する一方、前記第2の基準電圧ノードを、前記第4のおよび第3のNMOSトランジスタの他方のゲートに、接続するためのルーティング回路をさらに備える、請求項10に記載の回路。前記第1のスイッチのうちのどの1つが閉鎖され、前記第2のスイッチのうちのどの1つが閉鎖されるかを制御するための回路をさらに備える、請求項10に記載の回路。前記制御するための回路は、閉鎖されるべき前記第1のスイッチのうちの任意の1つを選択することができ、前記第1のスイッチはそれぞれ、前記関連付けられた第1のスイッチが閉鎖されると、同様に閉鎖される、前記第2のスイッチの個別の1つと関連付けられる、請求項12に記載の回路。第1と第2の差動信号との間に、実質的に等しい同相電圧を維持するための回路であって、前記第1の差動信号の同相電圧を示す、第1の同相電圧信号を生成するための第1の回路と、前記第2の差動信号を生成するための第2の回路であって、前記第2の回路は、電力供給電圧源と接地との間に、レジスタネットワークと直列に接続される、ソースドレインパスを有する、PMOSトランジスタを備え、前記レジスタネットワークは、中間同相電圧ノードを有し、前記第2の差動信号は、前記レジスタネットワークからの第1および第2のタップから生成され、前記第1のタップは、前記PMOSトランジスタのソースドレインパスと前記同相電圧ノードとの間にあり、前記第2のタップは、前記同相電圧ノードと接地との間にある、第2の回路と、前記第1の同相電圧信号を受信する第1の入力と、前記同相電圧ノードに接続される、第2の入力と、前記PMOSトランジスタのゲートに接続される、出力と、を有する、演算増幅器回路と、を備える、回路。前記レジスタネットワークに沿った、前記第1および第2のタップのそれぞれの場所は、制御可能に可変である、請求項14に記載の回路。前記第1のタップは、それぞれ、前記PMOSトランジスタのソースドレインパスと前記同相電圧ノードとの間の前記レジスタネットワークに沿って、個別の異なる場所にある、第1の複数のタップから選択可能であり、前記第2のタップは、それぞれ、前記同相電圧ノードと接地との間の前記レジスタネットワークに沿って、個別の異なる場所にある、第2の複数のタップから選択可能である、請求項14に記載の回路。前記第1の複数のタップのそれぞれと、前記第2の差動信号の第1の成分を提供する第1のノードとの間にある、第1の複数のスイッチ内の制御可能に閉鎖可能なスイッチと、前記第2の複数のタップのそれぞれと、前記第2の差動信号の第2の成分を提供する第2のノードとの間にある、第2の複数のスイッチ内の制御可能に閉鎖可能なスイッチと、をさらに備える、請求項16に記載の回路。前記第1および第2の複数のスイッチのそれぞれ内の前記スイッチの任意の選択可能な1つを閉鎖するための回路をさらに備える、請求項17に記載の回路。前記第1の回路は、前記第1の差動信号の第1と第2の成分との間に直列に接続される、第1および第2のレジスタを備え、前記第1と第2のレジスタの中間にあるノードは、前記第1の共通ノード電圧信号を生成する、請求項14に記載の回路。差動比較器回路であって、第1および第2の差動基準電圧入力端子を有する、差動比較器回路と、それぞれ、第1および第2の出力端子に印加される、第1および第2の差動基準電圧信号を生成するための差動基準源回路と、前記第1の出力端子を前記入力端子のいずれか一方に制御可能に接続する一方、前記第2の出力端子を前記入力端子の他方に接続するためのルーティング回路と、を備える、回路。前記差動基準源回路は、前記第1と第2の基準電圧信号との間の電圧差を制御可能に変動させるための回路を備える、請求項20に記載の回路。前記差動比較器回路は、第1の同相電圧を有する差動データ信号に作用し、前記差動基準源回路は、前記第1および第2の基準電圧信号の第2の同相電圧を前記第1の同相電圧と等しく維持するための回路を備える、請求項20に記載の回路。前記第1の出力部分は、第1の出力ノードと、第1のPMOSトランジスタと、第5のNMOSトランジスタと、を備え、前記第1のPMOSトランジスタ、前記第5のNMOSトランジスタ、および前記第1のNMOSトランジスタは、そのソースドレインパスを介して、相互に直列に接続され、前記第2の出力部分は、第2の出力ノードと、第2のPMOSトランジスタと、第6のNMOSトランジスタと、を備え、前記第2のPMOSトランジスタ、前記第6のNMOSトランジスタ、および前記第2のNMOSトランジスタは、そのソースドレインパスを介して、相互に直列に接続され、前記第1の出力ノードは、前記第2のPMOSと第6のNMOSトランジスタのソースドレインパスの中間にあり、前記第2の出力ノードは、前記第1のPMOSと第5のNMOSトランジスタのソースドレインパスの中間にあり、前記第1のPMOSトランジスタのゲートおよび第5のNMOSトランジスタのゲートは、前記第1の出力ノードに接続され、前記第2のPMOSトランジスタのゲートおよび第6のNMOSトランジスタのゲートは、前記第2の出力ノードに接続される、請求項1に記載の回路。概要本開示のある可能性として考えられる側面によると、高速差動比較器回路は、余剰差動トランジスタ対を回路に追加することによって、可変閾値電圧が与えられる。比較器閾値の差動電圧は、追加された基準発生回路によって、正確に制御されてもよい。また、基準電圧の同相は、入力信号のものと同一に維持され、変動を最小限にしてもよい。本開示のさらなる特徴、その性質および種々の利点は、付随の図面および以下の発明を実施するための形態からより明白となるであろう。詳細な説明典型的送受信機回路内の例証的な周知の高速差動比較器回路10が、図1に示される。回路10は、実際には、2つの相補または、差動信号VipおよびVinである、高速シリアルデジタルすなわち、バイナリデータ信号を受信および処理するため、差動回路である。言い換えると、Vipが、その2つのバイナリ電圧のうちの高い方にある時は常時、Vinは、その2つのバイナリ電圧のうちの低い方にある。同様に、Vipが、その2つの電圧のうちの低い方にある時は常時、Vinは、その2つの電圧のうちの高い方にある。したがって、シリアルデータ信号は、実際には、2つの相補信号であるが、時として、本明細書では、単数形例えば、データ信号、シリアルデータ信号等で参照され、これは、入力データ信号、出力データ信号同様に、典型的には、実際上、差動である、または回路内の任意の場所における任意の他の差動信号のいずれにも行われ得る。例えば、入力データ信号は、時として、Vipのみに省略され得るまたは、それによって、代表的に示される。同様に、差動出力データ信号DおよびDBは、OUTのみに省略され得るまたは、それによって、代表的に示される。差動信号対を形成する、2つの相補信号を個々に参照する必要がある場合、各そのような個々の信号は、差動信号の成分と称され得る。図1に示されるように、比較器回路10は、電力供給電圧VCCと接地電圧VSSとの間に、相互に並列に接続される、2つの類似回路を含む。これらの回路の一方は、PMOSトランジスタ20aと、NMOSトランジスタ30aと、NMOSトランジスタ40aと、を含み、そのソースドレインパスは、VCCと接地に接続可能なノード50との間に、相互に直列に接続される直ぐ上で述べられたトランジスタの順番において。比較器10の他の回路は、PMOSトランジスタ20bと、NMOSトランジスタ30bと、NMOSトランジスタ40bと、を含み、そのソースドレインパスは、VCCとノード50との間に、相互に直列に接続される直ぐ上で述べられた順番において。トランジスタ20aおよび30aのゲートは、相互に、かつトランジスタ20bおよび30bのソースドレインパス間にある、データ出力ノードVopまたはDにも接続される。トランジスタ20bおよび30bのゲートは、相互に、かつトランジスタ20aおよび30aのソースドレインパス間にある、相補データ出力ノードVonまたはDBにも接続される。トランジスタ20aのソースドレインパスは、ソースドレインパスと並列に接続される、スイッチ22aによって、選択的に短絡可能である。トランジスタ20bのソースドレインパスは、同様に、そのソースドレインパスと並列に接続される、スイッチ22bによって、短絡可能である。スイッチ22aおよび22bは、クロック信号CLKBが、アサートされる時は常時すなわち、CLKBが、論理1である、または図1に示されるCLKB波形において高である時は常時、電気的に閉鎖される。スイッチ22aおよび22bは、CLKBが、アサートされない時は常時すなわち、CLKBが、論理0である、または図1に示されるCLKB波形において低である時は常時、電気的に開放される。スイッチ22の閉鎖は、トランジスタ20のソースドレインパスを短絡させる。トランジスタ20aおよび20bのゲートは、スイッチ24を介して、選択的に、相互に接続される。スイッチ24は、CLKBが、アサートされる時は常時、電気的に閉鎖されるそれによって、トランジスタ20aおよび20bのゲートを相互接続する。スイッチ24は、CLKBが、アサートされない時は常時、電気的に開放される。Vipは、トランジスタ40aのゲートに印加される。Vinは、トランジスタ40bのゲートに印加される。ノード50は、スイッチ52を介して、VSSに選択的に接続可能である。スイッチ52は、クロック信号CLKが、アサートされる時は常時、電気的に閉鎖されるそれによって、ノード50をVSSに接続するCLKは、CLKBの補数論理逆数である。スイッチ52は、CLKが、アサートされない時は常時、電気的に開放される。スイッチ22、24、および52はすべて、典型的には、トランジスタスイッチである。これまで説明された回路の相補データ出力DおよびDBは、DタイプフリップフロップDFF回路60の同様に命名された相補入力に印加される。DFF60は、サンプリングクロック信号CLKSによって、計時される。図1の下側に示される波形から分かるようにその波形はすべて、同一共通水平時間軸に対してプロットされており、それに沿って、経過時間は、左から右に増加する、CLKSは、典型的には、CLKと、約90度、位相がずれているすなわち、CLKに対して時間が遅延されるCLKBは、当然ながら、CLKと、180度、位相がずれている。DFF60は、CLKSによって、CLKS内の各立ち上がりエッジまたは、レベル遷移において、DおよびDBをサンプリングするように制御される。DFF60は、続いて、前述のように、DおよびDBをサンプリングした時に見出された論理レベルを出力するそのデータ出力信号として。CLKBが、アサートされるすなわち論理1である、またはそのより高い電圧レベルにある、CLK/CLKB信号の位相の間、比較器10は、Vopまたは、DおよびVonまたは、DBが両方とも、VCCに等しいスイッチ22aおよび22bは両方とも、電気的に閉鎖されるため、リセット状態と称され得る状態にある。しかしながら、CLKが、アサートされるすなわち、論理1である、またはそのより高い電圧レベルにある、CLK/CLKB信号の位相の間、比較器10は、そのアクティブ状態と称され得る状態にある。本状態では、VopおよびVonは、交差結合フィードバックによって、差動入力VipからVinを差し引いたものVipVinに基づいて、高または低に駆動される。DFF60は、CLKSの立ち上がりエッジにおいて、Vop/Vonをラッチし、サンプリングされたデータ信号を発生させる。比較器10では、比較器の差動閾値電圧は、0に固定されることに留意されたい。これは、データは、VipVinが、0ボルト超である場合、高論理またはバイナリ1であって、データは、VipVinが、0ボルト未満である場合、低論理またはバイナリ0であることを意味する。本明細書の背景技術で述べられたように、比較器の閾値電圧を変動させることが可能であることから恩恵を享受するであろう、概して、前述のタイプの差動比較器回路のいくつかの用途が存在する。そのような用途の一実施例は、クロックおよびデータ復元CDR回路内におけるものである。CDR回路は、典型的には、高速シリアルデータ信号を受信するための回路内の初期段で使用される。そのようなCDR回路は、例えば、その上に、両方の集積回路が搭載される、印刷回路基板上の回路トレースを介して、別の集積回路デバイスから、データ信号を受信している、集積回路デバイス内にあってもよい。CDR回路は、例えば着信データ信号が、論理高電圧レベルにあって、したがって、バイナリデータ1を表す時を決定し、反対に、着信データ信号が、論理低電圧レベルにあって、したがって、バイナリデータ0を表す時を決定するために使用されてもよい。図2に示されるように、CDR回路によって確認される入力シリアルデータ信号のアイダイアグラムすなわち、図2に示される閉ループ信号トレースは、多くの場合、0ボルト閾値0Vを中心として、非対称である。異なる非ゼロ閾値における例えば、図2内のVにおけるサンプリングは、CDR回路のデータ誤り率を改善するであろう。前述の一般的タイプであるが、可変閾値を伴う、比較器を有することから恩恵を享受するであろう、用途の別の実施例は、アイビューワ回路すなわち、図3に例証されるタイプの出力情報を生成するための回路である。図3に示されるように、アイビューワ回路は、典型的には、受信したシリアルデータ信号のアイの内側が開放しているすなわち、Vip信号トレースまたはVin信号トレースのいずれかの任意の部分によって横断されていない、面積のグラフィック描写または、他の類似種類の表示を提供するように試行する。これは、データアイの水平幅にわたって分布される、一連のバー100a、100b等として行われ得る。各バーの上部102a等および下部104a等アイビューワ回路によって見出判定されなければならないは、典型的には、バーが、シリアルデータ信号アイを形成する、信号トレースのいずれかと交差を開始する場所に位置する。各バー100に対するそのような上部および下部の場所を判定するために、アイビューワ回路内で使用される信号スライサが、可変閾値を有することは、有用である。例えば、バー100の上部102を判定するために、可変閾値は、0値データビットが、そのバーのタイミング場所において、その一時的に増加された閾値を使用して検出されなくなるまで、徐々に増加されてもよい。同様に、バー100の下部104を判定するために、可変閾値は、1値データビットが、そのバーの場所において、その一時的に増加された閾値を使用して検出されなくなるまで、徐々に減少されてもよい。図1に示される一般的タイプであるが、可変閾値を伴う、比較器を有することから恩恵を享受することができる、用途のさらに別の実施例は、決定フィードバック等化器DFE回路である。例えば、部分応答DFE回路は、2つ以上の閾値例えば、図4に示されるアイダイアグラム信号情報内のVおよびVにおいて、シリアルデータ信号をサンプリングする必要があり得る。図4が示すように、Vは、公称0V閾値電圧を上回るスライサ閾値電圧であって、Vは、公称0V閾値電圧を下回るスライサ閾値電圧である。本開示による、制御可能に可変である閾値電圧を伴う、差動比較器10の例証的実施形態は、図5に示される。比較器10は、多くの点において、比較器10に類似する。これらの2つの比較器に共通する要素は、図1および5において、同一参照番号を有し、図5と関連して、再び説明される必要はないであろう。主要な差異は、トランジスタ40aと並列のNMOSトランジスタ140aの追加、およびトランジスタ40bと並列のNMOSトランジスタ140bの追加である。特に、トランジスタ140aのソースドレインパスは、トランジスタ40aのソースドレインパスと並列に接続され、トランジスタ140bのソースドレインパスは、トランジスタ40bのソースドレインパスと並列に接続される。トランジスタ140aのゲートは、制御可能に可変である基準電圧源Vrefyに接続される。トランジスタ140bのゲートは、制御可能に可変である基準電圧源Vrefxに接続される。VrefyおよびVrefx集合的に、差動基準電圧信号は、好ましくは、それらの間の差異が、制御可能であるように、独立して制御可能である。特に、比較器10の差動閾値電圧は、VrefxVrefyに等しく、本差異は、VrefxおよびVrefyの一方または両方を制御することによって10ボルト比較器10に比較器10と同一動作特性を与える、20ボルト超、または30ボルト未満に制御することができる。したがって、データ図5内のフリップフロップ60の出力は、VipVin>VrefxVrefyである場合、高であって、データは、VipVin<VrefxVrefyである場合、低である。差動基準電圧VrefxVrefyを発生させる回路は、好ましくは、PVTとして知られる要因における変動に対して、反応を示さないここでは、Pは、ICを製造または加工するために使用されるプロセスにおける変動を表し、Vは、ICの周囲電力供給電圧における変動を表し、Tは、ICの動作温度における変動を表す。一方、差動基準電圧VrefxVrefyは、好ましくは、制御可能に可変であって、本制御は、動的例えば、ICの種々の動作条件および/またはモードに応答して、時変である、静的例えば、デバイスのユーザによってプログラムすることができる、プログラム可能論理デバイスPLD等のICの場合、プログラム可能である、または動的および静的の組み合わせ例えば、ICの動作のうちのある位相の間、動的であって、次いで、ICの動作の後続位相の間、固定または一定であるのいずれかであってもよい。Vrefx/Vrefyの同相電圧すなわち、差動信号を構成する、2つの相補信号の電圧振幅間の中間の電圧は、Vip/Vinの同相電圧と一致することが望ましいであろう。そうでなければ、閾値は、同相電圧が変化するのに伴って、変化するであろう。図6は、制御可能に可変である閾値信号VrefpおよびVrefnを発生させるための回路200の例証的実施形態を示す。図7は、図6からのVrefpまたはVrefnのいずれかを図5内のVrefxに制御可能に接続し、同様に、図6からのVrefnまたはVrefpのいずれかを図5内のVrefyに制御可能に接続するための回路280の例証的実施形態を示す。特に、回路280は、VrefpおよびVrefnのいずれか一方が、Vrefxに接続され、次いで、VrefpおよびVrefnの他方が、並行して、Vrefyに接続されるように保証する。回路280は、図6の以下のさらなる議論の後、より詳細に説明されるであろう。回路200では、VipおよびVinは、図5におけるように分圧直列に接続されたレジスタ対210aおよび210bにわたって、相互に接続される。本対内の両レジスタ210の抵抗値R1は、同一である。レジスタ210間のノードは、同相電圧Vcmを有する。本ノードは、演算増幅器opamp220の入力端子の一方に接続される。opamp220の出力信号は、PMOSトランジスタ230のゲートに印加される。トランジスタ230のソースドレインパスは、電力供給電圧VCCとVcm_refと標識されたノードとの間のレジスタ240と直列に接続される。レジスタ250は、Vcm_refとVSSまたは接地との間に、直列に接続される。Vcm_refはまた、opamp220への他の入力に接続される。レジスタ240および250はそれぞれ、その長さすなわち、全体的抵抗に沿った種々の点に、複数のタップ例えば、n個のタップ、ここでは、nは、1より大きい整数であるを有する。これらのタップのいずれも、その特定のタップから、それぞれ、VrefpまたはVrefnノードに通じる、スイッチ242または252を閉鎖することによって、Vrefpレジスタ240の場合またはVrefnレジスタ250の場合の特定の値を提供するように、選択することができる前述のタップは、時として、そのタップに接続される、スイッチ242または252の参照番号によって、参照され得る。したがって、例えば、タップ242aは、スイッチ242aに通じる、レジスタ240上のタップであって、タップ242bは、スイッチ242bに通じる、レジスタ240上のタップであって、タップ252nは、スイッチ252nに通じる、レジスタ250上のタップである。スイッチ242anおよび252anは、典型的には、トランジスタスイッチである。閾値選択と標識された信号は、スイッチ242のどの1つかつ、1つのみが、任意の所与の時間において、閉鎖され、また、スイッチ252のどの1つかつ、1つのみが、その時間において、同様に閉鎖されるかを制御するための信号である。これらの閾値選択信号は、本明細書において、さらに後述されるであろう。前述から、差動電圧VrefpVrefnが、レジスタラダー上のタップ242/252を選択することによって、正確に選択することができる例えば、動的またはより静的にまたは、プログラム可能にことが分かるであろう。Vrefp/Vrefnの同相電圧Vcm_refは、opamp220およびPMOSトランジスタ230を含む、フィードバックループを使用して、Vip/Vinの同相Vcmを追跡するまたは、少なくとも、それにリンクされる。前述のように、図7は、そのような接続の2つの可能性として考えられる極性すなわち、1Vrefpが、Vrefxに接続され、Vrefnが、Vrefyに接続される、第1の極性、または2Vrefnが、Vrefxに接続され、Vrefpが、Vrefyに接続される、第2の極性のいずれかによって、図6内のVrefpおよびVrefnを図5内のVrefxおよびVrefyに接続するための回路280を示す。回路280は、第1のマルチプレクサmux回路282aと、第2のmux回路282bと、を含む。mux282はそれぞれ、2つの選択可能入力と、選択制御入力と、を有する。Vrefp図6は、mux282のそれぞれへの選択可能入力の一方に印加される。Vrefn図6は、mux282のそれぞれの他の選択可能入力に印加される。選択制御信号284は、mux282のそれぞれの選択制御入力に印加される。mux282aの出力信号は、Vrefxである図5内のVrefxに印加される。mux282bの出力信号は、Vrefyである図5内のVrefyに印加される。各mux282は、選択制御信号284の論理状態例えば、論理バイナリ1または論理バイナリ0に応じてその2つの選択可能入力VrefpまたはVrefnのいずれか一方を出力することができる。特にかつ、図7内のmux282のそれぞれにおける1および0によって示されるように、選択制御信号284が、1である時、mux282aは、Vrefxとして、Vrefpを出力し、mux282bは、Vrefyとして、Vrefnを出力する。一方、選択制御信号284が、0である時、mux282aは、Vrefxとして、Vrefnを出力し、mux282bは、Vrefyとして、Vrefpを出力する。したがって、回路280は、制御可能に、VrefpおよびVrefnのいずれかをVrefxおよびVrefyのいずれかに印加させる常時、相補的であるように。回路280が、図6からのVrefpを図5内のVrefxに接続し、同様に、図6からのVrefnを図5内のVrefyに接続するように制御される時、回路200は、0Vを上回るように、回路10’の閾値電圧を上昇させるように制御することができる。回路10’の閾値が、0Vを上回るように上昇される量は、スイッチ242および/または252のいずれが、閉鎖されるかによって、判定される。一般に、トランジスタ230により近い、レジスタ240上のタップのためのスイッチ242の閉鎖、および/またはVSSにより近い、レジスタ250上のタップのためのスイッチ252の閉鎖は、0Vを上回って、多量に、回路10の閾値を増加させる傾向にある。一方、Vcm_refノードにより近い、レジスタ240上のタップのためのスイッチ242の閉鎖、および/またはVcm_refノードにより近い、レジスタ250上のタップのためのスイッチ252の閉鎖は、0Vを上回って、少量だけ、回路10の閾値を増加させる傾向にある。前述の段落の代替として、回路280が、図6内のVrefnを図5内のVrefxに接続し、同様に、図6内のVrefpを図5内のVrefyに接続するように制御される時、回路200は、0Vを下回るように、回路10’の閾値電圧を降下させるように制御することができる。本閾値電圧降下は、トランジスタ230により近い、スイッチ242が、閉鎖される時、および/またはVSSにより近い、スイッチ252が、閉鎖される時、より大きくなる。閾値電圧降下0Vを下回るは、Vcm_refにより近い、スイッチ242および/または252が、閉鎖される時、より少なくなる。所望に応じて、回路200が、同様に、0Vの閾値を有するための回路10の能力に干渉しないように保証することを支援するため、タップ242のうちの1つ例えば、タップ242aおよびタップ252のうちの1つ例えば、タップ252aは、Vcm_refノードに接続されてもよいすなわち、Vcm_refにおける電圧からの実際のレジスタ240または250電圧変化を伴わない。これらのタップの選択は、VrefpVrefn=0を生じさせ、回路10の閾値を0Vに維持させる。図8および9は、タップ242および252が、制御可能に選択され得る、2つの代替方法を示す。これらの図特に、図8は、タップ242anが、概して、配設されるレジスタ240に沿って、Vcm_refまたはその近傍である、タップ242aから、レジスタ250に沿って、Vcm_refまたはその近傍である、タップ252aの順番で配設されると仮定する完全を期すために、本仮定は、タップ242nおよび252nがそれぞれ、個別のレジスタ240または250に沿って、Vcm_refから最も遠いことを意味する。少なくとも図8はまた、任意の2つの対応するタップ242iおよび252iここでは、両場合において、iは、aからnの任意の同一値を有するが、Vcm_refからの抵抗電圧差の同一絶対値を有すると仮定する。図8は、各タップ242が、常時、同一の個別のタップ252と対合される、回路を示す。図8はさらに、各そのような対内のタップが、Vcm_refからの抵抗電圧差の同一絶対値を有する、2つのタップであることを示す。図8はさらに、閾値選択信号を示す常時、各そのような対内の両タップをタンデムとして選択する。したがって、例えば、閾値選択信号1のアサーションは、対タンデムとして、タップ242aおよび252aを選択する。別の実施例として、閾値選択信号2のアサーションは、対タンデムとして、タップ242bおよび252bを選択する。図8の回路が保証する、対称タップ選択は、VrefpおよびVrefnの同相電圧を、常時、Vcm_refと等しくさせ、利点となり得る。図8と対照的に、図9は、タップ242anのうちの任意の1つを、タップ252anのうちの任意の1つと組み合わせて選択させる、代替回路を示す。言い換えると、図9では、タップ242の選択を制御する、閾値選択信号は、タップ252の選択を制御する、閾値選択信号から独立している。これは、回路10’に対して所与の数のタップに対して、多数の異なる閾値設定の可能性をもたらす。しかしながら、可能性として考えられる否定的側面は、VrefpおよびVrefnの同相電圧が、必ずしも、Vcm_refと等しくなくなることである。図10は、図6、8、および9内の閾値選択信号、および/または図10内の選択制御信号284が、どのように生成され得るかの実施例を示す。図7に示されるように、マルチプレクサ回路310は、例えば、本明細書に示される他の回路を含む、集積回路上のレジスタまたはメモリ回路300からの1つ以上の選択可能入力302を有する。例えば、本メモリ回路300は、集積回路が、最初に、開始または再開される時、プログラム可能または構成可能であってもよい。そのようなプログラミングまたは構成は、比較的に稀に生じるため、信号302は、集積回路の後続通常モード使用または動作の間、経時的に、一定または比較的に一定静的であってもよい。他の選択可能入力304は、例えば、集積回路内の他の回路からのより動的信号であってもよい。これらの信号は、集積回路の通常動作または、ある通常動作の過程の間、経時的に、変化を被り得る。選択制御信号306信号302のように静的であって、したがって、300のような類似タイプに由来する、または信号304のようにより動的であって、したがって、類似タイプの動的信号源に由来し得るは、mux310が、1信号302、または2信号304をその出力320にパスするかどうかを制御する。Mux出力320は、スイッチ242のうちのどの1つが、閉鎖されるかを判定する一方、他のスイッチ242を開放したまま維持する、閾値選択信号であり得る。信号320は、同様に、スイッチ252のうちのどの1つが、閉鎖されるかを判定する一方、他のスイッチ252を開放したまま維持する、信号であり得る。さらに別の可能性として、信号320は、mux282が、どのようにVrefpおよびVrefnを回路10への入力VrefxおよびVrefyに接続するかを制御する、信号284であり得る。ある程度、前述を要約および/または発展させると、本開示による、例証的差動比較器回路10は、電力供給電圧源VCCと接地VSSと接続可能な第1のノード50との間に、相互に並列に接続される、第1および第2の回路例えば、それぞれ、20a/30a/40aおよび20b/30b/40bを含んでもよい。第1の回路は、第1の出力部分例えば、20a/30aと、第1のNMOSトランジスタ40aと、を含んでもよい。第2の回路は、第2の出力部分例えば、20b/30bと、第2のNMOSトランジスタ40bと、を含んでもよい。差動入力信号の第1および第2の成分VipおよびVinは、それぞれ、第1および第2のNMOSトランジスタのゲート40aおよび40bのゲートに接続されてもよい。第3のNMOSトランジスタ140aは、第1のNMOSトランジスタ40aのソースドレインパスと並列に接続される、そのソースドレインパスを有してもよい。第4のNMOSトランジスタ140bは、第2のNMOSトランジスタ40bのソースドレインパスと並列に接続される、そのソースドレインパスを有してもよい。差動基準電圧源VrefpおよびVrefnは、第3および第4のNMOSトランジスタのゲート140aおよび140bに接続されてもよい。前述の段落で説明されるような回路では、第1の出力部分は、第1の出力ノードVopまたはDと、第1のPMOSトランジスタ20aと、第5のNMOSトランジスタ30aと、を含んでもよい。第1のPMOSトランジスタ20a、第5のNMOSトランジスタ30a、および第1のNMOSトランジスタ40aは、そのソースドレインパスを介して、相互に直列に接続されてもよい。また、前述の段落で説明されるような回路では、第2の出力部分は、第2の出力ノードVonまたはDBと、第2のPMOSトランジスタ20bと、第6のNMOSトランジスタ30bと、を含んでもよい。第2のPMOSトランジスタ20b、第6のNMOSトランジスタ30b、および第2のNMOSトランジスタ140bは、そのソースドレインパスを介して、相互に直列に接続されてもよい。そのような回路では、第1の出力ノードVopまたはDは、第2のPMOSトランジスタ20bと第6のNMOSトランジスタ30bのソースドレインパスの中間にあってもよく、第2の出力ノードVonまたはDBは、第1のPMOSトランジスタ20aと第5のNMOSトランジスタ30aのソースドレインパスの中間にあってもよい。第1のPMOSトランジスタ20aおよび第5のNMOSトランジスタ30aのゲートはまた、第1の出力ノードVopまたはDに接続されてもよく、第2のPMOSトランジスタ20bおよび第6のNMOSトランジスタ30bのゲートはまた、第2の出力ノードVonまたはDBに接続されてもよい。前述のような回路はさらに、それぞれ、第1および第2のPMOSトランジスタ20aおよび20bのソースドレインパスと並列に接続される、第1および第2の選択的に閉鎖可能なスイッチ回路22aおよび22bを含んでもよい。本回路はさらに、第1および第2のPMOSトランジスタ20aおよび20bのゲート間に接続される、第3の選択的に閉鎖可能なスイッチ回路24を含んでもよい。回路はさらに、第1のノード50と接地VSSとの間に接続される、第4の選択的に閉鎖可能なスイッチ回路52を含んでもよい。第4のスイッチ回路52は、クロック信号CLKのアサーションに応答して閉鎖してもよくそうでなければ、開放する、第1、第2、および第3のスイッチ回路22a、22b、および24は、クロック信号CLKの補数CLKBのアサーションに応答して閉鎖してもよいそうでなければ、開放する。前述のような回路はさらに、第1および第2の出力部分例えば、それぞれ、20a/30a、および20b/30bに接続される、差動データ入力DおよびDBを有する、レジスタ回路60を含んでもよい。より特定の実施例として、そのようなレジスタ回路60は、第1および第2の出力ノードVopおよびVonに接続される、差動データ入力を有してもよく、レジスタは、クロック信号のアサーションCLKとクロック信号CLKの補数CLKBのアサーションとの間でアサートされる、サンプリングクロック信号CLKSによって、計時されてもよい差動データ入力DおよびDBによって示されるデータをサンプリングおよび記憶するために図5では、CLKSは、CLKBが高になる前ではなく、CLKが高になった後、高になることに留意されたい。アサーションは、高になる信号に対応する。前述のような回路では、差動基準電圧VrefpおよびVrefnの源200は、差動入力の第1および第2の成分VipおよびVinの同相電圧源Vcmを含んでもよい。源200はさらに、Vcmに接続された第1の入力と、差動基準電圧の同相電圧の源Vcm_refに接続された第2の入力と、Vcm_ref源のための制御信号を提供する出力と、を有する、演算増幅器回路220を含んでもよい。そのような回路では、Vcm_ref源は、opamp220の出力に接続されたゲートと、電力供給電圧源VCCと接地VSSとの間に、レジスタネットワーク240/250と直列に接続される、ソースドレインパスと、を有する、PMOSトランジスタ230を含んでもよい。そのような回路では、レジスタネットワークは、PMOSトランジスタ230のソースドレインパスと差動基準電圧の同相電圧を提供するノードVcm_refとの間に直列に接続される、第1のタップレジスタ240を含んでもよい。レジスタネットワークはさらに、Vcm_refと接地VSSとの間に直列に接続される、第2のタップレジスタ250を含んでもよい。再び、Vcm_refは、opamp220への第2の入力に接続されてもよいことに留意されたい。前述の第1のタップレジスタ240は、第1のタップレジスタに沿って、複数の第1のタップスイッチ242anに通じるを含んでもよい。加えて、それぞれ、第1のタップの個別の1つを、差動基準電圧の第1の成分を供給する、第1の基準電圧ノードVrefpに、選択的に接続する、第1の複数のスイッチ242anが存在してもよい。前述の第2のタップレジスタ250は、第2のタップレジスタに沿った個別の異なる点に、複数の第2のタップを含んでもよい。加えて、それぞれ、第2のタップの個別の1つを、差動基準電圧の第2の成分を供給する、第2の基準電圧ノードVrefnに選択的に接続する、第2の複数のスイッチ252anが存在してもよい。前述のような回路では、ルーティング回路280は、第1の基準電圧ノードVrefpを、第4のNMOSトランジスタ140bまたは第3のNMOSトランジスタ140aのいずれか一方のゲートに制御可能に接続する一方、第2の基準電圧ノードVrefnを、それらのトランジスタの他方のゲートに接続するために提供されてもよい。前述の回路はさらに、第1のスイッチのうちのどの1つが、閉鎖され、第2のスイッチのうちのどの1つが、閉鎖されるかを制御するための回路閾値選択と標識された制御線を含んでもよい。そのような構造では、制御するための回路は、閉鎖されるべき第1のスイッチ242anのうちの任意の1つを選択可能であってもよい。第1のスイッチ242anはそれぞれ、関連付けられた第1のスイッチが閉鎖されると、同様に閉鎖されるであろう、第2のスイッチの個別の1つ252anと関連付けられてもよい。ある程度、前述のある他の側面を要約および/または発展させると、第1例えば、Vip/Vinと第2例えば、Vrefp/Vrefnの差動信号との間の実質的に等しい同相電圧を維持するための例証的回路例えば、200は、第1の差動信号の同相電圧例えば、Vip/Vinを示す、第1の同相電圧信号例えば、Vcmを生成するために、第1の回路例えば、210a、210bを含んでもよい。回路はさらに、第2の差動信号を生成するために、第2の回路例えば、230、240、250を含んでもよい。第2の回路は、電力供給電圧源例えば、VCCと接地例えば、VSSとの間に、レジスタネットワーク例えば、240、250と直列に接続される、ソースドレインパスを有する、PMOSトランジスタ例えば、230を含んでもよい。レジスタネットワークは、中間同相電圧ノード例えば、Vcm_refを有してもよい。第2の差動信号例えば、Vrep/Vrefnは、レジスタネットワークからの第1および第2のタップ例えば、242、252から生成されてもよい。第1のタップは、PMOSトランジスタ例えば、230のソースドレインパスと同相電圧ノード例えば、Vcm_refとの間にあってもよい。第2のタップは、同相電圧ノード例えば、Vcm_refと接地例えば、VSSとの間にあってもよい。回路はさらに、第1の同相電圧信号例えば、Vcmを受信する、第1の入力例えば、と、同相電圧ノード例えば、Vcm_refに接続される、第2の入力例えば、と、PMOSトランジスタ例えば、230のゲートに接続される、出力と、を有する、演算増幅器回路例えば、220を含んでもよい。前述の段落に説明されるような回路では、レジスタネットワーク例えば、240、250に沿った、第1および第2のタップ例えば、242、252のそれぞれの場所は、制御可能に可変であってもよい。前述のタイプの回路では、第1のタップ例えば、242は、それぞれ、PMOSトランジスタ例えば、230のソースドレインパスと同相電圧ノード例えば、Vcm_refとの間のレジスタネットワークに沿って、個別の異なる場所にある、第1の複数のタップ例えば、242anから、選択可能であってもよい。第2のタップ例えば、252は、それぞれ、同相電圧ノード例えば、Vcm_refと接地例えば、VSSとの間のレジスタネットワークに沿って、個別の異なる場所にある、第2の複数のタップ例えば、252anから、選択可能であってもよい。前述の段落に説明されるような回路はさらに、第1の複数のタップ例えば、242anのそれぞれと、第2の差動信号の第1の成分例えば、Vrefpを提供する、第1のノードと間の第1の複数のスイッチ例えば、242an内の制御可能に閉鎖可能なスイッチ例えば、242を含んでもよい。回路はさらに、第2の複数のタップ例えば、252anのそれぞれと、第2の差動信号の第2の成分例えば、Vrefnを提供する第2のノードとの間の第2の複数のスイッチ例えば、252an内の制御可能に閉鎖可能なスイッチ例えば、252を含んでもよい。前述の段落に説明されるようなタイプの回路はさらに、第1および第2の複数のスイッチ例えば、242an、252anのそれぞれ内のスイッチの任意の選択可能な1つ例えば、242、252を閉鎖するための回路例えば、閾値選択と標識された線を含んでもよい。前述のような回路では、第1の同相電圧信号Vcmを生成するための第1の回路は、第1の差動信号の第1と第2の成分例えば、Vip、Vinとの間に直列に接続される、第1および第2のレジスタ例えば、210a、210bを含んでもよい。第1と第2のレジスタ例えば、210a、210bの中間にある、ノード例えば、Vcmは、第1の同相電圧信号例えば、Vcmを生成してもよい。ある程度、前述のあるさらなる他の可能性として考えられる側面を要約および/または発展させると、差動比較器回路は、第1および第2の差動基準電圧入力端子VrefxおよびVrefyを有する、差動比較器回路10を含んでもよい。回路はさらに、それぞれ、第1および第2の出力端子VrefpおよびVrefnに印加される、第1および第2の差動基準電圧信号を生成するための差動基準源回路200を含んでもよい。回路はさらに、第1の出力端子Vrefpを入力端子VrefxおよびVrefyのいずれか一方に制御可能に接続する一方、第2の出力端子Vrefnを入力端子VrefxおよびVrefyの他方に接続するためのルーティング回路280を含んでもよい。前述の段落に説明されるようなタイプの回路では、差動基準源回路は、第1と第2の基準電圧信号との間の電圧差を制御可能に変動させるための回路242/252/等を含んでもよい。この点において、レジスタネットワークに沿って、相互に比較的に近い、図6内のタップ242および252の選択は、VrefpとVrefnとの間に、比較的に小さい差異を生じさせることに留意されたい。例えば、タップ242aおよび252aの選択は、VrefpVrefn=0または多くても比較的に小さくさせる。その一方で、タップ242nおよび252nの選択は、VrefpVrefnに、その最大値を有させる。すぐ前述の回路では、差動比較器回路10は、第1の同相電圧Vcmを有する、差動データ信号Vip/Vinに作用し得る。次いで、差動基準源回路200は、第1および第2の基準電圧信号VrefpおよびVrefnの第2の同相電圧Vcm_refを第1の同相電圧Vcmと等しく維持するための回路220、230、240、250を含んでもよい。前述は、本開示の例証に過ぎず、種々の修正が、本開示の範囲および精神から逸脱することなく、当業者によって、行うことができることを理解されるであろう。例えば、レジスタネットワーク240/250内のタップ242および252の数は、任意の所望の数であることができる。