各々が制御電極と第1の被制御電極及び第2の被制御電極とを有し、並列に接続された複数のユニットセルと、前記ユニットセルの少なくとも1つを第1の活性部分及び第2の活性部分に分割し、前記第2の活性部分を前記第1の活性部分から離隔する熱スペーサとを備え、前記少なくとも1つのユニットセルの前記制御電極と前記第1の被制御電極及び前記第2の被制御電極は、前記熱スペーサを横切って延びていることを特徴とする高出力高周波半導体デバイス。前記熱スペーサは、第1の熱スペーサを備え、前記半導体デバイスは、前記少なくとも1つのユニットセルを分割して第3の活性部分を形成し、前記第3の活性部分を前記第1の活性部分及び前記第2の活性部分から離隔する第2の熱スペーサをさらに備え、前記少なくとも1つのユニットセルの前記制御電極と前記第1の被制御電極及び前記第2の被制御電極は、前記第2の熱スペーサを横切って延びていることを特徴とする請求項1に記載の高出力高周波半導体デバイス。隣接するユニットセルを第1の活性部分及び第2の活性部分に分割する第3の熱スペーサをさらに備え、前記隣接するユニットセルの前記制御電極と前記第1の被制御電極及び前記第2の被制御電極は、前記第3の熱スペーサを横切って延びており、前記第3の熱スペーサは、前記第1の熱スペーサ及び前記第2の熱スペーサからずれていることを特徴とする請求項2に記載の高出力高周波半導体デバイス。前記少なくとも1つのユニットセルの前記第1の活性部分及び前記第2の活性部分はメサを含み、前記熱スペーサは前記メサ間の領域を含むことを特徴とする請求項1に記載の高出力高周波半導体デバイス。前記少なくとも1つのユニットセルの前記第1の被制御電極及び/又は前記第2の被制御電極の少なくとも1つは、前記メサ間の前記領域に架かるエアブリッジを含むことを特徴とする請求項4に記載の高出力高周波半導体デバイス。前記少なくとも1つのユニットセルの前記制御電極は前記メサの側壁上に設けられ、前記メサ間の前記領域の底面へと延びていることを特徴とする請求項4に記載の高出力高周波半導体デバイス。前記メサは基板上のエピタキシャル層を含み、前記メサ間の前記領域は前記基板の露出領域を含むことを特徴とする請求項4に記載の高出力高周波半導体デバイス。前記熱スペーサは、前記少なくとも1つのユニットセルの前記第1の活性部分及び前記第2の活性部分の間に電気的に不活性な埋め込み領域及び/又は絶縁体領域を含むことを特徴とする請求項1に記載の高出力高周波半導体デバイス。前記制御電極が前記熱スペーサと交差するところでの該制御電極の断面積が、前記少なくとも1つのユニットセルの前記第1の活性部分及び前記第2の活性部分上の前記制御電極の断面積よりも大きいことを特徴とする請求項1に記載の高出力高周波半導体デバイス。前記制御電極が前記熱スペーサと交差するところでの該制御電極の幅が、前記少なくとも1つのユニットセルの前記第1の活性部分及び前記第2の活性部分上の前記制御電極の幅よりも大きいことを特徴とする請求項1に記載の高出力高周波半導体デバイス。前記熱スペーサは、特定の1組の動作条件で、対応する単一ゲートデバイスよりも低いピーク接合部温度を提供するように構成されていることを特徴とする請求項1に記載の高出力高周波半導体デバイス。前記ユニットセルは、リニアアレイに配置された複数のユニットセルを含むことを特徴とする請求項1に記載の高出力高周波半導体デバイス。前記制御電極はゲートフィンガを含み、前記第1の被制御電極及び前記第2の被制御電極はソース電極及びドレイン電極を含むことを特徴とする請求項1に記載の高出力高周波半導体デバイス。前記ユニットセルは、炭化ケイ素MESFETのユニットセルを含むことを特徴とする請求項13に記載の高出力高周波半導体デバイス。前記ユニットセルは、GaNトランジスタのユニットセルを含むことを特徴とする請求項13に記載の高出力高周波半導体デバイス。前記熱スペーサは、動作中に発熱しないように構成された電気的に不活性な領域を含むことを特徴とする請求項1に記載の高出力高周波半導体デバイス。各々がソース領域及びドレイン領域を有し、電気的に並列接続された複数のユニットセルと、前記ユニットセルの、電気的に並列接続された複数のゲート電極と、前記ユニットセルの、電気的に並列接続された複数のソース電極と、前記ユニットセルの、電気的に並列接続された複数のドレイン電極と、前記複数のユニットセルのうちの対応するユニットセルを、少なくとも第1の活性部分及び第2の活性部分に分割する複数の熱スペーサとを備え、前記ユニットセルの前記ゲート電極と前記ソース電極と前記ドレイン電極が前記対応する熱スペーサを横切っていることを特徴とする高出力高周波電界効果トランジスタ。前記複数のユニットセルは、ユニットセルのリニアアレイを含むことを特徴とする請求項17に記載の高出力高周波電界効果トランジスタ。前記複数の熱スペーサは、市松模様を提供することを特徴とする請求項17に記載の高出力高周波電界効果トランジスタ。前記複数の熱スペーサの寸法は、ほぼ均一であることを特徴とする請求項17に記載の高出力高周波電界効果トランジスタ。前記複数の熱スペーサは、隣り合うユニットセル間で整合されていることを特徴とする請求項17に記載の高出力高周波電界効果トランジスタ。前記複数の熱スペーサの寸法は、不均一であることを特徴とする請求項17に記載の高出力高周波電界効果トランジスタ。前記複数のユニットセルは、複数の炭化ケイ素ユニットセルを含むことを特徴とする請求項17に記載の高出力高周波電界効果トランジスタ。前記複数のユニットセルは、窒化ガリウムをベースとする複数のユニットセルを含むことを特徴とする請求項17に記載の高出力高周波電界効果トランジスタ。前記ユニットセルの前記第1の活性部分及び前記第2の活性部分はメサを含み、前記熱スペーサは前記メサ間の領域を含むことを特徴とする請求項17に記載の高出力高周波電界効果トランジスタ。前記ユニットセルの前記第1の被制御電極及び/又は前記第2の被制御電極の少なくとも1つは、前記メサ間の前記領域に架かるエアブリッジを含むことを特徴とする請求項25に記載の高出力高周波電界効果トランジスタ。前記ユニットセルの前記制御電極は前記メサの側壁上に設けられ、前記メサ間の前記領域の底面へと延びていることを特徴とする請求項25に記載の高出力高周波電界効果トランジスタ。前記メサは基板上のエピタキシャル層を含み、前記メサ間の前記領域は前記基板の露出領域を含むことを特徴とする請求項25に記載の高出力高周波電界効果トランジスタ。前記熱スペーサは、前記ユニットセルの前記第1の活性部分及び前記第2の活性部分の間に電気的に不活性な埋め込み領域及び/又は絶縁体領域を含むことを特徴とする請求項17に記載の高出力高周波電界効果トランジスタ。前記制御電極が前記熱スペーサと交差するところでの該制御電極の断面積が、前記ユニットセルの前記第1の活性部分及び前記第2の活性部分上の前記制御電極の断面積よりも大きいことを特徴とする請求項17に記載の高出力高周波電界効果トランジスタ。前記制御電極が前記熱スペーサと交差するところでの該制御電極の幅が、前記ユニットセルの前記第1の活性部分及び前記第2の活性部分上の前記制御電極の幅よりも大きいことを特徴とする請求項17に記載の高出力高周波電界効果トランジスタ。前記熱スペーサは、特定の1組の動作条件で、対応する単一ゲートデバイスよりも低いピーク接合部温度を提供するように構成されていることを特徴とする請求項17に記載の高出力高周波電界効果トランジスタ。前記熱スペーサは、動作中に発熱しないような電気的に不活性な領域を含むことを特徴とする請求項17に記載の高出力高周波電界効果トランジスタ。このどちらの解決策でも、デバイスの中央に発生する熱負荷がより広い領域に広がる恐れがある。これらの解決策は、また、マルチセルトランジスタの面積をより大きくする恐れがあり、それによりウエハ当たりのダイスdieの数を減らす恐れがある。本発明は、このような問題に鑑みてなされたもので、その目的とするところは、熱スペーサを有する半導体デバイスである高出力高周波半導体デバイス及び高出力高周波電界効果トランジスタを提供することにある。本発明の実施形態は、並列に接続された複数のユニットセルを有する高周波高出力半導体デバイスを提供する。これらのユニットセルは各々、制御電極と、第1及び第2の被制御電極とを有する。第1の熱スペーサが、これらのユニットセルのうち少なくとも1つを第1の活性部分及び第2の活性部分に分割し、第2の活性部分は、この熱スペーサにより第1の部分から離隔される。ユニットセルの制御電極ならびに第1及び第2の被制御電極は、第1の熱スペーサ上に設けられる。本発明のさらなる実施形態においては、第2の熱スペーサがユニットセルを分割して第3の活性部分を形成する。第3の活性部分は、第1及び第2の活性部分から離隔される。ユニットセルの制御電極ならびに第1及び第2の被制御電極が、第2の熱スペーサ上にも設けられる。本発明の追加の実施形態においては、第3の熱スペーサが隣接するユニットセルを第1の活性部分及び第2の活性部分に分割する。隣接するユニットセルの制御電極ならびに第1及び第2の被制御電極は、第3の熱スペーサ上に設けられる。第3の熱スペーサは、第1及び第2の熱スペーサからずれている。本発明のさらに他の実施形態においては、ユニットセルの第1及び第2の活性部分がメサを含み、第1の熱スペーサがメサ間の領域を含んでいる。さらに、ユニットセルの第1及び/又は第2の被制御電極が、メサ間の領域に架かるエアブリッジを含むことができる。ユニットセルの制御電極は、メサの側壁上に設けることができ、メサ間の領域の底面へと延びることができる。メサは基板上のエピタキシャル層を含むことができ、メサ間の領域は基板の露出領域を含むことができる。本発明のさらなる実施形態においては、第1の熱スペーサが、ユニットセルの第1及び第2の活性部分の間にある電気的に不活性な埋め込み領域及び/又は絶縁体領域によってもたらされる。さらに、制御電極が第1の熱スペーサと交差するところでの制御電極の断面積が、少なくとも1つのユニットセルの第1及び第2の活性部分上の制御電極の断面積よりも大きくてよい。また、熱スペーサは、特定の1組の動作条件で、対応する単一ゲートデバイスよりも低いピーク接合部温度を提供することができる。本発明の特定の実施形態においては、ユニットセルは、リニアアレイに配置された複数のユニットセルである。また、制御電極はゲートフィンガでよく、第1及び第2の被制御電極はソース電極及びドレイン電極でよい。ユニットセルは、炭化ケイ素MESFETのユニットセルでよい。ユニットセルは、GaNトランジスタのユニットセルでもよい。本発明の他の実施形態においては、高出力高周波電界効果トランジスタは、電気的に並列接続された複数のユニットセルを含んでいる。これらのユニットセルの複数のゲート電極が、電気的に並列接続されている。これらのユニットセルの複数のソース電極及びこれらのユニットセルの複数のドレイン電極もまた、電気的に並列接続されている。複数の熱スペーサが、複数のユニットセルのうちの対応するユニットセルを、少なくとも第1の活性部分及び第2の活性部分に分割する。これらユニットセルのゲート電極、ソース電極及びドレイン電極は、対応する熱スペーサを横切っている。本発明のいくつかの実施形態においては、複数のユニットセルは、ユニットセルのリニアアレイを含んでいる。複数の熱スペーサは、市松模様checkerboardpatternを提供することができる。複数の熱スペーサは、寸法がほぼ均一でもよいし、あるいは不均一でもよい。複数の熱スペーサを、隣り合うユニットセル間で整合させることもできる。本発明のさらなる実施形態においては、複数のユニットセルは複数の炭化ケイ素ユニットセルである。複数のユニットセルは、窒化ガリウムをベースとする複数のユニットセルでもよい。本発明のさらに他の実施形態においては、ユニットセルの第1及び第2の活性部分がメサを含み、複数の熱スペーサがメサ間の領域を含んでいる。さらに、ユニットセルの第1及び/又は第2の被制御電極が、メサ間の対応する領域にかかるエアブリッジを含むことができる。ユニットセルの制御電極は、メサの側壁上に設けることができ、メサ間の領域の底面へと延びることができる。メサは基板上のエピタキシャル層を含むことができ、メサ間の領域は基板の露出領域を含むことができる。本発明のさらなる実施形態においては、熱スペーサが、ユニットセルの第1及び第2の活性部分の間にある電気的に不活性な埋め込み領域及び/又は絶縁体領域によりもたらされる。さらに、制御電極が熱スペーサと交差するところでの制御電極の断面積が、ユニットセルの第1及び第2の活性部分上の制御電極の断面積よりも大きくてよい。また、熱スペーサは、特定の1組の動作条件で、対応する単一ゲートデバイスよりも低いピーク接合部温度を提供することができる。本発明の利点及び特徴、ならびにその利点及び特徴がどのように実現されるかは、本発明についての以下の詳細な説明を例示的な実施形態を示す添付図面と共に考慮することより容易に明らかになるであろう。次に、本発明を、本発明の様々な実施形態を示す図を参照して説明する。図に示すように、層又は領域の寸法は説明のために誇張されており、したがって、本発明の大まかな構造を例示するために与えられている。さらに、本発明の様々な態様を、基板又は他の層上に形成される層に関して説明する。当業者には理解されるように、別の層又は基板上に形成される層と言う場合、追加の層が介在しているかもしれないことが企図されている。介在層なしで別の層又は基板上に形成される層を指す場合、本明細書では直接層又は基板上にあると記述する。図面を通して、同じ番号は同じ要素を示している。本明細書で使用する及び/又はという用語は、記載されている関連用語の1つ又は複数のあらゆる組合せを含んでいる。様々な素子、構成要素、領域、層及び/又は部分を説明するために、第1の及び第2の、という用語が本明細書で使用されることがあるが、これらの素子、構成要素、領域、層及び/又は部分を、これらの用語によって限定すべきではないことが理解されよう。これらの用語は、ある素子、構成要素、領域、層又は部分を別の領域、層又は部分と区別するために使用するにすぎない。したがって、本発明の教示から逸脱することなく、以下で論じる第1の領域、層又は部分は、第2の領域、層又は部分と称することもでき、第2の領域、層又は部分についても同様である。次に、本発明の実施形態を、図1から図3を参照して説明する。そのうち、図2は、本発明の実施形態による例示的な半導体デバイスの上面図である。図1は、線1-1’に沿った図2に示す半導体デバイスの一部分の断面図である。図3は、線3-3’に沿った図2に示す半導体デバイスの一部分の断面図である。図4は、線4-4’に沿った図2に示す半導体デバイスの一部分の断面図である。図1は、本発明の実施形態による例示的なマルチセルトランジスタの一部分の断面図である。SiC金属半導体電界効果トランジスタMESFETに関して本発明の実施形態を説明するが、本発明はこのような半導体デバイスに限定されるものと解釈すべきではない。したがって、本発明の実施形態は、バイポーラ接合トランジスタなど、複数のユニットセルを有する他のトランジスタデバイスを含むこともできる。したがって、本発明の実施形態をゲートピッチが不均一な場合に関して議論するが、本明細書においてゲートと言う場合、半導体デバイスの制御電極を示している。本発明の実施形態は、より/比較的均一な接合部温度が望まれ、デバイスの複数のユニットセルが存在するいかなる半導体デバイスでの使用にも適することがある。したがって、本発明の実施形態は、例えば、GaN、GaAs及び/又はSiデバイスなど非炭化ケイ素デバイスでの使用に適することがある。すなわち、本発明の実施形態は、例えば、SiCMESFET、SiCMESFETMMIC、SiCSIT、GaNHEMT、GaNHEMTMMIC、SiLDMOS、GaAsMESFET、GaAsMESFETMMIC、GaAsHEMT、GaAsHEMTMMIC、GaAspHEMT及び/又はGaAspHEMTMMICを提供することができる。図1に示すように、本発明の実施形態を組み込んだMESFETの例示的な部分は、p又はn導電型、もしくは半絶縁性の単結晶バルク炭化ケイ素基板10上に成長させたp導電型の第1のエピタキシャル層12を含むことができる。炭化ケイ素の第1のエピタキシャル層12は、基板10とn型のエピタキシャル層14との間に配置される。任意選択のメタライゼーションmetallization層32を、基板10の、第1のエピタキシャル層12とは反対側に形成することができる。第1のエピタキシャル層12は、p導電型炭化ケイ素エピタキシャル層、非ドープの炭化ケイ素エピタキシャル層又はかなり低ドープのn導電型炭化ケイ素エピタキシャル層でよい。低ドープの炭化ケイ素エピタキシャル層を使用する場合、いくつかの実施形態では、第1のエピタキシャル層12のドーピング濃度は、約5×1015cm-3未満である。非ドープ又はn導電型の第1のエピタキシャル層12を使用する場合、いくつかの実施形態では、基板10は半絶縁性の炭化ケイ素基板である。非ドープ又はn導電型の第1のエピタキシャル層12を使用する場合、トランジスタに重要な電気的効果を与える高品質チャネル層をバッファ層なしで形成することができる。オーム接点20及び22は、第2のエピタキシャル層14上に形成することができ、ソース接点20及びドレイン接点22を提供するように離隔される。ゲートフィンガとも称される一連のショットキーゲート接点24が、第2のエピタキシャル層14上の、対応するソース接点20とドレイン接点22の間に形成される。図示するように、任意選択の金属上部層metaloverlayer26、28及び30を、ソース接点20及びドレイン接点22、ならびにショットキーゲート接点24上に形成する。パッシベーション層60を設けることもできる。図1に示すように、本発明のいくつかの実施形態では、並列に接続されているセルのリニアアレイが提供される。したがって、ゲート接点24を第3次元に並列に接続することができる。本発明のさらに他の実施形態においては、セルの2次元アレイを提供することができる。図1では2つのゲートフィンガ24を示しているが、他の個数のゲートフィンガを使用することもできる。さらに、他のMESFET又は半導体デバイス構成を使用することもできる。例えば、公知のデバイスを本発明の実施形態で使用することができる例えば、その開示が、完全に記載されているかのように本明細書に組み込まれる、特許文献1、2、3及び4参照。また、非公開のデバイスを本発明の実施形態で使用することができる例えば、本願の譲受人に譲渡され、その開示が、完全に記載されているかのように本明細書に組み込まれる、2000年5月10日出願のSILICONCARBIDEMETALSEMICONDUCTORFIELDEFFECTTRANSISTORSANDMETHODSOFFABRICATINGSILICONCARBIDEMETALSEMICONDUCTORFIELDEFFECTTRANSISTORSという名称の特許文献5、2001年10月24日出願のDELTADOPEDSILICONCARBIDEMETALSEMICONDUCTORFIELDEFFECTTRANSISTORSANDMETHODSOFFABRICATINGDELTADOPEDSILICONCARBIDEMETALSEMICONDUCTORFIELDEFFECTTRANSISTORSHAVINGAGATEDISPOSEDINADOUBLERECESSSTRUCTUREという名称の特許文献6、及び2002年11月26日出願のTRANSISTORSHAVINGBURIEDPTYPELAYERSBENEATHTHESOURCEREGIONANDMETHODSOFFABRICATINGTHESAMEという名称の特許文献7参照。しかしながら、本発明の実施形態はMESFETに限定されず、制御電極のアレイを有する、またいくつかの実施形態においては制御電極のリニアアレイを有する他のデバイスでも使用することができる。図2は、本発明のいくつかの実施形態によるマルチセルトランジスタの上面図である。この半導体デバイスは、図1に示すようなSiCMESFETでよい。図2においては、複数のゲートフィンガ24が熱スペーサ40によって第1、第2及び第3の部分24’、24’’、及び24’’’に分割されている。図2に示す2つの熱スペーサ40によってゲートフィンガ24の3つの部分が提供されるが、他の個数の熱スペーサ40を設けることもできる。例えば、単一の熱スペーサによって、ゲートフィンガ24を第1及び第2の部分に分割することもできる。ゲートフィンガ24を並列に接続するために電気伝導性マニホルド42が設けられている。発熱しないような電気的に不活性な領域を、ゲートフィンガ24に沿って電気的に活性な領域の間に配置することにより、熱スペーサ40を設けることができる。このような電気的に不活性領域は、例えば、1つ又は複数のエピタキシャル層12及び14の全部又は一部を取り除いて下層及び/又は基板10を露出させることによって設けることができる。本発明の特定の実施形態においては、熱スペーサ40が、半絶縁性炭化ケイ素基板のうちエピタキシャル層12及び14がない部分を含んでいる。他の実施形態においては、熱スペーサ40が、半絶縁性炭化ケイ素基板のうち、エピタキシャル層14がなくエピタキシャル層12の一部分だけを有する部分を含んでいる。熱スペーサ40は、カウンタドーピング、局所酸化プロセス又は他のかかる技術を用いて熱スペーサ40の領域を電気的に不活性にすることによって設けることもできる。熱スペーサ40による活性領域の分割は、例えば、メサのエッチング、イオン注入領域、誘電体の追加又は電気絶縁性を提供する他の機構によって実現することができる。本明細書で使用する電気的に不活性なという用語は、制御電極が存在する場合でも、制御電極に電圧又は電流が印加されるかどうかにかかわらず被制御電極間に実質的な電流が流れない領域を示している。したがって、例えば、発熱しないような熱スペーサ40においては、ゲートフィンガ24の電圧にかかわらずソース電極20からドレイン電極22へは電流が流れないはずである。熱スペーサ40は、炭化ケイ素の場合に各スペーサの長さが、例えば、約50μmから約200μmである電気的に不活性な領域を提供することができる。熱スペーサの具体的な長さは、ゲート幅すなわち、ゲートフィンガの長さによって変わり得る。ゲートフィンガ当たりの熱スペーサの数は、均一でも不均一でもよい。例えば、500μmの活性領域を有するゲートフィンガでは、2つの100μmの熱スペーサによって3つの同等のセグメントに分割することができる。あるいは、500μmの活性領域を有するゲートフィンガを、単一の200μmの熱スペーサによって2つの同等のセグメントに分割することもできる。RFトランジスタの設計において、各ゲートフィンガに沿った寄生抵抗、寄生インダクタンス及び寄生容量は重要である。各ゲートフィンガの長さは通常、熱的諸条件thermalconsiderationと周波数応答との両方によって限定される。所望の動作周波数が増大するにつれて、通常ゲートフィンガの長さは縮小される。というのは、ゲートフィンガに沿った直列抵抗及び直列インダクタンスが減少すると、トランジスタの最大動作周波数fmaxが増大するからである。したがって、いくつかの用途では、熱スペーサの追加がトランジスタの周波数性能に悪影響をもたらさないことが望ましいことがある。図3及び図4は、本発明のいくつかの実施形態によるマルチセルトランジスタの一部分の断面図である。図3を見るとわかるように、エピタキシャル層12及び14の一部分を取り除いてデバイスの活性領域に対応するメサ50を設けることによって、熱スペーサ領域40が設けられる。ゲート導体24は、エピタキシャル層12及び14のメサ上に設けられ、メサの側壁に沿って基板上まで下り、隣のメサへと続く。ソース導体20及びドレイン導体22は、メサ50間に懸架される。エアブリッジ又は誘電体の交差を利用して熱スペーサ領域40をまたいでソース及びドレイン電極20及び22を掛け渡すことにより、寄生容量を低減しかつ/又は最小限に抑えることができる。ゲート電極24も懸架させることができるが、レイアウト上のスペースの制約がこれを禁じることがある。直列抵抗及び直列インダクタンスの増加を最小限に抑えるようにゲートを熱スペーサの上まで張り出させることによって熱スペーサを含める結果、寄生容量を低減しかつ/又は最小限に抑えることもできる。このような張出しゲート構造は、ゲートフィンガ24の張出し領域25として図2に示されている。この張出し領域25におけるゲートフィンガ24の幅は、約1μmから約20μmでよい。したがって、ゲートフィンガ24の張出し領域25の幅を増大させることができ、それによりゲートフィンガ24のうち活性領域50にある部分の断面積を増大させることができる。本発明の実施形態を、ゲート導体の幅が不均一で、ソース及びドレイン導体が懸架されている場合に関して説明してきたが、本発明はこのような実施形態に限定されるものと解釈すべきではない。例えば、本発明のいくつかの実施形態においては、ゲートフィンガの導体の幅がほぼ均一であってもよい。さらに、ソース及びドレイン接点の導体が、基板10及び/又は熱スペーサの他の電気的に不活性な領域などの下層と接していてもよい。例えば、図3におけるメサ間の領域を、酸化物などの絶縁体で充てんすることができ、その絶縁体上にゲート導体ならびにソース及びドレイン領域を設けることができる。さらに、図1から図4の熱スペーサは、各ゲートフィンガに同数のスペーサを有するものとして示されているが、異なるフィンガ内に異なる数のスペーサを設けることもできる。例えば、隣り合うフィンガが異なる数のスペーサを有する、スペーサの市松模様を設けることもできる。したがって、第1のゲートフィンガが、フィンガのほぼ中央に単一のスペーサを有し、隣のフィンガが、フィンガの長さの約1/3及び2/3のところに中心を置く2つのスペーサを有していてもよい。隣り合うフィンガの活性部分は、2次元で互いに離隔されるので、このような市松模様は、より均一な温度プロファイルを提供するのに有益なことがある。この市松模様により、エアブリッジ間の相互結合を低減することもできる。さらに、熱スペーサの組込みに加えて、ゲートフィンガ24間のピッチが不均一でもよい。例えば、小さいピッチからより大きなピッチへとデバイスの中央に向かってピッチを変化させることもできる。デバイスの中央でピッチを増大させることにより、熱拡散領域が増大してデバイスの中央における温度勾配の低下を補償し、それによりそれぞれのゲートフィンガに関連する接合部温度があまり高くならないようにすることができる。より均一な接合部温度により、ピーク接合部温度を下げることができ、それにより同じ動作条件下で均一に離隔された従来のデバイスに勝る信頼性の向上をもたらすことができる。さらに、このより均一な温度プロファイルにより、フィンガ間のインピーダンスの差を低減し、それによりRFデバイスの線形性を向上させることができる。したがって、本発明の実施形態は、不均一なゲートピッチを含むことができる例えば、その開示が、完全に記載されているかのように本明細書に組み込まれる、NONUNIFORMGATEPITCHSEMICONDUCTORDEVICESという名称の特許文献8参照。以下の実施例は、本発明のいくつかの実施形態を例示するものであり、本発明を限定するものと解釈すべきではない。連続波CW動作用に設計された活性ゲートの周囲が30mmのSiCMESFETMMICを、単一のゲートフィンガデバイス図5Aとゲートフィンガが分割されたデバイス図5Bの両方の場合について熱的にモデル化した。4GHz未満の周波数の場合、各フィンガの長さは500μmでよい。この熱モデルは、CuWパッケージ及びAuSnはんだ付けの効果を含んでおり、パッケージの裏面を90°Cに維持した場合を示している。フィンガは、80μmの間隔で離隔されていた。このモデルは、単一のゲートフィンガデバイスの場合に最大接合部温度が約180°Cであることを示した図5A。また、このモデルは、各ゲートフィンガを250μmのセグメント2個に分割し、それらセグメント間に200μmの熱スペーサを組み込むことにより最大接合部温度が約158°Cにまで低下することも示している図5B。各フィンガに沿った最大温度差も約28、約39°Cから約28°Cに低下し、それにより応答の線形性が潜在的に向上する可能性がある。熱スペーサを含めずに最大接合部温度を同じだけ低下させるには、ゲートピッチを80μmから100μmに増大させる必要がある。熱スペーサの使用による潜在的利益は、使用する場合としない場合のMMICチップの面積を比較することによりわかる。具体例として、ピッチが80μmの初期設計でMMICチップが5.0mm×5.0mmであったと仮定する。ゲートピッチを100μmに増大させることにより、MMICチップは6.0mm×5.0mmに拡大され、面積の増加は20である。それとは対照的に、最大接合部温度を同じだけ低下させるために200μmの熱スペーサを組み込むことにより、チップの寸法は5.0mm×5.2mmとなり、面積の増加は4だけである。図面及び本明細書において、本発明の典型的な実施形態を開示してきたが、特定の用語が使用されているものの、それらは限定の目的ではなく、包括的また記述的な意味で使用したものにすぎない。本発明の技術的範囲は、特許請求の範囲に示されている。