第1導電型の第1の半導体層と、前記第1の半導体層表面に設けられ、一端の上側面に第1の凹部が設けられる第1の溝と、前記第1の半導体層表面に設けられ、前記第1の溝の一端側に隣接配置され、前記第1の溝と相対向する一端側の上側面に第2の凹部が設けられる第2の溝と、前記第1の半導体層表面に設けられ、前記第2の溝の他端側に隣接配置され、前記第2の溝と相対向する一端とは反対側の他端の上側面に第3の凹部が設けられる第3の溝と、前記第1の半導体層表面に設けられ、前記第3の溝の他端側に隣接配置され、前記第3の溝と相対向する一端側の上側面に第4の凹部が設けられる第4の溝と、前記第2の溝と前記第3の溝の間の前記第1の半導体層表面に設けられ、前記第2及び第3の溝よりも浅く、端部が前記第2及び第3の溝に接する第2導電型のベース層と、前記ベース層表面に設けられ、端部が前記第2の溝に接する第1導電型の第1のソース層と、前記ベース層表面に設けられ、端部が前記第3の溝に接し、前記第1のソース層と離間配置される第1導電型の第2のソース層と、前記第1乃至4の溝の底面及び側面、前記第1乃至4の凹部、前記第1の溝と前記第2の溝の間の前記第1の半導体層、及び前記第3の溝と前記第4の溝の間の前記第1の半導体層上に設けられるゲート絶縁膜と、前記ゲート絶縁膜を介して前記第1の溝及び第1の凹部を覆うようにゲート電極膜が設けられる第1のトレンチゲートと、前記ゲート絶縁膜を介して前記第2の溝及び第2の凹部を覆うように前記ゲート電極膜が設けられる第2のトレンチゲートと、前記ゲート絶縁膜を介して前記第3の溝及び第3の凹部を覆うように前記ゲート電極膜が設けられる第3のトレンチゲートと、前記ゲート絶縁膜を介して前記第4の溝及び第4の凹部を覆うように前記ゲート電極膜が設けられる第4のトレンチゲートと、前記第1及び第2のトレンチゲートの前記ゲート電極膜と連結し、前記第1の溝と前記第2の溝の間の前記ゲート絶縁膜上に前記ゲート電極膜が設けられる第1のテラスゲートと、前記第3及び第4のトレンチゲートの前記ゲート電極膜と連結し、前記第3の溝と前記第4の溝の間の前記ゲート絶縁膜上に前記ゲート電極膜が設けられる第2のテラスゲートと、を具備することを特徴とする半導体装置。第1導電型の半導体基板表面に設けられ、互いに離間して複数配置される第2導電型のピラー層と、第1のピラー層と第2のピラー層の間の第1の半導体基板部表面に設けられ、一端の上側面に第1の凹部が設けられる第1の溝と、前記第2のピラー層と第3のピラー層の間の第2の半導体基板部表面に設けられ、前記第1の溝の一端側に隣接配置され、前記第1の溝と相対向する一端側の上側面に第2の凹部が設けられる第2の溝と、前記第3のピラー層と第4のピラー層の間の第3の半導体基板部表面に設けられ、前記第2の溝の他端側に隣接配置され、前記第2の溝と相対向する一端とは反対側の他端の上側面に第3の凹部が設けられる第3の溝と、前記第4のピラー層と第5のピラー層の間の第4の半導体基板部表面に設けられ、前記第3の溝の他端側に隣接配置され、前記第3の溝と相対向する一端側の上側面に第4の凹部が設けられる第4の溝と、前記第2の溝と前記第3の溝の間に設けられる前記第3のピラー層、前記第2の半導体基板部、及び前記第3の半導体基板部の表面に設けられ、前記第2及び第3の溝よりも浅く、端部が前記第2及び第3の溝に接する第2導電型のベース層と、前記ベース層表面に設けられ、端部が前記第2の溝に接する第1導電型の第1のソース層と、前記ベース層表面に設けられ、端部が前記第3の溝に接し、前記第1のソース層と離間配置される第1導電型の第2のソース層と、前記第1乃至4の溝の底面及び側面と、前記第1乃至4の凹部と、前記第1の溝と前記第2の溝の間の前記第1及び第2の半導体基板部と、前記第1の溝と前記第2の溝の間の前記第2のピラー層と、前記第3の溝と前記第4の溝の間の前記第3及び第4の半導体基板部と、前記第3の溝と前記第4の溝の間の前記第4のピラー層との上面にそれぞれ設けられるゲート絶縁膜と、前記ゲート絶縁膜を介して前記第1の溝及び第1の凹部を覆うようにゲート電極膜が設けられる第1のトレンチゲートと、前記ゲート絶縁膜を介して前記第2の溝及び第2の凹部を覆うように前記ゲート電極膜が設けられる第2のトレンチゲートと、前記ゲート絶縁膜を介して前記第3の溝及び第3の凹部を覆うように前記ゲート電極膜が設けられる第3のトレンチゲートと、前記ゲート絶縁膜を介して前記第4の溝及び第4の凹部を覆うように前記ゲート電極膜が設けられる第4のトレンチゲートと、前記第1及び第2のトレンチゲートの前記ゲート電極膜と連結し、前記第1の溝と前記第2の溝の間の前記ゲート絶縁膜上に前記ゲート電極膜が設けられる第1のテラスゲートと、前記第3及び第4のトレンチゲートの前記ゲート電極膜と連結し、前記第3の溝と前記第4の溝の間の前記ゲート絶縁膜上に前記ゲート電極膜が設けられる第2のテラスゲートと、を具備することを特徴とする半導体装置。前記第1乃至4の凹部は、三角形或いは扇状の形状を有することを特徴とする請求項1又は2に記載の半導体装置。第1導電型の第1の半導体層と、前記第1の半導体層表面に設けられ、隣接配置される第1乃至4の溝と、前記第1の半導体層表面に設けられ、前記第2の溝と前記第3の溝の間の前記第1の半導体層表面に設けられ、前記第2及び第3の溝よりも浅く、端部が前記第2及び第3の溝に接する第2導電型のベース層と、前記ベース層表面に設けられ、端部が前記第2の溝に接する第1導電型の第1のソース層と、前記ベース層表面に設けられ、端部が前記第3の溝に接し、前記第1のソース層と離間配置される第1導電型の第2のソース層と、前記第1乃至4の溝の底面及び側面、前記第2の溝と前記第3の溝の間の前記第1の半導体層よりも表面が第1の高さ分だけ低い前記第1の溝と前記第2の溝の間の前記第1の半導体層、及び前記第2の溝と前記第3の溝の間の前記第1の半導体層よりも表面が前記第1の高さ分だけ低い前記第3の溝と前記第4の溝の間の前記第1の半導体層上に設けられるゲート絶縁膜と、前記ゲート絶縁膜を介して前記第1の溝を覆うようにゲート電極膜が設けられる第1のトレンチゲートと、前記ゲート絶縁膜を介して前記第2の溝を覆うように前記ゲート電極膜が設けられる第2のトレンチゲートと、前記ゲート絶縁膜を介して前記第3の溝を覆うように前記ゲート電極膜が設けられる第3のトレンチゲートと、前記ゲート絶縁膜を介して前記第4の溝を覆うように前記ゲート電極膜が設けられる第4のトレンチゲートと、前記第1及び第2のトレンチゲートの前記ゲート電極膜と連結し、前記第1の溝と前記第2の溝の間の前記ゲート絶縁膜上に前記ゲート電極膜が設けられる第1のテラスゲートと、前記第3及び第4のトレンチゲートの前記ゲート電極膜と連結し、前記第3の溝と前記第4の溝の間の前記ゲート絶縁膜上に前記ゲート電極膜が設けられる第2のテラスゲートと、を具備することを特徴とする半導体装置。第1導電型の半導体基板表面に設けられ、互いに離間して複数配置される第2導電型のピラー層と、第1のピラー層と第2のピラー層の間の第1の半導体基板部表面に設けられる第1の溝と、前記第2のピラー層と第3のピラー層の間の第2の半導体基板部表面に設けられ、前記第1の溝に隣接配置される第2の溝と、前記第3のピラー層と第4のピラー層の間の第3の半導体基板部表面に設けられ、前記第2の溝に隣接配置される第3の溝と、前記第4のピラー層と第5のピラー層の間の第4の半導体基板部表面に設けられ、前記第3の溝に隣接配置される第4の溝と、前記第2の溝と前記第3の溝の間に設けられる前記第3のピラー層、前記第2の半導体基板部、及び前記第3の半導体基板部の表面に設けられ、前記第2及び第3の溝よりも浅く、端部が前記第2及び第3の溝に接する第2導電型のベース層と、前記ベース層表面に設けられ、端部が前記第2の溝に接する第1導電型の第1のソース層と、前記ベース層表面に設けられ、端部が前記第3の溝に接し、前記第1のソース層と離間配置される第1導電型の第2のソース層と、前記第1乃至4の溝の底面及び側面と、前記第2の溝と前記第3の溝の間に設けられる前記第2の半導体基板部、前記第3のピラー層、及び前記第3の半導体基板部よりも表面が第1の高さ分だけ低い前記第1の溝と前記第2の溝の間に設けられる前記第1の半導体基板部、前記第2のピラー層、及び前記第2の半導体基板部と、前記第2の溝と前記第3の溝の間に設けられる前記第2の半導体基板部、前記第3のピラー層、及び前記第3の半導体基板部よりも表面が第1の高さ分だけ低い前記第3の溝と前記第4の溝の間に設けられる前記第3の半導体基板部、前記第4のピラー層、及び前記第4の半導体基板部との上面にそれぞれ設けられるゲート絶縁膜と、前記ゲート絶縁膜を介して前記第1の溝を覆うようにゲート電極膜が設けられる第1のトレンチゲートと、前記ゲート絶縁膜を介して前記第2の溝を覆うように前記ゲート電極膜が設けられる第2のトレンチゲートと、前記ゲート絶縁膜を介して前記第3の溝を覆うように前記ゲート電極膜が設けられる第3のトレンチゲートと、前記ゲート絶縁膜を介して前記第4の溝を覆うように前記ゲート電極膜が設けられる第4のトレンチゲートと、前記第1及び第2のトレンチゲートの前記ゲート電極膜と連結し、前記第1の溝と前記第2の溝の間の前記ゲート絶縁膜上に前記ゲート電極膜が設けられる第1のテラスゲートと、前記第3及び第4のトレンチゲートの前記ゲート電極膜と連結し、前記第3の溝と前記第4の溝の間の前記ゲート絶縁膜上に前記ゲート電極膜が設けられる第2のテラスゲートと、を具備することを特徴とする半導体装置。前記ベース層表面には、前記第1のソース層と前記第2のソース層の間に第2導電型のコンタクト層が設けられることを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。テラスゲート構造を有し、第1導電型の半導体基板表面に互いに離間して複数形成される第2導電型のピラー層を有するスーパージャンクション型トレンチゲート構造の半導体装置の製造方法であって、前記ピラー層及び前記半導体基板上にバッファシリコン酸化膜及びシリコン窒化膜を積層形成する工程と、チャネル有効領域の前記シリコン窒化膜をエッチングする工程と、前記シリコン窒化膜のエッチング後、前記シリコン窒化膜及び露呈された前記バッファシリコン酸化膜上にマスク材を形成する工程と、前記マスク材、前記シリコン窒化膜、及び前記バッファシリコン酸化膜をエッチングし開口部を形成し、前記開口部のチャネル無効領域である一端側上部が前記バッファシリコン酸化膜及び前記マスク材の積層構造を有し、前記開口部のチャネル有効領域である他端側上部が前記バッファシリコン酸化膜、前記シリコン窒化膜、及び前記マスク材の積層構造を有するように形成する工程と、前記開口部により露呈された前記半導体基板表面に溝を形成する工程と、前記マスク材をエッチングして前記溝の端部よりも所定の距離より後退させ、チャネル無効領域側の露呈されたバッファシリコン酸化膜をエッチングする工程と、前記溝及びチャネル無効領域側の露呈された前記半導体基板表面をエッチングしてチャネル無効領域側に前記溝よりも浅い凹部を形成する工程と、を具備することを特徴とする半導体装置の製造方法。テラスゲート構造を有し、第1導電型の半導体基板表面に互いに離間して複数形成される第2導電型のピラー層を有するスーパージャンクション型トレンチゲート構造の半導体装置の製造方法であって、チャネル無効領域となる部分を選択酸化して表面の高さを低くする工程と、露呈された前記ピラー層及び前記半導体基板上にバッファシリコン酸化膜及びシリコン窒化膜を積層形成する工程と、前記シリコン窒化膜上にマスク材を形成する工程と、前記マスク材、前記シリコン窒化膜、及び前記バッファシリコン酸化膜をエッチングしてチャネル有効領域に接する段差部に開口部を形成する工程と、前記開口部により露呈された前記第1の半導体層表面に溝を形成する工程と、を具備することを特徴とする半導体装置の製造方法。本発明は、テラスゲートの加工位置によらずオン抵抗とゲートドレイン間容量のトレードオフの関係を良好に維持することができる半導体装置及びその製造方法を提供することにある。一つの実施形態によれば、半導体装置は、第1の半導体層、第1乃至4の溝、ベース層、第1のソース層、第2のソース層、ゲート絶縁膜、第1乃至4のトレンチゲート、第1のテラスゲート、及び第2のテラスゲートが設けられる。第1の半導体層は、第1導電型を有する。第1の溝は第1の半導体層表面に設けられ、一端の上側面に第1の凹部が設けられる。第2の溝は、第1の半導体層表面に設けられ、第1の溝の一端側に隣接配置され、第1の溝と相対向する一端側の上側面に第2の凹部が設けられる。第3の溝は、第1の半導体層表面に設けられ、第2の溝の他端側に隣接配置され、第2の溝と相対向する一端とは反対側の他端の上側面に第3の凹部が設けられる。第4の溝は、第1の半導体層表面に設けられ、第3の溝の他端側に隣接配置され、第3の溝と相対向する一端側の上側面に第4の凹部が設けられる。ベース層は、第2の溝と第3の溝の間の第1の半導体層表面に設けられ、第2及び第3の溝よりも浅く、端部が第2及び第3の溝に接し、第2導電型を有する。第1のソース層は、ベース層表面に設けられ、端部が第2の溝に接し、第1導電型を有する。第2のソース層は、ベース層表面に設けられ、端部が第3の溝に接し、第1のソース層と離間配置され、第1導電型を有する。ゲート絶縁膜は、第1乃至4の溝の底面及び側面、第1乃至4の凹部、第1の溝と第2の溝の間の第1の半導体層、及び第3の溝と第4の溝の間の第1の半導体層上に設けられる。第1のトレンチゲートは、ゲート絶縁膜を介して第1の溝及び第1の凹部を覆うようにゲート電極膜が設けられる。第2のトレンチゲートは、ゲート絶縁膜を介して第2の溝及び第2の凹部を覆うようにゲート電極膜が設けられる。第3のトレンチゲートは、ゲート絶縁膜を介して第3の溝及び第3の凹部を覆うようにゲート電極膜が設けられる。第4のトレンチゲートは、ゲート絶縁膜を介して第4の溝及び第4の凹部を覆うようにゲート電極膜が設けられる。第1のテラスゲートは、第1及び第2のトレンチゲートのゲート電極膜と連結し、第1の溝と第2の溝の間のゲート絶縁膜上にゲート電極膜が設けられる。第2のテラスゲートは、第3及び第4のトレンチゲートのゲート電極膜と連結し、第3の溝と第4の溝の間のゲート絶縁膜上にゲート電極膜が設けられる。他の実施形態によれば、半導体装置の製造方法は、テラスゲート構造を有し、第1導電型の半導体基板表面に互いに離間して複数形成される第2導電型のピラー層を有するスーパージャンクション型トレンチゲート構造の半導体装置の製造方法であって、第1乃至7の工程が含まれる。第1の工程では、ピラー層及び半導体基板上にバッファシリコン酸化膜及びシリコン窒化膜を積層形成する。第2の工程では、チャネル有効領域のシリコン窒化膜をエッチングする。第3の工程では、シリコン窒化膜のエッチング後、シリコン窒化膜及び露呈されたバッファシリコン酸化膜上にマスク材を形成する。第4の工程では、マスク材、シリコン窒化膜、及びバッファシリコン酸化膜をエッチングし開口部を形成し、開口部のチャネル無効領域である一端側上部がバッファシリコン酸化膜及びマスク材の積層構造を有し、開口部のチャネル有効領域である他端側上部がバッファシリコン酸化膜、前記シリコン窒化膜、及び前記マスク材の積層構造を有するように形成する。第5の工程では、開口部により露呈された半導体基板表面に溝を形成する。第6の工程では、マスク材をエッチングして溝の端部よりも所定の距離より後退させ、チャネル無効領域側の露呈されたバッファシリコン酸化膜をエッチングする。第7の工程では、溝及びチャネル無効領域側の露呈された半導体基板表面をエッチングしてチャネル無効領域側に溝よりも浅い凹部を形成する。以下本発明の実施形態について図面を参照しながら説明する。第1の実施形態まず、本発明の第1の実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。図1は半導体装置を示す断面図である。図2は比較例の半導体装置を示す断面図である。本実施形態では、テラスゲート構造を有し、スーパージャンクション型トレンチ構造を有するパワーMOSFETにおいて、溝のチャネル無効領域側の上端部に凹部を設けている。図1に示すように、半導体装置90はテラスゲート構造を有し、スーパージャンクション型トレンチ構造を有するパワーMOSFETである。半導体装置90は、例えば600V系NchパワーMOSFETであり、移動体端末、パソコンなどのACアダプタ電源等に適用される。半導体装置90は、Pベース層5、Nソース層6、及びPコンタクト層7が設けられるチャネル有効領域、溝トレンチを介してチャネル有効領域の両側に隣接配置されるチャネル無効領域I、IIから構成されるユニットがシリコン基板からなるNドレイン層2上に繰り返し複数設けられる。チャネル有効領域の溝トレンチに接するPベース層5は、半導体装置90が動作するときチャネル層反転層が形成される。シリコン基板からなるNドレイン層2上のN-基板1の中には、Pピラー層3a及びPピラー層3cが設けられる。Pピラー層3aの側面にはN-基板4a半導体基板部が設けられ、Pピラー層3aとPピラー層3bの間にはN-基板4b半導体基板部が設けられ、Pピラー層3bとPピラー層3cの間にはN-基板4c半導体基板部が設けられ、Pピラー層3cの側面にはN-基板4d半導体基板部が設けられる。Pピラー層3a乃至3cは、N-基板1上の図中横方向に交互に周期的に形成されるピラー層を構成する。ここでは、ピラー層を図中直交方向に延びるストライプ状に形成しているが、代わりに格子状或いは千鳥状に形成してもよい。N-基板4aには溝21aが設けられ、N-基板層4bには溝21bが設けられ、N-基板4cには溝21cが設けられ、N-基板4dには溝21dが設けられる。溝21aの溝21bと対向する表側面には凹部23aが設けられ、溝21bの溝21aと対向する表側面には凹部23bが設けられ、溝21cの溝21dと対向する表側面には凹部23cが設けられ、溝21dの溝21cと対向する表側面には凹部23dが設けられる。チャネル無効領域側に凹部23a乃至23dが設けられ、チャネル有効領域側には凹部は設けられない。ここでは、凹部23a乃至23dの形状を扇状に形成しているが三角形などの形状にしてもよい。溝21a乃至21dの底面及び側面、凹部23a乃至23dの上面、N-基板4aの上面、Pピラー層3aの上面、N-基板4bの上面、Pピラー層3bの上面、N-基板4cの上面、Pピラー層3cの上面、及びN-基板4dの上面には、ゲート絶縁膜8が設けられる。溝21aの底面及び側面、凹部23aの上面、N-基板4aの上面、Pピラー層3aの上面、N-基板4bの上面、及び溝21bの底面及び側面には、ゲート絶縁膜8を介してゲート電極膜が設けられる。ゲート電極膜は、溝21a及び溝21bを覆うように設けられる。N-基板4a、Pピラー層3a、及びN-基板4bの上面のテラスゲート部22aに設けられるゲート電極膜は、溝21a及び溝21bの中央部まで延在している。これらのゲート電極膜は、ゲート電極部9aを構成する。溝21cの底面及び側面、凹部23cの上面、N-基板4cの上面、Pピラー層3cの上面、N-基板4dの上面、及び溝21dの底面及び側面には、ゲート絶縁膜8を介してゲート電極膜が設けられる。ゲート電極膜は、溝21c及び溝21dを覆うように設けられる。N-基板4c、Pピラー層3c、及びN-基板4dの上面のテラスゲート部22bに設けられるゲート電極膜は、溝21c及び溝21dの中央部まで延在している。これらのゲート電極膜は、ゲート電極部9bを構成する。溝21a乃至21d上のテラスゲート部に設けられるゲート電極膜は、Pピラー層3a及びPピラー層3c上のゲート電極膜よりも厚く形成される。溝21bと溝21cの間のN-基板4b、Pピラー層3b、及びN-基板4cの表面にはPピラー層よりも不純物濃度が高いPベース層5が設けられる。Pベース層5の溝21b側の表面、及びPベース層5の溝21c側の表面にはNソース層6がそれぞれ設けられ、Pコンタクト層7で分離されている。Nソース層6、Pコンタクト層7、ゲート電極部9a、及びゲート電極部9b上には、絶縁膜10が設けられる。Nソース層6及びPコンタクト層7上の絶縁膜10は、エッチングされて開口部図示しないが設けられる。絶縁膜10及び開口部上には、絶縁膜10でゲート電極と分離されるソース電極11が設けられる。N-基板1主面と相対向する裏面には、Nドレイン層2が設けられる。Nドレイン層2のN-基板1と接する主面と相対向する裏面には、ドレイン電極12が設けられる。図2に示すように、比較例の半導体装置100は、テラスゲート構造を有し、スーパージャンクション型トレンチ構造を有するパワーMOSFETである。比較例の半導体装置100には、凹部23a乃至23dが設けられていないのでテラスゲート部22a及び22bに設けられるゲート電極膜の厚さが一定となっている。次に、テラスゲート端の位置ズレについて図3乃至5を参照して説明する。図3aは本実施形態のテラスゲート部位置ズレのない場合の模式断面図である。図3bは本実施形態のテラスゲート部位置ズレが発生した場合の模式断面図である。図4aは比較例のテラスゲート部位置ズレのない場合の模式断面図である。図4bは比較例のテラスゲート部位置ズレが発生した場合の模式断面図である。図3aに示すように、本実施形態の半導体装置90では、テラスゲート端部が溝21cの中央部にあるテラスゲート部位置ズレ無の場合、テラスゲート部のゲート電極膜によりPベース層5形成用のBボロンイオンとNソース6層形成用のAs砒素又はPリンイオンがそれぞれチャネル無効領域に注入されない。図3bに示すように、本実施形態の半導体装置90では、テラスゲート端部が溝21cの端部まで後退したテラスゲート部位置ズレ有の場合、溝21cの端部に凹部23cが設けられているので、凹部23c上に設けられるゲートゲート電極膜によりイオン注入がブロックされ、Pベース層5形成用のBボロンイオンとNソース6層形成用のAs砒素又はPリンイオンがそれぞれチャネル無効領域に注入されない。図4aに示すように、比較例の半導体装置100では、テラスゲート端部が溝21cの中央部にあるテラスゲート部位置ズレ無の場合、テラスゲート部のゲートゲート電極膜によりPベース層5形成用のBボロンイオンとNソース6層形成用のAs砒素又はPリンイオンがそれぞれチャネル無効領域に注入されない。図4bに示すように、比較例の半導体装置100では、テラスゲート端部が溝21cの端部まで後退したテラスゲート部位置ズレ有の場合、溝21cの端部ではテラスゲート部のゲートゲート電極膜が設けられていないので、Pベース層5形成用のBボロンイオンとNソース6層形成用のAs砒素又はPリンイオンがそれぞれチャネル無効領域に注入される。このため、溝21cのチャネル無効領域と接する領域Aの部分にPベース層5A及びNソース層6Aが形成される。比較例の半導体装置100では、テラスゲート端部が溝21cの端部まで後退したテラスゲート部位置ズレ有の場合、本来トランジスタ及びチャネル領域とならないチャネル無効領域にPベース層5A及びNソース層6Aが形成され、Ronオン抵抗が低減し、Cgdゲートドレイン間容量が減少する。このため、比較例の半導体装置100では、Ronオン抵抗とCgdゲートドレイン間容量のトレードオフの関係が劣化してしまう。一方、本実施形態の半導体装置90では、溝21cの端部に凹部23cが設けられているので、テラスゲート部位置ズレに関係なくRonオン抵抗とCgdゲートドレイン間容量のトレードオフの関係を良好に維持することができる。次に、半導体装置の製造方法について図5乃至9を参照して説明する。図5乃至9は半導体装置の製造工程を示す断面図である。図5乃至9では、溝21cの周辺領域を例にして説明している。図5に示すように、Pピラー層3b、Pピラー層3c、及びN-基板4c上に絶縁膜31及び絶縁膜32を積層形成する。例えば、絶縁膜31にはバッファシリコン酸化膜Si02膜、絶縁膜32にはシリコン窒化膜SiN膜を用いる。次に、図6に示すように、チャネル無効領域側のN-基板4c及びPピラー層3c上の絶縁膜32をエッチングする。絶縁膜32及び露呈された絶縁膜31上にマスク材33を形成する。図示しないレジスト膜をマスクにしてN-基板4c上のマスク材33を、例えばRIEreactiveionetching法を用いてエッチングし、マスク材33をマスクにして絶縁膜31をエッチングして開口部図示しないを形成する。このとき、開口部の一方端チャネル有効領域側が絶縁膜31、絶縁膜32、及びマスク材33から構成される第1の積層構造部に接し、開口部の他方端チャネル無効領域側が絶縁膜31及びマスク材33から構成される第2の積層構造部に接する。続いて、図7に示すように、開口部直下のN-基板4cを、例えばRIE法を用いてエッチングして溝21cを形成する。RIE後、RIE後処理を行い溝21cのダメージ層や有機物層等を除去して溝21cの底面及び側面部を清浄化する。そして、図8に示すように、マスク材33をエッチングしてマスク材33をマスク材後退距離L1分だけ後退させる。マスク材33のエッチングのとき、マスク材33に対して絶縁膜31及び絶縁膜32のエッチング速度が遅いエッチング条件を選択するのが好ましい。マスク材後退処理後、チャネル無効領域の露呈された絶縁膜31をマスク材直下までエッチングする。このとき、チャネル有効領域の絶縁膜31はシリコン窒化膜SiN膜からなる絶縁膜32で覆われているのでエッチングされない。次に、図9に示すように、チャネル無効領域の露呈されたN-基板4cを、例えば等方性ドライエッチングCDEchemicaldryetching法を用いてチャネル無効領域側の溝21cの表側面に凹部23cを形成する。凹部23cは、溝21cよりも浅く形成される。マスク材33、絶縁膜32、及び絶縁膜31を除去後、露呈されたPピラー層3b、Pピラー層3c、及びN-基板4c上にゲート絶縁膜8を形成し、例えばCVDchemicalvapordeposition法を用いてゲート絶縁膜8上にゲート電極膜を溝21a乃至21dを覆うように堆積する。図示しないレジスト膜をマスクにしてチャネル有効領域上のゲート電極膜をエッチングしてゲート電極部9a及びゲート電極部9bを形成する。ゲート電極部9aは、テラスゲート部22a、溝21aに形成された第1のトレンチゲート、溝21bに形成された第2のトレンチゲートから構成される。テラスゲート部22a、溝21aに形成された第1のトレンチゲート、及び溝21bに形成された第2のトレンチゲートは連結される。ゲート電極部9bは、テラスゲート部22b、溝21cに形成された第3のトレンチゲート、溝21dに形成された第4のトレンチゲートから構成される。テラスゲート部22b、溝21cに形成された第3のトレンチゲート、及び溝21dに形成された第4のトレンチゲートは連結される。これ以降の工程は周知の技術を用いて行われ、半導体装置90が完成する。上述したように、本実施形態の半導体装置及びその製造方法では、Pベース層5、Nソース層6、及びPコンタクト層7が設けられるチャネル有効領域、溝トレンチを介してチャネル有効領域の両側に隣接配置されるチャネル無効領域I、IIから構成されるユニットがシリコン基板からなるN-基板1上に繰り返し複数設けられる。チャネル無効領域側の溝21aの表側面に凹部23aが設けられる。チャネル無効領域側の溝21bの表側面に凹部23bが設けられる。チャネル無効領域側の溝21cの表側面に凹部23cが設けられる。チャネル無効領域側の溝21dの表側面に凹部23dが設けられる。溝21a乃至21d上のテラスゲート部のゲート電極膜は、Pピラー層3a及びPピラー層3c上のゲート電極膜よりも厚く形成される。このため、テラスゲート端部が溝21cの端部まで後退したテラスゲート部位置ズレ有の場合でも、溝21cの端部に凹部23cが設けられているので、チャネル無効領域にはPベース層5AやNソース層6Aが設けられない。したがって、本実施形態の半導体装置90では、テラスゲート部位置ズレに関係なくRonオン抵抗とCgdゲートドレイン間容量のトレードオフの関係を良好に維持することができる。なお、本実施形態では、半導体装置90にPピラー層3a乃至3c、N-基板4a乃至4dを設けているが必ずしもこれに限定されるものではない。例えば図10に示す変形例の半導体装置100のように、N-基板1上にNピラー層とPピラー層が繰り返し形成されたピラー層を代わりに設けてもよい。また、N-基板1上にピラー層を設けないテラスゲートを有するトレンチゲート構造のパワーMOSトランジスタにも適用することができる。第2の実施形態次に、本発明の第2の実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。図11は半導体装置を示す断面図である。本実施形態では、テラスゲート構造を有し、スーパージャンクション型トレンチ構造を有するパワーMOSFETにおいて、チャネル無効領域のテラスゲート直下のピラー層表面の高さを低くしている。以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。図11に示すように、半導体装置91はテラスゲート構造を有し、スーパージャンクション型トレンチ構造を有するパワーMOSFETである。半導体装置91は、例えば600V系NchパワーMOSFETであり、移動体端末、パソコンなどのACアダプタ電源等に適用される。半導体装置91は、Pベース層5、Nソース層6、及びPコンタクト層7が設けられるチャネル有効領域、溝トレンチを介してチャネル有効領域の両側に隣接配置されるチャネル無効領域I、IIから構成されるユニットがシリコン基板からなるN-基板1上に繰り返し複数設けられる。半導体装置91では、チャネル無効領域のピラー層の表面をチャネル有効領域の表面よりも高さΔH分だけ低くしている。また、本実施形態の半導体装置91では凹部を設けていない。次に、テラスゲート端の位置ズレについて図12を参照して説明する。図12aは本実施形態のテラスゲート部位置ズレのない場合の模式断面図である。図12bは本実施形態のテラスゲート部位置ズレが発生した場合の模式断面図である。図12aに示すように、本実施形態の半導体装置91では、テラスゲート端部が溝21cの中央部にあるテラスゲート部位置ズレ無の場合、テラスゲート部のゲート電極膜によりPベース層5形成用のBボロンイオンとNソース6層形成用のAs砒素又はPリンイオンがそれぞれチャネル無効領域に注入されない。図12bに示すように、本実施形態の半導体装置91では、テラスゲート端部が溝21cの端部まで後退したテラスゲート部位置ズレ有の場合、チャネル無効領域のピラー層の表面がチャネル有効領域の表面よりも高さΔH分だけ低くなっているので、ゲート電極膜が露呈される部分がなくゲートゲート電極膜によりイオン注入がブロックされ、Pベース層5形成用のBボロンイオンとNソース6層形成用のAs砒素又はPリンイオンがそれぞれチャネル無効領域に注入されない。次に、半導体装置の製造方法について図13乃至16を参照して説明する。図13乃至16は半導体装置の製造工程を示す断面図である。図13に示すように、ピラー層上に絶縁膜41及び絶縁膜42を積層形成する。例えば、絶縁膜41にはバッファシリコン酸化膜Si02膜、絶縁膜42にはシリコン窒化膜SiN膜を用いる。図示しないレジスト膜をマスクにして、例えばRIEreactiveionetching法を用いて絶縁膜42をエッチングする。RIEエッチング後、レジスト膜を除去する。次に、図14に示すように、絶縁膜42をマスクにして選択酸化LOCOSする。選択酸化の結果、チャネル無効領域のN-基板4c及びPピラー層3cの表面がチャネル有効領域の表面よりも高さΔH分だけ低くなる。選択酸化後、絶縁膜42、絶縁膜43LOCOS膜、及び絶縁膜41をエッチングしてPピラー層3b、Pピラー層3c、及びN-基板4c表面を露出する。続いて、図15に示すように、露呈されたPピラー層3b、Pピラー層3c、及びN-基板4c上に絶縁膜31、絶縁膜32、及びマスク材33を積層形成する。図示しないレジスト膜をマスクにしてN-基板4c上のマスク材33を、例えばRIE法を用いてエッチングし、マスク材33をマスクにして絶縁膜31をエッチングして開口部図示しないを形成する。そして、図16に示すように、レジスト膜を除去後、開口部直下のN-基板4cを、例えばRIE法を用いてエッチングして溝21cを形成する。RIE後、RIE後処理を行い溝21cのダメージ層や有機物層等を除去して溝21cの底面及び側面部を清浄化する。マスク材33、絶縁膜32、及び絶縁膜31を除去後、露呈されたPピラー層3b、Pピラー層3c、及びN-基板4c上にゲート絶縁膜8を形成し、例えばCVDchemicalvapordeposition法を用いてゲート絶縁膜8上にゲート電極膜を溝21a乃至21dを覆うように堆積する。例えば、CMPchemicalmechanicalpolishing等を用いてゲート電極膜の表面を研磨して平坦化する。図示しないレジスト膜をマスクにしてチャネル有効領域上のゲート電極膜をエッチングしてゲート電極部9a及びゲート電極部9bを形成する。ゲート電極部9aは、テラスゲート部22a、溝21aに形成された第1のトレンチゲート、溝21bに形成された第2のトレンチゲートから構成される。テラスゲート部22a、溝21aに形成された第1のトレンチゲート、及び溝21bに形成された第2のトレンチゲートは連結される。ゲート電極部9bは、テラスゲート部22b、溝21cに形成された第3のトレンチゲート、溝21dに形成された第4のトレンチゲートから構成される。テラスゲート部22b、溝21cに形成された第3のトレンチゲート、及び溝21dに形成された第4のトレンチゲートは連結される。これ以降の工程は周知の技術を用いて行われ、半導体装置91が完成する。上述したように、本実施形態の半導体装置及びその製造方法では、Pベース層5、Nソース層6、及びPコンタクト層7が設けられるチャネル有効領域、溝トレンチを介してチャネル有効領域の両側に隣接配置されるチャネル無効領域I、IIから構成されるユニットがシリコン基板からなるN-基板1上に繰り返し複数設けられる。チャネル無効領域のピラー層表面は、チャネル有効領域の表面よりも高さΔH分だけ低く形成される。このため、テラスゲート端部が溝21cの端部まで後退したテラスゲート部位置ズレ有の場合でも、溝21cの端部にゲート電極膜が設けられているので、チャネル無効領域にはPベース層5AやNソース層6Aが設けられない。したがって、本実施形態の半導体装置91では、テラスゲート部位置ズレに関係なくRonオン抵抗とCgゲートドレイン間容量のトレードオフの関係を良好に維持することができる。なお、第1及び第2の実施形態では、NchパワーMOSFETに適用したが、PchパワーMOSFETにも適用することができる。第2の実施形態ではLOCOS法を用いてチャネル無効領域のピラー層表面を酸化し、チャネル無効領域のピラー層表面の高さを低くしているが必ずしもこれに限定されるものではない。例えば、LOCOS法の代わりにチャネル無効領域のピラー層表面を選択的にエッチングして高さを低くしてもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。