マルチCPUコアシステムに於いて、各々のCPUコアの一次データキャッシュバスに対し、アドレスレジスター、アドレス比較器、および高速暗号複合回路を備え、高速暗号複合回路のデータ出力バスを該キャッシュバスの入力バスに繋ぎ、高速暗号複合回路のデータ入力バスを該キャッシュバスの出力バスに繋ぎ、高速暗号複合回路のアドレス入力バスを該キャッシュバスの下位アドレスバスに繋ぎ、高速暗号複合回路のチップセレクト信号を上記アドレスレジスターとキャッシュバスの上位アドレスをアドレス比較器にて比較した結果とする事で、高速暗号複合回路を各CPUがCPUコア内部で完結して制御する構造を有するもの。マルチCPUコアプロセッサシステムの各CPUコアに多種類の暗号複合回路ユニットを装着する手法の提供暗号複合回路ユニットを一次データキャッシュインタフェースに装着する。キャッシュアクセスの上位アドレスを図1は高速暗号複合回路11の一般的な入出構造を示す。高速暗号複合回路11は高速暗号複合回路本体ロジック112、アクセス制御部111、データ入力制御部113、データ出力制御部114からなる。アクセス制御部111のCSチップセレクト信号は上位アドレス121が指定の値になった場合にアサートされる。アクセス制御部111はCSチップセレクト信号がアサートされた状態で、READ信号がアサートされると入力下位アドレス122の示す高速暗号複合回路ブロック結果がデータ出力制御部114から出力され、WRITE信号がアサートされると入力下位アドレス122の示す高速暗号複合回路ブロックがデータ入力制御部113への入力データを取り込む。図2は高速暗号複合回路21をキャッシュバス22に繋ぐ方法を説明する。本発明では高速暗号複合回路21をキャッシュバスアドレス空間での配置を決める為のアドレスレジスタ25とアドレス比較回路24を導入する。アドレス比較回路24はキャッシュバスの上位アドレス221とアドレスレジスタ25の値を比較し、一致するとCSとキャッシュヒット信号をアサートする。結果、CPUは該当するデータのREADもしくはWRITE動作を続行する。図3は高速暗号複合回路をシステムバス上に設置した従来例を示す。高速暗号複合回路31はマルチCPUコアプロセッサ32内の4つのプロセッサコアからのアクセスを受ける。高速暗号複合回路31に関わる、全てのトランザクションはシステムバス33を通る。それらのトランザクションの内、CPUが関与するトランザクションはCPUバス34も通過する。図4は本特許の実施例である。システムバス上の高速暗号複合回路31はマルチCPUコアプロセッサ42の各CPUコア、すなわち、411、412、413、および414の4つに分解し内蔵された。結果、高速暗号複合動作時のシステムバス43および、CPUバス44上に観測されるトランザクションは原始入力と複合後あるいは暗号化後のデータのみとなり、高速暗号複合回路群への入出力は各CPUコア内で完了する。