4又は4以上の所定の複数をLで表わしたときに、第1電位から第L電位まで順々に電位が高くなって行くL個の電位を供給する第1電位供給手段~第L電位供給手段と、その電位の高さで隣り同士となる2つの前記電位供給手段の各間に1つずつ接続され、その全入力端子を接続して共通の入口手段としたL-1個の2値NOT手段と、その両[主電極または主端子]の役割がその両[主電極または主端子]間の印加電圧方向によって互い入れ換わることができ、そのオン駆動電圧極性がプラスである、ノーマリィーオフの第1トランジスタ手段がL-1個と、その両[主電極または主端子]の役割がその両[主電極または主端子]間の印加電圧方向によって互い入れ換わることができ、そのオン駆動電圧極性がマイナスである、ノーマリィーオフの第2トランジスタ手段がL-1個と、前記入口手段に対する出口手段、を有し、L-2個の前記第1トランジスタ手段とL-2個の前記第2トランジスタ手段それぞれから1つずつ取り出して直列接続した前記第1トランジスタ手段と前記第2トランジスタ手段の直列回路をL-2個構成し、前記第2電位供給手段~前記第L-1電位供給手段それぞれと前記出口手段の間に前記直列回路を1つずつ接続し、前記第1電位供給手段と前記出口手段の間に残り1つの前記第1トランジスタ手段を接続し、前記第N電位供給手段と前記出口手段の間に残り1つの前記第2トランジスタ手段を接続し、L-1個の前記第1トランジスタ手段それぞれの制御電極または制御端子に関してその制御電極または制御端子をその第1トランジスタ手段を含む前記直列回路またはその第1トランジスタ手段とそのマイナス側電位供給手段が接続された前記2値NOT手段の出力端子に接続し、L-1個の前記第2トランジスタ手段それぞれの制御電極または制御端子に関してその制御電極または制御端子をその第2トランジスタ手段を含む前記直列回路またはその第2トランジスタ手段とそのプラス側電位供給手段が接続された前記2値NOT手段の出力端子に接続したことを特徴とする多値バッファー手段。L-1個の前記第1トランジスタ手段それぞれがそのバックゲートソース間が接続され、そのドレインが前記出口手段側に有る3端子で絶縁ゲートのNチャネル型トランジスタであり、L-1個の前記第2トランジスタ手段それぞれがそのバックゲートソース間が接続され、そのドレインが前記出口手段側に有る3端子で絶縁ゲートのPチャネル型トランジスタであることを特徴とする請求項1記載の多値バッファー手段。L-1個の前記第1トランジスタ手段それぞれがそのバックゲートドレイン間もそのバックゲートソース間も導通しない様にそのバックゲート電位が保たれている4端子で絶縁ゲートのNチャネル型トランジスタであり、L-1個の前記第2トランジスタ手段それぞれがそのバックゲートドレイン間もそのバックゲートソース間も導通しない様にそのバックゲート電位が保たれている4端子で絶縁ゲートのPチャネル型トランジスタであることを特徴とする請求項1記載の多値バッファー手段。L-1個の前記第1トランジスタ手段それぞれがその一端をその制御端子とする抵抗とその抵抗の他端をそのベースに接続したNPN型トランジスタを組み合わせたトランジスタ手段であり、L-1個の前記第2トランジスタ手段それぞれがその一端をその制御端子とする抵抗とその抵抗の他端をそのベースに接続したPNP型トランジスタを組み合わせたトランジスタ手段であることを特徴とする請求項1記載の多値バッファー手段。3又は3以上の所定の複数をLで表わしたときに、第1電位から第L電位まで順々に電位が高くなって行くL個の電位を供給する第1電位供給手段~第L電位供給手段と、その電位の高さで隣り同士となる2つの前記電位供給手段の各間に1つずつ接続され、その全入力端子を接続して共通の入口手段としたL-1個の2値NOT手段と、そのドレインとソースの役割がそのドレインソース間の印加電圧方向によって互い入れ換わることができ、そのバックゲートとソースが接続された、ノーマリィーオフで絶縁ゲートのNチャネル型FET手段がL-1個と、そのドレインとソースの役割がそのドレインソース間の印加電圧方向によって互い入れ換わることができ、そのバックゲートとソースが接続された、ノーマリィーオフで絶縁ゲートのPチャネル型FET手段がL-1個と、前記入口手段に対する出口手段、を有し、L-2個の前記Nチャネル型FET手段とL-2個の前記Pチャネル型FET手段から1つずつ取り出して一方のドレインと他方のソースを接続した前記Nチャネル型FET手段と前記Pチャネル型FET手段の直列回路をL-2個構成し、前記第2電位供給手段~前記第L-1電位供給手段それぞれと前記出口手段の間に前記直列回路を1つずつその他方のドレインが前記出口手段側に来る様に接続し、前記第1電位供給手段と前記出口手段の間に残り1つの前記Nチャネル型FET手段をそのドレインが前記出口手段側に来る様に接続し、前記第N電位供給手段と前記出口手段の間に残り1つの前記Pチャネル型FET手段をそのドレインが前記出口手段側に来る様に接続し、L-1個の前記Nチャネル型FET手段それぞれのゲートに関してそのゲートをそのNチャネル型FET手段を含む前記直列回路またはそのNチャネル型FET手段とそのマイナス側電位供給手段が接続された前記2値NOT手段の出力端子に接続し、L-1個の前記Pチャネル型FET手段それぞれのゲートに関してそのゲートをそのPチャネル型FET手段を含む前記直列回路またはそのPチャネル型FET手段とそのプラス側電位供給手段が接続された前記2値NOT手段の出力端子に接続したことを特徴とする多値バッファー手段。□□第1発明が解決しようとする課題□□従来の問題点は下記の通りてある。課題★a部品点数が多い。特許文献1の多値記憶手段★b構成手段の選択肢を増やすことが望まれる。特許文献2~4の各多値記憶手段★c電源投入時の電源短絡電流が多く、その電源短絡電流による弊害が有っなりする。特許文献2~4の各多値記憶手段★d各電源電圧の大きさを大きくしなければならず、電力損失が増加する。特許文献2~5の各多値記憶手段★e電位供給手段例:電源線の数が多い。特許文献5の多値記憶手段★f最高、最低の電位供給手段を除いた各電位供給手段と入出力手段例:入出力端子など。の間に出力用の双方向性プル手段が構成されていない為に、読出し不能、読出し時の記憶内容の変化、誤った記憶内容の読出し、又は、読出し時間の遅れや不安定な動作という問題が起きる。特許文献1、2、6の各多値記憶手段★g各プル手段が順電圧を伴うダイオード手段を内蔵する為、雑音余裕度が小さくなり、次段回路がノイズの影響を受け易くなり、入力数値等の判別を間違い易くなり、しかも、出力信号にノイズが乗り易くなり、その次段回路がそのノイズを増幅して他に悪影響を与えてしまう。特許文献1~7の各多値記憶手段そこで、第1発明は下記特徴を持つ多値記憶手段を提供することを目的としている。第1発明の目的★a部品点数が少ない。★bすべてノーマリィーオフ型スイッチング手段で構成できる為、従来の多値記憶手段と合わせれば構成手段の選択肢が増えて便利になる。★c電源投入時の電源短絡電流を少なくできて、その電源短絡電流による弊害を無くす又は小さくすることができる。★d各電源電圧の大きさを大きくせずに済み、電力損失の増加を回避できる。★e電位供給手段の数が多くならずに済む。★f最高、最低の電位供給手段を除いた各電位供給手段と入出力手段例:入出力端子など。の間に実質的に出力用の双方向性プル手段を構成できるので、読出し不能、読出し時の記憶内容の変化、誤った記憶内容の読出し、読出し時間の遅れが無く、動作が安定する。★g各プル手段が順電圧を伴うダイオード手段を内蔵していないので、雑音余裕度が大きくなり、次段回路がノイズの影響を受け難くなり、入力数値等の判別を間違い難くなり、しかも、出力信号にノイズが乗り難くなり、その次段回路がそのノイズを増幅することが減って他に影響を与え難くなる。□□第2発明が解決しようとする課題□□いつでも各分野では同じ機能、同じ効果を持ちつつ、少部品点数、簡単な構成、低製造コストが望まれている。第1発明でも同様である。課題そこで、第2発明は第1発明の多値記憶手段と同じ機能、同じ効果を持ちつつ、少部品点数、簡単な構成、低製造コストで実現できる多値記憶手段を提供することを目的としている。第2発明の目的■■第3発明が解決しようとする課題■■少部品点数、簡単な構成および低製造コストを実現できる多値バッファー手段が望まれる。従来、その様な多値バッファー手段は無かった。課題そこで、第3発明は第1又は第2発明を応用して少部品点数、簡単な構成、低製造コストの多値バッファー手段を提供するのを目的としている。第3発明の目的□□第4発明が解決しようとする課題□□一般的な双方向性スイッチング手段として利用できることはもちろん当然であるが、全体でCMOSFETやPNPNPN相補型などの相補型回路を構成できる様にするために、CMOSFET等の相補型3端子スイッチング手段を用いたオンオフ駆動手段も使用できる様にすることである。特に多値または多進法論理回路などではCMOSFET回路構成の実現は省電力の面などから重要である。課題そこで、第4発明はCMOSFET等の相補型3端子スイッチング手段を用いたオンオフ駆動手段も使用できる双方向性スイッチング手段を提供することを目的としている。第4発明の目的□□第1発明が課題を解決するための手段□□すなわち、第1発明は下記=段落番号[0020]中に記載の多値記憶手段である。3又は3以上の所定の複数をNで表わしたときに、第1電位から第N電位まで番号順に電位が高くなって行くN個の電位を供給する第1電位供給手段~第N電位供給手段を有し、そこから書込み信号を入力したり、読出し信号を出力したりする入出力手段と、ノーマリィーオフの出力プルアップスイッチング手段と、ノーマリィーオフの出力プルダウンスイッチング手段を有する2値記憶手段を1つずつ、番号で隣り同士となる2つの前記電位供給手段の間それぞれに設け、最上位の前記2値記憶手段を除く各前記2値記憶手段ではその出力プルアップスイッチング手段の代わりにその出力プルアップスイッチング手段とノーマリィーオフで、オン駆動電圧極性がプラスで、両主電極の役割がその印加電圧の方向により互いに入れ換わることができ、1つ上位の前記2値記憶手段の補出力を駆動信号とする第1可制御スイッチング手段の直列回路を用い、最下位の前記2値記憶手段を除く各前記2値記憶手段ではその出力プルダウンスイッチング手段の代わりにその出力プルダウンスイッチング手段とノーマリィーオフで、オン駆動電圧極性がマイナスで、両主電極の役割がその印加電圧の方向により互いに入れ換わることができ、1つ下位の前記2値記憶手段の補出力を駆動信号とする第2可制御スイッチング手段の直列回路を用い、すべての前記入出力手段を接続して1つの入出力手段にまとめたことを特徴とする多値記憶手段。第1電位供給手段~第N電位供給手段で、番号で隣り同士となる2つの電位供給手段の各間に2値記憶手段を1つずつ設けており、全部でN-1個の2値記憶手段が有る。電位的に上下関係にある前記2値記憶手段それぞれ同士が各電位供給手段間の電源手段を短絡しない様に請求項1に記載の通り特定の各出力プルアップスイッチング手段に逆阻止用の第1可制御スイッチング手段を1つずつ直列接続して出力プルアップ用直列回路とし、同じく特定の各出力プルダウンスイッチング手段に逆阻止用の第2可制御スイッチング手段を1つずつ直列接続して出力プルダウン用直列回路としている。しかも、その第2~第N-1電位供給手段のそれぞれに前記出力プルアップ用直列回路と前記出力プルダウン用直列回路の並列回路が1つずつ接続されることになり、各並列回路が実質的に双方向性プル手段として機能する。このことによって、N-1個の前記2値記憶手段が連携して多値記憶手段として機能する。また、それら全2値記憶手段の入出力手段例:入出力端子など。を接続しても支障が無い様に最上位の前記2値記憶手段を除いた各2値記憶手段ではその出力プルアップスイッチング手段がオンで、その出力プルアップスイッチング手段と第1可制御スイッチング手段の直列回路に逆方向電圧が印加される時、その第1可制御スイッチング手段はオフ駆動されてその逆方向電圧を阻止する一方、その出力プルアップスイッチング手段がオンで、その直列回路に順方向電圧が印加される時、その第1可制御スイッチング手段もオン駆動されていて、その直列回路は出力のプルアップ動作をする。さらに、同じく支障が無い様に最下位の前記2値記憶手段を除いた各2値記憶手段ではその出力プルダウンスイッチング手段がオンで、その出力プルダウンスイッチング手段と第2可制御スイッチング手段の直列回路に逆方向電圧が印加される時、その第2可制御スイッチング手段はオフ駆動されてその逆方向電圧を阻止する一方、その出力プルダウンスイッチング手段がオンで、その直列回路に順方向電圧が印加される時、その第2可制御スイッチング手段もオン駆動されていて、その直列回路は出力のプルダウン動作をする。本多値記憶手段が第1電位を保持している時、第1電位の出力プルダウンスイッチング手段はオンで、第N電位の出力プルアップスイッチング手段および各前記出力プルアップ用直列回路と前記出力プルダウン用直列回路の並列回路はオフである。また、本多値記憶手段が第N電位を保持している時、第N電位の出力プルアップスイッチング手段はオンで、第1電位の出力プルダウンスイッチング手段と上記の各並列回路はオフである。さらに、本多値記憶手段が第2電位から第N-1電位のうち、ある電位を保持している時、その電位を境にしてその電位とその電位以上の前記出力プルダウンスイッチング手段すべてとその電位とその電位以下の前記出力プルアップスイッチング手段すべてはオン駆動される。ところが、これらがオン駆動されていても、上述の通り各第1可制御スイッチング手段と各第2可制御スイッチング手段の作用により逆方向電圧に対して各前記出力プルアップ用直列回路と各前記出力プルダウン用直列回路はオフとなるので、その電位の前記並列回路だけが双方向にオンとなり、双方向性プル手段として機能するので、電源短絡は起きない。□□第2発明が課題を解決するための手段□□すなわち、第2発明は、前記第2電位供給手段~前記第N-1電位供給手段のそれぞれに接続される2つの前記直列回路のうち、どちらかを片方ずつ取り外し、その取外しにより開放になる制御電極または制御端子が有れば前記制御電極または制御端子を前記入出力手段に接続することを特徴とする上記=段落番号[0020]中に記載の多値記憶手段である。前述した=段落番号[0019~0023]で述べた第1発明の多値記憶手段において、第2電位~第N-1電位の各電位供給手段ではその電位供給手段に接続される出力プルアップ用の前記直列回路と出力プルダウン用の前記直列回路がどちらも双方向性スイッチング手段つまり双方向性プル手段として機能し、だぶっているので、第2発明はその各電位供給手段に接続される両前記直列回路のうち、どちらか片方ずつを取り外した構成の多値記憶手段である。■■第3発明が課題を解決するための手段■■すなわち、第3発明は、上記=段落番号[0020]中に記載の第1発明又は上記=段落番号[0024]中に記載の第2発明の多値記憶手段において、各前記2値記憶手段の構成手段で、前記補出力を1つずつ出力する各2値インバーター手段のそこから信号を入力する入力手段を各前記直列回路から切り離し、それら入力手段すべてを接続して1つの入力手段にまとめ、前記入出力手段を出力手段としたことを特徴とする多値バッファー手段である。第1又は第2発明の多値記憶手段がちょうど第3発明の多値バッファー手段において出力信号を入力側に正帰還した構成なので、正反対に第3発明は第1又は第2発明の多値記憶手段において出力信号の正帰還を遮断した構成の多値バッファー手段である。□□第4発明が課題を解決するための手段□□すなわち、第4発明は、どちらも両主電極の役割がその印加電圧の方向により互いに入れ換わることができ、どちらも互いに相補関係に有る2つの可制御スイッチング手段が有って、その両可制御スイッチング手段のうち一方の主電極と他方の主電極を接続し、一方の開放された主電極と一方の制御電極の間に一方のオンオフ駆動手段を設け、一方の開放された主電極と他方の制御電極の間に他方のオンオフ駆動手段を設け、その両可制御スイッチング手段の直列回路を双方向性のスイッチとして使用することを特徴とする双方向性スイッチング手段である。両方のスイッチングを制御できるスイッチ方向を互いに正反対にして両方を直列接続し、他方のオンオフ駆動を一方を介して行うことにより一方の主電極の所に両方のオンオフ駆動手段を設けた。□□第1発明の効果□□その結果、第1発明の多値記憶手段には下記の効果が有る。★a特許第2853041号の多値記憶手段に比べて部品点数を少なくできる。★bすべてノーマリィオフ型スイッチング手段で構成できる為、従来の多値記憶手段と合わせれば構成手段の選択肢が増えて便利になる。★cすべてノーマリィオフ型スイッチング手段で構成できるので、電源投入時の電源短絡電流を少なくできて、その電源短絡電流による弊害を無くす又は小さくすることができる。★d従来のノーマリィオフ型の2値記憶手段など新規でも良いが。を使用できるため各電源電圧の大きさを大きくせずに済み、電力損失の増加を回避できる。★e電位供給手段の数が多くならずに済む。★f最高、最低の電位供給手段を除いた各電位供給手段と入出力手段例:入出力端子など。の間に出力用の双方向性プル手段を構成できる。g各プル手段が順電圧を伴うダイオード手段を内蔵していないので、雑音余裕度が大きくなり、次段回路がノイズの影響を受け難く、入力数値等の判別を間違い難くなる。しかも、各プル手段がしっかりプルできるので、出力信号にノイズが乗り難くなり、その次段回路がそのノイズを増幅することが減って他に影響を与え難くなる。なお、第1発明の多値記憶手段では第2電位供給手段~第N-1電位供給手段とその入出力手段例:入出力端子等。の各間に実質的に双方向性プル手段が構成されることになるので、外部データ線がその入出力手段に接続されてその記憶データを読み出すとき、たとえその外部データ線の電位がその読み出す時の記憶内容の電位より高かろうが低かろうが、その外部データ線はその記憶内容に応じてプルアップされたり、あるいは、プルダウンされたりするので、読出し不能も、読出し時の記憶内容の変化も、誤った記憶内容の読出しも無い上に、読出し時間が短くなり、動作が安定する。また、実質的な双方向性プル手段それぞれは接続される外部データ線の電位や充電電荷だけでなくその入出力手段に繋がる多値記憶手段内部の導線等からの漏洩電流やその外部データ線とその入出力手段を接続する選択用スイッチトランジスタ等の駆動電流例:絶縁ゲート型FETのゲートソース間静電容量の充放電電流など。等が引き起こす同様の問題に対しても有効である。□□第2発明の効果□□このことによって、第1発明の多値記憶手段において機能がだぶっている構成手段をただ取り外しただけなので、第2発明は、第1発明の多値記憶手段の機能と効果をそのまま持ちつつ、少部品点数、簡単な構成および低製造コストを実現できる。■■第3発明の効果■■このことによって、第3発明は第1又は第2発明の多値記憶手段においてただ出力信号の正帰還を遮断しただけなので、第1又は第2発明の特徴つまり少部品点数、簡単な構成、低製造コストという特徴を持つ多値バッファー手段を実現できる。□□第4発明の効果□□このことによって双方向性スイッチング機能を損なわすに3端子スイッチング手段を用いたオンオフ駆動手段も使用できる様になる結果、CMOSFET等の相補型3端子スイッチング手段を用いたオンオフ駆動手段も使用できる。特に多値論理回路等ではCMOSFET回路構成を実現できるので、電力消費を少なくできる。本発明をより詳細に説明する為に以下添付図面に従ってこれを説明する。尚、電源線V0の電位を電位v0で表わし、電源線V1の電位を電位v1で表わし、あとは同様に電源線V2から電源線Vn-1まで各電位を電位v2~電位vn-1で表わしている。また、電位v0から電位vn-1まで順々に電位は高くなって行く。図1に示す実施例1は10値の多値記憶手段で、前述のNは10で、符号s1~s5に関して同じ符号を付した導線同士は導通状態にある。全MOSFETはノーマリィーオフ型つまりエンハンスメントモードFETで、各電源線間に2値CMOSメモリが1個ずつ接続されており、全部で9個有る。図1の各構成手段などは次の通り請求項1記載中の各構成手段などに相当する。★a電位v0~電位v9それぞれが順々に同項記載中の第1電位~第N電位それぞれに。★b電源線V0~電源線V9それぞれが順々に同項記載中の第1電位供給手段~第N電位供給手段それぞれに。★c入出力端子Tioが同項記載中の入出力手段に。★d電源線V0~電源線V9の各2電源線間に1つずつ接続されている9個の2値CMOSメモリが同項記載中の2値記憶手段に。★eトランジスタ1c~9cそれぞれが同項記載中の出力プルアップスイッチング手段それぞれに。★fトランジスタ1d~9dそれぞれが同項記載中の出力プルダウンスイッチング手段それぞれに。★gトランジスタ1e~8eそれぞれが同項記載中の第1可制御スイッチング手段それぞれに。★hトランジスタ2f~9fそれぞれが同項記載中の第2可制御スイッチング手段それぞれに。★iトランジスタ1c、1e、2c、2e......、8c、8eの各直列回路が同項記載中の出力プルアップ用の各直列回路に。★jトランジスタ2f、2d、3f、3d......、9f、9dの各直列回路が同項記載中の出力プルダウン用の各直列回路に。全2値CMOSメモリーの入出力端子を接続して入出力端子Tioひとつにまとめても電源短絡が起きない様に、トランジスタ1c~8cそれぞれのオン期間中その逆方向電圧をその逆方向電圧印加時にオフである逆阻止用のトランジスタ1e~8eそれぞれが阻止する一方、トランジスタ2d~9dそれぞれのオン期間中その逆方向電圧をその逆方向電圧印加時にオフである逆阻止用トランジスタ2f~9fそれぞれが阻止する。例えば入出力端子Tioが電位v1を保持している時トランジスタ2a~9a、2d~9d、1c、1bはオンで、トランジスタ2c~9c、2b~9b、1a、1dはオフだから、トランジスタ1e~8e、2fはオンで、トランジスタ3f~9fはオフである。その結果、これらトランジスタが電源線同士を短絡することは無い。つまり、電源短絡は起きない。この電位v1保持の時、オンであるトランジスタ2f、2d、1c、1eが電源線V1と入出力端子Tioの間を双方向に導通し、これらトランジスタが双方向性プル手段プルアップ又はプルダウンする手段として機能し、実質的に双方向性プル手段を構成する。この様な双方向性プル手段は電位v1保持の時だけでなく電位v2~v8の各電位保持の時も同様に構成される。なお、本発明の各2値記憶手段には入出力兼用タイプつまり書込み信号を入力したり、読出し信号を出力したりする部分=入出力手段。例:入出力端子。が共通のタイプを用いている。実施例1の使い方は例えば電位v0を数値0、電位v1を数値1、電位v2を数値2、......、電位v9を数値9に対応させて用いる。各電源電位を任意の符号又は意味、内容と対応させて使う使い方ももちろん構わない。例えば数値0~9の代わりに数値-2~7でも、文字a~jでも良い。他の実施例の使い方も同様である。また、書込み時と読出し時に外部データ線を選択用スイッチトランジスタ等で入出力端子Tioに接続するが、本発明の多値記憶手段をメモリーセルとして使う時ワード選択方式を利用することができる。さらに、本発明の多値記憶手段の書込みは入出力端子Tioをプルアップ又はプルダウンしてその書込み数値等に対応する電位または電圧に保持して行い、その読出しは入出力端子Tioの電位もしくは電圧を判別してその数値等を読み出す。それから、オン駆動電圧極性が各FETと同じなら、各FETの代わりに両主電極の役割がその印加電圧の方向によって互いに入れ換わることができるノーマリィーオフの制御電極絶縁型スイッチング手段を1つずつ使用できる。そして、トランジスタ1a~9aそれぞれのバックゲートはそのソースやそのソースより電位の高い電源線等に接続され、トランジスタ1b~9bそれぞれのバックゲートはそのソースやそのソースより電位の低い電源線等に接続される。一方、トランジスタ2f~9fそれぞれのバックゲートはそのソースに接続されているが、そのバックゲートソース間PN接合やそのバックゲートドレイン間PN接合が導通しない様に電源線V9又は電源線V9より電位の高い電源線等に接続しても良い。同様に、トランジスタ1e~8eそれぞれのバックゲートはそのソースに接続されているが、そのバックゲートソース間PN接合やそのバックゲートドレイン間PN接合が導通しない様に電源線V0又は電源線V0より電位の低い電源線等に接続しても良い。ところで、逆阻止用のトランジスタ1e~8e、2f~9fそれぞれはそのドレインソース間の印加電圧方向によりそのドレインとソースの役割が互いに入れ換わっているが、そのドレインバックゲート間PN接合を内蔵ダイオードとして積極的に利用しても構わない。この事は後述するMOSFETを使う各実施例でも同様である。図1の実施例において電源線V2電源線V1間の電源図示せず。と2値メモリーを取り外し、電源線V2と電源線V1を直結して両電源線を共通化し、トランジスタ1eのゲートをトランジスタ3a、3bの両ドレインに接続し、トランジスタ3fのゲートをトランジスタ1a、1bの両ドレインに接続した9値の多値記憶手段の実施例が可能であり、さらに電源線V3電源線V2間の電源図示せず。と2値メモリーを取り外し、電源線V1~V3を直結して3電源線を共通化し、トランジスタ1eのゲートをトランジスタ4a、4bの両ドレインに接続し、トランジスタ4fのゲートをトランジスタ1a、1bの両ドレインに接続した8値の多値記憶手段の実施例が可能である。あとは同様に、電源と2値メモリーの取外し、電源線の共通化、および、各ゲートの接続し直しを順々にして行くと7値~3値の各多値記憶手段が可能になる。これらの事は後述する他の各実施例においても同様で、多値数例えばN値のNのこと。10値なら10。以後こう呼ぶ。の違う実施例を構成できる。派生実施例図3に示す実施例3は、図1の実施例1において10値記憶から4値記憶に変更し、トランジスタ1a、2aの各ゲートの接続を入出力端子Tioからトランジスタ1c、2cの各ドレインに変更し、トランジスタ2b、3bの各ゲートの接続を入出力端子Tioからトランジスタ2d、3dの各ドレインに変更した4値の多値記憶手段である。図4に示す実施例4は、図1の実施例1においてトランジスタ1eと1c、2eと2c.........、8eと8cそれぞれの上下の接続とトランジスタ2dと2f、3dと3f.........、9dと9fそれぞれの上下の接続を入れ換えた10値の多値記憶手段である。この場合、トランジスタ1c~8cそれぞれのバックゲートはそのソースに接続するか、又は、そのバックゲートソース間PN接合やそのバックゲートドレイン間PN接合が導通しない様に電源線V9又は電源線V9より電位の高い電源線などに接続する。同様にトランジスタ2d~9dそれぞれのバックゲートもそのソースに接続するか、又は、そのバックゲートソース間PN接合やそのバックゲートドレイン間PN接合が導通しない様に電源線V0又は電源線V0より電位の低い電源線などに接続する。その一方、トランジスタ1e~8eそれぞれのバックゲートはそのソースに接続されているが、そのソース電位より低い電源線などに接続し直しても構わない。そして、トランジスタ2f~9fそれぞれのバックゲートはそのソースに接続されているが、そのソース電位より高い電源線などに接続し直しても構わない。尚、図4で符号t1~t5に関して同じ符号を付した導線同士は接続状態に有る。図5に示す実施例5は、図1の実施例1において10値記憶から5値記憶に変更し、各P型MOSFETの代わりにベース電流制限手段付きPNPトランジスタを使い、各N型MOSFETの代わりにベース電流制限手段付きNPNトランジスタを使い、トランジスタ11e~13eとトランジスタ12f~14fの各トランジスタに関してはそのコレクタとエミッタの役割がそのコレクタエミッタ間印加電圧の方向によって互いに入れ換わることができるものを使った5値の多値記憶手段である。その記憶内容を読み出すとき、その読出し手段の電位又は電圧判別手段の入力抵抗は大きいから、オン駆動の各トランジスタはオーバードライブされ、過飽和状態にあり、そのオン電圧はダイオードの順電圧に比べて小さい。この事は後述する実施例6~7でも同様である。図6に示す実施例6は、図3の実施例3において、各P型MOSFETの代わりにベース電流制限手段付きPNPトランジスタを使い、各N型MOSFETの代わりにベース電流制限手段付きNPNトランジスタを使い、トランジスタ11e~12eとトランジスタ12f~13fの各トランジスタに関してはそのコレクタとエミッタの役割がそのコレクタエミッタ間の印加電圧の方向によって互いに入れ換わることができるものを使った4値の多値記憶手段である。図7に示す実施例7は、図4の実施例4において10値記憶から5値記憶に変更し、各P型MOSFETの代わりにベース電流制限手段付きPNPトランジスタを使い、各N型MOSFETの代わりにベース電流制限手段付きNPNトランジスタを使い、トランジスタ11e~13eとトランジスタ12f~14fの各トランジスタに関してはそのコレクタとエミッタの役割がそのコレクタエミッタ間印加電圧の方向によって互いに入れ換わることができるものを使った5値の多値記憶手段である。図8aに示す実施例8は、図4の実施例において入出力端子Tioを残して電源線V8電源線V1間のすべての電源図示せず。と回路構成部品を取り外し、電源線V8と電源線V1を直結して両電源線を共通化し、トランジスタ1eのゲートをトランジスタ9a、9bの両ドレインに接続し、トランジスタ9fのゲートをトランジスタ1a、1bの両ドレインに接続した3値の多値記憶手段である。すなわち、それは電源線V9電源線V8間2値メモリー、電源線V1電源線V0間2値メモリー及び入出力端子Tioを接続する等した3値記憶手段である。他の各実施例でも同様にその最上位の2値メモリー、最下位の2値メモリー及び入出力端子Tioだけ残して両2値メモリーを上下に直結する等して3値記憶手段を構成することができる。派生実施例図8bに示す実施例9は、図1の実施例において入出力端子Tioを残して電源線V8電源線V1間のすべての電源図示せず。と回路構成部品を取り外し、電源線V8と電源線V1を直結して両電源線を共通化し、トランジスタ1eのゲートをトランジスタ9a、9bの両ドレインに接続し、トランジスタ9fのゲートをトランジスタ1a、1bの両ドレインに接続した3値の多値記憶手段である。図9aに示す実施例10は、図3の実施例において入出力端子Tioを残して電源線V2電源線V1間の電源図示せず。と回路構成部品すべてを取り外し、電源線V2と電源線V1を直結して両電源線を共通化し、トランジスタ1eのゲートをトランジスタ3a、3bの両ドレインに接続し、トランジスタ3fのゲートをトランジスタ1a、1bの両ドレインに接続した3値の多値記憶手段である。図10に示す実施例11第2発明は、図1の実施例においてトランジスタ1c~8c、1e~8eを取り外し、10値記憶から6値記憶に変更した6値の多値記憶手段である。図1の実施例ではトランジスタ1c、1eの直列回路とトランジスタ2f、2dの直列回路はどちらも双方向性プル手段として機能し、機能がだぶっているので、どちらか片方を取り外すことができる。同様に、トランジスタ2c、2eの直列回路とトランジスタ3f、3dの直列回路、トランジスタ3c、3eの直列回路とトランジスタ4f、4dの直列回路.........、トランジスタ8c、8eの直列回路とトランジスタ9f、9dの直列回路それぞれについても同じ事が言えて、どちらかの直列回路を片方ずつ取り外すことができる。同様に、第1発明の実施例1~10それぞれにおいても同様な各2直列回路のうち、どちらかを片方ずつ取り外すことができ、その取り外しによりその実施例は第2発明の多値記憶手段の実施例派生実施例になる。実施例12第2発明は、図3の実施例3においてトランジスタ2f、2d、3f、3dを取り外し、その取外しにより開放となるトランジスタ2b、3bの両ゲートを入出力端子Tioに接続した4値の多値記憶手段である。又は、実施例3においてトランジスタ1c、1e、2c、2eを取り外し、その取外しにより開放となるトランジスタ1a、2aの両ゲートを入出力端子Tioに接続した4値の多値記憶手段である。図11に示す実施例13第3発明は、図10の実施例11第2発明において出力信号が図10左側の全2値CMOSインバーターの各入力部に正帰還するのを遮断しゃだんする為に、図10左側の全MOSFETの各ゲートと入出力端子Tioの接続を一旦切り離し、全ゲートを接続して入力端子Inとし、入出力端子Tioを出力端子Outに変更した多値バッファー手段である。逆に言えば、図11の実施例12第3発明の入力端子Inと出力端子Outを接続して入出力端子Tioとすれば多値記憶手段になる。同様に、実施例1~10、12第1又は第2発明それぞれ及びその各派生実施例第1又は第2発明や実施例11~12第2発明の各派生実施例においても出力信号が入力部に正帰還するのを遮断する等すれば、それは第3発明の多値バッファー手段各派生実施例になる。★対比:特開2004-32702の多値AND回路段落番号0032で入力端子を1つにしたもの。図12cに示す実施例14第4発明は、第1~第3発明で使用できる双方向性スイッチング手段である。図12aは図12cの双方向性スイッチング手段が双方向にオフ駆動されたとき、双方向にオフを維持できることを説明する回路図である。図12aの回路では図右側の端子から図左側の端子への電圧印加に対してゲートソース間を短絡したNMOSがオフを保つことができる。一方、図左側の端子から図右側の端子への電圧印加に対してPMOSがもし仮に僅わずか少しでも導通しようとすると、その漏洩電流がNMOSに電圧降下を生ずるが、その電圧降下はPMOSにとってゲート逆バイアス電圧になるので、PMOSはオフ駆動されることになる。結局、図12aの回路は双方向にオフを維持することができることになる。このため、図12cの実施例14第4発明においてPMOSとNMOSを同時にオン駆動したり、同時にオフ駆動したりできることが分かる。もちろん、第1~第3発明の様に使い方によって片方ずつオン駆動したり等しても構わない。そして、2組の3端子スイッチと抵抗2つの接続体をCMOSFETやベース電流制限用抵抗が付いたPNPとNPN等の接続体で置換できることは明白であり、事実、実施例1~13それぞれには図12cの実施例14第4発明の構成が有る。図12dに示す実施例15第4発明も第1~第3発明で使用する双方向性スイッチング手段であるが、実施例15はただ図12cの実施例14においてP型、N型の両MOSFETの接続位置を互いに入れ換えただけである。図12bも図12dの双方向性スイッチング手段が双方向にオフ駆動されたとき、双方向にオフを維持できることを説明する回路図であるが、図12bの回路の作用効果や使用方法等は上述と同様である。実施例1~10、12それぞれにも図12dの実施例15の構成が有る。なお、図12dの実施例15ではPMOSとNMOSどちらもオフ駆動用抵抗両3端子スイッチ間に接続された抵抗2つの代わりにゲート逆バイアス用直流電源と抵抗の直列回路を使用できる。この場合、PMOSのゲート順バイアス用直流電源をNMOSのゲート逆バイアス用直流電源としても使い、NMOSのゲート順バイアス用直流電源をPMOSのゲート逆バイアス用直流電源としても使うことができる。また、各バックゲートは各ソースに接続されているが、もちろん一旦その各接続を切り離し、バックゲートソース間PN接合とバックゲートドレイン間PN接合が導通しないよう各バックゲート電位を保つ様にしても構わない。この電源共有化と各バックゲート接続変更は図12cの実施例14においても同様である。最後に補足説明する。説明の便宜上、入出力端子請求項1記載中の入出力手段に相当。と呼んだが、実際には端子として存在せず、単なる導線や電極などである場合が多い。これは例えばトランジスタのベース端子、ベース電極、ベースリード線という呼び方がされるのと同様である。また、記憶内容の書込み又は読出しは入出力端子を使わず、各図左側の2値インバーター側からもできるし、両側からも可能である。さらに、例えばMOSFETとダイオードの直列回路よりPMOSとNMOSの直列回路の方がオン電圧の面で有利である。なぜなら、ダイオードだと必ず順電圧分の電圧降下を考慮する必要が有るが、その直列回路では両オン抵抗の和で済むので、各オン抵抗を小さくすれば済むし、読出し判別用ソース電流やシンク電流は小さい為有利だからである。