"半導体基板の上に形成され、前記半導体基板から突出するフィン活性領域と、前記半導体基板の上に形成され、前記フィン活性領域の下部の側面を覆う素子分離膜と、前記素子分離膜から突出する前記フィン活性領域の中央部及び上部のうち、中央部の側面の上に形成されたサイドウォールとを備え、前記フィン活性領域の上部は、前記サイドウォールから突出していることを特徴とする半導体装置。前記サイドウォールは、前記フィン活性領域の中央部の側面の上に存在するフッティング部を覆っていることを特徴とする請求項1に記載の半導体装置。前記フッティング部は、前記素子分離膜と同一の材料からなり、前記サイドウォールは、前記素子分離膜と異なる材料からなることを特徴とする請求項1又は2に記載の半導体装置。前記フッティング部は、前記素子分離膜と同一の材料からなり、前記サイドウォールは、前記素子分離膜の材料が持つ結合エネルギーよりも低い結合エネルギーを持つ材料からなることを特徴とする請求項1又は2に記載の半導体装置。前記素子分離膜は、シリコン酸化膜であり、前記サイドウォールは、シリコン窒化膜又はシリコン酸窒化膜であることを特徴とする請求項3又は4に記載の半導体装置。前記フィン活性領域の上部の側面及び上面の上に形成されたゲート絶縁膜と、前記フィン活性領域の上に、前記フィン活性領域の上部との間に前記ゲート絶縁膜を介在させて形成されたゲート電極とをさらに備えていることを特徴とする請求項1~5のうちいずれか1項に記載の半導体装置。前記フィン活性領域は、前記半導体基板の上に複数形成されており、前記複数のフィン活性領域は、同一のフィン幅を有し、且つ、隣り合う前記フィン活性領域同士の間の間隔が同一となるように配列されていることを特徴とする請求項1~6のうちいずれか1項に記載の半導体装置。半導体基板の上に、前記半導体基板から突出する複数のフィン活性領域を形成する工程aと、前記半導体基板の上に、前記複数のフィン活性領域の各々の下部の側面を覆う第1の絶縁膜からなる素子分離膜を形成する工程bと、前記素子分離膜の上に、前記複数のフィン活性領域の各々の中央部及び上部を覆う第2の絶縁膜からなるサイドウォール用膜を形成する工程cと、前記サイドウォール用膜をエッチングして、前記複数のフィン活性領域の各々の中央部の側面の上に、前記第2の絶縁膜からなるサイドウォールを形成する工程dとを備えることを特徴とする半導体装置の製造方法。前記工程bは、前記半導体基板の上に、隣り合う前記フィン活性領域同士の間を埋め込むように、前記第1の絶縁膜からなる素子分離用膜を形成する工程b1と、前記素子分離用膜をエッチングして、前記素子分離膜を形成すると共に、前記複数のフィン活性領域の各々の中央部及び上部のうち、少なくとも上部を露出させる工程b2とを有し、前記工程b2において、前記複数のフィン活性領域のうち、少なくとも1つのフィン活性領域の中央部の側面の上に、前記素子分離用膜の一部が残存して、前記第1の絶縁膜からなるフッティング部が形成され、前記工程dにおいて、前記サイドウォールは、前記フッティング部を覆うように形成されることを特徴とする請求項8に記載の半導体装置の製造方法。前記第1の絶縁膜と前記第2の絶縁膜とは、互いに異なる材料からなることを特徴とする請求項8又は9に記載の半導体装置の製造方法。前記第2の絶縁膜は、前記第1の絶縁膜の材料が持つ結合エネルギーよりも低い結合エネルギーを持つ材料からなることを特徴とする請求項8又は9に記載の半導体装置の製造方法。前記第1の絶縁膜は、シリコン酸化膜であり、前記第2の絶縁膜は、シリコン窒化膜又はシリコン酸窒化膜であることを特徴とする請求項10又は11に記載の半導体装置の製造方法。前記工程dにおいて、前記サイドウォール用膜と前記フィン活性領域との選択比は、5以上であることを特徴とする請求項8~12のうちいずれか1項に記載の半導体装置の製造方法。前記工程dにおいて、エッチングガスとしてフルオロカーボン系のガスを用いて、前記サイドウォール用膜をエッチングすることを特徴とする請求項8~13のうちいずれか1項に記載の半導体装置の製造方法。前記工程cにおいて、前記サイドウォール用膜の膜厚は、5nm以上で且つ75nm以下であることを特徴とする請求項8~14のうちいずれか1項に記載の半導体装置の製造方法。前記複数のフィン活性領域のフィン幅は、30nm以下であり、隣り合う前記フィン活性領域同士の間の間隔は、180nm以下であることを特徴とする請求項15に記載の半導体装置の製造方法。前記工程dの後に、前記複数のフィン活性領域の各々の上部の上に、ゲート絶縁膜を形成する工程eと、前記複数のフィン活性領域の上に、前記複数のフィン活性領域の各々の上部との間に前記ゲート絶縁膜を介在させて、ゲート電極を形成する工程fとをさらに備えることを特徴とする請求項8~16のうちいずれか1項に記載の半導体装置の製造方法。前記工程eにおいて、前記複数のフィン活性領域の各々の上部を酸化して、前記複数のフィン活性領域の各々の上部の側面及び上面の上に、前記ゲート絶縁膜を形成することを特徴とする請求項17に記載の半導体装置の製造方法。しかしながら、本願発明者が鋭意検討を重ねた結果、従来の半導体装置の製造方法では、フィントランジスタのオン電流のばらつきが大きいという問題が発生することを見出した。以下に、この問題が発生する要因について、図12を参照しながら説明する。図12は、従来の半導体装置の製造方法を示す断面図であり、図10に示す工程と対応する工程を示す断面図である。なお、図12において、図10~図11に示す構成要素と同様の構成要素には、図10~図11に示す符号と同一の符号を付す。本願発明者が鋭意検討を重ねた結果、従来の半導体装置の製造方法では、図12に示すように、エッチングによる素子分離膜の形成時図10参照に、フィン活性領域102の側面の上に、素子分離用膜図10:103X参照の一部が残存して、フッティング部200a,200bが形成され易いことを見出した。さらに、本願発明者が鋭意検討を重ねた結果、フッティング部200a,200bの高さH200a,H200bは、一様ではなく、フッティング部200a,200bは、フィン活性領域102毎に、種々の高さH200a,H200bを有することを見出した。言い換えれば、フッティング部200a,200bの高さH200a,H200bのばらつきが大きいことを見出した。本願発明者は、フッティング部200a,200bが形成される要因について、以下のように推測する。隣り合うフィン活性領域102同士の間の間隔P102は狭い。このため、図12に示すように、素子分離膜103により、隣り合うフィン活性領域102の各々の下部を精度良く覆うには、その前に行う素子分離用膜の形成時図10参照に、素子分離用膜を、Si基板100の上における隣り合うフィン活性領域102同士の間に精度良く埋め込む必要がある。このため、素子分離膜103として、埋め込み特性の良いシリコン酸化膜特に例えばO3-TEOS膜が用いられる。酸化シリコンSiO2のSi-O結合の結合エネルギーは、191kcalmolであり、比較的高い。このため、シリコン酸化膜をエッチングする、言い換えれば、酸化シリコンとエッチングガスとを反応させるには、比較的強いイオンエネルギーが必要とされる。しかしながら、フィン活性領域102に、イオンが衝突してイオンエネルギーが減少するため、素子分離用膜におけるフィン活性領域102の近傍に位置する近傍部分に、十分なイオンエネルギー即ち、酸化シリコンとエッチングガスとを反応させる為に必要とされるイオンエネルギーを供給することができない。従って、素子分離用膜における近傍部分は、素子分離用膜における近傍部分以外の部分よりもエッチング速度が遅くなるため、フィン活性領域102の側面の上に、素子分離用膜の一部が残存して、フッティング部が形成される。本願発明者は、フッティング部200a,200bの高さH200a,H200bのばらつきが大きい要因について、以下のように推測する。上述の通り、酸化シリコンのSi-O結合の結合エネルギーは、191kcalmolであり、比較的高い。このため、フィン活性領域102のフィン幅W102及びフィン高さH102等のばらつきが、通常のプロセスばらつきの範囲内であっても、フィン活性領域102の側面の上に、種々の形状を有するフッティング部200a,200bが形成される。従って、フッティング部200a,200bの高さH200a,H200bのばらつきが大きい。以上のように、本願発明者が鋭意検討を重ねた結果、フィン活性領域102の側面の上には、高さH200a,H200bのばらつきが大きいフッティング部200a,200bが形成され易いことを見出した。フッティング部200a,200bの高さH200a,H200bのばらつきが大きいことにより、フィン活性領域102の実効フィン高さHe102a,He102bのばらつきが大きくなる。これにより、実効フィン高さHe102a,He102bに相当する実効チャネル幅を有するフィントランジスタTra,Trbのオン電流のばらつきが大きくなると推測される。実効フィン高さHe102a,He102bとは、フィン高さH102からフッティング部200a,200bの高さH200a,H200bを差し引いたものであるHe102a=H102-H200a,He102b=H102-H200b。前記に鑑み、本発明の目的は、フィントランジスタのオン電流のばらつきを抑制することである。前記の目的を達成するために、本発明に係る半導体装置は、半導体基板の上に形成され、半導体基板から突出するフィン活性領域と、半導体基板の上に形成され、フィン活性領域の下部の側面を覆う素子分離膜と、素子分離膜から突出するフィン活性領域の中央部及び上部のうち、中央部の側面の上に形成されたサイドウォールとを備え、フィン活性領域の上部は、サイドウォールから突出していることを特徴とする。本発明に係る半導体装置によると、フィン活性領域の中央部の側面の上に、サイドウォールを設ける。これにより、フィン活性領域の中央部の側面の上に、フッティング部が存在することがあっても、サイドウォールにより、フッティング部を覆って、サイドウォールの高さをフィン高さから差し引いたものを、実効フィン高さとすることができる。このため、実効フィン高さのばらつきを小さくし、実効フィン高さのばらつきを抑制することができる。従って、実効フィン高さに相当する実効チャネル幅を有するフィントランジスタのオン電流のばらつきを小さくし、フィントランジスタのオン電流のばらつきを抑制することができる。本発明に係る半導体装置において、サイドウォールは、フィン活性領域の中央部の側面の上に存在するフッティング部を覆っていることが好ましい。本発明に係る半導体装置において、フッティング部は、素子分離膜と同一の材料からなり、サイドウォールは、素子分離膜と異なる材料からなることが好ましい。このようにすると、サイドウォールの高さのばらつきを小さくすることができる。本発明に係る半導体装置において、フッティング部は、素子分離膜と同一の材料からなり、サイドウォールは、素子分離膜の材料が持つ結合エネルギーよりも低い結合エネルギーを持つ材料からなることが好ましい。このようにすると、サイドウォールの高さのばらつきを小さくすることができる。本発明に係る半導体装置において、素子分離膜は、シリコン酸化膜であり、サイドウォールは、シリコン窒化膜又はシリコン酸窒化膜であることが好ましい。本発明に係る半導体装置において、フィン活性領域の上部の側面及び上面の上に形成されたゲート絶縁膜と、フィン活性領域の上に、フィン活性領域の上部との間にゲート絶縁膜を介在させて形成されたゲート電極とをさらに備えていることが好ましい。本発明に係る半導体装置において、フィン活性領域は、半導体基板の上に複数形成されており、複数のフィン活性領域は、同一のフィン幅を有し、且つ、隣り合うフィン活性領域同士の間の間隔が同一となるように配列されていることが好ましい。前記の目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板の上に、半導体基板から突出する複数のフィン活性領域を形成する工程aと、半導体基板の上に、複数のフィン活性領域の各々の下部の側面を覆う第1の絶縁膜からなる素子分離膜を形成する工程bと、素子分離膜の上に、複数のフィン活性領域の各々の中央部及び上部を覆う第2の絶縁膜からなるサイドウォール用膜を形成する工程cと、サイドウォール用膜をエッチングして、複数のフィン活性領域の各々の中央部の側面の上に、第2の絶縁膜からなるサイドウォールを形成する工程dとを備えることを特徴とする。本発明に係る半導体装置の製造方法によると、フィン活性領域の中央部の側面の上に、サイドウォールを設ける。これにより、フィン活性領域の中央部の側面の上に、フッティング部が存在することがあっても、サイドウォールにより、フッティング部を覆って、サイドウォールの高さをフィン高さから差し引いたものを、実効フィン高さとすることができる。このため、実効フィン高さのばらつきを小さくし、実効フィン高さのばらつきを抑制することができる。従って、実効フィン高さに相当する実効チャネル幅を有するフィントランジスタのオン電流のばらつきを小さくし、フィントランジスタのオン電流のばらつきを抑制することができる。本発明に係る半導体装置の製造方法において、工程bは、半導体基板の上に、隣り合うフィン活性領域同士の間を埋め込むように、第1の絶縁膜からなる素子分離用膜を形成する工程b1と、素子分離用膜をエッチングして、素子分離膜を形成すると共に、複数のフィン活性領域の各々の中央部及び上部のうち、少なくとも上部を露出させる工程b2とを有し、工程b2において、複数のフィン活性領域のうち、少なくとも1つのフィン活性領域の中央部の側面の上に、素子分離用膜の一部が残存して、第1の絶縁膜からなるフッティング部が形成され、工程dにおいて、サイドウォールは、フッティング部を覆うように形成されることが好ましい。本発明に係る半導体装置の製造方法において、第1の絶縁膜と第2の絶縁膜とは、互いに異なる材料からなることが好ましい。このようにすると、フィン活性領域の上部の側面の上に、第2の絶縁膜からなるサイドウォール用膜の一部を残存させることなく、高さのばらつきが小さいサイドウォールを形成することができる。本発明に係る半導体装置の製造方法において、第2の絶縁膜は、第1の絶縁膜の材料が持つ結合エネルギーよりも低い結合エネルギーを持つ材料からなることが好ましい。このようにすると、フィン活性領域の上部の側面の上に、第2の絶縁膜からなるサイドウォール用膜の一部を残存させることなく、高さのばらつきが小さいサイドウォールを形成することができる。本発明に係る半導体装置の製造方法において、第1の絶縁膜は、シリコン酸化膜であり、第2の絶縁膜は、シリコン窒化膜又はシリコン酸窒化膜であることが好ましい。本発明に係る半導体装置の製造方法において、工程dにおいて、サイドウォール用膜とフィン活性領域との選択比は、5以上であることが好ましい。本発明に係る半導体装置の製造方法において、工程dにおいて、エッチングガスとしてフルオロカーボン系のガスを用いて、サイドウォール用膜をエッチングすることが好ましい。本発明に係る半導体装置の製造方法において、工程cにおいて、サイドウォール用膜の膜厚は、5nm以上で且つ75nm以下であることが好ましい。本発明に係る半導体装置の製造方法において、複数のフィン活性領域のフィン幅は、30nm以下であり、隣り合うフィン活性領域同士の間の間隔は、180nm以下であることが好ましい。本発明に係る半導体装置の製造方法において、工程dの後に、複数のフィン活性領域の各々の上部の上に、ゲート絶縁膜を形成する工程eと、複数のフィン活性領域の上に、複数のフィン活性領域の各々の上部との間にゲート絶縁膜を介在させて、ゲート電極を形成する工程fとをさらに備えることが好ましい。本発明に係る半導体装置の製造方法において、工程eにおいて、複数のフィン活性領域の各々の上部を酸化して、複数のフィン活性領域の各々の上部の側面及び上面の上に、ゲート絶縁膜を形成することが好ましい。本発明に係る半導体装置及びその製造方法によると、実効フィン高さのばらつきを抑制することができる。従って、フィントランジスタのオン電流のばらつきを抑制することができる。第1の実施形態以下に、本発明の第1の実施形態に係る半導体装置の構造について、図1及び図2を参照しながら説明する。図1は、本発明の第1の実施形態に係る半導体装置の構造を示す断面図であり、図2に示すII線における断面図である。図2は、本発明の第1の実施形態に係る半導体装置の構造を示す斜視図である。図1及び図2に示すように、半導体基板10の上に、半導体基板10から突出するフィン活性領域15a,15bが形成されている。フィン活性領域15aのフィン幅W15aとフィン活性領域15bのフィン幅W15bとは、例えば同一であるW15a=W15b。フィン幅W15a,W15bは、例えば30nm以下である。隣り合うフィン活性領域15a,15b同士の間の間隔P15は、例えば180nm以下である。なお、本実施形態では、例えば2つのフィン活性領域15a,15bが形成されている場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、フィン活性領域15aとフィン活性領域15bとが並ぶ方向即ち図1の紙面の横方向に沿って、複数例えば3つ以上のフィン活性領域が形成されていてもよい。この場合、複数のフィン活性領域は、例えば同一のフィン幅図1:W15a,W15b参照を有し、且つ、隣り合うフィン活性領域同士の間の間隔図1:P15参照が例えば同一となるように配列されていることが好ましい。半導体基板10の上には、フィン活性領域15a,15bの下部の側面を覆うように、例えば酸化シリコンからなる素子分離膜16が形成されている。フィン活性領域15aのフィン高さH15aとフィン活性領域15bのフィン高さH15bとは、例えば同一であるH15a=H15b。フィン高さH15a,H15bは、例えば40nmである。素子分離膜16から突出するフィン活性領域15a,15bの中央部及び上部のうち、中央部の側面の上には、例えば窒化シリコンからなるサイドウォール18a,18bが形成されている。フィン活性領域15a,15bの上部は、サイドウォール18a,18bから突出している。本明細書において、フィン高さH15a,H15bとは、素子分離膜16の表面からフィン活性領域15a,15bの上面までの高さをいう。フィン活性領域15a,15bの下部とは、図1に示すように、フィン活性領域15a,15bにおける素子分離膜16で覆われた部分をいう。フィン活性領域15a,15bの中央部とは、図1に示すように、フィン活性領域15a,15bにおけるサイドウォール18a,18bで覆われた部分をいう。フィン活性領域15a,15bの上部とは、図1に示すように、フィン活性領域15a,15bにおけるサイドウォール18a,18bから露出した部分をいう。図1に示すように、サイドウォール18aにより、フィン活性領域15aの中央部の側面の上に存在するフッティング部17a,17bが覆われている。サイドウォール18bにより、フィン活性領域15bの中央部の側面の上に存在するフッティング部17c,17dが覆われている。フッティング部17a~17dの断面形状は、例えば三角形状である。フッティング部17a~17dは、後述の図7に示すように、エッチングによる素子分離膜16の形成時に、エッチングされずに残存する素子分離用膜後述の図6:16X参照の一部である。よって、フッティング部17a~17dは、素子分離膜16と同一の材料例えば酸化シリコンからなる。一方、フッティング部17a~17dを覆うサイドウォール18a,18bは、フッティング部17a~17dと異なる材料例えば窒化シリコンからなる。サイドウォール18a,18bの材料例えば窒化シリコンが持つSi-N結合の結合エネルギー例えば105kcal/molは、フッティング部17a~17dの材料が持つSi-O結合の結合エネルギー例えば191kcalmolよりも低い。図1及び図2に示すように、フィン活性領域15aの上部の側面及び上面の上には、ゲート絶縁膜19aが形成されている。フィン活性領域15bの上部の側面及び上面の上には、ゲート絶縁膜19bが形成されている。フィン活性領域15a,15bの上には、フィン活性領域15a,15bの中央部との間にフッティング部17a~17d及びサイドウォール18a,18bを介在させると共に、フィン活性領域15a,15bの上部との間にゲート絶縁膜19a,19bを介在させて、ゲート電極20が形成されている。図2に示すように、フィン活性領域15aにおけるゲート電極20の側方下には、ソース領域21a及びドレイン領域22aが形成されている。フィン活性領域15bにおけるゲート電極20の側方下には、ソース領域21b及びドレイン領域22bが形成されている。図1及び図2に示すように、本実施形態に係る半導体装置は、例えば2つのフィントランジスタTrA,TrBを有している。以下に、フッティング部17a~17dについて、図3を参照しながら説明する。図3は、本発明の第1の実施形態に係る半導体装置の構造を示す断面図であり、図1に示す断面図と同一の断面図である。図3に示すように、例えば、フッティング部17aの高さH17aは、フッティング部17bの高さH17bと同一であるH17a=H17b。例えば、フッティング部17cの高さH17cは、フッティング部17dの高さH17dよりも高いH17c>H17d。例えば、高さH17a及び高さH17bは、高さH17c及び高さH17dよりも高い。高さH17a及び高さH17bは、例えば15nmである。高さH17cは、例えば10nmである。高さH17dは、例えば5nmである。図3に示すように、例えば、フッティング部17aの幅W17aは、フッティング部17bの幅W17bと同一であるW17a=W17b。例えば、フッティング部17cの幅W17cは、フッティング部17dの幅W17dよりも狭いW17c<W17d。例えば、幅W17a及び幅W17bは、幅W17c及び幅W17dよりも狭い。このように、フッティング部17a~17dは、種々の高さH17a~H17d及び種々の幅W17a~W17dを有する。これは、次のような理由による。フッティング部17a~17dは、酸化シリコンからなる。既述の通り、酸化シリコンのSi-O結合の結合エネルギーは、比較的高い。このため、フィン幅W15a,W15b及びフィン高さH15a,H15b等のばらつきが、通常のプロセスばらつきの範囲例えば2以上10以下の範囲内であっても、フィン活性領域15a,15bの側面の上に、種々の高さH17a~H17d及び種々の幅W17a~W17dを有するフッティング部17a~17dが形成される。本明細書において、フッティング部17a~17dの高さとは、素子分離膜16の表面から断面形状が三角形状のフッティング部17a~17dの頂点までの高さをいう。フッティング部17a~17dの幅とは、フッティング部17a~17dにおける素子分離膜16と接する部分の幅をいう。以下に、フィン活性領域15a,15bの実効フィン高さHe15a,He15bについて、図3を参照しながら説明する。実効フィン高さHe15a,He15bとは、フィン高さH15a,H15bからサイドウォール18a,18bの高さH18a,H18bを差し引いたものであるHe15a=H15a-H18a,He15b=H15b-H18b。実効フィン高さHe15a,He15bは、フィントランジスタTrA,TrBの実効チャネル幅に相当する。サイドウォール18aの高さH18aとサイドウォール18bの高さH18bとは、実質的に同一であるH18a=H18b。これは、次のような理由による。サイドウォール18a,18bは、窒化シリコンからなる。窒化シリコンのSi-N結合の結合エネルギーは、105kcal/molであり、比較的低い。このため、エッチングによるサイドウォール18a,18bの形成時後述の図7参照に、比較的強いイオンエネルギーを必要とすることなく、窒化シリコンとエッチングガス例えばフルオロカーボン系のガスとを容易に反応させることができる。このため、フィン高さH15a,H15b及びフィン幅W15a,W15b等のばらつきが、通常のプロセスばらつきの範囲内であれば、フィン活性領域15a,15bの上部の側面の上に、サイドウォール用膜後述の図7:18参照の一部を残存させることなく、サイドウォール18aの高さH18aとサイドウォール18bの高さH18bとを、実質的に同一にすることができる。言い換えれば、サイドウォール18a,18bの高さH18a,H18bのばらつきを小さくすることができる。フィン高さH15aとフィン高さH15bとは、同一であり、サイドウォール18aの高さH18aとサイドウォール18bの高さH18bとは、上記の通り、実質的に同一である。従って、実効フィン高さHe15aと実効フィン高さHe15bとは、実質的に同一であるHe15a=He15b。言い換えれば、実効フィン高さHe15a,He15bのばらつきは小さい。例えば、後述の図4に示すように、本発明に係る半導体装置の場合、実効フィン高さのばらつきの度合は、5程度であり、実効フィン高さのばらつきは小さい。本明細書において、サイドウォール18a,18bの高さH18a,H18bとは、素子分離膜16の表面からサイドウォール18a,18bの最頂点までの高さをいう。実効フィン高さHe15a,He15bとは、サイドウォール18a,18bの最頂点からフィン活性領域15a,15bの上面までの高さをいう。以下に、実効フィン高さのばらつきの度合について、従来の半導体装置と本発明に係る半導体装置とで比較する。図4は、従来の半導体装置及び本発明に係る半導体装置の各々の場合の実効フィン高さのばらつきの度合について示す図である。図4の左側に、従来の半導体装置の場合について示し、一方、図4の右側に、本発明に係る半導体装置の場合について示す。従来の半導体装置とは、フッティング部図12:200a,200b参照を覆うサイドウォールを有さない半導体装置をいう。一方、本発明に係る半導体装置とは、フッティング部図1:17a~17d参照を覆うサイドウォール図1:18a,18b参照を有する半導体装置をいう。従来の半導体装置の場合、実効フィン高さ図12:He102a,He102b参照とは、フィン高さ図12:H102参照からフッティング部の高さ図12:H200a,H200b参照を差し引いたものである。一方、本発明に係る半導体装置の場合、実効フィン高さ図3:He15a,He15b参照とは、フィン高さ図3:H15a,H15b参照からサイドウォールの高さ図3:H18a,H18b参照を差し引いたものである。実効フィン高さのばらつきの度合は、次のようにして算出される。半導体装置に含まれるフィン活性領域の個数をn個とし、n個のフィン活性領域が有するn個の実効フィン高さをそれぞれHe1Henとした場合の、平均及び標準偏差σを算出し、算出した平均及び標準偏差σを用いて、変動係数CVCoefficientofvariationを算出する。変動係数CVは、以下の式で表される。以下の式から判るように、変動係数CVとは、平均に対する実効フィン高さのばらつきの度合を示す数値である。変動係数CV=標準偏差σ÷平均×100従来の半導体装置の場合、図4に示すように、実効フィン高さのばらつきの度合は、19程度であり、実効フィン高さのばらつきは大きい。これは、次のような理由による。フッティング部は、上述の通り、種々の高さ図3:H17a~H17d参照を有し、フッティング部の高さのばらつきは大きい。フッティング部の高さをフィン高さから差し引いたものが、実効フィン高さである。よって、実効フィン高さのばらつきは大きい。本発明に係る半導体装置の場合、図4に示すように、実効フィン高さのばらつきの度合は、5程度であり、実効フィン高さのばらつきは小さい。これは、次のような理由による。サイドウォールは、上述の通り、実質的に同一の高さ図3:H18a,H18b参照を有し、サイドウォールの高さのばらつきは小さい。サイドウォールの高さをフィン高さから差し引いたものが、実効フィン高さである。よって、実効フィン高さのばらつきは小さい。以下に、フィントランジスタのオン電流のばらつきについて、従来の半導体装置と本発明に係る半導体装置とで比較する。図5は、従来の半導体装置及び本発明に係る半導体装置の各々の場合のオン電流のばらつきについて示す図である。図5の左側に、従来の半導体装置の場合について示し、一方、図5の右側に、本発明に係る半導体装置の場合について示す。図5に示す○印は、半導体装置に含まれる複数のフィントランジスタの各々のオン電流を示す。従来の半導体装置の場合、上述の図4に示すように、実効フィン高さのばらつきの度合が、19程度であり、実効フィン高さのばらつきは大きい。実効フィン高さは、フィントランジスタの実効チャネル幅に相当する。このため、図5に示すように、従来の半導体装置の場合、オン電流のばらつきは大きい。一方、本発明に係る半導体装置の場合、上述の図4に示すように、実効フィン高さのばらつきの度合が、5程度であり、実効フィン高さのばらつきは小さい。このため、図5に示すように、本発明に係る半導体装置の場合、オン電流のばらつきは小さい。本実施形態によると、図1に示すように、フィン活性領域15a,15bの中央部の側面の上に、フッティング部17a~17dを覆うサイドウォール18a,18bを設ける。サイドウォール18a,18bの材料として、フッティング部17a~17dの材料と異なる材料、好ましくは、フッティング部17a~17dの材料が持つ結合エネルギーよりも低い結合エネルギーを持つ材料を用いる。これにより、サイドウォール18a,18bの高さH18a,H18bのばらつきを小さくすることができる。このため、フィン活性領域15a,15bの中央部の側面の上に、フッティング部17a~17dが存在することがあっても、高さH18a,H18bのばらつきが小さいサイドウォール18a,18bにより、フッティング部17a~17dを覆って、サイドウォール18a,18bの高さH18a,H18bをフィン高さH15a,H15bから差し引いたものを、実効フィン高さHe15a,He15bとすることができる。このため、図4に示すように、実効フィン高さHe15a,He15bのばらつきの度合を小さくし、実効フィン高さHe15a,He15bのばらつきを抑制することができる。従って、図5に示すように、実効フィン高さHe15a,He15bに相当する実効チャネル幅を有するフィントランジスタTrA,TrBのオン電流のばらつきを小さくし、フィントランジスタTrA,TrBのオン電流のばらつきを抑制することができる。第2の実施形態以下に、本発明の第2の実施形態に係る半導体装置の製造方法について、図6~及び図7~を参照しながら説明する。図6~図7は、本発明の第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、本実施形態では、第1の実施形態に係る半導体装置を製造する半導体装置の製造方法について説明する。よって、本実施形態では、第1の実施形態と同一の構成要素には、第1の実施形態と同一の符号を付す。従って、本実施形態では、第1の実施形態と同様の説明を適宜省略する。まず、図6に示すように、例えばシリコンからなる半導体基板10の上に、例えば酸化シリコンからなる第1の膜11X及び例えば窒化シリコンからなる第2の膜12Xを順次形成する。これにより、第1の膜11X及び第2の膜12Xを有するハードマスク用膜13Xを形成する。次に、例えばリソグラフィ法により、ハードマスク用膜13Xの上に、レジストパターン14を形成する。次に、図6に示すように、レジストパターン14をマスクとして、ハードマスク用膜13Xに対して、例えばドライエッチングを行う。これにより、第1の膜11及び第2の膜12を有するハードマスク13を形成する。その後、例えばアッシングにより、レジストパターン14を除去する。その後、ハードマスク13を用いて、半導体基板10に対して、例えばドライエッチングを行う。これにより、半導体基板10の上に、半導体基板10から突出し、且つ、半導体基板10と同一の材料例えばシリコンからなるフィン活性領域15a,15bを形成する。フィン幅W15aとフィン幅W15bとは、例えば同一である。フィン幅W15a,W15bは、例えば30nm以下である。隣り合うフィン活性領域15a,15b同士の間の間隔P15は、例えば180nm以下である。次に、図6に示すように、例えばCVDChemicalVaporDeposition法により、半導体基板10の上に、隣り合うフィン活性領域15a,15b同士の間を埋め込むように、例えば酸化シリコンからなる素子分離用膜16Xを形成する。具体的には例えば、原料としてオゾンO3及びTEOSTetraethylOrthosilicateを用いたCVD法により、O3-TEOS膜である素子分離用膜16Xを形成する。その後、例えばCMPChemicalMechanicalPolishing法により、ハードマスク13の上面が露出するまで、素子分離用膜16Xを研磨除去して、素子分離用膜16Xの表面を平坦化する。次に、図7に示すように、素子分離用膜16Xに対して、例えばドライエッチングを行う。これにより、半導体基板10の上に、フィン活性領域15a,15bの下部の側面を覆う素子分離膜16を形成する。それと共に、フィン活性領域15a,15bの中央部及び上部のうち、少なくとも上部を露出させる。フィン高さH15aとフィン高さH15bとは、例えば同一である。フィン高さH15a,H15bは、例えば40nmである。このとき、フィン活性領域15aの中央部の側面の上には、素子分離用膜16Xの一部が残存して、フッティング部17a,17bが形成される。それと共に、フィン活性領域15bの中央部の側面の上には、素子分離用膜16Xの一部が残存して、フッティング部17c,17dが形成される。既述の通り、フッティング部17a~17dは、種々の高さ図3:H17a~H17d参照及び種々の幅図3:W17a~W17d参照を有する。次に、図7に示すように、ハードマスク13を除去する。その後、素子分離膜16の上に、フィン活性領域15a,15bの中央部及び上部を覆うように、例えば窒化シリコンからなるサイドウォール用膜18を形成する。サイドウォール用膜18の膜厚は、例えば5nm以上で且つ75nm以下であることが好ましい。これは、以下のような理由による。一般的に、フィン活性領域は、30nm以下の細いフィン幅図6:W15a,W15b参照で形成され、且つ、隣り合う他のフィン活性領域と180nm以下の狭い間隔図6:P15参照を空けて形成される。このため、サイドウォール用膜の膜厚が75nmよりも大きい場合、素子分離膜の上における隣り合うフィン活性領域同士の間に、サイドウォール用膜を精度良く埋め込むことができずに、サイドウォール用膜により、フッティング部を覆うことができない虞がある。よって、サイドウォール用膜18の膜厚の上限は、例えば75nm程度であればよい。一方、サイドウォール用膜の膜厚が5nmよりも小さい場合、膜厚が小さいが故に、サイドウォール用膜により、フッティング部を覆うことができずに、フッティング部の一部が露出する虞がある。よって、サイドウォール用膜18の膜厚の下限は、例えば5nm程度であればよい。次に、図7に示すように、サイドウォール用膜18に対して、例えばエッチングを行う。これにより、フィン活性領域15aの中央部の側面の上に、フッティング部17a,17bを覆うように、サイドウォール18aを形成する。それと共に、フィン活性領域15bの中央部の側面の上に、フッティング部17c,17dを覆うように、サイドウォール18bを形成する。その結果、サイドウォール18a,18bの高さH18a,H18bをフィン高さH15a,H15bから差し引くことで、実効フィン高さHe15a,He15bが決定される。サイドウォール18aの高さH18aとサイドウォール18bの高さH18bとは、実質的に同一である。これは、次のような理由による。サイドウォール18a,18bは、窒化シリコンからなる。窒化シリコンのSi-N結合の結合エネルギーは、105kcal/molであり、比較的低い。このため、エッチングによるサイドウォール18a,18bの形成時に、比較的強いイオンエネルギーを必要とすることなく、窒化シリコンとエッチングガス例えばフルオロカーボン系のガスとを容易に反応させることができる。このため、フィン高さH15a,H15b及びフィン幅W15a,W15b等のばらつきが、通常のプロセスばらつきの範囲内であれば、フィン活性領域15a,15bの上部の側面の上に、サイドウォール用膜18の一部を残存させることなく、サイドウォール18aの高さH18aとサイドウォール18bの高さH18bとを、実質的に同一にすることができる。フィン高さH15aとフィン高さH15bとは、同一であり、サイドウォール18aの高さH18aとサイドウォール18bの高さH18bとは、上記の通り、実質的に同一である。従って、実効フィン高さHe15aと実効フィン高さHe15bとは、実質的に同一である。言い換えれば、実効フィン高さHe15a,He15bのばらつきは小さい。例えば、前述の図4に示すように、実効フィン高さのばらつきの度合は、5程度であり、実効フィン高さのばらつきは小さい。サイドウォール用膜18に対して行うエッチングの条件について、図8を参照しながら以下に説明する。図8は、図7に示す工程と図7に示す工程との間の途中の状態を示す断面図であり、具体的には、サイドウォール用膜18に対して行うエッチングが進行し、フィン活性領域15a,15bの上面が露出された直後の状態を示す断面図である。フッティング部17a~17dのうち、最も高さが大きいフッティング部17aの高さH17aは、例えば15nm程度であり、フィン高さH15aは、例えば40nm程度であることを考慮すると、サイドウォール用膜18のエッチング量E18は、例えば25nm程度であることが望ましい。なぜなら、比較的大きい実効フィン高さHe15aを確保するには、25nm程度であることが望ましく、且つ、エッチング量E18が25nmよりも多いと、フッティング部17aの一部特に上部が露出される虞があるからである。一方、サイドウォール用膜18の材料窒化シリコンとは異なる材料シリコンからなるフィン活性領域15aのエッチング量E15aは、少ないほど良く、5nm程度以下であることが望ましい。よって、サイドウォール用膜18に対して行うエッチングの条件は、サイドウォール用膜18窒化シリコンとフィン活性領域15a,15bシリコンとの選択比以下、サイドウォール用膜/フィン活性領域の選択比と記すが、例えば5以上であることが望ましい。本明細書において、サイドウォール用膜/フィン活性領域の選択比とは、フィン活性領域15a,15bのエッチング速度に対するサイドウォール用膜18のエッチング速度の比サイドウォール用膜18のエッチング速度/フィン活性領域15a,15bのエッチング速度である。サイドウォール用膜/フィン活性領域の選択比が、5以上であるエッチングの条件は、例えば、次の通りである。並行平板型のプラズマエッチング装置を用い、圧力を10Paとし、CHF3流量を100sccmstandardccmin,標準状態とし、O2流量を10sccmとし、RFRadioFrequency出力を1000Wとすれば、サイドウォール用膜/フィン活性領域の選択比が、5以上となり、十分な選択比を確保することができる。さらに、エッチング時間を制御することで、実効フィン高さ図7:He15a,He15b参照を容易に制御することができる。なお、エッチングガスは、CHF3に限定されるものではなく、フルオロカーボン系のガスであればよい。次に、図7に示すように、例えば熱酸化法により、フィン活性領域15a,15bにおけるサイドウォール18a,18bから露出する部分即ち、フィン活性領域15a,15bの上部を酸化する。これにより、フィン活性領域15aの上部の側面及び上面の上に、酸化シリコンからなるゲート絶縁膜19aを形成する。それと共に、フィン活性領域15bの上部の側面及び上面の上に、酸化シリコンからなるゲート絶縁膜19bを形成する。次に、図7に示すように、半導体基板10上の全面に、例えばポリシリコンからなるゲート電極用膜を形成する。その後、例えばリソグラフィにより、ゲート電極用膜の上に、レジストパターン図示省略を形成する。その後、レジストパターンをマスクとして、例えばドライエッチングにより、ゲート電極用膜をパターニングする。これにより、フィン活性領域15a,15bの上に、フィン活性領域15a,15bの中央部との間にフッティング部17a~17d及びサイドウォール18a,18bを介在させると共に、フィン活性領域15a,15bの上部との間にゲート絶縁膜19a,19bを介在させて、ゲート電極20を形成する。次に、ゲート電極20をマスクとして、フィン活性領域15a,15bに、不純物を導入する。これにより、フィン活性領域15aにおけるゲート電極20の側方下に、ソース領域図2:21a参照及びドレイン領域図2:22a参照を自己整合的に形成する。それと共に、フィン活性領域15bにおけるゲート電極20の側方下に、ソース領域図2:21b参照及びドレイン領域図2:22b参照を自己整合的に形成する。以上のようにして、本実施形態に係る半導体装置を製造することができる。本実施形態によると、図7に示すように、エッチングにより、フィン活性領域15a,15bの中央部の側面の上に、フッティング部17a~17dを覆うサイドウォール18a,18bを形成する。サイドウォール18a,18bの材料として、フッティング部17a~17dの材料と異なる材料、好ましくは、フッティング部17a~17dの材料が持つ結合エネルギーよりも低い結合エネルギーを持つ材料を用いる。これにより、フィン活性領域15a,15bの上部の側面の上に、サイドウォール用膜18の一部を残存させることなく、高さH18a,H18bのばらつきが小さいサイドウォール18a,18bを形成することができる。このため、フィン活性領域15a,15bの中央部の側面の上に、フッティング部17a~17dが存在することがあっても、高さH18a,H18bのばらつきが小さいサイドウォール18a,18bにより、フッティング部17a~17dを覆って、サイドウォール18a,18bの高さH18a,H18bをフィン高さH15a,H15bから差し引いたものを、実効フィン高さHe15a,He15bとすることができる。このため、図4に示すように、実効フィン高さHe15a,He15bのばらつきの度合を小さくし、実効フィン高さHe15a,He15bのばらつきを抑制することができる。従って、図5に示すように、実効フィン高さHe15a,He15bに相当する実効チャネル幅を有するフィントランジスタTrA,TrBのオン電流のばらつきを小さくし、フィントランジスタTrA,TrBのオン電流のばらつきを抑制することができる。なお、第1,第2の実施形態では、フィン活性領域15aの中央部の左側の側面及び右側の側面の双方の上に、フッティング部17a,17bが形成され、左側の側面の上にフッティング部17aを覆うサイドウォール18aが形成される一方、右側の側面の上にフッティング部17bを覆うサイドウォール18aが形成される場合同様に、フィン活性領域15bの中央部の左側の側面及び右側の側面の双方の上に、フッティング部17c,17dが形成され、左側の側面の上にフッティング部17cを覆うサイドウォール18bが形成される一方、右側の側面の上にフッティング部17dを覆うサイドウォール18bが形成される場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、フィン活性領域の中央部の左側の側面及び右側の側面のうち、一方の側面の上にのみ、フッティング部が形成され、他方の側面の上に、フッティング部が形成されない場合がある。この場合も、サイドウォールの高さを、実質的に同一にすることができる。具体的には、一方の側面の上に、フッティング部を覆うサイドウォールを形成し、他方の側面の上に、フッティング部を覆わないサイドウォールを形成し、フッティング部を覆うサイドウォールの高さと、フッティング部を覆わないサイドウォールの高さとを、実質的に同一にすることができる。このため、第1,第2の実施形態と同様の効果を得ることができる。なお、第1,第2の実施形態では、フィン活性領域15a及びフィン活性領域15bのうち、双方の中央部の側面の上に、フッティング部17a~17dが形成され、一方即ち、フィン活性領域15aの中央部の側面の上に、フッティング部17a,17bを覆うサイドウォール18aが形成される一方、他方即ち、フィン活性領域15bの中央部の側面の上に、フッティング部17c,17dを覆うサイドウォール18bが形成される場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、複数のフィン活性領域のうち、少なくとも1つの中央部の側面の上に、フッティング部が形成される場合がある。この場合も、サイドウォールの高さを、実質的に同一にすることができる。具体的には、フッティング部が形成されたフィン活性領域の中央部の側面の上に、フッティング部を覆うサイドウォールを形成し、フッティング部が形成されていないフィン活性領域の中央部の側面の上に、フッティング部を覆わないサイドウォールを形成し、フッティング部を覆うサイドウォールの高さと、フッティング部を覆わないサイドウォールの高さとを、実質的に同一にすることができる。このため、第1,第2の実施形態と同様の効果を得ることができる。なお、第1,第2の実施形態では、2つのフィン活性領域15a,15bの上に、共通のゲート電極20を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、3つ以上のフィン活性領域の上に、共通のゲート電極を形成してもよい。なお、第1,第2の実施形態では、フッティング部17a~17dが、比較的高い結合エネルギーを持つ酸化シリコンからなり、サイドウォール18a,18bが、比較的低い結合エネルギーを持つ窒化シリコンからなる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。即ち、サイドウォールは、フッティング部の材料が持つ結合エネルギーよりも低い結合エネルギーを持つ材料からなればよい。具体的には例えば、フッティング部が、シリコン酸化膜であり、サイドウォールが、シリコン酸窒化膜であってもよい。なお、第1,第2の実施形態では、フッティング部17a~17dの断面形状が、例えば三角形状である場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。なお、第1,第2の実施形態では、サイドウォール18aにより、フッティング部17a,17bを完全に覆い、且つ、サイドウォール18bにより、フッティング部17c,17dを完全に覆う場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、図9に示すように、サイドウォール18aにより、フッティング部17a,17bを完全に覆う一方、サイドウォール38bにより、フッティング部37c,37dの上部のみを覆い、フッティング部37c,37dの下部を露出させてもよい。この場合も、サイドウォール18a,38bの高さを、実質的に同一にすることができる。このため、第1,第2の実施形態と同様の効果を得ることができる。このように、本発明の効果を得るには、フッティング部の上部がサイドウォールから突出することがないように、サイドウォールにより、フッティング部の少なくとも上部を覆うことが好ましい。"