"ビット線及びワード線に接続された複数のメモリセルを有するメモリセルアレイと、連続する第1の外部アドレスと第2の外部アドレスを受信すると、前記第1の外部アドレスに応じて選択されるメモリセルに接続されるビット線及びワード線以外のビット線及びワード線に接続されるメモリセルの何れかを選択する内部アドレスを前記第2の外部アドレスから生成する内部アドレス生成部と、を有する半導体記憶装置。前記メモリセルアレイは、データの読み出しまたは書き込みが別々に行われるブロックを複数有し、前記内部アドレス生成部は、前記第1の外部アドレスに応じて選択されるメモリセルが含まれるブロックとは異なるブロックに含まれるメモリセルを選択する内部アドレスを、前記第2の外部アドレスから生成することを特徴とする請求項1に記載の半導体記憶装置。前記内部アドレス生成部は、受信する外部アドレスの特定のビットが無効の時に、前記第1の外部アドレスに応じて選択されるメモリセルに接続されるビット線及びワード線以外のビット線及びワード線に接続されるメモリセルの何れかを選択する内部アドレスを前記第2の外部アドレスから生成することを特徴とする請求項1または2に記載の半導体記憶装置。前記受信する外部アドレスのうち、前記特定のビット以外の少なくとも1つのビットが0または1の固定値であり、前記内部アドレス生成部は、内部アドレスの一部を無効とすることを特徴とする請求項3に記載の半導体記憶装置。外部アドレスを受信する複数の外部端子と、ビット線及びワード線に接続された複数のメモリセルを有するメモリセルアレイと、連続する第1の外部アドレスと第2の外部アドレスが受信されると、前記第1の外部アドレスに応じて選択されるメモリセルに接続されるビット線及びワード線以外のビット線及びワード線に接続されるメモリセルの何れかを選択する内部アドレスを前記第2の外部アドレスから生成する内部アドレス生成部と、を有する半導体記憶装置と、を備えることを特徴とする半導体集積回路。前記半導体記憶装置を複数備え、各前記半導体記憶装置の前記内部アドレス生成部は、受信された前記外部アドレスの特定のビットが無効の時に、前記第1の外部アドレスに応じて選択されるメモリセルに接続されるビット線及びワード線以外のビット線及びワード線に接続されるメモリセルの何れかを選択する内部アドレスを前記第2の外部アドレスから生成し、前記複数の外部端子のうち、前記特定のビットを入力する外部端子が、前記半導体記憶装置ごとに設けられていることを特徴とする請求項5に記載の半導体集積回路。データの書き込み時や読み出し時に、選択されるメモリセル以外の非選択状態のメモリセルに加わる電圧などにより、徐々に非選択状態のメモリセルの蓄積電荷が変動し、そのメモリセルを読み出そうとした時に、正しいデータが読み出せなくなる問題があった。発明の一観点によれば、ビット線及びワード線に接続された複数のメモリセルを有するメモリセルアレイと、連続する第1の外部アドレスと第2の外部アドレスを受信すると、前記第1の外部アドレスに応じて選択されるメモリセルに接続されるビット線及びワード線以外のビット線及びワード線に接続されるメモリセルの何れかを選択する内部アドレスを前記第2の外部アドレスから生成する内部アドレス生成部と、を備えた半導体記憶装置が提供される。また、発明の他の一観点によれば、外部アドレスを受信する複数の外部端子と、ビット線及びワード線に接続された複数のメモリセルを有するメモリセルアレイと、連続する第1の外部アドレスと第2の外部アドレスが受信されると、前記第1の外部アドレスに応じて選択されるメモリセルに接続されるビット線及びワード線以外のビット線及びワード線に接続されるメモリセルの何れかを選択する内部アドレスを前記第2の外部アドレスから生成する内部アドレス生成部と、を有する半導体記憶装置と、を備えた半導体集積回路が提供される。開示の半導体記憶装置及び半導体集積回路によれば、メモリセルの誤読み出しを抑制できる。以下、発明を実施するための形態を、図面を参照しつつ説明する。図1は、本実施の形態の半導体記憶装置の一例を示す図である。半導体記憶装置10は、メモリセルアレイ11、デコーダ12,13、内部アドレス生成部14を有している。メモリセルアレイ11は、ビット線及びワード線に接続された複数のメモリセルを有する。デコーダ12は、内部アドレス生成部14から供給される内部アドレスコラムアドレスに応じて、メモリセルアレイ11において、アクセスするメモリセルに接続されたビット線を選択する。そして、各ビット線に、書き込みまたは読み出し処理などに応じた所定の電圧を印加する。デコーダ13は、内部アドレス生成部14から供給される内部アドレスロウアドレスに応じて、メモリセルアレイ11において、アクセスするメモリセルを選択する。そして、各ワード線に、書き込みまたは読み出し処理などに応じた所定の電圧を印加する。内部アドレス生成部14は、受信した外部アドレスをもとに、内部アドレスコラムアドレスとロウアドレスを生成する。内部アドレス生成部14は、メモリセルアレイ11に対する書き込み時または読み出し時に、連続する外部アドレスたとえば、00000と00001などを受信する。このとき内部アドレス生成部14は、先の外部アドレスに応じて選択されるメモリセルに接続されるビット線及びワード線以外のビット線及びワード線に接続されるメモリセルの何れかを選択する内部アドレスを、次の外部アドレスから生成する。図1では、A0,A1,...,A4の5ビットの外部アドレスが内部アドレス生成部14に供給される例が示されている。外部アドレスの値は、半導体記憶装置10または、半導体記憶装置10を含む半導体集積回路の外部端子たとえば、外部アドレスのビットごとに設けられるを介して外部から入力される。さらに、図1には、5ビットの外部アドレスから生成される内部アドレスコラムアドレスとロウアドレスの例が示されている。図中の矢印の方向で連続する、外部アドレスが示されている。たとえば、内部アドレス生成部14は、外部アドレスとして、00000を受信した場合、コラムアドレス00とロウアドレス000を生成する。また、内部アドレス生成部14は、外部アドレスとして00001を受信した場合、コラムアドレス01とロウアドレス100を生成する。図2は、メモリセルアレイの一部の例を示す図である。図2では、メモリセルアレイ11として、NAND型フラッシュメモリのメモリセルアレイを用いた例が示されている。メモリセルアレイ11は、それぞれセルトランジスタ20を具備したメモリセル21,22,23,24,25,26,27,28,29を有している。メモリセル21~23はワード線WL1に接続され、メモリセル24~26はワード線WL2に接続され、メモリセル27~29はワード線WL5に接続されている。また、メモリセル21,24,27はビット線BL1に接続され、メモリセル22,25,28はビット線BL2に接続され、メモリセル23,26,29はビット線BL3に接続されている。なお、図2の00,01,10は、コラムアドレスを示しており、000,001,...,100は、ロウアドレスを示している。たとえば、コラムアドレスが00で、ロウアドレスが000の時はメモリセル21が選択され、コラムアドレスが01で、ロウアドレスが001の時はメモリセル25が選択される。以下、図1及び図2を用いて、本実施の形態の半導体記憶装置10の動作の一例を説明する。メモリセルアレイ11に対する書き込み時または読み出し時に、内部アドレス生成部14は、連続する外部アドレスを受信する。内部アドレス生成部14は、たとえば、外部アドレスとして2進数で5ビットの値00000を受信すると、内部アドレスとしてコラムアドレス00、ロウアドレス000を生成する。デコーダ12,13は、コラムアドレス00、ロウアドレス000を内部アドレス生成部14から受けると、図2のようなメモリセルアレイ11において、ワード線WL1とビット線BL1に接続されたメモリセル21を選択状態にする。続いて、内部アドレス生成部14は、外部アドレスとして2進数で5ビットの値00001を受信する。このとき内部アドレス生成部14は、外部アドレス00000で選択されたメモリセル21に接続されているビット線BL1及びワード線WL1以外に接続されているメモリセルの何れかを選択する内部アドレスを生成する。図1の例では、外部アドレス00001から、内部アドレスとして、コラムアドレス01とロウアドレス100が生成される。これにより、図2に示したメモリセルアレイ11においては、メモリセル28が選択状態となる。続いて、内部アドレス生成部14は、外部アドレスとして2進数で5ビットの値00010を受信して、同様に内部アドレスを生成する。図1の例では、外部アドレス00010から、内部アドレスとして、コラムアドレス10とロウアドレス000が生成される。これにより、図2に示したメモリセルアレイ11においては、メモリセル23が選択状態となる。このように、本実施の形態の半導体記憶装置10では、連続する外部アドレスを受信したとき、続けて同じビット線及びワード線に接続されたメモリセルが選択されないように内部アドレスを生成している。フラッシュメモリにおいて、書き込み動作時に非選択状態のメモリセルの閾値電圧が上昇してしまう不良モードとして、パスディスターブとプログラムディスターブが知られている。パスディスターブは同じビット線に接続されたメモリセルに対して書き込みを繰り返すと発生する可能性がある。また、プログラムディスターブは、同じワード線に接続されたメモリセルに対して書き込みを繰り返すと発生する可能性がある。本実施の形態の半導体記憶装置10では、連続する外部アドレスを受信したとき、続けて同じビット線及びワード線に接続されたメモリセルが選択されないように内部アドレスを生成することで、上記のディスターブの影響を抑制できる。これにより、非選択状態のメモリセルのデータが書き変わることによる誤読み出しを抑制できる。また、DRAMDynamicRandomAccessMemoryのメモリセルアレイを適用した場合でも、同様の効果が得られる。すなわち、内部アドレス生成部14が、続けて同じビット線及びワード線に接続されたメモリセルが選択されないように内部アドレスを生成することで、非選択状態のDRAMのメモリセルのデータが書き変わることによる誤読み出しを抑制できる。なお、フラッシュメモリの不良モードとして、リードディスターブがある。リードディスターブは、読み出し動作時に選択されたメモリセルと同じブロックのメモリセルアレイで、選択されたメモリセルに接続されているワード線とは異なるワード線に接続された非選択状態のメモリセルの閾値電圧が上昇する現象である。読み出し動作時には、非選択状態のメモリセルに接続されたワード線に、たとえば、5V程度の電圧を印加するからである。閾値電圧の上昇が繰り返されると、非選択状態のメモリセルの値が書き変わってしまう可能性がある。これを抑制するために、内部アドレス生成部14は、連続する外部アドレスを受信したとき、先の外部アドレスで選択されるメモリセルが含まれるブロックとは異なるブロックのメモリセルを選択する内部アドレスを、次の外部アドレスから生成すればよい。なお、ブロックとは、フラッシュメモリにおいて、イレース消去動作が行われる単位である。書き込み動作や読み出し動作もブロックごとに別々に行われる。つまり、あるブロックのメモリセルの読み出し時に、そのブロック内の非選択状態のメモリセルに接続されたワード線には、たとえば、5V程度の電圧が印加されるが、他のブロックのワード線には、そのような電圧は印加されない。図3は、異なるブロックのメモリセルを選択していく一例を示す図である。図2と同じ要素については同一符号を付している。メモリセルアレイ11は、ブロックBK1,BK2を有している。内部アドレス生成部14は、たとえば、外部アドレスとして2進数で5ビットの値00000を受信すると、内部アドレスとしてコラムアドレス00、ロウアドレス000を生成する。デコーダ12,13は、コラムアドレス00、ロウアドレス000を内部アドレス生成部14から受けると、図3のようなメモリセルアレイ11において、ブロックBK1のメモリセル21を選択状態にする。続いて、内部アドレス生成部14は、外部アドレスとして2進数で5ビットの値00001を受信する。このとき内部アドレス生成部14は、外部アドレス00000で選択されたメモリセル21が含まれるブロックBK1とは異なるブロックのメモリセルを選択する内部アドレスを生成する。図1の例では、外部アドレス00001から、内部アドレスとして、コラムアドレス01とロウアドレス100が生成される。これにより、図3に示したメモリセルアレイ11においては、ブロックBK2のメモリセル28が選択状態となる。続いて、内部アドレス生成部14は、外部アドレスとして2進数で5ビットの値00010を受信して、同様に内部アドレスを生成する。図1の例では、外部アドレス00010から、内部アドレスとして、コラムアドレス10とロウアドレス000が生成される。これにより、図3に示したメモリセルアレイ11においては、ブロックBK1のメモリセル23が選択状態となる。このように、内部アドレス生成部14は、連続する外部アドレスを受信したとき、続けて同じブロックのメモリセルが選択されないように内部アドレスを生成する。これにより、書き込み時のディスターブだけでなく、リードディスターブも抑制でき、非選択状態のメモリセルのデータが書き変わることによる誤読み出しを抑制できる。また、上記の半導体記憶装置10によれば、内部アドレスを、たとえば、図1に示すように生成することで、メモリセルアレイ自体は変更せずに、各種のディスターブを抑制できる。以下、上記のような内部アドレスを生成する内部アドレス生成部14の一例を説明する。図4は、内部アドレス生成部の一例を示す図である。内部アドレス生成部14は、抵抗R1,R2、比較器30,31、NOR回路32、インバータ33,34,35、AND回路36,37,38,39、OR回路40,41を有している。抵抗R1,R2は直列に接続されており、抵抗R1の一方の端子には電圧Vd1が印加され、抵抗R2の一方の端子は接地されている。外部アドレスの最上位ビットA4は、抵抗R1,R2間のノードに入力される。また、抵抗R1,R2間のノードは、比較器30の非反転入力端子と比較器31の反転入力端子と、AND回路38の一方の入力端子に接続されている。比較器30の反転入力端子には、電圧Vd2が印加される。比較器31の非反転入力端子は接地されている。比較器30,31の出力端子は、それぞれ、NOR回路32の入力端子に接続されている。NOR回路32の出力端子は、インバータ33の入力端子に接続されるとともに、AND回路39の一方の入力端子に接続されている。インバータ33の出力端子は、AND回路38の他方の入力端子に接続されている。AND回路38,39の出力端子は、それぞれ、OR回路40の入力端子に接続されている。OR回路40の出力が、ロウアドレスの最上位ビットRA2となる。一方、外部アドレスの最下位ビットA0は、コラムアドレスの最下位ビットCA0として、内部アドレス生成部14から出力されるとともに、AND回路36の一方の入力端子及び、インバータ34を介してAND回路37の一方の入力端子に入力される。AND回路37の他方の入力端子には、外部アドレスの下から3ビット目A2が入力され、AND回路36の他方の入力端子には、A2がインバータ35を介して入力される。AND回路36,37の出力端子は、それぞれ、OR回路41の入力端子に接続されている。OR回路41の出力端子は、前述したAND回路39の他方の入力端子に接続されている。また、外部アドレスの下から2ビット目A1は、コラムアドレスの最上位ビットCA1として出力され、外部アドレスの下から3ビット目A2は、ロウアドレスの最下位ビットRA0として出力される。また、外部アドレスの下から4ビット目A3は、ロウアドレスの下から2ビット目RA1として出力される。なお、たとえば、電圧Vd1は5V、電圧Vd2は3.3Vとする。図3の各論理ゲートにおいて、Highレベル1と認識される電圧値は2.2V以上、Lowレベル0と認識される電圧値は0.8V以下であるものとする。図4に示される例では、外部アドレスの最上位ビットA4の値が無効のときに、抵抗R1,R2間のノードの電位の信号レベルが中間レベルになり、NOR回路32の出力が1になるように、抵抗R1,R2の抵抗値などが調整されている。また、A4が0または1のときには、NOR回路32の出力が0となる。なお、A4が無効のときとは、たとえば、A4を受信する外部端子半導体記憶装置10の外部端子または、半導体記憶装置10を備える半導体集積回路の外部端子がオープン状態のときなどである。また、中間レベルとは、信号レベルがHighレベル1でもなくLowレベル0でもない状態をいう。上記のように、Highレベル1と認識される電圧値が2.2V以上、Lowレベル0と認識される電圧値が0.8V以下とした場合には、中間レベルは、0.8Vから2.2Vの間となる。内部アドレス生成部14は、NOR回路32の出力が1のとき、外部アドレスの4ビットA0~A3に応じて、図1に示したような、内部アドレスを生成する。図1に示した例では、外部アドレスの最上位ビットA4は0になっているが、図4に示したような回路の内部アドレス生成部14を用いて、同様の内部アドレスを生成する場合には、A4を無効とする。図5は、図4に示した回路の内部アドレス生成部によって生成される内部アドレスの例を示す図である。図5Aでは、外部アドレスの最上位ビットが無効xと表記しているの場合に生成される内部アドレスの例が示されている。外部アドレスの4ビットA0~A3に応じて、図1に示したものと同様の内部アドレスを生成する。外部アドレスの最上位ビットA4の値が0または1の場合は、ロウアドレスの最上位ビットRA2は0に固定されるため、図5Bに示すような、内部アドレスが生成される。この場合、連続する外部アドレスに応じて、ワード線方向に隣接するメモリセルが選択されていくことになる。つまり、図4に示すような内部アドレス生成部14を用いることで、外部アドレスの最上位ビットA4の値が、無効かそれ以外かに応じて、メモリセルの選択の仕方を切り替えることができる。また、内部アドレス生成部14は、外部アドレスの最上位ビット以外の、少なくとも1つのビットとして0または1の固定値を受信することで、内部アドレスの一部を無効化できる。図6は、外部アドレスのビットのうちA3の値を0に固定した場合に生成される内部アドレスの例を示す図である。図6では、外部アドレスの最上位ビットが無効xで、次の上位ビットであるA3が0のときに生成される内部アドレスの例が示されている。このとき、2ビット目が1となるロウアドレス010,011,110,111の位置にあるメモリセルは、選択されなくなる。記憶できる容量は限定されるが、同じビット線に接続されるメモリセルが選択される回数を削減できるので、前述したパスディスターブの影響を抑制できる。また、図示を省略するが、A1の値として固定値0を受信した場合には、図4に示した内部アドレス生成部14は、コラムアドレスの最上位ビットであるCA1を0に固定する。この場合、コラムアドレス10,11の位置にあるメモリセルは選択されなくなる。これにより、同じワード線に接続されるメモリセルが選択される回数を削減できるので、前述したプログラムディスターブの影響を抑制できる。このように、内部アドレス生成部14は、外部アドレスの最上位ビット以外の、少なくとも1つのビットとして0または1の固定値を受信することで、内部アドレスの一部を無効化できる。これにより、部分的に選択されないメモリセルを作ることができ、ディスターブの影響を抑制できる。ところで、たとえば、図1に示したような半導体記憶装置10を半導体集積回路に搭載することが可能である。半導体集積回路において、半導体記憶装置10が複数ある場合に、図5Aに示したような内部アドレスを生成するものと、図5Bに示したような内部アドレスを生成するものを、外部アドレスの最上位ビットの状態にて選択できる。図7は、複数の半導体記憶装置を備える半導体集積回路の一例を示す図である。半導体集積回路50は、外部アドレスを受信する外部端子51,52,53,54,55と、複数の半導体記憶装置10-1,10-2,10-3,10-4を備えている。なお、図示しないチップセレクト信号により、半導体記憶装置10-1~10-4の何れかが選択されて使用される。半導体記憶装置10-1~10-4は、それぞれ、前述した図4に示したような内部アドレス生成部14を有している。外部端子51は、外部アドレスの最上位ビット以外のビットの数に対応して設けられており、半導体記憶装置10-1~10-4に外部アドレスの最上位ビット以外のビットを供給する。外部端子52~55は、半導体記憶装置10-1~10-4のそれぞれに対応して設けられており、外部アドレスの最上位ビットの値を、半導体記憶装置10-1~10-4ごとに設定可能となっている。たとえば、外部端子52~54に1または0の値が入力され、外部端子55がオープンであるときには、半導体記憶装置10-4の内部アドレス生成部14だけが、図5Aに示したような内部アドレスを生成することになる。たとえば、半導体記憶装置10-1~10-4のうち、アクセスされる頻度の少ないものには、外部アドレスの最上位ビットとして1または0が設定されるようにすればよい。また、たとえば、ある半導体記憶装置において、アクセスされる頻度が高くなったら、その半導体記憶装置において外部アドレスの最上位ビットが入力される外部端子をオープンにすればよい。なお、半導体記憶装置10-1~10-4のうち、たとえば、アクセスされる頻度が少なく、図5Aに示すような内部アドレスを生成しないものでは、内部アドレス生成部の一部を以下のように改良するようにしてもよい。図8は、内部アドレス生成部の変形例を示す図である。図4に示した内部アドレス生成部14と同様の要素については同一符号を付している。図8に示す内部アドレス生成部14aでは、AND回路39の一方の端子及びインバータ33の入力端子が接地されており、AND回路38の一方の端子に、外部アドレスの最上位ビットであるA4が直接入力される回路となっている。このような回路において、A4として、0または1の固定値を受信することで、使用する領域を限定することができる。図9は、A4が0または1に固定されたときに生成される内部アドレスの例を示す図である。図9Aは、A4が0に固定されたときに生成される内部アドレスの例を示している。A4が0に固定されると、内部アドレス生成部14aは、外部アドレスの、その他のビットA0~A3の値に応じて、内部アドレスを生成する。すなわち、図9Aの例では、ロウアドレス000,001,010,011の何れかと、コラムアドレス00,01,10,11の何れかが生成される。このとき、ロウアドレス100,101,110,111は生成されないので、これらのロウアドレスで指定されるメモリセルは選択されない。図9Bは、A4が1に固定されたときに生成される内部アドレスの例を示している。A4が1に固定されると、内部アドレス生成部14aは、外部アドレスの、その他のビットA0~A3の値に応じて、内部アドレスを生成する。すなわち、図9Bの例では、ロウアドレス100,101,110,111の何れかと、コラムアドレス00,01,10,11の何れかが生成される。このとき、ロウアドレス000,001,010,011は生成されないので、これらのロウアドレスで指定されるメモリセルは選択されない。内部アドレス生成部14aを用いることによって、たとえば、メモリ診断処理により、図9Aのように生成される内部アドレスで選択されるメモリセルの何れかに欠陥があった場合、外部からA4として1の固定値を受信する。これにより、使用するメモリセルを、図9Bのように生成される内部アドレスで選択されるものに切り替えることができる。また、逆も同様である。図9Bのように生成される内部アドレスで選択されるメモリセルの何れかに欠陥があった場合、内部アドレス生成部14aは、外部からA4として0の固定値を受信する。これにより、使用するメモリセルを、図9Aのように生成される内部アドレスで選択されるものに切り替えることができる。なお、フラッシュメモリはNAND型フラッシュメモリとNOR型フラッシュメモリがあるが、本実施の形態の半導体記憶装置10は、両者に適用可能である。図10は、NAND型フラッシュメモリの一例を示す図である。図10に示すNAND型フラッシュメモリ60は、メモリセルアレイ61、コラムデコーダ62、ロウデコーダ63、データレジスタ64、キャッシュレジスタ65を有している。さらに、NAND型フラッシュメモリ60は、内部アドレス生成部66、アドレスレジスタ67、入出力制御部68、コマンドレジスタ69、制御部70を有している。メモリセルアレイ61は、図2に示したように、ビット線及びワード線に接続された複数のメモリセルを有する。コラムデコーダ62は、内部アドレス生成部66から供給されるコラムアドレスに応じて、メモリセルアレイ61において、アクセスするメモリセルに接続されたビット線を選択する。そして、各ビット線に、書き込みまたは読み出し処理などに応じた所定の電圧を印加する。ロウデコーダ63は、内部アドレス生成部66から供給されるロウアドレスに応じて、メモリセルアレイ61において、アクセスするメモリセルを選択する。そして、各ワード線に、書き込みまたは読み出し処理などに応じた所定の電圧を印加する。データレジスタ64は、メモリセルアレイ61のメモリセルに書き込むデータまたは、メモリセルアレイ61のメモリセルから読み出されたデータを格納する。キャッシュレジスタ65は、入出力制御部68から供給される、メモリセルアレイ61のメモリセルに書き込むデータまたは、データレジスタ64から供給される、メモリセルアレイ61のメモリセルから読み出されたデータを一時的に保持する。内部アドレス生成部66は、たとえば、前述の図4に示したような回路を有し、外部アドレスに応じて、図5に示したような内部アドレスを生成する。アドレスレジスタ67は、外部アドレスを保持し、内部アドレス生成部66に供給する。入出力制御部68は、外部端子P1,P2,...,Pnに接続されており、メモリセルアレイ61に書き込むデータ、メモリセルアレイ61から読み出されたデータ、または外部アドレスの入出力を制御する。外部端子P1~Pnは、たとえば、前述した外部アドレスの各ビットA0~A4の値を入力するものと、データやコマンド情報などを入出力するものに分かれている。コマンドレジスタ69は、入出力制御部68を介して供給されるコマンド情報を格納する。制御部70は、外部端子CE,OE,WEから、それぞれチップイネーブル信号、アウトプットイネーブル信号、ライトイネーブル信号を受信する。そして、制御部70は、これらの信号と、コマンドレジスタ69に格納されたコマンド情報に応じて、NAND型フラッシュメモリ60の各部を制御する。以上のようなNAND型フラッシュメモリ60において、内部アドレス生成部66として、図4に示したような回路を適用した場合、内部アドレス生成部66は、外部アドレスをもとに、図5に示したような内部アドレスを生成する。そして、内部アドレス生成部66は、生成したコラムアドレスをコラムデコーダ62、ロウアドレスをロウデコーダ63に供給する。このとき、外部端子P1~Pnのうち、外部アドレスの最上位ビットA4の値が供給されるものをオープンにすることで、その他の外部アドレスのビットの値A0~A3に応じて、図5Aに示したような内部アドレスが生成される。これにより、ディスターブの影響を抑制でき、誤読み出しを抑制できる。図11は、NOR型フラッシュメモリの一例を示す図である。図11に示すNOR型フラッシュメモリ80は、メモリセルアレイ81、Yアドレスデコーダ82、Xアドレスデコーダ83、データラッチ部84、入出力バッファ85、状態制御部86、内部アドレス生成部87を有している。メモリセルアレイ81は、ビット線及びワード線に接続された複数のメモリセルを有している。ただし、メモリセルアレイ81は、図2などに示したNAND型フラッシュメモリのメモリセル構造と異なり、メモリセルのセルトランジスタのソース電圧を固定するソース線を有している。Yアドレスデコーダ82は、内部アドレス生成部87から供給されるコラムアドレスYアドレスに応じて、メモリセルアレイ81において、アクセスするメモリセルに接続されたビット線を選択する。そして、各ビット線に、書き込みまたは読み出し処理などに応じた所定の電圧を印加する。Xアドレスデコーダ83は、内部アドレス生成部87から供給されるロウアドレスXアドレスに応じて、メモリセルアレイ81において、アクセスするメモリセルを選択する。そして、各ワード線に、書き込みまたは読み出し処理などに応じた所定の電圧を印加する。データラッチ部84は、メモリセルアレイ81のメモリセルに書き込むデータまたは、メモリセルアレイ81のメモリセルから読み出されたデータを保持する。入出力バッファ85は、外部端子DQ0,DQ1,...,DQ15に接続されており、外部端子DQ0,DQ1,...,DQ15から入出力されるデータやコマンド情報を保持する。状態制御部86は、外部端子CE,OE,WEから、それぞれチップイネーブル信号、アウトプットイネーブル信号、ライトイネーブル信号を受信する。状態制御部80は、これらの信号と、入出力バッファ85から供給されるコマンド情報に応じて、NOR型フラッシュメモリ80の状態READY/BUSYなどを制御する。そしてその状態に応じて、NOR型フラッシュメモリ80の各部を制御する。内部アドレス生成部87は、外部アドレスを受信する外部端子AD0,AD1,...,ADnに接続されている。内部アドレス生成部87として、図4に示したような回路を適用した場合、内部アドレス生成部87は、外部端子AD0~ADnn=4で受信する外部アドレスをもとに、図5に示したような内部アドレスを生成する。そして、内部アドレス生成部87は、生成したコラムアドレスをYアドレスデコーダ82、ロウアドレスをXアドレスデコーダ83に供給する。このとき、5ビットの外部アドレスの最上位ビットA4の値が供給される外部端子AD4をオープンにすることで、その他の外部アドレスのビットの値A0~A3に応じて、図5Aに示したような内部アドレスが生成される。これにより、ディスターブの影響を抑制でき、誤読み出しを抑制できる。なお、本実施の形態の半導体記憶装置10は、上記のようなフラッシュメモリに限らず、DRAMなどの半導体記憶装置についても同様に適用可能である。以上、実施の形態に基づき、本発明の半導体記憶装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。たとえば、生成される内部アドレスは図1や図5Aの例に限定されず、内部アドレス生成部14は、連続する外部アドレスを受信したとき、続けて同じビット線及びワード線に接続されたメモリセルが選択されないような内部アドレスを生成すればよい。また、上記の説明では、内部アドレス生成部14が図4に示したような回路の場合、外部アドレスの最上位ビットの値が無効のときに、連続する外部アドレスを受信すると、図5Aに示したような内部アドレスを生成する。しかし、外部アドレスの最上位ビット以外の特定のビットが無効のときに、連続する外部アドレスを受信したとき、続けて同じビット線及びワード線に接続されたメモリセルが選択されないような内部アドレスを生成するような回路とするように変更してもよい。また、外部アドレスの複数のビットを無効とするようにしてもよい。また、内部アドレス生成部14は、図4に示した回路に限定されるものではなく、たとえば、受信した外部アドレスに応じて図1のような内部アドレスを出力するようなソフトウェアであってもよい。また、図7の例では、半導体集積回路50として、複数の半導体記憶装置10-1~10-4を有しているものを図示しているが、1つであってもよい。"