第1のアナログ信号を生成する生成部と、前記生成部から出力された前記第1のアナログ信号を第1のデジタル信号に変換するA/D変換部と、前記A/D変換部から出力された前記第1のデジタル信号に処理を施す処理部と、前記処理部により前記処理が施された第2のデジタル信号を第2のアナログ信号に変換して出力端子を介して出力するD/A変換部と、を備えた信号処理回路。前記生成部および前記A/D変換部に電気的に接続した第1のスイッチと、前記A/D変換部および前記処理部に電気的に接続した第2のスイッチと、前記処理部および前記D/A変換部に電気的に接続した第3のスイッチと、前記D/A変換部および前記出力端子に電気的に接続した第4のスイッチと、電源端子を介して入力する第1の電圧に基づいて前記第1のスイッチ乃至前記第4のスイッチを制御するスイッチ制御部と、を備えた請求項1に記載の信号処理回路。前記第2のスイッチと電気的に接続し、前記A/D変換部から出力された前記第1のデジタル信号のエンコードを行ってエンコード信号を生成するエンコーダと、前記エンコーダと電気的に接続し、前記電源端子を介して入力する前記第1の電圧に基づいて前記エンコーダから出力された前記エンコード信号に基づいた情報を格納するメモリと、を備えた請求項2に記載の信号処理回路。前記スイッチ制御部により制御され、前記処理部および前記メモリに電気的に接続する第5のスイッチを備え、前記処理部は、前記メモリに格納された前記情報を前記第5のスイッチを介して取得し、取得した前記情報に基づいて前記A/D変換部から出力された前記第1のデジタル信号に処理を施す請求項3に記載の信号処理回路。前記メモリは、前記出力端子、前記第4のスイッチ、前記A/D変換部、前記第2のスイッチおよび前記エンコーダを介して前記情報を取得する請求項4に記載の信号処理回路。前記第3のスイッチおよび前記メモリと電気的に接続し、前記メモリから出力された前記情報にデコードを行ってデコード信号を生成するデコーダを備えた請求項5に記載の信号処理回路。前記電源端子を介して入力する前記第1の電圧から第2の電圧を生成するレギュレータを備え、前記スイッチ制御部は、前記第1の電圧および前記第2の電圧を比較する比較部と、前記比較部の比較結果に基づいて経路を判定し、前記第1のスイッチ乃至前記第5のスイッチを制御して前記経路を形成する判定部と、を有する請求項6に記載の信号処理回路。前記スイッチ制御部は、前記生成部、前記第1のスイッチ、前記A/D変換部、前記第2のスイッチ、前記処理部、前記第3のスイッチ、前記D/A変換部、前記第4のスイッチおよび前記出力端子を経由する第1の経路と、前記出力端子、前記第4のスイッチ、前記A/D変換部、前記第2のスイッチ、前記エンコーダおよび前記メモリを経由する第2の経路と、前記メモリ、前記デコーダ、前記第3のスイッチ、前記D/A変換部、前記第4のスイッチおよび前記出力端子を経由する第3の経路と、のいずれか1つを前記比較結果に基づいて判定する請求項7に記載の信号処理回路。しかし、従来のシステムによると、SPI方式のシリアル通信を行うため、シリアルEEPROMインターフェイス内に、上記のような構成が必要になり、回路面積が大きくなるという問題があった。従って、本発明の目的は、占有面積を低減することができる信号処理回路を提供することにある。本発明の一態様は、第1のアナログ信号を生成する生成部と、生成部から出力された第1のアナログ信号を第1のデジタル信号に変換するA/D変換部と、A/D変換部から出力された第1のデジタル信号に処理を施す処理部と、処理部により処理が施された第2のデジタル信号を第2のアナログ信号に変換して出力端子を介して出力するD/A変換部と、を備えた信号処理回路を提供する。本発明によれば、占有面積を低減することができる。[実施の形態の要約]実施の形態に係る信号処理回路は、第1のアナログ信号を生成する生成部と、生成部から出力された第1のアナログ信号を第1のデジタル信号に変換するA/D変換部と、A/D変換部から出力された第1のデジタル信号に処理を施す処理部と、処理部により処理が施された第2のデジタル信号を第2のアナログ信号に変換して出力端子を介して出力するD/A変換部と、を備える。実施の形態信号処理回路1の構成図1は、実施の形態に係る信号処理回路のブロック図である。図2は、実施の形態に係るモード切替部の構成を示す概略図である。図3aは、実施の形態に係るモード切替部に入力する第1の電圧と第1のコンパレータおよび第2のコンパレータが出力する信号の関係を示す表であり、bは、信号処理回路に入力する信号と信号処理回路から出力される信号の関係を示す図であり、cは、電圧とデジタル値の対応表である。図1のモード切替部19に接続する矢印a~矢印eは、モード切替部19が、第1のスイッチ12、第2のスイッチ14、第3のスイッチ16、第4のスイッチ18および第5のスイッチ23以下、第1のスイッチ12~第5のスイッチ23と記載するとそれぞれ電気的に接続していることを示している。図3bは、横軸が入力信号V、縦軸が出力信号Vである。また、図3bに示す実線は、補正後の入力信号と出力信号との関係を示し、点線は、補正前の入力信号と出力信号との関係を示している。この信号処理回路1は、1つのチップに集積され、シリアル通信に必要な高度な通信プロトコルを用いることなく、メモリ22に情報の書き込み処理を行うように概略構成されている。以下に、信号処理回路1の具体的な構成を説明する。信号処理回路1は、図1に示すように、主に、第1のアナログ信号を生成する生成部としてのセンサ10と、センサ10から出力された第1のアナログ信号を第1のデジタル信号に変換するA/D変換部13と、A/D変換部13から出力された第1のデジタル信号に処理を施す処理部15と、処理部15により処理が施された第2のデジタル信号を第2のアナログ信号に変換して出力端子26を介して出力するD/A変換部17と、を備えて概略構成されている。また、信号処理回路1は、図1に示すように、センサ10およびA/D変換部13に電気的に接続した第1のスイッチ12と、A/D変換部13および処理部15に電気的に接続した第2のスイッチ14と、処理部15およびD/A変換部17に電気的に接続した第3のスイッチ16と、D/A変換部17および出力端子26に電気的に接続した第4のスイッチ18と、を備えている。また、信号処理回路1は、図1に示すように、処理部15およびメモリ22に電気的に接続する第5のスイッチ23と、電源端子としてのVcc端子25を介して入力する第1の電圧に基づいて第1のスイッチ12~第5のスイッチ23を制御するスイッチ制御部としてのモード切替部19と、を備えている。この第1のスイッチ12~第5のスイッチ23は、例えば、モード切替部19から出力されるスイッチ制御信号の入力により、他の要素と接続状態となるものとする。また、信号処理回路1は、第2のスイッチ14と電気的に接続し、A/D変換部13から出力されたデジタル信号のエンコードを行ってエンコード信号を生成するエンコーダ21と、エンコーダ21と電気的に接続し、Vcc端子25を介して入力する第1の電圧に基づいてエンコーダ21から出力されたエンコード信号に基づいた情報としての補正データ220を格納するメモリ22と、を備えている。また、信号処理回路1は、第3のスイッチ16およびメモリ22と電気的に接続し、メモリ22から出力された補正データ220にデコードを行ってデコード信号を生成するデコーダ24を備えている。さらに、信号処理回路1は、図1に示すように、Vcc端子25と電気的に接続するレギュレータ20と、クロック源27と、GND接地に接続されたGND端子28と、を備えている。センサ10は、例えば、検出対象物の位置または温度等の状態の変化に応じてアナログ信号を生成するものである。本実施の形態に係るセンサ10は、例えば、検出対象物に設けられた磁界発生部材例えば、永久磁石の移動に基づいてアナログ信号を生成する磁気センサである。なお、アナログ信号を生成する生成部としては、例えば、MEMSMicroElectroMechanicalSystems等の微小な機械要素、またはアンテナ等の外部の電界に反応してアナログ信号を出力する装置であっても良い。アナログ処理部11は、例えば、センサ10から出力されたアナログ信号の増幅、アナログ信号に含まれるノイズの除去、アナログ信号の形を整える波形成形処理等の処理を行う。このアナログ処理部11は、センサ10と第1のスイッチ12とに電気的に接続されている。A/D変換部13は、例えば、クロック源27から供給されるクロック信号に同期して、入力するアナログ信号をデジタル信号に変換するように構成されている。具体的には、A/D変換部13は、例えば、3Vの電圧を有するアナログ信号が入力するとき、図3cに示すように、この信号を110のデジタル信号に変換する。本実施の形態に係る電圧とデジタル値との関係は、一例として、図3cの対応表に示すように、電圧0Vが000、電圧0.5Vが001、電圧1.0Vが010、電圧1.5Vが011、電圧2.0Vが100、電圧2.5Vが101、電圧3.0Vが110、電圧3.5Vが111、である。本実施の形態に係る処理部15は、例えば、A/D変換部13から出力されたデジタル信号を補正する補正処理を行うように構成されている。具体的には、処理部15は、例えば、A/D変換部13から出力された110のデジタル信号をメモリ22に格納された補正データ220に基づいて111のデジタル信号に補正するように構成されている。この補正処理は、例えば、補正データ220に基づくオフセット処理およびゲイン処理からなる。オフセット処理は、例えば、処理部15に入力したデジタル信号の変換前の電圧から予め定められた電圧分、上昇または下降させる処理である。本実施の形態に係るオフセット処理は、一例として、入力するデジタル信号がアナログ信号に変換された際、変換前の電圧から0.5V上昇させるような補正を行う。このオフセット処理は、例えば、信号処理回路1に入力する入力信号の中心値のずれを補正した出力信号を生成する処理である。ゲイン処理は、例えば、処理部15に入力したデジタル信号の変換前の電圧を予め定められた定数倍、上昇または下降させる処理である。本実施の形態に係るゲイン処理は、一例として、入力するデジタル信号がアナログ信号に変換された際、変換前の電圧を1倍するような補正を行う。このゲイン処理は、例えば、信号処理回路1に入力する入力信号の増幅倍率のずれを補正して出力信号を生成する処理である。上記に示すゲイン処理およびオフセット処理は、連続して行われ、この2つの処理により生成されたデジタル信号が処理部15から出力される。D/A変換部17は、例えば、クロック源27から供給されるクロック信号に同期して、入力するデジタル信号をアナログ信号に変換するように構成されている。具体的には、D/A変換部17は、例えば、処理部15から111のデジタル信号が出力されたとき、図3cの対応表に示すように、この信号を3.5Vのアナログ信号に変換する。レギュレータ20は、例えば、電源3からVcc端子25を介して供給された第1の電圧を用いて、信号処理回路1が動作するために必要な第2の電圧を生成して供給するように構成されている。なお、第1の電圧は、一例として、0V以上24V以下の範囲で供給される。また、第2の電圧は、一例として、5Vである。エンコーダ21は、例えば、供給されるクロック信号に同期して、A/D変換部13により変換されたデジタル信号から、メモリ22に格納できる形式を有するエンコード信号を生成するように構成されている。メモリ22は、例えば、電源3およびVcc端子25を介して入力する第1の電圧に基づいて補正データ220を読み出したり、格納したりするように構成されている。具体的には、メモリ22は、予め定められた第1のしきい値例えば、0V以上20V未満の電圧が印加されるとき、補正データ220を読出すように構成されている。つまり、メモリ22は、例えば、第1の経路および第2の経路において、補正データ220を出力するように構成されている。また、メモリ22は、予め定められた第2のしきい値例えば、20V以上の電圧が印加されるとき、補正データ220を格納するように構成されている。デコーダ24は、例えば、クロック源27から供給されるクロック信号に同期して、メモリ22から取得した補正データ220をデコードしてデコード信号を生成するように構成されている。このデコード信号は、例えば、デジタル信号であり、D/A変換部17によりアナログ信号に変換される。クロック源27は、例えば、信号処理回路1が動作するために必要なクロック信号を供給するように構成されている。モード切替部19の構成モード切替部19は、例えば、第1のスイッチ12~第5のスイッチ23を制御するスイッチ制御信号を出力する。このモード切替部19は、例えば、電源3から供給される第1の電圧と、レギュレータ20から供給される第2の電圧に基づいてモード経路を切り替えるものである。このモード切替部19は、図2に示すように、電源3から供給される第1の電圧、およびレギュレータ20から供給される第2の電圧、を比較する比較部19aと、比較部19aの比較結果に基づいて経路を判定し、第1のスイッチ12~第5のスイッチ23を制御して経路を形成する判定部としてのモード判定部19bと、を備えて概略構成されている。比較部19aは、図2に示すように、第1のコンパレータ190と、第2のコンパレータ191と、第1の抵抗192a~第7の抵抗192gと、を備えて概略構成されている。第1の抵抗192aは、一方端がレギュレータ20と電気的に接続され、他方端が第2の抵抗192bと電気的に接続されている。また、第2の抵抗192bは、第1の抵抗192a側とは反対側の端部が接地されている。この第1の抵抗192aと第2の抵抗192bとの分圧は、第1のコンパレータ190の非反転入力端子端子に入力する。第3の抵抗192cは、一方端が電源3と電気的に接続され、他方端が第4の抵抗192dと電気的に接続されている。また、第4の抵抗192dは、第3の抵抗192c側とは反対側の端部に第5の抵抗192eが電気的に接続されている。第5の抵抗192eは、第4の抵抗192d側とは反対側の端部が接地されている。この第3の抵抗192cと第4の抵抗192dとの分圧は、第1のコンパレータ190の反転入力端子-端子に入力する。第6の抵抗192fは、一方端がレギュレータ20と電気的に接続され、他方端が第7の抵抗192gと電気的に接続されている。また、第7の抵抗192gは、第6の抵抗192f側とは反対側の端部が接地されている。この第6の抵抗192fと第7の抵抗192gとの分圧は、第2のコンパレータ191の非反転入力端子端子に入力する。また、第4の抵抗192dと第5の抵抗192eとの分圧は、第2のコンパレータ191の反転入力端子-端子に入力する。第1の抵抗192aは、一例として、2.0kΩである。第2の抵抗192bは、一例として、3.0kΩである。第3の抵抗192cは、一例として、17.0kΩである。第4の抵抗192dは、一例として、1.0kΩである。第5の抵抗192eは、一例として、2.0kΩである。第6の抵抗192fは、一例として、3.4kΩである。第7の抵抗192gは、一例として、1.6kΩである。電源3から供給される第1の電圧が0V以上16V未満であるとき、一例として、図3aに示すように、第1のコンパレータ190はLoを出力し、第2のコンパレータ191はLoを出力する。また、電源3から供給される第1の電圧が16V以上20V未満であるとき、一例として、図3aに示すように、第1のコンパレータ190はHiを出力し、第2のコンパレータ191はLoを出力する。また、電源3から供給される第1の電圧が20V以上であるとき、一例として、図3aに示すように、第1のコンパレータ190はHiを出力し、第2のコンパレータ191はHiを出力する。モード判定部19bは、例えば、図3aに示すように、第1のコンパレータ190および第2のコンパレータ191の出力がLo、Loであるとき、第1の経路で信号を流すと判定する。また、モード判定部19bは、例えば、図3aに示すように、第1のコンパレータ190および第2のコンパレータ191の出力がHi、Loであるとき、第2の経路で信号を流すと判定する。また、モード判定部19bは、例えば、図3aに示すように、第1のコンパレータ190および第2のコンパレータ191の出力がHi、Hiであるとき、第3の経路で信号を流すと判定する。なお、図1では、例えば、第1の経路は、ブロックに接続しない1つの線を有する矢印として示され、第2の経路は、2つの線を有する矢印として示され、第3の経路は、3つの線を有する矢印として示されている。第1の経路は、例えば、図1に示すように、センサ10から出力されたアナログ信号が、アナログ処理部11、第1のスイッチ12、A/D変換部13、第2のスイッチ14、処理部15、第3のスイッチ16、D/A変換部17、第4のスイッチ18および出力端子26により形成される経路である。また、第1の経路では、処理部15において、メモリ22に格納される補正データ220を用いて補正処理を行うため、第5のスイッチ23が処理部15とメモリ22とに電気的に接続する。従って、第1の経路は、センサ10から出力されたアナログ信号を、信号処理回路1に予め定められた処理を行って出力する経路である。第2の経路は、例えば、図1に示すように、メモリ22、デコーダ24、第3のスイッチ16、D/A変換部17、第4のスイッチ18および出力端子26により形成される経路である。従って、第2の経路は、メモリ22に格納された補正データ220を出力する経路である。第3の経路は、例えば、図1に示すように、出力端子26、第4のスイッチ18、A/D変換部13、第2のスイッチ14、エンコーダ21およびメモリ22により形成される経路である。従って、第3の経路は、出力端子26を介して入力した補正データ220をメモリ22に格納する経路である。電源3は、Vcc端子25を介して信号処理回路1に第1の電圧を供給している。なお、電源3は、例えば、信号処理回路1の経路を選択する装置により、出力する第1の電圧の電圧値が制御されている。以下に、本実施の形態に係る信号処理回路1の動作について、まず、第1の経路から説明する。実施の形態の動作第1の経路について信号処理回路1のモード切替部19の比較部19aは、Vcc端子25を介して第1の経路を指定する第1の電圧0V以上16V未満が入力すると、第1のコンパレータ190および第2のコンパレータ191からLo、Loの組み合わせの信号をモード判定部19bに出力する。次に、モード判定部19bは、このLo、Loの組み合わせの信号に基づいて第1のスイッチ12~第5のスイッチ23を制御するスイッチ制御信号を出力する。この制御により、処理部15は、A/D変換部13、D/A変換部17およびメモリ22に電気的に接続される。また、アナログ処理部11は、センサ10から出力されたアナログ信号に、上述の処理を行い、第1のスイッチ12を介してA/D変換部13に、処理を行ったアナログ信号を出力する。次に、A/D変換部13は、入力したアナログ信号をデジタル信号に変換する。次に、処理部15は、第5のスイッチ23を介してメモリ22から補正データ220を取得し、この補正データ220に基づいて第2のスイッチ14を介して入力したデジタル信号の補正処理を行う。次に、D/A変換部17は、第3のスイッチ16を介して入力した、補正処理が施されたデジタル信号をアナログ信号に変換し、第5のスイッチ23および出力端子26を介して出力する。この補正処理により、例えば、図2aの点線で示す直線が、図2aに実線で示す直線へと補正され、所望の入出力の関係を得ることができる。第2の経路について信号処理回路1のモード切替部19の比較部19aは、Vcc端子25を介して第2の経路を指定する第1の電圧16V以上20V未満が入力すると、第1のコンパレータ190および第2のコンパレータ191からHi、Loの組み合わせの信号をモード判定部19bに出力する。次に、モード判定部19bは、このHi、Loの組み合わせの信号に基づいて第3のスイッチ16および第4のスイッチ18を制御するスイッチ制御信号を出力する。次に、メモリ22は、入力する第1の電圧16V以上20V未満に基づいて補正データ220をデコーダ24に出力する。次に、デコーダ24は、メモリ22から出力された補正データ220をデコードしてデコード信号を生成し、第3のスイッチ16を介してD/A変換部17に出力する。次に、D/A変換部17は、デコード信号をアナログ信号に変換し、第4のスイッチ18および出力端子26を介して出力する。続いて、この信号処理回路1に接続された電子機器図示せずは、出力されたアナログ信号に基づいてメモリ22に格納された補正データ220のチェックを行う。第3の経路について信号処理回路1のモード切替部19の比較部19aは、Vcc端子25を介して第3の経路を指定する第1の電圧20V以上が入力すると、第1のコンパレータ190および第2のコンパレータ191からHi、Hiの組み合わせの信号をモード判定部19bに出力する。次に、モード判定部19bは、このHi、Hiの組み合わせの信号に基づいて第2のスイッチ14および第4のスイッチ18を制御するスイッチ制御信号を出力する。次に、A/D変換部13は、出力端子26および第4のスイッチ18を介して入力するアナログ信号をデジタル信号に変換する。次に、エンコーダ21は、第2のスイッチ14を介して入力するデジタル信号をエンコードしてエンコード信号を生成する。次に、メモリ22は、入力する第1の電圧20V以上に基づいてエンコード信号を補正データ220として格納する。実施の形態の効果本実施の形態に係る信号処理回路1によれば、エンコーダおよびデコーダと比べて回路規模が大きくなるシリアル通信を用いてメモリに書き込み処理を行う場合と比べて、回路規模が小さくなるので、チップ上における占有面積が小さくなる。また、本実施の形態に係る信号処理回路1によれば、メモリとシリアル通信を行うことなく書き込み処理を行うことができるので、シリアル通信を用いて書き込み処理を行う場合と比べて、信号処理回路1で行う処理の時間を短縮することができる。さらに、本実施の形態に係る信号処理回路1によれば、補正処理の対象となる信号を生成する生成部としてのセンサ10を回路内に備えているので、外部から信号が入力する場合と比べて、チップ内から外に向けて設けられるピンの数が減ることで集積化が可能となり、占有面積がさらに小さくなる。以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、一例に過ぎず、特許請求の範囲に係る発明を限定するものではない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、本発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更等を行うことができる。また、これら実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない。さらに、これら実施の形態は、発明の範囲及び要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。