演算回路と、前記演算回路からのデータを記憶する記憶装置とを有し、前記記憶装置は複数の記憶素子を有し、前記記憶素子は、互いに、他の出力端子が自らの入力端子に接続されることで、前記データの保持を行う一対の位相反転素子と、容量素子と、チャネル形成領域に酸化物半導体を含み、前記容量素子への前記データの書き込みを制御するトランジスタと、を有する信号処理回路。演算回路と、前記演算回路からのデータを記憶する複数の記憶装置とを有し、前記複数の記憶装置は、複数の記憶素子と、前記複数の記憶素子への電源電圧の供給を制御するスイッチング素子とをそれぞれ有し、前記記憶素子は、互いに、他の出力端子が自らの入力端子に接続されることで、前記データの保持を行う一対の位相反転素子と、容量素子と、チャネル形成領域に酸化物半導体を含み、前記容量素子への前記データの書き込みを制御するトランジスタと、を有する信号処理回路。複数の演算回路と、前記複数の演算回路からのデータを記憶する複数の記憶装置とを有し、前記複数の演算回路は、演算を行う論理回路と、前記論理回路への電源電圧の供給を制御する第1のスイッチング素子とをそれぞれ有し、前記複数の記憶装置は、複数の記憶素子と、前記複数の記憶素子への電源電圧の供給を制御する第2のスイッチング素子とをそれぞれ有し、前記記憶素子は、互いに、他の出力端子が自らの入力端子に接続されることで、前記データの保持を行う一対の位相反転素子と、容量素子と、チャネル形成領域に酸化物半導体を含み、前記容量素子への前記データの書き込みを制御するトランジスタと、を有する信号処理回路。請求項1乃至請求項3のいずれか1項において、前記トランジスタのオフ電流密度は、100zA/μm以下である信号処理回路。請求項1乃至請求項4のいずれか1項において、前記位相反転素子は、インバータまたはクロックドインバータである信号処理回路。請求項1乃至請求項5のいずれか1項において、前記酸化物半導体は、In-Ga-Zn-O系の酸化物半導体である信号処理回路。請求項1乃至請求項6のいずれか1項において、前記チャネル形成領域の水素濃度は、5×1019/cm3以下である信号処理回路。請求項1乃至請求項7のいずれか1項において、CPU、DSP、またはマイクロコントローラを含むLSIである信号処理回路。演算回路から送られたデータを記憶装置において記憶した後、前記演算回路及び前記記憶装置への電源電圧の供給を停止し、前記記憶装置は複数の記憶素子を有し、前記記憶素子は、互いに、他の出力端子が自らの入力端子に接続されることで、前記データの保持を行う一対の位相反転素子と、容量素子と、チャネル形成領域に酸化物半導体を含み、前記容量素子への前記データの書き込みを制御するトランジスタと、を有する信号処理回路の駆動方法。複数の演算回路の一つから送られたデータを記憶装置において記憶した後、前記複数の演算回路の一つ及び前記記憶装置への電源電圧の供給を停止し、前記記憶装置は複数の記憶素子を有し、前記記憶素子は、互いに、他の出力端子が自らの入力端子に接続されることで、前記データの保持を行う一対の位相反転素子と、容量素子と、チャネル形成領域に酸化物半導体を含み、前記容量素子への前記データの書き込みを制御するトランジスタと、を有する信号処理回路の駆動方法。ところで、中央演算処理装置CPU:CentralProcessingUnitなどの信号処理回路は、その用途によって多種多様な構成を有しているが、一般的に、データやプログラムを記憶するためのメインメモリの他に、レジスタ、キャッシュメモリなど、各種の半導体記憶装置以下、単に記憶装置とするが設けられている。レジスタは、演算処理やプログラムの実行状態の保持などのために一時的にデータを保持する役割を担っている。また、キャッシュメモリは、演算装置とメインメモリの間に介在し、低速なメインメモリへのアクセスを減らして演算処理を高速化させることを目的として、CPUに設けられている。レジスタやキャッシュメモリなどの記憶装置は、メインメモリよりも高速でデータの書き込みを行う必要がある。よって、通常は、レジスタとしてフリップフロップが、キャッシュメモリとしてSRAMなどが用いられる。図16Aに、レジスタを構成する、インバータを用いた記憶素子の一つを例示する。図16Aに示すレジスタ1300は、インバータ1301、インバータ1302、スイッチング素子1303、スイッチング素子1304を有する。そして、インバータ1301の入力端子への信号INの入力は、スイッチング素子1303により制御されている。インバータ1301の出力端子の電位は、信号OUTとして、後段の回路に与えられる。また、インバータ1301の出力端子はインバータ1302の入力端子に接続されており、インバータ1302の出力端子は、スイッチング素子1304を介してインバータ1301の入力端子に接続されている。スイッチング素子1303を介して入力された信号INの電位は、スイッチング素子1303がオフ、スイッチング素子1304がオンになることで、レジスタ1300内で保持される。図16Aに示したレジスタ1300の、より具体的な回路構成を、図16Bに示す。図16Bに示すレジスタ1300は、インバータ1301、インバータ1302、スイッチング素子1303、スイッチング素子1304を有しており、これら回路素子の接続構成は図16Aと同じである。インバータ1301は、ゲート電極が互いに接続されたpチャネル型トランジスタ1310と、nチャネル型トランジスタ1311とを有している。そして、ハイレベルの電源電位VDDが与えられているノードと、ローレベルの電源電位VSSが与えられているノード間において、pチャネル型トランジスタ1310と、nチャネル型トランジスタ1311とは、直列に接続されている。また、同様に、インバータ1302は、ゲート電極が互いに接続されたpチャネル型トランジスタ1312と、nチャネル型トランジスタ1313とを有している。そして、ハイレベルの電源電位VDDが与えられているノードと、ローレベルの電源電位VSSが与えられているノード間において、pチャネル型トランジスタ1312と、nチャネル型トランジスタ1313とは、直列に接続されている。図16Bに示すインバータ1301は、pチャネル型トランジスタ1310のゲート電極と、nチャネル型トランジスタ1311のゲート電極に与えられる電位の高さに従って、一方がオフ、他方がオンとなるように動作する。よって、電源電位VDDが与えられているノードと、電源電位VSSが与えられているノードとの間の電流は、理想的には、0になるはずである。しかし、実際には、オフのはずのトランジスタに僅かなオフ電流が流れているため、上記ノード間の電流は、完全に0にはならない。インバータ1302についても同様の現象が生じるため、レジスタ1300には、データの書き込みが行われていない保持の状態でも、消費電力が発生する。例えば、トランジスタのサイズにもよるが、バルクのシリコンを用いて作製されたインバータの場合、室温下、ノード間の電圧が約3Vの状態にて、1pA程度のオフ電流が生じる。図16A、図16Bに示す記憶素子には、インバータ1301とインバータ1302の、2つのインバータが設けられているので、2pA程度のオフ電流が生じる。そして、記憶素子数が約107個程度であるレジスタの場合、オフ電流はレジスタ全体で20μAとなる。そして、レジスタが設けられたICチップの温度が上昇すれば、消費電力はさらに大きくなり、レジスタだけでオフ電流が数mAに達する。また、SRAMも上記レジスタと同様に、インバータを用いた構成を有しており、トランジスタのオフ電流により電力が消費される。また、メインメモリには集積度の高いDRAMが主に用いられている。DRAMは、データを保持するための容量素子から時間の経過に伴って電荷が放出されるため、リフレッシュを行う必要があり、そのために電力が消費される。よって、SRAMを用いたキャッシュメモリ、DRAMを用いたメインメモリも、レジスタの場合と同様に、データの書き込みが行われていない保持の状態でも、消費電力が嵩んでしまう。そこで、消費電力を抑えるため、データの入出力が行われない期間において、記憶装置への電源電位の供給を一時的に停止するという一つの方法が提案されている。レジスタ、キャッシュメモリ、メインメモリには、電源電位の供給が途絶えるとデータを消失してしまう揮発性の記憶装置が用いられているため、その方法では、上記記憶装置の周辺に不揮発性の記憶装置を配置し、上記データをその不揮発性の記憶装置へ一時的に移している。しかし、これらの不揮発性の記憶装置は、主に磁気素子や強誘電体が用いられているため、作製工程が複雑である。また、CPUにおいて長時間の電源停止を行う際には、電源停止の前に、記憶装置内のデータをハードディスク、フラッシュメモリ等の外部記憶装置に移すことで、データの消失を防ぐこともできる。しかし、それらの外部記憶装置からデータをレジスタ、キャッシュメモリ、メインメモリに戻すのには時間を要する。よって、ハードディスク、フラッシュメモリ等の外部記憶装置によるデータのバックアップは、消費電力の低減を目的とした短時間の電源停止には適さない。上述の課題に鑑み、本発明は、複雑な作製工程を必要とせず、消費電力を抑えることができる信号処理回路、当該信号処理回路の駆動方法の提供を目的の一つとする。特に、短時間の電源停止により消費電力を抑えることができる信号処理回路、当該信号処理回路の駆動方法の提供を目的の一つとする。インバータまたはクロックドインバータなどの、入力された信号の位相を反転させて出力する論理素子以下、位相反転素子と呼ぶを用いた記憶素子内に、データを保持するための容量素子と、当該容量素子における電荷の蓄積及び放出を制御するスイッチング素子とを設ける。そして、上記スイッチング素子には、酸化物半導体をチャネル形成領域に含むトランジスタを用いる。そして、上記記憶素子を、信号処理回路が有する、レジスタ、キャッシュメモリ、メインメモリなどの記憶装置に用いる。さらに、信号処理回路は、上記記憶装置に加え、記憶装置とデータのやり取りを行う演算回路などの各種論理回路を有する。そして、記憶装置へ電源電圧の供給を停止すると共に、当該記憶装置とデータのやり取りを行う演算回路への、電源電圧の供給を停止するようにしても良い。そして、上記記憶装置は、複数の記憶素子への電源電圧の供給を制御するスイッチング素子を有していても良い。また、演算回路への電源電圧の供給を停止する場合には、演算回路は、演算を行う論理回路に加えて、前記論理回路への電源電圧の供給を制御するスイッチング素子を有していても良い。また、具体的に、記憶素子は、2つの位相反転素子と、容量素子と、当該容量素子における電荷の蓄積及び放出を制御するスイッチング素子とを少なくとも有する。記憶素子に入力されたデータを含む信号は、第1の位相反転素子の入力端子に与えられる。第1の位相反転素子の出力端子は、第2の位相反転素子の入力端子に接続されている。第2の位相反転素子の出力端子は、第1の位相反転素子の入力端子に接続されている。第1の位相反転素子の出力端子または第2の位相反転素子の入力端子の電位が、信号として後段の記憶素子、或いは他の回路に出力される。上記位相反転素子は、ゲート電極が互いに接続された少なくとも1つのpチャネル型トランジスタと、少なくとも1つのnチャネル型トランジスタとが、第1のノードと、第2のノードの間において、直列に接続された構成を有する。そして、容量素子は、記憶素子に入力された信号のデータを必要に応じて記憶できるように、上記スイッチング素子を介して、上記信号の電位が与えられるノードに接続されている。第1のノードと、第2のノードの間に電源電圧が与えられている状態において、第1の位相反転素子の入力端子にデータを含む信号が入力されると、第1の位相反転素子及び第2の位相反転素子によって、そのデータが保持される。第1のノードと第2のノード間への電源電圧の印加を停止する場合、電源電圧の印加を停止する前に、上記スイッチング素子をオンにして、信号のデータを容量素子に記憶させる。上記構成により、位相反転素子への電源電圧の印加を停止しても、記憶素子にデータを保持させることが可能である。そして、上記スイッチング素子に用いられるトランジスタのチャネル形成領域は、高純度化された酸化物半導体を含んでいるため、オフ電流が著しく低いという特性を有している。酸化物半導体は、微結晶シリコンまたは多結晶シリコンによって得られる高い移動度と、非晶質シリコンによって得られる均一な素子特性とを兼ね備えた、半導体特性を示す金属酸化物である。そして、電子供与体ドナーとなる水分または水素などの不純物が低減されて高純度化された酸化物半導体purifiedOSは、i型真性半導体又はi型に限りなく近い実質的にi型半導体である。具体的には、二次イオン質量分析法SIMS:SecondaryIonMassSpectrometryにより測定した、酸化物半導体に含まれる水素濃度の値が、5×1019/cm3以下、好ましくは5×1018/cm3以下、より好ましくは5×1017/cm3以下、さらに好ましくは1×1016/cm3以下となるように、酸化物半導体に含まれる水分または水素などの不純物を除去する。上記構成により、ホール効果測定により測定できる酸化物半導体膜のキャリア密度を、1×1014cm-3未満、好ましくは1×1012cm-3未満、さらに好ましくは測定限界以下の1×1011cm-3未満とすることができる。即ち、酸化物半導体膜のキャリア密度を、限りなくゼロに近づけることができる。また、バンドギャップは2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。よって、水分または水素などの不純物濃度が十分に低減されて高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。ここで、酸化物半導体膜中及び導電膜中の、水素濃度の分析について触れておく。酸化物半導体膜中及び導電膜中の水素濃度測定は、SIMSで行う。SIMSは、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をSIMSで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の極大値または極小値を、当該膜中の水素濃度として採用する。さらに、当該膜の存在する領域において、極大値を示す山型のピーク、極小値を示す谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。なお、スパッタ等で成膜された酸化物半導体膜中には、不純物である水分または水素が多量に含まれていることが判明している。水分または水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分または水素などの不純物を低減するために、酸化物半導体膜に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エアCRDSキャビティリングダウンレーザー分光法方式の露点計を用いて測定した場合の水分量が20ppm露点換算で-55°C以下、好ましくは1ppm以下、好ましくは10ppb以下の空気雰囲気下で加熱処理を行う。上記加熱処理は、500°C以上850°C以下若しくはガラス基板の歪点以下、好ましくは550°C以上750°C以下の温度範囲で行うのが望ましい。なお、この加熱処理は、用いる基板の耐熱温度を超えないものとする。水分または水素の加熱処理による脱離の効果については、TDSThermalDesorptionSpectrometry;昇温脱離ガス分析法により確認済みである。加熱処理は、炉での熱処理またはラピッドサーマルアニール法RTA法を用いる。RTA法は、ランプ光源を用いる方法と、加熱されたガス中に基板を移動させて短時間の熱処理を行う方法がある。RTA法を用いると熱処理に要する時間を0.1時間よりも短くすることもできる。具体的に、上述した加熱処理により高純度化された酸化物半導体膜を活性層として用いたトランジスタは、非常に低いオフ電流を示す。具体的には、例えば、チャネル幅Wが1×106μmでチャネル長Lが10μmの素子であっても、ソース電極とドレイン電極間の電圧ドレイン電圧が1Vから10Vの範囲における、オフ電流ゲート電極とソース電極間の電圧を0V以下としたときのドレイン電流を、半導体パラメータアナライザの測定限界以下、すなわち1×10-13A以下とすることができる。よって、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、100zA/μm以下である。さらに、保持容量の電荷を保持するためのスイッチング素子として、高純度化された酸化物半導体膜を有するゲート絶縁膜の厚さが100nmのトランジスタを用いて、保持容量の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定したところ、トランジスタのソース電極とドレイン電極間の電圧が3Vの場合に、10zA/μm乃至100zA/μmという、さらに低いオフ電流密度が得られることが分かった。したがって、本発明の一態様に係る記憶装置では、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流密度を、100zA/μm以下、好ましくは10zA/μm以下、更に好ましくは1zA/μm以下にすることができる。従って、高純度化された酸化物半導体膜を活性層として用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。また、高純度化された酸化物半導体を用いたトランジスタは、オフ電流の温度依存性がほとんど現れない。その要因のひとつは、酸化物半導体中で電子供与体ドナーとなる不純物を除去して、酸化物半導体が高純度化することによって、導電型が限りなく真性型に近づき、フェルミ準位が禁制帯の中央に位置することである。また、他の要因として、酸化物半導体のエネルギーギャップが3eV以上であり、熱励起キャリアが極めて少ないことが挙げられる。さらに、ソース電極及びドレイン電極が縮退した状態にあることも、温度依存性が現れない要因となっている。トランジスタの動作は、縮退したソース電極から酸化物半導体に注入されたキャリアによるものがほとんどであり、キャリア密度には温度依存性がないので、オフ電流の温度依存性がみられないと考えられる。上記構成を有するトランジスタを、容量素子に蓄積された電荷を保持するためのスイッチング素子として用いることで、容量素子からの電荷のリークを防ぐことができるため、電源電圧の印加がない場合でも、データを消失させずに保持することが可能となる。そして、容量素子においてデータを保持している期間は、位相反転素子への電源電圧の供給を行わなくても良いので、位相反転素子に用いられているトランジスタのオフ電流に起因する無駄な消費電力を削減することができ、記憶装置、延いては記憶装置を用いた信号処理回路全体の、消費電力を低く抑えることが可能となる。なお、位相反転素子に用いられるトランジスタには、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体を用いることができる。また、上記トランジスタには、薄膜の半導体膜を用いても良いし、バルクの半導体基板を用いても良い。酸化物半導体膜を用いたpチャネル型トランジスタを作製することが可能であれば、記憶素子内の全てのトランジスタの活性層に酸化物半導体膜を用い、プロセスを簡略化することもできる。また、本発明の一態様では、記憶素子への電源電圧の供給を、酸化物半導体をチャネル形成領域に含むトランジスタを用いて制御しても良い。上述したように、酸化物半導体をチャネル形成領域に含むトランジスタは、3.0eV~3.5eVという、シリコンの約3倍程度の大きなバンドギャップを有している。よって、酸化物半導体をチャネル形成領域に含むトランジスタは高耐圧性を有するため、記憶素子への電源電圧の供給を上記トランジスタで制御することで、信号処理回路の信頼性を高めることができる。なお、酸化物半導体は、四元系金属酸化物であるIn-Sn-Ga-Zn-O系酸化物半導体や、三元系金属酸化物であるIn-Ga-Zn-O系酸化物半導体、In-Sn-Zn-O系酸化物半導体、In-Al-Zn-O系酸化物半導体、Sn-Ga-Zn-O系酸化物半導体、Al-Ga-Zn-O系酸化物半導体、Sn-Al-Zn-O系酸化物半導体や、二元系金属酸化物であるIn-Zn-O系酸化物半導体、Sn-Zn-O系酸化物半導体、Al-Zn-O系酸化物半導体、Zn-Mg-O系酸化物半導体、Sn-Mg-O系酸化物半導体、In-Mg-O系酸化物半導体、In-Ga-O系酸化物半導体や、In-O系酸化物半導体、Sn-O系酸化物半導体、Zn-O系酸化物半導体などを用いることができる。なお、本明細書においては、例えば、In-Sn-Ga-Zn-O系酸化物半導体とは、インジウムIn、錫Sn、ガリウムGa、亜鉛Znを有する金属酸化物、という意味であり、その化学量論的組成比は特に問わない。また、上記酸化物半導体は、珪素を含んでいてもよい。或いは、酸化物半導体は、化学式InMO3ZnOmm>0で表記することができる。ここで、Mは、Ga、Al、Mn及びCoから選ばれた一又は複数の金属元素を示す。上記構成を有する記憶素子を、信号処理回路が有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源停止による記憶装置内のデータの消失を防ぐことができる。よって、信号処理回路全体、もしくは信号処理回路を構成する一または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる信号処理回路、消費電力を抑えることができる当該信号処理回路の駆動方法を提供することができる。以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、マイクロプロセッサ、画像処理回路、DSPDigitalSignalProcessor、マイクロコントローラを含むLSILargeScaleIntegratedCircuitなどの集積回路が、本発明の信号処理回路の範疇に含まれる。実施の形態1本発明の一態様に係る記憶装置は、1ビットのデータを記憶することができる記憶素子を、単数または複数有する。図1Aに、本発明の記憶装置が有する記憶素子の、回路図の一例を示す。図1Aに示す記憶素子100は、入力された信号の位相を反転させて出力する第1の位相反転素子101及び第2の位相反転素子102と、スイッチング素子103と、スイッチング素子104と、容量素子105と、容量用スイッチング素子106とを、少なくとも有する。記憶素子100に入力されたデータを含む信号INは、スイッチング素子103を介して第1の位相反転素子101の入力端子に与えられる。第1の位相反転素子101の出力端子は、第2の位相反転素子102の入力端子に接続されている。第2の位相反転素子102の出力端子は、スイッチング素子104を介して、第1の位相反転素子101の入力端子に接続されている。第1の位相反転素子101の出力端子または第2の位相反転素子102の入力端子の電位が、信号OUTとして後段の記憶素子、或いは他の回路に出力される。なお、図1Aでは、第1の位相反転素子101及び第2の位相反転素子102としてインバータを用いる例を示しているが、第1の位相反転素子101または第2の位相反転素子102として、インバータの他に、クロックドインバータを用いることもできる。容量素子105は、記憶素子100に入力された信号INのデータを必要に応じて記憶できるように、スイッチング素子103及び容量用スイッチング素子106を介して、記憶素子100の入力端子、すなわち信号INの電位が与えられるノードに接続されている。具体的に、容量素子105は、一対の電極間に誘電体を有するコンデンサであり、その一方の電極は、容量用スイッチング素子106を介して第1の位相反転素子101の入力端子に接続され、他方の電極は、ローレベルの電源電位VSS、グラウンドなどの固定電位が与えられているノードに接続されている。また、容量用スイッチング素子106には、高純度化された酸化物半導体をチャネル形成領域に有するトランジスタを用いている。なお、記憶素子100は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子を、さらに有していても良い。次いで、図1Aで示した記憶素子の、より具体的な回路図の一例を、図2に示す。図2に示す記憶素子100は、第1の位相反転素子101と、第2の位相反転素子102と、スイッチング素子103と、スイッチング素子104と、容量素子105と、容量用スイッチング素子106とを有しており、これら回路素子の接続構成は図1Aと同じである。そして、図2において第1の位相反転素子101は、ゲート電極が互いに接続されたpチャネル型トランジスタ107と、nチャネル型トランジスタ108とが、ハイレベルの電源電位VDDが与えられる第1のノードと、ローレベルの電源電位VSSが与えられる第2のノードの間において、直列に接続された構成を有する。具体的には、pチャネル型トランジスタ107のソース電極が、電源電位VDDの与えられる第1のノードに接続され、nチャネル型トランジスタ108のソース電極が、電源電位VSSの与えられる第2のノードに接続される。また、pチャネル型トランジスタ107のドレイン電極と、nチャネル型トランジスタ108のドレイン電極とが接続されており、上記2つのドレイン電極の電位は、第1の位相反転素子101の出力端子の電位とみなすことができる。また、pチャネル型トランジスタ107のゲート電極、及びnチャネル型トランジスタ108のゲート電極の電位は、第1の位相反転素子101の入力端子の電位とみなすことができる。また、図2において第2の位相反転素子102は、ゲート電極が互いに接続されたpチャネル型トランジスタ109と、nチャネル型トランジスタ110とが、ハイレベルの電源電位VDDが与えられる第1のノードと、ローレベルの電源電位VSSが与えられる第2のノードの間において、直列に接続された構成を有する。具体的には、pチャネル型トランジスタ109のソース電極が、電源電位VDDの与えられる第1のノードに接続され、nチャネル型トランジスタ110のソース電極が、電源電位VSSの与えられる第2のノードに接続される。また、pチャネル型トランジスタ109のドレイン電極と、nチャネル型トランジスタ110のドレイン電極とが接続されており、上記2つのドレイン電極の電位は、第2の位相反転素子102の出力端子の電位とみなすことができる。また、pチャネル型トランジスタ109のゲート電極、及びnチャネル型トランジスタ110のゲート電極の電位は、第2の位相反転素子102の入力端子の電位とみなすことができる。また、図2では、スイッチング素子103としてトランジスタを用いている場合を例示しており、該トランジスタは、そのゲート電極に与えられる信号Sig1によりスイッチングが制御される。また、スイッチング素子104としてトランジスタを用いている場合を例示しており、該トランジスタは、そのゲート電極に与えられる信号Sig2によりスイッチングが制御される。なお、図2では、スイッチング素子103と、スイッチング素子104が、それぞれトランジスタを一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、スイッチング素子103またはスイッチング素子104が、トランジスタを複数有していても良い。スイッチング素子103またはスイッチング素子104が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。また、図2では、容量用スイッチング素子106として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号Sig3によりスイッチングが制御される。容量用スイッチング素子106に用いるトランジスタは、高純度化された酸化物半導体をチャネル形成領域に有するため、そのオフ電流は、上述したとおり著しく低い。そして、図2では、容量用スイッチング素子106がトランジスタを一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、容量用スイッチング素子106が、トランジスタを複数有していても良い。容量用スイッチング素子106が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。なお、本明細書において、トランジスタが直列に接続されている状態とは、第1のトランジスタのソース電極とドレイン電極のいずれか一方のみが、第2のトランジスタのソース電極とドレイン電極のいずれか一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第1のトランジスタのソース電極とドレイン電極のいずれか一方が、第2のトランジスタのソース電極とドレイン電極のいずれか一方に接続され、第1のトランジスタのソース電極とドレイン電極の他方が第2のトランジスタのソース電極とドレイン電極の他方に接続されている状態を意味する。また、本発明の一態様では、少なくとも、容量用スイッチング素子106においてスイッチング素子として用いられるトランジスタが、高純度化された酸化物半導体をチャネル形成領域に有していれば良い。よって、第1の位相反転素子101、第2の位相反転素子102、スイッチング素子103、またはスイッチング素子104に用いられるトランジスタは、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体を用いることができる。また、上記トランジスタは、薄膜の半導体膜を用いていても良いし、バルクの半導体基板を用いていても良い。酸化物半導体膜を用いたpチャネル型トランジスタを作製することが可能であれば、記憶素子内の全てのトランジスタの活性層に酸化物半導体膜を用い、プロセスを簡略化することもできる。また、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。また、回路図上は独立している構成要素どうしが接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っているだけの場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。また、トランジスタが有するソース電極とドレイン電極は、トランジスタの極性及び各電極に与えられる電位の高低差によって、その呼び方が入れ替わる。一般的に、nチャネル型トランジスタでは、低い電位が与えられる電極がソース電極と呼ばれ、高い電位が与えられる電極がドレイン電極と呼ばれる。また、pチャネル型トランジスタでは、低い電位が与えられる電極がドレイン電極と呼ばれ、高い電位が与えられる電極がソース電極と呼ばれる。本明細書では、便宜上、ソース電極とドレイン電極とが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソース電極とドレイン電極の呼び方が入れ替わる。次いで、図1Aに示す記憶素子の動作の一例について説明する。まず、データの書き込み時において、スイッチング素子103はオン、スイッチング素子104はオフ、容量用スイッチング素子106はオフとする。そして、第1のノードに電源電位VDDを与え、第2のノードに電源電位VSSを与えることで、第1のノードと第2のノード間に電源電圧が印加される。記憶素子100に与えられる信号INの電位は、スイッチング素子103を介して第1の位相反転素子101の入力端子に与えられるので、第1の位相反転素子101の出力端子は、信号INの電位の位相が反転した電位になる。そして、スイッチング素子104をオンにし、第1の位相反転素子101の入力端子と第2の位相反転素子102の出力端子とを接続することで、第1の位相反転素子101及び第2の位相反転素子102にデータが書き込まれる。次いで、入力されたデータの保持を、第1の位相反転素子101及び第2の位相反転素子102によって行う場合、スイッチング素子104をオン、容量用スイッチング素子106をオフの状態にしたままで、スイッチング素子103をオフにする。スイッチング素子103をオフにすることで、入力されたデータは、第1の位相反転素子101及び第2の位相反転素子102によって保持される。このとき、第1のノードに電源電位VDDを与え、第2のノードに電源電位VSSを与えることで、第1のノードと第2のノード間に電源電圧が印加されている状態を維持する。そして、第1の位相反転素子101の出力端子の電位には、第1の位相反転素子101及び第2の位相反転素子102によって保持されているデータが反映されている。よって、上記電位を読み取ることで、データを記憶素子100から読み出すことができる。なお、データの保持時における消費電力を削減するために、入力されたデータの保持を、容量素子105において行う場合、まず、スイッチング素子103はオフ、スイッチング素子104はオン、容量用スイッチング素子106はオンとする。そして、容量用スイッチング素子106を介して、第1の位相反転素子101及び第2の位相反転素子102によって保持されているデータの値に見合った量の電荷が容量素子105に蓄積されることで、容量素子105へのデータの書き込みが行われる。容量素子105にデータが記憶された後、容量用スイッチング素子106をオフにすることで、容量素子105に記憶されたデータは保持される。容量用スイッチング素子106をオフにした後は、第1のノードと第2のノードとに、例えば電源電位VSSを与えて等電位とすることで、第1のノードと第2のノード間の電源電圧の印加を停止する。なお、容量素子105にデータが記憶された後は、スイッチング素子104をオフにしても良い。このように、入力されたデータの保持を容量素子105において行う場合は、第1のノードと第2のノード間に電源電圧を印加する必要がないので、第1の位相反転素子101が有するpチャネル型トランジスタ107及びnチャネル型トランジスタ108、或いは、第2の位相反転素子102が有するpチャネル型トランジスタ109及びnチャネル型トランジスタ110を介して、第1のノードと第2のノードの間に流れるオフ電流を限りなく0にすることができる。したがって、データの保持時における記憶素子のオフ電流に起因する消費電力を大幅に削減することができ、記憶装置、延いては記憶装置を用いた信号処理回路全体の、消費電力を低く抑えることが可能となる。また、容量用スイッチング素子106に用いられているトランジスタは、高純度化された酸化物半導体をチャネル形成領域に用いているので、そのオフ電流密度を、100zA/μm以下、好ましくは10zA/μm以下、更に好ましくは1zA/μm以下にすることができる。よって、高純度化された酸化物半導体膜を活性層として用いたトランジスタはオフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。その結果、上記トランジスタを用いた容量用スイッチング素子106がオフである時、容量素子105に蓄積された電荷は殆ど放電しないため、データは保持される。また、容量素子105に記憶されているデータを読み出す場合は、スイッチング素子103をオフとする。そして、再び、第1のノードに電源電位VDDを与え、第2のノードに電源電位VSSを与えることで、第1のノードと第2のノード間に電源電圧を印加する。そして、容量用スイッチング素子106をオンにすることで、データが反映された電位を有する信号OUTを、記憶素子100から読み出すことができる。次いで、図2に示した回路において、電源電位VDDの供給を停止しない場合のタイミングチャートの一例を図24に示す。信号Sig1がローレベルになり、信号Sig2はハイレベルになることによって、信号INが遮断され、帰還ループができ、状態が保持できる。信号Sig1が再びハイレベルになり、信号Sig2がローレベルになると、信号INが入り、第1の位相反転素子101を介して出力される。このとき、信号Sig3はローレベルとする。図25は、図2の回路の電源電位VDDの供給を停止する場合のタイミングチャートの一例である。信号Sig1がローレベルになり、信号Sig2はハイレベルになることによって、信号INが遮断され、帰還ループができ、状態が保持できる。この後、信号Sig3をハイレベルにすることによって容量素子105に記憶がなされる図25ではハイレベル。その後、電源電位VDDの供給が停止しても、容量素子105の電位は保持される。その後、電源電位VDDが供給され、信号Sig3が再度ハイレベルになると、容量素子105の電位が第1の位相反転素子101を介して出力される図25ではローレベル。また、図1Bに、上記記憶素子を記憶装置として用いた、本発明の一態様に係る信号処理回路の一例を示す。本発明の一態様に係る信号処理回路は、一または複数の演算装置と、一または複数の記憶装置とを少なくとも有する。具体的に、図1Bに示す信号処理回路150は、演算回路151、演算回路152、記憶装置153、記憶装置154、記憶装置155、制御装置156、電源制御回路157を有する。演算回路151、演算回路152は、単純な論理演算を行う論理回路をはじめ、加算器、乗算器、さらには各種演算装置などを含む。そして、記憶装置153は、演算回路151における演算処理の際に、データを一時的に保持するレジスタとして機能する。記憶装置154は、演算回路152における演算処理の際に、データを一時的に保持するレジスタとして機能する。また、記憶装置155はメインメモリとして用いることができ、制御装置156が実行するプログラムをデータとして記憶する、或いは演算回路151、演算回路152からのデータを記憶することができる。制御装置156は、信号処理回路150が有する演算回路151、演算回路152、記憶装置153、記憶装置154、記憶装置155の動作を統括的に制御する回路である。なお、図1Bでは、制御装置156が信号処理回路150の一部である構成を示しているが、制御装置156は信号処理回路150の外部に設けられていても良い。上述した記憶素子を記憶装置153、記憶装置154、記憶装置155に用いることで、記憶装置153、記憶装置154、記憶装置155への電源電圧の供給を停止しても、データを保持することができる。よって、信号処理回路150全体への電源電圧の供給を停止し、消費電力を抑えることができる。或いは、記憶装置153、記憶装置154、または記憶装置155のいずれか一つまたは複数への電源電圧の供給を停止し、消費電力を抑えることができる。また、記憶装置への電源電圧の供給が停止されるのに合わせて、当該記憶装置とデータのやり取りを行う演算回路または制御回路への、電源電圧の供給を停止するようにしても良い。例えば、演算回路151と記憶装置153において、動作が行われない場合、演算回路151及び記憶装置153への電源電圧の供給を停止するようにしても良い。また、電源制御回路157は、信号処理回路150が有する演算回路151、演算回路152、記憶装置153、記憶装置154、記憶装置155、制御装置156へ供給する電源電圧の大きさを制御する。そして、電源電圧の供給を停止する場合、電源制御回路157において供給の停止を行っても良いし、演算回路151、演算回路152、記憶装置153、記憶装置154、記憶装置155、制御装置156のそれぞれにおいて供給の停止を行っても良い。すなわち、電源電圧の供給を停止するためのスイッチング素子は、電源制御回路157に設けられていても良いし、演算回路151、演算回路152、記憶装置153、記憶装置154、記憶装置155、制御装置156のそれぞれに設けられていても良い。後者の場合、電源制御回路157は、必ずしも本発明の信号処理回路に設ける必要はない。なお、メインメモリである記憶装置155と、演算回路151、演算回路152、制御装置156の間に、キャッシュメモリとして機能する記憶装置を設けても良い。キャッシュメモリを設けることで、低速なメインメモリへのアクセスを減らして演算処理などの信号処理を高速化させることができる。キャッシュメモリとして機能する記憶装置にも、上述した記憶素子を用いることで、信号処理回路150の消費電力を抑えることができる。実施の形態2本実施の形態では、本発明の記憶装置が有する記憶素子の、別の一例について説明する。図3に、本実施の形態の記憶素子の回路図を、一例として示す。図3に示す記憶素子200は、入力された信号の位相を反転させて出力する第1の位相反転素子201、第2の位相反転素子202及び第3の位相反転素子207と、スイッチング素子203と、スイッチング素子204と、スイッチング素子208と、スイッチング素子209と、容量素子205と、容量用スイッチング素子206とを、少なくとも有する。記憶素子200に入力されたデータを含む信号INは、スイッチング素子203を介して第1の位相反転素子201の入力端子に与えられる。第1の位相反転素子201の出力端子は、第2の位相反転素子202の入力端子に接続されている。第2の位相反転素子202の出力端子は、スイッチング素子204を介して、第1の位相反転素子201の入力端子に接続されている。第1の位相反転素子201の出力端子または第2の位相反転素子202の入力端子の電位は、スイッチング素子208を介して、信号OUTとして後段の記憶素子、或いは他の回路に出力される。容量素子205は、記憶素子200に入力された信号INのデータを必要に応じて記憶できるように、容量用スイッチング素子206を介して、記憶素子200の入力端子、すなわち信号INの電位が与えられるノードに接続されている。具体的に、容量素子205は、一対の電極間に誘電体を有するコンデンサであり、その一方の電極は、容量用スイッチング素子206を介して信号INの電位が与えられるノードに接続され、他方の電極は、ローレベルの電源電位VSS、グラウンドなどの固定電位が与えられているノードに接続されている。また、容量素子205の上記一方の電極は、第3の位相反転素子207の入力端子に接続される。第3の位相反転素子207の出力端子の電位は、スイッチング素子209を介して、信号OUTとして後段の記憶素子、或いは他の回路に出力される。なお、図3では、第1の位相反転素子201、第2の位相反転素子202及び第3の位相反転素子207としてインバータを用いる例を示しているが、第1の位相反転素子201、第2の位相反転素子202または第3の位相反転素子207として、インバータの他に、クロックドインバータを用いることもできる。また、容量用スイッチング素子206は、高純度化された酸化物半導体をチャネル形成領域に有するトランジスタを用いている。なお、記憶素子200は、必要に応じて、ダイオード、抵抗素子、インダクタンスなどのその他の回路素子を、さらに有していても良い。次いで、図3で示した記憶素子の、より具体的な回路図の一例を、図4に示す。図4に示す記憶素子200は、第1の位相反転素子201、第2の位相反転素子202、第3の位相反転素子207、スイッチング素子203、スイッチング素子204、スイッチング素子208、スイッチング素子209、容量素子205、容量用スイッチング素子206を少なくとも有しており、これら回路素子の接続構成は図3と同じである。そして、図4において第1の位相反転素子201は、ゲート電極が互いに接続されたpチャネル型トランジスタ210と、nチャネル型トランジスタ211とが、ハイレベルの電源電位VDDが与えられる第1のノードと、ローレベルの電源電位VSSが与えられる第2のノードの間において、直列に接続された構成を有する。具体的に、pチャネル型トランジスタ210のソース電極が、電源電位VDDの与えられる第1のノードに接続され、nチャネル型トランジスタ211のソース電極が、電源電位VSSの与えられる第2のノードに接続される。また、pチャネル型トランジスタ210のドレイン電極と、nチャネル型トランジスタ211のドレイン電極とが接続されており、上記2つのドレイン電極の電位は、第1の位相反転素子201の出力端子の電位とみなすことができる。また、pチャネル型トランジスタ210のゲート電極、及びnチャネル型トランジスタ211のゲート電極の電位は、第1の位相反転素子201の入力端子の電位とみなすことができる。また、図4において第2の位相反転素子202は、ゲート電極が互いに接続されたpチャネル型トランジスタ212と、nチャネル型トランジスタ213とが、ハイレベルの電源電位VDDが与えられる第1のノードと、ローレベルの電源電位VSSが与えられる第2のノードの間において、直列に接続された構成を有する。具体的に、pチャネル型トランジスタ212のソース電極が、電源電位VDDの与えられる第1のノードに接続され、nチャネル型トランジスタ213のソース電極が、電源電位VSSの与えられる第2のノードに接続される。また、pチャネル型トランジスタ212のドレイン電極と、nチャネル型トランジスタ213のドレイン電極とが接続されており、上記2つのドレイン電極の電位は、第2の位相反転素子202の出力端子の電位とみなすことができる。また、pチャネル型トランジスタ212のゲート電極、及びnチャネル型トランジスタ213のゲート電極の電位は、第2の位相反転素子202の入力端子の電位とみなすことができる。また、図4において第3の位相反転素子207は、ゲート電極が互いに接続されたpチャネル型トランジスタ214と、nチャネル型トランジスタ215とが、ハイレベルの電源電位VDDが与えられる第3のノードと、ローレベルの電源電位VSSが与えられる第4のノードの間において、直列に接続された構成を有する。具体的に、pチャネル型トランジスタ214のソース電極が、電源電位VDDの与えられる第3のノードに接続され、nチャネル型トランジスタ215のソース電極が、電源電位VSSの与えられる第4のノードに接続される。また、pチャネル型トランジスタ214のドレイン電極と、nチャネル型トランジスタ215のドレイン電極とが接続されており、上記2つのドレイン電極の電位は、第3の位相反転素子207の出力端子の電位とみなすことができる。また、pチャネル型トランジスタ214のゲート電極、及びnチャネル型トランジスタ215のゲート電極の電位は、第3の位相反転素子207の入力端子の電位とみなすことができる。なお、上記第1のノードと第3のノードは、電気的に接続された一つのノードであっても良い。また、上記第2のノードと第4のノードも、電気的に接続された一つのノードであっても良い。また、図4では、スイッチング素子203としてトランジスタを用いている場合を例示しており、該トランジスタは、そのゲート電極に与えられる信号Sig1によりスイッチングが制御される。また、スイッチング素子204としてトランジスタを用いている場合を例示しており、該トランジスタは、そのゲート電極に与えられる信号Sig2によりスイッチングが制御される。また、スイッチング素子209としてトランジスタを用いている場合を例示しており、該トランジスタは、そのゲート電極に与えられる信号Sig4によりスイッチングが制御される。なお、図4では、スイッチング素子203、スイッチング素子204、スイッチング素子209が、それぞれトランジスタを一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、スイッチング素子203、スイッチング素子204、またはスイッチング素子209が、トランジスタを複数有していても良い。スイッチング素子203、スイッチング素子204、またはスイッチング素子209が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。また、図4では、容量用スイッチング素子206として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号Sig3によりスイッチングが制御される。容量用スイッチング素子206に用いるトランジスタは、高純度化された酸化物半導体をチャネル形成領域に有するため、そのオフ電流は、上述したとおり著しく低い。そして、図4では、容量用スイッチング素子206がトランジスタを一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、容量用スイッチング素子206が、トランジスタを複数有していても良い。容量用スイッチング素子206が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。また、本発明の一態様では、少なくとも、容量用スイッチング素子206においてスイッチング素子として用いられるトランジスタが、高純度化された酸化物半導体をチャネル形成領域に有していれば良い。よって、第1の位相反転素子201、第2の位相反転素子202、第3の位相反転素子207、スイッチング素子203、スイッチング素子204、スイッチング素子208、スイッチング素子209に用いられるトランジスタは、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体を用いることができる。また、上記トランジスタは、薄膜の半導体膜を用いていても良いし、バルクの半導体基板を用いていても良い。酸化物半導体膜を用いたpチャネル型トランジスタを作製することが可能であれば、記憶素子内の全てのトランジスタの活性層に酸化物半導体膜を用い、プロセスを簡略化することもできる。次いで、図3に示す記憶素子の動作の一例について説明する。まず、データの書き込み時において、スイッチング素子203はオン、スイッチング素子204はオフ、スイッチング素子208はオフ、スイッチング素子209はオフ、容量用スイッチング素子206はオンとする。そして、第1のノードに電源電位VDDを与え、第2のノードに電源電位VSSを与えることで、第1のノードと第2のノード間に電源電圧が印加される。記憶素子200に与えられる信号INの電位は、スイッチング素子203を介して第1の位相反転素子201の入力端子に与えられるので、第1の位相反転素子201の出力端子は、信号INの電位の位相が反転した電位になる。そして、スイッチング素子204をオンにし、第1の位相反転素子201の入力端子と第2の位相反転素子202の出力端子とを接続することで、第1の位相反転素子201及び第2の位相反転素子202にデータが書き込まれる。また、データの書き込み時では、容量用スイッチング素子206を介して、信号INのデータの値に見合った量の電荷が容量素子205に蓄積されることで、容量素子205にもデータが書き込まれる。なお、データの書き込み時において、第3のノードと第4のノード間に電源電圧を印加する必要はない。よって、例えば、第3のノードと第4のノードとに、例えば電源電位VSSを与えて等電位とする。次いで、入力されたデータの保持を、第1の位相反転素子201及び第2の位相反転素子202によって行う場合、スイッチング素子204をオン、スイッチング素子208をオフ、スイッチング素子209をオフにした状態で、スイッチング素子203をオフ、容量用スイッチング素子206をオフにする。スイッチング素子203をオフにすることで、入力されたデータは、第1の位相反転素子201及び第2の位相反転素子202によって保持される。このとき、第1のノードに電源電位VDDを与え、第2のノードに電源電位VSSを与えることで、第1のノードと第2のノード間に電源電圧が印加されている状態を維持する。また、容量用スイッチング素子206をオフにすることで、容量素子205に書き込まれたデータも、保持される。そして、第1の位相反転素子201の出力端子の電位には、第1の位相反転素子201及び第2の位相反転素子202によって保持されているデータが反映されている。よって、スイッチング素子208をオンにして上記電位を読み取ることで、データを記憶素子200から読み出すことができる。なお、データの保持時における消費電力を削減するために、入力されたデータの保持を、容量素子205のみにおいて行う場合は、第1のノードと第2のノードとに、例えば電源電位VSSを与えて等電位とすることで、第1のノードと第2のノード間の電源電圧の印加を停止する。第1のノードと第2のノード間の電源電圧の印加を停止すると、第1の位相反転素子201及び第2の位相反転素子202において保持されているデータは消えるが、容量素子205に書き込まれたデータは、そのまま保持される。このように、入力されたデータの保持を容量素子205において行う場合は、第1のノードと第2のノード間に電源電圧を印加する必要がないので、第1の位相反転素子201が有するpチャネル型トランジスタ210及びnチャネル型トランジスタ211、或いは、第2の位相反転素子202が有するpチャネル型トランジスタ212及びnチャネル型トランジスタ213を介して、第1のノードと第2のノードの間に流れるオフ電流を、限りなく0にすることができる。したがって、保持時における記憶素子のオフ電流に起因する消費電力を大幅に削減することができ、記憶装置、延いては記憶装置を用いた信号処理回路全体の、消費電力を低く抑えることが可能となる。また、入力されたデータの保持を容量素子205において行う場合、第3のノードと第4のノード間に電源電圧を印加する必要がない。よって、第3の位相反転素子207が有するpチャネル型トランジスタ214及びnチャネル型トランジスタ215を介して、第3のノードと第4のノードの間に流れるオフ電流を限りなく0にすることができる。したがって、保持時における記憶素子のオフ電流に起因する消費電力を大幅に削減することができ、記憶装置、延いては記憶装置を用いた信号処理回路全体の、消費電力を低く抑えることが可能となる。また、容量用スイッチング素子206に用いられているトランジスタは、高純度化された酸化物半導体をチャネル形成領域に用いているので、そのオフ電流密度を、100zA/μm以下、好ましくは10zA/μm以下、更に好ましくは1zA/μm以下にすることができる。よって、高純度化された酸化物半導体膜を活性層として用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。その結果、上記トランジスタを用いた容量用スイッチング素子206がオフである時、容量素子205に蓄積された電荷は殆ど放電しないため、データは保持される。なお、容量素子205に記憶されているデータを読み出す場合は、第3のノードに電源電位VDDを与え、第4のノードに電源電位VSSを与えることで、第3のノードと第4のノード間に電源電圧を印加する。第3のノードと第4のノード間に電源電圧が与えられると、第3の位相反転素子207の出力端子には、入力端子の電位の位相が反転した電位が与えられる。なお、第3の位相反転素子207の入力端子には、容量素子205に蓄積されている電荷量に見合った高さの電位が与えられるので、その出力端子の電位にはデータが反映される。よって、スイッチング素子209をオンにすることで、データが反映された電位を有する信号OUTを、記憶素子200から読み出すことができる。図26は、図4の回路の電源電位VDDの供給を停止しない場合のタイミングチャートの一例である。信号Sig1がローレベルになり、信号Sig2はハイレベルになることによって、信号INが遮断され、帰還ループができ、状態が保持できる。信号Sig1が再びハイレベルになり、信号Sig2がローレベルになると、信号INが入り、第1の位相反転素子201を介して出力される。このとき信号Sig3、信号Sig4はローレベルであり、信号Sig5はハイレベルである。図27は、図4の回路の電源電位VDDの供給を停止する場合のタイミングチャートの一例である。信号Sig1がローレベルになり、信号Sig2はハイレベルになることによって、信号INが遮断され、帰還ループができ、状態が保持できる。一方、信号Sig3をハイレベルにすることによって容量素子205に記憶がなされる図27ではローレベル。その後、電源電位VDDの供給が停止しても容量素子205の電位は保持される。その後、電源電位VDDが供給され、信号Sig5がローレベル、信号Sig3がローレベル、信号Sig4がハイレベルになると、容量素子205の電位が第3の位相反転素子207を介して出力される図27ではハイレベル。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態3本実施の形態では、本発明の記憶装置が有する記憶素子の、別の一例について説明する。図5に、本実施の形態の記憶素子の回路図を、一例として示す。図5に示す記憶素子300は、入力された信号の位相を反転させて出力する第1の位相反転素子301及び第2の位相反転素子302と、スイッチング素子303と、スイッチング素子304と、容量素子305と、容量用スイッチング素子306と、容量素子307と、容量用スイッチング素子308とを、少なくとも有する。記憶素子300に入力されたデータを含む信号INは、スイッチング素子303を介して第1の位相反転素子301の入力端子に与えられる。第1の位相反転素子301の出力端子は、第2の位相反転素子302の入力端子に接続されている。第2の位相反転素子302の出力端子は、スイッチング素子304を介して、第1の位相反転素子301の入力端子に接続されている。第1の位相反転素子301の出力端子または第2の位相反転素子302の入力端子の電位は、信号OUTとして後段の記憶素子、或いは他の回路に出力される。容量素子305は、記憶素子300に入力された信号INのデータを必要に応じて記憶できるように、スイッチング素子303及び容量用スイッチング素子306を介して、記憶素子300の入力端子、すなわち信号INの電位が与えられるノードに接続されている。具体的に、容量素子305は、一対の電極間に誘電体を有するコンデンサであり、その一方の電極は、容量用スイッチング素子306を介して第1の位相反転素子301の入力端子に接続され、他方の電極は、ローレベルの電源電位VSS、グラウンドなどの固定電位が与えられているノードに接続されている。容量素子307は、容量素子305と同様に、記憶素子300に入力された信号INのデータを必要に応じて記憶できるように、スイッチング素子303、第1の位相反転素子301及び容量用スイッチング素子308を介して、記憶素子300の入力端子、すなわち信号INの電位が与えられるノードに接続されている。具体的に、容量素子307は、一対の電極間に誘電体を有するコンデンサであり、その一方の電極は、容量用スイッチング素子308を介して第1の位相反転素子301の出力端子に接続され、他方の電極は、ローレベルの電源電位VSS、グラウンドなどの固定電位が与えられているノードに接続されている。なお、図5では、第1の位相反転素子301、第2の位相反転素子302としてインバータを用いる例を示しているが、第1の位相反転素子301または第2の位相反転素子302として、インバータの他に、クロックドインバータを用いることもできる。また、容量用スイッチング素子306及び容量用スイッチング素子308は、高純度化された酸化物半導体をチャネル形成領域に有するトランジスタを用いている。なお、記憶素子300は、必要に応じて、ダイオード、抵抗素子、インダクタンスなどのその他の回路素子を、さらに有していても良い。次いで、図5で示した記憶素子の、より具体的な回路図の一例を、図6に示す。図6に示す記憶素子300は、第1の位相反転素子301、第2の位相反転素子302、スイッチング素子303、スイッチング素子304、容量素子305、容量用スイッチング素子306、容量素子307、容量用スイッチング素子308を少なくとも有しており、これら回路素子の接続構成は図5と同じである。そして、図6において第1の位相反転素子301は、ゲート電極が互いに接続されたpチャネル型トランジスタ309と、nチャネル型トランジスタ310とが、ハイレベルの電源電位VDDが与えられる第1のノードと、ローレベルの電源電位VSSが与えられる第2のノードの間において、直列に接続された構成を有する。具体的に、pチャネル型トランジスタ309のソース電極が、電源電位VDDの与えられる第1のノードに接続され、nチャネル型トランジスタ310のソース電極が、電源電位VSSの与えられる第2のノードに接続される。また、pチャネル型トランジスタ309のドレイン電極と、nチャネル型トランジスタ310のドレイン電極とが接続されており、上記2つのドレイン電極の電位は、第1の位相反転素子301の出力端子の電位とみなすことができる。また、pチャネル型トランジスタ309のゲート電極、及びnチャネル型トランジスタ310のゲート電極の電位は、第1の位相反転素子301の入力端子の電位とみなすことができる。また、図6において第2の位相反転素子302は、ゲート電極が互いに接続されたpチャネル型トランジスタ311と、nチャネル型トランジスタ312とが、ハイレベルの電源電位VDDが与えられる第1のノードと、ローレベルの電源電位VSSが与えられる第2のノードの間において、直列に接続された構成を有する。具体的に、pチャネル型トランジスタ311のソース電極が、電源電位VDDの与えられる第1のノードに接続され、nチャネル型トランジスタ312のソース電極が、電源電位VSSの与えられる第2のノードに接続される。また、pチャネル型トランジスタ311のドレイン電極と、nチャネル型トランジスタ312のドレイン電極とが接続されており、上記2つのドレイン電極の電位は、第2の位相反転素子302の出力端子の電位とみなすことができる。また、pチャネル型トランジスタ311のゲート電極、及びnチャネル型トランジスタ312のゲート電極の電位は、第2の位相反転素子302の入力端子の電位とみなすことができる。また、図6では、スイッチング素子303としてトランジスタを用いている場合を例示しており、該トランジスタは、そのゲート電極に与えられる信号Sig1によりスイッチングが制御される。また、スイッチング素子304としてトランジスタを用いている場合を例示しており、該トランジスタは、そのゲート電極に与えられる信号Sig2によりスイッチングが制御される。なお、図6では、スイッチング素子303、スイッチング素子304が、それぞれトランジスタを一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、スイッチング素子303またはスイッチング素子304が、トランジスタを複数有していても良い。スイッチング素子303またはスイッチング素子304が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。また、図6では、容量用スイッチング素子306として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号Sig3によりスイッチングが制御される。容量用スイッチング素子306に用いるトランジスタは、高純度化された酸化物半導体をチャネル形成領域に有するため、そのオフ電流は、上述したとおり著しく低い。また、図6では、容量用スイッチング素子308として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号Sig4によりスイッチングが制御される。容量用スイッチング素子308に用いるトランジスタは、高純度化された酸化物半導体をチャネル形成領域に有するため、そのオフ電流は、上述したとおり著しく低い。そして、図6では、容量用スイッチング素子306または容量用スイッチング素子308がトランジスタを一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、容量用スイッチング素子306または容量用スイッチング素子308が、トランジスタを複数有していても良い。容量用スイッチング素子306または容量用スイッチング素子308が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。また、本発明の一態様では、少なくとも、容量用スイッチング素子306または容量用スイッチング素子308において、スイッチング素子として用いられるトランジスタが、高純度化された酸化物半導体をチャネル形成領域に有していれば良い。よって、第1の位相反転素子301、第2の位相反転素子302、スイッチング素子303、スイッチング素子304に用いられるトランジスタは、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体を用いることができる。また、上記トランジスタは、薄膜の半導体膜を用いていても良いし、バルクの半導体基板を用いていても良い。酸化物半導体膜を用いたpチャネル型トランジスタを作製することが可能であれば、記憶素子内の全てのトランジスタの活性層に酸化物半導体膜を用い、プロセスを簡略化することもできる。次いで、図5または図6に示す記憶素子の動作の一例について説明する。まず、データの書き込み時において、スイッチング素子303はオン、スイッチング素子304はオフ、容量用スイッチング素子306はオフ、容量用スイッチング素子308はオフとする。そして、第1のノードに電源電位VDDを与え、第2のノードに電源電位VSSを与えることで、第1のノードと第2のノード間に電源電圧が印加される。記憶素子300に与えられる信号INの電位は、スイッチング素子303を介して第1の位相反転素子301の入力端子に与えられるので、第1の位相反転素子301の出力端子は、信号INの電位の位相が反転した電位になる。そして、スイッチング素子304をオンにし、第1の位相反転素子301の入力端子と第2の位相反転素子302の出力端子とを接続することで、第1の位相反転素子301及び第2の位相反転素子302にデータが書き込まれる。次いで、入力されたデータの保持を、第1の位相反転素子301及び第2の位相反転素子302によって行う場合、スイッチング素子304をオン、容量用スイッチング素子306をオフ、容量用スイッチング素子308をオフの状態にしたままで、スイッチング素子303をオフにする。スイッチング素子303をオフにすることで、入力されたデータは、第1の位相反転素子301及び第2の位相反転素子302によって保持される。このとき、第1のノードに電源電位VDDを与え、第2のノードに電源電位VSSを与えることで、第1のノードと第2のノード間に電源電圧が印加されている状態を維持する。そして、第1の位相反転素子301の出力端子の電位には、第1の位相反転素子301及び第2の位相反転素子302によって保持されているデータが反映されている。よって、上記電位を読み取ることで、データを記憶素子300から読み出すことができる。なお、データの保持時における消費電力を削減するために、入力されたデータの保持を、容量素子305、容量素子307において行う場合は、スイッチング素子303をオフ、スイッチング素子304をオン、容量用スイッチング素子306をオン、容量用スイッチング素子308をオンとする。そして、容量用スイッチング素子306を介して、第1の位相反転素子301及び第2の位相反転素子302に保持されているデータの値に見合った量の電荷が、容量素子305に蓄積されることで、容量素子305へのデータの書き込みが行われる。また、容量用スイッチング素子308を介して、第1の位相反転素子301及び第2の位相反転素子302に保持されているデータの値に見合った量の電荷が、容量素子307に蓄積されることで、容量素子307へのデータの書き込みが行われる。なお、容量素子305が有する一対の電極間の電圧と、容量素子307が有する一対の電極間の電圧は、その極性が逆になる。容量素子305にデータが記憶された後、容量用スイッチング素子306をオフにすることで、容量素子305に記憶されたデータは保持される。また、容量素子307にデータが記憶された後、容量用スイッチング素子308をオフにすることで、容量素子307に記憶されたデータは保持される。容量用スイッチング素子306、容量用スイッチング素子308をオフにした後は、第1のノードと第2のノードとに、例えば電源電位VSSを与えて等電位とすることで、第1のノードと第2のノード間の電源電圧の印加を停止する。このように、入力されたデータの保持を容量素子305及び容量素子307において行う場合は、第1のノードと第2のノード間に電源電圧を印加する必要がないので、第1の位相反転素子301が有するpチャネル型トランジスタ309及びnチャネル型トランジスタ310、或いは、第2の位相反転素子302が有するpチャネル型トランジスタ311及びnチャネル型トランジスタ312を介して、第1のノードと第2のノードの間に流れるオフ電流を、限りなく0にすることができる。したがって、保持時における記憶素子のオフ電流に起因する消費電力を大幅に削減することができ、記憶装置、延いては記憶装置を用いた信号処理回路全体の、消費電力を低く抑えることが可能となる。また、容量用スイッチング素子306及び容量用スイッチング素子308に用いられているトランジスタは、高純度化された酸化物半導体をチャネル形成領域に用いているので、そのオフ電流密度を、100zA/μm以下、好ましくは10zA/μm以下、更に好ましくは1zA/μm以下にすることができる。よって、高純度化された酸化物半導体膜を活性層として用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。その結果、上記トランジスタを用いた容量用スイッチング素子306がオフである時、容量素子305に蓄積された電荷は殆ど放電しないため、データは保持される。また、上記トランジスタを用いた容量用スイッチング素子308がオフである時、容量素子307に蓄積された電荷は殆ど放電しないため、データは保持される。なお、容量素子305及び容量素子307に記憶されているデータを読み出す場合は、第1のノードに電源電位VDDを与え、第2のノードに電源電位VSSを与えることで、第1のノードと第2のノード間に電源電圧を印加する。この状態で、容量用スイッチング素子306をオンとする。第1のノードと第2のノード間に電源電圧が与えられると、第1の位相反転素子301の出力端子には、入力端子の電位の位相が反転した電位が与えられる。なお、第1の位相反転素子301の入力端子には、容量素子305に蓄積されている電荷量に見合った高さの電位が与えられるので、その出力端子の電位にはデータが反映される。また、容量用スイッチング素子308をオンにすることで、容量素子307に蓄積されている電荷量に見合った高さの電位が、第1の位相反転素子301の出力端子に与えられる。よって、データが反映された電位を有する信号OUTを、記憶素子300から読み出すことができる。図28は、図6の回路の電源電位VDDの供給を停止しない場合のタイミングチャートの一例である。信号Sig1がローレベルになり、信号Sig2はハイレベルになることによって、信号INが遮断され、帰還ループができ、状態が保持できる。信号Sig1が再びハイレベルになり、信号Sig2がローレベルになると、信号INが入り、第1の位相反転素子301を介して出力される。このとき信号Sig3、信号Sig4はローレベルとする。図29は、図6の回路の電源電位VDDの供給を停止する場合のタイミングチャートの一例である。信号Sig1がローレベルになり、信号Sig2はハイレベルになることによって、信号INが遮断され、帰還ループができ、状態が保持できる。この後、信号Sig3、信号Sig4をハイレベルにすることによって容量素子305、容量素子307に記憶がなされる。その後、電源電位VDDの供給が停止しても容量素子305、容量素子307の電位は保持される図29では容量素子305がハイレベル、容量素子307はローレベル。その後、電源電位VDDが供給され、信号Sig3、信号Sig4が再度ハイレベルになると、容量素子305の電位が第1の位相反転素子301を介して出力され、容量素子307の電位が出力される図29では共にローレベル。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態4本発明の一態様に係る信号処理回路は、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタとを有する。シリコンを用いたトランジスタは、シリコンウェハ、SOISilicononInsulator基板、絶縁表面上のシリコン薄膜などを用いて形成することができる。SOI基板は、例えば、スマートカット登録商標に代表されるUNIBOND登録商標、ELTRANEpitaxialLayerTransfer登録商標、誘電体分離法、PACEPlasmaAssistedChemicalEtching法などの方法や、SIMOXSeparationbyImplantedOxygen法などを用いて作製することができる。絶縁表面を有する基板上に形成されたシリコンの半導体膜は、公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、950°C程度の高温アニール法を組み合わせた結晶法を用いても良い。また、上記方法を用いて作製される半導体素子を、プラスチックなどの可撓性を有する基板上に移すことで、信号処理回路を形成しても良い。転写には、様々な方法を用いることができる。例えば、基板と半導体素子の間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化して半導体素子を剥離し、移す方法、基板と半導体素子の間に水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより該非晶質珪素膜を除去することで基板と半導体素子とを剥離し、移す方法、半導体素子が形成された基板を機械的に削除または溶液やガスによるエッチングで除去することで半導体素子を基板から切り離し、移す方法等が挙げられる。本実施の形態では、SOI基板を用いて、シリコンを有するトランジスタを作製した後、酸化物半導体を有するトランジスタを作製する場合を例に挙げて、信号処理回路の構造及びその作製方法について説明する。まず、図7Aに示すように、ボンド基板500を洗浄した後、ボンド基板500の表面に絶縁膜501を形成する。ボンド基板500として、シリコンの単結晶半導体基板を用いることができる。また、ボンド基板500として、結晶格子に歪みを有するシリコン、シリコンに対しゲルマニウムが添加されたシリコンゲルマニウムなどの半導体基板を用いていても良い。なお、ボンド基板500に用いられる単結晶半導体基板は、結晶軸の方向が基板内において揃っていることが望ましいが、点欠陥、線欠陥、面欠陥などの格子欠陥が完璧に排除された完全結晶である必要はない。ボンド基板500の形状は円形に限定されず、円形以外の形状に加工されていても良い。例えば、後に貼り合わせるベース基板503の形状が一般的に矩形状であること、及び縮小投影型露光装置などの露光装置の露光領域が矩形であること等を考慮し、ボンド基板500が矩形となるように、その形状を加工しても良い。ボンド基板500の形状の加工は、市販の円形状の単結晶半導体基板を切断することで、行うことができる。絶縁膜501は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。絶縁膜501の厚さは、後に不純物が含まれる領域が除去されることを考慮して、15nm以上500nm以下とすると良い。絶縁膜501を構成する膜には、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化ゲルマニウム膜、窒化ゲルマニウム膜、酸化窒化ゲルマニウム膜、窒化酸化ゲルマニウム膜などの珪素またはゲルマニウムを組成に含む絶縁膜を用いることができる。また、酸化アルミニウム、酸化タンタル、酸化ハフニウムなどの金属の酸化物でなる絶縁膜、窒化アルミニウムなどの金属の窒化物でなる絶縁膜、酸化窒化アルミニウムなどの金属の酸化窒化物でなる絶縁膜、窒化酸化アルミニウムなどの金属の窒化酸化物でなる絶縁膜を用いることもできる。本実施の形態では、ボンド基板500を熱酸化することによって形成された酸化珪素を、絶縁膜501として用いる例を示す。なお、図7Aでは、絶縁膜501がボンド基板500の全面を覆うように形成されているが、絶縁膜501は、ボンド基板500の少なくとも一面に形成されていればよい。なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質をいう。また、ボンド基板500の表面を熱酸化することにより絶縁膜501を形成する場合、熱酸化は、含有水分量が低い酸素を用いるドライ酸化、酸素雰囲気中に塩化水素などのハロゲンを含むガスを添加する熱酸化、などを用いることができる。また、水素を酸素で燃焼させて水を作るパイロジェニック酸化、高純度純水を100度以上に加熱した水蒸気を用いて酸化を行う水蒸気酸化などのウェット酸化を、絶縁膜501の形成に用いても良い。ベース基板503にアルカリ金属若しくはアルカリ土類金属などの信号処理回路の信頼性を低下させる不純物を含むような基板を用いる場合、ベース基板503からの分離後に形成される半導体膜に、上記不純物が拡散することを防止できるようなバリア膜を、少なくとも1層以上、絶縁膜501が有することが好ましい。バリア膜として用いることが出来る絶縁膜には、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などが挙げられる。バリア膜として用いる絶縁膜は、厚さ15nm~300nmの膜厚で形成することが好ましい。また、バリア膜とボンド基板500との間に、酸化珪素膜や酸化窒化珪素膜などの、バリア膜より窒素の含有率の低い絶縁膜を形成しても良い。窒素の含有率の低い絶縁膜の厚さは、5nm以上200nm以下とすれば良い。酸化珪素を絶縁膜501として用いる場合、絶縁膜501はシランと酸素、TEOSテトラエトキシシランと酸素等の混合ガスを用い、熱CVD、プラズマCVD、常圧CVD、バイアスECRCVD等の気相成長法によって形成することができる。この場合、絶縁膜501の表面を酸素プラズマ処理で緻密化しても良い。また、窒化珪素を絶縁膜501として用いる場合、シランとアンモニアの混合ガスを用い、プラズマCVD等の気相成長法によって形成することができる。また、有機シランガスを用いて化学気相成長法により作製される酸化珪素を、絶縁膜501として用いても良い。有機シランガスとしては、珪酸エチルTEOS:化学式SiOC2H54、テトラメチルシランTMS:化学式SiCH34、テトラメチルシクロテトラシロキサンTMCTS、オクタメチルシクロテトラシロキサンOMCTS、ヘキサメチルジシラザンHMDS、トリエトキシシランSiHOC2H53、トリスジメチルアミノシランSiHNCH323等のシリコン含有化合物を用いることができる。ソースガスに有機シランを用いることで、プロセス温度が350°C以下で、平滑な表面を有する酸化珪素膜を形成することができる。また、熱CVD法で、加熱温度が200°C以上500°C以下で形成されるLTO低温酸化物、lowtemperatureoxideを用いることができる。LTOの形成には、シリコンソースガスにモノシランSiH4またはジシランSi2H6などを用い、酸素ソースガスに二酸化窒素NO2などを用いることができる。例えば、ソースガスにTEOSとO2を用いて、酸化珪素膜でなる絶縁膜501を形成する場合、TEOSの流量15sccm、O2の流量750sccm、成膜圧力100Pa、成膜温度300°C、RF出力300W、電源周波数13.56MHzとすれば良い。なお、有機シランを用いて形成された酸化珪素膜、または低温で成膜した窒化酸化珪素膜などの、比較的低温で成膜された絶縁膜は、表面にOH基を多く有する。OH基は水分子と水素結合することでシラノール基を形成して、ベース基板と絶縁膜とを低温で接合する。そして、最終的には共有結合であるシロキサン結合が、ベース基板と絶縁膜との間に形成される。よって、上記の有機シランを用いて形成された酸化珪素膜、または比較的低温で成膜されたLTOなどの絶縁膜は、SmartCutなどで用いられているOH基が存在しない或いは非常に少ない熱酸化膜よりも、低温での接合に向いていると言える。絶縁膜501は、平滑で親水性の接合面をボンド基板500の表面に形成するための膜である。そのため、絶縁膜501の平均粗さRaが0.7nm以下、より好ましくは、0.4nm以下が好ましい。また、絶縁膜501の厚さは5nm以上500nm以下であり、より好ましくは10nm以上200nm以下とすれば良い。次に図7Bに示すように、ボンド基板500に、電界で加速されたイオンでなるイオンビームを、矢印で示すように絶縁膜501を介してボンド基板500に照射し、ボンド基板500の表面から一定の深さの領域に、微小ボイドを有する脆化層502を形成する。例えば、脆化層は、結晶構造が乱されることで局所的に脆弱化された層を意味し、その状態は脆化層を形成する手段によって異なる。なお、ボンド基板の一表面から脆化層までの領域も多少脆弱化される場合があるが、脆化層は後に分断される領域及びその付近の層を指す。脆化層502が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。イオンの平均侵入深さとほぼ同じ深さの領域に脆化層502が形成される。イオンを注入する深さで、ボンド基板500から後に分離される半導体膜504の厚さが決定される。脆化層502が形成される深さは例えば50nm以上500nm以下とすることができ、好ましくは50nm以上200nm以下とすると良い。イオンをボンド基板500に注入するには、質量分離を伴わないイオンドーピング法で行うことがタクトタイムを短縮するという点で望ましいが、本発明は質量分離を伴うイオン注入法を用いていても良い。ソースガスに水素H2を用いる場合、水素ガスを励起してH、H2、H3を生成することができる。ソースガスから生成されるイオン種の割合は、プラズマの励起方法、プラズマを発生させる雰囲気の圧力、ソースガスの供給量などを調節することで、変化させることができる。イオンドーピング法でイオン注入を行う場合、イオンビームに、H、H2、H3の総量に対してH3が50以上、より好ましくは80以上含まれていることが好ましい。H3の割合を80以上とすることで、イオンビームに含まれるH2イオンの割合が相対的に小さくなるため、イオンビームに含まれる水素イオンの平均侵入深さのばらつきが小さくなるので、イオンの注入効率が向上し、タクトタイムを短縮することができる。また、H3はH、H2に比べて質量が大きい。そのため、イオンビームにおいて、H3の割合が多い場合と、H、H2の割合が多い場合とでは、ドーピングの際の加速電圧が同じであっても、前者の場合の方が、ボンド基板500の浅い領域に水素を注入することができる。また前者の場合、ボンド基板500に注入される水素の、厚さ方向における濃度分布の変化が急峻となるため、脆化層502の厚さ自体も薄くすることができる。水素ガスを用いて、イオンドーピング法でイオン注入を行う場合、加速電圧10kV以上200kV以下、ドーズ量1×1016ions/cm2以上6×1016ions/cm2以下とすることで、イオンビームに含まれるイオン種及びその割合、絶縁膜501の膜厚にもよるが、脆化層502をボンド基板500の深さ50nm以上500nm以下の領域に形成することができる。例えば、ボンド基板500が単結晶シリコン基板であり、絶縁膜501が厚さ100nmの熱酸化膜で形成されている場合、ソースガスである100水素ガスの流量が50sccm、ビーム電流密度5μA/cm2、加速電圧50kV、ドーズ量2.0×1016atoms/cm2の条件では、ボンド基板500から厚さ146nm程度の半導体膜を分離することができる。なお、水素をボンド基板500に添加する際の条件が同じであっても、絶縁膜501の膜厚をより大きくすることで、半導体膜の膜厚をより小さくすることができる。イオンビームのソースガスにヘリウムHeを用いることもできる。ヘリウムを励起して生成されるイオン種は、Heが殆どであるため、質量分離を伴わないイオンドーピング法でも、Heを主たるイオンとしてボンド基板500に注入することができる。よって、イオンドーピング法で、効率良く、微小な空孔を脆化層502に形成することができる。ヘリウムを用いて、イオンドーピング法でイオン注入を行う場合、加速電圧10kV以上200kV以下、ドーズ量1×1016ions/cm2以上6×1016ions/cm2以下とすることができる。ソースガスに塩素ガスCl2ガス、フッ素ガスF2ガスなどのハロゲンガスを用いることもできる。なお、イオンドーピング法でボンド基板500にイオン注入を行う場合、イオンドーピング装置内に存在する不純物がイオンと共に被処理物に注入されるため、絶縁膜501の表面近傍にS、Ca、Fe、Mo等の不純物が存在する可能性がある。よって、絶縁膜501の表面近傍の最も不純物が多いと考えられる領域を、エッチングや、研磨などにより除去しておいても良い。具体的には、絶縁膜501の表面から10nm~100nm、より望ましくは30~70nm程度の深さまでの領域を除去すれば良い。ドライエッチングだと、反応性イオンエッチングRIE:ReactiveIonEtching法、例えば、ICPInductivelyCoupledPlasmaエッチング法、ECRElectronCyclotronResonanceエッチング法、平行平板型容量結合型エッチング法、マグネトロンプラズマエッチング法、2周波プラズマエッチング法またはヘリコン波プラズマエッチング法などを用いることができる。例えば、窒化酸化珪素膜の表面近傍をICPエッチング法で除去する場合、エッチングガスであるCHF3の流量を7.5sccm、Heの流量を100sccm、反応圧力5.5Pa、下部電極の温度70°C、コイル型の電極に投入するRF13.56MHz電力475W、下部電極バイアス側に投入する電力300W、エッチング時間10sec程度とすることで、表面から50nm程度の深さまでの領域を除去することができる。エッチングガスとして、フッ素系ガスであるCHF3の他に、Cl2、BCl3、SiCl4、CCl4などの塩素系ガス、CF4、SF6、NF3などのフッ素系ガス、O2を適宜用いることができる。また用いるエッチングガスにHe以外の不活性気体を添加しても良い。例えば、添加する不活性元素として、Ne、Ar、Kr、Xeから選ばれた一種または複数種の元素を用いることができる。また窒化酸化珪素膜の表面近傍をウェットエッチングで除去する場合、フッ化水素アンモニウム、フッ化アンモニウム等を含む水溶液を、エッチャントとして用いれば良い。また研磨は、化学的機械的研磨CMP:ChemicalMechanicalPolishingまたは液体ジェット研磨などにより、行うことができる。脆化層502の形成後に、絶縁膜501の表面近傍における汚染の著しい領域を、エッチングまたは研磨などにより除去することで、ベース基板503上に形成される半導体膜504に混入する不純物の量を抑えることができる。また、最終的に形成される信号処理回路では、不純物の影響により、しきい値電圧の変動、リーク電流の増加などのトランジスタの電気的特性の低下及び信頼性の低下が生じるのを防ぐことができる。上記不純物の除去には、原子ビーム若しくはイオンビームの照射処理、プラズマ処理、若しくはラジカル処理で行うことができる。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを用いることができる。次に、図7Cに示すように、絶縁膜501を間に挟むように、ボンド基板500とベース基板503を貼り合わせる。なお、ベース基板503とボンド基板500との貼り合わせを行う前に、貼り合わせに係る表面、すなわち本実施の形態では、ボンド基板500上に形成された絶縁膜501とベース基板503の表面に、絶縁膜501とベース基板503の接合強度を向上させるための表面処理を施すことが好ましい。表面処理としては、ウェット処理、ドライ処理、またはウェット処理およびドライ処理の組み合わせが挙げられる。異なるウェット処理、または異なるドライ処理を組み合わせて行っても良い。ウェット処理としては、オゾン水を用いたオゾン処理オゾン水洗浄、メガソニック洗浄などの超音波洗浄、または2流体洗浄純水や水素添加水等の機能水を窒素等のキャリアガスとともに吹き付ける方法、塩酸と過酸化水素水を用いた洗浄などが挙げられる。ドライ処理としては、不活性ガス中性原子ビーム処理、不活性ガスイオンビーム処理、紫外線処理、オゾン処理、プラズマ処理、バイアス印加プラズマ処理、またはラジカル処理などが挙げられる。上記のような表面処理を行うことで、貼り合わせに係る表面の親水性および清浄度を高め、その結果、接合強度を向上させることができる。貼り合わせは、ベース基板503と、ボンド基板500上の絶縁膜501とを密着させた後、重ね合わせたベース基板503とボンド基板500の一部に、1N/cm2以上500N/cm2以下、好ましくは11N/cm2以上20N/cm2以下程度の圧力を加える。圧力を加えると、その部分からベース基板503と絶縁膜501とが接合を開始し、最終的には密着した面全体に接合がおよぶ。接合はファンデルワールス力や水素結合を用いて行われているため、室温でも強固な接合が形成される。なお、上記接合は低温で行うことが可能であるため、ベース基板503は様々なものを用いることが可能である。例えばベース基板503としては、アルミノシリケートガラス、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどの電子工業用に使われる各種ガラス基板の他、石英基板、セラミック基板、サファイア基板などの基板を用いることが出来る。さらにベース基板503として、シリコン、ガリウムヒ素、インジウムリンなどの半導体基板などを用いることができる。或いは、ステンレス基板を含む金属基板をベース基板503として用いても良い。なお、ベース基板503として用いるガラス基板は、熱膨張係数が25×10-7/°C以上50×10-7/°C以下好ましくは、30×10-7/°C以上40×10-7/°C以下であり、歪み点が580°C以上680°C以下好ましくは、600°C以上680°C以下である基板を用いることが好ましい。また、ガラス基板として無アルカリガラス基板を用いると、不純物による信号処理回路の汚染を抑えることができる。ガラス基板としては、液晶パネルの製造用に開発されたマザーガラス基板を用いることができる。マザーガラスとしては、例えば、第3世代550mm×650mm、第3.5世代600mm×720mm、第4世代680mm×880mmまたは、730mm×920mm、第5世代1100mm×1300mm、第6世代1500mm×1850mm、第7世代1870mm×2200mm、第8世代2200mm×2400mmなどのサイズの基板が知られている。大面積のマザーガラス基板をベース基板503として用いてSOI基板を製造することで、SOI基板の大面積化が実現できる。SOI基板の大面積化が実現すれば、1枚の基板から製造されるIC、LSI等のチップ数が増加するので、生産性を飛躍的に向上させることができる。ベース基板503として使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、フュージョン法やフロート法で作製されるガラス基板を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が730°C以上のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。なお、一般に、酸化ホウ素と比較して酸化バリウムBaOを多く含ませることで、より実用的な耐熱ガラスが得られる。このため、B2O3よりBaOを多く含むガラス基板を用いることが好ましい。なお、シュリンクに起因する貼り合わせの不良を回避するために、接合を行う前に、ベース基板503に予め加熱処理を施しておいても良い。また、ベース基板503上に絶縁膜を形成しておいても良い。ベース基板503は、その表面に絶縁膜が必ずしも形成されていなくとも良いが、ベース基板503の表面に絶縁膜を形成しておくことで、ベース基板503からボンド基板500に、アルカリ金属やアルカリ土類金属などの不純物が入り込むのを防ぐことができる。またベース基板503の表面に絶縁膜を形成しておく場合、ベース基板503上の絶縁膜が絶縁膜501と接合するので、ベース基板503として用いることができる基板の種類がさらに広がる。プラスチック等の可撓性を有する合成樹脂からなる基板は耐熱温度が一般的に低い傾向にあるが、後の半導体素子の作製工程における処理温度に耐え得るのであれば、ベース基板503上に絶縁膜を形成する場合において、ベース基板503として用いることが可能である。プラスチック基板として、ポリエチレンテレフタレートPETに代表されるポリエステル、ポリエーテルスルホンPES、ポリエチレンナフタレートPEN、ポリカーボネートPC、ポリエーテルエーテルケトンPEEK、ポリスルホンPSF、ポリエーテルイミドPEI、ポリアリレートPAR、ポリブチレンテレフタレートPBT、ポリイミド、アクリロニトリルブタジエンスチレン樹脂、ポリ塩化ビニル、ポリプロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げられる。ベース基板503上に絶縁膜を形成する場合、絶縁膜501と同様に、該絶縁膜の表面に表面処理を行ってから貼り合わせを行うと良い。ベース基板503にボンド基板500を貼り合わせた後、ベース基板503と絶縁膜501との接合界面での結合力を増加させるための加熱処理を行うことが好ましい。この処理温度は、脆化層502に亀裂を発生させない温度とし、200°C以上400°C以下の温度範囲で処理することができる。また、この温度範囲で加熱しながら、ベース基板503にボンド基板500を貼り合わせることで、ベース基板503と絶縁膜501と間における接合の結合力を強固にすることができる。なお、ボンド基板500とベース基板503とを貼り合わせるときに、接合面がゴミなどにより汚染されてしまうと、汚染部分は接合されなくなる。接合面の汚染を防ぐために、ボンド基板500とベース基板503との貼り合わせは、気密な処理室内で行うことが好ましい。また、ボンド基板500とベース基板503とを貼り合わせるとき、処理室内を5.0×10-3Pa程度の減圧状態とし、接合処理の雰囲気を清浄にするようにしても良い。次いで、加熱処理を行うことで、脆化層502において隣接する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、図7Dに示すように、脆化層502においてボンド基板500の一部である半導体膜504が、ボンド基板500から分離する。絶縁膜501はベース基板503に接合しているので、ベース基板503上にはボンド基板500から分離された半導体膜504が固定される。半導体膜504をボンド基板500から分離するための加熱処理の温度は、ベース基板503の歪み点を越えない温度とする。この加熱処理には、RTARapidThermalAnneal装置、抵抗加熱炉、マイクロ波加熱装置を用いることができる。RTA装置には、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置を用いることができる。GRTA装置を用いる場合は、加熱温度550°C以上650°C以下、処理時間0.5分以上60分以内とすることができる。抵抗加熱装置を用いる場合は、加熱温度200°C以上650°C以下、処理時間2時間以上4時間以内とすることができる。また、上記加熱処理は、マイクロ波などの高周波による誘電加熱を用いて行っても良い。誘電加熱による加熱処理は、高周波発生装置において生成された周波数300MHz乃至3THzの高周波をボンド基板500に照射することで行うことができる。具体的には、例えば、2.45GHzのマイクロ波を900W、14分間照射することで、脆化層内の隣接する微小ボイドどうしを結合させ、最終的にボンド基板500を脆化層において分断させることができる。抵抗加熱を有する縦型炉を用いた加熱処理の具体的な処理方法を説明する。ボンド基板500が貼り付けられたベース基板503を、縦型炉のボートに載置し、該ボートを縦型炉のチャンバーに搬入する。ボンド基板500の酸化を抑制するため、まずチャンバー内を排気して真空状態とする。真空度は、5×10-3Pa程度とする。真空状態にした後、窒素をチャンバー内に供給して、チャンバー内を大気圧の窒素雰囲気にする。この間、加熱温度を200°Cに上昇させる。チャンバー内を大気圧の窒素雰囲気にした後、温度200°Cで2時間加熱する。その後、1時間かけて400°Cに温度上昇させる。加熱温度400°Cの状態が安定したら、1時間かけて600°Cに温度上昇させる。加熱温度600°Cの状態が安定したら、600°Cで2時間加熱処理する。その後、1時間かけて、加熱温度400°Cまで下げ、10分~30分間後に、チャンバー内からボートを搬出する。大気雰囲気下で、ボート上に並べられたボンド基板500、及び半導体膜504が貼り付けられたベース基板503を冷却する。上記の抵抗加熱炉を用いた加熱処理では、絶縁膜501とベース基板503との結合力を強化するための加熱処理と、脆化層502を分割させる加熱処理が連続して行われる。この2つの加熱処理を異なる装置で行う場合は、例えば、抵抗加熱炉において、処理温度200°C、処理時間2時間の加熱処理を行った後、貼り合わされたベース基板503とボンド基板500を炉から搬出する。次いで、RTA装置で、処理温度600°C以上700°C以下、処理時間1分から数時間以内程度の加熱処理を行い、ボンド基板500を脆化層502で分断させる。なお、ボンド基板500の周辺部は、ベース基板503と接合していないことがある。これは、ボンド基板500の周辺部が面取りされている、或いは周辺部が曲率を有しているため、ベース基板503と絶縁膜501とが密着しない、または、ボンド基板500の周辺部では脆化層502が分割しにくいなどの理由によるものと考えられる。また、その他の理由として、ボンド基板500を作製する際に行われるCMPなどの研磨が、ボンド基板500の周辺部で不十分であり、中央部に比べて周辺部では表面が荒れていることが挙げられる。また、ボンド基板500を移送する際に、キャリア等でボンド基板500の周辺部に傷が入ってしまった場合、該傷も、周辺部がベース基板503に接合しにくい理由になると考えられる。そのため、ベース基板503には、ボンド基板500よりもサイズの小さい半導体膜504が貼り付けられる。なお、ボンド基板500を分離させる前に、ボンド基板500に水素化処理を行うようにしても良い。水素化処理は、例えば、水素雰囲気中において350°C、2時間程度行う。なお、ベース基板503と複数のボンド基板500とを貼り合わせる場合、該複数のボンド基板500が異なる結晶面方位を有していても良い。半導体中における多数キャリアの移動度は、結晶面方位によって異なる。よって、形成する半導体素子に適した結晶面方位を有するボンド基板500を、適宜選択して半導体膜504を形成すればよい。例えば半導体膜504を用いてn型の半導体素子を形成するならば、{100}面を有する半導体膜504を形成することで、該半導体素子における多数キャリアの移動度を高めることができる。また、例えば半導体膜504を用いてp型の半導体素子を形成するならば、{110}面を有する半導体膜504を形成することで、該半導体素子における多数キャリアの移動度を高めることができる。そして、半導体素子としてトランジスタを形成するならば、チャネルの向きと結晶面方位とを考慮し、半導体膜504の貼り合わせの方向を定めるようにする。次に、半導体膜504の表面を研磨により平坦化しても良い。平坦化は必ずしも必須ではないが、平坦化を行うことで、後に形成される半導体膜506及び半導体膜507とゲート絶縁膜の界面の特性を向上させることが出来る。具体的に研磨は、CMPまたは液体ジェット研磨などにより、行うことができる。半導体膜504の厚さは、上記平坦化により薄膜化される。上記平坦化は、エッチングする前の半導体膜504に施しても良いが、後にエッチングにより形成される半導体膜506及び半導体膜507に施しても良い。また研磨ではなく、半導体膜504の表面をエッチングすることでも、半導体膜504の表面を平坦化することができる。エッチングには、反応性イオンエッチングRIE:ReactiveIonEtching法、例えばICPInductivelyCoupledPlasmaエッチング法、ECRElectronCyclotronResonanceエッチング法、平行平板型容量結合型エッチング法、マグネトロンプラズマエッチング法、2周波プラズマエッチング法またはヘリコン波プラズマエッチング法等のドライエッチング法を用いれば良い。例えばICPエッチング法を用いる場合、エッチングガスである塩素の流量40sccm~100sccm、コイル型の電極に投入する電力100W~200W、下部電極バイアス側に投入する電力40W~100W、反応圧力0.5Pa~1.0Paとすれば良い。例えば、エッチングガスである塩素の流量100sccm、反応圧力1.0Pa、下部電極の温度70°C、コイル型の電極に投入するRF13.56MHz電力150W、下部電極バイアス側に投入する電力40W、エッチング時間25sec~27secとすることで、半導体膜504を50nm乃至60nm程度にまで薄膜化することができる。エッチングガスには、塩素、塩化硼素、塩化珪素または四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄または弗化窒素などのフッ素系ガス、酸素などを適宜用いることができる。上記エッチングにより、後に形成される半導体素子にとって最適となる膜厚まで半導体膜504を薄膜化できるのみならず、半導体膜504の表面を平坦化することができる。なお、ベース基板503に密着された半導体膜504は、脆化層502の形成、脆化層502における分断によって、結晶欠陥が形成されている、または、その表面の平坦性が損なわれている。そこで、本発明の一態様では、結晶欠陥を低減、および平坦性を向上するために、半導体膜504の表面に形成されている自然酸化膜などの酸化膜を除去する処理を行った後、半導体膜504にレーザ光の照射を行う。本実施の形態では、フッ化水素の濃度が0.5wtのDHFに半導体膜504を110秒間さらすことで酸化膜を除去する。レーザ光の照射は、半導体膜504を部分溶融させる程度のエネルギー密度で行うことが好ましい。完全溶融させると、液相となった半導体膜504で無秩序な核発生が起こるために、半導体膜504が再結晶化された際に微結晶が生成し、結晶性が低下するからである。部分溶融させることで、半導体膜504では、溶融されていない固相部分から結晶成長が進行する、いわゆる縦成長が起こる。縦成長による再結晶化によって、半導体膜504の結晶欠陥が減少され、結晶性が回復される。なお、半導体膜504が完全溶融状態であるとは、半導体膜504が絶縁膜501との界面まで溶融され、液体状態になっていることをいう。他方、半導体膜504が部分溶融状態であるとは、上層が溶融して液相であり、下層が固相である状態をいう。このレーザ光の照射には、半導体膜504を部分的に溶融させるためにパルス発振でレーザ光の照射を行うことが望ましい。例えば、パルス発振の場合は、繰り返し周波数1MHz以下、パルス幅10n秒以上500n秒以下である。例えば、繰り返し周波数10Hz~300Hz、パルス幅25n秒、波長308nmのXeClエキシマレーザを用いることができる。レーザ光は、半導体に選択的に吸収される固体レーザの基本波または第2高調波であることが望ましい。具体的には、例えば、波長が250nm以上700nm以下の範囲のレーザ光を用いることができる。また、レーザ光のエネルギーは、レーザ光の波長、レーザ光の表皮深さ、半導体膜504の膜厚などを考慮して決定することができる。例えば、半導体膜504の厚さが120nm程度で、レーザ光の波長が308nmのパルス発振レーザを用いる場合は、レーザ光のエネルギー密度を600mJ/cm2~700mJ/cm2とすれば良い。パルス発振のレーザとして、例えばArレーザ、Krレーザ、エキシマレーザ、CO2レーザ、YAGレーザ、Y2O3レーザ、YVO4レーザ、YLFレーザ、YAlO3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ti:サファイアレーザ、銅蒸気レーザまたは金蒸気レーザを用いることができる。本実施の形態では、レーザ光の照射は、半導体膜504の膜厚が146nm程度の場合、次のように行うことができる。レーザ光のレーザ発振器として、XeClエキシマレーザ波長:308nm、パルス幅:20n秒、繰り返し周波数30Hzを用いる。光学系により、レーザ光の断面を0.4mm×120mmの線状に整形する。レーザ光の走査速度を0.5mm/秒とし、レーザ光を半導体膜504に照射する。レーザ光の照射により、図7Eに示すように、結晶欠陥が修復された半導体膜505が形成される。なお、レーザ光の照射は、希ガスまたは窒素雰囲気のような不活性雰囲気、または減圧雰囲気で行うことが好ましい。上記雰囲気中でレーザ光を照射するには、気密性のあるチャンバー内でレーザ光を照射し、このチャンバー内の雰囲気を制御すればよい。チャンバーを用いない場合は、レーザ光の被照射面に窒素ガスなど不活性ガスを吹き付けることで不活性雰囲気でのレーザ光の照射を実現することができる。不活性雰囲気または減圧雰囲気においてレーザ光の照射を行うことで、大気雰囲気で行う場合よりも、自然酸化膜の発生をより抑え、レーザ光照射後に形成される半導体膜505にひび割れが生じる、またはピッチ縞が発生するのを抑え、半導体膜505の平坦性を向上させることができ、レーザ光の使用可能なエネルギー範囲を広くすることができる。光学系により、レーザ光は、エネルギー分布を均一にし、かつ断面の形状を線状にすることが好ましい。このことにより、スループット良く、かつレーザ光の照射を均一に行うことができる。レーザ光のビーム長は、ベース基板503の1辺より長くすることで、1回の走査で、ベース基板503に貼り付けられた全ての半導体膜504にレーザ光を照射することができる。レーザ光のビーム長がベース基板503の1辺より短い場合は、複数回の走査で、ベース基板503に貼り付けられた全ての半導体膜504にレーザ光を照射することができるような、長さにすればよい。レーザ光を照射する前に、ドライエッチングにより半導体膜504の表面を平坦化している場合、ドライエッチングにより半導体膜504の表面付近で結晶欠陥などの損傷が生じていることがある。しかし上記レーザ光の照射により、ドライエッチングにより生じる損傷をも補修することが可能である。次にレーザ光を照射した後に、半導体膜505の表面をエッチングしても良い。レーザ光の照射後に半導体膜505の表面をエッチングする場合は、必ずしもレーザ光の照射を行う前に半導体膜504の表面をエッチングする必要はない。また、レーザ光の照射を行う前に半導体膜504の表面をエッチングした場合は、必ずしもレーザ光の照射後に半導体膜505の表面をエッチングする必要はない。上記エッチングにより、後に形成される半導体素子にとって最適となる膜厚まで半導体膜505を薄膜化できるのみならず、半導体膜505の表面を平坦化することができる。レーザ光を照射した後、半導体膜505に500°C以上650°C以下の加熱処理を行うことが好ましい。この加熱処理によって、レーザ光の照射で回復されなかった、半導体膜505の欠陥の消滅、半導体膜505の歪みの緩和をすることができる。この加熱処理には、RTARapidThermalAnneal装置、抵抗加熱炉、マイクロ波加熱装置を用いることができる。RTA装置には、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置を用いることができる。例えば、抵抗加熱炉を用いた場合は、600°Cで4時間加熱するとよい。次に、図8Aに示すように、半導体膜505を部分的にエッチングすることで、半導体膜505から島状の半導体膜506と半導体膜507を形成する。半導体膜506、507をさらにエッチングすることで、半導体膜506、507の端部において接合の強度が不十分である領域を、除去することができる。なお、本実施の形態では、一つの半導体膜505をエッチングすることで半導体膜506と半導体膜507を形成しているが、形成される半導体膜の数はこれに限定されない。なお、半導体膜504が分離された後のボンド基板500は、その表面を平坦化することで、再度、半導体膜504を分離させることができる。具体的には、ボンド基板500の主に端部に残存した絶縁膜501を、エッチングなどにより除去する。絶縁膜501が酸化珪素、酸化窒化珪素、または窒化酸化珪素で形成されている場合、フッ酸を用いたウェットエッチングを用いることが出来る。次に、半導体膜504の分離によりボンド基板500の端部に形成された凸部と、水素を過剰に含んでいる、残存した脆化層を除去する。ボンド基板500のエッチングには、ウェットエッチングを用いることが好ましく、エッチング液には、水酸化テトラメチルアンモニウムtetramethylammoniumhydroxide、略称:TMAH溶液を用いることができる。次に、ボンド基板500の表面を研磨する。研磨は、CMPを用いることができる。ボンド基板500の表面を平滑化するため、1μm~10μm程度研磨することが望ましい。研磨後は、ボンド基板500表面に研磨粒子などが残るため、フッ酸などを用いたRCA洗浄を行う。ボンド基板500を再利用することで、半導体基板の材料コストを削減することができる。半導体膜506と半導体膜507には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのp型不純物、若しくはリン、砒素などのn型不純物を添加しても良い。閾値電圧を制御するための不純物の添加は、パターニングする前の半導体膜に対して行っても良いし、パターニング後に形成された半導体膜506と半導体膜507に対して行っても良い。また、閾値電圧を制御するための不純物の添加を、ボンド基板に対して行っても良い。若しくは、不純物の添加を、閾値電圧を大まかに調整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、パターニング前の半導体膜に対して、またはパターニングにより形成された半導体膜506及び半導体膜507に対しても行っても良い。次に図8Bに示すように、半導体膜506と半導体膜507を覆うように、ゲート絶縁膜508を形成する。ゲート絶縁膜508は、高密度プラズマ処理を行うことにより半導体膜506と半導体膜507の表面を酸化または窒化することで形成することができる。高密度プラズマ処理は、例えばHe、Ar、Kr、Xeなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行う。この場合プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカルOHラジカルを含む場合もあるや窒素ラジカルNHラジカルを含む場合もあるによって、半導体膜の表面を酸化または窒化することにより、1~20nm、望ましくは5~10nmの絶縁膜が半導体膜に接するように形成される。この5~10nmの絶縁膜をゲート絶縁膜508として用いる。例えば、一酸化二窒素N2OをArで1~3倍流量比に希釈して、10~30Paの圧力にて3~5kWのマイクロ波2.45GHz電力を印加して半導体膜506と半導体膜507の表面を酸化若しくは窒化させる。この処理により1nm~10nm好ましくは2nm~6nmの絶縁膜を形成する。さらに一酸化二窒素N2OとシランSiH4を導入し、10~30Paの圧力にて3~5kWのマイクロ波2.45GHz電力を印加して気相成長法により酸化窒化シリコン膜を形成してゲート絶縁膜を形成する。固相反応と気相成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れたゲート絶縁膜を形成することができる。上述した高密度プラズマ処理による半導体膜の酸化または窒化は固相反応で進むため、ゲート絶縁膜508と半導体膜506及び半導体膜507の界面準位密度をきわめて低くすることができる。また高密度プラズマ処理により半導体膜506及び半導体膜507を直接酸化または窒化することで、形成される絶縁膜の厚さのばらつきを抑えることが出来る。また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。或いは、半導体膜506と半導体膜507を熱酸化させることで、ゲート絶縁膜508を形成するようにしても良い。また、プラズマCVD法またはスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウムまたは酸化タンタルを含む膜を、単層で、または積層させることで、ゲート絶縁膜508を形成しても良い。次に、図8Cに示すように、ゲート絶縁膜508上に導電膜を形成した後、該導電膜を所定の形状に加工パターニングすることで、半導体膜506と半導体膜507の上方にゲート電極509を形成する。導電膜の形成にはCVD法、スパッタリング法等を用いることが出来る。導電膜は、タンタルTa、タングステンW、チタンTi、モリブデンMo、アルミニウムAl、銅Cu、クロムCr、ニオブNb等を用いることが出来る。また上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。2つの導電膜の組み合わせとして、1層目に窒化タンタルまたはタンタルを、2層目にタングステンを用いることが出来る。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、2層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、2層の導電膜の組み合わせとして、例えば、n型を付与する不純物がドーピングされた珪素とニッケルシリサイド、n型を付与する不純物がドーピングされた珪素とタングステンシリサイド等も用いることが出来る。また、本実施の形態ではゲート電極509を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。ゲート電極509は積層された複数の導電膜で形成されていても良い。3つ以上の導電膜を積層する3層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。なおゲート電極509を形成する際に、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極509を形成しても良い。なお液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出または噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。またゲート電極509は、導電膜を形成後、ICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用い、エッチング条件コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適宜用いることができる。次に図8Dに示すように、ゲート電極509をマスクとして一導電型を付与する不純物元素を半導体膜506、半導体膜507に添加する。本実施の形態では、半導体膜506にn型を付与する不純物元素例えばリンまたはヒ素を、半導体膜507にp型を付与する不純物元素例えばボロンを添加する。なお、p型を付与する不純物元素を半導体膜507に添加する際、n型の不純物が添加される半導体膜506はマスク等で覆い、p型を付与する不純物元素の添加が選択的に行われるようにする。逆にn型を付与する不純物元素を半導体膜506に添加する際、p型の不純物が添加される半導体膜507はマスク等で覆い、n型を付与する不純物元素の添加が選択的に行われるようにする。或いは、先に半導体膜506及び半導体膜507にp型もしくはn型のいずれか一方を付与する不純物元素を添加した後、一方の半導体膜のみに選択的により高い濃度でp型もしくはn型のうちの他方を付与する不純物元素のいずれか一方を添加するようにしても良い。上記不純物の添加により、半導体膜506に不純物領域510、半導体膜507に不純物領域511が形成される。次に、図9Aに示すように、ゲート電極509の側面にサイドウォール512を形成する。サイドウォール512は、例えば、ゲート絶縁膜508及びゲート電極509を覆うように新たに絶縁膜を形成し、垂直方向を主体とした異方性エッチングにより、新たに形成された該絶縁膜を部分的にエッチングすることで、形成することが出来る。上記異方性エッチングにより、新たに形成された絶縁膜が部分的にエッチングされて、ゲート電極509の側面にサイドウォール512が形成される。なお上記異方性エッチングにより、ゲート絶縁膜508も部分的にエッチングしても良い。サイドウォール512を形成するための絶縁膜は、LPCVD法、プラズマCVD法、スパッタリング法等により、珪素膜、酸化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜や、有機樹脂などの有機材料を含む膜を、単層または積層して形成することができる。本実施の形態では、膜厚100nmの酸化珪素膜をプラズマCVD法によって形成する。またエッチングガスとしては、CHF3とヘリウムの混合ガスを用いることができる。なお、サイドウォール512を形成する工程は、これらに限定されるものではない。次に、図9Bに示すように、ゲート電極509及びサイドウォール512をマスクとして、半導体膜506、半導体膜507に一導電型を付与する不純物元素を添加する。なお、半導体膜506、半導体膜507には、それぞれ先の工程で添加した不純物元素と同じ導電型の不純物元素をより高い濃度で添加する。なお、p型を付与する不純物元素を半導体膜507に添加する際、n型の不純物が添加される半導体膜506はマスク等で覆い、p型を付与する不純物元素の添加が選択的に行われるようにする。逆にn型を付与する不純物元素を半導体膜506に添加する際、p型の不純物が添加される半導体膜507はマスク等で覆い、n型を付与する不純物元素の添加が選択的に行われるようにする。上記不純物元素の添加により、半導体膜506に、一対の高濃度不純物領域513と、一対の低濃度不純物領域514と、チャネル形成領域515とが形成される。また、上記不純物元素の添加により、半導体膜507に、一対の高濃度不純物領域516と、一対の低濃度不純物領域517と、チャネル形成領域518とが形成される。高濃度不純物領域513、高濃度不純物領域516はソース領域又はドレイン領域として機能し、低濃度不純物領域514、低濃度不純物領域517はLDDLightlyDopedDrain領域として機能する。なお、LDD領域は必ずしも設ける必要はなく、ソース領域又はドレイン領域として機能する不純物領域だけ形成しても良い。或いは、ソース領域とドレイン領域のいずれか一方の側にのみ、LDD領域を形成しても良い。なお、シリコンを用いたトランジスタの場合、ソース領域とドレイン領域が、それぞれソース電極、ドレイン電極として機能する。半導体膜507上に形成されたサイドウォール512と、半導体膜506上に形成されたサイドウォール512は、キャリアが移動する方向における幅が同じになるように形成しても良いが、該幅が異なるように形成しても良い。p型トランジスタとなる半導体膜507上のサイドウォール512の幅は、n型トランジスタとなる半導体膜506上のサイドウォール512の幅よりも長くすると良い。なぜならば、p型トランジスタにおいてソース領域及びドレイン領域を形成するために注入されるボロンは拡散しやすく、短チャネル効果を誘起しやすいためである。p型トランジスタにおいて、サイドウォール512の幅をより長くすることで、ソース領域及びドレイン領域に高濃度のボロンを添加することが可能となり、ソース領域及びドレイン領域を低抵抗化することができる。次に、ソース領域及びドレイン領域をさらに低抵抗化するために、半導体膜506、半導体膜507をシリサイド化することで、シリサイド層を形成しても良い。シリサイド化は、半導体膜に金属を接触させ、加熱処理、GRTA法、LRTA法等により、半導体膜中の珪素と金属とを反応させて行う。シリサイド層としては、コバルトシリサイド若しくはニッケルシリサイドを用いれば良い。半導体膜506、半導体膜507の厚さが薄い場合には、この領域の半導体膜506、半導体膜507の底部までシリサイド反応を進めても良い。シリサイド化に用いる金属の材料として、チタンTi、ニッケルNi、タングステンW、モリブデンMo、コバルトCo、ジルコニウムZr、ハフニウムHf、タンタルTa、バナジウムV、ネオジムNd、クロムCr、白金Pt、パラジウムPd等を用いることができる。また、レーザ照射やランプなどの光照射によってシリサイドを形成しても良い。上述した一連の工程により、nチャネル型トランジスタ520と、pチャネル型トランジスタ521が形成される。図9Bに示す工程まで終了したら、次いで、nチャネル型トランジスタ520、pチャネル型トランジスタ521上に、酸化物半導体を用いたトランジスタを作製する。まず、図10Aに示すように、nチャネル型トランジスタ520、pチャネル型トランジスタ521を覆うように絶縁膜530を形成する。絶縁膜530を設けることで、加熱処理の際にゲート電極509の表面が酸化されるのを防ぐことが出来る。具体的に絶縁膜530として、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、酸化アルミニウム、酸化珪素などを用いるのが望ましい。本実施の形態では、膜厚50nm程度の酸化窒化珪素膜を、絶縁膜530として用いる。次に、図10Aに示すように、nチャネル型トランジスタ520、pチャネル型トランジスタ521を覆うように、絶縁膜530上に絶縁膜531、絶縁膜532を形成する。絶縁膜531、絶縁膜532は、後の作製工程における加熱処理の温度に耐えうる材料を用いる。具体的に、絶縁膜531、絶縁膜532は、例えば、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。なお、本実施の形態では、絶縁膜530上に絶縁膜531、絶縁膜532を積層しているが、絶縁膜530上に形成する絶縁膜は単層の絶縁膜であっても良いし、3層以上の絶縁膜が積層されていても良い。絶縁膜532は、その表面をCMPなどにより平坦化させても良い。次いで、図10Bに示すように、絶縁膜532上に、ゲート電極601、電極602を形成する。ゲート電極601、電極602の材料は、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等の金属材料、これら金属材料を主成分とする合金材料を用いた導電膜、或いはこれら金属の窒化物を、単層で又は積層で用いることができる。なお、後の工程において行われる加熱処理の温度に耐えうるのであれば、上記金属材料としてアルミニウム、銅を用いることも出来る。アルミニウムまたは銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用いることができる。例えば、二層の積層構造を有するゲート電極601、電極602として、アルミニウム膜上にモリブデン膜が積層された二層の積層構造、銅膜上にモリブデン膜を積層した二層構造、銅膜上に窒化チタン膜若しくは窒化タンタル膜を積層した二層構造、または、窒化チタン膜とモリブデン膜とを積層した二層構造とすることが好ましい。3層の積層構造を有するゲート電極601、電極602としては、アルミニウム膜、アルミニウムとシリコンの合金膜、アルミニウムとチタンの合金膜またはアルミニウムとネオジムの合金膜を中間層とし、タングステン膜、窒化タングステン膜、窒化チタン膜またはチタン膜を上下層として積層した構造とすることが好ましい。また、ゲート電極601、電極602に酸化インジウム、インジウム錫酸化物、酸化インジウム酸化亜鉛合金、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、または酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。ゲート電極601、電極602の膜厚は、10nm~400nm、好ましくは100nm~200nmとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により150nmのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工パターニングすることで、ゲート電極601、電極602を形成する。なお、形成されたゲート電極の端部がテーパー形状であると、上に積層するゲート絶縁膜の被覆性が向上するため好ましい。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。次いで、図10Cに示すように、ゲート電極601、電極602上に、ゲート絶縁膜603を形成する。ゲート絶縁膜603は、プラズマCVD法又はスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜を単層で又は積層させて形成することができる。ゲート絶縁膜603は、水分や、水素などの不純物を極力含まないことが望ましい。スパッタリング法により酸化珪素膜を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いる。不純物を除去することによりi型化又は実質的にi型化された酸化物半導体高純度化された酸化物半導体は界面準位、界面電荷に対して極めて敏感であるため、高純度化された酸化物半導体とゲート絶縁膜603の界面特性は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁膜GIは、高品質化が要求される。例えば、μ波周波数2.45GHzを用いた高密度プラズマCVDは、緻密で絶縁耐圧の高い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体と高品質なゲート絶縁膜とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。もちろん、ゲート絶縁膜として良質な絶縁膜を形成できるものであれば、スパッタリング法やプラズマCVD法など他の成膜方法を適用することができる。また、成膜後の熱処理によってゲート絶縁膜の膜質、ゲート絶縁膜と酸化物半導体との界面特性が改善される絶縁膜であっても良い。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿論のこと、ゲート絶縁膜と酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。バリア性の高い材料を用いた絶縁膜と、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜とを積層させた構造を有するゲート絶縁膜603を形成しても良い。この場合、酸化珪素膜、酸化窒化珪素膜などの絶縁膜は、バリア性の高い絶縁膜と酸化物半導体膜の間に形成する。バリア性の高い絶縁膜として、例えば窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などが挙げられる。バリア性の高い絶縁膜を用いることで、水分または水素などの雰囲気中の不純物、或いは基板内に含まれるアルカリ金属、重金属などの不純物が、酸化物半導体膜内、ゲート絶縁膜603内、或いは、酸化物半導体膜と他の絶縁膜の界面とその近傍に入り込むのを防ぐことができる。また、酸化物半導体膜に接するように窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い絶縁膜が直接酸化物半導体膜に接するのを防ぐことができる。例えば、第1のゲート絶縁膜としてスパッタリング法により膜厚50nm以上200nm以下の窒化珪素膜SiNyy>0を形成し、第1のゲート絶縁膜上に第2のゲート絶縁膜として膜厚5nm以上300nm以下の酸化珪素膜SiOxx>0を積層して、膜厚100nmのゲート絶縁膜603としても良い。ゲート絶縁膜603の膜厚は、トランジスタに要求される特性によって適宜設定すればよく、350nm乃至400nm程度でもよい。本実施の形態では、スパッタ法で形成された膜厚50nmの窒化珪素膜上に、スパッタ法で形成された膜厚100nmの酸化珪素膜を積層させた構造を有する、ゲート絶縁膜603を形成する。なお、ゲート絶縁膜603に水素、水酸基及び水分がなるべく含まれないようにするためには、成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極601、電極602が形成されたベース基板503を予備加熱し、ベース基板503に吸着した水分または水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、100°C以上400°C以下、好ましくは150°C以上300°C以下である。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。次いで、ゲート絶縁膜603上に膜厚2nm以上200nm以下、好ましくは膜厚3nm以上50nm以下、さらに好ましくは膜厚3nm以上20nm以下の酸化物半導体膜を形成する。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス例えばアルゴン雰囲気下、酸素雰囲気下、又は希ガス例えばアルゴン及び酸素混合雰囲気下においてスパッタ法により形成することができる。なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁膜603の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。酸化物半導体膜は、上述したような酸化物半導体を用いることができる。本実施の形態では、Inインジウム、Gaガリウム、及びZn亜鉛を含む金属酸化物ターゲットを用いたスパッタ法により得られる膜厚30nmのIn-Ga-Zn-O系非単結晶膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各金属の組成比がIn:Ga:Zn=1:1:0.5、In:Ga:Zn=1:1:1、またはIn:Ga:Zn=1:1:2である金属酸化物ターゲットを用いることができる。また、SiO2を2重量以上10重量以下含むターゲットを用いて成膜を行ってもよい。また、In、Ga、及びZnを含む金属酸化物ターゲットの充填率は90以上100以下、好ましくは95以上99.9である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いてベース基板503上に酸化物半導体膜を成膜する。成膜時に、基板温度を100°C以上600°C以下、好ましくは200°C以上400°C以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水H2Oなど水素原子を含む化合物より好ましくは炭素原子を含む化合物も等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。成膜条件の一例としては、基板とターゲットの間との距離を100mm、圧力0.6Pa、直流DC電源0.5kW、酸素酸素流量比率100雰囲気下の条件が適用される。なお、パルス直流DC電源を用いると、成膜時に発生するパーティクルと呼ばれる塵埃が軽減でき、膜厚分布も均一となるために好ましい。なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室でゲート絶縁膜603までが形成されたベース基板503を予備加熱し、ベース基板503に吸着した水分または水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、100°C以上400°C以下、好ましくは150°C以上300°C以下である。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、絶縁膜612の成膜前に、ソース電極607及びドレイン電極608、配線609~配線611まで形成したベース基板503にも同様に行ってもよい。次いで、図10Cに示すように、酸化物半導体膜をエッチングなどにより所望の形状に加工パターニングし、ゲート絶縁膜603上のゲート電極601と重なる位置に、島状の酸化物半導体膜605を形成する。島状の酸化物半導体膜605を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。なお、島状の酸化物半導体膜605を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス塩素系ガス、例えば塩素Cl2、三塩化硼素BCl3、四塩化珪素SiCl4、四塩化炭素CCl4などが好ましい。また、フッ素を含むガスフッ素系ガス、例えば四弗化炭素CF4、六弗化硫黄SF6、三弗化窒素NF3、トリフルオロメタンCHF3など、臭化水素HBr、酸素O2、これらのガスにヘリウムHeやアルゴンArなどの希ガスを添加したガス、などを用いることができる。ドライエッチング法としては、平行平板型RIEReactiveIonEtching法や、ICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等を適宜調節する。ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ITO-07N関東化学社製を用いてもよい。また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によって除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再利用してもよい。当該エッチング後の廃液から酸化物半導体膜に含まれるインジウム等の材料を回収して再利用することにより、資源を有効活用し低コスト化を図ることができる。なお、次工程の導電膜を形成する前に逆スパッタを行い、島状の酸化物半導体膜605及びゲート絶縁膜603の表面に付着しているレジスト残渣などを除去することが好ましい。次いで、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エアCRDSキャビティリングダウンレーザー分光法方式の露点計を用いて測定した場合の水分量が20ppm露点換算で-55°C以下、好ましくは1ppm以下、好ましくは10ppb以下の空気雰囲気下において、酸化物半導体膜605に加熱処理を施す。酸化物半導体膜605に加熱処理を施すことで、酸化物半導体膜605中の水分または水素を脱離させることができる。具体的には、300°C以上850°C以下若しくはガラス基板の歪点以下の温度、好ましくは550°C以上750°C以下で加熱処理を行えば良い。例えば、600°C、3分間以上6分間以下程度で行えばよい。加熱処理にRTA法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。或いは、基板温度が450°Cに達した状態で、1時間程度、加熱処理を行うようにしても良い。本実施の形態では、加熱処理装置の一つである電気炉を用い、酸化物半導体膜605に対して、窒素雰囲気下において、加熱処理を行う。なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、加熱処理として、650°C~700°Cの高温に加熱した不活性ガス中に基板を移動させて、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すGRTAを行ってもよい。GRTAを用いると短時間での高温加熱処理が可能となる。なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水分または水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上、即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。水分または水素などの不純物が酸化物半導体に添加されていると、ゲートバイアス熱ストレス試験BT試験、試験条件は例えば、85°C、2×106V/cm、12時間において、不純物と酸化物半導体の主成分との結合手が、強電界B:バイアスと高温T:温度により切断され、生成された未結合手がしきい値電圧Vthのドリフトを誘発することとなる。しかし、上述したように、ゲート絶縁膜と酸化物半導体膜との界面特性を良好にし、なおかつ、酸化物半導体膜中の不純物、特に水分または水素等を極力除去することにより、BT試験に対しても安定なトランジスタが得られる。以上の工程により酸化物半導体膜605中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体膜の安定化を図ることができる。また、ガラス転移温度以下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体膜を形成することができる。このため、大面積基板を用いてトランジスタを作製することができるため、量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸化物半導体膜を用いることで、耐圧性が高く、ショートチャネル効果が低く、オンオフ比の高いトランジスタを作製することができる。上記加熱処理は、酸化物半導体膜の成膜以降であれば、いつでも行うことができる。なお、酸化物半導体膜を加熱する場合、酸化物半導体膜の材料や加熱条件にもよるが、その表面に板状結晶が形成されることがある。板状結晶は、酸化物半導体膜の表面に対して略垂直にc軸配向した単結晶体であることが好ましい。また、単結晶体でなくとも、各結晶が、酸化物半導体膜の表面に対して略垂直にc軸配向した多結晶体であることが好ましい。そして、上記多結晶体は、c軸配向していることに加えて、各結晶のab面が一致するか、a軸、或いは、b軸が一致していることが好ましい。なお、酸化物半導体膜の下地表面に凹凸がある場合、板状結晶は多結晶体となる。したがって、下地表面は可能な限り平坦であることが望まれる。次に、絶縁膜530、絶縁膜531、絶縁膜532、ゲート絶縁膜603を部分的にエッチングすることで、nチャネル型トランジスタ520が有する高濃度不純物領域513と、pチャネル型トランジスタ521が有する高濃度不純物領域516と、電極602に達するコンタクトホールを形成する。そして、酸化物半導体膜605上に、ソース電極またはドレイン電極これと同じ層で形成される配線を含むとして用いる導電膜を、スパッタ法や真空蒸着法で形成したあと、エッチング等により該導電膜をパターニングすることで、図11Aに示すように、酸化物半導体膜605上のソース電極607及びドレイン電極608と、電極602及び高濃度不純物領域513に接する配線609と、高濃度不純物領域516に接する配線610と、高濃度不純物領域513及び高濃度不純物領域516に接する配線611とを、それぞれ形成する。ソース電極及びドレイン電極これと同じ層で形成される配線を含むとなる導電膜の材料としては、Al、Cr、Cu、Ta、Ti、Mo、Wからから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、Al、Cuなどの金属膜の下側もしくは上側にCr、Ta、Ti、Mo、Wなどの高融点金属膜を積層させた構成としても良い。また、Si、Ti、Ta、W、Mo、Cr、Nd、Sc、YなどAl膜に生ずるヒロックやウィスカーの発生を防止する元素が添加されているAl材料を用いることで耐熱性を向上させることが可能となる。また、導電膜は、単層構造でも、2層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する2層構造、Ti膜と、そのTi膜上に重ねてアルミニウム膜を積層し、さらにその上にTi膜を成膜する3層構造などが挙げられる。また、ソース電極及びドレイン電極これと同じ層で形成される配線を含むとなる導電膜としては導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、インジウム錫酸化物In2O3―SnO2、ITOと略記する、酸化インジウム酸化亜鉛合金In2O3―ZnOまたは前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。なお、導電膜のエッチングの際に、酸化物半導体膜605がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、島状の酸化物半導体膜605の露出した部分が一部エッチングされることで、溝部凹部が形成されることもある。本実施の形態では、導電膜にチタン膜を用いたので、アンモニア過水31重量過酸化水素水:28重量アンモニア水:水=5:2:2を用いて、選択的に導電膜をウェットエッチングすることができるが、酸化物半導体膜605も一部エッチングされる場合もある。或いは、塩素Cl2、塩化硼素BCl3などを含むガスを用いて、導電膜をドライエッチングしても良い。なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。次いで、N2O、N2、またはArなどのガスを用いたプラズマ処理を行う。このプラズマ処理によって露出している酸化物半導体膜の表面に付着した吸着水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。なお、プラズマ処理を行った後、図11Bに示すように、ソース電極607及びドレイン電極608と、配線609~配線611と、酸化物半導体膜605とを覆うように、絶縁膜612を形成する。絶縁膜612は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。絶縁膜612に水素が含まれると、その水素が酸化物半導体膜へ侵入し、又は水素が酸化物半導体膜中の酸素を引き抜き、酸化物半導体膜のバックチャネル部が低抵抗化n型化してしまい、寄生チャネルが形成されるおそれがある。よって、絶縁膜612ができるだけ水素を含まない膜になるように、水素を用いない成膜方法で絶縁膜612を形成することが重要である。上記絶縁膜612には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体膜605に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、ソース電極607及びドレイン電極608及び酸化物半導体膜605と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体膜605内、ゲート絶縁膜603内、或いは、酸化物半導体膜605と他の絶縁膜の界面とその近傍に、水分または水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体膜605に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体膜605に接するのを防ぐことができる。本実施の形態では、スパッタ法で形成された膜厚200nmの酸化珪素膜上に、スパッタ法で形成された膜厚100nmの窒化珪素膜を積層させた構造を有する、絶縁膜612を形成する。成膜時の基板温度は、室温以上300°C以下とすればよく、本実施の形態では100°Cとする。なお、絶縁膜612を形成した後に、加熱処理を施しても良い。加熱処理は、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エアCRDSキャビティリングダウンレーザー分光法方式の露点計を用いて測定した場合の水分量が20ppm露点換算で-55°C以下、好ましくは1ppm以下、好ましくは10ppb以下の空気雰囲気下において、好ましくは200°C以上400°C以下、例えば250°C以上350°C以下で行う。本実施の形態では、例えば、窒素雰囲気下で250°C、1時間の加熱処理を行う。或いは、ソース電極607及びドレイン電極608と、配線609~配線611とを形成する前に、酸化物半導体膜に対して行った先の加熱処理と同様に、高温短時間のRTA処理を行っても良い。酸化物半導体膜に対して行った先の加熱処理により、酸化物半導体膜605に酸素欠損が発生していたとしても、ソース電極607とドレイン電極608の間に設けられた酸化物半導体膜605の露出領域に接して、酸素を含む絶縁膜612が設けられた後に、加熱処理が施されることによって、酸化物半導体膜605に酸素が供与される。そのため、酸化物半導体膜605の絶縁膜612と接する領域に酸素が供与されることで、ドナーとなる酸素欠損を低減し、化学量論的組成比を満たすことが可能である。その結果、酸化物半導体膜605をi型化または実質的にi型化にすることができ、トランジスタの電気特性の向上および、電気特性のばらつきを軽減することができる。この加熱処理を行うタイミングは、絶縁膜612の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体膜605をi型化または実質的にi型化にすることができる。次いで、絶縁膜612上に導電膜を形成した後、該導電膜をパターニングすることで、酸化物半導体膜605と重なる位置にバックゲート電極を形成しても良い。バックゲート電極を形成する場合、バックゲート電極を覆うように絶縁膜を形成する。バックゲート電極は、ゲート電極601、電極602、或いはソース電極607及びドレイン電極608、配線609~配線611と同様の材料、構造を用いて形成することが可能である。バックゲート電極の膜厚は、10nm~400nm、好ましくは100nm~200nmとする。本実施の形態では、チタン膜、アルミニウム膜、チタン膜が積層された構造を有する導電膜を形成した後、フォトリソグラフィ法などによりレジストマスクを形成し、エッチングにより不要な部分を除去して、該導電膜を所望の形状に加工パターニングすることで、バックゲート電極を形成する。絶縁膜は、雰囲気中の水分、水素などがトランジスタの特性に影響を与えるのを防ぐことができる、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などを、プラズマCVD法又はスパッタリング法等により単層で又は積層させて形成することができる。バリア性の効果を得るには、絶縁膜は、例えば厚さ15nm~400nmの膜厚で形成することが好ましい。本実施の形態では、プラズマCVD法により300nmの絶縁膜を形成する。成膜条件は、シランガスの流量を4sccmとし、一酸化二窒素N2Oの流量を800sccmとし、基板温度を400°Cとする。以上の工程により、スイッチング素子として機能するトランジスタ620と、位相反転素子を構成するnチャネル型トランジスタ520、pチャネル型トランジスタ521と、容量素子623が形成される。なお、容量素子623は、電極602とソース電極607とが、ゲート絶縁膜603を間に挟んで重なり合っている領域に形成される。なお、容量素子623は、必ずしもトランジスタ620と同じ層上に形成する必要はなく、例えば、nチャネル型トランジスタ520、pチャネル型トランジスタ521と同じ層上に形成しても良い。トランジスタ620は、ゲート電極601と、ゲート電極601上のゲート絶縁膜603と、ゲート絶縁膜603上においてゲート電極601と重なっている酸化物半導体膜605と、酸化物半導体膜605上に形成された一対のソース電極607またはドレイン電極608とを有する。さらに、トランジスタ620は、酸化物半導体膜605上に形成された絶縁膜612を、その構成要素に含めても良い。図11Bに示すトランジスタ620は、ソース電極607とドレイン電極608の間において、酸化物半導体膜605の一部が露出したチャネルエッチ構造である。なお、トランジスタ620はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極601を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。なお、酸化物半導体のバンドギャップは3.0~3.5eVである。一方、炭化シリコンのバンドギャップは3.26eV、窒化ガリウムのバンドギャップは3.39eVと、ともにシリコンの約3倍程度の大きなバンドギャップを有している。よって、これら炭化シリコンや窒化ガリウムなどの化合物半導体は、ワイドギャップ半導体という点において、酸化物半導体と共通であり、バンドギャップが大きいという特性が、信号処理回路の耐圧向上、電力損失の低減などに有利である。ところが、炭化シリコンや窒化ガリウムなどの化合物半導体は単結晶であることが必須で、単結晶材料を得るためには、酸化物半導体のプロセス温度よりも著しく高い温度による結晶成長であるとか、特殊な基板上のエピタキシャル成長が必要であるとか、作製条件が厳しく、いずれも入手が容易なシリコンウェハや低いガラス基板上への成膜は不可能である。よって、安価な基板を利用できない上に、基板の大型化には対応できないため、炭化シリコンや窒化ガリウムなどの化合物半導体を用いた信号処理回路は量産性が低い。一方、酸化物半導体は、300°C~850°Cの熱処理で成膜することが可能であり、ガラス基板上への成膜が可能であり、また、本実施の形態で示したように、通常の半導体材料を用いた集積回路上に、酸化物半導体による半導体素子を積層させることも可能である。次いで、本実施の形態のように酸化物半導体膜中に含まれる水分または水素などの不純物を極力除去し、酸化物半導体膜を高純度化することが、トランジスタの特性にどのように影響を与えるかを以下に説明する。図19に、酸化物半導体を用いたトランジスタの断面図を示す。ゲート電極GE上にゲート絶縁膜GIを介して酸化物半導体膜OSが設けられ、その上にソース電極S及びドレイン電極Dが設けられ、ソース電極S及びドレイン電極D上に絶縁膜が設けられている。図20に、図19に示すA-A’断面におけるエネルギーバンド図模式図を示す。また、図20において黒丸●は電子を示し、白丸○は正孔を示し、それぞれは電荷-q、電荷qを有している。ドレイン電極Dに正の電圧VD>0を印加した上で、破線はゲート電極GEに電圧を印加しない場合VG=0、実線はゲート電極GEに正の電圧VG>0を印加する場合を示す。ゲート電極GEに電圧を印加しない場合は高いポテンシャル障壁のためにソース電極Sから酸化物半導体膜OS側へキャリア電子が注入されず、電流を流さないオフ状態を示す。一方、ゲート電極GEに正の電圧を印加するとポテンシャル障壁が低下し、酸化物半導体膜OSに電流を流すオン状態を示す。図21は、図19におけるB-B’の断面におけるエネルギーバンド図模式図である。図21Aはゲート電極GEに正の電圧VG>0が印加された状態であり、ソース電極とドレイン電極間にキャリア電子が流れるオン状態を示している。また、図21Bは、ゲート電極GEに負の電圧VG<0が印加された状態であり、オフ状態である場合を示す。図22は、真空準位と金属の仕事関数φM、酸化物半導体の電子親和力χの関係を示す。常温において金属中の電子は縮退しており、フェルミ準位は伝導帯内に位置する。一方、従来の酸化物半導体は一般にn型であり、その場合のフェルミ準位Efは、バンドギャップ中央に位置する真性フェルミ準位Eiから離れて、伝導帯Ec寄りに位置している。なお、酸化物半導体において水素の一部はドナーとなり、酸化物半導体がn型化する一つの要因であることが知られている。また、酸素欠損もn型化する一つの要因であることが知られている。これに対して、本発明の一態様は、導電型を与える不純物である水素を酸化物半導体から除去して酸化物半導体の主成分以外の不純物が極力含まれないように高純度化し、かつ、酸素欠損を除去することにより、酸化物半導体を真性i型または限りなく真性に近づけたものである。すなわち、不純物を添加して酸化物半導体をi型化するのでなく、水分または水素等の不純物や酸素欠損を極力除去して高純度化することにより、i型真性半導体又はi型真性半導体に限りなく近い酸化物半導体を得ることを特徴としている。上記構成により、矢印で示すように、フェルミ準位Efは真性フェルミ準位Eiと同程度とすることができる。酸化物半導体のバンドギャップEgは3.15eVであり、電子親和力χは4.3eVと言われている。ソース電極及びドレイン電極を構成する材料がチタンTiである場合の仕事関数は、酸化物半導体の電子親和力χとほぼ等しい。この場合、金属-酸化物半導体界面において、電子に対してショットキー型の障壁は形成されない。チタン以外にもこの条件を満たす材料は存在する。このとき電子は、図21Aで示すようにゲート絶縁膜と高純度化された酸化物半導体との界面における、酸化物半導体側のエネルギー的に安定な最低部を移動する。また、図21Bにおいて、ゲート電極GEに負の電圧が印加されると、少数キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。例えば、チャネル幅Wが1×106μmでチャネル長Lが10μmの素子であっても、ソース電極とドレイン電極間の電圧ドレイン電圧が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち1×10-13A以下という特性を得ることができる。また、保持容量の電荷を保持するためのスイッチング素子として、高純度化された酸化物半導体膜を有するゲート絶縁膜の厚さが100nmのトランジスタを用いて、保持容量の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定すると、トランジスタのソース電極とドレイン電極間の電圧が3Vの場合に、10zA/μm乃至100zA/μmという、さらに低いオフ電流密度が得られる。つまり、高純度化された酸化物半導体膜を活性層として用いたトランジスタは、そのオフ電流密度を、100zA/μm以下、好ましくは10zA/μm以下、更に好ましくは1zA/μm以下にすることができる。このように、酸化物半導体の主成分以外の水分または水素などの不純物が極力含まれないように、酸化物半導体膜を高純度化することにより、トランジスタの動作を良好なものとすることができる。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態5本実施の形態では、酸化物半導体膜を用いたトランジスタの構造が、実施の形態4とは異なるトランジスタの構成について説明する。図12Aに示す記憶装置は、実施の形態4と同様に、結晶性シリコンを用いたnチャネル型トランジスタ520と、pチャネル型トランジスタ521とを有している。そして、図12Aでは、nチャネル型トランジスタ520と、pチャネル型トランジスタ521上に、酸化物半導体膜を用いたチャネル保護構造の、ボトムゲート型のトランジスタ630が形成されている。トランジスタ630は、絶縁膜532上に形成されたゲート電極631と、ゲート電極631上のゲート絶縁膜632と、ゲート絶縁膜632上においてゲート電極631と重なっている酸化物半導体膜633と、ゲート電極631と重なる位置において島状の酸化物半導体膜633上に形成されたチャネル保護膜634と、酸化物半導体膜633上に形成されたソース電極635、ドレイン電極636と、を有する。さらに、トランジスタ630は、酸化物半導体膜633上に形成された絶縁膜637を、その構成要素に含めても良い。チャネル保護膜634を設けることによって、酸化物半導体膜633のチャネル形成領域となる部分に対する、後の工程時におけるダメージエッチング時のプラズマやエッチング剤による膜減りなどを防ぐことができる。従ってトランジスタの信頼性を向上させることができる。チャネル保護膜634には、酸素を含む無機材料酸化珪素、窒化酸化珪素、酸化窒化珪素、酸化アルミニウム、または酸化窒化アルミニウムなどを用いることができる。チャネル保護膜634は、プラズマCVD法や熱CVD法などの気相成長法やスパッタリング法を用いて形成することができる。チャネル保護膜634は成膜後にエッチングにより形状を加工する。ここでは、スパッタ法により酸化珪素膜を形成し、フォトリソグラフィによるマスクを用いてエッチング加工することでチャネル保護膜634を形成する。酸素を含む無機材料をチャネル保護膜634に用いることで、水分または水素を低減させるための加熱処理により酸化物半導体膜633中に酸素欠損が発生していたとしても、酸化物半導体膜633の少なくともチャネル保護膜634とそれぞれ接する領域に酸素を供給し、ドナーとなる酸素欠損を低減して化学量論的組成比を満たす構成とすることが可能である。よって、チャネル形成領域を、i型化または実質的にi型化させることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。なお、トランジスタ630は、絶縁膜637上に、バックゲート電極をさらに有していても良い。バックゲート電極は、酸化物半導体膜633のチャネル形成領域と重なるように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極631と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ630の閾値電圧を制御することができる。図12Bに示す記憶装置は、実施の形態4と同様に、結晶性シリコンを用いたnチャネル型トランジスタ520と、pチャネル型トランジスタ521を有している。そして、図12Bでは、nチャネル型トランジスタ520と、pチャネル型トランジスタ521上に、酸化物半導体膜を用いたボトムコンタクト型のトランジスタ640が形成されている。トランジスタ640は、絶縁膜532上に形成されたゲート電極641と、ゲート電極641上のゲート絶縁膜642と、ゲート絶縁膜642上のソース電極643、ドレイン電極644と、ゲート電極641と重なっている酸化物半導体膜645とを有する。さらに、トランジスタ640は、酸化物半導体膜645上に形成された絶縁膜646を、その構成要素に含めても良い。また、図12Bのタイプのボトムコンタクト型のトランジスタ640の場合、ソース電極643、ドレイン電極644の膜厚は、後に形成される酸化物半導体膜645が段切れを起こすのを防ぐために、実施の形態4で示したボトムゲート型に比べて薄くするのが望ましい。具体的には、10nm~200nm、好ましくは50nm~75nmとする。なお、トランジスタ640は、絶縁膜646上に、バックゲート電極をさらに有していても良い。バックゲート電極は、酸化物半導体膜645のチャネル形成領域と重なるように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極641と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ640の閾値電圧を制御することができる。図12Cに示す記憶装置は、実施の形態4と同様に、結晶性シリコンを用いたnチャネル型トランジスタ520と、pチャネル型トランジスタ521を有している。そして、図12Cでは、nチャネル型トランジスタ520と、pチャネル型トランジスタ521上に、酸化物半導体膜を用いたトップゲート型のトランジスタ650が形成されている。トランジスタ650は、絶縁膜532上に形成されたソース電極651、ドレイン電極652と、ソース電極651、ドレイン電極652上に形成された酸化物半導体膜653と、酸化物半導体膜653上のゲート絶縁膜654と、ゲート絶縁膜654上において酸化物半導体膜653と重なっているゲート電極655とを有する。さらに、トランジスタ650は、ゲート電極655上に形成された絶縁膜656を、その構成要素に含めても良い。また、図12Cのタイプのトップゲート型のトランジスタ650の場合、ソース電極651、ドレイン電極652の膜厚は、後に形成される酸化物半導体膜653が段切れを起こすのを防ぐために、実施の形態4で示したボトムゲート型に比べて薄くするのが望ましい。具体的には、10nm~200nm、好ましくは50nm~75nmとする。また、本発明の一態様に係る記憶装置は、バルク状の単結晶半導体基板を用いて作製されたトランジスタで、位相反転素子、スイッチング素子などを作製しても良い。図23に、バルク状の単結晶半導体基板を用いて形成されたトランジスタ上に、酸化物半導体を用いたトランジスタが形成された、記憶装置の断面図を、一例として示す。図23に示す記憶装置は、半導体基板660に形成されたnチャネル型トランジスタ661及びpチャネル型トランジスタ662と、nチャネル型トランジスタ661及びpチャネル型トランジスタ662を覆っている絶縁膜663上に形成された、容量用スイッチング素子として用いるトランジスタ664と、容量素子665とを有する。トランジスタ664は、そのチャネル形成領域に酸化物半導体を用いたトランジスタであり、実施の形態4で示した構造を有している場合を例示しているが、図12に示した構成を有していても良い。半導体基板660は、例えば、n型またはp型の導電型を有する単結晶シリコン基板、化合物半導体基板GaAs基板、InP基板、GaN基板、SiC基板、サファイア基板、ZnSe基板等等を用いることができる。図23では、n型の導電性を有する単結晶シリコン基板を用いた場合を例示している。また、nチャネル型トランジスタ661とpチャネル型トランジスタ662とは、素子分離用絶縁膜666により、電気的に分離されている。素子分離用絶縁膜666の形成には、選択酸化法LOCOSLocalOxidationofSilicon法またはトレンチ分離法等を用いることができる。pチャネル型トランジスタ662が形成される領域には、p型の導電性を付与する不純物元素を選択的に導入することにより、pウェル667と呼ばれる領域が形成されている。p型の導電性を有する半導体基板を用いる場合、nチャネル型トランジスタ661が形成される領域に、n型の導電性を付与する不純物元素を選択的に導入することにより、nウェルを形成すれば良い。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態6本実施の形態では、記憶素子への電源電位の供給を制御するスイッチング素子に、高純度化された酸化物半導体をチャネル形成領域に有するトランジスタを用いた、本発明の一態様に係る記憶装置の構成について説明する。図13Aに、本実施の形態における記憶装置の構成を一例として示す。図13Aに示す記憶装置は、スイッチング素子401と、記憶素子402を複数有する記憶素子群403とを有している。具体的に、各記憶素子402には、実施の形態1乃至実施の形態5に記載されている構成を有する記憶素子を用いることができる。記憶素子群403が有する各記憶素子402には、スイッチング素子401を介して、ハイレベルの電源電位VDDが供給されている。さらに、記憶素子群403が有する各記憶素子402には、信号INの電位と、ローレベルの電源電位VSSの電位が与えられている。図13Aでは、スイッチング素子401として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号SigAによりスイッチングが制御される。スイッチング素子401に用いるトランジスタは、高純度化された酸化物半導体をチャネル形成領域に有するため、そのオフ電流は、上述したとおり著しく低い。なお、図13Aでは、スイッチング素子401がトランジスタを一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、スイッチング素子401が、トランジスタを複数有していても良い。スイッチング素子401が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。また、図13Aでは、スイッチング素子401により、記憶素子群403が有する各記憶素子402への、ハイレベルの電源電位VDDの供給が制御されているが、スイッチング素子401により、ローレベルの電源電位VSSの供給が制御されていても良い。図13Bに、記憶素子群403が有する各記憶素子402に、スイッチング素子401を介して、ローレベルの電源電位VSSが供給されている、記憶装置の一例を示す。スイッチング素子401により、記憶素子群403が有する各記憶素子402への、ローレベルの電源電位VSSの供給を制御することができる。次いで、実施の形態4または実施の形態5に示した、チャネル形成領域に酸化物半導体を用いたトランジスタよりも、さらに高電圧または大電流の制御が可能な、パワーデバイス向きであるトランジスタの構造について、説明する。上記構造を有するトランジスタを、スイッチング素子401に用いることで、記憶装置の信頼性を更に高めることができる。なお、実施の形態4または実施の形態5と同一部分又は同様な機能を有する部分、及びその工程は、実施の形態4または実施の形態5と同様であるため、繰り返しの説明は省略する。図14Aに、本実施の形態で示すトランジスタ420の断面図を示す。また、図14Bは、トランジスタ420の上面図であり、図14Bの破線B1-B2における断面図が、図14Aに相当する。トランジスタ420は、絶縁表面上に第1の電極421を有する。第1の電極421は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステン、イットリウムから選ばれた金属元素、または上述した金属元素を成分とする合金、上述した金属元素を組み合わせた合金などで形成する。また、マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか一または複数から選択された金属元素を用いることができる。また、第1の電極421は、単層構造、または二層以上の積層構造とすることができる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などが挙げられる。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単数、または複数組み合わせた膜、合金膜、もしくは窒化膜を用いてもよい。また、第1の電極421として、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。第1の電極421は、絶縁表面上に導電膜をスパッタリング法、CVD法、または真空蒸着法で形成し、当該導電膜上にフォトリソグラフィ工程によりレジストマスクを形成し、当該レジストマスクを用いて導電膜をエッチングして、形成することができる。または、フォトリソグラフィ工程を用いず、印刷法、インクジェット法で第1の電極421を形成することで、工程数を削減することができる。なお、第1の電極421の端部をテーパー形状とすると、後に形成されるゲート絶縁膜の被覆性が向上するため好ましい。第1の電極421の端部と第1の電極421が形成されている絶縁表面のなす角度を30°以上60°以下、好ましくは40°以上50°以下とすることで、後に形成されるゲート絶縁膜の被覆性を向上させることができる。本実施の形態では、第1の電極421となる導電膜として、スパッタリング法により膜厚50nmのチタン膜を形成し、厚さ100nmのアルミニウム膜を形成し、厚さ50nmのチタン膜を形成する。次に、フォトリソグラフィ工程により形成したレジストマスクを用いてエッチングして、第1の電極421を形成する。なお、フォトリソグラフィ工程により形成したレジストマスクの代わりに、インクジェット法を用いてレジストマスクを作製することで、工程数を削減することができる。また、トランジスタ420は、第1の電極421上に島状の酸化物半導体膜422を有する。酸化物半導体膜422は、スパッタリング法、塗布法、印刷法等により形成することができる。本実施の形態では、スパッタリング法により第1の電極421上に酸化物半導体膜を形成した後、エッチング等により当該酸化物半導体膜を所望の形状に加工することで、島状の酸化物半導体膜422を形成する。また、酸化物半導体膜は、希ガス例えばアルゴン雰囲気下、酸素雰囲気下、又は希ガス例えばアルゴン及び酸素雰囲気下においてスパッタ法により形成することができる。なお、島状の酸化物半導体膜422を形成するためのエッチングは、実施の形態4に示した、酸化物半導体膜のエッチングについての記載を参照して実施すれば良い。ただし、エッチングにより形成される島状の酸化物半導体膜422の端部と、第1の電極421のなす角度を30°以上60°以下、好ましくは40°以上50°以下とすることで、後に形成されるゲート絶縁膜の被覆性を向上させることができるため好ましい。なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、第1の電極421の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。酸化物半導体膜422には、上述したような酸化物半導体を用いることができる。本実施の形態では、Inインジウム、Gaガリウム、及びZn亜鉛を含む酸化物半導体ターゲットを用いたスパッタ法により得られる膜厚30nmのIn-Ga-Zn-O系非単結晶膜を、酸化物半導体膜422として用いる。上記ターゲットとして、例えば、各金属の原子の組成比がIn:Ga:Zn=1:1:0.5、In:Ga:Zn=1:1:1、またはIn:Ga:Zn=1:1:2である金属酸化物ターゲットを用いることができる。また、酸化物半導体膜は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、又は希ガス代表的にはアルゴン及び酸素雰囲気下においてスパッタリング法により形成することができる。また、スパッタリング法を用いる場合、SiO2を2重量以上10重量以下含むターゲットを用いて成膜を行ってもよい。また、In、Ga、及びZnを含む金属酸化物ターゲットの充填率は90以上100以下、好ましくは95以上99.9である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして基板上に酸化物半導体膜422を成膜する。成膜時に、基板温度を100°C以上600°C以下好ましくは200°C以上400°C以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水H2Oなど水素原子を含む化合物より好ましくは炭素原子を含む化合物も等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。本実施の形態では、酸化物半導体膜の成膜条件の一例として、基板温度を室温、基板とターゲットの間との距離を110mm、圧力0.4Pa、直流DC電源0.5kW、酸素及びアルゴン酸素流量15sccm:アルゴン流量30sccm雰囲気下とした条件が適用される。なお、パルス直流DC電源を用いると、成膜時に発生するパーティクルと呼ばれる塵埃が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体膜の厚さは、1μm以上、好ましくは3μm以上、さらに好ましくは10μm以上とする。なお、適用する酸化物半導体膜材料により適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。なお、酸化物半導体膜422に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で第1の電極421までが形成された基板を予備加熱し、基板に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、100°C以上400°C以下、好ましくは150°C以上300°C以下である。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、絶縁膜の成膜前に、ゲート電極まで形成した基板にも同様に行ってもよい。スパッタリング法にはスパッタ用電源に高周波電源を用いるRFスパッタリング法と、DCスパッタリング法があり、さらにパルス的にバイアスを与えるパルスDCスパッタリング法もある。RFスパッタリング法は主に絶縁膜を成膜する場合に用いられ、DCスパッタリング法は主に金属膜を成膜する場合に用いられる。また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるECRスパッタリング法を用いるスパッタ装置がある。また、スパッタリング法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリング法や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。なお、酸化物半導体膜422には、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エアCRDSキャビティリングダウンレーザー分光法方式の露点計を用いて測定した場合の水分量が20ppm露点換算で-55°C以下、好ましくは1ppm以下、好ましくは10ppb以下の空気雰囲気下において、加熱処理を施しておく。酸化物半導体膜422に加熱処理を施すことで、水分、水素が脱離した酸化物半導体膜422が形成される。具体的には、300°C以上850°C以下若しくはガラス基板の歪点以下の温度で加熱処理を行えば良い。RTA法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。本実施の形態では、加熱処理装置の一つである電気炉を用い、酸化物半導体膜422に対して、窒素雰囲気下において、基板温度が450°Cに達した状態で1時間、加熱処理を行った後、大気に触れることなく、水や水素の再混入を防ぐ。酸化物半導体膜422は、水分、水素などの不純物が脱離することで、i型真性半導体になる又はi型に限りなく近くなるため、上記不純物により閾値電圧がシフトするなどのトランジスタの特性の劣化が促進されるのを防ぎ、オフ電流を低減させることができる。なお、加熱処理に用いられる加熱処理装置についての詳しい説明については、実施の形態4に既に述べたので、ここでは省略する。また、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水分、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上、即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。また、ゲートバイアス熱ストレス試験BT試験、試験条件は例えば、85°C、2×106V/cm、12時間においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体の主成分との結合手が、強電界B:バイアスと高温T:温度により切断され、生成された未結合手がしきい値電圧Vthのドリフトを誘発することとなる。しかし、ゲート絶縁膜と酸化物半導体膜との界面特性を良好にし、なおかつ、酸化物半導体膜中の不純物、特に水素や水等を極力除去することにより、BT試験に対しても安定なトランジスタが得られる。以上の工程により酸化物半導体膜中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体膜の安定化を図ることができる。また、ガラス転移温度以下の加熱処理で、キャリア密度が極端に低く、バンドギャップの広い酸化物半導体膜を形成することができる。このため、大面積基板を用いてトランジスタを作製することができるため、量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸化物半導体膜を用いることで、耐圧性が高く、ショートチャネル効果が低く、オンオフ比の高いトランジスタを作製することができる。また、トランジスタ420は、酸化物半導体膜422上に、第2の電極423を有する。第2の電極423に用いられる導電膜の材料、構造については、第1の電極421と同様の形態を採用することができる。また、第2の電極423の作製方法については、第1の電極421と同様に実施することができる。本実施の形態では、フォトリソグラフィ工程により第2の電極423となる導電膜上にレジストマスクを形成し、当該レジストマスクを用いて導電膜をエッチングして、第2の電極423を形成する。ここでは、第2の電極423となる導電膜として、厚さ50nmのチタン膜、厚さ100nmのアルミニウム膜、及び厚さ50nmのチタン膜を順に積層する。第2の電極423の端部と、酸化物半導体膜422のなす角の角度を30°以上60°以下、好ましくは40°以上50°以下とすることで、後に形成されるゲート絶縁膜の被覆性を向上させることができるため好ましい。そして、第2の電極423は、第1の電極421から離隔した位置において、第1の電極421と接することなく形成される。第1の電極421と第2の電極423は、いずれか一方がトランジスタのソース電極、他方がドレイン電極として機能する。第2の電極423を形成した後、加熱処理を施しても良い。加熱処理の温度は、400°C以上850°C以下、好ましくは400°C以上基板の歪み点未満とする。本実施の形態では、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体膜422に対して窒素、希ガスなどの不活性ガス雰囲気下において450°Cにおいて1時間の加熱処理を行った後、大気に触れさせないことで、酸化物半導体膜への水素、水、水酸基または水素化物などの再侵入を防ぐことで、水素濃度がさらに低減され高純度化され、i型化または実質的にi型化された酸化物半導体膜を得ることができる。なお、上記加熱処理においては、窒素、またはヘリウム、ネオン、アルゴンなどの希ガスに、水素、水、水酸基または水素化物などなどが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴンなどの希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上、即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。また、トランジスタ420は、第1の電極421、酸化物半導体膜422、第2の電極423を覆うように形成された、ゲート絶縁膜424と、ゲート絶縁膜424上に形成されたゲート電極425とを有する。ゲート絶縁膜424は、プラズマCVD法又はスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜を単層で又は積層させて形成することができる。また、ゲート絶縁膜424として、ハフニウムシリケートHfSiOx、窒素が添加されたHfSixOy、窒素が添加されたハフニウムアルミネートHfAlOx、酸化ハフニウム、酸化イットリウムなどのhigh-k材料を用いることでリーク電流を低減できる。さらには、high-k材料と、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、または酸化アルミニウム膜のいずれか一以上との積層構造とすることができる。ゲート絶縁膜424の厚さは、50nm以上500nm以下とするとよい。ゲート絶縁膜424を厚くすることで、リーク電流を低減することができる。ゲート絶縁膜424は、水分や、水素などの不純物を極力含まないことが望ましい。スパッタリング法により酸化珪素膜を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いて行う。不純物を除去することによりi型化又は実質的にi型化された酸化物半導体高純度化された酸化物半導体は界面準位、界面電荷に対して極めて敏感であるため、ゲート絶縁膜424の界面特性は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁膜GIは、高品質化が要求される。例えば、μ波周波数2.45GHzを用いた高密度プラズマCVDは、緻密で絶縁耐圧の高い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体と高品質なゲート絶縁膜とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。もちろん、ゲート絶縁膜424として良質な絶縁膜を形成できるものであれば、スパッタリング法やプラズマCVD法など他の成膜方法を適用することができる。また、成膜後の熱処理によってゲート絶縁膜424の膜質、酸化物半導体との界面特性が改質される絶縁膜であっても良い。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。バリア性の高い材料を用いた絶縁膜と、含まれる窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜とを積層させた構造を有するゲート絶縁膜424を形成しても良い。この場合、酸化珪素膜、酸化窒化珪素膜などの絶縁膜は、バリア性を有する絶縁膜と酸化物半導体膜の間に形成する。バリア性の高い絶縁膜として、例えば窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などが挙げられる。バリア性を有する絶縁膜を用いることで、水分または水素などの雰囲気中不純物、或いは基板内に含まれるアルカリ金属、重金属などの不純物が、酸化物半導体膜内、ゲート絶縁膜424内、或いは、酸化物半導体膜と他の絶縁膜の界面とその近傍に入り込むのを防ぐことができる。また、酸化物半導体膜に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体膜に接するのを防ぐことができる。例えば、第1のゲート絶縁膜として膜厚5nm以上300nm以下の酸化シリコン膜SiOxx>0を形成し、第1のゲート絶縁膜上に第2のゲート絶縁膜としてスパッタリング法により膜厚50nm以上200nm以下の窒化シリコン膜SiNyy>0を積層して、合計の膜厚が100nmのゲート絶縁膜としてもよい。本実施の形態では、圧力0.4Pa、高周波電源1.5kW、酸素及びアルゴン酸素流量25sccm:アルゴン流量25sccm=1:1雰囲気下でRFスパッタリング法により膜厚100nmの酸化シリコン膜を形成する。なお、ゲート絶縁膜424に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で第1の電極421、酸化物半導体膜422及び第2の電極423が形成された基板を予備加熱し、基板に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、100°C以上400°C以下、好ましくは150°C以上300°C以下である。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。なお、ゲート絶縁膜424を形成した後に、加熱処理を施しても良い。加熱処理は大気雰囲気下、又は不活性ガス雰囲気窒素、またはヘリウム、ネオン、アルゴン等下において、好ましくは200°C以上400°C以下、例えば250°C以上350°C以下で行う。本実施の形態では、例えば、窒素雰囲気下で250°C、1時間の加熱処理を行う。上記加熱処理を行うと、酸化物半導体膜422がゲート絶縁膜424を構成する酸化珪素と接した状態で加熱されることになり、上述した、水分、水素を脱離させるための加熱処理で酸素欠損が発生していたとしても、酸化珪素から酸素が供給されることで、ドナーとなる酸素欠損を低減し、化学量論的組成比を満たす構成とすることが可能であり、酸化物半導体膜422をi型化または実質的にi型化にすることができる。この加熱処理を行うタイミングは、ゲート絶縁膜424の形成後であれば特に限定されず、他の工程、例えば後に形成されるゲート電極425、絶縁膜426、または配線434、配線435、配線436のいずれかを形成した後に行ってもよい。また、透明導電膜を低抵抗化させるための加熱処理などの、他の加熱処理と兼ねることで、工程数を増やすことなく行うことができる。ゲート電極425の材料には、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等の金属材料、これら金属材料を主成分とする合金材料を用いた導電膜、或いはこれら金属の窒化物を、単層で又は積層で用いることができる。なお、後の工程において行われる加熱処理の温度に耐えうるのであれば、上記金属材料としてアルミニウム、銅を用いることも出来る。アルミニウムまたは銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用いることができる。例えば、二層の積層構造を有するゲート電極425として、アルミニウム膜上にモリブデン膜が積層された二層の積層構造、または銅膜上にモリブデン膜を積層した二層構造、または銅膜上に窒化チタン膜若しくは窒化タンタル膜を積層した二層構造、窒化チタン膜とモリブデン膜とを積層した二層構造とすることが好ましい。3層の積層構造を有するゲート電極425としては、アルミニウム膜、アルミニウムとシリコンの合金膜、アルミニウムとチタンの合金膜またはアルミニウムとネオジムの合金膜を中間層とし、タングステン膜、窒化タングステン膜、窒化チタン膜またはチタン膜を上下層として積層した構造とすることが好ましい。また、ゲート電極425に酸化インジウム、インジウム錫酸化物、酸化インジウム酸化亜鉛合金、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、または酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることで、画素部の開口率を向上させることができる。ゲート電極425の膜厚は、10nm~400nm、好ましくは100nm~200nmとする。本実施の形態では、タングステンターゲットを用いたスパッタリング法により150nmのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工パターニングすることで、ゲート電極425を形成する。ゲート電極425は、少なくとも、ゲート絶縁膜424を間に挟んで、酸化物半導体膜422の端部と重なる位置に形成されていれば良い。酸化物半導体膜422の端部では、このゲート絶縁膜424を間に挟んでゲート電極425と重なる部分において、チャネル形成領域が形成される。なお、形成されたゲート電極425の端部がテーパー形状であると、上に積層する絶縁膜426の被覆性が向上するため好ましい。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。また、トランジスタ420は、第1の電極421、酸化物半導体膜422、第2の電極423、ゲート絶縁膜424及びゲート電極425を覆うように、絶縁膜426を有している。絶縁膜426は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。絶縁膜426には、例えば、酸化珪素膜、酸化窒化珪素膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などの酸化物絶縁膜、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などの窒化物絶縁膜を用いる。または、酸化物絶縁膜及び窒化物絶縁膜の積層とすることもできる。上記絶縁膜426に、バリア性の高い絶縁膜、例えば、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などを用いることで、酸化物半導体膜422内、ゲート絶縁膜424内、或いは、酸化物半導体膜422と他の絶縁膜の界面とその近傍に、水分または水素などの不純物が入り込むのを防ぐことができる。本実施の形態では、スパッタ法で形成された膜厚200nmの酸化珪素膜上に、スパッタ法で形成された膜厚100nmの窒化珪素膜を積層させた構造を有する、絶縁膜426を形成する。なお、スパッタリング法で絶縁膜426を形成する場合、基板を100°C~400°Cの温度に加熱し、水素、水、水酸基または水素化物などが除去された高純度窒素を含むスパッタガスを導入しシリコン半導体のターゲットを用いて絶縁膜426を形成してもよい。この場合においても、処理室内に残留する水素、水、水酸基または水素化物などを除去しつつ絶縁膜を形成することが好ましい。なお、絶縁膜426を形成した後に、加熱処理を施しても良い。加熱処理は、不活性ガス雰囲気窒素、またはヘリウム、ネオン、アルゴン等下において、好ましくは200°C以上400°C以下、例えば250°C以上350°C以下で行う。コンタクトホール431、コンタクトホール432、コンタクトホール433は、フォトリソグラフィ工程によりレジストマスクを形成し、ゲート絶縁膜424及び絶縁膜426の一部をエッチングにより選択的に除去することで形成できる。コンタクトホール431により、ゲート電極425の一部が露出される。コンタクトホール432により、第2の電極423の一部が露出される。コンタクトホール433により、ゲート電極425の一部が露出される。また、これらコンタクトホールの形成時に、第1の電極421のゲート電極425に覆われていない領域において、第1の電極421が露出するようなコンタクトホールを形成しても良い。そして、絶縁膜426に形成されたコンタクトホール431、コンタクトホール432、コンタクトホール433を介して、ゲート電極425、第2の電極423、ゲート電極425に、配線434、配線435、配線436がそれぞれ接続されている。なお、これら配線の形成時に、コンタクトホールを介して第1の電極421に接続される配線を形成しても良い。配線434、配線435、配線436は、第1の電極421と同様の構造、材料を有する導電膜を用いて、同様の作製方法にて形成することができる。図14Bにおいて、配線440は、配線434、配線435、配線436と同時に形成される配線であり、コンタクトホール441を介して第1の電極421に接続されている。上記のように酸化物半導体膜中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体膜の安定化を図ることができる。また、ガラス転移温度以下の加熱処理で、キャリア密度が非常に低く、バンドギャップの広い酸化物半導体膜を形成することができる。このため、大面積基板を用いてトランジスタを作製することができるため、量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸化物半導体膜を用いることで、耐圧性が高く、ショートチャネル効果が低く、オンオフ比の高いトランジスタを作製することができる。なお、本実施の形態では、酸化物半導体膜422のうち、第2の電極423とは異なる領域に形成されている部分全てが、ゲート電極425に覆われているが、本発明はこの構成に限定されない。酸化物半導体膜422のうち、第2の電極423とは異なる領域に形成されている部分の少なくとも一部が、ゲート電極425により覆われていれば良い。ここで、本実施の形態で示したトランジスタのドレイン耐性について説明する。半導体中の電界があるしきい値に達すると、衝突イオン化が生じ、空乏層内で高電界により加速されたキャリアが結晶格子に衝突し、電子と正孔の対を生成する。さらに電界が高くなると、衝突イオン化により発生した電子と正孔の対もさらに電界によって加速され、衝突イオン化を繰り返し、電流が指数関数的に増加するアバランシェ降伏が生じる。衝突イオン化は、キャリア電子、正孔が半導体のバンドギャップ以上の運動エネルギーを有することにより発生する。このため、バンドギャップが大きいほど、衝突イオン化を発生させるのに必要な電界が高くなる。酸化物半導体のバンドギャップは、3.15eVであり、非晶質シリコンのバンドギャップの1.74eVとくらべて大きいため、アバランシェ降伏が起こりにくい。このため、酸化物半導体を用いたトランジスタはドレイン耐圧が高くなり、高電界が印加されてもオン電流の指数関数的急上昇が生じにくい。次に、酸化物半導体を用いたトランジスタのホットキャリア劣化について説明する。ホットキャリア劣化とは、高速に加速された電子がチャネル中のドレイン近傍でゲート絶縁膜中に注入されて固定電荷となる、或いは、ゲート絶縁膜界面にトラップ準位を形成することにより、閾値電圧の変動やリーク電流等のトランジスタ特性の劣化が生じることであり、ホットキャリア劣化の要因としては、チャネルホットエレクトロン注入CHE注入とドレインアバランシェホットキャリア注入DAHC注入がある。シリコンはバンドギャップが狭いため、アバランシェ降伏によって雪崩的に電子が発生しやすく、ゲート絶縁膜への障壁を越えられるほど高速に加速される電子数が増加する。しかしながら、本実施の形態で示す酸化物半導体は、バンドギャップが広いため、アバランシェ降伏が生じにくく、シリコンと比べてホットキャリア劣化の耐性が高い。なお、高耐圧材料の一つであるシリコンカーバイドのバンドキャップと酸化物半導体のバンドギャップは同等であるが、酸化物半導体の方が、移動度が2桁程小さいため、電子が加速されにくく、シリコンカーバイドよりホットキャリア劣化が生じにくく、ドレイン耐圧が高いといえる。以上のことから、酸化物半導体を用いたトランジスタはドレイン耐圧が高く、具体的には100V以上、好ましくは500V、好ましくは1kV以上のドレイン耐圧を有することが可能である。ここで、トランジスタの代表例であるシリコンカーバイドと酸化物半導体の比較について以下に示す。ここでは、シリコンカーバイドとして、4H-SiCを用いる。酸化物半導体と4H-SiCはいくつかの共通点を有している。真性キャリア密度はその一例である。フェルミディラック分布に従えば、酸化物半導体の真性キャリア密度は10-7cm-3程度と見積もられるが、これは、4H-SiCにおける6.7×10-11cm-3と同様、極めて低い値である。また、酸化物半導体のエネルギーバンドギャップは3.0eV~3.5eVであり、4H-SiCのエネルギーバンドギャップは3.26eVであるから、ワイドギャップ半導体という点においても、酸化物半導体とシリコンカーバイドとは共通している。しかしながら、酸化物半導体とシリコンカーバイドの、プロセス温度は大きく異なる。シリコンカーバイドは一般に1500°C~2000°Cの熱処理を必要とする。一方、酸化物半導体は、300°C~850°Cの熱処理で作製することが可能であり、大面積基板上にトランジスタを作製することができる。また、スループットを高めることができる。また、シリコンカーバイドを用いたトランジスタはPN接合を用いるため、ドナーまたはアクセプターとなりうる不純物リン、ボロン等のドーピング工程が必要であるため、製造工程数が増大する。一方、酸化物半導体を用いたトランジスタは、PN接合を設けずともよいため、製造工程の削減、スループットの向上が可能であり、更には大面積基板を用いることが可能である。なお、酸化物半導体において、バンドギャップ内のDOSdensityofstate等の物性研究は多くなされているが、これらの研究は、DOSそのものを十分に減らすという思想を含まない。本実施の形態では、DOSの原因たり得る水や水素を酸化物半導体中より除去することで、高純度化した酸化物半導体を作製する。これは、DOSそのものを十分に減らすという思想に基づくものである。そして、これによって極めて優れた工業製品の製造を可能とするものである。さらに、酸素欠乏により発生する金属の未結合手に対して酸素を供給し、酸素欠損によるDOSを減少させることにより、いっそう高純度化されたi型の酸化物半導体とすることも可能である。たとえば、チャネル形成領域に密接して酸素過剰の酸化膜を形成し、当該酸化膜から酸素を供給して、酸素欠損によるDOSを減少させることが可能である。酸化物半導体の欠陥は、過剰な水素による伝導帯下0.1~0.2eVの浅い準位や、酸素の不足による深い準位、などに起因するものとされている。これらの欠陥を無くすために、水素を徹底的に除去し、酸素を十分に供給する、という技術思想は正しいものであろう。また、酸化物半導体は一般にn型とされているが、本実施の形態では、不純物、特に水や水素を除去することによりi型化を実現する。この点において、シリコンなどの半導体に不純物を添加してi型化していた従来の技術思想と比べ、本発明の技術思想は新しいものである。また、酸化物半導体をi型化することにより、トランジスタの温度特性が良好であり、代表的には、-25°Cから150°Cまでの温度範囲において、トランジスタの電流電圧特性において、オン電流、オフ電流、電界効果移動度、S値、及びしきい値電圧の変動がほとんどなく、温度による電流電圧特性の劣化がほとんどない。なお、本実施の形態で示す酸化物半導体を用いたトランジスタは、シリコンカーバイドを用いたトランジスタと比較して、移動度が2桁ほど低いが、ドレイン電圧を高くする、チャネル幅Wを大きくすることで、トランジスタの電流値を高め、デバイス特性を向上させることができる。本実施の形態の技術思想は、酸化物半導体に、何らかの物質をさらに加えることをせずに、逆に不本意に存在する水、水素という不純物を意図的に除去することにより、酸化物半導体を高純度化することである。すなわち、ドナー準位を構成する水または水素を除去し、さらに酸素欠損を低減し、酸化物半導体を構成する酸素を十分に供給することにより、酸化物半導体を高純度化することである。成膜直後には、酸化物半導体膜に1020cm-3のレベルの水素がSIMSで測定される。このドナー準位の原因となる水または水素を意図的に除去し、さらに水または水素の除去に伴い同時に減少してしまう酸素酸化物半導体の成分の一つを酸化物半導体に加えることにより、酸化物半導体を高純度化し、電気的にi型真性半導体とする。また、本実施の形態においては、酸化物半導体中の水、水素の量は少なければ少ないほど好ましく、キャリアも少なければ少ないほど良い。具体的には、キャリア密度は1×1014cm-3未満、好ましくは1×1012cm-3未満、さらに好ましくは測定限界以下の1×1011cm-3未満であることが求められる。酸化物半導体のキャリアを低減し、好ましくは無くしてしまう、すなわちi型真性半導体とすることで、トランジスタにおける酸化物半導体の機能を、キャリアが通過する通路パスとする。その結果、トランジスタがオフ状態の時はIoffを極めて低くできる。以上が本実施の形態の技術思想である。また、酸化物半導体はキャリアの通路パスとして機能し、酸化物半導体自体がキャリアを有さない、または極めて少なくなるように高純度化したi型真性であるため、キャリアはソース電極、ドレイン電極により供給される。なお、本実施の形態で示した構造を有するトランジスタは、実施の形態4に示したような、チャネルが基板と概略平行に形成される横型のトランジスタに比べて基板表面における占有面積を低減することができる。この結果、トランジスタの微細化が可能である。このように、主成分以外の不純物、代表的には水素、水、水酸基または水素化物などが極力含まれないように酸化物半導体膜を高純度化することにより、トランジスタの動作を良好なものとすることができる。特に、耐圧性を高め、ショートチャネル効果を低減し、オンオフ比を高めることができる。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態7本実施の形態では、実施の形態4とは異なる、酸化物半導体膜の形成方法について図15を用いて説明する。まず、絶縁表面上にゲート電極701、ゲート電極702を形成した後、ゲート電極701、ゲート電極702上にゲート絶縁膜703を形成する図15A参照。ゲート電極701、ゲート電極702、ゲート絶縁膜703の材料、構造及び膜厚については、実施の形態4において既に説明したので、本実施の形態ではその詳細についての記載を省略する。次いで、図15Aに示すように、ゲート絶縁膜703上に、厚さ2nm以上15nm以下の第1の酸化物半導体膜730を形成する。第1の酸化物半導体膜730は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、又は希ガス例えばアルゴン及び酸素混合雰囲気下においてスパッタ法により形成することができる。なお、第1の酸化物半導体膜730をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁膜703の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。第1の酸化物半導体膜730には、上述したような酸化物半導体を用いることができる。本実施の形態では、Inインジウム、Gaガリウム、及びZn亜鉛を含む金属酸化物ターゲットを用いたスパッタ法により得られる膜厚5nmのIn-Ga-Zn-O系非単結晶膜を、第1の酸化物半導体膜730として用いる。上記ターゲットとして、例えば、各金属の原子の組成比がIn:Ga:Zn=1:1:0.5、In:Ga:Zn=1:1:1、またはIn:Ga:Zn=1:1:2である金属酸化物ターゲットを用いることができる。本実施の形態では、後に加熱処理を行い意図的に結晶化させるため、結晶化が生じやすい金属酸化物ターゲットを用いることが好ましい。また、In、Ga、及びZnを含む金属酸化物ターゲットの充填率は90以上100以下、好ましくは95以上99.9以下である。充填率の高い金属酸化物ターゲットを用いることにより、形成される酸化物半導体膜中の不純物濃度を低減することができ、電気特性または信頼性の高いトランジスタを得ることができる。減圧状態の処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして絶縁表面上に第1の酸化物半導体膜730を成膜する。成膜時に、基板温度を100°C以上600°C以下、好ましくは200°C以上400°C以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水H2Oなど水素原子を含む化合物より好ましくは炭素原子を含む化合物も等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。成膜条件の一例としては、基板とターゲットの間との距離を170mm、圧力0.4Pa、直流DC電源0.5kW、酸素酸素流量比率100雰囲気下とした条件が適用される。なお、パルス直流DC電源を用いると、成膜時に発生するパーティクルと呼ばれる塵埃が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体膜は好ましくは5nm以上30nm以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。なお、第1の酸化物半導体膜730に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室でゲート絶縁膜703までが形成された基板を予備加熱し、基板に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、100°C以上600°C以下、好ましくは150°C以上300°C以下である。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。次いで、第1の加熱処理を行い、図15Bに示すように、第1の酸化物半導体膜730の表面から結晶を成長させることで、少なくとも一部が結晶化された、或いは単結晶となった、第1の酸化物半導体膜731を得る。第1の加熱処理の温度は、450°C以上850°C以下、好ましくは600°C以上700°C以下とする。また、加熱時間は1分以上24時間以下とする。単結晶層は、表面から内部に向かって結晶成長し、2nm以上10nm以下の平均厚さを有する板状結晶である。また、表面に形成される結晶層は、その表面にa-b面を有し、表面に対して垂直方向にc軸配向をしている。本実施の形態では、第1の加熱処理によって第1の酸化物半導体膜731全体を結晶化CGCo-growing結晶とも呼ぶする例を示す。なお、第1の加熱処理においては、窒素、酸素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、酸素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N99.9999以上、好ましくは7N99.99999以上、即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。また、H2Oが20ppm以下の乾燥空気雰囲気下で第1の加熱処理を行っても良い。本実施の形態では、第1の加熱処理として、乾燥空気雰囲気下で700°C、1時間の加熱処理を行う。なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、GRTAGasRapidThermalAnneal装置、LRTALampRapidThermalAnneal装置等のRTARapidThermalAnneal装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。例えば、加熱処理として、650°C~700°Cの高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すGRTAを行ってもよい。GRTAを用いると短時間での高温加熱処理が可能となる。次いで、図15Cに示すように、板状の単結晶である第1の酸化物半導体膜731上に、膜厚が、少なくとも第1の酸化物半導体膜731より大きく、10μm以下の範囲にある、第2の酸化物半導体膜732を形成する。なお、第2の酸化物半導体膜732の膜厚は、作製するデバイスによって最適な膜厚を実施者が決定すればよい。例えば、ボトムゲート型トランジスタを作製する場合は、第1の酸化物半導体膜731と第2の酸化物半導体膜732の合計膜厚が、10nm以上200nm以下とする。また、例えば、トップゲート型トランジスタを作製する場合、第1の酸化物半導体膜731と第2の酸化物半導体膜732の合計膜厚は10nm以上50nm以下とする。また、第2の酸化物半導体膜732は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、又は希ガス代表的にはアルゴン及び酸素雰囲気下においてスパッタ法により形成することができる。第2の酸化物半導体膜732としては、上述したような酸化物半導体を用いることができる。また、第1の酸化物半導体膜731と第2の酸化物半導体膜732は、同一成分を含む材料を用いること、あるいは同一の結晶構造かつ近接した格子定数ミスマッチが1以下を有することが好ましい。同一成分を含む材料を用いる場合、後に行われる結晶化において第1の酸化物半導体膜731の単結晶層から結晶成長が促進されやすくなる。また、同一成分を含む材料である場合には、密着性などの界面物性や電気的特性も良好である。なお、第2の酸化物半導体膜732は第1の酸化物半導体膜731よりも、結晶性を向上させた場合に、何らかの電気特性例えば、移動度、しきい値電圧、バンドギャップ等が好ましいものを選ぶとよい。次いで、第2の加熱処理を行い、第1の酸化物半導体膜731から第2の酸化物半導体膜732に向かって結晶を成長させる。第2の加熱処理の温度は、450°C以上850°C以下、好ましくは550°C以上650°C以下とする。また、加熱時間は1分以上24時間以下とする。第2の加熱処理によって、図15Dに示すように、結晶化された第1の酸化物半導体膜731と、結晶化された第2の酸化物半導体膜735とを有する、酸化物半導体膜733を得ることができる。第1の酸化物半導体膜731と第2の酸化物半導体膜735に用いられている酸化物半導体材料が、同一成分を含む場合、第1の酸化物半導体膜731と第2の酸化物半導体膜735とが、同一の結晶構造を有する。第2の酸化物半導体膜735は、第1の酸化物半導体膜731からアキシャル成長、またはエピタキシャル成長をさせることで形成されるので、c軸が一致する。そのため、実際には、酸化物半導体膜733において、第1の酸化物半導体膜731と第2の酸化物半導体膜735の境界は不明瞭となる。なお、酸化物半導体膜733は、ゲート絶縁膜の凹凸を有する部分と重なる領域において、多結晶を含んでいるために、結晶粒界を有する場合がある。また、酸化物半導体膜733のうち、チャネル形成領域となる領域は、少なくともゲート絶縁膜の平坦な部分と重なっているため、第1の酸化物半導体膜731と第2の酸化物半導体膜735がc軸配向をしている単結晶である場合も含む。なお、第1の酸化物半導体膜731と第2の酸化物半導体膜735がc軸配向をしている場合、第1の酸化物半導体膜731と第2の酸化物半導体膜735は、互いにa-b面が一致し、a軸、或いはb軸が一致することがさらに望ましいが、a軸、b軸の方向がずれていることもありうる。なお、第2の加熱処理においても、窒素、酸素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、酸素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N以上、好ましくは7N以上、即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下とすることが好ましい。また、H2Oが20ppm以下の超乾燥空気中で第2の加熱処理を行っても良い。また、第2の加熱処理の昇温時には炉の内部を窒素雰囲気とし、冷却時には炉の内部を酸素雰囲気として雰囲気を切り替えても良い。なお、第2の加熱処理に用いる加熱処理装置も特に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、電気炉や、GRTA装置、LRTA装置等のRTA装置を用いることができる。次いで、フォトリソグラフィ法を用いて酸化物半導体膜733の形状を加工することで、ゲート電極701、ゲート電極702と重なる位置において、島状の酸化物半導体膜734、酸化物半導体膜736をそれぞれ形成する。なお、島状の酸化物半導体膜を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。以下、実施の形態4の図11Aに示すソース電極、ドレイン電極を作製する工程以降を参考にして、記憶素子のスイッチング素子として機能するトランジスタを作製することができる。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。実施の形態8本実施の形態では、本発明の一態様に係る信号処理回路の一つである、CPUの構成について説明する。図17に、本実施の形態のCPUの構成を示す。図17に示すCPUは、基板900上に、演算回路ALU:Arithmeticlogicunit901、ALUController902、InstructionDecoder903、InterruptController904、TimingController905、Register906、RegisterController907、バスインターフェースBusI/F908、書き換え可能なROM909、ROMインターフェースROMI/F920を主に有している。ROM909及びROMI/F920は、別チップに設けても良い。勿論、図17に示すCPUは、その構成を簡略化して示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。BusI/F908を介してCPUに入力された命令は、InstructionDecoder903に入力され、デコードされた後、ALUController902、InterruptController904、RegisterController907、TimingController905に入力される。ALUController902、InterruptController904、RegisterController907、TimingController905は、デコードされた命令に基づき、各種制御を行なう。具体的にALUController902は、ALU901の動作を制御するための信号を生成する。また、InterruptController904は、CPUのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。RegisterController907は、Register906のアドレスを生成し、CPUの状態に応じてRegister906の読み出しや書き込みを行なう。またTimingController905は、ALU901、ALUController902、InstructionDecoder903、InterruptController904、RegisterController907の動作のタイミングを制御する信号を生成する。例えばTimingController905は、基準クロック信号CLK1を元に、内部クロック信号CLK2を生成する内部クロック生成部を備えており、クロック信号CLK2を上記各種回路に供給する。本実施の形態のCPUでは、Register906に、上記実施の形態で示した構成を有する記憶素子が設けられている。RegisterController907は、ALU901からの指示に従い、Register906における保持動作の選択を行う。すなわち、Register906が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、Register906内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、Register906内の記憶素子への電源電圧の供給を停止することができる。電源停止に関しては、図13に示すように、記憶素子群と、電源電位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子を設けることにより行うことができる。この様にして、一時的にCPUの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、CPUを停止することができ、それにより消費電力を低減することができる。本実施の形態では、CPUを例に挙げて説明したが、本発明の信号処理回路はCPUに限定されず、DSP、カスタムLSI、FPGAFieldProgrammableGateArray等のLSIにも応用可能である。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。本発明の一態様に係る信号処理回路を用いることで、信頼性が高い電子機器、消費電力の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い信号処理回路をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。また、オフ電流が低いトランジスタを用いることで、オフ電流の高さをカバーするための冗長な回路設計が不要となるため、信号処理回路の集積度を高めることができ、信号処理回路を高機能化させることが出来る。本発明の一態様に係る信号処理回路は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置代表的にはDVD:DigitalVersatileDisc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置に用いることができる。その他に、本発明の一態様に係る信号処理回路を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラやデジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイヘッドマウントディスプレイ、ナビゲーションシステム、音響再生装置カーオーディオ、デジタルオーディオプレイヤー等、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機ATM、自動販売機などが挙げられる。これら電子機器の具体例を図18に示す。図18Aは電子書籍であり、筐体7001、表示部7002等を有する。本発明の一態様に係る信号処理回路は、電子書籍の駆動を制御するための集積回路に用いることができる。電子書籍の駆動を制御するための集積回路に本発明の一態様に係る信号処理回路を用いることで、信頼性が高い電子書籍、消費電力の低い電子書籍を提供することができる。また、可撓性を有する基板を用いることで、信号処理回路に可撓性を持たせることができるので、フレキシブルかつ軽くて使い勝手の良い電子書籍を提供することができる。図18Bは表示装置であり、筐体7011、表示部7012、支持台7013等を有する。本発明の一態様に係る信号処理回路は、表示装置の駆動を制御するための集積回路に用いることができる。表示装置の駆動を制御するための集積回路に本発明の一態様に係る信号処理回路を用いることで、信頼性が高い表示装置、消費電力の低い表示装置を提供することができる。なお、表示装置には、パーソナルコンピュータ用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。図18Cは表示装置であり、筐体7021、表示部7022等を有する。本発明の一態様に係る信号処理回路は、表示装置の駆動を制御するための集積回路に用いることができる。表示装置の駆動を制御するための集積回路に本発明の一態様に係る信号処理回路を用いることで、信頼性が高い表示装置、消費電力の低い表示装置を提供することができる。また、可撓性を有する基板を用いることで、信号処理回路に可撓性を持たせることができるので、フレキシブルかつ軽くて使い勝手の良い表示装置を提供することができる。よって、図18Cに示すように、布地などに固定させて表示装置を使用することができ、表示装置の応用の幅が格段に広がる。図18Dは携帯型ゲーム機であり、筐体7031、筐体7032、表示部7033、表示部7034、マイクロホン7035、スピーカー7036、操作キー7037、スタイラス7038等を有する。本発明の一態様に係る信号処理回路は、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に本発明の一態様に係る信号処理回路を用いることで、信頼性が高い携帯型ゲーム機、消費電力の低い携帯型ゲーム機を提供することができる。なお、図18Dに示した携帯型ゲーム機は、2つの表示部7033と表示部7034とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。図18Eは携帯電話であり、筐体7041、表示部7042、音声入力部7043、音声出力部7044、操作キー7045、受光部7046等を有する。受光部7046において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係る信号処理回路は、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る信号処理回路を用いることで、信頼性が高い携帯電話、消費電力の低い携帯電話を提供することができる。図18Fは携帯情報端末であり、筐体7051、表示部7052、操作キー7053等を有する。図18Fに示す携帯情報端末は、モデムが筐体7051に内蔵されていても良い。本発明の一態様に係る信号処理回路は、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係る信号処理回路を用いることで、信頼性が高い携帯情報端末、消費電力の低い携帯情報端末を提供することができる。本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。