"複数のワード線と複数のビット線の各交差部に整流素子および可変抵抗素子を含むメモリ素子を配置し、ライトイネーブル信号に同期させた複数のコア制御信号を用いて複数のシーケンスの各開始時点に対応して前記複数のコア制御信号の1つを変化させることにより、ワード線の活性化非活性化制御とビット線の活性化非活性化制御を行う抵抗変化メモリの動作確認テストを行う抵抗変化メモリのテスト装置であって、複数のシーケンスに対応するシフト段数を有し、複数のシーケンスのうちの限界時間の確認を行うシーケンスに対応するシフト段がアサートに初期設定され、他のシフト段がネゲートに初期設定される第1のシフトレジスタ回路と、この第1のシフトレジスタ回路の出力と、一定周期で信号変化する第1のライトイネーブル信号とに基づき、複数のシーケンスのうちの限界時間の確認を行うシーケンスに対応して自己発生パルスを発生させ、発生した自己パルスと第1のライトイネーブル信号とを合成してシフトパルスとして発生するシフトパルス発生回路と、前記第1のシフトレジスタ回路の出力と前記第1のライトイネーブル信号とに基づき、複数のシーケンスのうちの限界時間の確認を行うシーケンスに対応して信号変化する第2のライトイネーブル信号を発生するライトイネーブル信号発生部と、前記シフトパルスによってシフト動作を行う複数段のレジスタを夫々有し、発生させるコア制御信号が夫々初期設定される複数個の第2のシフトレジスタ回路と、前記第2のシフトレジスタ回路の最終段出力を第1のライトイネーブル信号によってラッチする第1のラッチ回路と、前記第2のシフトレジスタ回路の最終段の1段前の出力を第1のライトイネーブル信号によってラッチする第2のラッチ回路と、第2のラッチ回路の出力を第2ライトイネーブル信号によってラッチする第3のラッチ回路と、第1および第2ライトイネーブル信号によって形成したスイッチ信号によって前記第2及び第3のラッチ回路の出力を選択して前記コア制御信号として出力するセレクタ回路とを夫々備える複数のコア制御信号生成回路と、を備えることを特徴とする抵抗変化メモリのテスト装置。前記第1のシフトレジスタ回路は、前記シフトパルス発生回路からのシフトパルスを用いてシフト動作を行い、前記シフトパルス発生回路は、第1のシフトレジスタ回路の最終段の出力を用いて前記自己発生パルスを発生し、前記ライトイネーブル信号発生部は、第1のシフトレジスタ回路の最終段の1段前の出力を用いて第2のライトイネーブル信号を発生することを特徴とする抵抗変化メモリのテスト装置。複数のワード線と複数のビット線の各交差部に整流素子および可変抵抗素子を含むメモリ素子を配置し、ライトイネーブル信号に同期させた複数のコア制御信号を用いて複数のシーケンスの各開始時点に対応して前記複数のコア制御信号の1つを変化させることにより、ワード線の活性化非活性化制御とビット線の活性化非活性化制御を行う抵抗変化メモリと、前記抵抗変化メモリの動作確認テストを行うテスト回路と、を備え、前記テスト回路は、複数のシーケンスに対応するシフト段数を有し、複数のシーケンスのうちの限界時間の確認を行うシーケンスに対応するシフト段がアサートに初期設定され、他のシフト段がネゲートに初期設定される第1のシフトレジスタ回路と、この第1のシフトレジスタ回路の出力と、一定周期で信号変化する第1のライトイネーブル信号とに基づき、複数のシーケンスのうちの限界時間の確認を行うシーケンスに対応して自己発生パルスを発生させ、発生した自己パルスと第1のライトイネーブル信号とを合成してシフトパルスとして発生するシフトパルス発生回路と、前記第1のシフトレジスタ回路の出力と前記第1のライトイネーブル信号とに基づき、複数のシーケンスのうちの限界時間の確認を行うシーケンスに対応して信号変化する第2のライトイネーブル信号を発生するライトイネーブル信号発生部と、前記シフトパルスによってシフト動作を行う複数段のレジスタを夫々有し、発生させるテスト用コア制御信号が夫々初期設定される複数個の第2のシフトレジスタ回路と、前記第2のシフトレジスタ回路の最終段出力を第1のライトイネーブル信号によってラッチする第1のラッチ回路と、前記第2のシフトレジスタ回路の最終段の1段前の出力を第1のライトイネーブル信号によってラッチする第2のラッチ回路と、第2のラッチ回路の出力を第2ライトイネーブル信号によってラッチする第3のラッチ回路と、第1および第2ライトイネーブル信号によって形成したスイッチ信号によって前記第2及び第3のラッチ回路の出力を選択して前記テスト用コア制御信号として出力する第1のセレクタ回路とを夫々備える複数のコア制御信号生成回路と、前記複数のコア制御信号生成回路から出力されるテスト用コア制御信号と、実機の制御回路から出力されるコア制御信号を切り替えて前記抵抗変化メモリに出力する第2のセレクタ回路と、を備えることを特徴とする抵抗変化メモリ装置。前記第1のシフトレジスタ回路は、前記シフトパルス発生回路からのシフトパルスを用いてシフト動作を行い、前記シフトパルス発生回路は、第1のシフトレジスタ回路の最終段の出力を用いて前記自己発生パルスを発生し、前記ライトイネーブル信号発生部は、第1のシフトレジスタ回路の最終段の1段前の出力を用いて第2のライトイネーブル信号を発生することを特徴とする抵抗変化メモリ装置。複数のワード線と複数のビット線の各交差部に整流素子および可変抵抗素子を含むメモリ素子を配置し、ライトイネーブル信号に同期させた複数のコア制御信号を用いて複数のシーケンスの各開始時点に対応して前記複数のコア制御信号の1つを変化させることにより、ワード線の活性化非活性化制御とビット線の活性化非活性化制御を行う抵抗変化メモリの動作確認テストを行う抵抗変化メモリのテスト方法であって、複数のシーケンスに対応するシフト段数を有する第1のシフトレジスタ回路に対し、前記複数のシーケンスのうちの限界時間の確認を行うシーケンスに対応するシフト段をアサートに初期設定し、他のシフト段をネゲートに初期設定し、この第1のシフトレジスタ回路の出力と、一定周期で信号変化する第1のライトイネーブル信号とに基づき、複数のシーケンスのうちの限界時間の確認を行うシーケンスに対応して信号変化する第2のライトイネーブル信号を発生し、前記第1および第2のライトイネーブル信号に基づいて、複数のコア制御信号が信号変化する時間間隔が局所的に前記第1のライトイネーブル信号の周期よりも短い複数のコア制御信号を発生し、前記発生された複数のコア制御信号を用いて抵抗変化メモリの動作確認を行うことを特徴とする抵抗変化メモリのテスト方法。本発明の一つの実施形態は、任意のテストサイクルにおけるサイクル時間を局所的に自由に調整することを可能とし、さらにチップサイズ、テストコストが削減される抵抗変化メモリのテスト装置、方法および抵抗変化メモリ装置を提供することを目的とする。本発明の一つの実施形態によれば、複数のワード線と複数のビット線の各交差部に整流素子および可変抵抗素子を含むメモリ素子を配置し、ライトイネーブル信号に同期させた複数のコア制御信号を用いて複数のシーケンスの各開始時点に対応して前記複数のコア制御信号の1つを変化させることにより、ワード線の活性化非活性化制御とビット線の活性化非活性化制御を行う抵抗変化メモリの動作確認テストを行う。第1のシフトレジスタ回路は、複数のシーケンスに対応するシフト段数を有し、複数のシーケンスのうちの限界時間の確認を行うシーケンスに対応するシフト段がアサートに初期設定され、他のシフト段がネゲートに初期設定される。シフトパルス発生回路は、この第1のシフトレジスタ回路の出力と、一定周期で信号変化する第1のライトイネーブル信号とに基づき、複数のシーケンスのうちの限界時間の確認を行うシーケンスに対応して自己発生パルスを発生させ、発生した自己パルスと第1のライトイネーブル信号とを合成してシフトパルスとして発生する。ライトイネーブル信号発生部は、前記第1のシフトレジスタ回路の出力と前記第1のライトイネーブル信号とに基づき、複数のシーケンスのうちの限界時間の確認を行うシーケンスに対応して信号変化する第2のライトイネーブル信号を発生する。複数個の第2のシフトレジスタ回路は、前記シフトパルスによってシフト動作を行う複数段のレジスタを夫々有し、発生させるコア制御信号が夫々初期設定される。複数のコア制御信号生成回路は、第1のラッチ回路と、第2のラッチ回路と、第3のラッチ回路と、セレクタ回路とを夫々備え、第1のラッチ回路は第2のシフトレジスタ回路の最終段出力を第1のライトイネーブル信号によってラッチする。第2のラッチ回路は、第2のシフトレジスタ回路の最終段の1段前の出力を第1のライトイネーブル信号によってラッチする。第3のラッチ回路は、第2のラッチ回路の出力を第2ライトイネーブル信号によってラッチする。セレクタ回路は、第1および第2ライトイネーブル信号によって形成したスイッチ信号によって前記第2及び第3のラッチ回路の出力を選択して前記コア制御信号として出力する。ReRAMなどの半導体メモリの動作確認試験においては、テスタを被試験デバイスとしての半導体メモリに接続し、テスタで半導体メモリで使用される各種コマンドを発生させて半導体メモリに入力し、半導体メモリからの出力を確認するような手法をとることが多い。このような半導体メモリの動作確認試験では、近年、半導体メモリの大容量化および縮小化に伴い、半導体メモリの同測数の増加およびテストの長時間化が問題視されている。テストの長時間化は半導体メモリの生産数量を制限するのみでなく、コスト高となることから、改善が急務となっている。そこで、最近は、例えばチップイネーブルピンCE、コマンドラッチイネーブルピンCLE、アドレスラッチイネーブルピンALE、ライトイネーブルピンWE、IOポートピンIOn0等のコマンドピンおよびデータピンを用いて、出力するコマンド設定およびサイクル制御を行うオートモードが搭載されたテスタを使用して半導体メモリのテストを行うことが多く、オートモードを使用した場合は、使用するピン数が削減され、半導体メモリの同測数の増加が可能となる。このようなオートモードが搭載されたテスタにおいては、コマンド設定の制御サイクルをライトイネーブルピンWEのLへの切り替わりに同期させているが、ライトイネーブルピンWEは一定サイクルでLへ切り替わる信号であるため、テストサイクル時間の最小間隔がこのライトイネーブルピンWEのサイクルによって決められてしまい、テストサイクル時間をライトイネーブルピンWEによって決められる最小テストサイクル時間よりも局所的に短くするといった動作確認試験を行うことができず、ReRAMの動作確認に不便をきたしていた。ReRAMにおいては、ワード線WLおよびビット線BLの活性、非活性に特殊な制御を行っており、ワード線WLの制御とビット線の制御との間の時間間隔をいかに縮めるかがReRAMのスイッチング速度に大きな影響を与える。しかしながら、上記した通常のオートモードでは、テストサイクル時間を上記したライトイネーブルピンWEによって決められる最小テストサイクル時間よりも短くすることができず、ワード線WLの制御とビット線の制御との間の時間間隔などのチューニングを行うことができないため、これらの限界時間の確認およびスクリーニングテストを行うことができないといった問題が発生し、大きな問題となっている。以下に添付図面を参照して、本発明の実施の形態にかかる抵抗変化メモリのテスト装置、方法および抵抗変化メモリ装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。第1の実施の形態図1は、不揮発性半導体メモリとしてのReRAMResistiveRAMのメモリセルアレイの構成と、ローデコーダ10およびカラムデコーダ20の回路構成例を示すものである。図1に示すセルアレイでは、複数のワード線WLと、複数のビット線BLとの各交差位置にメモリセルMが設けられている。図1の場合は、セルアレイは3×3の場合について示しており、ワード線WL0~WL2とビット線BL0~BL2との各交差位置にメモリセルMが設けられている。各メモリセルMは、可変抵抗素子VRと、整流素子としてのダイオードDとの直列接続によって構成されている。可変抵抗素子VRは、一端がワード線WLに接続され、他端がダイオードDを介してビット線BLに接続されている。可変抵抗素子VRは、低抵抗状態を書込み状態例えば1、高抵抗状態を消去状態例えば0としており、低抵抗状態のメモリセルMを高抵抗状態にする0書き込み動作を消去或いはリセット動作、高抵抗状態のセルを低抵抗状態にする1書き込み動作を書き込み或いはセット動作という。各ワード線WLは、夫々ローデコーダ10に接続され、各ビット線BLは、夫々カラムデコーダ20に接続されている。図1では、ビット線に正バイアスを与えたときに、整流素子が順バイアスとなるメモリセル配置を示しているが、ワード線に正バイアスを与えたときに、整流素子が順バイアスとなるメモリセル配置を採用してもよい。各ローデコーダ10は、VROW発生器11と、メインWLドライバ12と、WLDVドライバ13と、ローゲート回路14とを有している。VROW発生器11は、コア制御信号としてのVROWUP信号からVROW信号を生成する。メインWLドライバ12は、ローアドレス信号からMWL信号を生成する。WLDVドライバ13は、コア制御信号としてのWLDVSEL信号、VROW信号およびローアドレス信号からWLDV信号を生成する。ローゲート回路14は、NOT回路14aと、Pチャネル型MOSFET14bと、Nチャネル型MOSFET14cと、Pチャネル型MOSFET14dとを備えている。Pチャネル型MOSFET14bのゲートには、MWL信号がNOT回路14aを介して入力されているので、Pチャネル型MOSFET14bおよびNチャネル型MOSFET14cの組と、Pチャネル型MOSFET14dとが、MWL信号に基づいて相補的に動作する。各カラムデコーダ20は、カラムデータ制御部21と、カラムアドレスデコーダ22と、カラムゲート回路23とを備えている。カラムデータ制御部21は、コア制御信号としてのBLSEL信号およびカラムアドレス信号からDSA信号を発生する。カラムアドレスデコーダ22は、カラムアドレス信号をデコードし、デコード結果としてのMBL信号を出力する。カラムゲート回路23は、Pチャネル型MOSFET23aと、Nチャネル型MOSFET23bと、NOT23cと、Nチャネル型MOSFET23dとを備えている。Nチャネル型MOSFET23dのゲートには、カラムアドレスデコーダ22の出力が、NOT回路23cを介して入力されているので、Pチャネル型MOSFET23aおよびNチャネル型MOSFET23dの組と、Nチャネル型MOSFET23bとが、カラムアドレスデコーダ22の出力に基づいて相補的に動作する。図2は、コア制御信号VROWUP、WLDVSEL、BLSELの変化に基づくワード線WLおよびビット線BLの活性化非活性化の動作波形例を示すものである。ここで、VROWUP信号は全ワード線WLおよび全ビット線BLの制御を行う信号であり、WLDVSEL信号は選択ワード線WLの制御を行う信号であり、BLSEL信号は選択ビット線BLの制御を行う信号である。初期状態では、すべてのワード線WLおよびビット線BLを接地GNDレベルVssとする。まず、ローアドレス信号によって全てのワード線を選択し、VROWUP信号をLからHに切り替えることで、全ワード線選択ワード線および非選択ワード線をダイオードDの閾値電圧Vth以上の電圧VWLに設定し、全ビット線BLを電圧VBLLVss<VBLL<VBLHに上昇させる。全ビット線BLを電圧VBLLに上昇し、電圧VWLとの電位差を縮めることにより、非選択セルにおけるBL-WL間のリーク電流を低減できる。具体的には、全てのワード線WLを選択するローアドレス信号を与えることによって全ローデコーダ10のメインWLドライバ12から出力されるMWL信号をLにして全ローデコーダ10のPチャネル型MOSFET14dをオンにする。VROWUP信号がHに切り替わると、Pチャネル型MOSFET14dによって全てのワード線WLがHになる。つぎに、カラムアドレス信号によって所要のビット線を選択し、BLSEL信号をLからHに切り替えることで、選択ビット線BLのみをダイオードDの閾値電圧Vth以上の電圧VBLHに上昇させる。具体的には、所要のビット線BLを選択するカラムアドレス信号を与えることによって選択ビット線に対応するカラムデコーダ20のカラムアドレスデコーダ22から出力されるMBL信号をLにしてPチャネル型MOSFET23aおよびNチャネル型MOSFET23cをオンにする。BLSEL信号がHに切り替わると、Pチャネル型MOSFET23aおよびNチャネル型MOSFET23cによって選択ビット線BLのみがHになる。さらに、ローアドレス信号によって所要のワード線を選択し、WLDVSEL信号をLからHに切り替えることで、選択ワード線WLのみをVssに放電する。具体的には、所要のワード線を選択するローアドレス信号を与えることによって選択ワード線WLに対応するローデコーダ10のメインWLドライバ12から出力されるMWL信号をHにして選択ワード線WLに対応するローデコーダ10のPチャネル型MOSFET14bおよびNチャネル型MOSFET14cをオンにする。WLDVSEL信号がHに切り替わると、Pチャネル型MOSFET14bおよびNチャネル型MOSFET14cによって選択ビット線のみがVssまでたち下がり、Lになる。これにより、任意のメモリセルMが選択され、選択されたメモリセルMに対し、セット、リセット、リード、ベリファイ等を含む所望の任意のセルアクセス動作を行わせることができる。このようなセルアクセス動作が終了すると、まず、BLSEL信号をLへ切替えることにより、選択ビット線BLを電圧VBLLまで下降させる。つぎに、VROWUP信号をLへ切替えることで、全ワード線WLおよび全ビット線BLをVssに立ち下げ、Lにする。WLDVSEL信号は、VROWUP信号をLへ切替えた後、Lに立ち下げる。ReRAMにおいては、ワード線およびビット線の活性、非活性の際に、アクティブ時においては、全ワード線をL→Hに切替え、選択ビット線をL→Hに切替え、3選択ワード線をLに切り替える3段階の動作、またプリチャージ時は、選択ビット線をH→Lに切替え、非選択ワード線をH→Lに切替える2段階の動作を採用しており、このような特殊な制御を用いることにより、セルに流れる電流を低減でき、安定したセルの動作を実現できる。このような特殊なワードWLおよびビット線BLの制御を行うReRAMの動作確認テストにおいては、例えばチップイネーブルピンCE、コマンドラッチイネーブルピンCLE、アドレスラッチイネーブルピンALE、ライトイネーブルピンWE、IOポートピンIOnは任意の自然数等のコマンドおよびデータピンを用いて、出力するコマンドの設定およびサイクル制御を行うオートモードが一般的に用いられており、このオートモードを使用することにより使用するピン数を削減して、半導体メモリチップの同測数同時測定数を増加させることが可能となる。図3は、1本のライトイネーブル信号WEを用いた場合のオートモードにおける動作波形図の一例を示すものである。図3に示すオートモードにおいては、チップイネーブル信号CEをLにした状態で動作が実行される。また、コマンドラッチイネーブル信号CLEがHのときにデータ入力コマンド0016進数が入力され、この後アドレスラッチイネーブル信号ALEがHのときに、任意のカラムアドレス、ローアドレスが入力される。その後、コマンドラッチイネーブル信号CLEがHのときに、例えばオートリードコマンド3016進数が入力されることによりオートリードコマンドが受付けられ、ライトイネーブル信号WEのLへの切替りのタイミングに同期して、前述のVROWUP信号、WLDVSEL信号、BLSEL信号などのメモリコアの制御を行うコア制御信号の切替えを実行する。このように、VROWUP信号、WLDVSEL信号、BLSEL信号などのコア制御信号は、WE信号に同期するように作成されており、各種コア制御信号の切替えタイミングL→HまたはH→LはWE信号のLへの切替りに同期している。すなわち、各種コア制御信号によって実行される制御サイクル毎の開始時点をWE信号のLへの切替りに同期させるようにしている。しかしながら、WE信号におけるLに切替わるタイミングを制御サイクル毎に変更することが困難であるので、1本のWE信号を用いた場合は、任意の制御サイクルで、すなわち任意のシーケンスで局所的にサイクル時間を変更させることができない。このように、1本のWE信号を用いた場合は、図3に示すように、制御サイクルの間隔、すなわち各シーケンス0~シーケンスnの間隔は一定である。シーケンスとは、VROWUP信号、WLDVSEL信号、BLSEL信号などのコア制御信号の任意の1つが変化してから他の1つが変化するまでの期間をいう。特に、ReRAMにおけるワード線WLおよびビット線BLの活性、非活性では、上述したような特殊な制御を行っているが、1本のライトイネーブル信号WEを用いた場合は、ワード線WLの制御とビット線BLの制御との間の時間間隔図2における時間A,時間B、時間CなどをWE信号の信号周期Tより短くしたチューニングができないため、これらの限界時間の確認およびスクリーニングテストを行うことができないといった問題が発生している。図4は、第1の実施の形態におけるオートモードの動作波形図を示すものである。この第1の実施の形態においては、ライトイネーブル信号として、第1ライトイネーブル信号WEの他に、第2ライトイネーブル信号WE2を追加している。図3の場合は、全てのシーケンスの開始終了が第1ライトイネーブル信号WEのHネゲートからLアサートへの切替りに同期している。これに対し、図4の場合は、シーケンス1、シーケンス3の開始は第1ライトイネーブル信号WEのL切替りに同期しているが、シーケンス2の開始は第2ライトイネーブル信号WE2のL切替りに同期しており、時間AをWE信号の周期よりも短く設定できている。このように、第1ライトイネーブル信号WEに依存せず自由なタイミングでの信号発生が可能な第2ライトイネーブル信号WE2を新たに設けることにより、制御サイクル時間を変更したいシーケンスが終了するタイミングを、第2ライトイネーブル信号WE2のL切替りタイミングにより決定することにより、任意の制御サイクルにおけるサイクル時間を局所的に自由に設定することが可能となる。ここで、図4に示すようにシーケンス1のサイクル時間を調整した場合においては、図2における時間Aを調整することが可能となり、同様の制御を用いれば時間B、図2に示す時間Cを調整することも可能となる。従って、ワード線WLおよびビット線BLの制御の切替りのサイクル時間のチューニングが可能となり、これらの限界時間の確認およびスクリーニングテストが容易に実現できる。図5に、第1ライトイネーブル信号WEおよび第2ライトイネーブル信号WE2を用いたオートモードによるテストを実施するためのテスタ回路のコア制御信号発生部分の構成例を示す。本テスタ回路30は、所要のコア制御信号の個数に対応する複数の個別テスト回路30-1~30-3と、WE2WESFR発生回路70とを備える。図5の場合は、コア制御信号としての3つの信号VROWUP信号、WLDVSEL信号、BLSEL信号を発生するための3つの個別テスト回路30-1~30-3を示している。各個別テスト回路30-1~30-3は、同一構成であり、シーケンスメモリ回路40、シフトレジスタ回路50およびWEWE2制御切替回路60により夫々構成されている。また、3つの個別テスト回路30-1~30-3に共用されるWE2WESFR発生回路70が備えられている。第2ライトイネーブル信号WE2は、テスト回路30内のWE2WESFR発生回路70によって自己発生されている。図6は、シーケンスメモリ回路40、シフトレジスタ回路50およびWEWE2制御切替回路60の内部構成例を示すものである。図7は、WE2WESFR発生回路70の内部構成を示すものである。まず、図7のWE2WESFR発生回路70について説明する。WE2WESFR発生回路70は、コマンドCMD55WE2とデータDa1nと第1ライトイネーブル信号WE信号に基づいてシフト制御信号WESFRおよび第2ライトイネーブル信号WE2を作成し、作成したシフト制御信号WESFRをシフトレジスタ回路50に入力し、作成した第2ライトイネーブル信号WE2をWEWE2制御切替回路60に入力する。シフト制御信号WESFRは、シフトレジスタ回路50にシフト動作を行わせるためのシフトクロックとして使用される。図7に示すように、WE2WESFR発生回路70は、シーケンスメモリ回路71と、シフトレジスタ回路72と、パルス自己発生回路73と、NAND回路74と、WE2発生回路75とから構成されている。パルス自己発生回路73は、遅延回路73a、遅延回路73b、NAND回路73c、遅延回路73d、NOT回路73e、OR回路73fから構成されている。WE2発生回路75は、遅延回路75a、NOT回路75b、遅延回路73b、OR回路75cから構成されている。シーケンスメモリ回路71は、シフトレジスタ回路72の各段のレジスタに初期値をロードするためのメモリであり、シフトレジスタ回路72の段数より1段少ない段数に対応する記憶ビット数を有する。シーケンスメモリ回路71は、コマンドCMD55WE2の入力をトリガとしてデータDa1Danが書き込まれる。シーケンスメモリ回路71には、WE2信号が入るサイクルのみを1にするようなデータDa1Danを書き込む。シーケンスメモリ回路71では、データDa1が書き込まれるメモリ71-1をシーケンス1とし、データDa2が書き込まれるメモリ71-2をシーケンス2とし、...、データDanが書き込まれるメモリをシーケンスnとする。シーケンスメモリ回路71に記憶されたnビットのデータは、シフトレジスタ回路72の各段のレジスタに初期値SEQWE1~SEQWEnとして書き込まれる。SEQWE1がシーケンス1に対応し、SEQWE2がシーケンス2に対応し、SEQWEnがシーケンスnに対応する。シフトレジスタ回路72は、シフト制御信号WESFRのHからLへの立ち下がりに基づいてシフト動作を行うもので、シーケンスメモリ回路71の記憶ビット数より1段多いシフト段数を有する。すなわち、シフトレジスタ回路72においては、最終段のレジスタ72-0には、シーケンスメモリ回路71からのデータセット入力は行われない。シフトレジスタ回路72の最終段のレジスタ72-0は、シーケンス0に対応している。シフトレジスタ回路72においては、複数個のシーケンス単位の繰り返し動作を行うために、最終段のレジスタ72-0の出力が初段のレジスタ72-nの入力に帰還入力されている。シフトレジスタ回路72の最終段のレジスタ72-0の出力は、第1WE2検知信号としてパルス自己発生回路73に入力されている。また、シフトレジスタ回路72の最終段より1段前のレジスタ72-1の出力は、第2WE2検知信号としてWE2発生回路75に入力されている。パルス自己発生回路73は、第1WE2検知信号に基づいて自己発生パルスWE2PLSをOR回路73fから出力するための回路であり、OR回路73fから出力された自己発生パルスWE2PLSは、NAND回路74によって第1ライトイネーブル信号WEとNANDがとられて、正論理のシフト制御信号WESFRとして出力される。パルス自己発生回路73においては、NAND回路73cによって、第1WE2検知信号を遅延回路73aでα時間遅延させた第1WE2検知遅延信号と、第1ライトイネーブル信号WEを遅延回路73bで時間α遅延させたWEDLY信号とのNANDをとることで、第1WE2検知遅延信号がHの期間中のみに、WEDLY信号のLからHへの立ち上がりを捉える。そして、NAND回路73cの出力を遅延回路73dで時間βだけ遅延させることで、OR回路73fから出力される自己発生パルスWE2PLSのメーク時間を調整する。また、NOT回路73eによって遅延回路73dの出力を反転する。さらに、OR回路73fによって、NOT回路73eの出力と、NAND回路73cの出力の論理和をとることで、WEDLY信号の立ち下がりから時間βの期間だけアサートになる自己発生パルスWE2PLSを形成する。NAND回路74では、第1のライトイネーブル信号WEに自己発生パルスWE2PLSが付加された正論理のシフト制御信号シフトパルスWESFRを発生し、発生したシフト制御信号WESFRをシフトレジスタ回路72およびシフトレジスタ回路50に入力する。WE2発生回路75においては、遅延回路75aによって第2WE2検知信号を時間α遅延し、NOT回路75bによって遅延回路75aの出力を反転する。そして、OR回路75cによって、NOT回路75bの出力である第2WE2検知遅延信号と、第1ライトイネーブル信号WEを遅延回路73bで時間α遅延させたWEDLY信号との論理和をとることで、第2ライトイネーブル信号WE2を発生する。つぎに、図5、図6を用いてVROWUP信号を発生する個別テスト回路30-1の構成について説明する。他の個別テスト回路30-2、30-3の構成は、個別テスト回路30-1と同様であり、重複する説明は省略する。シーケンスメモリ回路40は、先に説明したシーケンスメモリ回路71と同様の構成を有し、シフトレジスタ回路50の段数に対応する記憶ビット数を有する。シーケンスメモリ回路40は、シフトレジスタ回路50の各段のレジスタに初期値SEQ1-SEQnをロードするためのメモリであり、シーケンスメモリ回路40には、パラメータセットコマンドCMD55VROWUPの入力をトリガとしてデータDb1Dbnが書き込まれる。この実施の形態においては、例えば、図4に示したシーケンス0の期間に、シーケンスメモリ回路40の記憶データをシフトレジスタ回路50に初期値としてロードする。図4に示すように、VROWUP信号は、シーケンス1の期間にH、シーケンス2の期間にH、シーケンス3の期間にHであり、このような信号波形を所望する場合は、シーケンスメモリ回路40のデータDb1、Db2、Db3に1、1、1を記憶する。因みに、WLDVSEL信号は、シーケンス1の期間にL、シーケンス2の期間にL、シーケンス3の期間にHであるので、シーケンスメモリ回路40のデータDb1、Db2、Db3に0、0、1を記憶する。同様に、BLSEL信号は、シーケンス1の期間にL、シーケンス2の期間にH、シーケンス3の期間にHであるので、シーケンスメモリ回路40のデータDb1、Db2、Db3に0、1、1を記憶する。シフトレジスタ回路50は、WE2WESFR発生回路70から入力されるシフト制御信号WESFRに基づいてシフト動作を行うもので、複数のシーケンス単位の繰り返し動作を行うために、最終段のレジスタの出力レジスタ信号Aが初段のレジスタの入力に帰還入力されている。WEWE2制御切替回路60は、NOT回路61と、2個の2入力NAND回路62a、62bから構成されるセットリセットフリップフロップSRFF62と、2個のクロックドNOT回路63a、63bおよび1個のNOT回路63cから構成されるレジスタ回路ラッチ回路63と、NOT回路64と、2個のクロックドNOT回路65a、65bおよび1個のNOT回路65cから構成される第1段レジスタ回路第1段ラッチ回路65と、2個のクロックドNOT回路66a、66bおよび1個のNOT回路66cから構成される第2段レジスタ回路第2段ラッチ回路66と、2個のクロックドNOT回路67a、67bおよび1個のNOT回路67cから構成される第3段レジスタ回路第3段ラッチ回路67と、2個のクロックドNOT回路68a、68bおよび2個のNOT回路68c、68dから構成されるセレクタ回路68とを備えている。レジスタ回路63には、シフトレジスタ回路50の最終段の出力レジスタ信号Aが入力されており、クロックドNOT回路63a、63bに第1ライトイネーブル信号WEが入力されているので、レジスタ回路63は、第1ライトイネーブル信号WEがLに切り替わるときのみに入力信号レジスタ信号Aをその出力レジスタ信号Cに転送する。第1段レジスタ回路65には、シフトレジスタ回路50の最終段より1段前の出力レジスタ信号Bが入力されており、クロックドNOT回路65a、65bに第1ライトイネーブル信号WEが入力されているので、第1段レジスタ回路65は、第1ライトイネーブル信号WEがLに切り替わるときのみに入力信号レジスタ信号Bをその出力レジスタ信号Dに転送する。第2段レジスタ回路66には、レジスタ信号Dが入力されており、クロックドNOT回路66a、66bに第2ライトイネーブル信号WE2が入力されているので、第2段レジスタ回路66は、第2ライトイネーブル信号WE2がLに切り替わるときのみに入力信号レジスタ信号Dをその出力に転送する。同様に、第3段レジスタ回路67には、第2段レジスタ回路66回路の出力が入力されており、クロックドNOT回路67a、67bに第2ライトイネーブル信号WE2が入力されているので、第3段レジスタ回路67は、第2ライトイネーブル信号WE2がLに切り替わるときのみに入力信号をその出力レジスタ信号Eに転送する。SRFF62は、第1ライトイネーブル信号WEおよび第2ライトイネーブル信号WE2を用いて、レジスタ信号Cとレジスタ信号Eとを切り替えるためのWEWE2スイッチ信号を生成する。セレクタ回路68は、WEWE2スイッチ信号に基づいてレジスタ信号Cとレジスタ信号Eとを切替え、その切替え出力をコア制御信号VROWUPとして出力する。つぎに、図8に示すタイムチャートを参照して、コア制御信号としてのVROWUP信号を発生する個別テスト回路30-1およびWE2WESFR発生回路70の動作について説明する。この動作例では、図4に示したように、第2ライトイネーブル信号WE2を用いることにより、シーケンス1のサイクル時間Aを第1ライトイネーブル信号WEのみを使用した場合に比べ短かくしている。図8に示すように、WE信号は、所定の周期でLに立ち下がる。WE2発生回路75で発生させるWE2信号は、WE信号と同じL保持時間を有する信号であり、サイクル時間を変更したいシーケンスが終了するタイミングを、WE2信号のL切り替わり時点で決定する。この場合は、図4に示したように、シーケンス2にWE2信号を挿入するので、シーケンスメモリ回路71に入力するデータDa1nとしては、0、1、0、...を入力する。シフトレジスタ回路72の最終段側のレジスタ72-0は、初期値のままの0であり、シフトレジスタ回路72のこれに続く3個のレジスタ72-1、72-2、72-3には、SEQWE13信号によって,0,1,0が初期セットされる。シフトレジスタ回路72は、WESFR信号の立ち下がりによってシフト動作を行っている。WESFR信号は、前述したように、WE信号の反転信号と、パルス自己発生回路73で自己発生させた自己発生パルスWE2PLSとの論理和をとったものである。シフトレジスタ回路72の最終段側の4個のレジスタには0,0,1,0がセットされているので、最終段の1つ前のレジスタ72-1から出力される第2WE2検知信号は、WESFR信号の1つ目の立ち下がりによって、時刻t1にHに立ち上がる。第2WE2検知信号は、遅延回路75aによって時間α遅延され、さらにNOT回路75bで反転され、第2WE2検知遅延信号としてNOT回路75bから出力されてOR回路75cに入力される。一方、第1ライトイネーブル信号WEは、遅延回路73bで時間αだけ遅延され、WEDLY信号として遅延回路73bから出力されてOR回路75cに入力される。そして、OR回路75cによって、WEDLY信号と第2WE2検知遅延信号の論理和が取られることにより、WEDLY信号がLに立ち下がった時刻t4から第2WE2検知遅延信号がHに立ち上がるt5までの間のみLとなる第2ライトイネーブル信号WE2がOR回路75cから発生する。また、最終段のレジスタ72-0から出力される第1WE2検知信号は、WESFR信号の2つ目の立ち下がりによって、時刻t4にHに立ち上がる。第1WE2検知信号は、遅延回路73aによって時間α遅延され、NAND回路73cに入力される。一方、第1ライトイネーブル信号WEは、遅延回路73bで時間αだけ遅延され、NAND回路73cに入力される。NAND回路73cによって、第1WE2検知遅延信号がHの期間中のみに、WEDLY信号のLからHへの立ち上がり時刻t5を捉える。また、NAND回路73cの出力は遅延回路73dによって自己発生パルスWE2PLSのメーク時間βだけ遅延され、NOT回路73eで反転されてOR回路73fに入力される。OR回路73fによって、NOT回路73eの出力と、NAND回路73cの出力の論理和をとることで、WEDLY信号の立ち下がり時点t5から遅延時間βの期間だけアサートになる自己発生パルスWE2PLSを形成する。このようにして、パルス自己発生回路73で自己発生パルスWE2PLSが発生され、この自己発生パルスWE2PLSによってWESFR信号にパルスが1個追加される。NAND回路74では、第1のライトイネーブル信号WEと、自己発生パルスWE2PLSとを合成し、この合成信号を正論理のシフト制御信号シフトパルスWESFRとしてシフトレジスタ回路72およびシフトレジスタ回路50に入力する。一方、シーケンスメモリ回路40に対しては、本テスト回路の動作前の適宜の時点でシフトレジスタ回路50の初期値がロードされる。図4に示すように、VROWUP信号は、シーケンス1の期間にH、シーケンス2の期間にH、シーケンス3の期間にHであるので、シーケンスメモリ回路40のデータDb1、Db2、Db3に1、1、1が記憶される。シーケンスメモリ回路40に記憶された初期値は、シフトレジスタ回路50のシフト動作が開始される前にシフトレジスタ回路50の各レジスタにセットされる。つぎに、レジスタ信号A~Eについて説明する。シフトレジスタ回路50の最終段の出力であるレジスタ信号Aには、WESFR信号のLへの立ち下がりに同期して初期値SEQ1、SEQ2、SEQ3、...が順次現れる。SEQ1、SEQ2、SEQ3=1、1、1であるので、レジスタ信号Aは、時刻t1にHに立ち上がりその後所定期間Hを保持する。シフトレジスタ回路50の最終段の1段前の出力であるレジスタ信号Bには、WESFR信号のLへの立ち下がりに同期して初期値SEQ2、SEQ3、...が順次現れる。SEQ2、SEQ3=1,1であるので、レジスタ信号Bは、最初からHを保持している。レジスタ回路63の出力であるレジスタ信号Cには、第1ライトイネーブル信号WEがLに切り替わるときのみに入力信号レジスタ信号Aが転送されるので、レジスタ信号Cは、WE信号の立ち下がり時点t2でHに立ち上がる。第1段レジスタ回路65の出力であるレジスタ信号Dには、第1ライトイネーブル信号WEがLに切り替わるときのみに入力信号レジスタ信号Bが転送されるので、レジスタ信号Dは、レジスタ信号Bと同様、最初からHを保持している。第2段レジスタ回路66は第2ライトイネーブル信号WE2がLに切り替わるときのみに入力信号レジスタ信号Dをその出力に転送し、第3段レジスタ回路67も第2ライトイネーブル信号WE2がLに切り替わるときのみに入力信号をその出力レジスタ信号Eに転送するので、レジスタ信号Eは、WE2信号の立ち下がり時点t3でHに立ち上がる。SRFF62から出力されるWEWE2スイッチ信号は、レジスタ信号Cとレジスタ信号Eとの切り替え信号であり、WE2信号の立ち下がりによってHに立ち上がり、その後のWE信号の立ち下がりによってLに立ち下がる。セレクタ回路68は、WEWE2スイッチ信号がLのときにはレジスタ信号Cを選択し、Hのときにはレジスタ信号Eを選択する。従って、セレクタ回路68の出力であるVROWUP信号は、時刻t2まではLを維持し、時刻t2以降Hを保持する。このように、第2ライトイネーブル信号WE2の制御時においては、WE信号がHに切替わった後にシフト制御信号WESFRの自己生成により、レジスタ信号A、Bは1回多くシフト動作を行う。一方、レジスタ信号C、DはWE信号がLに切替る場合のみ入力信号を取り込むので、シフト制御信号WESFRの自己生成による制御を受けずに、1回多くシフト動作を行う前のシーケンス情報が保持される。更にWE2信号がLに切替る場合のみにレジスタ信号Dがレジスタ信号Eに転送される。その後、WEWE2スイッチ信号を用いてレジスタ信号Cとレジスタ信号Eの情報をコア制御信号に転送することにより、シーケンス1およびシーケンス3においてサイクル時間の変更を実現することができる。つぎに、図9に示すタイムチャートを参照して、コア制御信号としてのWLDVSEL信号を発生する個別テスト回路30-2およびWE2WESFR発生回路70の動作について説明する。図9に示す、WE、WEDLY、第2WE2検知信号、第2WE2検知遅延信号、WE2、第1WE2検知信号、第1WE2検知遅延信号、WESFR、WEWE2スイッチ信号の波形は、図8と同様である。図4に示すように、WLDVSEL信号は、シーケンス1の期間にL、シーケンス2の期間にL、シーケンス3の期間にHであるので、シーケンスメモリ回路40に記憶するデータDb1、Db2、Db3として0、0、1を記憶する。シフトレジスタ回路50の最終段の出力であるレジスタ信号Aには、WESFR信号のLへの立ち下がりに同期して初期値SEQ1、SEQ2、SEQ3、...が順次現れる。SEQ1、SEQ2、SEQ3=0、0、1であるので、レジスタ信号Aは、時刻t6にHに立ち上がりその後所定期間Hを保持する。シフトレジスタ回路50の最終段の1段前の出力であるレジスタ信号Bには、WESFR信号のLへの立ち下がりに同期して初期値SEQ2、SEQ3、...が順次現れる。SEQ2、SEQ3=0,1であるので、レジスタ信号Bは、時刻t4にHに立ち上がりその後所定期間Hを保持する。レジスタ回路63の出力であるレジスタ信号Cには、第1ライトイネーブル信号WEがLに切り替わるときのみに入力信号レジスタ信号Aが転送されるので、レジスタ信号Cは、WE信号の立ち下がり時点t7でHに立ち上がる。第1段レジスタ回路65の出力であるレジスタ信号Dには、第1ライトイネーブル信号WEがLに切り替わるときのみに入力信号レジスタ信号Bが転送されるので、レジスタ信号Dは、WE信号の立ち下がり時点t7でHに立ち上がる。第2段レジスタ回路66は第2ライトイネーブル信号WE2がLに切り替わるときのみに入力信号レジスタ信号Dをその出力に転送し、第3段レジスタ回路67も第2ライトイネーブル信号WE2がLに切り替わるときのみに入力信号をその出力レジスタ信号Eに転送するので、レジスタ信号Eは、図9に示す時間の間はLを保持している。セレクタ回路68は、WEWE2スイッチ信号がLのときにはレジスタ信号Cを選択し、Hのときにはレジスタ信号Eを選択する。従って、セレクタ回路68の出力であるWLDVSEL信号は、時刻t7まではLを維持し、時刻t7以降Hを保持する。つぎに、図10に示すタイムチャートを参照して、コア制御信号としてのBLSEL信号を発生する個別テスト回路30-3およびWE2WESFR発生回路70の動作について説明する。図10に示す、WE、WEDLY、第2WE2検知信号、第2WE2検知遅延信号、WE2、第1WE2検知信号、第1WE2検知遅延信号、WESFR、WEWE2スイッチ信号の波形は、図8、図9と同様である。図4に示すように、BLSEL信号は、シーケンス1の期間にL、シーケンス2の期間にH、シーケンス3の期間にHであるので、シーケンスメモリ回路40に記憶するデータDb1、Db2、Db3として0、1、1を記憶する。シフトレジスタ回路50の最終段の出力であるレジスタ信号Aには、WESFR信号のLへの立ち下がりに同期して初期値SEQ1、SEQ2、SEQ3、...が順次現れる。SEQ1、SEQ2、SEQ3=0、1、1であるので、レジスタ信号Aは、時刻t4にHに立ち上がりその後所定期間Hを保持する。シフトレジスタ回路50の最終段の1段前の出力であるレジスタ信号Bには、WESFR信号のLへの立ち下がりに同期して初期値SEQ2、SEQ3、...が順次現れる。SEQ2、SEQ3=1,1であるので、レジスタ信号Bは、時刻t1にHに立ち上がりその後所定期間Hを保持する。レジスタ回路63の出力であるレジスタ信号Cには、第1ライトイネーブル信号WEがLに切り替わるときのみに入力信号レジスタ信号Aが転送されるので、レジスタ信号Cは、WE信号の立ち下がり時点t7でHに立ち上がる。第1段レジスタ回路65の出力であるレジスタ信号Dには、第1ライトイネーブル信号WEがLに切り替わるときのみに入力信号レジスタ信号Bが転送されるので、レジスタ信号Dは、WE信号の立ち下がり時点t2でHに立ち上がる。第2段レジスタ回路66は第2ライトイネーブル信号WE2がLに切り替わるときのみに入力信号レジスタ信号Dをその出力に転送し、第3段レジスタ回路67も第2ライトイネーブル信号WE2がLに切り替わるときのみに入力信号をその出力レジスタ信号Eに転送するので、レジスタ信号Eは、WE2信号の立ち下がり時点t3でHに立ち上がる。セレクタ回路68は、WEWE2スイッチ信号がLのときにはレジスタ信号Cを選択し、Hのときにはレジスタ信号Eを選択する。従って、セレクタ回路68の出力であるBLSEL信号は、時刻t3まではLを維持し、時刻t3以降Hを保持する。なお、上記した図5~図7に示したテスト回路は、第1ライトイネーブル信号WEのみを使用し、第2ライトイネーブル信号WE2を使用しない時にも、正常に動作する。第2ライトイネーブル信号WE2の不使用時には、レジスタ信号A、Cのみが使用され、レジスタ信号B、D、Eは不使用になる。このケースでは、レジスタ信号Aは第1ライトイネーブル信号WEのみから制御されるシフト制御信号WESFRのL切替り時から次のL切替りまでの期間、任意のシーケンスデータを保持し、この期間内に第1ライトイネーブル信号WEがLに切替ることから、第1ライトイネーブル信号WEのL切替り時に任意のシーケンスデータを出力することになる。本テスト回路においては、このようにして発生させたコア制御信号VROWUP信号、WLDVSEL信号、BLSEL信号を被試験デバイスとしてのReRAMに入力し、その出力をモニタして確認することで、ReRAMの動作確認テストを実行する。図11は、テスト回路30と、ReRAM装置との接続態様を示す図である。ReRAM装置においては、実機での通常使用モードとテストモードとの切替えが可能となっている。図11では、VROWUP信号を発生するテストシステムのみを図示し、他のWLDVSEL信号、BLSEL信号を発生するテストシステムの図示は省略した。図11に示すテスト回路30においては、WE信号の入力側にセレクタ90を設け、またVROWUP信号の出力側にセレクタ92を設けている。セレクタ90は、オートモードスイッチ信号がオンである場合WE信号を選択し、オートモードスイッチ信号がオフである場合電源電圧Vccを選択する。セレクタ92は、オートモードスイッチ信号がオンである場合テスト回路30から出力されるVROWUP信号を選択し、オートモードスイッチ信号がオフである場合実機の制御回路から出力されるVROWUP信号を選択する。このように第1の実施の形態においては、通常動作のサイクルの制御に用いる第1のライトイネーブル信号WEの他に第2ライトイネーブル信号WE2を使用可能としているので、任意のサイクルを局所的に他のサイクルと異なるサイクル時間に設定することが可能となり、高速動作するReRAMのワード線およびビット線の活性非活性化の時間間隔の限界時間の動作確認テストが可能となる。また、第2ライトイネーブル信号WE2を、第1のライトイネーブル信号WEに基づきテスト回路30内でシーケンスメモリ回路71と遅延回路75a、73bのみの制御により自己発生させているので、第2ライトイネーブル信号WE2用の信号パッドが不要となり、第2ライトイネーブル信号WE2を外部入力する場合に比べ、テスト回路のチップサイズが削減され、テストコストも削減される。第2の実施の形態次に、図12、図13に従ってこの発明の第2の実施の形態について説明する。図12は、WE2WESFR発生回路70で使用する遅延回路73a、73b、73d、75aの具体例を示すものである。図12に示す遅延回路では、遅延インバータの段数を4段階に切り替え可能としている。図12に示す遅延回路では、図13に示すように、遅延時間制御信号FDLYADJ、FDLYADJをデフォルトの00から01、10、11に切り替えることにより遅延時間をインバータ段数が12段分、16段分、20段分、8段分に切り替え可能である。このような遅延回路を用いれば、遅延時間のソフトセットまたはヒューズトリム等による調整が実現できる。第3の実施の形態次に、図14に従ってこの発明の第3の実施の形態について説明する。この第3の実施の形態においては、第1の実施の形態で説明したテスト回路30をReRAM装置の実機内に搭載しており、このReRAM装置においては、実機での通常使用モードとテストモードとの切替えが可能となっている。図14では、VROWUP信号を発生するテストシステムのみを図示し、他のWLDVSEL信号、BLSEL信号を発生するテストシステムの図示は省略した。図14に示すReRAM装置においては、WE信号およびWE2信号の入力側にセレクタ90を設け、またVROWUP信号の出力側にセレクタ92を設けている。セレクタ90は、オートモードスイッチ信号がオンである場合WE信号を選択し、オートモードスイッチ信号がオフである場合電源電圧Vccを選択する。セレクタ92は、オートモードスイッチ信号がオンである場合テスト回路30から出力されるVROWUP信号を選択し、オートモードスイッチ信号がオフである場合、実機の制御回路から出力されるVROWUP信号を選択する。第3の実施の形態によれば、テスト回路30をReRAM装置の実機内に搭載しているので、実機での動作確認テストが可能となる。なお、本テスト回路から発生するコア制御信号としては、VROWUP信号、WLDVSEL信号、BLSEL信号の他にMWLSEL信号、BLSWSEL、PRECHG、STRBなどを採用するようにしてもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"