基本クロックと、前記基本クロックとシステムクロックとを同期させる第1の同期化信号と、前記システムクロックの分周比に関する情報を含む選択信号と、を受け付け、前記選択信号に基づき前記第1の同期化信号を所定時間保持すると共に、前記基本クロックに同期させて、前記基本クロックと前記システムクロックとを同期させる第2の同期化信号を出力することを特徴とするクロック同期化回路。さらに、データ入力を受け付け前記基本クロックに同期してデータ出力が可能な保持回路をn但し、nは1以上の整数段直列接続し、前記選択信号に基づいて、前記n段接続した保持回路のデータ入力を、前記第1の同期化信号と、前記n段接続した保持回路であって直前に接続された保持回路のデータ出力の、いずれかに切り替える選択回路と、を含む請求項1のクロック同期化回路。前記システムクロックの分周比に応じて、前記保持回路を直列接続する段数が定まる請求項1又は2のクロック同期化回路。さらに、前記第2の同期化信号を出力するか否かを決定する制御信号に基づいて前記第2の同期化信号の出力又は停止を行なう請求項1乃至3いずれか一に記載のクロック同期化回路。前記所定時間は、前記基本クロックの周期に前記分周比を乗じた時間である請求項1乃至4いずれか一に記載のクロック同期化回路。請求項1乃至5いずれか一に記載のクロック同期化回路と、前記基本クロックと、前記第1の同期化信号と、前記システムクロックを生成するクロック生成回路と、前記基本クロックと前記第2の同期化信号に基づき動作するバスマスタと、を含むことを特徴とする半導体集積回路。前記基本クロックの配線は、前記クロック生成回路に接続される配線と前記バスマスタに接続される配線にクロック分岐点で分岐し、前記クロック分岐点から前記バスマスタの前記基本クロックの入力端子間に実施されるCTSClockTreeSynthesisにより、前記基本クロックと前記第2の同期化信号との遅延差がほぼ解消する範囲に前記クロック同期化回路がレイアウトされる請求項6の半導体集積回路。m但し、mは2以上の整数段の直列接続した前記クロック同期化回路を含む請求項6又は7の半導体集積回路。さらに、バス上が転送データで占有されているか否かを検出するバストランザクションモニターを含み、前記バストランザクションモニターは、前記バスが転送データにより占有されていない場合には、前記クロック同期化回路に対して前記第2の同期化信号の出力を停止させる請求項6乃至8いずれか一に記載の半導体集積回路。さらに、前記システムクロックの周波数変更要求を受け付けると、前記クロック生成回路に対して、前記システムクロックの分周比の変更要求を行うクロック周波数変更シーケンサを含み、前記クロック生成回路は、前記バストランザクションモニターにより前記バスが転送データにより占有されていないことを検出した場合に、前記システムクロックの分周比の変更を行なう請求項9の半導体集積回路。以下の分析は、本発明の観点からなされたものである。SoCには、バスマスタ及びスレーブデバイスが存在しており、バスマスタは基本クロックCLKとクロック同期化信号CLKENを必要とし、スレーブデバイスはシステムクロックSYS_CLKを必要とする。そのため、SoCでは、PLL回路等で生成したクロックから、基本クロックCLK、システムクロックSYS_CLK、クロック同期化信号CLKENを生成するクロック生成回路が用いられる。クロック生成回路の詳細については後述する。クロック生成回路が生成する基本クロックCLK及びクロック同期化信号CLKENは、バスマスタがこれらの信号を受け付けた時に、データの送受信が正常に行えるタイミングを維持していなければならない。そのため、基本クロックCLKとクロック同期化信号CLKENの遅延ばらつきによる影響を最小限に抑える必要がある。そこで、クロック生成回路を、CPU等のバスマスタの近傍に配置することが行われる。しかし、近年のSoCでは複数のバスマスタを備えることが多く、そのような場合には、全てのバスマスタの近傍にクロック生成回路を配置できない。その結果、バスマスタとクロック生成回路間の配線が長くなってしまう。バスマスタとクロック生成回路間の配線が長くなると、基本クロックCLKとクロック同期化信号CLKENの遅延ばらつきを解消するため、CTSClockTreeSynthesisが実施され、基本クロックCLKの配線に対してCTSバッファが挿入される。さらに、電気的な減衰を補うためリピータバッファが使用されることもある。しかし、このようなCTSバッファやリピータを複数使用すると、SoC内での遅延ばらつきが増大する。その結果、基本クロックCLKとクロック同期化信号CLKENの適正なタイミングを維持することができず、データの送受信を正常に行うことができないという問題がある。本発明の一側面において、基本クロックとクロック同期化信号の遅延ばらつきを解消するクロック同期化回路及び半導体集積回路が、望まれる。本発明の第1の視点によれば、基本クロックと、前記基本クロックとシステムクロックとを同期させる第1の同期化信号と、前記システムクロックの分周比に関する情報を含む選択信号と、を受け付け、前記選択信号に基づき前記第1の同期化信号を所定時間保持すると共に、前記基本クロックに同期させて、前記基本クロックと前記システムクロックとを同期させる第2の同期化信号を出力するクロック同期化回路が提供される。本発明の第2の視点によれば、上述のクロック同期化回路と、前記基本クロックと、前記第1の同期化信号と、前記システムクロックを生成するクロック生成回路と、前記基本クロックと前記第2の同期化信号に基づき動作するバスマスタと、を含む半導体集積回路が提供される。本発明の各視点によれば、基本クロックとクロック同期化信号の遅延ばらつきを解消するクロック同期化回路及び半導体集積回路が、提供される。初めに、図1を用いて実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。上述のように、バスマスタとクロック生成回路間の配線が長くなると、CTSバッファやリピータが複数必要になる。CTSバッファやリピータの遅延量は、一定の範囲でばらつき、このようなCTSバッファやリピータを複数使用すると、SoC内での遅延ばらつきが増大する。その結果、基本クロックCLKとクロック同期化信号CLKENの適正なタイミングを維持することができなくなる。そのため、基本クロックCLKとクロック同期化信号CLKENの遅延ばらつきを解消するクロック同期化回路及び半導体集積回路が、望まれる。そこで、図1に示すクロック同期化回路を提供する。図1に示すクロック同期化回路は、基本クロックと、基本クロックとシステムクロックとを同期させる第1の同期化信号と、システムクロックの分周比に関する情報を含む選択信号と、を受け付け、選択信号に基づき第1の同期化信号を所定時間保持し、基本クロックに同期させて、基本クロックとシステムクロックとを同期させる第2の同期化信号を出力する。図1に示すクロック同期化回路は、基本クロックとシステムクロックを同期させるための第1の同期化信号を受け付ける。基本クロックと第1の同期化信号を受け付けたクロック同期化回路では、選択信号に含まれる情報に基づいて、第1の同期化信号を所定の時間保持し、基本クロックと同期させ、第2の同期化信号として出力する。その結果、基本クロックと第1の同期化信号の間で遅延差スキューが生じていても、クロック同期化回路において、基本クロックと同期した第2の同期化信号を出力することで、基本クロックと第2の同期化信号間の遅延差を解消できる。また、クロック同期化回路において、第1の同期化信号を保持する時間は、システムクロックの分周比に基づいて決定する。即ち、第1の同期化信号自身が、システムクロックの分周比に基づいて生成される。そこで、クロック同期化回路において第1の同期化信号の周期に相当する時間、第1の同期化信号を遅延させ第2の同期化信号として出力すれば、基本クロックと第2の同期化信号の同期は維持される。このようなクロック同期化回路を少なくても1以上、バスマスタとクロック生成回路間に配置することで、クロック分岐点からバスマスタまでの基本クロック及びクロック同期化信号の配線が短くなり、チップ内における遅延ばらつきの影響を減少させることができる。その結果、基本クロックとシステムクロックの同期が図れ、正常なデータの送受信が実現できる。次に、SoCにおける基本クロックCLK、システムクロックSYS_CLK、クロック同期化信号CLKENを生成するクロック生成回路について説明する。特許文献1において開示されたクロック同期化信号生成回路と分周回路を用いてクロック生成回路を構成することができる。図5は、クロック生成回路10の内部構成の一例を示す図である。図5に示すクロック生成回路10はPLL回路等で生成した基本クロックCLKを受け付け、特許文献1で開示されたクロック同期化信号生成回路11の出力信号をインバータINV01により反転し、クロック同期化信号CLKENとして出力する。さらに、分周回路12で基本クロックCLKを受け付け、システムクロックSYS_CLKとして出力する。クロック生成回路10は、基本クロックCLKに対するシステムクロックSYS_CLKの分周比に応じてクロック同期化信号CLKENの出力タイミングを変更する。図6乃至図9は、クロック生成回路10において、システムクロックSYS_CLKの分周比を変更した場合の出力波形の一例を示す図である。図6は、基本クロックCLKとシステムクロックSYS_CLKが同周期である場合の波形であり、図7は、システムクロックSYS_CLKは2分周である場合の波形であり、図8は、システムクロックSYS_CLKは3分周である場合の波形であり、図9は、システムクロックSYS_CLKは4分周である場合の波形である。図6乃至図9の各波形は、基本クロックCLKとシステムクロックSYS_CLKの立ち上がりで同期し、両クロックが同期するタイミングに先立ってクロック同期化信号CLKENがアクティブになる。なお、図6乃至図9の各波形におけるクロック同期化信号CLKENはハイアクティブである。次に、SoCにおけるバスマスタ、スレーブデバイス、クロック生成回路の関係について説明する。図10は、SoCにおけるバスマスタ、スレーブデバイス、クロック生成回路の接続の一例を示す図である。図10においては、バスマスタとなるCPUが基本クロックCLKとクロック同期化信号CLKENを受け付け、スレーブデバイスはクロック生成回路からシステムクロックSYS_CLKを受け付ける。なお、図10では、スレーブデバイスがクロック生成回路から直接システムクロックSYS_CLKを受け付けているが、バス調停回路のような制御回路を備える場合には、バスに供給されたシステムクロックSYS_CLKを間接的に受け付ける形態であっても良い。なお、以降の説明においては、システムクロックSYS_CLKはバスに直接供給するものとする。CPUは、基本クロックCLKとクロック同期化信号CLKENをクロックゲーティングセルでこれらのクロックを受け付ける。クロックゲーティングセルでは、ゲーティングクロックGCLKを生成し、バスインターフェイス回路に供給することで、基本クロックCLKとシステムクロックSYS_CLKの同期化とバスインターフェイス回路における低消費電力化を実現する図11参照。以上のような構成により、基本クロックCLKとシステムクロックSYS_CLKの同期を実現する。ここで、図6乃至図9の各波形を再度検証する。図6乃至図9に示す波形はクロック生成回路10から出力される波形のタイミングを示すものであるが、このタイミングはバスマスタ及びスレーブデバイスが受け付ける時点で維持されていなければならない。図6乃至図9の各波形から、クロック同期化信号CLKENは基本クロックCLKとシステムクロックSYS_CLKの立ち上がりエッジ両クロックの同期タイミングより基本クロックの1周期前にアクティブになることが分かる。このことは、クロック同期化信号CLKENをアクティブに設定できるタイミングが基本クロックCLKの周期に依存することを意味する。即ち、基本クロックCLKとシステムクロックSYS_CLKが同期するタイミングにおいて、基本クロックCLKの1周期より前にクロック同期化信号CLKENがアクティブになるとバスマスタ側の同期がとれない。例えば、図9においては、時刻t5において基本クロックCLKとシステムクロックSYS_CLKの同期をとるためには、クロック同期化信号CLKENは時刻t4とt5の間でアクティブにならなければならず、時刻t4以前にアクティブになるとバスマスタ側で同期がとれないことになる。従って、クロック生成回路10から出力された時点では基本クロックCLKとクロック同期化信号CLKENのタイミングが正しく維持されていたとしても、バスマスタとクロック生成回路10間の配線等の影響により両信号のタイミングがずれると正常なデータの入出力が実現できない。上述のように、近年のCPUは高速化が顕著であり、基本クロックCLKは高速であるため基本クロックCLKとクロック同期化信号CLKENのタイミングを維持することが困難になってきている。一方、システムクロックSYS_CLKについては基本クロックCLKよりも低速であるので、時刻t3からt5の間でクロック同期化信号CLKENがアクティブになれば良い。そのため、バスマスタとクロック生成回路10間の配線の影響と比較して、クロック生成回路10とスレーブデバイス間の配線の影響は軽微であると言える。以上のことから、バスマスタにおいて、基本クロックCLKとクロック同期化信号CLKENのタイミングを維持することがデータ転送においては必要となる。基本クロックCLKとクロック同期化信号CLKENのタイミングを維持する方法としては、バスマスタとクロック生成回路を近接して配置することが考えられる。図12は、バスマスタであるCPUとクロック生成回路10の配置とクロック分岐点の関係を示す図である。図12に示すように、クロック生成回路10で受け付ける基本クロックCLKはPLL回路により生成され、特許文献1で開示されたクロック同期化信号生成回路のフリップフロップによって、基本クロックCLKとクロック同期化信号CLKENの同期が行われる。その後、基本クロックCLKとクロック同期化信号CLKENは、それぞれCPUに配線される。その配線の際に、CPUとクロック生成回路が近接していれば、配線の影響を抑制することができ、基本クロックCLKとクロック同期化信号CLKENのチップ内における遅延ばらつきの影響は最小限に抑制することができる。一方、近年のSoCでは、バスマスタを複数備えることが多く、そのような場合には、全てのバスマスタの近傍にクロック生成回路10を配置することができない。そこで、図13に示すように、CPUとクロック生成回路間における基本クロックCLKの配線に対してCTSを実施し、CPUが基本クロックCLKとクロック同期化信号CLKENを受け付けるタイミングを調整する。さらに、クロック同期化信号CLKENの配線が長い場合には、リピータが使用されることもある。また、基本クロックCLKの配線に使用されるCTSバッファとクロック同期化信号CLKENの配線に使用するリピータそれぞれの遅延量は、一定の範囲でばらつき、そのようなCTSバッファとリピータを複数使用すると、SoC内の遅延ばらつきが増大する。その結果、基本クロックCLKとクロック同期化信号CLKENの適正なタイミングを維持することができず、データの送受信を正常に行うことができない可能性がある。[第1の実施形態]次に、本発明の第1の実施形態について、図面を用いてより詳細に説明する。図14は、本実施形態に係るクロック同期化回路20の内部構成の一例を示す図である。図14に示すクロック同期化回路20は、フリップフロップ21と、フリップフロップ221乃至22n但し、nは1以上の整数、以下同じと、マルチプレクサ231乃至23nと、AND回路24と、セレクタ25から構成されている。クロック同期化回路20は、基本クロックCLKと、クロック生成回路10の出力するクロック同期化信号ICLKEN第1の同期化信号に相当と、システムクロックの分周比に関する情報を含むCLKDIV信号と、クロック同期化回路20の出力許可又は停止を制御するCLKEN_CTRL信号を受け付ける。また、クロック同期化回路20からはクロック同期化信号OCLKEN第2の同期化信号に相当を出力する。フリップフロップ221乃至22nは、マルチプレクサ231乃至23nを介して直列に接続されており、フリップフロップ22nで、クロック同期化信号ICLKENを受け付ける。また、フリップフロップ221乃至22nのデータ出力端子はマルチプレクサ231乃至23nの入力端子に接続される。マルチプレクサ231乃至23nの他の入力端子は、クロック同期化信号ICLKENと接続されている。マルチプレクサ231乃至23nの出力は、セレクタ25が出力する制御信号により切り替えられる。AND回路24は、マルチプレクサ231の出力とCLKEN_CTRL信号を受け付け、フリップフロップ21のデータ入力端子に演算結果を出力する。フリップフロップ21は、AND回路24の出力をデータ入力端子で受け付け、データ出力端子からクロック同期化信号OCLKENとして出力する。フリップフロップ21とフリップフロップ221乃至22nのクロック端子には基本クロックCLKが入力される。セレクタ25は、CLKDIV信号を受け付け、CLKDIV信号に含まれる情報に基づいてマルチプレクサ231乃至23nの出力を切り替える。具体的には、基本クロックCLKとシステムクロックSYS_CLKが同じ周期であれば、マルチプレクサ231の出力をクロック同期化信号ICLKEN側に切り替える。システムクロックSYS_CLKの分周比が2分周であれば、マルチプレクサ231の出力はフリップフロップ221のデータ出力を選択し、マルチプレクサ232の出力はクロック同期化信号ICLKENを選択する。さらに、システムクロックSYS_CLKの分周比が3分周であれば、マルチプレクサ231の出力はフリップフロップ221のデータ出力、マルチプレクサ232の出力はフリップフロップ222のデータ出力、マルチプレクサ233の出力はクロック同期化信号ICLKENを選択する。このように、システムクロックSYS_CLKの分周比に応じてマルチプレクサの出力を切り替える。なお、フリップフロップ221乃至22nとマルチプレクサ231乃至23nの個数はシステムクロックSYS_CLKの分周比によって定まる。例えば、システムクロックSYS_CLKの分周比として4分周まで対応する必要があれば、フリップフロップを4段直列に接続する。次に、クロック同期化回路20の動作について説明する。図15は、基本クロックCLKとシステムクロックSYS_CLKが等しい分周比が1場合の各信号の入出力のタイミングを示す図である。この場合には、分周比が1であるので、マルチプレクサ231の出力はクロック同期化信号ICLKENが選択される。また、CLKEN_CTRL信号がHレベルであるため、AND回路24ではマルチプレクサ231の出力を遮断することはない。その結果、フリップフロップ21において、マルチプレクサ231及びAND回路24を介して受け付けたクロック同期化信号ICLKENを基本クロックCLKの周期に相当する期間遅延させてクロック同期化信号OCLKENを出力する。図16は、システムクロックSYS_CLKの分周比が2分周である場合の各信号の入出力のタイミングを示す図である。この場合には、分周比が2であるので、マルチプレクサ231の出力はフリップフロップ221のデータ出力を選択し、マルチプレクサ232の出力はクロック同期化信号ICLKENを選択する。その結果、クロック同期化信号ICLKENはフリップフロップ221とフリップフロップ21においてそれぞれ基本クロックCLKの周期に相当する期間遅延されてクロック同期化信号OCLKENとして出力される。システムクロックSYS_CLKの分周比が3分周である場合も同様に、クロック同期化信号ICLKENは、フリップフロップ221及び222とフリップフロップ21において、それぞれ基本クロックCLKの周期に相当する期間遅延されてクロック同期化信号OCLKENとして出力される図17参照。このように、クロック同期化信号ICLKENは、基本クロックCLKの周期に分周比を乗じた期間遅延されてクロック同期化信号OCLKENとして出力される。また、クロック同期化回路20において、クロック同期化信号ICLKENを遅延する時間は、クロック同期化信号ICLKENの周期に相当する。例えば、図17に示す波形は、システムクロックSYS_CLKの分周比が3分周である場合であるが、この場合には基本クロックCLKの3周期に相当する時間、クロック同期化信号ICLKENを遅延させている。この時間は、クロック同期化信号ICLKENの周期に等しい。図18は、CLKEN_CTRL信号を変化させた時の各信号の入出力のタイミングを示す図である。CLKEN_CTRL信号をLレベルに設定すると、AND回路24の出力はLレベルとなるため、クロック同期化信号OCLKENもLレベルとなる時刻t6。CLKEN_CTRL信号を再びHレベルに設定すれば、クロック同期化信号OCLKENの出力も復帰する時刻t7。次に、クロック同期化回路20を用いたSoCのレイアウトについて説明する。上述のように、近年のSoC内においては、複数のバスマスタを含むことも多く、そのような場合には、全てのバスマスタの近傍にクロック生成回路10を配置することができない。その結果、バスマスタとクロック生成回路間10の配線が長くなってしまい、基本クロックCLKとクロック同期化信号CLKENのタイミングを維持するのが困難となる。そこで、クロック同期化回路20をバスマスタの近傍に配置し、基本クロックCLKとクロック同期化信号CLKENの遅延ばらつきの解消を実現する。図19は、クロック同期化回路20を含む半導体集積回路1の内部構成の一例を示した図である。図19に示す半導体集積回路1は、クロック生成回路10と、クロック同期化回路20と、CPU30と、PLL回路40と、リピータR1と、CTSバッファCTS1及びCTS2から構成されている。クロック生成回路10は、図5を用いて説明した回路である。クロック同期化回路20は、図14を用いて説明した回路である。そのため、両回路の説明は省略する。CPU30は、半導体集積回路1におけるバスマスタとして機能する。PLL回路40は、基本クロックCLKを生成し、クロック生成回路10に供給する。図19に示す半導体集積回路1は、CPU30とクロック生成回路10の間にクロック同期化回路20を備えており、クロック同期化回路20をCPU30の近傍に配置することで、クロック分岐点からのクロック同期化信号CLKENの配線を短くすることができる。そのため、チップ内ばらつきの影響を減少させることができる。なぜなら、クロック生成回路10で生成されたクロック同期化信号CLKENはクロック同期化回路20のフリップフロップ21において基本クロックCLKと同期して出力される。従って、CPU30とクロック生成回路10間の基本クロックCLKの配線上における分岐点S1が基本クロックCLKとクロック同期化信号CLKENのばらつきの基点となり、分岐点S1がCPU30に近ければ、基本クロックCLKとクロック同期化信号間CLKENの遅延ばらつきの範囲は減少する。遅延ばらつきの範囲が狭くなれば、CPU30とクロック同期化回路20間の配線に対してCTSの実施及びリピータの挿入によって、基本クロックCLKとクロック同期化信号CLKENがCPU30に到着するタイミングが維持できる。また、単独のクロック同期化回路20では、基本クロックCLKとクロック同期化信号CLKENのタイミングを維持できない場合であっても、クロック同期化回路20を複数用いることで、両信号のタイミングを維持することができる。図20は、複数のクロック同期化回路20を配置した半導体集積回路1aの内部構成の一例を示す図である。図20に示す半導体集積回路1aにおいては、CPU30とクロック生成回路間10が離れて配置され、単独のクロック同期化回路20では基本クロックCLKとクロック同期化信号CLKENのタイミングを維持できないものとする。そのような場合には、複数のクロック同期化回路20を基本クロックCLKとクロック同期化信号CLKENの間に配置する。その結果、クロック分岐点S1乃至S3が基本クロックCLKとクロック同期化信号CLKENの遅延ばらつきの基点となるため、各クロック同期化回路20、20a、20bの間でCTSを実施すれば、基本クロックCLKとクロック同期化信号CLKENのタイミングを維持しつつCPU30に両信号を供給することが可能になる。図21は、図20に示す半導体集積回路1aの各信号の入出力の一例を示すタイミングチャートである。図21に示すように、クロック同期化回路20の接続段数分、クロック同期化信号CLKENが遅延してCPU30に供給されていくが、各クロック同期化回路20、20a、20bでは入力されたクロック同期化信号ICLKENと基本クロックCLKとの同期を維持しつつ、クロック同期化信号OLKENを出力していくので、システムクロックSYS_CLKと正しく同期をとることができる。以上のように、クロック同期化回路を少なくても1以上、バスマスタとクロック生成回路間に配置することで、クロック同期化信号CLKENの分岐バスが短くなり、チップ内における遅延ばらつきの影響を減少させることができる。その結果、基本クロックCLKとシステムクロックSYS_CLKの同期が図れ、正常なデータの送受信を実現する。[第2の実施形態]続いて、第2の実施形態について図面を参照して詳細に説明する。図22は、本実施形態に係る半導体集積回路2の内部構成の一例を示す図である。図22において図20と同一構成要素には、同一の符号を表し、その説明を省略する。図20に示す半導体集積回路1aと半導体集積回路2の相違点は、バストランザクションモニター50を備える点である。バストランザクションモニター50は、CPU30の演算回路31から発行されるBIU_TRANSACTION信号と、バス上のトランザクションの有無を示すCPU_TRANSACTION信号を受け付ける。BIU_TRANSACTION信号が、Hレベルに設定されると演算回路31からバスインターフェイス回路32を介してデータ送受信の指示がされたことを意味する。CPU_TRANSACTION信号が、Hレベルに設定されていると、バスがデータの送受信のため占有されていることを意味する。バストランザクションモニター50から、各クロック同期化回路20、20a、20bに対してCLKEN_CTRL信号を出力する。バストランザクションモニター50は、BIU_TRANSACTION信号及びCPU_TRANSACTION信号が共にLレベルであれば、バス上で送受信すべきデータは存在しないものとしてCLKEN_CTRL信号をLレベルに設定する。図23は、図22に示す半導体集積回路2の各信号の入出力の一例を示すタイミングチャートである。図23を用いて、半導体集積回路2の動作について説明する。CPU30においてキャッシュがヒットした場合などは、バスに対してアクセスをする必要がない。そのため、BIU_TRANSACTION信号及びCPU_TRANSACTION信号がLレベルになる時刻t8。BIU_TRANSACTION信号及びCPU_TRANSACTION信号がLレベルに設定されると、バストランザクションモニター50は、CLKEN_CTRL信号をLレベルに設定する。CLKEN_CTRL信号がLレベルに設定されると、各クロック同期化回路20、20a、20bでは、クロック同期化信号OCLKENの出力を停止する図18参照。クロック同期化信号OCLKENがLレベルに設定されると、クロックゲーティングセルによるゲーティングクロックGCLKの生成が行われず、バスインターフェイス回路32によるバスへのアクセスは停止する。一方、BIU_TRANSACTION信号及びCPU_TRANSACTION信号が共にLレベル以外であれば、バス上で送受信すべきデータは存在するのでCLKEN_CTRL信号はHレベルに設定する時刻t9。以上のように、半導体集積回路2においてバスアクセスが必要な時に限り、クロック同期化信号OCLKENがアクティブになるため、バスインターフェイス回路32の動作電力が低減できる。[第3の実施形態]続いて、第3の実施形態について図面を参照して詳細に説明する。図24は、本実施形態に係る半導体集積回路3の内部構成の一例を示す図である。図24において図22と同一構成要素には、同一の符号を表し、その説明を省略する。半導体集積回路2と半導体集積回路3との相違点は、クロック周波数変更シーケンサ60を備える点である。クロック周波数変更シーケンサ60は、CPU30の演算回路31から出力されるFREQ_CHG信号を受け付ける。CPU30は、FREQ_CHG信号を用いてクロック周波数変更シーケンサ60に対し、システムクロックSYS_CLKの周波数の変更分周比の変更を要求する。また、クロック生成回路10aとクロック周波数変更シーケンサ60は、Freq_Chg_Req信号とFreq_Chg_Ack信号を使ってシステムクロックSYS_CLKの周波数を変更する際のハンドシェイクを行う。さらに、クロック生成回路10aとバストランザクションモニター50a間でも、Clk_Stop_Req信号とClk_Stop_Ack信号によりハンドシェイクを行う。図25は、半導体集積回路3の各信号の入出力の一例を示すタイミングチャートである。図25を用いて、半導体集積回路3の動作について説明する。CPU30から、システムクロックSYS_CLKの周波数を変更する場合には、FREQ_CHG信号をクロック周波数変更シーケンサ60に対して発行する。FREQ_CHG信号を受け付けたクロック周波数変更シーケンサ60では、Freq_Chg_Req信号をアサートすることで、クロック生成回路10aに対して周波数変更要求を行う時刻t10。Freq_Chg_Req信号を受け付けた、クロック生成回路10aはClk_Stop_Reqをアサートすることで、バストランザクションモニター50aに対してクロック停止を要求する時刻t11。バストランザクションモニター50aでは、BIU_TRANSACTION信号及びCPU_TRANSACTION信号がLレベルの際に、CLKEN_CTRL信号をLレベルに設定する。CLKEN_CTRL信号がLレベルに設定されると、クロック同期化信号OCLKENが出力されず、バスインターフェイス回路32におけるデータ転送は停止する。その後、バストランザクションモニター50aでは、Clk_Stop_Ack信号をアサートする時刻t12。クロック生成回路10aでは、Clk_Stop_Ack信号がアサートされるとシステムクロックSYS_CLKの出力を停止する。その後、システムクロックSYS_CLKの周波数を変更後、Freq_Chg_Ack信号をアサートし、Clk_Stop_Req信号のアサートを解除する時刻t13。クロック周波数変更シーケンサ60では、Freq_Chg_Ack信号がアサートされると、Freq_Chg_Req信号のアサートを解除し、Freq_Chg_Ack信号のアサートが解除されるのを待つ。Freq_Chg_Ack信号のアサートが解除されると、システムクロックSYS_CLKの周波数変更シーケンスが終了する時刻t14。また、バストランザクションモニター50はClk_Stop_Req信号のアサートが解除されるのを待って、Clk_Stop_Ack信号のアサートを解除する。なお、本実施形態においてはCPU30からシステムクロックSYS_CLKの周波数変更要求がなされる場合について説明したが、これに限定されるものではなく、他の回路等からシステムクロックSYS_CLKの周波数変更要求がなされることもある。以上のように、本実施形態においては、クロック周波数変更シーケンサ60とバストランザクションモニター50aを使用し、バス上にトランザクションがない状況下でシステムクロックSYS_CLKを変更する。クロック周波数変更シーケンサ60とバストランザクションモニター50aにより、システムクロックSYS_CLKの周波数変更シーケンスに対応することで、ハードウェアによる高速なシステムクロックSYS_CLKの周波数変更を実現する。一方、CPU30が直接、システムクロックSYS_CLKの周波数を変更する場合には、SLEEPコマンド等によってCPU30の動作を制限し、システムクロックSYS_CLKを変更する必要がある。SLEEPコマンド等を使用せず、CPU30がバスにアクセスしている最中にシステムクロックSYS_CLKの周波数を変更すると、基本クロックCLKとシステムクロックSYS_CLKの同期がとれなくなり、データの送受信が正常に行えなくなるためである。そのため、ソフトウェアによるシステムクロックSYS_CLKの周波数変更には、SLEEPコマンド等の実行が必要となり、システムクロックSYS_CLKの切り替えに時間を要することになる。なお、上記の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。