"光電変換により信号を生成する画素と、前記画素のリセット状態における前記画素に基づく基準信号と時間に対して変化する基準信号用参照信号とを比較し、前記画素の非リセット状態における前記画素に基づく有効信号と前記基準信号用参照信号より時間に対する変化率が大きい有効信号用参照信号とを比較する比較回路と、前記画素に基づく基準信号と前記基準信号用参照信号との大小関係が逆転するまでの間に第1のカウント値のカウントを行い、前記画素に基づく有効信号と前記有効信号用参照信号との大小関係が逆転するまでの間に第2のカウント値のカウントを行うカウンタ回路と、前記基準信号用参照信号及び前記有効信号用参照信号の時間に対する変化率の違いに対応する前記第1のカウント値及び前記第2のカウント値の分解能の違いを補正し、前記補正した第1のカウント値及び第2のカウント値の差分を出力する補正部とを有することを特徴とする撮像装置。前記補正部は、前記第2のカウント値をビットシフトすることにより、前記分解能の違いを補正することを特徴とする請求項1記載の撮像装置。前記カウンタ回路は、前記第1のカウント値をダウンカウント又はアップカウントし、前記第1のカウント値のアップダウン方向と逆方向になるように前記第2のカウント値をカウントすることを特徴とする請求項1又は2記載の撮像装置。さらに、前記画素に基づく有効信号のレベルに応じて、前記有効信号用参照信号の時間に対する変化率を設定する選択回路を有することを特徴とする請求項1~3のいずれか1項に記載の撮像装置。前記選択回路は、前記画素に基づく有効信号のレベルが比較電圧より大きいときには第1の参照信号を選択し、前記画素に基づく有効信号のレベルが前記比較電圧より小さいときには前記第1の参照信号より時間に対する変化率が小さい第2の参照信号を選択することを特徴とする請求項4記載の撮像装置。前記比較電圧は、前記第2の参照信号の最終到達電圧より低いことを特徴とする請求項5記載の撮像装置。前記基準信号用参照信号は、前記第2の参照信号に対して、時間に対する変化率が同じであることを特徴とする請求項5又は6記載の撮像装置。前記比較回路は、前記画素のリセット状態における前記画素に基づく基準信号と時間に対して変化する基準信号用参照信号とを比較し、前記カウンタ回路は、前記画素に基づく基準信号と前記基準信号用参照信号との大小関係が逆転するまでの間に第1のカウント値のカウントを行い、その後、前記比較回路は、前記画素の非リセット状態における前記画素に基づく有効信号と前記基準信号用参照信号より時間に対する変化率が大きい有効信号用参照信号とを比較し、前記カウンタ回路は、前記画素に基づく有効信号と前記有効信号用参照信号との大小関係が逆転するまでの間に第2のカウント値のカウントを行うことを特徴とする請求項1~7のいずれか1項に記載の撮像装置。従来技術では合成したAD変換データに精度の課題がある。特許文献1の技術は、時間変化が大きい参照信号のAD変換データiビットの量子化誤差を含む最下位ビットに、時間変化が小さい参照信号のAD変換データjビットを高精度データとして合成しているが、AD変換精度の向上効果は小さい。また、比較器を各列に2個設けているため、回路規模が増大することが懸念される。本発明の目的は、回路規模の増大を抑制しつつアナログデジタル変換の精度を向上させることができる撮像装置を提供することである。本発明の撮像装置は、光電変換により信号を生成する画素と、前記画素のリセット状態における前記画素に基づく基準信号と時間に対して変化する基準信号用参照信号とを比較し、前記画素の非リセット状態における前記画素に基づく有効信号と前記基準信号用参照信号より時間に対する変化率が大きい有効信号用参照信号とを比較する比較回路と、前記画素に基づく基準信号と前記基準信号用参照信号との大小関係が逆転するまでの間に第1のカウント値のカウントを行い、前記画素に基づく有効信号と前記有効信号用参照信号との大小関係が逆転するまでの間に第2のカウント値のカウントを行うカウンタ回路と、前記基準信号用参照信号及び前記有効信号用参照信号の時間に対する変化率の違いに対応する前記第1のカウント値及び前記第2のカウント値の分解能の違いを補正し、前記補正した第1のカウント値及び第2のカウント値の差分を出力する補正部とを有することを特徴とする。本発明によれば、回路規模の増大を抑制しつつアナログデジタル変換の精度を向上させることができる。第1の実施形態図1は、本発明の第1の実施形態による撮像素子100の概略構成図である。100はCMOSイメージセンサと呼称される撮像素子であり、受光した被写体像を光電変換し、その電気信号をデジタル信号として出力する。撮像素子100は、画素部10、垂直走査回路15、増幅部20、ランプ信号発生回路参照信号発生回路25、比較部30、カウンタ部40、メモリ部50、出力回路60、水平走査回路65、タイミング発生回路TG70を有する。画素部10は、2次元行列状に配置された複数の画素10-1を有する。画素10-1は、光電変換により画素信号を生成する。垂直走査回路15は、駆動パルスX-1,X-2,を画素部10に出力する。増幅部20は、画素部10からの画素信号を増幅する。ランプ信号発生回路25は、画素信号との比較信号として、時間に対して変化するランプ信号参照信号を生成する。比較部30は、増幅部20により増幅された画素信号とランプ信号とを比較する。カウンタ部40は、比較部30が比較結果を出力するまでカウントする。メモリ部補正部50は、カウンタ部40のカウントデータを保持し、保持データのビットシフト及び演算を行う。水平走査回路65は、水平走査により、メモリ部50からのデータを出力回路60へ転送する。タイミング発生回路70は、上記回路ブロックをそれぞれタイミング制御する。画素部10は複数の画素10-1がエリア上に配置されているが、図1では簡略して4画素のみを図示している。各画素10-1の行は垂直走査回路15からの駆動パルスX-1,X-2により順次駆動される。各画素10-1のリセット状態における画素10-1に基づく基準信号リセット信号と各画素10-1の非リセット状態における画素10-1に基づく有効信号光電変換信号は、垂直出力線V-1~V-nを経て増幅部20へ導かれる。増幅部20からメモリ部50までは垂直出力線V-1~V-n毎に各回路が設けられている。増幅部20の各増幅回路20-1は画素10-1からの信号を単に増幅する機能のみであっても良いし、有効信号から基準信号の差分処理を行うことによりノイズを低減するCDS処理機能を有しても良い。増幅部20で増幅することにより、比較部30で発生するノイズの影響を小さくすることができる。増幅器部20にCDS処理機能を設けない場合は比較部30の入力部でCDS処理を行うことができる。比較部30は、増幅部20からの画素列に対応した比較回路30-1と、複数のランプ信号からの一つを選択する選択回路30-2とを有する。複数のランプ信号については、図3で後述する。比較部30は、増幅回路20-1からの基準信号と時間に対する変化率が小さいランプ信号とを比較した後、有効信号のレベルが比較電圧より大きいか、小さいかを判定し、その結果に応じて有効信号と比較するランプ信号を選択し、比較を行う。上記の比較電圧は、有効信号のSN比を考慮して設定される。カウンタ部40は、1つの画素に対して2回の変換動作を行う。1回目では、比較部30は基準信号と時間に対する変化率が小さいランプ信号とを比較し、カウンタ部40はランプ信号の立ち上がりから比較部30の出力信号が反転するまでダウンカウントする。基準信号とは、例えば増幅部20の入力をリセットした時に出力される信号であったり、増幅部20がない構成であれば画素10-1の出力をリセットした時に出力される信号である。2回目では、有効信号のレベルが大きい場合は、比較部30は、有効信号と時間に対する変化率が大きいランプ信号とを比較し、カウンタ部40は、ランプ信号の時間に対する変化率が小と大の分解能比を補正してアップカウントを行う。その結果としての多ビット数のAD変換データは、メモリ部50のメモリ回路50-1に保持される。有効信号とは、光電変換によって得られる画素10-1からの信号を増幅部20で増幅したものや、増幅部20がない場合には画素10-1からの信号である。有効信号のレベルが小さい場合は、基準信号のダウンカウント結果に引き続き、比較部30は有効信号と時間に対する変化率が小さいランプ信号とを比較し、カウンタ部40はアップカウントを行う。その結果は、AD変換データとして、メモリ部50のメモリ回路50-1に保持される。メモリ回路50-1に保持されたAD変換データは、水平走査回路65からの走査パルスにより出力回路60へ転送される。以上述べたように、撮像素子100は、有効信号のレベルによらず、基準信号と時間に対する変化率が小さいランプ信号と比較するので、高分解能の基準信号のAD変換データを取得出来る効果がある。有効信号のAD変換データから基準信号のAD変換データを補正処理するので、結果的に高精度、多ビット数のAD変換データが得られる。また、1個の比較回路30-1が、有効信号のレベルに応じて、ランプ信号と比較するので、少ないビット数のAD変換処理を行い、高速化出来る。図2は、図1の撮像素子100の動作原理を説明するための画素信号のSN比説明図である。図2の横軸は画素10-1への入射光量、縦軸は入射光量に応じて光電変換された信号レベルをLOG表示している。実線201は信号であり、仮に信号レベル1Vを光電荷N=10000個とする。破線202は光ショットノイズであり、ノイズ量は良く知られているように√Nで表される。破線203はCDS後の画素系ノイズ増幅器に起因するノイズを含む。AD変換に起因するノイズは含めていないである。仮に画素系ノイズ203を0.2mVとすれば、信号レベル1Vと画素系ノイズ0.2mVの比であるSN比は74dBとなる。このSN比をカバーしてAD変換するためには、量子化ビット誤差を考慮すると14ビット程度の分解能が必要となる。高分解能になればなるほどカウンタ期間が増すために、AD変換時間を要して、撮像素子としては信号読み出しが低速となり、結局、高速撮影が出来なくなる。そこで、本実施形態は、AD変換ビット数を少なくして高速読み出しを達成する。例えば、大振幅信号レベルを仮に1Vとした場合では光ショットノイズ202が大きいので、仮に大振幅信号レベルが電荷10000個である場合に、光ショットノイズは100個として、そのSN比は40dBである。また、小振幅信号レベルを仮に10mVとした場合では、そのSN比は20dBである。即ち、AD変換は信号振幅によらず40dB強のSN比があれば良いことが分かる。図2では、信号1Vの1/164ビット相当である62.5mVを境界に大振幅信号ADHと小振幅信号ADLに分けて10ビットのAD変換を考える。信号振幅1V対するAD変換の分解能を2点鎖線204で表し、信号振幅62.5mVに対するAD変換の分解能を1点鎖線205で表している。そうすると、2つのAD変換はともに10ビットのAD変換精度でありながら、光ショットノイズ202に量子化誤差を考慮しても、AD分解能が小さいことを示している。この2つのAD変換データをビットシフトすることで、10ビットAD変換器で14ビット精度のAD変換データが得られることになる。ただし、大振幅信号ADHのAD変換データの最下位ビットは量子化誤差があるので、実際は10ビットの精度はなく、また、有効信号と基準信号との差分処理により量子化誤差は大きくなっている。大振幅信号に対する変換と小振幅信号に対する変換とは、それぞれ10ビットで行うが、この変換時に供給されるランプ信号参照信号の傾き、すなわち参照信号の時間に対する変化率の比を16にすることは、24=16で4ビット分の分解能の変化に相当する。このような関係の両者を合成することで、1Vの信号範囲に対して14ビットの分解能を出している。ここで、大振幅信号の変換について考える。本実施形態では、信号振幅の最大値1Vの1/16を境に大振幅信号か否かを判定する。これが1000mV/16=62.5mVになる。したがって、判定の境界は、62.5mVである。一方、小振幅信号の変換では、境界となっている62.5mVまでの小振幅信号を、大振幅信号に対するランプ信号の1/16の傾きのランプ信号でAD変換を行う。そのため、小振幅信号のAD変換の分解能205は、大振幅信号のAD変換の分解能204の1/16となる。したがって、信号振幅62.5mVに対する10ビットのAD変換の分解能は、62.5mV/1024≒0.0612mVになる。この0.0612mVという分解能は、上記の画素系ノイズ203の0.2mVという値に対して十分に小さな値である。なお、境界となっている62.5mVの信号は、大振幅信号又は小振幅信号のいずれとして取り扱ってもよい。図3は、本実施形態に係る複数のランプ信号の説明図である。図3はランプ信号の時間変化である傾きを示している。図2の62.5mV以上の信号振幅に対しては第1のランプ信号第1の参照信号VHを使い、62.5mV未満の信号に対しては第2のランプ信号第2の参照信号VLを使う。第2のランプ信号VLは、第1のランプ信号VHより傾き時間に対する変化率が小さい。ランプ信号VHとVLの傾き比は16としている。傾き比を16に設定すると、4ビット分の分解能を増すことが出来る。上記両方のAD変換回路は10ビット変換及び同一最長変換期間であるので、カウンタクロックは同じクロック周波数になる。もし、傾き比を8に設定すると3ビット分の分解能を増すことが出来る。図2では小振幅信号のAD変換分解能はシステムノイズより十分に小さいので9ビットでも良い。この場合、カウンタの最大クロック周波数fmaxを変えないとすれば、9ビットAD変換回路の変換時間は1/2となり、高速化が可能となる。ランプ信号の傾き比と、AD変換回路の分解能は画素の飽和電荷数や、システムノイズ、撮像素子100として必要な分解能等から決まる。異なる傾きのランプ信号VH及びVLの傾き比は2の倍数であることが好ましい。また、ランプ信号VH及びVLに対して、カウンタ部40は、同じ周波数のカウンタクロックでカウントしてもよいし、異なる周波数のカウンタクロックでカウントしてもよい。図4は、本発明の第1の実施形態の比較回路30-1の入出力回路との接続を説明するAD変換部のブロック図であり、図1と同じ機能のブロックは同一符号とし、説明は省略する。AD変換部は、光電変換されたアナログ信号を高速にデジタル信号に変換することができる。次に、本実施形態の説明を容易にするために、AD変換器を持たない撮像装置の構成例とその動作を説明する。図8は、撮像素子内の画素部210及び増幅回路220-1の構成例を示す図であり、比較部30、カウンタ部40及びメモリ部50を省略した図である。CDS回路119は、増幅回路220-1の後段に設けられる。画素部210は、複数列かつ複数行に配列された複数の画素210-1を含んで構成される。図8において、左から数えて奇数列目の画素から出力される信号は、画素部210の下方に配置された読み出し回路によって読み出される。一方、左から数えて偶数列目の画素から出力される信号は、画素部210の上方に配置される不図示の読み出し回路によって読み出される。このように、読み出し回路を交互に設けることで、読み出し回路をレイアウトする際に画素部210の2列分の面積を用いることができる。CDS回路119は、信号をサンプルホールドする機能を有し、差分処理部118とともに相関する成分を低減する。図9は、1つの画素210-1の回路図である。転送スイッチ102は、転送パルスPTXによって駆動される。リセットスイッチ103は、リセットパルスPRESによって駆動される。行選択スイッチ105は、行選択パルスPSELによって駆動される。PTXは、PTX1~nnは、行数を代表する標記である。PRESは、PRES1~nを代表する標記である。PSELは、PSEL1~nを代表する標記である。図10は、図8に示す撮像素子の動作例を示すタイミング図である。以下、図8~図10を参照しながら撮像素子の動作例を説明する。読み出し動作に先立って、設定された露光時間で撮像素子が露光され、フォトダイオード101に光電荷が蓄積される。以下の説明は、垂直走査回路215が出力するPRES1、PTX1、PSEL1によって駆動される行が選択されているものとする。まず、画素リセットパルスPRESがハイレベルからローレベルとなり、増幅MOSFET104のゲート電極のリセットが解除される。このとき、該ゲート電極に接続された浮遊拡散部FDには、リセットを解除したことに対応する電位が保持される。続いて、行選択パルスPSELがハイレベルとなると、増幅MOSFET104と定電流源107によって形成されているソースフォロワ回路によって浮遊拡散部FDの電位に対応する出力が垂直出力線V-1に現れる。この状態でクランプパルスPC0Rがハイレベルに活性化されることによって、クランプスイッチ109がオンして可変増幅部131が電圧フォロワ状態となり、クランプ容量108の列アンプ側の電極が電圧VREFとほぼ等しくなる。その後、クランプパルスPC0Rがハイレベルからローレベルに非活性化され、垂直出力線V-1上の出力がクランプされる。続いて、蓄積パルスPTNがハイレベルに活性化され、増幅回路220-1のオフセット信号が転送ゲート110nを介して保持容量112nに記憶される。その後、転送パルスPTXがハイレベルに活性化されることによって転送スイッチ102が一定期間ハイレベルとなり、フォトダイオード101に蓄積された光電荷が増幅MOSFET104のゲート電極に転送される。ここでは、転送される電荷は電子であり、転送された電荷の量の絶対値をQ、浮遊拡散部FDの容量をCFDとすると、ゲート電位はQ/CFDだけ低下する。これに対応して、垂直出力線V-1の電位が変化する。ソースフォロワゲインをGsfとすると、フォトダイオード101からフローティングディフュージョン部FDに電荷を転送することによる垂直出力線V-1の電位Vvlの変化分ΔVvlは、1式で表される。ΔVvl=-QGsf/CFD1この電位変化ΔVvlは、演算増幅器120、クランプ容量108及び帰還容量121によって構成される可変増幅部131によって電圧増幅され、可変増幅部131の出力Vctは、2式で表される。Vct=VREFQGsf/CFDC0/Cf2ここで、C0は、クランプ容量108の容量、Cfは、感度切り替えパルスx1、x2、x4が活性化されたときにそれぞれ選択される帰還容量121a、121b、121cの容量値を示している。例えば、C0=1pFである。帰還容量121aが選択されたときは、Cf=1pF、帰還容量121bが選択されたときは、Cf=0.5pF、帰還容量121cが選択されたときは、Cf=0.25pFである。-C0/Cfで表される電圧増幅率は、それぞれ-1倍、-2倍、-4倍となっている。すなわち、演算増幅器120に対して負帰還をかけている系において、複数の帰還容量121a~cのいずれを選択するかを切り替えることで、CfとC0との分圧比で決まる帰還係数を変化させ、電圧増幅率を切り替えることができる。なお、電圧増幅率に負の符号がついているのは、反転増幅回路であることを示している。転送パルスPTXがローレベルになった後に蓄積パルスPTSがハイレベルになり、このときの増幅回路220-1から出力されているレベルが転送ゲート110sを介して保持容量112sに蓄積される。続いて、水平走査回路65が発生する走査パルスCOLSEL1、COLSEL2、によって列選択スイッチ114s及び114nが順番にオンにされる。すると、保持容量112sに蓄積されている信号は列の順番に水平出力線116sに出力され、保持容量112nに蓄積されている信号は列の順番に水平出力線116nに出力される。複数列の信号対は、順番に水平出力線116s及び116nに出力される。差分処理部118は、水平出力線116s及び116nに出力された各列の信号対の差分を出力する。これにより、保持容量112sに保持された信号に含まれるノイズ成分を低減することができる。図5は、本実施形態の撮像素子100の駆動方法を示すタイミング図であり、特に図4のAD変換部のタイミング図である。以下、図4と図5を参照し、AD変換動作を説明する。図5において、期間Tadは、画素から読み出されたアナログ信号Vaの基準信号及び有効信号のAD変換期間である。期間Tdataは、AD変換データを転送する転送期間である。期間Tadの中で、期間Tdが画素からの基準信号のAD変換期間で、そのための比較信号が基準信号用ランプ信号基準信号用参照信号VRである。期間Tjが有効信号の信号レベル判定期間であり、そのための比較信号が比較電圧VREFである。また、期間Tuが有効信号のAD変換期間で、そのための比較信号が有効信号用ランプ信号有効信号用参照信号VH又はVLである。増幅回路20-1の出力信号Vaは、主に図示のような基準信号と有効信号とを取り、比較回路30-1の入力端子へ導かれる。比較回路30-1のもう一方の入力端子には信号Vaの比較信号であるランプ信号VRAMPが入力される。ここで、基準信号とは、比較部30よりも前にCDS回路を備える場合には、図10で信号PTNによってサンプリングされる信号に相当する。一方、CDS回路を持たない場合には、フローティングディフュージョン部をリセットしたことに対応して垂直信号線に出力される信号に相当する。同様に、有効信号とは、比較部30よりも前にCDS回路を備える場合には、図10で信号PTSによってサンプリングされる信号に相当する。一方、CDS回路を持たない場合には、フォトダイオードで発生した電荷をフローティングディフュージョン部に転送したことによって垂直信号線に出力される信号に相当する。ランプ信号発生回路25は、タイミング発生回路70の制御信号CNT2に制御されて、ランプ信号VH/比較電圧VREFとランプ信号VL/ランプ信号VRを生成する。ランプ信号VHは傾きが大きい上位ビット用のランプ信号であり、ランプ信号VLは傾きが小さい下位ビット用のランプ信号である。また、比較電圧VREFは有効信号のレベルを判定するための比較基準信号であり、基準信号用ランプ信号VRは基準信号と比較するランプ信号である。これら4種のランプ信号は、タイミング発生回路70の制御信号CNT1により制御される選択回路30-2により選択され、比較回路30-1へ入力される。また、タイミング発生回路70は、制御信号CNT2によりランプ信号発生回路25を制御する。次に、比較電圧VREFについて説明する。比較電圧VREFは、別の電源回路から発生させても良いが、ランプ発生回路25で発生させるのが好ましい。ランプ発生回路25は、ランプ信号VHの形成と同様に、発生途中例えば60mv程度で充電電流を停止することにより、比較電圧VREFを生成することができる。比較電圧VREFは、ランプ信号VHに対して1/16の期間で発生させることが出来る。この期間をさらに短縮するには充電電流を大きくすれば良い。また、比較電圧VREFは、ランプ信号VLの最終到達電圧VLHである67mvより低くする必要がある。このように低くすることで、有効信号は必ずランプ信号VH又はVLのどちらかで比較処理を行うことが出来る。比較回路30-1は、基準信号のAD変換期間Tdで基準信号と基準信号用ランプ信号VRとを比較し、基準信号用ランプ信号VRが変化を開始してから基準信号との大小関係が逆転するまでの期間がTrであるとする。カウンタ回路40-1は、その期間Trにダウンカウントし、メモリ回路50-1はそのダウンカウント値第1のカウント値を基準信号デジタルデータとして保持する。基準信号用ランプ信号VRは、ランプ信号VLと同じ傾きである。同じ傾きにすることで、高分解能な基準信号デジタルデータを得ることが出来る。次に、信号振幅判定期間Tjでは、比較回路30-1は、有効信号と比較電圧VREFとを比較する。図示の例では、信号振幅判定期間Tjに、比較回路30-1は、有効信号が比較電圧VREFより大きいことを表すハイレベルの選択信号SELを選択回路30-2に出力する。その結果、有効信号AD変換期間Tuでは、選択回路30-2は、傾きが大きいランプ信号VHを選択し、比較回路30-1へ出力する。比較回路30-1は、有効信号とランプ信号VHとを比較し、両者の大小関係が逆転するまでの期間をTsとする。カウンタ回路40-1は、その期間Tsにおいて、上記の基準信号のダウンカウントに続きアップカウントを行う。メモリ回路50-1は、そのアップカウント値第2のカウント値を有効信号デジタルデータとして保持する。もし、信号レベル判定期間Tjに比較回路30-1の出力が逆転しなければ、選択信号SELはローレベルのままであり、有効信号のレベルは比較電圧VREFよりも小さいということで、選択回路30-2は傾きが小さいランプ信号VLを選択する。その場合、比較回路30-1は、有効信号とランプ信号VLとを比較する。選択回路30-2は、増幅部20により増幅された有効信号のレベルに応じて異なる傾きのランプ信号VH又はVLを選択する。すなわち、選択回路30-2は、画素に基づく有効信号のレベルに応じて、ランプ信号の時間に対する変化率を設定する。比較回路30-1は、選択回路30-2により選択されたランプ信号と増幅部20により増幅された有効信号とを比較する。カウンタ回路40-1は、ランプ信号の変化の開始から、比較回路30-1が、有効信号とランプ信号との大小関係が逆転したことを示す信号を出力するまでアップカウントする。図5において、基準信号用ランプ信号VRとランプ信号VLは、先に述べたように同じ傾きである。基準信号用ランプ信号VRは基準信号と比較されるが、基準信号は有効信号の基準信号でもあるので、高精度が必要であり、下位ビットを生成するランプ信号VLと同じ傾きであるので、同一のランプ発生回路25を利用できるメリットがある。カウンタ回路40-1のダウンカウントモードとアップカウントモード機能は、図6A~Cを参照しながら後述する。図4の増幅回路20-1のゲインは、画素部10からの画素信号が図2で説明した信号201とすれば、1である。しかし、後述の図7で説明する撮像システムには、撮影環境に適した感度設定がある。例えば、感度設定が16倍の場合は、図2の信号レベル62.5mVを1Vに増幅して比較回路30-1に入力することになる。この時、AD変換に必要なSN比は、大振幅信号をランプ信号VHと比較する10ビットAD変換の分解能で十分である。従って、感度設定が16倍以上であれば、選択回路30-2は、タイミング発生回路70からの制御信号CONT1によりランプ信号VHを選択し、比較回路30-1に出力するように制御しても良い。画素部10のSN比は画素部10の開口面積の影響が大きいので、開口面積によってランプ信号VHとランプ信号VLの傾き比や、上記のランプ信号VHを選択するための感度設定が変わってくる。図6A~Cは、カウンタ回路補正部40-1の構成例を示す図である。カウンタ回路40-1は、基準信号と基準信号用ランプ信号VRとの比較、有効信号と有効信号用ランプ信号VH又はVLとの比較における比較回路30-1の出力が逆転するまでをカウントする。比較回路30-1が基準信号の比較を行うときにはカウンタ回路40-1はダウンカウントする。これに対し、比較回路30-1が有効信号の比較を行うときにはカウンタ回路40-1はアップカウントする。そして、メモリ部補正部50は、分解能比を補正するためのカウントデータのビットシフトを行う。図6Aは、カウンタ回路40-1の構成例を示す図である。図6B及びCは、メモリ部補正部50の処理を説明するための図である。図6Bは、基準信号と基準信号用ランプ信号VRとを比較した後、有効信号が比較電圧VREFより大きい場合であり、有効信号とランプ信号VHとを比較した時のカウントデータを示す図である。図6Cは、基準信号と基準信号用ランプ信号VRとを比較した後、有効信号が比較電圧VREFより小さい場合であり、有効信号とランプ信号VLとを比較した時のカウントデータを示す図である。カウンタ回路40-1は、インバータ601、4ビットアップ/ダウンカウンタ602、10ビットアップ/ダウンカウンタ603及びスイッチSW1,SW2を有する。カウントクロック信号CLKは、スイッチSW1及びSW2に入力される。インバータ601は、選択信号SELの論理反転信号を出力する。スイッチSW1は、インバータ601の出力信号により制御される。スイッチSW2は、選択信号SELにより制御される。カウンタクロック信号CLKは、選択信号SELに応じて、4ビットアップ/ダウンカウンタ602又は10ビットアップ/ダウンカウンタ603のクロック端子のいずれかに入力される。図6Bでは、有効信号が比較電圧VREFより大きい場合であり、選択信号SELがハイレベルになり、比較回路30-1は有効信号とランプ信号VHとを比較する。期間Trでは、選択信号SELがローレベルになる。すると、スイッチSW1により、カウンタクロック信号CLKは、4ビットアップ/ダウンカウンタ602のクロック端子に入力される。スイッチSW2により、4ビットアップ/ダウンカウンタ602の桁上げ出力キャリーアウトcoは、10ビットアップ/ダウンカウンタ603のクロック端子に出力される。4ビットアップ/ダウンカウンタ602は、カウンタクロック信号CLKに同期してダウンカウントを行い、データD0~D3を出力する。10ビットアップ/ダウンカウンタ603は、4ビットアップ/ダウンカウンタ602の桁上げ出力coに同期してダウンカウントを行い、データD4~D6を出力する。基準信号のダウンカウント値第1のカウント値は、データD0~D6になる。次に、期間Tsでは、選択信号SELがハイレベルになる。すると、スイッチSW1により、カウンタクロック信号CLKは、4ビットアップ/ダウンカウンタ602のクロック端子に入力されなくなる。スイッチSW2により、カウンタクロック信号CLKは、10ビットアップ/ダウンカウンタ603のクロック端子に出力される。10ビットアップ/ダウンカウンタ603は、カウンタクロック信号CLKに同期してアップカウントし、そのアップカウント値をメモリ部50に出力する。メモリ部50は、そのアップカウント値を4ビットシフトし、4ビットシフトした10ビットデータD4~D13をデータDa4~Da13として記憶する。また、メモリ部50は、4ビットアップ/ダウンカウンタ602の出力4ビットデータD0~D3をデータDa0~Da3として記憶する。結果的に、4ビットアップ/ダウンカウンタ602及び10ビットアップ/ダウンカウンタ603において有効信号と基準信号との差分が行われたデータがDa0~Da13になる。14ビットデータDa0~Da13は、それぞれデータD0~D13に対応し、メモリ回路50-1に記憶される。このように、有効信号とランプ信号VHとの比較によるAD変換データD4~D13は、基準信号と基準信号用ランプ信号VRとの比較によるデータD0~D6に対して、4ビットシフトされて差分処理される。これにより、高精度の14ビットAD変換データDa0~Da13が得られる。図6Cでは、有効信号が比較電圧VREFより小さい場合であり、選択信号SELがローレベルになり、比較回路30-1は有効信号とランプ信号VLとを比較する。期間Trでは、図6Bと同様に、基準信号のダウンカウントが行われる。ダウンカウント値第2のカウント値は、データD0~D6になる。次に、期間Tsでは、選択信号SELがローレベルになる。すると、スイッチSW1により、カウンタクロック信号CLKは、4ビットアップ/ダウンカウンタ602のクロック端子に入力される。スイッチSW2により、4ビットアップ/ダウンカウンタ602の桁上げ出力キャリーアウトcoは、10ビットアップ/ダウンカウンタ603のクロック端子に出力される。4ビットアップ/ダウンカウンタ602は、カウンタクロック信号CLKに同期してアップカウントを行う。10ビットアップ/ダウンカウンタ603は、4ビットアップ/ダウンカウンタ602の桁上げ出力coに同期してアップカウントを行い、10ビットデータD0~D9をメモリ部50に出力する。ダミーデータD10~D13は、0である。データD0~D9はそれぞれデータDa0~Da9として、ダミーデータD10~D13はデータDa10~Da13として、14ビットデータDa0~Da13がメモリ部50に記憶される。結果的に、4ビットアップ/ダウンカウンタ602及び10ビットアップ/ダウンカウンタ603において有効信号と基準信号との差分が行われたデータがDa0~Da9になる。ダミーデータD10~D13は、データDa10~Da13として追加される。14ビットデータDa0~Da13は、メモリ回路50-1に記憶される。ダミーデータD10~D13は、小振幅データであるので高位ビットがゼロであることを意味している。以上のように、有効信号が大振幅信号か小振幅信号かによらず、有効信号と基準信号との差分処理する際に、基準信号は基準信号用ランプ信号VRにより高分解能で比較処理したカウントデータを利用する。これにより、量子化ノイズの影響を小さくした高精度のAD変換データを得ることが出来る。また、図6Bでは、4ビットシフトさせた10ビットデータD4~D13を用いることにより、14ビットのAD変換データDa0~Da13を取得することができる。比較回路30-1は、期間Tdで、画素に基づく基準信号と基準信号用ランプ信号VRとを比較し、カウンタ回路40-1は、画素に基づく基準信号と基準信号用ランプ信号VRとの大小関係が逆転するまでの期間Trに第1のカウント値のカウントを行う。その後、比較回路30-1は、期間Tuで、画素に基づく有効信号と有効信号用ランプ信号VH又はVLとを比較し、画素に基づく有効信号と有効信号用ランプ信号VH又はVLとの大小関係が逆転するまでの期間Tsに第2のカウント値のカウントを行う。カウンタ回路40-1及びメモリ部50の補正部は、基準信号用ランプ信号VR及び有効信号用ランプ信号VH又はVLの時間に対する変化率の違いに対応する第1のカウント値及び第2のカウント値の分解能の違いを補正する。そして、メモリ部補正部50は、補正した第1のカウント値及び第2のカウント値の差分データDa0~Da13を出力する。具体的には、メモリ部補正部50は、図6Bの場合、第2のカウント値をビットシフトすることにより、分解能の違いを補正する。上記では、期間Trで第1のカウント値をダウンカウントし、期間Tsで第2のカウント値をアップカウントする例を説明したが、その逆でもよい。カウンタ回路40-1は、期間Trで第1のカウント値をアップカウントし、期間Tsで第2のカウント値をダウンカウントすることにより、第1のカウント値及び第2のカウント値の差分データDa0~Da13を出力するようにしてもよい。すなわち、カウンタ回路40-1は、第1のカウント値をダウンカウント又はアップカウントし、第1のカウント値のアップダウン方向と逆方向になるように第2のカウント値をカウントする。これにより、メモリ部補正部50は、補正した第1のカウント値及び第2のカウント値の差分データDa0~Da13を出力することができる。上述の差分処理は、ダウンカウントモードとアップカウントモードのカウント機能を有するカウンタ回路40-1により行う例を説明したが、これに限らない。有効信号と基準信号の差分処理は、基準信号と有効信号のカウンタ結果をメモリに記憶し、メモリ部50から出力回路60へ転送する時、出力回路60から撮像素子100の外部へ出力する時、又は外部回路例えば図7の映像信号処理回路部830で行っても良い。この際、比較電圧VREFに対する信号判定レベル選択信号SELを認識するフラグデータをAD変換データに追加すれば、どのようなビットシフト方法にも対応が容易となる。カウンタ部40が出力するAD変換データは、有効信号のレベルを示すフラグデータと共に出力される。第2の実施形態図7は、本発明の第2の実施形態による撮像システムの構成例を示す図である。撮像システム800は、例えば、光学部810、撮像素子100、映像信号処理回路部830、記録通信部840、タイミング制御回路部850、システムコントロール回路部860、及び再生表示部870を含む。撮像装置820は、撮像素子100及び映像信号処理回路部830を有する。撮像素子100は、第1の実施形態で説明した撮像素子100が用いられる。レンズ等の光学系である光学部810は、被写体からの光を撮像素子100の、複数の画素が2次元状に配列された画素部10図1に結像させ、被写体の像を形成する。撮像素子100は、タイミング制御回路部850からの信号に基づくタイミングで、画素部10に結像された光に応じた信号を出力する。撮像素子100から出力された信号は、映像信号処理部である映像信号処理回路部830に入力され、映像信号処理回路部830が、プログラム等によって定められた方法に従って信号処理を行う。映像信号処理回路部830は、入力された信号に対して図6のビットシフト処理及び/差分処理等の信号処理を行ってもよい。映像信号処理回路部830での処理によって得られた信号は画像データとして記録通信部840に送られる。記録通信部840は、画像を形成するための信号を再生表示部870に送り、再生表示部870に動画や静止画像を再生表示させる。記録通信部840は、また、映像信号処理回路部830からの信号を受けて、システムコントロール回路部860と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。システムコントロール回路部860は、撮像システムの動作を統括的に制御するものであり、光学部810、タイミング制御回路部850、記録通信部840、及び再生表示部870の駆動を制御する。また、システムコントロール回路部860は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラム等が記録される。また、システムコントロール回路部860は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内に供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらし等である。タイミング制御回路部850は、制御部であるシステムコントロール回路部860による制御に基づいて撮像素子100及び映像信号処理回路部830の駆動タイミングを制御する。以上のように、第1及び第2の実施形態によれば、画素の有効信号が大振幅信号か小振幅信号であるかにかかわらず、画素の基準信号は高分解能の基準信号用ランプ信号VRを利用して比較を行う。有効信号のレベルを判定後、その判定された信号に適したランプ信号VH又はVLを選択し、有効信号と基準信号の分解能比を補正した差分処理によりAD変換データを取得することにより、高精度多ビット化を達成することができる。暗い撮影環境では、露光条件にもよるが、画素信号は小振幅信号になり易く、画素信号を増幅して感度アップすることができる。第1の実施形態では、増幅回路20-1で信号を増幅することにより感度をアップさせることができる。画素部10からの信号を増幅せずに比較回路30-1へ入力する場合は、ランプ信号の傾きを変えて結果的に感度アップを行うことができる。第1及び第2の実施形態は、ランプ信号の傾きを一義的に決めるものではなく、求める感度アップに対応してランプ信号の傾きを変えることができ、例えば感度アップが2倍の場合は、ランプ信号の傾きを1/2に制御することができる。なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。例えば、参照信号として、ランプ信号は時間に対してレベルが直線的に変化するものを説明したが、階段状に変化するものを用いても良い。"