遅延時間を最適化するための高速量子化器コンパレータであって、少なくとも再生ラッチであって、第1の再生ラッチ出力と第2の再生ラッチ出力との間に同等化スイッチを含む、再生ラッチと、前記再生ラッチの底部に位置する電流源であって、リセット時間の間に、前記同等化スイッチが作動する、電流源とを含むことを特徴とする高速量子化器コンパレータ。前記電流源は低DC電流を提供することを特徴とする請求項1に記載の高速量子化器コンパレータ。前記再生ラッチは、前記再生ラッチの底部に比較スイッチを含み、比較時間の間に、前記比較スイッチが作動することを特徴とする請求項1または2に記載の高速量子化器コンパレータ。前記再生ラッチの前方に接続された少なくともプリアンプと、前記再生ラッチの次に接続された少なくともデータラッチとをさらに含むことを特徴とする請求項1乃至3のいずれかに記載の高速量子化器コンパレータ。時間遅延は、前記プリアンプによって前記再生ラッチの再生ラッチ出力へ提供される最初の電圧を通じて減少され、最適化されることを特徴とする請求項4に記載の高速量子化器コンパレータ。変調器ループ遅延時間を最適化するための高速量子化器コンパレータのための方法であって、DC電流によって再生ラッチの出力にバイアスをかけることと、同等化スイッチを停止することと、前記同等化スイッチの前記停止からクロック信号を送り込むことと、前記同等化スイッチの前記停止から電荷を少なくとも第1の再生ラッチ出力と第2の再生ラッチ出力に注入することであって、時間遅延は少なくとも前記第1の再生ラッチ出力と前記第2の再生ラッチ出力への電荷の注入に基づき変化する、電荷を注入することとを備えたことを特徴とする方法。以下の詳細な記述は、添付の図を参照しながら、現在主張している発明の例示の実施形態を提供する。記述は実例となるよう意図され、本発明の範囲を限定するものではない。実施形態は、当業者が主題の発明を実施することができるように十分詳細に記述されている。他の実施形態は、主題の発明の精神または範囲を逸脱することなくある程度の変更とともに実施されることができる。図2は高速量子化器コンパレータ回路の実施形態200を示す。回路は3ステージを含む:第1のプリアンプ部205、第2の再生ラッチ部210、および第3のデータラッチ部215。接続はVDD供給接続220および接地接続225を含む。入力はVB230、INP235、およびINN240を含む。スイッチはΦcスイッチ245および250を含む。出力は再生ラッチ出力A255、再生ラッチ出力B260、OUT265および270を含む。第2の再生ラッチ部210は、再生ラッチ出力A255と再生ラッチ出力B260との間にPMOS同等化スイッチ245を含む。第2の再生ラッチ部210は、コンパレータ再生ラッチ210の底部に、接地に接続されているNMOS比較スイッチ250を含む。PMOS同等化スイッチ245とNMOS比較スイッチ250とは、交互に作動、または停止される。第1のプリアンプ部205はトランジスタ275を電流源として含む。第2の再生ラッチ部210はトランジスタ280を電流源として含む。電流源280がコンパレータ再生ラッチ210の底部に位置することから、時間遅延を最適化することができる。第1の期間は、信号Φc=Hのとき、比較時間である。第2の期間は、信号Φc=Lのとき、リセット時間である。第1の期間において、PMOS同等化スイッチ245は、停止しているときNMOS比較スイッチ250が作動しているとき再生ラッチ出力A255および再生ラッチ出力B260に電荷を注入する。次に、第2の期間において、PMOS同等化スイッチ245は、作動しているときNMOS比較スイッチ250が停止しているとき出力Aおよび出力Bの電圧をリセットする。出力Aおよび出力Bのリセット電圧は、ラッチ値を変更することができる。出力Aおよび出力Bの同等化電圧は、PMOS同等化スイッチ245が作動しているときの再生ラッチの論理閾値と等しいため、注入された電荷の効果は減少されることができる。第2の期間において、コンパレータ再生ラッチ210の底部に位置する電流源280は、NMOS比較スイッチ250が停止しているとき、低DC電流を提供することができる。リセット時間が比較時間より長いため、出力A255および出力B260の電圧を設定するために低DC電流のみが必要である。図3は高速量子化器コンパレータの方法を示すフローチャート300である。方法のステップは、再生ラッチにバイアスをかけること305、出力Aおよび出力Bに電荷を注入すること310、および出力Aおよび出力Bのイニシャライズ時間を縮小することを備える。時間遅延は、再生ラッチ出力AおよびBの初期の電圧を変更することで減少し、よって提案されているコンパレータの遅延は最適化されることができる。リセット時間が比較時間より長いため、AおよびBの電圧を設定するために非常に低い直流電流DCのみが必要である。本発明の実施形態の上述の記述は実例と説明の目的で提供された。本提案のそれぞれおよびすべてのページと、この中のすべてのコンテンツは、特長付けられ、定義され、番号を付けられているが、すべての目的に対する本願の実質的な部分とみなされ、形式または本願内での位置に関わらない。本明細書は、包括的なものまたは本発明を開示された厳密な形式に限定することを意図していない。多くの変更および変形が、本開示を踏まえて可能である。