第1の電圧レベルを有する第1の入力信号と前記第1の電圧レベルを有して前記第1の電圧レベルとは逆位相の第2の入力信号が入力され、第2の電圧レベルを有してレベルシフトされた第1の出力信号を出力する第1のレベルシフタと、前記第1及び第2の入力信号が入力され、前記第2の電圧レベルを有して前記第1の出力信号とは逆位相のレベルシフトされた第2の出力信号を出力する第2のレベルシフタとを有するレベルシフト回路であって、前記第1のレベルシフタは、ゲートに前記第1の入力信号が入力される第1のトランジスタと、前記第1のトランジスタとは差動対をなし、ゲートに前記第2の入力信号が入力され、ドレイン側から前記第1の出力信号を出力する第2のトランジスタと、ゲートに前記第2の入力信号が入力され、ドレインが前記第1のトランジスタのドレインに接続され、ソースが前記第1のトランジスタのソースに接続される第3のトランジスタと、ゲートに前記第2の入力信号が入力され、ドレインが前記第2のトランジスタのドレインに接続され、ソースが前記第2のトランジスタのソースに接続される第4のトランジスタとを具備し、前記第2のレベルシフタは、ゲートに前記第2の入力信号が入力される第5のトランジスタと、前記第5のトランジスタとは差動対をなし、ゲートに前記第1の入力信号が入力され、ドレイン側から前記第2の出力信号を出力する第6のトランジスタと、ゲートに前記第1の入力信号が入力され、ドレインが前記第5のトランジスタのドレインに接続され、ソースが前記第5のトランジスタのソースに接続される第7のトランジスタと、ゲートに前記第1の入力信号が入力され、ドレインが前記第6のトランジスタのドレインに接続され、ソースが前記第6のトランジスタのソースに接続される第8のトランジスタとを具備することを特徴とするレベルシフト回路。前記第3及び第4のトランジスタのゲート幅/ゲート長は前記第1及び第2のトランジスタのゲート幅/ゲート長よりも小さく、前記第7及び第8のトランジスタのゲート幅/ゲート長は、前記第5及び第6のトランジスタのゲート幅/ゲート長よりも小さいことを特徴とする請求項1に記載のレベルシフト回路。前記第1乃至8のトランジスタはNchMOSトランジスタであることを特徴とする請求項2に記載のレベルシフト回路。高電位側電源と前記第1及び第3のトランジスタの間に設けられ、ゲートがドレインに接続される第1のPchMOSトランジスタと、前記高電位側電源と前記第2及び第4のトランジスタの間に設けられ、ゲートが第1のPchMOSトランジスタのゲートに接続され、前記第1のPchMOSトランジスタとカレントミラー回路を構成する第2のPchMOSトランジスタと、前記高電位側電源と前記第5及び第7のトランジスタの間に設けられ、ゲートがドレインに接続される第3のPchMOSトランジスタと、前記高電位側電源と前記第6及び第8のトランジスタの間に設けられ、ゲートが第3のPchMOSトランジスタのゲートに接続され、前記第3のPchMOSトランジスタとカレントミラー回路を構成する第4のPchMOSトランジスタと、を更に具備することを特徴とする請求項3に記載のレベルシフト回路。前記第1乃至8のトランジスタはPchMOSトランジスタであることを特徴とする請求項2に記載のレベルシフト回路。本発明は、データレートの変化時に発生するスキューを抑制することができるレベルシフト回路を提供することにある。一つの実施形態によれば、レベルシフト回路は、第1の電圧レベルを有する第1の入力信号と第1の電圧レベルを有して第1の電圧レベルとは逆位相の第2の入力信号が入力され、第2の電圧レベルを有してレベルシフトされた第1の出力信号を出力する第1のレベルシフタと、第1及び第2の入力信号が入力され、第2の電圧レベルを有して第1の出力信号とは逆位相のレベルシフトされた第2の出力信号を出力する第2のレベルシフタとを有する。第1のレベルシフタは、第1乃至4のトランジスタが設けられる。第1のトランジスタは、ゲートに第1の入力信号が入力される。第2のトランジスタは、第1のトランジスタとは差動対をなし、ゲートに第2の入力信号が入力され、ドレイン側から第1の出力信号を出力する。第3のトランジスタは、ゲートに第2の入力信号が入力され、ドレインが第1のトランジスタのドレインに接続され、ソースが第1のトランジスタのソースに接続される。第4のトランジスタは、ゲートに第2の入力信号が入力され、ドレインが第2のトランジスタのドレインに接続され、ソースが第2のトランジスタのソースに接続される。第2のレベルシフタは、第5乃至8のトランジスタが設けられる。第5のトランジスタは、ゲートに第2の入力信号が入力される。第6のトランジスタは、第5のトランジスタとは差動対をなし、ゲートに第1の入力信号が入力され、ドレイン側から第2の出力信号を出力する。第7のトランジスタは、ゲートに第1の入力信号が入力され、ドレインが第5のトランジスタのドレインに接続され、ソースが第5のトランジスタのソースに接続される。第8のトランジスタは、ゲートに第1の入力信号が入力され、ドレインが第6のトランジスタのドレインに接続され、ソースが第6のトランジスタのソースに接続される。以下本発明の実施形態について図面を参照しながら説明する。第一の実施形態まず、本発明の第一の実施形態に係るレベルシフト回路について、図面を参照して説明する。図1はLVDSドライバの構成を示すブロック図である。図2はレベルシフト回路部の構成を示す回路図、図2aは第1のレベルシフタを示す回路図、図2bは第2のレベルシフタを示す回路図である。図3は比較例のLVDSドライバに使用されるレベルシフト回路を示す回路図である。本実施形態では、データレートの変化時に発生するスキューSkewを抑制するために、レベルシフト回路に差動段と相対向する中間段部を構成する2つのトランジスタを設けている。図1に示すように、LVDSドライバ90には、差動信号発生部1、レベルシフト回路2、バッファ3、バッファ4、及び主ドライバ5が設けられる。LVDSドライバ90は、例えばLCDliquidcrystaldisplayなどに適用される。LVDSlowvoltagedifferentialsignalingは、高速インターフェースの一種であり、信号振幅の小さな差動伝送方式である。差動信号発生部1には、第1の高電位側電源VDD1が供給される。レベルシフト回路2、バッファ3、バッファ4、及び主ドライバ5には、第1の高電位側電源VDD1とは電圧値が異なる第2の高電位側電源VDD2が供給される。ここでは、例えば第1の高電位側電源VDD1電圧は1.1Vに、第2の高電位側電源VDD2電圧は3.3Vにそれぞれ設定される。差動信号発生部1には、インバータ1乃至4、及びタイミング調整部TG1が設けられる。差動信号発生部1は、例えばシステムLSIチップのコアから出力されるPRBSpseudorandombitsequence擬似ランダムビット列データである入力信号Svinが入力され、第1の差動信号と第1の差動信号とは逆位相の第2の差動信号を生成する。入力信号Svinは、例えば数十Mbps以上の高速データ信号である。インバータINV1は、入力信号Svinが入力され、入力信号Svinを反転した信号をノードN1から出力する。インバータINV2は、ノードN1の信号が入力され、ノードN1の信号を反転した信号をノードN2から出力する。インバータINV3は、ノードN2の信号が入力され、ノードN2の信号を反転した信号をノードN3から出力する。タイミング調整部TG1は、インバータINV1とインバータINV4の間に設けられる。タイミング調整部TG1はタイミングを調整し、例えばノードN1の信号を所定時間遅延させてノードN2の信号とは逆位相の信号をノードN4から出力する。タイミング調整部TG1には、遅延回路としてのインバータやバッファ、或いは遅延素子などが使用される。インバータINV4は、ノードN4の信号が入力され、ノードN4の信号を反転した信号をノードN5から出力する。ノードN5の信号は、ノードN3の信号とは逆位相の信号である。レベルシフト回路2は、差動信号発生部1とバッファ3及び4の間に設けられる。レベルシフト回路2には、第1のレベルシフタLS1と第2のレベルシフタLS2が設けられる。第1のレベルシフタLS1は、ノードN3の信号である入力信号Sinpが入力ポートINAに入力され、ノードN5の信号である入力信号Sinnが入力ポートINBに入力され、出力側のノードN6からレベルシフトされた信号Sout1を出力する。第2のレベルシフタLS2は、ノードN5の信号である入力信号Sinnが入力ポートINAに入力され、ノードN3の信号である入力信号Sinpが入力ポートINBに入力され、出力側のノードN8からレベルシフトされ、信号Sout1とは逆位相の信号Sout2を出力する。図2aに示すように、第1のレベルシフタLS1には、PchMOSトランジスタPMT1、PchMOSトランジスタPMT2、NchMOSトランジスタNMT1、NchMOSトランジスタNMT2、及び中間段部11が設けられる。PchMOSトランジスタPMT1は、ソースが第2の高電位側電源VDD2に接続され、ゲートがドレイン及びノードN11に接続される。PchMOSトランジスタPMT2は、ソースが第2の高電位側電源VDD2に接続され、ゲートがPchMOSトランジスタPMT1のゲートに接続され、ドレインがノードN6に接続される。PchMOSトランジスタPMT1及びPMT2はカレントミラー回路を構成する。NchMOSトランジスタNMT1は、ドレインがノードN11に接続され、ゲートに入力信号Sinpが入力され、ソースが低電位側電源接地電位VSSに接続される。NchMOSトランジスタNMT2は、ドレインがノードN6に接続され、ゲートに入力信号Sinnが入力され、ソースが低電位側電源接地電位VSSに接続される。NchMOSトランジスタNMT1とNchMOSトランジスタNMT2は差動対を構成する。中間段部11には、NchMOSトランジスタNMT3とNchMOSトランジスタNMT4が設けられる。NchMOSトランジスタNMT3は、ドレインがノードN11及びNchMOSトランジスタNMT1のドレインに接続され、ゲートに入力信号Sinnが入力され、ソースが低電位側電源接地電位VSSに接続される。NchMOSトランジスタNMT4は、ドレインがノードN6及びNchMOSトランジスタNMT2のドレインに接続され、ゲートに入力信号Sinnが入力され、ソースが低電位側電源接地電位VSSに接続される。中間段部11を構成するNchMOSトランジスタNMT3及びNMT4は、入力信号Sinnがハイレベルのとき、NchMOSトランジスタNMT2とともにオンしてノードN11及びN6を低電位側電源接地電位VSSに設定する役目をする。中間段部11は、入力信号Svinのデータレートが変化したとき、レベルシフト回路2から出力される出力信号Sout1のスキューSkewを抑制する動作をする。NchMOSトランジスタNMT2のドレイン側ノードN6から、レベルシフトされ、スキューSkewが抑制された出力信号Sout1が出力される。図2bに示すように、第2のレベルシフタLS2には、PchMOSトランジスタPMT3、PchMOSトランジスタPMT4、NchMOSトランジスタNMT5、NchMOSトランジスタNMT6、及び中間段部12が設けられる。第2のレベルシフタLS2は、第1のレベルシフタLS1とは入力信号が逆に入力されるが、回路構成は第1のレベルシフタLS1と同様である。PchMOSトランジスタPMT3は、ソースが第2の高電位側電源VDD2に接続され、ゲートがドレイン及びノードN13に接続される。PchMOSトランジスタPMT4は、ソースが第2の高電位側電源VDD2に接続され、ゲートがPchMOSトランジスタPMT3のゲートに接続され、ドレインがノードN8に接続される。PchMOSトランジスタPMT3及びPMT4はカレントミラー回路を構成する。NchMOSトランジスタNMT5は、ドレインがノードN13に接続され、ゲートに入力信号Sinnが入力され、ソースが低電位側電源接地電位VSSに接続される。NchMOSトランジスタNMT6は、ドレインがノードN8に接続され、ゲートに入力信号Sinpが入力され、ソースが低電位側電源接地電位VSSに接続される。NchMOSトランジスタNMT5とNchMOSトランジスタNMT6は差動対を構成する。中間段部12には、NchMOSトランジスタNMT7とNchMOSトランジスタNMT8が設けられる。NchMOSトランジスタNMT7は、ドレインがノードN13及びNchMOSトランジスタNMT5のドレインに接続され、ゲートに入力信号Sinpが入力され、ソースが低電位側電源接地電位VSSに接続される。NchMOSトランジスタNMT8は、ドレインがノードN8及びNchMOSトランジスタNMT6のドレインに接続され、ゲートに入力信号Sinpが入力され、ソースが低電位側電源接地電位VSSに接続される。中間段部12を構成するNchMOSトランジスタNMT7及びNMT8は、入力信号Sinpがハイレベルのとき、NchMOSトランジスタNMT6とともにオンしてノードN13及びN8を低電位側電源接地電位VSSに設定する役目をする。中間段部12は、入力信号Svinのデータレートが変化したとき、レベルシフト回路2から出力される出力信号Sout2のスキューSkewを抑制する動作をする。NchMOSトランジスタNMT6のドレイン側ノードN8から、レベルシフトされ、スキューSkewが抑制された出力信号Sout2が出力される。カレントミラー回路を構成するPchMOSトランジスタPMT1乃至4と、差動対を構成するNchMOSトランジスタNMT1、2、5、6と、中間段を構成するNchMOSトランジスタNMT3、4、7、8との関係は、レベルシフト回路2の平均消費電流とデータレートの変化時に発生するスキューSkewの関係を考慮して設計する必要がある。データレートの変化時に発生するスキューSkewを小さくするには、中間段のトランジスタを差動対のトランジスタよりもゲート長Lgを小さくする、或いはゲート幅Wgを大きくする。一方、レベルシフト回路2の平均消費電流の増加を抑制するには、中間段のトランジスタを差動対のトランジスタよりもゲート長Lgを大きくする、或いはゲート幅Wgを小さくする。ここでは、カレントミラー回路を構成するトランジスタPchMOSトランジスタPMT1乃至4のゲート長をLg1、差動対を構成するトランジスタNchMOSトランジスタNMT1、2、5、6のゲート長をLg2、中間段を構成するトランジスタNchMOSトランジスタNMT3、4、7、8のゲート長をLg3、カレントミラー回路を構成するトランジスタのゲート幅をWg1、差動対を構成するトランジスタのゲート長Wg2、中間段中間段を構成するトランジスタNchMOSトランジスタNMT3、4、7、8のゲート幅をWg3とすると、Lg1≧Lg2>Lg3式1Wg1≧Wg2>Wg3式2≧>式3に設定している。即ち、式1のように中間段を構成するトランジスタのゲート長Lgをカレントミラー回路を構成するトランジスタ及び差動対を構成するトランジスタのゲート長Lgよりも小さくすることにより、カレントミラー回路を構成するトランジスタ及び差動対を構成するトランジスタよりもスイッチング速度を向上することができる。したがって、データレートの変化時に発生するスキューSkewを大幅に抑制することができる。例えば、カレントミラー回路を構成するトランジスタ及び差動対を構成するトランジスタのゲート長Lgを90nmに、中間段を構成するトランジスタのゲート長Lgを65nmに、それぞれ設定している。また、レベルシフト回路2の平均消費電流の増加を抑制するために、式3のように中間段を構成するトランジスタのゲート幅Wg/ゲート長Lgをカレントミラー回路を構成するトランジスタ及び差動対を構成するトランジスタのゲート幅Wg/ゲート長Lgよりも小さくすることにより、中間段で発生する平均消費電流を大幅に抑制することができる。第1のバッファ3は、第1のレベルシフタLS1と主ドライバ5の間に設けられる。第1のバッファ3は、出力信号Sout1が入力され、出力信号Sout1をドライブした信号をノードN7側から出力する。第2のバッファ4は、第2のレベルシフタLS2と主ドライバ5の間に設けられる。第2のバッファ4は、出力信号Sout2が入力され、出力信号Sout2をドライブした信号をノードN9側から出力する。主ドライバ5は、ノードN7の信号が入力ポートINAに入力され、ノードN9の信号が入力ポートINBに入力される。主ドライバ5は、レベルシフトされ、ドライブされた出力信号Svoutpを出力し、レベルシフトされ、ドライブされ、出力信号Svoutpとは逆位相の出力信号Svoutnを出力する。比較例のLVDSドライバでは、レベルシフト回路の構成を本実施例とは別構成にしている。図3a、bに示すように、比較例のレベルシフト回路は、第1のレベルシフタLS11と第2のレベルシフタLS12が設けられる。図3aに示すように、第1のレベルシフタLS11は本実施形態の第1のレベルシフタLS1から中間段部11を削除したものである。図3bに示すように、第2のレベルシフタLS12は本実施形態の第2のレベルシフタLS2から中間段部12を削除したものである。次に、レベルシフト回路の動作について図4を参照して説明する。図4はデータレートとスキューの関係を説明する図である。入力側PRBSの入力信号Sinp、Sinnが1.1Vp-pで、レベルシフトされた出力信号Sout1、Sout2が3.3Vp-pで、データレートDRがαMbpsで、データレートDRがn倍n>0、例えば1/4、1/3、1/2、、2、3、4に変化したとき、スキューSkewが発生する。図4に示すように、スキューSkewは、SkewPDRISE-PDFALL式4Skew≒β×式5で表せる。ここで、PDRISEとは入力信号Sinpに対する出力信号Sout1の立ち上がりでの遅延時間秒である。PDFALLとは入力信号Sinpに対する出力信号Sout1の立ち下がりでの遅延時間秒である。βはスキューSkewの係数であり、レベルシフト回路の構成に依存するパラメータである。スキューSkewはβの値が大きいほど大きくなり、βの値を小さくすることにより抑制することができる。ここでは、入力信号Sinpについて説明しているが、入力信号Sinnについても同様であり、入力信号Sinnについては説明を省略する。本実施形態のレベルシフト回路2では、スキューSkewを抑制するために中間段部11、12を設けているので、本実施形態のレベルシフト回路2のスキューSkewの係数をβ1、比較例のレベルシフト回路のスキューSkewの係数をβ2とすると、β1<<β2式6で表される。次に、レベルシフト回路のスキューと平均消費電流について図6及び図7を参照して説明する。ここでは、データレートは、1000Mbpsから200Mbpsに変化した場合であり、nの値は5である。図5はレベルシフト回路で発生するスキューを説明する図である。図5に示すように、本実施形態のスキュー0.26psは、カレントミラー回路及び差動対を構成するトランジスタの形状を同一にしている比較例1のスキュー5.6psに対して1/21であり、中間段部11及び12を設けているので比較例1よりも非常に小さな値となる。また、本実施形態のスキュー0.26psは、本実施形態に対してカレントミラー回路を構成するトランジスタのWg/Lgを2倍、差動対を構成するトランジスタのWg/Lgを10倍にした比較例2のスキュー1.5psに対して1/5.5である。つまり、単にカレントミラー回路と差動対を構成するトランジスタを大きくするだけではスキューを大幅に抑制することができない。本実施形態では中間段部11、12を構成する比較的形状の小さなトランジスタを追加するだけでスキューを大幅に抑制している。図6はレベルシフト回路の平均消費電流を説明する図である。図6に示すように、本実施形態の平均消費電流0.54mAは、カレントミラー回路及び差動対を構成するトランジスタの形状を同一にしている比較例1の平均消費電流0.41mAに対して、中間段部11、12で平均消費電流が流れるが増加分が少なく1.25倍しか増加していない。また、本実施形態の平均消費電流0.54mAは、本実施形態に対してカレントミラー回路を構成するトランジスタのWg/Lgを2倍、差動対を構成するトランジスタのWg/Lgを10倍にした比較例2の平均消費電流3.74mAに対して1/6.9である。つまり、中間段部11、12を構成する比較的形状の小さなトランジスタを追加するだけでスキューを大幅に抑制しながら、平均消費電流の増加を抑制することができる。上述したように、本実施形態のレベルシフト回路では、第1のレベルシフタLS1と第2のレベルシフタLS2が設けられる。第1のレベルシフタLS1には、PchMOSトランジスタPMT1、PchMOSトランジスタPMT2、NchMOSトランジスタNMT1、NchMOSトランジスタNMT2、及び中間段部11が設けられる。中間段部11には、NchMOSトランジスタNMT3、NMT4が設けられる。第2のレベルシフタLS2には、PchMOSトランジスタPMT3、PchMOSトランジスタPMT4、NchMOSトランジスタNMT5、NchMOSトランジスタNMT6、及び中間段部12が設けられる。中間段部12には、NchMOSトランジスタNMT7、NMT8が設けられる。第1のレベルシフタLS1は、入力ポートINAに入力信号Sinpが入力され、入力ポートINBに入力信号Sinpの逆位相の入力信号Sinnが入力され、レベルシフトされた出力信号Sout1を出力する。NchMOSトランジスタNMT3、NMT4は、入力信号Sinnがハイレベルのとき、NchMOSトランジスタNMT2とともにオンする。第2のレベルシフタLS2は、入力ポートINAに入力信号Sinnが入力され、入力ポートINBに入力信号Sinpが入力され、レベルシフトされた出力信号Sout1の逆位相の出力信号Sout2を出力する。NchMOSトランジスタNMT7、NMT8は、入力信号Sinpがハイレベルのとき、NchMOSトランジスタNMT6とともにオンする。このため、データレートが変化したときに中間段部11及び12が動作してスキューSkewを大幅に抑制することができる。また、中間段部11及び12を構成するトランジスタのWg/Lgをカレントミラー回路や差動対を構成するトランジスタのWg/Lgよりも小さくしているのでレベルシフト回路2の平均消費電流の増加を抑制することができる。なお、本実施の形態ではレベルシフタLS1の差動対をNchMOSトランジスタNMT1及びNMT2から構成し、レベルシフタLS1のカレントミラー回路をPchMOSトランジスタPMT1及びPMT2から構成し、レベルシフタLS2の差動対をNchMOSトランジスタNMT5及びNMT6から構成し、レベルシフタLS2のカレントミラー回路をPchMOSトランジスタPMT3及びPMT4から構成しているが必ずしもこれに限定されるものではない。例えば、図7に示すように、レベルシフト回路LS21比較例にPchMOSトランジスタPMT11及びPMT12から構成される差動対、PchMOSトランジスタPMT13及びPMT14から構成される中間段部21、NchMOSトランジスタNMT11及びNMT12から構成されるカレントミラー回路を設けてもよい。また、差動対をなすNchMOSトランジスタNMT1及びNMT2と低電位側電源接地電位VSSの間に電流源を設けてもよい。また、レベルシフト回路をNchMOSトランジスタ及びPchMOSトランジスタから構成CMOS構成しているが必ずしもこれに限定されるものではない。BiCMOSやバイポーラトランジスタなどから構成してもよい。また、カレントミラー回路の代わりに抵抗を用いてもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。