第1のインバータと、前記第1のインバータの出力端子に入力端子が接続され、前記第1のインバータの入力端子に出力端子が接続された第2のインバータと、一端が第1のビット線に接続され、他端が第1のインバータの入力端子に接続される第1のトランジスタと、前記第1のインバータの出力端子と第2のビット線との間に設けられる複数のトランジスタを含む第1の素子群と、前記第2のインバータの出力端子と動作に応じて所定の電位が与えられる第1の端子との間もしくは、前記第1のトランジスタと前記第1の端子との間に設けられる複数のトランジスタと磁気抵抗変化素子とを含む第2の素子群とを有する半導体集積回路であって、前記第2のインバータの出力端子と前記第1の端子との間の素子のオン抵抗値の合計は、前記磁気抵抗変化素子が低抵抗状態の場合には前記第1の素子群のオン抵抗値の合計よりも低く、前記磁気抵抗変化素子が高抵抗状態の場合には前記第1の素子群のオン抵抗値の合計よりも高いことを特徴とする半導体集積回路。前記半導体集積回路への電源が投入されると、前記第2のビット線と前記第1の端子をグランドに接続し、前記第1の素子群に含まれるトランジスタと前記第2のインバータの出力端子を前記第1の端子の間に設けられる複数のトランジスタをONにする制御回路を更に有することを特徴とする請求項1に記載の半導体集積回路。前記制御回路は、前記半導体集積回路への電源が遮断される前に、前記第1の端子に基準電源の半分の電位を印加し、前記第2のインバータの出力端子と前記第1の端子との間のトランジスタをONすることによって、前記磁気抵抗変化素子に書き込み電流を流すことを特徴とする請求項2に記載の半導体集積回路。第1のインバータと、前記第1のインバータの出力端子に入力端子が接続され、前記第1のインバータの入力端子に出力端子が接続された第2のインバータと、ゲートがワード線に接続され、一端が第1のビット線に接続され、他端が第1のインバータの入力端子に接続される第1のトランジスタと、ゲートが前記ワード線に接続され、一端が前記第1のインバータの出力端子に接続される第2のトランジスタと、前記第1のインバータの入力端子に一端が接続された第3のトランジスタと、前記第3のトランジスタの他端に接続された磁気抵抗変化素子と、前記第2のトランジスタに一端が接続され、他端が第2のビット線に接続された第4のトランジスタと、前記磁気抵抗変化素子に一端が接続され、他端が動作に応じて所定の電位が与えられる第1の端子に接続された第5のトランジスタとを有する半導体集積回路であって、前記第3のトランジスタと前記磁気抵抗変化素子と前記第5のトランジスタのオン抵抗値の合計値が、前記磁気抵抗変化素子が低抵抗状態の場合には、前記第2のトランジスタと前記第4のトランジスタのオン抵抗値の合計値よりも低く、前記磁気抵抗変化素子が高抵抗状態の場合には、前記第2のトランジスタと前記第4のトランジスタのオン抵抗値の合計値よりも高いことを特徴とする半導体集積回路。第1のインバータと、前記第1のインバータの出力端子に入力端子が接続され、前記第1のインバータの入力端子に出力端子が接続された第2のインバータと、ゲートがワード線に接続され、一端が第1のビット線に接続され、他端が第1のインバータの入力端子に接続される第1のトランジスタと、ゲートが前記ワード線に接続され、一端が前記第1のインバータの出力端子に接続される第2のトランジスタと、前記第1のビット線に一端が接続された第3のトランジスタと、前記第3のトランジスタの他端に接続された磁気抵抗変化素子と、前記第2のトランジスタに一端が接続され、他端が第2のビット線に接続された第4のトランジスタと、前記磁気抵抗変化素子に一端が接続され、他端が動作に応じて所定の電位が与えられる第1の端子に接続された第5のトランジスタとを有する半導体集積回路であって、前記第1のトランジスタと前記第3のトランジスタと前記磁気抵抗変化素子と前記第5のトランジスタのオン抵抗値の合計値が、前記磁気抵抗変化素子が低抵抗状態の場合には、前記第2のトランジスタと前記第4のトランジスタのオン抵抗値の合計値よりも低く、前記磁気抵抗変化素子が高抵抗状態の場合には、前記第2のトランジスタと前記第4のトランジスタのオン抵抗値の合計値よりも高いことを特徴とする半導体集積回路。前記磁気抵抗変化素子は、磁化固定層、磁化自由層及びそれらの間に配置される非磁性層を備え、前記磁化固定層が前記第3のトランジスタに接続され、前記磁化自由層が前記第5のトランジスタに接続されることを特徴とする請求項4または請求項5に記載の半導体集積回路。請求項1乃至6のいずれか一項に記載の半導体集積回路をアレイ状に配置してキャッシュとして用いるプロセッサ。非特許文献1には、8個のトランジスタと2個のMTJを用いた不揮発性SRAMが提案されている。しかしながら、SRAMの回路よりもトランジスタ数が増えるうえに、2個のMTJのそれぞれに接続されるトランジスタは、SRAMを構成する他のトランジスタと比較して大きいため、回路面積が大幅に増大する。そこで、本発明が解決しようとする課題は、性能悪化と回路面積増大を抑えた不揮発性SRAMを提供することである。上記目的を達成するために、本発明の実施形態による半導体集積回路は、第1のインバータと、前記第1のインバータの出力端子に入力端子が接続され、前記第1のインバータの入力端子に出力端子が接続された第2のインバータと、一端が第1のビット線に接続され、他端が第1のインバータの入力端子に接続される第1のトランジスタと、前記第1のインバータの出力端子と第2のビット線との間に設けられる複数のトランジスタを含む第1の素子群と、前記第2のインバータの出力端子と動作に応じて所定の電位が与えられる第1の端子との間もしくは、前記第1のトランジスタと前記第1の端子との間に設けられる複数のトランジスタと磁気抵抗変化素子とを含む第2の素子群とを有する半導体集積回路であって、前記第2のインバータの出力端子と前記第1の端子との間の素子のオン抵抗値の合計は、前記磁気抵抗変化素子が低抵抗状態の場合には前記第1の素子群のオン抵抗値の合計よりも低く、前記磁気抵抗変化素子が高抵抗状態の場合には前記第1の素子群のオン抵抗値の合計よりも高いことを特徴としている。以下、本発明の実施形態について図面を参照して説明する。第1の実施形態図1に本発明の実施形態に係る不揮発性SRAMセルの基本回路を示す。図1に示す不揮発性SRAMセル10は、インバータ11、12、トランジスタ21、22、23、MTJMagneticTunnelJunction31を有する。第1および第2のインバータ11、12は、それぞれ2つの電源端子Vdd、Vssの間に直列接続されるPチャネルMOSFETおよびNチャネルMOSFETから構成される。第1および第2のインバータ11、12は、クロスカップルされる。第1のトランジスタ21は、ゲートがワード線WLに接続され、ソースが第1のビット線BLに接続され、ドレインが第1のインバータ11の入力端子に接続される。第2のトランジスタ22は、ゲートがワード線WLに接続され、ソースが第2のビット線BLBに接続され、ドレインが第2のインバータ12の入力端子に接続される。第3のトランジスタ23は、ゲートがスイッチ線SLに接続され、ソースがクロスカップルインバータに接続され、ドレインがMTJ31に接続される。MTJ31は、磁化固定層311、非磁性層312、磁化自由層313を備えるスピン注入方式の磁気抵抗変化素子である。非磁性層312は、トンネル絶縁層または非磁性金属から構成される。MTJ31の磁化固定層311は、第3のトランジスタ23に接続され、磁化自由層313は、共通電位電極に接続される。MTJ31は、書き込み電流を流す方向に応じて、磁化自由層313のスピンの向きが磁化固定層311と平行な方向から反平行な方向へ、もしくは反平行な方向から平行な方向へ変化する。磁化固定層311と磁化自由層313のスピンの向きが平行な場合には、MTJ31の抵抗は低く、反平行な場合には、MTJ31の抵抗が高い。以降では、磁化固定層311から磁化自由層313へ向かう方向に書き込み電流を流すと、磁化固定層311と磁化自由層313のスピンの向きが平行だった場合に反平行低抵抗値から高抵抗値に変化し、磁化自由層313から磁化固定層311へ向かう方向に書き込み電流を流すと磁化固定層311と磁化自由層313のスピンの向きが反平行だった場合に平行高抵抗値から低抵抗値に変化するものとする。このような構成を有する不揮発性SRAMセル10の動作を説明する。図2は、不揮発性SRAMセル10の状態遷移を示す図である。不揮発性SRAMセル10は、図示しない制御回路によって、不揮発性SRAMセル10へのアクセスが行われる状態であると判断されると、不揮発性SRAMセル10に電源が供給される状態が継続し、不揮発性SRAMセル10は、SRAMとして動作する。以降では、この状態をSRAMモードと称する。このように、不揮発性SRAMセル10をSRAMモードで動作させることによって、高速なデータの読み書きを行うことができる。一方、不揮発性SRAMセル10へのアクセスが行われない状態では、MTJ31がデータを記憶し、不揮発性SRAMセル10への電源を遮断する図2の電源断状態。これによって、リーク電流を削減することができる。このように電源を遮断した状態ではMTJ31がデータを記憶し、電源が供給される状態ではSRAMがデータを記憶するよう動作するために、不揮発性SRAMセル10の電源を遮断する前にSRAMのデータをMTJ31に記憶させる処理以降では、この処理を行う状態をStoreモードと称するを行い、不揮発性SRAMセル10の電源を復帰させたときに、MTJ31に記憶されたデータをSRAMに戻す処理以降では、この処理を行う状態をRecallモードと称するを行う。つまり、不揮発性SRAMセル10の状態は次のように変化する。図示しない制御回路によって、不揮発性SRAMセル10へのアクセスが行われる状態であると判断されると、不揮発性SRAMセル10はSRAMモードとなる。その後、制御回路によって、不揮発性SRAMセル10へのアクセスが行われない状態であると判断されると、SRAMモードからStoreモードへと以降する。そして、Storeモードでの処理終了後に不揮発性SRAMセル10への電源が遮断され、不揮発性SRAMセル10は電源が遮断された状態となる。その後、制御回路によって、不揮発性SRAMセル10へのアクセスが行われる状態に変化すると判断されると、不揮発性SRAMセル10はRecallモードとなる。そして、Recallモードでの処理が終了すると、不揮発性SRAMセル10は、電源遮断前のSRAMのデータが復帰して、SRAMモードにて動作する。図3は、不揮発性SRAMセル10がSRAMモードの場合の動作を示す図である。不揮発性セル1をSRAMモードに設定するには、スイッチ線SLを低電位Lに設定し、MTJ31の一端が接続された共通電位電極のインピーダンスを高くする。する。すると、第3のトランジスタ23がOFFの状態となる。そのため、図3の破線で囲った回路がMTJ31と切り離され、通常のSRAMと同様の動作をすることができる。つまり、このとき不揮発性SRAMセルは揮発的にデータを記憶し、通常のSRAMセルと同様に高速に動作する。SRAMモードの場合に、不揮発性SRAMセル10にデータを書き込むには、まず書き込み電位に応じて第1および第2のビット線BL、BLBの一方を高電位Hにし、他方を低電位Lにしたうえで、ワード線WLをHに設定する。例えば、第1のビット線BLをH、第2のビット線BLBをLに設定したとする。この状態で、ワード線WLをHに設定して第1のトランジスタ21と第2のトランジスタ22をONにしたときに、第1のインバータ11の出力ノードN1の電位はL、第2のインバータ12の出力ノードN2の電位はHとなる。この状態を、書き込みデータ1が記憶された状態であるとする。一方、第1のビット線BLをL、第2のビット線BLBをHに設定して、ワード線WLをHに設定すると、第1のインバータ11の出力ノードN1の電位はH、第2のインバータ12の出力ノードN2の電位はLとなる。この状態を、書き込みデータ0が記憶された状態であるとする。SRAMモードの場合に、不揮発性SRAMセル10に記憶されたデータを読み出すには、ワード線WLをHに設定して第1のトランジスタ21と第2のトランジスタ22をONにする。すると、不揮発性SRAMセル10内に記憶されたデータとその反転値がそれぞれビット線BL、BLBに転送される。図4と図5は、Storeモードの動作を示す図である。図4では、Storeモード開始時に、SRAMが1を記憶している状態ノードN1がL、ノードN2がHの状態であるとする。そして、MTJ31に接続される共通電位電極には基準電源Vddの半分の電圧を与える。このとき、第1のインバータ11および第2のインバータ12に接続された電源端子Vdd、Vssは、電源ライン、グランドラインから切り離されて、浮いた状態にする。そして、スイッチ線SLをHに設定して、第3のトランジスタ23をON状態とする。すると、ノードN2の電位が共通電位電極に与えられた電位1/2Vddよりも高い電位Hであるため、MTJ31の磁化固定層311から磁化自由層313へ向かう方向に書き込み電流が流れる。これによって、MTJ31が低抵抗状態であった場合、MTJ31の磁化固定層311と磁化自由層313のスピンの向きが平行から反平行に変化し、MTJ31の抵抗が高抵抗状態に変化する。一方、図5に示すように、Storeモード開始時に、SRAMが0を記憶している状態ノードN1がH、ノードN2がLの状態の場合には、MTJ31に接続される共通電位電極には基準電源Vddの半分の電圧を与え、スイッチ線SLをHに設定して、第3のトランジスタ23をON状態とする。すると、ノードN2の電位が共通電位電極に与えられた電位1/2Vddよりも低い電位Lであるため、MTJ31の磁化自由層313から磁化固定層311へ向かう方向に書き込み電流が流れる。これによって、MTJ31が高抵抗状態であった場合、MTJ31の磁化固定層311と磁化自由層313のスピンの向きが反平行から平行に変化し、MTJ31の抵抗が低抵抗状態に変化する。図6は、Recallを実現するための不揮発性SRAMセルの回路図である。Recallを実現するために、不揮発性SRAMセル10aは、不揮発性SRAMセル10にて説明した構成に加え、第4のトランジスタ24と第5のトランジスタ25とを有する。第4のトランジスタ24は、一端を第2のビット線BLBに接続し、他端を第2のトランジスタ22のソースに接続する。第2のビット線BLBは、グランドに接続する。第5のトランジスタ25は、一端をMTJ31に接続し、他端をグランドに接続する。このように構成された不揮発性SRAMセル10aでは、MTJ31の抵抗の大小を利用して、MTJ31に記憶されたデータをSRAMに自動的にRecallする。Recallを実現するために、第2のトランジスタ22のオン抵抗値RTR2、第3のトランジスタ23のオン抵抗値RTR3、第4のトランジスタ24のオン抵抗値RTR4、第5のトランジスタ25のオン抵抗値RTR5、低抵抗状態のMTJ31の抵抗値RP、高抵抗状態のMTJ31の抵抗値RAPは、式1のような関係となるように設定する。以下、トランジスタの抵抗値と記載した場合、トランジスタのオン抵抗を意味する。RPRTR3RTR5<RTR2RTR4<RAPRTR3RTR5...1すなわち、ノードN2からグランドに接続された電極までの間に位置するトランジスタおよびMTJの抵抗の和が、ノードN1からグランドに接続された電極までの間に位置するトランジスタの抵抗の和よりも、MTJが低抵抗状態の場合には小さく、MTJが高抵抗状態の場合には大きくなるように設定する。各トランジスタの抵抗値は、トランジスタのチャネルの幅を変更することによって、式1を満たすように設定することができる。式1のように設定すると、第2~第5のトランジスタを一斉にON状態にしたとき、第2のトランジスタ22および第4のトランジスタ24を流れる電流IAと、第3のトランジスタ23、第5のトランジスタ25、およびMTJ31を流れる電流IBを比較すると、以下のようになる。MTJ31が反平行状態高抵抗状態の場合、RTR2RTR4<RAPRTR3RTR5であるため、電流IAの方が電流IBよりも大きくなるIB<IA。これにより、ノードN1の方がノードN2よりも先にLつまり0Vになる。そのため、第2のインバータ12にLが入力されて、第2のインバータ12の出力によりノードN2がHになる。そのため、ノードN2がH、ノードN1がLに固定される。これは、SRAMに元のデータ1がRecallされたことを意味する。一方、MTJ31が平行状態低抵抗状態の場合、RPRTR3RTR5<RTR2RTR4であるため、電流IBの方が電流IAよりも大きくなるIA<IB。これにより、ノードN2の方がノードN1よりも先にLつまり0Vになる。そのため、第1のインバータ11にLが入力されて、第1のインバータ11の出力によりノードN1がHになる。そのため、ノードN1がH、ノードN2がLに固定される。これは、SRAMに元のデータ0がRecallされたことを意味する。なお、本実施形態によるRecallモードでは、MTJの抵抗の大小を利用して、SRAMにデータをRecallするような回路構成にしたが、MTJからデータを読み出すセンスアンプを設け、SRAMモードのデータ書き込み方法にて説明した方法によって、読み出したデータをSRAMに書き戻すことでRecallを行っても良い。以上のように、本実施形態の不揮発性SRAMセルは、キャッシュに対してアクセスが行われる場合には、SRAMモードとして高速なデータの読み書きを行い、キャッシュに対するアクセスが行われない場合には、MTJにデータを記憶させて電源を遮断し、リーク電流を削減することができる。なお、本実施形態の不揮発性SRAMセルは、MRAMとして動作させることもできる。図7は、不揮発性SRAMセル10を1ビットのMRAMとして用いる場合の動作を示す図である。以降では、この状態をMRAMモードと称する。このとき、第1のインバータ11および第2のインバータ12に接続された電源端子Vdd、Vssは、電源ライン、グランドラインから切り離されて、浮いた状態にする。これは、不揮発SRAMセル10全体として電源ラインとグランドラインから遮断された状態である。これによって、2つのインバータを有してSRAMとして機能する回路が、電気的な浮遊状態となり、機能しない。そして、図7の破線で囲った回路第1および第3のトランジスタ21、23とMTJ31から成る回路が1ビットのMRAM回路として動作する。なお、MRAMモードのとき、MTJ31に接続される共通電位電極には基準電源Vddの半分の電圧を与える。MRAMモードの場合に、不揮発性SRAMセル10にデータを書き込むには、ワード線WLをHに設定して第1のトランジスタ21をONにするとともに、スイッチ線SLをHに設定して第3のトランジスタ23をONにし、ビット線BLに基準電源Vddと同じ電圧または0Vのいずれかを、書き込みデータに応じて印加する。これによってMTJ31に書き込み電流が流れる。この書き込み電流は、ビット線BLに印加した電圧が基準電源Vddと同じ電圧の場合には、磁化固定層311から磁化自由層313へ向かう方向に流れる。これによって、MTJ31が低抵抗状態であった場合、MTJ31の磁化固定層311と磁化自由層313のスピンの向きが平行から反平行に変化し、MTJ31の抵抗が高抵抗状態に変化する。一方、ビット線BLに印加した電圧が0Vの場合、書き込み電流は磁化自由層313から磁化固定層311へ向かう方向に流れる。これによって、MTJ31が高抵抗状態であった場合、MTJ31の磁化固定層311と磁化自由層313のスピンの向きが反平行から平行に変化し、MTJ31の抵抗が低抵抗状態に変化する。このようにして、MTJ31に書き込み電流を流す方向に応じて、MTJ31にデータを書き込むことができる。変形例1上述の実施形態には種種の変形例が考えられる。図8は、第1の実施形態の変形例1に係る不揮発性SRAMセル10bのRecallの動作を示す。不揮発性SRAMセル10bは、ノードN1に第3のトランジスタ23が接続され、第3のトランジスタ23にMTJ31が接続される。本変形例のSRAMモードでは、不揮発性SRAMセル10にて説明した方法図3参照と同様の方法で読み込み、書き込みができるため、詳細な説明を省略する。Storeモードでは、図4、図5にて説明した不揮発性SRAM10の場合、SRAMが記憶しているデータが1ならば、MTJ31が高抵抗状態となり、データが0ならば、MTJ31が低抵抗状態になるが、本変形例の不揮発性SRAM10bでは、これとは逆の抵抗状態となる。例えば、不揮発性SRAMセル10bでは、Storeモード開始時に、ノードN1がLであるSRAMに1が記憶されていると、ノードN1の電位は、共通電位電極の電位1/2Vddよりも低いため、磁化自由層313から磁化固定層311へ向かう方向に書き込み電流が流れる。これにより、MTJ31が高抵抗状態であった場合、MTJ31の磁化固定層311と磁化自由層313のスピンの向きが反平行から平行に変化し、MTJ31の抵抗が低抵抗状態に変化する。一方、ノードN1がHであるSRAMに0が記憶されていると、磁化固定層311から磁化自由層313に向かう方向に書き込み電流が流れる。これにより、MTJ31が低抵抗状態であった場合に、MTJ31の抵抗が高抵抗状態に変化する。不揮発性SRAMセル10bにてRecallを行うためには、第1のトランジスタ21の抵抗値RTR1、第3のトランジスタ23の抵抗値RTR3、第4のトランジスタ24の抵抗値RTR4、第5のトランジスタ25の抵抗値RTR5、低抵抗状態のMTJ31の抵抗値RP、高抵抗状態のMTJ31の抵抗値RAPは、式2のような関係となるように設定する。RPRTR3RTR5<RTR1RTR4<RAPRTR3RTR5...2式2のように設定することによって、第1および第3~第5のトランジスタを一斉にON状態にしたとき、第1のトランジスタ21および第4のトランジスタ24を流れる電流IAと、第3のトランジスタ23、第5のトランジスタ25およびMTJ31を流れる電流IBを比較すると、以下のようになる。MTJ31が反平行状態高抵抗状態の場合、RTR1RTR4<RAPRTR3RTR5であるため、電流IAの方が電流IBよりも大きくなるIB<IA。これにより、ノードN2の方がノードN1よりも先にLになる。そのため、第1のインバータ11にLが入力されて、ノードN1はH、ノードN2はLに固定される。これはつまり、SRAMに元のデータ0がRecallされたことを意味する。一方、MTJ31が平行状態低抵抗状態の場合、RPRTR3RTR5<RTR1RTR4であるため、電流IBの方が電流IAよりも大きくなるIA<IB。これにより、ノードN1の方がノードN2よりも先にLになる。そのため、第2のインバータ12にLが入力されて、ノードN2はH、ノードN1はLに固定される。これはつまり、SRAMに元のデータ1がRecallされたことを意味する。このように、不揮発性SRAMセル10bも、不揮発性SRAMセル10a図6参照と同様の動作をさせることができる。変形例2図9は、第1の実施形態の変形例2に係る不揮発性SRAMセル10cのRecallの動作を示す。不揮発性SRAMセル10cは、第1のトランジスタ21に第3のトランジスタ23の一端が接続され、第3のトランジスタ23の他端にはMTJ31が接続される。本変形例のSRAMモードでは、第1の実施形態におけるSRAMモード図3参照と同様の方法で読み込み、書き込みができるため、詳細な説明を省略する。不揮発性SRAMセル10cのStoreモードでは、MTJ31に接続される共通電位電極には基準電源Vddの半分の電圧を与え、第3のトランジスタ23をONにするとともに、第1のトランジスタ21をONにする。すると、不揮発性SRAMセル10のStoreモードにて説明した方法図4、図5参照と同様に、SRAMに記憶されたデータをMTJ31に記憶させることができる。不揮発性SRAMセル10cにてRecallを行うために、第1のトランジスタ21の抵抗値RTR1、第2のトランジスタ22の抵抗値RTR2、第3のトランジスタ23の抵抗値RTR3、第4のトランジスタ24の抵抗値RTR4、第5のトランジスタ25の抵抗値RTR5、低抵抗状態のMTJ31の抵抗値RP、高抵抗状態のMTJ31の抵抗値RAPは、式3のような関係となるように設定する。RPRTR1RTR3RTR5<RTR2RTR4<RAPRTR1RTR3RTR5...3式3のように設定することによって、第1~第5のトランジスタを一斉にON状態にしたとき、第2のトランジスタ22および第4のトランジスタ24を流れる電流IAと、第1のトランジスタ21、第3のトランジスタ23、第5のトランジスタ25およびMTJ31を流れる電流IBを比較すると、以下のようになる。MTJ31が反平行状態高抵抗状態の場合、RTR2RTR4<RAPRTR1RTR3RTR5であるため、電流IAの方が電流IBよりも大きくなるIB<IA。これにより、ノードN1の方がノードN2よりも先にLになる。そのため、第2のインバータ12にLが入力されて、ノードN2はH、ノードN1はLに固定される。これはつまり、SRAMに元のデータ1がRecallされたことを意味する。一方、MTJ31が平行状態低抵抗状態の場合、RPRTR1RTR3RTR5<RTR2RTR4であるため、電流IBの方が電流IAよりも大きくなるIA<IB。これにより、ノードN2の方がノードN1よりも先にLになる。そのため、第1のインバータ11にLが入力されて、ノードN1はH、ノードN2はLに固定される。これはつまり、SRAMに元のデータ0がRecallされたことを意味する。このように、不揮発性SRAMセル10cも、不揮発性SRAMセル10a図6参照と同様の動作をさせることができる。なお、図10に示すように、第2のトランジスタ22に対して第3のトランジスタ23の一端を接続し、第3のトランジスタ23の他端にMTJ31を接続する構成にしても良い。この場合、Storeモードでは、SRAMが記憶しているデータが1ならば、MTJ31が低抵抗状態となり、データが0ならば、MTJ31が高抵抗状態になる。また、Recallモードを実現するためには、式4のような関係となるように各トランジスタの抵抗値を設定する。RPRTR2RTR3RTR5<RTR1RTR4<RAPRTR2RTR3RTR5...4これによって、図10に示す不揮発性SRAMセル10dも、不揮発性SRAMセル10a図6参照と同様の動作をさせることができる。なお、本実施形態では、MTJ31の磁化固定層311が第3のトランジスタ23に接続され、磁化自由層313が共通電位電極に接続されるとして説明したが、磁化固定層311が共通電位電極に接続され、磁化自由層313が第3のトランジスタ23に接続されても良い。第2の実施形態図11は、上述の不揮発性SRAMセルを用いた不揮発性SRAMの基本構成を示す図である。複数の不揮発性SRAMセルMCがアレイ状に配置され、メモリセルアレイ101を構成する。メモリセルアレイ101には、メモリセルアレイ101の複数のワード線WLの1つを選択するロウデコーダ102が接続される。また、メモリセルアレイ101には、センスアンプ103が接続され、センスアンプ103には、入出力回路104が接続される。また、BLおよびBLBから成り、メモリセルアレイ101に複数含まれるビット線対のうち、1対を選択するカラムデコーダ105も設ける。カラムデコーダ105は、選択したビット線対の情報を入出力回路104およびセンスアンプ103に出力する。不揮発性SRAMのメモリセルからデータを読み出す際には、カラムデコーダ105によって指定されたビット線対に、メモリセルMCのデータが出力され、このデータをセンスアンプ103によって増幅し、入出力回路104から出力する。不揮発性SRAMのメモリセルにデータを書き込む際には、書き込み対象のデータが入出力回路104に供給され、カラムデコーダ105によってビット線対が選択されると、そのビット線対とロウデコーダ102によって選択されたワード線WLとが交差するメモリセルにデータが書き込まれる。図12は、この不揮発性SRAMをキャッシュとして用いた情報処理装置PC等を示すブロック図である。この例では、プロセッサ210に含まれるL2キャッシュ214として不揮発性SRAMを用いる。L2キャッシュは、プロセッサ210内のプロセッサエレメント211と比較してアクセスされる頻度が低い。そこで、プロセッサコア213にてL2キャッシュ214の電源を遮断することができることを判断し、不揮発性SRAMから成るL2キャッシュ214の電源を遮断することによって、消費電力を削減することができる。第3の実施形態図13は、上述の不揮発性SRAMセルを用いたFPGAFieldProgrammableGateArrayの第一例である。このFPGAでは、不揮発性SRAMセルMCがアレイ状に配置され、メモリセルアレイ121を構成する。図13に示すように、不揮発性SRAMセルMCに記憶されるデータは、FPGAのLUTLookUpTableやマルチプレクサの切り替えとして用いることができる。図14は、上述の不揮発性SRAMセルを用いたFPGAの第二例である。このFPGAでは、不揮発性SRAMセルMCがアレイ状に配置され、メモリセルアレイ141を構成する。この例では、不揮発性SRAMセルMCに記憶されるデータを、FPGAのスイッチブロックのトランジスタを制御するデータとして用いる場合を示している。以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものである。上記実施形態に限定されることはなく、本発明の要旨を逸脱しない範囲において、適宜変更しても良い。