第1電極、第2電極、及び、前記第1電極と前記第2電極の間に挟持された可変抵抗体を備え、前記第1電極と前記第2電極の間に電気的ストレスを与えることで、当該電極間の抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の抵抗状態を情報の記憶に用いる可変抵抗素子と、一組の入力端子対と一の制御端子を備えたセルトランジスタとを備え、前記セルトランジスタの前記入力端子対の一方端を、前記可変抵抗素子の前記第1電極と接続した複数のメモリセルを、行及び列方向に夫々マトリクス状に配列したメモリセルアレイを有する半導体記憶装置であって、同一行に配列された前記メモリセルの前記制御端子同士を接続する、行方向に延伸するワード線、同一列に配列された前記メモリセルの前記可変抵抗素子の前記第2電極同士を接続する、列方向に延伸するビット線、前記メモリセルの前記セルトランジスタの前記入力端子対の他方端同士を接続する、少なくとも行または列の何れかの方向に延伸するコモン線、前記可変抵抗素子に記憶された情報の書き換えにおいて、書き換え対象として選択された前記メモリセルに接続する前記ワード線に電圧を印加するワード線電圧印加回路、前記選択されたメモリセルに接続する前記ビット線に前記書き換えのための電圧を印加するビット線電圧印加回路、及び、前記選択されたメモリセルの前記可変抵抗素子を高抵抗状態から低抵抗状態に書き換えるための電圧を、前記選択されたメモリセルに接続するビット線に印加した結果、前記選択されたメモリセルの前記可変抵抗素子の前記第1電極と前記ビット線間の寄生容量に蓄積される電荷の少なくとも一部を放電する放電回路を備えることを特徴とする半導体記憶装置。前記放電回路は、前記ビット線毎に設けられた並列抵抗回路からなり、前記並列抵抗回路の夫々は、その一方端が前記ビット線と接続し、他方端が固定電位または当該ビット線が接続する前記メモリセルが接続する前記コモン線と接続していることを特徴とする請求項1に記載の半導体記憶装置。前記並列抵抗回路が、制御トランジスタを備えてなり、前記制御トランジスタの入出力端子の一方端が前記ビット線と接続し、前記制御トランジスタの入出力端子の他方端が前記固定電位または前記コモン線と接続し、前記選択されたメモリセルの前記可変抵抗素子を高抵抗状態から低抵抗状態に書き換えるための電圧を印加する期間のうち少なくとも一部の低抵抗化が開始された後の期間、前記選択されたメモリセルが接続する前記ビット線と接続する前記制御トランジスタをオン状態とすることを特徴とする請求項2に記載の半導体記憶装置。前記放電回路は、前記制御トランジスタの一方端と前記ビット線の間、又は、前記制御トランジスタの他方端と前記固定電位または前記コモン線との間に挿入され、前記並列抵抗回路と直列に接続される第2の並列抵抗回路を備えることを特徴とする請求項3に記載の半導体記憶装置。前記第2の並列抵抗回路が、トランジスタを含むことを特徴とする請求項4に記載の半導体記憶装置。前記可変抵抗素子は、フォーミング処理を施すことにより、前記第1および第2電極間の抵抗状態が前記フォーミング処理前の初期高抵抗状態から可変抵抗状態に変化し、前記可変抵抗状態において、前記第1電極と前記第2電極の間に電気的ストレスを与えることで、当該電極間の抵抗状態が二以上の異なる状態間で遷移するものであり、前記放電回路は、前記フォーミング処理対象の前記メモリセルの前記可変抵抗素子を前記初期高抵抗状態から前記可変抵抗状態に変化させるためのフォーミング電圧を印加した結果、当該対象メモリセルに接続する前記ビット線と、当該対象メモリセルの前記可変抵抗素子の前記第1電極との間の寄生容量に蓄積される電荷を放電することを特徴とする請求項1~5の何れか一項に記載の半導体記憶装置。第1電極、第2電極、及び、前記第1電極と前記第2電極の間に挟持された可変抵抗体を備え、前記第1電極と前記第2電極の間に電気的ストレスを与えることで、当該電極間の抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の抵抗状態を情報の記憶に用いる可変抵抗素子と、一組の入力端子対と一の制御端子を備えたセルトランジスタとを備え、前記セルトランジスタの前記入力端子対の一方端を、前記可変抵抗素子の前記第1電極と接続したメモリセルの書き換えを行う方法であって、前記メモリセルの前記可変抵抗素子を高抵抗状態から低抵抗状態に遷移させる書き換えを行う場合、前記メモリセルの前記可変抵抗素子に前記書き換えに必要な電圧が印加されるように、前記第2電極、及び、前記セルトランジスタの前記入力端子対の他方端に所定の電圧を印加するとともに、前記メモリセルに対して並列の関係となる放電回路を前記第2電極に接続して、前記メモリセルの前記可変抵抗素子の前記第1電極と前記第2電極間の寄生容量に蓄積される電荷の少なくとも一部を放電することを特徴とするメモリセルの書き換え方法。抵抗変化メモリのような二端子型可変抵抗素子の信頼性を向上させるためには、駆動電流を小さくし、可変抵抗素子が受ける負荷を軽減することが重要である。近年、一のトランジスタと一の可変抵抗素子を用いた1T1R型のメモリセルが盛んに検討されている。1T1R型メモリセルでは、可変抵抗素子を高抵抗状態から低抵抗状態に遷移させるセット動作において、トランジスタによる電流制限を行うことで、素子の低抵抗化に伴いメモリセルに流れる電流の増加を抑制する。一方、低抵抗状態から高抵抗状態へ遷移させるリセット動作では、電流制限を行わないため、直前の低抵抗状態の抵抗値に依存した電流が流れる。従って、セット動作時において、低抵抗状態の抵抗値が低くなりすぎると、リセット動作時に大きな電流が流れ、可変抵抗素子が大きな負荷を受けることになる。尚、以降の説明では、セット動作時において、低抵抗状態の抵抗値が低くなりすぎることをオーバーセットと、リセット動作において、高抵抗状態の抵抗値が高くなりすぎることをオーバーリセットと、夫々称する。上記の従来技術における問題点を鑑み、本発明は、可変抵抗素子のオーバーセットを防ぎ、以てリセット動作時の電流が低減され、可変抵抗素子が受ける負荷が軽減された信頼性の高い半導体記憶装置を提供することをその目的とする。加えて、本発明は、メモリセルの書き換えにおいて、リセット動作時の電流が低減され、可変抵抗素子が受ける負荷が軽減される書き換え方法を提供することをその目的とする。上記目的を達成するための本発明に係る半導体記憶装置は、第1電極、第2電極、及び、前記第1電極と前記第2電極の間に挟持された可変抵抗体を備え、前記第1電極と前記第2電極の間に電気的ストレスを与えることで、当該電極間の抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の抵抗状態を情報の記憶に用いる可変抵抗素子と、一組の入力端子対と一の制御端子を備えたセルトランジスタとを備え、前記セルトランジスタの前記入力端子対の一方端を、前記可変抵抗素子の前記第1電極と接続した複数のメモリセルを、行及び列方向に夫々マトリクス状に配列したメモリセルアレイを有する半導体記憶装置であって、同一行に配列された前記メモリセルの前記制御端子同士を接続する、行方向に延伸するワード線、同一列に配列された前記メモリセルの前記可変抵抗素子の前記第2電極同士を接続する、列方向に延伸するビット線、前記メモリセルの前記セルトランジスタの前記入力端子対の他方端同士を接続する、少なくとも行または列の何れかの方向に延伸するコモン線、前記可変抵抗素子に記憶された情報の書き換えにおいて、書き換え対象として選択された前記メモリセルに接続する前記ワード線に電圧を印加するワード線電圧印加回路、前記選択されたメモリセルに接続する前記ビット線に前記書き換えのための電圧を印加するビット線電圧印加回路、及び、前記選択されたメモリセルの前記可変抵抗素子を高抵抗状態から低抵抗状態に書き換えるための電圧を、前記選択されたメモリセルに接続するビット線に印加した結果、前記選択されたメモリセルの前記可変抵抗素子の前記第1電極と前記ビット線間の寄生容量に蓄積される電荷の少なくとも一部を放電する放電回路を備えることを特徴とする。更に、本発明に係る半導体記憶装置は、上記特徴に加えて、前記放電回路は、前記ビット線毎に設けられた並列抵抗回路からなり、前記並列抵抗回路の夫々は、その一方端が前記ビット線と接続し、他方端が固定電位または当該ビット線が接続する前記メモリセルが接続する前記コモン線と接続していることが好ましい。更に、本発明に係る半導体記憶装置は、上記特徴に加えて、前記並列抵抗回路が、制御トランジスタを備えてなり、前記制御トランジスタの入出力端子の一方端が前記ビット線と接続し、前記制御トランジスタの入出力端子の他方端が前記固定電位または前記コモン線と接続し、前記選択されたメモリセルの前記可変抵抗素子を高抵抗状態から低抵抗状態に書き換えるための電圧を印加する期間のうち少なくとも一部の低抵抗化が開始された後の期間、前記選択されたメモリセルが接続する前記ビット線と接続する前記制御トランジスタをオン状態とすることが好ましい。更に、本発明に係る半導体記憶装置は、上記特徴に加えて、前記制御トランジスタの一方端と前記ビット線の間、又は、前記制御トランジスタの他方端と前記固定電位または前記コモン線との間に挿入され、前記並列抵抗回路と直列に接続される第2の並列抵抗回路を備えることが好ましい。更に、本発明に係る半導体記憶装置は、上記特徴に加えて、前記第2の並列抵抗回路が、トランジスタを含むことが好ましい。更に、本発明に係る半導体記憶装置は、上記特徴に加えて、前記可変抵抗素子は、フォーミング処理を施すことにより、前記第1および第2電極間の抵抗状態が前記フォーミング処理前の初期高抵抗状態から可変抵抗状態に変化し、前記可変抵抗状態において、前記第1電極と前記第2電極の間に電気的ストレスを与えることで、当該電極間の抵抗状態が二以上の異なる状態間で遷移するものであり、前記放電回路は、前記フォーミング処理対象の前記メモリセルの前記可変抵抗素子を前記初期高抵抗状態から前記可変抵抗状態に変化させるためのフォーミング電圧を印加した結果、当該対象メモリセルに接続する前記ビット線と、当該対象メモリセルの前記可変抵抗素子の前記第1電極との間の寄生容量に蓄積される電荷を放電することが好ましい。上記目的を達成するための本発明に係るメモリセルの書き換え方法は、第1電極、第2電極、及び、前記第1電極と前記第2電極の間に挟持された可変抵抗体を備え、前記第1電極と前記第2電極の間に電気的ストレスを与えることで、当該電極間の抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の抵抗状態を情報の記憶に用いる可変抵抗素子と、一組の入力端子対と一の制御端子を備えたセルトランジスタとを備え、前記セルトランジスタの前記入力端子対の一方端を、前記可変抵抗素子の前記第1電極と接続したメモリセルの書き換えを行う方法であって、前記メモリセルの前記可変抵抗素子を高抵抗状態から低抵抗状態に遷移させる書き換えを行う場合、前記メモリセルの前記可変抵抗素子に前記書き換えに必要な電圧が印加されるように、前記第2電極、及び、前記セルトランジスタの前記入力端子対の他方端に所定の電圧を印加するとともに、前記メモリセルに対して並列の関係となる放電回路を前記第2電極に接続して、前記メモリセルの前記可変抵抗素子の前記第1電極と前記第2電極間の寄生容量に蓄積される電荷の少なくとも一部を放電することを特徴とする。本発明では、セット動作における、可変抵抗素子の寄生容量により生ずる自己放電電流に着目し、ビット線メモリセルの可変抵抗素子側の端子とコモン線メモリセルのセルトランジスタ側の端子の間に、メモリセルに対して並列な関係となるように放電回路を接続し、当該放電回路を介して寄生容量に蓄積された電荷を放電させる構成とした。尚、ここで、放電回路が、メモリセルに対して並列な関係にあるとは、メモリセルと並列に放電回路が接続され、当該放電回路の両端に夫々メモリセルの両端と同じ電圧が印加される場合のほか、放電回路の一方端がメモリセルの一方端と接続されてはいるが、放電回路の他方端はメモリセルの他方端と接続されていない場合であっても、当該他方端同士のインピーダンスが低く、且つ、メモリセルの当該他方端に印加される電圧と同電圧を放電回路の当該他方端に印加する場合を含む。従って、例えば放電回路の一方端がメモリセルの可変抵抗素子側に接続され、他方端がメモリセルに接続されていない場合であっても、メモリセルのセルトランジスタ側が接地固定電位に接続される場合には、接地端子同士の接続は低インピーダンスとみなせるため、放電回路の他方端が同様に接地されことで、メモリセルと放電回路は並列の関係となる。このようにすることで、可変抵抗素子の寄生容量により蓄積された電荷の放電経路が、ビット線、コモン線、及び、放電回路を介して形成されるため、セット動作において可変抵抗素子に流れる電流のうち、当該自己放電による寄与を低減することができる。これにより、セット動作時におけるオーバーセットを防ぐことができるため、リセット動作時の電流を低減することができる。その結果、可変抵抗素子が受ける負荷が軽減され信頼性の向上につながる。従って、本発明に依れば、可変抵抗素子が受ける負荷が軽減された信頼性の高い半導体記憶装置、及び、可変抵抗素子が受ける負荷が軽減されるメモリセルの書き換え方法を実現することができる。第1実施形態本発明の一実施形態に係る半導体記憶装置以降、適宜本発明装置1と称すの回路構成図を図1に示す。尚、図1では、特にメモリセルアレイ周辺の回路構成について詳述することとし、記憶装置全体としての回路構成については図3において後述する。尚、以降に示す図面では、説明の都合上、要部を強調して示すこととし、素子各部の寸法比と実際の寸法比とは必ずしも一致しない場合がある。図1に示すように、可変抵抗素子105の一方端とセルトランジスタ106のドレイン入出力端子対の一方端を接続し、メモリセル107が構成されている。そして、複数のメモリセル107を行及び列方向に夫々マトリクス状に配列して、メモリセルアレイ108が構成されている。同一行に配列された各メモリセル107のセルトランジスタ106のゲート制御端子が、行方向に延伸するワード線WL1~WLnに接続されておりnは自然数、同一列に配列された各メモリセル107の可変抵抗素子の他方端が、列方向に延伸するビット線BL1~BLmに接続されているmは自然数。また、同一行に配列された各メモリセル107のセルトランジスタ106のソース入出力端子対の他方端が、行方向に延伸するコモン線CL1~CLnに接続されている。各ワード線WL1~WLnは、夫々、ワード線電圧印加回路109に接続され、各ビット線BL1~BLmは、夫々、ビット線電圧印加回路110に接続され、各ソース線CL1~CLnは、夫々、コモン線電圧印加回路111に接続されている。これらの電圧印加回路109、110、111は、夫々、後述する制御回路からの指示に基づき、動作対象のメモリセルを選択し、選択されたメモリセル107に接続するワード線、ビット線、及び、コモン線の夫々に、当該メモリセルの動作に必要な電圧を各別に印加する。更に、放電回路120内において、並列抵抗回路121としてのトランジスタを、ビット線毎に備えてなり、当該トランジスタのドレインがビット線に、ソースが固定電位ここでは、0Vに接続されている。選択コモン線に0Vを印加するとき、選択ビット線と接続する当該トランジスタのソースの電位と選択ソース線の電位が同電位であることにより、選択されたメモリセルと当該トランジスタとは、選択ビット線と選択コモン線の間で並列な関係となる。このとき、選択ビット線と接続する当該トランジスタをオン状態とすることで、当該トランジスタを抵抗素子として使用できる。この結果、選択されたメモリセル107に書き換え電圧セット電圧を印加するとき、選択ビット線から並列抵抗回路121を経由して選択コモン線へ至る、選択されたメモリセル107の可変抵抗素子の寄生容量に蓄積された電荷の放電経路が形成される。尚、並列抵抗回路121のトランジスタのオン抵抗は、好ましくは、100kΩ~300kΩ程度である。抵抗値が100kΩ未満の場合、並列抵抗回路121に大きな電流が流れ、メモリセルに印加されるべきセット電圧が所望の値まで上がりきらない虞がある。一方、抵抗値を300kΩより大きくした場合、放電電流の低減量が減ってしまい、オーバーセットの低減効果が不十分となる。また、並列抵抗回路121のトランジスタの所望のオン抵抗は、トランジスタのチャネル長を調整することにより実現することができる。更に、ゲート電圧を調整することにより、より細かな調整が可能である。本発明装置1において用いることのできる可変抵抗素子の素子構造を、一例として、図2に模式的に示す。図2に示す可変抵抗素子105aは、下部電極第1電極101上に、金属酸化物を用いた可変抵抗体102、及び、上部電極第2電極103を順に形成した構造であり、下部電極101を下部に形成されるセルトランジスタ106のドレインと接続することで、図1のメモリセル107が形成される。尚、可変抵抗体102の材料としては、本実施形態では、バンドギャップの大きな絶縁体である酸化ハフニウムHfOXを選んで用いる。しかしながら、本発明はこの構成に限定されるものではない。可変抵抗体として酸化ジルコニウムZrOX、酸化チタンTiOX、酸化タンタルTaOX、酸化バナジウムVOX、酸化ニオブNbOX、酸化タングステンWOX、或いは、チタン酸ストロンチウムSrTiOX等を用いてもよい。尚、これらの遷移金属酸化物を可変抵抗体102の材料として用いる場合、可変抵抗素子の製造直後の初期抵抗は非常に高く、電気的ストレスによって高抵抗状態と低抵抗状態を切り替え可能な状態にするためには、使用前に、通常の書き換え動作に用いる電圧パルスより電圧振幅が大きく、かつパルス幅が長い電圧パルスを製造直後の初期状態の可変抵抗素子に印加し、抵抗スイッチングがおきる電流パスを形成する、所謂フォーミング処理を行っておく必要がある。このフォーミング処理によって形成される電流パスフィラメントパスと呼ばれるがその後の素子の電気特性を決定することが知られている。図3に本発明装置1の概略の構成例を示す回路ブロック図を示す。図3に示すように、本発明装置1は、メモリセルアレイ108、ワード線電圧印加回路109、ビット線電圧印加回路110、コモン線電圧印加回路111、電圧発生回路112、制御回路113、及び、放電回路120を備えて構成される。うちメモリセルアレイ108および放電回路120の構成については、既に図1を参照して説明した通りである。制御回路113は、メモリセルアレイ108の書き換えセット及びリセット、読み出し、フォーミングの各メモリ動作の制御を行う。具体的には、制御回路113はアドレス線から入力されたアドレス信号、データ線から入力されたデータ入力、制御信号線から入力された制御入力信号に基づいて、ワード線電圧印加回路109、ビット線電圧印加回路110、及び、コモン線電圧印加回路111を制御して、メモリセルの各メモリ動作を制御する。尚、図3に示す例では、制御回路113は、一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。電圧発生回路112は、書き換えセット及びリセット、読み出し、フォーミングの各メモリ動作において、動作対象のメモリセルを選択するために必要な選択ワード線電圧及び非選択ワード線電圧を発生してワード線電圧印加回路109に供給し、選択ビット線電圧及び非選択ビット線電圧を発生してビット線電圧印加回路110に供給する。また、動作対象のメモリセルを選択するために必要な選択コモン線電圧及び非選択コモン線電圧を発生してコモン線電圧印加回路111に供給する。ワード線電圧印加回路109は、書き換えセット及びリセット、読み出し、フォーミングの各メモリ動作において、動作対象のメモリセルがアドレス線に入力され指定されると、制御回路113からの指示に基づき、当該アドレス線に入力されたアドレス信号に対応するワード線を選択し、選択されたワード線と非選択のワード線に、夫々選択ワード線電圧と非選択ワード線電圧を各別に印加する。ビット線電圧印加回路110、コモン線電圧印加回路111についても略同様である。これにより、当該各メモリ動作に対し、動作対象のメモリセル107が接続された選択ワード線、選択ビット線、及び、選択コモン線にのみ所望の電圧を印加することができる。尚、制御回路113、電圧発生回路112、ワード線電圧印加回路109、ビット線電圧印加回路110、及び、コモン線電圧印加回路111の詳細な回路構成、デバイス構造、並びに、製造方法については、公知の回路構成を用いて実現可能であり、公知の半導体製造技術を用いて作製可能であるので説明を割愛する。メモリセルアレイ108のデバイス構造ならびに製造方法についても、公知の回路構成を用いて実現可能であり、公知の半導体製造技術を用いて作製可能であるので説明を割愛する。以下に、本発明装置1のメモリ動作方法について詳述する。1.フォーミング動作本実施形態において、可変抵抗体102の材料として用いられる金属酸化物は、製造後の初期状態において絶縁体であり、可変抵抗素子105の抵抗状態は製造後の初期状態において初期高抵抗状態にある。当該可変抵抗素子を二以上の抵抗状態の何れかを不揮発的に保持するメモリとして使用するためには、前述したフォーミング処理と呼ばれる電圧印加処理を行って、可変抵抗素子を低抵抗化し、可変抵抗素子を初期高抵抗状態から抵抗状態の遷移が可能な可変抵抗状態に遷移させる必要がある。この場合、ワード線電圧印加回路109により、フォーミング対象のメモリセルと接続する選択ワード線に対して選択電圧Vselect1例えば、1.4Vを印加し、ビット線電圧印加回路110により、フォーミング対象のメモリセルと接続する選択ビット線にフォーミングに必要な電圧Vform例えば、5Vを印加し、コモン線電圧印加回路111により、フォーミング対象のメモリセルと接続する選択コモン線を0Vとする。このとき、フォーミング対象のメモリセルと接続する選択ビット線と、ドレインが接続する並列抵抗回路121内のトランジスタは、本実施形態ではオフ状態にする。更に、このとき、可変抵抗素子105の低抵抗化に伴い、大電流が流れ、素子が破壊されるのを防ぐため、セルトランジスタのゲートに印加される選択電圧Vselect1を調節し、可変抵抗素子に所定の制限電流値以上の電流が流れないようにしている。2.セット動作通常の書き換え動作において、可変抵抗素子105の抵抗状態を高抵抗状態から低抵抗状態にするセット動作では、ワード線電圧印加回路109により、選択ワード線に選択電圧Vselect2例えば、1.8Vを印加し、ビット線電圧印加回路110により、選択ビット線にセット動作に必要な電圧Vset例えば、5V、50nsecを印加し、コモン線電圧印加回路111により選択コモン線を0Vとする。このセット動作により、選択メモリセルの可変抵抗素子を高抵抗状態から低抵抗状態にできる。このとき、少なくとも可変抵抗素子105の低抵抗化が開始された後の期間、選択ビット線と接続する並列抵抗回路121内のトランジスタをオン状態にする。尚、このとき、可変抵抗素子105の低抵抗化に伴い、大電流が流れ、素子が破壊されるのを防ぐため、セルトランジスタのゲートに印加される選択電圧Vselect2を調節し、可変抵抗素子に所定の制限電流値以上の電流が流れないようにしている。3.リセット動作通常の書き換え動作において、可変抵抗素子105の抵抗状態を低抵抗状態から高抵抗状態にするリセット動作では、ワード線電圧印加回路109により、選択ワード線に選択電圧Vselect3例えば、9Vを印加し、選択コモン線に対する選択ビット線の電圧がリセット動作に必要な電圧-Vresetとなるように、コモン線電圧印加回路111により、選択コモン線に電源電圧Vdd例えば、1.6Vを印加し、ビット線電圧印加回路110により、選択ビット線にVbit例えば、0V、50nsecの電圧パルスを印加する。このとき、選択コモン線に接続された並列抵抗回路121内のトランジスタは、オフ状態にする。このリセット動作により、選択メモリセルの可変抵抗素子を低抵抗状態から高抵抗状態にできる。4.読み出し動作可変抵抗素子105の抵抗状態を検出するための読み出し動作では、ワード線電圧印加回路109により、選択ワード線に選択電圧Vselect4例えば、1.6Vを印加し、ビット線電圧印加回路110により、選択ビット線に読み出し動作に必要な電圧Vread例えば、0.3Vを印加し、コモン線電圧印加回路111により選択コモン線を0Vとする。このとき、選択コモン線に接続された並列抵抗回路121内のトランジスタは、オフ状態にする。そして、選択コモン線に接続されたセンス回路図示せずにより、選択メモリセルに流れる電流量を検知する。この読み出し動作により、選択メモリセルの可変抵抗素子の抵抗状態を検出できる。以下に、本発明装置1における放電回路120並列抵抗回路121の作用効果について、図4及び図5を参照して説明する。図4a、bは、セット動作における、従来構成のメモリセルアレイにおける選択メモリセルの状態を示す模式図、図5a、bは、セット動作における、本発明装置1の選択メモリセルの状態を示す模式図であり、可変抵抗素子の寄生容量Cが抵抗成分と並列に図示されている。図4aは、並列抵抗回路121が無い場合のセット動作における選択メモリセルの概略図であり、選択ワード線にはVselect2が、選択ビット線にはVsetが印加されているが、可変抵抗素子105は高抵抗状態R_highであり、低抵抗状態に遷移する前の状態である。セルトランジスタ106のドレインと可変抵抗素子105の第1電極との接続ノードAの電位は、セルトランジスタのオン抵抗に対して可変抵抗素子の高抵抗状態の抵抗値が十分高いため、0Vとみなせる。即ち、可変抵抗素子105とセルトランジスタ106の直列回路に印加される電圧Vsetのうち、殆ど全ての電圧が可変抵抗素子に分圧されているとみなせる。このとき、可変抵抗素子105の寄生容量Cには電荷量Q1=CVsetが充電される。図4bは、並列抵抗回路121が無い場合のセット動作における選択メモリセルの概略図であり、選択ワード線にはVselect2が、選択ビット線にはVsetが印加されているが、可変抵抗素子105は高抵抗状態から低抵抗状態R_lowへ遷移している。可変抵抗素子が高抵抗状態から低抵抗状態へ遷移すると、可変抵抗素子の低抵抗状態の抵抗値と、セルトランジスタのオン抵抗によりビット線電圧Vsetが分配され、ノードAの電位はΔVとなり、可変抵抗素子にかかる電圧は、Vset-ΔVとなる。その結果、可変抵抗素子105の寄生容量Cにより、ΔQ=CΔVに相当する電荷量が放電され、可変抵抗素子105の導電パスに、セット電流の一部として流れ込む。この自己放電による電流I2は、セット動作における低抵抗状態の抵抗値をさらに押し下げるオーバーセットの要因となる。つまり、並列抵抗回路121の存在しない系においては、セット動作時に可変抵抗素子105の寄生容量に起因する電荷量Q1が放電され、セット電流の一部として、可変抵抗素子の導電パスへ流れることになる。そして、この自己放電による電流は、オーバーセットの要因となる。これに対し、図5aは、並列抵抗回路121が有る場合のセット動作における選択メモリセルの概略図であり、選択ワード線にはVselect2が、選択ビット線にはVsetが印加されているが、可変抵抗素子105は高抵抗状態R_highであり、低抵抗状態に遷移する前の状態である。図4aと同様、セルトランジスタ106のドレインと可変抵抗素子105の第1電極との接続ノードAの電位は、セルトランジスタのオン抵抗に対して可変抵抗素子の高抵抗状態の抵抗値が十分高いため、0Vとみなせる。即ち、可変抵抗素子105とセルトランジスタ106の直列回路に印加される電圧Vsetのうち、殆ど全ての電圧が可変抵抗素子に分圧されているとみなせる。このとき、可変抵抗素子の寄生容量Cには電荷量Q1=CVsetが充電される。図5bは、並列抵抗回路121が無い場合のセット動作における選択メモリセルの概略図であり、選択ワード線にはVselect2が、選択ビット線にはVsetが印加されているが、可変抵抗素子は高抵抗状態から低抵抗状態R_lowへ遷移している。図4bと同様、可変抵抗素子が高抵抗状態から低抵抗状態へ遷移すると、可変抵抗素子の低抵抗状態の抵抗値と、セルトランジスタのオン抵抗によりビット線電圧Vsetが分配され、ノードAの電位はΔVとなり、可変抵抗素子にかかる電圧は、Vset-ΔVとなる。その結果、可変抵抗素子の寄生容量Cにより、ΔQ=CΔVに相当する電荷量が自己放電電流I2として流れ出す。しかしながら、並列抵抗回路121がビット線BLとコモン線CLの間に挿入されていることにより、当該自己放電電流の少なくとも一部は、並列抵抗回路121を介して、ビット線からコモン線へ流れ込む。可変抵抗素子105を介さない放電パスが存在することにより、並列抵抗回路121に電流Ir2が流れ、可変抵抗素子に流れる自己放電電流は、I2-Ir2となって低減される。この並列抵抗回路121に流れる電流Ir2により可変抵抗素子のオーバーセットが低減される。つまり、並列抵抗回路121をメモリセルに対して並列な関係となるように接続した系においては、セット動作時に可変抵抗素子の寄生容量に起因する電荷量Q1が放電されるが、その自己放電電流の少なくとも一部が並列抵抗回路121を介して流れる。即ち、本実施形態では、自己放電時において、可変抵抗素子105を介さない放電パスを形成し、当該自己放電電流の少なくとも一部を並列抵抗回路121を介して逃がすようにすることで、セット電流の一部として可変抵抗素子の導電パスに流れる放電電流を低減できる。この結果、オーバーセットを低減することができる。オーバーセットを低減し、低抵抗状態の抵抗値が低くなりすぎないようにすることで、リセット電流が低減され、過剰なエネルギーがストレスとなって可変抵抗素子に加わることを防げる。この結果、素子の寿命を延ばし、書き換え回数などの信頼性を向上させることにつながる。尚、上記では可変抵抗素子105の寄生容量に起因して放電される電荷量Q1に基づいて説明したが、実際には、可変抵抗素子105自身の寄生容量のほか、可変抵抗素子105の第1電極101からセルトランジスタ106のドレイン電極に至る配線、及び、ビット線にも寄生容量が存在し、当該配線による寄生容量も、可変抵抗素子の寄生容量と同様にセット時におけるオーバーセットの要因となる。本発明では、これら配線による寄生容量についても、各寄生容量に蓄積された電荷を可変抵抗素子105を介さない放電パスを形成して逃がすことで、セット電流の一部として可変抵抗素子の導電パスに流れる放電電流を低減できる。その結果、オーバーセットを低減することができる。図6及び図7は、複数のメモリセル107に対し、可変抵抗素子105のエンデュランス測定を行った結果であり、セット時において、コモン線を0Vとし、ビット線に5V、50nsecのセットパルスを、リセット時において、コモン線を1.6Vとし、ビット線に0V、50nsecのリセットパルスを印加して、セット動作とリセット動作を交互に複数回行った後の高抵抗状態と低抵抗状態の抵抗値の累積頻度分布図を表している。図6は並列抵抗回路121がない場合、図7は並列抵抗回路121がある場合の結果である。図7において、並列抵抗回路121の抵抗値は300kΩである。また、測定素子数は夫々256素子である。並列抵抗回路121がない場合の2回目のセット動作後の低抵抗状態の抵抗値図6の○印と、並列抵抗回路121がある場合の2回目のセット動作後の低抵抗状態の抵抗値図7の□印の抵抗値を、累積確率が50の値中央値で比較すると、並列抵抗回路がある方が、数kΩ高いことが分かる。これは、並列抵抗回路により自己放電電流が低減され、オーバーセットが低減された効果と考えられる。一方、リセット後の高抵抗状態の抵抗値の累積頻度分布は、並列抵抗回路121がない場合図6の○印、105~108Ω付近まで抵抗値が分布しているのに対して、並列抵抗回路121がある場合図7の□印は、3×106Ωを超える素子はなかった。これは、低抵抗状態の抵抗値が比較的高いと、リセット動作時に流れる電流が少なくなり、オーバーリセットが低減されたためと考えられる。15000回のリセット動作後の高抵抗状態の抵抗値の累積頻度分布において、105Ω以下の抵抗値を不良と見なすとすると、並列抵抗回路121がない場合図6の△印の不良が、25程度であるのに対して、並列抵抗回路121がある場合図7の◇印の不良は、約15に減少している。これは、自己放電電流が可変抵抗素子に流れ込まないことにより、リセット動作時のストレスが低減された効果と考えられる。図8は、図6及び図7に示す実験を行った素子において、書き換え回数と不良素子数の変化を表したグラフであり、並列抵抗回路の有無により、1000回の書き換え動作後、以降の不良素子数に明確な差が生じることが分かる。以上の結果から、本発明装置1が、可変抵抗素子の信頼性向上に有効であることが分かる。以下に、本発明の別実施形態について説明する。1上記実施形態では、並列抵抗回路121が一のトランジスタからなる場合を例として、詳細に説明したが、本発明はこれに限られるものではない。更に別のトランジスタあるいは抵抗素子を直列に接続して並列抵抗回路を構成しても構わない。図9の回路構成図に示す本発明に係る半導体記憶装置2は、並列抵抗回路121トランジスタと固定電位との間に、第2の並列抵抗回路122としてトランジスタを挿入した構成である。図10の回路構成図に示す本発明に係る半導体記憶装置3は、並列抵抗回路121トランジスタと固定電位との間に、第2の並列抵抗回路123として固定抵抗素子を挿入した構成である。2また、上記実施形態では、メモリセルアレイ108が、コモン線が行方向に、ビット線と垂直方向に延伸する場合を例として説明したが、本発明はこれに限られるものではなく、例えばビット線とコモン線が平行に延伸していても構わない。図11の回路構成図に示す本発明に係る半導体記憶装置4は、ビット線とコモン線がともに列方向に延伸して構成され、同じメモリセル107に接続するビット線とコモン線同士が、夫々、抵抗素子からなる並列抵抗回路121を介して接続されている。図12の回路構成図に示す本発明に係る半導体記憶装置5は、ビット線とコモン線がともに列方向に延伸して構成され、ビット線の夫々は、抵抗素子からなる並列抵抗回路121を介して固定電位に接続されている。勿論、上記半導体記憶装置4、5において、並列抵抗回路121としてトランジスタを用いても構わない。また、メモリセルアレイ108内の全てのメモリセル107に対して、セルトランジスタ106のソースを共通のコモン線または固定電位に接続する構成としてもよい。その場合、コモン線は行方向と列方向の両方に延伸しているといえる。3上記実施形態では、セット動作において、可変抵抗素子の寄生容量に蓄積された電荷を並列抵抗回路121を介して放電させ、以てオーバーセットを低減させる方法について説明した。一方、フォーミング動作においても、当該フォーミング動作は電圧パルスの印加により可変抵抗素子の抵抗状態を初期の高抵抗状態から可変抵抗状態へ低抵抗化させるものであるため、同様の効果を期待できる。即ち、フォーミング処理後の抵抗値が低抵抗化しすぎること以降、適宜オーバーフォーミングと称すを防ぐことができる。図13を参照し、フォーミング処理時における並列抵抗回路121の利用について説明する。まず、図13aに示すように、選択ビット線BLと選択コモン線CLの間に、並列抵抗回路121を並列の関係となるように接続する。並列抵抗回路121は、トランジスタで構成することが好ましい。選択ワード線にVselect1を、選択ビット線にはVformを、コモン線に0Vを印加して、フォーミングを開始する。このとき、並列抵抗回路121のトランジスタはオフ状態としておく。そして、フォーミングが完了する前に、トランジスタをオン状態とし、放電経路を形成する。このとき、可変抵抗素子107は初期の高抵抗状態にあり、絶縁状態にあるため、可変抵抗素子とセルトランジスタの直列回路に印加される電圧Vformのうち、可変抵抗素子107に殆ど全ての電圧が分圧される。このため、可変抵抗素子の寄生容量Cには電荷量Q3=CVformが充電される。フォーミングが完了し、可変抵抗素子が可変抵抗状態へ遷移し、低抵抗化すると、図13bに示されるように、可変抵抗素子の可変抵抗状態の抵抗値と、セルトランジスタのオン抵抗によりフォーミング電圧Vformが分配され、セルトランジスタに印加される電圧がΔV’、可変抵抗素子に印加される電圧がVform-ΔV’となる。その結果、可変抵抗素子の寄生容量Cにより、ΔQ’=CΔV’に相当する電荷量が自己放電電流I4として流れ出す。この自己放電による電流I4が可変抵抗素子内を経由して流れることで、フォーミング後の可変抵抗状態の抵抗値をさらに押し下げるオーバーフォーミングの要因となる。しかしながら、並列抵抗回路121がビット線BLとコモン線CLの間に挿入されていることにより、当該自己放電電流の少なくとも一部は、並列抵抗回路121を介して、ビット線からコモン線へ流れ込む。可変抵抗素子を介さない放電パスが存在することにより、並列抵抗素子に電流Ir4が流れ、可変抵抗素子に流れる自己放電電流は、I4-Ir4となって低減される。この並列抵抗回路121に流れる電流Ir4により可変抵抗素子のオーバーフォーミングを低減することができる。4上記実施形態では、可変抵抗素子105の構成として、図2に示される素子構造のものを例示したが、本発明は当該構造の素子に限られるものではない。