"少なくとも1本のビットラインと、少なくとも1本のワードラインとが交差する領域に配される少なくとも1つのメモリセルを含むメモリセルアレイと、前記少なくとも1つのメモリセルに保存されたデータを感知する感知部と、を含み、前記感知部は、可変的な電圧レベルを有する制御信号及び前記少なくとも1本のビットラインの電圧レベルを基にして、前記少なくとも1本のビットラインと感知ラインとの連結を制御する連結制御部と、前記感知ラインの電圧を基準電圧と比較し、前記少なくとも1つのメモリセルに保存されたデータを感知する感知増幅部と、を含む半導体装置。前記感知部は、プリチャージイネーブル信号を基にして、前記感知ラインを第1プリチャージ電圧にプリチャージさせるプリチャージ部をさらに含むことを特徴とする請求項1に記載の半導体装置。前記制御信号は、前記プリチャージイネーブル信号が活性化されるプリチャージ区間で、第1電圧レベルを有し、デベロップイネーブル信号が活性化されるデベロップ区間で、前記第1電圧レベルより低い第2電圧レベルを有することを特徴とする請求項2に記載の半導体装置。前記少なくとも1つのメモリセルは、マルチレベルのデータを保存するマルチレベルセルMLCであり、前記第2電圧レベルは、前記マルチレベルのデータのうち感知しようとするデータのレベルに対応するように変更可能であることを特徴とする請求項3に記載の半導体装置。前記少なくとも1つのメモリセルは、複数の抵抗レベルにそれぞれ対応するマルチレベルのデータを保存するマルチレベル抵抗メモリセルであり、前記第2電圧レベルは、前記マルチレベルのデータのうち感知しようとするデータの抵抗レベルに比例するように変更可能であることを特徴とする請求項3に記載の半導体装置。前記連結制御部は、前記少なくとも1本のビットラインと前記感知ラインとに連結され、前記制御信号を基にして、前記少なくとも1本のビットラインを一定電圧レベルにクランピングするクランピング部を含むことを特徴とする請求項3に記載の半導体装置。前記クランピング部は、前記制御信号によってオン/オフされ、前記少なくとも1本のビットラインと、前記感知ラインとを連結させるスイッチング素子を含むことを特徴とする請求項6に記載の半導体装置。前記連結制御部は、前記プリチャージ区間で、前記少なくとも1本のビットラインと、前記感知ラインとを連結させ、これによって、前記少なくとも1本のビットラインは、前記第1電圧レベルと、前記スイッチング素子のスレショルド電圧との差に対応する第2プリチャージ電圧にプリチャージされることを特徴とする請求項7に記載の半導体装置。前記連結制御部は、前記デベロップ区間で、前記少なくとも1本のビットラインの電圧レベルが、前記第2電圧レベルと、前記スイッチング素子のスレショルド電圧との差より小さければ、前記少なくとも1本のビットラインと、前記感知ラインとを連結させることを特徴とする請求項7に記載の半導体装置。前記少なくとも1本のビットラインと、前記感知ラインとが連結されれば、前記感知ラインの電圧レベルは、前記少なくとも1本のビットラインの電圧レベルに低下し、前記感知増幅部は、前記少なくとも1つのメモリセルをオンONセルとして感知することを特徴とする請求項9に記載の半導体装置。前記連結制御部は、前記デベロップ区間で、前記少なくとも1本のビットラインの電圧レベルが、前記第2電圧レベルと、前記スイッチング素子のスレショルド電圧との差より大きければ、前記少なくとも1本のビットラインと、前記感知ラインとを連結させないことを特徴とする請求項7に記載の半導体装置。前記少なくとも1本のビットラインと、前記感知ラインとが連結されなければ、前記感知ラインの電圧レベルは、前記第1プリチャージ電圧を維持し、前記感知増幅部は、前記少なくとも1つのメモリセルをオフOFFセルとして感知することを特徴とする請求項11に記載の半導体装置。前記連結制御部は、前記スイッチング素子の両端にそれぞれ連結され、ディスチャージイネーブル信号が活性化されるディスチャージ区間で、前記少なくとも1本のビットラインと前記感知ラインとの電圧を放電させる少なくとも2つの放電素子をさらに含むことを請求項7に記載の特徴とする半導体装置。前記連結制御部は、周辺温度変化による前記スイッチング素子のスレショルド電圧の変化量を補償するように、前記半導体装置の温度変化を感知する温度感知部と、感知された前記温度変化を基にして、前記制御信号の電圧レベルを調節し、電圧レベルが調節された前記制御信号を、前記スイッチング素子に提供する制御信号提供部と、をさらに含むことを特徴とする請求項7に記載の半導体装置。基準電流を提供する基準セルを具備せず、前記少なくとも1つのメモリセルに保存されたデータを感知することを特徴とする請求項1に記載の半導体装置。少なくとも1本のビットラインと、少なくとも1本のワードラインとが交差する領域に配される少なくとも1つのメモリセルを含む半導体装置で、前記少なくとも1つのメモリセルに保存されたデータを感知する方法であって、プリチャージイネーブル信号を基にして、前記少なくとも1本のビットラインをプリチャージさせる段階と、可変的な電圧レベルを有する制御信号及びプリチャージされた前記少なくとも1本のビットラインの電圧変化量を基にして、前記少なくとも1本のビットラインと感知ラインとの連結を制御する段階と、前記感知ラインの電圧を基準電圧と比較し、前記少なくとも1つのメモリセルに保存されたデータを感知する段階と、を含む半導体装置のデータ感知方法。前記制御信号は、前記プリチャージイネーブル信号が活性化されるプリチャージ区間で、第1電圧レベルを有し、デベロップイネーブル信号が活性化されるデベロップ区間で、前記第1電圧レベルより低い第2電圧レベルを有することを特徴とする請求項16に記載の半導体装置のデータ感知方法。前記少なくとも1つのメモリセルは、マルチレベルのデータを保存するマルチレベルセルであり、前記第2電圧レベルは、前記マルチレベルのデータのうち感知しようとするデータのレベルに対応するように変更可能であることを特徴とする請求項17に記載の半導体装置のデータ感知方法。前記少なくとも1本のビットラインをプリチャージ電圧にプリチャージさせる段階は、前記プリチャージイネーブル信号を基にして、前記感知ラインを第1プリチャージ電圧にプリチャージさせる段階と、前記感知ラインと、前記少なくとも1本のビットラインとを連結させ、前記少なくとも1本のビットラインを第2プリチャージ電圧にプリチャージさせる段階と、を含み、前記第2プリチャージ電圧は、前記第1電圧レベルと所定のスレショルド電圧との差に対応することを特徴とする請求項17に記載の半導体装置のデータ感知方法。前記少なくとも1本のビットラインと前記感知ラインとの連結を制御する段階は、前記デベロップ区間で、前記少なくとも1本のビットラインの電圧レベルが、前記第2電圧レベルと所定のスレショルド電圧との差より小さければ、前記少なくとも1本のビットラインと、前記感知ラインとを連結させることを特徴とする請求項17に記載の半導体装置のデータ感知方法。前記少なくとも1本のビットラインと、前記感知ラインとを連結すれば、前記感知ラインの電圧レベルは、前記少なくとも1本のビットラインの電圧レベルに低下し、前記少なくとも1つのメモリセルをオンセルとして感知することを特徴とする請求項20に記載の半導体装置のデータ感知方法。前記少なくとも1本のビットラインと前記感知ラインとの連結を制御する段階は、前記デベロップ区間で、前記少なくとも1本のビットラインの電圧レベルが、前記第2電圧レベルと所定のスレショルド電圧との差より大きければ、前記少なくとも1本のビットラインと、前記感知ラインとを連結させないことを特徴とする請求項17に記載の半導体装置のデータ感知方法。前記少なくとも1本のビットラインと、前記感知ラインとが連結されなければ、前記感知ラインの電圧レベルは、前記少なくとも1本のビットラインの電圧レベルに低下せず、前記少なくとも1つのメモリセルは、オフセルとして感知されることを特徴とする請求項22に記載の半導体装置のデータ感知方法。ディスチャージイネーブル信号が活性化されるディスチャージ区間で、前記少なくとも1本のビットラインと前記感知ラインとの電圧を放電させる段階をさらに含むことを特徴とする請求項16に記載の半導体装置のデータ感知方法。前記半導体装置の周辺温度変化を感知する段階と、感知された前記温度変化を基にして、前記制御信号の電圧レベルを調節し、電圧レベルが調節された前記制御信号を提供する段階と、をさらに含むことを特徴とする請求項16に記載の半導体装置のデータ感知方法。本発明が解決しようとする課題は、別途の基準セルを具備せずに、効率的にメモリセルに保存されたデータを感知することができる半導体装置及び該半導体装置のデータ感知方法を提供するところにある。前記課題を解決するための本発明の一実施形態による半導体装置は、少なくとも1本のビットラインと、少なくとも1本のワードラインとが交差する領域に配される少なくとも1つのメモリセルを含むメモリセルアレイ;前記少なくとも1つのメモリセルに保存されたデータを感知する感知部;を含み、前記感知部は、可変的な電圧レベルを有する制御信号及び前記少なくとも1本のビットラインの電圧レベルを基にして、前記少なくとも1本のビットラインと感知ラインとの連結を制御する連結制御部;前記感知ラインの電圧を基準電圧と比較し、前記少なくとも1つのメモリセルに保存されたデータを感知する感知増幅部;を含む。一部の実施形態において、前記感知部は、プリチャージイネーブル信号を基にして、前記感知ラインを第1プリチャージ電圧にプリチャージさせるプリチャージ部をさらに含む。一部の実施形態において、前記制御信号は、前記プリチャージイネーブル信号が活性化されるプリチャージ区間で第1電圧レベルを有し、デベロップイネーブル信号が活性化されるデベロップ区間で、前記第1電圧レベルより低い第2電圧レベルを有する。一部の実施形態において、前記少なくとも1つのメモリセルは、マルチレベルのデータを保存することができるマルチレベルセルであり、前記第2電圧レベルは、前記マルチレベルのデータのうち感知しようとするデータのレベルに対応するように変更可能である。一部の実施形態において、前記少なくとも1つのメモリセルは、複数の抵抗レベルにそれぞれ対応するマルチレベルのデータを保存することができるマルチレベル抵抗メモリセルであり、前記第2電圧レベルは、前記マルチレベルのデータのうち感知しようとするデータの抵抗レベルに比例するように変更可能である。一部の実施形態において、前記連結制御部は、前記少なくとも1本のビットラインと前記感知ラインとに連結され、前記制御信号を基にして、前記少なくとも1本のビットラインを一定電圧レベルにクランピングするクランピング部を含む。一部の実施形態において、前記クランピング部は、前記制御信号によってオン/オフされ、前記少なくとも1本のビットラインと、前記感知ラインとを連結させるスイッチング素子を含む。一部の実施形態において、前記連結制御部は、前記プリチャージ区間で、前記少なくとも1本のビットラインと、前記感知ラインとを連結させ、これによって、前記少なくとも1本のビットラインは、前記第1電圧レベルと、前記スイッチング素子のスレショルド電圧との差に対応する第2プリチャージ電圧にプリチャージされうる。一部の実施形態において、前記連結制御部は、前記デベロップ区間で、前記少なくとも1本のビットラインの電圧レベルが、前記第2電圧レベルと、前記スイッチング素子のスレショルド電圧との差より小さければ、前記少なくとも1本のビットラインと、前記感知ラインとを連結させる。一部の実施形態において、前記少なくとも1本のビットラインと、前記感知ラインとが連結されれば、前記感知ラインの電圧レベルは、前記少なくとも1本のビットラインの電圧レベルに低下し、前記感知増幅部は、前記少なくとも1つのメモリセルをオンセルとして感知する。一部の実施形態において、前記連結制御部は、前記デベロップ区間で、前記少なくとも1本のビットラインの電圧レベルが、前記第2電圧レベルと、前記スイッチング素子のスレショルド電圧との差より大きければ、前記少なくとも1本のビットラインと、前記感知ラインとを連結させない。一部の実施形態において、前記少なくとも1本のビットラインと、前記感知ラインとが連結されなければ、前記感知ラインの電圧レベルは、前記第1プリチャージ電圧を維持し、前記感知増幅部は、前記少なくとも1つのメモリセルをオフセルとして感知する。一部の実施形態において、前記連結制御部は、前記スイッチング素子の両端にそれぞれ連結され、ディスチャージイネーブル信号が活性化されるディスチャージ区間で、前記少なくとも1本のビットラインと前記感知ラインとの電圧を放電させる少なくとも2つの放電素子をさらに含む。一部の実施形態において、前記連結制御部は、周辺温度変化による前記スイッチング素子のスレショルド電圧の変化量を補償するように、前記半導体装置の温度変化を感知する温度感知部と、感知された前記温度変化を基にして、前記制御信号の電圧レベルを調節し、電圧レベルが調節された前記制御信号を、前記スイッチング素子に提供する制御信号提供部と、をさらに含む。一部の実施形態において、前記半導体装置は、基準電流を提供する基準セルを具備せずに、前記少なくとも1つのメモリセルに保存されたデータを感知する。また、前記課題を解決するための本発明による半導体装置のデータ感知方法は、少なくとも1本のビットラインと、少なくとも1本のワードラインとが交差する領域に配される少なくとも1つのメモリセルを含む半導体装置で、前記少なくとも1つのメモリセルに保存されたデータを感知する方法であって、プリチャージイネーブル信号を基にして、前記少なくとも1本のビットラインをプリチャージさせる段階と、可変的な電圧レベルを有する制御信号及びプリチャージされた前記少なくとも1本のビットラインの電圧変化量を基にして、前記少なくとも1本のビットラインと感知ラインとのの連結を制御する段階と、前記感知ラインの電圧を基準電圧と比較し、前記少なくとも1つのメモリセルに保存されたデータを感知する段階と、を含む。一部の実施形態において、前記制御信号は、前記プリチャージイネーブル信号が活性化されるプリチャージ区間で第1電圧レベルを有し、デベロップイネーブル信号が活性化されるデベロップ区間で、前記第1電圧レベルより低い第2電圧レベルを有する。一部の実施形態において、前記少なくとも1つのメモリセルは、マルチレベルのデータを保存することができるマルチレベルセルであり、前記第2電圧レベルは、前記マルチレベルのデータのうち感知しようとするデータのレベルに対応するように変更可能である。一部の実施形態において、前記少なくとも1本のビットラインをプリチャージ電圧にプリチャージさせる段階は、前記プリチャージイネーブル信号を基にして、前記感知ラインを第1プリチャージ電圧にプリチャージさせる段階と、前記感知ラインと、前記少なくとも1本のビットラインとを連結させ、前記少なくとも1本のビットラインを第2プリチャージ電圧にプリチャージさせる段階と、を含み、前記第2プリチャージ電圧は、前記第1電圧レベルと所定のスレショルド電圧との差に対応しうる。一部の実施形態において、前記少なくとも1本のビットラインと前記感知ラインとの連結を制御する段階は、前記デベロップ区間で、前記少なくとも1本のビットラインの電圧レベルが、前記第2電圧レベルと所定のスレショルド電圧との差より小さければ、前記少なくとも1本のビットラインと、前記感知ラインとを連結させる。一部の実施形態において、前記少なくとも1本のビットラインと、前記感知ラインとを連結すれば、前記感知ラインの電圧レベルは、前記少なくとも1本のビットラインの電圧レベルに低下し、前記少なくとも1つのメモリセルをオンセルとして感知する。一部の実施形態において、前記少なくとも1本のビットラインと前記感知ラインとの連結を制御する段階は、前記デベロップ区間で、前記少なくとも1本のビットラインの電圧レベルが、前記第2電圧レベルと所定のスレショルド電圧との差より大きければ、前記少なくとも1本のビットラインと、前記感知ラインとを連結させない。一部の実施形態において、前記少なくとも1本のビットラインと、前記感知ラインとが連結されなければ、前記感知ラインの電圧レベルは、前記少なくとも1本のビットラインの電圧レベルに低下せずに、前記少なくとも1つのメモリセルは、オフセルとして感知される。一部の実施形態において、前記データ感知方法は、ディスチャージイネーブル信号が活性化されるディスチャージ区間で、前記少なくとも1本のビットラインと前記感知ラインとの電圧を放電させる段階をさらに含む。一部の実施形態において、前記データ感知方法は、前記半導体装置の周辺温度変化を感知する段階と、感知された前記温度変化を基にして、前記制御信号の電圧レベルを調節し、電圧レベルが調節された前記制御信号を提供する段階と、をさらに含む。本発明によれば、感知しようとするデータによって可変的な電圧レベルを有する制御信号と、メモリセルに保存されたデータによるビットラインの電圧レベルとを基にして、ビットラインと感知ラインとの連結を制御することによって、半導体装置に保存されたデータを感知する。従って、半導体装置は、別途の基準セルを具備する必要がなく、半導体装置の面積及び電力消耗を低減させる。特に、マルチレベルメモリセルの場合にも、複数の基準セルを具備する必要がないので、半導体装置の面積及び電力消耗をさらに低減させる。また、本発明によれば、キャパシタンスの大きいビットラインを代替し、キャパシタンスの小さい感知ラインの電圧を基準電圧と比較することによって、メモリセルに保存されたデータを感知することができるので、データの感知速度を向上させる。以下、添付した図面を参照しつつ、本発明による望ましい実施形態について説明することによって、本発明について詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されるものであり、ただ本実施形態は、本発明の開示を完全なものにし、当業者に発明の範疇を完全に知らせるために提供されるのである。図面で構成要素は、説明の便宜上、その大きさが誇張されている。図1は、本発明の一実施形態による半導体装置を概略的に示すブロック図である。図1を参照すれば、半導体装置1は、メモリセルアレイ10、ロウデコーダ20、カラムデコーダ30及び感知部40を含み、感知部40は、連結制御部41、プリチャージ部42及び感知増幅部43を含む。本実施形態で、半導体装置1は、所定のデータを保存することができる不揮発性メモリ装置でありうる。メモリセルアレイ10は、複数のメモリブロックを含み、各メモリブロックは、複数の不揮発性メモリセルを含む。このとき、複数の不揮発性メモリセルは、複数のワードラインWL、及び複数のビットラインBLが交差する領域にそれぞれ配される。ここで、不揮発性メモリセルは、RRAM登録商標resistiverandomaccessmemory,PRAMphasechangerandomaccessmemoryのような抵抗型メモリセル、NFGMnanofloatinggatememory、PoRAMpolymerrandomaccessmemory、MRAMmagnetoresistiverandomaccessmemory、FeRAMferroelectricrandomaccessmemoryまたはフラッシュメモリセルである。ロウデコーダ20は、ローアドレスX_ADDをデコーディングし、対応するワードラインWLを活性化させる。カラムデコーダ30は、カラムアドレスY_ADDをデコーディングし、対応するビットラインBLを活性化させる。感知部40は、カラムデコーダ30から出力された信号、すなわち、カラムデコーダ30によって活性化されたビットラインBLの電圧レベルVBLを基にして、複数の不揮発性メモリセルそれぞれに保存されたデータを感知する。以下、感知部40に含まれた各構成要素について詳述する。連結制御部41は、可変的な電圧レベルを有する制御信号CON、及びカラムデコーダ30から出力されたビットラインBLの電圧レベルVBLを基にして、ビットラインBLと感知ラインsensinglineとの連結を制御することができる。具体的には、連結制御部41は、制御信号CONの電圧レベルVCONと、ビットラインBLの電圧レベルVBLとの差が所定の値より大きければ、ビットラインBLと感知ラインとを連結させる。ここで、感知ラインは、少なくとも1本のビットラインBLまたは少なくとも1本のグローバルビットラインGBLglobalbitlineと、感知増幅部43とに連結される。感知ラインは、スモールビットラインsmallbitlineまたは感知ビットラインsensingbitlineということもできる。感知ラインの長さは、少なくとも1本のビットラインBLまたは少なくとも1本のグローバルビットラインGBLの長さよりはるかに短く、これによって、感知ラインのキャパシタンスは、少なくとも1本のビットラインBLまたは少なくとも1本のグローバルビットラインGBLのキャパシタンスよりはるかに小さい。これにより、感知増幅部43は、少なくとも1本のビットラインBLまたは少なくとも1本のグローバルビットラインGBLを代替し、感知ラインの電圧レベルVSLを感知することによって、短時間内にメモリセルに保存されたデータを感知することができるので、データの感知速度を向上させる。プリチャージ部42は、プリチャージイネーブル信号nPREを基にして、感知ラインを第1プリチャージ電圧VPRE1にプリチャージさせる。感知ラインが第1プリチャージ電圧VPRE1にプリチャージされれば、感知ラインと連結されたビットラインBLは、第2プリチャージ電圧VPRE2にプリチャージされる。このとき、第2プリチャージ電圧VPRE2のレベルは、第1プリチャージ電圧VPRE1のレベルより低い。感知増幅部43は、感知ラインの電圧レベルVSLと基準電圧VREFとを比較し、感知ラインに連結されたビットラインBLに対応するメモリセルに保存されたデータを感知する。一実施形態で、感知部40は、基準電圧生成部図示せずをさらに含むことができ、感知増幅部43は、基準電圧生成部で生成された基準電圧VREFを受信する。他の実施形態で、感知増幅部43は、外部から基準電圧VREFを提供される。図2は、図1の半導体装置の一例の一部を詳細に示す回路図である。図2を参照すれば、半導体装置1Aは、少なくとも1つのメモリセルMC、カラムデコーダ30及び感知部40を含む。便宜上、図2では、図1のメモリセルアレイ10に含まれた1つのメモリセルMCのみを図示しているが、図1のメモリセルアレイ10に含まれた他のメモリセルMCも、これと類似して具現される。また、図1のメモリセルアレイ10に含まれた複数のビットラインBLiのそれぞれに、カラムデコーダ30及び感知部40が連結される。少なくとも1つのメモリセルMCは、印加される電圧によって、互いに異なる抵抗を有する可変抵抗素子R及び選択素子Dを含む抵抗型メモリセルでありうる。しかし、抵抗型メモリセルは、少なくとも1つのメモリセルMCの一例に過ぎず、他の例で、少なくとも1つのメモリセルMCは、NFGMセル、PoRAMセル、MRAMセル、FeRAMセル、フラッシュメモリセルなどでありうる。可変抵抗素子Rの一端は、ビットラインBLiに連結され、他端は、選択素子Dに連結される。選択素子Dの一端は、可変抵抗素子Rの他端に連結され、他端は、ワードラインWLiに連結される。ここで、選択素子Dは、ダイオードによって具現されうるが、本発明は、これに限定されるものではなく、選択素子Dは、トランジスタのようなスイッチング素子によって具現される。カラムデコーダ30は、カラムアドレスYiによってオン/オフされるスイッチング素子を含むことができるが、本実施形態で、スイッチング素子は、カラムアドレスYiが印加されるゲートを有する第1nMOSトランジスタNM1で具現される。第1nMOSトランジスタNM1は、カラムアドレスYiがイネーブルされればターンオンされ、これによって、第1nMOSトランジスタNM1に連結されたビットラインBLiが活性化される。従って、カラムデコーダ30は、ビットラインBLiの電圧レベルVBLを感知部40に提供することができる。連結制御部41は、クランピング部411及び放電部412を含む。クランピング部411は、可変的な電圧レベルを有する制御信号CONを基にして、ビットラインBLiの電圧レベルVBLを一定電圧レベルにクランピングすることができる。具体的には、クランピング部411は、制御信号CONによってオン/オフされるスイッチング素子を含む。本実施形態で、スイッチング素子は、制御信号CONが印加されるゲートを有する第2nMOSトランジスタNM2で具現されうる。第2nMOSトランジスタNM2は、制御信号CONがイネーブルされればターンオンされ、これによって、第2nMOSトランジスタNM2の両端に連結されたビットラインBLiと感知ラインとを連結させる。放電部412は、ディスチャージイネーブル信号PDISによってオン/オフされる複数の放電素子を含む。本実施形態で、複数の放電素子を、ディスチャージイネーブル信号PDISが印加されるゲートを有する第3nMOSトランジスタNM3及び第4nMOSトランジスタNM4で具現されうる。このとき、第3nMOSトランジスタNM3及び第4nMOSトランジスタNM4のソースは、接地電圧端子に連結され、第3nMOSトランジスタNM3及び第4nMOSトランジスタNM4のドレインは、第2nMOSトランジスタNM2のドレイン及びソースにそれぞれ連結される。第3nMOSトランジスタNM3及び第4nMOSトランジスタNM4は、ディスチャージイネーブル信号PDISが活性化されればターンオンされ、これによって、ビットラインBLiと感知ラインとを接地レベルに放電させる。プリチャージ部42は、プリチャージイネーブル信号nPREを基にして、感知ラインの電圧レベルを、第1プリチャージレベルVPRE1にプリチャージさせる。具体的には、プリチャージ部42は、プリチャージイネーブル信号nPREによってオン/オフされるスイッチング素子を含む。本実施形態で、スイッチング素子は、プリチャージイネーブル信号nPREが印加されるゲートを有するpMOSトランジスタPMで具現されうる。このとき、pMOSトランジスタPMのソースは、第1プリチャージ電圧VPRE1の端子に連結され、ドレインは、感知ラインに連結される。pMOSトランジスタPMは、プリチャージイネーブル信号nPREがイネーブルされればターンオンされ、これによって、感知ラインの電圧レベルVSLは、第1プリチャージレベルVPRE1にプリチャージされうる。感知増幅部43は、感知ラインの電圧VSLを基準電圧VREFと比較し、メモリセルMCに保存されたデータを感知する。感知増幅部43の構成は、本実施形態が属する技術分野で当業者に自明なものである。図3は、図2の半導体装置に含まれたメモリセルに含まれた可変抵抗素子を概略的に示す断面図である。図3を参照すれば、可変抵抗素子Rは、下部電極110、可変抵抗物質層120及び上部電極130を含むことができ、可変抵抗物質層120は、下部電極110と上部電極130との間に形成されうる。他の実施形態で、可変抵抗素子120は、下部電極110上、または可変抵抗物質層120上に、バッファ層図示せずをさらに含むこともできる。下部電極110及び上部電極130は、導電性物質を含むことができるが、例えば、耐酸化性金属膜oxidationresistantmetallayerまたはポリシリコン膜を含む。例えば、耐酸化性金属膜は、白金Pt、イリジウムIr、イリジウム酸化物IrO、チタン窒化物TiN、チタンアルミニウム窒化物TiAlN、タングステンW、モリブデンMo、ルテニウムRu及びルテニウム酸化物RuOのうち少なくとも一つを含むことができ、耐酸化性金属膜は、バッファ層図示せずを形成した後に形成されうる。本実施形態で、下部電極110及び上部電極130は、可変抵抗物質層120の上下にそれぞれ配されるが、下部電極110及び上部電極130の配置は、その用語に限定されるものではない。他の実施形態で、下部電極110及び上部電極130は、可変抵抗物質層120の左右にそれぞれ配される。可変抵抗物質層120は、ペロブスカイトperovskite系酸化物または遷移金属酸化物を含む。例えば、ペロブスカイト系酸化物は、Pr1-xCaxMnO3、La1-xCaxMnO3、SrZrO3/SrTiO3、CrTiO3またはPbZr,TiO3/Zn1-xCdxSなどがあり、遷移金属は、ニッケル、ニオビウム、チタン、ジルコニウム、ハフニウム、コバルト、鉄、銅、マンガン、亜鉛またはクロムなどがある。このとき、可変抵抗物質層120は、下部電極110と上部電極130との間の電圧によって、抵抗が変化しうる。図4は、図3の可変抵抗素子がシングルビットメモリ装置に含まれる場合、可変抵抗素子の抵抗分布を概略的に示すグラフである。図4を参照すれば、X軸は、可変抵抗素子を含むシングルビットメモリ装置の抵抗を示し、Y軸は、シングルビットメモリセルの個数を示している。図3に図示された可変抵抗素子10は、可変抵抗物質層120の抵抗状態によって、データ0またはデータ1を記憶するシングルビット不揮発性メモリ素子のような半導体装置として利用されうる。本実施形態で、データ1は、低抵抗状態である場合に対応し、データ0は、高抵抗状態である場合に対応すると決定されうる。可変抵抗素子10にデータ1を書き込む動作は、セット動作であり、データ0を書き込む動作は、リセット動作であるとすることができる。しかし、本発明は、これに限定されるものではなく、他の実施形態で、データ1が高抵抗状態に対応し、データ0が低抵抗状態に対応すると決定されもする。シングルビット不揮発性メモリ素子にデータ1が書き込まれた場合、シングルビット不揮発性メモリ素子は、オンON状態であり、シングルビット不揮発性メモリ素子にデータ0が書き込まれた場合、シングルビット不揮発性メモリ素子は、オフOFF状態に対応しうる。シングルビット不揮発性メモリ素子がオフ状態である場合、抵抗はかなり大きい値を有するが、例えば、数MΩ以上である。このように、不揮発性メモリ素子の抵抗が大きい場合には、半導体装置1Aに抵抗が非常に大きい基準セルを具備し、不揮発性メモリ素子の抵抗と基準セルの抵抗とを比較することによって、保存されたデータを感知する。または、半導体装置1Aに基準電流を提供する基準セルを具備し、不揮発性メモリ素子に流れる電流と、基準セルから提供される基準電流とを比較することによって、保存されたデータを感知する。このとき、半導体装置1Aに基準セルを具備する場合、半導体装置1Aの面積が拡大され、電力消耗も増大するという問題点がある。図5は、図3の可変抵抗素子がマルチビットメモリ装置に含まれる場合、可変抵抗素子の抵抗分布を概略的に示すグラフである。図5を参照すれば、X軸は、可変抵抗素子を含むマルチビットメモリ装置の抵抗を示し、Y軸は、マルチビットメモリセルの個数を示している。図3に図示された可変抵抗素子10は、可変抵抗物質層120の抵抗状態によって、データ00、データ01、データ10またはデータ11を記憶するマルチビット不揮発性メモリ素子のような半導体装置として利用されうる。本実施形態で、データ11は、低抵抗状態である場合に対応し、データ01、データ10及びデータ00は、高抵抗状態である場合に対応すると決定されうる。可変抵抗素子10にデータ11を書き込む動作は、セット動作とすることができ、データ01、データ10及びデータ00を書き込む動作は、リセット動作とすることができる。しかし、本発明は、これに限定されるものではなく、他の実施形態で、データ11が高抵抗状態に対応し、データ01、データ10及びデータ00が低抵抗状態に対応すると決定されもする。マルチビット不揮発性メモリ素子にデータ11が書き込まれた場合、マルチビット不揮発性メモリ素子は、オン状態であり、マルチビット不揮発性メモリ素子にデータ01、データ10またはデータ00が書き込まれた場合、マルチビット不揮発性メモリ素子はオフ状態に対応しうる。マルチビット不揮発性メモリ素子が01、10または00のようなオフ状態である場合、抵抗はかなり大きい値を有するが、例えば、数MΩ以上である。このように、不揮発性メモリ素子の抵抗が大きい場合には、半導体装置1Aに抵抗が非常に大きい基準セルを具備し、不揮発性メモリ素子の抵抗と、基準セルの抵抗とを比較することによって、保存されたデータを感知する。または、半導体装置1Aに基準電流を提供する基準セルを具備し、不揮発性メモリ素子に流れる電流と、基準セルから提供される基準電流とを比較することによって、保存されたデータを感知する。このとき、半導体装置1Aに基準セルを具備する場合、半導体装置1Aの面積が拡大し、電力消耗も増大するという問題点がある。また、マルチビット不揮発性メモリ素子は、マルチビットのデータを保存することができるので、各ビットのデータをそれぞれ感知するためには、半導体装置1Aは、複数の基準セルを具備せねばならない。このとき、半導体装置1Aに複数の基準セルを具備する場合、半導体装置1Aの面積はさらに拡大し、電力消耗もさらに増大するという問題点がある。一方、図3に図示された可変抵抗素子10は、可変抵抗物質層120の抵抗状態によって、データ000、データ001、データ010、データ011、データ100、データ101、データ110またはデータ111を記憶する3ビット不揮発性メモリ素子のような半導体装置として利用されうる。さらに、図3に図示された可変抵抗素子10は、可変抵抗物質層120の抵抗状態によって、4ビット以上のマルチビット不揮発性メモリ素子のような半導体装置にも利用されうる。図6は、図2の半導体装置の各構成要素の動作について説明するためのタイミング図である。図6を参照すれば、ディスチャージイネーブル信号PDISが活性化される区間すなわち、ディスチャージ区間Iでは、ディスチャージイネーブル信号PDISは、放電部412に含まれた第3nMOSトランジスタNM3及び第4nMOSトランジスタNM4のゲートに印加されうる。プリチャージイネーブル信号nPREが活性化される区間すなわち、プリチャージ区間IIでは、プリチャージイネーブル信号nPREは、プリチャージ部42に含まれたpMOSトランジスタPMのゲートに印加されうる。デベロップイネーブル信号DEVが活性化される区間すなわち、デベロップ区間IIIでは、デベロップイネーブル信号DEVは、ロウデコーダ20またはロウドライバ図示せずに印加されうる。デベロップ区間III後に、デベロップイネーブル信号DEVが非活性化される区間は、感知区間IVという。ディスチャージ区間Iで、ディスチャージイネーブル信号PDISは活性化され、ディスチャージイネーブル信号PDISの電圧レベルVCCは、論理ハイに対応しうる。このとき、プリチャージイネーブル信号nPREは、非活性化され、プリチャージイネーブル信号nPREの電圧レベルVPPは、論理ハイに対応しうる。また、このとき、デベロップイネーブル信号DEVは、非活性化され、デベロップイネーブル信号DEVの電圧レベルは、論理ハイに対応しうる。また、このとき、制御信号CONの電圧レベルVCONは、第1電圧レベルV1に対応し、ワードラインWLiの電圧レベルは、論理ハイに対応しうる。以下、ディスチャージ区間Iでの各構成要素の動作について述べる。ディスチャージイネーブル信号PDISが活性化されれば、放電部412に含まれた第3nMOSトランジスタNM3及び第4nMOSトランジスタNM4はターンオンされ、これによって、ビットラインBLiと感知ラインSLとは放電され、ビットラインBLiと感知ラインSLとの電圧レベルは、接地レベルに対応しうる。プリチャージ区間IIで、ディスチャージイネーブル信号PDISは、非活性化され、ディスチャージイネーブル信号PDISの電圧レベルは、論理ローに対応しうる。このとき、プリチャージイネーブル信号nPREは、活性化され、プリチャージイネーブル信号nPREの電圧レベルは、論理ローに対応しうる。また、このとき、デベロップイネーブル信号DEVは、非活性化され、デベロップイネーブル信号DEVの電圧レベルは、論理ハイに対応しうる。また、このとき、制御信号CONの電圧レベルVCONは、第1電圧レベルV1に対応し、ワードラインWLiの電圧レベルは、論理ハイに対応しうる。以下、プリチャージ区間IIでの各構成要素の動作について述べる。プリチャージイネーブル信号nPREが活性化されれば、プリチャージ部42に含まれたpMOSトランジスタPMはターンオンされ、これによって、感知ラインSLの電圧レベルは、第1プリチャージ電圧VPRE1に上昇しうる。このとき、第1プリチャージ電圧VPRE1は、pMOSトランジスタPMのソースに連結された電圧端子の電圧レベルに対応しうる。また、制御信号CONの電圧レベルVCONが第1電圧レベルV1に対応すれば、クランピング部41に含まれた第2nMOSトランジスタNM2は、ターンオンされ、これによって、ビットラインBLiの電圧レベルは、第2プリチャージ電圧VPRE2に上昇しうる。このとき、第2プリチャージ電圧VPRE2は、第1電圧レベルV1と、第2nMOSトランジスタNM2のスレショルド電圧VTHとの差すなわち、V1-VTHに対応しうる。デベロップ区間IIIで、ディスチャージイネーブル信号PDISは、非活性化され、ディスチャージイネーブル信号PDISの電圧レベルは、論理ローに対応しうる。このとき、プリチャージイネーブル信号nPREは、非活性化され、プリチャージイネーブル信号nPREの電圧レベルは、論理ハイに対応しうる。また、このとき、デベロップイネーブル信号DEVは活性化され、デベロップイネーブル信号DEVの電圧レベルは、論理ローに対応しうる。また、このとき、制御信号CONの電圧レベルVCONは、第1電圧レベルV1に比べて、所定の臨界値ほど低減した第2電圧レベルV2に対応し、ワードラインWLiの電圧レベルは、論理ローに対応しうる。ここで、制御信号CONの第2電圧レベルV2は、感知しようとするデータの抵抗レベルを基にして変更されうる。一実施形態で、メモリセルMCが2ビットメモリセルである場合、第2電圧レベルV2は、V1-α、V1-2α、V1-3αのうち一つであるが、具体的には、感知しようとするデータの抵抗レベルが高いほど、第2電圧レベルも高い。従って、図5のグラフで、データ00を感知しようとする場合、第2電圧レベルV2は、V1-αであって、データ10を感知しようとする場合、第2電圧レベルV2は、V1-2αであって、データ01を感知しようとする場合、第2電圧レベルV2は、V1-3αでありうる。他の実施形態で、メモリセルMCが3ビットメモリセルである場合、第2電圧レベルV2は、V1-α、V1-2α、V1-3α、V1-4α、V1-5α、V1-6α、V1-7αのうち一つであるが、この場合にも、感知しようとするデータの抵抗レベルが高いほど、第2電圧レベルも高い。以下、デベロップ区間IIIでの各構成要素の動作について述べる。制御信号CONの電圧レベルVCONは、第2電圧レベルV2であるが、本実施形態で、第2電圧レベルV2はV1-αであるといえる。制御信号CONが、第1電圧レベルV1から第2電圧レベルV2すなわち、V1-αに変更されれば、第2nMOSトランジスタNM2のゲートソース電圧Vgs=V2-VBLi=V1-α-V1-VTHが第2nMOSトランジスタNM2のスレショルド電圧VTH以下に低減するので、ビットラインBLiと感知ラインSLとの連結は途切れる。従って、ビットラインBLiの電圧レベルVBLiは、メモリセルMCに保存されたデータによって徐々に低減しうる。ビットラインBLiの電圧レベルVBLiが低減することによって、第2nMOSトランジスタNM2のゲートソース電圧Vgsが、第2nMOSトランジスタNM2のスレショルド電圧VTH以上になればすなわち、Vgs>VTH、第2nMOSトランジスタNM2はターンオンされ、これによって、ビットラインBLiと感知ラインSLは、再び連結される。具体的には、ビットラインBLiの電圧レベルVBLiが、制御信号CONの第2電圧レベルV1-αと、第2nMOSトランジスタNM2のスレショルド電圧VTHとの差より大きければすなわち、VBLi>V1-α-VTHであるならば、ゲートソース電圧Vgsが、第2nMOSトランジスタNM2のスレショルド電圧以上になり、第2nMOSトランジスタNM2は、ターンオンされる。図7は、図2の半導体装置のデベロップ区間での動作について説明するためにモデリングされた回路図である。図7を参照すれば、ビットラインBLiのキャパシタンスは、第1キャパシタCBLとしてモデリングされ、感知ラインSLのキャパシタンスは、第2キャパシタCSLとしてモデリングされうる。このとき、ビットラインBLiの長さは、感知ラインSLの長さに比べてはるかに大きく、これによって、第1キャパシタCBLは、第2キャパシタCSLに比べてはるかに大きいが、例えば、第1キャパシタCBLは、第2キャパシタCSLの約10倍以上の値を有する。デベロップ区間IIIで、ビットラインBLiの電圧レベルVBLiが低減し、ビットラインBLiの電圧レベルVBLiが、制御信号CONの第2電圧レベルV2と、第2nMOSトランジスタNM2のスレショルド電圧VTHとの差より大きければ、第2nMOSトランジスタNM2はターンオンされ、これによって、ビットラインBLiと感知ラインSLとには、電荷共有chargesharingがなされる。従って、プリチャージ区間IIで、第1プリチャージ電圧VPRE1にプリチャージされた感知ラインSLの電圧レベルは、ビットラインBLiの電圧レベルVBLiに低減しうる。このとき、感知増幅部43は、第1キャパシタCBLよりはるかに小さい値を有する第2キャパシタCSLを有する感知ラインSLの電圧レベルVSLを、基準電圧VREFと比較することによって、短時間内にデータを容易に感知する。再び図6を参照すれば、感知区間IVで、ディスチャージイネーブル信号PDISは、非活性化され、ディスチャージイネーブル信号PDISの電圧レベルは、論理ローに対応しうる。このとき、プリチャージイネーブル信号nPREは、非活性化され、プリチャージイネーブル信号nPREの電圧レベルは、論理ハイに対応しうる。また、このとき、デベロップイネーブル信号DEVは、非活性化され、デベロップイネーブル信号DEVの電圧レベルは、論理ハイに対応しうる。また、このとき、制御信号CONの電圧レベルVCONは、第1電圧レベルV1に比べて、所定の臨界値ほど低減した第2電圧レベルV2に対応し、ワードラインWLiの電圧レベルは、論理ローに対応しうる。以下、感知区間IVでの各構成要素の動作について述べる。ビットラインBLiの電圧レベルVBLiが所定の値以下に低減し、第2nMOSトランジスタNM2がターンオンされ、ビットラインBLiと感知ラインSLとに電荷共有がなされれば、感知ラインSLの電圧レベルVSLは、ビットラインBLiの電圧レベルVBLiに低減する。このとき、感知増幅部43は、感知ラインSLの電圧レベルVSLと基準電圧VREFとを比較し、メモリセルMCをオンセルとして感知する。一方、ビットラインBLiの電圧レベルが、所定の値以下に低減せずに、第2nMOSトランジスタNM2がターンオフされ、ビットラインBLiと感知ラインSLとに電荷共有がなされなければ、感知ラインSLの電圧レベルVSLは、第1プリチャージ電圧VPRE1を維持する。このとき、感知増幅部43は、感知ラインSLの電圧レベルVSLと基準電圧VREFを比較し、メモリセルMCをオフセルとして感知する。本実施形態で、デベロップ区間IIIで、制御信号CONの第2電圧レベルV2がV1-αであるから、感知増幅部43でオンセルとして感知されれば、メモリセルMCに保存されたデータは、11、01及び10のうち一つであり、オフセルとして感知されれば、メモリセルMCに保存されたデータは、00でありうる。他の実施形態で、デベロップ区間IIIで、制御信号CONの第2電圧レベルV2は、V1-2αである場合、感知増幅部43でオンセルとして感知されれば、メモリセルMCに保存されたデータは、11または01であり、オフセルとして感知されれば、メモリセルMCに保存されたデータは、10または00でありうる。他の実施形態で、デベロップ区間IIIで、制御信号CONの第2電圧レベルV2がV1-3αである場合、感知増幅部43でオンセルとして感知されれば、メモリセルMCに保存されたデータは、11であり、オフセルとして感知されれば、メモリセルMCに保存されたデータは、01、10及び00のうち一つでありうる。図8は、図1の半導体装置の他例の一部を詳細に示す回路図である。図8を参照すれば、半導体装置1Bは、少なくとも1つのメモリセルMC、カラムデコーダ30及び感知部40’を含むことができ、感知部40’は、連結制御部41’、プリチャージ部42及び感知増幅部43を含む。本実施形態による半導体装置1Bは、図2に図示された半導体装置1Aに比べ、感知部40’の構成が異なり、他の構成は、実質的に類似して具現されうる。従って、図2を参照して述べた内容は、本実施形態によるメモリセルMC及びカラムデコーダ30にも同一に適用されうる。連結制御部41’は、クランピング部411、放電部412、温度感知部413及び制御信号提供部414を含む。本実施形態によるクランピング部411及び放電部412は、図2に図示されたクランピング部411及び放電部412と実質的に類似して具現されうる。従って、図2を参照して述べた内容は、本実施形態によるクランピング部411及び放電部412にも同一に適用されうる。半導体装置1Bに含まれた第1nMOSトランジスタないし第4nMOSトランジスタNM1,NM2,NM3,NM4のスレショルド電圧は、周辺温度変化によって変更されうる。具体的には、周辺温度が上昇すれば、第1nMOSトランジスタないし第4nMOSトランジスタNM1,NM2,NM3,NM4のスレショルド電圧が低減しうる。本実施形態では、クランピング部411に含まれた第2nMOSトランジスタNM2に印加される制御信号CONの電圧レベルVCONを変更し、ビットラインBLiの電圧レベルVBLiと制御信号CONの電圧レベルVCONとの差と、スレショルド電圧VTHとを比較することによって、メモリセルMCに保存されたデータを感知する。従って、周辺温度変化によって、第2nMOSトランジスタNM2のスレショルド電圧VTHが変更される場合、メモリセルMCに保存されたデータを正確に感知できなくできるので、周辺温度変化に対する補償が要求される。温度感知部413は、半導体装置1Bの周辺温度変化を感知する。温度感知部413に係わる実施形態は、以下の図9ないし図11を参照して述べる。制御信号提供部414は、温度感知部413で感知された温度変化を基にして、制御信号CONの電圧レベルを調節し、電圧レベルが調節された制御信号CONを、クランピング部411に含まれた第2nMOSトランジスタNM2のゲートに提供する。これによって、半導体装置1Bの周辺温度が変化することによって、第2nMOSトランジスタNM2のスレショルド電圧VTHが変更されても、制御信号提供部414は、温度変化を基にして、電圧レベルが調節された制御信号CONを、第2nMOSトランジスタNM2に提供することができるので、半導体装置1Bは、メモリセルMCに保存されたデータを正確に感知する。図9は、図8の半導体装置に含まれた温度感知部の一例を示す回路図である。図9を参照すれば、温度感知部413Aは、第1電流源ないし第3電流源CS1,CS2,CS3、第1トランジスタないし第3トランジスタQ1,Q2,Q3、減算部4141、増幅部4142及び変調部MODを含む。第1電流源ないし第3電流源CS1,CS2,CS3は、所定のレベルを有する電流を提供する。例えば、第1電流源CS1は、第1電流5Iを提供し、第2電流源CS2は、第2電流Iを提供し、第3電流源CS3は第3電流Itrimを提供する。第1トランジスタないし第3トランジスタQ1,Q2,Q3は、ダイオード連結されdiodeconnected、第1トランジスタないし第3トランジスタQ1,Q2,Q3は、第1電流源ないし第3電流源CS1,CS2,CS3とそれぞれ連結される。このとき、第3トランジスタQ3の両端電圧は、VBEであり、第1トランジスタQ1のコレクタと第2トランジスタQ2のコレクタとの間の電圧は、△VBEである。半導体装置1Bの周辺温度が上昇することによって、△VBEは上昇しうる。減算部4141は、第1トランジスタQ1のコレクタの電圧と、第2トランジスタQ2のコレクタの電圧との差を計算することができる。従って、減算部4141の出力は、△VBEに対応しうる。増幅部4142は、減算部4141の出力すなわち、△VBEを増幅させる。例えば、増幅部4142は、減算部4141の出力すなわち、△VBEを16倍増幅させる。変調部MODは、増幅部4142の出力及び第3トランジスタQ3のコレクタ電圧VBEに対して、シグマ-デルタsigmadelta変調を行う。具体的には、変調部MODは、第1スイッチングSW1素子及び第2スイッチング素子SW2、加算部4143、ループフィルタ4144、量子化部4145及び反転部4146を含むことができるが、各構成要素に係わる詳細な説明は省略する。図10は、図8の半導体装置に含まれた温度感知部の他例を示す回路図である。図10を参照すれば、温度感知部413Bは、第1電圧提供部VG1及び第2電圧提供部VG2、並びに比較器COMを含む。第1電圧提供部VG1は、第1トランジスタないし第6トランジスタT1ないしT6、感知トランジスタTx及び第1抵抗R1を含み、第2電圧提供部VG2は、第2抵抗R2及び第3抵抗Rx、並びに及び第7トランジスタT7を含む。第1電圧提供部VG1は、第1電圧を提供するが、第1電圧は、絶対温度に線形的に反比例するVCTATcomplementarytoabsolutetemperatureでありうる。第2電圧提供部VG2は、第2電圧を提供するが、第2電圧は、絶対温度に線形的に比例するVPTATproportionaltoabsolutetemperatureでありうる。比較器COMは、第1電圧VCTATと第2電圧VPTATとを比較し、その結果を、第7トランジスタT7のゲートに提供する。半導体装置1Bの周辺温度が下降すれば、第1電圧VCTATは上昇し、第2電圧VPTATが下降するが、このとき、比較器COMは、第1電圧VCTATと第2電圧VPTATとを比較し、例えば、論理ハイの出力を提供する。一方、半導体装置1Bの周辺温度が上昇すれば、第1電圧VCTATは下降し、第2電圧VPTATが上昇するが、このとき、比較器COMは、第1電圧VCTATと第2電圧VPTATとを比較し、例えば、論理ローの出力を提供する。図11は、図1の半導体装置の他例の一部を詳細に示す回路図である。図11を参照すれば、半導体装置1Cは、メモリセルアレイ10’及び感知部40を含む。半導体装置1Aについて、図2で説明した内容と、半導体装置1Bについて、図8で説明した内容は、本実施形態による半導体装置1Cにも適用されうる。特に、感知部40は、図2に図示された感知部40、または図8に図示された感知部40’と類似して具現されうる。メモリセルアレイ10’は、第1メモリブロックないし第4メモリブロック11,12,13,14、第1ローカルカラムデコーダないし第4ローカルカラムデコーダLCD1,LCD2,LCD3,LCD4、及び第1グローバルカラムデコーダ及び第2グローバルカラムデコーダGCD1,GCD2を含む。図12では、4個のメモリブロックを図示しているが、メモリセルアレイ10’は、さらに多数のメモリブロックを含むことができる。また、図12には、4個のローカルカラムデコーダを図示しているが、メモリセルアレイ10’は、さらに多数のローカルカラムデコーダを含むことができる。また、図12には、2個のグローバルカラムデコーダを図示しているが、メモリセルアレイ10’は、さらに多数のグローバルカラムデコーダを含むことができる。第1メモリブロック11は、ワードラインWL11とビットラインBL11とが交差する領域に配されるメモリセルMC11を含む。図示されていないが、第1メモリブロック11は、さらに多数のメモリセルを含むことができることは、本技術分野で当業者に自明である。第1ローカルカラムデコーダLCD1は、第1ローカルカラムアドレスLY11が活性化されれば、ターンオンされ、ビットラインBL11をグローバルビットラインGLB1に連結させる。第2メモリブロック12は、ワードラインWL11とビットラインBL12とが交差する領域に配されるメモリセルMC12を含む。図示されていないが、第2メモリブロック12は、さらに多数のメモリセルを含むことができることは、本技術分野で当業者に自明である。第2ローカルカラムデコーダLCD2は、第2ローカルカラムアドレスLY12が活性化されれば、ターンオンされ、ビットラインBL12をグローバルビットラインGLB2に連結させる。第3メモリブロック13は、ワードラインWL21とビットラインBL21とが交差する領域に配されるメモリセルMC21を含む。図示されていないが、第3メモリブロック13は、さらに多数のメモリセルを含むことができることは、本技術分野で当業者に自明である。第3ローカルカラムデコーダLCD3は、第3ローカルカラムアドレスLY21が活性化されれば、ターンオンされ、ビットラインBL21をグローバルビットラインGLB1に連結させる。第4メモリブロック14は、ワードラインWL21とビットラインBL22とが交差する領域に配されるメモリセルMC22を含む。図示されていないが、第4メモリブロック14は、さらに多数のメモリセルを含むことができることは、本技術分野で当業者に自明である。第4ローカルカラムデコーダLCD4は、第4ローカルカラムアドレスLY22が活性化されれば、ターンオンされ、ビットラインBL22をグローバルビットラインGLB2に連結させる。第1グローバルカラムアドレスGY1が活性化されれば、第1グローバルビットラインGBL1に連結されたビットラインBL11,BL21は、感知部40’に含まれた感知ラインに共通に連結され、これにより、感知部40’は、ビットラインBL11,BL21に連結されたメモリセルMC11,MC21に保存されたデータを感知する。同様に、第2グローバルカラムアドレスGY2が活性化されれば、第2グローバルビットラインGBL2に連結されたビットラインBL12、BL22は、感知部40’に含まれた感知ラインに共通に連結され、これにより、感知部40’は、ビットラインBL12,BL22に連結されたメモリセルMC12,MC22に保存されたデータを感知する。図12は、本発明の一実施形態による半導体装置のデータ感知方法を示すフローチャートである。図12を参照すれば、本実施形態による半導体装置のデータ感知方法は、図1ないし図11に図示された半導体装置に保存されたデータを感知する方法を示している。従って、図1ないし図11を参照して説明した内容は、本実施形態による半導体装置のデータ感知方法に適用されうる。S110段階で、プリチャージイネーブル信号を基にして、感知ラインを第1プリチャージ電圧にプリチャージさせる。S120段階で、感知ラインとビットラインとを連結させ、ビットラインを第2プリチャージ電圧にプリチャージさせる。ここで、第2プリチャージ電圧のレベルは、第1プリチャージ電圧のレベルより低い。S130段階で、可変的な電圧レベルを有する制御信号及びプリチャージされたビットラインの電圧変化量を基にして、ビットラインと感知ラインとの連結を制御する。ここで、制御信号は、プリチャージイネーブル信号が活性化されるプリチャージ区間で、第1電圧レベルを有し、デベロップイネーブル信号が活性化されるデベロップ区間で、第1電圧レベルより低い第2電圧レベルを有する。具体的には、デベロップイネーブル信号が活性化されるデベロップ区間で、ビットラインの電圧レベルが、第2電圧レベルと所定のスレショルド電圧との差より小さければ、ビットラインと感知ラインとを連結させる。一方、デベロップ区間で、ビットラインの電圧レベルが、第2電圧レベルと所定のスレショルド電圧との差より大きければ、ビットラインと感知ラインとを連結させない。S140段階で、感知ラインの電圧を基準電圧と比較し、メモリセルに保存されたデータを感知する。具体的には、ビットラインと感知ラインとを連結すれば、感知ラインの電圧レベルは、ビットラインの電圧レベルに低下し、メモリセルをオンセルとして感知する。一方、ビットラインと感知ラインとが連結されていなければ、感知ラインの電圧レベルは、ビットラインの電圧レベルに低下せずに、メモリセルは、オフセルとして感知される。他の実施形態で、半導体装置のデータ感知方法は、ディスチャージ区間で、ビットラインと感知ラインとの電圧を放電させる段階をさらに含む。さらに他の実施形態で、半導体装置のデータ感知方法は、半導体装置の周辺温度変化を感知する段階、及び感知された前記温度変化を基にして、制御信号の電圧レベルを調節し、電圧レベルが調節された制御信号を提供する段階をさらに含む。図13は、本発明の一実施形態によるメモリカードを示す概略図である。図13を参照すれば、メモリカード200は、制御器210とメモリ220とを含むが、制御器210とメモリ220は、電気的な信号を交換するように配される。例えば、制御器210で命令を送信すれば、メモリ220はデータを伝送する。メモリ220は、前述の本発明の実施形態のうちの半導体装置を含む。このようなメモリカード200は、多種のカード、例えば、メモリスティックカードmemorystickcard、スマートメディアSM:smartmediaカード、セキュアデジタルSD:securedigitalカード、ミニSDカードまたはマルチメディアカードMMC:multimediacardのようなメモリ装置に利用されうる。図14は、本発明の一実施形態による電子システムを概略的に示すブロック図である。図14を参照すれば、電子システム300は、プロセッサ310、メモリ320、入出力装置330及びインターフェース340を含む。電子システム300は、モバイルシステム、または情報を送受信するシステムでありうる。前記モバイルシステムは、PDApersonaldigitalassistant、携帯用コンピュータportablecomputer、ウェブタブレットwebtablet、無線電話wirelessphone、携帯電話mobilephone、デジタルミュージックプレーヤdigitalmusicplayerまたはメモリカードmemorycardでありうる。プロセッサ310は、プログラムを実行し、電子システム300を制御する役割を行う。ここで、プロセッサ310は、例えば、マイクロプロセッサmicroprocessor、デジタル信号処理器digitalsignalprocessor、マイクロコントローラmicrocontroller、またはこれらと類似した装置でありうる。入出力装置330は、電子システム300のデータを入力または出力するのに利用されうる。電子システム300は、入出力装置330を利用し、外部装置、例えば、パソコンまたはネットワークに連結され、外部装置と互いにデータを交換することができる。ここで、入出力装置330は、例えば、キーパッドkeypad、キーボードkeyboardまたは表示装置displayでありうる。メモリ320は、プロセッサ310の動作のためのコード及び/またはデータを保存したり、かつ/またはプロセッサ310で処理されたデータを保存する。ここで、メモリ320は、前述の本発明の実施形態のうちいずれか一つによる半導体装置を含む。インターフェース340は、電子システム300と外部の他の装置とのデータ伝送通路でありうる。プロセッサ310、メモリ330、入出力装置330及びインターフェース340は、バス350を介して互いに通信する。例えば、電子システム300は、携帯電話、MP3プレーヤ、ナビゲーションnavigation、携帯用マルチメディア再生機PMP:portablemultimediaplayer、固状ディスクSSD:solidstatedriveまたは家電製品householdapplianceに利用されうる。以上で説明した本発明が、前述の実施形態及び添付された図面に限定されるものではなく、本発明の技術的思想を外れない範囲内で、さまざまな置換、変形及び変更が可能であるということは、本発明が属する技術分野で当業者であれば、明白なことである。"