"基板上に形成された強誘電体キャパシタの疲労特性の面内分布を取得する第1の工程と、前記面内分布に基づいて、半導体装置を製造する第2の工程と、を含み、前記第2の工程は、前記半導体装置が形成される基板上に複数の強誘電体キャパシタを形成し、前記第1の工程で取得された疲労特性の面内分布から、前記半導体装置が形成される基板上の特定領域を指定し、前記特定領域に形成された前記強誘電体キャパシタについて疲労特性を測定し、前記特定領域の強誘電体キャパシタについて測定した前記疲労特性に基づき、前記特定領域の強誘電体キャパシタについて良否判定を行い、前記良否判定の結果が良であれば、前記複数の強誘電体キャパシタの全てについて良と判定することを特徴とする半導体装置の製造方法。前記面内分布の取得は、予め前記第1の工程において前記基板上に形成された強誘電体キャパシタに用いられている強誘電体膜の結晶品質の分布を測定することによりなされることを特徴とする請求項1記載の半導体装置の製造方法。前記面内分布の取得は、予め前記第1の工程において前記基板上に形成された強誘電体キャパシタに用いられている強誘電体膜の結晶配向の分布の測定によりなされることを特徴とする請求項1または2記載の半導体装置の製造方法。前記第2の工程は、製品として出荷される半導体装置が形成される全ての基板について、順次実行されることを特徴とする請求項1~3のうち、いずれか一項記載の半導体装置の製造方法。前記製品となる半導体装置が形成される基板上には、前記半導体装置のチップに対応した複数のチップ領域が画成されており、前記複数の強誘電体キャパシタは前記複数のチップ領域の各々にアレイの形で形成されており、前記アレイは実動作キャパシタのアレイと前記実動作キャパシタのアレイを囲むダミーキャパシタのアレイとを含み、前記良否判定を行う強誘電体キャパシタは、前記特定領域に含まれる実動作キャパシタのアレイから選ばれることを特徴とする請求項1~4のうち、いずれか一項記載の半導体装置の製造方法。前記第2の工程における前記良否判定は、前記実動作キャパシタのアレイのうち、水素の発生源に最も近い強誘電体キャパシタを選んで実行されることを特徴とする請求項5記載の半導体装置の製造方法。前記第2の工程において前記良否判定を行う強誘電体キャパシタは、前記実動作キャパシタのアレイの最外周に含まれる強誘電体キャパシタから選ばれることを特徴とする請求項5記載の半導体装置の製造方法。前記第2の工程において前記良否判定を行う強誘電体キャパシタは、前記実動作キャパシタのアレイの最外周の角部から選ばれることを特徴とする請求項5記載の強誘電体キャパシタ。基板上に形成されたトランジスタと、前記トランジスタの上方に形成され、共通の下部電極上に複数の上部電極を形成したプレーナ構造の複数の強誘電体キャパシタと、前記下部電極に接続されたビアプラグと、を有し、前記複数の強誘電体キャパシタのうちの少なくとも1つのビアプラグの大きさが、他のビアプラグの大きさよりも大きいことを特徴とする半導体装置。基板上に形成されたトランジスタと、前記トランジスタの上方に形成され、共通の下部電極上に複数の上部電極を形成したプレーナ構造の複数の強誘電体キャパシタと、前記下部電極に接続されたビアプラグと、を有し、前記複数の強誘電体キャパシタのうちの少なくとも1つのビアプラグと同じ下部電極上に搭載されている最も近いキャパシタとの距離が、他のビアプラグと最も近いキャパシタとの距離よりも近いことを特徴とする半導体装置。不揮発性メモリなどの強誘電体キャパシタを有する半導体装置では一般に、通常の半導体装置としての動作試験の他に、所定書き換え回数を保証するためデータの書込および読み出しを、例えば90°Cの温度条件で繰り返し行う疲労試験が行われ、かかる疲労試験の後、半導体装置が顧客に製品として出荷される。この保証所定書き換え回数は、強誘電体メモリの場合、例えば1×1010回以上であったりするため、疲労試験は一般に非常に長時間を要し、これをウェハ上の全てのチップや全ての半導体装置について行うことは現実的でない。また疲労試験では、データの書込と読み出しが行われるため、疲労試験を製品として出荷されるウェハ上の全ての半導体装置、すなわちメモリセルに対して行うことは意味をなさない。そこで従来は、生産ロット毎に少数のウェハを取り出し、当該ウェハ上の数カ所、例えば5箇所に形成されたモニタパタ―ンを使って疲労特性を試験することが行われている。通常、このようなモニタパタ―ンとしては、ウェハ上のスクライブラインに、製品となる半導体装置の強誘電体キャパシタと同じように形成された、強誘電体キャパシタが使われることが多い。このようなモニタにおいて不良が発見された場合には、そのロットのウェハは全て破棄される。しかし最近になって、このような従来のモニタパタ―ンを使った間接的な疲労試験の手順では、疲労特性に不良を有するチップを完全に排除できない場合があることが見出された。このことは、このようなモニタ用の強誘電体キャパシタが、製品となる半導体装置の強誘電体キャパシタの特性を必ずしも代表していない場合があることを意味している。一の側面によれば半導体装置の製造方法は、基板上に形成された強誘電体キャパシタの疲労特性の面内分布を取得する第1の工程と、前記面内分布に基づいて、半導体装置を製造する第2の工程と、を含み、前記第2の工程は、前記半導体装置が形成される基板上に複数の強誘電体キャパシタを形成し、前記第1の工程で取得された疲労特性の面内分布から、前記半導体装置が形成される基板上の特定領域を指定し、前記特定領域に形成された前記強誘電体キャパシタについて疲労特性を測定し、前記特定領域の強誘電体キャパシタについて測定した前記疲労特性に基づき、前記特定領域の強誘電体キャパシタについて良否判定を行い、前記良否判定の結果が良であれば、前記複数の強誘電体キャパシタの全てについて良と判定する。他の側面によれば半導体装置は、基板上に形成されたトランジスタと、前記トランジスタの上方に形成され、共通の下部電極上に複数の上部電極を形成したプレーナ構造の複数の強誘電体キャパシタと、前記下部電極に接続されたビアプラグと、を有し、前記複数の強誘電体キャパシタのうちの少なくとも1つのビアプラグの大きさが、他のビアプラグの大きさよりも大きい。他の側面によれば半導体装置は、基板上に形成されたトランジスタと、前記トランジスタの上方に形成され、共通の下部電極上に複数の上部電極を形成したプレーナ構造の複数の強誘電体キャパシタと、前記下部電極に接続されたビアプラグと、を有し、前記複数の強誘電体キャパシタのうちの少なくとも1つのビアプラグと同じ下部電極上に搭載されている最も近いキャパシタとの距離が、他のビアプラグと最も近いキャパシタとの距離よりも近い。上記の実施形態によれば、あらかじめ取得した基板上における強誘電体キャパシタの疲労特性の面内分布に関する情報をもとに、製品として出荷される半導体装置が形成される基板上において、強誘電体キャパシタの疲労特性が最も過酷になる特定領域を推定することが可能となり、かかる特定領域において実際の半導体装置を使って直接に強誘電体キャパシタの疲労特性を試験することにより、全ての基板において、確実に、しかも試験時間を増やすことなく、強誘電体キャパシタの良否を判定することが可能となる。[第1の実施形態]図1は、第1の実施形態において使われるシリコンウェハ10を示す概略的平面図である。図1を参照するに、前記シリコンウェハ10上には各々一つの半導体チップに対応する多数のチップ領域11が画成されており、前記各々のチップ領域11には強誘電体キャパシタを有する例えば強誘電体メモリなどの半導体装置ないし半導体集積回路装置が形成されている。このようにして形成された半導体装置は、製造工程の終了後、前記チップ領域11を隔てるスクライブライン11Lに沿ってダイシングされ、個々の半導体チップへと分割される。さらに前記シリコンウェハ10上には、前記シリコンウェハ上に形成された強誘電体キャパシタの特性を検査するためのモニタパタ―ン11Mが、前記チップ領域11を避けて例えばスクライブライン11L上などに数カ所、図示の例では5箇所形成されている。これらのモニタパタ―ン11Mは孤立した強誘電体キャパシタであり、各チップ領域11に形成されている強誘電体キャパシタと同じプロセスで同じ構造に形成されており、このような特性の検査に使われる。ただし、モニタパタ―ン11Mはチップ領域11に形成されたメモリセルを構成する強誘電体キャパシタではないため、モニタパタ―ン11Mを使って行った強誘電体キャパシタの試験は、間接的な試験となる。先にも述べたように、強誘電体キャパシタを有する強誘電体メモリなどの半導体装置では、半導体装置の形成後、通常の動作試験の他に、強誘電体キャパシタの疲労特性について試験し、これを保証することが要求される。強誘電体キャパシタの疲労特性の試験では、強誘電体キャパシタにデータを書き込み読み出すプロセスを、繰り返し、所定保証回数まで行う必要がある。図2Aは、前記シリコンウェハ10上に形成される半導体装置10Aの例を、図2Bは、同じく前記シリコンウェハ10上に形成される半導体装置10Bの例をそれぞれ示す断面図である。図2Aを参照するに、半導体装置10Aはプレーナ型の強誘電体メモリであり、図2Aにはその一つのメモリセルのみが示されている。より具体的には前記シリコンウェハ10、あるいは後で説明するシリコンウェハ60に対応するシリコン基板10A上には素子分離領域10IAによりメモリセルトランジスタのための素子領域10AAが画成されており、前記素子領域10AAにはゲート絶縁膜11Aを介してアモルファスあるいはポリシリコンよりなるシリコンパタ―ン12Aとシリサイドパタ―ン13Aを積層したポリサイド構造のゲート電極パターン12GAが形成されている。さらに前記ゲート電極パターン13GAの相対向する側壁面上には側壁絶縁膜12sAが形成されている。前記シリコン基板10A中には前記ゲート電極パターン12GAの前記相対向する側壁面に対応してソースエクステンション領域10aおよびドレインエクステンション領域10bが不純物元素のイオン注入により、前記シリコン基板10Aとは逆導電型に形成されており、さらに前記シリコン基板10A中には、前記側壁絶縁膜12sAの、前記ゲート電極12GA直下のチャネル領域から見て外側に、やはり不純物元素のイオン注入により、前記ソースエクステンション領域10aおよびドレインエクステンション領域10bと同じ導電型のソース領域10cおよびドレイン領域10dが形成されている。一例によれば、前記ゲート絶縁膜は6nm~7nmの膜厚を有する熱酸化膜よりなり、前記ゲート電極12GAを構成するシリコンパターン12Aは50nmの膜厚を有し、前記シリサイドパタ―ン13AはWSiよりなり150nmの膜厚を有し、ゲート電極12GAは360nmの幅を有する。この場合、図2Aのメモリセルトランジスタは360nmのゲート長を有する。また側壁絶縁膜12SAは45nmの膜厚を有し、前記SiON膜12NAは20nm~30nmの膜厚を有する。また前記素子領域10AAはBによりp型にドープされ、前記ソースエクステンション領域10aおよびドレインエクステンション領域10bはPによりn型にドープされている。また前記ソース領域10cおよびドレイン領域10dはAsによりn型にドープされている。ただし図2Aのメモリセルトランジスタは、上記のものに限定されるわけではない。前記ゲート電極12GAは前記側壁絶縁膜12sAもろとも、前記シリコン基板10A上に形成されSiON膜あるいはSiN膜よりなる酸素バリア膜12NAを介して層間絶縁膜14Aにより覆われており、前記層間絶縁膜14A中には前記ソース領域10cに電気的にコンタクトするビアプラグ14aAと、前記ドレイン領域10dに電気的にコンタクトするビアプラグ14bAが形成されている。さらに前記層間絶縁膜14A上には配線パタ―ン15aAおよび15bAが、それぞれ前記ビアプラグ14aAおよび14bAに電気的にビアして形成されており、前記層間絶縁膜14A上には次の層間絶縁膜15Aが、前記配線パタ―ン15aAおよび15bAを覆って形成されている。前記層間絶縁膜15A上には水素バリア膜となる膜厚が例えば20nmのAl2O3膜16Aが形成され、前記Al2O3膜16A上には、Pt膜などの下部電極17Aと、111配向したPZT膜などよりなる強誘電体膜18Aと、IrO2膜18Aなどよりなる上部電極19Aとが、それぞれ150nm,140nm、250nmの膜厚で、いずれもスパッタ法により順次積層されて強誘電体キャパシタメモリセルキャパシタMCAを形成しており、前記強誘電体キャパシタMCA中の強誘電体膜18Aおよび上部電極19Aよりなる積層部分は、膜厚が50nmのAl2O3膜よりなる別の水素バリア膜20Aにより覆われ、さらに下部電極17Aを含む強誘電体キャパシタMCAの全体が、さらに膜厚が20nmの別のAl2O3膜よりなる水素バリア膜21Aにより覆われている。これらの水素バリア膜16A,20A,21Aは、前記半導体装置の製造工程において前記強誘電体キャパシタMCA中に水素が侵入し、強誘電体膜18Aを還元してしまうのを防止している。また前記下部電極17Aを構成するPt膜は強い111配向を示し、その上に形成される強誘電体膜18Aの結晶配向を111配向に規制する。さらに前記層間絶縁膜15Aには次の層間絶縁膜22Aが形成され、前記層間絶縁膜22A中には前記上部電極19Aにコンタクトするビアプラグ22aAと、前記下部電極17Aにコンタクトするビアプラグ22bAが形成され、さらに前記層間絶縁膜22A上には第1の配線パタ―ン23aAが前記ビアプラグ22aAにビアして、また第2の配線パタ―ン23bAが前記ビアプラグ22bAにビアして、それぞれ形成されている。前記配線パタ―ン23bAは、図示していない別のビアプラグにより、前記配線パタ―ン15bAおよび前記素子領域10AAに形成されたメモリセルトランジスタのドレイン領域10dに接続される。かかる強誘電体メモリでは、前記メモリセルトランジスタを介して前記電極17Aと19Aの間に電圧を印加することにより、情報が前記強誘電体膜18A中に自発分極の形で記録される。また前記下部電極17Aと上部電極19Aの間に前記強誘電体膜18Aにより誘起される電圧を基準電圧と比較することで、前記強誘電体膜18A中に書き込まれた情報が読み出される。次に図2Bを参照するに、半導体装置10Bはスタック型の強誘電体メモリであり、図2Bにはその一つのメモリセルのみが示されている。より具体的には前記シリコンウェハ10、あるいは後で説明するシリコンウェハ60に対応するシリコン基板10B上には素子分離領域10IBによりメモリセルトランジスタのための素子領域10ABが画成されており、前記素子領域10ABにはゲート絶縁膜11Bを介してポリシリコンパタ―ン12Bとシリサイドパタ―ン13Bを積層したポリサイド構造のゲート電極パターン12GBが形成されている。さらに前記ゲート電極パターン13GBの相対向する側壁面上には側壁絶縁膜12sBが形成されている。前記シリコン基板10B中には前記ゲート電極パターン12GBの前記相対向する側壁面に対応してソースエクステンション領域10eおよびドレインエクステンション領域10fが不純物元素のイオン注入により、前記シリコン基板10Bとは逆導電型に形成されており、さらに前記シリコン基板10B中には、前記側壁絶縁膜12sBの、前記ゲート電極12GB直下のチャネル領域から見て外側に、やはり不純物元素のイオン注入により、前記ソースエクステンション領域10eおよびドレインエクステンション領域10fと同じ導電型のソース領域10gおよびドレイン領域10hが形成されている。一例によれば、前記ゲート絶縁膜11Bは6nm~7nmの膜厚を有する熱酸化膜よりなり、前記ゲート電極12GBを構成するシリコンパターン12Bは50nmの膜厚を有し、前記シリサイドパタ―ン13BはWSiよりなり150nmの膜厚を有し、ゲート電極12GBは360nmの幅を有する。この場合、図2Bのメモリセルトランジスタは360nmのゲート長を有する。また側壁絶縁膜12SBは45nmの膜厚を有し、SiON膜12NBは20nm~30nmの膜厚を有する。また前記素子領域10ABはBによりp型にドープされ、前記ソースエクステンション領域10eおよびドレインエクステンション領域10fはPによりn型にドープされている。また前記ソース領域10gおよびドレイン領域10hはAsによりn型にドープされている。ただし図2Bのメモリセルトランジスタが上記のものに限定されるわけではない。前記ゲート電極12GBは前記側壁絶縁膜12sBもろとも、前記シリコン基板10B上に酸素バリア膜として機能する膜厚が20nm~30nmのSiN膜12NBを介して形成された層間絶縁膜14Bにより覆われており、前記層間絶縁膜14B中には前記ソース領域10gに電気的にコンタクトするビアプラグ14aBと、前記ドレイン領域10hに電気的にコンタクトするビアプラグ14bBが形成されている。さらに前記層間絶縁膜14B上には配線パタ―ン15aBが、前記ビアプラグ14aBに電気的にビアして形成されており、前記層間絶縁膜14A上には次の層間絶縁膜15Bが、前記配線パタ―ン15aBを覆って形成されている。前記層間絶縁膜15B上には水素バリア膜となるAl2O3膜16Bが形成され、前記Al2O3膜16B上には、Pt膜などの下部電極17Bと、111配向したPZT膜などよりなる強誘電体膜18Bと、IrO2膜などよりなる上部電極19Bとが、いずれもスパッタ法により順次積層されて強誘電体キャパシタMCAを形成しており、前記強誘電体キャパシタMCAは、Al2O3膜よりなる別の水素バリア膜20Bにより覆われている。これらの水素バリア膜16B,20BAは、前記半導体装置の製造工程において前記強誘電体キャパシタMCA中に水素が侵入し、強誘電体膜18Bを還元してしまうのを防止している。さらに図2Bのスタック型の強誘電体メモリでは、前記水素バリア膜16B,前記層間絶縁膜15B,14Bを貫通して、ビアプラグ14bBが形成され、前記下部電極17Bを前記素子領域10ABに形成されたメモリセルトランジスタのドレイン領域10hに接続している。また前記下部電極17Bを構成するPt膜は強い111配向を示し、その上に形成される強誘電体膜18Bの結晶配向を111配向に規制する。さらに前記層間絶縁膜15Bには次の層間絶縁膜22Bが形成され、前記層間絶縁膜22B中には前記上部電極19Nにコンタクトするビアプラグ22aBが形成され、さらに前記層間絶縁膜22B上には配線パタ―ン23aBが前記ビアプラグ22aBにビアして形成されている。かかる強誘電体メモリでは、前記メモリセルトランジスタを介して前記電極17Bと19Bの間に電圧を印加することにより、情報が前記強誘電体膜18B中に自発分極の形で記録される。また前記下部電極17Bと上部電極19Bの間に前記強誘電体膜18Bにより誘起される電圧を基準電圧と比較することで、前記強誘電体膜18A中に書き込まれた情報が読み出される。図2Aおよび図2Bは、一つの半導体装置が一つのメモリセルのみを含む場合を示しているが、後の実施形態で説明するように、これらの半導体装置は、一つ一つが図2Aあるいは2Bに示す構成の強誘電体メモリ素子を多数集積化した半導体集積回路装置であってもよい。図3は、このようなシリコンウェハ10上に形成された多数の半導体素子、特にその強誘電体キャパシタに対して疲労試験を行うために本実施形態において使われる試験装置40の概要を示すブロック図である。図3を参照するに試験装置40は、不揮発性メモリや磁気記録装置などのデータ記録装置を備えたコンピュータを含むデータベース41を備えており、前記データベース41には、前記シリコンウェハ10上のどのチップ領域11において、強誘電体キャパシタの疲労特性が最も劣るか、についての面内分布に関する情報が、前記図1のシリコンウェハ10上のそれぞれのチップ領域11に形成された多数の強誘電体キャパシタの疲労特性の実測に基づいて記録されている。一例では、このような情報は前記コンピュータのデータ記録装置に格納される。例えばこのようなデータベース41の構築を、強誘電体キャパシタの疲労特性を実測することにより行う場合には、例えば図1のシリコンウェハ10上の全てのチップ領域11について一つずつ強誘電体キャパシタを選択し、これにデータの書込と読み出しを107回以上、好ましくは所定保証回数に対応する1011回以上行うことが、まず考えられる。ただし、この方法では試験に非常に時間がかかる。一方、前記強誘電体キャパシタの強誘電体膜として111配向したPZT膜やSBTSrBi2Ta2O9膜を使う場合、強誘電体膜の疲労特性と111配向ないし222配向の程度、すなわち結晶配向性とが関連していることが知られており、疲労特性に優れたPZT膜は111配向ないし222配向への結晶配向性が90以上実際には93以上と高く、疲労特性に劣るPZT膜は111配向ないし222配向への結晶配向性がより低いことがわかっている。ここで結晶配向性とは、強誘電体膜を構成する強誘電体結晶粒のうち、111配向しているものの割合を表している。そこで、前記シリコンウェハ10上の全チップ領域11について、X線回折により、強誘電体膜の結晶配向の程度、すなわち111配向あるいは222配向の程度を求めることにより、最も111配向あるいは222配向の程度が低いチップ領域11を簡便に求めることが可能である。なおPZTは一般にPbZr,TiO3の化学式を有するペロブスカイト型の化合物であるが、ここではさらにLaを含む、組成がいわゆるPLZTPb,LaZr,TiO3で表される化合物、あるいはこれらのCaやSrがドープされた化合物も含むものとする。例えば強誘電体キャパシタの強誘電体膜としてPZT膜を使い、前記PZT膜をスパッタ法あるいはゾルゲル法で形成した場合には、図1に斜線を付して示すシリコンウェハ10のうち、中心部のチップ領域11において、111配向あるいは222配向の結晶配向性が最も低くなることが経験的に知られている。またMOCVD法など別の製造方法を採用した場合には、図1においてウェハ中心部以外の、例えば周辺部のチップ領域11において、前記111配向あるいは222配向の結晶配向性が劣化することが経験的に知られている。前記データベース41には、このような情報が格納されている。前記データベース41に格納される情報の具体例としては、ウェハの径、強誘電体膜の種類、強誘電体膜の製造方法、結晶配向性の面内分布あるいは疲労特性の面内分布などが挙げられる。そこで、本実施形態では前記データベース41に格納された情報に基づいて疲労試験を制御する制御装置42が、製品となる半導体装置の製造の際、ウェハないし基板上に形成された強誘電体キャパシタのうち、前記最も強誘電体キャパシタの疲労特性の劣化が顕著である特定のチップ領域の特定の強誘電体キャパシタを、前記情報に基づいて指定し、指定されたチップ領域において選ばれた強誘電体キャパシタに対し、データの書込および読み出しのためのテスタないしプローブカード43をビアさせ、例えば90°Cの温度条件かで所定の保証回数にわたり繰り返し、試験データの書込および読み出しを行うことにより、疲労試験を行う。この疲労試験は本実施形態では、製品として出荷される半導体装置が形成される多数のウェハの全てに対して実行される。図4Aは、このような情報をもとに、図3の試験装置40を使って、製品として出荷される半導体装置が形成されるウェハ60に対して実行される、本実施形態による試験、すなわち疲労試験および動作試験の概要を示すフローチャートである。図4Aを参照するに、前記ウェハ60上の各チップ領域には前記図2Aあるいは図2Bで説明したような半導体装置が、それぞれの強誘電体キャパシタを伴って形成されており、ステップ1において前記ウェハ60上に前記ウェハ10の場合におけるモニタパタ―ン10Mと同様に形成されているモニタパタ―ン60Mを使って、疲労試験が例えば107回程度行われ、強誘電体キャパシタの疲労特性に基づいて強誘電体膜の概略的品質が確認される。ステップ1のモニタチェックをパスしないウェハは破棄され、次のウェハが試験される。次にステップ2において、前記ウェハ60のうち、前記図3のデータベース41の面内分布に関する情報に基づき、最も劣る疲労特性を示すと思われるチップ領域61Cが、特定領域として選択される。図3の例では、かかる特定領域61Cはウェハ60の中心部に位置している。ただし本実施形態はかかる特定の場合に限定されるものではなく、前記特定領域61Cがウェハ60の外周部に位置する場合も含むものである。なお前記ステップ2で前記データベース41から読み出される情報は、前記ウェハ60上への強誘電体キャパシタの形成に使われる製造方法、例えば強誘電体キャパシタの強誘電体膜として111配向したPZT膜を、スパッタ法により形成するなど、と同じ製造方法に対応した情報が選ばれる。次にステップ3において、このようにして選択した特定領域について、強誘電体キャパシタの疲労試験が、図2のプローブ43を使って実行される。かかる疲労試験は例えば90°Cの温度で実行され、データ0およびデータ1を繰り返し例えば所定の保証書き換え回数に対応して1×1011回だけ、書込み読み出すことで、強誘電体膜に分極反転が繰り返し誘起され、試験される。なお一般的な半導体装置のプローブ試験では、8個のチップが同時に試験できるように多数のプローブを備えたプローブカードが使われるが、通常のプローブカードは測定したいチップの特定の強誘電体メモリセルに対応したブローブにのみ電圧電流を印加することが可能であり、このため本実施形態における1チップのみの試験でも、このような通常のプローブカードを、改造することなく使うことが可能である。前記ステップ3の疲労試験の結果、前記特定領域61Cにおける強誘電体キャパシタの疲労特性が不良であると判定されると、そのウェハ60はステップ4において破棄される。一方前記ステップ2の疲労試験の結果合格と判定された場合、そのウェハ60上の全ての強誘電体メモリセルは疲労試験に合格したものとみなされ、次にウェハ60に対して、ステップ5において動作試験プローブ試験が、前記ウェハ60上の全てのチップに対して、前記プローブカード43を使って、例えば一度に8チップずつ、順次実行される。図4Aには前記ステップ5の動作試験の内容が記載されている。図4Aを参照するに、動作試験は例えば、90°Cで強誘電体キャパシタに第1のデータ、例えば101010の書込がなされる第1のプローブ試験S51と、その後に行われる250°Cでの第1のエージング試験S52と、前記第1のエージング試験S52の後、やはり90°Cで前記第1のデータを読み出し、さらに前記第1のデータを論理反転させた第2のデータ010101を書き込む第2のプローブ試験S53と、前記第2のプローブ試験53の後に行われる250°Cでの第2のエージング試験S54と、前記第2のエージング試験S54の後、やはり90°Cで前記第2のデータを読み出す第3のプローブ試験S55より構成されている。先にも述べたようにこのステップS5の動作試験は、全ウェハの全てのチップ領域について実施される。さらに前記ステップ6において、前記ステップ5の動作試験の結果に基づいて歩留まりが判定され、ステップ7において、前記疲労試験で使われた半導体装置、および前記動作試験で不良と判定された半導体装置を含むチップ領域が不良として、図4Aの試験プロセスを制御しているシステムに登録される。さらにステップ8において前記ウェハ60の半導体チップへのダイシング工程が実行され、ステップ9において登録された不良チップ、およびステップ2で疲労試験に使われた半導体チップを除く良品チップが選択され、ステップ10において選択された良品チップが製品として出荷される。本実施形態によれば、生産ロット中の全てのウェハについて疲労試験が行われ、かつ疲労試験は実際の製品と同じ半導体装置について直接的に実施されるため、モニタパタ―ンだけを使った、しかもウェハを抜き出して行うような間接的な疲労試験に比べて信頼性の高い試験結果を得ることができる。またその際、疲労試験はウェハ中の最も疲労特性が劣る半導体チップに対応するチップ領域において実行されるため、試験を所定の保証書き換え回数まで行っても、試験に要する時間はたいして増加しない。なお図4Aのフローチャートにおいて、ステップ5のプローブ試験がステップ2の疲労試験の前に行われていることに注意すべきである。これは、もしもこのように疲労試験をプローブ試験の後に行った場合には、疲労試験される強誘電体メモリセルの全てにデータが先のプローブ試験で書き込まれており、例えば90°Cの温度で1×1011回にわたり行われる疲労試験の際の熱によりこれらの強誘電体メモリセルを構成する強誘電体キャパシタのインプリント特性が劣化してしまうためである。図4Bは、図4Aのフローチャートで使われる情報を取得するための本実施形態によるプロセスの一例を示す。図4Bを参照するに、ステップ21において所定の径のシリコンウェハが、前記図1のウェハ10のように準備され、ステップ22において、各チップ領域11に強誘電体メモリなどの強誘電体キャパシタを有する半導体装置が形成される。例えば前記所定の径のシリコンウェハは、前記図4Aの工程で使われ製品となる半導体装置が形成されるシリコンウェハの径と同じに選ばれる。このような所定の径としては、例えば20cmの径、あるいは30cmの径が挙げられる。次にステップ23において必要ならば強誘電体キャパシタの上部電極を除去して強誘電体膜を露出し、X線測定により、各チップ領域における111配向の結晶粒の割合を測定し、111配向の面内分布を取得する。このX線測定は、情報取得のために使われるウェハ上の全チップ領域について行ってもよいが、各チップ領域の特性がウェハ中心の回りで回転対称であることが知られている場合などには、中心から外周へ、あるいは外周から中心へ、特定の測定線に沿って測定することで、測定時間を短縮することができる。さらにステップ24において、上記取得された面内分布に基づき、最も配向性の劣るチップ領域の、ウェハ上における位置を検出する。例えばステップ24では、111配向するPZT結晶粒の割合以下111配向率とするが90以下になるようなチップ領域が検出される。またステップ24で前記111配向率が90以下になるようなチップ領域が存在せず、全てのチップ領域でより高い111配向率が得られている場合には、前記配向率が最も劣るチップ領域として、111配向率がより高い、例えば93以下、95以下、98以下、などのチップ領域が検出されることもある。さらにステップ25において、前記ステップ24で求められた、最も配向性の劣るチップ領域の、ウェハ上における位置についての情報を、ウェハ中心部、あるいはウェハ周辺部のような形で、例えば半導体装置作成の日付や時間とともに、図3のデータベース41に蓄積する。なおステップ24で検出された配向率が最も劣るチップ領域が複数個ある場合には、これら複数個のチップ領域が前記データベース41に格納され、図4のステップ2において特定領域を指定する場合に、これら複数のチップ領域の任意の一つが選ばれる。図4Cは、図4Bのフローチャートの変形例であり、図4Bのステップ23の代わりに実行されるステップ23Aにおいて、ウェハ上の強誘電体膜のQSW特性を各チップ領域について、電気特性の測定により求める。その他の点において図4Cのフローチャートは図4Bのものと同じである。この電気測定は、情報取得のために使われるウェハ上の全チップ領域について行ってもよいが、各チップ領域の特性がウェハ中心の回りで回転対称であることが知られている場合などには、中心から外周へ、あるいは外周から中心へ、特定の測定線に沿って測定することで、測定時間を短縮することができる。[第2の実施形態]先にも説明したように、図2Aあるいは図2Bの半導体装置は集積化されてより大きな半導体集積回路装置の一部を構成する場合がある。以下では、このように図2Aのプレーナ型強誘電体メモリが、より大きな半導体集積回路装置80を構成する場合について説明する。図5は、このような半導体集積回路装置80の構成を示す断面図である。図5を参照するに、半導体集積回路装置80はプレーナ型の強誘電体メモリセルを含み、図1のシリコンウェハ10あるいは図4のシリコンウェハ60に対応するシリコン基板100上に構成されている。すなわち前記シリコン基板100上にはLOCOS型の素子分離領域LI1,LI2,LI3により強誘電体セル部100Aの素子領域100Aおよびロジック回路部の素子領域100Bが画成されており、さらに素子分離領域LI1上にはビアパッド部100Cが、また素子分離領域LI3上にはその他の周辺回路部100Dが形成されている。前記素子領域100Aにはポリシリコンあるいはアモルファスシリコンよりなるゲート電極G1およびドレインエクステンション領域100a,ソースエクステンション領域100b、ドレイン領域100c,ソース領域100dを有するトランジスタTr1と、ポリシリコンあるいはアモルファスシリコンよりなるゲート電極G2およびソースエクステンション領域100e,ドレインエクステンション領域100f、ソース領域100g,ドレイン領域100hを有するトランジスタTr2とが、トランジスタTr1のソースエクステンション領域100bとトランジスタTr2のソースエクステンション領域100eを共有し、またトランジスタTr1のソース領域100dとトランジスタTr2のソース領域100gを共有して形成されている。また前記素子領域10Bにはゲート電極G3およびソースエクステンション領域100i,ドレインエクステンション領域100j、ソース領域100k,ドレイン領域100lを有するトランジスタTr3が形成されており、素子分離領域LI3上には前記ゲート電極G1~G3と同様なシリコンパターンG4が形成されている。前記ゲート電極G1~G3およびシリコンパターンG4は、それぞれの側壁絶縁膜ごと、前記シリコン基板100上に形成されたSiN膜あるいはSiON膜よりなる酸素バリア膜101により覆われ、前記酸素バリア膜101上には、例えばプラズマTEOS膜よりなる第1の層間絶縁膜102が、TEOSを原料としたプラズマCVD法により形成される。さらに前記第1の層間絶縁膜102の上面が、例えば化学機械研磨CMP法により平坦化され、さらに前記平坦化された上面に、膜厚が例えば20nmのAl2O3膜よりなる水素バリア膜103が形成される。前記水素バリア膜103上には、前記図2Aで説明した強誘電体キャパシタMCAの下部電極17Aに対応するPt膜と強誘電体膜18Aに対応する111配向した強誘電体膜18と上部電極19Aに対応するIrO2膜19とが、いずれもスパッタ法により順次積層され、まずIrO2膜19およびその下の強誘電体膜18が個々のキャパシタに対応してパターニングされ、下部電極となるPt膜17が露出される。さらに上記IrO2膜19および強誘電体膜18のパターニングに引き続き、前記強誘電体膜18中に生じた酸素欠損を回復するための熱処理が酸化雰囲気中において実施され、このようにしてパターニングされたIrO2膜19および強誘電体膜18を覆って、図2Aで説明した水素バリア膜20Aが形成される図5では図示せず、図7の拡大断面図を参照。さらに前記Pt膜17上に形成された水素バリア膜20Aをパターニングにより除去した後、前記Pt膜をパターニングして、前記Pt膜17よりなる下部電極上を共有し、かかる下部電極上において強誘電体キャパシタMC1あるいはMC2を含む複数の強誘電体キャパシタMCAが所定方向に配列した構造を形成する。さらにこのようにして形成された強誘電体キャパシタMCAの配列を、図2Aに示した水素バリア膜21Aに対応する水素バリア膜図5では図示せずにより覆い、その上に次の層間絶縁膜104を、やはりTEOSを原料としたプラズマCVD法により形成する。さらに前記層間絶縁膜104中に、個々の強誘電体キャパシタMCAの上部電極19を露出する多数のビアホールと、共通に形成された下部電極17を露出する単一のビアホールとを形成し、前記多数のビアホールにビアプラグ104Aを、前記単一のビアホールにビアプラグ104Bを形成する。また同時に、前記層間絶縁膜104からその下の水素バリア膜103,層間絶縁膜102,酸素バリア膜101を貫通するビアホールを形成し、前記トランジスタTr1のソース領域100cにコンタクトするビアプラグ104Cと、前記トランジスタTr1のドレイン領域100dのドレイン領域100d、従ってトランジスタTr2のソース領域100gにコンタクトするビアプラグ104Dと、トランジスタTr2のドレイン領域100hにコンタクトするビアプラグ104Eと、前記トランジスタTr3のソース領域100iにコンタクトするビアプラグ104Fと、前記トランジスタTr3のドレイン領域100lにコンタクトするビアプラグ104Gと、前記シリコンパターンG4にコンタクトするビアプラグ104Hとを形成する。前記層間絶縁膜104は、例えば化学機械研磨により表面が平坦化され、次に前記層間絶縁膜104の前記平坦化表面上には前記ビアプラグ104A~104Hに対応して、配線パタ―ン105A,105B~105Iが形成され、また前記層間絶縁膜104の前記平坦化表面上にはさらにパッド領域100Cに形成される電極パッドに対応した配線パタ―ン105J、およびこれを囲むガードリングの一部を構成する配線パタ―ン105Kが形成される。図示の例では配線パタ―ン104F~104Hとビアプラグ105F~105Hはそれぞれ対応しており、一方、配線パタ―ン105AはメモリセルキャパシタMC1のビアプラグ104Aとビアプラグ104Cを接続し、配線パタ―ン105EはメモリセルキャパシタMC2のビアプラグ104Aとビアプラグ104Eを接続し、また配線パタ―ン105IがメモリセルキャパシタMC2のビアプラグ104Bに対応して形成されている。これにより、前記メモリセルキャパシタMC1の上部電極19が前記ビアプラグ104A,配線パタ―ン105Aおよびビアプラグ104Cを介して、メモリセルトランジスタTr1のドレイン領域100cに接続され、またメモリセルキャパシタMC2の上部電極19が前記ビアプラグ104A,配線パタ―ン105Eおよびビアプラグ104Eを介して、メモリセルトランジスタTr2のドレイン領域100hに接続される。前記層間絶縁膜104上には、前記配線パタ―ン105A,105B~105Iを覆ってAl2O3よりなる水素バリア膜106が、例えば20nm~30nmの膜厚で形成され、さらに前記水素バリア膜106上には層間絶縁膜107が、例えばTEOSを原料としたプラズマCVD法により形成され、表面が平坦化される。さらに前記層間絶縁膜107の前記平坦化表面上には、例えばAl2O3よりなる水素バリア膜108が例えば50nmの膜厚で形成され、さらにその上に次の層間絶縁膜109が、例えばTEOSを原料としたプラズマCVD法により形成される。層間絶縁膜109およびその下の水素バリア膜108は、前記層間絶縁膜107の平坦化表面に対応した平坦な表面を有している。次に図示の例では前記層間絶縁膜109中に、その下の水素バリア膜108,層間絶縁膜107および水素バリア膜106を貫通して、ビアプラグ109B,109D~109Kが、それぞれ配線パタ―ン105B,105D~105Kに対応して形成される。なおビアパッド部100Cに対応したビアプラグ109Jは、形成されるビアパッドを力学的に支えるため、多数のビアプラグの配列により構成されている。図5では、これら多数のビアプラグの配列を、一括してビアプラグ109Jとして表示してある。前記層間絶縁膜109上には前記ビアプラグ109B,109D~109Kにそれぞれ対応して配線パタ―ン110B,110D~110Kが形成されており、さらに前記層間絶縁膜109上には前記配線パタ―ン105B,105D~105Kを覆って、次の層間絶縁膜110が、例えばTEOSを原料としたプラズマCVD法により形成されている。さらに前記層間絶縁膜110上には例えばAl2O3よりなる水素バリア膜111が例えば50nmの膜厚で形成されており、さらに前記水素バリア膜111上には次の層間絶縁膜1112が、やはりTEOSを原料としたプラズマCVD法により形成されている。前記層間絶縁膜112およびその下の水素バリア膜111および層間絶縁膜110は、前記層間絶縁膜109の平坦化表面に対応した平坦な表面を有している。前記層間絶縁膜112中には、それぞれ前記配線パタ―ン配線パタ―ン110B,110D~110Kに対応したビアプラグ112B,112D~112Kが形成されており、前記層間絶縁膜112上には前記ビアプラグ112B,112D~112Kにそれぞれ対応して配線パタ―ン113B,113D~113Kが形成されている。ここで配線パタ―ン113Jはビアパッド部100Cにおいてビアパッドを形成し、ガードリングを構成する配線パタ―ン113Kにより囲まれている。さらに前記層間絶縁膜112上には次の層間絶縁膜113が、例えばTEOSを原料としたプラズマCVD法により、前記配線パタ―ン113B,113D~113Kを覆って形成されており、さらに前記層間絶縁膜113中には、前記ビアパッド113Jを露出する開口部113PDが形成されている。さらに前記層間絶縁膜113上にはSiNなどよりなるパッシベーション膜114が形成され、前記パッシベーション膜114中には前記開口部113PDに一致して、開口部114PDが形成される。実際には開口部113PDは、開口部114PDと同時に形成されるのが好ましい。さらに前記パッシベーション膜114はさらにポリイミド保護膜115により覆われており、前記ポリイミド保護膜115には、前記開口部114PDを介してビアパッド113Jを露出する開口部115PDが形成される。図6Aは、このような強誘電体メモリを集積化した半導体集積回路装置において形成されるメモリセルアレイ1の全体を示す平面図、図6Bは前記図6A中、前記メモリセルアレイ1のうち、枠で囲んだ部分を拡大して示す拡大平面図である。特に図6Bを参照するに、Ptよりなる前記下部電極17はストライプ状の形状を有し、メモリセルアレイ1中に行列状に、かつ互いに平行な関係で配列されている。各々の下部電極17上には強誘電体膜18が、前記下部電極17に対応した大きさおよび形状でストライプ状に形成されており、さらに前記強誘電体膜18上には、個々のメモリセルキャパシタMCAに対応して多数のビアプラグ104Aが、図示の例では二列に配列されている。なお図6Bでは下部電極17が見えるように多少下部電極17のストライプパタ―ン幅を強誘電体膜18のストライプパタ―ンの幅よりも大きく描画しているが、実際にはこれらは同じパタ―ン幅でパターニングされている。一つの下部電極17について注目すると、ストライプ状の当該下部電極17の両端にはビアプラグ104Bが形成されており、これらのビアプラグ104Bは、当該下部電極17上に形成された、多数の上部電極19にそれぞれ対応した多数の強誘電体キャパシタMCAに共通に設けられている。なお図6Bの例では、左端のビアプラグ104Bが、図6Aの平面図と対比してわかるように、図6Aのメモリセルアレイ1の左端に形成されたビアプラグ104に対応している。このような大きなメモリセルアレイ1の周辺部に形成された強誘電体キャパシタは、様々な理由で特性が不良になりやすいため、メモリセルアレイ1の周辺部から2~3個までの強誘電体キャパシタはダミーセルアレイ19DUMMYとされ、強誘電体メモリなどの半導体装置の動作、すなわちデータの書込や読み出しには使われない。実際の強誘電体メモリなどの半導体装置で使われるのは、前記ダミーセルアレイ19DUMMYの内側の実動作メモリセルアレイ19REALであり、これら実動作セルアレイ19REALに対しては、データの書込や読み出しなどの動作が通常のように行われる。前記実動作セルアレイ19REALおよびダミーセルアレイ19DUMMY中のメモリセルは、いずれもそれぞれの強誘電体キャパシタMCAと、これを駆動するトランジスタTr1やTr2のようなトランジスタより構成されているものと定義する。図7は、図6Bのメモリセルアレイの線A-A’に沿った断面を、前記ビアプラグ104Aおよび104Bが形成される前の状態について示す断面図である。図7の断面図では、ダミーセルは図示されない。図7を参照するに、前記層間絶縁膜104上にはレジストパターンR1が形成され、前記層間絶縁膜104中には前記レジストパターンR1をマスクとしたドライエッチングにより、前記ビアプラグ104Bのためのビアホール104bが、前記下部電極17を露出するように形成されている。また前記層間絶縁膜104中には、それぞれの強誘電体メモリセルを構成する強誘電体キャパシタMCAに対応して、前記ビアプラグ104Aのためのビアホール104aが、前記上部電極19を露出するように形成されている。なお図示の例ではIrO2よりなる前記上部電極19は、非化学量論組成IrOxを有し酸化度のより低い下部19aと、より化学量論組成IrO2、あるいはこれに近い組成を有し、従って酸化度の高い上部電極19bの積層より構成されている。かかる構造では、前記ビアホール104bを形成する際に、Ptよりなる下部電極17の一部が飛散し、レジストパターンR1の上部にPtを主成分とする不純物粒子17Zとして堆積することがある。レジストパターンR1は一般に炭素と水素の化合物であるため、このようなパターニング工程の際に、例えばドライエッチングのためのプラズマの作用で水素を放出する場合があるが、放出された水素はこのようなPtを主とする不純物粒子17Zの触媒作用により活性化され、活性水素Hが形成されるおそれがある。このような活性水素Hが下部電極17と強誘電体膜18の界面を伝搬してメモリセルアレイ1内に侵入すると、強誘電体膜18を構成するPZTなどの強誘電体を還元してしまい、強誘電体メモリセルは必要な強誘電性を失ってしまう。またこのようなビアホール104bに侵入した水素も、下部電極17を構成するPtの触媒作用により活性化して、強誘電体膜18を還元するように作用する。このような水素による強誘電体膜18の還元が最も強く表れる実動作セルアレイ19REALは、図7より明らかなように最もビアホール104bに近いセル19Mであると考えられる。なおビアホール104aにも水素は侵入する可能性があるが、上部電極19のうち、特に上側の電極部分19bは先にも述べたように化学量論組成IrO2に近い組成を有しているため、またPtを含んでいないため触媒作用は弱く、強誘電体膜18の特性に深刻な問題は生じない。このようなことから、強誘電体メモリセルのメモリセルアレイを有する本実施形態による半導体集積回路装置80の場合、最も強誘電体膜の劣化が進む実動作セルアレイ19REALは、前記シリコン基板100に対応するシリコンウェハ60の中心部に位置する半導体チップのうち、もっとも下部電極ビア104Bに最も近い、従って水素源に最も近い実動作セル19Mであると考えられる。そこで本実施形態では強誘電体キャパシタの疲労試験を行う際、ウェハ上における結晶配向ないし疲労特性の面内分布に関する事前の情報に基づいて、最も強誘電体膜の劣化が顕著な例えばウェハ中心部の特定領域を選び、さらに前記特定領域に含まれるメモリセルアレイのうち、最も下部電極ビア104bに近い特定の強誘電体メモリセル19Mを選び、これに対して所定の保証回数の疲労試験を行うことで、そのウェハ上に形成された半導体チップに対して所定の書き換え回数を保証する。このような特定の強誘電体メモリセルが所定の疲労試験に合格すれば、それよりも特性が良好と考えられる他の強誘電体メモリセルも、上記所定の疲労試験に合格するものと考えてさしつかえない。なお図7の工程の後、前記ビアホール104a,104bはタングステンで充填され、ビアプラグ104A,104Bがそれぞれ形成される。図8は本実施形態により図5の強誘電体メモリが形成されているウェハに対して実施される試験、すなわち疲労試験および動作試験の概要を示すフローチャートである。図8を参照するに、本実施形態では前記シリコンウェハ60上に例えば図7の半導体集積回路装置が、それぞれの強誘電体キャパシタを伴って形成されており、ステップ41において前記モニタパタ―ン60Mを使って、疲労試験が例えば107回程度行われ、強誘電体キャパシタの疲労特性にもとづいて概略的な強誘電体膜の品質が確認される。前記ステップ41のモニタチェックをパスしないウェハは破棄され、次のウェハが試験される。なおこのウェハ60上への強誘電体キャパシタの形成は、前記図3のデータベース41に格納されている情報が前提としている製造方法、例えば強誘電体キャパシタの強誘電体膜として111配向したPZT膜を、スパッタ法により形成するなど、と同じ製造方法により行われる。次にステップ42において、前記ウェハ60上において最も111配向の程度が劣るチップ領域が、前記図4Bあるいは図4Cで説明したプロセスにより取得された面内分布に関する情報に基づいて選択される。前記強誘電体膜18としてスパッタ法やゾルゲル法により形成されたPZT膜を使う場合には、ステップ42においてウェハ中心部のチップ領域61Cが選択される。先にも述べた通り、異なる製造方法や異なる材料系を使う場合には、ステップ42で選択されるチップ領域はウェハ中心部以外のチップ領域である可能性がある。次にステップ42Aにおいて、前記選択されたチップ領域61Cに形成されているメモリセルアレイのうち、下部電極17へのビアプラグ104Bに最も近い実動作メモリセルが選択され、当該実動作メモリセルを構成する強誘電体キャパシタに対して、90°Cで書込および読み出しが所定の保証回数、例えば1×1011回行われ、これにより疲労試験が実行される。選択された特定領域においてこのようなビアプラグ104Bに最も近い実動作メモリが複数存在する場合には、そのうちの任意の実動作メモリが選択される。さらにステップS43では前記ステップ42Aにおいて選択された実動作メモリについて、所定の保証回数、例えば1×1011回以上、書込および読み出しを繰り返し、疲労特性を評価する。所定の疲労特性が得られていなければ、そのウェハはステップ44において破棄され、次のウェハを使った次の試験がステップ41において開始される。一方ステップ43の結果、選択されたチップ領域の選択された実動作メモリセルについての疲労特性試験が合格であった場合、ステップ45において、先に図4Aで説明した動作試験プローブ試験が行われる。先にも説明したように、この動作試験はウェハ60上の全てのチップ領域の全てのメモリセルに対して実行される。前記ステップ45の内容は、図4Aのフローチャートの場合と同じで、ステップ51における90°Cでのプローブ試験1と、ステップ52における250°Cでのエージングと、ステップ53における90°Cでのプローブ試験2と、ステップ54における250°Cでのエージングと、ステップ55における90°Cでのプローブ試験3と、より構成される。さらに前記ステップ46において、前記ステップ45の動作試験の結果に基づいて歩留まりが判定され、ステップ47において、前記疲労試験で使われた半導体装置、および前記動作試験で不良と判定された半導体装置を含む半導体チップが不良として、図4Aの試験プロセスを制御しているシステムに登録される。さらにステップ48において前記ウェハ60の半導体チップへのダイシング工程が実行され、ステップ49において登録された不良チップを除く良品チップが選択され、ステップ50において選択された良品チップが製品として出荷される。[第3の実施形態]図9は、前記図2Bで説明したスタック型の強誘電体メモリを集積化した半導体集積回路装置80Aの構成を示す断面図である。図9を参照するに半導体集積回路装置80Aは図1のシリコンウェハ10あるいは図4のシリコンウェハ60に対応するシリコン基板200上に構成されており、前記シリコン基板200上にはLOCOS型の素子分離領域LI1,LI2,LI3により強誘電体セル部の素子領域200Aおよびロジック回路部の素子領域200Bが画成されている。前記素子領域200Aにはポリシリコンあるいはアモルファスシリコンよりなるゲート電極G1およびドレインエクステンション領域200a,ソースエクステンション領域200b、ドレイン領域200c,ソース領域200dを有するトランジスタTr1と、ポリシリコンあるいはアモルファスシリコンよりなるゲート電極G2およびソースエクステンション領域200e,ドレインエクステンション領域200f、ソース領域200g,ドレイン領域200hを有するトランジスタTr2とが、トランジスタTr1のソースエクステンション領域200bとトランジスタTr2のソースエクステンション領域200eを共有し、またトランジスタTr1のソース領域200dとトランジスタTr2のソース領域200gを共有して形成されている。また前記素子領域200Bにはゲート電極G3およびソースエクステンション領域200i,ドレインエクステンション領域200j、ソース領域200k,ドレイン領域200lを有するトランジスタTr3が形成されており、素子分離領域LI3上には前記ゲート電極G1~G3と同様なシリコンパターンG4が形成されている。前記ゲート電極G1~G3およびシリコンパターンG4は、それぞれの側壁絶縁膜ごと、前記シリコン基板200上に形成された例えばSiN膜あるいはSiON膜よりなる酸素バリア膜201により覆われ、前記酸素バリア膜201上には第1の層間絶縁膜202が、例えばTEOSを原料としたプラズマCVD法により形成される。前記第1の層間絶縁膜202中には、その下の酸素バリア膜201を貫通して前記トランジスタTr1のドレイン領域200cに電気的にコンタクトするビアプラグ202Aと、前記酸素バリア膜201を貫通して前記トランジスタTr2のドレイン領域200cに電気的にコンタクトするビアプラグ202Bと、前記酸素バリア膜201を貫通して前記トランジスタTr1のソース領域200d、従ってトランジスタTr2のソース領域200gに電気的にコンタクトするビアプラグ202Cと、前記酸素バリア膜201を貫通して前記トランジスタTr3のソース領域200kに電気的にコンタクトするビアプラグ202Dと、前記酸素バリア膜201を貫通して前記トランジスタTr3のドレイン領域200lに電気的にコンタクトするビアプラグ202Eと、前記酸素バリア膜201を貫通して前記シリコンパターンG4に電気的にコンタクトするビアプラグ202Fと、が形成されている。さらに前記第1の層間絶縁膜202の上面が、例えば化学機械研磨CMP法により平坦化され、さらに前記平坦化された上面に、膜厚が例えば20nmのAl2O3膜よりなる水素バリア膜203が形成される。前記平坦化された酸素バリア膜203上には、薄い層間絶縁膜204が例えばTEOSを原料としたプラズマCVD法により平坦な表面で形成されており、前記層間絶縁膜204中には、その下の酸素バリア膜203を貫通して前記ビアプラグ202Aおよび202Bにそれぞれ電気的にコンタクトするビアプラグ204Aおよび204Bが形成されている。さらに前記層間絶縁膜204上には前記図2Bで説明した強誘電体キャパシタMCBの下部電極17Bに対応する例えばPt膜17と前記強誘電体膜18Bに対応する例えば111配向したPZT18と前記上部電極19Bに対応する例えばIrO2膜19とが、順次積層される。このようにして形成された、例えばPt膜17とPZT膜18とIrO2膜19の積層体は、トランジスタTr1,Tr2などの各々のメモリセルトランジスタに対応してパターニングされ、前記ビアプラグ204Aおよび204B上に、前記Pt膜17と前記111配向したPZT膜18とIrO2膜19をスパッタ法により順次積層した強誘電体キャパシタMC1,MC2が、前記メモリセルキャパシタMCBとしてそれぞれ形成される。なお図示の例では、前記各々の強誘電体キャパシタMCBにおいて、IrO2膜19よりなる上部電極上に薄いPt膜290が形成されている。このようにして形成された強誘電体キャパシタMCBは、前記層間絶縁膜204上に例えば50nmの膜厚で堆積されたAl2O3よりなる水素バリア膜205により覆われ、前記水素バリア膜205上には次の層間絶縁膜206が、やはりTEOSを原料としてプラズマCVD法により、前記強誘電体キャパシタMCBを覆うように形成される。前記層間絶縁膜206は表面が例えば化学機械研磨法により平坦化され、さらに前記層間絶縁膜206上にはAl2O3よりなる次の水素バリア膜207と、次の層間絶縁膜208とが順次形成される。層間絶縁膜208は、例えばTEOSを原料としたプラズマCVD法により形成される。さらに前記層間絶縁膜208中には、その下の水素バリア膜207および層間絶縁膜206,さらに水素バリア膜205を貫通して、前記強誘電体キャパシタMCB、すなわち強誘電体キャパシタMC1およびMC2の上部電極の一部を構成するPt膜290にそれぞれコンタクトするビアプラグ108Aおよび108Bが形成され、また前記層間絶縁膜208中には、その下の水素バリア膜207、層間絶縁膜206,水素バリア膜205,層間絶縁膜204および水素バリア膜203を順次貫通して、前記ビアプラグ202C、202D,202Eおよび202Fにそれぞれ電気的にコンタクトするビアプラグ208C,208D,208Eおよび208Fが形成されている。さらに前記層間絶縁膜208上には、図示は省略するが、配線パタ―ンが形成される。図10は、このようなスタック型の強誘電体メモリを集積化した半導体集積回路装置80Aにおいて形成されるメモリセルアレイ1Aの概略を示す平面図である。図10を参照するに、メモリセルアレイ1Aは破線で囲んだ実動作メモリセルアレイ19REALの配列を含み、図示の例では前記実動作メモリセルアレイ19REALを囲んでダミーセルアレイ19DUMMYが、1列分形成されているのがわかる。図10では前記メモリセルアレイ1Aを構成する強誘電体キャパシタMCBにおいて下部電極17および強誘電体膜18を平面図にて図示するため、下部電極17が最も大きく、上部電極19が最も小さいように描いてあるが、図9の断面図に示すように、下部電極17,強誘電体膜18および上部電極19は同じ形状を有するものであってもよい。図11は、このようにして形成されたメモリセルアレイ1Aにおいて、MC1,MC2などの強誘電体キャパシタMCBを形成した後、208A,208Bなどの上部電極に電気接続されるビアプラグを形成する工程を示す。図11を参照するに、このような工程は、前記層間絶縁膜208上に有機物よりなり水素源として作用するレジスト膜R2を形成し、前記レジスト膜R2をマスクに、前記層間絶縁膜208中に、前記ビアプラグ208A,208Bのためのビアホール208a,208bを、その下の水素バリア膜207および層間絶縁膜206を貫通し、前記強誘電体キャパシタMC1,MC2の上部電極19を覆うPt膜290が露出するように形成することで実行される。このようなパターニングプロセスにおいては、前記レジスト膜R2から水素が放出されてビアホール208a,208bに侵入すると、前記Pt膜290において活性化され、強誘電体膜18が還元される問題が生じる。このため一般に図11のような上部ビアホールを形成する工程の後、レジスト膜R2を除去した上で強誘電体キャパシタMCBを酸素雰囲気中で熱処理し、強誘電体膜の酸素欠損回復を行うのが一般的であるが、図12に示すようにメモリセルアレイ1Aのうち、太線で示した最外周部に配列している強誘電体キャパシタMCBは、その外側に連続的な、すなわち開口部がパターニングされていないレジスト膜R2が多量に延在しているため、細線で示したより内側の強誘電体キャパシタMCBよりも多量の水素の影響を受けやすい。換言すると、このような最外周に配列している強誘電体キャパシタMCBの疲労特性が、レジスト膜R2を水素源とする水素により最も劣化を生じやすいと考えられる。そのうち特に劣化しやすいのが、2方向から水素が供給される角部に位置する強誘電体キャパシタである。なお図12では、図10のメモリセルアレイ1Aのうち、実動作セルアレイ19REALのみを示しており、その外側に形成されているダミーセルアレイ19DUMMYは図示していない。そこで本実施形態では、図8の試験の際、ステップ42Aにおいて疲労特性を試験するメモリセルとして、実動作メモリセルアレイ19REALのうち、図12に示したように最外周に配列されたメモリセル、好ましくは角部のメモリセルを、最も疲労特性が劣化しやすいメモリセルとして選択し、当該強誘電体キャパシタMCBに対して所定回数の疲労試験を実施する。ただし図12は前記図11の断面に対応する平面図であり、強誘電体キャパシタMCBが行列状に配列してアレイを形成し、前記ビアホール208a,208bに対応するビアホール208において、前記強誘電体キャパシタMCBの上部電極19を覆うPt膜290が露出されている。続く疲労特性評価ステップ43においてこのような最も疲労特性が劣化し易い実動作メモリセルが前記所定の疲労試験において不合格であった場合には、前記図8のステップ44でそのウェハは破棄される。一方、合格であった場合には、試験プロセスは次のステップ46に進む。図8の以後のステップは、先に説明した場合と同じである。なお上記図12を参照した、疲労試験のためのメモリセルの選択方法は、先の図5に示すプレーナ型の強誘電体メモリを集積化した半導体集積回路装置80の疲労試験においても同様に有効である。すなわち図6A,図6Bに示すメモリセルアレイ1において、最も疲労特性が劣化しやすい実動作メモリセルとして、図6B中に○で囲んだメモリセルMCAが、対応するビアホール104bに最も近く、かつメモリセルアレイ1を囲むレジスト膜R1からの水素の影響を最も受けやすい。これは図7に示されるレジスト膜R1が、図示されているメモリセルアレイの領域外ではパターニングされず連続的に延在するため、大規模な水素源を構成し、従ってメモリセルアレイ中、実動作メモリセルアレイ19REAL最外周部が最も水素の影響を受けやすいためである。図6B中、○で囲んだメモリセルMCAは、このように実動作メモリセルアレイ19REALの最外周部に位置するため、より内側のメモリセルMCAよりも水素の影響を受けやすく、かつビアプラグ104Bに最も近いため、図7に示すようにビアプラグ104Bを形成する際にビアホール104bに侵入した水素の影響を最も受けやすいためである。そこで、前記図8のステップ42Aにおいて、このようなメモリセルを選択することで、製品として出荷される半導体チップに疲労特性が不良のものが混入することを、わずかな試験で回避することができる。[第4の実施形態]先に説明した図4あるいは図8の試験方法では、ステップ2の疲労試験をステップ5の動作試験の前に行っている。このため、実際には、ステップ2の疲労試験で使われる特定領域の強誘電体キャパシタが、正常に動作しない場合も考えられる。本実施形態では、このような場合に備えて、試験開始直後にステップ0において、前記情報により指定され、疲労試験が行われる特定領域のメモリセルを選び、その動作特性を、ステップ5の場合と同様に測定する。図13は、第4の実施形態による試験の概要を示すフローチャートである。ただし図13中、先の実施形態で説明した工程には同一の参照符号を付し、説明を省略する。図13を参照するに、本実施形態では指定されたメモリセルが前記ステップ0の動作試験に合格したならば次にステップ1に進み、先に図4あるいは図8で説明した試験が行われるのに対し、そのメモリセルが不合格であり、従って疲労試験が実施できない場合には、前記図6Bの他の実動作メモリセル、例えば○で囲んだメモリセルMCAの右隣の実動作メモリセルMCAが代替メモリセルとして選択され、再びステップ0の動作試験が行われる。前記ステップ0の動作試験は、一つでも合格すれば打ち切られ、ステップ1でウェハの均一性を確認した後、その合格したメモリセルを使ってステップ2の疲労試験が実施される。なおこのような代替メモリセルの選択は、隣接の実動作メモリセルに限られるものではなく、例えば図6Aのメモリセルアレイ1の他の3隅で、同様なビアプラグ104Bに最も近いメモリセルを選択することも可能である。また図12のスタック型のメモリセルアレイでは、太線で示した実動作メモリセルのいずれかを選ぶことができる。なおこのような動作試験をウェハ上の全てのメモリセルに対して行ってしまうと、その後の疲労試験で全てのメモリセルが不良となる恐れがあるので、ステップ0の動作試験は、試験後不良とされる特定のチップ領域に限定される。[第5の実施形態]図14Aは、第5の実施形態による半導体装置、特に強誘電体メモリセルの構成を示す平面図を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。より具体的には図14Aは、プレーナ型強誘電体メモリセルの平面図を示す。図14Aを参照するに、図14Aの平面図は先に説明した図6Bの平面図に対応しているが、本実施形態では、○で囲んだ疲労特性の測定に使われる実動作メモリセルMCAに最も近いビアプラグ104Bの径を、他のビアプラグ104Bあるいは104Bよりも例えば1.3倍程度大きく形成している。かかる構成によれば、図14A中○で囲んだ測定に使われる強誘電体メモリセルに対するビアプラグ104Bからの水素の影響を確実に強めることができ、疲労特性を確実に劣化させることができる。従ってこのような○で囲んだ強誘電体メモリセルにおいて測定した疲労特性が合格すれば、そのウェハ上の全ての強誘電体メモリセルは疲労特性において合格すると判定することができる。図14Bは前記14Aの実施形態の一変形例を示す平面図である。図14Bを参照するに、本実施形態では○で囲んだ強誘電体メモリMCAに最も近いビアプラグ104Bが、他のビアプラグ104Bや104Bよりも実動作メモリセルアレイ19REALに近接して形成されていることがわかる。かかる構成によっても、図14B中○で囲んだ測定に使われる強誘電体メモリセルに対するビアプラグ104Bからの水素の影響を確実に強めることができ、疲労特性を確実に劣化させることができる。従ってこのような○で囲んだ強誘電体メモリセルにおいて測定した疲労特性が合格すれば、そのウェハ上の全ての強誘電体メモリセルは疲労特性において合格すると判定することができる。このような径を拡大した、あるいは疲労特性を測定される強誘電体キャパシタMCAに近接させたビアプラグ104Bは、製品となる半導体装置を製造する際、データベースにおける結晶配向性の面内分布より疲労特性が最も劣ると推定されるチップ領域において、実動作メモリセルアレイの最も外周に形成しておくのが好ましい。同様に、図15に示すようにスタック型の強誘電体メモリにおいても、実動作メモリセルアレイ19REALの最外周の角部に位置する強誘電体キャパシタMCBにおいて前記開口部208を例えば1.3倍程度拡げることにより、これらの強誘電体キャパシタにおける疲労特性を劣化させることができる。そこでこのような劣化した疲労特性を有する強誘電体キャパシタにおいて疲労特性が合格したならば、同じウェハ上の他の強誘電体キャパシタにおいても疲労特性が合格していると確実に判定することができる。このような径を拡大した強誘電体キャパシタMCBは、製品となる半導体装置を製造する際、データベースにおける結晶配向性の面内分布より疲労特性が最も劣ると推定されるチップ領域において、実動作メモリセルアレイ19REALの最も外周の角部に形成しておくのが好ましい。なお上記の各実施形態は、強誘電体膜がスパッタ法により形成される場合について説明したが、上記の説明よりわかるように強誘電体膜を他の製造方法、例えばゾルゲル法やMOCVD法により形成する場合でも上記の説明は有効である。この場合には、データベース41から読み出される情報として、製品となる強誘電体メモリの製造に使われる製造方法に対応した情報を読み出せばよい。以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形変更が可能である。付記1基板上に形成された強誘電体キャパシタの疲労特性の面内分布を取得する第1の工程と、前記面内分布に基づいて、半導体装置を製造する第2の工程と、を含み、前記第2の工程は、前記半導体装置が形成される基板上に複数の強誘電体キャパシタを形成し、前記第1の工程で取得された疲労特性の面内分布から、前記半導体装置が形成される基板上の特定領域を指定し、前記特定領域に形成された前記強誘電体キャパシタについて疲労特性を測定し、前記特定領域の強誘電体キャパシタについて測定した前記疲労特性に基づき、前記特定領域の強誘電体キャパシタについて良否判定を行い、前記良否判定の結果が良であれば、前記複数の強誘電体キャパシタの全てについて良と判定することを特徴とする半導体装置の製造方法。付記2前記第1および前記第2の工程における強誘電体キャパシタは、いずれも上部電極および下部電極のいずれかに、水素に対する触媒作用を有する金属を有することを特徴とする付記1記載の半導体装置の製造方法。付記3前記面内分布の取得は、予め前記第1の工程において前記基板上に形成された強誘電体キャパシタに用いられている強誘電体膜の結晶品質の分布を測定することによりなされることを特徴とする付記1または2記載の半導体装置の製造方法。付記4前記面内分布の取得は、予め前記第1の工程において前記基板上に形成された強誘電体キャパシタに用いられている強誘電体膜の結晶配向の分布の測定によりなされることを特徴とする付記1~3のうち、いずれか一項記載の半導体装置の製造方法。付記5前記第1の工程および前記第2の工程において前記強誘電体膜はいずれもPZT膜であり、前記特定領域の指定では、前記製品となる半導体装置が形成される基板上において前記強誘電体膜が111配向あるいは222配向を示す配向率が90以下となるような領域を、前記面内分布に基づいて前記特定領域として指定することを特徴とする付記1~4のうち、いずれか一項記載の半導体装置の製造方法。付記6前記第2の工程は、製品として出荷される半導体装置が形成される全ての基板について、順次実行されることを特徴とする付記1~5のうち、いずれか一項記載の半導体装置の製造方法。付記7前記製品となる半導体装置が形成される基板上には、前記半導体装置のチップに対応した複数のチップ領域が画成されており、前記複数の強誘電体キャパシタは前記複数のチップ領域の各々にアレイの形で形成されており、前記アレイは実動作キャパシタのアレイと前記実動作キャパシタのアレイを囲むダミーキャパシタのアレイとを含み、前記良否判定を行う強誘電体キャパシタは、前記特定領域に含まれる実動作キャパシタのアレイから選ばれることを特徴とする付記1~6のうち、いずれか一項記載の半導体装置の製造方法。付記8前記第2の工程における前記良否判定は、前記実動作キャパシタのアレイのうち、水素の発生源に最も近い強誘電体キャパシタを選んで実行されることを特徴とする付記7記載の半導体装置の製造方法。付記9前記第2の工程において前記良否判定を行う強誘電体キャパシタは、前記実動作キャパシタのアレイの最外周に含まれる強誘電体キャパシタから選ばれることを特徴とする付記7記載の半導体装置の製造方法。付記10前記第2の工程において前記良否判定を行う強誘電体キャパシタは、前記実動作キャパシタのアレイの最外周の角部から選ばれることを特徴とする付記7記載の強誘電体キャパシタ。付記11前記チップ領域の各々において前記強誘電体キャパシタは、前記アレイ中の複数の強誘電体キャパシタがPtよりなる下部電極を共有し前記下部電極の一端に配線パタ―ンがビアプラグを介して電気的に接続されるプレーナ構造を形成し、前記良否判定を行われる前記強誘電体キャパシタは、前記ビアプラグに最も近い強誘電体キャパシタであることを特徴とする付記1記載の半導体装置の製造方法。付記12前記チップ領域の各々において前記強誘電体キャパシタは、前記アレイ中の複数の強誘電体キャパシタがPtよりなるそれぞれの下部電極を有し前記それぞれの下部電極にそれぞれのビアプラグが電気的に接続されるスタック構造を形成することを特徴とする付記8~10のうち、いずれか一項記載の半導体装置の製造方法。付記13基板上に形成されたトランジスタと、前記トランジスタの上方に形成され、共通の下部電極上に複数の上部電極を形成したプレーナ構造の複数の強誘電体キャパシタと、前記下部電極に接続されたビアプラグと、を有し、前記複数の強誘電体キャパシタのうちの少なくとも1つのビアプラグの大きさが、他のビアプラグの大きさよりも大きいことを特徴とする半導体装置。付記14基板上に形成されたトランジスタと、前記トランジスタの上方に形成され、共通の下部電極上に複数の上部電極を形成したプレーナ構造の複数の強誘電体キャパシタと、前記下部電極に接続されたビアプラグと、を有し、前記複数の強誘電体キャパシタのうちの少なくとも1つのビアプラグと同じ下部電極上に搭載されている最も近いキャパシタとの距離が、他のビアプラグと最も近いキャパシタとの距離よりも近いことを特徴とする半導体装置。付記15前記下部電極がPtであることを特徴とする付記13または14記載の半導体装置。付記16前記複数の強誘電体キャパシタは、実動作キャパシタとダミーキャパシタからなり、他のビアプラグより大きい前記ビアプラグが形成された共通の下部電極上に形成されたキャパシタが実動作キャパシタであることを特徴とする付記13~15のうち、いずれか一項記載の半導体装置。"