"基板と、前記基板に形成され、素子形成領域を他の領域から分離している素子分離領域と、前記素子形成領域に形成されたゲート電極と、前記ゲート電極の両側壁を覆うサイドウォールと、前記素子形成領域に位置する前記基板に形成され、ソース及びドレインとなる拡散領域と、前記素子形成領域上、及び前記ゲート電極上に形成された絶縁層と、前記絶縁層に形成されていて、前記拡散領域に接続するコンタクトと、を備え、前記ゲート電極のうち前記コンタクトと隣に位置する部分は、前記サイドウォールより低く形成されており、前記絶縁層は、前記ゲート電極の前記部分上かつ、前記サイドウォールの間に形成された間隙に埋設されている、半導体装置。請求項1に記載の半導体装置において、前記サイドウォールは、断面視において、前記基板に向かって幅厚に形成されている、半導体装置。請求項1または2に記載の半導体装置において、前記ゲート電極の全面上と前記絶縁層の下面との間に形成されたシリサイド層、をさらに備える、半導体装置。請求項1から3のいずれか1項に記載の半導体装置において、前記コンタクトは平面視において一部が前記サイドウォールに重なっている半導体装置。基板上に素子分離領域を形成し、トランジスタが形成される素子形成領域を他の領域から分離する工程と、前記素子形成領域に前記トランジスタのゲート電極を形成する工程と、前記基板上、前記素子分離領域上、及び前記ゲート電極上に絶縁膜を形成し、この絶縁膜をエッチバックすることによりサイドウォールを形成する工程と、前記素子分離領域に位置する前記基板に不純物を導入して、前記トランジスタのソース及びドレインとなる拡散領域を形成する工程と、前記ゲート電極の一部を選択的に低くする工程と、前記トランジスタ上に絶縁層を形成する工程と、前記絶縁層中に、前記拡散領域に接続していて、前記ゲート電極のうち低く形成された部分の隣にコンタクトを形成する工程と、を備える、半導体装置の製造方法。請求項5に記載の半導体装置の製造方法において、前記ゲート電極の一部を低くする前記工程後、前記ゲート電極の全面上に金属膜を形成し、前記金属膜及び前記ゲート電極を熱処理することにより、前記ゲート電極上にシリサイド層を形成する工程と、を含む、半導体装置の製造方法。トランジスタの微細化が進むと、ソース及びドレインとなる拡散層領域に接続するコンタクトと、ゲート電極の間隔が狭くなる。このため、マスクずれ、コンタクト寸法の太り、ゲート寸法の太り、コンタクト形状の歪み等が発生した場合、コンタクトとゲート電極の間で短絡が生じることがあり得る。本発明によれば、基板と、前記基板に形成され、素子形成領域を他の領域から分離している素子分離領域と、前記素子形成領域に形成されたゲート電極と、前記ゲート電極の両側壁を覆うサイドウォールと、前記素子形成領域に位置する前記基板に形成され、ソース及びドレインとなる拡散領域と、前記素子形成領域上、及び前記ゲート電極上に形成された絶縁層と、前記絶縁層に形成されていて、前記拡散領域に接続するコンタクトと、を備え、前記ゲート電極のうち前記コンタクトと隣に位置する部分は、前記サイドウォールより低く形成されており、前記絶縁層は、前記ゲート電極の前記部分上かつ、前記サイドウォールの間に形成された間隙に埋設されている、半導体装置が提供される。また、本発明によれば、基板上に素子分離領域を形成し、トランジスタが形成される素子形成領域を他の領域から分離する工程と、前記素子形成領域に前記トランジスタのゲート電極を形成する工程と、前記基板上、前記素子分離領域上、及び前記ゲート電極上に絶縁膜を形成し、この絶縁膜をエッチバックすることによりサイドウォールを形成する工程と、前記素子分離領域に位置する前記基板に不純物を導入して、前記トランジスタのソース及びドレインとなる拡散領域を形成する工程と、前記ゲート電極の一部を選択的に低くする工程と、前記トランジスタ上に絶縁層を形成する工程と、前記絶縁層中に、前記拡散領域に接続していて、前記ゲート電極のうち低く形成された部分の隣にコンタクトを形成する工程と、を備える、半導体装置の製造方法が提供される。本発明によれば、ゲート電極の高さがサイドウォールよりも低く形成される。コンタクトは、ゲート電極のうち低く形成された部分の隣に形成される。このため、ゲート電極とコンタクトとの距離が、ゲート電極とサイドウォールとが同じ高さの場合と比較して広く確保される。このため、コンタクトとゲート電極の間で短絡が生じることが抑制される。本発明によれば、歩留まりに優れた半導体装置が提供される。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。図1は、第1の実施の形態に係る半導体装置の構成を示す平面図である。図2は、図1に示す半導体装置の断面図である。図2aは、図1のA-A ́断面図であり、図2bは図1のB-B ́断面図である。本実施の形態の半導体装置は、基板100、素子分離領域102、ゲート電極140、サイドウォール層160、拡散領域170、絶縁層200、及びコンタクト210を備えている。基板100は、例えばシリコン基板であるが、ガラス基板又はSOISiliconOnInsulator基板であってもよい。素子分離領域102は、トランジスタ110が形成される素子形成領域104を他の領域から分離している。ゲート電極140は素子形成領域104に形成されている。サイドウォール層160は、ゲート電極140の側壁を覆っている。拡散領域170は素子形成領域104に位置する基板100に形成され、トランジスタ110のソース及びドレインとなる。絶縁層200は、素子形成領域104上、及びゲート電極140上に形成されている。コンタクト210は絶縁層200に形成され、拡散領域170に接続している。図2aに示すように、ゲート電極140のうちコンタクト210と隣に位置する部分は、サイドウォール層160より低く形成されている。絶縁層200は、ゲート電極140のうちコンタクト210と隣に位置する部分上かつ、サイドウォール層160同士の間に形成されている間隙に埋設される。そしてコンタクト210は、断面視において、基板100に向かって幅狭となっていて、当該間隙に埋設された絶縁層200に隣設されている。また、図1に示すように、シリサイド層142は、ゲート電極140上に形成されている。以下、詳細に説明する。本実施形態において、図2aに示すゲート電極140は、選択的にエッチバックすることにより形成される。このゲート電極140の上端は、例えば、サイドウォール層160の内壁よりも低く形成されている。言い換えると、ゲート電極140のうちコンタクト210と隣接する部分は、ゲート電極140の延在方向における他の領域のゲート電極140よりも低くなるように形成される。図2aに示すゲート電極140の高さは、サイドウォール層160よりも小さければ特に限定されないが、例えば、サイドウォール層160の内壁高さの2/3以下が好ましく、1/2以下であることがより好ましい。これにより、ゲート電極140とコンタクト210との短絡を充分に防止することができる。図2aに示すように、サイドウォール層160は、その内壁同士の間隙に、ゲート絶縁膜130、ゲート電極140、シリサイド層142及び絶縁層200から構成される積層体を有する。この絶縁層200は、ゲート電極140上に形成されていて、サイドウォール層160の内壁同士の間に形成された間隙に埋設されている。この間隙に埋設された絶縁層200は、ゲート電極140のチャネル長方向図1及び図2における左右方向の全面に形成されている。図2aに示すシリサイド層142は、間隙に埋設された絶縁層200とゲート電極140との間に形成されている。例えば、図2aに示すシリサイド層142の上端は、サイドウォール層160の最頂点よりも低い位置に形成される。コンタクト210は、ゲート電極140のうち、上記間隙に埋設された絶縁層200に隣設している。本実施の形態において、コンタクト210を隣設することにより、ゲート電極140のチャネル方向に延在して重なる領域に、ゲート電極140と所定の距離を離間し、かつ拡散領域170に接続するように構成されたコンタクト210が形成される。コンタクト210は、基板100に向かって徐々にゲート電極140との隣設方向における幅が狭くなっていればよく、連続して幅が狭くてもよいし、多段に幅が狭くなっていてもよい。コンタクト210の平面形状は、特に限定されないが、例えば、円形、楕円形、多角形いずれでもよい。本実施の形態において、コンタクト210は、拡散領域170と電気的に接続していれば配置位置は特に限定されないが、例えば、サイドウォール層160と離間して配置されていてもよく、平面視において一部がサイドウォール層160に重なっていてもよい。サイドウォール層160は、ゲート電極140の側壁上に単層又は複数層形成されていてもよい。また、サイドウォール層160は、断面視において、ゲート電極140のチャネル方向隣設方向における層厚が厚い方が好ましい。サイドウォール層160は、例えば、ゲート電極140の上層から下層に向かって徐々に層厚となるように形成されていることが好ましい。これにより、ゲート電極140とコンタクト210との間の絶縁膜の増厚できるので、絶縁破壊を充分に防止することができる。断面視におけるサイドウォールの最大の膜厚は、特に限定されないが、例えば、10nm以上50nm以下であることが好ましく。本実施の形態において、断面視により、ゲート電極140のチャネル方向すなわち、ゲート電極140の延在方向に対して直交する方向に物体を面で切ったとき現れる断面図が把握される。また図2に示すように、トランジスタ110は、ゲート絶縁膜130及びエクステンション領域150を備えている。ゲート絶縁膜130は、基板100のうちチャネル領域となる領域とゲート電極140の間に位置している。エクステンション領域150は、基板100のうちサイドウォール層160の下に位置する領域に形成されている。また拡散領域170の上層にはシリサイド層172が形成されている。次に、図3~図8を用いて、図1及び図2に示した半導体装置の製造方法を説明する。この半導体装置の製造方法は、以下の工程を有している。まず、基板100上に素子分離領域102を形成し、素子形成領域104を他の領域から分離する。次いで、素子形成領域104にトランジスタ110のゲート電極140を形成する。次いで、基板100上、素子分離領域102上、及びゲート電極140上に絶縁膜を形成し、この絶縁膜をエッチバックすることによりサイドウォール層160を形成する。次いで、素子形成領域104に位置する基板100に不純物を導入して、トランジスタ110の拡散領域170を形成する。次いで、ゲート電極140の一部を選択的に低くする。次いで、トランジスタ110上に絶縁層200を形成する。次いで、絶縁層200に、拡散領域170に接続していて、素子形成領域104のうち低く形成された部分の隣にコンタクト210を形成する。また、半導体装置の製造方法は、ゲート電極140上に金属膜を形成し、金属膜及びゲート電極140を熱処理することにより、ゲート電極上にシリサイド層142を形成する工程を有してもよい。以下、詳細に説明する。まず図3の平面図及び図4aのA-A ́断面図、図4bのB-B ́断面図に示すように、基板100に溝を形成し、この溝に絶縁膜例えば酸化シリコン膜を埋め込む。これにより、素子分離領域102が形成され、素子形成領域104が他の領域から分離される。次いで素子形成領域104に位置する基板100にゲート絶縁膜130を形成する。ゲート絶縁膜130は酸化シリコン膜、又は酸化シリコンより誘電率が高い高誘電率膜である。前者の場合、ゲート絶縁膜130は例えば熱酸化法により形成され、後者の場合、ゲート絶縁膜130は堆積法により形成される。次いで、ゲート絶縁膜130上及び素子分離領域102上に導電膜例えばポリシリコン膜を堆積法により形成する。次いで、この導電膜上にハードマスクとなる絶縁膜を形成し、この絶縁膜を選択的に除去する。これにより、導電膜上には特定のパターンを有するハードマスク図示せずが形成される。次いで、ハードマスクをマスクとして導電膜をエッチングする。これにより導電膜は選択的に除去され、ゲート電極140が形成される。その後、ゲート電極140の側壁上にオフセットスペーサー膜を形成する。オフセットスペーサー膜の厚さは、例えば2nm以上15nm以下である。このとき、オフセットスペーサー膜は素子分離領域102上及び素子形成領域104に位置する基板100上にも形成されるが、これらの領域に形成されたオフセットスペーサー膜は、必要に応じてエッチバックにより除去されてもよい。次いで、素子分離領域102、ゲート電極140、及びオフセットスペーサー膜をマスクとして基板100に不純物を導入する。これにより、素子形成領域104に位置する基板100にはエクステンション領域150が形成される。次いでゲート電極140上、素子分離膜102上、素子形成領域104に位置する基板100上、及びオフセットスペーサー膜上に絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、ゲート電極140の側壁にはサイドウォール層160が形成される。図4aのA-A ́断面図、図4bのB-B ́断面図に示すように、サイドウォール層160は、ゲート電極140と同等の高さとなるように形成される。次いで、ゲート電極140、サイドウォール層160、及び素子分離領域102をマスクとして基板100に不純物を導入する。これにより、素子形成領域104に位置する基板100には拡散領域170が形成される。次いで、図5の平面図及び図6aのA-A ́断面図、図6bのB-B ́断面図に示すように、基板100上にレジストパターン50を形成する。レジストパターン50は、ゲート電極140上に位置する開口52を有している。開口52は、ゲート電極140を、図1及び図2に示したコンタクト210に隣接する領域についてレジストパターン50から露出させる。次いで、レジストパターン50をマスクとしてエッチングを行い、ゲート電極140の一部を除去する。これにより、ゲート電極140のうち、コンタクト210に隣接する部分の上端が除去される。このようにしてゲート電極140のうちコンタクト210に隣接する部分が、サイドウォール層160よりも低くなるように形成される。一方で、ゲート電極140のうちコンタクト210と隣接しない部分は、サイドウォール層160と同等の高さとなるように形成されている。次いで図7の平面図及び図8aのA-A ́断面図、図8bのB-B ́断面図に示すように、レジストパターン50を除去する。その後、ゲート電極140上及び素子形成領域104に位置する基板100上に金属膜例えばNiやCo等をスパッタリング法により形成し、この金属膜、基板100、及びゲート電極140を熱処理する。これによりシリサイド層142,172が形成される。その後、シリサイド化していない金属膜を除去する。これにより、シリサイド層142は、ゲート電極140の全面上に形成される。言い換えると、図7中、ゲート電極のうち、その一部がエッチバックされたエッチバック領域53上にも、シリサイド層142が形成される。その後、図1の平面図及び図2aのA-A ́断面図、図2bのB-B ́断面図に示すように、絶縁層200をCVD法により形成する。次いで絶縁層200に接続孔を形成し、この接続孔に導電体例えばCuを埋め込む。これにより、絶縁層200にコンタクト210が形成される。以上により、本実施の形態の半導体装置が得られる。次に、本実施の形態の半導体装置の作用効果について説明する。図9は、図1及び図2に示した半導体装置の作用及び効果を説明するための断面図である。図9bに示すように、絶縁層200に接続孔を形成するときにマスクずれが生じ、コンタクト210がサイドウォール層160に重なる場合がある。また図9bに示すように、半導体装置の微細化が進み、コンタクト210の一部をサイドウォール層160に重ねなければならない場合がある。これらの場合、ゲート電極140の側面の上端はサイドウォール層160の内壁の上端と同じ高さに形成されている。このため、コンタクト210とゲート電極140の最短距離は、ゲート電極140の側面の上端と、コンタクト210の側面のうちゲート電極140の上端と同じ高さの部分の間隔w2になる。これに対して、本実施の形態では、図9aに示すように、ゲート電極140の上端は、サイドウォール層160の内壁の上端よりも低く形成されている。一方、ゲート電極に隣設したコンタクトは、基板に向かって幅狭となるように順テーパ形状となるように形成されている。これらの構造により、ゲート電極140の側面の上端と、コンタクト210の側面のうちゲート電極140の上端と同じ高さの部分の間隔は、図9bに示した例と比較して広くなる。従って、コンタクト210とゲート電極140の最短距離w1は、図9bの場合におけるw2より広くなる。このため、拡散領域に接続するコンタクトとゲート電極の間隔を確保することができる。従って、微細化を進めつつも、コンタクトとゲート電極の間で絶縁破壊を抑制することができる。また、コンタクトがゲート電極と短絡することを抑制することができる。これにより、微細化かつ歩留まりに優れた半導体装置が実現される。また、本実施の形態では、コンタクト210は、基板方向に向かって徐々に寸法を小さくなる。このコンタクト210は、コンタクト全体の寸法を小さくした場合と比較して、コンタクト抵抗が上昇することが抑制されている。従って、本実施の形態では、微細化を進める上で、コンタクト抵抗の上昇を抑えつつコンタクトとゲート電極の距離を確保することが可能となる。また、本実施の形態では、ゲート電極140の全面上にシリサイド層172が形成されている。シリサイド層172はゲート電極140よりも低抵抗な材料で構成されている。このため、ゲート電極140の延在方向における抵抗値を低減させることができる。従って、動作速度が速い半導体装置が実現される。なお、当然ながら、上述した実施の形態および複数の変形例は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態および変形例では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。"