基板と、前記基板の上に形成されたIII族窒化物からなる半導体層と、前記半導体層の上に、それぞれ形成されたソース電極、ゲート電極及びドレイン電極と、前記半導体層の上に、前記ゲート電極の下部及び前記半導体層と接し、且つ、前記ソース電極及びドレイン電極と離間するように形成されたシリコンを含まない第1保護膜と、前記半導体層の上に、前記半導体層と接し且つ前記ゲート電極の下部と離間するように形成され、前記第1保護膜と組成が異なり且つ窒素を含む第2保護膜とを備えていることを特徴とする半導体装置。前記半導体層は、前記基板の上に形成された第1の半導体層、及び該第1の半導体層の上に形成された第2の半導体層を含み、前記第2の半導体層のバンドギャップは、前記第1の半導体層のバンドギャップよりも大きいことを特徴とする請求項1に記載の半導体装置。前記第1保護膜は、窒化アルミニウム又は酸化アルミニウムからなることを特徴とする請求項1又は2に記載の半導体装置。前記第2保護膜は、窒化シリコンからなることを特徴とする請求項1~3のうちのいずれか1項に記載の半導体装置。前記第1保護膜の上に形成された第3保護膜をさらに備えていることを特徴とする請求項1~4のうちのいずれか1項に記載の半導体装置。前記ゲート電極は、前記第3保護膜と接していることを特徴とする請求項5に記載の半導体装置。前記第3保護膜は窒化シリコン又は酸化シリコンからなることを特徴とする請求項5又は6に記載の半導体装置。しかしながら、窒化物半導体に対して仕事関数が大きい金Au、ニッケルNi、白金Pt及びパラジウムPd等をゲート電極の材料に用い、表面保護膜にSiN膜及びSiO2膜等のシリコン系の絶縁膜を用いると、ゲートリーク電流が増大するという問題が生じる。ゲートリーク電流が増大すると、デバイスの信頼性が損なわれるため、ゲートリーク電流を低減することが望ましい。ゲートリーク電流の増大は、半導体の表面に接しているシリコン系絶縁膜が低抵抗化する、又は半導体の表面に接しているゲート電極の一部が低抵抗化することにより起こる。これらの低抵抗化は、シリコン系絶縁膜に含まれるシリコンとゲート電極とが反応し、ゲート電極又はシリコン系絶縁膜がシリサイド化することにより起こる。一般に、このようなシリサイド化は、熱アニールを行うことにより発生し、アニール温度が上がるほど発生しやすくなる。窒化物半導体の上にSiN膜を形成する場合、プラズマ化学気相成長PlasmaChemicalVaporDeposition:P-CVD法を用いると、260°C程度の比較的に低温で絶縁膜を形成できる。しかしながら、この温度でもゲート電極のシリサイド化が起こり、ゲートリーク電流が増大する。一方、窒化物半導体からなるFETにおいて、電流コラプスの低減のための表面保護膜として、窒化アルミニウムAlN膜及び酸化アルミニウムAl2O3膜等のAl系の絶縁膜を用いた場合は、絶縁膜がSiを含んでいないため、ゲート電極のシリサイド化は物理的に発生しない。Al系の絶縁膜を用いた際に、ゲート電極とAlとの合金化も特に見られない。しかしながら、Al系の絶縁膜を用いてパッシベーションを行った場合、シリサイド化によるゲートリーク電流の増大、及び電流コラプスは生じないが、SiN膜を用いてパッシベーションを行った場合よりも半導体のシート抵抗が増大するという問題が生じる。SiN膜を表面保護膜に用いた場合、窒素プラズマにより窒化物半導体の表面に窒素が供給されるため、窒化物半導体の窒素空孔が減少する。その結果、窒化物半導体の界面準位密度が減少するためシート抵抗が減少する。一方、Al2O3膜を表面保護膜として用いた場合、窒化物半導体の表面に窒素が供給されないため、窒化物半導体の窒素空孔が減少しない。その結果、SiN膜によりパッシベーションした場合と比較して、窒化物半導体の界面準位密度が減少しないため、シート抵抗が増大すると考えられる。すなわち、表面保護膜の選定においては電流コラプス、電流リーク及び半導体のシート抵抗の三点に留意する必要がある。例えば、AlN膜を表面保護膜として用いる場合、最表面に形成されたAlGaN膜の上に有機金属気相成長metalorganicchemicalvapordeposition:MOCVD法を用いて、1000°C以上の結晶成長温度でAlN膜をinsituで成膜、いわゆるその場成膜を行い、5nm程度の膜厚を形成すると、AlGaN膜とAlN膜との格子定数の差により生じる歪みによってクラックが入ってしまう。歪みを低減するために、AlN膜を500°C~650°C程度の温度で成長することにより、非晶質状のAlN膜を形成する、又はその後に1000°C以上の温度にてアニールすることによって、主に柱状結晶からなるAlN膜により表面を終端するという手段が考えられる。しかしながら、これらの膜を用いた場合は、電流コラプスの発生は抑制できたものの、SiN膜により表面保護を行った場合よりもシート抵抗は大きいことが実験的に検証されている。また、スパッタリング法によりAlN膜を成膜する場合、低温でAlN膜を形成した場合と同様に、電流コラプスの低減は可能であったものの、シート抵抗がSiN膜を用いた場合よりも高いことが確認されている。これは、スパッタリング法によりAlN膜を形成した場合、窒化物半導体の表面に窒素が供給されるため窒素空孔を減少できるが、スパッタリングダメージが大きく、窒化物半導体の表面欠陥密度が増大したことによるものと考えられる。従って、窒化物半導体からなるFETの電流コラプスを低減するための表面保護膜の選定において、シート抵抗の減少とゲートリーク電流の減少とがトレードオフの関係となる。本発明は前記の問題に鑑み、その目的は、電流コラプスを低減し、シート抵抗を減少してドレイン電流を増大しながら、ゲートリーク電流を減少できるようにすることを目的とする。前記の目的を達成するために、本発明は半導体装置を、ゲート電極の下部と接する保護膜にシリコンを含まない絶縁性材料を用いる構成とする。具体的に、本発明に係る半導体装置は、基板と、基板の上に形成されたIII族窒化物からなる半導体層と、半導体層の上に、それぞれ形成されたソース電極、ゲート電極及びドレイン電極と、半導体層の上に、ゲート電極の下部及び半導体層と接し、且つ、ソース電極及びドレイン電極と離間するように形成されたシリコンを含まない第1保護膜と、半導体層の上に、半導体層と接し且つゲート電極の下部と離間するように形成され、第1保護膜と組成が異なり且つ窒素を含む第2保護膜とを備えている。本発明に係る半導体装置によると、半導体層の上に、半導体層及びゲート電極の下部と接し、且つ、ソース電極及びドレイン電極と離間するように形成されたシリコンを含まない第1保護膜と、半導体層の上に、半導体層と接し且つゲート電極の下部と離間するように形成され、第1保護膜と組成が異なり且つ窒素を含む第2保護膜とを備えている。このため、ゲート電極はシリサイド化されず、ゲート電極とゲート電極の下の半導体層は良好なショットキー接合を保つことができ、パッシベーションに伴うゲートリーク電流の増大を防止できる。また、第1保護膜及び第2保護膜を用いたパッシベーションにより電流コラプスを低減できる。すなわち、ゲート電極の下部の周辺以外は窒素を含む第2保護膜によりパッシベーションされているため、半導体層の表面の窒素空孔を減少できる。これにより、半導体層の界面準位密度を低くできるため電流コラプスを低減でき、ゲートリーク電流が少なく且つドレイン電流が大きい半導体装置を得ることができる。本発明に係る半導体装置において、半導体層は、基板の上に形成された第1の半導体層、及び該第1の半導体層の上に形成された第2の半導体層を含み、第2の半導体層のバンドギャップは、第1の半導体層のバンドギャップよりも大きいことが好ましい。本発明に係る半導体装置において、第1保護膜は、窒化アルミニウム又は酸化アルミニウムからなることが好ましい。本発明に係る半導体装置において、第2保護膜は、窒化シリコンからなることが好ましい。本発明に係る半導体装置は、第2保護膜の上に形成された第3保護膜をさらに備えていることが好ましい。この場合、ゲート電極は、前記第3保護膜と接していることが好ましい。また、この場合、第3保護膜は窒化シリコン又は酸化シリコンからなることが好ましい。本発明に係る半導体装置によると、電流コラプスを低減し、ドレイン電流を増大しながら、ゲートリーク電流を低減できる。第1の実施形態本発明に係る第1の実施形態に係る半導体装置について図1を参照しながら説明する。図1に示すように、例えばシリコンSi、窒化ガリウムGaN、サファイア又は炭化シリコンSiCからなる基板1の上に、第1の半導体層である膜厚が約2μmであるGaN層2が形成されている。GaN層2の上には、第2の半導体層である、例えばGaN層2よりもバンドギャップが大きい窒化アルミニウムガリウムAl0.3Ga0.7Nからなり、膜厚が約25nmのAlGaNバリア層3が形成されている。GaN層2におけるAlGaNバリア層3との界面近傍には、例えば圧電分極及び自発分極により大量の電荷が生じており、これによって、2次元電子ガス2DEGからなるチャネル層4が形成されている。AlGaNバリア層3の上には、ソース電極5及びドレイン電極6がそれぞれ形成され、ソース電極5とドレイン電極6との間にゲート電極7が形成されている。ゲート電極7の材料は、例えば金Au、ニッケルNi又はパラジウムPdが用いられる。また、ソース電極5及びドレイン電極6の材料は、例えばチタンTiとAlアルミニウムとの多層膜又は合金が用いられる。なお、本実施形態において、ソース電極5とドレイン電極6とを結ぶ直線に沿った、ゲート電極7のAlGaNバリア層3と接する部分の長さであるゲート長は約1μmである。また、ソース電極6とゲート電極7との間の長さは約3μmであり、ドレイン電極6とゲート電極7との間の長さは約1μmである。AlGaNバリア層3の上には、ゲート電極7の下部及びAlGaNバリア層3に接するように、例えば窒化アルミニウムAlNからなる第1保護膜8が形成されている。ここで、第1保護膜8は、酸化アルミニウムAl2O3膜であってもよい。また、AlGaNバリア層3の上には、第1保護膜8に接し、且つ、ソース電極5及びドレイン電極6を覆うように、例えば窒化シリコンSiNからなる第2保護膜9が形成されている。すなわち、第2保護膜9は、ゲート電極7の下部と離間するように形成されている。ここで、第2保護膜9の膜厚ソース電極5及びドレイン電極6の表面から第2保護膜9の表面までは約100nmである。また、第1保護膜8のAlGaNバリア層3に接する部分において、そのゲート長方向の長さは、ソース電極5側及びドレイン電極6側の共に約0.3μmである。このようにすると、第1保護膜8により確実に電流リークを遮断しつつ、第2保護膜9によりAlGaNバリア層3を保護できるため、電流リークが抑えられ、且つ、電流コラプスを低減できる。本発明の第1の実施形態に係る半導体装置によると、Siを含まない第1保護膜8がゲート電極7の下部と接しているため、ゲート電極7のシリサイド化を防ぐことができる。また、窒素を含む第2保護膜9がAlGaNバリア層3に接しているため、第2保護膜9の窒素によりAlGaNバリア層3の表面の窒素空孔を減少できる。その結果、FETの電流コラプスを低減することができる。次に、本発明の第1の実施形態に係る半導体装置の製造方法について図2及び図3を参照しながら説明する。まず、図2aに示すように、例えば有機金属気相成長MOCVD法により、Si、GaN、サファイア又はSiCからなる基板1の上に、膜厚が約2μmであるGaN層2と、Al0.3Ga0.7Nからなり、膜厚が約25nmのAlGaNバリア層3とを順次形成する。このとき、GaN層2におけるAlGaNバリア層3との界面近傍には、2DEGからなるチャネル層4が形成される。次に、図2bに示すように、AlGaNバリア層3の上に、ソース電極5及びドレイン電極6をそれぞれ形成する。次に、図2cに示すように、例えばプラズマ化学気相成長P-CVD法により、AlGaNバリア層3の上に、ソース電極5及びドレイン電極6を覆うように、SiNからなり、膜厚ソース電極5及びドレイン電極6の表面から第2保護膜9の表面までが約100nmの第2保護膜9を形成する。次に、図2dに示すように、例えばレジストパターニング及びドライエッチングを行うことにより、第2保護膜9に開口部7Aを形成する。ここで、開口部7Aは、ソース電極5とドレイン電極6との間に形成する。次に、図3aに示すように、例えばスパッタリング法又はMOCVD法等により、AlGaNバリア層3の上に、第2保護膜9を覆うように、AlNからなる膜厚が50nm程度の第1保護膜8を形成する。なお、MOCVD法を用いる場合、結晶成長温度は500°C~650°C程度であることが好ましい。次に、図3bに示すように、第1保護膜8に対して、その膜厚分を一様にドライエッチングすることにより、開口部7Aの側壁にのみ第1保護膜8を残す。次に、図3cに示すように、開口部7Aを埋め込むようにゲート電極7を形成する。本発明の第1の実施形態に係る半導体装置の製造方法によると、ゲート電極7の下部はAlGaNバリア層3と接する部分においてSiを含む第2保護膜と接しないため、ゲート電極7のシリサイド化を防止することができる。これにより、ゲートリーク電流を低減できる。また、窒素を含む第2保護膜9をAlGaNバリア層3と接するように形成するため、第2保護膜9の窒素がAlGaNバリア層3の表面の窒素空孔を減少し、これによりFETの電流コラプスを低減できる。また、本実施形態では、スパッタリング法により第1保護膜8を形成する場合、第2保護膜9により開口部7Bを除いてAlGaNバリア層3が覆われているため、AlGaNバリア層3のスパッタリングダメージを低減できる。一方、MOCVD法により第1保護膜8を形成する場合、1000°C以上の結晶成長温度で結晶成長を行うと第1保護膜8にクラックが生じるおそれがあるが、500°C~650°C程度で結晶成長を行った場合は、AlN膜は非晶質となるため、クラック等による影響を低減できる。第2の実施形態本発明の第2の実施形態に係る半導体装置について図4を参照しながら説明する。本実施形態において、第1の実施形態と同一の部分については説明を省略し、異なる部分についてのみ説明する。本実施形態に係る半導体装置は、第1の実施形態と比較して、第1保護膜及び第2保護膜が形成されている位置が異なる。さらに、本実施形態に係る半導体装置は、第3保護膜を有する。具体的に、図4に示すように、AlGaNバリア層3の上には、ソース電極5及びドレイン電極6が形成され、ソース電極5とドレイン電極6との間にゲート電極7が形成され、AlGaNバリア層3の上には、ゲート電極7と離間して且つソース電極5及びドレイン電極6を覆うように第2保護膜9が形成されている。また、AlGaNバリア層3の上には、ゲート電極7の下部及びAlGaNバリア層3と接し、且つ、第2保護膜9を覆うように第1保護膜8が形成されている。第1保護膜8の上には、ゲート電極7とその下部を除く部分が接するように、例えばSiO2からなる第3保護膜10が形成されている。なお、第3保護膜10は、SiN膜であってもよい。ここで、第1保護膜8の膜厚は約50nmであり、第2保護膜9の膜厚ソース電極5及びドレイン電極6の表面から第2保護膜9の表面までは約100nmである。なお、本実施形態においてゲート長は約1μm、ソース電極5とゲート電極7との間の長さは約3μmであり、ゲート電極7とドレイン電極6との間の長さは約3μmである。また、第3保護膜10の膜厚は約100nmである。本発明の第2の実施形態に係る半導体装置によると、Siを含まない第1保護膜8がゲート電極7の下部と接しているためゲート電極7がシリサイド化しない。また、窒素を含む第2保護膜9がAlGaNバリア層3と接しているため、第2保護膜の窒素によりAlGaNバリア層3の表面の窒素空孔を減少できる。その結果、FETの電流コラプスを低減できる。また、例えばAlNからなる第1保護膜8は、例えばスパッタリング法等によって形成されるが、このようにすると、その結晶性が十分に良好ではないため、水、フッ酸及び現像液等のアルカリ溶液等に溶けやすい。第1保護膜8は、熱アニール等を施すことにより結晶性が改善し溶解しにくくなるものの、現像及び洗浄等の工程を経る上で表面保護を行うことがより望ましい。AlNの代わりにAl2O3を第1の保護膜8に用いた場合も同様である。そこで、本実施形態では第1保護膜8の上に、例えばSiO2からなる第3保護膜10を形成することにより、第1保護膜8を保護できる。次に、本発明の第2の実施形態に係る半導体装置の製造方法について図5を参照しながら説明する。本実施形態において、第1の実施形態の図2a~図3aまでの工程は同一であるため、説明は省略する。図5aに示すように、第1保護膜8を形成した後に、第1保護膜8の上に、例えばSiO2からなる第3保護膜10を形成する。次に、図5bに示すように、例えばレジストパターニング及びドライエッチングを行うことにより、第3保護膜10及び第1保護膜8に開口部7Bを形成する。ここで、開口部7Bは、ソース電極5とドレイン電極6との間に形成する。次に、図5cに示すように、開口部7Bを埋め込むようにゲート電極7を形成する。本発明の第2の実施形態に係る半導体装置の製造方法によると、ゲート電極7の下部はAlGaNバリア層3と接する部分においてSiを含む層と接しないようにできるので、ゲート電極7のシリサイド化を防止することができる。これにより、ゲートリーク電流を低減できる。また、窒素を含む第2保護膜9をAlGaNバリア層3と接するように形成するため、第2保護膜9の窒素がAlGaNバリア層3の表面の窒素空孔を減少し、これによりFETの電流コラプスを低減できる。さらに、第1保護膜8の上に、第3保護膜10を形成することにより、第1保護膜8を保護できる。なお、本実施形態において、第1の保護膜8の形成工程におけるスパッタリングダメージ又はクラックによる問題は、第1の実施形態と同一の理由により改善できる。第3の実施形態本発明の第3の実施形態に係る半導体装置について図6を参照しながら説明する。本実施形態において、第1の実施形態と同一の部分については説明を省略し、異なる部分についてのみ説明する。本実施形態に係る半導体装置は、第1の実施形態と比較して、第1保護膜及び第2保護膜が形成されている位置が異なる。具体的に、図6に示すように、AlGaNバリア層3の上には、ソース電極5及びドレイン電極6が形成され、ソース電極5とドレイン電極6との間にゲート電極7が形成され、AlGaNバリア層3の上には、ゲート電極7の下部及びAlGaNバリア層3と接するように第1保護膜8が形成されている。また、AlGaNバリア層3の上には、第1保護膜8の一部、ソース電極5及びドレイン電極6を覆い且つゲート電極7とその下部を除く部分が接するように第2保護膜9が形成されている。ここで、第1保護膜8の膜厚は約50nmであり、第2保護膜9の膜厚ソース電極5及びドレイン電極6の表面から第2保護膜9の表面までは約100nmである。なお、本実施形態においてゲート長は約1μm、ソース電極5とゲート電極7との間の長さは約1μm、ゲート電極7とドレイン電極6との間の長さは約3μmである。本発明の第3の実施形態に係る半導体装置によると、Siを含まない第1保護膜8がゲート電極7の下部と接しているため、ゲート電極7のシリサイド化を防ぐことができる。また、窒素を含む第2保護膜9がAlGaNバリア層3に接しているため、第2保護膜9の窒素によりAlGaNバリア層3の表面の窒素空孔を減少できる。その結果、FETの電流コラプスを低減することができる。次に、本発明の第3の実施形態に係る半導体装置の製造方法について図7及び図8を参照しながら説明する。本実施形態において、第1の実施形態の図2aまでの工程は同一であるため、説明は省略する。図7aに示すように、AlGaNバリア層3を形成した後に、例えばMOCVD法等により、AlGaNバリア層3の上にAlNからなる第1保護膜8を形成する。この工程では、AlGaNバリア層3が露出しているため、スパッタリング法よりもMOCVD法等を用いるほうが好ましい。ここで、第1の実施形態と同様に、結晶成長温度は500°C~650°C程度であることが好ましい。次に、図7bに示すように、例えばレジストパターニング及びドライエッチングを行うことにより、第1保護膜8の一部を除去する。次に、図7cに示すように、再び、例えばレジストパターニング及びドライエッチングを行うことにより、第1保護膜8に開口部7Cを形成する。次に、図7dに示すように、AlGaNバリア層3の上に、それぞれ第1保護膜8と離間して且つそれぞれにより第1保護膜8を挟むように、ソース電極5及びドレイン電極6を形成する。次に、図8aに示すように、AlGaNバリア層3の上に、ソース電極5、ドレイン電極6及び第1保護膜8を覆うように第2保護膜9を形成する。このとき、開口部7Cは第2保護膜8に埋められる。次に、図8bに示すように、例えばレジストパターニング及びドライエッチングを行うことにより、第2保護膜9に開口部7Dを形成する。ここで、開口部7Dは、第1の保護膜8同士の間の第2保護膜を除去するように、すなわち、開口部7Cが形成されていた位置を再び開口するように形成する。次に、図8cに示すように、開口部7Dを埋め込むようにゲート電極7を形成する。本発明の第3の実施形態に係る半導体装置の製造方法によると、ゲート電極7の下部はAlGaNバリア層3と接する部分においてSiを含む層と接しないようにできるので、ゲート電極7のシリサイド化を防止することができる。これにより、ゲートリーク電流を低減できる。また、窒素を含む第2保護膜9をAlGaNバリア層3と接するように形成するため、第2保護膜9の窒素がAlGaNバリア層3の表面の窒素空孔を減少し、これによりFETの電流コラプスを低減できる。また、開口部7Dを形成する前に、第1保護膜8に開口部7Cを形成するため、よりゲート長の制御が容易となる。また、第1保護膜8の形成工程におけるスパッタリングダメージ又はクラックによる問題は、第1の実施形態と同一の理由により改善できる。第4の実施形態本発明の第4の実施形態に係る半導体装置について図9を参照しながら説明する。本実施形態において、第1の実施形態と同一の部分については説明を省略し、異なる部分についてのみ説明する。本実施形態に係る半導体装置は、第1の実施形態と比較して、第1保護膜及び第2保護膜が形成されている位置が異なる。具体的に、図9に示すように、AlGaNバリア層3の上には、ソース電極5及びドレイン電極6が形成され、ソース電極5とドレイン電極6との間にゲート電極7が形成され、AlGaNバリア層3の上には、ゲート電極7と接し且つゲート電極7を覆うように第1保護膜8が形成されている。また、AlGaNバリア層3の上には、ソース電極5、ドレイン電極6及び第1保護膜8を覆うように第2保護膜9が形成されている。ここで、第1保護膜8の膜厚は約50nmであり、第2保護膜9の膜厚ゲート電極7の上の第1保護膜8の表面から第2保護膜9の表面までは約100nmである。なお、本実施形態においてゲート長は約1μm、ソース電極5とゲート電極7との間の長さは約1μm、ゲート電極7とドレイン電極6との間の長さは約3μmである。本発明の第4の実施形態に係る半導体装置によると、Siを含まない第1保護膜8がゲート電極7の表面の全面と接しているため、ゲート電極7のシリサイド化を防ぐことができる。また、窒素を含む第2保護膜9がAlGaNバリア層3に接しているため、第2保護膜9の窒素によりAlGaNバリア層3の表面の窒素空孔を減少できる。その結果、FETの電流コラプスを低減することができる。次に、本発明の第4の実施形態に係る半導体装置の製造方法について図10及び図11を参照しながら説明する。本実施形態において、第1の実施形態の図2aまでの工程は同一であるため、説明は省略する。図10aに示すように、AlGaNバリア層3を形成した後に、AlGaNバリア層3の上に、ゲート電極7を形成する。次に、図10bに示すように、AlGaNバリア層3の上に、ゲート電極7を覆うように、例えばMOCVD法等によりAlNからなる第1保護膜8を形成する。この工程では、ゲート電極7が形成された領域を除いてAlGaNバリア層3が露出しているため、スパッタリング法よりもMOCVD法等を用いるほうが好ましい。ここで、第1の実施形態と同様に、結晶成長温度は500°C~650°C程度であることが好ましい。次に、図10cに示すように、例えばレジストパターニング及びドライエッチングを行うことにより、第1保護膜8のうちゲート電極7を覆う部分のみ残存させ、他を除去する。次に、図11aに示すように、AlGaNバリア層3の上に、それぞれによりゲート電極7及び第1保護膜8を挟む位置にソース電極5及びドレイン電極6を形成する。次に、図11bに示すように、AlGaNバリア層3の上に、ソース電極5、ドレイン電極6及び第1保護膜8を覆うように第2保護膜9を形成する。本発明の第4の実施形態に係る半導体装置の製造方法によると、ゲート電極7の下部はAlGaNバリア層3と接する部分においてSiを含む層と接しないようにできるので、ゲート電極7のシリサイド化を防止することができる。これにより、ゲートリーク電流を低減できる。また、窒素を含む第2保護膜9をAlGaNバリア層3と接するように形成するため、第2保護膜9の窒素がAlGaNバリア層3の表面の窒素空孔を減少し、これによりFETの電流コラプスを低減できる。また、第1保護膜8の形成工程におけるスパッタリングダメージ又はクラックによる問題は、第1の実施形態と同一の理由により改善できる。第1の実施形態~第4の実施形態において、基板1の上にGaN層2を形成する前に、基板1の種類によっては基板1の上に、例えば厚さが10nm~100nm程度のAlNバッファ層又はGaNバッファ層を形成してもよい。このようにすると、GaN層2の結晶性を良好にできる。AlNバッファ層又はGaNバッファ層の結晶成長は、GaN層2及びAlGaNバリア層3の結晶成長温度約1000°Cよりも低温500°C~700°Cで行ってもよい。また、ここでいうバッファ層は、例えば厚さが数nm程度のGaN層と厚さが数nm程度のAlN層とが交互に形成された、いわゆる超格子バッファ層であってもよい。第1の実施形態~第4の実施形態では、GaN層2及びAlGaNバリア層3を形成したが、AlGaNバリア層3を形成せず、GaN層2の上に直接にソース電極5、ドレイン電極6及びゲート電極7を形成してもよい。このような構成であっても上述の効果を有する。また、GaN層2の基板1側に、GaN層2に接するように、GaN層2よりもバンドギャップが大きいAlGaN層を形成することにより、チャネル層4へのキャリアの閉じ込めを大きくしてもよい。このような構成であっても上述の効果を有する。GaN層2の代わりに、例えばIn0.1Ga0.9N層を用い、AlGaN層3の代わりに、例えばGaN層又はInAlGaN層を用いてもよい。チャネル層4を形成する2層の半導体層の組み合わせとしては、基板側の半導体層に対して、その上に形成される半導体層のバンドギャップがより大きくなるように半導体層のAl組成、Ga組成及びIn組成を決めればよい。また、半導体層の厚さ、ゲート長、ソース電極5とドレイン電極6との間隔及びソース電極5とゲート電極7との間隔は、FETの仕様に応じて適宜変更してもよい。また、ゲート電極7に対してソース電極5とドレイン電極6との配置を対称にしてもよく、非対称にしてもよい。ソース電極5及びドレイン電極6は、AlGaNバリア層3とオーミック接触をすれば、特に材料の限定はなく用いることができる。ゲート電極7は、AlGaNバリア層3とショットキー接触をすれば、特に材料の限定はなく用いることができる。第1保護膜8の膜厚及び第2保護膜9の膜厚は、FETの仕様に応じて適宜変更できる。