"半導体基板上に設ける絶縁膜と、前記絶縁膜上に設ける半導体層と、を備え、前記半導体層の所定の部分にバルク領域、ソース領域、チャネル領域、ドレイン領域を備え、前記チャネル領域の前記半導体層表面に第1の絶縁膜と電荷蓄積層と第2の絶縁膜との積層膜であるメモリ絶縁膜を備え、前記メモリ絶縁膜を介して前記チャネル領域に電界を印加するためのゲート電極を備え、前記バルク領域に所定の電位を印加するためのバルク電極を、前記ゲート電極と別に備えることを特徴とするフィン型不揮発性メモリ素子。前記バルク領域は、前記ゲート電極と平面的に重ならない部分にも設けることを特徴とする請求項1に記載のフィン型不揮発性メモリ素子。確かに不揮発性メモリ素子をフィン型電界効果トランジスタで構成すると、従来知られている不揮発性メモリ素子に比べて小型化できるという利点がある。しかし、フィン型電界効果トランジスタは、ソース領域やドレイン領域、バルク領域といった構成が、半導体基板上に起立した半導体層に設けているため、不揮発性メモリ素子に情報を書き込んだり消去したりするときに、バルク領域の電位を固定できないという問題がある。これでは、書き込み電圧や消去電圧をゲート電極から印加しても、バルク領域との間で電位差が安定せず、正しい書き込みや消去を行わせることができない。本発明は、上述のような課題を解決するためになされたものであって、高集積化と、安定した書き込み及び消去とを実現する不揮発性メモリ素子を提供するものである。上記課題を解決するために本発明の半導体装置は次のような構成を採用する。半導体基板上に設ける絶縁膜と、この絶縁膜上に設ける半導体層と、を備え、半導体層の所定の部分にバルク領域、ソース領域、チャネル領域、ドレイン領域を備え、チャネル領域の半導体層表面に第1の絶縁膜と電荷蓄積層と第2の絶縁膜との積層膜であるメモリ絶縁膜を備え、このメモリ絶縁膜を介してチャネル領域に電界を印加するためのゲート電極を備え、バルク領域に所定の電位を印加するためのバルク電極を、ゲート電極と別に備えることを特徴とする。このような構成にすることで、小型で、正しく情報の書き込み及び消去ができるフィン型不揮発性メモリ素子を構成できる。バルク領域は、ゲート電極と平面的に重ならない部分にも設けるようにしてもよい。このような構成にすることにより、バルク電極をゲート電極と平面的に並べて配置できるので、配線のレイアウトがし易くなる。本発明のフィン型不揮発性メモリ素子は、バルク領域に所定の電圧を印加するためのバルク電極を有しているため、フィン型電界効果トランジスタの不揮発性メモリ素子であっても、正しく情報の書き込みや消去ができる。さらに、バルク電極を備えるため、単一電圧でも書き込みや消去が可能となり、情報の書き込みや消去のために複数の電圧発生手段が不要とすることもできる。このため、回路規模を縮小でき、半導体装置のチップサイズの縮小も可能となる。本名発明のフィン型不揮発性メモリ素子の特徴は、不揮発性メモリ素子のゲート電極とは別に、バルク領域に直接電位を印加するバルク電極を設けることにより、情報の書き込み及び消去時にバルク領域の電位を任意に固定することができるのである。バルク領域に絶縁膜などの他の膜を介して電界を印加するのではなく、バルク電極をベルク領域に接触させ、直接電圧を印加するのである。以下、本発明のフィン型不揮発性メモリ素子の2つの実施形態を、図面を用いて説明する。第1の実施形態は、ゲート電極と半導体層とがオーバーラップしない部分にもバルク領域を設ける例である。第2の実施形態は、ゲート電極と半導体層とがオーバーラップしない部分にはバルク領域を設けない例である。説明にあっては、不揮発性メモリ素子をMONOS型のメモリ素子を用いる例で説明する。そして、各図は、発明に関係ない部分を省略した模式図とする。そして説明にあっては同じ機能を有するものには同じ番号を付与している。[第1の実施形態の構成の説明:図1、図2、図3]フィン型不揮発性メモリ素子の第1の実施形態を図1、図2、図3を用いて説明する。図1は不揮発性メモリ素子の平面図、図2はこの不揮発性メモリ素子の鳥瞰図及び平面図、図3は、図2に示す2つ切断線で切断したそれぞれの様子を示す断面図である。図1は不揮発性メモリ素子の平面図である。図1aと図1bとの違いは、バルク領域の形状である。図2は、図1bに示す構成を例にして鳥瞰図及び平面図としたものである。図2aは、図1bの構成の鳥瞰図である。図面手前側がソース領域となっている。この図は、説明しやすいように、ゲート電極の下部のメモリ絶縁膜を示している。図2bは、図2aに示すゲート電極の上面から見た平面図であり、2つの切断線の様子を説明するための図である。図2に示す例でも、ソース電極やドレイン電極、コンタクトホールなどは省略している。図3は、図2bの切断線の断面の様子を示す断面図であり、図3aは、図2bの切断線A-A ́によるものであり、図3bは、図2bの切断線B-B ́によるものである。まず、第1の実施形態の構成を説明する。図1から図3において、10は半導体基板、11は絶縁膜、12はバルク領域例えば、P型、13,13a,13bはソース領域例えば、N型、14,14a,14bはドレイン領域例えば、N型、16は半導体基板1上の絶縁膜11の上部に起立した半導体層、21は第1の絶縁膜トンネル絶縁膜、22は第2の絶縁膜トップ絶縁膜、23は電荷蓄積層、24はメモリ絶縁膜、25はゲート電極である。30はバルク電極、41はソース電極、42はドレイン電極、32はコンタクトホールである。図1及び図2に示すように、例えば、シリコンなどの半導体基板10の上部にシリコン酸化膜などの絶縁膜11が形成されている。この絶縁膜11の所定の領域、フィン型不揮発性メモリ素子を形成したい部分に単結晶シリコンなどの半導体層16を設けている。このような構成は、例えば、絶縁膜11の上部に知られているCVD法を用いてアモルファスシリコン膜を形成し、熱処理を施して単結晶シリコンの半導体膜を形成し、その後この半導体膜を所定の形状にエッチング加工して半導体層16を形成する。また、例えば、知られているSOI基板を用いることもできる。SOI基板を用いると、シリコン半導体基板の上部にシリコン酸化膜があり、その上部表面にシリコン単結晶が形成されているから、これを所定の形状にエッチング加工するなどして、半導体層16を形成する。半導体層16の表面に、トンネル絶縁膜となる第1の絶縁膜21、電荷をトラップするための電荷蓄積層23、トップ絶縁膜である第2の絶縁膜22を順次積層して、メモリ絶縁膜24を形成している。この構造によりMONOS型のメモリ絶縁膜となる。このメモリ絶縁膜24は、例えば、半導体基板10の表面全面に形成し、半導体層16の所定の部分のみに残すように構成する。そして、このメモリ絶縁膜24を覆うようにゲート電極25を設けている。ゲート電極25やメモリ絶縁膜24は、半導体層16に直交してこれを跨ぐようになっている。半導体層16は、ゲート電極25及びメモリ絶縁膜24がオーバーラップしている部分がバルク領域12となっている。このゲート電極25で分かつ半導体層16に、ソース領域13,13a,13bとドレイン領域14,14a,14bとを設けている。そして、図1及び図2に示すように、このソース領域やドレイン領域の側にバルク領域12を延在して設けている。この第1の実施形態は、ゲート電極25と半導体層16とがオーバーラップしない部分にもバルク領域12を設けている。図1aに示す例では、平面的にバルク領域12はT字型に形成しており、図1bに示す例では、字型に形成している。図1aに示す例のような構成にすることで、ソース領域及びドレイン領域の面積を小さくできるため、フィン型不揮発性メモリ素子の高集積化に有利となる。図1bに示す例のような構成にすることで、ソース領域及びドレイン領域を複数設けることにより、フィン型不揮発性メモリ素子が動作する時の駆動電流を大きくすることができ、動作が安定するという利点がある。図1aと図1bとに例示した構成は、フィン型不揮発性メモリ素子の使用条件により選択すればよいが、いずれの例もこのような構成であれば、バルク電極30をゲート電極25と平面的に並べて配置できるので、配線のレイアウトがし易くなるという特徴もある。図3aに示すように、半導体層16の上部のゲート電極25と対向するバルク領域12には、チャネル領域15が形成され、このチャネル領域15を介して、ソース領域とドレイン領域とが導通する。詳しくは、半導体層12の上面のゲート電極24及びメモリ絶縁膜24側のバルク領域12の表面に、チャネル領域15が形成される。図2に示す切断線B-B ́は、ソース領域13aとバルク領域12とドレイン領域14a図2には図示しないとを切る線であるから、図3bに示すように、半導体層16の図面中央がバルク領域12となり、その左右にソース領域13aとドレイン領域14aとが配置している。バルク領域12に形成されるチャネル領域15は、ゲート電極25に印加する電圧により発生するものである。この図2bについては省略している。[第1の実施形態の動作の説明]図1から図3に示す不揮発性メモリ素子に情報を書き込む場合を説明する。情報の書き込み及び消去の動作は、図1aと図1bとに示す例では変わりがないが、図1aに示す例で説明する。不揮発性メモリ素子への情報の書き込みや消去方法は様々な手法がある。不揮発性メモリ素子がP型チャネルなのかN型チャネルなのか、ソース領域、ドレイン領域、バルク領域の不純物濃度などによって変わる。ここでは、一例を説明する。情報の書き込みは、例えば、ゲート電極25に9V、バルク領域12とソース領域13とドレイン領域14とに0Vを印加する。バルク電極30により、バルク領域12には直接0Vが印加されているから、この領域の電位は安定する。これにより、このバルク領域12に対してゲート電極25には、9Vの電位差が加わることになる。ゲート電極25からの正の電界により、チャネル領域15から電子が第1の絶縁膜21を貫通して電荷蓄積層23に注入される。これにより、情報が書き込まれたことになる。情報の消去は、例えば、ゲート電極25に-3V、バルク電極30とソース電極41とに0V、ドレイン電極42に6Vを印加する。このようにすると、電荷蓄積層23にチャネル領域15よりホールを注入することができる。電荷蓄積層23に捕獲されていた電子は、注入されたホールで中和される。これにより、情報が消去されたことになる。このような書き込みや消去方法は、バルク領域12の電位を固定することができたので実現可能である。すでに説明したように、不揮発性メモリ素子の構成を単にフィン型電界効果トランジスタとしただけでは実現できないのである。以上説明した情報の書き込みや消去の手法は一例である。バルク電極によりバルク領域に対して電位を自由にそして直接印加できるため、バルク領域に印加する電圧のみならず、ゲート電極に印加する電圧、ドレイン電極やソース電極に印加する電圧などを変えることで、より低い電圧で書き込みや消去を行えるようになる。例えば、情報の書き込みの際は、ゲート電極25に0V、バルク電極30に-7V、ソース電極41に-7V、ドレイン電極42に0Vを印加するのである。これによりバルク領域12に対してゲート電極25には、7Vの電位差が加わることになる。また、例えば情報の消去は、ゲート電極25に-7V、バルク電極30に0V、ソース電極41に0V、ドレイン電極42に0Vを印加するのである。このようにすれば、単一電圧でも書き込みや消去が可能となり、情報の書き込みや消去のために複数の電圧発生手段が不要とすることもできる。[第2の実施形態の構成の説明:図4、図5]次に、フィン型不揮発性メモリ素子の第2の実施形態を図4、図5を用いて説明する。図4は、不揮発性メモリ素子の平面図、図5は、図4に示す切断線C-C ́で切断した様子を示す断面図である。図5において、31は層間絶縁膜である。なお、図5は、図面左右方向を短縮して表示している。第2の実施形態は、ゲート電極と半導体層とがオーバーラップしない部分にはバルク領域を設けない例である。この例では、バルク領域は、半導体層のゲート電極の直下の部分となっている。図4及び図5に示すように、半導体層16に直交してこれを跨ぐようにゲート電極25が配置されているが、このゲート電極25を分割し、その間半導体層16のバルク領域12と接続できるように、バルク電極30を設けている。ゲート電極25を分割しているため、ゲート電極に限っていえば、配線は分割したゲート電極を接続する必要があり、その分は配線がし難くなる場合があるかもしれないが、このようにすれば、さらにソース領域とドレイン領域要するに、フィン部分を小さくできるので、不揮発性メモリ素子全体とすればさらに小型化することができる。なお、第2の実施形態の動作については、第1の実施形態と同様であるので説明を省略する。以上説明したフィン型不揮発性メモリ素子は、MONOS型の不揮発性メモリ素子を用いる例である。すでに説明しているように、MONOS型の不揮発性メモリ素子は、比較的低電圧で情報の書き込み及び消去ができることから、不揮発性メモリ素子として使い勝手がよい素子であるが、もちろんそれに限定するものではない。フローティングゲート型メモリ素子を用いてもよいことは、無論である。"