半導体基板の主面に、複数の素子分離溝を形成し、該素子分離溝に素子分離用絶縁膜を埋め込むことにより、複数の素子分離領域を形成すると共に、隣接する素子分離領域間に素子形成領域を形成する工程と、第1の絶縁膜をマスクとして、前記素子形成領域に交差する第1の方向に延在するゲート電極溝を形成する工程と、前記ゲート電極溝の内壁にゲート絶縁膜を形成する工程と、前記ゲート電極溝の内壁に前記ゲート絶縁膜を介して第1導電膜を形成する工程と、前記ゲート電極溝内を埋め込むように第2導電膜を形成する工程と、前記第2導電膜上に、平坦化膜を形成する工程と、前記第2導電膜が露出するように、前記平坦化膜をエッチングして除去する第1のエッチング工程と、前記第2導電膜が前記ゲート電極溝の下部に残留するように、前記第2導電膜をエッチングする第2のエッチング工程と、前記第1導電膜が前記ゲート電極溝の下部に残留するように、前記第1導電膜をエッチングする第3のエッチング工程と、を有することを特徴とする半導体装置の製造方法。前記第1のエッチング工程を、前記第2導電膜と前記平坦化膜とのエッチング選択比を0.5~1.5とする条件で行うことを特徴とする請求項1に記載の半導体装置の製造方法。前記第2のエッチング工程を、前記ゲート絶縁膜及び前記第1導電膜に対する前記第2導電膜のエッチング選択比を6以上とする条件で行うことを特徴とする請求項1又は2のいずれかに記載の半導体装置の製造方法。前記第3のエッチング工程を、前記ゲート絶縁膜及び前記第1の絶縁膜に対する前記第1導電膜のエッチング選択比を6以上とする条件で行うことを特徴とする請求項1から3のいずれか一項に記載の半導体装置の製造方法。前記第3のエッチング工程の後に、前記第1導電膜の上面が前記第2導電膜の上面よりも低くなるように、前記第1導電膜をエッチングする第4のエッチング工程、を有することを特徴とする請求項1から4のいずれか一項に記載の半導体装置の製造方法。前記第4のエッチング工程を、前記ゲート絶縁膜及び前記第1の絶縁膜に対する前記第1導電膜のエッチング選択比を6以上とする条件で行うことを特徴とする請求項5に記載の半導体装置の製造方法。前記平坦化膜がポリマー材料からなることを特徴とする請求項1から6のいずれか一項に記載の半導体装置の製造方法。前記ポリマー材料がポリフェノール樹脂を含むことを特徴とする請求項7に記載の半導体装置の製造方法。前記平坦化膜は塗布によって形成される膜であることを特徴とする請求項7又は8のいずれかに記載の半導体装置の製造方法。前記第2のエッチング工程及び/又は前記第3のエッチング工程及び/又は第4のエッチング工程を、前記半導体基板にバイアスを印加せずにドライエッチングで行うことを特徴とする請求項1から9のいずれか一項に記載の半導体装置の製造方法。前記ゲート電極溝内を埋め込むように、前記ゲート電極溝内の前記第1導電膜及び第2導電膜上に第1埋込絶縁膜を形成した後、前記第1埋込絶縁膜の最上面が前記半導体基板の表面と略同程度の高さになるまでCMP処理を行う工程と、前記第1埋込絶縁膜及び前記半導体基板上に第1層間絶縁膜を形成したのちに、エッチングにより前記第1層間絶縁膜に、前記第1埋込絶縁膜と前記素子形成領域とに達すると共に前記第1の方向に延在する、ビットコンタクト開口を形成する工程と、前記ビットコンタクト開口に第3導電膜を充填することにより、前記第1埋込絶縁膜上の一部に重なるようにして前記素子形成領域に接続するビット線を形成する工程と、を有することを特徴とする請求項1から10のいずれか一項に記載の半導体装置の製造方法。前記ビット線を形成した後に、前記第1埋込絶縁膜上の一部に重なるようにして前記素子形成領域に接続する容量コンタクトプラグを、前記ビット線に隣接して形成する工程を有することを特徴とする請求項11に記載の半導体装置の製造方法。前記容量コンタクトプラグに接続するキャパシタを形成する工程を有することを特徴とする請求項12に記載の半導体装置の製造方法。半導体基板に溝を形成する工程と、導電膜を前記溝内部に埋め込み、且つ前記溝外部の前記半導体表面上にも堆積する工程と、前記半導体表面上に堆積した前記導電膜を平坦化する工程と、平坦化された前記導電膜を前記溝の下部に残るようにエッチングする工程と、を有する半導体装置の製造方法。前記半導体基板の主面に、複数の素子分離溝を形成し、該素子分離溝に素子分離用絶縁膜を埋め込むことにより、複数の素子分離領域を形成すると共に、隣接する素子分離領域間に素子形成領域を形成する工程と、前記素子形成領域に交差する方向に延在するように前記溝を形成する工程と、を有することを特徴とする請求項14に記載の半導体装置の製造方法。前記平坦化を、前記導電膜上に平坦化膜を形成し、前記平坦化膜と前記導電膜のエッチング選択比を0.5~1.5とする条件でエッチングすることにより行う、ことを特徴とする請求項15に記載の半導体装置の製造方法。ゲート電極材料を堆積した後にその電極材料をエッチバックして、基板に形成した溝部に埋め込んだゲート電極埋込ワード線を形成するが、ゲート電極材料を堆積した段階のゲート電極材料の高さがばらついているため、これをエッチバックしても各溝部に埋め込まれたゲート電極の高さはばらついており、その結果、トランジスタ特性にばらつきが生じるという問題がある。本発明に係る半導体装置の製造方法は、半導体基板の主面に、複数の素子分離溝を形成し、該素子分離溝に素子分離用絶縁膜を埋め込むことにより、複数の素子分離領域を形成すると共に、隣接する素子分離領域間に素子形成領域を形成する工程と、第1の絶縁膜をマスクとして、前記素子形成領域に交差する第1の方向に延在する、ゲート電極溝を形成する工程と、前記ゲート電極溝の内壁にゲート絶縁膜を形成する工程と、前記ゲート電極溝の内壁に前記ゲート絶縁膜を介して第1導電膜を形成する工程と、前記ゲート電極溝内を埋め込むように第2導電膜を形成する工程と、前記第2導電膜上に、平坦化膜を形成する工程と、前記第2導電膜が露出するように、前記平坦化膜をエッチングして除去する第1のエッチング工程と、前記第2導電膜が前記ゲート電極溝の下部に残留するように、前記第2導電膜をエッチングする第2のエッチング工程と、前記第1導電膜が前記ゲート電極溝の下部に残留するように、前記第1導電膜をエッチングする第3のエッチング工程と、を有することを特徴とする。以上のように、本発明は、ゲート電極埋込ワード線を構成する第2導電膜の上部に平坦化膜を形成して表面を平坦化しておき、その平坦化膜をエッチング第1のエッチング除去して第2導電膜の平坦面を露出させた後に、その平坦面から第2導電膜をエッチング第2のエッチングしてゲート電極溝の下部に第2導電膜を残留させる構成なので、エッチバックする前の第2導電膜の凹凸の程度に左右されずに、同じ高さの第2導電膜をゲート電極溝の下部に形成することができ、その結果、トランジスタ特性のばらつきを低減することができる。さらに、第2のエッチング後、第1導電膜をエッチング第3のエッチングしてゲート電極溝の下部に残留させる構成なので、第1導電膜のエッチング第3のエッチング量によって第1導電膜をその高さ上面の位置を調整して、ゲート電極埋込ワード線の配線容量を制御することができる。以下に、本発明を適用した一実施形態である半導体装置の製造方法について図面を参照して詳細に説明する。本実施形態では、例えば半導体装置としてDRAMに、本発明を適用した場合を例に挙げて説明する。同一部材には同一符号を付し、説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的なものであり、長さ、幅、及び厚みの比率等は実際のものと同じとは限らない。以下の実施形態では実施例を併せて説明するが、具体的に示した材料や寸法等の条件は例示に過ぎず、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。はじめに、本発明の半導体装置の製造方法によって製造される半導体装置の一例であるDRAMについて説明する。図1は、DRAM100の平面図であり、DRAMのメモリセル領域を示した平面図である。但し、構成要素の配置状況を明確にするため、容量コンタクトパッド上に位置するキャパシタとキャパシタ上に位置する上部金属配線を省略している。また、図2Aは図1中に示すA-A’線に沿った断面図であり、図2Bは図1中に示すB-B’線に沿った断面図である。図2AはY方向第1の方向に平行な断面となっているが、図2B図は厳密にはX方向第2の方向からずれているものの、本説明ではX方向として記載する。また、本実施形態のDRAM100では、ベースとなる半導体基板にシリコン基板を用いるものとする。また、単体の半導体基板だけでなく、半導体基板上に半導体デバイスが製造される過程の状態、および半導体基板上に半導体デバイスが形成された状態を含めて、ウェハと総称する。本実施形態のDRAMは、メモリセル領域と、メモリセル領域の外側に配置され、駆動用トランジスタ図示略が配置された周辺領域とを有している。DRAM100にはシリコン基板1にプレーナ型MOSMetalOxideSemiconductorトランジスタ以下では、MOSトランジスタと称するが設けられているので、始めにMOSトランジスタの構成について説明する。MOSトランジスタは、シリコン基板1の素子分離領域となるSTIShallowTrenchIsolation9に囲まれた活性領域素子形成領域1Aに設けられている。尚、STI9は、シリコン基板1の溝内に絶縁膜6と絶縁膜7を積層させたものである。MOSトランジスタは、活性領域1Aに設けられたゲート電極溝の内壁を覆っているゲート絶縁膜16と、ゲート絶縁膜16の表面を覆っている介在層第1導電膜17と、介在層17を介してゲート電極溝内の下部を埋め込むように形成された埋込ワード線23となる導電膜第2導電膜18と、低濃度不純物拡散層11内に設けられ、ソース領域又はドレイン領域となる不純物拡散層26及び不純物拡散層37とを有する構成となっている。低濃度不純物拡散層11は、ゲート絶縁膜16が設けられた領域を除いた活性領域1Aの上部に設けられており、シリコン基板1に多く含まれる導電性不純物とは反対の導電型の不純物が拡散して形成された層である。また、導電膜18は、その上面がライナー膜20と埋込絶縁膜21で覆われている。図2に示す活性領域1Aには、説明の便宜上、埋込ワード線23を有する2個のMOSトランジスタを表しているが、実際のDRAMにおけるセルアレイ部には、数千~数十万個のMOSトランジスタが配置されている。図2Bに示す導電膜18Aは、埋込ワード線23と同じ構造であるが、ワード線として機能するものではなく、MOSトランジスタを電気的に分離する埋込配線22となっている。埋込配線22では、その電圧を所定の値に維持することにより、寄生トランジスタがオフ状態となるので、同一の活性領域1A上で隣接するMOSトランジスタを分離することができる。次に、上記MOSトランジスタの上方の構成について説明する。DRAM100のセルアレイ部には、上記MOSトランジスタおよびキャパシタ48を有するメモリセルが複数設けられている。キャパシタ48はシリンダ型のキャパシタであり、下部電極45と容量絶縁膜46と上部電極47で構成されている。尚、下部電極45はシリンダ形状で、内壁と外壁を有しており、内壁側は容量絶縁膜46と上部電極47で埋め込まれている。不純物拡散層26は、不純物拡散層26上に設けられた下部導電膜27に接続されている。ここで、下部導電膜27は、下部導電膜27上に設けられた上部導電膜28と共にビット線30を構成している。また、ビット線30の上面はマスク膜29で覆われており、その側面部は絶縁膜31で覆われている。MOSトランジスタの不純物拡散層37は、不純物拡散層37上に設けられた容量コンタクトプラグ41と容量コンタクトパッド42を介して、下部電極45に接続されている。ここで、容量コンタクトプラグ41は、導電膜38と導電膜40の間に介在層39を挿入した積層構造となっており、その側面部はサイドウォール絶縁膜36で覆われている。また、容量コンタクトパッド42は、キャパシタ48と容量コンタクトプラグ41とのアライメントマージンを確保するために設けられているので、容量コンタクトプラグ41の上面を覆っている必要はなく、容量コンタクトプラグ41上に位置して、少なくともその一部と接続していればよい。ビット線30とマスク膜29と容量コンタクトプラグ41は、第1層間絶縁膜24と絶縁膜31とライナー膜32と塗布絶縁膜33以下、SODSpinOnDielectrics33と表記するでそれぞれの側面が覆われており、さらに容量コンタクトパッド42は、SOD33を保護するためのストッパー膜43で覆われている。ストッパー膜43上には第3層間絶縁膜44が設けられており、第3層間絶縁膜44とストッパー膜43を貫通したシリンダホール44Aが下部電極45で覆われているので、下部電極45の外壁は第3層間絶縁膜44とストッパー膜43とに接している。第3層間絶縁膜44の上面は容量絶縁膜46で覆われ、容量絶縁膜46の露出面は上部電極47で覆われている。上部電極47は第4層間絶縁膜49で覆われており、第4層間絶縁膜49中にはコンタクトプラグ50が設けられて、さらに第4層間絶縁膜49上には配線層上部金属配線51が設けられている。キャパシタ48の上部電極47は、コンタクトプラグ50を介して上部金属配線51と接続されている。尚、上部金属膜51と第4層間絶縁膜49は保護膜52で覆われている。以上のように、本実施形態におけるMOSトランジスタは埋込ワード線を有しており、プレーナ型MOSトランジスタよりもセルアレイ部における占有面積の縮小化に有効な構成となっている。次に、本実施形態における半導体装置の製造方法について、半導体装置がDRAM100の場合を一例として、図3から図28を参照しながら詳細に説明する。尚、各図において、aは図1におけるA-A’断面であり、bは図1のB-B’断面を示している。また、図2と同様に、aはY方向に平行な断面であり、bはX方向に平行な断面として記載する。素子分離領域及び不純物拡散層の形成工程まず、図3A及び図3Bに示すように、P型のシリコン基板などの半導体基板1上に、犠牲膜2及びマスク膜3を順次積層する。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、マスク膜3と犠牲膜2と半導体基板1のパターニングを行い、活性領域1Aを区画するための、X方向第2の方向及びにY方向第1の方向に交差する方向に延在する素子分離溝4トレンチを半導体基板1に形成する。素子分離溝4は半導体基板1を平面視した場合に、活性領域1Aの両側を挟むようにX方向第2の方向及びにY方向第1の方向に交差する方向に延在するライン状のパターン溝として形成される。活性領域1Aとなる領域はマスク膜3で覆われている。なお、本願において方向に延在するは、屈曲若しくは湾曲しながら、その方向に延在する場合も含む。犠牲膜2としては例えば、熱酸化法によって形成したシリコン酸化膜SiO2を用いる。また、マスク膜3としては例えば、熱CVDChemicalVaporDeposition法によって形成したシリコン窒化膜Si3N4を用いる。次に、図4A及び図4Bに示すように、素子分離溝4内の半導体基板1の表面とマスク膜3の表面に絶縁膜素子分離用絶縁膜6を形成する。次に、絶縁膜7を素子分離溝4内に埋め込むように堆積し、エッチバックを行って、素子分離溝4の内部にのみ絶縁膜素子分離用絶縁膜7を残存させる。絶縁膜6としては例えば、熱酸化法によって形成したシリコン酸化膜SiO2を用いることができる。また、絶縁膜7としては例えば、熱CVD法によって形成したシリコン窒化膜Si3N4を用いることができる。次に、図5A及び図5Bに示すように、埋込絶縁膜8を素子分離溝4内に埋め込むように絶縁膜7上に堆積して、図3A及び図3Bで示した段階で形成したマスク膜3が露出するまでCMPChemicalMechanicalPolishing処理を行い、表面が平坦化された埋込絶縁膜8を形成する。埋込絶縁膜8としては例えば、プラズマCVD法によって形成したシリコン酸化膜SiO2を用いることができる。次に、図6A及び図6Bに示すように、素子分離領域9を形成する。まず、ウェットエッチングによって、マスク膜3及び犠牲膜2を除去し、さらに素子分離溝4の表面における埋込絶縁膜8を半導体基板1の表面の位置と略同等になるようにする。これにより、STIShallowTrenchIsolation構造を用いた、ライン状の素子分離領域9が形成される。素子分離領域9を形成することによって、複数の活性領域1Aは絶縁分離される。尚、この段階では、素子分離領域9は絶縁膜6、絶縁膜7及び埋込絶縁膜8から構成されるが、後述する工程で埋込絶縁膜8はエッチングされて、絶縁膜6及び絶縁膜7から構成されたものとなる。このため、図6Aにおいては絶縁膜6及び絶縁膜7を素子分離領域9として括っている。次に、露出した半導体基板1の表面上に犠牲膜10を形成する。次に、低濃度のN型不純物リン等をイオン注入で半導体基板1に注入し、N型の低濃度不純物拡散層11を形成する。低濃度不純物拡散層11はトランジスタのソース/ドレインSD領域の一部として機能する。犠牲膜10としては例えば、熱酸化法によって形成したシリコン酸化膜SiO2を用いることができる。埋込ワード線の形成工程次に、図7A及び図7Bに示すように、犠牲膜10上に下層マスク膜第1の絶縁膜12を積層し、さらに下層マスク膜12上に上層マスク膜13第1の絶縁膜を積層し、上層マスク膜13、下層マスク膜12及び犠牲膜10を順次パターニングしてゲート電極溝トレンチを形成するためのハードマスクを形成する。下層マスク膜12としては例えば、CVD法によって形成したシリコン窒化膜SiNを用いることができる。上層マスク膜13としては例えば、プラズマCVD法によって形成したカーボン膜アモルファスカーボン膜を用いることができる。次に、図8A及び図8Bに示すように、ドライエッチングによって上記ハードマスクから露出する半導体基板1をエッチングして、ゲート電極溝トレンチ15を形成する。ゲート電極溝15は、活性領域1Aと交差するY方向に延在するライン状のパターンとして形成される。このとき、素子分離溝4内に位置する素子分離領域9の上面もエッチングされ、半導体基板1の上面よりも低い位置となった浅溝を構成する。シリコン酸化膜からなる絶縁膜6及び埋込絶縁膜8のエッチング速度が半導体基板1のエッチング速度よりも遅くなるようにエッチング条件を制御することにより、ゲート電極溝15は半導体基板1がエッチングされた相対的に深い溝と、素子分離領域9がエッチングされた相対的に浅い溝が連続し、底部に段差を有する溝として形成される。その結果、図8Aに示すように、素子分離領域9と接するゲート電極溝15の側面部分には薄膜状の半導体基板1がサイドウォール形状に残存し、リセス型のトランジスタのチャネル領域14として機能する。また、ゲート電極溝15の内部を除いた半導体基板1上には、少なくとも一部の下層マスク膜12が残留している。次に、図9A及び図9Bに示すように、ゲート電極溝15の内壁を含めて露出している部分にゲート絶縁膜16を形成する。これにより、メモリセル領域におけるゲート電極溝15は、ゲート電極溝15の内壁を覆うように形成される。このゲート電極溝15は、メモリセル領域に配置される埋め込みゲート型MOSトランジスタのゲート絶縁膜として機能する。ゲート絶縁膜16としては例えば、熱酸化法によって形成したシリコン酸化膜SiO2を用いることができる。次に、ゲート電極溝15の内壁を含めて露出している部分に、ゲート絶縁膜16を介して介在層第1導電膜17を形成する。介在層17としては例えば、CVD法によって形成した窒化チタンTiN層を用いることができる。また、CVD法によって形成した多結晶シリコン等の結晶シリコン層を用いることができる。次に、介在層17上を覆い、かつ、ゲート電極溝15内を埋め込むように、導電膜第2導電膜18を形成する。導電膜18としては例えば、CVD法によって形成したタングステンW層を用いることができる。また、CVD法によって形成したアルミAl層を用いることができる。このとき、導電膜18の表面は平坦ではなく凹凸が生じており、ウェハ面内で凹凸の高さは最大40nm程度ばらついている。次に、図10A及び図10Bに示すように、導電膜18上に、導電膜18の凹凸を埋め込むように流動してその凹凸を低減できる材料、好ましくはその表面を平坦にできる材料からなるカバー膜平坦化膜19を塗布する。かかるカバー膜19の材料としては例えば、ポリマー材料が挙げられる。より具体的には、有機溶剤に溶解させたノボラック系ポリフェノール樹脂を主成分とする反射防止膜などが挙げられる。この場合、カバー膜19の厚さZ2を導電膜18の表面に生じていた凹凸の最大高さZ1の1~2倍、好ましくは2倍程度にすると、カバー膜19が凹凸を埋め込むように流動して、その表面が平坦化しやすくなる。平坦化の観点からはこれ以上厚くしても構わないが、スループットの観点から2倍程度が好ましい。この後、カバー膜19の流動性を抑制するために、175~240°C程度で60~90秒間のベークを行って、有機溶剤を揮発させるのが好ましい。また、カバー膜にポリイミド、SOD、プラズマ酸化膜SiO2を用いることができる。次に、図11A及び図11Bに示すように、ドライエッチング第1のエッチングによってカバー膜19を完全に除去して導電膜18を露出させる。このドライエッチングは例えば、誘導結合プラズマICP:InductivelyCoupledPlasmaによる反応性イオンエッチングRIE:ReactiveIonEtching法を用いることができる。エッチング条件としては導電膜第2導電膜18とカバー膜平坦化膜19の選択比が略1となるように設定するのが好ましい。この条件でドライエッチングを行えば、導電膜18とカバー膜19が混在しても、エッチング速度の差が生じることなく同時に除去できるので、残留させた導電膜18の表面を平坦にすることができるからである。具体的には、ソースパワーを600~1200W、高周波パワーを50~200W、圧力を4~20mTorrとして、六フッ化硫黄SF6と酸素O2とアルゴンArをプロセスガスとし、それぞれの流量を70sccmSF6と30sccmO2と120sccmArに設定すると、導電膜18とカバー膜19の選択比が略1となる。導電膜18とカバー膜19の選択比が略1となる条件が表面の平坦化には最も好ましいが、0.5~1.5の範囲であれば、導電膜18の凹凸を低減するのに有効である。このときの導電膜18は、介在層17を露出させて酸化させないように、介在層17上に10nm以上の厚さで残留させておくのが好ましい。尚、残留させる導電膜18の高さ厚さは、ドライエッチングの処理時間によって制御することができる。次に、図12A及び図12Bに示すように、ドライエッチング第2のエッチングによって、ゲート電極溝15の下部に導電膜18が残留するように、不要となった導電膜18の上部を除去する。残留させる導電膜18の厚さとしては例えば、100nm程度である。この場合のドライエッチングについても、誘導結合プラズマICP:InductivelyCoupledPlasmaによる反応性イオンエッチングRIE:ReactiveIonEtching法を用いることができる。エッチング条件としては、導電膜18のゲート電極溝15の上部に位置する部分を除去してその下部にのみ導電膜18を容易に残留させるために、介在層17とゲート絶縁膜16に対する導電膜18のエッチング選択比が6以上となる条件であることが好ましい。介在層17及びゲート絶縁膜16を除去して、活性領域1A等にダメージを与えることを回避するためである。具体的には、ソースパワーを300W、高周波パワーを0W、圧力を4~20mTorrとして、六フッ化硫黄SF6とアルゴンArをプロセスガスとし、それぞれの流量を60sccmSF6と160sccmArに設定すると、ウェハにバイアスが印加されない条件高周波パワー0Wとなっており、介在層17とゲート絶縁膜16に対する導電膜18の選択比は6以上となる。尚、残留させる導電膜18の高さは、ドライエッチングの処理時間によって制御することができる。次に、図13A及び図13Bに示すように、ドライエッチング第3のエッチングによって、ゲート電極溝15の下部に導電膜18の表面と同程度の高さで介在層17が残留するように、不要となった介在層17を除去する。この場合のドライエッチングについても、誘導結合プラズマICP:InductivelyCoupledPlasmaによる反応性イオンエッチングRIE:ReactiveIonEtching法を用いることができる。エッチング条件としては、介在層17のゲート電極溝15の上部に位置する部分を除去してその下部にのみ介在層17を容易に残留させるために、ゲート絶縁膜16と下層マスク膜12に対する介在層17のエッチング選択比が6以上となる条件であることが好ましい。ゲート絶縁膜16及び下層マスク膜第1の絶縁膜12を除去してしまって活性領域1A等にダメージを与えることを回避するためである。また、導電層18に対する介在層17のエッチング選択比が大きいことが好ましく、2以上が好ましい。具体的には、ソースパワーを100~700W、高周波パワーを0W、圧力を4~20mTorrとして、塩素Cl2とアルゴンArをプロセスガスとし、それぞれの流量を140sccmSF6と60sccmArに設定すると、ウェハにバイアスが印加されない条件高周波パワー0Wとなると共に、ゲート絶縁膜16と下層マスク膜12に対する介在層17の選択比は6以上となる。尚、残留させる介在層17の高さは、ドライエッチングの処理時間によって制御することができる。このドライエッチングによって、表面高さを介在層17と同じとした導電膜18で構成される埋込ワード線ゲート電極23と埋込配線22をゲート電極溝15の下部に形成することができる。なお、導電膜18の表面へカバー膜19を塗布せずに、不要となった導電膜18をエッチングすると、図29A及び図29Bに示すように、図9に示した導電膜18の凹凸が残留させた導電膜18の表面にも残留して、埋込ワード線23と埋込配線22の高さがばらつくことになる。さらに、埋込ワード線23と埋込配線22の高さのばらつきで、その下地となっている介在層17の高さもばらついてしまうので、隣接する埋込ワード線23と埋込配線22の配線容量もばらつくことになる。いずれのばらつきも、半導体装置の電気特性を変動させる要因となるのが好ましくない。次に、図14A及び図14Bに示すように、ドライエッチング第4のエッチングによって、ゲート電極溝15の底部に残留させた介在層17のうち、不要な介在層17を除去することができる。この介在層17の除去工程は、介在層17の高さを調整して隣接する埋込ワード線23と埋込配線22の配線容量を制御するためのものである。図14Bにおいて丸く囲んだ部分は介在層17を除去した部分を示し、符号17Aは除去した後の介在層を示す。この場合のドライエッチングについても、誘導結合プラズマICP:InductivelyCoupledPlasmaによる反応性イオンエッチングRIE:ReactiveIonEtching法を用いることができる。エッチング条件としては、介在層17を除去するために、ゲート絶縁膜16と下層マスク膜12に対する介在層17の選択比が6以上となる条件であることが好ましい。ゲート絶縁膜16及び下層マスク膜第1の絶縁膜12を除去してしまって活性領域1A等にダメージを与えることを回避するためである。また、導電層18に対する介在層17のエッチング選択比が大きいことが好ましく、2以上が好ましい。具体的には、ソースパワーを300~1200W、高周波パワーを0W、圧力を4~20mTorrとして、塩素Cl2とアルゴンArをプロセスガスとし、それぞれの流量を140sccmCl2と60sccmArに設定すると、ウェハにバイアスが印加されない条件高周波パワー0Wとなると共に、下層マスク膜12とゲート絶縁膜16に対する介在層17の選択比は6以上となり、ゲート電極溝15の下部における介在層17Aのリセス高さZ3をドライエッチングの処理時間によって制御することができる。尚、ソースパワーを500W以下とすることにより、介在層17の下地となっているゲート絶縁膜16へのダメージを低減することができる。図30は、図14A及び図14Bに示した工程後の段階における半導体装置チップの断面を示す電子顕微鏡像である。半導体装置チップは例で示した条件で製造したものである。図30a~cはそれぞれ、半導体装置チップ内の端部側部分、端部と中央部との間との間の部分、中央部分における電子顕微鏡像である。図30a~cから、いずれの部位においても、タングステン層である導電層18の高さが略同じようにゲート電極溝15の下部に埋め込まれていることがわかる。次に、図15A及び図15Bに示すように、ゲート電極溝15の内壁及びゲート電極溝15内に残存する導電膜18上を含めて露出している部分に、ライナー膜20を形成する。ライナー膜20としては例えば、熱CVD法によって形成したシリコン窒化膜Si3N4を用いることができる。次に、ライナー膜20上を覆い、かつ、ゲート電極溝15を埋め込むように、埋込絶縁膜21を堆積する。埋込絶縁膜21としては例えば、プラズマCVD法で形成したシリコン酸化膜SiO2や、塗布膜であるSOD膜や、それらの積層膜を用いることができる。SOD膜を用いた場合には高温の水蒸気H2O雰囲気中でアニール処理を行い、固体の膜に改質する。次に、CMP処理を行って、図16A及び図16Bに示すように、ライナー膜20が露出するまで埋込絶縁膜第1埋込絶縁膜21を除去する。その後、マスク膜3と埋込絶縁膜21及びライナー膜20の一部とをエッチングによって除去し、埋込絶縁膜21の最上面が半導体基板1のシリコン表面と略同程度の高さになるようにする。これにより、埋込ワード線23および埋込配線22の上面が絶縁される。以上の工程により、埋込ワード線23および素子分離用の埋込配線22が形成され、埋込ワード線23及び埋込配線22の上に、ライナー膜20及び埋込絶縁膜21からなるキャップ絶縁膜が形成される。ビット線の形成工程次に、図17A及び図17Bに示すように、N型の低濃度不純物拡散層11の上部にN型の不純物拡散層26を形成する。具体的には、まず、半導体基板1の表面及び上記キャップ絶縁膜の表面を覆うように、例えば、プラズマCVD法によるシリコン酸化膜等からなる第1層間絶縁膜24を形成する。第1層間絶縁膜24は、半導体基板1の上面とキャップ絶縁膜の上面との間に生じた段差を埋め込むとともに、成膜後の上面が平坦面となるように形成する。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、第1層間絶縁膜24の一部を除去し、ビットコンタクト開口25を形成する。ビットコンタクト開口25は、埋込ワード線23と同じくY方向に延在するライン状の開口パターンとして形成される。ビットコンタクト開口25のパターンと活性領域1Aの交差した部分では、半導体基板1の表面のN型の低濃度不純物拡散層11を含む部分が露出する。第1層間絶縁膜24をマスクとしてビットコンタクト開口部24から露出する半導体基板1の表面に、例えばヒ素等のN型不純物をイオン注入し、半導体基板1の表面近傍にN型の不純物拡散層26を形成する。N型の不純物拡散層26はこのイオン注入により、低濃度不純物拡散層11の不純物濃度よりも高い濃度の不純物拡散層となる。形成したN型の不純物拡散層26は、トランジスタのソースドレイン領域の一方として機能する。次に、図18A及び図18Bに示すように、不純物拡散層26と第1層間絶縁膜24を覆うように、下部導電膜第3導電膜27、上部導電膜第3導電膜28、マスク膜29を順次堆積する。下部導電膜27としては例えば、熱CVD法によって形成したN型の不純物リン等を含有したポリシリコン膜を用いることができる。また、上部導電膜28としては例えば、スパッタ法によって形成したタングステンW層を用いることができる。また、マスク膜29としては例えば、プラズマCVD法によって形成したシリコン窒化膜Si3N4を用いることができる。次に、図19A及び図19Bに示すように、下部導電膜27、上部導電膜28及びマスク膜29からなる積層膜をライン形状にパターニングし、下部導電膜27と上部導電膜28で構成されるビット線30を形成する。尚、これ以降、マスク膜29を含めてビット線30と称することがある。ビット線30は、埋込ワード線23と交差するX方向に延在するパターンとして形成される。図1では、ビット線30は、埋込ワード線23と直交する直線形状で示したが、本発明はこれに限定されない。例えば、一部を屈曲若しくは湾曲させた形状としてもよい。ビット線30は、ビットコンタクト開口25内で、ソースドレイン領域の一方となる不純物拡散層26と接続される。すなわち、ビット線30を構成する下部導電膜27と、ビットコンタクト開口25内で露出している半導体基板1の表面部分に形成された不純物拡散層26とが接続される。このように、本実施形態のビット線30は、ソースドレイン領域の一方となる不純物拡散層26と接続するコンタクトプラグの機能を兼ねるものである。本実施形態の製造方法では、コンタクトプラグの機能を兼ねるビット線30を一回のリソグラフィー工程で形成一括形成することにより、製造工程の低減を図っている。容量コンタクトプラグの形成工程次に、図20A及び図20Bに示すように、第1層間絶縁膜24上に、ビット線30の表面を覆うように熱CVD法によるシリコン窒化膜である絶縁膜31を形成した後に、絶縁膜31の表面を覆うようにライナー膜32を形成する。ライナー膜32としては例えば、熱CVD法によって形成したシリコン窒化膜Si3N4を用いることができる。尚、本実施形態のDRAMは、メモリセル領域の外側に配置された周辺領域に図示略の周辺回路を備えている。この周辺回路として例えば、プレーナ型MOSトランジスタが形成されている場合、ビット線30はこのプレーナ型MOSトランジスタのゲート電極を兼用し、ビット線30の側面を覆う絶縁膜31及びライナー膜32からなる積層膜は周辺回路におけるゲート電極のサイドウォールの一部として利用することができる。次に、図21A及び図21Bに示すように、ライナー膜32の上にSODを塗布してビット線30間の空間を充填し、高温の水蒸気H2O雰囲気中でアニール処理を行なって固体の膜に改質することにより、SOD膜33を形成する。次に、ライナー膜32の上面が露出するまでCMPを行ってSOD膜33を除去した後に、SOD膜33およびライナー膜32の上面を覆うように第2層間絶縁膜34を形成する。第2層間絶縁膜34としては、例えば、プラズマCVD法で形成したシリコン酸化膜SiO2を用いることができる。次に、図22A及び図22Bに示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、容量コンタクト開口35を形成する。容量コンタクト開口35は、ビット線30の側面に形成した絶縁膜31およびライナー膜32をサイドウォールとして用いたSACSelfAlignmentContact法によって形成する。容量コンタクト開口35と活性領域1Aの交差している部分において半導体基板1の表面が露出する。容量コンタクト開口35の内壁を覆うように熱CVD法によるシリコン窒化膜を成膜し、その後エッチバックすることにより、サイドウォールSW絶縁膜36を形成する。サイドウォール絶縁膜36を形成した後に、第2層間絶縁膜34をマスクとして、例えばリン等のN型不純物をイオン注入し、半導体基板1の表面近傍にN型の不純物拡散層37を形成する。形成したN型の不純物拡散層37は、トランジスタのソースドレイン領域の他方として機能する。次に、図23A及び図23Bに示すように、第2層間絶縁膜34上に、容量コンタクト開口35内を埋め込むように熱CVD法によってリンを含有したポリシリコンを堆積し、エッチバックを行なって、容量コンタクト開口35の底部にポリシリコンからなる下部導電層38を形成する。次に、下部導電層38の表面にスパッタ法によって形成したコバルトシリサイドCoSiからなる介在層39を形成する。その後、容量コンタクト開口35の内部を充填するようにCVD法によってタングステンWからなる膜を成膜する。次に、CMPによってSOD膜33の表面が露出するまで表面の平坦化を行ない、容量コンタクト開口35の内部にタングステンを残存させて、タングステンからなる上部導電膜40を形成する。このようにして、下部導電膜38と介在層39と上部導電膜40が積層して構成された容量コンタクトプラグ41が形成される。キャパシタの形成工程次に、図24A及び図24Bに示すように、容量コンタクトプラグ41を形成後の基板の表面に容量コンタクトパッド42を形成する。具体的には、容量コンタクトプラグ41を形成後の基板の表面に、例えばスパッタ法によって、窒化タングステンWNおよびタングステンWを順次堆積して積層膜を形成する。次に、この積層膜をパターニングして、図24A及び図24Bに示すような容量コンタクトパッド42を形成する。容量コンタクトパッド42は、均等な間隔で形成するために、図1および図24Bに示すように、容量コンタクトプラグ41の直上からずらした位置に形成されるが、容量コンタクトパッド42は、容量コンタクトプラグ41の上面と重なる部分で容量コンタクトプラグ41と接続される。次に、図25A及び図25Bに示すように、容量コンタクトパッド42を覆うように、半導体基板1上に、例えば、熱CVD法によって形成したシリコン窒化膜からなるストッパー膜43を形成する。次に、ストッパー膜43上に、例えば、プラズマCVD法によって形成したシリコン酸化膜からなる第3層間絶縁膜44を形成する。次に、図26A及び図26Bに示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、第3層間絶縁膜44と容量コンタクトパッド42上のストッパー膜43とを貫通するシリンダホール44Aを形成し、容量コンタクトパッド42の上面の一部を露出させる。次に、シリンダホール44Aの内壁面と容量コンタクトパッド42の上面とを覆うようにして、例えば、CVD法によって形成した窒化チタン等を用いてキャパシタの下部電極45を形成する。これにより、下部電極45は、容量コンタクトパッド42の上面と接続される。次に、図27A及び図27Bに示すように、第3層間絶縁膜44上及び下部電極45の表面を覆うように、例えば、ALDAtomicLayerDeposition法によって容量絶縁膜46を形成する。容量絶縁膜46としては例えば、酸化ジルコニウムZrO2、酸化アルミニウムAl2O3、酸化ハフニウムHfO2やそれらの積層膜を用いることができる。次に、容量絶縁膜46の表面を覆うように、例えば、CVD法によって形成した窒化チタン等を用いてキャパシタの上部電極47を形成する。このようにして、キャパシタが形成される。次に、図28A及び図28Bに示すように、キャパシタを介して配線層51を形成する。具体的にはまず、上部電極47の上に、この上部電極47を覆うように、例えば、プラズマCVD法によって形成したシリコン酸化膜等からなる第4層間絶縁膜49を形成する。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、第4層間絶縁膜49にコンタクトホール図示せずを形成する。次に、例えば、CVD法によるタングステン等でコンタクトホールを埋め込んでから、第4層間絶縁膜49上で余剰となっているタングステン等をCMPで除去して、コンタクトプラグ50を形成する。次に、第4層間絶縁膜49上にアルミニウムAlや銅Cu等を成膜してからパターニングすることにより配線層上部金属配線51を形成する。このとき、上部配線51はコンタクトプラグ50を介して上部電極47と接続される。この後、表面に保護膜52を形成することにより、DRAM100のメモリセルが完成する。