2つの相補的な論理レベルに関連付けられた2つの入力ノードから差分論理信号を受け取る入力回路であって、前記2つの入力ノードがそれぞれ、前記入力回路の互いに対称的な部分に結合され、前記入力回路がレベル遷移バランシング回路を含む入力回路と、前記入力回路に結合された論理素子とを備え、前記レベル遷移バランシング回路は、前記2つの相補的な論理レベルのうちの第1の論理レベルから第2の論理レベルへの遷移および関連するレベルシフトの間に前記差分論理信号に関連する前記2つの相補的な論理レベルのレベルシフトされたバージョンのそれぞれの立上り時間と立下り時間のバランスをとり、前記論理素子は、前記2つの相補的な論理レベルの前記レベルシフトされたバージョンの出力を前記遷移の後に2つの出力ノード上に記憶し前記2つの出力ノード上で供給するレベルシフタ。前記レベル遷移バランシング回路は、前記2つの入力ノードの各々用の伝達素子に並列にキャパシタを含み、前記キャパシタが、キャパシタンスと前記論理素子に記憶されている前記相補的な論理レベルの前のレベルシフトされたバージョンとを使用して前記遷移の間に前記それぞれの立上り時間と立下り時間のバランスをとる、請求項1に記載のレベルシフタ。前記キャパシタはさらに、前記2つの入力ノード上の、前記論理素子への前記差分論理信号を不安定化する、請求項2に記載のレベルシフタ。前記伝達素子は電界効果トランジスタを含む、請求項2に記載のレベルシフタ。前記論理素子は、前記遷移の後に前記2つの相補的な論理レベルの前記レベルシフトされたバージョンの前記出力レベルをさらに保持するラッチを含む、請求項1に記載のレベルシフタ。前記ラッチは、一対の交差結合インバータを含む、請求項5に記載のレベルシフタ。前記ラッチは、グランド電位とソース電位との間で第2の極性の第1の電界効果トランジスタに結合された第1の極性の第1のFETを含み、前記それぞれの第1のFETが、互いに結合されるとともに前記2つの出力ノードのうちの第1の出力ノードに結合されたゲートを有し、前記ラッチは、前記グランド電位と前記ソース電位との間で前記第2の極性の第2の電界効果トランジスタに結合された前記第1の極性の第2のFETをさらに含み、前記それぞれの第2のFETが、互いに結合されるとともに前記2つの出力ノードのうちの第2の出力ノードに結合されたゲートを有する、請求項5に記載のレベルシフタ。少なくとも1つの半導体ダイに組み込まれた、請求項1に記載のレベルシフタ。前記レベルシフタは、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末、固定位置のデータユニット、およびコンピュータからなる群から選択された、電子デバイスに組み込まれる、請求項1に記載のレベルシフタ。レベルシフタ内のレベル遷移に関連する立上り時間と立下り時間のバランスをとるための回路であって、それぞれ、差分論理信号の2つの相補的な論理レベルの一方に関連する2つの入力ノードの各々用の入力伝達素子と、前記それぞれの入力伝達素子に結合されたラッチと、前記入力伝達素子に並列に結合されたキャパシタとを備え、前記ラッチは、前記2つの相補的な論理レベルのうちの第1の論理レベルから第2の論理レベルへの前記レベル遷移の後に前記2つの相補的な論理レベルのレベルシフトされたバージョンを2つの出力ノード上に保持し、前記キャパシタは、前記遷移の間に前記2つの相補的な論理レベルの前記レベルシフトされたバージョンの前記それぞれの立上り時間と立下り時間のバランスをとり、前記2つの相補的な論理レベルと前記レベル遷移に関連する前記2つの出力ノード上の前記レベルシフトされたバージョンとのタイミング差異をなくす回路。前記伝達素子は電界効果トランジスタを含む、請求項10に記載の回路。前記ラッチは、一対の交差結合インバータを含む、請求項10に記載の回路。前記ラッチは、グランド電位とソース電位との間で第2の極性の第1の電界効果トランジスタに結合された第1の極性の第1のFETを含み、前記それぞれの第1のFETが、互いに結合されるとともに前記2つの出力ノードのうちの第1の出力ノードに結合されたゲートを有し、前記ラッチは、前記グランド電位と前記ソース電位との間で前記第2の極性の第2のFETに結合された前記第1の極性の第2のFETをさらに含み、前記それぞれの第2のFETが、互いに結合されるとともに前記2つの出力ノードのうちの第2の出力ノードに結合されたゲートを有する、請求項10に記載の回路。少なくとも1つの半導体ダイに組み込まれる請求項10に記載の回路。それぞれ入力手段の互いに対象的な部分に結合された2つの入力ノードから差分論理信号の2つの相補的な論理レベルを受け取る入力手段と、前記2つの相補的な論理レベルのうちの第1の論理レベルから第2の論理レベルへの遷移および関連するレベルシフトの間に前記2つの相補的な論理レベルのレベルシフトされたバージョンの前記それぞれの立上り時間と立下り時間のバランスをとるためのレベル遷移バランシング手段とを備えるレベルシフタ。前記入力手段に結合され、前記2つの相補的な論理レベルを保持し、前記2つの相補的な論理レベルのうちの前記第1の論理レベルから前記第2の論理レベルへの遷移の後に前記2つの相補的な論理レベルを2つの出力ノード上に出力するための論理手段をさらに備える、請求項15に記載のレベルシフタ。前記レベル遷移バランシング手段は、前記2つの入力ノードの各々用の伝達素子に並列に容量手段を含み、前記容量手段が、キャパシタンスと前記論理手段に記憶されている前記相補的な論理レベルの前のレベルシフトされたバージョンとを使用して前記遷移の間に前記2つの相補的な論理レベルのレベルシフトされたバージョンの前記立上り時間のバランスをとる、請求項16に記載のレベルシフタ。前記伝達素子は電界効果トランジスタを含む、請求項17に記載のレベルシフタ。前記論理手段は、前記遷移の後に前記2つの相補的な論理レベルの前記出力レベルを保持するラッチ手段を含む、請求項16に記載のレベルシフタ。前記論理手段は、一対の交差結合インバータを含む、請求項16に記載のレベルシフタ。前記ラッチ手段は、グランド電位とソース電位との間で第2の極性の第1の電界効果トランジスタに結合された第1の極性の第1のFETを含み、前記それぞれの第1のFETが、互いに結合されるとともに前記2つの出力ノードのうちの第1の出力ノードに結合されたゲートを有し、前記ラッチは、前記グランド電位と前記ソース電位との間で前記第2の極性の第2のFETに結合された前記第1の極性の第2のFETをさらに含み、前記それぞれの第2のFETが、互いに結合されるとともに前記2つの出力ノードのうちの第2の出力ノードに結合されたゲートを有する、請求項19に記載のレベルシフタ。少なくとも1つの半導体ダイに組み込まれる請求項15に記載のレベルシフタ。前記レベルシフタは、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末、固定位置のデータユニット、およびコンピュータからなる群から選択された、電子デバイスに組み込まれる、請求項15に記載のレベルシフタ。レベルシフトのための方法であって、それに関連付けられた2つの相補的な論理レベルを含む差分論理信号を受け取るステップと、前記差分論理信号をレベルシフトして前記2つの相補的な論理レベルのレベルシフトされたバージョンを形成するステップと、前記2つの相補的な論理レベルのうちの第1の論理レベルから第2の論理レベルへの遷移の間に前記2つの相補的な論理レベルの前記レベルシフトされたバージョンの前記それぞれの立上り時間と立下り時間のバランスをとり、前記2つの相補的な論理レベルと前記2つの相補的な論理レベルの前記レベルシフトされたバージョンとのタイミング差異をなくすステップとを含む方法。前記2つの相補的な論理レベルのうちの第1の論理レベルから第2の論理レベルへの遷移の後に前記2つの相補的な論理レベルの前記レベルシフトされたバージョンを2つの出力ノード上に保持しかつ前記2つの出力ノード上で出力するステップをさらに含む、請求項24に記載の方法。前記保持ステップは、前記遷移の後に前記2つの相補的な論理レベルの前記レベルシフトされたバージョンをラッチするステップを含む、請求項24に記載の方法。レベルシフトのための方法であって、それに関連付けられた2つの相補的な論理レベルを含む差分論理信号を受け取るステップと、前記差分論理信号をレベルシフトして前記2つの相補的な論理レベルのレベルシフトされたバージョンを形成するステップと、前記2つの相補的な論理レベルのうちの第1の論理レベルから第2の論理レベルへの遷移の間に前記2つの相補的な論理レベルの前記レベルシフトされたバージョンの前記それぞれの立上り時間と立下り時間のバランスをとり、前記2つの相補的な論理レベルと前記2つの相補的な論理レベルの前記レベルシフトされたバージョンとのタイミング差異をなくすステップとを含む方法。前記2つの相補的な論理レベルのうちの第1の論理レベルから第2の論理レベルへの遷移の後に前記2つの相補的な論理レベルの前記レベルシフトされたバージョンを2つの出力ノード上に保持しかつ前記2つの出力ノード上で出力するステップをさらに含む、請求項27に記載の方法。前記保持するステップは、前記遷移の後に前記2つの相補的な論理レベルの前記レベルシフトされたバージョンをラッチするステップを含む、請求項28に記載の方法。例示的な実施形態は、レベルシフト回路における遷移のバランスをとるためのシステムおよび方法を対象としている。入力回路が、2つの相補的な論理レベルに関連する2つの入力ノードから差分論理信号を受け取る。2つの入力ノードはそれぞれ、入力回路の互いに対称的な部分に結合される。入力回路は、入力回路に結合されたレベル遷移バランシング回路および論理素子を含む。レベル遷移バランシング回路は、2つの相補的な論理レベルのうちの第1の論理レベルから第2の論理レベルへの遷移および関連するレベルシフトの間に差分論理信号に関連する2つの相補的な論理レベルのレベルシフトされたバージョンのそれぞれの立上り時間と立下り時間のバランスをとる。論理素子は、2つの相補的な論理レベルのレベルシフトされたバージョンの出力を遷移の後に2つの出力ノード上に記憶しかつ2つの出力ノード上で供給する。レベル遷移バランシング回路は、2つの入力ノードの各々用の伝達素子に並列にキャパシタを含む。キャパシタは、キャパシタンスと、論理素子に記憶された相補的な論理レベルの前のレベルシフトされたバージョンとを使用して遷移の間にそれぞれの立上り時間と立下り時間のバランスをとる。伝達素子は、電界効果トランジスタを含む。論理素子は、遷移の後に2つの相補的な論理レベルのレベルシフトされたバージョンの出力レベルをさらに保持するラッチを含む。ラッチは、一対の交差結合インバータとして実施されてもよい。様々な態様によれば、例示的なラッチは、グランド電位とソース電位との間で第2の極性の第1の電界効果トランジスタに結合された第1の極性の第1のFETを含んでもよい。第1のFETは、互いに結合されるとともに2つの出力ノードのうちの第1のノードに結合されたゲート、およびグランド電位とソース電位との間で第2の極性の第2の電界効果トランジスタに結合された第1の極性の第2のFETに結合されたゲートを有してもよい。第2のFETは、互いに結合されるとともに2つの出力ノードのうちの第2の出力ノードに結合されたゲートを有してもよい。一態様によれば、レベルシフタにおけるレベル遷移に関連する立上り時間と立下り時間のバランスをとる回路が設けられてもよい。この回路は、それぞれ差分論理信号の2つの相補的な論理レベルに関連する2つの入力ノードの各々用の入力伝達素子と、それぞれの入力伝達素子に結合されたラッチと、入力伝達素子に並列に結合されたキャパシタとを含んでもよい。ラッチは、2つの相補的な論理レベルのうちの第1の論理レベルから第2の論理レベルへのレベル遷移の後に2つの相補的な論理レベルのレベルシフトされたバージョンを2つの出力ノード上に保持してもよい。キャパシタは、遷移の間に2つの相補的な論理レベルのレベルシフトされたバージョンのそれぞれの立上り時間と立下り時間のバランスをとり、2つの相補的な論理レベルとレベル遷移に関連する2つの出力ノードのレベルシフトされたバージョンとのタイミング差異をなくす。キャパシタはさらに、ラッチの差分入力との容量結合によってラッチを不安定化する。一態様によれば、レベルシフタは、それぞれ入力手段の互いに対称的な部分に結合された2つの入力ノードからの差分論理信号の2つの相補的な論理レベルを受け取るための、以下に詳しく説明する入力回路の様々な構成のような入力手段を含んでもよい。2つの相補的な論理レベルのうちの第1の論理レベルから第2の論理レベルへの遷移および関連するレベルシフトの間に2つの相補的な論理レベルのレベルシフトされたバージョンのそれぞれの立上り時間と立下り時間のバランスをとるためのレベル遷移バランシング手段を含めてもよい。以下に詳しく説明するラッチング回路の様々な構成のような論理手段は、入力手段に結合されてもよく、2つの相補的な論理レベルを保持し、2つの相補的な論理レベルのうちの第1の論理レベルから第2の論理レベルへの遷移の後に2つの相補的な論理レベルを2つの出力ノード上で出力するようにさらに構成されてもよい。レベル遷移バランシング手段は、以下に詳しく説明するキャパシタおよび関連する回路の様々な構成のような容量手段を、2つの入力ノードの各々用の伝達素子に並列に含んでもよい。容量手段は、キャパシタンスと、論理手段に記憶された相補的な論理レベルの前のレベルシフトされたバージョンとを使用して遷移の間に2つの相補的な論理レベルのレベルシフトされたバージョンの立上り時間同士のバランスをとるように構成されてもよい。一態様によれば、レベルシフトのための方法を提供することができる。この方法は、それに関連付けられた2つの相補的な論理レベルを含む差分論理信号を受け取ることと、差分論理信号をレベルシフトして2つの相補的な論理レベルのレベルシフトされたバージョンを形成することと、2つの相補的な論理レベルのうちの第1の論理レベルから第2の論理レベルへの遷移の間に2つの相補的な論理レベルのレベルシフトされたバージョンのそれぞれの立上り時間と立下り時間のバランスをとり、2つの相補的な論理レベルと2つの相補的な論理レベルのレベルシフトされたバージョンとのタイミング差異をなくすこととを含んでもよい。この方法は、2つの相補的な論理レベルのうちの第1の論理レベルから第2の論理レベルへの遷移の後に2つの相補的な論理レベルのレベルシフトされたバージョンを2つの出力ノード上に保持しかつ2つの出力ノード上で出力することをさらに含んでもよい。添付の図面は、実施形態の説明を助けるために提示され、実施形態の限定ではなく実施形態の説明のためのみに提供される。特定の実施形態を対象とする以下の説明および関連する図面で態様を開示する。本発明の範囲から逸脱することなく代替的な実施形態を考案することができる。さらに、関連する詳細を不明瞭にしないように、よく知られている要素については詳細には説明しないか、または省略する。例示的なという言葉は、一例、実例または例としてを意味するために本明細書で使用される。例示的として本明細書で説明する任意の実施形態は、必ずしも他の実施形態よりも好ましいまたは有利であると解釈されない。同様に、実施形態という用語は、すべての実施形態が、論じられた特徴、利点または動作モードを含むことを必要としない。本明細書で使用する用語は、特定の実施形態について説明するためのものにすぎず、実施形態を限定するものではない。本明細書で使用する単数形a、an、およびtheは、文脈が別段に明確に示すのでなければ、複数形をも含むものとする。さらに、本明細書で使用する含む、含んでいる、含む、およびまたは含んでいるという用語は、述べられた特徴、整数、ステップ、動作、要素、およびまたは構成要素の存在を明示するが、1つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、およびまたはそれらのグループの存在または追加を排除しないことを理解されたい。さらに、多くの実施形態については、たとえば、コンピューティングデバイスの要素によって実行すべき一連のアクションに関して説明する。本明細書で説明する様々なアクションは、特定の回路によって、1つまたは複数のプロセッサによって実行されるプログラム命令によって、あるいは両方の組合せによって実行できることを認識されよう。さらに、本明細書で説明するこれらの一連のアクションは、実行時に、関連するプロセッサに本明細書で説明する機能を実行させるコンピュータ命令の対応するセットを記憶した任意の形式のコンピュータ可読記憶媒体内で全体として実施すべきものと見なすことができる。したがって、様々な態様は、すべてが請求する主題の範囲内に入ることが企図されているいくつかの異なる形式で具現化され得る。さらに、本明細書で説明する実施形態ごとに、そのような実施形態の対応する形式を、たとえば、記載のアクションを実行するように構成された論理として本明細書で説明することがある。したがって、各図を参照すると、図1および図2はそれぞれ、従来のインバータ回路100と従来のラッチ回路200とを示している。インバータ回路100などのインバータをレベルシフトに使用してもよいことが公知である。信号入力101は、互いに逆の極性を有する電界効果トランジスタなどの伝達素子である素子102および103のゲートに入力されてもよく、かつVdd12110などの電圧源とグランド111などの基準電圧との間に結合されてもよい。たとえば、出力104のような素子102と素子103との間の接合部から、レベルシフトされ反転された出力を得てもよい。さらに、従来のレベルシフトは、図2に示されているラッチ回路200などのラッチ回路によって実現されてもよい。差分入力信号、すなわち、正の入力信号201および負の入力信号202のような、同じ情報の互いに相補的なバージョンを表す互いに相補的な、たとえば極性が互いに逆の信号を有する信号対をそれぞれ、図2の素子203および204に入力してもよい。これらの入力は高電圧信号レベルであってもよく、シフタは、各レベルをたとえば12V論理領域に低下させるためのシフタである。ラッチ回路が、各々が異なる駆動特性を有する負の金属酸化膜半導体素子および正のMOS素子からなることに留意されたい。さらに、ハイ遷移の間にNMOS素子がトリガするので、ハイ遷移およびロー遷移にはそれぞれの異なるゲート遅延があり、したがって、立上り時間と立下り時間は対称的ではなく、また整合しない。入力が正であるとき、素子203および204のうちの対応する素子がオンにされ、出力ノード207および208のうちの対応する出力ノードがグランド111に結合され、互いに逆の極性の素子205および206のうちの対応する素子がオン状態にバイアスされ、出力ノード207および208のうちの他方の出力ノードがソース電圧110の近似レベルになる。互いに逆の極性の素子205および206のうちの他方の素子は、オフにバイアスされ、したがって、結果が出力ノード207および208上にラッチされる。諒解されるように、特に、図5に示され以下に詳しく説明する立上り時間および立下り時間のグラフを参照するとわかるように、図1および図2に示されている従来の回路を使用して高速通信用途においてレベルシフトを実行することには欠点がある。高速ユニバーサルシリアルバス20受信機用途のようなある用途では、たとえば450MHzで動作する高速受信機の場合、40ps未満程度の、立上りと立下りの不整合に関連するばらつきが許容される。特に、PMOS特性とNMOS特性との上述の不整合、ならびにオンオフを実行するための駆動特性およびゲート特性の違いによって、タイミング差異が生じ、それによって、高速回路において歪みおよびジッタ、シンボル間干渉などのような異常が生じ、そのため、クロックデータ回復時に同期化問題およびデータエラーが生じることがある。そのようなタイミングエラーは一般に、回路素子と入力レベル遷移との非対称的な関係およびそれに対応する、従来技術の回路における信号遷移のバランスを欠いた伝搬によるエラーである。本明細書において説明する様々な実施形態によって、タイミング差異をなくし、信号遷移同士のバランスをとり、したがって、同期問題およびエラー問題が生じる確率を低減させるための比較的単純な解決策が提供される。図3における例示的なシステム300のブロック図を参照すると、どこでバランシングを実現できるのかをよりよく理解することができる。差分増幅器310は、inp311およびinn312として示されている論理信号の互いに相補的な正レベルおよび負レベルの入力を有してもよい。増幅器310は、電流要件およびその他の要件を維持するために高入力インピーダンストランスコンダクタンス増幅器などのような様々な回路に入力することのできる出力321および322をさらに有してもよい。最後に、入力信号は対称的レベルシフタ330に入力され、ラインレベルから適切な内部論理レベルへのレベルシフトが実現され、クロックデータ回復回路などのようなタイミング感応回路に入力信号が渡される。互いに相補的な論理レベルに対応する一対の信号として構成される差分信号などの入力論理信号の対称的なレベルシフト、対称的なレベルダウンシフト、バランシングなどを実現するための例示的な回路400、その様々な実施形態および部分が図4に示されている。対称的な部分AおよびBは、たとえばInp401およびInn402に関連付けられた互いに相補的な論理レベルのそれぞれを受け取るための入力部分に相当する。レベルダウンシフト回路に応じて、入力電圧レベルが、例示のためにたとえば12Vなどとして示されている内部回路レベルよりも高くてもよいことに留意されたい。入力401および402は、部分AおよびBの各々における要素413のゲートにも結合され、出力ノード403および404でのレベルシフトされた出力の供給を制御する。一例として部分Aを参照すると、入力inp401がVdd12VTよりも低い電圧レベルに低下し、すなわち素子M1422の両端間の電圧が低下すると、M1がオンになる。M2は、レベルがvdd12VTよりも低くなるとオンになる。素子M1およびM2の目的が回路内でDC論理レベルを維持することであることに留意されたい。たとえば、Inp401がローである場合、M1がオンになり、M2がオフになり、outp403がローになり、outn404がハイになる。同様に、たとえば、Inp401がハイである場合、M1がオフになり、M2がオンになり、outp403がハイになり、outn404がローになる。401および402での差分スイッチングの間、キャパシタ421は、スイッチM1をバイパスし、outp403をInp401に追従させ、outn404をInn402に追従させる。これは、ラッチを不安定化し、遷移を完了させる効果を有する。キャパシタ421同士が高度に整合しており、ラッチのためのバランシング作用を実現するので、それに応じてノード403および404における立上り時間と立下り時間のバランスがとられるかまたは立上り時間と立下り時間が整合される。入力部420の素子M1422を通じて出力ノード403上に供給される出力は、キャパシタ421の有利な作用および事前にラッチされたレベルによって、入力遷移にできるだけ近く追従するように構成される。言い換えれば、キャパシタ421および論理素子430のラッチング機能が単純に配置されているので、outp403がInp401に従う。入力レベルおよび出力レベルがローレベルで安定化した後、キャパシタ421が事実上開放される。入力上のvdd12VTよりも高い任意のハイレベルがM1をオフ状態にするようにM1422を永久的にバイアスする効果を有するソース電圧レベルVdd12410に、M1422のゲートが永久的に結合される。出力ノード403の負の電圧が論理素子430の素子432および434のゲートに結合され、各ゲートはvdd2410とグランド411との間に結合される。論理素子430が図4に示されており、たとえばラッチとして実施されることに留意されたい。例示的なラッチ手段は、当業者には諒解されるように、本明細書において例示し説明するような回路構造、およびプロセッサ、プログラムされた論理などのような、本明細書において説明する他の均等構造によってサポートされてもよい。出力ノード403はさらに、素子431と素子433との間の接合ノード435に結合される。次に、部分Bおよび入力部420の対応する部分を参照するとわかるように、素子432および434のゲート上の負のレベルならびに上述の入力Inn402の補レベルおよび素子422の作用によって、出力ノード404がハイレベルに保持される。本明細書において説明する様々な実施形態の利点は、互いに相補的な論理レベルのうちの一方の論理レベルから別の論理レベルへの遷移の間に明らかになる。本例で特に重要なのは、たとえば、入力Inp401がローレベル、たとえばvdd12VTよりも高いレベルからハイレベルに遷移し、それに応じて、Inn402でのハイ入力レベルがハイレベルからローレベルに遷移するときである。一例として部分Aを参照すると、Inp401でのローレベルが上昇を開始すると、キャパシタ421の両端間に電荷が形成され、遷移バランシング手段または遷移バランシング回路として働く。すなわち、キャパシタ421の両端間の電荷は、事前にラッチされたレベルと一緒に働き、有利なことに、レベルシフトされたレベルにInp401での入力信号の変化に応答してただちに上昇を開始させることによって出力ノード403上のレベルシフトされたレベルのローからハイへの遷移を平滑化する。入力レベルがたとえばvdd12VTを超えて上昇すると、M2がオンになり、出力ノード403でのレベルが上昇し、素子432と素子434のバイアスが反転され、出力ノード404でのレベルがローレベルに駆動される。これに応じて、同様の作用により、入力Inn402に結合された入力回路420内の逆の極性を有する補入力に応答して、素子431および433のバイアスも反転され、出力ノード403がハイレベルに駆動される。上述の遷移バランシングを考慮し、比較することによって、図5A、図5B、および図5Cのグラフから、回路素子の単純な組合せから許容される遷移が得られることがわかる。たとえば、図5Aを参照すると、図1の従来技術のインバータ回路の遷移応答が示されている。ハイからローへのレベル遷移が開始した後、回路素子の特性および2つの素子間に作用する反転の効果に基づいて511においてオーバーシュートが出現する。入力信号の極性に基づく特性の作用の違いによって、ローからハイへの補信号遷移の場合、オーバーシュートは512において出現するが、わずかに遅れることがわかる。遷移は完了に近づくにつれて平滑になるが、513におけるハイからローへの遷移の完了点が514におけるローからハイへの遷移の完了点よりも早く生じることに留意されたい。また、バランス点515は、約250ps遅れ、かつ負にバイアスされ、ばらつき公差が40psに過ぎないUSB20回路のような、公差の大きい例示的な受信機回路では、許容されない。図5Bを参照すると、図2の従来技術のラッチ回路の遷移応答が示されている。このラッチ回路は、521における正のオーバーシュートがわずかに改善されるが、依然として522に負のオーバーシュートが存在することを示している。完了点524および523はより厳密にバランスがとれているが、公差の厳しい用途では、依然として遷移バランス点が著しく遅れる。図5Cは、上記に図4に関連して示し説明した例示的な遷移バランシング回路に関連するバランスのとれた遷移を示している。ハイからローへの遷移点531とローからハイへの遷移点532のどちらも、おおよそ同じ瞬間に平滑になり始める。立上りと立下りの割合のバランスがとれているので、遷移バランス点535は、ほぼ中央電圧において生じ、たとえば360psの指定された立上り立下りバランス時間からほとんどまたはまったく逸脱していない。遷移完了点533と遷移完了点534は同様に平滑である。45nmプロセス実施形態のような様々な実施形態による本明細書において説明する例示的なバランシング回路では、デューティサイクルのばらつきを約05に低減させることができる。28nmプロセス実施形態では、さらなる利点が期待される。例示的な部分が図6に示されている例示的な手順または方法600を実施形態に含めてもよいことが諒解されよう。601において開始した後、602において2つの相補的な論理レベルを含む差分論理信号を受信することができる。レベルダウンシフト回路に応じて、論理信号レベルが、内部論理レベルを超えることあり、したがって、レベルが低下されることが諒解されよう。レベルが上昇される構成のような他の構成も可能である。2つの相補的な論理レベルが、603において、低下させることなどによって、レベルシフトされたレベルにシフトされる。一方の入力においてハイからローに遷移し、補入力上でローからハイに遷移するように、互いに相補的な論理レベルおよびそのレベルシフトされたバージョンが遷移する間、604において、上述のように、たとえば、遷移バランシング回路、キャパシタなどを動作させ、事前に記憶されたレベルを使用することによって、対応する立上り時間と立下り時間のバランスをとることができる。遷移の後、605において、互いに相補的な論理レベルのレベルシフトされたバージョンが保持されたり、ラッチされたりして、出力される。例示的な手順は606で終了するように示されているが、互いに相補的な論理レベルが遷移するたびにこの手順を実施してもよいことが諒解されよう。手順600は、様々なアクションまたは部分手順と一緒に示されているが、各実施形態は、本明細書において説明した実施形態のみに限定されない。例示的な手順が、たとえば本明細書において説明した適切な構造および手順を使用して、本明細書に添付された特許請求の範囲に記載された一連のステップおよび関連する機能として実施されてもよいことが諒解されよう。本明細書において説明したレベルシフタは、携帯電話、ポータブルコンピュータ、手持ち式のパーソナル通信システムユニット、携帯情報端末のようなポータブルデータユニット、GPS対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、計測装置のような固定位置データユニット、データもしくはコンピュータ命令を記憶しもしくは取り出す任意の他のデバイス、またはこれらの任意の組合せ内に含まれ得ることが、さらに理解されよう。したがって、本開示の実施形態は、本明細書において開示したようなレベルシフタを含むアクティブ集積回路を含む任意のデバイス内の回路に関連付けられた少なくとも1つの半導体ダイに組み込むことなどによって、そのようなデバイスにおいて適切に使用されてもよい。情報および信号は、多種多様な技術および技法のいずれかを使用して表すことができることが当業者には諒解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。さらに、本明細書において開示した実施形態に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装できることが、当業者には諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップを、上記では概してそれらの機能に関して説明した。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装することができるが、そのような実装の決定は、本発明の範囲からの逸脱を生じるものと解釈すべきではない。適用できる範囲で、本明細書で開示した実施形態と関連して説明した方法、シーケンス、およびまたはアルゴリズムは、ハードウェア、プロセッサによって実行されるソフトウェアモジュール、またはその2つの組合せにおいて直接実施され得る。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CDROM、または当技術分野で知られている任意の他の形態の記憶媒体中に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。したがって、実施形態は、レベルシフトされた信号の遷移のバランスをとるための方法を実施するコンピュータ可読媒体を含むことができる。したがって、本発明は図示の例に限定されず、本明細書で説明した機能を実行するためのいかなる手段も、本発明の実施形態中に含まれる。上記に開示したデバイスおよび方法は、コンピュータ支援設計方法およびコンピュータ支援設計システムを使用して設計されてもよく、たとえば、GDSII、GERBER、およびコンピュータ支援設計システムから出力され、コンピュータ可読媒体上に記憶される同様のコンピュータファイルとして構成される。次いでこれらのファイルは、これらのファイルに基づいてデバイスを製造する製造担当者に与えられる。このデバイス設計は、半導体ウエハ上に、たとえばスタンドアロン回路として複製されるかまたは他の回路の一部として複製されてもよく、次いで、半導体ダイに切り分けられ半導体チップ内に実装されてもよい。次いで、各チップを様々なデバイスにおいて使用することができる。前述の開示は例示的な実施形態を示すが、添付の特許請求の範囲によって規定される本発明の範囲から逸脱することなく、本明細書において様々な変更および修正を行えることに留意されたい。本明細書で説明した実施形態による方法クレームの機能、ステップおよびまたはアクションは、特定の順序で実行されなくてもよい。さらに、実施形態の要素は、単数形で説明または請求されていることがあるが、単数形への限定が明示的に述べられていない限り、複数形が企図される。