基板に形成されたトレンチによって上部へ突出した形のアクティブ領域と、該アクティブ領域の上部に配置される第1の不純物領域と、前記アクティブ領域の下部に配置される第2の不純物領域と、前記第1の不純物領域と第2の不純物領域との間の前記アクティブ領域の側面に沿って配置されるゲート絶縁膜と、該ゲート絶縁膜上に配置されるゲート電極膜と、前記トレンチの下部でライナー膜によって第2の不純物領域と離隔するように配置される金属膜と、該金属膜上で前記第2の不純物領域と直接接触されるように配置されるポリシリコン膜とからなる埋め込みビットラインと、を備えることを特徴とする半導体メモリ素子。前記ライナー膜が、オキサイド膜を備えることを特徴とする請求項1に記載の半導体メモリ素子。前記オキサイド膜の厚さが、10Å~200Åであることを特徴とする請求項2に記載の半導体メモリ素子。前記金属膜が、チタニウムナイトライドTiN膜、タングステンナイトライドWN膜、タンタルTa膜、タンタルナイトライドTaN膜、タングステンシリサイドWSi2膜、タングステンW膜や、その組み合わせを含むことを特徴とする請求項1に記載の半導体メモリ素子。前記金属膜の厚さが、100Å~1000Åであることを特徴とする請求項1に記載の半導体メモリ素子。前記ポリシリコン膜の厚さが、10Å~200Åであることを特徴とする請求項1に記載の半導体メモリ素子。前記ポリシリコン膜が、不純物がドーピングされたポリシリコン膜であることを特徴とする請求項1に記載の半導体メモリ素子。前記不純物が、ヒ化物AsまたはリンPを含むことを特徴とする請求項7に記載の半導体メモリ素子。前記ポリシリコン膜と前記ゲート電極膜との間に配置される絶縁膜をさらに備えることを特徴とする請求項1に記載の半導体メモリ素子。基板にトレンチを形成して上部へ突出する形のアクティブ領域を限定するステップと、前記トレンチが形成された基板上に第1のライナー膜を形成するステップと、前記トレンチの下部の第1のライナー膜上に金属膜を形成するステップと、該金属膜上の第1のライナー膜を選択的に除去して、前記アクティブ領域の一側面下部が選択的に開口する開口領域を形成するステップと、前記金属膜上に、前記アクティブ領域の開口した領域と直接接触するポリシリコン膜を形成して、前記金属膜及びポリシリコン膜からなる埋め込みビットラインを形成するステップと、を含むことを特徴とする半導体メモリ素子の製造方法。第1のライナー膜が、オキサイド膜で形成されることを特徴とする請求項10に記載の半導体メモリ素子の製造方法。前記オキサイド膜が、10Å~200Åの厚さに形成されることを特徴とする請求項11に記載の半導体メモリ素子の製造方法。前記金属膜が、チタニウムナイトライドTiN膜、タングステンナイトライドWN膜、タンタルTa膜、タンタルナイトライドTaN膜、タングステンシリサイドWSi2膜、タングステンW膜や、その組み合わせで形成されることを特徴とする請求項10に記載の半導体メモリ素子の製造方法。前記金属膜が、100Å~1000Åの厚さを有するように形成されることを特徴とする請求項10に記載の半導体メモリ素子の製造方法。前記ポリシリコン膜が、不純物がドーピングされたポリシリコン膜で形成されることを特徴とする請求項10に記載の半導体メモリ素子の製造方法。前記不純物が、ヒ化物AsまたはリンPを含むことを特徴とする請求項15に記載の半導体メモリ素子の製造方法。前記ポリシリコン膜が、10Å~200Åの厚さに形成されることを特徴とする請求項10に記載の半導体メモリ素子の製造方法。前記金属膜を形成するステップが、前記トレンチが埋められるように、前記第1のライナー膜上に金属膜を形成するステップと、該金属膜に対する第1のエッチングを行って第1の厚さの金属膜を形成するステップと、該第1の厚さの金属膜上で露出する第1のライナー膜を所定厚さ除去するステップと、前記所定厚さの分だけ除去された第1のライナー膜上にスペーサ状の第2のライナー膜を形成するステップと、前記第1の厚さの金属膜に対する第2のエッチングを行って第2の厚さの金属膜を形成するステップと、を含むことを特徴とする請求項10に記載の半導体メモリ素子の製造方法。前記第1の厚さが、前記第1の厚さの金属膜の上部面を前記開口領域の上端に一致させる厚さであることを特徴とする請求項18に記載の半導体メモリ素子の製造方法。前記第2のライナー膜が、前記第1のライナー膜との選択的エッチングがなされ得る程度に十分なエッチング選択比を有する物質で形成されることを特徴とする請求項18に記載の半導体メモリ素子の製造方法。前記第2の厚さが、前記第2の厚さの金属膜の上部面を前記開口領域の下端に一致させる厚さであることを特徴とする請求項18に記載の半導体メモリ素子の製造方法。前記アクティブ領域の一側面下部を選択的に開口させるステップが、前記第2の厚さの金属膜上で露出する第1のライナー膜及び第2のライナー膜上にスペーサ状の第3のライナー膜を形成するステップと、該第3のライナー膜内のトレンチを埋める犠牲膜を形成するステップと、前記アクティブ領域の一側面に隣接した第3のライナー膜の上部を選択的に露出させるステップと、前記露出した第3のライナー膜を除去して、前記金属膜上の第1のライナー膜を露出させるステップと、前記犠牲膜及び第1のライナー膜の露出部分を除去して、前記アクティブ領域の一側面下部を露出させるステップと、を含むことを特徴とする請求項18に記載の半導体メモリ素子の製造方法。前記第3のライナー膜が、前記第1のライナー膜及び犠牲膜との十分なエッチング選択比を有する物質膜で形成されることを特徴とする請求項22に記載の半導体メモリ素子の製造方法。前記第3のライナー膜が、ポリシリコン膜で形成されることを特徴とする請求項22に記載の半導体メモリ素子の製造方法。前記犠牲膜が、前記第1のライナー膜と同じ物質を用いて形成されることを特徴とする請求項22に記載の半導体メモリ素子の製造方法。前記犠牲膜及び第1のライナー膜が、オキサイド膜で形成されることを特徴とする請求項25に記載の半導体メモリ素子の製造方法。前記第1のライナー膜が、LP-TEOSオキサイド膜で形成され、前記犠牲膜が、SODオキサイド膜で形成されることを特徴とする請求項26に記載の半導体メモリ素子の製造方法。前記アクティブ領域の一側面に隣接した第3のライナー膜の上部を選択的に露出させるステップが、前記第3のライナー膜の上部を選択的に露出させる開口部を有するフォトレジスト膜パターンを形成して行われることを特徴とする請求項22に記載の半導体メモリ素子の製造方法。熱処理を行い、前記ポリシリコン膜内の不純物を前記開口領域を介して前記ポリシリコン膜と接触されるアクティブ領域内に拡散させて埋め込みビットライン接合領域を形成するステップをさらに含むことを特徴とする請求項10に記載の半導体メモリ素子の製造方法。本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、垂直型トランジスタのドレイン領域と埋め込みビットラインとの間に抵抗接点ohmiccontactを形成しつつも、その製造工程が簡単な半導体メモリ素子及びその製造方法を提供することにある。そこで、上記の目的を達成するための本発明に係る半導体メモリ素子が、基板に形成されたトレンチによって上部へ突出した形のアクティブ領域と、アクティブ領域の上部に配置される第1の不純物領域と、アクティブ領域の下部に配置される第2の不純物領域と、第1の不純物領域と第2の不純物領域との間のアクティブ領域の側面に沿って配置されるゲート絶縁膜と、ゲート絶縁膜上に配置されるゲート電極膜と、そして、トレンチの下部でライナー膜によって第2の不純物領域と離隔するように配置される金属膜と、金属膜上で第2の不純物領域と直接接触されるように配置されるポリシリコン膜とからなる埋め込みビットラインと、を備えることを特徴とする。また、上記の目的を達成するための本発明に係る半導体メモリ素子の製造方法が、基板にトレンチを形成して上部へ突出する形のアクティブ領域を限定するステップと、トレンチが形成された基板上に第1のライナー膜を形成するステップと、トレンチの下部の第1のライナー膜上に金属膜を形成するステップと、金属膜上の第1のライナー膜を選択的に除去してアクティブ領域の一側面下部が選択的に開口する開口領域を形成するステップと、そして、金属膜上にアクティブ領域の開口した領域と直接接触するポリシリコン膜を形成して金属膜及びポリシリコン膜からなる埋め込みビットラインを形成するステップと、を含むことを特徴とする。一例として、前記金属膜を形成するステップが、トレンチが埋められるように第1のライナー膜上に金属膜を形成するステップと、金属膜に対する第1のエッチングを行って第1の厚さの金属膜を形成するステップと、第1の厚さの金属膜上で露出する第1のライナー膜を所定厚さ除去するステップと、所定厚さの分だけ除去された第1のライナー膜上にスペーサ状の第2のライナー膜を形成するステップと、そして、第1の厚さの金属膜に対する第2のエッチングを行って第2の厚さの金属膜を形成するステップと、を含む。この場合、前記アクティブ領域の一側面下部を選択的に開口させるステップが、第2の厚さの金属膜上で露出する第1のライナー膜及び第2のライナー膜上にスペーサ状の第3のライナー膜を形成するステップと、第3のライナー膜内のトレンチを埋める犠牲膜を形成するステップと、アクティブ領域の一側面に隣接した第3のライナー膜上部を選択的に露出させるステップと、露出した第3のライナー膜を除去して金属膜上の第1のライナー膜を露出させるステップと、そして、犠牲膜及び第1のライナー膜の露出部分を除去してアクティブ領域の一側面下部を露出させるステップと、を含むことができる。金属膜を埋め込みビットライン接合領域に直接接触させる場合、その接触面に抵抗接点を形成するために、ドーパント濃度を高く維持しなければならないが、本発明によれば、ポリシリコン膜が埋め込みビットライン接合領域に直接接触されることにより、自然と抵抗接点が形成されるので、より低いドーパント濃度でポリシリコン膜をドーピングさせても良く、これにより、埋め込みビットライン接合領域のドーピング形状をより容易に形成することができる。また、抵抗接点の形成のための別途の金属シリサイドが不要なので、従来の金属シリサイドが後続の熱処理によってその厚さが不均一になり、それにより、素子の安定性を阻害するという問題が発生しない。さらに、ビットラインの上部にポリシリコン膜が配置されるので、後続工程においてポリシリコン膜が露出して酸化されても、金属膜が酸化される場合に比べて後続工程を行うのにおいて大きな影響を与えない。図2は、本発明の一実施形態に係る垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子を示した断面図である。同図に示すように、本実施形態に係る半導体メモリ素子200によれば、シリコン基板のような基板210に形成されたトレンチ220によって基板210の下部から上部へ突出した形のアクティブ領域Aが限定される。アクティブ領域Aの上部には、ストレージノード接合領域である第1の不純物領域、例えば、ソース領域231が配置される。アクティブ領域Aの下部、特に、右側壁の下には埋め込みビットライン接合領域である第2の不純物領域、例えば、ドレイン領域232が配置される。ソース領域231とドレイン領域232との間にはチャネル領域240が配置されるが、本実施形態においてチャネル領域240は、アクティブ領域Aの右側面に形成される。チャネル領域240の上、すなわち、アクティブ領域Aの側面上にはゲート絶縁膜250及びゲート電極膜260が順次配置される。トレンチ220下部の基板210上にはライナー膜271を介在して第1のビットライン281が配置される。ライナー膜271は、オキサイド膜を備える。この場合、オキサイド膜の厚さは略10Å~200Åである。第1のビットライン281とライナー膜271との上には第2のビットライン282が配置される。第1のビットライン281及び第2のビットライン282は、埋め込みビットライン280を構成する。第2のビットライン282は、その上に配置される絶縁膜272によってゲート電極膜260とは電気的に分離される。例え、図面には示されていないが、ゲート電極膜260と埋め込みビットライン280とは、相互交差するライン状からなることができる。第1のビットライン281は、金属膜からなり、ライナー膜271によって基板210及びドレイン領域232と絶縁される。金属膜は、チタニウムナイトライドTiN膜、タングステンナイトライドWN膜、タンタルTa膜、タンタルナイトライドTaN膜、タングステンシリサイドWSi2膜、タングステンW膜や、その組み合わせを含む。金属膜の厚さは、略100Å~1000Åである。第2のビットライン282は、不純物がドーピングされたポリシリコン膜からなり、その側壁は、ドレイン領域232と直接接触される。ポリシリコン膜の厚さは、略10Å~200Åである。ポリシリコン膜にドーピングされた不純物は、ヒ化物AsまたはリンPを含む。このように、本実施形態に係る半導体メモリ素子200は、金属膜からなる第1のビットライン281はドレイン領域232と接触されないことに対し、ドーピングされたポリシリコン膜からなる第2のビットライン282のみがドレイン領域232と接触される構造で形成される。したがって、ドレイン領域232と第2のビットライン282との接触部分には抵抗接点が自然と形成される。一般に、金属膜がドレイン領域232と直接接触する場合、抵抗接点を形成するために、金属膜とドレイン領域232との間に金属シリサイド膜を形成する方法が利用されている。この場合、後続の熱処理などによって金属シリサイド膜が凝集agglomerationされて、その厚さが不均一になり、その結果、コンタクト抵抗が増加する可能性がある。金属シリサイド膜を形成せずに、抵抗接点が形成される場合でも、金属膜とドレイン領域232との接触面に所望しない膜質、例えば、ナイトライド系の膜が形成され得る。しかし、本実施形態の場合には、ドレイン領域232と直接接触する第2のビットライン282がドーピングされたポリシリコン膜からなっているので、基本的に、接触部分に抵抗接点が形成され、したがって、別途の抵抗接点のための金属シリサイド膜が不要になり、所望しないナイトライド系の膜も形成されない。さらに、ドレイン領域232と接触する部分を除いた残りの領域に金属膜からなる第1のビットライン281が配置されるので、全体ビットライン280の抵抗もポリシリコン膜のみでビットラインを構成する場合に比べて低めることができる。図3~図12は、本発明の一実施形態に係る垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子の製造方法を説明するために示した断面図である。図3に示すように、シリコン基板のような基板210上にハードマスク膜パターン310を形成する。一例として、ハードマスク膜パターン310は、ナイトライド膜パターンで形成するか、またはオキサイド膜パターンとナイトライド膜パターンとが順次積層される構造で形成することができる。ハードマスク膜パターン310は、略500Å~3000Åの厚さに形成する。ハードマスク膜パターン310は、基板210の一部表面を露出させる開口部311を有する。この開口部311によって基板210のアクティブ領域Aを限定するトレンチが形成される基板210の表面が露出する。図4に示すように、ハードマスク膜パターン310をエッチングマスクとしたエッチングによって基板210の露出部分を所定深さ除去してトレンチ220を形成する。このトレンチ220によって基板210の上部へ突出する形のアクティブ領域Aが限定され、トレンチ220の深さによってアクティブ領域Aの高さが決定される。次に、トレンチ220が形成された基板210上に第1のライナー膜271を形成する。第1のライナー膜271は、略10Å~200Åの厚さのオキサイド膜で形成することができる。次いで、トレンチ220の内部が埋められるように第1のライナー膜271上に金属膜283を形成する。この金属膜283は、チタニウムナイトライドTiN膜、タングステンナイトライドWN膜、タンタルTa膜、タンタルナイトライドTaN膜、タングステンシリサイドWSi2膜、タングステンW膜や、その組み合わせによって形成することができる。図5に示すように、金属膜283をリセスさせる第1のエッチングを行って第1の厚さを有する金属膜285がトレンチ220の下部に残るようにする。この第1のエッチングは、エッチバックetchback法を利用して行うことができる。場合によっては、エッチバックを行う前に、金属膜283に対する平坦化を行うことができる。リセスされた第1の厚さの金属膜285の上部面がある位置図面においてBとして表示された部分参照は、後続工程においてドレイン領域が開口する開口領域の上端と実質的に一致する。したがって、金属膜283に対するエッチングは、ドレイン領域の開口領域の上端位置を考慮して行わなければならない。図6に示すように、第1の厚さの金属膜285上で露出する第1のライナー膜271を所定厚さの分だけ除去する。次に、所定厚さの分だけ除去された第1のライナー膜271上にスペーサ状の第2のライナー膜320を形成する。第2のライナー膜320は、略10Å~200Åの厚さに形成し、第1のライナー膜271との選択的エッチングがなされ得る程度に十分なエッチング選択比を有する物質で形成する。すなわち、後続の第1のライナー膜271に対するエッチング時、第2のライナー膜320は、エッチングによる影響が最小化されなければならない。一例として、第1のライナー膜271をオキサイド膜で形成した場合、第2のライナー膜320はナイトライド膜で形成することができる。スペーサ状の第2のライナー膜320を形成するためには、まず、図面には示されていないが、全面に第2のライナー膜用物質膜図示せずを形成する。そして、第2のライナー膜用物質膜に対する異方性エッチング、例えば、エッチバックを行うことにより、スペーサ状の第2のライナー膜320を形成することができる。図7に示すように、リセスされた第1の厚さの金属膜図6の285に対する第2のエッチングを行って第1のビットラインになる第2の厚さの金属膜281を形成する。この過程は、スペーサ状の第2のライナー膜320を形成する過程中に行うこともできる。金属膜281の第2の厚さは、ドレイン領域の開口領域の下端に一致させる厚さである。すなわち、第2の厚さの金属膜281の上部面がある位置図面においてCとして表示された部分参照は、後続工程において形成されるドレイン領域の開口領域の下端と実質的に一致する。一例として、金属膜図6の285が除去される厚さすなわち、ドレイン領域の開口領域の長さは、略100Å~700Åに設定し、金属膜281の最終厚さは、略100Å~1000Åになるようにする。金属膜281が形成されることにより、第1のライナー膜271の一部は金属膜281と第2のライナー膜320との間で露出する。この状態で金属膜281上に露出する第1のライナー膜271と、第2のライナー膜320の上にスペーサ状の第3のライナー膜330を形成する。第3のライナー膜330をスペーサ状に形成するために、まず、全面に第3のライナー膜用物質膜図示せずを形成し、この第3のライナー膜用物質膜に対する異方性エッチングを行う。第3のライナー膜330は、第1のライナー膜271と十分なエッチング選択比を有する物質膜で形成する。一例として、第3のライナー膜330は、ポリシリコン膜で形成することができる。次に、第3のライナー膜330内のトレンチ220内部が埋められるように全面に犠牲膜340を形成する。犠牲膜340は、第1のライナー膜271と同じ物質膜で形成する。すなわち、第1のライナー膜271をオキサイド膜で形成した場合、犠牲膜340もオキサイド膜で形成する。したがって、犠牲膜340も第1のライナー膜271と同様に、第3のライナー膜330と十分なエッチング選択比を有するようになり、これにより、後続工程において第3のライナー膜330を除去するエッチング時、犠牲膜340はエッチングによる影響が最小化される。図8に示すように、犠牲膜340に対する平坦化を行ってトレンチ220内にのみ犠牲膜340が残るようにする。そして、結果物の上部に第3のライナー膜330を選択的に除去するマスク膜パターン350を形成する。マスク膜パターン350は、フォトレジスト膜で形成することができる。図面においてDとして示したように、マスク膜パターン350の開口部352によってアクティブ領域Aの一側面にある第3のライナー膜330、すなわち、選択的に除去すべき第3のライナー膜330は露出することに対し、反対側面にある第3のライナー膜330、すなわち、除去してはならない第3のライナー膜330はマスク膜パターン350で覆われている。本実施形態では、マスク膜パターン350を用いて第3のライナー膜330を選択的に除去する方法を説明しているが、これは、例示的なものであって、その他の方法を利用することができるということは当たり前である。図9に示すように、マスク膜パターン図8の350によって露出した第3のライナー膜330を除去して金属膜281上の第1のライナー膜271を露出させる。この過程は、ウェットエッチング法を利用して行うことができる。この過程において犠牲膜340は、第3のライナー膜330との十分なエッチング選択比を有する物質からなっているので、エッチングによる影響をほとんど受けず、それにより、犠牲膜340で覆われた第3のライナー膜330は除去されない。エッチングが終了すると、マスク膜パターン図8の350を除去する。図面においてEとして示したように、第3のライナー膜330が選択的に除去されることにより、トレンチ220内には空いた空間が作られる。この空いた空間を介してアクティブ領域Aの下部一側面、すなわち、ドレイン領域の開口領域と接する第1のライナー膜271が露出する図面においてFとして表示した部分参照。図10に示すように、犠牲膜340を除去する。犠牲膜340と第1のライナー膜271とは同じ物質からなっているので、犠牲膜340を除去する過程において第1のライナー膜271の露出部分も共に除去される。たとえ、犠牲膜340と第1のライナー膜271とが同じ物質からなっても、除去されなければならない犠牲膜340の量が除去されなければならない第1のライナー膜271の量より多い。したがって、犠牲膜340と第1のライナー膜271とは、エッチング選択比を有する同じ物質膜で形成するのが好ましい。一例として、第1のライナー膜271は、LP-TEOSオキサイド膜で形成し、犠牲膜340は、SODSpinOnGlassオキサイド膜で形成する。第1のライナー膜271が除去されることにより、アクティブ領域Aの側面が露出し、この露出する領域がドレイン領域の開口領域350となる。犠牲膜340と第1のライナー膜271との露出部分の除去のためのエッチングはウェットエッチング法を利用して行うことができる。図11に示すように、トレンチ220が埋められるように全面に不純物がドーピングされたポリシリコン膜284を形成する。ポリシリコン膜284にドーピングされる不純物イオンはリンPまたはヒ化物Asである。場合によっては、反対導電型の不純物イオンがドーピンクされることもできる。ポリシリコン膜284にドーピングされる不純物イオンのドーピング濃度は、後続の拡散工程によって形成されるドレイン領域の濃度を考慮して決定される。しかし、ドレイン領域とポリシリコン膜284とが直接接触されることにより、抵抗接点が自然と形成され、したがって、金属膜をドレイン領域に接触させる場合と同様に、抵抗接点のためにドレイン領域の開口領域350と接触する面での不純物イオンを高く形成する必要がない。図12に示すように、不純物がドーピングされたポリシリコン膜図11の284に対するエッチバックを行ってトレンチ220内に所定厚さのみ残し、残りは全て除去されるようにする。このとき、除去される厚さは、残っているポリシリコン膜282の上部面がドレイン領域の開口領域350の上端部より高いように限定される。場合によって、エッチバックを行う前に、平坦化工程を先に行うこともできる。トレンチ220内に残っているポリシリコン膜282は第2のビットラインを形成する。したがって、ビットライン280は金属膜281からなる第1のビットラインと、ポリシリコン膜282からなる第2のビットラインとで形成される。ポリシリコン膜282からなる第2のビットラインがビットライン280の上部に配置されることにより、後続工程においてビットライン280が露出して酸化されても後続工程を行うのに大きな影響を及ぼさない。次に、熱処理を行ってポリシリコン膜282内の不純物イオンをアクティブ領域Aに拡散させてドレイン領域232、すなわち、埋め込みビットライン接合領域を形成する。一例として、熱処理は、略700°C以上の温度で行う。次に、図2に示すように、ポリシリコン膜282の上に絶縁膜272を形成する。そして、アクティブ領域Aの上部にストレージノード接合領域であるソース領域231を形成してチャネル領域240を限定する。次いで、チャネル領域240の上にゲート絶縁膜250及びゲート電極膜260を順次形成する。