"第1の被制御チップと、前記第1の被制御チップと積層し、前記第1の被制御チップを制御する制御チップと、を備え、前記第1の被制御チップは、同期信号が供給される第1の同期信号端子、遅延同期信号が供給される第1の遅延同期信号端子、第1のデータ端子及び第1のレプリカ端子と、前記同期信号に応じてデータ信号を出力する第1の回路と、前記データ信号を、前記遅延同期信号に同期して前記第1のデータ端子へ出力する出力回路と、前記出力回路を模した回路であって、前記遅延同期信号に同期してレプリカ信号を前記第1のレプリカ端子へ出力するレプリカ回路と、前記第1の被制御チップをそれぞれ貫通し、前記第1の同期信号端子、前記第1の遅延同期信号端子、前記第1のデータ端子及び前記第1のレプリカ端子にそれぞれ接続される第1乃至第4の貫通電極と、を含み、前記制御チップは、前記第1乃至第4の貫通電極にそれぞれ接続された、第2の同期信号端子、第2の遅延同期信号端子、第2のデータ端子及び第2のレプリカ端子と、前記同期信号を生成し、少なくとも前記第2の同期信号端子へ供給するとともに、前記データ信号を前記第2のデータ端子を介して受ける第1の制御回路と、前記同期信号を遅延させて前記遅延同期信号として前記第2の遅延同期信号端子へ供給する遅延回路と、前記第2のレプリカ端子を介して供給された前記レプリカ信号の位相と、前記同期信号の位相とを比較する位相比較回路と、前記位相比較回路の比較結果に基づいて、前記遅延回路の遅延量を制御する遅延制御回路と、を含む、ことを特徴とする半導体装置。前記半導体装置は、さらに、前記第1の被制御チップと積層する少なくとも一つの第2の被制御チップを備え、前記第2の被制御チップは、前記第1の被制御チップと同一の構成を有し、前記第1の被制御チップの前記第1乃至第4の貫通電極は、前記第2の被制御チップの第1乃至第4の貫通電極にそれぞれ積層方向に電気的に接続されている、ことを特徴とする請求項1に記載の半導体装置。前記第1の被制御チップは、さらに、第1の遅延同期信号端子から前記レプリカ回路を経て前記第1のレプリカ端子に至る信号の経路に、その信号の遅延量を調整する遅延調整部を有する、ことを特徴とする請求項2に記載の半導体装置。前記第1の被制御チップの前記遅延調整部は、前記第1及び第2の被制御チップのレプリカ信号がそれぞれ前記第2のレプリカ端子に到達する時間を同じにするように調整される、ことを特徴とする請求項3に記載の半導体装置。前記第1及び第2の被制御チップのそれぞれは、さらに、制御信号に応じてそれぞれ対応する前記レプリカ回路を選択的に動作させる第2の制御回路を備える、ことを特徴とする請求項4に記載の半導体装置。前記第1の被制御チップは、さらに、前記第1の遅延同期信号端子と前記レプリカ回路との間、及び前記レプリカ回路と前記第1のレプリカ端子との間の少なくとも一方に接続され、前記第2の制御回路により導通/非導通制が御されるスイッチ回路を有し、前記第2の制御回路は、対応する前記レプリカ回路を動作させるときに前記スイッチ回路を導通状態に制御し、それ以外のときにに非導通状態に制御する、ことを特徴とする請求項5に記載の半導体装置。前記第1の被制御チップは、さらに、第5の貫通電極と、前記第5の貫通電極に接続されるとともに前記第1の被制御チップの前記第2の制御回路に接続された第1の制御信号端子と、を備え、前記第2の被制御チップは、さらに、前記第5の貫通電極に接続される第6の貫通電極と、前記第6の貫通電極に接続されるとともに前記第2の被制御チップの前記第2の制御回路に接続された第3の制御信号端子と、を備え、前記制御チップは、さらに、前記第5の貫通電極及び前記第1の制御回路に接続された第2の制御信号端子を備え、前記第1及び第2の被制御チップのそれぞれの前記第2の制御回路は、前記第1の制御回路が前記第2の制御信号端子を介して供給した前記制御信号を受けて動作する、ことを特徴とする請求項4乃至6のいずれか一つに記載の半導体装置。前記制御チップは、前記第2のレプリカ端子に供給される前記レプリカ信号及び前記第2のデー端子に供給される前記データ信号、並びに前記同期信号の位相を一致させる、ことを特徴とする請求項1乃至7のいずれか一つに記載の半導体装置。請求項1乃至8のいずれか一つに記載の半導体装置と、該半導体装置にバス接続された他の半導体装置とを備えることを特徴とする情報処理システム。制御チップ上に複数の被制御チップが積層されている半導体装置において、複数の被制御チップの各々から制御チップへ送信されるデータは、どの被制御チップから送信されたものであっても、制御チップにおいて受信したデータ信号が同一のクロック信号に同期していることが望ましい。これは、制御チップにおいて受信したデータをクロック信号に同期させる処理が不用となり、高速データ伝送が可能になるからである。特許文献1に記載された構成では、各チップにDLL回路が搭載されており、各チップにおいて独立にデータ信号とクロック信号との同期が取られる。しかも、各チップにDLL回路を搭載しているため、消費電力が大きい。また、特許文献2乃至4に記載された構成は、一方のチップから他方のチップへ位相調整されたクロック信号を供給するのみであり、他方のチップから一方のチップへ送信されたデータを、一方のチップにおいてクロック信号に同期させることについて全く考慮されていない。本発明の一実施の形態に係る半導体装置は、第1の被制御チップと、前記第1の被制御チップと積層し、前記第1の被制御チップを制御する制御チップと、を備え、前記第1の被制御チップは、同期信号が供給される第1の同期信号端子、遅延同期信号が供給される第1の遅延同期信号端子、第1のデータ端子及び第1のレプリカ端子と、前記同期信号に応じてデータ信号を出力する第1の回路と、前記データ信号を、前記遅延同期信号に同期して前記第1のデータ端子へ出力する出力回路と、前記出力回路を模した回路であって、前記遅延同期信号に同期してレプリカ信号を前記第1のレプリカ端子へ出力するレプリカ回路と、前記第1の被制御チップをそれぞれ貫通し、前記第1の同期信号端子、前記第1の遅延同期信号端子、前記第1のデータ端子及び前記第1のレプリカ端子にそれぞれ接続される第1乃至第4の貫通電極と、を含み、前記制御チップは、前記第1乃至第4の貫通電極にそれぞれ接続された、第2の同期信号端子、第2の遅延同期信号端子、第2のデータ端子及び第2のレプリカ端子と、前記同期信号を生成し、少なくとも前記第2の同期信号端子へ供給するとともに、前記データ信号を前記第2のデータ端子を介して受ける第1の制御回路と、前記同期信号を遅延させて前記遅延同期信号として前記第2の遅延同期信号端子へ供給する遅延回路と、前記第2のレプリカ端子を介して供給された前記レプリカ信号の位相と、前記同期信号の位相とを比較する位相比較回路と、前記位相比較回路の比較結果に基づいて、前記遅延回路の遅延量を制御する遅延制御回路と、を含む、ことを特徴とする。本発明によれば、制御チップから供給される遅延同期信号に応じて動作する出力回路を模したレプリカ回路を被制御チップに設け、レプリカ回路からのレプリカ信号を制御チップにフィードバックし、これに基づいて遅延同期信号の遅延量を制御するようにしたことで、制御チップ側において受信する出力回路からのデータ信号及びレプリカ信号の位相を、制御チップ側の同期信号の位相に一致させるように制御することができる。本発明の課題を解決する技術的思想コンセプトの代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。図1に、本発明の技術思想の一例に係る半導体装置100の概略構成を示す。半導体装置100は、複数の被制御チップ110とそれらを制御する制御チップ120とを備えている。複数の被制御チップ110は、互いに積層されるととともに制御チップ120上に積層されている。半導体装置100が含むDLLに関連する回路において、同期信号を出力し、データ信号を受ける第1の制御回路126を備える制御チップ120に、同期信号を遅延させて遅延同期信号として出力する遅延調整回路130と、レプリカ信号の位相と同期信号の位相とを比較する位相比較回路128と、位相比較回路の比較結果に基づいて遅延調整回路の遅延量を制御する遅延制御回路129を配置し、他方でデータ信号を供給する入出力回路118を備える被制御チップ110に、出力回路を模した回路であって、遅延同期信号に同期してレプリカ信号を第1のレプリカ端子へ出力するレプリカ回路119を配置し、関連する複数の信号を貫通電極で接続した、ことが特徴である。各被制御チップ110は、自身を厚み方向に貫通する複数の貫通電極111を有している。また、被制御チップ110は、第1の同期信号端子112、第1の遅延同期信号端子113、第1のデータ端子114、第1のレプリカ端子115及び第1の制御信号端子116を有している。これらの端子はそれぞれ対応する第1乃至第5の貫通電極111に接続されている。被制御チップ110は、さらに、DRAMアレイ117、入出力回路118及び及びレプリカ回路119を有している。DRAMアレイ117は、第1の同期信号端子112及び第1の制御信号端子116に接続されるとともに、入出力回路118に接続されている。入出力回路118は、また、第1の遅延同期信号端子113及び第1のデータ端子114に接続されている。レプリカ回路119は、第1の遅延同期信号端子113、第1のレプリカ端子115及び第1の制御信号端子116に接続されている。一方、制御チップ120は、第2の同期信号端子121、第2の遅延同期信号端子122、第2のデータ端子123、第2のレプリカ端子124及び第2の制御信号端子を有している。これらの端子は、対応する第1乃至第5の貫通電極111を介して第1の同期信号端子112、第1の遅延同期信号端子113、第1のデータ端子114、第1のレプリカ端子115及び第1の制御信号端子116にそれぞれ接続されている。制御チップ120は、また、制御回路第1の制御回路126、分岐部127、位相比較回路128、遅延制御回路129及び遅延調整回路130を有している。制御回路126は、入出力回路131を含み、入出力回路131は第2のデータ端子123に接続されている。また、制御回路126は、第2の制御信号端子125にも接続されている。分岐部127は、制御回路126に接続されているとともに、第2の同期信号端子121、位相比較回路128及び遅延調整回路130に接続されている。位相比較回路128は、また、第2のレプリカ端子124接続されている。遅延制御回路129は、位相比較回路128と遅延調整回路130とに接続されている。遅延調整回路130は、第2の遅延同期信号端子122にも接続されている。制御回路126は、DRAMアレイ117に対してデータの読み書きを行う場合、制御信号コマンド/アドレス信号を第2の制御信号端子125へ出力するとともに、同期信号クロック信号CK/CKBを分岐部127へ出力する。本発明は、特にデータの読み出しに関するものなので、以下では、データを読み出す場合について説明する。データの書き込みについては、公知の方法と同様の方法により行われる。制御回路126からの同期信号は分岐部127を介して第2の同期信号端子へ供給される。また、分岐部127は、入力される同期信号に基づき、第1及び第2の分岐同期信号を生成し、第1の分岐同期信号を遅延調整回路130へ、第2の分岐同期信号を位相比較回路128へ、それぞれ供給する。遅延調整回路130は、入力される第1の分岐同期信号を遅延させ、遅延同期信号クロック信号CKQ/CKQBとして第2の遅延同期信号端子122へ出力する。第2の遅延同期信号端子122へ出力された遅延同期信号は、対応する貫通電極111及び第1の遅延同期信号端子113を介して、入出力回路118及びレプリカ回路119へ供給される。制御回路126からの制御信号は、第2の制御信号端子125から対応する貫通電極111及び第1の制御信号端子116を通じてDRAMアレイ117へ供給されるとともにレプリカ回路119にも供給される。第2の同期信号端子121へ供給された同期信号もまた、対応する貫通電極111及び第1の同期信号端子112を通じてDRAMアレイ117へ供給される。これにより、DRAMアレイ117からデータが読み出され、入出力回路118へ供給される。レプリカ回路119は、入出力回路118に含まれる出力回路を模したものである。出力回路は、DRAMアレイ117から読み出されたデータを、第1の遅延同期信号端子113からの遅延同期信号に同期させてデータ信号として第1のデータ端子114へ出力する。一方、レプリカ回路119は、同じく遅延同期信号に同期させてレプリカ信号を第1のレプリカ端子115へ出力する。第1のデータ端子114へ出力されたデータ信号は、対応する貫通電極111及び第2のデータ端子123を介して入出力回路131へ供給される。一方、第1のレプリカ端子115へ出力されたレプリカ信号は、対応する貫通電極111及び第2のレプリカ端子124を介して位相比較回路128へ供給される。入出力回路131に入力されるデータ信号の位相と、位相比較回路128に入力されるレプリカ信号の位相は、互いに一致するように予め調整されている。位相比較回路128は、入力されるレプリカ信号の位相と第2の分岐同期信号の位相とを比較する。第2の分岐同期信号の位相は、入出力回路131に供給される同期信号の位相に一致させてある。位相比較回路128の比較結果は、遅延制御回路129に伝えられる。遅延制御回路129は、位相比較回路128からの比較結果に基づいて、位相比較回路128に入力されるレプリカ信号の位相と第2の分岐同期信号の位相とが互いに一致するように、遅延調整回路130の遅延量を調整する。位相比較回路128に入力されるレプリカ信号の位相と第2の分岐同期信号の位相とが互いに一致しているとき、入出力回路131に入力されるデータ信号の位相と同期信号の位相とは互いに一致する。複数の被制御チップ110のうちのいずれからデータ信号が送信される場合であっても、上記と同様にして、制御チップ120側において入出力回路131に入力されるデータ信号の位相と同期信号の位相とを一致させることができる。これにより、図1の半導体装置100では、高速データ伝送が可能になる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。本発明の第1の実施の形態に係る半導体装置の原理的な構成を図2に示す。図2に示すように、本実施の形態に係る半導体装置200は、制御チップとしての論理LSIチップ210と、当該論理LSIチップ210上に積層された被制御チップとしての複数のSDRAMチップ220とによって構成されている。制御チップは、マスターチップ能動チップであり、被制御チップはスレーブチップ受動チップである。例えば、マスターチップとスレーブチップで構成される半導体装置は、それらチップを積層にアセンブリし、一つにパッケージングしたシステムインパッケージの構造体を示す。図2の半導体装置200は、所謂COCチップオンチップの技術と貫通電極であるTSVThroughSiliconViaの技術を組み合わせて構成されている。半導体装置200の外部端子不図示は、論理LSIチップ210側にインターポーザ等を介してその図面の下側に配置されている。半導体装置200の外部端子は、論理LSIチップ210と接続される。後述する被制御チップを貫通するI/Oの信号線は、論理LSIチップ210と接続され、外部端子には直接的に接続されない。図2では、それぞれ1Gbitのメモリ容量を備えた16個のSDRAMSynchronousDynamicRandomAccessMemoryチップ220D0~D15が制御チップである論理LSIチップ210上に積層された例を示している。図2では、16個のSDRAMチップ220がD0~D15で表されているが、本発明はこれに限られない。16個のSDRAMチップD0~D15は、SDRAMチップD0~D7によって構成される第1のグループと、SDRAMチップD8~D15によって構成される第2のグループとに分けられている。第1と第2のグループは、制御チップマスターチップが発行する第1のクロック信号CS0CK0、第2のクロック信号CS1CK1によって、それぞれ選択される。後述において、第1と第2のグループは、単にグループまたはチップ選択グループと呼ぶことがある。また、図示された例では、SDRAMチップD0とSDRAMチップD8によって、論理LSIチップ210に最も近接した第1のDRAMセットが構成されており、同様に、SDRAMチップD1及びD9によって第2のDRAMセットが構成され、以下同様に、SDRAMチップD6とSDRAMチップD14によって第7のDRAMセット、SDRAMチップD7とSDRAMチップD15によって第8のDRAMセットが構成されている。図からも明らかな通り、第8のDRAMセットのSDRAMチップD15は論理LSIチップ210から最も離れた位置に搭載されている。第1~第8のDRAMセットは、制御チップマスターチップとの間で並列にアクセスすることによって、51.5Gバイト/secのデータ転送量を実現する。後述において、第1~第8のDRAMセットは、セットまたはDRAMセットと呼ぶことがある。各SDRAMチップD0~D15は、同一の貫通電極TSVThroughSiliconVia構造、即ち、ピン構造を備えている。具体的に説明すると、各SDRAMチップD0~D15には、それぞれ、256個のデータ信号DQ転送用貫通電極、32個のデータマスクDM用貫通電極、64個のデータストローブ信号DQS/DQSB用貫通電極、14個のアドレス用貫通電極A0~A13、3個のバンクアドレス用貫通電極BA0~BA1、3個のコマンド信号用貫通電極/RASRASB,/CASCASB,/WEWEB、及び10個の制御信号用貫通電極CS0,CS1,CKE0,CKE1,CK0,CK1,/CK0,/CK1,ODT0,ODT1を含む合計382個の貫通電極TSVが設けられている。尚、上記貫通電極以外にも電源用貫通電極が設けられることは言うまでも無い。データ信号DQ、データマスクDM、データストローブ信号DQS/DQSB、アドレスA0~A13、バンクアドレスBA0~BA1、コマンド信号/RASRASB,/CASCASB,/WEWEB、及び制御信号CS0,CS1,CKE0,CKE1,CK0,CK1,/CK0,/CK1,ODT0,ODT1等はすべて周知のDRAM機能をつかさどる信号である。尚、CK0,CK1,/CK0,/CK1は、それぞれ制御チップマスターチップと被制御チップスレーブチップ間との通信に使用される所謂システムクロックであり、これらは同期式のチップである。ここでは、各SDRAMチップD0~D15を連続的に貫通する貫通電極TSVを連続貫通型電極と呼ぶものとする。連続貫通型電極の構成例を図3に示す。図2に戻ると、各SDRAMチップは、8バンク構成を備え、32ビットのデータ信号をパラレルに出力する。前述したように、256個のデータ信号DQ転送用貫通電極TSVは、2つのグループチップ選択グループで共用されている。この場合、DDRDoubleDataRate3の各SDRAMチップは、通常、1600Mbpsの転送レートを備えているから、各SDRAMチップは1600Mbps×32×8DRAMセット=409.6Gbitsec=51.5Gバイト/secのデータ転送量を実現できる。前述の2つのグループチップ選択グループのうちの第1のグループ第1の被制御チップは、制御チップから出力される第1のチップ選択信号により、第1のアクセスサイクルで通信制御される。前述の2つのグループチップ選択グループのうちの第2のグループ第2の被制御チップは、制御チップから出力される第2のチップ選択信号により、第2のアクセスサイクルで通信制御される。制御チップは、第1と第2のグループを互いに排他的に制御することで、一つのI/Oビットに対応する貫通電極をシェアしている。図2に実線で示すように、上述した連続貫通型電極TSVは、SDRAMチップD15からSDRAMチップD0まで全てのSDRAMチップを貫通して設けられている。このため、データ信号DQ転送用貫通電極及びデータストローブ信号DQS/DQSB用貫通電極を構成するそれぞれの連続貫通電極TSVらは、実質的に互いに等長である。且つ、アドレス、コマンド、クロック貫通電極を構成する連続貫通型電極TSVらも実質的に互いに等長である。次に、本実施の形態に係る半導体装置の内部構成についての理解を容易にするため、関連する半導体装置の内部構成について図4を参照して説明する。図4を参照すると、関連する半導体装置400の内部構成例が示されている。この例においても、図2に示された半導体装置200と同様に、論理LSIチップ410上に、8つのDRAMセットのSDRAMチップ420D0,D8:D1,D9:...:D7,D15が搭載されているものとする。但し、各SDRAMチップD0~D15は2GbitDDR3SDRAMチップであるものとする。図4に示された論理LSIチップ410は、クロック発生器411、論理制御回路コントローラ413、DLL回路415、入出力回路417、及び、VDDQ変換回路419を有している。VDDQ変換回路419からは、メモリ駆動用のメイン電源VDDQが論理LSIチップ410の入出力回路417及び論理制御回路413だけでなく、当該論理LSIチップ410上に積層されたSDRAMチップD0~D15にも与えられている。また、図示されたクロック発生器411は第1のグループチップ選択グループを構成するSDRAMチップD0,D1,...D7これらは、第1の被制御チップに属するに第1のクロック信号CS0CK0を供給すると共に、第2のグループチップ選択グループを構成するSDRAMチップD8,D9,...D15これらは、第2の被制御チップに属するに第2のクロック信号CS1CK1を供給している。更に、クロック発生器411は、コマンド信号RASB,CASB,WEBを出力する機能をも備えている。RASB,CASB,WEBで一つのコマンドを示す。第1及び第2のクロック信号CS0CK0及びCS1CK1はそれぞれクロック用貫通電極TSVを通して各SDRAMチップD0~D15に供給され、また、コマンド信号はコマンド用貫通電極TSVを通して各SDRAMチップD0~D15に与えられている。ここで、第1のクロック信号CS0CK0は、第2のグループチップ選択グループに属する最上層のSDRAMチップD15に供給される必要はないが、本例では、破線で示すように最上層のSDRAMチップD15にも第1のクロック信号CS0CK0用の貫通電極TSVが延在しており、この結果、第1のクロック信号CS0CK0用の貫通電極TSVは第2のクロック信号CS1CK1用の貫通電極TSVと実質的に同じ長さを有している。即ち、第1のクロック信号CS0CK0用の貫通電極による配線は、本来の必要な結線接続上からは不要な冗長配線部分以下、不要冗長配線を含んでいる。更に、論理LSIチップ410に設けられた論理制御回路413は、3ビットのバンクアドレス信号BA0-2と、14ビットのアドレス信号A0-13を出力すると共に、入出力回路417との間でデータ信号DQの送受を行うコントローラとして動作する。また、当該論理制御回路413はSSTLStubSeriesTerminatedLogic形式のDDRのコントローラと同様な機能を備えているが、本例では、当該コントローラ機能を含む論理LSIチップ410が、SDRAMチップD0~D15と共に積層されている点で、SSTL形式のチップとは相違している。このため、論理LSIチップ410は、SDRAMチップD0~D15に設けられた連続貫通型電極と電気的に接続される電極を備えている。図示された入出力回路417は、各SDRAMチップD0~D15との間で32ビット幅のデータ信号DQの送受を行い、前述の合計256ビット幅のパラレルデータ信号DQを送受する。データ信号DQは、I/Oデータ信号である。第1のDRAMセットには第1のI/Oグループ×32本のDQ信号が割り当てられ、第2のDRAMセットには第2のI/Oグループ×32本のDQ信号が割り当てられる。第3~第8のDRAMセットには、それぞれ第3~第8のI/Oグループが割り当てられる。これらの8つのI/Oグループが、制御チップマスターチップとの間で並列にアクセスすることによって、前述の51.5Gバイト/secのデータ転送量を実現する。つまり、I/Oグループで定義されるDRAMセットは、データ転送量を決定する。換言すれば、転送バンド幅それは、同時に通信するI/O転送のビット数を示すを定義している。DRAMセットの数が多ければ、転送バンド幅は広がり、データ転送量は増大する。一つのI/Oグループを構成するI/Oビット数が多ければ、転送バンド幅は広がり、データ転送量は増大する。一方、チップ選択グループは、メモリ容量値を決定する。チップ選択グループが多ければ、メモリ容量値は増大する。よって、図2または、図4のように構成された半導体装置では、制御チップ210または410マスターチップ上に積層するDRAMセット数は転送バンド幅を示し、各DRAMセット内のチップ選択グループ数は記憶容量を示す、ことに注意が必要である。制御チップ210は、第1と第2のセットのそれぞれの被制御チップ第1と第2のDRAMセットを同一のアクセスサイクルで制御することにより、被制御チップと所定数のI/Oバンド幅256個のデータ信号DQ、つまり×256I/Oの情報を通信する。バンクアドレス信号BA0‐2と、14ビットのアドレス信号A0-13はアドレス用貫通電極を介して、SDRAMチップD0~D15の全てに供給されている。上記したことからも明らかな通り、第1及び第2のクロック信号用貫通電極TSV、コマンド信号用貫通電極TSV、及び、アドレス信号用貫通電極TSVは全て実質的に同じ長さを有している。SDRAMチップD0第1のDRAMセットと論理LSIチップ410の入出力回路417とは、×32第1のI/Oグループで示されているように、32個のデータ信号DQ用貫通電極TSVを通して接続されている。入出力回路417には、バッファ等のインタフェース回路が各SDRAMチップに対応して設けられ、当該インタフェース回路を介して、SDRAMチップD0と論理制御回路413との間でデータ信号DQが送受される。インタフェース回路には、パラレルーシリアル変換回路が設けられる場合もある。また、当該SDRAMチップD0と論理LSIチップ410との間のデータ信号DQ用貫通電極TSVは、当該SDRAMチップD0に留まることなく、SDRAMチップD8,D1,D9等を通して、最上層のSDRAMチップD15まで延在し、連続貫通型電極を構成している。このことは、SDRAMチップD0のデータ信号DQ用貫通電極TSVはSDRAMチップD1第2のDRAMセットからSDRAMチップD15第8のDRAMセットまでの不要冗長配線を含んでいることを意味している。尚、SDRAMチップD0のデータ信号DQ用貫通電極TSVは、後述するように、SDRAMチップD8第1のDRAMセットによっても共通に使用されるものとする。つまり、SDRAMチップD0のデータ信号DQ用貫通電極TSVは、第1のDRAMセットそれは、SDRAMチップD0とSDRAMチップD8で構成されるに共通に使用される。詳細には、論理LSIチップ410とSDRAMチップD0とが第1のデータ信号DQ用貫通電極TSVで接続され、SDRAMチップD0とSDRAMチップD8とが、前記第1のデータ信号DQ用貫通電極TSVと電気的に同一な第2のデータ信号DQ用貫通電極TSVで接続される。第1のDRAMセットに関連する前述の不要冗長配線は、その他のDRAMセット第2~第8へも延伸延在している。しかし、第1のDRAMセットで使用されるデータ信号DQ用貫通電極TSV×32は、第2~第8のDRAMセットでは、本来使用しない結線接続上からは不要な冗長配線である。同様に、SDRAMチップD1第2のDRAMセットのデータ信号DQ用貫通電極TSV第2のI/Oグループも、論理LSIチップ20の入出力回路417から、SDRAMチップD1及びD9を通してSDRAMチップD15まで延在しており、当該SDRAMチップD1のデータ信号DQ用貫通電極TSVも第2~第8のDRAMセットへの不要冗長配線を含んでいることが判る。以下同様に、SDRAMチップD7のデータ信号DQ用貫通電極TSVが論理LSIチップ410の入出力回路417とSDRAMチップD7の間に設けられており、当該SDRAMチップD7のデータ信号DQ用貫通電極TSVも32個の貫通電極によって構成され、SDRAMチップD15と共用される。このように、いずれのデータ信号DQ用貫通電極TSVも、論理LSIチップ410と最上層のSDRAMチップD15との間を接続する連続貫通型電極を構成しており、実質的に同じ長さを有している。ここで、SDRAMチップD0を例にとって、SDRAMチップ420の構成を説明する。図示されたSDRAMチップD0は、前述した貫通電極のほか、2Gビットのメモリ容量を有するDRAMアレイ421、コマンドデコーダ423、アドレスバッファ425、Xデコーダ427、Yデコーダ429、DLL回路431、及び、入出力回路433を備えている。SDRAMチップ420に含まれる多くの部分は、クロックCS0CK0に同期して動作するが、入出力回路433は、DLL回路431によって遅延同期されたクロックに同期して動作する。第1のグループチップ選択グループに属するSDRAMチップD0のコマンドデコーダ423は、論理LSIチップ410から与えられるコマンド信号RASB,CASB,WEBをデコードする。一方、論理制御回路413からのバンクアドレス信号BA0~2、及び、アドレス信号A0~A13は、アドレスバッファ425に与えられる。アドレスバッファ425は、Xデコーダ427及びYデコーダ429に対して、アドレス信号AX0~13及びAY0~9をそれぞれ出力する。図示されたDRAMアレイ421は、X及びYデコーダ427及び429にアドレス信号AX0~13及びAY0~9が与えられると、入出力回路433との間で、128ビット即ち、×128のデータ信号をパラレルに入出力する。128ビットのデータ信号の入出力動作は、コマンドデコーダ423からのコマンド及びDLL回路431からのクロックの制御の下に行われる。入出力回路433はDRAMアレイ421との間で、×128ビットパラレルのデータ信号を送受すると共に、論理LSIチップ410との間で、32ビットパラレルのデータ信号×32を送受する。即ち,入出力回路433は×128ビットのデータ信号を×32ビットのデータ信号に変換すると共に、×32ビットのデータ信号を×128ビットのデータ信号に変換する機能を備えている。図示された構造では、複数のI/Oグループにそれぞれ対応する複数のDRAMセットにおいて、すべてのDRAMセットのデータ信号DQ及びデータストローブ信号DQS/B用の貫通電極TSVを実質的に等長にすることができるため、データ信号DQ及びデータストローブ信号DQS/B間のスキューを最小限に留めることができる。複数のDRAMセットがコントローラチップに対して順に積層されている構成において、この構造等長配線は非常に重要である。前述の例において、一つのI/Oグループあたり×32本のDQ信号で構成され、コントローラチップが複数のI/Oグループ×256本のDQ信号を一つの同期信号で且つ高い精度で通信制御できるからである。また、アドレス、コマンド、及びクロック信号用の貫通電極TSVも実質的に等長にすることができるため、アドレス-クロック間のスキュー及びコマンド-クロック間のスキューをも最小限に留めることができる。上記したように、所謂TSV技術を用いて制御チップ及び複数の被制御チップを積層した半導体装置を構成することができる。ここで、1枚の制御チップ上に2枚の被制御チップを積層し、貫通電極を介して、2つの被制御チップを制御チップに接続した場合を考慮してみる。例えば、第1のチップを制御チップマスターチップとし、第2のチップ第1のDRAMセット及び第3のチップ第2のDRAMセットを被制御チップスレーブチップとして、第1のチップ上に第2及び第3のチップを順次積層した場合、まず、第1の制御チップと第2、第3の被制御チップ間で、それぞれのI/Oグループの通信リード/ライトが実行される。この時、第1の制御チップと第2の被制御チップのそれぞれの回路を接続する信号線の距離第1インピーダンスと、第1の制御チップと第3の被制御チップ間のそれぞれの回路を接続する前記信号線の距離第2インピーダンスとが異なり、信号到達時間、反射波それぞれのチップを基準の量も変化する。このことを考慮して、上記説明では、第1の制御チップと第2の被制御チップの間の信号線の距離と第1の制御チップと第3の被制御チップの間の信号線の距離とを等しくすることによって、第1及び第2インピーダンスとを実質的に等しくできることを指摘した。実際には、貫通電極によって形成される信号線は、その製造工程TSV生成工程、バンプ生成工程、それらの接続工程における製造バラツキによって、インピーダンスが必ずしも等しくならないことを考慮しておくことが好ましい。即ち、製造工程におけるバラツキによって、製造工程の異なる貫通電極では、異なるインピーダンスが形成されることがある。また、複数の貫通電極によって複数の信号線を形成した場合、複数の信号線はそれぞれ固有の製造バラツキによって信号線毎にインピーダンスが変化することも予測しておくことが望ましい。更に、各SDRAMチップ上で終端抵抗を接続するODTオンダイターミネーションも、前記製造バラツキに応じて、個別に調整することが必要となる場合も考慮しておくことが望ましい。さて、関連する半導体装置400では、図4に示したように、各チップがそれぞれ独自のDLL回路415,431を備えている。各SDRAMチップ420と論理LSIチップ410との距離はそれぞれ異なるので、論理LSIチップ410から各SDRAMチップ420に供給されたクロックの位相もまた、複数のSDRAMチップ420毎に異なる。各SDRAMチップ420では、DLL回路431を用いて、このようなクロックに同期するタイミングで入出力回路433よりデータ出力を行う。各SDRAMチップ420から出力されたデータは、論理LSIチップ410までの距離に応じた遅延時間をもって、論理LSIチップ410に到達する。このように、各SDRAMチップ420から送信されたデータは、それぞれ異なるタイミングで、論理LSIチップ410に到達する。よって、論理LSIチップ410では、受信データを処理するため、再び、自身のクロックに同期させる必要がある。それゆえ、処理に時間を要し、半導体装置全体としてのデータ伝送速度及び動作速度が制限される。そこで、本実施の形態では、全ての被制御チップから送信されるデータが、制御チップにおいてクロックに同期したタイミングで受信できるようにする。そのために、本実施の形態では、DLL回路を構成する位相比較回路を被制御チップ側には設けず、制御チップ側にだけ設けるようにしている。図5は、本実施の形態に係る半導体装置の要部構成を示す図である。図示の半導体装置500は、コアチップ被制御チップである積層された複数ここでは8個、D0~D7のSDRAMチップ510と、これらSDRAMチップ510が積層され、これらSDRAMチップ510を制御する制御チップである論理LSIチップ520とを有している。複数のSDRAMチップ510のうちのいずれかが第1の被制御チップであり、残りが第2の被制御チップである。しかしながら、第1の被制御チップと第2の被制御チップとは、同一の構成を有している。第1の被制御チップが第2の被制御チップの上に積層されも、第2の被制御チップが第1の被制御チップの上に積層されてもよい。各SDRAMチップ510は、貫通電極部回路530とDRAMチップ側回路540とを有している。貫通電極部回路530には、複数の貫通電極TSV531が形成されている。複数の貫通電極531は、積層方向に隣接するチップに形成された対応する貫通電極にそれぞれ接続される。図5には、本願発明に関係する5つの貫通電極第1乃至第5の貫通電極531が示されている。これらの貫通電極531は、必ずしも一つの信号に対応しているのではなく、一対の差動信号相補信号CK/CKB,CKQ/CKBQや、複数の信号を含む一組の信号コマンド/アドレスに対応している場合がある。また、データ信号に対応する貫通電極531は一つしか示されていないが上述したように複数例えば、256個図4参照存在している。図示した5つの貫通電極531のうちの少なくとも3つCKQ/CKBQ,ZQ、DQには、遅延調整部抵抗R1及び容量C1が設けられており、各経路における時定数遅延量が同一となるように調整トリミングされている。DRAMチップ側回路540は、第1の同期信号端子541、第1の遅延同期信号端子542、第1のレプリカ端子543、第1のコマンド/アドレス端子制御信号端子544、第1のデータDQ端子545を備えている。なお、本実施の形態では、第1のレプリカ端子543として、入出力回路547に含まれる出力回路のインピーダンス調整ZQキャリブレーションに利用されるZQ端子を利用する。ZQ端子を用いることにより、端子及び貫通電極の数を減らすことができる。しかしながら、専用の第1レプリカ端子を用意してよい。また、DRAMチップ側回路540は、DRAMアレイ第1の回路546と、DRAMアレイ546から読み出されたデータを、第1のデータ端子545へ出力し、第1のデータ端子545に入力されたデータをDRAMアレイ546に供給する入出力回路547と、入出力回路547に含まれる出力回路を模したレプリカ回路548と、第1の遅延同期信号端子542及び第1のレプリカ端子543にそれぞれ接続されたスイッチ回路549及び550と、これらスイッチ回路549,550及びレプリカ回路548を制御する第2の制御回路551と、レシーバー552,553とを含む。第1の同期信号端子541に入力された同期信号であるクロックCK/CKBは、レシーバー551を介してDRAMアレイ546等の各部に供給される。第1の遅延同期信号端子542に入力された遅延同期信号である遅延クロックCKQ/CKBQは、レシーバー552を介して入出力回路547及びレプリカ回路548に供給される。入出力回路547は、DRAMアレイ546から読み出されたデータを、遅延クロックCKQ/CKBQに同期させて、第1のデータ端子545へ出力する。また、入出力回路547は、第1のデータ端子545に入力されたデータをDRAMアレイ546に供給する。レプリカ回路548は、入力される遅延クロックCKQ/CKBQに同期するレプリカ信号をスイッチ回路550を介して第1のレプリカ端子543へ出力する。制御回路551は、第1のコマンド/アドレス端子に入力されるコマンド制御信号に従い、スイッチ回路549及び550の導通/非導通を制御する。複数のSDRAMチップ510の内のいずれか一つが選択されたとき、選択されたチップの制御回路551はイネーブルとなり、スイッチ回路549及び550を導通状態に制御する。選択されなかった他のチップでは、これらのスイッチ回路549及び550は非導通に制御される。非選択のチップにおいて、スイッチ回路549及び550を非導通に制御することにより、貫通電極531への非選択チップによる内部寄生容量の付加を阻止する。図5では、SDRAMチップD7が選択された状態を示している。SDRAMチップ510の選択は、予め各SDRAMチップ510に固有の識別情報を付与してROM等の記憶部に格納しておき、記憶部に格納された識別情報と、コマンド/アドレス信号を用いて通知される識別情報とを比較することにより行うことができる。各端子に接続される信号経路のうち、少なくとも第1の遅延同期信号端子542、第1のレプリカ端子543及び第1のデータ端子545に接続される信号経路には、それぞれ遅延調整部抵抗R2及び容量C2が設けられており、これらの信号経路における時定数遅延量が同一となるように調整トリミングされている。また、これらの遅延調整部は、論理LSIチップ520第2の遅延同期信号端子522、第2のレプリカ端子523及び第2のデータ端子525から見て、どのSDRAMチップにおいてもその時定数が同一に見えるように調整されている。一方、論理LSIチップ520は、第2の同期信号端子521、第2の遅延同期信号端子522、第2のレプリカ端子523、第2のコマンド/アドレス端子制御信号端子524及び第2のデータ端子525を有している。第2の同期信号端子521は、対応する貫通電極第5の貫通電極531を介して第1の同期信号端子541に接続されている。第2の遅延同期信号端子522は、対応する貫通電極第1の貫通電極531を介して第1の遅延同期信号端子542に接続されている。第2のレプリカ端子523は、対応する貫通電極第2の貫通電極531を介して第1のレプリカ端子543に接続されている。第2のコマンド/アドレス端子524は、対応する貫通電極第3の貫通電極531を介して第1のコマンド/アドレス端子544に接続されている。第2のデータ端子525は、対応する貫通電極第4の貫通電極531を介して第1のデータ端子545に接続されている。論理LSIチップ520において各端子に接続される信号経路のうち、少なくとも第2の遅延同期信号端子522、第2のレプリカ端子523及び第2のデータ端子525に接続される信号経路には、遅延調整部が設けられており、これらの信号経路における時定数遅延量が同一抵抗R3及び容量C3となるように調整されている。論理LSIチップ520は、また、第1の制御回路571、レシーバー572、位相比較回路573、カウンター遅延制御回路574、遅延補正回路575、ドライバー576、577、及び比較回路578を有している。制御回路571からのクロック信号CK/CKBは、ドライバー577を介して第2の同期信号端子521へ供給される。なお、クロック信号CK/CKBは、論理LSIチップ520の外部から供給されるクロックであってもよい。また、クロック信号CK/CKBは、レシーバー572により第1クロック信号CK_INに変換される。第1クロック信号CK_INは、分岐部581において二分岐され、一方は位相比較回路573の一方の入力に供給され、他方は遅延補正回路557に供給される。位相比較回路573は、一方の入力に供給される第1クロック信号CK_INの位相と、他方の入力に供給されるフィードバック信号CK_FBの位相を比較し、位相差を表す比較結果信号を出力する。なお、フィードバック信号CK_FBは、第2のレプリカ端子523に入力されるレプリカ信号を比較回路578により検出したものである。カウンター574は、位相比較回路573からの比較結果信号に応じて、カウントアップまたはカウントダウンし、カウント値を遅延補正回路575へ出力する。遅延補正回路575は、二分岐された第1クロック信号の他方の信号をカウンター574からのカウント値に応じた遅延時間遅延させて出力クロック信号CK_OUTを、ドライバー576を介して第2の遅延クロック信号端子522へ出力する。上述した位相比較回路573、カウンター574及び遅延補正回路575が、DLL回路の主要部を構成する。これら回路の具体的な構成や動作については公知なので例えば、特開2010-062937号公報、図2、あるいは特開2011-061457号公報、図2など、その詳細な説明は省略する。次に、以上のように構成された半導体装置500の動作について説明する。ここで、各SDRAMチップ510と論理LSIチップ520との間のデータバス第1のデータ端子114と第2のデータ端子123間線路に関するチップ間スキューは、予めキャリブレーション等により除去されているものとする。したがって、読み出しの対象となるSDRAMチップ510と、DLL回路の一部として動作するレプリカ回路119を含むSDRAMチップ510とは、必ずしも同一のものでなくともよい。例えば、DLL回路の一部として動作するレプリカ回路119を予め選択設定しておいてもよい。DLL回路は、各SDRAMチップ510が備える複数のDQ端子第1のデータ端子間のスキューを除去するように動作する。読み出しの対象となるSDRAMチップは任意であるが、ここでは、SDRAMチップD7からデータの読み出しを行うものとする。また、DLL回路の一部として動作するレプリカ回路119もまた、SDRAMチップD7に含まれるものを使用するものとする。まず、論理LSIチップ520の制御回路571は、SDRAMチップD7からのデータ読み出しを指示するコマンド/アドレス信号制御信号を第2のコマンド/アドレス端子524へ出力する。第2のコマンド/アドレス端子524へ出力されたコマンド/アドレス信号は、第2のコマンド/アドレス端子524から対応する貫通電極531を通じて第1のコマンド/アドレス端子544へ伝送される。第1のコマンド/アドレス端子544に入力されたコマンド/アドレス信号は、制御回路551やDRAMアレイ546へと転送される。制御回路551は、コマンドに従い、スイッチ回路549及び550を導通状態に制御する。また、論理LSIチップ520の制御回路571は、クロック信号CK/CKBを発生させる。クロック信号CK/CKBは二分岐され、一方は、ドライバー577を用いて、第2の同期信号端子521へ出力される。第2の同期信号端子521へ出力されたクロックCK/CKBは、対応する貫通電極531を介して第1の同期信号端子541へと伝送される。第1の同期信号端子541に入力されたクロックCK/CKBは、レシーバー551を介してDRAMアレイ546及びその他の各部へ転送される。二分岐されたクロック信号CK/CKBの他方第1クロック信号CK_INは、遅延補正回路575による遅延を受け、ドライバー576から遅延クロック信号CKQ/CKBQとして、第2の遅延同期信号端子522へ出力される。第2の遅延同期信号端子522へ出力された遅延クロックCKQ/CKBQは、対応する貫通電極531を介して第1の遅延同期信号端子542へと伝送される。第1の遅延同期信号端子542に入力された遅延クロックCKQ/CKBQは、スイッチ回路549及びレシーバー552を介してレプリカ回路548と入出力回路547とに供給される。入出力回路547は、DRAMアレイ546から読み出されたデータを、遅延クロックCKQ/CKBQに同期させ、データ信号として第1のデータ端子545へ出力する。他方、レプリカ回路548は、遅延クロックCKQ/CKBQに同期するレプリカ信号をスイッチ回路550を介して第1のレプリカ端子543へ出力する。第1のデータ端子545へ出力されるデータ信号と第1のレプリカ端子543へ出力されるレプリカ信号の位相は、それらの信号経路の時定数R2,C2が同一なので、互いに一致する。第1のデータ端子545へ出力されたデータ信号は、対応する貫通電極531を介して第2のデータ端子525へ伝送される。第2のデータ端子525に入力されたデータ信号は、入力回路579へ転送される。また、第1のレプリカ端子543へ出力されたレプリカ信号は、対応する貫通電極531を介して第2のレプリカ端子523へ伝送される。第2のレプリカ端子523に入力されたレプリカ信号は、比較回路578によりフィードバッククロック信号CK_FBとして、位相比較回路573へ供給される。入力回路579に入力されるデータ信号の位相と、位相比較回路573に入力されるフィードバッククロック信号CK_FBの位相とは、信号経路の時定数R1,C1,R3、C3が同一なので、互いに一致している。位相比較回路573は、フィードバッククロック信号CK_FBの位相と、第クロックCK_INの位相とを比較する。ここで、位相比較回路573に入力される第1クロックCK_INの位相は、入力回路579に供給されるクロック信号の位相に一致している。したがって、位相比較回路573において、フィードバッククロック信号CK_FBの位相と第1クロック信号CK_INの位相とが一致するならば、入力回路579に入力されるデータ信号DQの位相とクロック信号の位相とは互いに一致する。位相比較回路573、カウンター574及び遅延補正回路575は、フィードバッククロック信号CK_FBの位相が第1クロック信号CK_INの位相に一致するように、遅延クロック信号CKQ/CKBQの遅延量を調整する。遅延クロック信号CKQ/CKBQの遅延量に応じて、入出力回路547から出力されるデータ信号及びレプリカ回路548から出力されるレプリカ信号の位相が変化する。これにより、入力回路579に入力されるデータ信号の位相を、同じく入力回路579に入力されるクロック信号の位相に一致させることができる。以上と同様にして、どのSDRAMチップD7~D0からデータを読み出す場合であっても、論理LSIチップ520側において、入力回路579に入力されるデータ信号の位相を、入力回路579に入力されるクロック信号の位相に一致させることができる。したがって、複数のSDRAMチップ510の各々と論理LSIチップ520との間におけるデータDQバスのインピーダンスのばらつきを、予めキャリブレーション等により除去しておけば、複数のDRAMチップD7~D0の積層位置の違いデータDQバスの長さの相違によるスキューの発生を防止することができる。これにより、半導体装置500のデータ伝送速度及び動作速度の向上を実現することができる。また、本実施の形態では、位相比較回路573等のDLL回路の主要部は、論理LSIチップ520に設けられているだけなので、各チップにDLL回路が設けられている場合に比べ、大幅な消費電力の低減を実現することができる。例えば、SDRAMチップが8個の場合、DLL回路による消費電力を略1/8にすることができる。なお、上記実施の形態では、データの読み出しの対象となるSDRAMチップ上記例ではD7のレプリカ回路548や第1のレプリカ端子543等を用いて、フィードバッククロック信号CK_FBを得る場合について説明したが、予め、いずれか一つのSDRAMチップを選定し、選定されたSDRAMチップのレプリカ回路548等を用いて、全てのSDRAMチップからのデータ読み出しの際に利用するようにしてもよい。以下、本実施の形態に係る半導体装置500の効果をより明らかにする目的で、比較例として関連する半導体装置について説明する。図6は、比較例として関連する半導体装置600の一構成例を示す図である。複数ここでは8個のSDRAMチップD0~D7610と、それを制御する論理LSIチップ620とが積層され、貫通電極部回路630に形成された複数の貫通電極より相互に接続されている。SDRAMチップ610は、DRAMチップ側回路640内に、DRAMアレイ641、出力回路642及びDLL回路643を含んでいる。また、論理LSIチップ620は、制御回路621を含んでいる。DLL回路643は、例えば、図7に示すように構成される。即ち、DLL回路643は、出力回路642を模したレプリカ回路701と、位相比較回路702、カウンター遅延制御回路703及び遅延補正回路704を備えている。なお、位相比較回路702、カウンター703及び遅延補正回路704が、図5の位相比較回路573、カウンター574及び遅延補正回路575にそれぞれ相当する。DLL回路643は、クロック信号CK1の位相とレプリカ回路701の出力の位相とが一致するように、クロック信号CK-OUTの位相を調整する。以上の構成において、各SDRAMチップ610のDLL回路643は、データの読み出しとは無関係に動作している。即ち、8個のDLL回路が同時に動作する。これに対して、図5の半導体装置では、1個のDLL回路が動作するのに等しい。よって、本実施の形態に係る半導体装置は、関連する半導体装置に比べ、DLL回路による消費電力を略1/8にすることができる。次に、図6の半導体装置の動作について説明する。SDRAMチップ610からデータを読み出す場合、論理LSIチップ620の制御回路621は、コマンド/アドレス信号及びクロック信号CK0/CK0Bを出力する。クロック信号CK0/CK0Bは、貫通電極等で遅延を受け、クロック信号CK/CKBとしてADRAMチップ610のDRAMチップ側回路640に到達する。そして、クロック信号CK/CKBは、クロック信号CK1としてDRAMアレイ641に供給されるとともに、DLL回路643にも供給される。コマンド1/アドレス1信号及びクロック信号CK1に応じて、DRAMアレイ641からデータが読み出されると、出力回路642は、DLL回路643によってタイミング調整されたクロック信号CK_OUTに応じたタイミングで、データ信号DQ1を出力する。SDRAMチップ610から出力されたデータ信号は、貫通電極等で遅延を受け、データ信号DQ0として制御回路621に到達する。図8に関連する半導体装置の各部1~7における信号波形図を示す。図8から理解されるように、制御回路621からクロック信号CK0/CK0B1が出力されてから、DRAMチップ側回路640にクロック信号CK/CKB2として到達し、DLL回路643にクロックCK13が入力されるまでに時間ΔtCKを要する。また、出力回路642からデータ信号DQ16が出力されてから、制御回路621に入力データ信号DQ07として到達までに時間ΔtDQを要する。これらの時間ΔtCK及びΔtDQの和が、制御回路621におけるクロック信号CK0/CK0Bと入力データ信号DQ0との位相差タイミングずれとして観測される。これに対して、本実施の形態に係る図5の半導体装置では、各部の信号波形は図9に示すように、ΔtCKとΔtDQが存在せず、制御回路571においてクロック信号CK0/CK0Bと入力データ信号DQとの位相差タイミングずれは存在しない。上述した半導体装置500は、様々な情報処理システムに用いることができる。例えば、半導体装置500は、図10に示すように、上位装置1000にコマンドバス1010、アドレスバス1020及びデータバス1030によって接続され、情報処理システムを構成する。半導体装置500の各SDRAMチップ510から出力されたデータは、論理LSIチップ520で消費され、または論理LSIチップ520をスルーして上位装置1000へ転送され、あるいは、論理LSIチップ520の中間出力バッファを介して上位装置1000へ転送される。また、半導体装置500は、図11示すような情報処理システムの構成に用いることもできる。図11のシステムは、半導体装置500と、上位装置1100とを有している。半導体装置500と上位装置1100との間は、コマンドバス1110及びデータ入出力I/Oバス1120によって接続されている。また、上位装置1100は、制御信号発行回路1101及びデータ処理回路1102を有している。上位装置1100は、半導体装置500を制御する。また、上位装置500は、図示しないシステム内の他の回路やシステム外の回路とのインタフェースを有し、システム全体を制御する。上位装置1100のデータ処理回路1102には、出力回路が含まれている。これらの出力回路のインピーダンスオン抵抗を調整するため、この上位装置1100には、半導体装置500と同様にZQ試験回路1103及びZQ調整回路1104が設けられている。さらに、半導体装置500と上位装置1100との間をI/Oレプリカバス1130により接続するとともに、半導体装置500の論理LSIチップ120側にレプリカ回路548に相当する回路を、上位装置1100側に位相比較回路573、カウンター574及び遅延補正回路575等に相当する回路1105を設けることにより、半導体装置500と上位装置1100との間のデータ伝送についても、上位装置1100側において、半導体装置500から送信されるデータ信号と自身のクロックとの位相を同期させることができる。上位装置1100において、ZQ試験回路1103とZQ端子との間および回路1105とZQ端子との間には、それぞれスイッチSW1106,1107が接続されている。スイッチSW1106,1107は、制御信号発光回路1101の制御の下、ZQ試験回路1103又は回路1105とZQ端子との間を導通状態に制御する。図11のようなシステムは、パーソナルコンピュータ、通信用電子機器、航空機や自動車等の交通機関用電子機器、産業用電子機器、民生用電子機器など、様々な電子機器として実現され得る。ZQ試験回路1103及びZQ調整回路1104は、システムを構成する全ての半導体装置に設けられてもよいし、一部の半導体装置に設けられてもよい。しかしながら、全ての半導体装置にZQ試験回路1103及びZQ調整回路1104を設けることにより、各半導体装置に間における出力回路のインピーダンスオン抵抗のバラツキを低減、精度向上を実現することができる。以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、種々の変形、変更が可能である。本願の技術思想は、2つのチップ間で位相制御された同期信号に対応してデータを送受信する半導体装置に適用できる。また、2つのチップのそれぞれの機能については、様々な機能を有する半導体装置に適用できる。更に、図面で開示した各回路の形式、TSVの構造は、実施の形態に開示する形式に限られない。本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct、メモリMemory等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップやPOPパッケージオンパッケージが挙げられる。この任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタFieldEffectTransistorFETであればよく、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFTThinFilmTransistor等の様々なFETが利用できる。さらに、装置内の一部に、バイポーラ型トランジスタを有してもよい。更に、NMOSトランジスタN型チャネルMOSトランジスタは、第1の導電型トランジスタ、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型トランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。"