回路機能が同一で立ち上がり時間と立ち下がり時間の少なくとも一方が異なる複数種類の遅延調整セルを備えた遅延調整セルライブラリの中からそれぞれ選択した遅延調整セルを複数用い、クロック信号のデューティ比が調整可能なデューティ調整回路を設計する設計装置であって、前記デューティ調整回路のネットリストと、前記デューティ調整回路の初期状態のタイミング情報と、ドライバビリティ指定情報と、デューティ比の目標値と、を入力し、前記立ち上がり時間と立ち下がり時間のどちらの調整によりデューティ比の調整をするか決定する調整方法決定部と、前記調整方法決定部の決定に基づいて、前記デューティ調整回路に含まれる複数の遅延調整セルのうち、前記デューティ調整回路に初期状態で使用されている遅延調整セルとは異なる遅延調整セルに置き換える数と種類を前記遅延調整セルライブラリに含まれる前記複数種類の遅延調整セルの中から選択する置換セル数決定部と、前記置換セル数決定部の決定に基づいて、前記デューティ調整回路に含まれる前記複数の遅延調整セルの中から選択した遅延調整セルを初期状態とは異なる遅延調整セルに置き換える遅延調整セル置換部と、を備えることを特徴とするデューティ調整回路の設計装置。前記遅延調整セルは、入力信号に対して正転の遅延した信号を出力するセルであり、前記デューティ調整回路は、前記遅延調整セルを複数縦続接続した回路であることを特徴とする請求項1記載のデューティ調整回路の設計装置。前記遅延調整セル置換部は、前記置換セル数決定部が求めた前記数と種類に基づいて、デューティ調整回路全体の中で各部分の遅延ができるだけ均等に調整できるように前記置き換える遅延調整セルの種類と位置を決定することを特徴とする請求項1又は2記載のデューティ調整回路の設計装置。前記調整方法決定部は、前記タイミング情報と、前記デューティ比の目標値とから、初期状態のデューティ比と前記目標値との差異を求め、その差異を立ち上がり時間によって調整するか、立ち下がり時間によって調整するかをドライバビリティ指定情報に基づいて決定することを特徴とする請求項1乃至3いずれか1項記載のデューティ調整回路の設計装置。前記置換セル数決定部は、前記調整方法決定部の決定に基づいて、前記初期状態のデューティ比と前記目標値との差異を埋めるように初期状態で使用されている遅延調整セルと立ち上がり時間又は立ち下がり時間の少なくとも一方が異なる遅延調整セルに置き換える数と種類を求めることを特徴とする請求項1乃至4いずれか1項記載のデューティ調整回路の設計装置。前記置換セル数決定部は、調整後のデューティ調整回路に用いられる各遅延調整セル間の立ち上がり時間の差異及び立ち下がり時間の差異ができるだけ小さくなるように前記異なる遅延調整セルに置き換える数と種類を求めることを特徴とする請求項1乃至5いずれか1項記載のデューティ調整回路の設計装置。前記置換セル数決定部は、前記初期状態のデューティ比と前記目標値との差異を最も大きく調整できる遅延調整セルを優先して前記差異を調整し、残る差異を順番により小さく調整できる遅延調整セルを用いて前記差異を調整することを特徴とする請求項1乃至5いずれか1項記載のデューティ調整回路の設計装置。前記複数種類の遅延調整セルは、それぞれ外形、端子位置が同一で、一部の工程のレイアウトパターンのみが異なるセルであることを特徴とする請求項1乃至7いずれか1項記載のデューティ調整回路の設計装置。前記複数種類の遅延調整セルは、それぞれ一工程の配線パターンのみが異なるレイアウトパターンを有するセルであることを特徴とする請求項1乃至8いずれか1項記載のデューティ調整回路の設計装置。前記遅延調整セル置換部により置き換えが完了したデュ-ティ調整回路を入力し、デューティ調整回路全体の遅延解析を行い、前記クロック信号のデューティ比を求める遅延解析部と、前記遅延解析部で求めたデューティ比と前記デューティ比の目標値との差異を求め、前記差異が一定の範囲に収まるまで、前記遅延解析部の遅延解析結果を前記初期状態のタイミング情報として与え、前記調整方法決定部による調整方法の決定と、前記置換セル数決定部による異なる遅延調整セルに置き換える数と種類の選択と、前記遅延調整セル置換部による置き換えと、遅延解析部による遅延解析と、を繰り返させる制御部と、をさらに備えることを特徴とする請求項1乃至9いずれか1項記載のデューティ調整回路の設計装置。コンピュータを請求項1乃至10いずれか1項記載のデューティ調整回路の設計装置として機能させるコンピュータプログラム。請求項11記載のコンピュータプログラムが固定して記録された記録媒体であって、コンピュータが読み取り可能なコンピュータプログラム記録媒体。請求項1乃至9いずれか1項記載の設計装置を用いてデューティ調整回路のデューティ比の調整を行うステップと、前記調整後のデューティ調整回路の遅延解析を行い、調整後のデューティ比と前記目標値との差異を求めるステップと、前記目標値との差異が一定の範囲内に収まるまで前記調整を行うステップと、前記差異を求めるステップとを繰り返すことを特徴とするデューティ調整回路の設計方法。回路機能が同一で立ち上がり時間と立ち下がり時間の少なくとも一方が異なる複数種類の遅延調整セルを備えた遅延調整セルライブラリの中からそれぞれ選択した複数の遅延調整セルを縦続接続してクロック信号のデューティ比が調整可能に構成されたデューティ調整回路を設計する方法であって、前記デューティ調整回路のネットリストと、前記デューティ調整回路の初期状態のタイミング情報と、ドライバビリティ指定情報と、デューティ比の目標値と、に基づいて、前記立ち上がり時間と立ち下がり時間のどちらの調整によりデューティ比の調整をするか決定する調整方法決定ステップと、前記調整方法決定ステップの決定に基づいて、前記縦続接続された複数の遅延調整セルのうち、前記デューティ調整回路に初期状態で使用されている遅延調整セルとは異なる遅延調整セルに置き換える数と種類を前記遅延調整セルライブラリに含まれる前記複数種類の遅延調整セルの中から選択する置換セル数決定ステップと、前記置換セル数決定ステップの決定に基づいて、前記縦続接続された複数の遅延調整セルの中から選択した遅延調整セルを初期状態とは異なる遅延調整セルに置き換える遅延調整セル置換ステップと、を備えることを特徴とするデューティ調整回路の設計方法。以下の分析は、本発明によって与えられたものである。デューティ比を調整しようとする場合、出力信号のデューティ比が高精度に調整できるものであることが望ましい。さらに、単に出力信号のデューティの調整だけではなく、出力信号に対して所定の位相差を持った信号が必要となる場合が多く、所定の位相差を持つ信号を簡単に取り出すことのできるデューティ調整回路が望ましい。また、デューティ比を遅延調整セルのドライバビリティの増加または減少のどちらによって調整する必要があるか、立ち上がりエッジと立ち下がりエッジのどちらのエッジによって調整する必要があるかデューティ調整済み回路を用いるシステムの回路構成によって異なる。これらのデューティ調整回路に対する様々な要求を満たすデューティ調整回路を自動的に設計することのできるデューティ調整回路の設計装置が望まれている。本発明の第1の視点によれば、回路機能が同一で立ち上がり時間と立ち下がり時間の少なくとも一方が異なる複数種類の遅延調整セルを備えた遅延調整セルライブラリの中からそれぞれ選択した遅延調整セルを複数用い、クロック信号のデューティ比が調整可能なデューティ調整回路を設計する設計装置であって、前記デューティ調整回路のネットリストと、前記デューティ調整回路の初期状態のタイミング情報と、ドライバビリティ指定情報と、デューティ比の目標値と、を入力し、前記立ち上がり時間と立ち下がり時間のどちらの調整によりデューティ比の調整をするか決定する調整方法決定部と、前記調整方法決定部の決定に基づいて、前記デューティ調整回路に含まれる複数の遅延調整セルのうち、前記デューティ調整回路に初期状態で使用されている遅延調整セルとは異なる遅延調整セルに置き換える数と種類を前記遅延調整セルライブラリに含まれる前記複数種類の遅延調整セルの中から選択する置換セル数決定部と、前記置換セル数決定部の決定に基づいて、前記デューティ調整回路に含まれる前記複数の遅延調整セルの中から選択した遅延調整セルを初期状態とは異なる遅延調整セルに置き換える遅延調整セル置換部と、を備えるデューティ調整回路の設計装置が提供される。本発明の第2の視点によれば、コンピュータを上記第1の視点におけるデューティ調整回路の設計装置として機能させるコンピュータプログラムが提供される。本発明の第3の視点によれば、上記第2の視点におけるコンピュータプログラムが固定して記録された記録媒体であって、コンピュータが読み取り可能なコンピュータプログラム記録媒体が提供される。本発明の第4の視点によれば、上記第1の視点による設計装置を用いてデューティ調整回路のデューティ比の調整を行うステップと、前記調整後のデューティ調整回路の遅延解析を行い、調整後のデューティ比と前記目標値との差異を求めるステップと、前記目標値との差異が一定の範囲内に収まるまで前記調整を行うステップと、前記差異を求めるステップとを繰り返すデューティ調整回路の設計方法が提供される。本発明の第5の視点によれば、回路機能が同一で立ち上がり時間と立ち下がり時間の少なくとも一方が異なる複数種類の遅延調整セルを備えた遅延調整セルライブラリの中からそれぞれ選択した複数の遅延調整セルを縦続接続してクロック信号のデューティ比が調整可能に構成されたデューティ調整回路を設計する方法であって、前記デューティ調整回路のネットリストと、前記デューティ調整回路の初期状態のタイミング情報と、ドライバビリティ指定情報と、デューティ比の目標値と、に基づいて、前記立ち上がり時間と立ち下がり時間のどちらの調整によりデューティ比の調整をするか決定する調整方法決定ステップと、前記調整方法決定ステップの決定に基づいて、前記縦続接続された複数の遅延調整セルのうち、前記デューティ調整回路に初期状態で使用されている遅延調整セルとは異なる遅延調整セルに置き換える数と種類を前記遅延調整セルライブラリに含まれる前記複数種類の遅延調整セルの中から選択する置換セル数決定ステップと、前記置換セル数決定ステップの決定に基づいて、前記縦続接続された複数の遅延調整セルの中から選択した遅延調整セルを初期状態とは異なる遅延調整セルに置き換える遅延調整セル置換ステップと、を備えるデューティ調整回路の設計方法が提供される。本発明の各視点によれば、高精度にデューティ比が調整可能であり、かつ、出力信号に対して所定の位相差を持つ信号を簡単に取り出すことも可能なデューティ調整回路を設計することができる。また、デューティ調整回路を用いるシステムの回路構成に応じて、ドライバビリティの増加または減少のどちらによってデューティ比を調整するデューティ比調整回路であっても簡単に設計を行うことができる。具体的な実施の形態の詳細な説明に入る前に、本発明の実施形態の概要について説明しておく。なお、概要の説明に付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。本発明の一実施形態によるデュ-ティ調整回路の設計装置10図1参照は、回路機能が同一で立ち上がり時間と立ち下がり時間の少なくとも一方が異なる複数種類の遅延調整セル図3~5の51a~51cを備えた遅延調整セルライブラリの中からそれぞれ選択した遅延調整セル51を複数用い、クロック信号のデューティ比が調整可能なデューティ調整回路図2の50を設計する設計装置である。なお、本明細書において、デューティ調整回路とは、回路機能がデューティ比の調整のみを目的とする回路に限られず、周期的な信号を受け、デューティ比の調整が必要な回路を言う。すなわち、本明細書において、デューティ調整回路の設計装置とは、デューティ比の調整が必要な回路の設計に適用可能な設計装置である。図1に示すように、調整方法決定部1は、デューティ調整回路のネットリスト24と、デューティ調整回路の初期状態のタイミング情報21と、ドライバビリティ指定情報22と、デューティ比の目標値23と、を入力し、立ち上がり時間と立ち下がり時間のどちらの調整によりデューティ比の調整をするか決定する。ドライバビリティ指定情報により、デューティ調整回路を用いるシステムの回路構成によって、遅延調整セルのドライバビリティの増加によってデューティ比を調整するか、減少によってデューティ比を調整するか任意に選択することができる。これにより、システムの回路構成に合わせて任意のデューティ調整回路を設計することができる。また、置換セル数決定部2は、調整方法決定部1の決定に基づいて、デューティ調整回路に含まれる複数の遅延調整セルのうち、前記デューティ調整回路に初期状態で使用されている遅延調整セルとは異なる遅延調整セルに置き換える数と種類を前記遅延調整セルライブラリに含まれる複数種類の遅延調整セルの中から選択する。デューティ調整回路50は、複数の遅延調整セル51を用いており、各遅延調整セル51は、回路機能が同一で立ち上がり時間と立ち下がり時間の少なくとも一方が異なる複数種類の遅延調整セル図3~5の51a~51cを備えた遅延調整セルライブラリの中から選択した遅延調整セル51を選択することができる。デューティ調整回路に含まれる複数の遅延調整セルは、複数の種類の遅延調整セルからその数と種類を任意に選択することができるので、高精度にデューティ比を調整することが可能である。さらに、遅延調整セル置換部3は、置換セル数決定部2の決定に基づいて、デューティ調整回路50に含まれる複数の遅延調整セル51-1~51-10の中から選択した遅延調整セルを初期状態とは異なる遅延調整セル51a~51cに置き換える。遅延調整セルライブラリに含まれる複数種類の遅延調整セルは、回路機能が同一で立ち上がり時間と立ち下がり時間の少なくとも一方が異なるので、遅延調整セルを置き換えてもデューティ調整回路の入力端子から出力端子の間の途中の論理は何ら変わることがない。従って、デューティ調整回路の途中の論理から出力信号に対して位相の異なる信号を簡単に取り出すことができる。さらに、好ましくは、遅延調整セル置換部3は、置換セル数決定部2が求めた初期状態で使用されている遅延調整セルとは異なる遅延調整セルに置き換える数と種類に基づいて、デューティ調整回路全体の中で各部分の遅延ができるだけ均等に調整できるように置き換える遅延調整セルの種類と位置を決定する。すなわち、デューティ調整回路の入力信号に対して出力信号のデューティを等しくしたい場合は、デューティ調整回路の途中から信号を引き出してもほぼ入力信号及び出力信号とデューティ比が等しい信号が得られることになる。従って、入力信号又は/及び出力信号と所定の位相差を有する信号が容易にデューティ調整回路の途中から引き出すことができる。以上で、概要の説明を終了し、以下に具体的な各実施の形態について、図面を参照してさらに詳しく説明する。[第1の実施形態]第1の実施形態のデューティ調整回路の設計装置について説明する前に、設計対象とするデューティ調整回路とデューティ調整回路に用いられる遅延調整セルについて説明しておく。図2は、デューティ調整回路50の回路ブロック図である。デューティ調整回路50は、入力端子INから入力されるクロック信号のデューティ比を調整して出力端子OUTから出力する回路である。デューティ調整回路50の内部は、10段の遅延調整セル51-1~51-10が縦続接続されている。初段の遅延調整セル51-1の入力端子は、デューティ調整回路50の入力端子INに接続され、2段目以降の遅延調整セル51-2~51-10の入力端子は、前段の遅延調整セル51-1~51-9の出力端子に接続されている。最終段の遅延調整セル51-10の出力端子は、デューティ調整回路50の出力端子OUTに接続されている。遅延調整セル51-1~51-10の内部は、それぞれ入力段と出力段の2段に縦続接続されたCMOSインバータで構成され、それぞれ入力端子から入力した信号を遅延させて正転信号として出力端子から出力する。また、デューティ調整回路50の遅延調整セル51-1~51-10は、回路機能が同一で、それぞれ立ち上がり遅延時間、立ち下がり遅延時間のいずれかが異なる複数種類の遅延調整セルを格納した遅延調整セルライブラリから任意の遅延調整セルをそれぞれ選択することができる。立ち上がり遅延時間、立ち下がり遅延時間のいずれかが異なる遅延調整セルを任意に選択することにより、デューティ調整回路50の入力端子INから入力されるクロック信号に対して出力端子OUTから出力されるクロック信号のデューティ比を任意に調整して出力することができる。図3~図5は、それぞれ遅延調整セルライブラリに含まれる遅延調整セルを半導体集積回路の半導体基板上にレイアウトしたレイアウトパターンの一例を示す平面図である。図3~図5の遅延調整セルは、互いに論理、外形は同一であり、立ち上がり遅延時間または立ち下がり遅延時間のいずれかが、異なることを除いて、ほぼ同一のセルである。図3の遅延調整セル51aは、入力段52と出力段53の縦続接続された2つのCMOSインバータを含んでいる。入力段52と出力段53のインバータに電源VDDとグランドGNDを供給するため、電源VDDのメタル配線56aとグランドGNDのメタル配線56bが配線されている。電源VDDのメタル配線56aは、入力段52と出力段53のインバータのPMOSトランジスタのソースドレイン領域であるP拡散層59のソースにコンタクト57を介して接続されている。同様に、グランドGNDのメタル配線56bは、入力段52と出力段53のインバータのNMOSトランジスタのソースドレイン領域であるN拡散層60のソースにコンタクト57を介して接続されている。入力段52の入力端子INのメタル配線54は、コンタクト57を介して入力段52のゲートポリシリコン58に接続されている。入力段52のP拡散層59、N拡散層60のドレイン領域は、それぞれコンタクト57を介して入力段52の出力信号としてメタル配線によって出力段53の入力端子に接続され、出力段53の入力端子はコンタクト57を介して出力段53のゲートポリシリ58に接続されている。出力段53のインバータは、それぞれ電源VDD、入力端子、出力端子が共通に並列に接続された5つのPMOSトランジスタと、グランドGND、入力端子、出力端子が共通に並列に接続された5つのNMOSトランジスタと、を備える。この5つのPMOSトランジスタのドレイン領域をそれぞれ、DP1~DP5とする。同様に、5つのNMOSトランジスタのドレイン領域をそれぞれ、DN1~DN5とする。各ドレイン領域DP1~DP5、DN1~DN5は、コンタクト57を介してメタル配線に接続されている。ただし、それぞれ5つのドレイン領域DP1~DP5、DN1~DN5のうち、DP1~DP3及びDN1~DN3の3つずつのドレイン領域に接続されたメタル配線は、出力端子OUT55のメタル配線に接続されているがDP4~DP5及びDN4~DN5の2つずつのドレイン領域に接続されたメタル配線は、出力端子OUT55のメタル配線に接続されていない。図4は、図3とは別な遅延調整セル51bのレイアウトパターンの一例を示す平面図である。図4の遅延調整セル51bは、図3の遅延調整セル51aと、出力段のPMOSトランジスタの5つのドレイン領域DP1~DP5のうち、DP1のみがメタル配線を介して出力端子OUT55のメタル配線に接続されているものの、残りの4つのドレイン領域DP2~DP5のメタル配線は、出力端子OUT55のメタル配線に接続されていない点が異なっている。図4の遅延調整セル51bの出力段のPMOSトランジスタは、5つのドレイン領域DP1~DP5のうち、DP1のみしか、出力端子OUTに接続されていないため、出力段のPMOSトランジスタのドライバビリティが図3の遅延調整セル51aと比較すると低く、立ち上がり時間が遅くなるように調整されている。図4の遅延調整セル51bのレイアウトパターンは、出力段53のPMOSトランジスタドレイン領域DP2、DP3のメタル配線が出力端子OUT55のメタル配線に接続されていないことを除いて他のレイアウトパターンは、図3の遅延調整セル51aと同一である。図5は、図3、図4とはさらに別な遅延調整セル51cのレイアウトパターンの一例を示す平面図である。図5の遅延調整セル51cは、図3の遅延調整セル51aと、出力段のNMOSトランジスタの5つのドレイン領域DN1~DN5がすべてメタル配線を介して出力端子OUT55のメタル配線に接続されている点で異なっている。図5の遅延調整セル51cの出力段のNMOSトランジスタは、5つのドレイン領域DN1~DN5がすべて出力端子OUTに接続されているため、出力段のNMOSトランジスタのドライバビリティが図3の遅延調整セル51aと比較すると高く、立ち下がり遅延時間が早くなるように調整されている。図5の遅延調整セル51cのレイアウトパターンは、出力段のNMOSトランジスタドレイン領域DN4、DN5のメタル配線が出力端子OUT55のメタル配線に接続されている点を除いて他のレイアウトパターンは、図3の遅延調整セル51aと同一である。すなわち、図3~図5の遅延調整セル51a~51cは、出力段53のPMOSトランジスタ又はNMOSトランジスタのドライバビリティをそれぞれ変えることで、立ち上がり遅延時間、立ち下がり遅延時間のいずれかを異ならせている。このドライバビリティの違いにより、デューティ調整回路の用いる遅延調整セルを変えることにより、デューティ調整回路のデューティ比を調整することができる。また、図3~図5の遅延調整セル51a~51cは、メタル配線の配線パターンが一部異なる点を除いて他のレイアウトパターンは、同一であるので、遅延調整セルの周辺のレイアウトパターンや、配線の引き回しに影響を与えることなく、遅延調整セル内のメタル配線の配線パターンを一部変更することでデューティ調整回路のデューティ比を調整することができる。設計対象とするデューティ調整回路及びデューティ調整回路に用いられる遅延調整セルについてひと通り説明したので、次は、第1の実施形態によるデューティ調整回路の設計装置の構成と動作について説明する。図1は、第1の実施形態によるデューティ調整回路の設計装置10のブロック図である。図1において、調整方法決定部1は、タイミング情報21、ドライバビリティ指定情報22、デューティ比目標値23、初期状態ネットリスト24を入力し、デューティ比を立ち上がりエッジ又は立ち下がりエッジのどちらのエッジのタイミングにより調整するか、及び、タイミングを遅くすることにより調整するか、早くすることにより調整するか決定する。その決定結果を調整方法指定情報27として出力する。タイミング情報21には、デューティ比調整前の初期状態のデューティ調整回路50についてのタイミング解析結果が格納されている。タイミング解析は、例えば、STAStaticTimingAnalysis:静的タイミング解析によって行うことができる。タイミング情報21には、図9に示すように初期状態のデューティ調整回路50の入力端子INに入力する波形のタイミングデータと、そのときの出力端子OUTから出力される波形のタイミングデータが記録されている。ドライバデリティ指定情報22は、デューティ比の調整をドライバビリティの増加により行うか、ドライバビリティの減少により行うかの指定が記録されている。デューティ比の調整をドライバビリティの増加により行った方がよいか、ドライバビリティの減少により行った方がよいかは、デューティ調整回路50が用いられるシステムの回路構成によって決まる。従って、デューティ比の調整をドライバビリティの増加により行うか、ドライバビリティの減少により行うかの指定を予めドライバビリティ指定情報22として格納しておく。デューティ比目標値23は、デューティ調整回路50の出力端子から得られるクロック信号のデューティ比を指定する。例えば、目標値が50であるならば、そのように指定する。初期状態ネットリスト24は、デューティ比調整前のデフォルト状態のデューティ調整回路50のネットリストである。このネットリストには、デューティ比の調整対象とするデューティ調整回路50内部の接続情報とデューティ調整回路50に用いられる遅延調整セルの名称が記録されている。初期状態では、デューティ調整回路50の遅延調整セルは、すべて標準的な遅延時間を有する遅延調整セルが用いられているとしてもよい。調整方法決定部1の動作について説明する。タイミング情報21に格納されているタイミング解析結果の情報が図9に示すようなタイミングであるとする。図9を参照すると、入力端子INからハイレベル幅が500ps、ロウレベル幅が500psの50デューティのクロック信号を入力している。このときの出力端子OUTから出力される波形はハイレベル幅690ps、ロウレベル幅310psの波形であるとする。また、デューティ比目標値が50であるとする。タイミング情報21から得られた情報によれば、出力端子OUTから出力される波形がハイレベル幅690ps、ロウレベル幅310psであるので、デューティ比目標値50を超えており、デューティ比の調整が必要である。このとき、デューティ比を50に調整する方法としては、図10に示すように2通りの方法がある。一つは、図10aのように出力端子OUTから出力される出力クロック信号の立ち上がりタイミングを変えずに、出力クロック信号の立ち下がりタイミングを早めることにより、デューティ比を50に調整する方法である。もう一つは、図10bのように出力端子OUTから出力される出力クロック信号の立ち下がりタイミングを変えずに、出力クロック信号の立ち上がりタイミングを遅くすることにより、デューティ比を50に調整する方法である。このどちらの方法によりデューティ比を調整するかは、ドライバビリティ指定情報22に基づいて、決定する。ドライバビリティ指定情報22がドライバビリティの増加である場合には、図10aに示す出力クロックの立ち下がりタイミングを早めることによりデューティ比を調整する。具体的には、遅延調整セルの出力段NMOSトランジスタのドライバビリティを上げることにより出力クロックの立ち下がりタイミングを早める。一方、ドライバビリティ指定情報22がドライバビリティの減少である場合には、図10bに示す出力クロックの立ち上がりタイミングを遅らせることによりデューティ比を調整する。具体的には、遅延調整セルの出力段PMOSトランジスタのドライバビリティを下げることにより出力クロックの立ち上がりタイミングを遅くする。図10では、デューティ比の初期値が目標値より大きい場合について説明しているが、デューティ比の初期値が目標値より小さかった場合は、以下のようにしてデューティ比を調整することができる。すなわち、ドライバビリティ指定情報22がドライバビリティの増加である場合には、出力段PMOSトランジスタのドライバビリティを増加させることにより、クロック信号の立ち上がりタイミングを早めることによりデューティ比を調整する。一方、ドライバビリティ指定情報22がドライバビリティの減少である場合には、出力段NMOSトランジスタのドライバビリティを減少させることにより、クロック信号の立ち下がりタイミングを遅くしてデューティ比を調整する。以上のように、調整方法決定部1は、タイミング情報21、ドライバビリティ指定情報22、デューティ比目標値23から出力クロック信号の立ち上がりエッジ、立ち下がりエッジのどちらのエッジのタイミング移動によってデューティ比の調整を行うかを決定し、その結果を調整方法指定情報27として出力する。また、立ち上がりエッジ、立ち下がりエッジの増減が必要なタイミング図10のケースでは190psについても要調整遅延量として調整方法指定情報27に記録しておく。また、初期状態のデューティ調整回路に用いられている複数の遅延調整セルが同一の遅延時間を有する遅延調整セルとは限られない場合もある。この場合、ドライバビリティの増加によりデューティ比の調整を行う場合は、初期状態のデューティ調整回路に用いられている複数の遅延調整セルのうち、ドライバビリティの最も小さいセルを遅延調整開始セルとする。また、ドライバビリティの減少によりデューティ比の調整を行う場合は、初期状態のデューティ調整回路に用いられている複数の遅延調整セルのうち、ドライバビリティの最も大きいセルを遅延調整開始セルとする。第1の実施形態においては、遅延調整開始セルを優先的に置換の対象とする遅延調整セルとする。さらに、遅延調整セルが使われているインスタンスを置換対象インスタンスとし、遅延調整開始セル名及び置換対象インスタンス及び置換対象インスタンス数も置換対象インスタンス情報として調整方法指定情報27に一時保存しておく。次に、置換セル数決定部2は、調整方法決定部1が指定した調整方法指定情報27と、遅延調整セルタイミングテーブル25と、に基づいて、デューティ比調整回路50に使用されている複数の遅延調整セル図2の例では10個のうち、何個のセルをどの遅延調整セルに置き換えれば最も目標値に近くなるかを検討し、その結果を置換セル数種類指定情報28として出力する。遅延調整セル置換部3は、初期状態ネットリスト24と遅延調整セルタイミングテーブル25とを入力し、置換セル数決定部2が指定した置換セル数種類指定情報28に基づいて、デューティ調整回路に含まれる複数の遅延調整セルのうち、実際に置換するセルを決定し、インスタンス置換情報26として出力する。遅延調整セル置換部3では、クロック信号を入力し、デューティを調整して出力するデューティ調整回路50において、デューティ調整回路のクロック入力端子からクロック出力端子までの中間ノードにおいて、デューティが均等に調整される様にデューティ調整回路50に含まれる複数の遅延調整セルの中から置換するセルを選択して置換する。従って、例えば、デューティ調整回路50に入力されるクロック信号のデューティ比が50でデューティ調整回路50から出力されるクロック信号のデューティも50に調整する場合は、デューティ調整回路50の入力端子から出力端子までのどの途中のノードを取ってもほぼ50に近いデューティ比の信号が得られるようになる。図6に、遅延調整セルライブラリに含まれる複数種類の遅延調整セルのタイミングテーブル25の一例を示す。図6のタイミングテーブル25には、遅延調整セルライブラリに含まれる各遅延調整セルの名称PXA、NXA等と立ち上がり遅延時間、立ち下がり遅延時間が記録されている。図6の遅延値は、遅延調整セルを隣接配置した際の、最小配線長で遅延を算出している。図6の例では、9種類の遅延調整セルのうち、遅延調整セルXCは標準的な立ち上がり時間及び立ち下がり時間を持つセルである。図6に示す例では、XCの立ち上がり遅延時間は59psであり、立ち下がり遅延時間は78psである。XC以外の8種類の遅延調整セルは、XCに対して、立ち上がり遅延時間、立ち下がり遅延時間のうち、一方の遅延時間が異なっており、他方の遅延時間が同一である。例えば、遅延調整セルPXA、PXB、PXD、PXEは、立ち下がり遅延時間は、それぞれXCと同一の78psであるが、立ち上がり遅延時間は、XCと異なっている。PXA、PXBは、XCより立ち上がり遅延時間が遅いセルであり、その立ち上がり遅延時間はPXA、PXBの順に75ps、67psである。また、PXD、PXEは、XCより立ち上がり遅延時間が早いセルであり、その立ち上がり遅延時間はPXD、PXEの順に50ps、38psである。遅延調整セルPXA、PXB、PXD、PXEは、出力段PMOSトランジスタのドライバビリティがそれぞれ標準となる遅延調整セルXCとは異なり、出力段PMOSトランジスタのドライバビリティの違いにより、立ち上がり遅延時間を変えている。遅延調整セルPXA、PXB、PXD、PXEの出力段NMOSトランジスタのドライバビリティは、標準となる遅延調整セルXCと同一である。また、遅延調整セルNXA、NXB、NXD、NXEは、立ち上がり遅延時間は、それぞれXCと同一の59psであるが、立ち下がり遅延時間は、XCと異なっている。NXA、NXBは、XCより立ち下がり遅延時間が遅いセルであり、その立ち下がり遅延時間はNXA、NXBの順に84ps、80psである。また、NXD、NXEは、XCより立ち下がり遅延時間が早いセルであり、その立ち下がり遅延時間はNXD、NXEの順に66ps、54psである。遅延調整セルNXA、NXB、NXD、NXEは、出力段NMOSトランジスタのドライバビリティがそれぞれ標準となる遅延調整セルXCとは異なり、出力段NMOSトランジスタのドライバビリティの違いにより、立ち下がり遅延時間を変えている。遅延調整セルNXA、NXB、NXD、NXEの出力段PMOSトランジスタのドライバビリティは、標準となる遅延調整セルXCと同一である。また、図6に示す遅延調整セルライブラリでは、立ち上がり遅延時間が異なるセルと立ち下がり遅延時間が異なるセルとをそれぞれ5通り用意しているが、遅延調整セルライブラリに含まれるセルの種類については、図6に示す例よりもっと多くてもよいし、少なくてもよい。次に、置換セル数決定部2の動作について、図7の処理フローチャートを用いて説明する。ステップS1では、調整方法指定情報27に含まれる調整方法指定情報、要調整遅延量、置換対象インスタンス情報と、遅延調整セルタイミングテーブル25を参照し、置換が必要な遅延調整セルの数を算出する。ステップS1の処理において、調整方法指定情報27が指定するデューティ調整方法調整方法指定情報がNMOSトランジスタのドライバビリティ増加立ち下がり遅延時間の短縮、或いはPMOSトランジスタのドライバビリティ増加立ち上がり遅延時間の短縮の場合、最初のステップS1の処理では、ドライバビリティが最も大きい遅延調整セルへの置換個数を求める。ループ処理によりステップS1の処理を繰り返す場合は、2回目のステップS1の処理ではドライバビリティが2番目に大きい遅延調整セルへの置換個数を求める。以下同様に、ループ回数に応じてドライバビリティを順に小さくして遅延調整用セルの置換個数を求める。デューティ調整方法がNMOSトランジスタのドライバビリティ削減立ち下がり遅延時間の延長、或いはPMOSトランジスタのドライバビリティ削減立ち上がり遅延時間の延長の場合、ループ1回目の処理ではドライバビリティが最も小さい遅延調整セルへの置換個数を求める。ループ2回目の処理ではドライバビリティが2番目に小さい遅延調整セルへの置換個数を求める。以下同様に、ループ回数に応じてドライバビリティを順に大きくして遅延調整セルの置換個数を求める。ステップS2は、調整方法指定情報27に格納されている置換対象インスタンスの数、N回目Nは自然数のループのステップS1で求めた置換個数と、N-1回目のループまでにステップS3或いはステップS4で求めた置換個数の総和を入力情報とし、ステップS3に進むか、ステップS4に進むかを、判定によって決める。ループ1回目の場合は、ループ1回目のステップS1で求めた置換個数が、置換対象インスタンスの数以下の場合ステップS3に進むと判定する。同様に、ループ1回目の場合で、ループ1回目のステップS1で求めた置換個数が、置換対象インスタンスの数より大きい場合はステップS4に進むと判定する。ループ2回目の場合は、ループ1回目のステップS3或いはステップS4で求めた置換個数と、ループ2回目のステップS1で求めた置換個数の和が、置換対象インスタンスの数以下の場合はステップS3に進むと判定する。同様にループ2回目の場合で、ループ1回目のステップS3或いはステップS4で求めた置換個数とループ2回目のステップS1で求めた置換個数の総和が、置換対象インスタンスの数より大きい場合は処理S4に進むと判定する。以下同様に、N-1回目のループまでのステップS3或いはステップS4で求めた置換個数の和と、N回目のループのステップS1で求めた置換個数の総和が、置換対象インスタンスの数以下の場合はステップS3に進むと判定する。N-1回目のループまでのステップS3或いはステップS4とで求めた置換個数の和と、N回目のステップS1で求めた置換個数の総和が、置換対象インスタンスの数より大きい場合はステップS4に進むと判定する。ステップS3ではステップS1で算出した置換個数の小数点以下を切り捨て、この値を以後の置換個数とする。例えば、ループ1回目の場合で、ステップS1で遅延調整セルNXEへの置換個数を求め、4.6個だった場合、小数点以下を切り捨て、以後は4個を置換個数とする。ループ2回目の場合で、ステップS1で遅延調整セルNXDへの置換個数を求め、2.2個だった場合、小数点以下を切り捨て、以後は2個を遅延調整セルNXDへの置換個数とする。このとき置換個数の和は42=6個となる。ここでは小数点以下を切り捨てで説明しているが、誤差を小さくする為に切り上げと併用して四捨五入の様に処理しても良い。ステップS4は、調整方法指定情報27を参照し、置換対象インスタンスの数から、N-1回目のループまでのステップS3或いはステップS4で求めた置換個数の和を減じ、余った数を置換個数とする。ループ1回目の処理でステップS4へ進む場合、これまでにステップS3で置換個数を求めた事はないので置換対象インスタンスの数からゼロを減じ、余った数、つまり置換対象インスタンスの数を置換個数とする。例えば、置換対象インスタンスの数が10個とし、N-1回目のループまでのステップS3或いはステップS4で求めた置換個数の和が8個、N回目の処理ステップS1で算出した置換個数が5個となった場合、置換個数の総和は85=13個となるが、置換対象インスタンスの数が10個なのでN回目のステップS1で算出した置換個数5個全てを置換することは出来ない。この場合、10-8=2個として、N回目のループでは2個のみを置換する。ステップS5では、調整方法指定情報27に含まれる調整方法指定と、初期配置セル、N-1回目のループまでにステップS1で求めた遅延する遅延調整セルの種類と数、及び遅延調整セルタイミングテーブル25を参照し、ステップS1に戻るか、置換セル数決定部2の処理を終了させるかを、判定によって決める。例えば調整方法指定がNMOSトランジスタのドライバビリティ増加の場合で初期配置セルが遅延調整用セルXC、遅延調整セルタイミングテーブル25の内容が図6に示す内容であった場合で、かつループ1回目の場合、処理ステップS1では遅延調整セルNXEへの置換個数を求めているが、遅延調整セルタイミングテーブル25にある遅延調整セルNXDへの置換個数を求めていない。よってこの場合はステップS1へ戻る。また、調整方法がNMOSトランジスタのドライバビリティ増加の場合で初期配置セルが遅延調整用セルXC、遅延調整セルタイミングテーブル25の内容が図6に示す内容であった場合で、かつループ2回目の場合、1回目のループの処理S2で遅延調整セルNXEへの置換個数を求め、2回目のループの処理S2で遅延調整用セルNXDへの置換個数を求めており、Nchのドライバビリティが遅延調整用セルXCより大きな遅延調整用セルへの置換個数は全て求めている。よってこの場合は、これまでの処理で求めた置換するセルの種類と数を置換セル数種類指定情報28として記録し、置換セル数決定部2の処理を終了させる。次に、図8のフローチャートを用いて、遅延調整セル置換部3の動作について説明する。まず、ステップS11では、置換セル数種類指定情報28に基づいて、遅延調整開始セルとのドライバビリティの差が最も小さい遅延調整セルから、置換するインスタンスを決定する。ステップS12では、置換対象インスタンスのうち、どのインスタンスをステップS11で選択した遅延調整用セルに置換するか決定する。置換間隔は、置換対象インスタンス数を、置換個数に1を加えた数で除して求める。小数点以下の値は切り上げを行う。置換対象インスタンスの中で、入力端子側から数えて、置換間隔の整数倍に位置するインスタンスを置換する事に決定する。ステップS13では、置換セル数種類指定情報28で指定された置換するセルの種類の内、ステップS12で置換するインスタンスを決定していないセルがある場合には、ステップS11に戻り、ステップS11とステップS12の処理を置換セル数種類指定情報28で指定されたすべての置換するセルの種類について繰り返す。置換セル数種類指定情報28で指定されたセルの種類と数について、すべて置換するインスタンスが決定した場合は、どのインスタンスをどの種類の遅延調整セルに置換するかという情報をインスタンス置換情報26図1参照として出力し、処理を終了する。インスタンス置換情報26には、どのインスタンスをどの遅延調整セルに置換するかを示す情報が記述されている。また、ここでは、インタンス置換情報26を出力するまでで留まっているが、さらに、インスタンス置換情報26に基づいて、ネットリスト24を更新したり、レイアウトデータを更新したりすることも可能である。次に、第1の実施形態を具体的な事例に適用した実施例1について説明する。実施例1では、デューティ調整回路の入力端子INに入力するクロック信号の周波数を1GHzとし、デューティを50とする。ここでSTAStaticTimingAnalysis:静的タイミング解析の結果から、出力端子OUTから出力されるクロック信号のハイ幅=690psec、出力端子OUTから出力されるクロック信号のロウ幅=310psecとし、この情報をSTAタイミング情報21とする。すなわち、図9に示す入力端子IN、出力端子OUTの波形と同一の波形である。次に図2に示すデューティ調整回路50のインスタンス51-1~51-10の、インスタンス名と各インスタンスに用いられている遅延調整セル名、及び接続した順番がわかる情報を初期状態ネットリスト24とする。次に、インスタンス51-1~51-10は遅延調整セルXCが使われているものとし、これを初期使用セルとするこの場合遅延調整セルXCが遅延調整開始セルとなる。ドライバビリティの増減は回路の仕様により任意に選択する必要があり、実施例1ではドライバビリティを増加する事とし、これをドライバビリティ指定情報22とする。また、デューティ比を50に調整する事にし、これをデューティ比目標値23とする。遅延調整セルタイミングテーブル25に記録されているテーブルのデータは、図6に記載の通りのデータが記録されているとする。調整方法決定部1は、タイミング情報21とドライバビリティ指定情報22、デューティ比目標値23、初期状態ネットリスト24を入力情報とし、デューティの調整方法を決定する。まず、信号エッジの変動量は式1で表される。信号エッジの変動量=ハイ幅ロウ幅×ターゲットデューティ-ロウ幅=690psec310psec×50-310psec=190psec式1式1では目標値のロウ幅から初期状態のロウ幅を減算しており、結果が正の値なので、ロウ幅を190psec増加させる必要があることがわかる。その方法としては、図10を用いてすでに説明したように、信号の立ち下がりエッジを190psec早める、或いは信号の立ち上がりエッジを190psec遅らせる事でデューティを調整する事になる。すなわち、遅延調整セルの出力段NMOSトランジスタのドライバビリティを増加する方法、或いはPMOSトランジスタのドライバビリティを削減する方法のいずれかの方法でデューティを調整する必要がある。次にドライバビリティ指定情報22がドライバビリティ増減目標=増加であるとすると、上記2つの調整方法とドライバビリティ増減目標から、実施例1での調整方法は、出力段NMOSトランジスタのドライバビリティを増加する調整方法に決定される。次にドライバビリティ増減目標が増加なので、初期状態ネットリスト24で使われている遅延調整セルの中で最もドライバビリティが少ないセルを遅延調整開始セルとする。ここでは遅延調整セルXCが遅延調整開始セルになる。また、遅延調整セルが使われているインスタンスの数を置換対象インスタンスの数とする。ここではインスタンス51-1~51-10全てに遅延調整セルXCが使われているものとし、置換対象インスタンス数は10個とする。次に置換セル数決定部2は、図7に示すステップS1において、調整方法指定情報27として記録されている信号エッジの変動量要調整遅延量情報と初期配置セル置換対象インスタンス情報、デューティ調整方法調整方法指定情報、遅延調整セルタイミングテーブル25を入力情報として、異なる遅延調整セルへの置換個数を算出する。デューティ調整方法が出力段NMOSトランジスタのドライバビリティ増加なので、初期配置セルXCに対して出力段NMOSトランジスタのドライバビリティが最も大きい遅延調整セルNXEに置換する個数を最初に求める。遅延調整用セルNXEへの置換個数REは、式2により求めることができる。遅延調整用セルNXEへの置換個数=立下がりを早める時間/遅延調整セルXCの立ち下がり時間と遅延調整セルNXEの立下り時間の差={ハイ幅ロウ幅×50-ロウ幅}/遅延調整セルXCの立ち下がり時間-遅延調整用セルNXEの立下り時間式2式2を解くと、遅延調整用セルNXEへの置換個数=690310×50-310/78-54=7.92以上より、遅延調整用セルNXEへの置換個数は7.92個となる。次に図7のステップS2では、これまでに各ループのステップS3、或いはステップS4で求めた置換個数=0と今回のループの処理S2で求めた置換個数の総和=7.92個と、調整方法指定情報27に含まれる置換対象インスタンス数=10を比較する。すると、置換個数の総和=7.92≦置換対象インスタンス数=10となる。よって、次はステップS3に進む。ステップS3ではステップS1で算出した置換個数=7.92の少数点以下を切り捨てる。つまり遅延調整セルNXEへの置換個数は7個となる。次にステップS5では調整方法指定情報27に記録されたデューティ調整方法調整方法指定情報と、初期配置セル置換対象インスタンス情報、これまでにステップS1で置換個数を求めたセルの種類、遅延調整セルタイミングテーブル25を入力情報とし、ステップS1に戻りループ処理を繰り返すか、置換セル数決定部2の処理を終了させるかを、判定によって決める。ここではデューティ調整方法が出力段NMOSトランジスタのドライバビリティ増加で遅延調整開始セルが遅延調整セルXC、タイミングテーブル25は図6のテーブルを適用する。これまでにステップS1で置換個数を求めたセルの種類は遅延調整セルNXEのみである。よって遅延調整開始セルである遅延調整セルXCより出力段NMOSトランジスタのドライバビリティが大きく、これまでに置換個数を求めていない遅延調整セルの中で最もドライバビリティが大きい遅延調整セルとして、遅延調整セルNXDが存在する。よって次はステップS1に戻り処理を繰り返す。ステップS1では、これまでに置換個数を求めていない遅延調整用セルの中で、初期使用セルに対して出力段NMOSトランジスタのドライバビリティがNXEに続いて2番目に大きい遅延調整セルNXDへの置換個数を求める。遅延調整用セルNXDへの置換個数REは、式3により求めることができる。遅延調整セルNXDへの置換個数=立ち下がりを早める時間-NXEセルに置換した事で早まる時間/XCセルの立ち下がり時間とNXDセルの立ち下がり時間の差={ハイ幅ロウ幅×50-ロウ幅-XCセルの立ち下がり時間-NXEセルの立ち下がり時間}×NXEセルへの置換個数/XCセルの立ち下がり時間-NXDの立ち下がり時間={690310×50-310―78-54}7/78-66=1.83式3以上より、式3に示すように、遅延調整用セルNXDへの置換個数は1.83個となる。次にステップS2では、これまでのループ処理のステップS3、或いはステップS4で求めた置換個数と、今回のループ処理のステップS1で求めた置換個数の総和=71.83個に対して、調整方法指定情報27に含まれる置換対象インスタンスの数=10を比較する。置換個数の総和=8.83<置換対象インスタンス数=10となる。よって、次はステップS3に進む。ステップS3ではステップS1で算出した置換個数=1.83の少数点以下を切り捨てる。つまり遅延調整セルNXDへの置換個数は1個となる次にステップS5では調整方法指定情報27に記録されたデューティ調整方法調整方法指定情報と、初期配置セル置換対象インスタンス情報、これまでにステップS1で置換個数を求めたセルの種類、遅延調整セルタイミングテーブル25を入力情報とし、ステップS1に戻りループ処理を繰り返すか、置換セル数決定部2の処理を終了させるかを、判定によって決める。2回目の今回のステップS5では、これまでにステップS1で置換個数を求めた遅延調整用セルの種類は遅延調整セルNXEと遅延調整セルNXDの2種類である。よって遅延調整開始セルである遅延調整セルXCよりNchのドライバビリティが大きく、これまでに置換個数を求めていない遅延調整用セルは存在しない。初期状態の遅延調整セルXCのうち、遅延調整セルNXEに置換する数7個と、遅延調整セルNXDに置換する数1個を置換セル数種類指定情報28に記録し、置換セル数決定部2の処理を終了する。次に、遅延調整セル置換部3では、ネットリスト24と、置換セル数種類指定情報を元に、どのインスタンスをどの遅延調整セルに置換するか決定する。置換するインスタンスが決定していない遅延調整セルの中で、まず遅延調整開始セルとのドライバビリティの差が最も小さい遅延調整セルについて、置換するインスタンスを決定する図8のステップS11。すなわち、遅延調整セルNXDに置換するインスタンス1箇所を選択することになる。次に、遅延調整用セルNXDに置換するインスタンスの間隔を求める事で置換するインスタンスを決定する図8のステップS12。置換する間隔を求める理由は、バッファ列の途中から任意の遅延を選択して信号を使う事を考えると、デューティの調整はバッファ列全体で平均的に修正する方が、バッファ列の途中から引き出す信号に対してもデューティ比目標値23に対するズレを最小にできる為である実施例1では、デューティ調整回路に入力されるクロック信号のデューティ比と出力信号の目標値のデューティ比が同一であるため。遅延調整用セルPXDに置換するインスタンスの間隔=置換対象インスタンス数/遅延調整セルPXDへの置換個数1=10/11=5式4式4より置換するインスタンスの間隔が5なので、対象インスタンスのなかで5の整数倍の場所にあるインスタンスを置換する。ここで整数倍した値が小数点以下の場合は繰り上げとするつまり、図2のデューティ調整回路50において、入力端子から5番目のインスタンス51-5を初期状態の遅延調整セルXCから遅延調整セルPXDに置換することになる。次に、図8のステップS13で、置換セル数種類指定情報28で置換が指定されている遅延調整セルと、これまでに遅延調整セル置換部が配置するインスタンスを決定した遅延調整セルとを比較すると、遅延調整セルNXEに置換するインスタンスが決定されていない。従って、ステップS11に戻り、次に遅延調整セルNXEに置換するインスタンスを決定する。ステップS12の遅延調整セルNXEに置換するインスタンスの決定では、ネットリスト14と、これまでに求めた各遅延調整セルの置換個数を元に、どのインスタンスをどの遅延調整セルに置換するか決定する。置換するインスタンスが決定していない遅延調整セルの中で、遅延調整開始セルとのドライバビリティの差が2番目に小さい遅延調整セルであるNXEについて、置換するインスタンスを決定する。遅延調整用セルNXEに置換するセルの間隔=置換対象インスタンス数/遅延調整用セルNXEへの置換個数1=9/71=1.125よって、遅延調整セルNXEに置換するインスタンス7箇所は置換対象インスタンス10箇所のなかで入力端子側から数えて1.125の整数倍のインスタンスを遅延調整セルNXEに置換することになる。但し小数点以下は繰り上げとする。また、5番目のインスタンス51-5は既に遅延調整セルNXDに置換済みなので対象外となる。すなわち、遅延調整セルNXEに置換するインスタンス7箇所は、1.125×1=1.125=2番目=インスタンス51-2を置換1.125×2=2.250=3番目=インスタンス51-3を置換1.125×3=3.375=4番目=インスタンス51-4を置換1.125×4=4.500=5番目=インスタンス51-6を置換1.125×5=5.625=6番目=インスタンス51-7を置換1.125×6=6.750=7番目=インスタンス51-8を置換1.125×7=7.875=8番目=インスタンス51-9を置換となる。次に図8のステップS13では、置換セル数種類指定情報28で置換が指定されている遅延調整セルと、これまでに遅延調整セル置換部が配置するインスタンスを決定した遅延調整セルとを比較する。置換セル数種類指定情報28で置換が指定されている遅延調整セルNXD1箇所と、NXE7箇所を配置するインスタンスはすでに決定されており、置換するインスタンスを決定していない遅延調整セルが残っていない。従って、インスタンス置換情報26を出力して処理を終了する。以上の処理によって、実施例1適用前の初期状態のデューティ比[式5参照]に対して、実施例1適用後のデューティ比は、式6に示す様に改善される。修正前のデューティ=690/1000×100=69式5修正後のデューティ={立ち下がり遅延半周期-立ち上がり遅延/1000}×100={54×76678×2500-590/1000}×100=51式6[第2の実施形態]図11は、第2の実施形態における置換セル数決定部2の処理手順を示すフローチャートである。第2の実施形態のデューティ調整回路の設計装置は、図1において、置換セル数決定部2の置換セルの種類と数の決定の処理手順が第1の実施形態と異なるだけであり、置換セル数決定部2内部の処理手順が異なることを除いて第1の実施形態の設計装置10と同一である。また、置換セル数決定部2の処理手順が第1の実施形態の置換セル数決定部2の処理手順と異なることにより、置換セル数決定部2が出力する置換セル数種類指定情報28の内容は第1の実施形態とは異なった結果が得られるが、遅延調整セル置換部3の処理手順は、第1の実施形態と変える必要はない。第1の実施形態では、置換セルの決定にあたり、デューティ比の設計目標値と初期状態のデューティ比との差異の調整を最も大きく調整できる遅延調整セルを選択して置換を行っている。これに対して、第2の実施形態では、デューティ調整回路に用いられる遅延調整セル間でできるだけ遅延値が互いに等しい遅延調整セルを用いて、デューティ調整回路全体で、デューティ比が設計目標値に近づくように置換セルを決定する。図11において、ステップS31では、遅延調整エッジの遅延量の総和SDを算出する。遅延調整エッジとは、図10aに示すようにクロック信号の立ち下がりエッジの遅延量の増減によりデューティ比の調整を行う場合は、立ち下がりエッジが遅延調整エッジとなる。また、図10bに示すようにクロック信号の立ち上がりエッジの遅延量の増減によりデューティ比の調整を行う場合は、立ち上がりエッジが遅延調整エッジとなる。また、遅延調整エッジの遅延量の総和SDとは、デューティ調整回路に初期状態で使用されている各遅延調整セルの遅延調整エッジの遅延量を遅延調整セルタイミングテーブル25から求め、これをすべて加算し、デューティ調整回路全体での遅延調整エッジの遅延量の総和SDとする。次にステップS32では、デューティ調整回路全体での遅延量の目標値目標となる調整エッジの遅延量の総和TSDを求める。この全体での遅延量の目標値TSDは、調整方法指定情報27に含まれる要調整遅延量信号エッジの変動量:図10において、目標値に対して変動が必要な遅延調整エッジの変動量の遅延量をステップS31で求めたSDに加算することで求める。要調整遅延量をNDとすると、TSDは、式7で求めることができる。NDの符号は、エッジを早める方向に調整する場合は、負であり、エッジを遅くするように調整する場合は、正であるとする。TSD=SDND式7ステップS33では、デューティ調整回路全体での遅延量の目標値TSDをデューティ調整回路内部で直列に接続されている遅延調整セルの総数で除し、遅延調整セル1個あたりの目標遅延値DTを求める。ステップS34では、遅延調整エッジの遅延量が目標遅延値DT以上の遅延調整セルと目標遅延値DT以下の遅延調整セルの両方が存在するか否か判定する。ステップS34でNoの場合は、ステップS36に進み、遅延調整エッジの遅延量が目標遅延値DT以上の遅延調整セルと目標遅延値DT以下の遅延調整セルの両方が存在しなければ、デューティ調整回路全体として、遅延量の総和の設計目標値TSDに設定することはできないので、遅延調整セルを目標遅延値DTに最も遅延値が近い遅延調整セルに置き換えて処理を終了させる。ステップS34で、Yesの場合は、遅延量が目標遅延値DT以上で、かつ、目標遅延値DTに最も近い遅延量を持つ遅延調整セルと、遅延量が目標遅延値DT以下で、かつ、目標遅延値DTに最も近い遅延量を持つセルとの2種類のセルを組み合わせて、デューティ調整回路全体の目標遅延値TSDに近づく2種類のセルを用いる数の組み合わせを算出する。なお、2種類のセルを組み合わせる場合において、目標遅延値DTと遅延量が同一であるか、極めて目標遅延値DTに近い遅延量を持つ遅延調整セルが存在する場合には、結果としてその1種類のセルのみを用いることが最も目標遅延値DTに近くなる場合が存在する。その場合には、遅延調整回路に用いられる2種類のセルの組み合わせは、一方が全部、他方がゼロになる。第1の実施の形態で用いた実施例1と同じ事例を用いて、第2の実施の形態を実施した場合を検証する。実施例1と同様に、デューティ調整回路の入力端子INに入力するクロック信号の周波数は1GHzとし、デューティ比を50とする。また、STAの結果から、出力端子OUTから出力されるクロック信号のハイ幅=690psec、出力端子OUTから出力されるクロック信号のロウ幅=310psecである。実施例1と同様に、クロック信号の立ち下がりエッジを190ps早めることにより、デューティ比を50に調整することとする。ステップS31では、遅延調整エッジがクロックの立ち下がりであるので、図6から初期状態で用いられている遅延調整セルの立ち下がりの遅延時間を合計し、デューティ調整回路全体での初期状態での立ち下がりエッジの遅延量を求める。初期状態の遅延調整セルは、すべてXCであり、その数は10個であるので、遅延量の総和SDは、式8の通りになる。SD=78ps×10個=780ps式8ステップS32では、遅延量の総和SD=780psと要調整遅延量ND=-190psを式7に代入してデューティ調整回路全体での遅延量の目標値TSDを求めると、式9のように計算できる。TSD=SDND=780ps-190ps=590ps式9ステップS33よりTSD=590psを総セル数10で除すと、DT=59psが得られる。ステップS34では、図6に示す遅延調整セルライブラリのセルの中に、立ち下がり遅延時間がDT=59ps以上のセルNXD等と立ち下がり遅延時間がDT=59ps以下のセルNXEとが存在する。従って、ステップS34の判定はYesとなり、ステップS35に進む。ステップS35では、立ち下がり遅延量がDT59ps以上で、かつ、DTの遅延量に最も近い遅延量を持つセルNXDと、立ち下がり遅延量がDT59ps以下で、かつ、DTの遅延量に最も近い遅延量を持つセルNXEとを組み合わせて、全体の立ち下がり遅延量がTSD=590psとなる組み合わせを求める。その結果として、NXEを6個とNXDを4個用いることにより、全体の遅延量を588psにすることができ、この組み合わせが最もTSD=590psに近い組み合わせとして算出できる。修正後のデュ-ティ比は、49.8が得られる。NXE6個とNXD4個をどの順番で配置するかは、遅延調整セル置換部3が決定する。以上、説明したように第2の実施形態によれば、デューティ調整回路に用いられる各遅延調整セルの遅延値が、デューティ調整回路に用いられている遅延調整セル全体の平均値に近い遅延値を持つ遅延調整セルを用いてデューティ調整回路全体でデューティ比が目標値に近くなるように設計しているので、デューティ調整回路の入力信号と出力信号のデューティ比がほぼ等しいならば、どの中間ノードのデューティ比も容易にほぼ入力信号と出力信号のデューティ比と等しくすることが可能である。また、デューティ調整回路の入力信号と出力信号のデューティ比が異なる場合には、中間ノードから、入力信号と出力信号のデューティ比の中間のデューティ比の信号を容易に取り出すことができる。例えば、入力信号のデューティ比が50、出力信号のデューティ比が70であるとして、デューティ調整回路が図2に示すような10段直列に接続されている遅延調整セルにより構成されているとすると、入力からn段目nは10以下の自然数の遅延調整セルからは、ほぼ502nのデューティ比の信号が得られることになる。たとえば、デューティ比がほぼ60のクロック信号も必要であれば、5段目の出力信号から取り出すことができる。[第3の実施形態]第1の実施形態で説明した図6に示す遅延調整セルタイミングテーブルの遅延値は、配線長が最短である場合を想定した仮想的な遅延値である。また、周辺の隣接する配線の影響も考慮していない。従って、実際に遅延調整セルを半導体集積回路の半導体基板上にレイアウトした場合は、遅延調整セルの出力端子に接続される配線の長さ等に依存する負荷容量や隣接して配線された配線の影響により遅延値が図6に示すタイミングテーブルで示す遅延値から変動することも予想される。第3の実施形態は、そのような遅延調整セルが実際に半導体集積回路の半導体基板上にレイアウトされた場合の遅延を考慮して正確なデューティ比を得るデューティ調整回路の設計方法を示す。図12は、第3の実施形態によるデューティ調整回路の設計方法全体の処理手順を示すフローチャートである。ステップS41では、第1又は第2の実施形態のデューティ調整回路の設計装置を用い、デューティ調整回路の設計を行う。その詳細な手順は、第1及び第2の実施形態で説明したとおりである。ステップS42では、デューティ調整回路やその周辺回路の半導体集積回路上でのレイアウトパターンを考慮して遅延解析を行う。遅延解析の方法としては、既知の遅延解析方法を用いることができる。例えば、STAを用いて遅延解析を行うことができる。また、さらに高精度な遅延解析が必要であれば、動的な回路シミュレーションを実施して遅延解析を行ったり、実際にデューティ調整回路を備えた半導体集積回路を実測して遅延解析を行ったりすることも可能である。ステップS43では、遅延解析結果に基づいて、デューティ比が設計目標の範囲内であるか否かを検証する。設計目標の範囲内であれば、デューティ調整回路の設計は完了である。もし、設計目標の範囲内に入っていなければ、ステップS44に進む。ステップS44では、デューティ調整回路の設計装置10に与える初期値を更新する。例えば、図1において、タイミング情報21は、ステップS42による遅延解析結果によるタイミング情報に更新する。また、初期状態ネットリスト24は、ステップS41による設計完了後のネットリストに置き換える。なお、ステップS41では、デューティ調整回路の回路構成自体は変更しておらず、デューティ調整回路に用いる遅延調整セルの種類を変更しただけであるので、ネットリスト24もデューティ調整回路に用いられる遅延調整セルの種類を変更するだけである。ステップS44の後、ステップS41に戻り、再度デューティ調整回路の設計を修正する。そして、ステップS43で、デューティ比が設計目標に達するまで、何度もこのループ処理を繰り返すことで、設計の精度を上げることができる。[第3の実施形態の応用例]なお、図12において、ステップS42の遅延解析処理、ステップS43の判定、ステップS44の初期データの更新は、第1の実施形態又は第2の実施形態の設計装置10に組み込むことも可能である。その場合は、図1において、インスタンス遅延情報26に基づいて、STAなどのシミュレーションにより遅延解析を行う遅延解析部と、遅延解析部の解析結果とデューティ比目標値23とを入力し、デューティ比が設計目標を満たしているか否かを判定し、判定がNGの場合に、タイミング情報21と初期状態ネットリスト24を更新して、調整方法決定部1に設計をやり直させる制御部と、を図1の設計装置に付加すればよい。[第4の実施形態]また、上記第1の実施形態、第2の実施形態、第3の実施形態の応用例で説明した設計装置の機能をコンピュータにコンピュータプログラムを実行させることにより実現することも可能である。第4の実施形態は、そのようなコンピュータプログラムの実施形態である。図13は、第4の実施形態に用いることのできるコンピュータシステム100のブロック図である。図13のコンピュータシステム100は、サーバコンピュータ102と、複数の端末コンピュータ104と、サーバコンピュータ102と端末コンピュータ104とを接続するネットワーク103とを備えている。サーバコンピュータ102の記憶部101には、コンピュータシステム100全体、かつ/又は、端末コンピュータ104、サーバコンピュータ102を単体で第1の実施形態、第2の実施形態、又は、第3の実施形態の応用例で説明したデューティ調整回路の設計装置として機能させるコンピュータプログラムが格納されている。また、図1のタイミング情報21、ドライバビリティ指定情報22、デューティ比目標値23、初期状態ネットリスト24、遅延調整セルタイミングテーブル25、インスタンス置換情報26などの共通して使用する設計データもサーバコンピュータ102の記憶部101に格納しておくことが望ましい。調整方法指定情報27、置換セル数種類指定情報28などの中間的な設計データは、サーバコンピュータ102の記憶部101に格納されていても、端末コンピュータの図示しない記憶部に格納してもよい。コンピュータを第1の実施形態、第2の実施形態、又は、第3の実施形態の応用例で説明したデューティ調整回路の設計装置として機能させるコンピュータプログラムは、必要に応じて、サーバコンピュータ102の記憶部101から端末コンピュータの図示しない記憶部にダウンロードして実行させるものであってもよい。また、上記コンピュータプログラムは、CDROM、DVD、ブルーレイディスクや、ハードディスク、不揮発性メモリ、バックアップ機能付きRAMなど、コンピュータプログラムが固定して記録された光、磁気、半導体記録媒体を介してコンピュータシステム100にインストールすることができる。なお、記録媒体がコンピュータプログラムを固定して記録できるものであることは、その記録媒体を用いてコンピュータプログラムをコンピュータにインストールするまでの期間、コンピュータプログラムを記録媒体に記録を留めておけるものであるか、コンピュータプログラムが消失しないように保存しておけるものであればどのようなものであってもよい。また、上記コンピュータプログラムは、記録媒体を用いずとも、インターネット等を介してオンラインでコンピュータシステム100にインストールすることも可能である。なお、上記第1の実施形態、第2の実施形態では、図1記載の設計装置を用いて、デューティ調整回路の設計を行う形態について説明したが、本発明のデューティ調整回路の設計方法は、図1記載の設計装置以外の手段を用いて設計することも可能である。すなわち、ネットリストと、タイミング情報と、ドライバビリティ指定情報と、デューティ比の目標値に基づいてデューティ比の調整方法を決定するステップと、異なる種類の遅延調整セルに置換する数と種類を決定する置換セル数決定ステップと、置換セル数決定ステップの決定に基づいて、縦続接続された複数の遅延調整セルから選択したセルを遅延する遅延調整セル置換ステップと、を実行することによりデューティ調整回路の設計を行うことができる。特に、遅延調整セル置換ステップにより、デューティ調整回路全体の中で各部分の遅延ができるだけ均等に調整できるように置換する遅延調整セルの種類と位置を決定することにより、出力信号のデューティ比の設計目標値が入力信号のデューティ比に等しい場合には、入力信号、及び/又は、出力信号とデューティ比がほぼ等しく、位相がずれた信号を中間ノードから容易に取り出すことができる。また、入力信号と、出力信号のデューティ比の目標値が異なる場合には、入力信号と、出力信号との中間のデューティ比の信号を中間ノードから容易に取り出すことができる。上記実施形態では、設計対象とするデューティ調整回路が、正転バッファを複数直列に接続された回路である場合を、本発明の適用に好ましいデューティ調整回路の例として説明した。しかし、本発明の設計装置は、正転バッファのみが縦続接続されたデューティ調整回路に限られるわけではない。縦続接続された正転バッファの間に論理回路等を介在している回路であって、論理回路の論理が固定されたときに、デューティ調整回路の出力端子から所望のデューティ比の信号が得られる回路であれば、適用可能である。その場合は、遅延調整セル置換部は、途中に介在する論理回路の遅延を考慮し、全体で均等に遅延するように遅延調整セルを置換することができる。本発明の全開示特許請求の範囲及び図面を含むの枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。