"ワイヤ上の信号遷移を支援する回路であって、第1の複数のスタックドインバータを有する第1のディレイチェーンを有し、前記ワイヤに結合され、前記ワイヤ上の信号の立ち上がり遷移に応答して、第1のトランジスタをターンオンさせ、その後、第1の一定期間後にターンオフさせるよう動作する第1の回路であって、前記第1のトランジスタが、前記回路の出力を高状態に駆動するよう動作して、前記立ち上がり遷移を支援する、第1の回路と、第2の複数のスタックドインバータを有する第2のディレイチェーンを有し、前記ワイヤに結合され、前記ワイヤ上の信号の立ち下がり遷移に応答して、第2のトランジスタをターンオンさせ、その後、第2の一定期間後にターンオフさせるよう動作する第2の回路であって、前記第2のトランジスタが、前記出力を低状態に駆動するよう動作して、前記立ち下がり遷移を支援する、第2の回路と、前記ワイヤに結合され、前記立ち上がり遷移から前記第1トランジスタターンオフ後の前記立ち下がり遷移まで前記出力における前記高状態を維持するよう動作し、前記立ち下がり遷移から前記第2トランジスタターンオフ後の次の立ち上がり遷移まで前記低状態を維持するよう動作する、第3の回路と、を備え、前記回路の入力が前記出力に接続されており、前記入力及び出力が、ルックアサイド構成で前記ワイヤに結合されている、回路。前記第3の回路が、複数のゲートを備える、請求項1に記載の回路。前記第1の回路が、前記第1のディレイチェーンに接続されたNANDゲートを備える、請求項1に記載の回路。前記第1のトランジスタがp型素子である、請求項1に記載の回路。前記第2の回路が、前記第2のディレイチェーンに接続されたNORゲートを備える、請求項1に記載の回路。前記第2のトランジスタがn型素子である、請求項1に記載の回路。ワイヤに結合された回路における、前記ワイヤ上の信号遷移を支援する方法であって、前記ワイヤ上の立ち上がり遷移を示す立ち上がり入力を、前記回路で受取るステップであって、前記立ち上がり入力は、第1のトランジスタを、第1の複数のスタックドインバータを有する第1のディレイチェーンによって設定される第1の一定期間、ターンオンさせ、前記回路の出力を高状態に駆動して、前記立ち上がり遷移を支援し、前記第1のトランジスタは、前記第1の一定期間後にターンオフするステップと;前記ワイヤ上の立ち下がり遷移を示す立ち下がり入力を、前記回路で受取るステップであって、前記立ち下がり入力が、第2のトランジスタを、第2の複数のスタックドインバータを有する第2のディレイチェーンによって設定される第2の一定期間、ターンオンさせ、前記出力を低状態に駆動して、前記立ち下がり遷移を支援し、前記第2のトランジスタは、前記第2の一定期間後にターンオフするステップと;前記高状態の出力を、前記立ち上がり遷移後及び前記第1トランジスタターンオフ後、それぞれの立ち下がり遷移まで維持するステップと;前記低状態の出力を、前記立ち下がり遷移後及び前記第2トランジスタターンオフ後、次の立ち上がり遷移まで維持するステップと;を備え、前記回路の入力が前記出力に接続されており、前記入力及び出力が、ルックアサイド構成で前記ワイヤに結合されている、方法。前記第1のトランジスタが、前記第1のディレイチェーンに接続されたNANDゲートを備える回路に結合されている、請求項7に記載の方法。前記第1のトランジスタがp型素子である、請求項7に記載の方法。前記第2のトランジスタが、前記第2のディレイチェーンに接続されたNORゲートを備える回路に結合されている、請求項7に記載の方法。前記第2のトランジスタがn型素子である、請求項7に記載の方法。前記回路が、前記回路の入力と、前記出力との間に結合された、複数の直列接続されたゲートを備える、請求項7に記載の方法。信号を伝播するよう動作するワイヤと、前記ワイヤに結合された回路であって、前記回路は、入力及び出力を有し、前記回路は、第1トランジスタをターンオンし、ついで、第1の複数のスタックドインバータを有する第1のディレイチェーンによって設定される第1の一定期間後にターンオフするよう動作し、前記第1トランジスタは、前記回路が前記信号の第1の遷移を検出することに応答して、前記出力を第1の状態に駆動するよう動作し、前記回路は、第2の遷移が前記信号内で検出されるまで、前記第1トランジスタがターンオフされている前記出力における前記第1の状態を維持するよう動作し、前記回路は、該回路が前記第2の遷移を検出することに応答して、第2トランジスタをターンオンし、ついで、第2の複数のスタックドインバータを有する第2のディレイチェーンによって設定される第2の一定期間後にターンオフするよう動作し、前記第2トランジスタは、前記出力を第2の状態に駆動するよう動作し、前記回路は、第3の遷移が前記信号内で検出されるまで、前記第2トランジスタがターンオフされている前記出力における前記第2の状態を維持する動作する、回路と、を備え、前記入力が前記出力に接続されており、前記入力及び出力が、ルックアサイド構成で前記ワイヤに結合されている、デバイス。前記回路が、前記入力と前記出力との間に結合された、複数の直列接続されたゲートを備える、請求項13に記載のデバイス。前記回路が、前記入力に結合され、前記出力に結合されている前記第1のトランジスタを、前記第1の遷移の間、ターンオンさせ、その後、前記第1の一定期間後にターンオフさせるよう動作する第1の回路であって、前記第1のトランジスタが前記出力を前記第1の状態に駆動するよう動作して、前記第1の遷移を支援する、第1の回路と、前記入力に結合され、前記出力に結合されている前記第2のトランジスタを、前記第2の遷移の間、ターンオンさせ、その後、前記第2の一定期間後にターンオフさせるよう動作する第2の回路であって、前記第2のトランジスタが前記出力を前記第2の状態に駆動するよう動作して、前記第2の遷移を支援する、第2の回路と、を備える、請求項13に記載のデバイス。前記第1の遷移が立ち上がり遷移であり、前記第1の状態が高状態であり、前記第2の遷移が立ち下がり遷移であり、前記第2の状態が低状態である、請求項15に記載のデバイス。前記第1の回路が、前記入力に結合されたNANDゲートと、該NANDゲートに結合された前記第1のディレイチェーンとを備え、前記第1のトランジスタがp型素子であり、前記第2の回路が、前記入力に結合されたNORゲートと、該NORゲートに結合された前記第2のディレイチェーンとを備え、前記第2のトランジスタがn型素子である、請求項16に記載のデバイス。前記第1の遷移が立ち下がり遷移であり、前記第1の状態が低状態であり、前記第2の遷移が立ち上がり遷移であり、前記第2の状態が高状態である、請求項15に記載のデバイス。前記第1の回路が、前記入力に結合されたNORゲートと、該NORゲートに結合された前記第1のディレイチェーンとを備え、前記第1のトランジスタがn型素子であり、前記第2の回路が、前記入力に結合されたNANDゲートと、該NANDゲートに結合された前記第2のディレイチェーンとを備え、前記第2のトランジスタがp型素子である、請求項18に記載のデバイス。この明細書の一部に組込まれ、かつこの明細書の一部を構成する添付図面は、本発明の実施形態を示し、また、該説明と共に、本発明の原理を説明するのに役に立つ。この説明で参照される該図面は、具体的に言及されていない限り、原寸に比例して描かれているものと理解すべきではない。次に、本発明の様々な実施形態について詳細に説明し、その実施例は、添付図面に示されている。本発明は、それらの実施形態に関して記述されているが、該実施形態が、本発明を該実施形態に限定しようとするものではないことは理解されよう。逆に、本発明は、添付の特許請求の範囲によって定義された本発明の趣旨及び範囲内に含めることができる代替例、変更例及び等価物をカバーすることを意図している。さらに、本発明の以下の詳細な説明においては、本発明の十分な理解を可能にするために、多数の特定の詳細が記載されている。しかし、当業者には、本発明を、それらの特定の詳細を要することなく実施できることが正しく理解されよう。他の事例においては、周知の方法、処理手順、構成要素及び回路は、本発明の態様を不必要に分かりにくくしないように、詳細に説明されていない。図1は、本発明による、ワイヤ上の信号を駆動し、かつ信号遷移を支援する回路10の一実施形態の概略を示す。回路10は、該ワイヤに結合して、ワイヤリピータまたはワイヤアクセラレータとして機能させることができる。図を見て分かるように、回路10は、該ワイヤ上で発生する遷移例えば、立ち上がり遷移または立ち下がり遷移を検出して該遷移を支援し、該遷移後の該ワイヤを、次の遷移に抵抗することなく、駆動する能力を提供する。図1の実施形態において、回路10は、それぞれワイヤに結合されている入力ノード33と、出力ノード34とを有する具体的には、該ワイヤの第1の部分は入力ノード33に接続されており、また、該ワイヤの第2の部分は出力ノード34に接続されている。代替の実施形態においては、回路10は、ルックアサイド構成で実施することができ、この場合、該入力ノードは該出力ノードに接続されており、また、該入力ノード及び出力ノードは、共に該ワイヤに接続されている。ルックアサイド構成は、図2及び図3にそれぞれ回路35及び36として示されている。一般に、図1の回路10は、本願明細書において、キーパ回路、立ち上がり遷移回路及び立ち下がり遷移回路と呼ぶ3つのサブ回路を含む。図1の実施例において、該キーパ回路は、入力ノード33と出力ノード34との間に結合されたゲートインバータ11、12、13及び14からなるディレイチェーンを含む。本実施形態において、上記立ち上がり遷移回路は、NANDゲート15と、インバータ17及びスタックドインバータ18、19、20及び21スタックドインバータは、以下、図4と共にさらに説明されるからなるディレイチェーンと、擬似インバータ22と、ハーフラッチ23とを含む。立ち上がり検出回路は、出力トランジスタ16を駆動する。一実施形態において、トランジスタ16は、p型素子例えば、正チャネルMOS電界効果トランジスタまたはpFETである。引き続き、図1について説明すると、上記立ち下がり遷移回路は、NORゲート24と、インバータ26及びスタックドインバータ27、28、29及び30からなるディレイチェーンと、擬似インバータ31と、ハーフラッチ32とを含む。該立ち下がり検出回路は、出力トランジスタ25を駆動する。一実施形態において、トランジスタ25は、n型素子例えば、負チャネルMOS電界効果トランジスタまたはnFETである。回路10の動作について説明する。この考察から、上記キーパ回路、立ち上がり遷移回路及び立ち下がり遷移回路が、図1の実施例によって示されかつ説明された構成要素に限定されないことは理解されよう。例えば、ハーフラッチ23及び32は、フルラッチと置換することができる。また、例えば、上記ディレイチェーンにおけるインバータの数は、図1の実施例に示された数と異なっていてもよい。一般に、上記立ち上がり遷移回路は、入力ノード33での立ち上がり入力の受取りに応答して換言すれば、ワイヤ上の信号における立ち上がり遷移、例えば、立ち上がりエッジ、の検出時に、パルスを生成する。該パルスは、出力トランジスタ16を一定期間、作動させる。その後、トランジスタ16は、シャットオフされる。ターンオンしている間、トランジスタ16は、出力ノード34を高状態に駆動する。同様に、上記立ち下がり遷移回路は、入力ノード33での立ち下がり入力の受取りに応答して換言すれば、ワイヤ上の信号における立ち下がり遷移、例えば、立ち下がりエッジ、の検出時に、パルスを生成する。該パルスは、出力トランジスタ25を一定期間、作動させる。その後、トランジスタ25は、シャットオフされる。ターンオンしている間、トランジスタ25は、出力ノード34を低状態に駆動する。上記キーパ回路は、上記立ち上がり及び立ち下がり遷移回路と比較して、低減された駆動強度で作動する。該キーパ回路は、トランジスタ16、25の動作の間に、出力ノード34における状態を維持する。すなわち、該キーパ回路は、トランジスタ16がシャットオフされた後および、トランジスタ25がターンオンする前に、出力ノード34における高状態を維持し、また、トランジスタ25がターンオフした後かつトランジスタ16がターンオンする前に、出力ノード34における低状態を維持する。より具体的には、回路10は、次のように作動する。入力ノード33における立ち上がり入力立ち上がりエッジは、NANDゲート15を低下させ、このことは、出力トランジスタ16を作動させて、出力ノード34を高状態に駆動する。また、NANDゲート15の低下は、上記立ち上がり遷移回路におけるディレイチェーンインバータ17、スタックドインバータ18~21及び擬似インバータ22を始動させる。上記キーパ回路におけるディレイチェーン具体的には、インバータ11、12が上昇し、ハーフラッチ32を低状態に駆動し、該立ち下がり遷移回路をリセットする。そして、NANDゲート15は、該立ち上がり遷移回路における該ディレイチェーンによって設定された一定期間後上昇し、このことがトランジスタ16の動作を停止させる。また、NANDゲート15の上昇は、ハーフラッチ23を立ち下がり遷移中にリセットできるように、該ハーフラッチを解放する。トランジスタ16がシャットオフされた後、該キーパ回路は、立ち下がり遷移が検出されるまで、出力ノード34を高状態に保つ。入力ノード33における立ち下がり入力立ち下がりエッジは、NORゲート24を上昇させ、このことが、出力トランジスタ25を作動させて、出力ノード34を低状態に駆動する。また、NORゲート24の上昇は、上記立ち下がり遷移回路におけるディレイチェーンインバータ26、スタックドインバータ27~30及び擬似インバータ31を始動させる。該キーパ回路におけるディレイチェーン具体的には、インバータ11、12は低下し、ハーフラッチ23を高状態に駆動し、該立ち上がり遷移回路をリセットする。そして、NORゲート24は、該立ち下がり遷移回路におけるディレイチェーンによって設定された一定期間後低下し、このことがトランジスタ25の動作を停止させる。また、NORゲート24の低下は、ハーフラッチ32を、立ち上がり遷移中にリセットできるように、該ハーフラッチを解放する。トランジスタ25がシャットオフされた後、該キーパ回路は、立ち上がり遷移が検出されるまで、出力ノード34を低状態に保つ。従って、回路10は、相補型エッジ検出器、すなわち、上記立ち上がり遷移回路のNANDゲート及びディレイチェーンと、上記立ち下がり遷移回路のNORゲート及びディレイチェーンとを形成する。該立ち上がり遷移は、該立ち下がり遷移回路をリセットし、また、該立ち下がり遷移は、該立ち上がり遷移回路をリセットし、一方、上記キーパ回路は、実際には、該回路全体の電流状態を保持するメモリとして機能する。回路10は、実際には、4状態ドライバである。すなわち、1立ち上がり遷移において、内部パルスが生成され、その状態が、低インピーダンス出力トランジスタによって高状態に駆動されハードドライブ高、該立ち上がり遷移を支援する。2続いて、該高状態を維持し、かつワイヤ上の高信号を駆動するのを支援する高インピーダンス保持状態が続く。3次いで、低インピーダンス出力トランジスタによって低に駆動されている状態ハードドライブ低が続いて、該立ち下がり遷移を支援する。そして、4該低状態を維持し、かつ該ワイヤ上の低信号を駆動するのを支援する別の高インピーダンス保持状態が続く。図1において、‘Wn’は、空乏層幅を指し、また、‘m’は、最小素子サイズ幅を指す。異なる値のWnが意図されており、また、素子幅は、一般に、Wnに比例する。Wnの値が、最小値より小さい素子幅を生じた場合、該素子幅は、該最小値に固定される。スタックドインバータ18~21及び27~30においては、p型素子及びn型素子図4参照の両方があってもよく、そのため、図1においては、該ディレイチェーンの構成要素に対して、2組の寸法が示されている一つはp型素子の場合であり、一つはn型素子の場合である。一実施形態において、ゲート幅と長さとの比βは1.7P対Nの基本的な長さの比であり、倍率αは、1/6スキューしたステージの場合のベータスキュー係数であり、相互コンダクタンスgは8内部ステージ間のゲイン比である。このような値は例示的なものであり、本発明は、そのように限定されない。しかし、重要なことには、寸法は、上記キーパ回路が遷移に干渉しないように選定される。すなわち、該キーパ回路は、出力ノード34における状態を維持するが、ワイヤ遷移によって打ち負かされるように十分に弱くなっている。トランジスタ16及び25は、遷移間にターンオフされるため、上記立ち上がり遷移回路及び立ち下がり遷移回路もまた、遷移に干渉しない。図2は、本発明による、ワイヤ信号を駆動し、信号遷移を支援する回路35の実施形態の概略を示す。回路35は、回路35の入力ノード33と出力ノード34とが互いにルックアサイド構成で接続されている点で、図1の回路10と異なる。回路10及び35に共通する構成要素には、同じ符号が付けられている。回路36は、チップ上のワイヤに結合された場合に、ルックアサイドワイヤリピータまたはアクセラレータとして実施することができ、回路10と同様に機能する。図3は、本発明による、信号遷移を支援する回路36の実施形態の概略を示す。回路36は、回路36が、キーパ回路を含まない例えば、回路35のインバータ11~14は、回路36には存在しないという点で、図2の回路35とは異なる。回路35及び36に共通する構成要素には、同じ符号が付けられている。回路36は、チップ上のワイヤに結合され場合に、ルックアサイドワイヤリピータとして実施することができ、立ち上がり遷移と立ち下がり遷移との間に、上記出力ノードにおける状態を維持することを除いて、回路35と同様に機能する。同様に、該キーパ回路は、図1の回路10に含めなくてもよい。図4は、本発明による、スタックドインバータ40の一実施形態の概略を示す。従来のインバータとは対照的に、スタックドインバータ40は、単一のn型素子に結合された1つ以上のp型素子を含む。そうでない場合には、スタックドインバータ40は、多数のp型素子と多数のn型素子とを含む。図4の実施例において、スタックドインバータ40は、2つのp型素子41及び42と、2つのn型素子43及び44とを含むが、本発明は、そのような素子の組合せまたはそのような素子の数のいずれにも限定されない。該n型及びp型の素子のゲートは、スタックドインバータ40の入力を構成するように結合されている。上記p型素子は、適切な場合出力を高状態に引き上げるように構成されており、上記n型素子は、該出力を低状態に引き下げるように構成されている。その結果、スタックドインバータ40のドライブ能力は、従来のインバータのドライブ能力よりも小さい。有益なことには、そのような低下したドライブ能力が、スタックドインバータ40を流れる信号のさらなる遅延をもたらす。加えて、スタックドインバータ40は、従来のインバータと比較して、その駆動回路に対して増加した負荷を与える。例えば、スタックドインバータ40への信号入力は、従来のインバータにおいては2つの能動素子に結合されているのとは対照的に、4つの能動素子に結合されている。各素子は、入力キャパシタンスを呈する。このような増加したローディングは、信号伝播遅延のさらなる好ましい増加をもたらす。スタックドインバータ40の出力は、より大きな信号遅延値を実現するために、図1~図3の回路に示すように、別のスタックドインバータの入力に結合することができる。図4の実施例においては、該出力は、p型素子とn型素子との結合部で取られる。図5は、本発明の実施形態による、様々な値のβの場合の電圧入力対電圧出力を示す、700ミリボルトmV電源Vddに対する例示的なインバータ伝達曲線である。図5は、入力上の小さな電圧シフトの場合、比較的大きなシフトがその時点で実現される、中域の電圧に到達するまで、該出力上に応答はない。通常、静的回路の場合、入力スイッチ点は、入力電圧が出力電圧に等しく、そのため、該スイッチング点が、βの関数としてほんの少しだけシフトする点として定義される。しかし、図1~図3も参照すると、NANDゲート15及びNORゲート24は、単に個々のトランジスタそれぞれ、トランジスタ16及び25を駆動し、そのため、論理ゲート15及び24の出力電圧は、回路10、35または36が機能するためにそれぞれの入力電圧に達する必要はない。その代わり、論理ゲート15及び24は、単に、それぞれの出力トランジスタ16及び25のスイッチ点閾電圧まで駆動すればよい。図5を見て、図1~図3も参照すると、出力pFETスイッチ点例えば、トランジスタ16は、Vdd未満の約50mVである。0.5に等しいβの曲線の場合、このことは、NANDゲート15の立ち上がりスイッチ点を、Vdd/2から約210mVへ約140mVだけ低下させる。該出力nFETのスイッチ点例えば、トランジスタ25及びNORゲート24の立ち下がりスイッチ点は、同様に、9.5に等しいβに影響される。従って、出力pFETの場合、入力電圧スイッチ点は、700mV電源の場合に、Vdd/2から有利な方向にすなわち、下方に約140mV移動する。同様に、出力nFETの場合、入力電圧スイッチ点は、700mV電源の場合に、Vdd/2から約140mV移動する。その結果、該入力スイッチング点は、pFET出力及びnFET出力の場合に、それぞれ、Vddの約3分の1及び3分の2になる。従って、該スイッチ点は、互いに比較的離れて有利に移動する。別の利点は、遷移立ち上がりまたは立ち下がりの減弱した部分が、回路10、35及び36図1~図3が作動するのに必要であるということである。すなわち、論理ゲート15及び24は、より低い電圧で作動することになり、そのため、回路10、35及び36は、遷移をより早く検出することになり、その結果、該遷移をより早く支援することができる。要約すると、図1~図3の回路10、35及び36のいずれかを信号を伝播するワイヤに接続した状態で、該信号が遷移し始めると、該回路は、そのメイン出力トランジスタ16及び25が高インピーダンス状態にある該トランジスタはシャットオフされているため、該遷移に対抗しない。一旦、立ち上がりまたは立ち下がり遷移があるか否かにより、NANDゲート15またはNORゲート24において入力スイッチ点に達すると、適切な出力トランジスタそれぞれ、トランジスタ16または25がターンオンして、該遷移を支援し、その後、再びターンオフする。回路10及び35は、該ワイヤの駆動を支援し続けるために、電流の出力状態高または低を維持する。図6は、本発明の一実施形態による、信号遷移を支援する方法のフローチャート60である。特定のステップがフローチャート60に開示されているが、そのようなステップは、例示的なものである。すなわち、本発明の実施形態は、様々な他のステップまたはフローチャート60に示すステップの変形例を実行するのに適している。フローチャート60のステップは、図示したのとは異なる順序で実行してもよく、また、フローチャート60の全てのステップを実行しなくてもよいことは、正しく認識されよう。ステップ61において、図1~図3も参照すると、立ち上がり入力は、回路例えば、回路10、35または36で受け取られる。該立ち上がり入力は、該回路に結合されたワイヤ上の信号が立ち上がり遷移の状態にあることを示す。一実施形態において、該立ち上がり入力は、少なくとも一部が論理ゲート例えば、NANDゲート15からなるエッジ検出器によって検出される。ステップ62において、上記立ち上がり入力は、第1のトランジスタ例えば、トランジスタ16をターンオンさせて、該回路の出力を高状態に駆動する。該ワイヤに結合された該回路出力は、該ワイヤ信号の立ち上がり遷移を支援する。ステップ63において、上記第1のトランジスタは、一定期間後にターンオフする。一実施形態において、該一定期間は、該第1のトランジスタに結合されたディレイチェーンによって設定される。該第1のトランジスタがターンオフした状態で、該回路は、後の例えば、立ち下がり遷移に抗しないことになる。ステップ64において、一実施形態においては、上記第1のトランジスタがターンオフした後、その高出力状態は、キーパ回路によって保持される。該出力を該ワイヤに接続した状態で、該高出力状態を維持することは、これもまた、高状態であるワイヤ信号を駆動するのに役に立つ。しかし、該キーパ回路は、比較的弱いため、続いて起こる遷移に抗しないことになる。ステップ65において、立ち下がり入力が、上記回路で受取られる。該立ち下がり入力は、該回路に結合されたワイヤ上の信号が、立ち下がり遷移状態にあることを示す。一実施形態において、該立ち下がり入力は、少なくとも部分的に論理ゲート例えば、NORゲート24からなるエッジ検出器によって検出される。ステップ66において、上記立ち下がり入力は、第2のトランジスタ例えば、トランジスタ25をターンオンさせて、該回路出力を低状態に駆動する。上記ワイヤに結合された該回路出力は、該ワイヤ信号の立ち下がり遷移を支援する。ステップ67において、上記第2のトランジスタは、一定期間後に、ターンオフする。一実施形態において、該一定期間は、該第2のトランジスタに結合されたディレイチェーンによって設定される。該第2のトランジスタがターンオフした状態で、該回路は、後の例えば、立ち上がり遷移に抗しないことになる。ステップ68において、一実施形態においては、上記第2のトランジスタがターンオフした後、その低出力状態は、上記キーパ回路によって維持される。該出力を上記ワイヤに接続した状態で、該低出力状態を維持することは、これもまた、低状態であるワイヤ信号を駆動するのに役に立つ。しかし、上述したように、該キーパ回路は、比較的弱いため、後の遷移に抗しないことになる。図7は、本発明の一実施形態による、フィードスルー方式でワイヤ71に結合された、それぞれ図1~図3の回路10、35または36等の回路70を示す。図7の実施例において、ワイヤ71は、実質的に、第1の部分71a及び第2の部分71bからなる。ワイヤ71上の信号は、入力33で回路70に入り、出力34で該回路を出る。本発明の実施形態によれば、回路70は、上述したように、ワイヤ71上の立ち上がりまたは立ち下がり信号遷移を支援するワイヤリピータ/アクセラレータとして機能する。様々な実施形態において、ワイヤ71上の信号は、上述したように、回路70によって駆動される。図8は、本発明の一実施形態による、ルックアサイド方式でワイヤ81に結合された、それぞれ図1~図3の回路10、35または36等の回路80を示す。ワイヤ81上の信号は、入力33で回路80に入り、出力34で該回路を出る。本発明の実施形態によれば、回路80は、上述したように、ワイヤ81上での立ち上がりまたは立ち下がり信号遷移を支援するワイヤリピータ/アクセラレータとして機能する。様々な実施形態において、ワイヤ81上の信号は、上述したように、回路80によって駆動される。要約すれば、本発明の実施形態は、チップ上のワイヤ等のワイヤ上の信号遷移を支援する回路例えば、ワイヤアクセラレータ及びリピータ、及びその方法を提供する。本発明による回路の実施形態は、該遷移に抗することなく、該ワイヤ上の信号を駆動し、かつワイヤ遷移中に支援することができる。上述したように、本発明による実施形態を説明した。本発明は、特定の実施形態に関して説明してきたが、本発明は、そのような実施形態によって限定されるものと解釈すべきではなく、特許請求の範囲に従って解釈すべきであることを、正しく認識すべきである。要約すると、この文書は、ワイヤ上の信号遷移を支援する回路、およびその方法を開示したものである。上記回路は、該回路の出力に結合されている第1のトランジスタを、立ち上がり遷移の間、ターンオンさせ、その後、ターンオフさせる第1のサブ回路を含む。該第1のトランジスタは、その出力を高状態に駆動して、該立ち上がり遷移を支援する。また、該回路は、該回路の出力に結合されている第2のトランジスタを、立ち下がり遷移の間、ターンオンさせ、その後、ターンオフさせる第2のサブ回路を含む。該第2のトランジスタは、該出力を低状態に駆動して、該立ち下がり遷移を支援する。[関連する米国特許出願]この出願は、本発明の譲受人に譲渡された、代理人整理番号TRAN-P326を有するStackedInverterDelayChainというタイトルの、2004年6月8日に提出された、R.Masleid等による米国特許出願第10/864,271号の一部継続出願であり、該出願の全体を本願明細書に援用する。この出願は、本発明の譲受人に譲渡された、代理人整理番号TRAN-P332を有するRepeaterCircuitsHavingDifferentOperatingandResetVoltageRangesandMethodsThereofというタイトルの、2004年6月28日に提出された、R.Masleid等による米国特許出願第10/879,808号に関連し、該出願の全体を本願明細書に援用する。この出願は、本発明の譲受人に譲渡された、代理人整理番号TRAN-P320を有する、RepeaterCircuitwithHighPerformanceRepeaterModeandNormalRepeaterModeというタイトルの、2004年6月28日に提出された、R.Masleid等による米国特許出願第10/879,879号に関連し、該出願の全体を本願明細書に援用する。この出願は、本発明の譲受人に譲渡された、代理人整理番号TRAN-P321を有する、RepeaterCircuitwithHighPerformanceRepeaterModeandNormalRepeaterMode,WhereinHighPeformanceRepeaterModeHasFastResetCapabilityというタイトルの、2005年6月28日に提出された、R.Masleid等による米国特許出願第10/879,645号に関連し、該出願の全体を本願明細書に援用する。"