半導体基板上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1のゲート電極と、前記第1のゲート絶縁膜の側面上及び前記第1のゲート電極の側面上に形成された第1のサイドウォール絶縁膜とを有する第1導電型の第1のMISFETを備え、前記第1のサイドウォール絶縁膜の少なくとも一部には、前記第1のゲート絶縁膜に正または負の固定電荷を誘起するための第1の元素が含まれている半導体装置。請求項1に記載の半導体装置において、前記半導体基板上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成され、前記第1のゲート電極よりもゲート長が短い第2のゲート電極と、前記第2のゲート絶縁膜の側面上及び前記第2のゲート電極の側面上に形成された第2のサイドウォール絶縁膜とを有する第1導電型の第2のMISFETをさらに備え、前記第2のサイドウォール絶縁膜の少なくとも一部には、前記第2のゲート絶縁膜に前記第1の元素と同じ極性の固定電荷を誘起するための第2の元素が含まれていることを特徴とする半導体装置。請求項2に記載の半導体装置において、前記第1のサイドウォール絶縁膜は、前記第1のゲート絶縁膜の側面及び前記第1のゲート電極の側面に接するように設けられ、前記第1の元素を含んでいる第1のオフセットスペーサを有しており、前記第2のサイドウォール絶縁膜は、前記第2のゲート絶縁膜の側面及び前記第2のゲート電極の側面に接するように設けられ、前記第2の元素を含んでいる第2のオフセットスペーサを有していることを特徴とする半導体装置。請求項2に記載の半導体装置において、前記第1のサイドウォール絶縁膜は、前記第1のゲート絶縁膜の側面上及び前記第1のゲート電極の側面上に設けられ、前記第1の元素を含んでいる第1のサイドウォールスペーサを有しており、前記第2のサイドウォール絶縁膜は、前記第2のゲート絶縁膜の側面上及び前記第2のゲート電極の側面上に設けられ、前記第2の元素を含んでいる第2のサイドウォールスペーサを有していることを特徴とする半導体装置。請求項4に記載の半導体装置において、前記第1のサイドウォール絶縁膜は、前記第1のゲート絶縁膜の側面及び前記第1のゲート電極の側面と前記第1のサイドウォールスペーサとの間に設けられた第1のオフセットスペーサをさらに有しており、前記第2のサイドウォール絶縁膜は、前記第2のゲート絶縁膜の側面及び前記第2のゲート電極の側面と前記第2のサイドウォールスペーサとの間に設けられた第2のオフセットスペーサをさらに有していることを特徴とする半導体装置。請求項2~5のうちいずれか1つに記載の半導体装置において、前記第1のゲート絶縁膜及び前記第2のゲート絶縁膜は、高誘電率材料を含んでいることを特徴とする半導体装置。請求項2~6のうちいずれか1つに記載の半導体装置において、前記第1のゲート絶縁膜は、前記半導体基板上に形成された第1の下地ゲート絶縁膜と、前記第1の下地ゲート絶縁膜上に形成され、Hf酸化物及びZr酸化物の少なくとも一方を含む第1の高誘電率膜とを有しており、前記第2のゲート絶縁膜は、前記半導体基板上に形成された第2の下地ゲート絶縁膜と、前記第2の下地ゲート絶縁膜上に形成され、Hf酸化物及びZr酸化物の少なくとも一方を含む第2の高誘電率膜とを有していることを特徴とする半導体装置。請求項7に記載の半導体装置において、前記第1の下地ゲート絶縁膜及び前記第2の下地ゲート絶縁膜は、シリコン酸化物またはシリコン酸窒化物で構成されていることを特徴とする半導体装置。請求項2~8のうちいずれか1つに記載の半導体装置において、前記第1のゲート電極は、前記第1のゲート絶縁膜上に形成され、TiN及びTaNの少なくとも一方を含む第1のゲート電極膜と、前記第1のゲート電極膜上に形成された第1の導電性シリコン膜とを有しており、前記第2のゲート電極は、前記第2のゲート絶縁膜上に形成され、TiN及びTaNの少なくとも一方を含む第2のゲート電極膜と、前記第2のゲート電極膜上に形成された第2の導電性シリコン膜とを有していることを特徴とする半導体装置。請求項2~9のうちいずれか1つに記載の半導体装置において、共に前記半導体基板上に形成された第2導電型の第3のMISFET及び第4のMISFETをさらに備え、前記第1の元素は前記第1のゲート絶縁膜中に正の固定電荷を誘起するための元素であり、前記第2の元素は前記第2のゲート絶縁膜中に正の固定電荷を誘起するための元素であり、前記第3のMISFETは、前記半導体基板上に形成された第3のゲート絶縁膜と、前記第3のゲート絶縁膜上に形成された第3のゲート電極と、前記第3のゲート絶縁膜の側面上及び前記第3のゲート電極の側面上に形成され、前記第3のゲート絶縁膜中に負の固定電荷を誘起するための第3の元素を少なくとも一部に含む第3のサイドウォール絶縁膜とを有し、前記第4のMISFETは、前記半導体基板上に形成された第4のゲート絶縁膜と、前記第4のゲート絶縁膜上に形成され、前記第3のゲート電極よりもゲート長が短い第4のゲート電極と、前記第4のゲート絶縁膜の側面上及び前記第4のゲート電極の側面上に形成され、前記第4のゲート絶縁膜中に負の固定電荷を誘起するための第4の元素を少なくとも一部に含む第4のサイドウォール絶縁膜とを有することを特徴とする半導体装置。請求項10に記載の半導体装置において、前記第1のゲート絶縁膜には前記第1の元素が含まれており、前記第2のゲート絶縁膜には、前記第1のゲート絶縁膜における前記第1の元素の濃度よりも高濃度で前記第2の元素が含まれており、前記第3のゲート絶縁膜には前記第3の元素が含まれており、前記第4のゲート絶縁膜には、前記第3のゲート絶縁膜における前記第3の元素の濃度よりも高濃度で前記第4の元素が含まれていることを特徴とする半導体装置。請求項10または11に記載の半導体装置において、前記第1のMISFET及び前記第2のMISFETはnチャネル型のMISFETであり、前記第1の元素及び前記第2の元素は、希土類元素及びMgのうちから選ばれた少なくとも1つの元素であることを特徴とする半導体装置。請求項10~12のうちいずれか1つに記載の半導体装置において、前記第3のMISFET及び前記第4のMISFETはpチャネル型のMISFETであり、前記第3の元素及び前記第4の元素は、Al、Ti、Ta、及びHfのうちから選ばれた少なくとも1つの元素であることを特徴とする半導体装置。請求項10~13のうちいずれか1つに記載の半導体装置において、前記第3のサイドウォール絶縁膜は、前記第3のゲート絶縁膜の側面及び前記第3のゲート電極の側面に接するように設けられ、前記第3の元素を含んでいる第3のオフセットスペーサを有しており、前記第4のサイドウォール絶縁膜は、前記第4のゲート絶縁膜の側面及び前記第4のゲート電極の側面に接するように設けられ、前記第4の元素を含んでいる第4のオフセットスペーサを有していることを特徴とする半導体装置。請求項10~13のうちいずれか1つに記載の半導体装置において、前記第3のサイドウォール絶縁膜は、前記第3のゲート絶縁膜の側面上及び前記第3のゲート電極の側面上に設けられ、前記第3の元素を含んでいる第3のサイドウォールスペーサを有しており、前記第4のサイドウォール絶縁膜は、前記第4のゲート絶縁膜の側面上及び前記第4のゲート電極の側面上に設けられ、前記第4の元素を含んでいる第4のサイドウォールスペーサを有していることを特徴とする半導体装置。請求項10~15のうちいずれか1つに記載の半導体装置において、前記第3のゲート絶縁膜は、前記半導体基板上に形成された第3の下地ゲート絶縁膜と、前記第3の下地ゲート絶縁膜上に形成され、Hf酸化物及びZr酸化物の少なくとも一方を含む第3の高誘電率膜とを有しており、前記第4のゲート絶縁膜は、前記半導体基板上に形成された第4の下地ゲート絶縁膜と、前記第4の下地ゲート絶縁膜上に形成され、Hf酸化物及びZr酸化物の少なくとも一方を含む第4の高誘電率膜とを有していることを特徴とする半導体装置。請求項10~16のうちいずれか1つに記載の半導体装置において、前記第3のゲート電極は、前記第3のゲート絶縁膜上に形成され、TiN及びTaNの少なくとも一方を含む第3のゲート電極膜と、前記第3のゲート電極膜上に形成された第3の導電性シリコン膜とを有しており、前記第4のゲート電極は、前記第4のゲート絶縁膜上に形成され、TiN及びTaNの少なくとも一方を含む第4のゲート電極膜と、前記第4のゲート電極膜上に形成された第4の導電性シリコン膜とを有していることを特徴とする半導体装置。半導体基板上に形成された第1のゲート絶縁膜、第1のゲート電極、及び第1のサイドウォール絶縁膜を有する第1導電型の第1のMISFETを備えた半導体装置の製造方法であって、前記第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に設けられた前記第1のゲート電極とを形成する工程aと、前記第1のゲート絶縁膜の側面上及び前記第1のゲート電極の側面上に、前記第1のゲート絶縁膜に正または負の固定電荷を誘起するための第1の元素を少なくとも一部に含む前記第1のサイドウォール絶縁膜を形成する工程bとを備えている半導体装置の製造方法。請求項18に記載の半導体装置の製造方法において、熱処理を行って、前記第1のサイドウォール絶縁膜に含まれる前記第1の元素を前記第1のゲート絶縁膜中に拡散させる工程cをさらに備えている半導体装置の製造方法。請求項19に記載の半導体装置の製造方法において、前記半導体装置は、前記半導体基板上に形成された第2のゲート絶縁膜、第2のゲート電極、及び第2のサイドウォール絶縁膜を有する第1導電型の第2のMISFETをさらに有し、前記工程aでは、前記第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に設けられ、前記第1のゲート電極よりもゲート長が短い前記第2のゲート電極とをさらに形成し、前記工程bでは、前記第2のゲート絶縁膜の側面上及び前記第2のゲート電極の側面上に、前記第2のゲート絶縁膜に正または負の固定電荷を誘起するための第2の元素を少なくとも一部に含む前記第2のサイドウォール絶縁膜をさらに形成し、前記工程cでは、熱処理によって、前記第2のサイドウォール絶縁膜に含まれる前記第2の元素を前記第2のゲート絶縁膜中に拡散させることを特徴とする半導体装置の製造方法。請求項20に記載の半導体装置の製造方法において、前記第1の元素は、前記第1のゲート絶縁膜に正の固定電荷を誘起するための元素であり、前記第2の元素は、前記第2のゲート絶縁膜に正の固定電荷を誘起するための元素であることを特徴とする半導体装置の製造方法。請求項21に記載の半導体装置の製造方法において、前記半導体装置は、前記半導体基板上に形成された第3のゲート絶縁膜、第3のゲート電極、及び第3のサイドウォール絶縁膜を有する第2導電型の第3のMISFETと、前記半導体基板上に形成された第4のゲート絶縁膜、第4のゲート電極、及び第4のサイドウォール絶縁膜を有する第2導電型の第4のMISFETとをさらに有し、前記工程bの前、または前記工程bの後で且つ前記工程cの前に、前記第3のゲート絶縁膜の側面上及び前記第3のゲート電極の側面上に、前記第3のゲート絶縁膜に負の固定電荷を誘起するための第3の元素を少なくとも一部に含む前記第3のサイドウォール絶縁膜を形成するとともに、前記第4のゲート絶縁膜の側面上及び前記第4のゲート電極の側面上に、前記第4のゲート絶縁膜に負の固定電荷を誘起するための第4の元素を少なくとも一部に含む前記第4のサイドウォール絶縁膜を形成する工程dをさらに備え、前記工程aでは、前記第3のゲート絶縁膜と、前記第3のゲート絶縁膜上に設けられた前記第3のゲート電極とをさらに形成するとともに、前記第4のゲート絶縁膜と、前記第4のゲート絶縁膜上に設けられ、前記第3のゲート電極よりもゲート電極が短い前記第4のゲート電極とを形成し、前記工程cでは、熱処理によって、前記第3のサイドウォール絶縁膜に含まれる固定電荷を誘起するための元素を前記第3のゲート絶縁膜中に拡散させるとともに、前記第4のサイドウォール絶縁膜に含まれる固定電荷を誘起するための元素を前記第4のゲート絶縁膜中に拡散させることを特徴とする半導体装置の製造方法。請求項22に記載の半導体装置の製造方法において、前記工程aでは、前記第1のゲート絶縁膜と前記第1のゲート電極との間に前記第1のゲート絶縁膜に正の固定電荷を誘起するための元素を含む第1の仕事関数調整膜を、前記第2のゲート絶縁膜と前記第2のゲート電極との間に前記第2のゲート絶縁膜に正の固定電荷を誘起するための元素を含む第2の仕事関数調整膜を、前記第3のゲート絶縁膜と前記第3のゲート電極との間に前記第3のゲート絶縁膜に負の固定電荷を誘起するための元素を含む第3の仕事関数調整膜を、前記第4のゲート絶縁膜と前記第4のゲート電極との間に前記第4のゲート絶縁膜に負の固定電荷を誘起するための元素を含む第4の仕事関数調整膜を、それぞれ形成し、前記工程cでは、熱処理によって、前記第1の仕事関数調整膜の構成材料と前記第1のゲート絶縁膜の構成材料とが混合し、前記第2の仕事関数調整膜の構成材料と前記第2のゲート絶縁膜の構成材料とが混合し、前記第3の仕事関数調整膜の構成材料と前記第3のゲート絶縁膜の構成材料とが混合し、前記第4の仕事関数調整膜の構成材料と前記第4のゲート絶縁膜の構成材料とが混合することを特徴とする半導体装置の製造方法。請求項23に記載の半導体装置の製造方法において、前記第1の仕事関数調整膜及び前記第2の仕事関数調整膜は、共に希土類元素及びMgのうちから選ばれた少なくとも1つの元素を含んでおり、前記第3の仕事関数調整膜及び前記第4の仕事関数調整膜は、共にAl、Ti、Ta、及びHfのうちから選ばれた少なくとも1つの元素を含んでいることを特徴とする半導体装置の製造方法。請求項22~24のうちいずれか1つに記載の半導体装置の製造方法において、前記工程bは、前記第1のサイドウォール絶縁膜の一部であり、前記第1のゲート絶縁膜の側面及び前記第1のゲート電極の側面に接し、前記第1の元素を含む第1のオフセットスペーサと、前記第2のサイドウォール絶縁膜の一部であり、前記第2のゲート絶縁膜の側面及び前記第2のゲート電極の側面に接し、前記第2の元素を含む第2のオフセットスペーサとを形成する工程を含んでおり、前記工程dは、前記第3のサイドウォール絶縁膜の一部であり、前記第3のゲート絶縁膜の側面及び前記第3のゲート電極の側面に接し、前記第3のゲート絶縁膜に負の固定電荷を誘起するための元素を含む第3のオフセットスペーサと、前記第4のサイドウォール絶縁膜の一部であり、前記第4のゲート絶縁膜の側面及び前記第4のゲート電極の側面に接し、前記第4のゲート絶縁膜に負の固定電荷を誘起するための元素を含む第4のオフセットスペーサとを形成する工程を含んでいることを特徴とする半導体装置の製造方法。請求項22~25のうちいずれか1つに記載の半導体装置の製造方法において、前記第1の元素及び前記第2の元素は、希土類元素及びMgのうちから選ばれた少なくとも1つの元素であることを特徴とする半導体装置の製造方法。請求項22~26のうちいずれか1つに記載の半導体装置の製造方法において、前記第3の元素及び前記第4の元素は、Al、Ti、Ta、及びHfのうちから選ばれた少なくとも1つの元素であることを特徴とする半導体装置の製造方法。請求項22~27のうちいずれか1つに記載の半導体装置の製造方法において、前記工程aで形成される前記第1のゲート絶縁膜、前記第2のゲート絶縁膜、前記第3のゲート絶縁膜、及び前記第4のゲート絶縁膜は、Hf酸化物及びZr酸化物の少なくとも一方を含んでいることを特徴とする半導体装置の製造方法。請求項22~28のうちいずれか1つに記載の半導体装置の製造方法において、前記工程aで形成される前記第1のゲート電極、前記第2のゲート電極、前記第3のゲート電極、及び前記第4のゲート電極は、TiN及びTaNのうち少なくとも一方を含んでいることを特徴とする半導体装置の製造方法。しかしながら上述の方法は、各用途のゲート絶縁膜の形成のために複数回のパターニングを必要としており、工程数をさらに削減する余地がある。また、High-kゲート絶縁膜及びメタルゲートを採用したトランジスタにおいては、High-kゲート絶縁膜上にメタルゲートの仕事関数を調整できる元素を含むキャップ層を形成し、このキャップ層から仕事関数を調整するための元素をHigh-kゲート絶縁膜とその下の下地シリコン酸化膜の界面まで拡散させることによってしきい値電圧の調整を行う。しきい値電圧の調整はメタルゲート電極材料から、キャップ層、High-kゲート絶縁膜、下地シリコン酸化膜まで含んだ総合的な系で考慮する必要がある。したがって、パターニングを繰り返し行う上述の従来技術を、High-kゲート絶縁膜/メタルゲート系に適用すると、さらに複雑で多数の工程が必要となる。そこで本発明は、工程数の増加を抑えつつ、用途によって異なるしきい値電圧を有するトランジスタを有する半導体装置を形成することを目的とする。上記課題を解決するため、本発明の一例に係る半導体装置は、半導体基板上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1のゲート電極と、前記第1のゲート絶縁膜の側面上及び前記第1のゲート電極の側面上に形成された第1のサイドウォール絶縁膜とを有する第1導電型の第1のMISFETを備え、前記第1のサイドウォール絶縁膜の少なくとも一部には、前記第1のゲート絶縁膜に正または負の固定電荷を誘起するための第1の元素が含まれている。なお、ゲート絶縁膜に固定電荷を誘起するための元素は、ゲート電極の仕事関数を調節するための元素と言い換えることができる。この構成によれば、第1のサイドウォール絶縁膜に正または負の固定電荷を誘起するための第1の元素が含まれていることで、製造時の熱処理によって当該第1の元素を第1のゲート絶縁膜へと拡散させることができる。第1のサイドウォール絶縁膜から拡散された第1の元素の濃度はゲート長が長くなるほど低下するので、ゲート長の長さによってMISFETのしきい値を調節することが可能となる。また、一般的にMISFETはサイドウォールを備えているところ、本願発明の一例に係る半導体装置では、第1のサイドウォールに含まれる第1の元素を第1のゲート絶縁膜中に拡散させることによってしきい値の制御を行うことができるので、工程数の増加を抑えつつしきい値の制御を行うことが可能となる。本発明の一例に係る半導体装置は、前記半導体基板上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成され、前記第1のゲート電極よりもゲート長が短い第2のゲート電極と、前記第2のゲート絶縁膜の側面上及び前記第2のゲート電極の側面上に形成された第2のサイドウォール絶縁膜とを有する第1導電型の第2のMISFETをさらに備えていてもよい。この場合、前記第2のサイドウォール絶縁膜の少なくとも一部には、前記第2のゲート絶縁膜に前記第1の元素と同じ極性の固定電荷を誘起するための第2の元素が含まれていれば、第1のゲート絶縁膜に拡散される第1の元素の濃度と第2のゲート絶縁膜に拡散される第2の元素の濃度とを異なるものとすることができる。よって、第1のMISFETのしきい値と第2のMISFETのしきい値を異なる値にすることができ、それぞれのMISFETを異なる用途などに用いることができる。また、本発明に係る半導体装置において、共に前記半導体基板上に形成された第2導電型の第3のMISFET及び第4のMISFETをさらに備え、前記第1の元素は前記第1のゲート絶縁膜中に正の固定電荷を誘起するための元素であり、前記第2の元素は前記第2のゲート絶縁膜中に正の固定電荷を誘起するための元素であり、前記第3のMISFETは、前記半導体基板上に形成された第3のゲート絶縁膜と、前記第3のゲート絶縁膜上に形成された第3のゲート電極と、前記第3のゲート絶縁膜の側面上及び前記第3のゲート電極の側面上に形成され、前記第3のゲート絶縁膜中に負の固定電荷を誘起するための第3の元素を少なくとも一部に含む第3のサイドウォール絶縁膜とを有し、前記第4のMISFETは、前記半導体基板上に形成された第4のゲート絶縁膜と、前記第4のゲート絶縁膜上に形成され、前記第3のゲート電極よりもゲート長が短い第4のゲート電極と、前記第4のゲート絶縁膜の側面上及び前記第4のゲート電極の側面上に形成され、前記第4のゲート絶縁膜中に負の固定電荷を誘起するための第4の元素を少なくとも一部に含む第4のサイドウォール絶縁膜とを有していてもよい。本発明の一例に係る半導体装置の製造方法は、半導体基板上に形成された第1のゲート絶縁膜、第1のゲート電極、及び第1のサイドウォール絶縁膜を有する第1導電型の第1のMISFETを備えた半導体装置の製造方法である。具体的には、前記第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に設けられた前記第1のゲート電極とを形成する工程aと、前記第1のゲート絶縁膜の側面上及び前記第1のゲート電極の側面上に、前記第1のゲート絶縁膜に正または負の固定電荷を誘起するための第1の元素を少なくとも一部に含む前記第1のサイドウォール絶縁膜を形成する工程bとを備えている。この方法によれば、第1のゲート絶縁膜に固定電荷を誘起するための第1の元素を含む第1のサイドウォール絶縁膜を形成しているので、当該第1の元素を第1のゲート絶縁膜に拡散させることで、第1のMISFETのしきい値を調節することができる。この際に、第1のMISFETのゲート長を長くすれば第1のゲート絶縁膜中に拡散する当該元素の濃度が低くなるので、しきい値電圧がゲート長に応じて変動することになる。従って、第1のMISFETのゲート長を調節することで、第1のMISFETのしきい値を用途に応じた適切な値に調節することが可能となる。また、エクステンション領域またはソース/ドレイン領域を形成するためのサイドウォール絶縁膜に含まれる元素を用いてしきい値の調節を行うことができるので、仕事関数調整用の膜をゲート絶縁膜とゲート電極との間に形成する場合に比べて少ない工程でMISFETのしきい値を適切な値に調節することが可能となる。また、上述の方法によれば、MISFETが微細化した場合でもしきい値の制御を行うことが可能となる。また、熱処理を行って、前記第1のサイドウォール絶縁膜に含まれる前記第1の元素を前記第1のゲート絶縁膜中に拡散させる工程cをさらに備えていれば、第1のMISFETのしきい値の制御を確実に行うことができるので、好ましい。また、前記半導体装置は、前記半導体基板上に形成された第2のゲート絶縁膜、第2のゲート電極、及び第2のサイドウォール絶縁膜を有する第1導電型の第2のMISFETをさらに有し、前記工程aでは、前記第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に設けられ、前記第1のゲート電極よりもゲート長が短い前記第2のゲート電極とをさらに形成し、前記工程bでは、前記第2のゲート絶縁膜の側面上及び前記第2のゲート電極の側面上に、前記第2のゲート絶縁膜に正または負の固定電荷を誘起するための第2の元素を少なくとも一部に含む前記第2のサイドウォール絶縁膜をさらに形成し、前記工程cでは、熱処理によって、前記第2のサイドウォール絶縁膜に含まれる前記第2の元素を前記第2のゲート絶縁膜中に拡散させてもよい。この方法によれば、同じ導電型であって相異なるしきい値を有する複数のMISFETを同時に作製することが可能となる。前記半導体装置は、前記半導体基板上に形成された第3のゲート絶縁膜、第3のゲート電極、及び第3のサイドウォール絶縁膜を有する第2導電型の第3のMISFETと、前記半導体基板上に形成された第4のゲート絶縁膜、第4のゲート電極、及び第4のサイドウォール絶縁膜を有する第2導電型の第4のMISFETとをさらに有し、前記工程bの前、または前記工程bの後で且つ前記工程cの前に、前記第3のゲート絶縁膜の側面上及び前記第3のゲート電極の側面上に、前記第3のゲート絶縁膜に負の固定電荷を誘起するための元素を少なくとも一部に含む前記第3のサイドウォール絶縁膜を形成するとともに、前記第4のゲート絶縁膜の側面上及び前記第4のゲート電極の側面上に、前記第4のゲート絶縁膜に負の固定電荷を誘起するための元素を少なくとも一部に含む前記第4のサイドウォール絶縁膜を形成する工程dをさらに備えていてもよい。この場合、前記工程aでは、前記第3のゲート絶縁膜と、前記第3のゲート絶縁膜上に設けられた前記第3のゲート電極とをさらに形成するとともに、前記第4のゲート絶縁膜と、前記第4のゲート絶縁膜上に設けられ、前記第3のゲート電極よりもゲート電極が短い前記第4のゲート電極とを形成し、前記工程cでは、熱処理によって、前記第3のサイドウォール絶縁膜に含まれる固定電荷を誘起するための元素を前記第3のゲート絶縁膜中に拡散させるとともに、前記第4のサイドウォール絶縁膜に含まれる固定電荷を誘起するための元素を前記第4のゲート絶縁膜中に拡散させる。この方法により、工程数の増加を抑えつつ、導電型の相異なるMISFETを共通の工程によって作製することができる。また、ゲート長を制御することで、各導電型のMISFETのしきい値を適宜用途に応じた値に調節することができる。本発明の一例に係る半導体装置の製造方法によると、工程数の増加を抑えつつ、ゲート長を変化させることで用途ごとに適切なしきい値電圧を有するMISFETを作製することができる。以下に、本発明の実施形態について図面を参照しながら説明する。なお、本明細書において、High-k膜あるいは高誘電率膜とは、少なくともシリコン窒化物よりも誘電率が大きいHigh-k材料を含む膜のことを指し、高誘電率材料とは、少なくともシリコン窒化物よりも誘電率が大きい材料を指すものとする。また、メタルゲート電極とは、金属又は導電性の金属化合物で構成された電極を有するゲート電極を指すものとする。第1の実施形態-製造方法の説明-図1~図13は、本発明の第1の実施形態に係る半導体装置の製造方法を示す断面図である。まず、図1に示すように、半導体基板101の上部に素子分離領域102を形成し、さらに半導体基板101の第1の領域10に素子分離領域102に囲まれたp型ウェル領域第2導電型のウェル領域103を形成し、半導体基板101の第2の領域11に素子分離領域102に囲まれたn型ウェル領域第1導電型のウェル領域104を形成する。次いで、半導体基板101上に下地ゲート絶縁膜105及び高誘電率膜106を順次形成する。ここで、第1の領域10は、半導体基板101のうち、第1導電型例えばnチャネル型MISFETを形成するための領域であり、第2の領域11は、半導体基板101のうち、第2導電型例えばpチャネル型MISFETを形成するための領域である。本工程において、素子分離領域102は、例えば半導体基板101の所定の領域をエッチングしてトレンチを形成した後、chemicalvapordepositionCVD法によりシリコン酸化物をトレンチ内に埋め込み、余剰のシリコン酸化物をchemicalmechanicalpolishingCMP法等により除去することにより素子分離領域102を形成する。また、p型ウェル領域103は、半導体基板101の第1の領域10にホウ素Bなどのp型不純物イオンを注入することでp型ウェル領域103を形成する。これと同様に、n型ウェル領域104は、半導体基板101の第2の領域11にリンP等のn型不純物イオンを注入することでn型ウェル領域104を形成する。上述の下地ゲート絶縁膜105は、例えばシリコン酸化物で構成されており、熱酸化法やプラズマ酸化法により半導体基板101の上面を酸化すること等により、1.0nm以下の膜厚で形成される。また、高誘電率膜106は、ハフニウムHf酸化物及びジルコニウムZr酸化物の少なくとも一方を含み、atomiclayerdepositionALD法やCVD法等により下地ゲート絶縁膜105上に形成される。本実施形態では、例えば膜厚が2.0nm以下のHfO2膜を高誘電率膜106として形成する。次に、図2に示すように、physicalvapordepositionPVD法、ALD法またはCVD法等により、高誘電率膜106上にTiN、TaN等の導電性の金属化合物を含む第1ゲート電極膜107と、例えばポリシリコンからなる第2ゲート電極膜108とを順次形成する。本実施形態では、例えば、第1ゲート電極膜107として、膜厚が20nm以下のTiN膜を形成する。さらに第2ゲート電極膜108として、第1ゲート電極膜107上に例えば、膜厚が100nm以下のポリシリコン膜を形成する。次に、図3に示すように、第2ゲート電極膜108、第1ゲート電極膜107、高誘電率膜106、及び下地ゲート絶縁膜105で構成される積層構造をフォトリソグラフィ及びエッチング等の公知の方法でパターニングする。これにより、ゲート絶縁膜110a及びその上に形成されたゲート電極109a、ゲート絶縁膜110b及びその上に形成されたゲート電極109bがそれぞれ第1の領域10上に形成され、ゲート絶縁膜110c及びその上に形成されたゲート電極109c、ゲート絶縁膜110d及びその上に形成されたゲート電極109dがそれぞれ第2の領域11上に形成される。すなわち、本工程では、ゲート絶縁膜とゲート電極とを含む、いわゆるゲートスタック構造を形成する。ここで、ゲート絶縁膜110aは下地ゲート絶縁膜105aと高誘電率膜106aとで構成されており、ゲート絶縁膜110bは下地ゲート絶縁膜105bと高誘電率膜106bとで構成されている。ゲート絶縁膜110cは下地ゲート絶縁膜105cと高誘電率膜106cとで構成されており、ゲート絶縁膜110dは下地ゲート絶縁膜105dと高誘電率膜106dとで構成されている。また、ゲート電極109aは第1ゲート電極膜107aと第2ゲート電極膜108aとで構成されており、ゲート電極109bは第1ゲート電極膜107bと第2ゲート電極膜108bとで構成されている。ゲート電極109cは第1ゲート電極膜107cと第2ゲート電極膜108cとで構成されており、ゲート電極109dは第1ゲート電極膜107dと第2ゲート電極膜108dとで構成されている。下地ゲート絶縁膜105a、105b、105c、105dはシリコン酸化物で構成されていてもよいし、シリコン酸窒化物で構成されていてもよい。ゲート電極109aとゲート電極109bのゲート長図3に示す左右方向の長さは互いに異なっており、ゲート電極109cとゲート電極109dのゲート長も互いに異なっている。本実施形態では、ゲート電極109a及びゲート電極109cのゲート長を100nm以上、好適には例えば400nm、ゲート電極109b及びゲート電極109dのゲート長を100nm未満、好適には例えば40nmとしている。次に、図4に示すように、半導体基板101上及びゲート電極109a、109b、109c、109dの各上面及び各側面上に、PVD法やALD法により、ランタンLa、スカンジウムScなどの希土類元素及びマグネシウムMgのうちから選ばれた少なくとも1つの仕事関数を調整する元素を含む仕事関数調整膜111を形成する。ここで、仕事関数を調整する元素とは、ゲート絶縁膜110a、110bに正の固定電荷を誘起するための元素を意味する。本実施形態では、例えば膜厚が10nm以下のLa2O3膜を仕事関数調整膜111として形成する。この仕事関数調整膜111は絶縁性を有している。次に、図5に示すように、仕事関数調整膜111のうち第1の領域10上に形成された部分をレジスト112aで覆った後、図6に示すように、仕事関数調整膜111のうち第2の領域11上に形成された部分をエッチングにより除去し、第1の領域10上に仕事関数調整膜111を残す。次に、図7に示すように、レジスト112aを除去した後、第1の領域10上に設けられた仕事関数調整膜111上、半導体基板101の第2の領域11上、及びゲート電極109c、109dの各上面及び各側面上に、PVD法やALD法により、Al、Ti、Ta、及びHfのうちから選ばれた少なくとも1つの仕事関数を調整する元素を含む仕事関数調整膜113を形成する。ここで、仕事関数を調整する元素とは、ゲート絶縁膜110c、110dに負の固定電荷を誘起するための元素を意味する。本実施形態では、例えば膜厚が10nmのAl2O3膜を仕事関数調整膜113として形成する。この仕事関数調整膜113は絶縁性を有している。次に、図8に示すように、仕事関数調整膜113のうち第2の領域11上に形成された部分をレジスト112bで覆った後、図9に示すように、仕事関数調整膜113のうち第1の領域10上に形成された部分をエッチングにより除去し、第2の領域11上に仕事関数調整膜113を残す。その後、レジスト112bを除去する。なお、上述の説明では仕事関数調整膜111の形成後に仕事関数調整膜113を形成する例を示したが、仕事関数調整膜113の形成後に仕事関数調整膜111を形成してもよい。次に、図10に示すように、第1の領域10上の仕事関数調整膜111と、第2の領域11上の仕事関数調整膜113とをそれぞれドライエッチングする。これにより、ゲート絶縁膜110a及びゲート電極109aの側面上にオフセットスペーサ114aを形成し、ゲート絶縁膜110b及びゲート電極109bの側面上にオフセットスペーサ114bを形成する。また、ゲート絶縁膜110c及びゲート電極109cの側面上にオフセットスペーサ115aを形成し、ゲート絶縁膜110d及びゲート電極109dの側面上にL字状の断面を有するオフセットスペーサ115bを形成する。次に、図11に示すように、第2の領域11上をレジスト112cで覆った後、第1の領域10上のゲート電極109a、109b及びオフセットスペーサ114a、114bをマスクとしてp型ウェル領域103にn型第1導電型不純物イオンを注入し、ゲート電極109aの両側にn型のエクステンション領域117aを形成し、ゲート電極109bの両側にn型のエクステンション領域117bを形成する。続いて、半導体基板101上に絶縁膜を形成した後で当該絶縁膜のエッチングを行うことにより、オフセットスペーサ114aの外側面上にサイドウォールスペーサ116aを形成するとともに、オフセットスペーサ114bの外側面上にサイドウォールスペーサ116bを形成する。そして、ゲート電極109a、109b、オフセットスペーサ114a、114b、及びサイドウォールスペーサ116a、116bをそれぞれマスクとしてp型ウェル領域103にn型不純物イオンの注入を行い、ゲート電極109aの両側方であってエクステンション領域117aの外側領域にソース/ドレイン領域118aを形成する。また、これと同時にゲート電極109bの両側方であってエクステンション領域117bの外側領域にソース/ドレイン領域118bが形成される。なお、図11では、オフセットスペーサ114aとサイドウォールスペーサ116aとを合わせてサイドウォール絶縁膜140aとして示し、オフセットスペーサ114bとサイドウォールスペーサ116bとを合わせてサイドウォール絶縁膜140bとして示している。次に、図12に示すように、レジスト112cを除去した後、第1の領域10上をレジスト112dで覆う。続いて、第2の領域11上のゲート電極109c、109d及びオフセットスペーサ115a、115bをマスクとしてn型ウェル領域104にp型第2導電型不純物イオンを注入し、ゲート電極109cの両側にp型のエクステンション領域117cを形成し、ゲート電極109dの両側にp型のエクステンション領域117dを形成する。続いて、半導体基板101上に絶縁膜を形成後した後で当該絶縁膜のエッチングを行うことにより、オフセットスペーサ115aの外側面上にサイドウォールスペーサ136aを形成するとともに、オフセットスペーサ115bの外側面上にサイドウォールスペーサ136bを形成する。そして、ゲート電極109c、109d、オフセットスペーサ115a、115b、及びサイドウォールスペーサ136a、136bをそれぞれマスクとしてn型ウェル領域104にp型不純物イオンの注入を行い、ゲート電極109cの両側方であってエクステンション領域117cの外側領域にソース/ドレイン領域118cを形成する。また、これと同時にゲート電極109dの両側方であってエクステンション領域117dの外側領域にソース/ドレイン領域118dを形成する。図12では、オフセットスペーサ115aとサイドウォールスペーサ136aとを合わせてサイドウォール絶縁膜140cとして示し、オフセットスペーサ115bとサイドウォールスペーサ136bとを合わせてサイドウォール絶縁膜140dとして示している。なお、ここではエクステンション領域117a、117b及びソース/ドレイン領域118a、118bの形成後にエクステンション領域117c、117d及びソース/ドレイン領域118c、118dを形成する例を説明したが、エクステンション領域117c、117d及びソース/ドレイン領域118c、118dの形成後にエクステンション領域117a、117b及びソース/ドレイン領域118a、118bを形成してもよい。次に、図13に示すように、レジスト112dを除去する。続いて、1000~1300°C程度の熱処理を行ってエクステンション領域117a、117b、117c、117d及びソース/ドレイン領域118a、118b、118c、118dに含まれる不純物の活性化を行うとともに、オフセットスペーサ114a、114b、115a、115bに含まれる仕事関数調整用の元素をそれぞれゲート絶縁膜110a、110b、110c、110dの両側方からそれぞれゲート長方向の中央部に向かって拡散させる。これにより、第1の領域10上のnチャネル型MISFET150、152のゲート電極109a、109bの仕事関数と第2の領域上のpチャネル型MISFET154、156のゲート電極109c、109dの仕事関数はそれぞれ変動し、所望の値に調節される。なお、仕事調整用の元素は各ゲート電極中にも拡散するが、ゲート電極中に拡散した元素が仕事関数に与える影響は、ゲート絶縁膜中に拡散した元素が仕事関数に与える影響に比べて小さい。以上の工程によって、本実施形態の半導体装置100を得ることができる。上記の製造方法によると、ゲート長によって異なるしきい値電圧を持つHigh-kゲート絶縁膜/メタルゲートスタック構造のトランジスタを得ることができる。これは、以下の理由による。導電型が同じでゲート長が異なるMISFETの場合、それぞれのオフセットスペーサ例えばオフセットスペーサ114a、114bの厚みは同一であるのに対し、ゲート絶縁膜例えばゲート絶縁膜110a、110bの体積はゲート長が長いMISFETの方が短いMISFETよりも大きい。従って、ゲート長が短いMISFETの方がゲート長が長いMISFETに比べて単位体積当たり多くの仕事関数調整用の元素をゲート絶縁膜に拡散させることができる。この結果、nチャネル型MISFET、pチャネル型MISFET共に、ゲート長の短いMISFETでは仕事関数調整用の元素のゲート絶縁膜中の濃度が相対的に高くなるので、しきい値電圧を低めの値にすることができる。一方、ゲート長の長いMISFETでは、仕事関数調整用の元素のゲート絶縁膜中の濃度が相対的に低くなるので、しきい値電圧を高めの値にすることができる。すなわち、本実施形態の製造方法によれば、ゲート長の長さを適宜設定することで、MISFETのしきい値電圧を適切に制御することが可能となる。また、本実施形態の方法では、ゲート絶縁膜の構成及びゲート電極の構成をnチャネル型MISFETとpチャネル型MISFETとで共通にしつつもオフセットスペーサに含まれる仕事関数調整用の元素の種類をMISFETの導電型に応じて変えているので、同一基板上にnチャネル型MISFETとpチャネル型MISFETとを工程数の増加させることなく同時に形成することができる。つまり、図1に示す工程と図2に示す工程との間に仕事関数調整用の膜キャップ膜を第1の領域10上及び第2の領域11上にそれぞれ形成する場合に比べて、本実施形態の方法ではエクステンション領域の形成位置を調整するためのオフセットスペーサを仕事関数調整用の元素の供給源として用いるので、MISFETの導電型に応じた適切な仕事関数の調整、及びI/Oトランジスタ、コアトランジスタ等のMISFETの用途に応じた適切な仕事関数の調整を、工程数の増加を抑えつつ実現することができる。また、キャップ膜を形成する工程と、選択的に当該キャップ膜を除去する工程が不要であるため、shallowtrenchisolationSTI構造を有する素子分離領域102の膜減りを防ぐことができる。このため、ソース-ドレイン間のリーク電流を低減することができる。さらに、キャップ膜の除去をする必要がないことで、高誘電率膜106a、106b、106c、106dにダメージが生じず、ゲート絶縁膜110a、110b、110c、110dの信頼性の劣化を抑制することができる。また、仕事関数調整用の膜を高誘電率膜と第1ゲート電極膜との間に形成する場合、ゲート長が短くなるとLaなどの仕事関数調整用の元素が下地ゲート絶縁膜と高誘電率膜との界面に十分に供給されにくくなり、しきい値電圧の変動量が小さくなってしまう。これに対し、本実施形態の方法によれば、ゲート長が短い場合であってもオフセットスペーサからゲート長が長い場合と同じ量の仕事関数調整用の元素を供給することができるので、仕事関数を所望の値に調整し、MISFETのしきい値電圧を所望の値に調節することが可能となる。なお、本実施形態の方法ではオフセットスペーサ114a、114b、115a、115bに仕事関数調整用の元素が含まれているが、これらオフセットスペーサをシリコン窒化物又はシリコン酸化物等で構成し、サイドウォールスペーサ116a、116bにLa、Scなどの希土類元素及びMgのうちから選ばれた少なくとも1つの元素が含まれ、サイドウォールスペーサ136a、136bにAl、Ti、Ta、及びHfのうちから選ばれた少なくとも1つの元素が含まれていてもよい。言い換えれば、MISFETのゲート電極の側面上に形成されたオフセットスペーサを含むサイドウォール絶縁膜のうち、少なくとも一部が仕事関数調整用の元素を含んでいればよい。サイドウォールスペーサ116a、116b、136a、136bに仕事関数調整用の元素が含まれる場合、仕事関数調整用の元素は、熱処理によってオフセットスペーサを介してゲート絶縁膜の中心部へと拡散する。また、オフセットスペーサを設けない場合であっても、ソース/ドレイン領域を形成するためのサイドウォールスペーサに仕事関数調整用の元素を含有させることで、本実施形態の半導体装置と同様の効果を得ることができる。さらに、オフセットスペーサ114bの薄膜化によりゲート絶縁膜に拡散する元素の量を低減し、しきい値を微調整することができる。第2の領域11上においても同様の理由でゲート長の短いMISFETのオフセットスペーサ115bのみを薄膜化する工程が追加されてもよい。この方法によれば、MISFETのしきい値電圧を、ゲート長だけでなく、オフセットスペーサの膜厚によって制御することが可能となる。-半導体装置の説明-図13に示すように、上述の方法によって作製される本実施形態の半導体装置100は、第1の領域10と、第2の領域11と、第1の領域10の上部に形成されたp型ウェル領域103と、第2の領域11の上部に形成されたn型ウェル領域104と、p型ウェル領域103及びn型ウェル領域104を囲む素子分離領域102とを備えている。第1の領域10上にはゲート長が相対的に長いnチャネル型MISFET150とゲート長が相対的に短いnチャネル型MISFET152とが設けられており、第2の領域11上にはゲート長が相対的に長いpチャネル型MISFET154とゲート長が相対的に短いpチャネル型MISFET156とが設けられている。なお、図13では各MISFETが隣接して設けられている場合を模式的に示しているが、各MISFETは必ずしもそれぞれが互いに隣接して設けられていなくてもよい。nチャネル型MISFET150は、p型ウェル領域103上に形成されたゲート絶縁膜110aと、ゲート絶縁膜110a上に設けられたゲート電極109aと、ゲート絶縁膜110a及びゲート電極109aの側面上に設けられ、例えばI字状の断面を有するオフセットスペーサ114aと、オフセットスペーサ114aの外側面上に設けられたサイドウォールスペーサ116aと、p型ウェル領域103の上部に形成されたそれぞれn型のエクステンション領域117a、ソース/ドレイン領域118aとを有している。nチャネル型MISFET152は、p型ウェル領域103上に形成されたゲート絶縁膜110bと、ゲート絶縁膜110b上に設けられ、ゲート電極109aよりもゲート長が短いゲート電極109bと、ゲート絶縁膜110b及びゲート電極109bの側面上に設けられ、例えばI字状の断面を有するオフセットスペーサ114bと、オフセットスペーサ114bの外側面上に設けられたサイドウォールスペーサ116bと、p型ウェル領域103の上部に形成されたそれぞれn型のエクステンション領域117b、ソース/ドレイン領域118bとを有している。pチャネル型MISFET154は、n型ウェル領域104上に形成されたゲート絶縁膜110cと、ゲート絶縁膜110c上に設けられたゲート電極109cと、ゲート絶縁膜110c及びゲート電極109cの側面上に設けられ、例えばI字状の断面を有するオフセットスペーサ115aと、オフセットスペーサ115aの外側面上に設けられたサイドウォールスペーサ136aと、n型ウェル領域104の上部に形成されたそれぞれp型のエクステンション領域117c、ソース/ドレイン領域118cとを有している。pチャネル型MISFET156は、n型ウェル領域104上に形成されたゲート絶縁膜110dと、ゲート絶縁膜110d上に設けられたゲート電極109dと、ゲート絶縁膜110d及びゲート電極109dの側面上に設けられ、例えばI字状の断面を有するオフセットスペーサ115bと、オフセットスペーサ115bの外側面上に設けられたサイドウォールスペーサ136bと、n型ウェル領域104の上部に形成されたそれぞれp型のエクステンション領域117d、ソース/ドレイン領域118dとを有している。ゲート絶縁膜110a、110b、110c、110dは、それぞれ下地ゲート絶縁膜と高誘電率膜とを有しており、ゲート電極109a、109b、109c、109dは、それぞれ金属又はTiNやTaNなどの導電性金属からなる第1ゲート電極膜と、ポリシリコン等の導電性シリコンからなる第2ゲート電極膜とを有している。本実施形態の半導体装置では、nチャネル型MISFET150、152のオフセットスペーサ114a、114bにLa、Scなどの希土類元素及びMgのうちから選ばれた少なくとも1つの元素が含まれており、pチャネル型MISFET154、156のオフセットスペーサ115a、115bにはAl、Ti、Ta、及びHfのうちから選ばれた少なくとも1つの元素が含まれている。例えばLaやScは、ゲート絶縁膜110a、110b具体的には高誘電率膜106a、106bと下地ゲート絶縁膜105a、105bとの界面近傍に正の固定電荷を生じさせ、AlやTiはゲート絶縁膜110c、110d具体的には高誘電率膜106c、106dと下地ゲート絶縁膜105c、105dとの界面近傍に負の固定電荷を生じさせる。ここでは、オフセットスペーサ114a、114bはそれぞれLa2O3で構成されており、オフセットスペーサ115a、115bはそれぞれAl2O3で構成される。また、ゲート絶縁膜110a、110bは、共にオフセットスペーサ114a、114bに含まれている元素と同じ仕事関数調整用の元素例えばLaを含んでいる。このため、ゲート絶縁膜が仕事関数調整用の元素を含まない場合に比べてこれらのゲート絶縁膜を有するMISFETではゲート電極の仕事関数が低減され、しきい値電圧が低くなっている。なお、ゲート絶縁膜110a、110bにおける仕事関数調整用の元素の濃度は、ゲート長方向の両端部で高く、中央部では低くなっている。さらに、ゲート長が短いnチャネル型MISFET152のゲート絶縁膜110bには、ゲート長が長いnチャネル型MISFET150のゲート絶縁膜110aよりも高濃度で上述の仕事関数調整用の元素が含まれている。これにより、ゲート絶縁膜110a、110bの膜厚が同じ場合、nチャネル型MISFET152のしきい値電圧はnチャネル型MISFET150のしきい値電圧よりも低くなっている。また、ゲート絶縁膜110c、110dは、共にオフセットスペーサ115a、115bに含まれている元素と同じ仕事関数調整用の元素例えばAlを含んでいる。このため、ゲート絶縁膜が仕事関数調整用の元素を含まない場合に比べてこれらのMISFETではゲート電極の仕事関数が低減され、しきい値電圧が低くなっている。なお、ゲート絶縁膜110c、110dにおける仕事関数調整用の元素の濃度は、ゲート長方向の両端部で高く、中央部では低くなっている。さらに、ゲート長が短いpチャネル型MISFET156のゲート絶縁膜110dには、ゲート長が長いpチャネル型MISFET154のゲート絶縁膜110cよりも高濃度で上述の仕事関数調整用の元素が含まれている。これにより、ゲート絶縁膜110c、110dの膜厚が同じ場合、pチャネル型MISFET156のしきい値電圧はpチャネル型MISFET154のしきい値電圧よりも低くなっている。このように、本実施形態の半導体装置100では、ゲート長の長さに応じてゲート絶縁膜中の仕事関数調整用元素の濃度が異なっているので、用途に応じてMISFETのしきい値電圧が適切な値に調整されている。また、nチャネル型、pチャネル型の双方について、異なるしきい値電圧を示すMISFETを少ない工程で作製することが可能となる。第1の実施形態の変形例-製造方法の説明-図14~図29は、第1の実施形態の変形例に係る半導体装置の製造方法を示す断面図である。本変形例に係る製造方法では、高誘電率膜106の形成後、第1ゲート電極膜107の形成前に仕事関数調整層を形成している点が第1の実施形態に係る方法と異なっている。まず、図14に示すように、半導体基板101の上部にSTI法等により素子分離領域102を形成し、さらに半導体基板101の第1の領域10に素子分離領域102に囲まれたp型ウェル領域103を形成し、半導体基板101の第2の領域11に素子分離領域102に囲まれたn型ウェル領域104を形成する。次いで、半導体基板101上に下地ゲート絶縁膜105及び高誘電率膜106を順次形成する。下地ゲート絶縁膜105は、例えばシリコン酸化物で構成されており、熱酸化法やプラズマ酸化法により半導体基板101の上面を酸化すること等により、1.0nm以下の膜厚で形成される。また、高誘電率膜106は、Hf酸化物及びZr酸化物の少なくとも一方を含み、ALD法やCVD法等により下地ゲート絶縁膜105上に形成される。本変形例では、例えば膜厚が2.0nm以下のHfO2膜を高誘電率膜106として形成する。次に、図15に示すように、高誘電率膜106上に、PVD法又はALD法により、Al、Ti、Ta、及びHfのうちから選ばれた少なくとも1つの仕事関数を調整する元素を含む仕事関数調整膜119を形成する。ここでは、仕事関数調整膜119として、例えば膜厚が0.5nm以下のAl2O3膜を形成する。次いで、図16に示すように、仕事関数調整膜119のうち、第1の領域10上に設けられた部分をエッチングにより除去する。これにより、第2の領域11上に仕事関数調整膜119を残す。次に、図17に示すように、高誘電率膜106上及び仕事関数調整膜119上に、La、Scなどの希土類元素及びMgのうちから選ばれた少なくとも1つの仕事関数を調整する元素が含まれた仕事関数調整膜120を形成する。ここでは、仕事関数調整膜120として、例えば膜厚が0.5nm以下のLa2O3膜を形成する。その後、仕事関数調整膜120のうち第2の領域11上に形成された部分をエッチングにより除去する。これにより、第1の領域10上に仕事関数調整膜120を残す。なお、ここでは仕事関数調整膜120を仕事関数調整膜119より後に形成する方法を説明したが、仕事関数調整膜120を仕事関数調整膜119より前に形成してもよい。次に、図18に示すように、PVD法、ALD法またはCVD法等により、仕事関数調整膜119上及び仕事関数調整膜120上にTiN、TaN等の導電性の金属化合物を含む第1ゲート電極膜107と、例えばポリシリコンからなる第2ゲート電極膜108とを順次形成する。本変形例では、例えば、第1ゲート電極膜107として、膜厚が20nm以下のTiN膜を形成する。さらに第2ゲート電極膜108として、第1ゲート電極膜107上に例えば、膜厚が100nm以下のポリシリコン膜を形成する。次に、図19に示すように、第2ゲート電極膜108、第1ゲート電極膜107、仕事関数調整膜119、120、高誘電率膜106、及び下地ゲート絶縁膜105で構成された積層構造をフォトリソグラフィ及びエッチング等の公知の方法でパターニングする。これにより、ゲート絶縁膜110a、仕事関数調整膜120a、及びゲート電極109aで構成された積層構造、ゲート絶縁膜110b、仕事関数調整膜120b、及びゲート電極109bで構成された積層構造が、それぞれ第1の領域10上に形成される。また、ゲート絶縁膜110c、仕事関数調整膜119a、及びゲート電極109cで構成された積層構造、ゲート絶縁膜110d、仕事関数調整膜119b、及びゲート電極109dで構成された積層構造が、それぞれ第2の領域11上に形成される。すなわち、いわゆるゲートスタック構造が形成される。ここで、ゲート絶縁膜110aは下地ゲート絶縁膜105aと高誘電率膜106aとで構成されており、ゲート絶縁膜110bは下地ゲート絶縁膜105bと高誘電率膜106bとで構成されている。ゲート絶縁膜110cは下地ゲート絶縁膜105cと高誘電率膜106cとで構成されており、ゲート絶縁膜110dは下地ゲート絶縁膜105dと高誘電率膜106dとで構成されている。また、ゲート電極109aは第1ゲート電極膜107aと第2ゲート電極膜108aとで構成されており、ゲート電極109bは第1ゲート電極膜107bと第2ゲート電極膜108bとで構成されている。ゲート電極109cは第1ゲート電極膜107cと第2ゲート電極膜108cとで構成されており、ゲート電極109dは第1ゲート電極膜107dと第2ゲート電極膜108dとで構成されている。ゲート電極109aとゲート電極109bのゲート長図3に示す左右方向の長さは互いに異なっており、ゲート電極109cとゲート電極109dのゲート長も互いに異なっている。本変形例では、ゲート電極109a及びゲート電極109cのゲート長を例えば45nm、ゲート電極109b及びゲート電極109dのゲート長を例えば30nmとしている。次に、図20に示すように、半導体基板101上及びゲート電極109a、109b、109c、109dの各上面及び各側面上に、PVD法やALD法により、La、Scなどの希土類元素及びMgのうちから選ばれた少なくとも1つの仕事関数を調整する元素を含む仕事関数調整膜111を形成する。本変形例では、例えば膜厚が10nm以下のLa2O3膜を仕事関数調整膜111として形成する。この仕事関数調整膜111は絶縁性を有している。なお、仕事関数調整膜111は、図17に示す工程で形成された仕事関数調整膜120と同じ材料で構成されていてもよいが、異なる材料で構成されていてもよい。次に、図21に示すように、仕事関数調整膜111のうち第1の領域10上に形成された部分をレジスト112eで覆った後、図22に示すように、仕事関数調整膜111のうち第2の領域11上に形成された部分をエッチングにより除去し、第1の領域10上に仕事関数調整膜111を残す。次に、図23に示すように、レジスト112eを除去した後、第1の領域10上に設けられた仕事関数調整膜111上、半導体基板101の第2の領域11上、及びゲート電極109c、109dの各上面及び各側面上に、PVD法やALD法により、Al、Ti、Ta、及びHfのうちから選ばれた少なくとも1つの仕事関数を調整する元素を含む仕事関数調整膜113を形成する。本変形例では、例えば膜厚が10nmのAl2O3膜を仕事関数調整膜113として形成する。この仕事関数調整膜113は絶縁性を有している。なお、仕事関数調整膜113は、図15、16に示す工程で形成された仕事関数調整膜119と同じ材料で構成されていてもよいが、異なる材料で構成されていてもよい。次に、図24に示すように、仕事関数調整膜113のうち第2の領域11上に形成された部分をレジスト112fで覆った後、図25に示すように、仕事関数調整膜113のうち第1の領域10上に形成された部分をエッチングにより除去し、第2の領域11上に仕事関数調整膜113を残す。その後、レジスト112fを除去する。なお、上述の説明では仕事関数調整膜111の形成後に仕事関数調整膜113を形成する例を示したが、仕事関数調整膜113の形成後に仕事関数調整膜111を形成してもよい。次に、図26に示すように、第1の領域10上の仕事関数調整膜111と、第2の領域11上の仕事関数調整膜113とをそれぞれエッチングする。これにより、ゲート絶縁膜110a、仕事関数調整膜120a、及びゲート電極109aの側面上にオフセットスペーサ114aを形成し、ゲート絶縁膜110b、仕事関数調整膜120b、及びゲート電極109bの側面上にオフセットスペーサ114bを形成する。また、ゲート絶縁膜110c、仕事関数調整膜119a、及びゲート電極109cの側面上にオフセットスペーサ115aを形成し、ゲート絶縁膜110d、仕事関数調整膜119b、及びゲート電極109dの側面上にオフセットスペーサ115bを形成する。次に、図27に示すように、第2の領域11上をレジスト112gで覆った後、第1の領域10上のゲート電極109a、109b及びオフセットスペーサ114a、114bをマスクとしてp型ウェル領域103にn型不純物イオンを注入し、ゲート電極109aの両側にn型のエクステンション領域117aを形成し、ゲート電極109bの両側にn型のエクステンション領域117bを形成する。続いて、半導体基板101上に絶縁膜を形成した後で当該絶縁膜のエッチングを行うことにより、オフセットスペーサ114aの外側面上にサイドウォールスペーサ116aを形成するとともに、オフセットスペーサ114bの外側面上にサイドウォールスペーサ116bを形成する。そして、ゲート電極109a、109b、オフセットスペーサ114a、114b、及びサイドウォールスペーサ116a、116bをそれぞれマスクとしてp型ウェル領域103にn型不純物イオンの注入を行い、ゲート電極109aの両側方であってエクステンション領域117aの外側領域にソース/ドレイン領域118aを形成する。また、これと同時にゲート電極109bの両側方であってエクステンション領域117bの外側領域にソース/ドレイン領域118bが形成される。なお、図27では、オフセットスペーサ114aとサイドウォールスペーサ116aとを合わせてサイドウォール絶縁膜140aとして示し、オフセットスペーサ114bとサイドウォールスペーサ116bとを合わせてサイドウォール絶縁膜140bとして示している。次に、図28に示すように、レジスト112gを除去した後、第1の領域10上をレジスト112hで覆う。続いて、第2の領域11上のゲート電極109c、109d及びオフセットスペーサ115a、115bをマスクとしてn型ウェル領域104にp型不純物イオンを注入し、ゲート電極109cの両側にp型のエクステンション領域117cを形成し、ゲート電極109dの両側にp型のエクステンション領域117dを形成する。続いて、半導体基板101上に絶縁膜を形成後した後で当該絶縁膜のエッチングを行うことにより、オフセットスペーサ115aの外側面上にサイドウォールスペーサ136aを形成するとともに、オフセットスペーサ115bの外側面上にサイドウォールスペーサ136bを形成する。そして、ゲート電極109c、109d、オフセットスペーサ115a、115b、及びサイドウォールスペーサ136a、136bをそれぞれマスクとしてn型ウェル領域104にp型不純物イオンの注入を行い、ゲート電極109cの両側方であってエクステンション領域117cの外側領域にソース/ドレイン領域118cを形成する。また、これと同時にゲート電極109dの両側方であってエクステンション領域117dの外側領域にソース/ドレイン領域118dが形成される。なお、図28では、オフセットスペーサ115aとサイドウォールスペーサ136aとを合わせてサイドウォール絶縁膜140cとして示し、オフセットスペーサ115bとサイドウォールスペーサ136bとを合わせてサイドウォール絶縁膜140dとして示している。次に、図29に示すように、1000~1300°C程度の熱処理を行ってエクステンション領域117a、117b、117c、117d及びソース/ドレイン領域118a、118b、118c、118dに含まれる不純物の活性化を行うとともに、オフセットスペーサ114a、114b、115a、115bに含まれる仕事関数調整用の元素をそれぞれゲート絶縁膜110a、110b、110c、110dの両側方からそれぞれゲート長方向の中央部に向かって拡散させる。このとき、第1の領域10上の非常に薄い仕事関数調整膜120a、120bは、それぞれ高誘電率膜106a、106bとそれぞれ混ざり合って仕事関数調整用の元素を含む絶縁膜106A、106Bとなる。これと同時に、第2の領域11上の非常に薄い仕事関数調整膜119a、119bは、それぞれ高誘電率膜106c、106dとそれぞれ混ざり合って仕事関数調整用の元素を含む絶縁膜106C、106Dとなる。以上の工程を経て、本変形例の半導体装置200を得ることができる。上記の製造方法によると、ゲート長によって異なるしきい値電圧を持つHigh-kゲート絶縁膜/メタルゲートスタック構造のMISFETを得ることができる。導電型が同じでゲート長が異なるMISFETの場合、それぞれのオフセットスペーサ例えばオフセットスペーサ114a、114bの厚みは同一であるのに対し、ゲート絶縁膜例えばゲート絶縁膜110a、110bの体積はゲート長が長いMISFETの方が短いMISFETよりも大きい。従って、ゲート長が短いMISFETの方がゲート長が長いMISFETに比べて単位体積当たり多くの仕事関数調整用の元素をゲート絶縁膜に拡散させることができる。この結果、nチャネル型MISFET、pチャネル型MISFET共に、ゲート長の短いMISFETでは仕事関数調整用の元素のゲート絶縁膜中の濃度が相対的に高くなるので、しきい値電圧を低めの値にすることができる。一方、ゲート長の長いMISFETでは、仕事関数調整用の元素のゲート絶縁膜中の濃度が相対的に低くなるので、しきい値電圧を高めの値にすることができる。すなわち、本変形例の製造方法によれば、ゲート長の長さを適宜設定することで、MISFETのしきい値電圧を適切に制御することが可能となる。また、本変形例に係る製造方法によれば、オフセットスペーサ114a、114b、115a、115bからゲート絶縁膜110a、110b、110c、110dへとそれぞれ仕事関数調整用の元素を横方向に拡散させるのに加え、仕事関数調整膜120a、120b、119a、119bからゲート絶縁膜110a、110b、110c、110dへとそれぞれ仕事関数調整用の元素を縦方向に拡散させることができる。このため、各ゲート絶縁膜への仕事関数調整用元素の拡散量を増やすことができるので、第1の実施形態に係る方法に比べてMISFETのしきい値電圧の調整範囲をより拡大することができる。-半導体装置の説明-図29に示すように、上述の方法によって作製される半導体装置200は、第1の領域10と、第2の領域11と、第1の領域10の上部に形成されたp型ウェル領域103と、第2の領域11の上部に形成されたn型ウェル領域104と、p型ウェル領域103及びn型ウェル領域104を囲む素子分離領域102とを備えている。第1の領域10上にはゲート長が相対的に長いnチャネル型MISFET160とゲート長が相対的に短いnチャネル型MISFET162とが設けられており、第2の領域11上にはゲート長が相対的に長いpチャネル型MISFET164とゲート長が相対的に短いpチャネル型MISFET166とが設けられている。nチャネル型MISFET160は、p型ウェル領域103上に形成されたゲート絶縁膜110aと、ゲート絶縁膜110a上に設けられたゲート電極109aと、ゲート絶縁膜110a及びゲート電極109aの側面上に設けられ、例えばI字状の断面を有するオフセットスペーサ114aと、オフセットスペーサ114aの外側面上に設けられたサイドウォールスペーサ116aと、p型ウェル領域103の上部に形成されたそれぞれn型のエクステンション領域117a、ソース/ドレイン領域118aとを有している。nチャネル型MISFET162は、p型ウェル領域103上に形成されたゲート絶縁膜110bと、ゲート絶縁膜110b上に設けられ、ゲート電極109aよりもゲート長が短いゲート電極109bと、ゲート絶縁膜110b及びゲート電極109bの側面上に設けられ、例えばI字状の断面を有するオフセットスペーサ114bと、オフセットスペーサ114bの外側面上に設けられたサイドウォールスペーサ116bと、p型ウェル領域103の上部に形成されたそれぞれn型のエクステンション領域117b、ソース/ドレイン領域118bとを有している。pチャネル型MISFET164は、n型ウェル領域104上に形成されたゲート絶縁膜110cと、ゲート絶縁膜110c上に設けられたゲート電極109cと、ゲート絶縁膜110c及びゲート電極109cの側面上に設けられ、例えばI字状の断面を有するオフセットスペーサ115aと、オフセットスペーサ115aの外側面上に設けられたサイドウォールスペーサ136aと、n型ウェル領域104の上部に形成されたそれぞれp型のエクステンション領域117c、ソース/ドレイン領域118cとを有している。pチャネル型MISFET166は、n型ウェル領域104上に形成されたゲート絶縁膜110dと、ゲート絶縁膜110d上に設けられたゲート電極109dと、ゲート絶縁膜110d及びゲート電極109dの側面上に設けられ、例えばI字状の断面を有するオフセットスペーサ115bと、オフセットスペーサ115bの外側面上に設けられたサイドウォールスペーサ136bと、n型ウェル領域104の上部に形成されたそれぞれp型のエクステンション領域117d、ソース/ドレイン領域118dとを有している。ゲート絶縁膜110aは下地ゲート絶縁膜105aとその上に形成された絶縁膜106Aとを有し、ゲート絶縁膜110bは下地ゲート絶縁膜105bとその上に形成された絶縁膜106Bとを有し、ゲート絶縁膜110cは下地ゲート絶縁膜105cとその上に形成された絶縁膜106Cとを有し、下地ゲート絶縁膜105dとその上に形成された絶縁膜106Dとを有している。絶縁膜106A、106Bは、Laなどの仕事関数調整用の元素を含む高誘電体で構成されている。また、絶縁膜106C、106DもそれぞれAlなどの仕事関数調整用の元素を含む高誘電体で構成されている。ゲート電極109a、109b、109c、109dは、それぞれ金属又はTiNやTaNなどの導電性金属からなる第1ゲート電極膜と、ポリシリコン等の導電性シリコンからなる第2ゲート電極膜とを有している。nチャネル型MISFET160、162のオフセットスペーサ114a、114bにLa、Scなどの希土類元素及びMgのうちから選ばれた少なくとも1つの元素が含まれており、pチャネル型MISFET164、166のオフセットスペーサ115a、115bにはAl、Ti、Ta、及びHfのうちから選ばれた少なくとも1つの元素が含まれている。例えばLaやScは、ゲート絶縁膜110a、110b具体的には高誘電率膜106a、106bと下地絶縁膜105a、105bとの界面近傍に正の固定電荷を生じさせ、AlやTiはゲート絶縁膜110c、110d具体的には高誘電率膜106c、106dと下地絶縁膜105c、105dとの界面近傍に負の固定電荷を生じさせる。以上のように、ゲート絶縁膜110a、110b、110c、110dがそれぞれ仕事関数調整用の元素を含んでいる。このため、これらのゲート絶縁膜を有するMISFETでは、ゲート絶縁膜が仕事関数調整用の元素を含まない場合に比べてゲート電極の仕事関数が低減され、しきい値電圧は低くなっている。また、ゲート長が短いnチャネル型MISFET162のゲート絶縁膜110bには、ゲート長が長いnチャネル型MISFET160のゲート絶縁膜110aよりも高濃度で仕事関数調整用の元素が含まれている。これにより、ゲート絶縁膜110a、110bの膜厚が同じ場合、nチャネル型MISFET162のしきい値電圧はnチャネル型MISFET160のしきい値電圧よりも低くなっている。また、ゲート長が短いpチャネル型MISFET166のゲート絶縁膜110dには、ゲート長が長いpチャネル型MISFET164のゲート絶縁膜110cよりも高濃度で仕事関数調整用の元素が含まれている。これにより、ゲート絶縁膜110c、110dの膜厚が同じ場合、pチャネル型MISFET166のしきい値電圧はpチャネル型MISFET164のしきい値電圧よりも低くなっている。さらに、ゲート絶縁膜110a、110b、110c、110dに含まれる仕事関数調整用の元素の濃度は、第1の実施形態に係る半導体装置における当該元素の濃度に比べて高くすることができるので、nチャネル型MISFET160、162、pチャネル型MISFET164、166共にしきい値電圧の調節範囲を広げることが可能となっている。なお、上述の実施形態及びその変形例は本発明の好適な実施の一例ではあるが、その範囲を限定するものではなく本発明の趣旨を逸脱しない範囲において種々変形実施可能である。例えば、以上で説明した製造方法における手順や膜の形成除去の条件、方法、あるいは半導体装置の各層の形状、構成材料等は、本発明の趣旨を逸脱しない範囲において適宜変形可能である。例えば、第1の領域10上にゲート長及びしきい値電圧が相異なる3つ以上のnチャネル型MISFETを設けてもよく、第2の領域11上にそれぞれゲート長及びしきい値電圧が相異なる3つ以上のpチャネル型MISFETを設けてもよい。