"時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、AD変換の対象となるアナログ信号と前記参照信号とを比較し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部と、互いに接続され、パルス信号を遅延させる複数の遅延素子を有し、前記複数の遅延素子からの出力信号で構成される下位位相信号を出力する遅延回路と、第1のアナログ信号に係る前記比較処理の終了に係る第1のタイミングで第1の下位位相信号をラッチした後、第2のアナログ信号に係る前記比較処理の終了に係る第2のタイミングで第2の下位位相信号をラッチするラッチ部と、前記ラッチ部に保持された前記第1の下位位相信号に応じて第1の下位計数信号を生成した後、前記ラッチ部に保持された前記第2の下位位相信号に応じて第2の下位計数信号を生成する演算回路と、前記第1の下位計数信号をカウントクロックとしてカウントを行うと共に第1の上位用カウントクロックを出力して第1の下位計数値を取得し、当該第1の下位計数値を構成する各ビットの値を反転した後、前記第2の下位計数信号をカウントクロックとしてカウントを行うと共に第2の上位用カウントクロックを出力して第2の下位計数値を取得する第1のバイナリカウンタで構成される下位カウンタと、前記遅延回路から出力される前記第1の下位位相信号を構成する1つの前記出力信号をカウントクロックとしてカウントを行い、さらに前記第1の上位用カウントクロックに基づいてカウントを行って第1の上位計数値を取得し、当該第1の上位計数値を構成する各ビットの値を反転した後、前記遅延回路から出力される前記第2の下位位相信号を構成する1つの前記出力信号をカウントクロックとしてカウントを行い、さらに前記第2の上位用カウントクロックに基づいてカウントを行って第2の上位計数値を取得する第2のバイナリカウンタで構成され、カウントクロックの切換えの際に当該第2のバイナリカウンタが保持している上位計数値を保護するデータ保護機能を有する上位カウンタと、を備え、前記第1のアナログ信号と前記第2のアナログ信号との差分に応じたデジタルデータを取得するAD変換回路。時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、AD変換の対象となるアナログ信号と前記参照信号とを比較し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部と、互いに接続され、パルス信号を遅延させる複数の遅延素子を有し、前記複数の遅延素子からの出力信号で構成される下位位相信号を出力する遅延回路と、第1のアナログ信号に係る前記比較処理の終了に係る第1のタイミングで第1の下位位相信号をラッチした後、第2のアナログ信号に係る前記比較処理の終了に係る第2のタイミングで第2の下位位相信号をラッチするラッチ部と、前記ラッチ部に保持された前記第1の下位位相信号に応じて第1の下位計数信号を生成した後、前記ラッチ部に保持された前記第2の下位位相信号に応じて第2の下位計数信号を生成する演算回路と、前記第1の下位計数信号をカウントクロックとしてカウントを行って第1の下位計数値を取得し、当該第1の下位計数値を構成する各ビットの値を反転した後、前記第2の下位計数信号をカウントクロックとしてカウントを行って第2の下位計数値を取得し、当該第2の下位計数値のフラグ用ビットに基づく上位用カウントクロックを出力する第1のバイナリカウンタで構成される下位カウンタと、前記遅延回路から出力される前記第1の下位位相信号を構成する1つの前記出力信号をカウントクロックとしてカウントを行って第1の上位計数値を取得し、当該第1の上位計数値を構成する各ビットの値を反転した後、前記遅延回路から出力される前記第2の下位位相信号を構成する1つの前記出力信号をカウントクロックとしてカウントを行い、さらに前記上位用カウントクロックに基づいてカウントを行って第2の上位計数値を取得する第2のバイナリカウンタで構成され、カウントクロックの切換えの際に当該第2のバイナリカウンタが保持している上位計数値を保護するデータ保護機能を有する上位カウンタと、を備え、前記第1のアナログ信号と前記第2のアナログ信号との差分に応じたデジタルデータを取得するAD変換回路。前記上位カウンタはさらに、前記遅延回路から出力される前記第1の下位位相信号を構成する1つの前記出力信号をカウントクロックとしてカウントを行う際の前記第2のバイナリカウンタの上位計数値の初期値をセットするデータセット機能を有することを特徴とする請求項2に係るAD変換回路。前記第1のバイナリカウンタが保持している下位計数値または前記第2のバイナリカウンタが保持している上位計数値を調整するための調整信号をカウントクロックとして前記第1のバイナリカウンタまたは前記第2のバイナリカウンタへ出力する調整部をさらに備えることを特徴とする請求項1または請求項2に係るAD変換回路。前記遅延回路は、前記複数の遅延素子をリング状に接続した円環遅延回路であることを特徴とする請求項1または請求項2に係るAD変換回路。光電変換素子を有する複数の画素が配置され、前記複数の画素は、第1の時間にリセットレベルに応じた第1の画素信号を出力し、第2の時間に入射された電磁波の大きさに応じた第2の画素信号を出力する撮像部と、請求項1~請求項5のいずれか一項に係るAD変換回路と、を備え、前記第1の画素信号を前記第1のアナログ信号とし、前記第2の画素信号を前記第2のアナログ信号とすることを特徴とする撮像装置。図23に示す撮像装置では、図21に示すカウンタ回路204に相当するカウンタ1101がカウントを実施することで、デジタルデータの上位ビットを構成する上位計数値が得られるが、図21に示すラッチ回路202および2進化回路203に相当する構成がないため、デジタルデータの下位ビットを構成する下位計数値を得ることはできない。このため、図23に示す撮像装置では高精度なデジタルデータを得ることができない。図23の列AD変換部1016に対応する部分に、上位計数値および下位計数値の両方を得るための回路を配置することで、高精度なデジタルデータを得ることが可能となる。このような回路配置の一形態として、上位計数値を得るための上位カウンタと、下位計数値を得るための下位カウンタとを、列AD変換部1016に対応する部分に配置することが考えられる。この場合、上位カウンタは複数の遅延素子の1つの出力信号をカウントクロックとしてカウントを行い、下位カウンタは複数の遅延素子の出力信号の状態に応じた信号をカウントクロックとしてカウントを行う。下位カウンタがカウントする下位計数値のMSBMostSignificantBitに桁上りあるいは桁下りが発生した場合、その分だけ上位計数値を調整するため、下位カウンタのMSBの出力信号をカウントクロックとして上位カウンタがカウントを行う。したがって、上位カウンタに入力されるカウントクロックを複数の遅延素子の1つの出力信号と下位カウンタのMSBの出力信号との間で切り換える必要がある。しかし、カウントクロックの切換えに伴う以下の課題がある。ここでは、上位カウンタがカウントクロックの立下りでカウントを行うカウントクロックがHigh状態以下、H状態からLow状態以下、L状態に変化したときにカウントを行う場合を例として説明を行う。AD変換動作は非同期動作であり、参照信号と画素信号との比較が終了した時点比較終了時点のカウントクロック複数の遅延素子の1つの出力信号の論理状態はH状態またはL状態である。例えば、比較終了時点のカウントクロックの論理状態がH状態であり、カウントクロックが切り換えられて下位カウンタからL状態のカウントクロックが上位カウンタに入力された場合、この切換えの前後でカウントクロックの論理状態がH状態からL状態に変化するため、上位カウンタが1カウント分余計にカウントを行う現象誤カウントが生じる。このように、上位カウンタに入力されるカウントクロックの切換えによって誤カウントが発生するという課題がある。本発明は、上述した課題に鑑みてなされたものであって、誤カウントの発生を抑制することができるAD変換回路および撮像装置を提供することを目的とする。本発明は、上記の課題を解決するためになされたもので、時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、AD変換の対象となるアナログ信号と前記参照信号とを比較し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部と、互いに接続され、パルス信号を遅延させる複数の遅延素子を有し、前記複数の遅延素子からの出力信号で構成される下位位相信号を出力する遅延回路と、第1のアナログ信号に係る前記比較処理の終了に係る第1のタイミングで第1の下位位相信号をラッチした後、第2のアナログ信号に係る前記比較処理の終了に係る第2のタイミングで第2の下位位相信号をラッチするラッチ部と、前記ラッチ部に保持された前記第1の下位位相信号に応じて第1の下位計数信号を生成した後、前記ラッチ部に保持された前記第2の下位位相信号に応じて第2の下位計数信号を生成する演算回路と、前記第1の下位計数信号をカウントクロックとしてカウントを行うと共に第1の上位用カウントクロックを出力して第1の下位計数値を取得し、当該第1の下位計数値を構成する各ビットの値を反転した後、前記第2の下位計数信号をカウントクロックとしてカウントを行うと共に第2の上位用カウントクロックを出力して第2の下位計数値を取得する第1のバイナリカウンタで構成される下位カウンタと、前記遅延回路から出力される前記第1の下位位相信号を構成する1つの前記出力信号をカウントクロックとしてカウントを行い、さらに前記第1の上位用カウントクロックに基づいてカウントを行って第1の上位計数値を取得し、当該第1の上位計数値を構成する各ビットの値を反転した後、前記遅延回路から出力される前記第2の下位位相信号を構成する1つの前記出力信号をカウントクロックとしてカウントを行い、さらに前記第2の上位用カウントクロックに基づいてカウントを行って第2の上位計数値を取得する第2のバイナリカウンタで構成され、カウントクロックの切換えの際に当該第2のバイナリカウンタが保持している上位計数値を保護するデータ保護機能を有する上位カウンタと、を備え、前記第1のアナログ信号と前記第2のアナログ信号との差分に応じたデジタルデータを取得するAD変換回路である。また、本発明は、時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、AD変換の対象となるアナログ信号と前記参照信号とを比較し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部と、互いに接続され、パルス信号を遅延させる複数の遅延素子を有し、前記複数の遅延素子からの出力信号で構成される下位位相信号を出力する遅延回路と、第1のアナログ信号に係る前記比較処理の終了に係る第1のタイミングで第1の下位位相信号をラッチした後、第2のアナログ信号に係る前記比較処理の終了に係る第2のタイミングで第2の下位位相信号をラッチするラッチ部と、前記ラッチ部に保持された前記第1の下位位相信号に応じて第1の下位計数信号を生成した後、前記ラッチ部に保持された前記第2の下位位相信号に応じて第2の下位計数信号を生成する演算回路と、前記第1の下位計数信号をカウントクロックとしてカウントを行って第1の下位計数値を取得し、当該第1の下位計数値を構成する各ビットの値を反転した後、前記第2の下位計数信号をカウントクロックとしてカウントを行って第2の下位計数値を取得し、当該第2の下位計数値のフラグ用ビットに基づく上位用カウントクロックを出力する第1のバイナリカウンタで構成される下位カウンタと、前記遅延回路から出力される前記第1の下位位相信号を構成する1つの前記出力信号をカウントクロックとしてカウントを行って第1の上位計数値を取得し、当該第1の上位計数値を構成する各ビットの値を反転した後、前記遅延回路から出力される前記第2の下位位相信号を構成する1つの前記出力信号をカウントクロックとしてカウントを行い、さらに前記上位用カウントクロックに基づいてカウントを行って第2の上位計数値を取得する第2のバイナリカウンタで構成され、カウントクロックの切換えの際に当該第2のバイナリカウンタが保持している上位計数値を保護するデータ保護機能を有する上位カウンタと、を備え、前記第1のアナログ信号と前記第2のアナログ信号との差分に応じたデジタルデータを取得するAD変換回路である。また、本発明のAD変換回路において、前記上位カウンタはさらに、前記遅延回路から出力される前記第1の下位位相信号を構成する1つの前記出力信号をカウントクロックとしてカウントを行う際の前記第2のバイナリカウンタの上位計数値の初期値をセットするデータセット機能を有することを特徴とする。また、本発明のAD変換回路は、前記第1のバイナリカウンタが保持している下位計数値または前記第2のバイナリカウンタが保持している上位計数値を調整するための調整信号をカウントクロックとして前記第1のバイナリカウンタまたは前記第2のバイナリカウンタへ出力する調整部をさらに備えることを特徴とする。また、本発明のAD変換回路において、前記遅延回路は、前記複数の遅延素子をリング状に接続した円環遅延回路であることを特徴とする。また、本発明は、光電変換素子を有する複数の画素が配置され、前記複数の画素は、第1の時間にリセットレベルに応じた第1の画素信号を出力し、第2の時間に入射された電磁波の大きさに応じた第2の画素信号を出力する撮像部と、上記のAD変換回路と、を備え、前記第1の画素信号を前記第1のアナログ信号とし、前記第2の画素信号を前記第2のアナログ信号とすることを特徴とする撮像装置である。本発明によれば、カウントクロックの切換えの際に第2のバイナリカウンタが保持している上位計数値を保護するデータ保護機能を有する上位カウンタを備えることによって、誤カウントの発生を抑制することができる。以下、図面を参照し、本発明の実施形態を説明する。第1の実施形態まず、本発明の第1の実施形態を説明する。図1は、本実施形態によるCMOS撮像装置の構成の一例を示している。図1に示す撮像装置1は、撮像部2、垂直選択部12、読出電流源部5、アナログ部6、クロック生成部18、ランプ部19参照信号生成部、カラム処理部15、水平選択部14、出力部17、制御部20で構成されている。撮像部2は、入射される電磁波の大きさに応じた信号を生成し出力する単位画素3が複数、行列状に配置されている。垂直選択部12は、撮像部2の各行を選択する。読出電流源部5は、撮像部2からの信号を電圧信号として読み出す。アナログ部6は、詳細な説明は省略するが、必要に応じて信号増幅機能を持つAGC回路などを有する。クロック生成部18は各クロックを生成する。ランプ部19は、時間の経過とともに増加または減少する参照信号ランプ波を生成する。カラム処理部15は、ランプ部19と参照信号線を介して接続される。水平選択部14は、AD変換されたデータを水平信号線に読み出す。出力部17は、水平信号線に接続されている。制御部20は各部を制御する。図1では、簡単のため4行×6列の単位画素3から構成される撮像部2の場合について説明しているが、現実には、撮像部2の各行や各列には、数十から数万の単位画素3が配置されることになる。尚、図示を割愛するが、撮像部2を構成する単位画素3は、フォトダイオード/フォトゲート/フォトトランジスタなどの光電変換素子、およびトランジスタ回路によって構成されている。以下では、各部のより詳細な説明を行う。撮像部2は、単位画素3が4行6列分だけ2次元に配置されるとともに、この4行6列の画素配列に対して行ごとに行制御線11が配線されている。行制御線11の各一端は、垂直選択部12の各行に対応した各出力端に接続されている。垂直選択部12は、シフトレジスタあるいはデコーダなどによって構成され、撮像部2の各単位画素3の駆動に際して、行制御線11を介して撮像部2の行アドレスや行走査の制御を行う。また、撮像部2の画素配列に対して列ごとに垂直信号線13が配線されている。読出電流源部5は、撮像部2からの信号を電圧信号として読み出すための電流源で構成されている。カラム処理部15は、例えば撮像部2の画素列ごと、即ち垂直信号線13ごとに設けられた列AD変換部16を有し、撮像部2の各単位画素3から画素列ごとに垂直信号線13を介して読み出されるアナログの画素信号をデジタルデータに変換する。尚、本例では、撮像部2の画素列に対して1対1の対応関係をもって列AD変換部16を配置する構成をとっているが、これは一例に過ぎず、この配置関係に限定されるものではない。例えば、複数の画素列に対して列AD変換部16を1つ配置し、この1つの列AD変換部16を複数の画素列間で時分割にて使用する構成をとることも可能である。カラム処理部15は、後述するランプ部19およびクロック生成部18と共に、撮像部2の選択画素行の単位画素3から読み出されるアナログの画素信号をデジタルの画素データに変換するアナログデジタル変換手段を構成している。このカラム処理部15、特に列AD変換部16の詳細については後述する。ランプ部19は、例えば積分回路によって構成され、制御部20による制御に従って、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ波を生成し、参照信号線を介して比較部110の入力端子の一方に供給する。尚、ランプ部19としては、積分回路を用いたものに限られるものではなく、DAC回路を用いても構わない。ただし、DAC回路を用いてデジタル的にランプ波を生成する構成をとる場合には、ランプ波のステップを細かくする、あるいはそれと同等な構成をとる必要がある。水平選択部14は、シフトレジスタあるいはデコーダなどによって構成され、カラム処理部15の列AD変換部16の列アドレスや列走査の制御を行う。この水平選択部14による制御に従って、列AD変換部16でAD変換されたデジタルデータは順に水平信号線に読み出される。クロック生成部18は、複数の遅延ユニット反転素子が接続された遅延回路であるVCO100で構成される。VCO100を構成する遅延ユニットが例えば8段接続されていれば、VCO100は8相クロックCK0、CK1、CK2、CK3、CK4、CK5、CK6、CK7を出力する。これらの遅延ユニットが出力する信号は、後述する下位位相信号を構成する。尚、VCO100を構成する遅延回路は、複数個の反転素子がリング状に接続された円環遅延回路であっても構わない。その場合、対称発振回路例えば、図21に示した円環遅延回路201と同様に円環遅延回路自体は奇数個の遅延ユニットで構成されるが、その出力は等価的に偶数特に、2のべき乗個である所謂非対称発振回路を用いることが望ましい。更に、円環遅延回路自体が偶数個特に、2のべき乗個の遅延ユニットで構成されるRDL回路や円環遅延回路自体が偶数個特に、2のべき乗個の遅延ユニットで構成され、更に遅延ユニットを構成する全差動型反転回路の最終段の出力がそれぞれ初段の入力の逆側に帰還されて構成される所謂全差動型発振回路を用いても構わない。出力部17は、2進化したデジタルデータを出力する。また、出力部17は、バッファリング機能以外に、例えば黒レベル調整、列バラツキ補正、色処理などの信号処理機能を内蔵しても構わない。更に、nビットパラレルのデジタルデータをシリアルデータに変換して出力するようにしても構わない。制御部20は、ランプ部19、クロック生成部18、垂直選択部12、水平選択部14、出力部17などの各部の動作に必要なクロックや所定タイミングのパルス信号を供給するTGの機能ブロックと、このTGと通信を行うための機能ブロックとを備える。次に、列AD変換部16の構成について説明する。列AD変換部16は各々、撮像部2の各単位画素3から垂直信号線13を介して読み出されるアナログの画素信号を、ランプ部19から与えられる、AD変換するためのランプ波と比較することにより、リセットレベル基準レベルや信号レベルの各大きさに対応した時間軸方向の大きさパルス幅を持つパルス信号を生成する。そして、このパルス信号のパルス幅の期間に対応したデータを画素信号の大きさに応じたデジタルデータとすることによってAD変換を行う。以下では、列AD変換部16の構成の詳細について説明する。列AD変換部16は列ごとに設けられており、図1では6個の列AD変換部16が設けられている。各列の列AD変換部16は同一の構成となっている。列AD変換部16は、比較部110、ラッチ部108、演算回路106、下位カウンタ103、切換え部109、上位カウンタ101で構成される。ここで、下位カウンタ103および上位カウンタ101は、各カウンタの論理状態を保持するラッチ機能を合わせ持つバイナリカウンタ回路を想定している。比較部110は、撮像部2の単位画素3から垂直信号線13を介して出力されるアナログの画素信号に応じた信号電圧と、ランプ部19から供給されるランプ波とを比較することによって、画素信号の大きさを時間軸方向の情報パルス信号のパルス幅に変換する。比較部110の比較出力は、例えばランプ電圧が信号電圧よりも大なるときにはHighレベルHレベルになり、ランプ電圧が信号電圧以下のときにはLowレベルLレベルになる。ラッチ部108は、比較部110の比較出力を受けて、この比較出力が反転するタイミングで、クロック生成部18で生成された論理状態下位位相信号をラッチ保持/記憶する。演算回路106は、ラッチ部108にラッチされた下位位相信号に基づいて、下位カウンタ103のカウントクロックとなる下位計数信号を生成する。下位カウンタ103は、下位計数信号をカウントクロックとしてカウントを行う。これによって、デジタルデータの下位ビットを構成する下位計数値が得られる。上位カウンタ101は、クロック生成部18から出力されラッチ部108を通して入力されるクロック信号上位計数信号をカウントクロック第1のカウントクロックとしてカウントを行う。また、上位カウンタ101は、下位カウンタ103の出力信号をカウントクロック第2のカウントクロックとして、下位計数値の桁上りまたは桁下りに基づくカウントを行う。これによって、デジタルデータの上位ビットを構成する上位計数値が得られる。本実施形態の上位カウンタ101は、カウントクロックの切換えの際に上位計数値を保護するデータ保護機能を有している。ここで、ラッチ部108にラッチされた下位位相信号は、例えば8ビットのデータである。その場合、下位カウンタ103は3ビットのカウンタ回路である。また、上位カウンタ101は、例えば9ビットのカウンタ回路である。尚、これらは一例であって、これに限る必要はない。次に、本例の動作について説明する。ここでは、単位画素3の具体的な動作については説明を省略するが、周知のように単位画素3ではリセットレベルと信号レベルとが出力される。AD変換は、以下のようにして行われる。例えば所定の傾きで下降するランプ波と、単位画素3からの画素信号であるリセットレベルあるいは信号レベルの各電圧とを比較し、この比較処理で用いるランプ波が生成された時点から、リセットレベルや信号レベルの各電圧とランプ波ランプ電圧とが一致するまでの期間を、ラッチ部108を介して出力されるVCO100からのクロック例えばCK7によりカウントするとともに、一定の位相差を有する多相クロックCK0~CK7の論理状態で計測することによって、リセットレベルあるいは信号レベルの各大きさに対応したデジタルデータを得る。VCOからのクロックの信号数本例では8は、2のべき乗であることが望ましい。ここで、撮像部2の選択行の各単位画素3からは、アナログの画素信号として、1回目の読出し動作で画素信号の雑音を含むリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線13を通して列AD変換部16に時系列で入力される。尚、1回目の読出し動作で信号レベルが読み出され、その後の2回目の読出し動作でリセットレベルが読み出されても構わない。以下では、1回目および2回目の各読出し動作とその後の減算CDS処理の詳細について説明する。説明を容易にするため、上位カウンタ101および下位カウンタ103のカウントモードはダウンカウントモードであるものとし、上位カウンタ101および下位カウンタ103はカウントクロックの立下りエッジのタイミングでカウントを行うものとする。任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、制御部20は、ランプ部19に対して、ランプ波生成の制御データを供給する。これを受けてランプ部19は、比較部110の一方の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波を出力する。比較部110は、このランプ波とリセットレベルとを比較する。この間、上位カウンタ101は、VCO100から出力されるクロックをカウントクロックとしてカウントを行う。尚、VCO100のクロック信号の出力開始のタイミングと、ランプ波の出力開始のタイミングとは略同時であることが好ましいが、これに限らない。比較部110は、ランプ部19から与えられるランプ波と、リセットレベルとを比較し、双方の電圧が略一致したとき第1のタイミングに、比較出力を反転させる。この第1のタイミングにおいて、ラッチ部108はVCO100の論理状態を第1の下位位相信号として保持する。また、この第1のタイミングにおいて、上位カウンタ101はカウント動作を停止することで、論理状態を第1の上位計数値として保持する。制御部20は、所定の期間を経過すると、ランプ部19への制御データの供給と、クロック生成部18からの出力とを停止する。これにより、ランプ部19は、ランプ波の生成を停止する。続いて、上位カウンタ101に入力されるカウントクロックの切換えが行われる。切換え後のカウントクロックは、下位カウンタ103のMSBである3ビット目の出力信号である。尚、誤カウントの発生を抑制するため、上位カウンタ101の動作モードをデータ保護モードにしてカウントクロックの切換えが行われる。その後、演算回路106は、ラッチ部108に保持されている第1の下位位相信号に応じたクロック信号である第1の下位計数信号を生成し、下位カウンタ103へ出力する。下位カウンタ103は、第1の下位計数信号をカウントクロックとしてカウントを行う。これにより、第1の下位計数値が得られる。下位カウンタ103がカウントを行っている間、上位カウンタ101は下位カウンタ103における桁下りに応じてカウントを行う。続いて、下位カウンタ103が保持している第1の下位計数値および上位カウンタ101が保持している第1の上位計数値を構成する各ビットの値が反転される。その後、上位カウンタ101に入力されるカウントクロックの切換えが行われる。切換え後のカウントクロックは、VCO100から出力されるクロックである。尚、誤カウントの発生を抑制するため、上位カウンタ101の動作モードをデータ保護モードにしてカウントクロックの切換えが行われる。続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルを読み出し、1回目の読出しと同様な動作を行う。任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、制御部20は、ランプ部19に対して、ランプ波生成の制御データを供給する。これを受けてランプ部19は、比較部110の一方の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波を出力する。比較部110は、このランプ波と信号レベルとを比較する。この間、上位カウンタ101は、VCO100から出力されるクロックをカウントクロックとしてカウントを行う。尚、VCO100のクロック信号の出力開始のタイミングと、ランプ波の出力開始のタイミングとは略同時であることが好ましいが、これに限らない。比較部110は、ランプ部19から与えられるランプ波と、信号レベルとを比較し、双方の電圧が略一致したとき第2のタイミングに、比較出力を反転させる。この第2のタイミングにおいて、ラッチ部108はVCO100の論理状態を第2の下位位相信号として保持する。また、この第2のタイミングにおいて、上位カウンタ101はカウント動作を停止することで、論理状態を第2の上位計数値として保持する。これにより、リセットレベルと信号レベルとの差分に応じた上位計数値が得られる。制御部20は、所定の期間を経過すると、ランプ部19への制御データの供給と、クロック生成部18からの出力とを停止する。これにより、ランプ部19は、ランプ波の生成を停止する。続いて、上位カウンタ101に入力されるカウントクロックの切換えが行われる。切換え後のカウントクロックは、下位カウンタ103の3ビット目の出力信号である。尚、誤カウントの発生を抑制するため、上位カウンタ101の動作モードをデータ保護モードにしてカウントクロックの切換えが行われる。その後、演算回路106は、ラッチ部108に保持されている第2の下位位相信号に応じたクロック信号である第2の下位計数信号を生成し、下位カウンタ103へ出力する。下位カウンタ103は、第2の下位計数信号をカウントクロックとしてカウントを行う。これにより、リセットレベルと信号レベルとの差分に応じた下位計数値である第2の下位計数値が得られる。下位カウンタ103がカウントを行っている間、上位カウンタ101は下位カウンタ103における桁下りに応じてカウントを行う。上記のようにして、リセットレベルと信号レベルとの差分に応じた第2の下位計数値および第2の上位計数値が得られる。最後に、下位カウンタ103が保持している第2の下位計数値および上位カウンタ101が保持している第2の上位計数値を構成する各ビットの値が反転され、第2の下位計数値および第2の上位計数値からなるデジタルデータは、水平選択部14により水平信号線を介して出力部17に転送される。次に、列AD変換部16の各構成の詳細について説明する。図2は、図1の列AD変換部16について更に説明するために、比較部110を除いて一部を抜粋した詳細構成の一例を示している。以下では、図2に示す構成について説明する。図2に示す各構成は、図1に示した列AD変換部16内の各構成に対応しており、ラッチ部108、演算回路106、下位カウンタ103、切換え部109、上位カウンタ101が設けられている。演算回路106および下位カウンタ103は下位計数部を構成する。上位カウンタ101は上位計数部を構成する。図1のランプ部19、VCO100、比較部110と図2に示す各構成とで構成される部分が本発明のAD変換回路の一例である。ラッチ部108は、比較部110からの比較出力に相当する制御信号Holdにより、遅延ユニットを含むVCO100の出力であるクロック信号CK0~CK7の所定のタイミングでの論理状態下位位相信号をラッチするラッチ回路D0~D7を有する。各ラッチ回路D0~D7の論理状態は、制御信号LRSTによりリセットされる。ラッチ部108がラッチした下位位相信号は演算回路106に出力される。また、ラッチ部108のラッチ回路D7に入力されるクロック信号CK7は、上位カウンタ101がカウントを行うためのカウントクロックとして切換え部109に出力される。演算回路106は、制御信号CTLにより、ラッチ部108から出力された下位位相信号に基づいて下位計数信号を生成する。下位カウンタ103および上位カウンタ101は、ダウンカウントモードでカウントを行うバイナリカウンタ回路で構成されている。切換え部109は、制御信号SELにより、上位カウンタ101に入力されるカウントクロックを切り換える。下位カウンタ103/上位カウンタ101には、制御信号CLRST/CHRST、制御信号CLMODE/CHMODE、および制御信号REVが入力される。制御信号CLRST/CHRSTは、下位カウンタ103/上位カウンタ101の下位計数値/上位計数値をリセットする信号である。制御信号CLMODE/CHMODEは、下位カウンタ103/上位カウンタ101の動作をカウントモードとデータ保護モードの間で切り換える信号である。制御信号REVは、下位カウンタ103/上位カウンタ101の下位計数値/上位計数値を反転する信号である。本例においては、上位カウンタ101を構成するカウンタ回路には、正/負を判断するためのフラグ用カウンタ回路を設けても構わない。下位カウンタ103および上位カウンタ101の詳細については、図5を参照して後述する。尚、下位位相信号から下位計数信号を生成する場合、例えば図7に示すような構成を用いて、サーモコードに基づいたパルスと基準クロックとの論理演算により下位計数信号を生成することが好ましいが、この構成に限る必要はない。尚、図7の詳細については後段で詳しく説明する。次に、図2に示した構成の動作について具体例を用いて説明する。本説明では、下位カウンタ103として3ビットのダウンカウンタ回路、上位カウンタ101として9ビットのダウンカウンタ回路を用いた場合で説明する。遅延回路の出力である8個のクロック信号に基づく下位位相信号の状態数は全8状態状態0~7となる。ダウンカウントモードで計数した場合、例えば状態0であれば計数値は3’b000、例えば状態7であれば計数値は3’b001となる。上記の計数値の表記について説明する。3’bは計数値が3ビットの2進数であることを示す。000は下位カウンタ103の出力を示す。上位カウンタ101の計数値についても同様の表記を使用する。以下では、第1の画素信号とそれに続く第2の画素信号との減算CDS処理を行う例を説明する。本例では、2の補数を用いた2進数の減算を行う。図3および図4は各信号の波形を示している。図3は1回目の読出し時の各信号の波形を示し、図4は2回目の読出し時の各信号の波形を示している。尚、図3および図4において、OUT0、OUT1、OUT2は下位カウンタ103の出力を示し、OUT20は、12ビットのデジタルデータを構成する下位ビット0ビット目から2ビット目までを示し、OUT113は、デジタルデータを構成する上位ビット3ビット目から11ビット目までを示す。ここで、第1の画素信号の下位位相信号に相当する状態は状態2、第1の画素信号に基づく上位計数値は3、とし、第2の画素信号の下位位相信号に相当する状態は状態7、第2の画素信号に基づく上位計数値は7とする。すなわち、第1の画素信号は2628×3、第2の画素信号は6378×7にそれぞれ対応し、第2の画素信号から第1の画素信号を減算CDS処理した値は37となる。最初に、制御信号CLMODE/CHMODEがL状態となり、下位カウンタ103および上位カウンタ101の動作モードがカウントモードに設定される。続いて、制御信号CLRST/CHRSTにより、下位カウンタ103および上位カウンタ101の計数値がリセットされる。同時に、制御信号LRSTにより、ラッチ回路D0~D7の論理状態がリセットされる。制御信号SELはL状態に設定されているので、上位カウンタ101のカウントクロックはラッチ部108のラッチ回路D7の出力に設定される。したがって、比較処理の終了時点まで、クロック信号CK7がラッチ回路D7および切換え部109を介して上位カウンタ101に入力され、上位カウンタ101はクロック信号CK7をカウントクロックとしてカウントを行う。比較処理の開始時点で、下位カウンタ103が保持している値は3’b000、上位カウンタ101が保持している値は9’b000000000である。これらの値を12ビットで表現すると、12’b000000000000となる。所定の条件を満足する第1のタイミング前述した動作では、ランプ部19から与えられるランプ波とリセットレベルとの比較に係る第1のタイミングで、制御信号Holdが反転し、その時点のVCO100の論理状態であるクロック信号CK0~CK7の状態が保持される第1の下位位相信号。同時に、上位カウンタ101はカウント動作を停止する。この時点で、下位カウンタ103が保持している値は3’b000、上位カウンタ101が保持している値は9’b1111111013に相当である。これらの値を12ビットで表現すると、12’b111111101000となる。続いて、制御信号CLMODE/CHMODEがH状態となる。これにより、下位カウンタ103および上位カウンタ101の動作モードがデータ保護モードとなる。その後、制御信号SELがH状態に設定される。この時点の上位カウンタ101のカウントクロックは下位カウンタ103の3ビット目の出力信号である。尚、本例では下位カウンタ103の3ビット目の反転出力が上位カウンタ101に入力される。この時点で、下位カウンタ103が保持している値は3’b000、上位カウンタ101が保持している値は9’b1111111013に相当である。これらの値を12ビットで表現すると、12’b111111101000となる。続いて、制御信号CLMODE/CHMODEがL状態となる。これにより、下位カウンタ103および上位カウンタ101の動作モードがカウントモードとなる。その後、第1の下位位相信号の2進化処理を行う下位計数信号の生成については、図7~図9を参照して後述する。第1の下位位相信号の2進化処理によって演算回路106から下位カウンタ103にカウントクロックが出力され、下位カウンタ103はカウントを行う。下位カウンタ103の3ビット目の出力が0から1に変化するタイミングで、下位カウンタ103の3ビット目の反転出力が1から0に変化し、下位カウンタ103の計数値に桁下りが発生する。この桁下りにより上位カウンタ101の計数値が1だけ減算される。第1の下位位相信号の2進化処理が終了した時点で、下位カウンタ103が保持している値は3’b1102に相当、上位カウンタ101が保持している値は9’b1111111004に相当である。12ビットで表現すると、12’b111111100110となる。続いて、下位カウンタ103および上位カウンタ101の計数値が反転される。この時点で、下位カウンタ103が保持している値は3’b0011に相当、上位カウンタ101が保持している値は9’b0000000113に相当である。これらの値を12ビットで表現すると、12’b000000011001となる。2進数の減算では、値を反転した後、1を加算する必要があるが、後述するように、2回目の読出し時にも値を反転しているため、各反転後に1を加算することによる値の変化が相殺される。したがって、本例では、値を反転した後に1を加算していない。尚、反転時の下位カウンタ103および上位カウンタ101の動作の詳細については、図5および図6を参照して後述する。続いて、制御信号CLMODE/CHMODEがH状態となる。これにより、下位カウンタ103および上位カウンタ101の動作モードがデータ保護モードとなる。その後、制御信号SELがL状態に設定され、上位カウンタ101のカウントクロックはラッチ部108のラッチ回路D7の出力に設定される。この時点で、下位カウンタ103が保持している値は3’b0011に相当、上位カウンタ101が保持している値は9’b0000000113に相当である。これらの値を12ビットで表現すると、12’b000000011001となる。続いて、制御信号LRSTにより、ラッチ回路D0~D7がリセットされる。ここでは、制御信号CLRST/CHRSTによる下位カウンタ103および上位カウンタ101の計数値のリセットは行われない。その後、制御信号CLMODE/CHMODEがL状態となる。これにより、下位カウンタ103および上位カウンタ101の動作モードがカウントモードとなる。この時点で、下位カウンタ103が保持している値は3’b0011に相当、上位カウンタ101が保持している値は9’b0000000113に相当である。これらの値を12ビットで表現すると、12’b000000011001となる。所定の条件を満足する第2のタイミング前述した動作では、ランプ部19から与えられるランプ波と信号レベルとの比較に係る第2のタイミングで制御信号Holdが反転し、その時点のVCO100の論理状態であるクロック信号CK0~CK7の状態が保持される第2の下位位相信号。同時に、上位カウンタ101はカウント動作を停止する。この時点で、下位カウンタ103が保持している値は3’b0011に相当、上位カウンタ101が保持している値は9’b1111111004に相当である。これらの値を12ビットで表現すると、12’b111111100001となる。続いて、制御信号CLMODE/CHMODEがH状態となる。これにより、下位カウンタ103および上位カウンタ101の動作モードがデータ保護モードとなる。その後、制御信号SELがH状態に設定される。この時点の上位カウンタ101のカウントクロックは下位カウンタ103の3ビット目の出力信号である。尚、本例では下位カウンタ103の3ビット目の反転出力が上位カウンタ101に入力される。この時点で、下位カウンタ103が保持している値は3’b0011に相当、上位カウンタ101が保持している値は9’b1111111004に相当である。これらの値を12ビットで表現すると、12’b111111100001となる。続いて、制御信号CLMODE/CHMODEがL状態となる。これにより、下位カウンタ103および上位カウンタ101の動作モードがカウントモードとなる。その後、第2の下位位相信号の2進化処理を行う下位計数信号の生成については、図7~図9を参照して後述する。第2の下位位相信号の2進化処理によって演算回路106から下位カウンタ103にカウントクロックが出力され、下位カウンタ103はカウントを行う。下位カウンタ103の3ビット目の出力が0から1に変化するタイミングで、下位カウンタ103の3ビット目の反転出力が1から0に変化し、下位カウンタ103の計数値に桁下りが発生する。この桁下りにより上位カウンタ101の計数値が1だけ減算される。第2の下位位相信号の2進化処理が終了した時点で、下位カウンタ103が保持している値は3’b0106に相当、上位カウンタ101が保持している値は9’b1111110115に相当である。12ビットで表現すると、12’b111111011010となる。上記のように、下位カウンタ103および上位カウンタ101の計数値が負数であるため、最後に、下位カウンタ103および上位カウンタ101の計数値が反転される図4では省略。この時点で、下位カウンタ103が保持している値は3’b1015に相当、上位カウンタ101が保持している値は9’b0000001004に相当である。これらの値を12ビットで表現すると、12’b00000010010137に相当となる。2進数の減算では、値を反転した後、1を加算する必要があるが、前述したように、1回目の読出し時にも値を反転しているため、各反転後に1を加算することによる値の変化が相殺される。したがって、本例では、値を反転した後に1を加算していない。第2の下位計数値および第2の上位計数値からなるデジタルデータは、水平選択部14により水平信号線を介して出力部17に転送される。尚、2回目の読出し時におけるデジタルデータの反転は、デジタルデータが出力部17に転送された後でも構わない。上記の動作により、第1の画素信号と第2の画素信号との差分に応じた2進化データが得られる。次に、下位カウンタ103および上位カウンタ101に使用されるバイナリカウンタ回路の詳細を説明する。図5は、下位カウンタ103および上位カウンタ101を構成する1ビット分のカウンタ回路Bitmm:0~n1の構成の一例を示している。図5に示すカウンタ回路Bitmは、フリップフロップDFF、AND回路AND1、OR回路OR1、切換えスイッチSWで構成されている。フリップフロップ回路DFFはDフリップフロップで構成されている。AND回路AND1は、前段のカウンタ回路Bitm1の出力信号CKm1と制御信号CNTENのAND演算を行うことにより、カウントクロックを有効/無効にするためのパルスを出力する。OR回路OR1は、AND回路AND1の出力信号と制御信号REVのOR演算を行うことにより、ビットを反転するためのパルスを生成する。切換えスイッチSWは、ビット値を保護するため、制御信号CKS図2~図4の制御信号CLMODE/CHMODEに対応に基づいて、入力端子Dと出力端子Qが接続された状態と、入力端子Dと反転出力端子QBが接続された状態とを切り換える。カウンタ回路Bitmがn個接続されるとnビットのカウンタ回路が構成される。尚、カウンタ回路を構成する各ビットは略同様な構成が望ましいが、これに限らない。次に、カウンタ回路Bitmの動作、特にビットの反転動作について説明する。図6はカウンタ回路Bitmの動作に係る各信号の波形を示している。図6は特に、ビットの反転動作を中心とした動作に係る各信号の波形を示している。尚、カウント動作時の制御信号CKSはL状態、制御信号CNTENはH状態、制御信号REVはL状態である。カウント動作後に、制御信号CKSがH状態となる。これにより、カウンタ回路Bitmの出力端子Qと入力端子Dが接続されるため、カウンタ回路Bitmの出力は変化せずに一定の状態を保ち、各ビット値が保護される。続いて、制御信号CNTENがL状態となる。これにより、カウントクロックの入力が無効となる。続いて、制御信号CKSがL状態となり、カウンタ回路Bitmの反転出力端子QBと入力端子Dが接続される。これにより、入力端子Dに入力される信号の状態が反転する。その後、制御信号REVがL状態からH状態に変化し、さらにL状態に変化する。制御信号REVがH状態からL状態に変化した時点でフリップフロップ回路DFFは、入力端子Dに入力される信号を保持し、出力端子Qから出力する。上記のように、制御信号CKSがL状態となった時点で入力端子Dに入力される信号の状態が反転しているため、制御信号REVがH状態からL状態に変化することにより、カウンタ回路Bitmの出力、即ち各ビット値が反転される。その後、制御信号CKSがH状態となる。これにより、カウンタ回路Bitmの出力端子Qと入力端子Dが接続されるため、カウンタ回路Bitmの出力は変化せずに一定の状態を保ち、各ビット値が保護される。続いて、制御信号CNTENがH状態となる。これにより、カウントクロックの入力が有効となる。最後に、制御信号CKSがL状態となり、カウンタ回路Bitmの反転出力端子QBと入力端子Dが接続される。上記の動作により、各ビット値を反転した値を初期値として、再びカウント動作を行うことが可能となる。尚、上位カウンタ101に入力されるカウントクロックの切換えを行う際のデータ保護モードの動作は、図6においてデータ保護モードと記載されている期間の動作と同様である。次に、演算回路106の詳細について説明する。図7は、演算回路106における下位計数信号の生成について説明するために、演算回路106の周辺の構成を含む詳細構成の一例を示している。図7に示す構成のうち、ラッチ部108および下位カウンタ103については前述した通りである。以下では、演算回路106の構成について説明する。図7に示すように、演算回路106は、ラッチ回路DTMP、AND回路AND2、RSラッチRS1、AND回路AND3で構成される。ラッチ回路DTMPは、パルス信号TMPLATに従って、ラッチ回路D0~D7の出力を所定の順番で一時的に保持する。また、ラッチ回路DTMPは制御信号LATSETによってリセットされる。AND回路AND2は、ラッチ回路D0~D7の何れか1つの出力とラッチ回路DTMPの反転出力QBとのAND演算を行う。RSラッチRS1にはAND回路AND2の出力と制御信号RSLRSTが入力される。RSラッチRS1は、制御信号RSLRSTによってリセットされた後、AND回路AND2の出力がL状態からH状態に変化するときに出力QがL状態からH状態に変化し、その後、制御信号RSLRSTによってリセットされるまで、AND回路AND2の出力にかかわらず出力QをH状態に保つ。AND回路AND3は、RSラッチRS1の出力と計数信号LATCNT基準クロックとのAND演算を行う。次に、演算回路106の動作について説明する。図8および図9は、下位計数信号生成時の動作を示している。図8は、遅延回路から出力されるクロック信号CK0~CK7の波形を示している。図8においてパルス信号STARTPは、遅延回路に入力されるパルス信号である。クロック信号CK0~CK7の状態は、図8に示す状態0~状態7のいずれかとなる。ラッチ部108のラッチ回路D0~D7は、制御信号Holdにより、クロック信号CK0~CK7の状態下位位相信号をラッチする。図9は、下位計数信号を生成する動作に係る各信号の波形を示している。以下では、第1の下位位相信号から第1の下位計数信号を生成し、第2の下位位相信号から第2の下位計数信号を生成する具体例を説明する。ここで、第1の下位位相信号に相当する状態は状態7とし、第2の下位位相信号に相当する状態は状態3とする。本例の場合、第1の下位位相信号から第1の下位計数信号は7パルス生成され、第2の下位位相信号から第2の下位計数信号は3パルス生成される。生成された各パルスは下位カウンタ103のカウントクロックとして入力される。まず、動作の概略を説明する。制御信号SW0~SW7およびパルス信号TMPLATにより、下位位相信号に応じたパルスが生成され、そのパルスに基づいてサーモコード本例の場合、H状態からL状態へ変化するエッジ位置が検出される。ラッチ回路Dの出力Qとラッチ回路DTMPの反転出力QBのAND演算の結果がH状態となった場合、そのH状態がRSラッチRS1に入力されることでサーモコードが検出される。また、RSラッチRS1の出力と計数信号LATCNTのAND演算の結果として下位計数信号のパルスが生成され、下位カウンタ103のカウントクロックとなる。以下では、詳細な動作を説明する。尚、下位カウンタ103の詳細な動作については既に説明したため、以下では下位カウンタ103の動作の説明を省略する。所定の条件を満足する第1の時点前述した動作では、ランプ部19から与えられるランプ波とリセットレベルとの比較に係る第1のタイミングに相当で、制御信号Holdが変化することにより、遅延回路から出力されるクロック信号CK1~CK7の状態がラッチ部108に保持される。この時点でラッチ回路D0~D7に保持されている状態が第1の下位位相信号に対応する。制御信号CLMODEがL状態であるため、下位カウンタ103の動作モードがカウントモードに設定される。さらに、制御信号LATSETによりラッチ回路DTMPがリセットされ、制御信号CLRSTにより下位カウンタ103の計数値がリセットされ、制御信号RSLRSTによりRSラッチRS1がリセットされる。この時点のRSラッチRS1の出力QはL状態である。続いて、制御信号SWが所定の順にONとなる。制御信号SW7がONされると、ラッチ回路D7からL状態の信号が出力される。パルス信号TMPLATにより、ラッチ回路DTMPの反転出力QBは、制御信号LATSETによりリセットされたときのL状態となる。ラッチ回路DTMPのL状態の出力とラッチ回路D7のL状態の出力により、AND回路AND2の出力はL状態となる。RSラッチRS1の入力SはL状態となるため、RSラッチRS1の出力QはL状態のままである。続いて、制御信号SW6がONされると、ラッチ回路D6からH状態の信号が出力される。パルス信号TMPLATにより、ラッチ回路DTMPの反転出力QBは、ラッチ回路D7の出力Lに基づくH状態となる。ラッチ回路DTMPのH状態の出力とラッチ回路D6のH状態の出力により、AND回路AND2の出力はH状態となる。RSラッチRS1の入力SはH状態となるため、RSラッチRS1の出力QはH状態となる。RSラッチRS1の出力Qと計数信号LATCNTにより、AND回路AND2から1パルス分のカウントクロックが出力される。続いて、制御信号SW5がONされると、ラッチ回路D5からH状態の信号が出力される。パルス信号TMPLATにより、ラッチ回路DTMPの反転出力QBは、ラッチ回路D6の出力Hに基づくL状態となる。ラッチ回路DTMPのL状態の出力とラッチ回路D6のH状態の出力により、AND回路AND2の出力はL状態となる。RSラッチRS1の入力SはL状態となるが、RSラッチRS1に入力される制御信号RSLRSTがL状態であるため、RSラッチRS1の出力QはH状態のままである。RSラッチRS1の出力Qと計数信号LATCNTにより、AND回路AND2から1パルス分のカウントクロックが出力される。これ以降、制御信号SW4~SW0が順にONされるが、RSラッチRS1の入力SはL状態を保つため、RSラッチRS1の出力QはH状態を保つ。このため、制御信号SW4~SW0が順にONされたとき、RSラッチRS1の出力Qと計数信号LATCNTにより、AND回路AND2からカウントクロックのパルスが出力される。したがって、下位カウンタ103のカウントクロックとなる第1の下位計数信号が合計で7パルス生成される。以上により、第1の下位計数信号の生成が終了する。続いて、所定の条件を満足する第2の時点前述した動作では、ランプ部19から与えられるランプ波と信号レベルとの比較に係る第2のタイミングに相当で、制御信号Holdが変化することにより、遅延回路から出力されるクロック信号CK1~CK7の状態がラッチ部108に保持される。この時点でラッチ回路D0~D7に保持されている状態が第2の下位位相信号に対応する。続いて、制御信号CLMODEがH状態となり、下位カウンタ103の各ビットの値が反転された後、制御信号CLMODEがL状態となり、下位カウンタ103の動作モードがカウントモードに設定される。さらに、制御信号LATSETによりラッチ回路DTMPがリセットされ、制御信号RSLRSTによりRSラッチRS1がリセットされる。ここでは、下位カウンタ103のリセットは行わない。この時点のRSラッチRS1の出力QはL状態である。続いて、制御信号SWが所定の順にONとなる。制御信号SW7がONされると、ラッチ回路D7からH状態の信号が出力される。パルス信号TMPLATにより、ラッチ回路DTMPの反転出力QBは、制御信号LATSETによりリセットされたときのL状態となる。ラッチ回路DTMPのL状態の出力とラッチ回路D7のH状態の出力により、AND回路AND2の出力はL状態となる。RSラッチRS1の入力SはL状態となるため、RSラッチRS1の出力QはL状態のままである。続いて、制御信号SW6がONされると、ラッチ回路D6からL状態の信号が出力される。パルス信号TMPLATにより、ラッチ回路DTMPの反転出力QBは、ラッチ回路D7の出力Hに基づくL状態となる。ラッチ回路DTMPのL状態の出力とラッチ回路D6のL状態の出力により、AND回路AND2の出力はL状態となる。RSラッチRS1の入力SがL状態のままであるため、RSラッチRS1の出力QはL状態のままである。RSラッチRS1の出力Qと計数信号LATCNTにより、AND回路AND2からカウントクロックのパルスは出力されない。これ以降、制御信号SW5~SW3が順にONされるが、RSラッチRS1の入力SはL状態を保つため、RSラッチRS1の出力QはL状態を保つ。このため、制御信号SW5~SW3が順にONされたとき、RSラッチRS1の出力Qと計数信号LATCNTにより、AND回路AND2からカウントクロックのパルスは出力されない。続いて、制御信号SW2がONされると、ラッチ回路D2からH状態の信号が出力される。パルス信号TMPLATにより、ラッチ回路DTMPの反転出力QBは、ラッチ回路D3の出力Lに基づくH状態となる。ラッチ回路DTMPのH状態の出力とラッチ回路D2のH状態の出力により、AND回路AND2の出力はH状態となる。RSラッチRS1の入力SはH状態となるため、RSラッチRS1の出力QはH状態となる。RSラッチRS1の出力Qと計数信号LATCNTにより、AND回路AND2からカウントクロックのパルスが出力される。これ以降、制御信号SW1~SW0が順にONされるが、RSラッチRS1の入力SはL状態を保つため、RSラッチRS1の出力QはH状態を保つ。このため、制御信号SW1~SW0が順にONされたとき、RSラッチRS1の出力Qと計数信号LATCNTにより、AND回路AND2からカウントクロックのパルスが出力される。したがって、下位カウンタ103のカウントクロックとなる第2の下位計数信号が合計で3パルス生成される。以上により、第2の下位計数信号の生成が終了する。図7に示す構成により、下位位相信号から下位計数信号を生成する回路を簡易な回路構成で実現することができる。上述したように、本実施形態によれば、カウントクロックの切換えの際に上位カウンタ101が保持している計数値が保護されるので、カウントクロックの切換えに伴う誤カウントの発生を抑制することができる。また、下位カウンタ103および上位カウンタ101は1種類のカウントモード本実施形態ではダウンカウントモードのみを備えていればよいので、簡易な回路構成でAD変換回路を実現することができる。また、遅延回路として、複数の遅延ユニットをリング状に接続した円環遅延回路を使用することによって、下位位相信号の各位相の精度を向上することができる。また、本実施形態のAD変換回路を撮像装置に適用することによって、高画質な画像を得ることができる。第2の実施形態次に、本発明の第2の実施形態を説明する。本実施形態による撮像装置の構成は、列AD変換部16を除いて、図1に示した構成と同様である。それ以外は、略同様であるので説明を省略する。図10は、図1の列AD変換部16について更に説明するために、比較部110を除いて一部を抜粋した詳細構成の一例を示している。以下では、図10に示す構成について説明する。図10に示すように、ラッチ部108、演算回路106、下位調整回路104、下位カウンタ103、切換え部109、上位カウンタ101が設けられている。下位調整回路104、下位カウンタ103、上位カウンタ101以外の構成は、図2に示す構成と同様であるので、説明を省略する。下位調整回路104は下位調整部を構成しており、下位カウンタ103が保持している値が反転された後、制御信号LCNTに基づいて、その値を調整するための調整パルスを生成し、下位カウンタ103に出力する。下位カウンタ103および上位カウンタ101は、アップカウントモードでカウントを行うバイナリカウンタ回路で構成されている。図1のランプ部19、VCO100、比較部110と図10に示す各構成とで構成される部分が本発明のAD変換回路の一例である。次に、本例の動作について説明する。以下では、1回目および2回目の各読出し動作とその後の減算CDS処理の詳細について説明する。説明を容易にするため、上位カウンタ101および下位カウンタ103のカウントモードはアップカウントモードであるものとし、上位カウンタ101および下位カウンタ103はカウントクロックの立下りエッジのタイミングでカウントを行うものとする。また、前述した動作と同様の動作については、適宜、説明を省略する。任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、ランプ部19はランプ波を出力する。比較部110は、このランプ波とリセットレベルとを比較する。この間、上位カウンタ101は、VCO100から出力されるクロックをカウントクロックとしてカウントを行う。比較部110は、ランプ部19から与えられるランプ波と、リセットレベルとを比較し、双方の電圧が略一致したとき第1のタイミングに、比較出力を反転させる。この第1のタイミングにおいて、ラッチ部108はVCO100の論理状態を第1の下位位相信号として保持する。また、この第1のタイミングにおいて、上位カウンタ101はカウント動作を停止することで、論理状態を第1の上位計数値として保持する。続いて、ランプ部19は、ランプ波の生成を停止する。続いて、上位カウンタ101に入力されるカウントクロックの切換えが行われる。切換え後のカウントクロックは、下位カウンタ103の3ビット目の出力信号である。尚、誤カウントの発生を抑制するため、上位カウンタ101の動作モードをデータ保護モードにしてカウントクロックの切換えが行われる。その後、演算回路106は、ラッチ部108に保持されている第1の下位位相信号に応じたクロック信号である第1の下位計数信号を生成し、下位カウンタ103へ出力する。下位カウンタ103は、第1の下位計数信号をカウントクロックとしてカウントを行う。これにより、第1の下位計数値が得られる。下位カウンタ103がカウントを行っている間、上位カウンタ101は下位カウンタ103における桁上りに応じてカウントを行う。続いて、下位カウンタ103が保持している第1の下位計数値および上位カウンタ101が保持している第1の上位計数値を構成する各ビットの値が反転される。続いて、下位調整回路104が調整パルスを生成し、下位カウンタ103に出力する。下位カウンタ103は、調整パルスをカウントクロックとしてカウントを行う。その後、上位カウンタ101に入力されるカウントクロックの切換えが行われる。切換え後のカウントクロックは、VCO100から出力されるクロックである。尚、誤カウントの発生を抑制するため、上位カウンタ101の動作モードをデータ保護モードにしてカウントクロックの切換えが行われる。続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルを読み出し、1回目の読出しと同様な動作を行う。任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、ランプ部19はランプ波を出力する。比較部110は、このランプ波と信号レベルとを比較する。この間、上位カウンタ101は、VCO100から出力されるクロックをカウントクロックとしてカウントを行う。比較部110は、ランプ部19から与えられるランプ波と、信号レベルとを比較し、双方の電圧が略一致したとき第2のタイミングに、比較出力を反転させる。この第2のタイミングにおいて、ラッチ部108はVCO100の論理状態を第2の下位位相信号として保持する。また、この第2のタイミングにおいて、上位カウンタ101はカウント動作を停止することで、論理状態を第2の上位計数値として保持する。これにより、リセットレベルと信号レベルとの差分に応じた上位計数値が得られる。続いて、ランプ部19は、ランプ波の生成を停止する。続いて、上位カウンタ101に入力されるカウントクロックの切換えが行われる。切換え後のカウントクロックは、下位カウンタ103の3ビット目の出力信号である。尚、誤カウントの発生を抑制するため、上位カウンタ101の動作モードをデータ保護モードにしてカウントクロックの切換えが行われる。その後、演算回路106は、ラッチ部108に保持されている第2の下位位相信号に応じたクロック信号である第2の下位計数信号を生成し、下位カウンタ103へ出力する。下位カウンタ103は、第2の下位計数信号をカウントクロックとしてカウントを行う。これにより、リセットレベルと信号レベルとの差分に応じた下位計数値である第2の下位計数値が得られる。下位カウンタ103がカウントを行っている間、上位カウンタ101は下位カウンタ103における桁上りに応じてカウントを行う。上記のようにして、リセットレベルと信号レベルとの差分に応じた第2の下位計数値および第2の上位計数値が得られる。第2の下位計数値および第2の上位計数値からなるデジタルデータは、水平選択部14により水平信号線を介して出力部17に転送される。次に、図10に示した構成の動作について具体例を用いて説明する。本説明では、下位カウンタ103として3ビットのアップカウンタ回路、上位カウンタ101として9ビットのアップカウンタ回路を用いた場合で説明する。以下の説明において、図2に示した構成の動作と同様の部分については、適宜、説明を省略する。以下では、第1の画素信号とそれに続く第2の画素信号との減算CDS処理を行う例を説明する。本例では、2の補数を用いた2進数の減算を行う。図11および図12は各信号の波形を示している。図11は1回目の読出し時の各信号の波形を示し、図12は2回目の読出し時の各信号の波形を示している。ここで、第1の画素信号の下位位相信号に相当する状態は状態2、第1の画素信号に基づく上位計数値は3、とし、第2の画素信号の下位位相信号に相当する状態は状態7、第2の画素信号に基づく上位計数値は7とする。すなわち、第1の画素信号は2628×3、第2の画素信号は6378×7にそれぞれ対応し、第2の画素信号から第1の画素信号を減算CDS処理した値は37となる。最初に、制御信号CLMODE/CHMODEがL状態となり、下位カウンタ103および上位カウンタ101の動作モードがカウントモードに設定される。続いて、制御信号CLRST/CHRSTにより、下位カウンタ103および上位カウンタ101の計数値がリセットされる。同時に、制御信号LRSTにより、ラッチ回路D0~D7の論理状態がリセットされる。制御信号SELはL状態に設定されているので、上位カウンタ101のカウントクロックはラッチ部108のラッチ回路D7の出力に設定される。したがって、比較処理の終了時点まで、クロック信号CK7がラッチ回路D7および切換え部109を介して上位カウンタ101に入力され、上位カウンタ101はクロック信号CK7をカウントクロックとしてカウントを行う。比較処理の開始時点で、下位カウンタ103が保持している値は3’b000、上位カウンタ101が保持している値は9’b000000000である。これらの値を12ビットで表現すると、12’b000000000000となる。所定の条件を満足する第1のタイミング前述した動作では、ランプ部19から与えられるランプ波とリセットレベルとの比較に係る第1のタイミングで、制御信号Holdが反転し、その時点のVCO100の論理状態であるクロック信号CK0~CK7の状態が保持される第1の下位位相信号。同時に、上位カウンタ101はカウント動作を停止する。この時点で、下位カウンタ103が保持している値は3’b000、上位カウンタ101が保持している値は9’b0000000113に相当である。これらの値を12ビットで表現すると、12’b000000011000となる。続いて、制御信号CLMODE/CHMODEがH状態となる。これにより、下位カウンタ103および上位カウンタ101の動作モードがデータ保護モードとなる。その後、制御信号SELがH状態に設定される。この時点の上位カウンタ101のカウントクロックは下位カウンタ103の3ビット目の出力信号である。この時点で、下位カウンタ103が保持している値は3’b000、上位カウンタ101が保持している値は9’b0000000113に相当である。これらの値を12ビットで表現すると、12’b000000011000となる。続いて、制御信号CLMODE/CHMODEがL状態となる。これにより、下位カウンタ103および上位カウンタ101の動作モードがカウントモードとなる。その後、第1の下位位相信号の2進化処理を行う。第1の下位位相信号の2進化処理によって演算回路106から下位カウンタ103にカウントクロックが出力され、下位カウンタ103はカウントを行う。本例では下位カウンタ103の計数値に桁上りが発生しないので、上位カウンタ101の計数値は変化しない。第1の下位位相信号の2進化処理が終了した時点で、下位カウンタ103が保持している値は3’b0102に相当、上位カウンタ101が保持している値は9’b0000000113に相当である。これらの値を12ビットで表現すると、12’b000000011010となる。続いて、下位カウンタ103および上位カウンタ101の計数値が反転される。この時点で、下位カウンタ103が保持している値は3’b1013に相当、上位カウンタ101が保持している値は9’b1111111004に相当である。これらの値を12ビットで表現すると、12’b111111100101となる。2進数の減算では、値を反転した後、1を加算する必要があるため、下位調整回路104は、制御信号LCNTに基づいて1パルス分の調整パルスを生成し、下位カウンタ103に出力する。下位カウンタ103は、調整パルスをカウントクロックとしてカウントを行う。このカウントにより、下位カウンタ103の計数値が1だけ増加する。尚、本例では、下位カウンタ103の3ビット目の出力信号が上位カウンタ101に入力されることで下位カウンタ103と上位カウンタ101が1つのカウンタ回路を形成して動作しているため、計数値の調整は下位カウンタ103についてのみ行えばよい。続いて、制御信号CLMODE/CHMODEがH状態となる。これにより、下位カウンタ103および上位カウンタ101の動作モードがデータ保護モードとなる。その後、制御信号SELがL状態に設定され、上位カウンタ101のカウントクロックはラッチ部108のラッチ回路D7の出力に設定される。この時点で、下位カウンタ103が保持している値は3’b1102に相当、上位カウンタ101が保持している値は9’b1111111004に相当である。これらの値を12ビットで表現すると、12’b111111100110となる。続いて、制御信号LRSTにより、ラッチ回路D0~D7がリセットされる。ここでは、制御信号CLRST/CHRSTによる下位カウンタ103および上位カウンタ101の計数値のリセットは行われない。その後、制御信号CLMODE/CHMODEがL状態となる。これにより、下位カウンタ103および上位カウンタ101の動作モードがカウントモードとなる。この時点で、下位カウンタ103が保持している値は3’b1102に相当、上位カウンタ101が保持している値は9’b1111111004に相当である。これらの値を12ビットで表現すると、12’b111111100110となる。所定の条件を満足する第2のタイミング前述した動作では、ランプ部19から与えられるランプ波と信号レベルとの比較に係る第2のタイミングで制御信号Holdが反転し、その時点のVCO100の論理状態であるクロック信号CK0~CK7の状態が保持される第2の下位位相信号。同時に、上位カウンタ101はカウント動作を停止する。この時点で、下位カウンタ103が保持している値は3’b1102に相当、上位カウンタ101が保持している値は9’b0000000113に相当である。これらの値を12ビットで表現すると、12’b000000011110となる。続いて、制御信号CLMODE/CHMODEがH状態となる。これにより、下位カウンタ103および上位カウンタ101の動作モードがデータ保護モードとなる。その後、制御信号SELがH状態に設定される。この時点の上位カウンタ101のカウントクロックは下位カウンタ103の3ビット目の出力信号である。この時点で、下位カウンタ103が保持している値は3’b1102に相当、上位カウンタ101が保持している値は9’b0000000113に相当である。これらの値を12ビットで表現すると、12’b000000011110となる。続いて、制御信号CLMODE/CHMODEがL状態となる。これにより、下位カウンタ103および上位カウンタ101の動作モードがカウントモードとなる。その後、第2の下位位相信号の2進化処理を行う。第2の下位位相信号の2進化処理によって演算回路106から下位カウンタ103にカウントクロックが出力され、下位カウンタ103はカウントを行う。下位カウンタ103の3ビット目の出力が1から0に変化するタイミングで、下位カウンタ103の計数値に桁上りが発生する。この桁上りにより上位カウンタ101の計数値が1だけ加算される。第2の下位位相信号の2進化処理が終了した時点で、下位カウンタ103が保持している値は3’b1015に相当、上位カウンタ101が保持している値は9’b0000001004に相当である。これらの値を12ビットで表現すると、12’b00000010010137に相当となる。第2の下位計数値および第2の上位計数値からなるデジタルデータは、水平選択部14により水平信号線を介して出力部17に転送される。上記の動作により、第1の画素信号と第2の画素信号との差分に応じた2進化データが得られる。上述したように、本実施形態によれば、カウントクロックの切換えの際に上位カウンタ101が保持している計数値が保護されるので、カウントクロックの切換えに伴う誤カウントの発生を抑制することができる。また、下位カウンタ103および上位カウンタ101は1種類のカウントモード本実施形態ではアップカウントモードのみを備えていればよいので、簡易な回路構成でAD変換回路を実現することができる。また、下位調整回路104が調整パルスを出力し、下位カウンタ103が調整パルスをカウントパルスとしてカウントを行うことによって、このカウントの直前に行われる計数値の反転と連動して2進数の減算を実現することができる。第3の実施形態次に、本発明の第3の実施形態を説明する。本実施形態による撮像装置の構成は、列AD変換部16を除いて、図1に示した構成と同様である。それ以外は、略同様であるので説明を省略する。図13は、図1の列AD変換部16について更に説明するために、比較部110を除いて一部を抜粋した詳細構成の一例を示している。以下では、図13に示す構成について説明する。図13に示すように、ラッチ部108、演算回路106、下位カウンタ103a,103b、判定部105、切換え部109、上位カウンタ101が設けられている。下位カウンタ103a,103b、判定部105、上位カウンタ101以外の構成は、図2に示す構成と同様であるので、説明を省略する。下位カウンタ103a,103bは4ビットのバイナリカウンタ回路を構成する。下位カウンタ103aが1ビット目~3ビット目の計数値をカウントし、下位カウンタ103bが4ビット目フラグ用ビットの計数値をカウントする。下位カウンタ103bは、下位カウンタ103aがカウントを行ったときに発生する桁下りに応じてカウントを行うフラグ用カウンタである。尚、本例では下位カウンタ103aの3ビット目の反転出力が下位カウンタ103bに入力される。また、第1の実施形態および第2の実施形態では計数値のリセットを行うための制御信号CHRSTが上位カウンタ101に入力されているが、本実施形態では計数値を所定の値にセットするための制御信号CHSETが上位カウンタ101に入力される。即ち、本実施形態の上位カウンタ101はデータセット機能を有する。判定部105は、制御信号FLAGで指定される期間において、下位カウンタ103bの出力信号に基づいて、上位計数値の調整が必要であるか否かを判定する。上位計数値の調整が必要であると判定される場合、判定部105は、上位計数値の減算を行うためのカウントクロックを切換え部109に出力する。図1のランプ部19、VCO100、比較部110と図13に示す各構成とで構成される部分が本発明のAD変換回路の一例である。次に、本例の動作について説明する。以下では、1回目および2回目の各読出し動作とその後の減算CDS処理の詳細について説明する。説明を容易にするため、上位カウンタ101および下位カウンタ103a,103bのカウントモードはダウンカウントモードであるものとし、上位カウンタ101および下位カウンタ103a,103bはカウントクロックの立下りエッジのタイミングでカウントを行うものとする。また、前述した動作と同様の動作については、適宜、説明を省略する。第1の実施形態および第2の実施形態では、1回目の読出し時と2回目の読出し時のそれぞれにおいてカウントクロックの切換えが行われているが、本実施形態では2回目の読出し時のみカウントクロックの切換えが行われる。任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、ランプ部19はランプ波を出力する。比較部110は、このランプ波とリセットレベルとを比較する。この間、上位カウンタ101は、VCO100から出力されるクロックをカウントクロックとしてカウントを行う。比較部110は、ランプ部19から与えられるランプ波と、リセットレベルとを比較し、双方の電圧が略一致したとき第1のタイミングに、比較出力を反転させる。この第1のタイミングにおいて、ラッチ部108はVCO100の論理状態を第1の下位位相信号として保持する。また、この第1のタイミングにおいて、上位カウンタ101はカウント動作を停止することで、論理状態を第1の上位計数値として保持する。続いて、ランプ部19は、ランプ波の生成を停止する。その後、演算回路106は、ラッチ部108に保持されている第1の下位位相信号に応じたクロック信号である第1の下位計数信号を生成し、下位カウンタ103aへ出力する。下位カウンタ103aは、第1の下位計数信号をカウントクロックとしてカウントを行い、下位カウンタ103bは、下位カウンタ103aの3ビット目の出力信号をカウントクロックとしてカウントを行う。これにより、第1の下位計数値が得られる。続いて、下位カウンタ103a,103bが保持している第1の下位計数値および上位カウンタ101が保持している第1の上位計数値を構成する各ビットの値が反転される。続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルを読み出し、1回目の読出しと同様な動作を行う。任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、ランプ部19はランプ波を出力する。比較部110は、このランプ波と信号レベルとを比較する。この間、上位カウンタ101は、VCO100から出力されるクロックをカウントクロックとしてカウントを行う。比較部110は、ランプ部19から与えられるランプ波と、信号レベルとを比較し、双方の電圧が略一致したとき第2のタイミングに、比較出力を反転させる。この第2のタイミングにおいて、ラッチ部108はVCO100の論理状態を第2の下位位相信号として保持する。また、この第2のタイミングにおいて、上位カウンタ101はカウント動作を停止することで、論理状態を第2の上位計数値として保持する。これにより、リセットレベルと信号レベルとの差分に応じた上位計数値が得られる。続いて、ランプ部19は、ランプ波の生成を停止する。その後、演算回路106は、ラッチ部108に保持されている第2の下位位相信号に応じたクロック信号である第2の下位計数信号を生成し、下位カウンタ103aへ出力する。下位カウンタ103aは、第2の下位計数信号をカウントクロックとしてカウントを行い、下位カウンタ103bは、下位カウンタ103aの3ビット目の出力信号をカウントクロックとしてカウントを行う。これにより、リセットレベルと信号レベルとの差分に応じた下位計数値である第2の下位計数値が得られる。続いて、上位カウンタ101に入力されるカウントクロックの切換えが行われる。切換え後のカウントクロックは、下位カウンタ103bの出力信号に基づく判定部105の出力信号である。尚、誤カウントの発生を抑制するため、上位カウンタ101の動作モードをデータ保護モードにしてカウントクロックの切換えが行われる。判定部105は、下位カウンタ103bの出力信号がH状態である場合にはカウントクロックを出力し、下位カウンタ103bの出力信号がL状態である場合にはカウントクロックを出力しない。判定部105からカウントクロックが出力された場合、上位カウンタ101の上位計数値が1だけ減算される。上記のようにして、リセットレベルと信号レベルとの差分に応じた第2の下位計数値および第2の上位計数値が得られる。最後に、下位カウンタ103a,103bが保持している第2の下位計数値および上位カウンタ101が保持している第2の上位計数値を構成する各ビットの値が反転され、第2の下位計数値および第2の上位計数値からなるデジタルデータは、水平選択部14により水平信号線を介して出力部17に転送される。次に、図13に示した構成の動作について具体例を用いて説明する。本説明では、下位カウンタ103a,103bとして合計で4ビットのダウンカウンタ回路、上位カウンタ101として9ビットのダウンカウンタ回路を用いた場合で説明する。以下の説明において、下位カウンタ103a,103bの出力を例えば0000のように表記する。0は下位カウンタ103bの出力を示し、000は下位カウンタ103aの出力を示す。以下の説明において、図2に示した構成の動作と同様の部分については、適宜、説明を省略する。以下では、第1の画素信号とそれに続く第2の画素信号との減算CDS処理を行う例を説明する。本例では、2の補数を用いた2進数の減算を行う。図14および図15は各信号の波形を示している。図14は1回目の読出し時の各信号の波形を示し、図15は2回目の読出し時の各信号の波形を示している。ここで、第1の画素信号の下位位相信号に相当する状態は状態7、第1の画素信号に基づく上位計数値は3、とし、第2の画素信号の下位位相信号に相当する状態は状態7、第2の画素信号に基づく上位計数値は7とする。すなわち、第1の画素信号は3178×3、第2の画素信号は6378×7にそれぞれ対応し、第2の画素信号から第1の画素信号を減算CDS処理した値は32となる。最初に、制御信号CLMODE/CHMODEがL状態となり、下位カウンタ103a,103bおよび上位カウンタ101の動作モードがカウントモードに設定される。続いて、制御信号CLRSTにより、下位カウンタ103a,103bの計数値がリセットされる。また、制御信号CHSETにより、上位カウンタ101の計数値が所定の値この場合、9’b111111111にセットされる。同時に、制御信号LRSTにより、ラッチ回路D0~D7の論理状態がリセットされる。制御信号SELはL状態に設定されているので、上位カウンタ101のカウントクロックはラッチ部108のラッチ回路D7の出力に設定される。したがって、比較処理の終了時点まで、クロック信号CK7がラッチ回路D7および切換え部109を介して上位カウンタ101に入力され、上位カウンタ101はクロック信号CK7をカウントクロックとしてカウントを行う。比較処理の開始時点で、下位カウンタ103a,103bが保持している値は3’b0000、上位カウンタ101が保持している値は9’b1111111111に相当である。これらの値を12ビットで表現すると、12’b111111111000となる。所定の条件を満足する第1のタイミング前述した動作では、ランプ部19から与えられるランプ波とリセットレベルとの比較に係る第1のタイミングで、制御信号Holdが反転し、その時点のVCO100の論理状態であるクロック信号CK0~CK7の状態が保持される第1の下位位相信号。同時に、上位カウンタ101はカウント動作を停止する。この時点で、下位カウンタ103a,103bが保持している値は3’b0000、上位カウンタ101が保持している値は9’b1111111004に相当である。これらの値を12ビットで表現すると、12’b111111100000となる。続いて、第1の下位位相信号の2進化処理を行う。第1の下位位相信号の2進化処理によって演算回路106から下位カウンタ103aにカウントクロックが出力され、下位カウンタ103aはカウントを行う。本例では下位カウンタ103aの3ビット目の反転出力が下位カウンタ103bに入力される。下位カウンタ103aの3ビット目の出力が0から1に変化するタイミングで、下位カウンタ103aの3ビット目の反転出力が1から0に変化し、下位カウンタ103aの計数値に桁下りが発生する。この桁下りにより下位カウンタ103bの計数値が1だけ減算される。第1の下位位相信号の2進化処理が終了した時点で、下位カウンタ103a,103bが保持している値は3’b10017に相当、上位カウンタ101が保持している値は9’b1111111004に相当である。これらの値を12ビットで表現すると、12’b111111100001となる。続いて、下位カウンタ103a,103bおよび上位カウンタ101の計数値が反転される。この時点で、下位カウンタ103a,103bが保持している値は3’b01106に相当、上位カウンタ101が保持している値は9’b0000000113に相当である。これらの値を12ビットで表現すると、12’b000000011110となる。2進数の減算では、値を反転した後、1を加算する必要があるが、後述するように、2回目の読出し時にも値を反転しているため、各反転後に1を加算することによる値の変化が相殺される。したがって、本例では、値を反転した後に1を加算していない。続いて、制御信号CLMODE/CHMODEがH状態となる。これにより、下位カウンタ103a,103bおよび上位カウンタ101の動作モードがデータ保護モードとなる。続いて、制御信号LRSTにより、ラッチ回路D0~D7がリセットされる。ここでは、制御信号CLRSTによる下位カウンタ103a,103bの計数値のリセットおよび制御信号CHSETによる上位カウンタ101の計数値のセットは行われない。その後、制御信号CLMODE/CHMODEがL状態となる。これにより、下位カウンタ103a,103bおよび上位カウンタ101の動作モードがカウントモードとなる。この時点で、下位カウンタ103a,103bが保持している値は3’b01106に相当、上位カウンタ101が保持している値は9’b0000000113に相当である。これらの値を12ビットで表現すると、12’b000000011110となる。所定の条件を満足する第2のタイミング前述した動作では、ランプ部19から与えられるランプ波と信号レベルとの比較に係る第2のタイミングで制御信号Holdが反転し、その時点のVCO100の論理状態であるクロック信号CK0~CK7の状態が保持される第2の下位位相信号。同時に、上位カウンタ101はカウント動作を停止する。この時点で、下位カウンタ103a,103bが保持している値は3’b01106に相当、上位カウンタ101が保持している値は9’b1111111004に相当である。これらの値を12ビットで表現すると、12’b111111100110となる。その後、第2の下位位相信号の2進化処理を行う。第2の下位位相信号の2進化処理によって演算回路106から下位カウンタ103aにカウントクロックが出力され、下位カウンタ103aはカウントを行う。本例では下位カウンタ103aの3ビット目の反転出力が下位カウンタ103bに入力される。下位カウンタ103aの3ビット目の出力が0から1に変化するタイミングで、下位カウンタ103aの3ビット目の反転出力が1から0に変化し、下位カウンタ103aの計数値に桁下りが発生する。この桁下りにより下位カウンタ103bの計数値が1だけ減算される。第2の下位位相信号の2進化処理が終了した時点で、下位カウンタ103a,103bが保持している値は3’b11111に相当、上位カウンタ101が保持している値は9’b1111111004に相当である。これらの値を12ビットで表現すると、12’b111111100111となる。続いて、判定部105による判定と上位計数値の減算が行われる。判定部105は、下位カウンタ103bの計数値が1である場合にはカウントクロックを出力し、下位カウンタ103bの計数値が0である場合にはカウントクロックを出力しない。まず、制御信号CLMODE/CHMODEがH状態となる。これにより、下位カウンタ103a,103bおよび上位カウンタ101の動作モードがデータ保護モードとなる。その後、制御信号SELがH状態に設定される。この時点の上位カウンタ101のカウントクロックは判定部105の出力信号である。この時点で、下位カウンタ103a,103bが保持している値は3’b11111に相当、上位カウンタ101が保持している値は9’b1111111004に相当である。これらの値を12ビットで表現すると、12’b111111100111となる。続いて、制御信号CLMODE/CHMODEがL状態となり、下位カウンタ103a,103bおよび上位カウンタ101の動作モードがカウントモードに設定される。下位カウンタ103bの計数値が1であるため、判定部105はカウントクロックを出力する。上位カウンタ101は、このカウントクロックに基づいてカウントを行う。このカウントにより、上位カウンタ101の計数値が1だけ減少する。この時点で、下位カウンタ103a,103bが保持している値は3’b11111に相当、上位カウンタ101が保持している値は9’b1111110115に相当である。これらの値を12ビットで表現すると、12’b111111011111となる。上記のように、下位カウンタ103a,103bおよび上位カウンタ101の計数値が負数であるため、下位カウンタ103a,103bおよび上位カウンタ101の計数値が反転される図15では省略。この時点で、下位カウンタ103a,103bが保持している値は3’b00000に相当、上位カウンタ101が保持している値は9’b0000001004に相当である。これらの値を12ビットで表現すると、12’b00000010000032に相当となる。2進数の減算では、値を反転した後、1を加算する必要があるが、前述したように、1回目の読出し時にも値を反転しているため、各反転後に1を加算することによる値の変化が相殺される。したがって、本例では、値を反転した後に1を加算していない。第2の下位計数値および第2の上位計数値からなるデジタルデータは、水平選択部14により水平信号線を介して出力部17に転送される。上記の動作により、第1の画素信号と第2の画素信号との差分に応じた2進化データが得られる。次に、本例において、上位カウンタ101の計数値を最初に所定の値にセットする理由を説明する。上位カウンタ101の計数値を最初にリセットしてからカウントを行う場合の動作は以下のようになる。以下の説明では、上記の説明と同様に、第1の画素信号の下位位相信号に相当する状態は状態7、第1の画素信号に基づく上位計数値は3、とし、第2の画素信号の下位位相信号に相当する状態は状態7、第2の画素信号に基づく上位計数値は7とする。すなわち、第1の画素信号は3178×3、第2の画素信号は6378×7にそれぞれ対応し、第2の画素信号から第1の画素信号を減算CDS処理した値は32となる。尚、以下の説明では、上記の説明と同様の部分については、適宜、説明を省略する。また、上位カウンタ101については、リセット機能を有するものとして説明を行う。1回目の読出しにおける動作は上記の動作と同様である。ただし、上位カウンタ101の計数値を最初にリセットしているため、上位カウンタ101の計数値が上記の動作における計数値とは異なる。1回目の読出しの終了時点で、下位カウンタ103a,103bが保持している値は3’b01106に相当、上位カウンタ101が保持している値は9’b0000000102に相当である。これらの値を12ビットで表現すると、12’b000000010110となる。2回目の読出しにおいて、上位カウンタ101に入力されるカウントクロックの切換えが行われるまでの動作は上記の動作と同様である。ただし、上位カウンタ101の計数値を最初にリセットしているため、上位カウンタ101の計数値が上記の動作における計数値とは異なる。カウントクロックの切換えが行われた時点で、下位カウンタ103a,103bが保持している値は3’b11111に相当、上位カウンタ101が保持している値は9’b1111110115に相当である。これらの値を12ビットで表現すると、12’b111111011111となる。この後、下位カウンタ103bの計数値に応じて上位計数値の調整を行う必要がある。上位計数値の調整後、下位計数値および上位計数値の反転が行われるが、この反転後の下位計数値が正数となっている必要がある。つまり、反転後の下位カウンタ103bの計数値が0、即ち反転前の下位カウンタ103bの計数値が1となっている必要がある。反転後の下位カウンタ103bの計数値が1である場合には、上位カウンタ101の計数値から1を減算する必要があるため、反転前の下位カウンタ103bの計数値が0である場合には、上位カウンタ101の計数値に1を加算する必要がある。また、反転前の下位カウンタ103bの計数値が1である場合には、上位カウンタ101の計数値を調整する必要はない。上記に従って、判定部105による判定と上位計数値の加算が行われる。判定部105は、下位カウンタ103bの計数値が0である場合には加算のためのカウントクロックを出力し、下位カウンタ103bの計数値が1である場合にはカウントクロックを出力しない。本例の場合、下位カウンタ103bの計数値が1であるため、判定部105はカウントクロックを出力しない。このため、上位カウンタ101のカウントクロックが判定部105の出力信号に切り換わっても上位カウンタ101の計数値は変化しない。この時点で、下位カウンタ103a,103bが保持している値は3’b11111に相当、上位カウンタ101が保持している値は9’b1111110115に相当である。これらの値を12ビットで表現すると、12’b111111011111となる。続いて、下位カウンタ103a,103bおよび上位カウンタ101の計数値が反転される。この時点で、下位カウンタ103a,103bが保持している値は3’b00000に相当、上位カウンタ101が保持している値は9’b0000001004に相当である。これらの値を12ビットで表現すると、12’b00000010000032に相当となる。この結果は、前述した結果と同じである。本例では上位カウンタ101の計数値を調整するための加算は行われていない。しかし、上位カウンタ101の計数値を調整する必要がある場合、本例では上位カウンタ101はダウンカウントモードでカウントを行うため、計数値を調整するための加算を行うことができない。以下では、上位カウンタ101の計数値を調整するための加算を行う必要がある例を説明する。以下の説明では、第1の画素信号の下位位相信号に相当する状態は状態7、第1の画素信号に基づく上位計数値は3、とし、第2の画素信号の下位位相信号に相当する状態は状態1、第2の画素信号に基づく上位計数値は7とする。すなわち、第1の画素信号は3178×3、第2の画素信号は5718×7にそれぞれ対応し、第2の画素信号から第1の画素信号を減算CDS処理した値は26となる。尚、以下の説明では、上記の説明と同様の部分については、適宜、説明を省略する。また、上位カウンタ101については、リセット機能を有するものとして説明を行う。1回目の読出しにおける動作は上記の動作と同様である。1回目の読出しの終了時点で、下位カウンタ103a,103bが保持している値は3’b01106に相当、上位カウンタ101が保持している値は9’b0000000102に相当である。これらの値を12ビットで表現すると、12’b000000010110となる。2回目の読出しにおいて、上位カウンタ101に入力されるカウントクロックの切換えが行われるまでの動作は上記の動作と同様である。カウントクロックの切換えが行われた時点で、下位カウンタ103a,103bが保持している値は3’b01015に相当、上位カウンタ101が保持している値は9’b1111110115に相当である。これらの値を12ビットで表現すると、12’b111111011101となる。この後、下位カウンタ103bの計数値に応じて上位計数値の調整を行う必要がある。前述したように、判定部105は、下位カウンタ103bの計数値が0である場合には加算のためのカウントクロックを出力し、下位カウンタ103bの計数値が1である場合にはカウントクロックを出力しない。本例の場合、下位カウンタ103bの計数値が0であるため、判定部105はカウントクロックを出力する。仮に、上位カウンタ101がこのカウントクロックに基づいて加算を行ったとする。この時点で、下位カウンタ103a,103bが保持している値は3’b01015に相当、上位カウンタ101が保持している値は9’b1111111004に相当である。これらの値を12ビットで表現すると、12’b111111100101となる。続いて、下位カウンタ103a,103bおよび上位カウンタ101の計数値が反転される。この時点で、下位カウンタ103a,103bが保持している値は3’b1010正数で2に相当、上位カウンタ101が保持している値は9’b0000000113に相当である。これらの値を12ビットで表現すると、12’b00000001101026に相当となる。本例では、上位カウンタ101が判定部105からのカウントクロックに基づいて加算を行うと仮定したが、実際には上位カウンタ101はダウンカウントモードでカウントを行うため、計数値を調整するための加算を行うことができない。このため、本実施形態では、上位カウンタ101の計数値の初期値が、リセット時の値から1だけ減算した値に設定される。前述したように、2回目の読出しにおける反転前の下位カウンタ103bの計数値が0である場合には、上位カウンタ101の計数値に1を加算する必要があり、反転前の下位カウンタ103bの計数値が1である場合には、上位カウンタ101の計数値を調整する必要はない。一方、上位カウンタ101の計数値の初期値を、リセット時の値から1だけ減算した値に設定して動作を開始した場合、1回目の読出し時に上位カウンタ101の計数値が反転された後の2回目の読出しの開始時点において上位カウンタ101の計数値は1だけ余分に加算された状態となっている。即ち、2回目の読出しの開始時点において上位カウンタ101の計数値を1だけ減算する必要がある。このため、上位カウンタ101の計数値の初期値を、リセット時の値から1だけ減算した値に設定して動作を開始した後、2回目の読出しにおける反転前の下位カウンタ103bの計数値が0である場合には、上位計数値を調整する必要はなく、2回目の読出しにおける反転前の下位カウンタ103bの計数値が1である場合には、上位計数値を1だけ減算する必要がある。尚、本例では、上位カウンタ101の計数値の初期値を、リセット時の値から1だけ減算した値に設定しているが、これに代えて、上位カウンタ101の計数値の初期値をリセット時の値とし、2回目の読出し時に計数値の反転を行った後に上位カウンタ101の計数値を1だけ減算してもよい。ここで、上位カウンタ101の計数値の初期値は、減算CDS処理の回数に基づいて設定される。また、上記では、下位カウンタ103a,103bの計数値の反転を行う際に、フラグ用ビットである下位カウンタ103bの計数値の反転を行っているが、下位カウンタ103bの計数値については反転を行わなくてもよい。下位カウンタ103bの計数値の反転を行わない場合には、下位カウンタ103bの計数値に基づく判定部105の判定基準を上記とは逆となるように変更すればよい。上述したように、本実施形態によれば、カウントクロックの切換えの際に上位カウンタ101が保持している計数値が保護されるので、カウントクロックの切換えに伴う誤カウントの発生を抑制することができる。また、下位カウンタ103a,103bおよび上位カウンタ101は1種類のカウントモード本実施形態ではダウンカウントモードのみを備えていればよいので、簡易な回路構成でAD変換回路を実現することができる。また、上位カウンタ101の計数値を最初に所定の値にセットすることによって、カウントモードの変更を行うことなく、下位カウンタ103a,103bの計数値の桁下りに応じた上位カウンタ101の計数値の調整を行うことができる。第4の実施形態次に、本発明の第4の実施形態を説明する。本実施形態による撮像装置の構成は、列AD変換部16を除いて、図1に示した構成と同様である。それ以外は、略同様であるので説明を省略する。また、本実施形態の列AD変換部16において、比較部110を除いて一部を抜粋した詳細構成は、図13に示した構成と同様であるので、説明を省略する。次に、本例の動作について説明する。以下では、1回目および2回目の各読出し動作とその後の減算CDS処理の詳細について説明する。説明を容易にするため、上位カウンタ101のカウントモードはアップカウントモード、下位カウンタ103a,103bのカウントモードはダウンカウントモードであるものとし、上位カウンタ101および下位カウンタ103a,103bはカウントクロックの立下りエッジのタイミングでカウントを行うものとする。第3の実施形態と同様に本実施形態では2回目の読出し時のみカウントクロックの切換えが行われる。本実施形態の概略動作は第3の実施形態で説明した概略動作と同様であるので、説明を省略する。次に、図13に示した構成の動作について具体例を用いて説明する。本説明では、下位カウンタ103a,103bとして合計で4ビットのダウンカウンタ回路、上位カウンタ101として9ビットのダウンカウンタ回路を用いた場合で説明する。以下の説明において、図2に示した構成の動作と同様の部分については、適宜、説明を省略する。以下では、第1の画素信号とそれに続く第2の画素信号との減算CDS処理を行う例を説明する。本例では、2の補数を用いた2進数の減算を行う。図16および図17は各信号の波形を示している。図16は1回目の読出し時の各信号の波形を示し、図17は2回目の読出し時の各信号の波形を示している。ここで、第1の画素信号の下位位相信号に相当する状態は状態7、第1の画素信号に基づく上位計数値は3、とし、第2の画素信号の下位位相信号に相当する状態は状態7、第2の画素信号に基づく上位計数値は7とする。すなわち、第1の画素信号は3178×3、第2の画素信号は6378×7にそれぞれ対応し、第2の画素信号から第1の画素信号を減算CDS処理した値は32となる。最初に、制御信号CLMODE/CHMODEがL状態となり、下位カウンタ103a,103bおよび上位カウンタ101の動作モードがカウントモードに設定される。続いて、制御信号CLRSTにより、下位カウンタ103a,103bの計数値がリセットされる。また、制御信号CHSETにより、上位カウンタ101の計数値が所定の値この場合、9’b000000000にセットされる。同時に、制御信号LRSTにより、ラッチ回路D0~D7の論理状態がリセットされる。制御信号SELはL状態に設定されているので、上位カウンタ101のカウントクロックはラッチ部108のラッチ回路D7の出力に設定される。したがって、比較処理の終了時点まで、クロック信号CK7がラッチ回路D7および切換え部109を介して上位カウンタ101に入力され、上位カウンタ101はクロック信号CK7をカウントクロックとしてカウントを行う。比較処理の開始時点で、下位カウンタ103a,103bが保持している値は3’b0000、上位カウンタ101が保持している値は9’b000000000である。これらの値を12ビットで表現すると、12’b000000000000となる。尚、本例では、上位カウンタ101の計数値のリセットを行ってもよい。所定の条件を満足する第1のタイミング前述した動作では、ランプ部19から与えられるランプ波とリセットレベルとの比較に係る第1のタイミングで、制御信号Holdが反転し、その時点のVCO100の論理状態であるクロック信号CK0~CK7の状態が保持される第1の下位位相信号。同時に、上位カウンタ101はカウント動作を停止する。この時点で、下位カウンタ103a,103bが保持している値は3’b0000、上位カウンタ101が保持している値は9’b0000000113に相当である。これらの値を12ビットで表現すると、12’b000000011000となる。続いて、第1の下位位相信号の2進化処理を行う。第1の下位位相信号の2進化処理によって演算回路106から下位カウンタ103aにカウントクロックが出力され、下位カウンタ103aはカウントを行う。本例では下位カウンタ103aの3ビット目の反転出力が下位カウンタ103bに入力される。下位カウンタ103aの3ビット目の出力が0から1に変化するタイミングで、下位カウンタ103aの3ビット目の反転出力が1から0に変化し、下位カウンタ103aの計数値に桁下りが発生する。この桁下りにより下位カウンタ103bの計数値が1だけ減算される。第1の下位位相信号の2進化処理が終了した時点で、下位カウンタ103a,103bが保持している値は3’b10017に相当、上位カウンタ101が保持している値は9’b0000000113に相当である。これらの値を12ビットで表現すると、12’b000000011001となる。続いて、下位カウンタ103a,103bおよび上位カウンタ101の計数値が反転される。この時点で、下位カウンタ103a,103bが保持している値は3’b01106に相当、上位カウンタ101が保持している値は9’b1111111004に相当である。これらの値を12ビットで表現すると、12’b111111100110となる。本例では、第3の実施形態と同様に、値を反転した後に1を加算していない。続いて、制御信号CLMODE/CHMODEがH状態となる。これにより、下位カウンタ103a,103bおよび上位カウンタ101の動作モードがデータ保護モードとなる。続いて、制御信号LRSTにより、ラッチ回路D0~D7がリセットされる。ここでは、制御信号CLRSTによる下位カウンタ103a,103bの計数値のリセットおよび制御信号CHSETによる上位カウンタ101の計数値のセットは行われない。その後、制御信号CLMODE/CHMODEがL状態となる。これにより、下位カウンタ103a,103bおよび上位カウンタ101の動作モードがカウントモードとなる。この時点で、下位カウンタ103a,103bが保持している値は3’b01106に相当、上位カウンタ101が保持している値は9’b1111111004に相当である。これらの値を12ビットで表現すると、12’b111111100110となる。所定の条件を満足する第2のタイミング前述した動作では、ランプ部19から与えられるランプ波と信号レベルとの比較に係る第2のタイミングで制御信号Holdが反転し、その時点のVCO100の論理状態であるクロック信号CK0~CK7の状態が保持される第2の下位位相信号。同時に、上位カウンタ101はカウント動作を停止する。この時点で、下位カウンタ103a,103bが保持している値は3’b01106に相当、上位カウンタ101が保持している値は9’b0000000113に相当である。これらの値を12ビットで表現すると、12’b000000011110となる。その後、第2の下位位相信号の2進化処理を行う。第2の下位位相信号の2進化処理によって演算回路106から下位カウンタ103aにカウントクロックが出力され、下位カウンタ103aはカウントを行う。本例では下位カウンタ103aの3ビット目の反転出力が下位カウンタ103bに入力される。下位カウンタ103aの3ビット目の出力が0から1に変化するタイミングで、下位カウンタ103aの3ビット目の反転出力が1から0に変化し、下位カウンタ103aの計数値に桁下りが発生する。この桁下りにより下位カウンタ103bの計数値が1だけ減算される。第2の下位位相信号の2進化処理が終了した時点で、下位カウンタ103a,103bが保持している値は3’b11111に相当、上位カウンタ101が保持している値は9’b0000000113に相当である。これらの値を12ビットで表現すると、12’b000000011111となる。この後、下位カウンタ103bの計数値に応じて上位計数値の調整を行う必要がある。本例では、下位カウンタ103bの計数値が1である場合には、上位カウンタ101の計数値に1を加算する必要がある。また、反転前の下位カウンタ103bの計数値が0である場合には、上位カウンタ101の計数値を調整する必要はない。上記に従って、判定部105による判定と上位計数値の加算が行われる。判定部105は、下位カウンタ103bの計数値が1である場合には加算のためのカウントクロックを出力し、下位カウンタ103bの計数値が0である場合にはカウントクロックを出力しない。本例の場合、下位カウンタ103bの計数値が1であるため、判定部105はカウントクロックを出力する。このため、上位カウンタ101のカウントクロックが判定部105の出力信号に切り換わると、上位カウンタ101の計数値が1だけ増加する。この時点で、下位カウンタ103a,103bが保持している値は3’b11111に相当、上位カウンタ101が保持している値は9’b0000001004に相当である。これらの値を12ビットで表現すると、12’b000000100111となる。上記のように、下位カウンタ103a,103bの計数値が負数であるため、下位カウンタ103a,103bのみ計数値が反転される図17では省略。この時点で、下位カウンタ103a,103bが保持している値は3’b00000に相当、上位カウンタ101が保持している値は9’b0000001004に相当である。これらの値を12ビットで表現すると、12’b00000010000032に相当となる。2進数の減算では、値を反転した後、1を加算する必要があるが、前述したように、1回目の読出し時にも値を反転しているため、各反転後に1を加算することによる値の変化が相殺される。したがって、本例では、下位計数値に関しては、値を反転した後に1を加算していない。第2の下位計数値および第2の上位計数値からなるデジタルデータは、水平選択部14により水平信号線を介して出力部17に転送される。上記の動作により、第1の画素信号と第2の画素信号との差分に応じた2進化データが得られる。尚、上記では、下位カウンタ103a,103bの計数値の反転を行う際に、フラグ用ビットである下位カウンタ103bの計数値の反転を行っているが、下位カウンタ103bの計数値については反転を行わなくてもよい。下位カウンタ103bの計数値の反転を行わない場合には、下位カウンタ103bの計数値に基づく判定部105の判定基準を上記とは逆となるように変更すればよい。上述したように、本実施形態によれば、カウントクロックの切換えの際に上位カウンタ101が保持している計数値が保護されるので、カウントクロックの切換えに伴う誤カウントの発生を抑制することができる。また、下位カウンタ103a,103bおよび上位カウンタ101は1種類のカウントモード本実施形態では下位カウンタ103a,103bはダウンカウントモード、上位カウンタ101は上位カウントモードのみを備えていればよいので、簡易な回路構成でAD変換回路を実現することができる。第5の実施形態次に、本発明の第5の実施形態を説明する。本実施形態による撮像装置の構成は、列AD変換部16を除いて、図1に示した構成と同様である。それ以外は、略同様であるので説明を省略する。図18は、図1の列AD変換部16について更に説明するために、比較部110を除いて一部を抜粋した詳細構成の一例を示している。以下では、図13に示す構成について説明する。図13に示すように、ラッチ部108、演算回路106、下位調整回路104、下位カウンタ103a,103b、判定部105、切換え部109、上位調整回路102、上位カウンタ101が設けられている。下位調整回路104、下位カウンタ103a,103b、判定部105、上位調整回路102、上位カウンタ101以外の構成は、図2に示す構成と同様であるので、説明を省略する。下位カウンタ103a,103bは4ビットのバイナリカウンタ回路を構成する。下位カウンタ103aが1ビット目~3ビット目の計数値をカウントし、下位カウンタ103bが4ビット目の計数値をカウントする。下位カウンタ103bは、下位カウンタ103aがカウントを行ったときに発生する桁上りに応じてカウントを行うフラグ用カウンタである。尚、本例では下位カウンタ103aの3ビット目の反転出力が下位カウンタ103bに入力される。また、第1の実施形態および第2の実施形態では計数値のリセットを行うための制御信号CHRSTが上位カウンタ101に入力されているが、本実施形態では計数値を所定の値にセットするための制御信号CHSETが上位カウンタ101に入力される。即ち、本実施形態の上位カウンタ101はデータセット機能を有する。下位調整回路104は下位調整部を構成しており、下位カウンタ103が保持している値が反転された後、制御信号LCNTに基づいて、その値を調整するための調整パルスを生成し、下位カウンタ103に出力する。上位調整回路102は上位調整部を構成しており、上位カウンタ101が保持している値が反転された後、制御信号HCNTに基づいて、その値を調整するための調整パルスを生成し、上位カウンタ101に出力する。判定部105は、制御信号FLAGで指定される期間において、下位カウンタ103bの出力信号に基づいて、上位計数値の調整が必要であるか否かを判定する。上位計数値の調整が必要であると判定される場合、判定部105は、上位計数値の加算を行うためのカウントクロックを切換え部109に出力する。図1のランプ部19、VCO100、比較部110と図18に示す各構成とで構成される部分が本発明のAD変換回路の一例である。次に、本例の動作について説明する。以下では、1回目および2回目の各読出し動作とその後の減算CDS処理の詳細について説明する。説明を容易にするため、上位カウンタ101および下位カウンタ103a,103bのカウントモードはアップカウントモードであるものとし、上位カウンタ101および下位カウンタ103a,103bはカウントクロックの立下りエッジのタイミングでカウントを行うものとする。また、前述した動作と同様の動作については、適宜、説明を省略する。第3の実施形態と同様に本実施形態では2回目の読出し時のみカウントクロックの切換えが行われる。任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、ランプ部19はランプ波を出力する。比較部110は、このランプ波とリセットレベルとを比較する。この間、上位カウンタ101は、VCO100から出力されるクロックをカウントクロックとしてカウントを行う。比較部110は、ランプ部19から与えられるランプ波と、リセットレベルとを比較し、双方の電圧が略一致したとき第1のタイミングに、比較出力を反転させる。この第1のタイミングにおいて、ラッチ部108はVCO100の論理状態を第1の下位位相信号として保持する。また、この第1のタイミングにおいて、上位カウンタ101はカウント動作を停止することで、論理状態を第1の上位計数値として保持する。続いて、ランプ部19は、ランプ波の生成を停止する。その後、演算回路106は、ラッチ部108に保持されている第1の下位位相信号に応じたクロック信号である第1の下位計数信号を生成し、下位カウンタ103a,103bへ出力する。下位カウンタ103a,103bは、第1の下位計数信号をカウントクロックとしてカウントを行う。これにより、第1の下位計数値が得られる。続いて、下位カウンタ103a,103bが保持している第1の下位計数値および上位カウンタ101が保持している第1の上位計数値を構成する各ビットの値が反転される。続いて、下位調整回路104が調整パルスを生成し、下位カウンタ103a,103bに出力すると共に、上位調整回路102が調整パルスを生成し、上位カウンタ101に出力する。下位カウンタ103a,103bおよび上位カウンタ101は、それぞれの調整パルスをカウントクロックとしてカウントを行う。続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルを読み出し、1回目の読出しと同様な動作を行う。任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、ランプ部19はランプ波を出力する。比較部110は、このランプ波と信号レベルとを比較する。この間、上位カウンタ101は、VCO100から出力されるクロックをカウントクロックとしてカウントを行う。比較部110は、ランプ部19から与えられるランプ波と、信号レベルとを比較し、双方の電圧が略一致したとき第2のタイミングに、比較出力を反転させる。この第2のタイミングにおいて、ラッチ部108はVCO100の論理状態を第2の下位位相信号として保持する。また、この第2のタイミングにおいて、上位カウンタ101はカウント動作を停止することで、論理状態を第2の上位計数値として保持する。これにより、リセットレベルと信号レベルとの差分に応じた上位計数値が得られる。続いて、ランプ部19は、ランプ波の生成を停止する。その後、演算回路106は、ラッチ部108に保持されている第2の下位位相信号に応じたクロック信号である第2の下位計数信号を生成し、下位カウンタ103a,103bへ出力する。下位カウンタ103a,103bは、第2の下位計数信号をカウントクロックとしてカウントを行う。これにより、リセットレベルと信号レベルとの差分に応じた下位計数値である第2の下位計数値が得られる。下位カウンタ103a,103bがカウントを行っている間、上位カウンタ101は下位カウンタ103a,103bにおける桁上りに応じてカウントを行う。続いて、上位カウンタ101に入力されるカウントクロックの切換えが行われる。切換え後のカウントクロックは、下位カウンタ103bの出力信号に基づく判定部105の出力信号である。尚、誤カウントの発生を抑制するため、上位カウンタ101の動作モードをデータ保護モードにしてカウントクロックの切換えが行われる。判定部105は、下位カウンタ103bの出力信号がL状態である場合にはカウントクロックを出力し、下位カウンタ103bの出力信号がH状態である場合にはカウントクロックを出力しない。判定部105からカウントクロックが出力された場合、上位カウンタ101の上位計数値が1だけ加算される。上記のようにして、リセットレベルと信号レベルとの差分に応じた第2の下位計数値および第2の上位計数値が得られる。第2の下位計数値および第2の上位計数値からなるデジタルデータは、水平選択部14により水平信号線を介して出力部17に転送される。次に、図18に示した構成の動作について具体例を用いて説明する。本説明では、下位カウンタ103a,103bとして合計で4ビットのアップカウンタ回路、上位カウンタ101として9ビットのアップカウンタ回路を用いた場合で説明する。以下の説明において、図2に示した構成の動作と同様の部分については、適宜、説明を省略する。以下では、第1の画素信号とそれに続く第2の画素信号との減算CDS処理を行う例を説明する。本例では、2の補数を用いた2進数の減算を行う。図19および図20は各信号の波形を示している。図19は1回目の読出し時の各信号の波形を示し、図20は2回目の読出し時の各信号の波形を示している。ここで、第1の画素信号の下位位相信号に相当する状態は状態7、第1の画素信号に基づく上位計数値は3、とし、第2の画素信号の下位位相信号に相当する状態は状態7、第2の画素信号に基づく上位計数値は7とする。すなわち、第1の画素信号は3178×3、第2の画素信号は6378×7にそれぞれ対応し、第2の画素信号から第1の画素信号を減算CDS処理した値は32となる。最初に、制御信号CLMODE/CHMODEがL状態となり、下位カウンタ103a,103bおよび上位カウンタ101の動作モードがカウントモードに設定される。続いて、制御信号CLRSTにより、下位カウンタ103a,103bの計数値がリセットされる。また、制御信号CHSETにより、上位カウンタ101の計数値が所定の値この場合、9’b000000001にセットされる。同時に、制御信号LRSTにより、ラッチ回路D0~D7の論理状態がリセットされる。制御信号SELはL状態に設定されているので、上位カウンタ101のカウントクロックはラッチ部108のラッチ回路D7の出力に設定される。したがって、比較処理の終了時点まで、クロック信号CK7がラッチ回路D7および切換え部109を介して上位カウンタ101に入力され、上位カウンタ101はクロック信号CK7をカウントクロックとしてカウントを行う。比較処理の開始時点で、下位カウンタ103a,103bが保持している値は3’b0000、上位カウンタ101が保持している値は9’b000000001である。これらの値を12ビットで表現すると、12’b000000001000となる。所定の条件を満足する第1のタイミング前述した動作では、ランプ部19から与えられるランプ波とリセットレベルとの比較に係る第1のタイミングで、制御信号Holdが反転し、その時点のVCO100の論理状態であるクロック信号CK0~CK7の状態が保持される第1の下位位相信号。同時に、上位カウンタ101はカウント動作を停止する。この時点で、下位カウンタ103a,103bが保持している値は3’b0000、上位カウンタ101が保持している値は9’b0000001004に相当である。これらの値を12ビットで表現すると、12’b000000100000となる。続いて、第1の下位位相信号の2進化処理を行う。第1の下位位相信号の2進化処理によって演算回路106から下位カウンタ103aにカウントクロックが出力され、下位カウンタ103aはカウントを行う。本例では下位カウンタ103の計数値に桁上りは発生しない。第1の下位位相信号の2進化処理が終了した時点で、下位カウンタ103a,103bが保持している値は3’b01117に相当、上位カウンタ101が保持している値は9’b0000001004に相当である。これらの値を12ビットで表現すると、12’b000000100111となる。続いて、下位カウンタ103a,103bおよび上位カウンタ101の計数値が反転される。この時点で、下位カウンタ103a,103bが保持している値は3’b10008に相当、上位カウンタ101が保持している値は9’b1111110115に相当である。これらの値を12ビットで表現すると、12’b111111011000となる。2進数の減算では、値を反転した後、1を加算する必要があるため、下位調整回路104は、制御信号LCNTに基づいて1パルス分の調整パルスを生成し、下位カウンタ103a,103bに出力する。下位カウンタ103a,103bは、調整パルスをカウントクロックとしてカウントを行う。また、上位調整回路102は、制御信号HCNTに基づいて1パルス分の調整パルスを生成し、上位カウンタ101に出力する。上位カウンタ101は、調整パルスをカウントクロックとしてカウントを行う。このカウントにより、上位カウンタ101の計数値が1だけ増加する。この時点で、下位カウンタ103a,103bが保持している値は3’b10017に相当、上位カウンタ101が保持している値は9’b1111111004に相当である。これらの値を12ビットで表現すると、12’b111111100001となる。尚、本例では、下位カウンタ103a,103bと上位カウンタ101が別個のカウンタ回路として動作しているため、第2の実施形態と異なり、計数値の調整は下位カウンタ103a,103bと上位カウンタ101の双方について行われる。続いて、制御信号CLMODE/CHMODEがH状態となる。これにより、下位カウンタ103a,103bおよび上位カウンタ101の動作モードがデータ保護モードとなる。続いて、制御信号LRSTにより、ラッチ回路D0~D7がリセットされる。ここでは、制御信号CLRSTによる下位カウンタ103a,103bの計数値のリセットおよび制御信号CHSETによる上位カウンタ101の計数値のセットは行われない。その後、制御信号CLMODE/CHMODEがL状態となる。これにより、下位カウンタ103a,103bおよび上位カウンタ101の動作モードがカウントモードとなる。この時点で、下位カウンタ103a,103bが保持している値は3’b10017に相当、上位カウンタ101が保持している値は9’b1111111004に相当である。これらの値を12ビットで表現すると、12’b111111100001となる。所定の条件を満足する第2のタイミング前述した動作では、ランプ部19から与えられるランプ波と信号レベルとの比較に係る第2のタイミングで制御信号Holdが反転し、その時点のVCO100の論理状態であるクロック信号CK0~CK7の状態が保持される第2の下位位相信号。同時に、上位カウンタ101はカウント動作を停止する。この時点で、下位カウンタ103a,103bが保持している値は3’b10017に相当、上位カウンタ101が保持している値は9’b0000000113に相当である。これらの値を12ビットで表現すると、12’b000000011001となる。その後、第2の下位位相信号の2進化処理を行う。第2の下位位相信号の2進化処理によって演算回路106から下位カウンタ103aにカウントクロックが出力され、下位カウンタ103aはカウントを行う。下位カウンタ103aの3ビット目の出力が1から0に変化するタイミングで、下位カウンタ103aの計数値に桁上りが発生する。この桁上りにより下位カウンタ103bの計数値が1だけ加算される。第2の下位位相信号の2進化処理が終了した時点で、下位カウンタ103a,103bが保持している値は3’b00000に相当、上位カウンタ101が保持している値は9’b0000000113に相当である。これらの値を12ビットで表現すると、12’b000000011000となる。続いて、判定部105による判定と上位計数値の減算が行われる。判定部105は、下位カウンタ103bの計数値が0である場合にはカウントクロックを出力し、下位カウンタ103bの計数値が1である場合にはカウントクロックを出力しない。まず、制御信号CLMODE/CHMODEがH状態となる。これにより、下位カウンタ103a,103bおよび上位カウンタ101の動作モードがデータ保護モードとなる。その後、制御信号SELがH状態に設定される。この時点の上位カウンタ101のカウントクロックは判定部105の出力信号である。この時点で、下位カウンタ103a,103bが保持している値は3’b00000に相当、上位カウンタ101が保持している値は9’b0000000113に相当である。これらの値を12ビットで表現すると、12’b000000011000となる。続いて、制御信号CLMODE/CHMODEがL状態となり、下位カウンタ103a,103bおよび上位カウンタ101の動作モードがカウントモードに設定される。下位カウンタ103bの計数値が0であるため、判定部105はカウントクロックを出力する。上位カウンタ101は、このカウントクロックに基づいてカウントを行う。このカウントにより、上位カウンタ101の計数値が1だけ増加する。この時点で、下位カウンタ103a,103bが保持している値は3’b00000に相当、上位カウンタ101が保持している値は9’b0000001004に相当である。これらの値を12ビットで表現すると、12’b00000010000032に相当となる。第2の下位計数値および第2の上位計数値からなるデジタルデータは、水平選択部14により水平信号線を介して出力部17に転送される。上記の動作により、第1の画素信号と第2の画素信号との差分に応じた2進化データが得られる。次に、本例において、上位カウンタ101の計数値を最初に所定の値にセットする理由を説明する。上位カウンタ101の計数値を最初にリセットしてからカウントを行う場合の動作は以下のようになる。以下の説明では、上記の説明と同様に、第1の画素信号の下位位相信号に相当する状態は状態7、第1の画素信号に基づく上位計数値は3、とし、第2の画素信号の下位位相信号に相当する状態は状態7、第2の画素信号に基づく上位計数値は7とする。すなわち、第1の画素信号は3178×3、第2の画素信号は6378×7にそれぞれ対応し、第2の画素信号から第1の画素信号を減算CDS処理した値は32となる。尚、以下の説明では、上記の説明と同様の部分については、適宜、説明を省略する。また、上位カウンタ101については、リセット機能を有するものとして説明を行う。1回目の読出しにおける動作は上記の動作と同様である。ただし、上位カウンタ101の計数値を最初にリセットしているため、上位カウンタ101の計数値が上記の動作における計数値とは異なる。1回目の読出しの終了時点で、下位カウンタ103a,103bが保持している値は3’b10017に相当、上位カウンタ101が保持している値は9’b1111111013に相当である。これらの値を12ビットで表現すると、12’b111111101001となる。2回目の読出しにおいて、上位カウンタ101に入力されるカウントクロックの切換えが行われるまでの動作は上記の動作と同様である。ただし、上位カウンタ101の計数値を最初にリセットしているため、上位カウンタ101の計数値が上記の動作における計数値とは異なる。カウントクロックの切換えが行われた時点で、下位カウンタ103a,103bが保持している値は3’b00000に相当、上位カウンタ101が保持している値は9’b0000001004に相当である。これらの値を12ビットで表現すると、12’b000000100000となる。この後、下位カウンタ103bの計数値に応じて上位計数値の調整を行う必要がある。下位カウンタ103bの計数値が1である場合には、下位計数値が負数であるため、上位カウンタ101の計数値から1を減算する必要がある。また、下位カウンタ103bの計数値が0である場合には、上位カウンタ101の計数値を調整する必要はない。上記に従って、判定部105による判定と上位計数値の減算が行われる。判定部105は、下位カウンタ103bの計数値が1である場合には減算のためのカウントクロックを出力し、下位カウンタ103bの計数値が0である場合にはカウントクロックを出力しない。本例の場合、下位カウンタ103bの計数値が0であるため、判定部105はカウントクロックを出力しない。このため、上位カウンタ101のカウントクロックが判定部105の出力信号に切り換わっても上位カウンタ101の計数値は変化しない。この時点で、下位カウンタ103a,103bが保持している値は3’b00000に相当、上位カウンタ101が保持している値は9’b0000001004に相当である。これらの値を12ビットで表現すると、12’b00000010000032に相当となる。この結果は、前述した結果と同じである。本例では上位カウンタ101の計数値を調整するための減算は行われていない。しかし、上位カウンタ101の計数値を調整する必要がある場合、本例では上位カウンタ101はアップカウントモードでカウントを行うため、計数値を調整するための減算を行うことができない。以下では、上位カウンタ101の計数値を調整するための減算を行う必要がある例を説明する。以下の説明では、第1の画素信号の下位位相信号に相当する状態は状態7、第1の画素信号に基づく上位計数値は3、とし、第2の画素信号の下位位相信号に相当する状態は状態1、第2の画素信号に基づく上位計数値は7とする。すなわち、第1の画素信号は3178×3、第2の画素信号は5718×7にそれぞれ対応し、第2の画素信号から第1の画素信号を減算CDS処理した値は26となる。尚、以下の説明では、上記の説明と同様の部分については、適宜、説明を省略する。また、上位カウンタ101については、リセット機能を有するものとして説明を行う。1回目の読出しにおける動作は上記の動作と同様である。1回目の読出しの終了時点で、下位カウンタ103a,103bが保持している値は3’b10017に相当、上位カウンタ101が保持している値は9’b1111111013に相当である。これらの値を12ビットで表現すると、12’b111111101001となる。2回目の読出しにおいて、上位カウンタ101に入力されるカウントクロックの切換えが行われるまでの動作は上記の動作と同様である。カウントクロックの切換えが行われた時点で、下位カウンタ103a,103bが保持している値は3’b10106に相当、上位カウンタ101が保持している値は9’0000001004に相当である。これらの値を12ビットで表現すると、12’b000000100010となる。この後、下位カウンタ103bの計数値に応じて上位計数値の調整を行う必要がある。前述したように、判定部105は、下位カウンタ103bの計数値が1である場合には減算のためのカウントクロックを出力し、下位カウンタ103bの計数値が0である場合にはカウントクロックを出力しない。本例の場合、下位カウンタ103bの計数値が1であるため、判定部105はカウントクロックを出力する。仮に、上位カウンタ101がこのカウントクロックに基づいて減算を行ったとする。この時点で、下位カウンタ103a,103bが保持している値は3’b10106に相当、上位カウンタ101が保持している値は9’0000000113に相当である。これらの値を12ビットで表現すると、12’b000000011010となる。本例では、上位カウンタ101が判定部105からのカウントクロックに基づいて減算を行うと仮定したが、実際には上位カウンタ101はアップカウントモードでカウントを行うため、計数値を調整するための減算を行うことができない。このため、本実施形態では、上位カウンタ101の計数値の初期値が、リセット時の値から1だけ加算した値に設定される。前述したように、2回目の読出しにおける下位カウンタ103bの計数値が1である場合には、上位カウンタ101の計数値から1を減算する必要があり、下位カウンタ103bの計数値が0である場合には、上位カウンタ101の計数値を調整する必要はない。一方、上位カウンタ101の計数値の初期値を、リセット時の値から1だけ加算した値に設定して動作を開始した場合、1回目の読出し時に上位カウンタ101の計数値が反転された後の2回目の読出しの開始時点において上位カウンタ101の計数値は1だけ余分に減算された状態となっている。即ち、2回目の読出しの開始時点において上位カウンタ101の計数値を1だけ加算する必要がある。このため、上位カウンタ101の計数値の初期値を、リセット時の値から1だけ加算した値に設定して動作を開始した後、2回目の読出しにおける下位カウンタ103bの計数値が1である場合には、上位計数値を調整する必要はなく、2回目の読出しにおける反転前の下位カウンタ103bの計数値が0である場合には、上位計数値を1だけ加算する必要がある。尚、本例では、上位カウンタ101の計数値の初期値を、リセット時の値から1だけ加算した値に設定しているが、これに代えて、上位カウンタ101の計数値の初期値をリセット時の値とし、1回目の読出し時に計数値の反転を行った後に計数値の加算を行わず、2回目の読出し時に下位カウンタ103bの計数値に応じて上位カウンタ101の計数値の加算を行ってもよい。ここで、上位カウンタ101の計数値の初期値は、減算CDS処理の回数に基づいて設定される。上述したように、本実施形態によれば、カウントクロックの切換えの際に上位カウンタ101が保持している計数値が保護されるので、カウントクロックの切換えに伴う誤カウントの発生を抑制することができる。また、下位カウンタ103a,103bおよび上位カウンタ101は1種類のカウントモード本実施形態では下位カウンタ103a,103bはダウンカウントモード、上位カウンタ101は上位カウントモードのみを備えていればよいので、簡易な回路構成でAD変換回路を実現することができる。また、下位調整回路104および上位調整回路102が調整パルスを出力し、下位カウンタ103a,103bおよび上位カウンタ101が調整パルスをカウントパルスとしてカウントを行うことによって、このカウントの直前に行われる計数値の反転と連動して2進数の減算を実現することができる。以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。"