それぞれ負荷MOSトランジスタを備えた複数のSRAMセルが、マトリクス状に配置されたメモリセルアレイと、前記メモリセルアレイの第1の電源端子と第2の電源端子との間に電源を供給する電源回路と、前記負荷MOSトランジスタに基板バイアス電圧を与える基板バイアス発生回路と、動作時より待機時の方が、前記第1の電源端子と前記第2の電源端子との間の電位差が小さく、かつ、前記負荷MOSトランジスタの基板バイアス電圧が浅くなるように前記電源回路と前記基板バイアス発生回路とを制御する電圧制御回路と、を備えることを特徴とする半導体装置。前記基板バイアス発生回路は、前記動作時には、前記負荷MOSトランジスタのバックゲートにソースと実質的に同一の基板バイアス電圧を印加し、前記待機時には、前記負荷MOSトランジスタの前記バックゲートに前記ソースとのPN接合に順方向バイアス電流が流れない程度に前記ソースより浅い基板バイアス電圧を印加することを特徴とする請求項1記載の半導体装置。前記複数のSRAMセルは、それぞれ、ドレインが第1ノードに、ゲートが第2ノードに、ソースが前記第1の電源端子に接続された第1の前記負荷MOSトランジスタと、ゲートが前記第1ノードに、ドレインが前記第2ノードに、ソースが前記第1の電源端子に接続された第2の前記負荷MOSトランジスタと、ゲートが前記第2ノードに、ドレインが前記第1ノードに、ソースが前記第2の電源端子に接続された第1の駆動MOSトランジスタと、ゲートが前記第1ノードに、ドレインが前記第2ノードに、ソースが前記第2の電源端子に接続された第2の駆動MOSトランジスタと、ソースドレインの一方が前記第1のノードに、他方が対応するビット線に、ゲートが対応するワード線に接続された第1の転送MOSトランジスタと、ソースドレインの一方が前記第2のノードに他方が対応する反転ビット線にゲートが対応する前記ワード線に接続された第2の転送MOSトランジスタと、を備え、前記第1及び第2の負荷MOSトランジスタが、それぞれ、第1導電型のMOSトランジスタ、前記第1及び第2の駆動MOSトランジスタ及び第1及び第2の転送MOSトランジスタが、それぞれ、第2導電型のMOSトランジスタであることを特徴とする請求項1又は2記載の半導体装置。不揮発性記憶回路をさらに含み、前記電圧制御回路は、前記不揮発性記憶回路に記憶されたデータに基づいて、前記電源回路及び前記基板バイアス発生回路が出力する電圧値を制御することを特徴とする請求項3記載の半導体装置。前記電源回路は、前記待機時に前記動作時より低い電圧を前記第1の電源端子に与え、前記基板バイアス発生回路は、前記動作時には、前記第1の電源端子と実質的に等しい電圧を前記基板バイアス電圧として与え、前記待機時には、前記第1の電源端子よりさらに低い電圧を前記基板バイアス電圧として与えることを特徴とする請求項3又は4記載の半導体装置。前記電源回路は、前記待機時に前記動作時より高い電圧を前記第2の電源端子に与え、前記基板バイアス発生回路は、動作時には、前記第1の電源端子と実質的に等しい電圧を前記基板バイアス電圧として与え、待機時には、前記第1の電源端子より低い電圧を前記基板バイアス電圧として与えることを特徴とする請求項3乃至5いずれか1項記載の半導体装置。前記第1及び第2の駆動トランジスタのバックゲートには、待機時及び動作時共にソースと実質的に等しい電圧が与えられていることを特徴とする請求項3乃至6いずれか1項記載の半導体装置。第1導電型の半導体基板と、前記半導体基板の主表面に設けられ、表面にさらに第1導電型ウェルが形成されて前記各SRAMセルが設けられた第2導電型ディープウェルと、前記半導体基板の主表面に前記第2導電型ディープウェルから離間して形成された前記メモリセルアレイとは異なるロジック回路と、を備え、前記第1の電源端子及び前記第2の電源端子から与えられる前記メモリセルアレイの電源は、前記ロジック回路の電源と、前記第2導電型ディープウェルによって分離され、前記電圧制御回路は、前記ロジック回路の電源から独立して前記第1の電源端子及び前記第2の電源端子から前記メモリセルアレイに電源を供給可能であることを特徴とする請求項1乃至7いずれか1項記載の半導体装置。前記ロジック回路の電源スイッチ回路をさらに含み、前記待機時において、前記電圧制御回路は、前記ロジック回路の電源スイッチ回路が前記ロジック回路への電源の供給を遮断した状態で前記複数のSRAMセルのデータを保持するように制御することを特徴とする請求項8記載の半導体装置。前記メモリセルアレイの周辺回路をさらに含み、前記周辺回路は、前記半導体基板の主表面に前記第2導電型ディープウェルから離間して形成され、前記待機時には、前記周辺回路への電源の供給が遮断されることを特徴とする請求項8又は9記載の半導体装置。複数のメモリセルアレイを含み、前記複数のメモリセルアレイのうち、一部のメモリセルアレイが前記基板バイアス回路に接続されていることを特徴とする請求項1乃至10いずれか1項記載の半導体装置。基板バイアス電圧を浅くしないで前記待機時の状態をテストするテスト回路をさらに備えることを特徴とする請求項1乃至11いずれか1項記載の半導体装置。テストモードであるか否かを判定するテストモード判定回路をさらに備え、前記テストモード判定回路がテストモードであると判定した場合には、前記電圧制御回路は、前記待機時の状態のテストにおいて、非テストモードの待機時より前記負荷MOSトランジスタの基板バイアス電圧が深くなるように前記基板バイアス発生回路を制御することを特徴とする請求項1乃至12いずれか1項記載の半導体装置。以下の分析は、本発明によって与えられたものである。本発明者の検討によれば、待機時にはリーク電流による消費電流をできるだけ低減するため、データの保持に支障をきたさない限りできるだけ電源電圧を下げることが好ましい。また、データ保持の観点から、SRAMセルの負荷トランジスタと駆動トランジスタとを比較すると、動作時に高い駆動能力が要求される駆動トランジスタの方が負荷トランジスタよりオン抵抗が小さい。従って、負荷トランジスタの方が駆動トランジスタよりリーク欠陥に弱くデータ反転が生じやすい。特に、記憶ノードのリーク欠陥として、ドレインと基板との間に流れるリーク電流が問題になって来ている。この問題については、実施形態の説明の中でさらに詳しく説明する。本発明の第1の視点によれば、それぞれ負荷MOSトランジスタを備えた複数のSRAMセルがマトリクス状に配置されたメモリセルアレイと、前記メモリセルアレイの第1の電源端子と第2の電源端子との間に電源を供給する電源回路と、前記負荷MOSトランジスタに基板バイアス電圧を与える基板バイアス発生回路と、動作時より待機時の方が、前記第1の電源端子と前記第2の電源端子との間の電位差が小さく、かつ、前記負荷MOSトランジスタの基板バイアス電圧が浅くなるように前記電源回路と前記基板バイアス発生回路とを制御する電圧制御回路と、を備える半導体装置が提供される。本発明の第1の視点によれば、待機時に負荷MOSトランジスタの基板バイアス電圧が浅くなるように制御するので、待機時における駆動トランジスタと負荷トランジスタのオン抵抗のアンバランスを解消する方向に作用し、セルデータの反転不良を防ぐことができるので、待機時の電源端子間の電位差をより小さくしてデータを保持することができる。その結果、スタンバイ時の消費電力をより小さくすることができる。本発明の実施形態の概要について説明する。なお、この概要説明において付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。図2に一例を示すように、SRAMセルには、第1の電源端子VDDMと第2の電源端子VSSMから電源が供給される。SRAMセルに対してリードライトアクセスが可能である動作時に対して、リードライトアクセスを禁止して、SRAMセルのデータを保持する待機時には、第1の電源端子と第2の電源端子との電位差を小さくする。そのように制御することにより、待機時のSRAMセルのリーク電流を少なくし、待機時の消費電力を小さくすることができる。例えば、特許文献4に記載されているようなゲートリーク電流の低減が必要である場合にも、電位差を小さくすることにより解決できる。さらにSRAMセルの負荷MOSトランジスタmp1、mp2の基板バイアス電圧VPBMを動作時に対して待機時に浅くする。すなわち、負荷MOSトランジスタmp1、mp2のソース電圧VDDMに対する基板バイアス電圧VPBMを動作時より待機時により低い電圧にする。元々駆動MOSトランジスタmn1、mn2のオン抵抗は、リードライトアクセスを考慮して負荷MOSトランジスタmp1、mp2のオン抵抗より小さな値に設計されている。そのため、データ保持に関しては、負荷MOSトランジスタmp1、mp2の方が、駆動MOSトランジスタmn1、mn2より、リーク電流に対して弱く、セルデータが反転しやすい。待機時に負荷MOSトランジスタの基板バイアス電圧を浅くすることにより、負荷MOSトランジスタの閾値の絶対値を下げ、オン抵抗を小さくするように制御し、リーク電流によりセルデータが反転しないようにする。負荷MOSトランジスタの基板バイアス電圧を浅くすること自体は、負荷MOSトランジスタ自身のオフリーク電流を増やす方向に作用する。しかし、負荷MOSトランジスタの基板バイアス電圧を浅くすることによって、負荷MOSトランジスタと駆動MOSトランジスタのオン抵抗のアンバランスを解消する方向に作用するので、駆動MOSトランジスタ側のリーク電流によるセルデータの反転を防ぐことができる。従って、その分、待機時の電源電圧VDDM-VSSMをより低い電圧にすることが可能となり、結果として、待機時のSRAMの消費電力を減らすことができる。以上で概要の説明を終了し、本発明のより具体的な実施形態について図面を引用してさらに詳細に説明する。[第1の実施形態]図1は、第1の実施形態の半導体装置10の回路ブロック図である。半導体装置10は、メモリセルアレイ110とメモリセルアレイ110の周辺回路120を含むSRAM100を備える。さらに、SRAM100のメモリセルアレイ110に電源を供給するセル電源回路1130とメモリセルアレイ110の負荷MOSトランジスタに基板バイアス電圧VPBMを与える基板バイアス発生回路140を備える。さらに、セル電源回路1130と基板バイアス発生回路140がメモリセルアレイ110に与える電圧を制御する電圧制御回路200が設けられている。電圧制御回路200は設定電圧記憶回路210を備え、設定電圧記憶回路210が記憶する設定データに基づいて、電圧制御回路200は、セル電源回路1130、基板バイアス発生回路140の出力電圧を制御する。さらに、半導体装置10は、不揮発性メモリ220を備えており、半導体装置10の初期設定時に不揮発性メモリ220が保持する設定データが設定電圧記憶回路210に設定される。不揮発性メモリ220は、ヒューズ素子やフラッシュメモリなどであってもよい。半導体装置10のテスト時にテスト結果に基づくデバイスばらつき等によって、不揮発性メモリ220に予め電圧制御回路200に設定するセル電源回路1130、基板バイアス発生回路140の設定データを書きこんでおくことができる。また、電圧制御回路200には、電圧制御信号としてスタンバイ信号STBが接続されている。スタンバイ信号は、半導体装置10の状態がリードライト動作を行う動作時にはロウレベルとなり、リードライトアクセスを禁止し、メモリセルアレイのデータを保持する待機時にはハイレベルとなる信号である。電圧制御回路200は、このスタンバイ信号STBの論理と設定電圧記憶回路210が記憶するデータに基づいて、セル電源回路1130、基板バイアス発生回路140に対する電圧制御が行われる。なお、スタンバイ信号STBは、電圧制御回路200に対する電圧制御信号の一例であり、スタンバイ信号STB以外の信号を用いて、電圧制御回路200の電圧制御を行ってもよいことはもちろんである。メモリセルアレイ110の内部は、図1では図示を省略しているが、複数のワード線WLと複数のビット線対BLT、BLBがマトリクス状に配置され、各ワード線WLとビット線対BLT、BLBとの交点に対応してマトリクス状に複数のSRAMセルが配置されている。メモリセルアレイ110には、セル電源回路1130から電源供給線VDDMがメモリセルの電源として供給され、基板バイアス発生回路140から基板バイアス供給線VPBMに基板バイアス電圧が供給される。また、メモリセルアレイの第2の電源端子であるソース電位線VSSMは外部電源接地GNDと同一電位に固定されている。周辺回路120は、リードライトアンプやアドレスデコーダやプリチャージ回路など外部からメモリセルアレイ110に対してリードライトアクセスするために必要な回路が含まれる。周辺回路120には、電源として外部電源VDDと外部電源GNDが接続されている。セル電源回路1130は、電源制御回路200から与えられる制御信号に基づいて外部電源VDDからメモリセルアレイの電源として供給する電圧を生成し、電源供給線VDDMからメモリセルアレイ110に供給する。基板バイアス発生回路140は、外部電源VDDと外部電源GNDに接続され、電圧制御回路200から与えられる制御信号に基づいて基板バイアス電圧を生成し、基板バイアス供給線VPBMからメモリセルアレイ110に供給する。図2は、メモリセルアレイ110内部にマトリクス状態に配置されている複数のSRAMセルのうち、一つのSRAMセルのみを破線の内部に示す内部回路図である。図2では、複数のワード線WLとこれと交差する方向に配置されている複数のビット線対BLT、BLBのうち、一つのSRAMセルとその一つのメモリセルに対応する一本のワード線WLと一対のビット線対BLT、BLBのみを示している。図2の破線の外側には、破線の内部と同様のSRAMセルがマトリクス状に配置されている。図2に示すようにSRAMセルは、6つのMOSトランジスタを備えている。第1の負荷MOSトランジスタmp1は、ドレインが第1ノードND1に、ゲートが第2ノードND2に、ソースが前記第1の電源端子VDDMに接続されている。第2の負荷MOSトランジスタmp2は、ゲートが第1ノードND1に、ドレインが第2ノードND2に、ソースが第1の電源端子VDDMに接続されている。第1の駆動MOSトランジスタmn1は、ゲートが第2ノードND2に、ドレインが第1ノードND1に、ソースが第2の電源端子VSSMに接続されている。第2の駆動MOSトランジスタmn2は、ゲートが第1ノードND1に、ドレインが第2ノードND2に、ソースが第2の電源端子VSSMに接続されている。第1の転送MOSトランジスタmn3は、ソースドレインの一方が前記第1のノードND1に、他方が対応するビット線BLTに、ゲートが対応するワード線WLに接続されている。第2の転送MOSトランジスタmn4は、ソースドレインの一方が前記第2のノードND2に、他方が対応する反転ビット線BLBに、ゲートが対応するワード線WLに接続されている。なお、第1、第2の負荷MOSトランジスタmp1、mp2は、PMOSトランジスタであり、第1、第2の駆動MOSトランジスタmn1、mn2、第1、第2の転送トランジスタmn3、mn4は、いずれもNMOSトランジスタである。基板バイアス電圧VPBMが、第1および第2の負荷MOSトランジスタmp1、mp2の基板バイアス電圧として第1および第2の負荷MOSトランジスタmp1、mp2のバックゲートに与えられる。基板バイアス電圧VPBMは、図1に示す基板バイアス発生回路140から供給される。基板電位供給線VNBMは、第1および第2の駆動NMOSトランジスタmn1、mn2の基板、および、第1および第2の転送NMOSトランジスタmn3、mn4の基板に接続される。図2に示す第1の電源端子VDDMには、図1に示すセル電源回路1130から電源供給線VDDMから電源が供給される。図3は第1の実施形態によるSRAM100のメモリセルアレイ部と周辺回路部の断面構造を示す断面図である。図3のメモリセルアレイ部には、図2に示すSRAMセルの負荷PMOSトランジスタmp1と駆動NMOSトランジスタmn1の一部断面を示している。P基板172上に、Nウェル176とPウェル178が設けられ、Nウェル表面にはn拡散層180が設けられる。なお、メモリセルアレイ部のNウェル176と周辺回路部のNウェル166とは、Pウェルで分離された異なるNウェル176と166であり、メモリセルアレイ部のNウェル176内に設けられたn拡散層180には基板バイアス供給線VPBMが、周辺回路部のNウェル166内に設けられたn拡散層161には電源線VDDが接続される。従って、メモリセルアレイ部のNウェル176には、周辺回路部のNウェル166と、異なった電圧を与えることができる。メモリセルアレイ部のNウェル176にはPMOSトランジスタmp1が設けられ、ソースであるp拡散層184とドレインであるp拡散層182とを含んでいる。p拡散層184は電源供給線VDDMに接続され、p拡散層182は記憶ノードND1に接続される。またPMOSトランジスタmp1のゲートは記憶ノードND2に接続される。Pウェル178にはNMOSトランジスタmn1およびp拡散層190が設けられる。p拡散層190はPウェル178の基板電位供給線VNBMに接続される。第1の実施形態では基板電位供給線VNBMは接地電位GNDに接続する。NMOSトランジスタmn1はソースであるn拡散層186とドレインであるn拡散層188とを含む。n拡散層186はソース電位線VSSMに接続され、n拡散層188は記憶ノードND1に接続される。またNMOSトランジスタmn1のゲートは記憶ノードND2に接続される。一方、周辺回路部は、P基板172上にNウェル166とPウェル168が設けられる。Nウェル166にはn拡散層161を介して電源VDDに接続され、Pウェルはp拡散層190を介して接地電位GNDに接続される。このような構成とすることにより、メモリセルの負荷トランジスタであるPMOSトランジスタmp1、mp2の基板電位となる基板バイアス供給線VPBMの電位とメモリセルに対する電源供給線VDDMの電位とを、周辺回路および図示していないその他のロジック回路の電源電圧および基板電圧とは独立して制御することができる。図4は、図2に示すSRAMセルのレイアウトの一例を模式的に示す図面である。1つのSRAMセルに含まれる6つのトランジスタを破線で示す。図4の破線内に配置した回路は、おおよそ図2の破線内の回路に相当する。図4において、n拡散層をn、p拡散層をp、拡散層と上層の配線層とのコンタクトをCT、トランジスタのゲートをGate、最下層の第1配線層をM1、第1配線層とさらに上層の配線層との間に設けられるビアをV1で示す。図4において、PWELLには、基板電位線VNBMが接続され、NWELLには、基板バイアス供給線VPBMが接続される。PWELLの中に設けられたn拡散層には、ソース電位線VSSMとのコンタクトと、ビット線BLT、BLBとのコンタクトが設けられ、ソース電位線VSSMのコンタクトとビット線BLTのコンタクトとの間には、NMOSトランジスタである駆動MOSトランジスタと転送MOSトランジスタが設けられる。また、NWELLに設けられたP拡散層には、PMOSトランジスタである負荷MOSトランジスタが設けられる。[第1の実施形態の動作]次に図2のSRAMセルについて通常動作時および待機時における各セル内ノードの電位状態を図5に示す。図5では各電圧条件の例として、外部電源電圧VDD=1.1V、GND=0Vであるとする。このとき、通常動作時には、セル電源電圧電源供給線VDDM=1.1V、負荷PMOSトランジスタの基板電圧基板バイアス供給線VPBM=1.1V、駆動NMOSトランジスタの基板電圧VNBM=0V、駆動NMOSトランジスタのソース電位ソース電位線VSSM=0Vとなる。すなわち、電源投入後、セル電源電圧電源供給線VDDMの立ち上がりに対応して、SRAMセルの第1および第2の負荷PMOSトランジスタmp1、mp2の基板電圧基板バイアス供給線VPBMはVDDMと同じ1.1Vが印加され、動作期間の間保持される。次にSRAMがスタンバイ信号を受けて待機状態に遷移する際には、電圧制御回路200からの設定情報に従って、セル電源回路1130および基板バイアス発生回路140から所定の電圧が出力される。例えば、セル電源電圧電源供給線VDDMを0.7Vに下げ、負荷PMOSトランジスタの基板電圧基板バイアス供給線VPBMはそれに同期してVDDMよりもさらに低い電圧、例えば0.6Vを待機期間の間印加する。すなわち、動作時には、基板バイアス供給線VPBMから供給される基板バイアス電圧は、電源供給線VDDMから供給される負荷PMOSトランジスタのソースと同一の電圧であったが、待機時には、基板バイアス供給線VPBMから供給する基板バイアス電圧は、電源供給線VDDMから供給する負荷PMOSトランジスタのソースより低い電圧とする。すなわち、待機時には、動作時より浅い基板バイアス電圧を与える。ただし、当然のことながら、基板バイアス電圧が浅すぎると負荷MOSトランジスタのソースとバックゲートとの間のPN接合に順方向バイアス電流が流れるので、順方向バイアス電流が流れない程度に浅い基板バイアス電圧とする必要がある。なお、SRAMセルの第1及び第2の駆動NMOSトランジスタmn1、mn2のソースバイアス電位VSSMは第1の実施形態では、動作状態および待機状態の間、接地電位0Vに保持される。次に、待機時において、セル電源電圧電源供給線VDDM及び負荷MOSトランジスタの基板バイアス電圧VPBMを図5に示すような電圧に制御することの効果について説明する。図6はSRAMセルの記憶ノードND2とソース電位VSSMとの間に微小なショートリークが発生した例を示す等価回路図である。図6では、ノードND1はロウレベル、ノードND2はハイレベルを保持しているとする。待機時においては、ビット線BLT、BLBは、プリチャージ状態のハイレベルに保持され、ワード線WLは、ロウ状態に固定される。したがって、転送トランジスタmn3、mn4は、いずれもオフ状態に固定される。一般にSRAMセルにおいて、リード動作において、ハイレベルに充電されたビット線BLT、BLBのうち、一方をメモリセルが保持するデータによってロウレベルに放電する必要がある。従って、駆動MOSトランジスタmn1、mn2、転送MOSトランジスタmn3、mn4は、オン抵抗をある程度小さく設計する必要がある。一方、ライト動作時において、ハイレベルを保持するセルにロウレベルを書きこむ場合、負荷MOSトランジスタが保持するハイレベルを転送トランジスタを介してビット線からロウレベルに引っ張ってデータの書き換えを行わなければならないため、負荷MOSトランジスタのオン抵抗は駆動MOSトランジスタや転送MOSトランジスタと比較して大きな値に設定される。すなわち、駆動MOSトランジスタと負荷MOSトランジスタのオン抵抗はアンバランスであり、負荷MOSトランジスタの方がオン抵抗を大きな値になるようにSRAMセルは設計される。従って、図6のように、ノードND1がロウレベル、ノードND2がハイレベルを保持する場合、VDDMとND1との間にリーク欠陥がある場合より、図6に示すようにノードND2とVSSMとの間にリーク欠陥RR2がある場合の方が、セルデータが反転する可能性は高くなる。図6は、記憶ノードND2とソース電位VSSMとの間に抵抗性のリーク欠陥がある場合を想定して抵抗RR2として示している。すなわち、図6において、記憶ノードND2は、高い抵抗値を有する抵抗RR2によってソース電位VSSMに結合されている。このような不良リーク欠陥は製造工程で発生する結晶欠陥や拡散層上に形成された金属シリサイドの構成メタルがSi接合を突き破ってバルクSi中に異常成長することによって生じる例がある。SRAMセルに保持されている電圧状態が、図6に示すように、記憶ノードND1がロウレベルを、記憶ノードND2がハイレベルを保持している場合、記憶ノードND2からソース電位VSSMに抵抗RR2を介して微小なリーク電流が流れる。この電流はデータ保持状態において流れ続けるが、抵抗RR2が負荷トランジスタであるmp2の導通時の抵抗オン抵抗に比べて十分大きい場合は、データ保持特性や読み書き動作機能に影響は生じない。但し、リーク電流値が動作保証電圧内でのスタンバイ電流規格を超える場合は、通常テストで検出、除去されることになる。次に、上記のメモリセルが動作活性状態からスタンバイ待機状態に遷移する際の各セル内ノードの電圧波形を図7に示す。データ保持期間のリーク電流を低減するため、セル電源電圧VDDMを通常動作時よりも下げると、これに対応して記憶ノードND2の電位も低下する。その際、図6に示すリーク欠陥が存在すると、当該抵抗RR2が放電経路となり、記憶ノードND2からソース電位線へリーク電流が流れ、記憶ノードND2の電位が低下する。オフ状態の駆動NMOSトランジスタのサブスレッシュホールド電流のみが経路となる欠陥のない状態よりもリーク抵抗RR2が存在する分、記憶ノードND2の電位は低下する。さらに、セル電源電圧低下に応じて負荷トランジスタのオン抵抗も上昇する。待機時のリーク電流を減らす観点では、セル電源電圧はデータが保持できる下限まで下げるとよいが、負荷トランジスタのオン抵抗が桁で上昇するため、通常電圧では問題のなかった微小リーク欠陥を有するメモリセルの内、負荷PMOSトランジスタの導通時の抵抗と同程度の抵抗値のものが、論理しきい値を割って保持データが反転し、保持からの復帰後に不良セルとなる。不良が発生する限界は、トランジスタ特性ばらつきの影響を受け、さらに欠陥によるリーク電流値も経時シフトする場合がある。この問題に対して、第1の実施形態では、待機時において、電源の電位差VDDM-VSSMを動作時より小さくすることを前提とした上に、負荷MOSトランジスタの基板バイアス電圧を動作時より浅くなるように制御する。すなわち、負荷MOSトランジスタがPMOSトランジスタである場合には、低い基板バイアス電圧を与える。負荷MOSトランジスタの基板バイアス電圧を浅くすると、負荷MOSトランジスタの閾値の絶対値が小さくなり、負荷MOSトランジスタのオン抵抗が小さくなる。従って、駆動MOSトランジスタと負荷MOSトランジスタのオン抵抗のアンバランスを解消する方向に作用し、図6のようにノードND2とVSSMとの間にリーク欠陥による抵抗RR2がたとえ存在したとしても負荷MOSトランジスタmp2のオン抵抗をより小さくするので、リーク欠陥による負荷MOSトランジスタの論理反転を防ぐことができる。なお、負荷MOSトランジスタの基板バイアス電圧が浅くなるように制御して、負荷MOSトランジスタの閾値の絶対値を小さくすることは、負荷MOSトランジスタのオフリーク電流サブスレッシュホールド電流を増加させることになる。しかし、負荷MOSトランジスタと駆動MOSトランジスタのオン抵抗のアンバランスを緩和して記憶ノードとVSSM電源との間の抵抗リーク欠陥に対する耐性を高めることになるので、待機時において、さらに電源間の電位差VDDM-VSSMを小さくすることを可能にする。従って、全体として待機時の消費電流をより小さくすることが可能である。第1の実施形態では、図5に示す待機時に、セル電源電圧VDDMを選択的に所望の低い電位に設定すると共に、同期間中は負荷トランジスタの基板バイアス電圧VPBMをセル電源電圧VDDMよりも低い電圧に設定するよう制御することにより、負荷PMOSトランジスタmp1、mp2のしきい値を下げる方向のバイアスを発生させて、オン抵抗の上昇を緩和する。これにより、記憶ノードの電位低下を抑制し、製造ばらつきや使用条件のゆらぎ、さらに経時劣化に伴いマージナルなセルが不良を起こすのを防ぐことができる。なお、負荷PMOSトランジスタのソース-基板間の電圧差は、当該PMOSトランジスタのソース基板間のPN接合に順方向電流が流れ始める電圧よりも小さな電圧に設定することで、ソース、ドレイン間のオフリーク電流やソース基板間に流れる電流の増加が抑制された範囲で、オン状態のPMOSトランジスタの導通抵抗を低下させることができる。第1の実施形態では、待機時における負荷MOSトランジスタと駆動MOSトランジスタのオン抵抗のアンバランスを緩和するため、負荷MOSトランジスタに浅い基板バイアス電圧を与えている。負荷MOSトランジスタと駆動MOSトランジスタのオン抵抗のアンバランスを緩和するためには、駆動MOSトランジスタに深い基板バイアス電圧駆動MOSトランジスタがNMOSトランジスタである低い基板バイアス電圧を与えて駆動MOSトランジスタの閾値が高くなるように制御することも考えられる。しかし、リーク欠陥が、駆動MOSトランジスタの基板電位と駆動MOSトランジスタのドレインとの間に存在する場合に、駆動MOSトランジスタに深い基板バイアス電圧を与えることは、上記欠陥によるリーク電流が増加する方向に働くのでこの観点からは好ましくない。上述した通り、負荷MOSトランジスタに浅い基板バイアス電圧を与えることがより好ましい。[第2の実施形態]図8は、第2の実施形態による半導体装置10aの回路ブロック図である。図8において、図1に示す第1の実施形態による半導体装置10とほぼ同一である部分については、同一の符号を付し、詳細な説明は省略する。第2の実施形態による半導体装置10aは、メモリセルアレイの負荷PMOSトランジスタの基板バイアス制御回路140に加えて、駆動NMOSトランジスタのソース電位線VSSMに接続させたセル電源回路2150を備えている。また、第2の実施形態では、SRAM100以外の機能回路としてロジック回路300を備えている。さらに、ロジック回路300と周辺回路120に対する電源VDDの供給と遮断を制御する電源スイッチ回路160を備えている。電源スイッチ回路160は、SRAM100の待機時において、電源スイッチ回路160が周辺回路120及びロジック回路300への電源の供給を遮断した状態であっても、電圧制御回路200は、メモリセルアレイ110がデータを保持できるように基板バイアス発生回路140及びセル電源回路2150を制御する。なお、メモリセルアレイ110内部のSRAMセルの構成は、図2に示す第1の実施形態と同一である。図8では、ロジック回路300は一つ記載しておらず、ロジック回路300と周辺回路120で電源スイッチ回路160を共用しているが、複数のロジック回路300を設け、各ロジック回路と周辺回路120にそれぞれ別々に独立して電源VDDの供給と遮断を制御する電源スイッチ回路160を設けても良い。また、図8では、電源スイッチ回路160は、外部電源VDDと、ロジック回路300、周辺回路120と、の間に設けているが、外部電源接地GNDと、ロジック回路300、周辺回路120と、の間に設けてもよい。さらに、ロジック回路300、周辺回路120と外部電源VDDとの間と、外部電源接地GNDとの間と、の両電源側にそれぞれ電源スイッチ回路を設けてもよい。図9は、第2の実施形態によるメモリセルアレイ部の構造を示す断面図である。図9には図2に示すメモリセルの負荷PMOSトランジスタmp1と駆動NMOSトランジスタmn1の断面を示す。P基板172上のメモリセルアレイ部には、ディープNウェル174が設けられ、ディープNウェル174の中にメモリセルアレイ部のNウェル176とPウェル178が設けられている。ディープNウェル174表面にはn拡散層181が設けられ、該拡散層181に基板バイアス電圧VPBMが供給される。なお、図9では、図示を省略しているが、メモリセルアレイ部のNウェル176にも図3と同様に表面にはn拡散層180が設けられ、基板バイアス電圧VPBMが供給される。Nウェル176にはPMOSトランジスタmp1が設けられる。PMOSトランジスタmp1はソースであるp拡散層184とドレインであるp拡散層182とを含む。p拡散層184は電源供給線VDDMに接続され、p拡散層182は記憶ノードND1に接続される。またPMOSトランジスタmp1のゲートは記憶ノードND2に接続される。Pウェル178にはNMOSトランジスタmn1およびp拡散層190が設けられる。p拡散層190にはPウェル178の電位として基板電位供給線VNBMが接続される。第2の実施形態では、基板電位供給線VNBMはソース電位線VSSMと接続する。NMOSトランジスタmn1はソースであるn拡散層186とドレインであるn拡散層188とを含む。n拡散層186はソース電位線VSSMに接続され、n拡散層188は記憶ノードND1に接続される。またNMOSトランジスタmn1のゲートは記憶ノードND2に接続される。一方、周辺回路部およびロジック回路部は、図9には示していないが、図3に示した第1の実施形態と同様である。すなわち、図3に示す通り、P基板172上にディープNウェル174を介すことなしに直接Nウェル166とPウェル168が設けられる。上記Nウェルにはn拡散層161を介して外部電源VDDが供給され、Pウェルはp拡散層190を介して外部電源接地GNDに接続される。なお、第2の実施形態では、図8に示すように、ロジック回路の電源VDDは、電源スイッチ回路160を介して外部電源VDDから電源が供給される。このような構成とすることにより、メモリセルの負荷トランジスタであるPMOSトランジスタmp1、mp2の基板バイアス電圧であるVPBMとメモリセルのセル電源電位である電源供給線VDDM、さらに駆動トランジスタであるmn1、mn2のソース電位線VSSMを周辺回路およびロジック回路の電源および基板電圧とは独立して制御することができる。[第2の実施形態の動作]次に第2の実施形態によるSRAMセルの通常動作時および待機時における各セル内ノードの電位状態を図10に示す。図10では各電圧条件の例として、外部電源電圧VDD=1.1V、GND=0Vであるとする。このとき、通常動作時には、セル電源電圧電源供給線VDDM=1.1V、負荷PMOSトランジスタの基板バイアス電圧基板バイアス供給線VPBM=1.1V、駆動NMOSトランジスタの基板電圧VBNMおよびソース電位ソース電位線VSSM=0Vとなる。電源投入後、セル電源電圧電源供給線VDDMの立ち上がりに対応して、SRAMセルの第1および第2の負荷PMOSトランジスタmp1、mp2の第1の基板バイアス電圧基板バイアス供給線VPBMにはVDDMと同じ1.1Vが印加され、動作状態の間保持される。また、SRAMセルの第1及び第2の駆動NMOSトランジスタmn1、mn2のソース電位ソース電位線VSSMは動作状態の間、接地電圧0Vに保持される。次に、待機時に入るとスタンバイ信号STBがロウレベルからハイレベルに立ち上がる。そのとき、セル電源電圧電源供給線VDDMは、1.1Vを維持するが、負荷PMOSトランジスタの基板バイアス電圧基板バイアス供給線は0.7Vを印加し、基板バイアス電圧が浅くなるように制御する。また、駆動NMOSトランジスタの基板電位VBNMおよびソース電位ソース電位線VSSMには、0.3Vを印加する。すなわち、第2の実施形態では、ソース電位線VSSMの電位を、ロジック回路や周辺回路の接地電位GNDから切り離し、セル電源回路2150から供給する。図10に示す待機期間中、セル電源電圧電源供給線VDDMは1.1Vのままとする一方、ソース電位線VSSMの電位を動作時よりも上げることにより、駆動NMOSトランジスタの駆動能力を弱めてMOSトランジスタのリーク電流を低減する。このとき、電源供給線VDDMとソース電位線VSSM間の電圧は通常動作時よりも低下するため、記憶ノードと基板間のリーク欠陥によるリーク電流も低減できる。さらに、同期間中の負荷PMOSトランジスタの基板バイアス電圧VPBMをセル電源電圧VDDMよりも低くすることで、第1の実施形態と同様に負荷PMOSトランジスタmp1、mp2のオン抵抗上昇が緩和でき、記憶ノードの電位低下が抑制されるため、データ反転不良を防ぐことができる。なお、第2の実施形態において、図10と同一の電圧をメモリセルアレイに印加する場合には、電源供給線VDDMから常に、外部電源VDDと同じ電圧を供給しているので、セル電源回路1130を省略し、電源供給線VDDMに直接外部電源VDDを供給するようにしてもよい。しかし、基板発生回路140、セル電源回路2150に加えて、セル電源回路1130をさらに設けることにより、待機時にさらに最適な電圧をメモリセルアレイ110に与えることも可能である。[第3の実施形態]図11は、第3の実施形態による半導体装置10bの回路ブロック図である。第3の実施形態による半導体装置10bは、半導体装置10b全体をテストモードに設定するか、通常使用モードに設定するかを判別するテストモード判定回路400を備える。テストモード判定回路400は、テスト端子から入力されるテストモード判定信号を受けてテストモードに設定するか否かを判定する。テストモード判定回路400は、電圧制御回路200および電源スイッチ回路160に接続され、電圧制御回路200及び電源スイッチ回路160の動作を制御する。その他の回路構成は、図8に示す第2の実施形態の半導体装置10aの構成とおおよそ同一である。第3の実施形態の半導体装置10bは、SRAMの待機時のデータ保持特性不良の市場不良が発生する確率の少ない高品質な半導体装置を提供するテスト機能を備えている。第3の実施形態におけるSRAMセルアレイ部の断面構造は、図9に示す第2の実施形態と同一であり、また、周辺回路120、ロジック回路300の周辺回路部の断面構造は、図3に示す第1の実施形態の周辺回路部の断面構造と同一である。図12に、第3の実施形態によるテストモード判定に基づく動作制御フローチャートを示す。ステップS1では、テスト端子から入力されるテストモード信号をテストモード判定回路400で判定し、テストモードであるか否かを判定する。テストモードであると判定した場合ステツプS1でYesの場合は、ステップS2で、半導体装置10bのスタンバイ制御を停止する。さらに、ステップS3では、電源スイッチ回路160、セル電源回路1130の機能をスルーし、外部テスターからの供給電圧VDDをそのまま供給する。また、テストモード判定回路400は、電圧制御回路200をコントロールし、電圧制御回路200からテストモードに対応する設定電圧を基板バイアス発生回路140およびセル電源回路2150に設定し、所望の電圧をメモリセルアレイ110に供給する。一方、テスト判定回路400がテストモードではないと判定した場合通常動作モードの場合:ステップS1でNoの場合、ステップS4でスタンバイ制御を開始する。電圧制御回路200は、電圧制御信号であるスタンバイ信号STBの論理レベルによってスタンバイモード待機モードまたは待機時であるか否かを判定するステップS5。スタンバイ信号STBがハイレベルである場合には、電圧制御回路200は、スタンバイモードであると判定し、セル電源回路1130、セル電源回路2150、基板バイアス発生回路140の電圧を図10に示す第2の実施形態の電圧と同一の電圧に設定するステップS6。なお、図10と同一の電圧に電源供給線VDDMの電圧を設定する場合には、第2の実施形態で説明したように、セル電源回路1130は必ずしも設ける必要はないが、セル電源回路1130を設けることにより、スタンバイ時にさらに最適な電圧設定にすることも可能である。スタンバイ信号STBがロウレベルである場合には、電圧制御回路200は、動作モード動作時であると判定する。そのとき、電圧制御回路200は、セル電源回路1130、セル電源回路2150、基板バイアス発生回路140の電圧制御を行わず、外部電源VDDと同一電圧が電源供給線VDDM、基板バイアス供給線VPBMに供給され、外部電源GNDと同一電圧がソース電位線VSSM、基板電位供給線VNBMに供給されるステップS7。図13は、第3の実施形態におけるテスト時の電圧波形図である。図13では、SRAMセルにデータを書き込んだ後、外部電源VDDの電圧を下げてSRAMセルの保持テストを行い、その後さらに外部電源VDDの電圧を上げてSRAMセルからデータを読み出すことにより、保持テスト前にSRAMセルに書きこんだデータが保持されているか否かをテストしている。テスト開始時には、LSIテスターから半導体装置にVDD=1.1V、GND=0Vの電圧を印加する。テスト時には、セル電源回路1130は、テスターから与えられた電圧VDDをそのまま電源供給線VDDMに出力するので、VDDM=1.1Vとなる。また、基板バイアス発生回路140は、外部電源VDDと同一の電圧を基板バイアス供給線VPBMに供給するので、VPBM=1.1Vとなる。また、セル電源回路2150は、GND=0Vと同一の電圧をソース電位線VSSMに出力する。この電圧を保った状態でメモリセルにデータのライトを行う。次に、保持テストに入る。テスターから供給される外部電源の電圧は、VDD=0.7Vに下がる。電源供給線VDDMも外部電源VDDと同一電位となるので、VDDM=0.7Vとなる。また、基板バイアス発生回路140は、電源供給線VDDMと同一電圧を基板バイアス供給線VPBMに出力するので、VPBM=0.7Vとなる。さらに、このとき、セル電源回路2150は、VSSM=0.2Vを出力する。次に、保持テスト期間が終了すると、外部電圧VDD=1.1V、電源供給線VDDM=1.1V、基板バイアス供給線VPBM=1.1V、ソース電位線VSSM=0Vの保持テスト期間前の電圧と同じ電圧に戻す。そして、保持テスト期間前にライトしたデータが保持されているか否かSRAMセルのデータをリードしてテストする。以上説明した保持テスト期間のSRAMセルに対する電圧条件と通常動作時非テストモードの待機時スタンバイモードの電圧条件とを比較する。非テストモードの待機時には、基板バイアス供給線VPBMの電圧は、電源供給線VDDMの電圧より低い電圧、すなわち浅い基板バイアス電圧が与えられるのに対して、保持テストでは、基板バイアス供給線VPBMに電源供給線VDDMと同一の電圧を与えている。すなわち、非テストモードの待機時には、負荷MOSトランジスタの閾値の絶対値が小さくなるような基板バイアス電圧を与え、負荷MOSトランジスタのオン抵抗が小さくなるように制御しているのに対して、保持テストでは、そのような負荷MOSトランジスタのオン抵抗が小さくなるような基板バイアス電圧を与えていない。従って、SRAMセルのハイレベルを保持している記憶ノードに取っては、よりデータ反転が発生しやすい条件でテストしていることになる。また、非テストモードの待機時には、保持テスト時より負荷MOSトランジスタの閾値の絶対値が小さくなるような基板バイアス電圧を与え、負荷MOSトランジスタのオン抵抗が小さくなるように制御しているので、データ反転が発生しにくくしている。従って、半導体装置に経時的な特性変化があった場合においても、保持不良を発生しにくくしている。さらに、上記保持テストにおいて、ソース電位線VSSMの電位を保持テスト期間は、VSSM=0.2Vを与えている。ソース電位線VSSMの電位が高いと、オン状態を維持する負荷MOSトランジスタのゲートソース間の電圧の絶対値が減少し、負荷MOSトランジスタのオン抵抗がさらに増大する。従って、ソース電位線VSSMにGNDより高い電圧を与えることも、実使用状態の待機時より厳しい条件で保持テストを行っていることになり、製品出荷後の市場不良の発生を防ぐことができる。以上説明したように、第3の実施形態では、待機時におけるメモリセルの電圧設定をテスト時にはリーク不良の検出性を上げる方向、通常使用時においては、低電圧スタンバイ中の故障発生を抑制する方向で設定している。従って、テスト時検出率が向上し、市場不良率を低減した高品質な半導体記憶装置を提供することができる。なお、これらの電圧設定は、半導体装置に内蔵するテスト回路及び電圧制御回路によって行われる。なお、第1の実施形態乃至第3の実施形態において、複数のメモリセルアレイを設け、複数のメモリセルアレイのうち、一部のメモリセルアレイについて、セル電源回路1130、セル電源回路2150、基板バイアス発生回路140から電源を供給し、残りのメモリセルアレイについては、第2の実施形態で説明した電源スイッチ回路160を介して電源を供給するようにしてもよい。この場合、上記一部のメモリセルアレイが記憶するデータのみを待機時において、保持し、残りのメモリセルアレイが記憶するデータは待機時には保持しない。また、複数のメモリセルアレイのうち、待機時にデータを保持する必要はあるが、ECC回路を備えているメモリセルアレイについては、セル電源回路1130、及び/又は、セル電源回路2150は必要であっても、基板バイアス発生回路140は必要でない場合がある。経時変化等によってメモリセルアレイが記憶するデータのうち、一部のメモリセルのデータが反転するようなことがあっても、ECC回路により救済できるからである。すなわち、本発明は、待機時にデータ保持を行う必要はあるが、ECC回路を備えていないメモリセルアレイを有する半導体装置に特に有効である。さらに、第2の実施形態において、図9に示すようなディープNウェル174を設けずに、第1の実施形態と同様にP基板172上に、Nウェル176とPウェル178を直接設ける構造にすることも可能である。このような場合は、基板供給線VNBMは、外部電源接地GNDに接続し、ソース電位線VSSMのみをセル電源回路2150に接続すればよい。ただし、この場合、図6に示すようなリーク欠陥がメモリセルの記憶ノードと駆動MOSトランジスタの基板との間にある場合は、リーク電流がハイレベルを記憶するメモリセルの記憶ノードと駆動MOSトランジスタの基板との間に流れるので、この間の電位差を待機時において、大きな電位差のままにしておくことは好ましくない。この様なリーク欠陥が考えられる場合には、第1の実施形態のような電圧設定とするか、第2の実施形態のようにディープNウェル174を設ける構造の方がより好ましい。本発明の全開示特許請求の範囲及び図面を含むの枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。