"半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の薄膜トランジスタであって、前記半導体膜と絶縁膜とゲート電極とをこの順で積層した構造を有する電界効果型の薄膜トランジスタについて、前記半導体膜において前記絶縁膜と接する面を表面とし、反対面を裏面としたときに、前記半導体膜の表面ポテンシャルを計算する表面ポテンシャルのシミュレーション装置であって、前記半導体膜のフラットバンド条件でのフェルミ準位を、前記フェルミ準位についての方程式である式5から算出するフェルミ準位演算手段と、前記フェルミ準位演算手段により算出されたフェルミ準位を、式2.3、式3.3、式4.2及び式4.3に代入して、前記半導体膜のフラットバンド条件における、それぞれ正に帯電したドナー型欠陥の密度、負に帯電したアクセプタ型欠陥の密度、ホール密度及び電子密度を算出する電荷担体密度演算手段と、前記電荷担体演算手段により算出された正に帯電したドナー型欠陥の密度、負に帯電したアクセプタ型欠陥の密度、ホール密度及び電子密度を、式22を式12に代入して前記表面ポテンシャルを消去した前記半導体膜の裏面ポテンシャルについての方程式に代入し、前記裏面ポテンシャルを前記裏面ポテンシャルについての方程式から算出する裏面ポテンシャル演算手段と、前記裏面ポテンシャル演算手段により算出された裏面ポテンシャルを、前記式22に代入して前記表面ポテンシャルを算出する表面ポテンシャル演算手段と、を備え、前記式5は、であり、前記式2.3、式3.3、式4.2及び式4.3は、であり、前記式12は、であり、前記式22は、であり、ここで、β=q/kT、γd=q/Etd、γa=q/Eta、cin=εin/tin、Vg’=Vgs-Vfbであり、kはボルツマン定数、Tは絶対温度、qは電気素量、p0は前記半導体膜のフラットバンド条件におけるホール密度、n0は前記半導体膜のフラットバンド条件における電子密度、Ntd0は前記半導体膜のフラットバンド条件における正に帯電したドナー型欠陥の密度、Nta0-は前記半導体膜のフラットバンド条件における負に帯電したアクセプタ型欠陥の密度、gtd0は前記半導体の価電子帯上端でのドナー型欠陥の状態密度、gta0は前記半導体の伝導帯下端でのアクセプタ型欠陥の状態密度、Evは前記半導体の価電子帯上端のエネルギー、Ecは前記半導体の伝導帯下端のエネルギー、Efは前記半導体のフラットバンド条件でのフェルミ準位、Etdは前記半導体のドナー型欠陥の状態密度分布の傾きの逆数、Etaは前記半導体のアクセプタ型欠陥の状態密度分布の傾きの逆数、niは前記半導体の真性キャリア密度、Eiは前記半導体の真性フェルミ準位、εscは前記半導体膜の誘電率、tscは前記半導体膜の膜厚、εinは前記絶縁膜の誘電率、tinは前記絶縁膜の膜厚、φはポテンシャル、φsは前記表面ポテンシャル、φbは前記裏面ポテンシャル、Ndは前記半導体の実効的なドナー密度、Vgsは前記薄膜トランジスタのゲート-ソース間の電圧、Vfbは前記薄膜トランジスタのフラットバンド電圧、であることを特徴とする表面ポテンシャルのシミュレーション装置。所定の範囲における複数の前記ゲート電圧を前記表面ポテンシャルの計算条件として順次に前記裏面ポテンシャル演算手段に設定する計算範囲設定手段を更に備え、前記表面ポテンシャル演算手段と当該表面ポテンシャルの計算条件とした前記ゲート電圧とを対応付けた前記表面ポテンシャルのゲート電圧依存性を計算することを特徴とする請求項1に記載の表面ポテンシャルのシミュレーション装置。半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の薄膜トランジスタであって、前記半導体膜と絶縁膜とゲート電極とをこの順で積層した構造を有する電界効果型の薄膜トランジスタについて、前記半導体膜におけて前記絶縁膜と接する面を表面とし、反対面を裏面としたときに、前記半導体の表面ポテンシャルを計算するために、コンピュータを、前記半導体膜のフラットバンド条件でのフェルミ準位を、前記フェルミ準位についての方程式である式5から算出するフェルミ準位演算手段、前記フェルミ準位演算手段により算出されたフェルミ準位を、式2.3、式3.3、式4.2及び式4.3に代入して、前記半導体膜のフラットバンド条件における、それぞれ正に帯電したドナー型欠陥の密度、負に帯電したアクセプタ型欠陥の密度、ホール密度及び電子密度を算出する電荷担体密度演算手段、前記電荷担体演算手段により算出された正に帯電したドナー型欠陥の密度、負に帯電したアクセプタ型欠陥の密度、ホール密度及び電子密度を、式22を式12に代入して前記表面ポテンシャルを消去した前記半導体膜の裏面ポテンシャルについての方程式に代入し、前記裏面ポテンシャルを前記裏面ポテンシャルについての方程式から算出する裏面ポテンシャル演算手段、前記裏面ポテンシャル演算手段により算出された裏面ポテンシャルを、前記式22に代入して前記表面ポテンシャルを算出する表面ポテンシャル演算手段、として機能させ、前記式5は、であり、前記式2.3、式3.3、式4.2及び式4.3は、であり、前記式12は、であり、前記式22は、であり、ここで、β=q/kT、γd=q/Etd、γa=q/Eta、cin=εin/tin、Vg’=Vgs-Vfbであり、kはボルツマン定数、Tは絶対温度、qは電気素量、p0は前記半導体膜のフラットバンド条件におけるホール密度、n0は前記半導体膜のフラットバンド条件における電子密度、Ntd0は前記半導体膜のフラットバンド条件における正に帯電したドナー型欠陥の密度、Nta0-は前記半導体膜のフラットバンド条件における負に帯電したアクセプタ型欠陥の密度、gtd0は前記半導体の価電子帯上端でのドナー型欠陥の状態密度、gta0は前記半導体の伝導帯下端でのアクセプタ型欠陥の状態密度、Evは前記半導体の価電子帯上端のエネルギー、Ecは前記半導体の伝導帯下端のエネルギー、Efは前記半導体のフラットバンド条件でのフェルミ準位、Etdは前記半導体のドナー型欠陥の状態密度分布の傾きの逆数、Etaは前記半導体のアクセプタ型欠陥の状態密度分布の傾きの逆数、niは前記半導体の真性キャリア密度、Eiは前記半導体の真性フェルミ準位、εscは前記半導体膜の誘電率、tscは前記半導体膜の膜厚、εinは前記絶縁膜の誘電率、tinは前記絶縁膜の膜厚、φはポテンシャル、φsは前記表面ポテンシャル、φbは前記裏面ポテンシャル、Ndは前記半導体の実効的なドナー密度、Vgsは前記薄膜トランジスタのゲート-ソース間の電圧、Vfbは前記薄膜トランジスタのフラットバンド電圧、であることを特徴とする表面ポテンシャルのシミュレーションプログラム。近年、移動度が高く、室温形成が可能なことで、a-InGaZnOIGZO;アモルファス-インジウムガリウム亜鉛酸化物などの酸化物半導体を用いたTFTThinFilmTransistor;薄膜トランジスタが注目されている。こうした酸化物半導体を用いたTFTの回路設計において、高速かつ高精度な回路シミュレーションを実現するためには、前記したように、表面ポテンシャルの高速かつ高精度な計算方法の開発が必要となる。ここで、酸化物半導体を用いたTFTは、半導体膜中にキャリアを捕獲する欠陥を含み、多数キャリアを使う蓄積型のトランジスタである。このため、このようなTFTには、前記したHiSIM非特許文献1などで用いられている単結晶シリコンMOSFET用の表面ポテンシャルの計算方法や、多結晶シリコンTFT用に開発された計算方法特許文献1などを適用することができない。そこで、本発明は、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の電界効果型の薄膜トランジスタに適用可能な表面ポテンシャルのシミュレーション装置及びシミュレーションプログラムを提供することを課題とする。前記した課題を解決するために、請求項1に記載の表面ポテンシャルのシミュレーション装置以下、適宜シミュレーション装置というは、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の薄膜トランジスタであって、前記半導体膜と絶縁膜とゲート電極とをこの順で積層した構造を有する電界効果型の薄膜トランジスタについて、前記半導体膜において前記絶縁膜と接する面を表面とし、反対面を裏面としたときに、前記半導体膜の表面ポテンシャルを計算する表面ポテンシャルのシミュレーション装置であって、フェルミ準位演算手段と、電荷担体密度演算手段と、裏面ポテンシャル演算手段と、表面ポテンシャル演算手段と、を備えて構成した。かかる構成によれば、シミュレーション装置は、フェルミ準位演算手段によって、前記半導体膜のフラットバンド条件でのフェルミ準位を、前記フェルミ準位についての方程式である式5から算出する。次に、シミュレーション装置は、電荷担体密度演算手段によって、前記フェルミ準位演算手段により算出されたフェルミ準位を、式2.3、式3.3、式4.2及び式4.3に代入して、前記半導体膜のフラットバンド条件における、それぞれ正に帯電したドナー型欠陥の密度、負に帯電したアクセプタ型欠陥の密度、ホール密度及び電子密度を算出する。次に、シミュレーション装置は、裏面ポテンシャル演算手段によって、前記電荷担体演算手段により算出された正に帯電したドナー型欠陥の密度、負に帯電したアクセプタ型欠陥の密度、ホール密度及び電子密度を、式22を式12に代入して前記表面ポテンシャルを消去した前記半導体膜の裏面ポテンシャルについての方程式に代入し、前記裏面ポテンシャルを前記裏面ポテンシャルについての方程式から算出する。そして、シミュレーション装置は、表面ポテンシャル演算手段によって、前記裏面ポテンシャル演算手段により算出された裏面ポテンシャルを、前記式22に代入して前記表面ポテンシャルを算出する。ここで、前記式5は、であり、前記式2.3、式3.3、式4.2及び式4.3は、であり、前記式12は、であり、前記式22は、であり、ここで、β=q/kT、γd=q/Etd、γa=q/Eta、cin=εin/tin、Vg’=Vgs-Vfb、であり、kはボルツマン定数、Tは絶対温度、qは電気素量、p0は半導体膜のフラットバンド条件におけるホール密度、n0は半導体膜のフラットバンド条件における電子密度、Ntd0は半導体膜のフラットバンド条件における正に帯電したドナー型欠陥の密度、Nta0-は半導体膜のフラットバンド条件における負に帯電したアクセプタ型欠陥の密度、gtd0は半導体の価電子帯上端でのドナー型欠陥の状態密度、gta0は半導体の伝導帯下端でのアクセプタ型欠陥の状態密度、Evは半導体の価電子帯上端のエネルギー、Ecは半導体の伝導帯下端のエネルギー、Efは半導体のフラットバンド条件でのフェルミ準位、Etdはドナー型欠陥の状態密度分布の傾きの逆数、Etaはアクセプタ型欠陥の状態密度分布の傾きの逆数、niは半導体の真性キャリア密度、Eiは半導体の真性フェルミ準位、εscは半導体膜の誘電率、tscは半導体膜の膜厚、εinは絶縁膜の誘電率、tinは絶縁膜の膜厚、φはポテンシャル、φsは表面ポテンシャル、φbは裏面ポテンシャル、Ndは実効的なドナー密度、Vgsはゲート-ソース間の電圧、Vfbはフラットバンド電圧、である。請求項2に記載の表面ポテンシャルのシミュレーション装置は、請求項1に記載のシミュレーション装置において、計算範囲設定手段を更に備えて構成した。かかる構成によれば、シミュレーション装置は、計算範囲設定手段によって、所定の範囲における複数の前記ゲート電圧を前記表面ポテンシャルの計算条件として順次に前記裏面ポテンシャル演算手段に設定する。次に、シミュレーション装置は、裏面ポテンシャル演算手段によって、計算範囲設定手段が設定した計算条件で、裏面ポテンシャルを計算する。そして、シミュレーション装置は、表面ポテンシャル演算手段によって、裏面ポテンシャル演算手段が計算した裏面ポテンシャルを用いて表面ポテンシャルを計算する。シミュレーション装置は、計算範囲設定手段によって順次に設定するゲート電圧について、裏面ポテンシャル演算手段及び表面ポテンシャル演算手段によって、表面ポテンシャルを計算することにより、表面ポテンシャルのゲート電圧依存性を計算する。請求項3に記載の表面ポテンシャルのシミュレーションプログラム以下、適宜シミュレーションプログラムというは、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の薄膜トランジスタであって、前記半導体膜と絶縁膜とゲート電極とをこの順で積層した構造を有する電界効果型の薄膜トランジスタについて、前記半導体膜におけて前記絶縁膜と接する面を表面とし、反対面を裏面としたときに、前記半導体の表面ポテンシャルを計算するために、コンピュータを、フェルミ準位演算手段、電荷担体密度演算手段、裏面ポテンシャル演算手段、表面ポテンシャル演算手段、として機能させるように構成した。かかる構成によれば、シミュレーションプログラムは、フェルミ準位演算手段によって、前記半導体膜のフラットバンド条件でのフェルミ準位を、前記フェルミ準位についての方程式である式5から算出する。次に、シミュレーションプログラムは、電荷担体密度演算手段によって、前記フェルミ準位演算手段により算出されたフェルミ準位を、式2.3、式3.3、式4.2及び式4.3に代入して、前記半導体膜のフラットバンド条件における、それぞれ正に帯電したドナー型欠陥の密度、負に帯電したアクセプタ型欠陥の密度、ホール密度及び電子密度を算出する。次に、シミュレーションプログラムは、裏面ポテンシャル演算手段によって、前記電荷担体演算手段により算出された正に帯電したドナー型欠陥の密度、負に帯電したアクセプタ型欠陥の密度、ホール密度及び電子密度を、式22を式12に代入して前記表面ポテンシャルを消去した前記半導体膜の裏面ポテンシャルについての方程式に代入し、前記裏面ポテンシャルを前記裏面ポテンシャルについての方程式から算出する。そして、シミュレーションプログラムは、表面ポテンシャル演算手段によって、前記裏面ポテンシャル演算手段により算出された裏面ポテンシャルを、前記式22に代入して前記表面ポテンシャルを算出する。ここで、前記式5は、であり、前記式2.3、式3.3、式4.2及び式4.3は、であり、前記式12は、であり、前記式22は、であり、ここで、β=q/kT、γd=q/Etd、γa=q/Eta、cin=εin/tin、Vg’=Vgs-Vfb、であり、kはボルツマン定数、Tは絶対温度、qは電気素量、p0は半導体膜のフラットバンド条件におけるホール密度、n0は半導体膜のフラットバンド条件における電子密度、Ntd0は半導体膜のフラットバンド条件における正に帯電したドナー型欠陥の密度、Nta0-は半導体膜のフラットバンド条件における負に帯電したアクセプタ型欠陥の密度、gtd0は半導体の価電子帯上端でのドナー型欠陥の状態密度、gta0は半導体の伝導帯下端でのアクセプタ型欠陥の状態密度、Evは半導体の価電子帯上端のエネルギー、Ecは半導体の伝導帯下端のエネルギー、Efは半導体のフラットバンド条件でのフェルミ準位、Etdはドナー型欠陥の状態密度分布の傾きの逆数、Etaはアクセプタ型欠陥の状態密度分布の傾きの逆数、niは半導体の真性キャリア密度、Eiは半導体の真性フェルミ準位、εscは半導体膜の誘電率、tscは半導体膜の膜厚、εinは絶縁膜の誘電率、tinは絶縁膜の膜厚、φはポテンシャル、φsは表面ポテンシャル、φbは裏面ポテンシャル、Ndは実効的なドナー密度、Vgsはゲート-ソース間の電圧、Vfbはフラットバンド電圧、である。請求項1又は請求項3に記載の発明によれば、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の電界効果型の薄膜トランジスタについて、半導体の表面ポテンシャルを高速かつ高精度に計算することができる。請求項2に記載の発明によれば、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の電界効果型の薄膜トランジスタについて、半導体の表面ポテンシャルのゲート電圧依存性を高速かつ高精度に計算することができる。以下、本発明の実施形態について、適宜に図面を参照して説明する。ここでは、n型の蓄積型TFTについて説明する。図1は本発明における表面ポテンシャルの計算方法を説明するためのTFTの断面を模式的に示したものである。このTFTは、図面において半導体膜SCの左右方向の両端にそれぞれソース電極Sとドレイン電極Dとが設けられ、図面において半導体膜SCの下方向には、絶縁膜INを挟んでゲート電極Gが設けられている電界効果型トランジスタFETである。ここで、tscは半導体膜SCの厚さであり、Lは半導体膜SCのチャネル長であり、tinは絶縁膜INの厚さである。なお、本明細書において、ポテンシャルとは電位のことである。また、座標系は、半導体膜SCの厚さ方向深さ方向ともいうである図面の上下方向をx方向とし、チャネル長方向である図面の左右方向をy方向とする。x方向の座標は、半導体膜SCの絶縁膜INとの界面をx=0とし、上端面はx=tscとする。また、y方向の座標は、半導体膜SCがソース電極Sの右端部と接触する位置をy=0とし、半導体膜SCがドレイン電極Dの左端部と接触する位置がy=Lとする。また、半導体膜SCのx=0における面を表面とし、その反対面であるx=tscにおける面を裏面とする。ここで、半導体膜SC中のポアソン方程式は、式1.1のように表すことができる。ここで、ρは電荷密度であり、εscは半導体の誘電率である。また、キャリアを捕獲する欠陥を含む半導体膜SCにおける電荷密度ρは、キャリアを捕獲する欠陥の密度を考慮して、式1.2で与えられる。ここで、φは静電ポテンシャル以下、適宜単にポテンシャルという、xは半導体膜SCの深さ方向厚さ方向の距離、qは電気素量、pはホール密度、nは電子密度、Ndは酸素欠損や不純物水素などに由来する実効的なドナー密度、Ntdは正に帯電したドナー型欠陥の密度、Nta-は負に帯電したアクセプタ型欠陥の密度である。また、p0は半導体膜SCのフラットバンド条件におけるホール密度であり、n0は半導体膜SCのフラットバンド条件における電子密度であり、βは熱電圧kT/qの逆数q/kTである。なお、kはボルツマン定数であり、Tは絶対温度である。式1.1に式1.2を代入することにより、半導体膜SC中のポアソン方程式は、式1.5のように表すことができる。ドナー型欠陥の状態密度gtd及びアクセプタ型欠陥の状態密度gtaは、図2に示すように、それぞれバンドギャップ中のエネルギーの指数関数で表わされる。ここで、ドナー型欠陥の状態密度gtdは式2.1で与えられる。ここで、gtd0は価電子帯上端でのドナー型欠陥の状態密度、Evは価電子帯上端のエネルギー、Eはバンドギャップ中のエネルギー、Etdはドナー型欠陥の状態密度分布の傾きの逆数である。また、正に帯電したドナー型欠陥の密度Ntdは、式2.1に欠陥準位の占有確率として、1-fEを掛けて、エネルギーEについてEvからEcまで積分することにより、式2.2のように与えられる。ここで、fEは式2.5に示すフェルミ分布関数であり、Ecは伝導帯下端のエネルギーである。ここで、Efはフラットバンド条件でのフェルミ準位であり、Efeはフェルミエネルギーである。また、アクセプタ型欠陥の状態密度gtaは式3.1で与えられる。ここで、gta0は伝導帯下端でのアクセプタ型欠陥の状態密度、Etaはアクセプタ型欠陥の状態密度分布の傾きの逆数である。負に帯電したアクセプタ型欠陥の密度Nta-は、式3.1に欠陥準位の占有確率として式2.5に示したフェルミ分布関数fEを掛けて、エネルギーEについてEvからEcまで積分することにより、式3.2のように与えられる。次に、半導体膜SCの電気的中性条件に基づいて、フラットバンド条件でのフェルミ準位Efを計算するプロセスを示す。ここで、図3を参照して、フラットバンド条件について説明する。フラットバンド条件とは、図3に示すように、MOS型TFTのエネルギーバンド図において、半導体膜SCにおけるエネルギーバンドが、絶縁膜INの近傍で曲がらず、フラットになる条件のことである。ゲート電極Gである金属の仕事関数と半導体膜SCの仕事関数とが等しく、かつ、絶縁膜IN中に電荷が存在しない場合、フラットバンド条件においては、ゲート電極Gである金属のフェルミ準位Efmと、半導体膜SCのフェルミ準位Efsとが等しくなる。また、ゲート電極Gである金属の仕事関数と半導体膜SCの仕事関数との間に差がある場合や、絶縁膜IN中に電荷がある場合に、これらによって生じる半導体膜SC中のエネルギーバンドの曲がりを補償して、エネルギーバンドをフラットにするのに必要なゲート電圧Vgがフラットバンド電圧Vfbである。フェルミ準位Efを計算するプロセスについて説明を続ける。電気的中性条件は、式1.1に示したポアソン方程式及び式1.2に基づいて、式4.1のように表すことができる。ここで、niは真性キャリア密度、Eiは真性フェルミ準位である。式4.1に、式2.3、式3.3、式4.2及び式4.3を代入すると、式5が得られる。ここで、価電子帯上端でのドナー型欠陥の状態密度gtd0、ドナー型欠陥の状態密度分布の傾きの逆数Etd、伝導帯下端でのアクセプタ型欠陥の状態密度gta0、アクセプタ型欠陥の状態密度分布の傾きの逆数Eta、実効的なドナー密度Nd、真性キャリア密度ni、真性フェルミ準位Ei、価電子帯上端のエネルギーEv及び伝導帯下端のエネルギーEcは、デバイスの設計値であるデバイスパラメータ又は用いる材料に固有の固有パラメータとして与えられる。また、絶対温度Tは、任意の値例えば、300Kを設定することができる。従って、式5は、フェルミ準位Efについての方程式となる。そこで、このフェルミ準位Efについての方程式である式5を、例えば、反復計算を用いた求根アルゴリズムであるニュートン法や二分法などの公知の手法により数値解析することにより、フラットバンド条件でのフェルミ準位Efを算出することができる。そして、算出したフラットバンド条件でのフェルミ準位Efを式2.3、式3.3、式4.2及び式4.3に代入することで、半導体膜SCのフラットバンド条件における、正に帯電したドナー型欠陥の密度Ntd0、負に帯電したアクセプタ型欠陥の密度Nta0-、ホール密度p0及び電子密度n0の値を得る。これらの電荷担体密度の値は、この後の表面ポテンシャルの計算の際に用いる。次に、式1.1に示したポアソン方程式から、表面ポテンシャルとゲート電圧Vgとを関係付ける式の導出について説明する。まず、式1.1の両辺に2dφ/dxを掛けると、式6.1が得られる。ここで、式6.1の左辺は、式6.2のように変形することができる。式6.1及び式6.2から、式6.3が得られる。次に、式6.3の両辺をxについて、x=0からx=tsc膜厚:図1参照まで積分する。ここで、とおき、式6.3の左辺をxについて積分すると、式7.1が得られる。次に、式6.3の右辺をxについて積分すると、式7.2が得られる。ここで、φsは表面ポテンシャル図1におけるx=0の位置でのポテンシャル、φbは裏面ポテンシャル図1におけるx=tscの位置でのポテンシャルである。よって、式7.1及び式7.2から式8が得られる。ここで、式8の左辺に関して、ガウスの法則より、式9.1及び式9.2で示される境界条件が成り立つ。なお、式9.1は、x=tscにおいて、電界がゼロとするものであり、式9.2は、x=0において、絶縁膜IN側の電束密度と半導体膜SC側の電束密度とが等しいとするものである。ここで、Vgsはゲート-ソース間電圧ゲート電圧Vgとソース電圧Vsとの差Vg-Vs、Vfbはフラットバンド電圧であり、εinは絶縁膜INの誘電率、tinは絶縁膜INの厚さである。また、式8の右辺に式1.2を代入すると、式10が得られる。そして、式8に、式9.1、式9.2及び式10を代入すると、式11を得る。従って、式11の平方根をとることで、ポテンシャルとゲート電圧との間の関係は、式12のように表わすことができる。式12から所望のゲート電圧Vgにおける表面ポテンシャルφsを計算するためには、表面ポテンシャルφsと裏面ポテンシャルφbとの間の関係式が必要となる。本実施形態においては、表面ポテンシャルφsと裏面ポテンシャルφbとの間の関係式として、近似式を用いる。次に、本実施形態で用いる表面ポテンシャルφsと裏面ポテンシャルφbとの間の近似式について説明する。半導体膜SCの裏面x=tscでの電荷密度をρbとすると、式1.2に、式1.3、式1.4、式2.2及び式3.2を代入し、φ=φbとすることで、式13を得る。ここで、式1.1のポアソン方程式における電荷密度ρは、xの値深さ方向の位置に厳密には依存するが、薄膜トランジスタの場合は半導体膜厚が薄いので、電荷密度ρはxの値に依存せず、式14に示すように、半導体膜SC中で一定であると近似する。そして、式14を式1.1に代入すると、式15を得る。ここで、式15の右辺はxの値に依存しないので、式15は簡単に積分することができ、順次にxについて積分して式16及び式17を得ることができる。ここで、C1及びC2は積分定数である。また、式9.1より、x=tscの場合について考えると、式16は、式18.1となり、積分定数C1は、式18.2のようになる。次に、式18.2を式17に代入すると、式19.1となり、式19.1において、x=tscとすると、φ=φbであるから、式19.2を得る。従って、積分定数C2は、式20のようになる。式20を式19.1に代入すると、式21.1となる。更に、式21.1において、x=0とすると、φ=φsであるから、式21.2を得る。そして、式21.2に、式13を代入すると、式22を得ることができる。本実施形態においては、式22を、表面ポテンシャルφsと裏面ポテンシャルφbとの間の関係を示す近似式として用いることとする。そこで、式22を式12に代入して表面ポテンシャルφsを式12から消去することにより、裏面ポテンシャルφbについての方程式が得られる。なお、式22に式12を代入した方程式において、半導体膜SCのフラットバンド条件における電荷担体密度である、正に帯電したドナー型欠陥の密度Ntd0、負に帯電したアクセプタ型欠陥の密度Nta0-、ホール密度p0及び電子密度n0は、それぞれ前記した式2.3、式3.3、式4.2及び式4.3から算出されたたものを用いる。また、その他の必要な値であるドナー型欠陥の状態密度分布の傾きの逆数Etd、アクセプタ型欠陥の状態密度分布の傾きの逆数Eta、実効的なドナー密度Nd、絶縁膜の厚さtin、フラットバンド電圧Vfb、半導体膜の誘電率εsc及び絶縁膜の誘電率εinは、デバイスの設計値であるデバイスパラメータ又は用いる材料に固有の固有パラメータとして与えられる。また、Vg’を定義する式9.4におけるゲート-ソース間電圧Vgsを定めるために必要なゲート電圧Vg及びソース電圧Vsは、計算条件として設定される値であり、絶対温度Tは、任意の値例えば、300Kを設定することができる。従って、この式22に式12代入して得られた裏面ポテンシャルφbの方程式を、前記した式5からフェルミ準位Efを計算するのと同様に、ニュートン法や二分法などの公知の手法を用いて数値解析することにより、裏面ポテンシャルφbを算出することができる。そして、算出された裏面ポテンシャルφbを式22に代入することで、表面ポテンシャルφsを得ることができる。また、この裏面ポテンシャルφbの算出の際に設定するゲート電圧Vgの値を、様々に変えて、対応する表面ポテンシャルφsを算出することにより、表面ポテンシャルφsのゲート電圧依存性を計算することができる。次に、図4を参照適宜図1参照して、前記した本発明における表面ポテンシャルの計算方法を用いて、表面ポテンシャルのシミュレーションを行う表面ポテンシャルのシミュレーション装置以下、適宜シミュレーション装置というについて説明する。[シミュレーション装置の構成]図4に示したように、本実施形態におけるシミュレーション装置表面ポテンシャルのシミュレーション装置1は、デバイスパラメータ入力手段10、フェルミ準位演算手段11、電荷担体密度演算手段12、計算範囲設定手段13、裏面ポテンシャル演算手段14、表面ポテンシャル演算手段15、パラメータ記憶手段16、電荷担体密度記憶手段17及び表面ポテンシャル記憶手段18を備えて構成される。なお、シミュレーション装置1は、専用のハードウェアによって構成することもできるが、パソコンパーソナルコンピュータなどの一般的なコンピュータに、表面ポテンシャルφsを計算するための前記した各手段を実現するプログラム表面ポテンシャルのシミュレーションプログラムを実行させることによって実現することができる。本実施形態は、パソコンに表面ポテンシャルのシミュレーションプログラムを実行させて表面ポテンシャルのシミュレーション装置1を実現するものである。以下、各手段について詳細に説明する。デバイスパラメータ入力手段10は、不図示のキーボードなどの入力手段を介して、表面ポテンシャルφsの計算に必要なデバイスの構成や特性値を示すパラメータであるデバイスパラメータを入力するものである。デバイスパラメータ入力手段10は、入力したデバイスパラメータを、パラメータ記憶手段16に記憶する。入力するデバイスパラメータとしては、半導体膜SCの厚さtsc、絶縁膜INの厚さtin、価電子帯上端でのドナー型欠陥の状態密度gtd0、ドナー型欠陥の状態密度分布の傾きの逆数Etd、伝導帯下端でのアクセプタ型欠陥の状態密度gta0、アクセプタ型欠陥の状態密度分布の傾きの逆数Eta、フラットバンド電圧Vfb及び実効的なドナー密度Ndが挙げられる。また、本実施形態では、半導体膜SCについての真性フェルミ準位Ei、真性キャリア密度ni、価電子帯上端のエネルギーEv、伝導帯下端のエネルギーEc、誘電率εsc及び絶縁膜INの誘電率εinは、用いる材料に固有の固有パラメータとして、固定値を予めパラメータ記憶手段16に記憶しておく。更にまた、計算条件の一つであるソース電圧Vsは、例えば、予め定められた値例えば、0[V]を、パラメータ記憶手段16に記憶しておく。以下、デバイスパラメータ、固有パラメータなどを合わせて、適宜デバイスパラメータ等という。また、デバイスパラメータ入力手段10は、デバイスパラメータを、前記したキーボードのほか、光ディスクや磁気ディスク、フラッシュメモリなどの記憶媒体を介して入力するようにしてもよいし、LANLocalAreaNetworkなどの通信回線を介して入力するようにしてもよい。フェルミ準位演算手段11は、パラメータ記憶手段16に記憶されているデバイスパラメータ等を用いて、半導体膜SCのフラットバンド条件でのフェルミ準位Efを計算し、計算したフェルミ準位Efを電荷担体密度演算手段12に出力するものである。具体的には、フェルミ準位演算手段11は、前記した式5にデバイスパラメータ等を代入し、式5をニュートン法や二分法などにより数値解析することによって、半導体膜SCのフェルミ準位Efを算出する。電荷担体密度演算手段12は、フェルミ準位演算手段11から入力したフェルミ準位Efを用いて、半導体膜SCのフラットバンド条件における正に帯電したドナー型欠陥の密度Ntd0、負に帯電したアクセプタ型欠陥の密度Nta0-、ホール密度p0及び電子密度n0を算出し、算出したこれらの電荷担体密度を電荷担体密度記憶手段17に記憶する。具体的には、電荷担体密度演算手段12は、フェルミ準位Efを前記した式2.3、式3.3、式4.2及び式4.3に代入することで、それぞれ正に帯電したドナー型欠陥の密度Ntd0、負に帯電したアクセプタ型欠陥の密度Nta0-、ホール密度p0及び電子密度n0を算出する。なお、これらの電荷担体密度の算出にデバイスパラメータ等が必要な場合は、電荷担体密度演算手段12は、適宜にパラメータ記憶手段16に記憶されているデバイスパラメータ等を参照する。計算範囲設定手段13は、表面ポテンシャルφsのゲート電圧依存性を計算する際の、ゲート電圧Vgの範囲を不図示のキーボードなどを介して入力し、裏面ポテンシャルφbを計算する際に、入力したゲート電圧Vgの範囲における様々なゲート電圧Vgを計算条件として設定するものである。計算範囲設定手段13は、ゲート電圧Vgを計算条件として、裏面ポテンシャル演算手段14に設定する。具体的には、計算範囲設定手段13は、ゲート電圧Vgの設定範囲として、ゲート電圧の初期値V0と、ゲート電圧の最大値Vmaxと、ゲート電圧を変化させる間隔ΔVとを入力する。そして、計算範囲設定手段13は、入力した初期値V0と、最大値Vmaxと、間隔ΔVとに基づいて、順次、V0,V0ΔV,V02×ΔV,,Vmaxをゲート電圧Vgとして裏面ポテンシャル演算手段14に設定する。裏面ポテンシャル演算手段14は、電荷担体密度記憶手段17に記憶されている電荷担体密度及びパラメータ記憶手段16に記憶されているデバイスパラメータ等に基づいて、計算範囲設定手段13により設定されたゲート電圧Vgにおける裏面ポテンシャルφbを算出し、算出した裏面ポテンシャルφbを表面ポテンシャル演算手段15に出力するものである。具体的には、裏面ポテンシャル演算手段14は、電荷担体密度として正に帯電したドナー型欠陥の密度Ntd0、負に帯電したアクセプタ型欠陥の密度Nta0-、ホール密度p0及び電子密度n0と、必要なデバイスパラメータ等と、ゲート電圧Vgとを、前記した式12に式22を代入して得られる裏面ポテンシャルφbについての方程式に代入し、この裏面ポテンシャルφbについての方程式を、ニュートン法や二分法などにより数値解析することによって、裏面ポテンシャルφbを算出する。なお、式12におけるVg’を定義する式9.4におけるゲート-ソース間電圧Vgsは、ゲート電圧Vgと、予め定められたソース電圧Vsとの差Vg-Vsとして求めることができる。表面ポテンシャル演算手段15は、裏面ポテンシャル演算手段14から入力した裏面ポテンシャルφb、電荷担体密度記憶手段17に記憶されている電荷担体密度及びパラメータ記憶手段16に記憶されているデバイスパラメータ等に基づいて、表面ポテンシャルφsを算出し、算出した表面ポテンシャルφsを、計算条件であるゲート電圧Vgに対応付けて、表面ポテンシャル記憶手段18に記憶するものである。なお、表面ポテンシャル演算手段15は、表面ポテンシャルφsを、ゲート電圧Vgに代えて、Vg’に対応付けて表面ポテンシャル記憶手段18に記憶するようにしてもよい。具体的には、表面ポテンシャル演算手段15は、式22に裏面ポテンシャルφb、電荷担体密度である正に帯電したドナー型欠陥の密度Ntd0、負に帯電したアクセプタ型欠陥の密度Nta0-、ホール密度p0、電子密度n0、及び必要なデバイスパラメータ等を代入して、表面ポテンシャルφsを算出する。パラメータ記憶手段16は、デバイスパラメータ入力手段10が入力したデバイスパラメータである半導体膜SCの厚さtsc、絶縁膜INの厚さtin、価電子帯上端でのドナー型欠陥の状態密度gtd0、ドナー型欠陥の状態密度分布の傾きの逆数Etd、伝導帯下端でのアクセプタ型欠陥の状態密度gta0、アクセプタ型欠陥の状態密度分布の傾きの逆数Eta、フラットバンド電圧Vfb及び実効的なドナー密度Ndを記憶するものである。また、パラメータ記憶手段16は、他のパラメータである半導体膜SCについての真性フェルミ準位Ei、真性キャリア密度ni、価電子帯上端のエネルギーEv、伝導帯下端のエネルギーEc、誘電率εsc及び絶縁膜INの誘電率εinを、用いる材料に固有の固有パラメータとして、それぞれに対応する固有値を予め記憶することとする。また、パラメータ記憶手段16は、他の計算条件であるソース電圧Vs及び絶対温度Tとして、それぞれ予め定められた値を予め記憶することとする。更にまた、定数であるボルツマン定数k及び電気素量qを予め記憶することとする。パラメータ記憶手段16に記憶されているデバイスパラメータ等は、フェルミ準位演算手段11、電荷担体密度演算手段12、裏面ポテンシャル演算手段14及び表面ポテンシャル演算手段15によって、適宜参照される。電荷担体密度記憶手段17は、電荷担体密度演算手段12によって算出された電荷担体密度である、正に帯電したドナー型欠陥の密度Ntd0、負に帯電したアクセプタ型欠陥の密度Nta0-、ホール密度p0及び電子密度n0を記憶するものである。これらのデータは、裏面ポテンシャル演算手段14及び表面ポテンシャル演算手段15によって参照される。表面ポテンシャル記憶手段18は、表面ポテンシャル演算手段15によって算出された表面ポテンシャルφsを、表面ポテンシャルφsの計算条件であるゲート電圧Vgに対応付けて記憶するものである。表面ポテンシャル記憶手段18に記憶された表面ポテンシャルφsは、例えば、表面ポテンシャルφsに基づくTFTの電流値などの計算のために利用される。また、不図示のグラフ描画手段によって、コンピュータに接続された表示手段や印刷手段に出力され、TFTの特性値としてグラフ表示することもできる例えば、図6及び図7参照。なお、本実施形態では、デバイスパラメータ入力手段10で入力したデバイスパラメータをパラメータ記憶手段16に一旦記憶して、フェルミ準位演算手段11などの演算手段によって適宜読み出されるようにしたが、デバイスパラメータ入力手段10は、入力したデバイスパラメータを直接に必要とする演算手段に出力するようにしてもよい。また、固有パラメータは、デバイスパラメータとともにデバイスパラメータ入力手段10によって入力するようにしてもよい。更にまた、計算条件の一つであるソース電圧Vsは、デバイスパラメータ入力手段10又は計算範囲設定手段13によって入力するようにしてもよい。また、本実施形態では、電荷担体密度演算手段12で算出した正に帯電したドナー型欠陥の密度Ntd0などの電荷担体密度を、電荷担体密度記憶手段17に一旦記憶して、裏面ポテンシャル演算手段14によって適宜読み出されるようにしたが、電荷担体密度演算手段12は、算出したこれらの電荷担体密度を直接に裏面ポテンシャル演算手段14に出力するようにしてもよい。[シミュレーション装置の動作]次に、図5を参照適宜図1及び図4参照して、本実施形態における表面ポテンシャルのシミュレーション装置1の動作について説明する。まず、シミュレーション装置1は、デバイスパラメータ入力手段10によって、シミュレーション対象となるTFTについてのデバイスパラメータを入力し、パラメータ記憶手段16に記憶するステップS10。次に、シミュレーション装置1は、フェルミ準位演算手段11によって、パラメータ記憶手段16に記憶されているデバイスパラメータ等を用いて、式5により、フラットバンド条件での半導体膜SCのフェルミ準位Efを算出し、算出したフェルミ準位Efを電荷担体密度演算手段12に出力するステップS11。次に、シミュレーション装置1は、電荷担体密度演算手段12によって、フェルミ準位演算手段11により算出されたフェルミ準位Ef及びパラメータ記憶手段16に記憶されているデバイスパラメータ等を用いて、式2.3、式3.3、式4.2及び式4.3により、それぞれ半導体膜SCのフラットバンド条件における正に帯電したドナー型欠陥の密度Ntd0、負に帯電したアクセプタ型欠陥の密度Nta0-、ホール密度p0及び電子密度n0の値を算出し、算出したこれらの値を電荷担体密度記憶手段17に記憶するステップS12。次に、シミュレーション装置1は、計算範囲設定手段13によって、表面ポテンシャルφsを算出する際の、ゲート電圧Vgの設定範囲を定めるデータとして、ゲート電圧の初期値V0と、ゲート電圧の最大値Vmaxと、ゲート電圧を変化させる間隔ΔVとを、不図示のキーボードなどから入力し、初期値V0をゲート電圧Vgとして裏面ポテンシャル演算手段14に設定するステップS13。次に、シミュレーション装置1は、裏面ポテンシャル演算手段14によって、電荷担体密度記憶手段17に記憶されている正に帯電したドナー型欠陥の密度Ntd0、負に帯電したアクセプタ型欠陥の密度Nta0-、ホール密度p0、電子密度n0、及びパラメータ記憶手段16に記憶されているデバイスパラメータ等を用いて、式12及び式22により、計算範囲設定手段13により設定されたゲート電圧Vgにおける裏面ポテンシャルφbを算出し、算出した裏面ポテンシャルφbを表面ポテンシャル演算手段15に出力するステップS14。次に、シミュレーション装置1は、表面ポテンシャル演算手段15によって、裏面ポテンシャル演算手段14により算出した裏面ポテンシャルφb、電荷担体密度記憶手段17に記憶されている電荷担体密度及びパラメータ記憶手段16に記憶されているデバイスパラメータ等を用いて、式22により、表面ポテンシャルφsを算出し、算出した表面ポテンシャルφsを、計算条件であるゲート電圧Vgに対応付けて、表面ポテンシャル記憶手段18に記憶するステップS15。次に、シミュレーション装置1は、計算範囲設定手段13によって、計算条件を、次の表面ポテンシャルφsを算出する際のゲート電圧Vgに変更するために、前回のゲート電圧Vgに、計算の間隔ΔVを加算し、裏面ポテンシャル演算手段14に設定するステップS16。ここで、シミュレーション装置1は、計算範囲設定手段13によって、ステップS16で条件変更したゲート電圧Vgが、計算範囲の最大値Vmaxより大きいかどうかを判断しステップS17、大きい場合はステップS17でYes、所定の計算範囲における表面ポテンシャルφsの計算が終了したため、シミュレーション装置1は、処理を終了する。一方、ステップS16で条件変更したゲート電圧Vgが、計算範囲の最大値Vmax以下の場合はステップS17でNo、シミュレーション装置1は、ステップS14に戻り、ステップS16で設定したゲート電圧Vgについて、裏面ポテンシャル演算手段14による裏面ポテンシャルφbの算出と、表面ポテンシャル演算手段15による表面ポテンシャルφsの算出ステップS15とを繰り返す。次に、本発明の実施形態に係る表面ポテンシャルのシミュレーション方法の実施例について説明する。図6及び図7に、TFTの表面ポテンシャルのゲート電圧依存性の計算結果を示す。半導体膜はIGZO、絶縁膜はSiO2を仮定し、半導体膜厚tsc、絶縁膜厚tin、半導体膜中の欠陥の密度を様々に変えて計算を行った。縦軸は表面ポテンシャルφs、横軸はゲート‐ソース間電圧Vgsとフラットバンド電圧Vfbの差Vg’を表わしており、図6及び図7において、式1のポアソン方程式を厳密に計算した結果を白丸で示し、本発明の実施形態に係る表面ポテンシャルのシミュレーション方法により計算した結果を実線で示している。何れも、ゲート電圧Vgを0.1[V]間隔で変化させた250点について計算したものである。図6aに示した例は、半導体膜中に欠陥がない場合gtd0=0[cm-3eV-1],gta0=0[cm-3eV-1]の計算結果を示し、絶縁膜厚tinを50nm、半導体膜厚tscを30nm、50nm及び100nmとした。図6bに示した例は、絶縁膜厚及び半導体膜厚の条件は図6aに示した例と同じであるが、半導体膜中に欠陥がある場合gtd0=3×1020[cm-3eV-1],Etd=0.25[eV],gta0=8×1017[cm-3eV-1],Eta=0.15[eV]の計算結果を示す。同様に、図7aに示した例は半導体膜中に欠陥がない場合gtd0=0[cm-3eV-1],gta0=0[cm-3eV-1]の計算結果を示し、絶縁膜厚tinを100nm、半導体膜厚tscを30nm、50nm及び100nmとしている。また、図7bに示した例は、絶縁膜厚及び半導体膜厚の条件は図7aに示した例と同じで、半導体膜中に欠陥がある場合gtd0=3×1020[cm-3eV-1],Etd=0.25[eV],gta0=8×1017[cm-3eV-1],Eta=0.15[eV]の計算結果を示す。図6及び図7に示したように、様々な条件半導体膜厚、絶縁膜厚、半導体膜中の欠陥の密度に関して、本発明の実施形態に係るシミュレーション方法を用いて計算した結果実線は、厳密な計算結果白丸と非常に良く一致している。また、インテル社製のCPUCentralProcessingUnitIntelCore2DuoE8400、動作周波数3.00GHzを用いてシミュレーションした計算時間は、厳密な計算が250点の計算に1分程度であったのに対して、本発明の実施形態に係る表面ポテンシャルのシミュレーション方法では2~3秒程度であった。以上の結果から、本発明の実施形態に係る表面ポテンシャルのシミュレーション方法により、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の電界効果型のTFTについて、高速かつ高精度な表面ポテンシャルの計算が実現されていることが分かる。"