基板上に、コントロールゲートとなる導電膜を形成する工程と、前記導電膜の上面から下面まで貫通するホールを形成する工程と、前記ホールの内面上に、ブロック絶縁膜を形成する工程と、前記ブロック絶縁膜上に、電荷蓄積膜を形成する工程と、前記電荷蓄積膜上に、トンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に、半導体層を形成する工程と、前記半導体層上に、前記ホールが埋め込まれないように酸素乖離の触媒作用を有する材料を含む膜を形成する工程と、前記ホールの内側から前記膜を介して、前記トンネル絶縁膜と前記半導体層との界面を酸化する工程と、を具備することを特徴とする不揮発性半導体記憶装置の製造方法。前記材料は、金属酸化物材料であることを特徴とする請求項1に記載の不揮発性半導体記憶装置の製造方法。前記金属酸化物材料は、Hf、Zr、Al、Ti、Y、Ta、W、La、またはCeの酸化物、複合酸化物、積層酸化物、もしくはシリケートであることを特徴とする請求項2に記載の不揮発性半導体記憶装置の製造方法。前記酸化工程の前に、前記膜に対して非酸化性雰囲気で熱処理をする工程をさらに具備することを特徴とする請求項2に記載の不揮発性半導体記憶装置の製造方法。前記非酸化性雰囲気で熱処理をする工程は、前記酸化工程よりも高い温度で行われることを特徴とする請求項4に記載の不揮発性半導体記憶装置の製造方法。前記材料は、貴金属系材料であることを特徴とする請求項1に記載の不揮発性半導体記憶装置の製造方法。前記貴金属系材料は、Pt、Pd、Ir、Ru、Ag、Rh、Os、またはAuであることを特徴とする請求項6に記載の不揮発性半導体記憶装置の製造方法。基板と、前記基板上に形成され、上面から下面まで貫通するホールを有するコントロールゲートとなる導電膜と、前記ホールの内面上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された半導体層と、前記半導体層上に形成された酸化膜と、前記酸化膜上に形成され、酸素乖離の触媒作用を有する材料を含む膜と、を具備することを特徴とする不揮発性半導体記憶装置。熱工程による負担を減らし、メモリセル特性の向上を図る不揮発性半導体記憶装置およびその製造方法を提供する。本実施形態による不揮発性半導体記憶装置の製造方法よれば、基板上に、コントロールゲートとなる導電膜を形成する。前記導電膜の上面から下面まで貫通するホールを形成する。前記ホールの内面上に、ブロック絶縁膜を形成する。前記ブロック絶縁膜上に、電荷蓄積膜を形成する。前記電荷蓄積膜上に、トンネル絶縁膜を形成する。前記トンネル絶縁膜上に、半導体層を形成する。前記半導体層上に、前記ホールが埋め込まれないように酸素乖離の触媒作用を有する材料を含む膜を形成する。前記ホールの内側から前記膜を介して、前記トンネル絶縁膜と前記半導体層との界面を酸化する。本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。<全体構成例>図1乃至図3を用いて、本実施形態に係る不揮発性半導体記憶装置3次元積層型メモリの構成例について説明する。図1は、本実施形態に係る不揮発性半導体記憶装置の全体構成例を示す斜視図である。図1に示すように、不揮発性半導体記憶装置100は、メモリセルアレイ5、複数のワード線駆動回路13、複数のソース側選択ゲート線駆動回路14、複数のドレイン側選択ゲート駆動回路15、センスアンプ16、複数のソース線駆動回路17、および複数のバックゲートトランジスタ駆動回路18等を備える。メモリセルアレイ5には、複数のワード線WLコントロールゲートCG、複数のビット線BL、複数のソース線SL、複数のバックゲートBG、複数のソース側選択ゲートSGS、および複数のドレイン側選択ゲートSGDが設けられる。このメモリセルアレイ5において、積層された複数のワード線WLと後述するU字状シリコンピラーSPとの各交差位置に、データを記憶するメモリセルトランジスタMTrが配置される。なお、図1において、ワード線WLが4層積層された例を示しているが、これに限らない。ワード線駆動回路13は、ワード線WLに接続され、ワード線WLに印加する電圧を制御する。また、ワード線駆動回路13とワード線WLとを接続する配線は全て、同レベルの配線層に形成されているが、これに限らず、異なるレベルの配線層に形成されてもよい。ソース側選択ゲート線駆動回路14は、ソース側選択ゲートSGSに接続され、ソース側選択ゲートSGSに印加する電圧を制御する。ドレイン側選択ゲート駆動回路15は、ドレイン側選択ゲートSGDに接続され、ドレイン側選択ゲートSGDに印加する電圧を制御する。センスアンプ16は、ビット線BLに接続され、メモリセルトランジスタMTrから読み出した電位を増幅する。また、図示せぬビット線駆動回路は、ビット線BLに印加する電圧を制御する。ソース線駆動回路17は、ソース線SLに接続され、ソース線SLに印加する電圧を制御する。このソース線駆動回路17は、全てのソース線SLに接続されているが、これに限らず、各ソース線SLに1つずつ設けられてもよい。バックゲート駆動回路18は、バックゲートBGに接続され、バックゲートBGに印加する電圧を制御する。図2は、図1におけるメモリセルアレイ5を示す斜視図であり、NANDストリングメモリセルストリング300の構造を示している。図3は、図2におけるNANDストリング300を拡大した断面図である。図2に示すように、メモリセルアレイ5において、半導体基板30上に、U字状シリコンピラー半導体層SPで構成される複数のNANDストリングメモリセルストリング300が配置される。各メモリストリング300は、U字状シリコンピラーSPに沿って電流経路が直列に形成される複数のメモリセルトランジスタMTr、およびその両端に形成された2つの選択トランジスタドレイン側選択トランジスタSDTrおよびソース側選択トランジスタSSTrを有する。複数のメモリセルトランジスタMTrは、U字状シリコンピラーSPと複数のコントロールゲートCGとの各交差位置に形成され、積層方向に沿って電流経路が直列に接続される。また、図3に示すように、各メモリセルトランジスタMTrは、U字状シリコンピラーSPとコントロールゲートCGとの間に、メモリ膜155を有する。このメモリ膜155は、U字状シリコンピラーSPの周囲に順に形成されたトンネル絶縁膜152、電荷蓄積膜151、およびブロック絶縁膜150で構成される。すなわち、各メモリセルトランジスタMTrは、U字状シリコンピラーSPと、その周囲に形成されたトンネル絶縁膜152、電荷蓄積膜151、ブロック絶縁膜150およびコントロールゲートCGとで構成され、MONOS構造を有する。ドレイン側選択トランジスタSDTrは、U字状シリコンピラーSPとドレイン側選択ゲートSGDとの交差位置に形成される。一方、ソース側選択トランジスタSSTrは、U字状シリコンピラーSPとソース側選択ゲートSGSとの交差位置に形成される。また、図3に示すように、ドレイン側選択トランジスタSDTr、およびソース側選択トランジスタSSTrはそれぞれ、メモリセルトランジスタMTrと同様に、MONOS構造を有する。また、図2に示すように、ドレイン側選択トランジスタSDTr、およびソース側選択トランジスタSSTrは、複数のメモリセルトランジスタMTrの上部に形成される。また、ソース側選択トランジスタSSTrは、一端ドレインが複数のメモリセルトランジスタの一端ソースに接続され、他端ソースがソース線SLに接続される。一方、ドレイン側選択トランジスタSDTrは、一端ソースが複数のメモリセルトランジスタMTrの他端ドレインに接続され、他端ドレインがビット線BLに接続される。U字状シリコンピラーSPは、カラム方向の断面においてU字状に形成される。このU字状シリコンピラーSPは、積層方向に延びる一対の柱状部、および一対の柱状部の下端を連結させるように形成されたパイプ部を有する。パイプ部は、バックゲートBG内に設けられ、バックゲートトランジスタBGTrを構成する。また、U字状シリコンピラーSPは、一対の柱状部の中心軸を結ぶ直線がカラム方向に平行になるように配置される。また、U字状シリコンピラーSPは、ロウ方向およびカラム方向から構成される面内にマトリクス状となるように配置される。さらに、図3に示すように、U字状シリコンピラーSPの内部には、中空構造156が形成される。この中空構造156内は、絶縁材、または金属が充填されるか、もしくは空洞となっている。複数のコントロールゲートCGは、バックゲートBGの上方に、間に図示せぬ層間絶縁膜を介して積層され、U字状シリコンピラーSPの柱状部に直交するように配置される。各コントロールゲートCGは、ロウ方向に平行に延びる。また、各コントロールゲートCGは、カラム方向に隣接する2つのメモリセルストリング300における4つの柱状部のうちの隣接する2つの柱状部中央側の2つの柱状部に共有されるように形成される。また、図1に示すように、積層された複数のコントロールゲートCGのロウ方向における端部は階段状になっており、各段の上面にコンタクトが接続される。また、カラム方向において、偶数番目のコントロールゲートCGはロウ方向の一端で互いに接続され、奇数番目のコントロールゲートCGはロウ方向の他端で互いに接続される。バックゲートBGは、半導体基板30上に図示せぬ絶縁膜を介して形成される。また、バックゲートBGは、最下方のコントロールゲートCGの下方に設けられる。このバックゲートBGは、U字状シリコンピラーSPの連結部を覆うように、ロウ方向およびカラム方向に2次元的に広がって形成される。ドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、最上方のコントロールゲートCGの上方に設けられる。これらドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、ロウ方向に平行に延びる。また、ドレイン側選択ゲートSGDはU字状シリコンピラーSPの一方の柱状部に直交するように形成され、ソース側選択ゲートSGSは他方の柱状部に直交するように形成される。これらドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、カラム方向において互いに絶縁分離してラインアンドスペースで形成される。ソース線SLは、ソース側選択ゲートSGSの上方に設けられる。ソース線SLは、カラム方向に隣接する2つのメモリセルストリング300における4つの柱状部のうちの隣接する2つの柱状部に共有されるように形成される。ソース線SLは、ロウ方向に平行に延び、カラム方向において互いに絶縁分離してラインアンドスペースで形成される。複数のビット線BLは、ソース線SLよりも上方に設けられている。各ビット線BLは、カラム方向に平行に延び、ロウ方向において互いに絶縁分離してラインアンドスペースで形成される。<実施形態>図4乃至図8を用いて、本実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、3次元の積層型メモリの製造方法において、シリコンピラーSPの内面上に酸素乖離の触媒作用を有する触媒膜153を形成した後、この触媒膜153を介してトンネル絶縁膜152とシリコンピラーSPとの界面を酸化する例である。これにより、酸化工程における熱処理を低減低温化、短時間化することができ、メモリセルに与える熱処理による負担を緩和することができる。以下に、本実施形態に係る不揮発性半導体記憶装置について詳説する。[構造]図4を用いて、本実施形態に係るMONOSメモリセルの構造について説明する。図4は、本実施形態に係るMONOSメモリセルを示す断面図である。図4に示すように、MONOSメモリセルは、コントロールゲートCG、層間絶縁膜160、ブロック絶縁膜150、電荷蓄積膜151、トンネル絶縁膜152、シリコンピラーSP、酸化膜154、および触媒膜153等を備える。コントロールゲートCGおよび層間絶縁膜160は、半導体基板30上に、交互に積層される。また、コントロールゲートCGおよび層間絶縁膜160は、その上面から下面まで貫通するメモリホール貫通ホール40を有する。言い換えると、コントロールゲートCGおよび層間絶縁膜160は、積層方向に貫通するメモリホール40を有する。メモリホール40は、半導体基板30の膜面に対して垂直に、またはテーパー形状に形成される。また、メモリホール40の平面形状は、例えば円形状であるが、これに限らず、楕円形状、正方形状、または長方形状であってもよい。ブロック絶縁膜150は、メモリホール40の内面上に形成される。すなわち、ブロック絶縁膜150は、メモリホール40内におけるコントロールゲートCGの側面上および層間絶縁膜160の側面上に形成される。ブロック絶縁膜150は、例えば、メモリホール40の内面上から順に形成された、SiO2酸化シリコン、SiN窒化シリコン、およびSiO2の積層膜で構成されてもよいし、SiO2またはSiNの単層膜で構成されてもよい。また、ブロック絶縁膜150は、コントロールゲートCGの上面上、および下面上にも形成され、層間絶縁膜160となってもよい。電荷蓄積膜151は、ブロック絶縁膜150上に形成される。すなわち、メモリホール40内におけるブロック絶縁膜150の側面上に形成される。電荷蓄積膜151は、例えば、SiNで構成される。トンネル絶縁膜152は、電荷蓄積膜151上に形成される。すなわち、メモリホール40内における電荷蓄積膜151の側面上に形成される。トンネル絶縁膜152は、例えば、SiO2で構成される。また、トンネル絶縁膜152は、後述するシリコンピラーSPとの界面において、後に酸化することで追加して形成された酸化膜152’を有する。酸化膜152’は、例えば、1MLMonoLayer以上10ML以下のSiO2膜で構成される。このため、酸化膜152’は、トンネル絶縁膜152と一体化している。なお、SiO2の1MLの膜厚は0.3nm程度であるため、酸化膜152’の膜厚は0.3nm以上3nm以下である。シリコンピラーSPは、トンネル絶縁膜152上に形成される。すなわち、シリコンピラーSPは、メモリホール40内におけるトンネル絶縁膜152の側面上に形成される。シリコンピラーSPは、例えば、ポリシリコンPoly-Siまたはアモルファスシリコンa-Siで構成される。酸化膜154は、シリコンピラーSP上に形成される。すなわち、メモリホール40内におけるシリコンピラーSPの側面上に形成される。酸化膜154は、例えば、SiO2で構成される。触媒膜153は、酸化膜154上に形成される。すなわち、触媒膜153は、メモリホール40内における酸化膜154の側面上に形成される。触媒膜153は、酸素乖離の触媒作用を有する材料を含む。すなわち、触媒膜153は、後述する酸化工程において、酸化増速酸化促進の効果を有する。この触媒膜153を介して酸化することで、酸化膜152’および酸化膜154をより厚く、より速く形成することができる。触媒膜153の実施例については、後述する。メモリホール40内における触媒膜153の内部には、中空構造156が設けられる。中空構造156は、例えばSiO2またはSiN等の絶縁材料で充填されてもよいし、空洞でもよい。また、触媒膜153の自己整合によって、触媒膜153により充填されてもよい。[第1の実施例]触媒膜153の第1の実施例について説明する。触媒膜153の第1の実施例では、酸素乖離の触媒作用を有する材料として、high-k絶縁材料等の金属酸化物材料が用いられる。high-k絶縁材料は、従来から半導体ロジックデバイスの製造プロセスにおいて用いられてきた。このため、high-k絶縁材料は、プロセスインテグレーションを比較的容易に行うことができる。このhigh-k絶縁材料の金属酸化物として、HfO2ハフニウムオキサイドが挙げられる。HfO2は、プロセスインテグレーションの実績において最も進んだ材料の1つである。このHfO2は、Si基板上にhigh-kゲート絶縁膜として用いられた場合、酸化雰囲気でのアニール熱処理によってhigh-kゲート絶縁膜とSi基板との界面の酸化を増速させることが知られている。このため、本実施形態におけるメモリホール40において、シリコンピラーSPの裏側シリコンピラーSPとトンネル絶縁膜152との界面の酸化増速にも適用することができる。なお、ZrO2ジルコニウムオキサイドは、元素としての性質がHfO2に類似しており、HfO2の代わりに用いられ得る。一方、他の金属酸化物として、La2O3ランタンオキサイドが挙げられる。La2O3は、HfO2と同様、界面層に対して酸化増速の性質を有する。しかし、La2O3は、強い吸湿性を有することが知られており、大気中に放置するだけで変質してしまう。La2O3を安定化させて用いるために、La2O3にAlアルミニウムまたはSiのうちの少なくとも1つを添加し、LaAlOランタンアルミネート、LaSiOランタンシリケート、もしくはLaAlSiOランタンアルミシリケート等の形で用いる方法がある。これらの材料は、吸湿性のない安定した材料になるとともに、La2O3が示す酸化増速界面層の形成の性質を受け継ぐ。また、これらの材料は、伝導帯のバンドオフセットが高いという性質を有する。このため、これらの材料をメモリホール40における触媒膜153として用いた場合、高エネルギー電子の捕獲が起きにくく、高い信頼性を得ることができる。なお、Hf、Zrの酸化物に限らず、Al、Tiチタン、Yイットリウム、Taタンタル、またはWタングステンの酸化物が用いられてもよい。また、Laの酸化物に限らず、Ceセリウム等の希土類元素の酸化物が用いられてもよい。また、Hf、Zr、Al、Ti、Y、Ta、W、La、またはCeの複合酸化物、積層酸化物、もしくはシリケートが用いられてもよい。また、触媒膜153に用いられる金属酸化物は、酸素欠損を含むものであることが望ましい。ここで、酸素欠損を含むものとは、酸素の組成比が化学量論比よりも小さいものを示す。酸素欠損を含む金属酸化物は、酸素乖離の働きをするとともに、乖離した酸素がチャネルとなるシリコンピラーSPに移動する際の拡散係数を大きくする効果を有する。[第2の実施例]触媒膜153の第2の実施例について説明する。触媒膜153の第2の実施例では、酸素乖離の触媒作用を有する材料として、貴金属系材料が用いられる。貴金属系材料は、一般に酸素乖離の効果が高いという特徴を有する。例えば、Pt白金は、Si基板上に形成される場合、300°C程度の低温加熱でも酸素の乖離が生じ、その界面においてSiO2膜の成長が起こることが知られている。このため、本実施形態におけるメモリホール40において、シリコンピラーSPの裏側シリコンピラーSPとトンネル絶縁膜152との界面の酸化増速にも適用することができる。なお、貴金属系材料は導電性を有するが、本実施形態では、チャネルとなるシリコンピラーSPと貴金属との界面に酸化膜154が形成される。このため、チャネルと貴金属との間で電気的な導通はない。したがって、貴金属を形成することによるチャネルの電気特性への影響はない。なお、貴金属系材料としてPtに限らず、Pdパラジウム、Irイリジウム、Ruルテニウム、Ag銀、Rhロジウム、Osオスミウム、またはAu金が用いられてもよい。[製造方法]図5乃至図7を用いて、本実施形態に係るMONOSメモリセルの製造方法について説明する。図5乃至図7は、本実施形態に係るMONOSメモリセルの製造工程を示す断面図である。まず、図5に示すように、半導体基板30上に、交互に積層されたコントロールゲートCGおよび層間絶縁膜160に、これらを上面から下面まで貫通するメモリホール40が形成される。このメモリホール40は、例えば、平面形状が円形であり、その直径は70nm程度である。その後、メモリホール40の内面上に、ブロック絶縁膜150が形成される。すなわち、メモリホール内におけるコントロールゲートCGの側面上および層間絶縁膜160の側面上に、ブロック絶縁膜150が形成される。ブロック絶縁膜150は、例えば、メモリホール40の内面上から順に形成された、SiO2酸化シリコン、SiN窒化シリコン、およびSiO2の積層膜で構成されてもよいし、SiO2またはSiNの単層膜で構成されてもよい。なお、ここまでの工程は、以下のように形成されてもよい。まず、半導体基板30上に、コントロールゲートCGとなるドープドシリコン層と図示せぬノンドープドシリコン層とが形成された後、これらを上面から下面まで貫通するメモリホール40が形成される。次に、メモリホール40を介したウェットエッチングにより、ノンドープドシリコン層が除去される。その後、メモリホール40内におけるコントロールゲートCGの側面上に、ブロック絶縁膜150が形成される。このとき、ブロック絶縁膜150は、コントロールゲートCGの上面上および下面上にも形成される。これにより、ブロック絶縁膜150は、層間絶縁膜160としても形成される。次に、ブロック絶縁膜150上に、電荷蓄積膜151が形成される。すなわち、メモリホール40内におけるブロック絶縁膜150の側面上に、電荷蓄積膜151が形成される。電荷蓄積膜151は、例えば、SiNで構成される。次に、電荷蓄積膜151上に、トンネル絶縁膜152が形成される。すなわち、メモリホール40内における電荷蓄積膜151の側面上に、トンネル絶縁膜152が形成される。トンネル絶縁膜152は、例えば、SiO2で構成される。これらブロック絶縁膜150、電荷蓄積膜151、およびトンネル絶縁膜152のトータルの膜厚は、例えば20nm程度で形成される。次に、図6に示すように、トンネル絶縁膜152上に、シリコンピラーSPが形成される。すなわち、メモリホール40内におけるトンネル絶縁膜152の側面上に、シリコンピラーSPが形成される。シリコンピラーSPは、例えば、ポリシリコンまたはアモルファスシリコンで構成される。シリコンピラーSPの膜厚は、例えば7nm程度で形成される。次に、シリコンピラーSP上に、触媒膜153が形成される。すなわち、メモリホール40内におけるシリコンピラーSPの側面上に、触媒膜153が形成される。触媒膜153は、酸素乖離の触媒作用を有する材料を含んでいる。酸素乖離の触媒作用を有する材料として、high-k絶縁材料等の金属酸化物材料が用いられる。金属酸化物材料としては、Hf、Zr、Al、Ti、Y、Ta、W、La、またはCeの酸化物、複合酸化物、もしくは積層酸化物が用いられる。またはこれらのシリケートが用いられる。また、酸素乖離の触媒作用を有する材料として、貴金属系材料が用いられてもよい。貴金属系材料としては、Pt、Pd、Ir、Ru、Ag、Rh、Os、またはAuが用いられる。触媒膜153の形成方法としては、周知の種々の方法が用いられ、例えばALDAtomicLayerDeposition法やCVDChemicalVaporDeposition法が用いられる。また、触媒膜153の膜厚は例えば3~数nm程度で形成されるが、これに限らず、メモリホール40が埋め込まれない程度の膜厚で形成される。次に、図7に示すように、触媒膜153を介して、トンネル絶縁膜152とシリコンピラーSPとの界面が酸化される。より具体的には、メモリホール40における触媒膜153の内側から酸化性を有する雰囲気でアニールを行う。酸化性を有する雰囲気は、例えばO2、O3、H2O、またはN2O、もしくはそれらを組み合わせたものである。アニール温度は、例えば600°C以上900°C以下である。ここで、アニール温度の上限は、トンネル絶縁膜152が劣化しないこと、およびSiOガスが発生しないことを考慮したものである。また、アニール温度の下限は、多結晶シリコンシリコンピラーSPを通して酸化が起こることを考慮したものである。また、アニール時間は、酸化膜152’、154の膜厚を考慮して調整される。これにより、各膜中で酸素が拡散し、トンネル絶縁膜152とシリコンピラーSPとの界面に、酸化膜152’が形成される。このとき、酸化膜152’は、1MLMonoLayer以上10ML以下のSiO2膜で構成されるように形成される。すなわち、酸化膜152’の膜厚は、0.3nm以上3nm以下で形成される。このため、酸化膜152’は、トンネル絶縁膜152と一体化される。言い換えると、この工程により、トンネル絶縁膜152とシリコンピラーSPとの界面の酸素濃度が大きくなり、トンネル絶縁膜152に追加形成される膜厚は0.3nm以上3nm以下である。また、同時に、シリコンピラーSPと触媒膜153との界面に、酸化膜154が形成される。酸化膜154は、例えば、SiO2で構成される。この酸化膜154は、シリコンピラーSPの一部が酸化されることで形成されたものである。このため、シリコンピラーSPの膜厚は、形成時よりも小さくなる。なお、触媒膜153の一部が酸化される場合もある。なお、酸化性雰囲気によるアニールは、熱的なものに限らない。すなわち、熱酸化の代わりに、例えばO2、O3、H2O、またはN2O、もしくはそれらを組み合わせたものを基にして、高周波またはマイクロ波によるプラズマ酸化でもよい。また、触媒膜153として貴金属系材料が用いられる場合、アニール温度は600°C以上に限らず、例えば300°C程度であってもよい。これは、貴金属材料のほうが酸素乖離の効果が高く、Si基板上に貴金属材料を形成した場合、300°C程度のアニールでも十分に酸素の乖離酸素原子の発生が起こるためである。また、触媒膜153として金属酸化物が用いられる場合、酸化性雰囲気によるアニールの前に、触媒膜153に対して非酸化性雰囲気によるアニールを行ってもよい。非酸化性雰囲気は、例えばN2である。これにより、酸素欠損を含む金属酸化物を形成することができる。このとき、アニール温度は、その後に行われる酸化性雰囲気によるアニール温度よりも高くすることが望ましい。これにより、酸化性雰囲気によるアニールにおいて、非酸化性雰囲気によるアニールによって形成された酸素欠損を維持でき、酸素拡散を速くすることができる。次に、図4に示すように、メモリホール40内における触媒膜153の内側の中空構造156内に、例えばSiO2またはSiN等の絶縁材料が充填された後、または空洞のまま、全面に図示せぬ絶縁膜が形成される。なお、酸素雰囲気のアニール工程において触媒膜153の自己整合が起こり、中空構造156内が触媒膜153により充填されてもよい。このようにして、本実施形態に係るMONOSメモリセルが形成される。[効果]上記実施形態によれば、3次元の積層型メモリの製造方法において、シリコンピラーSPの内面上に酸素乖離の触媒作用を有する触媒膜153を形成した後、この触媒膜153を介してトンネル絶縁膜152とシリコンピラーSPとの界面を酸化する。トンネル絶縁膜152とシリコンピラーSPとの界面を酸化することにより、界面付近の酸素不足によるチャネル電荷の移動度の低下やトンネル絶縁膜の信頼性の劣化を抑制することができる。さらに、本実施形態では、触媒膜153を介して酸化が行われる。これにより、以下の効果を得ることができる。図8は、本実施形態に係る触媒膜153による酸化増速効果とその比較例を示す図である。より具体的には、図8aは比較例を示す図であり、触媒膜153を介さずに酸化工程を行う例である。図8bは本実施形態を示す図であり、触媒膜153を介して酸化工程を行う例である。また、これらは同じ酸化条件温度、時間等で行った場合を示している。図8bに示す本実施形態による酸化によれば、シリコンピラーSPと触媒膜153との間に、図8aに示す比較例よりも膜厚の大きな酸化膜154が形成される。これは、触媒膜153が酸素乖離の触媒作用を有することで、同じ酸化条件でも触媒膜153を介したほうが、シリコンピラーSPと触媒膜153との界面における酸化速度が大きくなるためである。一方、トンネル絶縁膜152とシリコンピラーSPとの界面に位置する酸化膜152’についても同様である。すなわち、同じ酸化条件の場合、触媒膜153を介した場合のほうが、介さない場合よりも酸化膜152’の酸化速度は大きくなる。したがって、本実施形態では、酸化条件の低温化や短時間化を図ることが可能になる。すなわち、酸化工程における熱処理によるデバイスへの負担を低減することができる。特に、3次元メモリでは、上記酸化工程は、MONOSメモリセルの製造工程において最後に行われる。このため、従来の3次元メモリの製造工程において、この熱処理の影響はメモリセル全体に及んでいた。本実施形態では、熱処理による負担を低減することで、メモリセル全体の特性の向上を図ることができる。また、本実施形態によれば、酸化工程を短時間で行うことができる。これにより、生産性の向上を図ることができる。その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。