一方の主表面側に開口し、側壁面を有するトレンチが形成され、炭化珪素からなる基板と、前記側壁面上に接触して形成されたゲート絶縁膜と、前記ゲート絶縁膜上に接触して形成されたゲート電極とを備え、前記基板は、前記側壁面において露出するように配置された第1導電型のソース領域と、前記ソース領域から見て前記一方の主表面とは反対側に配置され、前記ソース領域に接触し、前記側壁面において露出する第2導電型のボディ領域とを含み、前記側壁面の一辺100nmの正方形領域内における表面粗さはRMSで1.0nm以下である、半導体装置。前記側壁面の表面粗さは、前記主表面の表面粗さよりも小さい、請求項1に記載の半導体装置。前記トレンチは、前記側壁面に交差するように形成された底壁面をさらに有し、前記側壁面の表面粗さは、前記底壁面の表面粗さよりも小さい、請求項1または2に記載の半導体装置。前記側壁面が前記基板を構成する炭化珪素の{01-12}面に対してなす角は、前記主表面が前記基板を構成する炭化珪素の{0001}面に対してなす角よりも小さい、請求項1~3のいずれか1項に記載の半導体装置。前記主表面が前記基板を構成する炭化珪素の{0001}面に対してなす角は8°以下である、請求項1~4のいずれか1項に記載の半導体装置。前記側壁面は、前記基板を構成する炭化珪素の特定の結晶面である、請求項1~5のいずれか1項に記載の半導体装置。前記側壁面は、前記基板を構成する炭化珪素の0-33-8面を含む0-11-2面である、請求項6に記載の半導体装置。前記側壁面は、熱エッチングにより形成されている、請求項6または7に記載の半導体装置。しかしながら、上記特許文献1に記載のようにイオン注入によるチャネル形成面のダメージを回避した場合でも、トレンチゲート型半導体装置のチャネル抵抗が高くなり、さらなるオン抵抗の低減が求められる場合がある。本発明はこのような問題に対応するためになされたものであって、その目的は、トレンチゲート型半導体装置のチャネル抵抗を抑制し、さらなるオン抵抗の低減を達成することが可能な半導体装置を提供することである。本発明に従った半導体装置は、一方の主表面側に開口し、側壁面を有するトレンチが形成され、炭化珪素からなる基板と、当該側壁面上に接触して形成されたゲート絶縁膜と、ゲート絶縁膜上に接触して形成されたゲート電極とを備えている。上記基板は、側壁面において露出するように配置された第1導電型のソース領域と、ソース領域から見て主表面とは反対側に配置され、ソース領域に接触し、上記側壁面において露出する第2導電型のボディ領域とを含んでいる。そして、上記側壁面の一辺100nmの正方形領域内における表面粗さはRMSで1.0nm以下である。本発明者は、イオン注入によるチャネル形成面のダメージを回避した場合でも、トレンチゲート型半導体装置のチャネル抵抗が十分に低減できない原因について検討を行なった。その結果、チャネル領域が形成されるべきトレンチの側壁面の表面粗さを、従来に比べて小さくすることにより、チャネル抵抗を低減できることが明らかとなった。より具体的には、上記側壁面の表面粗さを一辺100nmの正方形領域において算出するような微視的な範囲においてRMSで1.0nm以下とすることにより、チャネル抵抗を有効に低減することができる。本発明の半導体装置においては、トレンチの側壁面の上記微視的な表面粗さがRMSで1.0nm以下にまで低減されている。その結果、本発明の半導体装置によれば、チャネル抵抗を抑制し、さらなるオン抵抗の低減を達成することが可能なトレンチゲート型半導体装置を提供することができる。なお、上記微視的な表面粗さをRMSで0.4nm以下とすることにより、チャネル抵抗を一層低減することができる。一方、上記微視的な表面粗さは、炭化珪素結晶内の原子の配列に起因して、0.07nm以上となる。このような微視的な表面粗さは、たとえばAFMAtomicForceMicroscopeを用いて測定することができる。上記半導体装置においては、上記側壁面の表面粗さは、上記主表面の表面粗さよりも小さくなっていてもよい。このように、上記主表面の表面粗さ未満にまで上記側壁面の表面粗さを低減することにより、より確実に、チャネル抵抗を抑制することができる。上記半導体装置においては、上記トレンチは、上記側壁面に交差するように形成された底壁面をさらに有し、側壁面の表面粗さは、底壁面の表面粗さよりも小さくなっていてもよい。このように、トレンチの底壁面の表面粗さ未満にまで上記側壁面の表面粗さを低減することにより、より確実に、チャネル抵抗を抑制することができる。上記半導体装置においては、上記側壁面が、基板を構成する炭化珪素の{01-12}面に対してなす角は、上記主表面が、基板を構成する炭化珪素の{0001}面に対してなす角よりも小さくなっていてもよい。上記側壁面を{01-12}面に近づけることにより、チャネル抵抗を低減することができる。そして、主表面が{0001}面に対してなす角、すなわち基板主表面の{0001}面に対するオフ角よりも小さくなる程度にまで、上記側壁面が{01-12}面に対してなす角を小さくすることにより、一層確実に、チャネル抵抗を抑制することができる。上記半導体装置においては、上記主表面が基板を構成する炭化珪素の{0001}面に対してなす角は8°以下であってもよい。これにより、成長の容易な<0001>方向に成長させて作製された単結晶炭化珪素のインゴットからSiC基板を採取するに際して、高い歩留まりにて基板を採取し、基板の製造コストを低減することができる。上記半導体装置においては、上記側壁面は、基板を構成する炭化珪素の特定の結晶面であってもよい。上記側壁面を特定の結晶面にて構成することにより、側壁面の上記微視的な表面粗さをRMSで1.0nm以下にまで低減することが容易となる。上記半導体装置においては、上記側壁面は、基板を構成する炭化珪素の0-33-8面を含む0-11-2面であってもよい。上記側壁面を0-11-2面からなる結晶面で構成することにより、チャネル抵抗を一層低減することができる。この0-11-2面は、微視的に見て0-33-8を含む0-11-2面とすることにより、化学的に安定な面となるため、比較的容易に形成することができる。より具体的には、0-11-2面は、0-33-8面と、0-33-8面につながりかつ0-33-8面とは異なる他の面、たとえば0-11-1とが交互に設けられることによって構成された面とすることにより、比較的容易に形成することができる。ここで微視的に見てとは、原子間隔の2倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。上記半導体装置においては、上記側壁面は、熱エッチングにより形成されていてもよい。これにより、上記側壁面を、上記炭化珪素の特定の結晶面にて構成すること容易となる。以上の説明から明らかなように、本発明の半導体装置によれば、トレンチゲート型半導体装置のチャネル抵抗を抑制し、さらなるオン抵抗の低減を達成することが可能な半導体装置を提供することができる。以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中においては、個別方位を[]、集合方位を<>、個別面を、集合面を{}でそれぞれ示す。また、負の指数については、結晶学上、-バーを数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。さらに、六方晶炭化珪素のSiシリコン面を0001面、Cカーボン面を000-1と定義する。その結果、たとえば{01-12}面のうちSi面側の面は01-12面、C面側の面は0-11-2面と表現される。ここで、Si面側の面とはSi面とのなす角が90°未満の面、C面側の面とはC面とのなす角が90°未満の面をいう。まず、本発明の一実施の形態として、半導体装置であるトレンチ型MOSFETMetalOxideSemiconductorFieldEffectTransistorおよびその製造方法について説明する。図1を参照して、MOSFET1は、導電型がn型第1導電型である炭化珪素基板11と、炭化珪素からなり導電型がn型であるドリフト層12と、導電型がp型第2導電型のp型ボディ領域14と、導電型がn型のn領域15と、導電型がp型のp領域16とを備えている。炭化珪素基板11、ドリフト層12、p型ボディ領域14、n領域15およびp領域16は、基板10を構成する。ドリフト層12は、炭化珪素基板11の一方の主表面11A上に形成され、n型不純物を含むことにより導電型がn型となっている。ドリフト層12に含まれるn型不純物は、たとえばN窒素であり、炭化珪素基板11に含まれるn型不純物よりも低い濃度密度で含まれている。ドリフト層12は、炭化珪素基板11の一方の主表面11A上に形成されたエピタキシャル成長層である。ドリフト層12は、炭化珪素基板11との界面付近に、不純物濃度を高めたバッファ層を含んでいてもよい。基板10には、炭化珪素基板11の側とは反対側の主表面10Aから炭化珪素基板11側に向けて幅が徐々に狭くなるテーパ状の側壁面19Aと、側壁面19Aに交差し、主表面10Aに沿って延在する平坦な底壁面19Bとを有するトレンチ19が形成されている。トレンチ19の側壁面19Aは、基板10を構成する炭化珪素の{0001}面に対して45°以上90°以下の角度をなすように形成されていてもよい。p型ボディ領域14は、基板10内においてトレンチ19の側壁を含むトレンチ19の側壁の一部を構成するとともに、当該トレンチ19の側壁から離れる向きに主表面11Aに沿って延びるように形成されている。p型ボディ領域14は、p型不純物を含むことにより、導電型がp型となっている。p型ボディ領域14に含まれるp型不純物は、たとえばAlアルミニウム、B硼素などである。ソース領域としてのn領域15は、基板10内においてトレンチ19の側壁を含むとともに、p型ボディ領域14から主表面10Aにわたって形成されている。つまり、n領域15は、p型ボディ領域14に接触するとともに、トレンチ19の側壁および主表面10Aを含むように形成されている。n領域15は、n型不純物、たとえばPリンなどをドリフト層12に含まれるn型不純物よりも高い濃度密度で含んでいる。p領域16は、上記主表面10Aを含み、かつn領域15に隣接接触するように基板10の内部に形成されている。p領域16は、p型不純物、たとえばAlなどを、p型ボディ領域14に含まれるp型不純物よりも高い濃度密度で含んでいる。上記トレンチ19は、n領域15およびp型ボディ領域14を貫通し、ドリフト層12に至るように形成されている。すなわち、基板10は、トレンチ19の側壁面19Aにおいて露出するように配置されたソース領域としてのn領域15と、n領域15から見て主表面10Aとは反対側に配置され、n領域15に接触し、側壁面19Aにおいて露出するp型ボディ領域14とを含んでいる。さらに、図1を参照して、MOSFET1は、ゲート絶縁膜としてのゲート酸化膜21と、ゲート電極23と、ソースコンタクト電極22と、層間絶縁膜24と、ソース配線25と、ドレイン電極26と、裏面保護電極27とを備えている。ゲート酸化膜21は、トレンチ19の表面を覆うとともに、主表面10A上にまで延在するように形成され、たとえば二酸化珪素SiO2からなっている。ゲート電極23は、トレンチ19を充填するように、ゲート酸化膜21に接触して配置されている。ゲート電極23は、たとえば不純物が添加されたポリシリコン、Alなどの導電体からなっている。ソースコンタクト電極22は、n領域15上からp領域16上にまで延在することによりn領域15およびp領域16に接触して配置されている。また、ソースコンタクト電極22は、たとえばNixSiyニッケルシリサイド、TixSiyチタンシリサイド、AlxSiyアルミシリサイドや、TixAlySizチタンアルミシリサイドなど、n領域15およびp領域16とオーミックコンタクト可能な材料からなっている。層間絶縁膜24は、基板10の主表面10A上において、ゲート酸化膜21とともにゲート電極23を取り囲み、ゲート電極23とソースコンタクト電極22およびソース配線25とを分離するように形成され、たとえば絶縁体である二酸化珪素SiO2からなっている。ソース配線25は、基板10の主表面10A上において、層間絶縁膜24およびソースコンタクト電極22の表面を覆うように形成されている。また、ソース配線25は、Alなどの導電体からなり、ソースコンタクト電極22を介してn領域15と電気的に接続されている。ドレイン電極26は、炭化珪素基板11においてドリフト層12が形成される側とは反対側の主表面11Bに接触して形成されている。このドレイン電極26は、炭化珪素基板11とオーミックコンタクト可能な材料、たとえば上記ソースコンタクト電極22と同様の材料からなっており、炭化珪素基板11と電気的に接続されている。裏面保護電極27は、ドレイン電極26を覆うように形成されており、たとえば導電体であるAlなどからなっている。次に、MOSFET1の動作について説明する。図1を参照して、ゲート電極23の電圧が閾値電圧未満の状態、すなわちオフ状態では、ドレイン電極26とソースコンタクト電極22との間に電圧が印加されてもp型ボディ領域14とドリフト層12との間のpn接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極23に閾値電圧以上の電圧を印加すると、p型ボディ領域14のゲート酸化膜21と接触する付近であるチャネル領域において、反転層が形成される。その結果、n領域15とドリフト層12とが電気的に接続されてオン状態となり、ソースコンタクト電極22とドレイン電極26との間に電流が流れる。ここで、本実施の形態のMOSFET1においては、トレンチ19の側壁面19Aの一辺100nmの正方形領域内における表面粗さはRMSで1.0nm以下となっている。これにより、p型ボディ領域14のゲート酸化膜21と接触する表面が平滑となり、チャネル抵抗が抑制される。その結果、本実施の形態のMOSFET1は、オン抵抗の低減を達成することが可能なトレンチゲート型半導体装置となっている。なお、側壁面19Aの上記表面粗さをRMSで0.4nm以下とすることにより、より確実にチャネル抵抗を抑制することができる。また、MOSFET1においては、側壁面19Aの表面粗さRMSは、上記主表面10Aの表面粗さRMSよりも小さくなっていることが好ましい。これにより、より確実に、チャネル抵抗を抑制することができる。さらに、MOSFET1においては、側壁面19Aの表面粗さRMSは、底壁面の表面粗さRMSよりも小さくなっていることが好ましい。これにより、一層確実に、チャネル抵抗を抑制することができる。また、MOSFET1においては、側壁面19Aが、基板10を構成する炭化珪素の{01-12}面に対してなす角は、上記主表面10Aが、基板10を構成する炭化珪素の{0001}面に対してなす角よりも小さくなっていることが好ましい。これにより、チャネル抵抗を一層確実に低減することができる。さらに、MOSFET1においては、主表面10Aが、基板10を構成する炭化珪素の{0001}面に対してなす角は8°以下であることが好ましい。これにより、成長の容易な<0001>方向に成長させて作製された単結晶炭化珪素のインゴットから炭化珪素基板11を採取するに際して、高い歩留まりにて炭化珪素基板11を採取し、炭化珪素基板11の製造コストを低減することができる。また、MOSFET1においては、側壁面19Aは、基板10を構成する炭化珪素の特定の結晶面であってもよい。上記側壁面19Aを特定の結晶面にて構成することにより、側壁面19Aの表面粗さを低減することが容易となる。さらに、MOSFET1においては、側壁面19Aは、基板10を構成する炭化珪素の0-33-8面を含む0-11-2面であってもよい。これにより、チャネル抵抗を一層低減することができる。また、MOSFET1においては、側壁面19Aは、熱エッチングにより形成されていてもよい。これにより、上記側壁面19Aを、上記炭化珪素の特定の結晶面にて構成すること容易となる。次に、本実施の形態におけるMOSFET1の製造方法の一例について、図2~図11を参照して説明する。図2を参照して、本実施の形態におけるMOSFET1の製造方法では、まず工程S10として炭化珪素基板準備工程が実施される。この工程S10では、図3を参照して、たとえば4H型の六方晶炭化珪素からなる炭化珪素基板11が準備される。次に、工程S20としてドリフト層形成工程が実施される。この工程S20では、図3を参照して、炭化珪素基板11の一方の主表面11A上に炭化珪素からなるドリフト層12がエピタキシャル成長により形成される。次に、工程S30としてボディ領域形成工程が実施される。この工程S30では、図3および図4を参照して、たとえばAlイオンがドリフト層12に注入されることにより、p型ボディ領域14が形成される。このとき、p型ボディ領域14は、図4におけるp型ボディ領域14およびn領域15の厚みを合わせた厚みに形成される。次に、工程S40としてソースコンタクト領域形成工程が実施される。この工程S40では、図4を参照して、工程S30において形成されたp型ボディ領域14に、たとえばPイオンが注入されることによりn領域15が形成される。その結果、図4に示す構造が得られる。次に、工程S50としてマスク形成工程が実施される。この工程S50では、図5を参照して、たとえばトレンチ19を形成すべき所望の領域に開口90Aを有し、二酸化珪素からなるマスク層90が形成される。次に、工程S60としてRIE工程が実施される。この工程S60では、工程S50において形成されたマスク層90をマスクとして用いて、RIEReactiveIonEtchingが実施される。これにより、矢印αに沿って直線的にエッチングが進行し、平面的に見て開口90Aとほぼ同一形状を有するトレンチ19が形成される。ここで、図5においては、トレンチ19は、n領域15の一部を除去するように形成されているが、n領域15を貫通し、p型ボディ領域14にまで到達するように形成されてもよい。次に、工程S70として熱エッチング工程が実施される。この工程では、図5および図6を参照して、たとえばハロゲン系ガスを用いた熱エッチングが実施される。これにより、工程S60において形成されたトレンチが矢印βに沿って広がる。その結果、n領域15およびp型ボディ領域14を貫通するとともに、炭化珪素基板11の主表面11Aに沿った方向図5では紙面奥行き方向に延在するトレンチ19が形成される。このとき、図6を参照して、たとえば基板10の主表面10Aを、000-1面に対して8°以下のオフ角を有するものとすることができる。これにより、トレンチ19の側壁面19Aを、化学的に安定な結晶面、たとえば0-33-8面を含む0-11-2面とすることができる。その結果、側壁面19Aの面粗さを大幅に低減するとともに、チャネル抵抗を低減することが可能となる。その後、図7に示すようにマスク層90を除去することにより、トレンチ19が完成する。このような手順により、トレンチ19の側壁面19Aの微視的な表面粗さをRMSで1.0nm以下にまで低減するとともに、側壁面19Aの表面粗さを、主表面10Aおよび底壁面19Bの表面粗さよりも小さくすることができる。次に、工程S80として電位保持領域形成工程が実施される。この工程S80では、図7および図8を参照して、工程S40において形成されたn領域15に、たとえばAlイオンが注入されることによりp領域16が形成される。このp領域16を形成するためのイオン注入は、たとえばn領域15の表面上に二酸化珪素SiO2からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。これにより、MOSFET1を構成する基板10が完成する。次に、工程S90として活性化アニール工程が実施される。この工程S80では、上記基板10を加熱することにより、工程S30、S40およびS80において導入された不純物を活性化する。具体的には、基板10が、たとえば1600°C以上1900°C以下の温度域に加熱され、1分間以上30分間以下の時間保持される。これにより、不純物が導入された領域において所望のキャリアが生成する。次に、工程S100としてゲート酸化膜形成工程が実施される。この工程S100では、図9を参照して、たとえば酸素雰囲気中において1300°Cに加熱して60分間保持する熱処理が実施されることにより、ゲート酸化膜21が形成される。次に、工程S110としてゲート電極形成工程が実施される。この工程S110では、図10を参照して、たとえばLPCVDLowPressureChemicalVaporDeposition法によりトレンチ19を充填するポリシリコン膜が形成される。これにより、ゲート電極23が形成される。次に、工程S120として層間絶縁膜形成工程が実施される。この工程S120では、図10および図11を参照して、たとえばPPlasma-CVD法により、絶縁体であるSiO2からなる層間絶縁膜24が、ゲート電極23およびゲート酸化膜21を覆うように形成される。次に、工程S130としてオーミック電極形成工程が実施される。この工程S130では、図11を参照して、まずソースコンタクト電極22を形成すべき所望の領域に、層間絶縁膜24およびゲート酸化膜21を貫通する孔部が形成される。そして、当該孔部を充填するように、たとえばNiからなる膜が形成される。一方、炭化珪素基板11においてドリフト層12の側とは反対側の主表面に接触するように、ドレイン電極26となるべき膜、たとえばNiからなる膜が形成される。その後、合金加熱処理が実施され、上記Niからなる膜の少なくとも一部がシリサイド化されることにより、ソースコンタクト電極22およびドレイン電極26が完成する。次に、工程S140として配線形成工程が実施される。この工程S140では、図11および図1を参照して、たとえば蒸着法により導電体であるAlからなるソース配線25が、主表面10A上において、層間絶縁膜24およびソースコンタクト電極22の上部表面を覆うように形成される。さらに、同様にAlからなる裏面保護電極27が、ドレイン電極26を覆うように形成される。以上の手順により、本実施の形態における半導体装置としてのMOSFET1の製造が完了する。なお、上記実施の形態においては、本発明の半導体装置の一例としてトレンチ型のMOSFETについて説明したが、本発明の半導体装置はこれに限られず、トレンチ型のIGBTInsulatedGateBipolarTransistorなど、トレンチゲートを有する半導体装置に、広く適用することができる。今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。