"半導体基板と、前記半導体基板に形成され、前記半導体基板の裏面側に位置するn型ドレイン層と、前記半導体基板に形成され、前記n型ドレイン層上に位置するp型ベース層と、前記p型ベース層に形成され、下端が前記p型ベース層よりも下に位置している凹部と、前記凹部の内壁に形成されたゲート絶縁膜と、前記凹部に埋め込まれたゲート電極と、前記p型ベース層に、前記p型ベース層よりも浅く形成され、平面視で前記凹部の隣に位置するn型ソース層と、を備え、前記p型ベース層は、厚さ方向の不純物プロファイルにおいて、第1のピーク、前記第1のピークよりも前記半導体基板の裏面側に位置していて前記第1のピークよりも高い第2のピーク、及び、前記第1のピークと前記第2のピークの間に位置する第3のピークを有している半導体装置。請求項1に記載の半導体装置において、前記第3のピークは、前記第1のピークよりも高く、前記第2のピークよりも低い半導体装置。請求項1又は2に記載の半導体装置において、前記p型ベース層の下端から前記第2のピークまでの距離は、前記p型ベース層の厚さの1/3以下である半導体装置。請求項1~3のいずれか一項に記載の半導体装置において、前記第2のピークの高さは、前記第1のピークの高さの3倍以下である半導体装置。請求項1~4のいずれか一項に記載の半導体装置において、前記第2のピークは複数ある半導体装置。請求項1~5のいずれか一項に記載の半導体装置において、前記半導体基板に形成され、前記ゲート電極へ入力される信号を生成する制御回路を有する半導体装置。請求項1~6のいずれか一項に記載の半導体装置において、前記p型ベース層の下端から、前記n型ソース層の下端までの距離は、1.4μm以上である半導体装置。請求項7に記載の半導体装置において、前記p型ベース層の下端から、前記n型ソース層の下端までの距離は、2.5μm以下である半導体装置。n型の半導体基板の表面に凹部を形成する工程と、前記凹部の内壁及び底面にゲート絶縁膜を形成する工程と、前記凹部にゲート電極を埋め込む工程と、前記半導体基板の表層に、p型ベース層を前記凹部よりも浅く形成する工程と、前記p型ベース層に、n型ソース層を前記p型ベース層よりも浅く形成する工程と、を備え、前記p型ベース層を形成する工程において、互いに異なるイオン注入エネルギーで不純物イオンを3回以上注入することにより、前記p型ベース層の厚さ方向の不純物プロファイルに、第1のピーク、前記第1のピークよりも前記半導体基板の裏面側に位置していて前記第1のピークよりも高い第2のピーク、及び、前記第1のピークと前記第2のピークの間に位置する第3のピークを持たせる半導体装置の製造方法。請求項9に記載の半導体装置の製造方法において、前記第3のピークは、前記第1のピークよりも高く、前記第2のピークよりも低い半導体装置の製造方法。請求項9又は10に記載の半導体装置の製造方法において、前記p型ベース層の下端から前記第2のピークまでの距離は、前記p型ベース層の厚さの1/3以下である半導体装置の製造方法。請求項9~11のいずれか一項に記載の半導体装置の製造方法において、前記第2のピークの高さは、前記第1のピークの高さの3倍以下である半導体装置の製造方法。電源から供給される電力によって駆動する負荷と、前記電源から前記負荷への電源供給を制御する半導体装置と、を備え、前記半導体装置は、半導体基板と、前記半導体基板に形成され、前記半導体基板の裏面側に位置するn型ドレイン層と、前記半導体基板に形成され、前記n型ドレイン層上に位置するp型ベース層と、前記p型ベース層に形成され、下端が前記p型ベース層よりも下に位置している凹部と、前記凹部の内壁に形成されたゲート絶縁膜と、前記凹部に埋め込まれたゲート電極と、前記p型ベース層に、前記p型ベース層よりも浅く形成され、平面視で前記凹部の隣に位置するn型ソース層と、を備え、前記p型ベース層は、厚さ方向の不純物プロファイルにおいて、第1のピーク、前記第1のピークよりも前記半導体基板の裏面側に位置していて前記第1のピークよりも高い第2のピーク、及び、前記第1のピークと前記第2のピークの間に位置する第3のピークを有している電子装置。バッテリーと、前記バッテリーから供給される電力によって駆動するランプと、前記バッテリーから前記ランプへの電源供給を制御する半導体装置と、を備え、前記半導体装置は、半導体基板と、前記半導体基板に形成され、前記半導体基板の裏面側に位置するn型ドレイン層と、前記半導体基板に形成され、前記n型ドレイン層上に位置するp型ベース層と、前記p型ベース層に形成され、下端が前記p型ベース層よりも下に位置している凹部と、前記凹部の内壁に形成されたゲート絶縁膜と、前記凹部に埋め込まれたゲート電極と、前記p型ベース層に、前記p型ベース層よりも浅く形成され、平面視で前記凹部の隣に位置するn型ソース層と、を備え、前記p型ベース層は、厚さ方向の不純物プロファイルにおいて、第1のピーク、前記第1のピークよりも前記半導体基板の裏面側に位置していて前記第1のピークよりも高い第2のピーク、及び、前記第1のピークと前記第2のピークの間に位置する第3のピークを有している車両。縦型のトランジスタの性能の指標の一つに、Vd-Id特性を示すグラフにおいてSOASafeOperatingArea:安全動作領域図18参照が広いことがある。すなわち、縦型のトランジスタにおいてSOAが狭くなることを抑制する必要がある。本発明によれば、半導体基板と、前記半導体基板に形成され、前記半導体基板の裏面側に位置するn型ドレイン層と、前記半導体基板に形成され、前記n型ドレイン層上に位置するp型ベース層と、前記p型ベース層に形成され、下端が前記p型ベース層よりも下に位置している凹部と、前記凹部の内壁に形成されたゲート絶縁膜と、前記凹部に埋め込まれたゲート電極と、前記p型ベース層に、前記p型ベース層よりも浅く形成され、平面視で前記凹部の隣に位置するn型ソース層と、を備え、前記p型ベース層は、厚さ方向の不純物プロファイルにおいて、第1のピーク、前記第1のピークよりも前記半導体基板の裏面側に位置していて前記第1のピークよりも高い第2のピーク、及び、前記第1のピークと前記第2のピークの間に位置する第3のピークを有している半導体装置が提供される。本発明者が鋭意検討を行った結果、SOAが狭くなる要因の一つに、n型ドレイン層、p型ベース層、及びn型ソース層からなる寄生バイポーラトランジスタの動作があることが分かった。詳細には、縦型のトランジスタが動作している間、n型ドレイン層からp型ベース層を経由してn型ソース層に電流が流れる。p型ベース層内に急峻な濃度勾配がある場合、この電流に起因して、急峻な濃度勾配部分において大きな電位勾配が生じる。この電位勾配が寄生バイポーラトランジスタのベース電圧となり、寄生バイポーラトランジスタが動作する。これに対して本発明では、p型ベース層の厚さ方向の不純物プロファイルは、第1のピークと第2のピークの間に、第3のピークを有している。このため、p型ベース層内に急峻な濃度勾配が生じることを抑制できる。従って、n型ドレイン層、p型ベース層、及びn型ソース層からなる寄生バイポーラトランジスタが動作することを抑制できる。この結果、縦型バイポーラトランジスタのSOAが狭くなることを抑制できる。本発明によれば、n型の半導体基板の表面に凹部を形成する工程と、前記凹部の内壁及び底面にゲート絶縁膜を形成する工程と、前記凹部にゲート電極を埋め込む工程と、前記半導体基板の表層に、p型ベース層を前記凹部よりも浅く形成する工程と、前記p型ベース層に、n型ソース層を前記p型ベース層よりも浅く形成する工程と、を備え、前記p型ベース層を形成する工程において、互いに異なるイオン注入エネルギーで不純物イオンを3回以上注入することにより、前記p型ベース層の厚さ方向の不純物プロファイルに、第1のピーク、前記第1のピークよりも前記半導体基板の裏面側に位置していて前記第1のピークよりも高い第2のピーク、及び、前記第1のピークと前記第2のピークの間に位置する第3のピークを持たせる半導体装置の製造方法が提供される。本発明によれば、電源から供給される電力によって駆動する負荷と、前記電源から前記負荷への電源供給を制御する半導体装置と、を備え、前記半導体装置は、半導体基板と、前記半導体基板に形成され、前記半導体基板の裏面側に位置するn型ドレイン層と、前記半導体基板に形成され、前記n型ドレイン層上に位置するp型ベース層と、前記p型ベース層に形成され、下端が前記p型ベース層よりも下に位置している凹部と、前記凹部の内壁に形成されたゲート絶縁膜と、前記凹部に埋め込まれたゲート電極と、前記p型ベース層に、前記p型ベース層よりも浅く形成され、平面視で前記凹部の隣に位置するn型ソース層と、を備え、前記p型ベース層は、厚さ方向の不純物プロファイルにおいて、第1のピーク、前記第1のピークよりも前記半導体基板の裏面側に位置していて前記第1のピークよりも高い第2のピーク、及び、前記第1のピークと前記第2のピークの間に位置する第3のピークを有している電子装置が提供される。本発明によれば、バッテリーと、前記バッテリーから供給される電力によって駆動するランプと、前記バッテリーから前記ランプへの電源供給を制御する半導体装置と、を備え、前記半導体装置は、半導体基板と、前記半導体基板に形成され、前記半導体基板の裏面側に位置するn型ドレイン層と、前記半導体基板に形成され、前記n型ドレイン層上に位置するp型ベース層と、前記p型ベース層に形成され、下端が前記p型ベース層よりも下に位置している凹部と、前記凹部の内壁に形成されたゲート絶縁膜と、前記凹部に埋め込まれたゲート電極と、前記p型ベース層に、前記p型ベース層よりも浅く形成され、平面視で前記凹部の隣に位置するn型ソース層と、を備え、前記p型ベース層は、厚さ方向の不純物プロファイルにおいて、第1のピーク、前記第1のピークよりも前記半導体基板の裏面側に位置していて前記第1のピークよりも高い第2のピーク、及び、第1のピークと第2のピークの間に位置する第3のピークを有している車両が提供される。本発明によれば、縦型バイポーラトランジスタのSOAが狭くなることを抑制できる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施形態図1は、第1の実施形態に係る半導体装置10の構成を示す断面図である。この半導体装置10は、縦型MOSトランジスタ20を有している。縦型MOSトランジスタ20は、半導体基板100を用いて形成されており、n型ドレイン層130、p型ベース層150、ゲート絶縁膜110、ゲート電極120、及びn型ソース層140を有している。n型ドレイン層130は、半導体基板100に形成されており、半導体基板100の裏面側に位置している。p型ベース層150は、半導体基板100に形成されており、n型ドレイン層130よりも上に位置している。また、半導体基板100には凹部108が形成されている。凹部108は、p型ベース層150に形成されており、下端がp型ベース層150よりも下に位置している。ゲート絶縁膜110は、凹部108の内壁及び底面に形成されている。ゲート電極120は、凹部108に埋め込まれている。n型ソース層140は、p型ベース層150に、p型ベース層150よりも浅く形成されている。n型ソース層140は、平面視で凹部108の隣に位置している。p型ベース層150は、厚さ方向の不純物プロファイルにおいて、第1のピーク、第2のピーク、及び第3のピークを有している。第1のピークは、最も半導体基板100の表面側に位置している。第2のピークは、第1のピークよりも半導体基板100の裏面側に位置しており、第1のピークよりも高い。第3のピークは、第1のピークと第2のピークの間に位置している。以下、詳細に説明する。半導体基板100は、半導体基板102の上にエピタキシャル層104を形成したものである。半導体基板102は、例えばn型のシリコン基板であり、エピタキシャル層104は、例えばn-型のシリコン層である。半導体基板102はn型ドレイン層130として機能する。半導体基板102の裏面には、ドレイン電極202が形成されている。p型ベース層150は、エピタキシャル層104にp型の不純物を注入することにより、形成されている。そしてエピタキシャル層104のうちp型ベース層150が形成されていない層は、n-層132として、n型ドレイン層130とp型ベース層150の間に位置している。p型ベース層150は、エピタキシャル層104の表層に形成されている。p型ベース層150は、エピタキシャル層104の表面側から、第1領域156、第3領域154、及び第2領域152をこの順に有している。厚さ方向の不純物の濃度プロファイルで見た場合、第1領域156は第1のピークを有しており、第3領域154は第3のピークを有しており、第2領域152は第2のピークを有している。p型ベース層150の下端から、n型ソース層140の下端までの距離Lは、1.4μm以上である。縦型トランジスタにおいて、ドレインからソースに流れる電流Idsは、以下の式で示される。Ids=μCg×WVds-Vth2/2×l1ここで、μ:移動度、Cg:ゲート容量、W:チャネル幅、l:チャネル長、Vds:ドレイン-ソース間の電圧、Vth:閾値電圧である。1式から、チャネル長lを長くすることにより、IdsのVds依存性が低くなることが分かる。これは、図16に示したSOAの右上の傾斜部分の傾斜が緩やかになることを示している。従って、チャネル長lを長くすること、すなわちp型ベース層150の下端からn型ソース層140の下端までの距離Lを長くすることにより、SOAが広がる。なお、上記した距離Lを長くすることは、ソース-ドレイン間の抵抗を上昇させることに繋がるため、通常の縦型MOSトランジスタの設計思想からは外れるものである。しかし、縦型MOSトランジスタ20を有する半導体装置が、SOAが広いことを重要視する用途例えば車載に用いられる場合、距離Lをある程度長くすること例えば1.4μm以上は、有効である。なお、この場合においても、距離Lは、ソース-ドレイン間の抵抗を抑制するために、2.5μm以下であるのが好ましい。エピタキシャル層104の表面には、素子分離膜106が形成されている。素子分離膜106は、例えばLOCOS法により形成されている。平面視において、素子分離膜106の内側には、凹部108及びn型ソース層140が形成されている。凹部108は溝状に形成されており、この溝の両脇に、n型ソース層140が位置している。なお、凹部108の下端は、n-層132に位置しており、n型ドレイン層130には達していない。図2は、図1のA線における不純物の深さ方向の濃度プロファイルを示している。上記したように、p型ベース層150は、n-型のエピタキシャル層104にp型の不純物例えばボロンを注入することにより形成されている。そして、p型ベース層150にn型の不純物例えばリンを注入することにより、n型ソース層140が形成されている。n型ソース層140の不純物濃度は、p型ベース層150の不純物濃度よりも高い。そして、p型ベース層150のうち、第1領域156には第1のピークp1が形成されており、第3領域154には第2のピークp3が形成されており、第2領域152には第2のピークp2が形成されている。SOAを狭くする要因の一つには、n型ドレイン層130、p型ベース層150、及びn型ソース層140からなる寄生バイポーラトランジスタの動作がある。縦型MOSトランジスタ20が動作している間、n型ドレイン層130からp型ベース層150を経由してn型ソース層140に電流Idsが流れる。p型ベース層150内に急峻な濃度勾配がある場合、この電流Idsに起因して、急峻な濃度勾配部分において大きな電位勾配が生じる。この電位勾配が寄生バイポーラトランジスタのベース電圧となり、寄生バイポーラトランジスタが動作する。これに対して本実施形態では、p型ベース層150の深さ方向の濃度プロファイルは、第1のピークp1と第2のピークp2の間に、第3のピークp3を有している。このため、第3のピークp3を設けない場合と比較して、n型ドレイン層130、p型ベース層150、及びn型ソース層140からなる寄生バイポーラトランジスタは動作しにくくなる。また第3のピークp3を設けることにより、p型ベース層150の中で高抵抗の部分が少なくなる。その結果、縦型MOSトランジスタ20のオン抵抗が低くなる。また本実施形態では、第2のピークp2の高さは、第1のピークp1の高さの3倍以下である。第2のピークp2の高さがこれよりも高くなると、上記した寄生バイポーラトランジスタが動作しやすくなってしまう。また本実施形態では、p型ベース層150の下端から第2のピークp2までの距離は、p型ベース層150の厚さの1/3以下である。すなわち、第2のピークp2は、p型ベース層150の下端に近い。このようにすると、n型ドレイン層130に高電圧が加わった場合、n型ドレイン層130からp型ベース層150の内部に向けて空乏層が伸びることを抑制できる。このため、n型ドレイン層130に異常な高電圧が加わったときに縦型MOSトランジスタ20が壊れることを抑制できる。また本実施形態では、第1のピークp1が最も低く、第2のピークp2が最も高い。縦型MOSトランジスタ20の閾値電圧を決める要因の一つに、p型ベース層150の不純物濃度のピーク高さがある。このピーク高さがばらつくと、縦型MOSトランジスタ20の閾値電圧もばらついてしまう。第1のピークp1はn型ソース層140に最も近いため、n型ソース層140を形成するときのイオン注入のばらつきに起因して、第1のピークp1の高さもばらついてしまう。このため、第1のピークp1が最も高いと、縦型MOSトランジスタ20の閾値電圧もばらついてしまう。一方、本実施形態のように、最も下層に位置する第2のピークp2を最も高くすると、n型ソース層140を形成するときのイオン注入のばらつきに起因して縦型MOSトランジスタ20の閾値電圧がばらつくことを抑制できる。また、第3のピークp3は、第1のピークp1と第2のピークp2の間の高さを有している。このようにすると、第3のピークp3が第1のピークp1よりも低い場合と比較して、第3のピークp3と第1のピークp1の間における不純物濃度の傾きがさらに緩やかになる。この場合、n型ドレイン層130、p型ベース層150、及びn型ソース層140からなる寄生バイポーラトランジスタがさらに動作しにくくなる。図3~図5は、図1に示した半導体装置の製造方法を示す断面図である。まず、図3に示すように、n型の半導体基板102を準備する。次いで、半導体基板102上に、n-型のエピタキシャル層104を形成する。次いで、エピタキシャル層104の表層に、素子分離膜106を形成する。次いで、半導体基板100に凹部108を形成する。次いで図4に示すように、半導体基板100を熱酸化する。これにより、凹部108の内側壁及び底面に、ゲート絶縁膜110が形成される。なお、半導体基板100の表面のうち素子分離膜106で覆われていない領域にも、熱酸化膜が形成される。次いで、凹部108の内部及び半導体基板100上に、ポリシリコン膜を、例えばCVD法を用いて形成する。次いで、半導体基板100上に位置するポリシリコン膜を、例えばエッチバックにより除去する。これにより、凹部108の内部にゲート電極120が埋め込まれる。次いで図5に示すように、半導体基板100のエピタキシャル層104に、p型の不純物をイオン注入する。これにより、p型ベース層150が、凹部108よりも浅く形成される。詳細には、このイオン注入は、互いに異なるエネルギーで、3回に分けて行われる。これにより、p型ベース層150は、第2領域152、第3領域154、及び第1領域156が積み重なった構造として形成される。なお、第2領域152、第3領域154、及び第1領域156は、この順に形成されるのが好ましい。なお、p型ベース層150を形成するためのイオンを活性化するための熱処理は、例えば800°C~900°Cの間の温度で行われる。その後、p型ベース層150にn型の不純物をイオン注入する。これにより、n型ソース層140が形成される。さらにドレイン電極202を形成する。このようにして、図1に示す半導体装置が形成される。図6は、図1に示した縦型MOSトランジスタ20実施例のダンプサージ耐量すなわち異常な高電圧に対する耐性を、比較例とともに示す表である。この表に示す試料において、実施例では、p型ベース層150の第1のピークp1を形成するときのイオン注入エネルギーは、200keVであった。また、p型ベース層150の第2のピークp2を形成するときのイオン注入エネルギーは、600keVであった。また、p型ベース層150の第3のピークp3を形成するときのイオン注入エネルギーは、400keVであった。そして、第1のピークp1、第2のピークp2、及び第3のピークp3の大小関係は、図2のようにした。一方、比較例としては、第3のピークp3を設けないもの比較例1、及び、第1のピークp1を設けないもの比較例2を用意した。実施例に係る試料は、複数のサンプルの全てにおいて、ドレイン電極202に60Vの電圧が加わっても、縦型MOSトランジスタ20は壊れなかった。なお、試験装置の関係上、ドレイン電極202に60V以上の電圧を加えることはできなかった。これに対し、比較例1に係る試料は、全てのサンプルにおいて、ドレイン電極202に60V以下のある程度の電圧が加わると、縦型MOSトランジスタ20が壊れた。具体的には、この破壊が生じたときの電圧は、平均で57Vであった。また、比較例2にかかる試料も、全てのサンプルにおいて、ドレイン電極202に50V以下のある程度の電圧が加わると、縦型MOSトランジスタ20が壊れた。具体的には、この破壊が生じたときの電圧は、平均で46Vであった。このことから、図1に示した縦型MOSトランジスタ20は、SOAが広がった結果、異常電圧に対する耐量が高くなっていることが分かる。また、縦型MOSトランジスタ20のhfe電流増幅率は、実施例1を1とした場合、比較例1は1.09となり、比較例2は1.22となった。例えば縦型MOSトランジスタ20の異常電圧に対する耐性が50V以上であることを求められる場合、縦型MOSトランジスタ20のhfeは実施例1の1.1倍以下であることが好ましい、といえる。以上、本実施形態によれば、縦型MOSトランジスタ20を有する半導体装置において、縦型MOSトランジスタ20のSOAを広くすることができる。第2の実施形態図7は、第2の実施形態に係る半導体装置の構成を示す斜視断面図である。図8は、図7に示した半導体装置における配線の接続構造を説明するための図である。この半導体装置は、p型層151を有している点を除いて、第1の実施形態に係る半導体装置と同様の構成である。p型層151は、p型ベース層150に基準電圧を与えるために設けられており、下端がp型ベース層150に繋がっている。具体的には、p型層151は、p型ベース層150の表層のうちn型ソース層140が形成されていない領域に形成されている。p型層151の不純物濃度は、p型ベース層150の不純物濃度よりも高い。p型層151は、図8に示すように、コンタクト302を介して第1ソース配線312に接続している。すなわち第1ソース配線312は、コンタクト302及びp型層151を介して、p型ベース層150に基準電圧を印加している。なお、第1ソース配線312は、コンタクト301を介してn型ソース層140にも接続している。コンタクト301はタングステンプラグであり、第1ソース配線312は、Al配線である。ただし、第1ソース配線312は、ダマシン構造を有するCu配線であってもよい。図7に示すように、ゲート電極120は溝状の凹部108に埋め込まれている。そしてn型ソース層140及びp型層151は、ゲート電極120の延伸方向に沿って交互に形成されている。図16は、半導体装置10の配線層の構成の第1例を示す図である。半導体基板100の上には、層間絶縁膜300が形成されている。層間絶縁膜300は、例えばBPSGなど、SiO2を主成分とした絶縁膜である。層間絶縁膜300上には、第1ソース配線312及び配線314が形成されている。第1ソース配線312及び配線314は、金属配線、例えばAl配線である。層間絶縁膜300には、コンタクト301,302及びコンタクト303が埋め込まれている。コンタクト301は、縦型MOSトランジスタ20のn型ソース層140と第1ソース配線312とを接続している。コンタクト302は、p型層151と第1ソース配線312とを接続している。コンタクト303は、ゲート電極120と配線314とを接続している。すなわちゲート電極120には、配線314を介して信号が入力される。コンタクト301,302,303は、第1ソース配線312とは別工程で形成されている。層間絶縁膜300上、第1ソース配線312上、及び配線314上には、層間絶縁膜310が形成されている。層間絶縁膜310は、例えばBPSGなど、SiO2を主成分とした絶縁膜である。層間絶縁膜310上には、第2ソース配線322が形成されている。第2ソース配線322の膜厚は、第1ソース配線312及び配線314の膜厚よりも厚い。第2ソース配線322は、平面視で縦型MOSトランジスタ20と重なっている。また、層間絶縁膜310には、ビア318が埋め込まれている。第2ソース配線322は、ビア318を介して第1ソース配線312に接続している。ビア318は、例えばWにより形成されている。図17は、半導体装置10の配線層の構成の第2例を示す図である。本図に示す例は、以下の点を除いて、図16に示した構成と同様である。まず、ゲート電極120にはポリシリコン配線122が接続している。ポリシリコン配線122は半導体基板100上に形成されており、ゲート電極120と同一工程で形成されている。ポリシリコン配線122は、平面視で縦型MOSトランジスタ20の外部まで延伸している。そしてポリシリコン配線122は、縦型MOSトランジスタ20の外部で、コンタクト303を介して配線314に接続している。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。第3の実施形態第3の実施形態に係る半導体装置の構成及びその製造方法は、第1の実施形態と概略同様である。ただし、p型ベース層150を形成する前に、n-層132となる領域の表層に、n型の不純物イオン、例えばリンイオンを打ち込んでいる。このときのイオン注入エネルギーは、p型ベース層150を形成するときのイオン注入エネルギーよりも大きい。これにより、n-層132が半導体基板100の表面側に向けて厚くなる。n-層132が厚くなると、n型ドレイン層130からp型ベース層150に向けて空乏層が伸びたとしても、この空乏層がp型ベース層150内に入り込む可能性が低くなる。これにより、ドレイン電極202に高電圧が印加しても、縦型MOSトランジスタ20が壊れる可能性がさらに低くなる。図9は、p型ベース層150の第1のピークp1、第2のピークp2、及び第3のピークp3を形成するときのイオン注入エネルギーを、それぞれ200keV、600keV、400keVとして、さらに上記したn型の不純物イオンを800keVで注入したときの、不純物の濃度プロファイルのシミュレーション結果を示している。なお、比較例として、800keVのn型の不純物イオンを注入しなかった場合の不純物の濃度プロファイルのシミュレーション結果を示す。このシミュレーション結果からも、n型の不純物イオンを、p型ベース層150を形成するときのエネルギーよりも大きいエネルギーで注入すると、n-層132が厚くなることが分かる。第4の実施形態図10は、第4の実施形態に係る電子装置の回路構成を示す図である。この電子装置は、例えば車両に用いられており、電子装置2、電源4、及び負荷6を有している。電源4は例えば車両に搭載されているバッテリーである。負荷6は、例えば車両に搭載されている電子部品、例えばヘッドランプである。そして電子装置2は、電源4から負荷6に供給する電力を制御している。電子装置2は、回路基板例えばプリント配線基板上に半導体装置10,12を搭載したものである。半導体装置10は、IPDIntelligentPowerDeviceであり、縦型MOSトランジスタ20と制御回路ロジック回路30を同一の半導体基板に形成したものである。半導体装置12は、マイコンであり、回路基板の配線を介して半導体装置10に接続している。半導体装置12は、半導体装置10を制御している。詳細には、半導体装置12は、制御回路30に制御信号を入力する。そして制御回路30は、半導体装置12から入力された制御信号に従って、縦型MOSトランジスタ20のゲート電極120に信号を入力する。すなわち制御回路30は、縦型MOSトランジスタ20を制御する。縦型MOSトランジスタ20が制御されることにより、電源4からの電力が、適宜負荷6に供給される。図11は、図10に示した電子装置2を有する車両の構成を示す図である。この車両は、例えば図11aに示すように自動車であってもよいし、図11bに示すようにバイクであってもよい。いずれの車両も、電源4としてのバッテリー、電子装置2、及び負荷6としてのヘッドランプ400を有している。ヘッドランプ400は使用中に切れることがある。ヘッドランプ400が切れる瞬間、縦型MOSトランジスタ20には高電圧が加わりやすい。本実施形態に係る縦型MOSトランジスタ20は、上記したように、寄生バイポーラトランジスタが動作しにくくなっている。従って、ヘッドランプ400が切れる瞬間、縦型MOSトランジスタ20に高電圧が加わっても、縦型MOSトランジスタ20は壊れにくい。図12は、図10に示した半導体装置10の平面図である。本図に示すように、半導体装置10は、縦型MOSトランジスタ20が形成されている領域と、制御回路30が形成されている領域とを有している。そして半導体装置10の表面には、制御回路30に接続する電極パッド40が複数形成されている。なお、40の少なくとも一つは、縦型MOSトランジスタ20が形成されている領域を介して、制御回路30が形成されている領域とは反対側に位置していても良い。図13は、図10に示した半導体装置10の構成を示す断面図である。上記したように、半導体装置10は、一つの半導体基板100に縦型MOSトランジスタ20及び制御回路30を形成したものである。制御回路30は、プレーナ型のMOSトランジスタ31を有している。MOSトランジスタ31は、n型である場合、エピタキシャル層104に形成されたp型のチャネル領域32に形成されており、ゲート絶縁膜34、ゲート電極36、並びにソース及びドレインとなる不純物領域38を有している。なお、MOSトランジスタ31がp型である場合、n型のエピタキシャル層104をそのままウェルとして使用しても良い。また不純物領域38は、エクステンション領域を有していても良い。この場合、ゲート電極36の側壁には、サイドウォールが形成される。本実施形態において、例えば負荷6が壊れた場合、負荷6が壊れる瞬間に、半導体装置10の縦型MOSトランジスタ20に異常な電圧が加わる可能性がある。このような場合でも、本実施形態に係る縦型MOSトランジスタ20は、SOAが広いため、壊れる可能性が低い。特に負荷6がヘッドランプである場合、ヘッドランプが切れることは十分にあり得る。このため、車載用の半導体装置10において、本実施形態に係る技術を採用することは非常に有効である。第5の実施形態図14は、第5の実施形態に係る半導体装置10の構成を示す断面図である。本実施形態に係る半導体装置10は、p型ベース層150が複数の第3領域154を有している点を除いて、第1~第4の実施形態のいずれかと同様である。厚さ方向の不純物濃度のプロファイルにおいて、複数の第3領域154は、それぞれ第3のピークp3を有している。これら第3のピークp3は、第2領域152に近づくにつれて大きくなっているのが好ましい。なお、図14では、p型ベース層150は2つの第3領域154を有しているが、3つ以上の第3領域154を有していてもよい。本実施形態によっても、第1~第4の実施形態と同様の効果を得ることができる。また、p型ベース層150は複数の第3領域154を有しているため、p型ベース層150において、厚さ方向で見た場合に不純物濃度が急激に変化する部分は、さらに少なくなる。このため、n型ドレイン層130、p型ベース層150、及びn型ソース層140からなる寄生バイポーラトランジスタは、さらに動作しにくくなる。第6の実施形態図15は、第6の実施形態に係る半導体装置10の構成を示す断面図である。本実施形態に係る半導体装置10は、縦型MOSトランジスタ20の代わりにIGBTInsulatedGateBipolarTransistor22を有している点を除いて、第1~第5の実施形態のいずれかと同様である。IGBT22は、縦型MOSトランジスタ20において、n型ドレイン層130とドレイン電極202の間に、p型コレクタ層134を追加した構成を有している。本実施形態では、半導体基板102はp型のシリコン基板であり、p型コレクタ層134として機能する。また、n型ドレイン層130及びn-層132は、半導体基板102上に、エピタキシャル成長法により形成されている。本実施形態に係る半導体装置10の製造方法は、半導体基板102としてp型のシリコン基板を用いる点、及び半導体基板102の上に、n型ドレイン層130及びn-層132をこの順にエピタキシャル成長させる点を除いて、第1の実施形態に係る半導体装置10の製造方法と同様である。本実施形態によっても、第1の実施形態と同様の効果を得ることができる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。"