"複数のワード線と、前記複数のワード線に交差する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に設けられた複数のメモリセルと、前記複数のメモリセルへの書き込みパルスを制御する制御回路とを具備し、前記制御回路は、第1制御信号を出力する第1ショットパルス発生回路と、第2制御信号を出力する第2ショットパルス発生回路とを含み、前記複数のメモリセルの何れかに書き込みを行う場合に、前記第1ショットパルス発生回路が前記第1制御信号の電位を選択レベルに遷移させることにより前記書き込みパルスの電位を第1選択レベルに変化させ、その後に、前記第2ショットパルス発生回路が前記第2制御信号の電位を選択レベルに遷移させることにより、前記書き込みパルスの電位を前記第1選択レベルから第2選択レベルに変更することを特徴とする半導体装置。請求項1記載の半導体装置において、前記複数のメモリセルに前記書き込みパルスを供給する複数のドライバを更に具備し、前記複数のドライバの夫々は、前記第1選択レベルに対応する第1電位と前記書き込みパルスを出力する出力ノードとの間にソースドレインを有する第1MOSトランジスタと、前記第2選択レベルに対応する第2電位と前記出力ノードとの間にソースドレインを有する第2MOSトランジスタとを有し、前記第1MOSトランジスタのゲートには、前記第1制御信号が入力され、前記第2MOSトランジスタのゲートには、前記第2制御信号が入力されることを特徴とする半導体装置。請求項2記載の半導体装置において、前記第2電位は、前記第1電位より高いことを特徴とする半導体装置。請求項2記載の半導体装置において、前記第1制御信号の選択レベルから非選択レベルへの遷移期間と前記第2制御信号の非選択レベルから選択レベルへの遷移期間は、重複することを特徴とする半導体装置。請求項2記載の半導体装置において、前記制御回路は、前記書き込みパルスを非選択レベルとするための第3制御信号を出力し、前記複数のドライバの夫々は、前記非選択レベルに対応する第3電位と前記出力ノードとの間にソースドレインを有する第3MOSトランジスタを更に有し、前記第3制御信号は、前記第3MOSトランジスタのゲートに入力されることを特徴とする半導体装置。請求項2記載の半導体装置において、前記出力ノードは、前記複数のワード線のうち対応する1つに接続されることを特徴とする半導体装置。請求項1記載の半導体装置において、前記複数のメモリセルの夫々は、相変化抵抗を有することを特徴とする半導体装置。ところで、前記のような相変化メモリの技術について、本発明者が検討した結果、以下のようなことが明らかとなった。例えば、従来の相変化メモリのリセット動作には、矩形電圧パルスを印加し、相変化材料の温度を融点以上まで上昇させ、相変化材料を一旦溶かした後、急冷する。例えば相変化材料がGe2Sb2Te5である場合、矩形リセットパルスを印加した場合、相変化材料Ge2Sb2Te5の温度変化の時定数は約2nsナノ秒であるため、リセットパルス幅は30nsであっても、相変化材料は融点を越え、その後、急冷するとリセットが可能である。一方、従来方式のセット動作は矩形電圧パルスを印加し、相変化材料の温度を融点未満、結晶化温度以上まで上昇させて、その温度で約1μs保持することで相変化材料のみならず、その周囲までも暖めている。電圧パルスを0Vとした後、周囲の熱により相変化材料は、相変化材料の結晶化が進行する融点未満、結晶化温度以上の温度帯で徐冷され、結晶化する。この従来方式では、相変化材料の周囲の温度が十分温まるには約1μsの時間が必要であるため、セットに約1μsの時間を要する。このように、従来方式では相変化メモリの書込み時間を律速しているのは、セット動作である。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。すなわち、本発明による半導体装置は、セット動作において、相変化材料に印加する電圧パルスとして、印加による相変化材料の到達温度が融点以上である電圧パルスを印加して、相変化材料の温度を急上昇させ、融点に到達する前に電圧パルスの印加を止める機能を有するものである。また、本発明による半導体装置は、相変化材料に印加するセット電圧を2段とし、第1電圧を印加後、第1電圧よりも低い第2電圧を印加する機能を有するものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。高速セット動作が要求される相変化材料を用いたメモリセル素子の書き換え速度を向上することができる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。実施の形態1図3は本発明の実施の形態1に係る非同期式相変化メモリの構成例の要部ブロック図である。まず、図3により、本実施の形態1に係る非同期式相変化メモリの構成の一例を説明する。特に制限されないが、非同期式相変化メモリでは、制御信号の状態に応じて、また、アドレスの遷移を検出して動作を行う。本実施の形態1に係る非同期式相変化メモリは、コマンドバッファCB、制御信号発生回路CPG、アドレスバッファAB、アドレス遷移検知回路ATD、ロウプリデコーダRPD、カラムプリデコーダCPD、入力バッファDIB、出力バッファDOB、センスアンプブロックSA、ライトバッファブロックWBなどを有し、さらにメモリセルアレイMCAに対応してロウデコーダRDEC、ワード線ドライバWD、カラムデコーダCDEC、カラムセレクタCSELなどが設けられている。ここでは、メモリセルアレイMCAを1個しか示していないが、メモリセル容量に応じて、メモリセルアレイMCAを複数個としても良い。各回路ブロックは、以下のような役割を果たす。制御信号発生回路CPGは、コマンドバッファCBが取り込む外部からの制御信号CMDに応じて、入力バッファDIB、出力バッファDOB、センスアンプブロックSA、ライトバッファブロックWBなどを制御する制御信号CTLを発生する。アドレスバッファABは、外部からのアドレスADRを取り込み、内部アドレスAIを、アドレス遷移検知回路ATD、ロウプリデコーダRPD、カラムプリデコーダCPDへ送る。アドレス遷移検知回路ATDは、内部アドレスAIの遷移を検知し、アドレス遷移信号ATを制御信号発生回路CPGへ出力する。具体的には、アドレスの各ビットについて変化を検出する論理をとり、それらの論理和をとってアドレス遷移信号ATとする。ロウプリデコーダRPDは、ロウアドレスをプリデコードし、ロウプリデコードアドレスRPAをロウデコーダRDECへ出力する。ロウデコーダRDECが、ロウプリデコードアドレスRPAをさらにデコードし、それに応じてワード線ドライバWDが、メモリセルアレイMCA中のワード線を選択的に駆動する。カラムプリデコーダCPDは、カラムアドレスをプリデコードして、カラムプリデコードアドレスCPAをカラムデコーダCDECへ出力する。カラムデコーダCDECが、カラムプリデコードアドレスCPAをさらにデコードし、それに応じてカラムセレクタCSELが、メモリセルアレイMCA中のビット線を選択的に入出力線IOに接続する。入力バッファDIBは、外部との入出力データDQのデータを所望のタイミングで取り込み、入力データDIをライトバッファブロックWBへ送る。ライトバッファブロックWBは、書込み動作のため、入力データDIに応じて、入出力線IOを駆動する。センスアンプブロックSAは、同時に動作するビット数に応じた個数のセンスアンプを含んでなり、読出し動作のため、入出力線IOの信号を増幅して判別し、読出しデータDOを出力する。出力バッファDOBは、入出力データDQへ所望のタイミングで、読出しデータDOを出力する。図4は、メモリセルアレイMCAの構成例を示している。メモリセルMCが、ワード線ドライバWDに接続されたワード線WL0,WL1,WL2,WL3,...と、カラムセレクタCSELに接続されたビット線BL0,BL1,BL2,BL3,...の交点に設けられる。また、ソース線SL01,SL23,...が設けられ、接地電圧VSSに接続される。各メモリセルMCは、相変化抵抗PCRとメモリセルトランジスタMTにより構成される。相変化抵抗PCRの一端はビット線に接続され、もう一方の端はメモリセルトランジスタMTのソースドレインの一方に接続される。相変化抵抗は、例えば、Teなどを含むカルコゲナイド材料からなる。メモリセルトランジスタのソースドレインの他方は、ソース線に接続され、ゲートはワード線に接続される。図4では、メモリセルトランジスタMTとして、MISMetalInsulatorSemiconductor型トランジスタを使用しているが、バイポーラ型トランジスタを使用してもよい。ここでは簡単のため示していないが、必要に応じて、読出し時の参照信号を発生するためのダミーセルも設けられる。また、ここではメモリセルトランジスタとしてNMOSトランジスタを示しているが、PMOSトランジスタやバイポーラトランジスタの使用も可能である。ただし、高集積化の観点からMOSトランジスタが望ましく、PMOSトランジスタに比べ、オン状態でのチャネル抵抗の小さいNMOSトランジスタが好適である。以下では、メモリセルトランジスタとしてNMOSトランジスタを用いる場合の電圧関係で、動作などを説明する。図5に、図4のメモリセルアレイ構成に対応するレイアウトを示す。図4に示された回路的諸要素は同じ符号が付されている。図5では、太い黒線で区切った領域が、図4で図示するメモリアレイMCAに対応する領域である。図5で、M1は第1の金属層、M2は第2の金属層、FGはシリコン基板上に形成されたトランジスタのゲート電極として用いられる層、FCTは、FL上面とM1下面とを結ぶコンタクトホール、Rは記憶素子PCRとその上部電極層UEとの積層膜、SCTはM1上面とRの下面とを結ぶコンタクトホール、TCTはM1上面とM2下面とを結ぶコンタクトホール、である。記憶素子Rは、同一ビット線に接続されるメモリセルの間で、コンタクトホールTCTを介して第2の金属層M2に引き上げられる。この第2の金属層M2が夫々のビット線として用いられる。ワード線WL0ないしWL3はFGで形成してある。FGには、ポリシリコンとシリサイドシリコンと高融点金属との合金との積層などを用いる。メモリセルMC11を構成する1個のMOSトランジスタが、QM1である。メモリセルMC21を構成するトランジスタQM2は、トランジスタQM1とソース領域を共有している。図に示すとおり、他のセルを構成するMOSトランジスタも、これに倣う。図6はメモリセルアレイの要部断面図である。本例は、図5に示されたアレイ構成を実現するための具体的構成例である。図6は、ロジック混載メモリ、ロジック論理回路領域及び相変化メモリセルのメモリセル領域の断面図を示すものである。半導体基板SUBに形成されたウエルPWに所望のトランジスタQM1、QM2などが形成される。層間絶縁膜ILIcの位置で第1層配線M1及びソース線配線などが配置される。そして、この上部に、前記メモリセル領域では、下部電極プラグPLUGを介して相変化材料PCRが形成され、メモリセルを構成する主要部が形成される。そして、このメモリセル部は、その上部に配置されたプラグ状金属コンタクトWeを介してビット線BLに接続される。メモリセル領域には、例えばnチャネル型のメモリセル選択用MOSトランジスタQM1及びQM2が形成されている。nチャネル型のメモリセル選択用MOSトランジスタQM1及びQM2は、pウエルPWの上部に互いに離間して形成されている。これらのトランジスタはLDDLightlyDopedDrain構造となっている半導体領域DN,DNCと、半導体基板上に形成されたゲート絶縁膜と、その上に形成されたゲート電極とを有している。半導体領域DNCは、同一の素子活性領域に形成される隣接するnチャネル型のメモリセル選択用MOSトランジスタに共有されている。このようなメモリセル選択用のnチャネル型のMOSトランジスタQM1及びQM2は、半導体基板SUB上に堆積された層間絶縁膜ILIa及びILIbによって被覆されている。この層間絶縁膜ILIa,ILIbは、例えば酸化シリコン膜からなり、例えば通例のプラズマCVD法等によって形成されている。層間絶縁膜ILIbの上面は、メモリ領域と論理回路領域とでその高さがほぼ一致するように平坦に形成されている。メモリセル領域における層間絶縁膜ILIa及びILIbにはメモリセル選択用MOSトランジスタQM1及びQM2の半導体領域DN,DNCの上面が露出するような接続孔が穿孔されている。この接続孔には、例えばタングステンからなる伝導材料Wa,Wbが埋め込まれており、コンタクト電極が形成されている。また、伝導材料にタングステンを用いる場合、相関絶縁膜ILIa、ILIbとの間にはバリアメタル層として、例えばTiNが10nm程度存在する。このコンタクト電極は、メモリセル選択用MOSトランジスタQM1及びQM2の半導体領域DN,DNCと電気的に接続されている。メモリセル領域における層間絶縁膜ILIcには、例えばタングステンからなる伝導材料Wc,Wdからなるコンタクト電極が露出するような接続孔が穿孔されている。また、伝導材料にタングステンを用いる場合、相関絶縁膜ILIcとの間にはバリアメタル層として、例えばTiNが10nm程度存在する。このコンタクト電極は、メモリ選択用nチャネル型MOSトランジスタQM1、QM2によって共有されている半導体領域DNCと電気的に接続されている。層間絶縁膜ILIcの上面には、層間絶縁膜ILIdが堆積されている。この層間絶縁膜ILIdは、例えば、酸化シリコンからなる。メモリセル領域における層間絶縁膜ILIdには、ソース線配線SLが露出するような接続孔が穿孔されている。この接続孔には、例えばタングステンからなる伝導材料PLUGが埋め込まれており、コンタクト電極が形成されている。また、伝導材料にタングステンを用いる場合、相関絶縁膜ILIdとの間にはバリアメタル層として、例えばTiNが10nm程度存在する。このコンタクト電極は、ソース線配線SLと電気的に接続されている。メモリセル領域における層間絶縁膜ILIe中には、メモリ素子となる抵抗素子Rが形成されている。抵抗素子Rは、ストライプ形状に形成されており、相変化材料PCRと、その表面に被覆された、例えばタングステンから成る上部電極UEとから構成されている。抵抗素子Rを構成する相変化材料PCRは、例えばGe-Sb-Te系相変化材料、またはZn-Te系相変化材料、またはこれらの材料の添加元素Xを加えたX-Ge-Sb-Te系相変化材料、または添加物Yを加えたY-Zn-Te系相変化材料がある。添加元素Xとしては、In、Cr、O、N、Zn、Bi、Ag、Au、Se等が挙げられる。添加元素Yとしては、Sb、In、Cr、O、N、Ge、Bi、Ag、Au、Se等が挙げられる。相変化メモリの下部電極プラグPLUGに用いられる材料は、例えば、W、TiN、TiW、TiAlN、ポリシリコン等が挙げられる。抵抗素子Rの下部は、メモリセル下部コンタクト電極と電気的に接続され、これを通じてメモリセル選択用のnチャネル型MOSトランジスタQM1,QM2の半導体領域DNと電気的に接続されている。抵抗素子Rの上面には、ハードマスク絶縁膜HMが堆積されている。このハードマスク絶縁膜HMは、例えば、酸化シリコンからなる。ハードマスク絶縁膜HMは、抵抗素子Rをパターニングするために堆積されたものであり、ストライプ形状に形成されている。メモリセル領域における層間絶縁膜ILIe、ハードマスク絶縁膜HM中には、上部電極UEの上面が露出するような接続孔が穿孔されている。この接続孔内には、例えばタングステンからなる金属膜Weが埋めこまれてメモリセル上部電極コンタクトが形成される。また、伝導材料にタングステンを用いる場合、相関絶縁膜ILIeとの間にはバリアメタル層として、例えばTiNが10nm程度存在する。このメモリセル上部電極コンタクトは、抵抗素子Rの上面と電気的に接続され、これを通じてメモリセル選択用のnチャネル型MOSトランジスタQM1,QM2の半導体領域DNと電気的に接続されている。層間絶縁膜ILIeの上面には、ビット線BLが形成されている。このビット線は、アルミニウムからなるメタル層MLが堆積されて形成されている。このビット線BLは、例えばバリヤ金属BM及びタングステンWeからなる、ビット線コンタクトと電気的に接続されて、さらに、ビット線コンタクトを通して、抵抗素子Rと電気的に接続されている。図7は、図3中のカラムセレクタCSELの構成例を示している。これは、メモリセルアレイから2ビットずつメモリセルを選択して動作させる場合の例である。同時に選択するメモリセル数が異なっていても同様に構成できる。ビット線2本毎に、カラムスイッチCSL2が設けられ、カラムデコーダCDECが出力するカラム選択信号により制御され、ビット線を2本ずつ、入出力線IO0,IO1に接続する。カラム選択信号は、C01bとC01t,C23bとC23t,...と、互いに相補な信号である。カラムスイッチCSL2は、4個のNMOSトランジスタMNP0,MNP1,MNS0,MNS1と、2個のPMOSトランジスタMPS0,MPS1からなる。NMOSトランジスタMNP0,MNP1は、非選択のビット線を、接地電圧VSSに保持する。NMOSトランジスタMNS0,MNS1とPMOSトランジスタMPS0,MPS1は、2個のCMOSパスゲートを構成し、選択されたビット線を入出力線IO0,IO1に接続する。このように、CMOSパスゲートを用いることにより、広い電圧範囲で、ビット線と入出力線を低抵抗で接続できる。これにより、ビット線の印加電圧の範囲を広くとり、読出し動作と書込み動作の低抵抗化及び高抵抗化を相変化抵抗に流れる電流値で分ける際に、マージンが確保できる。図8は、図3中のライトバッファブロックWBの構成例を示している。ライトバッファブロックWBは、書込みパルス発生回路WPGと、2個のライトバッファWB1からなる。これも、メモリセルアレイ中の2個のメモリセルへ同時に書込む場合の例である。同時に書込むメモリセル数に応じて、ライトバッファWB1を設ければ、他のメモリセル数にも対応できる。書込みパルス発生回路WPGは、低抵抗化用と高抵抗化用のパルスを発生し、書込みパルス線WP0とWP1にそれぞれ出力する。ライトバッファWB1は、3個のインバータと2個の2入力NANDゲートと、2個のNMOSトランジスタMNC0,MNC1と2個のPMOSトランジスタMPC0,MPC1からなる2個のCMOSパスゲートで構成される。ライトバッファWB1は書込み制御信号WRITにより活性化され、書込みデータDI0,DI1に応じて、書込みパルス線WP0,WP1に入出力線IO0,IO1を接続する。ここでCMOSパスゲートを用いることにより、書込みパルス発生回路WPGによって、入出力線IO0,IO1の立下りで接地電圧まで駆動することを可能にしている。これにより、入出力線の寄生容量に充電された電荷が、ビット線及びメモリセルを通じて放電されることを防止し、ビット線電流のパルス波形の立下りを急峻にでき、安定な書込み動作を実現できる。次に、以上説明してきた非同期式相変化メモリの動作を説明する。図9は、ライト動作のタイミングの例を示している。外部アドレスADRの遷移に応じて、アドレス遷移検知回路ATDがアドレス遷移信号ATにパルスを発生し、ワード線WL図4中のWL0,WL1,WL2,WL3,...が切換えられる。制御信号CMDの一部であるチップセレクトバー信号CSbとライトエネーブルバー信号WEbがロウレベルとなることにより、書込み制御信号WRITが‘1’となり、書込み動作が行われる。入出力データDQへの入力Dinに応じて、選択されたビット線BL図4中のBL0,BL1,BL2,BL3,...を駆動する。ここで、入力Dinが‘0’であれば、ビット線BLをセット電圧VSETに駆動するが、‘1’であれば、ビット線BLを接地電圧VSSに保つ。また、入力Dinが‘1’であれば、ビット線BLをリセット電圧VRSTに駆動する。高抵抗化のパルスが所望のパルス幅となるように、書込み制御信号WRITが‘0’となり、ビット線BLを接地電圧VSSに戻して書込み動作が終了する。なお、ここではDinが1ビットであるかのように説明したが、複数ビットの場合には、ビット毎にデータに応じた動作を行う。以下で他の動作タイミングについても、同様に簡単化して説明する。一般的な非同期SRAMのスペックでは、ライト動作の期間が終了する際に、入力Dinがバリッドであることが確定する。図7の動作では、入力Dinが‘0’であれば、そのままビット線を駆動して、低抵抗化の期間を確保している。一方、入力Dinが‘1’であれば、バリッドであることが確定してからビット線を駆動して、ビット線を駆動するパルス幅を短くし、選択メモリセルの相変化抵抗の周囲が必要以上に温度が上昇して冷却時間が延びてしまうことを防止している。その結果、‘0’に対しても‘1’に対しても、安定な書込み動作が実現できる。また、このように高抵抗化のパルス幅を限定することにより、不要な書込み電流を流さないため、低電力な書込み動作を実現できる。図10は、リード動作のタイミングの例を示している。図9に示したライト動作と同様に、外部アドレスADRの遷移に応じて、ワード線WLが切換えられる。制御信号CMDの一部であるチップセレクトバー信号CSbとアウトプットエネーブルバー信号OEbがロウレベルとなることにより、出力バッファが活性化し、入出力データDQを読出しデータDoに応じた出力Doutに駆動する。チップセレクトバー信号CSbとアウトプットエネーブルバー信号OEbのいずれかがハイレベルとなり、リード動作の期間が終了することにより、出力バッファDOBはハイインピーダンス状態となる。相変化メモリの書き換え時に印加する電圧パルスは、下部電極プラグPLUGに対する上部電極UEの電圧または、上部電極UEに対する下部電極プラグPLUGの電圧として印加される。上部電極UEと下部電極プラグPLUGの間に電位差が生じると相変化材料PCRを通して電流が流れ、抵抗が高い下部電極プラグPLUGおよび相変化材料PCRでジュール熱が発生する。このジュール熱が相変化材料PCRの相変化を誘起し、相変化メモリの書き換えを行う。図1は相変化材料PCRに印加するパルス電圧の波形を示す図であり、aはリセット動作、bはセット動作を示す。図2は相変化材料PCRの温度変化を示す図であり、aはリセット動作、bはセット動作を示す。また、図1b及び図2bにおいて、本発明1とあるのは本実施の形態1の波形であり、本発明2とあるのは後述する実施の形態2の波形である。また、本発明の特徴を分かりやすくするために、本発明の前提として検討した従来方式の波形も示した。相変化メモリのリセットは、図1aに示すような矩形のパルスを印加する。当該パルスの印加により温度を融点以上まで上昇させ、相変化材料PCRを一旦溶かした後、急冷する。例えば、相変化材料PCRにGe2Sb2Te5を用いた場合の温度変化を説明する。Ge2Sb2Te5の温度変化の時定数が約2nsであるため、十分高い電圧パルスを印加すれば、図2aに示すように30ns以下で相変化材料PCRの温度が融点を超える。次に、電圧パルスを0Vに戻すと、急速に冷却する。その結果、リセット動作は30ns以下の時間で十分に行うことが出来る。相変化メモリのセットは、図1bに示すような本発明1の矩形の電圧パルスを印加する。この電圧を印加すると、図2bに示すように本発明1の電圧印加により相変化材料PCRの温度が急上昇し、十分長い時間印加した場合は融点以上の温度に到達するが、融点に到達する前にパルス電圧を0Vとして冷却する。本方式を用いると、例えば相変化材料PCRがGe2Sb2Te5の場合、結晶化が始まる温度である160°Cを超えた時点より、冷却により160°Cを下回るまで、相変化材料PCRの結晶化が促進される温度帯である、結晶化温度である160°C以上、融点である600°C未満に存在するため、この間に結晶化が進行する。もし電圧パルスの印加により相変化材料PCRが融点以上となると、相変化材料PCRは非晶質化するため、融点を下回った時点から結晶化が始まり、高速化の観点からは不利である。本方式を用いることで相変化材料PCRの高速の結晶化が可能となる。実施の形態2図11は、本発明の実施の形態2に係る非同期式相変化メモリの構成例の要部ブロック図である。前記実施の形態1の図4から図10で説明したメモリアレイ回路、メモリアレイ構造、メモリセル断面構造、カラムセレクタCSELの構成、ライトバッファブロックWB、ライトタイミング、リードタイミングは同様であるため、説明を省略する。大部分は前記実施の形態1で解説を行った図3のブロック図と同じであるが、加えて、ワード線に2段電圧を印加する回路が組み込まれている。外部クロックCLKから信号を入力された外部クロックバッファCLKBからの信号が制御信号発生回路CPGに入力され、ローセットパルスRSPが作られ、これがワード線制御回路WDCTLに入力される。図12は、図11に示したワード線制御回路WDCTLの一部を示す図、図13は、図12に示したショートパルス発生回路SPGの構成例を示す図、図14は、図12に示した2段パルス制御信号φ1、φ2、φ3の波形を示す図、図15は、2段パルス発生可能なワード線ドライバWDの構成例を示す図である。図12に示した回路は、図15に示す各ワード線ドライバWDに接続されており、ワード線ドライバと同じ数だけ作られる。ワード線制御回路WDCTLでは、入力されたローセットパルスRSPを受け、図13に示すショートパルス発生回路の入力SPGinに入力されたパルスを、遅延回路DLS等を含むショートパルス発生回路SPG等を用いて処理し、ショートパルス発生回路の出力SPGoutより、図14に示すようなφ1、φ2、φ3のパルス波形を出力する。これらのパルスは、図15に示すワード線ドライバWDに入力され、2段パルスが作られる。以上で示した回路ではワード線に2段電圧を印加することが可能であるが、図12、図13及び図15の回路をビット線ドライバに応用すれば、ビット線に2段電圧を印加する事も可能である。本実施の形態2のセットに用いるパルス波形本発明2を図1bに示す。また、そのときの温度変化本発明2を図2bに示す。本実施の形態2のセットパルス波形は電圧を2水準用いる2段パルスである。本実施の形態1と比較して、本2段パルスを用いる利点は次のように説明できる。本実施の形態1で示した方法は、印加電圧が高いため、温度上昇速度が非常に速く、パルス印加を止める時間のマージンが小さい。つまり、相変化材料PCRの抵抗が低くばらついた場合、温度変化の時定数が低下し、相変化材料の昇温速度が増大し、その結果、本実施の形態1で示したセットパルス時間では融解温度を超えてしまう可能性がある。一方で、より低電圧のセットパルスを用いることが出来る2段パルスは、相変化材料PCRの温度変化の時定数が変化しても、融解温度を越える誤リセットの可能性が小さいセット方法である。図16は、相変化材料PCRにおける結晶化速度の温度依存性を示す図である。非特許文献1によると、相変化材料PCRの結晶化の過程は、前半を核生成、後半を結晶成長と分けることが可能である。そしてそれぞれの過程に、図16に示すような結晶化速度の温度依存性が存在する。核生成には核生成速度を最も高める温度T1が存在し、それ以上の温度でもそれ以下の温度でも核生成速度は減少する。温度T1以上で核生成速度が減少する理由は、相変化材料の核生成における、非晶質状態の自由エネルギーに対する結晶状態の自由エネルギーが低くなるためである。温度T1以下で核生成速度が減少する理由は、相変化材料を構成する原子の拡散係数が温度と共に急激に減少するためである。また、結晶成長には、結晶化速度を最も高める、温度T1よりも低い温度T2が存在し、それ以上の温度でもそれ以下の温度でも結晶化速度は減少する。その理由は、核生成速度の温度依存性と同じメカニズムである。つまり、結晶化を最も早めるためには、図2bに示すように、相変化材料の温度は、結晶化の前半でT1とし、結晶化の後半ではT2とすべきである。2段パルスでセットをすると、高速化が可能であることを実証するために、リセット状態の相変化材料PCRに対し、様々な形状のセットパルスを印加して、セット抵抗を調べる原理実験を行った。印加したセットパルスを図17に示す。第1電圧は、相変化材料PCRが核生成速度の最も早い温度となる電圧2.0Vを30ns印加する。続けて第2電圧としてV2ndVの電圧をt2ndnsだけ印加した。V2ndは、特に、第1電圧と等しく矩形波パルスとなる2.0Vと、相変化材料PCRの温度は結晶成長速度が最も早い温度となる1.8Vを選択し、それぞれ、t2ndを40nsから10nsの間を5ns間隔で変化させた。これらのパルスの印加では、相変化材料PCRの温度は融点を越えない。リセット抵抗に対し、これらのセットパルスを印加した後のセット抵抗を測定して、セット抵抗に対するリセット抵抗の比を求めた。その結果を図18に示す。V2ndが2.0Vの場合、t2ndを短くしていくと、相変化材料PCRの結晶化が不十分となり、セット抵抗が増大する。書込まれた情報の読み出しを高速で行うためには、セット抵抗とリセット抵抗の比は1桁以上であることが望ましい。この抵抗比の要求値を満たすには、図18の結果より、t2ndは30ns以上必要である。つまり、矩形波パルスによるセット時間は、第1電圧の印加時間30nsと、第2電圧の印加時間30nsとの和である60nsとなる。一方、V2ndが1.8Vの場合、V2ndが2.0Vである場合に比べ、t2ndが同じであっても、抵抗比は大きな値をとる。これは、V2ndを1.8Vとしたことにより、相変化材料PCRの温度は、核生成速度が最も早くなる温度から、結晶成長速度が最も早くなる温度へと変化し、V2ndが2.0Vの場合に比べ、短時間で結晶化が進むためである。その結果、V2ndが1.8Vの場合には、抵抗比の要求値を満たす最短のt2ndは10nsである。つまり、2段パルスを用いると、セット時間は、第1電圧の印加時間30nsと、第2電圧の印加時間10nsの和である40nsである。つまり、セットに2段パルスを用いると、1段パルスに比べて高速化が可能であることが実験により示された。図19に、パルス波形に依存した相変化材料PCRの温度変化を示した。図19において、a~dがパルス波形、e~hが温度変化を示し、aとe、bとf、cとg、dとhがそれぞれ対応している。Tmは融解温度融点、Tcは結晶化温度であり、相変化材料がTc以上、Tm未満の温度であるときに結晶化が進む。e、f、g、hでは、各パルスを印加することにより相変化材料の温度がTc以上、Tm以下である時間を、t1,t2,t3,t4で示した。なお、時間t1,t2,t3,t4の間には、t1<t3=t4<t2の関係式が成立する。図19aはパルス幅が30nsのリセットパルスである。印加電圧がセットパルスに比べて大きいため、eに示すように温度上昇速度が大きく、リセットパルス印加直後に融点Tmを越える。リセットパルス印加後は温度が急速に低下するが、Tc以上、Tm以下の温度にある時間t1はごく短いため、結晶化はほとんど進まない。その結果、相変化材料PCRのリセットが完了する。図19bはパルス幅が30nsのセットパルスである。前記実施の形態1で説明したセット方法に対応する。通常のセット電圧よりも高めのパルス電圧印加により、図19fに示すように相変化材料の温度が上昇し、パルス電圧が高いためそのまま放って置くと到達する温度はTm以上であるが、Tmを超える前にパルスの印加を止める。その後、相変化材料の温度は低下する。その結果、相変化材料がTc以上、Tm以下の温度帯に存在する時間t2は、fに示すようにTmを超えないため、aの場合と比較して長い時間t2が確保され、結晶化が進む。図19cは図18で説明した1段パルスに相当するセットパルスである。電圧は、相変化材料が核生成を最も早める温度となるような値であり、bに比べてパルス電圧が低いため、温度変化を示すgは、fに比べて温度の立ち上がりが緩やかである。その結果、Tcを超える時間も遅くなり、パルス幅は50nsと、bの30nsに比べて長いにも拘わらず、Tc以上、Tm以下の温度帯に存在する時間t3はt2に比べて短い。その結果、結晶化が十分進まない。図19dは図18で説明した2段パルスに相当するセットパルスである。本実施の形態2で説明したセット方法に対応する。hに示した1段目のパスル印加による温度の立ち上がりは、gと同じである。その結果、相変化材料は核生成速度が最も早くなる温度となる。次に、第1電圧よりも低く、相変化材料が結晶成長を最も速めるような温度にする第2電圧へと切換える。その結果、結晶化過程の核生成、結晶成長が速やかに行なわれ、相変化材料がTc以上、Tm以下の温度帯にある時間t4が、c、gで示したt3とほぼ同じであるが、結晶化は十分行なわれる。図20はビット線に2段パルスを印加した時のトランジスタ特性曲線を示す図、図21はワード線に2段パルスを印加した時のトランジスタ特性曲線を示す図である。本実施の形態2における相変化材料に印加する2段パルスは、ビット線BLまたはワード線WLに、2段パルスを印加することにより作られる。相変化材料PCRが例えばGe2Sb2Te5の場合、電流電圧特性は、図20、図21のトランジスタの負荷曲線に示すように非オーミック性を有する。この非オーミック性の特徴は、相変化材料PCRに印加する電圧が増加するにつれ、微分抵抗は減少することである。このメカニズムをもとにビット線BLまたはワード線WLに2段パルスを印加した場合の、相変化材料の抵抗の変化と、相変化材料に印加される電圧の変化をもとに、相変化材料PCRで発生するジュール熱を考察する。ビット線BLに2段パルスを印加する場合、図20に示すようにビット線に印加する第1電圧VBL1stから、ビット線に印加する第2電圧VBL2ndへと減少させると、選択トランジスタに印加される電圧は、ビット線2段パルス印加時のソース-ドレイン間の第1電圧VBDS1stからビット線2段パルス印加時のソース-ドレイン間の第2電圧VBDS2ndへと減少する。2本の負荷曲線は横軸方向にシフトさせた関係となっており、先に示した非オーミック性の特徴を考慮すると、相変化材料PCRの抵抗変化はRPCRVBDS2nd-RPCRVBDS1st>0より増大することが分かる。また、相変化材料PCRに印加される電圧変化はVBL2nd-VBDS2nd-VBL1st-VBDS1st<0であり、減少である。つまり、相変化材料PCRで発生するジュール熱EはE=V2/Rで表されるが、ビット線BL電圧を第1電圧から第2電圧に変化させると、相変化材料PCRの抵抗が増大し、相変化材料PCRに印加される電圧が減少するため、ビット線2段パルス印加時の相変化材料PCRで発生するジュール熱Eの変化量ΔEBLは必ずΔEBL<0となる。これは、核生成温度から、それよりも温度の低い結晶成長温度への温度変化を発生させるのに適している。次に、ワード線WLに2段パルスを印加する場合について、図21を用いて考える。ワード線に印加する電圧を、ワード線に印加する第1電圧VWL1stから、ワード線に印加する第2電圧VWL2ndへと減少させると、選択トランジスタに印加される電圧は、ワード線2段パルス印加時のソース-ドレイン間の第1電圧VWDS1stから、ワード線2段パルス印加時のソース-ドレイン間の第2電圧VWDS2ndへと増加する。その結果、先に示した非オーミック性の特徴より、相変化材料の抵抗変化はRPCRVWDS2nd-RPCRVWDS1st>0となり、増大することが分かる。また、相変化材料に印加される電圧変化は、VBL-VWDS2nd-VBL-VWDS1st=VWDS1st-VWDS2nd<0であり、減少である。つまり、ワード線WL電圧を第1電圧から第2電圧へと変化させると、相変化材料PCRの抵抗が増大し、相変化材料PCRに印加される電圧が減少するため、ワード線2段パルス印加時の相変化材料で発生するジュール熱Eの変化量ΔEWLは必ずΔEWL<0となる。これは、核生成温度から、それよりも温度の低い結晶成長温度への温度変化を発生させるのに適している。つまり、ビット線BLまたはワード線WLに2段パルスを印加した場合、共に第1電圧より第2電圧へ変化させることでジュール熱が減少し、核生成速度を最も速める温度より、それよりも低い結晶成長を早める温度に変化させることが可能である。しかしながら、相変化材料PCRの抵抗の印加電圧依存性によって、可能な温度変化の幅が異なる。この温度変化の幅は、少なくとも核生成速度を最も早める温度と結晶成長を最も速める温度の間の温度差よりも大きくなくてはいけない。よって、相変化材料PCRの抵抗の印加電圧依存性に応じてビット線BL2段パルスとワード線WL2段パルスのうち、最もジュール熱変化の大きい方法を用いることにより、所定の温度コントロールが出来る可能性が最も高くなる。つまり、ΔEBL>ΔEWLの場合はビットラインに2段パルスを印加する方法が望ましく、ΔEBL<ΔEWLの場合は、ワード線WLに2段パルスを印加する方法が望ましい。実施の形態3実施の形態3のメモリセル回路および断面構造は図4から図15で示した内容と同じであるため、その説明は省略する。本実施の形態3に係る相変化材料に印加する2段パルスは、ビット線BLにある一定の電圧を印加した状態で、ワード線WLに2段の電圧パルスを印加することで作られる。ワード線WLに印加する電圧は、ワード線WLの第1電圧VWL1stと、ワード線WLの第1電圧VWL1stよりも低いワード線WLの第2電圧VWL2ndから成る。ワード線WLの第1電圧VWL1stは、相変化材料PCRに第1電圧VPCR1stが適切に印加されるように、選択トランジスタTRのドレイン電流とドレイン電圧とワード電圧の関係より求められる。ワード線WLの第1電圧VWL1stの時間は、得たい第1電圧VPCR1stの時間と同じとする。ワード線WLの第2電圧VWL2ndは相変化材料PCRに第2電圧VPCR2ndが適切に印加されるように、選択トランジスタTRのドレイン電圧とドレイン電流とワード電圧の関係より求められる。ワード線WLの第2電圧VWL2ndの時間は、相変化材料PCRに印加される第2電圧VPCR2ndの時間と同じとする。2段パルスを直接ビット線BLではなくワード線WLに印加する理由は、選択トランジスタTR、例えばMISFETMetalInsulatorSemiconductorFieldEffectTransistorのドレイン電流のバラつきを抑制するためである。ビット線BLに2段電圧を印加した場合の、選択トランジスタTRの負荷曲線の変化を図20に示した。ビット線BLには、ビット線BLの第1電圧VBL1stを印加し、その後、ビット線の第2電圧VBL2ndへと変化させる。その際、MISFETのソースとドレイン間の印加電圧はビット線電圧印加時のソースドレイン間第1電圧VBDS1stから、ビット線電圧印加時のソースドレイン間第2電圧VBDS2ndへと減少する。また、相変化材料PCRに印加される電圧も減少する。その結果、ドレイン電流は線形領域に移動し、ビット線BL電圧のばらつきに対するドレイン電流のばらつきが大きくなる。もしドレイン電流が小さくなる方向にばらついた場合、相変化材料PCRの温度が十分上昇しないため、セットが不十分となる。一方で、ワード線WLに2段電圧を印加した場合の、選択トランジスタTRの負荷曲線の変化を図21に示した。ワード線WLにはワード線WLの第1電圧VWL1stを印加し、その後、ワード線WLの第2電圧VWL2ndへと変化させる。その際、MISFETのソースとドレイン間の印加電圧は、ワード線電圧印加時のソースドレイン間第1電圧VWDS1stから、ワード線電圧印加時のソースドレイン間第2電圧VWDS2ndへと増加する。また、相変化材料PCRに印加される電圧は減少する。その結果、ドレイン電流は飽和領域に移動し、ビット線BL電圧のばらつきに対するドレイン電流のばらつきは小さくなる。また、相変化材料に印加するのは、定電圧のパルスに比べて、定電流のパルスが望ましい。定電圧パルスではセットパスル印加中に相変化材料PCRの抵抗が低下し、一定電圧パルスでは電流が急激に増大する結果ジュール熱が急激に増大し、相変化材料PCRの温度が融点を超えてしまう。一方で、定電流パルスではジュール熱の急激な増大は発生しない。この現象の詳細を次に示す。ワード線WLに一定電流を印加すると、上部電極UEと下部電極PLUGの間には一定の電流I0が印加される。その際、セットパルス印加開始時の上部電極UEと下部電極PLUGの間の抵抗をR0、リセット状態の上部電極UEと下部電極PLUGの間の電圧をV0とすると、オームの法則よりV0=R0×I01が成り立つ。次に、セットパルスの印加終了時の上部電極UEと下部電極PLUGの間の抵抗をR1とすると、R1<R0が成り立つ。これは、セットパルスの印加により抵抗値が減少したためである。また、リセット状態の上部電極UEと下部電極PLUGの間の電圧をV1とすると、セットパルス印加終了直前では、オームの法則よりV1=R1×I02の関係が成り立つ。R1<R0の関係と、式1、2よりV1<V0が成り立つことが分かる。セットパルスは相変化材料PCRのリセット状態に対して印加されるが、セットパルス印加中に徐々に低抵抗状態へと変化していく。そのため、相変化材料PCRで消費される電力はV0I0からV1I0へと変化する。電圧の関係V1<V0より、これら消費電力の大小関係はV0I0>V1I0となることが分かる。相変化材料で消費される電力は発生するジュール熱に比例するため、セットパルスの印加により発生するジュール熱は徐々に減る方向にあり、液相成長となる恐れはない。一方、ビット線BLに一定電圧を印加する方法では、上部電極UEと下部電極PLUGの間には一定の電圧V2が印加される。セットパルス印加開始時のリセット状態の上部電極UEと下部電極PLUGの間の抵抗をR2、リセット状態の上部電極UEと下部電極PLUGの間の電圧をV2とすると、オームの法則よりV2=R2×I23が成り立つ。次に、セットパルス印加終了時の上部電極UEと下部電極PLUGの間の抵抗をR3とすると、R2>R3が成り立つ。また、リセット状態の上部電極UEと下部電極PLUGの間の電流をI3とすると、セット状態ではオームの法則よりV2=R3×I34の関係が成り立つ。R3<R2の関係より、式3、4から、I3>I2が成り立つことが分かる。相変化材料で消費される電力はV2I2からV2I3へと変化するが、I3>I2の関係より、V2I2<V2I3の関係が成り立つことが分かる。つまり、ビット線に一定電圧を印加した場合は、セットパスル印加中にジュール熱が増大する。ジュール熱の増大率I3/I2はR2/R3と等しいため、R2はR3よりも10倍以上大きい値であることより、ジュール熱は10倍以上増大することが分かる。その結果、相変化材料PCRの温度が結晶化温度を超え、液相成長となる可能性が非常に高くなる。液相成長すると前記の理由により高速なセットが不可能となる。つまり、高速なセットを行うためには相変化材料PCRに対して電流パルスを印加することが望ましく、ワード線WLに電圧パルスを印加することが、その1つの手段である。本発明で使用する2段パルスを作ることの出来る回路図は、図11から図15に示した。図15はワード電圧を制御するワード線ドライバWDを示す。ワード線WLに印加する第1電源電圧V1と第2電源電圧V2から、それぞれPMOSトランジスタMP1およびMP2を介してワード線電圧VWLを制御している。このPMOSトランジスタのゲートは、それぞれライトイネーブル信号φ1とφ2に接続されている。また、このPMOSトランジスタとワード線電圧VWLの間より、NMOSトランジスタMNを介してグラウンド電位に引き出されている。このNMOSトランジスタMNのゲートは、ライトイネーブル信号φ0に接続されている。待機時より、ワード線に2段の電圧を印加する時の、ライトイネーブル信号φ1,φ2,φ3の変化を図14に示す。1段目の電圧を印加する時にはライトイネーブル信号φ0とφ1を高電位VDDからグラウンド電位VSSへと変化させる。次に、2段目の電圧を印加する時に、ライトイネーブル信号φ1をグラウンド電位VSSから高電位VDDへと変化させ、またライトイネーブル信号φ2を高電位VDDからグラウンド電位VSSへと変化させる。最後に、2段目の電圧の印加を終了するときにはライトイネーブル信号φ0をグラウンド電位VSSより高電位VDDと変化させ、ライトイネーブル信号φ2をグラウンド電位VSSから高電位VDDに変化させる。実施の形態4図22及び図23は、本発明の実施の形態4に係る相変化メモリセルのプラグ電極近傍の構造を示す断面図であり、図22は、層間絶縁膜ILId上全面に界面層ILを形成した場合、図23は、下部電極プラグPLUG上のみに界面層ILを形成した場合を示す。界面層ILは、層間絶縁膜ILIdおよび下部電極プラグPLUG上、および図23に示す下部電極プラグPLUG上に形成される高抵抗な膜である。界面層IL挿入の目的は、層間膜INSおよび下部電極プラグPLUGと、相変化材料PCR間の接着力の強化または抵抗の挿入により発熱効率を増大させて書き換え電圧の低減することである。界面層ILに用いる材料としては、例えば、Ti膜、Al膜、Ta膜、Si膜、TiN膜、AlN膜、TaN膜、WN膜、TiSi膜、TaSi膜、WSi膜、TiW膜、TiAlN膜、TaSiN膜、TiSiN膜、WSiN膜が挙げられる。また、相変化材料PCR中に含まれるTeはTiやAlと反応しやすいことを利用して、TiとTeの化合物やAlとTeの化合物を導電性界面層として用いてもよい。絶縁性界面層としては、例えば、TiO膜、AlO膜、TaO膜、NbO膜、VO膜、CrO膜、WO膜、ZrO膜、HfO膜、SiO膜が挙げられる。本実施の形態4に係るメモリセルの回路図は、図24a、bのように表される。このため、界面層の抵抗は、界面層に印加されている電圧VILに依存するため、RILVILと表される。相変化材料に印加されている電圧をVPCRとすると、相変化材料PCRの抵抗はRPCRVPCRと表されるため、上部電極UEと下部電極プラグPLUG間に印加される電圧をVTOTALとすると、界面層ILを挿入した場合の相変化材料PCRおよび界面層で発生するジュール熱ETOTALはETOTAL=VTOTAL2/RPCRVPCRRILVILと表される。VTOTALとVPCRとVILの間には、VTOTAL=VPCRVILの関係が成り立つため、VTOTALが決定されれば、VTOTALは、VPCRとVILに、RPCRとRILの比で電圧配分される。RTOTAL=RPCRRILと定義すると、RTOTALはVTOTALの関数であることから、RTOTALVTOTALと表すことが可能である。つまりETOTAL=VTOTAL2/RTOTALVTOTALと表すことが可能である。RPCR、RIL共に非オーミックであるため、その和であるRTOTALも非オーミックである。RTOTALはVTOTALの増加に対して減少する場合、前記実施の形態2に記載したものと同等の議論により、2段パルスはビット線BLに印加するのが適当か、ワード線WLに印加するのが適当か判断可能である。また、前記実施の形態3に記載したワード線WLに2段パルスを印加することによりドレイン電流ばらつきを低減可能であることも同様に正しい。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。"