第一表面および対向する第二表面を有する基板;前記基板の前記第一表面に配置されている垂直容量素子であって、各々が前記基板の前記第一表面にわたって横手方向に広がり、幅に対する高さの比率として1以上の値の比率を有している複数の並行した導電プレートを備える前記垂直容量素子;および、互いに距離Dの間隔を置いて離間されている前記複数の導電プレートに隣接する導電プレート;を備える半導体デバイス。請求項1に記載の半導体デバイスであって:前記半導体デバイスは、集積回路半導体デバイスであることを特徴とする。請求項1に記載の半導体デバイスであって:前記基板は、半導体基板であることを特徴とする。請求項1に記載の半導体デバイスであって:前記複数の導電プレートは、互いの間の位置関係が固定されることを特徴とする。前記互いに隣接する複数の導電プレートの間に配置された非導電性材料をさらに備える、請求項1に記載の半導体デバイス。請求項1に記載の半導体デバイスであって:前記複数の導電プレートは、第1および第2の櫛構造の複数本の指部を形成する。請求項1に記載の半導体デバイスであって:前記指部は、互いに嵌合される。前記互いに嵌合された指部を分離している互いに嵌合された構造のスペースによって定義される曲りくねった経路に沿って伸びている非導電性材料をさらに備える、請求項7に記載の半導体デバイス。請求項7に記載の半導体デバイスであって:前記複数の互いに嵌合された指部は、一連の並行した導電プレートを形成することを特徴とする。前記複数の導電プレートの少なくとも2枚の導電プレートを相互接続している相互接続素子をさらに備える、請求項1に記載の半導体デバイス。前記基板の前記第二表面に配置されている接地面をさらに備える、請求項1に記載の半導体デバイス。互いに対向する第1および第2の表面を有する基板;および、前記基板の前記第一表面に配置されている互いに嵌合された構造の容量素子;を備え、前記互いに嵌合された構造の容量素子は:互いに嵌合された構造の複数の導電プレートであって、その各々が前記基板の前記第一表面にたって横手方向に広がっており、幅に対する高さの比率として1以上の値の比率を有する、複数の導電プレート;および、前記互いに嵌合された構造の複数の導電プレートの少なくとも2つのプレートを相互接続している少なくとも一つの相互接続素子;を備え、前記互いに嵌合された構造の複数の導電プレートは、一連の並行した導電プレートを形成し、並行した導電プレートの互いに隣接する各対は、キャパシタとして機能することを特徴とする、半導体デバイス。半導体デバイスを製造する方法であって:互いに対向する第1および第2の表面を有する半導体基板を提供するステップ;前記半導体基板の上に垂直容量素子を形成するステップであって、前記垂直容量素子は、各々が前記基板の前記第一表面にわたって横手方向に広がり、幅に対する高さの比率として1以上の値の比率を有している複数の並行した導電プレートを備え、前記複数の導電プレートの中の互いに隣接する導電プレート同士は、互いに距離Dの間隔を置いて離間されている、ステップ、を備える方法。本発明は、添付された図面を参照しながら説明され、ここで、類似のまたは等価な構成要素を示すために、同様の参照番号が図面の全体にわたって使用される。添付された図面は、特定の縮尺比率と一致するようには描画されておらず、そして、それらは単に本発明を例示するためだけに設けられている。以下において、例示的説明のための例示的な応用に関して本発明の幾つかの態様を後述する。多数の具体的な詳細、関係および方法が本発明の完全な理解を提供するために後述されることを理解されたい。しかしながら、関連した技術分野における通常の技術を有する当業者は、本明細書中の具体的な詳細内容の一つ以上を開示されずとも、または、他の方法によって本発明を実施することが可能であると直ちに認識するだろう。本発明を不明瞭にすることを回避するたねに、本明細書中の他の例においては、周知の構造または動作は詳細には示されない。本発明の技術的範囲は、図中に示された動作またはイベントの順序関係はによって制限されず、幾つかの動作が異なる順序で、および/または他の動作またはイベントと同時並列的に生起する場合がある。さらにまた、本発明に従う方法を実装するために図示された動作またはイベントの全てが必要とされるわけではない。例示的であるという語は、実例、例または例示としての役割を果たすことを意味するために、本願明細書において使われる。例示的であると本願明細書において言われるいかなる態様または設計は、他の態様またはデザインと比較して、必ずしも好適である又は優位性があると解釈されるべきではない。むしろ、用語例示的であるの使用は、具体的なやり方の概念を提示することを目的とする。本明細書において使用されているとおり、用語またはは、排他的論理和よりはむしろ包含的な論理輪を意味するように意図されている。すなわち、特にそうではないと明記しない限り、または、文脈から自明でない限り、Xは、AまたはBを使用するは、自然で包含的な複数の置換のうちの任意のいずれかを意味することを目的とする。すなわち、もしも、XがAを使用する場合;XがBを使用する場合;または、XがAおよびBの両者を使用する場合、前述の例のいずれもがXは、AまたはBを使用するとの要件を満たす。本発明は、一般に受動素子および、より詳しくは、キャパシタに関する。キャパシタとしては、限定はされないが、固定キャパシタ、すなわち、互いの間の位置関係が固定される静止型導電プレートを有するキャパシタを挙げることができる。本発明のキャパシタは、様々な電子アプリケーションで用いられることができる。この種の電子アプリケーションとしては、限定はされないが、結合分離アプリケーション、フィルター回路アプリケーション、同調回路アプリケーションおよび一般の電荷蓄積アプリケーション等が挙げられる。キャパシタとしては、限定はされないが、半導体基板の上に形成される垂直型キャパシタを挙げることができる。垂直型キャパシタは、一般に、半導性基板の第一表面に渡って横手方向に広がる2枚以上の並行した導電プレートから成る。この種の垂直型キャパシタは、従来の水平型キャパシタの様々な欠点を解決する。例えば本願明細書において記載される垂直型キャパシタは、同じ静電容量を有する従来の水平型キャパシタと比較してダイ上により少ない実装スペースを必要とする。換言すると、本発明の垂直型キャパシタは、従来の水平型キャパシタと比較して、単位領域当たり、より高い静電容量を提供する。本発明の減少した実装スペース必要量は、少なくとも部分的には、その垂直導電プレートが幅に対する高さの比率h/wとして1以上の値の比率を有するという事実に起因し、すなわち、高さhは、導電プレートの幅w以上の値であるということである。図1~図2に関する検討から明らかなとおり、導電プレートの高さhは水平方向のX軸に沿って測定され、導電プレートの幅wは垂直方向のZ軸に沿って測定される。対照的に、従来の水平型キャパシタの水平導電プレートは、典型的には、幅に対する高さの比率h/wとして実質的に1より小さい比率を有する、すなわち、高さhがプレートの幅wより実質的に少ない。さらにまた、本願明細書において記載されている垂直型キャパシタは、マルチ平板キャパシタを形成するために用いることができる導電プレートの数に関して制限されない。対照的に、従来の水平型キャパシタは、多層構造キャパシタを形成するために半導体基板に積み重なることができる金属層の数に限られている。従来の水平型キャパシタの金属層の数に関する制限は、少なくとも部分的には金属層に対するアニーリングの必要性の結果である。例えば、第1の金属層または基礎となる金属層が、基板上に配置されている。その後で、第1の金属層または基礎となる金属層は、アニーリング処理されるすなわち、加熱を受ける。アニーリング処理プロセスを完了すると、即座に、誘電媒質の層は、アニーリング処理された第1の金属層または基礎となる金属層の上に配置される。その後、2枚目の金属層は、誘電媒質の上に配置される。この積層構造に対して更なる金属層を追加するために、2枚目の金属層は、アニーリング処理されなければならない。第2のアニーリング処理プロセスは、基板全体に対する加熱処理を含む。第2のアニーリング処理プロセスすなわち、熱サイクルは、誘電媒質を消去するので、その結果、金属層の間には誘電体を残さない。このように、従来の水平型キャパシタは、積み重なることができる金属層の数に限られている。対照的に、本発明の垂直型キャパシタは、受動素子を形成するために使用することができる金属層の数が制限されていない。従って、本発明の垂直型キャパシタは、従来の水平型キャパシタよりも大きい静電容量の範囲を有する。以下において、図1~図4を使用して本発明を詳述する。特に、本発明は、互いにかみ合わされる構造のまたは互いに嵌合される構造のMEMSキャパシタに関して後述する。本発明は、この点に関しては制限されない。例えば、本発明が、他のタイプのキャパシタ構造で使われることができる。このようなキャパシタ構造の他のタイプには、限定はしないが、2つの対向するプレートを含むだけであるキャパシタ構造が含まれる。ここで図1を参照すると、図1では、本発明を理解することに役立つ半導体デバイス100の斜視図が示されている。半導体デバイス100の平面図は、図2に示される。本発明の実施例によれば、半導体デバイス100は、集積回路ICの半導体デバイスである。このシナリオにおいて、半導体デバイス100は、少なくとも一つの他の半導体デバイス図1~図2には示されないに接続している。しかし、本発明は、この点に関しては制限されない。図1~図2に示すように、半導体デバイス100は、以下を有する:半導体基板102の第一表面118の上に形成され、または配置され、互いにかみ合わされる構造のまたは互いに嵌合される構造のキャパシタ104。半導体デバイス100は、さらに以下を含むこともできる:半導体基板102の第一表面118と対向する第二表面図1~図2に示されないの上に配置されるまたは形成される接地面150。半導体基板102は、一般的には、ICのキャパシタ104および/または他の半導体デバイスを支持するために設けられている。半導体基板102は、特定の用途に適している任意の基板材料から構成されることが可能である。例えば、半導体基板102は、珪素基板を含むことができる。半導体デバイス100は、デポジション技術、フォトリトグラフィ技術、エッチング技術および/またはその他の半導体製造技術を使用して製造することが可能である。受動素子デバイス例えば半導体デバイス100を製造する例示的な方法は、図4に関して以下に詳細に後述される。図1~図2を再度参照すると、互いにかみ合わされる構造のまたは互いに嵌合される構造のキャパシタ104は、長さL、幅Wおよび高さHによって定義されるおよそ矩形の形状を有する。特に、大文字表記のL、WおよびHは互いにかみ合わされる構造のまたは互いに嵌合される構造のキャパシタ104の幾何学的な寸法を定めるために用いられる。小文字表記のl、w、hは、サブコンポーネントの幾何学的な寸法を定めるために用いるすなわち、互いにかみ合わされる構造のまたは互いに嵌合される構造のキャパシタ104の導電プレート120a、120b、...、120n、121a、121b、...、121n。図1に示すように、長さLは、キャパシタ104の側面134の位置からキャパシタ104の対向する側面図1~図2に示されないの位置まで水平方向のY軸に沿って測定される。幅Wがキャパシタ104の側面132の位置からキャパシタ104の対向する側面図1~図2に示されないの位置まで水平方向のX軸に沿って測定される。高さHは、キャパシタ104の底面図1~図2に示されないの位置からキャパシタ104の上面130の位置まで垂直方向のZ軸に沿って測定される。キャパシタ104の上面130は、キャパシタ104の底面図1~図2に示されないから見て対向している。キャパシタ104の底面図1~図2に示されないは、半導体基板102の上面118と隣接している。キャパシタ104の互いにかみ合わされたまたは互いに嵌合される構造は、半導体基板102の上に形成され又は配置されるパターン形成された導電性材料および誘電材料108および110によって形成される。本発明に係る幾つかの実施例において、一つ以上の追加された基板層130は、キャパシタ104と半導体基板102との間に設けられることが可能である。基盤層130としては、以下のものに限定はされないが、二酸化珪素酸化物の層を挙ることができる。図1~図2に示すように、導電材料108は、実質的に誘電媒質110を取り囲む。導電材料108は、金、ニッケル、アルミニウム、銅、クロミウム、チタン、タングステン、プラチナおよび銀を含むことが可能であるが、これらに限定はされない。誘電媒質110は、シリコン材料およびポリマー材を含むことが可能であるが、これらに限定はされない。本発明の実施例によれば、誘電媒質110は、比較的高い誘電率ε例えば、1メートルあたり100ファラドより大きいを有する。キャパシタ104が下位層例えば、基板層102または層130にしっかりと接続される2つの対向する櫛構造124、126から成るように、導電材料108はパターン形成される。櫛構造124は相互接続素子204および複数の導電プレート120a、120b、120c、...、120nを具備し、これらは、半導体基板102の上に形成されるか又は配置される。櫛構造126は相互接続素子206および複数の導電プレート121a、121b、121c、...、121nを含み、これらは、半導体基板102の上に形成されるか又は配置される。より具体的には、櫛構造124および126の各々は以下を有する:導電性の相互接続素子204、206であって、これと垂直の方向に伸びる少なくとも一つの導電プレートを有する相互接続素子204、206。相互接続素子204、206の各々は、そこから伸びているそれぞれの導電リード線106、202を有する。導電プレート120a、120b、120c、...、120n、121a、121b、121c、...、121nの各々は、長さl、幅w図1~図2に示されないおよび高さhによって定義されるおよそ矩形の形状を有する。長さlは、水平方向のY軸に沿って測定される。幅wは、水平方向のX軸に沿って測定される。高さhは、垂直方向のZ軸に沿って測定される。導電プレート120a、120b、120c、...、120n、121a、121b、121c、...、121nの各々は、幅に対する高さの比率h/wとして1以上の値の比率を有する、すなわち、高さhはプレートの幅w以上の値である。本発明の実施例によれば、導電プレート120a、120b、120c、...、120n、121a、121b、121c、...、121nは、長さがl、幅がw図1~図2に示されないおよび高さがhである同じ矩形の形状を有する。しかし、本発明は、この点に関しては制限されない。例えば、本発明の他の実施例では、導電プレートは、異なる長さl、幅w図1~図2に示されないおよび高さhを有することが可能である。導電プレート120a、120b、120c、...、120n、121a、121b、121c、...、121nは、半導体基板102に対しておおよそ垂直に配置される。従って、導電プレートの各々は、半導体基板102の表面118にわたって横手方向に広がる。各導電プレートが実質的に並行であり、かつ、少なくとも一つの隣接する導電プレートに対して実質的に水平に整列配置されるように、導電プレート120a、...、120nは、導電プレート121a、...、121nと互いに嵌合される。図1~図2に示すように、隣接する導電プレートは、誘電媒質110を介して特定の距離Dだけお互いに離間される。本発明の実施例によれば、導電プレートの幅wはそれらの分離距離Dより大きい。しかし依然として、本発明の実施例は、この点に関しては限定されない。導電プレートの寸法は、任意の特定用途に従って選択されることが可能である。誘電媒質110は、導電プレート120a、...、120nを導電プレート121a、...、121nから分離しているスペース内に配置される。換言すると、誘電媒質110は、互いに嵌合された導電プレート120a、...、120nおよび121a、...、121nを分離している互いに嵌合された構造のスペースによって定義される、曲りくねった又は蛇行した経路に沿って伸びる。従って、誘電媒質110は、それぞれの導電プレートをそれらの隣接する導電プレートから電気的に絶縁する。例えば、導電プレート120bは、誘電媒質110の部分122b、122cが介在することにより、導電プレート121a、121bから電気的に絶縁される。同様に、導電プレート120bは、誘電媒質110の部分122b、122cが介在することにより、導電プレート121a、121bから電気的に絶縁される。互いに嵌合された構造の導電プレートは、一連の並行した導電プレートを形成し、導電プレートの互いに隣接する各対そして、それぞれの間に介在する誘電体部分122a、122b、122c、...、122nは、キャパシタとして機能する。例えば、キャパシタは、導電プレート120aおよび121aおよび導電プレート121aおよび120bによって形成される。導電プレートの互いに隣接する各対の静電容量は、上述した数式1によって与えられる。単一のキャパシタ104は、第一端子210を形成するために導電プレート120a、...、120nを相互接続し、第2の端子212を形成するために導電プレート121a、...、121nを相互接続することによって形成される。これらの相互接続は、相互接続素子204、206によって実現される。複数の導電プレート120a、...、120nおよび121a、...、121nが従来の2つのプレートの代わりに利用されるので、互いにかみ合わされる構造のまたは互いに嵌合される構造のキャパシタ104は、同一の実装面積を占める従来の2枚プレート型のキャパシタの静電容量より実質的に大きい静電容量Cを有する。ここで図3を参照すると、キャパシタの高さHに対する静電容量Cをプロットしているシミュレーショングラフ300が図示され、当該静電容量Cは、図1~図2に関して上述した、互いにかみ合わされる構造のまたは互いに嵌合される構造のキャパシタの静電容量である。グラフ300から明白な様に、互いにかみ合わされる構造のまたは互いに嵌合される構造のキャパシタの静電容量Cは、その高さHの増加に伴って増加する。同様に、その高さHが減少するにつれて、互いにかみ合わされる構造のまたは互いに嵌合される構造のキャパシタの静電容量Cは減少する。本発明の実施例は、この点に関しては制限されない。例えば、導電プレートは、特定用途に従って選択される任意の形状およびサイズを有することが可能である。本発明の各種実施形態は、同じ静電容量を有する従来のキャパシタにおいて現在提供可能な電圧定格より高い電圧定格をキャパシタに提供することができる点に留意されたい。本発明に関して上述したような電圧定格が増加するという特徴は、単に、導電プレート120a、...、120nおよび121a、...、121nの隅部250、252を丸め、誘電材料110の隅部260、262を丸めことによって、設けることが可能である。丸められた隅部は、各隅部における隅部半径によって形成されることが可能である。隅部半径がより大きいほど、各隅部の丸めこみの程度は大きくなる。ここで図4を参照すると、本発明を理解することに役立つように、図1~図2に示される受動素子デバイスのような受動素子デバイスを製造する例示的な方法400の流れ図が示されている。図4に示すように、方法400は、ステップ402から開始されて、ステップ404に進む。ステップ404において、半導体基板が設けられる。半導体基板は、対向する第1の面および第2の面を有する。半導体基板は、シリコンを含むことが可能であるが、これに限定はされない。次に、ステップ406の実行に進み、垂直容量素子が半電導体基板の上に形成される。垂直容量素子は、デポジション技法、フォトリトグラフィ技法、エッチング技法および/または他の半導体デバイス製造技法を用いて形成されてもよい。幾つかのシナリオにおいて、2枚以上の並行した導電プレートは、上に列挙した半導体デバイス製造技法の一つ以上を使用して半導体基板の上に形成される。各導電プレートは、半導性基板の第一表面にわたって横手方向に広がるように形成される。各導電プレートはさらに、幅に対する高さの比率h/wとして1以上の値の比率を有するように形成される。隣接する導電プレートは、互いに距離Dの間隔を置いて離間されるように、基板の上に形成される。また、隣接する導電プレートは、半導体基板の表面全体にわたって水平方向に離間されるように形成される。他の特定のシナリオにおいて、導電プレートのうちの2枚以上は、一つ以上の相互接続した櫛構造を形成するように相互接続する。これらのシナリオにおいて、櫛構造は、デポジション技法および/またはエッチング技法を介して同時に形成されることが可能である。垂直容量素子が半導体基板の上に形成されたあと、ステップ410を任意付加的に実行することが可能である。任意付加的なステップ410において、非導電性材料は、隣接する導電プレートを分離しているスペースに配置されている。特に、空気を非導電性材料とすることを選択する場合、ステップ410は実行される必要はないだろう。その後で、ステップ412の実行に進み、方法400がステップ402に戻る、または、他の処理ステップが実行される。特に、本発明の垂直容量素子は、方法400を使用して製造されることが可能である。しかしながら、本発明は、この点に関しては制限されない。例えば、垂直容量素子は、方法400と類似であるか異なる方法を使用して製造されることも可能である。例えば、非導電性材料は、並行した導電プレートの形成の前に、半導体基板の上に形成されることが可能である。出願人は、上述の通り、正確であると信じることが可能な特定の理論的な面を提示し、当該理論的な面は、本発明の実施例に関してなされた観察を説明しているように見える。しかしながら、本発明の実施例は、示される理論的な態様なしで実施されることができる。さらに、提示される理論に出願人が束縛されようとしないという了解の下で、理論的な態様は示される。本発明の各種実施形態が上述したとおりに記載されていた一方、それらが限定的な方法ではなく、例示的な方法で示されたことを理解すべきである。開示された実施例に対する多数の変形実施例は、本発明の技術的範囲または技術思想を逸脱しない範囲内で、本願明細書における開示に従って実施されることが可能である。例えば、本発明の各種実施形態は、本願明細書において記載されているいかなる特定のタイプの半導体基板または導電材料に関しても制限されない。このように、本発明の幅および範囲は、上記した実施例のいずれによっても制限されてはならない。むしろ、本発明の範囲は、以下の請求項およびそれらの均等物に従って定められなければならない。