相対向して配置される一対の第1の配線層及び第2の配線層、並びにこれらの配線層間に配設された第1の絶縁層を有する両面配線基板と、前記両面配線基板の、前記第1の配線層と対向するようにして設けられた第3の配線層と、前記第1の配線層及び前記第3の配線層間に配設された第2の絶縁層と、前記第2の絶縁層内に配設されるとともに、前記第1の配線層に実装されたチップ状の電気素子と、前記両面配線基板の、前記第1の絶縁層上又は前記第1の絶縁層内において、前記第1の配線層と電気的に接続されるとともに、前記電気素子と相対向するようにして配設され、前記電気素子より外方に露出したトリミング領域を有する膜素子と、を具えることを特徴とする、素子内蔵配線基板。前記膜素子の、前記電気素子の反対側に配設された電磁波シールド層を具えることを特徴とする、請求項1に記載の素子内蔵配線基板。前記膜素子の、前記電気素子の反対側に配設された電磁波吸収層を具えることを特徴とする、請求項1に記載の素子内蔵配線基板。相対向して配置される一対の第1の配線層及び第2の配線層、並びにこれらの配線層間に配設された第1の絶縁層を有する両面配線基板を形成する工程と、前記両面配線基板の前記第1の絶縁層上又は前記第1の絶縁層内に、前記第1の配線層に電気的に接続され、トリミング領域が前記電気素子の外方に露出するようにして膜素子を配設する工程と、前記両面配線基板の、前記第1の配線層にチップ状の電気素子を前記膜素子と相対向するようにして実装する工程と、前記膜素子の前記トリミング領域をトリミングして前記膜素子の特性値を調整する工程と、前記電気素子を収容する開口部が形成されてなる絶縁層部材上に第3の配線層が形成されてなる配線基板を形成する工程と、前記両面配線基板と前記配線基板とを、前記電気素子が前記開口部内に収容されるようにして積層する工程と、積層された前記第両面配線基板及び前記配線基板を加熱下加圧することにより、前記絶縁層部材を流動化させ、少なくとも前記電気素子を前記絶縁層部材が流動固化してなる絶縁層中に埋設する工程と、を具えることを特徴とする、素子内蔵配線基板の製造方法。本発明は、チップ状の電気素子及び膜素子を含む素子内蔵配線基板であって、これらの素子の接続距離を短縮化して高周波特性を改善するとともに、小型化及び高集積化された素子内蔵配線基板を提供することを目的とする。また、本発明は、チップ状の電気素子及び膜素子を含む素子内蔵配線基板であって、製造過程において膜素子をトリミングし、膜素子の特性値と設計値とのずれが小さく、高い特性値精度の膜素子を有する素子内蔵配線基板を提供することを目的とする。上記目的を達成すべく、本発明は、相対向して配置される一対の第1の配線層及び第2の配線層、並びにこれらの配線層間に配設された第1の絶縁層を有する両面配線基板と、前記両面配線基板の、前記第1の配線層と対向するようにして設けられた第3の配線層と、前記第1の配線層及び前記第3の配線層間に配設された第2の絶縁層と、前記第2の絶縁層内に配設されるとともに、前記第1の配線層に実装されたチップ状の電気素子と、前記両面配線基板の、前記第1の絶縁層上又は前記第1の絶縁層内において、前記第1の配線層と電気的に接続されるとともに、前記電気素子と相対向するようにして配設され、前記電気素子より外方に露出したトリミング領域を有する膜素子と、を具えることを特徴とする、素子内蔵配線基板に関する。また、本発明は、相対向して配置される一対の第1の配線層及び第2の配線層、並びにこれらの配線層間に配設された第1の絶縁層を有する両面配線基板を形成する工程と、前記両面配線基板の前記第1の絶縁層上又は前記第1の絶縁層内に、前記第1の配線層に電気的に接続され、トリミング領域が前記電気素子の外方に露出するようにして膜素子を配設する工程と、前記両面配線基板の、前記第1の配線層にチップ状の電気素子を前記膜素子と相対向するようにして実装する工程と、前記膜素子の前記トリミング領域をトリミングして前記膜素子の特性値を調整する工程と、前記電気素子を収容する開口部が形成されてなる絶縁層部材上に第3の配線層が形成されてなる配線基板を形成する工程と、前記両面配線基板と前記配線基板とを、前記電気素子が前記開口部内に収容されるようにして積層する工程と、積層された前記第両面配線基板及び前記配線基板を加熱下加圧することにより、前記絶縁層部材を流動化させ、少なくとも前記電気素子を前記絶縁層部材が流動固化してなる絶縁層中に埋設する工程と、を具えることを特徴とする、素子内蔵配線基板の製造方法に関する。本発明によれば、相対向して配置される一対の第1の配線層及び第2の配線層、並びにこれらの配線層間に配設された第1の絶縁層を有する両面配線基板と、第1の配線層と第2の絶縁層を介して配設された第3の配線層を有する配線基板において、第2の絶縁層内にチップ状の電気素子を配設し、第1の絶縁層上及び第1の絶縁層内に膜素子を配設するとともに、上記電気素子及び膜素子を相対向するようにして配設し、それぞれを上記第1の配線層に実装及び電気的に接触するようにしている。したがって、これらの素子の接続距離を短縮化することができるので、上記素子間を接続する延在した電極層が存在することによる寄生インピーダンスを低減することができ、高周波領域でのノイズを低減して、高周波特性の改善を図った素子内蔵配線基板を提供することができる。また、上記素子間の接続距離の短縮化に伴って、小型化及び高集積化された素子内蔵配線基板を提供することができる。また、本発明においては、上記膜素子の一部、すなわちトリミング領域を相対向する電気素子から外方に露出させるようにしている。したがって、上記素子内蔵配線基板の製造過程において、膜素子のトリミング領域をトリミングすることができるので、その特性値を設計値により近いものとすることができる。すなわち、従来においては、膜素子を予め所定の設計値となるようにしてトリミングしてその特性値を合せこんだ後、上述したような配線基板の絶縁層中に配設するようにしていたが、この場合、配線基板の絶縁層中に埋設させるまでの製造過程及び/又はその後の製造過程において、応力や熱等の種々の外的要因によって膜素子の特性値が当初の値よりもずれてしまう場合がある。しかしながら、本発明では、上述のように、素子内蔵配線基板を製造する際の構成要素である両面配線基板の第1の絶縁層上又は第1の絶縁層内に膜素子を配設し、電気素子を実装した後、この膜素子のトリミング領域をトリミングしてその特性値を設計値に合せこむようにしている。したがって、膜素子の特性値は、少なくとも両面配線基板を製造し、電気素子を実装するまでの製造過程の影響を受けることはない。この結果、従来の素子内蔵配線基板及びその製造方法と比較して、製造過程における応力や熱等の種々の外的要因による影響を低減することができるので、膜素子の特性値の当初の値からのずれを低減することができる。結果として、チップ状の電気素子に加えて、膜素子の特性値と設計値とのずれが小さく、高い特性値精度の膜素子を有する素子内蔵配線基板を提供することができる。なお、本発明の一例においては、膜素子の、電気素子の反対側において、電磁波シールド層又は電磁波吸収層を配設することができる。この場合、膜素子が発生する電磁波を効果的に遮蔽することができ、当該電磁波の、対向配置された電気素子に対する悪影響を防止して、電気素子の誤動作などを抑制することができる。以上、本発明によれば、チップ状の電気素子及び膜素子を含む素子内蔵配線基板であって、これらの素子の接続距離を短縮化して高周波特性を改善するとともに、小型化及び高集積化された素子内蔵配線基板を提供することができる。また、本発明によれば、チップ状の電気素子及び膜素子を含む素子内蔵配線基板であって、製造過程において膜素子をトリミングし、膜素子の特性値と設計値とのずれが小さく、高い特性値精度の膜素子を有する素子内蔵配線基板を提供することができる。以下、本発明のその他の特徴及び利点について、発明を実施するための形態に基づいて説明する。第1の実施形態図1は、本実施形態の素子内蔵配線基板の概略構成を示す断面図であり、図2は、図1に示す素子内蔵配線基板の第1の配線層の近傍を拡大して示す図である。なお、図2においては、素子内蔵配線基板に内蔵されたチップ状の電気素子及び膜素子の電気的な接続状態を示すべく、絶縁層や層間接続体等については記載を省略している。図1に示すように、本実施形態の素子内蔵配線基板10は、第1の配線層11及び第2の配線層12を含み、これらの間に第1の絶縁層21が配設された両面配線基板10Aを有している。なお、第1の配線層11及び第2の配線層12は、第1の層間接続体31によって電気的に接続されている。また、第1の配線層11の上方には、第2の絶縁層22を介して第3の配線層13が形成されている。第2の絶縁層22内にはチップ状の電気素子41が配設され、この電気素子41ははんだ41Aを介して第1の配線層11に実装されている。また、第1の絶縁層21内には膜素子としての膜状の抵抗素子42が配設されている。図1及び図2に示すように、抵抗素子42は絶縁膜421及び抵抗体ペーストからなる抵抗体膜422からなり、抵抗体膜422の両端は絶縁膜421より外方に露出して第1の配線層11と電気的に接続されている。なお、第1の配線層11と抵抗体膜422とを電気的に接続する場合は、図示しない例えば銀ペーストからなる導電膜を介して行うことができる。これによって、第1の配線層11と抵抗体膜422とのオーミックコンタクトを十分に取ることができる。また、電気素子41の外方には、第1の配線層11及び第3の配線層13間において、第2の絶縁層22の一部で電気的に絶縁されるようにして、第4の配線層14、第5の配線層15及び第6の配線層16が設けられている。さらに、第3の配線層13の外方上方には、第3の絶縁層23を介して第7の絶縁層17が配設されている。なお、第1の配線層11及び第4の配線層14は第2の層間接続体32によって電気的に接続されており、第4の配線層14及び第5の配線層15は第3の層間接続体33によって電気的に接続されている。第5の配線層15及び第6の配線層16は第4の層間接続体34によって電気的に接続されており、第6の配線層16及び第3の配線層13は第5の層間接続体35によって電気的に接続されている。また、第3の配線層13及び第7の配線層16は第6の層間接続体36によって電気的に接続されている。したがって、本実施形態の素子内蔵配線基板10は、いわゆる多層配線基板を構成する。第1の配線層11から第7の配線層17は、必要に応じて所定のパターニングが施されることによる配線パターンとして構成されてもよいし、ベタのパターンとして構成されていてもよい。また、電気素子41としては、コンデンサや抵抗などの受動部品とすることができるが、これらに限定されるものではない。本実施形態の素子内蔵配線基板10においては、第1の配線層11及び第3の配線層13間に配設された第2の絶縁層22内にチップ状の電気素子41が配設されるとともに、両面配線基板10Aの第1の絶縁層21内に膜素子としての抵抗素子42が配設されている。また、電気素子41及び抵抗素子42を相対向するようにして配設し、それぞれを第1の配線層11に実装及び電気的に接触するようにしている。したがって、これらの素子の接続距離を短縮化することができるので、上記素子間を接続する延在した電極層が存在することによる寄生インピーダンスを低減することができ、高周波領域でのノイズを低減して、高周波特性の改善を図ることができる。また、上記素子間の接続距離の短縮化に伴って、素子内蔵配線基板10を小型化及び高集積化することができる。また、本実施形態においては、抵抗素子42のトリミング領域42Aを相対向する電気素子41から外方に露出させるようにしている。したがって、素子内蔵配線基板10の製造過程において、抵抗素子42のトリミング領域42Aにおいて、例えばL字型の溝42Bを形成することができるので、その特性値を設計値により近いものとすることができる。図3は、本実施形態の素子内蔵配線基板の変形例における概略構成を示す断面図であり、図4は、図3に示す素子内蔵配線基板の第1の配線層の近傍を拡大して示す図である。なお、図4においては、素子内蔵配線基板に内蔵されたチップ状の電気素子及び膜素子の電気的な接続状態を示すべく、絶縁層や層間接続体等については記載を省略している。また、図1及び図2に示す構成要素と類似あるいは同一の構成要素に関しては同じ符号を用いて表している。本変形例の素子内蔵配線基板10においては、第1の配線層11及び第3の配線層13間に配設された第2の絶縁層22内にチップ状の電気素子41が埋設され、上述のように、膜素子としてのインダクタ52は両面配線基板10の第1の絶縁層21上に配設されている。また、電気素子41及びインダクタ52を相対向するようにして配設し、それぞれを第1の配線層11に実装及び電気的に接触するようにしている。また、図3及び図4に示すように、インダクタ52は、トリミング領域52Aを含む一端とトリミング領域52Aと相対する側の一端とが第1の配線層11と電気的に接続されている。すなわち、本変形例の素子内蔵配線基板10においても、第1の配線層11及び第2の配線層12間に配設された第1の絶縁層21内にチップ状の電気素子41及び膜素子としてのインダクタ52を配設するとともに、電気素子41及びインダクタ52を相対向するようにして配設し、それぞれを第1の配線層11に実装及び電気的に接触するようにしている。したがって、これらの素子の接続距離を短縮化することができるので、上記素子間を接続する延在した電極層が存在することによる寄生インピーダンスを低減することができ、高周波領域でのノイズを低減して、高周波特性の改善を図ることができる。また、上記素子間の接続距離の短縮化に伴って、素子内蔵配線基板10を小型化及び高集積化することができる。また、本実施形態においては、インダクタ52のトリミング領域52Aを相対向する電気素子41から外方に露出させるようにしている。したがって、素子内蔵配線基板10の製造過程において、インダクタ52のトリミング領域52Aにおいて、例えば手前に位置するコイルの一部に切れ目52Bを入れることができるので、その特性値を設計値により近いものとすることができる。図5は、本実施形態の素子内蔵配線基板の他の変形例における概略構成を示す断面図であり、図6は、図5に示す素子内蔵配線基板の第1の配線層の近傍を拡大して示す図である。なお、図6においては、素子内蔵配線基板に内蔵されたチップ状の電気素子及び膜素子の電気的な接続状態を示すべく、絶縁層や層間接続体等については記載を省略している。また、図1及び図2に示す構成要素と類似あるいは同一の構成要素に関しては同じ符号を用いて表している。本変形例においては、図1及び図2に示す素子内蔵配線基板10における膜素子としての膜状の抵抗素子42の代わりに、膜状のコンデンサ62が電気素子41と対向するようにして配置されている点で相違する以外は、図1に示す素子内蔵配線基板10と同様の構成を有している。図5及び図6に示すように、コンデンサ62は、絶縁膜621上において、誘電体ペーストからなる誘電体膜623を、例えば銀ペーストからなる金属膜622及び624で挟み込むようにして構成されている。金属膜624は絶縁膜621より外方に露出して第1の配線層11と電気的に接続されている。すなわち、本変形例の素子内蔵配線基板10においても、第1の配線層11及び第3の配線層13間に配設された第1の絶縁層21内にチップ状の電気素子41及び膜素子としてのコンデンサ62を配設するとともに、電気素子41及びコンデンサ62を相対向するようにして配設し、それぞれを第1の配線層11に実装及び電気的に接触するようにしている。したがって、これらの素子の接続距離を短縮化することができるので、上記素子間を接続する延在した電極層が存在することによる寄生インピーダンスを低減することができ、高周波領域でのノイズを低減して、高周波特性の改善を図ることができる。また、上記素子間の接続距離の短縮化に伴って、素子内蔵配線基板10を小型化及び高集積化することができる。また、本実施形態においては、コンデンサ62のトリミング領域62Aを相対向する電気素子41から外方に露出させるようにしている。したがって、素子内蔵配線基板10の製造過程において、コンデンサ62のトリミング領域62Aにおいて、例えばコの字型の溝部62Bを形成することができるので、その特性値を設計値により近いものとすることができる。第2の実施形態図7は、本実施形態の素子内蔵配線基板の概略構成を示す断面図である。なお、本実施形態は、図3及び図4に示す素子内蔵配線基板10と、膜素子であるインダクタ52の、電気素子41の反対側において、絶縁膜71を介してメッシュ状の配線層からなる電磁波シールド層72が形成されている点を除き、同様に構成されている。本実施形態では、膜素子であるインダクタ52上に電磁波シールド層72が形成されているので、電磁波を効果的に遮蔽することができ、当該電磁波の、対向配置された電気素子41に対する悪影響を防止して、電気素子41の誤動作などを抑制することができる。なお、上述した電磁波シールド層72の代わりに電磁波吸収層を設けることもできる。この場合、電磁波吸収層は絶縁性であるので、上述のような絶縁膜71を設ける必要はなく、インダクタ52上に直接形成することができる。電磁波吸収層としては、市販のものを用いることができる。その他の特徴並びに作用効果については、図3及び図4に示す素子内蔵配線基板10と同じであるので、説明を省略する。また、本実施形態では、電磁波シールド層72を図3及び図4に示す素子内蔵配線基板10に対して設けたが、図1及び図2に示す素子内蔵配線基板10あるいは図5及び図6に示す素子内蔵配線基板10に対しても適用することができる。第3の実施形態図8~図17は、本実施形態の製造方法における工程図を示す図である。なお、本実施形態では、一例として図1及び図2に示す膜素子としての抵抗素子42を有する素子内蔵配線基板10の製造方法について説明する。最初に、図8に示すように銅箔11X上に絶縁膜421をスクリーン印刷法、ディスペンス法、インクジェット法などの公知の方法で形成し、次いで、図9に示すように、絶縁膜421を覆うようにして同様の方法で抵抗体ペーストからなる抵抗体膜422を形成し、膜素子としての抵抗素子42を形成する。なお、抵抗体膜422を形成する際に、その両端において、例えば銀ペーストからなる導電膜を介在させ、銅箔11X後の第1の配線層11と抵抗体膜422とのオーミックコンタクトを十分に取るようにすることができる。次いで、図10に示すように、別途銅箔12Xを準備し、図11に示すように、この銅箔12X上にスクリーン印刷などによって銀バンプ31Xを円錐状に形成する。次いで、図12に示すように、銅箔12X上に銀バンプ31Xが貫通するようにしてプリプレグ21Xをラミネートして形成する。次いで、図13に示すように、図12で得た積層体に対して図9に示す抵抗素子42付き銅箔11Xを、抵抗素子42が下向きとなるようにして積層し、その後加熱プレスすることによりプリプレグ21Xを硬化させ、第1の絶縁層21中を第1の層間接続体31が貫通し、抵抗素子42が絶縁層21に内蔵してなる銅箔11X及び12Xからなる両面基板を得る。次いで、図14に示すように、銅箔11X及び16Xに対してパターンエッチングを施し、第1の配線層11及び第6の配線層16とした後、図15に示すように、第1の配線層11上にはんだ41Aを介してチップ状の電気素子41を実装する。この際、抵抗素子42のトリミング領域42Aが、電気素子41の外方に露出するようにして実装する。次いで、図16に示すように、抵抗素子42のトリミング領域42Aに対してレーザ光を照射してトリミングを行い、溝部42Bを形成する。次いで、図17に示すように、第3の配線層13及び第7の配線層17が第3の絶縁層23の両主面に形成されるとともに、第6の層間接続体36で電気的に接続されてなる配線基板の、第3の配線層13上に銀バンプ34Xを形成し、この銀バンプ34Xが貫通するようにして形成したプリプレグ22Xを有する上部配線基板10Bを準備する。また、絶縁層22Zの両面に第4の配線層14及び第6の配線層16が形成されるとともに、絶縁層22Z内に第5の配線層15が形成され、第4の配線層14上に銀バンプ32Xが形成され、この銀バンプ32Xが貫通するようにして形成したプリプレグ22Yを有する中間配線基板10Cを準備する。なお、この中間配線基板10Cには、両面配線基板10Aに実装された電気素子41を収納するための開口部41Oが形成されている。次いで、上述した両面配線基板10Aに対して中間配線基板10C及び上部配線基板10Bを順次積層し、得られた配線基板の積層体に対して上下から加熱下加圧し、上部配線基板10B中のプリプレグ22X及び中間配線基板10C中のプリプレグ22Yを溶融して流動させ、開口部41Oと電気素子41との空隙を埋設させるとともに、上部配線基板10B、中間配線基板10C及び両面配線基板10Aを互いに密着固定させて、目的とする素子内蔵配線基板10を得る。上述のように、本実施形態においては、図16に示す工程において、抵抗素子42のトリミング領域42Aを相対向する電気素子41から外方に露出させるようにしている。したがって、素子内蔵配線基板10の製造過程において、抵抗素子42のトリミング領域をトリミングすることができるので、その特性値を設計値により近いものとすることができる。すなわち、従来においては、抵抗素子42を予め所定の設計値となるようにしてトリミングしてその特性値を合せこんだ後、上述したような下部配線基板の絶縁層22中に配設するようにしていたが、この場合、下部配線基板の絶縁層22中に埋設させるまでの製造過程及び/又はその後の製造過程において、応力や熱等の種々の外的要因によって抵抗素子42の特性値が当初の値よりもずれてしまう場合がある。しかしながら、本実施形態では、上述のように、素子内蔵配線基板10を製造する際の構成要素である両面配線基板10Aに抵抗素子42を形成し、電気素子41を実装した後、この抵抗素子42のトリミング領域42Aをトリミングしてその特性値を設計値に合せこむようにしている。したがって、抵抗素子42の特性値は、少なくとも両面配線基板10Aを製造するまでの製造過程及び電気素子41の実装の影響を受けることはない。この結果、従来の素子内蔵配線基板及びその製造方法と比較して、製造過程における応力や熱等の種々の外的要因による影響を低減することができるので、抵抗素子42の特性値の当初の値からのずれを低減することができる。結果として、チップ状の電気素子41に加えて、抵抗素子42の特性値と設計値とのずれが小さく、高い特性値精度の膜素子を有する素子内蔵配線基板10を提供することができる。以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいて、あらゆる変形や変更が可能である。例えば、上記実施形態では、配線層の数が7個の多層配線基板として素子内蔵配線基板を構成しているが、配線層の数は必要に応じて任意の数とすることができる。また、素子内蔵配線基板は必ずしも多層配線基板の構成で作製する必要はなく、第1の配線層11及び第2の配線層12と、これら配線層間に配設された第1の絶縁層とからなる単層の配線基板とすることもできる。