ハードウェア記述言語により仕様を満足する動作を記述して、動作記述レベルの論理集積回路ネットリストを作成する動作記述手段と、論理シミュレータで、前記動作記述レベルの論理集積回路ネットリストの論理検証を行う論理検証手段と、前記ハードウェア記述言語で記述された動作記述レベルの論理集積回路ネットリストから、論理合成ツールによって論理ゲートレベルの論理集積回路ネットリストを作成する論理合成手段と、前記論理ゲートレベルの論理集積回路ネットリストから、スピントロニクス論理ゲートを含む不揮発性の論理集積回路ネットリストへ変換する変換手段と、を含む論理集積回路のCADシステム。請求項1に記載の論理集積回路のCADシステムにおいて、前記変換手段は、指定される不揮発化対象の論理信号を入出力とする組み合せ回路の一部をスピントロニクス論理ゲートに置き換えることを特徴とする、論理集積回路のCADシステム。ハードウェア記述言語により仕様を満足する動作を記述して、動作記述レベルの論理集積回路ネットリストを作成する動作記述手段と、論理シミュレータで、前記動作記述レベルの論理集積回路ネットリストの論理検証を行う論理検証手段と、前記ハードウェア記述言語で記述された動作記述レベルの論理集積回路ネットリストから、スピントロニクス論理ゲートを含む不揮発性の動作記述レベルの論理集積回路ネットリストへ変換する変換手段と、前記スピントロニクス論理ゲートを含む不揮発性の動作記述レベルの論理集積回路ネットリストから、論理合成ツールによって論理ゲートレベルの論理集積回路ネットリストを作成する論理合成手段と、を含む論理集積回路のCADシステム。請求項3に記載の論理集積回路のCADシステムにおいて、前記変換手段は、指定される不揮発化対象の論理信号を入出力とする組み合せ回路の一部をスピントロニクス論理ゲートに置き換えることを特徴とする、論理集積回路のCADシステム。スピントロニクス素子に割り付けられる論理信号から後段のレジスタの入力までの組み合せ論理回路を抽出する第1のステップと、該抽出した組み合せ論理回路を、この論理真理値と一致するスピントロニクス論理ゲートをライブラリから検索して置き換える第2のステップと、を含むスピントロニクス論理集積回路の設計方法。請求項5に記載のスピントロニクス論理集積回路の設計方法において、上記スピントロニクス論理ゲートの出力がレジスタに入力されている場合に、このレジスタをラッチ回路に置き換えるステップ、を更に含むスピントロニクス論理集積回路の設計方法。請求項5に記載のスピントロニクス論理集積回路の設計方法において、上記スピントロニクス論理ゲートの入力と、その前段の組み合せ回路との間にラッチ回路を挿入するステップ、を更に含むスピントロニクス論理集積回路の設計方法。請求項5に記載のスピントロニクス論理集積回路の設計方法において、上記組み合せ論理回路の真理値と一致するスピントロニクス論理ゲートが見つからない場合において、上記組み合せ論理回路の最終段の論理ゲートを除いた組み合せ論理回路に置き換え対象を変更し、この論理真理値と一致するスピントロニクス論理ゲートをライブラリから検索して置き換える第3のステップ、を更に含むスピントロニクス論理集積回路の設計方法。請求項8に記載のスピントロニクス論理集積回路の設計方法において、置き換え対象の組み合せ論理回路の論理真理値と一致するスピントロニクス論理ゲートが見つかるまで、前記第1乃至第3のステップを繰り返す、スピントロニクス論理集積回路の設計方法。請求項8に記載のスピントロニクス論理集積回路の設計方法において、前記第2および第3のステップの各々は、上記レジスタがクロック信号の立ち上がりで入力データを取り込む場合に、前記クロック信号の立ち下がりで論理演算を実行するスピントロニクス論理ゲートを選択する、スピントロニクス論理集積回路の設計方法。請求項8に記載のスピントロニクス論理集積回路の設計方法において、前記第2および第3のステップの各々は、上記レジスタがクロック信号の立ち下がりで入力データを取り込む場合に、前記クロック信号の立ち上がりで論理演算を実行するスピントロニクス論理ゲートを選択する、スピントロニクス論理集積回路の設計方法。スピントロニクス論理集積回路の設計を、コンピュータで実行させるためのプログラムであってスピントロニクス素子に割り付けられる論理信号から後段のレジスタの入力までの組み合せ論理回路を抽出する第1の処理と、該抽出した組み合せ論理回路を、この論理真理値と一致するスピントロニクス論理ゲートをライブラリから検索して置き換える第2の処理と、を前記コンピュータに実行させるプログラム。請求項12に記載のプログラムにおいて、上記スピントロニクス論理ゲートの出力がレジスタに入力されている場合に、このレジスタをラッチ回路に置き換える処理、を更に前記コンピュータに実行させるプログラム。請求項12に記載のプログラムにおいて、上記スピントロニクス論理ゲートの入力と、その前段の組み合せ回路との間にラッチ回路を挿入する処理、を更に前記コンピュータに実行させるプログラム。請求項12に記載のプログラムにおいて、上記組み合せ論理回路の真理値と一致するスピントロニクス論理ゲートが見つからない場合において、上記組み合せ論理回路の最終段の論理ゲートを除いた組み合せ論理回路に置き換え対象を変更し、この論理真理値と一致するスピントロニクス論理ゲートをライブラリから検索して置き換える第3の処理、を更に前記コンピュータに実行させるプログラム。請求項15に記載のプログラムにおいて、置き換え対象の組み合せ論理回路の論理真理値と一致するスピントロニクス論理ゲートが見つかるまで、前記第1乃至第3の処理を繰り返す、プログラム。請求項15に記載のプログラムにおいて、前記第2および第3の処理の各々は、上記レジスタがクロック信号の立ち上がりで入力データを取り込む場合に、前記クロック信号の立ち下がりで論理演算を実行するスピントロニクス論理ゲートを選択する、プログラム。請求項15に記載のプログラムにおいて、前記第2および第3の処理の各々は、上記レジスタがクロック信号の立ち下がりで入力データを取り込む場合に、前記クロック信号の立ち上がりで論理演算を実行するスピントロニクス論理ゲートを選択する、プログラム。大規模な論理演算回路を設計するには、計算機援用設計CADツールによる自動設計化は短ターンアラウンド時間TATの観点から必須である。図3に、一般的な相補金属酸化膜半導体CMOS論理回路設計における設計フローを示す。図示の設計フロープログラムは、図示しない中央処理装置CPUによって処理される。先ず、CPUは、ハードウェア記述言語HDLにより仕様を満足する動作を記述して、動作記述レベルRTL:RegisterTransferLevelの論理集積回路実回路情報ネットリストを作成するステップS101。ここで、ハードウェア記述言語HDLとは、文書化、設計そして超LSI回路などのディジタルシステムの製造を容易にするためのコンピュータ言語のことを指す。また、RTLでは、回路中のフリップフロップやメモリなどの記憶素子がまず定義され、現在の記憶素子の状態がクロックに対応してどのような次状態に変化するかが定義される。ネットリストとは、回路を構成する素子同士の接続関係や素子の電気的な特性値を記述したテキストファイルのことを指す。引き続いて、CPUは、論理シミュレータで、動作記述レベルRTLの論理集積回路ネットリストの機能検証論理検証を行うステップS102。次に、CPUは、HDLで記述された動作記述レベルの論理集積回路ネットリストから、論理合成ツールによって、論理ゲートレベルの論理集積回路ネットリストを自動作成するステップS103。図4に示すように、合成された論理回路20は、クロック信号CLKの1サイクルだけデータを保持する遅延フリップフロップDFF21と、多数の要素回路が複雑に結線される組み合せ回路22とから構成される。図3に戻って、CPUは、論理ゲートレベルの論理集積回路ネットリストからプリミティブセルを自動配置しステップS104、セル間を自動配線するツールによりマスクデータを得、トランジスタや配線のRC遅延を考慮したタイミング解析を行うステップS105。大規模なスピントロニクス論理集積回路を設計する際、CMOS論理回路とスピントロニクス論理回路との動作原理の違いから、上記設計フローをそのまま適用することが出来ないという問題がある。詳述すると、CMOS論理回路の場合、トランジスタのオン/オフ比が6桁以上と大きいので、トランジスタはスィッチ素子として働く。よって、組み合せ回路22では入力信号の変化とほぼ同時に出力信号も変化する。これに対して、スピントロニクス論理回路10の場合、MTJ素子RXおよびR/Xの信号量RXとR/Xの比が数倍程度であるため、その抵抗差を検出する手続きや制約が必要となる。図1の例で具体的に述べると、クロック信号CLKがハイレベルの時に、各々のMTJ素子RXおよびR/Xに流れる電流の差がパストランジスタ論理部11の第1および第2の内部出力端子yおよび/yに相補電圧として出力される。この時、図5bに示すように、第1および第2の入力信号A、Bは変化することは許されず、クロック信号CLKがハイレベルに遷移する前に確定される必要がある。また、クロック信号CLKがローレベルのハイプリチャージ期間、出力信号はハイレベルになるので、スピントロニクス論理回路10の出力端子Yに演算結果が出力されるのは、クロック信号CLKの半周期のみになる。これに対し、DFF21においては、入力信号Dはクロックの立上がり前後で確定していれば良く通常、立上がりエッジ前に必要な確定時間はセットアップ時間で規定され、エッジ後に必要な確定時間はホールド時間で規定される、出力信号Qはクロックサイクル期間で保持し続ける図5a参照。既存設計ツールは、このスピントロニクス論理回路10の特殊性に対応していないため、CMOSライブラリにスピントロニクス論理ゲートを追加するだけでは、既存設計フローに沿った設計をすることができない。特に、HDLで記述された動作記述レベルの論理集積回路ネットリストから、論理ゲートレベルで構成される論理集積回路ネットリストまでのフロントエンドまでの設計が困難である。スピントロニクス論理回路10に特有の設計体系を確立する必要があるが、設計ツールの開発コストや過去の設計資産の流用や互換性を考慮すると、CMOS論理回路設計における設計フローの最小限の変更のみで、スピントロニクス論理回路設計における設計体系を確立できることが望ましい。本発明の目的は、CMOS論理回路設計における設計フローの最小限の変更のみで、スピントロニクス論理回路設計における設計体型を確立することができる、論理集積回路のCADシステムを提供することにある。本発明は、上記課題を解決するため、論理集積回路のCADシステムであって、ハードウェア記述言語で記述された動作記述レベルあるいは論理ゲートレベルの論理集積回路ネットリストから、スピントロニクス論理ゲートを含む不揮発性の論理集積回路ネットリストへ変換する変換手段を有することを特徴とする。また、上記CADシステムにおいて、変換手段は、指定される不揮発化対象の論理信号を入出力とする組み合わせ回路の一部をスピントロニクス論理ゲートに置き換えることを特徴とする。また、論理集積回路の設計手法であって、スピントロニクス素子に割り付けられる論理信号から後段のレジスタ一般的にはDFFの入力までの組み合せ論理回路を抽出する第1のステップと、この抽出した組み合せ回路を、この論理真理値と一致するスピントロニクス論理ゲートをライブラリから検索して置き換える第2のステップとを含むことを特徴とする。また、上記設計方法において、スピントロニクス論理ゲートの出力がレジスタに入力されている場合に、このレジスタをラッチ回路に置き換えるステップを更に含むことを特徴とする。また、上記設計方法において、スピントロニクス論理ゲートの入力と、その前段の組み合せ回路との間にラッチ回路を挿入するステップを更に含むことを特徴とする。また、上記設計方法において、置き換え対象の組み合せ論理回路の真理値と一致するスピントロニクス論理ゲートが見つからない場合において、上記組み合せ論理回路の最終段の論理ゲートを除いた組み合せ論理回路に置き換え対象を変更し、この論理真理値と一致するスピントロニクス論理ゲートをライブラリから検索して置き換える第3のステップを更に含むことを特徴とする。また、上記設計方法において、置き換え対象の組み合わせ論理回路の論理真理値と一致するスピントロニクス論理ゲートが見つかるまで、上記第1乃至第3のステップを繰り返すことを特徴とする。また、上記設計方法において、上記第1および第2のステップの各々は、上記レジスタがクロック信号の立ち上がり立ち下がりで入力データを取り込む場合に、クロック信号の立ち下がり立ち上がりで論理演算を実行するスピントロニクス論理ゲートを選択することを特徴とする。本発明によれば、CMOS論理回路の既存設計フローにほぼ沿った形でスピントロニクス論理集積回路の設計が可能となる。これは、CMOS論理回路を前提に書かれた設計資産動作記述ネットリストを流用することも簡単になり、スピントロニクス論理集積回路のゲートレベル化も可能になる。以下、本発明の実施の形態を図面に基づいて説明する。最初に、本発明の第1の実施形態について説明する。図6aは、図1に図示したスピントロニクス論理回路スピントロニクス論理ゲート10の入力端子に第1および第2のロースルーラッチ16および17を挿入し、出力端子にハイスルーラッチ18を付加した回路である。図6bは、図6aに示した回路の等価回路である。また、図7は図6aの回路における動作タイミングチャートを示している。スピントロニクス論理回路10の入力端子に挿入された第1および第2のロースルーラッチ16および17は、クロック信号CLKがローレベルの時に第1および第2の入力信号A、Bを通過させ、ハイレベルの間は保持する。スピントロニクス論理回路10のパストランジスタ論理部11は、クロック信号CLKがハイレベルの期間に、スピントロニクス素子MTJ素子RXおよびR/Xの論理値Xおよび/Xと入力信号a、bとを論理演算して、演算結果yを出力する。この時、パストランジスタ論理部11への入力信号a、bは変化しないので、その演算結果yは安定する。スピントロニクス論理回路10の後段のハイスルーラッチ18は、クロック信号CLKがハイレベルの時に演算結果yを通過させ、ローレベルの時は保持する。従って、ハイスルーラッチ18の出力端子Qに出力される演算結果を、クロックサイクル中、ハイスルーラッチ18は保持し続ける。これは、図5aに図示したDFFの動作タイミングと同じである。従って、図6aの回路は、論理演算機能付のDFFと等価である。図8に、スピントロニクス論理集積回路のフロントエンド設計フローの一例を示す。このフロントエンド設計フロープログラムは、コンピュータから成るCADシステムで実行される。図示はしないが、CADシステムコンピュータは、データを入力する入力装置と、図8に示されたプログラムフロントエンド設計フローを記憶するリードオンリメモリROMと、データを一時的に記憶するワークエリアとして使用されるランダムアクセスメモリRAMと、ROMに記憶されたプログラムに従って、RAMに記憶されているデータを処理する中央処理装置CPUと、CPUでの処理結果を出力する出力装置と、種々のライブラリを格納する補助記憶装置とを備えている。CPUは、ハードウェア記述言語HDLによって動作記述レベルRTL:RegisterTransferLevelの論理集積回路ネットリストから、CMOSライブラリを使った論理合成ツールによって論理ゲートレベルGLの論理集積回路ネットリストを得るステップS201~S203。これらステップS201~S203は、図3に示されたステップS101~S103とそれぞれ同じである。すなわち、CPUは、HDLにより仕様を満足する動作を記述して、RTLの論理集積回路ネットリストを作成するステップS201。引き続いて、CPUは、論理シミュレータで、RTLの論理集積回路ネットリストの論理検証を行うステップS202。そして、CPUはHDLで記述されたRTLの論理集積回路ネットリストから、論理合成ツールによって論理ゲートレベルの論理集積回路ネットリストを作成するステップS203。次に、CPUは、論理ゲートレベルの論理集積回路ネットリストにおいて、スピントロニクス論理ゲート10に置き換えられる論理部分を探索し、その論理が一致するスピントロニクス論理ゲート10に置き換えるS204。換言すれば、CPUは、論理ゲートレベルの論理集積回路ネットリストから、スピントロニクス論理ゲート10を含む不揮発性の論理集積回路ネットリストへ変換する。また、図9による設計フローも考えられる。ここでは、CPUは、RTLの論理集積回路ネットリストの段階で、スピントロニクス論理ゲート10が利用できる部分を探し、その部分のみをゲートレベル化するステップS204A。すなわち、CPUは、HDLで記述されたRTLの論理集積回路ネットリストから、スピントロニクス論理ゲート10を含む不揮発性のRTLの論理集積回路ネットリストへ変換する。次に、CPUは、CMOSライブラリを使って論理合成を行って全てゲートレベル化をするステップS203A。換言すれば、CPUは、スピントロニクス論理ゲート10を含む不揮発性のRTLの論理集積回路ネットリストから、論理合成ツールによって論理ゲートレベルの論理集積回路ネットリストを作成する。以下、図10を参照して、本発明の第1の実施形態によるCMOSゲートからスピントロニクスゲートに置き換える方法について詳述する。この方法の基本的な考え方は、図8、及び図9の設計フローのどちらにも適用可能であるが、説明の便宜上、図8の設計フローCMOSライブラリを使って論理合成した後にスピントロニクスゲートに置き換えるを想定して説明を行う。図10aは、CMOSライブラリを使って論理合成して得られた回路構成の概念図である。ここで、信号X0はスピントロニクス素子に割り付けられた信号を示している。この時、以下の手順でスピントロニクス論理ゲート10に置き換えを行う。1スピントロニクス素子の信号を入力とし、DFFの入力端子へ出力される組み合せ回路CL2を見つける。2組み合せ回路CL2の論理と一致するスピントロニクス論理ゲートをライブラリから選択し、組み合せ回路CL2を置き換える。3組み合せ回路CL2の入力信号と、置き換えたスピントロニクス論理ゲートの入力との間に、ロースルーラッチ16、17を挿入する。4置き換えたスピントロニクス論理ゲートの出力端子と接続されるDFFをハイスルーラッチ18に置き換える。上記1~4の手順で回路構成を変更したのが図10bとなり、スピントロニクスゲートに置換する前の回路図10aと等価である。図11に、本第1の実施形態による設計方法を加減算器に適用した例を示す。ここで、入力信号Aはスピントロニクス素子の信号を表し、SUB信号が0の場合は和SUM=ABを演算し、1の場合は差SUM=A-Bを演算する。この加減算器では、クロックサイクル毎に最小ビットLSBから1ビットずつ加減演算を行い、例えば入力信号AおよびBが4ビットの時は5サイクル後に演算結果が出力される。図11aは、RTL記述からCMOSライブラリを使った論理合成を実行した結果である。次に、先述の手順に従ってスピントロニクスゲートに置き換えていく。手順1によると、スピントロニクス素子の信号Aを入力とし、信号SUMを出力するDFFとの間にSUM論理、信号CARRYを出力するDFFとの間にCARRY論理がある。手順2でSUM論理部分を図2aのパストランジスタ回路をもつスピントロニクスゲートに置き換え、さらにCARRY論理部分を図2bのパストランジスタ論理部11をもつスピントロニクスゲートに置き換える。手順3で各々のスピントロニクスゲートの入力信号にロースルーラッチ16、17を挿入する。手順4で上記2つのDFFをハイスルーラッチ18に置き換える。以上の置換を行った結果を図11bに示す。これは、元のCMOS論理回路図11aと回路的に等価である。本第1の実施形態の変形として、図6に図示した回路、即ち、スピントロニクス論理回路10の入力にロースルーラッチ16、17を置き、出力にハイスルーラッチ18を置いた回路を一つのプリミティブセルとしてライブラリに登録し、以下の手順で置き換えても良い。1スピントロニクス素子の信号を入力とし、DFFの入力端子へ出力される組み合せ回路CL2を見つける。2’組み合せ回路CL2の論理と一致するラッチ付スピントロニクス論理ゲート10をライブラリから選択し、組み合せ回路CL2と後段のDFFとを置き換える。上記1と2’の手順で図10aの回路をスピントロニクス論理回路10に置き換えると、図10bとなり同じ結果が得られる。次に、本発明の第2の実施形態について説明する。先述の第1の実施形態によるCMOS論理回路からスピントロニクス論理回路への置き換え方法では、以下の二つの問題点が存在する。一つは、スピントロニクスゲートに置き換えられるのは、スピントロニクス素子に割り付けられた論理信号からDFFの入力までの組み合せ回路CL2のみということである。組み合せ回路CL2の真理値に一致するスピントロニクスゲートがライブラリに無いと、その組み合せ回路は置き換えることができない。もう一つの問題点は、スピントロニクスゲートに置き換える際に、入力信号の各々にロースルーラッチ回路を挿入しなければならないことである。これは、回路面積や遅延の増加、消費電力の増加というデメリットが生じる。第2の実施形態ではこれらの問題点を克服する手法であり、以下に詳述する。図12は、クロック信号CLKがローレベルの時に論理演算をし、ハイレベルの時にプリチャージを行うスピントロニクス論理回路10Aと、その後段にDFF12Aが付加された回路を示している。図13に、この回路の動作タイミングチャートを示す。図12に示す回路は、スピントロニクス論理回路10Aの第1乃至第3のトランジスタM1~M3のゲートにクロック信号CLKの反転クロック信号/CLKが供給されている点が、図1と異なる図1のバッファ12は省略している。図13に示すように、第1および第2の入力信号A、Bとスピントロニクス素子の論理値Xとはクロック信号CLKがローレベルの時に演算される評価期間ので、第1および第2の入力信号A、Bは、クロック信号CLKの立ち下がり時点で確定していなければならないクロック信号CLKのローレベル時は変化してはいけない。すなわち、クロック信号CLKの立ち下がり前に確定された第1および第2の入力信号A、Bと論理値Xによるデータd1は、クロック信号CLKがローレベルの期間にスピントロニクス論理回路10Aのパストランジスタ論理部11によって演算され、内部出力端子yに演算結果Y1が出力される。そして後段のDFF12Aの立ち上がりのタイミングで演算結果Y1がDFF12Aに取り込まれ、次の立ち上がりのタイミングまでDFF12Aはその値を保持し続ける。本回路は第1の実施形態の図6の回路に比べて、クロック信号CLKの立ち上がりに対するセットアップ時間がクロックの半周期分だけ必要となる欠点があるが、上記問題を解決できる。図14は、本発明の第2の実施形態によるCMOS論理回路からスピントロニクス論理回路10Aへの置き換え方法を示している。図14aは、CMOSライブラリを使って論理合成して得られた回路構成の概念図を示している。ここで、信号X0はスピントロニクス素子に割り付けられた信号を示しており、組み合せ回路CL1は信号X0によって演算結果が変わらない部分、組み合せ回路CL2および組み合せ回路CL3は信号X0によって演算結果が変わる部分を示している。この時、以下の手順でスピントロニクス論理ゲートに置き換えを行う。1スピントロニクス素子の信号を入力とし、DFFの入力端子へ出力され組み合せ回路CL2を見つける。2組み合せ回路CL2の論理と一致するスピントロニクス論理ゲート10Aをライブラリから選択し、組み合せ回路CL2を置き換える。3手順2で組み合せ回路CL2に一致するスピントロニクス論理ゲートがなければ、DFF入力側のCMOS論理ゲートを組み合せ回路CL3とし、組み合せ回路CL3を含まない組み合せ回路を新たにCL2’とする。4手順2にならって、組み合せ回路CL2’をスピントロニクス論理ゲート10Aに置き換える。もし、組み合せ回路CL2’に一致するスピントロニクス論理ゲートがなければ、さらに手順3を行い、本手順を繰り返す。上記1~4の手順で回路構成を変更したのが図14bとなり、スピントロニクスゲートに置換する前の回路図14aと論理的に等価である。しかしながら、スピントロニクス論理ゲート10Aに置き換え後の回路が正常に動作するためには、以下の条件AとBがともに成立する時である。A組み合せ回路CL1の遅延時間tCL1が、クロック信号CLKがハイレベルの時間TCLKHからDFFの遅延時間tDFF_DELAYとスピントロニクス論理ゲート10Aのセットアップ時間tSP_SETUPを差し引いた時間よりも短いこと。B組み合せ回路CL3の遅延時間tCL3が、クロック信号CLKがローレベルの時間TCLKLからスピントロニクス論理ゲート10Aの遅延時間tSP_DELAYとDFFのセットアップ時間tDFF_SETUPを差し引いた時間よりも短いこと。図15に、上記本第2の実施形態を図11aの加減算器に適用した例を示す。これは、入力信号のセットアップ時間がクロックの半周期分増加しているのを除けば元のCMOS論理回路と等価であり、第1の実施形態の方法で得られた図11bのスピントロニクス論理回路10とも等価である。以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。