"直列に接続される第1及び第2の自己消弧素子11,12と、前記第1及び第2の自己消弧素子の第1の電極にカソードが接続され、第2の電極にアノードが接続される第1及び第2のダイオードD1,D2と、第3のダイオードD3と、前記第1及び第2の自己消弧素子並びに前記第1~第3のダイオードを収納するケース1とを備え、前記第3のダイオードは、前記ケース内において、前記第1及び第2の自己消弧素子並びに前記第1及び第2のダイオードすべてと絶縁されていることを特徴とする、半導体装置。請求項1に記載の半導体装置であって、前記第1の自己消弧素子の第1の電極に電気的に接続され、前記ケース外部の第1の箇所に外部配線接続可能に配置される第1の電極用端子21と、前記第2の自己消弧素子の第2の電極に電気的に接続され、前記ケース外部の第2の箇所に外部配線接続可能に配置される第2の電極用端子22と、前記第1の自己消弧素子の第2の電極及び前記第2の自己消弧素子の第1の電極に電気的に接続され、前記ケース外部の第3の箇所に外部配線接続可能に配置される共通電極用端子24と、前記第3のダイオードのアノードに電気的に接続され、前記ケース外部の第4の箇所に外部配線接続可能に配置されるアノード用端子23と、前記第3のダイオードのカソードに電気的に接続され、前記ケース外部の第5の箇所に外部配線接続可能に配置されるカソード用端子25とをさらに備える、半導体装置。請求項2に記載の半導体装置であって、前記ケースは平面視して4辺からなる矩形状のケースを含み、前記第1及び第2の箇所は、平面視して前記ケースの所定の辺である第1の辺の近傍の領域部分を含み、前記第3~第5の箇所は、平面視して前記第1の辺と異なる第2の辺の近傍の領域部分を含む、半導体装置。請求項3に記載の半導体装置であって、前記第1及び第2の辺は互いに対向する辺を含む、半導体装置。請求項4記載の半導体装置であって、前記第1の電極用端子と前記アノード用端子との間に第1の電源用コンデンサC11が接続可能であり、前記第2の電極用端子と前記カソード用端子との間に第2の電源用コンデンサC12が接続可能であり、前記第1の箇所及び前記第4の箇所は前記第1の辺及び第2の辺に隣接する第3の辺から比較的近い場所を含み、前記第2の箇所及び前記第5の箇所は前記第3の辺に対向する第4の辺に比較的近い場所を含む、半導体装置。請求項3に記載の半導体装置であって、前記第1及び第2の辺は互いに隣接する辺を含む、半導体装置。請求項1ないし請求項6のうち、いずれか1項に記載の半導体装置であって、前記第1及び第2の自己消弧素子は第1及び第2の絶縁ゲート型トランジスタIGBTを含み、前記第1の電極はコレクタ電極を含み、前記第2の電極はエミッタ電極を含む、半導体装置。請求項1ないし請求項6のうち、いずれか1項に記載の半導体装置であって、前記第1及び第2の自己消弧素子は電界効果トランジスタFETを含み、前記第1の電極はドレイン電極を含み、前記第2の電極はソース電極を含む、半導体装置。上述したように、NPC方式3レベルインバータの1相分を上アーム用半導体装置と下アーム用半導体装置とで構成する場合に、2種類の半導体装置が必要で、組立時に半導体装置を間違えて取り付けてしまう可能性ある問題点があった。また、上述した取り付け間違い防止対策として、種類毎に半導体装置の表面色を変える等の対策を行う場合、半導体装置の製造プロセスに上記対策のため特殊な工程が余分に必要となるという問題点があった。本発明では、上記のような問題点を解決し、例えば、NPC方式3レベルインバータの1相分を上アーム用半導体装置と下アーム用半導体装置で構成する場合等、半導体装置の回路構成素子は同じであるが接続関係が一部異なる場合において、一の装置で複数種の回路が選択的に実現可能な汎用性に富んだ半導体装置を得ることを目的とする。この発明に係る半導体装置は、直列に接続される第1及び第2の自己消弧素子と、前記第1及び第2の自己消弧素子の第1の電極にカソードが接続され、第2の電極にアノードが接続される第1及び第2のダイオードと、第3のダイオードと、前記第1及び第2の自己消弧素子並びに前記第1~第3のダイオードを収納するケースとを備え、前記第3のダイオードは、前記ケース内において、前記第1及び第2の自己消弧素子並びに前記第1及び第2のダイオードすべてと絶縁されている。請求項1記載の本願発明における第3のダイオードは第1及び第2の自己消弧素子並びに前記第1及び第2のダイオードすべて以下、2組の自己消弧素子群と略記と絶縁されているため、ケース内収納状態では2組の自己消弧素子群とは何ら電気的接続関係を有さない。したがって、第3のダイオードと2組の自己消弧素子群との電気的接続関係をケース外部の外部配線を用いて行い、2組の自己消弧素子群との間に複数種の電気的に接続関係を持たせることにより、2組の自己消弧素子群と第3のダイオードとの組合せ回路として複数種の回路を実現することができ、その結果、汎用性に富んだ半導体装置を得ることができる効果を奏する。この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。<前提技術>図4は従来のNPC方式3レベルインバータの1相分の回路構成を示す回路図である。同図に示すように、1相分インバータは、上アーム用半導体装置81Hと下アーム用半導体装置81Lから構成される。図5は上アーム用半導体装置81H及び下アーム用半導体装置81Lそれぞれの回路構成を示す回路図である。同図に示すように、上アーム用半導体装置81Hは、IGBT41,42,ダイオードD41,D42,D46から構成される。IGBT41のコレクタはコレクタ端子C1に接続され、エミッタはエミッタ端子E1に接続され、ゲートはゲート端子G1に接続される。そして、ダイオードD41のアノードがIGBT41のエミッタに接続され、カソードがIGBT41のコレクタに接続される。すなわち、ダイオードD41はIGBT41に対して逆並列に接続される。IGBT42のコレクタはコレクタ端子C2に接続され、エミッタはエミッタ端子E2に接続され、ゲートはゲート端子G2に接続される。そして、ダイオードD42のアノードがIGBT42のエミッタに接続され、カソードがIGBT42のコレクタに接続される。すなわち、ダイオードD42はIGBT42に対して逆並列に接続される。さらに、IGBT41側のエミッタ端子C1とIGBT42側のコレクタ端子C2とが接続されることにより、IGBT41及びIGBT42が直列接続される。そして、ダイオードD46のアノードがアノード端子A1に接続され、カソードがコレクタ端子C2及びエミッタ端子E1に接続される。一方、図5に示すように、下アーム用半導体装置81Lは、IGBT43,44,ダイオードD43,D44,D45から構成される。IGBT43のコレクタはコレクタ端子C3に接続され、エミッタはエミッタ端子E3に接続され、ゲートはゲート端子G3に接続される。そして、ダイオードD43のアノードがIGBT43のエミッタに接続され、カソードがIGBT43のコレクタに接続される。すなわち、ダイオードD43はIGBT43に対して逆並列に接続される。IGBT44のコレクタはコレクタ端子C4に接続され、エミッタはエミッタ端子E2に接続され、ゲートはゲート端子G2に接続される。そして、ダイオードD44のアノードがIGBT44のエミッタに接続され、カソードがIGBT44のコレクタに接続される。すなわち、ダイオードD44はIGBT44に対して逆並列に接続される。さらに、IGBT43側のエミッタ端子C3とIGBT44側のコレクタ端子C4とが接続されることにより、IGBT43及びIGBT44が直列接続される。そして、ダイオードD45のカソードがカソード端子K1に接続され、アノードがコレクタ端子C4及びエミッタ端子E3に接続される。図5で示した上アーム用半導体装置81H及び下アーム用半導体装置81Lを組み合わせることによって、図4に示す様に1相分のインバータを構成することができる。すなわち、上アーム用半導体装置81Hのアノード端子A1との間を外部配線等を用いて以下のように電気的に接続する。上アーム用半導体装置81Hのエミッタ端子E2と下アーム用半導体装置81Lのコレクタ端子C3とを電気的に接続し図中、コレクタエミッタ端子C3E2として示している、上アーム用半導体装置81Hのアノード端子A1と下アーム用半導体装置81Lのカソード端子K3とを電気的に接続する図中、アノードカソード端子A1K3として示している。図6は3相U相、V相、W相3レベル3つの電圧レベルインバータの回路構成を示す回路図である。同図に示す様に、U相用インバータは上アーム用半導体装置81HU及び下アーム用半導体装置81LUから構成され、図4で示した上アーム用半導体装置81H及び下アーム用半導体装置81Lと同様な構成及び接続構成を呈している。上アーム用半導体装置81HU及び下アーム用半導体装置81LUにおいて、IGBT41~44のゲート端子及びエミッタ端子としてG1U~G4U及びE1U~E4Uが示されている。また、ダイオードD45のカソードとダイオードD46のカソードとの接続端子としてアノードカソード端子AKが示されている。V相用インバータは上アーム用半導体装置81HV及び下アーム用半導体装置81LVから構成され、図4で示した上アーム用半導体装置81H及び下アーム用半導体装置81Lと同様な構成及び接続構成を呈している。ただし、図4のIGBT41~44に対応するのはIGBT51~54であり、図4のダイオードD41~D46に対応するのはダイオードD51~D56である点が異なる。そして、上アーム用半導体装置81HV及び下アーム用半導体装置81LVにおいて、IGBT51~54のゲート端子及びエミッタ端子としてG1V~G4V及びE1V~E4Vが示されている。また、ダイオードD55のカソードとダイオードD56のカソードとの接続端子として上述したアノードカソード端子AKが示されている。W相用インバータは上アーム用半導体装置81HW及び下アーム用半導体装置81LWから構成され、図4で示した上アーム用半導体装置81H及び下アーム用半導体装置81Lと同様な構成及び接続構成を呈している。ただし、図4のIGBT41~44に対応するのはIGBT61~64であり、図4のダイオードD41~D46に対応するのはダイオードD61~D66である点が異なる。そして、上アーム用半導体装置81HW及び下アーム用半導体装置81LWにおいて、IGBT61~64のゲート端子及びエミッタ端子としてG1W~G4W及びE1W~E4Wが示されている。また、ダイオードD55のカソードとダイオードD56のカソードとの接続端子として上述したアノードカソード端子AKが示されている。U相、V相、W相共通にアノードカソード端子AKが用いられ、上アーム用半導体装置81HUのエミッタ端子及び下アーム用半導体装置81Lのコレクタ端子が電気的に接続されるコレクタエミッタ端子C3E2UがU相用の出力端子となる。同様に、上アーム用半導体装置81HVのエミッタ端子及び下アーム用半導体装置81Lのコレクタ端子が電気的に接続されるコレクタエミッタ端子C3E2VがV相用の出力端子となり、上アーム用半導体装置81HWのエミッタ端子及び下アーム用半導体装置81Lのコレクタ端子が電気的に接続されるコレクタエミッタ端子C3E2WがW相用の出力端子となる。また、IGBT41、IGBT51及びIGBT61のコレクタが共通に第1の電源線VL1に接続され、IGBT44、IGBT54及びIGBT64のエミッタが共通に第2の電源線VL2に接続される。第1の電源線VL1及び第2の電源線VL2には、例えば正の電源電圧及び接地レベルが付与される。このように、3レベルインバータを構成する場合、上アーム用半導体装置81H81HU,81HV,81HWと下アーム用半導体装置81L81LU,81LV,81LWとの2種類の半導体装置を準備する必要があった。このため、3レベルインバータの組立時に上アーム用半導体装置81Hと下アーム用半導体装置81Lとを誤って取り付けてしまうという問題点があった。この問題点の対策として、上アーム用半導体装置81Hと下アーム用半導体装置81Lとでケースの色を変える等の対策を採る場合、半導体装置の製造プロセスにおいて異なる色を塗布する特殊な工程が必要となり製造コストの増大を招くという問題点があった。以下で述べる実施の形態は、上アーム用半導体装置81H及び下アーム用半導体装置81Lが一の装置にて選択的に実現可能な汎用性に富む半導体装置を提供している。<実施の形態1>図1は実施の形態1の半導体装置の回路構成を外部端子と共に模式的に示す説明図である。同図がケースの平面構成及び内部回路を示し、同図が同図のA-A断面を示している。同図に示す様に、実施の形態1の半導体装置SD1は、ケース1内の中央部13に設けられたN型のIGBT11,12及びダイオードD1~D3と、ケース1外の段差部14及び段差部15上に設けられた外部端子21~25から構成される。IGBT11のコレクタ第1の電極はC1コレクタ用端子21第1の電極用端子に接続され、ダイオードD1のアノードがIGBT11のエミッタに接続され、カソードがIGBT11のコレクタに接続される。すなわち、ダイオードD1はIGBT11に対して逆並列に接続される。IGBT12のエミッタ第2の電極はE2エミッタ用端子22第2の電極用端子に接続され、ダイオードD2のアノードがIGBT12のエミッタに接続され、カソードがIGBT12のコレクタ第1の電極に接続される。すなわち、ダイオードD2はIGBT12に対して逆並列に接続される。さらに、IGBT11側のエミッタとIGBT12のコレクタとが接続されるともにE1C2用端子24共通電極用端子に接続される。すなわち、IGBT11及びIGBT12が直列接続される。そして、ダイオードD3のアノードがA用端子23アノード用端子に接続され、カソードがK用端子25カソード用端子に接続される。そして、ダイオードD3は、IGBT11及びIGBT12並びにダイオードD1及びD2すべてとケース1内において絶縁関係を保っている。上述した外部端子21~25はすべてケース1の外部に設けられており、外部配線が接続可能である。そして、C1用端子21及びE2用端子22はケース1の平面視左辺近傍領域となる段差部14上に設けられ、A用端子23、E1C2用端子24及びK用端子25はケース1の平面視右辺近傍領域となる段差部15上に設けられる。図2は図1で示した実施の形態1の半導体装置SD1を2つ用いて、3レベルインバータの1相分を構成する場合の外部配線接続例を模式的に示す説明図である。同図において、各々が半導体装置SD1とケース1内の回路が同一構成を有する半導体装置SD1Hと半導体装置SD1Lとを外部配線L1~L4及び外部配線L11,L12を用いて接続している。以下、具体的に接続する。なお、説明の都合上、半導体装置SD1H側の外部端子を端子21H~25Hとして表記し、半導体装置SD1L側の外部端子を端子21L~25Lとして表記する。同図に示すように、半導体装置SD1Hにおいて、外部配線L11を用いてE1C2用端子24H,K用端子25H間を電気的に接続することにより、IGBT11のエミッタ及びIGBT12のコレクタとダイオードD3のカソードとを電気的に接続することができる。その結果、図5で示す上アーム用半導体装置81Hと等価な回路を実現することができる。一方、半導体装置SD1Lにおいて、外部配線L12を用いてA用端子23L,E1C2用端子24間を電気的に接続することにより、IGBT11のエミッタ及びIGBT12のコレクタとダイオードD3のアノードとを電気的に接続することができる。その結果、図5で示す下アーム用半導体装置81Lと等価な回路を実現することができる。このように、実施の形態1では、ケース1内の回路構成が同一の半導体装置SD1SD1H,SDL1を用いながら、A用端子23、E1C2用端子24及びK用端子25間の接続関係を変えることにより、上アーム用半導体装置81H及び下アーム用半導体装置81Lと等価な半導体装置を選択的に実現することができる。そして、半導体装置SD1Hと半導体装置SD1Lとの接続様に、外部配線L1を用いてA用端子23HとK用端子25Lとを電気的に接続し、外部配線L4を用いてE2用端子22HとC1用端子21Lとを電気的に接続している。また、電源用コンデンサC11を内挿する外部配線L2を半導体装置SD1HのC1用端子21H,A用端子23H間に設け、電源用コンデンサC12を内挿する外部配線L3を半導体装置SD1LのE2用端子22L,K用端子25L間に設けている。なお、これら外部配線L2及びL3は、例えば、図6で示した第1及び第2の電源線VL1及びVL2間に直列に設けられる。実施の形態1の半導体装置SD1SD1H,SD1LにおけるダイオードD3第3のダイオードは、IGBT11,12第1及び第2の自己消弧素子及びダイオードD1,D2すべて以下、2組の自己消弧素子群と略記と絶縁されているため、ケース1内における収納状態では2組の自己消弧素子群とは何ら電気的接続関係を有さない。したがって、ダイオードD3と2組の自己消弧素子群との電気的接続関係をケース1外部の外部配線L11,L12を用いて行い、2組の自己消弧素子群との2種類の電気的に接続関係を持たせることにより、2組の自己消弧素子群とダイオードD3との組合せ回路として2種類の回路上アーム用半導体装置81H,あるいは下アーム用半導体装置81L相当を実現することができる。その結果、汎用性に富んだ半導体装置を得ることができる効果を奏する。具体的には、E1C2用端子24H共通電極用端子とK用端子25Hカソード用端子とを外部配線L11によって電気的に接続することにより、IGBT11のエミッタ第2の電極及びIGBT12のコレクタ第1の電極とダイオードD3のカソードとが電気的接続される、上アーム用半導体装置81H相当の第1の組み合わせ回路を得ることができる。一方、E1C2用端子24LとA用端子23Lとを外部配線L12によって電気的に接続することにより、IGBT11のエミッタ及びIGBT12のコレクタとダイオードD3のアノードとが電気的接続される、下アーム用半導体装置81L相当の第2の組み合わせ回路を得ることができる。その結果、実施の形態1の半導体装置SD1は、外部配線の用い方外部配線L11及びL12のうちいずれを採用するかを変更することにより、上記第1及び第2の組合せ回路を実現することにより、汎用性に富んだ、IGBTを内部に有する半導体装置を得ることができる効果を奏する。C1用端子21及びE2用端子22が形成される第1及び第2の箇所段差部14上とA用端子23、E1C2用端子24及びK用端子25が形成される第3~第5の箇所段差部15上とは、それぞれ異なる辺近傍領域端子21,22はケース1の平面視左辺近傍の段差部14上、端子23~24はケース1の平面視右辺近傍の段差部15上に配置されている。このため、IGBT11,12用の外部配線L4と、ダイオードD3用の外部配線L1とを比較的簡単に分離形成することができる。また、段差部14と段差部15とは互いに対向する辺の近傍領域に存在するため、IGBT11,12用の外部配線とL4、ダイオードD3用の外部配線L1とを交差させることなく最も確実に分離形成することができる。さらに、半導体装置SD1は、C1用端子21が配置される第1の箇所及びA用端子23が配置される第4の箇所は図中上辺から比較的近い場所を含み、E2用端子22が配置される第2の箇所及びK用端子25が配置される第5の箇所は図中下辺上辺に対向に比較的近い場所を含んでいる。すなわち、C1用端子21,A用端子23はケース1の平面視上辺側に設けられ、E2用端子22,K用端子25はケース1の平面視下辺側に設けられる。このため、配線長が比較的短い外部配線L2,L3を用いて、電源用コンデンサC11及びC12第1及び第2の電源用コンデンサをC1用端子21,A用端子23間及びE2用端子22,K用端子25間に設けることができるため、当該外部配線L2,L3のインダクタンスの低減化を図ることができ、IGBT11,12のターンオフスイッチング時のサージ電圧を低減することができる効果を奏する。<実施の形態2>図3は実施の形態2の半導体装置の回路構成を外部端子と共に模式的に示す説明図である。同図がケースの平面構成及び内部回路を示し、同図が同図の変則B-B断面を示している。同図に示す様に、実施の形態2の半導体装置SD2は、ケース2内の主要部16に設けられたIGBT11,12及びダイオードD1~D3と、ケース2外の段差部17上に設けられた外部端子31~35から構成される。IGBT11のコレクタはC1コレクタ用端子31に接続され、ダイオードD1はIGBT11に対して逆並列に接続される。IGBT12のエミッタはE2エミッタ用端子32に接続され、ダイオードD2はIGBT12に対して逆並列に接続される。さらに、IGBT11側のエミッタとIGBT12のコレクタとが接続されるともにE1C2用端子34に接続される。すなわち、IGBT11及びIGBT12が直列接続される。そして、ダイオードD3のアノードがA用端子33に接続され、カソードがK用端子35に接続される。ダイオードD3は、実施の形態1と同様、IGBT11及びIGBT12並びにダイオードD1及びD2すべてとケース2内において絶縁関係を保っている。上述した外部端子31~35はすべてケース2の外部に設けられており、外部配線が接続可能である。外部端子31~35はすべてケース2の平面視左辺及び上辺に設けられる段差部17上に形成される。すなわち、C1用端子31及びE2用端子32は段差部17におけるケース2の平面視左辺近傍領域上に設けられ、A用端子33、E1C2用端子34及びK用端子35は段差部17におけるケース2の平面視右辺近傍領域上に設けられる。実施の形態2の半導体装置SD2を2つ用いて3レベルインバータの1相分を構成することができる。その接続内容は図2で示した実施の形態1の2つの半導体装置SD1SD1H,SD1Lによる接続と実質同一内容である。すなわち、図2の外部端子21~2521H~25H,21L~25Lを外部端子31~3531H~35H,31L~35Lに置き換え、外部配線L1~L4及びL11,L12並びに電源用コンデンサC11,C12を図2と同様に設けることにより、図2と等価な3レベルインバータの1相分を構成することができる。このように、実施の形態2では、実施の形態1と同様、同一の半導体装置SD2を用いながら、A用端子33、E1C2用端子34及びK用端子35間の接続関係を変えることにより、上アーム用半導体装置81H及び下アーム用半導体装置81Lと等価な半導体装置を選択的に実現することができる。実施の形態2の半導体装置SD2におけるダイオードD3はIGBT11,12及びダイオードD1,D2すべて以下、2組の自己消弧素子群と略記と絶縁されているため、ケース2内における収納状態では2組の自己消弧素子群とは何ら電気的接続関係を有さない。したがって、ダイオードD3と2組の自己消弧素子群との電気的接続関係をケース2外部の外部配線L11,L12と等価な配線によって行って、2組の自己消弧素子群との2種累の電気的に接続関係を持たせることにより、2組の自己消弧素子群とダイオードD3との組合せ回路として2種類の回路上アーム用半導体装置81H,あるいは下アーム用半導体装置81L相当を実現することができる。その結果、実施の形態2の半導体装置SD2は、実施の形態1と同様、汎用性に富んだ半導体装置を得ることができる効果を奏する。C1用端子31及びE2用端子32が形成される第1及び第2の箇所段差部17におけるケース1の平面視左辺近傍領域とA用端子33、E1C2用端子34及びK用端子35が形成される第3~第5の箇所段差部17におけるケース1の平面視上辺近傍領とは、互いに隣接関係にあるものの異なる辺の近傍領域である。このため、IGBT11,12用の外部配線L4と、ダイオードD3用の外部配線L1とを比較的簡単に分離形成することができる。上記した実施の形態1及び実施の形態2では、自己消弧素子としてIGBTを用いたが、MOSFETに代表されるFET電界効果トランジスタを用いても良い。FETを用いた場合は、上述したダイオードD1,D2図1~図3参照として、FETのボディ-ドレイン間の寄生ダイオードを利用しても良い。例えば、図1で示した実施の形態1の構成において、N型のIGBT11及び12の代わりにN型の第1及び第2のFETを用いた変形例が考えられる。この場合、第1のFETのドレイン電極第1の電極はC1用端子21相当の端子に接続され、ダイオードD1のアノードが第1のFETのソース電極第2の電極に接続され、カソードが第1のFETのドレイン電極に接続される。そして、第2のFETのソース電極第2の電極はE2用端子22相当の端子に接続され、ダイオードD2のアノードが第2のFETのソース電極に接続され、カソードが第2のFETのドレイン電極第1の電極に接続される。上記のように第1及び第2のFETを有する半導体装置の変形例は、実施の形態1及び実施の形態2と同様、外部配線の用い方を変更することにより、上記第1及び第2の組合せ回路を実現することにより、汎用性に富んだ、自己消弧素子としてFETを内部に有する半導体装置を得ることができる効果を奏する。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。"