マイクロプロセッサシステムであって、共有された包含的キャッシュを備えた第1のプロセッサを備え、前記共有された包含的キャッシュは、前記第1のプロセッサ内のコアからのスヌープに応じて、無効状態を有する第1のキャッシュ線を含み、前記無効状態は、前記第1のキャッシュ線が無効である旨を、読み出しアクセスに後続するが、前記読み出しアクセスが完了する前のトランザクション全てに示すシステム。請求項1記載のシステムであって、前記スヌープに応じて、前記第1のキャッシュ線のコヒーレンシ情報を記憶するための記憶装置を備えるシステム。請求項2記載のシステムであって、対応する少なくとも1つのコアキャッシュをそれぞれが有する複数のプロセッサコアを備えるシステム。請求項3記載のシステムであって、前記共有された包含的キャッシュは、前記対応する少なくとも1つのコアキャッシュ内に記憶されたデータと同じデータを記憶するための最終レベルのキャッシュであるシステム。請求項4記載のシステムであって、前記第1のプロセッサは、前記スヌープに応じて、前記無効状態をセットし、前記コヒーレンシ情報を記憶するためのロジックを備えるシステム。請求項5記載のシステムであって、前記第1のプロセッサは、前記複数のプロセッサコア及び第2のプロセッサとの間のアクセスそれぞれを記憶するための内部要求キュー及び外部要求キューを備えるシステム。請求項6記載のシステムであって、前記第1のプロセッサ及び前記第2のプロセッサはポイントツーポイント相互接続を介して併せて結合されるシステム。請求項6記載のシステムであって、前記第1のプロセッサ及び前記第2のプロセッサはフロントサイドバス相互接続を介して併せて結合されるシステム。しかし、LLCを用いてキャッシュ要求を処理する場合、他の競合が生じ得る。例えば、図1は、アクセスされた線のLLCからの立ち退きの間にLLCの同じキャッシュ線をアクセスしようとする2つのコアを示す。特に、コア1が新たなデータのライトバックを起動させている間、コア0は、コア1のキャッシュ内の線へのLLCスヌープを介したコアキャッシュ要求を、その線がLLCから立ち退かされている時点とほぼ同時点で起動させている。この場合、コア0は、コア1からのライトバックが行われる前にコア0の要求が行われた場合、誤ったデータをLLCから取り出し得る。特定の場合、コア0のコア要求を満たすために、スヌープをLLCによってコア1のキャッシュに行う必要があり得るクロススヌープ。これによって、コア0の要求と、コア1への、LLCのクロススヌープと、LLCの立ち退きと、LLCへの、更新データのコア1のライトバックとの間で4重競合が生じる。図1に表した従来技術の問題点は、プロセッサコアやその他のバスエージェントの数がシステムにおいて増加するにつれ、悪化する。例えば、図1に表す競合は、図1に示す2つのコアの代わりに4つのコアを含むマルチコアプロセッサにおいては倍増し得る。同様に、プロセッサ数がコンピュータシステムにおいて増加するにつれ、何れかの特定のコアキャッシュへのアクセスの数も増加する。それによって、LLC立ち退きの間に生じ得る競合の数が増加する。キャッシュ競合図1に表したキャッシュ競合などは、プロセッサ性能に不利な影響を与え得る。要求エージェントは、LLC立ち退き及び対応するライトバックの完了を待つか、又は競合の結果、誤ったデータの取り出しを検出し、そうした取り出しから回復するからである。よって、特定のキャッシュ構造にアクセスすることができるエージェントの数は、従来技術のプロセッサ及び/又はコンピュータシステムにおいて制限され得る。本発明の実施例は、マイクロプロセッサ内及び/又はコンピュータシステム内のキャッシュアーキテクチャに関する。特に、本発明の実施例は、特定のキャッシュ又はキャッシュ群へいくつかのアクセスを行い得るプロセッサ内及び/又はコンピュータシステム内のキャッシュアクセス競合を管理するための手法に関する。本発明は、限定としてではなく例として添付図面の図に示す。同様な参照符号は同様な構成要素を示す。本明細書には、同じキャッシュ線をいくつかの要求エージェントがアクセスしようとする場合の競合の解決及び回避をはじめとする、マルチプロセッサ内及び/又はマルチコアコンピュータシステム内の従来技術のキャッシュ手法に関連した課題を解決するための、本発明の種々の実施例を記載している。本発明の少なくとも1つの実施例では、関連したキャッシュレベル1L1キャッシュなどを有するいくつかのプロセッサ又はプロセッサコアとともに、包含的なキャッシュ構造最終レベルキャッシュLLCなどを用いる。包含的なキャッシュ構造LLCなどは、包含的なキャッシュ構造が対応する他のキャッシュと少なくとも同じデータを含む構造を含む。包含的なキャッシュ構造と、対応するコア及び/プロセッサキャッシュとの間のコヒーレンスを維持することによって、対応するコア/プロセッサキャッシュへのアクセスは、包含的なキャッシュによって処理される。それによって、対応するコア/プロセッサへのバストラフィックが削減され、コア/プロセッサに余裕が与えられる。包含的なキャッシュ構造が用いられる本発明の実施例は、包含的なキャッシュ構造内の同じキャッシュ線をいくつかのプロセッサ及び/又はプロセッサコアがアクセスしようとする場合に生じ得る競合の数及び/又はタイプを削減又は軽減することも可能である。例えば、本発明の少なくとも1つの実施例は、コアキャッシュとして立ち退かされており、立ち退かされており、かつ同じ組へのLLCへの別のフィルの結果である、包含的キャッシュ構造内LLC内などの線への、マルチプロセッサシステム内のプロセッサからの、かつ/又はマルチコアプロセッサ内のコアからのキャッシュ要求、及び線が対応する、立ち退かされているコアからのライトバックによってもたらされるキャッシュ競合を軽減する。更に、少なくとも1つの実施例は、フィルされている、共有された包含的キャッシュ内LLC内などの線への、マルチプロセッサシステム内のプロセッサからの、かつ/又はマルチコアプロセッサ内のコアからのキャッシュ要求、及び結果として生じる、共有された包含的キャッシュの線の立ち退きによってもたらされるキャッシュ競合を軽減する。他の実施例は、種々の要求エージェントから、立ち退かされた包含的なキャッシュ線への複数アクセスから生じる他の競合を解決することができる。図2は、立ち退かされた包含的なキャッシュ線へのいくつかのアクセス間の競合を解決する、本発明の一実施例によるキャッシュブリッジアーキテクチャを示す。特に、図2のキャッシュブリッジアーキテクチャは、コンピュータシステム相互接続インタフェース205フロントサイドバスインタフェースやポイントツーポイントインタフェースなどを介して外部エージェントによってアクセスすることができるLLC201を示す。更に、LLCは、コア0210及び/又はコア1215によってコア相互接続インタフェース213及び217それぞれを介してアクセスすることができる。キャッシュブリッジスケジューリング及びオーダリングCBSOロジック220は、本発明の少なくとも1つの実施例において、外部エージェント及び/又はコアエージェントによって行われる、LLCへのアクセスに対応するコマンド、アドレス、及び/又はデータを記憶するのに用いることが可能な内部要求キュー225及び外部要求キュー230それぞれを用いて、外部エージェント及びコアエージェントからのLLCへのアクセスを管理する。本発明の少なくとも1つの実施例では、CBSOロジックを用いて、LLCルックアップ、LLCキャッシュ立ち退き、LLC線のフィル、及びクロススヌープ、のトランザクションをはじめとするいくつかのトランザクションから生じる競合を管理し、解決することができる。LLCルックアップには通常、所望のキャッシュ線を読み取るか、そうしたキャッシュ線の所有権を得るためにLLCにアクセスするコアからの読み取り、及び所有権のための読み取りのトランザクションが関係する。LLCルックアップがミスをもたらした場合、コンピュ―タシステム相互接続インタフェースに対応する外部要求キューに要求を割り当てることができる。しかし、LLCルックアップがヒットをもたらしており、対応するLLC線が、別のコア又はプロセッサによって排他的に所有されるものでない場合、要求を完了し、要求しているコアにデータを戻すことが可能である。要求エージェントからの特定のコアへのアクセスは、LLCの要求線を別のコアが排他的に所有しているか否かのレコードを保持することによって削減することができる。レコードは、プロセッサ内のコアの数に対応する、レジスタ内のビット数であり得る。各ビットは、対応するコア/プロセッサが、要求LLC線を所有しているか否かを示している。しかし、レコードは他のやり方で実現することができる。LLC立ち退きには、LLCキャッシュ線を入れ替えるために1つ又は複数のコア若しくはプロセッサへのスヌープバックスヌープが必要であり得る。バックスヌープが複数のコア又はプロセッサに送出された場合、バックスヌープを1つ又は複数のコア/プロセッサが受信しない状態が存在し得る。よって、協業が生じ得る。LLCへのフィルは通常、元の要求がLLCをミスした場合に、コア又はプロセッサがデータをLLCに書き込むことによって生じる。メモリエージェントダイ上のメモリコントローラ又はダイ外のメモリコントローラであり得るから、新たなデータ及びコヒーレンス状態を得ることが可能である。要求しているコアに新たなデータ及びコヒーレンス状態を戻した後、この線はLLCにフィルインされる。フィルが行われているキャッシュ組が満杯の場合、LLCからの立ち退きが行われる。この立ち退きは、LLCにおける容量の制約によってもたらされるので容量立ち退きと、場合によっては呼ばれている。フィルは、フィルする対象のLLC線が対応するコアに応じて、マルチコアプロセッサ内のコアからのものであり得る。更に、本発明の一実施例では、フィルされたLLC線は、いくつかの所有状態共有、排他的や修正などにあり得る。特定のマルチコアプロセッサでは、LLCコヒーレンシ状態は、マルチコアプロセッサの外部のエージェントへキャッシュ線の状態を示すのに対してコアにキャッシュ線の状態を示すための拡張状態を含み得る。例えば、特定の実施例では、LLCコヒーレンシ状態ESは、フィルされたLLC線が共有されている旨を他のコアに示す一方で、フィルされたLLC線が特定のコアによって排他的に所有されている旨を、マルチコアプロセッサの外部のエージェントに示す。同様に、MSコヒーレンシ状態は、LLC線が共有されている旨をコアに示す一方で、LLC線が修正されていることを外部エージェントに示し得る。LLC線が別のコア又はエージェントによって所有されていることを、コアや他のエージェントからの所有要求が判定する場合に、LLCへのクロススヌープトランザクションが通常、生じる。この場合、所有を要求するコア/エージェントは、線を所有しているコア/エージェントへのスヌープクロススヌープを行う。これにより、用いられる特定のコヒーレンシプロトコルに応じて線状態が排他的から無効又は共有に変動し得る。前述のトランザクションバックスヌープ、クロススヌープ、読み取り及び立ち退きの何れかがほぼ同時に起こる場合、プロセッサ及び/又はシステムの性能に不利な影響を及ぼす競合が生じ得る。よって、本発明の一実施例は、前述のトランザクションのうちの2つの間の競合を防止するか、又は少なくとも管理する2重競合管理。更に、本発明の別の実施例は、前述のトランザクションのうちの3つの間の競合を防止するか、又は少なくとも管理する3重競合管理。本発明の一実施例では、CBSOロジックは、LLCから立ち退かされている線へのコアエージェント又は外部バスエージェントからのLLCへのライトバックからもたらされる競合を管理又は防止する。立ち退かされている同じLLC線にライトバックが行われている場合、ライトバックを行っているコア又はエージェントとは別のコア又はエージェントからバックスヌープがデータを取り出していれば、立ち退きから生じるバックスヌープとライトバック処理との間で競合が生じ得る。競合によって、誤ったデータが、立ち退かされたLLC線に書き込まれることになり得る。別の実施例では、CBSOロジックは、図2のコンピュータシステムインタフェース上のエージェントからのLLC線へのスヌープ、コアからのLLC線へのライトバック、及びラインをフィルするためのLLCバックスヌープから生じる競合を管理又は防止する。バックスヌープ及びライトバックが行われている同じLLC線に外部スヌープが行われる場合、外部エージェントは、誤ったデータを取り出しかねない。LLC線は、コアからのライトバック、又はバックスヌープから生じるコアからのデータによってフィルすることが可能であるからである。図3は、本発明の一実施例による、通常のクロススヌープトランザクションに関連した処理を示す状態図である。アイドル状態301から、LLCへの読み取りトランザクションマルチコアプロセッサ内のコアからなどによって、状態図が保留状態303に遷移する。要求エージェントに線を付与することが可能になった時点で状態はルックアップ状態305に変わる。ルックアップ状態の間、LLCは、要求された線のコヒーレンシ状態別のコアが現在、要求された線を所有している旨を示し得るを、要求しているコアに戻す。LLC内の要求された線を別のコアが所有している場合、状態308で、別のコア又はエージェントへのLLCからのクロススヌープが起動される。肯定応答が、クロススヌープを起動させる対象のコアから送出された後、状態310で、クロススヌープが発行される。クロススヌープデータがコアから取り出された後、状態313で、クロススヌープは完了し、状態315で、クロススヌープデータは要求しているコアに供給される。状態320で、LLCはクロススヌープデータによって更新され、アイドル状態に戻される。状態308乃至320の間、クロススヌープは、要求が対応するLLCの立ち退きから生じる処理との競合を受け得る。クロススヌープと競合し得る、LLC立ち退きから生じる処理の1つは、立ち退かされたLLC線が対応するコアからのライトバックである。LLC内の立ち退かされた線にライトバックをそこから行うそのコアへのクロススヌープを読み取り要求がもたらす場合に別の競合が生じ得る。クロススヌープの前にライトバックが行われた場合、間違ったデータが、要求しているコア又はエージェントに戻され得る。更に、立ち退き、クロススヌープ及びライトバックと同じLLCアドレスを伴う外部スヌープがLLCにほぼ同時に行われる場合に競合が生じ得る。本発明の一実施例では、LLCにおいて要求が行われる対象の線のコヒーレンス情報を一時的な記憶場所に複製し、後のトランザクションアトミックに線が無効に見えるように、対応するLLC線を無効にし、それによって、要求から生じるクロススヌープとトランザクションが競合することになり得る、LLC線の立ち退きがないようにすることによって、前述の競合がないようにすることが可能である。読み取り要求を受信した後にLLC線コヒーレンシ情報を記憶することによって、結果として生じるクロススヌープによって、最新のデータを要求者に供給することが保証される。更に、LLC線をアトミックに無効にすることによって、LLCの立ち退きが、後のトランザクションによって回避され、したがって、LLC線への競合LLC立ち退きは何ら生じないことになる。要求されたデータを要求者に供給した後、データ及びコヒーレンシ情報を、無効化LLC線に記憶して包含を維持することができる。別の実施例では、一機構を用いて、LLCへのアクセスがクロススヌープをもたらさないようにし得るトランザクションを何れも取り消すことができる。この状態は、例えば、LLC線への読み取りの後にLLC線へのライトバックが行われる場合に生じ得る。図4は、本発明の一実施例に関係した処理を示す流れ図である。処理401では、コアキャッシュ線への読み取り要求が検出され、対応するコアキャッシュへの読み取り要求からミスが生じた場合に、それに応じて、対応するLLC線がアクセスされる。処理405では、LLC線のコヒーレンシ状態情報が保存される。一実施例では、コヒーレンシ状態データが、図2のCBSOロジック内のレジスタに保存される。他の実施例では、コヒーレンシ情報は、メモリ又は特定の他の記憶構造に保存することができる。コヒーレンシ状態情報が保存された後、要求がクロススヌープをもたらすことになり、CBSOロジックによって取り消し信号が何ら検出されなかった場合に、LLC線が無効にされていると後のトランザクションがみなすことになるようにLLC内の対応する線が処理410でアトミックに無効にされる。処理415で、適切なコア又はプロセッサへのLLCによるクロススヌープによって、要求されたデータがコア又はプロセッサから、要求エージェントに戻されることになる。本発明の一実施例では、図4に示す処理の少なくとも一部は、図2のCBSOロジックによって行われる。別の実施例では、処理は、他の手段ソフトウェアなど、又は、図2のキャッシュブリッジアーキテクチャ内の特定の他のロジックによって行うことができる。図5は、本発明の一実施例を用い得るフロントサイドバスFSBコンピュータシステムを示す。プロセッサ505が、レベル1L1キャッシュメモリ510及び主メモリ515からデータをアクセスする。本発明の他の実施例では、キャッシュメモリは、コンピュータシステムメモリ階層内のレベル2L2キャッシュや他のメモリであり得る。更に、特定の実施例では、図5のコンピュータシステムは、コヒーレンシデータがL1キャッシュとL2キャッシュとの間で共有される包含的なキャッシュ階層を備えるL1キャッシュ及びL2キャッシュを含み得る。図5のプロセッサ内には、本発明の一実施例506を示す。特定の実施例では、図5のプロセッサはマルチコアプロセッサであり得る。種々のメモリソース動的ランダムアクセスメモリDRAM、ハードディスクドライブHDD520など、又は種々の記憶装置及び技術を含む、ネットワークインタフェース530を介してコンピュータシステムから離れた場所にあるメモリソースにおいて実現することができる。キャッシュメモリは、プロセッサ内、又はプロセッサ近接プロセッサの局所バス507上にあり得る。更に、キャッシュメモリは、速度が比較的高いメモリセル6トランジスタ型6Tのセルなどや、アクセス速度がほぼ等しいか、又は更に高い他のメモリセルを含み得る。図5のコンピュータシステムは、ポイントツ―ポイントネットワークPtP上の各エージェントに特化したバス信号を介して通信するバスエージェントマイクロプロセッサなどから成るPtPであり得る。記憶処理をバスエージェント間で迅速に促進することが可能であるように、本発明の少なくとも一実施例506が、各バスエージェント内にあるか、又は各バスエージェントに少なくとも関係付けられている。図6は、ポイントツーポイントPtP構成に配置されたコンピュータシステムを示す。特に、図6は、プロセッサ、メモリ、及び入出力装置が、いくつかのポイントツーポイントインタフェースによって相互接続されるシステムを示す。図6のシステムは、いくつかのプロセッサ明瞭にするためにこのうち、2つのプロセッサプロセッサ670、680のみを示しているも含み得る。プロセッサ670、680はそれぞれ、メモリ62、64と接続するための局所メモリコントローラハブMCH672、682を含む。プロセッサ670、680は、ポイントツーポイントPtPインタフェース650を介してPtPインタフェース回路678、688を用いてデータを交換することができる。プロセッサ670、680はそれぞれ、ポイントツーポイントインタフェース回路676、694、686、698を用いて個々のPtPインタフェース652、654を介してチップセット690とデータを交換することができる。チップセット690は、高性能グラフィックスインタフェース639を介して高性能グラフィックス回路638とデータを交換することもできる。本発明の少なくとも1つの実施例は、プロセッサ670内及びプロセッサ680内にあり得る。しかし、本発明の他の実施例は、図6のシステム内の他の回路内、ロジックユニット内、又はデバイス内に存在し得る。更に、本発明の他の実施例を、図6に示すいくつかの回路、ロジックユニット、又はデバイスにわたって分散させることができる。本明細書記載の本発明の実施例は、相補性金属酸化膜半導体デバイス若しくはハードウェアを用いた回路によって、又は、マシンプロセッサなどによって実行されると、本発明の実施例に関連した処理を行う、媒体に記憶された命令組、若しくはソフトウェアを用いて実現することができる。あるいは、本発明の実施例は、ハードウェア及びソフトウェアの組み合わせを用いて実現することができる。例証的な実施例を参照して本発明を説明したが、この説明は、限定的な意味合いで解されることを意図するものでない。本発明が関係する当該技術分野における当業者に明らかである例証的な実施例の種々の修正及びその他の実施例は、本発明の趣旨及び範囲内に収まるものと認められる。