"タップ係数が制御可能な等化器と、前記等化器出力を入力とし、基準レベルが制御可能なビタビ検出器と、加算器を有し、前記タップ係数と前記基準レベルの演算を行う係数レベル制御器と、を備え、前記係数レベル制御器により前記加算器を用いて前記タップ係数の自動制御を行う第1のモードと、前記加算器を用いて前記基準レベルの自動制御を行う第2のモードと、を備えることを特徴とするPRML検出器。最新の前記タップ係数を保持するタップ係数保持部と、最新の前記基準レベルを保持する基準レベル保持部と、をさらに備え、前記第2のモードから前記第1のモードへの切替時に前記タップ係数保持部が保持するタップ係数により前記係数レベル制御器を更新し、前記第1のモードから前記第2のモードへの切替時に前記基準レベル保持部が保持する基準レベルにより前記係数レベル制御器を更新することを特徴とする請求項1記載のPRML検出器。前記第1のモードと第2のモードとを時分割で切り替え、前記タップ係数の自動制御と、前記基準レベルの自動制御とを並行して行うことを特徴とする請求項1又は2記載のPRML検出器。前記係数レベル制御器は、前記第1のモードにおいて、前記加算器を用いて前記タップ係数の相関演算を行い、前記第2のモードにおいて、前記加算器を用いて前記基準レベルの平均化演算を行うことを特徴とする請求項1乃至3いずれか1項記載のPRML検出器。前記係数レベル制御器は、複数の前記タップ係数及び複数の前記基準レベルについて、前記タップ係数の数、及び、前記基準レベルの数より少ない数の前記加算器を時分割で用いて、前記複数のタップ係数及び前記複数の基準レベルを制御することを特徴とする請求項1乃至4いずれか1項記載のPRML検出器。入力信号をデジタル信号に変換するA/D変換器と、前記デジタル信号を入力するタップ係数が制御可能な等化器と、前記等化器出力を入力とし、基準レベルが制御可能なビタビ検出器と、加算器を有し、前記タップ係数と前記基準レベルの演算を行う係数レベル制御器と、を備え、前記係数レベル制御器により前記加算器を用いて前記タップ係数の自動制御を行う第1のモードと、前記加算器を用いて前記基準レベルの自動制御を行う第2のモードと、を備えることを特徴とする情報検出装置。前記入力信号の同期状態を判定する同期判定器をさらに備え、同期状態である場合に、前記タップ係数、及び/又は、前記基準レベルの自動制御動作を行い、同期状態でない場合は、前記タップ係数及び前記基準レベルの自動制御動作を行わないことを特徴とする請求項6記載の情報検出装置。前記同期判定器は、前記ビタビ検出器が出力する2値データから同期状態を判定することを特徴とする請求項7記載の情報検出装置。前記入力信号から同期タイミング信号を抽出し、前記A/D変換器にサンプリングタイミング信号として供給するPLL回路をさらに備えることを特徴とする請求項6乃至8いずれか1項記載の情報検出装置。前記入力信号から同期タイミング信号を抽出し、前記A/D変換器にサンプリングタイミング信号として供給するPLL回路をさらに備え、前記同期判定器は、前記PLL回路の状態から同期状態を判定することを特徴とする請求項7記載の情報検出装置。最新の前記タップ係数を保持するタップ係数保持部と、最新の前記基準レベルを保持する基準レベル保持部と、をさらに備え、前記第2のモードから前記第1のモードへの切替時に前記タップ係数保持部が保持するタップ係数により前記係数レベル制御器を更新し、前記第1のモードから前記第2のモードへの切替時に前記基準レベル保持部が保持する基準レベルにより前記係数レベル制御器を更新することを特徴とする請求項6乃至10いずれか1記載の情報検出装置。前記第1のモードと第2のモードとを時分割で切り替え、前記タップ係数の自動制御と、前記基準レベルの自動制御とを並行して行うことを特徴とする請求項6乃至11いずれか1項記載の情報検出装置。前記係数レベル制御器は、前記第1のモードにおいて、前記加算器を用いて前記タップ係数の相関演算を行い、前記第2のモードにおいて、前記加算器を用いて前記基準レベルの平均化演算を行うことを特徴とする請求項6乃至12いずれか1項記載の情報検出装置。前記係数レベル制御器は、複数の前記タップ係数及び複数の前記基準レベルについて、前記タップ係数の数、及び、前記基準レベルの数より少ない数の前記加算器を時分割で用いて、前記複数のタップ係数及び前記複数の基準レベルを制御することを特徴とする請求項6乃至13いずれか1項記載の情報検出装置。光ディスクから信号を読み取る光ディスク読み取り装置と、前記光ディスク読み取り装置が読み取った信号をデジタル信号に変換するA/D変換器と、前記デジタル信号を入力するタップ係数が制御可能な等化器と、前記等化器出力を入力とし、基準レベルが制御可能なビタビ検出器と、加算器を有し、前記タップ係数と前記基準レベルの演算を行う係数レベル制御器と、を備え、前記係数レベル制御器により前記加算器を用いて前記タップ係数の自動制御を行う第1のモードと、前記加算器を用いて前記基準レベルの自動制御を行う第2のモードと、を備えることを特徴とする光ディスク装置。前記光ディスク読み取り装置が読み取った信号の同期状態を判定する同期判定器をさらに備え、同期状態である場合に、前記タップ係数、及び/又は、前記基準レベルの自動制御動作を行い、同期状態でない場合は、前記タップ係数及び前記基準レベルの自動制御動作を行わないことを特徴とする請求項15記載の光ディスク装置。前記同期判定器は、前記ビタビ検出器が出力する2値データから同期状態を判定することを特徴とする請求項16記載の光ディスク装置。前記光ディスク読み取り装置が読み取った信号から同期タイミング信号を抽出し、前記A/D変換器にサンプリングタイミング信号として供給するPLL回路をさらに備えることを特徴とする請求項15乃至17いずれか1項記載の光ディスク装置。前記光ディスク読み取り装置が読み取った信号から同期タイミング信号を抽出し、前記A/D変換器にサンプリングタイミング信号として供給するPLL回路をさらに備え、前記同期判定器は、前記PLL回路の状態から同期状態を判定することを特徴とする請求項16記載の光ディスク装置。最新の前記タップ係数を保持するタップ係数保持部と、最新の前記基準レベルを保持する基準レベル保持部と、をさらに備え、前記第2のモードから前記第1のモードへの切替時に前記タップ係数保持部が保持するタップ係数により前記係数レベル制御器を更新し、前記第1のモードから前記第2のモードへの切替時に前記基準レベル保持部が保持する基準レベルにより前記係数レベル制御器を更新することを特徴とする請求項15乃至19いずれか1記載の光ディスク装置。前記第1のモードと第2のモードとを時分割で切り替え、前記タップ係数の自動制御と、前記基準レベルの自動制御とを並行して行うことを特徴とする請求項15乃至20いずれか1項記載の光ディスク装置。前記係数レベル制御器は、前記第1のモードにおいて、前記加算器を用いて前記タップ係数の相関演算を行い、前記第2のモードにおいて、前記加算器を用いて前記基準レベルの平均化演算を行うことを特徴とする請求項15乃至21いずれか1項記載の光ディスク装置。前記係数レベル制御器は、複数の前記タップ係数及び複数の前記基準レベルについて、前記タップ係数の数、及び、前記基準レベルの数より少ない数の前記加算器を時分割で用いて、前記複数のタップ係数及び前記複数の基準レベルを制御することを特徴とする請求項15乃至22いずれか1項記載の光ディスク装置。入力信号を適応等化するタップ係数が制御可能な等化器と、前記等化器出力を入力とし、基準レベルが制御可能なビタビ検出器と、を備えるPRML検出器において、前記ビタビ検出器の前記基準レベルを固定して前記等化器の前記タップ係数を前記入力信号に対して最適な状態に調整する第1のステップと、前記等化器の前記タップ係数を固定して前記ビタビ検出器の前記基準レベルを前記入力信号に対して最適な状態に調整する第2のステップと、を含むことを特徴とするPRML検出器の調整方法。前記PRML検出器はさらに加算器を備え、前記第1のステップでは、前記加算器を用いて前記タップ係数の相関演算を行うことにより前記タップ係数を調整し、前記前記第2のステップでは、前記加算器を用いて前記基準レベルの平均化演算を行うことにより前記基準レベルを調整することを特徴とする請求項24記載のPRML検出器の調整方法。前記第1のステップにおいて、前記タップ係数を最適な状態に調整し、その後、前記タップ係数を前記第1のステップにより最適な状態に調整されたタップ係数に固定し、前記第2のステップを行うことを特徴とする請求項24又は25記載のPRML検出器の調整方法。前記第2のステップにおいて、前記基準レベルを最適な状態に調整し、その後、前記基準レベルを前記第2のステップで最適な状態に調整されたレベルに固定し、前記第1のステップを行うことを特徴とする請求項24又は25記載のPRML検出器の調整方法。前記第1のステップ、第2のステップを必要に応じて交互に繰り返し、その都度、前記タップ係数と、前記基準レベルを最適な状態に固定することを特徴とする請求項24乃至27いずれか1項記載のPRML検出器の調整方法。前記PRML検出器から出力される2値信号が最適化されるまで、前記第1のステップ、第2のステップを繰り返し、前記2値信号が不安定になった場合は、前記第1のステップ、第2のステップを最初からやり直すことを特徴とする請求項28記載のPRML検出器の調整方法。前記入力信号の同期状態を検出し、前記入力信号の同期状態が維持できているときに前記タップ係数の調整と前記基準レベルの調整を行うことを特徴とする請求項24乃至29いずれか1項記載のPRML検出器の調整方法。前記入力信号の同期状態がはずれたことが検出された場合には、前記タップ係数の調整と前記基準レベルの調整を初期状態からやり直すことを特徴とする請求項30記載のPRML検出器の調整方法。前記入力信号の同期状態を前記ビタビ検出器が出力する2値データから判定することを特徴とする請求項30又は31記載のPRML検出器の調整方法。以下の分析は、本発明によって与えられたものである。特許文献3や特許文献4記載のようにPRML検出器において、等化器を適応等化するとともに、ビタビ検出器を適応ビタビ検出器とすると、どちらも多ビットの加算回路が必要となり回路規模が増大する。特に、ビタビ検出器を適応ビタビ検出器とすると、回路規模が大きくなるので、記録媒体の記録密度がDVD程度のものであれば、等化器を適応等化器とすれば、ビタビ検出器のレベルは固定で十分であり、ビタビ検出器を適応ビタビ検出器とするまでの必要性はなかった。しかし、さらに記録密度が高いBDや記録面が多層であるBDXLでは、等化器を適応等化器とするだけでは、情報の適切な再生が困難となる。また、非線形な波形歪に対しても適切に再生するためには、ビタビ検出器についても適応ビタビ検出器とする必要が生じた。一方、回路規模の増大は抑制する必要がある。これは回路規模の増大が、チップ面積増加や消費電力増加だけではなく、歩留まり低下やテスト時間増加につながるためである。本発明の第1の視点によれば、タップ係数が制御可能な等化器と、前記等化器出力を入力とし、基準レベルが制御可能なビタビ検出器と、加算器を有し前記タップ係数と前記基準レベルの演算を行う係数レベル制御器と、を備え、前記係数レベル制御器により前記加算器を用いて前記タップ係数の自動制御を行う第1のモードと、前記加算器を用いて前記基準レベルの自動制御を行う第2のモードと、を備えるPRML検出器が提供される。本発明の第2の視点によれば、入力信号をデジタル信号に変換するA/D変換器と、前記デジタル信号を入力するタップ係数が制御可能な等化器と、前記等化器出力を入力とし、基準レベルが制御可能なビタビ検出器と、加算器を有し、前記タップ係数と前記基準レベルの演算を行う係数レベル制御器と、を備え、前記係数レベル制御器により前記加算器を用いて前記タップ係数の自動制御を行う第1のモードと、前記加算器を用いて前記基準レベルの自動制御を行う第2のモードと、を備える情報検出装置が提供される。本発明の第3の視点によれば、光ディスクから信号を読み取る光ディスク読み取り装置と、前記光ディスク読み取り装置が読み取った信号をデジタル信号に変換するA/D変換器と、前記デジタル信号を入力するタップ係数が制御可能な等化器と、前記等化器出力を入力とし、基準レベルが制御可能なビタビ検出器と、加算器を有し、前記タップ係数と前記基準レベルの演算を行う係数レベル制御器と、を備え、前記係数レベル制御器により前記加算器を用いて前記タップ係数の自動制御を行う第1のモードと、前記加算器を用いて前記基準レベルの自動制御を行う第2のモードと、を備える光ディスク装置が提供される。本発明の第4の視点によれば、入力信号を適応等化するタップ係数が制御可能な等化器と、前記等化器出力を入力とし、基準レベルが制御可能なビタビ検出器と、を備えるPRML検出器において、前記ビタビ検出器の前記基準レベルを固定して前記等化器の前記タップ係数を前記入力信号に対して最適な状態に調整する第1のステップと、前記等化器の前記タップ係数を固定して前記ビタビ検出器の前記基準レベルを前記入力信号に対して最適な状態に調整する第2のステップと、を含むPRML検出器の調整方法が提供される。本発明の第1の視点によれば、回路規模を大幅に増やすことなく、タップ係数を自動制御する等化器と、基準レベルの自動制御を行うビタビ検出器と、を備えるPRML検出器が得られる。本発明の第2の視点によれば、回路規模を大幅に増やすことなく、入力信号に合わせて適応等化する等化器と、入力信号に対して基準レベルを適応させるビタビ検出器と、を備える情報検出装置が得られる。本発明の第3の視点によれば、回路規模を大幅に増やすことなく、光ディスクから読み取った信号に合わせて適応等化する等化器と、基準レベルを適応させるビタビ検出器と、を備える光ディスク装置が得られる。本発明の第4の視点によれば、等化器のタップ係数とビタビ検出器の基準レベルを最適な状態に調整するPRML検出器の調整方法が得られる。本発明の各実施形態について詳細な説明をする前に、本発明の各実施形態の概要について説明しておく。なお、概要の説明において、付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。図1、図4に一例を示すように本発明の一実施形態のPRML検出器10、10aは、タップ係数α0~α4が制御可能な等化器1と、等化器出力を入力とし、基準レベルL0~L4が制御可能なビタビ検出器2と、加算器32を有しタップ係数と基準レベルの演算を行う係数レベル制御器3、3aと、を備え、係数レベル制御器により加算器を用いてタップ係数の自動制御を行う第1のモード図3、図6のt1~t2と、加算器を用いて基準レベルの自動制御を行う第2のモード図3、図6のt0~t1と、を備える。係数レベル制御器の加算器のうち、累算を行う加算器は、多ビットの加算器が必要となるが、本発明の実施形態では、タップ係数の相関演算に用いる加算器と基準レベルの平均化演算に用いる加算器とを同一の加算器を用いて演算するので、特許文献3や4のように、基準レベルの平均化演算に用いる加算器をタップ係数の相関演算に用いる加算器とは別々に設ける場合に比べて回路規模を小さく抑えることができる。以下に具体的な実施の形態について、図面を参照して詳細に説明する。[第1の実施形態]第1の実施形態の構成図1は、第1の実施形態によるPRML検出器10全体のブロック図である。図1において、等化器1は、入力信号Xiを等化して出力信号Yiを生成する。ビタビ検出器2は、等化器1の出力信号Yiから2値データを復号して出力する。係数レベル制御器3は、等化器1のタップ係数α0~α4、及びビタビ検出器1の基準レベルL0~L4を制御する。等化誤差タイミング生成器7は等化誤差δiを生成するとともに、係数レベル制御器3の制御に必要なタイミング信号を生成する。遅延器4、5、6は、それぞれ入力信号Xiまたは、等化器1の出力信号Yiを遅延させて、適応等化及び適応ビタビの演算に必要な遅延信号を生成する。図1において、PRML検出器10は、あらかじめチャネルクロック毎にデジタル化された多ビットの入力信号Xiが等化器1に入力され、ビタビ検出器2より復号されて2値データとして出力される。等化器1はα0~α4までの5つのタップ係数が可変である。等化器1の入力Xi、出力信号Yi、及びタップ係数α0~α4との関係をまとめると式1で表すことでできる。Yi=Xi×α0Xi-1×α1Xi-2×α2Xi-3×α3Xi-4×α4式1式1において、タップ数が多いほどフィルタ特性の自由度は高くなる。入力される信号の符号間干渉の程度によるがDVD程度の密度の場合には5タップ程度で十分である。一方BDやBDXL等の多層BDではタップ数はさらに多くてもよい。図1に示すように、タップ係数α0~α4はそれぞれ係数レベル制御器3により制御される。係数レベル制御器3は、外部から与えられる図1では、等化誤差タイミング生成器7が生成する選択信号C/Lによって、タップ係数制御モード第1のモードと、基準レベル制御モード第2のモードのどちらかに切り替えることが可能である。タップ係数制御モード時、時刻iにおけるタップ係数αjをαji、等化誤差をδi、適応制御ループゲインをγ0<γ<1とするとαjは式2の漸化式により表される。αji1=αjiγ×Xi-N-j×δi式2なお、等化誤差δiは等化誤差タイミング生成器7により生成されるが、例えばPR1,2,2,1チャネルに対する等化誤差は、ビタビ検出器出力をdiとすると式3で示すことができる。δi=Yi-M-1×di2×di-12×di-21×di-3-3式3一方、基準レベル制御モード時には、係数レベル制御器3は、基準レベルL0~L4の値を制御する。基準レベルの数は、DVDの再生信号をPRa,b,b,aチャネルで検出する場合は5本の基準レベルで良いが、PRa,b,c,dチャネルで検出する場合、8つの基準レベルを制御してもよい。一般的には、基準レベルの数は、5つ程度で十分であるが、必要に応じて基準レベルの数を増減することができる。時刻iにおける基準レベルLjをLji、等化器出力Yi、Ljレベル検出タイミングをenj、制御ループゲインをγ0<γ<1として、Ljiを漸化式で表したものが式4である。enj=0の場合Lji1=Ljienj=1の場合Lji1=1-γ×Ljiγ×Yi-M式4すなわち、係数レベル制御器3は、タップ係数制御モード時第1のモード:選択信号C/Lがロウレベル、すなわち論理レベル0のとき上記式2に基づいて、タップ係数の相関演算を行い、基準レベル制御モード時第2のモード:選択信号C/Lがハイレベル、すなわち論理レベル1のとき上記式4に基づいて、基準レベルの平均化演算を行う。図2は、上記相関演算と平均化演算を行う第1の実施形態における係数レベル制御器3のブロック図である。図2を用いて係数レベル制御器3の内部の構成について説明する。第1の実施形態における係数レベル制御器3では、上記相関演算を行うタップ係数の数タップ数、及び平均化演算を行う基準レベルの数と等しい数の係数レベル制御ユニット30を備えている。第1の実施形態では、タップ数、基準レベル数は共に5であるので、係数レベル制御ユニットの数は、5である。タップ数と基準レベル数の数が異なる場合には、タップ数と基準レベル数の内、多い方の数と同じ数だけ、係数レベル制御ユニット30を設ける必要がある。第1の実施形態では、各係数レベル制御ユニット30は、複数のタップの内所定の一つのタップの相関演算を行うと共に、複数の基準レベルの内所定の一つの基準レベルの平均化演算を行う。各係数レベル制御ユニット30は、入力される制御信号が異なるものの内部の回路構成は同一である。図2には、5個の係数レベル制御ユニットのうち、代表して一つの係数レベル制御ユニット30の内部の回路構成のみを示しているが、他の係数レベル制御ユニット30の内部の回路構成も同一である。なお、図2では、特にクロック信号は図示していないが、図2に示す各係数レベル制御ユニット30はチャネルクロック信号に同期して演算を行う。各係数レベル制御ユニット30の内部の構成のうち、タップ係数制御モードで用いられる構成について説明する。タップ係数制御モードでは、選択信号C/Lは0に設定される。乗算器39は、遅延器図1の4等により遅延した入力信号Xi-N等と、等化誤差タイミング生成器7が生成した等化誤差δiと、を乗算する。乗算器39の乗算結果は、セレクタ31を通って、加算器32とセレクタ33とレジスタ34により構成される積分器に入力され、タップ係数の演算が行われる。タップ係数制御モードでは、制御信号enjj=0~4は、論理レベル1ハイレベルを維持し、クロックサイクル毎にレジスタ34のデータは更新される。内部パラメータβ=γとして乗算後、レジスタ35にタップ係数αjj=0~4として格納する。レジスタ35の値は、タップ係数制御モードC/L=0のときに更新され、基準レベル制御モード時C/L=1には、レジスタ35の値更新は止まり、タップ係数制御モード時の直前の係数値を保持する。なお、γは2のべき乗とすることで乗算をビットシフトで置き換え可能である。前述の式2のように積分前にγを乗算するのではなく積分後に乗算することで丸め処理による精度低下を防止する。なお、δiをその極性1ビットだけとして乗算器39を単なる極性変換器に置き換えてもよい。基準レベル制御モード時C/L=1には、等化器出力Yi-Mが加算器38および32により内部レジスタ34に蓄積され、フィードバック係数が1-γの1次IIRフィルタとして動作する。ただし、enjj=0~4は、基準レベルLjとなるタイミングでのみ1となる。すなわち、平均化演算は、等化器出力Yi-Mが基準レベルL0~L4の5レベルのうち、各係数レベル制御ユニット30の担当する基準レベルL0~L4のうちいずれかになったときだけ行われる。なお、選択信号C/Lの切替直後にSET信号を一旦1とすることで、最新のタップ係数あるいは基準レベルを内部レジスタ34にセレクタ37を通してプリセットできる。この後、適応制御を開始することで最新のタップ係数あるいは基準レベルを初期値として係数制御を行うことができる。なお、図2の回路では、選択信号C/Lがハイレベルからロウレベルに切り替わり、基準レベル制御モードからタップ係数制御モードに切り替わった直後にSET信号がハイレベルとなると、レジスタ35に記憶されている最も直近に演算したタップ係数により内部レジスタ34に格納されているデータが更新される。また、選択信号C/Lがロウレベルからハイレベルに切り替わり、タップ係数制御制御モードから基準レベル制御モードに切り替わった直後にSET信号がハイレベルとなると、レジスタ36に記憶されている最も直近に演算した基準レベルにより内部レジスタ34に格納されているデータが更新される。なお、図2の回路において、RESET信号等のさらに別の初期設定信号により、レジスタ35、36の値を所定の初期設定値に設定しても良い。第1の実施形態の動作図3は、第1の実施形態によるPRML検出器の動作タイミングチャートである。図3をさらに用いて、第1の実施形態によるPRML検出器の動作について説明する。図3では特に係数レベル制御ユニット30の制御に用いられる各信号のタイミングを示している。図3において、C/Lは選択信号、SETはSET信号、タップ係数αjはレジスタ35図2参照から出力されるタップ係数αの値、基準レベルLjはレジスタ36から出力される基準レベルの値、レジスタ34出力は、内部レジスタ34の値、enjは制御信号enjの値である。図3では、クロック信号は図示していないが、係数レベル制御ユニット30はチャネルクロックに同期して動作を行う。図3において、タイミングt0~t1、及びタイミングt2以降の選択信号C/Lがハイレベルのときは、基準レベル制御モードであり、基準レベルの平均化演算を行う。また、タイミングt0以前、及びタイミングt1~t2の選択信号C/Lがロウレベルのときは、タップ係数制御モードであり、タップ係数の相関演算を行う。タイミングt0及びタイミングt2で選択信号C/Lがロウレベルからハイレベルに立ち上がりタップ係数制御モードから基準レベル制御モードに切り替わると、SET信号が立ち上がりレジスタ36から最も直近に演算した基準レベル値が読み出され、その値が1/β倍0<β<1されて内部レジスタ34にプリセットされる。また、タイミングt0~t1及びタイミングt2以降の基準レベル制御モード期間中は、制御信号enjがハイレベルとなるタイミングでのみ内部レジスタ34の値が更新されて平均化処理が行われる。また、基準レベル制御モードでは、内部レジスタ34の値が更新されるとそれにつれてレジスタ36から出力する基準レベルの値も更新される。次に、タイミングt1で選択信号C/Lがハイレベルからロウレベルに立ち下がり基準レベル制御モードからタップ係数制御モードに切り替わると、基準レベル値の更新は停止され、基準レベルを保持しているレジスタ36は直前の値を保持したまま更新をストップする。また、タイミングt1で選択信号C/Lがハイレベルからロウレベルに立ち下がり基準レベル制御モードからタップ係数制御モードに切り替った直後のタイミングでSET信号が1となり、最新のタップ係数を保持しているレジスタ35の値がセレクタ37を通って1/β倍した後、内部レジスタ34にプリセットされる。タップ係数制御モード期間中は、enjはハイレベルに固定され、クロックサイクル毎にタップ係数が更新される。第1の実施形態の効果第1の実施形態によれば、図2に示すとおり、積分に用いられる加算器32と内部レジスタ34とを、適応等化のタップ係数の相関演算と、適応型ビタビの基準レベルの平均化演算と、で共用しているので、適応等化と適応ビタビを共に採用する場合の回路規模の増大を抑えることが可能である。ここで、図12は、図10に示す特許文献1記載の従来の適応ビタビ検出器と図11に示す特許文献2記載の従来の適応等化器とを組み合わせた比較例のPRML検出器全体のブロック図である。図12において、等化器401、相関器408、遅延器404、405、等化誤差生成器409は、図11記載の等化器201、相関器204、遅延器206、205、等化誤差生成器203にそれぞれ相当する。また、ビタビ検出器402は、図10記載のブランチメトリック演算回路102、ASC回路103、パスメモリ104に相当し、デコーダ410と平均化回路LPF411は、図10のデータ推定回路105と目標値演算回路106に相当する。上記図12の構成において、相関器408には、それぞれ相関演算を行うための積分回路が必要となる。また、平均化回路LPFには、それぞれ、平均化演算を行うための図10bに示すようなIIRフィルタが必要となり、回路規模が増大する。また、特許文献3、特許文献4には、適応等化器と適応ビタビ検出器の両者を備えた光ディスク装置が記載されているが、適応等化器のタップ係数を演算する回路と適応ビタビ検出器の基準レベルを演算する回路は別であり、上記比較例と同様に回路規模が増大する特許文献3の図1、図7、図8、特許文献4の図1参照。これに対して、図2に示すように本発明の第1の実施形態では、積分に用いられる加算器32と内部レジスタ34を適応等化のタップ係数の相関演算と、適応型ビタビの基準レベルの平均化演算と、で共用しているので、適応等化と適応ビタビを共に採用する場合の回路規模の増大を抑えることが可能である。特にタップ係数の相関演算と、基準レベルの平均化演算と、に用いられる積分器の構成要素である加算器32、内部レジスタ34は桁落ちによる演算精度低下を防ぐため、乗算器39、加算器38、レジスタ35、36等より多桁の加算器、レジスタを使用する必要がある。例えば、乗算器39、加算器38、レジスタ35、36が8ビット程度であるとしても、加算器32、内部レジスタ34は、20桁程度は必要になる。第1の実施形態では、この多桁の積分器累算器を共用できるのでその効果は大きい。なお、図2に示す例では、専用の回路としてレジスタ35と36を設け、それぞれ最新のタップ係数と基準レベルを格納しているが、レジスタ35、レジスタ36やセレクタ37を削除し、内部レジスタ34を外部からシステムコントローラ等によりリードライト可能な構成とすることにより、システムコントローラによりソフトウェア上に内部レジスタ34を保持、再プリセットする手順を組み込むことで実現してもよい。さらに、選択信号C/Lを時分割により随時、タップ係数制御モードと基準レベル制御モードとを繰り返し切り替えるようにしてもよい。これによりタップ係数の適応制御と基準レベルの適応制御の両機能を見かけ上同時に実現することができる。ただし、実際には、タップ係数の適応制御を行うときには、基準レベルを固定してタップ係数を最適な状態に制御している。また、基準レベルの適応制御を行うときには、タップ係数を最適な状態に制御している。適応等化器と適応ビタビを共に用いる場合には、適応等化のタップ係数と適応ビタビの基準レベルとは相互に関係するので、両者を完全に同時に最適化しようとすると、システムが安定した状態にならない恐れもあるが、第1の実施形態によれば、適応等化のタップ係数の自動制御と適応ビタビの基準レベルの自動制御を共に行う場合も、タップ係数を最適化するときには、基準レベルを一定の値に固定して最適化を行い、基準レベルを最適化するときには、タップ係数を一定の値に固定して最適化を行っているので、常にシステムが安定した状態に収まるように制御することが可能である。また、最初にタップ係数を固定して基準レベルを最適な状態に制御し、その後、最適な状態に設定された基準レベルに基づいて、タップ係数を再度最適な状態に設定しなおしてもよい。逆に、最初に基準レベルを固定してタップ係数を最適な状態に制御し、その後、最適な状態に設定されたタップ係数に基づいて、基準レベルを再度最適な状態に設定しなおしてもよい。タップ係数の調整と基準レベルの調整を複数回繰り返すことにより、ビタビ検出器から出力される2値信号がより安定した状態になるならば、2値信号が最適化された状態に落ち着くまで、タップ係数の調整と基準レベルの調整を繰り返しても良い。特に、最初に適応等化によりおおまかな調整を行い、タップ係数を調整し、その調整されたタップ係数に基づいて、適応ビタビにより、非線形な微調整を行うこともできる。その後、入力信号Xi等に変化が生じ、ビタビ検出器から出力される2値信号が不安定な状態になった場合には、変化した入力信号Xi等のレベルに合わせてタップ係数と基準レベルの調整をやり直すこともできる。[第2の実施形態]第2の実施形態の構成図4は、第2の実施形態によるPRML検出器10a全体のブロック図である。図4において、図1に示す第1の実施形態によるPRML検出器10全体の構成とほぼ同一である部分は、同一の符号を付し、重複する説明は省略する。図4に示す第2の実施形態によるPRML検出器10aは、係数レベル制御器3aを備えている。また、SET信号が等化誤差タイミング生成器7から係数レベル制御器3aには接続されていない。その他の構成はおおよそ第1に示す第1の実施形態によるPRML検出器10全体の構成とほぼ同一である。図5は、第2の実施形態における係数レベル制御器3aのブロック図である。図5において、図2に示す第1の実施形態における係数レベル制御器3の構成とほぼ同一である部分は、同一の符号を付し、重複する説明は省略する。第1の実施形態では、相関演算を行うタップ係数の数タップ数、及び平均化演算を行う基準レベルの数と等しい数の係数レベル制御ユニット30を設け、各係数レベル制御ユニット毎に加算器32等の演算回路を設けていた。一方、第2の実施形態では、各基準レベル及び各タップ係数の演算を行う演算回路を共用化して、演算回路の回路規模をさらに削減している。例えば、第1の実施形態では、乗算器39、加算器38、加算器32をそれぞれ5個の係数レベル制御ユニット30毎に設けていた。これに対して、図5に示す第2の実施形態の係数レベル制御器3aでは、タップ数、基準レベルの数によらず、乗算器39、加算器38、加算器32の数は1つである。すなわち、各タップ係数の演算、各基準レベルの演算で乗算器39、加算器38、加算器32を共用化し、時分割で各タップ係数の演算及び各基準レベルの演算を行っている。図5において、タップ係数制御モード選択信号C/Lがロウレベルでは、各タップの位相にあわせた等化器入力Xi-N、Xi-N-1、Xi-N-2、Xi-N-3、Xi-N-4がセレクタ310により1つ選択されて乗算器39により等化誤差δiとの乗算がなされる。これがセレクタ31を通って加算器32とレジスタ34aにより積分される。積分値を保持するレジスタ34aは各タップ分用意し、セレクタ311とセレクタ313により選択後加算器32の入力にフィードバックされる。制御部314の制御に基づいて、セレクタ310と311が切り替わり各タップ係数の修正動作が時分割で実現される。タップ毎に設けられた複数のレジスタ34aに格納された値はそれぞれ、β倍されてタップ係数α0~α4として出力される。一方、基準レベル制御モード選択信号C/Lがハイレベルでは、遅延器6により遅延された等化器出力Yi-Mが加算器38、32およびセレクタ31を経由して選択的に積算される。各基準レベルに対応した設けられた複数のレジスタ34bのうち制御信号enenは、en0~en4のいずれかがハイレベルとなるものが選択的にセレクタ312より出力されてセレクタ313を経由してフィードバックされる。また、基準レベル毎に設けられた複数のレジスタ34bに格納された値はそれぞれ、γ倍されて基準レベルL0~L4として出力される。第2の実施形態の動作図6は、第2の実施形態によるPRML検出器の動作タイミングチャートである。図6をさらに用いて、第2の実施形態によるPRML検出器の動作について説明する。図6では特に係数レベル制御器3aの制御に用いられる各信号のタイミングを示している。図6において、C/Lは選択信号、α0~α4は係数レベル制御器3aから出力される各タップ係数の値、L0~L4は係数レベル制御器3aから出力される各基準レベルの値、加算器32出力は、加算器32から出力される値である。図6には、システムクロック信号は図示していないが、係数レベル制御器3aはシステムクロックに同期して動作を行う。図6において、タイミングt0~t1、及びタイミングt2以降の選択信号C/Lがハイレベルのときは、基準レベル制御モードであり、基準レベルの平均化演算を行う。また、タイミングt0以前、及びタイミングt1~t2の選択信号C/Lがロウレベルのときは、タップ係数制御モードであり、タップ係数の相関演算を行う。タイミングt0及びタイミングt2で選択信号C/Lがロウレベルからハイレベルに立ち上がりタップ係数制御モードから基準レベル制御モードに切り替わると、基準レベルの演算が開始され、基準レベルL0~L4が更新される。また、タップ係数α0~α4は基準レベル制御モードに切り替わる直前の値を保持する。次に、タイミングt1で選択信号C/Lがハイレベルからロウレベルに立ち下がり基準レベル制御モードからタップ係数制御モードに切り替わると、基準レベルL0~L4の更新は停止され、タップ係数の演算が開始され、タップ係数α0~α4が更新される。図3に示す第1の実施形態によるPRML検出器の動作タイミングチャートでは、タップ係数制御モード時に毎クロックごとに係数の修正が行われたが、図6に示す第2の実施形態によるPRML検出器の動作タイミングチャートでは、時分割演算を行うためα0→α1→α2→α3→α4→α0のようにある時刻で1つのタップ係数だけが更新される。従って全体のタップ係数の収束時間が長くなる。一方、基準レベル制御動作は時定数が長くなることはない。これは基準レベルの平均化動作で2つのレベルが同時に更新されることがないためである。第2の実施形態の効果第2の実施形態でも第1の実施形態と同様の効果が得られるが、特に第2の実施形態固有の効果について説明する。第2の実施形態では、適応等化器によるタップ係数の自動制御と、適応ビタビ検出器による基準レベルの自動制御におけるタップ係数の相関演算と基準レベルの平均化演算を共通の加算器を用いて演算することに加えて、複数のタップ係数の相関演算と複数の基準レベルの平均化演算を共通の加算器を時分割に用いて共用化している。従って、第1の実施形態よりさらに、係数レベル制御器の回路規模を小さく抑えることができる。この場合、図6を用いて説明したように適応等化時のタップ係数の係数収束時間は第1の実施形態に比べてタップ係数の桁数倍の時間がかかることになる。通常タップ係数は比較的ゆっくりと追従させる場合が多くタップ係数の追従を多少遅くしても性能的になんら変わらないことが多い。また、適応ビタビ動作での基準レベルの更新は、同時に複数の基準レベルを更新する必要はないので、複数の基準レベルの更新を時分割で行っても特に、応答が遅くなることはない。なお、図5に示す第2の実施形態の構成では、加算器32は、タップ係数の演算と基準レベルの演算で共通であるが、内部レジスタは、タップ係数を保持する内部レジスタ34aと基準レベルを保持する内部レジスタ34bをそれぞれ別々に設けているため、内部レジスタ34a、34b以外に、タップ係数値や基準レベル値を保持するレジスタ図2のレジスタ35、36等を設ける必要がなく、タップ係数制御モードと基準レベル制御モードとの切替時にSET信号によって初期化する必要がない。[第3の実施形態]図7は、第3の実施形態による光ディスク装置全体のブロック図である。図7において、図1に示す第1の実施形態によるPRML検出器、図4に示す第2の実施形態によるPRML検出器と同一である部分については、同一の符号を付し、重複する説明は省略する。図7において、光ディスク501は、BD、BDXLなどの多層BD、DVDなどの光ディスクである。光ディスク装置50は、光ディスク501に書きこまれている情報を少なくとも読み出す機能を有する装置である。光ディスク装置50は、光ディスク501に情報を書き込む機能を有していてもよいが、図7では、光ディスク501に情報を書き込む機能及びその機能に関連する構成については、省略している。光ディスク装置50の内部の構成について説明する。光ヘッド51は、光ディスク501の表面に光、紫外線、赤外線等のレーザーを照射し、反射光を検出し、電気信号に変換する。サーボ53は、光ヘッド51を駆動する。また、光ディスク装置50には、光ディスクを所定の速度で回転させる機能が備わっているが、ここではその機能の説明は省略する。プリアンプRFAMP52は、光ヘッド51により検出された電気信号を増幅する。PLL回路54は、プリアンプ52により増幅された信号からクロック信号を検出し、クロック信号に同期した信号をA/Dコンバータ55に供給する。A/Dコンバータ55は、プリアンプ52により増幅された信号をPLL回路54が検出したクロック信号に同期してデジタル信号に変換してPRML検出器10aに入力信号Xiとして供給する。A/Dコンバータ55出力からデジタル的に位相誤差および周波数制御値を生成し、D/Aコンバーター出力でVCOVoltageControlledOscillatorを制御してサンプリングクロックを生成するPLL構成でもよい。また固定周波数のクロックでサンプリング後にリサンプラにより位相タイミングを制御するサンプル補間型のPLL方式でも構わない。PRML検出器10aは、すでに第2の実施形態で説明したPRML検出器10aと同一である。PRML検出器10aの内部の構成については、すでに第2の実施形態で説明済みであるので省略する。同期判定器56は、PLL回路54の状態から光ディスク501から同期した情報が検出できているか否かを判定する。例えばPLL回路54内の位相誤差信号を平均化し、その最大振幅を特定閾値で判別するなどの方法でもよい。光ディスク501から同期した情報が検出できていない場合は、PRML検出器10aの係数レベル制御器3aをリセットし、係数レベル制御器3aが保持しているタップ係数α0~α4、基準レベルL0~L4を初期設定する。一方、同期判定器56は、光ディスク501から同期した情報が検出できていると判定した場合、係数レベル制御器3aのリセット状態を解除する。すると、PRML検出器10aは、入力信号Xiのレベル等に応じて適応等化、適応ビタビ検出を行い、復号した信号を2値データとして出力する。光ディスク装置50としては、さらに2値データから音声や画像を再生する機能が含まれるが図7ではその機能の説明は省略している。[第3の実施形態の第1の変形例]図8は、第3の実施形態の第1の変形例による光ディスク装置50a全体のブロック図である。図7の第3の実施形態の光ディスク装置50の同期判定器56は、PLL回路54の状態により、光ディスク501から同期した情報が検出できているか否かを判定していたが、図8の光ディスク装置50aの同期判定器56aは、ビタビ検出器2が復号した2値データに含まれる同期信号から同期状態を判定している。この同期信号はDVDでは1488チャネルクロック周期毎に埋め込まれたSYNCパタンとし、その連続性より同期状態を判別する構成でもよい。第1の変形例の光ディスク装置50aは、同期判定器56aの入力信号が第3の実施形態の実施形態の光ディスク装置50と異なるだけであり、その他の構成は、図7に示す第3の実施形態の光ディスク装置50と同一である。[第3の実施形態の第2の変形例]図9は、第3の実施形態の第2の変形例による光ディスク装置50b全体のブロック図である。図9の光ディスク装置50bの同期判定器56bは、PLL回路54の出力信号とビタビ検出器2が復号した2値データに含まれる同期信号の両方から同期状態を判定している。第2の変形例の光ディスク装置50bは、同期判定器56bの入力信号が第3の実施形態の実施形態の光ディスク装置50と異なるだけであり、その他の構成は、図7に示す第3の実施形態の光ディスク装置50と同一である。なお、上記図7乃至図9の光ディスク装置50、50a、50bでは、PRML検出器として第2の実施形態のPRML検出器10aを用いる例について説明したが、PRML検出器として第1の実施形態のPRML検出器10を第2の実施形態のPRML検出器10aに代えて用いることももちろん可能である。上記第3の実施形態及びその変形例の光ディスク装置50、50a、50bによれば、適応等化する等化器と適応ビタビ検出器が備わっているので、光ディスクの記録密度が高密度である場合や、光ディスク501が多層のディスクである場合にも、確実に光ディスク501の情報が再生できる。さらに、適応等化器のタップ係数の相関演算と、適応ビタビの基準レベルの平均化演算を共通の加算器を用いて演算するので回路規模の増大を抑えることができる。さらに、光ディスク501から同期した情報が検出できていないときは、適応等化器のタップ係数と適応ビタビの基準レベルを初期化するので、常に安定した動作を行うことができる。上記第3の実施形態及びその変形例では、光ディスク501から得られた情報を再生する装置にPRML検出器を応用する実施形態について説明したが、第1、第2の実施形態のPRML検出器は、例えば磁気ディスク装置などの光ディスク以外の媒体から入力した信号や伝送された信号に含まれるデジタル情報を検出する情報検出装置に用いることも可能である。本発明の全開示特許請求の範囲及び図面を含むの枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。"