集積回路におけるグローバル電源配電網において、i1つ以上の電源に連結され、iiメッシュの複数の第1のレールを形成するように構成された導電材料の第1の層であって、前記第1のレールは、a前記集積回路のコアロジックの1つ以上のコンポーネントに電源を供給し、b前記集積回路の第1の軸に対して位置合わせされ、c前記メッシュが前記第1の軸に沿って前記集積回路の境界から前記集積回路の中心に一様な電圧傾度を有するように構成された1つ以上のパラメータを有することを特徴とする第1の層と、i前記1つ以上の電源に連結され、ii前記メッシュの複数の第2のレールを形成するように構成された導電材料の第2の層であって、前記第2のレールは、a前記コアロジックの1つ以上のコンポーネントに電源を供給し、b前記集積回路の第2の軸に対して位置合わせされ、c前記メッシュが前記第2の軸に沿って前記集積回路の境界から前記集積回路の中心に一様な電圧傾度を有するように構成された1つ以上のパラメータを有することを特徴とする第2の層と、を備えるグローバル電源配電網。i前記複数の第1のレールの前記1つ以上のパラメータは、前記複数の第1のレールのそれぞれの幅を備え、ii前記複数の第1のレールのそれぞれの前記幅は、前記集積回路の中心に最も近く配置された前記第1のレールが最も細い幅を有し、前記集積回路の境界に最も近い前記第1のレールが最も太い幅を有するように、前記第1のレールが前記集積回路の中心に接近して位置されるにつれて細くなることを特徴とする請求項1に記載のグローバル電源配電網。i前記複数の第2のレールの前記1つ以上のパラメータは、前記複数の第2のレールのそれぞれの幅を備え、ii前記複数の第2のレールのそれぞれの前記幅は、前記集積回路の中心に最も近く配置された前記第2のレールが最も細い幅を有し、前記集積回路の境界に最も近い前記第2のレールが最も太い幅を有するように、前記第2のレールが前記集積回路の中心に接近して位置されるにつれて細くなることを特徴とする請求項1に記載のグローバル電源配電網。i前記複数の第1のレールの前記1つ以上のパラメータは、前記複数の第1のレールのそれぞれの間の間隔を備え、ii前記複数の第1のレールのそれぞれの間の前記間隔は、前記集積回路の中心に最も近く配置された前記第1のレールが前記第1のレールとの間の最も大きい間隔を有し、前記集積回路の境界に最も近い前記第1のレールが最も小さい間隔を有するように、前記集積回路の中心に向かって大きくなることを特徴とする請求項1に記載のグローバル電源配電網。i前記複数の第2のレールの前記1つ以上のパラメータは、前記複数の第2のレールのそれぞれの間の間隔を備え、ii前記複数の第2のレールのそれぞれの間の前記間隔は、前記集積回路の中心に最も近く配置された前記第2のレールが前記第2のレールとの間の最も大きい間隔を有し、前記集積回路の境界に最も近い前記第2のレールが最も小さい間隔を有するように、前記集積回路の中心に向かって大きくなることを特徴とする請求項1に記載のグローバル電源配電網。前記1つ以上のパラメータは、前記複数の第1のレール、前記複数の第2のレール、又は前記複数の第1のレールと前記複数の第2のレールの組み合わせの金属化率密度を備えることを特徴とする請求項1に記載のグローバル電源配電網。前記グローバル電源配電網は、前記集積回路の行列ローレベル電源送電網に連結されることを特徴とする請求項1に記載のグローバル電源配電網。i前記複数の第1のレールは、非均一間隔、非均一幅、又は非均一間隔と非均一幅の両方を有し、ii前記複数の第2のレールは、非均一間隔、非均一幅、又は非均一間隔と非均一幅の両方を有し、iii1つ以上の前記第1のレールは、前記集積回路の全ての表面に亘って延びず、iv1つ以上の前記第2のレールは、前記集積回路の全ての表面に亘って延びないことを特徴とする請求項1に記載のグローバル電源配電網。集積回路におけるグローバル電源配電網を最適化する方法において、Ai1つ以上の電源に連結され、iiメッシュの複数の第1のレールを形成するように構成された導電材料の第1の層を設計するステップであって、前記第1のレールは、a前記集積回路のコアロジックの1つ以上のコンポーネントに電源を供給し、b前記集積回路の第1の軸に対して位置合わせされることを特徴とするステップと、Bi前記1つ以上の電源に連結され、ii前記メッシュの複数の第2のレールを形成するように構成された導電材料の第2の層を設計するステップであって、前記第2のレールは、a前記コアロジックの1つ以上のコンポーネントに電源を供給し、b前記集積回路の第2の軸に対して位置合わせされることを特徴とするステップと、C前記メッシュが、前記第1の軸、前記第2の軸、又は前記第1の軸と前記第2の軸の両方に沿って前記集積回路の境界から前記集積回路の中心に一様な電圧傾度を有するように、i前記第1のレール、ii前記第2のレール、又はiii前記第1のレールと前記第2のレールの組み合わせの1つ以上のパラメータを修正するステップと、を備える方法。i前記複数の第1のレールの前記1つ以上のパラメータは、前記複数の第1のレールのそれぞれの幅を備え、ii前記複数の第1のレールのそれぞれの前記幅は、前記集積回路の中心に最も近い前記第1のレールが最も細い幅を有し、前記集積回路の境界に最も近い前記第1のレールが最も太い幅を有するように、前記第1のレールが前記集積回路の中心に接近して位置されるにつれて細くなることを特徴とする請求項9に記載の方法。i前記複数の第2のレールの前記1つ以上のパラメータは、前記複数の第2のレールのそれぞれの幅を備え、ii前記複数の第2のレールのそれぞれの前記幅は、前記集積回路の中心に最も近く配置された前記第2のレールが最も細い幅を有し、前記集積回路の境界に最も近い前記第2のレールが最も太い幅を有するように、前記第2のレールが前記集積回路の中心に接近して位置されるにつれて細くなることを特徴とする請求項9に記載の方法。i前記複数の第1のレールの前記1つ以上のパラメータは、前記複数の第1のレールのそれぞれの間の間隔を備え、ii前記複数の第1のレールのそれぞれの間の前記間隔は、前記集積回路の中心に最も近く配置された前記第1のレールが前記第1のレールとの間の最も大きい間隔を有し、前記集積回路の境界に最も近い前記第1のレールが最も小さい間隔を有するように、前記集積回路の中心に向かって大きくなることを特徴とする請求項9に記載の方法。i前記複数の第2のレールの前記1つ以上のパラメータは、前記複数の第2のレールのそれぞれの間の間隔を備え、ii前記複数の第2のレールのそれぞれの間の前記間隔は、前記集積回路の中心に最も近い前記第2のレールが前記第2のレールとの間の最も大きい間隔を有し、前記集積回路の境界に最も近い前記第2のレールが最も小さい間隔を有するように、前記集積回路の中心に向かって大きくなることを特徴とする請求項9に記載の方法。前記1つ以上のパラメータは、前記複数の第1のレール、前記複数の第2のレール、又は前記複数の第1のレールと前記複数の第2のレールの組み合わせの金属化率密度を備えることを特徴とする請求項9に記載の方法。前記複数の第1のレールの前記1つ以上のパラメータ、前記複数の第2のレール、又は前記複数の第1のレールと前記複数の第2のレールの組み合わせは、最悪のケースのローカル電源の電圧降下を最小化するために修正されることを特徴とする請求項9に記載の方法。D結合されたメッシュを作成するために、2つ以上の前記メッシュを相互に重ねるステップであって、前記メッシュのそれぞれの前記1つ以上のパラメータのそれぞれは、前記結合されたメッシュを最適化するために修正されることを特徴とするステップを更に備える請求項9に記載の方法。i前記複数の第1のレールは、非均一間隔、非均一幅、又は非均一間隔と非均一幅の両方を有し、ii前記複数の第2のレールは、非均一間隔、非均一幅、又は非均一間隔と非均一幅の両方を有し、iii1つ以上の前記第1のレールは、前記集積回路の全ての表面に亘って延びず、iv1つ以上の前記第2のレールは、前記集積回路の全ての表面に亘って延びないことを特徴とする請求項9に記載の方法。コンピュータに以下のステップを実行させるように構成されたコンピュータ可読媒体に格納されたコンピュータ実行可能命令を備える設計ツールにおいて、A導電材料の第1の層の1つ以上のパラメータを定義するためのユーザ入力を受信するステップであって、前記導電材料の第1の層は、i1つ以上の電源に連結され、iiメッシュの複数の第1のレールを形成するように構成され、前記第1のレールは、a集積回路のコアロジックの1つ以上のコンポーネントに電源を供給し、b前記集積回路の第1の軸に対して位置合わせされることを特徴とするステップと、B導電材料の第2の層の1つ以上のパラメータを定義するためのユーザ入力を受信するステップであって、前記導電材料の第2の層は、i前記1つ以上の電源に連結され、ii前記メッシュの複数の第2のレールを形成するように構成され、前記第2のレールは、a前記コアロジックの1つ以上のコンポーネントに電源を供給し、b前記集積回路の第2の軸に対して位置合わせされることを特徴とするステップと、C前記メッシュが、前記第1の軸、前記第2の軸、又は前記第1の軸と前記第2の軸の両方に沿って前記集積回路の境界から前記集積回路の中心に一様な電圧傾度を有するように、i前記第1のレール、ii前記第2のレール、又はiii前記第1のレールと前記第2のレールの組み合わせの前記1つ以上のパラメータを修正するステップと、を備える設計ツール。i前記複数の第1のレールの前記1つ以上のパラメータは、前記複数の第1のレールのそれぞれの幅を備え、ii前記複数の第1のレールのそれぞれの前記幅は、前記集積回路の中心に最も近く配置された前記第1のレールが最も細い幅を有し、前記集積回路の境界に最も近い前記第1のレールが最も太い幅を有するように、前記第1のレールが前記集積回路の中心に接近して位置されるにつれて細くなることを特徴とする請求項18に記載の設計ツール。i前記複数の第2のレールの前記1つ以上のパラメータは、前記複数の第2のレールのそれぞれの幅を備え、ii前記複数の第2のレールのそれぞれの前記幅は、前記集積回路の中心に最も近く配置された前記第2のレールが最も細い幅を有し、前記集積回路の境界に最も近い前記第2のレールが最も太い幅を有するように、前記第2のレールが前記集積回路の中心に接近して位置されるにつれて細くなることを特徴とする請求項18に記載の設計ツール。近くに配置される回路が互いに連絡する可能性が非常に高いので、ローカル電源接続は一致している必要がある。回路が相互に密接しているときは、回路のそれぞれの電源間の電圧整合が重要になる。回路が相互に密接しているときは、回路のそれぞれの電源間の電圧整合はより重要になる。規則的なパワーグリッドは不連続性のない平滑電圧勾配を提供することができるので、規則的なパワーグリッドは電圧整合を容易にする。しかしながら、境界の近くのみに予めルート割当されたパワーグリッドと電源接続とを有する予めルート割当された回路は、不連続性を引き起こす場合がある。予めルート割当された回路の信号インタフェースが電源電圧レベルによるタイミング誤りに堅調になるように設計されているならば、不連続性の生成はそれほど重要ではない。また、パッケージピンのパワーとグランドの配置は、PC基板設計者とIC設計者の両方の要求を比較考慮しなければならない。妥協は、選択されたパッケージ技術のためにしばしばなされる。ワイヤボンドパッケージが用いられるとき、パワーとグランドの接続はICの縁から行われ、パワーとグランドはICの全体に亘って供給される。フリップチップ実装では、パワーとグランドの接続は、ダイのより中心に接続することができる。しかしながら、再配線層は、それでもなお電源接続における対称性と規則性を除去することができる制約を課す。不規則に配置された点源即ち、パワーとグランドのIO接続と規則的な配電グリッドオンチップの使用は、ダイに亘ってパワーとグランドの電圧の不規則性を確保する。均一にパワー機器を配置するとき、ICのトランジスタがモデル化されれば、従来のワイヤボンドパッケージを用いるICはダイの中央の一帯に電圧降下を有するだろう。電圧は境界の近くの場所でのみ維持されるだろう。電圧降下は、ネットの縁の近くのいくつかの場所からのネットドレーピングのように視覚化することができる。従来のパワーとグランドのルート割当は厳密なレギュラーグリッドに従う。しかしながら、パワーメッシュ即ち、グリッドにおける電流の解析は、ICの中央の近くのほぼ0から正に電源のIO接続における最高値まで、電流の指数関数的な増加を示す。IC上の金属ルート割当は、いくらかの抵抗を有する。金属ルート割当の抵抗の影響は完全に排除することができない。多くの全ての電圧降下が、より高い電流のために電源の接続のすぐ近くで発生する。パワーグリッド上の金属抵抗の影響を低減するパワーグリッドの最適化のための方法及び/又は装置を得ることは望ましいだろう。本発明は、導電材料の第1の層と導電材料の第2の層とを備える集積回路におけるグローバル電源配電回路網に関する。導電材料の第1の層は、i1つ以上の電源に連結され、iiメッシュの複数の第1のレールを形成するように構成されるだろう。第1のレールは、a集積回路のコアロジックの1つ以上のコンポーネントに電源を供給し、b集積回路の第1の軸に対して位置合わせされ、cメッシュが第1の軸に沿って集積回路の境界から集積回路の中心に一様な電圧傾度を有するように構成された1つ以上のパラメータを有するだろう。導電材料の第2の層は、i1つ以上の電源に連結され、iiメッシュの複数の第2のレールを形成するように構成されるだろう。第2のレールは、aコアロジックの1つ以上のコンポーネントに電源を供給し、b集積回路の第2の軸に対して位置合わせされ、cメッシュが第2の軸に沿って集積回路の境界から集積回路の中心に一様な電圧傾度を有するように構成された1つ以上のパラメータを有するだろう。本発明の目的、特徴、利点は、iパワールート割当密度を効果的に増加し、ii電源供給源の近くのパワールート割当抵抗を低減し、iii電源供給源の近くで電流が指数関数的に増加することを考慮に入れ、iv信号ルート割当がより密であり、より多くのルート割当リソースが必要とされる領域で例えば、ICの縁の近くよりもむしろICの中央で信号ルート割当の基準を考慮に入れ、vICのそれぞれの領域における最大電流サージ要求を考慮に入れ、vi電源が最小の不連続性を有する滑らかな勾配を示すようにローカル電源電圧降下を計算し、vii配線密度の観点から電源配線を行い、viii配電のためにICの外縁近くの信号ルート割当リソースを使用し、ix自動配置配線ツールによって信号ルート割当リソースを向上させるために部分的な電源グリッドを用い、xコアロジックに対するIR電圧ドロップを最小限に抑えるための最良の電源密度の系統的な記述を提供し、xi回路配置に拘束されず、及び/又はxii電流が大きくなる部分のパワールート割当をより大きく又は密に配置することによってパワーレールにおける電気移動問題を緩和する、集積回路のグローバルパワーグリッドの最適化のための方法及び/又は装置を提供することを含む。これらと他の本発明の目的、特徴、利点は、以下の明細書と添付された特許請求の範囲と図面とから明らかになるだろう。本発明は、一般に、集積回路ICにおけるコアロジックにパワーを供給するグローバルパワールート割当リソースを最適化するために、不規則な配置、及び/又は不規則なサイズ例えば、幅のパワールート割当を実現するための方法を提供する。本発明は、信号ルート割当リソース、ローカル及び/又はグローバルIRドロップ、及び/又はICのフレキシブルなピン配置の相反する要求を比較考慮するだろう。電源の接続のすぐ近くでパワールート割当幅を増加させることは、一般に、ローカル及びグローバルのIRドロップを向上させるのに有用である。一例では、本発明は、ICのコアロジックに対するグローバルIRドロップを最小限に抑えるための最良のケースのグローバル電源密度の系統的な記述を提供するだろう。一例では、系統的な記述は、犠牲の大きい例えば、時間と計算能力の観点から第2の解析なしに、ローベーススタンダードセル又はゲートアレイ回路配置を考慮せずに提供されるだろう。本発明によるグローバル電源ルート割当の最適化は、一般に、回路配置によって拘束されない。本発明によるグローバル電源ルート割当は、一般に、集積回路の1つ以上のローレベルローベース電源グリッドに加えて実現される。ローベースローレベル電源グリッドは、特定のIC設計の特定のセル例えば、スタンダードセル、ゲートアレイ等のサイズ及び/又は配置におけるバリエーションを提供するように構成されるだろう。グローバル電源ルート割当は、一般に、ローベースローレベル電源グリッドに連結される例えば、ビアを用いて。ローベースローレベル電源グリッドは、一般に、グローバル電源ルート割当から主回路類の様々なコンポーネントにパワーを伝送する。一般に、ICのコアロジックに対するグローバル電源配線は、配線密度の立場から論じられるだろう。本発明による配線密度アプローチは、可変間隔及び/又は可変幅方法論の簡単な開発を可能にするだろう。また、本発明による配線密度アプローチは、ICに亘って不連続であろう部分的な電源グリッドを可能にするだろう。部分的な電源グリッドは、自動配置配線ツールによってICの中心で使用される信号ルート割当リソースを向上するだろう。また、部分的な電源グリッドは、配電のためにICの境界の近くの信号ルート割当リソースを利用するだろう。しかしながら、電源ルート割当のための金属の使用に対するある程度の実際的な限界があるだろう。信号トレースも金属ルート割当によって接続されるだろう。また、ローレベル電源グリッドは、ローカルパワーメッシュとして示され、ローレベル電源グリッドは、金属の最下レベルか、又は対応するローでセル間例えば、金属1層及び/又は金属2層のパワーとグランドを相互に連結させるレベルだろう。多くのローカルパワーメッシュ設計は、一般に、平らに配置されたローにセルが配置されることを可能にするために規則的なレイアウトを有する。ローは、単に配置によって自動的なパワーと接地の接続を提供するだろう。他のローカルパワーメッシュは、特定用途の基準を満たすためにより複雑なレイアウトを有するだろう。また、グローバル電源ルート割当は、グローバルパワーメッシュとして示され、一般に、チップ上の他の全てのパワールート割当を備える。グローバルパワーメッシュは、限定されるものではないが、パワーとグランドのために用いられる最上部の層以下の全ての金属層を含むだろう。チップ設計で用いられる金属層の数は、多くの要因例えば、コスト、ルート割当密度基準等に依存して変化するだろう。一般に、最上部の金属層は、低抵抗性ルート割当を提供するために下部の金属層よりも厚く作製されるだろう。上部の金属レベルは、一般に、グローバルパワールート割当のために広範囲に用いられる。また、中央の金属層は、重要なグローバルパワールート割当のために用いられるだろう。グローバルパワーメッシュとローカルパワーメッシュは、一般に、IC上のパワーとグランドを全て相互に連結させる一定間隔の金属層間ビアのスタックにより接続される。いくつかの実施の形態では、各金属の層ごとにICの縁に対して主な方向例えば、水平方向又は垂直方向関係を有するだろう。例えば、偶数の金属層は、主として垂直にルート割当されるだろうが、奇数の層は、水平にルート割当されるだろう、又は逆もまた同様である。いくつかの実施の形態では、グローバルルート割当が複数の金属層を含むならば、水平な金属層が互いに繰り返され、垂直層が互いに繰り返されるだろう。別の層上のパワートレースとグランドトレースを相互に連結させるために、ビアスタックは一定間隔で配置されるだろう。最上部のいくらかの例えば、2層のみが全てのグローバルパワールート割当のために用いられても、IC上の全てのパワーとグランドを相互に接続するために、ビアスタックはグローバルパワーから一定間隔のローカルパワールート割当まで作製されるだろう。図1を参照すると、電源レール50の一般的な1次元モデルの一例を説明する図が示される。電源レール50は、電源の近くのパワーグリッドのための密な金属ルート割当の実施の形態を明示する。電源レール50は、抵抗R0~R3と電流シンクI0~I3を備えるとしてモデル化されるだろう。電源レール50のそれぞれのセグメントによるローカルIRドロップは、一般に、電源から離れると増加する。様々な金属抵抗R0~R3に対するIRドロップの一例が以下の表1で示される:対比が共通のベースラインを有するように、データの3つの行は全て、同一の総金属量を意味するだろう。値の上部の行は、一般に、規則的な間隔、一定幅のパワーレールのそれぞれが同一の抵抗値を有する一例を示す。値の中央の列は、ランダムな抵抗値の一例を示すだろう。ランダムな抵抗値を用いる総IRドロップは優れるだろう。しかしながら、ランダムな抵抗値のローカルIRドロップは、R1とR2の抵抗間の不連続性のために上部の行よりも高いだろう。値の下部の行は、一般に、抵抗の最適化されたセットを示す。最適化された抵抗セットは、総IRドロップを規則的な間隔/幅の行以下に適切に維持する一方でローカルIRドロップをかなり向上させるだろう。列R0における値は、抵抗R0の金属抵抗の一例を意味する。列R1における値は、抵抗R1の金属抵抗の一例を意味する。列R2における値は、抵抗R2の金属抵抗の一例を意味する。列R3における値は、抵抗R3の金属抵抗の一例を意味する。列総IRμVにおける値は、R0~R3の特定の値に対する電源レール50に亘る総IRドロップを意味する。列ローカルIRμVにおける値は、任意の隣接した2つの電流シンク例えば、I0とI1の間、I1とI2の間、I2とI3の間等の間のVddの最悪の変動例えば、最高IRドロップを意味する。表1における総IRとローカルIRの値は、電流シンクI0~I3のそれぞれが等しく1μAを得る一例を示す。電源レール50例えば、抵抗R0~R3のそれぞれのセグメントに対するIRドロップが実質的に等しいとき、最悪のケースのIRドロップは最小限に抑えられるだろう。例えば、表1における値の下部の行は、それぞれのローカルIRドロップが実質的に定数に等しくなるようにセグメント金属抵抗を調節することによる最悪のケースのIRドロップの最小化を示す。表1における値の上部の行は、従来の規則的に配置され、均一幅のパワーグリッドに対するIRドロップを意味する。表1の上部の行と表1の下部の行との対比は、本発明によって実現されたパワーグリッドによって向上されるであろうそれぞれのローカルスタブの最悪のIRドロップと総IRドロップの両方を示す。下部の行は、一般に、3つの行の中の好適な妥協を意味する。下部の行におけるローカルIRドロップは低下し、その結果、回路のローカルパフォーマンスが一致する。より高いローカルIRドロップは、最終的にフリップフロップスキャンチェーン及び/又は通常のロジック回路におけるホールド違反をもたらすだろう。それぞれの抵抗素子に対する一定のIRドロップの維持は以下の不変要因の保存に等しいだろう:電圧降下=電流密度長さIRドロップの問題は、電源に接近するにつれて指数関数的に増加する、それぞれのパワーセグメントの合計電流を得ることによって解決されるだろう例えば、セグメントの合計電流は、電源に近いセグメントに対して指数関数的に高くなる。図2を参照すると、本発明の実施の形態による集積回路102のパワーグリッド100の図が示される。パワーグリッド100は、一般に、集積回路102のためのグローバルパワー配電網を実現する。パワーグリッド100は、複数のトレース例えば、ワイヤ、レール等110a~110n、複数のトレース例えばワイヤ、レール等120a~120nを備えるだろう。一例では、トレース110a~110nは、トレース120a~120nに直交するだろう。トレース110a~110nは、回路102の第1の軸例えば、垂直軸に対して位置合わせされ、トレース120a~120nは、回路102の第2の軸例えば、水平軸に対して位置合わせされるだろう。トレース110a~110nは、導電材料例えば、金属、Cu、Ag、Au、Al、W等を備えるだろう。トレース110a~110nは、回路102の垂直なパワーレールとして構成されるだろう。トレース120a~120nは、導電材料を備えるだろう。トレース120a~120nは、回路102の水平なパワーレールとして構成されるだろう。垂直なパワーレール110a~110nと水平なパワーレール120a~120nは、1つ以上の電源に連結されるだろう。一例では、垂直なパワーレール110a~110nは、回路102の外縁から回路102の中心に平らに配置されるだろう。それぞれの垂直なパワーレール110a~110nの幅例えば、Wは、回路102の中心と縁に関して特定のレールの相対位置に依存して変化するだろう。一例では、それぞれの垂直なパワーレール110a~110nの幅は、回路102の中心に向かって小さくなるだろう。例えば、垂直なパワーレール110aの幅は、垂直なパワーレール110bの幅、垂直なパワーレール110cの幅、最も細い垂直なパワーレール110nよりも大きいだろう。一般に、最も小さい幅を有する垂直なパワーレールは、回路102の中心に最も近いだろう。しかしながら、それぞれの垂直なパワーレール110a~110nの特定の幅は、特定のIC設計のその設計基準を満たすように変更されるだろう。一例では、水平なパワーレール120a~120nは、回路102の外縁から回路102の中心に平らに配置されるだろう。それぞれの水平なパワーレール120a~120nの幅は、回路102の中心と縁に関して特定のレールの相対位置に依存して変化するだろう。一例では、それぞれの水平なパワーレール120a~120nの幅は、回路102の中心に向かって小さくなるだろう。例えば、水平なパワーレール120aの幅は、水平なパワーレール120bの幅、水平なパワーレール120cの幅、最も細い水平なパワーレール120nよりも大きいだろう。一般に、最も小さい幅を有する水平なパワーレールは、回路102の中心に最も近いだろう。しかしながら、それぞれの水平なパワーレール120a~120nの特定の幅は、特定のIC設計のその設計基準を満たすように変更されるだろう。垂直なパワーレール110a~110nの幅は、水平なパワーレール120a~120nの幅と同様か、又は異なるだろう。図3を参照すると、複数の金属層の実施の形態の一例の横断面図140が示される。図140は、一般に、基板142上に作製された複数の金属層例えば、M1からM9を示す。一例では、一般に、奇数の金属層が水平な例えば、図の左右に亘るオリエンテーションを有するだろう。偶数の金属層は、一般に、垂直な例えば、図の内外にオリエンテーションを有するだろう。ローカルパワーメッシュ144は、一般に、金属層M1とM2を含む。金属層M1とM2は、ライブラリセル例えば、セル146の定義に含まれているだろう。セル146上の全ての金属層例えば、層M3からM9は、グローバルパワーメッシュ148の一部だろう。一般に、図140は、72金属スタックの一例を示す。72金属スタックは、信号ルート割当のために通常の厚さの7つの金属の層例えば、M1からM7を有するプロセスを説明するだろう。スタックにおける2つの上部の金属の層例えば、M8とM9は、クロック、電源、グローバル信号ルート割当トレースの低抵抗化のために比較的厚く作製されるだろう。1つ以上のセルライブラリは、ローカルパワー接続とセル内の信号ルート割当のためにセルに組み込まれた金属層M1を定義するだろう。ローカルパワーメッシュ又はローカルパワーグリッドとセル内の信号ルート割当を終えるために、金属層M2も規則的な垂直間隔のセルライブラリで定義されるだろう。金属層M2上の全ての金属層はグローバルパワーメッシュ148を築くために用いられるだろう。図示されるように、7つの金属層がパワー/グランドグリッドに織り込まれるだろう。いくつかの実施の形態では、グローバルパワーメッシュ148の下部の層例えば、金属層M3~M5は、ローレベルでより多くの信号ルート割当リソースを可能にするために、排除されるか近接の金属層の矩形として実現された必要なレギュラービアスタックを除いて、幅を低減される。例えば、一例では、妥協は、メイングローバルパワーメッシュ150として、i金属層M7とM9を水平に、ii金属層M6とM8を垂直に用いることかもしれない例えば、図2を参照。ローカルパワーメッシュ144において金属層M1とM2まで穴を空けるために、金属層M3からM5に必要なビアスタックが作製されるだろう。図4を参照すると、本発明の実施の形態によるグローバルパワーグリッド200を説明する図が示される。グリッド200は、集積回路202のコアロジックにパワーを供給するためのグローバルパワー配電網を実現するだろう。グリッド200は、複数のトレース例えば、ワイヤ、レール等210a~210n、複数のトレース例えば、ワイヤ、レール等220a~220nを備えるだろう。一例では、トレース210a~210nは、トレース220a~220nに直交するだろう。トレース210a~210nは、回路202の第1の軸例えば、垂直軸に対して位置合わせされ、トレース220a~220nは、回路202の第2の軸例えば、水平軸に対して位置合わせされるだろう。トレース210a~210nは、グリッド200の垂直なパワーレールとして構成された導電材料を備えるだろう。トレース220a~220nは、グリッド200の水平なパワーレールとして構成された導電材料を備えるだろう。垂直なパワーレール210a~210nと水平なパワーレール220a~220nは、1つ以上の電源に連結されるだろう。垂直なパワーレール210a~210nの間隔例えば、Sは、回路202の外縁から回路202の中心かけて変化するだろう。一例では、それぞれの垂直なパワーレール210a~210nの幅は均一だろう。一例では、それぞれの垂直なパワーレール210a~210nとの間の間隔は、回路202の中心に向かって増加するだろう。例えば、垂直なパワーレール210aと垂直なパワーレール210bとの間の間隔は、垂直なパワーレール210bと垂直なパワーレール210cとの間の間隔、垂直なパワーレール210n-1と垂直なパワーレール210nとの間の最大の間隔より小さいだろう。一般に、垂直なパワーレール210a~210nとの間の最大の間隔は、回路202の中心に最も近いだろう。しかしながら、それぞれの垂直なパワーレール210a~210nとの間の特定の幅は、特定のIC設計のその設計基準を満たすように変更されるだろう。水平なパワーレール220a~220nの間隔は、ICの外縁からIC202の中心かけて変化するだろう。一例では、それぞれの水平なパワーレール220a~220nの幅は均一だろう。一例では、それぞれの水平なパワーレール220a~220nとの間の間隔は、回路202の中心に向かって大きくなるだろう。例えば、水平なパワーレール220aと水平なパワーレール220bとの間の間隔は、水平なパワーレール220bと水平なパワーレール220cとの間の間隔、水平なパワーレール220n-1と水平なパワーレール220nとの間の最も大きな間隔よりも小さいだろう。一般に、水平なパワーレール220a~220nとの間の最大の間隔は、回路202の中心に最も近いだろう。しかしながら、それぞれの水平なパワーレール220a~220nとの間の実際の間隔は、特定のIC設計の基準によって決定されるだろう。垂直なパワーレール210a~210nとの間の間隔は、水平なパワーレール220a~220nとの間の間隔と同様か、又は異なるだろう。図5を参照すると、本発明の実施の形態によるパワーグリッド300の図が示される。示された一例では、パワーグリッド300が、より複雑なグローバルパワー配電網を形成するために本発明の実施の形態を利用する、2つ以上のグローバルパワー配電網例えば、200、200’の重ね合わせを備える。パワーグリッド300を形成する2つ以上のグローバルパワー配電網は、異なる幅のパワーレール、異なる間隔のパワーレール、及び/又は異なる幅と異なる間隔の両方の組み合わせを有するパワーレールを備えるだろう。多くのソースがワイヤボンドパッケージ等の集積回路の縁の近くで使用可能なとき、2つ以上のグローバルパワー配電網の重ね合わせは設計過程を単純化するだろう。一般に、ここに説明される重ね合わせプロセスを用いて、グローバル電源グリッドを実現することは、不規則なグリッドの全体構造の単純化という利点を提供するだろう。その結果、パワーグリッドが変更されることなしに、パワー又はグランドのパッドは配置プロセスの後で移動されるだろう。図6を参照すると、本発明の実施の形態によるパワーグリッド500の図が示される。グリッド500は、一般に、グローバルパワー配電網を備える。グリッド500は、複数のトレース例えば、ワイヤ、レール等510a~510n、複数のトレース例えば、ワイヤ、レール等520a~520nを備えるだろう。一例では、トレース510a~510nは、トレース520a~520nに直交するだろう。トレース510a~510nは、ダイの第1の軸例えば、垂直軸に対して位置合わせされ、トレース520a~520nは、ダイの第2の軸例えば、水平軸に対して位置合わせされるだろう。トレース510a~510nは、グリッド500の垂直なパワーレールとして構成された導電材料を備えるだろう。トレース520a~520nは、グリッド500の水平なパワーレールとして構成された導電材料を備えるだろう。垂直なパワーレール510a~510nと水平なパワーレール520a~520nは、1つ以上の電源に連結されるだろう。一例では、垂直なパワーレール510a~510nと水平なパワーレール520a~520nは、非均一幅及び/又は非均一間隔を有して実現されるだろう。垂直なパワーレール510a~510nの間隔及び/又は幅は、水平なパワーレール520a~520nの間の間隔及び/又は幅と同様か、又は異なるだろう。垂直なパワーレール510a~510nは、ICのダイの全ての表面に亘って延びるか、又は延びないだろう。垂直なパワーレール510a~510nは、ICのダイの全ての表面に亘って延びるか、又は延びないだろう。水平なパワーレール520a~520nは、ICのダイの全ての表面に亘って延びるか、又は延びないだろう。例えば、グリッド500は、異なる長さのパワーレールを備えるだろう。パワーレール510a~510n及び/又は520a~520nは、必ずしも全てが全てのダイ面に亘ってルート割当されないだろう。いくつかの垂直なパワーレール510a~510nは、ダイ面に亘ってずっと延びるだろう例えば、510b。他の垂直なパワーレール例えば、510a、510n等は、ダイに亘って指定された距離のみに延び、ダイに亘ってずっと延びないだろう。いくつかの水平なパワーレール520a~520nは、ダイ面に亘ってずっと延びるだろう例えば、520b。他の水平なパワーレール例えば、520a、520n等は、ダイに亘って指定された距離のみに延び、ダイに亘ってずっと延びないだろう。ダイの表面に亘ってずっと延びない垂直なパワーレール510a~510nと水平なパワーレール520a~520nは、スタブと呼ばれるだろう。また、スタブは、パワーグリッドの密度を変更するための有用な道具であろう。グリッド500は、信号ルート割当と特定のアプリケーションのための電源配電とカスタマイズすることによって、一定のIC設計の提供を促進する。特定のセル配置は、1つ以上のスタブ及び/又はパワーレールを備えるカスタマイズされた電源配電回路網に基づいて提供されるだろう。図7を参照すると、本発明によるプロセス又は方法600の一例を説明するフローチャートが示される。プロセス600は、一般に、ステップ又は状態610、ステップ又は状態620、ステップ又は状態630、ステップ又は状態640、ステップ又は状態650、ステップ又は状態660、ステップ又は状態670、ステップ又は状態680、ステップ又は状態690、ステップ又は状態700、ステップ又は状態710、ステップ又は状態720、ステップ又は状態730、ステップ又は状態740を備える。ステップ610は、プロセス600の開始位置を備えるだろう。ステップ620は、ICのための電流密度マップを作成することを備えるだろう。ステップ630は、ICのパワーグリッドのために従来のパワーグリッド又はシード点を作成することを備えるだろう。ステップ640は、ステップ620で作成された電流密度マップを選択することを備えるだろう。ステップ650は、ステップ630で作成されたパワーグリッドを選択することを備えるだろう。ステップ660は、本発明による不規則なパワーグリッドを作成及び/又は更新することを備えるだろう。ステップ670は、IRドロップの作成及び/又はステップ650からのパワーグリッドのルート解析を備えるだろう。ステップ680は、IRドロップの作成及び/又はステップ660からの不規則なパワーグリッドのルート解析を備えるだろう。ステップ690は、どのパワーグリッドがより効率的かを判断するために、パワーグリッドとステップ620~680からの解析との対比のための判断ステップを備えるだろう。より効率的なパワーグリッドが作成されるであろうとステップ690が判断するならば、プロセス600はステップ700を継続する。そうでなければ、プロセス600はステップ740で終了する。ステップ700は、更に電源スタブ例えば、ダイの全ての表面に亘って延びない垂直な及び/又は水平なパワーレールを備えるパワーグリッドを作成することを備えるだろう。ステップ710は、IRドロップの作成及び/又はステップ700において作成されたパワーグリッドのルート解析を備えるだろう。ステップ720は、どのパワーグリッドがより効率的かを判断するために、パワーグリッドとステップ620~680及びステップ700~710からの解析との対比のための判断ステップを備えるだろう。より効率的なパワーグリッドが作成されるであろうとステップ720が判断するならば、プロセス600はステップ730を継続する。そうでなければ、プロセス600はステップ740で終了する。ステップ730は、全パワーグリッド又はサブパワーグリッドを繰り返すべきかどうか判断するための判断ステップを備えるだろう。ステップ730が全パワーグリッドを繰り返すことを決定するならば、プロセス600はステップ620とステップ650を継続する。そうでなければ、プロセス600はステップ740で終了する。ステップ740は、プロセス600の終了のための終了位置を備えるだろう。本発明は、有効パワールート割当密度を増加させること、パワールート割当抵抗を低減することを含む利点を提供するだろう。信号ルート割当がより密であり、より多くのルート割当リソースが必要とされる領域で例えば、ICの縁の近くよりもむしろICの中央で信号ルート割当の基準を考慮に入れるだろう。また、本発明は、パワーレールの幅及び/又は間隔のカスタマイズによって、ICのそれぞれの領域における最大電流サージ要求を考慮に入れるだろう。電源が最小の不連続性を有する滑らかな勾配を示すようにローカル電源電圧降下を供給することを考慮に入れるだろう。また、本発明は、電流が大きくなる部分のパワールート割当をより大きく又は密に配置することによってパワーレールにおける電気移動問題を緩和するだろう。また、本発明のパワーグリッド最適化方法論は、ICの中心においてより多くの信号ルート割当を提供するだろう。一般に、縁の近くに配置されるであろう全てのセルは、他の方向よりもむしろICの中央の方の別のセルに対して連絡する大きな可能性を有する。その結果、より多くの信号ルート割当リソースが縁の近くよりもむしろICの中央において利用されるだろう。また、タップポイント間の変動の低減は、ロジックの連絡するブロック間のパワーの供給の変動を低減するという長所を有するだろう。共通の配置配線CADツールを用いて、本発明による可変密度パワーグリッドを実現することは、ツールがどのようにパワーグリッドを作成するかについてのいくつかの知識を用いるだろう。ほとんどのツールは、設計者が共通のレギュラーグリッドを繰り返すために幅と間隔を指定することを可能にする。ほとんどの場合、間隔及び/又は幅は、図2及び4において示されるような可変幅又は可変間隔のパワーレール又は、可変幅と可変間隔のパワーレールの両方の組み合わせの配置を可能にするために操作されるだろう。また、本発明は、犠牲の大きい第2の解析を最小限に抑える一方でコアロジックのIRドロップを最小限に抑えるための最適化された電源密度の系統的な記述を開発するための方法論を提供するだろう。図7の図によって説明された機能は、従来のメインプロセッサ、デジタルコンピュータ、マイクロプロセッサ、マイクロコントローラ、RISC縮小命令型コンピュータプロセッサ、CISC複雑命令セットコンピュータプロセッサ、SIMD単一命令多重データプロセッサ、プロセッサ信号、中央演算処理装置CPU、算術論理演算ユニットALU、ビデオデジタル信号プロセッサVDSP、及び/又は関連する技術分野における当業者に明らかだろうように本明細書の教示に従ってプログラムされた同様の計算機の1つ以上を用いて実現されるだろう。適切なソフトウェア、ファームウェア、符号化、ルーチン、命令、オペコード、マイクロコード、及び/又はプログラムモジュールは、また関連する技術分野における当業者に明らかだろうように、本明細書の情報の教示に基づいて熟練したプログラマによって容易に用意されるだろう。ソフトウェアは、マシンインプリメンテーションのプロセッサの1つ以上によって1つのメディア又はいくつかのメディアから一般に実行される。また、本発明は、ASIC特定用途向けIC、プラットホームASIC、FPGAフィールドプログラマブルゲートアレイ、PLDプログラマブルロジックデバイス、CPLD結合プログラム可能論理回路、シーオブゲート、RFIC高周波集積回路、ASSP特定用途専用標準品の用意、又はここで説明されるように、従来の構成回路の適切なネットワークを相互に連結させることによって実現され、それらの修正は、技術分野における当業者に容易に明らかだろう。また、本発明は、本発明による1つ以上のプロセス又は方法を実行するようにマシンをプログラムするために用いられるだろう命令を含む、記憶メディア又はメディア、及び/又は送信メディア又はメディアのようなコンピュータ製品を含むだろう。マシンによるコンピュータ製品に含まれる指示の実行は、回路類を取り巻くオペレーションに加えて、入力データを記憶メディアで1つ以上のファイル、及び/又はオーディオ及び/又は視覚的な描写等の物理オブジェクト又は実体の典型である1つ以上の出力信号に変形するだろう。記憶メディアは、限定されるものではないが、フロッピー登録商標ディスク、ハードドライブ、磁気ディスク、光ディスク、CD-ROM、DVD、光磁気ディスクを含む任意のタイプのディスク、ROM読取り専用メモリ、RAMランダムアクセスメモリ、EPROM電子的プログラム可能ROM、EEPROM電子的消去可能ROM、UVPROM紫外線消去可能ROM、フラッシュメモリ、磁気カード、光カード等の回路、及び/又は電子命令の格納のために適切な如何なるタイプのメディアを含むだろう。発明の要素は、1つ以上のデバイス、ユニット、コンポーネント、システム、マシン、及び/又は装置の一部又は全てを形成するだろう。デバイスは、限定されるものではないが、サーバー、ワークステーション、記憶アレイコントローラ、記憶システム、パーソナルコンピュータ、ラップトップコンピュータ、ノート型コンピュータ、パームコンピュータ、携帯情報端末、携帯電子デバイス、バッテリ駆動デバイス、セットトップボックス、エンコーダ、デコーダ、トランスコーダ、コンプレッサ、デコンプレッサ、プリプロセッサ、ポストプロセッサ、トランスミッタ、レシーバ、トランシーバ、サイファ回路、携帯電話、デジタルカメラ、ポジショニング及び/又はナビゲーションシステム、医療機器、ヘッドアップ表示装置、無線デバイス、オーディオ録音、記憶及び/又は再生装置、ビデオ録画、記憶及び/又は再生装置、ゲームプラットホーム、周辺装置及び/又はマルチチップモジュールを含むだろう。関連する技術分野における当業者は、特定用途の基準を満たすように他のタイプのデバイスにおいて本発明の要素が実現されるだろうことを理解するだろう。本発明は、特にその好適な実施の形態に関して示され説明されたが、本発明の範囲から逸脱することなく、形式と細部の様々な変更がなされるだろうことが当業者によって理解されるだろう。