"多数のセルによって構成されるLSIの設計データに基づいて、レイアウトパターンを表示するLSIのレイアウトパターン表示装置であって、個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データを格納するセル構成データ格納部と、複数のセルを所定位置に配置してなるブロックについて、各セルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、を含むブロック構成データを格納するブロック構成データ格納部と、前記セル構成データ格納部および前記ブロック構成データ格納部に対してデータを入力する設計データ入力部と、前記セル構成データに含まれるレイヤーのうち、セル枠決定に用いる特定のレイヤーを示す情報をセル枠決定条件として設定する条件設定部と、個々のセルについて、前記セル構成データの前記セル枠決定に用いる特定のレイヤーに収録されている図形を抽出し、抽出した図形の論理和図形を形成し、この論理和図形の外接図形をセル枠として求めるセル枠決定部と、前記セル間配線情報に含まれる図形のうち、前記セル枠と交差する交差図形について、前記セル枠が前記交差図形によって切り取られる交差線分を認識し、この交差線分上の1点に端子点を決定し、この端子点位置に所定の端子図形を生成する端子図形生成部と、前記セル構成データおよび前記ブロック構成データに基づいて、平面上にレイアウトパターンを描画するとともに、前記セル枠および前記端子図形を描画し、レイアウトパターン上にセル枠および端子図形を重畳した画像を表示するレイアウトパターン表示部と、前記レイアウトパターン表示部に対して、画像の表示態様を指示する表示態様指示部と、を備えることを特徴とするLSIのレイアウトパターン表示装置。請求項1に記載のレイアウトパターン表示装置において、ブロックが配置された第1番目~第n-1番目の階層と、セルが配置された第n番目の階層と、を含む全n階層但し、n≧2からなる階層構造をもったLSIのレイアウトパターンを取り扱うために、セル構成データ格納部には、第n番目の階層に所属する個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データが格納されており、ブロック構成データ格納部には、第i番目1≦i≦n-1の階層に所属するブロックについてのブロック構成データとして、i<n-1の場合には、下位階層に所属するブロックの位置座標を示すブロック配置情報と、ブロック間配線を構成する図形を示すブロック間配線情報と、が格納され、i=n-1の場合には、下位階層に所属するセルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、が格納されており、端子図形生成部は、セル間配線情報に含まれる図形についての端子点とともに、ブロック間配線情報に含まれる図形についての端子点を決定することを特徴とするLSIのレイアウトパターン表示装置。請求項1または2に記載のレイアウトパターン表示装置において、セル構成データ格納部が、xy座標系において、x軸もしくはy軸に平行な辺によって構成される多角形からなる図形を収録したセル構成データを格納し、セル枠決定部が、x軸もしくはy軸に平行な辺によって構成される正則外接矩形をセル枠として求めることを特徴とするLSIのレイアウトパターン表示装置。請求項1~3のいずれかに記載のレイアウトパターン表示装置において、ブロック構成データ格納部が、セル間配線もしくはブロック間配線を構成する図形をレイヤーごとに収録した配線情報を格納し、条件設定部が、前記配線情報に含まれるレイヤーの中の特定のレイヤーを考慮配線レイヤーとして設定し、端子図形生成部が、前記考慮配線レイヤーに収録されている図形のみを考慮して、端子点の決定を行うことを特徴とするLSIのレイアウトパターン表示装置。請求項1~4のいずれかに記載のレイアウトパターン表示装置において、レイアウトパターン表示部が、ディスプレイ装置およびプリンタを有し、表示態様指示部からの指示に基づいて、ディスプレイ画面上もしくはプリンタによる印刷紙面上に画像出力を行うことを特徴とするLSIのレイアウトパターン表示装置。請求項1~5のいずれかに記載のレイアウトパターン表示装置において、表示態様指示部が、表示対象となる画像の範囲を指定する機能を有し、レイアウトパターン表示部が、全レイアウトパターンの中から指定された範囲内のパターンのみを選択的に出力することを特徴とするLSIのレイアウトパターン表示装置。請求項1~6のいずれかに記載のレイアウトパターン表示装置において、レイアウトパターンを構成する特定の着目図形に対して等電位となる別な図形を認識する等電位追跡部を更に備え、条件設定部が、セル構成データおよびブロック構成データに含まれるレイヤーのうち、導電性レイヤーを示す情報を等電位追跡条件として設定する機能を有し、表示態様指示部が、レイアウトパターン上の特定の図形を着目図形として等電位追跡処理を行う旨の等電位追跡指示を与える機能を有し、前記等電位追跡部が、前記等電位追跡指示を受けたときに、前記等電位追跡条件に基づいて前記着目図形に対して等電位となる図形を等電位図形と認識する等電位追跡処理を実行し、レイアウトパターン表示部が、前記着目図形および前記等電位図形によって構成される等電位領域を、他の領域とは異なる態様で表示した画像を生成することを特徴とするLSIのレイアウトパターン表示装置。請求項7に記載のレイアウトパターン表示装置において、条件設定部が、等電位追跡条件として、導電性レイヤーを示す情報とともに、複数のレイヤー間を接続するためのコンタクトを示す図形を含むコンタクトレイヤーを示す情報を設定し、等電位追跡部が、互いに同一の識別コードが付された複数の導電性レイヤーに所属する図形が平面的に重畳している場合には、当該重畳図形が等電位であると認識し、互いに異なる識別コードが付された複数の導電性レイヤーに所属する図形が平面的に重畳している場合には、重畳領域に前記コンタクトレイヤーに所属する図形が存在する場合に限り、当該重畳図形が等電位であると認識することを特徴とするLSIのレイアウトパターン表示装置。請求項8に記載のレイアウトパターン表示装置において、条件設定部が、等電位追跡条件として、互いに異なる識別コードが付された一対のレイヤーの組み合わせについての優先順位を設定し、等電位追跡部が、互いに異なる識別コードが付された3以上のレイヤーに所属する図形が平面的に重畳しており、重畳領域にコンタクトレイヤーに所属する図形が存在する場合には、前記優先順位に基づく一対のレイヤーに所属する重畳図形のみが等電位であると認識することを特徴とするLSIのレイアウトパターン表示装置。請求項7~9のいずれかに記載のレイアウトパターン表示装置において、端子図形生成部が、セル枠と交差する各交差図形を着目図形として等電位追跡部に等電位追跡指示を与え、前記各交差図形のうち前記セル枠に対応するセル構成データに収録されているいずれかの図形が等電位図形となる交差図形のみについて交差線分の認識を行うことを特徴とするLSIのレイアウトパターン表示装置。請求項7~10のいずれかに記載のレイアウトパターン表示装置において、素子を構成する個々の素子構成領域を認識する領域認識部と、前記領域認識部が認識した領域に基づいて素子を認識する素子認識部と、を更に備え、条件設定部が、セル構成データに含まれている図形に基づいて領域認識を行うための領域認識条件と、複数の領域の接続関係に基づいて特定の素子を認識する素子認識条件と、を設定する機能を有し、前記領域認識部が、前記領域認識条件に基づいて、所定の認識対象セル内の素子構成領域の認識を行い、前記素子認識部が、前記領域認識部が認識した複数の素子構成領域の接続関係を、前記素子認識条件と照合することにより、前記認識対象セルに対応する素子を認識し、レイアウトパターン表示部が、素子の認識結果を反映した画像を表示することを特徴とするLSIのレイアウトパターン表示装置。請求項11に記載のレイアウトパターン表示装置において、条件設定部が、異なる複数のレイヤーに所属する図形の論理積領域を特定の素子構成領域に対応づけるルール、および、特定のレイヤーに所属し、認識した特定の素子構成領域を含む図形の領域を特定の素子構成領域に対応づけるルールを、領域認識条件として設定することを特徴とするLSIのレイアウトパターン表示装置。請求項11または12に記載のレイアウトパターン表示装置において、条件設定部が、候補となる複数の素子のそれぞれについて、当該素子を構成する複数の素子構成領域の相互の接続関係を示すルールを、素子認識条件として設定することを特徴とするLSIのレイアウトパターン表示装置。請求項11~13のいずれかに記載のレイアウトパターン表示装置において、素子認識部が、等電位追跡部によって互いに等電位であると認識された領域については電気的に接続されたものとして、複数の素子構成領域の接続関係の照合を行うことを特徴とするLSIのレイアウトパターン表示装置。請求項11~14のいずれかに記載のレイアウトパターン表示装置において、条件設定部が、端子を介してセル外部へ接続される素子構成領域については、その端子属性を示す情報を含んだ素子認識条件を設定し、素子認識部が、前記素子認識条件に基づいて素子の各端子の端子属性を認識し、認識した端子属性を端子図形生成部に伝達し、前記端子図形生成部が、伝達された端子属性に応じて異なる態様の端子図形を生成し、レイアウトパターン表示部が、異なる複数種類の端子図形を含む画像を表示することを特徴とするLSIのレイアウトパターン表示装置。請求項15に記載のレイアウトパターン表示装置において、端子属性として、入力端子および出力端子の少なくとも2種類を含む属性を用いることを特徴とするLSIのレイアウトパターン表示装置。請求項16に記載のレイアウトパターン表示装置において、端子属性として、更に、電源端子および接地端子を加えた少なくとも4種類を含む属性を用いることを特徴とするLSIのレイアウトパターン表示装置。請求項16または17に記載のレイアウトパターン表示装置において、等電位追跡部が、レイアウトパターン上に表示されている入力端子もしくは出力端子を着目図形として等電位追跡処理を行うことにより、セル間における等電位図形の認識を行い、レイアウトパターン表示部が、前記等電位追跡処理の結果を示す画像を生成することを特徴とするLSIのレイアウトパターン表示装置。請求項1~18のいずれかに記載のLSIのレイアウトパターン表示装置としてコンピュータを機能させるためのプログラム。多数のセルによって構成されるLSIの設計データに基づいて、レイアウトパターンを表示するLSIのレイアウトパターン表示方法であって、コンピュータが、個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データを格納するセル構成データ格納段階と、コンピュータが、複数のセルを所定位置に配置してなるブロックについて、各セルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、を含むブロック構成データを格納するブロック構成データ格納段階と、コンピュータが、前記セル構成データに含まれるレイヤーのうち、セル枠決定に用いる特定のレイヤーを示す情報をセル枠決定条件として設定する条件設定段階と、コンピュータが、個々のセルについて、前記セル構成データの前記セル枠決定に用いる特定のレイヤーに収録されている図形を抽出し、抽出した図形の論理和図形を形成し、この論理和図形の外接図形をセル枠として求めるセル枠決定段階と、コンピュータが、前記セル間配線情報に含まれる図形のうち、前記セル枠と交差する交差図形について、前記セル枠が前記交差図形によって切り取られる交差線分を認識し、この交差線分上の1点に端子点を決定し、この端子点位置に所定の端子図形を生成する端子図形生成段階と、コンピュータが、前記セル構成データおよび前記ブロック構成データに基づいて、平面上にレイアウトパターンを描画するとともに、前記セル枠および前記端子図形を描画し、レイアウトパターン上にセル枠および端子図形を重畳した画像を表示するレイアウトパターン表示段階と、を有することを特徴とするLSIのレイアウトパターン表示方法。請求項20に記載のレイアウトパターン表示方法において、コンピュータが、セル構成データおよびブロック構成データに含まれるレイヤーのうちの導電性レイヤーの情報に基づいて、レイアウトパターンを構成する特定の着目図形に対して等電位となる別な図形を等電位図形と認識する等電位追跡段階を更に有し、レイアウトパターン表示段階において、コンピュータが、前記着目図形および前記等電位図形によって構成される等電位領域を、他の領域とは異なる態様で表示した画像を表示することを特徴とするLSIのレイアウトパターン表示方法。請求項20または21に記載のレイアウトパターン表示方法において、条件設定段階において、コンピュータが、セル構成データに含まれている図形に基づいて領域認識を行うための領域認識条件と、複数の領域の接続関係に基づいて特定の素子を認識する素子認識条件と、を設定し、コンピュータが、前記領域認識条件に基づいて、所定の認識対象セル内の素子を構成する個々の素子構成領域を認識する領域認識段階と、コンピュータが、前記領域認識段階で認識した領域に基づいて、複数の素子構成領域の接続関係を、前記素子認識条件と照合することにより、前記認識対象セルに対応する素子を認識する素子認識段階と、を更に有し、レイアウトパターン表示段階で、素子の認識結果を反映した画像を表示することを特徴とするLSIのレイアウトパターン表示方法。請求項22に記載のレイアウトパターン表示方法において、条件設定段階において、コンピュータが、端子を介してセル外部へ接続される素子構成領域については、その端子属性を示す情報を含んだ素子認識条件を設定し、素子認識段階において、コンピュータが、前記素子認識条件に基づいて素子の各端子属性を認識し、端子図形生成段階において、コンピュータが、認識した端子属性に応じて異なる態様の端子図形を生成し、レイアウトパターン表示段階において、コンピュータが、異なる複数種類の端子図形を含む画像を表示することを特徴とするLSIのレイアウトパターン表示方法。請求項23に記載のレイアウトパターン表示方法において、条件設定段階において、コンピュータが、入力端子および出力端子の少なくとも2種類を含む端子属性を設定し、コンピュータが、レイアウトパターン上に表示されている入力端子もしくは出力端子を着目図形として、この着目図形に対して等電位となる別な図形を等電位図形と認識する等電位追跡段階を行うことにより、セル間における等電位図形の認識を行い、その結果を表示することを特徴とするLSIのレイアウトパターン表示方法。上述したとおり、LSIの設計データに基づいてレイアウトパターンを表示する装置は、従来から提案されている。しかしながら、レイアウトパターンは、基本的に、多数の図形を平面上に配置した複雑な図形パターンであり、個々の回路素子を視覚的に認識する用途に利用するには不向きである。また、等電位追跡などの手法により、レイアウトパターン上で等電位となる配線領域を表示することは可能であるが、そのような表示には、素子間の接続関係を示す情報は含まれておらず、単に、等電位となる図形群を表示しているにすぎない。したがって、回路素子間の信号の流れを把握するには不十分である。このように、従来装置によってディスプレイ画面上に表示されたレイアウトパターンに基づいて、視覚的に個々の回路素子を把握し、信号の流れを追ってゆく作業を行うことは、熟練した回路設計者にとっても困難である。もちろん、LSIの設計データから、個々の素子の情報を復元する技術を利用すれば、個々の回路素子の接続関係を記載した回路図を得ることができるが、レイアウトパターンと回路図とを対比させながら、個々の素子を把握する繁雑な作業が必要になる。また、レイアウトパターンと回路図との対応関係を容易に把握できるようにするために、レイアウトパターン上にセル端子を示すテキスト情報を付加するような提案もなされているが、それでも、画面に表示されたレイアウトパターン上で直観的に回路素子を認識するには不十分である。そこで本発明は、レイアウトパターン上で直観的に回路素子を認識することができ、回路素子間の信号の流れを容易に把握することができるLSIのレイアウトパターン表示装置および表示方法を提供することを目的とする。本発明の第1の態様は、多数のセルによって構成されるLSIの設計データに基づいて、レイアウトパターンを表示するLSIのレイアウトパターン表示装置において、個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データを格納するセル構成データ格納部と、複数のセルを所定位置に配置してなるブロックについて、各セルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、を含むブロック構成データを格納するブロック構成データ格納部と、セル構成データ格納部およびブロック構成データ格納部に対してデータを入力する設計データ入力部と、セル構成データに含まれるレイヤーのうち、セル枠決定に用いる特定のレイヤーを示す情報をセル枠決定条件として設定する条件設定部と、個々のセルについて、セル構成データのセル枠決定に用いる特定のレイヤーに収録されている図形を抽出し、抽出した図形の論理和図形を形成し、この論理和図形の外接図形をセル枠として求めるセル枠決定部と、セル間配線情報に含まれる図形のうち、セル枠と交差する交差図形について、セル枠が交差図形によって切り取られる交差線分を認識し、この交差線分上の1点に端子点を決定し、この端子点位置に所定の端子図形を生成する端子図形生成部と、セル構成データおよびブロック構成データに基づいて、平面上にレイアウトパターンを描画するとともに、セル枠および端子図形を描画し、レイアウトパターン上にセル枠および端子図形を重畳した画像を表示するレイアウトパターン表示部と、レイアウトパターン表示部に対して、画像の表示態様を指示する表示態様指示部と、を設けるようにしたものである。本発明の第2の態様は、上述した第1の態様に係るLSIのレイアウトパターン表示装置において、ブロックが配置された第1番目~第n-1番目の階層と、セルが配置された第n番目の階層と、を含む全n階層但し、n≧2からなる階層構造をもったLSIのレイアウトパターンを取り扱うために、セル構成データ格納部には、第n番目の階層に所属する個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データが格納されており、ブロック構成データ格納部には、第i番目1≦i≦n-1の階層に所属するブロックについてのブロック構成データとして、i<n-1の場合には、下位階層に所属するブロックの位置座標を示すブロック配置情報と、ブロック間配線を構成する図形を示すブロック間配線情報と、が格納され、i=n-1の場合には、下位階層に所属するセルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、が格納されており、端子図形生成部が、セル間配線情報に含まれる図形についての端子点とともに、ブロック間配線情報に含まれる図形についての端子点を決定するようにしたものである。本発明の第3の態様は、上述した第1または第2の態様に係るLSIのレイアウトパターン表示装置において、セル構成データ格納部が、xy座標系において、x軸もしくはy軸に平行な辺によって構成される多角形からなる図形を収録したセル構成データを格納し、セル枠決定部が、x軸もしくはy軸に平行な辺によって構成される正則外接矩形をセル枠として求めるようにしたものである。本発明の第4の態様は、上述した第1~第3の態様に係るLSIのレイアウトパターン表示装置において、ブロック構成データ格納部が、セル間配線もしくはブロック間配線を構成する図形をレイヤーごとに収録した配線情報を格納し、条件設定部が、配線情報に含まれるレイヤーの中の特定のレイヤーを考慮配線レイヤーとして設定し、端子図形生成部が、考慮配線レイヤーに収録されている図形のみを考慮して、端子点の決定を行うようにしたものである。本発明の第5の態様は、上述した第1~第4の態様に係るLSIのレイアウトパターン表示装置において、レイアウトパターン表示部が、ディスプレイ装置およびプリンタを有し、表示態様指示部からの指示に基づいて、ディスプレイ画面上もしくはプリンタによる印刷紙面上に画像出力を行うようにしたものである。本発明の第6の態様は、上述した第1~第5の態様に係るLSIのレイアウトパターン表示装置において、表示態様指示部が、表示対象となる画像の範囲を指定する機能を有し、レイアウトパターン表示部が、全レイアウトパターンの中から指定された範囲内のパターンのみを選択的に出力するようにしたものである。本発明の第7の態様は、上述した第1~第6の態様に係るLSIのレイアウトパターン表示装置において、レイアウトパターンを構成する特定の着目図形に対して等電位となる別な図形を認識する等電位追跡部を更に設け、条件設定部が、セル構成データおよびブロック構成データに含まれるレイヤーのうち、導電性レイヤーを示す情報を等電位追跡条件として設定する機能を有し、表示態様指示部が、レイアウトパターン上の特定の図形を着目図形として等電位追跡処理を行う旨の等電位追跡指示を与える機能を有し、等電位追跡部が、等電位追跡指示を受けたときに、等電位追跡条件に基づいて着目図形に対して等電位となる図形を等電位図形と認識する等電位追跡処理を実行し、レイアウトパターン表示部が、着目図形および等電位図形によって構成される等電位領域を、他の領域とは異なる態様で表示した画像を生成するようにしたものである。本発明の第8の態様は、上述した第7の態様に係るLSIのレイアウトパターン表示装置において、条件設定部が、等電位追跡条件として、導電性レイヤーを示す情報とともに、複数のレイヤー間を接続するためのコンタクトを示す図形を含むコンタクトレイヤーを示す情報を設定し、等電位追跡部が、互いに同一の識別コードが付された複数の導電性レイヤーに所属する図形が平面的に重畳している場合には、当該重畳図形が等電位であると認識し、互いに異なる識別コードが付された複数の導電性レイヤーに所属する図形が平面的に重畳している場合には、重畳領域にコンタクトレイヤーに所属する図形が存在する場合に限り、当該重畳図形が等電位であると認識するようにしたものである。本発明の第9の態様は、上述した第8の態様に係るLSIのレイアウトパターン表示装置において、条件設定部が、等電位追跡条件として、互いに異なる識別コードが付された一対のレイヤーの組み合わせについての優先順位を設定し、等電位追跡部が、互いに異なる識別コードが付された3以上のレイヤーに所属する図形が平面的に重畳しており、重畳領域にコンタクトレイヤーに所属する図形が存在する場合には、優先順位に基づく一対のレイヤーに所属する重畳図形のみが等電位であると認識するようにしたものである。本発明の第10の態様は、上述した第7~第9の態様に係るLSIのレイアウトパターン表示装置において、端子図形生成部が、セル枠と交差する各交差図形を着目図形として等電位追跡部に等電位追跡指示を与え、各交差図形のうちセル枠に対応するセル構成データに収録されているいずれかの図形が等電位図形となる交差図形のみについて交差線分の認識を行うようにしたものである。本発明の第11の態様は、上述した第7~第10の態様に係るLSIのレイアウトパターン表示装置において、素子を構成する個々の素子構成領域を認識する領域認識部と、領域認識部が認識した領域に基づいて素子を認識する素子認識部と、を更に設け、条件設定部が、セル構成データに含まれている図形に基づいて領域認識を行うための領域認識条件と、複数の領域の接続関係に基づいて特定の素子を認識する素子認識条件と、を設定する機能を有し、領域認識部が、領域認識条件に基づいて、所定の認識対象セル内の素子構成領域の認識を行い、素子認識部が、領域認識部が認識した複数の素子構成領域の接続関係を、素子認識条件と照合することにより、認識対象セルに対応する素子を認識し、レイアウトパターン表示部が、素子の認識結果を反映した画像を表示するようにしたものである。本発明の第12の態様は、上述した第11の態様に係るLSIのレイアウトパターン表示装置において、条件設定部が、異なる複数のレイヤーに所属する図形の論理積領域を特定の素子構成領域に対応づけるルール、および、特定のレイヤーに所属し、認識した特定の素子構成領域を含む図形の領域を特定の素子構成領域に対応づけるルールを、領域認識条件として設定するようにしたものである。本発明の第13の態様は、上述した第11または第12の態様に係るLSIのレイアウトパターン表示装置において、条件設定部が、候補となる複数の素子のそれぞれについて、当該素子を構成する複数の素子構成領域の相互の接続関係を示すルールを、素子認識条件として設定するようにしたものである。本発明の第14の態様は、上述した第11~第13の態様に係るLSIのレイアウトパターン表示装置において、素子認識部が、等電位追跡部によって互いに等電位であると認識された領域については電気的に接続されたものとして、複数の素子構成領域の接続関係の照合を行うようにしたものである。本発明の第15の態様は、上述した第11~第14の態様に係るLSIのレイアウトパターン表示装置において、条件設定部が、端子を介してセル外部へ接続される素子構成領域については、その端子属性を示す情報を含んだ素子認識条件を設定し、素子認識部が、素子認識条件に基づいて素子の各端子の端子属性を認識し、認識した端子属性を端子図形生成部に伝達し、端子図形生成部が、伝達された端子属性に応じて異なる態様の端子図形を生成し、レイアウトパターン表示部が、異なる複数種類の端子図形を含む画像を表示するようにしたものである。本発明の第16の態様は、上述した第15の態様に係るLSIのレイアウトパターン表示装置において、端子属性として、入力端子および出力端子の少なくとも2種類を含む属性を用いるようにしたものである。本発明の第17の態様は、上述した第16の態様に係るLSIのレイアウトパターン表示装置において、端子属性として、更に、電源端子および接地端子を加えた少なくとも4種類を含む属性を用いるようにしたものである。本発明の第18の態様は、上述した第16または第17の態様に係るLSIのレイアウトパターン表示装置において、等電位追跡部が、レイアウトパターン上に表示されている入力端子もしくは出力端子を着目図形として等電位追跡処理を行うことにより、セル間における等電位図形の認識を行い、レイアウトパターン表示部が、等電位追跡処理の結果を示す画像を生成するようにしたものである。本発明の第19の態様は、上述した第1~第18の態様に係るLSIのレイアウトパターン表示装置を、コンピュータに専用プログラムを組み込むことにより構成したものである。本発明の第20の態様は、多数のセルによって構成されるLSIの設計データに基づいて、レイアウトパターンを表示するLSIのレイアウトパターン表示方法において、コンピュータが、個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データを格納するセル構成データ格納段階と、コンピュータが、複数のセルを所定位置に配置してなるブロックについて、各セルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、を含むブロック構成データを格納するブロック構成データ格納段階と、コンピュータが、セル構成データに含まれるレイヤーのうち、セル枠決定に用いる特定のレイヤーを示す情報をセル枠決定条件として設定する条件設定段階と、コンピュータが、個々のセルについて、セル構成データのセル枠決定に用いる特定のレイヤーに収録されている図形を抽出し、抽出した図形の論理和図形を形成し、この論理和図形の外接図形をセル枠として求めるセル枠決定段階と、コンピュータが、セル間配線情報に含まれる図形のうち、セル枠と交差する交差図形について、セル枠が交差図形によって切り取られる交差線分を認識し、この交差線分上の1点に端子点を決定し、この端子点位置に所定の端子図形を生成する端子図形生成段階と、コンピュータが、セル構成データおよびブロック構成データに基づいて、平面上にレイアウトパターンを描画するとともに、セル枠および端子図形を描画し、レイアウトパターン上にセル枠および端子図形を重畳した画像を表示するレイアウトパターン表示段階と、を行うようにしたものである。本発明の第21の態様は、上述した第20の態様に係るLSIのレイアウトパターン表示方法において、コンピュータが、セル構成データおよびブロック構成データに含まれるレイヤーのうちの導電性レイヤーの情報に基づいて、レイアウトパターンを構成する特定の着目図形に対して等電位となる別な図形を等電位図形と認識する等電位追跡段階を更に行い、レイアウトパターン表示段階において、コンピュータが、着目図形および等電位図形によって構成される等電位領域を、他の領域とは異なる態様で表示した画像を表示するようにしたものである。本発明の第22の態様は、上述した第20または第21の態様に係るLSIのレイアウトパターン表示方法において、条件設定段階において、コンピュータが、セル構成データに含まれている図形に基づいて領域認識を行うための領域認識条件と、複数の領域の接続関係に基づいて特定の素子を認識する素子認識条件と、を設定し、コンピュータが、領域認識条件に基づいて、所定の認識対象セル内の素子を構成する個々の素子構成領域を認識する領域認識段階と、コンピュータが、領域認識段階で認識した領域に基づいて、複数の素子構成領域の接続関係を、素子認識条件と照合することにより、認識対象セルに対応する素子を認識する素子認識段階と、を更に行い、レイアウトパターン表示段階で、素子の認識結果を反映した画像を表示するようにしたものである。本発明の第23の態様は、上述した第22の態様に係るLSIのレイアウトパターン表示方法において、条件設定段階において、コンピュータが、端子を介してセル外部へ接続される素子構成領域については、その端子属性を示す情報を含んだ素子認識条件を設定し、素子認識段階において、コンピュータが、素子認識条件に基づいて素子の各端子属性を認識し、端子図形生成段階において、コンピュータが、認識した端子属性に応じて異なる態様の端子図形を生成し、レイアウトパターン表示段階において、コンピュータが、異なる複数種類の端子図形を含む画像を表示するようにしたものである。本発明の第24の態様は、上述した第23の態様に係るLSIのレイアウトパターン表示方法において、条件設定段階において、コンピュータが、入力端子および出力端子の少なくとも2種類を含む端子属性を設定し、コンピュータが、レイアウトパターン上に表示されている入力端子もしくは出力端子を着目図形として、この着目図形に対して等電位となる別な図形を等電位図形と認識する等電位追跡段階を行うことにより、セル間における等電位図形の認識を行い、その結果を表示するようにしたものである。本発明に係るLSIのレイアウトパターン表示装置および表示方法によれば、セル枠決定条件として設定された特定のレイヤーに収録されている図形群の外接図形がセル枠として求められ、このセル枠と配線との交差位置に端子図形が生成され、レイアウトパターン上にセル枠および端子図形を重畳した画像が表示される。したがって、レイアウトパターン上に重畳表示されたセル枠によって、回路素子をセル単位で直観的に認識することができる。また、このセル枠上に表示された端子図形によって、セル外部への配線を辿ることができるようになり、回路素子間の信号の流れを容易に把握することができるようになる。以下、本発明を図示する実施形態に基づいて説明する。<<<§1.一般的なLSIの設計データの構造>>>既に述べたとおり、LSIの設計データは、通常、セルを最小単位とした階層構造をもって構築されている。したがって、LSI全体のレイアウトパターンを得るためには、この階層構造をもった設計データを展開する処理が必要になる。図1は、一般的なLSIの設計データの階層構造の一例を示す図である。この例は、3階層からなる単純な例であり、最上位階層のTOPの下に、中間階層の4つのブロックA~Dが位置し、各ブロックの下に最下位階層のセルが位置しているブロックB~Dの下のセルは図示省略。図2は、図1に示すような3階層が定義された場合のレイアウトパターンデータの具体的な内容を示す図である。まず、最上位階層TOPには、ブロック配置情報とブロック間配線情報が収容される。ここで、ブロック配置情報は、中間階層の4つのブロックA~Dの配置を示す情報であり、ブロック間配線情報は、ブロックA~D相互間の配線を示す情報である。一方、中間階層ブロックには、セル配置情報とセル間配線情報が収容される。ここで、セル配置情報は、最下位階層の各セルの配置を示す情報であり、セル間配線情報は、各セル相互間の配線を示す情報である。そして、最下位階層セルには、セルパターン情報が収容される。このセルパターン情報は、セルの構成要素となる図形の情報をレイヤーごとに収録したものである。図3は、図1に示す最上位階層TOPに収録されたブロック配置情報図3およびブロック間配線情報図3の具体例を示す平面図である。ここでは、この最上位階層の情報を、原点Qをもったαβ二次元座標系を用いて例示している。このαβ二次元座標系は、いわばLSIの全レイアウトパターンを表示するためのグローバル座標系ということができる。まず、最上位階層TOPに収録されたブロック配置情報は、図3に示すとおり、4つのブロックA~Dのαβ二次元座標系上での配置を示す情報である。この例では、各ブロックA~Dはいずれも矩形の輪郭を有し、その左下の点Qaα1,β1,Qbα2,β2,Qcα3,β3,Qdα4,β4の座標値がブロック配置情報を構成する実体データということになる。一方、最上位階層TOPに収録されたブロック間配線情報は、図3に示すとおり、ブロックA~D相互間の配線W1~W3を示す情報である。図3に示されている破線の矩形は、図3に示す4つのブロックA~Dの位置を示しており、この例の場合、ブロックAB間の配線W1、ブロックBD間の配線W2、ブロックCD間の配線W3が例示されている。配線W1~W3は、いずれも多角形からなり、各頂点の座標値により、その形状および位置が特定される。すなわち、配線W1の実体データは4頂点P1~P4の座標値、配線W2の実体データは4頂点P5~P8の座標値、配線W3の実体データは4頂点P9~P12の座標値ということになる。図4は、図1に示す中間階層の1つであるブロックAに収録されたセル配置情報図4およびセル間配線情報図4の具体例を示す平面図である。ここでは、この中間階層の情報を、原点OをもったXY二次元座標系を用いて例示している。このXY二次元座標系は、グローバルなαβ二次元座標系に対して、ローカル座標系ということができ、図4に示す原点Oは、図3に示すαβ二次元座標系における点Qaに割り付けられる。座標軸X,Yは、それぞれ座標軸α,βに平行な軸であり、図4に示されているXY二次元座標系は、図3に矩形で示されているブロックA内にそっくり収容される。中間階層ブロックAに収録されたセル配置情報は、図4に示すとおり、3つのセルC101~C103のXY二次元座標系上での配置を示す情報である。この例では、各セルC101~C103はいずれも矩形の輪郭を有し、その左下の点R1X1,Y1,R2X2,Y2,R3X3,Y3の座標値がセル配置情報を構成する実体データということになる。一方、中間階層ブロックAに収録されたセル間配線情報は、図4に示すとおり、セルC101~C103相互間の配線W4,W5を示す情報である。図4に示されている破線の矩形は、図4に示す3つのセルC101~C103の位置を示しており、この例の場合、セルC101/C102間の配線W4とセルC102/C103間の配線W5が例示されている。配線W4,W5は、いずれも多角形からなり、各頂点の座標値により、その形状および位置が特定される。すなわち、配線W4の実体データは4頂点P21~P24の座標値、配線W5の実体データは6頂点P25~P30の座標値ということになる。中間階層の他のブロックB~Dについても、同様に、セル配置情報とセル間配線情報が用意されるが、ここでは例示は省略する。図5は、図1に示す最下位階層の1つであるセルC101に収録されたセルパターン情報の具体例を示す平面図である。セルパターン情報は、セルC101の構成要素となる図形のパターンをレイヤーごとに収録した情報である。ここでは、このセルパターン情報を、原点oをもったxy二次元座標系を用いて例示している。この小文字で示すxy二次元座標系は、大文字で示すXY二次元座標系に対するローカル座標系ということができ、図5に示す原点oは、図4に示すXY二次元座標系における点R1に割り付けられる。座標軸x,yは、それぞれ座標軸X,Yに平行な軸であり、図5に示されているxy二次元座標系は、図4に矩形で示されているセルC101内にそっくり収容される。最下位階層セルC101に収録されたセルパターン情報は、図5に示すとおり、11個の図形f1~f11の形状および位置を示す情報である。この例では、図形f1~f11は、いずれも矩形であり、セルパターン情報の実体データは、xy二次元座標系上での各頂点の座標値ということになる。ここに例示したセルC101は、実際には、PMOSトランジスタとNMOSトランジスタとによって構成されるインバータ回路である。図5に示す11個の図形f1~f11を示す情報は、実際には、それぞれ構成材料が異なる5つのレイヤーに分けて収録されている。図6は、図5に示すセルパターン情報のレイヤー構成を示す図である。すなわち、セルC101には、ポリシリコンレイヤーL1,拡散層レイヤーL2,メタルレイヤーL3,ウェルレイヤーL4,コンタクトレイヤーL5の5つのレイヤーが定義されており、ポリシリコンレイヤーL1には図形f1のパターン情報,拡散層レイヤーL2には図形f2およびf3のパターン情報,メタルレイヤーL3には図形f4~f6のパターン情報,ウェルレイヤーL4には図形f7のパターン情報,コンタクトレイヤーL5には図形f8~f11のパターン情報がそれぞれ収録されている。最下位階層の他のセルについても、同様に、それぞれ特定の機能をもった回路を構成するためのセルパターン情報が用意されるが、ここでは例示は省略する。結局、このLSI全体のレイアウトパターンを得るには、図5に例示する個々のセル構成図形を図4に例示する個々のセル内に割り付け、図4に例示するセル間配線を施してブロックを構成し、そのようなブロックを図3に例示する個々のブロック内に割り付け、図3に例示するブロック間配線を施す作業を行えばよい。以上、図1に示すような3階層によるレイアウトパターンの構成例を平面図を用いて模式的に説明したが、実際には、各情報は文字や数値を用いたデータとして用意される。図7は、図3に示すTOPについてのブロック配置情報およびブロック間配線情報に対応する具体的なデータ構成例を示す表である。上述したとおり、ブロック配置情報の実体データは、4つのブロックA~Dについて、たとえば、左下隅などの基準点のαβ二次元座標系上での配置座標Qaα1,β1~Qdα4,β4によって構成され、ブロック間配線情報の実体データは、ブロック間配線W1~W3を構成する多角形の頂点P1~P12の座標によって構成される。また、図8は、図4に示すブロックAについてのセル配置情報およびセル間配線情報に対応する具体的なデータ構成例を示す表である。上述したとおり、セル配置情報の実体データは、3つのセルC101~C103について、たとえば、左下隅などの基準点のXY二次元座標系上での配置座標R1X1,Y1~R3X3,Y3によって構成され、セル間配線情報の実体データは、セル間配線W4,W5を構成する多角形の頂点P21~P30の各座標値X,Yによって構成される。更に、図9は、図5に示すセルC101についてのセルパターン情報に対応する具体的なデータ構成例を示す表である。上述したとおり、セルパターン情報の実体データは、レイヤーごとに収録した個々の図形の頂点座標によって構成される。図9に示す表には、図形f1~f11の各頂点座標座標値の図示は省略が、5つのレイヤーL1~L5に分けて、それぞれ収録されている。<<<§2.本発明の主眼>>>これまで述べてきたとおり、LSIのレイアウトパターンは、多数の図形の集合体である。§1では、説明の便宜上、ごく単純な構成例を示したが、実際のLSIのレイアウトパターンは、非常に複雑な図形の集合体から構成され、ディスプレイ画面上に表示しても、直観的に回路素子を認識することは困難である。たとえば、図5に示すセルC101の図形パターンは、前述したとおり、実際にはインバータ回路を構成するセルパターンであり、回路図で示した場合、図10のような形式で表現される。しかしながら、図5に示す図形パターンを、図10に示すインバータ回路として把握するには、ある程度の熟練を要する。しかも、図5は、1つのセルC101内の図形パターンのみを抽出して示した図であるため、インバータ回路の認識は比較的容易であるが、実際のレイアウトパターン上では、多数のセルを構成する膨大な数の図形が密集して配置されており、セル間配線やブロック間配線を構成する図形も混在することになるため、実際のレイアウトパターン上で個々の回路素子を認識することは非常に困難である。図11は、図5に示すインバータ回路のセルC101を6組並べて配置し、更にセル間配線を付加したレイアウトパターンを示す平面図である。図5に示すセルパターンを参照しながら、図11に示すレイアウトパターンを注視すれば、6組のインバータ回路が認識できるであろう。なお、図11のレイアウトパターン上では、図5に示す図形f7ウェルレイヤーL4の図形は、横方向に伸びた1つの図形に融合している。これは、セルC101を横方向に配置した段階では、図形f7の端部が左右に隣接した別なセルの図形f7の端部と重なり合うため、階層構造を展開したレイアウトパターン上では互いに融合するためである。同様に、セル内の図形とセル間配線の図形とが同一の材料からなるレイヤーであった場合にも、両者は融合することになる。そのため、図11に示すレイアウトパターン上には、セル単位で区画を分ける情報は残っておらず、どの部分が1つのセルに対応する領域であるかを視覚的に把握することは困難である。実際、セルという概念は、図1に示すような階層構造を利用して、LSI全体のレイアウトパターンを効率的に表現するために導入された抽象概念であり、LSIというハードウエアを構成する上で必須の概念ではない。別言すれば、LSIというハードウエア構造物内には、セルという抽象概念上の輪郭に相当する物理的な構造は何も存在せず、当然ながら、レイアウトパターン上にも、実体のないセルの輪郭を示す図形が表示されることはない。しかしながら、LSIの設計者が、設計途中のレイアウトパターンを確認したり、検証したりする作業を行う上では、個々の回路素子およびその接続関係を認識することが不可欠である。すなわち、図11に示すレイアウトパターンは単なる図形の集合体であるが、設計者は、このパターンを6組のインバータ回路とこれらの間の配線として把握することにより、はじめて意味のある解析を行うことができる。また、従来から行われている等電位追跡の手法により、図11に示すレイアウトパターンを構成する多数の図形のうち、起点となる特定の図形に対して等電位となる図形を自動的に認識し、起点に対して等電位となる領域のみを特別な色に着色して表示させるようなことも可能であるが、仮にそのような表示を行ったとしても、個々の回路素子の把握ができなければ、意味のある解析に役立てることはできない。本発明の目的は、図11に示すようなレイアウトパターン上で、設計者が直観的に回路素子を認識することができるようにし、更に、回路素子間の信号の流れを容易に把握することができるようにすることにある。そのために、本発明では、レイアウトパターンデータを利用して、個々のセルについて、仮想的な輪郭を示すセル枠と、当該セルと外部配線との仮想的な接続位置を示す端子図形を生成し、レイアウトパターン上にセル枠と端子図形とを重畳して表示する、という手法を採る。図12は、図11に示すレイアウトパターンに本発明に係るセル枠および端子図形を重畳表示した状態を示す平面図である。図に太線矩形で示す枠が、6組のセルの仮想的な輪郭を示すセル枠F1~F6であり、このセル枠上に配置された黒い正方形が、各セルと外部配線との仮想的な接続位置を示す端子図形T11~T64である。また、W10~W40は、セル枠F1~F6の外部に位置しているため、セル内の構成要素ではなく、セル間配線であることが直観的に把握できる。図において水平方向に伸びる配線W10,W20,W30,W40や、縦方向に伸びる配線W11~W16,W21~W26,W31~W36は、各セルに供給する信号や電源ラインであり、小さな白抜きの正方形はコンタクトを示す図形である。図12に示す表示は、図11に示すレイアウトパターンに、セル枠F1~F6と端子図形T11~T64を重畳しただけであるが、6組のセルすなわち、特定の機能をもった回路素子と、このセルに対して施された配線を、直観的に把握できるようになることが理解できよう。また、回路素子間の信号の流れを把握することも容易になる。たとえば、セル枠F1上の端子図形T13、セル枠F4上の端子図形T41、配線W30は、配線W21を介して接続されているので、この配線W21に沿って、端子図形T13,T41の位置に対する信号の入出力もしくは電源供給が行われていることが把握できる。更に、§4-3で述べるように、個々の端子図形について、入力端子、出力端子、電源端子、接地端子という属性を認識すれば、信号の流れの方向を認識することができるようになり、回路素子間の信号の流れを詳細に解析することも可能になる。もちろん、図12に示すセル枠F1~F6や端子図形T11~T64は、実際のLSIを構成する物理的な構造物ではなく、レイアウトパターンを構成する実体的な図形でもない。本発明においてレイアウトパターンに重畳して表示されるセル枠や端子図形は、あくまでも設計者が個々の回路素子や、これら回路素子に対する信号の出入りを、レイアウトパターン上で直観的に把握することを助けるための補助表示というべきものである。しかしながら、このような概念的なセル枠や端子図形を補助的に表示することにより、設計者がレイアウトパターン上で行う確認、検証、解析作業の能率は格段に向上することになる。<<<§3.本発明の基本的実施形態>>>続いて、本発明の基本的実施形態に係るLSIのレイアウトパターン表示装置の構成および動作を説明する。図13は、この基本的実施形態に係る装置構成を示すブロック図である。この装置は、多数のセルによって構成されるLSIの設計データに基づいて、レイアウトパターンを表示する装置である。既に述べたとおり、レイアウトパターンの表示装置自体は、従来から利用されているが、本発明に係る装置は、§2で述べたように、レイアウトパターン上にセル枠および端子図形を重畳して表示する機能を有している。図13に示すとおり、この表示装置は、設計データ入力部100、ブロック構成データ格納部200、セル構成データ格納部300、レイアウトパターン表示部400、端子図形生成部500、セル枠決定部600、表示態様指示部700、条件設定部800によって構成される。実際には、この表示装置は、コンピュータに専用プログラムを組み込むことによって構成されるものであり、上記各構成要素は、コンピュータのハードウエア資源を利用した専用プログラムの機能として実現されることになる。たとえば、ブロック構成データ格納部200、セル構成データ格納部300、条件設定部800は、ハードディスク装置などの記憶装置とこれを機能させるためのプログラムによって実現され、設計データ入力部100、表示態様指示部700は、オペレータLSIの設計者からの入力操作や指示操作を受け付けるハードウエアたとえば、キーボードやマウスとこれを機能させるためのプログラムによって実現される。また、端子図形生成部500、セル枠決定部600、レイアウトパターン表示部400は、CPU、メモリ、ディスプレイ装置などのハードウエアと、それぞれ固有の処理を行うためのプログラムによって実現される。以下、各構成要素の機能を順に説明する。まず、設計データ入力部100は、ブロック構成データ格納部200およびセル構成データ格納部300に対してデータを入力する機能をもった構成要素である。具体的には、キーボードやマウスなどの入力機器と、入力対象となるデータファイルを指定するマンマシンインターフェイスプログラムによって設計データ入力部100を構成することができる。ブロック構成データ格納部200およびセル構成データ格納部300に格納されているデータは、この設計データ入力部100によって入力されたデータということになる。ブロック構成データ格納部200は、複数のセルを所定位置に配置してなるブロックについて、各セルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、を含むブロック構成データを格納する機能を果たす。すなわち、図1に示す例の場合、ブロックA~ブロックDの内部構造を示す情報がブロック構成データとして、ブロック構成データ格納部200内に格納される。たとえば、ブロックAの場合は、図4,に示す情報、より具体的には、図8の表に示すようなDataブロックAが格納されることになる。なお、必要に応じて、セル間配線情報についてもレイヤーを定義し、セル間配線を構成する図形をレイヤーごとに収録することも可能である。たとえば、ポリシリコンからなる配線と、メタルからなる配線とを共用する場合、レイヤーL1ポリシリコンとレイヤーL3メタルとの2通りのレイヤーを定義し、セル間配線を構成する個々の図形を、いずれかのレイヤーに所属するデータとして用意すればよい。一方、セル構成データ格納部300は、個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データを格納する機能を果たす。すなわち、図1に示す例の場合、セルC101,C102,等の各セルの内部構造を示す情報がセル構成データとして、セル構成データ格納部300内に格納される。たとえば、セルC101の場合は、図5に示すセルパターン情報、より具体的には、図9の表に示すようなDataセルC101が格納されることになる。なお、図1に示す例のように、3階層からなる設計データの場合は、最上位階層TOPについての情報も、ブロック構成データとしてブロック構成データ格納部200に格納される。すなわち、図3,に示す情報、より具体的には、図7の表に示すようなDataTOPも、ブロック構成データ格納部200に格納されることになる。最上位階層TOPも、基本的には1つのブロックであり、DataTOPもブロック構成データとして格納部200に格納される。また、ここでは述べないが、4階層以上からなる設計データの場合、最下位階層セルに関する情報セルパターン情報がセル構成データ格納部300に格納され、その上位階層に関するすべての情報がブロック構成データ格納部200に格納されることになる。一般論として、全n階層但し、n≧2からなる階層構造をもったLSIのレイアウトパターンを取り扱う場合は、第1番目~第n-1番目の階層にはブロックが配置され、第n番目の階層最下位階層にはセルが配置された構成をとるので、第1番目~第n-1番目の階層に関する情報はブロック構成データ格納部200に格納され、第n番目の階層最下位階層に関する情報はセル構成データ格納部300に格納される。この場合、ブロック構成データ格納部200に格納される第i番目1≦i≦n-1の階層に所属するブロックについてのブロック構成データは、i<n-1の場合には、下位階層に所属するブロックの位置座標を示すブロック配置情報と、ブロック間配線を構成する図形を示すブロック間配線情報と、によって構成されたとえば、n=3の場合、図2に示す階層TOPの情報、i=n-1の場合には、下位階層に所属するセルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、によって構成されるたとえば、n=3の場合、図2に示す階層ブロックの情報。一方、セル構成データ格納部300には、第n番目の階層に所属する個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データが格納されることになる図2に示す階層セルの情報。レイアウトパターン表示部400は、ブロック構成データ格納部200に格納されているブロック構成データと、セル構成データ格納部300に格納されているセル構成データと、に基づいて、平面上にレイアウトパターンを描画し、これをディスプレイ画面上に表示する機能を果たす。このような描画機能は公知の機能であるため、ここでは詳しい描画方法についての説明は省略する。ただ、レイアウトパターン表示部400は、レイアウトパターンを描画するだけではなく、必要に応じて、セル枠および端子図形を描画し、レイアウトパターン上にセル枠および端子図形を重畳した画像を生成し、これをディスプレイ画面上に表示する機能を有している。なお、レイアウトパターン上にセル枠および端子図形を重畳した画像を、ディスプレイ画面上だけでなく紙面上にも出力したい場合は、レイアウトパターン表示部400として、ディスプレイ装置とともにプリンタを設けておけばよい。この場合、レイアウトパターン表示部400は、表示態様指示部700からの指示に基づいて、ディスプレイ画面上もしくはプリンタによる印刷紙面上に画像出力を行うことになる。セル枠決定部600は、条件設定部800内に設定されているセル枠決定条件に基づいて、セル構成データに概念として含まれている個々のセルの仮想の輪郭線を示すセル枠を決定する機能を有し、端子図形生成部500は、セル枠上に端子図形を生成する機能を有する。レイアウトパターン表示部400は、セル枠決定部600によって決定されたセル枠と、端子図形生成部500によって生成された端子図形とを、レイアウトパターン上に重畳する処理を行うことになる。表示態様指示部700は、オペレータ設計者からの指示入力に基づいて、レイアウトパターン表示部400に対して、画像の表示態様を指示する機能を有する。最も代表的な表示態様は、全レイアウトパターンのどの部分をどの倍率で表示するかを示す態様である。ここに示す実施例の場合、表示態様指示部700には、表示対象となる画像の範囲を指定する機能が備わっており、レイアウトパターン表示部400は、全レイアウトパターンの中から指定された範囲内のパターンのみを選択的に出力することになる。より具体的には、オペレータが、表示態様指示部700に対して、特定の箇所を特定の倍率で表示すべき指示入力を行うと、レイアウトパターン表示部400は、指示に応じて表示対象となったレイアウトパターンの表示を行うために必要な情報を、ブロック構成データ格納部200およびセル構成データ格納部300から読み出し、指示された箇所のレイアウトパターンを指示された倍率で表示する処理を行う。ここに示す実施例の場合、表示態様指示部700からの指示は、端子図形生成部500およびセル枠決定部600にも与えられる。セル枠決定部600は、指示に応じて表示対象となった部分に含まれるセルについてのセル枠を決定する処理を行い、端子図形生成部500は、当該セルについての端子図形を生成する処理を行う。また、ここに示す実施例の場合、表示態様指示部700は、セル枠の表示を行うか否か、端子図形の表示を行うか否か、を指示することもできる。オペレータは、作業の便宜を考慮して、セル枠や端子図形の表示の有無を切り換える指示を与えることができる。セル枠および端子図形を表示しない指示を与えた場合は、ディスプレイ画面上には、図11に示すようなレイアウトパターンのみが表示され、セル枠および端子図形を表示する指示を与えた場合は、ディスプレイ画面上には、図12に示すような重畳表示がなされる。セル枠決定部600は、セル枠の表示指示が与えられた場合にのみセル枠決定処理を実行し、端子図形生成部500は、端子図形の表示指示が与えられた場合にのみ端子図形生成処理を実行する。続いて、セル枠決定部600において行われるセル枠決定処理の具体的な内容を説明する。セル枠決定処理は、条件設定部800に予め設定されているセル枠決定条件を参照して行われる。ここで、セル枠決定条件は、セル構成データに含まれるレイヤーのうち、セル枠決定に用いる特定のレイヤーを示す情報によって規定される。条件設定部800に設定すべきセル枠決定条件は、この装置で取り扱うLSIの種類に応じて異なる。ここでは、主としてCMOSトランジスタを用いた回路素子を含む一般的なLSIの場合を例にとって、セル枠決定条件の設定例を説明する。図5には、セルC101のセルパターン情報として、図形f1~f11の形状および配置が示されている。これらの図形は、図6に示すように、L1~L5の5つのレイヤーのいずれかに所属し、実際には、図9に示すように、レイヤーごとに収録した図形データによって定義される。この図5に示す各図形f1~f11は、いずれもセルC101の構成要素ではあるが、図形f7N型トランジスタ用のウェル領域を構成する図形については、レイアウトパターン上では、図11に示す例のように、左右に隣接する別なセルの図形f7と融合し、横方向に並ぶ複数のセル間に跨がって伸びる細長い一体図形を構成することになる。これは、図形f7は、単位セルのセル枠輪郭の決定に利用するには不適切な図形であることを意味する。また、図5に示す図形f8~f11は、コンタクトを示す図形であり、実際の物理的なLSIでは、複数のレイヤー間を電気的に接続するために紙面に垂直な方向に伸びる配線として機能する。このため、図形f8~f11は、単位セルのセル枠輪郭の決定には役立たない図形であることがわかる。このような観点から、図5に示すセルC101については、たとえば、図形f1~f6を利用してセル枠を決定すれば、適切なセル枠決定を行うことが可能であることがわかる。すなわち、図形f1~f6の分布領域を、概念的にセルC101の内部として取り扱えば、適切なセル枠を決定することができる。そこで、ここでは、図6に示す5つのレイヤーのうち、L1ポリシリコン、L2拡散層、L3メタルの3つのレイヤーを、セル枠決定に用いる特定のレイヤーとして選択し、セル枠決定条件として設定したものとしよう。図5に示すセルC101は、インバータ回路として機能するセルであるが、CMOSトランジスタを用いた回路素子を含む一般的なセルの場合も同様に、L1,L2,L3の3つのレイヤーをセル枠決定条件として設定することは妥当である。そこで、図13に示す表示装置において、CMOSトランジスタを用いた回路素子を含むLSIを取り扱う場合には、条件設定部800に対して、L1,L2,L3の3つのレイヤーを示す情報をセル枠決定条件として設定しておくようにする。これら3つのレイヤーは、セル枠決定部600で実行されるセル枠決定処理において、抽出対象レイヤーとして取り扱われる。すなわち、セル枠決定部600は、セル枠決定の対象となる個々のセルについて、セル構成データ格納部300からセル構成データを読み出し、セル枠決定条件として設定されている特定のレイヤー上例の場合、セル枠決定に用いる3つのレイヤーL1,L2,L3に収録されている図形を抽出し、抽出した図形の論理和図形を形成し、更に、この論理和図形の外接矩形をセル枠として求める処理を実行する。たとえば、セルC101については、セル枠決定部600によって、セル構成データ格納部300から図9に示すセル構成データDataセルC101が読み出されるので、このうち、セル枠決定条件として設定されている3つのレイヤーL1,L2,L3に収録されている図形f1~f6が抽出されることになる。図14は、このようにして抽出された図形群を示す平面図である。そして、セル枠決定部600は、これら抽出図形f1~f6の論理和図形として、図15にハッチングを施して示すような図形fORを求める処理を行う。この論理和図形fORは、セルC101の内部領域と把握されるべき概念的な領域を示している。そこで、セル枠決定部600は、更に、この論理和図形fORの外接矩形をセル枠として求める処理を実行する。図16に太線で示すセル枠Fは、このようにして求められた外接矩形であり、セルC101の概念的な輪郭を示すものになる。図17は、図5に示すセルC101のレイアウトパターンに、図16に示すセル枠Fを重畳した状態を示す平面図である。セル枠決定条件として、レイヤーL4ウェルを外したため、図形f7はセル枠Fからはみ出した状態になっているが、上述したとおり、図形f7は左右に隣接する別なセルの図形f7と融合したレイアウトパターンを形成するため、セル枠Fを跨ぐようになっても問題はない。かくして、セル枠決定部600により、適切なセル枠を決定することが可能になる。なお、セル構成データ格納部300内に格納されるセル構成データは、通常、図5に示す例のように、xy座標系において、x軸もしくはy軸に平行な辺によって構成される多角形からなる図形を収録したデータになっている。このような場合、セル枠決定部600によりセル枠として決定される外接矩形は、x軸もしくはy軸に平行な辺によって構成される正則外接矩形にするのが好ましい。図16に示すセル枠Fは、論理和図形fORに対する正則外接矩形を構成するものであり、上下二辺はx軸に平行、左右二辺はy軸に平行になっている。セルを構成する図形がx軸もしくはy軸に平行な辺によって構成される多角形からなる図形である場合、セル枠もx軸もしくはy軸に平行な辺によって構成される正則外接矩形によって構成した方が、図12に示す例に見られるように、レイアウトパターン上に重畳表示した場合にも違和感なく受け入れられ、また、視認性も向上するため好ましい。もっとも、本発明を実施するにあたり、セル枠は必ずしも矩形にする必要はなく、論理和図形fORに外接する図形であれば、任意の形状をもった図形をセル枠とすることができる。したがって、外接円や外接三角形などの任意形状の外接図形をセル枠としてもかまわない。ただ、実用上は、正則外接矩形をセル枠として用いるのが最も好ましいと思われる。なお、適切なセル枠を決定するために設定すべきセル枠決定条件は、必ずしも1つに決まっているわけではなく、オペレータ設計者の判断によって、適切と思われる様々な条件を設定することが可能である。たとえば、上例の場合は、3つのレイヤーL1,L2,L3を示す情報をセル枠決定条件として設定したが、更に、レイヤーL5コンタクトを付加した4つのレイヤーを示す情報をセル枠決定条件として設定しても全く同じ結果が得られる。あるいは、上例の場合、2つのレイヤーL1,L2のみを示す情報をセル枠決定条件として設定しても全く同じ結果が得られる。もちろん、セル枠決定条件の設定内容が変わると、得られるセル枠の形状や位置が異なってくるケースもあるが、そもそも正しいセル枠が存在するわけではないので、セル枠決定条件の設定により、表示されるセル枠に変動が生じても支障はない。既に述べたとおり、本発明において、セル枠Fの表示は、概念的なセルの境界位置をレイアウトパターン上で知らしめ、設計者がレイアウトパターンの確認、検証、解析作業を行う上での一助となるためのものであるので、レイアウトパターン上での大まかなセルの領域を把握できるような位置にセル枠が表示されれば問題はない。次に、端子図形生成部500において行われる端子図形生成処理の具体的な内容を説明する。端子図形生成部500は、セル枠決定部600によって決定されたセル枠F上に端子図形を発生する処理を実行する。そのために、ブロック構成データ格納部200に格納されているセル間配線情報を利用する。ここでは、ブロックA内のセルC101について、図17に示すようなセル枠Fが決定された場合を例にとって、端子図形を生成する具体的な処理を述べることにする。ブロックA内のセル間配線情報は、図4に示すように、ブロックAに含まれる複数のセルについてのセル間の配線を示すものである。ここでは、このようなセルC101に対するセル間配線として、図18に破線で示すような4つの配線w1~w4を示す図形データが、ブロックA内のセル間配線情報として収録されていたものとしよう。セル間配線は、1つのセル内の構成要素と、別なセル内の構成要素との間を電気的に接続するための配線であり、セル間配線の図形は、その端部がセル内の図形に重畳するように配置されている。図18に示す例の場合も、配線w1~w4の端部は、セル内の図形に一部重なった状態になっている。このため、各配線w1~w4は、セル枠と交差することになる。端子図形生成部500は、セル間配線情報に含まれる図形のうち、セル枠と交差する交差図形について、セル枠が交差図形によって切り取られる交差線分を認識し、この交差線分上の1点に端子点を決定し、更に、この端子点位置に所定の端子図形を生成する処理を行う。図19は、セル枠Fとセル間配線w1~w4との交差位置に、端子点t1~t4×印の点が決定された状態を示す平面図である。まず、セル枠Fと交差する交差図形セル間配線w1~w4について、セル枠Fを交差図形によって切り取ることによって得られる交差線分H1~H4が認識される。続いて、各交差線分H1~H4上の1点ここに示す実施例の場合は、各交差線分の中点に端子点t1~t4が決定される。そして最後に、各端子点t1~t4の位置に、所定の形状をもった端子図形図19には示されていないが生成される。レイアウトパターン表示部400は、こうして得られたセル枠および端子図形をレイアウトパターン上に重畳して表示する。図20は、図5に示すセルC101の周囲を含めたレイアウトパターン上に、セル枠Fおよび端子図形T1~T4を重畳表示した状態を示す平面図である。レイアウトパターン上では、階層構造が展開され、セルパターン情報内の図形およびセル間配線情報内の図形のうち、同一材料からなるレイヤーに所属する図形は融合したパターンを形成する。図20に示す例の場合も、図形f4およびw1、図形f1およびw2、図形f5およびw3、図形f6およびw4は、それぞれ同一材料からなるレイヤーに所属する図形であるため、相互に融合して一体化したパターン図形を構成している。図20に太線で示されているセル枠Fは、図17に示すセル枠Fであり、図20に示されている4つの端子図形T1~T4は、図19に示す4カ所の端子点t1~t4の位置に生成された端子図形である。図示の例の場合、各端子図形T1~T4は、黒い正方形で示されているが、もちろん、個々の端子図形の形状大きさ色彩は任意に設定することができる。図12に示した表示例は、図20に示す表示例を複数セル分の領域に広げたものである。このようにレイアウトパターンにセル枠および端子図形を重畳表示することにより、回路素子をセル単位で直観的に認識することができ、セル外部への配線を容易に辿ることができる。すなわち、本発明に係る表示装置によれば、レイアウトパターン上に、概念的なセル枠や端子図形を補助的に表示することができるので、設計者がレイアウトパターン上で行う確認、検証、解析作業の能率を格段に向上させることができる。なお、上述した例では、セルとセルとを接続するセル間配線について、セル枠との交差を判定して端子図形を生成する処理を行うことを述べたが、ブロックとブロックとを接続するブロック間配線がセル内の構成要素に接続される可能性があるケースでは、ブロック間配線についても、セル枠との交差を判定して端子図形を生成する処理を行うようにすればよい。すなわち、端子図形生成部500は、セル間配線情報に含まれる図形についての端子点とともに、ブロック間配線情報に含まれる図形についての端子点を決定し、各端子点位置に端子図形を生成すればよい。また、ブロック構成データ格納部200内に、セル間配線やブロック間配線を構成する図形をレイヤーごとに収録した配線情報が格納されている場合には、条件設定部800に、配線情報に含まれるレイヤーの中の特定のレイヤーを考慮配線レイヤーとして設定し、端子図形生成部500が、この考慮配線レイヤーに収録されている図形のみを考慮して、端子点の決定を行うようにすることもできる。たとえば、セル間配線として、レイヤーL1ポリシリコンに所属する配線とレイヤーL3メタルに所属する配線との2通りが用意されている場合に、レイヤーL3メタルのみを考慮配線レイヤーとして設定すれば、端子図形生成部500は、レイヤーL3メタルに収録されている図形のみを考慮して、端子点の決定を行うことになる。このような機能を付加しておけば、たとえば、電源ラインに接続されている可能性のある端子のみを表示したい、あるいは、特定の信号ラインに接続されている可能性のある端子のみを表示したい、というように、オペレータの要望に合致した端子のみを選択的に表示する効果が得られる。<<<§4.本発明の実用的実施形態>>>続いて、ここでは、本発明のより実用的な実施形態を説明する。図21は、この実用的実施形態に係るLSIのレイアウトパターン表示装置の構成を示すブロック図である。この図21に示す表示装置は、§3で述べた図13に示す装置に、更に、付加機能部900を加えたものであり、その余の構成要素の主たる機能に変わりはない。ただ、図13に示す装置の条件設定部800には、セル枠決定条件のみが設定されていたが、図21に示す装置の条件設定部800には、更に、等電位追跡条件、領域認識条件、素子認識条件が設定されている。付加機能部900は、図示のとおり、等電位追跡部910、領域認識部920、素子認識部930、セル間信号追跡部940によって構成される。等電位追跡部910は等電位追跡条件に基づいて等電位追跡処理を行う構成要素であり、領域認識部920は領域認識条件に基づいて領域認識処理を行う構成要素であり、素子認識部930は認識された領域の情報と素子認識条件とに基づいて素子認識処理を行う構成要素である。また、セル間信号追跡部940は、認識された素子の情報に基づいて、セル間信号追跡処理を行う構成要素である。ここで、付加機能部900に含まれる各構成要素も、実際には、コンピュータのハードウエア資源を利用した専用プログラムの機能として実現されることになる。以下、この付加機能部900によって実現される新たな機能について順に説明を行う。<4-1.等電位追跡処理>まず、等電位追跡部910によって行われる等電位追跡処理について説明する。等電位追跡部910は、レイアウトパターンを構成する特定の着目図形に対して等電位となる別な図形を認識する等電位追跡処理を行う機能を有する。図21に示す装置の場合、表示態様指示部700が、レイアウトパターン上の特定の図形を着目図形として等電位追跡処理を行う旨の等電位追跡指示を与える機能を有している。具体的には、たとえば、ディスプレイ画面上にレイアウトパターンを表示させた状態において、当該レイアウトパターンを構成する任意の図形上の1点をマウスクリックなどの入力操作で指示することにより、当該図形を着目図形として等電位追跡処理を行う旨の等電位追跡指示を入力できるようにしておけばよい。等電位追跡部910は、このような等電位追跡指示を受けたときに、条件設定部800に設定されている等電位追跡条件に基づいて、指示された着目図形に対して等電位となる図形を等電位図形と認識する等電位追跡処理を実行する。条件設定部800には、セル構成データおよびブロック構成データに含まれるレイヤーのうち、導電性レイヤーを示す情報を、予め等電位追跡条件として設定しておけばよい。たとえば、メタルレイヤーを導電性レイヤーとして設定した場合、メタルレイヤーに属する図形が着目図形として指定されると、メタルレイヤーに属し、かつ、当該着目図形に連なる図形群が等電位図形と認識されることになる。もっとも、CMOSトランジスタを含む一般的なLSIでは、複数の導電性レイヤーが用いられることが多い。そのような場合は、等電位追跡条件として、これら複数の導電性レイヤーを示す情報とともに、複数のレイヤー間を接続するためのコンタクトを示す図形を含むコンタクトレイヤーを示す情報を設定するようにする。たとえば、図6に示すような5つのレイヤーが定義されている場合、レイヤーL1ポリシリコンおよびレイヤーL3メタルを導電性レイヤーとし、レイヤーL5コンタクトをコンタクトレイヤーとする等電位追跡条件を設定すればよい。実際には、個々のレイヤーには、図5に例示するように、L1,L2,等の識別コードを付しておくようにする。この場合、セル内のパターン、セル間配線、ブロック間配線について、互いに同一の材料から構成されるレイヤーには同一の識別コードを付すようにする必要に応じて、同一の材料から構成されるレイヤーに異なる複数種類の識別コードを付し、たとえば、メタル1レイヤー/メタル2レイヤーのように区別してもかまわない。等電位追跡条件として、複数の導電性レイヤーを設定した場合、等電位追跡部910は、次のような判断基準で、等電位図形の認識を行えばよい。まず、互いに同一の識別コードが付された複数の導電性レイヤーに所属する図形が平面的に重畳している場合には、当該重畳図形が等電位であると認識できる。たとえば、レイヤーL1ポリシリコンに属するセル内図形と、同じくレイヤーL1ポリシリコンに属するセル間配線図形とが平面的に重なりあっている場合、レイアウトパターン上では、これらの図形は融合することになるので、両者は等電位であると判断できる。一方、互いに異なる識別コードが付された複数の導電性レイヤーに所属する図形が平面的に重畳している場合には、重畳領域にコンタクトレイヤーに所属する図形が存在する場合に限り、当該重畳図形が等電位であると認識することができる。これは、異なるレイヤー同士は、平面的に重畳していても、三次元的には離れているため、コンタクトを介して接続していた場合に限って、両者が等電位であると判断できるためである。たとえば、レイヤーL1ポリシリコンに属する図形とレイヤーL3メタルに属する図形が平面的に重なりあっていた場合、重畳領域にレイヤーL5コンタクトに所属する図形が存在する場合に限って、両者が等電位であると認識することになる。なお、互いに異なるレイヤーに所属する3つ以上の図形が平面的に重なっており、その重複領域にコンタクトが配置されている場合、通常、コンタクトは、重なっている3つ以上の図形のうちの所定の2図形のみを接続する決まりになっていることが多い。このような場合、条件設定部800には、等電位追跡条件として、互いに異なる識別コードが付された一対の導電性レイヤーの組み合わせについての優先順位を設定しておくようにし、等電位追跡部910が、互いに異なる識別コードが付された3以上のレイヤーに所属する図形が平面的に重畳しており、重畳領域にコンタクトレイヤーに所属する図形が存在する場合には、上記優先順位に基づく一対のレイヤーに所属する重畳図形のみが接続されていると認識するようにすればよい。図22は、このような優先順位を考慮した等電位追跡条件の設定例を示す図である。まず、条件には、導電性レイヤーを示す情報として、レイヤーL1ポリシリコンとレイヤーL3メタルが設定されている。また、条件には、コンタクトレイヤーを示す情報として、レイヤーL5コンタクトが設定されている。そして、条件には、コンタクトの優先順位を示す情報として、第1優先順位L3メタルとL1ポリシリコン、第2優先順位L3メタルとL2拡散層なる情報が設定されている。この条件として設定された優先順位を示す情報は、図23に示すレイヤー構造を前提としたものである。図23は、物理的なレイヤー構造の断面図であり、上方から順に、L3メタル,L1ポリシリコン,L2拡散層の順に積層されている。実際には、各層間に示す空間には、絶縁層が形成されることになる。コンタクトC1,C2の実体は、この絶縁層に形成されたコンタクトホールに充填された導電材料からなる配線である。図示のような構造を前提とすると、レイヤーL3メタルの下方にレイヤーL1ポリシリコンが存在する場合は、コンタクトC1のように、コンタクトによってL3メタルとL1ポリシリコンとが接続されることになる。コンタクトの第1優先順位は、このような場合に接続される一対のレイヤーを示している。一方、レイヤーL3メタルの下方にレイヤーL1ポリシリコンは存在せず、レイヤーL2拡散層が存在する場合は、コンタクトC2のように、コンタクトによってL3メタルとL2拡散層とが接続されることになる。コンタクトの第2優先順位は、このような場合に接続される一対のレイヤーを示している。ここに示す例の場合、レイヤーL2拡散層は導電性レイヤーではないため、図23において、レイヤーL2拡散層の一部とレイヤーL3メタルの一部がコンタクトC2によって接続されていたとしても、レイヤーL2拡散層全体がレイヤーL3メタルに対して等電位になることはない。しかしながら、コンタクトの下端部分まではレイヤーL3メタルと等電位になるので、コンタクトの下端がレイヤーL2拡散層に接続されているのか図23のコンタクトC2の場合、あるいは接続されていないのか図23のコンタクトC1の場合を区別することは、後に§4-3で述べる素子認識処理を行う上で必要な情報になる。このような点において、図22に示す条件の優先順位は重要な役割を果たす。図24は、等電位追跡部910による具体的な処理を説明するための単純なレイアウトパターンを示す平面図である。この例では、L1ポリシリコン,L2拡散層,L3メタル,L5コンタクトの4種類のレイヤーに所属する複数の図形が示されている。ここでは、条件設定部800に、等電位追跡条件として、図22に示すような条件,,が設定されているものとしよう。そして、オペレータが、表示態様指示部700に対して、図24に示すレイアウトパターン上の指示点Zをマウスクリックする指示入力を行い、等電位追跡指示を与えた場合を考えてみる。この場合、等電位追跡部910は、指示点Zを含む図形L3メタルを着目図形として、等電位追跡処理を行うことになる。図22に示す等電位追跡条件によると、導電性レイヤーはL1,L3であるので、レイヤーL1もしくはL3に所属する図形であって、指示点Zを含む着目図形に対して直接もしくは間接的に接続されている図形群が等電位図形と認識されることになる。その結果、図25にハッチングを施して示す図形が、着目図形およびその等電位図形として認識される。この例の場合、ハッチングが施された4つの長方形は、3つのコンタクトによって接続されている。なお、図22に示す条件により、中央のコンタクトは、L1ポリシリコンとL3メタルとを接続するコンタクトと認識され、L2拡散層に接続するコンタクトではないとの認識がなされる。なお、ここに示す実施例の場合、等電位追跡部910による等電位追跡処理の結果は、直ちにオペレータに提示される。すなわち、レイアウトパターン表示部400が、着目図形および等電位図形によって構成される等電位領域を、他の領域とは異なる態様で表示した画像を生成し、これをディスプレイ画面上に表示する処理を行う。具体的には、たとえば、図24に示す状態において、オペレータが指示点Zをマウスクリックして表示態様指示部700に対して等電位追跡指示を与えると、等電位追跡部910により上述した等電位追跡処理が実行され、ディスプレイ画面上には、図25に示すような結果が表示されることになる。図25では、便宜上、等電位領域をハッチングを施して示しているが、実際には、たとえば等電位領域のみを他の領域とは異なる色で表示するなど、他の領域とは異なる態様で表示すればよい。オペレータは、図25に示すような表示を見て、指示点Zから流れ出る信号、もしくは指示点Zに流れ着く信号の経路を直観的に把握することができる。<4-2.通過配線の除外処理>ここでは、上述した等電位追跡処理を利用して、端子図形生成部500が端子図形を生成する際に、セルを単に通過する配線を除外する処理を行う変形例を述べておく。§3では、図18および図19に示す例に基づいて、端子図形生成部500による端子図形の生成処理の手順を説明し、図20に例示するような4つの端子図形T1~T4が得られることを説明した。この図20に示す例の場合、4つの端子図形T1~T4は、いずれもセルC101に対して信号の出入りもしくは電源供給を行うための適切な端子を示している。しかしながら、セル枠と交差する配線は、必ずしも当該セルに対する配線であるとは限らず、当該セルを単に通過するだけの配線である場合もある。たとえば、図26には、横方向に並んだ3つのセルC11,C12,C13と、2本のセル間配線w12,w13が示されている。ここで、配線w12がセルC12の内部要素に対する配線であり、配線w13がセルC13の内部要素に対する配線であったとしよう。すなわち、配線w12は、セル枠F11を横切っているが、セルC11のいずれの内部要素にも接続されておらず、単に、セルC11を横切っているだけである。同様に、配線w13は、セル枠F11,F12を横切っているが、セルC11,C12のいずれの内部要素にも接続されておらず、単に、セルC11,C12を横切っているだけである。このように、セルを単に通過する配線が存在する場合、端子図形生成部500が、§3で述べたアルゴリズムで端子生成処理を行うと、不適切な端子が生成されることになる。すなわち、図26に示す例では、配線w12,w13を構成する図形と各セル枠F11,F12,F13との交差部分に、端子点t11~t18が定義され、それぞれの位置に端子図形が発生されることになる。ところが、図示の端子点t11~t14、t16,t17は、単にセルを通過する配線との交差によって生じた端子点であり、本来、端子図形を発生させるべき位置ではない。このような無用な端子図形の生成を防ぐには、端子図形生成部500が、セル枠と交差する各交差図形を着目図形として等電位追跡部910に等電位追跡指示を与え、各交差図形のうち、セル枠に対応するセル構成データに収録されているいずれかの図形が等電位図形となる交差図形のみについて交差線分の認識を行うようにすればよい。たとえば、図26に示す例の場合、端子図形生成部500がセルC11についての端子図形を発生する際に、配線w12を構成する図形を着目図形として、等電位追跡部910に等電位追跡指示を与える。その結果、着目図形に対して等電位図形となる図形は、セルC11内には発見されないので、配線w12についての交差線分の認識は行われず、図示の端子点t11,t13は生じないことになる。配線w13を構成する図形を着目図形とする等電位追跡処理によっても同様の結果が得られるので、配線w13についての交差線分の認識も行われず、図示の端子点t12,t14は生じないことになる。一方、端子図形生成部500がセルC12についての端子図形を発生する際に、配線w12を構成する図形を着目図形として、等電位追跡部910に等電位追跡指示を与えると、セルC12内のいずれかの図形が等電位図形として発見されることになるので、配線w12についての交差線分は通常どおり認識され、図示の端子点t15の位置に端子図形が生成される。これに対して、配線w13を構成する図形を着目図形とする等電位追跡処理では、等電位図形は発見されないので、配線w13についての交差線分の認識は行われず、図示の端子点t16,t17は生じないことになる。また、端子図形生成部500がセルC13についての端子図形を発生する際に、配線w13を構成する図形を着目図形として、等電位追跡部910に等電位追跡指示を与えると、セルC13内のいずれかの図形が等電位図形として発見されることになるので、配線w13についての交差線分は通常どおり認識され、図示の端子点t18の位置に端子図形が生成される。かくして、図26に示す例の場合、本来、端子図形を生成すべき位置である端子点t15およびt18の位置にのみ端子図形が生成され、無用な端子図形の生成を防ぐことができる。図27は、図5に示すセルC101を通過するセル間配線w5の取り扱いを示す平面図である。この例の場合、セル間配線w1~w4は、いずれもセル内のいずれかの図形と接続されているため、各セル間配線を着目図形とする等電位追跡処理により、セル内のいずれかの図形が等電位図形として発見されることになる。したがって、通常どおり、端子点t1~t4上にそれぞれ端子図形が発生される。これに対して、セル間配線w5セル内の各図形が所属するレイヤ―とは異なる識別コードをもったレイヤ―に所属するものとするは、セル内のいずれの図形とも接続されておらず、セル間配線w5を着目図形とする等電位追跡処理を行っても、セル内に等電位図形が発見されることはない。よって、図示の端子点t5,t6は、実際には発生せず、これらの位置に無駄な端子図形が生成されることもない。<4-3.領域および素子の認識処理>ここでは、図21に示す装置における領域認識部920によって行われる領域認識処理および素子認識部930によって行われる素子認識処理について説明する。領域認識部920は、LSIに含まれる素子を構成する個々の素子構成領域を認識する機能を有し、素子認識部930は、領域認識部920が認識した領域に基づいて素子を認識する機能を有する。このような機能を担保するために、条件設定部800には、セル構成データに含まれている図形に基づいて領域認識を行うための領域認識条件と、複数の領域の接続関係に基づいて特定の素子を認識する素子認識条件と、が設定される。領域認識部920は、この領域認識条件に基づいて、所定の認識対象セル内の素子構成領域の認識を行い、素子認識部930は、領域認識部920が認識した複数の素子構成領域の接続関係を、素子認識条件と照合することにより、認識対象セルに対応する素子を認識する。以下、これらの認識処理の手順を説明する。図28は、一般的なMOSトランジスタの回路図と素子構成領域との関係を示す図である。MOSトランジスタの中枢をなす素子構成領域はチャネル領域であり、P型MOSトランジスタの場合はP型のチャネル領域が形成され、N型MOSトランジスタの場合はN型のチャネル領域が形成される。図28の回路図では、PまたはNと記述した中央部分をチャネル領域に対応させている。これに対して、図にGと記述した部分はゲート領域であり、図にSDと記述した2箇所の部分はソースドレイン領域である。実際には、SDと記述した2箇所の部分は、一方がソース領域、他方がドレイン領域になるが、ソース/ドレインは可換性があり、LSI内の実装状態によって、どちらがソース、どちらがドレインになるかが決まるため、ここでは両者をソースドレイン領域として区別せずに取り扱うことにする。図28では、便宜上、MOSトランジスタの回路図の各部に、チャネル領域、ゲート領域、そして2箇所のソースドレイン領域という4つの素子構成領域を対応づけて説明したが、これらの素子構成領域は、物理的なLSI内に実際に形成される領域であり、レイアウトパターン上で、特定のレイヤーの組み合わせとして定義できる領域である。条件設定部800に設定される領域認識条件は、このような特定のレイヤーの組み合わせとして各素子構成領域を定義した条件ということができる。図29は、CMOS回路P型MOSトランジスタとN型MOSトランジスタとの組み合わせ回路から構成される素子について設定された領域認識条件の一例を示す図である。この例では、まず、P型MOSトランジスタのチャネル領域Pとして、L1andL2andL4バー電子出願の制約上、明細書上では、記号の上部に付すべきバーについては、記号に後続してバーと表記するなる認識条件が設定され、N型MOSトランジスタのチャネル領域Nとして、L1andL2andL4なる認識条件が設定されている。ここで、L1,L2,L4は、図6に示す各レイヤーに所属する図形を示しており、andは、各レイヤーに所属する図形の論理積を示しており、L4バーは、レイヤーL4に所属する図形が存在しない状態であることを示している。また、ゲート領域Gとして、チャネル領域を含むL1なる認識条件が設定されており、ソースドレイン領域SDとして、チャネル領域を含むL2なる認識条件が設定されている。図30は、領域認識部920が、図29に示す領域認識条件に基づいて、図20に示すセルについて領域認識を行った結果を示す平面図である。図にハッチングを施して示す正方形領域Pは、図形f1およびf2の論理積領域であり、図29の1行目に記載された条件に基づいて、P型MOSトランジスタのチャネル領域Pと認識されることになる。すなわち、この正方形領域Pは、レイヤーL1に所属する図形f1とレイヤーL2に所属する図形f2との論理積領域であり、しかもレイヤーL4に所属する図形f7は存在しない領域となっており、L1andL2andL4バーなる条件を満たしている。また、図にハッチングを施して示す正方形領域Nは、図形f1およびf3の論理積領域であり、図29の2行目に記載された条件に基づいて、N型MOSトランジスタのチャネル領域Nと認識されることになる。すなわち、この正方形領域Nは、レイヤーL1に所属する図形f1と、レイヤーL2に所属する図形f3と、レイヤーL4に所属する図形f7との論理積領域となっており、L1andL2andL4なる条件を満たしている。こうして、チャネル領域P,Nの認識が完了すると、これらチャネル領域P,Nを含むレイヤーL1に所属する図形の領域がゲート領域Gとして認識され図29の3行目に記載された条件、これらチャネル領域P,Nを含むレイヤーL2に所属する図形の領域がソースドレイン領域SDとして認識される図29の4行目に記載された条件。具体的には、図30において、図形f1がゲート領域Gと認識され、図形f2,f3がソースドレイン領域SDとして認識される。ゲート領域Gおよびソースドレイン領域SDは、一部分にチャネル領域を包含することになる。図29に示す領域認識条件は、結局、異なる複数のレイヤーに所属する図形の論理積領域を特定の素子構成領域に対応づけるルール1行目および2行目に記載された認識条件と、特定のレイヤーに所属し、認識した特定の素子構成領域を含む図形の領域を特定の素子構成領域に対応づけるルール3行目および4行目に記載された認識条件とによって構成されていることになる。このように、MOSトランジスタの素子構成領域がそれぞれ認識できれば、等電位追跡部910による等電位追跡処理を利用することにより、端子図形生成部500によって生成された各端子図形が、どの領域に接続されているかを認識することが可能になる。具体的には、図30に示すセルパターンにおいて、端子図形T1は図形f2すなわち、ソースドレイン領域SDに接続され、端子図形T2は図形f1すなわち、ゲート領域Gに接続され、端子図形T3は図形f3すなわち、ソースドレイン領域SDに接続され、端子図形T4は図形f2,f3すなわち、ソースドレイン領域SDに接続されていることが認識できる。図31は、図30に示すセルについて、各端子図形T1~T4と各素子構成領域との接続関係を示す平面図である。等電位追跡処理の結果、チャネル領域Pとチャネル領域Nとが接続されていることも認識できるので、結局、チャネル領域Pおよびチャネル領域Nと各端子図形T1~T4との間には、太線で描かれた接続関係が存在することが認識できる。この接続関係を、図28に示す接続関係と照合すれば、図31に示すセル内の上半分はP型MOSトランジスタ回路であり、下半分はN型MOSトランジスタ回路であることが認識できる。また、端子図形T1はP型MOSトランジスタ回路のソースドレイン端子、端子図形T2はP型MOSトランジスタ回路とN型MOSトランジスタ回路との共通のゲート端子、端子図形T3はN型MOSトランジスタ回路のソースドレイン端子、端子図形T4はP型MOSトランジスタ回路とN型MOSトランジスタ回路との共通のソースドレイン端子、という対応関係を認識することができる。素子認識部930は、上述した原理に基づいて、領域認識部920が認識した領域に基づいて、セル単位で素子を認識する処理を行う。そのためには、条件設定部800に、候補となる複数の素子のそれぞれについて、当該素子を構成する複数の素子構成領域の相互の接続関係を示すルールを、素子認識条件として設定しておけばよい。図32は、条件設定部800に設定される素子認識条件の一例を示す図である。ここでは、候補となる3通りの素子1つのセルに対応する素子について、当該素子を構成する複数の素子構成領域の相互の接続関係を示すルールが示されている。すなわち、図32はインバータ回路についてのルール、図32はNAND回路についてのルール、図32はNOR回路についてのルールである。ここでは、説明の便宜上、個々の接続ルールをトランジスタレベルの回路図で示してあるが右側に括弧書きで、論理素子記号を併記した、実際の素子認識条件は、具体的な領域間の接続関係を示すルールとして設定される。たとえば、図32に示すインバータ回路の場合、チャネル領域Pに対して、第1のソースドレイン領域SD、第2のソースドレイン領域SD、ゲート領域Gが接続されたP型MOSトランジスタPMOSが構成され、一方では、チャネル領域Nに対して、第1のソースドレイン領域SD、第2のソースドレイン領域SD、ゲート領域Gが接続されたN型MOSトランジスタNMOSが構成され、両トランジスタのゲート領域Gは、セルの入力端子Inに接続され、PMOSの第1のソースドレイン領域SDには電源Vddが接続され、NMOSの第2のソースドレイン領域SDには接地電位Gndが接続され、PMOSの第2のソースドレイン領域SDとNMOSの第1のソースドレイン領域SDは、セルの出力端子Outに接続されている、という具体的な接続関係を示すルールが、素子認識条件として設定される。前述したとおり、素子認識部930は、等電位追跡部910によって互いに等電位であると認識された領域については電気的に接続されたものとして、個々のセル枠内の素子構成領域の接続関係を認識する。たとえば、図31に示すセルC101の例の場合、既に述べたとおり、各領域および各端子の間に、図に太線で示すような接続関係があることが認識できる。図33は、こうして認識された接続関係のみを抽出し、トランジスタレベルの回路図に対応させて書き直した図である。素子認識部930は、この図33に示すような接続関係セル枠内の実際のパターンから認識した接続関係を、図32に示す個々の候補となる素子この例の場合は3通りの素子について設定された接続関係とそれぞれ照合する処理を行う。そして、接続関係が合致する素子があれば、セル内の回路を当該素子と認識することになる。上例の場合、図33に示す接続関係を、図32,,に示す各素子の接続関係と照合することにより、図32のインバータ回路と合致することがわかる。したがって、図31に示すセルC101は、素子認識部930によって、インバータ回路素子と認識されることになる。こうして、個々のセルについての素子認識が完了すれば、レイアウトパターン表示部400は、素子の認識結果を反映した画像を表示することが可能になる。たとえば、個々のセル枠の内部に、当該セルに対応する素子の論理素子記号を表示することが可能であり、オペレータは、この論理素子記号に基づいて、個々のセルの役割を直観的に把握することが可能になる。素子の認識結果を反映した画像表示のより効果的な例は、セル枠F上に配置される端子図形に、その端子属性の情報を付加して表示することである。図31に示す例では、4つの端子図形T1~T4が、いずれも黒い正方形で示されており、個々の端子の役割を直観的に把握することはできない。しかしながら、実際には、上述した素子認識処理が完了すると、セル枠F上に配置された個々の端子図形の属性も判明する。たとえば、図33の接続関係が、図32のインバータ回路の接続関係と合致した場合、端子T1は電源端子Vddに対応し、端子T2は入力端子Inに対応し、端子T3は接地端子Gndに対応し、端子T4は出力端子Outに対応することが判明する。これは、条件設定部800に、端子を介してセル外部へ接続される素子構成領域については、その端子属性を示す情報たとえば、図32の例の場合、VddGndInOutという4種類の端子属性を含んだ素子認識条件が設定されているためである。そこで、素子認識部930が、この素子認識条件に基づいて素子の各端子の端子属性を認識し、認識した端子属性を端子図形生成部500に伝達するようにし、端子図形生成部500が、伝達された端子属性に応じて異なる態様の端子図形を生成するようにすれば、属性に応じて異なる態様の端子図形を生成することができる。したがって、レイアウトパターン表示部400は、異なる複数種類の端子図形を含む画像を表示することが可能になる。図34は、図31に示すセルについて、個々の端子をその端子属性に基づいて異なる端子図形で表示した状態を示す平面図である。すなわち、この例の場合、セル枠F上に4つの端子図形が表示されているが、左上の端子図形図31の端子図形T1は電源端子Vddであることを示す白抜き正方形、右上の端子図形図31の端子図形T2は入力端子Inであることを示す白抜き三角形、左下の端子図形図31の端子図形T3は接地端子Gndであることを示す白抜き円形、右下の端子図形図31の端子図形T4は出力端子Outであることを示す白抜き菱形でそれぞれ表示されている。また、セル枠Fの中央部分には、当該セルがインバータ回路であることを示すための論理回路記号が表示され、その入力側には入力端子Inへの配線が描かれ、出力側には出力端子Outへの配線が描かれている。このような表示を行うことにより、オペレータは、当該セルがインバータ回路であることを一目で確認することができ、信号が入力端子Inから出力端子Outへと流れることを直観的に把握することができるようになる。なお、図34では、図が繁雑になるのを避けるために図示は省略しているが、実際には、この図34に示すセル枠F、各端子図形、論理回路記号は、レイアウトパターン上に重畳して表示されることになる。したがって、セル枠内に描かれた論理回路記号等が、レイアウトパターンの観察を阻害する場合には、これらの表示は省略するのが好ましい。また、図示の例では、各端子図形の脇に、VddGndInOutなる文字表記を行っているが、実際には、これらの文字表記も、レイアウトパターンの観察を阻害する要因になる場合は、省略するのが好ましい。図34では、説明の便宜上、端子図形の形状を変えることにより、端子属性の違いを表現しているが、もちろん、色を変えることにより、端子属性の違いを表現するようにしてもかまわない。あるいは、特定の属性をもつ端子図形を点滅表示することにより、他の属性をもつ端子図形と区別することも可能である。要するに、端子属性に応じて端子図形の表示態様が異なるようにすれば、どのような方法で属性の違いを表現してもかまわない。また、ここに示す実施例では、端子属性として、入力端子In,出力端子Out,電源端子Vdd,接地端子Gndの4種類を含む属性を用いているが、表示されたレイアウトパターン上で信号の流れを追跡しやすくする、という効果を得る上では、入力端子Inおよび出力端子Outの少なくとも2種類を含む属性を用いれば足りるので、電源端子Vddおよび接地端子Gndについては、表示を省略するようにしてもかまわない。なお、素子認識部930による素子認識処理に失敗したり、素子認識条件との照合において一部分に不一致が生じたりした場合は、端子属性を認識することができない端子図形が生じることになるが、そのような端子図形については、属性不明という属性を割り当て、属性不明という属性に対応した形状や色彩による表示を行うようにすればよい。<4-4.セル間信号追跡処理>最後に、図21に示す装置におけるセル間信号追跡部940によって行われるセル間信号追跡処理について説明する。このセル間信号追跡処理は、上述した方法で認識された端子属性を利用した処理である。図34に示す表示例では、入力端子Inから出力端子Outへ向かうセル内の信号の流れを把握することができる。その上、個々のセルのセル枠上に表示される端子図形について、それぞれ入力端子Inか出力端子Outかの端子属性が認識できるので、セル間配線に沿ったセルからセルへの信号の流れを把握することも可能になる。セル間信号追跡部940は、このような考え方に基づいて、レイアウトパターン上の複数のセル間にわたる信号の流れを追跡するセル間信号追跡処理を行う機能をもった構成要素である。ここに示す実施例の場合、表示態様指示部700に、レイアウトパターン上の所定の起点と、上流もしくは下流への追跡段数と、を指定してセル間信号追跡処理を行う旨のセル間信号追跡指示を与える機能をもたせている。セル間信号追跡部940は、このセル間信号追跡指示を受けたときに、入力端子および出力端子の属性を考慮して、指定された起点から指定された追跡段数に対応した数のセルにわたるセル間信号追跡処理を実行し、レイアウトパターン表示部400は、当該セル間信号追跡処理による追跡経路を示す画像を生成し、ディスプレイ画面上に表示する機能を有している。図35は、セル間信号追跡部940による追跡結果の表示例を示す平面図である。ここでは、説明の便宜上、9組のセルCC1~CC9のセル枠と、各セル枠上に配置された端子図形と、追跡経路となったセル間配線のみが示されているが、実際には、これらの表示要素は、レイアウトパターン上に重畳表示されることになる。別言すれば、図35には、本来であれば、レイアウトパターンが重畳表示されていることになるが、図が繁雑になるため、レイアウトパターンの表示は省略されている。なお、各端子図形は、図34に示す例と同様に、その形状によって端子属性の表現を行っている。この図35に示す表示結果は、オペレータが、セルCC2内の1点を起点として、下流へ3段階だけ追跡する旨のセル間信号追跡指示を与えた場合の追跡結果を示している。具体的には、たとえば、セルCC2内の1点をマウスクリックするとともに、下流へ3段階のセル間信号追跡を行う旨の指示を何らかの操作で表示態様指示部700へ与えればよい。セル間信号追跡部940は、このようなセル間信号追跡指示を受け、起点となるセルCC2から下流側へ3段階、すなわち、3セル分だけ信号を追跡する処理を行う。この処理は、各セルの出力端子Out菱形の端子図形からセル間配線を辿って、別なセルの入力端子In三角形の端子図形へ到達する処理を、必要な段数分だけ繰り返すことによって行うことができる。具体的には、図示のとおり、起点セルCC2から下流側へ、第1段階の追跡を行うと、セルCC5へ到達することができる。更に第2段階の追跡を行うと、セルCC8へ到達することができる。そして、第3段階の追跡を行うと、セルCC8には2組の出力端子Outが存在するため、セルCC7およびセルCC9に到達することができる。結局、セル間信号追跡部940による追跡処理の結果、セルCC2→CC5→CC8→CC7およびCC9という追跡経路が得られ、当該追跡経路が、レイアウトパターン表示部400によって表示される。図では追跡経路上のセルのセル枠およびセル間配線を太線で表示しているが、これらを特別色で着色表示するような方法で提示してもかまわない。このような表示により、オペレータは、起点セルCC2から、下流に3段階分信号を辿った場合の経路を、レイアウトパターン上で直観的に把握することができるようになる。もちろん、追跡段数は3に限らず、任意の数値を指定することが可能である。また、上流側への追跡指示を与えることも可能であり、この場合は、セル間を流れる信号を遡って経路を追跡することができる。なお、追跡指示を与える際の起点は、必ずしもセル内の点である必要はなく、セル間配線上の点であってもかまわない。<<<§5.レイアウトパターンの表示方法>>>ここでは、これまで述べてきたLSIのレイアウトパターン表示装置が実行する処理プロセスを、レイアウトパターン表示方法として捉え、当該表示方法の手順を図36の流れ図を参照しながら説明する。この表示方法は、多数のセルによって構成されるLSIの設計データに基づいて、ディスプレイ画面上にレイアウトパターンを表示する方法であり、各段階はいずれもコンピュータによって実行される。まず、ステップS1では、個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データを格納するセル構成データ格納段階が実行され、続くステップS2では、複数のセルを所定位置に配置してなるブロックについて、各セルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、を含むブロック構成データを格納するブロック構成データ格納段階が実行される。そして、ステップS3では、セル構成データに含まれるレイヤーのうち、セル枠決定に用いる特定のレイヤーを示す情報をセル枠決定条件として設定する条件設定段階が行われる。このステップS3の条件設定段階では、更に、セル構成データに含まれている図形に基づいて領域認識を行うための領域認識条件と、複数の領域の接続関係に基づいて特定の素子を認識する素子認識条件と、を設定する処理が行われる。また、端子を介してセル外部へ接続される素子構成領域については、入力端子および出力端子の少なくとも2種類を含む端子属性を示す情報を含んだ素子認識条件を設定する処理も行われる。次のステップS4では、必要に応じて、セル構成データおよびブロック構成データに含まれるレイヤーのうちの導電性レイヤーの情報に基づいて、レイアウトパターンを構成する特定の着目図形に対して等電位となる別な図形を等電位図形と認識する等電位追跡段階が実行される。また、ステップS5では、個々のセルについて、セル構成データのセル枠決定に用いる特定のレイヤーに収録されている図形を抽出し、抽出した図形の論理和図形を形成し、この論理和図形の外接矩形をセル枠として求めるセル枠決定段階が行われ、ステップS6では、セル間配線情報に含まれる図形のうち、セル枠と交差する交差図形について、セル枠が交差図形によって切り取られる交差線分を認識し、この交差線分上の1点に端子点を決定し、この端子点位置に所定の端子図形を生成する端子図形生成段階が行われる。更に、ステップS7では、領域認識条件に基づいて、所定の認識対象セル内の素子を構成する個々の素子構成領域を認識する領域認識段階が行われ、ステップS8では、ステップS7で認識した領域に基づいて、複数の素子構成領域の接続関係を、素子認識条件と照合することにより、認識対象セルに対応する素子を認識する素子認識段階が行われる。このとき、素子認識条件に基づいて素子の各端子属性が認識される。また、ステップS9では、オペレータから、レイアウトパターン上の所定の起点と、上流もしくは下流への追跡段数と、を指定してセル間信号追跡処理を行う旨のセル間信号追跡指示があった場合に、入力端子および出力端子の属性を考慮して、起点から追跡段数に対応した数のセルにわたる信号の流れを追跡するセル間信号追跡段階が実行される。そして、最後のステップS10において、セル構成データおよびブロック構成データに基づいて、平面上にレイアウトパターンを描画するとともに、セル枠および端子図形を描画し、レイアウトパターン上にセル枠および端子図形を重畳した画像を表示するレイアウトパターン表示段階が実行される。このとき、端子図形については、認識された端子属性に応じた異なる態様での表示がなされる。また、オペレータからの指示があった場合には、ステップS4で行った等電位追跡処理の結果として得られる等電位領域を、他の領域とは異なる態様で表示する処理が行われる。また、ステップS9において、セル間信号追跡段階が行われた場合には、追跡経路を示す表示が行われる。<<<§6.レイアウトパターンに対する検証作業への利用>>>最後に、レイアウトパターンに対する検証作業を行う場合を例にとって、本発明を利用するメリットを述べておく。通常、LSIのレイアウトパターンを設計した場合、当該パターンが、本来の回路図どおりのパターンになっているかどうかを検証する作業が必要になる。このような検証作業は、一般にLVSLayoutvsSchematicと呼ばれており、専用のLVS検証装置を用いて行われる。図37は、一般的なLVS検証装置1000を用いたレイアウトパターンの検証作業の原理を示すブロック図である。このLVS検証装置1000は、コンピュータを利用した専用のツールであり、レイアウトデータLとスケマティックデータSとの整合性を検証する機能を有している。ここで、スケマティックデータSは、回路図に相当するものであり、実際には、回路素子やセル間の接続関係を定義したネットリストの形式で与えられる。一方、レイアウトデータLは、このスケマティックデータSに基づいて設計されたレイアウトパターンを示す図形のデータであり、本来であれば、スケマティックデータSの内容に一致したものになる。LVS検証装置1000は、レイアウトデータLとスケマティックデータSとを比較し、一致/不一致の結果を検証結果Vとして出力する機能を有する。具体的には、LVS検証装置1000は、レイアウトデータLによって示されるパターン上で、§4-1で述べたような等電位追跡処理を行う機能を有し、スケマティックデータSにおける各ノード間の接続関係と、レイアウトパターン上での接続関係とが一致するか否かを判定する処理を行うことになる。不一致を生じた箇所については、エラーを示す検証結果Vが出力される。ここでは、一例として、図12に示すレイアウトパターンについての検証作業が行われた場合を考えてみよう。図38は、この図12に示すレイアウトパターンに対応する回路図である。別言すれば、図12に示すレイアウトパターンは、図38に示す回路図に基づいて設計されたパターンということになる。図38の回路図には、6組のインバータI1~I6を含む回路が記載されている。ここで、図12に示すレイアウトパターン上では、セル枠F1がインバータI1,セル枠F2がインバータI2,セル枠F3がインバータI3,セル枠F4がインバータI6,セル枠F5がインバータI5,セル枠F6がインバータI4にそれぞれ対応することになる。なお、図38の回路図には、図12に示すレイアウトパターン上での各配線との対応を示すため、W12~W40なる符号を記してある。図11に示す例のように、セル枠の表示がない従来のレイアウトパターン表示では、図38に示す回路図との対応関係を一目で把握することは困難であるが、本発明に係る装置では、図12に示すように、セル枠F1~F6が重畳して表示されるため、インバータI1~I6との対応関係を直観的に認識する上で、大いに役立つことになる。また、本発明に係る装置では、図12に黒い矩形で示す端子図形T11~T64が各セル枠上に表示されるため、セル外部への配線を辿ることができる。したがって、回路素子間の信号の流れを把握することができるようになり、図38に示す回路図との対応関係の認識を更に容易にしている。特に、図34に示す例のように、個々の端子をその端子属性に基づいて異なる端子図形で表示すれば、信号の流れの方向まで認識することができ、回路図との対応関係の把握に役立つ。続いて、レイアウトパターンに欠陥が生じていたため、LVS検証装置1000からエラーを示す検証結果Vが出力された場合を考えてみよう。図39は、図12に示すレイアウトパターンの一部に欠陥が生じていた例を示す平面図である。具体的には、この図39に示すレイアウトパターンでは、黒矢印Eで示す部分へのコンタクトの配置ミスが生じている。すなわち、図12に示す正しいパターンでは、配線W40と配線W26との交差位置にコンタクト小さな正方形パターンが配置されており、両配線は導通して等電位の状態になっているが、図39に示す誤ったパターンでは、このコンタクトが欠けているため、配線W40と配線W26とは絶縁状態になっている。一般に、レイアウトパターンLの設計は、元になる回路図すなわち、ネットリストなどのスケマティックデータSに基づいてセルやブロックを自動配置する機能をもった自動配置配線ツールを利用して行われる。ただ、できるだけ無駄なスペースを排除し、最終的な占有面積を最小化するために、通常は、人手による調整作業を行う必要がある。このため、最終的に得られたレイアウトパターンLには、人為的なミスの混入が避けられない。図39に黒矢印Eで示す部分のコンタクトの欠損は、このような人為的なミスの一例である。このように、レイアウトパターンLに誤りが生じていると、元のスケマティックデータSとの間に不一致が生じることになり、LVS検証装置1000からエラーを示す検証結果Vが出力される。図40は、図39に示すレイアウトパターンLに対応する回路図である。上述したとおり、コンタクトの欠損により、配線W40と配線W26とは絶縁状態になっており、セル枠F3インバータI3およびセル枠F6インバータI4に対する入力信号が正しく伝達されない状態になっている。図41は、このような不一致に基づいて、LVS検証装置1000から出力されるエラー情報の一例を示す図である。一般に、エラーには、OPENエラーとSHORTエラーの2種類が存在する。図39に示すコンタクトの欠損の例は、OPENエラーの典型例であり、図41は、この図39に示すレイアウトパターンLについて出力されたエラー情報である。OPENエラーは、スケマティックデータS上では単一のノードに接続されているべき配線が、レイアウトパターンL上では複数の等電位領域に分かれてしまっている状態を示す。別言すれば、スケマティックデータS上のノードとレイアウトパターンL上の配線との対応関係が1対nnは2以上の整数になっている場合がOPENエラーであり、レイアウトパターンL上では、本来、単一の等電位領域を構成すべき配線が断線していることを示すエラーである。図39に示すコンタクトの欠損の例は、このようなOPENエラーが生じている典型例であり、図41は、この図39に示す例について、LVS検証装置1000から出力される具体的なOPENエラーの内容を示すものである。すなわち、図41に示すエラー情報は、回路図上の1つのノードを示すスケマティックデータに対して、2つのレイアウトデータが対応していることを示している。ここで、スケマティックデータとして出力されるNet1234なる識別子は、図38に示す回路図において、配線W40,W22,W24,W26が接続されている共通のノードを示すために、ネットリスト上で定義されている識別子である。一方、レイアウトデータとして出力されるK1x1,y1およびK2x2,y2なる識別子は、図39に示すレイアウトパターン上での点K1,K2およびその座標を示すものである図39では、説明の便宜上、配線W10,W20,W30,W40を、両端が閉じられた細長い矩形として示し、点K2をこの矩形の1頂点として示した。ここで、点K1は、配線W26およびこれに等電位となる領域を構成する図形群の1点であり、点K2は、配線W40およびこれに等電位となる領域を構成する図形群の1点である。前述したとおり、LVS検証装置1000は、レイアウトパターン上で等電位追跡処理を行う機能を有しており、互いに等電位となる等電位図形群を認識することができる。図39に示す例の場合、コンタクトの欠損により、配線W26を構成する図形およびこれと等電位となる図形と配線W40およびこれと等電位となる図形とは、それぞれ別個の等電位図形群と認識される。その結果、代表点K1x1,y1で示される第1の図形群と代表点K2x2,y2で示される第2の図形群とが、ネットリスト上のNet1234なる1つのノードに対応する、というOPENエラーの情報が検証結果Vとして出力されることになる。一方、SHORTエラーは、スケマティックデータS上ではそれぞれ異なるノードに接続されているべき配線が、レイアウトパターンL上では単一の等電位領域を構成してしまっている状態を示す。別言すれば、スケマティックデータS上のノードとレイアウトパターンL上の配線との対応関係がn対1nは2以上の整数になっている場合がSHORTエラーであり、レイアウトパターンL上では、本来、異なる等電位領域を構成すべき配線が短絡していることを示すエラーである。LVS検証装置1000からの検証結果Vとして、上述したOPENエラーやSHORTエラーが出力された場合、LSIの設計者は、レイアウトパターン上でエラー箇所を特定し、エラーの原因を修正する作業を行わねばならない。本発明に係る装置では、図39に示すように、セル枠F1~F6および端子図形T11~T64がレイアウトパターンに重畳して表示されるため、エラー箇所を特定する作業が容易になる。たとえば、図41に示すようなOPENエラーのエラー情報に基づいて、図39に示すレイアウト上で、代表点K1x1,y1を含む図形として配線W26を構成する矩形領域を強調表示させることや、代表点K2x2,y2を含む図形として配線W40を構成する矩形領域を強調表示させることは、装置にそのような機能を設けておくことにより可能である。しかしながら、具体的なエラー箇所この例の場合、黒矢印Eで示す部分のコンタクトの欠損を装置に自動認識させることは困難であり、LSI設計者が、図39に示すようなレイアウトパターンを見ながら、自らの判断で見つけ出す作業を行わねばならない。レイアウトパターン上に重畳表示されたセル枠F1~F6および端子図形T11~T64は、このエラー箇所の特定作業を行う上で大いに役立つことになる。図41に示すOPENエラーによれば、Net1234なる識別子で特定されるノードについての異常が示されているので、設計者は、図38に示す回路図において、Net1234なる識別子に対応するノード、すなわち、6組のインバータI1~I6の入力端子に対する配線に異常が生じていることを認識できる。図39に示すレイアウトパターンには、6組のインバータI1~I6に対応する6組のセル枠F1~F6が表示されており、更に、それぞれの端子図形T11~T64も表示されているため、これらの重畳情報を参照して、入力端子に対する配線の異常箇所を探し出す作業を行うことができる。特に、入力端子や出力端子をそれぞれ固有の図形で表示する実施形態を採れば、入力端子に対する配線の異常箇所を探し出す作業はより容易になる。また、設計者が異常箇所を特定する作業を行う場合、レイアウトパターン上の様々な箇所をチェックしてゆく必要があるが、重畳表示されたセル枠は、チェック箇所の優先順位を決定する上でも役に立つ。これは、一般論として、異常箇所は、セル枠の内部よりも外部の方に存在する可能性が高いと言えるためである。すなわち、LSIの設計に用いられるセルは、いわば予め用意されている汎用部品というべきものであり、LSIは、このような汎用部品を多数組み合わせることにより構成される集合体である。したがって、一般的には、このような汎用部品として用意されたセル内のパターンに異常が生じている可能性は低い。これに対して、セル外に配置されるパターンは、設計者の手作業により生成されたり、修正されたりしたパターンであることが多く、人的ミスが発生しやすい。したがって、図39に示すレイアウトパターンについて、異常箇所を探す作業を行う場合、まず、個々のセル枠F1~F6の外側のパターンについてのチェックから始めるようにすれば、非常に効率的である。もちろん、実際には、LSIは三次元構造を有しており、個々のセルの上方を通過する配線層も存在するので、そのような配線層についての異常は、セル枠の内側に存在することになる。また、セル内部のパターンに異常が生じていることが皆無とは言えない。したがって、異常箇所がセル枠の内部のパターンに存在する可能性も否定できないが、確率的には、セル枠の外部のパターンに存在する可能性が圧倒的に高いと言える。したがって、本発明によって重畳表示されたセル枠をひとつの指標として、まず、セル枠の外側のパターンからチェックを行う、という手法は極めて合理的である。エラー箇所が特定されれば、設計者は、エラーを回避するための修復作業を行うことになる。図39に示す例の場合、黒矢印Eで示す部分のコンタクトの欠損を修復するために、この位置にコンタクトを配置する作業が行われる。このように、セル枠の表示は、エラー発生箇所の特定作業に大いに貢献することになるが、それだけではなく、エラー発生箇所が特定された後も、当該エラーが発生した工程を特定する上でも大いに貢献する。すなわち、エラー発生箇所がセル枠の内部である場合には、当該エラーがセルの上方を通過する配線層に関するものでない限り、セル自体に問題があることになり、セル内部の設計プロセスにおいて生じたエラーということになる。これに対して、エラー発生箇所がセル枠の外部である場合には、セル間配線を行うプロセスにおいて生じたエラーということになる。一般に、エラーの発生原因を追求する上では、どのプロセスのどの作業で発生したエラーであるのかを認識する必要がある。本発明によってセル枠を重畳表示すれば、エラー発生箇所が、セル枠の内部であるのか外部であるのかを一目で確認することができるので、当該エラーがどのプロセスで発生したのかを認識することが容易になり、エラーの発生原因を追求する上でも役立つことになる。"