"制御信号に応じた利得で入力信号を増幅する可変利得増幅回路を備えた半導体装置であって、前記可変利得増幅回路は、増幅された前記入力信号を出力するための出力ノードと、前記出力ノードと第1の基準電位が与えられる第1の基準ノードとの間に互いに並列に接続され、前記制御信号に応じて選択的に動作状態になる複数の増幅器と、前記入力信号を検出し、検出した前記入力信号の大きさに応じた検出信号を前記複数の増幅器の各々に出力する検出回路とを備え、前記複数の増幅器の各々は、前記入力信号または前記入力信号に比例した信号を制御電極に受ける第1のトランジスタと、前記第1の基準ノードと前記出力ノードとの間に前記第1のトランジスタと直列に接続された第2のトランジスタと、前記検出信号に応じた大きさの直流電圧を前記第2のトランジスタの制御電極に印加する第1のバイアス回路とを含む、半導体装置。前記検出回路は、第2の基準電位が与えられる第2の基準ノードに第1の主電極が接続される第3のトランジスタと、前記入力信号を制御電極に受ける第4のトランジスタと、前記第1の基準ノードと前記第3のトランジスタの第2の主電極との間に前記第4のトランジスタと直列に接続される第5のトランジスタと、前記複数の増幅器にそれぞれ対応し、前記第3のトランジスタとカレントミラー回路を構成する複数の第6のトランジスタと、前記第3のトランジスタとカレントミラー回路を構成する第7のトランジスタと、前記第7のトランジスタに流れる電流に応じた大きさの直流電圧を前記第5のトランジスタの制御電極に印加する第2のバイアス回路とを含み、前記複数の増幅器の各々は、対応の第6のトランジスタに流れる電流を前記検出信号として受ける、請求項1に記載の半導体装置。前記複数の増幅器の各々に含まれる前記第1のトランジスタのサイズは等しく、前記複数の増幅器の各々に含まれる前記第2のトランジスタのサイズは等しく、前記検出回路に含まれる前記第4のトランジスタのサイズは、前記複数の増幅器の各々に含まれる前記第1のトランジスタのサイズに等しく、前記検出回路に含まれる前記第5のトランジスタのサイズは、前記複数の増幅器の各々に含まれる前記第2のトランジスタのサイズに等しい、請求項2に記載の半導体装置。前記複数の増幅器の各々において前記第1のバイアス回路は、前記第1および第2の基準ノード間に対応の第6のトランジスタと直列に接続された第1の負荷回路を含み、前記複数の増幅器の各々において前記第2のトランジスタの制御電極には、対応の第6のトランジスタを流れる電流によって前記第1の負荷回路に生じた直流電圧が印加され、前記第2のバイアス回路は、前記第1および第2の基準ノード間に前記第7のトランジスタと直列に接続された第2の負荷回路をさらに含み、前記第5のトランジスタの制御電極には、前記第7のトランジスタを流れる電流によって前記第2の負荷回路に生じた直流電圧が印加される、請求項2に記載の半導体装置。第1および第2の制御信号を受け、前記第1の制御信号に応じた利得で入力信号を増幅する可変利得増幅回路を備えた半導体装置であって、前記可変利得増幅回路は、増幅された前記入力信号を出力するための出力ノードと、前記出力ノードと第1の基準電位が与えられる第1の基準ノードとの間に互いに並列に接続され、前記第1の制御信号に応じて選択的に動作状態になる複数の増幅器と、前記入力信号を検出し、前記第2の制御信号が活性状態の場合には検出した前記入力信号の大きさに応じた検出信号を前記複数の増幅器の各々に出力し、前記第2の制御信号が非活性状態の場合には一定の大きさの信号を前記複数の増幅器の各々に出力する検出回路とを備え、前記複数の増幅器の各々は、前記入力信号または前記入力信号に比例した信号を制御電極に受ける第1のトランジスタと、前記第1の基準ノードと前記出力ノードとの間に前記第1のトランジスタと直列に接続された第2のトランジスタと、前記検出信号または前記一定の大きさの信号に応じた直流電圧を前記第2のトランジスタの制御電極に印加するバイアス回路とを含む、半導体装置。前記可変利得増幅回路は、複数のインピーダンス素子によって構成され、一端に前記入力信号を受ける梯子型回路網をさらに備え、前記複数の増幅器のうち一部の増幅器の各々は、前記梯子型回路網に接続されることによって、前記梯子型回路網への接続位置に応じた倍率で前記入力信号が縮小された信号を前記第1のトランジスタの制御電極に受け、前記複数の増幅器のうち前記一部の増幅器を除く残余の増幅器の各々は、前記入力信号を前記第1のトランジスタの制御電極に受け、前記半導体装置は、前記第1および第2の制御信号を出力する制御回路をさらに備え、前記制御回路は、所定の倍率以下に縮小された前記入力信号を受ける増幅器のみを前記第1の制御信号によって選択的に動作状態にする場合には、前記第2の制御信号を非活性状態にし、前記制御回路は、前記第1の制御信号によって選択的に動作状態にする増幅器の中に、前記所定の倍率を超える倍率の前記入力信号を受ける増幅器が含まれる場合には、前記第2の制御信号を活性状態にする、請求項5に記載の半導体装置。上述の特開2010-273284号公報特許文献1に記載された可変利得増幅器に対してエンベロープトラッキング技術を適用すると、マルチモードの送信系で要求される上記の要求項目を全て満足することができるが、このような先行例は今まで知られていない。仮に、特許文献1に記載された21個のアンプの全てに非特許文献1または2に記載されたような検波回路を追加すると、回路面積が増大するとともに消費電流が増加してしまう。特に、非特許文献1に記載された回路構成では、負荷に流れる電流を分流して、分流された電流を出力電流検波回路で検出する構成であるために、回路のばらつきやトランジスタの線幅の制限を考慮するとあまり分流比を上げられない。このため、検波回路の消費電流を抑えるのが難しい。この発明の目的は、高ダイナミックレンジかつ高精度かつ低雑音であり、さらに高線形性を有する可変利得増幅器を備えた半導体装置を提供することである。この発明の実施の一形態による半導体装置は、制御信号に応じた利得で入力信号を増幅する可変利得増幅回路を備える。可変利得増幅回路は、増幅された入力信号を出力するための出力ノードと、複数の増幅器と、検出回路とを備える。複数の増幅器は、出力ノードと第1の基準電位が与えられる第1の基準ノードとの間に互いに並列に接続され、制御信号に応じて選択的に動作状態になる。検出回路は、入力信号を検出し、検出した入力信号の大きさに応じた検出信号を複数の増幅器の各々に出力する。複数の増幅器の各々は、第1のトランジスタと、第2のトランジスタと、第1のバイアス回路とを含む。第1のトランジスタは、入力信号または入力信号に比例した信号を制御電極に受ける。第2のトランジスタは、第1の基準ノードと出力ノードとの間に第1のトランジスタと直列に接続される。第1のバイアス回路は、検出信号に応じた大きさの直流電圧を第2のトランジスタの制御電極に印加する。上記の実施の形態によれば、高ダイナミックレンジかつ高精度かつ低雑音であり、さらに高線特性を有する可変利得増幅器を備えた半導体装置を提供することができる。以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。<実施の形態1>[無線通信システムの概略構成]図1は、この発明の実施の形態1によるRFIC10が内蔵される無線通信システム1の構成を示すブロック図である。図1の無線通信システム1は、たとえば、携帯電話機に用いられる。無線通信システム1は、RFIC10と、ベースバンドICIntegratedCircuit5と、HPAHighPowerAmplifier:高出力増幅器モジュール11と、整合回路16_1~16_nと、フロントエンドモジュールFEM:FrontEndModule12と、アンテナ13とを含む。RFICRFIC10は、大きく分けてGSM/EDGE、WCDMA/HSPA、およびLTEの3つの送受信方式の規格に準拠して、アンテナを介して基地局との間でRFRadioFrequency信号の送信および受信を可能とする1チップのトランシーバIC通信用半導体集積回路である。ここで、GSMは、TDD時分割複信:TimeDivisionDuplex-TDMA時分割多元接続:TimeDivisionMultipleAccess方式で実現されている第2世代2G携帯電話規格である。EDGEは、GSM方式の中のパケット通信の拡張規格である。EDGEでは、デジタル変調方式として8PSK8位相偏移変調方式:8PhaseShiftKeyingが使用される。WCDMAは、FDD周波数分割複信:FrequencyDivisionDuplex-CDMA符号分割多元接続:CodeDivisionMultipleAccess方式で実現されている第3世代3G携帯電話規格である。欧米ではUMTSUniversalMobileTelecommunicationsSystemsとして知られる。HSPAHighSpeedPacketAccessは、WCDMAにおける高速パケット通信の拡張規格であり、特に3.5G携帯電話規格と呼ばれる。LTEは、HSPAよりさらに高速化広帯域化を図った携帯電話規格で3.9G携帯電話規格と呼ばれる。LTEでは、下りはOFDMA直交周波数分割多元接続:OrthogonalFrequencyDivisionMultipleAccessが採用され、上りはSC-FDMAシングルキャリア周波数分割多元接続:SingleCarrierFrequencyDivisionMultipleAccessが採用される。図1に示すように、RFIC10は、受信部RX21、送信部TX22、およびデジタルRFインターフェースDigRFIF20を含む。受信部21は、アンテナ13で受信した基地局からの受信RF信号を、ローカルキャリア信号局部発振信号を使ってアナログ受信ベースバンド信号にダウンコンバートする。受信部21は、さらに、アナログ受信ベースバンド信号をADAnalogtoDigital変換してデジタル受信ベースバンド信号を生成する。送信部22は、デジタル送信ベースバンド信号をDADigitaltoAnalog変換してアナログ送信ベースバンド信号を送信し、ローカルキャリア信号を使ってそのアナログ送信ベースバンド信号を送信RF信号にアップコンバートする。そして、送信部22は、アンテナ13を介して基地局に送信RF信号を無線送信する。デジタルRFインターフェース20は、RFIC10とベースバンドIC5との間のインターフェースであり、MIPIAllianceMIPI:MobileIndustryProcessorInterfaceにより策定されたインターフェース規格に従ったものである。RFIC10は、さらに、各々RF信号を出力する複数の出力端子Tx1~Txn、各々RF信号を受け取る複数の入力端子Rx1~Rxnを有する。Tx1,Rx1Txn,Rxnのように出力端子、入力端子がペアをなしており、RFICが使用されるバンド周波数帯に応じて、使用される出力端子および入力端子のペアが決められている。ベースバンドICベースバンドIC5は、RFIC10から受け取ったデジタル受信ベースバンド信号に対して、上記3つの送受信モードそれぞれに対応したデジタル復調その他の信号処理を行ない、受信データ音声、画像またはその他のデータを生成する。ベースバンドIC5は、さらに、送信データ音声、画像またはその他データに上記3つの送受信モードそれぞれに対応したデジタル変調その他の信号処理を行ってデジタル送信ベースバンド信号を生成し、RFIC10に転送する。図1には図示しないが無線通信システム1が搭載される携帯電話機は、アプリケーションプロセッサ、メモリ、スピーカ、マイクロホン、入力キー、液晶モニタを含み、それぞれがベースバンドIC5との間で信号のやりとりを行なう。HPAモジュールHPAモジュール11は、出力端子Tx1~Txnにそれぞれ対応して設けられた複数のHPA高出力増幅器:HighPowerAmplifier40_1~40_nを含む。各HPAは、対応の出力端子から整合回路を介して受け取った送信RF信号を増幅する。各HPAは1つ半導体チップで構成されており、これらはパッケージ内にモジュール化されている。整合回路16_1~16_nは、出力端子Tx1~Txnと複数のHPA40_1~40_nとの間にそれぞれ挿入される。各整合回路は、送信部22の出力インピーダンスとHPAの入力インピーダンスとの整合をとる。図1では、整合回路16_1~16_nはRF-IC10に外付けされているが、RF-IC10に内蔵することもできる。フロントエンドモジュールフロントエンドモジュール12は、入力出力端子ペアRx1,Tx1~Rxn,Txnのうちの1組を選択し、選択した入力出力端子ペアRxi,Txiiは1以上n以下の整数と、アンテナ13とを接続する。図2は、図1のフロントエンドモジュール12の具体的構成を示すブロック図である。図1、図2を参照して、フロントエンドモジュール12は、アンテナスイッチANT-SW15と、入力出力端子ペアRx1,Tx1~Rxn,Txnにそれぞれ対応する複数のデュプレクサDPX14_1~14_n不特定のものを示す場合、デュプレクサ14と記載するとを含む。アンテナスイッチ15は、使用される周波数帯に応じて1つのデュプレクサ14を選択し、選択したデュプレクサ14とアンテナ13とを接続する。選択されたデュプレクサ14は、対応する出力端子Txiiは1以上n以下の整数からの送信RF信号をアンテナ13に送信すると同時に、アンテナ13からの受信RF信号を対応する入力端子Rxiに送信する。このとき、デュプレクサ14は、送信RF信号が入力端子Rxiに漏れることを抑制するとともに、受信RF信号が出力端子Txiに漏れることを抑制する。これにより基地局との間の送受信にFDD方式が実現する。アンテナスイッチ15および複数のデュプレクサ14_1~14_nの各々は1つの半導体チップで構成され、これらが1つのパッケージ内でモジュール化されている。[送信部の構成]図3は、図1の送信部22の詳細な構成を示すブロック図である。送信部22は、各送信モードに応じて図1のベースバンドIC5によって生成されたデジタル送信ベースバンド信号を、図1のデジタルRFインターフェース20を介して受け取る。送信部22は、受け取ったデジタル送信ベースバンド信号をダイレクトコンバージョン方式でアップコンバートしてRF信号を生成する。送信部22は、800MHz~2.5GHzの範囲にある複数の周波数帯におけるRF信号の生成を可能とする。その周波数帯バンドは規格により定めらており、代表的にはBand1、Band2、およびBand7が用いられる。Band1は1920MHz-1980MHz帯、Band2は1850MHz~1910MHz帯、Band7は2500MHz~2570MHz帯である。図3を参照して、送信部22は、マルチプレクサMPX23と、2個のデジタルプログラマブルゲインアンプDPGA:DigitalProgrammableGainAmplifier24_1,24_2と、2個の加算器38_1,38_2と、2個のデジタルアナログ変換器DAC:DigitaltoAnalogConverter25_1,25_2と、ローパスフィルタLPF:LowPassFilter26_1,26_2と、オートパワーコントローラAPC36とを含む。DAC2525_1,25_2とローパスフィルタ2626_1,26_2とによってアナログベースバンド回路27が構成される。送信部22は、さらに、複数の局部発振器3030_1,30_2、複数の1/2分周器3131_1,31_2、複数の直交変調器3232_1,32_2、DCオフセットキャンセル回路37、複数の無線周波数プログラマブルゲインアンプRFPGA:RadioFrequencyProgrammableGainAmplifier3535_1,35_2、および高周波トランス39_1,39_2を含む総称する場合または不特定のものを示す場合に、局部発振器30、1/2分周器31、直交変調器32、およびRFPGA35と記載する。局部発振器30、1/2分周器31、直交変調器32、RFPGA35、および高周波トランス39_1,39_2は、原則的には、各送信モードの周波数帯バンドに対応して設けられるが、近接した周波数帯の場合は異なる周波数帯で共用される場合もある。図3にはこれらの要素が代表としてそれぞれ2個ずつ示されているが実際には2個に限られない。以下、各構成要素について説明する。マルチプレクサデジタルRFインターフェース20を介してベースバンドIC5から受け取ったデジタル送信ベースバンド信号送信データには、同相成分信号I信号と直交成分信号Q信号とがシリアル転送された1ビットのデータ信号が含まれる。この1ビットのデータ信号に付随して、デジタル送信ベースバンド信号には、1ビットのデータ信号が同期する1ビットのクロック信号と、データの取り込みを許可する1ビットのイネーブル信号とがさらに含まれる。マルチプレクサ23は、シリアル転送されたI信号およびQ信号を分離マルチプレクスするとともに、シリアルのI信号およびQ信号の各々を複数のビットからなるパラレル信号I信号I_d1,Q信号Q_d1に変換する。DPGADPGA24_1,24_2総称する場合、DPGA24とも称するは、利得ゲイン:Gainが可変の増幅器である。DPGA24_1は、パラレルのデジタル信号であるI信号I_d1をデジタル処理によって増幅する。すなわち、DPGA24_1は、I信号I_d1に利得を乗算した値にI信号I_d1の値を変換する。同様に、DPGA24_2は、パラレルのデジタル信号であるQ信号Q_d1をデジタル処理によって増幅する。各DPGAの利得は、利得制御信号GCS1に基づいて調整される。このとき、2つのDPGA24_1,24_2の間では同じ利得となるように調整される。たとえば、利得制御信号GCS1が利得を1dBに調整するように指示する信号である場合、2つのDPGA24_1,24_2のいずれの利得も1dBに調整される。利得制御信号GCS1は、APC36から供給される。DAC、ローパスフィルタDPGA24_1,24_2から出力された増幅後のデジタルのI信号、Q信号は加算器38_1,38_2総称する場合、加算器38とも記載するに入力される。加算器38_1,38_2はデジタルのI信号、Q信号に、後述するDCオフセットキャンセル回路37から出力されたDCオフセット補正用の補正信号を加算する。DAC25_1は、加算器38_1から出力されたデジタルのI信号を差動のアナログ信号に変換する。DAC25_1から出力されたアナログのI信号はローパスフィルタ26_1によって遮断周波数より高い帯域の周波数が除去される。同様に、DAC25_2は、加算器38_2から出力されたデジタルのQ信号を差動のアナログ信号に変換する。DAC25_2から出力されたアナログのQ信号はローパスフィルタ26_2によって遮断周波数より高い帯域の周波数が除去される。局部発振器、1/2分周器、および直交変調器局部発振器30は、差動の局部発振信号周波数は同じで位相差が互いに180度のクロック信号LOを生成する。1/2分周器31は、局部発振信号LOの周波数を1/2に分周した局部発振信号LOI,LOQを生成する。局部発振信号LOIは元の信号LOの立上がりエッジに同期し、局部発振信号LOQは元の信号LOの立下がりエッジに同期する。これにより、局部発振信号LOQは、局部発振信号LOIを90度移相した信号になる。直交変調器32は、対応の1/2分周器31から出力された局部発振信号LOI,LOQと、ローパスフィルタ26_1,26_2から出力されたアナログのI信号I_aおよびQ信号Q_aとを受ける。直交変調器32は、I信号I_a,Q信号Q_aで局部発振信号LOI,LOQを直交変調することによって、I信号I_a,Q信号Q_aが局部発振信号LOI,LOQの周波数にアップコンバートされたアナログの送信RF信号を生成する。より詳細には、直交変調器32は、局部発振信号LOIとI信号I_aとを混合する混合器33と、局部発振信号LOQとQ信号Q_aとを混合する混合器34とを含む。これらの混合器33,34の出力は減算され、送信RF信号として次段のRFPGA35に出力される。RFICで送信する信号の周波数帯に応じて、アップコンバートするための直交変調器32が使い分けされる。例示の直交変調器32_1は、2000MHzを超える高周波数帯Band7へのアップコンバートを行ない、直交変調器32_2は2000MHz以下の複数の周波数帯たとえばBand1、Band2へのアップコンバートを行なっているものとする。複数の直交変調器32は排他的に動作する。すなわち、RFICが使用する周波数帯に対応する1つの直交変調器が動作している間は、他の直交変調器は動作しない。DCオフセットキャンセル回路DCオフセットキャンセル回路37は、直交変調器32_1,32_2に生じるキャリア信号の漏れキャリアリークと呼ばれているを防ぐため、すなわち、キャリアリークの原因である直交変調器32に入力されるベースバンド信号の差動信号間でのDCレベルの相違オフセットをキャンセルするために設けられている。具体的には、DCオフセットキャンセル回路37は、直交変調器32_1,32_2からの出力および分周器31_1,31_2からのローカルキャリア信号LOI,LOQを使って補正量を演算する。DCオフセットキャンセル回路37は、差動信号間のDCレベルのオフセットを小さくするような補正量を算出し、算出した補正量を加算器38_1,38_2に供給する。加算器38_1,38_2は、2つのDPGA24_1,24_2の出力するデジタルベースバンド信号に、DCオフセットキャンセル回路37による演算結果を加算して補正後のデジタルベースバンド信号を出力する。DCオフセットキャンセル回路37の具体的な構成は、たとえば、特願2009-281360号に記載される。RFPGARFPGA35_1,35_2は、直交変調器32_1,32_2にそれぞれ対応して設けられる。RFPGA35は、対応の直交変調器32から出力された送信RF信号を増幅する可変利得増幅回路であり、対応の直交変調器32が動作しているときに増幅動作を行なう。RFICが使用する周波数帯に対応する1つのRFPGAが動作しているときは、他のRFPGAは動作しない。RFPGA35の利得はAPC36からの利得制御信号GCS2に基づいて調整される。後述するように利得制御信号GCS2は29ビットのデジタルコードである。高周波トランス高周波トランス39_1,39_2は、それぞれ、RFPGA35_1,35_2の出力信号の直流成分を分離してシングルエンド信号に変換するとともに、インピーダンス変換を行なう。高周波トランス39_1,39_2の出力信号は、それぞれ、出力端子Tx1,Tx2から出力される。[RFPGAの構成]次にこの発明が特に関係するRFPGA35の構成について説明する。第3世代携帯電話に関する3GPP規格の中の3GPP/TS25.101において、WCDMA送信系のパワー制御に関する仕様が規定されている。具体的には、ダイナミックレンジが74dB以上、ステップ幅が1dB以下、ステップ精度が±0.5dB以内と規定されている。さらに、3GPP/TS36.101においてLTE送信系のパワー制御に関する仕様が規定されている。具体的には、ダイナミックレンジが68dB以上、ステップ幅が1dB以下、ステップ精度が±0.5dB以内と規定されている。製造ばらつき、温度変動、電源電圧の変動などが生じても上記の仕様を満足する必要があるので、この実施の形態で例示するRFPGAの場合には、ダイナミックレンジを84dB、ステップ幅を0.5dB、ステップ精度を±0.3dB以内とした。図4は、RFPGA35の構成の一例を示す図である。図4を参照して、RFPGA35は、入力端子INp,INnと、出力端子OUTp,OUTnと、負荷インダクタZLp,ZLnと、R-2R抵抗ラダーネットワーク梯子型回路網:LadderNetwork42と、電圧電流変換部41と、検出回路40とを含む。以下の説明では、R-2R抵抗ラダーネットワーク42を簡単に抵抗ラダー42と記載する。入力端子INp,INnには差動の電圧信号が入力される。入力端子INpには正極側の電圧信号が入力され、入力端子INnには負極側信号が入力される。出力端子OUTp,OUTnからは、増幅後の差動の電圧信号が出力される。正極側の電圧信号は出力端子OUTpから出力され、負極側の電圧信号は出力端子OUTnから出力される。負荷インダクタZLpは、電源電位が与えられる電源線VDDと出力端子OUTpとの間に接続され、負荷インダクタZLnは、電源線VDDと出力端子OUTnとの間に接続される。抵抗ラダー抵抗ラダー42は、入力端子INp,INn間に与えられた入力電圧Vinを分圧するための回路である。抵抗ラダー42は、ネットワーク状に連結された複数の抵抗素子を含む。図4に示す例の場合には、ノードP1~P15の各隣接ノード間に抵抗値Rの抵抗体が1個ずつ設けられ、ノードN1~N15の各隣接ノード間に抵抗値Rの抵抗体が1個ずつ設けられる。さらに、ノードP1,N1の各々と仮想交流接地線49との間には抵抗値Rの抵抗体が設けられ、ノードP2~P15,N2~N15の各々と仮想交流接地線49との間には抵抗値2×Rの抵抗体が設けられる。抵抗ラダー42の一端であるノードP15,N15は、入力端子INp,INnとそれぞれ接続されることによって、差動の入力電圧Vinを受ける。図4に示す抵抗ラダー42において、抵抗体をインピーダンス素子に置き換えてもよい。すなわち、抵抗値Rの抵抗体に代えてインピーダンスZのインピーダンス素子を用いてもよく、抵抗値2×Rの抵抗体に代えてインピーダンス2×Zのインピーダンス素子を用いてもよい。上記の抵抗ラダー42の構成によれば、第1番目のノードP1,N1間にかかる電圧は、第2番目のノードP2,N2間にかかる電圧の半分になり、第2番目のノードP2,N2間にかかる電圧は、第3番目のノードP3,N3間にかかる電圧の半分になる。同様にして、1以上14以下の整数iを用いて、第i番目のノードPi,Ni間にかかる電圧は第i1番目のノードPi1,Ni1間にかかる電圧の半分になる。第15番目のノードP15,N15間にかかる電圧は入力端子INp,INn間に与えられる入力電圧Vinに等しいので、第i番目のノードPi,Niにかかる電圧は、入力電圧Vinを2の15-i乗で割った値に等しくなる。すなわち、ノードP1~P15,N1~N15において、対応するノードPi,Ni間にかかる電圧は6dBずつ変化する。電圧電流変換部電圧電流変換部41は、18個の増幅部Amp1~Amp18と、これらの増幅部にそれぞれ対応する18個のスイッチ部SW1~SW18とを含む。スイッチ部SW1~SW18は、図3のAPC36から受けた利得制御信号GCS2に応じて選択的にオン状態およびオフ状態に切替わる。以下、増幅部Amp1~Amp18およびスイッチ部SW1~SW18について総称する場合または不特定のものを示す場合に増幅部Ampおよびスイッチ部SWと記載する場合がある。まず、各増幅部Ampの入力ノードおよび出力ノードの接続について説明する。増幅部Amp1~Amp15の各々を1以上15以下の整数iを用いて増幅部Ampiのように表わせば、増幅部Ampiにおいて正極側および負極-側の入力ノードは抵抗ラダー42の第i番目のノードPi,Niにそれぞれ接続される。増幅部Amp16~Amp18の各々において、正極側および負極側の入力ノードは入力端子INp,INnにそれぞれ接続される。増幅部Amp1~Amp18の各々において、正極側および負極側の出力ノードは、対応のスイッチ部SWを介して出力端子OUTp,OUTnにそれぞれ接続される。次に各増幅部Ampの動作の概略を説明する。各増幅部Ampは、入力された差動の電圧信号を差動の電流信号に変換して負荷インダクタZLp,ZLnに出力する。増幅部Amp1~Amp18のうち、増幅部Amp1~Amp15の各々は、同一の相互コンダクタンスを有する。増幅部Amp1~Amp15の各々の相互コンダクタンスをGmとすれば、増幅部Amp16,Amp17,Amp18は、それぞれ、2×Gm、4×Gm、8×Gmの相互コンダクタンスを有する。増幅部Amp1~Amp14は、抵抗ラダー42との接続ノードPi,Niに応じた倍率で入力電圧Vinが縮小された電圧を受けるので、最終的に増幅部Amp1~Amp18は、6dBずつ異なる利得で増幅された電流信号を負荷インダクタZLp,ZLnに出力することになる。ただし、負荷インダクタZLp,ZLnにおいて、全ての増幅部Ampから出力された電流信号が加算されるわけではない。スイッチ部SW1~SW18は、図3のAPC36から出力された利得制御信号GCS2に応じて選択的にオン状態になるので、各スイッチ部SWに対応する増幅部Ampは利得制御信号GCS2に応じて選択的に動作状態になる。したがって、利得制御信号GCS2に応じて動作状態にある増幅部Ampから出力された電流信号が負荷インダクタZLp,ZLnにおいて加算され、加算結果に応じた電圧信号が出力端子OUTp,OUTnから出力される。これによって、RFPGA35の利得制御が実現される。より詳細には、増幅部Amp16,Amp17,Amp18は、同一構成のトランスコンダクタンスアンプTransconductanceAmplifierTAを複数個並列に接続することによって構成される。すなわち、増幅部Amp16は2個並列に接続されたトランスコンダクタンスアンプTAを含み、増幅部Amp17は4個並列に接続されたトランスコンダクタンスアンプTAを含み、増幅部Amp18は8個並列に接続されたトランスコンダクタンスアンプTAを含む。増幅部Amp1~Amp15は同一構成のトランスコンダクタンスアンプTAをそれぞれ1個ずつ含む。したがって、図4の電圧電流変換部は合計で29個のトランスコンダクタンスアンプTAによって構成される。各トランスコンダクタンスアンプTAの構成の詳細については、図5を参照して後述する。このように、図4のRFPGA35は、並列接続するトランスコンダクタンスアンプTAを選択的に動作状態にすることによって利得を制御する点に特徴がある。従来のRFPGAでは縦続接続する増幅器の個数を調整することによって利得を制御していたので雑音が大きくなりがちであり、受信帯域の雑音を除去するためにSAWフィルタが必要であった。これに対して、図4に示すRFPGA35によれば受信帯域雑音を低減することができるので、SAWフィルタが不要になる。上記の29個のトランスコンダクタンスアンプTAを動作状態または非動作状態に切替える利得制御信号GCS2は、29ビットのデジタル信号である。図4では簡略化されて示されているが、スイッチ部SW16は、2個のトランスコンダクタンスアンプTAによって構成される増幅部Amp16の差動出力に接続されるので実際には4個のスイッチによって構成される。同様に、スイッチ部SW17は8個のスイッチによって構成され、スイッチ部SW18は16個のスイッチによって構成される。検出回路検出回路40は、入力端子INp,INn間に与えられる入力電圧Vinを検出し、入力電圧Vinの振幅に応じた検出電流Idetを生成し、増幅部Amp1~Amp18を構成する各トランスコンダクタンスアンプTAに生成した検出電流Idetを出力する。前述のように電圧電流変換部41には29個のトランスコンダクタンスアンプTAが設けられているので、検出電流Idetは、29本の信号線を介して各トランスコンダクタンスアンプTAに出力される。各トランスコンダクタンスアンプTAは、検出電流Idetの大きさに応じて増幅用のトランジスタのドレイン電圧ドレインソース間電圧を調整する。これによってエンベロープトラッキングが実現される。検出回路40の構成の詳細については、図6を参照して後述する。[トランスコンダクタンスアンプの詳細な構成]図5は、図4の各増幅部Ampに設けられたトランスコンダクタンスアンプTAの構成を示す回路図である。図5を参照して、トランスコンダクタンスアンプTAは、擬似差動増幅器51と、バイアス回路52,53とを含む。擬似差動増幅器51は、NMOSNegativechannelMetalOxideSemiconductorトランジスタM1~M4と、コンデンサC1p,C1n,C2p,C2nと、抵抗素子R21,R22と、スイッチ素子SW19とを含む。トランジスタM1,M3はこの順で接地電位が与えられる接地ノードVSSと出力端子OUTnとの間に直列に接続される。トランジスタM2,M4はこの順で接地ノードVSSと出力端子OUTpとの間に直列、かつ、トランジスタM1,M3の直列接続体とは並列に接続される。トランジスタM1~M4のボディは接地ノードVSSに接続される。トランジスタM1のゲートとトランジスタM2のドレインとの間にはコンデンサC2pが設けられ、トランジスタM2のゲートとトランジスタM1のドレインとの間にはコンデンサC2nが設けられる。トランジスタM1,M2は差動対を構成し、ソース接地差動増幅器として機能する。トランジスタM1,M2のゲートは、それぞれ、コンデンサC1p,C1nを介して入力ノードPo,Noと接続される。ここで、入力ノードPo,Noは、図4の増幅部Amp1に設けられたトランスコンダクタンスアンプTAの場合には、抵抗ラダー42の第1番目のノードP1,N1にそれぞれ対応する。同様に、1以上15以下の整数iを用いて表わすと、増幅部Ampiに設けられたトランスコンダクタンスアンプTAの場合には、入力ノードPo,Noは、抵抗ラダー42の第i番目のノードPi,Niにそれぞれ対応する。増幅部Amp16~Amp18に設けられたトランスコンダクタンスアンプTAの場合には、入力ノードPo,Noは、図4の入力端子INp,INnにそれぞれ対応する。トランジスタM1,M2のゲートは、さらに、抵抗素子R21,R22をそれぞれ介してバイアス回路52の出力ノードND31と接続される。これによってトランジスタM1,M2のゲートには一定の直流電圧VCM1が印加される。トランジスタM3,M4は、トランジスタM1,M2とそれぞれカスコード接続される。トランジスタM3,M4のゲートは、バイアス回路53の出力ノードNDiと接続される。これによって、トランジスタM3,M4のゲートには検出電流Idetに応じた直流電圧Vdetが印加される。ここで、出力ノードNDiは、29個のトランスコンダクタンスアンプTAごとに後述する図6のノードND1~ND29のうちの1つに対応する。バイアス回路52は、電源線VDDと出力ノードND31との間に設けられた定電流源IS1と、出力ノードND31と接地ノードVSSとの間に直列に接続されたNMOSトランジスタMC1~MC4とを含む。トランジスタMC1~MC4の各ゲートは出力ノードND31に接続され、各ボディは接地ノードVSSと接続される。定電流源IS1から出力された電流が負荷回路として用いられるトランジスタMC1~MC4の直列接続体に流れ、これによって出力ノードND31にバイアス電圧VCM1が生じる。バイアス回路53は、出力ノードNDiと接地ノードVSSとの間に直列に接続されたNMOSトランジスタMD1~MD6を含む。トランジスタMD1~MD6の各ゲートは出力ノードNDiと接続され、各ボディは接地ノードVSSと接続される。図4の検出回路40から出力された検出電流Idetが負荷回路として用いられるトランジスタMD1~MD6の直列接続体に流れ、これによって出力ノードNDiにバイアス電圧Vdetが生じる。スイッチ素子SW19は、トランジスタM1,M2のドレイン間に接続される。トランスコンダクタンスアンプTAを非動作状態にする場合は、図示を省略したスイッチによって検出電流Idetを遮断するとともに定電流源IS1の出力を遮断する。さらにスイッチ素子SW19をオン状態にすることによってトランジスタM1,M2のドレインを接続するとともに、トランジスタM1~M4のゲートを接地ノードVSSに接続する。[検出回路の詳細な構成]図6は、図4の検出回路40の構成を示す回路図である。図6を参照して、検出回路40は、擬似差動増幅器54と、バイアス回路55,56と、カレントミラー回路57とを含む。擬似差動増幅器54は、NMOSトランジスタMA1~MA4と、コンデンサC3p,C3nと、抵抗素子R23,R24と、トランジスタMA1,MA2のドレイン間に接続されたスイッチ素子SW20とを含む。検出回路40が動作状態の場合には、スイッチ素子SW20はオフ状態である。擬似差動増幅器54は、図5のトランスコンダクタンスアンプTAに設けられる擬似差動増幅器51のレプリカreplicaとなっていて、擬似差動増幅器51とほぼ同じ構成を有する。すなわち、トランジスタMA1,MA3はこの順で接地ノードVSSと接続ノードND32との間に直列に接続される。トランジスタMA2,MA4はこの順で接地ノードVSSと接続ノードND32との間に直列、かつ、トランジスタMA1,MA3の直列接続体と並列に接続される。トランジスタMA1~MA4のボディは接地ノードVSSに接続される。トランジスタMA1~MA4のサイズ、すなわちゲート長およびゲート幅は、図5のトランジスタM1~M4のサイズにそれぞれ等しいことが望ましい。トランジスタMA1,MA2は差動対を構成し、ソース接地差動増幅器として機能する。トランジスタMA1,MA2のゲートは、それぞれ、コンデンサC3p,C3nを介して入力端子INp,INnと接続される。トランジスタMA1,MA2のゲートは、さらに、抵抗素子R23,R24を介してバイアス回路55の出力ノードND34と接続される。これによってトランジスタMA1,MA2のゲートには一定の直流電圧VCM2が印加される。バイアス回路55は、たとえば、図5のバイアス回路52と同様の構成である。トランジスタMA3,MA4は、トランジスタMA1,MA2とそれぞれカスコード接続される。トランジスタMA3,MA4のゲートは、バイアス回路56の出力ノードND33と接続される。これによって、トランジスタMA3,MA4のゲートには検出電流Idetに応じた直流電圧Vdetが印加される。望ましくは、バイアス回路56の構成を図5のバイアス回路53の構成と同じにすることによって、トランジスタMA3,MA4のゲートに印加されるバイアス電圧Vdetを図5のトランジスタM3,M4に印加されるバイアス電圧Vdetに等しくする。バイアス回路56は、出力ノードND33と接地ノードVSSとの間に直列に接続されたNMOSトランジスタME1~ME6を含む。トランジスタME1~ME6の各ゲートは出力ノードND33と接続され、各ボディは接地ノードVSSと接続される。カレントミラー回路57によってコピーされた検出電流Idetが負荷回路として用いられるトランジスタME1~ME6の直列接続体に流れ、これによって出力ノードND33にバイアス電圧Vdetが生じる。カレントミラー回路57は、PMOSPositivechannelMetalOxideSemiconductorトランジスタMF1~MF31を含む。トランジスタMF1~MF31の各ソースは電源線VDDに接続され、各ゲートは接続ノードND32に接続される。トランジスタMF31のドレインは接続ノードND32に接続される。トランジスタMF30のドレインは、バイアス回路56の出力ノードND33に接続される。トランジスタMF1~MF15は図4の増幅部Amp1~Amp15を構成するトランスコンダクタンスアンプTAにそれぞれ対応する。各トランジスタのドレインは、対応するトランスコンダクタンスアンプTAにおいてバイアス回路53の出力ノードNDiと接続される。トランジスタMF16,MF17は、増幅部Amp16を構成する2個のトランスコンダクタンスアンプTAにそれぞれ対応する。トランジスタMF16,MF17のドレインは、対応する2個のトランスコンダクタンスアンプTAの各々に設けられるバイアス回路53の出力ノードND16,ND17とそれぞれ接続される。トランジスタMF18~MF21は、増幅部Amp17を構成する4個のトランスコンダクタンスアンプTAにそれぞれ対応する。トランジスタMF18~MF21のドレインは、対応する4個のトランスコンダクタンスアンプTAの各々に設けられるバイアス回路53の出力ノードND18~ND21とそれぞれ接続される。トランジスタMF22~MF29は、増幅部Amp18を構成する8個のトランスコンダクタンスアンプTAにそれぞれ対応する。トランジスタMF22~MF29のドレインは、対応する8個のトランスコンダクタンスアンプTAの各々に設けられるバイアス回路53の出力ノードND22~ND29とそれぞれ接続される。トランジスタMF31には、差動対トランジスタMA1,MA2のゲートに入力される入力電圧Vinの振幅に応じた検出電流Idetが流れる。トランジスタMF1~MF31のサイズが全て等しいとすると、この検出電流IdetはトランジスタMF1~MF30にコピーされる。トランジスタMF30を流れる検出電流Idetによってバイアス回路56に設けられた負荷回路トランジスタME1~ME6の直列接続体に直流電圧Vdetが生じる。トランジスタMF1~MF29の各々を流れる検出電流Idetは、入力電圧Vinの振幅に応じた検出信号として対応のトランスコンダクタンスアンプTAに出力される。各トランスコンダクタンスアンプTAにおいてバイアス回路53に設けられた負荷回路トランジスタMD1~MD6の直列接続体には、検出電流Idetに応じた直流電圧Vdetが生じる。上記の説明では、トランジスタMF31を流れる検出電流Idetが検出信号として各トランスコンダクタンスアンプTAに出力されるとしたが、接続ノードND32の電圧が検出信号として各トランスコンダクタンスアンプTAに出力されると考えてもよい。この場合、トランジスタMF1~MF29の各々は対応のトランスコンダクタンスアンプTAともにバイアス回路53を構成し、検出回路40は、接続ノードND32の電圧を検出信号として各バイアス回路53に出力する。[利得制御]以下、図4~図6に示したRFPGA35の動作を詳しく説明する。まず、利得制御について説明する。図7は、増幅部Amp1~Amp18の動作状態の制御とRFPGA35の利得との関係を一覧にして示す図である。図7において、増幅部Amp18単独の利得を0dBとし、増幅部Amp17単独の利得を-6dBとして、以下順番に各増幅部Amp単独の利得は6dBずつ減少した値であるとする。増幅部Ampが動作状態の場合は1で表わされ、非動作状態の場合は0で表わされる。図7に示すように増幅部Amp1~18を選択的に動作状態にすることによって、ステップ精度を±0.3dBとして0.5dBステップでダイナミックレンジ84dBの利得制御を行なうことができる。図8は、-78dBから-71.5dBまでを0.5dBステップで利得制御する方法について説明するための図である。図8において増幅部Ampが動作状態の場合は、増幅部Ampを表わす三角形の記号の内部が黒く塗りつぶされる。図7、図8を参照して、-78dBから-72.5dBまでの0.5dBステップでの利得制御は、常時、動作状態となる増幅部Amp5とそれより6dBごとに低くなる利得を持つAmp4,...,Amp1をスイッチ部SW1~SW4のオン/オフで制御することによって実現される。これら5個の増幅部Amp1~Amp5以外の増幅部Ampは非動作状態である。具体的に図8Aを参照して、スイッチ部SW5のみをオン状態にすることによって増幅部Amp5のみを動作状態とし、その他の増幅部Ampを非動作状態にすると、利得は-78dBとなる。図8Bを参照して、図8Aに示された状態から利得を0.5dBだけ増加させるためには、スイッチ部SW5,SW1をオン状態にすることによって増幅部Amp5と増幅部Amp1とを動作状態にし、その他の増幅部Ampを非動作状態にする。この場合の利得は-78dB-102dB=-77.47dBと計算される。ステップ幅は0.53dBとなるので、近似的に0.5dBステップの利得制御が実現できる。図8Cを参照して、図8Aに示された状態から利得を2.5dBだけ増加させるためには、増幅部Amp5,Amp3およびAmp1を動作状態とし、その他の増幅部Ampを非動作状態とする。この場合の利得は-75.63dBとなり、近似的に-75.5dBの利得が実現できる。図8Dを参照して、図8Aに示された状態から利得を5.5dBだけ増加させるためには、増幅部Amp5,Amp4,Amp3およびAmp2を動作状態にし、その他の増幅部Ampを非動作状態にする。この場合の利得は-72.52dBとなる。図8Eを参照して、図8Dに示された状態からさらに増幅部Amp1を動作状態にした場合には、利得は-72.24dBとなり、0.5dBステップを実現できない。そこで、図8Eに示すように増幅部Amp6を動作状態にし、その他の増幅部Ampを非動作状態にすることによって-72dBの利得を実現する。-72dBから-66.5dBまでの0.5dBステップでの利得制御は、常時、動作状態となる増幅部Amp6とそれより6dBごとに低くなる利得を持つAmp5,...,Amp2を、スイッチ部SW2~SW5のオン/オフで制御することによって実現される。たとえば、図8Fに示すように、図8Eに示された状態から利得を0.5dBだけ増加させるためには、スイッチ部SW6,SW2をオン状態にすることによって増幅部Amp6と増幅部Amp2とを動作状態にし、その他の増幅部Ampを非動作状態にする。この場合の利得は-71.47dBであるので、近似的に-71.5dBが実現される。以下同様に、常時動作状態となる増幅部Ampを順次シフトさせながら、常時動作状態になる増幅部Ampとそれより6dBごとに低くなる利得を持つ4個の増幅部を用いて0.5dBステップの利得制御が実現される。[入出力特性の高線形化の必要性]図9は、送信系の入出力特性を示す図である。図9の横軸はベースバンド信号の電圧を示し、縦軸はRFICの出力電力を示す。実線の特性曲線Bは、破線の特性曲線Aに比べて入出力特性の線形性を向上させた場合を示す。第2世代携帯電話規格2GであるGSMのPAPRは1.5dBであり、第3世代携帯電話規格3GであるWCDMAのPAPRは3.5dBであり、第3.9世代携帯電話規格3.9GであるLTEのPAPRは8.2dBである。このように携帯電話規格の世代が上がるにつれてPAPRが増加している。図9に示すように、比較的高いPAPRの信号が特性曲線Aで示されるような入出力特性の送信系に入力されると、ピーク電圧Vpeak付近の利得が平均電圧Vavg付近の利得よりも低下してしまう。このため、出力信号が歪んでしまい、変調精度が劣化する。したがって、LTE信号に対応するためには、特性曲線Bで示されるように送信系の線形特性を向上させる必要がある。[トランスコンダクタンスアンプの動作エンベロープトラッキングの原理]次に、図5のトランスコンダクタンスアンプTAにおけるエンベロープトラッキングの原理ついて説明する。図10は、図5のトランスコンダクタンスアンプTAのうち、トランジスタM1,M3に接続される部分を取り出して示した図である。図10のトランジスタM1,M3によってカスコード付加ソース接地形増幅器が構成される。トランジスタM1がソース接地トランジスタであり、トランジスタM3がカスコードトランジスタである。エンベロープトラッキング技術では、トランジスタM1のゲートに入力される入力信号の振幅が増加するにつれて、ソース接地トランジスタM1のドレイン電圧ドレインソース間電圧を増加させることによって、増幅器の入出力特性の線形性を向上させる。図11は、図10の各部の電圧波形を示す図である。図10、図11を参照して、図11Aには、図10のトランジスタM1のゲートに入力される入力信号Vgの電圧波形が示される。電圧振幅が比較的小さい場合をVg1とし、電圧振幅が比較的大きい場合をVg2とする。図11Bには、図10のトランジスタM1のドレイン電圧VDSの波形と、出力端子OUTnから出力される出力信号Voutの電圧波形とが示される。入力信号Vg1に対応するドレイン電圧をVDS1とし、出力信号をVout1とする。入力信号Vg2に対応するドレイン電圧をVDS2とし、出力信号をVout2とする。比較的小振幅の入力信号Vg1の場合には、出力信号Vout1の電圧振幅が小さい。このため、トランジスタM3は飽和領域で動作し、トランジスタM1のドレイン電圧VDS1の電圧振幅も小さくなる。比較的大振幅の入力信号Vg2の場合には、出力信号Vout2の電圧振幅が大きくなる。このため、トランジスタM3は線形領域で動作し、トランジスタM1のドレイン電圧VDS2の電圧振幅も大きくなる。この結果、トランジスタM1も線形領域で動作するようになるので、トランジスタM1の相互コンダクタンスGmが低下し、増幅器の入出力特性の線形性が劣化する。特に、ドレイン電圧VDS2が最小値VDS2minとなるときに出力信号Vout2の歪みが大きくなる。そこで、比較的大振幅の入力信号Vg2の場合に、トランジスタM3のゲートに印加するバイアス電圧Vdetを増加させる。そうすると、ドレイン電圧の直流成分がVDSdcからVDSdc’に増加するので、トランジスタM1のドレイン電圧もVDS2からVDS2’に増加する。この結果、トランジスタM1が飽和領域で動作するようになるので、トランジスタM1の相互コンダクタンスGmが増加し、増幅器の入出力特性の線形性が向上する。図12は、トランジスタM1の相互コンダクタンスGmとドレイン電圧VDSとの関係を示す図である。図12では、ゲート電圧ゲートソース間電圧VGSが0.6、0.8、1.0、1.2Vの場合の関係がそれぞれ示される。図12に示すように、ドレイン電圧VDSが増加すると相互コンダクタンスGmが増加する。この現象は短いチャネル長トランジスタを用いるほど顕著になる。図13は、エンベロープトラッキングの有無による増幅器の特性の変化を概念的に示す図である。図13において、破線のグラフAは、エンベロープトラッキング無しの場合の入力電力Pinと出力電力Poutとの関係を示し、実線のグラフBは、エンベロープトラッキング有りの場合の入力電力Pinと出力電力Poutの関係を示す。エンベロープトラッキングを用いることによって1dB利得圧縮点OP1dB:1dBoutputcompressionpointが向上する。図13において、破線のグラフC1,C2,C3は、エンベロープトラッキング無しの場合の入力電力Pinと利得Gainとの関係を示す。C1,C2,C3の順にドレインソース間電圧が増加する。実線のグラフDは、エンベロープトラッキング有りの場合の入力電力Pinと利得Gainとの関係を示す。エンベロープトラッキングでは、入力信号の振幅が増加するにつれてドレインソース間電圧を増加させる。この結果、増幅器の線形性を向上させることができる。[検出回路の動作原理]次に、図6の検出回路40の動作原理ついて説明する。図14は、図6の検出回路40において入力電圧Vinの振幅と検出電流Idetとの関係を示す図である。図14には、図5のトランジスタM3,M4のゲートに印加されるバイアス電圧Vdetと入力電圧Vinの振幅との関係、およびトランジスタM1,M2のドレイン電圧VDSと入力電圧Vinの振幅との関係も併せて示される。ソース接地形差動増幅回路に流れるコモンモードcommonmode電流の大きさは、入力電圧Vinの振幅に依存する。図6の検出回路40では、コモンモード電流は、トランジスタMF31を流れる検出電流Idetとして観測される。図14に示すように検出電流Idetは、入力電圧Vinの振幅が大きくなるにつれて増大するので、検出電流Idetによって入力電圧Vinが検出できることがわかる。この検出電流Idetを用いて、図5のトランジスタM3,M4のゲートに印加されるバイアス電圧Vdetが生成される。したがって、バイアス電圧Vdetも、入力電圧Vinの振幅が大きくなるにつれて増大する。バイアス電圧Vdetの増加に伴って図5のトランジスタM1,M2のドレイン電圧VDSも増加するので、出力端子OUTp,OUTnから出力される信号を歪まないようすることができる。[シミュレーション結果]以下、シミュレーション結果に基づいて実施の形態1によるRFPGA可変利得制御回路35の効果について説明する。図15は、RFPGAの入出力特性のシミュレーション結果を示す図である。図15を参照して、黒丸で示したエンベロープトラッキング無しの場合、OP1dBは9.6dBmであった。白丸で示したエンベロープトラッキング有りの場合、OP1dBは14.8dBmであった。これらのシミュレーション結果より,エンベロープトラッキング技術を適用することで約5dB程、線形特性が改善していることが分かる。図16は、帯域幅5MHzのLTE変調信号をRFPGAに入力した場合における入力信号および出力信号のパワースペクトルを示す図である。図16において横軸の周波数は入力信号の帯域の中心を0として表わしている。曲線Aは入力信号のパワースペクトルpowerspectrumを示す。中心周波数に対して±2.25MHzの周波数帯域のLTE変調信号が入力されている。曲線Bはエンベロープトラッキング有りの場合における出力信号のパワースペクトルを示し、曲線Cはエンベロープトラッキング有りの場合における出力信号のパワースペクトルを示す。図16に基づいて、隣接チャネル2.5MHz~7.5MHzおよび-2.5MHz~-7.5MHzへの漏洩電力を評価した。隣接チャネル漏洩電力比ACLR:AdjacentChannelLeakageRatioは、エンベロープトラッキング無しの場合に-47dBc/4.5MHzとなり、エンベロープトラッキング有りの場合に-49dBc/4.5MHzとなった。これらの結果より,ACLRが2dB改善していることが分かる。[まとめ]以上のとおり実施の形態1によれば、高ダイナミックレンジかつ高精度のステップで利得制御が可能であるとともに、雑音が低減でき、さらにエンベロープトラッキングによる高線形特性を兼ね備えたRFPGAを提供することができる。<実施の形態2>実施の形態1のRFPGAではエンベロープトラッキング技術を採用することにより、入出力特性の線形性を向上させることができた。エンベロープトラッキング技術では、図5および図6で説明したように、検出した入力信号の振幅に基づいて、トランスコンダクタンスアンプTAに設けられたカスコードトランジスタM3,M4のゲートバイアス電圧を調整する。増幅部Amp15~Amp18についてはこの方法で入出力特性の線形性が向上するが、増幅部Amp1~Amp14の場合にはかえって入出力特性の線形性を劣化させる可能性がある。この理由は次のとおりである。増幅部Amp1~Amp14の入力信号の振幅は、図4で説明した抵抗ラダー42によって減衰されているため、検出回路40で検出する入力信号の振幅よりも小さくなっている。このため、入力信号の振幅が増加した場合に、これらの増幅部Amp1~Amp14のトランスコンダクタンスアンプTAに設けられたカスコードトランジスタM3,M4のゲートバイアス電圧が必要以上に上昇する可能性がある。結果として、増幅部Amp1~Amp14の相互コンダクタンスGmは、入力信号の振幅が大きくなるにつれて増大する。このため、入出力特性の線形性がかえって劣化する。上記の可能性を考慮して、実施の形態2のRFPGAでは、エンベロープトラッキングを行なう場合と行なわない場合とに切替えられるようにしている。増幅部Amp15~Amp18のどれか1つでも動作状態のとき、すなわち、RFPGAの利得が比較的大きいとき、エンベロープトラッキングを行なうようにし、増幅部Amp1~Amp14のうちのいずれかのみが動作状態のときは、エンベロープトラッキングを行なわないようにした。これによって、RFPGAの入出力特性の線形性をさらに向上させることができる。図17は、この発明の実施の形態2によるRFPGAに用いられる検出回路40Aの構成を示す回路図である。図17の検出回路40Aに設けられた第1の擬似差動増幅器54Aは、スイッチ素子SW21,SW22をさらに含む点で、図6の擬似差動増幅器54と異なる。スイッチ素子SW21は、バイアス回路55の出力ノードND34と抵抗素子R23,R24との間に設けられる。スイッチ素子SW22は、バイアス回路56の出力ノードND33とトランジスタMA3,MA4のゲートとの間に設けられる。さらに、図17の検出回路40Aは、第2の擬似差動増幅器58を含む点で図6の検出回路40と異なる。擬似差動増幅器58は、NMOSトランジスタMB1~MB4と、抵抗素子R25,R26と、スイッチ素子SW23~SW25とを含む。擬似差動増幅器58は、図5のトランスコンダクタンスアンプTAに設けられる擬似差動増幅器51のレプリカreplicaとなっていて、擬似差動増幅器51とほぼ同じ構成である。ただし、トランジスタMB1,MB2のゲートにはコンデンサを介して入力信号が入力されない。擬似差動増幅器58に含まれる各要素の接続関係を具体的に説明すると、トランジスタMB1,MB3はこの順で接地ノードVSSと接続ノードND32との間に直列に接続される。トランジスタMB2,MB4はこの順で接地ノードVSSと接続ノードND32との間に直列、かつ、トランジスタMB1,MB3の直列接続体とは並列に接続される。トランジスタMB1~MB4のボディは接地ノードVSSに接続される。トランジスタMB1~MB4のサイズは、図5のトランジスタM1~M4のサイズにそれぞれ等しいことが望ましい。トランジスタMB1,MB2のゲートは抵抗素子R25,R26の各一端とそれぞれ接続され、抵抗素子R25,26の各他端はスイッチ素子SW24を介してバイアス回路55の出力ノードND34と接続される。トランジスタMB3,MB4のゲートは、スイッチ素子SW25を介してバイアス回路56の出力ノードND33と接続される。スイッチ素子SW23は、トランジスタMB1,MB2のドレイン間に接続される。なお、図17ではバイアス回路55の具体的な回路構成の一例が示される。すなわち、バイアス回路55は、電源線VDDと出力ノードND34との間に設けられた定電流源IS2と、出力ノードND34と接地ノードVSSとの間に直列に接続されたNMOSトランジスタMG1~MG4とを含む。トランジスタMG1~MG4の各ゲートは出力ノードND34に接続され、各ボディは接地ノードVSSと接続される。定電流源IS2から出力された電流が負荷回路として用いられるトランジスタMG1~MG4の直列接続体に流れ、これによって出力ノードND34にバイアス電圧VCM2が生じる。上記の構成の検出回路40Aにおいて、スイッチ素子SW21~SW25は、図3のAPC36から出力される制御信号ENVに応じてオン状態またはオフ状態に制御される。制御信号ENVが活性状態のとき、すなわち、ENV=1かつ/ENV=0のとき、スイッチ素子SW21,SW22,SW23はオン状態になり、スイッチ素子SW20,SW24,SW25はオフ状態になる。この結果、トランジスタMF31には、入力端子INp,INnに入力される差動入力信号の振幅に応じた検出電流Idetが流れる。この検出電流Idetがカレントミラー回路57でコピーされて、図4の増幅部Amp1~Amp18を構成する各トランスコンダクタンスアンプTAに出力される。逆に、制御信号ENVが非活性状態のとき、すなわち、ENV=0かつ/ENV=1のとき、スイッチ素子SW21,SW22,SW23はオフ状態になり、スイッチ素子SW20,SW24,SW25はオン状態になる。この結果、トランジスタMF31には、入力信号の振幅にはよらずに、バイアス回路55から出力されるバイアス電圧VCM2に応じた一定の大きさの電流が流れる。この一定の大きさの電流がカレントミラー回路57でコピーされて、図4の増幅部Amp1~Amp18を構成する各トランスコンダクタンスアンプTAに出力される。したがって、各トランスコンダクタンスアンプTAのカスコードトランジスタM3,M4のゲートには一定の大きさのバイアス電圧が印加される。図17のその他の点は図6の検出回路40と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。さらに、RFPGA全体の構成は、検出回路40が図17の検出回路40Aに置換される点を除いて図4のRFPGA35と同じであるので説明を繰返さない。図18は、実施の形態2によるRFPGAにおける利得制御を説明するための図である。図18を参照して、RFPGAの利得は、29ビットのデジタルコードである利得制御信号GCS2によって決定される。以下、利得制御信号GCS2の最上位ビットをb29と表わし、最下位ビットをb1と表わし、第i番目のビットをbiと表わすものとする。最下位ビットb1から第15番目のビットb15までは、増幅部Amp1~Amp15のトランスコンダクタンスアンプTAにそれぞれ対応する。第16、第17番目のビットb16,b17は増幅部Amp16に対応し、第18番目から第22番目のまでのビットb18~b22は増幅部Amp17に対応し、第22番目のビットb22から最上位ビットb29までは増幅部Amp18に対応する。増幅部Amp15に対応する第15番目のビットb15が1となるまでの間、すなわち、第15番目以降のビットb15~b29が0の間は、制御信号ENVは非活性状態ENV=0になる。第15番目以降のビットb15~b29のいずれかが1のときは、制御信号ENVは活性状態ENV=1になる。図19は、増幅部Amp1~Amp18の動作状態の制御とRFPGA35の利得との関係を一覧にして示す図である。図19では制御信号ENVの論理レベルを示す欄が追加されている。図19のその他の点は図7と同じである。図19に示すように、増幅部Amp15~Amp18が非動作状態の間は、制御信号ENVは非活性状態ENV=0である。増幅部Amp15~Amp18のいずれかが動作状態になると、制御信号ENVは活性状態ENV=1になる。図20は、RFPGAの入力信号の振幅と利得との関係を示すシミュレーション結果である。シミュレーションでは、図4の増幅部Amp14のみを動作状態とし、その他の増幅部Ampを非動作状態とした。この場合、実施の形態1のRFPGAではエンベロープトラッキングが行なわれるが、実施の形態2のRFPGAではエンベロープトラッキングは行なわれない。実施の形態1の場合には、入力信号の振幅が増加するにつれて利得が上昇する。これに対して、実施の形態2の場合には、入力信号の振幅が増加しても利得は上昇しない。図21は、帯域幅5MHzのLTE変調信号をRFPGAに入力した場合における入力信号および出力信号のパワースペクトルを示す図である。図21Aおよび図21Bにおいて、横軸の周波数は入力信号の中心周波数を0として表わしている。シミュレーションでは、図4の増幅部Amp14のみを動作状態とし、その他の増幅部Ampを非動作状態とした。この場合、実施の形態1のRFPGAではエンベロープトラッキングが行なわれるが、実施の形態2のRFPGAではエンベロープトラッキングは行なわれない。図21Aは実施の形態1によるRFPGAにおける入力信号および出力信号のパワースペクトルを示し、図21Bは実施の形態2における入力信号および出力信号のパワースペクトルを示す。図21Aに示す実施の形態1の場合のACLRは-53.6dBc/4.5MHzとなり、図21Bに示す実施の形態2の場合のACLRは-55.0dBc/4.5MHzとなった。この結果から、実施の形態1に比べ実施の形態2のほうが低歪みであることが分かる。今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"