互いに逆相の第1及び第2の差動入力信号がそれぞれ入力される第1及び第2のMOSトランジスタを含み、前記第1及び第2の差動入力信号に応じた第1および第2の差動出力信号を出力する差動増幅部と、前記第1及び第2のMOSトランジスタのそれぞれの負荷となる第3及び第4のMOSトランジスタを含む負荷部と、前記第3及び第4のMOSトランジスタのバルクにバイアス電圧をそれぞれ印加し、前記第3のMOSトランジスタのバルクに前記第2の差動出力信号を供給し、前記第4のMOSトランジスタのバルクに前記第1の差動出力信号を供給するバルク電圧調整部と、を備えることを特徴とする増幅回路。互いに逆相の第1及び第2の差動入力信号がそれぞれ入力される第1及び第2のMOSトランジスタを含み、前記第1及び第2の差動入力信号に応じた第1および第2の差動出力信号を出力する差動増幅部と、前記第1及び第2のMOSトランジスタのそれぞれの負荷となる第3及び第4のMOSトランジスタを含む負荷部と、前記第2の差動出力信号を出力する出力経路と前記第3のMOSトランジスタのバルクとの間に介挿される第1の容量素子と、前記第1の差動出力信号を出力する出力経路と前記第4のMOSトランジスタのバルクとの間に介挿される第2の容量素子と、前記第3及び第4のMOSトランジスタのバルクと電源との間にそれぞれ介挿される第1及び第2の抵抗素子と、を備えることを特徴とする増幅回路。前記第3のMOSトランジスタのゲートとドレインとの間に介挿される第3の抵抗素子と、前記第4のMOSトランジスタのゲートとドレインとの間に介挿される第4の抵抗素子と、を備え、前記第3及び第4のMOSトランジスタのゲートは互いに接続されていることを特徴とする請求項1または請求項2に記載の増幅回路。前記差動増幅部は、前記第1及び第2の差動入力信号を電圧-電流変換して、前記第1及び第2の差動出力信号をそれぞれ出力することを特徴とする請求項1乃至請求項3のいずれか1項に記載の増幅回路。前記差動増幅部は、互いに逆相の第3及び第4の差動入力信号がそれぞれ入力され、前記第1のMOSトランジスタに接続される第5及び第6のMOSトランジスタと、前記第3及び第4の差動入力信号がそれぞれ入力され、前記第2のMOSトランジスタに接続される第7及び第8のMOSトランジスタと、を含み、前記差動増幅部は、前記第1及び第2の差動入力信号と前記第3及び第4の差動入力信号とをミキシングし、電圧-電流変換して、前記第1及び第2の差動出力信号をそれぞれ出力することを特徴とする請求項1乃至請求項3のいずれか1項に記載の増幅回路。しかし、上述の従来の増幅回路では、低消費電流化のために電流源Iの電流を減らすと、MOSトランジスタM1、M2の伝達コンダクタンスgmが小さくなり、増幅回路の増幅率ゲインが小さくなってしまう。本発明の目的は、上記の課題に鑑み、低消費電力化を可能にする増幅回路を提供することにある。上記の課題を解決して本発明の目的を達成するために、本発明は、以下のように構成される。第1の発明は、互いに逆相の第1及び第2の差動入力信号がそれぞれ入力される第1及び第2のMOSトランジスタを含み、前記第1及び第2の差動入力信号に応じた第1および第2の差動出力信号を出力する差動増幅部と、前記第1及び第2のMOSトランジスタのそれぞれの負荷となる第3及び第4のMOSトランジスタを含む負荷部と、前記第3及び第4のMOSトランジスタのバルクにバイアス電圧をそれぞれ印加し、前記第3のMOSトランジスタのバルクに前記第2の差動出力信号を供給し、前記第4のMOSトランジスタのバルクに前記第1の差動出力信号を供給するバルク電圧調整部と、を備える。第2の発明は、互いに逆相の第1及び第2の差動入力信号がそれぞれ入力される第1及び第2のMOSトランジスタを含み、前記第1及び第2の差動入力信号に応じた第1および第2の差動出力信号を出力する差動増幅部と、前記第1及び第2のMOSトランジスタのそれぞれの負荷となる第3及び第4のMOSトランジスタを含む負荷部と、前記第2の差動出力信号を出力する出力経路と前記第3のMOSトランジスタのバルクとの間に介挿される第1の容量素子と、前記第1の差動出力信号を出力する出力経路と前記第4のMOSトランジスタのバルクとの間に介挿される第2の容量素子と、前記第3及び第4のMOSトランジスタのバルクと電源との間にそれぞれ介挿される第1及び第2の抵抗素子と、を備える。第3の発明は、第1または第2の発明において、前記第3のMOSトランジスタのゲートとドレインとの間に介挿される第3の抵抗素子と、前記第4のMOSトランジスタのゲートとドレインとの間に介挿される第4の抵抗素子と、を備え、前記第3及び第4のMOSトランジスタのゲートは互いに接続されている。第4の発明は、第1~第3の発明において、前記差動増幅部は、前記第1及び第2の差動入力信号を電圧-電流変換して、前記第1及び第2の差動出力信号をそれぞれ出力する。第5の発明は、第1~第3の発明において、前記差動増幅部は、互いに逆相の第3及び第4の差動入力信号がそれぞれ入力され、前記第1のMOSトランジスタに接続される第5及び第6のMOSトランジスタと、前記第3及び第4の差動入力信号がそれぞれ入力され、前記第2のMOSトランジスタに接続される第7及び第8のMOSトランジスタと、を含み、前記差動増幅部は、前記第1及び第2の差動入力信号と前記第3及び第4の差動入力信号とをミキシングし、電圧-電流変換して、前記第1及び第2の差動出力信号をそれぞれ出力する。このような構成の本発明によれば、低消費化のために動作電流を減少させることが可能となり、低消費電力化が可能となる。以下、本発明の実施形態について図面を参照して説明する。第1実施形態図1は、本発明の第1実施形態の回路図である。この第1実施形態に係る差動増幅回路は、図1に示すように、差動対を構成するN型のMOSトランジスタM1、M2と、MOSトランジスタM1、M2の負荷となるP型のMOSトランジスタM3、M4および抵抗R3、R4と、電流源定電流源Iと、キャパシタ容量素子C3、C4とを備えている。差動対を構成するMOSトランジスタM1、M2は、互いに逆相の差動入力信号vip、vinを電圧-電流変換して、出力端子4、5から互いに逆相の差動出力信号vop、vonをそれぞれ出力するようになっている。具体的には、MOSトランジスタM1のゲートは容量素子C1を介して入力端子1に接続され、入力端子1には入力信号vipxが入力される。MOSトランジスタM2のゲートは容量素子C2を介して入力端子2に接続され、入力端子2には入力信号vipxとは逆相の入力信号vinxが入力される。また、MOSトランジスタM1のゲートは抵抗R1を介してバイアス入力端子3に接続され、MOSトランジスタM2のゲートは抵抗R2を介してバイアス入力端子3に接続され、バイアス入力端子3にバイアス電圧Biasが入力される。MOSトランジスタM1、M2の各ソースは共通接続され、その共通接続部は電流源Iの一端に接続され、電流源Iの他端には低電位の電源電圧VSSが印加される。なお、この例では、MOSトランジスタM1、M2のバルクは、それぞれソースに接続されている。MOSトランジスタM1のドレインには、負荷としてMOSトランジスタM3と抵抗R3とが接続されている。また、MOSトランジスタM2のドレインには、負荷としてMOSトランジスタM4と抵抗R4とが接続されている。具体的には、MOSトランジスタM1のドレインは、MOSトランジスタM3のドレインと接続され、この共通接続部が出力端子4と接続されている。また、MOSトランジスタM2のドレインは、MOSトランジスタM4のドレインと接続され、この共通接続部が出力端子5と接続されている。MOSトランジスタM3のゲートとドレインとの間に抵抗R3が接続介挿されている。また、MOSトランジスタM4のゲートとドレインとの間に、抵抗R4が接続介挿されている。そして、MOSトランジスタゲートM3のゲートとMOSトランジスタM4のゲートとは、互いに接続されている。ここで、MOSトランジスタM3、M4のゲートの共通接続点に着目すると、差動出力に対してその電位は動かないので、MOSトランジスタM3、M4は電流源負荷を構成することになる。さらに説明すると、MOSトランジスタM3のバルクボディは、抵抗R5を介して高電位の電源電圧VDDが印加される電源端子6に接続されている。また、MOSトランジスタM3のバルクは、キャパシタC3を介してMOSトランジスタM2のドレインに接続されている。このため、MOSトランジスタM3のバルクには、抵抗R5を介してバイアス電圧が印加されるととともに、キャパシタC3を介して出力信号vonが入力される。また、MOSトランジスタM4のバルクは、抵抗R6を介して電源電圧VDDが印加される電源端子6に接続されている。また、MOSトランジスタM4のバルクは、キャパシタC4を介してMOSトランジスタM1のドレインに接続されている。このため、MOSトランジスタM4のバルクには、抵抗R6を介してバイアス電圧が印加されるととともに、キャパシタC4を介して出力信号vopが入力される。ここで、抵抗R5、R6は、固定抵抗、可変抵抗、半固定抵抗のうちの何れで構成するようにしても良い。第1実施形態では、上記のように、MOSトランジスタM1の出力信号vopをキャパシタC4を介してMOSトランジスタM4のバルクに入力し、MOSトランジスタM2の出力信号vonをキャパシタC3を介してMOSトランジスタM3のバルクに入力するようにしたが、これは後述のように、MOSトランジスタM3、M4などからなる能動負荷の増幅率を向上させるためである。次に、MOSトランジスタのバルクに交流信号AC信号を入力した場合の各コンダクタンスgmについて説明する。MOSトランジスタの閾値電圧Vthは、次の1式のように表される。ここで、Vth0はMOSトランジスタのバルクとソース間の電位が0V時の閾値電圧、ΦFはフェルミポテンシャル、γは基板バイアス係数を表し、何れもプロセスによって決まった定数である。また、反転層が形成されるため2ΦF-Vbs>0とする。1式によれば、MOSトランジスタの閾値電圧Vthは、ソースに対するバルクの電圧であるVbsによって変化することが分かる。また、1式からソースバルク間電圧Vbsに対する閾値電圧Vthの変化率は、2式のようになる。次に、MOSトランジスタのドレイン電流Idは、3式のようになる。ここで、μはキャリア移動度、CはMOSトランジスタのゲート容量、WはMOSトランジスタのチャネル幅、LはMOSトランジスタのチャネル長を表す。3式は、MOSトランジスタが飽和領域で動作し、バルクはグランドに接続されている場合の式である。また、簡単のため、チャネル長変調効果を無視した。3式から、MOSトランジスタのバルクに入力した信号Vbsソースに対するバルクの電圧に対するドレイン電流Idの変化率をgmbとすると、gmbは4式のようになる。ここで、MOSトランジスタのゲートに信号を入力した場合の伝達コンダクタンスgm、すなわち、ゲートに入力した信号Vgsソースに対するゲートの電圧に対するドレイン電流の変化率は、5式のようになる。このため、4式は、2式と5式を使用することにより次の6式のようになる。6式によれば、gmbの符号が正であることが分かり、ソースバルク間電圧Vbsが大きくなるとgmbが大きくなってドレイン電流Idが増加し、ソースバルク間電圧Vbsが小さくなるとgmbが小さくなってドレイン電流Idが減少していくことがわかる。次に、図1に示す第1実施形態の差動増幅回路の増幅率について、小信号等価回路を用いて、従来回路との比較を行う。従来回路は、上述のように図5aと図5bの回路などがあるが、一般的に図5bの回路の方が増幅率が大きいので、図5b回路の増幅率と第1実施形態の回路の増幅率とを比較する。図2は、図5bに示す従来回路における小信号等価回路である。この等価回路によれば、次の7式が成立する。7式を変形すると、従来回路の増幅率vop/vinは、8式のように表される。ここで、gm1はMOSトランジスタM1のゲートに信号を入力した場合の伝達コンダクタンス、gds1はMOSトランジスタM1のソースドレインコンダクタンス、gds3はMOSトランジスタM3のソースドレインコンダクタンスを表す。図3は、第1実施形態の小信号等価回路である。この等価回路によれば、次の9式が成立する。9式を変形すると、第1実施形態の増幅率vop/vinは、10式のように表される。ここで、gm1はMOSトランジスタM1のゲートに信号を入力した場合の伝達コンダクタンス、gds1はMOSトランジスタM1のソースドレインコンダクタンス、gds3はMOSトランジスタM3のソースドレインコンダクタンス、gmb3はMOSトランジスタ3のバルクに信号を入力した場合の伝達コンダクタンスを表す。6式よれば、gmbの符号は正である。このため、10式によれば、gds1gds3>gmb3となるように調節することで、第1実施形態の増幅率は従来回路の増幅率に比べて大きくできることがわかる。そこで、第1実施形態では、gmb3、gds1、gds3の各値を調整のために、以下のようにすれば良い。例えば、抵抗R5の値を変えると、MOSトランジスタM3のソースバルク間電圧Vbsが変わるので、4式より、gmb3の値を調整することができる。また、MOSトランジスタM1のW/Lの値を変えると、gds1の値を調整することができる。さらに、MOSトランジスタM3のW/Lの値を変えると、gds3の値を調整することができる。このように、第1実施形態では、低消費電流化のために、たとえ電流源Iの電流を減らしても、従来の増幅回路と同じ増幅率を実現できる。以上のように、第1実施形態では、MOSトランジスタM3のバルクには、抵抗R5を介してバイアス電圧を印加し、キャパシタC3を介して反転出力信号vonを入力するようにした。また、MOSトランジスタM4のバルクには、抵抗R6を介してバイアス電圧が印加し、キャパシタC4を介して出力信号vopを入力するようにした。このため、第1実施形態によれば、増幅率の向上を確保しつつ、動作電流を減少させることが可能となり、低消費電力化が可能となる。第2実施形態図4は、本発明の第2実施形態の回路を示す回路図である。この第2実施形態は、第1実施形態の構成を基本にし、図1のMOSトランジスタQ1、Q2からなる差動増幅部を、図4のN型のMOSトランジスタQ11~Q16からなる入力部10に置き換えたものである。なお、第1実施形態と同一の構成要素については、同一符号を付してその説明は省略する。図4において、MOSトランジスタM11、M12は差動対を構成し、その各ゲートに互いに逆相の差動入力信号vip1、vin1が入力される。また、MOSトランジスタM13、M14は差動対を構成し、その各ゲートに互いに逆相の差動入力信号vip2、vin2が入力される。そして、MOSトランジスタM13、M14は、MOSトランジスタM11と能動負荷であるMOSトランジスタM3、M4との間に接続されている。さらに、MOSトランジスタM15、M16は差動対を構成し、その各ゲートに互いに逆相の差動入力信号vip2、vin2が入力される。そして、MOSトランジスタM15、M16は、MOSトランジスタM12と能動負荷であるMOSトランジスタM3、M4との間に接続されている。次に、MOSトランジスタQ11~Q16からなる入力部10の構成について詳述する。MOSトランジスタQ11、Q12のソースは共通接続され、その共通接続部は電流源Iに一端に接続され、電流源Iの他端に低電位の電源電圧VSSが印加される。また、MOSトランジスタQ11、Q12の各ゲートには、キャパシタC11、C12を介して、互いに逆相の差動入力信号vipx1、vinx1が入力される。さらに、MOSトランジスタQ11、Q12の各ゲートには、抵抗R11、R12を介してバイアス電圧Bias1が印加される。MOSトランジスタQ13、Q14のソースは共通接続され、その共通接続部はMOSトランジスタM11のドレインに接続されている。MOSトランジスタQ13、Q14のドレインは、MOSトランジスタM3、M4の対応するドレインに接続されている。また、MOSトランジスタQ13、Q14の各ゲートには、キャパシタC13、C14を介して、互いに逆相の差動入力信号vipx2、vinx2が入力される。さらに、MOSトランジスタQ13、Q14の各ゲートには、抵抗R13、R14を介してバイアス電圧Bias2が印加される。MOSトランジスタQ15、Q16のソースは共通接続され、その共通接続部はMOSトランジスタM12のドレインに接続されている。MOSトランジスタQ15、Q16のドレインは、MOSトランジスタM3、M4の対応するドレインに接続されている。また、MOSトランジスタQ15、Q16の各ゲートには、キャパシタC13、C14を介して、互いに逆相の差動入力信号vipx2、vinx2が入力される。さらに、MOSトランジスタQ15、Q16の各ゲートには、抵抗R13、R14を介してバイアス電圧Bias2が印加される。このような構成からなる第2実施形態の入力部10では、MOSトランジスタM11、M12に入力される差動入力信号vip1、vin1と、MOSトランジスタM13~M16に入力される差動入力信号vip2、vin2とを混合ミキシングし、電圧-電流変換して、出力端子4、5から差動出力信号vop、vonをそれぞれ出力する。また、第2実施形態では、第1実施形態と同様の能動負荷を使用するようにしたので、第1実施形態と同様に、電流を削減することが可能となる。