プロセッサと、前記プロセッサに接続されたスイッチ部と、前記スイッチ部を介して前記プロセッサが接続され、第1バス幅を有する第1バスと、前記スイッチ部を介して前記プロセッサが接続され、第1バス幅より狭い第2バス幅を有する第2バスと、前記第1バス及び前記第2バスに接続され、前記第1バス又は前記第2バスを介して前記プロセッサからアクセスを受けるメモリとを備え、前記スイッチ部により、前記第1バスの状態に応じて、前記プロセッサが前記メモリにアクセスする際に使用するバスを、第1バスから第2バスに切り替えることを特徴とする半導体集積回路。前記プロセッサが、前記第2バスを使用して前記メモリにアクセスする場合、前記スイッチ部は、前記プロセッサが出力する第1アドレスに対して1ビット以上のデータを付加した第2アドレスを生成する請求項1に記載の半導体集積回路。前記メモリは、前記第2アドレスの付加された前記データを除いたアドレスでアクセスを受けることを特徴とする請求項2に記載の半導体集積回路。前記第1バスには前記第1アドレスが割り当てられ、前記第2バスには前記第2アドレスが割り当てられていることを特徴とする請求項2又は3に記載の半導体集積回路。前記第1バスへの電源供給を管理すると共に、前記電源供給状況に応じた信号を前記スイッチ部に出力する電源管理部をさらに備え、前記電源供給状況に応じた信号に基づいて、前記プロセッサが前記メモリにアクセスする際に使用するバスを、第1バスから第2バスに切り替えることを特徴とする請求項1乃至4いずれか1項に記載の半導体集積回路。前記第1バスへの電源供給を管理すると共に、前記電源供給状況に応じて、前記1ビット以上のデータを、前記スイッチ部に出力する電源管理部をさらに備え、前記スイッチ部は、前記電源管理部から入力する前記1ビット以上のデータを用いて前記第2アドレスを生成することを特徴とする請求項2乃至4のいずれか1項に記載の半導体集積回路。前記第1バスに対する電源供給が停止されている場合、又は前記第1バスに対するクロック供給が停止されている場合に、前記プロセッサが前記メモリにアクセスする際に使用するバスを、前記第1バスから第2バスに切り替えることを特徴とする請求項1乃至6いずれか1項に記載の半導体集積回路。前記半導体集積回路は、前記第1バス及び前記第2バスに電源供給がされる第1動作モードと、前記第1バスに電源供給がされず、前記第2バスに電源供給がされる第2動作モードとを有し、前記半導体集積回路が前記第1動作モードであるか第2動作モードであるかに応じて、前記プロセッサが前記メモリにアクセスする際に使用するバスを、前記第1バスから第2バスに切り替えることを特徴とする請求項1乃至6いずれか1項に記載の半導体集積回路。前記メモリは、前記プロセッサから読み出し要求を受信した際、前記第1バス、前記第2バスのうち、前記読み出し要求を転送する際に使用されたバスを用いて読み出しデータを前記プロセッサへ転送することを特徴とする請求項1乃至8いずれか1項に記載の半導体集積回路。プロセッサと、前記プロセッサに接続されたスイッチ部と、前記スイッチ部を介して前記プロセッサが接続され、第1バス幅を有する第1バスと、前記スイッチ部を介して前記プロセッサが接続され、第1バス幅より狭い第2バス幅を有する第2バスと、前記第1バス及び前記第2バスに接続され、前記第1バス又は前記第2バスを介して前記プロセッサからアクセスを受けるメモリとを備え、前記スイッチ部は、前記第1バスに対する電源供給又はクロック供給が停止している場合に、前記プロセッサから出力される第1アドレスに対して1ビット以上のデータを付与した第2アドレスを生成することを特徴とする半導体集積回路。前記第1バスには前記第1アドレスが割り当てられ、前記第2バスには前記第2アドレスが割り当てられていることを特徴とする請求項10に記載の半導体集積回路。前記メモリは、前記第2アドレスの付加された前記データを除いたアドレスでアクセスを受けることを特徴とする請求項10または11に記載の半導体集積回路。電力効率を向上可能な半導体集積回路を提供する。実施形態の半導体集積回路は、プロセッサと、スイッチ部と、第1バスと、第2バスと、メモリとを備える。スイッチ部は、プロセッサに接続される。第1バスは、スイッチ部を介してプロセッサが接続され、第1バス幅を有する。第2バスは、スイッチ部を介してプロセッサが接続され、第1バス幅より狭い第2バス幅を有する。メモリは、第1バス及び第2バスに接続され、第1バス又は第2バスを介してプロセッサからアクセスを受ける。そして、スイッチ部により、第1バスの状態に応じて、プロセッサがメモリにアクセスする際に使用するバスを、第1バスから第2バスに切り替える。以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。[第1実施形態]第1実施形態に係る半導体集積回路について説明する。1.構成について1.1半導体集積回路の全体構成についてまず、本実施形態に係る半導体集積回路の構成について、図1を用いて説明する。図1は、半導体集積回路のブロック図である。図示するように半導体集積回路1は、プロセッサコア2、スイッチ3、GPUGraphicProcessingUnit4、映像処理コーデック5、HDMI/LCDHighDefinitionMultimediaInterfaceLiquidCrystalDisplay出力部6以下、単に出力部6と呼ぶ、第1バス7、電源管理ブロック8、UARTUniversalAsynchronousReceiverTransmitter9、GPIOGeneralpurposeInputOutput10、USBUniversalSerialBus11、第2バス12、ブリッジ13、及びメインメモリ14を備えている。これらのブロックは、同一の半導体基板上に集積形成され、SoCを構成している。以上のブロックのうち、GPU4、映像処理コーデック5、第1バス7、及び出力部6は、比較的大きな電力を必要とする機能ブロックである。これらの機能ブロックの集合を、高電力機能ブロック20と呼ぶことがある。これに対して電源管理ブロック8、UART9、GPIO10、USB11、及び第2バス12は、高電力機能ブロック20に較べて小さい電力で動作する機能ブロックである。これらの機能ブロックの集合を、低電力機能ブロック30と呼ぶことがある。プロセッサコア2は、半導体集積回路1全体の制御を司り、種々の演算を実行する。GPU4は、グラフィック専用のプロセッサである。また映像処理コーデック5は、映像データの符号化/復号化を行う。プロセッサコア2、GPU4、及び映像処理コーデック5は、メインメモリ14からデータや命令コードを読み出し、処理を行う。そして処理結果をメインメモリ14に格納する。出力部6は、画面出力のための処理を実行する。UART9、GPIO10、及びUSB11は、半導体集積回路1外部との間の入出力処理を行う。そしてこれらのブロックは、自律的またはプロセッサコア2による間接的な処理により、GPU4等の同様にメインメモリ14からデータを読み出し、処理を実行し、そしてデータをメインメモリに書き込む。電源管理ブロック8は、例えばプロセッサコア2の命令に基づいて、高電力機能ブロック20の電源を管理する。例えば半導体集積回路1を省電力モードとする際には、高電力機能ブロック20への電源供給を停止する。第1バス7は、プロセッサコア2、GPU4、及び映像処理コーデック5と、出力部6並びにメインメモリ14との間を接続する。第1バス7は、第2バス12よりも高クロックで、且つ大きいバンド幅を有する高速のバスである。第1バス7は、例えば333MHzの周波数のクロックで動作し、そのバンド幅は128ビットである。GPU4及び映像処理コーデック5からのメインメモリへのアクセスは、この第1バスを介して行われる。第2バス12は、プロセッサコア2と、電源管理ユニット8、UART9、GPIO10、USB11、及びメインメモリ14との間を接続する。第2バス12は、第1バス7よりも低クロックで、且つ小さいバンド幅を有する低速のバスである。第2バス12は、例えば83MHzの周波数のクロックで動作し、そのバンド幅は32ビットである。プロセッサコア2から電源管理ユニット8、UART9、GPIO10、及びUSB11へのアクセス、電源管理ユニット8、UART9、GPIO10、及びUSB11からプロセッサコア2へのアクセス、並びに電源管理ユニット8、UART9、GPIO10、及びUSB11からメインメモリ14へのアクセスは、第2バスを介して行われる。スイッチ3は、第1バス7と第2バス12とのいずれかを選択する。上記説明した通り、プロセッサコア2とメインメモリ14との間は、第1バス7と第2バス12との2つのバスによって接続されている。従ってスイッチ3は、プロセッサコア2とメインメモリ14とを接続する際に、第1、第2バス7、12のうち、使用すべきいずれか一方を選択する。メインメモリ14は、第1バス7及び第2バス12を介して与えられる信号をブリッジ13で受信し、データの書き込み、読み出し、及び消去等を実行する。上記構成の半導体集積回路1は、通常モードと省電力モードの2つの動作モードを有する。通常モードでは、高電力機能ブロック20を含め、全てのブロックに電力が供給されて、全てのブロックが動作可能である。省電力モードは、例えば音声通話や音楽再生時における動作モードであり、高電力機能ブロック20に対する電力供給が停止される。1.2半導体集積回路1のアドレス空間について次に、上記半導体集積回路1のアドレス空間について、図2を用いて説明する。図2はアドレス空間物理アドレス空間の概念図である。図示するように、通常モードでは、半導体集積回路1は0x0000_0000~0xFFFF_FFFFの32ビットのアドレス空間を有する。そして0x0000_0000~0x4000_0000がメインメモリ14に割り当てられる。また、残りの領域の少なくとも一部が、GPU4、映像処理コーデック5、UART9等の、その他の機能ブロックに割り当てられる。この領域を、制御領域と呼ぶ。他方、省電力モードでは、アドレス空間は0x0000_0000~0x1_FFFF_FFFFの33ビットのアドレス空間に拡張される。そして、0x1_0000_0000~0x1_4000_0000の領域がメインメモリ14に割り当てられる。但し、メインメモリ14のアドレスは、通常モードに対して、33ビット目に1が追加されるのみであり、1~32ビット目のアドレスは、通常モードと同じ値とされる。このように省電力モードでは、物理アドレス空間の中の2つの領域がメインメモリ14に割り当てられる。このうち、0x0000_0000~0x4000_0000の領域は第1バス7に対応付けられ、また0x1_0000_0000~0x1_4000_0000の領域は第2バス12に対応付けられる。つまり、メインメモリ14においては、0x0000_0000~0x4000_0000で示される物理アドレス領域と、0x1_0000_0000~0x1_4000_0000で示される物理アドレス領域は、同じ領域である。あくまでも、ある1つの領域に対して、省電力モードでは2つの物理アドレスが割り当てられる、ということである。そしてこの2つの物理アドレスは、第1バス7を使用するか、または第2バス12を使用するか、の違いに対応する。2.動作について次に、上記構成の半導体集積回路1の動作について説明する。2.1電源管理ブロック8の動作についてまず、電源管理ブロック8の動作について、図3を用いて説明する。図3は、電源管理ブロック8の動作を示すフローチャートである。図示するように、半導体集積回路1が通常モードで動作する場合ステップS10、YES、電源管理ブロック8は、高電力機能ブロック20へ電源を供給するステップS11。これにより、高電力機能ブロック20は動作可能とされ、また第1バス7が有効とされる。通常モードで動作するか否かは、例えばプロセッサコア2からの命令によって判断出来る。更に電源管理ブロック8は、信号PSをネゲート本例では0として、これをスイッチ3へ出力する。信号PSは、半導体集積回路1が省電力モードで動作することを示す信号であり、通常モードではネゲートされ、省電力モードでアサート本例では1される。他方、半導体集積回路1が省電力モードで動作する場合ステップS10、NO、電源管理ブロック8は、高電力機能ブロック20への電源供給を停止または/及びクロックの供給を停止するステップS13。これにより、高電力機能ブロック20は動作を停止し、また第1バス7は無効とされる。更に電源管理ブロック8は、信号PSをアサートとして、これをスイッチ3へ出力する。2.2スイッチ3の動作について次に、上記スイッチ3の動作について、図4を用いて説明する。図4は、スイッチ3と第1、第2バス7、12との接続関係を示す模式図である。図示するようにスイッチ3は、プロセッサコサ2から32ビットのアドレスA1[31:0]を受信する。通常モードでも省電力モードでも、プロセッサコア2から受信するアドレスは32ビットである。そしてスイッチ3は、受信したアドレスA1に、33ビット目の値B32を付加して、33ビットのアドレスA2[32:0]を生成する。この際スイッチ3は、電源管理ブロック8から受信した信号PSが0の場合、すなわち半導体集積回路1が通常モードで動作する場合、B32を0とする。つまり、アドレスA2は実質的には32ビットのアドレスA1と同じである。この場合、第1バス7が選択される。従って、プロセッサコア2からのアクセスは、第1バス7を介して行われる。他方、電源管理ブロック8から受信した信号PSが1の場合、すなわち半導体集積回路1が省電力モードで動作する場合、B32を1とする。この場合、第2バス12が選択される。従って、プロセッサコア2からのアクセスは、第2バス12を介して行われる。なお、本例では、信号PSに応じてスイッチ3がビットB32を生成して、これをアドレスA1に付加する場合を例に説明しているが、信号PSそのものがビットB32である場合であっても良い。つまり、第1バス7と第2バス12とのいずれを選択するかを示すビットB32を、電源管理部8が生成する場合であっても良い。また本例では、第1バス7と第2バス12とのいずれを選択するかを示す情報は、ビットB32の1ビットのみであるが、2ビット以上であっても良い。2.3全体の動作について次に、具体例として、プロセッサコア2からメインメモリ14へデータの読み出しアクセスがあった場合の動作について、図5を用いて説明する。図5は半導体集積回路1の動作を示すフローチャートである。図示するように、まずプロセッサコア2は、メインメモリ14へのアクセス要求を発行し、スイッチ3へ出力するステップS20。通常モードである場合、すなわち信号PS=0の場合ステップS21、YES、スイッチ3は第1バス7へアクセス要求を出力するステップS22。すなわち、スイッチ3は、アドレスA1を変換することなく、出力する。すなわち、B32=0であるので、第2バス12はこのアドレスを無視することになり、結果としてこのアクセス要求は、第1バス7を介してメインメモリ14に転送される。メインメモリ14は、アクセス要求に従ってデータを読み出し、これを同じく第1バス7を用いてプロセッサコア2へ転送するステップS23。この際、メインメモリ14は、受信したアドレスをそのまま使用して、データの読み出しを実行する。データをメインメモリ14からプロセッサコア2へ転送する際に第1バス7と第2バス12のいずれを使用するかは、アクセス要求を受信した際のアドレスのB32の値から、ブリッジ13が判断出来る。他方、省電力モードである場合、すなわち信号PS=1の場合ステップS21、NO、スイッチ3は第2バス12へアクセス要求を出力するステップS24。すなわち、スイッチ3は、アドレスA1を33ビットのアドレスA2に変換して、出力するB32=1。このアドレスA2は、第1バス7と第2バス12の両方に出力されるが、アドレスA2は第2バス12に対応付けられているので、第1バス7はアドレスA2を無視する。その結果、アクセス要求は、第2バス12を介してメインメモリ14に転送される。換言すれば、通常モードに対して省電力モードでは、使用するバスが第1バス7から第2バス12に切り替えられる、と言うことが出来る。メインメモリ14は、アクセス要求に従ってデータを読み出し、これを同じく第2バス12を用いてプロセッサコア2へ転送するステップS25。この際、メインメモリ14は、受信したアドレスの最上位ビット本例では33ビット目を取り除いた32ビットを使用して、データの読み出しを実行する。3.本実施形態に係る効果以上のように、本実施形態に係る構成であると、電力効率を向上出来る。本効果について、以下説明する。モバイル機器向けSoCは、プロセッサ、GPU、映像処理用エンジン、オーディオ処理エンジン、メモリ、各種I/Oなど、様々な機能ブロックがひとつのチップに内蔵されている。各機能ブロックは、バスで相互に接続されている。しかし、あるブロックが必要とするバスの能力は、時間あたりのデータ量によって変わる。例えばGPUであれば、高クロックで広いバス幅のバスが必要であるが、UARTであれば低クロックで狭いバス幅のバスでも十分である。従って、機能ブロックに応じて適切な性能のバスを選択することが望ましい。しかし、SoCにおいてメモリは、ほとんど全ての機能ブロックから直接あるいは間接的に利用される。従って、メモリは、時間あたり必要なデータ量の一番大きな機能ブロック、あるいはいくつか同時に動作する機能ブロックの時間あたり必要なデータ量の和に基づき、大抵の場合は高クロックで広いバス幅のバスに接続される。ところが、モバイル機器はその動作モードに応じて、SoC内部の全てのブロックを使うわけではない。例えば、モバイル機器でゲームを実行している場合は、内部のプロセッサ、GPU、オーディオに関連する機能ブロック、画面出力等のI/O等、全ての機能ブロックを使用する。他方、音声通話や音楽再生の際には、内部プロセッサとオーディオに関連する機能ブロック以外は使用されない。どちらの場合でも、メモリへのアクセスが実行されるが、前者はメモリに対して大きなバンド幅を必要とするが、後者の場合であればそれほど大きなバンド幅は必要無い。しかし、前述のとおり大抵の場合において、メモリは高クロックで広いバス幅のバスに接続されているため、後者の場合、要求している性能に対してバスはオーバースペックとなってしまう。そのため、常に給電されているようなシステムであれば問題はないが、モバイル機器であった場合、バスにおいて無駄な電力を消費してしまうことになる。この点、後者の場合には、バスのクロックを落とすという手法が考えられる。しかし、高クロックで広いバス幅のバスは、複数の機能ブロックと接続されており、しかもバス幅も広いためチップ内で大きな面積を占めている。そして、ほとんど使わない機能ブロックがあるにも関わらず、給電がされ続けることになり、リーク電流等を十分に排除することができない。また、別の方法として、通常使うメモリを含めてそれに接続される高クロックで広いバス幅のバスは給電せず、使用することをあきらめ、省電力用の動作のために低クロックで狭いバス幅のバスに専用メモリを用意するという手法が考えられる。しかし、この場合アドレスマップが変わってしまう。そのため、SoC上で動作するアプリケーションの互換性が維持できない。このように、モバイル機器はバッテリ駆動であることが多いため、消費電力を抑えて処理を実行しなければならない。そのため、処理内容によっては、使用しないブロックへの給電を停止したり、クロックを停止したりする。しかしながら、一般的にメモリへの経路は静的に決められている。すなわち、アドレスは、メモリへの経路も含めて予め定められている。そのため、プロセッサのアプリケーションの互換性を維持しようとすると、省電力のためにバスのクロックの停止や給電の停止を行うことができない。この点、本実施形態に係る構成であると、上記の問題を解決出来る。本実施形態では、音楽再生や電話機能等、比較的電力を必要としない処理内容において、使用しない機能ブロック及び高速のバスの動作を停止する。そして、その停止している旨の情報をに基づいて、スイッチ3がアクセス経路を変更する。これにより、プログラムの実行を動的に維持出来る。より具体的には、GPU4、コーデック5、出力部6、及び第1バス7を含む高電力機能ブロック20を使用しない場合、プロセッサコア2は、電源管理ブロック8に対して、高電力機能ブロック20への電力及び/またはクロック供給を停止させる。これにより、無駄な電力消費を抑えることが出来る。同時に、電源管理ブロック8は、高電力機能ブロック20が停止中であること、換言すれば、第1バス7が使用できないことをスイッチ3に通知する信号PS=1。この通知に基づいてスイッチ3は、プロセッサコア2からメインメモリ14へのアクセスを受け付けた際、第2バス12を用いてメインメモリ14に対してアクセス要求を出力する。他方、第1バス7が使用可能である場合には、スイッチ3は、プロセッサコア2からのアクセス要求を、第1バス7を用いてメインメモリ14へ出力する。プロセッサコア2がメインメモリ14へアクセスする際の様子を図6及び図7に示す図6及び図7はそれぞれ、通常モード及び省電力モードの場合について示している。図6に示すように、通常動作モードでは、プロセッサコア2はスイッチ3によって、第1バス7を介してメインメモリ14にアクセスする。これに対して省電力モードでは、図7に示すように、スイッチ3によって、第2バス12を介してメインメモリ14にアクセスする。そして第1、第2バス7、12を切り替えるためにスイッチ3は、プロセッサコア2から与えられるアドレスを変換する。すなわちスイッチ3は、実質的にはアドレス変換器として機能する。しかしながらこのアドレス変換は、プロセッサコア2から与えられるアドレス例えば32ビットに、1ビット33ビット目、B32を追加するだけであり、その他のビットB0~B31に変更は無い。そして図6の場合と図7の場合とで、アクセスされるメインメモリ14のアドレスは異なるが、メインメモリ14において実際にアクセスされる領域は当然、同じである。そしてプロセッサコア2は、図6の場合も図7の場合も、32ビットのアドレス空間しか認識していない。すなわち、いずれの場合のアドレス空間も同一空間のようにアクセスでき、またスイッチ3におけるアドレス変換の有無を認識する必要もない。このように、アドレスマップの変更を伴うことなく、高速バスを含む高電力機能ブロック20の動作を停止させることが出来、半導体集積回路1の電力消費を削減出来る。[第2実施形態]次に、第2実施形態に係る半導体集積回路について説明する。本実施形態は、上記第1実施形態において、第1バス7と第2バス12とを物理的にスイッチングするものである。以下では、第1実施形態と異なる点についてのみ説明する。図8は、本実施形態に係るスイッチ3のブロック図である。図示するようにスイッチ3は、第1バスへの経路と第2バスへの経路とを、物理的に切り替える。すなわち、通常モードPS=0の場合には、アドレスA1を第1バス7への経路に接続し、省電力モードPS=1の場合には、アドレスA1を第2バス12への経路に接続する。従って、第1、第2バス7。12へ与えられるアドレスは、いずれの動作モードにおいても32ビットである。プロセッサコア2がメインメモリ14へアクセスする際の様子を図9及び図10に示す。図9及び図10はそれぞれ、通常モード及び省電力モードの場合について示している。図示するように、通常モード及び省電力モードにおいて使用されるバスは、第1実施形態と同様である。第1実施形態と異なるのは、第2実施形態では、半導体集積回路1のアドレス空間が、通常モード及び省電力モードで同じという点である。すなわち、いずれの動作モードでも、アドレス空間は32ビット空間であり、アクセスされるメインメモリ14のアドレスは同じである。このように、アドレスと経路との関係を動的に変更出来るスイッチ3の場合には、第1実施形態のようにアドレスA1に更にビットB32を付加しなくても良い。[変形例等]以上のように、実施形態に係る半導体集積回路は、プロセッサ2と、スイッチ部3と、第1バス7と、第2バス12と、メモリ14とを備える。スイッチ部3は、プロセッサ2に接続される。第1バス7は、スイッチ部3を介してプロセッサ2が接続され、第1バス幅を有する。第2バス12は、スイッチ部3を介してプロセッサ2が接続され、第1バス幅より狭い第2バス幅を有する。メモリ14は、第1バス7及び第2バス12に接続され、第1バス7又は第2バス12を介してプロセッサ2からアクセスを受ける。そして、スイッチ部3により、第1バス7の状態に応じて、プロセッサ2がメモリ14にアクセスする際に使用するバスを、第1バス7から第2バス12に切り替える。またこの際、プロセッサ2は、メモリ装置14にアクセスする際、第1アドレスA1を発行してこれをスイッチ3に出力し、スイッチ3は、第2バス12を使用する際、第1アドレスA1に、第2バス12を使用する経路を指定するビットB32を付加して、第2アドレスA2を発行しても良い。これにより、使わない機能ブロックを効率よく電力停止しながら、ソフトウエアの互換性を維持したままプログラムの実行が可能となる。また、使用するバスの切り替えは、アドレスA1に、第2バス12を使用する経路を指定するビットB32を付加することで、実現出来る。アドレスは通常、アクセス対象を指し示すだけでなく、そこまで至る経路も併せて指定する。従って、通常モードで使用されていた第1バス7とは別の第2バス12を経由するアクセス経路を指定するために、新たなアドレスを生成する。ここで、この新たなアドレスは、通常モードのアドレスに1ビットを追加したものとすることで十分であり、それ以上の複雑なアドレス変換は不要である。なお、上記実施形態は一例に過ぎず、種々の変形が可能である。例えば、上記実施形態では、半導体集積回路1が通常モードであるか省電力モードであるかの通知信号PSを電源管理ブロック8が行う場合を例にして説明した。しかし、この通知はプロセッサコア2がスイッチ3に対して行っても良い。半導体集積回路1がいずれの動作モードにあるかは、プロセッサコア2が把握している事項だからである。このようにプロセッサコア2から直接命令を受信するため、例えばスイッチ3内にレジスタを設けることが出来る。また、スイッチ3に対して上記通知を行わない場合であっても良い。この場合について、図11を用いて説明する。図11は、変形例に係る半導体集積回路1の動作を示すフローチャートである。図示するように、プロセッサコア2がメインメモリ14へのアクセス要求を発行するとステップS20、スイッチ3は、動作モードに関わらず、アクセス要求を第1バス7へ出力するステップS30。これは、第1実施形態のようにアドレスの33ビット目を0にしても良いし、または第2実施形態のように物理的なスイッチングによって行っても良い。そして、第1バス7へ出力したアクセス要求がタイムアウトした場合、すなわち、ある一定期間のうちに第1バス7から何らの応答も無かった場合ステップS31、YES、スイッチ3は、半導体集積回路1は省電力モードであると判断する。そして省電力モードであると判断した後は、スイッチ3は、第2バスへアクセス要求を出力するステップS24。このように、電源供給の停止されたバスからは何らの応答も得られないことを利用して、信号PSを省くことが出来る。また図12のような方法を用いても良い。図示するように、プロセッサコア2がメインメモリ14へのアクセス要求を発行するとステップS20、スイッチ3は、第1バス7からビジー信号を受信しているか否かを判断する。受信していればステップS40、YES、スイッチ3は、半導体集積回路1は省電力モードであると判断する。そして省電力モードであると判断した後は、スイッチ3は、第2バスへアクセス要求を出力するステップS24。このように、クロックの停止されたバスがビジー信号を出力することを利用することで、信号PSを省くことが出来る。更に、上記実施形態では半導体集積回路1がモバイル機器である場合を例に説明したが、モバイル機器に限定されるものではない。また半導体集積回路1は、SDTMカード等のカードデバイスであっても良い。また、実施例中で説明したその他の機能ブロック例えば、SATA等の他のインターフェース等を備えていても良い。また、高電力機能ブロックとしてGPUやコーデックの場合を例に説明したが、何を高電力機能ブロックとして扱うかは、製品によって適宜選択出来る。例えばDSP等の他の機能ブロックを備えていても良い。また、半導体集積回路1のアドレス空間は32ビットに限らず、例えば64ビットであっても良い。この場合、第1実施形態における、省電力モードか否かを示すビットは、スイッチ3で付加される65ビット目の値である。もちろん、32ビットや64ビット以外のアドレス空間であっても良いのは言うまでもない。更に、第1バス7及び第2バス12の動作周波数がそれぞれ333MHz及び83MHzの場合を例に説明したが、その他の周波数で動作する場合であっても良い。例えば、低速の第2バス12が333MHzで動作し、高速の第1バス7がそれ以上に高い周波数で動作する場合であっても良い。また、上記実施形態においてフローチャートを用いて説明した動作は、可能な限りその順序を入れ替えることが出来る。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。