"送信データ信号に対して波形等化を行い、この波形等化された送信データ信号を伝送路に出力する波形等化負荷駆動回路を有し、前記波形等化負荷駆動回路は、1つのカレントスイッチ回路と1つまたは複数の電流加算回路とを有する差動回路で構成され、前記カレントスイッチ回路は、前記送信データ信号の電圧値により制御され、第1駆動電流を流す第1トランジスタと、前記第1トランジスタと接地電圧との間に接続され、前記第1駆動電流が印加される第1電流源と、前記第1トランジスタにカスコード接続され、第1バイアス電圧の電圧値により制御され、前記第1駆動電流を流す第2トランジスタと、前記第2トランジスタと電源電圧との間に接続され、前記第1駆動電流が印加される負荷部とを有し、前記電流加算回路は、前記送信データ信号を遅延した信号の電圧値により制御され、第2駆動電流を流す第3トランジスタと、前記第3トランジスタと前記接地電圧との間に接続され、前記第2駆動電流が印加される第2電流源と、前記第3トランジスタにカスコード接続されて前記負荷部に接続され、第2バイアス電圧の電圧値により制御され、前記第2駆動電流を流す第4トランジスタとを有し、前記負荷部は、前記第1駆動電流に前記第2駆動電流を加算した電流を電圧に変換することで前記送信データ信号を波形等化することを特徴とする送信回路。請求項1に記載の送信回路において、前記電源電圧は、前記第1トランジスタを制御する前記送信データ信号の電圧値、および前記第3トランジスタを制御する前記送信データ信号を遅延した信号の電圧値に対して高く設定されることを特徴とする送信回路。請求項1に記載の送信回路において、前記第1トランジスタ、前記第2トランジスタ、前記第3トランジスタ、および前記第4トランジスタは、MOSトランジスタから構成され、前記第1電流源、および前記第2電流源は、MOSトランジスタから構成され、前記第1および第3トランジスタのMOSトランジスタのゲート電圧に‘H’レベルが入力されて出力電圧が‘L’レベルとなる動作時には、前記第2および第4トランジスタのMOSトランジスタのゲート電圧VCASは、出力の‘L’レベルVOLにこのMOSトランジスタの閾値電圧Vth分を加えた値VOLVthより小さくなるように設定され、前記第1および第3トランジスタのMOSトランジスタのゲート電圧VINは、ドレイン電圧VSLにこのMOSトランジスタの閾値電圧Vth分を加えた値VSLVthより小さくなるように設定され、前記第1および第2電流源のMOSトランジスタのゲート電圧VBIASは、ドレイン電圧VdsにこのMOSトランジスタの閾値電圧Vth分を加えた値VdsVthより小さくなるように設定されることを特徴とする送信回路。請求項1に記載の送信回路において、前記負荷部は、抵抗、または抵抗とインダクタによって実現されることを特徴とする送信回路。送信データ信号に対して波形等化を行う波形等化回路と、前記波形等化回路に分離して接続され、前記波形等化回路で波形等化された送信データ信号を伝送路に出力する負荷駆動回路とを有し、前記負荷駆動回路は、第1カレントスイッチ回路を有する差動回路で構成され、前記第1カレントスイッチ回路は、前記波形等化回路の出力の送信データ信号の電圧値により制御され、第1駆動電流を流す第1トランジスタと、前記第1トランジスタと接地電圧との間に接続され、前記第1駆動電流が印加される第1電流源と、前記第1トランジスタにカスコード接続され、第1バイアス電圧の電圧値により制御され、前記第1駆動電流を流す第2トランジスタと、前記第2トランジスタと電源電圧との間に接続され、前記第1駆動電流が印加される第1負荷部とを有することを特徴とする送信回路。請求項5に記載の送信回路において、前記波形等化回路は、1つの第2カレントスイッチ回路と1つまたは複数の電流加算回路とを有する差動回路で構成され、前記第2カレントスイッチ回路は、前記送信データ信号の電圧値により制御され、第2駆動電流を流す第3トランジスタと、前記第3トランジスタと接地電圧との間に接続され、前記第2駆動電流が印加される第2電流源と、前記第3トランジスタにカスコード接続され、第2バイアス電圧の電圧値により制御され、前記第2駆動電流を流す第4トランジスタと、前記第4トランジスタと電源電圧との間に接続され、前記第2駆動電流が印加される第2負荷部とを有し、前記電流加算回路は、前記送信データ信号を遅延した信号の電圧値により制御され、第3駆動電流を流す第5トランジスタと、前記第5トランジスタと前記接地電圧との間に接続され、前記第3駆動電流が印加される第3電流源と、前記第5トランジスタにカスコード接続されて前記第2負荷部に接続され、第3バイアス電圧の電圧値により制御され、前記第3駆動電流を流す第6トランジスタとを有し、前記第2負荷部は、前記第2駆動電流に前記第3駆動電流を加算した電流を電圧に変換することで前記送信データ信号を波形等化することを特徴とする送信回路。請求項5に記載の送信回路において、前記電源電圧は、前記第1トランジスタを制御する前記波形等化回路の出力の送信データ信号の電圧値に対して高く設定されることを特徴とする送信回路。請求項6に記載の送信回路において、前記電源電圧は、前記第3トランジスタを制御する前記送信データ信号の電圧値、および前記第5トランジスタを制御する前記送信データ信号を遅延した信号の電圧値に対して高く設定されることを特徴とする送信回路。請求項5に記載の送信回路において、前記第1トランジスタ、および前記第2トランジスタは、MOSトランジスタから構成され、前記第1電流源は、MOSトランジスタから構成され、前記第1トランジスタのMOSトランジスタのゲート電圧に‘H’レベルが入力されて出力電圧が‘L’レベルとなる動作時には、前記第2トランジスタのMOSトランジスタのゲート電圧VCASは、出力の‘L’レベルVOLにこのMOSトランジスタの閾値電圧Vth分を加えた値VOLVthより小さくなるように設定され、前記第1トランジスタのMOSトランジスタのゲート電圧VINは、ドレイン電圧VSLにこのMOSトランジスタの閾値電圧Vth分を加えた値VSLVthより小さくなるように設定され、前記第1電流源のMOSトランジスタのゲート電圧VBIASは、ドレイン電圧VdsにこのMOSトランジスタの閾値電圧Vth分を加えた値VdsVthより小さくなるように設定されることを特徴とする送信回路。請求項6に記載の送信回路において、前記第3トランジスタ、前記第4トランジスタ、前記第5トランジスタ、および前記第6トランジスタは、MOSトランジスタから構成され、前記第2電流源、および前記第3電流源は、MOSトランジスタから構成され、前記第3および第5トランジスタのMOSトランジスタのゲート電圧に‘H’レベルが入力されて出力電圧が‘L’レベルとなる動作時には、前記第4および第6トランジスタのMOSトランジスタのゲート電圧VCASは、出力の‘L’レベルVOLにこのMOSトランジスタの閾値電圧Vth分を加えた値VOLVthより小さくなるように設定され、前記第3および第5トランジスタのMOSトランジスタのゲート電圧VINは、ドレイン電圧VSLにこのMOSトランジスタの閾値電圧Vth分を加えた値VSLVthより小さくなるように設定され、前記第2および第3電流源のMOSトランジスタのゲート電圧VBIASは、ドレイン電圧VdsにこのMOSトランジスタの閾値電圧Vth分を加えた値VdsVthより小さくなるように設定されることを特徴とする送信回路。請求項5に記載の送信回路において、前記第1負荷部は、抵抗、または抵抗とインダクタによって実現されることを特徴とする送信回路。請求項6に記載の送信回路において、前記第2負荷部は、抵抗、または抵抗とインダクタによって実現されることを特徴とする送信回路。ところで、上述したような送信回路の技術においては、ブロードバンドの普及によって情報処理装置の高速化要求が高まっている。高速伝送技術では、データ伝送の際に、伝送路によって受信側でデータ波形の減衰が起こり、伝送レートが高速化するに従って顕著に減衰量が増加する。そのため、送信側では、同一ビットが連続するデータ波形に対して予め振幅を減らし、ビット遷移時にデータ波形を強調させたエンファシス波形を出力する。そこで、エンファシス波形を生成するため、前記特許文献1~4などを含む従来の送信回路は、波形出力最終段にCML方式を用いて構成している。但し、このCML方式では、電源電圧が低い場合、電流源のMOSトランジスタが線形領域で動作し、レベルを決定する出力電流が不足するため、Low側のレベルが所望のレベルよりも上昇し、High側とLow側のエンファシス量にアンバランスが生じることがある。そこで、不足電流量を補償するため、規定のエンファシス量に応じた補正回路を付加することで出力レベルを補償しているが、シグナルコンディショナのように設定エンファシス量が規格値以上の広範囲を要する場合、エンファシス量に応じて補正回路数が決まる従来の方式では回路規模が増大することが懸念される。そこで、本発明は、上記の対策として考案した送信回路方式であり、従来の送信回路に対して、補正回路の不要、要素回路占有面積の低減の2点において有利であり、出力レベルのHigh側とLow側でエンファシス量のアンバランスを解消することができる送信回路を提供することを目的とするものである。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。すなわち、送信回路において、この送信回路の出力部に、従来のCML方式で信号が入力されるMOSトランジスタのドレイン側に、一段、バイアス電圧を印加するMOSトランジスタを縦積みして、カスコード接続を構成することを特徴とする。このとき、出力部のCMLの電源電圧は、信号入力電圧に対して高く設定することが望ましい。この構成により、出力レベルに因らず一定の出力電流が得られ、High側とLow側のエンファシス量のアンバランスが解消されるようになる。具体的に、送信回路は、送信データ信号に対して波形等化を行い、この波形等化された送信データ信号を伝送路に出力する波形等化負荷駆動回路を有する。前記波形等化負荷駆動回路は、1つのカレントスイッチ回路と1つまたは複数の電流加算回路とを有する差動回路で構成される。前記カレントスイッチ回路は、送信データ信号の電圧値により制御され、第1駆動電流を流す第1トランジスタと、第1トランジスタと接地電圧との間に接続され、第1駆動電流が印加される第1電流源と、第1トランジスタにカスコード接続され、第1バイアス電圧の電圧値により制御され、第1駆動電流を流す第2トランジスタと、第2トランジスタと電源電圧との間に接続され、第1駆動電流が印加される負荷部とを有する。前記電流加算回路は、送信データ信号を遅延した信号の電圧値により制御され、第2駆動電流を流す第3トランジスタと、第3トランジスタと接地電圧との間に接続され、第2駆動電流が印加される第2電流源と、第3トランジスタにカスコード接続されて負荷部に接続され、第2バイアス電圧の電圧値により制御され、第2駆動電流を流す第4トランジスタとを有する。前記負荷部は、第1駆動電流に第2駆動電流を加算した電流を電圧に変換することで送信データ信号を波形等化することを特徴とする。また、別の送信回路において、波形等化機能と負荷駆動機能とを分離することを特徴とする。この構成により、一体型回路よりも負荷容量を低減し、それぞれの回路を高帯域化できるようになる。具体的に、別の送信回路は、送信データ信号に対して波形等化を行う波形等化回路と、波形等化回路に分離して接続され、波形等化回路で波形等化された送信データ信号を伝送路に出力する負荷駆動回路とを有する。前記負荷駆動回路は、第1カレントスイッチ回路を有する差動回路で構成される。前記第1カレントスイッチ回路は、波形等化回路の出力の送信データ信号の電圧値により制御され、第1駆動電流を流す第1トランジスタと、第1トランジスタと接地電圧との間に接続され、第1駆動電流が印加される第1電流源と、第1トランジスタにカスコード接続され、第1バイアス電圧の電圧値により制御され、第1駆動電流を流す第2トランジスタと、第2トランジスタと電源電圧との間に接続され、第1駆動電流が印加される第1負荷部とを有することを特徴とする。さらに望ましくは、前記波形等化回路は、1つの第2カレントスイッチ回路と1つまたは複数の電流加算回路とを有する差動回路で構成される。前記第2カレントスイッチ回路は、送信データ信号の電圧値により制御され、第2駆動電流を流す第3トランジスタと、第3トランジスタと接地電圧との間に接続され、第2駆動電流が印加される第2電流源と、第3トランジスタにカスコード接続され、第2バイアス電圧の電圧値により制御され、第2駆動電流を流す第4トランジスタと、第4トランジスタと電源電圧との間に接続され、第2駆動電流が印加される第2負荷部とを有する。前記電流加算回路は、送信データ信号を遅延した信号の電圧値により制御され、第3駆動電流を流す第5トランジスタと、第5トランジスタと接地電圧との間に接続され、第3駆動電流が印加される第3電流源と、第5トランジスタにカスコード接続されて第2負荷部に接続され、第3バイアス電圧の電圧値により制御され、第3駆動電流を流す第6トランジスタとを有する。前記第2負荷部は、第2駆動電流に第3駆動電流を加算した電流を電圧に変換することで送信データ信号を波形等化することを特徴とする。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。すなわち、送信回路において、補正回路の不要、要素回路占有面積の低減を可能にして、3値以上のレベル出力の際、レベル補正無しで出力レベルのHigh側とLow側でエンファシス量のアンバランスを解消することができる。この結果、従来の送信回路に対して、送信回路の占有面積が低減できるので、チップサイズの小型化が可能となる。以下の実施の形態においては、便宜上その必要があるときは、複数の実施の形態またはセクションに分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。[本発明の実施の形態の概要]<本発明の実施の形態の第1の送信回路>本発明の実施の形態の第1の送信回路は、送信データ信号に対して波形等化を行い、この波形等化された送信データ信号を伝送路に出力する波形等化負荷駆動回路を有する。前記波形等化負荷駆動回路は、1つのカレントスイッチ回路ドライバ回路17MAINdrv.と1つまたは複数実施の形態では2つの例を図示の電流加算回路ドライバ回路16PREdrv.,18POSTdrv.とを有する差動回路で構成される。前記カレントスイッチ回路は、送信データ信号の電圧値により制御され、第1駆動電流を流す第1トランジスタ差動信号入力用のMOSトランジスタM1p,M1nと、第1トランジスタと接地電圧との間に接続され、第1駆動電流が印加される第1電流源電流源用のMOSトランジスタM2と、第1トランジスタにカスコード接続され、第1バイアス電圧の電圧値により制御され、第1駆動電流を流す第2トランジスタバイアス電圧印加用のMOSトランジスタM3p,M3nと、第2トランジスタと電源電圧との間に接続され、第1駆動電流が印加される負荷部負荷抵抗R1p,R1nとを有する。前記電流加算回路は、送信データ信号を遅延した信号の電圧値により制御され、第2駆動電流を流す第3トランジスタ差動信号入力用のMOSトランジスタM1p,M1nと、第3トランジスタと接地電圧との間に接続され、第2駆動電流が印加される第2電流源電流源用のMOSトランジスタM2と、第3トランジスタにカスコード接続されて負荷部に接続され、第2バイアス電圧の電圧値により制御され、第2駆動電流を流す第4トランジスタバイアス電圧印加用のMOSトランジスタM3p,M3nとを有する。前記負荷部は、第1駆動電流に第2駆動電流を加算した電流を電圧に変換することで送信データ信号を波形等化することを特徴とする。以上の特徴を有する本発明の実施の形態の第1の送信回路は、後述する実施の形態1に対応する。<本発明の実施の形態の第2の送信回路>また、本発明の実施の形態の第2の送信回路は、送信データ信号に対して波形等化を行う波形等化回路と、波形等化回路に分離して接続され、波形等化回路で波形等化された送信データ信号を伝送路に出力する負荷駆動回路とを有する。前記負荷駆動回路は、第1カレントスイッチ回路負荷ドライバ回路21を有する差動回路で構成される。前記第1カレントスイッチ回路は、波形等化回路の出力の送信データ信号の電圧値により制御され、第1駆動電流を流す第1トランジスタ差動信号入力用のMOSトランジスタM11p,M11nと、第1トランジスタと接地電圧との間に接続され、第1駆動電流が印加される第1電流源電流源用のMOSトランジスタM12と、第1トランジスタにカスコード接続され、第1バイアス電圧の電圧値により制御され、第1駆動電流を流す第2トランジスタバイアス電圧印加用のMOSトランジスタM13p,M13nと、第2トランジスタと電源電圧との間に接続され、第1駆動電流が印加される第1負荷部負荷抵抗R1p,R1nとを有することを特徴とする。前記波形等化回路は、1つの第2カレントスイッチ回路ドライバ回路17MAINdrv.と1つまたは複数実施の形態では2つの例を図示の電流加算回路ドライバ回路16PREdrv.,18POSTdrv.とを有する差動回路で構成される。前記第2カレントスイッチ回路は、送信データ信号の電圧値により制御され、第2駆動電流を流す第3トランジスタ差動信号入力用のMOSトランジスタM1p,M1nと、第3トランジスタと接地電圧との間に接続され、第2駆動電流が印加される第2電流源電流源用のMOSトランジスタM2と、第3トランジスタにカスコード接続され、第2バイアス電圧の電圧値により制御され、第2駆動電流を流す第4トランジスタバイアス電圧印加用のMOSトランジスタM3p,M3nと、第4トランジスタと電源電圧との間に接続され、第2駆動電流が印加される第2負荷部負荷抵抗R2p,R2nとを有する。前記電流加算回路は、送信データ信号を遅延した信号の電圧値により制御され、第3駆動電流を流す第5トランジスタ差動信号入力用のMOSトランジスタM1p,M1nと、第5トランジスタと接地電圧との間に接続され、第3駆動電流が印加される第3電流源電流源用のMOSトランジスタM2と、第5トランジスタにカスコード接続されて第2負荷部に接続され、第3バイアス電圧の電圧値により制御され、第3駆動電流を流す第6トランジスタバイアス電圧印加用のMOSトランジスタM3p,M3nとを有する。前記第2負荷部は、第2駆動電流に第3駆動電流を加算した電流を電圧に変換することで送信データ信号を波形等化することを特徴とする。以上の特徴を有する本発明の実施の形態の第2の送信回路は、後述する実施の形態2に対応する。以上説明した本発明の実施の形態の概要に基づいた、各実施の形態を以下において具体的に説明する。以下に説明する実施の形態は本発明を用いた一例であり、本発明は以下の実施の形態により限定されるものではない。なお、以下の説明においては、各信号の信号名と端子名とに同一の符号を付す場合がある。また、差動信号の反転信号には、先頭に‘/’を付して正転信号と区別する。[実施の形態1]本発明の実施の形態1を、図1~図5を用いて以下に説明する。本実施の形態1の送信回路は、波形等化機能と負荷駆動機能とが分離されていないタイプの例である。<送信回路の構成と動作>まず、図1に基づいて、本実施の形態1の送信回路の構成について説明する。図1は、この送信回路の構成の一例を示す図である。本実施の形態1の送信回路1は、2個のフリップフロップ回路11,12と、内部バッファとしての3個のバッファ回路13,14,15と、出力部としての3個のドライバ回路16PREdrv.,17MAINdrv.,18POSTdrv.と、負荷抵抗R1p,R1nなどから構成され、差動の送信データ信号が入力端子IN,/INに入力され、この差動の送信データ信号が波形等化され、さらに信号増幅されて、差動の送信データ信号として出力端子OUT,/OUTから出力される構成となっている。フリップフロップ回路11,12としては、送信データ信号が入力される入力端子IN,/INに接続され、この送信データ信号をラッチする1個目のフリップフロップ回路11と、この1個目のフリップフロップ回路11の出力に接続され、このフリップフロップ回路11の出力信号をラッチする2個目のフリップフロップ回路12を有する。バッファ回路13~15としては、入力端子IN,/INに接続され、送信データ信号C-1,/C-1が入力され、この送信データ信号をバッファリングする1個目PREのバッファ回路13と、1個目のフリップフロップ回路11の出力に接続され、送信データ信号C0,/C0が入力され、この送信データ信号をバッファリングする2個目MAINのバッファ回路14と、2個目のフリップフロップ回路12の出力に接続され、送信データ信号C1,/C1が入力され、この送信データ信号をバッファリングする3個目POSTのバッファ回路15を有する。ドライバ回路16~18としては、1個目のバッファ回路13の出力に接続され、バッファリングされた送信データ信号C-1,/C-1を波形等化信号増幅する1個目PREのドライバ回路16と、2個目のバッファ回路14の出力に接続され、バッファリングされた送信データ信号C0,/C0を波形等化信号増幅する2個目MAINのドライバ回路17と、3個目のバッファ回路15の出力に接続され、バッファリングされた送信データ信号C1,/C1を波形等化信号増幅する3個目POSTのドライバ回路18を有する。これらの1個目~3個目のドライバ回路16~18の出力は共通に接続され、出力端子OUT,/OUTに接続されている。また、出力端子OUT,/OUTには、伝送路とのインピーダンスマッチングのため、電源電圧VDDとの間に負荷抵抗R1p,R1nが接続されている。この負荷抵抗R1p,R1nは、例えば50Ωの抵抗である。本実施の形態1においては、2個のフリップフロップ回路11,12を直列に接続しており、2回のクロック信号により、送信データ信号が1個目のフリップフロップ回路11を介して2個目のフリップフロップ回路12の出力に到達する、シフト回路を構成している。1個目のフリップフロップ回路11の出力信号は、現時点での送信データ信号の入力信号を保持しており、この出力信号が2個目のバッファ回路14の入力信号MAIN信号となる。2個目のフリップフロップ回路12の出力信号は、現時点での送信データ信号の入力信号に対して、クロック信号の周期で1ビット後の信号を保持しており、この出力信号が3個目のバッファ回路15の入力信号POST信号となる。1個目のバッファ回路13は、現時点での送信データ信号の入力信号に対して、クロック信号の周期で1ビット前の信号が入力信号PRE信号となる。また、本実施の形態1において、3個のドライバ回路16~18は、詳細は図2を用いて後述するが、CML回路を有して加算回路を構成している。3個のドライバ回路16~18は、差動の送信データ信号のそれぞれの出力点を3個のCML回路間で短絡させ、共通の負荷抵抗R1p,R1nに接続することで、3個のCML回路の出力を加算する機能を有している。例えば、ドライバ回路17MAINdrv.がカレントスイッチ回路として動作し、ドライバ回路16PREdrv.とドライバ回路18POSTdrv.が電流加算回路として動作する。また、3個の各ドライバ回路16~18は、対応する各バッファ回路13~15に接続され、各バッファ回路13~15からの入力信号を増幅する構成となっている。次に、前述した図1に示す送信回路1の動作を説明する。1個目のフリップフロップ回路11の出力信号を基準とすると、2個目のフリップフロップ回路12の出力信号は、基準信号に対して、信号レートで1ビット後の信号となる。1ビット前の信号PRE信号を入力とする1個目のドライバ回路16、基準信号MAIN信号を入力とする2個目のドライバ回路17、1ビット後の信号POST信号を入力とする3個目のドライバ回路18による波形等化機能は、1ビット前、および1ビット後の信号の符号を用いて、基準信号の信号振幅に対して振幅補正をかける動作を行う。例えば、1ビット前の信号の符号がHighレベルであった場合、この出力を受ける1個目のドライバ回路16の電流を設定しておけば、基準信号の信号振幅をその設定分だけ減少させることができる。また、1ビット後の信号の符号がHighレベルであった場合、2個目のフリップフロップ回路12の出力を受ける3個目のドライバ回路18の電流を設定しておけば、基準信号の信号振幅をその設定分だけ増加させることができる。すなわち、送信回路1の波形等化機能は、2つの振幅補正回路を有しており、一方の振幅補正回路は、1個目のバッファ回路13と1個目のドライバ回路16とを有し、他方の振幅補正回路は、2個目のフリップフロップ回路12と3個目のバッファ回路15と3個目のドライバ回路18とを有している。<ドライバ回路の回路構成と動作>次に、図2に基づいて、前述したドライバ回路16~18の回路構成について説明する。図2は、このドライバ回路16~18の回路構成の一例を示す図である。本実施の形態1の各ドライバ回路16~18は、差動信号入力用のMOSトランジスタM1p,M1nと、この差動信号入力用のMOSトランジスタM1p,M1nのソース側にドレイン側が接続され、ソース側が接地電圧に接続された電流源用のMOSトランジスタM2と、差動信号入力用のMOSトランジスタM1p,M1nのドレイン側にソース側が接続されたバイアス電圧印加用のMOSトランジスタM3p,M3nなどから構成されている。これらのドライバ回路16~18のバイアス電圧印加用のMOSトランジスタM3p,M3nのドレイン側には、電源電圧VDDとの間に負荷抵抗R1p,R1nが接続され、さらに接地電圧との間に負荷容量C1p,C1nが接続されている。各ドライバ回路16~18は、ドライバ回路16の差動信号入力用のMOSトランジスタM1p,M1nが送信データ信号C-1,/C-1の電圧値により制御され、ドライバ回路17の差動信号入力用のMOSトランジスタM1p,M1nが送信データ信号C0,/C0の電圧値により制御され、ドライバ回路18の差動信号入力用のMOSトランジスタM1p,M1nが送信データ信号C1,/C1の電圧値により制御される。また、各ドライバ回路16~18の電流源用のMOSトランジスタM2は後述する電圧値VBIASにより制御され、各ドライバ回路16~18のバイアス電圧印加用のMOSトランジスタM3p,M3nは後述する電圧値VCASにより制御される。すなわち、この各ドライバ回路16~18は、CML回路の差動信号入力用のMOSトランジスタM1p,M1nのドレイン側に、一段、バイアス電圧印加用のMOSトランジスタM3p,M3nを縦積みしてカスコード接続を構成している、いわゆるカスコード接続CML回路である。このとき、各ドライバ回路16~18の電源電圧VDDは、信号入力電圧に対して高く設定する。この構成により、出力レベルに因らず一定の出力電流が得られ、High側とLow側のエンファシス量のアンバランスが解消される。次に、図3~図5に基づいて、前述したドライバ回路16~18の動作について説明する。図3は、このドライバ回路16~18の単体の動作の一例を説明するための図である。図4は、このドライバ回路16~18の単体の、電流源用のMOSトランジスタM2のドレイン-ソース間電圧Vds変動範囲の一例を説明するための図である。図5は、このドライバ回路16~18の単体の出力レベルの一例を説明するための図である。本実施の形態1の各ドライバ回路16~18は、前述したように、差動信号入力用のMOSトランジスタM1p,M1n、電流源用のMOSトランジスタM2、バイアス電圧印加用のMOSトランジスタM3p,M3nなどから構成され、例えば、図3において、差動信号入力用の一方のMOSトランジスタM1pのゲートに‘HighH’レベルの信号が入力されると、その出力OUTとして‘LowL’レベルの信号が出力される。この時、他方のMOSトランジスタM1nのゲートには‘L’レベルの信号が入力されるので、その出力/OUTは‘H’レベルの信号となる。特に、本実施の形態1においては、差動信号入力用のMOSトランジスタM1p,M1nのドレイン側に、一段、バイアス電圧印加用のMOSトランジスタM3p,M3nを縦積みしてカスコード接続を構成している。そして、例えば、電源電圧VDDは、差動信号入力用のMOSトランジスタM1p,M1nへの信号入力電圧に対して高い電圧値の1.8Vに設定され、各MOSトランジスタM1p,M1n,M2,M3p,M3nを飽和領域で動作させるために、以下のような設定となっている。まず、バイアス電圧印加用のMOSトランジスタM3p,M3nのゲート電圧VCASは、飽和領域で動作させるため、出力‘L’レベルVOLにMOSトランジスタの閾値電圧Vth分を加えた値VOLVth以下となる。このバイアス電圧印加用のMOSトランジスタM3p,M3nは、オン抵抗による電圧降下を防ぐため、チャネル幅Wサイズを大きく設定する。この設定により、飽和特性を保障する条件VCAS<VOLVthを満足できる。また、差動信号入力用のMOSトランジスタM1p,M1nには、1V振幅の信号VINを入力する。この差動信号入力用のMOSトランジスタM1p,M1nのドレイン電圧VSLは、1VからVth分下がった電圧1-Vthより大きくなるように設定する。また、デバイスサイズチャネル幅W/ゲート長Lgは、スイッチングスピードを保障するため、できる限り小さく設定する必要があり、電圧降下による電流源用のMOSトランジスタM2のドレイン-ソース間電圧Vds低下の影響が出ない範囲で最小とする。これらの設定により、飽和特性を保障する条件VIN<VSLVthを満足できる。また、電流源用のMOSトランジスタM2は、バイアス電圧印加用のMOSトランジスタM3p,M3n及び差動信号入力用のMOSトランジスタM1p,M1nの影響による電圧降下で飽和領域のマージンが少ない。しかし、電流源用のMOSトランジスタM2も上記同様、飽和領域での動作を保障するため、VdsにVthを加えた値以下に設定しなければならない。そこで、低い電流調整バイアスVBIASでドレイン電流Idを得るため、チャネル幅Wサイズを大きく設定し、飽和電流特性を改善するためにゲート長Lgサイズを大きく設定する。これらの設定により、飽和特性を保障する条件VBIAS<VdsVthを満足できる。上記の条件を満たすことで、図4に一例を示すように、電流源用のMOSトランジスタM2のドレイン-ソース間電圧Vdsの変動量が抑えられ、出力電流Idが安定する。すなわち、図4に示すドライバ回路17MAINdrv.とドライバ回路18POSTdrv.との電流源用のMOSトランジスタM2のVdsとIdとの関係において、ドライバ回路17の電流源用のMOSトランジスタM2のVdsとドライバ回路18の電流源用のMOSトランジスタM2のVdsとの差が小さくなり、その結果、ドライバ回路17の電流源用のMOSトランジスタM2のIdとドライバ回路18の電流源用のMOSトランジスタM2のIdとの変動量ΔIdが小さくなる。なお、図示しないが、ドライバ回路17MAINdrv.の電流源用のMOSトランジスタM2とドライバ回路16PREdrv.の電流源用のMOSトランジスタM2との間も同様であり、ドライバ回路17の電流源用のMOSトランジスタM2のIdとドライバ回路16の電流源用のMOSトランジスタM2のIdとの変動量ΔIdが小さくなる。上記のように、電流源用のMOSトランジスタM2のドレイン-ソース間電圧Vdsの変動量が抑えられ、出力電流Idが安定するので、図5に一例を示すように、ドライバ回路16~18の出力レベルにおいて、HighH側とLowL側とのエンファシス量のアンバランスが解消する。すなわち、図5に示すドライバ回路17MAINdrv.のユニット数と出力レベルとの関係において、信号波形の中心電圧が1.3V程度、Hレベルが1.55V程度、Lレベルが1.05V程度の場合に、例えば、ユニット数が最も少ない方では、Hレベルに対する中間の出力レベルはH側が-10.46dB、L側が-10.36dBとなり、H側とL側とのエンファシス量はほぼ等しくなる。また、ユニット数を増加させていくと、H側が-6.20dBでL側が-6.12dB、H側が-3.76dBでL側が-3.70dB、H側が-1.85dBでL側が-1.82dBとなり、同様に、H側とL側とのエンファシス量はほぼ等しくなる。なお、図示しないが、ドライバ回路16PREdrv.、ドライバ回路18POSTdrv.においても同様であり、H側とL側とのエンファシス量はほぼ等しくなる。以上のように、エンファシス設定毎に3値以上の異なるレベル出力に対して、H側とL側とのエンファシス量のアンバランスを解消できる。<実施の形態1の効果>以上説明した本実施の形態1の送信回路1によれば、以下のような効果を得ることができる。1差動信号入力用のMOSトランジスタM1p,M1nのドレイン側に、一段、バイアス電圧印加用のMOSトランジスタM3p,M3nを縦積みしてカスコード接続を構成し、各MOSトランジスタM1p,M1n,M2,M3p,M3nを飽和領域で動作させることで、出力レベル変動時の電流源用のMOSトランジスタM2のドレイン-ソース間電圧の変動量を最小限に抑制することができ、一定電流を得ることが可能となる。2さらに、電源電圧を信号入力電圧よりも高くなるように設定することで、各MOSトランジスタM1p,M1n,M2,M3p,M3nの飽和領域での動作が保障され、出力レベルの変動に伴った電流源用のMOSトランジスタM2のドレイン-ソース間電圧の変動量をさらに低減することができるので、さらに電流を安定させることができる。この結果、Lowレベル出力時の電流不足を解消して、High側とLow側でエンファシス量を等しくすることができる。3さらに、送信回路1において、補正回路の不要、要素回路占有面積の低減を可能にして、3値以上のレベル出力の際、レベル補正無しで出力レベルのHigh側とLow側でエンファシス量のアンバランスを解消することができる。この結果、従来の送信回路に対して、送信回路の占有面積が低減できるので、チップサイズの小型化が可能となる。<実施の形態1の変形例>1本実施の形態1においては、差動信号入力用のMOSトランジスタM1p,M1nを飽和領域で動作させる場合を例に説明したが、例えば、差動信号入力用のMOSトランジスタM1p,M1nが線形領域で動作している場合においても、カスコード接続のバイアス電圧印加用のMOSトランジスタM3p,M3nを飽和領域で動作させることで、同様の効果を得ることができる。2本実施の形態1においては、伝送路とのインピーダンスマッチングの負荷部として、負荷抵抗R1p,R1nを接続した場合を例に説明したが、抵抗とインダクタを直列に接続した負荷部とすることも可能である。[実施の形態2]本発明の実施の形態2を、図6~図8を用いて以下に説明する。本実施の形態2の送信回路は、前記実施の形態1と比較して、波形等化機能と負荷駆動機能とが分離されているタイプの例である点が異なる。本実施の形態2においては、前記実施の形態1と異なる点を主に説明し、同様の部分の説明は省略する。<送信回路の構成と動作>まず、図6に基づいて、本実施の形態2の送信回路の構成および動作について説明する。図6は、この送信回路の構成の一例を示す図である。本実施の形態2の送信回路2は、2個のフリップフロップ回路11,12と、3個のバッファ回路13,14,15と、3個のドライバ回路16PREdrv.,17MAINdrv.,18POSTdrv.と、負荷抵抗R1p,R1nと、負荷ドライバ回路21などから構成されている。そして、フリップフロップ回路11,12とバッファ回路13~15とドライバ回路16~18は波形等化機能として動作し、また、負荷ドライバ回路21は1以上のゲインを有して負荷駆動機能として動作するようになっている。例えば、波形等化機能として動作するドライバ回路16~18は、ドライバ回路17MAINdrv.がカレントスイッチ回路として動作し、ドライバ回路16PREdrv.とドライバ回路18POSTdrv.が電流加算回路として動作する。また、負荷駆動機能として動作する負荷ドライバ回路21がカレントスイッチ回路として動作する。<ドライバ回路の構成と動作>次に、図7に基づいて、前述したドライバ回路16~18の構成および動作について説明する。図7は、このドライバ回路16~18の構成の一例を示す図である。本実施の形態2の各ドライバ回路16~18は、前記実施の形態1と同様に、差動信号入力用のMOSトランジスタM1p,M1nと、この差動信号入力用のMOSトランジスタM1p,M1nのソース側にドレイン側が接続され、ソース側が接地電圧に接続された電流源用のMOSトランジスタM2と、差動信号入力用のMOSトランジスタM1p,M1nのドレイン側にソース側が接続されたバイアス電圧印加用のMOSトランジスタM3p,M3nなどから構成されている。これらのドライバ回路16~18のバイアス電圧印加用のMOSトランジスタM3p,M3nのドレイン側には、電源電圧VDDとの間に負荷抵抗R2p,R2nが接続され、また、接地電圧との間に負荷容量C1p,C1nが接続されている。各ドライバ回路16~18は、ドライバ回路16の差動信号入力用のMOSトランジスタM1p,M1nが送信データ信号C-1,/C-1の電圧値により制御され、ドライバ回路17の差動信号入力用のMOSトランジスタM1p,M1nが送信データ信号C0,/C0の電圧値により制御され、ドライバ回路18の差動信号入力用のMOSトランジスタM1p,M1nが送信データ信号C1,/C1の電圧値により制御される。また、各ドライバ回路16~18の電流源用のMOSトランジスタM2は電圧値VBIASにより制御され、各ドライバ回路16~18のバイアス電圧印加用のMOSトランジスタM3p,M3nは電圧値VCASにより制御される。そして、各ドライバ回路16~18は、前記実施の形態1と同様の動作を行うようになっている。すなわち、この3個のドライバ回路16~18の出力は、共通の負荷抵抗R2p,R2nに接続することで加算され、負荷駆動機能として分離して接続された負荷ドライバ回路21に出力される。本実施の形態2の各ドライバ回路16~18は、前記実施の形態1と比べて、負荷抵抗R2p,R2nとして50Ωの負荷が必要でなくなるため、各MOSトランジスタM1p,M1n,M2,M3p,M3nに流れる駆動電流を小さくすることができる。その結果、MOSトランジスタのサイズを小さくすることができる。<負荷ドライバ回路の構成と動作>次に、前述した図7と図8に基づいて、前述した負荷ドライバ回路21の構成および動作について説明する。図8は、負荷ドライバ回路21を分離したことによるゲイン特性の一例を説明するための図である。本実施の形態2の負荷ドライバ回路21は、1以上のゲインを持ち、図7に示すように、フリップフロップ回路11,12とバッファ回路13~15とドライバ回路16~18を有する波形等化機能から出力される送信データ信号を入力として、この送信データ信号の差動信号入力用のMOSトランジスタM11p,M11nと、この差動信号入力用のMOSトランジスタM11p,M11nのソース側にドレイン側が接続され、ソース側が接地電圧に接続された電流源用のMOSトランジスタM12と、差動信号入力用のMOSトランジスタM11p,M11nのドレイン側にソース側が接続されたバイアス電圧印加用のMOSトランジスタM13p,M13nなどから構成されている。この負荷ドライバ回路21のバイアス電圧印加用のバイアス電圧印加用のMOSトランジスタM13p,M13nのドレイン側には、電源電圧VDDとの間に負荷抵抗R1p,R1nが接続されている。この負荷ドライバ回路21において、差動信号入力用のMOSトランジスタM11p,M11nが波形等化機能から出力される送信データ信号の電圧値により制御され、電流源用のMOSトランジスタM2は電圧値VBIASにより制御され、バイアス電圧印加用のMOSトランジスタM3p,M3nは電圧値VCASにより制御される。そして、負荷ドライバ回路21は、フリップフロップ回路11,12とバッファ回路13~15とドライバ回路16~18を有する波形等化機能から出力される送信データ信号を入力とする以外が、前述したドライバ回路16~18の単体と同様の動作を行うようになっている。上記のように、負荷ドライバ回路21による負荷駆動機能が、フリップフロップ回路11,12とバッファ回路13~15とドライバ回路16~18を有する波形等化機能から分離して接続されて動作することで、図8に示すような周波数に対するゲインの特性が得られる。すなわち、前記実施の形態1の構成図2に比べて、本実施の形態2の構成図7によれば、高い周波数範囲まで高いゲイン特性を得ることができる。<実施の形態2の効果>以上説明した本実施の形態2の送信回路2によれば、前記実施の形態1と同様の効果に加えて、以下のような効果を得ることができる。1フリップフロップ回路11,12とバッファ回路13~15とドライバ回路16~18を有する波形等化機能と、負荷ドライバ回路21を有する負荷駆動機能を分離することで、一体型回路よりも負荷容量を低減し、それぞれの回路を高帯域化することができる。2また、波形等化機能の回路には50Ωの負荷が必要でなくなるため、さらなる低負荷化と低電力化が可能となる。3また、負荷ドライバ回路21に1以上のゲインを持たせることにより、波形等化機能の回路と負荷ドライバ回路21の入力を低振幅化でき、高帯域化が可能となる。<実施の形態2の変形例>1本実施の形態2においては、各ドライバ回路16~18を、いわゆるカスコード接続CML回路で構成する場合を例に説明したが、バイアス電圧印加用のMOSトランジスタM3p,M3nがなく、差動信号入力用のMOSトランジスタM1p,M1nのドレイン側に直接に負荷抵抗を接続する構成とすることも可能である。2本実施の形態2においては、負荷ドライバ回路21を、いわゆるカスコード接続CML回路で構成する場合を例に説明したが、バイアス電圧印加用のMOSトランジスタM13p,M13nがなく、差動信号入力用のMOSトランジスタM11p,M11nのドレイン側に直接に負荷抵抗を接続する構成とすることも可能である。3本実施の形態2においては、伝送路とのインピーダンスマッチングの負荷部として、負荷抵抗R1p,R1nを接続した場合を例に説明したが、抵抗とインダクタを直列に接続した負荷部とすることも可能である。4本実施の形態2においては、各ドライバ回路16~18のバイアス電圧印加用のMOSトランジスタM3p,M3nのドレイン側に負荷抵抗R2p,R2nを接続した場合を例に説明したが、直列に接続した抵抗とインダクタを接続することも可能である。[付記]前記実施の形態2のように、波形等化機能と負荷駆動機能とを分離し、その上で、負荷駆動機能の負荷駆動回路が1より大きいゲインを有することを主な特徴とする場合は、以下のような構成となる。1送信データ信号に対して波形等化を行う波形等化回路と、前記波形等化回路に分離して接続され、前記波形等化回路で波形等化された送信データ信号を伝送路に出力する負荷駆動回路とを有し、前記波形等化回路と前記負荷駆動回路とは、差動回路で構成され、前記負荷駆動回路は、1より大きいゲインを有し、前記送信データ信号は、前記波形等化回路で波形等化され、前記負荷駆動回路で信号増幅されて、前記伝送路に出力されることを特徴とする送信回路。2前記1において、前記負荷駆動回路は、第1カレントスイッチ回路を有する差動回路で構成され、前記第1カレントスイッチ回路は、前記波形等化回路の出力の送信データ信号の電圧値により制御され、第1駆動電流を流す第1トランジスタ差動信号入力用のMOSトランジスタと、前記第1トランジスタと接地電圧との間に接続され、前記第1駆動電流が印加される第1電流源電流源用のMOSトランジスタと、前記第1トランジスタにカスコード接続され、第1バイアス電圧の電圧値により制御され、前記第1駆動電流を流す第2トランジスタバイアス電圧印加用のMOSトランジスタと、前記第2トランジスタと電源電圧との間に接続され、前記第1駆動電流が印加される第1負荷部負荷抵抗とを有することを特徴とする送信回路。3前記1において、前記負荷駆動回路は、第1カレントスイッチ回路を有する差動回路で構成され、前記第1カレントスイッチ回路は、前記波形等化回路の出力の送信データ信号の電圧値により制御され、第1駆動電流を流す第1トランジスタ差動信号入力用のMOSトランジスタと、前記第1トランジスタと接地電圧との間に接続され、前記第1駆動電流が印加される第1電流源電流源用のMOSトランジスタと、前記第1トランジスタと電源電圧との間に接続され、前記第1駆動電流が印加される第1負荷部負荷抵抗とを有することを特徴とする送信回路。4前記1において、前記波形等化回路は、1つの第2カレントスイッチ回路と1つまたは複数の電流加算回路とを有する差動回路で構成され、前記第2カレントスイッチ回路は、前記送信データ信号の電圧値により制御され、第2駆動電流を流す第3トランジスタ差動信号入力用のMOSトランジスタと、前記第3トランジスタと接地電圧との間に接続され、前記第2駆動電流が印加される第2電流源電流源用のMOSトランジスタと、前記第3トランジスタにカスコード接続され、第2バイアス電圧の電圧値により制御され、前記第2駆動電流を流す第4トランジスタバイアス電圧印加用のMOSトランジスタと、前記第4トランジスタと電源電圧との間に接続され、前記第2駆動電流が印加される第2負荷部負荷抵抗とを有し、前記電流加算回路は、前記送信データ信号を遅延した信号の電圧値により制御され、第3駆動電流を流す第5トランジスタ差動信号入力用のMOSトランジスタと、前記第5トランジスタと前記接地電圧との間に接続され、前記第3駆動電流が印加される第3電流源電流源用のMOSトランジスタと、前記第5トランジスタにカスコード接続されて前記第2負荷部に接続され、第3バイアス電圧の電圧値により制御され、前記第3駆動電流を流す第6トランジスタバイアス電圧印加用のMOSトランジスタとを有し、前記第2負荷部は、前記第2駆動電流に前記第3駆動電流を加算した電流を電圧に変換することで前記送信データ信号を波形等化することを特徴とする送信回路。5前記1において、前記波形等化回路は、1つの第2カレントスイッチ回路と1つまたは複数の電流加算回路とを有する差動回路で構成され、前記第2カレントスイッチ回路は、前記送信データ信号の電圧値により制御され、第2駆動電流を流す第3トランジスタ差動信号入力用のMOSトランジスタと、前記第3トランジスタと接地電圧との間に接続され、前記第2駆動電流が印加される第2電流源電流源用のMOSトランジスタと、前記第3トランジスタと電源電圧との間に接続され、前記第2駆動電流が印加される第2負荷部負荷抵抗とを有し、前記電流加算回路は、前記送信データ信号を遅延した信号の電圧値により制御され、第3駆動電流を流す第5トランジスタ差動信号入力用のMOSトランジスタと、前記第5トランジスタと前記接地電圧との間に接続され、前記第3駆動電流が印加される第3電流源電流源用のMOSトランジスタとを有し、前記第2負荷部は、前記第2駆動電流に前記第3駆動電流を加算した電流を電圧に変換することで前記送信データ信号を波形等化することを特徴とする送信回路。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。"