"第1の回路に動作電圧を供給する第1および第2の電源配線と、前記第1の回路とは異なる第2の回路に動作電圧を供給する第3および第4の電源配線と、前記第1の電源配線と前記第3の電源配線との間に設けられた第1の容量素子とを備えることを特徴とする半導体装置。前記第1の電源配線と前記第2の電源配線との間に設けられた第2の容量素子を備えることを特徴とする請求項1記載の半導体装置。前記第3の電源配線と前記第4の電源配線との間に設けられた第3の容量素子を備えることを特徴とする請求項1または2記載の半導体装置。前記第2の電源配線と前記第4の電源配線との間に設けられた第4の容量素子を備えることを特徴とする請求項1乃至3のいずれかに記載の半導体装置。前記第1の電源配線と前記第3の電源配線との間に前記第1の容量素子と直列に接続されたスイッチ素子を備えることを特徴とする請求項1乃至4のいずれかに記載の半導体装置。前記第1の回路は、出力回路であることを特徴とする請求項1乃至5のいずれかに記載の半導体装置。第1乃至第4の電源端子と出力端子とが接続された基板と、前記第1乃至第4の電源配線と前記第1乃至第4の電源端子とをそれぞれ接続する第1乃至第4の接続配線と、前記出力端子と前記第1の回路を接続する出力配線とを備えることを特徴とする請求項1乃至6のいずれかに記載の半導体装置。上述のようにして発生した共振電流を低減するため、内部回路を構成する出力回路の前段に設けられた前段回路などで発生したノイズが出力回路に回り込まないように、出力回路と前段回路とで、異なる配線を介して給電が行われる場合がある。しかし、このように出力回路と前段階とで異なる配線にて給電を行っていても、出力回路に給電するための第1の配線と前段回路に給電するための第2の配線との間のインダクタンス成分などに起因して共振電流が発生し、共振電流により第1の配線と第2の配線との電位差が変動し、ノイズが発生することがあることを、本願発明者らは発見した。本発明の半導体装置は、第1の回路に動作電圧を供給する第1および第2の電源配線と、前記第1の回路とは異なる第2の回路に動作電圧を供給する第3および第4の電源配線と、前記第1の電源配線と前記第3の電源配線との間に設けられた第1の容量素子とを備える。本発明によれば、各回路に給電を行うための複数の配線間にそれぞれ容量素子を設けることで、配線間の電位差の変動を抑制し、異種電源間ノイズを抑制することができる。実施の形態本発明の実施の形態は、図1に示されるように、内部回路を構成する第1の回路例えば、出力回路に給電するための第1の電源配線および第2の電源配線と、第2の回路例えば、前段回路に給電するための第3の電源配線および第4の電源配線と、第1の電源配線と第3の電源配線との間に形成された容量素子とを備えて構成される。すなわち、第1の回路と第2の回路とに給電するための配線間に容量素子を設けることによって、これら配線間に発生するノイズを低減することができる。以下に、本発明の実施例について図面を参照して説明する。第1の実施例本発明の第1の実施例の半導体装置10の構成を図1を参照して説明する。なお、以下では、異なる配線を介して異なる電源端子から内部回路を構成する第1の回路および第2の回路にそれぞれ給電する際に、第1の回路に給電する配線と第2の回路に給電する配線との間に発生するノイズを異種電源間ノイズと称する。半導体装置10は、プリント配線基板以下、PCBとする11と、LSILargeScaleIntegrationパッケージ12と、LSIパッケージ12を介してPCB11上に搭載されるLSIチップ13と、を含んで構成される。PCB11上には、VDD端子,VSS端子,VDDQ端子,VSSQ端子と、出力端子DQと、が設けられる。LSIパッケージ12は、PCB11とLSIチップ13とを接続するための配線121~125を有する。なお、配線121~125は、インダクタンス成分を有する。LSIチップ13は、コア系電源配線131と、コア系グランド配線132と、IO系電源配線133と、IO系グランド配線134と、コア系電源配線131とコア系グランド配線132から電源を供給される前段回路135と、IO系電源配線133とIO系グランド配線から電源を供給される出力回路136と、コンデンサである容量素子137~139と、を有する。VDD端子から供給される電圧VDDは、配線121およびコア系電源配線131を介して前段回路135に供給される。同様に、VSS端子から供給される電圧VSSは、配線122およびコア系グランド配線132を介して前段回路135に供給される。なお、本実施例においては、VSSはグランド電位であるとする。VDDQ端子から供給される電圧VDDQは、配線123およびIO系電源配線133を介して出力回路136に供給される。同様に、VSSQ端子から供給される電圧VSSQは、配線124およびIO系グランド配線134を介して出力回路136に供給される。なお、本実施例においては、VSSQはグランド電位であるとする。出力端子DQは、配線125を介して出力回路136と接続され、出力回路136からのデータ信号DQの出力を受ける。前段回路135は、例えば、論理演算を行う論理回路によって構成され、コア系電源配線131、および、コア系電源配線131よりも低電位のコア系グランド配線132からなる第1の配線140を介して供給される電圧VDDおよび電圧VSSにより動作し、論理演算を行った結果をデータとして出力回路136に出力する。出力回路136は、IO系電源配線133、および、IO系電源配線133よりも低電位のIO系グランド配線134からなる第2の配線141を介して供給される電圧VDDQおよび電圧VSSQにより動作し、前段回路135から出力されたデータをデータ信号DQとして、配線125を介して出力端子DQに出力する。このように、前段回路135と出力回路136のように、動作の異なる内部回路の種類に応じて、VDD端子,VSS端子,VDDQ端子,VSSQ端子は、別々に設けられている。続いて、ノイズを抑制する構成について説明をする。容量素子137は、一端がコア系電源配線131と接続され、他端がコア系グランド配線132と接続される。容量素子137によりコア系電源配線131とコア系グランド配線132とが容量カップリングされ電位差が一定に保たれるので、前段回路135内の複数のスイッチ素子の切り替わりが同時に発生しても、ノイズを抑制することができる。同様に、容量素子138は、一端がIO系電源配線133と接続され、他端がIO系グランド配線134と接続される。容量素子138によりIO系電源配線133とIO系グランド配線134とが容量カップリングされ電位差が一定に保たれるので、出力回路136内の複数のスイッチ素子の切り替わりが同時に発生しても、ノイズを抑制することができる。容量素子139は、一端がコア系グランド配線132と接続され、他端がIO系グランド配線134と接続される。前段回路135に給電するための第1の給電経路と出力回路136に給電するための第2の給電経路との間には、配線121~124のインダクタンス成分や寄生のキャパシタンス成分に起因して共振電流が発生することがある。コア系グランド配線132およびIO系グランド配線134は、直流的には同電位グランド電位である。ここで、第1および第2の給電経路はそれぞれ、LSIパッケージ12内の配線のインダクタンス成分や寄生のキャパシタンス成分からなるLC共振回路と等価であり、有限のインピーダンスを有する。そのため、共振電流の発生により、交流的には、コア系グランド配線132とIO系グランド配線134との電位差が変動し、異種電源間ノイズが発生する。しかし、一端がコア系グランド配線132に接続され、他端がIO系グランド配線134に接続された容量素子139を設けることで、両配線の電位差の変動が抑制され、異種電源間ノイズを抑制することができる。次に、容量素子139の容量の決定方法について説明する。容量素子139を設ける目的は、VDDQ端子VSS端子間のインピーダンスの最大値を低減することにある。そのため、図2に示すように、出力回路136から見た、反共振周波数でのVDDQ端子VSS端子間のインピーダンス値を所定値ターゲットインピーダンス値:Ztarget未満にする必要がある。VDDQ端子VSS端子間のループインダクタンスをLloopvddqvssとし、容量素子139の容量をCpとすると、VDDQ端子VSS端子間のインピーダンス値は、となる。反共振周波数でのVDDQ端子VSS端子間のインピーダンス値がターゲットインピーダンス値Ztarget未満となる条件は、式1のようになる。式1より、容量素子139の容量Cpは、式2の条件を満たす必要がある。式2において、ターゲットインピーダンス値Ztargetは、である。なお、Pmaxは、半導体装置10の最大消費電流である。また、係数10は、経験値である。次に、容量素子139を設けることによる効果について説明する。図3から図3は、複数のデータ信号DQのうち、1つの信号信号DQAを固定電位で出力させ、他のデータ信号をランダムに駆動した状態における信号DQAの波形を示す図である。なお、図3から図3はそれぞれ、容量素子139の容量が1pF5pF10pF20pF30pF40pF50pFである場合の信号DQAの波形を示す。また、図3から図3において、縦軸は信号DQAの電圧Vを示し、横軸は時刻sを示す。信号DQAの1周期の期間0sから7e10sの期間内のうち、約2e10sから約7e10sの期間において、容量素子139の容量が1pF5pFと、小さい場合には、図3、図3に示されるように、異種電源間ノイズが発生している。例えば、図3に示す、容量素子139の容量が1pFである場合には、信号DQAの電圧の変動幅ΔVは、約02Vとなっている。一方、図3から図3に示すように、容量素子139の容量が10pF以上になると、信号DQAの電圧の変動幅ΔVが小さくなっている。例えば、図3に示す、容量素子139の容量が50pFである場合には、信号DQAの電圧の変動幅ΔVは、約006Vとなっており、容量素子139の容量が1pFである場合と比べて、13程度となっている。したがって、容量素子139の容量をある程度の大きさ以上とすることで、異種電源間ノイズの抑制が可能であることが分かる。次に、容量素子139を設けることによる、出力回路136から見たVDDQ端子VSSQ端子間およびVDDQ端子VSS端子間のインピーダンスの変動について説明する。図4Aは、容量素子139を設けなかった場合、容量素子139の容量が5pFである場合、および、容量素子139の容量が10pFである場合のVDDQ端子VSSQ端子間のインピーダンスを示す図である。なお、図4Aにおいて、縦軸はVDDQ端子VSSQ端子間のインピーダンスZΩを示し、横軸は動作周波数Hzを示す。VDDQ端子VSSQ端子間のインピーダンスは、周波数が100MHz以上の範囲では、IO系電源配線133とIO系グランド配線134との間に設けられた容量素子138の容量により決まる。そのため、図4Aに示すように、容量素子139を設けない場合と容量素子139の容量が5pF10pFである場合とで、VDDQ端子VSSQ端子間のインピーダンスには変わりがない。なお、図4Aにおいては、容量素子138の容量は320pFであるとする。図4Bから図4Bは、VDDQ端子VSS端子間のインピーダンスを示す図である。なお、図4Bから図4Bはそれぞれ、容量素子139を設けない場合、容量素子139の容量が5pF10pF20pF30pF40pF50pFである場合のVDDQ端子VSS端子間のインピーダンスを示す。また、図4Bから図4Bにおいて、縦軸はVDDQ端子VSS端子間のインピーダンスZΩを示し、横軸は周波数Hzを示す。図4Bに示すように、容量素子139を設けない場合には、例えば、周波数が2GHzである場合には、VDDQ端子VSS端子間のインピーダンスZは約20Ωとなる。一方、図4Bから図4Bに示すように、容量素子139を設けた場合には、周波数が同じ2GHzにおけるVDDQ端子VSS端子間のインピーダンスZは、容量素子139を設けない場合と比較して低くなっている。例えば、容量素子139の容量が10pFである場合には、VDDQ端子VSS端子間のインピーダンスは約2Ωとなり、容量素子139を設けない場合と比較して、約1桁、低減されている。そのため、異種電源間ノイズを抑制することができる。このように本実施例によれば、半導体装置10は、一端がコア系グランド配線132と接続され、他端がIO系グランド配線134と接続される容量素子139を有する。容量素子139によりコア系グランド配線132とIO系グランド配線134との電位差の変動が抑制されるため、VDD端子およびVSS端子を用いて第1の配線140を介して前段回路135に給電し、VDDQ端子およびVSSQ端子を用いて第2の配線141を介して出力回路136に給電する場合にも、異種電源間ノイズを抑制することができる。第2の実施例本発明の第2の実施例の半導体装置20の構成を図5を参照して説明する。なお、図1と同様の構成については同じ符号を付し、説明を省略する。半導体装置20は、第1の実施例の半導体装置10と比較して、容量素子139を削除した点と、容量素子201を追加した点と、が異なる。容量素子201は、一端がコア系電源配線131と接続され、他端がIO系電源配線133と接続される。容量素子201が設けられることで、コア系電源配線131とIO系電源配線133との電位差の変動が抑制される。容量素子137にコア系電源配線131とコア系グランド配線132との電位差を一定に保つのに十分な補償容量が実装され、また、容量素子138にIO系電源配線133とIO系グランド配線134との電位差を一定に保つのに十分な補償容量が実装されている場合には、本実施例のように、コア系電源配線131とIO系電源配線133との間に容量素子201を設けても、第1の実施例と同様に、異種電源間ノイズを抑制することができる。第3の実施例本発明の第3の実施例の半導体装置30の構成を図6を参照して説明する。なお、図1と同様の構成については同じ符号を付し、説明を省略する。半導体装置30は、第1の実施例の半導体装置10と比較して、容量素子139を削除した点と、容量素子301を追加した点と、が異なる。容量素子301は、一端がコア系電源配線131と接続され、他端がIO系グランド配線134と接続される。容量素子301が設けられることで、コア系電源配線131とIO系グランド配線134との電位差の変動が抑制される。容量素子137にコア系電源配線131とコア系グランド配線132との電位差を一定に保つのに十分な補償容量が実装され、また、容量素子138にIO系電源配線133とIO系グランド配線134との電位差を一定に保つのに十分な補償容量が実装されている場合には、本実施例のように、コア系電源配線131とIO系グランド配線134との間に容量素子301を設けても、第1の実施例と同様に、異種電源間ノイズを抑制することができる。第4の実施例本発明の第4の実施例の半導体装置40の構成を図7を参照して説明する。なお、図1と同様の構成については同じ符号を付し、説明を省略する。半導体装置40は、第1の実施例の半導体装置10と比較して、容量素子139を削除した点と、容量素子401を追加した点と、が異なる。容量素子401は、一端がコア系グランド配線132と接続され、他端がIO系電源配線133と接続される。容量素子401が設けられることにより、コア系グランド配線132とIO系電源配線133との電位差の変動が抑制される。容量素子137にコア系電源配線131とコア系グランド配線132との電位差を一定に保つのに十分な補償容量が実装され、また、容量素子138にIO系電源配線133とIO系グランド配線134との電位差を一定に保つのに十分な補償容量が実装されている場合には、本実施例のように、コア系グランド配線132とIO系電源配線133との間に容量素子401を設けても、第1の実施例と同様に、異種電源間ノイズを抑制することができる。第5の実施例本発明の第5の実施例の半導体装置50の構成を図8を参照して説明する。なお、図1と同様の構成については同じ符号を付し、説明を省略する。半導体装置50は、第1の実施例の半導体装置10と比較して、容量素子501を追加した点が異なる。容量素子501は、一端がコア系電源配線131と接続され、他端がIO系電源配線133と接続される。すなわち、本実施例の半導体装置50は、コア系電源配線131とIO系電源配線133との間に設けられた第1の容量素子としての容量素子501と、コア系グランド配線132とIO系グランド配線134との間に設けられた第2の容量素子としての容量素子139と、を有する。容量素子501が設けられることにより、コア系電源配線131とIO系電源配線133との電位差の変動が抑制される。容量素子137にコア系電源配線131とコア系グランド配線132との電位差を一定に保つのに十分な補償容量が実装されていない、あるいは、容量素子138にIO系電源配線133とIO系グランド配線134との電位差を一定に保つのに十分な補償容量が実装されていない場合には、本実施例のように、コア系電源配線131とIO系電源配線133との間、および、コア系グランド配線132とIO系グランド配線134との間に容量素子を設けることで、第1の実施例と同様に、異種電源間ノイズを抑制することができる。なお、本実施例においては、コア系電源配線131とIO系電源配線133との間、および、コア系グランド配線132とIO系グランド配線134との間に容量素子を設ける例を用いて説明したが、これに限られるものではなく、例えば、コア系電源配線131とIO系グランド配線134との間、および、コア系グランド配線132とIO系電源配線133との間に容量素子を設けるようにしてもよい。第6の実施例本発明の第6の実施例の半導体装置60の構成を図9を参照して説明する。なお、図6と同様の構成については同じ符号を付し、説明を省略する。半導体装置60は、第3の実施例の半導体装置30と比較して、MOSスイッチ601を追加した点が異なる。MOSスイッチ601は、ソースおよびドレインにはそれぞれ、容量素子301の他端とIO系グランド配線134とが接続され、ゲートには切り替え信号が入力される。MOSスイッチ601は、切り替え信号の入力に応じて、オンまたはオフとなる。すなわち、本実施例の半導体装置60は、容量素子301と、その容量素子301に直列に接続されたスイッチ素子としてのMOSスイッチ601を有する。容量素子301を設けることで、異種電源間ノイズを抑制することができるが、容量素子301がノイズの伝播経路となることもある。これらはトレードオフの関係にあるため、ノイズ伝播の影響が大きい場合には、切り替え信号によりMOSスイッチ601をオフとし、容量素子301の動作を無効とすることで、ノイズを抑制することができる。なお、本実施例においては、容量素子301に直列にMOSスイッチ601を接続する例を用いて説明したが、これに限られるものではなく、上述した第1、第2、第4および第5の実施例において、第1の配線140と第2の配線141との間に設けられた容量素子に直列にMOSスイッチ601を設けるようにしてもよい。第7の実施例本発明の第7の実施例の半導体装置70の構成を図10を参照して説明する。なお、図9と同様の構成については同じ符号を付し、説明を省略する。半導体装置70は、第6の実施例の半導体装置60と比較して、容量素子301とMOSスイッチ601とをそれぞれ複数設けた点が異なる。すなわち、半導体装置70は、複数の容量素子301-1~301-Nと、複数の容量素子301-1~301-Nの各々に対応する複数のMOSスイッチ601-1~601-Nと、を有する。なお、以下では、容量素子301-1~301-Nのそれぞれを区別しない場合には容量素子301と称し、MOSスイッチ601-1~601-Nのそれぞれを区別しない場合にはMOSスイッチ601と称する。容量素子301-1~301-Nはそれぞれ、第1の配線140および第2の配線141に対して同様の接続関係を有する。すなわち、容量素子301-1~301-Nはそれぞれ、一端がコア系グランド配線131と接続され、他端が対応するMOSスイッチ601-1~601-Nを介してIO系グランド配線134と接続される。MOSスイッチ601-1~601-Nはそれぞれ、ゲートに切り替え信号1から切り替え信号Nが入力される。切り替え信号の入力に応じて、MOSスイッチ601はオンまたはオフとなる。上述したように、容量素子301を設けることで、異種電源ノイズを抑制することができるが、ノイズの伝播経路となることもあり、これらはトレードオフの関係にある。そこで、MOSスイッチ601-1~601-Nそれぞれをオンまたはオフとし、動作を有効とする容量素子301を制御して補償容量を調整することで、ノイズの伝播を抑制しつつ、異種電源間ノイズを抑制することができる。なお、本実施例においては、コア系電源配線131とIO系グランド配線134との間に設けられた容量素子301と、MOSスイッチ601と、をそれぞれ複数設ける例を用いて説明したが、これに限られるものではなく、上述した第1、第2、第4および第5の実施例において、第1の配線140と第2の配線141との間に複数の容量素子と、各容量素子に直列に接続されたMOSスイッチと、を設けるようにしてもよい。第8の実施例第1から第7の実施例においては、LSIチップ13内における異種電源間ノイズの抑制を例として説明した。本実施例においては、PCB11上における異種電源間ノイズの抑制を例として説明する。本発明の第8の実施例の半導体装置80の構成を図11を参照して説明する。なお、図1と同様の構成については同じ符号を付す。半導体装置80は、LSIチップ13と、電圧レギュレータモジュールVRM:VoltageRegulatorModule801-1,801-2と、バイパスコンデンサ802と、を有する。VRM801-1は、電源配線VDD1およびグランド配線VSS1を介してLSIチップ13と接続され、LSIチップ13に、電源配線VDD1を介して電源電位VDD1を供給し、グランド配線VSS1を介してグランド電位を供給する。VRM801-2は、電源配線VDD2およびグランド配線VSS2を介してLSIチップ13と接続され、LSIチップ13に、電源配線VDD2を介して電源電位VDD2を供給し、グランド配線VSS2を介してグランド電位を供給する。また、VRM801-2は、共通グランド配線803を介して、VRM801-1と接続される。バイパスコンデンサ802は、一端がグランド配線VSS1と接続され、他端がグランド配線VSS2と接続される。バイパスコンデンサ802が設けられることで、グランド配線VSS1とグランド配線VSS2との電位差の変動が抑制される。図11に示す半導体装置80において、レイアウトの関係上、グランド配線VSS1、グランド配線VSS2、および、共通グランド配線803が大きいループグランド配線ループ804を形成する場合がある。この場合、ループを介して異種電源間ノイズが発生する。そこで、本実施例においては、グランド配線VSS1とグランド配線VSS2との間にバイパスコンデンサ802を設け、グランド配線VSS1およびグランド配線VSS2の電位を一定に保つことで、異種電源間ノイズを抑制することができる。なお、バイパスコンデンサ802は、極力、LSIチップ13の近くに実装されるのが望ましい。なお、上述した第1から第8の実施例においては、電源種が2である例を用いて説明したが、電源種が3以上であっても、同様にしてノイズの発生を抑制することができる。また、第6および第7の実施例において、MOSスイッチを用いて説明をしたが、スイッチの機能を有する素子であれば、適宜、他の素子に置き換えが可能である。"