{0001}面に対するオフ角が50°以上65°以下である主面を有する炭化珪素基板と、前記主面上に形成され、導電型が第1導電型であるエピタキシャル成長層と、前記エピタキシャル成長層上に接触して形成された絶縁膜と、前記エピタキシャル成長層において前記絶縁膜と接触する領域を含むように形成され、導電型が前記第1導電型とは異なる第2導電型であるボディ領域とを備え、前記ボディ領域における不純物密度は5×1016cm-3以上である、半導体装置。前記主面のオフ方位と<01-10>方向とのなす角は5°以下となっている、請求項1に記載の半導体装置。前記主面の、<01-10>方向における{03-38}面に対するオフ角は-3°以上5°以下である、請求項2に記載の半導体装置。前記主面のオフ方位と<-2110>方向とのなす角は5°以下となっている、請求項1に記載の半導体装置。前記主面は、前記炭化珪素基板を構成する炭化珪素のカーボン面側の面である、請求項1~4のいずれか1項に記載の半導体装置。前記ボディ領域における不純物密度は1×1020cm-3以下である、請求項1~5のいずれか1項に記載の半導体装置。ノーマリーオフ型となっている、請求項1~6のいずれか1項に記載の半導体装置。前記絶縁膜上に接触して配置されたゲート電極をさらに備え、前記ゲート電極は前記第2導電型のポリシリコンからなっている、請求項7に記載の半導体装置。前記絶縁膜上に接触して配置されたゲート電極をさらに備え、前記ゲート電極はn型ポリシリコンからなっている、請求項1~7のいずれか1項に記載の半導体装置。前記絶縁膜の厚みは25nm以上70nm以下である、請求項1~9のいずれか1項に記載の半導体装置。前記第1導電型はn型であり、前記第2導電型はp型である、請求項1~10のいずれか1項に記載の半導体装置。前記ボディ領域における不純物密度は8×1016cm-3以上3×1018cm-3以下である、請求項11に記載の半導体装置。前記ボディ領域において前記絶縁膜に接する領域に弱反転層が形成される閾値電圧が、室温以上100°C以下の温度範囲において2V以上である、請求項11または12に記載の半導体装置。前記閾値電圧が100°Cにおいて3V以上である、請求項13に記載の半導体装置。前記閾値電圧が200°Cにおいて1V以上である、請求項13または14に記載の半導体装置。前記閾値電圧の温度依存性が-10mV/°C以上である、請求項13~15のいずれか1項に記載の半導体装置。室温における電子のチャネル移動度が30cm2/Vs以上である、請求項11~16のいずれか1項に記載の半導体装置。100°Cにおける電子のチャネル移動度が50cm2/Vs以上である、請求項17に記載の半導体装置。150°Cにおける電子のチャネル移動度が40cm2/Vs以上である、請求項17または18に記載の半導体装置。電子のチャネル移動度の温度依存性が-0.3cm2/Vs°C以上である、請求項17~19のいずれか1項に記載の半導体装置。前記エピタキシャル成長層と前記絶縁膜との界面におけるバリアハイトは2.2eV以上2.6eV以下である、請求項1~20のいずれか1項に記載の半導体装置。オン状態において、前記ボディ領域に形成されるチャネル領域における抵抗値であるチャネル抵抗は、前記チャネル領域以外の前記エピタキシャル成長層における抵抗値であるドリフト抵抗よりも小さい、請求項1~21のいずれか1項に記載の半導体装置。DiMOSFETである、請求項1~22のいずれか1項に記載の半導体装置。ここで、たとえばNチャネルのMOSFETやIGBTなどの半導体装置においては、導電型がp型であるp型ボディ領域が形成され、当該p型ボディ領域内にチャネル領域が形成される。そして、p型ボディ領域におけるp型不純物たとえばB硼素、Alアルミニウムなどの密度ドーピング密度を高くすることにより、閾値電圧をプラス側にシフトさせ、ノーマリーオフ型に近づける、あるいはノーマリーオフ型とすることができる。一方、Pチャネルの半導体装置においては、上記Nチャネルの場合とは逆にn型ボディ領域におけるn型不純物の密度を高くすることにより、閾値電圧をマイナス側にシフトさせ、ノーマリーオフ型に近づける、あるいはノーマリーオフ型とすることができる。しかし、このような方法で閾値電圧を調整すると、チャネル移動度が大幅に低下するという問題がある。これは、ドーピング密度を高くすることにより、ドーパントによる電子の散乱が顕著になるためである。そのため、たとえばp型ボディ領域のドーピング密度は、たとえば1×1016cm-3~4×1016cm-3程度とされる。その結果、従来の半導体装置においては、十分なチャネル移動度を確保しつつ閾値電圧を自由に設定すること、特にノーマリーオフ型に近づける、あるいはノーマリーオフ型とすることは難しいという問題があった。本発明はこのような問題に対応するためになされたものであって、その目的は、チャネル移動度の低下を抑制しつつ閾値電圧の設定の自由度を高めることが可能な半導体装置を提供することである。本発明に従った半導体装置は、{0001}面に対するオフ角が50°以上65°以下である主面を有する炭化珪素基板と、当該主面上に形成され、導電型が第1導電型であるエピタキシャル成長層と、エピタキシャル成長層上に接触して形成された絶縁膜と、エピタキシャル成長層において絶縁膜と接触する領域を含むように形成され、導電型が第1導電型とは異なる第2導電型であるボディ領域とを備えている。そして、ボディ領域における不純物密度は5×1016cm-3以上である。本発明者は、チャネル移動度の低下を抑制しつつ閾値電圧の設定の自由度を高める方策について詳細な検討を行なった結果、以下のような知見を得て本発明に想到した。従来の炭化珪素を素材として採用した半導体装置においては、炭化珪素基板として{0001}面に対するオフ角が8°以下程度の主面を有する炭化珪素基板が採用される。そして、当該主面上にエピタキシャル成長層等が形成されて半導体装置が作製される。このような半導体装置においては、上述のように十分なチャネル移動度を確保しつつ閾値電圧を自由に設定することは困難である。しかし、本発明者の検討によれば、炭化珪素基板の主面における{0001}面に対するオフ角を所定の範囲とした場合、ボディ領域のドーピング密度上昇とチャネル移動度の向上との相反関係が大幅に緩和されることが明らかとなった。より具体的には、炭化珪素基板として{0001}面に対するオフ角が50°以上65°以下である主面を有する炭化珪素基板を採用し、当該主面上にエピタキシャル成長層を形成した構造において、このエピタキシャル成長層に不純物たとえばp型不純物であるB、Alなどを導入してボディ領域を形成した場合、ボディ領域のドーピング密度を上昇させてもチャネル移動度の低下が大幅に抑制される。本発明の半導体装置においては、{0001}面に対するオフ角が50°以上65°以下である主面を有する炭化珪素基板が採用され、当該主面上に形成されたエピタキシャル成長層内にボディ領域が形成される。そのため、不純物密度が5×1016cm-3以上という高いドーピング密度のボディ領域を形成し、閾値電圧をプラス側にシフトさせた場合でも、チャネル移動度の低下が抑制される。その結果、本発明の半導体装置によれば、チャネル移動度の低下を抑制しつつ閾値電圧の設定の自由度を高めることが可能な半導体装置を提供することができる。なお、上述の不純物は、炭化珪素中に導入されることにより多数キャリアを生成する不純物を意味する。上記半導体装置においては、上記主面のオフ方位と<01-10>方向とのなす角は5°以下となっていてもよい。<01-10>方向は、炭化珪素基板における代表的なオフ方位である。そして、基板の製造工程におけるスライス加工のばらつき等に起因したオフ方位のばらつきを5°以下とすることにより、炭化珪素基板上へのエピタキシャル成長層の形成などを容易にすることができる。上記半導体装置においては、上記主面の、<01-10>方向における{03-38}面に対するオフ角は-3°以上5°以下であってもよい。これにより、チャネル移動度を一層向上させることができる。ここで、面方位03-38に対するオフ角を-3°以上5°以下としたのは、チャネル移動度と上記オフ角との関係を調査した結果、この範囲内で特に高いチャネル移動度が得られたことに基づいている。また、<01-10>方向における03-38面に対するオフ角とは、<01-10>方向および<0001>方向を含む平面への上記主面の法線の正射影と、03-38面の法線とのなす角度であり、その符号は、上記正射影が<01-10>方向に対して平行に近づく場合が正であり、上記正射影が<0001>方向に対して平行に近づく場合が負である。なお、上記主面の面方位は、実質的に03-38であることがより好ましく、上記主面の面方位は03-38であることがさらに好ましい。ここで、主面の面方位が実質的に03-38であるとは、基板の加工精度などを考慮して実質的に面方位が03-38とみなせるオフ角の範囲に基板の主面の面方位が含まれていることを意味し、この場合のオフ角の範囲はたとえば03-38に対してオフ角が±2°の範囲である。これにより、上述したチャネル移動度をより一層向上させることができる。上記半導体装置においては、上記主面のオフ方位と<-2110>方向とのなす角は5°以下となっていてもよい。<-2110>方向は、上記<01-10>方向と同様に、炭化珪素基板における代表的なオフ方位である。そして、基板の製造工程におけるスライス加工のばらつき等に起因したオフ方位のばらつきを±5°とすることにより、炭化珪素基板上へのエピタキシャル成長層の形成などを容易にすることができる。上記半導体装置においては、上記主面は、炭化珪素基板を構成する炭化珪素のカーボン面側の面であってもよい。このようにすることにより、チャネル移動度をさらに向上させることができる。ここで、六方晶の単結晶炭化珪素の0001面はシリコン面、000-1面はカーボン面と定義される。つまり、上記主面のオフ方位と<01-10>方向とのなす角が5°以下である構成を採用する場合、上記主面を0-33-8面に近いものとすることにより、チャネル移動度をさらに向上させることができる。上記半導体装置においては、上記ボディ領域における不純物密度は1×1020cm-3以下であってもよい。ボディ領域における不純物密度を1×1020cm-3以下としても、閾値電圧は十分な自由度をもって設定することができる。また、1×1020cm-3を超えるドーピング密度を採用すると、結晶性の悪化などの問題が発生する可能性がある。上記半導体装置は、ノーマリーオフ型となっていてもよい。このようにノーマリーオフ型になる程度にボディ領域のドーピング密度を高くした場合でも、本発明の半導体装置によればチャネル移動度の低下を十分に抑制することができる。上記半導体装置においては、上記絶縁膜上に接触して配置されたゲート電極をさらに備え、当該ゲート電極は第2導電型のポリシリコンからなっていてもよい。すなわち、第2導電型がp型である場合、ゲート電極はp型ポリシリコンからなるものとし、第2導電型がn型である場合、ゲート電極はn型ポリシリコンからなるものとすることができる。p型ポリシリコンとは、多数キャリアが正孔であるポリシリコンをいい、n型ポリシリコンとは、多数キャリアが電子であるポリシリコンをいう。このようにすることにより、半導体装置をノーマリーオフ型とすることが容易となる。上記半導体装置においては、絶縁膜上に接触して配置されたゲート電極をさらに備え、当該ゲート電極はn型ポリシリコンからなっていてもよい。このようにすることにより、半導体装置のスイッチング速度を向上させることができる。上記半導体装置においては、上記絶縁膜の厚みは25nm以上70nm以下であってもよい。上記絶縁膜の厚みが25nm未満では、動作中に絶縁破壊が発生するおそれがある。一方、上記絶縁膜の厚みが70nmを超える場合、当該絶縁膜をゲート絶縁膜として使用する場合のゲート電圧の絶対値を大きくする必要が生じる。そのため、上記絶縁膜の厚みを25nm以上70nm以下とすることにより、上記問題点を容易に解消することができる。上記半導体装置においては、上記第1導電型はn型であり、第2導電型はp型であってもよい。すなわち、上記半導体装置は、Nチャネル型であってもよい。このようにすることにより、高い移動度を確保することが容易な電子を多数キャリアとする半導体装置を提供することができる。上記半導体装置においては、ボディ領域における不純物密度は8×1016cm-3以上3×1018cm-3以下であってもよい。このようにすることにより、通常の動作温度において0~5V程度の閾値電圧を得ることが可能となる。その結果、本願の半導体装置を、珪素を材料として採用した半導体装置と置き換えて使用することが容易になるとともに、半導体装置を安定してノーマリーオフ型とすることができる。また、不純物密度が高くなることによる大幅なチャネル移動度の低下を回避することができる。上記半導体装置においては、ボディ領域において絶縁膜に接する領域に弱反転層が形成される閾値電圧は、室温以上100°C以下の温度範囲において2V以上であってもよい。これにより、通常の動作温度においてより確実にノーマリーオフの状態を維持することができる。ここで、室温とは具体的には27°Cである。上記半導体装置においては、上記閾値電圧が100°Cにおいて3V以上であってもよい。これにより、動作温度が高温である場合でも、より確実にノーマリーオフの状態を維持することができる。上記半導体装置においては、上記閾値電圧が200°Cにおいて1V以上であってもよい。これにより、動作温度がより高温である場合でも、より確実にノーマリーオフの状態を維持することができる。上記半導体装置においては、上記閾値電圧の温度依存性は-10mV/°C以上であってもよい。このようにすることにより、安定してノーマリーオフの状態を維持することができる。上記半導体装置においては、室温における電子のチャネル移動度が30cm2/Vs以上であってもよい。このようにすることにより、半導体装置のオン抵抗を十分に抑制することが容易となる。上記半導体装置においては、100°Cにおける電子のチャネル移動度が50cm2/Vs以上であってもよい。これにより、動作温度が高温である場合でも、半導体装置のオン抵抗を十分に抑制することが可能となる。上記半導体装置においては、150°Cにおける電子のチャネル移動度が40cm2/Vs以上であってもよい。これにより、動作温度がより高温である場合でも、半導体装置のオン抵抗を十分に抑制することが可能となる。上記半導体装置においては、電子のチャネル移動度の温度依存性が-0.3cm2/Vs°C以上であってもよい。これにより、安定して半導体装置のオン抵抗を抑制することが可能となる。上記半導体装置においては、エピタキシャル成長層と絶縁膜との界面におけるバリアハイトは2.2eV以上2.6eV以下であってもよい。バリアハイトを大きくすることにより、ゲート絶縁膜として機能する上記絶縁膜中を流れるリーク電流トンネル電流を抑制することができる。しかし、上記エピタキシャル成長層が炭化珪素からなる場合、単に絶縁膜との間のバリアハイトが大きい結晶面を絶縁膜と接触する面に採用すると、チャネル移動度が低下するという問題が生じる。これに対し、バリアハイトが2.2eV以上2.6eVとなる結晶面を絶縁膜と接触する面に採用することにより、リーク電流を抑制しつつ、高いチャネル移動度を確保することができる。このようなバリアハイトは、{0001}面に対するオフ角が50°以上65°以下である主面を有する炭化珪素基板を採用することにより、容易に達成することができる。なお、バリアハイトとは、エピタキシャル成長層の伝導帯と絶縁膜の伝導帯との間のバンドギャップの大きさをいう。上記半導体装置においては、オン状態において、ボディ領域に形成されるチャネル領域における抵抗値であるチャネル抵抗は、チャネル領域以外のエピタキシャル成長層における抵抗値であるドリフト抵抗よりも小さくなっていてもよい。これにより、半導体装置のオン抵抗を低減することができる。このようなチャネル抵抗とドリフト抵抗との関係は、{0001}面に対するオフ角が50°以上65°以下である主面を有する炭化珪素基板を採用することにより、容易に達成することができる。上記半導体装置は、DiMOSFETDoubleImplantedMOSFETであってもよい。本発明の半導体装置は、比較的構造がシンプルなDiMOSFETに対しても、好適である。以上の説明から明らかなように、本発明の半導体装置によれば、チャネル移動度の低下を抑制しつつ閾値電圧の設定の自由度を高めることが可能な半導体装置を提供することができる。以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。実施の形態1まず、本発明の一実施の形態である実施の形態1について説明する。図1を参照して、本実施の形態における半導体装置DiMOSFETであるMOSFET100は、導電型がn型第1導電型である炭化珪素基板1と、炭化珪素からなり導電型がn型であるバッファ層2と、炭化珪素からなり導電型がn型のドリフト層3と、導電型がp型第2導電型の一対のp型ボディ領域4と、導電型がn型のn領域5と、導電型がp型のp領域6とを備えている。バッファ層2は、炭化珪素基板1の一方の主面1A上に形成され、n型不純物を含むことにより導電型がn型となっている。ドリフト層3は、バッファ層2上に形成され、n型不純物を含むことにより導電型がn型となっている。ドリフト層3に含まれるn型不純物は、たとえばN窒素であり、バッファ層2に含まれるn型不純物よりも低い濃度密度で含まれている。バッファ層2およびドリフト層3は、炭化珪素基板1の一方の主面1A上に形成されたエピタキシャル成長層である。一対のp型ボディ領域4は、エピタキシャル成長層において、炭化珪素基板1側の主面とは反対側の主面3Aを含むように互いに分離して形成され、p型不純物導電型がp型である不純物を含むことにより、導電型がp型となっている。p型ボディ領域4に含まれるp型不純物は、たとえばアルミニウムAl、硼素Bなどである。n領域5は、上記主面3Aを含み、かつp型ボディ領域4に取り囲まれるように、一対のp型ボディ領域4のそれぞれの内部に形成されている。n領域5は、n型不純物、たとえばPなどをドリフト層3に含まれるn型不純物よりも高い濃度密度で含んでいる。p領域6は、上記主面3Aを含み、かつp型ボディ領域4に取り囲まれるとともに、n領域5に隣接するように一対のp型ボディ領域4のそれぞれの内部に形成されている。p領域6は、p型不純物、たとえばAlなどをp型ボディ領域4に含まれるp型不純物よりも高い濃度密度で含んでいる。上記バッファ層2、ドリフト層3、p型ボディ領域4、n領域5およびp領域6は、活性層7を構成する。さらに、図1を参照して、MOSFET100は、ゲート絶縁膜としてのゲート酸化膜91と、ゲート電極93と、一対のソースコンタクト電極92と、層間絶縁膜94と、ソース配線95と、ドレイン電極96とを備えている。ゲート酸化膜91は、主面3Aに接触し、一方のn領域5の上部表面から他方のn領域5の上部表面にまで延在するようにエピタキシャル成長層の主面3A上に形成され、たとえば二酸化珪素SiO2からなっている。ゲート電極93は、一方のn領域5上から他方のn領域5上にまで延在するように、ゲート酸化膜91に接触して配置されている。また、ゲート電極93は、不純物が添加されたポリシリコン、Alなどの導電体からなっている。ソースコンタクト電極92は、一対のn領域5上のそれぞれから、ゲート酸化膜91から離れる向きに延在してp領域6上にまで達するとともに、主面3Aに接触して配置されている。また、ソースコンタクト電極92は、たとえばNixSiyニッケルシリサイドなど、n領域5とオーミックコンタクト可能な材料からなっている。層間絶縁膜94は、ドリフト層3の主面3A上においてゲート電極93を取り囲み、かつ一方のp型ボディ領域4上から他方のp型ボディ領域4上にまで延在するように形成され、たとえば絶縁体である二酸化珪素SiO2からなっている。ソース配線95は、ドリフト層3の主面3A上において、層間絶縁膜94を取り囲み、かつソースコンタクト電極92の上部表面上にまで延在している。また、ソース配線95は、Alなどの導電体からなり、ソースコンタクト電極92を介してn領域5と電気的に接続されている。ドレイン電極96は、炭化珪素基板1においてドリフト層3が形成される側とは反対側の主面に接触して形成されている。このドレイン電極96は、たとえばNixSiyなど、炭化珪素基板1とオーミックコンタクト可能な材料からなっており、炭化珪素基板1と電気的に接続されている。次に、MOSFET100の動作について説明する。図1を参照して、ゲート電極93の電圧が閾値電圧未満の状態、すなわちオフ状態では、ドレイン電極に電圧が印加されても、ゲート酸化膜91の直下に位置するp型ボディ領域4とドリフト層3との間のpn接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極93に閾値電圧以上の電圧を印加すると、p型ボディ領域4のゲート酸化膜91と接触する付近であるチャネル領域において、反転層が形成される。その結果、n領域5とドリフト層3とが電気的に接続され、ソース配線95とドレイン電極96との間に電流が流れる。ここで、MOSFET100においては、炭化珪素基板1の主面1Aの{0001}面に対するオフ角は50°以上65°以下となっている。そのため、p型不純物密度が5×1016cm-3以上という高いドーピング密度のp型ボディ領域4を形成し、閾値電圧をプラス側にシフトさせた場合でも、上記チャネル領域におけるキャリア電子の移動度チャネル移動度の低下が抑制される。その結果、MOSFET100は、チャネル移動度の低下を抑制しつつ閾値電圧をプラス側にシフトさせ、ノーマルオフ型に近づける、あるいはノーマリーオフ型とすることが可能なMOSFETとなっている。なお、閾値電圧をさらにプラス側にシフトさせる観点から、p型ボディ領域4におけるp型不純物密度は、1×1017cm-3以上であってもよく、さらに5×1017cm-3以上とすることもできる。また、炭化珪素基板1の主面1Aのオフ方位と<01-10>方向とのなす角は5°以下となっていることが好ましい。これにより、炭化珪素基板1上へのエピタキシャル成長層バッファ層2、ドリフト層3の形成などを容易にすることができる。さらに、主面1Aの、<01-10>方向における{03-38}面に対するオフ角は-3°以上5°以下であることが好ましく、主面1Aは実質的に03-38面であることがより好ましい。これにより、チャネル移動度を一層向上させることができる。一方、上記MOSFET100においては、主面1Aのオフ方位と<-2110>方向とのなす角は5°以下となっていてもよい。これにより、炭化珪素基板1上へのエピタキシャル成長層バッファ層2、ドリフト層3の形成などを容易にすることができる。さらに、主面1Aは、炭化珪素基板1を構成する炭化珪素のカーボン面側の面であることが好ましい。これにより、チャネル移動度をさらに向上させることができる。また、p型ボディ領域4におけるp型不純物密度は1×1020cm-3以下であることが好ましい。これにより、結晶性の悪化などを抑制することができる。さらに、MOSFET100は、ノーマリーオフ型となっていてもよい。このようにノーマリーオフ型になる程度にp型ボディ領域のドーピング密度を高くした場合でも、上記MOSFET100によれば、チャネル移動度の低下を十分に抑制することができる。また、MOSFET100においては、ゲート電極93はp型ポリシリコンからなっていてもよい。これにより、閾値電圧をプラス側にシフトさせ易くなり、MOSFET100をノーマリーオフ型とすることも容易となる。さらに、MOSFET100においては、ゲート電極93はn型ポリシリコンからなっていてもよい。このようにすることにより、MOSFET100のスイッチング速度を向上させることができる。また、MOSFET100においては、p型ボディ領域4におけるp型不純物密度は8×1016cm-3以上3×1018cm-3以下であってもよい。このようにすることにより、通常の動作温度において0~5V程度の閾値電圧を得ることが可能となる。その結果、MOSFET100を、珪素を材料として採用したMOSFETと置き換えて使用することが容易になるとともに、MOSFET100を安定してノーマリーオフ型とすることができる。また、不純物密度が高くなることによる大幅なチャネル移動度の低下を回避することができる。さらに、MOSFET100においては、ゲート酸化膜91の厚みは25nm以上70nm以下であってもよい。ゲート酸化膜91の厚みが25nm未満では、動作中に絶縁破壊が発生するおそれがある一方、70nmを超えるとゲート電圧を大きくする必要が生じる。そのため、ゲート酸化膜91の厚みは25nm以上70nm以下とすることが好ましい。また、MOSFET100においては、閾値電圧は、室温以上100°C以下の温度範囲において2V以上であってもよい。これにより、通常の動作温度においてより確実にノーマリーオフの状態を維持することができる。さらに、MOSFET100においては、閾値電圧が100°Cにおいて3V以上であってもよい。これにより、動作温度が高温である場合でも、より確実にノーマリーオフの状態を維持することができる。また、MOSFET100においては、閾値電圧が200°Cにおいて1V以上であってもよい。これにより、動作温度がより高温である場合でも、より確実にノーマリーオフの状態を維持することができる。さらに、MOSFET100においては、閾値電圧の温度依存性は-10mV/°C以上であってもよい。このようにすることにより、安定してノーマリーオフの状態を維持することができる。さらに、MOSFET100においては、室温における電子のチャネル移動度が30cm2/Vs以上であることが好ましい。これにより、MOSFET100のオン抵抗を十分に抑制することが容易となる。また、MOSFET100においては、100°Cにおける電子のチャネル移動度が50cm2/Vs以上であってもよい。これにより、動作温度が高温である場合でも、MOSFET100のオン抵抗を十分に抑制することが可能となる。さらに、MOSFET100においては、150°Cにおける電子のチャネル移動度が40cm2/Vs以上であってもよい。これにより、動作温度がより高温である場合でも、MOSFET100のオン抵抗を十分に抑制することが可能となる。また、MOSFET100においては、電子のチャネル移動度の温度依存性が-0.3cm2/Vs°C以上であってもよい。これにより、安定してMOSFET100のオン抵抗を抑制することが可能となる。さらに、MOSFET100においては、エピタキシャル成長層とゲート酸化膜91との界面におけるバリアハイトは2.2eV以上2.6eV以下であってもよい。これにより、リーク電流を抑制しつつ、高いチャネル移動度を確保することができる。また、MOSFET100においては、オン状態において、p型ボディ領域4に形成されるチャネル領域における抵抗値であるチャネル抵抗は、p型ボディ領域4以外のエピタキシャル成長層における抵抗値であるドリフト抵抗よりも小さくなっていてもよい。これにより、MOSFET100のオン抵抗を低減することができる。次に、実施の形態1におけるMOSFET100の製造方法の一例について、図2~図5を参照して説明する。図2を参照して、本実施の形態におけるMOSFET100の製造方法では、まず工程S110として炭化珪素基板準備工程が実施される。この工程S110では、図3を参照して、{0001}面に対するオフ角が50°以上65°以下である主面1Aを有する炭化珪素基板1が準備される。次に、工程S120としてエピタキシャル成長工程が実施される。この工程S120では、図3を参照して、エピタキシャル成長により炭化珪素基板1の一方の主面1A上に炭化珪素からなるバッファ層2およびドリフト層3が順次形成される。次に、工程S130としてイオン注入工程が実施される。この工程S130では、図3および図4を参照して、まずp型ボディ領域4を形成するためのイオン注入が実施される。具体的には、たとえばAlアルミニウムイオンがドリフト層3に注入されることにより、p型ボディ領域4が形成される。次に、n領域5を形成するためのイオン注入が実施される。具体的には、たとえばPリンイオンがp型ボディ領域4に注入されることにより、p型ボディ領域4内にn領域5が形成される。さらに、p領域6を形成するためのイオン注入が実施される。具体的には、たとえばAlイオンがp型ボディ領域4に注入されることにより、p型ボディ領域4内にp領域6が形成される。上記イオン注入は、たとえばドリフト層3の主面上に二酸化珪素SiO2からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。次に、工程S140として活性化アニール工程が実施される。この工程S140では、たとえばアルゴンなどの不活性ガス雰囲気中において1700°Cに加熱し、30分間保持する熱処理が実施される。これにより、上記工程S130において注入された不純物が活性化する。次に、工程S150として酸化膜形成工程が実施される。この工程S150では、図4および図5を参照して、たとえば酸素雰囲気中において1300°Cに加熱して60分間保持する熱処理が実施されることにより、酸化膜ゲート酸化膜91が形成される。次に、工程S160としてNOアニール工程が実施される。この工程S160では、雰囲気ガスとして一酸化窒素NOガスが採用され、当該雰囲気ガス中において加熱する熱処理が実施される。この熱処理の条件としては、たとえば1100°C以上1300°C以下の温度で1時間程度保持する条件を採用することができる。このような熱処理により、酸化膜91とドリフト層3との界面領域に窒素原子が導入される。これにより、酸化膜91とドリフト層3との界面領域における界面準位の形成が抑制され、最終的に得られるMOSFET100のチャネル移動度を向上させることができる。なお、本実施の形態においては、雰囲気ガスとしてNOガスを使用するプロセスが採用されたが、酸化膜91とドリフト層3との界面領域に窒素原子を導入することが可能な他のガスを使用するプロセスが採用されてもよい。次に、工程S170としてArアニール工程が実施される。この工程S170では、雰囲気ガスとしてアルゴンArガスが採用され、当該雰囲気ガス中において加熱する熱処理が実施される。この熱処理の条件としては、たとえば上記工程S160における加熱温度を超え、酸化膜91の融点未満の温度で1時間程度保持する条件を採用することができる。このような熱処理により、酸化膜91とドリフト層3との界面領域における界面準位の形成がさらに抑制され、最終的に得られるMOSFET100のチャネル移動度を向上させることができる。なお、本実施の形態においては、雰囲気ガスとしてArガスを使用するプロセスが採用されたが、Arガスに代えて窒素ガスなどの他の不活性ガスを使用するプロセスが採用されてもよい。特に、本実施の形態では、熱処理の条件として、上記工程S160における加熱温度を超える温度で保持する条件を採用することができる。これにより、酸化膜91の形成の結果、酸化膜91とドリフト層3との界面領域に残存した格子間原子としての炭素原子を、ドリフト層3の内部へと有効に拡散させることができる。その結果、最終的に得られるMOSFET100のチャネル移動度を一層向上させることができる。より具体的には、工程S160およびS170は、図6に示すように実施することができる。図6において、横軸は処理時間を示し、縦軸は温度熱処理温度を示す。図6に示すように、本実施の形態においては、工程S170として実施されるArアニール加熱時間:bの熱処理温度T2を、工程S160として実施されるNOアニール加熱時間:aの熱処理温度T1より高くすることができる。たとえば、工程S160での熱処理温度T1を900°C以上1400°C以下とし、工程S170での熱処理温度T2をT1より高くかつ1000°C以上1500°C以下とすることができる。次に、工程S180として電極形成工程が実施される。図1を参照して、この工程S180では、まず、たとえばCVD法、フォトリソグラフィおよびエッチングにより、高濃度に不純物が添加された導電体であるポリシリコンからなるゲート電極93が形成される。その後、たとえばCVD法により、絶縁体であるSiO2からなる層間絶縁膜94が、主面3A上においてゲート電極93を取り囲むように形成される。次に、フォトリソグラフィおよびエッチングによりソースコンタクト電極92を形成する領域の層間絶縁膜94と酸化膜91が除去される。次に、たとえば蒸着法により形成されたニッケルNi膜が加熱されてシリサイド化されることにより、ソースコンタクト電極92およびドレイン電極96が形成される。そして、たとえば蒸着法により、導電体であるAlからなるソース配線95が、主面3A上において、層間絶縁膜94を取り囲むとともに、n領域5およびソースコンタクト電極92の上部表面上にまで延在するように形成される。以上の手順により、本実施の形態におけるMOSFET100が完成する。実施の形態2次に、本発明の他の実施の形態である実施の形態2について説明する。実施の形態2における半導体装置であるIGBT200は、炭化珪素基板の面方位およびp型ボディ領域のp型不純物密度に関して上記実施の形態1におけるMOSFET100と同様の構造を有することにより、同様の効果を奏する。すなわち、図7を参照して、本実施の形態における半導体装置であるIGBT200は、導電型がp型である炭化珪素基板201と、バッファ層202導電型はn型でもp型でもよいと、炭化珪素からなり導電型がn型のドリフト層203と、導電型がp型の一対のp型ボディ領域204と、導電型がn型のn領域205と、導電型がp型のp領域206とを備えている。バッファ層202は、炭化珪素基板201の一方の主面201A上に形成されており、ドリフト層203よりも高濃度の不純物を含んでいる。ドリフト層203は、バッファ層202上に形成され、n型不純物を含むことにより導電型がn型となっている。バッファ層202およびドリフト層203は、炭化珪素基板201の一方の主面201A上に形成されたエピタキシャル成長層である。一対のp型ボディ領域204は、エピタキシャル成長層において、炭化珪素基板201側の主面とは反対側の主面203Aを含むように互いに分離して形成され、p型不純物を含むことにより、導電型がp型となっている。p型ボディ領域204に含まれるp型不純物は、たとえばアルミニウムAl、硼素Bなどである。n領域205は、上記主面203Aを含み、かつp型ボディ領域204に取り囲まれるように、一対のp型ボディ領域204のそれぞれの内部に形成されている。n領域205は、n型不純物、たとえばPなどをドリフト層203に含まれるn型不純物よりも高い濃度密度で含んでいる。p領域206は、上記主面203Aを含み、かつp型ボディ領域204に取り囲まれるとともに、n領域205に隣接するように一対のp型ボディ領域204のそれぞれの内部に形成されている。p領域206は、p型不純物、たとえばAlなどをp型ボディ領域204に含まれるp型不純物よりも高い濃度密度で含んでいる。上記バッファ層202、ドリフト層203、p型ボディ領域204、n領域205およびp領域206は、活性層207を構成する。さらに、図7を参照して、IGBT200は、ゲート絶縁膜としてのゲート酸化膜291と、ゲート電極293と、一対のエミッタコンタクト電極292と、層間絶縁膜294と、エミッタ配線295と、コレクタ電極296とを備えている。ゲート酸化膜291は、主面203Aに接触し、一方のn領域205の上部表面から他方のn領域205の上部表面にまで延在するようにエピタキシャル成長層の主面203A上に形成され、たとえば二酸化珪素SiO2からなっている。ゲート電極293は、一方のn領域205上から他方のn領域205上にまで延在するように、ゲート酸化膜291上に接触して配置されている。また、ゲート電極293は、不純物が添加されたポリシリコン、Alなどの導電体からなっている。エミッタコンタクト電極292は、一対のn領域205上のそれぞれからp領域206上にまで達するとともに、主面203Aに接触して配置されている。また、エミッタコンタクト電極292は、たとえばニッケルシリサイドなど、n領域205およびp領域206の両方にオーミックコンタクト可能な材料からなっている。層間絶縁膜294は、ドリフト層203の主面203A上においてゲート電極293を取り囲み、かつ一方のp型ボディ領域204上から他方のp型ボディ領域204上にまで延在するように形成され、たとえば絶縁体である二酸化珪素SiO2からなっている。エミッタ配線295は、ドリフト層203の主面203A上において、層間絶縁膜294を取り囲み、かつエミッタコンタクト電極292の上部表面上にまで延在している。また、エミッタ配線295は、Alなどの導電体からなり、エミッタコンタクト電極292を介してn領域205と電気的に接続されている。コレクタ電極296は、炭化珪素基板201においてドリフト層203が形成される側とは反対側の主面に接触して形成されている。このコレクタ電極296は、たとえばニッケルシリサイドなど、炭化珪素基板201とオーミックコンタクト可能な材料からなっており、炭化珪素基板201と電気的に接続されている。次に、IGBT200の動作について説明する。図7を参照して、ゲート電極293に電圧を印加し、当該電圧が閾値を超えると、ゲート電極293下のゲート酸化膜291に接するp型ボディ領域204に反転層が形成され、n領域205とドリフト層203とが電気的に接続される。これにより、n領域205からドリフト層203に電子が注入され、これに対応して炭化珪素基板201からバッファ層202を介して正孔がドリフト層203に供給される。その結果、IGBT200がオン状態となり、ドリフト層203に伝導度変調が生じてエミッタコンタクト電極292-コレクタ電極296間の抵抗が低下した状態で電流が流れる。一方、ゲート電極293に印加される上記電圧が閾値以下の場合、上記反転層が形成されないため、ドリフト層203とp型ボディ領域204との間が逆バイアスの状態が維持される。その結果、IGBT200がオフ状態となり、電流は流れない。ここで、IGBT200においては、炭化珪素基板201の主面201Aの{0001}面に対するオフ角は50°以上65°以下となっている。そのため、p型不純物密度が5×1016cm-3以上という高いドーピング密度のp型ボディ領域204を形成し、閾値電圧をプラス側にシフトさせた場合でも、上記チャネル領域におけるキャリア電子の移動度チャネル移動度の低下が抑制される。その結果、IGBT200は、チャネル移動度の低下を抑制しつつ閾値電圧を高く設定することが可能なIGBTとなっている。なお、本実施の形態における炭化珪素基板201およびp型ボディ領域204は、それぞれ実施の形態1における炭化珪素基板1およびp型ボディ領域4に対応する。そして、炭化珪素基板1および炭化珪素基板201の面方位、ならびにp型ボディ領域4およびp型ボディ領域204のp型不純物密度については、それぞれ同様の構成を有するものとすることができる。次に、実施の形態2におけるIGBT200の製造方法の一例について、図8~図11を参照して説明する。図8を参照して、本実施の形態におけるIGBT200の製造方法では、まず工程S210として炭化珪素基板準備工程が実施される。この工程S210では、図9を参照して、{0001}面に対するオフ角が50°以上65°以下である主面201Aを有する炭化珪素基板201が準備される。次に、工程S220としてエピタキシャル成長工程が実施される。この工程S220では、図9を参照して、エピタキシャル成長により炭化珪素基板201の一方の主面201A上にバッファ層202およびドリフト層203が順次形成される。次に、工程S230としてイオン注入工程が実施される。この工程S230では、図9および図10を参照して、まずp型ボディ領域204を形成するためのイオン注入が実施される。具体的には、たとえばAlアルミニウムイオンがドリフト層203に注入されることにより、p型ボディ領域204が形成される。次に、n領域205を形成するためのイオン注入が実施される。具体的には、たとえばPリンイオンがp型ボディ領域204に注入されることにより、p型ボディ領域204内にn領域205が形成される。さらに、p領域206を形成するためのイオン注入が実施される。具体的には、たとえばAlイオンがp型ボディ領域204に注入されることにより、p型ボディ領域204内にp領域206が形成される。上記イオン注入は、たとえばドリフト層203の主面上に二酸化珪素SiO2からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。次に、工程S240として活性化アニール工程が実施される。この工程S240は、では、たとえばアルゴンなどの不活性ガス雰囲気中において1700°Cに加熱し、30分間保持する熱処理が実施される。これにより、上記工程S230において注入された不純物が活性化する。次に、工程S250として酸化膜形成工程が実施される。この工程S250では、図10および図11を参照して、たとえば酸素雰囲気中において1300°Cに加熱して60分間保持する熱処理が実施されることにより、酸化膜ゲート酸化膜291が形成される。次に、工程S260およびS270としてNOアニール工程およびArアニール工程が実施される。この工程S260およびS270は、実施の形態1における工程S160およびS170と同様に実施することができる。これにより、最終的に得られるIGBT200のチャネル移動度を向上させることができる。次に、工程S280として電極形成工程が実施される。図7を参照して、この工程S280では、たとえばCVD法により、不純物が添加されて導電体となっているポリシリコンからなるゲート電極293が形成された後、たとえばCVD法により、絶縁体であるSiO2からなる層間絶縁膜294が、主面203A上においてゲート電極293を取り囲むように形成される。次に、たとえば蒸着法により形成されたニッケルNi膜が加熱されてシリサイド化されることにより、エミッタコンタクト電極292およびコレクタ電極296が形成される。次に、たとえば蒸着法により、導電体であるAlからなるエミッタ配線295が、主面203A上において、層間絶縁膜294を取り囲むとともに、n領域205およびエミッタコンタクト電極292の上部表面上にまで延在するように形成される。以上の手順により、本実施の形態におけるIGBT200が完成する。p型ボディ領域におけるp型不純物のドーピング密度と閾値電圧との関係を確認する実験を行なった。具体的には、まず、上記実施の形態1と同様にNOアニール工程およびArアニール工程を含むプロセスにより、実験用のMOSFETサンプルを作製した。ここで、p型ボディ領域におけるp型不純物のドーピング密度の異なる複数のサンプルを作製した。そして、各サンプルについて閾値電圧を測定した。実験結果を図12に示す。図12において、横軸はp型ボディ領域におけるp型不純物のドーピング密度、縦軸は閾値電圧を示している。また、図12において、丸印が実験の結果得られたデータ点である。一方、図12における曲線は、上記ドーピング密度と閾値電圧との関係の理論曲線である。理論曲線は、以下の式1に対応するものである。なお、式1においてniは真性キャリア密度、Coxは酸化膜容量、φmおよびφsは、それぞれ金属および半導体の仕事関数、ΔVQeffは実効固定電荷による電圧シフト成分を示す。また、Qは電気素量を示す。ここでは、実験結果より、ΔVQeff=-1.9Vとした。図12を参照して、実験により得られたデータ点は理論曲線に沿って分布している。そして、図12より、p型ボディ領域におけるp型不純物のドーピング密度を8×1016cm-3以上とすることにより、安定してプラスの閾値電圧が得られる、すなわちノーマリーオフを達成できることが分かる。p型ボディ領域におけるp型不純物のドーピング密度とチャネル移動度との関係を調査する実験を行なった。実験の手順は以下の通りである。まず、一方の主面の面方位が0-33-8面である炭化珪素基板を準備し、当該主面上にエピタキシャル成長層等を形成してMOSFETのサンプルを作製した。このとき、p型ボディ領域におけるp型不純物のドーピング密度を2×1016cm-3~1×1017cm-3の範囲で変化させた複数のサンプルを作製した。なお、ゲート酸化膜の形成は酸素雰囲気中で1200~1300°Cに加熱し、約60分間保持することにより実施した。その後、NO雰囲気中で1100~1200°Cに加熱し、約60分間保持することによりNOアニール処理を実施した。さらにその後、Ar雰囲気中で1200~1300°Cに加熱し、約60分間保持することによりArアニール処理を実施した実施例。一方、比較のため、一方の主面の面方位が0001面である炭化珪素基板を準備し、同様にMOSFETのサンプルを作製した比較例。そして、各サンプルのチャネル移動度を測定した。実験結果を図13および図14に示す。図13および図14において、横軸はp型ボディ領域におけるp型不純物のドーピング密度、縦軸はMOSFETのチャネル移動度を示している。図14を参照して、面方位が0001面である主面上にエピタキシャル成長層等を形成して得られた比較例のMOSFETにおいては、ドーピング密度が2×1016cm-3から1×1017cm-3に上昇することにより、チャネル移動度が25程度低下している。これに対し、面方位が0-33-8面である主面上にエピタキシャル成長層等を形成して得られた実施例のMOSFETにおいては、ドーピング密度が2×1016cm-3から1×1017cm-3に上昇しても、チャネル移動度はほとんど低下していない。さらに、実施例のMOSFETにおけるチャネル移動度は、比較例のMOSFETにおけるチャネル移動度に比べて絶対値において大幅に高くなっている。つまり、実施例の半導体装置は比較例の半導体装置に比べてチャネル移動度が高く、p型ボディ領域におけるドーピング密度が上昇するとその差はさらに広がることが分かる。以上の実験結果より、本発明の半導体装置によれば、チャネル移動度の低下を抑制しつつ閾値電圧をプラス側にシフト可能であることが確認された。本発明の半導体装置であるMOSFETの閾値電圧について調査する実験を行なった。対象となるMOSFETは、上記実施の形態1に示す製造方法により製造した。このMOSFETを用いて、ゲート電圧を変化させた場合におけるドレイン電流の値を測定した。そして、この測定結果をプロットしたグラフを作成し、当該グラフから閾値電圧を求めた。このとき、同一の測定結果について、ドレイン電流をlogスケールとリニアスケールとの2通りでプロットし、閾値電圧を求めた。作成されたグラフを図15に示す。図15において横軸はゲート電圧VG、左縦軸はlogスケールのドレイン電流Id、右縦軸はリニアスケールのドレイン電流Idを示している。また、図15において、太線はlogスケールのドレイン電流logId、細線はリニアスケールのドレイン電流linearIdを示している。図15を参照して、リニアスケールのドレイン電流を示す曲線の直線部分を延長して得られる閾値電圧点B参照に比べて、logスケールのドレイン電流を示す曲線から得られる閾値電圧点A参照は小さくなっている。ここで、上記logスケールのドレイン電流を示す曲線から得られる閾値電圧は、ゲート電圧を上昇させていった場合にp型ボディ領域においてゲート酸化膜に接する領域に最初に薄いチャネル領域弱反転層が形成される電圧を示している。本願においては、この弱反転層が形成されるゲート電圧を閾値電圧として取り扱う。本発明の半導体装置であるMOSFETを作製し、閾値電圧の温度依存性を調査する実験を行なった。まず、上記実施の形態1の場合と同様にMOSFETを作製した。このとき、エピタキシャル成長層は、炭化珪素基板のカーボン面側の{03-38}面すなわち0-33-8面上に形成した。また、p型ボディ領域におけるp型不純物Al密度が1×1018cm-3実施例Aおよび5×1017cm-3実施例Bの2種類のMOSFETを作製した。一方、比較のため、同様の製造方法においてエピタキシャル成長層を炭化珪素基板のシリコン面側の{0001}面すなわち0001面上に形成したMOSFETも作製した比較例A。p型ボディ領域におけるp型不純物Al密度は2×1016cm-3とした。そして、室温25°C~200°Cの温度範囲内において上記実施例および比較例のMOSFETの閾値電圧を調査した。調査結果を図16に示す。図16において、丸印は実施例A、四角印は実施例B、三角印は比較例Aの調査結果を示している。図16を参照して、実施例AおよびBのMOFETの閾値電圧は比較例に比べて高く、室温以上100°C以下の温度範囲において2V以上となっており、安定してノーマリーオフの状態を維持することが可能となっている。特に、実施例AのMOSFETの閾値電圧は100°Cにおいて3V以上、かつ200°Cにおいて1V以上となっており、より高温においても安定してノーマリーオフの状態を維持することが可能となっている。また、実施例AおよびBにおいては、閾値電圧の温度依存性図中の近似直線の傾きがそれぞれ-7mV/°Cおよび-6mV/°Cであり-10mV/°C以上となっている。別の観点から説明すると、実施例AおよびBにおいては、温度依存性図中の近似直線の傾きの絶対値がそれぞれ7mV/°Cおよび6mV/°Cであり、10mV/°C以下となっている。その結果、安定してノーマリーオフの状態を維持することが可能となっている。本発明の半導体装置であるMOSFETを作製し、電子のチャネル移動度の温度依存性を調査する実験を行なった。まず、上記実施の形態1の場合と同様にMOSFETを作製した。このとき、エピタキシャル成長層は、炭化珪素基板のカーボン面側の{03-38}面すなわち0-33-8面上に形成した実施例C。一方、比較のため、同様の製造方法においてエピタキシャル成長層を炭化珪素基板のシリコン面側の{0001}面すなわち0001面上に形成したMOSFETも作製した比較例B。そして、室温25°C~200°Cの温度範囲内において上記実施例および比較例のMOSFETの電子のチャネル移動度を調査した。調査結果を図17に示す。図17において、丸印は実施例C、三角印は比較例Bの調査結果を示している。図17を参照して、実施例CのMOFETのチャネル移動度は比較例Bに比べて高く、室温において30cm2/Vs以上であるだけでなく、100°Cにおいて50cm2/Vs以上、150°Cにおいて40cm2/Vs以上となっている。また、電子のチャネル移動度の温度依存性も-0.3cm2/Vs°C以上となっている。別の観点から説明すると、電子のチャネル移動度の温度依存性の絶対値が0.3cm2/Vs°C以下となっている。その結果、安定して半導体装置のオン抵抗を抑制することが可能となっている。本発明の半導体装置であるMOSFETを作製し、p型ボディ領域におけるp型不純物Al密度と閾値電圧との関係を調査する実験を行なった。まず、上記実施の形態1の場合と同様にMOSFETを作製した。このとき、エピタキシャル成長層は、炭化珪素基板のカーボン面側の{03-38}面すなわち0-33-8面上に形成した。また、p型ボディ領域におけるp型不純物Alの密度の異なる5種類のサンプルを作製した。そして、サンプルの電子のチャネル移動度を調査した。調査結果を図18に示す。図18において横軸はp型ボディ領域におけるp型不純物Alの密度、縦軸は閾値電圧を示している。図18を参照して、p型ボディ領域における不純物密度が上昇するに伴って、閾値電圧が上昇している。そして、不純物密度が8×1016cm-3以上3×1018cm-3以下である領域において閾値電圧が0~5V程度となっている。また、上述のように、本発明の半導体装置においては、チャネル移動度の低下を抑制しつつp型ボディ領域におけるp型不純物密度を上昇させることが可能であるため、不純物密度が8×1016cm-3~3×1018cm-3程度であっても十分なチャネル移動度を確保することができる。したがって、本発明の半導体装置においては、p型ボディ領域におけるp型不純物密度を8×1016cm-3以上3×1018cm-3以下とすることにより、珪素を材料として採用した半導体装置と置き換えて使用することが容易であるとともに、安定してノーマリーオフ型である状態を維持することができる。また、不純物密度が高くなることによる大幅なチャネル移動度の低下を回避することができる。今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。