エミッタ側11上のエミッタ電極2と前記エミッタ側11の反対側に配置されたコレクタ側15上のコレクタ電極25との間に配置された異なる導電型の層layersを具備するウェハ10を有するパワー半導体デバイスであって、-前記エミッタ側11と前記コレクタ側15との間に配置されている、第1導電型のドリフト層3、-第1導電型の第1の領域81および前記ドリフト層3よりも高ドーピング濃度を具備する第1の層8であって、前記ドリフト層3と前記コレクタ電極25との間に配置されている前記第1の層8、-前記ドリフト層3と前記エミッタ電極2との間に配置されている複数の第2導電型のベース層4であって、前記エミッタ電極2に直接的に電気的にコンタクトしている前記ベース層4、-前記エミッタ側11に配置され前記ベース層4内に埋め込まれ、そして、前記エミッタ電極2にコンタクトする複数の前記第1導電型のソース領域6であって、前記ドリフト層3よりも高いドーピング濃度を有する前記ソース領域6、-複数のゲート電極であって、その各々が絶縁層78によって前記ベース層4、前記ソース領域6および前記ドリフト層3から電気的に絶縁されている前記複数のゲート電極を具備してなり、前記エミッタ電極2は複数のベース層コンタクト領域22を具備しており、そこにおいて、前記エミッタ電極2は前記ベース層4および前記ソース領域6と接続し、前記ウエハ10内には、前記複数のソース領域6の一つがコンタクトする前記複数のベース層コンタクト領域22の一つのエミッタ側11に関して直交投影orthogonalprojectionに位置する複数の層またはそのような複数の層の一部partsを含む、アクティブ半導体セル18が形成されており、前記ソース領域6および前記複数のベース層の一つのそのような部分partには電気的に導電性のチャネルを形成することができる、複数のそのようなアクティブセルによって、特に少なくとも10個のアクティブセルによって形成され、前記エミッタ側11上に一方向に互いに直接的に隣接して配置されているクラスタ、そして、前記複数のアクティブセルはあるセルピッチacellpitchでもって配列されているパワー半導体デバイスにおいて、前記デバイスは、前記エミッタ側11に平行な面内に配置された第2導電型のウェル5をさらに具備してなり、そして、前記面内には前記複数のベース層が配置されており、ここにおいて、前記ウェル5は表面領域を有し、および、ここにおいて、前記ウェル5は、前記複数のアクティブセル18の外側に配置され、そして、前記ウェル5は、前記複数のベース層4の一つを少なくとも介して前記エミッタ電極2に電気的に接続され、または、最大で前記ウェル5の最大領域themaximumareaの10であるウェルコンタクト領域にてエミッタ電極2に直接的に電気的に接続され、ここにおいて、前記ウェル5は、前記複数のアクティブセルが配置される前記方向とは別の方向に、特に前記方向に垂直な方向に配置されることを特徴とする。請求項1のデバイスにおいて、前記ウェル5は、前記ドリフト層3への前記ベース層4の接合よりも深く前記ウエハ10中に延びる、前記ドリフト層3への少なくとも一つの接合、または、前記ベース層4のドーピング濃度よりも高いドーピング濃度を有することを特徴とする。請求項1または2のいずれかのデバイスにおいて、前記ウェル5は、単一のウェル51として形成されるか、または、複数のウェルゾーン52として形成されることを特徴とする。請求項3のデバイスにおいて、前記複数のウェルゾーン52の一部または全ては互いに接続されているか、または、前記複数のウェルゾーン52は互いに分離されていることを特徴とする。請求項3のいずれかのデバイスにおいて、前記複数のベース層4は、前記単一のウェル51、または、前記ウェルゾーン52の少なくとも一つに接続されていることを特徴とする。請求項1ないし5のいずれかのデバイスにおいて、前記複数のウェル5は前記ベース層4を介して前記エミッタ電極2にコンタクトし、そして、少なくとも一つのまたはそれぞれのベース層4はベース層表面領域を有し、そして、少なくとも一つのベース層4は、前記ベース層表面領域の1よりも小さいコンタクト領域内で、前記ウェル5にコンタクトすることを特徴とする。請求項1ないし6のいずれかのデバイスにおいて、前記複数のウェルゾーン52は前記セルピッチの少なくとも3倍、特に4倍よりも大きいウェルピッチで配置されていることを特徴とする。請求項1ないし7のいずれかのデバイスにおいて、前記デバイスは、逆導通絶縁パワー半導体デバイスであり、そして、前記第1の層8は、前記第1の領域81に隣接して配置された前記第2導電型の第2の領域85をさらに具備してなることを特徴とする。請求項1ないし7のいずれかのデバイスにおいて、前記デバイスはMOSFETであり、そして、前記第1の層8は、前記ウエハ10の全面上において連続的な層の形の第1の領域81からなる。請求項3のいずれかのデバイスにおいて、前記エミッタ側11に平行な面内の前記単一のウェル51または前記少なくとも一つのウェルゾーン52の最大ウェル領域areaは、前記面内のドリフト層領域areaの0.1ないし20の間であることを特徴とする。請求項3のデバイスにおいて、前記複数のウェルゾーン52は、少なくとも500μm、特に最大で2000μmのウェルピッチで配置されることを特徴とする。請求項3のデバイスにおいて、前記エミッタ側11に平行な面内における前記単一のウェル51の寸法は、1と200μmの間である。10までの請求項のいずれかのデバイスにおいて、前記デバイスは、前記ウェル5の上方の領域に延びる、複数のプレーナゲート電極7を具備してなり、そして、十分に大きな厚さを有する絶縁層78または十分に高いドーピング濃度を有する前記ウェル5の少なくとも一方によって、前記ウェル5には導電性のチャネルは形成されないことを特徴とする。請求項1ないし13のいずれかのデバイスにおいて、前記ベース層4は、前記ドリフト層3よりも高いドーピング濃度を有する前記第1導電型のエンハンスメント層enhancementlayer95によって、前記ドリフト層3から分離されていることを特徴とする。請求項1ないし14のいずれかのデバイスにおいて、前記セルピッチは、最大で150μmであり、特に最大で120μmかつ特に少なくとも50μmであることを特徴する。複数の図に用いられた複数の参照記号およびそれらの意味は参照記号のリストに要約されている。一般に、同様または同様に機能する部分には同じ参照記号が与えられている。説明される実施形態は例として示され、本発明を制限するものではない。図3は、ウェハ10を伴う逆導通パワー半導体デバイスの形の発明の半導体デバイスを示す。前記デバイスは、エミッタ側11のエミッタ電極2と、エミッタ側11とは反対側に配置されるコレクタ側15のコレクタ電極25との間に配置されている、異なる導電型の層layersを具備している。前記デバイスは、-n-ドープトドリフト層3、それはエミッタ側11とコレクタ側15との間に配置されている、-第1の層8、それは、ドリフト層3よりも高ドーピング濃度を有する少なくとも一つのnドープト第1の領域81、および、少なくとも一つのpドープト第2の領域85を具備しており、第1の層8はドリフト層3とコレクタ電極25との間に配置されている、-複数のpドープトベース層4、それらはドリフト層3とエミッタ電極2との間に配置され、ベース層4はエミッタ電極2に直接に電気的にコンタクトしている、-複数のnドープトソース領域6、それらはエミッタ側11に配置されベース層4内に埋め込まれ、そして、エミッタ電極2にコンタクトし、ソース領域6はドリフト層3よりも高いドーピング濃度を有する、-複数のゲート電極7、それらの各々は絶縁層78によってベース層layers4、ソース領域regions6およびドリフト層layer3から電気的に絶縁されている。を具備している。エミッタ電極2は、複数のベース層コンタクト領域22を具備し、そこではエミッタ電極2は、ベース層4およびソース領域6にコンタクトする。図3に示されるような逆導通パワー半導体デバイスに対しては、第1の層8は、さらに、pドープト第2の領域85を具備しており、それは第1の領域81に隣接して配置されている。前記デバイスは、二つ以上の第1および/または第2の領域を具備しても構わなく、それらは交互に隣接して配置される。例示的な実施形態では、前記デバイスは、複数の小さな第2の領域85の他に、欧州特許出願第10157392.1号に開示されているような、一つまたは複数の大きな試験的なpilot第2の領域を具備しており、それはまだ公開されていないので、それは参照によって本文の一部に組み込まれる。図3において、前記デバイスは、プレーナゲート電極デザインを具備している。プレーナゲート電極7は、絶縁層78によってベース層4、ソース領域6およびドリフト層3から絶縁されてエミッタ側11の上面topに配置されている。一般的には、さらなる絶縁層782がプレーナゲート電極7とエミッタ電極2との間に配置される。アクティブ半導体セル18はウェハ10内に形成されており、それはエミッタ電極の複数のベース層コンタクト領域22の一つのエミッタ側11に関して正射影に横たわるlieinorthogonalprojectionような層layersまたはそのような層の部分を含み、それにソース領域の一つがコンタクトしており、前記ソース領域6および前記複数のベース層4のそのような部分の一つに導電性のチャネルを形成することができる。チャンネルは電子と記された矢印で図に示されている。図3の断面図には、アクティブセルだけが示されている同じことは図15-17にも当てはまる。クラスタは、複数のこのようなアクティブセルで、特に、少なくとも10個のアクティブセルによって形成される。クラスタに属するセルは、エミッタ側11に一方向に互いに直接隣接して配置され、そして、アクティブセルはセルピッチで配置され、方向とは、図2に示されるように直線方向AからAに、図3に示されるように円形方向circulardirectionを含むが、エミッタ側に平行な平面内の任意の他の方向も含み、そこでは複数のセルは正弦曲線方向sinusoidaldirectionのように直接隣接されている。セルピッチは二つの隣接したセルの繰り返し距離である。半導体デバイスは、単一のウェル51という形のpドープトウェル5を具備しても構わなく、または、前記デバイスは、代替的に、複数のウェルゾーン52のように、つまり、二つ以上のウェルゾーン52のようにを具備しても構わない。たとえ図には一つのウェルだけしか示されていなくて説明に別途記載されていない場合でも、前記デバイスはまた、図に示された構造の連続として、複数のそのようなウェルを具備しても構わない。ウェルは表面領域を有し、それはエミッタ側の平面内のウェルの領域である。ウェルは、複数のpドープト層とは混ざり合うべきではなく、それらは、例えばガードリングとしての終端領域内のエミッタ電極またはデバイスの境界border/周辺上に配置される。このような高濃度にpドープされた、電気的に制御できない層layersは、半導体デバイスの境界上に現われる。ウェルsは、デバイスのアクティブ領域内に配置されるべきであり、その中にIGBTセルのクラスタclustersおよびウェルsは現われ、そして、互いに交互/囲みあう。前記アクティブIGBTの前記セルcellsを有することによって、デバイスの良好なIGBT特性が保証されるのに対し、このようなクラスタ間に弱くコンタクトされたウェルを導入することによって、低いオン状態損失が達成され、そして、高いSOAが維持される。pドープトウェル5はベース層4と同様に同一面内に配置されており、その面はエミッタ側11と平行であり、ここにおいて、ウェル5はアクティブセル18の外側に配置され、そして、エミッタ電極2に電気的に接続されている。この接続は、エミッタ側11でのウェルの表面領域の部分を直接的に用いることによってまたはベース層4を介して達成されても構わないし、または同じデバイス内で両方の接続が実現される。ウェル5とエミッタ電極2との間のコンタクトはウェルコンタトクト領域で達成され、それは多くてもウェル5の最大領域maximumareaの10である。ウェル5は前記方向とは別の方向に配置されており、その中には前記複数のアクティブセルが配置されている。例示的には、ウェル5は前記方向に垂直に配置されており、その中にアクティブセルはそれでもやはりエミッタ側に平行な同一面内に配置さている。図2は、本発明の第1の実施形態に係る複数のベース層4およびウェルゾーンzones52の形のウェル5の配置arrangementを示している。図2には複数のベース層4が示されており、代表的はアクティブセルに対してである。図2のベース層4は一方向つまり、二つまたはより多くの列ラインA-Aに配置されている。もちろん、一つだけの列のベース層の配置もまた可能である。前記複数のセルは、例示的には少なくとも10個のセルの列に、クラスタとして配置される。複数のベース層4はストライプstripesとして設計することができ、ここにおいて、複数のベース層4は前記ストライプの長辺に沿って平行な列に配置される図2。前記ストライプは、一方向に他の方向以下、端部endsectionと呼ぶより長い伸長extensionを有する複数の層として理解されるべきである。一列に配置され、そして、同じ側に調整されている、それらのストライプの端部endsectionsは、ウェル5にコンタクトし、それは複数のベース層4の端部に沿って、つまり、複数のベース層4の長辺に垂直に配置されている。図2において、前記ストライプの反対側の複数のベース層の端部もまた別のウェルゾーン52にコンタクトしている。図3は、図2の線A-Aを通る切断であり、そして、図4は、線A-Aに垂直な線B-Bを通る切断である。図4には、隣接しうるベース層4およびウェル5が示されており、そしてそれによって、ベース層4を介してウェル5とエミッタ電極2との間にコンタクトを作成する。さらにこの図には、直接コンタクトdirectcontactとしてのウェル5のエミッタ電極2へのさらなる電気コンタクトが示されている。図4に示されるようにウェル5の全表面領域にウェル5をコンタクトさせるのではなくてつまりベース層4を介することによって、ウェル5からの注入は低い値に調整することができる。加えて、それはIGBTフロント側の設計には有意には干渉せず、そして、最適なIGBT特性の設計に対してより多くのオプションを与える。図5は、別の発明の実施形態を示しており、それは図の右側にウェルゾーン52を有し、それはエミッタ電極2に直接にはコンタクトしないが、ウェルゾーン52はベース層4に隣接し、それはエミッタ電極2にコンタクトし、つまり、コンタクトは部分的にフローティングである。図の左側のウェルゾーン52は、エミッタ電極2への弱いコンタクト半フローティングを達成するために、絶縁層によって覆われている。別の例示的な実施形態では、ウェル層5の表面に伝導チャネルはまったく形成されない。これは、プレーナゲート電極設計に対しては、例えば、十分に大きい厚さを有する絶縁層78または十分に高いドーピング濃度を有するウェル5によって、または、電気的チャネルが形成されないような両方の組合せによって、達成される。代替的には、プレーナゲート電極7はアクティブセル18の境界で終端することができ例えば、図8に示されるように、または、チャネルを形成することができるところではソース領域は全く存在せず図6、または、存在するエミッタ電極2が全くない図5の右側。図6はそのような本発明の実施形態を示し、こここでは、ベース層4およびウェル5は互いにコンタクトして配置され、そして、隣接しているが、ウェル5は絶縁層78によってエミッタ電極2から絶縁されている。この図の中のアクティブセル18は、ソース領域6がコンタクトしている、エミッタ電極のコンタクト領域22のエミッタ側11に関して正射影にある、ウェハ10の領域に制限されており、それに前記ソース領域がコンタクトしており、ソース領域6、およびベース層4またはベース層4の一部に導電性のチャネルを形成することができる。それは、図6に示されたデバイスに対しては、セル18はコンタクト領域22の右側の境界で終わることを意味しており、何故なら、デバイスの右側のエミッタ電極22のコンタクト領域22はソース領域にコンタクトしておらず、そして、したがって、右側のウェルゾーン5にはチャネルは全く形成されないからである。図6では、アクティブセル18は、ベース層4、ソース領域6、そして、第1の領域81、第2の領域85およびドリフト層3の一部分を具備している。ウェル5およびベース層4は、したがって、少なくともpドープト層の配置がアクティブセル18の内側または外側かによって異なる。それは、エミッタ側11のpドープ層がアクティブセル18内かどうかでその位置によってウェル5としてまたはベース層4としてはっきりと分類できること、つまり、それによってベース層4を規定するか、またはアクティブIGBTセル18、つまり、それによってウェル5を規定することを意味する。図6には、デバイスが示されており、ここで、ウェル5はドリフト層3への接合を有しており、それはドリフト層3へのベース層4の接合よりもウェハ10中に深く延びている。代替的に、ウェル5はまた、ドリフト層3へのベース層4の接合と同じか、または、それよりも浅い接合を有していても構わない。ウェル5のドーピング濃度もまた、ベース層4のドーピング濃度よりも高いか、同じか、または、低くても構わない。高い/同じ/低いドーピング濃度と、高い/同じまたは浅い接合との任意の組合せがもちろん可能である。図7は、図6の線C-Cに沿った切断である。この図に示されるウェル5はそれに隣接するベース層4の辺sideを投影しているが、ウェル5はまた隣接するベース層4の辺と同じ長さまたは短くても構わない。図8は、エミッタ電極2へのウェルコンタクト領域を形成するウェルの表面領域の制限された部分でウェル5とエミッタ電極2との間に直接的な電気的コンタクトを有する別の発明のデバイスを示している。ウェルコンタクト領域は、中央部分図8に示されるまたはウェルの境界/コーナー図5のように、ウェル表面の任意の適切な部分に配置されても構わないが、もちろんコンタクト領域の任意の別の位置もまたこの発明によってカバーされるべきである。図9は、再び、図8の線C’-C’に沿った切断を示す。ウェル5がエミッタ電極2にコンタクトする領域は、図9中の灰色の縞模様の領域で示されている。この領域は、ベース層コンタクト領域22とは異なっており、そして、容易に識別可能であり、何故かというと、この灰色の縞模様の領域にはソース領域6は全くコンタクトしておらず、その中ではウェル5はエミッタ電極2にコンタクトしているからである。したがって、チャネルはまったく形成されず、そして、この領域は、アクティブセル18には寄与しない。ウェル5をエミッタ電極2に直接的にコンタクトすることによって、ウェル5からの高注入は保証される。追加の適応性flexibilityは、エミッタ電極2とウェル層5との間のコンタクト領域を調整することによって達成することができる。図10は、図3の線D-Dに対応する面での断面での発明の半導体デバイスの別の実施形態を示しており、ここでは、前記デバイスは、ドリフト層4によって互いに電気的に分離されたように配置された複数のウェルゾーン52を具備している。図10に示されたケースでは、各ウェルゾーン52は複数のベース層4にコンタクトしており図10では、ベース層baselayersの一方の側での端部endsectionsはストライプstripesとして形成されている、つまり、ウェルゾーン52とエミッタ電極2との間の電気的コンタクトはベース層4を介して行われる。この配置は、IGBTの設計を大きく変更することなく、エミッタ電極2とウェル層5との間の良好なコンタクトを提供するという利点を有する。図10では、ウェルゾーン52は前記列に垂直な列に配置されており、その中にベース層4で示されるセルは配置されている。ウェルゾーンはウェルピッチに対応する距離で配置されている。ウェルピッチは、例示的には、セルピッチの少なくとも3倍またはさらに4倍よりも大きい。ウェルピッチの例示的な値は少なくとも500μmである。図11は、ウェルゾーン52がドリフト層3によってベース層4から分離された、デバイスを示している。この場合、エミッタ電極2へのウェル52の電気的コンタクトは例えば図8に示すように直接的に行われる。図12に示されるような別の代替では、各ベース層4は、二つのウェルゾーン52にコンタクトしており、それらはベース層4の端部の両側oppositesidesに配置されており、つまりは、ベース層4は、二つのウェルゾーン52間の配置されてている。そのようなウェルゾーンzones52はまたpドープト接続ウェルゾーン55を介して互いに接続されても構わなく、それはベース層と同じ方向のさらなるpドープト領域ではあるが、ソース領域とともには埋め込まれていない、つまり、アクティブセルの一部ではない。もしウェル5が接続ウェルゾーン55を具備していると、エミッタ電極2へのウェル5の電気的コンタクトは、ウェルゾーン52またはウェル接続ゾーン55からエミッタ電極2へと行うことができる。例えば、接続ウェルゾーン55は、ウェルゾーン52を介してもエミッタ電極2に接続することができるウェルゾーン52はそれでエミッタ電極2に直接的にまたはベース層4を介して接続することができる。図13および14は変形であり、ここでは、ベース層4は、円形状の単一のウェル51またはウェルゾーン52の周りに広がっているストライプstripesとして円状方向に配置されている。この配置に加えて、図14は、ストライプ状のベース層4が内側の円形状のウェルゾーン52だけではなく外側のリング状のウェル52にも接続されるように、リング状の別のウェルゾーン52によってさらに囲まれるようなストライプを示している。これらの実施形態に対しては、セルピッチは二つの直接的に隣接するアクティブIGBTセルの最小距離、つまり、内側のウェルゾーン52でのセル間の距離であると理解されるべきである。複数のベース層4はベース層表面領域を有する。ベース層表面領域はベース層4のトータルの表面の領域である。もしウェル5がベース層4を介してエミッタ電極2に電気的に接続されているならば、接続は接続領域内で確立される。この接続領域は、その中で前記ウェル5またはウェルゾーン52がベース層4に隣接する領域である。別の例示的な実施形態では、ベース層4は接続領域内でウェル/ウェルゾーン5152にコンタクトし、それは前記ベース層表面領域の1未満である。もしベース層4が一つよりも多くの、一般には、二つのウェルゾーン52にコンタクトし、各接続領域は例示的な実施形態ではそれぞれ1よりも小さい。もし、ウエル層5上にエミッタ電極2を置くことによって、ウエル層5が直接的にエミッタ電極2に電気的に接続されているならば、接続領域は調整することができる。エミッタ電極2は、前記ウェル層表面領域の1未満である前記領域内で、ウェル5にコンタクトしても構わない。プレーナゲート電極設計の代替的に、デバイスは図15に示されるトレンチ設計を具備しても構わなく、ここでは、トレンチゲート電極75は絶縁層78によってベース層4、ソース領域6およびドリフト層3から絶縁されている。トレンチゲート電極75は、同じ面その面はエミッタ側11に平行に配置される内に配置されており、かつ、ベース層4の横にあり、かつ、ベース層4よりもドリフト層3中に深く延びている。一般的に、さらなる絶縁層782がート電極7とエミッタ電極2との間に配置される。図16は別の例示的な実施形態を示しており、ここでは、本発明のデバイスはさらに、ドリフト層3よりも高いドーピング濃度を有する、nドープトエンハンスメントenhancementlayer層95を具備している。エンハンスメント層95はドリフト層3とベース層4との間に配置され、それによってドリフト層3とベース層4とは分離される。エンハンスメント層95はまたウェル5とドリフト層3との間にも配置することができる。もちろん、エンハンスメント層95は、任意の種類の、つまり、トレンチおよびプレーナゲート電極設計を伴うデバイスに適用することができる。各ウェル/ウェルゾーン5152はウェル/ウェルゾーン領域を有し、そして、ドリフト層3はエミッタ側11に平行な面内にドリフト層領域を有する。トータルの最大ウェル領域つまり、面内の全てのウェルゾーンの領域は、前記面内のドリフト層領域の0.1から10の間で構わないそれは一般には最大デバイス領域に対応する。別の例示的な実施形態では、ウェル層5は1から15μmの接合深さを有し、ドーピング密度は11016原子/cm3よりも高い。図18-22は、図3の線D-Dに沿った面に対応する切断での単一のウェル51またはウェルゾーン52の配置の変形を示す。図18では、ソース領域6およびベース層4は、エミッタ側11に平行な面内の二つの対向側oppositesides上のエミッタ電極2のコンタクト領域22を囲む。同一面内のこれらの側と垂直に、複数のウェルゾーン52が連続的なストライプとして配置されており、それらは複数のアクティブセル18に沿って延びている。ベース層4およびベース層コンタクト領域22はウェルゾーン52に延びることができ、故にウエル層5とエミッタ電極2との間により大きなコンタクト領域を提供することになる。代替的には、図19に示されるように、ウェルゾーン52はアクティブセルの境界上に配置されても構わないが、それはサイズが制限されるかまたはアクティブセル18のサイズさえも小さくなるように制限され、つまり、それはアクティブセル18の境界に隣接する。多くのアプリケーションでは、デバイス内にウェルゾーンを均一に分配することは有利であるが、それでもデバイスのオン状態の間に、アクティブセルを伴うウェルゾーンとの最小の相互作用を有する。これは、ウェルゾーン間の距離が、通常は100μmと2000μmとの間の値を取る両極性拡散係数よりも大きい場合である。したがって、もしウェルゾーン52が100から2000μmだけ隔てられていれば、良好な特性は達成される。単一のウェル51の寸法は1から200μmの間で構わない。寸法は、エミッタ側11に平行な面内で、そして、クラスタの方向と垂直で、その面内での単一のウェル51の最大の伸長として、測定されるべきである。図20および21は変形を示しており、ここでは、ベース層4およびウェルゾーン52は、図6に示された配置と同様の仕方で配置されている。セル18は、セルの二つの対向側oppositesides上に配置されたソース領域6およびベース層4を有するが、ウェルゾーン52は、ソース領域6およびベース層4に垂直な同じ面内に配置されている。ウェルゾーン52は、ウェルゾーン52に沿って配置された複数のそのようなセルを接続しても構わない図20。図22では、十字状のベース層4はリング状のウェルゾーン52によって囲まれている。ベース層4のほかにソース領域6も十字の同じデザインを示す。図23では、ベース層4に接続されているウェル5を有する別の発明のデバイスが示されている。図23Aはウェルがない従来のデバイスを示している。ウェル5がエミッタ電極2により近く配置されるほど図23BないしE、ダイオード特性へのチャネルの影響は小さくなる。図24Aは、pウェル5がないデバイスは強いスナップバック効果が現れることを示している。スナップバックは、ウェル5とエミッタ電極2との間の距離が小さくなるほど減少する図24BないしE。アクティブセル18の外側にウェル5がある本発明の構造はまたMOSFETsにも適用できる。このようなMOSFETs図17に対しては、第1の層8は、ウェハ10の全面上の連続的、均質的な層の形の第1の領域81のみからなる。ドリフト層とコレクタ電極25との間の平面内には、pドープ第2の領域はまったく配置されていない。これらの例は本発明の範囲を限定するものではない。上述の設計および配置は、単に、ベース層sおよびウェルゾーンzonesに対しての任意の種類の可能な設計および配置の例である。別の実施形態では、導電型は交代することができる、つまり、第1導電型の全ての層はp型例えば、ドリフト層3、ソース領域6および第2導電型の全ての層はn型例えば、ベース層4、コレクタ層85である。用語具備することcomprisingは他の要素またはステップを除外はせず、そして、不定冠詞aまたはanは複数を除外しないことに留意すべきである。また、異なる実施形態に関連して説明された要素を組み合わせてもよい。特許請求の範囲中の参照符号は、特許請求の範囲を限定するものとして解釈されるべきではないことにも留意すべきである。本発明は、その精神または主要な特徴から逸脱することなく、他の特定の形態で実施できることは、当業者には理解されるであろう。開示された実施形態は、したがって、すべての点において例示的であると考慮され、そして、制限されない。本発明の範囲は、前述の説明よりむしろ添付の特許請求の範囲によって示され、その意味および範囲および均等物内に入る全ての変更はその中に含まれると意図されている。