半導体集積回路全体についての回路データである第1の回路データを格納する記憶装置と、前記記憶装置に格納されている前記第1の回路データにおいて、タイミング検証対象として指定された回路素子である指定回路素子と当該指定回路素子以外の部分との境界におけるタイミング検証を行う際にトレースすべきパスに含まれ且つ前記指定回路素子を含む複数の回路素子を特定する探索部と、前記探索部によって特定された前記複数の回路素子についての回路データを含む、前記タイミング検証用の第2の回路データを生成し、前記記憶装置に格納する生成部と、を有するタイミング検証支援装置。前記探索部が、前記指定回路素子に含まれる順序回路からデータパスを順方向及び逆方向に他の順序回路にたどり着くまでトレースすることによって回路素子を特定するデータパス探索部と、前記データパス探索部によって特定された順序回路のクロックパスに含まれる回路素子を特定するクロックパス探索部と、を含む請求項1記載のタイミング検証支援装置。前記記憶装置から読み出された前記第1の回路データにおいて、前記第2の回路データに含めるべき回路素子端子を示すための第1のフラグと、当該第2の回路データに含めるべき回路素子端子に係る回路素子が順序回路であるか否かを示すための第2のフラグとを設けておき、前記データパス探索部は、前記指定回路素子に含まれる順序回路から他の順序回路にたどり着くまでのデータパス上の回路素子端子に係る第1のフラグをオンにセットし、当該第1のフラグをオンにセットした回路素子端子に係る回路素子が順序回路であれば第2のフラグをオンにセットし、前記クロックパス探索部は、前記第2のフラグがオンにセットされた順序回路のクロックパス上の回路素子端子に係る第1のフラグをオンにセットし、前記生成部は、前記記憶装置から読み出された前記第1の回路データから、前記第1のフラグがオフの回路素子端子についてのデータ及び全ての回路素子端子についてのデータが削除された回路素子についてのデータを削除することで前記第2の回路データを生成する請求項2記載のタイミング検証支援装置。半導体集積回路全体についての回路データである第1の回路データを格納する記憶装置と、前記記憶装置に格納されている前記第1の回路データに含まれ且つ前記半導体集積回路を機能単位で分割した複数の機能ブロックの境界をまたいで繋がれる順序回路間の回路素子群と当該回路素子群にクロックを供給するパスに含まれる回路素子群とを特定する探索部と、前記探索部によって特定された回路素子群についての回路データを含む、前記複数の機能ブロックの境界についてのタイミング検証用の第2の回路データを生成し、前記記憶装置に格納する生成部と、を有するタイミング検証支援装置。前記探索部が、前記複数の機能ブロックの各々について、当該機能ブロックである第1の機能ブロック以外の第2の機能ブロックに含まれる順序回路からデータパスを順方向及び逆方向に他の順序回路にたどり着くまでトレースして前記第1の機能ブロック内部の回路素子を特定するデータパス探索部と、前記データパス探索部によって特定された順序回路のクロックパスに含まれる回路素子を特定するクロックパス探索部と、を含む請求項4記載のタイミング検証支援装置。前記記憶装置から読み出された前記第1の回路データにおいて、前記第2の回路データに含めるべき回路素子端子を示すための第1のフラグと、当該第2の回路データに含めるべき回路素子端子に係る回路素子が順序回路であるか否かを示すための第2のフラグとを設けておき、前記データパス探索部は、前記第2の機能ブロックに含まれる順序回路から他の順序回路にたどり着くまでのデータパス上の回路素子端子のうち前記第1の機能ブロックに含まれる回路素子端子に係る第1のフラグをオンにセットし、当該第1のフラグをオンにセットした回路素子端子に係る回路素子が順序回路であれば第2のフラグをオンにセットし、前記クロックパス探索部は、前記第2のフラグがオンにセットされた順序回路のクロックパス上の回路素子端子に係る第1のフラグをオンにセットし、前記生成部は、前記記憶装置から読み出された前記第1の回路データから、前記第1のフラグがオフの回路素子端子についてのデータ及び全ての回路素子端子についてのデータが削除された回路素子についてのデータを削除することで前記第2の回路データを生成する請求項5記載のタイミング検証支援装置。半導体集積回路全体についての回路データである第1の回路データを格納する記憶装置に格納されている前記第1の回路データにおいて、タイミング検証対象として指定された回路素子である指定回路素子と当該指定回路素子以外の部分との境界におけるタイミング検証を行う際にトレースすべきパスに含まれ且つ前記指定回路素子を含む複数の回路素子を特定するステップと、前記特定ステップにおいて特定された前記複数の回路素子についての回路データを含む、前記タイミング検証用の第2の回路データを生成し、前記記憶装置に格納するステップと、を、コンピュータに実行させるためのタイミング検証支援プログラム。半導体集積回路全体についての回路データである第1の回路データを格納する記憶装置に格納されている前記第1の回路データに含まれ且つ前記半導体集積回路を機能単位で分割した複数の機能ブロックの境界をまたいで繋がれる順序回路間の回路素子群と当該回路素子群にクロックを供給するパスに含まれる回路素子群とを特定するステップと、前記特定ステップにおいて特定された回路素子群についての回路データを含む、前記複数の機能ブロックの境界についてのタイミング検証用の第2の回路データを生成し、前記記憶装置に格納するステップと、を、コンピュータに実行させるためのタイミング検証支援プログラム。従って、本技術の目的は、一側面において、半導体集積回路における回路境界についてのタイミング検証処理を、少ないメモリ容量で可能にするための技術を提供することである。第1の態様に係るタイミング検証支援装置は、A半導体集積回路全体についての回路データである第1の回路データを格納する記憶装置と、B記憶装置に格納されている第1の回路データにおいて、タイミング検証対象として指定された回路素子である指定回路素子と当該指定回路素子以外の部分との境界におけるタイミング検証を行う際にトレースすべきパスに含まれ且つ指定回路素子を含む複数の回路素子を特定する探索部と、C探索部によって特定された複数の回路素子についての回路データを含む、上記タイミング検証用の第2の回路データを生成し、記憶装置に格納する生成部とを有する。第2の態様に係るタイミング検証支援装置は、A半導体集積回路全体についての回路データである第1の回路データを格納する記憶装置と、B記憶装置に格納されている第1の回路データに含まれ且つ半導体集積回路を機能単位で分割した複数の機能ブロックの境界をまたいで繋がれる順序回路間の回路素子群と当該回路素子群にクロックを供給するパスに含まれる回路素子群とを特定する探索部と、C探索部によって特定された回路素子群についての回路データを含む、複数の機能ブロックの境界についてのタイミング検証用の第2の回路データを生成し、記憶装置に格納する生成部とを有する。半導体集積回路における回路境界についてのタイミング検証処理が、少ないメモリ容量で可能になる。[実施の形態1]図1に本実施の形態に係るシステム概要を示す。図1に示すように、本システムにおいて、ネットワーク1には、タイミング検証支援装置3と、複数のタイミング検証装置5図1ではタイミング検証装置5A乃至5Dとが接続されている。本実施の形態では、例えば機能ブロックの設計者が、タイミング検証装置5を用いて、自身が設計を行っている機能ブロックの境界におけるタイミング検証を実施する。タイミング検証装置5によって行われるタイミング検証は、タイミング検証支援装置3によって生成されたデータを用いて行われる。タイミング検証支援装置3は、タイミング検証装置5よりも大容量のメモリを搭載しており、処理能力もタイミング検証装置5より高いものとする。図1に示すように、タイミング検証支援装置3は、タイミング検証対象の半導体集積回路全体チップレベルとも呼ぶの回路データベースのデータ等を格納する記憶装置31を有する。なお、回路データベースは、マクロ情報、ディレイ情報、回路素子間の接続情報などを含む設計データである。また、タイミング検証装置5は、タイミング検証対象の機能ブロックの回路データベース及び本実施の形態で生成される、チップレベルの回路データベースを格納する記憶装置51を有する。図2に、タイミング検証支援装置3の機能ブロック図を示す。タイミング検証支援装置3は、処理部33と、記憶装置31と、メモリ35とを有する。処理部33は、タイミング検証支援部333を有しており、タイミング検証支援部333は、データパス探索部3331とクロックパス探索部3333とを含む探索部3330と、回路DB生成部3335とを有する。タイミング検証支援部333は、記憶装置31に格納されている回路データベースのデータをメモリ35に読み出して処理を実施し、処理結果の回路データベースのデータを記憶装置31に格納する。本実施の形態では、記憶装置31には、チップレベルの回路データベースである第1回路DB311が格納されており、タイミング検証支援部333は、第1回路DB311をメモリ35に読み出して処理を実施して、処理結果である第2回路DB313を記憶装置31に格納する。以下で説明するように、第1回路DB311よりも第2回路DB313の方がサイズが小さくなっている。図3に、タイミング検証装置5の機能ブロック図を示す。タイミング検証装置5は、記憶装置51と、処理部53と、メモリ55とを有する。処理部53は、タイミング検証部531と設計処理部533とを有している。タイミング検証部531は、記憶装置51に格納されている回路データベースのデータをメモリ55に読み出して、よく知られているタイミング検証のための処理を実施し、処理結果を設計者に出力する。また、設計処理部533は、機能ブロック等の設計変更を行うためのツールなどである。本実施の形態では、記憶装置51には、タイミング検証支援装置3で生成された第2回路DB313と、設計者が設計している機能ブロック等の回路データベースである第3回路DB511とが格納されている。タイミング検証部531は、記憶装置51に格納されている第2回路DB313及び第3回路DB511をメモリ55に読み出して、タイミング検証のためのデータを生成して、よく知られているタイミング検証のための処理を実施する。次に、図4乃至図23を用いて、タイミング検証支援装置3で行われる処理について説明する。タイミング検証支援装置3のタイミング検証支援部333は、機能ブロックの設計者から、処理開始の指示及び処理対象の機能ブロック等の指定を受け付け、処理対象の機能ブロック等を特定するためのデータをメモリ35に格納するステップS1。本実施の形態では、機能ブロック単位で処理対象を指定する他に、任意の領域内の回路を指定するようにしても良い。第1の例として、図5に示すようなチップを想定する。図5の例では、チップ1000内に、処理対象の機能ブロック1100が含まれており、この機能ブロック1100には、FFL03乃至L05と、ゲートG03乃至G08及びG10と、ネットN05乃至N10とが含まれる。チップ1000には、機能ブロック1100以外の回路も存在しているが、以下の処理で、機能ブロック境界についてのタイミング検証を行う際にトレースすべきパスに含まれる回路素子が抽出される。なお、FFのMは出力端子を表しDは入力端子を表す。また、FFの上部の三角印はクロック端子であり、FFには外部クロック端子CLKからバッファを介してクロックが供給される。また、第2の例として、図6に示すようなチップを想定する。図6の例では、チップ3000内には、機能ブロックsubchipと示す1乃至9が含まれているが、ここでは機能ブロック境界とは無関係に、処理対象領域3100が指定されている。この処理対象領域3100には、FFCOMP3、COMP9、COMP10及びCOMP16が含まれている。このように、機能ブロック2、機能ブロック4、機能ブロック5、機能ブロック6及び機能ブロック8の一部が、処理対象領域3100に含まれる。次に、タイミング検証支援部333は、チップレベルの回路データベースである第1回路DB311のデータを、メモリ35に読み込むステップS3。本実施の形態では、以下の処理のために、第1回路DB311のデータは、図7A及び図7Bに示すようなテーブル構造で展開される。但し、本実施の形態に特に関係ある部分のみが示されている。図7Aに示すように、処理に係るチップについてのデータを保持するためのチップテーブルchiptableは、当該チップに含まれる機能ブロックのリストであるサブチップテーブルリストsubchiptablelistへリンクしている。本機能ブロックについてのデータを保持するためのサブチップテーブルリストの各エントリは、その機能ブロックのサブチップテーブルsubchiptableへリンクしており、サブチップテーブルは、当該機能ブロックに含まれる回路素子のリストであるコンポーネントテーブルリストcomponenttablelistへリンクしている。コンポーネントテーブルリストの各エントリは、その回路素子のコンポーネントテーブルcomponenttableへリンクしている。コンポーネントテーブル以下の構造については、図7Bに示されている。コンポーネントテーブルは、当該回路素子の種別kindと、本実施の形態で導入され且つ注目すべきFFであるか否かを表すフラグflagとを含んでおり、当該回路素子のピンテーブルリストpintablelistへリンクしている。本回路素子の端子についてのデータを保持するためのピンテーブルリストの各エントリは、本回路素子に含まれる端子のピンテーブルpintableへリンクしている。ピンテーブルは、当該ピンの種別kindと、入出力の区別ioと、本実施の形態で導入され且つ第2回路DB313に含めるべきピンであるか否かを表すフラグflagと、当該ピンを含む回路素子のコンポーネントテーブルと当該ピンが接続されているパスfwpath及びbwpathのパステーブルリストpathtablelistとへリンクしている。パステーブルリストpathtablelistの各エントリは、当該パスのパステーブルpathtableへリンクしている。パステーブルは、接続元のピンのピンテーブルと、接続先のピンのピンテーブルとへリンクしている。なお、フラグについては、初期的には全て0にセットされている。また、チップテーブルにおけるsubchipはサブチップテーブルリストへのポインタを表しており、サブチップテーブルにおけるcomponentはコンポーネントテーブルリストへのポインタを表しており、コンポーネントテーブルにおけるpinはピンテーブルリストへのポインタを表す。そして、探索部3330のデータパス探索部3331は、回路素子についてのマーク付与処理を実施するステップS5。回路素子についてのマーク付与処理については、図8乃至図14を用いて説明する。データパス探索部3331は、ステップS1で設計者から指定された処理対象が機能ブロックであるか判断するステップS21。設計者から指定された処理対象が機能ブロックであれば、データパス探索部3331は、メモリ35に展開されているデータ構造において、処理対象の機能ブロックに該当するサブチップテーブルsubchiptableを選択しステップS23、選択したサブチップテーブルのコンポーネントテーブルリストcomponenttablelistから、処理に係るコンポーネントテーブルリストcomponenttablelistを生成し、メモリ35に格納するステップS25。選択したサブチップテーブルのコンポーネントテーブルリストからリンクしているコンポーネントテーブルcomponenttableを、処理に係るコンポーネントテーブルリストに登録する。そして、ステップS31に移行する。一方、処理対象が機能ブロックではなく、設計者に指定された領域である場合には、データパス探索部3331は、メモリ35に展開されているデータ構造から、指定された領域に含まれる回路素子を抽出しステップS27、抽出した回路素子のデータから、処理に係るコンポーネントテーブルリストcomponenttablelistを生成し、メモリ35に格納するステップS29。該当する機能ブロックのコンポーネントテーブルリストから、該当する回路素子のコンポーネントテーブルを抽出して、処理に係るコンポーネントテーブルリストに登録する。そして、ステップS31に移行する。データパス探索部3331は、処理に係るコンポーネントテーブルリストに登録されているコンポーネントテーブルcomponenttableにおけるフラグと、当該コンポーネントテーブルにリンクしている全てのピンテーブルpintableのフラグを1にセットする。これによって、処理対象の機能ブロック等の内部の回路素子及びピンのフラグについては全て1がセットされることになる。ピンのフラグが1にセットされているということは、そのピンを有する回路素子は削除しないことになる。その後、データパス探索部3331は、処理に係るコンポーネントテーブルリストにおいて、未処理のコンポーネントテーブルが存在しているか判断するステップS33。未処理のコンポーネントテーブルが存在していない場合には、処理が完了したことになるので、呼び出し元の処理に戻る。一方、処理に係るコンポーネントテーブルリストにおいて未処理のコンポーネントテーブルが存在している場合には、データパス探索部3331は、処理に係るコンポーネントテーブルリストから未処理のコンポーネントテーブルを1つ特定するステップS35。そして、データパス探索部3331は、特定されたコンポーネントテーブルにおける種別がFFを示しているか判断するステップS37。FFでない場合には、探索対象ではないのでステップS33に戻る。一方、FFであれば、図8の結合子Aを介して図9の処理に移行する。図9の処理の説明に移行して、データパス探索部3331は、特定されたコンポーネントテーブルからリンクするピンテーブルリストpintablelistにおいて未処理のピンが存在するか判断するステップS39。未処理のピンが存在しない場合には、結合子Bを介して図8のステップS33に戻る。一方、未処理のピンが存在する場合には、データパス探索部3331は、特定されたコンポーネントテーブルからリンクするピンテーブルリストにおいて、未処理のピンを1つ特定するステップS41。そして、データパス探索部3331は、特定されたピンのピンテーブルにおけるピンの種別が入力ピンを表しているか判断するステップS43。特定されたピンのピンテーブルにおけるピンの種別が入力ピンであれば、データパス探索部3331は、当該ピンについてのバックワードトレースを行い、トレース結果をバックワードトレースのデータ構造として登録するステップS45。その後処理はステップS49に移行する。ステップS45について図10及び図11を用いて説明する。図10の例では、FFCOMP6が処理対象の機能ブロック等の内部に配置されている回路素子であるとする。本実施の形態では、FFCOMP6の入力ピンDから、別のFFの出力ピンMに到達するまでデータパスを、データパス上をデータが伝播する方向とは逆方向にトレースする。図10の例では、FFCOMP1までのルート1route1と、FFCOMP3までのルート2route2とが検出される。この際、経路上の回路素子のピンは、ピンテーブルリストpintablelistに登録される。図10に現れている部分では、ルート1では、COMP6のピンD、COMP5のピンX、COMP5のピンA、...COMP2のピンX、COMP2のピンA、及びCOMP1のピンMが特定される。同様に、ルート2では、COMP6のピンD、COMP5のピンX、COMP5のピンA、COMP4のピンX、COMP4のピンA、及びCOMP3のピンMが特定される。このようなトレースの結果は、例えば図11に示すようなバックワードトレースのデータ構造で保持する。図11の例では、ルートテーブルリストroutetablelistに、探索で検出されたルートのリストが登録されており、各ルートのルートテーブルroutetableにリンクしている。ルートテーブルは、ピンテーブルリストpintablelistにリンクしており、ピンテーブルリストは、ルート上検出されたピンが登録されている。ルート1についてのピンテーブルリストには、上で述べた回路素子のピンが登録されている。例えばCOMP1.Mは、FFCOMP1のピンMを表している。また、ルート2についてのピンテーブルリストにも、上で述べた回路素子のピンが登録されている。例えばCOMP3.Mは、FFCOMP3のピンMを表している。一方、特定されたピンのピンテーブルにおけるピンの種別が出力ピンであれば、データパス探索部3331は、当該ピンについてのフォーワードトレースを行い、トレース結果をフォーワードトレースのデータ構造として登録するステップS47。その後処理はステップS49に移行する。ステップS47について図12及び図13を用いて説明する。図12の例では、FFCOMP1が処理対象の機能ブロック等の内部に配置されている回路素子であるとする。本実施の形態では、FFCOMP1の出力ピンMから、別のFFの入力ピンDに達するまでデータパスを順方向にトレースする。図12の例では、FFCOMP4までのルート1route1と、FFCOMP6までのルート2route2とが検出される。この際、経路上の回路素子のピンは、ピンテーブルリストpintablelistに登録される。図12に現れている部分では、ルート1では、COMP1のピンM、COMP2のピンA、COMP2のピンX、...COMP3のピンA、COMP3のピンX、及びCOMP4のピンDが特定される。同様に、ルート2では、COMP1のピンM、COMP2のピンA、COMP2のピンX、COMP5のピンA、COMP5のピンX、及びCOMP6のピンDが特定される。このようなトレースの結果は、例えば図13に示すようなフォーワードトレースのデータ構造で保持する。図13の例では、ルートテーブルリストroutetablelistに、探索で検出されたルートが登録されており、各ルートのルートテーブルroutetableにリンクしている。ルートテーブルは、ピンテーブルリストpintablelistにリンクしており、ピンテーブルリストは、ルート上検出されたピンが登録されている。このようにバックワードトレースとフォーワードトレースとは同じデータ構造となっている。図5の例で、FFL03についてバックワードトレースステップS45を実施する場合には、FFL03の入力ピンD、ネットN05、ゲートG03、ネットN04、ゲートG02、ネットN03、及びFFL02の出力ピンMのルートが特定される。また、FFL04についてバックワードトレースステップS45を実施する場合には、FFL04の入力ピンD、ネットN06、ゲートG04、ネットN04、ゲートG02、ネットN03、及びFFL02の出力ピンMのルートが特定される。なお、FFL03の出力ピンMからはフォーワードトレースが行われて、FFL03の出力ピンM、ネットN07、及びゲートG05のルートも特定される。但し、このルートについては、ステップS31でフラグがオンにされている部分と同じ部分をトレースすることになる。FFL04の出力ピンMからのルートも同様である。また、図5の例で、FFL05についてフォーワードトレースステップS47を実施する場合には、FFL05の出力ピンM、ネットN10、ゲートG08、ネットN11、ゲートG09、ネットN12、及びFFL06の入力ピンDのルートが特定される。また、FFL05の出力ピンM、ネットN10、ゲートG10、ネットN13、ゲートG11、ネットN14、及びFFL07の入力ピンDのルートが特定される。なお、FFL05の入力ピンDからはバックワードトレースが行われて、FFL05の入力ピンD、ネットN09、及びゲートG07のルートも特定される。但し、このルートについては、ステップS31でフラグがオンにされている部分と同じ部分をトレースすることになる。図6の例で、FFCOMP3についてバックワードトレースステップS45を行う場合には、FFCOMP3の入力ピンD、及びFFCOMP2の出力ピンMのルートが特定される。また、FFCOMP9についてバックワードトレースステップS45を行う場合には、FFCOMP9の入力ピンD、及びFFCOMP8の出力ピンMのルートが特定される。FFCOMP16についてバックワードトレースステップS45を行う場合には、FFCOMP16の入力ピンD、及びFFCOMP15の出力ピンMのルートが特定される。一方、FFCOMP3についてフォーワードトレースステップS47を行う場合には、FFCOMP3の出力ピンM、及びFFCOMP4の入力ピンDのルートが特定される。また、FFCOMP10についてフォーワードトレースステップS47を行う場合には、FFCOMP10の出力ピンM、及びFFCOMP11の入力ピンDのルートが特定される。FFCOMP16についてフォーワードトレースステップS47を行う場合には、FFCOMP16の出力ピンM、及びFFCOMP17の入力ピンDのルートが特定される。その後、データパス探索部3331は、ステップS45又はS47で生成されたルートテーブルリストroutetablelistにおいて未処理のルートテーブルroutetableが存在しているか判断するステップS49。未処理のルートテーブルが存在しない場合にはステップS39に戻る。一方、データパス探索部3331は、ルートテーブルリストにおいて未処理のルートテーブルを1つ特定するステップS51。そして処理は図9の結合子Dを介して図14の処理に移行する。図14の処理の説明に移行して、データパス探索部3331は、特定されたルートテーブルについてのピンテーブルリストpintablelistにおいて未処理のピン具体的にはピンテーブルpintableが存在するか判断するステップS53。未処理のピンが存在しない場合には、図14の結合子Cを介して図9のステップS49に戻る。一方、未処理のピンが存在する場合には、データパス探索部3331は、特定されたルートテーブルについてのピンテーブルリストにおける未処理のピンを1つ特定するステップS55。そして、データパス探索部3331は、特定されたピンについてのピンテーブルにおけるフラグを1にセットするステップS57。さらに、データパス探索部3331は、特定されたピンを有する回路素子のコンポーネントテーブルにおける種別がFFであるか判断するステップS59。FFでなければ、ステップS53に戻る。一方、FFであれば、当該FFはクロックパスをトレースすべき回路素子であるから、データパス探索部3331は、当該コンポーネントテーブルにおけるフラグを1にセットするステップS61。そしてステップS53に戻る。以上のように、処理対象の機能ブロック等の内部に配置されているFFからフォーワードトレース又はバックワードトレースを行って、最初にFFを検出するまでのルート上の回路素子のピンにフラグをセットする。さらに、フォーワードトレース及びバックワードトレースにおいて検出されたFFについては、クロックパスのトレースを行う起点となるため、回路素子についてのフラグもセットする。このような処理の後に図4の処理の説明に戻って、探索部3330のクロックパス探索部3333は、クロックパスについてのマーク付与処理を実施するステップS7。クロックパスについてのマーク付与処理については、図15乃至図19を用いて説明する。クロックパス探索部3333は、図7A及び図7Bで示したようなデータ構造においてマークされたすなわちフラグがセットされたFFを特定し、当該FFのコンポーネントテーブルをマーク付きFFテーブルリストmarkedfftablelistに登録するステップS71。そして、クロックパス探索部3333は、マーク付きFFテーブルリストにおいて未処理のFFが存在するか判断するステップS73。未処理のFFが存在しない場合には、呼び出し元の処理に戻る。一方、未処理のFFが存在する場合には、クロックパス探索部3333は、マーク付きFFテーブルリストにおいて未処理のFFのコンポーネントテーブルを1つ特定するステップS75。その後、クロックパス探索部3333は、特定されたFFのコンポーネントテーブルからリンクされるピンテーブルリストに列挙されたピンのうち種別がクロック入力であるピンについてバックワードトレースを実施して、トレース結果をトレースのデータ構造として登録するステップS77。ステップS77の処理については図16乃至図18を用いて説明する。図16に示すように、処理対象の機能ブロック等3500には、FFCOMP3が配置されており、処理対象の機能ブロック等3500の外部には、当該FFCOMP3の入力ピンDからバックワードトレースによって特定されたFFCOMP5が配置されている。これらのFFCOMP3及び5についてのコンポーネントテーブルにおけるフラグは1にセットされ、クロックパスのトレースの対象となる。そして、FFCOMP3のクロックピンからは、回路素子COMP2の出力ピンXと入力ピンAと、...回路素子COMP1の出力ピンXと入力ピンAとを介してクロック源までバックワードトレースが行われる。ここではこのトレースでのルートをルート1-1route11とする。また、FFCOMP5のクロックピンからは、回路素子COMP4の出力ピンXと入力ピンAと、...回路素子COMP1の出力ピンXと入力ピンAとを介してクロック源までバックワードトレースが行われる。ここではこのトレースでのルートをルート2-1route21とする。FFCOMP3についてのトレースで生成されるデータ構造を、図17に示す。図17の例では、FF毎にルートテーブルリストroutetablelistが設けられ、当該FFについて検出されたルートが登録されており、各エントリは、ルートテーブルroutetableへリンクされている。ルートテーブルは、ピンテーブルリストpintablelistにリンクされており、当該ルートをトレースする際に検出されたピンのピンテーブルが列挙されている。図17のピンテーブルリストは、ルート1-1について述べたピンのリストとなっている。FFCOMP5についてのトレースで生成されるデータ構造を、図18に示す。図18も図17と同様のデータ構造を示しており、図18のピンテーブルリストは、ルート2-1について述べたピンのリストとなっている。そして、クロックパス探索部3333は、ルートテーブルリストroutetablelistにおいて未処理のルートテーブルroutetableが存在するか判断するステップS79。未処理のルートテーブルが存在しない場合にはステップS73に戻る。一方、未処理のルートテーブルが存在する場合には、クロックパス探索部3333は、ルートテーブルリストにおいて未処理のルートテーブルを1つ特定するステップS81。そして、処理は図15の結合子Eを介して図19の処理に移行する。図19の処理の説明に移行して、クロックパス探索部3333は、特定されたルートテーブルのピンテーブルリストpintablelistにおいて未処理のピンが存在しているか判断するステップS83。未処理のピンが存在しない場合には、図19の結合子Fを介して図15のステップS79に戻る。一方、未処理のピンが存在する場合には、クロックパス探索部3333は、特定されたルートテーブルのピンテーブルリストにおいて未処理のピンを1つ特定するステップS85。そして、クロックパス探索部3333は、当該ピンのピンテーブルpintableにおけるフラグを1にセットするステップS87。そしてステップS83に戻る。以上のような処理を実施することで、回路素子についてのマーク付与処理において特定された各FFから探索されるクロックパス上の回路素子のピンにフラグをセットすることができる。図5の例では、FFL02、FFL03、FFL04、FFL05、FFL06及びFFL07について、クロック源CLKまでのルート上のゲート1110乃至1150のピンにはフラグがセットされる。図4の処理の説明に戻って、回路DB生成部3335は、回路素子削除処理を実施するステップS9。回路素子削除処理については、図20乃至図23を用いて説明する。回路DB生成部3335は、サブチップテーブルリストsubchiptablelistにおいて未処理の機能ブロックが存在しているか判断するステップS91。未処理の機能ブロックが存在していない場合には、呼び出し元の処理に戻る。一方、未処理の機能ブロックが存在している場合には、回路DB生成部3335は、サブチップテーブルリストにおいて未処理の機能ブロックを1つ特定するステップS93。そして、回路DB生成部3335は、特定された機能ブロックについてのサブチップテーブルsubchiptableからリンクされているコンポーネントテーブルリストcomponenttablelistにおいて未処理のコンポーネントテーブルcomponenttableが存在するか判断するステップS95。未処理のコンポーネントテーブルが存在していない場合には、ステップS91に戻る。一方、未処理のコンポーネントテーブルが存在している場合には、回路DB生成部3335は、特定された機能ブロックについてのサブチップテーブルからリンクされているコンポーネントテーブルリストにおける未処理のコンポーネントテーブルを1つ特定するステップS97。そして、回路DB生成部3335は、特定されたコンポーネントテーブルからリンクされているピンテーブルリストpintablelistにおいて未処理のピンが存在するか判断するステップS99。未処理のピンが存在しない場合については、後に説明する。一方、未処理のピンが存在する場合には、回路DB生成部3335は、特定されたコンポーネントテーブルからリンクされているピンテーブルリストにおいて未処理のピンを1つ特定するステップS101。処理は図20の結合子Gを介して図21の処理に移行する。図21の処理の説明に移行して、回路DB生成部3335は、特定されたピンのピンテーブルにおけるフラグが1にセットされているか判断するステップS109。フラグが1であれば図21の結合子Hを介して図20のステップS99に戻る。一方、フラグが0であれば、回路DB生成部3335は、該当するピンテーブルpintable以下のデータを削除し、当該ピンテーブルにリンクしているピンテーブルリストpintablelistの該当ピンのエントリにNULLを代入するステップS109。これによりピン自体が存在しないことになる。そして図21の結合子Hを介して図20のステップS99に戻る。一方、ステップS99で、特定されたコンポーネントテーブルからリンクされているピンテーブルリストpintablelistにおいて未処理のピンが存在しないと判断された場合には、回路DB生成部3335は、特定されたコンポーネントテーブルからリンクされているピンテーブルリストのエントリが全てNULLであるか判断するステップS103。ピンテーブルリストのエントリが全てNULLである場合には、回路DB生成部3335は、特定されたコンポーネントテーブルを削除するステップS105。他の回路素子に接続されていない回路素子については全く用いられないので削除する。そしてステップS95に戻る。一方、ピンテーブルリストのエントリの少なくとも1つにNULLではない値が登録されている場合には、ステップS95に戻る。以上のような処理を実施することで、フラグがセットされていない回路素子のピンは削除され、いずれの回路素子にも接続されていない回路素子も削除される。図4の処理の説明に戻って、回路DB生成部3335は、メモリ35に格納されている、回路素子削除処理後の回路データを、チップレベルの新たな回路データベース、すなわち第2回路DB313として、記憶装置31に格納するステップS11。回路データベースの構造などについてはよく知られているので生成方法などについては説明を省略する。なお、削除されてしまった回路素子については、ディレイ情報などのタイミング検証で用いられないデータについても削除され、第2回路DB313には含まれない。例えば、設計者には、処理完了を通知する。第2回路DB313を、設計者が使用するタイミング検証装置5に送信するようにしても良い。図5の例の処理結果を図22に示す。図22に示すように、上で述べた処理でフラグがセットされていない回路素子のピンについては削除され、全てのピンが削除された回路素子も削除され、回路データがコンパクト化されている。具体的には、FFL01、FFL08、FFL09と、ゲートG01、G12及びG13、ゲート1160及び1170とが削除されている。図6の例でも、FFCOMP1、FFCOMP5、FFCOMP6、FFCOMP7、FFCOMP12、FFCOMP13、FFCOMP14及びFFCOMP18が削除される。なお、図5の例では処理対象の機能ブロックとチップ全体との関係があまり明瞭ではないので、データ削減効果が分かりにくい。しかし、図23に示すように、チップ1500に機能ブロックが64個あるような場合、処理対象の機能ブロック1600については全ての回路素子のデータが含まれるが、当該機能ブロック1600との境界についてタイミング検証を行う際にトレースすべきパスデータパス及びクロックパスが存在している14個の機能ブロックについては、一部の回路素子だけが含まれるようになる。すなわち、図23においてハッチングが付されている16個の機能ブロックにおいては、機能ブロック1600内のFFからデータパスをトレースして検出される直前又は直後の隣接FFまでの回路素子と機能ブロック1600内のFF及び隣接FFに対するクロックパス上の回路素子とだけが残される。その他の機能ブロックについては、管理情報だけになるため、大幅にデータが削減されていることが分かる。従って、チップ全体の回路データが展開されるメモリ35よりも少ないメモリしか有しないタイミング検証装置5においても、タイミング検証を実施できるようになる。タイミング検証装置5の処理内容については従来とほぼ同じであるが、簡単に図24を用いて説明する。タイミング検証装置5のタイミング検証部531は、機能ブロックの設計者からの指示に応じて、記憶装置51場合によってはタイミング検証支援装置3の記憶装置31からチップレベルの新しい回路DBすなわち第2回路DB313をメモリ55に読み出すと共に、検証対象の機能ブロック等の回路データベースである第3回路DB511を記憶装置51からメモリ55に読み出して、マージするステップS201。第2回路DB313に含まれる検証対象機能ブロック等の回路部分を、第3回路DB511の回路データで置換して繋ぎ直す処理を実施する。この処理はよく知られているのでこれ以上述べない。なお、検証対象機能ブロック等の最新データで第2回路DB313が生成されていれば例えば初めて実行する場合など、ステップS201では第3回路DB511を読み出してマージすることはない。次に、タイミング検証部531は、周知の方法で機能ブロック境界又は指定領域との境界のディレイ計算を実施するステップS203。そして、タイミング検証部531は、機能ブロック境界のディレイ計算の結果を用いて、周知の方法でタイミング検証を実施するステップS205。検証結果はメモリ55又は記憶装置51に格納される。その後、タイミング検証部531は、検証結果から機能ブロック境界等の結果を検索して、出力装置表示装置等に出力するステップS207。検証結果が問題なしを表している場合には、処理を終了する。一方、検証結果に問題がある場合には、設計者は、タイミング検証装置5又は他の装置の設計処理部533により、機能ブロックの設計変更を実施するステップS211。この処理については、設計ツールなど他のプログラムを使用するが、本実施の形態の主旨ではないのでこれ以上説明しない。そして、タイミング検証部531は、設計変更後の機能ブロック内部のディレイ計算を実施し、機能ブロックの回路データベースすなわち、新たな第3回路DB511として記憶装置51に格納するステップS213。そしてステップS201に戻る。このような処理を実施することで、機能ブロック境界のタイミング検証において問題のない機能ブロックの回路データを生成することができるようになる。上でも述べたように、第2回路DB313は、第1回路DB311よりもサイズが小さくなっているため、タイミング検証装置5のメモリ55の容量が少なくても済む。また、第2回路DB313のサイズが小さくなっているため、メモリ55への読み込み時間も短縮され、着目している回路の数も減っているため、ターンアラウンドタイムTurnAroundTimeの短縮が期待される。また、機能ブロックの設計でチップ設計のクロックスキューを使用することにより、機能ブロックの設計でクロックディレイを正確に評価できるようになる。[実施の形態2]第1の実施の形態では、主に、機能ブロックの設計者を中心に機能ブロック境界のタイミング検証で用いるデータを削減するための構成例を示した。本実施の形態では、チップレベルの設計者が、チップ全体で、機能ブロック境界のタイミング検証を行うケースを考える。基本的なシステム構成は第1の実施の形態と同様である。また、タイミング検証支援装置3の構成も、その具体的な機能は異なるが図2に示したものと同様である。さらに、タイミング検証装置5の構成も、図3に示したものとほぼ同様である。図25乃至図29を用いて、本実施の形態に係るタイミング検証支援装置3の処理内容について説明する。まず、タイミング検証支援部333は、チップレベルの回路データベースである第1回路DB311のデータを、メモリ35に読み込むステップS301。本実施の形態でも、以下の処理のために、第1回路DB311のデータは、図7A及び図7Bに示すようなテーブル構造で展開される。そして、データパス探索部3331は、回路素子についての第2マーク付与処理を実施するステップS303。回路素子についての第2マーク付与処理については、図26A乃至図29を用いて説明する。この処理では、各機能ブロックにおいて、その機能ブロック境界に配置されているFF及び当該FFより外側の他の回路素子にマークを付すものである。データパス探索部3331は、サブチップテーブルリストsubchiptablelistにおいて未処理の機能ブロックが存在しているか判断するステップS311。未処理の機能ブロックが存在していない場合には、呼び出し元の処理に戻る。一方、未処理の機能ブロックが存在している場合には、データパス探索部3331は、サブチップテーブルリストから未処理の機能ブロックを1つ特定するステップS313。そして、データパス探索部3331は、特定された機能ブロックの外部にある全てのFFのコンポーネントテーブルcomponenttableをFFコンポーネントテーブルリストffcomponenttablelistに登録するステップS315。図7A及び図7Bのデータ構造から、特定された機能ブロック以外の機能ブロックを特定して、それらの機能ブロックの全てのコンポーネントテーブルの種別を確認し、FFであれば当該コンポーネントテーブルをFFコンポーネントテーブルリストに登録する。そして、データパス探索部3331は、FFコンポーネントテーブルリストにおいて未処理のコンポーネントテーブルが存在しているか判断するステップS317。未処理のコンポーネントテーブルが存在していない場合にはステップS311に戻る。一方、未処理のコンポーネントテーブルが存在している場合には、データパス探索部3331は、FFコンポーネントテーブルリストにおける未処理のコンポーネントテーブルを1つ特定するステップS319。そして、データパス探索部3331は、特定されたコンポーネントテーブルからリンクされるピンテーブルリストpintablelistにおいて未処理のピンが存在するか判断するステップS321。未処理のピンが存在しない場合には、データパス探索部3331は、ピンテーブルリストにおいて未処理のピンを特定するステップS323。そして処理は図26Aの結合子Jを介して図26Bの処理に移行する。図26Bの処理の説明に移行して、データパス探索部3331は、特定されたピンのピンテーブルにおける種別が入力ピンを示しているか判断するステップS325。特定されたピンのピンテーブルにおけるピンの種別が入力ピンであれば、データパス探索部3331は、当該ピンについてのバックワードトレースを行い、トレース結果をバックワードトレースのデータ構造として登録するステップS327。この処理はステップS45と同じであり、詳細な説明は省略する。その後処理はステップS331に移行する。一方、特定されたピンのピンテーブルにおけるピンの種別が出力ピンである場合には、データパス探索部3331は、当該ピンについてのフォーワードトレースを行い、トレース結果をフォーワードトレースのデータ構造として登録するステップS329。この処理はステップS47と同じであり、詳細な説明を省略する。その後処理はステップS331に移行する。その後、データパス探索部3331は、ステップS327又はS329で生成されたルートテーブルリストroutetablelistにおいて未処理のルートテーブルが存在するか判断するステップS331。未処理のルートテーブルが存在していない場合には、図26Bの結合子Kを介して図26AのステップS321に戻る。一方、未処理のルートテーブルが存在している場合には、データパス探索部3331は、ルートテーブルリストにおいて未処理のルートテーブルを1つ特定するステップS333。そして図26Bの結合子Mを介して図27の処理に移行する。図27の処理に移行して、データパス探索部3331は、特定されたルートテーブルからリンクされるピンテーブルリストpintablelistにおいて未処理のピンが存在するか判断するステップS335。未処理のピンが存在していない場合には、図27の結合子Lを介して図26BのステップS331に戻る。一方、未処理のピンが存在する場合には、データパス探索部3331は、特定されたルートテーブルからリンクされるピンテーブルリストにおいて未処理のピンを1つ特定するステップS337。そして、データパス探索部3331は、特定されたピンのピンテーブルからリンクしているコンポーネントテーブル等から、特定されたピンを有するコンポーネントが、ステップS313で特定した注目機能ブロック内に含まれているか判断するステップS339。特定されたピンを有するコンポーネントが注目機能ブロック内に含まれていない場合には、ここではフラグをセットしないピンであるので、ステップS335に戻る。一方、特定されたピンを有するコンポーネントが注目機能ブロック内に含まれている場合には、データパス探索部3331は、特定されたピンのピンテーブルにおけるフラグを1にセットするステップS341。そして、データパス探索部3331は、特定されたピンを有する回路素子のコンポーネントテーブルにおける種別がFFを示しているか判断するステップS343。特定されたピンを有する回路素子のコンポーネントテーブルにおける種別がFFではない場合には、クロックパス探索の対象ではないのでステップS335に戻る。一方、特定されたピンを有する回路素子のコンポーネントテーブルにおける種別がFFである場合には、データパス探索部3331は、当該ピンを有する回路素子のコンポーネントテーブルにおけるフラグを1にセットするステップS345。これによってクロックパスを探索する対象のFFを特定できるようになる。そしてステップS335に戻る。以上のような処理を実施することで、各機能ブロックにおいて、機能ブロック境界に配置されているFF及び当該FFより外側の回路素子にマークが付されることになる。図5の例で、図28に示すように、機能ブロック1100の内部の一部の回路素子のみにマークが付される。すなわち、機能ブロック1100の内部には、FFL03、FFL04、FFL05、ゲートG03乃至G08及びG10が存在しているが、ここでは、ゲートG05乃至G07のピンにはマークは付されない。図25の処理の説明に戻って、クロックパス探索部3333は、クロックについてのマーク付与処理を実施するステップS305。この処理はステップS7図15及び図19と同じである。これによって、マークされたFFからのクロックパス上の回路素子のピンにマークが付される。そして、回路DB生成部3335は、回路素子削除処理を実施するステップS307。回路素子削除処理については、ステップS9図20及び図21と同じである。これによって、機能ブロック境界に配置されているFF間のデータパス上の回路素子と、それらのFFからのクロックパス上の回路素子とが残ることになる。模式的に示すと図29に示すような回路データが残ることになる。すなわち、機能ブロック境界付近に配置されて機能ブロック境界をまたいで接続されており且つ矩形で示されているFFと、当該FFについてのクロックパス1700上の回路素子丸印とが残る。図29では、一部のFFにはFF同士の接続しか示していないものもあるが、これらのFFにもクロックパス1700が接続されている。その後、回路DB生成部3335は、メモリ35に格納されている、回路素子削除処理後の回路データを、チップレベルの新たな回路データベース、すなわち第2回路DB313第1の実施の形態における第2回路DB313とは異なるとして、記憶装置31に格納するステップS309。回路データベースの構造などについてはよく知られているので生成方法などについては説明を省略する。なお、削除されてしまった回路素子については、ディレイ情報などのタイミング検証で用いられないデータについても削除され、第2回路DB313には含まれない。チップレベルの設計者は、例えばタイミング検証装置5において、機能ブロック境界のタイミング検証を実施する。但し、第1の実施の形態とは異なり、各機能ブロック内部の回路も一部に限定されており、機能ブロックについての第3回路DB511とマージすることはない。また、検証処理で問題が検出された場合においては、チップレベルの設計者が、問題が検出された機能ブロックの設計者に設計の修正を依頼する。そして、問題が修正されると、再度上で述べた処理を実施して、チップ全体の機能ブロック境界についての第2回路DB313を生成して、タイミング検証処理を実施する。この場合においても、タイミング検証処理自体は、データ量が削減された第2回路DB313を用いて行うことができるので、メモリ容量が少ないタイミング検証装置5で実施できる。以上本技術の実施の形態を説明したが、本技術はこれに限定されるものではない。例えば、処理フローについては、処理結果が変わらない限り、順番を入れ替えたり、ステップを並列実行するようにしても良い。上で述べた機能ブロック図は一例であって、必ずしも実際のプログラムモジュール構成と一致しない場合がある。なお、上で述べたタイミング検証装置5及びタイミング検証支援装置3は、コンピュータ装置であって、図30に示すように、メモリ2501とCPUCentralProcessingUnit2503とハードディスクドライブHDD:HardDiskDrive2505と表示装置2509に接続される表示制御部2507とリムーバブルディスク2511用のドライブ装置2513と入力装置2515とネットワークに接続するための通信制御部2517とがバス2519で接続されている。オペレーティングシステムOS:OperatingSystem及び本実施例における処理を実施するためのアプリケーションプログラムは、HDD2505に格納されており、CPU2503により実行される際にはHDD2505からメモリ2501に読み出される。CPU2503は、アプリケーションプログラムの処理内容に応じて表示制御部2507、通信制御部2517、ドライブ装置2513を制御して、所定の動作を行わせる。また、処理途中のデータについては、主としてメモリ2501に格納されるが、HDD2505に格納されるようにしてもよい。本技術の実施例では、上で述べた処理を実施するためのアプリケーションプログラムはコンピュータ読み取り可能なリムーバブルディスク2511に格納されて頒布され、ドライブ装置2513からHDD2505にインストールされる。インターネットなどのネットワーク及び通信制御部2517を経由して、HDD2505にインストールされる場合もある。このようなコンピュータ装置は、上で述べたCPU2503、メモリ2501などのハードウエアとOS及びアプリケーションプログラムなどのプログラムとが有機的に協働することにより、上で述べたような各種機能を実現する。以上述べた本実施の形態をまとめると、以下のようになる。本実施の形態の第1の態様に係るタイミング検証支援装置は、A半導体集積回路全体についての回路データである第1の回路データを格納する記憶装置と、B記憶装置に格納されている第1の回路データにおいて、タイミング検証対象として指定された回路素子である指定回路素子と当該指定回路素子以外の部分との境界におけるタイミング検証を行う際にトレースすべきパスに含まれ且つ指定回路素子を含む複数の回路素子を特定する探索部と、C探索部によって特定された複数の回路素子についての回路データを含む、上記タイミング検証用の第2の回路データを生成し、記憶装置に格納する生成部とを有する。このような構成を採用することで、第1の回路データのサイズより小さい第2の回路データが生成されるため、当該第2の回路データを用いてメモリ容量の少ない装置でも上記のタイミング検証を実施できるようになる。また、上で述べた探索部が、指定回路素子に含まれる順序回路からデータパスを順方向及び逆方向に他の順序回路にたどり着くまでトレースすることによって回路素子を特定するデータパス探索部と、データパス探索部によって特定された順序回路のクロックパスに含まれる回路素子を特定するクロックパス探索部とを含むようにしてもよい。このようにデータパスをベースに先に回路素子を特定した上で、特定された回路素子のうち順序回路についてのクロックパスをベースに回路素子を特定すれば、目的の回路素子を効率的に特定できるようになる。なお、記憶装置から読み出された第1の回路データにおいて、第2の回路データに含めるべき回路素子端子を示すための第1のフラグと、当該第2の回路データに含めるべき回路素子端子に係る回路素子が順序回路であるか否かを示すための第2のフラグとを設けておくようにしてもよい。その際、上で述べたデータパス探索部は、指定回路素子に含まれる順序回路から他の順序回路にたどり着くまでのデータパス上の回路素子端子に係る第1のフラグをオンにセットし、当該第1のフラグをオンにセットした回路素子端子に係る回路素子が順序回路であれば第2のフラグをオンにセットするようにしてもよい。さらに、上で述べたクロックパス探索部は、第2のフラグがオンにセットされた順序回路のクロックパス上の回路素子端子に係る第1のフラグをオンにセットするようにしてもよい。また、上で述べた生成部は、記憶装置から読み出された第1の回路データから、第1のフラグがオフの回路素子端子についてのデータ及び全ての回路素子端子についてのデータが削除された回路素子についてのデータを削除することで第2の回路データを生成するようにしてもよい。このようにすれば、効率的に適切な回路素子に絞り込むことができる。また、第2の態様の実施の形態に係るタイミング検証支援装置は、A半導体集積回路全体についての回路データである第1の回路データを格納する記憶装置と、B記憶装置に格納されている第1の回路データに含まれ且つ半導体集積回路を機能単位で分割した複数の機能ブロックの境界をまたいで繋がれる順序回路間の回路素子群と当該回路素子群にクロックを供給するパスに含まれる回路素子群とを特定する探索部と、C探索部によって特定された回路素子群についての回路データを含む、複数の機能ブロックの境界についてのタイミング検証用の第2の回路データを生成し、記憶装置に格納する生成部とを有する。このようにすれば、一部の回路素子に着目するのではなく、第1の回路データ全体において複数の機能ブロックの境界についてタイミング検証を行う場合にも、メモリ容量が小さい装置で実施できるようになる。また、上で述べた探索部が、複数の機能ブロックの各々について、当該機能ブロックである第1の機能ブロック以外の第2の機能ブロックに含まれる順序回路からデータパスを順方向及び逆方向に他の順序回路にたどり着くまでトレースして第1の機能ブロック内部の回路素子を特定するデータパス探索部と、データパス探索部によって特定された順序回路のクロックパスに含まれる回路素子を特定するクロックパス探索部とを含むようにしても良い。このようにすれば、目的の回路素子を効率的に特定できるようになる。さらに、記憶装置から読み出された第1の回路データにおいて、第2の回路データに含めるべき回路素子端子を示すための第1のフラグと、当該第2の回路データに含めるべき回路素子端子に係る回路素子が順序回路であるか否かを示すための第2のフラグとを設けておくようにしてもよい。上で述べたデータパス探索部は、第2の機能ブロックに含まれる順序回路から他の順序回路にたどり着くまでのデータパス上の回路素子端子のうち第1の機能ブロックに含まれる回路素子端子に係る第1のフラグをオンにセットし、当該第1のフラグをオンにセットした回路素子端子に係る回路素子が順序回路であれば第2のフラグをオンにセットするようにしてもよい。また、上で述べたクロックパス探索部は、第2のフラグがオンにセットされた順序回路のクロックパス上の回路素子端子に係る第1のフラグをオンにセットするようにしてもよい。さらに、上で述べた生成部は、記憶装置から読み出された第1の回路データから、第1のフラグがオフの回路素子端子についてのデータ及び全ての回路素子端子についてのデータが削除された回路素子についてのデータを削除することで第2の回路データを生成するようにしてもよい。このようにすれば、効率的に適切な回路素子に絞り込むことができる。なお、上で述べたような処理をコンピュータに実施させるためのプログラムを作成することができ、当該プログラムは、例えばフレキシブルディスク、CD-ROMなどの光ディスク、光磁気ディスク、半導体メモリ例えばROM、ハードディスク等のコンピュータ読み取り可能な記憶媒体又は記憶装置に格納される。なお、処理途中のデータについては、RAM等の記憶装置に一時保管される。以上の実施例を含む実施形態に関し、さらに以下の付記を開示する。付記1半導体集積回路全体についての回路データである第1の回路データを格納する記憶装置と、前記記憶装置に格納されている前記第1の回路データにおいて、タイミング検証対象として指定された回路素子である指定回路素子と当該指定回路素子以外の部分との境界におけるタイミング検証を行う際にトレースすべきパスに含まれ且つ前記指定回路素子を含む複数の回路素子を特定する探索部と、前記探索部によって特定された前記複数の回路素子についての回路データを含む、前記タイミング検証用の第2の回路データを生成し、前記記憶装置に格納する生成部と、を有するタイミング検証支援装置。付記2前記探索部が、前記指定回路素子に含まれる順序回路からデータパスを順方向及び逆方向に他の順序回路にたどり着くまでトレースすることによって回路素子を特定するデータパス探索部と、前記データパス探索部によって特定された順序回路のクロックパスに含まれる回路素子を特定するクロックパス探索部と、を含む付記1記載のタイミング検証支援装置。付記3前記記憶装置から読み出された前記第1の回路データにおいて、前記第2の回路データに含めるべき回路素子端子を示すための第1のフラグと、当該第2の回路データに含めるべき回路素子端子に係る回路素子が順序回路であるか否かを示すための第2のフラグとを設けておき、前記データパス探索部は、前記指定回路素子に含まれる順序回路から他の順序回路にたどり着くまでのデータパス上の回路素子端子に係る第1のフラグをオンにセットし、当該第1のフラグをオンにセットした回路素子端子に係る回路素子が順序回路であれば第2のフラグをオンにセットし、前記クロックパス探索部は、前記第2のフラグがオンにセットされた順序回路のクロックパス上の回路素子端子に係る第1のフラグをオンにセットし、前記生成部は、前記記憶装置から読み出された前記第1の回路データから、前記第1のフラグがオフの回路素子端子についてのデータ及び全ての回路素子端子についてのデータが削除された回路素子についてのデータを削除することで前記第2の回路データを生成する付記2記載のタイミング検証支援装置。付記4半導体集積回路全体についての回路データである第1の回路データを格納する記憶装置と、前記記憶装置に格納されている前記第1の回路データに含まれ且つ前記半導体集積回路を機能単位で分割した複数の機能ブロックの境界をまたいで繋がれる順序回路間の回路素子群と当該回路素子群にクロックを供給するパスに含まれる回路素子群とを特定する探索部と、前記探索部によって特定された回路素子群についての回路データを含む、前記複数の機能ブロックの境界についてのタイミング検証用の第2の回路データを生成し、前記記憶装置に格納する生成部と、を有するタイミング検証支援装置。付記5前記探索部が、前記複数の機能ブロックの各々について、当該機能ブロックである第1の機能ブロック以外の第2の機能ブロックに含まれる順序回路からデータパスを順方向及び逆方向に他の順序回路にたどり着くまでトレースして前記第1の機能ブロック内部の回路素子を特定するデータパス探索部と、前記データパス探索部によって特定された順序回路のクロックパスに含まれる回路素子を特定するクロックパス探索部と、を含む付記4記載のタイミング検証支援装置。付記6前記記憶装置から読み出された前記第1の回路データにおいて、前記第2の回路データに含めるべき回路素子端子を示すための第1のフラグと、当該第2の回路データに含めるべき回路素子端子に係る回路素子が順序回路であるか否かを示すための第2のフラグとを設けておき、前記データパス探索部は、前記第2の機能ブロックに含まれる順序回路から他の順序回路にたどり着くまでのデータパス上の回路素子端子のうち前記第1の機能ブロックに含まれる回路素子端子に係る第1のフラグをオンにセットし、当該第1のフラグをオンにセットした回路素子端子に係る回路素子が順序回路であれば第2のフラグをオンにセットし、前記クロックパス探索部は、前記第2のフラグがオンにセットされた順序回路のクロックパス上の回路素子端子に係る第1のフラグをオンにセットし、前記生成部は、前記記憶装置から読み出された前記第1の回路データから、前記第1のフラグがオフの回路素子端子についてのデータ及び全ての回路素子端子についてのデータが削除された回路素子についてのデータを削除することで前記第2の回路データを生成する付記5記載のタイミング検証支援装置。付記7半導体集積回路全体についての回路データである第1の回路データを格納する記憶装置に格納されている前記第1の回路データにおいて、タイミング検証対象として指定された回路素子である指定回路素子と当該指定回路素子以外の部分との境界におけるタイミング検証を行う際にトレースすべきパスに含まれ且つ前記指定回路素子を含む複数の回路素子を特定するステップと、前記特定ステップにおいて特定された前記複数の回路素子についての回路データを含む、前記タイミング検証用の第2の回路データを生成し、前記記憶装置に格納するステップと、を、コンピュータに実行させるためのタイミング検証支援プログラム。付記8半導体集積回路全体についての回路データである第1の回路データを格納する記憶装置に格納されている前記第1の回路データに含まれ且つ前記半導体集積回路を機能単位で分割した複数の機能ブロックの境界をまたいで繋がれる順序回路間の回路素子群と当該回路素子群にクロックを供給するパスに含まれる回路素子群とを特定するステップと、前記特定ステップにおいて特定された回路素子群についての回路データを含む、前記複数の機能ブロックの境界についてのタイミング検証用の第2の回路データを生成し、前記記憶装置に格納するステップと、を、コンピュータに実行させるためのタイミング検証支援プログラム。