"第1のゲート電極と、前記第1のゲート電極上の酸化物半導体層と、前記酸化物半導体層上の第2のゲート電極と、を有するトランジスタを含み、前記第2のゲート電極の幅は、前記酸化物半導体層に形成されるチャネル形成領域の幅よりも大きく、前記第2のゲート電極は、前記チャネル形成領域を重なるように設けられ、前記酸化物半導体層は、インジウム、ガリウム、及び亜鉛と、インジウム、ガリウム、及び亜鉛とは異なる金属元素と、を含むことを特徴とする半導体装置。請求項1において、前記第2のゲート電極の幅は、前記第1のゲート電極の幅よりも大きいことを特徴とする半導体装置。請求項2において、前記第2のゲート電極は、前記第1のゲート電極を覆うように設けられていることを特徴とする半導体装置。請求項1乃至請求項3のいずれか一において、前記第2のゲート電極は、前記チャネル形成領域を覆うように設けられていることを特徴とする半導体装置。請求項1乃至請求項3のいずれか一において、前記第2のゲート電極は、前記酸化物半導体層を覆うように設けられていることを特徴とする半導体装置。請求項1乃至請求項5のいずれか一において、前記酸化物半導体層は、第1の領域と第2の領域とを有し、前記第2の領域は、前記トランジスタのソース電極またはドレイン電極と重なり、前記第1の領域の膜厚は、前記第2の領域の膜厚よりも薄いことを特徴とする半導体装置。請求項1乃至請求項6のいずれか一において、前記第1のゲート電極と前記第2のゲート電極には、同じ電位が与えられることを特徴とする半導体装置。請求項1乃至請求項6のいずれか一において、前記第1のゲート電極と前記第2のゲート電極には、異なる電位が与えられることを特徴とする半導体装置。酸化物半導体にチャネル形成領域を設ける薄膜トランジスタは、アモルファスシリコンを用いた薄膜トランジスタよりも高い電界効果移動度が得られている。酸化物半導体膜はスパッタリング法などによって300°C以下の温度で膜形成が可能であり、多結晶シリコンを用いた薄膜トランジスタよりも製造工程が簡単である。このような酸化物半導体を用いてガラス基板、プラスチック基板等に薄膜トランジスタを形成し、液晶ディスプレイ、エレクトロルミネセンスディスプレイ又は電子ペーパ等の表示装置への応用が期待されている。また、表示装置の表示領域を大型化すると、画素数が増加し、ゲート線数、及び信号線数が増加する。加えて、表示装置の高精細化に伴い、画素数が増加し、ゲート線数、及び信号線数が増加する。ゲート線数、及び信号線数が増加すると、それらを駆動するための駆動回路を有するICチップをボンディング等により実装することが困難となり、製造コストが増大する。そこで、画素部を駆動する駆動回路の少なくとも一部の回路に酸化物半導体を用いる薄膜トランジスタを用い、製造コストを低減することを課題の一とする。画素部を駆動する駆動回路の少なくとも一部の回路に酸化物半導体を用いる薄膜トランジスタを用いる場合、その薄膜トランジスタには、高い動特性オン特性や周波数特性f特性と呼ばれるが要求される。高い動特性オン特性を有する薄膜トランジスタを提供し、高速駆動することができる駆動回路を提供することを課題の一とする。また、本発明の一態様は、チャネルに酸化物半導体層を用い、信頼性の高い薄膜トランジスタを備えた半導体装置を提供することを課題の一つとする。酸化物半導体層の上下にゲート電極を設け、薄膜トランジスタのオン特性及び信頼性の向上を実現する。また、上下のゲート電極に加えるゲート電圧を制御することによって、しきい値電圧を制御することができる。上下のゲート電極を導通させて同電位としてもよいし、上下のゲート電極を別々の配線に接続させて異なる電位としてもよい。例えば、しきい値電圧をゼロまたはゼロに近づけ、駆動電圧を低減することで消費電力の低下を図ることができる。また、しきい値電圧を正としてエンハンスメント型トランジスタとして機能させることができる。また、しきい値電圧を負としてデプレッション型トランジスタとして機能させることもできる。例えば、エンハンスメント型トランジスタとデプレッション型トランジスタを組み合わせてインバータ回路以下、EDMOS回路というを構成し、駆動回路に用いることができる。駆動回路は、論理回路部と、スイッチ部またはバッファ部を少なくとも有する。論理回路部は上記EDMOS回路を含む回路構成とする。また、スイッチ部またはバッファ部は、オン電流を多く流すことができる薄膜トランジスタを用いることが好ましく、デプレッション型トランジスタ、または酸化物半導体層の上下にゲート電極を有する薄膜トランジスタを用いる。大幅に工程数を増やすことなく、同一基板上に異なる構造の薄膜トランジスタを作製することもできる。例えば、高速駆動させる駆動回路には、酸化物半導体層の上下にゲート電極を有する薄膜トランジスタを用いてEDMOS回路を構成し、画素部には、酸化物半導体層の下にのみゲート電極を有する薄膜トランジスタを用いてもよい。なお、nチャネル型TFTのしきい値電圧が正の場合は、エンハンスメント型トランジスタと定義し、nチャネル型TFTのしきい値電圧が負の場合は、デプレッション型トランジスタと定義し、本明細書を通してこの定義に従うものとする。また、酸化物半導体層の上方に設けるゲート電極の材料としては、特に導電膜であれば限定されず、アルミニウムAl、銅Cu、チタンTi、タンタルTa、タングステンW、モリブデンMo、クロムCr、Ndネオジム、Scスカンジウムから選ばれた元素、または上述した元素を成分とする合金を用いる。また、ゲート電極は、上述した元素を含む単層に限定されず、二層以上の積層を用いることができる。また、酸化物半導体層の上方に設けるゲート電極の材料として、画素電極と同じ材料透過型表示装置であれば、透明導電膜などを用いることができる。例えば、画素部において、薄膜トランジスタと電気的に接続する画素電極を形成する工程と同じ工程で、酸化物半導体層の上方に設けるゲート電極を形成することができる。こうすることで大幅に工程数を増やすことなく、酸化物半導体層の上下にゲート電極を設けた薄膜トランジスタを形成することができる。また、酸化物半導体層の上方にゲート電極を設けることによって、薄膜トランジスタの信頼性を調べるためのバイアス-熱ストレス試験以下、BT試験というにおいて、BT試験前後における薄膜トランジスタのしきい値電圧の変化量を低減することができる。即ち、酸化物半導体層の上方にゲート電極を設けることによって、信頼性を向上することができる。本明細書で開示する発明の構成は、絶縁表面上に第1のゲート電極と、第1のゲート電極上に第1の絶縁層と、第1の絶縁層上に酸化物半導体層と、酸化物半導体層上にソース電極またはドレイン電極と、ソース電極またはドレイン電極を覆う第2の絶縁層と、第2の絶縁層上に第2のゲート電極とを有し、酸化物半導体層は、ソース電極またはドレイン電極と重なる領域よりも膜厚の薄い領域を有し、第2の絶縁層は、酸化物半導体層の膜厚の薄い領域と接することを特徴とする半導体装置である。上記構成は、上記課題の少なくとも一つを解決する。上記構成において、第2のゲート電極の幅は、第1のゲート電極の幅よりも広くすることで酸化物半導体層全体に第2のゲート電極からゲート電圧を印加することができる。或いは、上記構成において、第1のゲート電極の幅は、第2のゲート電極の幅よりも狭くすることで、ソース電極またはドレイン電極と重なる面積を縮小して寄生容量を小さくすることができる。さらに、第1のゲート電極の幅は、酸化物半導体層の膜厚の薄い領域の幅よりも広く、第2のゲート電極の幅は、酸化物半導体層の膜厚の薄い領域の幅よりも狭くすることで、ソース電極またはドレイン電極と重ならないようにして寄生容量を更に低減する構成としてもよい。また、他の発明の構成は、画素部と駆動回路とを有し、画素部は、少なくとも第1の酸化物半導体層を有する第1の薄膜トランジスタを有し、駆動回路は、少なくとも第2の酸化物半導体層を有する第2の薄膜トランジスタと、第3の酸化物半導体層を有する第3の薄膜トランジスタとを有するEDMOS回路を有し、第3の薄膜トランジスタは、第3の酸化物半導体層の下方に第1のゲート電極と、第3の酸化物半導体層の上方に第2のゲート電極とを有する半導体装置である。上記構成において、画素部の第1の薄膜トランジスタは画素電極と電気的に接続し、画素電極は、駆動回路の第2のゲート電極と同じ材料とすることで、工程数を増やすことなく作製することができる。上記構成において、画素部の第1の薄膜トランジスタは画素電極と電気的に接続し、画素電極は、駆動回路の第2のゲート電極と異なる材料とし、例えば、画素電極を透明導電膜とし、第2のゲート電極をアルミニウム膜とすることで、駆動回路の第2のゲート電極の低抵抗化を図ることができる。また、駆動回路の第3の酸化物半導体層は、第1の絶縁層を介して第1のゲート電極と重なり、且つ、第2の絶縁層を介して第2のゲート電極と重なる、所謂、デュアルゲート構造である。また、駆動回路を有する半導体装置としては、液晶表示装置の他に、発光素子を用いた発光表示装置や、電気泳動表示素子を用いた電子ペーパーとも称される表示装置が挙げられる。なお、本明細書中における表示装置とは、画像表示デバイス、発光デバイス、もしくは光源照明装置含むを指す。また、コネクター、例えばFPCFlexibleprintedcircuitもしくはTABTapeAutomatedBondingテープもしくはTCPTapeCarrierPackageが取り付けられたモジュール、TABテープやTCPの先にプリント配線板が設けられたモジュール、または表示素子にCOGChipOnGlass方式によりIC集積回路が直接実装されたモジュールも全て表示装置に含むものとする。発光素子を用いた発光表示装置においては、画素部に複数の薄膜トランジスタを有し、画素部において、ある薄膜トランジスタのゲート電極と他のトランジスタのソース配線、或いはドレイン配線を電気的に接続させる箇所を有している。また、薄膜トランジスタは静電気などにより破壊されやすいため、ゲート線またはソース線に対して、駆動回路保護用の保護回路を同一基板上に設けることが好ましい。保護回路は、酸化物半導体を用いた非線形素子を用いて構成することが好ましい。本明細書中で用いる酸化物半導体は、InMO3ZnOmm>0で表記される薄膜を形成し、その薄膜を半導体層として用いた薄膜トランジスタを作製する。なお、Mは、Ga、Fe、Ni、Mn及びCoから選ばれた一の金属元素又は複数の金属元素を示す。例えばMとして、Gaの場合があることの他、GaとNi又はGaとFeなど、Ga以外の上記金属元素が含まれる場合がある。また、上記酸化物半導体において、Mとして含まれる金属元素の他に、不純物元素としてFe、Niその他の遷移金属元素、又は該遷移金属の酸化物が含まれているものがある。本明細書においては、この薄膜をIn-Ga-Zn-O系非単結晶膜とも呼ぶ。In-Ga-Zn-O系非単結晶膜は、スパッタ法で成膜した後、200°C~500°C、代表的には300~400°Cで10分~100分加熱を行った。なお、分析したIn-Ga-Zn-O系非単結晶膜の結晶構造は、アモルファス構造がXRDの分析では観察される。In-Ga-Zn-O系非単結晶膜で代表される酸化物半導体は、エネルギーギャップEgが広い材料であるため、酸化物半導体層の上下に2つのゲート電極を設けてもオフ電流の増大を抑えることができる。なお、第1、第2として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。ゲート線駆動回路またはソース線駆動回路などの周辺回路、または画素部に、上下を2つのゲート電極に挟まれた酸化物半導体を用いた薄膜トランジスタで形成することにより、製造コストを低減する。また、上下を2つのゲート電極に挟まれた酸化物半導体を用いた薄膜トランジスタによって、BT試験において、BT試験前後における薄膜トランジスタのしきい値電圧の変化量を低減することができる。即ち、上下を2つのゲート電極に挟まれた酸化物半導体を用いた薄膜トランジスタによって、信頼性を向上することができる。本実施形態について、以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。実施の形態1図1Aに駆動回路に用いる第1の薄膜トランジスタ430と、画素部に用いる第2の薄膜トランジスタ170とを同一基板上に設ける例を示す。なお、図1Aは表示装置の断面図の一例である。画素部と駆動回路は、同一基板上に形成し、画素部においては、マトリクス状に配置したエンハンスメント型トランジスタである第2の薄膜トランジスタ170を用いて画素電極110への電圧印加のオンオフを切り替える。この画素部に配置する第2の薄膜トランジスタ170は、酸化物半導体層103を用いており、第2の薄膜トランジスタの電気特性は、ゲート電圧±20Vにおいて、オンオフ比が109以上であるため表示のコントラストを向上させることができ、さらにリーク電流が少ないため低消費電力駆動を実現することができる。オンオフ比とは、オフ電流とオン電流の比率ION/IOFFであり、大きいほどスイッチング特性に優れていると言え、表示のコントラスト向上に寄与する。なお、オン電流とは、トランジスタがオン状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。また、オフ電流とは、トランジスタがオフ状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、n型のトランジスタの場合には、ゲート電圧がトランジスタのしきい値電圧よりも低いときにソース電極とドレイン電極との間に流れる電流である。このように、高コントラスト、及び低消費電力駆動を実現するためには、画素部にエンハンスメント型トランジスタを用いることが好ましい。駆動回路においては、酸化物半導体層405の下方に第1のゲート電極401と、酸化物半導体層405の上方に第2のゲート電極470とを有する薄膜トランジスタ430を少なくとも一つ用いる。この第2のゲート電極470はバックゲート電極とも呼べる。バックゲート電極を形成することによって、薄膜トランジスタの信頼性を調べるためのバイアス-熱ストレス試験以下、BT試験というにおいて、BT試験前後における薄膜トランジスタのしきい値電圧の変化量を低減することができる。この薄膜トランジスタ430の構造を図1Aを用いて説明する。絶縁表面を有する基板400上に設けられた第1のゲート電極401は、第1のゲート絶縁層403に覆われ、第1のゲート電極401と重なる第1のゲート絶縁層403上には酸化物半導体層405を有する。酸化物半導体層405上には、第1配線409または第2配線410が設けられる。酸化物半導体層405は、ソース電極またはドレイン電極として機能する第1配線409または第2配線410と重なる領域の膜厚よりも膜厚の薄い領域を有している。この酸化物半導体層405における膜厚の薄い領域上に接して第2のゲート絶縁層412を有する。また、第2のゲート絶縁層412上に第2のゲート電極470を有する。酸化物半導体層405は、例えば、In2O3:Ga2O3:ZnO=1:1:1としたターゲットIn:Ga:Zn=1:1:0.5を用い、スパッタ法でのアルゴンガス流量を10sccm、酸素を5sccmとする条件で成膜する。また、酸化物半導体層405と第1配線409との間にはn層406aを設け、酸化物半導体層405と第2配線410との間にはn層406bを設ける。本実施の形態では、ソース領域又はドレイン領域として機能するn層406a、406b、は、In-Ga-Zn-O系非単結晶膜であり、酸化物半導体層405の成膜条件とは異なる成膜条件で形成され、より低抵抗な酸化物半導体層である。例えば、スパッタ法でのアルゴンガス流量を40sccmとした条件で得られる酸化物半導体層で形成したn層406a、406bは、n型の導電型を有し、活性化エネルギーΔEが0.01eV以上0.1eV以下である。なお、本実施の形態では、n層406a、406bは、In-Ga-Zn-O系非単結晶膜であり、少なくともアモルファス成分を含んでいるものとする。n層406a、406bは非晶質構造の中に結晶粒ナノクリスタルを含む場合がある。このn層406a、406b中の結晶粒ナノクリスタルは直径1nm~10nm、代表的には2nm~4nm程度である。また、第1のゲート電極401と第2のゲート電極470とを電気的に接続して同電位としてもよい。同電位とすると、酸化物半導体層の上下からゲート電圧を印加することができるため、オン状態において流れる電流を大きくすることができる。また、しきい値電圧をマイナスにシフトするための制御信号線を第1のゲート電極401、或いは第2のゲート電極470のいずれか一方と電気的に接続することによってデプレッション型のTFTとすることができる。また、しきい値電圧をプラスにシフトするための制御信号線を第1のゲート電極401、或いは第2のゲート電極470のいずれか一方と電気的に接続することによってエンハンスメント型のTFTとすることができる。また、駆動回路に用いる2つの薄膜トランジスタの組み合わせは特に限定されず、1つのゲート電極を有する薄膜トランジスタをデプレッション型TFTとして用い、2つのゲート電極を有する薄膜トランジスタをエンハンスメント型TFTとして用いてもよい。その場合には、画素部の薄膜トランジスタとして、ゲート電極を酸化物半導体層の上下にそれぞれ有する構造とする。また、画素部の薄膜トランジスタとして、ゲート電極を酸化物半導体層の上下にそれぞれ有する構造とし、駆動回路のエンハンスメント型TFTとして、ゲート電極を酸化物半導体層の上下にそれぞれ有する構造とし、駆動回路のデプレッション型TFTとしてゲート電極を酸化物半導体層の上下にそれぞれ有する構造としてもよい。その場合には、しきい値電圧を制御するための制御信号線を上下どちらか一方のゲート電極に電気的に接続させ、その接続したゲート電極がしきい値を制御する構成とする。なお、図1Aにおいては、第2のゲート電極470は、画素部の画素電極110と同じ材料、例えば透過型の液晶表示装置であれば、透明導電膜を用いて工程数を低減しているが、特に限定されない。また、第2のゲート電極470の幅は、第1のゲート電極401の幅よりも広く、さらに酸化物半導体層の幅よりも広い例を示しているが特に限定されない。なお、第1のゲート電極401は、酸化物半導体層の膜厚の薄い領域の幅よりも広い。第2のゲート電極の材料及び幅が図1Aと異なる例を図1Bに示す。また、図1Bは有機発光素子或いは無機発光素子と接続する第2の薄膜トランジスタ170を画素部に有する表示装置の例である。図1Bにおいては、薄膜トランジスタ432の第2のゲート電極として機能する電極471の材料は金属材料アルミニウムAlや銅Cu、チタンTi、タンタルTa、タングステンW、モリブデンMo、クロムCr、ネオジムNd、スカンジウムScから選ばれた元素、または上述した元素を成分とする合金を用い、断面における電極471の幅は図1Aの第2のゲート電極470よりも狭い。また、電極471の幅は酸化物半導体層の幅よりも狭い。幅を狭くすることによって第1配線409、及び第2配線410と第2のゲート絶縁層412を介して重なる面積を低減することができ、寄生容量を小さくすることができる。ただし、図1Bにおいては、電極471の幅は、酸化物半導体層の膜厚の薄い領域の幅よりも広い。発光素子は、少なくとも第1の電極472と発光層475と第2の電極474とを有する。図1Bにおいては、電極471は、画素部の第1の電極472と同じ材料、例えば、アルミニウムなどを用いて工程数を低減しているが、特に限定されない。また、図1Bにおいて絶縁層473は、隣り合う画素の第1の電極との絶縁を図るための隔壁として機能する。また、第2のゲート電極の材料及び幅が図1Aと異なる例を図1Cに示す。図1Cにおいては、薄膜トランジスタ433の第2のゲート電極として機能する電極476の材料は金属材料アルミニウムAlや銅Cu、チタンTi、タンタルTa、タングステンW、モリブデンMo、クロムCr、ネオジムNd、スカンジウムScから選ばれた元素、または上述した元素を成分とする合金を用い、断面における第2のゲート電極の幅は図1Bよりも狭い。図1Bよりもさらに幅を狭くすることによって第1配線409、及び第2配線410と第2のゲート絶縁層412を介して重ならないようにすることができ、さらに寄生容量を小さくすることができる。図1Cに示す電極476の幅は、酸化物半導体層の膜厚の薄い領域の幅よりも狭い。このように狭い幅の電極476を形成する場合には、ウェットエッチングなどを用いてレジストマスク端部よりも内側に電極476の両端が位置する工程とすることが好ましい。ただし、図1Cにおいては画素電極110と異なる金属材料を用いるため、電極476の形成のためのフォトリソグラフィー工程が1回増加し、マスク数も1枚追加することとなる。液晶表示装置や発光表示装置や電子ペーパーに用いるゲート線駆動回路またはソース線駆動回路などの周辺回路、または画素部に対して、上下を2つのゲート電極に挟まれた酸化物半導体を用いた薄膜トランジスタを用い、高速駆動や、低消費電力化を図ることができる。また、工程数を大幅に増加させることなく、同一基板上に画素部と駆動回路との両方を設けることができる。同一基板上に、画素部以外の様々な回路を設けることにより、表示装置の製造コストを低減することができる。実施の形態2実施の形態1では駆動回路の薄膜トランジスタとして一つの薄膜トランジスタを説明したが、ここでは、2つのnチャネル型の薄膜トランジスタを用いて駆動回路のインバータ回路を構成する例を基に以下に説明する。図2Aに示す薄膜トランジスタは、実施の形態1の図1Aに示した薄膜トランジスタ430と同一であるため、同じ部分には同じ符号を用いて説明する。画素部を駆動するための駆動回路は、インバータ回路、容量、抵抗などを用いて構成する。2つのnチャネル型TFTを組み合わせてインバータ回路を形成する場合、エンハンスメント型トランジスタとデプレッション型トランジスタとを組み合わせて形成する場合以下、EDMOS回路というと、エンハンスメント型TFT同士で形成する場合以下、EEMOS回路というがある。駆動回路のインバータ回路の断面構造を図2Aに示す。なお、図2に示す薄膜トランジスタ430、第2の薄膜トランジスタ431は、ボトムゲート型薄膜トランジスタであり、半導体層上にソース領域又はドレイン領域を介して配線が設けられている薄膜トランジスタの例である。図2Aにおいて、基板400上に第1のゲート電極401及びゲート電極402を設ける。第1のゲート電極401及びゲート電極402の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。例えば、第1のゲート電極401及びゲート電極402の2層の積層構造としては、アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。3層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金またはアルミニウムとチタンの合金と、窒化チタン層またはチタン層とを積層した積層とすることが好ましい。また、第1のゲート電極401及びゲート電極402を覆う第1のゲート絶縁層403上には、酸化物半導体層405と、第2の酸化物半導体層407とを設ける。酸化物半導体層405上には第1配線409、及び第2配線410を設け、第2の配線410は、第1のゲート絶縁層403に形成されたコンタクトホール404を介してゲート電極402と直接接続する。また、第2の酸化物半導体層407上には第3配線411を設ける。薄膜トランジスタ430は、第1のゲート電極401と、第1のゲート絶縁層403を介して第1のゲート電極401と重なる酸化物半導体層405とを有し、第1配線409は、負の電圧VDLが印加される電源線負電源線である。この電源線は、接地電位の電源線接地電源線としてもよい。また、第2の薄膜トランジスタ431は、ゲート電極402と、第1のゲート絶縁層403を介してゲート電極402と重なる第2の酸化物半導体層407とを有し、第3配線411は、正の電圧VDHが印加される電源線正電源線である。また、第2の酸化物半導体層407と第2配線410との間にはn層408aを設け、第2の酸化物半導体層407と第3配線411との間にはn層408bを設ける。また、駆動回路のインバータ回路の上面図を図2Cに示す。図2Cにおいて、鎖線Z1-Z2で切断した断面が図2Aに相当する。また、EDMOS回路の等価回路を図2Bに示す。図2Aに示す回路接続は、図2Bに相当し、薄膜トランジスタ430をエンハンスメント型のnチャネル型トランジスタとし、第2の薄膜トランジスタ431をデプレッション型のnチャネル型トランジスタとする例である。薄膜トランジスタ430をエンハンスメント型のnチャネル型トランジスタとするため、本実施の形態では、酸化物半導体層405上に第2のゲート絶縁層412と、該第2のゲート絶縁層412上に第2のゲート電極470を設け、第2のゲート電極470に印加する電圧によって薄膜トランジスタ430のしきい値制御を行う。また、第2のゲート絶縁層412は、第2の酸化物半導体層407を覆う保護層としても機能する。なお、図2A及び図2Cでは、第2の配線410は、第1のゲート絶縁層403に形成されたコンタクトホール404を介してゲート電極402と直接接続する例を示したが、特に限定されず、接続電極を別途設けて第2の配線410とゲート電極402とを電気的に接続させてもよい。また、本実施の形態は、実施の形態1と自由に組み合わせることができる。実施の形態3本実施の形態では、表示装置について、ブロック図等を参照して説明する。図3Aは、アクティブマトリクス型液晶表示装置のブロック図の一例を示す。図3Aに示す液晶表示装置は、基板300上に表示素子を備えた画素を複数有する画素部301と、各画素のゲート電極に接続された走査線を制御する走査線駆動回路302と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路303と、を有する。図3Bは、アクティブマトリクス型発光表示装置のブロック図の一例を示す。図3Bに示す発光表示装置は、基板310上に表示素子を備えた画素を複数有する画素部311と、各画素のゲート電極に接続された走査線を制御する第1の走査線駆動回路312及び第2の走査線駆動回路313と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路314と、を有する。一つの画素にスイッチング用TFTThinFilmTransistor。以下、TFTという。と電流制御用TFTの2つを配置する場合、図3Bに示す発光表示装置では、スイッチング用TFTのゲート電極に接続された第1の走査線に入力される信号を第1の走査線駆動回路312で生成し、電流制御用TFTのゲート電極に接続された第2の走査線に入力される信号を第2の走査線駆動回路313で生成する。ただし、第1の走査線に入力される信号と、第2の走査線に入力される信号とを、一の走査線駆動回路で生成する構成としても良い。また、例えば、スイッチング素子が有するTFTの数によって、スイッチング素子の動作を制御するのに用いられる第1の走査線が、各画素に複数設けられていてもよい。この場合、複数の第1の走査線に入力される信号を、全て1つの走査線駆動回路で生成しても良いし、複数の走査線駆動回路を設けてこれらの各々で生成しても良い。なお、ここでは、走査線駆動回路302、第1の走査線駆動回路312、第2の走査線駆動回路313、及び信号線駆動回路303、314を表示装置に作製する形態を示したが、走査線駆動回路302、第1の走査線駆動回路312、または第2の走査線駆動回路313の一部をIC等の半導体装置で実装してもよい。また、信号線駆動回路303、314の一部をIC等の半導体装置で実装してもよい。図4は、表示装置を構成する、信号入力端子321、走査線323、信号線324、非線形素子を含む保護回路及び画素部の位置関係を説明する図である。絶縁表面を有する基板320上には走査線323と信号線324が交差して配置され、画素部327が構成されている。なお、画素部327は、図3に示す画素部301と画素部311に相当する。画素部301は、信号線駆動回路303から列方向に伸張して配置された複数の信号線S1~Sm図示せず。により信号線駆動回路303と接続され、走査線駆動回路302から行方向に伸張して配置された複数の走査線G1~Gn図示せず。により走査線駆動回路302と接続され、信号線S1~Sm並びに走査線G1~Gnに対応してマトリクス状に配置された複数の画素図示せず。を有する。そして、各画素は、信号線Sj信号線S1~Smのうちいずれか一、走査線Gi走査線G1~Gnのうちいずれか一と接続される。画素部327は複数の画素328がマトリクス状に配列して構成されている。画素328は、走査線323と信号線324に接続する画素TFT329、保持容量部330、画素電極331を含んで構成されている。ここで示す画素構成において、保持容量部330では、一方の電極と画素TFT329が接続され、他方の電極と容量線332が接続される場合を示している。また、画素電極331は表示素子液晶素子、発光素子、コントラスト媒体電子インク等を駆動する一方の電極を構成する。これらの表示素子の他方の電極はコモン端子333に接続されている。保護回路は、画素部327と、信号線入力端子322との間に配設されている。また、走査線駆動回路と、画素部327の間に配設されている。本実施の形態では、複数の保護回路を配設して、走査線323、信号線324及び容量バス線337に静電気等によりサージ電圧が印加され、画素TFT329等が破壊されないように構成されている。そのため、保護回路にはサージ電圧が印加されたときに、コモン配線に電荷を逃がすように構成されている。本実施の形態では、走査線323側に保護回路334、信号線324側に保護回路335、容量バス線337に保護回路336を配設する例を示している。ただし、保護回路の配設位置はこれに限定されない。また、走査線駆動回路をIC等の半導体装置で実装しない場合は、走査線323側に保護回路334を設けなくとも良い。これらの回路の各々に実施の形態1または実施の形態2に示したTFTを用いることで、以下の利点がある。駆動回路は、論理回路部と、スイッチ部またはバッファ部とに大別される。論理回路部に設けるTFTは閾値電圧を制御することが可能な構成であるとよい。一方で、スイッチ部またはバッファ部に設けるTFTはオン電流が大きいことが好ましい。実施の形態1または実施の形態2に示したTFTを有する駆動回路を設けることで、論理回路部に設けるTFTの閾値電圧の制御が可能となり、スイッチ部またはバッファ部に設けるTFTのオン電流を大きくすることが可能となる。更には、駆動回路が占有する面積を小さくし、狭額縁化にも寄与する。また、走査線駆動回路を構成するシフトレジスタ回路について以下に説明する。図5に示すシフトレジスタ回路は、フリップフロップ回路351を複数有し、制御信号線352、制御信号線353、制御信号線354、制御信号線355、制御信号線356、及びリセット線357を有する。図5のシフトレジスタ回路に示すように、フリップフロップ回路351では、初段の入力端子INに、制御信号線352を介して、スタートパルスSSPが入力され、次段以降の入力端子INに前段のフリップフロップ回路351の出力信号端子SOUTが接続されている。また、N段目Nは自然数である。のリセット端子RESは、N3段目のフリップフロップ回路の出力信号端子Soutとリセット線357を介して接続されている。N段目のフリップフロップ回路351のクロック端子CLKには、制御信号線353を介して、第1のクロック信号CLK1が入力されると仮定すると、N1段目のフリップフロップ回路351のクロック端子CLKには、制御信号線354を介して、第2のクロック信号CLK2が入力される。また、N2段目のフリップフロップ回路351のクロック端子CLKには、制御信号線355を介して、第3のクロック信号CLK3が入力される。また、N3段目のフリップフロップ回路351のクロック端子CLKには、制御信号線356を介して、第4のクロック信号CLK4が入力される。そして、N4段目のフリップフロップ回路351のクロック端子CLKには、制御信号線353を介して、第1のクロック信号CLK1が入力される。また、N段目のフリップフロップ回路351は、ゲート出力端子Goutより、N段目のフリップフロップ回路の出力SRoutNを出力する。なお、フリップフロップ回路351と、電源及び電源線との接続を図示していないが、各フリップフロップ回路351には電源線を介して電源電位Vdd及び電源電位GNDが供給されている。なお、本明細書で説明する電源電位は、基準電位を0Vとした場合の、電位差に相当する。そのため、電源電位のことを電源電圧、または電源電圧のことを電源電位と呼ぶこともある。なお、本明細書において、AとBとが接続されている、とは、AとBとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、AとBとが電気的に接続されているとは、AとBとの間に何らかの電気的作用を有する対象物が存在するとき、対象物を介してAとBとが概略同一ノードとなる場合を表すものとする。具体的には、TFTのようなスイッチング素子を介してAとBとが接続され、該スイッチング素子の導通によって、AとBとが概略同電位となる場合や、抵抗素子を介してAとBとが接続され、該抵抗素子の両端に発生する電位差が、AとBとを含む回路の動作に影響しない程度となっている場合等、回路動作を考えた場合にAとBとを同一ノードとして捉えて差し支えない状態である場合を表す。次に、図6に、図5で示したシフトレジスタ回路が有するフリップフロップ回路351の一形態を示す。図6に示すフリップフロップ回路351は、論理回路部361と、スイッチ部362と、を有する。論理回路部361は、TFT363乃至TFT368を有する。また、スイッチ部362は、TFT369乃至TFT372を有している。なお論理回路部とは、外部より入力される信号に応じて後段の回路であるスイッチ部に出力する信号を切り替えるための回路である。また、スイッチ部とは、外部及び制御回路部から入力される信号に応じてスイッチとなるTFTのオンまたはオフの切り替え、当該TFTのサイズ及び構造に応じた電流を出力するための回路である。フリップフロップ回路351において、入力端子INはTFT364のゲート端子、及びTFT367のゲート端子に接続されている。リセット端子RESは、TFT363のゲート端子に接続されている。クロック端子CLKは、TFT369の第1端子、及びTFT371の第1端子に接続されている。電源電位Vddが供給される電源線は、TFT364の第1端子、並びにTFT366のゲート端子及び第2端子に接続されている。電源電位GNDが供給される電源線は、TFT363の第2端子、TFT365の第2端子、TFT367の第2端子、TFT368の第2端子、TFT370の第2端子、及びTFT372の第2端子に接続されている。また、TFT363の第1端子、TFT364の第2端子、TFT365の第1端子、TFT368のゲート端子、TFT369のゲート端子、及びTFT371のゲート端子は互いに接続されている。また、TFT366の第1端子は、TFT365のゲート端子、TFT367の第1端子、TFT368の第1端子、TFT370のゲート端子、及びTFT372のゲート端子に接続されている。また、ゲート出力端子Goutは、TFT369の第2端子、及びTFT370の第1端子に接続されている。出力信号端子Soutは、TFT371の第2端子、及びTFT372の第1端子に接続されている。なお、ここでは、TFT363乃至TFT372が、すべてN型TFTである場合についての説明を行う。なお、TFTは、ゲートと、ドレインと、ソースと、を含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル形成領域を有し、ドレイン領域とチャネル形成領域とソース領域とを介して電流を流すことができる。ここで、ソースとドレインは、TFTの構造や動作条件等によって入れ替わることがあるため、いずれがソースであり、いずれがドレインであるかを特定することが困難である。そこで、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばず、例えば、それぞれを第1端子、第2端子と表記する場合もある。また、この場合に、ゲートとして機能する端子については、ゲート端子と表記する。次に、図6に示したフリップフロップ回路351のレイアウト図の一例を図7に示す。図7のフリップフロップ回路は、電源電位Vddが供給される電源線381、リセット線382、制御信号線353、制御信号線354、制御信号線355、制御信号線356、制御信号線383、電源電位GNDが供給される電源線384、論理回路部361、及びスイッチ部362を有する。論理回路部361は、TFT363乃至TFT368を有する。また、スイッチ部362は、TFT369乃至TFT372を有している。また、図7では、ゲート出力端子Goutに接続される配線、出力信号端子Soutに接続される配線についても示している。図7中では、半導体層385、第1の配線層386、第2の配線層387、第3の配線層388、コンタクトホール389について示している。なお、第1の配線層386は、ゲート電極を形成する層により形成し、第2の配線層387は、TFTのソース電極又はドレイン電極を形成する層により形成し、第3の配線層388は、画素部における画素電極を形成する層により形成すればよい。ただし、これに限定されず、例えば第3の配線層388を、画素電極を形成する層とは別の配線層として形成しても良い。なお、図7中の各回路素子間の接続関係は、図6で説明した通りである。なお、図7では、第1のクロック信号が入力されるフリップフロップ回路について示しているため、制御信号線354乃至制御信号線356との接続については図示されていない。図7のフリップフロップ回路のレイアウト図において、論理回路部361が有するTFT366またはTFT367のしきい値電圧を制御することで、EDMOS回路373を構成することができる。代表的には、TFT366をデプレッション型とし、TFT367をエンハンスメント型としたEDMOS回路373で構成し、スイッチ部362が有するTFT369乃至TFT372をデュアルゲート型のTFT、またはデプレッション型のTFTとする。なお、図6において、EDMOS回路373におけるTFT366とTFT367は図2に示したEDMOS回路とは、デプレッション型のTFTのゲート電極の接続位置が異なっている。TFT366またはTFT367をデュアルゲート型のTFTで形成し、バックゲート電極の電位を制御することで、デプレッション型のTFT、或いはエンハンスメント型のTFTとすることができる。図7では、TFT366のしきい値電圧を制御するためのバックゲート電極と同電位の制御信号線390を別途設けて、デプレッション型としている。TFT366はデュアルゲート型のTFTであり、バックゲート電極の電位は、ゲート電極に印加される電源電位Vddが供給される電源線381とは異なる電位である。図7においては、TFT369~372は、デュアルゲート型のTFTであり、バックゲート電極とゲート電極が同電位である例であり、バックゲート電極の電位は、ゲート電極に印加される電源電位Vddが供給される電源線と同じ電位である。このようにして、表示装置の画素部および駆動回路に配置するTFTを酸化物半導体層を用いたnチャネル型TFTのみで形成することができる。また、論理回路部361におけるTFT366は電源電位Vddに応じて電流を流すためのTFTであり、TFT366をデュアルゲート型TFTまたはデプレッション型のTFTとして、流れる電流を大きくすることにより、性能を低下させることなく、TFTの小型化を図ることができる。また、スイッチ部362を構成するTFTにおいて、TFTを流れる電流量を大きくし、且つオンとオフの切り替えを高速に行うことができるため、性能を低下させることなくTFTが占める面積を縮小することができる。従って、該TFTにより構成される回路が占める面積を縮小することもできる。なお、スイッチ部362におけるTFT369乃至TFT372は、図示するように半導体層385を第1の配線層386及び第3の配線層388で挟むようにレイアウトして、デュアルゲート型TFTを形成すればよい。また、図7では、デュアルゲート型TFTが、半導体層385を第1の配線層386と、コンタクトホール389により第1の配線層386に接続されて同電位となった第3の配線層388と、により挟まれて構成される例を示したが、この構成に限定されない。例えば、第3の配線層388に対して、別途制御信号線を設け、第3の配線層388の電位を第1の配線層386から独立して制御する構成としてもよい。なお、図7に示すフリップフロップ回路のレイアウト図において、TFT363乃至TFT372のチャネル形成領域の形状をU字型コの字型又は馬蹄型にしてもよい。また、図7中では、各TFTのサイズを等しくしているが、後段の負荷の大きさに応じて出力信号端子Soutまたはゲート出力端子Goutに接続される各TFTの大きさを適宜変更しても良い。次に、図8に示すタイミングチャートを用いて、図5に示すシフトレジスタ回路の動作について説明する。図8は、図5に示した制御信号線352乃至制御信号線356にそれぞれ供給されるスタートパルスSSP、第1のクロック信号CLK1乃至第4のクロック信号CLK4、及び1段目乃至5段目のフリップフロップ回路の出力信号端子Soutから出力されるSout1乃至Sout5について示している。なお、図8の説明では、図6及び図7において各素子に付した符号を用いる。なお、図8は、フリップフロップ回路が有するTFTのそれぞれが、N型TFTの場合のタイミングチャートである。また第1のクロック信号CLK1及び第4のクロック信号CLK4は図示するように1/4波長点線にて区分けした一区間ずつシフトした構成となっている。まず、期間T1において、1段目のフリップフロップ回路には、スタートパルスSSPがHレベルで入力され、論理回路部361はスイッチ部のTFT369及びTFT371をオンし、TFT370及びTFT372をオフにする。このとき、第1のクロック信号CLK1はLレベルであるため、Sout1はLレベルである。なお、期間T1において、2段目以降のフリップフロップ回路には、IN端子に信号が入力されないため、動作することなくLレベルを出力している。なお、初期状態では、シフトレジスタ回路の各フリップフロップ回路は、Lレベルを出力するものとして説明を行う。次に、期間T2において、1段目のフリップフロップ回路では、期間T1と同様に、論理回路部361がスイッチ部362の制御を行う。期間T2では、第1のクロック信号CLK1はHレベルとなるため、Sout1はHレベルとなる。また、期間T2では、2段目のフリップフロップ回路には、Sout1がHレベルでIN端子に入力され、論理回路部361がスイッチ部のTFT369及びTFT371をオンし、TFT370及びTFT372をオフする。このとき、第2のクロック信号CLK2はLレベルであるため、Sout2はLレベルである。なお、期間T2において、3段目以降のフリップフロップ回路には、IN端子に信号が入力されないため、動作することなくLレベルを出力している。次に、期間T3において、1段目のフリップフロップ回路では、期間T2の状態を保持するように論理回路部361がスイッチ部362の制御を行う。そのため、期間T3では、第1のクロック信号CLK1はHレベルであり、Sout1はHレベルとなる。また、期間T3において、2段目のフリップフロップ回路では、期間T2と同様に、論理回路部361がスイッチ部362の制御を行う。期間T3では、第2のクロック信号CLK2はHレベルであるため、Sout2はHレベルである。また、期間T3の3段目のフリップフロップ回路には、Sout2がHレベルでIN端子に入力され、論理回路部361がスイッチ部のTFT369及び371をオンし、TFT370及び372をオフにする。このとき、第3のクロック信号CLK3はLレベルであるため、Sout3はLレベルである。なお、期間T3において、4段目以降のフリップフロップ回路には、IN端子に信号が入力されないため、動作することなくLレベルを出力している。次に、期間T4において、1段目のフリップフロップ回路では、期間T3の状態を保持するように論理回路部361がスイッチ部362の制御を行う。そのため、期間T4において、第1のクロック信号CLK1はLレベルであり、Sout1はLレベルとなる。また、期間T4において、2段目のフリップフロップ回路では、期間T3の状態を保持するように論理回路部361がスイッチ部362の制御を行う。そのため、期間T4において、第2のクロック信号CLK2はHレベルであり、Sout2はHレベルとなる。また、期間T4において、3段目のフリップフロップ回路では、期間T3と同様に、論理回路部361がスイッチ部362の制御を行う。期間T4では、第3のクロック信号CLK3はHレベルであるため、Sout3はHレベルである。また、期間T4の4段目のフリップフロップ回路には、Sout3がHレベルでIN端子に入力され、論理回路部361がスイッチ部362のTFT369及びTFT371をオンし、TFT370及びTFT372をオフにする。このとき、第4のクロック信号CLK4はLレベルであるため、Sout4はLレベルである。なお、期間T4において、5段目以降のフリップフロップ回路には、IN端子に信号が入力されないため、動作することなくLレベルを出力している。次に、期間T5において、2段目のフリップフロップ回路では、期間T3の状態を保持するように論理回路部361がスイッチ部362の制御を行う。そのため、期間T5において、第2のクロック信号CLK2はLレベルであり、Sout2はLレベルとなる。また、期間T5において、3段目のフリップフロップ回路では、期間T4の状態を保持するように論理回路部361がスイッチ部362の制御を行う。そのため、期間T5において、第3のクロック信号CLK3はHレベルであり、Sout3はHレベルとなる。また、期間T5において4段目のフリップフロップ回路には、期間T4と同様に、論理回路部361がスイッチ部362の制御を行う。期間T5では、第4のクロック信号CLK4はHレベルであるため、Sout4はHレベルである。また、5段目以降のフリップフロップ回路は、1段目乃至4段目のフリップフロップ回路と同様の配線関係であり、入力される信号のタイミングも同様であるため、説明は省略する。図5のシフトレジスタ回路で示したように、Sout4は1段目のフリップフロップ回路のリセット信号を兼ねる。期間T5では、Sout4がHレベルとなり、この信号が1段目のフリップフロップ回路のリセット端子RESに入力される。リセット信号が入力されることにより、スイッチ部362のTFT369及びTFT371をオフし、TFT370及びTFT372をオンする。そして、1段目のフリップフロップ回路のSout1は、次のスタートパルスSSPが入力されるまで、Lレベルを出力することになる。以上説明した動作により、2段目以降のフリップフロップ回路でも、後段のフリップフロップ回路から出力されるリセット信号に基づいて論理回路部のリセットが行われ、Sout1乃至Sout5に示すように、クロック信号の1/4波長分シフトした波形の信号を出力するシフトレジスタ回路とすることができる。また、フリップフロップ回路として、論理回路部にエンハンスメント型とデプレッション型を組み合わせたEDMOSのTFT、スイッチ部にデュアルゲート型のTFTを具備する構成とすることにより、論理回路部361を構成するTFTを流れる電流量を大きくすることができ、性能を低下させることなく、TFTが占める面積、更には該TFTにより構成される回路が占める面積を縮小することができる。また、スイッチ部362を構成するTFTにおいては、TFTを流れる電流量を大きくし、オンとオフの切り替えを高速に行うことができるため、性能を低下させることなくTFTが占める面積、更には該TFTにより構成される回路が占める面積を縮小することができる。従って、表示装置の狭額縁化、小型化、高性能化を図ることができる。また、図3に示す信号線駆動回路に、ラッチ回路、レベルシフタ回路等を設けることができる。信号線駆動回路から画素部に信号を送る最終段にバッファ部を設け、増幅した信号を信号線駆動回路から画素部に送る。このため、バッファ部に、オン電流が大きいTFT、代表的にはデュアルゲート型のTFTまたはデプレッション型のTFTを設けることで、TFTの面積を縮小することが可能であり、信号線駆動回路が占める面積を縮小することができる。従って、表示装置の狭額縁化、小型化、高性能化を図ることができる。なお、信号線駆動回路の一部であるシフトレジスタは、高速な動作を必要とされるため、IC等を用いて表示装置に実装することが好ましい。また、本実施の形態は、実施の形態1または実施の形態2と自由に組み合わせることができる。実施の形態4本実施の形態では、実施の形態1に示した第2の薄膜トランジスタ170を含む表示装置の作製工程について、図9乃至図16を用いて説明する。図9Aにおいて、透光性を有する基板100には、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。次いで、導電層を基板100全面に形成した後、第1のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極ゲート電極101を含むゲート配線、容量配線108、及び第1の端子121を形成する。このとき少なくともゲート電極101の端部にテーパー形状が形成されるようにエッチングする。この段階での断面図を図9Aに示した。なお、この段階での上面図が図11に相当する。ゲート電極101を含むゲート配線と容量配線108、端子部の第1の端子121は、アルミニウムAlや銅Cuなどの低抵抗導電性材料で形成することが望ましいが、Al単体では耐熱性が劣り、また腐蝕しやすい等の問題点があるので耐熱性導電性材料と組み合わせて形成する。耐熱性導電性材料としては、チタンTi、タンタルTa、タングステンW、モリブデンMo、クロムCr、ネオジムNd、スカンジウムScから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜、または上述した元素を成分とする窒化物で形成する。次いで、ゲート電極101上にゲート絶縁層102を全面に成膜する。ゲート絶縁層102はスパッタ法などを用い、膜厚を50~400nmとする。薄膜トランジスタの歩留まりを優先する場合には、ゲート絶縁層102の膜厚は厚いほうが好ましい。例えば、ゲート絶縁層102としてスパッタ法により酸化シリコン膜を用い、100nmの厚さで形成する。勿論、ゲート絶縁層102はこのような酸化シリコン膜に限定されるものでなく、酸化窒化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、酸化タンタル膜などの他の絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても良い。また、ゲート絶縁層102として酸化窒化シリコン膜、または窒化シリコン膜などを用いる場合、ガラス基板からの不純物、例えばナトリウムなどが拡散し、後に形成する酸化物半導体に侵入することをブロックすることができる。なお、酸化物半導体膜を成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層の表面に付着しているゴミを除去することが好ましい。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、水素、N2Oなどを加えた雰囲気で行ってもよい。また、アルゴン雰囲気にCl2、CF4などを加えた雰囲気で行ってもよい。次に、ゲート絶縁層102上に、第1の酸化物半導体膜本実施の形態では第1のIn-Ga-Zn-O系非単結晶膜を成膜する。プラズマ処理後、大気に曝すことなく第1のIn-Ga-Zn-O系非単結晶膜を成膜することは、ゲート絶縁層と半導体膜の界面にゴミや水分を付着させない点で有用である。ここでは、直径8インチのInインジウム、Gaガリウム、及びZn亜鉛を含む酸化物半導体ターゲットIn2O3:Ga2O3:ZnO=1:1:1を用いて、基板とターゲットの間との距離を170mm、圧力0.4Pa、直流DC電源0.5kW、アルゴン又は酸素雰囲気下で成膜する。なお、パルス直流DC電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。第1のIn-Ga-Zn-O系非単結晶膜の膜厚は、5nm~200nmとする。本実施の形態では第1のIn-Ga-Zn-O系非単結晶膜の膜厚は、100nmとする。次いで、大気に曝すことなく、第2の酸化物半導体膜本実施の形態では第2のIn-Ga-Zn-O系非単結晶膜をスパッタ法で成膜する。ここでは、In2O3:Ga2O3:ZnO=1:1:1としたターゲットを用い、成膜条件は、圧力を0.4Paとし、電力を500Wとし、成膜温度を室温とし、アルゴンガス流量40sccmを導入してスパッタ成膜を行う。In2O3:Ga2O3:ZnO=1:1:1としたターゲットを意図的に用いているにも関わらず、成膜直後で大きさ1nm~10nmの結晶粒を含むIn-Ga-Zn-O系非単結晶膜が形成されることがある。なお、ターゲットの成分比、成膜圧力0.1Pa~2.0Pa、電力250W~3000W:8インチφ、温度室温~100°C、反応性スパッタの成膜条件などを適宜調節することで結晶粒の有無や、結晶粒の密度や、直径サイズは、1nm~10nmの範囲で調節されうると言える。第2のIn-Ga-Zn-O系非単結晶膜の膜厚は、5nm~20nmとする。勿論、膜中に結晶粒が含まれる場合、含まれる結晶粒のサイズが膜厚を超える大きさとならない。本実施の形態では第2のIn-Ga-Zn-O系非単結晶膜の膜厚は、5nmとする。第1のIn-Ga-Zn-O系非単結晶膜は、第2のIn-Ga-Zn-O系非単結晶膜の成膜条件と異ならせる。例えば、第2のIn-Ga-Zn-O系非単結晶膜の成膜条件における酸素ガス流量とアルゴンガス流量の比よりも第1のIn-Ga-Zn-O系非単結晶膜の成膜条件における酸素ガス流量の占める比率が多い条件とする。具体的には、第2のIn-Ga-Zn-O系非単結晶膜の成膜条件は、希ガスアルゴン、又はヘリウムなど雰囲気下または酸素ガス10以下、アルゴンガス90以上とし、第1のIn-Ga-Zn-O系非単結晶膜の成膜条件は、酸素雰囲気下又は酸素ガス流量がアルゴンガス流量と等しいかそれ以上アルゴンガス:酸素ガス=1:1以上とする。第2のIn-Ga-Zn-O系非単結晶膜の成膜は、先に逆スパッタを行ったチャンバーと同一チャンバーを用いてもよいし、先に逆スパッタを行ったチャンバーと異なるチャンバーで成膜してもよい。スパッタ法にはスパッタ用電源に高周波電源を用いるRFスパッタ法と、DCスパッタ法があり、さらにパルス的にバイアスを与えるパルスDCスパッタ法もある。また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるECRスパッタ法を用いるスパッタ装置がある。また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に基板にも電圧をかけるバイアススパッタ法もある。次に、第2のフォトリソグラフィー工程を行い、レジストマスクを形成し、第1のIn-Ga-Zn-O系非単結晶膜及び第2のIn-Ga-Zn-O系非単結晶膜をエッチングする。ここではITO07N関東化学社製を用いたウェットエッチングにより、不要な部分を除去して第1のIn-Ga-Zn-O系非単結晶膜である酸化物半導体膜109、第2のIn-Ga-Zn-O系非単結晶膜である酸化物半導体膜111を形成する。なお、ここでのエッチングは、ウェットエッチングに限定されずドライエッチングを用いてもよい。この段階での上面図を図9Bに示した。なお、この段階での上面図が図12に相当する。次いで、第3のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去してゲート電極層と同じ材料の配線や電極層に達するコンタクトホールを形成する。このコンタクトホールは後に形成する導電膜と直接接続するために設ける。例えば、駆動回路部において、ゲート電極層とソース電極層或いはドレイン電極層と直接接する薄膜トランジスタや、端子部のゲート配線と電気的に接続する端子を形成する場合にコンタクトホールを形成する。なお、ここでは第3のフォトリソグラフィー工程を行って、後に形成する導電膜と直接接続するためのコンタクトホールを形成する例を示したが、特に限定されず、後で画素電極との接続のためのコンタクトホールと同じ工程でゲート電極層に達するコンタクトホールを形成し、画素電極と同じ材料で電気的な接続を行ってもよい。画素電極と同じ材料で電気的な接続を行う場合にはマスク数を1枚削減することができる。次に、酸化物半導体膜109及び酸化物半導体膜111上に金属材料からなる導電膜132をスパッタ法や真空蒸着法で形成する。この段階での上面図を図9Cに示した。導電膜132の材料としては、Al、Cr、Ta、Ti、Mo、Wから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、200°C~600°Cの熱処理を行う場合には、この熱処理に耐える耐熱性を導電膜に持たせることが好ましい。Al単体では耐熱性が劣り、また腐蝕しやすい等の問題点があるので耐熱性導電性材料と組み合わせて形成する。Alと組み合わせる耐熱性導電性材料としては、チタンTi、タンタルTa、タングステンW、モリブデンMo、クロムCr、ネオジムNd、スカンジウムScから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜、または上述した元素を成分とする窒化物で形成する。ここでは、導電膜132としてチタン膜の単層構造とする。また、導電膜132は、2層構造としてもよく、アルミニウム膜上にチタン膜を積層してもよい。また、導電膜132としてTi膜と、そのTi膜上に重ねてNdを含むアルミニウムAl-Nd膜を積層し、さらにその上にTi膜を成膜する3層構造としてもよい。導電膜132は、シリコンを含むアルミニウム膜の単層構造としてもよい。次に、第4のフォトリソグラフィー工程を行い、レジストマスク131を形成し、エッチングにより不要な部分を除去してソース電極層又はドレイン電極層105a、105b、ソース領域又はドレイン領域として機能するn層104a、104b、及び接続電極120を形成する。この際のエッチング方法としてウェットエッチングまたはドライエッチングを用いる。例えば導電膜132としてアルミニウム膜、又はアルミニウム合金膜を用いる場合は、燐酸と酢酸と硝酸を混ぜた溶液を用いたウェットエッチングを行うことができる。ここでは、アンモニア過水過酸化水素:アンモニア:水=5:2:2を用いたウェットエッチングにより、Ti膜の導電膜132をエッチングしてソース電極層又はドレイン電極層105a、105bを、酸化物半導体膜111をエッチングしてn層104a、104bを形成する。このエッチング工程において、酸化物半導体膜109の露出領域も一部エッチングされ、酸化物半導体層103となる。よってn層104a、104bの間の酸化物半導体層103のチャネル領域は膜厚の薄い領域となる。図10Aにおいては、ソース電極層又はドレイン電極層105a、105b、n層104a、104bのエッチングをアンモニア過水のエッチング剤によって一度に行うため、ソース電極層又はドレイン電極層105a、105b及びn層104a、104bの端部は一致し、連続的な構造となっている。またウェットエッチングを用いるために、エッチングが等方的に行われ、ソース電極層又はドレイン電極層105a、105bの端部はレジストマスク131より後退している。以上の工程で酸化物半導体層103をチャネル形成領域とする第2の薄膜トランジスタ170が作製できる。この段階での断面図を図10Aに示した。なお、この段階での上面図が図13に相当する。次いで、200°C~600°C、代表的には300°C~500°Cの熱処理を行うことが好ましい。ここでは炉に入れ、窒素雰囲気下で350°C、1時間の熱処理を行う。この熱処理によりIn-Ga-Zn-O系非単結晶膜の原子レベルの再配列が行われる。この熱処理によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理光アニールも含むは重要である。なお、熱処理を行うタイミングは、第2のIn-Ga-Zn-O系非単結晶膜の成膜後であれば特に限定されず、例えば画素電極形成後に行ってもよい。さらに、露出している酸化物半導体層103のチャネル形成領域に、酸素ラジカル処理を行ってもよい。酸素ラジカル処理を行うことにより薄膜トランジスタをノーマリーオフとすることができる。また、ラジカル処理を行うことにより、酸化物半導体層103のエッチングによるダメージを回復することができる。ラジカル処理はO2、N2O、好ましくは酸素を含むN2、He、Ar雰囲気下で行うことが好ましい。また、上記雰囲気にCl2、CF4を加えた雰囲気下で行ってもよい。なお、ラジカル処理は、無バイアスで行うことが好ましい。また、この第4のフォトリソグラフィー工程において、ソース電極層又はドレイン電極層105a、105bと同じ材料である第2の端子122を端子部に残す。なお、第2の端子122はソース配線ソース電極層又はドレイン電極層105a、105bを含むソース配線と電気的に接続されている。また、端子部において、接続電極120は、ゲート絶縁膜に形成されたコンタクトホールを介して端子部の第1の端子121と直接接続される。なお、ここでは図示しないが、上述した工程と同じ工程を経て駆動回路の薄膜トランジスタのソース配線あるいはドレイン配線とゲート電極が直接接続される。また、多階調マスクにより形成した複数代表的には二種類の厚さの領域を有するレジストマスクを用いると、レジストマスクの数を減らすことができるため、工程簡略化、低コスト化が図れる。次いで、レジストマスク131を除去し、第2の薄膜トランジスタ170を覆う保護絶縁層107を形成する。保護絶縁層107はスパッタ法などを用いて得られる窒化シリコン膜、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、または酸化タンタル膜などの単層またはこれらの積層を用いることができる。駆動回路の一部の薄膜トランジスタにおいては、この保護絶縁層107を第2のゲート絶縁層として機能させ、その上に第2のゲート電極を形成する。保護絶縁層107は、膜厚を50~400nmとする。薄膜トランジスタの歩留まりを優先する場合には、保護絶縁層107の膜厚は厚いほうが好ましい。また、保護絶縁層107として酸化窒化シリコン膜、または窒化シリコン膜などを用いる場合、保護絶縁層107形成後に何らかの原因で付着する不純物、例えばナトリウムなどが拡散し、酸化物半導体に侵入することをブロックすることができる。次に、第5のフォトリソグラフィー工程を行い、レジストマスクを形成し、保護絶縁層107のエッチングによりドレイン電極層105bに達するコンタクトホール125を形成する。また、ここでのエッチングにより第2の端子122に達するコンタクトホール127、接続電極120に達するコンタクトホール126も形成する。この段階での断面図を図10Bに示す。次いで、レジストマスクを除去した後、透明導電膜を成膜する。透明導電膜の材料としては、酸化インジウムIn2O3や酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記するなどをスパッタ法や真空蒸着法などを用いて形成する。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にITOのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金In2O3―ZnOを用いても良い。次に、第6のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して画素電極110を画素部に形成する。この第6のフォトリソグラフィー工程において、駆動回路においては、回路の一部に画素電極110と同じ材料を用いて、酸化物半導体層上にしきい値を制御する電極層バックゲート電極を形成する。なお、バックゲート電極を有する薄膜トランジスタは、図1A及び実施の形態1に図示しているため、ここでは詳細な説明は省略する。また、この第6のフォトリソグラフィー工程において、容量部におけるゲート絶縁層102及び保護絶縁層107を誘電体として、容量配線108と画素電極110とで保持容量が形成される。なお、ここでは、ゲート絶縁層102及び保護絶縁層107を誘電体として、容量配線108と画素電極110とで保持容量を形成する例を示したが、特に限定されず、ソース電極またはドレイン電極と同じ材料で構成される電極を容量配線上方に設け、その電極と、容量配線と、それらの間にゲート絶縁層102を誘電体として構成する保持容量を形成し、その電極と画素電極とを電気的に接続する構成としてもよい。また、この第6のフォトリソグラフィー工程において、第1の端子及び第2の端子をレジストマスクで覆い端子部に形成された透明導電膜128、129を残す。透明導電膜128、129はFPCとの接続に用いられる電極または配線となる。第1の端子121と直接接続された接続電極120上に形成された透明導電膜128は、ゲート配線の入力端子として機能する接続用の端子電極となる。第2の端子122上に形成された透明導電膜129は、ソース配線の入力端子として機能する接続用の端子電極である。次いで、レジストマスクを除去し、この段階での断面図を図10Cに示す。なお、この段階での上面図が図14に相当する。また、図15A1、図15A2は、この段階でのゲート配線端子部の上面図及び断面図をそれぞれ図示している。図15A1は図15A2中のC1-C2線に沿った断面図に相当する。図15A1において、保護絶縁膜154上に形成される透明導電膜155は、入力端子として機能する接続用の端子電極である。また、図15A1において、端子部では、ゲート配線と同じ材料で形成される第1の端子151と、ソース配線と同じ材料で形成される接続電極153とがゲート絶縁層152を介して重なり直接接して導通させている。また、接続電極153と透明導電膜155が保護絶縁膜154に設けられたコンタクトホールを介して直接接して導通させている。また、図15B1、及び図15B2は、ソース配線端子部の上面図及び断面図をそれぞれ図示している。また、図15B1は図15B2中のD1-D2線に沿った断面図に相当する。図15B1において、保護絶縁膜154上に形成される透明導電膜155は、入力端子として機能する接続用の端子電極である。また、図15B1において、端子部では、ゲート配線と同じ材料で形成される電極156が、ソース配線と電気的に接続される第2の端子150の下方にゲート絶縁層152を介して重なる。電極156は第2の端子150とは電気的に接続しておらず、電極156を第2の端子150と異なる電位、例えばフローティング、GND、0Vなどに設定すれば、ノイズ対策のための容量または静電気対策のための容量を形成することができる。また、第2の端子150は、保護絶縁膜154を介して透明導電膜155と電気的に接続している。ゲート配線、ソース配線、及び容量配線は画素密度に応じて複数本設けられるものである。また、端子部においては、ゲート配線と同電位の第1の端子、ソース配線と同電位の第2の端子、容量配線と同電位の第3の端子などが複数並べられて配置される。それぞれの端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。こうして6回のフォトリソグラフィー工程により、6枚のフォトマスクを使用して、ボトムゲート型のnチャネル型薄膜トランジスタである第2の薄膜トランジスタ170、保持容量を完成させることができる。そして、これらを個々の画素に対応してマトリクス状に配置して画素部を構成することによりアクティブマトリクス型の表示装置を作製するための一方の基板とすることができる。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。また、画素電極と同じ材料を用いてゲート配線と電気的に接続する構成とする場合には、第3のフォトリソグラフィー工程を省略できるため、5回のフォトリソグラフィー工程により、5枚のフォトマスクを使用して、ボトムゲート型のnチャネル型薄膜トランジスタである第2の薄膜トランジスタ、保持容量を完成させることができる。また、図1Cに示すように第2のゲート電極の材料を画素電極の材料と異ならせる場合には1回のフォトリソグラフィー工程が増え、1枚のフォトマスクが増加する。アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する第4の端子を端子部に設ける。この第4の端子は、共通電極を固定電位、例えばGND、0Vなどに設定するための端子である。また、図14の画素構成に限定されず、図14とは異なる上面図の例を図16に示す。図16では容量配線を設けず、画素電極を隣り合う画素のゲート配線と保護絶縁膜及びゲート絶縁層を介して重ねて保持容量を形成する例であり、この場合、容量配線及び容量配線と接続する第3の端子は省略することができる。なお、図16において、図14と同じ部分には同じ符号を用いて説明する。アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、または動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面黒表示を1フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。また、通常の垂直周期を1.5倍若しくは2倍以上にすることで動画特性を改善する所謂、倍速駆動と呼ばれる駆動技術を用いても良い。また、液晶表示装置の動画特性を改善するため、バックライトとして複数のLED発光ダイオード光源または複数のEL光源などを用いて面光源を構成し、面光源を構成している各光源を独立して1フレーム期間内で間欠点灯駆動する駆動技術もある。面光源として、3種類以上のLEDを用いてもよいし、白色発光のLEDを用いてもよい。独立して複数のLEDを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてLEDの発光タイミングを同期させることもできる。この駆動技術は、LEDを部分的に消灯することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合には、消費電力の低減効果が図れる。これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性を従来よりも改善することができる。本実施の形態で得られるnチャネル型のトランジスタは、In-Ga-Zn-O系非単結晶膜をチャネル形成領域に用いており、良好な動特性を有するため、これらの駆動技術を組み合わせることができる。また、発光表示装置を作製する場合、有機発光素子の一方の電極カソードとも呼ぶは、低電源電位、例えばGND、0Vなどに設定するため、端子部に、カソードを低電源電位、例えばGND、0Vなどに設定するための第4の端子が設けられる。また、発光表示装置を作製する場合には、ソース配線、及びゲート配線に加えて電源供給線を設ける。従って、端子部には、電源供給線と電気的に接続する第5の端子を設ける。ゲート線駆動回路またはソース線駆動回路で酸化物半導体を用いた薄膜トランジスタで形成することにより、製造コストを低減する。そして駆動回路に用いる薄膜トランジスタのゲート電極とソース配線、或いはドレイン配線を直接接続させることでコンタクトホールの数を少なくし、駆動回路の占有面積を縮小化できる表示装置を提供することができる。従って、本実施の形態により、電気特性が高い表示装置を低コストで提供することができる。また、本実施の形態は、実施の形態1、実施の形態2、または実施の形態3と自由に組み合わせることができる。実施の形態5本実施の形態では、半導体装置として電子ペーパーの例を示す。図17は、液晶表示装置とは異なる半導体装置の例としてアクティブマトリクス型の電子ペーパーを示す。半導体装置の画素部に用いられる薄膜トランジスタ581としては、実施の形態4で示す画素部の薄膜トランジスタと同様に作製でき、In-Ga-Zn-O系非単結晶膜を半導体層として含む薄膜トランジスタである。また、実施の形態1に示したように、同一基板上に画素部と駆動回路を作製することができ、製造コストを低減した電子ペーパを実現することができる。図17の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である第1の電極層及び第2の電極層の間に配置し、第1の電極層及び第2の電極層に電位差を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。薄膜トランジスタ581はボトムゲート構造の薄膜トランジスタであり、ソース電極層又はドレイン電極層は、第1の電極層587と、絶縁層583、584、585に形成する開口で接しており電気的に接続している。第1の電極層587と第2の電極層588との間には黒色領域590a及び白色領域590bを有し、周りに液体で満たされているキャビティ594を含む球形粒子589が一対の基板580,596の間に設けられており、球形粒子589の周囲は樹脂等の充填材595で充填されている図17参照。。また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径10μm~200μm程度のマイクロカプセルを用いる。第1の電極層と第2の電極層との間に設けられるマイクロカプセルは、第1の電極層と第2の電極層によって、電場が与えられると、白い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この原理を応用した表示素子が電気泳動表示素子であり、電子ペーパーとよばれている。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため、電波発信源から表示機能付き半導体装置単に表示装置、又は表示装置を具備する半導体装置ともいうを遠ざけた場合であっても、表示された像を保存しておくことが可能となる。以上の工程により、半導体装置として製造コストが低減された電子ペーパーを作製することができる。本実施の形態は、実施の形態1、または実施の形態2に記載した構成と適宜組み合わせて実施することが可能である。実施の形態6本実施の形態では、半導体装置として発光表示装置の例を示す。表示装置の有する表示素子としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機EL素子、後者は無機EL素子と呼ばれている。有機EL素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。無機EL素子は、その素子構成により、分散型無機EL素子と薄膜型無機EL素子とに分類される。分散型無機EL素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー-アクセプター再結合型発光である。薄膜型無機EL素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機EL素子を用いて説明する。図18は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す図である。デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここでは酸化物半導体層In-Ga-Zn-O系非単結晶膜をチャネル形成領域に用いるnチャネル型のトランジスタを1つの画素に2つ用いる例を示す。画素6400は、スイッチング用トランジスタ6401、駆動用トランジスタ6402、発光素子6404及び容量素子6403を有している。スイッチング用トランジスタ6401はゲートが走査線6406に接続され、第1電極ソース電極及びドレイン電極の一方が信号線6405に接続され、第2電極ソース電極及びドレイン電極の他方が駆動用トランジスタ6402のゲートに接続されている。駆動用トランジスタ6402は、ゲートが容量素子6403を介して電源線6407に接続され、第1電極が電源線6407に接続され、第2電極が発光素子6404の第1電極画素電極に接続されている。発光素子6404の第2電極は共通電極6408に相当する。なお、発光素子6404の第2電極共通電極6408には低電源電位が設定されている。なお、低電源電位とは、電源線6407に設定される高電源電位を基準にして低電源電位<高電源電位を満たす電位であり、低電源電位としては例えばGND、0Vなどが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子6404に印加して、発光素子6404に電流を流して発光素子6404を発光させるため、高電源電位と低電源電位との電位差が発光素子6404の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。なお、容量素子6403は駆動用トランジスタ6402のゲート容量を代用して省略することも可能である。駆動用トランジスタ6402のゲート容量については、チャネル領域とゲート電極との間で容量が形成されていてもよい。ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ6402のゲートには、駆動用トランジスタ6402が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ6402は線形領域で動作させる。駆動用トランジスタ6402は線形領域で動作させるため、電源線6407の電圧よりも高い電圧を駆動用トランジスタ6402のゲートにかける。なお、信号線6405には、電源線電圧駆動用トランジスタ6402のVth以上の電圧をかける。また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図18と同じ画素構成を用いることができる。アナログ階調駆動を行う場合、駆動用トランジスタ6402のゲートに発光素子6404の順方向電圧駆動用トランジスタ6402のVth以上の電圧をかける。発光素子6404の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、駆動用トランジスタ6402が飽和領域で動作するようなビデオ信号を入力することで、発光素子6404に電流を流すことができる。駆動用トランジスタ6402を飽和領域で動作させるため、電源線6407の電位は、駆動用トランジスタ6402のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子6404にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。なお、図18に示す画素構成は、これに限定されない。例えば、図18に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。次に、発光素子の構成について、図19A、図19B、図19Cを用いて説明する。ここでは、駆動用TFTが図1Bに示す薄膜トランジスタ170の場合を例に挙げて、画素の断面構造について説明する。図19A、図19B、図19Cの半導体装置に用いられる駆動用TFTであるTFT7001、7011、7021は、実施の形態1で示す薄膜トランジスタ170と同様に作製でき、In-Ga-Zn-O系非単結晶膜を半導体層として含む高い電気特性を有する薄膜トランジスタである。発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、図18に示す画素構成はどの射出構造の発光素子にも適用することができる。上面射出構造の発光素子について図19Aを用いて説明する。図19Aに、駆動用TFTであるTFT7001が図1Bに示す薄膜トランジスタ170であり、発光素子7002から発せられる光が陽極7005側に抜ける場合の、画素の断面図を示す。図19Aでは、発光素子7002の陰極7003と駆動用TFTであるTFT7001が電気的に接続されており、陰極7003上に発光層7004、陽極7005が順に積層されている。陰極7003は仕事関数が小さく、なおかつ光を反射する導電膜であれば様々の材料を用いることができる。例えば、Ca、Al、MgAg、AlLi等が望ましい。そして発光層7004は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極7003上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極7005は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物以下、ITOと示す。、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いても良い。陰極7003及び陽極7005で発光層7004を挟んでいる領域が発光素子7002に相当する。図19Aに示した画素の場合、発光素子7002から発せられる光は、矢印で示すように陽極7005側に射出する。なお、駆動回路において酸化物半導体層上に設ける第2のゲート電極は、陰極7003と同じ材料で形成すると工程を簡略化できるため好ましい。次に、下面射出構造の発光素子について図19Bを用いて説明する。駆動用TFT7011が図1Aに示す薄膜トランジスタ170であり、発光素子7012から発せられる光が陰極7013側に射出する場合の、画素の断面図を示す。図19Bでは、駆動用TFT7011と電気的に接続された透光性を有する導電膜7017上に、発光素子7012の陰極7013が成膜されており、陰極7013上に発光層7014、陽極7015が順に積層されている。なお、陽極7015が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽膜7016が成膜されていてもよい。陰極7013は、図19Aの場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度好ましくは、5nm~30nm程度とする。例えば20nmの膜厚を有するアルミニウム膜を、陰極7013として用いることができる。そして発光層7014は、図19Aと同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極7015は光を透過する必要はないが、図19Aと同様に、透光性を有する導電性材料を用いて形成することができる。そして遮蔽膜7016は、例えば光を反射する金属等を用いることができるが、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用いることもできる。陰極7013及び陽極7015で、発光層7014を挟んでいる領域が発光素子7012に相当する。図19Bに示した画素の場合、発光素子7012から発せられる光は、矢印で示すように陰極7013側に射出する。なお、駆動回路において酸化物半導体層上に設ける第2のゲート電極は、陰極7013と同じ材料で形成すると工程を簡略化できるため好ましい。次に、両面射出構造の発光素子について、図19Cを用いて説明する。図19Cでは、駆動用TFT7021と電気的に接続された透光性を有する導電膜7027上に、発光素子7022の陰極7023が成膜されており、陰極7023上に発光層7024、陽極7025が順に積層されている。陰極7023は、図19Aの場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度とする。例えば20nmの膜厚を有するAlを、陰極7023として用いることができる。そして発光層7024は、図19Aと同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極7025は、図19Aと同様に、光を透過する透光性を有する導電性材料を用いて形成することができる。陰極7023と、発光層7024と、陽極7025とが重なっている部分が発光素子7022に相当する。図19Cに示した画素の場合、発光素子7022から発せられる光は、矢印で示すように陽極7025側と陰極7023側の両方に射出する。なお、駆動回路において酸化物半導体層上に設ける第2のゲート電極は、導電膜7027と同じ材料で形成すると工程を簡略化できるため好ましい。また、駆動回路において酸化物半導体層上に設ける第2のゲート電極は、導電膜7027及び陰極7023と同じ材料を用いて積層させると、工程を簡略化できることに加え、積層することにより配線抵抗を低下させることができ、好ましい。なお、ここでは、発光素子として有機EL素子について述べたが、発光素子として無機EL素子を設けることも可能である。なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ駆動用TFTと発光素子が電気的に接続されている例を示したが、駆動用TFTと発光素子との間に電流制御用TFTが接続されている構成であってもよい。なお本実施の形態で示す半導体装置は、図19A、図19B、図19Cに示した構成に限定されるものではなく、開示した技術的思想に基づく各種の変形が可能である。次に、半導体装置の一形態に相当する発光表示パネル発光パネルともいうの上面及び断面について、図20A、図20Bを用いて説明する。図20Aは、第1の基板上に形成された薄膜トランジスタ及び発光素子を、第2の基板との間にシール材によって封止した、パネルの上面図であり、図20Bは、図20AのH-Iにおける断面図に相当する。第1の基板4501上に設けられた画素部4502、信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bを囲むようにして、シール材4505が設けられている。また画素部4502、信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bの上に第2の基板4506が設けられている。よって画素部4502、信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bは、第1の基板4501とシール材4505と第2の基板4506とによって、充填材4507と共に密封する。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム貼り合わせフィルム、紫外線硬化樹脂フィルム等やカバー材でパッケージング封入することが好ましい。また第1の基板4501上に設けられた画素部4502、信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bは、薄膜トランジスタを複数有しており、図20Bでは、画素部4502に含まれる薄膜トランジスタ4510と、信号線駆動回路4503aに含まれる薄膜トランジスタ4509とを例示している。薄膜トランジスタ4509、4510は、In-Ga-Zn-O系非単結晶膜を半導体層として含む信頼性の高い実施の形態1に示す薄膜トランジスタを適用することができる。また、薄膜トランジスタ4509は、実施の形態1及び図1Bに示すように半導体層の上下にゲート電極を有している。また4511は発光素子に相当し、発光素子4511が有する画素電極である第1の電極層4517は、薄膜トランジスタ4510のソース電極層またはドレイン電極層と電気的に接続されている。なお発光素子4511の構成は、第1の電極層4517、電界発光層4512、第2の電極層4513の積層構造であるが、本実施の形態に示した構成に限定されない。発光素子4511から取り出す光の方向などに合わせて、発光素子4511の構成は適宜変えることができる。隔壁4520は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。特に感光性の材料を用い、第1の電極層4517上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。電界発光層4512は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。発光素子4511に酸素、水素、水分、二酸化炭素等が侵入しないように、第2の電極層4513及び隔壁4520上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、窒化酸化珪素膜、DLC膜等を形成することができる。また、信号線駆動回路4503a、4503b、走査線駆動回路4504a、4504b、または画素部4502に与えられる各種信号及び電位は、FPC4518a、4518bから供給されている。本実施の形態では、接続端子電極4515が、発光素子4511が有する第1の電極層4517と同じ導電膜から形成され、端子電極4516は、薄膜トランジスタ4509、4510が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。接続端子電極4515は、FPC4518aが有する端子と、異方性導電膜4519を介して電気的に接続されている。発光素子4511からの光の取り出し方向に位置する第2の基板4506は透光性でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。また、充填材4507としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、PVCポリビニルクロライド、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、PVBポリビニルブチラルまたはEVAエチレンビニルアセテートを用いることができる。また、必要であれば、発光素子の射出面に偏光板、又は円偏光板楕円偏光板を含む、位相差板λ/4板、λ/2板、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。信号線駆動回路4503a、4503b、及び走査線駆動回路4504a、4504bは、別途用意された単結晶半導体基板、或いは絶縁基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図20A及び図20Bの構成に限定されない。以上の工程により、製造コストを低減した発光表示装置表示パネルを作製することができる。本実施の形態は、実施の形態1、または実施の形態2に記載した構成と適宜組み合わせて実施することが可能である。実施の形態7本実施の形態では、半導体装置の一形態に相当する液晶表示パネルの上面及び断面について、図21A1、図21A2、図21Bを用いて説明する。図21A1、図21A2は、第1の基板4001上に形成された実施の形態1で示したIn-Ga-Zn-O系非単結晶膜を半導体層として含む薄膜トランジスタ4010、4011、及び液晶素子4013を、第2の基板4006との間にシール材4005によって封止した、パネルの上面図であり、図21Bは、図21A1、図21A2のM-Nにおける断面図に相当する。第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004とを囲むようにして、シール材4005が設けられている。また画素部4002と、走査線駆動回路4004の上に第2の基板4006が設けられている。よって画素部4002と、走査線駆動回路4004とは、第1の基板4001とシール材4005と第2の基板4006とによって、液晶層4008と共に封止されている。また第1の基板4001上のシール材4005によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路4003が実装されている。なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、COG方法、ワイヤボンディング方法、或いはTAB方法などを用いることができる。図21A1は、COG方法により信号線駆動回路4003を実装する例であり、図21A2は、TAB方法により信号線駆動回路4003を実装する例である。また第1の基板4001上に設けられた画素部4002と、走査線駆動回路4004は、薄膜トランジスタを複数有しており、図21Bでは、画素部4002に含まれる薄膜トランジスタ4010と、走査線駆動回路4004に含まれる薄膜トランジスタ4011とを例示している。薄膜トランジスタ4010、4011上には絶縁層4020、4021が設けられている。薄膜トランジスタ4010、4011は、In-Ga-Zn-O系非単結晶膜を半導体層として含む実施の形態1に示す薄膜トランジスタを適用することができる。薄膜トランジスタ4011は、実施の形態2の図2Aに示したバックゲート電極を有する薄膜トランジスタに相当する。また、液晶素子4013が有する画素電極層4030は、薄膜トランジスタ4010と電気的に接続されている。そして液晶素子4013の対向電極層4031は第2の基板4006上に形成されている。画素電極層4030と対向電極層4031と液晶層4008とが重なっている部分が、液晶素子4013に相当する。なお、画素電極層4030、対向電極層4031はそれぞれ配向膜として機能する絶縁層4032、4033が設けられ、絶縁層4032、4033を介して液晶層4008を挟持している。なお、第1の基板4001、第2の基板4006としては、ガラス、金属代表的にはステンレス、セラミックス、プラスチックを用いることができる。プラスチックとしては、FRPFiberglass-ReinforcedPlastics板、PVFポリビニルフルオライドフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをPVFフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。また4035は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、画素電極層4030と対向電極層4031との間の距離セルギャップを制御するために設けられている。なお球状のスペーサを用いていても良い。また、対向電極層4031は、薄膜トランジスタ4010と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層4031と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材4005に含有させる。また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために5重量以上のカイラル剤を混合させた液晶組成物を用いて液晶層4008に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が10μs~100μsと短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。なお本実施の形態は透過型液晶表示装置の例であるが、反射型液晶表示装置でも半透過型液晶表示装置でも適用できる。また、本実施の形態の液晶表示装置では、基板の外側視認側に偏光板を設け、内側に着色層、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスとして機能する遮光膜を設けてもよい。また、本実施の形態では、薄膜トランジスタの表面凹凸を低減するため、及び薄膜トランジスタの信頼性を向上させるため、実施の形態1で得られた薄膜トランジスタを保護膜や平坦化絶縁膜として機能する絶縁層絶縁層4020、絶縁層4021で覆う構成となっている。なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。保護膜は、スパッタ法を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜の単層、又は積層で形成すればよい。本実施の形態では保護膜をスパッタ法で形成する例を示すが、特に限定されずPCVD法などの種々の方法で形成すればよい。駆動回路の一部においては、この保護膜が第2のゲート絶縁層として機能し、第2のゲート絶縁層上にバックゲートを有する薄膜トランジスタを含む。ここでは、保護膜として積層構造の絶縁層4020を形成する。ここでは、絶縁層4020の一層目として、スパッタ法を用いて酸化珪素膜を形成する。保護膜として酸化珪素膜を用いると、ソース電極層及びドレイン電極層として用いるアルミニウム膜のヒロック防止に効果がある。また、保護膜の二層目として絶縁層を形成する。ここでは、絶縁層4020の二層目として、スパッタ法を用いて窒化珪素膜を形成する。保護膜として窒化珪素膜を用いると、ナトリウム等のイオンが半導体領域中に侵入して、TFTの電気特性を変化させることを抑制することができる。また、保護膜を形成した後に、半導体層のアニール300°C~400°Cを行ってもよい。また、保護膜を形成した後にバックゲートを形成する。また、平坦化絶縁膜として絶縁層4021を形成する。絶縁層4021としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料low-k材料、シロキサン系樹脂、PSGリンガラス、BPSGリンボロンガラス等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層4021を形成してもよい。なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたSi-O-Si結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基例えばアルキル基やアリール基やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。絶縁層4021の形成法は、特に限定されず、その材料に応じて、スパッタ法、SOG法、スピンコート、ディップ、スプレー塗布、液滴吐出法インクジェット法、スクリーン印刷、オフセット印刷等、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。絶縁層4021を材料液を用いて形成する場合、ベークする工程で同時に、半導体層のアニール300°C~400°Cを行ってもよい。絶縁層4021の焼成工程と半導体層のアニールを兼ねることで効率よく半導体装置を作製することが可能となる。画素電極層4030、対向電極層4031は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物以下、ITOと示す。、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。また、画素電極層4030、対向電極層4031として、導電性高分子導電性ポリマーともいうを含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が10000Ω/□以下、波長550nmにおける透光率が70以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が0.1Ωcm以下であることが好ましい。導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの2種以上の共重合体などがあげられる。また別途形成された信号線駆動回路4003と、走査線駆動回路4004または画素部4002に与えられる各種信号及び電位は、FPC4018から供給されている。本実施の形態では、接続端子電極4015が、液晶素子4013が有する画素電極層4030と同じ導電膜から形成され、端子電極4016は、薄膜トランジスタ4010、4011のソース電極層及びドレイン電極層と同じ導電膜で形成されている。接続端子電極4015は、FPC4018が有する端子と、異方性導電膜4019を介して電気的に接続されている。また図21A1、図21A2においては、信号線駆動回路4003を別途形成し、第1の基板4001に実装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。図22は、TFT基板2600を用いて半導体装置として液晶表示モジュールを構成する一例を示している。図22は液晶表示モジュールの一例であり、TFT基板2600と対向基板2601がシール材2602により固着され、その間にTFT等を含む画素部2603、液晶層を含む表示素子2604、着色層2605、偏光板2606が設けられ表示領域を形成している。着色層2605はカラー表示を行う場合に必要であり、RGB方式の場合は、赤、緑、青の各色に対応した着色層が各画素に対応して設けられている。TFT基板2600と対向基板2601の外側には偏光板2606、偏光板2607、拡散板2613が配設されている。光源は冷陰極管2610と反射板2611により構成され、回路基板2612は、フレキシブル配線基板2609によりTFT基板2600の配線回路部2608と接続され、コントロール回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位相差板を有した状態で積層してもよい。液晶表示モジュールには、TNTwistedNematicモード、IPSIn-Plane-Switchingモード、FFSFringeFieldSwitchingモード、MVAMulti-domainVerticalAlignmentモード、PVAPatternedVerticalAlignmentモード、ASMAxiallySymmetricalignedMicro-cellモード、OCBOpticalCompensatedBirefringenceモード、FLCFerroelectricLiquidCrystalモード、AFLCAntiFerroelectricLiquidCrystalモードなどを用いることができる。以上の工程により、半導体装置として製造コストを低減した液晶表示パネルを作製することができる。本実施の形態は、実施の形態1、実施の形態2、または実施の形態3に記載した構成と適宜組み合わせて実施することが可能である。実施の形態8開示した発明に係る半導体装置は、さまざまな電子機器遊技機も含むに適用することができる。電子機器としては、例えば、テレビジョン装置テレビ、またはテレビジョン受信機ともいう、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機携帯電話、携帯電話装置ともいう、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。図23Aは、携帯情報端末機器9200の一例を示している。携帯情報端末機器9200は、コンピュータを内蔵しており、様々なデータ処理を行うことが可能である。このような携帯情報端末機器9200としては、PDAPersonalDigitalAssistanceが挙げられる。携帯情報端末機器9200は、筐体9201および筐体9203の2つの筐体で構成されている。筐体9201と筐体9203は、連結部9207で折りたたみ可能に連結されている。筐体9201には表示部9202が組み込まれており、筐体9203はキーボード9205を備えている。もちろん、携帯情報端末機器9200の構成は上述のものに限定されず、少なくともバックゲート電極を有する薄膜トランジスタを備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。同一基板上に駆動回路と画素部を形成することにより製造コストが低減され、電気特性の高い薄膜トランジスタを有する携帯情報端末機器を実現できる。図23Bは、デジタルビデオカメラ9500の一例を示している。デジタルビデオカメラ9500は、筐体9501に表示部9503が組み込まれ、その他に各種操作部が設けられている。なお、デジタルビデオカメラ9500の構成は特に限定されず、少なくともバックゲート電極を有する薄膜トランジスタを備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。同一基板上に駆動回路と画素部を形成することにより製造コストが低減され、電気特性の高い薄膜トランジスタを有するデジタルビデオカメラを実現できる。図23Cは、携帯電話機9100の一例を示している。携帯電話機9100は、筐体9102および筐体9101の2つの筐体で構成されており、連結部により折りたたみ可能に連結されている。筐体9102には表示部9104が組み込まれており、筐体9101には操作キー9106が設けられている。なお、携帯電話機9100の構成は特に限定されず、少なくともバックゲート電極を有する薄膜トランジスタを備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。同一基板上に駆動回路と画素部を形成することにより製造コストが低減され、電気特性の高い薄膜トランジスタを有する携帯電話機を実現できる。図23Dは、携帯可能なコンピュータ9400の一例を示している。コンピュータ9400は、開閉可能に連結された筐体9401と筐体9404を備えている。筐体9401には表示部9402が組み込まれ、筐体9404はキーボード9403などを備えている。なお、コンピュータ9400の構成は特に限定されず、少なくともバックゲート電極を有する薄膜トランジスタを備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。同一基板上に駆動回路と画素部を形成することにより製造コストが低減され、電気特性の高い薄膜トランジスタを有するコンピュータを実現できる。図24Aは、テレビジョン装置9600の一例を示している。テレビジョン装置9600は、筐体9601に表示部9603が組み込まれている。表示部9603により、映像を表示することが可能である。また、ここでは、スタンド9605により筐体9601を支持した構成を示している。テレビジョン装置9600の操作は、筐体9601が備える操作スイッチや、別体のリモコン操作機9610により行うことができる。リモコン操作機9610が備える操作キー9609により、チャンネルや音量の操作を行うことができ、表示部9603に表示される映像を操作することができる。また、リモコン操作機9610に、当該リモコン操作機9610から出力する情報を表示する表示部9607を設ける構成としてもよい。なお、テレビジョン装置9600は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向送信者から受信者または双方向送信者と受信者間、あるいは受信者間同士などの情報通信を行うことも可能である。図24Bは、デジタルフォトフレーム9700の一例を示している。例えば、デジタルフォトフレーム9700は、筐体9701に表示部9703が組み込まれている。表示部9703は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。なお、デジタルフォトフレーム9700は、操作部、外部接続用端子USB端子、USBケーブルなどの各種ケーブルと接続可能な端子など、記録媒体挿入部などを備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部9703に表示させることができる。また、デジタルフォトフレーム9700は、無線で情報を送受信できる構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。図25Aは、図23Cの携帯電話とは異なる他の携帯電話機1000の一例を示している。携帯電話機1000は、筐体1001に組み込まれた表示部1002の他、操作ボタン1003、外部接続ポート1004、スピーカ1005、マイク1006などを備えている。図25Aに示す携帯電話機1000は、表示部1002を指などで触れることで、情報を入力することができる。また、電話を掛ける、或いはメールを打つ操作は、表示部1002を指などで触れることにより行うことができる。表示部1002の画面は主として3つのモードがある。第1は、画像の表示を主とする表示モードであり、第2は、文字等の情報の入力を主とする入力モードである。第3は表示モードと入力モードの2つのモードが混合した表示入力モードである。例えば、電話を掛ける、或いはメールを作成する場合は、表示部1002を文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合、表示部1002の画面のほとんどにキーボードまたは番号ボタンを表示させることが好ましい。また、携帯電話機1000内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを有する検出装置を設けることで、携帯電話機1000の向き縦か横かを判断して、表示部1002の画面表示を自動的に切り替えるようにすることができる。また、画面モードの切り替えは、表示部1002を触れること、又は筐体1001の操作ボタン1003の操作により行われる。また、表示部1002に表示される画像の種類によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替える。また、入力モードにおいて、表示部1002の光センサで検出される信号を検知し、表示部1002のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。表示部1002は、イメージセンサとして機能させることもできる。例えば、表示部1002に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。図25Bも携帯電話機の一例である。図25Bの携帯電話機は、筐体9411に、表示部9412、及び操作ボタン9413を含む表示装置9410と、筐体9401に操作ボタン9402、外部入力端子9403、マイク9404、スピーカ9405、及び着信時に発光する発光部9406を含む通信装置9400とを有しており、表示機能を有する表示装置9410は電話機能を有する通信装置9400と矢印の2方向に脱着可能である。よって、表示装置9410と通信装置9400の短軸同士を取り付けることも、表示装置9410と通信装置9400の長軸同士を取り付けることもできる。また、表示機能のみを必要とする場合、通信装置9400より表示装置9410を取り外し、表示装置9410を単独で用いることもできる。通信装置9400と表示装置9410とは無線通信又は有線通信により画像又は入力情報を授受することができ、それぞれ充電可能なバッテリーを有する。実施の形態9ここでは、配線と酸化物半導体層とが接する構成の薄膜トランジスタを有する表示装置の例を図26に示す。なお、図26において、図1Aと同一の箇所には同じ符号を用いて説明する。図26に示す第1の薄膜トランジスタ480は、駆動回路に用いられる薄膜トランジスタであり、酸化物半導体層405に接して第1配線409、第2配線410が設けられている例である。第1の薄膜トランジスタ480は、酸化物半導体層405の下方に第1のゲート電極401と、酸化物半導体層405の上方に第2のゲート電極470とを有する。また、第2の薄膜トランジスタ481は、画素部に用いられる薄膜トランジスタであり、酸化物半導体層103に接してソース電極層又はドレイン電極層105a、105bが設けられている例である。本実施の形態の半導体装置は、配線と酸化物半導体層とが接する構成であるため、実施の形態1と比べて工程数を低減することができる。本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。"