集積回路上の物理媒体アタッチメントPMA回路であって、第1の複数の送受信機チャネル低速チャネルであって、前記第1の複数の送受信機チャネルの各々は、第1の比較的に低いシリアルデータビットレートを有するシリアルデータ信号を送受信するために適合されている、第1の複数の送受信機チャネルと、第2の複数の送受信機チャネル高速チャネルであって、前記第2の複数の送受信機チャネルの各々は、1送受信するように適合されている前記低速チャネルより大きなシリアルデータビットレートを有することが可能なシリアルデータ信号を送受信するため、または、2受信した基準クロック信号に基づく位相ロックループPLL動作を実施し、出力クロック信号を生成するために適合されている、第2の複数の送受信機チャネル高速チャネルと、さらなる受信した基準クロック信号からさらなる出力クロック信号を生成するためのPLL回路と、前記高速チャネルのうちの1つによって生成される出力クロック信号を前記高速チャネルのうちの別のものに選択的に印加するための回路と、前記さらなる出力クロック信号を前記低速チャネルのうちの1つに選択的に印加するための回路とを備えている、回路。前記低速チャネルの各々は、クロックおよびデータ復元CDR回路を含む、請求項1に記載の回路。前記低速チャネルの各々におけるCDR回路は、補間器ベースのCDR回路を備えている、請求項2に記載の回路。前記高速チャネルの各々は、クロックおよびデータ復元CDR回路を含む、請求項1に記載の回路。前記高速チャネルの各々におけるCDR回路は、アナログベースのCDR回路を備えている、請求項4に記載の回路。前記高速チャネルの各々におけるCDR回路は、電圧制御式発振器ベースのVCOベースのCDR回路を備えている、請求項4に記載の回路。前記集積回路は、コア回路をさらに含み、前記PLL回路は、前記さらなる受信した基準クロック信号に基づいて、前記コア回路による使用のためのクロック信号を生成するために適合されている、請求項1に記載の回路。前記出力クロック信号を前記低速チャネルのうちの1つに選択的に印加するための回路をさらに備えている、請求項1に記載の回路。前記出力クロック信号を前記出力クロック信号を生成しなかった前記高速チャネルのうちの任意のものに選択的に印加するための回路をさらに備えている、請求項1に記載の回路。前記出力クロック信号を前記低速チャネルのうちの任意のものに選択的に印加するための回路をさらに備えている、請求項1に記載の回路。前記さらなる出力クロック信号を前記低速チャネルのうちの任意のものに選択的に印加するための回路をさらに備えている、請求項1に記載の回路。集積回路IC上の物理媒体アタッチメントPMA回路であって、第1の複数の低速受信機チャネルであって、前記第1の複数の低速受信機チャネルの各々は、第1の比較的に低いビットレート範囲内のシリアルデータビットレートを有するシリアルデータ信号を受信するように適合されている、第1の複数の低速受信機チャネルと、第2の複数の高速受信機チャネルであって、前記第2の複数の高速受信機チャネルの各々は、第2の比較的に高ビットレート範囲内のシリアルデータビットレートを有するシリアルデータ信号を受信するために適合されており、前記第2の比較的に高ビットレート範囲は、前記第1の範囲内の任意のビットレートより大きい少なくともいくつかのビットレートを含み、前記高速チャネルのうちの少なくとも1つは、前記ICの外部源から受信した基準クロック信号に基づく位相ロックループPLL動作を実施し、出力クロック信号を生成するためにさらに適合されている、第2の複数の高速受信機チャネルと、前記出力クロック信号を前記低速チャネルのうちの1つに選択的に印加するための回路と、前記出力クロック信号を前記出力クロック信号を生成しなかった前記高速チャネルのうちの1つに選択的に印加するための回路とを備えている、回路。前記ICの外部源から受信したさらなる基準クロック信号に基づくPLL動作を実施し、さらなる出力クロック信号を生成するためのPLL回路と、前記さらなる出力クロック信号を前記低速チャネルのうちの1つに選択的に印加するための回路とをさらに備えている、請求項12に記載の回路。前記低速および高速チャネルの各々は、クロックおよびデータ復元CDR回路を含む、請求項12に記載の回路。前記高速チャネルの各々における前記CDR回路は、電圧制御式発振器ベースのVCOベースのCDR回路を備えている、請求項14に記載の回路。前記集積回路は、コア回路をさらに備え、前記PLL回路は、前記さらなる基準クロック信号に基づいて、前記コア回路によって使用するためのクロック信号を生成するために適合されている、請求項13に記載の回路。集積回路IC上の物理媒体アタッチメントPMA回路であって、第1の複数の比較的に低速のシリアルデータ信号受信機チャネルと、第2の複数の比較的に高速のシリアルデータ信号受信機チャネルであって、前記第2の複数の比較的に高速のシリアルデータ信号受信機チャネルのうちの少なくとも1つは、基準クロック信号に基づく位相ロックループPLL動作を実施し、出力クロック信号を生成するためにさらに適合されている、第2の複数の比較的に高速のシリアルデータ信号受信機チャネルと、前記出力クロック信号を前記低速チャネルのうちの1つに選択的に印加するための回路と、前記出力クロック信号を前記出力クロック信号を生成しなかった前記高速チャネルのうちの1つに選択的に印加するための回路とを備えている、回路。前記出力クロック信号を前記低速チャネルのうちの任意のものに選択的に印加するための回路をさらに備えている、請求項17に記載の回路。前記出力クロック信号を前記出力クロック信号を生成しなかった前記高速チャネルのうちの任意のものに選択的に印加するための回路をさらに備えている、請求項17に記載の回路。さらなる基準クロック信号に基づくPLL動作を実施し、さらなる出力クロック信号を生成するためのPLL回路と、前記さらなる出力クロック信号を前記低速チャネルのうちの1つに選択的に印加するための回路とをさらに備えている、請求項17に記載の回路。前記シリアルデータ信号の各々は、前記ICの外部源に由来する、請求項17に記載の回路。集積回路上の物理媒体アタッチメントPMA回路であって、第1の複数の補間器ベースのクロックおよびデータ復元iCDRチャネルであって、前記第1の複数のiCDRチャネルの各々は、それぞれのシリアルデータ信号を受信するように適合されている、第1の複数のiCDRチャネルと、第2の複数のアナログベースのクロックおよびデータ復元aCDRチャネルであって、前記第2の複数のaCDRチャネルの各々は、それぞれのシリアルデータ信号を受信するように適合されている、第2の複数のaCDRチャネルとを備えている、回路。前記aCDRチャネルのうちの少なくとも1つは、位相ロックループPLL回路を備えている、請求項22に記載の回路。前記aCDRチャネルのうちの少なくとも1つは、基準クロック信号を受信し、前記PLL回路と共に前記基準クロック信号に基づいて動作し、出力クロック信号を生成するようにさらに適合されている、請求項23に記載の回路。前記出力クロック信号を前記出力クロック信号を生成しなかった前記aCDRチャネルのうちの別のものに選択的に印加するための回路をさらに備えている、請求項24に記載の回路。前記出力クロック信号を前記iCDRチャネルのうちの少なくとも1つに選択的に印加するための回路をさらに備えている、請求項24に記載の回路。受信した基準クロック信号から出力クロック信号を生成するための位相ロックループPLL回路と、前記出力クロック信号を前記iCDRチャネルのうちの少なくとも1つに選択的に印加するための回路とをさらに備えている、請求項22に記載の回路。集積回路上の物理媒体アタッチメントPMA回路であって、第1の複数のシリアルデータ信号送受信機チャネルであって、前記第1の複数のシリアルデータ信号送受信機チャネルの各々は、補間器ベースのクロックおよびデータ復元iCDR回路を含む、第1の複数のシリアルデータ信号送受信機チャネルと、第2の複数のシリアルデータ信号送受信機チャネルであって、前記第2の複数のシリアルデータ信号送受信機チャネルの各々は、アナログベースのクロックおよびデータ復元aCDR回路を含む、第2の複数のシリアルデータ信号送受信機チャネルとを備えている、回路。受信した基準クロック信号から出力クロック信号を生成するためのPLL回路と、前記出力クロック信号を前記第1の複数のチャネルのうちの少なくとも1つに選択的に印加するための回路とをさらに備えている、請求項28に記載の回路。前記第2の複数のチャネルのうちの少なくとも1つは、さらなるPLL回路を備えている、請求項29に記載の回路。前記第2の複数のチャネルのうちの少なくとも1つは、さらなる基準クロック信号を受信し、前記さらなるPLL回路と共に前記さらなる基準クロック信号に基づいて動作し、さらなる出力クロック信号を生成するように適合されている、請求項30に記載の回路。前記さらなる出力クロック信号を前記第2の複数のチャネルのうちの1つ以外の前記第2の複数のチャネルのうちの1つに選択的に印加するための回路をさらに備えている、請求項31に記載の回路。前記さらなる出力クロック信号を前記第1の複数のチャネルのうちの1つに選択的に印加するための回路をさらに備えている、請求項32に記載の回路。本開示のある可能性として考えられる側面によると、集積回路ICは、シリアルデータ信号のための2つの異なる種類の送受信機チャネルを含む、物理媒体アクセスまたはアタッチメントPMA回路を含む。一方の種類の送受信機チャネルは、比較的に低速のシリアルデータ信号を送受信伝送および/または受信するために適合される。他方の種類の送受信機チャネルは、比較的に高速のシリアルデータ信号を送受信するために適合される。高速チャネルは、代替として、他の高速および/または低速チャネルによって使用するために、クロック信号を提供するための位相ロックループPLL回路として、使用可能であり得る。低速チャネルは、代替として、クロック信号を別個の低速PLL回路から得ることが可能であり得る。本開示のさらなる特徴、その性質、および種々の利点は、付随の図面からより明白となるであろう。本開示に従って構築され得る、典型的IC10が、図1に示される。IC10は、FPGA、PLD、プログラマブルマイクロコントローラ、または同等物等、比較的に汎用であるデバイスであり得る。用語プログラマブル集積回路、プログラマブルIC、構成可能集積回路、または構成可能ICはいずれも、すべてのそのような比較的に汎用であるデバイスに対する一般的用語として使用され得る。また、用語汎用は、時として、文言を簡略化するために、比較的に汎用であるの代わりに使用されるであろう。しかしながら、これらの用語は両方とも、基本的には、同一意味を有する、すなわち、デバイスによってサポートされるニーズの範囲内のいくつかの異なるニーズの任意のものを満たすことができる、デバイスであることを理解されるであろう。図1に戻ると、デバイス10は、物理媒体アタッチメントまたはアクセスPMA回路20およびコア回路30を含むように示される。PMA回路20は、送受信機回路のいくつかのチャネルを含み得る。各そのような送受信機チャネルは、外部源からIC10へのシリアルデータ信号を受信し得る。代替として、または加えて、各そのような送受信機チャネルは、IC10外部の宛先にシリアルデータ信号を伝送し得る。受信機RX側では、PMA回路20内の送受信機チャネルは、とりわけ受信したシリアルデータ信号に対するクロックおよびデータ復元CDR動作を実施し、1クロック情報、および2その信号からのデータ情報を復元し得る。チャネルは、次いで、少なくとも復元されたデータ情報をコア回路30に印加し得る。典型的には、これは、チャネルが復元されたデータ情報をシリアルからパラレル形式に変換した後に行われる。送信機TX側では、PMA回路20内の送受信機チャネルは、とりわけコア回路30からパラレルで受信したデータ信号をシリアルデータ信号に変換し得る。チャネルは、次いで、そのシリアルデータ信号をデバイス10から出力し得る。シリアルデータ信号は、いわゆる、シングルエンド信号であり得、または互の論理補数である、2つの信号成分から成る差動信号であり得る。いずれの場合も、単数形シリアルデータ信号は、本明細書で採用される用語を簡略化するために使用されるであろう。コア回路30は、典型的には、PMA回路20から受信したデータを処理するため、および/またはデータをPMA回路20に印加するための回路である。例えば、コア回路30は、デジタル信号処理DSP回路、プログラマブル論理回路、マイクロプロセッサ回路、メモリ回路等を含み得る。コア回路30は、それ自体、従来的であり得る。本開示は、主に、回路20によって例証される、一般的タイプのPMA回路に関する。以下の議論は、したがって、大部分は、PMA回路に言及し、後述のPMA回路を伴うIC例えば、10等内に含まれる、他の回路例えば、コア回路30等については、多くを語る必要はないであろう。公知の低コストの構成可能ICは、典型的には、比較的に低速のデータレート例えば、約600メガビット/秒600Mbpsから約6ギガビット/秒6Gbpsの範囲内を有する、送受信機通信プロトコルのサポートに焦点を当てる。典型的公知の設計では、送受信機ストリップまたは、高速シリアルインターフェースHSSIストリップ例えば、図1におけるPMA回路20等は、単一タイプのPMA設計を使用する例えば、すべての送受信機チャネルに対して。本単一タイプのPMA設計は、1つのクロックおよびデータ復元CDRアーキテクチャを使用し得、したがって、同種PMAと称され得る。本明細書では、前述の低速プロトコルに加え、限定された高速送受信機プロトコル例えば、6Gbps超のデータレートを採用するをサポート可能にすることによって、低コストの構成可能ICを改良することが望ましいと考えられる。例えば、そのような付加的高速送受信機能力は、ICのための市場のサイズを増加させ、それによって、製造業者にとって、製品としてのその価値を向上させ得る。しかしながら、従来の同種PMAアプローチへの固執は、本種類の低コストの製品のための市場によって期待されていないにも関わらず、受信機RXクロックおよびデータ復元CDR回路が、各チャネルにおいて、最高データレートをサポートする必要があることを意味するであろう。PMAをこのように設計することはすなわち、すべての送受信機チャネルにおいて、最高データレートCDR能力を伴う送受信機の面積コストを増加させ、したがって、特徴能力の範囲と価格との間の良好な均衡を提供する、低コストのデバイスを提供する目的を無効にすることになるであろう。図2、3、および4は、低コストの構成可能ICにおける、公知の同種PMA設計のいくつかの実施例を示す。これらの公知の設計の各々では、PMAチャネルはすべて、1つのタイプのCDR回路であって、単一データレートのみをサポートする。例えば、図2に示される公知の同種PMA配列120は、いくつかの低速送受信機チャネル124a-d、ならびに低速多目的位相ロックループPLL回路のいくつかのインスタンス122aおよび122bを含む。これらのチャネルの各々のCDR回路は、補間器ベースのCDR回路以下、iCDR回路と称されるである。低コストの構成可能ICは、多目的PLLMPLL122の使用等、ソース共有から恩恵を享受する。これは、PLLの面積コストを削減するのを支援することができる。MPLLは、送受信機チャネル124のための伝送TXクロックを提供するため、または汎用用途例えば、PMA120と関連付けられたコア回路30内におけるをサポート例えば、そのためのクロック信号を提供するために使用することができる。例えば、MPLL122の出力は、メモリインターフェース、低電圧差動信号伝達LVDS、およびコア30クロックキング等、汎用用途をサポートするように分割することができる。図3は、別の公知の同種PMA配列220を示す。本配列は、再び、iCDR回路を採用する、低速送受信機チャネル224aおよび224bを含む。本配列ではでは、低速PLL224aおよび224bは、MPLLではないが、送受信機チャネルのサポート専用である。図4は、さらに別の公知の同種PMA配列320を示す。本配列では、低速送受信機チャネル324a-dは、補間器ベースではないが電圧制御式発振器VCOベースである。低速PLL322は、再び、多目的ではないが、送受信機チャネルのサポート専用である。基本的に、低コストの汎用ICいくつかの高速シリアルデータ信号伝達または通信能力を与えるために、本開示は、異種PMAと称され得るものをICに導入する。異種PMAアーキテクチャは、同種PMAと比較して、競争力のあるコスト構造をもたらす。異種PMAは、1低速補間器ベースのCDRチャネルと、2クロック乗算ユニットCMUを伴う高速アナログベースの例えば、VCOベースのCDRチャネルとの組み合わせを含む。頭字語aCDRは、アナログベースのCDRを指すために使用され得る。CMUを伴う高速aCDRベースのチャネルは、送受信機のための高速/低速クロック源または高速PMAチャネルの任意のものとして、2つの機能を果たすことができる。補間器ベースのCDRiCDRは、通常、IC上でほとんど面積を消耗しないすなわち、ほとんど空間を占有しないため、低性能送受信機内で使用される。しかしながら、iCDRは、より高速で起動するように、再構築再設計するのは、より困難である。一方、aCDRは、典型的には、より高いデータレートをサポートすることができるため、高性能受信機において使用される。しかしながら、aCDRの面積使用は、iCDRの面積使用より大きい。その最大速度は、その電圧制御式発振器VCOの速度によって決定されるため、より高い周波数で起動するように、aCDRを設計することは、より容易である。VCOの速度は、ICを製作するために使用されるスケールサイズが、より小さくなるのに伴って、増加する傾向にある。本開示による、異種PMA回路を提供することを促進し得る考慮点は、PLL回路のサイズが、aCDRベースのチャネルのサイズに類似することである。TXドライバおよびRXドライバを追加することによって、PLLは、CMUを伴うaCDRベースのチャネルに変換することができる。送受信機をサポートするために使用される高速PLLは、汎用用途のためのクロックを生成するために容易に使用することができないので、それを高速チャネルに変換することは、より費用効果的である。これは、PLLの面積コストを効果的に削減する。本開示による、異種PMA回路420の構成要素のための例証的配列は、図5に示される。回路420の構成要素は、低速MPLLチャネル422aおよび422b、低速送受信機チャネル424a-d、ならびにCMUを伴う高速送受信機チャネル426a-dを含む。高速チャネルと低速チャネルとは、好ましくは、チャネル間スキューすなわち、ともに使用される必要があり得る異なるチャネル内の異なる量の信号遅延を削減するように別個にグループ化される。例えば、チャネル426a-dはすべて、そのようなスキュー削減目的のために、互に隣接して置かれ得る。同様に、チャネル424aおよび424bは、互に隣接して置かれ、チャネル424cおよび424dは、互に隣接して置かれる。汎用用途のための例えば、図1における30のようなコア回路内で使用するために、クロック信号を提供するための低速PLL422a/bは、代替として、または加えて、必要に応じて、HSSIストリップ420内で低速チャネルをクロックするために使用することができる。図5は、図1におけるIC10のようなIC上の回路420の代表的インスタンスの1つに過ぎないであろうものを示すことを理解されるであろう。そのような図1のIC10のPMA回路20は、本開示による、420のような回路のいくつかのインスタンスすなわち、同じまたは実質的に同じ反復を含み得る。本開示による、異種PMAアプローチの主要な利点は、低速チャネルと高速チャネルとの相対的な数を調節することにより、種々の種類のユーザの生産要件に適合させることにおける柔軟性を可能にすると同時に、最低面積コストを達成することである。例えば、汎用IC群内の製品の1つは、比較的に多数の424のような低速送受信機チャネルと、426のような高速送受信機チャネルを非常に少数のみまたはそれを伴わずに提供製造されることができる。その群内の別の製品は、若干少ない数の低速チャネル424および若干多い数の高速チャネル426を伴って提供製造されることができる。群内のなおも別の製品は、さらに減少された数の低速チャネル424およびさらに増加された数の高速チャネル426を伴って提供製造されることができる。高速チャネル426の数例えば、低速チャネル424の数と比較しては、種々の通信プロトコルをサポートするために必要とされるPLLの数によって決定することができる。これは、種々のユーザの汎用IC製品の使用方法または、所望の使用方法を検討することによって、決定することができる。図6は、図5からのCMUを伴う代表的高速PMAチャネル426の内部回路の例証的実施形態を示す。本回路は、伝送または、送信機バッファ回路TX510、受信または、受信機バッファ回路RX520、基準入力クロックバッファ回路RefClk530、並直列変換器回路SER540、直並列変換器回路DESER550、クロック生成バッファ回路CGB560、およびアナログベースの例えば、電圧制御式発振器またはVCOベースのクロックおよびデータ復元回路aCDR570を含む。伝送バッファまたはTX510は、プリエンファシスを伴う差動増幅段階として機能し、チャネル426からのシリアルデータ信号2つの相補的または、差動信号成分を備えているを伝送し得る。受信バッファまたはRX520は、別のシステム構成要素IC10外部からの差動シリアルデータ信号を受信し得、利得補償のための等化器を具備し得る。RXバッファ520は、チャネルが、CMUとして使用される場合、入力基準クロックバッファとしても機能し得る。並直列変換器またはSER540は、データが、チャネルからTX510を介して、チャネルから伝送されることができるように、コア30からの複数のパラレルデータ信号を1つのシリアルデータ信号に変換するために使用され得る。直並列変換器またはDESER550は、コア30への印加のために、aCDR570から復元されたシリアルデータ信号を複数のパラレルデータ信号に変換することによって、逆のことを行い得る。クロック生成バッファまたはCGB560は、aCDRが、HSSIストリップ20/420内の他のチャネルへのクロック発生器として機能する場合、aCDR570からクロックを伝送するために使用され得る。CGB560は、データが、TX510を通して、チャネルから伝送される伝送路における並直列変換器540のためのクロック源を選択するためにも使用され得る。図6は、外部源に由来する基準クロックを示すが、基準クロック源は、代替として、IC10の内部であり得る。図7は、図5からの代表的低速PMAチャネル424の内部回路の例証的実施形態を示す。本回路は、概念上、図6および7における機能的類似要素間の以下の相関に基づいて、図6の回路に類似する;510および610、520および620、540および640、550および650、560および660、ならびに570および670。これらの機能的類似要素の回路は、幾分、異なって実装され得るが、その全体的機能は、類似する。それらの機能は、図6に対してすでに述べているので、再び図7に関してその説明を反復する必要はないであろう。しかしながら、具体的には、回路570は、アナログベースのCDRまたは、aCDR回路であるが、回路670は、補間器ベースのCDRまたは、iCDR回路であることに留意されたい。図8は、図5に示されるような異種PMA420のためのクロック信号ネットワーク780の例証的実施形態を示す。クロックネットワーク780は、典型的には、異種PMA420の一部したがって、回路20が、本開示による、異種PMA構造を有する場合、図1内の回路20の一部である。便宜上および、図8の密集を回避するために、各送受信機チャネルのRX、CDR、およびCGB回路構成要素のみ、図8に示される。クロックネットワーク780のためのクロック信号源は、1低速PLL422aおよび422b、ならびに2CMUを伴う高速PMAチャネル426a-dである。したがって、例えば、各低速PLL422は、低速クロック信号をクロックネットワーク780内のチャネル間クロック信号導体782a-bのうちのそれぞれの1つに印加することができる。同様に、CMU426a-dを伴う各高速チャネルは、クロックネットワーク780内のチャネル間クロック信号導体782c-fのうちのそれぞれの1つに印加することができる。導体782はすべて、異種PMA回路420内の低速および高速チャネルのすべてを過ぎてそれらに隣接して延在する。各低速チャネル424は、導体782の任意のものによってクロックすることができるすなわち、任意のものからクロック信号を得ることができる。したがって、例えば、低速チャネル424の各々に対するクロック信号入力導体786は、導体782の各々に対してプログラム可能に選択可能アクティブ化可能な接続784を有する。図8内の2つの導体782と786との交差における小さい白丸の各々は、それらの2つの導体間のそのようなプログラム可能相互接続784を示す。各そのような相互接続接続は、その相互接続要素784に印加される、制御信号図8に図示せずの論理状態例えば、論理1または論理0に応じて、為されるまたは為されないことができる。図8内の小さい白丸のうちのいくつかの代表的なもののみ、参照番号784で示される図面の密集を回避するため。しかしながら、図8内の各そのような小さい白丸は、その丸の場所で交差する導体間のプログラム可能相互接続の存在を示すことを理解されるであろう。これらの相互接続784を制御するための信号は、IC10の一部である他の回路要素に由来することができる。例えば、これらの他の回路要素は、典型的には、ヒューズ、アンチヒューズ、金属の任意のリンク、いわゆる構成ランダムアクセスメモリCRAM要素等のメモリ要素、または同等物のようなプログラム可能または構成可能要素である。可能性の1つとして、これらの要素は、IC10の動作の初期化または、再初期化段階中にプログラムまたは構成される典型的には、比較的に稀に生じ、ICのいわゆる正常またはユーザモード動作に進むそのようなユーザモードは、本明細書の他で論じられるように、入力および出力シリアルデータ信号に対するICの動作である。一方、各高速チャネル426は、導体782のうちのいくつかのみによって、クロックすることができるすなわち、そこからクロック信号を得ることができる。特に、各高速チャネル426は、高速チャネル426のうちの任意の他の1つからのみ、クロックネットワーク780を介して、クロック信号を得ることができる。この単なる例示的例証として、チャネル426a内のCGB560は、導体786と導体782d-fのうちの所望の1つとの間におけるプログラム可能接続784のプログラム可能または選択可能閉鎖閉鎖ステップによって、導体782d-fの任意の1つから、クロック信号786を受信することができる。導体782d-f上の信号は、それぞれ、チャネル426b-d内のCGB560に由来する前述のように。前述の議論および図8から、高速チャネル426の各々は、1任意の1つ以上の他の高速および/または低速チャネル426/424によって使用するためのクロック信号を提供するPLLとして、または、2印加された高速シリアルデータ入力信号からのデータおよびクロック情報を復元し、そのCDR動作において、そのチャネルに印加される基準クロック信号を採用するCDRチャネルとして使用することができることが分かるであろう。便宜上、前述の文は、高速チャネル426のRX動作のみについて述べる。しかしながら、各高速チャネル426は、代替として、または加えて、高速シリアルデータ信号を伝送IC10から出力し、その伝送動作において、クロックネットワーク780からのクロック信号を採用するために使用することができることを理解されるであろう。また、前述の議論および図8から、低速チャネル424の各々は、データおよびクロック情報を印加された低速シリアルデータ入力信号から復元するためのCDRチャネルとして使用することができることが分かるであろう。代替として、または加えて、低速チャネル424の各々は、低速シリアルデータ信号を伝送IC10から出力し、その伝送動作において、クロックネットワーク780からのクロック信号を採用するために使用することができる。図8は、汎用クロック例えば、コア回路30内で使用するためが、低速PLL422のみから来る高速チャネル426からではなくことを示すことに留意されたい。図9は、図5に示されるような異種PMA420のためのクロック信号ネットワーク780の例証的代替実施形態を示す。クロックネットワーク780は、概して、クロックネットワーク780図8に類似するが、その差異は、以下に記載される。クロックネットワーク780では、上側PLL422aは、上側半分の低速チャネル424aおよび424bのみ、駆動それに対して、クロック信号を提供することができ、下側PLL422bは、下側半分の低速チャネル424cおよび424dのみ、駆動それに対して、クロック信号を提供することができる。したがって、図9では、チャネル間導体782aPLL422aからのクロック信号のためは、低速チャネル424aおよび424bのみを過ぎてそれに隣接して延在する。同様に、チャネル間導体782bPLL422bからのクロック信号のためは、低速チャネル424cおよび424dのみを過ぎてそれに隣接して延在する。本実装は、クロックネットワーク780/780におけるジッタが、送受信機チャネルのジッタ仕様からの逸脱を生じさせる場合、好ましくあり得る。クロックネットワーク780におけるクロック信号の数を減少させることによって、クロック信号の結合によって生じるジッタを低減させることが可能であり得る。前述の異種PMAアプローチは、同種アプローチに勝る有意な必要面積利点を有する。異種アプローチは、既存の設計例えば、iCDR回路のための公知の設計およびaCDR回路のための別個に公知の設計の再使用を促進することもできる。したがって、例えば、異種アプローチは、より高速で稼動するiCDR回路を再設計しようとする危険を回避する。異種アプローチは、高速チャネル対低速チャネルの数を、異なる製品要件の範囲の任意のものに適合され、低面積コストを達成するように調節されることを可能にする。完全性のために、図10は、本開示の他でのPLL回路のために使用することができる、典型的PLL回路800の実施例を示す。PLL800は、基準クロック信号の周波数を位相整合したがって、ロックオンするように絶えず調節される電圧または電流駆動発振器840を伴う電子回路である。特定の通信チャネルを安定化させる特定の周波数への設定を維持することに加え、PLLは、信号を生成すること、信号を変調または復調すること、信号を低雑音状態で再構成すること、あるいは周波数を乗算または除算するために使用することができる。PLLは、一般に、デジタルデータ伝送のために使用される。図10に示されるように、PLL800は、電圧制御式発振器VCO840、位相周波数検出器PFD810、電荷ポンプCP820、ロック検出LD回路860、ループフィルタLF回路830、およびフィードバック周波数除算回路850を含み得る。VCO840は、フィードバック方式によって、所望の受信または伝送周波数に近い周波数に同調される。VCO周波数除算器850によって除算後が、入力基準クロック周波数から逸脱する場合、PFD810は、CP820に印加されるエラーパルスを生成し、それによって、VCOを基準周波数の倍数に戻るようにする。前述の文における倍数とは、除算器850周波数除算係数の逆数である。例えば、フィードバック周波数が、基準クロック周波数を下回る場合、PFD810は、UPパルスをCP820に送信し、CP820は、正確な電荷量を電圧制御VCTRノードおよびLF830に送達し、VCO840を加速する。一方、フィードバック周波数が、基準周波数より速い場合、PFD810は、DOWNパルスをCP820に送信し、CP820は、VCTRおよびLF830から精密な電荷を放電し、VCO840を減速させる。VCTRは、VCO840の速度を制御する。PLL800が、ロック状態にある場合、VCTR電圧は、ある値に安定しているはずである。LD860は、エラーUPおよびDOWNパルスを監視し、PLLが、基準クロックとロック状態にあるかどうか決定する。エラーパルスは、PLLが、ロック状態にある場合、非常に小さいまたは稀であるはずである。本開示を通して使用される任意のPLLは、図10に示される一般的PLLアーキテクチャを採用し得るが、本明細書のいくつかのPLLの回路は、本明細書の他のPLLと異なる速度周波数範囲で動作するために適合され得ることを理解されるであろう。例えば、本明細書のいくつかのPLLは、比較的に低い周波数範囲内で動作するために適合され得る一方、本明細書の他のPLLは、比較的に高周波数範囲で動作するために適合され得る。また、図10に示されるPLLアーキテクチャは、例証に過ぎず、他のPLLが、所望に応じて、本明細書のPLLの一部または全部のために使用され得ることを理解されるであろう。aCDR回路900例えば、図6における570のようなの例証的実施形態が、図11に示される。回路900は、回路800と同一であることができるPLL回路800を含むが、位相検出器PD870を含む第2のフィードバックループの追加を伴う。図10に関して前述のフィードバックループは、基準ループと称され得る。PD870を含むループは、データループと称され得る。PLL回路800に加え、aCDR回路900は、データ信号サンプラ910を含み得る。図11に示されるように、aCDR900は、シリアルデータ信号および基準クロック信号図10に関して前述のの両方を受信する。前述の段落に簡単に述べられたように、PLLバージョン800は、2つの完全に統合されたループを含む。これらは、1クロックへのロックループPFD810を含む、および2データへのロックループPD870を含むである。両ループは、共通CP820、ループフィルタ830、およびVCO840を共有する。PFDループは、通常PLL構造800に相当する。それは、補正フィードバックカウンタ周波数除算器850の値を使用することによって、PLLを所望の周波数に調整するために使用される。PDループは、PLL出力クロック周波数を着信シリアルデータ信号と合わせるために使用される。クロック復元制御CRCまたは制御は、常に、PFDループまたは、PFDモードを使用して、回路800を始動させる。回路800が、所望の出力周波数に到達すると図10に示されるようなロック信号のアサーションによって示されるように、制御信号は、回路800が、その後、着信シリアルデータ信号を追跡し、復元されたクロックdata_clkを即座に生成すことができるように回路800が基準モードへのロック状態にある間に、補正基本周波数は、既に決定されているので、回路800をPFDループからPDループに自動的に切り替える。回路900内には、復元されたクロックと基準クロックの周波数との間の百万分の一の差異を絶えず確認する、百万分の一PPM検出回路別個に図示せずが存在し得る。CDR回路900が、所望の周波数からあまりに離れて変動する場合例えば、過度に拡散したスペクトルの場合のように、PPM検出回路は、CDR出力周波数が維持されるように、CDRをPDループからPFDループに戻るように切り替える。回路900が、PLL回路CDR回路ではなくとして使用されているチャネル内の回路570のインスタンスである場合、回路900のそのインスタンスは、基準クロック信号のみ受信し得、その回路800内のPFDループのみ、使用され得ることに留意されたい。iCDR回路920の例証的実施形態は、図12におけるいくつかのインスタンスに示される。920のような回路は、本開示を通して、iCDR回路の任意のインスタンスのために使用することができる。iCDRベースの受信機は、通常、PLL930を使用して、その受信動作をサポートする。PLL930は、そのPLLによってサポートされる、各iCDRチャネル920内の位相補間器940に高速クロックを出力する。各位相補間器940は、補間によって異なる位相のPLLクロック信号を生成し、関連付けられたフリップフロップDFF950をクロックし、着信シリアルデータ信号例えば、D0、D1、、またはDNをサンプリングおよびラッチするために最適なクロック信号位相を決定する。位相補間器940は、前述のように、aCDR内のPD870に類似する位相検出器PDを使用することによって、これを達成し得る。所望の実装に応じて、各iCDRチャネルは、その独自のPLLを有し得るか、または図12に示されるように1つのPLL930が、複数のチャネルをサポートするために使用され得るその場合、各チャネルが、データ受信のためのiCDR回路920および、本開示の任意のものに図示および説明される、ここでは述べられていない他のチャネル構成要素のみ含む。例証的クロック生成ブロックまたはバッファCGB回路1000の一部および、いくつかの関連回路が、図13に示される。図13に示されるものは、本開示を通して示される、CGB回路の任意のインスタンスに対する典型であり得る。要素1010aおよび1010bは、1CGB回路1020による選択、2そのCGB回路による処理、および3そのCGB回路と関連付けられたTX回路1030/1040/1050によって使用するためのそのCGB回路による出力のためのクロック信号を提供することができる源の典型である。例えば、要素1010の各々は、RXCDRのためではなく、PLL/CMUとして使用されている、CMU回路426を伴う高速チャネルのインスタンスであることができる。マルチプレクサmux1022は、クロックネットワーク780から選択されたクロック信号を本特定のCGB回路に供給することができる、制御可能相互接続784の実装であることができる。言い換えると、mux1022は、それが周波数除算器回路1024に印加する出力であるように、その選択可能入力のうちの1つを選択するように要素1010から、概して、要素784に関して述べたような態様で制御可能である。除算器回路1024は、それに印加されるクロック信号を使用し、高速クロックHFCLK、低速クロックLFCLK、およびクロック同期信号Cパルスすべて、CGBと関連付けられたチャネルの並直列変換器1030のTX部分に印加されるを生成する。例えば、LFCLKは、パラレルデータを並直列変換器1030にクロックするために使用され、HFCLKは、並直列変換器1030のシリアルデータ出力をクロックするために使用され得る。要素1040は、TX出力ドライバ回路であって、要素1050は、ドライバ1050と関連付けられた相補的出力信号パッドである。用語クロック乗算器ユニットCMUは、概して、本明細書では、伝送PLLTXPLL、すなわち、1つ以上のチャネルのTX回路をクロックするためのクロック信号を供給するために使用されている例えば、図13におけるようにPLLを指すために使用される。CMUの機能は、CGBに、出力データを伝送するために使用されるクロック例えば、HFCLKおよびLFCLKを生成させるために、ユーザの基準クロックに基づいて、高速クロック信号を生成し、それをCGBに送信する例えば、クロックネットワーク780を介してことであり得る。前述の内容をある程度要約するとおよび、いくつかの観点において拡張すると、本開示のある側面は、集積回路IC例えば、10上の物理媒体アタッチメントPMA回路例えば、20、420に関する。PMA回路は、各々が、第1の比較的に低いシリアルデータビットレート例えば、約600Mbpsから約6Gbps等の比較的に低いシリアルデータビットレート範囲内の任意のシリアルデータビットレートを有するシリアルデータ信号例えば、データを送受信伝送および/または受信するために適合される第1の複数の送受信機チャネル例えば、低速チャネル424を含み得る。PMA回路はさらに、各々が、1例えば、約6Gbpsから約12.5Gbps等の比較的に高シリアルデータビットレート範囲内の任意のシリアルデータビットレートを送受信するように適合される、低速チャネルより大きいシリアルデータビットレートを有することができる、シリアルデータ信号例えば、データを送受信するか、または、2受信した基準クロック信号例えば、入力基準クロックに基づく位相ロックループPLL動作を実施し、出力クロック信号例えば、クロックネットワーク780または780へのCGB560の出力を生成するために適合される、第2の複数の送受信機チャネル例えば、高速チャネル426を含み得る。PMA回路はなおもさらに、さらなる受信した基準クロック信号例えば、入力基準クロックからさらなる出力クロック信号例えば、422から780または780への出力を生成するために、PLL回路例えば、422を含み得る。入力基準クロック信号は、1つ以上の外部源からIC10にもたらされ得る。PMA回路はなおもさらに、高速チャネルのうちの1つによって生成される出力クロック信号を高速チャネルのうちの別のもの例えば、導体782c-fのうちの1つ、チャネル426への導体786のうちの1つ、およびそれらの2つの導体間でプログラム可能に制御可能な相互接続784に選択的に印加するための回路を含み得る。PMA回路はなおもさらに、さらなる出力クロック信号を低速チャネルのうちの1つ例えば、導体782a-bのうちの1つ、チャネル424への導体786のうちの1つ、およびそれらの2つの導体間でプログラム可能に制御可能な相互接続784に選択的に印加するための回路を含み得る。上に要約される回路では、低速チャネルの各々は、クロックおよびデータ復元CDR回路例えば、670を含み得る。そのようなCDR回路は、補間器ベースのCDR例えば、iCDR回路を備え得る。上に要約される回路では、高速チャネルの各々は、CDR回路例えば、570を含み得る。そのようなCDR回路は、アナログベースのCDRaCDR回路を備え得る。そのようなaCDR回路は電圧制御式発振器ベースのVCOベースのCDR回路を備え得る。上に要約される回路では、ICは、加えて、コア回路例えば、30を含み得る。そのような場合、PLL回路は、コア回路によって使用するために、さらなる受信した基準クロック信号に基づいて、クロック信号例えば、汎用クロックを生成するために適合され得る。本明細書に要約される回路はさらに、出力クロック信号を低速チャネルのうちの1つ例えば、導体782c-fのうちの1つ、チャネル424への導体786のちの1つ、およびそれらの2つの導体間でプログラム可能な相互接続784に選択的に印加するための回路を含み得る。本明細書に要約される回路はさらに、出力クロック信号を低速チャネルのうちの任意のもの例えば、導体782c-fのうちの1つ、チャネル424の任意のものへの導体786、およびそれらの導体782と786との間でプログラム可能に制御可能な相互接続784に選択的に印加するための回路を含み得る。本明細書に要約される回路はさらに、さらなる出力クロック信号を低速チャネルのうちの任意のもの例えば、導体782a-bのうちの1つ、チャネル424の任意のものへの導体786、およびそれらの導体782と786との間でプログラム可能に制御可能な相互接続784に選択的に印加するための回路を含み得る。本開示のある他の可能性として考えられる側面を要約および、可能性として拡張すると、IC例えば、10上のPMA回路例えば、20/420は、各々が、第1の比較的に低いビットレート範囲例えば、600Mbpsから6Gbps内のシリアルデータビットレートを有するシリアルデータ信号例えば、外部源からのシリアルデータを受信するために適合される、第1の複数の低速受信機チャネル例えば、424を含み得る。PMA回路はさらに、各々が、第1の範囲内の任意のビットレートより大きい少なくともいくつかのビットレートを含む、第2の比較的に高データビットレート範囲例えば、6Gbpsから12.5Gbps内のシリアルデータビットレートを有するシリアルデータ信号例えば、外部源からのシリアルデータを受信するために適合される、第2の複数の高速受信機チャネル例えば、426を含み得る。高速チャネルのうちの少なくとも1つは、加えて、ICの外部源からの基準クロック信号例えば、外部源からの基準クロックに基づくPLL動作を実施し、出力クロック信号例えば、CGB560からクロックネットワーク780または780への出力を生成するために適合され得る。PMA回路はさらに、出力クロック信号を低速チャネルのうちの1つ例えば、導体782c-fのうちの1つ、チャネル424への導体786のうちの1つ、およびそれらの2つの導体間でプログラム可能に制御可能な接続784に選択的に印加するための回路を含み得る。PMA回路はなおもさらに、出力クロック信号を出力クロック信号を生成しなかった高速チャネルのうちの1つ例えば、導体782c-fのうちの1つ、チャネル426への導体786のうちの1つ、およびそれらの2つの導体間でプログラム可能に制御可能な接続784に選択的に印加するための回路を含み得る。上に要約される回路では、PMA回路はさらに、ICの外部源から受信したさらなる基準クロック信号例えば、基準クロックに基づくPLL動作を実施し、さらなる出力クロック信号例えば、780または780への422の出力を生成するためのPLL回路例えば、422を含み得る。そのような場合、PMA回路はさらに、さらなる出力クロック信号を低速チャネルのうちの1つ例えば、導体782a-b、低速チャネル424への導体786、およびそれらの2つの導体間でプログラム可能に制御された相互接続784に選択的に印加するための回路を含み得る。本明細書に要約される回路では、低速および高速チャネルの各々は、CDR回路例えば、570および670を含み得る。そのような場合、高速チャネルの各々のCDR回路は、VCOベースのCDR回路を含み得る。本明細書に要約される回路では、ICはさらに、コア回路例えば、30を含み得、PLL回路は、コア回路によって使用するために、さらなる基準クロック信号に基づいて、クロック信号例えば、汎用クロックを生成するために適合され得る。本開示のあるなおも他の可能性として考えられる側面を要約および、可能性として拡張すると、IC例えば、10上のPMA回路例えば、20/420は、第1の複数の比較的に低速のデータ信号受信機チャネル例えば、424を含み得る。PMA回路はさらに、第2の複数の比較的に高速のシリアルデータ信号受信機チャネル例えば、426を含み得る。高速チャネルのうちの少なくとも1つは、加えて、基準クロック信号例えば、入力基準クロックに基づくPLL動作を実施し、出力クロック信号を生成するために適合され得る。PMA回路はさらに、出力クロック信号を低速チャネルのうちの1つ例えば、導体782c-fのうちの1つ、チャネル424のうちの1つへの導体786、およびそれらの導体間でプログラム可能に制御された相互接続784に選択的に印加するための回路を含み得る。PMA回路はなおもさらに、出力クロック信号を出力クロック信号を生成しなかった高速チャネルのうちの1つ例えば、導体782c-fのうちの1つ、出力クロック信号を生成しなかったチャネル426のうちの1つに通じる導体786、およびそれらの導体間でプログラム可能に制御可能な相互接続784に選択的に印加するための回路を含み得る。上に要約される回路はさらに、出力クロック信号を低速チャネルのうちの任意のもの例えば、導体782c-fのうちの1つ、低速チャネル424の任意のものに通じる導体786、およびそれらの導体間でプログラム可能に制御可能な相互接続784に選択的に印加するための回路を含み得る。上に要約される回路はさらに、出力クロック信号を出力クロック信号を生成しなかった高速チャネルのうちの任意のもの例えば、導体782c-fのうちの1つ、出力クロック信号を生成したもの以外の高速チャネル426の任意のものに通じる導体786、およびそれらの導体間でプログラム可能に制御可能な相互接続784に選択的に印加するための回路を含み得る。上に要約される回路はさらに、さらなる基準クロック信号例えば、入力基準クロックに基づくPLL動作を実施し、さらなる出力クロック信号例えば、422から導体782への出力を生成するためのPLL回路例えば、422を含み得る。回路はなおもさらに、さらなる出力クロック信号を低速チャネルのうちの1つ例えば、導体782a-b、チャネル424のうちの1つへの導体786、およびそれらの導体間でプログラム可能に制御可能な相互接続784に選択的に印加するための回路を含み得る。上に要約される回路では、シリアルデータ信号の各々は、ICの外部源に由来し得る例えば、外部源からのシリアルデータ。前述の内容は、本開示の原理の例証に過ぎず、本開示の範囲および精神から逸脱することなく、当業者によって種々の修正を行うことができることを理解されるであろう。例えば、本明細書に示される、低速PLLの数対低速チャネルの数の種々の比率は、例証に過ぎず、所望に応じて、代わりに、例証的に描写された比率と異なる例えば、より大きいまたはより小さい比率を使用することができる。本開示の範囲内の修正の別の実施例として、本明細書に記載される特定のシリアルデータビットレートはすべて、例証に過ぎず、記載される各ビットレートは、本開示に従って、他の実施形態では、より高いまたはより低くあることができる。当然ながら、任意のビットレート範囲は、低性能から高性能に及んでいなければならず、任意の高速ビットレート範囲内の少なくともいくつかのビットレートは、好ましくは、その高速範囲と関連する低速ビットレート範囲内の最高ビットレートより高い。