プログラムに従って所定の処理を実行する処理部と、前記処理部から一定周期で出力されるパルス信号によってリセットされるタイムカウンタを有すると共にオーバーフロー発生の有無によってレベルが反転する信号を出力するウォッチドッグタイマと、を備えた電子制御装置において、前記ウォッチドッグタイマの出力信号をラッチし、当該ラッチによって得られた信号を第1の出力イネーブル信号として出力するラッチ回路を備え、前記処理部は、前記ウォッチドッグタイマの故障診断時に前記パルス信号の出力を停止し、前記パルス信号の出力停止後に前記ラッチ回路から出力される前記第1の出力イネーブル信号を基に前記ウォッチドッグタイマの故障診断を行う、ことを特徴とする電子制御装置。前記ラッチ回路から出力される前記第1の出力イネーブル信号と、前記処理部から出力される第2の出力イネーブル信号との論理積を演算し、その演算結果を示す信号を最終的な出力イネーブル信号として出力するAND回路を備え、前記処理部は、前記パルス信号の出力停止後に前記ラッチ回路から出力される前記第1の出力イネーブル信号及び前記AND回路から出力される前記出力イネーブル信号を基に前記ウォッチドッグタイマの故障診断を行う、ことを特徴とする請求項1に記載の電子制御装置。前記ラッチ回路から出力される前記第1の出力イネーブル信号と、前記処理部から出力される第2の出力イネーブル信号との論理積を演算し、その演算結果を示す信号を最終的な出力イネーブル信号として出力するAND回路と、前記処理部と出力インターフェイスとの間に介挿され、前記AND回路から出力される前記出力イネーブル信号に応じて、前記処理部の出力信号を前記出力インターフェイスへと出力する3ステートバッファと、を備え、前記処理部は、前記パルス信号の出力停止後に前記ラッチ回路から出力される前記第1の出力イネーブル信号及び前記3ステートバッファの出力信号を基に前記ウォッチドッグタイマの故障診断を行う、ことを特徴とする請求項1に記載の電子制御装置。前記ラッチ回路は、前記処理部の起動要因信号またはリセット信号のいずれか一方の入力によってリセットされることを特徴とする請求項1~3のいずれか一項に記載の電子制御装置。上記従来技術では、リセット動作時において、CPUが、P-RUN信号の停止前にEEPROMにデータを書き込み、このEEPROMに書き込んだデータとROMデータとを比較することにより、WDTがリセット動作をしたか否かを判定する。つまり、上記従来技術では、WDTの故障診断を行うために、リセット動作毎にEEPROMへのデータ書き込み処理及びROMデータとの比較処理を行う必要があるため、CPUの処理負荷が大きくなるという問題がある。本発明は、上述した事情に鑑みてなされたものであり、監視対象であるCPU等の処理部の処理負荷を増大させることなく、WDTの故障診断を行うことの可能な電子制御装置を提供することを目的とする。上記目的を達成するために、本発明では、電子制御装置に係る第1の解決手段として、プログラムに従って所定の処理を実行する処理部と、前記処理部から一定周期で出力されるパルス信号によってリセットされるタイムカウンタを有すると共にオーバーフロー発生の有無によってレベルが反転する信号を出力するウォッチドッグタイマと、を備えた電子制御装置において、前記ウォッチドッグタイマの出力信号をラッチし、当該ラッチによって得られた信号を第1の出力イネーブル信号として出力するラッチ回路を備え、前記処理部は、前記ウォッチドッグタイマの故障診断時に前記パルス信号の出力を停止し、前記パルス信号の出力停止後に前記ラッチ回路から出力される前記第1の出力イネーブル信号を基に前記ウォッチドッグタイマの故障診断を行う、という手段を採用する。また、本発明では、電子制御装置に係る第2の解決手段として、上記第1の解決手段において、前記ラッチ回路から出力される前記第1の出力イネーブル信号と、前記処理部から出力される第2の出力イネーブル信号との論理積を演算し、その演算結果を示す信号を最終的な出力イネーブル信号として出力するAND回路を備え、前記処理部は、前記パルス信号の出力停止後に前記ラッチ回路から出力される前記第1の出力イネーブル信号及び前記AND回路から出力される前記出力イネーブル信号を基に前記ウォッチドッグタイマの故障診断を行う、という手段を採用する。また、本発明では、電子制御装置に係る第3の解決手段として、上記第1の解決手段において、前記ラッチ回路から出力される前記第1の出力イネーブル信号と、前記処理部から出力される第2の出力イネーブル信号との論理積を演算し、その演算結果を示す信号を最終的な出力イネーブル信号として出力するAND回路と、前記処理部と出力インターフェイスとの間に介挿され、前記AND回路から出力される前記出力イネーブル信号に応じて、前記処理部の出力信号を前記出力インターフェイスへと出力する3ステートバッファと、を備え、前記処理部は、前記パルス信号の出力停止後に前記ラッチ回路から出力される前記第1の出力イネーブル信号及び前記3ステートバッファの出力信号を基に前記ウォッチドッグタイマの故障診断を行う、という手段を採用する。また、本発明では、電子制御装置に係る第4の解決手段として、上記第1~第3のいずれかの解決手段において、前記ラッチ回路は、前記処理部の起動要因信号または外部リセット信号のいずれか一方の入力によってリセットされる、という手段を採用する。本発明によれば、従来技術のように、WDTの故障診断時において、CPUがP-RUN信号の停止前にEEPROMにデータを書き込み、このEEPROMに書き込んだデータとROMデータとを比較するなどの処理を行う必要がないので、監視対象であるCPU等の処理部の処理負荷を増大させることなく、WDTの故障診断を行うことが可能となる。以下、本発明の一実施形態について、図面を参照しながら説明する。図1は、本実施形態に係る電子制御装置Aのブロック構成図である。電子制御装置Aは、例えば電気自動車やプラグインハイブリッド車等のモータを動力源とする車両に搭載された高圧バッテリの充放電制御を行うバッテリECUであり、CPU1、ウォッチドッグタイマWDT2、ラッチ回路3、AND回路4、3ステートバッファ5、出力インターフェイス6、パワーオンリセット回路7、OR回路8及びタイマ9を備えている。CPU1処理部は、不図示の不揮発性メモリに記憶されている制御プログラムに従って所定の処理例えば高圧バッテリの充放電制御に必要な処理を実行する中央演算処理装置である。このCPU1は、各種処理によって得られた信号を3ステートバッファ5を介して出力インターフェイス6へ出力する。また、このCPU1は、一定周期でWDTパルス信号WDTPLSをWDT2へ出力すると共に、出力禁止レベル例えばハイレベルと出力許可レベル例えばローレベルの2つの状態を有するCPU出力イネーブル信号CPUOE第2の出力イネーブル信号をAND回路4へ出力する。詳細は後述するが、このCPU1には、ラッチ回路3から出力されるWDT出力イネーブル信号WDTOEが割込み信号として入力されると共に、3ステートバッファ5の出力信号が入力されており、CPU1は、これら割込み信号WDT出力イネーブル信号WDTOE及び3ステートバッファ5の出力信号を基にWDT2の故障診断を行う。また、CPU11は、省電力状態であるスリープ状態への移行機能を有しており、起動要因の発生状況起動要因信号の状態に応じてスリープ状態と通常動作状態とのいずれか一方の状態に切り替わる。なお、CPU11には起動要因信号として、例えば、イグニションスイッチのオン/オフ状態を示す起動要因信号IGSWが外部入力されている。WDT2は、CPU1の状態を監視するために用いられるハードウェアタイマであり、CPU1から一定周期で入力されるWDTパルス信号WDTPLSによってリセットされるタイムカウンタを備えている。このタイムカウンタは、CPU1からWDT2へのWDTパルス信号WDTPLSの出力が停止した後もカウントアップを続け、一定時間の経過後にオーバーフローとなる。WDT2は、オーバーフロー発生の有無によってレベルが反転する信号をオーバーフローリセット信号RSTとしてラッチ回路3へ出力する。具体的には、WDT2は、オーバーフローが発生した時に、このオーバーフローリセット信号RSTのレベルをハイレベルからローレベルへと一定期間だけ反転させる。ラッチ回路3は、WDT2から出力されるオーバーフローリセット信号RSTをラッチし、当該ラッチによって得られた信号をWDT出力イネーブル信号WDTOE第1の出力イネーブル信号としてCPU1の割込み端子INT及びAND回路4へ出力する。なお、このWDT出力イネーブル信号WDTOEは、CPU出力イネーブル信号CPUOEと同様に、出力禁止レベル例えばハイレベルと出力許可レベル例えばローレベルの2つの状態を有する信号である。AND回路4は、ラッチ回路3から入力されるWDT出力イネーブル信号WDTOEと、CPU1から入力されるCPU出力イネーブル信号CPUOEとの論理積を演算し、その演算結果を示す信号を最終的な出力イネーブル信号OEとして3ステートバッファ5の制御端子へ出力する。3ステートバッファ5は、CPU1と出力インターフェイス6との間に介挿され、AND回路4から制御端子に入力される出力イネーブル信号OEに応じて、CPU1から入力された出力信号を出力インターフェイス6へと出力する。具体的には、この3ステートバッファ5は、出力イネーブル信号OEが出力許可レベルの場合、CPU1の出力信号を出力インターフェイス6へとそのまま出力し、出力イネーブル信号OEが出力禁止レベルの場合、出力端子をハイインピーダンス状態として出力を停止する。つまり、出力イネーブル信号OEが出力許可レベルの場合には、3ステートバッファ5の出力も出力許可レベルとなり、出力イネーブル信号OEが出力禁止レベルの場合には、3ステートバッファ5の出力も出力禁止レベルとなる。出力インターフェイス6は、CPU1の出力信号3ステートバッファ5の出力信号を、所定の通信プロトコルに従って電子制御装置Aと接続された外部装置へ送信する通信インターフェイスである。パワーオンリセット回路7は、電子制御装置Aの電源投入時において、電源電圧VBUがCPU1の正常動作を保証する規定電圧VBUthに達するまではローレベル、電源電圧VBUが規定電圧VBUthに達した以降はハイレベルとなるパワーオンリセット信号PRESをCPU1のリセット端子RESC、WDT2のリセット端子RESW及びOR回路8へ出力する。つまり、電子制御装置Aの電源投入時において、電源電圧VBUが規定電圧VBUthに達するまで、CPU1及びWDT2がリセット状態に維持されることになる。OR回路8は、パワーオンリセット回路7から入力されるパワーオンリセット信号PRESと、外部入力される起動要因信号イグニションオン信号IGONとの論理和を演算し、その演算結果を示す信号をタイマ9を介してラッチ回路3のリセット端子RESLへ出力する。タイマ9は、OR回路8の出力信号を一定時間遅らせてラッチ回路3のリセット端子RESLへ出力する。つまり、ラッチ回路3は、CPU1の起動要因信号IGSWまたはパワーオンリセット信号PRESのいずれか一方の入力によってリセットされ、且つCPU1及びWDT2よりも一定時間遅れてリセットが解除されることになる。次に、上記のように構成された電子制御装置Aの動作について、図2及び図3を参照しながら詳細に説明する。図2は、電源電圧VBUと、パワーオンリセット信号PRESと、CPU出力イネーブル信号CPUOEと、WDTパルス信号WDTPLSと、WDT2のリセット端子RESWの電位と、オーバーフローリセット信号RSTと、WDT出力イネーブル信号WDTOEと、ラッチ回路3のリセット端子RESLの電位と、3ステートバッファ5の出力レベルとの時間的な対応関係を表すタイミングチャートである。図2の時刻t0からt1までの期間では、電子制御装置Aに電源電圧VBUが供給されておらず、CPU1はスリープ状態にあると想定する。ここで、時刻t1に電源投入が為されたとすると、電源電圧VBUは一定の時間をかけて徐々に最大電圧まで上昇する。電源投入がイグニションスイッチのオン操作に起因するものだとすると、時刻t1から起動要因信号IGSWがハイレベルに向かって立ち上り始めるが、電源電圧VBUが規定電圧VBUthに達する時刻t2までパワーオンリセット信号PRESがローレベルに維持されるため、時刻t1から時刻t2までの期間ではCPU1はリセット状態に維持される。また、この時刻t1から時刻t2までの期間では、WDT2のリセット端子RESWの電位と、ラッチ回路3のリセット端子RESLの電位とが共にローレベルに維持されるため、WDT2のタイムカウンタのリセット、及びラッチ回路3のリセットが行われる。時刻t2に電源電圧VBUが規定電圧VBUthに達すると、パワーオンリセット信号PRESがハイレベルに反転するため、CPU1及びWDT2のリセットが解除される。なお、ラッチ回路3はCPU1及びWDT2よりも一定時間遅れてリセットが解除されるラッチ回路3のリセット端子RESLの電位を参照。時刻t2にリセットが解除されると、CPU1は、スリープ状態から起動し、時刻t3から一定周期でWDTパルス信号WDTPLSをWDT2へ出力し始める一方、時刻t2以降、出力禁止レベルハイレベルに設定していたCPU出力イネーブル信号CPUOEを、時刻t3より遅い時刻t4から出力許可レベルローレベルに反転させる。時刻t3以降、WDTパルス信号WDTPLSがWDT2へ出力され続けている間では、WDT2のタイムカウンタが正常にリセットされてオーバーフローが発生しないため、WDT2から出力されるオーバーフローリセット信号RSTはハイレベルに維持される。この間、ラッチ回路3から出力されるWDT出力イネーブル信号WDTOEは出力許可レベルローレベルに維持されることになる。つまり、時刻t4以降、CPU1から出力されるCPU出力イネーブル信号CPUOEと、ラッチ回路3から出力されるWDT出力イネーブル信号WDTOEとが共に出力許可レベルとなるため、AND回路4から出力される出力イネーブル信号OEが出力許可レベルとなり、その結果、3ステートバッファ5の出力レベルも出力許可レベルとなる。通常動作時では、WDT2が故障していない限り、CPU1からWDT2へのWDTパルス信号WDTPLSの出力を継続することにより、上記のように3ステートバッファ5の出力レベルが出力許可レベルに維持されるため、CPU1が制御プログラムに従って実行した各種処理によって得られた信号を、問題なく、出力インターフェイス6を介して外部装置へ出力することができる。ここで、CPU1が暴走して、時刻t5以降、WDT2へのWDTパルス信号WDTPLSの出力が停止したと想定する。WDT2のタイムカウンタは、WDTパルス信号WDTPLSの出力が停止した後もカウントアップを続け、一定時間の経過後にオーバーフローとなる。時刻t6にオーバーフローが発生したとすると、WDT2は、この時刻t6において、オーバーフローリセット信号RSTのレベルをハイレベルからローレベルへと一定期間だけ反転させる。すると、ラッチ回路3は、上記のようなオーバーフローリセット信号RSTのレベル変化をトリガとしてオーバーフローリセット信号RSTをラッチする。これにより、時刻t6以降、ラッチ回路3から出力されるWDT出力イネーブル信号WDTOEは出力禁止レベルハイレベルに反転することになる。WDT出力イネーブル信号WDTOEはCPU1の割込み端子INTに入力されているので、CPU1は、割込み端子INTに入力されたWDT出力イネーブル信号WDTOEを基にWDT2のオーバーフローが発生したか否かを判断する。CPU1は、WDT出力イネーブル信号WDTOEを基にWDT2のオーバーフローが発生したと判断すると、CPU出力イネーブル信号CPUOEのレベルを出力禁止レベルハイレベルに反転させる。これにより、時刻t6以降、CPU1から出力されるCPU出力イネーブル信号CPUOEと、ラッチ回路3から出力されるWDT出力イネーブル信号WDTOEとが共に出力禁止レベルとなるため、AND回路4から出力される出力イネーブル信号OEが出力禁止レベルとなり、その結果、3ステートバッファ5の出力レベルも出力禁止レベルとなる。つまり、CPU1の暴走時には、3ステートバッファ5から出力インターフェイス6への信号伝達が遮断されるので、異常な信号が出力インターフェイス6を介して外部装置へ出力されてしまうことを防止することができる。このように、WDT2が正常の場合、CPU1からWDT2へのWDTパルス信号WDTPLSの出力が停止すると、WDT出力イネーブル信号WDTOE、CPU出力イネーブル信号CPUOE、出力イネーブル信号OE及び3ステートバッファ5の出力レベルの全てが出力禁止レベルとなる。これを利用すれば、以下で説明する手法によってWDT2の故障診断を行うことが可能となる。図3は、CPU1が通常動作中図2の時刻t2以降の期間に実行するWDT2の故障診断処理を表すフローチャートである。図3に示すように、CPU1は、故障診断処理の実行タイミングが到来すると、まず、WDT2へのWDTパルス信号WDTPLSの出力を停止しステップS1、ソフトウェアタイマである故障監視タイマをセットするステップS2。ここで、故障監視タイマの設定時間は、少なくとも、図2中の時刻t5から時刻t6までの時間、つまりWDT2へのWDTパルス信号WDTPLSの出力を停止してからWDT2にてオーバーフローが発生するまでの時間に設定することが望ましい。そして、CPU1は、割込み端子INTに入力されるWDT出力イネーブル信号WDTOEのレベルからWDT2にてオーバーフローが発生したか否かを判断するステップS3。CPU1は、ステップS3にてNoの場合WDT出力イネーブル信号WDTOEが出力許可レベルでオーバーフローは発生していないと判断した場合、故障監視タイマの設定時間が経過したか否かを判断するステップS4。CPU1は、上記ステップS4にてNoの場合、上記ステップS3の処理に戻る一方、上記ステップS4にてYesの場合、つまりWDT2へのWDTパルス信号WDTPLSの出力を停止したにも関わらず、故障監視タイマの設定時間を越えてもオーバーフローが発生しない場合には、WDT2の故障と判断して本故障診断処理を終了するステップS5。また、CPU1は、上記ステップS3にてYesの場合、つまりWDTパルス信号WDTPLSの出力停止後、故障監視タイマの設定時間内にオーバーフローが発生した場合、3ステートバッファ5の出力レベルが出力禁止レベルか否かを判断するステップS6。前述のように、WDT2が正常ならば、WDTパルス信号WDTPLSの出力停止後、3ステートバッファ5の出力レベルが出力禁止レベルになるはずである。そこで、CPU1は、上記ステップS6にてYesの場合3ステートバッファ5の出力レベルが出力禁止レベルの場合、WDT2が正常と判断して本故障診断処理を終了しステップS7、一方、上記ステップS6にてNoの場合3ステートバッファ5の出力レベルが出力許可レベルの場合、WDT2の故障と判断して本故障診断処理を終了するステップS8。以上説明したように、本実施形態によれば、WDT2へのWDTパルス信号WDTPLSの出力を停止させてから規定時間内故障監視タイマの設定時間内にオーバーフローが発生したか否かを判断し、オーバーフローが発生した場合でも3ステートバッファ5の出力レベルが出力禁止レベルとなったか否かを判断することで、WDT2の故障診断を行うことができるので、従来技術と比較して、監視対象であるCPU1の処理負荷を増大させることなく、簡単にWDT2の故障診断を行うことができる。なお、本発明は上記実施形態に限定されず、以下のような変形例が挙げられる。1上記実施形態では、図3のステップS6の処理において、3ステートバッファ5の出力レベルが出力禁止レベルか否かを判断する場合を例示したが、前述のように、WDT2が正常ならば、AND回路4から出力される出力イネーブル信号OEも出力禁止レベルとなるので、ステップS6にて、出力イネーブル信号OEが出力禁止レベルか否かを判断するようにしても良い。2上記実施形態では、WDT2へのWDTパルス信号WDTPLSの出力を停止させてから規定時間内にオーバーフローが発生したか否かを判断し、オーバーフローが発生した場合でも3ステートバッファ5の出力レベルが出力禁止レベルとなったか否かを判断することで、WDT2の故障診断を行っていたが、WDT2へのWDTパルス信号WDTPLSの出力を停止させてから規定時間内にオーバーフローが発生したか否かを判断することのみで、WDT2の故障診断を行うようにしても良い。この場合、WDT2へのWDTパルス信号WDTPLSの出力を停止させてから規定時間内にオーバーフローが発生すれば、WDT2は正常であると判断し、規定時間内にオーバーフローが発生しなければ、WDT2は故障であると判断すれば良い。3上記実施形態では、電子制御装置Aとして、例えば電気自動車やプラグインハイブリッド車等のモータを動力源とする車両に搭載された高圧バッテリの充放電制御を行うバッテリECUを例示したが、本発明はこれに限定されず、プログラムに従って所定の処理を実行する処理部と、この処理部から一定周期で出力されるパルス信号によってリセットされるタイムカウンタを有すると共にオーバーフロー発生の有無によってレベルが反転する信号を出力するウォッチドッグタイマとを備えた電子制御装置に広く適用することができる。