AポートおよびBポートから独立にアクセス可能なメモリセルと、前記Aポートの第1のクロックと前記Bポートの第2のクロックから第3のクロックを生成するクロック生成部と、前記Aポートのロウアドレスと前記Bポートのロウアドレスを比較するアドレスコンパレータと、前記Aポートのロウアドレスと前記Bポートのロウアドレスとが一致した場合、前記第3のクロックに基づいて前記Aポートのワード線電位を制御することで前記Aポートのみから前記メモリセルにアクセスさせるワード線制御部と、前記Aポートのロウアドレスと前記Bポートのロウアドレスとが一致した場合、前記第1のクロックに基づいて前記Aポートのビット線と前記Aポートとの間でデータをやり取りさせるとともに、前記第2のクロックに基づいて前記Aポートのビット線と前記Bポートとの間でデータをやり取りさせるカラムセレクタとを備えることを特徴とする半導体記憶装置。前記ワード線制御部は、前記Aポートのロウアドレスと前記Bポートのロウアドレスとが異なる場合、前記第3のクロックに基づいて前記Aポートのワード線電位を制御することで前記Aポートから前記メモリセルにアクセスさせるとともに、前記第3のクロックに基づいて前記Bポートのワード線電位を制御することで前記Bポートから前記メモリセルにアクセスさせることを特徴とする請求項1に記載の半導体記憶装置。前記メモリセルからAポートのビット線に読み出された信号に基づいて、前記メモリセルに記憶されているデータを検出するAポートセンスアンプと、前記メモリセルからBポートのビット線に読み出された信号に基づいて、前記メモリセルに記憶されているデータを検出するBポートセンスアンプと、前記メモリセルに書き込まれるデータに応じて前記Aポートのビット線を駆動するAポートライトアンプと、前記メモリセルに書き込まれるデータに応じて前記Bポートのビット線を駆動するBポートライトアンプとを備え、前記カラムセレクタは、前記Aポートのロウアドレスと前記Bポートのロウアドレスとが一致した場合、前記Aポートのビット線を前記Aポートセンスアンプ、前記Aポートライトアンプ、前記Bポートセンスアンプおよび前記Bポートライトアンプに接続することを特徴とする請求項1または2に記載の半導体記憶装置。前記カラムセレクタは、前記Aポートのロウアドレスと前記Bポートのロウアドレスとが異なる場合、前記Aポートのビット線を前記Aポートセンスアンプおよび前記Aポートライトアンプに接続するとともに、前記Bポートのビット線を前記Bポートセンスアンプおよび前記Bポートライトアンプに接続することを特徴とする請求項3に記載の半導体記憶装置。第1の駆動トランジスタと、第2の駆動トランジスタと、前記第1の駆動トランジスタと直列に接続された第1の負荷トランジスタと、前記第2の駆動トランジスタと直列に接続された第2の負荷トランジスタと、前記第1の駆動トランジスタのドレインと前記第1の負荷トランジスタのドレインと前記第2の駆動トランジスタのゲートと前記第2の負荷トランジスタのゲートが接続された第1のAポート伝送トランジスタと、前記第1の駆動トランジスタのドレインと前記第1の負荷トランジスタのドレインと前記第2の駆動トランジスタのゲートと前記第2の負荷トランジスタのゲートが接続された第1のBポート伝送トランジスタと、前記第1の駆動トランジスタのゲートと前記第1の負荷トランジスタのゲートと前記第2の駆動トランジスタのドレインと前記第2の負荷トランジスタのドレインにドレインが接続された第2のAポート伝送トランジスタと、前記第1の駆動トランジスタのゲートと前記第1の負荷トランジスタのゲートと前記第2の駆動トランジスタのドレインと前記第2の負荷トランジスタのドレインにドレインが接続された第2のBポート伝送トランジスタとを備えることを特徴とする請求項1から4のいずれか1項に記載の半導体記憶装置。本発明の一つの実施形態の目的は、AポートとBポートのロウアドレスが互いに一致した場合においても、そのロウに属するメモリセルのワード線が両ポートとも開くのを防止しつつ、AポートおよびBポートからメモリセルに独立にアクセスすることが可能な半導体記憶装置を提供することである。実施形態の半導体記憶装置によれば、メモリセルと、クロック生成部と、アドレスコンパレータと、ワード線制御部と、カラムセレクタとが設けられている。メモリセルは、AポートおよびBポートから独立にアクセス可能である。クロック生成部は、前記Aポートの第1のクロックと前記Bポートの第2のクロックから第3のクロックを生成する。アドレスコンパレータは、前記Aポートのロウアドレスと前記Bポートのロウアドレスを比較する。ワード線制御部と、前記Aポートのロウアドレスと前記Bポートのロウアドレスとが一致した場合、前記第3のクロックに基づいて前記Aポートのワード線電位を制御することで前記Aポートのみから前記メモリセルにアクセスさせる。カラムセレクタは、前記Aポートのロウアドレスと前記Bポートのロウアドレスとが一致した場合、前記第1のクロックに基づいて前記Aポートのビット線と前記Aポートとの間でデータをやり取りさせるとともに、前記第2のクロックに基づいて前記Aポートのビット線と前記Bポートとの間でデータをやり取りさせる。以下、実施形態に係る半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。図1は、第1実施形態に係る半導体記憶装置の概略構成を示すブロック図である。図1において、この半導体記憶装置には、メモリセルアレイ1、ロウデコーダ2、カラムセレクタ3、センスアンプ4A、4B、ライトアンプ5A、5B、プリデコーダ6、アドレスコンパレータ7、クロック生成部8、ワード線制御部9、タイミング制御部10、カラム制御部11およびカラムデコーダ12が設けられている。メモリセルアレイ1には、AポートおよびBポートから独立にアクセス可能なメモリセルMCがロウ方向およびカラム方向にマトリックス状に配置されている。図2は、図1のメモリセルの構成例を示す回路図である。図2において、メモリセルMCには、一対の駆動トランジスタD1、D2、一対の負荷トランジスタL1、L2、一対のAポート用伝送トランジスタFA1、FA2、一対のBポート用伝送トランジスタFB1、FB2が設けられている。なお、負荷トランジスタL1、L2としては、Pチャンネル電界効果トランジスタ、駆動トランジスタD1、D2、Aポート用伝送トランジスタFA1、FA2およびBポート用伝送トランジスタFB1、FB2としては、Nチャンネル電界効果トランジスタを用いることができる。ここで、駆動トランジスタD1と負荷トランジスタL1とは互いに直列接続されることでCMOSインバータが構成されるとともに、駆動トランジスタD2と負荷トランジスタL2とは互いに直列接続されることでCMOSインバータが構成されている。そして、これらの一対のCMOSインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。そして、Aポート用ワード線WLAは、Aポート用伝送トランジスタFA1、FA2のゲートに接続され、Bポート用ワード線WLBは、Bポート用伝送トランジスタFB1、FB2のゲートに接続されている。また、Aポート用ビット線BLAは、Aポート用伝送トランジスタFA1を介して、駆動トランジスタD2のゲート、負荷トランジスタL2のゲート、駆動トランジスタD1のドレインおよび負荷トランジスタL1のドレインに接続されている。また、Aポート用ビット線BLBAは、Aポート用伝送トランジスタFA2を介して、駆動トランジスタD2のドレイン、負荷トランジスタL2のドレイン、駆動トランジスタD1のゲートおよび負荷トランジスタL1のゲートに接続されている。また、Bポート用ビット線BLBは、Bポート用伝送トランジスタFB1を介して、駆動トランジスタD2のゲート、負荷トランジスタL2のゲート、駆動トランジスタD1のドレインおよび負荷トランジスタL1のドレインに接続されている。また、Bポート用ビット線BLBBは、Bポート用伝送トランジスタFB2を介して、駆動トランジスタD2のドレイン、負荷トランジスタL2のドレイン、駆動トランジスタD1のゲートおよび負荷トランジスタL1のゲートに接続されている。そして、AポートからメモリセルMCにアクセスする場合、Aポート用ワード線WLAおよびAポート用ビット線BLA、BLBAを介して、Aポート用伝送トランジスタFA1、FA2を動作させることでメモリセルMCを選択することができ、Bポートからビットセルにアクセスする場合、Bポート用ワード線WLBおよびBポート用ビット線BLB、BLBBを介して、Bポート用伝送トランジスタFB1、FB2を動作させることでメモリセルMCを選択することができる。また、図1において、メモリセルアレイ1には、Aポートからアクセスされる時にメモリセルMCのロウ選択を行うAポート用ワード線WLAがロウごとに設けられるとともに、Bポートからアクセスされる時にメモリセルMCのロウ選択を行うBポート用ワード線WLBがロウごとに設けられている。また、メモリセルアレイ1には、Aポートからアクセスされる時にメモリセルMCのカラム選択を行うAポート用ビット線BLA、BLBAがカラムごとに設けられるとともに、Bポートからアクセスされる時にメモリセルMCのカラム選択を行うBポート用ビット線BLB、BLBBがカラムごとに設けられている。ロウデコーダ2は、AポートのロウアドレスARADに基づいてメモリセルMCのロウ選択を行わせるAポート用ワード線WLAを選択し、その選択されたAポート用ワード線WLAを駆動したり、BポートのロウアドレスBRADに基づいてメモリセルMCのロウ選択を行わせるBポート用ワード線WLBを選択し、その選択されたBポート用ワード線WLBを駆動したりすることができる。プリデコーダ6は、ロウデコーダ2の一部の機能を受け持つことができる。カラムセレクタ3は、ロウアドレスARAD、BRADが互いに異なる場合、AポートのクロックACLKに基づいてAポート用ビット線BLA、BLBAとAポートとの間でデータをやり取りさせるとともに、BポートのクロックBCLKに基づいてBポート用ビット線BLB、BLBBとBポートとの間でデータをやり取りさせることができる。一方、ロウアドレスARAD、BRADが互いに一致した場合、クロックACLKに基づいてAポート用ビット線BLA、BLBAとAポートとの間でデータをやり取りさせるとともに、クロックBCLKに基づいてBポート用ビット線BLA、BLBAとBポートとの間でデータをやり取りさせることができる。なお、クロックACLK、BCLKの周波数は互いに異なっていてもよいが、整数倍の関係になっていることが好ましい。例えば、クロックACLK、BCLKの周波数に整数倍の関係を持たせるには、基準クロックを分周倍または逓倍させることでクロックACLK、BCLKを生成することができる。センスアンプ4Aは、メモリセルMCからAポート用ビット線BLA、BLBAに読み出された信号に基づいて、メモリセルMCに記憶されているデータを検出することができる。センスアンプ4Bは、メモリセルMCからBポート用ビット線BLB、BLBBに読み出された信号に基づいて、メモリセルMCに記憶されているデータを検出することができる。ライトアンプ5Aは、メモリセルMCに書き込まれるデータAIに応じてAポート用ビット線BLA、BLBAを駆動することができる。ライトアンプ5Bは、メモリセルMCに書き込まれるデータBIに応じてBポート用ビット線BLB、BLBBを駆動することができる。クロック生成部8は、クロックACLK、BCLKに基づいてクロックXCLKを生成することができる。なお、クロックXCLKは、クロックACLK、BCLKの立ち上がりエッジが反映されるように生成することができる。また、クロックACLK、BCLKの立ち上がりエッジが近接している場合には、一方のクロックACLK、BCLKの立ち上がりエッジを無視するようにしてもよい。ワード線制御部9は、ロウアドレスARAD、BRADが互いに異なる場合、クロックXCLKに基づいてAポートのワード線電位AWLおよびBポートのワード線電位BWLを制御することでAポートおよびBポートからメモリセルMCにアクセスさせることができる。一方、ロウアドレスARAD、BRADが互いに一致する場合、クロックXCLKに基づいてAポートのワード線電位AWLを制御することでAポートのみからメモリセルMCにアクセスさせることができる。アドレスコンパレータ7は、ロウアドレスARAD、BRADを互いに比較することができる。タイミング制御部10は、クロックACLK、BCLKに基づいてセンスアンプ4A、4Bおよびライトアンプ5A、5Bを動作させるタイミングを制御することができる。カラムデコーダ12は、AポートのカラムアドレスACADに基づいてメモリセルMCのカラム選択を行わせるAポート用ビット線BLA、BLBAを選択させたり、BポートのカラムアドレスBCADに基づいてメモリセルMCのカラム選択を行わせるBポート用ビット線BLB、BLBBを選択させたりすることができる。カラム制御部11は、切替信号ACSL、BCSL、ABCSLに基づいてカラムセレクタ3を切り替えることができる。図3は、図1のカラムセレクタの切り替え方法を示すブロック図である。図3aにおいて、カラム制御部11は、ロウアドレスARAD、BRADがリード時に互いに異なる場合、クロックACLKに同期した切替信号ACSLに基づいてAポート用ビット線BLA、BLBAをセンスアンプ4Aに接続させるとともに、クロックBCLKに同期した切替信号BCSLに基づいてBポート用ビット線BLB、BLBBをセンスアンプ4Bに接続させることができる。また、図3bにおいて、カラム制御部11は、ロウアドレスARAD、BRADがライト時に互いに異なる場合、クロックACLKに同期した切替信号ACSLに基づいてAポート用ビット線BLA、BLBAをライトアンプ5Aに接続させるとともに、クロックBCLKに同期した切替信号BCSLに基づいてBポート用ビット線BLB、BLBBをライトアンプ5Bに接続させることができる。また、図3cにおいて、カラム制御部11は、ロウアドレスARAD、BRADがリード時に互いに一致した場合、クロックACLKに同期した切替信号ACSLに基づいてAポート用ビット線BLA、BLBAをセンスアンプ4Aに接続させるとともに、クロックBCLKに同期した切替信号ABCSLに基づいてBポート用ビット線BLA、BLBAをセンスアンプ4Bに接続させることができる。また、図3dにおいて、カラム制御部11は、ロウアドレスARAD、BRADがライト時に互いに一致した場合、クロックACLKに同期した切替信号ACSLに基づいてAポート用ビット線BLA、BLBAをライトアンプ5Aに接続させるとともに、クロックBCLKに同期した切替信号ABCSLに基づいてAポート用ビット線BLA、BLBAをライトアンプ5Bに接続させることができる。図4は、AポートとBポートのロウアドレスが異なる場合における図1の半導体記憶装置の各部の波形を示すタイミングチャートである。図4において、AポートからメモリセルMCにアクセスされる場合、クロックACLKがクロック生成部8、タイミング制御部10およびカラム制御部11に入力される。また、プリデコーダ6を介してロウデコーダ2にロウアドレスARADが入力されるとともに、カラムデコーダ12にカラムアドレスACADが入力される。さらに、ロウアドレスARADはアドレスコンパレータ7にも入力される。一方、BポートからメモリセルMCにアクセスされる場合、クロックBCLKがクロック生成部8、タイミング制御部10およびカラム制御部11に入力される。また、プリデコーダ6を介してロウデコーダ2にロウアドレスBRADが入力されるとともに、カラムデコーダ12にカラムアドレスBCADが入力される。さらに、ロウアドレスBRADはアドレスコンパレータ7にも入力される。そして、クロック生成部8において、クロックACLK、BCLKに基づいてクロックXCLKが生成され、ワード線制御部9に出力される。また、アドレスコンパレータ7において、ロウアドレスARAD、BRADが互いに比較され、その比較結果がワード線制御部9およびカラム制御部11に出力される。そして、ワード線制御部9において、ロウアドレスARAD、BRADが互いに異なる場合、クロックXCLKに基づいてAWLクロックおよびBWLクロックが生成される。そして、ロウアドレスARADで指定される選択ロウのワード線電位AWLがAWLクロックに基づいて立ち上げられることで、図2の選択ロウのメモリセルMCのAポート用伝送トランジスタFA1、FA2がオンされる。また、ロウアドレスBRADで指定される選択ロウのワード線電位WLBがBWLクロックに基づいて立ち上げられることで、図2の選択ロウのメモリセルMCのBポート用伝送トランジスタFB1、FB2がオンされる。また、カラム制御部11において、クロックACLK、BCLKにそれぞれ同期した切替信号ACSL、BCSLが生成され、カラムセレクタ3に出力される。そして、カラムセレクタ3において、リード時には、カラムアドレスACADで指定される選択カラムのAポート用ビット線BLA、BLBAが切替信号ACSLに基づいてセンスアンプ4Aに接続されるとともに、カラムアドレスBCADで指定される選択カラムのBポート用ビット線BLB、BLBBが切替信号BCSLに基づいてセンスアンプ4Bに接続される。また、タイミング制御部10において、リード時には、クロックACLK、BCLKにそれぞれ同期したセンスアンプイネーブル信号ASAE、BSAEが生成され、センスアンプ4A、4Bにそれぞれ出力される。そして、センスアンプ4Aにおいて、Aポート用ビット線BLA、BLBAを介して送られた信号が検出されることで、ロウアドレスARADおよびカラムアドレスACADで指定されるメモリセルMCに記憶されているデータ検出され、Aポートの読み出しデータAOとして出力される。また、センスアンプ4Bにおいて、Bポート用ビット線BLB、BLBBを介して送られた信号が検出されることで、ロウアドレスBRADおよびカラムアドレスBCADで指定されるメモリセルMCに記憶されているデータ検出され、Bポートの読み出しデータBOとして出力される。一方、カラムセレクタ3において、ライト時には、カラムアドレスACADで指定される選択カラムのAポート用ビット線BLA、BLBAが切替信号ACSLに基づいてライトアンプ5Aに接続されるとともに、カラムアドレスBCADで指定される選択カラムのBポート用ビット線BLB、BLBBが切替信号BCSLに基づいてライトアンプ5Bに接続される。また、タイミング制御部10において、ライト時には、クロックACLK、BCLKにそれぞれ同期したライトアンプイネーブル信号AWAE、BWAEが生成され、ライトアンプ5A、5Bにそれぞれ出力される。そして、ライトアンプ5Aにおいて、書き込みデータAIに応じて選択カラムのAポート用ビット線BLA、BLBAが駆動されることで、ロウアドレスARADおよびカラムアドレスACADで指定されるメモリセルMCにAポートの書き込みデータAIが記憶される。また、ライトアンプ5Bにおいて、書き込みデータBIに応じて選択カラムのBポート用ビット線BLB、BLBBが駆動されることで、ロウアドレスBRADおよびカラムアドレスBCADで指定されるメモリセルMCにBポートの書き込みデータBIが記憶される。図5は、AポートとBポートのロウアドレスが一致した場合における図1の半導体記憶装置の各部の波形を示すタイミングチャートである。図5において、ワード線制御部9では、ロウアドレスARAD、BRADが互いに一致する場合、クロックXCLKに基づいてAWLクロックのみが生成される。そして、ロウアドレスARADで指定される選択ロウのワード線電位AWLがAWLクロックに基づいて立ち上げられることで、図2の選択ロウのメモリセルMCのAポート用伝送トランジスタFA1、FA2がオンされる。また、カラム制御部11において、クロックACLK、BCLKにそれぞれ同期した切替信号ACSL、ABCSLが生成され、カラムセレクタ3に出力される。そして、カラムセレクタ3において、リード時には、カラムアドレスACADで指定される選択カラムのAポート用ビット線BLA、BLBAが切替信号ACSLに基づいてセンスアンプ4Aに接続されるとともに、カラムアドレスACADで指定される選択カラムのAポート用ビット線BLA、BLBAが切替信号ABCSLに基づいてセンスアンプ4Bに接続される。また、タイミング制御部10において、リード時には、クロックACLK、BCLKにそれぞれ同期したセンスアンプイネーブル信号ASAE、BSAEが生成され、センスアンプ4A、4Bにそれぞれ出力される。そして、センスアンプ4Aにおいて、Aポート用ビット線BLA、BLBAを介して送られた信号が検出されることで、ロウアドレスARADおよびカラムアドレスACADで指定されるメモリセルMCに記憶されているデータ検出され、Aポートの読み出しデータAOとして出力される。また、センスアンプ4Bにおいて、Bポート用ビット線BLB、BLBBを介して送られた信号が検出されることで、ロウアドレスARADおよびカラムアドレスBCADで指定されるメモリセルMCに記憶されているデータ検出され、Bポートの読み出しデータBOとして出力される。一方、カラムセレクタ3において、ライト時には、カラムアドレスACADで指定される選択カラムのAポート用ビット線BLA、BLBAが切替信号ACSLに基づいてライトアンプ5Aに接続されるとともに、カラムアドレスACADで指定される選択カラムのAポート用ビット線BLA、BLBAが切替信号ABCSLに基づいてライトアンプ5Bに接続される。また、タイミング制御部10において、ライト時には、クロックACLK、BCLKにそれぞれ同期したライトアンプイネーブル信号AWAE、BWAEが生成され、ライトアンプ5A、5Bにそれぞれ出力される。そして、ライトアンプ5Aにおいて、書き込みデータAIに応じて選択カラムのAポート用ビット線BLA、BLBAが駆動されることで、ロウアドレスARADおよびカラムアドレスACADで指定されるメモリセルMCにAポートの書き込みデータAIが記憶される。また、ライトアンプ5Bにおいて、書き込みデータBIに応じて選択カラムのAポート用ビット線BLA、BLBAが駆動されることで、ロウアドレスARADおよびカラムアドレスBCADで指定されるメモリセルMCにBポートの書き込みデータBIが記憶される。これにより、AポートとBポートのロウアドレスARAD、BRADが互いに一致した場合においても、そのロウに属するメモリセルMCのワード線WLA、WLBが両ポートとも開くのを防止することができる。このため、AポートおよびBポートからメモリセルMCに独立にアクセスできる場合においても、セル電流の低下やディスターブ特性の悪化を防止することができ、動作速度の低下や不良率の増加を抑制することができきる。図6は、図1のクロック生成部の概略構成を示すブロック図である。図6において、図1のクロック生成部8には、ワンショットパルス発生部21、22、OR回路23、遅延素子24およびラッチ回路25が設けられている。そして、ワンショットパルス発生部21の出力端子はOR回路23の一方の入力端子に接続され、ワンショットパルス発生部22の出力端子はOR回路23の他方の入力端子に接続されている。OR回路23の出力端子は、ラッチ回路25のセット端子Sに接続されるとともに、遅延素子24を介してラッチ回路25のリセット端子Rに接続されている。図7は、図6のクロック生成部の各部の波形を示すタイミングチャートである。図7において、ワンショットパルス発生部21では、クロックACLKの立ち上がりエッジに同期してパルス信号ASが生成され、OR回路23の一方の入力端子に出力される。また、ワンショットパルス発生部22では、クロックBCLKの立ち上がりエッジに同期してパルス信号BSが生成され、OR回路23の他方の入力端子に出力される。そして、OR回路23において、パルス信号AS、BSの論理和がとられることでセット信号SETが生成され、ラッチ回路25のセット端子Sに出力される。また、セット信号SETが遅延素子24にて遅延されることでリセット信号RSTが生成され、ラッチ回路25のリセット端子Rに出力される。そして、ラッチ回路25の出力Qが、セット信号SETの立ち上がりエッジに同期して立ち上がり、リセット信号RSTの立ち上がりエッジに同期して立ち下がることで、クロックXCLKが生成される。これにより、クロックACLK、BCLKの立ち上がりエッジが反映されたクロックXCLKを生成させることができ、AポートおよびBポートのいずれに対しても1個のクロックXCLKでメモリセルMCにアクセスさせることができる。なお、クロックXCLKのパルス幅は遅延素子24の遅延時間に対応させることができる。この遅延素子24の遅延時間は、クロックACLK、BCLKの短い方の周期より短くすることが好ましい。図8は、図6のワンショットパルス発生部の概略構成を示すブロック図である。図8において、図6のワンショットパルス発生部21、22には、遅延素子31、インバータ32およびAND回路33が設けられている。そして、AND回路33の一方の入力端子には、クロック信号CLKが入力されるとともに、AND回路33の他方の入力端子には、遅延素子31およびインバータ32を順次介してクロック信号CLKが入力される。図9は、図8のワンショットパルス発生部の各部の波形を示すタイミングチャートである。図9において、クロック信号CLKは遅延素子31にて遅延時間DTだけ遅延された後、インバータ32にて反転され、AND回路33の他方の入力端子に入力される。そして、AND回路33において、クロック信号CLKとインバータ32の出力Aとの論理積がとられることでパルス信号PLSが生成される。なお、パルス信号PLSのパルス幅は遅延素子31の遅延時間DTに対応させることができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。