"半導体基板のメモリセル領域及び周辺回路領域に素子層を形成する工程と、前記素子層の上面を覆うエッチングストッパ膜を形成する工程と、前記エッチングストッパ膜の上面を覆うように、該エッチングストッパ膜よりもエッチング速度の速い層間絶縁膜を形成する工程と、前記層間絶縁膜の上面を覆うように、該層間絶縁膜よりもエッチング速度の遅い絶縁膜を形成する工程と、異方性ドライエッチングにより、前記層間絶縁膜及び前記絶縁膜をエッチングすることで、前記メモリセル領域に、底面が前記エッチングストッパ膜に到達するシリンダ孔を複数形成すると共に、前記周辺回路領域のうち、前記メモリセル領域の近傍に位置する部分に、底面が前記エッチングストッパ膜に到達し、かつ前記メモリセル領域に形成された前記層間絶縁膜を囲むエッチングマスク形成用溝を形成する工程と、アンモニア水を用いた湿式エッチングにより、少なくとも前記エッチングマスク形成用溝の側面を洗浄する工程と、前記アンモニア水を用いた洗浄後に、複数の前記シリンダ孔の側面を含む内面、及び前記エッチングマスク形成用溝の内面に、前記シリンダ孔及び前記エッチングマスク形成用溝を埋め込まない厚さとされた下部電極形成用金属膜を成膜することで、複数の前記シリンダ孔にキャパシタとなる下部電極を形成すると共に、前記エッチングマスク形成用溝にエッチングマスクを形成する工程と、前記絶縁膜をパターニングすることで、前記メモリセル領域に形成された前記層間絶縁膜の上面を露出する開口部を有し、かつ複数の前記下部電極を連結するサポート膜を形成する工程と、前記開口部を介してエッチング液を供給する湿式エッチングにより、前記メモリセル領域に形成された前記層間絶縁膜を選択的に除去することで、複数の前記下部電極の外壁面を露出するキャパシタ形成用空間を形成する工程と、を含むことを特徴とする半導体装置の製造方法。前記アンモニア水のアンモニア濃度は、0.1~5.0重量であることを特徴とする請求項1記載の半導体装置の製造方法。前記アンモニア水を用いた洗浄工程では、前記アンモニア水により、前記シリンダ孔の側面を洗浄することを特徴とする請求項1または2記載の半導体装置の製造方法。複数の前記シリンダ孔及び前記エッチングマスク形成用溝を形成する工程と前記アンモニア水を用いた洗浄工程との間に、プラズマアッシングを行なう工程を含むことを特徴とする請求項1ないし3のうち、いずれか1項記載の半導体装置の製造方法。前記エッチングストッパ膜を形成する前に、前記メモリセル領域及び前記周辺回路領域に形成された前記素子層の上面にパッド形成用金属膜を成膜し、該パッド形成用金属膜をパターニングすることで、前記キャパシタの形成領域に対応する前記素子層の上面に、前記パッド形成用金属膜よりなり、かつ前記下部電極の下端よりも幅広形状とされた容量コンタクトパッドを形成すると共に、前記エッチングマスクの形成領域に対応する前記素子層の上面に、前記パッド形成用金属膜よりなるエッチングマスク用パッドを形成する工程を有し、前記シリンダ孔は、該シリンダ孔の底面が前記容量コンタクトパッドの上面を露出するように形成し、前記エッチングマスク形成用溝は、該エッチングマスク形成用溝の底面が前記エッチングマスク用パッドの上面を露出するように形成することを特徴とする請求項1ないし4のうち、いずれか1項記載の半導体装置の製造方法。前記アンモニア水を用いた洗浄工程と前記下部電極形成用金属膜を形成する工程との間に、前記容量コンタクトパッド及び前記エッチングマスク用パッドをエッチングしない薬液を用いて、複数の前記シリンダ孔の側面、及び前記エッチングマスク形成用溝の側面を洗浄することを特徴とする請求項5項記載の半導体装置の製造方法。前記薬液は、DHF溶液であることを特徴とする請求項6記載の半導体装置の製造方法。前記層間絶縁膜として酸化シリコン膜を形成し、前記エッチングストッパ膜及び前記絶縁膜として窒化シリコン膜を形成することを特徴とする請求項1ないし7のうち、いずれか1項記載の半導体装置の製造方法。複数の前記下部電極の外壁面を露出させた後、複数の前記下部電極の内面及び外壁面、前記キャパシタ形成用空間に露出された前記エッチングマスクの外壁面、及び前記エッチングマスクの内面を覆うように、前記キャパシタとなる容量絶縁膜を形成する工程と、前記容量絶縁膜の表面を覆うと共に、複数の前記下部電極の内部、前記エッチングマスクの内部、及び前記キャパシタ形成用空間を埋め込むように、前記キャパシタとなる上部電極を形成する工程と、を含むことを特徴とする請求項1ないし8のうち、いずれか1項記載の半導体装置の製造方法。前記素子層を形成する工程は、前記メモリセル領域に位置する前記半導体基板に選択用トランジスタを形成する工程と、前記選択用トランジスタの第1の不純物拡散領域と電気的に接続され、かつ上面が前記素子層の上面から露出された容量コンタクトプラグを形成する工程と、を含み、前記容量コンタクトパッドは、前記容量コンタクトプラグの上面と接触するように形成することを特徴とする請求項5ないし9のうち、いずれか1項記載の半導体装置の製造方法。前記選択用トランジスタを形成する工程は、第1の方向に延在し、ゲート絶縁膜を介して、一部が前記半導体基板に埋め込まれたゲート電極を形成する工程を含むことを特徴とする請求項10記載の半導体装置の製造方法。前記素子層を形成する工程は、前記選択用トランジスタの第2の不純物拡散領域と電気的に接続され、かつ前記第1の方向と交差する第2の方向に延在するビット線を形成する工程を含むことを特徴とする請求項11記載の半導体装置の製造方法。ところで、本発明者は、上記説明した従来の半導体装置DRAMの製造方法では以下のような問題点があることを見出した。図22及び図23は、従来の半導体装置の製造方法の問題点を説明するための製造工程を示す断面図である。図22及び図23を参照して、従来の半導体装置DRAMの製造方法の問題点について説明する。図22に示す工程では、第1の層間絶縁膜201上に導体202を形成し、次いで、エッチングストッパ膜203と、第2の層間絶縁膜204と、サポート膜215の母材となり、第2の層間絶縁膜204よりもエッチング速度の遅い絶縁膜205と、を順次積層形成する。次いで、異方性ドライエッチングにより、第2の層間絶縁膜204及び絶縁膜205をエッチングすることで、導体202の上面202aを露出し、かつメモリセル領域に形成された第2の層間絶縁膜204を囲む溝207を形成すると共に、メモリセル領域に複数のシリンダ孔図示せずを形成する。このとき、溝207の側面207aに突起状のポリマー209が残存してしまう。次いで、溝207の側面207aにポリマー209が残存した状態で、複数のシリンダ孔図示せずの内面、及び溝207の内面を覆うように、下部電極形成用金属膜211を成膜することで、複数のシリンダ孔に下部電極図示せずを形成すると共に、溝207内にエッチングマスク212を形成する。このとき、溝207の側面207aには突起状のポリマー209が残存しているため、ポリマー209によって生じた段差により、下部電極形成用金属膜211のカバレッジが低下して、膜厚の薄い部分211Aが生じてしまう。DRAMの微細化に伴って言い換えれば、キャパシタのサイズ占有面積を縮小化して、下部電極の厚さを薄く形成した場合、膜厚の薄い部分211Aにはピンホール213が形成される。次いで、複数のシリンダ孔図示せず及びエッチングマスク212の内部を、エッチングストッパ膜203及び絶縁膜205よりもエッチング速度の速い絶縁膜216で埋め込む。次いで、絶縁膜205をパターニングすることで、複数のシリンダ孔図示せずを連結し、かつ第2の層間絶縁膜204の上面を露出する開口部215Aを有したサポート膜215を形成する。次いで、図23に示す工程では、でフッ化水素酸を含有したエッチング液を用いた湿式エッチングにより、図22に示すメモリセル領域に形成された第2の層間絶縁膜204、及び絶縁膜216を除去する。これにより、キャパシタ形成用領域217が形成されると共に、複数の下部電極図示せずの内面が露出される。このとき、先に説明したように、膜厚の薄い部分211Aにはピンホール213が形成されているため、ピンホール213を介して、周辺回路領域に形成された第2の層間絶縁膜204側にエッチング液が流入する。これにより、周辺回路領域に形成された第2の層間絶縁膜204がエッチングされ、空洞219が形成されてしまう。このように、周辺回路領域に配置された第2の層間絶縁膜204に空洞219が形成されると、後の工程において、周辺回路領域に第2の層間絶縁膜204を貫通するコンタクトプラグ図示せずを形成した際、空洞219を介して、隣接するコンタクトプラグ間が短絡するため、半導体装置DRAMの歩留まりが低下してしまうという問題があるということを見出した。本発明の一観点によれば、半導体基板のメモリセル領域及び周辺回路領域に素子層を形成する工程と、前記素子層の上面を覆うエッチングストッパ膜を形成する工程と、前記エッチングストッパ膜の上面を覆うように、該エッチングストッパ膜よりもエッチング速度の速い層間絶縁膜を形成する工程と、前記層間絶縁膜の上面を覆うように、該層間絶縁膜よりもエッチング速度の遅い絶縁膜を形成する工程と、異方性ドライエッチングにより、前記層間絶縁膜及び前記絶縁膜をエッチングすることで、前記メモリセル領域に、底面が前記エッチングストッパ膜に到達するシリンダ孔を複数形成すると共に、前記周辺回路領域のうち、前記メモリセル領域の近傍に位置する部分に、底面が前記エッチングストッパ膜に到達し、かつ前記メモリセル領域に形成された前記層間絶縁膜を囲むエッチングマスク形成用溝を形成する工程と、アンモニア水を用いた湿式エッチングにより、少なくとも前記エッチングマスク形成用溝の側面を洗浄する工程と、前記アンモニア水を用いた洗浄後に、複数の前記シリンダ孔の側面を含む内面、及び前記エッチングマスク形成用溝の内面に、前記シリンダ孔及び前記エッチングマスク形成用溝を埋め込まない厚さとされた下部電極形成用金属膜を成膜することで、複数の前記シリンダ孔にキャパシタとなる下部電極を形成すると共に、前記エッチングマスク形成用溝にエッチングマスクを形成する工程と、前記絶縁膜をパターニングすることで、前記メモリセル領域に形成された前記層間絶縁膜の上面を露出する開口部を有し、かつ複数の前記下部電極を連結するサポート膜を形成する工程と、前記開口部を介してエッチング液を供給する湿式エッチングにより、前記メモリセル領域に形成された前記層間絶縁膜を選択的に除去することで、複数の前記下部電極の外壁面を露出するキャパシタ形成用空間を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。本発明の半導体装置の製造方法によれば、アンモニア水を用いた湿式エッチングにより、エッチングマスク形成用溝の側面を洗浄することで、下部電極及びエッチングマスクの母材となる下部電極形成用金属膜を成膜する前に、異方性ドライエッチング時にエッチングマスク形成用溝の側面に付着したポリマーを除去することが可能となる。これにより、半導体装置の微細化により、下部電極形成用金属膜の厚さを薄くした場合でも、エッチングマスク形成用溝の側面にカバレッジを悪化させることなく、下部電極形成用金属膜を成膜することが可能となる。つまり、エッチングマスク形成用溝の側面に成膜された下部電極形成用金属膜に、ポリマーに起因するピンホールが形成されることがなくなる。よって、エッチング液により、メモリセル領域に形成された層間絶縁膜を選択的に除去する際複数の下部電極の外壁面を露出するキャパシタ形成用空間を形成する際、エッチングマスクにより、周辺回路領域に形成された層間絶縁膜にエッチング液が浸透することを防止可能となるので、半導体装置の歩留まりを向上させることができる。以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。実施の形態図1は、本発明の実施の形態に係る半導体装置の概略を模式的に示す平面図である。なお、図1では、本実施の形態の半導体装置10の一例として、DRAMDynamicRandomAccessMemoryを図示する。図1を参照するに、本実施の形態の半導体装置10は、複数のメモリセル領域Aと、複数のメモリセル領域Aを囲む周辺回路領域Bと、複数のメモリセル領域Aに形成されたメモリセル部11と、周辺回路領域Bに形成され、メモリセル部11を囲む周辺回路部12と、を有する。周辺回路部12は、センスアンプ回路図示せず、ワード線後述する図3Aに示すゲート電極46を含むの駆動回路図示せず、及び外部と信号のやりとりを行なう入出力回路図示せず等を有する。なお、図1に示すメモリセル部11の配置は、一例であり、メモリセル部11の数や、メモリセル部11が配置される位置等については図1に示すレイアウトに限定されない。また、図1に示す領域Cは、1つのメモリセル部11と、その周囲に配置された周辺回路部12の一部と、を囲む領域である。図2は、図1に示す領域Cで囲まれた部分の半導体装置の概略を模式的に示す平面図である。図2において、Y方向は、後述する図3Aに示すゲート電極46の延在方向X方向と交差する方向を示している。また、図2において、図1に示す半導体装置10と同一構成部分には同一符号を付す。また、図2では、本実施の形態の半導体装置10の構成要素の一部具体的には、サポート膜15、エッチングマスク16、下部電極18、容量コンタクトパッド28、及びエッチングマスク用パッド29のみを図示する。始めに、図2を参照して、本実施の形態の半導体装置10の構成要素のうち、サポート膜15の形状、及びサポート膜15とエッチングマスク16との位置関係について説明する。なお、サポート膜15、及びエッチングマスク16の具体的な構成については、図3A及び図3Bを参照して後述する。図2に示すように、サポート膜15は、外枠部21と、内枠部22と、下部電極支持部23と、開口部25と、を有する。外枠部21は、メモリセル部11を囲む内枠部22を囲むように、周辺回路領域Bに配置されている。内枠部22は、メモリセル領域Aの外周部に配置されている。下部電極支持部23は、X方向に延在しており、その両端が内枠部22と一体化されている。下部電極支持部23は、複数の下部電極18の外壁面18aの一部と接触することで、複数の下部電極18を支持している。下部電極支持部23は、半導体装置10の製造中に、複数の下部電極18が倒壊することを防止するためのものである。下部電極支持部23は、Y方向に対して、複数配置されている。開口部25は、内枠部22と下部電極支持部23との間、及び下部電極支持部23間に形成されている。開口部25は、後述する図18A及び図18Bに示す工程において、湿式エッチングにより、サポート膜15の直下に位置する第4の層間絶縁膜32を除去する際に使用するエッチング液を導入するための導入口である。なお、図2に示す下部電極18の配置は一例であり、下部電極18の数や、下部電極18を配置する位置については、図2に示すレイアウトに限定されない。また、図2に示すサポート膜15の形状も一例であり、サポート膜15を構成する下部電極支持部23の延在方向及び形状も図2に示す延在方向及び形状に限定されない。図2を参照するに、エッチングマスク16は、外枠部21と内枠部22との間に配置されており、平面視した状態において、枠形状とされている。図3Aは、本発明の実施の形態に係る半導体装置の一部を示す断面図であり、図2に示すメモリセル部のD-D線に対応する断面図である。また、図3Bは、本発明の実施の形態に係る半導体装置の一部を示す断面図であり、図2に示すメモリセル部のE-E線に対応する断面図である。また、図4は、図2に示すメモリセル部を構成するメモリセルの概略を模式的に示す平面図である。図3Aでは、図4に示す1つの活性領域42に2ビットのメモリセルを配置したセル構造を例に挙げて図示している。また、図4では、ゲート電極46、ダミーゲート電極47、及びサイドウォール51を切断する面を基準とした平面図に、活性領域42、基板用コンタクトプラグ58,59、及びビット線64を透過的に図示すると共に、下部電極18及び下部電極支持部23の形成位置を模式的に示す。図3A、図3B、及び図4において、図2に示す半導体装置10と同一構成部分には、同一符号を付す。次いで、図3A、図3B、及び図4を参照して、本実施の形態の半導体装置10の構成について説明する。図3A、図3B、及び図4を参照するに、本実施の形態の半導体装置10は、半導体基板26と、素子層27と、容量コンタクトパッド28と、エッチングマスク用パッド29と、エッチングストッパ膜31と、第4の層間絶縁膜32と、サポート膜15と、キャパシタ34と、エッチングマスク16と、第5の層間絶縁膜35と、配線37と、保護膜38と、を有する。図3A及び図3Bを参照するに、半導体基板26は、板状とされた基板であり、活性領域42を有する。半導体基板26としては、例えば、p型の単結晶シリコン基板を用いることができる。なお、本実施の形態では、半導体基板26として、p型の単結晶シリコン基板を用いた場合を例に挙げて、以下の説明を行う。図3A及び図3Bを参照するに、素子層27は、メモリセル領域A及び周辺回路領域Bに対応する半導体基板26の上面26a側に設けられている。素子層27は、素子分離領域41と、ゲート電極用溝43と、ゲート絶縁膜45と、埋め込み型ゲート電極であるゲート電極46と、ダミーゲート電極47と、キャップ絶縁膜49と、サイドウォール51と、第1の不純物拡散領域52と、第2の不純物拡散領域53と、選択用トランジスタ55-1,55-2と、第1の層間絶縁膜56と、基板用コンタクトプラグ58,59と、第2の層間絶縁膜61と、ビット線用コンタクトプラグ63と、ビット線64と、第3の層間絶縁膜65と、容量コンタクトプラグ67と、を有する。図3A及び図3Bを参照するに、素子分離領域41は、素子分離用溝72と、素子分離用絶縁膜73と、を有する。素子分離用溝72は、図4に示す複数の活性領域42を区画するように、半導体基板26に形成されている。素子分離用溝72の深さは、ゲート電極用溝43よりも深くなるように構成されている。素子分離用絶縁膜73は、素子分離領域41の上面41aが半導体基板26の上面26aに対して略面一となるように、素子分離用溝72を埋め込んでいる。素子分離用絶縁膜73としては、例えば、酸化シリコン膜SiO2膜を用いることができる。上記構成とされた素子分離領域41は、例えば、STIShallowTrenchIsolation法により形成することができる。図4を参照するに、活性領域42は、メモリセル領域Aに対応する半導体基板26に複数設けられている。複数の活性領域42は、細長い短冊状とされており、個々に所定の間隔をあけて右斜め下向きに整列するように配置されている。複数の活性領域42には、図3Aに示す選択用トランジスタ55-1,55-2が形成される。なお、活性領域42の形状及び配列は、図4に示す形状及び配列に限定されない。活性領域42の形状は、一般的なトランジスタに適用される活性領域の形状例えば、複数の素子形成領域を有した形状としてもよい。図3Aを参照するに、ゲート電極用溝43は、図4に示すY方向第1の方向に延在する溝であり、図4に示す1つの活性領域42に対して2つ設けられている。ゲート電極用溝43の深さは、素子分離用溝72の深さよりも浅くなるように構成されている。図3Aを参照するに、ゲート絶縁膜45は、ゲート電極用溝43の内面を覆うように設けられている。ゲート絶縁膜45としては、例えば、単層の酸化シリコン膜SiO2膜、酸化シリコン膜を窒化した膜SiON膜、積層された酸化シリコン膜SiO2膜、酸化シリコン膜SiO2膜上に窒化シリコン膜SiN膜を積層させた積層膜、High-K膜高誘電率膜等を用いることができる。ゲート絶縁膜45として単層の酸化シリコン膜SiO2膜を用いる場合、ゲート絶縁膜45の厚さは、例えば、4nmとすることができる。図3Aを参照するに、ゲート電極46は、ゲート絶縁膜45を介して、ゲート電極用溝43を埋め込むと共に、その上部が半導体基板26の上面26aから突出するように設けられている。これにより、ゲート電極46の上面46aは、半導体基板26の上面26aよりも上方に配置されている。ゲート電極46の上面46aは、平坦な面とされている。図4を参照するに、ゲート電極46は、Y方向に延在している。また、平面視した状態において、ゲート電極46は、1つの活性領域42に対して2つのゲート電極46が交差するように配置されている。ゲート電極46は、例えば、リンP等の不純物を含有した多結晶シリコン膜と、金属膜と、が順次積層された積層構造とすることができる。ゲート電極46を構成する金属膜としては、例えば、タングステンW、窒化タングステンWN、タングステンシリサイドWSi等の高融点金属を用いることができる。図3を参照するに、ダミーゲート電極47は、素子分離領域41の上面41aに設けられており、ゲート電極46の上面46aに対して略面一とされた上面47aを有する。図4を参照するに、ダミーゲート電極47は、Y方向に延在すると共に、X方向において、隣り合う活性領域42間に1つ配置されている。ダミーゲート電極47は、先に説明したゲート電極46を構成する金属膜具体的には、多結晶シリコン膜上に形成される金属膜と同じ金属膜により構成することができる。図3を参照するに、キャップ絶縁膜49は、ゲート電極46の上面46a、及びダミーゲート電極47の上面47aを覆うように設けられている。キャップ絶縁膜49の上面49aは、平坦な面とされている。キャップ絶縁膜49は、異方性エッチングにより、ゲート電極46及びダミーゲート電極47の母材となる金属膜をパターニングする際のエッチングマスクとして機能する絶縁膜である。キャップ絶縁膜49としては、例えば、窒化シリコン膜Si3N4膜を用いることができる。図3Aを参照するに、サイドウォール51は、ゲート電極46の側面、ダミーゲート電極47の側面、及びキャップ絶縁膜49の側面を覆うように設けられている。サイドウォール51は、ゲート電極46の側面を保護するためのものである。サイドウォール51を構成する膜としては、例えば、窒化シリコン膜Si3N4膜、或いは、窒化シリコン膜Si3N4膜と、酸化シリコン膜SiO2膜と、を順次積層した積層膜を用いることができる。図3A及び図4を参照するに、第1の不純物拡散領域52は、ゲート電極46と素子分離領域41との間に位置する活性領域42半導体基板26の一部に形成されている。第1の不純物拡散領域52は、ソース/ドレイン領域図3Aに示す構造の場合、ソース領域として機能する。半導体基板26がp型の単結晶シリコン基板の場合、第1の不純物拡散領域52は、半導体基板26の上面26aにn型不純物例えば、リンPをイオン注入することで形成する。よって、第1の不純物拡散領域52の上面52aは、半導体基板26の上面26aに対して面一となる。図3A及び図4を参照するに、第2の不純物拡散領域53は、2つのゲート電極46間に位置する活性領域42半導体基板26の一部に形成されている。第2の不純物拡散領域53は、選択用トランジスタ55-1,55-2に対して共通のソース/ドレイン領域図3Aに示す構造の場合、ドレイン領域として機能する。半導体基板26がp型の単結晶シリコン基板の場合、第2の不純物拡散領域53は、半導体基板26の上面26aにn型不純物例えば、リンPをイオン注入することで形成する。よって、第2の不純物拡散領域53の上面53aは、半導体基板26の上面26aに対して面一となる。図3Aを参照するに、選択用トランジスタ55-1は、MOSMetaloxidesemiconductorトランジスタであり、図4に示す活性領域42に形成されている。選択用トランジスタ55-1は、先に説明したゲート電極用溝43、ゲート絶縁膜45、ゲート電極46、第1の不純物拡散領域52、及び第2の不純物拡散領域53を有した構成とされている。図3Aを参照するに、選択用トランジスタ55-2は、MOSトランジスタであり、図4に示す活性領域42に形成されている。選択用トランジスタ55-2は、先に説明した選択用トランジスタ55-1と同様な構成とされている。つまり、選択用トランジスタ55-2は、ゲート電極用溝43、ゲート絶縁膜45、ゲート電極46、第1の不純物拡散領域52、及び第2の不純物拡散領域53を有した構成とされている。図3A及び図3Bを参照するに、第1の層間絶縁膜56は、図示してはいないが、メモリセル領域Aに形成された素子分離領域41の上面41a、及び周辺回路領域Bに形成された素子分離領域41の上面41aを覆うように設けられている。第1の層間絶縁膜56の上面56aは、キャップ絶縁膜49の上面49aに対して略面一となるように構成されている。第1の層間絶縁膜56としては、例えば、CVD法により形成された酸化シリコン膜SiO2膜、或いは、SOG法により形成された塗布系の絶縁膜酸化シリコン膜SiO2膜等を用いることができる。図3A及び図4を参照するに、基板用コンタクトプラグ58は、ゲート電極46の側面を覆うサイドウォール51とダミーゲート電極47の側面を覆うサイドウォール51との間に設けられている。基板用コンタクトプラグ58は、活性領域42の端部に形成された第1の不純物拡散領域52の上面52aと接触している。これにより、基板用コンタクトプラグ58は、選択用トランジスタ55-1を構成する第1の不純物拡散領域52、または選択用トランジスタ55-2を構成する第1の不純物拡散領域52と電気的に接続されている。また、基板用コンタクトプラグ58の上面58aは、キャップ絶縁膜49の上面49aに対して略面一とされている。図3A及び図4を参照するに、基板用コンタクトプラグ59は、ゲート電極46の側面を覆うサイドウォール51間2つのゲート電極46間に設けられており、かつ活性領域42の中央部に形成された第2の不純物拡散領域53の上面53aと接触している。これにより、基板用コンタクトプラグ59は、第2の不純物拡散領域53と電気的に接続されている。また、基板用コンタクトプラグ59の上面59aは、キャップ絶縁膜49の上面41aに対して略面一とされている。上記説明した基板用コンタクトプラグ58,59のX方向の幅は、基板用コンタクトプラグ58,59の両側に設けられたサイドウォール51により規定されている。つまり、基板用コンタクトプラグ58,59が形成される層構造は、セルフアライン構造とされている。図3A及び図4を参照するに、第2の層間絶縁膜61は、キャップ絶縁膜49の上面49a及び第1の層間絶縁膜56の上面56aを覆うように設けられている。第2の層間絶縁膜61としては、例えば、CVD法により形成された酸化シリコン膜SiO2膜、或いは、SOG法により形成された塗布系の絶縁膜酸化シリコン膜SiO2膜等を用いることができる。図3Aを参照するに、ビット線用コンタクトプラグ63は、基板用コンタクトプラグ59上に位置する第2の層間絶縁膜61を貫通するように設けられている。ビット線用コンタクトプラグ63の下端は、基板用コンタクトプラグ59の上面59aと接触している。ビット線用コンタクトプラグ63の上面63aは、平坦な面とされており、かつ第2の層間絶縁膜61の上面61aに対して略面一とされている。図3Aを参照するに、ビット線64は、ビット線用コンタクトプラグ63の上面63aと接触するように、第2の層間絶縁膜61の上面61aに設けられている。これにより、ビット線64は、ビット線用コンタクトプラグ63を介して、第2の不純物拡散領域53と電気的に接続されている。図4を参照するに、ビット線64は、折れ線形状湾曲形状とされており、X方向第2の方向に延在している。ビット線64は、Y方向に所定の間隔で複数配置されている。図3A及び図3Bを参照するに、第3の層間絶縁膜65は、ビット線64を覆うように、メモリセル領域A及び周辺回路領域Bに形成された第2の層間絶縁膜61の上面61aに設けられている。第3の層間絶縁膜65の上面65aは、平坦な面とされている。第3の層間絶縁膜65としては、例えば、CVD法により形成された酸化シリコン膜SiO2膜、或いは、SOG法により形成された塗布系の絶縁膜酸化シリコン膜SiO2膜等を用いることができる。図3Aを参照するに、容量コンタクトプラグ67は、第2及び第3の層間絶縁膜61,65を貫通するように設けられており、基板用コンタクトプラグ58の上面58aと接触している。これにより、容量コンタクトプラグ67は、基板用コンタクトプラグ58を介して、第1の不純物拡散領域52と電気的に接続されている。図3Aを参照するに、容量コンタクトパッド28は、容量コンタクトプラグ67の上面67aと接触するように、メモリセル領域Aに形成された第3の層間絶縁膜65の上面65aに設けられている。容量コンタクトパッド28は、容量コンタクトプラグ67及び下部電極18の下端よりも幅広形状とされている。図2を参照するに、容量コンタクトパッド28は、円形状とされており、Y方向において、互い違いの位置に配列されている。つまり、容量コンタクトパッド28は、Y方向に千鳥状に配置されている。なお、図示してはいないが、容量コンタクトパッド28は、Y方向において、隣り合うビット線34間に配置されている。上記構成とされた容量コンタクトパッド28は、金属膜をパターニングすることで形成する。容量コンタクトパッド28の母材となる金属膜としては、例えば、窒化タングステン膜WN膜と、タングステン膜W膜と、を順次積層した積層膜を用いることができる。図3Bを参照するに、エッチングマスク用パッド29は、メモリセル領域Aの近傍に位置する周辺回路領域Bに配置された第3の層間絶縁膜65の上面65aに設けられている。図2を参照するに、エッチングマスク用パッド29は、メモリセル領域Aを連続して囲むように配置されている。これにより、エッチングマスク用パッド29は、枠形状とされている。エッチングマスク用パッド29は、エッチングマスク16の下端よりも幅広形状とされている。エッチングマスク用パッド29は、容量コンタクトパッド28と同時に形成するパッドであり、容量コンタクトパッド28と同じ金属膜具体的には、後述する図12Aに示すパッド形成用金属膜94により構成されている。図3A及び図3Bを参照するに、エッチングストッパ膜31は、容量コンタクトパッド28及びエッチングマスク用パッド29の外周部を囲むように、第3の層間絶縁膜65の上面56aに設けられている。エッチングストッパ膜31は、半導体装置10の製造時において、メモリセル領域Aに配置されたエッチングストッパ膜31の上面31aに形成される第4の層間絶縁膜32図3Bに図示し、かつ図3Aに図示していない層間絶縁膜を湿式エッチングで除去する際のエッチングストッパとして機能することで、エッチングストッパ膜31よりも下方に形成された半導体装置10の構成要素を保護する。エッチングストッパ膜31としては、例えば、窒化シリコン膜Si3N4膜を用いることができる。図3Bを参照するに、第4の層間絶縁膜32は、エッチングマスク16よりも外側に位置する周辺回路領域Bに配置されたエッチングストッパ膜31の上面31aに設けられている。第4の層間絶縁膜32の上面32aは、エッチングマスク16の上端面16eよりも下方に配置されている。第4の層間絶縁膜32は、上面32aよりも下方に位置するエッチングマスク16の外壁面16b周辺回路領域B側に位置する外壁面を覆っている。第4の層間絶縁膜32としては、例えば、酸化シリコン膜SiO2膜を用いることができる。次に、外枠部21、内枠部22、下部電極支持部23、及び開口部25を有したサポート膜15について説明する。なお、サポート膜15の形状については、図2平面図を参照して、すでに説明したので、その説明を省略し、ここでは、主に、サポート膜15の形成位置等について説明する。図3A及び図3Bを参照するに、サポート膜15は、その上面15aが下部電極18の上端面18d、及びエッチングマスク16の上端面16eに対して略面一となるように、メモリセル領域A及び周辺回路領域Bに設けられている。図3Bを参照するに、外枠部21は、第4の層間絶縁膜32の上面32aを覆うように設けられている。外枠部21は、エッチングマスク16の上端面16eと第4の層間絶縁膜32の上面32aとの間に位置するエッチングマスク16の外壁面16bを覆っている。外枠部21は、半導体装置10の製造時において、メモリセル領域Aに配置されたエッチングストッパ膜31の上面31aに形成される第4の層間絶縁膜32図3Bに図示し、かつ図3Aに図示していない層間絶縁膜を湿式エッチングで除去する際、製造途中の半導体装置10の上面側から供給されるエッチング液により、周辺回路領域Bに形成された第4の層間絶縁膜32がエッチングされることを防止する機能を有する。図3Bを参照するに、内枠部22は、エッチングマスク16の外壁面16aのうち、エッチングマスク16の上端側に位置する面と接触している。図3Aを参照するに、下部電極支持部23は、複数の下部電極18の外壁面18aのうち、下部電極18の上端側に位置する面と接触することで、複数の下部電極18を連結している。下部電極支持部23は、半導体装置10の製造時において、メモリセル領域Aに配置されたエッチングストッパ膜31の上面31aに形成される第4の層間絶縁膜32図3Bに図示し、かつ図3Aに図示していない層間絶縁膜を湿式エッチングで除去する際、複数の下部電極18が倒壊することを防止する。上記サポート膜15は、第4の層間絶縁膜32よりもエッチング速度の遅い絶縁膜により構成されている。具体的には、第4の層間絶縁膜32が酸化シリコン膜SiO2膜の場合、サポート膜15としては、例えば、窒化シリコン膜Si3N4膜を用いることができる。図3Aを参照するに、キャパシタ34は、下部電極18と、容量絶縁膜75と、上部電極77と、を有する。図2及び図3Aを参照するに、下部電極18は、メモリセル領域Aに配置された複数の容量コンタクトパッド28の上面28aに設けられている。下部電極18の形状は、クラウン型王冠型とされている。下部電極18の下端は、円形状とされており、容量コンタクトパッド28の上面28aと接触している。これにより、下部電極18は、容量コンタクトパッド28を介して、第1の不純物拡散領域52と電気的に接続されている。図3A及び図3Bを参照にするに、容量絶縁膜75は、メモリセル領域A及び周辺回路領域Bに形成されたサポート膜15の上面15aと、メモリセル領域Aに形成されたサポート膜15の下面15bと、開口部25に露出されたサポート膜15の側面と、エッチングストッパ16及びサポート膜15から露出されたエッチングマスク16の外壁面16aと、エッチングマスク16の内面内壁面16c及び底面16d及び上端面16eと、エッチングストッパ膜31及びサポート膜15から露出された複数の下部電極18の外壁面18aと、複数の下部電極18の内面内壁面18b及び底面18c及び上端面18dと、メモリセル領域Aに形成されたエッチングストッパ膜31の上面31aと、を連続して覆うように設けられている。つまり、容量絶縁膜75は、複数のキャパシタ18の内面及び外壁面18aを覆うように設けられている。容量絶縁膜75としては、例えば、酸化ハフニウム、酸化ジルコニウムZrO2、酸化アルミニウムAl2O3等の高誘電体膜や、これらの積層体を使用することができる。図3A及び図3Bを参照するに、上部電極77は、容量絶縁膜75の表面75aを覆うように設けられている。上部電極77は、複数の下部電極18の内部、複数の下部電極18の外壁面18aとエッチングマスク16の外壁面16aとの間に形成されたキャパシタ形成用空間81、及びエッチングマスク16の内部を充填している。上部電極77の上面77aは、平坦な面とされている。図2及び図3Bを参照するに、エッチングマスク16は、エッチングマスク16の下端がエッチングマスク用パッド29の上面29aと接触するように、エッチングマスク用パッド29上に設けられている。エッチングマスク16は、メモリセル領域A具体的には、複数の下部電極18、内枠部22、及び下部電極支持部23を囲むように配置されている。エッチングマスク16の上端面16eは、下部電極18の上端面18dに対して略面一とされている。エッチングマスク16の断面形状は、コの字型とされている。エッチングマスク16の上端に位置する外壁面16aメモリセル領域A側に位置する外壁面は、外枠部21と接触しており、エッチングマスク16の上端に位置する外壁面16b周辺回路領域B側に位置する外壁面は、外枠部21と接触している。エッチングマスク16は、複数の下部電極18を形成する際に成膜する下部電極形成用金属膜94後述する図12A及び図12B参照により構成されている。したがって、半導体装置10を微細化すると、下部電極18の母材となる下部電極形成用金属膜の厚さを薄くする必要があるため、エッチングマスク16の厚さは薄くなる。エッチングマスク16は、半導体装置10の製造時において、メモリセル領域Aに配置されたエッチングストッパ膜31上に形成される第4の層間絶縁膜32図3Bに図示し、かつ図3Aに図示していない層間絶縁膜を湿式エッチングで除去する際、製造途中の半導体装置10のメモリセル領域A側具体的には、キャパシタ形成用空間81側から周辺領域Bに形成された第4の層間絶縁膜32にエッチング液が浸透することを防止周辺回路領域Bに形成された第4の層間絶縁膜32がエッチングされることを防止するためのマスクである。図3A及び図3Bを参照するに、第5の層間絶縁膜35は、上部電極77の上面77aを覆うように設けられている。第5の層間絶縁膜35としては、例えば、酸化シリコン膜SiO2膜を用いることができる。図3Aを参照するに、配線37は、メモリセル領域Aに形成された第5の層間絶縁膜35の上面68aに設けられている。配線37の材料としては、アルミニウムAlや銅Cu等を用いることができる。図3A及び図3Bを参照するに、保護膜38は、配線37を覆うように、第5の層間絶縁膜35の上面68aに設けられている。保護膜38は、配線37を保護するパッシベーション膜である。保護膜38としては、例えば、酸窒化シリコン膜SiON膜を用いることができる。なお、本実施の形態の半導体装置10では、選択用トランジスタ55-1,55-2として、ゲート電極用溝43にゲート電極46の一部が埋め込まれたMOSトランジスタを例に挙げて説明したが、ゲート電極用溝43にゲート電極46の一部が埋め込まれたMOSトランジスタの替わりに、選択用トランジスタ55-1,55-2としてプレーナ型のMOSトランジスタや、ゲート電極用溝43の側壁部分にチャネル領域が形成されるMOSトランジスタ等を用いてもよい。図5A、図5B、図6A、図6B、図7A、図7B、図8A,図8B、図9A、図9B、図10A、図10B、図11A、図11B、図12A、図12B、図13A、図13B、図14A、図14B、図15A、図15B、図16A、図16B、図17A、図17B、図18A,図18B、図19A、図19B、図20A、図20B、図21A、及び図21Bは、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。図5A、図6A、図7A、図8A,図9A、図10A、図11A、図12A、図13A、図14A、図15A、図16A、図17A、図18A,図19A、図20、及び図21Aは、図2に示すメモリセル部のD-D線に対応する断面図である。また、図5B、図6B、図7B、図8B,図9B、図10B、図11B、図12B、図13B、図14B、図15B、図16B、図17B、図18B,図19B、図20B、及び図21Bは、図2に示すメモリセル部のE-E線に対応する断面図である。図5A、図5B、図6A、図6B、図7A、図7B、図8A,図8B、図9A、図9B、図10A、図10B、図11A、図11B、図12A、図12B、図13A、図13B、図14A、図14B、図15A、図15B、図16A、図16B、図17A、図17B、図18A,図18B、図19A、図19B、図20A、図20B、図21A、及び図21Bにおいて、本実施の形態の半導体装置10と同一構成部分には同一符号を付す。次に、図5A、図5B、図6A、図6B、図7A、図7B、図8A,図8B、図9A、図9B、図10A、図10B、図11A、図11B、図12A、図12B、図13A、図13B、図14A、図14B、図15A、図15B、図16A、図16B、図17A、図17B、図18A,図18B、図19A、図19B、図20A、図20B、図21A、及び図21Bを参照して、本実施の形態の半導体装置10の製造方法について説明する。始めに、図5A及び図5Bに示す工程では、半導体基板26に、活性領域42を区画する素子分離領域41を形成し、その後、1つの活性領域42に対して、図4に示すY方向第1の方向に延在する2つのゲート電極用溝43を形成する。具体的には、STI法により、半導体基板26に素子分離用溝72を形成し、その後、素子分離用溝72を素子分離用絶縁膜73例えば、酸化シリコン膜SiO2膜で埋め込むことで、上面41aが半導体基板26の上面26aに対して略面一とされた素子分離領域41を形成する。その後、半導体基板26の上面26a、及び素子分離領域41の上面41aに、レジストマスク図示せずを形成し、該レジスト膜を介した異方性エッチング具体的には、ドライエッチングにより、半導体基板26をエッチングすることで、素子分離用溝72よりも深さの浅いゲート電極用溝43を形成する。なお、STIShallowTrenchIsolation法以外の方法で、素子分離領域41を形成してもよい。次いで、図6A及び図6Bに示す工程では、ゲート電極用溝43の内面を覆うゲート絶縁膜45を形成する。具体的には、熱酸化法により、ゲート電極用溝43の内面に露出された半導体基板26を酸化することで、ゲート絶縁膜45として厚さ4nmの酸化シリコン膜SiO2膜を形成する。なお、ゲート絶縁膜45として、酸化シリコン膜を窒化した膜SiON膜、積層された酸化シリコン膜SiO2膜、酸化シリコン膜SiO2膜上に窒化シリコン膜Si3N4膜を積層させた積層膜、High-K膜高誘電率膜等を形成してもよい。次いで、図4に示すY方向第1の方向に延在し、ゲート絶縁膜45を介して、一部が半導体基板26に埋め込まれたゲート電極46を形成すると共に、素子分離領域41の上面41aにダミーゲート電極47を形成する。具体的には、ゲート絶縁膜45の表面に、モノシランSiH4及びホスフィンを原料ガスとしたCVD法により、n型の不純物が含有された多結晶シリコン膜図示せずを堆積する。このとき、ゲート電極用溝43の内部が多結晶シリコン膜で完全に充填されるように上記多結晶シリコン膜を形成する。なお、リンP等の不純物を含まない多結晶シリコン膜を形成し、後の工程で、イオン注入法により、所望の不純物を多結晶シリコン膜に注入してもよい。次いで、上記多結晶シリコン膜上に、スパッタリング法により、タングステン膜W膜、窒化タングステン膜WN膜、タングステンシリサイド膜WSi膜等の高融点金属膜図示せずを50nm程度の厚さに堆積させる。上記不純物を含む多結晶シリコン膜及び高融点金属膜は、ゲート電極46及びダミーゲート電極47の母材となる。次いで、上記高融点金属膜上に、モノシランSiH4とアンモニアNH3を原料ガスとして、プラズマCVD法により、厚さ70nm程度の窒化シリコン膜Si3N4膜を成膜する。該窒化シリコン膜Si3N4膜は、キャップ絶縁膜49の母材となる。次いで、上記窒化シリコン膜Si3N4膜上に、フォトリソグラフィ技術により、ゲート電極46及びダミーゲート電極47を形成するためのフォトレジストマスク図示せずを形成する。次いで、該フォトレジストマスク図示せずをマスクとする異方性エッチング具体的には、ドライエッチングにより、窒化シリコン膜Si3N4膜をエッチングすることで、キャップ絶縁膜49を形成する。その後、該フォトレジストマスク図示せずを除去する。次いで、キャップ絶縁膜49をマスクとする異方性エッチング具体的には、ドライエッチングにより、不純物を含む多結晶シリコン膜及び高融点金属膜共に、図示せずをパターニングすることで、ゲート電極46ワード線及びダミーゲート電極47が同時に形成される。また、上記方法で、ゲート電極46及びダミーゲート電極47を形成することで、ダミーゲート電極47の上面47aは、ゲート電極46の上面46aに対して略面一となる。次いで、図7A及び図7Bに示す工程では、図6Aに示すゲート電極46及びダミーゲート電極47から露出された活性領域42半導体基板26の上面26aに、第1及び第2の不純物拡散領域52,53を同時に形成する。具体的には、図6Aに示す構造体の上面側から、ゲート電極46及びダミーゲート電極47から露出された活性領域42に、n型不純物例えば、リンPをイオン注入することで、ゲート電極46とダミーゲート電極47との間に第1の不純物拡散領域52を形成すると共に、ゲート電極46間に第2の不純物拡散領域53を形成する。これにより、活性領域42に、ゲート電極用溝43、ゲート絶縁膜45、ゲート電極46、第1の不純物拡散領域52、及び第2の不純物拡散領域53を有した選択用トランジスタ55-1,55-2が形成される。次いで、半導体基板26の上面26aよりも上方に位置するゲート電極46の側面、及びダミーゲート電極47の側面を覆うサイドウォール51を形成する。具体的には、CVD法により、全面に窒化シリコン膜Si3N4膜を20~50nm程度の厚さに成膜し、その後、窒化シリコン膜Si3N4膜をエッチバックすることで、サイドウォール51を形成する。次いで、図8A及び図8Bに示す工程では、第1の層間絶縁膜56を形成する。具体的には、図7A及び図7Bに示す構造体の上面側に、CVD法により、サイドウォール51間に形成された凹部を埋め込むように、第1の層間絶縁膜56の母材となる酸化シリコン膜SiO2膜を成膜する。次いで、CMPChemicalMechanicalPolishing法により、酸化シリコン膜SiO2膜を研磨することで、キャップ絶縁膜49の上面49aに対して略面一とされた上面56aを有する第1の層間絶縁膜56を形成する。次いで、第1の層間絶縁膜56に、第1の不純物拡散領域52の上面52aを露出する基板用コンタクトホール87、及び第2の不純物拡散領域53の上面53aを露出する基板用コンタクトホール88を同時に形成する。具体的には、第1の層間絶縁膜56の上面56a及びキャップ絶縁膜49の上面49aに、基板用コンタクトホール87,88の形成位置を露出する帯状の開口部を有したフォトレジストマスク図示せずを形成する。その後、該フォトレジストマスクを介した異方性エッチング具体的には、ドライエッチングにより、第1の層間絶縁膜56をエッチングすることで、基板用コンタクトホール87,88を形成する。つまり、SACSelf-AlignedContact法により、基板用コンタクトホール87,88を形成する。上記フォトレジストマスク図示せずは、基板用コンタクトホール87,88を形成後に除去する。次いで、図9A及び図9Bに示す工程では、基板用コンタクトホール87を埋め込む基板用コンタクトプラグ58、及び基板用コンタクトホール88を埋め込む基板用コンタクトプラグ59を同時に形成する。具体的には、図8Aに示す構造体の上面側から、CVD法により、基板用コンタクトホール87,88を埋め込むように、リンPを含有した多結晶シリコン膜図示せずを成膜する。このリンPを含有した多結晶シリコン膜は、基板用コンタクトプラグ58,59の母材となる膜である。このとき、図示してはいないが、第1の層間絶縁膜56の上面56a、及びキャップ絶縁膜49の上面49aにもリンPを含有した多結晶シリコン膜が成膜される。次いで、CMP法により、第1の層間絶縁膜56の上面56a、及びキャップ絶縁膜49の上面49aに形成された多結晶シリコン膜不要な多結晶シリコン膜を研磨除去する。これにより、リンPを含有した多結晶シリコン膜よりなり、かつ第1の不純物拡散領域52の上面52aと接触する基板用コンタクトプラグ58と、リンPを含有した多結晶シリコン膜よりなり、かつ第2の不純物拡散領域53の上面53aと接触する基板用コンタクトプラグ59と、が同時に形成される。また、上記研磨により、基板用コンタクトプラグ58,59の上面58a,59aは、キャップ絶縁膜49の上面49aに対して略面一となる。なお、成膜時に不純物を含有しない多結晶シリコン膜基板用コンタクトプラグ58,59の母材を形成し、後の工程において、イオン注入法により、該多結晶シリコン膜にn型またはp型の不純物を注入してもよい。次いで、図10A及び図10Bに示す工程では、図9A及び図9Bに示す構造体の上面具体的には、キャップ絶縁膜49の上面49a、第1の層間絶縁膜56の上面56a、及び基板用コンタクトプラグ58,59の上面58a,59aを覆う第2の層間絶縁膜61を形成する。具体的には、CVD法により、第2の層間絶縁膜61として酸化シリコン膜SiO2膜を成膜する。次いで、図11A及び図11Bに示す工程では、第2の層間絶縁膜61に、基板用コンタクトプラグ59の上面59aと接触するビット線用コンタクトプラグ63を形成する。具体的には、フォトリソグラフィ技術及びドライエッチング技術を用いて、第2の層間絶縁膜61をエッチングすることで、基板用コンタクトプラグ59の上面59aを露出するビットコンタクト用開口部91を形成する。次いで、ビットコンタクト用開口部91内に、チタン膜Ti膜と、窒化チタン膜TiN膜と、を順次成膜することで、ビットコンタクト用開口部91を埋め込まない厚さとされたバリア膜TiN/Ti積層膜を形成し、次いで、該バリア膜を介して、ビットコンタクト用開口部91を埋め込むタングステン膜W膜を成膜する。その後、CMP法により、第2の層間絶縁膜61の上面61aよりも上方に形成されたバリア膜及びタングステン膜W膜を研磨除去することで、ビットコンタクト用開口部91内に、TiN/Ti積層膜及びタングステン膜W膜よりなるビット線用コンタクトプラグ63を形成する。なお、上記研磨により、ビット線用コンタクトプラグ63の上面63aは、第2の層間絶縁膜61の上面61aに対して略面一となる。次いで、第2の層間絶縁膜61の上面61aに、ビット線用コンタクトプラグ63の上面63aと接触し、かつ図4に示すX方向に延在ゲート電極46と交差する方向に延在するビット線64を形成する。具体的には、第2の層間絶縁膜61の上面61a及びビット線用コンタクトプラグ63の上面63aに、ビット線64の母材として、窒化タングステン膜WN膜と、タングステン膜W膜と、を順次成膜する。その後、フォトリソグラフィ技術及びドライエッチング技術を用いて、窒化タングステン膜WN膜及びタングステン膜W膜をパターニングすることで、ビット線64を形成する。ビット線64は、ビット線用コンタクトプラグ63の上面63aと接触することで、第2の不純物拡散領域53と電気的に接続されている。次いで、第2の層間絶縁膜61の上面61aに、ビット線64を覆う第3の層間絶縁膜65を形成する。具体的には、CVD法により、第3の層間絶縁膜65として酸化シリコン膜SiO2膜を成膜する。次いで、図12A及び図12Bに示す工程では、第2及び第3の層間絶縁膜61,65を貫通し、基板用コンタクトプラグ58の上面58aと接触することで、第1の不純物拡散領域52と電気的に接続される容量コンタクトプラグ67を形成する。具体的には、フォトリソグラフィ技術及びドライエッチング技術を用いて、第2及び第3の層間絶縁膜61,65を貫通し、基板用コンタクトプラグ58の上面58aを露出する容量コンタクトホール93を形成する。次いで、先に説明したビット線用コンタクトプラグ63の形成方法と同様な手法により、容量コンタクトホール93内を埋め込むように、チタン膜Ti膜、窒化チタン膜TiN膜、及びタングステン膜W膜を成膜する。次いで、第3の層間絶縁膜65の上面65aよりも上方に形成された余分なチタン膜Ti膜、窒化チタン膜TiN膜、及びタングステン膜W膜を研磨除去することで、容量コンタクトホール93内に、上面67aが第3の層間絶縁膜65の上面65aに対して略面一とされた容量コンタクトプラグ67を形成する。これにより、半導体基板26のメモリセル領域A及び周辺回路領域Bに、素子層27が形成される。なお、素子層27の上面27aは、第3の層間絶縁膜65の上面65a及び容量コンタクトプラグ67の上面67aにより構成されており、平坦な面とされている。次いで、メモリセル領域A及び周辺回路領域Bに形成された素子層27の上面27aを覆うパッド形成用金属膜94を成膜する。具体的には、CVD法により、パッド形成用金属膜94として、窒化タングステン膜WN膜と、タングステン膜W膜と、を順次成膜する。パッド形成用金属膜94は、容量コンタクトパッド28及びエッチングマスク用パッド29の母材となる膜である。次いで、フォトリソグラフィ技術及びドライエッチング技術を用いて、パッド形成用金属膜94をパターニングすることで、キャパシタ34図3A参照の形成領域に対応する素子層27の上面27aに容量コンタクトパッド28を形成すると共に、エッチングマスク用パッド29図3B参照の形成領域に対応する素子層27の上面27aにエッチングマスク用パッド29を形成する。このとき、エッチングマスク用パッド29は、周辺回路領域Bのうち、メモリセル領域Aの近傍に位置する部分に、メモリセル領域Aを連続して囲むように形成する。また、容量コンタクトパッド28は、キャパシタ用コンタクトプラグ67の上面67aと接触するように形成する。これにより、容量コンタクトパッド28は、キャパシタ用コンタクトプラグ67を介して、第1の不純物拡散領域52と電気的に接続される。また、容量コンタクトパッド28は、キャパシタ用コンタクトプラグ67及び下部電極18の下端図3A参照よりも幅広形状となるように形成する。これにより、容量コンタクトパッド28に対する下部電極18の位置を調整することが可能となる。次いで、素子層27の上面27aに、容量コンタクトパッド28及びエッチングマスク用パッド29を覆うエッチングストッパ膜31を形成する。具体的には、エッチングストッパ膜31として、厚さ60nm程度の窒化シリコン膜Si3N4膜を成膜する。次いで、図13A及び図13Bに示す工程では、エッチングストッパ膜31の上面31aを覆うように、エッチングストッパ膜31よりもエッチング速度の速い第4の層間絶縁膜32を形成する。具体的には、CVD法により、第4の層間絶縁膜32として、厚さ2μm程度の酸化シリコン膜SiO2膜を成膜する。次いで、第4の層間絶縁膜32の上面32aを覆うように、第4の層間絶縁膜32よりもエッチング速度の遅い絶縁膜96を形成する。具体的には、絶縁膜96として、厚さ200nm程度の窒化シリコン膜Si3N4膜を成膜する。次いで、フォトリソグラフィ技術を用いて、絶縁膜96の上面96aに、キャパシタ34の形成領域に対応する絶縁膜96の上面96aを露出する開口部図示せず、及びエッチングマスク16の形成領域に対応する絶縁膜96の上面96aを露出する開口部図示せずを有したフォトレジストマスク図示せずを形成する。次いで、該フォトレジストマスクを用いた異方性ドライエッチングにより、第4の層間絶縁膜32及び絶縁膜96をエッチングすることで、底面97aがエッチングストッパ膜31に到達し、かつ容量コンタクトパッド28の上面28aを露出するシリンダ孔97を複数形成すると共に、底面98aがエッチングストッパ膜31に到達し、かつエッチングマスク用パッド29の上面29aを露出するエッチングマスク形成用溝98を形成する。上記エッチングマスク形成用溝98は、周辺回路領域Bのうち、メモリセル領域Aの近傍に位置する部分に、メモリセル領域Aに形成された第4の層間絶縁膜32を連続して囲むように形成する。上記異方性ドライエッチングの際に使用するガスとしては、CF4、CH2F2、CHF3、C2F6等を用いることができる。また、異方性ドライエッチングを行なうことで、シリンダ孔97の側面97b、及びエッチングマスク形成用溝98の側面98bには、主にカーボンとフッ素を含有するポリマー101が付着してしまう。なお、フォトレジストマスク図示せずは、シリンダ孔97及びエッチングマスク形成用溝98を形成後に除去する。次いで、図14A及び図14Bに示す工程では、アンモニア水を用いた湿式エッチングにより、シリンダ孔97の側面97b、及びエッチングマスク形成用溝98の側面98bを洗浄することで、シリンダ孔97の側面97b、及びエッチングマスク形成用溝98の側面98bに付着したポリマー101を除去する。具体的には、アンモニア濃度が0.1~5.0重量のアンモニア水NH4OHに、図13A及び図13Bに示す構造体を1~3分程度浸漬させることで、ポリマー101の除去を行なう。その後、純水リンスにより、ポリマー101が除去された構造体を洗浄する。ところで、酸素ガスをプラズマ化して用いるアッシング法により、上記ポリマー101を除去することが考えられるが、半導体装置10の微細化により、シリンダ孔97及びエッチングマスク形成用溝98のアスペクト比が高くなると、完全にポリマー101を除去することは困難である。また、従来、アンモニアを用いた洗浄用の薬液としてAPM溶液が知られている。APM溶液は、アンモニア水と過酸化水素水H2O2を所定の割合で混合したものである。図13A及び図13Bに示す構造体の場合、シリンダ孔97により容量コンタクトパッド28の上面28aを構成するタングステン膜W膜が露出され、また、エッチングマスク形成用溝98によりエッチングマスク用パッド29の上面29aを構成するタングステン膜W膜が露出されている。このため、APM溶液を用いて、シリンダ孔97の側面97b、及びエッチングマスク形成用溝98の側面98bの洗浄を行うと、過酸化水素水H2O2の影響により、シリンダ孔97及びエッチングマスク形成用溝98を構成するタングステン膜W膜がエッチングされてしまう。これにより、容量コンタクトパッド28及びエッチングマスク形成用溝98が損傷してしまう。一方、これに対して本発明では、アンモニア水のみを用いた薬液容量コンタクトパッド28及びエッチングマスク形成用溝98を構成するタングステン膜W膜をエッチングしない薬液で洗浄を行なうため、容量コンタクトパッド28及びエッチングマスク形成用溝98にダメージを与えることなく、シリンダ孔97の側面97b、及びエッチングマスク形成用溝98の側面98bに付着したポリマー101を除去することができる。なお、複数のシリンダ孔97及びエッチングマスク形成用溝98を形成する工程とアンモニア水を用いた洗浄工程との間に、酸素ガスをプラズマ化して用いるアッシング法により、シリンダ孔97の側面97b、及びエッチングマスク形成用溝98の側面98bをアッシング処理する工程を設け、該アッシング処理後に上記アンモニア水を用いた洗浄工程を行ってもよい。これにより、アッシング処理で、シリンダ孔97の側面97b、及びエッチングマスク形成用溝98の側面98bに付着したポリマー101をある程度除去した後に、アンモニア水を用いた洗浄を行なうことが可能となるので、シリンダ孔97の側面97b、及びエッチングマスク形成用溝98の側面98bに付着したポリマー101を確実に除去することができる。また、上記アンモニア水を用いた洗浄工程と後述する下部電極形成用金属膜102を形成する工程後述する図15A及び図15Bに示す工程との間に、容量コンタクトパッド28及びエッチングマスク用パッド29をエッチングしない薬液を用いて、複数のシリンダ孔97の側面97b、及びエッチングマスク形成用溝98の側面98bを洗浄してもよい。具体的には、薬液としてDHF溶液例えば、フッ化水素酸HFを水で0.0008重量程度まで希釈した溶液を用いて、複数のシリンダ孔97の側面97b、及びエッチングマスク形成用溝98の側面98bを洗浄してもよい。このとき、DHF溶液により、酸化シリコン膜SiO2膜よりなる第4の層間絶縁膜32がエッチングされるので、DHF溶液を用いた洗浄を行なう場合、シリンダ孔97の径、及びエッチングマスク形成用溝98の幅が広がり過ぎないように、洗浄時間を制御する。次いで、図15A及び図15Bに示す工程では、複数のシリンダ孔97の内面具体的には、側面97b及び底面97a、及びエッチングマスク形成用溝98の内面具体的には、側面98b及び底面98aに、シリンダ孔97及びエッチングマスク形成用溝98を埋め込まない厚さとされた下部電極形成用金属膜102を成膜する。これにより、容量コンタクトパッド28の上面28a及びエッチングマスク用パッド29の上面29aは、下部電極形成用金属膜102により覆われる。具体的には、CVD法により、下部電極形成用金属膜102としてチタン膜Ti膜を成膜する。これにより、絶縁膜96の上面96aにも下部電極形成用金属膜102が成膜される。下部電極形成用金属膜102は、下部電極18図3A参照及びエッチングマスク図3B参照の母材となる膜である。なお、下部電極形成用金属膜102としてチタン膜Ti膜以外の金属膜を成膜してもよい。次いで、図16A及び図16Bに示す工程では、シリンダ孔97及びエッチングマスク形成用溝98を埋め込むマスク絶縁膜104を形成する。具体的には、マスク絶縁膜104として、シリンダ孔97及びエッチングマスク形成用溝98を埋め込む酸化シリコン膜SiO2膜を形成する。これにより、下部電極形成用金属膜102のうち、下部電極18及びエッチングマスク16となる部分を保護する。また、絶縁膜96の上面96aよりも上方に形成された下部電極形成用金属膜102は、マスク絶縁膜104から露出させる。次いで、マスク絶縁膜104から露出した不要な下部電極形成用金属膜102を除去することで、複数のシリンダ孔97に下部電極18を形成すると共に、エッチングマスク形成用溝98にエッチングマスク16を形成する。不要な下部電極形成用金属膜102の除去は、例えば、CMP法による研磨、またはエッチバックにより除去する。上記エッチバックまたは研磨により、マスク絶縁膜104の上面104aは、絶縁膜96の上面96aに対して略面一となる。ところで、異方性ドライエッチングを行なうことで、エッチングマスク形成用溝98の側面98bに付着したポリマー101図13A及び図13B参照は、下部電極18及びエッチングマスク16の母材となる下部電極形成用金属膜102を成膜する前に、アンモニア水で除去されている図14A及び図14B参照。これにより、半導体装置10を微細化して下部電極形成用金属膜102の厚さを薄くした場合でも、エッチングマスク形成用溝98の側面98bにカバレッジを悪化させることなく、下部電極形成用金属膜102を成膜することが可能となる。つまり、エッチングマスク形成用溝98の側面98bに成膜された下部電極形成用金属膜102に、ポリマー101に起因するピンホールが形成されることがなくなる。よって、後述する図18A及び図18Bに示す工程において、エッチング液を用いて、メモリセル領域Aに形成された第4の層間絶縁膜32をエッチングする際に、エッチングマスク16の側壁により、周辺回路領域Bに形成された第4の層間絶縁膜32にエッチング液が浸透することを防止可能となるので、半導体装置10の歩留まりを向上させることができる。次いで、図17A及び図17Bに示す工程では、フォトリソグラフィ技術及びドライエッチング技術を用いて、絶縁膜96をパターニングすることで、メモリセル領域Aに形成された第4の層間絶縁膜32の上面32aを露出する開口部25を形成する。これにより、外枠部21、内枠部22、下部電極支持部23、及び開口部25を有し、かつ周辺回路領域Bに形成された第4の層間絶縁膜32の上面32aを覆うサポート膜15が形成される。下部電極支持部23は、複数の下部電極18の外壁面18aと接触することで、複数の下部電極18を連結している。また、サポート膜15のうち、周辺回路領域Bに形成された第4の層間絶縁膜32の上面32aを覆う部分は、周辺回路領域Bに形成された第4の層間絶縁膜32に、メモリセル領域Aに形成された第4の層間絶縁膜32をエッチングする際に使用するエッチング液が浸透することを防止する機能を有する。なお、下部電極支持部23は、下部電極18に対して、少なくとも一部の領域で重なっていればよく、少なくとも一部の領域で下部電極18の外壁面18aと接触することで、下部電極18を保持することができる。また、個々の下部電極18に対する下部電極支持部23の接触位置が異なるように、下部電極支持部23を形成してもよい。次いで、図18A及び図18Bに示す工程では、開口部25を介してエッチング液を供給し、メモリセル領域Aに形成された第4の層間絶縁膜32を選択的に除去することで、複数の下部電極18の外壁面18aを露出するキャパシタ形成用空間81を形成する。このとき、複数の下部電極18の内部を埋め込むマスク絶縁膜104も同時に除去する。具体的には、上記エッチング液としてフッ化水素水を用いた湿式エッチングを行うことで、メモリセル領域Aに形成された第4の層間絶縁膜32、及びマスク絶縁膜104を除去する。このとき、窒化シリコン膜Si3N4膜よりなるエッチングストッパ膜31は、上記湿式エッチングを行なう際のストッパとして機能する。これにより、エッチングストッパ膜31は、エッチングストッパ膜31よりも下方に形成された素子層27がエッチングされることを防止する。次いで、図19A及び図19Bに示す工程では、メモリセル領域A及び周辺回路領域Bに形成されたサポート膜15の上面15aと、開口部25に露出されたサポート膜15の側面と、キャパシタ形成用空間81に露出されたエッチングマスク16の外壁面16a、複数の下部電極18の外壁面18a、サポート膜15の下面15b、及びエッチングストッパ膜31の上面31aと、エッチングマスク16の内面内壁面16c及び底面16d及び上端面16eと、複数の下部電極18の内面内壁面18b及び底面18c及び上端面18dと、を連続して覆う容量絶縁膜75を形成する。具体的には、例えば、ALDAtomicLayerDeposition法により、容量絶縁膜75を形成する。容量絶縁膜75としては、例えば、酸化ハフニウム、酸化ジルコニウムZrO2、酸化アルミニウムAl2O3等の高誘電体膜や、これらの積層体を使用することができる。次いで、図20A及び図20Bに示す工程では、容量絶縁膜75の表面75aを覆うと共に、複数の下部電極18の内部、エッチングマスク16の内部、及びキャパシタ形成用空間81を埋め込む上部電極77を形成する。具体的には、例えば、ALD法により、上部電極77として窒化チタン膜TiN膜を成膜する。これにより、下部電極18、容量絶縁膜75、及び上部電極77よりなるキャパシタ34が形成される。なお、下部電極77は、上記窒化チタン膜TiN膜以外の金属膜も使用可能である。また、上記窒化チタン膜TiN膜上に多結晶シリコン膜等を積層した積層膜下部電極18間のスペース部分の充填性を向上させや膜を上部電極77として使用してもよい。また、周辺回路領域Bに形成されたサポート膜15は、メモリセル領域Aに形成された第4の層間絶縁膜32を除去後は不要となるので、上部電極77を形成する前に、周辺回路領域Bに形成されたサポート膜15を除去してもよい。このように、周辺回路領域Bのサポート膜15を除去することで、周辺回路領域Bに形成された周辺回路用トランジスタ図示していないMOS型トランジスタ等の電極と接続されるコンタクトプラグを形成するために必要なコンタクトホールをドライエッチングにより容易に形成できる。次いで、図21A及び図21Bに示す工程では、上部電極77の上面77aに第5の層間絶縁膜35を形成する。具体的には、上部電極77の上面77aに、第5の層間絶縁膜35として酸化シリコン膜SiO2膜を形成する。次いで、図示していないが、メモリセル領域Aに形成された第5の層間絶縁膜35に、キャパシタ34の上部電極77に電位プレート電位を与えるための引き出し用コンタクトプラグ図示せずを形成する。次いで、第5の層間絶縁膜35の上面35aに、引き出し用コンタクトプラグ図示せずと接続される配線37を形成する。具体的には、第5の層間絶縁膜35の上面35aに、配線37の母材となる金属膜アルミニウムAl、または銅Cuを成膜し、その後、フォトリソグラフィ技術及びドライエッチング技術を用いて、該金属膜をパターニングすることで、配線37を形成する。次いで、第5の層間絶縁膜35の上面35aに、配線37を覆う保護膜38を形成する。具体的には、保護膜38として酸窒化シリコン膜SiON膜を形成する。これにより、メモリセル領域Aに形成されたメモリセル部11と、周辺回路領域Bに形成された周辺回路部12と、を備えた半導体装置10が製造される。本実施の形態の半導体装置の製造方法によれば、アンモニア水を用いた湿式エッチングにより、エッチングマスク形成用溝98の側面98bを洗浄することで、下部電極18及びエッチングマスク16の母材となる下部電極形成用金属膜102を成膜する前に、異方性ドライエッチング時にエッチングマスク形成用溝98の側面98bに付着したポリマー101を除去することが可能となる。これにより、半導体装置10の微細化により、下部電極形成用金属膜102の厚さを薄くした場合でも、エッチングマスク形成用溝98の側面98bにカバレッジを悪化させることなく、下部電極形成用金属膜102を成膜することが可能となる。つまり、エッチングマスク形成用溝98の側面98bに成膜された下部電極形成用金属膜102に、ポリマー101に起因するピンホールが形成されることがなくなる。よって、エッチング液により、メモリセル領域Aに形成された第4の層間絶縁膜32を選択的に除去する際複数の下部電極18の外壁面18aを露出するキャパシタ形成用空間81を形成する際、エッチングマスクにより、周辺回路領域Bに形成された第4の層間絶縁膜32にエッチング液が浸透することを防止可能となるので、半導体装置10の歩留まりを向上させることができる。以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。"