"通信バスと、それぞれが前記通信バスに結合されており、それぞれがハードワイヤパイプライン回路を備える複数のパイプラインユニットとを含み、各ハードワイヤパイプラインは、少なくとも他の1つのハードワイヤパイプライン回路に対して異なるクロック信号で動作し、各ハードワイヤパイプライン回路はフィールドプログラマブルゲートアレイダイ上に配置されている、パイプライン加速器。それぞれの前記パイプラインユニットは、前記ハードワイヤパイプライン回路に結合されたメモリを含み、該ハードワイヤパイプライン回路は、前記通信バスからデータを受信し、該データを前記メモリにローディングし、該メモリから前記データを検索し、検索された前記データを処理し、処理された前記データを前記通信バスに提供するように動作する、請求項1記載のパイプライン加速器。それぞれの前記パイプラインユニットは、前記ハードワイヤパイプライン回路に結合されたメモリを含み、該ハードワイヤパイプライン回路は、通信バスからデータを受信し、該データを処理し、処理された前記データを前記メモリにローディングし、前記メモリから処理された前記データを検索し、検索された前記データを前記通信バスに提供するように動作する、請求項1記載のパイプライン加速器。パイプラインバスと、前記通信バスと前記パイプラインバスとに結合されたパイプラインバスインターフェースとを含む、請求項1記載のパイプライン加速器。前記通信バスは、それぞれが各前記パイプラインユニットに結合されている複数の分岐を含み、本パイプライン加速器は該分岐のそれぞれと結合したルータを含む、請求項1記載のパイプライン加速器。前記通信バスは、それぞれが各前記パイプラインユニットに結合している複数の分岐を含み、本パイプライン加速器は該分岐のそれぞれと結合したルータと、パイプラインバスと、前記ルータと前記パイプラインバスとに結合したパイプラインバスインターフェースとを含む、請求項1に記載のパイプライン加速器。前記通信バスは、それぞれが各前記パイプラインユニットと結合している複数の分岐を含み、本パイプライン加速器は該分岐のそれぞれと結合したルータと、パイプラインバスと、前記ルータと前記パイプラインバスとに結合したパイプラインバスインターフェースと、前記ルータと結合した第2バスとを含む、請求項1記載のパイプライン加速器。前記通信バスは前記パイプラインユニットの1つにアドレス指定されたデータを受信するように動作でき、1つの前記ハードワイヤパイプライン回路は前記データを受領するように動作でき、他の前記ハードワイヤパイプライン回路は前記データを拒絶するように動作できる、請求項1記載のパイプライン加速器。前記通信バスはそれぞれが各前記パイプラインユニットと結合している複数の分岐を含み、本パイプライン加速器はそれぞれの前記分岐と結合したルータをさらに含み、該ルータは前記パイプラインユニットの1つにアドレス処理されたデータを受信し、前記通信バスの前記それぞれの前記分岐を介して前記1つのパイプラインユニットに前記データを提供するように動作する、請求項1記載のパイプライン加速器。少なくとも1つの前記ハードワイヤパイプライン回路はフィールドプログラマブルゲートアレイに配置されている、請求項1記載のパイプライン加速器。少なくとも1つの前記ハードワイヤパイプライン回路はアプリケーション特定集積回路に配置されている、請求項1記載のパイプライン加速器。少なくとも1つの前記ハードワイヤパイプライン回路はアプリケーション特定集積回路に配置されており、少なくとも1つの前記ハードワイヤパイプライン回路はフィールドプログラムマブルゲートアレイに配置されている、請求項1記載のパイプライン加速器。プロセッサと、ハードワイヤパイプラインコンフィギュレーション情報を保存するように動作するパイプライン加速器形態レジストリと、パイプライン加速器とを含む計算マシンであって、該パイプライン加速器は、通信バスと、該通信バスに結合されたパイプラインバスインターフェースと、複数のパイプラインユニットであって、それぞれが前記通信バスと結合されており、それぞれがハードワイヤパイプライン回路を備える複数のパイプラインユニットと、前記プロセッサ、前記レジストリおよび前記パイプライン加速器の前記パイプラインバスインターフェースに結合されたパイプラインバスとを含み、各ハードワイヤパイプライン回路は、フィールドプログラマブルゲートアレイダイに配置されており、少なくとも他の1つのハードワイヤパイプライン回路に対して異なるクロック信号で動作し、前記パイプラインバスは、前記プロセッサと前記パイプライン加速器との間でデータを搬送し、前記レジストリから前記パイプライン加速器に前記ハードワイヤパイプラインコンフィギュレーション情報を搬送するように動作する、計算マシン。前記プロセッサは前記パイプラインユニットの1つを識別するメッセージを生成し、該メッセージを前記パイプラインバスに提供するように動作し、前記パイプラインバスインターフェースは前記メッセージを前記通信バスに提供するように動作し、それぞれの前記パイプラインユニットは前記メッセージを分析するように動作し、識別された前記パイプラインユニットは前記メッセージを受領するように動作し、他の前記パイプラインユニットは前記メッセージを拒絶するように動作する、請求項13記載の計算マシン。前記通信バスは、各前記パイプラインユニットと結合されている複数の分岐を含み、前記プロセッサは、前記パイプラインユニットの1つを識別するメッセージを生成し、該メッセージを前記パイプラインバスに提供するように動作し、本計算マシンは、前記分岐の各々および前記パイプラインバスインターフェースと結合し、前記パイプラインバスインターフェースから前記メッセージを受信し、そのメッセージを識別された前記パイプラインユニットに提供するように動作するルータを含む、請求項13記載の計算マシン。前記通信バスがそれぞれの前記パイプラインユニットと結合する複数の分岐を含み、本計算マシンは、第2バスと、前記分岐の各々、前記パイプラインバスインターフェースおよび前記第2バスと結合するルータとを含む、請求項13記載の計算マシン。前記パイプラインバスは前記プロセッサを介してパイプライン加速器コンフィギュレーションレジストリに結合している、請求項13記載の方法。少なくとも1つの前記パイプラインユニットはフィールドプログラマブルゲートアレイを含む、請求項13記載の計算マシン。少なくとも1つの前記パイプラインユニットはアプリケーション特定集積回路を含む、請求項13記載の計算マシン。少なくとも1つの前記パイプラインユニットはフィールドプログラマブルゲートアレイを含んでおり、少なくとも1つのパイプラインユニットはアプリケーション特定集積回路を含む、請求項13記載の計算マシン。プログラムインストラクションを保存するように動作するメモリと、該メモリに結合されたプログラムインストラクションバスと、該プログラムインストラクションバスから分離したパイプラインバスと、該プログラムインストラクションバスおよび該パイプラインバスに結合しており、該プログラムインストラクションバスを介して前記メモリからプログラムインストラクションを検索し、該プログラムインストラクションを実行するように動作するプロセッサと、該プログラムインストラクションバスと直接的に通信しないパイプライン加速器とを含む計算マシンであって、前記パイプライン加速器は、通信バスと、前記パイプラインバスと前記通信バスとの間で結合されたパイプラインバスインターフェースと、それぞれが前記通信バスに結合しており、それぞれがハードワイヤパイプライン回路を備える複数のパイプラインユニットとを含み、各ハードワイヤパイプライン回路は、少なくとも他の1つのハードワイヤパイプライン回路に対して異なるクロック信号で動作する、計算マシン。プロセッサがプログラムインストラクションバスを介してメモリからプログラムインストラクションを検索するステップと、前記プロセッサが前記インストラクションを実行するステップと、前記プログラムインストラクションバスから分離されたパイプラインバスを介して前記プロセッサとパイプライン加速器の複数のパイプラインユニットとの間で情報を伝達するステップとを含む方法であって、前記パイプライン加速器は、前記プログラムインストラクションバスとは直接的に通信せずに、各パイプラインユニットは、少なくとも他の1つのパイプラインユニットに対して異なるクロック信号で動作する、方法。前記情報はデータを含んでおり、前記情報を伝達するステップは該データを前記プロセッサから前記パイプラインユニットに送るステップと、該データを該パイプラインユニットで処理するステップとを含む、請求項22記載の方法。前記情報はデータを含んでおり、前記情報を伝達するステップは前記データを前記プロセッサから前記パイプラインユニットに送るステップと、該データを該プロセッサで処理するステップとを含む、請求項22記載の方法。前記情報は前記パイプラインユニットのアドレスを含む、請求項22記載の方法。それ故に、プロセッサに基づくマシンの意思決定を為す能力を、ハードウェアに組み込まれたパイプラインに基づくマシンのナンバークランチング速度と組み合わせることを可能とする新しい計算アーキテクチャに対する要望が生じてきている。本発明の実施例に従えば、パイプライン加速器はバスと、各々がそのバスと結合されると共に少なくとも1つのハードウェアに組み込まれたパイプライン回路を含んでいる複数のパイプラインユニットとを含む。複数のパイプラインユニットをパイプライン加速器に含ませることによって、単一パイプライン加速器と比較して加速器のデータ処理性能を増大することができる。更には、相互に通信すると共に他のピアと共通バスを介して通信するようにパイプラインユニットを設計することによって、パイプラインユニットの数を変えて、パイプラインのバスに対する単なる結合或は結合解除によって加速器のコンフィギュレーション及び機能を変えることができる。これは、パイプラインユニットの1つを変えるたび、或は、加速器内のパイプラインユニットの数を変えるたびに、パイプラインユニットインターフェースを設計或は再設計することをなくするものである。図3は、本発明の一実施例に従ったピアベクトルアーキテクチャを有する計算マシン40の概略ブロック線図である。ホストプロセッサ42に加えて、ピアベクトルマシン40はパイプライン加速器44を含み、それがデータ処理の少なくとも一部を実行して、図1の計算マシン10における共同プロセッサ14の列と効果的に置き換わる。それ故に、ホストプロセッサ42及び加速器44又は以下に議論されるようにそのユニットはデータベクトルを前後に転送できるピアである。加速器44はプログラム命令を実行しないので、所与のクロック周波数で共同プロセッサの列ができるものよりも著しく高速にデータに対して数学的に集中的な演算を典型的には実行する。結果として、プロセッサ42の意思決定能力と加速器44のナンバークランチング能力とを組み合わせることによって、マシン40はマシン10等の従来の計算マシンと同一の能力を有するが、しばしばそれよりもデータをより高速に処理することができる。更には、以下に議論されるように、加速器44にホストプロセッサ42の通信インターフェースと互換性がある通信インターフェースを設けることが、特にプロセッサの通信インターフェースが工業規格である場合に、マシン40の設計及び変更を補助する。そして、加速器44が多数のパイプラインユニット例えば、PLICに基づく回路を含む場合、それら各ユニットに同一の通信インターフェースを設けることが、特にそれら通信インターフェースが工業規格インターフェースと互換性がある場合に、当該加速器の設計及び変更を補助する。更には、マシン40は以下に議論されると共に先行して引用された特許出願におけるような他の長所等をも提供し得る。更に図3で参照されるように、ホストプロセッサ42及びパイプライン加速器44に加えて、ピアベクトル計算マシン40は、プロセッサメモリ46、インターフェースメモリ48、パイプラインバス50、1つ或はそれ以上のファームウェアメモリ52、任意選択的な生データ入力ポート54、処理済みデータ出力ポート58、並びに、任意選択的なルータ61を含む。ホストプロセッサ42は処理ユニット62及びメッセージハンドラー64を含み、プロセッサメモリ46は処理ユニットメモリ66及びハンドラーメモリ68を含み、そのそれぞれがプロセッサユニット及びメッセージハンドラーに対するプログラム及び作業の両メモリとして役立っている。プロセッサメモリ46は、加速器コンフィギュレーションレジストリ70及びメッセージコンフィギュレーションレジストリ72をも含み、それらが、ホストプロセッサ42が加速器44の機能を構成すると共に、該ホストプロセッサ42がメッセージハンドラー64が送信及び受信するメッセージのフォーマットを構成することを可能とするそれぞれのコンフィギュレーションデータを記憶する。パイプライン加速器44は少なくとも1つのPLIC図4上に配置され、プログラム命令を実行することなしに各データを処理するハードウェアに組み込まれたパイプライン741-74nを含む。ファームウェアメモリ52は加速器44に対するコンフィギュレーションファームウェアを記憶する。もし加速器44が多数のPLIC上に配置されたら、それらPLIC及びそれらの各ファームウェアメモリは多数パイプラインユニット内に配置され得るが、それらパイプラインは図4乃至図8と連携して以降に更に議論される。代替的には、加速器44は少なくとも1つのASIC上に配置され得て、そのASICがひとたび形成されたならば構成不可能である内部相互接続を有し得る。この代替例において、マシン40はファームウェアメモリ52を省略し得る。更には、加速器44が多数パイプライン741-74nを含んで示されているが、ただ1つのパイプラインを含み得る。加えて、図示されていないが、加速器44はディジタル信号プロセッサDSP等の1つ或はそれ以上のプロセッサを含み得る。更には、図示されていないが、加速器44はデータ入力ポート及び/或はデータ出力ポートを含み得る。そしてホストプロセッサ42及びパイプライン加速器44は種々のIC上に配置されているように議論されるが、ホストプロセッサ及びパイプライン加速器は同一のIC上に配置され得る。ピアベクトルマシン40の一般動作は、先行して引用された改善された計算アーキテクチャ、関連システム、並びに、方法と題された特許文献2に議論されており、ホストプロセッサ42の構造及び動作は、先行して引用された改善された計算アーキテクチャを有する計算マシン、関連システム、並びに、方法と題された特許文献3に議論されており、パイプライン加速器44の構造及び動作は、先行して引用された改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法と題された特許文献4と図4乃至図8と連携された以下に議論されている。図4は、本発明の一実施例に従った図3のパイプライン加速器44のユニット78のブロック線図である。加速器44は1つ或はそれ以上のそうしたパイプラインユニット78を含み図4に1つのみ示される、それらの各々はPLIC或はASIC等のパイプライン回路80を含む。以下で更に議論されると共に先行して引用された改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法と題された特許文献4にあるように、各パイプラインユニット78はホストプロセッサ42図3のピアであると共に加速器44の他のパイプラインユニットのピアである。即ち、各パイプラインユニット78はホストプロセッサ42或は他の任意のパイプラインユニットと直接通信できる。よって、このピアベクトルアーキテクチャは、もしパイプラインユニット78の全てがマスターパイプラインユニット不図示或はホストプロセッサ42等の中央箇所を通じて通信した場合に生ずることとなるデータボトルネックを防止する。更にはこのアーキテクチャは、マシンに対する重大な変更なしに、ピアベクトルマシン40図3からピアを追加するか或はピアを除去することを可能とする。パイプライン回路80は通信インターフェース82を含み、それが、ホストプロセッサ42図3等のピアと、通信シェル84を介したハードウェアに組み込まれたパイプライン741-74n、パイプラインコントローラ86、例外マネージャ88、並びに、コンフィギュレーションマネージャ90等の、パイプラインの他の構成要素との間でデータを転送する。パイプライン回路80は工業規格バスインターフェース91及び通信バス93をも含み得て、インターフェース82をインターフェース91と接続する。代替的は、インターフェース91の機能は通信インターフェース82内に含まれ得て、バス93は省略されえる。パイプライン回路80の複数の構成要素を複数の個別モジュールとして設計することによって、そのパイプライン回路の設計をしばしば簡略化することができる。即ち、それら構成要素の各々を個別に設計及び試験することができ、次いでそれらを統合するものであり、それはソフトウェア或はプロセッサに基づく計算システム図1のシステム10等を設計する際に行われることと非常に似ている。加えて、これら構成要素、特に設計者が他のパイプライン設計においてたぶん頻繁に使用するような通信インターフェース82等の構成要素を規定するハードウェア記述言語HDLをライブラリ不図示内に記憶でき、よって同一構成要素を使用する将来のパイプライン設計の設計及び試験の時間を低減する。即ち、ライブラリからHDLを使用することによって、設計者はスクラッチから先行して具現化された構成要素を再設計する必要性がなく、よって設計者の努力を先行して具現化されていない構成要素の設計に対して、或は、先行して具現化された構成要素の変更に対して集中できる。更には、ライブラリ内にパイプライン回路80の多数バージョン或はパイプライン加速器44の多数バージョンを画成するHDLを記憶できて、既存の設計の中から精選及び選択できるように為す。図4で更に参照されるように、通信インターフェース82はメッセージハンドラー64図3によって認識されるフォーマットでここではバスインターフェース91を介してデータを送受信し、よってピアベクトルマシン40図3の設計及び変更を典型的には補助する。例えば、もしデータフォーマットが高速I/Oフォーマット等の工業規格であれば、ホストプロセッサ42及びパイプラインユニット78の間にカスタムインターフェースを設計する必要がない。更には、パイプラインユニット78を非バスインターフェースの代わりにパイプラインバス50を介してホストプロセッサ42図3等の他のピアと通信させることを可能することによって、パイプラインユニットが追加或は除去されるたびにスクラッチから非バスインターフェースを再設計する代わりにパイプラインバスにそれら又はそれらを保持する回路カードを単に接続或は接続解除することによってパイプラインユニットの数を変更できる。ハードウェアに組み込まれたパイプライン741-74nは図3と連携して先に議論されたように且つ先行して引用された改善された計算アーキテクチャ、関連システム、並びに、方法と題された特許文献2や改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法と題された特許文献4におけるように、データに対する各演算を実行し、通信シェル84はパイプラインをパイプライン回路80の他の構成要素やパイプラインユニット78の他の回路以下に議論されるデータメモリ92等にインターフェースする。コントローラ86はSYNC信号や他のピアからの特別なパイプラインバス通信即ち、事象eventに応じてハードウェアに組み込まれたパイプライン741-74nを同期させ、パイプラインがそれらの各データ演算を実行するシーケンスをモニタし制御する。例えば、ホストプロセッサ42等のピアはSYNC信号を脈動するpulseか、パイプラインユニット78に事象をパイプラインバス50を介して送信して、ピアがデータブロックをパイプラインユニットに送信し終えたことを示し、そして、ハードウェアに組み込まれたパイプライン741-74nにこのデータを処理し始めさせる。典型的にはSYNC信号が使用されてタイムクリティカルな演算を同期し、事象が使用されて、非タイムクリティカルな演算を同期する。典型的には、事象はしばしばドアベルと呼称されるデータ無し通信である。しかし事象はデータを含み得て、その場合しばしば事象メッセージと呼称される。SYNC信号及び事象は、先行して引用された改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法と題された特許文献4に更に議論されている。例外マネージャ88はハードウェアに組み込まれたパイプライン741-74n、通信インターフェース82、通信シェル84、コントローラ86、並びに、バスインターフェース91もしあればの状況をモニタし、ホストプロセッサ42図3に例外を報告する。例えば、もし通信インターフェース82におけるバッファがオーバーフローすれば、例外マネージャ88はこれをホストプロセッサ42に報告する。例外マネージャはその例外を生んだ問題を修正するか或はその修正を試みることも可能である。例えば、オーバーフローしているバッファに対して例外マネージャ88は、直接的或は以下に議論されるようなコンフィギュレーションマネージャ90を介して、そのバッファのサイズを増大し得る。コンフィギュレーションマネージャ90はハードウェアに組み込まれたパイプライン741-74n、通信インターフェース82、通信シェル84、コントローラ86、例外マネージャ88、並びに、インターフェース91もしあればのソフトコンフィギュレーションを、ホストプロセッサ42図3からのソフトコンフィギュレーションデータに応じて設定し、これは先に引用された改善された計算アーキテクチャ、関連システム、並びに、方法と題された特許文献2に議論され、ハードコンフィギュレーションはパイプライン回路80のトランジスタ及び回路ブロックのレベル上における実際のトポロジーを示し、ソフトコンフィギュレーションはハード構成された構成要素の物理的パラメータ例えば、データ幅、テーブルサイズを示す。即ち、ソフトコンフィギュレーションデータはプロセッサ図4に不図示のレジスタにロードされ得るプロセッサの動作モード例えば、バーストメモリモードを設定するデータと同様である。例えばホストプロセッサ42は、コンフィギュレーションマネージャ90に通信インターフェース82におけるデータ及び事象キューの数及び各優先レベルを設定させるソフトコンフィギュレーションデータを送信し得る。例外マネージャ88は、コンフィギュレーションマネージャ90に、例えば、通信インターフェース82におけるオーバーフローしているバッファのサイズを増大させるソフトコンフィギュレーションデータをも送信し得る。工業規格バスインターフェース91は、通信インターフェース82から幾つかのインターフェース回路を効果的にオフロードすることによって、通信インターフェース82のサイズ及び複雑性を低減する従来のバスインターフェース回路である。それ故に、もしパイプラインバス50或はルータ61図3のパラメータを変更することを望めば、インターフェース91を変更するだけでよく、通信インターフェース82を変更する必要がない。代替的には、パイプライン回路80の外部であるIC不図示内にインターフェース91を配置し得る。パイプライン回路80からインターフェース91をオフロードすることは、例えばハードウェアに組み込まれたパイプライン741-74n及びコントローラ86の用途のパイプライン回路上のリソースを解放する。或は、先に議論されたように、バスインターフェース91は通信インターフェース82の一部であり得る。図4で更に参照されるように、パイプライン回路80に加えて、加速器44のパイプラインユニット78はデータメモリ92を含み、そしてもしパイプライン回路がPLICであれば、ファームウェアメモリ52を含む。データメモリ92は、データがホストプロセッサ42図3等の別のピアとハードウェアに組み込まれたパイプライン741-74nとの間を流れる時にそのデータをバッファするものであり、ハードウェアに組み込まれたパイプラインに対する作業メモリでもある。通信インターフェース82はデータメモリ92を通信バス94及びもしあれば工業規格インターフェース91を介してパイプラインバス50とインターフェースし、通信シェル84はそのデータメモリをハードウェアパイプライン741-74nとインターフェースする。データメモリ92或はパイプラインユニット78の他の部分はパイプラインユニットのプロファイルをも記憶し得る。そのプロファイルはホストプロセッサ42図3に対してパイプラインユニット78を充分に記述して、それ自体、パイプラインユニット、ピアベクトルマシン40図3の他のピアを相互通信用に適切に構成する。例えば、プロファイルはパイプラインユニット78が履行することができるデータ演算や通信プロトコルを識別できる。結果として、ピアベクトルマシン40の初期化中にプロファイルを読むことによって、ホストプロセッサ42はメッセージハンドラー64図3を適切に構成できて、パイプラインユニット78との通信を為す。この技術はプラグアンドプレイ技術と類似しており、それによってコンピュータはそれ自体を構成できて、ディスクドライブ等の新しくインストールされた周辺機器と通信する。ホストプロセッサ42及びパイプラインユニット78のコンフィギュレーションは、先行して引用された改善された計算アーキテクチャ、関連システム、並びに、方法と題された特許文献2や、プログラマブル回路、関連計算マシン、並びに、方法と題された特許文献5に更に議論されている。パイプライン回路80がPLICである図3と連携されて先に議論されたように、ファームウェアメモリ52はパイプライン回路のハードコンフィギュレーションを設定するファームウェアを記憶する。このメモリ52はファームウェアを加速器44の構成中にパイプライン回路80にロードし、加速器44の構成中或はその後に通信インターフェース82を介してホストプロセッサ42図3から変更されたファームウェアを受信し得る。ファームウェアのローディング及び受信は、先行して引用された改善された計算アーキテクチャ、関連システム、並びに、方法と題された特許文献2、改善された計算アーキテクチャを有する計算マシン、関連システム、並びに、方法と題された特許文献3、プログラマブル回路、関連計算マシン、並びに、方法と題された特許文献5に更に議論されている。図4で更に参照されるように、パイプラインユニット78は回路ボード或はカード98を含み得て、その上にパイプライン回路80、データメモリ92、並びに、ファームウェアメモリ52が配置されている。この回路ボード98は、ドーターカードがパーソナルコンピュータ不図示のマザーボードのスロット内にプラグインされ得ることと非常によく似て、パイプラインバスコネクタ不図示内にプラグインされ得る。図示されていないが、パイプラインユニット78は従来のICや電力調整器及び電力シーケンサ等の構成要素を含み得て、これらIC/構成要素も公知であるようにカード98上に配置され得る。パイプラインユニット78の構造及び動作の更なる詳細は、先行して引用された改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法と題された特許文献4に議論されている。図5は、本発明の別の実施例に従った図3のパイプライン加速器44のパイプラインユニット100のブロック線図である。パイプラインユニット100は、そのパイプライン100が多数のパイプライン回路80、ここでは2つのパイプライン回路80a及び80bを含むことを除いて、図4のパイプラインユニット78と類似している。パイプライン回路80の数を増大することは、典型的には、ハードウェアに組み込まれたパイプライン741-74nの数nの増大、よってパイプラインユニット78と比較してのパイプラインユニット100の機能に関する増大を可能とする。更には、パイプラインユニット100はパイプ回路80aに対するファームウェアメモリ52aとパイプライン回路80bに対するファームウェアメモリ52bとを含む。代替的には、パイプライン回路80a及び80bは単一ファームウェアメモリを共有し得る。パイプラインユニット100において、サービス構成要素、即ち、通信インターフェース82、コントローラ86、例外マネージャ88、コンフィギュレーションマネージャ90、並びに、任意選択的な工業規格バスインターフェース91はパイプライン回路80a上に配置され、パイプライン741-74n及び通信シェル84はパイプライン回路80b上に配置される。サービス構成要素及びパイプライン741-74nを個別のパイプライン回路80a及び80b上に位置決めすることによって、サービス構成要素及びパイプラインが同一パイプライン回路上に位置決めされる場合で可能であるものよりも、より多くの数nのパイプライン及び/或はより複雑なパイプラインを含むことができる。代替的には、パイプライン741-74nをインターフェース82及びコントローラ86にインターフェースする通信シェル84の部分はパイプライン回路80a上に配置され得る。パイプラインユニット100の構造及び動作の更なる詳細は、先行して引用された改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法と題された特許文献4に議論されている。図6は、本発明の実施例に従った多数のパイプラインユニット78図4或は100図5を有する図3の加速器44のブロック線図である。説明の簡略化のために、加速器44は多数のパイプラインユニット781-78nを有するように議論されるが、該加速器が多数のパイプラインユニット100或はユニット78及び100の組み合わせを含み得ることを理解して頂きたい。多数のパイプラインユニット78を含むことによって、ただ1つのパイプラインユニットを有する加速器と比較して加速器44の機能及び処理能力を増大できる。更には、各パイプラインユニット78が典型的には一般的な工業規格インターフェースを有するので、パイプラインユニットを追加或は削除することで加速器44を容易に変更できる。多数のパイプライン加速器44の1つの具現化例において、工業規格バスインターフェース91は各パイプラインユニット781-78nから省略され、単一のパイプラインユニットに対して外部のインターフェース91及び通信バス94はパイプラインユニットの全てに共通している。単一外部バスインターフェース91を含むことは、図4と連携されて先に議論されたようにパイプライン回路80図4上のリソースを解放する。パイプラインユニット781-78nは全て単一回路ボード図6には不図示上に配置され得るか、各パイプラインユニットは各回路ボード上に配置され得るか、或は、グループ分けされた多数のパイプラインユニットが多数の回路ボード上にそれぞれ配置され得る。後者の2つの具現化例において、バスインターフェース91は回路ボードの内の1つの上に配置される。代替的には、パイプラインユニット781-78nは、その各々が図4と連携されて先に議論されたように各工業規格バスインターフェース91を含み得て、よってその各々がパイプラインバス50或はルータ61図3と直に通信し得る。この具現化例において、パイプラインユニット781-78nは先に議論されたように単一或は多数の回路ボード上に配置され得る。パイプラインユニット781-78nの各々はホストプロセッサ42図3や相互のピアである。即ち、各パイプラインユニット78は通信バス94を介して他の任意のパイプラインユニットと直に通信でき、通信バス94、バスインターフェース91、ルータ61もしあれば、並びに、パイプラインバス50を介してホストプロセッサ42と通信できる。代替的には、パイプラインユニット781-78nの各々は各バスインターフェース91を含み、各パイプラインユニットはルータ61もしあれば及びパイプラインバス50を介してホストプロセッサ42と直に通信できる。以下、多数のパイプラインユニット加速器44の動作は2つの例で説明される。第1例において、パイプラインユニット781はデータをパイプライン78nに転送し、それがタイムクリティカル方式でデータを処理し、よって、パイプラインユニット781及び78nは、1つ或はそれ以上のSYNC信号を用いてデータ転送及び処理を同期する。典型的には、SYNC信号はタイムクリティカルな機能をトリガーするには充分に速いが、大きなハードウェアリソースを必要とし、比較して、典型的には事象はタイムクリティカルな機能をトリガーするには充分に速くないが、著しくより少ないハードウェアリソースを必要とする。先行して引用された改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法と題された特許文献4で議論されたように、SYNC信号はピアからピアに直に経路指定されるので、例えばパイプラインバス50図3や通信バス94をトラバースする事象よりもより迅速に機能をトリガーできる。しかし、それは個別に経路指定されるので、SYNC信号は、パイプライン回路80図4の経路指定ライン及びバッファ等の専用回路を必要とする。逆に、事象は既存のデータ転送下部構造例えば、パイプラインバス50及び通信バス94を用いるので、より少ない専用ハードウェアリソースを必要とする。結果として、設計者は全てであるが殆どのタイムクリティカル機能をトリガーするのに事象を使用しがちである。第1として、パイプラインユニット781はデータを通信バス94に駆動することによってパイプラインユニット78nに該データを送信する。典型的には、パイプラインユニット781はデータとパイプラインユニット78nのアドレスを含むヘッダーとを含むメッセージを生成する。もしパイプラインユニット781がデータを多数のパイプラインユニット78に送信するつもりであれば、2つの方法の内の1つでそれを実行し得る。詳細には、パイプラインユニット781は個別メッセージを仕向先パイプラインユニット78の各々に順次送信し得て、各メッセージは各仕向先ユニットのアドレスを含むヘッダーを含む。代替的には、パイプラインユニット781は単一メッセージメモリ内にデータと各仕向先パイプラインユニットのアドレスを含むヘッダーとを含ませることによって、仕向先パイプラインユニット78の各々にデータを同時に送信し得る。データの送信は、先行して引用された改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法と題された特許文献4に更に議論されている。次に、パイプラインユニット78nはデータを受信する。パイプラインユニット781-78nは、各々、共通通信バス94と結合され、各パイプラインユニット782-78nはデータの意図された受取人であるか否かを決定する。例えば、各パイプラインユニット782-78nはそのアドレスがメッセージのヘッダー内に含まれているかを決定する。この例において、ユニット782-78n1は、それらがデータの意図された受取人でないことを決定し、よってそのデータを無視、即ち、そのデータをそれらのデータメモリ92図4にロードしない。逆に、パイプラインユニット78nはそれがデータの意図された受取人であることを決定し、よってそのデータをそのデータメモリ92にロードする。データの受信は、先行して引用された改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法と題された特許文献4に更に議論されている。次いで、パイプラインユニット78nが受信データを処理する準備を為すと、パイプラインユニット781等のピア或は外部装置不図示がSYNC信号を脈動して、パイプラインユニット78nにデータを適時に処理させる。SYNC信号を脈動するピア/装置が、パイプラインユニット78nが受信データを処理する準備をいつ為したかを決定し得る多数の技術が存在する。例えば、ピア/装置は、パイプライン/ユニット781のデータ送信後、所定時間でSYNC信号を単に脈動し得る。おそらく、この所定時間は、パイプラインユニット78nにデータを受信させてそれをそのデータメモリ92図4にロードさせるに充分な長さである。代替的にはパイプラインユニット78nはSYNC信号を脈動して、ピア/装置に受信データを処理する準備が為されたことを知らせる。次に、脈動されたSYNC信号に応じて、パイプラインユニット78nは受信データを処理する。パイプラインユニットによるデータの処理は、先行して引用された改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法と題された特許文献4に更に議論されている。次いで、パイプラインユニット78nがデータの処理を終了すると、ピア、外部装置不図示、或は、ユニット78n自体は、SYNC信号を脈動し得て、パイプラインユニット781により多くのデータを送信するように通知する。第2例において、ホストプロセッサ42図3はデータをパイプライン78nに転送し、それがそのデータを非タイムクリティカル方式で処理し、よってホストプロセッサ及びパイプラインユニット78nは1つ或はそれ以上の事象を用いてデータ転送及び処理を先に議論された理由から同期する。第1として、ホストプロセッサ42図3はデータをパイプラインバス50図3に駆動することによってパイプラインユニット78nに該データを送信する。典型的には、ホストプロセッサ42はデータとパイプラインユニット78nのアドレスを含むヘッダーとを含むメッセージを生成する。もしホストプロセッサ42がそのデータを多数のパイプラインユニット78に送信するつもりであれば、第1例と連携されて先に議論された2つの方法の内の1つでそれを実行し得る。次に、パイプラインユニット78nはパイプラインバス50図3から工業規格バスインターフェース91及び通信バス94を介してデータを受信する。パイプラインユニット781-78nが、各々、共通通信バス94と結合されているので、各パイプラインユニットはそれが第1例と連携して先に議論された方式でデータの意図された受取人であるかを決定する。次いで、パイプラインユニット78nが受信データを処理する準備を為すと、ホストプロセッサ42図3等のピア或は外部装置不図示はパイプラインバス50上か或は通信バス94の直上に事象を生成して、パイプラインユニット78nにそのデータを適時に処理させる。事象を生成するピア/装置が、パイプラインユニット78nが受信データを処理する準備をいつ為したかを決定し得る多数の技術が存在する。例えば、ピア/装置は、ホストプロセッサ42のデータの送信後、所定時間で事象を単に生成し得る。おそらく、この所定時間は、パイプラインユニット78nにデータを受信させてそれをそのデータメモリ92図4にロードさせるに充分な長さである。代替的にはパイプラインユニット78nは事象を生成して、ピア/装置に受信データを処理する準備が為されたことを知らせる。次に、パイプラインユニット78nは事象を受信する。事象の受信は、先行して引用された改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法と題された特許文献4に更に議論されている。次いで、受信事象に応じて、パイプラインユニット78nは受信データを処理する。パイプラインユニット78nによるデータの処理は、先行して引用された改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法と題された特許文献4に更に議論されている。次に、パイプラインユニット78nがデータの処理を終了すると、ピア、外部装置不図示、或は、ユニット78n自体は、事象を生成し得て、ホストプロセッサ42図3により多くのデータを送信するように通知する。図6で更に参照されるように、加速器44の代替的具現化例が想定されている。例えば、先に議論された動作の第1及び第2の例はSYNC信号及び事象をそれぞれ排他的に使用するが、加速器44はSYNC信号及び事象の双方を組み合わせて使用できることが想定されている。更には、他のピアは各データメモリ92内へのデータの単なるバルク記憶用に多数のパイプラインユニット78或は100の内の1つ或はそれ以上を使用できる。加えて、設計者はホストプロセッサ42図3を、ホストプロセッサの機能を実行するホストピアを一緒に形成するパイプラインユニット78或は100の内の1つ或はそれ以上と置き換え可能である。更には、パイプラインユニット78或は、100の1つ或はそれ以上は1つ或はそれ以上のメッセージ分配ピアとして作用し得る。例えば、ホストプロセッサ42が多数の加入者ピアへの伝送のためのメッセージを生成することを仮定する。ホストプロセッサ42はそのメッセージをメッセージ分配ピアに送信し、該ピアがそのメッセージを加入者ピアの各々に分配する。結果として、ホストプロセッサ42ではなくそのメッセージ分配ピアは、メッセージ分配の負荷を請け負い、よってホストプロセッサによってより多くの時間とリソースとを他のタスクに充てさせることを可能とする。図7は、本発明の別の実施例に従った多数のパイプラインユニット78図4或は100図5を有する加速器44図3のブロック線図である。図7の加速器44は、図7の加速器44が、パイプラインユニット781-78nと、ホストプロセッサ42図3等の他のピアやパイプラインバス50図3と結合されている装置不図示との間でのデータの経路指定に対する通信バスルータ110を含むことを除いて、図6の加速器44と同一である。説明の簡略化のため、図7の加速器44は多数のパイプラインユニット781-78nを有するように議論されるが、その加速器は多数のパイプラインユニット100或はユニット78及び100の組み合わせを含み得ることを理解して頂きたい。通信バスルータ110は通信バス94の各分岐941-94nを介してパイプラインユニット781-78nと結合されると共に、バス112を介して工業規格バスインターフェース91もしあればと結合されている。代替的には、図6と連携して先に議論されたように、各パイプラインユニット781-78nはボード上に各インターフェース91を含み得て、よって外部インターフェース91は省略されることができて、ルータ110は図3のパイプラインバス50或はもしあればルータ61と直に結合されている。ルータ110は、パイプラインバス50図3から各仕向先パイプラインユニット或は複数の同ユニット781―78nまで信号を経路指定すると共に、ソースパイプラインユニットから1つ或はそれ以上の仕向先パイプラインユニット若しくはパイプラインバスまで信号を経路指定する。結果として、ルータ110はパイプラインユニット781-78nの各々から通信バス94上の信号がそのパイプラインユニットに向けて意図されているかを決定する機能をオフロードする。このオフローディングは各パイプラインユニット781-78nのパイプライン回路80上のリソースを解放し得て、よって各パイプラインユニットの機能に関しての増大を許容し得る。図7で更に参照されるように、ルータ110を伴う多数のパイプラインユニット加速器44の動作を以下に説明する。この動作は図6の加速器44に対しての先に記載されたものと類似しているので、以下の説明は図6及び図7の加速器間の動作差を強調している。第1例において、パイプラインユニット781はデータをパイプラインユニット78nに転送し、それがそのデータをタイムクリティカル方式で処理し、よってパイプラインユニット781及び78nは1つ或はそれ以上のSYNC信号を用いて、図6の第1例と連携して先に議論されたようにそのデータ転送及び処理を同期する。第1として、パイプラインユニット781はデータを通信バスの分岐941に駆動することによって該データをパイプラインユニット78nに送信する。典型的には、パイプラインユニット781は、データとパイプラインユニット78nのアドレスを含むヘッダーとを含むメッセージを生成する。次に、ルータ110はデータを受信し、そのデータの仕向先がパイプラインユニット78nであることを決定し、そのデータを通信バスの分岐94nに駆動する。典型的には、ルータ110は、データを含むメッセージのヘッダーを分析して、該ヘッダーから仕向先アドレスを抽出することによってデータの仕向先を決定する。結果として、ルータ110はデータの適切な仕向先を決定するので、パイプラインユニット78nはルータからのデータをデータの意図された受取人であるかを決定することなしに単に受領できる。代替的には、パイプライン78nはそれがデータの意図された受取人であるかを決定し得て、もしそれが意図された受取人でなければ例外を生成する先行して引用された改善された計算アーキテクチャ、関連システム、並びに、方法と題された特許文献2、改善された計算アーキテクチャを有する計算マシン、関連システム、並びに、方法と題された特許文献3、改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法と題された特許文献4で議論されたように。パイプラインユニット78nはこの例外をルータ110、工業規格バスインターフェース91もしあれば、ルータ61もしあれば、並びに、パイプラインバス50図3を介してホストプロセッサ42図3に送信できる。次いで、パイプラインユニット78nはバス分岐94nからデータをロードする。パイプラインユニットによるデータのローディングは、先行して引用された改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法と題された特許文献4で更に議論されている。次に、パイプラインユニット78nが受信データを処理する準備を為すと、パイプラインユニット781等のピア或は外部装置不図示がSYNC信号を脈動して、図6の第1例と連携されて先に議論されたようにパイプラインユニット78nにそのデータを適時に処理させる。次いで、脈動SYNC信号に応じて、パイプラインユニット78nは図6の第1例と連携されて先に議論されたように受信データを処理する。次に、パイプラインユニット78nがデータの処理を終了すると、ピア、外部装置不図示、或は、ユニット78n自体は、SYNC信号を脈動し得て、パイプラインユニット781により多くのデータを送信するように通知する。第2例において、ホストプロセッサ42図3はデータをパイプライン78nに転送し、それがそのデータを非タイムクリティカル方式で処理し、よってホストプロセッサ及びパイプラインユニット78nは1つ或はそれ以上の事象を用いて、図6と連携して先に議論された理由のため、そのデータの転送及び処理を同期する。第1として、ホストプロセッサ42図3はデータをパイプラインバス50図3に駆動することによってパイプラインユニット78nに送信する。典型的には、ホストプロセッサ42は、データとパイプラインユニット78nのアドレスを含むヘッダーとを含むメッセージを生成する。次に、ルータ110はそのデータを工業規格バスインターフェース91もしあれば及びバス112を介してパイプラインバス50図3から受信する。次いで、ルータ110はそのデータの仕向先がパイプラインユニット78nであることを決定し、そのデータを通信バスの分岐94nに駆動する。典型的には、ルータ110は図7の第1例と連携して先に議論されたようにヘッダーの仕向先を決定する。結果として、ルータ110はデータの適切な仕向先を決定し、パイプラインユニット78nはルータからデータをデータの意図された受取人であることを決定することなしに単に受領することができる。代替的には、パイプライン78nはそれがデータの意図された受取人であるかを決定し得て、もしそれが意図された受取人でなければ例外を生成し先行して引用された改善された計算アーキテクチャ、関連システム、並びに、方法と題された特許文献2、改善された計算アーキテクチャを有する計算マシン、関連システム、並びに、方法と題された特許文献3、改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法と題された特許文献4で議論されたように、図6の第2例と連携して先に議論されたように、その例外をホストプロセッサ42図3に送信する。次に、パイプラインユニット78nはバス分岐94nからデータをロードする。パイプラインユニットによるデータのローディングは、先行して引用された改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法と題された特許文献4に更に議論されている。次いで、パイプラインユニット78nが受信データを処理する準備を為すと、ホストプロセッサ42図3等のピア或は外部装置不図示がパイプラインバス50上或は通信バスの分岐941-94n1の内の1つの上に事象を生成して、ユニット78nに図6の第2例と連携されて先に議論されたようにそのデータを適時に処理させる。次に、ルータ110は事象を受信して、それがパイプラインユニット78nに対して意図されていることを決定し、その事象をバス分岐94nに駆動する。次いで、パイプラインユニット78nはバス分岐94から事象をロードする。パイプラインユニット78による事象のローディングは、先行して引用された改善された計算アーキテクチャ用パイプライン加速器、関連システム、並びに、方法と題された特許文献4に更に議論されている。次に、受信事象に応じて、パイプラインユニット78nは受信データを処理する。次いで、パイプラインユニット78nがデータの処理を終了すると、ピア、外部装置不図示、或は、ユニット78n自体は、事象を生成し得て、ホストプロセッサ42図3により多くのデータを送信するように通知する。図7で更に参照されるように、動作の第1及び第2の例がそれぞれSYNC信号及び事象を排他的に使用するが、加速器44がSYNC信号及び事象の双方の組み合わせを使用可能であることが想定されている。図8は、本発明の実施例に従った多数のパイプラインユニット78図4或は100図5の多数グループ120を含む図3の加速器44のブロック線図である。パイプラインユニットの多数グループ120を含むことは加速器44の機能を増大し、関連動作を実行するパイプラインユニットをグループ分けすることによって設計者に加速器の効率を増大させることを可能としている。説明の簡略化のため、図8の加速器44は多数のパイプラインユニット78を有するように議論されるが、該加速器が多数のパイプラインユニット100或はユニット78及び100の組み合わせを含み得ることを理解して頂きたい。更には、パイプラインユニット78は工業規格バスインターフェース91このインターフェースはこの実施例においては外部にあるを含まないが、別の実施例では含んでもよい。加速器44はパイプラインユニット78の6つのグループ1201-1206を含み、各グループが3つのパイプラインユニットと、パイプラインユニットを相互に相互接続すると共に他のパイプラインユニットグループと相互接続する各グループ内通信バスルータ1101-1106とを有する。加速器44が各々3つのパイプラインユニット78から成る6つのグループ1201-1206を含むように議論されているが、加速器の他の具現化例は任意数パイプラインユニットから成るグループの事実上の任意数を含み得て、グループの全てが同一数のパイプラインユニットを有する必要性はない。更には、通信バスルータ1101-1106は図6の加速器44と連携されて先に議論されたように省略され得る。パイプラインユニットグループ1201は3つのパイプラインユニット781-783を含み、それらが図7と連携されて先に議論されたものと類似した方式で通信バスの分岐941、942、並びに、943を介してグループ内通信バスルータ1101と接続されている。他のグループ1202-1206は類似である。グループ1201-1203の通信バスルータ1101-1103は第1レベルバス1261の各分岐1241-1243を介して第1レベルルータ1221と接続されている。ルータ1221及びバス1261はパイプラインユニット781-789が相互に通信することを可能としている。同様に、通信バスルータ1104-1106は第1レベルバス1262の各分岐1281-1283を介して第1レベルルータ1222と接続されている。ルータ1222及びバス1262はパイプラインユニット7810-7818が相互に通信することを可能としている。第1レベルルータ1221及び1222は第2レベルバス134の各分岐1321-1322を介して第2レベルルータ130と接続されている。ルータ130及びバス134はパイプラインユニット781-7818が相互に通信すること及び以下に議論されるように他のピア/装置と通信することを可能としている。パイプラインバス50及び第2パイプラインバス136は各工業規格バスインターフェース911及び912を介して第2レベルルータ130と結合されている。第2パイプラインバス136はホストプロセッサ42図3等のピア、或は、パイプラインバス50と結合されていないハードディスクドライブ不図示等の周辺機器と結合され得る。更には、バス50及び136の何れか或は双方はネットワーク或はインターネット何れも不図示を介してピア或は周辺機器と結合され得て、加速器44がホストプロセッサ42図3等の他のピアから遠隔的に位置決め可能である。バス138は1つ或はそれ以上のSYNC信号をパイプライン/ユニット781-7818の全てと、ホストプロセッサ42図3等の他のピア或は装置不図示とに直に接続する。図8で更に参照されるように、動作の1つの例において、パイプラインユニット78から成る各グループ1201-1206は第2パイプラインバス136と結合されたソナーアレイ不図示の各センサからのデータを処理する。グループ1201のパイプラインユニット781-783は単一ルータ1101によって相互接続されているので、それらパイプラインユニットは、それらが他のグループ1202-1206のパイプラインユニット784-7818に対してできるものより迅速に相互に通信することができる。このより高い通信速度は他のグループ1202-1206の各々においても存在する。結果として、設計者はデータを頻繁に転送するか或はさもなければそれらの間で通信するパイプラインユニットを一緒にグループ分けすることによって、加速器44の処理速度を増大することができる。一般に、パイプラインユニット781-7818は相互に通信する共に、ホストプロセッサ42図3等のピア、及び、図7と連携されて先に議論されたものと類似の方式でバス50及び136と結合された装置と通信する。例えば、バス136と結合されたセンサ不図示は工業規格バスインターフェース911、第2レベルルータ130、第1レベルルータ1221、並びに、グループ内ルータ1101を介してパイプラインユニット781と通信する。同様に、パイプラインユニット781は、ルータ1101,1221,1103を介してパイプラインユニット787と通信すると共に、ルータ1101,1221,130,1222,1104を介してパイプラインユニット7810と通信する。先行する議論は当業者が本発明を作製し使用することを可能とすべく提示されている。種々実施例への様々な変更は当業者には容易に明かであろうし、ここでの包括的な原則は本発明の精神及び範囲から逸脱することなしに他の実施例及び適用例に適用され得る。よって、本発明は図示された実施例に限定されることが意図されておらず、ここに開示された原理及び特徴と一貫した最も広い範囲と一致されるべきものである。"