半導体基板上に形成された第1MISFETと第2MISFETとを備えた半導体装置であって、前記第1MISFETは、前記半導体基板上に形成された、シリコンと酸素と窒素とを含有する第1下層膜と、前記第1下層膜上に形成された、ハフニウムを含有する第1上層膜からなる第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成された、第1ゲート電極と、を有し、前記第2MISFETは、前記半導体基板上に形成された、シリコンと酸素と窒素とを含有する第2下層膜と、前記第2下層膜上に形成された、ハフニウムを含有する第2上層膜からなる第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成された、第2ゲート電極と、を有し、前記第2上層膜におけるハフニウムの濃度は、前記第1上層膜におけるハフニウムの濃度よりも小さく、前記第2下層膜における窒素の濃度は、前記第1下層膜における窒素の濃度よりも小さいことを特徴とする半導体装置。請求項1記載の半導体装置において、前記第2上層膜の厚さは、前記第1上層膜の厚さよりも小さいことを特徴とする半導体装置。請求項1記載の半導体装置において、前記第1MISFETと前記第2MISFETとは、いずれもpチャネル型であることを特徴とする半導体装置。請求項3記載の半導体装置において、前記第1MISFETと、前記第2MISFETと、nチャネル型の第3MISFETとを備え、前記第3MISFETは、前記半導体基板上に形成された、シリコンと酸素と窒素とを含有する第3下層膜と、前記第3下層膜上に形成された、ハフニウムを含有する第3上層膜からなる第3ゲート絶縁膜と、前記第3ゲート絶縁膜上に形成された、第3ゲート電極と、を有し、前記第2上層膜におけるハフニウムの濃度は、前記第3上層膜におけるハフニウムの濃度よりも小さく、前記第2下層膜における窒素の濃度は、前記第3下層膜における窒素の濃度よりも小さいことを特徴とする半導体装置。請求項1記載の半導体装置において、前記第1上層膜と前記第2上層膜とは、いずれもHfO、HfONおよびHfSiONのうち1種以上からなることを特徴とする半導体装置。請求項1記載の半導体装置において、前記第1MISFETと、前記第2MISFETと、第3MISFETとを備え、前記第3MISFETは、前記半導体基板上に形成された、シリコンと酸素と窒素とを含有する第3下層膜と、前記第3下層膜上に形成された、ハフニウムを含有する第3上層膜からなる第3ゲート絶縁膜と、前記第3ゲート絶縁膜上に形成された、第3ゲート電極と、を有し、前記第3下層膜の厚さは、前記第1下層膜および前記第2下層膜のいずれの厚さよりも大きく、前記第2上層膜におけるハフニウムの濃度は、前記第3上層膜におけるハフニウムの濃度よりも小さく、前記第2下層膜における窒素の濃度は、前記第3下層膜における窒素の濃度よりも小さいことを特徴とする半導体装置。請求項6記載の半導体装置において、前記第3上層膜におけるハフニウムの濃度は、前記第1上層膜におけるハフニウムの濃度と等しく、前記第3下層膜における窒素の濃度は、前記第1下層膜における窒素の濃度と等しいことを特徴とする半導体装置。半導体基板上に形成された第1MISFETと第2MISFETとを備え、前記第1MISFETは、前記半導体基板上に形成された第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成された第1ゲート電極とを有し、前記第2MISFETは、前記半導体基板上に形成された第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成された第2ゲート電極とを有する半導体装置の製造方法であって、a前記半導体基板を準備する工程、b前記a工程の後、前記半導体基板上に、シリコンと酸素とを含有する第1の膜を形成する工程、c前記b工程の後、前記第1MISFETが形成される第1領域で前記第1の膜が露出し、前記第2MISFETが形成される第2領域で前記第1の膜が覆われるように、前記半導体基板上にマスク膜を形成する工程、d前記c工程の後、前記第1領域で露出している前記第1の膜を窒化処理する工程、e前記d工程の後、前記第1領域で露出している前記第1の膜上に、ハフニウムを含有する第2の膜を形成する工程、f前記e工程の後、前記マスク膜を除去することで、前記第2領域で前記第1の膜を露出させる工程、g前記f工程の後、前記第2領域で露出している前記第1の膜を窒化処理する工程、h前記g工程の後、前記半導体基板上に、ハフニウムを含有する第3の膜を形成することで、前記第1領域で、前記半導体基板上に設けられた、シリコンと酸素と窒素とを含有する第1下層膜と、前記第1下層膜上に設けられた、ハフニウムを含有する第1上層膜とを形成し、前記第2領域で、前記半導体基板上に設けられた、シリコンと酸素と窒素とを含有する第2下層膜と、前記第2下層膜上に設けられた、ハフニウムを含有する第2上層膜とを形成する工程、i前記h工程の後、前記半導体基板上に、導電体膜を形成する工程、j前記i工程の後、前記導電体膜と、前記第1上層膜と、前記第2上層膜と、前記第1下層膜と、前記第2下層膜とをパターニングすることで、前記第1領域で、前記導電体膜からなる前記第1ゲート電極と、前記第1上層膜および前記第1下層膜からなる前記第1ゲート絶縁膜とを形成し、前記第2領域で、前記導電体膜からなる前記第2ゲート電極と、前記第2上層膜および前記第2下層膜からなる前記第2ゲート絶縁膜とを形成する工程、を有することを特徴とする半導体装置の製造方法。請求項8記載の半導体装置の製造方法であって、前記第2上層膜におけるハフニウムの濃度は、前記第1上層膜におけるハフニウムの濃度よりも小さく、前記第2下層膜における窒素の濃度は、前記第1下層膜における窒素の濃度よりも小さいことを特徴とする半導体装置の製造方法。請求項9記載の半導体装置の製造方法であって、前記第2上層膜の厚さは、前記第1上層膜の厚さよりも小さいことを特徴とする半導体装置の製造方法。請求項8記載の半導体装置の製造方法であって、前記第1MISFETと前記第2MISFETとは、いずれもpチャネル型であることを特徴とする半導体装置の製造方法。請求項8記載の半導体装置の製造方法であって、前記第1上層膜と前記第2上層膜とは、いずれもHfO、HfONおよびHfSiONのうち1種以上からなることを特徴とする半導体装置の製造方法。半導体基板上に形成された第1MISFETと第2MISFETとを備え、前記第1MISFETは、前記半導体基板上に形成された第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成された第1ゲート電極とを有し、前記第2MISFETは、前記半導体基板上に形成された第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成された第2ゲート電極とを有する半導体装置の製造方法であって、a前記半導体基板を準備する工程、b前記a工程の後、前記半導体基板上に、シリコンと酸素とを含有する第1の膜を形成する工程、c前記b工程の後、前記第1MISFETが形成される第1領域で前記第1の膜が露出し、前記第2MISFETが形成される第2領域で前記第1の膜が覆われるように、前記半導体基板上にマスク膜を形成する工程、d前記c工程の後、前記第1領域で露出している前記第1の膜を窒化処理する工程、e前記d工程の後、前記第1領域で露出している前記第1の膜にハフニウムを添加する工程、f前記e工程の後、前記マスク膜を除去することで、前記第2領域で前記第1の膜を露出させる工程、g前記f工程の後、前記第2領域で露出している前記第1の膜を窒化処理する工程、h前記g工程の後、前記半導体基板にハフニウムを添加することで、前記第1領域で、前記半導体基板上に設けられた、シリコンと酸素と窒素とを含有する第1下層膜と、前記第1下層膜上に設けられた、ハフニウムを含有する第1上層膜とを形成し、前記第2領域で、前記半導体基板上に設けられた、シリコンと酸素と窒素とを含有する第2下層膜と、前記第2下層膜上に設けられた、ハフニウムを含有する第2上層膜とを形成する工程、i前記h工程の後、前記半導体基板上に、導電体膜を形成する工程、j前記i工程の後、前記導電体膜と、前記第1上層膜と、前記第2上層膜と、前記第1下層膜と、前記第2下層膜とをパターニングすることで、前記第1領域で、前記導電体膜からなる前記第1ゲート電極と、前記第1上層膜および前記第1下層膜からなる前記第1ゲート絶縁膜とを形成し、前記第2領域で、前記導電体膜からなる前記第2ゲート電極と、前記第2上層膜および前記第2下層膜からなる前記第2ゲート絶縁膜とを形成する工程、を有することを特徴とする半導体装置の製造方法。請求項13記載の半導体装置の製造方法であって、前記第2上層膜におけるハフニウムの濃度は、前記第1上層膜におけるハフニウムの濃度よりも小さく、前記第2下層膜における窒素の濃度は、前記第1下層膜における窒素の濃度よりも小さいことを特徴とする半導体装置の製造方法。請求項13記載の半導体装置の製造方法であって、前記第1MISFETと前記第2MISFETとは、いずれもpチャネル型であることを特徴とする半導体装置の製造方法。請求項13記載の半導体装置の製造方法であって、前記第1上層膜と前記第2上層膜とは、いずれもHfO、HfONおよびHfSiONのうち1種以上からなることを特徴とする半導体装置の製造方法。本発明者の検討によれば、次のことが分かった。前述したように、ハフニウムHfなどの金属を含むゲート絶縁膜においてバリア層として機能する酸窒化シリコンSiON膜を用いることは、ゲート絶縁膜の信頼性を向上させるために有効な手法である。ところが、pチャネル型のMISFETでは、バリア層として酸窒化シリコンSiON膜を用いると、ゲート絶縁膜中へ窒素Nが混入し、ゲート絶縁膜中の正の固定電荷が増加することで、閾値電圧Vthが増大するため、閾値電圧Vthを小さくするような調整が困難であることが分かった。閾値電圧Vthが小さいpチャネル型のMISFETを製造する方法として、チャネル領域における不純物濃度を小さくすることも考えられる。しかし、チャネル長の短いMISFETにおいて、チャネル領域における不純物濃度を小さくすると、トランジスタ特性が劣化するなどして、半導体装置の性能を低下させる。本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。代表的な実施の形態による半導体装置は、酸窒化シリコンからなるゲート絶縁膜のゲート電極側にハフニウムが添加された2種類のMISFETを備えたものである。そして、一方のMISFETのゲート絶縁膜中のハフニウム濃度を、他方のMISFETのゲート絶縁膜中のハフニウム濃度よりも小さくするとともに、一方のMISFETのゲート絶縁膜中の窒素濃度を、他方のMISFETのゲート絶縁膜中の窒素濃度よりも小さくすることで、一方のMISFETの閾値電圧が、他方のMISFETの閾値電圧よりも小さくなるように、調整されている。また、代表的な実施の形態による半導体装置の製造方法は、半導体基板上に形成された酸化シリコンからなる絶縁膜の一部がマスク膜により覆われた状態で、1回目の窒化処理およびハフニウム添加の工程を行い、マスク膜を除去した後、2回目の窒化処理およびハフニウム添加の工程を行う。そして、マスク膜に覆われていた領域に形成されるMISFETの閾値電圧が、マスク膜に覆われていなかった領域に形成されるMISFETの閾値電圧よりも小さくなるように、調整する。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。代表的な実施の形態によれば、半導体装置の性能を向上させることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。実施の形態1<半導体装置>本発明の一実施の形態である半導体装置を、図面を参照して説明する。本実施の形態の半導体装置は、半導体素子としてMISFETを有する半導体装置である。図1および図2は、実施の形態1の半導体装置の要部断面図である。図1に示されるように、本実施の形態の半導体装置に備えられるMISFETは、半導体基板1に形成される。半導体基板1は、例えば、単結晶シリコン基板である。半導体基板1の主面上には、素子分離領域2とMISFET形成領域活性領域AN1、AP1およびAP2が規定されている。MISFET形成領域AN1、AP1およびAP2は、素子分離領域2により区画された領域である。MISFET形成領域AN1は、nチャネル型のMISFETQN1が形成された領域n型MISFET形成領域AN1である。MISFET形成領域AP1は、pチャネル型のMISFETQP1が形成された領域p型MISFET形成領域AP1である。MISFET形成領域AP2は、pチャネル型のMISFETQP2が形成された領域p型MISFET形成領域AP2である。MISFET形成領域AP2に形成されたpチャネル型のMISFETQP2の閾値電圧Vthは、MISFET形成領域AP1に形成されたpチャネル型のMISFETQP1の閾値電圧Vthよりも小さい。なお、本願明細書では、閾値電圧Vthの大小を比較するときは、閾値電圧Vthの絶対値の大小を比較するものとする。また、図1においては、理解を簡単にするために、MISFET形成領域AN1、AP1およびAP2を互いに隣接して示しているが、MISFET形成領域AN1、AP1およびAP2の実際の位置関係は、必要に応じて変更することができる。n型MISFET形成領域AN1において、半導体基板1には、p型ウェル領域PWが形成されている。p型MISFET形成領域AP1およびAP2において、半導体基板1には、n型ウェル領域NWが形成されている。始めに、n型MISFET形成領域AN1に形成された、nチャネル型のMISFETQN1の具体的な構成について説明する。nチャネル型のMISFETQN1は、半導体基板1の上部に形成されたゲート電極GEを有する。ゲート電極GEは、n型MISFET形成領域AN1において、半導体基板1に形成されたp型ウェル領域PW上に形成されている。また、nチャネル型のMISFETQN1は、ゲート電極GEと半導体基板1との間に形成されたゲート絶縁膜GI1を有する。すなわち、nチャネル型のMISFETQN1は、半導体基板1上に形成されたゲート絶縁膜GI1と、ゲート絶縁膜GI1上に形成されたゲート電極GEとを有する。ゲート電極GEとして、例えば不純物が導入されて低抵抗率とされている多結晶シリコンドープトポリシリコンからなる導電体膜が用いられる。あるいは、ゲート電極GEとして、例えば、窒化チタンTiN、窒化タンタルTaN、窒化タングステンWN、炭化チタンTiC、炭化タンタルTaC、炭化タングステンWCまたは窒化炭化タンタルTaCNのうち1種以上からなる導電体膜が用いられる。あるいは、上記したもののうち多結晶シリコン以外のものからなる導電体膜と、多結晶シリコンからなる導電体膜との積層構造であるMIPSMetalInsertedPolysiliconStack構造としてもよい。ゲート絶縁膜GI1は、金属とシリコンと酸素と窒素とを含有する。ゲート絶縁膜GI1に含有される金属としては、例えばハフニウムHf、アルミニウムAl、チタンTiなどが挙げられる。上記した金属のゲート絶縁膜GI1中の含有量を調整することで、チャネル領域の不純物濃度を調整することなくMISFETQN1の閾値電圧Vthを調整することができる。また、ゲート絶縁膜GI1に含有される金属が例えばチタンTiであるときは、ゲート絶縁膜GI1として、例えば窒化チタンTiNを含有するものを用いることもできる。また、上記した金属のうち、ゲート絶縁膜GI1中の金属の含有量の調整によりチャネル領域の不純物濃度を調整することなく閾値電圧Vthを調整できる効果がさらに大きい点で、ハフニウムHfが好適である。ゲート絶縁膜GI1に含有されるシリコン、酸素および窒素は、ゲート絶縁膜GI1中で例えば酸窒化シリコンSiONとして存在する。このうち、窒素は、ゲート絶縁膜GI1に上記した金属が含有されているときに、含有された金属が結晶化することによるゲート絶縁膜GI1の信頼性の劣化を抑制することができる。なお、ゲート絶縁膜GI1の詳細な構造については、後述する。ゲート電極GEの側壁上には、側壁絶縁膜としてサイドウォールスペーサSWが形成されている。そして、n型MISFET形成領域AN1であって、サイドウォールスペーサSWが形成されたゲート電極GEを挟んで両側の部分には、ソースドレイン領域SDが形成されている。n型MISFET形成領域AN1では、ソースドレイン領域SDは、例えばリンPまたはヒ素Asなどのn型の不純物を拡散させたn型半導体領域である。また、n型MISFET形成領域AN1では、半導体基板1中に、エクステンション領域EXとそれよりも高不純物濃度のソースドレイン領域SDとを形成することで、LDDLightlydopedDrain構造のソースドレイン領域が形成されている。なお、ソースドレイン領域SD上およびゲート電極GE上に、サリサイドSalicide:SelfAlignedSilicide技術を用いて、コバルトシリサイド層またはニッケルシリサイド層などの金属シリサイド層を形成することができる。次に、p型MISFET形成領域AP1に形成された、閾値電圧Vthが大きいpチャネル型のMISFETQP1の具体的な構成について説明する。pチャネル型のMISFETQP1は、半導体基板1の上部に形成されたゲート電極GEを有する。ゲート電極GEは、p型MISFET形成領域AP1において、半導体基板1に形成されたn型ウェル領域NW上に形成されている。また、pチャネル型のMISFETQP1は、ゲート電極GEと半導体基板1との間に形成されたゲート絶縁膜GI1を有する。すなわち、pチャネル型のMISFETQP1は、半導体基板1上に形成されたゲート絶縁膜GI1と、ゲート絶縁膜GI1上に形成されたゲート電極GEとを有する。ゲート電極GEとして、nチャネル型のMISFETQN1のゲート電極GEと同様の材料を用いることができる。ゲート絶縁膜GI1は、nチャネル型のMISFETQN1のゲート絶縁膜GI1と同様に、金属とシリコンと酸素と窒素とを含有する。ゲート絶縁膜GI1に含有される金属としては、MISFETQN1のゲート絶縁膜GI1に含有される金属と同様に、例えばハフニウムHf、アルミニウムAl、チタンTiなどが挙げられる。上記した金属のゲート絶縁膜GI1中の含有量を調整することで、チャネル領域の不純物濃度を調整することなくMISFETQP1の閾値電圧Vthを調整することができる。また、ゲート絶縁膜GI1に含有される金属が例えばチタンTiであるときは、ゲート絶縁膜GI1として、例えば窒化チタンTiNを含有するものを用いることもできる。また、上記した金属のうち、ゲート絶縁膜GI1中の金属の含有量の調整によりチャネル領域の不純物濃度を調整することなく閾値電圧Vthを調整できる効果がさらに大きい点で、ハフニウムHfが好適である。ゲート絶縁膜GI1に含有されるシリコン、酸素および窒素は、MISFETQN1のゲート絶縁膜GI1に含有されるシリコン、酸素および窒素と同様に、ゲート絶縁膜GI1中で例えば酸窒化シリコンSiONとして存在する。このうち、窒素は、ゲート絶縁膜GI1に上記した金属が含有されているときに、含有された金属が結晶化することによるゲート絶縁膜GI1の信頼性の劣化を抑制することができる。なお、ゲート絶縁膜GI1の詳細な構造については、後述する。ゲート電極GEの側壁上には、側壁絶縁膜としてサイドウォールスペーサSWが形成されている。そして、p型MISFET形成領域AP1であって、サイドウォールスペーサSWが形成されたゲート電極GEを挟んで両側の部分には、ソースドレイン領域SDが形成されている。p型MISFET形成領域AP1では、ソースドレイン領域SDは、例えばホウ素Bなどのp型の不純物を拡散させたp型半導体領域である。また、p型MISFET形成領域AP1でも、半導体基板1中に、エクステンション領域EXが形成され、LDD構造のソースドレイン領域SDが形成されている。さらに、p型MISFET形成領域AP1でも、ソースドレイン領域SD上およびゲート電極GE上に、サリサイド技術を用いて、金属シリサイド層を形成することができる。次に、p型MISFET形成領域AP2に形成された、閾値電圧Vthが小さいpチャネル型のMISFETQP2の具体的な構成について説明する。pチャネル型のMISFETQP2は、半導体基板1の上部に形成されたゲート電極GEを有する。ゲート電極GEは、p型MISFET形成領域AP2において、半導体基板1に形成されたn型ウェル領域NW上に形成されている。また、pチャネル型のMISFETQP2は、ゲート電極GEと半導体基板1との間に形成された、シリコンと酸素と窒素と金属とを含むゲート絶縁膜GI2を有する。すなわち、pチャネル型のMISFETQP2は、半導体基板1上に形成されたゲート絶縁膜GI2と、ゲート絶縁膜GI2上に形成されたゲート電極GEとを有する。ゲート電極GEとして、pチャネル型のMISFETQP1のゲート電極GEと同様の材料を用いることができる。ゲート絶縁膜GI2は、pチャネル型のMISFETQP1のゲート絶縁膜GI1と同様に、金属とシリコンと酸素と窒素とを含有する。ゲート絶縁膜GI2に含有される金属としては、MISFETQP1のゲート絶縁膜GI1に含有される金属と同様に、例えばハフニウムHf、アルミニウムAl、チタンTiなどが挙げられる。上記した金属のゲート絶縁膜GI2中の含有量を調整することで、チャネル領域の不純物濃度を調整することなくMISFETQP2の閾値電圧Vthを調整することができる。また、ゲート絶縁膜GI2に含有される金属が例えばチタンTiであるときは、ゲート絶縁膜GI2として、例えば窒化チタンTiNを含有するものを用いることもできる。また、上記した金属のうち、ゲート絶縁膜GI2中の金属の含有量の調整によりチャネル領域の不純物濃度を調整することなく閾値電圧Vthを調整できる効果がさらに大きい点で、ハフニウムHfが好適である。ゲート絶縁膜GI2に含有されるシリコン、酸素および窒素は、MISFETQP1のゲート絶縁膜GI1に含有されるシリコン、酸素および窒素と同様に、ゲート絶縁膜GI2中で例えば酸窒化シリコンSiONとして存在する。このうち、窒素は、ゲート絶縁膜GI2に上記した金属が含有されているときに、含有された金属が結晶化することによるゲート絶縁膜GI2の信頼性の劣化を抑制することができる。なお、ゲート絶縁膜GI2の詳細な構造については、後述する。ただし、ゲート絶縁膜GI2における金属の濃度は、ゲート絶縁膜GI1における金属の濃度よりも小さく、ゲート絶縁膜GI2における窒素の濃度は、ゲート絶縁膜GI1における窒素の濃度よりも小さい。これにより、チャネル領域の不純物濃度を調整することなく、MISFETQP2の閾値電圧Vthが、MISFETQP1の閾値電圧VthおよびMISFETQN1の閾値電圧Vthのいずれよりも小さくなるように、調整することができる。また、ゲート絶縁膜GI2に含有された金属が結晶化することによるゲート絶縁膜GI2の信頼性の劣化を抑制することができ、MISFETQP2において、ゲート絶縁膜GI2中に窒素が含有されたことによる閾値電圧Vthの増大を抑制することができる。そして、不純物濃度を小さくすることなく閾値電圧Vthが小さくなるように調整できるため、チャネル長が短い場合でも、閾値電圧Vthが小さいMISFETにおけるトランジスタ特性の劣化を抑制することができる。前述したように、ゲート絶縁膜GI1およびGI2に含有される金属として、好適にはハフニウムHfが用いられる。ゲート絶縁膜GI1およびGI2に含有される金属としてハフニウムHfが用いられるとき、ゲート絶縁膜GI2におけるハフニウムHfの濃度は、ゲート絶縁膜GI1におけるハフニウムHfの濃度よりも小さく、ゲート絶縁膜GI2における窒素の濃度は、ゲート絶縁膜GI1における窒素の濃度よりも小さい。これにより、チャネル領域の不純物濃度を調整することなく、MISFETQP2の閾値電圧Vthが、MISFETQP1の閾値電圧VthおよびMISFETQN1の閾値電圧Vthのいずれよりもさらに小さくなるように、調整することができる。なお、本発明における金属の濃度とは、例えば単位面積当たりの金属の原子数atom/cm2を意味するものとし、本発明における窒素の濃度とは、例えばシリコン、酸素および窒素のそれぞれの原子数の総和に対する窒素の原子数比atomを意味するものとする。また、MISFETQN1のゲート絶縁膜GI1における金属の濃度とMISFETQP1のゲート絶縁膜GI1における金属の濃度とは等しくなくてもよく、MISFETQN1のゲート絶縁膜GI1における窒素の濃度とMISFETQP1のゲート絶縁膜GI1における窒素の濃度とは等しくなくてもよい。ゲート電極GEの側壁上には、側壁絶縁膜としてサイドウォールスペーサSWが形成されている。そして、p型MISFET形成領域AP2であって、サイドウォールスペーサSWが形成されたゲート電極GEを挟んで両側の部分には、ソースドレイン領域SDが形成されている。p型MISFET形成領域AP2では、ソースドレイン領域SDは、例えばホウ素Bなどのp型の不純物を拡散させたp型半導体領域である。また、p型MISFET形成領域AP2でも、半導体基板1中に、エクステンション領域EXが形成され、LDD構造のソースドレイン領域SDが形成されている。さらに、p型MISFET形成領域AP2でも、ソースドレイン領域SD上およびゲート電極GE上に、サリサイド技術を用いて、金属シリサイド層を形成することができる。次に、ゲート絶縁膜GI1およびGI2の詳細な構造について説明する。なお、以下では、ゲート絶縁膜GI1およびGI2が、金属としてハフニウムを含有する例について説明するが、ゲート絶縁膜GI1およびGI2が、上記した金属のうち、ハフニウム以外の金属を含有する場合についても同様である。図1に示されるように、ゲート絶縁膜GI1は、好適には、半導体基板1上に形成された、シリコンと酸素と窒素とを含有する下層膜LL1と、下層膜LL1上に形成された、ハフニウムを含有する上層膜UL1とを有する。これにより、下層膜LL1を、上層膜UL1に含有されたハフニウムが結晶化することによるゲート絶縁膜GI1の信頼性の劣化を抑制するためのバリア層として用いることができる。また、ゲート絶縁膜GI2は、好適には、半導体基板1上に形成された、シリコンと酸素と窒素とを含有する下層膜LL2と、下層膜LL2上に形成された、ハフニウムを含有する上層膜UL2とを有する。これにより、下層膜LL2を、上層膜UL2に含有されたハフニウムが結晶化することによるゲート絶縁膜GI2の信頼性の劣化を抑制するためのバリア層として用いることができる。下層膜LL1およびLL2として、例えば酸窒化シリコンSiONからなる膜が用いられる。上層膜UL1およびUL2として、酸化ハフニウムHfO、酸窒化ハフニウムHfONおよびHfSiONのうち1種以上からなる膜が用いられる。また、好適には、上層膜UL2の厚さT2を上層膜UL1の厚さT1よりも小さくする。これにより、ゲート絶縁膜GI2におけるハフニウムの濃度を、ゲート絶縁膜GI1におけるハフニウムの濃度よりも容易に小さくすることができる。具体的には、ゲート絶縁膜GI1におけるハフニウムの濃度が5×1013~2×1014atom/cm2であることが好ましい。ゲート絶縁膜GI1におけるハフニウムの濃度が5×1013atom/cm2未満の場合、MISFETQP1およびQN1の閾値電圧Vthが十分大きくなるように調整できないおそれがある。また、ゲート絶縁膜GI1におけるハフニウムの濃度が2×1014atom/cm2を超える場合、ハフニウムが結晶化しやすくなり、MISFETQP1およびQN1のゲート絶縁膜GI1の信頼性が低下するおそれがある。また、ゲート絶縁膜GI1における窒素の濃度が5~20atomであることが好ましい。ゲート絶縁膜GI1における窒素の濃度が5atom未満の場合、ハフニウムが結晶化しやすくなり、MISFETQP1およびQN1のゲート絶縁膜GI1の信頼性が低下するおそれがある。また、ゲート絶縁膜GI1における窒素の濃度が20atomを超える場合、ゲート絶縁膜GI1中の正の固定電荷が増加することで、MISFETQP1の閾値電圧Vthが大きくなりすぎる一方、MISFETQN1の閾値電圧Vthが十分大きくなるように調整できないおそれがある。また、ゲート絶縁膜GI2におけるハフニウムの濃度が0~1×1014atom/cm2であり、かつ、ゲート絶縁膜GI2におけるハフニウムの濃度がゲート絶縁膜GI1におけるハフニウムの濃度よりも小さいことが好ましい。ゲート絶縁膜GI2におけるハフニウムの濃度が1×1014atom/cm2を超える場合、MISFETQP2の閾値電圧Vthが十分小さくなるように調整できないおそれがある。また、ゲート絶縁膜GI2における窒素の濃度が2~7atomであり、かつ、ゲート絶縁膜GI2における窒素の濃度がゲート絶縁膜GI1における窒素の濃度よりも小さいことが好ましい。ゲート絶縁膜GI2における窒素の濃度が2atom未満の場合、ハフニウムが結晶化しやすくなり、ゲート絶縁膜GI2の信頼性が低下するおそれがある。また、ゲート絶縁膜GI2における窒素の濃度が7atomを超える場合、ゲート絶縁膜GI2中の正の固定電荷が増加することで、MISFETQP2の閾値電圧Vthが十分小さくなるように調整できないおそれがある。なお、図1では、上層膜UL2の厚さT2が上層膜UL1の厚さT1よりも小さい場合を図示している。しかし、上層膜UL2におけるハフニウムの濃度が、上層膜UL1におけるハフニウムの濃度よりも小さればよく、上層膜UL2の厚さT2が上層膜UL1の厚さT1よりも小さくなくてもよい。図2では、上層膜UL2におけるハフニウムの濃度が、上層膜UL1におけるハフニウムの濃度よりも小さいものの、上層膜UL2の厚さT2が上層膜UL1の厚さT1と等しい場合を示している。図2では、MISFETQP2における上層膜UL2のドットを、MISFETQN1における上層膜UL1のドット、および、MISFETQP1における上層膜UL1のドットよりも薄く表示している。このような表示により、MISFETQP2の上層膜UL2におけるハフニウムの濃度が、MISFETQN1の上層膜UL1におけるハフニウムの濃度、および、MISFETQP1の上層膜UL1におけるハフニウムの濃度よりも小さいことを示している。なお、図2に示される部分のうち、上層膜UL1およびUL2以外の部分については、図1と同一であるため、説明を省略する。素子分離領域2では、半導体基板1の主面に、素子分離溝2aが形成されており、形成された素子分離溝2aに、絶縁膜2bが埋め込まれている。絶縁膜2bは、n型MISFET形成領域AN1に形成されたnチャネル型のMISFETQN1、p型MISFET形成領域AP1に形成されたpチャネル型のMISFETQP1、および、p型MISFET形成領域AP2に形成されたpチャネル型のMISFETQP2を、互いに分離する。絶縁膜2bは、好適には酸化シリコン膜からなる。絶縁膜2bは、例えば、後述するようなSTIShallowTrenchIsolation法により形成される。上記した半導体基板1の主面表面全面上には、MISFETQN1、QP1およびQP2のゲート電極GE、サイドウォールスペーサSWおよびソースドレイン領域SDを覆うように、層間絶縁膜5が形成されている。層間絶縁膜5は、例えば、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜窒化シリコン膜が下層側などからなり、層間絶縁膜5の上面は、MISFET形成領域AN1、AP1およびAP2でその高さがほぼ一致するように、平坦化されている。層間絶縁膜5にはコンタクトホールCNTが形成されており、コンタクトホールCNT内には、導電性のプラグPGが形成されている。コンタクトホールCNTおよびそれを埋め込むプラグPGは、MISFET形成領域AN1、AP1およびAP2のソースドレイン領域SD上およびゲート電極GE上などに形成されている。プラグPGの底部は、MISFET形成領域AN1、AP1およびAP2に形成されたソースドレイン領域SDおよびゲート電極GEと電気的に接続されている。プラグPGが埋め込まれた層間絶縁膜5上には、例えば酸化シリコン膜などからなる絶縁膜6が形成されており、絶縁膜6に形成された配線溝開口部内に第1層配線としての配線M1が形成されている。配線M1は、プラグPGを介して、MISFET形成領域AN1、AP1およびAP2に形成されたソースドレイン領域SDおよびゲート電極GEなどと電気的に接続されている。配線M1は、ダマシン技術ここではシングルダマシン技術により形成されているが、他の形態として、パターニングされた導体膜例えばタングステン配線またはアルミニウム配線により形成することもできる。<半導体装置の製造工程>本実施の形態の半導体装置の製造工程を、図面を参照して説明する。図3および図4は、実施の形態1の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図5~図25は、実施の形態1の半導体装置の製造工程中の要部断面図である。なお、図13、図17および図21の各々は、図12、図16および図20に示す工程図3のステップS18、図3のステップS21および図4のステップS24の各々において、金属含有膜が明確に形成されておらず、絶縁膜31または絶縁膜32に金属が添加された状態を示す。まず、図5に示されるように、半導体基板1を準備する図3のステップS11。このステップS11では、例えば1~10Ωcm程度の比抵抗を有するp型の単結晶シリコンSiなどからなる半導体基板1を準備する。次に、図6に示されるように、素子分離領域2で素子分離溝2aを形成する図3のステップS12。このステップS12では、半導体基板1をドライエッチングすることで、半導体基板1に例えば深さ300nm程度の素子分離溝2aを形成する。なお、ステップS12では、半導体基板1の主面表面全面上に、酸化シリコンからなる絶縁膜図示せず、窒化シリコンからなる絶縁膜図示せずを順次形成した後、フォトレジストパターン図示せずをエッチングマスクとしたドライエッチングにより素子分離溝2aを形成することができる。次に、図7に示されるように、素子分離領域2で絶縁膜2bを形成する図3のステップS13。このステップS13では、半導体基板1の主面表面全面上に、素子分離溝2aを埋め込むように、絶縁膜2bを形成し、素子分離溝2a内に埋め込まれた絶縁膜2bを焼き締めるための熱処理アニール処理を行った後、絶縁膜2bをCMPChemicalMechanicalPolishing:化学的機械的研磨法により研磨する。絶縁膜2bは、例えば酸化シリコン膜からなり、例えばプラズマCVDChemicalVaporDeposition:化学気相成長法により形成される。また、熱処理は、半導体基板1を例えば400~1200°C程度で熱処理することにより、行うことができる。なお、絶縁膜2bを形成する前に、素子分離溝2a内を含む半導体基板1の主面表面全面上に、例えば窒化シリコンからなる絶縁膜図示せずを薄く形成しておき、上記した熱処理によって素子分離溝2aの側壁が酸化することを防止するようにしてもよい。また、CMP法による研磨の後、素子分離溝2a内に埋め込まれた絶縁膜2bと半導体基板1との段差を低減する処置を行う。図7には、素子分離溝2a内の絶縁膜2bの上面の高さ位置が、半導体基板1の上面の高さ位置と略等しく、段差が低減された状態である場合が示されている。このようにして、図7に示されるように、素子分離領域2において、絶縁膜2bがSTI法により形成される。そして、半導体基板1においては、素子分離領域2によりMISFET形成領域活性領域AN1、AP1およびAP2が規定画定される。そして、そのMISFET形成領域AN1、AP1およびAP2に、以降の工程で種々の半導体素子例えば後述するMISFETであるQN1、QP1およびQP2などが形成される。次に、図8に示されるように、半導体基板1の上面から所定の深さに亘ってウェル領域を形成する工程を行う図3のステップS14。このステップS14では、ウェル領域を形成する工程を2回繰り返す。1回目は、半導体基板1中に、p型不純物例えば、ホウ素などを含有するp型ウェル領域PWを形成し、2回目は、半導体基板1中に、n型不純物例えば、リンやヒ素などを含有するn型ウェル領域NWを形成する。p型ウェル領域PWは、例えば、イオン注入法を用いて、半導体基板1中にp型不純物を導入することにより形成することができる。まず、半導体基板1の主面表面全面上に、フォトレジスト層を塗布した後、このフォトレジスト層を露光、現像することで、MISFET形成領域AN1に開口部を有するように、フォトレジストパターン図示せずを形成する。そして、形成されたフォトレジストパターンをマスクとして用いて、例えば、5×1012~5×1013/cm2の濃度で、ホウ素Bをイオン打ち込みし、不純物の濃度不純物濃度が、5×1017~5×1018/cm3のp型ウェル領域PWを形成する。その後、フォトレジストパターンを除去する。n型ウェル領域NWは、例えば、イオン注入法を用いて、半導体基板1中にn型不純物を導入することにより形成することができる。まず、半導体基板1の主面表面全面上に、フォトレジスト層を塗布した後、このフォトレジスト層を露光、現像することで、MISFET形成領域AP1およびAP2に開口部を有するように、フォトレジストパターン図示せずを形成する。そして、形成されたフォトレジストパターンをマスクとして用いて、例えば、5×1012~5×1013/cm2の濃度で、リンPまたはヒ素Asをイオン打ち込みし、不純物の濃度不純物濃度が、5×1017~5×1018/cm3のn型ウェル領域NWを形成する。その後、フォトレジストパターンを除去する。次に、図9に示されるように、半導体基板1上に、絶縁膜3を形成する図3のステップS15。このステップS15では、半導体基板1の主面表面全面上に、例えば熱酸化法により、例えば厚さ2nm程度の酸化シリコンからなる絶縁膜3を形成する。次に、図10に示されるように、半導体基板1上に、マスク膜9を形成する図3のステップS16。このステップS16では、例えば熱CVD法などにより、例えば厚さ5~30nm程度のマスク膜9を形成する。マスク膜9は、後の工程図3のステップS17において、MISFET形成領域AP2における絶縁膜3が窒化されることを防止する。また、マスク膜9は、後の工程図3のステップS18において、MISFET形成領域AP2における絶縁膜3上に金属含有膜41図12参照が形成されることを防止する。また、マスク膜9は、後の工程図3のステップS19において、ウェットエッチングにより除去される。そのため、マスク膜9として、テトラエトキシシランTetraethoxysilane;TEOSなどの酸化シリコン、窒化シリコンSiNおよび窒化チタンTiNのうち1種以上からなる膜が、好適に用いられる。マスク膜9を形成した後、半導体基板1の主面表面全面上に、フォトレジスト層を塗布し、このフォトレジスト層を露光、現像することで、MISFET形成領域AN1およびAP1に開口部を有するように、フォトレジストパターン図示せずを形成する。そして、フォトレジストパターンをエッチングマスクとして、マスク膜9をドライエッチングすることで、MISFET形成領域AN1およびAP1においてマスク膜9が除去され、絶縁膜3が露出する。その後、例えばアッシング処理とSPMSulfuricacidHydrogenPeroxideMixture液などの処理液を用いた洗浄処理とを行うことで、フォトレジストパターンを除去する。これにより、MISFET形成領域AN1およびAP1に開口部を有し、MISFET形成領域AP2で絶縁膜3が覆われるように、マスク膜9からなるハードマスクパターン10が形成される。すなわち、MISFET形成領域AN1およびAP1では絶縁膜3が露出し、MISFET形成領域AP2では絶縁膜3が覆われるように、マスク膜9からなるハードマスクパターン10が形成される。次に、図11に示されるように、半導体基板1について、窒化処理を行う図3のステップS17。このステップS17では、マスク膜9により覆われたMISFET形成領域AP2における絶縁膜3を除き、半導体基板1の主面表面全面を窒化処理する。この窒化処理により、MISFET形成領域AN1およびAP1における酸化シリコンからなる絶縁膜3が窒化され、酸窒化シリコンからなる絶縁膜31となる。このとき、MISFET形成領域AN1およびAP1における絶縁膜31の窒素の濃度が例えば10atom程度になるようにする。窒化処理は、例えばプラズマ窒化又は熱窒化により行われる。プラズマ窒化は、プラズマにより窒素N2ガスなどの窒素系ガスを励起させて窒素イオンまたは窒素ラジカル活性種を発生させ、これに半導体基板1を曝して、窒素イオンまたは窒素ラジカル活性種によって基板表面を窒化処理する手法である。また、熱窒化は、例えば一酸化窒素NOガスなどの雰囲気中で、例えば1000°C程度の高温に保持し、基板表面を窒化処理する手法である。次に、図12に示されるように、半導体基板1上に、金属含有膜41を形成堆積する図3のステップS18。このステップS18では、MISFET形成領域AP2における絶縁膜3がマスク膜9により覆われた状態で、半導体基板1の主面表面全面に、例えばALDAtomicLayerDeposition:原子層堆積法により、例えば厚さ1nm程度の金属含有膜41を形成する。これにより、MISFET形成領域AN1およびAP1において、例えば厚さ2nm程度の酸窒化シリコンからなる絶縁膜31の表面に、例えば厚さ1nm程度の金属含有膜41が形成される。金属含有膜41として、例えばハフニウムHf、アルミニウムAl、チタンTiなどの金属を含有するものが形成される。また、金属含有膜41に含有される金属が例えばチタンTiであるときは、金属含有膜41として、例えば窒化チタンTiNを含有するものを形成することもできる。このうち、チャネル領域の不純物濃度を調整することなく閾値電圧Vthを調整できる効果が他の金属よりも大きい点で、ハフニウムHfが好適である。また、金属含有膜41にハフニウムが含有されるとき、金属含有膜41は、酸化ハフニウムHfO、酸窒化ハフニウムHfONおよびHfSiONのうち1種以上からなる。このとき、金属含有膜41におけるハフニウムの濃度が例えば5×1013atom/cm2程度になるようにする。なお、後の工程図3のステップS19において、金属含有膜41図14参照の一部がマスク膜9とともにエッチングされる場合がある。そのため、ステップS19におけるエッチングによる減少分を考慮し、ステップS18では、ハフニウムの濃度が所望の濃度の1.5~2.0倍程度の量になるようにすることが好適である。このとき、金属含有膜41におけるハフニウムの濃度が例えば7.5×1013~1×1014atom/cm2程度になるようにする。図12では、金属含有膜41が明確に形成された場合を示している。しかし、金属含有膜が明確に形成されず、絶縁膜31に金属が添加される場合もある。図13では、絶縁膜31に金属を添加することで、MISFET形成領域AN1およびAP1において、金属が添加された絶縁膜31からなる上層膜UL1と、金属が添加されていない絶縁膜31からなる下層膜LL1とが形成された状態を示している。次に、図14に示されるように、ウェットエッチングを行う図3のステップS19。このステップS19では、マスク膜9をウェットエッチングにより除去する。マスク膜9が例えばTEOSなどの酸化シリコン、窒化シリコンSiNまたは窒化チタンTiNからなるときは、ウェットエッチングのための薬液エッチング液として、それぞれフッ酸、熱リン酸またはフッ酸が好適に用いられる。そして、MISFET形成領域AP2において、マスク膜9が除去され、絶縁膜3が露出する。次に、図15に示されるように、半導体基板1について、窒化処理を行う図3のステップS20。このステップS20では、ステップS17で窒化されなかったMISFET形成領域AP2における絶縁膜3を含め、半導体基板1の主面表面全面を窒化処理する。この窒化処理により、MISFET形成領域AP2における酸化シリコンからなる絶縁膜3が窒化され、酸窒化シリコンからなる絶縁膜32となる。このとき、MISFET形成領域AP2における絶縁膜32の窒素の濃度が例えば5atom程度になるようにする。一方、ステップS20では、MISFET形成領域AN1およびAP1において、表面に金属含有膜41が形成された酸窒化シリコンからなる絶縁膜31がさらに窒化されることがある。ただし、MISFET形成領域AN1においては、絶縁膜31がさらに窒化されると、形成されるゲート絶縁膜GI1図1参照中の正の固定電荷が増加するおそれがある。MISFET形成領域AN1に形成されるnチャネル型のMISFETQN1では、ゲート絶縁膜GI1中の正の固定電荷が増加すると、閾値電圧Vthが小さくなる低下するおそれがある。このようなときは、MISFETQN1の閾値電圧Vthの低下を抑制するために、ステップS17またはステップS20において、MISFET形成領域AN1が覆われた状態で窒化処理を行うことなどにより、MISFET形成領域AN1における絶縁膜31の窒素の濃度が5atom程度を超えないようにすることが好ましい。ステップS20における窒化処理も、ステップS17における窒化処理と同様の方法により行われる。次に、図16に示されるように、半導体基板1上に、金属含有膜42を形成堆積する図3のステップS21。このステップS21では、ステップS18で金属含有膜41が形成堆積されなかったMISFET形成領域AP2における絶縁膜32を含め、半導体基板1の主面表面全面に、例えばALD法により、例えば厚さ1nm程度の金属含有膜42を形成する。これにより、MISFET形成領域AP2において、例えば厚さ2nm程度の酸窒化シリコンからなる絶縁膜32の表面に、例えば厚さ1nm程度の金属含有膜42が形成される。また、MISFET形成領域AN1およびAP1において、例えば厚さ1nm程度の金属含有膜41の表面に、例えば厚さ1nm程度の金属含有膜42が形成される。MISFET形成領域AN1およびAP1における絶縁膜31は、後の工程図4のステップS24で形成されるゲート絶縁膜GI1図20参照の下層膜LL1を構成する。MISFET形成領域AN1およびAP1における金属含有膜41および金属含有膜42は、後の工程図4のステップS24で形成されるゲート絶縁膜GI1図20参照の上層膜UL1を構成する。MISFET形成領域AP2における絶縁膜32は、後の工程図4のステップS24で形成されるゲート絶縁膜GI2図20参照の下層膜LL2を構成する。MISFET形成領域AP2における金属含有膜42は、後の工程図4のステップS24で形成されるゲート絶縁膜GI2図20参照の上層膜UL2を構成する。そして、金属含有膜42からなる上層膜UL2の厚さは、金属含有膜41および42からなる上層膜UL1の厚さよりも小さい。金属含有膜42として、金属含有膜41と同一の材料が用いられる。また、金属含有膜42にハフニウムが含有されるとき、金属含有膜42におけるハフニウムの濃度が例えば5×1013atom/cm2程度になるようにする。そして、前述したように、金属含有膜41におけるハフニウムの濃度を例えば5×1013atom/cm2程度とした場合、金属含有膜42からなる上層膜UL2におけるハフニウムの濃度を例えば5×1013atom/cm2程度とすることで、金属含有膜41および42からなる上層膜UL1におけるハフニウムの濃度を例えば1×1014atom/cm2程度とすることができる。図16では、金属含有膜42が明確に形成された場合を示している。しかし、金属含有膜が明確に形成されず、絶縁膜32に金属が添加される場合もある。図17では、絶縁膜32に金属を添加することで、MISFET形成領域AP2において、金属が添加された絶縁膜32からなる上層膜UL2と、金属が添加されていない絶縁膜32からなる下層膜LL2とが形成された状態を示している。なお、図17では、MISFET形成領域AN1およびAP1においても、金属が添加された絶縁膜31からなる上層膜UL1と、金属が添加されていない絶縁膜31からなる下層膜LL1とが形成されている。また、図17では、MISFET形成領域AN1およびAP1における上層膜UL1のドットを、MISFET形成領域AP2における上層膜UL2のドットよりも濃く表示している。このような表示により、MISFET形成領域AN1およびAP1における上層膜UL1の金属の濃度が、MISFET形成領域AP2における上層膜UL2の金属の濃度よりも大きいことを示している。次に、図18に示されるように、半導体基板1上に、ゲート電極用の導電体膜11を形成する図4のステップS22。このステップS22では、半導体基板1の主面表面全面上に、ゲート電極用の導電体膜11を形成する。ゲート電極用の導電体膜11として、例えば多結晶シリコンドープトポリシリコンからなる導電体膜を用いることができる。次に、図19に示されるように、半導体基板1の主面表面全面上に、フォトレジスト層を塗布した後、露光、現像することで、フォトレジストパターンPR1を形成する図4のステップS23。次に、ゲート電極GEならびにゲート絶縁膜GI1およびGI2を形成する図4のステップS24。このステップS24では、フォトレジストパターンPR1をエッチングマスクとしたドライエッチングにより、導電体膜11、金属含有膜42、金属含有膜41、絶縁膜31および絶縁膜32をエッチングする。これにより、図20に示されるように、MISFET形成領域AN1およびAP1において、パターニングされたゲート電極GEおよびゲート絶縁膜GI1が形成される。一方、MISFET形成領域AP2においては、パターニングされたゲート電極GEおよびゲート絶縁膜GI2が形成される。その後、フォトレジストパターンPR1は除去される。図20には、フォトレジストパターンPR1を除去した段階状態が示されている。図20に示されるように、ゲート電極GEは、導電体膜11からなる。ゲート絶縁膜GI1は、絶縁膜31からなる下層膜LL1と、下層膜LL1上に形成された、金属含有膜42および金属含有膜41からなる上層膜UL1とを有する。ゲート絶縁膜GI2は、絶縁膜32からなる下層膜LL2と、下層膜LL2上に形成された、金属含有膜42からなる上層膜UL2とを有する。なお、図13および図17を用いて説明したように、金属含有膜41および金属含有膜42が明確に形成されず、絶縁膜31および絶縁膜32に金属が添加される場合には、ステップS24では、ドライエッチングにより、導電体膜11、絶縁膜31および絶縁膜32をエッチングする。これにより、MISFET形成領域AN1およびAP1において、パターニングされたゲート電極GEおよびゲート絶縁膜GI1が形成され、MISFET形成領域AP2において、パターニングされたゲート電極GEおよびゲート絶縁膜GI2が形成された状態を、図21に示す。なお、図21では、MISFET形成領域AN1およびAP1において、ゲート絶縁膜GI1は、金属が添加された絶縁膜31からなる上層膜UL1と、金属が添加されていない絶縁膜31からなる下層膜LL1とを有する。また、MISFET形成領域AP2において、ゲート絶縁膜GI2は、金属が添加された絶縁膜32からなる上層膜UL2と、金属が添加されていない絶縁膜32からなる下層膜LL2とを有する。次に、図22に示されるように、エクステンション領域EXを形成する図4のステップS25。このステップS25では、まず、MISFET形成領域AN1において、p型ウェル領域PWのゲート電極GEの両側の領域にリンPまたはヒ素Asなどのn型の不純物をイオン注入することにより、n型のエクステンション領域EXを形成する。また、MISFET形成領域AP1およびAP2において、n型ウェル領域NWのゲート電極GEの両側の領域にホウ素Bなどのp型の不純物をイオン注入することにより、p型のエクステンション領域EXを形成する。このイオン注入の際に、ゲート電極GEはイオン注入阻止マスクとして機能することができるため、エクステンション領域EXは、ゲート電極GEの直下の領域に整合自己整合して形成される。次に、図23に示されるように、ゲート電極GEの側壁上に、側壁絶縁膜として、例えば酸化シリコン膜もしくは窒化シリコン膜またはそれらの積層膜などからなるサイドウォールスペーサSWを形成する図4のステップS26。このステップS26では、例えば、半導体基板1の主面表面全面上に酸化シリコン膜もしくは窒化シリコン膜またはそれらの積層膜を堆積し、この酸化シリコン膜もしくは窒化シリコン膜またはそれらの積層膜をRIEReactiveIonEtching法などにより異方性エッチングすることで、サイドウォールスペーサSWが形成される。次に、ソースドレイン領域SDを形成する図4のステップS27。このステップS27では、MISFET形成領域AN1において、p型ウェル領域PWのゲート電極GEおよびサイドウォールスペーサSWの両側の領域にリンPまたはヒ素Asなどのn型の不純物をイオン注入することにより、n型のソースドレイン領域SDを形成する。また、MISFET形成領域AP1およびAP2において、n型ウェル領域NWのゲート電極GEおよびサイドウォールスペーサSWの両側の領域にホウ素Bなどのp型の不純物をイオン注入することにより、p型のソースドレイン領域SDを形成する。このイオン注入の際に、ゲート電極GEおよびその側壁上のサイドウォールスペーサSWはイオン注入阻止マスクとして機能することができるため、ソースドレイン領域SDは、ゲート電極GEの直下の領域に整合自己整合して形成される。ソースドレイン領域SD形成用のイオン注入の後、導入した不純物の活性化のためのアニール処理を行う。このアニール処理は、例えば、1050°C程度のフラッシュランプアニール処理にて行うことができる。このようにして、図24に示されるように、ゲート電極GEの一方の側に形成されているエクステンション領域EXとソースドレイン領域SDとの対によりLDD構造のソースまたはドレインとして機能する半導体領域が形成される。ソースドレイン領域SDはエクステンション領域EXよりも、不純物濃度が高くかつ深さ接合深さが深くなっている。そして、MISFET形成領域AN1、AP1およびAP2の各々に、MISFETQN1、QP1およびQP2の各々が形成される。MISFET形成領域AN1に形成されたMISFETQN1は、下層膜LL1と、下層膜LL1上に形成された上層膜UL1とからなるゲート絶縁膜GI1を有する。MISFET形成領域AP1に形成されたMISFETQP1は、下層膜LL1と、下層膜LL1上に形成された上層膜UL1とからなるゲート絶縁膜GI1を有する。MISFET形成領域AP2に形成されたMISFETQP2は、下層膜LL2と、下層膜LL2上に形成された上層膜UL2とからなるゲート絶縁膜GI2を有する。上層膜UL2におけるハフニウム金属の濃度は、上層膜UL1におけるハフニウム金属の濃度よりも小さく、下層膜LL2における窒素の濃度は、下層膜LL1における窒素の濃度よりも小さい。したがって、n型MISFET形成領域AN1において、閾値電圧Vthが大きいnチャネル型のMISFETQN1が形成され、p型MISFET形成領域AP1において、閾値電圧Vthが大きいpチャネル型のMISFETQP1が形成され、p型MISFET形成領域AP2において、閾値電圧Vthが小さいpチャネル型のMISFETQP2が形成される。なお、ステップS27の後、後述するステップS28の前に、サリサイド技術により、ゲート電極GEおよびソースドレイン領域SDの表面に、コバルトシリサイドまたはニッケルシリサイドなどからなる低抵抗の金属シリサイド層を形成してもよい。次に、図25に示されるように、層間絶縁膜5およびプラグPGを形成する図4のステップS28。このステップS28では、まず、半導体基板1の主面表面全面上に層間絶縁膜5を形成する。すなわち、ゲート電極GEおよびサイドウォールスペーサSWを覆うように、半導体基板1の主面表面全面上に層間絶縁膜5を形成する。層間絶縁膜5は、例えば、酸化シリコン膜の単体膜や、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜などからなる。その後、層間絶縁膜5の表面上面をCMP法により研磨するなどして、層間絶縁膜5の上面を平坦化する。下地段差に起因して層間絶縁膜5の表面に凹凸形状が形成されていても、層間絶縁膜5の表面をCMP法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。次に、層間絶縁膜5上に形成したフォトレジストパターン図示せずをエッチングマスクとして用いて、層間絶縁膜5をドライエッチングすることにより、層間絶縁膜5にコンタクトホールCNTを形成する。コンタクトホールCNTの底部では、半導体基板1の主面の一部、例えばゲート電極GEの一部や、ソースドレイン領域SDの一部などが露出する。次に、コンタクトホールCNT内に、タングステンWなどからなる導電性のプラグPGを形成する。プラグPGを形成するには、例えば、コンタクトホールCNTの内部を含む層間絶縁膜5上に、プラズマCVD法などによりバリア導体膜例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜を形成する。それから、タングステン膜などからなる主導体膜を、CVD法などによって、バリア導体膜上にコンタクトホールCNTを埋めるように形成し、層間絶縁膜5上の不要な主導体膜およびバリア導体膜をCMP法またはエッチバック法などによって除去することにより、プラグPGを形成することができる。図25では、図面の簡略化のために、プラグPGは、主導体膜とバリア導体膜を一体化して示してある。プラグPGは、その底部で、ゲート電極GEまたはソースドレイン領域SDなどと、電気的に接触する。次に、プラグPGが埋め込まれた層間絶縁膜5上に、絶縁膜6を形成する。絶縁膜6は、複数の絶縁膜の積層膜で形成することもできる。次に、シングルダマシン法により第1層目の配線である配線M1を形成する図4のステップS29。このステップS29では、具体的に、以下のようにして配線M1を形成することができる。まず、フォトレジストパターン図示せずをマスクとしたドライエッチングプラズマドライエッチングによって絶縁膜6の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜6上にバリア導体膜例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを形成する。続いて、CVD法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜銅めっき膜およびシード層とバリア導体膜をCMP法により研磨して除去することで、配線溝に埋め込まれ、銅を主導電材料とする第1層目の配線M1を形成する。これにより、図1に示されるように、第1層目の配線M1までが形成された構造を有する半導体装置が製造される。図1では、図面の簡略化のために、配線M1は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。なお、図13、図17および図21を用いて説明したように、金属含有膜41および金属含有膜42が明確に形成されず、絶縁膜31および絶縁膜32に金属が添加される場合には、図2に示すような半導体装置が製造される。図2でも、図面の簡略化のために、配線M1は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。配線M1は、プラグPGを介してゲート電極GEまたはソースドレイン領域SDなどと電気的に接続されている。その後、デュアルダマシン法により2層目の配線を形成するが、ここでは図示およびその説明は省略する。<MISFETの閾値電圧Vthの調整について>図26は、比較例の半導体装置の要部断面図である。比較例の半導体装置も、閾値電圧Vthが大きいpチャネル型のMISFETQP1と、閾値電圧Vthが小さいpチャネル型のMISFETQP2とを備えている。しかし、比較例の半導体装置では、MISFETQP2の上層膜UL2におけるハフニウム金属の濃度が、MISFETQP1の上層膜UL1におけるハフニウム金属の濃度よりも大きく、MISFETQP2の下層膜LL2における窒素の濃度が、MISFETQP1の下層膜LL1における窒素の濃度よりも大きい。また、比較例の半導体装置も、nチャネル型のMISFETQN1と、閾値電圧Vthが小さいpチャネル型のMISFETQP2とを備えている。しかし、比較例の半導体装置では、MISFETQP2の上層膜UL2におけるハフニウム金属の濃度が、MISFETQN1の上層膜UL1におけるハフニウム金属の濃度よりも大きく、MISFETQP2の下層膜LL2における窒素の濃度が、MISFETQN1の下層膜LL1における窒素の濃度よりも大きい。また、比較例の半導体装置は、上層膜UL1およびUL2ならびに下層膜LL1およびLL2以外の部分については、実施の形態1の半導体装置の各部分と同様である。そして、本発明者の解析によると、比較例の半導体装置では、MISFETのチャネル長が短い場合、閾値電圧Vthが低下するといったように、トランジスタ特性が劣化しやすいことが分かった。比較例の半導体装置では、MISFETQP2の上層膜UL2におけるハフニウム金属の濃度は、MISFETQP1の上層膜UL1におけるハフニウム金属の濃度よりも大きく、MISFETQP2の下層膜LL2における窒素の濃度は、MISFETQP1の下層膜LL1における窒素の濃度よりも大きい。この場合、MISFETQP2のチャネル領域における不純物濃度がMISFETQP1のチャネル領域における不純物濃度よりも小さくなるように調整することで、MISFETQP2の閾値電圧VthがMISFETQP1の閾値電圧Vthよりも小さくなるように調整することになる。ところが、pチャネル型のMISFETでは、ゲート絶縁膜中の窒素の濃度の増加に伴って、ゲート絶縁膜中の正の固定電荷が増加し、閾値電圧Vthが増大する。すなわち、下層膜LL2における窒素の濃度が大きいMISFETQP2の閾値電圧Vthが、下層膜LL1における窒素の濃度が小さいMISFETQP1の閾値電圧Vthよりも大きくなる。したがって、本来閾値電圧Vthを小さくしたいMISFETQP2の閾値電圧Vthが、本来閾値電圧Vthを大きくしたいMISFETQP1の閾値電圧Vthよりも大きくなる。このような状態でMISFETQP2の閾値電圧Vthを所望通り小さくするためには、MISFETQP2のチャネル領域における不純物濃度がさらに小さくなるように調整する必要があるが、MISFETQP2のチャネル長が短い場合、チャネル領域の不純物濃度を小さくすると、上記したようにトランジスタ特性が劣化しやすいことが分かった。また、比較例の半導体装置では、MISFETQP2の上層膜UL2におけるハフニウム金属の濃度は、MISFETQN1の上層膜UL1におけるハフニウム金属の濃度よりも大きく、MISFETQP2の下層膜LL2における窒素の濃度は、MISFETQN1の下層膜LL1における窒素の濃度よりも大きい。この場合も、MISFETQP2のチャネル領域における不純物濃度がMISFETQN1のチャネル領域における不純物濃度よりも小さくなるように調整することで、MISFETQP2の閾値電圧VthがMISFETQN1の閾値電圧Vthよりも小さくなるように調整することになる。なお、ここでいう閾値電圧Vthの大小関係は、前述したように、閾値電圧Vthの絶対値の大小関係である。ところが、MISFETQP2の閾値電圧Vthを所望通り小さくするためには、MISFETQP2のチャネル領域における不純物濃度が小さくなるように調整する必要があるが、MISFETQP2のチャネル長が短い場合、チャネル領域の不純物濃度を小さくすると、上記したようにトランジスタ特性が劣化しやすいことが分かった。<本実施の形態の主要な特徴と効果>本実施の形態の半導体装置は、閾値電圧Vthが大きいpチャネル型のMISFETQP1と、閾値電圧Vthが小さいpチャネル型のMISFETQP2とを備えている。しかし、本実施の形態では、MISFETQP2の上層膜UL2におけるハフニウム金属の濃度を、MISFETQP1の上層膜UL1におけるハフニウム金属の濃度よりも小さくし、MISFETQP2の下層膜LL2における窒素の濃度を、MISFETQP1の下層膜LL1における窒素の濃度よりも小さくする。これにより、チャネル領域の不純物濃度を調整することなく、MISFETQP2の閾値電圧VthがMISFETQP1の閾値電圧Vthよりも小さくなるように、調整することができる。また、下層膜LL1およびLL2は例えば酸窒化シリコンからなり、シリコンと酸素と窒素とを含有するため、ハフニウム金属が結晶化することによるゲート絶縁膜GI1およびGI2の信頼性の劣化を抑制することができる。また、pチャネル型のMISFETでは、ゲート絶縁膜中の窒素の濃度の増加に伴って、ゲート絶縁膜中の正の固定電荷が増加し、閾値電圧Vthが増大する。本実施の形態では、閾値電圧Vthを小さくしたいMISFETQP2の下層膜LL2における窒素の濃度が、閾値電圧Vthを大きくしたいMISFETQP1の下層膜LL1における窒素の濃度よりも小さいため、特にMISFETQP2において、ゲート絶縁膜GI2中の正の固定電荷による閾値電圧Vthの増大を抑制することができる。その結果、MISFETQP2の閾値電圧Vthが小さくなるように調整する際に、チャネル領域の不純物濃度を小さくする必要がないため、MISFETQP2のチャネル長が短い場合でも、トランジスタ特性の劣化を抑制することができる。また、本実施の形態の半導体装置は、閾値電圧Vthが大きいnチャネル型のMISFETQN1と、閾値電圧Vthが小さいpチャネル型のMISFETQP2とを備えている。しかし、本実施の形態では、MISFETQP2の上層膜UL2におけるハフニウム金属の濃度を、MISFETQN1の上層膜UL1におけるハフニウム金属の濃度よりも小さくし、MISFETQP2の下層膜LL2における窒素の濃度を、MISFETQN1の下層膜LL1における窒素の濃度よりも小さくする。これにより、チャネル領域の不純物濃度を調整することなく、MISFETQP2の閾値電圧VthがMISFETQN1の閾値電圧Vthよりも小さくなるように、調整することができる。また、下層膜LL1およびLL2は例えば酸窒化シリコンからなり、シリコンと酸素と窒素とを含有するため、ハフニウム金属が結晶化することによるゲート絶縁膜GI1およびGI2の信頼性の劣化を抑制することができる。なお、ここでいう閾値電圧Vthの大小関係は、前述したように、閾値電圧Vthの絶対値の大小関係である。また、pチャネル型のMISFETでは、ゲート絶縁膜中の窒素の濃度の増加に伴って、ゲート絶縁膜中の正の固定電荷が増加し、閾値電圧Vthが増大する。本実施の形態では、閾値電圧Vthを小さくしたいMISFETQP2の下層膜LL2における窒素の濃度が、閾値電圧Vthを大きくしたいMISFETQN1の下層膜LL1における窒素の濃度よりも小さいため、特にMISFETQP2において、ゲート絶縁膜GI2中の正の固定電荷による閾値電圧Vthの増大を抑制することができる。その結果、MISFETQP2の閾値電圧Vthが小さくなるように調整する際に、チャネル領域の不純物濃度を小さくする必要がないため、MISFETQP2のチャネル長が短い場合でも、トランジスタ特性の劣化を抑制することができる。なお、前述したように、上層膜UL1およびUL2に含有される金属として、ハフニウムに代え、例えばアルミニウム、チタンなどを用いた場合でも同様の効果が得られるが、ハフニウムを用いたときが、最も効果的である。また、nチャネル型のMISFETについても、pチャネル型のMISFETのように、ゲート絶縁膜中のハフニウム金属の濃度および窒素の濃度を変えた2種類のMISFETを形成してもよい。ただし、nチャネル型のMISFETでは、ゲート絶縁膜中の窒素の濃度の増加に伴って、ゲート絶縁膜中の正の固定電荷が増加した場合でも、閾値電圧Vthが大きくなりにくい。したがって、nチャネル型のMISFETについては、pチャネル型のMISFETのように、ゲート絶縁膜中のハフニウム金属の濃度および窒素の濃度を変えた2種類のMISFETを形成せず、本実施の形態で説明したように、1種類のMISFETのみを形成することが好適である。また、本実施の形態では、nチャネル型のMISFETを1種類とし、閾値電圧Vthを変えたpチャネル型のMISFETを2種類とし、合計3種類のMISFETを形成する例について説明した。しかし、本発明は、nチャネル型のMISFETと、閾値電圧Vthが小さいpチャネル型のMISFETとの、合計2種類のMISFETのみを形成する場合にも適用可能であり、閾値電圧Vthが小さいpチャネル型のMISFETのチャネル長が短い場合でも、トランジスタ特性の劣化を抑制することができる。同様に、本発明は、閾値電圧Vthを変えた2種類のpチャネル型のMISFETのみを形成する場合にも適用可能であり、閾値電圧Vthが小さいpチャネル型のMISFETのチャネル長が短い場合でも、トランジスタ特性の劣化を抑制することができる。実施の形態2実施の形態1では、ゲート絶縁膜中のハフニウム金属の濃度および窒素の濃度を変えることで、閾値電圧Vthが大きいMISFETと閾値電圧Vthが小さいMISFETとが形成されている。それに対して、実施の形態2では、閾値電圧Vthが大きいMISFETおよび閾値電圧Vthが小さいMISFETに加え、高耐圧のMISFETが形成されている。そして、閾値電圧Vthが小さいMISFETのゲート絶縁膜中のハフニウム金属の濃度は、高耐圧のMISFETのゲート絶縁膜中のハフニウム金属の濃度よりも小さく、閾値電圧Vthが小さいMISFETのゲート絶縁膜中の窒素濃度は、高耐圧のMISFETのゲート絶縁膜中の窒素濃度よりも小さい。<半導体装置>図27および図28は、実施の形態2の半導体装置の要部断面図である。本実施の形態では、閾値電圧Vthが大きいMISFETおよび閾値電圧Vthが小さいMISFETに加え、高耐圧のMISFETが形成されている。図27に示されるように、本実施の形態の半導体装置に備えられるMISFETは、半導体基板1に形成される。半導体基板1は、例えば、単結晶シリコン基板である。半導体基板1の主面上には、素子分離領域2とMISFET形成領域活性領域AH1、AP1およびAP2が規定されている。MISFET形成領域AH1、AP1およびAP2は、素子分離領域2により区画された領域である。MISFET形成領域AH1は、高耐圧のMISFETQH1が形成された領域高耐圧MISFET形成領域AH1である。MISFET形成領域AP1は、pチャネル型のMISFETQP1が形成された領域p型MISFET形成領域AP1である。MISFET形成領域AP2は、pチャネル型のMISFETQP2が形成された領域p型MISFET形成領域AP2である。MISFET形成領域AP2に形成されたpチャネル型のMISFETQP2の閾値電圧Vthは、MISFET形成領域AP1に形成されたpチャネル型のMISFETQP1の閾値電圧Vthよりも小さい。なお、図27においては、理解を簡単にするために、MISFET形成領域AH1、AP1およびAP2を互いに隣接して示しているが、MISFET形成領域AH1、AP1およびAP2の実際の位置関係は、必要に応じて変更することができる。また、図27においては、高耐圧MISFETQH1をpチャネル型のMISFETとし、高耐圧MISFET形成領域AH1をpチャネル型のMISFETが形成された領域として示している。しかし、高耐圧MISFETQH1をnチャネル型のMISFETとし、高耐圧MISFET形成領域AH1をnチャネル型のMISFETが形成された領域としてもよい。また、図27においては、半導体基板1の主面上には、n型MISFET形成領域AN1図1参照が規定されておらず、nチャネル型のMISFETQN1図1参照が形成されていない。しかし、本実施の形態でも、実施の形態1と同様に、半導体基板1の主面上には、n型MISFET形成領域AN1図1参照が規定されていてもよく、nチャネル型のMISFETQN1が形成されていてもよい。図27に示されるように、p型MISFET形成領域AP1に形成されたpチャネル型のMISFETQP1の具体的な構成は、実施の形態1におけるpチャネル型のMISFETQP1図1参照と同様にすることができる。また、図27に示されるように、p型MISFET形成領域AP2に形成されたpチャネル型のMISFETQP2の具体的な構成は、実施の形態1におけるpチャネル型のMISFETQP2図1参照と同様にすることができる。したがって、MISFETQP1およびMISFETQP2の具体的な構成についての説明は、省略する。次に、高耐圧MISFET形成領域AH1に形成された、高耐圧のMISFETQH1の具体的な構成について説明する。高耐圧のMISFETQH1は、半導体基板1の上部に形成されたゲート電極GEを有する。ゲート電極GEは、高耐圧MISFET形成領域AH1において、半導体基板1に形成されたn型ウェル領域NW上に形成されている。また、高耐圧のMISFETQH1は、ゲート電極GEと半導体基板1との間に形成されたゲート絶縁膜GI3を有する。すなわち、高耐圧のMISFETQH1は、半導体基板1上に形成されたゲート絶縁膜GI3と、ゲート絶縁膜GI3上に形成されたゲート電極GEとを有する。ただし、MISFETQH1が高耐圧のMISFETであるため、ゲート絶縁膜GI3の厚さは、MISFETQP1のゲート絶縁膜GI1およびMISFETQP2のゲート絶縁膜GI2のうちいずれの膜の厚さよりも大きい。ゲート電極GEとして、pチャネル型のMISFETQP1のゲート電極GEと同様の材料を用いることができる。ゲート絶縁膜GI3は、金属とシリコンと酸素と窒素とを含有する。ゲート絶縁膜GI3に含有される金属としては、例えばハフニウムHf、アルミニウムAl、チタンTiなどが挙げられる。上記した金属のゲート絶縁膜GI3中の含有量を調整することで、チャネル領域の不純物濃度を調整することなくMISFETQH1の閾値電圧Vthを調整することができる。また、ゲート絶縁膜GI3に含有される金属が例えばチタンTiであるときは、ゲート絶縁膜GI3として、例えば窒化チタンTiNを含有するものを用いることもできる。また、上記した金属のうち、ゲート絶縁膜GI3中の金属の含有量の調整によりチャネル領域の不純物濃度を調整することなく閾値電圧Vthを調整できる効果がさらに大きい点で、ハフニウムHfが好適である。ゲート絶縁膜GI3に含有されるシリコン、酸素および窒素は、ゲート絶縁膜GI3中で例えば酸窒化シリコンSiONとして存在する。このうち、窒素は、ゲート絶縁膜GI3に上記した金属が含有されているときに、含有された金属が結晶化することによるゲート絶縁膜GI3の信頼性の劣化を抑制することができる。なお、ゲート絶縁膜GI3の詳細な構造については、後述する。ゲート電極GEの側壁上には、側壁絶縁膜としてサイドウォールスペーサSWが形成されている。そして、高耐圧MISFET形成領域AH1であって、サイドウォールスペーサSWが形成されたゲート電極GEを挟んで両側の部分には、ソースドレイン領域SDが形成されている。高耐圧MISFET形成領域AH1では、ソースドレイン領域SDは、例えばホウ素Bなどのp型の不純物を拡散させたp型半導体領域である。また、高耐圧MISFET形成領域AH1では、半導体基板1中に、エクステンション領域EXが形成され、LDD構造のソースドレイン領域SDが形成されている。さらに、高耐圧MISFET形成領域AH1でも、ソースドレイン領域SD上およびゲート電極GE上に、サリサイド技術を用いて、金属シリサイド層を形成することができる。本実施の形態でも、実施の形態1と同様に、ゲート絶縁膜GI2における金属の濃度は、ゲート絶縁膜GI1における金属の濃度よりも小さく、ゲート絶縁膜GI2における窒素の濃度は、ゲート絶縁膜GI1における窒素の濃度よりも小さい。これにより、チャネル領域の不純物濃度を調整することなく、MISFETQP2の閾値電圧Vthが、MISFETQP1の閾値電圧Vthよりも小さくなるように、調整することができる。また、MISFETQP1において、ゲート絶縁膜GI1に含有された金属が結晶化することによるゲート絶縁膜GI1の信頼性の劣化を抑制することができ、MISFETQP2において、ゲート絶縁膜GI2中に窒素が含有されたことによる閾値電圧Vthの増大を抑制することができる。そして、不純物濃度を小さくすることなく閾値電圧Vthが小さくなるように調整できるため、チャネル長が短い場合でも、閾値電圧Vthが小さいMISFETにおけるトランジスタ特性の劣化を抑制することができる。これに加え、本実施の形態では、ゲート絶縁膜GI2における金属の濃度は、ゲート絶縁膜GI3における金属の濃度よりも小さく、ゲート絶縁膜GI2における窒素の濃度は、ゲート絶縁膜GI3における窒素の濃度よりも小さい。これにより、チャネル領域の不純物濃度を調整することなく、MISFETQP2の閾値電圧Vthが、MISFETQH1の閾値電圧Vthよりも小さくなるように、調整することができ、かつ、MISFETQH1の耐圧を大きくすることができるため、高耐圧のMISFETを混載した半導体装置の設計が容易になる。さらに、ゲート絶縁膜GI3における金属の濃度は、好適には、ゲート絶縁膜GI1における金属の濃度と等しく、ゲート絶縁膜GI3における窒素の濃度は、好適には、ゲート絶縁膜GI1における窒素の濃度と等しい。これにより、ゲート絶縁膜GI3とゲート絶縁膜GI1とを同一の工程により形成することができるため、ゲート絶縁膜GI1、GI2およびGI3を作り分ける半導体装置の製造工程を簡略化することができる。後述する半導体装置の製造工程の説明では、ゲート絶縁膜GI3における金属の濃度が、ゲート絶縁膜GI1における金属の濃度と等しく、ゲート絶縁膜GI3における窒素の濃度が、ゲート絶縁膜GI1における窒素の濃度と等しい例について説明する。次に、ゲート絶縁膜GI3の詳細な構造について説明する。図27に示されるように、ゲート絶縁膜GI3は、好適には、半導体基板1上に形成された、シリコンと酸素と窒素とを含有する下層膜LL3と、下層膜LL3上に形成された、ハフニウムを含有する上層膜UL3とを有する。ただし、MISFETQH1が高耐圧のMISFETであるため、下層膜LL3の厚さは、MISFETQP1の下層膜LL1、および、MISFETQP2の下層膜LL2のうちいずれの膜の厚さよりも大きい。このような構成により、チャネル領域における不純物濃度を調整することなく閾値電圧Vthを大きくすることができ、かつ、耐圧を大きくすることができるため、高耐圧のMISFETの設計が容易になる。下層膜LL3として、例えば酸窒化シリコンSiONからなる膜が用いられる。上層膜UL3として、酸化ハフニウムHfO、酸窒化ハフニウムHfONおよびHfSiONのうち1種以上からなる膜が用いられる。また、好適には、上層膜UL2の厚さT2を上層膜UL1の厚さT1よりも小さくするとともに、上層膜UL2の厚さT2を上層膜UL3の厚さT3よりも小さくする。これにより、ゲート絶縁膜GI2におけるハフニウムの濃度を、ゲート絶縁膜GI1におけるハフニウムの濃度およびゲート絶縁膜GI3におけるハフニウムの濃度のいずれよりも容易に小さくすることができる。さらに、好適には、上層膜UL3の厚さを上層膜UL1の厚さと等しくする。これにより、ゲート絶縁膜GI3におけるハフニウムの濃度を、ゲート絶縁膜GI1におけるハフニウムの濃度と容易に等しくすることができる。具体的には、ゲート絶縁膜GI3におけるハフニウムの濃度は、ゲート絶縁膜GI1におけるハフニウムの濃度と同様に、5×1013~2×1014atom/cm2であり、かつ、ゲート絶縁膜GI2におけるハフニウムの濃度よりも大きいことが好ましい。ゲート絶縁膜GI3におけるハフニウムの濃度が5×1013atom/cm2未満の場合、MISFETQH1の閾値電圧Vthが十分大きくなるように調整できないおそれがある。ゲート絶縁膜GI3におけるハフニウムの濃度が2×1014atom/cm2を超える場合、ハフニウムが結晶化しやすくなり、ゲート絶縁膜GI3の信頼性が低下するおそれがある。また、ゲート絶縁膜GI3における窒素の濃度が5~20atomであり、かつ、ゲート絶縁膜GI2における窒素の濃度よりも大きいことが好ましい。ゲート絶縁膜GI3における窒素の濃度が5atom未満の場合、ハフニウムが結晶化しやすくなり、ゲート絶縁膜GI3の信頼性が低下するおそれがある。また、ゲート絶縁膜GI3における窒素の濃度が20atomを超える場合、MISFETQH1の閾値電圧Vthが大きくなりすぎるおそれがある。なお、図27では、上層膜UL2の厚さT2が、上層膜UL3の厚さT3および上層膜UL1の厚さT1よりも小さい場合を図示している。しかし、上層膜UL2におけるハフニウムの濃度が、上層膜UL3におけるハフニウムの濃度および上層膜UL1におけるハフニウムの濃度のいずれよりも小さればよく、上層膜UL2の厚さT2が、上層膜UL3の厚さT3および上層膜UL1の厚さT1のいずれよりも小さくなくてもよい。図28では、上層膜UL2におけるハフニウムの濃度が、上層膜UL3におけるハフニウムの濃度および上層膜UL1におけるハフニウムの濃度のいずれよりも小さいものの、上層膜UL2の厚さT2が上層膜UL3の厚さT3および上層膜UL1の厚さT1のうちいずれとも等しい場合を示している。その他、本実施の形態の半導体装置における素子分離領域2、素子分離溝2a、絶縁膜2b、層間絶縁膜5、コンタクトホールCNT、プラグPG、絶縁膜6および配線M1の各部分については、実施の形態1の半導体装置における素子分離領域2、素子分離溝2a、絶縁膜2b、層間絶縁膜5、コンタクトホールCNT、プラグPG、絶縁膜6および配線M1の各部分と同様であり、説明を省略する。<半導体装置の製造工程>本実施の形態の半導体装置の製造工程を、図面を参照して説明する。図29および図30は、実施の形態2の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図31~図49は、実施の形態2の半導体装置の製造工程中の要部断面図である。なお、図41、図45および図48の各々は、図40、図44および図47に示す工程図29のステップS42、図30のステップS45および図30のステップS48の各々において、金属含有膜が明確に形成されておらず、絶縁膜33a、絶縁膜31または絶縁膜32に金属が添加された状態を示す。まず、図5および図6に示される工程図3のステップS11およびステップS12と同様の工程図29のステップS31およびステップS32を行って、素子分離領域2に素子分離溝2aを形成する。次に、図3のステップS13と同様の工程図29のステップS33を行って、図31に示されるように、素子分離溝2aにおいて、絶縁膜2bがSTI法により形成される。このとき、半導体基板1においては、素子分離領域2によりMISFET形成領域活性領域AH1、AP1およびAP2が規定画定される。そして、そのMISFET形成領域AH1、AP1およびAP2に、以降の工程で種々の半導体素子例えば後述するMISFETであるQH1、QP1およびQP2などが形成される。次に、図32に示されるように、半導体基板1の上面から所定の深さに亘ってウェル領域を形成する工程を行う図29のステップS34。このステップS34では、半導体基板1中に、n型不純物例えば、リンやヒ素などを含有するn型ウェル領域NWを形成する。なお、高耐圧MISFET形成領域AH1がnチャネル型のMISFETであるときは、半導体基板1中に、p型不純物例えば、ホウ素などを含有するp型ウェル領域PWを形成する工程1回目と、n型不純物例えば、リンやヒ素などを含有するn型ウェル領域NWを形成する工程2回目とを繰り返す。具体的には、図3のステップS14の工程と同様に、行うことができる。次に、図33に示されるように、半導体基板1上に、絶縁膜33を形成する図29のステップS35。このステップS35では、半導体基板1の主面表面全面上に、例えば熱酸化法により、酸化シリコンからなる絶縁膜33を形成する。次に、図34に示されるように、半導体基板1上に、フォトレジストパターンPR2を形成する図29のステップS36。このステップS36では、半導体基板1の主面表面全面上に、すなわち絶縁膜33上に、フォトレジスト層を塗布してからこのフォトレジスト層を露光、現像することで、MISFET形成領域AP1およびAP2に開口部を有するように、フォトレジストパターンPR2を形成する。次に、図35に示されるように、フォトレジストパターンPR2をエッチングマスクとして用いて、絶縁膜33をエッチングする図29のステップS37。このステップS37では、例えば、薬液エッチング液としてフッ酸などを用いたウェットエッチングにより絶縁膜33をエッチングすることで、フォトレジストパターンPR2から露出する部分の絶縁膜33を選択的に除去する。この際、フォトレジストパターンPR2に覆われた部分である高耐圧のMISFETQH1が形成される予定領域高耐圧MISFET形成領域AH1では、絶縁膜33は除去されずに残存する。一方、低耐圧のpチャネル型のMISFETQP1およびMISFETQP2が形成される予定領域p型MISFET形成領域AP1およびp型MISFET形成領域AP2では、絶縁膜33が除去されて半導体基板1の上面すなわちSi面が露出する。次に、図36に示されるように、フォトレジストパターンPR2を除去する図29のステップS38。このステップS38では、ウェット処理による除去を用い、例えばSPM液を用いたSPM洗浄を用いることができる。次に、図37に示されるように、半導体基板1上に、絶縁膜3を形成する図29のステップS39。このステップS39では、上記ステップS37で絶縁膜33が除去された領域MISFET形成領域AP1およびAP2における半導体基板1の表面すなわちn型ウェル領域NWの表面上に、例えば熱酸化法により、酸化シリコンからなる絶縁膜3を形成する。絶縁膜3の厚さが絶縁膜33の厚さよりも小さくなるようにする。絶縁膜33の厚さが例えば7~12nmであるときは、絶縁膜3の厚さを例えば2nmとすることができる。なお、ステップS39を行って絶縁膜3を形成する際に、絶縁膜33の厚さがステップS35の後の絶縁膜33の厚さよりも大きくなる場合もあり得る。このようにして、図37に示されるように、低耐圧のMISFET形成領域AP1およびAP2の半導体基板1n型ウェル領域NWの表面に絶縁膜3が形成され、高耐圧MISFET形成領域AH1の半導体基板1n型ウェル領域NWの表面に絶縁膜3よりも厚さが大きい絶縁膜33が形成された状態が得られる。次に、図38に示されるように、半導体基板1上に、マスク膜9を形成する図29のステップS40。このステップS40では、図3のステップS16の工程と同様に、まず、例えば熱CVD法などにより、例えば厚さ5~30nm程度のマスク膜9を形成する。マスク膜9として、TEOSなどの酸化シリコン、窒化シリコンSiNおよび窒化チタンTiNのうち1種以上からなる膜が、好適に用いられる。マスク膜9を形成した後、半導体基板1の主面表面全面上に、フォトレジスト層を塗布し、このフォトレジスト層を露光、現像することで、MISFET形成領域AH1およびAP1に開口部を有するように、フォトレジストパターン図示せずを形成する。そして、フォトレジストパターンをエッチングマスクとして、マスク膜9をドライエッチングした後、フォトレジストパターンを除去することで、MISFET形成領域AH1およびAP1に開口部を有し、MISFET形成領域AP2で絶縁膜3が覆われるように、マスク膜9からなるハードマスクパターン10が形成される。すなわち、MISFET形成領域AH1では絶縁膜33が露出し、MISFET形成領域AP1では絶縁膜3が露出し、MISFET形成領域AP2では絶縁膜3が覆われるように、マスク膜9からなるハードマスクパターン10が形成される。次に、図39に示されるように、半導体基板1について、窒化処理を行う図29のステップS41。このステップS41では、図3のステップS17の工程と同様に、半導体基板1の表面を窒化処理することで、MISFET形成領域AH1における酸化シリコンからなる絶縁膜33が窒化され、酸窒化シリコンからなる絶縁膜33aとなり、MISFET形成領域AP1における酸化シリコンからなる絶縁膜3が窒化され、酸窒化シリコンからなる絶縁膜31となる。このとき、MISFET形成領域AH1における絶縁膜33aの窒素の濃度、および、MISFET形成領域AP1における絶縁膜31の窒素の濃度が例えば10atom程度になるようにする。窒化処理の具体的な手法は、図3のステップS17の工程と同様である。次に、図40に示されるように、半導体基板1上に、金属含有膜41を形成堆積する図29のステップS42。このステップS42では、図3のステップS18の工程と同様に、MISFET形成領域AP2における絶縁膜3がマスク膜9により覆われた状態で、半導体基板1の主面表面全面に、例えばALD法により、例えば厚さ1nm程度の金属含有膜41を形成する。これにより、MISFET形成領域AH1における、例えば厚さ5nm程度の酸窒化シリコンからなる絶縁膜33aの表面に、例えば厚さ1nm程度の金属含有膜41を形成し、MISFET形成領域AP1における、例えば厚さ2nm程度の酸窒化シリコンからなる絶縁膜31の表面に、例えば厚さ1nm程度の金属含有膜41を形成する。金属含有膜41として、図3のステップS18の工程と同様に、例えばハフニウムHf、アルミニウムAl、チタンTiなどの金属を含有するもの、または、窒化チタンTiNを含有するものが形成される。このうち、チャネル領域の不純物濃度を調整することなく閾値電圧Vthを調整できる効果が他の金属よりも大きい点で、ハフニウムHfが好適である。また、金属含有膜41にハフニウムが含有されるとき、金属含有膜41は、酸化ハフニウムHfO、酸窒化ハフニウムHfONおよびHfSiONのうち1種以上からなる。このとき、金属含有膜41におけるハフニウムの濃度が例えば5×1013atom/cm2程度になるようにする。また、後の工程図30のステップS43におけるエッチングによる減少分を考慮し、ステップS42では、ハフニウムの濃度が所望の濃度の1.5~2.0倍程度の量になるようにすることが好適である。このとき、金属含有膜41におけるハフニウムの濃度が例えば7.5×1013~1×1014atom/cm2程度になるようにする。図40では、金属含有膜41が明確に形成された場合を示している。しかし、金属含有膜が明確に形成されず、絶縁膜33aおよび絶縁膜31に金属が添加される場合もある。図41では、絶縁膜33aに金属を添加することで、MISFET形成領域AH1において、金属が添加された絶縁膜33aからなる上層膜UL3と、金属が添加されていない絶縁膜33aからなる下層膜LL3とが形成された状態を示している。また、図41では、絶縁膜31に金属を添加することで、MISFET形成領域AP1において、金属が添加された絶縁膜31からなる上層膜UL1と、金属が添加されていない絶縁膜31からなる下層膜LL1とが形成された状態を示している。次に、図42に示されるように、ウェットエッチングを行う図30のステップS43。このステップS43では、図3のステップS19の工程と同様に、マスク膜9をウェットエッチングにより除去する。マスク膜9が例えばTEOSなどの酸化シリコン、窒化シリコンSiNまたは窒化チタンTiNからなるときは、ウェットエッチングのための薬液エッチング液として、それぞれフッ酸、熱リン酸またはフッ酸が好適に用いられる。そして、MISFET形成領域AP2において、マスク膜9が除去され、絶縁膜3が露出する。次に、図43に示されるように、半導体基板1について、窒化処理を行う図30のステップS44。このステップS44では、図3のステップS20の工程と同様に、ステップS41で窒化されなかったMISFET形成領域AP2における絶縁膜3を含め、半導体基板1の主面表面全面を窒化処理することで、MISFET形成領域AP2における酸化シリコンからなる絶縁膜3が窒化され、酸窒化シリコンからなる絶縁膜32となる。このとき、p型MISFET形成領域AP2における絶縁膜32の窒素の濃度が例えば5atom程度になるようにする。ステップS44における窒化処理も、ステップS41における窒化処理と同様の方法により行われる。次に、図44に示されるように、半導体基板1上に、金属含有膜42を形成堆積する図30のステップS45。このステップS45では、ステップS42で金属含有膜41が形成堆積されなかったMISFET形成領域AP2における絶縁膜32を含め、半導体基板1の主面表面全面に、例えばALD法により、例えば厚さ1nm程度の金属含有膜42を形成する。これにより、MISFET形成領域AP2において、例えば厚さ2nm程度の酸窒化シリコンからなる絶縁膜32の表面に、例えば厚さ1nm程度の金属含有膜42が形成される。また、MISFET形成領域AH1およびAP1において、例えば厚さ1nm程度の金属含有膜41の表面に、例えば厚さ1nm程度の金属含有膜42が形成される。MISFET形成領域AH1における絶縁膜33aは、後の工程図30のステップS48で形成されるゲート絶縁膜GI3図47参照の下層膜LL3を構成する。MISFET形成領域AH1における金属含有膜41および金属含有膜42は、後の工程図30のステップS48で形成されるゲート絶縁膜GI3図47参照の上層膜UL3を構成する。MISFET形成領域AP1における絶縁膜31は、後の工程図30のステップS48で形成されるゲート絶縁膜GI1図47参照の下層膜LL1を構成する。MISFET形成領域AP1における金属含有膜41および金属含有膜42は、後の工程図30のステップS48で形成されるゲート絶縁膜GI1図47参照の上層膜UL1を構成する。MISFET形成領域AP2における絶縁膜32は、後の工程図30のステップS48で形成されるゲート絶縁膜GI2図47参照の下層膜LL2を構成する。MISFET形成領域AP2における金属含有膜42は、後の工程図30のステップS48で形成されるゲート絶縁膜GI2図47参照の上層膜UL2を構成する。また、金属含有膜42からなる上層膜UL2の厚さは、金属含有膜41および42からなる上層膜UL3およびUL1のいずれの膜の厚さよりも小さい。金属含有膜42として、金属含有膜41と同一の材料が用いられる。また、金属含有膜42にハフニウムが含有されるとき、金属含有膜42におけるハフニウムの濃度が例えば5×1013atom/cm2程度になるようにする。そして、前述したように、金属含有膜41におけるハフニウムの濃度を例えば5×1013atom/cm2程度とした場合、金属含有膜42からなる上層膜UL2におけるハフニウムの濃度を例えば5×1013atom/cm2程度とすることで、金属含有膜41および42からなる上層膜UL3およびUL1におけるハフニウムの濃度を例えば1×1014atom/cm2程度とすることができる。図44では、金属含有膜42が明確に形成された場合を示している。しかし、金属含有膜が明確に形成されず、絶縁膜32に金属が添加される場合もある。図45では、絶縁膜32に金属を添加することで、MISFET形成領域AP2において、金属が添加された絶縁膜32からなる上層膜UL2と、金属が添加されていない絶縁膜32からなる下層膜LL2とが形成された状態を示している。なお、図45では、MISFET形成領域AH1においても、金属が添加された絶縁膜33aからなる上層膜UL3と、金属が添加されていない絶縁膜33aからなる下層膜LL3とが形成されており、MISFET形成領域AP1においても、金属が添加された絶縁膜31からなる上層膜UL1と、金属が添加されていない絶縁膜31からなる下層膜LL1とが形成されている。また、図45では、MISFET形成領域AH1における上層膜UL3のドット、および、MISFET形成領域AP1における上層膜UL1のドットのいずれをも、MISFET形成領域AP2における上層膜UL2のドットより濃く表示している。このような表示により、MISFET形成領域AH1における上層膜UL3の金属の濃度、および、MISFET形成領域AP1における上層膜UL1の金属の濃度のいずれも、MISFET形成領域AP2における上層膜UL2の金属の濃度よりも大きいことを示している。次に、図4のステップS22と同様の工程を行って、図46に示されるように、半導体基板1上に、ゲート電極用の導電体膜11を形成する図30のステップS46。このステップS46では、図4のステップS22の工程と同様に、半導体基板1の主面表面全面上に、ゲート電極用の導電体膜11を形成する。ゲート電極用の導電体膜11として、例えば多結晶シリコンドープトポリシリコンからなる導電体膜を用いることができる。次に、図4のステップS23の工程と同様に、半導体基板1の主面表面全面上に、フォトレジスト層を塗布した後、露光、現像することで、フォトレジストパターンPR1を形成する図30のステップS47。次に、図4のステップS24の工程と同様に、フォトレジストパターンPR1をエッチングマスクとしたドライエッチングにより、導電体膜11、金属含有膜42、金属含有膜41、絶縁膜33a、絶縁膜31および絶縁膜32をエッチングする。これにより、図47に示されるように、MISFET形成領域AH1において、パターニングされたゲート電極GEと、ゲート絶縁膜GI3が形成され、MISFET形成領域AP1において、パターニングされたゲート電極GEと、ゲート絶縁膜GI1が形成され、MISFET形成領域AP2において、パターニングされたゲート電極GEと、ゲート絶縁膜GI2が形成される図30のステップS48。その後、フォトレジストパターンPR1は除去される。図47には、フォトレジストパターンPR1を除去した段階状態が示されている。図47に示されるように、ゲート電極GEは、導電体膜11からなる。ゲート絶縁膜GI3は、絶縁膜33aからなる下層膜LL3と、下層膜LL3上に形成された、金属含有膜42および金属含有膜41からなる上層膜UL3とを有する。ゲート絶縁膜GI1は、絶縁膜31からなる下層膜LL1と、下層膜LL1上に形成された、金属含有膜42および金属含有膜41からなる上層膜UL1とを有する。ゲート絶縁膜GI2は、絶縁膜32からなる下層膜LL2と、下層膜LL2上に形成された、金属含有膜42からなる上層膜UL2とを有する。なお、図41および図45を用いて説明したように、金属含有膜41および金属含有膜42が明確に形成されず、絶縁膜33a、絶縁膜31および絶縁膜32に金属が添加される場合には、ステップS48では、ドライエッチングにより、導電体膜11、絶縁膜33a、絶縁膜31および絶縁膜32をエッチングする。これにより、MISFET形成領域AH1において、パターニングされたゲート電極GEおよびゲート絶縁膜GI3が形成され、MISFET形成領域AP1において、パターニングされたゲート電極GEおよびゲート絶縁膜GI1が形成され、MISFET形成領域AP2において、パターニングされたゲート電極GEおよびゲート絶縁膜GI2が形成された状態を、図48に示す。なお、図48では、MISFET形成領域AH1において、ゲート絶縁膜GI3は、金属が添加された絶縁膜33aからなる上層膜UL3と、金属が添加されていない絶縁膜33aからなる下層膜LL3とを有する。また、MISFET形成領域AP1において、ゲート絶縁膜GI1は、金属が添加された絶縁膜31からなる上層膜UL1と、金属が添加されていない絶縁膜31からなる下層膜LL1とを有する。また、MISFET形成領域AP2において、ゲート絶縁膜GI2は、金属が添加された絶縁膜32からなる上層膜UL2と、金属が添加されていない絶縁膜32からなる下層膜LL2とを有する。その後、図4のステップS25~ステップS27の工程と同様の工程図30のステップS49~ステップS51を行うことで、図49に示されるように、高耐圧MISFET形成領域AH1において、高耐圧のMISFETQH1が形成される。また、p型MISFET形成領域AP1において、閾値電圧Vthが大きいpチャネル型のMISFETQP1が形成され、p型MISFET形成領域AP2において、閾値電圧Vthが小さいpチャネル型のMISFETQP2が形成される。さらに、図4のステップS28の工程と同様に、層間絶縁膜5およびプラグPGを形成し図30のステップS52、図4のステップS29の工程と同様に、プラグPGが埋め込まれた層間絶縁膜5上に、絶縁膜6および配線M1を形成することで図30のステップS53、図27に示されるように、本実施の形態の半導体装置が製造される。なお、図41、図45および図48を用いて説明したように、金属含有膜41および金属含有膜42が明確に形成されず、絶縁膜33a、絶縁膜31および絶縁膜32に金属が添加される場合には、図28に示すような半導体装置が製造される。<本実施の形態の主要な特徴と効果>本実施の形態の半導体装置も、閾値電圧Vthが大きいpチャネル型のMISFETQP1と、閾値電圧Vthが小さいpチャネル型のMISFETQP2とを備えている。そして、MISFETQP2の上層膜UL2におけるハフニウム金属の濃度を、MISFETQP1の上層膜UL1におけるハフニウム金属の濃度よりも小さくし、MISFETQP2の下層膜LL2における窒素の濃度を、MISFETQP1の下層膜LL1における窒素の濃度よりも小さくする。これにより、実施の形態1と同様に、MISFETQP2の閾値電圧Vthが小さくなるように調整する際に、チャネル領域の不純物濃度を小さくする必要がないため、MISFETQP2のチャネル長が短い場合でも、トランジスタ特性の劣化を抑制することができる。さらに、本実施の形態の半導体装置は、閾値電圧Vthが大きいMISFETQP1および閾値電圧Vthが小さいMISFETQP2に加えて、高耐圧のMISFETQH1を備えている。そして、MISFETQP2の上層膜UL2におけるハフニウム金属の濃度を、MISFETQH1の上層膜UL3におけるハフニウム金属の濃度よりも小さくし、MISFETQP2の下層膜LL2における窒素の濃度を、MISFETQH1の下層膜LL3における窒素の濃度よりも小さくする。高耐圧のMISFETを含む回路と、高耐圧でない低耐圧のMISFETを含む回路とを同一の半導体装置に混載する場合、高耐圧のMISFETを含む回路において、電源電圧が高くなる。したがって、高耐圧のMISFETについては、高耐圧を確保する観点、および、いわゆるホットキャリア耐性の観点で、チャネル領域における不純物濃度を調整することで閾値電圧Vthを大きくするよりも、ゲート絶縁膜の構造を調整することで閾値電圧Vthを大きくする方が有利である。すなわち、高耐圧のMISFETのゲート絶縁膜における例えばハフニウムなどの金属の濃度を大きくすることは、チャネル領域における不純物濃度を調整することに比べ、高耐圧のMISFETの閾値電圧Vthを容易に大きくすることができる点で、有利である。一方、ソースドレイン領域SDの構造の設計、あるいは、ソースドレイン領域SDとエクステンション領域EXからなるLDD構造の設計により高耐圧のMISFETの閾値電圧Vthを大きくすることも考えられる。しかし、前述したように、ゲート絶縁膜における例えばハフニウムなどの金属の濃度を大きくすることにより、高耐圧のMISFETの閾値電圧Vthを容易に大きくできるため、高耐圧のMISFETを混載した半導体装置の性能をより容易に向上させることができる。その結果、高耐圧のMISFETを混載した半導体装置の設計を容易にかつ合理的に行うことができる。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。