"電力系統は電源変電所から各需要家までを環線で接続し、電源変電所端に配置する中央通信装置と各需要家端に配置する端末装置間で送受信する時分割多重化情報を多チャンネルHDLC回線で伝送し、前記中央通信装置または各端末装置の受信回路は、時分割多重化受信データを一旦シリアル/パラレルS/P変換し、この変換タイミングで生成するDPLL受信クロックで受信データをパラレル/シリアルP/S変換して時分割多重化情報から分離する環線系統保護継電システムにおいて、前記DPLL受信クロックを生成するクロック生成回路は、前記シリアル/パラレルS/P変換するときのS/P変換タイミングの制御により、複数チャンネル間で同一タイミングで前記パラレル/シリアルP/S変換できる共通のDPLL受信クロックを生成することを特徴とする環線系統保護継電システムのクロック生成回路。電力系統は電源変電所から各需要家までを環線で接続し、電源変電所端に配置する中央通信装置と各需要家端に配置する端末装置間で送受信する時分割多重化情報を多チャンネルHDLC回線で伝送し、前記中央通信装置または各端末装置の送信回路は、送信データを一旦パラレル/シリアルP/S変換し、この変換タイミングで生成するDPLL送信クロックで送信データをシリアル/パラレルS/P変換して多重化する環線系統保護継電システムにおいて、前記DPLL送信クロックを生成するクロック生成回路は、前記パラレル/シリアルP/S変換するときのP/S変換タイミングの制御により、複数チャンネル間で同一タイミングで前記シリアル/パラレルS/P変換できる共通のDPLL送信クロックを生成することを特徴とする環線系統保護継電システムのクロック生成回路。電力系統は電源変電所から各需要家までを環線で接続し、電源変電所端に配置する中央通信装置と各需要家端に配置する端末装置間で送受信する時分割多重化情報を多チャンネルHDLC回線で伝送し、前記各端末装置の受信回路は、時分割多重化受信データを一旦シリアル/パラレルS/P変換し、この変換タイミングで生成するDPLL受信クロックで受信データをパラレル/シリアルP/S変換して時分割多重化情報から分離し、前記各端末装置の送信回路は、送信データを一旦パラレル/シリアルP/S変換し、この変換タイミングで生成するDPLL送信クロックで送信データをシリアル/パラレルS/P変換して多重化する環線系統保護継電システムにおいて、前記DPLL受信クロックおよびDPLL送信クロックを生成するクロック生成回路は、前記シリアル/パラレルS/Pおよびパラレル/シリアルP/S変換するときのS/P変換タイミングおよびP/S変換タイミングの制御により、複数チャンネル間で同一タイミングで前記パラレル/シリアルP/S変換およびシリアル/パラレルS/P変換できる共通のDPLL受信クロックおよびDPLL送信クロックを生成することを特徴とする環線系統保護継電システムのクロック生成回路。前記のように、多重化情報を多チャンネルHDLC伝送する多重化情報伝送処理において、情報の多重分離にはHDLC受信クロックRX_DCLK及び送信クロックTX_DCLKの生成が必要となる。図10を使用して受信分離時のクロック生成タイミングを詳細に説明する。一般的にデータ分離する各チャンネル毎に、S/Pシリアル/パラレル変換後、直ちにその分離タイミングで下位の伝送192Kbpsで送信する場合、前記のように、CH毎に1.426μSecずつデータがずれるため、RX_DCLK192KHz,周期5.2μSecも同じ時間だけずれることになる。つまり、各CH間では、CHのタイミングによりクロックRX_DCLKを生成する場合、RX_DCLKの共通化はできない。即ち各チャンネル毎にRX_DCLKが必要となる。したがって、従来の既設計回路は、多重分離のチャンネルCHタイミングに併せてそれぞれのCH毎の回路で、低速側の通信速度を上位のクロック系と非同期で生成する場合、DPLL回路を構成して、クロックの抽出を行っていた。すなわち、多重分離チャンネル毎に独立したDPLL回路を必要としていた。本発明の目的は、多重分離するHDLC回線毎のクロックを生成するDPLL回路の受信クロック回路および送信クロック回路を削減およびクロック端子を削減できる環線系統保護継電システムのクロック生成回路を提供することにある。本発明は、前記の課題を解決するため、同一タイミングでHDLC伝送できる複数チャンネルの送信クロックまたは受信クロックを共通化、もしくは複数チャンネルの送信クロックと受信クロックの両方を共通化するようにしたもので、以下の構成を特徴とする。1電力系統は電源変電所から各需要家までを環線で接続し、電源変電所端に配置する中央通信装置と各需要家端に配置する端末装置間で送受信する時分割多重化情報を多チャンネルHDLC回線で伝送し、前記中央通信装置または各端末装置の受信回路は、時分割多重化受信データを一旦シリアル/パラレルS/P変換し、この変換タイミングで生成するDPLL受信クロックで受信データをパラレル/シリアルP/S変換して時分割多重化情報から分離する環線系統保護継電システムにおいて、前記DPLL受信クロックを生成するクロック生成回路は、前記シリアル/パラレルS/P変換するときのS/P変換タイミングの制御により、複数チャンネル間で同一タイミングで前記パラレル/シリアルP/S変換できる共通のDPLL受信クロックを生成することを特徴とする。2電力系統は電源変電所から各需要家までを環線で接続し、電源変電所端に配置する中央通信装置と各需要家端に配置する端末装置間で送受信する時分割多重化情報を多チャンネルHDLC回線で伝送し、前記中央通信装置または各端末装置の送信回路は、送信データを一旦パラレル/シリアルP/S変換し、この変換タイミングで生成するDPLL送信クロックで送信データをシリアル/パラレルS/P変換して多重化する環線系統保護継電システムにおいて、前記DPLL送信クロックを生成するクロック生成回路は、前記パラレル/シリアルP/S変換するときのP/S変換タイミングの制御により、複数チャンネル間で同一タイミングで前記シリアル/パラレルS/P変換できる共通のDPLL送信クロックを生成することを特徴とする。3電力系統は電源変電所から各需要家までを環線で接続し、電源変電所端に配置する中央通信装置と各需要家端に配置する端末装置間で送受信する時分割多重化情報を多チャンネルHDLC回線で伝送し、前記各端末装置の受信回路は、時分割多重化受信データを一旦シリアル/パラレルS/P変換し、この変換タイミングで生成するDPLL受信クロックで受信データをパラレル/シリアルP/S変換して時分割多重化情報から分離し、前記各端末装置の送信回路は、送信データを一旦パラレル/シリアルP/S変換し、この変換タイミングで生成するDPLL送信クロックで送信データをシリアル/パラレルS/P変換して多重化する環線系統保護継電システムにおいて、前記DPLL受信クロックおよびDPLL送信クロックを生成するクロック生成回路は、前記シリアル/パラレルS/Pおよびパラレル/シリアルP/S変換するときのS/P変換タイミングおよびP/S変換タイミングの制御により、複数チャンネル間で同一タイミングで前記パラレル/シリアルP/S変換およびシリアル/パラレルS/P変換できる共通のDPLL受信クロックおよびDPLL送信クロックを生成することを特徴とする。以上のとおり、本発明によれば、同一タイミングでHDLC伝送できる複数チャンネルの送信クロックまたは受信クロックを共通化、もしくは複数チャンネルの送信クロックと受信クロックの両方を共通化するため、多重分離するHDLC回線毎のクロックを生成するDPLL回路の受信クロック回路および送信クロック回路を削減およびクロック端子を削減できる。実施形態1時分割多重分離装置から相手装置に1:1で接続する場合、相手装置間の送受信タイミングを共通にすることができる。また、時分割多重分離装置と相手装置間に距離がほとんどなく、伝送遅延による遅れが多重分離タイミングとHDLCの伝送速度に比較して無視できるような場合、例えば、6.312MHzの伝送で9ビットの時間内で低速の192Kbpsの信号を8ビット多重分離する場合、多重分離タイミングは、1.426μs1/6.312MHz×9ビットとなる。192Kbpsの伝送路のクロック周期は、5.2μs1/192kbsである。時分割多重分離装置における多重フレーム、例えば、6.312MHzのフレーム内の多重分離タイミングは、9ビット毎であるから、1.426μs毎である。それに対して、多重分離するHDLCの伝送速度は、192Kbpsである場合、5.2μsビット幅に3ch分の多重分離タイミングが同じ位相で処理できることがわかる。このことを利用して、3ch分毎に同一タイミングで変換処理することとする。例えば、図8のaおよび図10において、6.312MbpsのCH7データは、一旦S/Pシリアル/パラレル変換され、そのCH7データの変換タイミングで同期したDPLLクロックCH7_RX_CDCLKが生成される。192Kbps回線では、このCH7_RX_CDCLKで、P/S変換され、分離情報が得られる。多重化に関しても図10のような図を用意していないが、同様であり、図8のbの回路が、6.312MbpsのCH7の送信タイミングで同期したDPLLクロックCH7_TX_CDCLKが生成される。192Kbps回線では、このCH7_TX_CDCLKで、192Kbps回線を一旦S/P変換し、その後、先のCH7のタイミングで、そのS/P変換された情報をP/S変換して6.312Mbpsのフレームに多重していく。図1は本実施形態1を示す受信分離の共通クロック生成回路と多重化情報の受信回路図であり、そのクロック生成のタイムチャートを図2に示す。本実施形態では、分離回路のHDLCのクロック抽出回路であるDPLL回路を、CH毎の分離受信回路で独立して用意していたDPLLを共通化し、受信クロックを共通化し、回路の削減、クロック端子の削減を図る。具体的には、受信回路のクロックRX_DCLKを共通化する為に、各チャンネルにS/P変換した分離データをRX_DCLKに同期させる為に必要な時間待たせた後ディレーに192KbpsでP/S変換する。このとき、最大ディレーは約4.7μSecになる。例えば、特許文献1の多重分離装置に適用する場合、以下のチャンネル構成とクロック生成タイミングとする。aCH7~CH16の10チャンネルをCH7~CH9、CH10~CH12、CH13~CH16の3組に分ける。低速側の信号192KbpsのクロックRX_DCLKまたは、TX_DCLKの立ち上がりと立ち下がりで6.312Mbpsフレームとのインタフェースで、同期をとる。つまり、データのセットアップタイム、ホールドタイムを確保できるタイミングとする。図2の例では、CH10のBIT4の位置で192Kbpsのクロックの変化点とする。これをDPLLの同期点とする。このような発想により、6.312Mbpsの各CHタイミングと192Kbpsのタイミングが重なることを避け、先の変化点データのセットアップタイム、ホールドタイムを確保できるタイミングでS/P変換することでデータのビット欠落は防止できる。bCH7~CH9をS/P変換後、192KbpsでP/S変換開始すると同時に、RX_DCLKが立ち下がる様にDPLLを制御する。c次のRX_DCLKの立ち下がりでCH10~CH12の192Kbpsでの6.312MbpsでS/P変換した8ビットデータのP/S変換を開始する。d同様に、次のRX_DCLKの立ち下がりでCH13~CH16の192KbpsでのP/S変換を開始する。以上のことから、CH7~CH9、CH10~CH12、CH13~CH16と、それぞれ、3chずつデータ位相は同じになる。そして、クロックはすべて、共通のRX_DCLKまたは、TX_DCLKとなる。したがって、図1のように受信用クロック生成のDPLLも1回路で済む。実施形態2実施形態1は、受信回路分離回路の場合を示すが、送信回路多重回路でも同様な回路方式とすることができる。図3は本実施形態2を示す送信多重の共通クロック生成回路と多重化情報の送信回路図であり、そのクロック生成のタイムチャートを図4に示す。本実施形態では、多重回路のHDLCのクロック抽出回路であるDPLL回路を、CH毎の多重送信回路で独立して用意していたDPLLを共通化し、送信クロックを共通化し、回路の削減、クロック端子の削減を図る。具体的には、時分割多重分離伝送装置の多重フレーム、例えば、6.312MHzのフレーム内の多重タイミングは、9ビット毎であるから、1.426μs毎である。それに対して、多重するHDLC伝送速度は、192Kbpsである場合、5.2μsビット幅に3ch分の多重タイミングが同じ位相で処理できることがわかる。このことを利用して、3ch分毎に同一タイミングで処理することとする。実施形態1のようにある特定のCH例えば、CH10のCHタイミングで同期したDPLLクロックTX_CDCLKが生成される。192Kbps回線では、このTX_CDCLKで、S/P変換し、所定のCHの多重タイミングを待つ。その後、先のCH7のタイミングで、192KbpsでS/P変換された情報を6.312MHzでP/S変換して6.312Mbpsのフレームに多重していく。これにより、CH7~CH9、CH10~CH12、CH13~CH16と、それぞれ、3chずつデータ位相は同じになる。そして、クロックはすべて、共通のTX_DCLKとなる。したがって、図3のように送信用クロック生成回路もDPLLも1回路で済む。図4に示すクロック生成のタイムチャートで説明する。aCH7~CH16の10チャンネルをCH7~CH9、CH10~CH12、CH13~CH16の3組に分ける。低速側の信号192KbpsのクロックRX_DCLKまたは、TX_DCLKの立ち上がりと立ち下がりで6.312Mbpsフレームとのインタフェースで、同期をとる。つまり、データのセットアップタイム、ホールドタイムを確保できるタイミングとする。図4の例では、CH10のBIT4の位置で192Kbpsのクロックの変化点とする。これをDPLLの同期点とする。このような発想により、6.312Mbpsの各CHタイミングと192Kbpsのタイミングが重なることを避け、先の変化点データのセットアップタイム、ホールドタイムを確保できるタイミングでS/P変換することでデータのビット欠落は防止できる。bCH7~CH9をS/P変換後、192KbpsでP/S変換開始すると同時に、RX_DCLKが立ち下がる様にDPLL制御する。c次のRX_DCLKの立ち下がりでCH10~CH12の192Kbpsでの6.312MbpsでS/P変換した8ビットデータのP/S変換を開始する。d同様に、次のRX_DCLKの立ち下がりでCH13~CH16の192KbpsでのP/S変換を開始する。実施形態3図6に示すシステムの中央通信装置MSの場合、送信信号はクロック発振回路により送信多重回路に入り、受信信号は伝送路を経て受信分離回路に入る。このとき、送信多重回路と受信分離回路は別々のクロックとなるため、実施形態1、実施形態2のように分離して構成される。しかし、伝送路の中間にある端末装置RS1~RS3は、受信クロックで受信分離回路を動作させ、その受信クロックで送信多重回路を動作させる。この場合、端末装置の送信多重回路と受信分離回路の構成によっては、受信回路の1つのDPLL回路は受信分離回路と送信多重回路ともに使用することができる。図5は本実施形態3を示す受信分離と送信多重の共通クロック生成回路と多重化情報の送受信回路図である。DPLL受信クロックおよびDPLL送信クロックを生成するクロック生成回路DPLL制御は、受信回路と送信回路においてシリアル/パラレルS/Pおよびパラレル/シリアルP/S変換するときのS/P変換タイミングおよびP/S変換タイミングの制御により、複数チャンネル間で同一タイミングで送信回路のパラレル/シリアルP/S変換および受信回路のシリアル/パラレルS/P変換に共通のクロックRTX_DCLKを生成する。本実施形態3によれば、端末装置の送信多重回路と受信分離回路の構成においては、受信回路の1つのDPLL回路は受信分離回路と送信多重回路ともに使用することができる。これにより、多重クロックと分離クロックを共通化し、回路の削減、クロック端子の削減を図る。"