"スクライブラインに沿った複数のスクライブ溝部が形成されている複数の半導体基板が積層されている積層半導体基板であって、前記複数の半導体基板は、それぞれ前記複数のスクライブ溝部のいずれか少なくとも1つに接し、かつ半導体装置が形成され、それぞれ絶縁されている複数のデバイス領域と、該デバイス領域それぞれに形成されている前記半導体装置に接続され、かつ該デバイス領域から前記スクライブ溝部の内側に延出している配線電極とを有し、前記スクライブ溝部に沿った前記デバイス領域の周縁部のうちの前記配線電極が交差している部分を延出ゾーンとしたときに、前記複数の半導体基板のうちの最も上側に積層されている最上位基板と、最も下側に積層されている最下位基板とが強磁性体を用いて形成された電磁遮蔽層を有し、前記半導体基板の表面における前記複数のデバイス領域が形成されている第1の表面のうちの前記延出ゾーンを除いた遮蔽領域に前記電磁遮蔽層が形成されている積層半導体基板。前記配線電極は、前記デバイス領域から前記スクライブ溝部の内側に延出している延出端子部と、前記デバイス領域内に配置され、かつ前記延出端子部の一部に形成された前記延出端子部よりも幅の広い電極パッドとを有し、前記周縁部のうちの前記電極パッドが配置されている部分をパッドゾーンとしたときに、前記第1の表面の前記延出ゾーンとともに前記パッドゾーンを除いた領域が前記遮蔽領域に設定されている請求項1記載の積層半導体基板。前記最上位基板と前記最下位基板とを含む前記複数の半導体基板のすべてが前記電磁遮蔽層を有し、前記複数の半導体基板のすべてにおいて、前記電磁遮蔽層は、前記複数のデバイス領域すべてを該デバイス領域ごとに外側から覆い、それぞれが互いに離反している個別構造を有する請求項1または2記載の積層半導体基板。スクライブラインに沿った複数のスクライブ溝部が形成されている複数の半導体基板が積層されている積層半導体基板であって、前記複数の半導体基板は、それぞれ前記複数のスクライブ溝部のいずれか少なくとも1つに接し、かつ半導体装置が形成され、それぞれ絶縁されている複数のデバイス領域と、該デバイス領域それぞれに形成されている前記半導体装置に接続され、かつ該デバイス領域から前記スクライブ溝部の内側に延出している配線電極とを有し、前記複数の半導体基板のうちの最も上側に積層されている最上位基板と、最も下側に積層されている最下位基板とが強磁性体を用いて形成された電磁遮蔽層を有し、前記半導体基板の表面における前記複数のデバイス領域が形成されている第1の表面の裏面側の第2の表面うちの前記複数のデバイス領域それぞれに対応した対応位置に前記電磁遮蔽層が形成されている積層半導体基板。前記複数のスクライブ溝部は、底部を含む溝下部よりも幅の広い幅広部が入り口に形成された口広構造を有する請求項4記載の積層半導体基板。前記複数のスクライブ溝部は、底部を含む溝下部よりも幅の広い幅広部が入り口に形成された口広構造を有し、前記複数の半導体基板は、それぞれ前記複数のスクライブ溝部に隙間なく樹脂を充填することによって形成されている絶縁層を更に有し、該絶縁層は、前記溝下部の内側に形成されている下部絶縁層と、前記幅広部の内側に形成されている上部絶縁層とが重なった2層構造を有し、かつ前記下部絶縁層が前記上部絶縁層を形成している前記樹脂よりも粘度の低い低粘性樹脂を用いて形成されている請求項1~3のいずれか一項記載の積層半導体基板。前記電磁遮蔽層が前記複数のデバイス領域それぞれに応じた大きさを有し、かつ前記第2の表面の前記スクライブ溝部の前記幅広部に対応した対応部以外の領域に形成されている請求項5記載の積層半導体基板。前記最下位基板における前記第1の表面の裏面側の第2の表面に、強磁性体を用いて形成された追加電磁遮蔽層を更に有する請求項3または6記載の積層半導体基板。前記電磁遮蔽層は、軟磁性材を用いて形成されている請求項1~8のいずれか一項記載の積層半導体基板。半導体装置が形成されている複数の半導体チップが積層されている積層チップパッケージであって、前記複数の半導体チップは、それぞれ周囲を取り囲むように形成された絶縁性の樹脂からなる樹脂絶縁層と、該樹脂絶縁層よりも内側の前記半導体装置が形成されているデバイス領域と、前記半導体装置に接続され、かつ前記デバイス領域から前記樹脂絶縁層上に延出している配線電極とを有し、前記樹脂絶縁層に沿った前記デバイス領域の周縁部のうちの前記配線電極が交差している部分を延出ゾーンとしたときに、前記複数の半導体チップのうちの最も上側に積層されている最上位チップと、最も下側に積層されている最下位チップとが強磁性体を用いて形成された電磁遮蔽層を有し、前記半導体チップの表面における前記デバイス領域が形成されている第1の表面のうちの前記延出ゾーンを除いた遮蔽領域に前記電磁遮蔽層が形成されている積層チップパッケージ。前記配線電極は、前記デバイス領域から前記樹脂絶縁層の内側に延出している延出端子部と、前記デバイス領域内に配置され、かつ前記延出端子部の一部に形成された前記延出端子部よりも幅の広い電極パッドとを有し、前記周縁部のうちの前記電極パッドが配置されている部分をパッドゾーンとしたときに、前記第1の表面の前記延出ゾーンとともに前記パッドゾーンを除いた領域が前記遮蔽領域に設定されている請求項10記載の積層チップパッケージ。前記最上位チップと前記最下位チップとを含む前記複数の半導体チップのすべてが前記電磁遮蔽層を有し、前記複数の半導体チップのすべてにおいて、前記電磁遮蔽層は、前記複数のデバイス領域すべてを該デバイス領域ごとに外側から覆い、それぞれが互いに離反している個別構造を有する請求項10または11記載の積層チップパッケージ。半導体装置が形成されている複数の半導体チップが積層されている積層チップパッケージであって、前記複数の半導体チップは、それぞれ周囲を取り囲むように形成された絶縁性の樹脂からなる樹脂絶縁層と、該樹脂絶縁層よりも内側の前記半導体装置が形成されているデバイス領域と、前記半導体装置に接続され、かつ前記デバイス領域から前記樹脂絶縁層上に延出している配線電極とを有し、前記複数の半導体チップのうちの最も上側に積層されている最上位チップと、最も下側に積層されている最下位チップとが強磁性体を用いて形成された電磁遮蔽層を有し、前記半導体チップの表面における前記デバイス領域が形成されている第1の表面の裏面側の第2の表面うちの前記デバイス領域に対応した対応位置に前記電磁遮蔽層が形成されている積層チップパッケージ。前記樹脂絶縁層は下部絶縁層の上に上部絶縁層が重なった2層構造を有し、該下部絶縁層が該上部絶縁層を形成している樹脂よりも粘度の低い低粘性樹脂を用いて形成されている請求項13記載の積層チップパッケージ。前記電磁遮蔽層が前記デバイス領域に応じた大きさを有し、かつ前記第2の表面の前記上部絶縁層に対応した対応部以外の領域に形成されている請求項14記載の積層チップパッケージ。前記延出ゾーンが複数の側面のうちのいずれか少なくとも一つの配線用側面を向くように前記複数の半導体チップすべてが配置され、該配線用側面に前記複数の半導体チップすべての前記延出端子部の端面が形成され、前記複数の半導体チップが積層されている積層方向に沿って並んでいる前記端面同士を複数の半導体チップすべてを跨ぐようにして接続する接続電極を更に有する請求項10~12のいずれか一項記載の積層チップパッケージ。前記複数の半導体チップすべての前記延出端子部の端面が複数の側面のうちのいずれか少なくとも一つの配線用側面に形成され、前記複数の半導体チップが積層されている積層方向に沿って並んでいる前記端面同士を複数の半導体チップすべてを跨ぐようにして接続する接続電極を更に有する請求項13~15のいずれか一項記載の積層チップパッケージ。半導体装置が形成されている複数の処理前基板のすべてについて、前記半導体装置が形成されている第1の表面にスクライブラインに沿った複数のスクライブ溝部を形成する溝部形成工程と、前記半導体装置に接続され、かつ前記複数のスクライブ溝部のいずれか少なくとも一つに接するデバイス領域から前記スクライブ溝部の内側に延出している配線電極を形成する配線電極形成工程と、複数の前記処理前基板のうちの少なくとも2つについて、前記デバイス領域における前記スクライブ溝部に沿った周縁部のうちの前記配線電極が交差している部分を延出ゾーンとしたときに、前記処理前基板の表面における前記複数のデバイス領域が形成されている第1の表面のうちの前記延出ゾーンを除いた遮蔽領域に、強磁性体を用いて電磁遮蔽層を形成する電磁遮蔽層形成工程と、前記処理前基板のうちの前記電磁遮蔽層を有する遮蔽層付き基板が最上位と最下位それぞれに配置されるように前記処理前基板を複数積層する積層工程とを有する積層半導体基板の製造方法。前記配線電極形成工程において、前記デバイス領域から前記スクライブ溝部の内側に延出している延出端子部と、該延出端子部よりも幅の広い電極パッドとを該電極パッドが前記デバイス領域内に配置されるようにして形成し、前記電磁遮蔽層形成工程において、前記周縁部のうちの前記電極パッドが配置されている部分であるパッドゾーンを前記延出ゾーンとともに除いた領域を前記遮蔽領域として前記電磁遮蔽層を形成する請求項18記載の積層半導体基板の製造方法。半導体装置が形成されている複数の処理前基板のすべてについて、前記半導体装置が形成されている第1の表面にスクライブラインに沿った複数のスクライブ溝部を形成する溝部形成工程と、前記半導体装置に接続され、かつ前記複数のスクライブ溝部のいずれか少なくとも一つに接するデバイス領域から前記スクライブ溝部の内側に延出している配線電極を形成する配線電極形成工程と、複数の前記処理前基板のうちの少なくとも2つについて、前記デバイス領域が形成されている第1の表面の裏面側の第2の表面を前記スクライブ溝部が出現するまで研磨した後、該第2の表面うちの前記複数のデバイス領域それぞれに対応した対応位置に強磁性体を用いて電磁遮蔽層を形成する電磁遮蔽層形成工程と、複数の前記処理前基板のうちの前記電磁遮蔽層を有する遮蔽層付き基板が最上位と最下位それぞれに配置されるように前記処理前基板を複数積層する積層工程とを有する積層半導体基板の製造方法。前記溝部形成工程において、前記複数のスクライブ溝部を形成するときに、前記スクライブラインに沿って第1の幅および第1の深さを備えた第1の溝部を複数形成し、その後、複数の前記第1の溝部の入り口に前記第1の幅よりも幅の広い第2の幅を有し、かつ前記第1の深さよりも浅い第2の深さを備えた第2の溝部を形成する請求項20記載の積層半導体基板の製造方法。請求項18記載の製造方法によって製造された積層半導体基板をそれぞれの前記スクライブ溝部に沿って切断し、その切断面に絶縁性の樹脂からなる樹脂絶縁層と前記配線電極とを出現させる切断工程と、前記複数の処理前基板が積層されている積層方向に沿って並んでいる前記配線電極同士を前記複数の処理前基板すべてを跨ぐように接続する接続電極を形成する接続電極形成工程とを有する積層チップパッケージの製造方法。ところで、積層チップパッケージは、次のような手順で製造される。まず、ウェハプロセスを施すことにより、複数のデバイスが作り込まれた半導体ウェハを作成する。そして、半導体ウェハにスクライブラインに沿った溝部を複数形成する。さらに、その溝部にエポキシ樹脂、ポリイミド樹脂といった樹脂を埋め込むことによって絶縁層を形成し、それによって溝付き基板を作成する。このような溝付き基板を絶縁性の接着材で張り合わせて積層半導体基板を作成する。この積層半導体基板を溝部に沿って切断することによって積層チップパッケージを製造する。一方、積層チップパッケージは、複数の半導体チップが重なっている。積層半導体基板を溝部に沿って切断すると、溝付き基板も溝部に沿って切断される。溝付き基板が溝部に沿って切断されたことによって形成される板状の部材が半導体チップである。ところで、積層チップパッケージを製造するときは、拡散工程、半導体検査工程等を含む多数の工程を経なければならない。これらの工程では、エッチング装置や露光装置、検査装置等の非常に多くの装置が用いられる。これらの装置は電力を動力源としているため外部に何らかの電磁波を放出している。そのため、積層チップパッケージの材料となる半導体ウェハから、製造途中の積層半導体基板および完成した積層チップパッケージに至るまで、何らかの電磁波が存在する外部環境下に置かれており、積層チップパッケージは電磁波が存在する外部環境下で製造されている。しかしながら、上記各特許文献や非特許文献に開示されている積層チップパッケージでは、外部環境に存在する電磁波の影響を回避するための対策が施されていなかった。そのため、外部環境に存在する電磁波の影響が完成した積層チップパッケージに及ぶ恐れがあった。したがって、製造途中のウェハの段階から、個々の半導体チップはもちろんのこと、完成した積層チップパッケージにいたるまで、いずれもが電磁波の影響を受けやすく、上記各特許文献や非特許文献に開示されている積層チップパッケージには長期間にわたって電磁波の影響を受けやすいという課題があった。すると、例えば各半導体チップの配線層を流れる信号に電磁波の影響によるノイズが混入する等のおそれがあった。配線層を流れる信号にノイズが混入すると、信号の波形が変わるおそれがあるため、例えば検査工程で誤った判定がなされるといった影響が出るおそれがある。この点、例えば、特許文献3に記載されている半導体チップのように、導電体膜によって電磁波の影響を回避するという考えがある。しかし、特許文献3に開示されている導電体膜は、半導体チップのほぼ全体をカバーする構造を有するため、仮にこの導電体膜を上記各積層チップパッケージに形成するとしたら、複数の半導体チップが積層された後になる。そうすると、複数の半導体チップが積層された後であれば電磁波を遮蔽し得るものの、積層前の段階にあるウェハはもちろん個々の半導体チップも電磁波の影響を回避できない。一方、特許文献3には、半導体チップを切り出す前のウェハの片面全体に遮蔽用金属膜を形成することが開示されている。しかし、このような遮蔽用金属膜を形成することには次のような課題があった。前述したとおり、積層チップパッケージは、積層半導体基板を溝部に沿って切断することによって製造される。積層チップパッケージでは、積層されている各半導体チップを電気的に接続しなければならない。このような接続を実現するため、積層チップパッケージの側面に接続用の電極接続電極を形成することがある。そして、接続電極によって各半導体チップを接続するため、積層半導体基板を溝部に沿って切断したときの切断面に各半導体チップに備えられている電極配線電極ともいうを出現させることがある。しかし、積層半導体基板を溝部に沿って切断したとき、積層されている各ウェハが溝部に沿って切断されるため、遮蔽用金属膜がウェハの片面全体に形成されていると、遮蔽用金属膜も溝部に沿って切断される。そのため、配線電極とともに遮蔽用金属膜の断面も切断面に出現してしまう。そうすると、配線電極を接続するべく接続電極を形成したときに、その接続電極に遮蔽用金属膜も接続されてしまう。こうなると、接続電極同士が遮蔽用金属膜を介して接続されてしまい、積層チップパッケージを作動させる上で不都合である。さらに、特許文献3に記載されている導電体膜は導電性塗料を塗布することによって形成されている。そのため、この導電体膜では、磁界を十分に遮蔽することができないおそれがあった。電磁波の影響を回避するためには、電界だけでなく磁界も遮蔽することが望ましい。しかし、特許文献3に記載されている従来技術では、磁界を遮蔽することができないおそれがあり、電磁波の十分な遮蔽効果が得られないおそれがあった。以上のように、従来技術では、接続電極が側面に形成される積層チップパッケージについて、電磁波を遮蔽するための遮蔽層に接続電極が接続される事態を回避しつつ、ウェハの段階から完成後に至るまでの長期間にわたり、電磁波の十分な遮蔽効果を得ることが甚だ困難であった。本発明は、上記課題を解決するためになされたもので、接続電極が側面に形成される積層チップパッケージを製造するための積層半導体基板、および積層チップパッケージ並びにこれらの製造方法において、接続電極が遮蔽層に接続される事態を回避しつつ、ウェハの段階から完成後に至るまでの長期間にわたり電磁波の遮蔽効果が得られるようにすることで遮蔽効果を高め、電磁波の影響を十分に回避できるようにすることを目的とする。上記課題を解決するため、本発明は、スクライブラインに沿った複数のスクライブ溝部が形成されている複数の半導体基板が積層されている積層半導体基板であって、複数の半導体基板は、それぞれ複数のスクライブ溝部のいずれか少なくとも1つに接し、かつ半導体装置が形成され、それぞれ絶縁されている複数のデバイス領域と、そのデバイス領域それぞれに形成されている半導体装置に接続され、かつそのデバイス領域からスクライブ溝部の内側に延出している配線電極とを有し、スクライブ溝部に沿ったデバイス領域の周縁部のうちの配線電極が交差している部分を延出ゾーンとしたときに、複数の半導体基板のうちの最も上側に積層されている最上位基板と、最も下側に積層されている最下位基板とが強磁性体を用いて形成された電磁遮蔽層を有し、半導体基板の表面における複数のデバイス領域が形成されている第1の表面のうちの延出ゾーンを除いた遮蔽領域に電磁遮蔽層が形成されている積層半導体基板を特徴とする。この積層半導体基板は電磁遮蔽層が遮蔽領域に形成されているから、スクライブ溝部に沿って切断したときの切断面に電磁遮蔽層が出現しない。また、最上位基板と最下位基板が電磁遮蔽層を有するから少なくともこれら2つについては半導体基板の段階から電磁波が遮蔽される。さらに、半導体基板の段階から完成後に至るまでの間、最上位基板と最下位基板の電磁遮蔽層によって電磁波が遮蔽される。そして、電磁遮蔽層は強磁性体を用いて形成されているから磁力線が通りやすく、電磁波を迂回させやすい。上記積層半導体基板では、配線電極は、デバイス領域からスクライブ溝部の内側に延出している延出端子部と、デバイス領域内に配置され、かつ延出端子部の一部に形成された延出端子部よりも幅の広い電極パッドとを有し、周縁部のうちの電極パッドが配置されている部分をパッドゾーンとしたときに、第1の表面の延出ゾーンとともにパッドゾーンを除いた領域が遮蔽領域に設定されていることが好ましい。この積層半導体基板では、電磁遮蔽層が電極パッド上には形成されないようになっている。また、上記積層半導体基板では、最上位基板と最下位基板とを含む複数の半導体基板のすべてが電磁遮蔽層を有し、複数の半導体基板のすべてにおいて、電磁遮蔽層は、複数のデバイス領域すべてをそのデバイス領域ごとに外側から覆い、それぞれが互いに離反している個別構造を有することが好ましい。この積層半導体基板では、積層されているすべての半導体基板について、半導体基板の段階から電磁波が遮蔽されるから、半導体基板の段階から完成後に至るまでの間、各半導体基板の電磁遮蔽層によって電磁波がより確実に遮蔽される。また、各半導体基板のデバイス領域を上下2つの電磁遮蔽層が挟みこんでいる。さらに、電磁遮蔽層がそれぞれの絶縁状態を保ちながら複数のデバイス領域のすべてを個々に遮蔽する。また、電磁遮蔽層の作用がより有効に発揮される部分に電磁遮蔽層が形成されている。また、本発明は、スクライブラインに沿った複数のスクライブ溝部が形成されている複数の半導体基板が積層されている積層半導体基板であって、複数の半導体基板は、それぞれ複数のスクライブ溝部のいずれか少なくとも1つに接し、かつ半導体装置が形成され、それぞれ絶縁されている複数のデバイス領域と、そのデバイス領域それぞれに形成されている半導体装置に接続され、かつそのデバイス領域からスクライブ溝部の内側に延出している配線電極とを有し、複数の半導体基板のうちの最も上側に積層されている最上位基板と、最も下側に積層されている最下位基板とが強磁性体を用いて形成された電磁遮蔽層を有し、半導体基板の表面における複数のデバイス領域が形成されている第1の表面の裏面側の第2の表面うちの複数のデバイス領域それぞれに対応した対応位置に電磁遮蔽層が形成されている積層半導体基板を提供する。また、上記積層半導体基板では、複数のスクライブ溝部は、底部を含む溝下部よりも幅の広い幅広部が入り口に形成された口広構造を有することが好ましい。上記積層半導体基板では、複数のスクライブ溝部は、底部を含む溝下部よりも幅の広い幅広部が入り口に形成された口広構造を有し、複数の半導体基板は、それぞれ複数のスクライブ溝部に隙間なく樹脂を充填することによって形成されている絶縁層を更に有し、その絶縁層は、溝下部の内側に形成されている下部絶縁層と、幅広部の内側に形成されている上部絶縁層とが重なった2層構造を有し、かつ下部絶縁層が上部絶縁層を形成している樹脂よりも粘度の低い低粘性樹脂を用いて形成されているようにすることができる。上記積層半導体基板では、電磁遮蔽層が複数のデバイス領域それぞれに応じた大きさを有し、かつ第2の表面のスクライブ溝部の幅広部に対応した対応部以外の領域に形成されているようにすることができる。また、上記積層半導体基板では、最下位基板における第1の表面の裏面側の第2の表面に、強磁性体を用いて形成された追加電磁遮蔽層を更に有するようにすることができる。また、上記積層半導体基板の場合、電磁遮蔽層は、軟磁性材を用いて形成されていることが好ましい。そして、本発明は、半導体装置が形成されている複数の半導体チップが積層されている積層チップパッケージであって、複数の半導体チップは、それぞれ周囲を取り囲むように形成された絶縁性の樹脂からなる樹脂絶縁層と、その樹脂絶縁層よりも内側の半導体装置が形成されているデバイス領域と、半導体装置に接続され、かつデバイス領域から樹脂絶縁層上に延出している配線電極とを有し、樹脂絶縁層に沿ったデバイス領域の周縁部のうちの配線電極が交差している部分を延出ゾーンとしたときに、複数の半導体チップのうちの最も上側に積層されている最上位チップと、最も下側に積層されている最下位チップとが強磁性体を用いて形成された電磁遮蔽層を有し、半導体チップの表面におけるデバイス領域が形成されている第1の表面のうちの延出ゾーンを除いた遮蔽領域に電磁遮蔽層が形成されている積層チップパッケージを提供する。上記積層チップパッケージでは、配線電極は、デバイス領域から樹脂絶縁層の内側に延出している延出端子部と、デバイス領域内に配置され、かつ延出端子部の一部に形成された延出端子部よりも幅の広い電極パッドとを有し、周縁部のうちの電極パッドが配置されている部分をパッドゾーンとしたときに、第1の表面の延出ゾーンとともにパッドゾーンを除いた領域が遮蔽領域に設定されていることが好ましい。また、上記積層チップパッケージでは、最上位チップと最下位チップとを含む複数の半導体チップのすべてが電磁遮蔽層を有し、複数の半導体チップのすべてにおいて、電磁遮蔽層は、複数のデバイス領域すべてをそのデバイス領域ごとに外側から覆い、それぞれが互いに離反している個別構造を有することが好ましい。さらに、本発明は、半導体装置が形成されている複数の半導体チップが積層されている積層チップパッケージであって、複数の半導体チップは、それぞれ周囲を取り囲むように形成された絶縁性の樹脂からなる樹脂絶縁層と、その樹脂絶縁層よりも内側の半導体装置が形成されているデバイス領域と、半導体装置に接続され、かつデバイス領域から樹脂絶縁層上に延出している配線電極とを有し、複数の半導体チップのうちの最も上側に積層されている最上位チップと、最も下側に積層されている最下位チップとが強磁性体を用いて形成された電磁遮蔽層を有し、半導体チップの表面におけるデバイス領域が形成されている第1の表面の裏面側の第2の表面うちのデバイス領域それぞれに対応した対応位置に電磁遮蔽層が形成されている積層チップパッケージを提供する。また、上記積層チップパッケージでは、樹脂絶縁層は下部絶縁層の上に上部絶縁層が重なった2層構造を有し、その下部絶縁層が上部絶縁層を形成している樹脂よりも粘度の低い低粘性樹脂を用いて形成されていることが好ましい。さらに、電磁遮蔽層がデバイス領域に応じた大きさを有し、かつ第2の表面の上部絶縁層に対応した対応部以外の領域に形成されているようにすることもできる。そして、上記積層チップパッケージでは、延出ゾーンが複数の側面のうちのいずれか少なくとも一つの配線用側面を向くように複数の半導体チップすべてが配置され、その配線用側面に複数の半導体チップすべての延出端子部の端面が形成され、複数の半導体チップが積層されている積層方向に沿って並んでいる端面同士を複数の半導体チップすべてを跨ぐようにして接続する接続電極を更に有することが好ましい。また、上記積層チップパッケージでは、複数の半導体チップすべての延出端子部の端面が複数の側面のうちのいずれか少なくとも一つの配線用側面に形成され、複数の半導体チップが積層されている積層方向に沿って並んでいる端面同士を複数の半導体チップすべてを跨ぐようにして接続する接続電極を更に有することが好ましい。そして、本発明は、半導体装置が形成されている複数の処理前基板のすべてについて、半導体装置が形成されている第1の表面にスクライブラインに沿った複数のスクライブ溝部を形成する溝部形成工程と、半導体装置に接続され、かつ複数のスクライブ溝部のいずれか少なくとも一つに接するデバイス領域からスクライブ溝部の内側に延出している配線電極を形成する配線電極形成工程と、複数の処理前基板のうちの少なくとも2つについて、デバイス領域におけるスクライブ溝部に沿った周縁部のうちの配線電極が交差している部分を延出ゾーンとしたときに、処理前基板の表面における複数のデバイス領域が形成されている第1の表面のうちの延出ゾーンを除いた遮蔽領域に、強磁性体を用いて電磁遮蔽層を形成する電磁遮蔽層形成工程と、処理前基板のうちの電磁遮蔽層を有する遮蔽層付き基板が最上位と最下位それぞれに配置されるように処理前基板を複数積層する積層工程とを有する積層半導体基板の製造方法を提供する。また、上記配線電極形成工程において、デバイス領域からスクライブ溝部の内側に延出している延出端子部と、その延出端子部よりも幅の広い電極パッドとをその電極パッドがデバイス領域内に配置されるように形成し、電磁遮蔽層形成工程において、周縁部のうちの電極パッドが配置されている部分であるパッドゾーンを延出ゾーンとともに除いた領域を遮蔽領域として電磁遮蔽層を形成することが好ましい。さらに、本発明は、半導体装置が形成されている複数の処理前基板のすべてについて、半導体装置が形成されている第1の表面にスクライブラインに沿った複数のスクライブ溝部を形成する溝部形成工程と、半導体装置に接続され、かつ複数のスクライブ溝部のいずれか少なくとも一つに接するデバイス領域からスクライブ溝部の内側に延出している配線電極を形成する配線電極形成工程と、複数の処理前基板のうちの少なくとも2つについて、デバイス領域が形成されている第1の表面の裏面側の第2の表面をスクライブ溝部が出現するまで研磨した後、その第2の表面うちの複数のデバイス領域それぞれに対応した対応位置に強磁性体を用いて電磁遮蔽層を形成する電磁遮蔽層形成工程と、複数の処理前基板のうちの電磁遮蔽層を有する遮蔽層付き基板が最上位と最下位それぞれに配置されるように処理前基板を複数積層する積層工程とを有する積層半導体基板の製造方法を提供する。また、溝部形成工程において、複数のスクライブ溝部を形成するときに、スクライブラインに沿って第1の幅および第1の深さを備えた第1の溝部を複数形成し、その後、複数の第1の溝部の入り口に第1の幅よりも幅の広い第2の幅を有し、かつ第1の深さよりも浅い第2の深さを備えた第2の溝部を形成することもできる。また、本発明は、上記製造方法によって製造された積層半導体基板をそれぞれのスクライブ溝部に沿って切断し、その切断面に絶縁性の樹脂からなる樹脂絶縁層と配線電極とを出現させる切断工程と、複数の処理前基板が積層されている積層方向に沿って並んでいる配線電極同士を複数の処理前基板すべてを跨ぐように接続する接続電極を形成する接続電極形成工程とを有する積層チップパッケージの製造方法を提供する。以上詳述したように、本発明によれば、接続電極が側面に形成される積層チップパッケージを製造するための積層半導体基板、および積層チップパッケージ並びにこれらの製造方法において、接続電極が遮蔽層に接続される事態を回避しつつ、ウェハの段階から完成後に至るまでの長期間にわたり電磁波の遮蔽効果が得られるようにすることで遮蔽効果を高め、電磁波の影響を十分に回避できるようにすることができる。以下、本発明の実施の形態について図面を参照しつつ説明する。なお、同一要素には同一符号を用い、重複する説明は省略する。第1の実施の形態積層半導体ウェハの構造まず、図1~図3、図5~図6、図22等を参照して積層半導体ウェハ98の構造について説明する。積層半導体ウェハ98は、図1に示す半導体ウェハ1を用いて製造される。積層半導体ウェハ98は本発明の第1の実施の形態に係る積層半導体基板であって、半導体ウェハ1が複数積層されている。図22に示されている積層半導体ウェハ98では、8枚の半導体ウェハ1、1A~1Gが積層されている。本発明に係る積層半導体基板では、複数の半導体基板が積層されていればよいため半導体ウェハ1の積層数は8枚には限定されない。ここで、図1は半導体ウェハ1の全体を示す斜視図である。図2は半導体ウェハ1に形成されているデバイス領域10とその周辺の領域とを示す平面図、図3は図2の3-3線断面図である。図5は半導体ウェハ1の要部を示す一部省略した斜視図、図6は図5の6-6線断面図である。なお、図1では、図示の都合上、後述するデバイス領域10や溝部20,21などが拡大されている。半導体ウェハ1はシリコンウェハ2を用いて構成されている。半導体ウェハ1は図1に示すように、シリコンウェハ2の第1の表面1a第1の表面1aの裏面側が第2の表面1bにスクライブライン3A,3Bが形成されている。スクライブライン3A,3Bは第1の表面1aにそれぞれ複数本ずつ形成され、一定の方向に沿って所定間隔で直線上に形成されている。スクライブライン3Aとスクライブライン3Bとは直交している。そして、半導体ウェハ1は第1の表面1aに溝部20,21が形成されている。溝部20,21はそれぞれスクライブライン3A,3Bに沿って形成されているから、本発明におけるスクライブ溝部としての構成を備えている。隣接する溝部20,20および溝部21,21で囲まれた矩形状の領域に後述するデバイス領域10が形成されている。溝部20は図6に詳しく示すように、溝下部20aと幅広部20bとを有し、第1の表面1aとほぼ直交する方向に形成されている。溝下部20aは溝部20の底部20cを含む、底部20cからある程度の高さの部分である底部20cについては図12、図13参照。溝下部20aは溝部20の中で相対的に樹脂が入り込み難い下側の部分であり、図12A,Bに示すように、幅w1約60~80μm、深さd1約10~40μmを有している。溝下部20aの内側には、図3に示すように後述する下部絶縁層23が形成されている。幅広部20bは溝部20における溝下部20aよりも上側に配置されている部分であって、溝部20の入り口20dを含む、入り口20dからある程度の深さの部分である。この幅広部20bは溝下部20aよりも幅が広く形成され、溝部20における入り口20dの長さ方向全体に形成されている。すなわち、図12A,Bに示すように、幅広部20bの幅w2は溝下部20aの幅w1よりも大きくなっているw2>w1。幅広部20bの幅w2は約80~120μm、深さd2は約10~40μmである。そして、幅広部20bの内側には、図6に示すように後述する上部絶縁層22aが形成されている。溝部21は図8等に示すように溝下部21aと幅広部21bとを有し、第1の表面1aとほぼ直交する方向に形成されている。溝下部21aは溝下部20aと同様の底部からある程度の高さの部分であって、溝下部20aと同じ幅および深さを有している。溝下部21aの内側には溝下部20aと同様に下部絶縁層23が形成されている。幅広部21bは溝下部21aよりも上側に配置されている部分である。幅広部21bは、溝下部21aよりも幅が広く形成され、幅広部20bと同様の幅および深さを有している。幅広部21bの内側には幅広部20bと同様に上部絶縁層22aが形成されている。このように、溝部20、21は、溝下部20a、21aよりも幅の広い幅広部20b、幅広部21bがそれぞれ入り口に形成されている口広構造を有している。そして、溝部20、21の内側には、下部絶縁層23の上に上部絶縁層22aが重なった2層構造の絶縁層が形成されている。そして、半導体ウェハ1は、図3に詳しく示すように表面絶縁層22を有している。表面絶縁層22はデバイス領域10を覆うように形成され、半導体ウェハ1の第1の表面1aのほぼ全体をカバーして、半導体ウェハ1の表層を構成している。表面絶縁層22は後述する保護絶縁層31よりも厚さが厚く、しかも表面22cが平坦に形成されている。また、表面絶縁層22は溝部20,21の内側に形成されている上部絶縁層22aと一体となって構成され、上部絶縁層22aとそれ以外の部分とのつなぎ目がなく一まとまりに形成されている。表面絶縁層22はコンタクトホール22bが複数形成されており、各コンタクトホール22bに配線電極15または配線電極16が一つずつ形成されている。表面絶縁層22は、エポキシ樹脂、ポリイミド樹脂といった樹脂や、シリコンシリケートグラスSOG等からなる絶縁材を用いて形成することができる。本実施の形態では、樹脂を用いた場合を想定している。特に、表面絶縁層22は熱膨張係数の小さい樹脂を用いて形成することが好ましい。そうすることにより、溝部20,21に沿って半導体ウェハ1をダイシングソーで切断するときに、その切断を容易に行うことができる。下部絶縁層23も、表面絶縁層22と同様に樹脂を用いて形成されている。ただし、下部絶縁層23は、表面絶縁層22を形成している樹脂よりも粘度の低い低粘性樹脂を用いて形成されている。さらに、半導体ウェハ1はシリコンウェハ2によって構成されるシリコン基板30を有し、その上側部分がデバイス領域10となっている。デバイス領域10は表面に複数の接続パッド32が形成されており、接続パッド32以外の部分が保護絶縁層31によって被覆されている。保護絶縁層31は、表面絶縁層22の下側に配置されていて、デバイス領域10を覆うように形成されている。保護絶縁層31は、二酸化シリコンSiO2等からなり、各接続パッド32の形成位置に接続用ホール31aが形成されている。接続用ホール31aは接続パッド32を露出させて後述する配線電極15,16を接続パッド32に接続するために形成されている。接続パッド32はデバイス領域10の半導体装置に接続されている詳しくは図4参照。デバイス領域10は、図2に詳しく示すように、隣接する溝部20,20と、溝部21,21とによって囲まれた矩形状の領域である。デバイス領域10は、第1の表面1aに複数形成されており、そのそれぞれは溝部20,21によって隣接する領域と分けられている単位領域となっている。各デバイス領域10は溝部20,21の双方に接している。各デバイス領域10は、ウェハプロセスを施すことによって第1の表面1aに形成されたメモリ部を有し、配線電極15,16が複数形成されている。なお、ウェハプロセスとは、シリコンウェハ2等のウェハ上に半導体素子や集積回路を作り込む製造工程を意味している。デバイス領域10は半導体装置としてメモリ部の他、CPU,センサ、センサの駆動回路といった集積回路や半導体素子が形成されていてもよい。また、デバイス領域10はメモリ部と、このメモリ部を制御するコントローラを構成する集積回路が形成されていてもよい。続いて、配線電極15、16について説明する。配線電極15はCu等の導電性の材料からなっている。配線電極15は延出端子部15aと、延出端子部15aよりも幅の広い矩形状の電極パッド15bとを有し、延出端子部15aと電極パッド15bの全体が表面絶縁層22の表面22cよりも上に浮かび上がり立体的になった凸状構造を有している。延出端子部15aは図2に示すように、デバイス領域10上に配置されている部分と、デバイス領域10から溝部20の内側に延出している部分とを有している。延出端子部15aのデバイス領域10上に配置されている部分に電極パッド15bが形成されている。電極パッド15bの全体がデバイス領域10上に配置されている。図3に示すように、電極パッド15bは接続パッド32の真上に配置されている。配線電極15は図3のほか、図5、図23に詳しく示されている。配線電極15は延出端子部15aの端面15gが表面絶縁層22の表面22cよりも外側に突出している突出端面となっている。また、配線電極15は、交差側面15dと、天端面15eと、埋込部15fとを有している。交差側面15dは表面絶縁層22の表面22cよりも外側に突出し、しかも表面22cから起立するようにほぼ直交状に交差している側面部分である。天端面15eは、交差側面15dに接続され、表面22cよりも外側に突出し、しかも表面22cに沿った方向に配置された矩形状部分およびそこから溝部20に向かって表面22cに沿った方向に伸びる帯状部分を有している。埋込部15fは表面22cよりも内側に入り込み、接続パッド32に接続されている部分である。そして、電極パッド15bが交差側面15d、天端面15eおよび埋込部15fによって構成され、延出端子部15aが交差側面15dと天端面15eとによって構成されている。また、電極パッド15bは、上下に重なって配置されているコンタクトホール22bおよび接続用ホール31aを介して接続パッド32に接続されていて、接続パッド32にまで届く深さを有している。つまり、電極パッド15bは表面22cよりも外側の天端面15eからコンタクトホール22bおよび接続用ホール31aを介して接続パッド32に至るまでの拡張された高さ拡張高h15を有している。この拡張高h15は、接続パッド32の高さh32よりも大きくなっているh15>h32。例えば、h15は2~6μm程度、h32は0.5~1μm程度である。配線電極16もCu等の導電性の材料からなっている。配線電極16は延出端子部16aと、矩形状の電極パッド16bとを有し、延出端子部16aと電極パッド16bの全体が配線電極15と同様の凸状構造を有している。配線電極16は延出端子部16aの端面16gが表面22cよりも外側に突出している突出端面となっている。延出端子部16aは図2に示すように、デバイス領域10上に配置されている部分と、デバイス領域10から溝部20の内側に延出している部分とを有している。延出端子部16aのデバイス領域10上に配置されている部分に電極パッド16bが形成されている。電極パッド16bの全体がデバイス領域10上に配置されている。図3に示すように、電極パッド16bは接続パッド32の真上に配置されている。また、配線電極16は交差側面16dと、天端面16eと、埋込部16fとを有している。交差側面16dは交差側面15dと同様に表面22cと交差している側面部分である。天端面16eは天端面15eと同様に表面22cに沿った方向に配置された矩形状部分およびそこから溝部20に向かって表面22cに沿った方向に伸びる帯状部分を有している。埋込部16fは埋込部15fと同様に表面22cよりも内側に入り込み、接続パッド32に接続されている部分である。そして、電極パッド16bが交差側面16d、天端面16eおよび埋込部16fによって構成され、延出端子部16aが交差側面16dと天端面16eとによって構成されている。電極パッド16bも電極パッド15bと同様の拡張高を有している。そして、配線電極15は、延出端子部15aと電極パッド15bとがデバイス領域10の外周の一部分に沿って形成されているが、配線電極16はデバイス領域10を跨ぐようにして延出端子部16aが形成されている。また、電極パッド16bはデバイス領域10の外周の一部分に沿って電極パッド15bと対向するように配置されている。延出端子部15a、延出端子部16aはそれぞれの一部分がデバイス領域10から溝部20の内側に延出している。すなわち、延出端子部15a、延出端子部16aは、電極パッド15b、16bから離れた先端側の一部分が溝部20のエッジ部分前述した入り口20dから張り出し、溝部20の幅方向内側に収まるようにして形成されている。そして、延出端子部15a、延出端子部16aは、それぞれにおけるデバイス領域10から延出している部分が表面絶縁層22の表面22cよりも上に浮かび上がった凸状に形成されている。また、図2、図5、図6に示すように、延出端子部15a、延出端子部16aは溝部20の幅方向両側から張り出していて、溝部20の幅方向中央付近で端面15g同士、端面16g同士がわずかに離れて互いに対峙している。半導体ウェハ1は、延出端子部15a、延出端子部16aを有している。そのため、半導体ウェハ1は、溝部20に沿って切断したときの切断面に、後述する端面15c、16cが表面22cよりも外側に突出して出現するようになっている。さらに、配線電極15、16は溝部20に沿って交互に多数並べられている。これらの配線電極15、16はひとつにまとまった配線電極群17を形成している。また、配線電極15、16は、デバイス領域10を取り囲み、デバイス領域10に接している溝部の全体、すなわち隣接している2本の溝部20,20および2本の溝部21,21のうち、これら4本の溝部の一部分である左側または右側の溝部20にだけ延出端子部15a、16aが延出している。配線電極群17は、延出端子部15a、16aのこのような偏った配置による偏在構造を有している。続いて、電磁シールド層19と電極絶縁層24とについて説明する。図3に示すように、半導体ウェハ1は電磁シールド層19と電極絶縁層24とを有している。電磁シールド層19と電極絶縁層24とは半導体ウェハ1の第1の表面1aに形成されている。図2にも電磁シールド層19が示されているが、ハッチングの付された部分が電磁シールド層19の表面を示している。電磁シールド層19は、本発明における電磁遮蔽層であって、外部環境下に存在する電磁波を遮蔽し、積層半導体ウェハ98を電磁波から保護するために形成されている。電磁シールド層19は電極絶縁層24上に形成されている。電磁シールド層19は1~5μm程度の厚さを有している。図示した電磁シールド層19および電極絶縁層24は、第1の表面1aにおける遮蔽領域10dに形成されている。電磁シールド層19および電極絶縁層24は、延出ゾーン10bおよびパッドゾーン10cには形成されていない。半導体ウェハ1では、遮蔽領域10dは、デバイス領域10のうちの延出ゾーン10bおよびパッドゾーン10cを除いた領域に設定されている。延出ゾーン10bとパッドゾーン10cについて、図5、図33を参照して詳しく説明すると次のとおりである。各デバイス領域10は隣接している2つの溝部20と、2つの溝部21とに接している。そのため、デバイス領域10の中に、溝部20,20,21,21に沿った周縁部10Aを想定することができる。各デバイス領域10は矩形状に形成されているため、周縁部10Aは矩形環状に形成される。周縁部10Aはデバイス領域10と溝部20,20,21,21との境界を含み、その境界からある程度の幅を確保して得られる部分であって、デバイス領域10を縁取りしたような環状に形成される。前述のとおり、延出端子部15a、延出端子部16aはデバイス領域10から溝部20に向かって延出しているので、デバイス領域10と、溝部20,20,21,21との境界の中に、延出端子部15a、延出端子部16aが交差している境界以下交差境界という10Aaが存在している。そして、周縁部10Aの中で交差境界10Aaを含む部分が延出ゾーン10bである。半導体ウェハ1では、デバイス領域10のうち、電極パッド15bが並んでいる長手辺に沿った帯状の部分が延出ゾーン10bである。また、周縁部10Aのうち、電極パッド16bが並んで配置されている部分がパッドゾーン10cである。パッドゾーン10cは配線電極16が並んでいる長手辺に沿った帯状の部分であり、延出ゾーン10bの反対側に配置されている。図5、図33では、延出ゾーン10bとパッドゾーン10cにドットが付されている。図示した延出ゾーン10bは、電極パッド15bを含む広い幅溝部21に沿った方向の幅の領域に設定されているが、電極パッド15bを除外した狭い幅の領域に設定してもよい。しかしながら、延出端子部15aの付け根に電極パッド15bが配置されているため、延出ゾーン10bは電極パッド15bを含む広い幅に設定されている。パッドゾーン10cは、電極パッド16bの幅に応じた領域に設定されている。電磁シールド層19は、すべてのデバイス領域10をデバイス領域10ごとに覆っている。電磁シールド層19は、それぞれが溝部21に沿った方向図2では左右方向に溝部20よりも広い間隔を隔てて配置されている。また、溝部20に沿った方向図2では上下方向には、溝部21に応じた間隔を隔てて配置されている。そして、各電磁シールド層19は互いに離反している。そのため、隣接する電磁シールド層19は互いに接することなく絶縁されている。電磁シールド層19の、すべてのデバイス領域10をデバイス領域10ごとに覆い、かつ互いに離反している構造を個別構造ともいう。電磁シールド層19は個別構造を有するが、全体としてみた場合、複数のデバイス領域10のすべてを外側から覆う薄膜状に形成されている。電磁シールド層19は、強磁性体ferromagneticbodyを用いて形成されている。強磁性体は強磁性を示す物質である。強磁性体では、磁性原子または金属の自由電子が磁気モーメントを平行に整列させて自発磁化を形成している。また、強磁性体は、隣り合うスピンが同じ方向に整列し、全体として大きな磁気モーメントを有するため、外部磁界がなくても自発磁化を持つことができる。強磁性体はアルミニウムや銅などの常磁性材に比べて磁力線が通りやすい性質を有している。強磁性体には、軟磁性材softmagneticmaterialや、硬磁性材hardmagneticmaterialがあるが、電磁シールド層19は軟磁性材を用いて形成することが好ましい。軟磁性材は硬磁性材よりも透磁率が高いため磁力線が通りやすいからである。軟磁性材として例えばパーマロイpermalloy;NiFeの合金やパーメンジュールpermendur;CoFeの合金等の金属材料のほか、フェライト等のセラミック材料があるが、電磁シールド層19は金属材料を用いて形成することが好ましい。金属材料は抵抗率が著しく低く、シリコン基板30よりも格段に電流が流れやすいからである。例えば、パーマロイの体積抵抗率は約16×10-8Ωm程度、鉄Feの体積抵抗率は約10×10-8Ωm程度であるのに対し、シリコンの体積抵抗率は約3.97×103Ωm程度、エポキシ樹脂の体積抵抗率は約1×1012Ωm程度である。また、例えばパーマロイの透磁率は10000程度なのに対し、アルミニウムは1程度である。そして、本実施の形態の場合、電磁シールド層19はパーマロイやパーメンジュールといった金属からなる軟磁性材を用いて形成されている。電磁シールド層19を形成するときは、例えばPBパーマロイNiFeやPCパーマロイCu-Mo-NiFe等を用いることができる。そのほか、CoNiFe等の磁性材料を用いることもできる。電極絶縁層24は、電磁シールド層19と同様に遮蔽領域10dに形成され、各デバイス領域10上に形成されている。電極絶縁層24は、例えばエポキシ樹脂、ポリイミド樹脂といった絶縁性の樹脂を用いて形成することができる。電極絶縁層24は、隣接している延出端子部16a同士の間に入り込むとともに、延出端子部16aの遮蔽領域10d上に存在している部分の側面および上面を直に覆っている。こうして、電極絶縁層24は各延出端子部16aを絶縁している。電極絶縁層24の上面は平坦に形成されている。そして、積層半導体ウェハ98は、以上のような半導体ウェハ1を絶縁性の接着剤で張り合わせて積層した構造を有している。図22に示すように、積層半導体ウェハ98では、8枚の同じ半導体ウェハ1、1A,1B,1C,1D1Gが積層されている。また、積層半導体ウェハ98では、8枚の半導体ウェハ1、1A~1Gのすべてが電磁シールド層19と電極絶縁層24を有している。積層半導体ウェハ98は複数の電磁シールド層19が半導体ウェハ1、1A等の積層されている方向以下、積層方向ともいうに重なった多重構造を有している。8枚とも、電磁シールド層19は第1の表面1aに形成されている。8枚の半導体ウェハ1、1A~1Gのうち、半導体ウェハ1が最も上側に積層されているので、半導体ウェハ1が本発明における最上位基板としての構成を有している。また、半導体ウェハ1Gが最も下側に積層されているので本発明における最下位基板としての構成を有している。一方、デバイス領域10のメモリ部には半導体装置としてのメモリセル41が多数形成されている。メモリセル41は図4に示すような構造を有している。図4は2枚の半導体ウェハ1を用いた後述する積層チップパッケージ100の、メモリセル41を中心に示した断面図である。メモリセル41は、接続パッド32を介して配線電極15、16が接続されている。メモリセル41は半導体ウェハ1を構成しているN型基板71の表面上に形成されている。図4では、接着層33を介して2つのメモリセル41が積層されている。接着層33は、半導体ウェハ1を接着するときに用いた接着材で構成されている。各メモリセル41は、フラッシュメモリを構成していて、N型基板71の表面上に形成されたP型ウェル72上に形成されている。メモリセル41は、ソース73Aおよびドレイン73Bと、絶縁層77と、絶縁膜81、浮遊ゲート82、絶縁膜83および制御ゲート84とを有している。さらに、メモリセル41はソース電極74と、ドレイン電極76と、ゲート電極75とを有している。ソース73Aおよびドレイン73BはいずれもN型領域であり、それぞれソース電極74と、ドレイン電極76が接続されている。絶縁層77は、接続パッド32をそれぞれソース電極74、ドレイン電極76に接続するためのコンタクトホールが形成されている。ソース電極74、ゲート電極75、ドレイン電極76はそれぞれ対応するコンタクトホールを介してソース73A、制御ゲート84、ドレイン73Bに接続されている。積層半導体ウェハの製造方法続いて以上のような構成を有する積層半導体ウェハ98の製造方法について、図7~図21を参照して説明する。ここで、図7は製造途中の積層半導体ウェハを示す図2と同様の平面図、図8は図7の後続の積層半導体ウェハを示す図2と同様の平面図である。図9~図11は順に後続の積層半導体ウェハを示した図2と同様の平面図である。図12は、溝部を中心に示した積層半導体ウェハの断面図でAは第1の溝部形成工程を実行した状態を示し、Bは第2の溝部形成工程を実行した状態を示している。図13は、図12の後続の積層半導体ウェハの断面図でAは下部絶縁層を形成した状態を示し、Bは上部絶縁層および表面絶縁層を形成した状態を示している。そして、図14~図18はそれぞれ図7~図11の14-14線、15-15線、16-16線、17-17線、18-18線断面図である。図19~図21は順に後続の積層半導体ウェハを示した図14と同様の断面図である。なお、図示の都合上、図10,11では、表面絶縁層22にハッチングを付している。積層半導体ウェハ98を製造するときは、まず、溝部形成工程を実行する。溝部形成工程では、ウェハプロセスを施すことによって、デバイス領域10にメモリ部と複数の接続パッド32が形成されているウェハ処理前ウェハ5を8枚用意する。そして、それぞれの処理前ウェハ5について、図14に示すように、第1の表面1a上に保護絶縁層31を形成し、その保護絶縁層31の各接続パッド32の形成箇所に接続用ホール31aを形成する。第1の表面1aは、処理前ウェハ5のデバイス領域10が形成されている側の表面である。次に、スクライブライン3A,3Bに沿って溝部20,21を形成する。溝部20,21はダイシングソー方式によって形成する。溝部20,21は、反応性イオンエッチング等のエッチングによって形成してもよい。溝部20,21を形成するときは、次に示す第1の溝部形成工程と、第2の溝部形成工程とを順に実行する。第1の溝部形成工程では、図7、図12A、図14に示すように第1の表面1aに、図示しない第1のブレード切削刃を用いてスクライブライン3A,3Bに沿って、第1の幅および第1の深さを備えた溝部第1の溝部120を形成する。第1の溝部120は底部からある程度の高さの部分が後に溝下部20aまたは溝下部21aとなる。ここで、第1の幅は前述の幅w1であって約60~80μm、第1の深さは図12Aに示す深さd0であって約40~80μmである。続いて第2の溝部形成工程を実行する。第2の溝部形成工程では、図8、図12B、図15に示すように、図示しない第2のブレードを用いて第1の溝部120の入り口に、第1の溝部120の長さ方向全体に沿って第2の溝部121を形成する。第2の溝部121は第2の幅と第2の深さを備えている。第2の幅は、前述の幅w2であって約80~120μm、第2の深さは前述の深さd2であって約10~40μmである。第2の幅は第1の幅よりも大きく、第2の深さd2は第1の深さd0よりも浅くなっているd0>d2。第2の溝部121を形成することによって、第1の溝部120における底部からある程度の高さの部分が溝下部20a、溝下部21aとなり、溝下部20a、溝下部21aの上側部分がそれぞれ幅広部20b、幅広部21bとなる。以上のようにして溝部20,21をそれぞれ複数本ずつ形成することによって、複数のデバイス領域10を備えた処理前ウェハ5が形成される。次に、絶縁層形成工程を実行する。絶縁層形成工程では、表面絶縁層22を形成するための樹脂表層用樹脂ともいうを塗布するのに先立ち予め、この表層用樹脂よりも粘度の低い低粘性樹脂を第1の表面1aに塗布する。そして、塗布した低粘性樹脂を図示しないスピンコータなどを用いて第1の表面1a上に均一に行き渡らせる。低粘性樹脂は粘度が低くてサラサラしており流動性が良好である。そのため、低粘性樹脂は、相対的に入り込みにくい溝下部20a、溝下部21aの内側にも確実に入り込む。しかも、溝下部20a、溝下部21aの上側にそれぞれ幅広部20b、21bが形成されているので、低粘性樹脂は溝下部20a、溝下部21aの内側により入り込みやすくなっている。そして、図9、図13A、図16に示すように、溝下部20a、溝下部21aの内側に残った低粘性樹脂によって下部絶縁層23が形成される。なお、低粘性樹脂は溝部20,21の内側に入り込むほか、溝部20,21の外側例えば保護絶縁層31の上側に残ることもあるが、溝部20,21の外側に残った低粘性樹脂は図示を省略している。次に、図10,図13B,図17に示すように、第1の表面1a全体に、表層用樹脂を塗布する。そして、塗布した表層用樹脂を図示しないスピンコータなどを用いて第1の表面1a上に均一に行き渡らせる。この表層用樹脂は例えばエポキシ樹脂、ポリイミド樹脂等であるが、低粘性樹脂よりは粘度が高く流動性が低い。そのため、表層用樹脂は幅が狭くて深さの深い溝部の内側には入り込み難い。しかしながら、溝部20,21の入り口に幅広部20b、21bが形成されている。そのため、表層用樹脂は溝部20,21の内側には入り込みやすい。そして、表層用樹脂を塗布するのに先立ち予め低粘性樹脂を塗布したことによって、溝下部20a、溝下部21aに下部絶縁層23が形成されている。そのため、溝部20,21の内側に表層用樹脂が入り込むと、その表層用樹脂によって溝部20,21の内側に下部絶縁層23とは別の絶縁層が形成される。この絶縁層が上部絶縁層22aとなる。こうして、溝部20,21の内側に2層構造の絶縁層が形成される。続いて、処理前ウェハ5の表面を研磨して平坦化すると、処理前ウェハ5の表面全体を覆うようにして表面絶縁層22が形成される。塗布した表層用樹脂のうちの溝部20,21の内側に入り込んだ部分が上部絶縁層22aとなるため、表面絶縁層22は上部絶縁層22aと一体となって形成される。次いで図11,18に示すように、表面絶縁層22にコンタクトホール22bを形成して接続パッド32を露出させる。その後、配線電極形成工程を行い、配線電極15、16を形成する。配線電極15、16は、前述した凸状構造を有し、しかも、延出端子部15a、16aを備える形状で形成する。延出端子部15a、16aは、前述したように、デバイス領域10から溝部20の内側に延出する形状で形成する。配線電極15、16は例えば以下のような手順で形成することができる。まず、表面絶縁層22の上にめっき用の図示しないシード層を形成する。次に、そのシード層の上に溝部を備えたフレーム図示せずを形成する。フレームは例えばフォトリゾグラフィにより、フォトレジストをパターニングすることによって形成される。さらに、形成されているフレームの溝部内側であって、シード層の上に、配線電極15、16の一部となるめっき層を形成する。次に、フレームを除去し、さらにシード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。以上のようにすることによって、めっき層およびその下のシード層によって配線電極15、16を形成することができる。配線電極15、16は表面絶縁層22よりも後に形成されるので、延出端子部15a、16aはその全体が表面絶縁層22の表面22cの上側に配置される格好で形成される。電極パッド15b、16bは、周縁部分が表面22cの上側に配置されるとともに、中央部分が表面22cよりも内側に入り込み、接続パッド32につながって形成される。配線電極形成工程を実行することによって配線電極15、16を形成した後、電磁遮蔽層形成工程を実行する。電磁遮蔽層形成工程では、8枚すべての処理前基板5について、電極絶縁層24と電磁シールド層19とを形成する。電極絶縁層24は各デバイス領域10上に例えば、次のようにして形成する。まず、フォトレジストを用いて溝部20,21の表面と、延出ゾーン10bおよびパッドゾーン10cとをカバーする概ね格子状のレジストパターンを形成する。次に、エポキシ樹脂、ポリイミド樹脂等の絶縁性の樹脂を処理前基板5の第1の表面1a全体に塗布し、その後、表面の平坦化を行い電極絶縁層24を形成する。その後、電極絶縁層24上に電磁シールド層19を形成する。電磁シールド層19は軟磁性材を用いて例えばスパッタリングで形成することができる。めっき法で形成してもよい。その後、レジストパターンを除去すると、各デバイス領域10上に電極絶縁層24と、電磁シールド層19とが形成される。こうすることによって、電磁シールド層19が各デバイス領域10の遮蔽領域10dに形成される。遮蔽領域10dはデバイス領域10のうち、延出ゾーン10bおよびパッドゾーン10cを除いた領域に設定される。電磁遮蔽層形成工程を実行することによって、8枚の処理前基板5はすべて本発明における遮蔽層付き基板となるため、処理前基板5は8枚すべてが遮蔽層付き基板としての構成を有することとなる。また、処理前基板5は電極絶縁層24と電磁シールド層19とが形成されたことによって前述の半導体ウェハ1となる。なお、遮蔽層付き基板とは、電磁遮蔽層を有する溝付き基板を意味している。続いて、積層工程を実行する。積層工程では、前述した手順によって製造した半導体ウェハ1を複数枚本実施の形態では、8枚積層する。まず、図19に示すように、半導体ウェハ1の第1の表面1aに絶縁性の接着材を塗布して半導体ウェハ1を台座34に固定する。図19では、このとき塗布した接着材からなる接着層33が示されている。半導体ウェハ1は積層半導体ウェハ98の最も上側に積層されるため最上位基板となる。台座34は半導体ウェハ1をサポートするための部材であって、図19ではガラス板を用いている。接着材を塗布したことによって、第1の表面1a側に接着層33が形成される。続いて、半導体ウェハ1の第2の表面1bを溝部20,21が出現するまで研摩して図19に示すように半導体ウェハ1の厚さを薄くする。次に、半導体ウェハ1と同じ構成を備えた別の半導体ウェハ1Aを用意し、それを図20に示すように半導体ウェハ1の第2の表面1b側に接着材を用いて接着する。このとき、半導体ウェハ1と半導体ウェハ1Aについて、双方の溝部20,21の位置が揃うように位置合わせ行う。それから半導体ウェハ1Aの第2の表面1bを溝部20,21が出現するまで研摩する。さらに、図21に示すように半導体ウェハ1と同じ構成を備えた別の半導体ウェハ1B,1Cを用意する。そして、半導体ウェハ1B,1Cのそれぞれについて、積層体の第2の表面1b側に接着してから研磨する工程接着研磨工程を実行する。引き続いて接着研磨工程を繰り返し実行し、その後、台座34および接着層33を除去すると、前述した積層半導体ウェハ98が製造される。積層半導体ウェハ98は半導体ウェハ1と半導体ウェハ1A、1B、1C、1D、1E、1F、1Gが重なり全部で8枚の半導体ウェハが積層されている。積層半導体ウェハ98の作用効果以上のように、積層半導体ウェハ98では、積層されている8枚の半導体ウェハ1、1A~1Gのすべてが電磁シールド層19を有している。電磁シールド層19は軟磁性材を用いて形成されているため透磁率がとても高く、したがって、磁力線が桁違いに通りやすい。そのため、積層半導体ウェハ98の付近に存在する磁力線のほとんどが電磁シールド層19の中を通過する。よって、電磁シールド層19は磁力線を迂回させることによって、保護したい部分を磁力線が通らないようにする作用を有している。また、電磁シールド層19は抵抗率が著しく低く、シリコン基板30や表面絶縁層22よりも格段に電流が流れやすい。したがって、積層半導体ウェハ98では、例えば図42に示すように外部環境下に電磁波EM1,EM2,EM3が存在するとした場合、それぞれの磁界成分が電磁シールド層19を通過するようになる。また、電磁波EM1,EM2,EM3が伝搬していく経路上に電磁シールド層19が存在することになるが、電磁シールド層19は電流の流れやすい金属で形成されている。そのため、電磁波EM1,EM2,EM3の電界エネルギーに応じた電流が電磁シールド層19を流れる。すると、電磁波EM1,EM2,EM3の電界成分が打ち消されてしまい、これによって電磁波EM1,EM2,EM3の電界成分が減衰する。以上のようにして、電磁シールド層19が電磁波EM1,EM2,EM3を迂回、減衰させるため、電磁波EM1,EM2,EM3の影響がデバイス領域10に対して及ばないようにすることができる。また、銅やアルミニウムといった導電材料は抵抗率が著しく低く電流が流れやすいものの、常磁性材であるためほとんど磁性を示さず、透磁率も軟磁性材に比べて著しく低い。そのため、電磁波を遮蔽するための層を銅やアルミニウム等の導電材料で形成しても電磁シールド層19のように磁界を迂回させることはできない。電磁波は電界と磁界それぞれの変化が連鎖的に伝えられることによって空間中を進行するから、電磁波の遮蔽効果を高めるには電界、磁界の双方を遮蔽することが望ましい。この点、積層半導体ウェハ98は電磁シールド層19を有しているから、電磁波の遮蔽効果を高めることができ、銅やアルミニウムといった導電材料の遮蔽層では得られない格別の遮蔽効果を得ることができる。一方、詳しくは後述するが、積層半導体ウェハ98は、8枚の半導体ウェハ1、1A~1Gを順次積層しながら製造される。その積層半導体ウェハ98を溝部20,21にそって切断することによって、後述する積層チップパッケージ100が製造される。そして、積層半導体ウェハ98では、半導体ウェハ1、1A~1Gがいずれも電磁シールド層19を有するため、電磁波の遮蔽作用を有している。積層チップパッケージ100を切り出す前の積層半導体ウェハ98はもちろんのこと、その材料となる個々の半導体ウェハ1、1A~1Gも、電磁シールド層19を有している。したがって、積層チップパッケージ100の製造過程の比較的前段階にあたるウェハの段階から積層半導体ウェハ98の完成後に至るまでの長期間にわたって電磁波の遮蔽効果が得られる。また、8枚の半導体ウェハ1、1A~1Gすべてが電磁シールド層19を有しているから電磁波がより確実に遮蔽される。したがって、積層半導体ウェハ98は、外部環境下に存在する電磁波の遮蔽効果が高く、電磁波の影響を十分に回避できるようになっている。さらに、積層半導体ウェハ98では、個々の半導体ウェハ1、1A~1Gにおいて、電磁シールド層19は各デバイス領域10における延出ゾーン10bおよびパッドゾーン10cに形成されることなく遮蔽領域10dに形成されている。遮蔽領域10dは、各デバイス領域10の中の延出ゾーン10bおよびパッドゾーン10cを除いた領域に設定されている。延出ゾーン10bは、図5に示したように、周縁部10Aのうちの交差境界10Aaを含む部分であり、延出端子部15a、延出端子部16aが交差している部分である。ここで、積層チップパッケージ100を製造する際、溝部20と同じ幅を有するブレードを用い、積層半導体ウェハ98を溝部20に沿って切断したとする。すると、延出端子部15a、延出端子部16aはデバイス領域10から溝部20の内側に延出しているので、延出端子部15a、延出端子部16aが切断され、交差境界10Aaを境にして、延出端子部15a、延出端子部16aのうちの交差境界10Aaよりも溝部20の内側に延出している部分が除去される。すると、延出端子部15a、延出端子部16aの断面がちょうど交差境界10Aa上に出現する。しかし、電磁シールド層19は延出ゾーン10bを除いた遮蔽領域10dに形成されているため、電磁シールド層19はブレードによる上記の切断を免れる。そのため、上記切断面に、電磁シールド層19の断面が出現することはない。したがって、後述する接続電極60を形成したとしても、その接続電極60に電磁シールド層19が接続されることはない。積層半導体ウェハ98では、溝部20,21に沿って切断したときの切断面に配線電極15,16を出現させるため、延出端子部15a、延出端子部16aがデバイス領域10から溝部20の内側に延出している。このような構造にすると、デバイス領域10の周縁部10Aの中に、延出端子部15a、延出端子部16aの交差する部分が形成される。その部分を遮蔽の対象から除外すれば電磁シールド層19が切断面に出現しなくなる。そのため、その部分を延出ゾーン10bとして電磁シールド層19による遮蔽の対象から除外することによって、接続電極60が電磁シールド層19に接続されることを回避した、これが本実施の形態の考え方である。このように、積層半導体ウェハ98は、溝部20,21に沿って切断したときの切断面に接続電極60を形成しても、その接続電極60に電磁シールド層19が接続されることはなく、両者が確実に絶縁されるように構成されている。そして、積層半導体ウェハ98では、延出ゾーン10bとともにパッドゾーン10cを除いた領域を遮蔽領域10dに設定している。パッドゾーン10cには電極パッド16bが配置されている。電極パッド16bには図示しないボンディングワイヤが接続されるため、パッドゾーン10cに電極絶縁層24と電磁シールド層19とを形成すると、図43に示すように、電磁シールド層19および電極絶縁層24にそれぞれ接続用ホール19c、24cを形成する必要がある。しかし、電極パッド16bにボンディングワイヤBWを接続した場合、そのボンディングワイヤBWと電磁シールド層19との接触が起こりやすく好ましくない。このような事態を回避するため、本実施の形態では、パッドゾーン10cを除いた領域を遮蔽領域10dに設定している。一方、積層半導体ウェハ98を溝部20,21に沿って切断するときは、溝部20,21が図6に示したカットラインCLに沿って切断される。しかし、ブレードの幅によっては、溝部20,21が幅広部20b、21bに沿って切断される可能性もある。その場合でも、電磁シールド層19が遮蔽領域10dに形成されているため、電磁シールド層19の断面が切断面に現れることはない。積層半導体ウェハ98では、電磁シールド層19が遮蔽領域10dに形成されていることで、多様なブレードを用いることが可能になっている。また、電磁シールド層19は、半導体ウェハ1、1A~1Gのそれぞれを対象として形成することができる。半導体ウェハ1だけでも多数の半導体チップが含まれているが、電磁シールド層19は、一つ一つの半導体チップごとではなく、多数の半導体チップ全体を対象としてひとまとめに形成できる。そのため、電磁シールド層19の形成に要する負担が少なく、電磁シールド層19を簡単かつ短時間に形成できる。さらに、8枚の半導体ウェハ1、1A~1Gのすべてが電磁シールド層19を有しているから、各半導体ウェハ1、1A~1Gのそれぞれについて、遮蔽効果を得ることができ、遮蔽効果がより高いものとなっている。例えば、積層半導体ウェハ98の側面に向かって進行する電磁波があった場合、その電磁波の通り道となる電磁シールド層19が8カ所に設けられていることになる。そのため、電磁波の磁界成分を迂回させやすいし、電界成分を減衰させやすい。したがって、積層半導体ウェハ98では、遮蔽効果を高めることができる。さらに、電磁シールド層19は、複数のデバイス領域10のすべてを外側から覆うように形成されているから、複数のデバイス領域10のすべてを電磁波から効果的に保護することができる。各電磁シールド層19が積層方向に沿って均等に配置されているから、各半導体ウェハ1、1A~1Gについて、均等な遮蔽効果が期待できる。電磁シールド層19は遮蔽領域10dに形成されているため、電磁波の遮蔽作用がより有効に発揮される部分に形成されている。こうすると、電磁シールド層19に遮蔽作用をより有効に発揮させながら電磁シールド層19を形成するための軟磁性材の無駄を省くことができ、積層半導体ウェハ98および積層チップパッケージ100の製造コストを削減することもできる。隣接する電磁シールド層19は互いに接することなく絶縁されているから、電磁シールド層19がそれぞれの絶縁状態を保ちながら複数のデバイス領域10のすべてを個々に遮蔽している。そして、積層半導体ウェハ98では、最下位の半導体ウェハ1Gも電磁シールド層19を有している。そのため、裏面側から進入し得る電磁波があった場合その電磁波は積層半導体ウェハ98の内部に奥深く進入する前に半導体ウェハ1Gの電磁シールド層19に到達するから、半導体ウェハ1、1A~1Fに対して影響を及ぼさない。したがって、積層半導体ウェハ98では裏面側から進入し得る電磁波を遮蔽することができ、遮蔽効果が高められている。積層半導体ウェハ98では、電磁シールド層19を有する8枚の半導体ウェハ1、1A~1Gが積層されている。そのため、例えば半導体ウェハ1についてみればデバイス領域10の上側には半導体ウェハ1の電磁シールド層19が配置され、下側には半導体ウェハ1Aの電磁シールド層19が配置されている。つまり、各半導体ウェハ1,1A~1Fのデバイス領域10を上下2枚の電磁シールド層19が挟み込んでいる。したがって、積層半導体ウェハ98では、電磁波の遮蔽効果がより効果的なものとなっている。さらに、電磁シールド層19は配線電極16を被覆するように形成されているから、積層半導体ウェハ98では、配線電極16を通る信号に、電磁波に起因したノイズの混入するおそれが極めて低くなっている。そして、半導体ウェハ1は、溝部20,21が口広構造を有しているため溝部20,21の内側に液状の樹脂が入り込みやすくなっている。そのため、液状の樹脂を用いて、溝部20,21の内側に絶縁層を形成する際、その樹脂が溝部20,21の内側に確実に入り込む。したがって、樹脂で満たされていない未充填部分空隙が溝部20,21の内側に形成されることがない。すなわち、溝部20,21の内側全体が樹脂で満たされている。半導体ウェハ1は、このような空隙を形成することなく充満した樹脂によって下部絶縁層23および上部絶縁層22aが形成されている。つまり、半導体ウェハ1は、低粘性樹脂および表層用樹脂という複数の樹脂からなる絶縁層によって内側が隙間なく満たされた構造この構造を充満構造というの溝部20,21を有している。ところで、半導体ウェハ1を用いて積層半導体ウェハ98を製造するときは複数の半導体ウェハ1を積層する。そのため、上に積層された半導体ウェハ1からの荷重が下に積層されている半導体ウェハ1に作用し、その荷重は延出端子部15a、16aにも作用する。延出端子部15a、16aは先端側の一部分がデバイス領域10から延出し、溝部20の上側に配置されている。そのため、延出端子部15a、16aは上からの荷重が作用すると、溝部20の入り口20dを境界にして先端側が下方に折れ曲がりやすい。しかし、半導体ウェハ1では、溝部20,21が充満構造を有しているため、下部絶縁層23および上部絶縁層22aが溝部20,21の内側で動くようなことはなく、したがって、表面絶縁層22の表面22cの位置が変わることがない。表面絶縁層22、上部絶縁層22aおよび下部絶縁層23は延出端子部15a、16aを支える支持部材であるが、これらの位置が変わることがないため、延出端子部15a、16aが表面絶縁層22、上部絶縁層22aおよび下部絶縁層23によって確実に支えられる図6参照。したがって、延出端子部15a、16aは、上からの荷重が作用しても変形することはなく、元の形状を確実に維持することができる。こうして、半導体ウェハ1を用いることによって、積層チップパッケージの電気的な接続を確実なものとすることができる詳しくは後述する。また、溝部20,21では、幅広部20b、21bが入り口20dの長さ方向全体に形成されている。そのため、溝部20,21の全体について、内側に樹脂が入り込みやすくなっている。したがって、溝部20,21のどの部分に対しても、変形しない延出端子部15a、16aを形成することができる。そして、溝部20,21のうち、溝下部20a、21aは底部よりに位置しているため、他の部分よりも相対的に樹脂が入り込みにくい。そこで、半導体ウェハ1では、低粘性樹脂を用いて溝下部20a、21aの内側に下部絶縁層23を形成している。低粘性樹脂は流動性が良好なため、入り込みにくい部分にも確実に入り込む。したがって、低粘性樹脂は溝部20,21を充満構造とするのに極めて好適である。このように、半導体ウェハ1は、低粘性樹脂を用いることによって、溝部20,21の充満構造がより確実に形成されるようにしている。一方、表層用樹脂は低粘性樹脂よりも粘度が高くて流動性が低い。そのため、仮に、溝部20,21が溝下部20a、21aだけで構成され、口広構造でなかったとすると、表層用樹脂が溝部2021の入り口付近に留まり内側に入り込みにくくなる。そうすると、樹脂の存在しない空隙が溝部20,21の内側に現れるため、溝部20,21の上側の表面絶縁層22がたわんでしまう。また、表層用樹脂は流動性が低いため溝部2021の幅を広げても、溝部2021を充満構造とすることは困難である。したがって、表層用樹脂だけでは、溝部2021の内側に空隙が現れる事態を回避することが困難であり、延出端子部15a、16aの変形を回避することも困難である。そこで、半導体ウェハ1を製造するときは、表層用樹脂を塗布するのに先立ち予め低粘性樹脂を第1の表面1aに塗布することとしている。こうすると、溝部20,21の入り口20dを表層用樹脂で塞ぐ前に、相対的に樹脂が入り込みにくく、表層用樹脂の入り込みの困難な溝下部20a、21aの内側に低粘性樹脂を充填しておくことができる。こうすることによって、空隙の発生が皆無になり、より確実に溝部20,21の充満構造が得られるようになる。さらに、半導体ウェハ1は上部絶縁層22aと表面絶縁層22とを同じ樹脂を用いて一つの工程で形成することができるため、簡易に製造することができる。積層チップパッケージの構造積層チップパッケージ100の構造について図23~図26を参照して説明すると、次のとおりである。ここで、図23は、積層チップパッケージ100を構成する半導体チップ50を示す斜視図である。図24は、デバイスブロック99を示す斜視図、図25は積層チップパッケージ100を示す斜視図である。図26は積層チップパッケージ100の平面図である。積層チップパッケージ100は、図23に示す半導体チップ50が8つ積層されている。積層チップパッケージ100は、最も上側に最上位チップとしての半導体チップ5050Aが積層されている。その下位に7つの半導体チップ51が積層されている。最も下側に最下位チップとしての半導体チップ51Gが積層されている。各半導体チップ50,51は接着層33によって互いに接着されている。積層チップパッケージ100は表側に複数の配線電極15、16が形成されている。また、積層チップパッケージ100は、表面絶縁層22と下部絶縁層23とが重なった2層構造の絶縁層を有している。この2層構造の絶縁層は、半導体チップ50,51の周囲を取り囲むように形成され、絶縁性の樹脂を用いて形成されているから、本発明における樹脂絶縁層としての構成を備えている。また、図25に示すように、積層チップパッケージ100は複数の接続電極60を有している。積層チップパッケージ100では、4つの側面の中の一つの配線用側面99aだけに、すべての接続電極60が形成されている。他の側面には接続電極60が形成されていない。配線用側面99aは図24に示されている。配線用側面99aには、8つの半導体チップ50,51すべてにおける端面15c、16cも形成されている。端面15c、16cは積層半導体ウェハ98を溝部20に沿って切断したときの延出端子部15a,16aの断面である。そして、その延出端子部15aの端面15c同士または延出端子部16aの端面16c同士が接続電極60によって接続されている。接続電極60は積層方向に沿った帯状に形成されている。接続電極60は、8つの半導体チップ50,51をすべて跨ぐようにして端面15c同士または端面16c同士を接続している。積層チップパッケージ100では、8枚の半導体チップ50、51すべてが電磁シールド層19と、電極絶縁層24とを有している。電磁シールド層19と電極絶縁層24は積層半導体ウェハ98と同様に遮蔽領域10dに形成されている。そして、延出ゾーン10bが配線用側面99aを向くように、8つの半導体チップ50,51すべてが配置されている。しかしながら、積層半導体ウェハ98において、電磁シールド層19が遮蔽領域10dに形成されているから、電磁シールド層19は配線用側面99aから離反している後退している。そのため、配線用側面99aには電磁シールド層19の断面が出現していない。こうして、積層チップパッケージ100では、接続電極60が電磁シールド層19に接続される事態が回避されている。よって、積層チップパッケージ100では、例えば接続電極60のひとつに通電しても、その接続電極60が電磁シールド層19によって他の接続電極60と電気的に接続されてしまう事態が起こることはない。接続電極60同士が接続された場合の影響がデバイス領域10の半導体装置に及ぶこともない。接続電極60同士が電磁シールド層19によって電気的に接続される事態が確実に回避されている。また、積層半導体ウェハ98において、電磁シールド層19は遮蔽領域10dに形成されているから、半導体チップ50において、電極パッド16bは電磁シールド層19によって覆われていない。そのため、電極パッド16bにボンディングワイヤを接続しても、そのボンディングワイヤと電磁シールド層19との接触が起こらないようになっている。そして、積層チップパッケージ100は、半導体ウェハ1のメモリ部を変更することにより、64GBギガバイト、128GB、256GBといった種々の記憶容量を備えたメモリを実現することができる。なお、積層チップパッケージ100は、半導体チップが8枚積層されているが、複数の半導体チップが積層されていればよく、半導体チップの積層数は8枚には限定されない。以上の構成を有する積層チップパッケージ100は、積層半導体ウェハ98を用いて製造されるので、電磁波の影響を十分に回避できる環境下で製造されている。さらに、8枚の半導体チップ50、51すべてが電磁シールド層19を有しているから、積層チップパッケージ100の電磁波の遮蔽効果が高く、外部環境下に存在している電磁波の影響を極めて受け難い構造を有している。そのため、電磁波に起因したノイズが配線電極15を通る信号に混入するおそれが極めて低くなっている。積層チップパッケージの製造方法積層チップパッケージ100を製造する場合、積層半導体ウェハ98を溝部20,21に沿って切断する。すると、図24に示すように、直方体状のデバイスブロック99が得られる。一方、積層半導体ウェハ98を溝部20,21に沿って切断する際、図6に示したように、溝部20,21がカットラインCLに沿って切断される。すると、延出端子部16a延出端子部15aも同様がカットラインCLに沿って切断される。また、前述したように、各半導体ウェハ1では、溝部20,21の内側に2層構造の絶縁層が形成されている。そのため、積層半導体ウェハ98を溝部20,21に沿って切断したときの切断面に、2層構造の絶縁層の断面絶縁層の断面を絶縁断面ともいうが出現する。この絶縁断面は下部絶縁層23の断面の上に上部絶縁層22aの断面が重なった2層構造になっている。また、各半導体ウェハ1において、溝下部20a、21aの幅よりも幅広部20b、21bの幅が広く形成されている。そのため、デバイスブロック99の4つの側面において、上部絶縁層22aは下部絶縁層23よりも大きい奥行きを有している。この奥行きとは、デバイスブロック99積層チップパッケージ100および後述するデバイスプレート50、51でも同様において、図6に示したように、絶縁断面と幅広部20b21bの内側面との距離d11、絶縁断面と溝下部20a21aの内側面との距離d12を意味している。距離d11は距離d12よりも大きいので、d11>d12になっている。続いて、配線用側面99aに図25に示すように接続電極60を形成すると、積層チップパッケージ100が製造される。接続電極60は配線用側面99aにおいて、上下に並んだ複数の端面15c同士または複数の端面16c同士を接続するよう帯状に形成する。積層チップパッケージ100は配線用側面99aに接続電極60を形成することによって製造されるが、接続電極60によって接続される端面15c、16cは表面22cよりも上方向に突出して形成されている。そして、接続電極60を形成するときは、接続電極60を形成するためのマスクパターンを正確に配置しなければならないが、そのマスクパターンの位置合わせが大まかでも積層チップパッケージ100を製造することができる。大まかな位置合わせでも、上下に並んだ端面15c同士、端面16c同士を接続する接続電極60を形成することができる。すなわち、積層チップパッケージ100では、延出端子部15a,16aが凸状に形成されているから、端面15c、16cが表面22cよりも突出した突出端面となって出現する。そのため、接続電極60を形成する際、アライメントは高精度で行わなくてもよい。したがって、直方体状のデバイスブロック99を得た後の工程を簡易にすることができ、積層チップパッケージ100の製造工程全体を簡略化することができる。したがって、積層チップパッケージ100の製造時間を短縮することができる。これにより、単位時間あたりに製造できる積層チップパッケージ100の個数を増やすことができ、積層チップパッケージ100の製造単価を低減することができる。また、半導体ウェハ1が溝部20の内側に延出している延出端子部15a、16aを有しているので、積層半導体ウェハ98を溝部20に沿って切断したときの切断面に端面15c、16cを出現させることができる。つまり、半導体ウェハ1を積層した積層半導体ウェハ98を溝部20に沿って切断すれば、端面15c、16cが得られるということである。したがって、半導体ウェハ1を用いるときはデバイス領域10につながる配線を切断面に出現させるためにわざわざ別の工程を設ける必要がない。仮に、配線電極15、16が延出端子部15a、16aを有していないとすると、溝部20に沿って切断しても配線電極15、16を切断することはできない。そのため、積層半導体ウェハ98を溝部20に沿って切断しただけでは、その切断面にデバイス領域10につながる配線を出現させることができない。したがって、そのような配線を切断面に出現させるため、別の工程を行わねばならない。しかし、半導体ウェハ1を用いるときは、積層半導体ウェハ98を溝部20に沿って切断したときの切断面に配線電極15、16の端面を出現させることができるから、配線を切断面に出現させるための工程をわざわざ行う必要がない。したがって、半導体ウェハ1を用いることによって積層チップパッケージの製造工程をいっそう簡略化することができる。また、配線電極15、16は表面絶縁層22の上に浮かび上がるようにして形成されている。そのため、切断面に端面15c、16cが出現した場合、上下に位置する端面15c、16c同士が表面絶縁層22を介在して配置されることになる。したがって、上下に位置する半導体チップ同士がショートしてしまう事態を回避することができる。したがって、半導体ウェハ1は片側側面配線を実現し得る積層チップパッケージ100を製造するのに適したものである。また、半導体ウェハ1は一部の切断面についてだけ、不良のデバイスがあるかどうかの検査を行えば済む。したがって、半導体ウェハ1を用いることによって積層チップパッケージの製造工程をよりいっそう簡略にすることもできる。変形例続いて、変形例に係る積層半導体ウェハ98Aについて説明する。前述した積層半導体ウェハ98では、8枚の半導体ウェハ1、1A~1Gすべてが電磁シールド層19を有している。しかしながら、半導体ウェハ1Gについては、図22に示したように、裏面側において、電磁シールド層19よりもデバイス領域10の方が外側に配置されているため、電磁波の影響を受けるおそれがある。そこで、積層半導体ウェハ98のように、8枚の半導体ウェハ1、1A~1Gすべてにおいて、第1の表面1aに電磁シールド層19が形成されているときは、図34に示す積層半導体ウェハ98Aとすることが好ましい。積層半導体ウェハ98Aは、積層半導体ウェハ98と比較して、電磁シールド層119とカバー絶縁層122が追加されている点で相違している。電磁シールド層119は最下位基板としての半導体ウェハ1Gの第2の表面1bに形成され、本発明における追加電磁遮蔽層としての構成を有している。この積層半導体ウェハ98Aでは、電磁シールド層119がデバイス領域10よりも外側に配置されている。そのため、裏面側から進入し得る電磁波を電磁シールド層119によって効果的に遮蔽でき、電磁波の遮蔽効果がより高められている。第2の実施の形態積層半導体ウェハ198の構造続いて、図35を参照して、本発明の第2の実施の形態に係る積層半導体ウェハ198について説明する。ここで、図35は積層半導体ウェハ198を示す図22と同様の断面図である。積層半導体ウェハ198は、積層半導体ウェハ98と比較して半導体ウェハ11を用いて製造される点で相違している。積層半導体ウェハ198は、半導体ウェハ11が複数積層されている。半導体ウェハ11は半導体ウェハ1と比較して、電磁シールド層19および電極絶縁層24の代わりに電磁シールド層119を有する点で相違している。電磁シールド層119は、電磁シールド層19と比較して、第2の表面1bに形成されている点で相違している。また、電磁シールド層119は、複数のデバイス領域10を外側から覆うのではなく、第2の表面1bの複数のデバイス領域10それぞれに対応した対応位置に形成されている点でも相違している。そして、図41に示すように、半導体ウェハ11の溝部20,21は半導体ウェハ1と同様の口広構造を有している。第1の実施の形態に係る積層半導体ウェハ98では、第1の表面1a表側に電磁シールド層19を備えた半導体ウェハ1が積層されていた。これに対し、第2の実施の形態に係る積層半導体ウェハ198では、第2の表面1b裏側に電磁シールド層119を備えた半導体ウェハ11が積層されている。積層半導体ウェハ98と、積層半導体ウェハ198は、それぞれの電磁シールド層19の形成されている場所と、電磁シールド層119の形成されている場所とが相違している。しかしながら、全体として、電磁シールド層19,119がそれぞれ均等な間隔で8枚形成されている点では共通している。そのため、双方における電磁波の遮蔽効果は同等である。また、半導体ウェハ11A~11Gについては、デバイス領域10が2枚の電磁シールド層19,119の間に挟まれているから、遮蔽効果がより効果的なものとなっている。この点も積層半導体ウェハ98と同等である。電磁シールド層119は、各デバイス領域10に応じた大きさを有し、第2の表面1bのうちの幅広部20bに対応した対応部以外の領域に形成されている。積層半導体ウェハ198では、電磁シールド層119がデバイス領域10の対応位置に形成されている。しかし、図41にも示すように、溝部20,21が幅広構造を有しているため、溝部20,21に沿って切断する際、第1の表面1a側において、切断面とデバイス領域10との間に前述の距離d11に応じた間隔を確保することができる。そのため、溝部20,21に沿って切断したときの切断面にデバイス領域10が出現することはない。したがって、電磁シールド層119がデバイス領域10の対応位置に形成されていても、切断面に電磁シールド層119が出現することはない。したがって、積層半導体ウェハ198も積層半導体ウェハ98と同様に、接続電極が電磁シールド層119に接続される事態を回避しつつ、ウェハの段階から完成後に至るまでの長期間にわたり電磁波の遮蔽効果が得られる。積層半導体ウェハ198の製造方法次に、積層半導体ウェハ198の製造方法について説明すれば、次のとおりである。積層半導体ウェハ98を製造する場合と同様の手順で溝部形成工程、絶縁層形成工程、配線電極形成工程を実行する。すると、図36に示すような処理前基板113が製造される。この処理前基板113は、処理前基板5と比較して、後に電極絶縁層24と電磁シールド層19が形成されない点で相違している。そして、配線電極形成工程を実行したあと、電磁遮蔽層形成工程を実行する。この場合、まず、処理前基板113の第1の表面1aに絶縁性の接着材を塗布して処理前基板113を台座34に固定する。続いて、処理前基板113の第2の表面1bを溝部20,21が出現するまで研摩して図36に示すように処理前基板113の厚さを薄くする。第2の表面1bを研磨した後、処理前基板113の第2の表面1bにおけるデバイス領域10に対応した領域に電磁シールド層119を形成する。電磁シールド層119は、電磁シールド層19と同様に軟磁性材を用いて例えばスパッタリングやめっき法で形成する。電磁シールド層119を形成することによって、処理前基板113は半導体ウェハ11となる。半導体ウェハ11は電磁シールド層119を有するから遮蔽層付き基板である。続いて、積層工程を実行する。積層工程では、図37に示すように別の処理前基板113Aを処理前基板113の第2の表面1b側に接着材を用いて接着する。このとき、処理前基板113と処理前基板113Aについて、双方の溝部20,21の位置、配線電極15、16の位置が揃うように位置合わせ行う。それから処理前基板113Aの第2の表面1bを溝部20,21が出現するまで研摩する。その後処理前基板113Aの第2の表面1bに電磁シールド層119を形成する。すると、処理前基板113Aは半導体ウェハ11Aとなる。引き続き、別の処理前基板113B~113Gを用意して、そのそれぞれについて、積層体の第2の表面1b側に接着してから研磨し、さらに電磁シールド層119を形成する工程を繰り返し実行する。その後、半導体ウェハ11について台座34および接着層33を除去すると積層半導体ウェハ198が製造される。そして、積層半導体ウェハ198を溝部20,21に沿って切断すると、図示はしないが積層チップパッケージを製造することができる。この積層チップパッケージは、積層チップパッケージ100と比較して、各半導体チップの裏面側のデバイス領域10に対応した対応位置に電磁シールド層119が形成されている点で異なっている。電磁シールド層119は上部絶縁層22aに対応した対応部以外の領域に形成されている。また、積層チップパッケージ198は、積層チップパッケージ100と同様に、すべての半導体チップの延出端子部15a,16aの端面が、4つの側面のうちの一つの配線用側面だけに形成されている。また、その配線用側面には接続電極が形成されている。接続電極は延出端子部15a,16aの端面同士を半導体チップすべてを跨ぐように接続している。変形例続いて、変形例に係る積層半導体ウェハ198Aについて説明する。前述した積層半導体ウェハ198では、8枚の半導体ウェハ11、11A~11Gすべてが電磁シールド層119を有している。しかしながら、半導体ウェハ11については図35に示したように、表面側において、電磁シールド層119よりもデバイス領域10の方が外側に配置されているため、電磁波の影響を受けるおそれがある。そこで、積層半導体ウェハ198のように、8枚の半導体ウェハ11、11A~1Gすべてにおいて、第2の表面1bに電磁シールド層119が形成されているときは、図38に示す積層半導体ウェハ198Aとすることが好ましい。積層半導体ウェハ198Aは、積層半導体ウェハ198と比較して、電磁シールド層29が追加されている点で相違している。電磁シールド層29は最上位基板としての半導体ウェハ11の第1の表面1aに形成され、本発明における追加電磁遮蔽層としての構成を有している。この積層半導体ウェハ198Aでは、電磁シールド層29がデバイス領域10よりも外側に配置されている。そのため、表面側から進入し得る電磁波を電磁シールド層29によって効果的に遮蔽でき、電磁波の遮蔽効果がより高められている。その他の実施の形態前述した積層半導体ウェハ98,198では、各半導体ウェハの第1の表面1aまたは第2の表面1bのいずれかに電磁シールド層19、電磁シールド層119が形成されていた。つまり、片面に遮蔽層が形成された片面遮蔽型の半導体ウェハが積層されていた。図39に示す積層半導体ウェハ199は最上位に配置されている最上位基板が半導体ウェハ1であり、最下位に配置されている最下位基板が半導体ウェハ11であり、その間には遮蔽層無し基板80が積層されている。積層半導体ウェハ199は、8枚の半導体ウェハのうち、2枚だけが遮蔽層付き基板であり、その間は遮蔽層無し基板80となっている。積層半導体ウェハ199は、最も外側に遮蔽層付き基板としての半導体ウェハ1、11が配置されている。積層半導体ウェハ199を製造するときは、初めに半導体ウェハ1を製造する。この半導体ウェハ1が電磁シールド層19を有している。そのため、半導体ウェハ1の下にたとえ遮蔽層無し基板80が積層されていても、製造途中における遮蔽効果が半導体ウェハ1の電磁シールド層19によって得られる。また、最後に積層される半導体ウェハ11が電磁シールド層119を有しているから、積層半導体ウェハ199の上下両側に電磁シールド層19、119が配置される。そのため、外側から進入し得る電磁波を遮蔽することができる。上下両側に電磁シールド層19、電磁シールド層119が形成されているため遮蔽効果が高められている。積層半導体ウェハ199のように、最上位基板および最上位基板が遮蔽層付き基板となっていれば十分な遮蔽効果が得られると考えられる。そのほか、図40に示す半導体ウェハ122のように第1の表面1aと第2の表面1bのそれぞれに電磁シールド層19、電磁シールド層119が形成されていてもよい。半導体ウェハ122のような両面に遮蔽層が形成された両面遮蔽型の半導体ウェハを積層することによって、積層半導体ウェハとすることもできる。こうすることで、電磁波の遮蔽効果をより高めることができる。その他の実施の形態半導体ウェハ1の代わりに図27に示す半導体ウェハ91を積層することによって、積層半導体ウェハとすることもできる。半導体ウェハ91は、半導体ウェハ1と比較して、デバイス領域10の代わりにデバイス領域92を有する点、配線電極16の代わりに配線電極86を有する点で相違している。また、半導体ウェハ91は、半導体ウェハ1と比較して、パッドゾーン10cが設定されていない点でも相違している。半導体ウェハ91の場合、遮蔽領域10dは延出ゾーン10bだけを除外した領域に設定されている。デバイス領域92は、デバイス領域10と比べて、配線電極15とともに、配線電極86が形成されている点で相違している。配線電極86は、Cu等の導電性の材料からなり、延出端子部86aと、矩形状の電極パッド86bとを有している。また、配線電極86は、配線電極15と同様に、延出端子部86aと電極パッド86bとがデバイス領域92の外周の一部分に沿って形成されている。こうして、デバイス領域92では、配線電極15、86がデバイス領域10と同様の配線電極群17を形成していることに加え、それらの電極パッド15b、86bのすべてをデバイス領域92の片側に寄せ集めている。こうして、デバイス領域92では、配線電極15、86が寄せ集めパッド群88を形成している。第1の実施の形態に係る半導体ウェハ1では、配線電極16の延出端子部16aがデバイス領域10を跨ぐようにして形成されていた。そのため、半導体ウェハ1では、延出端子部16aの長さをある程度の長さで確保しなければならなかった。一方、半導体ウェハ91では、延出端子部86aをデバイス領域92の外周の一部分に沿って形成しているので、延出端子部86aの長さを延出端子部16aよりも短縮することができる。半導体ウェハ91では、延出端子部86aの長さが短くなることにより、デバイス領域92へのアクセスを速く行えるようになる。また、配線電極16を形成する場合に比べて配線電極86を形成するのに要するめっき等が少量で済むようになり、コストを削減することもできる。そのほか、半導体ウェハ91は、半導体ウェハ1と同様に、片側側面配線を実現し得る積層チップパッケージの製造工程を簡略化することができる。また、各半導体ウェハ91が電磁シールド層19を有する。そのため、各半導体ウェハ91を用いて製造される積層半導体ウェハも、電磁シールド層19が接続電極60に接続される事態を回避しつつ、長期間にわたる電磁波の遮蔽効果が得られ、電磁波の影響を十分に回避できるようになっている。また、半導体ウェハ91を用いることによって、図31に示すような積層チップパッケージ102を製造することができる。積層チップパッケージ102は複数の半導体チップ151が積層されている。各半導体チップ151は電磁シールド層19を有している。半導体ウェハの製造方法半導体ウェハ91を製造するときは、配線電極15、86を形成する前までは半導体ウェハ1を製造するときと同様にする。その後、前述した延出端子部15a、86aを備える形状にして配線電極15、86を形成する。配線電極15、86は半導体ウェハ1の場合と同様の手順で形成することができる。電磁シールド層19も半導体ウェハ1の場合と同様の手順で形成することができる。図28、図29を参照して、半導体ウェハ111について説明する。第1の実施の形態に係る半導体ウェハ1では、溝部20,21が形成されていた。半導体ウェハ111は、半導体ウェハ1と比較して、溝部21が形成されてなく、溝部20だけが形成されている点で相違している。したがって、半導体ウェハ111は、複数の溝部20が一定間隔で複数本並び、溝部が互いに他の溝部と交差しないストライプ状に形成されている。次に、図30に示す半導体ウェハ112は溝部20だけが形成されている点で半導体ウェハ111と一致するが、溝部20はスクライブライン3Aの一つ置きに沿って形成されている。半導体ウェハ1では、デバイス領域10が4本の溝部20,21に接しているため、デバイス領域10の上下左右4方向が溝部20,21に接している。したがって、図23に示したように、半導体ウェハ1から製造される半導体チップ50は4つの側面が2層構造の絶縁層によって覆われている。これに対し、半導体ウェハ111では、デバイス領域10は左右2方向のみが溝部20に接している。したがって、半導体ウェハ111のような溝部がストライプ状に形成されている半導体ウェハを用いた半導体チップ55は図32のようになる。半導体チップ55は、2組の対向する側面、すなわち、側面55Aおよびその向かい側と、側面55Bおよびその向かい側とを有するが、側面55Aおよびその向かい側だけが2層構造の絶縁層によって覆われ、側面55Bおよびその向かい側は2層構造の絶縁層によって覆われていない構造になっている。また、半導体チップ55は対向する2つの側面55Aの双方に配線電極15,86の配線端面15c、86cが形成されている。図示はしないが、半導体チップ55を積層した場合、対向する2つの側面に接続電極を形成することによって積層チップパッケージが得られる。この積層チップパッケージは対向している両面に接続電極が形成され、両面配線構造になる。しかし、両面とも電磁シールド層19は出現していない。半導体ウェハ112では、デバイス領域10は左右いずれか1方向のみが溝部20に接している。そのため、半導体ウェハ112のようなスクライブラインに沿って一つ置きに溝部が形成されている半導体ウェハを用いると、半導体チップはいずれか1つの側面だけに配線電極の端面と2層構造の絶縁層が出現する。他の側面は2層構造の絶縁層で覆われていない。以上の各実施の形態では、配線電極15、16は凸状構造を有しているが、本発明は凸状構造を有していない配線電極を備えた半導体基板についても適用することができる。また、隣接する2つのデバイス領域10に、溝部を跨ぐ構造の端子部を延出端子部15a,16aの代わりに形成してもよい。さらに、スクライブ溝部は、溝部20,21のように口広構造を有していなくてもよい。以上の説明は、本発明の実施の形態についての説明であって、この発明の装置及び方法を限定するものではなく、様々な変形例を容易に実施することができる。又、各実施形態における構成要素、機能、特徴あるいは方法ステップを適宜組み合わせて構成される装置又は方法も本発明に含まれるものである。"