基板上に層間絶縁膜を形成する工程aと、前記層間絶縁膜の上に第1のハードマスク形成膜を形成する工程bと、前記第1のハードマスク形成膜に配線溝パターンを転写することにより、前記第1のハードマスク形成膜からなる第1のハードマスクを形成する工程cと、前記第1のハードマスクを用いて前記層間絶縁膜をエッチングすることにより、前記層間絶縁膜に配線溝を形成する工程dとを備え、前記工程bにおいて、前記第1のハードマスク形成膜を圧縮応力が0Pa以上且つ1000MPa以下の範囲内となるように形成する半導体装置の製造方法。前記工程bは、前記第1のハードマスク形成膜を熱処理する工程b1を含む請求項1に記載の半導体装置の製造方法。前記工程b1は、窒素雰囲気において、100°C以上且つ400°C以下の温度で熱処理を行う工程を含む請求項2に記載の半導体装置の製造方法。前記工程bは、前記第1のハードマスク形成膜をプラズマ処理する工程b2を含む請求項1に記載の半導体装置の製造方法。前記工程b2は、水素H2及び酸素O2を含む雰囲気において、100°C以上且つ400°C以下の温度でプラズマ処理を行う工程を含む請求項4に記載の半導体装置の製造方法。前記工程bよりも前に、クールダウンを行う工程をさらに備えている請求項1に記載の半導体装置の製造方法。前記第1のハードマスク形成膜は、金属膜又は金属化合物膜からなる請求項1~5のいずれか1項に記載の半導体装置の製造方法。前記工程bは、有機金属化合物を用いた化学気相堆積法又は原子層堆積法により前記第1のハードマスク形成膜を形成する工程を含む請求項1~5のいずれか1項に記載の半導体装置の製造方法。前記工程bは、反応性物理気相堆積法により前記第1のハードマスク形成膜を形成する工程を含む請求項1~5のいずれか1項に記載の半導体装置の製造方法。前記第1のハードマスク形成膜はTiNからなり、前記工程bは、N2モル分率が0.35以上で且つ0.75以下の条件において前記反応性物理気相堆積法を行う工程を含む請求項9に記載の半導体装置の製造方法。前記第1のハードマスク形成膜はTiNからなり、前記工程bは、ターゲット印加電力が0.5KW以上且つ7KW以下の条件において前記反応性物理気相堆積法を行うる工程を含む請求項9に記載の半導体装置の製造方法。前記第1のハードマスク形成膜はTiNからなり、前記工程bは、チャンバ内圧力が15mTorr以上且つ150mTorr以下の条件において前記反応性物理気相堆積法を行う工程を含む請求項9に記載の半導体装置の製造方法。前記第1のハードマスク形成膜はTiNからなり、前記工程bは、堆積温度が25°C以上且つ200°C以下の条件において前記反応性物理気相堆積法を実施する工程を含む請求項9に記載の半導体装置の製造方法。工程bは、前記第1のハードマスク形成膜の上に第2のハードマスク形成膜を積層する工程を含み、前記工程cにおいて、前記第1のハードマスク形成膜及び前記第2のハードマスク形成膜に配線溝パターンを転写することにより、前記第1のハードマスク形成膜からなる第1のハードマスク及び前記第2のハードマスク形成膜からなる第2のハードマスクを形成し、前記工程dにおいて、前記第1のハードマスク及び前記第2のハードマスクを用いて前記層間絶縁膜をエッチングすることにより、前記層間絶縁膜に配線溝を形成する請求項1~13のいずれか1項に記載の半導体装置の製造方法。前記第1のハードマスク形成膜の結晶サイズは、前記第2のハードマスク形成膜の結晶サイズより小さい請求項14に記載の半導体装置の製造方法。前記第2のハードマスク形成膜の圧縮応力は、前記第1のハードマスク形成膜の圧縮応力よりも大きい請求項14又は15に記載の半導体装置の製造方法。前記第2のハードマスク形成膜の密度は、前記第1のハードマスク形成膜の密度よりも大きい請求項14~16のいずれか1項に記載の半導体装置の製造方法。前記第2のハードマスク形成膜の密度は、4.5g/cm3以上且つ5.3g/cm3以下である請求項14~17のいずれか1項に記載の半導体装置の製造方法。前記工程dよりも後の工程において、前記第2のハードマスクは完全に除去されているか又は5nm以下である請求項14~18のいずれか1項に記載の半導体装置の製造方法。前記第1のハードマスク形成膜の反射率及び消衰係数は、それぞれ前記第2のハードマスク形成膜の反射率及び消衰係数と実質的に等しい請求項14~19のいずれか1項に記載の半導体装置の製造方法。前記第1のハードマスク形成膜及び前記第2のハードマスク形成膜は、同一元素から形成されている請求項14~20のいずれか1項に記載の半導体装置の製造方法。前記第1のハードマスク形成膜及び前記第2のハードマスク形成膜は、金属膜又は金属化合物膜からなる請求項14~21のいずれか1項に記載の半導体装置の製造方法。基板上に層間絶縁膜を形成する工程aと、前記層間絶縁膜の上に、第1のハードマスク形成膜及び第2のハードマスク形成膜をこの順で積層する工程bと、前記第1のハードマスク形成膜及び前記第2のハードマスク形成膜に配線溝パターンを転写することにより、前記第1のハードマスク形成膜からなる第1のハードマスク及び前記第2のハードマスク形成膜からなる第2のハードマスクを形成する工程cと、前記第1のハードマスク及び前記第2のハードマスクを用いて前記層間絶縁膜をエッチングすることにより、前記層間絶縁膜に配線溝を形成する工程dとを備え、工程bにおいて、前記第1のハードマスク形成膜の結晶サイズは前記第2のハードマスク形成膜の結晶サイズより小さくなるように形成されている半導体装置の製造方法。前記工程dよりも後に、前記配線溝内に導電材料からなる配線を形成する工程eをさらに備えている請求項1~23のいずれか1項に記載の半導体装置の製造方法。前記導電材料はCuを含む請求項24に記載の半導体装置の製造方法。前記工程dは、前記層間絶縁膜を含む分離部を介して互いに隣り合うように配置された少なくとも3つの前記配線溝を形成する工程を含む請求項1~25のいずれか1項に記載の半導体装置の製造方法。前記層間絶縁膜は、比誘電率が2.5であるシリコンオキシカーバイド膜と比誘電率が3.0であるシリコンオキシカーバイド膜との積層膜を含む請求項1~26のいずれか1項に記載の半導体装置の製造方法。基板上に層間絶縁膜を形成する工程aと、前記層間絶縁膜上にハードマスク形成膜を形成する工程bと、前記ハードマスク形成膜に熱処理又はプラズマ処理を実施する工程cと、前記工程cよりも後に、前記ハードマスク形成膜に配線溝パターンを転写することにより、前記ハードマスク形成膜からなるハードマスクを形成する工程dと、前記ハードマスクを用いて前記層間絶縁膜をエッチングすることにより、前記層間絶縁膜に配線溝を形成する工程eとを備えている半導体装置の製造方法。しかしながら、本願発明者らが鋭意検討を重ねたところ、従来のハードマスクを用いる半導体装置の製造方法には、次のような問題があることが明らかとなった。半導体装置の微細化及び層間絶縁膜の低誘電率化を進めた場合、ハードマスクにより生じる応力のため、層間絶縁膜からなる分離部が変形しやすくなる。このため、配線用導電材料を配線溝へ埋め込む際に埋め込み不良が発生しやすくなり、その結果、半導体装置の歩留まり及び信頼性が低下する。本開示は、層間絶縁膜からなる分離部の変形を抑制し、配線用導電材料の埋め込み不良が生じにくい半導体装置の製造方法を実現できるようにすることを目的とする。例示する第1の半導体装置の製造方法は、基板上に層間絶縁膜を形成する工程aと、層間絶縁膜の上に第1のハードマスク形成膜を形成する工程bと、第1のハードマスク形成膜に配線溝パターンを転写することにより、第1のハードマスク形成膜からなる第1のハードマスクを形成する工程cと、第1のハードマスクを用いて層間絶縁膜をエッチングすることにより、層間絶縁膜に配線溝を形成する工程dとを備え、工程bにおいて、第1のハードマスク形成膜を圧縮応力が0Pa以上且つ1000MPa以下の範囲内となるように形成する。第1の半導体装置の製造方法において、工程bは、第1のハードマスク形成膜を熱処理する工程b1を含んでいればよい。この場合において、工程b1は、窒素雰囲気において、100°C以上且つ400°C以下の温度で熱処理を行う工程を含むことが好ましい。第1の半導体装置の製造方法において、工程bは、第1のハードマスク形成膜をプラズマ処理する工程b2を含んでいてもよい。この場合において、工程b2は、水素H2及び酸素O2を含む雰囲気において、100°C以上且つ400°C以下の温度でプラズマ処理を行う工程を含むことが好ましい。第1の半導体装置の製造方法は、工程bよりも前に、クールダウンを行う工程をさらに備えていてもよい。第1の半導体装置の製造方法において、第1のハードマスク形成膜は、金属膜又は金属化合物膜からなることが好ましい。第1の半導体装置の製造方法において、工程bは、有機金属化合物を用いた化学気相堆積法又は原子層堆積法により第1のハードマスク形成膜を形成する工程を含んでいてもよい。この場合において、工程bは、反応性物理気相堆積法により第1のハードマスク形成膜を形成する工程を含んでいてもよい。この場合において、第1のハードマスク形成膜はTiNからなり、工程bは、N2モル分率が0.35以上で且つ0.75以下の条件において反応性物理気相堆積法を行う工程を含んでいてもよい。また、第1のハードマスク形成膜はTiNからなり、工程bは、ターゲット印加電力が0.5KW以上且つ7KW以下の条件において反応性物理気相堆積法を行うる工程を含んでいてもよい。また、第1のハードマスク形成膜はTiNからなり、工程bは、チャンバ内圧力が15mTorr以上且つ150mTorr以下の条件において反応性物理気相堆積法を行う工程を含んでいてもよい。また、第1のハードマスク形成膜はTiNからなり、工程bは、堆積温度が25°C以上且つ200°C以下の条件において反応性物理気相堆積法を実施する工程を含んでいてもよい。第1の前半導体装置の製造方法において、工程bは、第1のハードマスク形成膜の上に第2のハードマスク形成膜を積層する工程を含み、工程cにおいて、第1のハードマスク形成膜及び第2のハードマスク形成膜に配線溝パターンを転写することにより、第1のハードマスク形成膜からなる第1のハードマスク及び第2のハードマスク形成膜からなる第2のハードマスクを形成し、工程dにおいて、第1のハードマスク及び第2のハードマスクを用いて層間絶縁膜をエッチングすることにより、層間絶縁膜に配線溝を形成してもよい。第1の半導体装置の製造方法において、第1のハードマスク形成膜の結晶サイズは、第2のハードマスク形成膜の結晶サイズより小さいことが好ましい。第1の半導体装置の製造方法において、第2のハードマスク形成膜の圧縮応力は、第1のハードマスク形成膜の圧縮応力よりも大きいことが好ましい。第1の半導体装置の製造方法において、第2のハードマスク形成膜の密度は、第1のハードマスク形成膜の密度よりも大きいことが好ましい。第1の半導体装置の製造方法において、第2のハードマスク形成膜の密度は、4.5g/cm3以上且つ5.3g/cm3以下であることが好ましい。第1の半導体装置の製造方法において、工程dよりも後の工程において、第2のハードマスクは完全に除去されているか又は5nm以下であることが好ましい。第1の半導体装置の製造方法において、第1のハードマスク形成膜の反射率及び消衰係数は、それぞれ第2のハードマスク形成膜の反射率及び消衰係数と実質的に等しいことが好ましい。第1の半導体装置の製造方法において、第1のハードマスク形成膜及び第2のハードマスク形成膜は、同一元素から形成されていてもよい。第1の半導体装置の製造方法において、第1のハードマスク形成膜及び第2のハードマスク形成膜は、金属膜又は金属化合物膜からなることが好ましい。例示する第2の半導体装置の製造方法は、基板上に層間絶縁膜を形成する工程aと、層間絶縁膜の上に、第1のハードマスク形成膜及び第2のハードマスク形成膜をこの順で積層する工程bと、第1のハードマスク形成膜及び第2のハードマスク形成膜に配線溝パターンを転写することにより、第1のハードマスク形成膜からなる第1のハードマスク及び第2のハードマスク形成膜からなる第2のハードマスクを形成する工程cと、第1のハードマスク及び第2のハードマスクを用いて層間絶縁膜をエッチングすることにより、層間絶縁膜に配線溝を形成する工程dとを備え、工程bにおいて、第1のハードマスク形成膜の結晶サイズは第2のハードマスク形成膜の結晶サイズより小さくなるように形成されている。第1及び第2の半導体装置の製造方法は、工程dよりも後に、配線溝内に導電材料からなる配線を形成する工程eをさらに備えていてもよい。この場合において、導電材料はCuを含むことが好ましい。第1及び第2の半導体装置の製造方法において、工程dは、層間絶縁膜を含む分離部を介して互いに隣り合うように配置された少なくとも3つの配線溝を形成する工程を含んでいてもよい。第1及び第2の半導体装置の製造方法において、層間絶縁膜は、比誘電率が2.5であるシリコンオキシカーバイド膜と比誘電率が3.0であるシリコンオキシカーバイド膜との積層膜を含んでいてもよい。例示する第3の半導体装置の製造方法は、基板上に層間絶縁膜を形成する工程aと、層間絶縁膜上にハードマスク形成膜を形成する工程bと、ハードマスク形成膜に熱処理又はプラズマ処理を実施する工程cと、工程cよりも後に、ハードマスク形成膜に配線溝パターンを転写することにより、ハードマスク形成膜からなるハードマスクを形成する工程dと、ハードマスクを用いて層間絶縁膜をエッチングすることにより、層間絶縁膜に配線溝を形成する工程eとを備えている。本開示の半導体装置の製造方法によれば、半導体装置が微細化されても、多層配線構造における層間絶縁膜からなる分離部の変形を抑制して配線用導電材料の埋め込み不良を防止できる。その結果、半導体装置の歩留まり及び信頼性を改善できる。まず、本願発明者らが見出した、多層配線構造を有する半導体装置の製造方法において生じる問題について説明する。問題点を評価するために用いた多層配線構造を有する半導体装置の製造方法は以下の通りである。まず、図27aに示すように、半導体基板図示せずの表面に絶縁膜1を堆積した後、フォトリソグラフィー及びドライエッチングにより絶縁膜1の内部に配線溝2を形成する。次に、図27bに示すように、絶縁膜1の表面及び配線溝2の内部にバリア膜3及び銅Cu膜4を堆積した後、配線溝2からはみ出したバリア膜3及びCu膜4を化学機械研磨CMP:ChmicalMechanicalPolishingにより除去する。これにより、配線溝2内におけるバリア膜3及びCu膜4からなる下層配線5が形成される。次に、図27cに示すように、絶縁膜1及び下層配線5の表面に、炭化ケイ素SiC膜6、シリコンオキシカーバイドSiOC膜7、酸化シリコンSiO2膜8、及び窒化チタンTiN膜9を順に堆積する。次に、図28aに示すように、TiN膜9の表面にレジスト10を堆積した後、リソグラフィーによりレジスト10に配線溝パターン11を転写する。次に、図28bに示すように、レジスト10をマスクとしてTiN膜9をエッチングした後、レジスト10を除去する。次に、図28cに示すように、SiO2膜8及びTiN膜9の表面にレジスト12を堆積した後、リソグラフィーによりレジスト12にビアパターン13を転写する。次に、図29aに示すように、レジスト12をマスクとしてSiO2膜8及びSiOC膜7をエッチングした後、レジスト12を除去する。次に、図29bに示すように、TiN膜9をマスクとしてSiO2膜8、SiOC膜7及びSiC膜6をエッチングすることにより、配線溝14及びビアホール15を形成する。この場合のTiN膜9のように、レジスト以外の材料で形成されているマスクを一般的にハードマスクと呼ぶ。次に、図29cに示すように、TiN膜9の表面、配線溝14の内部及びビアホール15の内部に、バリア膜16及びCu膜17を順に堆積する。次に、図30に示すように、Cu膜17とバリア膜16のうち配線溝14からはみ出した部分、及び、TiN膜9とSiO2膜8をCMPにより除去する。これにより、配線溝14内におけるバリア膜16及びCu膜17からなる上層配線18、及びビアホール15内におけるバリア膜16及びCu膜17からなるビア19が形成される。図31は、図27cの工程で堆積されるTiN膜9の応力を測定した結果を示している。図31に示すように、TiN膜9は非常に高い圧縮応力-1400MPa程度を有していることが明らかとなった。TiN膜9が圧縮応力を有している状態とは、TiN膜9が、SiOC膜7又はSiO2膜8から受ける外力により、平衡状態よりも縮んでいる状態である。言い換えると、TiN膜9自体がこの外力に対抗して膨張して、SiOC膜7又はSiO2膜8を変形させるポテンシャルを有している状態である。このように、TiN膜9に非常に高い圧縮応力が存在すると、半導体装置の製造工程において、パターン形成等に大きな影響を与えることが懸念される。TiN膜9のひずみεは、[ヤング率E]=[応力σ]/[ひずみε]の関係式を利用して求めることができる。TiN膜9のヤング率Eを、文献値に基づいて300GPaとすると、圧縮応力σが-1400MPaの場合の歪みεは、[ひずみε]=[応力σ-1400MPa]/[ヤング率E300GPa]により、-0.0046となる。つまり、図27cの工程において堆積されるTiN膜9は、ストレスが0の場合における基準値から0.46縮小している。従って、TiN膜9に生じている圧縮応力を緩和するためには、TiN膜9の膜厚方向と垂直な方向にTiN膜9を0.46膨張させる必要がある。次に、TiN膜9の圧縮応力が、半導体装置の製造工程におけるパターン形成に与える影響について説明する。図32a~dは、半導体装置において配線溝14a~14cに隣接して分離部20a~20cが形成されており、このうち、配線溝14aと分離部20a、配線溝14bと分離部20b、及び配線溝14cと分離部20cが、それぞれ隣接するように配置されている部分を示している。また、分離部20bは設計ルールで許容された最小の幅例えば60nmで形成され、分離部20a及び分離部20cはそれより広い幅例えば300nmで形成されている。半導体装置におけるこのような構造部分において、TiN膜9の圧縮応力が小さい場合は、図32a及びcに示すように、分離部20bは正常に形成されている。しかし、TiN膜9の圧縮応力が大きい場合は、図32b及びdに示すように、分離部20a及び20cにおけるTiN膜9は、矢印20Sで示す通り、配線溝14a及び14cが延伸する図面の上下方向に大きく膨張し、圧縮応力を緩和しようとする。このような膨張の影響により、矢印20Tで示す通り、分離部20bは配線溝14bの内側に向かって変形するため、配線溝14bの寸法が縮小し、配線溝14bの寸法が設定値より小さく仕上がる。従って、図29cの工程において、Cu膜17の埋め込み不良が発生し、その結果、半導体装置の歩留まり及び信頼性が低下する。図33~図35は、これらの課題を実際に確認した例を示している。図33a及びbは、それぞれ図28b及び図29bの工程において、半導体基板の表面を走査型電子顕微鏡SEMにより観察した結果を示している。また、図33cはbの23rの部分を拡大して示している。図33aに示すように、図28bの工程で観察を行ったSEM像においては、各部位の形状の端部白く観察される部分の太さはほぼ一定である。一方、図33b及びcに示すように図29bの工程で観察を行ったSEM像においては、特定の領域23rにおける分離部20において、その端部白く観察される部分の幅が拡大していることが分かる。図34は、図33において観察された端部の拡大の原因を調査するため、図29cの工程において図33に対応する領域の観察を行った断面の透過型電子顕微鏡TEM像を示している。図34から分かるように、TiN膜9の圧縮応力により分離部20bが内側に傾くように変形している。図33において観察された端部の拡大は、分離部20bの変形により配線溝14の側壁が上方から観察しやすくなった結果であると考えられる。図35a及びbは、それぞれ図29b及び図30の工程において図33に対応する領域の観察を行ったSEM像を示している。図35bから分かるように、分離部20bの変形が発生した部分において、Cu膜17の埋め込み不良が発生し、ボイドが発生している。さらに、本願発明者らは、製造工程中における半導体装置を詳細に調べ、Cu膜17の埋め込み不良が発生する条件について検討した。まず、Cu膜17の埋め込み不良は、SiOC膜7を比誘電率kが2.5のSiOC膜と比誘電率kが3.0のSiOC膜とをこの順に積層した膜を用いた場合に発生した。一方、比誘電率kが3.0のSiOC膜を単層で用いた場合には発生しなかった。これは、比誘電率kが2.5のSiOC膜のヤング率は8MPaであるのに対し、比誘電率kが3.0のSiOC膜のヤング率は20MPaであり、後者に比べて前者の方が変形しやすいためであると考えられる。つまり、Cu膜17の埋め込み不良はSiOC膜の低誘電率化に伴って発生するものであると言える。また、図35a及びbの比較から明らかなように、図30の工程後に、Cu膜17には埋め込み不良、つまり、ボイドが発生した。より具体的に検討したところ、図29bの工程後に図36に示すような構造となっている領域において、Cu膜17の埋め込み不良が発生することが明らかとなった。図36に示す構造は、設計ルールの最小の幅Lで設計された配線溝14d1と、それ以上の幅の配線溝14d2とを含む配線溝14dと、配線溝14d1を挟むように配線溝14d1から距離Lだけ離れた位置に配置された配線溝14e及び配線溝14fと、配線溝14e又は配線溝14fに隣接し、配線溝14dの延伸方向と平行な方向に20L以上の長さを有する分離部20dとを含んでいる。このような構造において埋め込み不良が発生するのは、分離部20dが配線溝14dの延伸方向と平行な方向に膨張して、配線溝14d1と配線溝14eとの間の分離部20e、又は配線溝14d1と配線溝14fとの間の分離部20fを変形させるためであると考えられる。埋め込み不良は、図36に示すように、配線溝14e及び配線溝14fの長さが20L以下である場合に特に発生しやすいことが判明した。これは、分離部20e又は分離部20fの曲率半径が大きくなり、応力集中が顕著となることにより、分離部20e及び分離部20fの変形が大きくなるためであると考えられる。但し、設計ルールの最小の幅Lが60nmよりも大きい半導体装置の構造においては、Cu膜17の埋め込み不良は発生せず、設計ルールの最小の幅Lが60nm以下の半導体装置の構造においては、Cu膜17の埋め込み不良が発生する。このことから、Lの値が小さくなると、分離部20e又は分離部20fの変形の影響を大きく受けて、Cu膜17の埋め込みが困難となると考えられる。従って、Cu膜の埋め込み不良は、半導体装置の微細化に伴って顕著になると考えられる。このような分離部の変形による埋め込み不良の問題は、応力シミュレーションによっても再現されることを確認している。図37a及びbは、図29bの工程における応力シミュレーションの条件及び結果を示している。図37a及びbから分かるように、TiN膜9の圧縮応力によって中央の2つの分離部20が変形応力印加による表示色変化に対応し、配線溝14が縮小する現象が再現されている。シミュレーション条件を適切に設定することにより、任意の形状に対してこの現象が再現可能である。これらの検討結果に基づいた埋め込み不良が生じにくい半導体装置の製造方法について、実施形態により説明する。なお、以下の各実施形態は、図面及び詳細な説明をもって本発明の技術的思想を明確に説明するものであり、当該技術分野における当業者であれば、本発明の好ましい実施例を理解した後に、本発明が開示する技術により、変更及び付加を加えることが可能であり、これは本発明の技術的思想及び範囲を逸脱するものではない。第1の実施形態以下に、第1の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。まず、図1aに示すように、半導体基板図示せずの表面に絶縁膜101を堆積した後、フォトリソグラフィー及びドライエッチングにより絶縁膜101の内部に配線溝102を形成する。次に、図1bに示すように、絶縁膜101表面及び配線溝102内部にバリア膜103及び銅Cu膜104を順に堆積した後、配線溝102からはみ出したバリア膜103及びCu膜104をCMPにより除去する。これにより、配線溝102内におけるバリア膜103及びCu膜104からなる下層配線105が形成される。次に、図1cに示すように、絶縁膜101及び下層配線105の上に、下層の層間絶縁膜として炭化ケイ素SiC膜106、上層の層間絶縁膜としてシリコンオキシカーバイドSiOC膜107、下層のハードマスク形成膜として酸化シリコンSiO2膜108及び上層のハードマスク形成膜として金属膜109をこの順に堆積する。なお、本実施形態では、SiC膜106として、炭化窒化シリコンSiCN膜及び酸化炭化シリコンSiCO膜をこの順に積層した膜を用いている。また、SiOC膜107として、比誘電率kの値が2.5のSiOC膜と比誘電率kの値が3.0のSiOC膜とをこの順に積層した膜を用いている。SiOC膜107を構成する膜の比誘電率kの値は、先に説明したCu膜の埋め込み不良が発生する条件に該当する値となっている。また、ハードマスク形成膜である金属膜109として、圧縮応力が600MPaのTiN膜を用いている。なお、金属膜109の望ましい形態については、後に詳しく説明する。次に、図2aに示すように、金属膜109の表面にレジスト110を堆積した後、リソグラフィーにより、レジスト110に配線溝パターン111を転写する。本実施形態では、レジスト110として、下層のBARCBottomAntiReflectionCoating及び上層のレジストからなる2層レジストを用いている。また、設計ルールとして、配線溝パターン111の最小幅及び最小間隔を60nmに設定している。次に、図2bに示すように、レジスト110をマスクに用いて金属膜109をエッチングした後、レジスト110を除去する。次に、図2cに示すように、SiO2膜108及び金属膜109の表面にレジスト112を堆積した後、リソグラフィーにより、レジスト112にビアパターン113を転写する。なお、本実施形態では、レジスト112として、下層レジスト、SiO2層及び上層レジストからなる3層レジストを用いている。次に、図3aに示すように、レジスト112をマスクに用いてSiO2膜108及びSiOC膜107をエッチングした後、図3bに示すように、レジスト112を除去する。次に、図3cに示すように、パターニングした金属膜109をハードマスクとしてSiO2膜108、SiOC膜107及びSiC膜106をエッチングすることにより、配線溝114及びビアホール115を形成する。次に、図4aに示すように、金属膜109の表面、配線溝114の内部、ビアホール115の内部にバリア膜116及びCu膜117を堆積する。次に、図4bに示すように、Cu膜117及びバリア膜116のうち配線溝114からはみ出した部分並びに金属膜109及びSiO2膜108をCMPにより除去する。これにより、配線溝114内におけるバリア膜116及びCu膜117からなる上層配線118及びビアホール115内におけるバリア膜116及びCu膜117からなるビア119が形成される。以下に、図1cの工程において堆積するハードマスク形成膜である金属膜109について、詳しく説明する。先に説明したように、従来の半導体装置の製造方法においては、ハードマスクとなるTiN膜は非常に高い圧縮応力-1400MPa程度を有しており、半導体装置の製造工程において、パターン形成等に大きな影響を与えるおそれがある。そこでまず、本実施形態に係る半導体装置の製造方法における金属膜109の応力の影響について検討を行った。金属膜109の応力の影響については、図5a及びbに示すような構造を用いて検討した。図5a及びbに示すように、配線溝の延伸方向の長さが比較的長い中央部の配線溝121を挟むように、配線溝の延伸方向の長さが比較的短い2つの配線溝120が分離部122金属膜109、SiO2膜108、SiOC膜107を挟んで配置されている。なお、図5a及びbに示す構造部分を用いて検討した理由は、分離部の変形によるCu膜の埋め込み不良が、図32~図35のような半導体装置の構造部分、さらには、図36において説明した半導体装置の構造部分において発生するからである。検討の結果、金属膜109の応力が-1000MPa~0Pa圧縮応力として0Pa以上且つ1000MPa以下の範囲内に存在するように設定することにより、従来の半導体装置の製造方法において生じるCu膜の埋め込み不良等の問題を解決できることが明らかとなった。図6は、本実施形態における金属膜109の応力と図5a及びbに示した分離部122の変形量との関係を示している。図6に示すように、金属膜109の圧力と分離部122の変形量との間には直線関係が成立していることが分かる。別途、金属膜109の応力とCu膜117の埋め込み不良の関係を調査したところ、圧縮応力が1400MPaの場合には、配線溝14bの内部でCu膜117の埋め込み不良が認められた図中×印。これに対し、圧縮応力が1000MPaの場合には、Cu膜117の埋め込み不良が認められなかった図中○印。このことから、圧縮応力が1000MPa以下であれば、分離部122の変形はさらに小さくなり、Cu膜117の埋め込み不良は発生しないと推定される。一方、金属膜109の応力が0Paを超えて引張応力になると、図6のメカニズムによれば分離部122は反対の方向に傾くように変形すると推定される。この場合、図5a及びbにおいて、配線溝121ではなく、配線溝120の内部で埋め込み不良が発生することになる。図6に示す金属膜109の応力と分離部122の変形量との関係、すなわち、金属膜109の応力が圧縮応力であってCu膜117の埋め込み不良が発生しない分離部122の変形量と同じ変形量変形量6aとなる金属膜109の引張応力であればCu膜117の埋め込み不良が発生しない関係が存在すると考えられる。従って、このような埋め込み不良は、金属膜109の応力が0Paを超えて引張応力になった時点で発生すると予測される。以上の結果から、Cu膜117の埋め込み不良を防止するためには、金属膜109の応力を0Pa以上且つ1000MPa以下の圧縮応力の範囲に設定することが望ましいことが分かる。さらに好ましくは、分離部122の変形量がゼロとなるように、金属膜109の応力を適切に設定すればよい。図5a及びb並びに図6の例では、金属膜109の圧縮応力を500MPa強に設定することにより、分離部122の変形量をゼロにできることが分かる。この点を考慮して、本実施形態では、金属膜109として、圧縮応力が600MPaのTiN膜を用いている。なお、分離部122の変形量がゼロになる金属膜109の圧縮応力が0Paではないのは、SiOC膜107及びSiO2膜108の応力も分離部122の変形に関係しているためであると考えられる。次に、金属膜109の膜厚の望ましい形態について詳しく説明する。金属膜109は、図3cの工程において、エッチングに用いるマスクの主体となる膜である。ここで、配線溝114の良好な加工形状を得るために、金属膜109の膜厚は、10nm以上且つ50nm以下の範囲内に設定することが望ましい。膜厚が10nmよりも薄いと、図3cの工程でのエッチングに伴い、金属膜109が大きく変形し、配線溝114の幅が異常に広がるなどの不具合が発生するからである。また、膜厚が50nmよりも厚いと、図3cの工程において、Cu膜117を配線溝114に完全に埋め込むことができなくなるか、図4bの工程において、金属膜109を完全に除去できなくなるなどの不具合が発生するからである。次に、金属膜109の堆積方法について詳しく説明する。第1の例として、金属膜109の成膜時の窒素N2流量をパラメータとして検討した結果について説明する。図7は、反応性スパッタ法等の反応性物理気相堆積法PVD:PhysicalVaporDeposition法によりTiN膜を堆積する場合におけるN2モル分率=N2流量/Ar流量N2流量とTiN膜の応力との関係を調査した結果を示している。図7に示すように、N2モル分率が0.75以下になると、TiN膜の圧縮応力が好ましい1000MPa以下になることが分かる。従って、金属膜109としては、N2モル分率を0.75以下として反応性PVD法を用いてTiN膜を堆積することが好ましい。また、本実施形態では、反応性PVD法により、圧縮応力が600MPaのTiN膜を堆積している。なお、N2モル分率を低くするとTiN膜の応力が低下するのは、TiN膜に含まれるNの量が減少することにより、TiN膜の膜質がTi膜の膜質に近付くためであると考えられる。図7に示すように、N2モル分率が0.35より小さくなるとTiN膜の圧縮応力が0Paより小さくなってしまうため、金属膜109としてはN2モル分率を0.35以上、0.75以下として反応性PVD法を用いてTiN膜を堆積することが好ましい。このようにして成膜したTiN膜の膜質について調査した結果を以下に述べる。図8は、X線回折XRD:XRayDiffractionにより結晶性を評価した結果を示している。図8においてa及びbは、それぞれはN2モル分率を0.96及び0.64において成膜した場合のTiN膜の結晶性を示している。図8に示すようにN2モル分率を0.96とした場合には、TiN200に優先配向している。これに対し、N2モル分率を0.64とした場合には、Ti101に優先配向しており膜質がTi膜に近いことが分かる。図9はTEMによりTiN膜の形状を観察結果した結果を示している。図9a及びdに示すようにN2モル分率を0.96として成膜した場合のTiN膜は結晶粒径が大きい一般的に観察される構造である。一方、図9b及びeに示すようにN2モル分率を0.64として成膜したTiN膜は非常に結晶粒径が小さい構造を有している。図10はX線光電子分光XPS:XrayPhotoelectronSpectroscopyにより膜中の元素濃度を測定した結果を示している。図10においてaに示すN2モル分率を0.96として成膜した場合のTiN膜はTiとNの比率がほぼ1:1であり、金属間化合物を形成している。一方、図10においてbに示すN2モル分率を0.64として成膜したTiN膜はNに対してTiの比率が高く、Ti-richな膜となっている。次に、金属膜109を成膜する際のターゲット印加電力をパラメータとして検討した結果について説明する。図11は、反応性PVD法によりTiN膜を堆積する場合におけるターゲット印加電力とTiN膜の応力との関係を示している。図11に示すように、ターゲット印加電力が7kW以下になると、TiN膜の圧縮応力が好ましい1000MPa以下になることが分かる。従って、TiN膜からなる金属膜109は、ターゲット印加電力を7kW以下として反応性PVD法を用いて堆積することが好ましい。本実施形態では、ターゲット印加電力を3kWに設定し、反応性PVD法により、圧縮応力が600MPaのTiN膜を堆積している。なお、ターゲット印加電力を低くするとTiN膜の応力が低下するのは、半導体基板の表面に飛来するTiN粒子のエネルギーが低下することにより、堆積されるTiN膜の結晶粒径が小さくなるためであると考えられる。なお、ターゲット印加電力を低く設定しすぎると、TiN膜の成膜速度が著しく下がるため、半導体装置の製造コストを増大させる。また、TiN膜の結晶粒径が小さくなり、結晶粒界の表面積が大きくなる結果、TiN膜が酸素や水分を吸着しやすくなる。このため、後続の工程で半導体基板が加熱されたときに、吸着された酸素や水分が放出され、後の工程の制御性を低下させる。これらの点から、ターゲット印加電力は、0.5kW以上に設定することが好ましい。以下に、得られたTiN膜の膜質について具体例を説明する。図8においてaで示すライン及びcで示すラインは、それぞれターゲット印加電力を19kW及び3kWとして成膜したTiN膜のXRD測定の結果である。図8に示すように、ターゲット印加電力を3kWとして成膜したTiN膜は、ターゲット印加電力を19kWとして成膜したTiN膜と比べて、ピーク強度が弱く、結晶性が低いことが明らかである。ターゲット印加電力を3kWとして成膜したTiN膜の結晶構造は、図9c及びfに示すように、針状結晶を有する構造になっている。図10においてa及びcは、それぞれターゲット印加電力を19kW及び3kWとして成膜したTiN膜のXPS測定の結果を示している。図10に示すようにターゲット印加電力を3kWとして成膜したTiN膜は、TiとNとの比率がほぼ1:1である。TiとNの比率は、ターゲット印加電力を19kWとして成膜したTiN膜とほぼ同じであるが、ターゲット印加電力19kWで成膜したTiN膜と比較して酸素濃度が増加している。この要因は、TiN膜の結晶粒径が小さくなり結晶粒界の表面積が大きくなったために酸素が吸着したと考えられる。但し、このときの吸着酸素はTiN膜の成膜工程及びその後の工程の制御性に影響を与える程ではない。なお、ターゲット印加電圧を3kWとして成膜する際のN2モル分率は0.96に設定している。金属膜109の堆積方法として、以上説明した2つの堆積条件の他、例えば、チャンバ内圧力を15mTorr約2Pa以上且つ150mTorr約20Pa以下に設定した反応性PVD法、堆積温度を25°C以上且つ200°C以下に設定した反応性PVD法、有機金属化合物を用いた化学気相堆積法CVD法又は原子層堆積法ALD法等により、0Pa以上且つ1000MPa以下の圧縮応力を有するTiN膜を堆積することができる。次に、図2bに示すハードマスクエッチングの望ましい形態について、詳しく説明する。本実施形態のように、SiOC膜107と金属膜109の間にSiO2膜108が堆積されている場合、ハードマスクエッチングは、SiO2膜108が露出した段階で終了させることが望ましい。これは、図2bの工程の後もSiOC膜107が露出していないようにすることで、レジスト110を除去する際のアッシング処理として、広く普及している酸素O2プラズマ処理が使用可能となるからである。なお、SiOC膜107と金属膜109の間にSiO2膜108が堆積されていなくても構わないが、この場合には、ハードマスクエッチングはSiOC膜107が露出した段階で速やかに終了させ、SiOC膜107を変質させないガス系Heガス又はH2ガスなどを用いてレジスト110を除去することが望ましい。次に、図3aに示すビアホールエッチングの望ましい形態について、詳しく説明する。図3aに示すビアホールエッチングの際には、レジスト112に加えて、金属膜109もマスクとして用いることが望ましい。これにより、図3aに示すように、リソグラフィーの際の合わせズレにより配線溝パターン111からビアパターン113がはみ出した場合においても、金属膜109がマスクとして機能するため、はみ出しの影響を最小限に抑えることができる。本実施形態の半導体装置の製造方法によれば、金属膜109の圧縮応力を十分に小さく設定できるため、図31~34を用いて説明したような分離部の変形を抑制することができる。このため、本実施形態では、図35に示した領域にて発生したようなCu膜の埋め込み不良を防止することができる。その結果、半導体装置の歩留まり及び信頼性を改善できる。第2の実施形態第1の実施形態は単層の金属膜109を用いる例を示したが、第2の実施形態は、金属膜123及び金属膜124の積層膜を用いている。その他の構成については第1の実施形態と同様である。第2の実施形態の半導体装置の製造方法は、まず、図12aに示すように、半導体基板図示せずの表面に絶縁膜101を堆積した後、フォトリソグラフィー及びドライエッチングにより絶縁膜101の内部に配線溝102を形成する。次に、図12bに示すように、絶縁膜101表面及び配線溝102内部にバリア膜103及びCu膜104を順に堆積した後、配線溝102からはみ出したバリア膜103及びCu膜104をCMPにより除去する。これにより、配線溝102内におけるバリア膜103及びCu膜104からなる下層配線105が形成される。次に、図12cに示すように、絶縁膜101及び下層配線105の表面に、下層の層間絶縁膜としてSiC膜106、上層の層間絶縁膜としてSiOC膜107、下層のハードマスク形成膜としてSiO2膜108並びに上層のハードマスク形成膜として金属膜123第1のハードマスク形成膜及び金属膜124第2のハードマスク形成膜をこの順に堆積する。なお、本実施形態では、SiC膜106として、SiCN膜及びSiCO膜をこの順に積層した膜を用いている。また、SiOC膜107として、比誘電率kの値が2.5のSiOC膜と比誘電率kの値が3.0のSiOC膜とをこの順に積層してなる膜を用いている。このような比誘電率kの値をそれぞれ有する積層膜からなるSiOC膜を用いるのは、第1の実施形態で説明したのと同様の理由である。また、金属膜123として、圧縮応力が600MPa、密度が4.4g/cm3、膜厚が20nmのTiN膜を用いており、金属膜124として、圧縮応力が1400MPa、密度が4.9g/cm3、膜厚が10nmのTiN膜を用いている。なお、後に詳しく説明するように、金属膜123についてはその圧縮応力の設定が重要であり、金属膜124についてはその密度の設定が重要である。次に、図13aに示すように、金属膜124の表面にレジスト110を堆積した後、リソグラフィーによりレジスト110に配線溝パターン111を転写する。本実施形態では、レジスト110として下層のBARC及び上層のレジストからなる2層レジストを用いている。また、設計ルールとして、配線溝パターン111の最小幅及び最小間隔を60nmに設定している。次に、図13bに示すように、レジスト110をマスクに用いて金属膜124及び金属膜123をエッチングした後、レジスト110を除去する。次に、図13cに示すように、SiO2膜108及び金属膜124の表面にレジスト112を堆積した後、リソグラフィーによりレジスト112にビアパターン113を転写する。なお、本実施形態では、レジスト112として、下層レジスト、SiO2層及び上層レジストからなる3層レジストを用いている。次に、図14aに示すように、レジスト112をマスクに用いてSiO2膜108及びSiOC膜107をエッチングした後、図11bに示すように、レジスト112を除去する。次に、図14cに示すように、金属膜123及び金属膜124をマスクとしてSiO2膜108、SiOC膜107及びSiC膜106をエッチングすることにより、配線溝114及びビアホール115を形成する。このエッチングに伴い、金属膜124の膜厚は10nmから2nmに減少している。次に、図15aに示すように、金属膜124の表面、配線溝114の内部、ビアホール115の内部にバリア膜116及びCu膜117を堆積する。次に、図15bに示すように、Cu膜117とバリア膜116のうち配線溝114からはみ出した部分並びに金属膜124、金属膜123及びSiO2膜108をCMPにより除去する。これにより、配線溝114内におけるバリア膜116及びCu膜117からなる上層配線118及びビアホール115内におけるバリア膜116及びCu膜117からなるビア119が形成される。以下に、図12cの工程で堆積される金属膜123及び金属膜124について、以下に詳しく説明する。本実施形態では、図12cの工程において金属膜123及び金属膜124の積層膜を用いていることにより、図13aの工程において配線溝パターン111を形成する際の寸法精度を向上させることができる。図16は、第1及び第2の実施形態における配線溝パターン111の寸法ばらつきを示している。図16に示すように、第1の実施形態では配線溝パターン111の寸法ばらつきσが1.6nm程度であるのに対し、第2の実施形態では、配線溝パターン111の寸法ばらつきσが0.2nm程度に抑えられていることが分かる。図16に示すような結果が得られるのは、以下の理由によるものと考えられる。第1の実施形態では、金属膜109の上に、直接、レジスト110を堆積している。これにより、TiN膜からなる金属膜109内部の遊離成分アミン等がレジスト110に拡散し、レジストの特性を変化させてしまう化学増幅型レジストの失活等。このため、配線溝パターン111の寸法ばらつきが大きくなると考えられる。一方、本実施形態では、金属膜123の表面に、金属膜123よりも密度の高い金属膜124を堆積しているため、金属膜123内部の遊離成分がレジスト110に拡散しない。このため、レジストの特性が安定し、配線溝パターン111の寸法ばらつきを小さくできると考えられる。次に、金属膜123の望ましい形態について詳しく説明する。金属膜123は、図14cの工程においてエッチングのマスクの主体となる膜である。配線溝114の良好な加工形状を得るために、金属膜123の膜厚は、10~50nmの範囲内に設定することが望ましい。膜厚が10nmよりも薄いと、図14bの工程でのエッチングに伴い、金属膜123が大きく変形し、配線溝114の幅が異常に広がるなどの不具合が発生するからである。また、膜厚が50nmよりも厚いと、図15aの工程でCu膜117を配線溝114に完全に埋め込むことができなくなったり、図15cの工程で金属膜123を完全に除去できなくなるなどの不具合が発生するからである。また、金属膜123が高い応力を有していると、図31~34に示した問題が発生する。このため、金属膜123の圧縮応力は、第1の実施形態における金属膜109の場合と同様に設定することが望ましい。金属膜123の圧縮応力は、0Pa以上且つ1000MPa以下の範囲、特に500MPa強に設定することが望ましい。この点を考慮して、本実施形態では、金属膜123として、圧縮応力が600MPaのTiN膜を用いている。次に、金属膜124の望ましい形態について詳しく説明する。金属膜124の目的は、金属膜123からの不純物又は遊離成分の拡散を防止することにより、図13aの工程における配線溝パターン111の寸法精度を向上させることである。このため、金属膜124として、金属膜123と比べて緻密な構造、言い換えるならば金属膜123よりも高い密度が要求される。具体的には、金属膜124は、4.5g/cm3以上の密度を有していることが望ましい。この点を考慮して、本実施形態では、金属膜124として、密度が4.9g/cm3のTiN膜を用いている。なお、密度が高い膜は多くの場合に強い応力を有しており、強い応力は図31~34に示した問題を発生させる要因になる。このため、あまりにも高い密度とすることは好ましくなく、金属膜124の密度としては、4.5g/cm3以上且つ5.3g/cm3以下に設定することが望ましい。密度が高い膜は、一般的には、多くの場合強い応力を有している。このため、図13aの工程の後において厚い金属膜124が残存することになると、図31~34に示した問題が発生する。そこで、本実施形態では、金属膜124の膜厚を、5nm以上且つ20nm以下の範囲に設定し、図14cの工程の後において残存する金属膜124の厚さを5nm以下としている。残存する金属膜124の厚さは、5nm以下とすることが好ましく、可能な限り0nmとなるように図12aの工程において堆積する金属膜124の膜厚を設定することが好ましい。図14cの工程において金属膜124は完全に除去されることが最も好ましい。金属膜124の膜厚として5nm以上且つ20nm以下の範囲を設定しているのは、以下の理由による。金属膜124の膜厚が5nmよりも薄くなると、金属膜123からの不純物又は遊離成分の拡散を防止することが困難になるからである。また、金属膜124の膜厚が20nmよりも厚くなると、図14cの工程の後において残存する金属膜124の厚さを5nm以下に制御することが困難となるからである。本実施形態では、金属膜124の膜厚を10nmに設定しており、図14cの工程の後において残存する金属膜124の膜厚は、例えば2nmである。次に、金属膜123と金属膜124の望ましい組成について詳しく説明する。金属膜123と金属膜124とは、同一の元素で構成されていることが望ましい。これは、金属膜123と金属膜124とが互い異なる元素から構成されていると、図13a及び図13cの工程におけるリソグラフィーの条件設定が複雑となるためである。図17及び図18は、それぞれ金属膜123、金属膜124、及び金属膜123と124との積層膜における反射率及び消衰係数の比較結果を示している。図17及び図18において、14a、14b及び14cのラインは、それぞれ金属膜123、金属膜124、及び金属膜123と124との積層膜の測定結果を示している。図17及び図18に示すように、金属膜123、金属膜124、及び金属膜123と124との積層膜は、反射率及び消衰係数においてほぼ同一の値を示していることが分かる。従って、本実施形態のように、金属膜123及び金属膜124が積層された構造である場合でも、既存の設備及び条件を用いて、図13a及び図13cの工程におけるリソグラフィーの条件設定を行うことができる。第2の実施形態に係る半導体装置の製造方法によると、第1の実施形態と同様に、図31~34を用いて説明したような分離部の変形を抑制して、Cu膜の埋め込み不良を防止することができる。その結果、半導体装置の歩留まり又は信頼性を改善できる。さらに、図12cの工程で金属膜123及び金属膜124の積層膜を用いることにより、図13aの工程において配線溝パターン111を形成する際の寸法精度を向上させることができる。第2の実施形態では、金属膜123として圧縮応力の低い膜を用い、金属膜124として密度の高い膜を用いた場合ついて説明したが、これに限定されるものではない。例えば、下層金属膜としての金属膜123と上層金属膜としての金属膜124は、図19に示す変形例1~3としてもよい。例えば、変形例1に示すように、下層金属膜として、Cuの埋め込み不良を防止するために、ストレスが低い膜を用い、上層金属膜として、配線溝パターンの寸法を安定化するために、密度が高い膜を用いることができる。また、変形例2に示すように、下層金属膜として、製造コストを低減するために、図15aの工程で削れやすい膜を用い、上層金属膜として、配線溝パターンの寸法を安定化するために、密度が高い膜を用いてもよい。また、変形例3に示すように、下層金属膜として、ビアの形状制御のために、図13cの工程で削れにくい膜を用い、上層金属膜として、配線溝の形状制御のために、図14bの工程で削れにくい膜を用いることができる。このように、変形例1~3に示すような下層金属膜及び上層金属膜を用いる場合であっても、分離部の変形を抑制して、Cu膜の埋め込み不良を防止することができる。その結果、半導体装置の歩留まり及び信頼性を改善することができる。第3の実施形態以下に、第3の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。まず、図20aに示すように、半導体基板図示せずの表面に絶縁膜101を堆積した後、フォトリソグラフィー及びドライエッチングにより絶縁膜101の内部に配線溝102を形成する。次に、図20bに示すように、絶縁膜101表面及び配線溝102内部にバリア膜103及びCu銅膜104を順に堆積した後、配線溝102からはみ出したバリア膜103及びCu膜104をCMPにより除去する。これにより、配線溝102内におけるバリア膜103及びCu膜104からなる下層配線105が形成される。次に、図20cに示すように、絶縁膜101及び下層配線105の表面に、下層の層間絶縁膜としてSiC膜106、上層の層間絶縁膜としてSiOC膜107、下層のハードマスク形成膜であるSiO2膜108及び上層のハードマスク形成膜である金属膜109をこの順に堆積する。金属膜109は、例えば反応性スパッタ法等の反応性PVD法により形成すればよい。なお、本実施形態では、SiC膜106として、SiCN膜及びSiCO膜をこの順に積層した膜を用いている。また、SiOC膜107として、比誘電率kの値が2.5のSiOC膜と比誘電率kの値が3.0のSiOC膜とをこの順に積層した膜を用いている。このような比誘電率kの値をそれぞれ有する積層膜からなるSiOC膜を用いるのは、第1の実施形態と同様の理由である。次に、図21aに示すように、ハードマスク形成膜である金属膜109を熱処理して、改質金属膜109Aを形成する。この際の熱処理条件は、例えば窒素N2雰囲気、温度300°C、処理時間30分とする。次に、図21bに示すように、改質金属膜109Aの表面にレジスト110を堆積した後、リソグラフィーにより、レジスト110に配線溝パターン111を転写する。本実施形態では、レジスト110として、下層のBARC及び上層のレジストからなる2層レジストを用いている。また、設計ルールとして、配線溝パターン111の最小幅及び最小間隔を60nmに設定している。次に、図21cに示すように、レジスト110をマスクに用いて改質金属膜109Aをエッチングした後、レジスト110を除去する。次に、図22aに示すように、SiO2膜108及び改質金属膜109Aの表面にレジスト112を堆積した後、リソグラフィーにより、レジスト112にビアパターン113を転写する。なお、本実施形態では、レジスト112として、下層レジスト、SiO2層及び上層レジストからなる3層レジストを用いている。次に、図22bに示すように、レジスト112をマスクに用いてSiO2膜108及びSiOC膜107をエッチングした後、図22cに示すように、レジスト112を除去する。次に、図23aに示すように、改質金属膜109Aをマスクに用いてSiO2膜108、SiOC膜107及びSiC膜106をエッチングすることにより、配線溝114及びビアホール115を形成する。次に、図23bに示すように、改質金属膜109Aの表面、配線溝114の内部、ビアホール115の内部にバリア膜116及びCu膜117を堆積する。次に、図23cに示すように、Cu膜117及びバリア膜116のうち配線溝114からはみ出した部分並びに改質金属膜109A及びSiO2膜108をCMPにより除去する。これにより、配線溝114内におけるバリア膜116及びCu膜117からなる上層配線118及びビアホール115内におけるバリア膜116及びCu膜117からなるビア119が形成される。図20aの工程で形成される改質金属膜109Aの膜特性を説明する。図24は成膜後熱処理前の金属膜と、熱処理後の改質金属膜との膜ストレスを示している。熱処理前の金属膜の膜ストレスは約900MPaであるのに対し、熱処理後の改質金属膜の膜ストレスは約400MPaに低減していることが分かる。熱処理によりストレスが低下するのは、結晶性が低下し結晶粒が小さくなることにより、結晶粒界が多いために膜中でストレスが緩和したためであると考えられる。また、さらにストレスの低減方法として、TiN膜の成膜前にクールダウン処理を実施してもよい。クールダウン処理条件は、例えばアルゴンAr雰囲気において、圧力を3torrとし、処理時間を3分とすればよい。図25はTiN膜成膜前のクールダウン処理の有無によるストレスの大きさを示している。クールダウン処理を実施することにより、ストレスを10程度低減できることが分かる。これは、TiN膜成膜前にクールダウン処理を実施することによりウエハ温度が低減され、TiNの結晶成長が抑制されて、結晶粒が小さくなったためであると考えられる。第3の実施形態の半導体装置の製造方法によれば、熱処理により改質した改質金属膜109Aを形成することにより圧縮ストレスを十分に小さく設定できるため、分離部の変形を抑制することができる。このため、Cu膜の埋め込み不良を防止することができる。その結果、半導体装置の歩留まり及び信頼性を改善できる。なお、金属膜109の堆積方法として、反応性PVD法に代えて有機金属化合物を用いたCVD法又はALD法等を用いてもよい。第3の実施形態においては、図21aに示した工程において、熱処理を施して金属膜を改質する例を示したが、プラズマ処理により、金属膜を改質してもよい。プラズマ処理は、例えば水素H2と酸素O2とを含む雰囲気において、圧力を160Paとし、温度を350°Cとし、3分間の処理を行えばよい。プラズマ処理により改質した改質金属膜の膜特性について説明する。図26は成膜後プラズマ処理前の金属膜とプラズマ処理後の改質金属膜の膜ストレスを示している。プラズマ処理前の金属膜の膜ストレスは約900MPaであるのに対し、プラズマ処理後の改質金属膜の膜ストレスは約400MPaに低減している。プラズマ処理によりストレスが低下するのは、熱処理と同様に結晶性が低下し結晶粒が小さくなることにより、結晶粒界が多くなり、膜中においてストレスが緩和したためであると考えられる。なお、熱処理又はプラズマ処理を単独で実施することにより金属膜を改質することを説明したが、両者を行って金属膜を改質すれば、ハードマスク形成膜の膜中ストレスをさらに低減することが可能となる。また、さらにストレスを低減するために、ハードマスク形成膜の成膜前にクールダウン処理を実施してもよい。第1~第3の実施形態では、配線溝及びビアホールに埋め込む導電材料として、Cuを用いる場合について説明したが、これに限定されるものではなく、他の導電材料例えばW等を用いることもできる。第1~第3の実施形態では、配線溝114を形成するためのハードマスクとしてTiN膜を用いた場合について説明したが、成膜条件を適宜最適化すれば、TiN膜の代わりに、Tiチタン膜、Taタンタル膜、TaN窒化タンタル膜、Wタングステン膜、若しくはWN窒化タングステン膜等の金属膜又は金属化合物膜を用いることもできる。また、C炭素膜、SiNシリコン窒化膜、又はSiCシリコン炭化膜等の絶縁膜を用いることもできる。第1~第3の実施形態では、被エッチング膜SiOC膜とハードマスクTiN膜との間にSiO2膜を介在させている場合について説明したが、SiO2膜を介在させない構成であってもよい。この場合、既に説明したように、エッチング条件等を適宜設定することにより、SiO2膜を介在させない構成であっても同様の効果が得られる。第1~第3の実施形態では、半導体装置の製造方法において、配線とビアを同時に形成する方法いわゆるデュアルダマシン法を用いた場合について説明したが、配線とビアを別個に形成する方法いわゆるシングルダマシン法を用いた場合であっても、同様の効果が得られる。なお、第1~第3の実施形態の特徴を矛盾の無い範囲で適宜組み合わせることが可能である。これにより、ハードマスクの膜中ストレスをさらに低減することが可能となる。