"以下を含む半導体集積回路装置:a第1の主面、第2の主面、前記第1の主面側の第1導電型のシリコン系エピタキシ半導体層、および、これよりも濃度が高く、前記第2の主面側にあり、且つ前記第1導電型と同一導電型のシリコン系単結晶基板層を有する半導体基板;b前記半導体基板の前記第1の主面上にゲート絶縁膜を介して設けられたLDMOSFETのゲート電極;c前記半導体基板の前記ゲート電極の両側の前記第1の主面の表面領域に前記ゲート電極を挟んで対向するように設けられた前記LDMOSFETの前記第1導電型とは反対導電型の第2導電型のソース不純物ドープ領域およびドレイン不純物ドープ領域;d前記LDMOSFETの前記ソース不純物ドープ領域の近傍の前記半導体基板の前記第1の主面から前記第2の主面に向けて延び、前記シリコン系単結晶基板層内にその下端があるボロンドープされたシリコン系導電プラグ、ここで、前記シリコン系導電プラグのボロン濃度は、固溶限界内に於いて8.1x1020atomcm3以上である。前記1項の半導体集積回路装置において、前記シリコン系導電プラグのボロン濃度は、8.6x1020atomcm3以下である。前記2項の半導体集積回路装置において、前記シリコン系導電プラグの抵抗率は、前記シリコン系単結晶基板層の抵抗率よりも高い。前記3項の半導体集積回路装置において、前記シリコン系導電プラグの抵抗率は、2.4mΩcm以上、2.65mΩcm以下である。前記4項の半導体集積回路装置において、前記LDMOSFETは、高周波パワーアンプを構成している。以下の工程を含む半導体集積回路装置の製造方法:a第1の主面、第2の主面、前記第1の主面側の第1導電型のシリコン系エピタキシ半導体層、および、これよりも濃度が高く、前記第2の主面側にあり、且つ前記第1導電型と同一導電型のシリコン系単結晶基板層を有するウエハを準備する工程;b前記ウエハの前記第1の主面側から前記第2の主面側に向けて、前記シリコン系エピタキシ半導体層を貫通し、前記シリコン系単結晶基板層の内部に達するプラグ埋め込み用ホールを形成する工程;c前記工程bの後、前記ウエハの前記第1の主面側にシリコン系導電部材を堆積することにより、前記プラグ埋め込み用ホール内を前記シリコン系導電部材により埋め込む工程;d前記プラグ埋め込み用ホール外の前記シリコン系導電部材を除去することにより、シリコン系導電プラグを形成する工程、ここで、前記シリコン系導電プラグのボロン濃度は、固溶限界内に於いて8.1x1020atomcm3以上である。前記6項の半導体集積回路装置の製造方法において、前記工程cは、CVDによるアモルファスシリコンの成膜工程である。前記7項の半導体集積回路装置の製造方法において、前記工程cの処理温度は、摂氏350度以上、摂氏500度未満である。前記8項の半導体集積回路装置の製造方法において、前記工程cの処理は、バッチ処理により実行される。前記9項の半導体集積回路装置の製造方法において、前記工程cの処理は、前記プラグ埋め込み用ホールの内面に薄膜酸化シリコン系膜がある状態で実行される。携帯電話などのフロントエンドモジュール等に使用されているハイパワーアンプHigh-Power-AMP用チップは、たとえばシリコン系CMOS集積回路をベースとするデバイスである。このハイパワーアンプの出力段は、多数のLDMOSFETセルを集積し、通常、複数のLDMOSFETを構成するLDMOSFET部を有する。このLDMOSFETセルにおいては、裏面のソース電極と表面のソース領域との間の抵抗を低減するために、半導体基板に高濃度にボロンドープされたポリシリコンプラグシリコン系導電プラグが埋め込まれている。本願発明者らが、このポリシリコンプラグについて、検討したところによって、熱処理に起因してポリシリコンプラグの固相エピタキシャル成長により、ポリシリコンプラグが収縮し、それによってシリコン基板に歪が発生し、リーク不良たとえば、ドレインリーク不良等の原因となることが明らかとなった。本願発明は、これらの課題を解決するためになされたものである。本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、本願の一つの発明は、LDMOSFETを有する半導体集積回路装置において、半導体基板に埋め込まれたシリコン系導電プラグのボロン濃度が、固溶限界内に於いて、8.1x1020atomcm3以上である。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、LDMOSFETを有する半導体集積回路装置において、半導体基板に埋め込まれたシリコン系導電プラグのボロン濃度が、固溶限界内に於いて、8.1x1020atomcm3以上であるので、高温熱処理における固相エピタキシ過程が抑制される結果、固相エピタキシ過程の進行によるプラグの収縮に起因するリーク等の発生を防止することができる。実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。1.以下を含む半導体集積回路装置:a第1の主面、第2の主面、前記第1の主面側の第1導電型のシリコン系エピタキシ半導体層、および、これよりも濃度が高く、前記第2の主面側にあり、且つ前記第1導電型と同一導電型のシリコン系単結晶基板層を有する半導体基板;b前記半導体基板の前記第1の主面上にゲート絶縁膜を介して設けられたLDMOSFETのゲート電極;c前記半導体基板の前記ゲート電極の両側の前記第1の主面の表面領域に前記ゲート電極を挟んで対向するように設けられた前記LDMOSFETの前記第1導電型とは反対導電型の第2導電型のソース不純物ドープ領域およびドレイン不純物ドープ領域;d前記LDMOSFETの前記ソース不純物ドープ領域の近傍の前記半導体基板の前記第1の主面から前記第2の主面に向けて延び、前記シリコン系単結晶基板層内にその下端があるボロンドープされたシリコン系導電プラグ、ここで、前記シリコン系導電プラグのボロン濃度は、固溶限界内に於いて8.1x1020atomcm3以上である。2.前記1項の半導体集積回路装置において、前記シリコン系導電プラグのボロン濃度は、8.6x1020atomcm3以下である。3.前記1または2項の半導体集積回路装置において、前記シリコン系導電プラグの抵抗率は、前記シリコン系単結晶基板層の抵抗率よりも高い。4.前記1から3項のいずれか一つの半導体集積回路装置において、前記シリコン系導電プラグの抵抗率は、2.4mΩcm以上、2.65mΩcm以下である。5.前記1から4項のいずれか一つの半導体集積回路装置において、前記LDMOSFETは、高周波パワーアンプを構成している。6.以下の工程を含む半導体集積回路装置の製造方法:a第1の主面、第2の主面、前記第1の主面側の第1導電型のシリコン系エピタキシ半導体層、および、これよりも濃度が高く、前記第2の主面側にあり、且つ前記第1導電型と同一導電型のシリコン系単結晶基板層を有するウエハを準備する工程;b前記ウエハの前記第1の主面側から前記第2の主面側に向けて、前記シリコン系エピタキシ半導体層を貫通し、前記シリコン系単結晶基板層の内部に達するプラグ埋め込み用ホールを形成する工程;c前記工程bの後、前記ウエハの前記第1の主面側にシリコン系導電部材を堆積することにより、前記プラグ埋め込み用ホール内を前記シリコン系導電部材により埋め込む工程;d前記プラグ埋め込み用ホール外の前記シリコン系導電部材を除去することにより、シリコン系導電プラグを形成する工程、ここで、前記シリコン系導電プラグのボロン濃度は、固溶限界内に於いて8.1x1020atomcm3以上である。7.前記6項の半導体集積回路装置の製造方法において、前記工程cは、CVDによるアモルファスシリコンの成膜工程である。8.前記6または7項の半導体集積回路装置の製造方法において、前記工程cの処理温度は、摂氏350度以上、摂氏500度未満である。9.前記6から8項のいずれか一つの半導体集積回路装置の製造方法において、前記工程cの処理は、バッチ処理により実行される。10.前記6から9項のいずれか一つの半導体集積回路装置の製造方法において、前記工程cの処理は、前記プラグ埋め込み用ホールの内面に薄膜酸化シリコン系膜がある状態で実行される。本願における記載形式、基本的用語、用法の説明1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。更に、本願において、半導体装置または半導体集積回路装置というときは、主に、各種トランジスタ能動素子単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等たとえば単結晶シリコン基板上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、MOSFETMetalOxideSemiconductorFieldEffectTransistorに代表されるMISFETMetalInsulatorSemiconductorFieldEffectTransistorを例示することができる。このとき、集積回路構成の代表的なものとしては、Nチャネル型MISFETとPチャネル型MISFETを組み合わせたCMOSComplemetaryMetalOxideSemiconductor型集積回路に代表されるCMISComplemetaryMetalInsulatorSemiconductor型集積回路を例示することができる。なお、本願において、LDMOSFETまたはMOSFETというときは、ゲート絶縁膜が、酸化物である場合に限らない。今日の半導体集積回路装置、すなわち、LSILargeScaleIntegrationのウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタルPremetal工程M1配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、プリメタル部分のタングステンプラグ、埋め込み等からなる工程あたりまでのFEOLFrontEndofLine工程と、M1配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまでウエハレベルパッケージプロセスにおいては、当該プロセスも含むのBEOLBackEndofLine工程に大別できる。2.同様に実施の態様等の記載において、材料、組成等について、AからなるX等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、A以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、Aを主要な成分として含むX等の意味である。たとえば、シリコン部材等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、酸化シリコン膜、酸化シリコン系絶縁膜等と言っても、比較的純粋な非ドープ酸化シリコンだけでなく、FSGFluorosilicateGlass、TEOSベース酸化シリコン、SiOCまたはカーボンドープ酸化シリコンまたはOSG、PSG、BPSG等の熱酸化膜、CVD酸化膜、SOG、ナノクラスタリングシリカNanoClusteringSilicaNCS等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Lowk絶縁膜ポーラス系絶縁膜、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、SiN,SiCN,SiNH,SiCNH等がある。ここで、窒化シリコンというときは、特にそうでない旨明示したときを除き、SiNおよびSiNHの両方を含む。同様に、SiCNというときは、特にそうでない旨明示したときを除き、SiCNおよびSiCNHの両方を含む。なお、絶縁膜としてのSiCは、SiNと類似の性質を有するが、SiONは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。窒化シリコン膜は、SACSelf-AlignedContact技術におけるエッチストップ膜として、多用されるほか、SMTStressMemorizationTechniqueにおける応力付与膜としても使用される。同様に、本願においては、シリサイドとして、コバルトシリサイドを例に取り具体的に説明したが、シリサイドは、コバルトシリサイドに限らず、ニッケルシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、ニッケルシリサイドに関してシリサイド化のための金属膜としては、Niニッケル膜以外にも、例えばNi-Pt合金膜NiとPtの合金膜、Ni-V合金膜NiとVの合金膜、Ni-Pd合金膜NiとPdの合金膜、Ni-Yb合金膜NiとYbの合金膜またはNi-Er合金膜NiとErの合金膜のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドをニッケル系のシリサイドと総称する。3.同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。4.さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。5.ウエハというときは、通常は半導体集積回路装置半導体集積回路装置、電子装置も同じをその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、SOI基板、LCDガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。なお、本願においてシリコン系単結晶ウエハまたはシリコン系単結晶のウエハというときは、たとえば、CZ法やFZ法で形成した単結晶体から切り出したままのウエハのみでなく、たとえば、その一方の面にシリコン系半導体部材層をエピタキシ成長させたエピタキシャルウエハも含むものとする。また、本願において、一般的に非単結晶のシリコン部材アモルファス状態および多結晶状態に言及するときは、原則として、日常的に使われているポリシリコンを用い、特に多結晶状態ではなく、アモルファス状態を指すときはアモルファスシリコンを用い、アモルファス状態ではなく、多結晶状態を指すときは多結晶状態のシリコン等を用いる。6.本願において、ホールまたは孔というときは、円形、略円形、正方形、通常の長方形、トレンチ等の細長い溝蛇行するものも含む等を含むものとする。7.本願において、ポリシリコンプラグの前処理等に関して、薄い酸化シリコン系膜、薄膜酸化シリコン系膜、薄い酸化膜または薄膜酸化膜というときは、その厚さが、0.5nm程度範囲としては、0.2nm程度から2nm程度のものをいう。なお、いわゆる自然酸化膜の厚さもほぼこの程度である考えられる。8.本願に於いて、シリコンプラグシリコン系導電プラグ中のボロン濃度について、固溶限界というときは、シリコン単結晶バルクの固溶限界ではなく、ポリシリコンについての固溶限界を示す。実施の形態の詳細実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。なお、LDMOSFETのシリコンプラグについて開示した先行特許出願としては、たとえば日本特願第2011-6781号日本出願日:2011年1月17日がある。1.本願の一実施の形態の半導体集積回路装置の一例である高周波ハイパワーアンプおよび、そのLDMOSFET部のデバイスチップレイアウト等の説明主に図1および図2ここでは、LDMOSFET部の単位セル構造として、ハーフセルと、これと対称面に関して面対称の共役ハーフセルから構成されるものを具体的に説明したが、本願発明はそれに限定されるものではなく、ハーフセルに当たるものが単位セルそれ自体であってもよいことはいうまでもない。図1は本願の一実施の形態の半導体集積回路装置の一例である高周波ハイパワーアンプ高周波パワーアンプの一種および、そのLDMOSFET部のデバイスチップレイアウトを説明するためのチップ上面図である。図2は図1のLDMOSFET部局所切り出し領域R1の拡大平面図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の一例である高周波ハイパワーアンプすなわち高周波パワーアンプの一種および、そのLDMOSFET部のデバイスチップレイアウト等を説明する。まず、チップ上面レイアウトの一例を図1に基づいて説明する。図1に示すように、半導体チップ2の表面1aの周辺部には、多数のボンディングパッド4が設けられており、一方、内部領域には、たとえば、CMOS回路部5およびLDMOSFET部3が設けられている。次に図1のLDMOSFET部局所切り出し領域R1LDMOSFET部3には、通常、複数のLDMOSFETが形成されており、各LDMOSFETは多数の単位セルから構成されているので、ここでは、単位セル及びその周辺を切り出して説明するの拡大平面図を図2に示す。図2に示すように、各LDMOSFETにおいては、一定の並進対称性を持って複数の単位セル6が繰り返し並んでおり、この例では、各単位セル6は、たとえば対称面PSまたは対称面に対応する対称軸に関して、相互に面対象であるハーフセル6hと共役ハーフセル6hcから構成されている。2.本願の前記一実施の形態の半導体集積回路装置の一例である高周波ハイパワーアンプにおけるLDMOSFET部のデバイス構造の説明主に図3および図4このセクションでは、図2のハーフセル6hの詳細を説明するために、図2のハーフセル周辺切り出し領域R2について説明する。ここでは、一例として、ソースドレイン耐圧が10ボルト程度のものを具体的に説明する。なお、ここで説明するボロンドープポリシリコンプラグ7図3および図4は、表面ソース領域と裏面ソース電極の間の電流通路を形成し、その相対的な抵抗の低さによって、ソース抵抗を低減して、高周波特性を確保しており、LDMOSFETとして重要な構成要素となっている。図3は本願の前記一実施の形態の半導体集積回路装置の一例である高周波ハイパワーアンプにおけるLDMOSFET部のデバイス構造を説明するための図2のハーフセル周辺切り出し領域R2に対応する拡大平面図である。図4は図3のX-X’断面に対応するデバイス断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の一例である高周波ハイパワーアンプにおけるLDMOSFET部のデバイス構造を説明する。図3及び図4に示すように、半導体チップ2の裏面1b、すなわち、半導体基板部1sP単結晶シリコン基板部の裏面側には、裏面メタルソース電極18が設けられており、P単結晶シリコン基板部1s第1導電型のシリコン系単結晶基板層の表面側には、たとえば厚さ2マイクロメートル程度のP-シリコンエピタキシャル層1eエピタキシ層、すなわちシリコン系単結晶基板層よりも不純物濃度が低く、同一導電型を有するシリコン系エピタキシ半導体層が形成されている。P-シリコンエピタキシャル層1eの表面領域には、P型ボディ領域16、N型表面ソース領域14第1導電型と反対導電型の第2導電型を有するソース不純物ドープ領域、N型表面ソースエクステンション領域12、N型ドレイン領域11第1導電型と反対導電型の第2導電型を有するドレイン不純物ドープ領域、N型ドレインエクステンション領域9、P型表面ソースコンタクト領域15等が設けられており、P-シリコンエピタキシャル層1eの表面から同領域を貫通して、P単結晶シリコン基板部1sに至るボロンドープポリシリコンプラグ7厚さは、たとえば0.4マイクロメートル程度であり、深さ方向の長さは、たとえば、2.7マイクロメートル程度が設けられている。P-シリコンエピタキシャル層1eの表面上には、ゲート絶縁膜19を介してポリシリコンゲート電極20幅は、たとえば0.2マイクロメートル程度が設けられておりこれらを総称してゲート構造という、その周辺には、たとえばサイドウォール22が設けられている。P-シリコンエピタキシャル層1eの表面上ソースドレイン領域上およびポリシリコンゲート電極20上には、たとえばコバルトシリサイド膜21等のシリサイド膜が形成されている。ゲート構造およびP-シリコンエピタキシャル層1eの表面上には、コバルトシリサイド膜21等を覆うように、プリメタル絶縁膜23たとえば、厚さ0.7マイクロメートル程度が設けられており、プリメタル絶縁膜23には、たとえばタングステンプラグ24が埋め込まれている。更に、プリメタル絶縁膜23上には、タングステン系第1層配線26が設けられており、その上には、層間絶縁膜25、タングステンプラグ24、アルミニウム系第2層配線27、アルミニウム系第3層配線28等からなる多層アルミニウム系配線構造が設けられている。多層アルミニウム系配線構造上には、たとえば、酸化シリコン系ファイナルパッシベーション膜29、窒化シリコン系ファイナルパッシベーション膜30等から成るファイナルパッシベーション構造が設けられている。ここで、ボロンドープポリシリコンプラグ7、すなわち、シリコン系導電プラグのボロン濃度が、固溶限界内に於いて、8.1x1020atomcm3以上とされている。これにより、製造中の高温熱処理における固相エピタキシ過程が抑制される結果、固相エピタキシ過程の進行によるプラグの収縮に起因するリーク等の発生を防止することができる。このように、高濃度にボロンをドープした結果、前記一実施の形態におけるボロンドープポリシリコンプラグ7の抵抗率は、最も低いものでも2.3mΩcm以上となっており、P単結晶シリコン基板部1sの抵抗率たとえば2mΩcm程度よりも高くなっている。3.本願の前記一実施の形態の半導体集積回路装置の一例である高周波ハイパワーアンプにおけるLDMOSFET部に関する製造プロセスのアウトラインの説明主に図6から図22このセクションでは、セクション1及び2等に説明したデバイス構造を、P型単結晶シリコンウエハまたは、その上に、P-シリコンエピタキシャル層を有するエピタキシウエハ上に形成する例を具体的に説明するが、必要に応じて、その他の導電型またはその他の構造や材料のウエハ上に形成してもよいことはいうまでもない。図6は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中トレンチエッチング用ハードマスク膜形成工程におけるデバイス断面図である。図7は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中トレンチエッチング用レジスト膜塗布工程におけるデバイス断面図である。図8は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中トレンチエッチング用レジスト膜パターニング工程におけるデバイス断面図である。図9は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中トレンチエッチング用ハードマスク膜パターニング工程におけるデバイス断面図である。図10は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中トレンチエッチング工程におけるデバイス断面図である。図11は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中トレンチエッチング用ハードマスク膜除去ポリシリコン部材埋め込み前処理工程におけるデバイス断面図である。図12は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中ポリシリコン部材埋め込み工程におけるデバイス断面図である。図13は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中表面平坦化工程におけるデバイス断面図である。図14は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図4図3のY-Y’断面に対応する部分の製造工程途中STI形成工程におけるデバイス断面図である。図15は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中拡散構造及びゲート構造形成工程におけるデバイス断面図である。図16は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中シリサイド層形成工程におけるデバイス断面図である。図17は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中プリメタル絶縁膜コンタクトホール形成工程におけるデバイス断面図である。図18は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中コンタクトホールへのタングステンプラグ埋め込み工程におけるデバイス断面図である。図19は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中メタル第1層タングステン配線形成工程におけるデバイス断面図である。図20は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中配線層間絶縁膜形成スルーホールへのタングステンプラグ埋め込み工程におけるデバイス断面図である。図21は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中アルミニウム系配線層形成ファイナルパッシベーション形成工程におけるデバイス断面図である。図22は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるプロセスのアウトラインをするための図4図3のX-X’断面に対応する部分の製造工程途中裏面メタル電極形成工程におけるデバイス断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例である高周波ハイパワーアンプにおけるLDMOSFET部に関する製造プロセスのアウトラインを説明する。先ず、たとえば、200φのP型シリコン単結晶ウエハ抵抗率は、たとえば2mΩcm程度を準備するウエハの直径は、200φのほか、300ファイでも、450ファイでも、150φでもそれ以外でも良い。続いて、P型シリコン単結晶ウエハ11sの表面1a側に、たとえば2マイクロメートル程度のP-シリコンエピタキシャル層1e抵抗率は、たとえば20Ωcm程度を成長させる。次に図6に示すように、ウエハ1の表面1aのほぼ全面に、たとえば、CVDChemicalVaporDepositionにより、トレンチ形成用ハードマスク膜31たとえば、厚さ250nm程度のTEOS酸化シリコン膜を形成する。次に図7に示すように、トレンチ形成用ハードマスク膜31上に、トレンチ形成用レジスト膜32を塗布する。次に図8に示すように、通常のリソグラフィにより、トレンチ形成用レジスト膜32をパターニングする。次に図9に示すように、パターニングされたトレンチ形成用レジスト膜32をマスクとして、異方性ドライエッチング等により、トレンチ形成用ハードマスク膜31をエッチングする。エッチング条件としては、たとえば、ガス流量:CHF3CF4Ar=30sccm100sccm1000sccm、処理気圧:200パスカル程度、RFパワー:1キロワット程度、ウエハ温度:摂氏0度程度、処理時間:50秒程度を好適なものとして例示することができる。その後、不要になったトレンチ形成用レジスト膜32をアッシング等により除去する。次に図10に示すように、パターニングされたトレンチ形成用ハードマスク膜31をマスクとして、異方性ドライエッチング等により、プラグ埋め込み用ホール10プラグ埋め込み用トレンチを形成する。エッチング条件としては、たとえば、ガス流量:SF6O2=50sccm20sccm、処理気圧:2パスカル程度、RFパワー:30ワット程度マイクロ波パワー:600ワット程度、ウエハ温度:摂氏50度程度、処理時間:50秒程度を好適なものとして例示することができる。その後、不要になったトレンチ形成用ハードマスク膜31をたとえば弗酸系酸化シリコン系膜エッチング液等の薬液によりウエットエッチング処理することにより、除去すると、図11に示すような状態となる。次に図11図5参照に示すように、ウエハ1の表面1aおよびプラグ埋め込み用トレンチ10の内面に対して、ポリシリコン部材埋め込み前処理セクション4で詳述するを実行する。次に図12に示すように、ウエハ1の表面1aのほぼ全面に、たとえばCVDにより、ボロンドープトポリシリコン部材7等図5の埋め込みポリシリコン成膜工程55を堆積することにより、プラグ埋め込み用トレンチ10を埋め込む。次に図13に示すように、ウエハ1の表面1a側を平坦化することにより、プラグ埋め込み用トレンチ10外のポリシリコン部材7を除去する。この平坦化は、たとえば、ドライエッチングによるエッチバックプロセスとして実行することができる。エッチング条件としては、たとえば、ガス流量:SF6=20sccm20sccm、処理気圧:0.5パスカル程度、RFパワー:30ワット程度マイクロ波パワー:400ワット程度、ウエハ温度:摂氏20度程度、処理時間:90秒程度を好適なものとして例示することができる。これによって、ポリシリコンプラグ7の埋め込みが完成する。次に図14この図においてのみ、STI部分が見えるように断面を変えているに示すように、通常のSTIShallowTrenchIsolationプロセスと同様に、基板の異方性ドライエッチング、酸化シリコン膜の埋め込み、CMPChemicalMechanicalPolishing等により、STI領域17素子分離領域を形成する。次に図15に示すように、たとえば、熱酸化たとえば、摂氏800度から1000度程度により、ウエハ1の表面1aのほぼ全面に、ゲート酸化膜19を形成する。続いて、ゲート酸化膜19上のほぼ全面に、たとえばCVDにより、ゲート電極用ポリシリコン膜20を成膜する。続いて、このゲート電極用ポリシリコン膜20を通常のリソグラフィによりパターニングする。このパターニングされたポリシリコンゲート電極20をマスクとして、イオン注入等により、N型表面ソースエクステンション領域12およびN型ドレインエクステンション領域9を形成する。続いて、ウエハ1の表面1aのほぼ全面に、酸化シリコン膜等のサイドウォール用絶縁膜22を成膜し、異方性ドライエッチング等により、これをエッチバックすることで、サイドウォール22を完成させる。続いて、左側のサイドウォール22のエッジに関して、自己整合的にイオン注入等注入後に活性化アニール等の熱処理を行うにより不純物をドープすることにより、P型ボディ領域16、N型表面ソース領域14等を形成する。一方、右側のサイドウォール22のエッジに関して、自己整合的にイオン注入等注入後に活性化アニール等の熱処理を行うにより不純物をドープすることにより、N型ドレイン領域11等を形成する。更に、たとえば、レジスト膜をマスクにして、イオン注入等注入後に活性化アニール等の熱処理を行うにより不純物をドープすることにより、ポリシリコンプラグ7の周辺にP型表面ソースコンタクト領域15を形成する。次に図16に示すように、たとえばサリサイドプロセスSalicideProcessにより、ソースドレイン領域の表面及びポリシリコンゲート電極20上に、たとえばコバルトシリサイド膜21を形成する。次に図17に示すように、ウエハ1の表面1aのほぼ全面に、プリメタル絶縁膜23をたとえばCVDにより成膜する。続いて、通常のリソグラフィおよび異方性ドライエッチング等により、コンタクトホール33を開口する。次に図18に示すように、たとえば、スパッタリング等により、ウエハ1の表面1aのほぼ全面およびコンタクトホール33内に、チタン膜、窒化チタン膜等から成る比較的薄いバリアメタル膜を成膜する。続いて、たとえばCVDにより、コンタクトホール33をタングステン膜により埋め込む。続いて、CMP等により、コンタクトホール33外のバリアメタル膜およびタングステン膜を除去することにより、タングステンプラグ24を形成する。次に図19に示すように、たとえば、スパッタリング等により、ウエハ1の表面1aのほぼ全面に、タングステン膜を成膜し、通常のリソグラフィにより、パターニングし、タングステン系第1層配線26を形成する。次に図20に示すように、プリメタル絶縁膜23上およびタングステン系第1層配線26上に、層間絶縁膜25を、たとえばプラズマCVDにより、成膜する。続いて、通常のリソグラフィおよび異方性ドライエッチング等により、層間絶縁膜25にスルーホールビアホールを開口し、先と同様に、スルーホールにタングステンプラグ24を埋め込み形成する。次に図21に示すように、タングステン系第1層配線26上の層間絶縁膜25の上面のほぼ全面に、アルミニウム系配線層27をたとえばスパッタリング等により成膜する。続いて、通常のリソグラフィにより、アルミニウム系配線層27アルミニウム系第2層配線をパターニングする。更に、先と同様に、層間絶縁膜25の堆積とアルミニウム系第3層配線28の成膜及びパターニングを繰り返すことにより、最上層配線層を形成する。続いて、最上層配線層28上に、たとえばプラズマCVD等により、たとえば、酸化シリコン系ファイナルパッシベーション膜29および窒化シリコン系ファイナルパッシベーション膜30を成膜する。次に図22に示すように、必要に応じて、バックグラインディング等により、ウエハ1の厚さを所望の厚さにした後、ウエハ1の裏面1bのほぼ全面に、たとえば、スパッタリング等により、裏面メタルソース電極18を形成する。その後、必要に応じて、ダイシング等により、ウエハ1をここのチップ領域2に分離する。4.本願の前記一実施の形態の半導体集積回路装置の一例である高周波ハイパワーアンプにおけるLDMOSFET部に関する製造プロセス内のポリシリコン部材埋め込み前処理工程の詳細ステップの説明主に図5、図27、および図24から図26このセクションでは、セクション3における図10から図12に至る間のプロセスの前半すなわち、ポリシリコン部材埋め込み前処理工程群の詳細について説明する。このセクションでは、洗浄処理として複数の方法を例示するが、これらは単なる具体例であり、これらのうちいずれを適用しても良い。また、ここの示した以外の洗浄方法を適用しても良いことはいうまでもない。図5は本願の前記一実施の形態の半導体集積回路装置の製造方法における埋め込みポリシリコン成膜工程群およびその周辺のプロセスブロックフロー図である。図24は図11の工程の詳細ステップポリシリコン部材埋め込み前処理前または第1APM洗浄完了時点を説明するためのポリシリコンプラグ周辺切り出し領域R3の拡大模式断面図説明のため横方向の幅、自然酸化膜34および薄膜酸化シリコン膜35の厚さを誇張して表示、図25及び図26において同じである。図25は図11の工程の詳細ステップDHF洗浄完了時点を説明するためのポリシリコンプラグ周辺切り出し領域R3の拡大模式断面図である。図26は図11の工程の詳細ステップ第2APMウエット処理完了時点を説明するためのポリシリコンプラグ周辺切り出し領域R3の拡大模式断面図である。図27は本願の前記一実施の形態の半導体集積回路装置の製造方法における埋め込みポリシリコン成膜工程群およびその周辺のプロセスブロックフロー図絶縁膜残留プロセスである。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の一例である高周波ハイパワーアンプにおけるLDMOSFET部に関する製造プロセス内のポリシリコン部材埋め込み前処理工程の詳細ステップを説明する。1基本的な洗浄プロセス:図5に示すように、トレンチエッチング工程51のトレンチエッチング処理51a後のトレンチ形成用ハードマスク膜31の除去工程51bトレンチエッチング後処理が終わると、ウエハ1は、次の埋め込みポリシリコン成膜工程群61に属する工程の処理のため、まず、ポリシリコン部材埋め込み前処理工程群50に属する処理が行われる。まず、図5に示すように、第1APM洗浄工程52が実行される。これは、薬液としてAPMAmmoniaHydrogenPeroxideMixtureを使用して行われるウエット洗浄処理ウエット表面処理である。条件としては、体積組成比:たとえばアンモニア:過酸化水素水:水=0.2:1:10アンモニア又は過酸化水素水を主要な成分の一つとして含む水溶液であり、シリコン表面に酸化膜を形成する性質を有する、液温:たとえば摂氏50度程度、処理時間:たとえば10分程度を好適なものとして例示することができる。図24に示すように、この段階すなわち第1APM洗浄工程52の完了時点。第1APM洗浄工程52前もほぼ同じのウエハ1の表面トレンチ10の内面を含むには、薄い酸化シリコン膜35薄膜酸化シリコン系膜または薄膜酸化シリコン膜が形成されている。これは、自然酸化膜と第1APM洗浄工程52による処理中にできたケミカル酸化膜が一体となったものである。一般に、APMのように、酸化剤である過酸化水素水を主要な成分として含み、且つ、弗酸のような酸化シリコン膜エッチング剤を実質的に含有しない薬液によるウエット表面処理においては、シリコン等のシリコン系半導体表面には、ケミカル酸化膜が生成される。これらの自然酸化膜34やケミカル酸化膜の厚さは、0.2nm程度から2nm程度であり、薄膜酸化シリコン膜35ということができる。第1APM洗浄工程52が完了したウエハ1は、通常、水洗工程を経て、次の工程に送られる。次に図5に示すように、第1APM洗浄工程52が完了した後の水洗が完了したウエハ1に対して、表面の酸化膜を除去するためのDHF洗浄工程53が実行される。これは、薬液としてDHFDilutedHydrogenFluorideを使用して行われるウエット洗浄処理ウエット表面処理である。条件としては、体積組成比:たとえばHF:水=1:500弗酸を主要な成分の一つとして含む水溶液であり、シリコン表面の酸化膜を除去する性質を有する、液温:たとえば摂氏25度程度、処理時間:たとえば15分程度を好適なものとして例示することができる。このDHF洗浄工程53が完了した時点のウエハ1の断面を図25に示す。すなわち、薄膜酸化シリコン膜35は、ほぼ完全に除去されている。DHF洗浄工程53、すなわち、ポリシリコン部材埋め込み前処理工程群50に属する処理が完了したウエハ1は、通常、水洗工程および乾燥工程を経て、次の工程すなわち、埋め込みポリシリコン成膜工程55に送られる。2酸化膜を残留させる洗浄プロセス:図27に示すように、トレンチエッチング工程51のトレンチエッチング処理51a後のトレンチ形成用ハードマスク膜31の除去工程51bトレンチエッチング後処理が終わると、ウエハ1は、次の埋め込みポリシリコン成膜工程群61に属する工程の処理のため、まず、ポリシリコン部材埋め込み前処理工程群50に属する処理が行われる。まず、図27に示すように、第1APM洗浄工程52が実行される。これは、薬液としてAPMAmmoniaHydrogenPeroxideMixtureを使用して行われるウエット洗浄処理ウエット表面処理である。条件としては、体積組成比:たとえばアンモニア:過酸化水素水:水=0.2:1:10アンモニア又は過酸化水素水を主要な成分の一つとして含む水溶液であり、シリコン表面に酸化膜を形成する性質を有する、液温:たとえば摂氏50度程度、処理時間:たとえば10分程度を好適なものとして例示することができる。図24に示すように、この段階すなわち第1APM洗浄工程52の完了時点。第1APM洗浄工程52前もほぼ同じのウエハ1の表面トレンチ10の内面を含むには、薄い酸化シリコン膜35薄膜酸化シリコン系膜または薄膜酸化シリコン膜が形成されている。これは、自然酸化膜と第1APM洗浄工程52による処理中にできたケミカル酸化膜が一体となったものである。一般に、APMのように、酸化剤である過酸化水素水を主要な成分として含み、且つ、弗酸のような酸化シリコン膜エッチング剤を実質的に含有しない薬液によるウエット表面処理においては、シリコン等のシリコン系半導体表面には、ケミカル酸化膜が生成される。これらの自然酸化膜34やケミカル酸化膜の厚さは、0.2nm程度から2nm程度であり、薄膜酸化シリコン膜35ということができる。第1APM洗浄工程52が完了したウエハ1は、通常、水洗工程を経て、次の工程に送られる。次に図27に示すように、第1APM洗浄工程52が完了した後の水洗が完了したウエハ1に対して、表面の酸化膜を除去するためのDHF洗浄工程53が実行される。これは、薬液としてDHFDilutedHydrogenFluorideを使用して行われるウエット洗浄処理ウエット表面処理である。条件としては、体積組成比:たとえばHF:水=1:500弗酸を主要な成分の一つとして含む水溶液であり、シリコン表面の酸化膜を除去する性質を有する、液温:たとえば摂氏25度程度、処理時間:たとえば15分程度を好適なものとして例示することができる。このDHF洗浄工程53が完了した時点のウエハ1の断面を図25に示す。すなわち、薄膜酸化シリコン膜35は、ほぼ完全に除去されている。DHF洗浄工程53が完了したウエハ1は、通常、水洗工程を経て、次の工程に送られる。次に図27に示すように、DHF洗浄工程53が完了した後の水洗が完了したウエハ1に対して、再度、酸化膜を形成するための第2APMウエット処理工程54が実行される。これは、薬液酸化性薬液としてAPMを使用して行われるウエット洗浄処理ウエット表面処理である。条件としては、体積組成比:たとえばアンモニア:過酸化水素水:水=0.2:1:10アンモニア又は過酸化水素水を主要な成分の一つとして含む水溶液であり、シリコン表面に酸化膜を形成する性質を有する、液温:たとえば摂氏50度程度、処理時間:たとえば10分程度を好適なものとして例示することができる。図26に示すように、この段階すなわち第2APMウエット処理工程54完了時点のウエハ1の表面トレンチ10の内面を含むには、薄い酸化シリコン膜35薄膜酸化シリコン系膜または薄膜酸化シリコン膜が形成されている。これは、第2APM洗浄工程54による処理中にできたケミカル酸化膜である。一般に、APMのように、酸化剤である過酸化水素水を主要な成分として含み、且つ、弗酸のような酸化シリコン膜エッチング剤を実質的に含有しない薬液によるウエット表面処理においては、シリコン等のシリコン系半導体表面には、ケミカル酸化膜が生成される。このケミカル酸化膜の厚さは、0.2nm程度から2nm程度であり、薄膜酸化シリコン膜35ということができる。第2APM洗浄工程54が完了したウエハ1は、通常、水洗工程および乾燥工程を経て、次の工程すなわち、埋め込みポリシリコン成膜工程55に送られる。ここに説明したように、薄膜酸化シリコン系膜がある状態でポリシリコンの埋め込みを実施することにより、固相エピタキシ化が抑止される結果、ボロン濃度が比較的高い領域すなわち8.1x1020atomcm3程度以上の領域と同様に、ボロン濃度が比較的低い領域すなわち8.1x1020atomcm3程度未満の領域に於いても、シリコンプラグの収縮がほとんど発生しない。また、このボロン濃度が比較的高い領域すなわち8.1x1020atomcm3程度以上の領域の全般に於いて、シリコンプラグの収縮を安定的に排除することができる。3酸化膜を残留させる洗浄プロセス等に関する各種変形例:このサブセクションでは、主にサブセクション2を例にとり具体的に説明するが、対応する場合には、サブセクション1についてもそのまま当てはまる。先のサブセクション2で説明した例は、薄膜酸化膜がある状態で、埋め込みポリシリコン膜を堆積するものであるから、たとえば、DHF洗浄工程53は、先に説明したものに限らず、自然酸化膜等を全面除去するものであれば、何でも良い。すなわち、DHF洗浄ウエットエッチングとしては、弗酸等を含む他の薬液を使用したものでも可能であることはいうまでもないのほか、たとえば、等方性ドライエッチング等の他の酸化膜除去処理工程57が考えられる。一方、第2APMウエット処理工程54図27は、先に説明したものに限らず、薄膜酸化シリコン系膜35薄膜酸化シリコン膜を形成可能な方法であれば、何でも良い。他の薄膜酸化処理工程56としては、たとえば、以下のものが考えられる。すなわち、SPMSulfuricAcidHydrogenPeroxideMixtureやオゾン水等の他の酸化性薬液によるウエット処理、希釈雰囲気たとえば大量の窒素で希釈した酸素雰囲気での熱酸化、ALDAtomicLayerDeposition等のCVD、スパッタリング成膜、プラズマ酸化処理、自然酸化処理放置することで自然酸化膜を生成させること等である。なお、自然酸化膜34図24をそのまま薄膜酸化シリコン系膜35として利用するのであれば、DHF洗浄工程53および第2APMウエット処理工程54をスキップすることができる迂回プロセス2bおよび迂回プロセス3c。なお、SPM等によるケミカル酸化処理と第2APMウエット処理工程54を比較すると、第2APMウエット処理工程54の方が比較的低温の薬液を用いてプロセスを実行できるメリットがある。また、第1APM洗浄工程52は、ウエハ1の表面の汚染を除去する点で有効であるが、必須ではない迂回プロセス1a。5.本願の前記一実施の形態の半導体集積回路装置の一例である高周波ハイパワーアンプにおけるLDMOSFET部に関する製造プロセス内のポリシリコン部材埋め込み処理工程の詳細ステップ等の説明主に図28から図31、および図5を参照このセクションでは、主にセクション4のサブセクション1の洗浄処理を経た被処理ウエハを対象として説明するが、その他の洗浄処理を経た被処理ウエハでも、そのまま当てはまるので、それらに対する説明は、原則として繰り返さない。なお、先にも説明したように、製造プロセスに於いては、熱処理の段階に伴って、シリコン部材は、アモルファス状態アモルファスシリコンから多結晶状態ポリシリコンに変化するが、その変化は複雑で一義的に決定するのは困難である。また、変化の一時点を取ってみても、どちらかの状態と断定することは、一般に困難である。従って、一般的に非単結晶のシリコン部材アモルファス状態および多結晶状態に言及するときは、原則として、日常的に使われているポリシリコンを用い、特に多結晶状態ではなく、アモルファス状態を指すときはアモルファスシリコンを用い、アモルファス状態ではなく、多結晶状態を指すときは多結晶状態のシリコン等を用いる。図28は本願の高周波ハイパワーアンプにおけるLDMOSFET部に関する製造プロセス内のポリシリコン部材埋め込み処理工程に使用するアモフファスシリコン成膜装置の全体模式断面図である。図29は図28のアモフファスシリコンポリシリコン成膜装置の炉内のガス等の流れを説明するための部分模式断面図である。図30は図28および図29におけるウエハホルダ内における被処理ウエハの配置状態を示すウエハホルダおよび被処理ウエハの断面図である。図31は図28のアモフファスシリコン成膜装置の単位成膜サイクルのタイムチャートである。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の一例である高周波ハイパワーアンプにおけるLDMOSFET部に関する製造プロセス内のポリシリコン部材埋め込み処理工程の詳細ステップ等を説明する。1ポリシリコン成膜工程のアウトライン主に図5を参照:まず、ポリシリコン成膜工程のアウトラインを説明する。図5に示すように、DHF洗浄工程53図27のプロセスでは第2APM洗浄工程54が完了した後の水洗及び乾燥が完了したウエハ1に対して、次の埋め込みポリシリコン成膜工程55に属する処理が実行される。なお、図27のプロセスでは、この埋め込みポリシリコン成膜工程55は、再び自然酸化膜が実質的に形成される前に実行することが好適であるが、通常、自然酸化膜が再形成されても、全体として薄膜酸化膜の範囲であれば、問題ないと考えられる。埋め込みポリシリコン成膜工程55は、通常、以下のように行われる。すなわち、まず、ウエハ1の表面1aトレンチ10の内部および内面を含むのほぼ全体に、たとえば、CVD成膜温度は、たとえば摂氏400度程度により、たとえば400nm程度の厚さのボロンドープトポリシリコン膜ドーズ量は、たとえば8.2x1020cm3程度を堆積することにより、トレンチ10の内部をほぼ充填された状態とする図5のドープトポリシリコン成膜工程55a。このボロンドープトポリシリコン膜は、正確に言うとボロンドープされたアモルファスシリコン膜である。アモルファスシリコン膜とし、且つ、トレンチ10の内部をボイドのないように埋め込むためには、比較的低い温度、たとえば、摂氏400度程度の温度範囲としては、たとえば、摂氏350度以上、摂氏500度未満程度で成膜するのが好適である。ここで、アモルファスシリコン膜とするのは、シリコン単結晶バルクのボロン固溶限界を超えて、高濃度のボロンをドープするためである。続いて、ウエハ1の表面1aのほぼ全体に、たとえば、CVD成膜温度は、たとえば摂氏530度程度により、たとえば100nm程度の厚さのノンドープポリシリコン膜この層は、通常、後の平坦化により除去されるを堆積する図5のノンドープポリシリコン成膜工程55b。埋め込みポリシリコン成膜工程55が完了したウエハ1は、図12に示す状態となる。このノンドープポリシリコン膜は、たとえば、多結晶状態のシリコン膜である。なお、ノンドープポリシリコン膜は、ボロンの外方拡散を防止する点等で有効であるが、そのような懸念のない場合は、スキップすることができる迂回プロセス4d。いずれにしても、通常、ノンドープポリシリコン膜は、エッチバック等により、除去され、ウエハ上には残らない。2ポリシリコン成膜装置の説明主に図28から図30:次に、ドープトポリシリコン成膜工程に使用する成膜装置を図28、図29および図30を用いて説明する。図28に示すように、アモルファスシリコン成膜装置70縦型CVD装置は、反応室が内部石英反応管72上方が開放された円筒状の石英製の管と、それを覆う外部石英反応管71上方がドーム状に閉鎖された円筒状の石英製の管から構成されており、内部石英反応管72の内側に多量のウエハ1を搭載したウエハホルダ76ウエハ治具を下方から挿入するようになっている。このウエハホルダ76は、たとえば、石英製であり、ウエハホルダベース75上に保持された状態で上下するようになっている。内部石英反応管72と外部石英反応管71の間は、石英管内ガス排出通路73となっており、外部石英反応管71の周りには、ヒータ74円筒状が設置されている。外部石英反応管71の下端部を通して、ガス導入配管87が接続されており、モノシラン供給管77およびモノシランバルブ79を介してモノシランガスが、BCl3供給管78およびBCl3バルブ80を介してBCl3ガスが、窒素ガス供給管88および窒素ガスバルブ89がそれぞれ、内部石英反応管72内に供給されるようになっている。更に、外部石英反応管71の下端部には、排気管81が接続されており、排気バルブ82および真空ポンプ83を介して、反応室の真空度を調整するとともに、反応ガス等を排気する構造となっている。次に、図29により、反応室内およびヒータ74の詳細構造等を説明する。図29に示すように、ヒータ74は、上下方向に下から、たとえば下部ヒータブロック74a、中央下部ヒータブロック74b、中央上部ヒータブロック74c、および上部ヒータブロック74dに分割されている。モノシランバルブ79および窒素ガスバルブ89を介して供給されたモノシランガスおよび窒素ガスは、それぞれガス導入配管87を介して、内部石英反応管72内に移送され、そこで、モノシランノズル86および窒素ガスノズル90から内部石英反応管72の内部下端部に供給される。一方、複数のBCl3バルブ80a,80b,80c,80d,80eを介して導入されたBCl3ガスは、それぞれガス導入配管87を介して、内部石英反応管72内に移送され、そこで、それぞれの異なる高さに設置されたBCl3ノズル84a,84b,84c,84d,84eから内部石英反応管72の内部の各部分に供給される。また、内部石英反応管72内のウエハホルダ76ウエハ治具内には、たとえば、6ロット分のウエハ1が収容されている。すなわち、上下方向に各ロット85に属するウエハ1が、たとえばロットごとに集合的に収容されている。各ロット85に属するウエハ1の枚数は、通常10枚程度から30枚程度であるが、ここでは、例えば、25枚とする。従って、この例では、収容枚数は、150枚程度となる。なお、通常、各ロット85の間には、テスト用ウエハが置かれ、端部には、ダミーウエハ等が置かれる。この各ロット85内のウエハ1の配置状況の詳細を図30に示す。図30に示すように、ウエハ1は、たとえば、そのデバイス面1aを上に向けた状態で一定の間隔ウエハ間のピッチは、たとえば、5ミリメートル程度を置いて、ほぼ水平にウエハホルダ76によって保持されている。3ドープトポリシリコン成膜プロセスの説明主に図31:次に、ドープトポリシリコン成膜プロセスの詳細を図31に示す。図31に示すように、まず、時点t1に於いて、ウエハホルダ76が内部石英反応管72および外部石英反応管71、すなわち反応室の外にある状態で、ウエハホルダ76への被処理ウエハ1の移送が開始され、時点t2に被処理ウエハ1の移送が完了する。時点t1から時点t2までの期間、すなわち、ウエハ搭載ステップの時間的長さは、たとえば、60分程度である。なお、この間、反応室内には、窒素ガスが流されている。外部の酸素等の導入防止のためである。また、本ステップおよび以下の各ステップに於いて、反応室内の温度は、たとえば、摂氏400度程度の一定の温度に設定されている。もっとも、ウエハの挿入や搬出に伴い、実際の反応室内の温度は、若干変動する。次に、時点t2において、ウエハホルダ76の上昇が開始され、時点t3において、ウエハ1の反応室への導入が完了する。時点t2から時点t3までの期間、すなわち、治具上昇ステップウエハロードステップの時間的長さは、たとえば、20分程度である。なお、この間、反応室内には、窒素ガスが流されている。外部の酸素等の導入防止のためである。時点t1から時点t3までは、反応室内の圧力は、常圧大気圧と等しいである。次に、時点t3において、反応室内の窒素雰囲気をパージするための真空引き通常、10分程度で真空系の排気能力等で決まる比較的高い真空度、すなわち、いわゆるパージ圧力に収束するが開始され、時点t4に於いて、窒素パージのための真空引きステップが終了する。時点t3から時点t4までの期間、すなわち、窒素パージステップの時間的長さは、たとえば、60分程度である。なお、この間、反応室内には、窒素ガスは、導入されていない。また、この窒素パージステップの間に、反応室内の温度が安定状態となる。次に、時点t4において、図29のモノシランバルブ79およびBCl3バルブ80a,80b,80c,80d,80eが開状態となり、ボロンがドープされたアモルファスシリコン膜の成膜が開始され、時点t5に於いて、成膜が完了する。なお、成膜時の反応室内の圧力、すなわち、成膜圧力は、たとえば、60パスカル程度である。時点t3から時点t4までの期間、すなわち、成膜ステップの時間的長さは、たとえば、340分程度である。この成膜ステップにおける各ノズルからのガスの流量の一例を示すとすれば、以下のごとくである。すなわち、たとえばモノシランノズル86:90sccm程度モノシランガス、BCl3ノズル84a:1.95sccm程度BCl3ガス、BCl3ノズル84b:0.11sccm程度BCl3ガス、BCl3ノズル84c:0.19sccm程度BCl3ガス、BCl3ノズル84d:0.22sccm程度BCl3ガス、BCl3ノズル84e:0.26sccm程度BCl3ガスである。なお、セクション7で説明する比較例図34および図35の場合の各ノズルからのガスの流量は、以下のごとくである。すなわち、たとえばモノシランノズル86:90sccm程度モノシランガス、BCl3ノズル84a:1.75sccm程度BCl3ガス、BCl3ノズル84b:0.11sccm程度BCl3ガス、BCl3ノズル84c:0.19sccm程度BCl3ガス、BCl3ノズル84d:0.22sccm程度BCl3ガス、BCl3ノズル84e:0.26sccm程度BCl3ガスである。次に、時点t5において、図29のモノシランバルブ79およびBCl3バルブ80a,80b,80c,80d,80eが閉状態となり、ガス置換のための真空引きガス置換ステップが開始され、時点t6において、終了する。時点t5から時点t6までの期間、すなわち、ガス置換ステップの時間的長さは、たとえば、40分程度である。この間の反応室の圧力の挙動は、先の真空引きステップと基本的に同じである。次に、時点t6において、図29の窒素ガスバルブ89が開状態となり、反応炉内の圧力が、常圧に戻り、ウエハホルダ76ウエハ治具の降下が開始し、時点t7に於いて、終了する。時点t6から時点t7までの期間、すなわち、治具降下ステップの時間的長さは、たとえば、20分程度である。なお、この間、反応室内には、窒素ガスが流されている。外部の酸素等の導入防止のためである。次に、時点t7において、ウエハホルダ76からの被処理ウエハ1の取出しが開始され、時点t8に於いて、終了する。時点t7から時点t8までの期間、すなわち、ウエハ取り出しステップの時間的長さは、たとえば、60分程度である。なお、この間、反応室内には、窒素ガスが流されている。外部の酸素等の導入防止のためである。これで、ドープトポリシリコン成膜プロセスの単位サイクルサイクル時間は、この例では、10時間程度であるを一巡したことになる。6.デバイス構造の変形例の説明主に図23このセクションでは、図3におけるポリシリコンプラグ7の平面レイアウトの変形例を説明する。図23は図3に対するデバイス構造の変形例等を説明する図2のハーフセル周辺切り出し領域R2に対応する拡大平面図である。これに基づいて、デバイス構造の変形例を説明する。図23に示すように、図3の2本のポリシリコンプラグ7が、この例においては、平面的にジグザグの1本のポリシリコンプラグ7となっている。このように平面的にジグザグ形状とするのは、面積効率を稼ぐためである。7.考察並びに前記実施の形態等変形例を含むに関する補足的説明主に図32から図38以上に説明したように、前記実施の形態の半導体集積回路装置の製造方法における要部プロセスであるボロンドープトポリシリコン成膜工程は、トレンチをボイドなく埋め込むため、および、良好なアモルファスシリコン膜1020atomcm3オーダのボロンをドープするために必要を形成するために、非常に低い温度摂氏500度未満で実行せざるを得ない。そのため、成膜速度が大変遅く、処理時間は10時間前後となる。従って、できるだけ、大量のウエハを一括して処理するバッチ処理としたいのであるが、シリコンプラグの収縮等による歪起因欠陥の発生が懸念される場合は、不所望な歪を避けるため、大量バッチ処理が困難となり、バッチ処理の規模を小さくせざるを得なくなる。これに対して、前記一実施の形態に於いては、これまでと比較して、ポリシリコンの固溶限界に更に近いボロンをドープすることにより、固相エピタキシ化を抑制することにより、大量バッチ処理を可能としている。アモルファスシリコンは、シリコン単結晶バルクの固溶限界以上にボロンをドープするのに適している。成膜されたアモルファスシリコンは、その後の各種の熱処理主に摂氏800度以上の熱処理の際に多結晶化双晶化を含むする際、過剰なボロンは粒界に偏析して電気抵抗を上昇させる。このため、1020atomcm3オーダのボロン濃度の領域では、ボロン濃度の増加に従って、抵抗率は増加する。従って、必要以上にボロン濃度を過剰に上げることは、シリコンプラグの抵抗値を上げる結果につながるので、高周波を取り扱う観点から、技術的にあまり意味がない。すなわち、LDMOSFETにおいては、チップ表面のソース領域と裏面のソース電極を、エピタキシ層1eよりも十分に抵抗の低いシリコンプラグで連結することにより、ソース抵抗を下げることが有効である。ところが、シリコンプラグはエピタキシ層で囲まれているので、熱処理の際、固相エピタキシ化が進行しやすく、この過程が進行すると、シリコンプラグの相当部分が双晶となる堆積が収縮する。この収縮は、シリコン系エピタキシ半導体層1eとシリコン系単結晶基板層1sの界面の若干上方に発生しやすく、発生すると、ドレインリーク等のリーク不良を惹起する傾向がある。ここで、シリコンプラグのボロン濃度を上げると、粒界に偏析したボロンが固相エピタキシ過程の進行を抑制することができる。従って、ボロン濃度の最適な範囲は、固相エピタキシ過程の進行を有効に抑制することができる範囲であって、かつ、抵抗率が不所望に上昇しない範囲と見ることができる。以下、データを用いて、有効なボロン濃度の範囲等を説明する。図32はシリコンプラグのボロン濃度とウエハ検査歩留まりの関係を示すデータプロット図である。図33はシリコンプラグのボロン濃度と抵抗率の関係を示すデータプロット図である。図34は比較例のシリコンプラグ周辺のTEMTransmissionElectronMicroscopy像である。図35は図34の比較例のシリコンプラグのX線回折像である。図36は本願の前記一実施の形態の半導体集積回路装置のシリコンプラグ周辺のTEM像である。図37は図36のシリコンプラグのX線回折像である。これらに基づいて、前記実施の形態等変形例を含むに関する補足的説明並びに考察を行う。図32にウエハ検査時点におけるポリシリコンプラグ7のボロン濃度と製品歩留まりここで歩留まりを下げている主因は、プラグの収縮に起因するリーク不良等であるの関係を示す。図32に示すように、ボロン濃度が8.0x1020atomcm3程度を境に、それ以上では、歩留まりが急速に立ち上がるのがわかる。そして、8.1x1020atomcm3程度では、量産でほぼ許容できる歩留まりである60程度歩留まりの標準的な下限に達し、8.2x1020atomcm3程度では、ほぼ100に近い歩留まりとなる。ボロン濃度の上限は、理論的には、ポリシリコンにおいてのボロンの固溶限界までとなる。次に、図33にウエハ検査時点におけるポリシリコンプラグ7のボロン濃度と、その抵抗率の関係を示す。図33に示すように、ボロン濃度が8.7x1020atomcm3程度以上になると、抵抗率が高めになっているのがわかる。これは、過剰なボロンが粒界に偏析して、伝導度を下げているからであると考えられる。したがって、図32および図33から、リーク不良ドレインリーク不良の観点からの適用可能なボロン濃度の範囲は、8.1x1020atomcm3程度以上、ポリシリコンにおいてのボロンの固溶限界以下ということになる。しかし、高周波特性を維持するためには、抵抗率を2.40mΩcm以上、2.65mΩcm以下程度抵抗率の好適な範囲に制御するのが好適である。これから、ポリシリコンプラグ7のボロン濃度の実用的なもっとも好適な範囲は、8.2x1020atomcm3程度以上、8.6x1020atomcm3程度以下と考えられる。次に、図34にシリコンプラグ7のボロン濃度が、7.5x1020atomcm3程度のサンプル比較例のサンプルのTEMTransmissionElectronMicroscopy像を示す。図34に於いて、シリコンプラグ7の中間から上半分にかけてひげ状に黒く見えるのは、固相エピタキシ化が進行しているところである。また、半導体基板1sとシリコンエピタキシ半導体層1eの境界ESの少し上の部分が固相エピタキシ化による収縮を起こしているのがわかる。次の同じサンプルのX線回折像を図35に示す。図35から、このサンプルのシリコンプラグの部分は、主に固相エピタキシ化によって生成された双晶から構成されているのがわかる。すなわち、シリコンプラグ7の固相エピタキシ化が相当程度進行していることが確認される。一方、前記実施の形態に対応するシリコンプラグ7のボロン濃度が、8.2x1020atomcm3程度のサンプル本実施の形態のサンプルのTEM像を図36に示す。図36に示すように、本実施の形態のサンプルに於いては、比較例のサンプルの場合と比べて、固相エピタキシ化があまり進行していないことがわかる。また、半導体基板1sとシリコンエピタキシ半導体層1eの境界ESの少し上の部分の細りもほとんど確認できない程度である。この本実施の形態のサンプルのX線回折像を図37に示す。図37から、このサンプルのシリコンプラグの部分は、主に多結晶と若干の固相エピタキシ化によって生成された双晶から構成されているのがわかる。すなわち、シリコンプラグ7の固相エピタキシ化があまり進行していないことが確認される。8.サマリ以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、前記実施の形態では、LDMOSFETを半導体集積回路装置のLDMOSFET部またはLDMOSFET形成部としてものを例に取り具体的に説明したが、本発明はそれに限定されるものではなく、LDMOSFETを単体デバイスとして形成しても良い。"