半導体基板上に配置された第2導電型の第1半導体領域と、前記第1半導体領域の上面の一部に埋め込まれた第1導電型の第2半導体領域と、前記第2半導体領域の上面の一部に埋め込まれた第2導電型のソース領域と、前記第2半導体領域と離間して前記第1半導体領域の上面の一部に埋め込まれた第2の導電型のドレイン領域と、前記ソース領域と前記ドレイン領域間で前記第2半導体領域上に配置されたゲート電極と、前記第2半導体領域と前記ドレイン領域間で前記第1半導体領域上に配置された絶縁膜と、前記絶縁膜上に配置されて前記ゲート電極と前記ドレイン領域間の電圧を分圧する分圧素子と、前記分圧素子と前記ドレイン領域との間に接続された電荷移動制限素子とを備えることを特徴とする半導体装置。前記電荷移動制限素子が、前記ソース領域と前記ドレイン領域間の導通時に前記分圧素子から前記ドレイン領域への電荷の移動を制限して前記分圧素子に電荷を保持させ、前記ソース領域と前記ドレイン領域間の非導通時には前記電荷の移動を制限しないことを特徴とする請求項1に記載の半導体装置。前記電荷移動制限素子が、アノード電極が前記ドレイン領域側に接続し、カソード電極が前記分圧素子に接続するツェナーダイオードであることを特徴とする請求項1又は2に記載の半導体装置。前記分圧素子が、前記第2半導体領域から前記ドレイン領域の方向に互いに離間して前記絶縁膜上に配置された複数のフィールドプレートと、前記複数のフィールドプレートの隣接するフィールドプレート間にそれぞれ形成された電荷保持素子とを備えることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。前記複数のフィールドプレートが、前記絶縁膜上面に互いに離間して配置された複数のフィールドプレートからなる第1のフィールドプレート列と、前記第1のフィールドプレート列の前記複数のフィールドプレート間の隙間を覆うように、前記第1のフィールドプレート列の上方の同一平面に離間して配置された複数のフィールドプレートからなる第2のフィールドプレート列とを備えることを特徴とする請求項4に記載の半導体装置。LDMOSトランジスタでは、オン状態ではゲート電極下方の半導体層にチャネルが形成され、ドレイン電極-ソース電極間に電流が流れるが、ゲート電極-ドレイン領域間の半導体層の抵抗によってオン抵抗が高くなるという問題がある。本発明は、オン抵抗の低減を実現できる、高耐圧のLDMOSトランジスタを有する半導体装置を提供することを目的とする。本発明の一態様によれば、イ半導体基板上に配置された第2導電型の第1半導体領域と、ロ第1半導体領域の上面の一部に埋め込まれた第1導電型の第2半導体領域と、ハ第2半導体領域の上面の一部に埋め込まれた第2導電型のソース領域と、ニ第2半導体領域と離間して第1半導体領域の上面の一部に埋め込まれた第2の導電型のドレイン領域と、ホソース領域とドレイン領域間で第2半導体領域上に配置されたゲート電極と、ヘ第2半導体領域とドレイン領域間で第1半導体領域上に配置された絶縁膜と、ト絶縁膜上に配置されてゲート電極とドレイン領域間の電圧を分圧する分圧素子と、チ分圧素子とドレイン領域との間に接続された電荷移動制限素子とを備える半導体装置が提供される。本発明によれば、オン抵抗の低減を実現できる、高耐圧のLDMOSトランジスタを有する半導体装置を提供できる。次に、図面を参照して、本発明の第1及び第2の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。又、以下に示す第1及び第2の実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。第1の実施形態本発明の第1の実施形態に係る半導体装置1は、図1に示すように、第1導電型の半導体基板10と、半導体基板10上に配置された第2導電型の第1半導体領域ウェル20と、第1半導体領域20の上面の一部に埋め込まれた第1導電型の第2半導体領域ウェル30と、第2半導体領域30の上面の一部に埋め込まれた第2導電型のソース領域40と、第2半導体領域30と離間して第1半導体領域20の上面の一部に埋め込まれた第2の導電型のドレイン領域50と、ソース領域40とドレイン領域50間で第2半導体領域30上に配置されたゲート電極60とを備える。第2導電型の半導体基板10を用いれば、第1半導体領域20は形成しなくてもよい。更に、半導体装置1は、第2半導体領域30とドレイン領域50間で第1半導体領域20上に配置されたLOCOS酸化膜などのフィールド絶縁膜70と、フィールド絶縁膜70上に配置されてゲート電極60とドレイン領域50間の電圧を分圧する分圧素子80と、ソース領域40とドレイン領域50間の導通時に分圧素子80からドレイン領域50への電荷の移動を制限する電荷移動制限素子90とを備える。分圧素子80は、分圧された各電圧をフィールド絶縁膜70直下の第1半導体領域20の表面に印加する。電荷移動制限素子90は、ソース領域40とドレイン領域50間の導通時に電荷の移動を制限することにより、分圧素子80に電荷を保持させる。電荷移動制限素子90は、ソース領域40とドレイン領域50間の非導通時には、分圧素子80とドレイン領域50間での電荷の移動を制限しない。なお、第1導電型と第2導電型とは互いに反対導電型である。すなわち、第1導電型がp型であれば、第2導電型はn型であり、半導体装置1はn型チャネルMOSトランジスタである。また、第1導電型がn型であれば、第2導電型はp型であり、半導体装置1はp型チャネルMOSトランジスタである。以下では、第1導電型がp型であり、第2導電型がn型である場合について例示的に説明する。図1に示した分圧素子80は、第2半導体領域30からドレイン領域50の方向に互いに離間して配置された複数のフィールドプレートFP11~FP15、FP21~FP24を備える。更に、詳細は後述するが、分圧素子80は、フィールドプレートFP11~FP15、FP21~FP24において隣接するフィールドプレート間にそれぞれ形成された電荷保持素子を備える。なお、フィールドプレートFP12~FP14に表れる電圧を、それぞれ分圧電圧Va~Vcとする。また、フィールドプレートFP15の電圧Vdは、ドレイン領域50のドレイン電圧から電荷移動制限素子90による電圧降下が生じた後の電圧である。フィールドプレートFP11~FP15、FP21~FP24は、フィールド絶縁膜70上面に互いに離間して配置された第1のフィールドプレート列FP10であるフィールドプレートFP11~FP15と、第1のフィールドプレート列FP10の上方の同一平面に離間して配置された第2のフィールドプレート列FP20であるフィールドプレートFP21~FP24により構成されている。フィールドプレートFP21~FP24は、フィールドプレートFP11~FP15間の隙間を覆い、且つフィールドプレートFP11~FP15の一部と重なるように配置されている。つまり、第1のフィールドプレート列FP10と第2のフィールドプレート列FP20は、補完しあって全体としてフィールド絶縁膜70の上面全部を覆っている。図2に示すように、フィールドプレートFP11とフィールドプレートFP12間に、フィールドプレートFP21を介して容量素子C11と容量素子C12が直列接続された容量素子以下において、CAP1というが形成される。同様に、フィールドプレートFP12とフィールドプレートFP13間に、フィールドプレートFP22を介して容量素子C21と容量素子C22が直列接続された容量素子以下において、CAP2というが形成され、フィールドプレートFP13とフィールドプレートFP14間に、フィールドプレートFP23を介して容量素子C31と容量素子C32が直列接続された容量素子以下において、CAP3というが形成される。更に、フィールドプレートFP14とフィールドプレートFP15間に、フィールドプレートFP24を介して容量素子C41と容量素子C42が直列接続された容量素子以下において、CAP4というが形成される。図1に示した半導体装置1では、フィールド絶縁膜70上面に配置された第1のフィールドプレート列FP10のうち隣接するフィールドプレート間にそれぞれ形成される容量素子CAP1~CAP4が、電荷保持素子である。フィールドプレートFP11~FP15、FP21~FP24は、例えばポリシリコン膜を採用可能である。なお、フィールドプレート列FP10及びフィールドプレート列FP20の一方、或いは両方を金属膜で形成してもよい。また、図1に示すように、フィールド絶縁膜70上面に、p型半導体層91とn型半導体層92とからなるツェナーダイオードが、電荷移動制限素子90として配置されている。電荷移動制限素子90のツェナーダイオードは、ドレイン領域50にアノード電極が電気的に接続し、分圧素子80にカソード電極が電気的に接続されている。p型半導体層91とn型半導体層92は、例えばポリシリコン膜にp型導電型不純物、n型導電型不純物をそれぞれドープして形成可能である。なお、図1では、ドレイン領域50を挟んで分圧素子80と対向する位置に電荷移動制限素子90が配置されているが、他の位置に電荷移動制限素子90を配置しても構わない。ただし、ゲート電極60とドレイン領域50間を長くしないために、ゲート電極60とドレイン領域50間に分圧素子80と電荷移動制限素子90を並べて配置することは好ましくない。図1に示すように、分圧素子80を構成する複数のフィールドプレートのうちドレイン領域50に最近接となるフィールドプレートFP15とドレイン領域50との間に、電荷移動制限素子90は接続される。一方、分圧素子80を構成する複数のフィールドプレートのうちゲート電極60に最近接となるフィールドプレートFP11とゲート電極60とが容量結合している。また、ゲート絶縁膜65が、ゲート電極60と第2半導体領域30との間に形成されている。なお、フィールド絶縁膜70上にもゲート絶縁膜65が形成されているが、第1のフィールドプレート列FP10の形成時に、フィールドプレートFP11~FP15間にそれぞれ形成されていたゲート絶縁膜65は除去されている。半導体装置1では、ソース領域40と電気的に接続するソース電極端子41がバックゲート電極を兼ねている。このため、第1半導体領域20の上面から下面まで貫通して配置された第1導電型の埋め込み領域35によって、第2半導体領域30と半導体基板10とが電気的に接続されている。また、第2半導体領域30とフィールド絶縁膜70とを離間して配置することにより、半導体装置1の耐圧を向上させている。次に、図3a、図3bを参照して、半導体装置1の動作を説明する。以下では、ドレイン領域50と電気的に接続するドレイン電極端子51とソース電極端子41間に401Vが印加されている場合について例示的に説明する。先ず、半導体装置1がオフ非導通状態である場合について説明する。例えば、図3aに示すように、ゲート電極端子61とソース電極端子41にゲート電圧Vg=0Vが印加されているとする。このとき、分圧素子80を構成するフィールドプレートFP11~FP15間の容量素子CAP1~CAP4に電荷が蓄積される。ここで、フィールドプレートFP15の電圧Vdは、ドレイン電極端子51とソース電極端子41間の電圧VDSからツェナーダイオードの順方向電圧Vfだけ電圧降下した値である。順方向電圧Vfを1Vとすると、フィールドプレートFP15の電圧Vdは400Vである。そして、フィールドプレートFP12~FP14に、ドレイン電極端子51とソース電極端子41間に印加された電圧が分圧された分圧電圧Va、Vb、Vcが生じる。ここでは、フィールドプレートFP11~FP15、FP21~FP24が等間隔に配置されて、ゲート電極60とフィールドプレートFP15間の電圧が等分に分圧されているとする。このため、分圧電圧Vc=300V、分圧電圧Vb=200V、分圧電圧Va=100V程度である。フィールドプレートFP14に生じる分圧電圧Vcと、フィールドプレートFP14直下の第1半導体領域20の電圧とはほぼ等しい分圧電圧Va、Vbについても同様。このため、フィールドプレートFP14直下の第1半導体領域20にチャネルは形成されない。次に、半導体装置1がオン導通状態になった場合について説明する。例えば、図3bに示すように、ゲート電極端子61とソース電極端子41にゲート電圧Vg=8Vが印加されたとする。これにより、ゲート電極60直下の第2半導体領域30にチャネルが形成される。半導体装置1がオン状態の場合、ドレイン電極端子51とソース電極端子41間は導通状態になるため、電圧VDS=0Vである。容量素子CAP1~CAP4に蓄積されていた電荷は、ドレイン領域50に放電される。しかし、分圧素子80とドレイン領域50間に電荷移動制限素子90としてツェナーダイオードが配置されているため、容量素子CAP1~CAP4に蓄積されていた電荷は完全には放電されない。即ち、容量素子CAP1~CAP4に印加される電圧がクランプ固定される。ツェナーダイオードのツェナー電圧が100Vであるとすると、Vd=100Vである。つまり、電荷移動制限素子90によって、分圧素子80に電荷が保持され、ゲート電極60とドレイン領域50間に一定の大きさの電圧が発生する。したがって、フィールドプレートFP15とゲート電極60間の電圧を分圧した分圧電圧Va、Vb、Vcが、フィールドプレートFP12~FP14にそれぞれ発生する。ゲート電極60とフィールドプレートFP15間の電圧が等分に分圧されている場合、分圧電圧Va=31V、分圧電圧Vb=54V、分圧電圧Vc=77V程度である。フィールドプレートFP12~FP15に分圧電圧Va、Vb、Vc、Vdが発生することにより、フィールド絶縁膜70直下の第1半導体領域20のフィールドプレートFP12~FP15に対向する領域の表面に電圧が印加される。その結果、ゲート電極60とドレイン領域50間のフィールド絶縁膜70直下の第1半導体領域20の表面にチャネルが形成され、抵抗が低くなる。このため、半導体装置1のオン状態において、フィールド絶縁膜70直下の第1半導体領域20に電流が流れやすくなる。つまり、半導体装置1のオン抵抗が低減される。また、ゲート電極60とドレイン電極端子51との間にフィールドプレートFP11~FP15、FP21~FP24が配置されていることにより、ゲート電極60のドレイン側端部における電界集中を緩和できる。これにより、半導体装置1の耐圧が向上する。なお、フィールドプレートがフィールド絶縁膜70上の全体に亘って連続する1の膜である場合には、フィールドプレート下方の第1半導体領域20においてフィールドプレートとの電位差が大きい領域が生じ、フィールド絶縁膜70の破壊が生じるおそれがある。しかし、第1のフィールドプレート列FP10は、フィールドプレートFP11~FP15に分割されている。このため、フィールドプレートFP11~FP15と、フィールド絶縁膜70を介してフィールドプレートFP11~FP15とそれぞれ対向する第1半導体領域20の各領域との電位差は小さい。したがって、フィールド絶縁膜70は破壊されにくい。また、フィールドプレートFP11~FP15間の隙間を上方で覆うように、フィールドプレートFP21~FP24が配置されている。つまり、第1のフィールドプレート列FP10と第2のフィールドプレート列FP20が、補完しあって全体としてフィールド絶縁膜70の上面全部を覆っている。このため、半導体装置1の上面から侵入した不純物が、フィールド絶縁膜70に到達することを防止できる。このため、フィールド絶縁膜70に不純物が侵入することによる特性の変化や信頼性の低下などが抑制される。図1に示した半導体装置1の比較例として、電荷移動制限素子90を有さない半導体装置1Aの例を図4に示す。図5aに示すように、オフ状態における半導体装置1Aの分圧電圧Va~Vcは、図3aに示す半導体装置1の分圧電圧Va~Vcと同等である。しかし、半導体装置1Aがオンすると、電荷移動制限素子90が配置されていないため、フィールドプレートFP11~FP15、FP21~FP24に蓄積されていた電荷が放電される。図5bに示すように、半導体装置1Aにおいても、オン状態において、フィールドプレートFP12~FP14にゲート電圧Vgを分圧した分圧電圧Va~Vcが発生する。しかし、フィールド絶縁膜70直下の第1半導体領域20の表面にチャネルが形成されるためには、分圧電圧Va~Vcが一定の値以上である必要がある。第1半導体領域20の表面にチャネルを形成するために必要な電圧値は、フィールド絶縁膜70の膜厚などに依存するが、例えば10V以上程度であることが一般的である。したがって、例えば8V程度のゲート電圧Vgを分圧した分圧電圧Va~Vcでは、フィールド絶縁膜70直下の第1半導体領域20の表面にチャネルは形成されない。つまり、ソース領域40とドレイン領域50間の導通時におけるフィールドプレートFP11~FP15、FP21~FP24からドレイン領域50への電荷の移動を制限する電荷移動制限素子90が配置されていないため、図4に示した半導体装置1Aでは、フィールド絶縁膜70直下の第1半導体領域20の表面にチャネルは形成されない。このため、半導体装置1Aのオン抵抗は、ゲート電極60のチャネル抵抗と第1半導体領域20の抵抗とで定まる。特に高耐圧のLDMOSトランジスタにおいては、第1半導体領域20の不純物濃度は低く設定されるため、半導体装置1Aのオン抵抗が高くなる。なお、電荷移動制限素子90としてツェナーダイオードを使用することにより、図1に示す半導体装置1のフィールドプレートFP15の電圧Vdが、ツェナーダイオードの順方向電圧Vfだけ、図4に示す半導体装置1AのフィールドプレートFP15の電圧Vdよりも低くなる。しかし、順方向電圧Vfは小さいため、半導体装置1の動作や信頼性に影響はない。図1では3つの分圧電圧Va~Vcを発生させる例を示したが、分圧する段数や分圧電圧の値、及び電圧Vdの値などは、ドレイン電極端子51とソース電極端子41間の電圧VDSや、フィールド絶縁膜70の膜厚などに応じて設定される。例えば、50Vステップで分圧電圧を発生させるように、分圧する段数を設定する。また、電荷移動制限素子90として使用されるツェナーダイオードのツェナー電圧が6~7Vである場合、電圧Vdが所定の電圧値になるように、複数のツェナーダイオードを直列接続する。以上に説明したように、本発明の第1の実施形態に係る半導体装置1は、電荷の放電を制限して分圧素子80に電荷を保持させる電荷移動制限素子90を備える。このため、半導体装置1によれば、高耐圧のLDMOSのオン時において、ゲート電極60とドレイン領域50間に蓄積された電荷が完全には放電されず、フィールド絶縁膜70直下の第1半導体領域20の表面にチャネルが形成される。その結果、オン状態における第1半導体領域20の抵抗が小さくなり、オン抵抗が低減される。また、フィールドプレートFP11~FP15、FP21~FP24によって、ゲート電極60のドレイン側端部における電界集中が緩和される。その結果、高耐圧且つ低オン抵抗の半導体装置1を実現できる。<第1の変形例>半導体装置1がオンしてソース領域40とドレイン領域50間が導通して同電位になった状態において、ゲート電極60とドレイン領域50間に電荷を保持する目的を達成できるのであれば、分圧素子80に容量素子CAP1~CAP4以外の素子を使用してもよく、電荷移動制限素子90にツェナーダイオード以外の素子を使用してもよい。例えば、図6に示すように、容量素子CAP1~CAP4の代わりにツェナーダイオードD1~D4を、フィールドプレートFP11~FP15の間に電荷保持素子として配置してもよい。ツェナーダイオードD1~D4、図6に示すように、アノード電極はゲート電極端子61側のフィールドプレートに接続され、カソード電極はドレイン電極端子51側のフィールドプレートに接続される。ツェナーダイオードD1~D4は、例えば図7に示すように、ポリシリコン膜からなるp型半導体層101とn型半導体層102をフィールド絶縁膜70上でフィールドプレートFP11~FP15間に配置することにより、形成される。また、ツェナーダイオードの代わりに、MOS、JFET、NPN、PNP、TFTなどの各種のトランジスタを用いてダイオードを構成して、電荷移動制限素子90として使用してもよい。<第2の変形例>図8に示すように、フィールドプレートFP11にアノード電極が電気的に接続し、フィールドプレートFP12にカソード電極が電気的に接続されたツェナーダイオードZ1を配置してもよい。これにより、分圧電圧Vaはゲート電極60の電圧値にツェナーダイオードZ1の順方向電圧Vfを加えた値となる。即ち、分圧電圧Va~Vcの最低電圧を増大させることができるため、フィールド絶縁膜70直下の第1半導体領域20の表面に、より確実にチャネルを形成することができる。なお、ツェナーダイオードZ1の代わりに、MOS、JFET、NPN、PNP、TFTなどの各種のトランジスタを用いて構成されるダイオードを使用してもよい。また、容量素子CAP2~CAP4の代わりにツェナーダイオードを使用してもよい。第2の実施形態本発明の第2の実施形態に係る半導体装置1は、図9に示すように、第1のゲート電極60aに加えて第2のゲート電極60bを有する、ダブルゲート電極構造である。具体的には、フィールドプレートFP11、FP21がなく、フィールドプレートFP12の代わりに第2のゲート電極60bを有する。その他の構成については、図1に示す第1の実施形態と同様である。図9に示した半導体装置1の等価回路図を図10に示す。図9に示した半導体装置1の第1のゲート電極60aは、図1に示した半導体装置1のゲート電極60と同様の構造である。第2のゲート電極60bは、第1のゲート電極60aのドレイン側に第1のゲート電極60aと離間して配置されている。ゲート電圧Vg1が印加される第1のゲート電極端子61aとは独立して、第2のゲート電極端子61bにゲート電圧Vg2が印加される。第2のゲート電極60bによって、図1に示した半導体装置1のフィールドプレートFP12と同様に、フィールド絶縁膜70を介して対向する第1半導体領域20に電圧が印加される。つまり、分圧電圧Vaの代わりに、ゲート電圧Vg2が第1半導体領域20に生じる。また、フィールドプレートFP15の電圧Vdとゲート電圧Vg2とを分圧した分圧電圧Vb、Vcが、フィールドプレートFP13、FP14に生じる。第2のゲート電極端子61bに任意の第2のゲート電圧Vg2を印加できる。したがって、分圧電圧の最低電圧を増大させることができる。このため、フィールド絶縁膜70直下の第1半導体領域20の表面に、より確実にチャネルを形成することができる。なお、フィールド絶縁膜70が厚いために、第2のゲート電極60bに接続する寄生容量は小さい。このため、第2のゲート電極端子61bを引き出して、チャージポンプ回路などを利用して駆動することが可能である。他は、第1の実施形態と実質的に同様であり、重複した記載を省略する。上記のように、本発明は第1及び第2の実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。例えば、電荷移動制限素子90は、ドレイン領域50に最近接となるフィールドプレート例えばフィールドプレートFP14とドレイン領域50とに接続されてもよく、複数のフィールドプレート例えばフィールドプレートFP14とフィールドプレートFP15の間に接続されてもよい。また、フィールドプレートFP11~FP15のみで容量素子CAP1~CAP4を構成することで、フィールドプレートFP21~FP24を省略してもよい。このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。