"半導体基板100と、半導体基板100の上に形成された水平層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fのスタック120,120a,120b,120cであって、交互に並ぶ水平誘電体層104a,104b,104c,104d,104e,104fと水平導電性ゲート層101,102a,102b,102c,103とを有し、各水平導電性ゲート層101,102a,102b,102c,103は、2つの水平誘電体層104a,104b,104c,104d,104e,104fの間に位置し、かつ該水平誘電体層に直接に接触しているスタックと、水平層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fのスタック120,120a,120b,120cを貫通して延びる垂直チャネル半導体領域110と、電荷蓄積層106,106a,106b,106cとを備え、電荷蓄積層106,106a,106b,106cは、不連続であり、かつ、垂直チャネル半導体領域110と各水平導電性ゲート層101,102a,102b,102c,103との間の少なくとも1つの界面121にのみ存在することを特徴とする縦型半導体デバイス。垂直チャネル領域110に平行であって、かつ該垂直チャネル領域から所定の距離Dを隔てた垂直誘電体領域113をさらに備えた、請求項1に記載の縦型半導体デバイス。各水平誘電体層104a,104b,104c,104d,104e,104fは、垂直チャネル半導体領域110と垂直誘電体領域113の両方に接触している、請求項2に記載の縦型半導体デバイス。垂直誘電体領域113及び各水平誘電体層104a,104b,104c,104d,104e,104fは、同じ誘電体材料を含む、請求項2又は3に記載の縦型半導体デバイス。電荷蓄積層106,106a,106b,106cは、電荷捕捉層106bを有する、請求項1~4のいずれか1項に記載の縦型半導体デバイス。電荷蓄積層106,106a,106b,106cは、追加の誘電体層をさらに有する、請求項1~5のいずれか1項に記載の縦型半導体デバイス。電荷蓄積層106,106a,106b,106cは、少なくとも電荷トンネル層106a、電荷捕捉層106b及び電荷遮断層106cを有する層のスタックを含む、請求項6に記載の縦型半導体デバイス。水平誘電体層104a,104b,104c,104d,104e,104fは、該水平誘電体層104a,104b,104c,104d,104e,104fと垂直チャネル領域110との間に位置する電荷トンネル層106aを介して、該垂直チャネル領域110と電気的に接触している、請求項7に記載の縦型半導体デバイス。垂直誘電体領域113は、空隙絶縁部を有する、請求項1~8のいずれか1項に記載の縦型半導体デバイス。a半導体基板100を準備する工程と、b半導体基板100の上に水平層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fのスタック120,120a,120b,120cを形成する工程であって、該スタック120,120a,120b,120cは、交互に並ぶ導電性層101,102a,102b,102c,103と誘電体層104a,104b,104c,104d,104e,104fとを有するようにした工程と、c層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fのスタック120,120a,120b,120cを貫通する垂直チャネル108を形成する工程であって、該垂直チャネル108は、側壁面108aと底面108bとを有するようにした工程と、d垂直チャネル108の側壁面108aに電荷蓄積層106,106a,106b,106cを形成する工程とを含み、工程dは、電荷蓄積層106,106a,106b,106cが層のスタック120,120a,120b,120cの水平導電性層101,102a,102b,102c,103と直接に接触する側壁面108aの領域の上でのみ該電荷蓄積層106,106a,106b,106cを形成することを含むことを特徴とする、縦型半導体デバイスの製造方法。工程dは、電荷蓄積層106,106a,106b,106cを形成する前に、交互に並ぶ水平導電性層101,102a,102b,102c,103と誘電体層104a,104b,104c,104d,104e,104fの一部を除去する工程を含む、請求項10に記載の方法。工程dは、層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fのスタック120,120a,120b,120cの水平誘電体層104a,104b,104c,104d,104e,104fと直接に接触する電荷蓄積層106,106a,106b,106cの一部を除去することを含む、請求項10又は11に記載の方法。電荷蓄積層106,106a,106b,106cの一部を除去する工程は、該電荷蓄積層106,106a,106b,106cを改変することを含む、請求項12に記載の方法。電荷蓄積層106,106a,106b,106cは導電性層を含み、電荷蓄積層106,106a,106b,106cを改変する工程は、該導電性層を酸化して誘電体層を形成することを含む、請求項13に記載の方法。工程dは、垂直チャネル108の側壁面108aで、少なくとも電荷トンネル層106a、電荷捕捉層106b及び電荷遮断層106cを有する層のスタック106を形成することを含む、請求項10~13のいずれか1項に記載の方法。工程dは、垂直チャネル110から距離Dの位置で、層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fのスタック120,120a,120b,120cを貫通する垂直誘電体領域113を形成することを含む、請求項10~15のいずれか1項に記載の方法。垂直誘電体領域113を形成する工程は、層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fのスタック120,120a,120b,120cを貫通する開口部111を形成する工程であって、該開口部111は、垂直チャネル110から距離Dの位置にあるようにした工程と、露出した水平誘電体層を除去して電荷蓄積層106,106a,106b,106cの一部を露出させる工程と、誘電体層113で開口部111を充填する工程とを含む、請求項16に記載の方法。工程dは、電荷蓄積層106,106a,106b,106cの形成後、垂直チャネル108を半導体材料110で充填することをさらに含む、請求項10~17のいずれか1項に記載の方法。この影響は、デバイス内で電荷が蓄積される領域間の間隔を増加させることによって低減できるが、これは不都合なことに、デバイスのさまざまな領域について、大きさの制限と垂直方向での分離をもたらす。それゆえ、本発明の目的は、電荷漏洩が充分に低下した縦型半導体デバイスを提供することである。本発明の別の目的は、改善された縦型不揮発性メモリデバイス及びかかるデバイスの製造方法を提供することである。本発明の更なる目的は、改善された性能を有する縦型半導体デバイス及びかかる縦型半導体デバイスの製造方法を提供することである。本発明の更なる目的は、改善された密度を有する縦型半導体メモリデバイス及びかかる半導体メモリデバイスの製造方法を提供することである。本発明の第1の態様によれば、半導体基板と、半導体基板の上に形成された水平層のスタックであって、交互に並ぶ水平誘電体層と水平導電性ゲート層とを有し、各水平導電性ゲート層は、2つの水平誘電体層の間に位置し、かつ当該水平誘電体層に直接に接触しているスタックと、水平層のスタックを貫通する垂直チャネル半導体領域と、電荷蓄積層とを備え、電荷蓄積層は、不連続であり、かつ、垂直チャネル半導体領域と各水平導電性ゲート層との間の少なくとも1つの界面にのみ存在することを特徴とする縦型半導体デバイスが提供される。電荷蓄積層において、孤立した電荷領域を有することにより、蓄積した電荷は、それが検知されることになる領域から離れることができない。さらに、縦型半導体デバイスにおける各メモリセルとそれらの間隔は、垂直方向、即ち基板とその上に形成される層に垂直な方向に小さくすることができる。このように、優れた性能と高い密度を有する縦型メモリデバイスを設けることができる。一実施形態では、縦型半導体デバイスは、垂直チャネル領域に平行であって、かつ当該垂直チャネル領域から所定の距離Dを隔てた垂直誘電体領域をさらに備える。好ましくは、各水平誘電体層は、垂直チャネル半導体領域と垂直誘電体領域の両方に接触している。好ましい実施形態では、垂直誘電体領域及び各水平誘電体層は、同じ誘電体材料を含む有利には、電荷蓄積層は、電荷捕捉層を有する。他の実施形態では、電荷蓄積層は、追加の誘電体層をさらに有する。この実施形態では、電荷蓄積層は、少なくとも電荷トンネル層、電荷捕捉層及び電荷遮断層を有する層のスタックを含んでもよい。水平誘電体層は、当該水平誘電体層と垂直チャネル領域との間に位置する電荷トンネル層を介して、当該垂直チャネル領域と電気的に接触していることが好ましい。垂直誘電体領域は、空隙絶縁部を有してもよい。本発明の別の態様によれば、a半導体基板を準備する工程と、b半導体基板の上に水平層のスタックを形成する工程であって、当該スタックは、交互に並ぶ導電性層と誘電体層とを有するようにした工程と、c層のスタックを貫通する垂直チャネルを形成する工程であって、当該垂直チャネルは、側壁面と底面とを有するようにした工程と、d垂直チャネルの側壁面に電荷蓄積層を形成する工程とを含み、工程dは、電荷蓄積層が層のスタックの水平導電性層と直接に接触する側壁面の領域の上でのみ電荷蓄積層を形成することを含むことを特徴とする、縦型半導体デバイスの製造方法が提供される。費用対効果の高い統合フローを縦型半導体メモリデバイスの製造に適用できることは、本発明の方法の利点である。一実施形態では、工程dは、電荷蓄積層を形成する前に、交互に並ぶ水平導電性層と誘電体層の一部を除去する工程を含んでもよい。また、工程dは、層のスタックの水平誘電体層と直接に接触する電荷蓄積層の一部を除去することを含んでもよい。この場合、電荷蓄積層の一部を除去する工程は、当該電荷蓄積層を改変することを含んでもよい。他の実施形態では、電荷蓄積層は導電性層を含み、電荷蓄積層を改変する工程は、該導電性層を酸化して誘電体層を形成することを含んでもよい。更なる実施形態では、工程dは、垂直チャネルの側壁面で、少なくとも電荷トンネル層、電荷捕捉層及び電荷遮断層を有する層のスタックを形成することを含む。理想的には、工程dは、垂直チャネルから距離Dの位置で、層のスタックを貫通する垂直誘電体領域を形成することを含む。また、垂直誘電体領域を形成する工程は、層のスタックを貫通する開口部を形成する工程であって、当該開口部は、垂直チャネルから距離Dの位置にあるようにした工程と、露出した水平誘電体層を除去して電荷蓄積層の一部を露出させる工程と、誘電体層で開口部を充填する工程とを含んでもよい。最終ステップとして、好ましくは、工程dは、電荷蓄積層の形成後、垂直チャネルを半導体材料で充填することをさらに含む。本発明の他の実施形態では、縦型半導体デバイスの読出し、及び/又は書込みをする方法を提供することができる。特定の実施形態に関して、特定の図面を参照しつつ本発明について説明する。しかし、本発明はこれに限定されない。図面は概略的かつ非限定的である。説明目的のために、図面ではいくつかのエレメントの大きさが誇張され、また、スケール通り描かれていないことがある。本明細書で使用する用語垂直、縦及び水平は、図面の特定の方向を指すのであって、これらの用語は本明細書で説明する具体的な実施形態を限定するものではないことが理解されるであろう。説明での用語第1、第2などは、類似のエレメントを区別するために用いており、必ずしもシーケンス順又は時系列を表すために用いているのではない。こうして用いた用語は、好適な状況下で交換可能であり、本明細書で説明した本発明の実施形態は、本明細書で説明、図示したものとは別のシーケンスで動作可能であると理解すべきである。さらに、説明での用語上、下、~の上、~の下などは、説明目的で使用しており、必ずしも相対的な位置を記述するためのものでない。こうして用いた用語は、好適な状況下で交換可能であって、本明細書で説明した本発明の実施形態は、本明細書で説明又は図示した以外の向きで動作可能である。例えば、エレメントの下位と上方とは、このエレメントの反対側に位置することを示す。本発明に係る縦型半導体デバイスの製造方法について、図12のフローチャートを参照して、種々の工程をより詳細に説明する図1~11を参照しつつ説明する。本発明に係る縦型半導体デバイスについての製造工程のフローチャート200を図12に示す。最初の工程工程201は、上に層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fのスタック120が形成される半導体基板100を準備する図1ことを含む。半導体基板100は、半導体材料を含み、例えばシリコン基板である。半導体材料は、モノクリスタル又は単結晶でもよい。用語モノクリスタル又は単結晶は、試料が連続的な結晶格子を有し、結晶格子は試料の端まで切れ目なく、結晶粒界を有しないような材料を意味する。半導体材料は、多結晶でもよい。用語多結晶材料は、複数の小さい材料の結晶を含む材料を意味する。例えば多結晶シリコンは、複数の小さいシリコン結晶を含む材料である。半導体材料は、アモルファスでもよい。用語アモルファスは、材料の非結晶性同素体の形態を意味する。例えばシリコンは、アモルファスa-Si、単結晶c-Si、又は多結晶ポリSiが可能である。半導体材料は、好ましくはモノクリスタル又は単結晶であり、例えばモノクリスタルSiである。図1に示すように、半導体基板100の上に、層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fのスタック120を設ける工程202。層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fのスタック120は、交互に並ぶ導電性層101,102a,102b,102c,103と誘電体層104a,104b,104c,104d,104e,104fとを有する。層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fのスタック120は、少なくとも、層の下側スタック120a、層の中間スタック120b及び層の上側スタック120cに分割できる。層120aの下側スタック120aは、半導体基板100の上の誘電体層104aの上に形成された下側導電性層101を有する。層の中間スタック120bは、図示しているように、少なくとも1つの中間誘電体層104b,104c,104dの上に形成された少なくとも1つの中間導電性層102a,102b,102cを有し、最下位の中間誘電体層104bは、層の下側スタック120aの上に形成される。層の上側スタック120cは、上側導電性層103の上に形成された上側誘電体層104fを有し、その上側導電性層103は、層の中間スタック120bの上に形成されている。層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fのスタック120は、第1方向、具体的には水平方向に設けられている。これは、層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fが半導体基板100の上面と同じ方向に設けられていることを意味する。3次元メモリデバイスを製造するためには、少なくとも1つの結合したチャネルを有する縦型トランジスタが必要である。これに関して、導電性層101,102a,102b,102c,103に対応するゲートプレートのスタックが設けられる。各ゲートプレートは、最下位の導電性層101に対応すると共に下側セレクトゲートとしての役割を果たす最下位のゲートプレートと、最上位の導電性層103に対応すると共に上側セレクトゲートとしての役割を果たす最上位のゲートプレートとを除いて、コントロールゲートとして機能する。代替として、例えば、パイプ型BiCS半導体デバイスの場合、最上位のゲートプレートは、下側と上側の両方のセレクトゲートとして機能してもよい。上側セレクトゲートと下側セレクトゲートとの間には、中間導電性層102a,102b,102cに対応する複数のコントロールゲートが設けられる。中間導電性層102a,102b,102cの数は、最終のメモリデバイスのビット密度を決定する。より多くの中間導電性層又はコントロールゲートを追加することによって、メモリデバイスのプロセスフローを複雑にすることなく、ビット密度を増加させることができる。最も単純な形態では、層のスタックは3つの導電性層のみを含んでもよく、最下位の導電性層は下側セレクトゲートを形成し、最上位の導電性層は上側セレクトゲートを形成し、中間の導電性層はコントロールゲートを形成してもよい。しかし、改善されたビット密度のためには、結合した中間誘電体層と一緒に、1つよりも多い中間導電性層を形成する必要がある。メモリデバイスの大きい密度のためには、層の中間スタックは、中間誘電体層によって互いに分離した8から64の、或いはさらに多い数の中間導電性層を有する。層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fのスタック120は、当業者に既知の標準堆積技術、例えば化学気相成長CVD、より好ましくは低圧CVDLPCVDを使用して形成できる。次の工程、図2に示す工程203では、層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fのスタック120内に、少なくとも1つのホール又はトレンチ105が設けられる。ホール105は、側壁面105aと底面105bを有する。好ましい実施形態によれば、各ホール105が設けられ、これにより下位の半導体基板100の一部が露出してもよい。しかし代替として、例えば、パイプ型BiCS半導体デバイスの場合には、層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fのスタック120を貫通する少なくとも2つのホール105が設けられる。ホール105は、半導体基板100の上で互いに接続されている。ホール105内で、縦型半導体又はメモリデバイスの垂直チャネル領域が形成されることになる。用語垂直、縦は、層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fのスタック120の第1方向に略垂直な第2方向に従うことを意味する。トランジスタチャネル用のホールは、層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fのスタック120を貫通するように形成される。各ホール105の形成は、当業者に既知の標準プロセス技術、例えば、層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fのスタック120の上にハードマスク層を形成し、当該ハードマスク層の上にフォトレジスト層を形成することと、フォトレジスト層を露光させ、エッチングすることにより、ハードマスク層をパターニングすることと、フォトレジスト層を除去した後、ハードマスク層を使用して層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fのスタック120を貫通するようにエッチングすることで層のスタック内に垂直ホールを形成することと、を含むリソグラフィ工程を使用して達成できる。層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fのスタック120を貫通する1つのホール105を設けることにより、層のスタック120の一部が除去され、具体的には、交互に並ぶ導電性層と誘電体層の一部が除去される。ホール105、即ち垂直ホールの形成後、工程204図12の一部として、図3に示すようにトレンチ105の側壁面105aと底面105bの上に電荷蓄積層106が形成される。電荷蓄積層106は、ホール内でコンフォーマルに、即ちホール105の側壁面105aと底面105bに沿って形成される。これは、電荷蓄積層106がホール105の側壁面105aと底面105bの両方に設けられ、これによりホール内にキャビティ108が残ることを意味する。このようにして、垂直電荷蓄積層106は、ホール105の側壁面で形成される。電荷蓄積層106は、1層、又はゲート誘電体層106a,106b,106cのスタックを有してもよい。一実施形態によれば、ゲート誘電体層のスタックは、2つの誘電体層の間に、所謂電荷捕捉層106b、所謂電荷遮断層106a及び所謂電荷トンネル層106cを有する。一実施形態によれば、電荷捕捉層106bは、大きい電荷捕捉密度典型的には1e19traps/cm3を有する誘電体層であって、当該大きい電荷捕捉密度を有する誘電体層と比較して充分に小さい電荷捕捉密度を有する2つの誘電体層の間に挟持されてもよい。本明細書で使用する場合、1e19traps/cm3は、1019traps/cm3を指す。好ましくは、ゲート誘電体層106のスタックは、2つの酸素含有誘電体層106a,106cの間に挟持された窒化物含有誘電体層106bを含む。例えば、ゲート誘電体層106のスタックは、2つのSiO2層の間に挟持されたSi3O4層のスタックでもよい。ゲート誘電体層106のスタックはまた、ONO又は酸素/窒化物/酸素スタックと呼ばれることも多い。他の実施形態では、電荷捕捉層106bは、例えば、2つのSiO2層の間に挟持されたポリSi層のスタックでもよい。2つの外側の誘電体層はまた、high-k高誘電率誘電体層を含んでもよい。電荷蓄積層又はゲート誘電体層のスタック106はまた、縦型メモリデバイスのトンネルとも呼ばれる。電荷蓄積層106は、層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fのスタック120内の、上記のようにホール105内で形成されることになる垂直チャネル領域内にコントロールゲートとセレクトゲートを形成する導電性層101,102a,102b,102c,103によって形成されるゲート間のゲート誘電体として機能することになる。電荷蓄積層106又はゲート誘電体層のスタックの形成後、側壁108aと底壁108bを有するキャビティ108が設けられる。工程204図12の一部でもある図4に示すように、キャビティ108の底壁108bの一部を開口することにより、下位の半導体材料の一部を露出させることができる。キャビティ108の底壁108bの一部を開口することは、キャビティ108の底壁108bの上に形成される電荷蓄積層106の一部を除去することを含む。これは、好ましくは異方性エッチング工程を用いて行われる。代替として、キャビティ108の底壁108bで電荷蓄積層106の一部を除去する前に、トレンチの底部を開口するエッチング工程図示せず中に、電荷蓄積層106の上に、トレンチ又はキャビティの側壁108aで電荷蓄積層106を保護することになるキャップ層が設けられてもよい。キャップ層を使用することにより、電荷蓄積層の界面、又は、ゲート誘電体層のスタックの場合にはゲート誘電体層のスタックからの上側誘電体層の界面は、キャビティ108の底壁108bでの電荷蓄積層106の一部のエッチング工程及び/又は洗浄工程中に、もとの状態が維持される。ホールの底部のエッチング及び/又は洗浄後、キャップ層を除去できる。トレンチの底部108bの一部の開口後、図5に示すように、キャビティ108は充填材109で充填される。これは、図12のステップ205に対応する。充填材は、好ましくはアモルファス半導体材料、例えばアモルファスシリコンa-Siを含む。当該充填材料は、半導体基板100を構成する材料と同じ材料でもよい。充填材は、多結晶又はモノクリスタル半導体材料でもよい。トレンチ又はキャビティ108の充填は、化学気相成長、又はより好ましくは、低圧化学気相成長を用いて行うことができる。代替として、充填材は、ガスクラスタイオンビーム蒸着GCIBを使用してホール内に設けられてもよい。ホールの充填後、ホールを充填するために使用されたアモルファス半導体材料109は、チャネル材料に変換される。充填材109の材料は好ましくはアモルファス半導体材料であり、半導体基板材料100は好ましくはモノクリスタルであるため、好ましくはアモルファス半導体材料がモノクリスタル半導体材料に変換される。例えば、充填材109はアモルファスシリコンa-Siで構成されてもよく、モノクリスタルシリコンc-Siに変換されてもよい。この変換は、例えば固相エピタキシャル再成長SPERを用いて行うことができる。図6に示すように、充填材109を変換することにより、変換された充填材110から縦型メモリデバイス用の垂直チャネルが形成される。縦型半導体デバイスは、統合フローにおけるこの点で、既に、側壁面に沿って電荷蓄積層を有する垂直チャネルを有しており、当該電荷蓄積層は、水平層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fの交互のスタックと接触している。モノクリスタルチャネル領域110は、高い移動度と、例えば最先端の多結晶チャネル領域と比較した場合の、移動度や閾値電圧といったデバイス特性の不均一な変化につながりうる欠陥の低い濃度という利点を有するが、充填材は、多結晶でもよい。このように、メモリデバイスは、層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fのスタック120の全長に沿って、即ち垂直チャネル領域の長さ/深さに沿って、連続する電荷蓄積層106を有する。上記のように、蓄積した電荷が、電荷蓄積層に沿って、具体的に言うとゲート誘電体層のスタックの場合には電荷捕捉層に沿って拡散し、これにより検知可能な領域、即ち電荷蓄積層106と層のスタック120の導電性層102a,102b,102cとの間の界面での領域から離れることになることは欠点である。また、蓄積した電荷は、近接セルに向かって拡散し、これにより近接セルでの蓄積電荷と干渉し、もはや高い信頼性で読み出すことができない可能性がある。この影響は、電荷が蓄積される領域間の間隔を増加させることにより低減することができる。これは、大きさの最小限度と列内での異なるセルの垂直方向における分離をもたらす。それゆえ、必要とされる領域のみに存在して蓄積した電荷の漏洩を妨げるような電荷蓄積層、即ち、垂直チャネルと、導電性層101,102a,102b,102c,103、つまり縦型半導体デバイスのゲートプレート、との間の界面にのみ存在する電荷蓄積層を有することに対するニーズが存在する。垂直チャネル領域の形成後、層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fのスタック120を貫通する垂直誘電体領域が形成される。それゆえ、図7に示すように、半導体デバイスのチャネル領域110から所定の距離Dを隔てて、層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fのスタック120を貫通する別の開口部111が設けられる。一実施形態によれば、距離Dは0ではない。距離Dは、好ましくは50nmより小さく、より好ましくは30nmより小さく、さらに好ましくは20nmより小さく、さらに好ましくは10nmより小さい。換言すると、各ホールと開口部111との間に層のスタック交互に並ぶ水平導電性層と水平誘電体層のが存在する必要がある。他の実施形態では、開口部111は、2つの隣接するチャネル領域の間に設けられてもよい図示せず。開口部111は、チャネル領域を規定するホール形成と類似の技術を使用して形成されてもよい。開口部111はまた、トレンチでもよい。開口部111の形成は、当業者に既知の標準の加工技術、例えば、層のスタックの上にハードマスク層を形成し、当該ハードマスク層の上にフォトレジスト層を形成することと、フォトレジスト層を露光させ、エッチングすることにより、ハードマスク層をパターニングすることと、フォトレジスト層を除去した後、ハードマスク層を使用して、層のスタックを貫通する垂直ホールを、エッチングによって層のスタックに形成することと、ハードマスク層を除去することとを含む、リソグラフィ工程によって行うことができる。好ましい実施形態によれば、別の開口部111が設けられ、下位の半導体基板100の一部が露出してもよい。別の開口部111を形成することにより、層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fのスタック120の導電性層101,102a,102b,102c,103と誘電体層104a,104b,104c,104d,104e,104fの一部が、当該別の開口部111の側壁面に露出する。別の開口部111を形成することにより、下位の半導体基板100の一部が別のホールの底部に露出してもよい。別の開口部111が設けられた後、層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fのスタック120の露出した誘電体層104a,104b,104c,104d,104e,104fは除去され、これにより図8に示すように、電荷蓄積層106、具体的には、ゲート誘電体層のスタックの場合には、垂直チャネル領域110の側壁面に沿って存在する電荷遮断層106aが露出する。層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fのスタック120の露出した誘電体層104a,104b,104c,104d,104e,104fは、誘電体層の等方性エッチングにより除去されてもよい。エッチングは、ドライエッチングでもウェットエッチングでもよい。例えば、露出した誘電体層104a,104b,104c,104d,104e,104fを除去するために、フッ化水素HFエッチングを用いることができる。層のエッチングは、層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fのスタック120の導電性層101,102a,102b,102c,103を侵すべきではない。このエッチング工程の間、誘電体層と接触する電荷蓄積層106の一部は、侵されても部分的にエッチングされてもよい。ゲート誘電体層のスタックの場合、電荷遮断層106aもまた、誘電体層のエッチング工程中に部分的に又は完全にエッチングされてもよい。電荷蓄積層を除去又は改変することが、具体的には、ゲート誘電体層のスタックの場合には次の工程で電荷捕捉層106bを除去することが目標であるので、誘電体層104a,104b,104c,104d,104e,104fのエッチング工程が電荷蓄積層106の一部も侵すことが好都合であろう。露出した誘電体層104a,104b,104c,104d,104e,104fの一部と、場合によっては電荷蓄積層106の一部との除去後、露出した電荷蓄積層106の残った部分は、電荷がもはや、垂直チャネル領域と誘電体層104a,104b,104c,104d,104e,104f及び電荷蓄積層106との間の界面領域での電荷蓄積層を通って、具体的には、ゲート誘電体スタックを使用する場合には電荷捕捉層106bを通って移動できないように、除去又は改変される。露出した誘電体層104a,104b,104c,104d,104e,104fの除去後、電荷蓄積層106は、さらに除去又は改変されてもよい。電荷蓄積層106が1層を含む一実施形態によれば、露出した誘電体層104a,104b,104c,104d,104e,104fの除去後、電荷蓄積層106は完全に除去される。これは、図9に示すように、電荷蓄積層106は導電性層101,102a,102b,102c,103との間の界面121にのみ存在し続けるが、誘電体層104a,104b,104c,104d,104e,104fとの間の別の界面120では除去されることを意味する。電荷蓄積層106が誘電体層106a,106b,106cのスタックを有する他の実施形態によれば、大きい捕捉密度、即ち1e19traps/cm3より大きい捕捉密度を有する、例えば窒化物誘電体層である電荷捕捉層106bが、少なくとも除去又は改変される図示せず。電荷蓄積層106又は電荷捕捉層106bの除去は、エッチングにより行うことができる。このエッチング工程中、電荷蓄積層106の露出した部分のみを除去することができる。垂直チャネル領域と導電性層101,102a,102b,102c,103との間に存在する電荷蓄積層部分121は、ゲート誘電体スタックのこの部分が垂直チャネル領域と導電性層101,102a,102b,102c,103との間でゲート絶縁層として機能するので、このエッチング工程の後も存在し続ける必要がある。電荷蓄積層106a,106b,106cが例えば、Si3N4のような窒化物ベースの電荷捕捉層106bを有する場合、リン酸を使用したウェットエッチングを用いて、導電性層101,102a,102b,102c,103間に存在する層を除去できる。層106a,106b,106cのゲート誘電体スタックの場合、蓄積した電荷が隣接する近接セルに向かって拡散し、近接セルで蓄積した電荷に干渉してそれがもはや高い信頼性で読み出しできないようになるのを防止するために、少なくとも電荷蓄積層106bが除去又は改変される必要がある。電荷蓄積層106bが除去又は改変されるために、外側の誘電体層106aは、除去又は改変されて電荷蓄積層106bへのアクセスを有する必要がある。導電性電荷蓄積層106bに例えば多結晶シリコンを使用する他の実施形態では、導電性電荷蓄積層は改変されて新たな誘電体層が形成されてもよい。これは、電荷蓄積層の酸化によって行うことができる。他の実施形態では、可能であれば、導電性電荷蓄積層106bはまた、可能であればエッチング工程を使用して除去されてもよい。導電性層101,102a,102b,102c,103と垂直チャネル110との間に存在していた電荷捕捉層106bの一部が除去又は改変されるので、この層に沿って電荷は拡散しない。露出した誘電体層104a,104b,104c,104d,104e,104fの一部の除去後、露出したゲート誘電体層106a,106b,106cの残った部分は、酸化されてもよい。このように、少なくとも中間誘電体層106bは、この層106bに沿って電荷が拡散しないように改変される。ゲート誘電体層の除去又は酸化工程中、垂直チャネル領域110と導電性層101,102a,102b,102c,103との間に存在するゲート誘電体層のアンダーカット又は下位酸化がいくらか存在してもよい。エッチング又は酸化パラメータを調整することによって、このアンダーカット又は下位酸化を最小限に抑えることができる。ゲート誘電体層の一部を除去又は改変する工程の後、開口領域111,120が再充填される。図10に示すように、ホール又は開口領域111,120は、例えばSiO2又はlow-k低誘電率誘電体材料のような誘電体材料113で再充填することができる。これは、化学気相成長CVD、又はより好ましくは低圧化学気相成長LPCVDを使用して行うことができる。代替として、充填材は、ガスクラスタイオンビーム蒸着GCIBを使用してホールに設けられてもよい。代替として、開口領域111,120を充填するために空隙絶縁技術を使用してもよい。本発明に係る縦型半導体デバイスを図11に示す。縦型半導体デバイスは、縦型フラッシュメモリデバイスでもよい。垂直メモリデバイスのチャネル領域110は、好ましくは半導体基板100と同じ材料を含む。より好ましくは、半導体基板とチャネル領域は、モノクリスタル半導体材料を含んでもよい。垂直チャネル領域と半導体基板の半導体材料の結晶性は、好ましくはモノクリスタルである。縦型半導体メモリデバイスは、半導体基板100の上の、交互に並ぶ水平誘電体層104a,104b,104c,104d,104e,104fと水平導電性ゲート層101,102a,102b,102c,103とのスタックをさらに備える。縦型半導体メモリデバイスは、半導体基板100から交互の水平層101,102a,102b,102c,103,104a,104b,104c,104d,104e,104fのスタックを貫通して延びる垂直チャネル領域110をさらに備える。縦型半導体メモリデバイスは、垂直チャネル領域110と水平導電性ゲート層101,102a,102b,102c,103との間の界面にのみ位置する、不連続な又は孤立した電荷蓄積層106をさらに備える。したがって、電荷蓄積層106は、垂直チャネル領域110と水平誘電体層104a,104b,104c,104d,104e,104fとの間には存在しない。不連続な電荷蓄積層106はまた、水平誘電体層104a,104b,104c,104d,104e,104fと水平導電性ゲート層101,102a,102b,102c,103との間には存在しない。電荷蓄積層は、上記の通り、単層106でもよく、層106a,106b,106cのスタックでもよい。最先端では、電荷蓄積層は垂直チャネル領域と水平層のスタックとの間の界面で、垂直チャネル領域に沿って連続的に存在するのに対し、本発明に係る縦型半導体メモリデバイスの場合、電荷蓄積層は必要とされる領域にのみ存在し、即ち垂直チャネル領域110と水平導電性ゲート層101,102a,102b,102c,103との間でゲート誘電体層を形成することは利点である。電荷蓄積層106が不連続で、これにより分断されるという事実に起因して、電荷蓄積層106は、垂直チャネル領域110と水平誘電体層104a,104b,104c,104d,104e,104fとの間の界面には存在しない。蓄積された電荷が、それが検知される領域、即ち垂直チャネル領域110と水平導電性ゲート層101,102a,102b,102c,103との間の領域から離れることができないことは利点である。本発明の別の態様は、本明細書で説明した少なくとも1つの実施形態に係る縦型半導体メモリデバイス上での読出し及び/又は書込み動作を実施する方法に関する。読出し及び/又は書込み動作を実施する方法は、導電性層101,102a,102b,102c,103と垂直チャネル領域の上面図示せずで規定される、いわゆるワード線とビット線にそれぞれ特定の電圧を印加することを含む。先の説明は、本発明の特定の実施形態について詳細に説明している。しかし、文章中でいかに詳細に先の説明がなされていようと、本発明を多くの方法で実施できることが理解されるであろう。本発明の特定の特徴又は態様を説明する場合の特定の用語の使用は、その用語が本明細書内で再定義され、当該用語に関連する本発明の特徴又は態様のいずれかの特定の特性を含むように制限されることを意味する、と解釈すべきではないことに留意する必要がある。上記の詳細な説明は、種々の実施形態に適用される本発明の新規な特徴を示し、説明し、指摘してきたが、当業者によって、図示したデバイス又はプロセスの形態と細部における種々の省略、置換及び変更が本発明から逸脱することなくなされることが理解されるであろう。"