"アナログ入力信号をデジタル出力信号に変換するAD変換器であって,前記アナログ入力信号と参照電圧とを比較して当該比較結果に応じた前記デジタル出力信号の各ビットを順次出力するN段の比較ユニットと,前記比較ユニットが出力する前記デジタル出力信号の各ビットに基づいて前記参照電圧に対応する参照電圧生成デジタル信号を順次生成する論理回路と,前記参照電圧生成デジタル信号に基づいて前記参照電圧を生成するDA変換器とを有し,前記N段の比較ユニットは,それぞれ,前段からの状態制御信号の判定状態に応答してリセット状態から判定状態になる比較器と,前記比較器が前記判定状態で比較結果を出力したときに後段の比較ユニットへの状態制御信号を判定状態にする状態制御信号生成部とを有し,トリガクロックに応答して,前記N段の比較ユニットの比較器が上位のビットから下位のビットまで順次比較動作を行うAD変換器。請求項1において,前記N段の比較ユニットの比較器は,全て,初期状態で前記リセット状態に制御され,前記トリガクロックに応答して,初段の比較ユニットの比較器が前記リセット状態から判定状態に遷移し,前記N段の比較ユニットの比較器は前記トリガクロックに非同期で順次比較動作をするAD変換器。請求項2において,前記状態制御信号生成部は,前記後段への状態制御信号を前記判定状態にするときに,自段の比較器をパワーダウン状態にするAD変換器。請求項2において,前記N段の比較ユニットが,前記順次比較動作をK回Kは複数繰り返すAD変換器。請求項4において,さらに,前記トリガクロックに応答して,前記N段の比較ユニットのうち初段の比較ユニットの比較器に前記判定状態の状態制御信号を出力し,さらに,1回目から前記K1回目の前記順次比較動作では,最終段の比較ユニットの前記比較器が前記判定状態に遷移して比較結果を出力したときに,前記初段の比較ユニットの比較器に前記判定状態の状態制御信号を出力する内部制御信号制御部を有するAD変換器。近年において,逐次比較型AD変換器は,より高速に動作することが求められている。特に,高速動作が可能なクロック非同期型AD変換器は,ADCの分解能を示すデジタル信号のビット数を増やしても一回のAD変換時間を短くして,ADCのサンプリング周波数をより高くすることが求められる。従来の逐次比較型AD変換器は,比較器などの内部のアナログ回路部分がAD変換器内の高速内部クロックに追従することができず,変換精度が著しく低下するという問題がある。そこで,本発明の目的は,より高速化した逐次比較型AD変換器を提供することにある。AD変換器の第1の側面は,アナログ入力信号をデジタル出力信号に変換するAD変換器であって,前記アナログ入力信号と参照電圧とを比較して当該比較結果に応じた前記デジタル出力信号の各ビットを順次出力するN段の比較ユニットと,前記比較ユニットが出力する前記デジタル出力信号の各ビットに基づいて前記参照電圧に対応する参照電圧生成デジタル信号を順次生成する論理回路と,前記参照電圧生成デジタル信号に基づいて前記参照電圧を生成するDA変換器とを有し,前記N段の比較ユニットは,それぞれ,前段からの状態制御信号の判定状態に応答してリセット状態から判定状態になる比較器と,前記比較器が前記判定状態で比較結果を出力したときに後段の比較ユニットへの状態制御信号を判定状態にする状態制御信号生成部とを有し,トリガクロックに応答して,前記N段の比較ユニットの比較器が上位のビットから下位のビットまで順次比較動作を行う。第1の側面によれば,より高速化した逐次比較型AD変換器を提供できる。図1は,本実施の形態における逐次比較型AD変換器の回路図である。このAD変換器は,アナログ入力信号Vinをトラックアンドホールド回路10でホールドしたアナログ入力信号Vinthをデジタル出力信号D1D4に変換する。トラックアンドホールド回路10は,外部クロック生成部12が生成する外部クロックECLKがHレベルの間アナログ入力信号Vinをトラッキングし,Lレベルになるタイミングでそれをホールドする。トラックアンドホールド回路10は,外部クロックECLKの立ち上がりエッジでアナログ入力信号Vinをサンプルホールドするサンプルホールド回路でもよい。外部クロックECLKは,それをトリガにしてAD変換器がAD変換を開始するトリガクロックである。AD変換器は,ホールドしたアナログ入力信号Vinthと参照電圧Vdacとを比較して当該比較結果に応じた前記デジタル出力信号の各ビットを順次出力する4段の比較ユニットCU14と,比較ユニットが出力するデジタル出力信号の各ビットに基づいて参照電圧Vdacに対応する参照電圧生成デジタル信号DAC14を順次生成する論理回路14と,参照電圧生成デジタル信号DAC14に基づいて参照電圧Vdacを生成するDA変換器16とを有する。4段の比較ユニットCU14は,それぞれ,前段からの状態制御信号CLK14の判定状態Lレベルへの変化に応答してリセット状態から判定状態に遷移する比較器COMP13と,比較器が判定状態に遷移して比較結果を出力したときに後段への状態制御信号CLK24を判定状態にする状態制御信号生成部とを有する。状態制御信号生成部は,例えば,比較器COMP13の差動出力OP13,OM13を入力するEORゲートEOR13と,インバータINV13と,ORゲートOR13を有する。初段の比較ユニットCU1への状態制御信号CLK1は,外部クロック生成回路12が出力する外部クロックトリガクロックECLKであり,外部クロックECLKがHレベルのときは,初段の状態制御信号CLK1がリセット状態Hレベルであり,ORゲートOR13を介して2-4段の状態制御信号CLK24もリセット状態Hレベルである。つまり,初期状態では,全段の比較ユニットCU14への状態制御信号CLK14がリセット状態Hレベルになる。そして,この外部クロックECLKがHレベルからLレベルになると,初段の状態制御信号CLK1がリセット状態Hレベルから判定動作状態Lレベルになる。さらに,初段の比較器COMP1が判定動作をしてその差動出力OP1OM1がHLまたはLHになると,EORゲートEOR1が出力をHレベルにし,後段への状態制御信号CLK2がリセット状態Hレベルから判定動作状態Lレベルになる。この動作は,2段目の比較器COMP2,3段目の比較器COMP3,4段目の比較器COMP4にも伝達され,各比較ユニットの比較器が順次,逐次的に比較動作を行う。各比較ユニットCU14は,さらに,各比較器COMP14の正側出力OP14を,EORゲートの出力の立ち上がりエッジに応答して取り込むフリップフロップDFF14を有し,そこでラッチされた比較結果DOUT14は,最上位から下位へのデジタル出力信号の各ビットの信号として,4ビットレジスタを有する制御回路14に供給される。図2は,比較ユニット内の比較器COMP14の回路図である。比較器COMPは,ゲートがバイアス電圧Vbでバイスされた負荷用のPチャネルトランジスタP1P2と,正極入力IPと負極入力IMがそれぞれゲートに入力されるNチャネルトランジスタN7N8と,ゲートとドレインが交差接続されてラッチ機能を有するNチャネルトランジスタN5N6とを有する。さらに,内部クロックである状態制御信号CLKが入力されるPチャネルトランジスタP3P4と,電流回路用のNチャネルトランジスタN9とを有する。状態制御信号CLKは,状態制御信号CLKの反転信号である。図2の回路から明らかなとおり,状態制御信号CLKがHレベル,つまりその反転信号CLKがLレベルのときは,トランジスタP3P4が導通,トランジスタN9が非導通となり,出力対OPOMはともにHレベルになる。これがリセット状態である。一方,状態制御信号CLKがLレベル,つまりその反転信号CLKがHレベルのときは,トランジスタP3P4が非導通,トランジスタN9が導通となり,入力対IPIMの差に応じて出力対OPOMがHLまたはLHになり,トランジスタN5N6によるラッチ回路により,出力対OPOMの一方が電源VDD,他方がグランドVSSになる。これが判定動作状態である。したがって,各比較ユニットにおいて,比較器COMP14がリセット状態なら,EORゲートは出力がLレベル,判定動作状態なら,EORゲートは出力がHレベルになる。図3は,論理回路14の構成図である。この論理回路14は,各比較ユニットCU14が出力する比較結果DOUT14をラッチする4ビットレジスタRG1414-1と,参照電圧Vdacを生成するDAC回路への参照電圧生成デジタル信号DAC14を生成するSAR論理回路14-2とを有する。4ビットレジスタ14-1は,4ビットの判定動作が終了した後に外部クロックECLKである状態制御信号CLK1がHレベルになると,その立ち上がりエッジに応答して,各比較ユニットのフリップフロップDFF14にラッチされている比較結果DOUT14を,4ビットのレジスタRG14に取り込む。SAR論理回路14-2は,1各比較ユニットCU14の比較タイミングに同期して,対応するデジタル信号DAC14をHレベルにし,2各比較ユニットの比較動作が完了した後は,比較結果DOUT14に応じてデジタル信号DAC14をHレベルまたはLレベルにする。そのため,SAR論理回路14-2内の後段のORゲートは,前段のANDゲートの出力及び内部クロックCLK4に応じてデジタル信号DAC14をHレベルにして上記の動作1を行い,さらに,上記動作1の後は,各比較ユニットの比較結果DOUT14それぞれに応じてデジタル信号DAC14をHレベル又はLレベルにする。図4は,図1に示した第1の実施の形態における逐次比較型AD変換器の動作を示す図である。図4には,1回のAD変換動作が示され,1回のAD変換動作は,外部クロックECLKがHレベルのトラッキング期間とLレベルのホールド期間とからなる。すなわち,時間T1~T5は以下のとおりである。T1アナログ入力信号Vinのトラッキング期間T2最上位ビットMSBの判定期間T3第2ビットの判定期間T4第3ビットの判定期間T5第4ビットの判定期間さらに,各比較ユニットの比較器COMP14の動作状態は,以下のとおりである。Rリセット状態状態制御信号CLKHJ判定動作状態状態制御信号CLKLX動作不定状態そして,図4には,各比較ユニットの内部クロックである状態制御信号CLK14のHLレベルの遷移も示されている。図5は,アナログ入力信号Vinと参照電圧Vdacとの関係の一例を示す図である。この例では,アナログ入力信号Vinが参照電圧3Vre4とVrefとの間の電位になっている。以下,図5の例について,図4を参照しながら第1の実施の形態の逐次比較型AD変換器の動作を説明する。図4において,まず,時間T1において,アナログ入力信号Vinはトラックアンドホールド回路10によりトラッキングされ,VinVinthとなる。このとき,外部クロックECLKHにより,内部クロックである状態制御信号CLK1=H,さらに,ORゲートOR123により,他の状態制御信号CLK234Hになっている。したがって,全ての比較器COMP14は全てリセット状態にある。時間T2において,外部クロックECLKLになると,状態制御信号CLK1Lとなり,比較器COMP1が判定状態になり最上位ビットMSBの判定が開始される。この時,SAR論理回路14-2は,CLK1LCLK2Hにより,DAC回路16のデジタル入力信号のMSBのDAC1をHレベルにし,下位ビットのDAC24は全てLレベルにされ,DAC16により生成される参照電圧Vdacは,以下の値となる。VdacVref21Vref40Vref80Vref160Vref21図5によると,VinVdacVref2なので比較器COMP1の出力判定結果はOP1HOM1Lとなる。但し,状態制御信号CLK2~4Hのため他の比較器COMP2~4はリセット状態である。比較器COMP1の判定動作が終了するとその出力対OPOMはHLレベルまたはLHレベルになっている。そのため,EORゲートEOR1の出力が立ち上がり,その立ち上がりエッジで比較器COMP1の判定結果がフリップフロップDFF1によって保持され,後段の4ビットレジスタ回路に出力される。図5の例によれば,最上位ビットMSBDOUT1はHレベルに決定し,AD変換後のデジタル信号D1はHレベルであるD1H。図4の時間T3において,ORゲートOR1の出力がHレベルからLレベルに変化することにより,内部クロックである状態制御信号はCLK2Lとなり,比較器COMP2で2ビット目の判定が開始される。この時,DAC回路16のデジタル入力信号の1ビット目DAC1は,時間T2での1ビット目の判定結果DOUT1=Hにより,DAC1Hにされ,2ビット目DAC2は,CLK2LCLK3Hにより,DAC2Hにされ,それ以下の下位ビットDAC34はLにセットされ,参照電圧Vdacは以下の値となる。VdacVref21Vref41Vref80Vref1603Vref42図5の例によると,VinVdac=3Vref4なので比較器COMP2の出力判定結果はOP2HOM2Lとなる。但し,状態制御信号CLK34Hのため比較器COMP34はリセット状態にある。比較器COMP2の判定終了後,EORゲートEOR2の出力の立ち上がりエッジで比較器COMP2の判定結果がフリップフロップDFF2によって保持され,後段の4ビットレジスタ回路14に出力される。判定結果の2ビット目D2はHレベルに決定されるD2H。次に,図4の時間T4において,ORゲートOR2の出力がHからLに変化することにより,内部クロックである状態制御信号がCLK3Lとなり,比較器COMP3で3ビット目の判定が開始される。この時,DAC回路のデジタル入力信号の1,2ビット目DAC12は,判定結果DOUT1DOUT2により共にHレベルであり,3ビット目DAC3はCLK3LCLK4HによりDAC3Hになり,それ以下の下位ビットDAC4はLレベルにセットされ,参照電圧Vdacは以下の値となる。VdacVref21Vref41Vref81Vref1607Vref83図5によると,VinVdac=13Vref16なので比較器COMP4の出力判定結果はOP4HOM4Lとなる。比較器COMP4の判定終了後,EORゲートEOR4の出力の立ち上がりエッジで比較器COMP4の判定結果がフリップフロップDFF4によって保持され,後段の4ビットレジスタ回路に出力される。最下位ビットのD4はHに決定されるD4H。全ビットの判定が終了すると,外部クロックECLKがHレベルに変化し,各比較ユニット内のフリップフロップDFF4がラッチしている判定結果DOUT14が,内部クロックCLK1のHレベルへの立ち上がりエッジで,4ビットレジスタ14-1にラッチされる。AD変換終了後,外部クロック信号ECLKがHレベルになることにより,再び図4の時間T1の状態に戻る。図4の時間T1~T4の動作を繰り返すことにより,外部クロックECLKに同期したAD変換動作が繰り返される。上記の第1の実施の形態によれば,4つの比較ユニット内の比較器COMP14がリセット状態から,順次判定状態にされ,最上位から最下位ビットまでバイナリ探索により4ビットのデジタル信号DOUT14が順次,外部クロックECLKに非同期でかつ逐次的に判定される。従って,1つの比較器を4回使用する場合に比較して,比較器をリセット動作に戻すことが不要であるので,短時間で4ビットのデジタル信号の判定を完了することができる。したがって,外部クロックECLKの周波数を高くしてもAD変換器は追従することができる。[第2の実施の形態]第2の実施の形態では,第1の実施の形態のAD変換器において,比較器COMP14がそれぞれ判定動作を完了した後に,その比較器をパワーダウン状態にして,消費電流を省電力化する。図6は,第2の実施の形態におけるAD変換器の回路図である。図1の第1の実施の形態と異なる構成は,各比較ユニットCU14内の比較器COMP14が,リセット状態,判定状態に加えてイネーブル状態とディセーブル状態動作状態と動作停止状態とを有することと,インバータINV14の出力が,イネーブル信号EN14として各比較器COMP14に入力される構成である。比較器COMP14は,イネーブル信号EN14がHレベルのとき,状態制御信号CLK14のHレベルに応答して判定動作を行い,イネーブル信号EN14がLレベルになると,状態制御信号CLK14のレベルにかかわらず動作停止状態になり,貫通電流が流れないパワーダウン状態にされる。従って,各比較器COMP14は,初期状態でリセット状態になり電流を消費せず,判定状態になると判定動作により電流を消費し,判定動作後に動作停止状態になり再び電流を消費しない。つまり,省電力化を図ることができる。図7は,第2の実施の形態における比較器COMP14の回路図である。図2の比較器の回路と異なる構成は,電流源トランジスタN9のゲートに状態制御信号CLKとイネーブル信号ENとを入力するANDゲート20が設けられていることである。それ以外は,図2と同じである。この構成により,状態制御信号CLKがLレベルCLKHでリセット状態になり出力対OPOMが共にVDDレベルHレベルにされ,CLKHCLKLで且つENHで判定状態になり,状態制御信号CLKHのままイネーブル信号ENLでANDゲート20の出力がLレベルになり,トランジスタN9が非導通になり貫通電流がなくなりパワーダウン状態になる。その後,再び状態制御信号CLK=Lレベルになると,トランジスタP3P4が導通して,出力対OPOMをVDDレベルに引き上げてリセット状態になる。図8は,第2の実施の形態におけるAD変換器の動作を示す図である。この動作は,第1の実施の形態と同様に,図5のアナログ入力信号Vinが入力された場合の動作である。従って,各比較ユニットCU14が,外部クロックECLKのHレベルからLレベルへの変化に応答して,最上位ビットから最下位ビットまでの判定動作を逐次行うのは,第1の実施の形態と同じである。ただし,第2の実施の形態の場合は,各比較ユニットCU14において比較器COMP14が比較動作を完了した後,対応するインバータINV14の出力がHレベルからLレベルに立ち下がることで,その比較器が動作停止状態になる。つまり,比較器の電流源トランジスタN9がオフになりパワーダウン状態になる。このパワーダウン状態はそのAD変換が完了するまで維持される。これが第1の実施の形態と異なる動作である。すなわち,図8において,時間T2では,比較器COMP1が状態制御信号CLK1のLレベルに応答して比較動作を行った後,EORゲートEOR1の出力がHレベルに,インバータINV1の出力がLレベルになり,動作状態の比較器COMP1が動作停止状態パワーダウン状態になる。同様に,時間T3T4T5においても,それぞれの比較器COMP234が状態制御信号CLK234のLレベルに応答して比較動作を行った後,インバータINV234の出力がLレベルになり,イネーブル信号EN234がLレベルになり,比較器は動作状態から動作停止状態パワーダウン状態になる。これにより,比較器COMP1234が比較動作を完了して比較結果が後段のフリップフロップDFF1234にラッチされた後は,各比較器はパワーダウン状態にされるので,無駄に電流を消費することが防止される。[第3の実施の形態]第1,第2の実施の形態では,4ビットのデジタル出力信号を生成するために,4つの比較ユニットCU14を設けている。デジタル出力信号のビット数を4ビットより多くしてデジタル出力の分解能を高くするためには,比較ユニットCUの数をビット数に対応して増やすことが要求される。それでは回路規模が大きくなり好ましくない。そこで,第3の実施の形態におけるAD変換器では,複数の比較ユニットによる4ビットの逐次比較動作を,複数回繰り返すことで,4ビットより多くのビット数,例えば8ビット,12ビット,16ビットなどのデジタル出力信号に変換する。図9は,第3の実施の形態における8ビットのAD変換器の回路図である。図1に示した第1の実施の形態のAD変換器と同様に,アナログ入力信号Vinをトラックホールドするトラックアンドホールド回路10と,ホールドしたアナログ入力信号Vinthを参照電圧Vdacと比較する4段の比較ユニットCU14と,各比較ユニットの比較結果DOUT14をラッチし,比較結果に応じてデジタル信号DAC18を生成する論理回路14と,デジタル信号DAC18をアナログの参照電圧Vdacに変換するDA変換器16とを有する。第3の実施の形態の比較器は第1の実施の形態と同じ回路である。そして,第1の実施の形態と異なり,第3の実施の形態のAD変換器は,4ビットの比較動作を2回繰り返すために,3ビットシフトレジスタ32と,内部クロック制御回路制御信号制御回路30とを有する。さらに,論理回路14は,8ビットの比較結果をラッチする8ビットレジスタを有し,8ビットのデジタル信号DAC18を生成する。これが,第1の実施の形態のAD変換器と異なる。図10は,3ビットシフトレジスタ32の回路図である。その動作波形図は後述の図13に示される。3ビットシフトレジスタ32は,外部クロックECLKと,1段目の比較ユニットCU1内のEORゲートEOR1の出力EOR1Oと,4段目の比較ユニットCU4内のEORゲートEOR4の出力EOR4Oとにより,制御信号CONT123を順番にLレベルからHレベルに制御する。すなわち,図10の回路図は,3つのフリップフロップ321,322,323からなり,初段のフリップフロップ321には反転外部クロックECLKがデータ入力され,2,3段目のフリップフロップ322,323には,前段のフリップフロップの出力Qがデータ入力される。また,それらのフリップフロップは,外部クロックECLKがHレベルになるとリセットされ出力QがLレベルになる。そして,EOR1Oの立ち上がりエッジに応答して初段フリップフロップ321がデータ入力Dを取り込み,EOR4Oの立ち上がりエッジに応答して2段目,3段目のフリップフロップが前段のフリップフロップの出力Qをデータ入力Dとして取り込む。図13の動作波形図に示されるとおり,外部クロックECLKのHレベルにより3つのフリップフロップは全てリセットされ,それらの出力である制御信号CNT123は全てLレベルになる。4段の比較ユニットCU14が逐次比較動作を開始すると,最初に初段の比較ユニットCU1のEORゲートの出力EOR1Oの立ち上がりに応答して,フリップフロップ321が反転外部クロックECLKのHレベルをラッチし,制御信号CNT1がHレベルになる。さらに,4段目の比較ユニットCU4内のEORゲートの出力EOR4Oの立ち上がりに応答して,フリップフロップ322が制御信号CNT1Hをラッチし,制御信号CNT2がHレベルになる。これで一周目の4ビットの比較動作が完了する。そして,二周目の4ビットの比較動作中に,再度4段目の比較ユニットCU4内のEORゲートの出力EOR4Oの立ち上がりに応答して,フリップフロップ323が制御信号CNT2Hをラッチし,制御信号CNT3がHレベルになる。そして,最後に,外部クロックECLKがHレベルになると,再度全フリップフロップがリセットされ,制御信号CNT123が全てLレベルになる。上記の制御信号CNT123では,一周目のAD変換での最上位ビットの比較動作が完了した時点で制御信号CNT1がHレベルになり,一周目のAD変換での4ビット目の比較動作が完了した時点で制御信号CNT2がHレベルになり,二週目のAD変換での4ビット目の比較動作が完了した時点で制御信号CNT3がHレベルなる。このような制御信号に応答して,内部クロック制御回路30が内部クロックである状態制御信号CLK1を制御する。図11は,内部クロック制御回路30の回路図である。内部クロック制御回路30は,制御信号CNT123と2段目の比較ユニットのEORゲートの出力EOR2Oとで,初段の内部クロックである状態制御信号CLK1を制御する。具体的には,外部クロックECLKHの間は,NORゲート305により状態制御信号CLK1はHレベルにされ,外部クロックECLKLの間は,3つのANDゲート301-303のいずれかがHレベルを出力すればNORゲート304がLレベルを出力して状態制御信号CLK1がLレベルにされ,ANDゲートが全てLレベルを出力すればNORゲート304がHレベルを出力して状態制御信号CLK1がHレベルにされる。その制御は,図13に示されるとおりである。図12は,論理回路14の回路図である。第3の実施の形態における論理回路14は,8ビットレジスタ14-1と,参照電圧を生成するデジタル信号DAC18を生成するSAR論理回路14-2とを有する。8ビットレジスタ14-1は,上位側の4ビットのレジスタRG14が,一周目のDA変換が完了するタイミングで生成される制御信号CNT1の立ち上がりエッジに応答して,4つの比較ユニットCU14の判定結果DOUT14をラッチする。さらに,下位側の4ビットのレジスタRG58が,二周目のDA変換が完了するタイミングで生成される制御信号CNT3の立ち上がりエッジに応答して,4つの比較ユニットCU14の判定結果DOUT14をラッチする。SAR論理回路14-2は,図3のSAR論理回路14-2と同様である。すなわち,SAR論理回路14-2は,上位側の4ビットの判定動作中の参照電圧を生成するためのデジタル信号DAC14を生成する回路14-21と,下位側の4ビットの判定動作中の参照電圧を生成するためのデジタル信号DAC58を生成する回路14-22とを有する。上位側の回路14-21は,一周目のAD変換動作中にLレベルになる制御信号CNT2=Lの反転信号CNT2Hにより,初段のANDゲートが内部クロックCLK14に応じて動作する。この動作は,図3と同じである。さらに,下位側の回路14-22は,二周目のAD変換動作中にHレベルになる制御信号CNT2のCNT2Hにより,初段のANDゲートが内部クロックCLK14に応じて動作する。この動作も,図3と同じである。図13は,第3の実施の形態におけるAD変換器の動作波形図である。時間T1がトラッキング期間,時間T2T5が一周目のAD変換動作期間,時間T6T9が二周目のAD変換動作期間である。以下,その動作を詳述する。一周目のAD変換動作時間T1において,外部クロックECLKはHレベルであり,トラックアンドホールド回路10がアナログ入力Vinをトラッキングまたはサンプリングし,VinVinthとなる。この時,ORゲートOR14により内部クロックCLK1~4は全てHレベルとなり,各比較器COMP1~4はリセット状態となる。時間T2では,時間T1で外部クロックECLKがLレベルに変化し,内部クロック制御回路30のANDゲート301の出力がHレベルであるので,内部クロック制御回路30の出力はCLK1Lとなっており,比較器COMP1は最上位ビットMSBの判定を開始する。この時,8bitSAR論理回路14-2から出力されるDAC回路16のデジタル入力信号DAC1は,CLK1H,CLK2H,CNT2Hにより,DAC1Hに,それ以外の下位ビットDAC28はLにセットされる。比較器COMP1によりアナログ入力Vinthと参照Vdacの比較動作が行われ,判定結果を出力対OP1OM1に出力する。但し,内部クロックCLK2~4Hのため他の比較器COMP2~4はリセット状態にある。比較器COMP1の判定終了後,EORゲートEOR1の出力EOR1Oの立ち上がりエッジで比較器COMP1の判定結果がフリップフロップDFF1によって保持され,後段の8ビットレジスタ回路14-1に出力され,最上位ビットMSBが決定する。そして,時間T2では,EORゲートEOR1の出力EOR1O=Hが3bitシフトレジスタ回路32に入力され,制御信号CNT1Hとなる。この時,制御信号CNT123は,HLLになる。これによりANDゲート301の出力はLレベルになるが,ANDゲート302の出力はHレベルになり,CLK1Lは維持される。時間T3において,ORゲートOR1の出力がHレベルからLレベルに変化することにより,内部クロックである状態制御信号がCLK2Lとなり,比較器COMP2が2ビット目の判定を開始する。この時,DAC回路16の1ビット目のデジタル入力信号DAC1は,最上位ビットCOUT1に応じたレベルになり,2ビット目のデジタル入力信号DAC2はCLK2H,CLK3H,CNT2HによりHレベルになり,それ以外の下位ビットDAC38はLレベルにセットされる。比較器COMP2によりアナログ入力Vinthと参照電圧Vdacの比較動作が行われ,判定結果を出力対OP2OM2に出力する。但し,内部クロックCLK3~4Hのため比較器COMP3~4はリセット状態である。比較器COMP2の判定終了後,EORゲートEOR2の出力EOR2Oの立ち上がりエッジで比較器COMP2の判定結果がフリップフロップDFF2によって保持され,後段の8ビットレジスタ回路14-1に出力され,2ビット目が決定する。同時にEORゲートEOR2の出力EOR2Oが立ち上がり,内部クロック制御回路30に入力され,ANDゲート302の出力がHからLレベルになり,内部クロックはCLK1Hになる。時間T4において,ORゲートOR2の出力がHからLに変化することにより,内部クロックCLK3Lとなり,比較器COMP3が3ビット目の判定を開始する。同時に,時間T3での内部クロックCLK1のLからHへの変化により,比較器COMP1でリセット動作が開始される。この時,DAC回路16の1,2ビット目のデジタル入力信号DAC12は,判定結果に依存したレベルになり,3ビット目DAC3はCLK3H,CLK4H,CNT2HによりHレベルになり,それ以外の下位ビットDAC48はLレベルにセットされる。そして,比較器COMP3がアナログ入力Vinthと参照電圧Vdacの比較動作を行い,判定結果を出力対OP3OM3に出力する。但し,内部クロックCLK4Hのため比較器COMP4はリセット状態にある。比較器COMP3の判定終了後,EORゲートEOR3の出力の立ち上がりエッジで比較器COMP3の判定結果がフリップフロップDFF3によって保持され,後段の8ビットレジスタ回路に出力される。次に,時間T5において,ORゲートOR3の出力がHからLに変化することにより,内部クロックCLK4Lとなり,比較器COMP4が4ビット目の判定を開始する。同時に,内部クロックCLK2がHからLに変化し,2段目の比較器COMP2のリセット動作が開始される。この時,DAC回路16がCLK4Hにより4ビット目のデジタル入力信号DAC4がHにセットされる。上位3ビットDAC13は,それぞれの判定結果DOUT13によるレベルであり,下位4ビットDAC58はLレベルのままである。そして,比較器COMP4が入力Vinthと参照電圧Vdacの比較動作が行われ,判定結果を出力対OP4OM4に出力する。比較器COMP4の判定終了後,EORゲートEOR4の出力EOR4Oの立ち上がりエッジで比較器COMP4の判定結果がフリップフロップDFF4によって保持され,後段の8ビットレジスタ回路14-1に出力される。また,フリップフロップDFF4によって判定結果が保持された後,EORゲートEOR4の出力EOR4OがLからHレベルに変化することにより,3bitシフトレジスタ回路32から制御信号CNT2Hが出力される。で,一周目のAD変換動作が完了し,2周目のAD変換動作に移る。二周目のAD変換動作二周目のAD変換動作では,時間T6にて,制御信号CNT2Hが内部クロック制御回路状態制御信号制御回路30に入力されることにより,ANDゲート303の出力がLレベルからHレベルになり内部クロックCLK1が再びLレベルに変化し,比較器COMP1が5bit目の判定を開始する。以降,比較器COMP1~COMP4が5bit目~8bit目の比較動作を一周目と同様に順次行い,8bitまでのAD変換を行う。それが,図13中の時間T6T9である。全ビットの変換終了後,EORゲートEOR4の出力EOR4Oの立ち上がりエッジで制御信号がCNT3Hになるか,または外部クロックECLKがHレベルになる。その結果,再び時間T1のトラッキングまたはサンプリング状態になる。これで,8ビットのAD変換が完了する。完了後は,内部クロック制御回路30のANDゲート301の出力がHレベルになり,スタンバイ状態になる。上記の時間T1~T9の期間の動作を繰り返すことにより,8ビットのAD変換が外部クロックECLKに同期して行われる。ただし,各時間T2T9での8ビットの判定動作は,外部クロックECLKとは非同期で逐次的に行われる。以上の通り,第3の実施の形態では,8ビットの分解能を有するAD変換器を,4つの比較ユニットCU14で実現している。4つの比較ユニットによる逐次比較動作を,2回繰り返すことで,8ビットの分解能を有するAD変換器を構成できる。4回繰り返すことで,16ビットの分解能を有するAD変換器を構成できる。しかも,各ビットの比較動作の間に,比較器をリセットする動作を行う必要がないので,8ビットのAD変換に要する時間を短くすることができる。図14は,本実施の形態に対応する比較例のAD変換器の構成図である。このAD変換器は,1個の比較器COMPを有し,トラックアンドホールド回路10が保持したアナログ入力VinthをDAC回路16が生成する参照電圧Vdacと比較し,比較結果OUTが論理回路14に出力される。図14Bの動作波形に示されるとおり,外部クロックECLKがLレベルになると内部クロックICLKがHLを繰り返す。比較器COMPは,内部クロックICLKLでリセット状態Rになり,ICLKHで判定状態になる。そして,論理回路14が判定結果と判定対象ビットに応じて4ビットのデジタル信号DAC14を生成し,DAC回路がそのデジタル信号に対応した参照電圧Vdacを生成する。したがって,1つの比較器COMPは,内部クロックICLKHに応答して4回の判定動作を行い,その判定動作の間でICLKLに応答してそれぞれのリセット動作を行う。図15は,第1,第2の実施の形態のAD変換器と比較例のAD変換器とのシミュレーションの比較結果を示す図である。図15において,横軸がAD変換器の分解能,つまりデジタル出力のビット数に対応し,縦軸がAD変換器の最大サンプリング周波数に対応する。最大サンプリング周波数とは,外部クロックECLKの周波数であり,AD変換器が1秒間にアナログ入力信号Vinをデジタル出力信号に変換できる回数である。したがって,この最大サンプリング周波数が高いほど,AD変換器のAD変換時間が短い,つまり高速であることを意味する。図15には,四角の比較例と菱形の第1,第2の実施の形態とが示されている。いずれの例も,AD変換器のデジタル出力のビット数が増えるほど,一回のAD変換に要する時間が長くなるので,サンプリング周波数は低くなっている。ただし,同じデジタル出力ビット数であれば,第1,第2の実施の形態のほうが,判定動作の間に比較器をリセットする必要がないので,一回のAD変換に要する時間が短く,サンプリング周波数は高くなっている。シミュレーションの具体的な条件は,以下のとおりである。比較器のリセット動作時間,判定動作時間は共に1ns外部クロックECLKのデューティ比は25比較器以外の論理回路14の遅延時間は比較器の動作時間と比較して十分小さい。変換速度の計算式は,以下のとおりである。実施例最大サンプリング周波数1Ts1従来例最大サンプリング周波数1Ts1HwJNRただし,Ts:外部クロック信号の周期,Hw:外部クロック信号のHレベルの幅,J:比較器の判定動作時間,R:比較器のリセット動作時間,N:AD変換器の分解能である。図15から,本実施の形態は比較例と比較して,最大で約2倍程度,最大AD変換速度最大サンプリング周波数を向上させることが可能である。AD変換のビット数,つまり分解能が大きいほど向上率が高くなる傾向にある。一方,第1,第2の実施の形態は,分解能を4ビットとすると,比較例に対して約175倍に周波数が向上している。以上の通り,本実施の形態のAD変換器によれば,複数の比較ユニットを有し,上位ビットから下位ビットの判定動作を順番に逐次的におこなうことで,AD変換に要する時間を短縮することができる。以上の実施の形態をまとめると,次の付記のとおりである。付記1アナログ入力信号をデジタル出力信号に変換するAD変換器であって,前記アナログ入力信号と参照電圧とを比較して当該比較結果に応じた前記デジタル出力信号の各ビットを順次出力するN段の比較ユニットと,前記比較ユニットが出力する前記デジタル出力信号の各ビットに基づいて前記参照電圧に対応する参照電圧生成デジタル信号を順次生成する論理回路と,前記参照電圧生成デジタル信号に基づいて前記参照電圧を生成するDA変換器とを有し,前記N段の比較ユニットは,それぞれ,前段からの状態制御信号の判定状態に応答してリセット状態から判定状態になる比較器と,前記比較器が前記判定状態で比較結果を出力したときに後段の比較ユニットへの状態制御信号を判定状態にする状態制御信号生成部とを有し,トリガクロックに応答して,前記N段の比較ユニットの比較器が上位のビットから下位のビットまで順次比較動作を行うAD変換器。付記2付記1において,前記N段の比較ユニットの比較器は,全て,初期状態で前記リセット状態に制御され,前記トリガクロックに応答して,初段の比較ユニットの比較器が前記リセット状態から判定状態に遷移し,前記N段の比較ユニットの比較器は前記トリガクロックに非同期で順次比較動作をするAD変換器。付記3付記2において,前記状態制御信号生成部は,前記後段への状態制御信号を前記判定状態にするときに,自段の比較器をパワーダウン状態にするAD変換器。付記4付記2において,前記N段の比較ユニットが,前記順次比較動作をK回Kは複数繰り返すAD変換器。付記5付記4において,さらに,前記トリガクロックに応答して,前記N段の比較ユニットのうち初段の比較ユニットの比較器に前記判定状態の状態制御信号を出力し,さらに,1回目から前記K1回目の前記順次比較動作では,最終段の比較ユニットの前記比較器が前記判定状態に遷移して比較結果を出力したときに,前記初段の比較ユニットの比較器に前記判定状態の状態制御信号を出力する内部制御信号制御部を有するAD変換器。付記6付記5において,前記N段の比較ユニットの各状態制御信号生成部は,自段の比較器が判定状態になるときに後段への状態制御信号を判定状態にし,自段の比較器がリセット状態になるときに後段への状態制御信号をリセット状態にし,前記状態制御信号制御部は,さらに,前記初段の比較ユニットの比較器が前記判定状態に遷移して比較結果を出力した後に,前記初段の比較ユニットの比較器への前記状態制御信号をリセット状態にするAD変換器。付記7付記2~4のいずれかにおいて,前記トリガクロックは,第1の期間と第2の期間とを有し,前記トリガクロックの第2の期間では,前記N段の比較ユニットの比較器は,全て,初期状態で前記リセット状態に制御され,前記トリガクロックの前記第2の期間から第1の期間に遷移したことに応答して,初段の比較ユニットの比較器が前記リセット状態から判定状態に遷移するAD変換器。付記8付記7において,さらに,前記トリガクロックが第2の期間になるときに,前記N段の比較ユニットの比較器の比較結果を出力する出力レジスタを有するAD変換器。"