基板と、前記基板上にそれぞれ交互に積層された複数の電極層と複数の第1の絶縁層とを有する第1の積層体と、前記第1の積層体を積層方向に貫通して形成された第1のホールの側壁に設けられたメモリ膜と、前記第1のホール内における前記メモリ膜の内側に設けられた第1のチャネルボディと、前記第1の積層体上に設けられた第2の積層体であって、選択ゲートとその上に設けられた第2の絶縁層とを有する第2の積層体と、前記第1のホールと連通し、前記第2の積層体を積層方向に貫通して形成された第2のホールの側壁に設けられたゲート絶縁膜と、前記第2のホール内における前記ゲート絶縁膜の内側に設けられ、前記第1のチャネルボディとつながった第2のチャネルボディと、を備え、前記選択ゲートの側面と前記第2の絶縁層との間に段差部が形成され、前記段差部を被覆する部分の前記第2のチャネルボディの膜厚は、前記第2の絶縁層間に設けられた部分の膜厚よりも厚いことを特徴とする半導体装置。前記第2の絶縁層間の前記第2のホールの孔径は、前記選択ゲート間の前記第2のホールの孔径よりも大きいことを特徴とする請求項1記載の半導体装置。前記段差部を被覆する部分の前記第2のチャネルボディは、前記第2のホールを閉塞していることを特徴とする請求項1記載の半導体装置。前記段差部を被覆する前記第2のチャネルボディの内側に設けられ、前記第2のホールを閉塞する絶縁膜をさらに備えたことを特徴とする請求項1記載の半導体装置。前記絶縁膜が前記第2のホールを閉塞する部分より下の前記選択ゲート間の前記第2のチャネルボディの内側に空洞が形成されていることを特徴とする請求項4記載の半導体装置。前記段差部を被覆する前記第2のチャネルボディは他の部分よりも高濃度に不純物を含むことを特徴とする請求項1~5のいずれか1つに記載の半導体装置。基板上に、それぞれ交互に積層された複数の電極層と複数の第1の絶縁層とを有する第1の積層体を形成する工程と、前記第1の積層体上に、選択ゲート、第2の絶縁層の順に形成し第2の積層体を形成する工程と、前記第1の積層体を積層方向に貫通する第1のホール及び前記第2の積層体を積層方向に貫通し、前記第1のホールと連通する第2のホールを形成する工程と、前記第2の絶縁層間の前記第2のホールの孔径を、前記選択ゲート間の前記第2のホールの孔径よりも大きくし、前記選択ゲートの側面と前記第2の絶縁層との間に段差部を形成する工程と、前記第1のホールの側壁にメモリ膜を形成する工程と、前記第2のホールの側壁にゲート絶縁膜を形成する工程と、前記メモリ膜の内側に第1のチャネルボディを形成する工程と、前記ゲート絶縁膜の内側に、前記第1のチャネルボディとつながった第2のチャネルボディを形成する工程と、前記段差部を被覆する前記第2のチャネルボディに、イオン注入法により不純物を注入する工程と、前記不純物が注入された前記段差部を被覆する前記第2のチャネルボディを熱処理により体積膨張させる工程と、前記第2のチャネルボディが体積膨張した部分よりも上の前記第2のチャネルボディの内側に、不純物を含む半導体を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。実施形態によれば、十分な消去速度が得られる半導体装置及びその製造方法を提供する。実施形態によれば、半導体装置は、基板と、第1の積層体と、メモリ膜と、第1のチャネルボディと、第2の積層体と、ゲート絶縁膜と、第2のチャネルボディと、を備えている。前記第1の積層体は、前記基板上にそれぞれ交互に積層された複数の電極層と複数の第1の絶縁層とを有する。前記メモリ膜は、前記第1の積層体を積層方向に貫通して形成された第1のホールの側壁に設けられている。前記第1のチャネルボディは、前記第1のホール内における前記メモリ膜の内側に設けられている。前記第2の積層体は、前記第1の積層体上に設けられ、選択ゲートとその上に設けられた第2の絶縁層とを有する。前記ゲート絶縁膜は、前記第1のホールと連通し、前記第2の積層体を積層方向に貫通して形成された第2のホールの側壁に設けられている。前記第2のチャネルボディは、前記第2のホール内における前記ゲート絶縁膜の内側に設けられ、前記第1のチャネルボディとつながっている。前記選択ゲートの側面と前記第2の絶縁層との間に段差部が形成されている。前記段差部を被覆する部分の前記第2のチャネルボディの膜厚は、前記第2の絶縁層間に設けられた部分の膜厚よりも厚い。以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。図1は、実施形態の半導体装置1におけるメモリセルアレイの模式斜視図である。なお、図1においては、図を見易くするために、メモリホールMHの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。図2は、図1におけるメモリセルが設けられた部分の拡大断面図である。また、図1において、説明の便宜上、XYZ直交座標系を導入する。この座標系においては、基板10の主面に対して平行な方向であって相互に直交する2方向をX方向及びY方向とし、これらX方向及びY方向の双方に対して直交する方向をZ方向とする。図1において、基板10上には図示しない絶縁層を介してバックゲートBGが設けられている。バックゲートBGは、例えば不純物が添加され導電性を有するシリコン層である。バックゲートBG上には、複数の絶縁層42図2に示すと、複数の電極層WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sが、それぞれ交互に積層されている。電極層WL1Dと電極層WL1Sは、同じ階層に設けられ、下から1層目の電極層を表す。電極層WL2Dと電極層WL2Sは、同じ階層に設けられ、下から2層目の電極層を表す。電極層WL3Dと電極層WL3Sは、同じ階層に設けられ、下から3層目の電極層を表す。電極層WL4Dと電極層WL4Sは、同じ階層に設けられ、下から4層目の電極層を表す。電極層WL1Dと電極層WL1Sとは、Y方向に分断されている。電極層WL2Dと電極層WL2Sとは、Y方向に分断されている。電極層WL3Dと電極層WL3Sとは、Y方向に分断されている。電極層WL4Dと電極層WL4Sとは、Y方向に分断されている。電極層WL1Dと電極層WL1Sとの間、電極層WL2Dと電極層WL2Sとの間、電極層WL3Dと電極層WL3Sとの間、および電極層WL4Dと電極層WL4Sとの間には、図4b~図5bに示す絶縁物45が設けられている。電極層WL1D~WL4Dは、バックゲートBGとドレイン側選択ゲートSGDとの間に設けられている。電極層WL1S~WL4Sは、バックゲートBGとソース側選択ゲートSGSとの間に設けられている。電極層の層数は任意であり、図1に例示する4層に限らない。また、以下の説明において、各電極層WL1D~WL4D及びWL1S~WL4Sを、単に電極層WLと表すこともある。電極層WLは、例えば不純物が添加され導電性を有するシリコン層である。絶縁層42は、例えばシリコン酸化物を含むTEOStetraethoxysilane層である。電極層WL4D上には、ドレイン側選択ゲートSGDが設けられている。ドレイン側選択ゲートSGDは、例えば不純物が添加され導電性を有するシリコン層である。電極層WL4S上には、ソース側選択ゲートSGSが設けられている。ソース側選択ゲートSGSは、例えば不純物が添加され導電性を有するシリコン層である。ドレイン側選択ゲートSGDとソース側選択ゲートSGSとは、Y方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートSGDとソース側選択ゲートSGSとを区別することなく単に選択ゲートSGと表すこともある。ソース側選択ゲートSGS上には、ソース線SLが設けられている。ソース線SLは、金属層である。ドレイン側選択ゲートSGD及びソース線SL上には、複数本のビット線BLが設けられている。各ビット線BLはY方向に延在している。バックゲートBG及びこのバックゲートBG上の積層体には、U字状のメモリホールMHが複数形成されている。電極層WL1D~WL4Dおよびドレイン側選択ゲートSGDには、それらを貫通しZ方向に延びるホールが形成されている。電極層WL1S~WL4Sおよびソース側選択ゲートSGSには、それらを貫通しZ方向に延びるホールが形成されている。それらZ方向に延びる一対のホールは、バックゲートBG内に形成された凹部81図5bに示すを介してつながり、U字状のメモリホールMHを構成する。メモリホールMHの内部には、U字状にチャネルボディ20、51が設けられている。チャネルボディ20、51は、例えばシリコン膜である。チャネルボディ20と、メモリホールMHの内壁との間にはメモリ膜30が設けられている。ドレイン側選択ゲートSGDとチャネルボディ51との間、およびソース側選択ゲートSGSとチャネルボディ51との間には、ゲート絶縁膜GDが設けられている。なお、図1においてメモリホールMH内のすべてをチャネルボディで埋める構造に限らず、メモリホールMHの中心軸側に空洞部が残るようにチャネルボディを形成してもよい。あるいは、そのチャネルボディ内側の空洞部に絶縁物を埋め込んだ構造であってもよい。メモリセルトランジスタ以下、単にメモリセルとも言うにおける各電極層WLとチャネルボディ20との間には、図2に示すように、電極層WL側から順に第1の絶縁膜としてブロック膜31、電荷蓄積膜32、および第2の絶縁膜としてトンネル膜33が設けられている。ブロック膜31は電極層WLに接し、トンネル膜33はチャネルボディ20に接し、ブロック膜31とトンネル膜33との間に電荷蓄積膜32が設けられている。チャネルボディ20は、メモリセルトランジスタにおけるチャネルとして機能し、電極層WLはコントロールゲートとして機能し、電荷蓄積膜32はチャネルボディ20から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ20と各電極層WLとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。実施形態の半導体装置1は、データの消去書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜32は、電荷を捕獲するトラップサイトを多数有し、例えばシリコン窒化膜である。トンネル膜33は、例えばシリコン酸化膜であり、電荷蓄積膜32にチャネルボディ20から電荷が注入される際、または電荷蓄積膜32に蓄積された電荷がチャネルボディ20へ拡散する際に電位障壁となる。ブロック膜31は、例えばシリコン酸化膜であり、電荷蓄積膜32に蓄積された電荷が、電極層WLへ拡散するのを防止する。ドレイン側選択ゲートSGD、チャネルボディ51及びそれらの間のゲート絶縁膜GDは、ドレイン側選択トランジスタSTDを構成する。ドレイン側選択トランジスタSTDにおけるチャネルボディ51は、ビット線BLと接続されている。ソース側選択ゲートSGS、チャネルボディ51及びそれらの間のゲート絶縁膜GDは、ソース側選択トランジスタSTSを構成する。ソース側選択トランジスタSTSにおけるチャネルボディ51は、ソース線SLと接続されている。なお、以下の説明において、ドレイン側選択トランジスタSTDとソース側選択トランジスタSTSとを区別することなく単に選択トランジスタSTと表すこともある。バックゲートBG、このバックゲートBG内に設けられたチャネルボディ20及びメモリ膜30は、バックゲートトランジスタBGTを構成する。ドレイン側選択トランジスタSTDとバックゲートトランジスタBGTとの間には、各電極層WL4D~WL1DをコントロールゲートとするメモリセルMCが複数設けられている。同様に、バックゲートトランジスタBGTとソース側選択トランジスタSTSの間にも、各電極層WL1S~WL4SをコントロールゲートとするメモリセルMCが複数設けられている。それら複数のメモリセルMC、ドレイン側選択トランジスタSTS、バックゲートトランジスタBGTおよびソース側選択トランジスタSTSは、チャネルボディ20、51を通じて直列接続され、U字状の1つのメモリストリングMSを構成する。1つのメモリストリングMSは、複数の電極層WLを含む積層体の積層方向に延びる一対の柱状部CLと、バックゲートBGに埋め込まれ、一対の柱状部CLの下端をつなぐ連結部JPとを有する。このメモリストリングMSがX方向及びY方向に複数配列されていることにより、複数のメモリセルMCがX方向、Y方向及びZ方向に3次元的に設けられている。複数のメモリストリングMSは、基板10におけるメモリセルアレイ領域に設けられている。基板10におけるメモリセルアレイ領域の例えば周辺には、メモリセルアレイを制御する周辺回路が設けられている。次に、図3a~図5bを参照して、実施形態の半導体装置1の製造方法について説明する。以下の説明では、メモリセルアレイの形成方法について説明する。基板10上には、図示しない絶縁層を介してバックゲートBGが設けられる。バックゲートBGは、例えばホウ素等の不純物がドープされたシリコン層である。そのバックゲートBG上に、図3aに示すように、レジスト94を形成する。レジスト94は、パターニングされ、選択的に形成された開口94aを有する。次に、レジスト94をマスクにして、バックゲートBGを選択的にドライエッチングする。これにより、図3bに示すように、バックゲートBGに凹部81が形成される。次に、図3cに示すように、凹部81に犠牲膜82を埋め込む。犠牲膜82は、例えば、シリコン窒化膜、ノンドープシリコン膜などである。その後、犠牲膜82を全面エッチングして、図3dに示すように、凹部81と凹部81との間のバックゲートBGの表面を露出させる。次に、図4aに示すように、バックゲートBG上に絶縁膜41を形成した後、その上に、複数の電極層WL及び複数の絶縁層42を含む第1の積層体を形成する。電極層WLと絶縁層42とは交互に積層され、絶縁層42は電極層WL間に介在される。最上層の電極層WL上には、絶縁膜43が形成される。次に、フォトリソグラフィとエッチングにより、第1の積層体を分断し、絶縁膜41に達する溝を形成した後、その溝を、図4bに示すように、絶縁膜45で埋め込む。溝を絶縁膜45で埋め込んだ後、全面エッチングにより絶縁膜43を露出させる。その絶縁膜43上には、図4cに示すように、絶縁膜46が形成される。さらに、絶縁膜46上には、選択ゲートSG及び絶縁層47を含む第2の積層体が形成される。絶縁膜46上に選択ゲートSGが形成され、選択ゲートSG上に絶縁層47が形成される。次に、図5aに示すように、バックゲートBG上の第1及び第2の積層体に、ホールhを形成する。ホールhは、図示しないマスクを用いた例えばRIEReactiveIonEtching法で形成される。ホールhの下端は犠牲膜82に達し、ホールhの底部に犠牲膜82が露出する。犠牲膜82のほぼ中央に位置する絶縁膜45を挟むように、一対のホールhが1つの犠牲膜82上に位置する。次に、犠牲膜82を例えばウェットエッチングによりホールhを通じて除去する。このときのエッチング液としては、例えばKOH水酸化カリウム溶液等のアルカリ系薬液、あるいは、温度条件によりエッチングレートが調整されたリン酸溶液H3PO4を用いることができる。これにより、犠牲膜82は、図5bに示すように、除去される。犠牲膜82の除去により、バックゲートBGに凹部81が形成される。1つの凹部81につき、一対のホールhがつながっている。すなわち、一対のホールhのそれぞれの下端が1つの共通の凹部81とつながり、1つのU字状のメモリホールMHが形成される。この後、複数の電極層WLを含む第1の積層体におけるメモリホールMHの内壁に、図2に示すメモリ膜30を形成する。さらに、メモリホールMH内におけるメモリ膜30の内側に、チャネルボディ第1のチャネルボディ20としてシリコン膜を形成する。一方、選択ゲートSGを含む第2の積層体に対しては、後述するように、図6a以降の工程が行われる。本実施形態の半導体装置1において、データの消去動作は、電荷蓄積膜32からの電子の引き抜き、あるいは、電荷蓄積膜32への正孔の注入を行う動作である。電極層WLをコントロールゲートとするメモリセルMCを構成するトランジスタは、しきい値電圧が相対的に低い状態消去状態と、しきい値電圧が相対的に高い状態書き込み状態とを有する。そして、消去動作は、メモリセルMCのしきい値電圧を低い側の状態に設定する動作である。一般的な2次元構造のメモリでは、基板電位を上げることでフローティングゲートに書き込まれた電子を引き抜いている。しかし、本実施形態のような3次元構造の半導体装置では、メモリセルのチャネルが直接基板とつながっていない。そのため、選択ゲート端のチャネルで生じるGIDLGateInducedDrainLeakage電流を利用してメモリセルのチャネル電位をブーストする方法が提案されている。すなわち、選択ゲートSGの上端部近傍のチャネルボディ51に形成した高濃度に不純物が添加された拡散領域に高電圧を印加することで、選択ゲートSGと拡散領域との間にに形成された空乏層に高電界を発生させる。これにより、バンド間トンネリングを起こし、生成される正孔をチャネルボディ51、20に供給することでチャネル電位を上昇させる。電極層WLの電位を例えばグランド電位0Vにすることで、チャネルボディ20と電極層WLとの電位差で、電荷蓄積膜32の電子が引き抜かれ、あるいは、電荷蓄積膜32に正孔が注入され、消去動作が行われる。このような消去動作の高速化には、選択ゲートSG上端部近傍のチャネルボディ51に高濃度に不純物を含む拡散領域が要求される。以下、図6a~図9bを参照して、実施形態における選択トランジスタSTの形成方法及び構造について説明する。以下に説明する工程は、図5bに示すメモリホールMHを形成した後に行われる。なお、メモリホールMHにおいて、特に、選択ゲートSG及び絶縁層47を含む第2の積層体を貫通する部分をホールh2とする。図6aは、第2の積層体にホールh2が形成された状態を表す。ホールh2の形成後、例えば希フッ酸を用いた処理が行われる。この処理により、シリコン酸化物系の絶縁層47はエッチングされる。また、この希フッ酸処理は、ホールh2形成時のRIEによる堆積物除去と、ゲート絶縁膜GDの成膜前処理も兼ねている。図6bに示すように、絶縁層47はエッチングにより、そのホールh2に露出する側壁がホールh2の中心軸から離間する方向に後退する。例えば、絶縁層47の側壁の後退量は5nmほどである。したがって、ホールh2における絶縁層47間の孔径は、選択ゲートSG間の孔径よりも大きくなる。このため、選択ゲートSGの側面と絶縁層47との間に段差部50が形成される。次に、図6cに示すように、ホールh2の側壁にゲート絶縁膜GDを形成する。ゲート絶縁膜GDは、段差部50に沿って段差部50を被覆し、ゲート絶縁膜GDにも段差部が形成される。ゲート絶縁膜GDは、例えば、CVDchemicalvapordeposition法によって形成されるシリコン酸化膜、あるいはシリコン窒化膜である。次に、ホールh2内におけるゲート絶縁膜GDの内側に、チャネルボディ第2のチャネルボディ51となるアモルファスシリコン膜を例えばCVD法で形成する。その後、熱処理でアモルファスシリコン膜を結晶化させ、多結晶シリコン膜にする。チャネルボディ51は、メモリセルにおけるチャネルボディ20とつながっている。チャネルボディ51は、ゲート絶縁膜GDを介在させて段差部50を被覆し、チャネルボディ51にも段差部が形成される。次に、チャネルボディ51に対してイオン注入法により不純物を注入する。例えば、n形不純物であるヒ素Asが、10keVの加速電圧で、5×1014/cm2以上のドーズ量で注入される。チャネルボディ51において、選択ゲートSGの側面と絶縁層47との間の段差部50を被覆する部分は、段差部50に沿うように形成され、ホールh2の中心軸側に出っ張っている。そのため、絶縁層47間のホールh2の側壁に形成されたチャネルボディ51の側面に対するよりも、段差部50を被覆する部分に対する不純物注入効率が高くなる。したがって、チャネルボディ51における段差部50を被覆する部分は他の部分よりも高濃度に不純物を含む。チャネルボディ51に対する不純物の注入後、例えば、1000°CのN2ガス雰囲気中で、10秒間、熱処理アニールを行う。チャネルボディ51における段差部50を被覆する部分は、イオン注入により他の部分よりもヒ素の密度が高くなることにより体積膨張し、その後アニールをすることでさらに体積膨張する。イオン注入及びアニール後のチャネルボディ51は、例えば2.3倍ほど体積膨張する。図7aに示すように、チャネルボディ51において、段差部50を被覆する部分体積膨張部51aの膜厚は、絶縁層47間に設けられた部分の膜厚よりも厚くなる。チャネルボディ51の体積膨張部51aは、段差部50近傍でホールh2を閉塞する。体積膨張でホールh2を閉塞させることが可能なチャネルボディ51の成膜時の膜厚は、ホールh2の孔径及びゲート絶縁膜GDの膜厚に依存する。ホールh2の孔径が小さいほど、体積膨張でホールh2を閉塞させることが可能なチャネルボディ51の膜厚は薄くなる。ゲート絶縁膜GDの膜厚が厚いほど、体積膨張でホールh2を閉塞させることが可能なチャネルボディ51の膜厚は薄くなる。なお、チャネルボディ51に注入するイオン種としては、ヒ素に限らず、カーボンCやリンPなどでもよく、いずれも5×1014/cm2以上のドーズ量でイオン注入するのが好ましい。次に、図7bに示すように、チャネルボディ51の体積膨張部51aで閉塞された部分より上、すなわち選択ゲートSGより上のホールh2内におけるチャネルボディ51の内側に、不純物を含む半導体53を埋め込む。例えば、成膜中に1×1020/cm2以上のドーズ量でリンがドープされたアモルファスシリコンを、体積膨張部51aより上のホールh2内に埋め込む。その後、RIEReactiveIonEtchingにより、絶縁層47の上面上のゲート絶縁膜GD、チャネルボディ51および半導体53を除去した後、熱処理により半導体53を多結晶シリコンにする。すなわち、半導体53は、例えば、不純物としてリンがドープされた多結晶シリコンとなる。続いて、ビット線BLまたはソース線SLとなる配線WRを、第2の積層体上に形成する。チャネルボディ51及び半導体53は、配線WRと電気的に接続される。半導体53は、チャネルボディ51における体積膨張部51aより上でチャネルボディ51に接している。そして、半導体53の埋め込み後、熱処理を加えることで、半導体53にドープされた不純物例えばリンがチャネルボディ51に拡散される。前述したイオン注入により既に不純物がドープされた体積膨張部51aは、半導体53からの不純物の拡散により、さらに不純物濃度が高くなる。体積膨張部51aは、選択ゲートSGの側面と絶縁層47との段差部50を被覆する部分に設けられている。したがって、本実施形態では選択ゲートSG上端部近傍のチャネルボディ51に高濃度に不純物を含む拡散領域が存在する。この結果、前述したGIDL電流を利用してメモリセルのチャネル電位を速やかにブーストでき、消去動作の高速化を図れる。また、半導体53からの不純物は、体積膨張部51aよりも上のホールh2の側壁に形成されたチャネルボディ51にも拡散される。この結果、チャネルボディ51における配線WRとつながる上部の抵抗を低減でき、読み出し時のセル電流を増大できる。なお、比較例として、図6cの工程の後、ホールh2内に絶縁膜シリコン窒化膜やシリコン酸化膜を埋め込み、その絶縁膜を選択ゲートSGの上端付近までエッチングにより除去するリセス工程を行い、その絶縁膜が除去された部分に不純物がドープされた半導体を埋め込む方法が挙げられる。この場合も、半導体からの不純物の拡散により、チャネルボディに不純物を供給することができる。しかしながら、選択ゲートSG間などの孔径の細い箇所では絶縁膜内にシームやボイドが生じやすく、それらの存在は、選択ゲートSGの上端近くで絶縁膜のエッチングを停止させる制御性を悪化させる。すなわち、絶縁膜のエッチングがシームやボイドにまで達してしまうとそれらが拡がり、選択ゲートSG間の絶縁膜に比較的大きな隙間もしくは空洞が形成されてしまう。そこに、不純物がドープされた半導体が埋め込まれると、選択トランジスタやメモリセルのチャネルボディにまで不純物がドープされた半導体が入り込み、選択トランジスタやメモリセルのしきい値低下や耐圧不良を起こす原因となり得る。これに対して、実施形態では、図7aに示すように、チャネルボディ51の体積膨張によってホールh2は選択ゲートSG上端部近傍で閉塞される。これにより、不純物ドープされた半導体53を、選択ゲートSGのチャネルボディ及びさらにその下のメモリセルトランジスタのチャネルボディに入り込ませることなく、選択ゲートSGの上端部近傍に位置制御性よく形成することができる。この結果、高濃度不純物に選択ゲートSG間のゲート絶縁膜GDがさらされることによるゲート絶縁膜GDの耐圧不良や、高濃度不純物が選択トランジスタやメモリセルトランジスタのチャネルボディに供給されることにより引き起こされるしきい値低下を防ぐことができる。次に、図8a~図8cを参照して、選択トランジスタSTの他の形成方法及び構造について説明する。図6cに示す工程まで、前述した具体例と同様に進められた後、チャネルボディ51に対して、イオン注入法により、例えばヒ素、リン、カーボンなどの不純物を注入する。そして、チャネルボディ51に対する不純物の注入後、アニールを行う。チャネルボディ51において、選択ゲートSGの側面と絶縁層47との間の段差部50を被覆する部分は、段差部50に沿うように形成され、ホールh2の中心軸側に出っ張っている。そのため、絶縁層47間のホールh2の側壁に形成されたチャネルボディ51の側面に対するよりも、段差部50を被覆する部分に対する不純物注入効率が高くなる。したがって、チャネルボディ51における段差部50を被覆する部分は他の部分よりも高濃度に不純物を含む。チャネルボディ51における段差部50を被覆する部分は、イオン注入により他の部分よりも不純物密度が高くなり体積膨張し、その後アニールをすることでさらに体積膨張する。図8aに示すように、チャネルボディ51において、段差部50を被覆する部分体積膨張部51aの膜厚は、絶縁層47間に設けられた部分の膜厚よりも厚くなる。なお、本具体例では、上記アニールは最初に示した実施形態と比較して低温で行われる。そのため、チャネルボディ51の体積膨張部51aは、ホールh2を閉塞するほどは体積膨張しない。したがって、体積膨張部51aの内側のホールh2の中心軸側には、空洞もしくは隙間が存在する。その空洞の径方向サイズWは、ホールh2の孔径、ゲート絶縁膜GDの膜厚、およびチャネルボディ51の膜厚に依存する。ホールh2を閉塞させるほどに体積膨張部51aが体積膨張しないように、上記アニールの温度を抑えることで、イオン注入により注入した不純物が、選択ゲートSG間のチャネルボディ51に拡散することを抑制できる。これにより、選択トランジスタのカットオフ特性を高めてオフリーク電流Ioffを抑えることができる。次に、図8bに示すように、ホールh2内におけるチャネルボディ51の内側に、絶縁膜55を形成する。絶縁膜55は、例えばALDAtomicLayerDeposition法で形成されるシリコン酸化膜やシリコン窒化膜などである。この絶縁膜55は体積膨張部51aの内側の空洞に埋め込まれ、ホールh2を閉塞する。例えば、図8aにおける体積膨張部51a間の空洞の径方向サイズWnmが、3nm<W<10nmの場合、絶縁膜55の膜厚を5nm以上にすれば、その空洞を閉塞することができる。ALD法は薄膜でのカバレッジ性に優れ、また絶縁層47間のホールh2の孔径は選択ゲートSG間のホールh2の孔径よりも広いため、絶縁層47間のホールh2は絶縁膜55で埋まらずに空洞が残る。また、絶縁膜55は閉塞部分より下の選択ゲートSG間のチャネルボディ51の内側にも成膜され、その絶縁膜55の内側にもわずかに空洞が残る。次に、体積膨張部51a間に埋め込まれた絶縁膜55は最小限のエッチングにとどめつつ、絶縁層47間のホールh2の側壁に露出した絶縁膜55を選択的に除去するように、絶縁膜55に対して等方性エッチングを行う。例えば、希フッ酸を用いたウェットエッチングで絶縁膜55を除去する場合、絶縁膜55中にシームがあると、シームの部分でエッチングレートが速くなり、体積膨張部51a間を閉塞する絶縁膜55に対して深さ方向のオーバーエッチングが懸念される。つまり、絶縁膜55のシームがウェットエッチングにより拡大し、深さ方向に過剰にエッチングされてしまうと、後工程で形成する不純物ドープ半導体53が選択ゲートSG間のチャネルボディ51にまで入り込み、選択トランジスタのしきい値が低下し、カットオフできなくなる懸念がある。例えば、NF3とNH3を含む薄膜を絶縁膜55上に成膜した後、アニールによる熱化学反応でNH4Fを生成することで、絶縁膜55を制御性よく選択的にエッチングすることができる。これにより、絶縁層47間のホールh2の側壁の絶縁膜55を除去した後も、図8cに示すように、体積膨張部51a間および選択ゲートSG間のチャネルボディ51の内側に絶縁膜55が残る。この結果、不純物ドープ半導体53が選択ゲートSG間のチャネルボディ51に接することがなく、選択トランジスタのしきい値を低下させず、したがって、トランジスタのオフリーク電流を増大させない。絶縁層47間のホールh2の側壁の絶縁膜55を除去した後、図8cに示すように、絶縁膜55がホールh2を閉塞する部分より上、すなわち選択ゲートSGより上のホールh2内におけるチャネルボディ51の内側に、不純物ドープされた半導体53を埋め込む。半導体53は、絶縁膜55による閉塞部より上でチャネルボディ51に接している。そして、半導体53の埋め込み後、熱処理を加えることで、半導体53にドープされた不純物例えばリンがチャネルボディ51に拡散される。前述したイオン注入により既に不純物がドープされた体積膨張部51aは、半導体53からの不純物の拡散により、さらに不純物濃度が高くなる。体積膨張部51aは、選択ゲートSGの側面と絶縁層47との段差部50を被覆する部分に設けられている。したがって、本具体例では選択ゲートSG上端部近傍のチャネルボディ51に高濃度に不純物を含む拡散領域が存在する。この結果、前述したGIDL電流を利用してメモリセルのチャネル電位を速やかにブーストでき、消去動作の高速化を図れる。また、半導体53からの不純物は、体積膨張部51aよりも上のホールh2の側壁に形成されたチャネルボディ51にも拡散される。この結果、チャネルボディ51における上層配線とつながる上部の抵抗を低減でき、読み出し時のセル電流を増大できる。さらに、チャネルボディ51の体積膨張および絶縁膜55によってホールh2は選択ゲートSG上端部近傍で閉塞される。これにより、不純物ドープされた半導体53を、選択ゲートSGのチャネルボディ及びさらにその下のメモリセルトランジスタのチャネルボディに入り込ませることなく、選択ゲートSGの上端部近傍に位置制御性よく形成することができる。この結果、高濃度不純物に選択ゲートSG間のゲート絶縁膜GDがさらされることによるゲート絶縁膜GDの耐圧不良や、高濃度不純物が選択トランジスタやメモリセルトランジスタのチャネルボディに供給されることにより引き起こされるしきい値低下を防ぐことができる。また、選択トランジスタのチャネルボディ51、さらにはその下のメモリセルトランジスタのチャネルボディ20の内側に絶縁膜55が被覆されているため、不純物ドープ半導体53を形成する前の前処理で使われる例えば希フッ酸から、それらチャネルボディ51、20を保護することができる。次に、図9a及び図9bを参照して、選択トランジスタSTのさらに他の形成方法及び構造について説明する。図6cに示す工程まで、前述した具体例と同様に進められた後、チャネルボディ51に対して、イオン注入法により、例えばヒ素、カーボンなどの不純物を注入する。そして、チャネルボディ51に対する不純物の注入後、アニールを行う。チャネルボディ51において、選択ゲートSGの側面と絶縁層47との間の段差部50を被覆する部分は、段差部50に沿うように形成され、ホールh2の中心軸側に出っ張っている。そのため、絶縁層47間のホールh2の側壁に形成されたチャネルボディ51の側面に対するよりも、段差部50を被覆する部分に対する不純物注入効率が高くなる。したがって、チャネルボディ51における段差部50を被覆する部分は他の部分よりも高濃度に不純物を含む。チャネルボディ51における段差部50を被覆する部分は、イオン注入により他の部分よりも不純物密度が高くなり体積膨張し、その後アニールをすることでさらに体積膨張する。図9aに示すように、チャネルボディ51において、段差部50を被覆する部分体積膨張部51aの膜厚は、絶縁層47間に設けられた部分の膜厚よりも厚くなる。なお、本具体例では、上記アニールは最初に示した実施形態と比較して低温で行われる。そのため、チャネルボディ51の体積膨張部51aは、ホールh2を閉塞するほどは体積膨張しない。したがって、体積膨張部51aの内側のホールh2の中心軸側には、空洞もしくは隙間が存在する。ホールh2を閉塞させるほどに体積膨張部51aが体積膨張しないように、上記アニールの温度を抑えることで、イオン注入により注入した不純物が、選択ゲートSG間のチャネルボディ51に拡散することを抑制できる。これにより、選択トランジスタのカットオフ特性を高めてオフリーク電流Ioffを抑えることができる。次に、図9aに示すように、ホールh2内におけるチャネルボディ51の内側に、絶縁膜56を形成する。絶縁膜56は、例えばシリコン酸化膜やシリコン窒化膜である。絶縁膜56は、体積膨張部51aの内側の空洞に埋め込まれ、ホールh2を閉塞する。絶縁膜56は、比較的カバレッジ性が低い成膜方法で形成される。そのため、体積膨張部51a間の孔径が細い部分がまず絶縁膜56で塞がり、それより下の選択ゲートSG間、さらにはメモリトランジスタのホールh2内には絶縁膜56が入らない。そのような絶縁膜56は、例えば、CVDchemicalvapordeposition法、PCVDphysicalvapordepositionなどで形成することができ、その成膜時の温度などの条件を調整することでカバレッジ性を低下させることができる。絶縁層47間のホールh2は絶縁膜56で埋まる。これに対して、絶縁膜56による閉塞部より下の選択ゲートSG間のチャネルボディ51の内側には絶縁膜56は成膜されずに、選択ゲートSG間のチャネルボディ51の内側およびその下のメモリセルトランジスタのチャネルボディ20の内側には、空洞60が残る。次に、図9bに示すように、体積膨張部51a間でホールh2を閉塞している部分よりも上の絶縁膜56を例えばRIE法でエッチングして除去する。例えば、選択ゲートSGの上端から10nm~150nmほど上方の位置まで絶縁膜56をエッチングする。体積膨張部51a間でホールh2を閉塞している絶縁膜56は残される。次に、残された絶縁膜56上のホールh2内に、不純物ドープされた半導体53を埋め込む。半導体53は、絶縁膜56より上でチャネルボディ51に接している。そして、半導体53の埋め込み後、熱処理を加えることで、半導体53にドープされた不純物例えばリンがチャネルボディ51に拡散される。この具体例においても、イオン注入および半導体53からの不純物の拡散により高濃度に不純物を含む体積膨張部51aが、選択ゲートSGの側面と絶縁層47との段差部50を被覆する部分に設けられている。この結果、前述したGIDL電流を利用してメモリセルのチャネル電位を速やかにブーストでき、消去動作の高速化を図れる。また、半導体53からの不純物は、絶縁膜56よりも上のホールh2の側壁に形成されたチャネルボディ51にも拡散される。この結果、チャネルボディ51における上層配線とつながる上部の抵抗を低減でき、読み出し時のセル電流を増大できる。さらに、チャネルボディ51の体積膨張および絶縁膜56によってホールh2は選択ゲートSG上端部近傍で閉塞される。これにより、不純物ドープされた半導体53を、選択ゲートSGのチャネルボディ及びさらにその下のメモリセルトランジスタのチャネルボディに入り込ませることなく、選択ゲートSGの上端部近傍に位置制御性よく形成することができる。この結果、高濃度不純物に選択ゲートSG間のゲート絶縁膜GDがさらされることによるゲート絶縁膜GDの耐圧不良や、高濃度不純物が選択トランジスタやメモリセルトランジスタのチャネルボディに供給されることにより引き起こされるしきい値低下を防ぐことができる。また、選択ゲートSG間のチャネルボディ51の内側、およびその下のメモリセルトランジスタにおけるチャネルボディ20の内側には、絶縁膜56が形成されず、空洞60が形成されている。そのため、チャネルボディと絶縁膜56との界面の電荷トラップ準位に起因する選択トランジスタやメモリセルのしきい値シフトなどを抑制できる。この結果、読み出し動作や消去動作時に際して高い信頼性が得られる。メモリストリングはU字状に限らず、図10に示すようにI字状であってもよい。図10には導電部分のみを示し、絶縁部分の図示は省略している。この構造では、基板10上にソース線SLが設けられ、その上にソース側選択ゲートまたは下部選択ゲートSGSが設けられ、その上に複数例えば4層の電極層WLが設けられ、最上層の電極層WLとビット線BLとの間にドレイン側選択ゲートまたは上部選択ゲートSGDが設けられている。この構造においては、メモリストリングの上端部に設けられたドレイン側選択トランジスタSTDに対して、図6a~図9bを参照して前述したプロセス及び構造が適用される。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。