メモリデバイスのメモリセルと、前記メモリセルに連結されたビットラインと、前記メモリセルに連結されたワードラインと、前記ビットラインに連結されたビットライン電極と、前記ワードラインに連結されたワードライン電極と、前記ワードライン電極または前記ビットライン電極のうち、低いほうの電位をもつほうの電極パスに連結されている選択モジュールの電流制限回路であって、前記電流制限回路は、前記選択モジュールによる前記メモリセルの選択処理を促す、前記電流制限回路と、前記電極パスに連結され、前記メモリセルの読み出し処理を実行する、センス回路と、前記電極パスに連結され、前記メモリセルの書き込み処理を実行する、書き込み回路とを備える装置。前記電流制限回路は、電流ミラー回路を有する、請求項1に記載の装置。前記電流制限回路は、前記電極パスの電流を最大電流レベルに制限するトランジスタゲートを有する、請求項1または2に記載の装置。前記ワードライン電極が、前記低いほうの電位を持つ、請求項1から3の何れか1項に記載の装置。前記ワードライン電極の最大電圧は、前記ビットライン電極の最大電圧より低い、請求項4に記載の装置。前記ワードライン電極のキャパシタンスは、前記ビットライン電極のキャパシタンスより低い、請求項5に記載の装置。前記メモリセルは、メモリセルの三次元アレイのなかのメモリセルであり、前記ワードラインは、前記三次元アレイの第1次元に延びる第1のワードラインであり、前記ビットラインは、前記三次元アレイの第2次元に延び、前記メモリセルは、第1のメモリセルであり、前記装置はさらに、前記メモリセルの三次元アレイの第2のメモリセルであって、前記三次元アレイの第3次元の第1のメモリセルとともに積層された構成にある、前記第2のメモリセルと、前記ワードライン電極に連結され、さらに、前記第2のメモリセルに連結された第2のワードラインとを備え、前記ビットラインは、前記第1のワードラインと前記第2のワードラインとの間に延びる、請求項4から6の何れか1項に記載の装置。前記メモリセル、前記ビットライン、及び前記ワードラインは、複数のメモリセル、ビットライン、及びワードラインを含むタイルの一部であり、前記タイルは、前記ワードラインの長手方向の寸法に平行な方向に延びる第2の線形の寸法を有し、第1の線形の寸法は、前記第2の線形の寸法より大きく、前記タイルのビットライン及びワードラインの数は同じである、請求項4から7の何れか1項に記載の装置。前記書き込み回路は、前記メモリセルのセットまたはリセット処理のための電流プロファイルを生成するための電流プロファイル生成器を有する、請求項1から8の何れか1項に記載の装置。前記センス回路は、電圧比較器を有する、請求項1から9の何れか1項に記載の装置。前記メモリデバイスは、相変化メモリスイッチデバイスPCMSデバイスである、請求項1から10の何れか1項に記載の装置。選択モジュールの電流制限回路をイネーブルして、ワードライン電極またはビットライン電極のうち、低いほうの電位をもつほうの電極パスの電流を制限し、前記選択モジュールが、相変化メモリデバイスPCMデバイスのメモリセルを選択する、段階と、前記PCMデバイスのメモリセルを選択するべく、ビットラインドライバ及びワードラインドライバをデコードする段階と、前記電極パスに連結されている書き込み回路によって、選択された前記メモリセルの値をセットまたはリセットするための電流を印加する段階とを備える方法。前記電流制限回路をイネーブルする段階は、前記電流制限回路のトランジスタに電圧を印加する段階を有する、請求項12に記載の方法。前記電流を印加する段階は、選択された前記メモリセルの前記値をセットするための、台形状の電流プロファイルを印加する段階、または、選択された前記メモリセルの前記値をリセットするための、矩形状の電流プロファイルを印加する段階を有する、請求項12または13に記載の方法。選択された前記メモリセルの前記値を読み出す段階をさらに備える、請求項12から14の何れか1項に記載の方法。前記値を読み出す段階は、前記電極パスに連結されたセンス回路をイネーブルすることによって実行される、請求項15に記載の方法。前記ワードライン電極が、前記低いほうの電位をもち、前記センス回路、前記電流制限回路、及び、前記書き込み回路は、前記ワードライン電極の共通の電気負荷を共有する、請求項16に記載の方法。相変化メモリスイッチデバイスPCMSデバイスのワードライン電極の電流を制限するべく、前記PCMSデバイスのメモリセルを選択する選択モジュールの電流制限回路をイネーブルする段階と、前記PCMSデバイスのメモリセルを選択するべく、ビットラインドライバ及びワードラインドライバをデコードする段階と、前記ワードライン電極に連結されたセンス回路によって、選択された前記メモリセルの値を読み出す段階とを備える方法。前記デコードする段階は、前記電流制限回路をイネーブルする段階の後に行われる、請求項18に記載の方法。前記電流制限回路をイネーブルする段階の後であって、選択された前記メモリセルの前記値を読み出す段階の前に、前記電流制限回路をバイパスするためのバイパス処理を行わない、請求項18または19に記載の方法。本開示の実施形態は、メモリデバイスにおけるパス分離のための技術及び構成を提供する。以下の詳細な記載においては、その一部をなす添付図面を参照しており、全体にわたり同様の番号は同様の部材を示しており、例示として、本開示の主題が実施される実施形態を示している。他の実施形態を利用することもでき、構造または論理上の変更を、本開示の範囲を逸脱せずに行うこともできる点を理解されたい。したがって、以下の記載は、限定的に受け取られるべきではなく、実施形態の範囲は、添付請求項及びその均等物によって定義される。様々な処理が、複数の離散した処理として順番に記載されており、これは請求されている主題を理解する際に非常に役立つ。しかし、記載の順序は、これらの処理が必ず順序に依存したものであると示唆していると解釈されるべきではない。特に、これらの処理は、提示されている順序で実行されない場合もある。記載される処理は、記載されている実施形態とは異なる順序で実行されてもよい。更なる実施形態では、様々な更なる処理を追加的に実行してもよいし、及び/または、記載されている処理を省いてもよい。本開示においては、A及び/またはBという言い回しは、A、B、またはA及びBを意味している。本開示においては、A、B、及び/またはCという言い回しは、A、B、C、A及びB、A及びC、B及びC、またはA、B、及びCを意味している。記載は、1つの実施形態においてまたは実施形態においてという言い回しを利用する場合があるが、これらは、それぞれ、同じまたは異なる実施形態の1以上のことを指している。さらに、本開示の実施形態に関して利用される備える含む有するといった用語は、同義語を意図している。連結という用語は、直接的な接続、間接的な接続、または間接的な通信のことを意味していてよい。ここで利用するモジュールという用語は、特定用途向け集積回路ASIC、電子回路、1以上のソフトウェアまたはファームウェアプログラムを実行するプロセッサ共有、専用、またはグループ及び/または、メモリ共有、専用、またはグループ、組み合わせられた論理回路、及び/または、記載される機能を提供するその他の適切なコンポーネントのことであっても、これらの一部であっても、これらを含んでもよい。図1は、幾つかの実施形態におけるメモリデバイス100の構造の一例を概略的に示す。様々な実施形態においては、メモリデバイス100が、図示されているアレイとして構成されてよい1以上のメモリセル102を含む。1以上のメモリセル102は、例えば、電流により生成された熱をかけることで結晶状態とアモルファス状態との間で切り替わることができる相変化材料例えば、カルコゲナイドガラスを含むことができる。相変化材料の状態例えば結晶/アモルファスは、1以上のメモリセル102の論理値例えば1または0に対応していてよい。こういった実施形態では、メモリデバイス100は、例えば、相変化メモリスイッチPCMSデバイスを含む相変化メモリPCMデバイスであってよい。主題はこの点に限定はされず、メモリデバイス100は、ここに記載する原理によって恩恵を受ける他の種類のメモリデバイスを含んでよい。メモリデバイス100は、さらに、図示されているように1以上のメモリセル102に連結されている1以上のビットライン104及び1以上のワードライン106を含んでよい。1以上のビットライン104及びワードライン106は、各個々のビットライン及びワードラインの交差点に1以上のメモリセル102のそれぞれが配置されるように、構成されている。電圧またはバイアスを、1以上のメモリセル102のターゲットのメモリセルに、1以上のワードライン106及び1以上のビットライン104を利用して印加することができ、これにより、読み出しまたは書き込み処理のためのターゲットのセルが選択することができる。図示されているように、1以上のビットラインドライバ128が、1以上のビットライン104に連結されてよく、1以上のワードラインドライバ126が1以上のワードライン106に連結されてよく、これにより、1以上のメモリセル102のデコード/選択が促されてよい。図示しているように、1以上のキャパシタ130を1以上のビットライン104及び1以上のワードライン106に連結してよい。1以上のキャパシタ130は、1以上の実施形態において寄生エレメントを表していてよい。メモリデバイス100は、1以上のタイル124を含んでよい。1以上のタイル124は、ターゲットのメモリセルの選択処理中に別個のユニットとして取り扱われる、1以上のワードライン106、ビットライン104、及びメモリセル102のアレイの一部を含んでよい。つまり幾つかの実施形態では、1以上のタイル124のそれぞれが、アレイのうちのターゲットのメモリセル例えばビットを選択するためにバイアスをかけられるアレイの1つのユニットである。図示されている実施形態では、1以上のタイル124が、4つのワードライン及び4つのビットライン4WL×4BLのアレイを含むが、他の実施形態では、例えば千個のワードライン×千個のビットライン1000WL×1000BLのタイルサイズを含む他のタイルサイズを利用することができる。図示されているように、1以上のタイル124は、それぞれ、1以上のワードライン106の長手方向の寸法に平行な方向に延びる線形の寸法である長さ寸法Lと、1以上のビットライン104の長手方向の寸法に平行な方向に延びる線形の寸法である幅寸法Wとを持つタイルサイズを含んでいる。1以上のタイル124は、幾つかの実施形態では、積層されたメモリ構成の任意のメモリレイヤの一部であってよい。例えば、1以上のタイル124は、幾つかの実施形態では、別のメモリレイヤの上に形成されたメモリレイヤの一部であってよい。さらなるワードラインドライバ及び/またはビットラインドライバが、各メモリレイヤに対して提供されてよい。1以上のビットライン104は、ビットライン電極108またはパスに連結され、これがさらに、1以上のビットライン104のための電源を提供するよう構成されたビットライン供給源132に連結されてよい。1以上のワードライン106は、ワードライン電極110またはパスに連結され、これがさらに、1以上のワードライン106のための電源を提供するよう構成されたワードライン供給源134に連結されてよい。ビットライン電極108及びワードライン電極110は、それぞれが、1以上のメモリセル102への電流パスであってよい。ワードラインドライバ126及びビットラインドライバ128は、それぞれが、様々な実施形態において、電極ごとに1つまたは複数のトランジスタを含んでよい。複数のトランジスタをワードラインドライバ126及びビットラインドライバ128のそれぞれに対して利用する実施形態では、同様にここに記載する実施形態に則っているさらなるワードライン及び/またはビットライン電極を利用して複数のトランジスタをさらなる電圧供給源に連結してよい。様々な実施形態においては、ワードライン電極110が、ビットライン電極108と比較して低い電位を有している。例えばワードライン電極110は、ビットライン電極108の最大電圧より低い最大電圧を有していてよい。幾つかの実施形態では、ワードライン電極110は、ビットライン電極108のキャパシタンスより低いキャパシタンスを有していてよい。一実施形態では、メモリデバイス100は、ワードライン電極110に連結されたセンス回路112を含む。センス回路112は、ワードライン電極110を、1以上のメモリセル102の読み出し処理例えばセンス処理を実行するための電気ノードとして利用することができる。一実施形態では、センス回路112が、電圧比較器114を含む。例えば、センス回路112は、ワードライン電極110の上の電流を、電圧比較器114に対する第1の入力である電圧に変換するために、ワードライン電極110に接続されるワードライン負荷を含んでよい。均等なequivalentワードライン負荷が、電圧比較器114に対する第2の入力である電圧を提供するために、参照電流に接続されてよい不図示。特定のワードライン及びビットラインがアレイで選択されたときには、ワードライン電極110の上のワードライン負荷は、選択されたワードラインの上の電流を電圧に変換してよい。リークを低減する、または最小限に抑える、それぞれ全ての他の選択されなかったワードライン及びビットラインに対するバイアスを選択することで、電流のリーク成分を軽減することができる。電流の容量性成分capacitivecomponentsは、容量性成分を消散させるのに十分な時間をとることによって軽減することができる。電圧比較器114への第1の入力に変換される電流は、ターゲットのメモリセルの電流に対応していてよい。参照電流は、ターゲットのメモリセルの電流が、ターゲットのメモリセルのスナップバックの前に参照電流より低くなるよう、且つ、ターゲットのメモリセルのスナップバックの後に参照電流より高くなるように、選択されてよい。このようにして、電圧比較器114の出力が、ターゲットのメモリセルの状態を示してよい。ラッチ不図示が、電圧比較器114に連結されて、読み出し処理に関連した情報を格納してよい。メモリデバイス100は、さらに、ワードライン電極110に連結された書き込み回路116を含んでよい。書き込み回路116は、ワードライン電極110を、1以上のメモリセル102の書き込み処理例えばセットまたはリセット処理を実行するための電気ノードとして利用してよい。書き込み回路116は、書き込み処理を実行するための電流プロファイル例えば電流パルスを生成する電流プロファイル生成器118を含んでよい。図2を参照すると、幾つかの実施形態における、メモリセルをセットまたはリセットするために利用することができる電流プロファイル202、204の一部の例が示されている。一実施形態では、図1の書き込み回路116が、選択されたメモリセルをセットするための、台形状の電流プロファイル202と、選択されたメモリセルをリセットするための、矩形状の電流プロファイル204とを印加するように構成されている。他の実施形態では、他の電流プロファイルを利用することができる。電流プロファイルは、電流パルスのマグニチュード、ランプ速度、及び幅を制御することで形成されてよい。図1を再度参照すると、メモリデバイス100はさらに、ワードライン電極110に連結された選択モジュール120のコンポーネントを含んでよい。選択モジュール120の電流制限回路122は、ワードライン電極110に連結され、ワードライン電極110を利用して1以上のメモリセル102の選択処理を促してよい。選択処理は、読み出し/書き込み処理の前に行われてよく、ターゲットのメモリセルを、読み出し/書き込み処理を受ける状態にしてよい。選択中に、ターゲットのメモリセルは、ターゲットのメモリセルに電圧/バイアスを印加することによって、閾値以下の処理領域から、閾値の処理領域を超える処理領域に移行させられてよい。ターゲットのセルの選択を行うための電圧バイアスは、電流制限回路122と協働して、それぞれのターゲットのワードライン及びターゲットのビットラインの、ワードライン及びビットラインドライバ回路例えば選択モジュール120のにより提供される。ターゲットのワードラインバイアス及びターゲットのビットラインバイアスは、組み合わせられて、ターゲットのセルが閾値を超えるために十分な総バイアスが、ターゲットのセルに印加されるように、選択される。本例では、閾値を超えるとは、書き込み処理に十分な電流を流すことのできる、ターゲットのメモリセルの例えば1以上のメモリセル102の処理領域のことであってよいが、より小さい電流で、処理領域のターゲットのセルを維持することができる。閾値以下から閾値または閾値領域を超える範囲への遷移には、ターゲットのセルを流れる一定の電流に対して該セルが維持していた電圧が突然低減されるスナップバックイベントが利用されてよい。電流制限回路122は、ワードライン電極110の電流を制限して、ターゲットのメモリセルが過度の電流で損傷を受けないようにしてよい。つまり、ワードライン電極110の最大電流を制限することで、さらに、1以上のメモリセル102の最大電流も制限されてよい。制限機能は、ワードライン電極110及びターゲットのワードラインのワードラインデコードパスが、安定状態に変更している期間の間は、無効であってよい。電流制限回路122は、1以上のメモリセル102のスナップバック後の過渡電流を、1以上のメモリセル102の損傷または障害disturbanceが低減されるレベルに低減させたり最小限に抑えたりするために、ワードライン電極110またはビットライン電極108のうち低いキャパシタンスをもつほうに配置されてよい。図示された実施形態では、電流制限回路122が、ワードライン電極110に配置される。一実施形態では、電流制限回路122が、電流ミラー回路を含む。電流制限回路122は、ワードライン電極110の電流を最大電流レベルに制限するよう構成されたトランジスタゲートを含んでよい。例えばトランジスタは、トランジスタが最大の所望電流までを伝送することができるような、アナログレベルに制御されたゲートをもつ、nタイプのトランジスタであってよい。電流制限回路122は、ゲート電圧をトランジスタに印加することでイネーブルされてよい。選択モジュール120は、1以上のメモリセル102のターゲットのメモリセルのデコードを促すために追加の制御回路を含んでよく、これにより、ターゲットのメモリセルが、閾値以下の処理領域から、閾値の処理領域を超える処理領域に移行するようにしてよく、閾値は電流の関数である。幾つかの実施形態では、ワードライン電極110は、選択処理中のビットライン電極108の寄生リークよりも低い、選択処理中の寄生リークを有してよい。電流制限回路122、センス回路112、及び、書き込み回路116は、ワードライン電極110またはビットライン電極108のうち、より低い電位を持つほうの電極パスに連結されてよい。選択モジュール120のセンス回路112、書き込み回路116、及び、電流制限回路122のために共通の電気ノード/負荷例えば図1のワードライン電極110を利用することで、様々な利点が生まれるだろう。例えば、センス回路112、書き込み回路116、及び、電流制限回路122をワードライン電極110に配置することで、1以上のメモリセル102に損傷を与えずに、または、メモリデバイス100の処理速度を遅らせることなく、ビットライン電極108を解放して、容量が大きくなるようmorecapacitiveにすることができる。ビットライン電極108は、セットまたはリセット処理等の、書き込み処理のための電荷を提供してよく、これには、電荷を提供するための容量技術が含まれてよい。さらに、ワードライン電極110は、より低い電位のノードであってよく、これにより、センス回路112、書き込み回路116、及び、電流制限回路122が、より高速で動作し、より小さい領域を消費し、より複雑性の低い技術を利用して形成することができるようになる。例えば、ワードライン電極110に連結されているセンス回路112、書き込み回路116、及び、電流制限回路122の設計から、レベルシフタを減らしたり、なくしたりすることができ、これにより回路のより小さい領域を利用することができる。別の例では、コストが高く製造が複雑でありうる、三重井戸構造のトランジスタを、センス回路112、書き込み回路116、及び、電流制限回路122の設計から、減らしたり、なくしたりすることができる。加えて、より低い電圧のワードライン電極110は、より高い電圧電極よりも、センス処理等の読み出し処理に関してより良いグランド信号を提供することができる。電流制限回路122を、同じ電極例えばワードライン電極110の上のセンス回路112及び/または書き込み回路116と組み合わせることで、センス、セット、またはリセット処理等の読み出し/書き込み処理への選択処理からの遷移を促すことができる。遷移は、電流制限回路122を、同じ電極の上のセンス回路112及び/または書き込み回路116と組み合わせないメモリデバイスよりも、複雑性が低く、より速くなる、これは、関連する機能同士が同じ電極にあり、他の電極の重大な遷移に関係しないからである。センス回路112、書き込み回路116、及び、電流制限回路122を同じ電極例えばワードライン電極110に配置する他の利点としては、1以上のタイル124のタイルサイズを大きくすることができる点が挙げられる。例えば、メモリデバイス100の1以上のタイル124は、センス回路112、書き込み回路116、及び、電流制限回路122の1以上がビットライン電極108上にあるメモリデバイスの幅よりも、制約の小さい幅Wを有してよい。一実施形態では、1以上のタイル124の幅Wは、1以上のタイル124のそれぞれのビットライン及びワードラインの数が同じ場合であっても、1以上のタイル124の長さLよりも大きくてよい。幾つかの実施形態では、1以上のタイル124のビットライン及びワードラインの数が異なっていてもよい。1以上のタイル124のタイルサイズが大きくなるほど、よりコストの低い、より複雑な製造プロセスの、メモリデバイス100のデコード機能をサポートする回路への利用を促すことができる。例えば、より少ないドライバ例えばワードラインドライバ126及びビットラインドライバ128が、より大きなタイルサイズには必要となろう。幾つかの実施形態では、1つのドライバが各ビットラインまたはワードラインに利用される。メモリデバイス100の1以上のタイル124のタイルサイズは、ワードライン電極110のキャパシタンス、及び、ビットライン電極108上のビットラインごとの最大リークまたはビットラインごとの最大抵抗等の要素によって制約されてよい。図示されているメモリデバイス100は、書き込み回路116、センス回路112、及び電流制限回路122が、比較的低い電位を有するワードライン電極110に配置されている一実施形態を示しているが、このような回路は全て、比較的高い電位をもちながらも、様々な利点を提供するビットライン電極108の上に配置することができる。例えば、このような実施形態では、選択処理から、センス、セット、またはリセット処理等の読み出し/書き込み処理への遷移が促される、という利点を達成することができる。高いキャパシタンスノードと低いキャパシタンスノードとを切り離すことに関する他の利点を達成することもできる。この場合には、ビットライン電極108の上のキャパシタンスを減らすことは、ワードライン電極110の上のキャパシタンスを低減させることよりも好適であろう。図3は、幾つかの実施形態におけるワードライン及び1以上のビットラインの構成例を概略的に示す。図3は、ワードライン306及びビットライン304の構成の断面の概略図である。ワードライン306は、ページの平面に沿った第1の方向沿いに延びる長手方向の寸法を持ち、1以上のビットライン304は、ページの内外の第2の方向沿いに延びる長手方向の寸法を持ち、第1の方向は、第2の方向に対して実質的に垂直である。1以上のビットライン304は、ワードライン306の間に配置されてよい。幾つかの実施形態では、1以上のビットライン304の、矢印が示す方向Tの最終的な厚みが、1以上のワードライン304のものとは異なるよう形成されてよい。一実施形態では、1以上のビットライン304が、1以上のワードライン306よりも厚みがあってよく、これにより、1以上のワードライン306と比較して1以上のビットライン304において、メモリセルの数に対して提供される寄生キャパシタンスがより大きくなってよい。ワードライン電極の上に書き込み回路、センス回路、及び電流制限回路を配置することで、1以上のビットライン304の上の寄生キャパシタンスがより大きくなるという効果を軽減させることができる。つまり、1以上のワードライン306と比較して1以上のビットライン304の厚みを大きくすることは、図1のメモリデバイス100について説明したような、より低い電位の電極例えばワードライン電極110の上に選択モジュールのセンス回路、書き込み回路、及び、電流制限回路が設けられる構成によって促されてよい。図4は、幾つかの実施形態におけるワードライン及びビットラインの別の構成例を概略的に示す。図4は、ワードライン406及び1以上のビットライン404のための三次元の構成の透視概略図を示す。三次元の軸を提供することで、x方向、y方向、及びz方向を示すが、x、y、及びz方向はそれぞれ互いに垂直である。ワードライン406は、x方向に延びてよく、1以上のビットライン404は、y方向に延びてよい。図示されているように、1以上のビットライン404は、ワードライン406の間に配置されてよい。1以上のメモリセル402は、幾つかの実施形態では、メモリセルの三次元アレイの一部であってよい。例えば1以上のメモリセル402は、z方向に積層された構成を有してよい。図示されているように、積層されたメモリセルのそれぞれは、1以上のビットライン404のうち1つの共通のビットラインを共有してよく、さらに、ワードライン406のうちの別のワードラインに連結されていてよい。図3及び図4の構成に示されているように、1以上のビットライン304、404が、ワードライン306、406の間に配置されているために、電流リークをより受けやすくてよい。1以上のビットライン304、404は、幾つかの実施形態では、ワードライン306、406よりも高いキャパシタンスを有してよい。1以上のビットライン304、404の電流リーク及びキャパシタンスの悪い効果は、図1のメモリデバイス100について記載されたように、選択モジュールの電流制限回路、並びに、センス回路及び書き込み回路をワードライン電極例えばより低い電位の電極の上に配置することによって軽減されてよい。図3及び図4の実施形態は、幾つかの実施形態では、組み合わせることができる。様々な実施形態では、図1のメモリデバイス100が、図3及び/または図4の構成に適合したワードライン、ビットライン、及び/または、メモリセルを含む。図5は、幾つかの実施形態における書き込み処理を実行するための方法500のフロー図である。502で、方法500は、電流制限デバイス例えば図1の選択モジュール120の電流制限回路122をイネーブルして、メモリデバイス例えば図1のメモリデバイス100のメモリセル例えば図1の1以上のメモリセル102を選択することを含む。電流制限デバイスはのイネーブルは、例えば、電流制限回路のトランジスタに電圧を印加することによって行われてよい。様々な実施形態では、電流制限回路がイネーブルされて、メモリデバイスのワードライン電極例えば図1のワードライン電極110及びビットライン電極例えば図1のビットライン電極108のうち、より低い電位の電極のほうの電流が制限される。メモリデバイスの書き込みパス例えばより低い電位の電極は、電流制限デバイスがイネーブルされる前にイネーブルされてよい。504で、方法500はさらに、メモリセルのビットラインドライバ例えば図1の1以上のビットラインドライバ128のデコードを含む。506で、方法500はさらに、メモリセルのワードラインドライバ例えば図1の1以上のワードラインドライバ126のデコードを含む。504及び506におけるデコードはデコード回路によって実行されてよく、デコード回路は、メモリデバイスの選択モジュール例えば図1の選択モジュール120の一部であったり、該選択モジュールによって制御されたりしてよい。504及び506におけるデコードは、任意の順序で行うことができ、電流制限デバイスのイネーブルの後に行われてよい。502、504、及び506のアクションは、メモリセルを選択する選択フェーズの一部であってよい。508で、方法500はさらに、選択されたメモリセルの値をセットまたはリセットするための電流を印加することを含む。電流は、より低い電位の電極例えば図1のワードライン電極110に連結された書き込み回路例えば図1の書き込み回路116により印加されてよい。一実施形態では、台形状の電流プロファイルが、選択されたメモリセルの値をセットするために利用され、矩形状の電流プロファイルが、値をリセットするために利用される。幾つかの実施形態では、方法500が、明示的には、メモリセルの選択フェーズ例えば502、504、及び506におけるアクションの間に電流制限デバイスをバイパスし、電流を印加する508におけるアクションバイパス処理を含まない。バイパス処理は、書き込み回路が、電流制限回路と共通の電極例えば図1のワードライン電極110を共有しない場合に利用されてよい。例えばこの場合には、バイパス処理は、ターゲットのメモリセルの電流制御を、反対の電極例えばビットライン電極へ引き継いで、書き込み電流プロファイルを提供することを含んでよい。図6は、幾つかの実施形態における読み出し処理を実行するための方法600のフロー図である。602で、方法600は、電流制限デバイス例えば図1の選択モジュール120の電流制限回路122をイネーブルして、メモリデバイス例えば図1のメモリデバイス100のメモリセル例えば図1の1以上のメモリセル102を選択することを含む。電流制限デバイスはのイネーブルは、例えば、電流制限回路のトランジスタに電圧を印加することによって行われてよい。様々な実施形態では、電流制限回路がイネーブルされて、メモリデバイスのワードライン電極例えば図1のワードライン電極110及びビットライン電極例えば図1のビットライン電極108のうち、より低い電位の電極の電流が制限される。メモリデバイスのセンスパス例えばより低い電位の電極は、電流制限デバイスがイネーブルされる前にイネーブルされてよい。604で、方法600はさらに、メモリセルのビットラインドライバ例えば図1の1以上のビットラインドライバ128のデコードを含む。606で、方法600はさらに、メモリセルのワードラインドライバ例えば図1の1以上のワードラインドライバ126のデコードを含む。604及び606におけるデコードはデコード回路によって実行されてよく、デコード回路は、メモリデバイスの選択モジュール例えば図1の選択モジュール120の一部であってよい。604及び606におけるデコードは、任意の順序で行うことができ、電流制限デバイスのイネーブルの後に行われてよい。602、604、及び606のアクションは、メモリセルを選択する選択フェーズの一部であってよい。608で、方法600はさらに、選択されたメモリセルの値を読み出すことを含む。選択されたセルの値は、より低い電位の電極に連結されたセンス回路図1のセンス回路112によって実行されてよい。例えば電圧比較器例えば図1の電圧比較器114を利用することで、セルの状態を検知することができる。幾つかの実施形態では、方法600が、明示的には、メモリセルの選択フェーズ例えば602、604、及び606におけるアクションの間に電流制限デバイスをバイパスし、電流を印加する608におけるアクションバイパス処理を含まない。バイパス処理は、センス回路が、電流制限回路と共通の電極例えば図1のワードライン電極110を共有しない場合に利用されてよい。センス回路、書き込み回路、及び、電流制限回路は、幾つかの実施形態では、共通の電気負荷を共有してよい。共通の電気負荷は、センス回路、書き込み回路、及び、電流制限回路の電流制御機能をサポートするよう構成されていてよい。製品も開示される。幾つかの実施形態では、製品は、例えば図7の不揮発性メモリNVM/ストレージ716等の持続性ストレージを含む。製品には、プロセッサにより実行されると、図5の方法500または図6の方法600のアクションを実行させる命令が格納されていてよい。本開示の実施形態は、所望のように構成するのに適したハードウェア及び/またはソフトウェアを利用してシステム内に実装されてよい。図7は、本明細書に記載する様々な実施形態に則っているシステム700の例を概略的に示す。一実施形態では、システム700は、1以上のプロセッサ704、プロセッサ704の少なくとも1つに連結されたシステム制御モジュール708、システム制御モジュール708に連結されたシステムメモリ712、システム制御モジュール708に連結された不揮発性メモリNVM/ストレージ716、及び、システム制御モジュール708に連結された1以上の通信インタフェース720を含む。一実施形態のシステム制御モジュール708は、プロセッサ704の少なくとも1つへ、及び/または、システム制御モジュール708と通信する任意の適切なデバイスまたはコンポーネントへ、任意の適したインタフェースを提供するための、任意の適したインタフェースコントローラを含んでよい。システム制御モジュール708は、インタフェースをシステムメモリ712に提供すべく、メモリコントローラモジュール710を含んでよい。メモリコントローラモジュール710は、ハードウェアモジュール、ソフトウェアモジュール、及び/または、ファームウェアモジュールであってよい。システムメモリ712は、例えばシステム700のためのデータ及び/または命令をロード及び格納するために利用されてよい。一実施形態のシステムメモリ712は、例えば適切なDRAM等の任意の適切な揮発性メモリを含んでよい。一実施形態のシステム制御モジュール708は、インタフェースをNVM/ストレージ716及び通信インタフェース1つまたは複数720に提供すべるために、1以上の入出力I/Oコントローラを含んでよい。NVM/ストレージ716は、例えばデータ及び/または命令を格納するために利用されてよい。NVM/ストレージ716は、例えばPCMまたはフラッシュメモリ等の適切な不揮発性メモリを含んでよく、及び/または、例えば1以上のハードディスクドライブHDD、1以上のCDドライブ、及び/または、1以上のDVDドライブ等の任意の適切な不揮発性記憶デバイス1つまたは複数を含んでよい。様々な実施形態において、NVM/ストレージ716は、ここで説明するメモリデバイス100を含む。メモリデバイス100は、1以上のプロセッサ704からの命令に呼応して、図5及び図6の方法500及び600のアクションを実行することができる。NVM/ストレージ716は、システム700がインストールされているデバイスの物理的な一部であるストレージリソースを含んでもよいし、デバイスからアクセス可能であるがデバイスの一部ではなくてもよい。例えば、NVM/ストレージ716は、通信インタフェース1つまたは複数720を介してネットワークにおいてアクセスされてよい。通信インタフェース720は、システム700にインタフェースを提供して、1以上の有線または無線ネットワークで、及び/または、任意の他の適切なデバイスと通信してよい。一実施形態では、プロセッサ704の少なくとも1つは、システム制御モジュール708の1以上のコントローラのための論理例えばメモリコントローラモジュール710とともにパッケージ化されてよい。一実施形態では、プロセッサ704の少なくとも1つは、システムインパッケージSiPを形成するためのシステム制御モジュール708の1以上のコントローラのための論理とともにパッケージ化されてよい。一実施形態では、プロセッサ704の少なくとも1つは、システム制御モジュール708の1以上のコントローラのための論理と同じダイに集積されてよい。一実施形態では、プロセッサ704の少なくとも1つは、システムオンチップSoCを形成するためのシステム制御モジュール708の1以上のコントローラのための論理と同じダイに集積されてよい。様々な実施形態では、システム700が、これらに限定はされないが、サーバ、ワークステーション、デスクトップコンピューティングデバイス、またはモバイルコンピューティングデバイス例えばラップトップコンピューティングデバイス、ハンドヘルドコンピューティングデバイス、ハンドセット、タブレット、ネットブック等であってよい。様々な実施形態では、システム700は、これより多いまたは少ないコンポーネントを有してもよいし、及び/または、異なるアーキテクチャを有してもよい。ここでは記載の目的上、幾つかの実施形態を図示及び記載したが、同じ目的を達成するためには、本開示の範囲を逸脱せずに、様々な代替例及び/均等的な実施形態または実装例で、図示し記載した実施形態で置き換えることができるだろう。本願は、ここで記載する実施形態のいずれの適合例または変形例をもカバーすることを意図している。従って、ここで記載される実施形態は、請求項及びその均等物によってのみ限定されることが明示的に意図されている。