半導体基板上に絶縁膜を介してゲート電極が積層されてなる第1ゲートを有する第1の絶縁ゲート型電界効果トランジスタと、前記第1の絶縁ゲート型電界効果トランジスタに隣接する前記半導体基板の領域上に形成された電荷蓄積膜を含む第2ゲートを有する第2の絶縁ゲート型電界効果トランジスタと、前記第1の絶縁ゲート型電界効果トランジスタの下方の前記半導体基板内に形成された第1のチャンネルと、前記第2の絶縁ゲート型電界効果トランジスタの下方の前記半導体基板内に、前記第1のチャンネルと電気的に接続されるように隣接して形成された第2のチャンネルと、前記第1のチャンネルと前記第2のチャンネルとが形成された前記半導体基板の領域を挟み込むように前記第1のチャンネルの一端側と前記第2のチャンネルの他端側にそれぞれ形成された第1の不純物拡散層および第2の不純物拡散層とを具備する半導体記憶装置であって、前記半導体記憶装置は、前記電荷蓄積膜に電子を注入することにより書き込みを行ない、前記電子が注入された電荷蓄積膜にホールを注入することにより消去を行なう消去書き込み動作を有し、前記第2の絶縁ゲート型電界効果トランジスタにホールを注入した状態における前記電流と前記第2ゲートとの電流電圧特性において、読み出し電流値をI1とし、書き込み消去の電荷注入動作を行うことなく一定の時間経過後の読み出し電流値をI2とした時、I1I2の関係を示すメモリゲート電圧をV1とし、前記ホールを注入した状態において、読み出し電流値をI3とし、書き込み消去の電荷注入動作を行うことなく一定の時間経過後の読み出し電流値をI4とした時、I3I4となる関係を示すメモリゲート電圧をV2とした場合、前記電荷蓄積膜のメモリ消去動作は、V1VVV2の関係を満たすメモリゲート電圧VV状態で行なわれることを特徴とする半導体記憶装置。前記メモリゲート電圧VVにおいて、消去電流のベリファイ動作を行うことを特徴とする請求項1に記載の半導体記憶装置。前記電荷蓄積膜に電荷注入されない状態でのメモリゲート電圧がViの時の読み出し電流がIiであり、前記電荷蓄積膜に電子注入後の読み出し電流がI5であって、Ii>I5を満たす時、メモリゲート電圧Vi2Vを書き込み状態と設定することを特徴とする請求項1に記載の半導体記憶装置。前記メモリゲート電圧Vi2Vにおいて書き込みのベリファイを行うことを特徴とする請求項3に記載の半導体記憶装置。この動作オペレーションを用いたメモリセルの特徴は、両極性のキャリアの電荷を用いているため、メモリトランジスタの設定閾値を大きく変えることができることである。図5は、横軸にメモリゲート電圧、縦軸にセル読み出し電流を表したものである。測定には、上記、読み出し状態を用いたものである。初期状態のI-V特性に比べ、電子を注入することで閾値を高くしたのが、書き込み状態‘H‘である。また、正孔注入により閾値を低くしたものが消去状態‘L‘である。例えば、電子の注入、放出を用いて閾値を変えるものでは、初期状態より負側に、閾値を変えることができない。そのため、書き込みと初期状態の間で動作させることが必要になる。これに対して、両極性を用いることで、大きな閾値変化が実現できている。これにより、消去状態で、大きな読み出しセル電流を得ることができることが特徴となる。また、この広い動作領域は多値動作をさせるうえでも有効である。一方、正孔注入を用いたセルにおいては、正孔の脱離現象により、閾値が変わる問題が知られている。この現象については、例えば、非特許文献6において、WJTsai等による記述において、みることができる。正孔の正電荷が減少することにより、正孔注入後、時間とともに、閾値は高い方向にシフトしてゆく。メモリセルの情報保持能力については、この閾値の変動により決められるため、この正孔脱離による変化は、大きな問題であり、正孔注入によるメモリ形成を妨げる一因となっている。そこで、本発明の目的は、上記問題点を解決し、安定した動作を行うことのできる絶縁ゲート型不揮発性メモリを提供することである。図6に、この現象による読み出し電流の変化を示した。横軸はメモリゲートのゲート電圧、縦軸は読み出しセル電流である。消去直後と、一定時間経過後のI-V特性をプロットしている。矢印850に示すように、正孔脱離により閾値が上昇し波形が右方向に移っていることがわかる。一方、メモリゲート電圧の大きな領域では、逆に波形は左方向に動いていることがみられる矢印860。これは、正孔脱離に伴う界面特性の回復によるものである。このように2つの現象が同時に起きるため、電流波形は、交点を境に逆方向に動くように現れる。この交点は、厳密には、1点で交わるものではないが、経過時間依存性が小さく、実効的には、1点で交わるようにみることができる。すなわち、正孔離脱が起きても、動かない点が存在するものとみることができる。この様子を図7にまとめた。図6において、交点における電流値をIA、また、交点を挟む電流値IBおよびICとする。このとき、それぞれの電流値を閾値の定義し、VthAVthBVthCとして、図7にその時間変化を示している。横軸は消去後正孔注入後の経過時間である。矢印850および矢印860に対応して、それぞれ、VthCは上昇を、また、VthCは減少している。これに対して、VthAでは、時間変動をせず、一定の値をとっている。そこで、この交点を用いることで、安定したメモリ保持特性を得ることができる。選択ゲートと絶縁膜中に電荷を保持するメモリゲートを持ち、正孔注入を用いた不揮発性半導体装置において、時間変動しない読み出し電流値を得ることができるため、安定したメモリ動作をさせることができる。以下、本発明の実施形態について図面を用いて詳細に説明する。以下、本発明の代表的な消去動作について説明する。図8が、本発明による消去動作シーケンスを示すフロー図である。半導体によるアレイを構成した集積不揮発性メモリにおいて、書き込み、消去動作を安定に行うため、いわゆる‘ベリファイ動作‘が、広く用いられている。これは、書き込みや消去時に、書き込み消去動作印加後、閾値のレベルを確認し、設定電位に達するように、書き込み消去動作を繰り返し行えるようにするものである。正孔注入を行うセルにおいても、十分な消去状態を作り出すため、消去パルスを印加した後、消去状態の確認をベリファイ動作が、広く用いられている。なお、図8において、VMGは、メモリゲート電圧を、VAは、図6における交点におけるゲート電圧を、Icellはメモリセルを流れる読出し電流セル電流を、IAはVAにおけるセル電流を示し、Nは消去パルスの印加回数を示す。従来、正孔脱離により、閾値が時間変動してゆくため、例えば、ICVthCを用いてベリファイを行うと、脱離による時間変化のため、電流が減少してしまい、必要な読み出し電流を確保することができなくなる。また、消去パルス印加後、ベリファイ動作を行うまでの経過時間により、電流変動が起こるため、消去状態の適正な評価を行うことができなくなる。そこで、図6に示すように、時間変化を受けない交点であるメモリゲート電圧VAにおいて、電流IAとの比較を行うことで、ベリファイを行う。この電流点は注入後の時間変動を受けないため、消去状態を容易に判定することができる。読み出し電流を、この交点の電流値とすると、消去後、長時間経っても、安定した読み出し電流を得ることができる。また、セルの読み出し電流としては、このベリファイ電圧を基に設定することができる。例えば、読み出し電流としてIAより大きなものIBが必要な場合、初期状態におけるVthBとVthAの差VBSTを見込み、読み出し時のメモリゲート電圧VAを設定すればよい。VAより高い領域では、電流は増加する変化をするため、こうした読み出し電位設定を行うことで、読み出し電流を確保することができる。逆に、それほどの電流を必要としない場合においても、メモリゲート電圧VAでベリファイをかけることで、消去状態を評価できるため、その後の電流変化を予測することができる。すなわち、VthCの経時変化がわかっているため、一定であるIAが判れば、この効果を勘案して換算することができる。また、ベリファイ点を外挿することができる。すなわち、交点より低い電圧VFにおいてベリファイ点を設定する際、VFにおける電流と相互コンダクタンスをもとに、交点における電流値を予測することができる。これを基に、VF点でベリファイを行うことができる。次に、本発明方式を用いた場合の書き込み消去動作における、ベリファイ条件の設定法について説明する。消去状態においては、上述のように交点によりベリファイされた場合、この交点と、書き込み状態でのベリファイ点との間が、このメモリセルの実際の動作ウインドとすることができる。一方、書き込み状態では、ホットホールを絶縁膜に注入した場合、絶縁膜-酸化膜界面に界面準位を生成することが知られている。界面準位があると、ゲートの電界効果により表面電位を変化させてゆくことで、電子が界面準位にトラップされることになり、この電子のもつ電荷により、電流で定義する閾値は大きく変わることになる。そのため、不揮発性メモリの動作にとっては、閾値の変動が加わることになり、重要な課題とみることができる。この効果は、主として電子のトラップにより生じるため、書き込み側で大きな問題となってくる。この現象を、図9を用いて説明する。図9では、横軸にメモリゲートのゲート電位、縦軸にセルの読み出し電流を対数表示を用いて示している。書き込み直後と、一定時間経過後のIV特性が示されている。書き込み直後では、消去時の正孔注入により生じた界面準位にため、読み出し電流の傾きは小さなものになっている。しかし、時間が経つことで、界面準位が回復し、読み出し電流の傾きは小さくなり、波形は立ったものになってきている。この回復現象は、高温状態でより強く現れ、特に100°C以上になると顕著になることが知られている。通常の半導体チップの使用動作温度が-40°Cから100°C程度であることを考えれば、この現象が避けられないものといえる。この傾きの変化は、電荷をトランジスタ特性の差として読み出すメモリセルにとっては、結局、閾値の変化として現れてくる。すなわち、図9において、IDをベリファイ電流値とした場合、書き込み直後では、ベリファイレベルがVDであるのに対して、時間経過後では、VEに変化してしまう問題とみることができる。以下にこの変化量について説明する。この閾値の変化量については、非特許文献2に記述がみられる。すなわち、発生する界面準位の量と、メモリゲート電圧の傾きについての関係が明らかにされている。そこで、これをもとに、界面準位の量と、ベリファイレベルの変化量閾値電圧の変化量の関係を求めたものが、図10、図11である。図10、図11においては、メモリゲートのゲート絶縁膜厚をパラメータとしている。このメモリセル構造においては、メモリゲートのゲート絶縁膜950はシリコン酸化膜とシリコン窒化膜の積層構造を用いている。ここでは、酸化膜に換算した実効膜厚Toxを用いて示している。メモリゲートの膜厚を薄くすることで、界面準位の効果を抑えることができる。しかし、この膜厚を薄くすると、電荷保持特性等の、他のデバイス特性に影響することが知られている。また、厚くすると、書き込み消去特性が劣化することが知られているため、サブミクロン1ミクロン以下世代相当の選択トランジスタおよびメモリトランジスタを用いることを考えると、実効的に用いることができるのは、Tox25nmと考えることができる。また、メモリにおける‘L‘状態と‘H‘状態の電流比の設定の仕方は、アレイおよび周辺のセンスアンプ特性に強く依存するものと考えられる。しかし、一般にアレイ構成として、同一のラインにセルが256ビット程度の数がつくものと考えると、その比として、3桁の確保が目安とみることができる。このとき、界面準位による効果で2Vの閾値変動が起きることになる。ここで、正孔が作る界面準位が1012cm-2オーダーであることが報告されていることから、閾値変動の必要条件を求める上限として1013cm-2を仮定した。図11は、その界面準位と閾値変動の関係を求めたものである。1013cm-2を仮定した場合、2Vの変化を見込む必要がある。これには、書き込み側でのベリファイを行う際に、必要な設定ベリファイレベルを、この界面準位による効果を加え、2V高く設定することにより、長時間経っても安定した読出し電流を得ることが出来る。ここでの試算には、基本的な動作を説明するため室温を仮定しているが、使用設定に基づき温度特性を勘案することができる。ここでは、実用的なセル電流を考えることで、閾値の変化として設定方法について述べてきた。一方、図9に示したように、界面準位の回復はIVの傾きが立ってくるものとして観測することができる。界面準位の場合、バンドギャップの電子伝導帯側では正孔トラップが中心となり、価電子帯では電子トラップが働いてくるため、表面ポテンシャルがミッドギャップとなるゲート電圧を軸にこの回復現象が起こるものとみることができる。図9では、x軸上にこの交点が現れる様子をみることができる。この場合、この点は書き込み状態における不動点とみることができるため、この点をベリファイに用いると有効に使うことができる。しかし、実際には、この交点での電流値は図9にも示したように極めて小さなものとなるため、実用的ではない。しかし、ここに不動点が現れIV波形は対数軸に対してほぼ直線の、いわゆるサブスレショルド特性を示しているため、直接ではなくても外挿することで用いることができる。設定例を以下に説明すると、図6に示す消去状態で、メモリゲート電圧2V、セル電流100μAμmとなるセルにおいて、初期状態では、このセル電流値に対応するメモリゲート電圧が4Vになっていた場合、書き込み側におけるメモリゲート電圧を6Vに設定するところ、上記に説明した界面順位の効果を考慮して、さらに2V高く設定した8Vにすればよい。但し、傾きによる効果を換算することで、書き込み側ベリファイ電圧を下げ、かつ、低い電流値で行うことができる。この高い書き込みを実施するにあたり、複数の書き込みパルスを用いることで、良好なメモリ動作を得ることができる。前述したように、SSI書き込みした電子は狭い領域に局所的に注入される特徴がある。電子の局所的な注入により形成されたポテンシャル障壁は、チャネル方向の電界の浸透により、引き下げられ、パンチスルーと呼ばれるリーク電流が生じることが知られている。そのため、高い閾値を実現するには、極めて多くの電子を注入することが必要になる。さらに消去においては、この電子を消去するため、極めて多くの正孔を注入することが必要になり、膜の劣化や消去不足などの問題を引き起こす。これを回避するには、チャネルホットエレクトロン方式による電子の書き込み法とSSI方式を組み合わせることが有効である。CHEとは、チャネルおよび拡散層端の電界により電子を加速することでホットエレクトロンを生成し、電荷保持部に注入するものである。このため、SSIに比べ拡散層に近くにわたる広い領域に注入が行われることになる。もちろんCHEとSSIは、電子注入機構を説明するためのモデルであり、厳密に区別されるものではない。ここでは、異なる2種のパルスを説明するため用いたものであり、CHEとしたパルスにおいてもSSI的注入を含んでおり、また、SSIとしたパルスもCHE的注入を含むものである。CHE的な注入はSSIに比べ、メモリゲートの電圧を小さく設定することで実現される。そこで、高い書き込みを実現するため、はじめに、メモリゲート電圧を低く設定し、CHEよる注入を行った後、メモリゲート電圧を高くした書き込みを行う。この場合、CHEにより広く電子が注入された状態に、SSIにより局所的な注入を行うため、少ない電子注入で有効に高い書き込みを果たすことができる。そのため、SSI注入時間を短く、また、拡散層にかける電圧を低くすることができる。例えば、はじめにメモリゲート電圧8Vで書き込みを行った後、メモリゲート電圧11Vで書き込みを行えばよい。また、これに併せて、拡散層電圧を6.5Vから5.5Vに変えることができる。多段書き込みによる効果をさらに詳細に示す。多段書き込みにおいて、比較的弱くメモリゲート電圧を高くしていった場合、既注入電子が存在するため、その後の電子注入分布が変化することになる。CHE注入はメモリゲート電圧を高く、メモリゲート側拡散層電圧を低く設定された状態のとき生じることを述べた。多段書き込みにおける2回目以降では、それまでの注入電子が存在するため、同じような機構が起きてくるものとみることができる。以下、説明を明確なものとするため、図1Cをもとに、各端子のバイアス名称を図13に示し、図14に示す代表的な動作バイアス条件を用いて述べる。これらは、イメージを与えるためのものであり、数値を特定するものではない。Step1においてメモリゲート電圧を6Vに設定した書き込みパルスにより、電子注入を行う。図15において電荷蓄積層を、シリコン酸化膜954、シリコン窒化膜955、シリコン酸化膜956の積層構造により示した。ステップ1において、850により示したように、まず選択トランジスタ側に電子注入が行われる。ステップ2においては、メモリゲート電圧を高くしても850に蓄積された電子電荷のため、実効的なメモリゲート電圧は低いものになる。そのため、図16に矢印830で示すように、より拡散層電極200に近い領域851へ電子注入が行われるようになる。もちろんこの間にも850への電子注入が完全に妨げられるわけではないため、850の電子密度および膜厚方向への分布は広げられるように変化していく。これは、後段の書き込み時に、CHE的な注入機構がより強く働いている為と考えることができる。そのため、多段階のステップ注入を行うことで、最終的なメモリゲート電圧を高くしても、CHEを用いた電子注入を行うことができるものと言える。注入された電子はメモリゲート領域に広く分布する形にすることができるため、広がった分布により閾値を有効に高くすることができる。また逆に、閾値が同じ場合、広がった分布においては、注入場所毎の注入された電子の単位電荷密度は低くすることができるため、書き込み後の電子保持特性を良好なものとすることができる。図17は、さらに多段のステップを用いた注入例をしめす。前述したベリファイ動作を組み合わせて用いることができる。すなわち、必要なステップにおいてベリファイを行うことで、不要な高いメモリゲート電圧をかけることなく、必要な閾値状態まで電子注入を行うことができる。例えば、ステップ3で十分な高さまで書き込むことができれば、ステップ4を行う必要がないため、メモリゲートは9Vまでで書き込み処理することができる。本書き込み方式は、図17に示したパルス設定の参照表を用意し、ステップ毎に参照表に従い書き込み動作を行うものといえる。ステップ1の電子注入時には、電子による電圧降下が小さいため、短時間のパルス幅に設定することができる。その様子を図18に示した。これらの参照表は、不揮発性メモリアレイの制御プログラムとして形成することができる。また、メモリアレイの回路中に、素子により回路構成として組み込むことができる。例えば、図37に示すように、印加パルスのステップ数のカウンタを設け、異なる電位をもつ電源線Vd1Vd2Vd3Vd4のセレクタを介してメモリゲートMGLのドライバを駆動させることで、ステップにより異なる電圧を印加することができる。ステップ1を十分に弱い電子注入を用いて行う場合、ステップ1を行った後にベリファイを行っても、ベリファイ基準に達していないことは明らかである。そこで、ステップ1の後のベリファイを行わないことで書き込み時間を短縮することができる。ここでは、ステップ1を用いて説明を行ったが、多段ステップを用いる場合に、ステップ2以降においても不要なベリファイを省き、繰り返し書き込みをおこなってから、ベリファイを行うことが書き込み時間を短縮するうえで有効である。始めの2段ではベリファイを行わず、その後のパルス印加時にはベリファイを行う場合の書き込みシーケンスを図19にまとめた。図38に、書き込み時の印加パルスの組み合わせを、タイミングチャートを用いて示す。ここでは、一つのセルに着目することで説明を行う。ここでは書き込みパルス、P1、P2、P3を加えた後、ベリファイ動作V1を行い、必要に応じて書き込みパルスP4を印加している。ここでは、P1、P2、P3を分割したパルスで与えているが、図39に示すように一つのパルスにまとめて行うことができる。この図においては、タイミングに加え、それぞれP1P2P3に対応して印加される異なるメモリゲートバイアスの状況を示した。Vd1がベリファイポイントに対応する。また図40に示すように、同じパルスのなかでも、暫時電圧を変えて行くことで、同様の効果を引き出すことができる。書き換えを繰り返すことで電荷保持膜が劣化し、より強い書き込みを行うことが必要になる。そのため、書き換え回数の少ないうちは早いステップにおいて最初のベリファイを行い、書き換え回数が増加した場合、より遅れたステップにおいて最初のベリファイを行うようにすることで、書き込み時間の短縮を図ることができる。ここでは書き込みについて説明したが、多段の消去を行う場合においても有効である。また、ここまで表中において、すべての端子電圧を与える場合を例示してきた。しかし、図20に示すようなアレイ動作、構成をとる場合には、参照表は電圧によるパラメータでなく、パラメータとして電流値を用いて構成することができる。図20の2つのメモリセルBit0とBit1へ書き込みにより説明する。このとき、それぞれのドレイン側拡散層電位Vdは、BL0、BL1で与えられることになる。BL0およびBL1は上下にMP0MP1とMN0MP1にはさまれており、そのゲート電位は定電流源CCS1CCS2をつないだ回路により与えられる。CCS1およびCCS2は電流I1、I2を流すものであるため、MP0MP1のゲートに、I1の電流が流れる電位が与えられるように設定される。また同様にして、MN0MN1においてはI2の電流が流れるようなゲート電位に設定される。このときHに書き込むセルではBS0およびBS1をオンにすることで選択する。このとき上側から電流I1が流れ込み、下側からI2が流れ出るため、メモリセルには電流Ipが流れる状態をとることができる。すなわち、VdをIpI1I2なる関係の電位とすることができる。例えば、セル電流Ipを1μAとすると、図14において選択トランジスタのゲートオーバードライブは05Vであり、これに対応して図21においてはVdは約1V程度の電位が与えられることになる。ここでは、説明を判りやすくするため、基板効果について省略している。このようなアレイ構成では、セル電流により規定できるため、選択トランジスタのゲート電位の設定自由度が増す特徴がある。すなわち、図21において1.5Vで設定していたメモリセルにおいても図22で示すように1Vに設定することができる。この場合、Vsが同じ値5Vであっても、Vdを小さくすることができるため、VsVdを大きくすることができる。これにより、書き込み効率を高くすることができる。また、図23にしめすようにメモリゲート電位が低い設定に対して拡散層電極電位Vsを高く設定することでより広く電子を注入することができる。消去においても、このパルスの参照表を用いる方式が有効である。消去動作では、‘H‘状態に書き込みされたセルでは、蓄積された電子の電荷のため高い電界が生じる。すなわち、消去パルスは、メモリゲートを負に、メモリゲート側拡散層電極電位を正にバイアスを加える。このとき、電子の電荷があることにより、実効的なメモリゲートの負バイアスは強められ、メモリゲート拡散層電極間の電位差が大きなものになる。そのため、極めて多量のホールが生じ、大きな消去電流が流れることになる。そこで、図24に示すように、ステップ1ではVsを下げて弱消去することが有効である。また、図25に示したようにパルス幅を設定することで、消去電流を操作することができる。また、消去パルスを加えることで正孔注入を行うと、蓄積されたホールの電荷により、ホール発生が抑制されることが知られている。そのため、十分な消去をするためには、段階的に電界を強くすることが有効である。一方、ホール注入は絶縁膜にストレスを与え、膜劣化を引き起こすことが知られている。そのため、過度のホール注入を避ける必要がある。そこで、図26に示した参照表のように、ベリファイを行いながら段階的に電界を上げ、十分な消去が行われたところで、それ以上の消去をやめることで、不要なホールの注入を避けることができる。また、図27に示すように、メモリゲートのバイアス設定により、効率的な消去を行うことができる。図28に示すように、メモリアレイ960をブロック970に分けて消去動作を行うことで、消去電流を小さくすることができる。図28は、アレイをA0からA7の8ブロックに分けた例を示したものである。これに対応させた参照表を図29に示す。図29では、選択ブロックの項が加えられている。ステップ1から24までは、ブロック毎の選択を行い、25ステップでは全ブロックの選択を行っている。これは、消去初期に蓄積された電子のため強い電界が発生し、大きな消去電流が流れる。この初期消去はブロック毎に行うことで電流を低減することができる。また、ブロック毎に消去することで、消去時においても非選択セルが生まれることになる。そのためディスターブについて配慮する必要がでてくる。そこで、ステップ25に示したように、すべてのブロックを選択する消去シーケンスが有効である。一度消去を行っているため、すべてのブロックを選択しても、少ない電流に抑えることができる。この方式による消去では選択するブロックの順序を図30に示すように、全ブロックを順次選択しながら、多段のパルス印加を行うことができる。図31は、選択トランジスタに電流を流しながら消去を行う場合の参照表を示したものである。チャネル電流起因のホットキャリア成分を加えることで、消去効率を良くすることができる。また、この方式を用いた場合、過剰なホットキャリアが発生し、素子の耐圧破壊にいたる課題がある。そこで、図20に示した電流制御を用いることが有効である。その場合の参照表が図32である。例えばVdとして、チャネル電流Ipが1μA流れるようにすればよい。この正孔注入方式では、拡散層電圧Vsを小さくしても、正孔を注入できる特徴がある。そこで、図33に示した参照表のような多段消去を行うことが、リーク電流低減に有効である。すなわち、ステップ1では蓄積された電子のため、拡散層-メモリゲート間に強い電界が生じ、大きなリーク電流を生むことになる。そこで、ステップ1のとき、拡散層電圧を下げることが、リーク電流低減に効果的である。ステップ1により蓄積された電子を緩和したのち、消去を進めればよい。また、このステップ1の消去動作を書き込みと動作と比較すると、メモリゲートの設定電位が正負逆になっているだけであることがわかる。そこで、ステップ1において、CHE的効果の強い書き込みの設定をとることで、書き換えを重ねることで拡散層端に蓄積されてくる正孔を低減させることができる。このときの多段ステップによる参照表を図34に示した。このように、書き込み、または消去動作と同時に行う処理は、参照表に加えて行うことができる。図35に示した参照表では、多段消去を行った後、メモリゲートに正電位を加えることで、過剰正孔を除去するシーケンスを示したものである。図36の参照表に示すように、ブロック毎の消去を行った後、全ブロックに対して、メモリゲートを正バイアスするシーケンスをとることができる。次に、メモリモジュールを複数集積する場合について説明する。図12にその構成図を示した。チップ上では、高速に動作させる必要があるメモリアレイと、例えば消費電力低減のため低速で動作させる必要があるアレイを混載する必要がでてくる。このとき、高速で動作させる必要があるアレイでは、上述したようにホットホール注入方式を用いることができる。この場合、同じメモリセルでも必要に応じて動作方式を変えることができる。図12で示した構成においては、高速メモリアレイのみに実施例1および2で述べたベリファイ動作を適用することができる。