"薄膜磁性体記憶装置であって、各々が記憶データのレベルに応じて電気抵抗が変化する複数のメモリセルと、読出参照電圧を生成するためのダミーメモリセルとを備え、前記ダミーメモリセルは、各々が前記メモリセル同様の構成を有する複数のセルユニットを含み、前記複数のセルユニットのうちの少なくとも1個ずつは、異なるレベルの前記記憶データを保持し、データ読出時において、前記複数のメモリセルのうちの選択された1個と接続される第1のデータ線と、前記ダミーメモリセルと接続される第2のデータ線と、前記第1および第2のデータ線の電圧差を検知するためのデータ読出回路とをさらに備える、薄膜磁性体記憶装置。前記ダミーメモリセルは、前記データ読出時において、前記第2のデータ線に対して並列に接続される2個の前記セルユニットを含み、前記2個のセルユニットは、前記異なるレベルの記憶データのそれぞれを保持する、請求項1記載の薄膜磁性体記憶装置。前記ダミーメモリセルは、前記データ読出時において、前記第2のデータ線に対して直列に接続される2個の前記セルユニットを含み、前記2個のセルユニットは、前記異なるレベルの記憶データのそれぞれを保持する、請求項1記載の薄膜磁性体記憶装置。前記メモリセルおよび前記セルユニットの各々は、データ書込磁界の方向に応じたレベルの前記記憶データを書込まれ、前記薄膜磁性体記憶装置は、同一方向に沿って配置される2本のビット線から構成されるビット線対をさらに備え、データ書込時において、前記2本のビット線は、互いに逆方向のデータ書込電流を流すために一端同士が結合され、前記2個のセルユニットは、前記2本のビット線をそれぞれ流れるデータ書込電流によって生じる、互いに反対方向の前記データ書込磁界によって前記異なるレベルの記憶データをそれぞれ書込まれる、請求項3記載の薄膜磁性体記憶装置。前記複数のメモリセルは、メモリアレイ上に行列状に配置され、前記ダミーメモリセルは、前記メモリアレイ上において、行方向に沿って余分に配置された前記メモリセルを前記セルユニットとして用いることによって、前記メモリセルの各列に対応して配置される、請求項1記載の薄膜磁性体記憶装置。前記複数のメモリセルは、メモリアレイ上に行列状に配置され、前記ダミーメモリセルは、前記メモリアレイ上において、列方向に沿って余分に配置された前記メモリセルを前記セルユニットとして用いることによって、前記メモリセルの各行に対応して配置される、請求項1記載の薄膜磁性体記憶装置。記憶データを保持するための複数のメモリセルを備え、各前記メモリセルは、データ読出時に選択的にオンするアクセスゲートと、前記アクセスゲートと直列に接続されて、前記記憶データに応じて第1および第2の電気抵抗の一方を有する磁気記憶部を含み、前記磁気記憶部は、固定された磁化方向を有する第1の磁気層と、書込まれる前記記憶データに応じて、前記第1の磁気層に対して、同一方向および反対方向のいずれかに磁化される第2の磁気層と、前記第1および第2の磁気層の間に形成される第1の絶縁膜とを有し、データ読出時において、前記複数のメモリセルのうちのデータ読出対象に選択された選択メモリセルのターンオンしたアクセスゲートを介して、前記選択メモリセルの磁気記憶部と電気的に結合されるデータ線と、前記データ読出時において、前記データ線の電圧と比較するための読出参照電圧を伝達する参照データ線と、各々が、前記複数のメモリセルの一定区分ごとに配置され、前記読出参照電圧を生成するための複数のダミーメリセルとをさらに備え、各前記ダミーメモリセルは、ダミー磁気記憶部と、前記データ読出時に選択的にターンオンして、前記磁気記憶部と前記参照データ線とを電気的に結合するためのダミーアクセスゲートとを含み、前記ダミー磁気記憶部は、固定方向に磁化される第3の磁気層と、前記第3の磁気層と交差する方向に磁化される第4の磁気層と、前記第3および第4の磁気層の間に形成される第2の絶縁膜とを有する、薄膜磁性体記憶装置。前記第3および第4の磁気層は、互いに直交する方向に磁化される、請求項7記載の薄膜磁性体記憶装置。前記第1および第3の磁気層の各々は、前記複数のメモリセルおよび複数のダミーメモリセルが配置されるメモリアレイ上において、同一方向に沿って磁化される、請求項7記載の薄膜磁性体記憶装置。前記磁気記憶部および前記ダミー磁気記憶部は同様の長方形状の平面形状を有し、前記ダミー磁気記憶部は、前記磁気記憶部と比較して90度回転して配置される、請求項9記載の薄膜磁性体記憶装置。前記ダミー磁気記憶部は、K個K:2以上の整数直列に接続されて配置され、前記K個のダミー磁気記憶部の各々は、前記磁気記憶部のK倍の面積を有する、請求項7記載の薄膜磁性体記憶装置。前記磁気記憶部は長方形状の平面形状を有し、前記ダミー磁気記憶部は、前記磁気記憶部よりも正方形に近い平面形状を有するとともに、前記磁気記憶部と同様の面積を有する、請求項7記載の薄膜磁性体記憶装置。記憶データを保持するための複数のメモリセルを備え、各前記メモリセルは、データ読出時に選択的にオンするアクセスゲートと、前記アクセスゲートと直列に接続されて、前記記憶データに応じて、第1の電気抵抗および前記第1の電気抵抗より大きい第2の電気抵抗の一方を有する磁気記憶部を含み、前記磁気記憶部は、固定された磁化方向を有する第1の磁気層と、書込まれる前記記憶データに応じて、前記第1の磁気層に対して同一方向および反対方向のいずれかに磁化される第2の磁気層と、前記第1および第2の磁気層の間に形成される第1の絶縁膜とを有し、データ読出時において、前記複数のメモリセルのうちのデータ読出対象に選択された選択メモリセルのターンオンしたアクセスゲートを介して、前記選択メモリセルの磁気記憶部と電気的に結合されるデータ線と、前記データ読出時において、前記データ線の電圧と比較するための読出参照電圧を伝達する参照データ線と、各々が、前記複数のメモリセルの一定区分ごとに配置され、前記読出参照電圧を生成するための複数のダミーメリセルとをさらに備え、各前記ダミーメモリセルは、前記データ読出時に選択的にターンオンするダミーアクセスゲートと、前記ダミーアクセスゲートのターンオンに応答して、前記参照データ線と電気的に結合される複数のダミー磁気記憶部とを含み、各前記ダミー磁気記憶部は、固定方向に磁化される第3の磁気層と、前記第3の磁気層と同一方向および反対方向のいずれかに磁化される第4の磁気層と、前記第3および第4の磁気層の間に形成される第2の絶縁膜とを有し、各ダミー磁気記憶部は、前記複数のダミー磁気記憶部のうちの他の少なくとも1つと直列に接続される、薄膜磁性体記憶装置。前記複数のダミー磁気記憶部の合成抵抗は、前記第1の電気抵抗と同等であり、前記ダミーアクセスゲートのターンオン時における電気抵抗は、前記アクセスゲートのターンオン時における電気抵抗よりも、前記第1および第2の電気抵抗の差分より小さい第3の電気抵抗だけ大きい、請求項13記載の薄膜磁性体記憶装置。前記ダミーアクセスゲートは、調整可能な制御電圧をゲートに受ける電界効果型トランジスタを有する、請求項14記載の薄膜磁性体記憶装置。しかしながら、各MTJメモリセルを構成する磁性体層の磁化特性は、メモリセル特性に大きな影響を与える。特に、磁性体の端部効果等によって、データ記憶のための磁化方向の変化が現れ難くなったトンネル磁気抵抗素子TMRにおいては、データ書込に必要な印加磁界が大きくなって、データ書込電流の増加に伴う消費電力増大や磁気ノイズ増加といった悪影響が生じる。さらに、磁化方向の変化が現れ難くなると、記憶データレベルに応じた電気抵抗値の変化量も小さくなるので、データ読出における信号マージンの低下を招く。また、トンネル磁気抵抗素子を用いたMRAMデバイスにおいては、その構造からメモリセルサイズの縮小が難しい。特に、データ読出時の信号マージンの向上に効果があり、ダイナミックランダムアクセスメモリDRAM等に一般的に適用される折返し型ビット線構成の実現が難しくなる。さらに、折返し型ビット線構成においては、ビット線対を構成する相補ビット線の一方および他方は、データ読出対象となるメモリセルおよび読出参照電圧とそれぞれ結合されて、相補ビット線間の電圧差を増幅することによって信号マージンの高いデータ読出が実行される。したがって、読出参照電圧は、トンネル磁気抵抗素子における上述の電気抵抗値RhおよびRlを考慮して設定される必要がある。しかし、製造時ばらつきに対応して、読出参照電圧を正確に設定することは困難である。この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、一様な磁化特性を有するトンネル磁気抵抗素子を用いた各メモリセルが構成された薄膜磁性体記憶装置を提供することである。この発明の他の目的は、高集積化に適したメモリセル配置、特に折り返し型ビット線構成に適したメモリセル配置を有する薄膜磁性体記憶装置を提供することである。この発明のさらに他の目的は、製造時ばらつきに対応して、データ読出時における高い信号マージンを確保可能な薄膜磁性体記憶装置を提供することである。請求項1記載の薄膜磁性体記憶装置は、半導体基板上に形成される薄膜磁性体記憶装置であって、データ記憶を実行するための複数のメモリセルを備え、各メモリセルは、導通時にデータ読出電流の経路を形成するためのアクセス素子と、アクセス素子と直列に結合されて、記憶データに応じて電気抵抗が変化する磁気記憶部とを含む。磁気記憶部は、半導体基板上に形成され、固定の磁化方向を有する第1の磁性体層と、半導体基板上に形成され、外部からの印加磁界に応じた方向に磁化される第2の磁性体層と、第1および第2の磁性体層の間に形成される絶縁膜とを含む。磁気記憶部は、第2の磁性体層の平面方向の一部の所定領域を用いて形成される。請求項2記載の薄膜磁性体記憶装置は、請求項1記載の薄膜磁性体記憶装置であって、所定領域は、磁化容易軸方向の磁界が印加された場合における磁化特性を考慮して定められる。請求項3記載の薄膜磁性体記憶装置は、請求項2記載の薄膜磁性体記憶装置であって、磁気記憶部に対応する領域においては、第1および第2の磁性体層の間の距離は、その他の領域よりも小さい。請求項4記載の薄膜磁性体記憶装置は、請求項1記載の薄膜磁性体記憶装置であって、絶縁膜は、第1および第2の磁性体層の両方が高さ方向に重なって形成される領域の少なくとも一部に形成される。請求項5記載の薄膜磁性体記憶装置は、請求項1から4のいずれか1項に記載の薄膜磁性体記憶装置であって、第1および第2の磁性体層の少なくとも一方は、複数個のメモリセルに対して共通に用いられる。請求項6記載の薄膜磁性体記憶装置は、請求項1記載の薄膜磁性体記憶装置であって、第2の磁性体層は、各メモリセルにおいて、磁化容易軸方向が印加磁界と一致するような平面形状を有する。請求項7記載の薄膜磁性体記憶装置は、請求項1から6のいずれか1項に記載の薄膜磁性体記憶装置であって、アクセス素子は、半導体基板上に形成される電界効果型トランジスタである。請求項8記載の薄膜磁性体記憶装置は、請求項1から6のいずれか1項に記載の薄膜磁性体記憶装置であって、アクセス素子は、半導体記憶基板上に形成されるダイオードである。請求項9記載の薄膜磁性体記憶装置は、記憶データのレベルに応じて電気抵抗が変化するメモリセルと、読出参照電圧を生成するためのダミーメモリセルとを備え、ダミーメモリセルは、各々がメモリセル同様の構成を有する複数のセルユニットを含み、複数のセルユニットのうちの少なくとも1個ずつは、異なるレベルの記憶データを保持し、データ読出時において、複数のメモリセルのうちの選択された1個と接続される第1のデータ線と、ダミーメモリセルと接続される第2のデータ線と、第1および第2のデータ線の電圧差を検知するためのデータ読出回路とを備える。請求項10記載の薄膜磁性体記憶装置は、請求項9記載の薄膜磁性体記憶装置であって、ダミーメモリセルは、データ読出時において、第2のデータ線に対して並列に接続される2個のセルユニットを含み、2個のセルユニットは、異なるレベルの記憶データをそれぞれ保持する。請求項11記載の薄膜磁性体記憶装置は、請求項9記載の薄膜磁性体記憶装置であって、ダミーメモリセルは、データ読出時において、第2のデータ線に対して直列に接続される2個のセルユニットを含み、2個のセルユニットは、異なるレベルの記憶データをそれぞれ保持する。請求項12記載の薄膜磁性体記憶装置は、請求項11記載の薄膜磁性体記憶装置であって、メモリセルおよびセルユニットの各々は、データ書込磁界の方向に応じたレベルの記憶データを書込まれ、同一方向に沿って配置される2本のビット線から構成されるビット線対をさらに備え、データ書込時において、2本のビット線は、互いに逆方向のデータ書込電流を流すために一端同士が結合され、2個のセルユニットは、2本のビット線をそれぞれ流れるデータ書込電流によって生じる、互いに反対方向のデータ書込磁界によって異なるレベルの記憶データが書込まれる。請求項13記載の薄膜磁性体記憶装置は、請求項9記載の薄膜磁性体記憶装置であって、複数のメモリセルは、メモリアレイ上に行列状に配置され、ダミーメモリセルは、メモリアレイ上において、行方向に沿って余分に配置されたメモリセルをセルユニットとして用いることによって、メモリセルの各列に対応して配置される。請求項14記載の薄膜磁性体記憶装置は、請求項9記載の薄膜磁性体記憶装置であって、複数のメモリセルは、メモリアレイ上に行列状に配置され、ダミーメモリセルは、メモリアレイ上において、列方向に沿って余分に配置されたメモリセルをセルユニットとして用いることによって、メモリセルの各行に対応して配置される。請求項15記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、複数のメモリセルの行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、複数のメモリセルの列にそれぞれ対応して配置され、データ読出時およびデータ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備える。各メモリセルは、記憶データに応じて電気抵抗が変化する磁気記憶部と、対応するビット線と第1の電圧との間に、磁気記憶部と直列に結合されるアクセストランジスタとを含み、アクセストランジスタは、対応するリードワード線と結合されるゲートと、ソース領域を第1の電圧と結合するための第1のコンタクトと、第1のコンタクトと列方向に隣接して配置され、ドレイン領域を磁気記憶部と結合するための第2のコンタクトとを有し、各メモリセル行において、第1および第2のコンタクトの配置は同様に繰り返され、隣接するメモリセル列間において、メモリセル同士は、1/2ピッチずつずらして配置され、各ライトワード線は、各ビット線よりも上層に形成される。請求項16記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、複数のメモリセルの行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、複数のメモリセルの列にそれぞれ対応して配置され、データ読出時およびデータ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備える。各メモリセルは、記憶データに応じて電気抵抗が変化する磁気記憶部と、対応するビット線と第1の電圧との間に、磁気記憶部と直列に結合されるアクセストランジスタとを含み、アクセストランジスタは、対応するリードワード線と結合されるゲートと、ソース領域を第1の電圧と結合するための第1のコンタクトと、第1のコンタクトと列方向に隣接して配置され、ドレイン領域を磁気記憶部と結合するための第2のコンタクトとを有し、各メモリセル行ごとに、第1および第2のコンタクトは互いに反転するように配置され、隣接するメモリセル列間において、メモリセル同士は、所定ピッチずつずらして配置され、各ライトワード線は、各ビット線よりも上層に形成される。請求項17記載の薄膜磁性体記憶装置は、請求項16記載の薄膜磁性体記憶装置であって、隣接するメモリセル列間において、メモリセル同士は、1/2ピッチずつずらして配置される。請求項18記載の薄膜磁性体記憶装置は、請求項16記載の薄膜磁性体記憶装置であって、隣接するメモリセル列間において、メモリセル同士は、1/4ピッチずつずらして配置される。請求項19記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、複数のメモリセルの行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、複数のメモリセルの列にそれぞれ対応して配置され、データ読出時およびデータ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備える。各メモリセルは、記憶データに応じて電気抵抗が変化する磁気記憶部と、対応するビット線と第1の電圧との間に、磁気記憶部と直列に結合されるアクセストランジスタとを含み、アクセストランジスタは、対応するリードワード線と結合されるゲートと、ソース領域を第1の電圧と結合するための第1のコンタクトと、第1のコンタクトと列方向に隣接して配置され、ドレイン領域を磁気記憶部と結合するための第2のコンタクトとを有し、各メモリセル行ごとに、第1および第2のコンタクトの配置は同様に繰り返され、隣接するメモリセル列間において、第1および第2のコンタクトは互いに反転するように配置され、各ライトワード線は、各ビット線よりも上層に配置される。請求項20記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、複数のメモリセルの行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、複数のメモリセルの列にそれぞれ対応して配置され、データ読出時およびデータ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備える。各メモリセルは、記憶データに応じて電気抵抗が変化する磁気記憶部と、対応するビット線と第1の電圧との間に、磁気記憶部と直列に結合されるアクセストランジスタとを含み、アクセストランジスタは、対応するリードワード線と結合されるゲートと、ソース領域を第1の電圧と結合するための第1のコンタクトと、第1のコンタクトと列方向に隣接して配置され、ドレイン領域を磁気記憶部と結合するための第2のコンタクトとを有し、各メモリセル行ごとに、第1および第2のコンタクトの配置は同様に繰り返され、隣接するメモリセル列間において、メモリセル同士は、1/2ピッチずつずらして配置される。請求項21記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、複数のメモリセルの行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、複数のメモリセルの行にそれぞれ対応して配置され、データ読出時およびデータ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備える。各メモリセルは、記憶データに応じて電気抵抗値が変化する磁気記憶部と、対応するビット線と第1の電圧との間に、磁気記憶部と直列に結合されるアクセストランジスタとを含み、アクセストランジスタは、対応するリードワード線と結合されるゲートと、第1の電圧と結合される第1のコンタクトと、第1のコンタクトと列方向に隣接して配置され、磁気記憶部と結合される第2のコンタクトとを有し、各メモリセル行ごとに、第1および第2のコンタクトは互いに反転するように配置され、隣接するメモリセル列間において、第1および第2のコンタクトは互いに反転するように配置され、各ライトワード線は、各ビット線よりも上層に配置される。請求項22記載の薄膜磁性体記憶装置は、請求項19または21に記載の薄膜磁性体記憶装置であって、各ライトワード線は、同一のリードワード線と対応する複数の磁気記憶部を覆うように、各ビット線のよりも広い配線幅を確保して配置される。請求項23記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、複数のメモリセルの行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、複数のメモリセルの列にそれぞれ対応して配置され、データ読出時およびデータ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備える。各メモリセルは、記憶データに応じて電気抵抗が変化する磁気記憶部と、対応するビット線と第1の電圧との間に、磁気記憶部と直列に結合されるアクセストランジスタとを含み、アクセストランジスタは、対応するリードワード線と結合されるゲートと、ソース領域を第1の電圧と結合するための第1のコンタクトと、第1のコンタクトと列方向に隣接して配置され、ドレイン領域を磁気記憶部と結合するための第2のコンタクトとを有し、各メモリセル行ごとに、第1および第2のコンタクトは互いに反転するように配置され、隣接するメモリセル列間において、第1および第2のコンタクトは互いに反転するように配置され、隣接するメモリセル列間において、メモリセル同士は、1/4ピッチずつずらして配置され、各ライトワード線は、各ビット線よりも上層に配置される。請求項24記載の薄膜磁性体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して配置され、データ読出時に行選択を実施するための複数のリードワード線と、複数のメモリセルの行にそれぞれ対応して配置され、データ書込時に行選択を実施するための複数のライトワード線と、複数のメモリセルの列にそれぞれ対応して配置され、データ読出時およびデータ書込時のそれぞれにおいて、データ書込電流およびデータ読出電流を通過させるための複数のビット線とを備える。各メモリセルは、記憶データに応じて電気抵抗が変化する磁気記憶部と、対応するビット線と第1の電圧との間に、磁気記憶部と直列に結合されるアクセストランジスタとを含み、アクセストランジスタは、対応するリードワード線と結合されるゲートと、ソース領域を第1の電圧と結合するための第1のコンタクトと、第1のコンタクトと列方向に隣接して配置され、ドレイン領域を磁気記憶部と結合するための第2のコンタクトとを有し、第1のコンタクトは、1個の配置単位を構成する列方向に隣接する2個のメモリセルごとに共有され、各ライトワード線は、各ビット線よりも上層に配置される。請求項25記載の薄膜磁性体記憶装置は、請求項24記載の薄膜磁性体記憶装置であって、各メモリセル列において、第1および第2のコンタクトの各々は、配置単位の区分にかかわらず一定間隔で配置される。請求項26記載の薄膜磁性体記憶装置は、請求項24または25記載の薄膜磁性体記憶装置であって、隣接するメモリセル列間において、配置単位同士は、1/2ピッチずつずらして配置される。請求項27記載の薄膜磁性体記憶装置は、請求項24または25記載の薄膜磁性体記憶装置であって、隣接するメモリセル列間において、配置単位同士は、1/4ピッチずつずらして配置される。請求項28記載の薄膜磁性体記憶装置は、請求項24または25記載の薄膜磁性体記憶装置であって、各ライトワード線は、各ビット線のよりも広い配線幅を確保して配置される。請求項29記載の薄膜磁性体記憶装置は、記憶データを保持するための複数のメモリセルを備える。各メモリセルは、データ読出時に選択的にオンするアクセスゲートと、アクセスゲートと直列に接続されて、記憶データに応じて第1および第2の電気抵抗の一方を有する磁気記憶部を含み、磁気記憶部は、固定された磁化方向を有する第1の磁気層と、書込まれる記憶データに応じて、第1の磁気層に対して、同一方向および反対方向のいずれかに磁化される第2の磁気層と、第1および第2の磁気層の間に形成される第1の絶縁膜とを有する。薄膜磁性体記憶装置は、さらに、データ読出時において、複数のメモリセルのうちのデータ読出対象に選択された選択メモリセルのターンオンしたアクセスゲートを介して、選択メモリセルの磁気記憶部と電気的に結合されるデータ線と、データ読出時において、データ線の電圧と比較するための読出参照電圧を伝達する参照データ線と、各々が、複数のメモリセルの一定区分ごとに配置され、読出参照電圧を生成するための複数のダミーメリセルとをさらに備える。各ダミーメモリセルは、ダミー磁気記憶部と、データ読出時に選択的にターンオンして、磁気記憶部と参照データ線とを電気的に結合するためのダミーアクセスゲートとを含む。ダミー磁気記憶部は、固定方向に磁化される第3の磁気層と、第3の磁気層と交差する方向に磁化される第4の磁気層と、第3および第4の磁気層の間に形成される第2の絶縁膜とを有する。請求項30記載の薄膜磁性体記憶装置は、請求項29記載の薄膜磁性体記憶装置であって、第3および第4の磁気層は、互いに直交する方向に磁化される。請求項31記載の薄膜磁性体記憶装置は、請求項29記載の薄膜磁性体記憶装置であって、第1および第3の磁気層の各々は、複数のメモリアレイおよび複数のダミーメモリセルが配置されるメモリアレイ上において、同一方向に沿って磁化される。請求項32記載の薄膜磁性体記憶装置は、請求項31記載の薄膜磁性体記憶装置であって、磁気記憶部およびダミー磁気記憶部は同様の長方形状の平面形状を有し、ダミー磁気記憶部は、磁気記憶部と比較して90度回転して配置される。請求項33記載の薄膜磁性体記憶装置は、請求項29記載の薄膜磁性体記憶装置であって、ダミー磁気記憶部は、K個K:2以上の整数直列に接続されて配置され、K個のダミー磁気記憶部の各々は、磁気記憶部のK倍の面積を有する。請求項34記載の薄膜磁性体記憶装置は、請求項29記載の薄膜磁性体記憶装置であって、磁気記憶部は長方形状の平面形状を有し、ダミー磁気記憶部は、磁気記憶部よりも正方形に近い平面形状を有するとともに、磁気記憶部と同様の面積を有する。請求項35記載の薄膜磁性体記憶装置は、記憶データを保持するための複数のメモリセルを備え、各メモリセルは、データ読出時に選択的にオンするアクセスゲートと、アクセスゲートと直列に接続されて、記憶データに応じて、第1の電気抵抗および第1の電気抵抗より大きい第2の電気抵抗の一方を有する磁気記憶部を含む。磁気記憶部は、固定された磁化方向を有する第1の磁気層と、書込まれる記憶データに応じて、第1の磁気層に対して同一方向および反対方向のいずれかに磁化される第2の磁気層と、第1および第2の磁気層の間に形成される第1の絶縁膜とを有する。薄膜磁性体記憶装置は、さらに、データ読出時において、複数のメモリセルのうちのデータ読出対象に選択された選択メモリセルのターンオンしたアクセスゲートを介して、選択メモリセルの磁気記憶部と電気的に結合されるデータ線と、データ読出時において、データ線の電圧と比較するための読出参照電圧を伝達する参照データ線と、各々が、複数のメモリセルの一定区分ごとに配置され、読出参照電圧を生成するための複数のダミーメリセルとをさらに備える。各ダミーメモリセルは、データ読出時に選択的にターンオンするダミーアクセスゲートと、ダミーアクセスゲートのターンオンに応答して、参照データ線と電気的に結合される複数のダミー記憶部とを含む。各ダミー磁気記憶部は、固定方向に磁化される第3の磁気層と、第3の磁気層と同一方向および反対方向のいずれかに磁化される第4の磁気層と、第3および第4の磁気層の間に形成される第2の絶縁膜とを有する。各ダミー磁気記憶部は、複数のダミー磁気記憶部のうちの他の少なくとも1つと直列に接続される。請求項36記載の薄膜磁性体記憶装置は、請求項34記載の薄膜磁性体記憶装置であって、複数の磁気記憶部の合成抵抗は、第1の電気抵抗と同等であり、ダミーアクセスゲートのターンオン時における電気抵抗は、アクセスゲートのターンオン時における電気抵抗よりも、第1および第2の電気抵抗の中間値である第3の電気抵抗だけ大きい。請求項37記載の薄膜磁性体記憶装置は、請求項36記載の薄膜磁性体記憶装置であって、ダミーアクセスゲートは、調整可能な制御電圧をゲートに受ける電界効果型トランジスタを有する。請求項38記載の薄膜磁性体記憶装置は、請求項35記載の薄膜磁性体記憶装置であって、複数の磁気記憶部の合成抵抗は、第1および第2の電気抵抗の中間値である第3の電気抵抗と同等であり、ダミーアクセスゲートのターンオン時における電気抵抗は、アクセスゲートのターンオン時における電気抵抗と同等である。請求項39記載の薄膜磁性体記憶装置は、請求項35記載の薄膜磁性体記憶装置であって、通常のデータ書込動作時において、複数のメモリセルのうちのデータ書込動作の対象に選択された選択メモリセル中の第2の磁気層と並列なタイミングで、少なくとも1つのダミー磁気記憶部中の第4の磁気層は磁化される。請求項40記載の薄膜磁性体記憶装置は、請求項35記載の薄膜磁性体記憶装置であって、通常動作とは別に実行される各ダミーメモリセルに所定データを書込むためのテストモードをさらに備える。各ダミー磁気記憶部中の第4の磁気層は、テストモードにおいて磁化される。請求項41記載の薄膜磁性体記憶装置は、各々が、印加磁界によって書込まれた記憶データを保持するための複数の磁気メモリセルと、データ読出時において、読出参照電圧を発生するためのダミーメモリセルとを備える。各磁気メモリセルおよびダミーメモリセルは、記憶データのレベルに応じて、第1の電気抵抗値および、第1の抵抗値よりも大きい第2の電気抵抗値のいずれかを有する磁気記憶部と、磁気記憶部と直列に接続される、選択時にターンオンするアクセスゲートとを含む。薄膜磁性体記憶装置は、さらに、データ読出時において、複数の磁気メモリセルのうちの選択された磁気メモリセルと電気的に結合された状態で、データ読出電流を供給される第1のデータ線と、データ読出時において、ダミーメモリセルと電気的に結合された状態で、第1のデータ線と同等のデータ読出電流を供給される第2のデータ線と、第1および第2のデータ線の電圧に基いて、読出データを生成するデータ読出回路と、第1のデータ線に対して直列に、第1および第2の電気抵抗値の差分よりも小さい第3の電気抵抗を付加するための抵抗付加回路とをさらに備える。ダミーメモリセルに含まれる磁気記憶部は、第2の電気抵抗値に対応するレベルのデータを記憶する。請求項42記載の薄膜磁性体記憶装置は、請求項41記載の薄膜磁性体記憶装置であって、抵抗付加回路は、可変の制御電圧をゲートに入力される電界効果型トランジスタを有する。請求項1から5および7に記載の薄膜磁性体記憶装置は、各メモリセル中の磁気記憶部を磁化容易軸方向の磁界によって容易に磁化される領域に形成することができる。この結果、データ読出時の信号マージンを確保するとともに、データ書込時に必要なデータ書込電流を小さくして、消費電流および磁気ノイズを抑制できる。請求項6記載の薄膜磁性体記憶装置は、各磁気記憶部における磁化容易軸方向と、データ書込時に印加される磁界の方向とを一致させることができるので、磁界の発生に必要となる電流量を抑制できる。この結果、請求項1記載の薄膜磁性体記憶装置が奏する効果に加えて、消費電流および磁気ノイズをさらに抑制できる。請求項8記載の薄膜磁性体記憶装置は、ダイオードによってアクセス素子を構成するので各メモリセルのサイズを縮小できる。請求項1から6に記載の薄膜磁性体記憶装置が奏する効果に加えて、小型化をさらに図ることができる。請求項9、13および14に記載の薄膜磁性体記憶装置は、メモリセルと同様の構成を有するセルユニットに記憶されたデータに基づいて、読出参照電圧を生成できる。この結果、製造ばらつきを許容して読出参照電圧を適切なレベルに設定することによって、信号マージンの大きいデータ読出を実行できる。請求項10記載の薄膜磁性体記憶装置は、請求項9記載の薄膜磁性体記憶装置が奏する効果に加えて、ダミーメモリセルを構成するセルユニットを、メモリセルと同一ピッチで配置できる。したがって、製造工程の複雑化を防ぐことができる。請求項11記載の薄膜磁性体記憶装置は、請求項9記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出時における消費電流を抑制できる。請求項12記載の薄膜磁性体記憶装置は、請求項9記載の薄膜磁性体記憶装置が奏する効果に加えて、ダミーメモリセルに対するデータ書込を高速化できる。請求項15記載の薄膜磁性体記憶装置は、各リードワード線RWLに対応して、1本おきのビット線BLにメモリセルが接続されるのでセルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。さらに、ピッチずらしを実行しない場合と比較して、磁気記憶部同士間の距離を長くすることができるので、メモリセル間の磁界干渉を抑制して動作マージンを確保できる。メモリセル間の行方向ピッチを容易に確保して、メモリアレイを高集積化することができる。請求項16および17記載の薄膜磁性体記憶装置は、ピッチずらしを実行しない場合と比較して、磁気記憶部同士間の距離を長くすることができるので、メモリセル間の磁界干渉を抑制して動作マージンを確保できる。メモリセル間の行方向ピッチを容易に確保して高集積化を図ることができる。請求項18記載の薄膜磁性体記憶装置は、各リードワード線RWLに対応して、1本おきのビット線BLにメモリセルが接続されるのでセルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。請求項19記載の薄膜磁性体記憶装置は、磁気記憶部同士の間の距離を長くすることができるので、メモリセル間の磁界干渉を抑制して動作マージンを確保できる。また、メモリセル間の行方向ピッチを容易に確保して高集積化を図ることができる。請求項20記載の薄膜磁性体記憶装置は、各リードワード線RWLに対応して、1本おきのビット線BLにメモリセルが接続されるのでセルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。請求項21記載の薄膜磁性体記憶装置は、セルサイズを増加させることなく、折返し型ビット線構成に基づくデータ書込に適したメモリセル配置を実行できる。また、メモリセル間の行方向ピッチを容易に確保して高集積化を図ることができる。請求項22記載の薄膜磁性体記憶装置は、請求項19および21記載の薄膜磁性体記憶装置が奏する効果に加えて、ライトワード線の電流密度を抑制して、信頼性向上を図ることができる。請求項23記載の薄膜磁性体記憶装置は、各リードワード線RWLに対応して、1本おきのビット線BLにメモリセルが接続されるのでセルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。請求項24記載の薄膜磁性体記憶装置は、アクセストランジスタのコンタクト数を削減して、メモリセルを配置することができる。請求項25記載の薄膜磁性体記憶装置は、請求項24記載の薄膜磁性体記憶装置が奏する効果に加えて、メモリセルサイズの小型化を図ることができる。請求項26記載の薄膜磁性体記憶装置は、請求項24および25記載の薄膜磁性体記憶装置が奏する効果に加えて、折返し型ビット線構成に基づくデータ読出に適したメモリセル配置およびメモリセル間の行方向ピッチを確保することによる高集積化をそれぞれ図ることができる。請求項27記載の薄膜磁性体記憶装置は、請求項24および25記載の薄膜磁性体記憶装置が奏する効果に加えて、各磁気記憶部同士間の距離を長くすることができるので、メモリセル間の磁界干渉を抑制して動作マージンを確保できる。また、メモリセル間の行方向ピッチを容易に確保して高集積化を図ることができる。請求項28記載の薄膜磁性体記憶装置は、請求項24および25に記載の薄膜磁性体記憶装置が奏する効果に加えて、ライトワード線の電流密度を抑制して、信頼性向上を図ることができる。請求項29記載の薄膜磁性体記憶装置は、メモリセルの磁気記憶部と同様の構成を有するダミー磁気記憶部の電気抵抗を、記憶データに応じたメモリセルの2種類の電気抵抗の中間値に設定することが可能である。したがって、製造工程の複雑化を招くことなく、読出参照電圧を生成するためのダミーメモリセルを作製できる。請求項30記載の薄膜磁性体記憶装置は、請求項29記載の薄膜磁性体記憶装置が奏する効果に加えて、ダミー磁気記憶部の電気抵抗を、記憶データに応じたメモリセルの2種類の電気抵抗の平均値に近づけることができる。請求項31記載の薄膜磁性体記憶装置は、チップ製造時において、メモリセル中の固定磁気層第1の磁気層と、ダミーメモリセル中の固定磁気層第3の磁気層とを、同時に一方向に磁化できるので、請求項29記載の薄膜磁性体記憶装置が奏する効果に加えて、製造工程が簡易化される。請求項32記載の薄膜磁性体記憶装置は、請求項31記載の薄膜磁性体記憶装置が奏する効果に加えて、ダミーメモリセル中の自由磁気層第4の磁気層を磁化容易軸方向に沿って容易に磁化できる。請求項33記載の薄膜磁性体記憶装置は、各ダミーメモリセル中のトンネルバリア第2の絶縁層に印加される電圧を低減できるので、請求項29記載の薄膜磁性体記憶装置が奏する効果に加えて、選択される頻度が高いダミーメモリセルの信頼性を向上することができる。請求項34記載の薄膜磁性体記憶装置は、請求項29記載の薄膜磁性体記憶装置が奏する効果に加えて、各ダミーメモリセル中の固定磁気層第3の磁気層および自由磁気層第4の磁気層の磁化状態を安定化できる。請求項35、36および38に記載の薄膜磁性体記憶装置は、メモリセルの磁気記憶部と同様の構成を有し、かつ同様に磁化されるダミー磁気記憶部を用いたダミーメモリセルによって、読出参照電圧を生成できる。したがって、製造工程の複雑化を招くことなく、ダミーメモリセルを作製できる。さらに、各ダミーメモリセル中のトンネルバリア第2の絶縁層に印加される電圧を低減できるので、選択される頻度が高いダミーメモリセルの信頼性を向上することができる。請求項37記載の薄膜磁性体記憶装置は、請求項36記載の薄膜磁性体記憶装置が奏する効果に加えて、最大のデータ読出マージンを確保できるレベルに読出参照電圧を調整することができる。請求項39記載の薄膜磁性体記憶装置は、請求項35記載の薄膜磁性体記憶装置が奏する効果に加えて、ダミーメモリセルに保持される記憶データを所定データにより確実に維持できる。請求項40記載の薄膜磁性体記憶装置は、請求項35記載の薄膜磁性体記憶装置が奏する効果に加えて、通常動作時におけるデータ書込動作の所要時間を増加させることなく、ダミーメモリセルに所定のデータを書込ことができる。請求項41記載の薄膜磁性体記憶装置は、メモリセルとダミーメモリセルとの構成を同様にすることができる。したがって、製造ばらつきに追随させて、データ読出マージンを確保することができる。請求項42記載の薄膜磁性体記憶装置は、ダミー抵抗付加回路によってダミーメモリセルと直列に接続される電気抵抗を調整することができる。したがって、請求項41記載の薄膜磁性体記憶装置が奏する効果に加えて、磁気記憶部トンネル磁気抵抗素子における、記憶データレベルの違いに対応する電気抵抗値の差分の製造ばらつきに追随させて、データ読出マージンを確保することができる。以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、図中における同一符号は同一または相当部分を示すものとする。[実施の形態1]図1は、本発明の実施の形態に従うMRAMデバイス1の全体構成を示す概略ブロック図である。図1を参照して、MRAMデバイス1は、外部からの制御信号CMDおよびアドレス信号ADDに応答してランダムアクセスを行ない、書込データDINの入力および読出データDOUTの出力を実行する。MRAMデバイス1は、制御信号CMDに応答してMRAMデバイス1の全体動作を制御するコントロール回路5と、行列状に配置された複数のMTJメモリセルを有するメモリアレイ10とを備える。図2は、図1に示されるメモリアレイ10の構成を示す概念図である。図2を参照して、メモリアレイ10は、n行×m列n,m:自然数に配置された複数のMTJメモリセルMCを含む。以下においては、MTJメモリセルを単にメモリセルとも称する。各メモリセルMCは、図66と同様の構成を有し、トンネル磁気抵抗素子TMRおよびアクセストランジスタATRを有する。半導体基板上に、メモリセルを行列状に配置することによって、高集積化されたMRAMデバイスを実現することができる。各メモリセルMCに対して、ビット線BL、ライトワード線WWLおよびリードワード線RWLが配置される。メモリセルの行にそれぞれ対応して複数のライトワード線WWLおよびリードワード線RWLが配置され、メモリセルの列にそれぞれ対応して複数のビット線BLが配置される。したがって、行列状に配置されたn×m個のメモリセルに対して、n本のライトワード線WWL1~WWLnおよびリードワード線RWL1~RWLnと、m本のビット線BL1~BLmとが設けられる。再び図1を参照して、MRAMデバイス1は、さらに、アドレス信号ADDによって示されるロウアドレスRAに応じてメモリアレイ10における行選択を実行する行デコーダ20と、アドレス信号ADDによって示されるコラムアドレスCAに応じてメモリアレイ10における列選択を実行する列デコーダ25と、行デコーダ20の行選択結果に基づいてリードワード線RWLおよびライトワード線WWLを選択的に活性化するためのワード線ドライバ30と、データ書込時においてライトワード線WWLにデータ書込電流を流すためのワード線電流制御回路40と、データ読出およびデータ書込時において、データ書込電流±Iwおよびセンス電流Isを流すための読出/書込制御回路50,60とを備える。図3は、メモリセル中のトンネル磁気抵抗素子の構成を示す断面図である。図3を参照して、トンネル磁気抵抗素子TMRは、反強磁性体層101と、反強磁性体層101上に形成される、一定方向の固定磁界を有する固定磁気層102の一部領域と、印加磁界によって磁化される自由磁気層103と、固定磁気層102および自由磁気層103の間に形成される絶縁体膜であるトンネルバリア104と、コンタクト電極105とを含む。反強磁性体層101、固定磁気層102および自由磁気層103は、FeMn,NiFe等の適当な磁性材料によって形成される。トンネルバリア104は、Al2O3等によって形成される。トンネル磁気抵抗素子TMRは、必要に応じて配置される、金属配線と電気的に結合するための緩衝材であるバリアメタル106を介して上部配線と電気的に結合される。コンタクト電極105は、下部配線図示せずと電気的に結合される。たとえば、上部配線はビット線BLに相当し、下部配線は、アクセストランジスタATRと結合される金属配線に相当する。このようにして、上部配線および下部配線の間に、磁気トンネル接合を有するトンネル磁気抵抗素子TMRを電気的に結合することができる。図4は、トンネル磁気抵抗素子中の自由磁気層における磁化方向を示す概念図である。図4には、一例として、トンネル磁気抵抗素子TMRが長方形形状で設けられた場合における自由磁気層103の平面図が示される。図4を参照して、長方形形状の自由磁気層103においては、長さ方向図4における左右方向に磁化容易軸EA:EasyAxisが形成され、幅方向図4における上下方向に磁化困難軸HA:HardAxisが形成される。これに応じて、中央部付近の磁化容易軸領域110においては、磁化容易軸方向に印加された外部磁界に応答して、磁化方向が容易に反転する。一方、左右端の磁化困難軸領域112,114においては、磁化容易軸方向の外部磁界が印加されても、磁化方向は容易に反転しない。図5および図6には、磁化容易軸領域および磁化困難軸領域のそれぞれにおける磁化特性を説明するためのヒステリシス曲線が示される。図5を参照して、磁化容易軸領域110は、磁化容易軸方向の所定磁界Hcよりも大きい方向の磁界が印加された場合にMcに磁化され、所定磁界-Hcよりも大きい-方向の磁界が印加された場合に-Mcに磁化される。したがって、-Hc~Hcの範囲の所定レベル以下の磁界が印加される場合には磁化方向が変化せず、メモリセルとして望ましい特性を有する。図6を参照して、磁化困難軸領域112,114は、磁化容易軸方向の磁界に応答して容易に磁化されず、磁化の方向および量が徐々に変化する特性を有する。したがって、磁化困難軸領域は、磁化容易軸方向の磁界に応答して、磁化の方向および量が2値的に設定される磁化容易軸領域とは異なり、メモリセルとして望ましくない特性を有している。この結果、磁化困難軸領域のような特性を有する領域を自由磁気層103として有するメモリセルにおいては、データ読出時において、記憶データレベルに対応する電気抵抗値の変化量を十分確保できず信号マージンの確保が困難になる。また、データ書込時において、磁化方向を十分に反転させるために必要な印加磁界が増大し、データ書込電流の増加を招く。この結果、消費電流の増大および磁気ノイズの増加といった問題点が生じてしまう。図7は、実施の形態1に従うトンネル磁気抵抗素子の第1の構成例を示す概念図である。図7を参照して、固定磁気層102と積層された自由磁気層103において、磁化容易軸領域に相当する領域が、トンネル接合領域115として用いられる。すなわち、メモリセルとして望ましくない特性を有する磁化困難軸領域は、トンネル磁気抵抗素子TMRの構成部分としては、用いられない。この結果、トンネル接合領域115に相当する磁化容易軸領域を流れる電流のみがデータ読出に用いられるので、記憶データレベルに対応する電気抵抗値の変化量を十分確保して、データ読出時の信号マージンを確保できる。また、データ書込時に必要なデータ書込電流を小さくして、消費電流および磁気ノイズを抑制できる。図8には、図7におけるP-P ́断面図が示される。ここでは、図8を用いて、図7に示されるトンネル磁気抵抗素子TMRの作製について説明する。図8を参照して、半導体基板上に反強磁性体層101および固定磁気層102が所望のパターンに従って形成された後に、たとえばSiO2の層間膜107が形成される。図示しないが、反強磁性体層101は、所定の下層配線図示せずを介して、アクセストランジスタと電気的に結合される。また、下部配線と電気的に結合されるコンタクト電極105が、トンネル接合領域115に対応する領域をカバーするように配置される。層間膜107のトンネル接合部分に固定磁気層102に達する開口部を設けて、当該開口部にトンネルバリア104および自由磁気層103を所望の膜厚で形成し、さらに必要に応じてバリアメタル106を形成した後に、所望のパターンニングを実行する。また、このようにして、層間膜107の上層に形成された金属配線である上層配線108および下層配線図示せずとの間に電気的に結合されるトンネル磁気抵抗素子TMRを作製することができる。なお、層間膜107に設けられた開口部にトンネルバリア104および自由磁気層103をパターンニングする代わりに、固定磁気層102上に形成された所定膜厚のトンネルバリア104および自由磁気層103について、トンネル接合以外の部分を化学的機械的研磨CMP:ChemicalMechanicalPolishing等を用いて除去して作製することも可能である。図9および図10は、実施の形態1に従うトンネル磁気抵抗素子の第2および第3の構成例をそれぞれ示す概念図である。図9および図10に示されるように、磁化容易領域に相当する、長手方向図9および図10における左右方向の一部領域全体を用いて、トンネル接合領域115を設ける構成とすることもできる。このような構成のうち、図10においては固定磁気層102および自由磁気層103が同一方向に沿って配置される構成が示されており、図9においては固定磁気層102および自由磁気層103が互いに交差するにそれぞれ沿って配置される構成が示されている。[実施の形態1の変形例1]図11は、実施の形態1の変形例1に従うトンネル磁気抵抗素子の配置を示す概念図である。図11を参照して、実施の形態1の変形例1においては、大面積の固定磁気層102上に、分割された複数の自由磁気層103が配置される。自由磁気層103は、各メモリセルごとに分割配置される。反対に、固定磁気層102は、複数のメモリセル間で共有されるように配置される。各自由磁気層103において、図7と同様に、磁化容易軸領域に対応してトンネル接合領域115が配置される。なお、図示しないコンタクト電極を、トンネル接合領域115と同等、もしくはそれよりも狭い領域に配置することによって、データ読出時において、固定磁気層102中を流れるセンス電流データ読出電流経路における広がり抵抗分を無視することができる。このような配置とすることにより、各メモリセル中のトンネル磁気抵抗素子TMRを磁化容易軸領域に形成して、データ読出時の信号マージンを確保するとともに、データ書込時に必要なデータ書込電流を小さくして、消費電流および磁気ノイズを抑制できる。[実施の形態1の変形例2]図12は、実施の形態1の変形例2に従うトンネル磁気抵抗素子の配置を示す概念図である。図12を参照して、実施の形態1の変形例2においては、複数のメモリセルに対して共通に、大面積の固定磁気層102および自由磁気層103が配置される。さらに、自由磁気層103中の磁化容易軸領域に相当する領域において、各メモリセルごとにトンネル接合領域115が設けられる。トンネル接合領域115にそれぞれ対応して、実施の形態1の変形例1と同様に、図示しないコンタクト電極が配置される。行方向に互いに隣接する、同一行に属するメモリセル群に対して共通に、ライトワード線WWLと、図示しないリードワード線RWLとが配置される。同様に、列方向に互いに隣接する、同一列に属するメモリセル群に対して共通に、ビット線BLが配置される。図12においては、第1行~第3行および第1列~第3列にそれぞれ対応するライトワード線WWL1~WWL3およびビット線BL1~BL3が代表的に示される。このような配置とすることにより、実施の形態1の変形例1と同様に、データ読出時における信号マージンを確保できる。また、自由磁気層103の形状は、十分な面積を確保すように設定されているので、自由磁気層103における磁化容易軸の方向が、形状からの幾何学的な制約を受けることがない。この結果、各メモリセルにおいて、ライトワード線WWLおよびビット線BLを流れるデータ書込電流によってそれぞれ生じるデータ書込磁界の合成磁界の方向と、磁化容易軸の方向とを一致させることができる。固定磁気層102における磁化方向は、当該合成磁界の方向と合致するように予め形成される。したがって、自由磁気層103における磁化方向の変化、すなわち記憶データの書込に必要なデータ書込磁界を、より小さいデータ書込電流によって発生できる。この結果、実施の形態1の変形例1よりも、さらに消費電流および磁気ノイズを抑制できる。[実施の形態1の変形例3]図13は、実施の形態1の変形例3に従うトンネル磁気抵抗素子の配置を示す概念図である。図13を参照して、実施の形態1の変形例3においては、各メモリセル行ごとに分割して自由磁気層103が配置される点が、図12に示される実施の形態1の変形例2に従う配置と異なる。すなわち、複数のメモリセル行に対して共通に配置される大面積の固定磁気層102上に、メモリセル行にそれぞれ対応して設けられる帯状の複数の自由磁気層103が配置される。各自由磁気層103中の磁化容易軸領域に相当する領域において、各メモリセルごとにトンネル接合領域115が設けられる。トンネル接合領域115にそれぞれ対応して、実施の形態1の変形例1と同様に、図示しないコンタクト電極が配置される。このような配置とすることにより、各自由磁気層103における磁化容易軸の方向が幾何学的な制約を受けるため、データ書込電流は実施の形態1の変形例1と同様のレベルが必要となる一方で、各メモリセル行ごとに自由磁気層103を電気的に独立に設けることができる。したがって、自由磁気層103において、異なるメモリセル行に属するメモリセル同士が電気的に結合されている実施の形態1の変形例2に従う構成と比較して、データ書込およびデータ読出動作の安定化を図ることができる。[実施の形態1の変形例4]実施の形態1およびその変形例1~3においては、アクセストランジスタATRをアクセス素子として有するメモリセルの構成を示したが、アクセス素子としてダイオードを用いた高集積化に適したメモリセルを適用することも可能である。図14は、ダイオードをアクセス素子として用いたMTJメモリセルの第1の構成例を示す回路図である。図14を参照して、ダイオードを用いたメモリセルMCDDは、トンネル磁気抵抗素子TMRと、アクセスダイオードDMとを備える。アクセスダイオードDMは、トンネル磁気抵抗素子TMRからワード線WLに向かう方向を順方向として、両者の間に結合される。ビット線BLは、ワード線WLと交差する方向に設けられ、トンネル磁気抵抗素子TMRと結合される。メモリセルMCDDに対するデータ書込は、ワード線WLおよびビット線BLにデータ書込電流を流すことによって行なわれる。データ書込電流の方向は、アクセストランジスタを用いたメモリセルの場合と同様に、書込データのデータレベルに応じて設定される。一方、データ読出時においては、選択されたメモリセルに対応するワード線WLは、低電圧たとえば接地電圧Vss状態に設定される。このとき、ビット線BLを高電圧たとえば電源電圧Vcc状態にプリチャージしておくことによって、アクセスダイオードDMが順バイアスされて導通し、センス電流Isをトンネル磁気抵抗素子TMRに流すことができる。一方、非選択のメモリセルに対応するワード線WLは、高電圧状態に設定されるので、対応するアクセスダイオードDMは、逆バイアスされて非導通状態を維持し、センス電流Isは流れない。このようにして、アクセスダイオードを用いたMTJメモリセルにおいても、データ読出およびデータ書込を実行することができる。図15は、ダイオードをアクセス素子として用いたMTJメモリセルの第2の構成例を示す回路図である。図15を参照して、ダイオードを用いたメモリセルMCDは、図14に示した構成と同様に、トンネル磁気抵抗素子TMRおよびアクセスダイオードDMを備える。MTJメモリセルMCDにおいては、リードワード線RWLとライトワード線WWLとが分割して配置される点が、図14に示したメモリセルMCDDの構成と異なる。ビット線BLは、ライトワード線WWLおよびリードワード線RWLと交差する方向に配置され、トンネル磁気抵抗素子TMRと電気的に結合される。アクセスダイオードDMは、磁気トンネル磁気抵抗素子TMRからリードワード線RWLに向かう方向を順方向として、両者の間に結合される。ライトワード線WWLは、他の配線と接続されることなく、トンネル磁気抵抗素子TMRと近接して設けられる。図14に示したメモリセルMCDDにおいては、データ書込時において、ワード線WLおよびビット線BLにはデータ書込電流が流れるため、これらの配線においてデータ書込電流による電圧降下がそれぞれ発生する。このような電圧降下が生じた結果、ワード線WLおよびビット線BL上における電圧分布によっては、データ書込の対象となっていないメモリセルの一部において、アクセスダイオードDMのPN接合がオンしてしまうおそれがある。この結果、予期しない電流がMTJメモリセルを流れることによって、誤ったデータ書込が実行されてしまうおそれがある。しかし、図15に示したメモリセルMCDにおいては、データ書込時において、リードワード線RWLに電流を流す必要がないため、リードワード線RWLの電圧を安定的に高電圧状態電源電圧Vccに維持して、アクセスダイオードDMを確実に逆バイアスして非導通状態を維持できる。したがって、図14に示されたMTJメモリセルMCDDと比較して、データ書込動作の安定化を図ることができる。実施の形態1およびその変形例1~3において、図14および図15に示される高集積化に適したメモリセルを用いても、同様の効果を享受することができる。[実施の形態2]実施の形態2においては、メモリアレイを高集積化するためのメモリセル配置について説明する。図16は、半導体基板上におけるMTJメモリセルの第1の構成例を示す構造図である。図16を参照して、半導体主基板120上のp型領域122にアクセストランジスタATRが形成される。アクセストランジスタATRは、n型領域であるソース/ドレイン領域123,124とゲート125とを有する。ソース/ドレイン領域123および124にそれぞれ対応して、ソース側コンタクト130sおよびドレイン側コンタクト130dが設けられる。ソース側コンタクト130sは、第1の金属配線層M1に形成されたソース線SLと結合される。ソース線SLは、データ読出時にセンス電流データ読出電流経路を形成するための接地電圧Vssを供給する。ライトワード線WWLには、第2の金属配線層M2に形成された金属配線が用いられる。また、ビット線BLは第3の金属配線層M3に設けられる。トンネル磁気抵抗素子TMRは、ライトワード線WWLが設けられる第2の金属配線層M2とビット線BLが設けられる第3の金属配線層M3との間に配置される。ドレイン側コンタクト130dは、コンタクトホールに形成された金属膜128と、第1および第2の金属配線層M1およびM2と、必要に応じて設けられるバリアメタル106とを介して、トンネル磁気抵抗素子TMRと電気的に結合される。MTJメモリセルにおいては、リードワード線RWLおよびライトワード線WWLは、それぞれ独立の配線として設けられる。リードワード線RWLは、アクセストランジスタATRのゲート電圧を制御するために設けられるものであり、電流を積極的に流す必要はない。したがって、集積度を高める観点から、リードワード線RWLは、独立した金属配線層を新たに設けることなく、アクセストランジスタATRのゲート125と同一の配線層において、ポリシリコン層やポリサイド構造などを用いて形成される。一方、ライトワード線WWLおよびビット線BLには、データ書込において、所定値以上の大きさの磁界を発生させるための比較的大きなデータ書込電流を流す必要があるため、金属配線を用いて形成される。図17は、半導体基板上におけるMTJメモリセルの第2の構成例を示す構造図である。図17を参照して、第2の構成例は、図16に示した第1の構成例と比較して、ソース側コンタクト130sに対応するソース/ドレイン領域123が直接接地電圧Vssと結合される点で異なる。たとえば、同一のメモリセル行に対応するアクセストランジスタのソース/ドレイン領域123同士を電気的に結合して、これらに対して接地電圧Vssを供給すればよい。これに伴って、図16におけるソース線SLは不要となり、ライトワード線WWLおよびビット線BLは、第1の金属配線層M1および第2の金属配線層M2にそれぞれ設けられる。また、リードワード線RWLは、図16と同様に、アクセストランジスタATRのゲート125と同一の配線層に形成される。図18は、半導体基板上におけるMTJメモリセルの第3の構成例を示す構造図である。図18を参照して、第3の構成例においては、図16に示した第1の構成例と比較して、ライトワード線WWLがビット線BLよりも上層に配置される点が異なる。たとえば、ライトワード線WWLおよびビット線BLは、第3の金属配線層M3および第2の金属配線層M2にそれぞれ設けられる。アクセストランジスタATR、ソース線SLおよびリードワード線RWLの配置は、図16と同様であるので詳細な説明は繰り返さない。このように、半導体基板上におけるMTJメモリセル配置は、ビット線BLがライトワード線WWLよりも上層に配置される場合図16および図17と、ライトワード線WWLがビット線BLよりも上層に配置される場合図18とに分類される。図19は、実施の形態2に従うMTJメモリセルの第1の配置例を示す概念図である。図19を参照して、符号140aで示す繰り返し単位は、1個のメモリセルMCと対応する。メモリアレイ10において、繰り返し単位140aが連続的に配置されて、メモリセルMCが行列状に配置される。メモリセルサイズは、設計基準を用いて8F2で表わされる。図19には、第1行第1列~第2行第2列までのメモリセルMCおよび、これらのメモリセルに対応するリードワード線RWL1,RWL2、ライトワード線WWL1,WWL2およびビット線BL1,BL2が代表的に示される。各メモリセルMCにおいて、ソース側コンタンクト130sの上層にトンネル磁気抵抗素子TMRが配置され、さらに、トンネル磁気抵抗素子TMRとビット線BLとのコンタクト130bが配置される。また、図16から図18に示したように、トンネル磁気抵抗素子TMRは、ドレイン側コンタクト130dと結合されている。ライトワード線WWLは、ドレイン側コンタクト130dと重ならないので、トンネル磁気抵抗素子TMRと近接して、ビット線BLの上層または下層のいずれにも配置することができる。図20は、実施の形態2に従うMTJメモリセルの第2の配置例を示す概念図である。図20を参照して、同一行に属するメモリセルMCにおいては、ソース側コンタクト130sおよびドレイン側コンタクト130dは、同一側にそれぞれ配置される。一方、1行ごとに、ソース側コンタクト130sおよびドレイン側コンタクト130dは、反転して配置される。このような配置をロウストライプ反転配置とも称する。したがって、ロウストライプ反転配置においては、列方向に隣接する2個のメモリセルによって、1個の繰り返し単位140bが構成される。メモリアレイ10全体において、繰り返し単位140bが連続的に配置されて、メモリセルMCが行列状に配置される。メモリセルサイズは、図19と同様に8F2で示される。図20には、第1行第1列~第2行第2列までのメモリセルMCおよび、これらのメモリセルに対応するリードワード線RWL1,RWL2、ライトワード線WWL1,WWL2およびビット線BL1,BL2が代表的に示される。各メモリセルMCにおける、トンネル磁気抵抗素子TMR、ビット線BLおよびコンタクト130bの配置は、図19と同様であるので詳細な説明は繰り返さない。図20の構成においても、ライトワード線WWLは、トンネル磁気抵抗素子TMRと近接して、ビット線BLの上層または下層のいずれにも配置することができる。図21は、実施の形態2に従うMTJメモリセルの第3の配置例を示す概念図である。図21を参照して、実施の形態2に従う第3の配置例は、図19に示される実施の形態2に従う第1の配置例において、隣接するメモリセル列間で繰り返し単位140aを1/2ピッチハーフピッチ分だけずらした配置に相当する。図21には、第1行~第4行にそれぞれ対応するリードワード線RWL1~RWL4およびライトワード線WWL1~WWL4と、第1列および第2列にそれぞれ対応するおよびビット線BL1,BL2が代表的に示される。このような配置とすることによって、選択されたリードワード線RWLに対応して、1本おきのビット線BLにメモリセルが接続されるので、セルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。折返し型ビット線構成に基づくデータ読出においては、2本のビット線ごとに1対のビット線対が構成されて、同一のビット線対を構成する2本の相補ビット線のそれぞれは、メモリセルと接続および非接続とされる。たとえば、ビット線BL1およびBL2は同一のビット線対を構成し、ビット線BL2はデータ読出時において、ビット線BL1の相補線/BL1として動作する。さらに、ピッチずらしを実行しない図19の場合と比較して各トンネル磁気抵抗素子TMR同士間の距離を長くすることができるので、メモリセル間の磁界干渉を抑制して動作マージンを確保できる。また、トンネル磁気抵抗素子TMRを行方向に沿って交互配置できるので、メモリセル間の行方向ピッチを容易に確保して、メモリアレイをさらに高集積化することができる。ただし、1/2ピッチずらしを行なうことによって、ライトワード線WWLの配置領域は、トンネル磁気抵抗素子TMRと結合されるドレイン側コンタクト130dと重なってしまう。したがって、第3の配置例を実現するには、図18に示したような、ライトワード線WWLがビット線BLよりも上層に配置される構造であることが必要である。図22は、実施の形態2に従うMTJメモリセルの第4の配置例を示す概念図である。図22を参照して、実施の形態2に従う第4の配置例は、図20に示される実施の形態2に従う第2の配置例において、隣接するメモリセル列間で繰り返し単位140bを1/2ピッチハーフピッチ分だけずらした配置に相当する。図22には、第1行第1列~第2行第2列までのメモリセルMCおよび、これらのメモリセルに対応するリードワード線RWL1,RWL2、ライトワード線WWL1,WWL2およびビット線BL1,BL2が代表的に示される。この結果、ピッチずらしを実行しない図20の場合と比較して各トンネル磁気抵抗素子TMR同士間の距離を長くすることができるので、メモリセル間の磁界干渉を抑制して動作マージンを確保できる。また、トンネル磁気抵抗素子TMRを行方向に沿って交互配置できるので、メモリセル間の行方向ピッチを容易に確保して、メモリアレイをさらに高集積化することができる。ただし、1/2ピッチずらしを行なうことによって、ライトワード線WWLの配置領域は、トンネル磁気抵抗素子TMRと結合されるドレイン側コンタクト130dと重なってしまう。したがって、第4の配置例を実現するには、図18に示したような、ライトワード線WWLがビット線BLよりも上層に配置される構造であることが必要である。図23は、実施の形態2に従うMTJメモリセルの第5の配置例を示す概念図である。図23を参照して、実施の形態2に従う第5の配置例は、図20に示される実施の形態2に従う第2の配置例において、隣接するメモリセル列間で繰り返し単位140bを1/4ピッチクォーターピッチ分だけずらした配置に相当する。図23には、一部のメモリセルMCおよび、これらのメモリセルに対応するリードワード線RWL~RWL4、ライトワード線WWL1~WWL3およびビット線BL1~BL4が代表的に示される。このような配置とすることによって、選択されたリードワード線RWLに対応して、1本おきのビット線BLにメモリセルが接続されるので、セルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。たとえば、ビット線BL1およびBL2は同一のビット線対を構成し、ビット線BL2はデータ読出時において、ビット線BL1の相補線/BL1として動作する。また、ビット線BL3およびBL4は同一のビット線対を構成し、ビット線BL4はデータ読出時において、ビット線BL3の相補線/BL3として動作する。[実施の形態2の変形例1]図24は、実施の形態2の変形例1に従うMTJメモリセルの第1の配置例を示す概念図である。図24を参照して、実施の形態2の変形例1に従う第1の構成例においては、列方向に隣接メモリセル間でソース側コンタクト130sが共有される。繰り返し単位140cは、2つのメモリセルMCに対応する。各繰返し単位140cごとに、コンタクト1個分の間隔が設けられるので、メモリセルサイズは、実施の形態2と同様に8F2で設計される。メモリアレイ10において、繰り返し単位140cが連続的に配置されて、メモリセルMCが行列状に配置される。トンネル磁気抵抗素子TMRと結合されるドレイン側コンタクト130dは、各メモリセルごとに配置される。また、ドレイン側コンタクト130dの上層において、トンネル磁気抵抗素子TMRは、コンタクト130bによって対応するビット線BLと接続される。したがって、図24の配置を実現するには、図18に示したような、ライトワード線WWLがビット線BLよりも上層に配置される構造であることが必要である。なお、図16から18に示されるように、ビット線BLとトンネル磁気抵抗素子TMRとの間の距離は、ライトワード線WWLとトンネル磁気抵抗素子TMRとの距離よりも小さいので、同一の電流量を流した場合においても、ビット線BLを流れるデータ書込電流によって生じる磁界の方が、ライトワード線WWLを流れるデータ書込電流によって生じる磁界よりも大きい。したがって、ほぼ同じ強度のデータ書込磁界をトンネル磁気抵抗素子TMRに与えるためには、ビット線BLよりも大きなデータ書込電流をライトワード線WWLに対して流す必要がある。既に説明したように、ビット線BLおよびライトワード線WWLは、電気抵抗値を小さくするために金属配線層に形成されるが、配線に流れる電流密度が過大となると、エレクトロマイグレーション現象に起因する断線や配線間短絡が発生して、動作の信頼性に支障をきたす場合がある。このため、データ書込電流が流れる配線の電流密度を抑制することが望ましい。したがって、図24に示される配置とすることによって、ビット線BLよりもトンネル磁気抵抗素子TMRから遠く、より大きなデータ書込電流を流す必要があるライトワード線WWLの配線幅を少なくともビット線BLよりも広く確保して、その断面積を大きくできる。この結果、ライトワード線WWLの電流密度を抑制して、MRAMデバイスの信頼性を向上させることができる。また、より大きなデータ書込電流を流す必要がある金属配線実施の形態2においてはライトワード線WWLを、エレクトロマイグレーション耐性の高い材料によって形成することも、信頼性の向上に効果がある。たとえば、他の金属配線がアルミ合金Al合金で形成される場合に、エレクトロマイグレーション耐性を考慮する必要のある金属配線を銅Cuによって形成すればよい。図25は、実施の形態2の変形例1に従うMTJメモリセルの第2の配置例を示す概念図である。図25を参照して、実施の形態2の変形例1に従う第2の配置例は、図24に示される配置において、隣接するメモリセル列間で繰り返し単位140cを1/2ピッチハーフピッチ分だけずらした配置に相当する。その他の配置は、図24と同様であるので、詳細な説明は繰り返さない。図25には、一部のメモリセルMCおよび、これらのメモリセルに対応するリードワード線RWL1~RWL4、ライトワード線WWL1,WWL2およびビット線BL,/BLが代表的に示される。このような配置とすることによって、選択されたリードワード線RWLに対応して、1本おきのビット線BLにメモリセルが接続されるので、セルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。たとえば、ビット線BL1およびBL2はビット線対を構成し、ビット線BL2はデータ読出時において、ビット線BL1の相補線/BL1として動作する。図26は、実施の形態2の変形例1に従うMTJメモリセルの第3の配置例を示す概念図である。図26を参照して、実施の形態2の変形例1に従う第3の配置例は、図24に示される配置において、隣接するメモリセル列間で繰り返し単位140cを1/4ピッチクォーターピッチ分だけずらした配置に相当する。ライトワード線WWLとリードワード線RWLは、図23の構成と同様に、交互配置される。図26には、一部のリードワード線RWL1~RWL4、ライトワード線WWL1~WWL3およびビット線BL1~BL4と、これらの信号線と対応するメモリセルとが代表的に示される。このような配置とすることによって、図25の配置と同様に、セルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。たとえば、ビット線BL1およびBL3は1つのビット線対を構成し、ビット線BL3はデータ読出時において、ビット線BL1の相補線/BL1として動作する。同様に、ビット線BL2およびBL4は他の1つのビット線対を構成し、ビット線BL4はデータ読出時において、ビット線BL2の相補線/BL2として動作する。さらに、ピッチずらしを実行しない図24の配置と比較して、各トンネル磁気抵抗素子TMR同士間の距離を長くすることができるので、メモリセル間の磁界干渉を抑制して動作マージンを確保できる。また、トンネル磁気抵抗素子TMRを行方向に沿って交互配置できるので、メモリセル間の行方向ピッチを容易に確保して、メモリアレイをさらに高集積化することができる。[実施の形態2の変形例2]図27は、実施の形態2の変形例2に従うMTJメモリセルの第1の配置例を示す概念図である。図27を参照して、同一列に属するメモリセルMCにおいては、ソース側コンタクト130sおよびドレイン側コンタクト130dは、同一側にそれぞれ配置される。一方、1列ごとすなわちビット線ごとに、ソース側コンタクト130sおよびドレイン側コンタクト130dは、互いに反転して配置される。したがって、行方向に隣接する2個のメモリセルによって、1個の繰り返し単位140dが構成される。メモリアレイ10全体において、繰り返し単位140dが連続的に配置されて、メモリセルMCが行列状に配置される。メモリセルサイズは、図19と同様に8F2で示される。各メモリセルにおいて、トンネル磁気抵抗素子TMRは、ソース側コンタクト130sの上層側において、コンタクト130bを介して対応するビット線BLと接続される。各ライトワード線WWLは、トンネル磁気抵抗素子TMRと結合されるドレイン側コンタクト130dと重なる領域に配置されるので、図18に示される構造のように、ライトワード線WWLはビット線BLよりも上層に配置される必要がある。図27には、リードワード線RWL1,RWL2、ライトワード線WWL1~4およびビット線BL1,BL2が代表的に示される。このような配置とすることによって、図19、20等の場合と比較して各トンネル磁気抵抗素子TMR同士間の距離を長くすることができるので、メモリセル間の磁界干渉を抑制して動作マージンを確保できる。また、トンネル磁気抵抗素子TMRを行方向に沿って交互配置できるので、メモリセル間の行方向ピッチを容易に確保して、メモリアレイをさらに高集積化することができる。さらに、選択されたライトワード線WWLに対応して、1本おきのビット線BLにメモリセルが接続されるので、セルサイズを増加させることなく折返し型ビット線構成に基づくデータ書込に適したメモリセル配置を実行できる。折返し型ビット線構成に基づくデータ書込においては、2本のビット線ごとに1対のビット線対が構成されて、同一のビット線対を構成する2本の相補ビット線には、互いに逆方向のデータ書込電流が流される。2本の相補ビット線の一端同士を電気的に結合し、さらに、2本の相補ビット線の他端を異なる電圧とそれぞれ結合することによって、データ書込電流のシンク部分を特に設けることなく、データ書込電流を効率的に供給することができる。たとえば、ビット線BL1およびBL2はビット線対を構成し、ビット線BL2はデータ書込時において、ビット線BL1WBL1の相補線/WBL1として動作する。図28は、実施の形態2の変形例2に従うMTJメモリセルの第2の配置例を示す概念図である。図28を参照して、実施の形態2の変形例2に従う第2の配置例においては、折返し型ビット線構成に基づくデータ書込は実行されず、各ビット線BLごとにデータ書込が実行される点が、図27に示される第1の構成例の場合と異なる。その他の構成は、図27と同様であるので、詳細な説明は繰り返さない。したがって、ライトワード線WWLは、図24および図25の場合と同様に、配線幅を確保して配置できる。この結果、ライトワード線WWLの電流密度を抑制して、MRAMデバイスの信頼性を向上できる。図29は、実施の形態2の変形例2に従うMTJメモリセルの第3の配置例を示す概念図である。図29を参照して、実施の形態2の変形例2に従う第3の配置例は、図27に示される配置において、各繰り返し単位140dにおいてメモリセル列ごとの配置を1/2ピッチハーフピッチ分だけずらした配置に相当する。ライトワード線WWLは、トンネル磁気抵抗素子TMRと結合されるドレイン側コンタクト130dと重ならないので、ライトワード線WWLはビット線BLの上層もしくは下層のいずれにも配置できる。その他の配置は、図27と同様であるので、詳細な説明は繰り返さない。図29には、リードワード線RWL1~RWL4、ライトワード線WWL1~WWL3およびビット線BL1,BL2が代表的に示される。このような配置とすることによって、選択されたリードワード線RWLに対応して、1本おきのビット線BLにメモリセルが接続されるので、セルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。たとえば、ビット線BL1およびBL2はビット線対を構成し、ビット線BL2はデータ読出時において、ビット線BL1の相補線/BL1として動作する。図30は、実施の形態2の変形例2に従うMTJメモリセルの第4の配置例を示す概念図である。図30を参照して、実施の形態2の変形例2に従う第4の配置例においては、図27に示される配置と、ロウストライプ反転配置とが組合される。したがって、2行×2列分の隣接する4個のメモリセルによって、1個の繰り返し単位140eが構成される。メモリアレイ10全体において、繰り返し単位140eが連続的に配置されて、メモリセルMCが行列状に配置される。メモリセルサイズは、図27と同様に8F2で設計される。各ライトワード線WWLは、トンネル磁気抵抗素子TMRと結合されるドレイン側コンタクト130dと重なる領域に配置されるので、図18に示される構造のように、ライトワード線WWLはビット線BLよりも上層に配置される必要がある。図30には、リードワード線RWL1,RWL2、ライトワード線WWL1~WWL4およびビット線BL1,BL2が代表的に示される。このような配置としても、図27に示す配置と同様に、セルサイズを増加させることなく、折返し型ビット線構成に基づくデータ書込に適したメモリセル配置を実行できる。また、トンネル磁気抵抗素子TMRを行方向に沿って交互配置できるので、メモリセル間の行方向ピッチを容易に確保して、メモリアレイをさらに高集積化することができる。なお、図30に示される配置においても、図28の場合と同様に、折返し型ビット線構成に基づくデータ書込を実行せずに、ライトワード線WWLの配線幅を確保して配置することも可能である。図31は、実施の形態2の変形例2に従うMTJメモリセルの第5の配置例を示す概念図である。図31を参照して、実施の形態2の変形例2に従う第5の配置例は、図30に示される配置において、各繰り返し単位140eにおいてメモリセル列ごとの配置を1/4ピッチクォーターピッチ分だけずらした配置に相当する。各ライトワード線WWLは、図30と同様に、ビット線BLよりも上層に配置される必要がある。図31には、第1行第1列~第4行第2列までのメモリセルMCおよび、これらのメモリセルに対応するリードワード線RWL1~RWL4、ライトワード線WWL1~WWL4およびビット線BL1,BL2が代表的に示される。このような配置とすることによって、選択されたリードワード線RWLに対応して、1本おきのビット線BLにメモリセルが接続されるので、セルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。たとえば、ビット線BL1およびBL2はビット線対を構成し、ビット線BL2はデータ読出時において、ビット線BL1の相補線/BL1として動作する。[実施の形態2の変形例3]図32は、実施の形態2の変形例3に従うMTJメモリセルの第1の配置例を示す概念図である。図32を参照して、実施の形態2の変形例3に従う第1の構成例においては、列方向に隣接メモリセル間でソース側コンタクト130sが共有される。さらに、繰り返し単位140fにかかわらずソース側コンタクト130sおよびドレイン側コンタクト130dの各々は、等間隔で配置されるので、各メモリセルMCのメモリセルサイズは、6F2で設計される。繰り返し単位140fは、同一のソース側コンタクト130sを共有する2個のメモリセルMCに対応する。メモリアレイ10において、繰り返し単位140fが連続的に配置されて、メモリセルMCが行列状に配置される。この結果、折返し型ビット線構成に基づくデータ書込もしくはデータ読出を実行することはできないものの、メモリアレイをさらに高集積化してMRAMデバイスの小面積化を図ることができる。トンネル磁気抵抗素子TMRと結合されるドレイン側コンタクト130dは、各メモリセルごとに配置される。また、ドレイン側コンタクト130dの上層において、トンネル磁気抵抗素子TMRは、コンタクト130bによって対応するビット線BLと接続される。したがって、図32の配置を実現するには、図18に示したような、ライトワード線WWLがビット線BLよりも上層に配置される構造であることが必要である。さらに、ビット線BLよりもトンネル磁気抵抗素子TMRから遠く、より大きなデータ書込電流を流す必要があるライトワード線WWLの配線幅を確保して、その断面積を大きくできる。この結果、ライトワード線WWLの電流密度を抑制して、MRAMデバイスの信頼性を向上させることができる。図33は、実施の形態2の変形例3に従うMTJメモリセルの第2の配置例を示す概念図である。図33を参照して、実施の形態2の変形例3に従う第2の配置例は、図32に示される配置において、隣接するメモリセル列間で繰り返し単位140fを1/2ピッチハーフピッチ分だけずらした配置に相当する。その他の配置については、図32と同様であるので詳細な説明は繰り返さない。このような配置とすることにより、トンネル磁気抵抗素子TMRを行方向に沿って交互配置できる。したがって、図32に示される配置による効果に加えて、メモリセル間における行方向ピッチを容易に確保して、メモリアレイをさらに高集積化することができる。図34は、実施の形態2の変形例3に従うMTJメモリセルの第3の配置例を示す概念図である。図34を参照して、実施の形態2の変形例3に従う第3の配置例は、図32に示される配置において、隣接するメモリセル列間で繰り返し単位140fを1/4ピッチクォーターピッチ分だけずらした配置に相当する。その他の配置については、図32と同様であるので詳細な説明は繰り返さない。この結果、図32に示される配置による効果に加えて、ライトワード線WWLの電流密度をさらに抑制して、MRAMデバイスの信頼性をさらに向上させることができる。[実施の形態3]実施の形態3においては、データ読出において、読出参照電圧を正確に設定するための構成について説明する。図35は、本発明の薄膜磁性体記憶装置におけるデータ読出を説明する概念図である。図35を参照して、メモリセルMC1およびMC2は、0および1の記憶データをそれぞれ保持しているものとする。メモリセルMC1およびMC2は、ビット線BLに接続される。一方、ビット線BLとビット線対を構成するビット線/BLは、ダミーメモリセルDMCと結合される。データ読出時において、データ読出回路50r中の電流供給回路51によって、一定のセンス電流データ読出電流Isがこれらのメモリセルに対して供給される。同様に、ダミーメモリセルDMCに対しても、たとえば共通のセンス電流Isが供給される。すでに説明したように、記憶データ1および0をそれぞれ保持するメモリセルにおけるトンネル磁気抵抗素子TMRの電気抵抗値は、RhおよびRlでそれぞれ示される。ここで、RhとRlとの差、すなわち記憶データのレベルの違いに応じてトンネル磁気抵抗素子TMRに生じる電気抵抗値の差をΔRで示すこととする。一般的に、ΔRは、Rlの10~40程度に設計される。記憶データ0を保持するメモリセルMC1がデータ読出の対象に選択された場合においては、リードワード線RWLaが活性化されて、メモリセルMC1内のアクセストランジスタATRがオンする。この結果、トンネル磁気抵抗素子TMRを含むセンス電流Isの経路が、電流供給回路51と接地電圧Vssとの間に形成される。この結果、ビット線BLによってデータ読出回路50rに伝達される読出電圧は、VL=IsRに落ち着く。ここで、電気抵抗値Rには、メモリセルMC1中のトンネル磁気抵抗素子TMRの電気抵抗値Rl、アクセストランジスタATRのチャネル抵抗およびビット線BL等の配線抵抗等が含まれる。一方、記憶データ1を保持するメモリセルMC2がデータ読出の対象に選択された場合においては、リードワード線RWLbが活性化されてメモリセルMC2に対して同様にセンス電流Isの経路が形成される。この結果、読出電圧は、VLよりも高いVH=IsRΔRに落ち着く。メモリセルと接続されたビット線図35におけるBLと、ダミーメモリセルと接続されたビット線図35における/BLとの間の電圧差を検知増幅することによって、データ読出は実行される。したがって、ダミーメモリセルを用いて生成される読出参照電圧Vrefを、読出電圧VHおよびVLの中間値、すなわちVHVL/2の近傍に正確に設定する必要がある。たとえば、ダミーメモリセルDMCを、トンネル磁気抵抗素子TMRの電気抵抗値RhおよびRlを考慮した電気抵抗値Rmたとえば、Rm=RhRl/2の抵抗素子で構成すれば、共通のセンス電流Isを流すことによって、適切な読出参照電圧Vrefを生成することができる。しかしながら、このような構成とすれば、読出参照電圧Vrefは、ダミーメモリセルにおける電気抵抗値Rmの製造ばらつきに応じて変化してしまう。また、読出参照電圧Vrefの適正なレベルは、データ読出対象となるメモリセルMCの製造ばらつきによっても変化する。この結果、製造ばらつきを許容して、データ読出時の信号マージンを確保することが困難になるおそれがある。図36は、実施の形態3に従うダミーメモリセルの第1の構成例を示す回路図である。図36を参照して、実施の形態3の第1の構成例に従うダミーメモリセルDCPは、並列に配置された2個のセルユニットCU0およびCU1を備える。セルユニットCU0およびCU1の各々は、メモリセルMCと同様の構成を有し、ビット線BLと接地電圧Vssとの間に直列に結合された、トンネル磁気抵抗素子TMRおよびアクセストランジスタATRを含む。セルユニットCU0およびCU1にそれぞれ含まれるアクセストランジスタATRのゲートは、同時に活性化もしくは非活性化されるダミーリードワード線DRWLおよびDRWL ́とそれぞれ接続される。セルユニットCU0およびCU1に対しては、異なる記憶データ0および1がそれぞれ書込まれる。ダミーメモリセルDCPに対しては、データ読出時において、電流供給回路52からメモリセルMCに供給されるセンス電流Isの2倍、すなわち2Isの一定電流が供給される。ダミーリードワード線DRWL,DRWL ́は、データ読出時において、共に活性化される。したがって、データ読出時において、記憶データ0および1をそれぞれ保持する2個のセルユニットCU0およびCU1が、読出参照電圧Vrefを伝達するためのビット線BLと接地電圧Vssとの間に並列に接続される。この結果、ダミーメモリセルDCPによって生じる読出参照電圧Vrefは、下記のようになる。Vref=2Is1/1/R1/RΔR=2IsRΔR/2ΔR/R≒VLVH/2...1同一のメモリアレイ上に同一の製造条件に基づいて作製される、メモリセルMCと、ダミーメモリセルDCPを構成するセルユニットCU0およびCU1とのそれぞれにおいて、トンネル磁気抵抗素子TMRの特性は同様なものとなる可能性が高いので、ダミーメモリセルDCPは、上記1式に示すように、読出参照電圧Vrefを読出電圧VHおよびVLの間の値に、製造ばらつきを許容して確実に設定することができる。図37は、実施の形態3に従うダミーメモリセルの第2の構成例を示す回路図である。図37を参照して、実施の形態3の第2の構成例に従うダミーメモリセルDCSは、直列に配置された2個のセルユニットCU0およびCU1を備える。セルユニットCU0およびCU1の各々は、メモリセルMCと同様の構成を有する。セルユニットCU0およびCU1にそれぞれ含まれるアクセストランジスタATRのゲートは、共通のダミーリードワード線DRWLと接続される。セルユニットCU0およびCU1に対しては、異なる記憶データ0および1がそれぞれ書込まれる。ダミーメモリセルに対するデータ書込は、並列ダミーセルDCPの場合と同様に実行することができる。ダミーメモリセルDCSに対しては、データ読出時において、電流供給回路52からメモリセルMCに供給されるセンス電流Isの半分、すなわちIs/2の一定電流が供給される。ダミーリードワード線DRWLは、データ読出時において、活性化される。したがって、データ読出時において、記憶データ0および1をそれぞれ保持する2個のセルユニットCU0およびCU1が、読出参照電圧Vrefを伝達するためのビット線BLと接地電圧Vssとの間に直列に接続される。この結果、ダミーメモリセルDCSによって生じる読出参照電圧Vrefは、下記のようになる。Vref≒Is/2RRΔR=IsRΔR/2=VLVH/2...2既に説明したように、メモリセルMCと、ダミーメモリセルDCSを構成するセルユニットCU0およびCU1とのそれぞれにおいて、トンネル磁気抵抗素子TMRの特性は同様になると期待されるので、上記2式に示すように、ダミーメモリセルDCSは、読出参照電圧Vrefを、読出電圧VHおよびVLの間の値に製造ばらつきを許容して確実に設定することができる。また、ダミーメモリセルDCSは、図36に示したダミーメモリセルDCPと比較してデータ読出時における消費電流が小さい。なお、以下において、図36に示したダミーメモリセルDCPを並列ダミーセルDCPとも称し、図37に示したダミーメモリセルDCSを直列ダミーセルDCSとも称する。[実施の形態3の変形例1]以下においては、実施の形態3に従うダミーメモリセルを配置したメモリアレイ構成のバリエーションについて説明する。図38は、実施の形態3の変形例1に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。図38を参照して、メモリアレイ10には、行列状に配置される複数のメモリセルMCと、2つのダミー行を形成するように配置される複数のダミーメモリセルとが配置される。ダミーメモリセルとしては、図36に示した並列ダミーセルDCPが適用される。全てを図示しないが、メモリアレイ10には、メモリセルMCがn行×m列n,m:自然数に配列されるものとする。各並列ダミーセルDCPは、並列に配置された2個のセルユニットCUを含む。各セルユニットの構成は、メモリセルMCと同様である。このように、並列ダミーセルDCPは、メモリアレイ10において行列状に配置されるメモリセルMCをセルユニットとして用いて構成することができる。したがって、メモリアレイ10におけるメモリセルMCの行数を増やすだけで、製造工程の複雑化を招くことなくダミーメモリセルを容易に配置できる。メモリアレイ10上において、メモリセルMCの行にそれぞれ対応して、リードワード線RWLおよびライトワード線WWL図示せずが配置される。さらに、メモリセルMCの列にそれぞれ対応して、ビット線対BLPが配置される。各ビット線対BLPは、相補のビット線BLおよび/BLから構成される。全ての図示は省略するが、メモリアレイ10全体においては、リードワード線RWL1~RWLn,ライトワード線WWL1~WWLn、ビット線対BLP1~BLPm、およびビット線BL1~BLm,/BL1~/BLmが配置されている。図38においては、メモリセルMCの第1および第2行にそれぞれ対応するリードワード線RWL1およびRWL2と、第1および第2列にそれぞれ対応するビット線対BLP1およびBLP2とが代表的に示される。ビット線対BLP1は、ビット線BL1および/BL1から構成され、ビット線対BLP2は、ビット線BL2および/BL2から構成されている。なお、以下においては、ライトワード線、リードワード線、ビット線およびビット線対を総括的に表現する場合には、符号WWL、RWL、BL/BLおよびBLPをそれぞれ用いて表記することとし、特定のライトワード線、リードワード線およびビット線を示す場合には、これらの符号に添字を付してRWL1,WWL1、BL1/BL1、BLP1のように表記するものとする。メモリセルMCは、1行ごとにビット線BLおよび/BLのいずれか一方ずつと結合される。たとえば、第1列に属するメモリセルMCについて説明すれば、第1行目のメモリセルは、ビット線BL1と結合され、第2行目のメモリセルは、ビット線/BL1と結合される。以下同様に、メモリセルMCの各々は、奇数行においてビット線対の一方ずつBL1~BLmと接続され、偶数行においてビット線対の他方ずつの/BL1~/BLmと接続される。この結果、リードワード線RWLが行選択結果に応じて選択的に活性化されると、ビット線対の一方ずつBL1~BLmおよびビット線対の他方ずつ/BL1~/BLmのいずれかが、メモリセルMCと結合される。2行に渡って配置される複数の並列ダミーセルDCPは、ビット線BL1~BLm,/BL1~/BLmとそれぞれと結合される。各並列ダミーセルDCPは、ダミーリードワード線DRWL1およびDRWL2のいずれか一方によって選択される。ダミーリードワード線DRWL1によって選択される並列ダミーセルは、ビット線/BL1~/BLmとそれぞれ結合される。一方、ダミーリードワード線DRWL2によって選択される残りの並列ダミーセルは、ビット線BL1~BLmとそれぞれ結合される。ダミーリードワード線DRWL1およびDRWL2は、各ビット線対の一方BLおよび各ビット線対の他方/BLのうち、選択されたメモリセル行に属するメモリセルMCと非接続となった一方を並列ダミーセルDCPとそれぞれ結合するように選択的に活性化される。この結果、各ビット線対の一方ずつBL1~BLmおよび各ビット線対の他方ずつ/BL1~/BLmは、選択されたメモリセル行に対応する複数のメモリセルMCおよび複数の並列ダミーセルとの一方ずつとそれぞれ結合される。列デコーダ25は、コラムアドレスCAのデコード結果に応じて、メモリセル列に対応してそれぞれ設けられるコラム選択線CSL1~CSLmのうちの1本を選択状態Hレベルに活性化する。次に、読出/書込制御回路50に含まれるコラム選択ゲートの構成について説明する。コラム選択ゲートCSG1,CSG2,...は、メモリセル列に対応してそれぞれ配置される。複数のコラム選択ゲートのうちのいずれか1個は、列デコーダ25の列選択結果に応じてオン状態となり、データバス対DBPを構成するデータバスDBおよび/DBを、対応するビット線BLおよび/BLとそれぞれ結合する。たとえば、コラム選択ゲートCSG1は、データバスDBとビット線BL1との間に結合されるトランジスタスイッチと、データバス/DBとビット線/BL1との間に電気的に結合されるトランジスタスイッチとを有する。これらのトランジスタスイッチは、コラム選択線CSL1の電圧レベルに応じてオン/オフする。すなわち、コラム選択線CSL1が選択状態Hレベルに活性化された場合には、コラム選択ゲートCSG1は、データバスDBおよび/DBをビット線BL1および/BL1とそれぞれ電気的に結合する。その他のメモリセル列に対応してそれぞれ設けられるコラム選択ゲートも同様の構成を有する。読出/書込制御回路60は、メモリアレイ10を挟んでコラム選択ゲートCSG1~CSGmと反対側に配置される。読出/書込制御回路60は、ビット線イコライズ信号BLEQに応じてオン/オフされるビット線接続トランジスタ62-1,62-2,...を有する。ビット線接続トランジスタは、メモリセル列にそれぞれ対応して設けられる。たとえば、ビット線接続トランジスタ62-1は、第1番目のメモリセル列に対応して設けられ、ビット線イコライズ信号BLEQの活性化Hレベルに応答して、ビット線BL1と/BL1とを電気的に結合する。その他のメモリセル列に対応してそれぞれ設けられるビット線接続トランジスタも同様に、ビット線イコライズ信号BLEQの活性化に応答して、対応するメモリセル列において、ビット線対を構成するビット線BLおよび/BLの間を電気的に結合する。以下においては、ビット線接続トランジスタ62-1~62-mを総称して、単にビット線接続トランジスタ62とも表記する。ビット線イコライズ信号BLEQは、コントロール回路5によって生成される。ビット線イコライズ信号BLEQは、MRAMデバイス1のスタンバイ期間、MRAMデバイス1のアクティブ期間のうちメモリアレイ10が非選択状態である場合およびアクティブ期間内でデータ書込動作時において、折返し型で設けられるビット線対を構成するビット線BLおよび/BLを各メモリセル列において接続するために、Hレベルに活性化される。一方、MRAMデバイスのアクティブ期間におけるデータ読出動作時においては、ビット線イコライズ信号BLEQはLレベルに非活性化される。これに応答して、各メモリセル列において、ビット線対を構成するビット線BLおよび/BLの間は非接続とされる。また、図示しないプリチャージ回路によって、データ読出前の所定タイミングにおいて、ビット線BL,/BLの各々は、所定のプリチャージ電圧に設定される。図39は、並列ダミーセルに対するデータ書込を説明する概念図である。図39には、ビット線対BLP1に対応して設けられる2個の並列ダミーセルDCPに対するデータ書込が代表的に示される。図39を参照して、ビット線BL1と接続される並列ダミーセルDCPは、セルユニットCU1およびCU2を含む。同様に、ビット線/BL1と接続される並列ダミーセルDCPは、セルユニットCU3およびCU4を含む。ビット線BL,/BLと交差する方向、すなわち行方向に沿って、ダミーライトワード線DWWL1およびDWWL2が配置される。ダミーライトワード線DWWL1およびDWWL2は、2行に渡って配置される複数の並列ダミーセルDCPの各々において、セルユニットの一方ずつとそれぞれ対応付けられる。データ書込時においては、ビット線接続トランジスタ62-1がオンするので、ビット線対BLP1に供給されるデータ書込電流は、ビット線BL1および/BL1を往復電流として流れる。まず、図中に実線の矢印で表記するように、ダミーライトワード線DWWL1を活性化してデータ書込電流Ipを流すとともに、ビット線対BLP1にデータ書込電流Iwを流す。これにより、セルユニットCU1およびCU3に対して、それぞれ異なるレベルの記憶データが書込まれる。ここでは、セルユニットCU1に対して1、セルユニットCU3に対して0が書込まれるものとする。次に、図中に点線の矢印で表記するように、ダミーライトワード線DWWL2を活性化してデータ書込電流Ipを流すとともに、先程とは反対方向のデータ書込電流-Iwをビット線対BLP1に流す。これにより、セルユニットCU2およびCU4に対して、セルユニットCU1およびCU3とそれぞれ異なるレベルの記憶データを書込むことができる。すなわち、セルユニットCU2に対して0、セルユニットCU4に対して1が書込まれる。他のビット線対に対応する並列ダミーセルDCPに対しても、同様のデータ書込が並列に実行される。この結果、2つの書込サイクルによって、各並列ダミーセルDCPを構成する2個のセルユニットのそれぞれに、1および0の記憶データを書込むことができる。ダミーメモリセルに対するデータ書込は、MRAMデバイスの電源投入時における初期化シーケンスの一環として実行することも、MRAMデバイスの動作中において周期的に行なうこともできる。たとえば、メモリアクセス毎に各サイクルにおいて、ダミーメモリセルに対するデータ書込を実行する構成としてもよい。再び図38を参照して、データ読出回路50rは、データ読出時において読出データDOUTを出力する。データ読出回路50rは、電源電圧Vccを受けて内部ノードNs1およびNs2に、一定電流Isおよび2Isをそれぞれ供給するための電流供給回路51および52と、内部ノードNs1およびNs2の間の電圧差を増幅して読出データDOUTを出力する増幅器53と、内部ノードNs1およびNs2の一方をデータバスDBと接続するためのスイッチ54と、内部ノードNs1およびNs2の他方をデータバス/DBと接続するためのスイッチ55とを有する。スイッチ54およびスイッチ55は、行選択信号RA0に基づいて、互いに相補的な選択を実行する。行選択信号RA0は、選択されたメモリセル行が、奇数行および偶数行のいずれであるかを示す1ビットの信号である。具体的には、奇数行が選択された場合には、スイッチ54は、内部ノードNs1とデータバスDBとを接続し、スイッチ55は、内部ノードNs2とデータバス/DBとを接続する。反対に、偶数行が選択された場合には、スイッチ54は、内部ノードNs2とデータバスDBとを接続し、スイッチ55は、内部ノードNs1とデータバス/DBとを接続する。この結果、列選択結果に対応するビット線対において、メモリセルMCと接続されたビット線にはセンス電流Isが供給され、並列ダミーセルと接続されたビット線には、センス電流の2倍の2Isが供給される。これにより、内部ノードNs1には、選択されたメモリセルMCの記憶データに応じた読出電圧VHもしくはVLが生成される。一方、内部ノードNs2には、図36で説明したように並列ダミーセルによって読出参照電圧Vrefが生成される。増幅器53によって、内部ノードNs1およびNs2の電圧差、すなわち読出電圧VHもしくはVLと読出参照電圧Vrefとの電圧差を検知増幅することによって、選択されたメモリセルの記憶データに応じた読出データDOUTが生成される。このようにして、製造ばらつきを許容して読出電圧VHおよびVLの間の値に確実に設定された読出参照電圧Vrefを用いて、折返し型ビット線構成に基づいた信号マージンの大きいデータ読出を実行できる。[実施の形態3の変形例2]実施の形態3の変形例2においては、開放型ビット線構成において、並列ダミーセルDCPを適用したメモリアレイが示される。図40は、実施の形態3の変形例2に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。図40を参照して、メモリアレイは、行方向に沿って2つのメモリマットMTaおよびMTbに分割される。メモリマットMTaおよびMTbの各々において、メモリセルの行にそれぞれ対応してリードワード線RWLおよびライトワード線WWL図示せずが配置され、メモリセル列にそれぞれ対応してビット線が配置される。メモリマットMTaおよびMTbの各々には、同数ずつのビット線がいわゆる開放型ビット線構成に基づいて配置される。図40においては、一方のメモリマットMTaに配置されるビット線をBL1,BL2,...と表記し、他方のメモリマットMTbに配置されるビット線を/BL1,/BL2,...と表記する。メモリセルMCは、各メモリセル行においてビット線BLの各々と結合される。図40においては、メモリセルMCの第1および第2行にそれぞれ対応するリードワード線RWL1a,RWL2aおよびRWL1b,RWL2bと、第1および第2列にそれぞれ対応するビット線BL1,/BL1およびBL2,/BL2とが代表的に示される。また、図示しないプリチャージ回路によって、データ読出前の所定タイミングにおいて、ビット線BL,/BLの各々は、所定のプリチャージ電圧に設定される。メモリマットMTaおよびMTbの各々において、1つのダミー行を形成するように配置される複数のダミーメモリセルとが配置される。ダミーメモリセルとしては、図36に示した並列ダミーセルDCPが適用される。メモリマットMTaに配置される複数の並列ダミーセルDCPは、ビット線BL1,BL2,...とそれぞれと結合される。メモリマットMTbに配置される複数の並列ダミーセルDCPは、ビット線/BL1,/BL2,...とそれぞれと結合される。メモリマットMTaに配置される並列ダミーセルDCPの各々は、ダミーリードワード線DRWLaによって選択される。一方、メモリマットMTbに配置される並列ダミーセルDCPの各々は、ダミーリードワード線DRWLbによって選択される。ダミーリードワード線DRWLaおよびDRWLbは、データ読出対象のメモリセルが含まれていない、非選択のメモリマットにおいて活性化される。一方、データ読出対象のメモリセルが含まれている、選択されたメモリマットにおいては、行選択結果に対応するリードワード線RWLが活性化される。この結果、選択されたメモリマットにおいて、ビット線はメモリセルMCと接続され、非選択のメモリマットにおいて、ビット線は並列ダミーセルDCPと接続される。次に、並列ダミーセルDCPに対するデータ書込を説明する。メモリマットMTaおよびMTbの各々において、各並列ダミーセルDCPを構成するセルユニットの一方ずつとそれぞれ対応付けられるように、2本のダミーライトワード線が、ビット線BL,/BLと交差する方向、すなわち行方向に沿って配置される。メモリマットMTaには、ダミーライトワード線DWWLa1およびDWWLa2が配置され、メモリマットMTbには、ダミーライトワード線DWWLb1およびDWWLb2が配置される。まず、ダミーライトワード線DWWLa1およびDWWLb1を活性化してデータ書込電流Ipを流すとともに、各ビット線BL,/BLにデータ書込電流を流すことにより、各並列ダミーセルDCPを構成するセルユニットの一方ずつに同一レベルの記憶データたとえば1が書込まれる。次に、ダミーライトワード線DWWLa2およびDWWLb2を活性化してデータ書込電流Ipを流すとともに、先程とは反対方向のデータ書込電流を各ビット線BL,/BLに流すことによって、各並列ダミーセルDCPを構成するセルユニットの残りの一方ずつに先程とは異なるレベルの記憶データたとえば0を書込むことができる。この結果、2つの書込サイクルによって、各並列ダミーセルDCPを構成する2個のセルユニットのそれぞれに、1および0の記憶データを書込むことができる。ダミーメモリセルに対するデータ書込の実行タイミングについてはは、実施の形態3の変形例1と同様とすればよい。コラム選択ゲートは、メモリマットMTaおよびMTbの各々において、メモリセル列に対応してそれぞれ配置される。メモリマットMTaに配置されたコラム選択ゲートCSG1a,CSG2a,...は、ビット線BL1,BL2,...をデータバスDBとそれぞれ結合する。一方、メモリマットMTbに配置されたコラム選択ゲートはCSG1b,CSG2b,...、ビッ線/BL1,/BL2,...をデータバス/DBとそれぞれ結合する。メモリマットMTaおよびMTbにそれぞれ配置される、同一のメモリセル列に対応する2個のコラム選択ゲートは、列デコーダ25の列選択結果に応じて、共通にオンオフする。したがって、列選択結果に応じたビット線BLおよび/BLが、データバスDBおよび/DBとそれぞれ接続される。この結果、メモリマットMTaが選択される場合には、データバスDBは選択メモリセルと接続され、データバス/DBは並列ダミーセルDCPと接続される。反対に、メモリマットMTbが選択される場合には、データバス/DBは選択メモリセルと接続され、データバスDBは並列ダミーセルDCPと接続される。データ読出回路50rは、図38に示したのと同様の構成を有し、電流供給回路51および52と、増幅器53と、スイッチ54およびスイッチ55とを有する。図40においては、スイッチ54およびスイッチ55は、メモリマット選択信号MT0に基づいて、互いに相補的な選択を実行する。メモリマット選択信号MT0は、メモリマットMTaおよびMTbのいずれが選択されているかを示す1ビットの信号である。具体的には、メモリマットMTaが選択された場合には、スイッチ54は、内部ノードNs1とデータバスDBとを接続し、スイッチ55は、内部ノードNs2とデータバス/DBとを接続する。反対に、メモリマットMTbが選択された場合には、スイッチ54は、内部ノードNs2とデータバスDBとを接続し、スイッチ55は、内部ノードNs1とデータバス/DBとを接続する。この結果、選択されたメモリマットにおいて、メモリセルMCと接続されたビット線に対してセンス電流Isが供給される。一方、非選択のメモリマットにおいて、並列ダミーセルと接続されたビット線にセンス電流の2倍の2Isが供給される。これにより、内部ノードNs1には、選択されたメモリセルMCの記憶データに応じた読出電圧VHもしくはVLが生成される。一方、内部ノードNs2には、図36で説明したように並列ダミーセルによって読出参照電圧Vrefが生成される。したがって、実施の形態3の変形例1と同様に、製造ばらつきを許容して読出電圧VHおよびVLの間の値に確実に設定された読出参照電圧Vrefを用いて、読出電圧VHもしくはVLと読出参照電圧Vrefとの電圧差を検知増幅することによって、信号マージンの大きいデータ読出を実行できる。[実施の形態3の変形例3]図41は、実施の形態3の変形例3に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。図41を参照して、実施の形態3の変形例3に従う構成においては、図38に示される実施の形態3の変形例1に従う構成と比較して、並列ダミーセルDCPに代えて、図37に示される直列ダミーセルDCSが配置される点が異なる。さらに、データ読出時において電流供給回路52からダミーメモリセルに供給される電流量が、メモリセルMCに対して供給されるセンス電流Isの半分、すなわちIs/2に設定される。データ読出に関連するその他の部分の構成は、図38と同様であるので、詳細な説明は繰り返さない。図42は、直列ダミーセルDCSに対するデータ書込を説明する概念図である。図42には、ビット線対BLP1に対応して設けられる2個の直列ダミーセルDCSに対するデータ書込が代表的に示される。図42を参照して、ビット線BL1と接続される直列ダミーセルDCSは、セルユニットCU1およびCU2を含む。同様に、ビット線/BL1と接続される直列ダミーセルDCSは、セルユニットCU3およびCU4を含む。ビット線BL,/BLと交差する方向、すなわち行方向に沿って、ダミーライトワード線DWWL1およびDWWL2が配置される。ダミーライトワード線DWWL1およびDWWL2は、直列ダミーセルDCSの行にそれぞれ対応して設けられる。データ書込時においては、ビット線接続トランジスタ62-1がオンするので、ビット線対BLP1に供給されるデータ書込電流は、ビット線BL1および/BL1を往復電流として流れる。ダミーライトワード線DWWL1を活性化してデータ書込電流Ipを流すとともに、ビット線対BLP1にデータ書込電流Iwを流すことにより、セルユニットCU1およびCU2に対して、それぞれ異なるレベルの記憶データが書込まれる。ここでは、セルユニットCU1に対して1、セルユニットCU2に対して0が書込まれるものとする。同様に、ダミーライトワード線DWWL2を活性化してデータ書込電流Ipを流すとともに、データ書込電流Iwをビット線対BLP1に流すことによって、セルユニットCU3およびCU4に対して、それぞれ異なるレベルの記憶データを書込むことができる。他のビット線対に対応する直列ダミーセルDCSに対しても、同様のデータ書込が並列に実行される。この結果、各直列ダミーセルDCSを構成する2個のセルユニットのそれぞれに、1および0の記憶データを書込むことができる。なお、ダミーライトワード線DWWL1およびDWWL2を同時に活性化すれば、1つの書込サイクルによって、各直列ダミーセルに対するデータ書込を実行することができる。ダミーメモリセルに対するデータ書込タイミングについては、すでに述べたとおりであるので、説明は繰り返さない。データ読出時における動作は、実施の形態3の変形例1と同様であるので詳細な説明は繰り返さない。このように、直列ダミーセルを用いても、製造ばらつきを許容して読出電圧VHおよびVLの間の値に確実に設定された読出参照電圧Vrefを用いて、信号マージンの大きいデータ読出を実行できる。さらに、直列ダミーセルを用いることによって、データ読出時における消費電力の抑制および、ダミーメモリセルに対するデータ書込時間の短縮を図ることができる。また、メモリセルの信頼性は、トンネル膜図3におけるトンネルバリア104を流れる電流に大きく依存するが、このような直列型ダミーセルでは、この電流が約半分に減少するので、ダミーセルの信頼性が向上するという利点もある。[実施の形態3の変形例4]図43は、実施の形態3の変形例4に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。図43を参照して、実施の形態3の変形例4に従う構成においては、図40に示される実施の形態3の変形例2に従う構成と比較して、並列ダミーセルDCPに代えて、図37に示される直列ダミーセルDCSが配置される点が異なる。さらに、データ読出時において電流供給回路52からダミーメモリセルに供給される電流量が、メモリセルMCに対して供給されるセンス電流Isの半分、すなわちIs/2に設定される。データ読出に関連するその他の部分の構成は、図40と同様であるので、詳細な説明は繰り返さない。次に、直列ダミーセルDCSに対するデータ書込を説明する。メモリマットMTaおよびMTbのそれぞれに対応して、ダミーライトワード線DWWLaおよびDWWLbが、行方向に沿って配置される。まず、ダミーライトワード線DWWLaおよびDWWLbを活性化してデータ書込電流Ipを流すとともに、奇数列に対応するビット線BL,/BLの各々にデータ書込電流Iwを流すことにより、各直列ダミーセルDCSを構成するセルユニットの一方ずつ図43におけるセルユニットCU1およびCU4に同一レベルの記憶データたとえば1が書込まれる。次に、ダミーライトワード線DWWaおよびDWWLbを活性化してデータ書込電流Ipを流すとともに、偶数列に対応するビット線BL,/BLの各々に対して、先程とは反対方向のデータ書込電流-Iwを流すことによって、各直列ダミーセルDCSを構成するセルユニットの残りの一方ずつ図43におけるセルユニットCU2およびCU3に先程とは異なるレベルの記憶データたとえば0を書込むことができる。この結果、2つの書込サイクルによって、各直列ダミーセルDCSを構成する2個のセルユニットのそれぞれに、1および0の記憶データを書込むことができる。ダミーメモリセルに対するデータ書込の実行タイミングについてはは、実施の形態3の変形例1と同様とすればよい。データ読出時における動作は、実施の形態3の変形例2と同様であるので詳細な説明は繰り返さない。このように、直列ダミーセルを用いても、製造ばらつきを許容して読出電圧VHおよびVLの間の値に確実に設定された読出参照電圧Vrefを用いて、信号マージンの大きいデータ読出を実行できる。さらに、直列ダミーセルを用いることによって、データ読出時における消費電力の抑制を図ることができる。[実施の形態3の変形例5]図44は、実施の形態3の変形例5に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。図44を参照して、実施の形態3の変形例5に従う構成においては、ダミーメモリセルは、ダミー列を構成するように配置される。図44においては、ダミーメモリセルとして、図36に示された並列ダミーセルDCPが適用される。図40および図43に示される開放型ビット線構成の場合と同様に、各メモリセル行において、各ビット線BLごとにメモリセルMCが配置される。コラム選択ゲートCSG1,CSG2,...は、対応するコラム選択線CSL1,CSL2,...の活性化、すなわち列デコーダ25の列選択結果に応じてオンする。この結果、列選択結果に対応するビット線BLは、データバス対DBPを構成するデータバスの一方DBと接続される。ダミー列を構成する並列ダミーセルDCPは、ダミービット線DBLと接続される。各並列ダミーセルDCPは、対応するリードワード線RWLの活性化に応答してダミービット線DBLと接続される2個のセルユニットを含む。データバス対DBPを構成するデータバスの他方/DBとダミービット線DBLとの間には、ダミーコラム選択ゲートCSGdが配置される。ダミーコラム選択ゲートCSGdは、ダミーコラム選択線CSLdの活性化に応答してオンする。データ読出時においては、選択されるメモリセル列にかかわらず、ダミーコラム選択線CSLdは活性化される。図45は、図44に示される並列ダミーセルに対するデータ書込を説明する概念図である。図45には、第1行および第2行に対応して設けられる2個の並列ダミーセルDCPに対するデータ書込が代表的に示される。図45を参照して、第1行に対応する並列ダミーセルDCPは、セルユニットCU1およびCU2を含む。同様に、第2行に対応する並列ダミーセルDCPは、セルユニットCU3およびCU4を含む。メモリセルMCの行にそれぞれ対応して配置されるライトワード線WWLは、同一のメモリセル行に属するメモリセルMCおよびセルユニットによって共有される。たとえば、図45に示されたセルユニットについて、セルユニットCU1はライトワード線WWL1と対応し、セルユニットCU2およびCU3はライトワード線WWL2と対応し、セルユニットCU4はライトワード線WWL3と対応する。まず、図中に実線で示されるように、奇数行に対応するライトワード線WWL1,WWL3,...を活性化してデータ書込電流Ipを流すとともに、ダミービット線DBLにデータ書込電流Iwを流す。これにより、セルユニットCU1およびCU4に対して、同一レベルの記憶データが書込まれる。ここでは、セルユニットCU1およびCU4に対して記憶データ1が書込まれるものとする。次に、図中に点線で示されるように、偶数行に対応するライトワード線WWL2,WWL4,...を活性化してデータ書込電流Ipを流すとともに、先程とは反対方向のデータ書込電流-Iwをダミービット線DBLに流す。これにより、セルユニットCU2およびCU3に対して、セルユニットCU1およびCU4と異なるレベルの記憶データを書込むことができる。すなわち、セルユニットCU2およびCU3に対して記憶データ0が書込まれる。この結果、2つの書込サイクルによって、各並列ダミーセルDCPを構成する2個のセルユニットのそれぞれに、1および0の記憶データを書込むことができる。ダミーメモリセルに対するデータ書込の実行タイミングについてはは、実施の形態3の変形例1と同様とすればよい。再び図44を参照して、データ読出回路50rに代えて配置されるデータ読出回路50rrは、電流供給回路51および52と、増幅器53とを有する。データ読出回路50rrは、スイッチ54および55を介さずに、内部ノードNs1およびNs2をデータバスDBおよび/DBと直接接続する点が、データ読出回路50rと異なる。この結果、列選択結果に対応するビット線、すなわちメモリセルMCと接続されたビット線にはセンス電流Isが供給され、並列ダミーセルと接続されたダミービット線には、センス電流の2倍の2Isが供給される。これにより、内部ノードNs1には、選択されたメモリセルMCの記憶データに応じた読出電圧VHもしくはVLが生成される。一方、内部ノードNs2には、図36で説明したように並列ダミーセルによって読出参照電圧Vrefが生成される。このように、ダミー列を構成するように並列ダミーセルを配置する構成によっても、製造ばらつきを許容して読出電圧VHおよびVLの間の値に確実に設定された読出参照電圧Vrefを用いて、信号マージンの大きいデータ読出を実行できる。[実施の形態3の変形例6]図46は、実施の形態3の変形例6に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。図46を参照して、実施の形態3の変形例6に従う構成においては、図44に示される実施の形態3の変形例5に従う構成と比較して、並列ダミーセルDCPに代えて、図37に示される直列ダミーセルDCSが配置される点が異なる。直列ダミーセルDCSは、各メモリセル行に対応して配置される。各直列ダミーセルDCSは、同一のリードワード線RWLによって選択されるとともに、ダミービット線DBL1およびDBL2の間に直列に接続される2個のセルユニットを有する。ダミービット線DBL2は、スイッチ62rを介して接地電圧Vssと結合される。スイッチ62rは、制御信号REに応答して、データ読出時においてオンする。ダミービット線DBL1およびDBL2と、データバス/DBとの間には、ダミーコラム選択ゲートCSGd1およびCSGd2がそれぞれ接続される。ダミーコラム選択ゲートCSGd1およびCSGd2は、ダミーコラム選択線CSLd1およびCSLd2の活性化にそれぞれ応答してオンする。データ読出時においては、選択されるメモリセル列にかかわらず、ダミーコラム選択線CSLd1は活性化され、ダミーコラム選択線CSLd2は非活性化される。メモリセルMCの列にそれぞれ対応して、接地電圧Vssを供給するためのソース線SL1,SL2,...が配置される。データ読出時において、各メモリセルMCは、ソース線SLを介して接地電圧Vssを供給される。さらに、データ読出時において電流供給回路52からダミーメモリセルに供給される電流量が、メモリセルMCに対して供給されるセンス電流Isの半分、すなわちIs/2に設定される。データ読出に関連するその他の部分の構成は、図40と同様であるので、詳細な説明は繰り返さない。図47は、図46に示される直列ダミーセルDCSに対するデータ書込を説明する概念図である。図47には、第1行に対応して設けられる直列ダミーセルDCSに対するデータ書込が代表的に示される。図47を参照して、第1行に対応して設けられる直列ダミーセルDCSは、リードワード線RWL1によって選択されるセルユニットCU1およびCU2を有する。メモリセルMCの行にそれぞれ対応して配置されるライトワード線WWLは、同一のメモリセル行に属するメモリセルMCおよびセルユニットによって共有される。すなわち、第1行に対応して設けられる直列ダミーセルDCSに対するデータ書込は、ライトワード線WWL1を用いて実行される。データ書込時において、データ書込電流は、データバス/DBによって結合されたダミービット線DBL1およびDBL2によって構成されるビット線対DBLPを往復電流として流れる。したがって、ライトワード線WWL1を活性化してデータ書込電流Ipを流すとともに、ダミービット線DBL1およびDBL2にデータ書込電流Iwを流すことにより、セルユニットCU1およびCU2に対して、それぞれ異なるレベルの記憶データが書込まれる。ここでは、セルユニットCU1に対して1、セルユニットCU2に対して0が書込まれるものとする。同様に、他のメモリセル行に対応する直列ダミーセルDCSに対しても、同様のデータ書込が並列に実行される。この結果、各直列ダミーセルDCSを構成する2個のセルユニットのそれぞれに対して、1つの書込サイクルによって、1および0の記憶データを書込むことができる。データ読出時における動作は、実施の形態3の変形例5と同様であるので詳細な説明は繰り返さない。このように、直列ダミーセルを用いても、製造ばらつきを許容して読出電圧VHおよびVLの間の値に確実に設定された読出参照電圧Vrefを用いて、信号マージンの大きいデータ読出を実行できる。さらに、直列ダミーセルを用いることによって、データ読出時における消費電力の抑制および、ダミーメモリセルに対するデータ書込時間の短縮を図ることができる。既に説明したように、このような直列型ダミーセルでは、トンネル膜を流れる電流が約半分に減少するので、ダミーセルの信頼性が向上するという利点もある。さらに、同一方向に配置されるダミービット線DBL1,DBL2、ビット線BLおよびソース線SLの各々について、単位長当たりの電気抵抗値を同様に設計することにより、メモリセルMCおよびダミーメモリセルのそれぞれに供給されるセンス電流Isの電流経路の電気抵抗値を、選択メモリセル行の位置に関らず一様に設定することができる。この結果、選択メモリセル行の位置に依存したセンス電流量の変動を防止して、データ読出時の信号マージンをさらに向上できる。[実施の形態3の変形例7]図48は、実施の形態3の変形例7に従うメモリアレイおよびその周辺回路のデータ読出に関する部分の構成を示すブロック図である。図48を参照して、実施の形態3の変形例7に従う構成においては、図44に示される実施の形態3の変形例5に従う構成と比較して、各並列ダミーセルDCPが2列にわたって配置されるセルユニットによって構成される点が異なる。すでに説明したように、セルユニットCUの構成は、メモリセルMCと同様である。このような構成とすることにより、ダミー列部分におけるセルユニットと正規のメモリセルとを同様のピッチで配置できる。すなわち、単純に2列分余分に配置されたメモリセルMCをセルユニットCUとして用いて、並列ダミーセルDCPを容易に作製できる。並列ダミーセルDCPは、各メモリセル行に対応して配置される。各並列ダミーセルDCPは、同一のリードワード線RWLによって選択される2個のセルユニットCUを有する。セルユニットの列にそれぞれ対応して、ダミービット線DBL1およびDBL2が配置される。さらに、ダミービット線DBL1およびDBL2と、データバス/DBとの間には、ダミーコラム選択ゲートCSGd1およびCSGd2がそれぞれ接続される。ダミーコラム選択ゲートCSGd1およびCSGd2は、ダミーコラム選択線CSLd1およびCSLd2の活性化にそれぞれ応答してオンする。データ読出時においては、選択されるメモリセル列にかかわらず、ダミーコラム選択線CSLd1およびCSLd2は活性化される。データ読出に関連するその他の部分の構成は、図40と同様であるので、詳細な説明は繰り返さない。図49は、図48に示される並列ダミーセルに対するデータ書込を説明する概念図である。図49には、第1行に対応して設けられる並列ダミーセルDCPに対するデータ書込が代表的に示される。図49を参照して、第1行に対応して設けられる並列ダミーセルDCPは、リードワード線RWL1によって選択されるセルユニットCU1およびCU2を有する。メモリセルMCの行にそれぞれ対応して配置されるライトワード線WWLは、同一のメモリセル行に属するメモリセルMCおよびセルユニットCUによって共有される。すなわち、第1行に対応して設けられる並列ダミーセルDCPに対するデータ書込は、ライトワード線WWL1を用いて実行される。データ書込時において、データ書込電流は、データバス/DBによって結合されたダミービット線DBL1およびDBL2によって構成されるビット線対DBLPを往復電流として流れる。したがって、ライトワード線WWL1を活性化してデータ書込電流Ipを流すとともに、ダミービット線DBL1およびDBL2に往復電流としてデータ書込電流Iwを流すことにより、セルユニットCU1およびCU2に対して、それぞれ異なるレベルの記憶データが書込まれる。ここでは、セルユニットCU1に対して1、セルユニットCU2に対して0が書込まれるものとする。同様に、他のメモリセル行に対応する並列ダミーセルDCPに対しても、同様のデータ書込が並列に実行される。この結果、各並列ダミーセルDCPを構成する2個のセルユニットのそれぞれに対して、1つの書込サイクルによって、1および0の記憶データを書込むことができる。データ読出時における動作は、実施の形態3の変形例5と同様であるので詳細な説明は繰り返さない。このように、実施の形態3の変形例7の構成としても、製造ばらつきを許容して読出電圧VHおよびVLの間の値に確実に設定された読出参照電圧Vrefを用いて、信号マージンの大きいデータ読出を実行できる。さらに、ダミーメモリセルに対するデータ書込時間の短縮を図ることができる。なお、実施の形態3およびその変形例において、メモリセルMCおよびダミーメモリセルを構成するセルユニットについて、図14および図15に示した、ダイオードをアクセス素子として用いたMTJメモリセルの構成を適用することも可能である。[実施の形態4]実施の形態4においては、MTJメモリセルと同様のトンネル磁気抵抗素子を用いて構成されるダミーメモリセルの構成例が示される。図50は、実施の形態4に従うダミーメモリセルの第1の構成例を説明する概念図である。図50aには、比較のために通常のメモリセルMCの構造が示される。図50aを参照して、メモリセルMCは、トンネル磁気抵抗素子TMRと、アクセストランジスタATRとを含む。アクセストランジスタATRは、リードワード線RWLの活性化に応答してターンオンするので、これに応じて、トンネル磁気抵抗素子TMRは、ビット線BLまたは/BLと、接地電圧Vssとの間に電気的に結合されてセンス電流Isの供給を受ける。トンネル磁気抵抗素子TMRは、実施の形態1で説明したように、反強磁性体層101、固定磁気層102、自由磁気層103および絶縁膜で形成されるトンネルバリア104を含む。固定磁気層102が一定の固定方向に磁化されている一方で、自由磁気層103は、データ書込電流によって発生したデータ書込磁界に応じた方向に磁化される。なお、図50以降においては表記の都合上、トンネルバリア104を、実施の形態1とは異なるハッチング模様によって示す。たとえば、データ書込電流を書込データのデータレベルに応じて制御することにより、データ0を記憶する場合には、自由磁気層103を固定磁気層102と平行に磁化し、これに対してデータ1を記憶するときは、自由磁気層103を固定磁気層102とは反対方向に磁化する。したがって、記憶データが0である場合の電気抵抗値Rlは、記憶データが1である場合の電気抵抗値Rhよりも小さくなる。したがって、選択メモリセルに対応するビット線BL/BLは、選択メモリセルの記憶データレベルに応じた、すなわち電気抵抗値RhおよびRlにそれぞれ応じた電圧変化が生じる。図50bには、実施の形態4の第1の構成例に従うダミーメモリセルDMCaが示される。ダミーメモリセルDMCaは、リファレンスビット線BLrefと接地電圧Vssとの間に直列に接続される、ダミーアクセストランジスタATRdおよびトンネル磁気抵抗素子TMRdaを有する。ここで、リファレンスビット線BLrefは、図38等における、ビット線BLおよび/BLのうちの選択メモリセルと結合されない一方および図44等におけるダミービット線DBLを総称するものである。リファレンスビット線BLrefには、データ読出時において、選択メモリセルと結合されたビット線BLあるいは/BLの電圧と比較される読出参照電圧Vrefが生成される。ダミーアクセストランジスタATRdは、ダミーリードワード線DRWLの活性化に応答してターンオンする。ダミーアクセストランジスタATRdのターンオンに応答して、トンネル磁気抵抗素子TMRdaは、リファレンスビット線BLrefと接地電圧Vssとの間に電気的に結合されて、センス電流Isが流される。ターンオン時におけるダミーアクセストランジスタATRdのチャネル抵抗は、メモリセルMC中のアクセストランジスタATRと同等である。トンネル磁気抵抗素子TMRdaは、トンネル磁気抵抗素子TMRと同様に設計された、反強磁性体層101、固定磁気層102、自由磁気層103およびトンネルバリア104を含む。トンネル磁気抵抗素子TMRdaは、自由磁気層103が、固定磁気層102の固定された磁化方向とは直交する方向に磁化される点が、メモリセルMC中のトンネル磁気抵抗素子TMRと比較して異なる。一方、トンネル磁気抵抗素子TMRdaは、トンネル磁気抵抗素子TMRと同一の形状を有する。したがって、トンネル磁気抵抗素子TMRdaの電気抵抗Rmは、メモリセルMCにおいて、自由磁気層103が固定磁気層102と同一方向に磁化された場合電気抵抗値Rlと、自由磁気層103が固定磁気層102と反対方向に磁化された場合電気抵抗値Rhとの中間値に設定される。既に説明したとおり、電気抵抗Rmは、Rm=RlΔR/2に設定されることが望ましいが、固定磁気層102および自由磁気層103のそれぞれの磁化方向を互いに直交させることにより、簡易に電気抵抗Rmを望ましい値に近づけることができる。このような構成とすることにより、メモリセルと同様の構成のトンネル磁気抵抗素子を有し、製造工程の複雑化を招くことなく作製可能なダミーメモリセルによって、リファレンスビット線BLrefに、適正な読出参照電圧Vrefを生成できる。図51は、実施の形態4に従う第2の構成例のダミーメモリセルの構成を示す構造図である。図51を参照して、実施の形態4の第2の構成例に従うダミーメモリセルDMCbは、リファレンスビット線BLrefと接地電圧Vssとの間に直列に接続される、ダミーアクセストランジスタATRdおよびトンネル磁気抵抗素子TMRdbとを有する。ダミーアクセストランジスタATRdは、ダミーリードワード線DRWLの活性化に応答してターンオンする。ターンオン時におけるダミーアクセストランジスタATRdのチャネル抵抗は、メモリセルMC中のアクセストランジスタATRと同等である。したがって、ダミーリードワード線DRWLの活性化に応答して、トンネル磁気抵抗素子TMRdbは、リファレンスビット線BLrefと接地電圧Vssの間に電気的に結合されて、センス電流Isが流される。ダミーメモリセルDMCbにおいて、トンネル磁気抵抗素子TMRdbは、メモリセル中のトンネル磁気抵抗素子TMRと同様の形状を有するが、チップ上において、縦および横を入れ換えて、すなわち90°回転された状態で配置される。また、自由磁気層103は、長手方向に磁化されるが、固定磁気層102は、自由磁気層の磁化方向とは直交する方向に磁化されている。したがって、トンネル磁気抵抗素子TMRdbの電気抵抗値は、図50に示したトンネル磁気抵抗素子TMRdaと同様に、メモリセルMCの電気抵抗RhおよびRlの中間値に設定される。図50および図51に示されるように、トンネル磁気抵抗素子TMRdaおよびTMRdbにおける固定磁気層102の磁化方向と、メモリセルMC内のトンネル磁気抵抗素子TMRの磁化方向とは同一である。したがって、チップ製造時において、メモリセル中の固定磁気層と、ダミーメモリセル中の固定磁気層とを、同時に一方向に磁化できるので、製造工程が簡易化される。また、図51に示したトンネル磁気抵抗素子TMRdbにおいては、自由磁気層103を長手方向、すなわち磁化容易軸方向に沿って容易に磁化できる。図52は、実施の形態4に従うダミーメモリセルの第3の構成例を示す概念図である。図52を参照して、実施の形態4の第3の構成例に従うダミーメモリセルDMCcは、リファレンスビット線BLrefと接地電圧Vssとの間に直列に結合されるK個K:2以上の整数のトンネル磁気抵抗素子TMRdcとダミーアクセストランジスタATRdとを備える。図52においては、一例としてK=2である場合が示される。ダミーアクセストランジスタATRdは、ダミーリードワード線DRWLの活性化に応答してターンオンする。ターンオン時におけるダミーアクセストランジスタATRdのチャネル抵抗は、メモリセルMC中のアクセストランジスタATRと同等である。図53は、トンネル磁気抵抗素子TMRdcの構成を示す構造図である。図53を参照して、トンネル磁気抵抗素子TMRdcは、メモリセルMC中のトンネル磁気磁気抵抗素子TMRをK個分併せて構成される。すなわち、トンネル磁気抵抗素子TMRdcの面積は、トンネル磁気抵抗素子TMRのK倍になる。トンネル磁気抵抗素子TMRdcにおいても、図50および図51に示したトンネル磁気抵抗素子TMRdaおよびTMRdbと同様に、固定磁気層102と自由磁気層103は、互いに直交する方向に磁化される。したがって、トンネル磁気抵抗素子TMRdcの電気抵抗は、その面積に応じてRm/Kになる。特に、たとえばK=2として、トンネル磁気抵抗素子TMRdcの形状を正方形に近づけることによって、固定磁気層102および自由磁気層103のそれぞれにおける磁化状態を安定化することができる。再び図52を参照して、このように構成されたトンネル磁気抵抗素子TMRdcを、K個直列に接続することにより、ダミーメモリセルDMCcの電気抵抗を、ダミーメモリセルDMCaおよびDMCbと同様に設定して、ダミーリードワード線DRWLの活性化に応答して、適正な読出参照電圧Vrefをリファレンスビット線BLrefに生成することができる。また、複数個のトンネル磁気抵抗素子TMRdcを直列接続することにより、各トンネル磁気抵抗素子において、絶縁膜で形成されるトンネルバリア104に印加される電圧を抑制することができる。実施の形態3で説明したように、一般的なダミーメモリセルの配置に従えば、多数のメモリセルMCに対して、1個の割合でダミーメモリセルDMCが配置されるので、ダミーメモリセルDMCを構成するトンネル磁気抵抗素子中のトンネルバリア絶縁膜には、高頻度で電圧電界が印加される。したがって、ダミーメモリセルを構成するトンネル磁気抵抗素子中の各トンネルバリアの印加電圧を低減することによって、ダミーメモリセルの信頼性を向上することができる。図54は、実施の形態4に従うダミーメモリセルの第4の構成例を示す概念図である。図54を参照して、実施の形態4に従う第4の構成例のダミーメモリセルDMCdは、リファレンスビット線BLrefと接地電圧Vssとの間に直列に結合される、トンネル磁気抵抗素子TMRddおよびダミーアクセストランジスタATRdを有する。ダミーアクセストランジスタATRdは、ダミーリードワード線DRWLの活性化に応答してターンオンする。ターンオン時におけるダミーアクセストランジスタATRdのチャネル抵抗は、メモリセルMC中のアクセストランジスタATRと同等である。トンネル磁気抵抗素子TMRddは、メモリセルMC中のトンネル磁気抵抗素子TMRと同等の面積を有し、かつ、その形状は正方形に近くなるように形成される。この結果、ダミーメモリセルDMCdは、単一のトンネル磁気抵抗素子TMRddで形成される。また、トンネル磁気抵抗素子TMRddの固定磁気層102と自由磁気層103とは、互いに直交する方向に磁化されるが、それぞれの磁化層における磁化状態を安定化できる。このような構成としても、ダミーリードワード線DRWLの活性化に応答して、リファレンスビット線BLrefに適正な読出参照電圧Vrefを生成することができる。なお、上述したトンネル磁気抵抗素子TMRda~TMRddの各々に対しては、自由磁気層103を所定方向に磁化するためのデータ書込動作を実行する必要がある。ダミーメモリセルに対するデータ書込は、MRAMデバイスの動作中において、周期的に行なうことができる。たとえば、各データ書込サイクルにおいて、選択メモリセルと同一のメモリセル列に属するダミーメモリセルに対して、データ書込動作を実行する構成することができる。このような構成とすれば、ダミーメモリセルにおける記憶データを所定の内容により確実に維持できる。あるいは、チップ製造後の動作テスト時もしくはMRAMデバイスの電源投入後の初期化サイクルにおいて、通常動作とは別にテストモードを設定して、各ダミーメモリセルに対してデータ書込動作を実行する構成とすることもできる。このような構成とすれば、通常動作時におけるデータ書込動作の所要時間を増加させることなく、ダミーメモリセルに所定内容のデータを書込ことができる。[実施の形態4の変形例1]以下、実施の形態4の変形例においては、ダミーメモリセル中のトンネル磁気抵抗素子が、メモリセルMC中のトンネル磁気抵抗素子TMRと同様の電気抵抗を有する構成について説明する。図55は、実施の形態4の変形例1に従うダミーメモリセルの構成を示す概念図である。図55を参照して、実施の形態4の変形例1に従うダミーメモリセルDMCeは、トンネル磁気抵抗素子201、202、203および204と、アクセストランジスタATRddとを含む。トンネル磁気抵抗素子201~204は、リファレンスビット線BLrefとダミーアクセストランジスタATRddとの間に直並列に接続される。すなわち、トンネル磁気抵抗素子201および202は、ビット線BLrefとダミーアクセストランジスタATRddの間に直列に接続される。同様に、トンネル磁気抵抗素子203および204は、リファレンスビット線BLrefとダミーアクセストランジスタATRddとの間に直列に接続される。すなわち、トンネル磁気抵抗素子201および202と、トンネル磁気抵抗素子203および204とは、互いに並列に接続されている。このように、各トンネル磁気抵抗素子は、他の少なくとも1つのトンネル磁気抵抗素子と直列に接続される。トンネル磁気抵抗素子201~204の各々は、メモリセルMC中のトンネル磁気抵抗素子TMRと同様の形状および構成を有し、各々の電気抵抗値は、メモリセルMCにおける電気抵抗値Rlに等しい。すなわち、トンネル磁気抵抗素子201~204の各々においては、データ0を記憶するメモリセルと同様に、自由磁気層103と固定磁気層102との磁化方向は平行である。したがって、自由磁気層103に代えて、固定的な磁化方向を有する磁化層を用いることも可能である。この場合には、ダミーメモリセル中のトンネル磁気抵抗素子に対する磁化をチップ製造時のみで完了することができるので、実動作時においてダミーメモリセルへのデータ書込が不要となる。図56は、ダミーメモリセルDMCeの等価回路を示す回路図である。図56を参照して、ダミーメモリセルDMCeにおいて、リファレンスビット線BLrefおよびダミーアクセストランジスタATRddの間に直並列に接続されるトンネル磁気抵抗素子201~204の合成抵抗は、Rlに等しくなる。一方、ダミーアクセストランジスタATRddのターンオン時におけるチャネル抵抗RTGdmは、メモリセルMC中のアクセストランジスタATRのターンオン時におけるチャネル抵抗をRTGMCとすると、RTGdm=RTGMCΔR/2で示される。ダミーアクセストランジスタATRddにおいて、メモリセルMC中のアクセストランジスタATRと比較して、チャネル幅Wおよびチャネル長Lの比、すなわちW/Lを小さくすることにより、上述のチャネル抵抗RTGdmを得ることができる。具体的には、アクセストランジスタATRおよびダミーアクセストランジスタATRddの各々のチャネル幅を同等に設計し、かつ、ダミーアクセストランジスタATRddのチャネル長LをアクセストランジスタATRより長く設計することによって、ターンオン時においてチャネル抵抗RTGdmを有するダミーアクセストランジスタATRddを作製することができる。このような構成とすることにより、ダミーリードワード線DRWLの活性化に応答してセンス電流Isが流されるダミーメモリセルDMCeによって、リファレンスビット線BLrefに適正な読出参照電圧Vrefを生成することができる。さらに、リファレンスビット線BLrefと接地電圧Vssの間に複数個のトンネル磁気抵抗素子が直列に接続されるので、図52に示したダミーメモリセルDMCcと同様に、高頻度で電圧が印加されるダミーメモリセルにおいて、トンネルバリア絶縁膜の信頼性を向上することができる。[実施の形態4の変形例2]図57は、実施の形態4の変形例2に従うダミーメモリセルの構成を示す概略図である。図57を参照して、実施の形態4の変形例2に従うダミーメモリセルDMCfは、リファレンスビット線BLrefと接地電圧Vssとの間に直列に接続される、メモリセルMCと同様のトンネル磁気抵抗素子TMRおよびダミーアクセストランジスタATRddとを含む。ダミーメモリセルDMCfにおいては、トンネル磁気抵抗素子TMRの自由磁気層103の磁化方向は、固定磁気層102と同一方向に固定される。この結果、トンネル磁気抵抗素子TMRの電気抵抗値はRlに固定される。また、単一のトンネル磁気抵抗素子TMRに代えて、図55に示した、合成抵抗がRlとなる直並列に接続された複数のトンネル磁気抵抗素子を適用してもよい。したがって、図55に示したダミーメモリセルDMCeと同様に、トンネル磁気抵抗素子に対する磁化をチップ製造時のみで完了することができるので、実動作時におけるデータ書込が不要となる。実施の形態4の変形例2に従う構成においては、ダミーリードワード線DRWLの活性化時における電圧VDWLが調整可能な可変電圧とされる。図58は、実施の形態4の変形例2に従うダミーメモリセルの動作を説明するタイミングチャートである。図58を参照して、データ書込時については、メモリセルMCに対するデータ書込の動作波形が示される。すなわち、データ書込時においては、ダミーリードワード線DRWLはLレベル接地電圧:Vssに非活性化されており、選択メモリセルに対して、ライトワード線WWLおよびビット線BLをそれぞれ流れるデータ書込電流Ipおよび±Iwによってデータ書込が実行される。既に説明したように、ダミーメモリセルDMCfに対するデータ書込動作は、実動作時には不要である。データ読出時においては、選択行に対応するリードワード線RWLがHレベルに活性化電源電圧Vccに活性化される。一方、ダミーリードワード線DRWLは、リファレンスビット線BLrefにダミーメモリセルDMCfを結合するためにHレベルに活性化される。ダミーリードワード線DRWLは、活性化時Hレベルにおいて、可変電圧VDWLに設定される。選択メモリセルに対応するビット線およびダミーメモリセルと結合されるリファレンスビット線BLrefのそれぞれには、センス電流Isが供給される。可変電圧VDWLは、ダミーメモリセルDMCf中のアクセストランジスタATRddのチャネル抵抗が、RTGdmとなるように調整可能である。この結果、リファレンスビット線BLrefにおいて、選択メモリセルが1および0をそれぞれ記憶している場合に対応するビット線電圧の中間値である読出参照電圧Vrefを生成することができる。このような構成とすることにより、ダミーアクセストランジスタATRddやトンネル磁気抵抗素子TMRの製造時ばらつきに対応して、ダミーメモリセルDMCfによって生じる電気抵抗を最適に調整することができる。この結果、読出参照電圧Vrefを、最大のデータ読出マージンを確保できるレベルに調整することができる。[実施の形態4の変形例3]図59は、実施の形態4の変形例3に従うダミーメモリセルの構成を示す概念図である。図59を参照して、実施の形態4の変形例3に従うダミーメモリセルDMCgは、トンネル磁気抵抗素子TMRと、ダミーアクセストランジスタATRd1およびATRd2とを有する。トンネル磁気抵抗素子TMR、ダミーアクセストランジスタATRd1およびATRd2は、リファレンスビット線BLrefと接地電圧Vssの間に直列に結合される。トンネル磁気抵抗素子TMRにおいては、図57に示したダミーメモリセルDMCfの場合と同様に、自由磁気層103の磁化方向は、固定磁気層102と同一方向に固定される。この結果、トンネル磁気抵抗素子TMRの電気抵抗値はRlに固定される。アクセストランジスタATRd1のゲートは、対応するダミーリードワード線DRWLと接続される。一方、アクセストランジスタATRd2のゲートは、制御電圧Vrmを供給する配線DRWLtと接続される。アクセストランジスタATRd1における、チャネル長とチャネル幅との比W/Lは、メモリセルMC中のアクセストランジスタATRと同様に設計される。一方、アクセストランジスタATRd2における、チャネル長とチャネル幅との比W/Lは、ダミーアクセストランジスタATRddと同様に設計される。次に、ダミーメモリセルDMCgの動作について説明する。図60を参照して、データ読出時において、ダミーリードワード線DRWLの活性化時における電圧は、選択メモリセルに対応するリードワード線RWLと同様に、電源電圧Vccに設定される。一方、アクセストランジスタATRd2のゲートと接続される配線DRWLtは、制御電圧Vrmを伝達する。したがって、ダミーリードワード線DRWLの活性化に応答してターンオンされたダミーアクセストランジスタATRd1は、リードワード線RWLの活性化に応答してターンオンされた、選択メモリセルMC中のアクセストランジスタATRと同様のチャネル抵抗RTGMCを有する。一方、ダミーアクセストランジスタATRd2のチャネル抵抗は、制御電圧Vrmに応じて変化する。したがって、ダミーアクセストランジスタATRd2のチャネル抵抗がΔR/2となるように制御電圧Vrmを調整することによって、リファレンスビット線BLrefに生成される読出参照電圧Vrefの電圧レベルを、適正に調整できる。この結果、制御電圧Vrmのチューニングによって、読出参照電圧Vrefを最大のデータ読出マージンを確保できるレベルに調整することができる。データ書込時における動作は、図58と同様であるので詳細な説明は省略する。なお、ダミーメモリセルDMCgに磁化方向は一定方向であるので、実動作時において、ダミメモリセルに対してデータ書込動作を行なう必要がない。なお、データ書込においては、配線DRWLtに対する制御電圧Vrmの供給を停止してもよい。[実施の形態4の変形例4]図61は、実施の形態4の変形例4に従うダミーメモリセルの構成を示す概念図である。図61を参照して、実施の形態4の変形例4に従うダミーメモリセルDMChは、トンネル磁気抵抗素子205、206、207および208と、ダミーアクセストランジスタATRdとを有する。トンネル磁気抵抗素子205、206、207および208は、リファレンスビット線BLrefとダミーアクセストランジスタATRdとの間に直並列に接続される。トンネル磁気抵抗素子205~208の各々は、メモリセルMC中のトンネル磁気抵抗素子TMRと同様の形状および構成を有する。トンネル磁気抵抗素子205および206の一方ずつは、記憶データ1および0を書込まれて、電気抵抗値RlおよびRhをそれぞれ有する。同様に、トンネル磁気抵抗素子207および208の一方ずつも、電気抵抗値RlおよびRhをそれぞれ有する。したがって、トンネル磁気抵抗素子205~208の合成抵抗は、RhRl/2=RlΔR/2となる。ダミーアクセストランジスタATRdは、ダミーリードワード線DRWLの活性化に応答してターンオンし、そのチャネル抵抗は、メモリセルMC中のアクセストランジスタATRと同等のRTGMCである。したがって、ダミーリードワード線DRWLの活性化時において、リファレンスビット線BLrefに、適正な読出参照電圧Vrefを生成することができる。図62は、図61に示したトンネル磁気抵抗素子に対するデータ書込を説明する概念図である。図62においては、1つのダミーメモリセルDMChを構成するトンネル磁気抵抗素子205~208を2行×2列に配置する構成が示される。このような構成とすれば、各メモリセル列に対応して、ダミーメモリセルDMChを配置することができる。図62においては、第1番目のメモリセル列に対応するダミーメモリセルの配置が示される。データ書込時においては、ビット線BL1および/BL1の一端を電気的に結合して、往復電流としてデータ書込電流±Iwが流される。まず、ダミーライトワード線DWWL1を活性化した状態で、ビット線BL1および/BL1にデータ書込電流Iwを流すことによって、トンネル磁気抵抗素子205および206に、1および0の記憶データを書込むことができる。この結果、トンネル磁気抵抗素子205および206の電気抵抗値は、RhおよびRlにそれぞれ設定される。次に、ダミーライトワード線DWWL2を活性化してデータ書込電流Ipを流すとともに、ビット線BL1および/BL1に先程と同一方向のデータ書込電流Iwを流すことによって、トンネル磁気抵抗素子207および208のそれぞれに、1および0の記憶データを書込むことができる。この結果、トンネル磁気抵抗素子207および208の電気抵抗値は、RhおよびRlにそれぞれ設定される。このようにして、トンネル磁気抵抗素子205~208に対するデータ書込を実行して、適正な読出参照電圧Vrefを生成するダミーメモリセルDMCfを実現することができる。なお、ダミーメモリセルに対するデータ書込は、実施の形態4で説明したのと同様に、ダミーメモリセルにおける記憶データを所定の内容により確実に維持するために、MRAMデバイスの動作中に周期的に、たとえば、各データ書込サイクルにおいて実行することができる。あるいは、通常動作時におけるデータ書込動作の所要時間を増加させることなく、ダミーメモリセルに所定内容のデータを書込むために、チップ製造後の動作テスト時もしくはMRAMデバイスの電源投入後の初期化サイクルにおいて、通常動作とは別にテストモードを設定して、メモリセル列にそれぞれ対応するダミーメモリセルの各々に対して並列にデータ書込動作を実行する構成とすることもできる。[実施の形態4の変形例5]図63は、実施の形態4の変形例5に従うダミーメモリセルの構成を説明する概念図である。図63を参照して、実施の形態4の変形例5に従うダミーメモリセルDMCiは、リファレンスビット線BLrefと接地電圧Vssとの間に直列に接続される、トンネル磁気抵抗素子TMRおよびダミーアクセストランジスタATRdを有する。ダミーメモリセルDMCi中のトンネル磁気抵抗素子TMRは、メモリセルMC中のトンネル磁気抵抗素子TMRと同様の構造および形状を有し、その電気抵抗値がRhとなる方向に磁化される。ダミーアクセストランジスタATRdのターンオン時におけるチャネル抵抗は、メモリセルMC内のアクセストランジスタATRと同様に、RTGMCに設定される。一方、メモリセルMCは、ビット線BL/BLと接地電圧Vssとの間に直列に接続される、アクセストランジスタATRおよびトンネル磁気抵抗素子TMRを有する。メモリセルMC中のアクセストランジスタATRのターンオン時におけるチャネル抵抗は、RTGMCである。メモリセルMC中のトンネル磁気抵抗素子TMRの電気抵抗は、記憶データのレベルに応じて、RhおよびRlのいずれかとなる。さらに、実施の形態4の変形例5に従う構成においては、データ読出回路と選択メモリセルとの間に、直列に抵抗素子210が配置される。抵抗素子210の電気抵抗値は、メモリセルMCの記憶データレベルの違いに対応する電気抵抗の差分ΔRよりも小さく、望ましくはΔR/2に設定される。図示しないデータ読出回路は、選択メモリセルおよび抵抗素子210と直列に結合されたビット線BL/BLと、読出参照電圧Vrefが生成されるリファレンスビット線BLrefとの電圧差に応じて、読出データを生成する。したがって、選択メモリセルに対応するセンス電流Isの経路と、ダミーメモリセルDMCiに対応するセンス電流Isの経路との間における電気抵抗の差は、ΔR/2もしくは-ΔR/2のいずれかである。したがって、ビット線BL/BLとリファレンスビット線BLrefとの電圧を比較することによって、データ読出を実行できる。このような構成とすることにより、メモリアレイ上において、メモリセルMCおよびダミーメモリセルDMCの構成を同様とすることができるので、トンネル磁気抵抗素子TMRの製造ばらつきに追随させて、データ読出マージンを確保することができる。たとえば、ダミーメモリセルDMCiは、ビット線BLおよび/BLの各々に対応して設けられる。図64は、図63に示したダミーメモリセルに対するデータ書込を説明する概念図である。図64においては、第1番目のメモリセル列に対応するダミーメモリセルの配置が示される。図64を参照して、データ書込時においては、ビット線BL1および/BL1の一端を電気的に結合して、往復電流としてデータ書込電流±Iwが流される。まず、最初のサイクルにおいて、ダミーライトワード線DWWL1を活性化してデータ書込電流Ipを供給するとともに、ビット線BL1にデータ書込電流Iwが流される。これにより、ダミーライトワード線DWWL1に対応するダミーメモリセルDMCiに対して1の記憶データを書込んで、その電気抵抗をRhに設定できる。さらに、次のサイクルにおいて、ダミーライトワード線DWWL2を活性化するとともに、データ書込電流Iwを、先程とは逆方向に供給することによって、ダミーライトワード線DWWL2に対応するダミーメモリセルDMCiに1の記憶データを書込める。このように、2つの書込サイクルを実行することによって、各メモリセル列に対応するダミーメモリセルDMCiの各々に対して1の記憶データを書込んで、その電気抵抗値をRhに設定できる。既に説明したように、ダミーメモリセルDMCiに対するデータ書込動作の実行タイミングは、MRAMデバイスの動作中たとえば、各データ書込サイクルや、チップ製造後の動作テスト時もしくはMRAMデバイスの電源投入後の初期化サイクルにおいて設けられたテストモードとすることができる。また、図65に示されるように、抵抗素子210を、調整可能な制御電圧Vmの入力をゲートに受けるMOSトランジスタ215によって構成することもできる。このような構成とすれば、MOSトランジスタ215の抵抗値を、制御電圧Vmの値に応じて調整することができる。したがって、製造時のばらつきなどを反映して、MRAMデバイスにおけるデータ読出時の動作マージンを最大限確保できるような調整を実行することができる。なお、実施の形態4およびその変形例を、図14および図15に示した、ダイオードをアクセス素子として用いたMTJメモリセルの構成に対して適用することも可能である。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"