基板上に形成された多層配線層を有し、前記多層配線層に含まれる第1の層は、第1の層間絶縁膜と、前記第1の層間絶縁膜に埋め込まれた複数の第1のビアと、前記第1の層間絶縁膜に埋め込まれ、前記第1のビアと接続し、表面が前記第1の層間絶縁膜から露出している複数の第1の配線と、を含み、前記多層配線層に含まれ、前記第1の層の直上に位置する第2の層の第1の領域には、前記第1の配線に接し、互いに絶縁している少なくとも2つの第1の磁化固定層と、前記2つの第1の磁化固定層と平面視で重なり、かつ、前記第1の磁化固定層と接続している磁化自由層と、前記磁化自由層の上に位置する非磁性層と、前記非磁性層の上に位置する第2の磁化固定層と、を有するMRAMMagnetoresistiveRandomAccessMemoryと、前記MRAMを覆う第2の層間絶縁膜と、前記第2の層間絶縁膜に埋め込まれ、前記第2の磁化固定層と接続した第2のビアと、前記第2の層間絶縁膜に埋め込まれ、前記第2のビアと接続し、表面が前記第2の層間絶縁膜から露出している第2の配線と、が含まれる半導体装置。請求項1に記載の半導体装置において、前記第1の層の高さと、前記第2の層の高さは同一である半導体装置。請求項1または2に記載の半導体装置において、前記第2の層の第2の領域には、MRAMが位置せず、前記第1の層の上に形成された前記第2の層間絶縁膜と、前記第2の層間絶縁膜に埋め込まれ、前記第1の配線と接続した第3のビアと、前記第2の層間絶縁膜に埋め込まれ、前記第3のビアと接続した第3の配線と、が位置する半導体装置。請求項1から3のいずれか1項に記載の半導体装置において、前記MRAMを覆う保護膜をさらに有し、前記保護膜は、SiN膜、SiCN膜またはこれらを含む積層膜である半導体装置。請求項4に記載の半導体装置において、前記保護膜は、前記MRAMの上面及び側面を覆う半導体装置。請求項3に従属する4または5に記載の半導体装置において、前記保護膜は、前記第2の層の前記第2の領域に延在しており、前記第1の層と前記第2の層間絶縁膜の間に位置する半導体装置。請求項1から6のいずれか1項に記載の半導体装置において、前記第1及び第2の配線の露出面は、メタルキャップ膜で覆われている半導体装置。請求項7に記載の半導体装置において、前記第1の配線を覆う前記メタルキャップ膜は、前記MRAMの一部となる半導体装置。請求項1から8のいずれか1項に記載の半導体装置において、前記第1及び第2の層間絶縁膜は、SiCOHからなる半導体装置。請求項9に記載の半導体装置において、SiCOHからなる前記第1及び第2の層間絶縁膜は、C/Si比が1以上10未満である半導体装置。基板上に第1の層間絶縁膜を形成した後、前記第1の層間絶縁膜に複数の第1のビア及び第1の配線を、前記第1の配線が露出するように埋め込むことで、第1の層を形成する第1工程と、前記第1の層の上の第1の領域において、前記第1の配線の上に、互いに電気的に絶縁した少なくとも2つの第1の磁化固定層を形成する第2工程と、前記2つの第1の磁化固定層と平面視で重なり、かつ、前記第1の磁化固定層と電気的に接続する磁化自由層、前記磁化自由層の上に位置する非磁性層、及び、前記非磁性層の上に位置する第2の磁化固定層を形成することで、MRAMを完成させる第3工程と、前記MRAMを覆う第2の層間絶縁膜を形成する第4工程と、前記第2の層間絶縁膜に、前記第2の磁化固定層と接続する第2のビア、及び、前記第2のビアと接続する第2の配線を埋め込む第5工程と、を有する半導体装置の製造方法。請求項11に記載の半導体装置の製造方法において、前記第3工程の後、かつ、前記第4工程の前に、前記MRAMを覆うように、SiN膜、SiCN膜またはこれらを含む積層膜である保護膜を形成する工程をさらに有する半導体装置の製造方法。請求項11または12に記載の半導体装置の製造方法において、前記第4工程では、前記第1の層の上の第2の領域上に前記第2の層間絶縁膜を形成し、前記第5工程では、前記第2のビア及び前記第2の配線の形成と同一処理により、前記第2の領域に、前記第1の配線と接続する第3のビア、及び、前記第3のビアと接続する第3の配線を、前記第2の層間絶縁膜に埋め込む半導体装置の製造方法。請求項11から13のいずれか1項に記載の半導体装置の製造方法において、前記第1及び第2の層間絶縁膜は、下記式1に示す環状有機シリカ構造を有する原料を用いて、プラズマ重合反応で形成する半導体装置の製造方法。1請求項11から14のいずれか1項に記載の半導体装置の製造方法において、前記第1工程の後、かつ、前記第2工程の前に、前記MRAMが形成されない領域に露出した前記第1の配線を覆うマスク膜を形成する工程を有する半導体装置の製造方法。請求項15に記載の半導体装置の製造方法において、前記マスク膜は、上から順に、SiN膜又はSiCN膜と、SiO2膜と、SiCN膜とが積層した積層膜である半導体装置の製造方法。近年、先端LSI生産のFoundry展開が加速しており、共通ロジックIPIntellectualProperty上で混載MRAMを実現することが求められている。配線層中にMRAMを形成する場合、LSIの多層配線形成プロセスがMRAMの特性変動を引き起こさないこと、また、MRAMの形成プロセスが多層配線の特性変動を引き起こさないことが必要となる。ここで、図13に、特許文献1に開示されている図を示す。当該図は、図12に開示されているMRAMを多層配線層内に形成した一例を示している。具体的には、下層配線9上に形成されたコンタクト8の上に、MRAMが形成されている。当該図に示す実施例の場合、MRAMが導入されている層においてMRAMが位置しない領域にあるコンタクト7が、他の層のコンタクトに比べて高くなっている。すなわち、MRAMの存在が、多層配線構造に影響している。コンタクト7の高さが高いと、充填する金属材の埋め込みが困難になってくることに加えて、通常のロジックIPと配線の抵抗容量パラメータが異なってくるため、設計環境構築が新たに必要になる等の問題が生じる。特許文献2および3に記載の技術は、磁壁移動型の磁気抵抗素子とは異なる素子構造の磁気抵抗素子に関する。本発明によれば、基板上に形成された多層配線層を有し、前記多層配線層に含まれる第1の層は、第1の層間絶縁膜と、前記第1の層間絶縁膜に埋め込まれた複数の第1のビアと、前記第1の層間絶縁膜に埋め込まれ、前記第1のビアと接続し、表面が前記第1の層間絶縁膜から露出している複数の第1の配線と、を含み、前記多層配線層に含まれ、前記第1の層の直上に位置する第2の層の第1の領域には、前記第1の配線に接し、互いに絶縁している少なくとも2つの第1の磁化固定層と、前記2つの第1の磁化固定層と平面視で重なり、かつ、前記第1の磁化固定層と接続している磁化自由層と、前記磁化自由層の上に位置する非磁性層と、前記非磁性層の上に位置する第2の磁化固定層と、を有するMRAMと、前記MRAMを覆う第2の層間絶縁膜と、前記第2の層間絶縁膜に埋め込まれ、前記第2の磁化固定層と接続した第2のビアと、前記第2の層間絶縁膜に埋め込まれ、前記第2のビアと接続し、表面が前記第2の層間絶縁膜から露出している第2の配線と、が含まれる半導体装置が提供される。また、本発明によれば、基板上に第1の層間絶縁膜を形成した後、前記第1の層間絶縁膜に複数の第1のビア及び第1の配線を、前記第1の配線が露出するように埋め込むことで、第1の層を形成する第1工程と、前記第1の層の上の第1の領域において、前記第1の配線の上に、互いに電気的に絶縁した少なくとも2つの第1の磁化固定層を形成する第2工程と、前記2つの第1の磁化固定層と平面視で重なり、かつ、前記第1の磁化固定層と電気的に接続する磁化自由層、前記磁化自由層の上に位置する非磁性層、及び、前記非磁性層の上に位置する第2の磁化固定層を形成することで、MRAMを完成させる第3工程と、前記MRAMを覆う第2の層間絶縁膜を形成する第4工程と、前記第2の層間絶縁膜に、前記第2の磁化固定層と接続する第2のビア、及び、前記第2のビアと接続する第2の配線を埋め込む第5工程と、を有する半導体装置の製造方法が提供される。本発明では、MRAMを下層の配線に接して形成する。すなわち、本発明は、図13に示す従来技術と違い、下層の配線とMRAMの間に、コンタクトまたはビアが位置しない。このような本発明によれば、コンタクトまたはビアを介さない分、MRAMを形成した層の厚さを薄くすることができるので、当該層の高さを、MRAMを形成されていない層の高さと同一にすることが可能となる。この場合、各層に形成された配線及びビアの高さも同一とすることができる。結果、多層配線層内に形成されるMRAMによって、ロジック側の多層配線構造が変化する不都合を回避できる。本発明によれば、ロジック混載MRAMにおいて、LSIの多層配線形成プロセスがMRAMの特性変動を引き起こす不都合、また、MRAMの形成プロセスが多層配線の特性変動を引き起こす不都合を軽減することができる。以下、本発明の実施形態を図面に基づいて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。<<第1の実施形態>>本発明者は、LSIの多層配線形成プロセスがMRAMの特性変動を引き起こさないこと、また、MRAMの形成プロセスが多層配線の特性変動を引き起こさないことを満たすロジック混載MRAMを実現するために考慮すべきポイントとして、以下の点を見出した。1ロジックIPとデバイスパラメータを整合させることすなわち、多層配線内に形成されるMRAMに起因して、ロジック側の多層配線構造、例えば配線層の高さ、配線及びビアの高さ、また、その材料構成が変化してはならない。デバイスパラメータは、例えば配線層における抵抗や容量の値である。回路設計では、一般的に、デバイス側から提供されるデバイスパラメータを基に設計を行うことになるが、ビア深さが深くなった場合、上下配線間距離が変わるため、上下配線間の容量値や、ビア抵抗値への影響が懸念される。抵抗や容量がずれた場合には、信号のタイミングがずれることで回路動作に支障をきたす恐れがある。2MRAMへのバリア被覆の必要性配線材であるCuやBEOLプロセス中の水分がMRAM領域に拡散混入することに起因して、MRAMの特性劣化が生じたり、MRAMを構成する金属元素が拡散することによるロジック特性劣化が生じたりすることがある。そこで、本実施形態では、MRAMをバリア被覆で覆うことで、当該不都合を解消する。当然、このバリア被覆によってロジック側の多層配線構造や材料構成が変化しないようにする必要がある。以下、上記点を満たした本実施形態について説明する。<半導体装置の構成>図1に、本実施形態の半導体装置100の断面図の一例を示す。図示する半導体装置100は、CMOSロジック領域第2の領域101と、MRAMセル領域第1の領域102とを有する。この図は、配線層A第2の層にMRAM103を形成した例である。本実施形態においては、MRAM103を形成した配線層Aの高さと、MRAM103を形成されていない配線層B第1の層の高さとが同一である。このため、CMOSロジック領域101において、配線層Aに形成された配線第3の配線104aおよびビア第3のビア105aの高さと、配線層Bに形成された配線第1の配線104bおよびビア第1のビア105bの高さとが同一である。ここでいう同一とは、製造マージンのばらつきの範囲以上の差がないことを意味する。当該前提は、以下も同様である。次に、図2A及びBに、配線層A及び配線層Bの要部を抽出した断面拡大図を示す。図2AはMRAMセル領域102、図2BはCMOSロジック領域101を示す。図2Aに示すように、MRAMセル領域102の配線層Aには、配線層Bの配線104bに接し、互いに絶縁している少なくとも2つの第1の磁化固定層50a及び50bと、2つの第1の磁化固定層50a及び50bと平面視で重なり例えば、第1の磁化固定層50a及び50bを内包し、かつ、第1の磁化固定層50a及び50bと電気的に接続している磁化自由層10と、磁化自由層10の上に位置する非磁性層40と、非磁性層の上に位置する第2の磁化固定層60と、を含むMRAMが形成されている。そして、当該MRAMの側面及び上面が保護膜70で覆われている。第1磁化固定層50a及び50bと接する配線104bは、外部回路に接続されている。第1の磁化固定層50a及び50bは、例えば、PtとCoの合金、あるいはPtとCoを交互に積層した積層膜などを用いる。ここで用いる強磁性体は、これらに限定されるものではなく、縦方向に磁化を持たすことができる強磁性体であればよい。また、この強磁性体の最下層には、強磁性体材料の拡散防止を抑制するためのバリア膜として、Ta又はTiを含む導電性膜51a及び51bを設けることが望ましい。当該バリア膜は、第1の磁化固定層の一部とみなすことができる。磁化自由層10は、例えば、CoとNiの合金、あるいはCoとNiを交互に積層した膜などを用いる。ここで用いる強磁性体は、これらに限定されるものではなく、縦方向に磁化を持たすことができる強磁性体であればよい。また、磁化自由層10と第1の磁化固定層50a及び50bとの間では、導電性を確保するとともに、第1の磁化固定層50a及び50bの磁化を磁化自由層10と結合させるカップリング層図示せずを挿入する必要がある。このカップリング層は、Pt、Co、Fe、Ni、Taのうち、少なくとも2種類以上の元素を含む合金層、又はCoNiB、CoFeB、CoFeZr、CoNiZr、NiFB、NiFeZr等の非晶質磁性体膜もしくは、これらの積層膜を用いる。非磁性層40は、絶縁体、半導体、金属などを用いることができるが、たとえばMgO、AlOなどの金属酸化物を用いることが好ましい。第2の磁化固定層60としては、例えば、Pt、Co、Ruの合金、あるいはPt、Co、Ruを任意に積層した積層膜などを用いる。ここで用いる強磁性体は、これらに限定されるものではなく、縦方向に磁化を持たすことができる強磁性体であればよい。保護膜70は、SiN、SiCN、またはこれらの積層膜である。保護膜70は、図2Aに示すようにMRAMの側面及び上面を覆うのが望ましいが、MRAMの側面及び上面の少なくとも一部を覆えば、一定の効果が得られる。このような本実施形態のMRAMの構成は、特許文献1に記載のMRAMの構成と同様である。よって、本実施形態のMRAMの機能、作用、効果等の詳細な説明は省略する。図2Bに示すように、CMOSロジック領域101において、配線層Aに形成された配線104aおよびビア105aの高さと、配線層Bに形成された配線104bおよびビア105bの高さとは同一である。<半導体装置の製造方法>次に、上述のような本実施形態の半導体装置100の製造方法の一例を、図3A乃至F、図4G乃至L、図5M乃至P、図6Q乃至Sを用いて説明する。なお、これらの図は、本実施形態の半導体装置100の製造フローを示す断面図であり、図中左側にMRAMセル領域102が形成され、図中右側にCMOSロジック領域101が形成される。まず、図3Aに示すように、通常の多層配線形成デュアルダマシンプロセスを利用して、基板図示せず上に形成された第1の層間絶縁膜106の中に、ビア第1のビア105b及び配線第1の配線104bを形成する。当該図は、第1の層間絶縁膜106に、ビア第1のビア105b及び配線第1の配線104bとなるCuを埋め込んだ後、CMPにより平坦化した後の状態を示している。次に、図3Bに示すように、Cuを埋め込まれた第1の層間絶縁膜106の表面に積層キャップ膜107を形成する。積層キャップ膜107は、例えば上から順にSiN又はSiCN膜107c/SiO2膜107b/SiCN膜107aからなる。次いで、図3Cに示すように、フォトリソグラフィーとドライエッチングによって、MRAMセル領域102の積層キャップ膜107を除去し、MRAMセル領域102に形成された配線第1の配線104bを露出させる。次に、図3Dに示すように、1つ目の第1の磁化固定層50aをスパッタリング法により基板全面に形成する。例えば、第1の磁化固定層50aとして、PtとCoの合金、あるいはPtとCoを交互に積層した積層膜を形成する。次に、図3Eに示すように、第1の磁化固定層50aの上に、SiN保護膜108、SiO2ハードマスク109をこの順に形成し、その上に、第1の磁化固定層50aを残す部分を覆うレジストパターン110を形成する。その後、レジストパターン110をマスクとして、SiO2ハードマスク109、SiN保護膜108、及び、第1の磁化固定層50aをドライエッチングする。そして、レジストパターン110、及び、ドライエッチング後に残ったSiO2ハードマスク109を除去すると、図3Fに示す状態が得られる。この際、CMOSロジック領域101には、SiN又はSiCN膜107c/SiO2膜107b/SiCN膜107aからなる積層キャップ膜107が残っている。次に、図4Gに示すように、2つ目の第1の磁化固定層50bをスパッタリング法により基板全面に形成する。例えば、第1の磁化固定層50bとして、1つ目の第1の磁化固定層50aと同様に、PtとCoの合金、あるいはPtとCoを交互に積層した積層膜を形成する。1つ目の第1の磁化固定層50aと最終的に磁化方向を真逆にするために、磁化保持力に差をもたせる必要があるが、膜厚、成膜条件を変える等により、磁化保持力に差を持たせることが可能である。次に、図4Hに示すように、第1の磁化固定層50bの上に、SiN保護膜111、SiO2ハードマスク112をこの順に形成し、その上に、第1の磁化固定層50bを残す部分を覆うレジストパターン113を形成する。その後、レジストパターン113をマスクとして、SiO2ハードマスク112、SiN保護膜111、及び、第1の磁化固定層50bをドライエッチングする。そして、レジストパターン113、及び、ドライエッチング後に残ったSiO2ハードマスク112を除去すると、図4Iに示す状態が得られる。この際、CMOSロジック領域101には、SiN又はSiCN膜107c/SiO2膜107b/SiCN膜107aからなる積層キャップ膜107が残っている。次に、図4Iに示す状態の基板全面にSiNとSiO2の積層膜114を形成した後、CMPとドライエッチングを行うことで、図4Jに示すように、第1の磁化固定層50a及び50bを露出させる。この処理により、積層キャップ膜107のSiN又はSiCN膜107cも除去される。なお、この際、表面に極薄のSiN膜を残してもよい。この場合、後続の磁化自由層形成前に、スパッタチャンバー内でArスパッタ等により残った極薄のSiN膜を除去することができる。次に、図4Kに示すように、スパッタリング法により、磁化自由層10、非磁性層トンネルバリア層40、及び、第2の磁化固定層60をこの順に基板全面に形成する。次いで、その上からSiN保護膜115、SiO2ハードマスクをこの順に形成し、更にその上に、所望のレジストパターンを形成する。そして、当該レジストパターンをマスクとして、SiO2ハードマスク、SiN保護膜115、第2の磁化固定層60、非磁性層トンネルバリア層40、磁化自由層10、及び、積層膜114をドライエッチングする。そして、レジストパターン、及び、ドライエッチング後に残ったSiO2ハードマスクを除去すると、図4Lに示す状態が得られる。この際、CMOSロジック領域101には、SiO2膜107b/SiCN膜107aからなる積層キャップ膜107が残っている。次に、図4Lに示す状態の基板全面に、SiN膜116及びSiO2膜117をこの順に形成した後、CMPにより平坦化することで、図5Mの状態が得られる。その後、SiO2膜117の上に、第2の磁化固定層60を残す部分を覆うレジストパターンを形成する。次いで、当該レジストパターンをマスクとして、SiO2膜117、SiN膜116、SiN保護膜115、第2の磁化固定層60、及び、SiO2膜107bをドライエッチングする。なお、ドライエッチングは、非磁性層トンネルバリア層40でエッチングをストップし、磁化自由層10が露出しないように調整される。そして、レジストパターン、及び、ドライエッチング後に残ったSiO2膜117を除去すると、図5Nに示す状態が得られる。この際、CMOSロジック領域101には、SiCN膜107aからなる積層キャップ膜107が残っている。次に、図5Oに示すように、基板全面に例えばSiCN膜からなる保護膜70を形成後、その上に、第2の層間絶縁膜118を形成する。その後、CMPにより第2の層間絶縁膜118を平坦化すると、図5Pに示す状態が得られる。なお、平坦化後の第2の層間絶縁膜118の厚さは、第1の層間絶縁膜106と同一になるように調整される。次に、図6Q及びRに示すように、第2の層間絶縁膜118の上にSiO2ハードマスク119を形成後、通常の配線加工プロセスに従って、ビア孔加工、配線溝加工を行う。ここでは、ビア孔を最初に加工するビアファースト加工プロセスの例を示したが、加工法はビアファーストに限定されるものではなく、配線溝パターンを最初に加工するトレンチファーストプロセスを用いることも可能である。次に、バリアメタルとCuを配線溝及びビア孔に埋め込み、CMPによって余剰なCuとバリアメタルを除去することで、図6Sに示すように、MRAMが形成されたロジック整合配線層が形成される。当該工程によれば、MRAMセル領域102において第2の磁化固定層60と電気的に接続するビア第2のビア105a、及び、当該ビアと電気的に接続する配線第2の配線105bを形成できるほか、同一処理により、CMOSロジック領域101において配線第1の配線104bと電気的に接続するビア第3のビア105a、及び、当該ビアと電気的に接続する配線第3の配線105bを形成することができる。<作用効果>本実施形態では、MRAMを下層の配線に接して形成する。すなわち、本実施形態は、図13に示す従来技術と違い、下層の配線とMRAMの間に、コンタクト8またはビアが位置しない。このような本実施形態によれば、コンタクト8またはビアを介さない分、MRAMを形成した層の厚さを薄くすることができるので、当該層の高さを、MRAMを形成されていない層の高さと同一にすることが可能となる。この場合、各層に形成された配線及びビアの高さも同一とすることができる。結果、多層配線層内に形成されるMRAMによって、ロジック側の多層配線構造が変化する不都合を回避できる。通常ならば、MRAM素子形成時の下層の配線の腐食抑制等の理由から、下層の配線とMRAMの間にコンタクト8またはビアを介すると考えられる。なお、下層の配線とMRAMの間にコンタクト8またはビアが位置しない場合、下層配線表面のCu腐食等の不都合が生じる可能性があるが、本実施形態では、積層キャップ膜107を用いることでロジック領域の下層配線表面を覆うようにして当該不都合を回避している。また、本実施形態によれば、多層配線層内に形成されるMRAMによって、ロジック側の多層配線の材料構成が変化することもない。また、本実施形態によれば、MRAMの上面及び側面を耐水性、耐Cu拡散性を有するSiCN、SiN、またはこれらの積層構造からなる膜で覆っているので、MRAMの安定性が向上する。<<第2の実施形態>><半導体装置の構成>図7A及びBに、本実施形態の半導体装置の配線層A及び配線層Bの要部を抽出した断面拡大図を示す。図7AはMRAMセル領域、図7BはCMOSロジック領域を示す。本実施形態の半導体装置は、配線104a及び104bの表面にメタルキャップ膜120及び121を有する点で、第1の実施形態と異なる。本実施形態の半導体装置のその他の構成は、第1の実施形態と同様である。このような本実施形態の半導体装置によれば、配線104bと、第1の磁化固定層50a及び50bとの間に、メタルキャップ膜120が位置することとなる。メタルキャップ膜120は、例えば、Coを含有する膜、Wを含有する膜、又は、Ruを含有する膜とすることができる。また、メタルキャップ膜120の厚さは、例えば5nmとすることができる。なお、このメタルキャップ膜120は、第1の磁化固定層50a及び50bの一部として機能することができる。<半導体装置の製造方法>次に、上述のような本実施形態の半導体装置の製造方法の一例を、図8A乃至Cを用いて説明する。なお、これらの図は、本実施形態の半導体装置の製造フローを示す断面図であり、図中左側にMRAMセル領域102が形成され、図中右側にCMOSロジック領域101が形成される。まず、図8Aに示すように、通常の多層配線形成デュアルダマシンプロセスにより、基板図示せず上に形成された第1の層間絶縁膜106中に、ビア105b及び配線104bを形成する。当該図は、第1の層間絶縁膜106に、ビア105b及び配線104bとなるCuを埋め込んだ後、CMPにより平坦化した後の状態を示している。次に、図8Bに示すように、無電解めっき、又は選択CVDにより、メタルキャップ膜120を配線104b上に選択的に形成する。以降、第1の実施形態で説明した処理と同様の処理を行うことで、図8Cに示す状態が得られる。その後、無電解めっき、又は選択CVDにより、配線104a上にメタルキャップ膜120図示せずを選択的に形成する。<作用効果>本実施形態によれば、第1の実施形態の作用効果に加えて、以下の作用効果を実現することができる。1本実施形態によれば、MRAMセル領域102の配線104bをドライエッチングにより露出する際に、配線104bの表面がメタルキャップ膜120で覆われているため、エッチングガスや、剥離液等による配線104bの腐食を抑制することができる。2また、本実施形態によれば、配線104a及び104b上にメタルキャップ膜120及び121を形成することで、配線104a及び104bのエレクトロマイグレーションEM耐性を大幅に向上させることができる。図9は、EMによるビア孔直下の銅含有配線の断線故障の累積故障確率を、メタルキャップ膜120及び121を使用しないリファレンス条件、及び、メタルキャップ膜120及び121を使用する条件各々について示した図である。図から分かるように、メタルキャップ膜120及び121を使用することで、EM耐性が約6000倍向上することが分かる。MRAMにおいては、書き込み時の電流によってEMによる配線の断線が生じ、これによってMRAMへの書き込み回数が制限される可能性がある。本実施形態によれば、配線104a及び104b上にメタルキャップ膜120及び121を形成することで、配線のEM耐性を向上させ、結果、書き込み回数の制限を取り除くことができる。3また、本実施形態によれば、配線104a及び104bのEM耐性が大幅に向上し、書き込み電流による配線中ボイド形成を抑制でき、RAM動作が可能となる。図10A乃至Cは、メタルキャップ膜120及び121をMRAMの書き込み配線に適用した際の効果を示す。図11Aは磁場書込型の模式図を、図11Bは磁壁移動型の模式図を示している。磁場方向によってMTJMagneticTunnelJunction素子のスピン反転を行う磁場書込型では、磁壁移動型と比較してより大きな電流が必要となる。図10Aは磁場書込型を想定して、1mA、30nsecの書込み電流を加えた場合の書込み配線でのEM律速による書込み可能回数の動作温度依存性を、メタルキャップ有、メタルキャップ無各々について示す。図中、リファレンスがメタルキャップ無に対応するデータである。当該前提は図10B及びCも同様である。図10Bは磁壁移動型を想定して、0.2mA、4nsecの書込み電流を加えた場合の書込み可能回数の動作温度依存性をメタルキャップ有、メタルキャップ無各々について示す。図10Cは210°Cでの書き込み可能回数を、磁場書込型、磁壁移動型各々について示す。図10A及びCから分かるように、書込み電流の大きい磁場書込型では、メタルキャップ未使用条件では、DRAMの書込み回数1×E16回を達成できない。しかし、メタルキャップを使用した場合には、図10Aに示すように、DRAMの書込み回数1×E16回を達成できる。また、メタルキャップを使用した場合には、図10Cに示すように、210°Cの高温環境においても、DRAMの書込み回数1×E16回を達成できる。図10B及びCから分かるように、磁壁移動型では、メタルキャップ未使用条件では、動作温度が100°C付近を超えると、DRAMの書込み回数1×E16回を達成できない。しかし、メタルキャップを使用した場合には、図10Bに示すように、DRAMの書込み回数1×E16回を達成できる。また、メタルキャップを使用した場合には、図10Cに示すように、210°Cの高温環境においても、DRAMの書込み回数1×E16回を達成できる。このように、メタルキャップを書込み配線に適用することで、EM律速による書込み回数の制限が取り除かれ、210°Cの高温においても、RAM動作が可能となり、車載マイコン等、高温環境への応用が期待できる。4また、本実施形態の半導体装置の製造方法によれば、配線プロセスの低温化に起因した不都合を軽減することができる。すなわち、配線プロセスの低温化に伴う密度低下等に起因して層間絶縁膜が吸水しやすくなり、配線が腐食しやすくなる恐れがあるが、本実施形態によれば、メタルキャップの存在により、当該不都合を軽減することができる。<<第3の実施形態>><半導体装置の構成>本実施形態の半導体装置の構成は、層間絶縁膜がSiOCH膜であって、C/Siで表される組成比が1以上10以下である点を除いて、第1の実施形態または第2の実施形態と同様である。<半導体装置の製造方法>本実施形態の半導体装置の製造方法は、層間絶縁膜を、下記式1に示す環状有機シリカ構造を有する原料を用いて、プラズマ重合反応で形成する点を除き、第1の実施形態または第2の実施形態と同様である。1<作用効果>low-k絶縁層を形成する手段としては、絶縁層中に埋め込んだ物質を加熱により気化させ、絶縁層中に空孔を形成することでポーラス絶縁層を形成する手段が考えられる。しかし、かかる手段の場合、上記加熱に400°C以上の温度が要求される。MRAMの耐熱性は350°C以下となっていることから、当該手段を採用した場合、MRAMの特性が劣化する恐れがある。本実施形態の構成によれば、300°C以下でlow-k絶縁層を形成することができるので、製造プロセスにおいて、MRAMが350°C以上の温度下に晒される不都合、熱履歴による特性劣化等の不都合を抑制でき、結果、MRAMの安定性が向上する。また、本実施形態によれば、層間絶縁膜の平均空孔径が0.3nm以上0.7nm以下と微細になり、かつ、個々の空孔が独立した構造となりやすいので、層間絶縁膜中へのガス、水分、金属等の拡散が抑制される。このため、信頼性の高い多層配線及びMRAMが実現される。また、本実施形態によれば、SiOCH膜である層間絶縁膜のC/Siで表される組成比が1以上と、C濃度が高いので、プロセス中のプラズマ処理に対して高い耐性が実現され、配線の容量変動が少なく、安定した配線性能と歩留りを達成することが可能である。