第1導電型の基板に設けられた第2導電型のウェル層と、当該ウェル層の上面において第1の方向に沿った電流を流す一対の電流入力端子と、前記ウェル層の上面において前記第1の方向と直交する第2の方向に沿って設けられ、発生した電圧を検出する電圧出力端子と、を備えるホール素子であって、前記ウェル層の底面と前記基板との間に、第2の導電型であって、かつ前記ウェル層よりも不純物濃度の高い第1の空乏層幅抑制用不純物層を含むことを特徴とするホール素子。前記ウェル層の側面と前記基板の前記第1導電型の領域との間に設けられた第2導電型の素子分離用不純物層を含み、第2の導電型であって、かつ前記ウェル層よりも不純物濃度の高い第2の空乏層幅抑制用不純物層を、前記ウェル層と前記素子分離用不純物層との間に含むことを特徴とする請求項1に記載のホール素子。請求項1または2記載のホール素子と、前記基板に設けられたMOSトランジスタとを有することを特徴とする半導体装置。しかしながら、特許文献1に記載された発明では、端子P1、P2間に電流が流れてしまうので、ホール素子の消費電力が増加する。また、ホール素子とCMOSトランジスタとを混載する場合、ホール素子が設けられる領域のP型基板に電圧を印加することがCMOSトランジスタの特性に影響を与えることが考えられる。本発明は、上記した点に鑑みてなされたものであって、ウェル層と基板の間の空乏層幅を抑制し、かつCMOSトランジスタとの混載が可能なホール素子及びホール素子を備えた半導体装置を提供することを目的とする。本発明のホール素子は、第1導電型の基板例えば図1a、bに示したP型基板に設けられた第2導電型のウェル層例えば図1a、bに示したNウェル層103と、当該ウェル層の上面において第1の方向に沿った電流を流す一対の電流入力端子例えば図1aに示した電流入力端子110、111と、前記ウェル層の上面において前記第1の方向と直交する第2の方向に沿って設けられ、発生した電圧を検出する電圧出力端子例えば図1aに示した電圧出力端子112、113と、を備える半導体装置であって、前記ウェル層の底面と前記基板との間に、第2の導電型であって、かつ前記ウェル層よりも不純物濃度の高い第1の空乏層幅抑制用不純物層例えば図1bに示した空乏層幅抑制用N層120を含むことを特徴とする。また、本発明のホール素子は、上記した発明において、前記ウェル層の側面と前記基板の前記第1導電型の領域との間に設けられた第2導電型の素子分離用不純物層例えば図2に示したPウェル層102を含み、第2の導電型であって、かつ前記ウェル層よりも不純物濃度の高い第2の空乏層幅抑制用不純物層例えば図4に示した空乏層幅抑制用N層130を、前記ウェル層と前記素子分離用不純物層との間に含むことが望ましい。本発明の半導体装置は、請求項1または2記載のホール素子と、前記基板に設けられたMOSトランジスタとを有することを特徴とする。上記した本発明によれば、基板とウェル層との間に生じる空乏層幅の伸びを抑制し、ホール電圧に対する空乏層幅の影響を低減することができる。また、P型基板に電圧を印加せずに空乏層幅を抑制する為、他の素子への影響がなく、他の素子との混載に好適な構成となる。また、上記した発明によれば、ウェル層と素子分離用の不純物層との間に生じる空乏層の幅をも抑制することができる。このため、ホール電圧に対する空乏層幅の影響をさらに低減することができる。以下、本発明の実施形態1、実施形態2の半導体装置を説明する。[実施形態1]構成図1a、bは、本発明の実施形態1のホール素子の構成を説明するための図である。図1aは、実施形態1のホール素子の上面図、図1bは、図1a中に示した点線B-B’に沿う断面図である。図1a、bに示したように、実施形態1のホール素子は、シリコン製のP型基板101に形成されたNウェル層103、Nウェル層103内に形成された4つのN層104a、104b、104c、104d、Nウェル層103を素子分離するPウェル層102、Nウェル層103とP型基板101との間に設けられる不純物濃度の高い空乏層幅抑制用N層120によって構成されている。4つのN層104a~104dのうち、N層104a、104bは図中に示したX方向に沿って配置され、N層104c、104dはY方向に沿って配置されている。N層104aには電流入力端子110が接続され、N104bには電流入力端子111が接続される。N層104a、104bと電流入力端子110、111は、コンタクト電極105によって電気的に接続される図1aにおいてコンタクト電極105は不図示。また、N層104cには電圧出力端子112が接続され、N104dには電流入力端子113が接続される。このような実施形態1のホール素子によれば、電流入力端子110、111N層104a、N層104b間を図中に示したX方向に電流Iが流れる。また、ホール素子の設置環境に存在する磁場によって図中のZ軸方向に磁束密度Bの磁界が発生する。このとき、電流Iと磁界との両方に垂直な方向図中のY方向にホール電圧が発生し、ホール電圧は電圧出力端子112、113N層104c、N層104dによって検出される。プロセス条件空乏層幅抑制用N層120は、P型基板101とNウェル層103間の空乏層を抑えることを目的にして形成されている。空乏層幅抑制用N層120は、その不純物濃度が高いほど空乏層幅が広がることを抑える効果が高くなる。ただし、不純物濃度が高くなる、あるいは空乏層幅抑制用N層120の厚さtが厚くなるに連れて空乏層幅抑制用N層120が電流パスとなるため、Nウェル層103の不純物濃度を低く抑えた効果が損なわれてしまう。以上のことから、空乏層幅抑制用N層120の濃度及び厚さtには、本実施形態の効果を得るのに適した適正な範囲があると考えられる。図2は、シミュレーションによって得た空乏層幅抑制用N層120の濃度プロファイルを示した図である。図2に示した濃度プロファイルは、P型基板101上にAs濃度2E17個/cm3、温度1000°Cの条件で空乏層幅抑制用N層120を厚さ0.01μmエピタキシャル成長させ、次いでPの濃度1E16個/cm3、温度1000°Cの条件でNウェル層103を厚さ5μm成長させた場合に得られた濃度プロファイルである。空乏層幅抑制用N層120にAsを採用した理由は、Asの方がPよりも拡散し難いため、薄い空乏層幅抑制用N層120の形成に適しているからである。なお、実施形態1のホール素子は、以上のプロセスで製造されるものに限定されるものではない。すなわち、空乏層幅抑制用N層120はエピタキシャル成長によって形成されるものに限定されるものでなく、イオン注入によって形成することもできる。空乏層幅抑制用N層120をイオン注入によって形成するプロセスは、ホール素子部とCMOSトランジスタを素子分離する場合に好適である。また、Pウェル層102はNウェル層103のエピタキシャル成長後にイオン注入によって形成される。その後、ホール素子を製造する一般的なプロセスによって図1a、bに示したホール素子を製造することができる。図3は、空乏層幅抑制用N層120の濃度と空乏層幅及び空乏層を流れる電流密度との関係を説明するための図である。図3の横軸は空乏層幅抑制用N層120の不純物濃度、縦軸1はPN接合位置からNウェル層側への空乏層幅、縦軸2は空乏層幅抑制用N層120を流れる電流密度を示す。横軸に示した空乏層幅抑制用N層120の不純物濃度は、空乏層幅抑制用N層120がない横軸に示す濃度が0場合から1E16個/cm3~1E18個/cm3の範囲を示している。なお、図3に示した結果は、以下の条件の下で得られたものである。空乏層幅抑制用N層120の不純物:Asバイアス条件:電流入力端子110の電圧5V、電流入力端子111の電圧0V電流入力端子110、111間の距離:50μm測定位置:電流入力端子110、111間の中間地点P/N接合:P型不純物濃度とN型不純物濃度が一致する箇所空乏層:不純物濃度に対してキャリア数が1/2に以下になる領域図3によれば、空乏層幅抑制用N層120を設けたことによって空乏層幅を抑制することができることが分かる。また、空乏層幅抑制用N層120の不純物濃度を高くすることによって空乏層幅の抑制効果が増大することが分かる。さらに、不純物濃度が2E17個/cm3以上になると、空乏層幅抑制効果が飽和することが分かる。また、図3によれば、空乏層幅抑制用N層120を流れる電流密度が、空乏層幅抑制用N層120の不純物濃度が2E17個/cm3まではNウェル層3を流れる電流密度と同程度の一定値であることが分かる。また、空乏層幅抑制用N層120の不純物濃度を2E17個/cm3より高くした場合、空乏層幅抑制用N層120に電流が流れてしまうことが分かる。以上のことから、実施形態1では、空乏層幅抑制用N層120の不純物濃度の最適値を2E17個/cm3とした。実施形態1によれば、Nウェル層3とP型基板101の空乏層を抑制することによって特性の向上が見込めるホール素子を提供することができる。[実施形態2]次に、本発明の実施形態2について説明する。図4は、実施形態2のホール素子を説明するための断面図である。なお、実施形態2のホール素子の上面は、実施形態1において図1aに示したホール素子の上面と同様である。このため、実施形態2では実施形態2のホール素子の上面図を省くとともに、図1に示した構成と同様の構成については同様の符号を付し、その説明を一部省くものとする。図4に示した実施形態2のホール素子は、実施形態1と同様に、P型基板101上に空乏層幅抑制用N層120を備えている。そして、さらに、素子分離用のPウェル層102とNウェル層103との間にも、不純物濃度が高い空乏層幅抑制用N層130を備えている。実施形態2は、空乏層幅抑制用N層130を備えたことにより、Pウェル層102とNウェル層103との間に生じる空乏層の幅を抑えることができるので、ホール素子特性のさらなる向上が見込める。なお、空乏層幅抑制用N層130は、イオン注入によって形成することが可能である。