DAコンバータと、コンパレータと、逐次比較レジスタを備え、サンプル電圧の取り得る範囲を予測して前記逐次比較レジスタの上位nビットを予め決定した上で、前記サンプル電圧のAD変換を実行し、出力データを生成する逐次比較型AD変換装置であって、予め決定した前記逐次比較レジスタの上位nビットに基づいて、前記サンプル電圧の前記予測範囲の最大予測値及び最小予測値を生成する生成回路と、前記最大予測値及び最小予測値と、前記出力データと、を比較するデータ比較回路と、を備える、逐次比較型AD変換装置。請求項1に記載の逐次比較型AD変換装置であって、前記データ比較回路による比較の結果、前記最大予測値又は最小予測値と前記出力データとが一致していた場合は、前記サンプル電圧の前記予測範囲を変更する予測範囲変更回路を備え、前記予測範囲変更回路が前記サンプル電圧の前記予測範囲を変更した上で、再度、前記サンプル電圧のAD変換を実行する、逐次比較型AD変換装置。請求項2に記載の逐次比較型AD変換装置であって、前記予測範囲変更回路は、前記サンプル電圧の前記予測範囲が広がるように、前記サンプル電圧の前記予測範囲を変更する、逐次比較型AD変換装置。請求項3に記載の逐次比較型AD変換装置であって、前記予測範囲変更回路は、前記逐次比較レジスタの上位nビットを予め決定することに代えて上位n-mビットを予め決定することで、前記サンプル電圧の前記予測範囲を広げる、逐次比較型AD変換装置。ただし、mは自然数である。請求項2に記載の逐次比較型AD変換装置であって、前記予測範囲変更回路は、前記データ比較回路による比較の結果、前記最大予測値と前記出力データとが一致していた場合、前記サンプル電圧の前記予測範囲が上にシフトするように、前記サンプル電圧の前記予測範囲を変更し、前記データ比較回路による比較の結果、前記最小予測値と前記出力データとが一致していた場合、前記サンプル電圧の前記予測範囲が下にシフトするように、前記サンプル電圧の前記予測範囲を変更する、逐次比較型AD変換装置。請求項5に記載の逐次比較型AD変換装置であって、前記予測範囲変更回路は、前記逐次比較レジスタの上位nビットをインクリメント又はデクリメントすることで、前記サンプル電圧の前記予測範囲を上又は下にシフトさせる、逐次比較型AD変換装置。DAコンバータと、コンパレータと、逐次比較レジスタを備え、サンプル電圧の取り得る範囲を予測して前記逐次比較レジスタの上位nビットを予め決定した上で、前記サンプル電圧のAD変換を実行し、出力データを生成する逐次比較型AD変換方法であって、予め決定した前記逐次比較レジスタの上位nビットに基づいて、前記サンプル電圧の前記予測範囲の最大予測値及び最小予測値を生成するステップと、前記最大予測値及び最小予測値と、前記出力データと、を比較するステップと、を含む、逐次比較型AD変換方法。請求項7に記載の逐次比較型AD変換方法であって、前記比較の結果、前記最大予測値又は最小予測値と前記出力データとが一致していた場合は、前記サンプル電圧の前記予測範囲を変更するステップを更に含み、前記サンプル電圧の前記予測範囲を変更した上で、再度、前記サンプル電圧のAD変換を実行する、逐次比較型AD変換方法。請求項8に記載の逐次比較型AD変換方法であって、前記サンプル電圧の前記予測範囲が広がるように、前記サンプル電圧の前記予測範囲を変更する、逐次比較型AD変換方法。請求項9に記載の逐次比較型AD変換方法であって、前記逐次比較レジスタの上位nビットを予め決定することに代えて上位n-mビットを予め決定することで、前記サンプル電圧の前記予測範囲を広げる、逐次比較型AD変換方法。ただし、mは自然数である。請求項8に記載の逐次比較型AD変換方法であって、前記データ比較回路による比較の結果、前記最大予測値と前記出力データとが一致していた場合、前記サンプル電圧の前記予測範囲が上にシフトするように、前記サンプル電圧の前記予測範囲を変更し、前記データ比較回路による比較の結果、前記最小予測値と前記出力データとが一致していた場合、前記サンプル電圧の前記予測範囲が下にシフトするように、前記サンプル電圧の前記予測範囲を変更する、逐次比較型AD変換方法。請求項11に記載の逐次比較型AD変換方法であって、前記逐次比較レジスタの上位nビットをインクリメント又はデクリメントすることで、前記サンプル電圧の前記予測範囲を上又は下にシフトさせる、逐次比較型AD変換方法。上記特許文献1の技術では、例えば、0~5Vのサンプル電圧を10ビットの分解能でAD変換する場合において、AD変換のサンプル電圧が3.75~4.35[V]であると予測できた場合は、AD変換の出力データの上位3ビットが110であると予め決めておき、残りの下位7ビット分、逐次比較型AD変換の変換サイクルを繰り返せば十分ということになる。しかし、AD変換のサンプル電圧が、上記の予測範囲上記の例では、3.75~4.35[V]から上又は下に外れる場合がある。仮にAD変換のサンプル電圧が例えば4.8[V]であった場合は、AD変換の出力データは、1101111111となる。また、仮にAD変換のサンプル電圧が例えば1.2[V]であった場合は、AD変換の出力データは、1100000000となる。何れにしても、このようにAD変換のサンプル電圧が上記の予測範囲から上又は下に外れた場合は、誤った出力データが生成されることになる。本願発明の第1の観点によれば、DAコンバータと、コンパレータと、逐次比較レジスタを備え、サンプル電圧の取り得る範囲を予測して前記逐次比較レジスタの上位nビットを予め決定した上で、前記サンプル電圧のAD変換を実行し、出力データを生成する逐次比較型AD変換装置は、予め決定した前記逐次比較レジスタの上位nビットに基づいて、前記サンプル電圧の前記予測範囲の最大予測値及び最小予測値を生成する生成回路と、前記最大予測値及び最小予測値と、前記出力データと、を比較するデータ比較回路と、を備える。以上の構成において、前記サンプル電圧が前記予測範囲から上又は下に外れた場合、前記出力データは、前記最大予測値又は最小予測値と等しくなる。従って、以上の構成によれば、前記サンプル電圧が前記予測範囲から上又は下に外れたことを検知できるようになる。本願発明の第2の観点によれば、DAコンバータと、コンパレータと、逐次比較レジスタを備え、サンプル電圧の取り得る範囲を予測して前記逐次比較レジスタの上位nビットを予め決定した上で、前記サンプル電圧のAD変換を実行し、出力データを生成する逐次比較型AD変換方法は、予め決定した前記逐次比較レジスタの上位nビットに基づいて、前記サンプル電圧の前記予測範囲の最大予測値及び最小予測値を生成するステップと、前記最大予測値及び最小予測値と、前記出力データと、を比較するステップと、を含む。以上の方法において、前記サンプル電圧が前記予測範囲から上又は下に外れた場合、前記出力データは、前記最大予測値又は最小予測値と等しくなる。従って、以上の方法によれば、前記サンプル電圧が前記予測範囲から上又は下に外れたことを検知できるようになる。本願発明によれば、前記サンプル電圧が前記予測範囲から上又は下に外れたことを検知できるようになる。第1実施形態以下、図1及び図2を参照しつつ、本願発明の第1実施形態を説明する。本実施形態においてADコンバータ1逐次比較型AD変換装置は、DAコンバータ4DACと、コンパレータ5と、逐次比較レジスタ6SARを備え、サンプル電圧の取り得る範囲を予測して逐次比較レジスタ6の上位nビットを予め決定した上で、サンプル電圧のAD変換を実行し、出力データを生成する。本実施形態においてADコンバータ1によるAD変換の分解能はkビットであるとする。ただし、kは自然数である。以下、このADコンバータ1を詳しく説明する。ADコンバータ1は、コントローラ2と、サンプルホールド回路3SHと、DAコンバータ4と、コンパレータ5と、逐次比較レジスタ6と、予測データレジスタ7FBRと、下位ビットレジスタ8LSBRと、出力データレジスタ9と、MaxMin値生成回路10生成回路と、MaxMin値比較回路11データ比較回路と、FBR変更回路12予測範囲変更回路と、によって構成されている。コントローラ2は、DAコンバータ4やコンパレータ5等の、ADコンバータ1を構成する各構成要素を制御するものである。図1においてコントローラ2と各構成要素を接続する破線は、コントローラ2による制御用の信号線をイメージしたものである。なお、図面が煩雑にならないよう、一部の信号線は図面上、省略されている。コントローラ2は、制御レジスタを有する。コントローラ2の制御レジスタは、図示しない外部素子によって自在に設定可能となっている。制御レジスタは、ADコンバータ1のクロック周波数を設定するのに用いられる。制御レジスタは、ADコンバータ1が有する複数のアナログ入力端子の中からAD変換の対象となるアナログ入力端子を選択するのに用いられる。制御レジスタには、ADコンバータ1が出力する出力データのビット幅であるkを記憶するための変数k記憶領域が確保されている。また、制御レジスタには、固定される上位ビットのビット数固定上位ビット数nを記憶するための変数n記憶領域が確保されている。サンプルホールド回路3は、選択されたアナログ入力端子に印加されているサンプル電圧を保持する。サンプルホールド回路3は、保持するサンプル電圧をコンパレータ5に出力する。DAコンバータ4は、予測データレジスタ7の上位nビットと、下位ビットレジスタ8の下位k-nビットと、に基づいて比較電圧に変換する。DAコンバータ4は、生成した比較電圧をコンパレータ5に出力する。コンパレータ5は、DAコンバータ4から出力された比較電圧と、サンプルホールド回路3に保持されているサンプル電圧と、を比較する。コンパレータ5は、この比較の結果を逐次比較レジスタ6に出力する。逐次比較レジスタ6は、kビットのレジスタである。逐次比較レジスタ6には、逐次比較レジスタ制御回路6aが設けられている。逐次比較レジスタ制御回路6aは、逐次比較レジスタ6を制御する回路である。逐次比較レジスタ制御回路6aは、コンパレータ5から出力された比較結果に基づいて、逐次比較レジスタ6の対応するビットの値を設定すると共に、そのビットの次のビットを1に設定する。予測データレジスタ7は、kビットのレジスタである。予測データレジスタ7は、サンプル電圧の取り得る範囲を予測して逐次比較レジスタ6の上位nビットを予め決定するために用いられる。予測データレジスタ7の上位nビットは、コントローラ2によって設定される。予測データレジスタ7の上位nビットは、逐次比較レジスタ6とDAコンバータ4と出力データレジスタ9とMaxMin値生成回路10に出力される。逐次比較レジスタ6の上位nビットと、出力データレジスタ9の上位nビットは、予測データレジスタ7の上位nビットと等しい。ただし、nは好ましくは1以上の整数であり、少なくとも0以上の整数である。下位ビットレジスタ8は、kビットのレジスタである。下位ビットレジスタ8の下位k-nビットには、逐次比較レジスタ6の下位k-nビットが格納される。出力データレジスタ9は、kビットのレジスタである。出力データレジスタ9の上位nビットには、予測データレジスタ7の上位nビットがコピーされる。出力データレジスタ9の下位k-nビットには、下位ビットレジスタ8の下位k-nビットがコピーされる。出力データレジスタ9のデータは、MaxMin値比較回路11に出力される。MaxMin値生成回路10は、予め決定した上位nビットに基づいて、サンプル電圧の予測範囲の最大予測値及び最小予測値を生成する。詳しくは、MaxMin値生成回路10は、予測データレジスタ7から出力された予測データレジスタ7の上位nビットに基づいて、サンプル電圧の予測範囲の最大予測値及び最小予測値を生成する。例えば、k=8であり、n=3であり、予測データレジスタ7の上位3ビットが100とすると、サンプル電圧の予測範囲の最大予測値は、10011111となり、サンプル電圧の予測範囲の最小予測値は、10000000となる。MaxMin値生成回路10は、生成した最大予測値及び最小予測値をMaxMin値比較回路11に出力する。MaxMin値比較回路11は、最大予測値及び最小予測値と、出力データと、を比較する。詳しくは、MaxMin値比較回路11は、MaxMin値生成回路10から出力された最大予測値及び最小予測値と、出力データレジスタ9から出力された出力データと、を比較する。そして、比較の結果、MaxMin値生成回路10から出力された最大予測値及び最小予測値と、出力データレジスタ9から出力された出力データと、が異なっていた場合は、MaxMin値比較回路11は、出力データを外部素子へ出力する。一方、比較の結果、MaxMin値生成回路10から出力された最大予測値及び最小予測値のうち何れかと、出力データレジスタ9から出力された出力データと、が一致していた場合は、MaxMin値比較回路11は、FBR変更回路12に対してFBR変更指令信号を出力する。FBR変更指令信号には、出力データレジスタ9から出力された出力データが、最大予測値と最小予測値のうちどちらと一致していたかに関する情報が含まれている。FBR変更回路12は、サンプル電圧の予測範囲を変更する。詳しくは、FBR変更回路12は、MaxMin値比較回路11による比較の結果、最大予測値と出力データとが一致していた場合、サンプル電圧の予測範囲が上にシフトするように、サンプル電圧の予測範囲を変更する。同様に、FBR変更回路12は、MaxMin値比較回路11による比較の結果、最小予測値と出力データとが一致していた場合、サンプル電圧の予測範囲が下にシフトするように、サンプル電圧の予測範囲を変更する。更に詳しくは、FBR変更回路12は、逐次比較レジスタ6の上位nビットをインクリメント又はデクリメントすることで、サンプル電圧の予測範囲を上又は下にシフトさせる。具体的には、FBR変更回路12は、FBR設定用レジスタを有する。FBR設定用レジスタは、kビットのレジスタである。FBR設定用レジスタの上位nビットには、コントローラ2によって設定された予測データレジスタ7の上位nビットのデータと同一のデータが格納されている。この構成で、FBR変更回路12は、MaxMin値比較回路11からFBR変更指令信号が出力されると、FBR変更指令信号に基づいて、FBR設定用レジスタの上位nビットをインクリメント又はデクリメントする。そして、FBR変更回路12は、変更後のFBR設定用レジスタの上位nビットを予測データレジスタ7の上位nビットにコピーすると共に、コントローラ2にAD変換再実行信号を出力する。コントローラ2は、FBR変更回路12からAD変換再実行信号が出力されると、サンプル電圧のAD変換を再度、実行する。作動1以下、図2を参照しつつ、ADコンバータ1の作動を説明する。説明の便宜上、ADコンバータ1のアナログ入力端子に印加されるサンプル電圧は0~5[V]であるとし、ADコンバータ1は、このサンプル電圧を8ビットの分解能でAD変換するものとする。また、過去のAD変換の結果を踏まえることで、サンプル電圧は、4.0625[V]11010000~4.355[V]11011111の範囲内に収まるもとの予測できているものとする。従って、k=8となる。また、上位4ビットが一致しているので固定上位ビット数nを4とすることができる。即ち、逐次比較レジスタ6の上位4ビットは、1101に固定される。また、サンプル電圧は、過去のAD変換の結果に基づく予測に反して、4.5[V]であったとする。さて、先ず、ADコンバータ1への通電S300後、ADコンバータ1の制御レジスタの設定を行うS310。即ち、ADコンバータ1の制御レジスタに、ADコンバータ1のクロック周波数を入力する。また、ADコンバータ1の制御レジスタに、AD変換の対象となるアナログ入力端子を選択するためのデータを入力する。また、ADコンバータ1の制御レジスタの変数k記憶領域に8を入力し、変数n記憶領域に4を入力する。次に、予測データレジスタ7を設定するS320。具体的には、予測データレジスタ7に、11010000を入力する。この11010000のうち、上位4ビットである1101が固定ビットに相当している。固定ビットとは、サンプル電圧の取り得る範囲が予測できていることで自ずと決まってくるビットを意味する。次に、MaxMin値生成回路10は、サンプル電圧の予測範囲の最大予測値及び最小予測値を生成するS330。具体的には、MaxMin値生成回路10は、予測データレジスタ7から出力されたデータと、コントローラ2の制御レジスタの変数n記憶領域に記憶されている固定上位ビット数nと、に基づいて、サンプル電圧の予測範囲の最大予測値及び最小予測値を生成する。つまり、MaxMin値生成回路10は、予測データレジスタ7から出力されたデータである11010000のうち下位4ビットをすべて1とした11011111を最大予測値として生成する。また、MaxMin値生成回路10は、予測データレジスタ7から出力されたデータである11010000のうち下位4ビットをすべて0のままとした11010000を最小予測値として生成する。次に、コントローラ2は、サンプル電圧のAD変換を実行するS340。具体的には、コントローラ2は、サンプルホールド回路3にサンプルホールド信号を出力して、アナログ入力端子に印加されているサンプル電圧をサンプルホールド回路3に保持させる。次に、コントローラ2は、予測データレジスタ7の上位4ビットを逐次比較レジスタ6の上位4ビットにコピーする。そして、コントローラ2は、逐次比較レジスタ6の下位4ビットを0000に設定する。すると、逐次比較レジスタ制御回路6aは、逐次比較レジスタ6の4ビット目を1に変更する。即ち、逐次比較レジスタ制御回路6aは、逐次比較レジスタ6を11010000から11011000へと書き換える。そして、逐次比較レジスタ制御回路6aは、逐次比較レジスタ6の下位4ビットである1000を下位ビットレジスタ8の下位4ビットにコピーする。DAコンバータ4は、予測データレジスタ7の上位4ビットである1101と、下位ビットレジスタ8の下位4ビットである1000を合成して11011000なるデータを生成すると共に、この11011000をDA変換することで比較電圧いわゆる中間電圧を生成する。DAコンバータ4によって生成される比較電圧は、4.21875[V]となる。DAコンバータ4は、生成した比較電圧4.21875[V]をコンパレータ5に入力する。そして、コンパレータ5は、サンプルホールド回路3によって保持されているサンプル電圧4.5[V]と、DAコンバータ4から出力された比較電圧4.21875[V]と、を比較する。この場合、比較電圧よりもサンプル電圧の方が上回っているので、コンパレータ5は、逐次比較レジスタ制御回路6aにHIGHを出力する。逐次比較レジスタ制御回路6aは、コンパレータ5からHIGHが出力されることで、逐次比較レジスタ6の4ビット目を1のまま維持する。次に、逐次比較レジスタ制御回路6aは、逐次比較レジスタ6の3ビット目を1に変更する。即ち、逐次比較レジスタ制御回路6aは、逐次比較レジスタ6を11011000から11011100へと書き換える。そして、逐次比較レジスタ制御回路6aは、逐次比較レジスタ6の下位4ビットである1100を下位ビットレジスタ8の下位4ビットにコピーする。以下同様である。この場合、比較電圧4.296875[V]よりもサンプル電圧4.5[V]の方が上回っているので、コンパレータ5は、逐次比較レジスタ制御回路6aにHIGHを出力する。逐次比較レジスタ制御回路6aは、コンパレータ5からHIGHが出力されることで、逐次比較レジスタ6の3ビット目を1のまま維持する。上記の処理を更に2回繰り返すと、逐次比較レジスタ6は、11011111となる。その後、逐次比較レジスタ制御回路6aは、逐次比較レジスタ6の下位4ビットである1111を下位ビットレジスタ8の下位4ビットにコピーする。そして、出力データレジスタ9には、予測データレジスタ7の上位4ビットである1101と、下位ビットレジスタ8の下位4ビットである1111と、を合成して成る11011111が格納される。次に、MaxMin値比較回路11は、出力データレジスタ9の出力データである11011111と、MaxMin値生成回路10が生成した最大予測値11011111及び最小予測値11010000と、を比較するS350。この場合、出力データレジスタ9の出力データである11011111と、MaxMin値生成回路10が生成した最大予測値11011111と、が一致しているのでS350YES、MaxMin値比較回路11は、FBR変更回路12にFBR変更指令信号を出力するS360。FBR変更指令信号には、出力データレジスタ9の出力データと、MaxMin値生成回路10が生成した最大予測値と、が一致したとの情報が含まれている。FBR変更回路12は、MaxMin値比較回路11からFBR変更指令信号を受け取ると、予測データレジスタ7の上位4ビットをインクリメントすることで、予測データレジスタ7の上位4ビットを1110に変更するS370。そして、処理をS330に戻す。そして、MaxMin値生成回路10は、サンプル電圧の予測範囲の最大予測値及び最小予測値を生成するS330。コントローラ2は、サンプル電圧のAD変換を実行するS340。このAD変換の結果、出力データレジスタ9には、111001104.4921875[V]に相当が格納される。そして、MaxMin値比較回路11は、出力データレジスタ9の出力データである11100110と、MaxMin値生成回路10が生成した最大予測値11101111及び最小予測値11100000と、を比較するS350。この場合、出力データレジスタ9の出力データである11100110は、MaxMin値生成回路10が生成した最大予測値11101111及び最小予測値11100000の何れに対しても不一致であるからS350:NO、MaxMin値比較回路11は、出力データレジスタ9の出力データである11100110を外部素子へ出力しS380、処理を終えるS390。作動2次に、サンプル電圧が、4.5[V]に代えて4.0[V]であった場合を説明する。この場合、コントローラ2がサンプル電圧のAD変換を実行した結果S340、出力データレジスタ9には、110100004.375[V]に相当が格納されることになる。そして、MaxMin値比較回路11は、出力データレジスタ9の出力データである11010000と、MaxMin値生成回路10が生成した最大予測値11011111及び最小予測値11010000と、を比較するS350。この場合、出力データレジスタ9の出力データである11010000と、MaxMin値生成回路10が生成した最小予測値11010000と、が一致しているのでS350YES、MaxMin値比較回路11は、FBR変更回路12にFBR変更指令信号を出力するS360。FBR変更指令信号には、出力データレジスタ9の出力データと、MaxMin値生成回路10が生成した最小予測値と、が一致したとの情報が含まれている。FBR変更回路12は、MaxMin値比較回路11からFBR変更指令信号を受け取ると、予測データレジスタ7の上位4ビットをデクリメントすることで、予測データレジスタ7の上位4ビットを1100に変更するS370。そして、処理をS330に戻す。そして、MaxMin値生成回路10は、サンプル電圧の予測範囲の最大予測値及び最小予測値を生成するS330。コントローラ2は、サンプル電圧のAD変換を実行するS340。このAD変換の結果、出力データレジスタ9には、110011003.984375[V]に相当が格納される。そして、MaxMin値比較回路11は、出力データレジスタ9の出力データである11001100と、MaxMin値生成回路10が生成した最大予測値11001111及び最小予測値11000000と、を比較するS350。この場合、出力データレジスタ9の出力データである11100110は、MaxMin値生成回路10が生成した最大予測値11001111及び最小予測値11000000の何れに対しても不一致であるからS350:NO、MaxMin値比較回路11は、出力データレジスタ9の出力データである11001100を外部素子へ出力しS380、処理を終えるS390。以上に、本願発明の好適な第1実施形態を説明したが、第1実施形態は、要するに以下の特長を有している。DAコンバータ4と、コンパレータ5と、逐次比較レジスタ6を備え、サンプル電圧の取り得る範囲を予測して逐次比較レジスタ6の上位nビットを予め決定した上で、サンプル電圧のAD変換を実行し、出力データを生成するADコンバータ1逐次比較型AD変換装置は、MaxMin値生成回路10生成する生成回路と、MaxMin値比較回路11データ比較回路と、を備える。MaxMin値生成回路10は、予め決定した逐次比較レジスタ6の上位nビットに基づいて、サンプル電圧の予測範囲の最大予測値及び最小予測値を生成する。MaxMin値比較回路11は、最大予測値及び最小予測値と、出力データと、を比較する。以上の構成において、サンプル電圧が予測範囲から上又は下に外れた場合、出力データは、最大予測値又は最小予測値と等しくなる。従って、以上の構成によれば、サンプル電圧が予測範囲から上又は下に外れたことを検知できるようになる。また、ADコンバータ1は、MaxMin値生成回路10による比較の結果、最大予測値又は最小予測値と出力データとが一致していた場合は、サンプル電圧の予測範囲を変更するFBR変更回路12予測範囲変更回路を備える。そして、ADコンバータ1は、FBR変更回路12がサンプル電圧の予測範囲を変更した上で、再度、サンプル電圧のAD変換を実行する。以上の構成によれば、当初の予測範囲から上又は下に外れたサンプル電圧を正確にAD変換できる可能性が高くなる。また、FBR変更回路12は、MaxMin値比較回路11による比較の結果、最大予測値と出力データとが一致していた場合、サンプル電圧の予測範囲が上にシフトするように、サンプル電圧の予測範囲を変更する。一方、FBR変更回路12は、MaxMin値比較回路11による比較の結果、最小予測値と出力データとが一致していた場合、サンプル電圧の予測範囲が下にシフトするように、サンプル電圧の予測範囲を変更する。また、FBR変更回路12は、逐次比較レジスタ6の上位nビットをインクリメント又はデクリメントすることで、サンプル電圧の予測範囲を上又は下にシフトさせる。第2実施形態次に、図3を参照しつつ、本願発明の第2実施形態を説明する。ここでは、本実施形態が上記第1実施形態と異なる点を中心に説明し、重複する説明は適宜省略する。また、上記第1実施形態の各構成要素に対応する構成要素には原則として同一の符号を付すこととする。本実施形態は、上記第1実施形態と比較して、FBR変更回路12の動作が異なっている。本実施形態において、FBR変更回路12は、MaxMin値比較回路11による比較の結果、最大予測値又は最小予測値と出力データとが一致していた場合において、サンプル電圧の予測範囲を上又は下にシフトさせることに代えて、サンプル電圧の予測範囲が広がるように、サンプル電圧の予測範囲を変更する。具体的には、FBR変更回路12は、MaxMin値比較回路11による比較の結果、最大予測値又は最小予測値と出力データとが一致していた場合において、逐次比較レジスタ6の上位nビットを予め決定することに代えて上位n-mビットを予め決定することで、サンプル電圧の予測範囲を広げる。ただし、mは自然数である。即ち、FBR変更回路12は、MaxMin値比較回路11による比較の結果、最大予測値又は最小予測値と出力データとが一致していた場合において、コントローラ2の制御レジスタの変数n記憶領域に記憶されている固定上位ビット数nを1又は2以上、減じる。作動コントローラ2は、サンプル電圧のAD変換を実行するS340。MaxMin値比較回路11は、出力データレジスタ9の出力データと、MaxMin値生成回路10が生成した最大予測値及び最小予測値と、を比較するS350。例えば、出力データレジスタ9の出力データと、MaxMin値生成回路10が生成した最大予測値又は最小予測値と、が一致していたらS350YES、MaxMin値比較回路11は、コントローラ2の制御レジスタの固定上位ビット数nをm個ここでは、1つ減じるS400。つまり、固定上位ビット数nは4から3へと置き換わる。そして、処理をS330に戻す。次に、MaxMin値生成回路10は、サンプル電圧の予測範囲の最大予測値及び最小予測値を生成するS330。具体的には、MaxMin値生成回路10は、予測データレジスタ7から出力されたデータと、コントローラ2の制御レジスタの変数n記憶領域に記憶されている固定上位ビット数nと、に基づいて、サンプル電圧の予測範囲の最大予測値及び最小予測値を生成する。つまり、MaxMin値生成回路10は、予測データレジスタ7から出力されたデータである11010000のうち下位5ビットをすべて1とした11011111を最大予測値として生成する。また、MaxMin値生成回路10は、予測データレジスタ7から出力されたデータである11010000のうち下位5ビットをすべて0とした11000000を最小予測値として生成する。これにより、サンプル電圧の予測範囲は、下限が0.3125[V]だけ引き下げられることにより、前回よりも広げられることになる。以上に、本願発明の好適な第2実施形態を説明したが、第2実施形態は、要するに以下の特長を有している。FBR変更回路12は、サンプル電圧の予測範囲が広がるように、サンプル電圧の予測範囲を変更する。具体的には、FBR変更回路12は、逐次比較レジスタ6の上位nビットを予め決定することに代えて上位n-mビットを予め決定することで、サンプル電圧の予測範囲を広げている。ただし、mは自然数である。