シリコン基板と、前記シリコン基板の150面上に、エピタキシャル成長された窒化物半導体層と、を備える半導体基板。前記シリコン基板と、前記窒化物半導体層の間に形成された窒化珪素層をさらに備える請求項1に記載の半導体基板。前記窒化珪素層が、2原子層以下の厚さである、請求項2に記載の半導体基板。前記窒化物半導体層が、GaN、AlGaN、およびAlNのいずれか、あるいは、これらを積層した層である請求項1から3のいずれか一項に記載の半導体基板。前記窒化物半導体層の成長面が0001面である請求項1から4のいずれか一項に記載の半導体基板。前記シリコン基板が、CZ法で成長したシリコン単結晶から切り出された請求項1から5のいずれか一項に記載の半導体基板。請求項1から6のいずれか一項の半導体基板に形成された半導体装置。前記窒化物半導体層が、電子が走行する電子走行層であり、前記半導体装置が電界効果トランジスタである請求項7に記載の半導体装置。移動度が1400cm2/Vs以上である請求項8に記載の半導体装置。ショットキーバリアダイオード、および、MOSトランジスタのいずれかである、請求項7に記載の半導体装置。シリコン基板の150面上に、窒化物半導体からなる窒化物半導体層をエピタキシャル成長する窒化物半導体層形成段階を備える半導体基板の製造方法。前記窒化物半導体層形成段階の前に、前記シリコン基板の150面を窒化して窒化珪素層を形成する工程をさらに備える請求項11に記載の半導体基板の製造方法。前記窒化珪素層が2原子層以下の膜厚である、請求項12に記載の半導体基板の製造方法。前記窒化物半導体層が、GaN、AlGaN、およびAlNのいずれか、あるいは、これらを積層した層である請求項11から13のいずれか一項に記載の半導体基板の製造方法。前記窒化物半導体層の成長面が0001面である請求項11から14のいずれか一項に記載の半導体基板の製造方法。前記シリコン基板が、CZ法で成長したシリコン単結晶から切り出された請求項11から15のいずれか一項に記載の半導体基板の製造方法。請求項11から16のいずれか一項に記載の半導体基板の製造方法によって製造された半導体基板上に形成された半導体装置。窒化ガリウムGaN系半導体は、面方位111のシリコン基板上にエピタキシャル成長できるが、GaNの格子定数とシリコン111面の格子定数の差が約17と大きいので、成長されたGaNの転位密度が1010cm-2を超えてしまう。GaNに導入される転位としては、らせん転位および刃状転位がある。らせん転位の密度が増えると、GaNを用いたトランジスタのリーク電流が増大する例えば非特許文献1参照。リーク電流が増大すると、トランジスタの耐圧を高くすることができない。また、刃状転位の密度が増えると、GaNを用いたトランジスタの移動度が低下する例えば非特許文献2参照。窒化物化合物半導体に炭素を添加して、耐圧を高くした場合でも、らせん転位に起因するリーク電流を低減することができない。また、刃状転位に起因する移動度の低下を解消することができない。上記課題を解決するために、本発明の第1の態様においては、シリコン基板と、シリコン基板の150面上に、エピタキシャル成長された窒化物半導体層と、を備える半導体基板を提供する。本発明の第2の態様においては、シリコン基板の150面上に、窒化物半導体からなる窒化物半導体層をエピタキシャル成長する窒化物半導体層形成段階を備える半導体基板の製造方法を提供する。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。図1は、Si1k0面と、窒化物半導体0001面の結晶軸の関係を示す。kは1以上の整数である。太い点線がSi1k0面の結晶軸を表す。細い実線が窒化物半導体の0001面の結晶軸を表す。Si1k0面に窒化物半導体0001面を積層すると、Siの<k-10>軸と、窒化物半導体のa軸が整合する。また、Siの<001>軸と、窒化物半導体のm軸が整合する。窒化物半導体は、例えばGaN、AlN、あるいは、AlGaNであってよい。Si001面の間隔と、窒化物半導体のm面の間隔の差は、1.7である。Sik-10面の間隔と、窒化物半導体のa面の間隔は、一般的には差が大きい。しかし、Siの1k0面と、窒化物半導体0001面を整合させると、長周期での整合が許される。これは、Si1k0面が2回対称を有するためである。図2は、Si1k0面と、GaN0001面とを整合させたときに、格子間距離が、どの程度整合するのかを算出した結果を示す。比較として、Si111面とGaN0001面とを整合させた場合も示す。図2において横軸は、Siの面方位を示す。図2の黒丸が、左軸に対応し、GaNのa面の間隔と、Sik-10面の間隔の差が最小となったときの値を示す。白丸が、右軸に対応し、GaNのa面の間隔と、Sik-10面の間隔が最小となるときのSiの周期数を示す。図2に示すように、Si111面とGaN0001面とを整合させた場合に比べ、k=1~6のSi1k0面において、GaNのa面の間隔と、Sik-10面とを整合させると、格子定数差が長周期で小さくなることがわかる。なお、k=1~6以外のSi1k0面を用いた場合、整合する周期が大きくなりすぎ12以上、良好なGaN結晶が成長できない。図2に示すように、Si1k0面のうち、Si150面にGaN0001面を形成すると、6周期で、GaNのa面の間隔とSi5-10面の間隔が最小となる。そのときの格子間隔の差は0.19である。格子間隔の差が小さいので、Si150面にGaN0001面をエピタキシャル成長すると、他のSiの面にエピタキシャル成長させた場合に比べ、らせん転位および刃状転位まとめて転位というの少ないGaN層が形成される。エピタキシャル成長されたGaNは、結晶構造を有するので、格子間距離の差が小さいことにより、転位が少なくなる。AlN、および、AlGaNについても、同様の結果が得られる。すなわち、Si150面に、AlN0001面、または、AlGaN0001面をエピタキシャル成長すると、転位の少ないAlN層、または、AlGaN層が形成される。図3は、半導体基板100の模式的な断面図である。半導体基板100は、シリコン基板102、AlNバッファ層106、中間バッファ層108、GaNバッファ層110、電子走行層112、および、電子供給層116を備える。AlNバッファ層106は、シリコン基板102の150面上にエピタキシャル成長される。中間バッファ層108は、AlNバッファ層106上にエピタキシャル成長される。中間バッファ層108は、シリコン基板102側から、GaNからなる層と、AlNからなる層とを、交互に積層して、エピタキシャル成長されてよい。GaNバッファ層110は、中間バッファ層108上にエピタキシャル成長される。GaNバッファ層110はGaNからなる。電子走行層112は、GaNバッファ層110上にエピタキシャル成長される。電子走行層112は、GaNからなる。電子供給層116は電子走行層112上にエピタキシャル成長される。電子供給層116はAlGaNからなる。半導体基板100に形成されている窒化物半導体層はエピタキシャル成長されているので、結晶構造を有する。図3において、窒化物半導体層とは、AlNバッファ層106、中間バッファ層108、GaNバッファ層110、電子走行層112、および電子供給層116をいう。図2に示したように、窒化物半導体層はSi150面との格子整合がよいので、窒化物半導体層の転位密度が低い。シリコン基板102は、CZチョコラルスキー法で成長された、厚さが1mmのシリコン基板であってよい。CZ法で成長されたシリコン基板は、FZ法で成長されたシリコン基板より、残留酸素濃度が高い。また、これに伴って、機械的性質が異なる。CZ法で成長されたシリコン基板102は、FZ法で成長されたシリコン基板102より、窒化物半導体層を形成したときに、窒化物半導体層にクラックが入りにくい。例えば、FZ法で成長されたシリコン基板102上に、GaNバッファ層110と電子走行層112とを、厚さの合計が500nmを超えて形成すると、窒化物半導体層にクラックが発生することがあるので、厚さの合計は500nm以下であることが好ましい。シリコン基板102の面方位が、150面から、所定のずれ量以下でずれていてもよい。すれ量が小さければ、シリコン基板102上に形成された窒化物半導体の転位密度が低くなるからである。当該ずれ量は、シリコンのインゴットから基板を切り出すときに通常含まれる程度の誤差であってよい。例えば、±2度以下である。AlNバッファ層106は、厚さ40nmのAlNで形成されてよい。AlNは、Si150面との格子整合がよいので、転位密度が低い。AlNバッファ層106は、シリコン基板102をMOCVD装置に設置してから、トリメチルアルミTMAlとNH3とを、それぞれ、175μmol/min、35L/minの流量で、MOCVD装置のチャンバーに導入して、エピタキシャル成長させてよい。成長温度は、例えば1000°Cである。中間バッファ層108は、シリコン基板102側から、GaNからなる層と、AlNからなる層とを、4回~12回、繰り返し積層して形成してよい。AlNおよびGaNはSi150面と格子整合が良いので、転位密度が低い。中間バッファ層108によって、エピタキシャル膜に発生するクラックを抑制し、半導体基板100のそり量を制御できる。中間バッファ層108のGaNからなる層は厚さ180nmであってよい。中間バッファ層108のAlNからなる層は厚さが20nmであってよい。図3では、GaNからなる層の厚さが、AlNバッファ層106、および、中間バッファ層108のAlNからなる層の厚さより厚い。したがって、中間バッファ層108のGaNからなる層とシリコンの格子整合が、AlNバッファ層106および中間バッファ層108のAlNからなる層とシリコンの格子整合より、転位密度に与える影響が大きい。GaN0001面と、Si150面の格子整合が良いので、中間バッファ層108は転位密度が低い。中間バッファ層108のGaNからなる層は、TMGaとNH3とを、それぞれ、58μmol/min、12L/minの流量で導入して、エピタキシャル成長させてよい。中間バッファ層108のAlNからなる層は、TMAlとNH3とを、それぞれ、195μmol/min、12L/minの流量で導入して、エピタキシャル成長させてよい。GaNバッファ層110は、厚さ600nmのGaNで形成されてよい。GaNはSi150面と格子整合が良いので、転位密度が低い。GaNバッファ層110は、TMGaとNH3とを、それぞれ、58μmol/min、12L/minの流量で導入して、1050°Cの成長温度、および、50Torrの圧力下で、エピタキシャル成長させてよい。電子走行層112は、厚さ100nmのGaNで形成されてよい。GaNはSi150面と格子整合が良いので、転位密度が低い。電子走行層112は、TMGaとNH3とを、それぞれ、19μmol/min、12L/minの流量で導入して、1050°Cの成長温度、および、200Torrの圧力下で、エピタキシャル成長させてよい。電子供給層116は、厚さ30nmのAlGaNで形成されてよい。AlGaNはSi150面と格子整合が良いので、転位密度が低い。電子供給層116が、TMAl、TMGaおよびNH3を、それぞれ、100μmol/min、19μmol/min、および、12L/minの流量で導入して、1050°Cの成長温度で、エピタキシャル成長されてよい。電子供給層116のAlGaNをX線回折で評価したところ、Alの組成比は0.22であった。半導体基板100は、ウェハ状の基板であってよい。シリコンウェハをシリコン基板102として利用し、ウェハ状の半導体基板100としてよい。また、半導体基板100は、チップ状の基板であってもよい。シリコンチップをシリコン基板102として利用し、チップ状の半導体基板100としてよい。図4は、中間バッファ層108の積層の繰り返し回数と、窒化物半導体層のX線回折の半値幅FWHMとの関係を示す。三角印が、図3に示した半導体基板100の窒化物半導体層の半値幅を示す。すなわち、シリコン基板102の150面上にエピタキシャル成長した窒化物半導体層のX線回折の半値幅である。図4のグラフに関して窒化物半導体層とは、AlNバッファ層106、中間バッファ層108、GaNバッファ層110、電子走行層112、および、電子供給層116を積層したものをいう。横軸は、中間バッファ層108の、GaNからなる層と、AlNからなる層との積層が、繰り返されている回数繰り返し回数というである。縦軸は、0002面を回折面とするピークの半値幅対称回折0002の半値幅である。図4には、シリコン基板102の110面に形成した窒化物半導体層のX線回折の半値幅を四角印で示した。また、シリコン基板102のSi111面に形成した窒化物半導体層のX線回折の半値幅を丸印で示した。Si150面上にエピタキシャル成長させた窒化物半導体層は、Si111面またはSi110面にエピタキシャル成長させた窒化物半導体層より、対称回折0002の半値幅が小さい。また、中間バッファ層108の繰り返し回数を増やすと対称回折0002の半値幅が小さくなる。対称回折0002の半値幅は、らせん転位密度と相関がある。そして、らせん転位密度はリーク電流と相関がある。したがって、Si150面にエピタキシャル成長させた窒化物半導体層は、Si111面またはSi110面にエピタキシャル成長させた窒化物半導体層より、らせん転位密度が小さく、リーク電流の小さい半導体装置を形成できる。また、中間バッファ層108の繰り返し回数を増やすと、らせん転位密度が小さくなり、リーク電流の小さい半導体装置を形成できる。中間バッファ層108の、積層の繰り返し回数が12回の場合に、Si150面に形成された窒化物半導体層の、対称回折0002の半値幅が500秒に減少する。繰り返し回数が8回の場合には700秒、4回の場合には、740秒である。シリコン基板102の150面に窒化物半導体層をエピタキシャル成長すると、シリコン111面の場合に比べて、対称回折0002の半値幅は20以上減少する。図5は、中間バッファ層108の積層の繰り返し回数と、窒化物半導体層のX線回折の半値幅FWHMとの関係を示す。三角印が、半導体基板100の窒化物半導体層の半値幅を示す。横軸は、中間バッファ層108の、GaNからなる層と、AlNからなる層との積層が、繰り返されている回数である。縦軸は、30-32面を回折面とするピークの半値幅非対称回折30-32の半値幅である。シリコン基板102の110面に形成した窒化物半導体層のX線回折の半値幅を四角印で示した。シリコン基板102のSi111面に形成した窒化物半導体層のX線回折の半値幅を丸印で示した。Si150面上にエピタキシャル成長させた窒化物半導体層は、Si111面上またはSi110面上にエピタキシャル成長させた窒化物半導体層より、非対称回折30-32の半値幅が小さい。また、中間バッファ層108の積層の繰り返し回数を増やすと非対称回折30-32の半値幅が小さくなる。非対称回折30-32の半値幅は、刃状転位密度と相関がある。そして、刃状転位密度は移動度と相関がある。したがって、Si150面上にエピタキシャル成長させた窒化物半導体層は、Si111面上またはSi110面上にエピタキシャル成長させた窒化物半導体層より、刃状転位密度が小さく、移動度の大きい半導体装置を形成できる。また、中間バッファ層108の繰り返し回数を増やすと、刃状転位密度が小さくなり、移動度の大きい半導体装置を形成できる。中間バッファ層108の、積層の繰り返し回数が12回の場合に、Si150面に形成された窒化物半導体層の、非対称回折30-32の半値幅が2550秒に減少する。繰り返し回数が8回の場合には3300秒、4回の場合には、3400秒である。シリコン基板102の150面に窒化物半導体層をエピタキシャル成長すると、シリコンの111面の場合に比べて、非対称回折30-32の半値幅は20以上減少する。図6は、半導体基板130の模式的な断面図である。図6において図3と同一の符号を付した要素は、図3において説明した要素と同一の機能および構成を有してよい。半導体基板130は、シリコン基板102、SiN層104、AlNバッファ層106、中間バッファ層108、GaNバッファ層110、電子走行層112、および、電子供給層116を備える。SiN層104を備える以外は、図3の半導体基板100と同様の構成を有する。SiN層104が、シリコン基板102上に形成される。表面にN原子が存在するので、窒化物半導体のエピタキシャル成長が容易になる。SiN層104は、2原子層以下の厚さが好ましい。SiN層104は1原子層以下の厚さでもよい。1原子層より薄いSiN層104とは、シリコン基板102の表面全体を、1原子層分のSiN層104が覆うまでに至っていないことをいう。SiN層104は、シリコン基板102の150面の表面を窒化して形成してよい。例えば、シリコン基板102をMOCVD装置に設置してから、NH3を35L/minの流量で、MOCVD装置のチャンバーに導入して、SiN層104が形成される。SiN層104は、CVD法で形成されてもよい。図7は、図6に示した半導体基板130の、窒化物半導体層のX線回折の半値幅を示す。図7のグラフに関して窒化物半導体層とは、AlNバッファ層106、中間バッファ層108、GaNバッファ層110、電子走行層112、および、電子供給層116を積層したものをいう。中間バッファ層108の積層の繰り返し回数は、8回である。横軸は、シリコン基板102を設置したMOCVD装置にNH3を流して窒化した時間を示す。左側の縦軸は、0002面を回折面とするピークの半値幅対称回折0002の半値幅である。黒丸が左側の縦軸に対応する。右側の縦軸は、30-32面を回折面とするピークの半値幅非対称回折30-32の半値幅である。白四角が右側の縦軸に対応する。横軸の0.25分で、対称回折0002の半値幅および非対称回折30-32の半値幅が最小となる。横軸の0.25分は、シリコン基板102をNH3で0.25分窒化したことに対応する。このとき、SiN層104の厚さは、1原子層~2原子層の厚さである。SiN層104の厚さが、1原子層~2原子層より薄くても、SiN層104が形成されないときより半値幅が小さくなる。したがって、Si150面の表面にSiN層104を形成することにより、リーク電流の小さい半導体装置が形成される半導体基板130が得られる。また、Si150面の表面にSiN層104を形成することにより、移動度の大きい半導体装置が形成される半導体基板130が得られる。図7の半値幅の値を、図4および図5のSi111面に形成された窒化物半導体層の場合の半値幅と比べると、SiN層104を1原子層~2原子層の厚さで形成すると、半値幅が30以上狭くなっていることがわかる。窒化時間が1.5分を超えると、半値幅を小さくする効果が小さい。図7に示した例では、対称回折0002の半値幅が大きくなるので、らせん転位密度が増加して、リーク電流の小さい半導体装置が形成される半導体基板が得られない。図8は、半導体基板130の、そりを測定する状態を示す。半導体基板130は、シリコン基板102、SiN層104、AlNバッファ層106、中間バッファ層108、GaNバッファ層110、電子走行層112、および、電子供給層116を備える。半導体基板130は、図6に示した構成を有する。そり量hは、基板の中央部を含む水平面からの、半導体基板130の端部の高さである。曲率半径rは、基板の底面を通る円の半径である。シリコン基板102の150面に窒化物半導体層が形成されている。シリコン基板102は、CZ法で成長した、直径4インチ、厚さ1mmの基板であってよい。SiN層104は、シリコン基板102を設置したMOCVD装置内に、NH3を35L/minの流量で導入し、1000°Cで形成してよい。AlNバッファ層106は、厚さ40nmのAlNで形成してよい。中間バッファ層108は、シリコン基板102側から、GaNからなる層と、AlNからなる層とを、交互に6回積層して形成されてよい。AlNバッファ層106上に形成されるGaNからなる層から、GaNバッファ層110の下に形成されるAlNからなる層までの厚さは、下から順に次のとおりとしてよい。290nmGaN、50nmAlN、330nmGaN、50nmAlN、390nmGaN、50nmAlN、470nmGaN、50nmAlN、580nmGaN、50nmAlN、740nmGaN、50nmAlN。中間バッファ層108に含まれるGaNからなる層の厚さを、シリコン基板102に近い方から遠い方に向かって厚くしてよい。これにより、クラックの抑制効果とそり量の抑制効果が増大して、エピタキシャル膜をより厚く積層することができる。GaNバッファ層110が、厚さ100nmのGaNで形成されてよい。GaNバッファ層110が、図3の半導体基板100と同様に形成されてよい。電子走行層112が、厚さ100nmのGaNからなってよい。電子供給層116が、厚さ30nmのAlGaNで形成されてよい。X線回折で評価した結果、Alの組成比は0.23であった。AlNバッファ層106、中間バッファ層108、GaNバッファ層110、電子走行層112、および、電子供給層116が、図3の半導体基板100と同様に形成されてよい。表1は、半導体基板130のそり量hおよび曲率半径rを示す。比較例として、シリコンの111面上に窒化物半導体層を形成した半導体基板130のそり量hおよび曲率半径rを示した。シリコンの111面上に形成された窒化物半導体層は、シリコン基板102の150面上に形成された窒化物半導体層と同一である。半導体基板130では、窒化物半導体層は、AlNバッファ層106、中間バッファ層108、GaNバッファ層110、電子走行層112、および、電子供給層116からなる。シリコン基板102の150面に窒化物半導体層を形成した半導体基板130は、シリコン基板102の111面に窒化物半導体層を形成した半導体基板130より、そり量hが小さく、曲率半径が大きい。したがって、シリコン基板102の150面に窒化物半導体層を形成した半導体基板130は、シリコンの111面に窒化物半導体層を形成した半導体基板130より、そりが低減されている。シリコン基板102の150面上に窒化物半導体層を形成した半導体基板130は、そり量が15μm以下で、曲率半径が20m以上となった。そりが低減されていることは、結晶の歪みが小さいことにつながり、好ましい。また、これにより、半導体基板130に、成膜あるいはエッチングなどを行うときに、基板に均一に処理がなされる。図9は、本発明の第1の実施形態に係るHFET140の模式的な断面図である。図9において図6と同一の符号を付した要素は、図6において説明した要素と同一の機能および構成を有してよい。HFET140は、シリコン基板102、SiN層104、AlNバッファ層106、中間バッファ層108、GaNバッファ層110、電子走行層112、合金散乱抑制層114、電子供給層116、ソース電極118、ドレイン電極120、および、ゲート電極122を備える。シリコン基板102は、面方位150のシリコンからなる基板である。合金散乱抑制層114、ソース電極118、ドレイン電極120、およびゲート電極122を備える以外は、図6の半導体基板130と同様の構成を有する。合金散乱抑制層114は、電子走行層112上に、エピタキシャル成長される。電子供給層116が合金散乱抑制層114上にエピタキシャル成長される。合金散乱抑制層114を、電子走行層112と、電子供給層116との間に形成することにより、2次元電子ガスの合金散乱が抑制されて、HFET140において、移動度が向上する。電子走行層112はGaNで形成されてよい。合金散乱抑制層114は、AlNで形成されてよい。合金散乱抑制層114は厚さ1nmであってよい。電子供給層116はAlGaNで形成されてよい。ソース電極118、ドレイン電極120、およびゲート電極122は、電子供給層116上に形成される。ソース電極118およびドレイン電極120は、電子供給層116にオーミック接合してよい。ゲート電極122は電子供給層116にショットキー接合してよい。シリコン基板102の150面上に、窒化物半導体層が形成されたので、窒化物半導体層の転位密度が低い。HFET140における窒化物半導体層とは、AlNバッファ層106、中間バッファ層108、GaNバッファ層110、電子走行層112、合金散乱抑制層114、および電子供給層116である。SiN層104は、シリコン基板102の150面の表面を窒化して形成してよい。シリコン基板102をMOCVD装置に設置してから、NH3を35L/minの流量で、MOCVD装置のチャンバーに、0.3分間、導入して、1000°Cの温度で、SiN層104を形成してよい。AlNバッファ層106は、厚さ40nmのAlNで形成されてよい。AlNバッファ層106は、TMAlとNH3とを、それぞれ、175μmol/min、35L/minの流量で導入して、エピタキシャル成長させてよい。成長温度は、例えば1000°Cである。中間バッファ層108は、シリコン基板102側から、GaNからなる層と、AlNからなる層とを、12回、繰り返し積層して形成してよい。中間バッファ層108のGaNからなる層は厚さ180μmであってよい。中間バッファ層108のAlNからなる層は厚さ20nmであってよい。中間バッファ層108のGaNからなる層が、TMGaとNH3とを、それぞれ、58μmol/min、12L/minの流量で導入して、エピタキシャル成長されてよい。中間バッファ層108のAlNからなる層は、TMAlとNH3とを、それぞれ、195μmol/min、12L/minの流量で導入して、エピタキシャル成長させてよい。成長温度はいずれも1050°Cであってよい。圧力は、いずれも50Torrであってよい。GaNバッファ層110が、GaNで形成されてよい。GaNバッファ層110が、TMGaとNH3とを、それぞれ、58μmol/min、12L/minの流量で導入して、1050°Cの成長温度、および、50Torrの圧力下で、エピタキシャル成長されてよい。電子走行層112が、厚さ100nmのGaNで形成されてよい。電子走行層112は、HFET140の電子走行層として機能する。電子走行層112が、TMGaとNH3とを、それぞれ、19μmol/min、12L/minの流量で導入して、1050°Cの成長温度、および、200Torrの圧力下で、エピタキシャル成長されてよい。電子供給層116はAlGaNで形成されてよい。電子供給層116は、厚さ32nmであってよい。電子供給層116は、HFET140の電子供給層として機能する。電子供給層116が、TMAl、TMGaおよびNH3を、それぞれ、100μmol/min、19μmol/min、および、12L/minの流量で導入して、1050°Cの成長温度で、エピタキシャル成長されてよい。電子供給層116のAlGaNをX線回折で評価したところ、Alの組成比は0.24であった。ソース電極118およびドレイン電極120が、Tiからなる層で形成されてよい。ソース電極118およびドレイン電極120が、Tiからなる層の上に、Alからなる層を有してよい。Tiからなる層が電子供給層116に接することでオーミック接合する。ソース電極118およびドレイン電極120を形成後に、熱処理を行ってよい。熱処理により、オーミック特性が良くなる。熱処理は、700°C、30分間行ってよい。ソース電極118およびドレイン電極120が、スパッタまたは、蒸着で形成されてよい。ゲート電極122が、Niからなる層で形成されてよい。ゲート電極122が、Niからなる層の上に、Auからなる層を有してよい。Niからなる層が電子供給層116に接することでショットキー接合する。ゲート電極122が、スパッタまたは、蒸着で形成されてよい。表2は、図9に示したHFET140の特性を示す。比較例として、シリコン基板102の111面に形成したHFET140の特性を示した。HFET140の、ゲート長が2μm、ゲート幅が200μm、ソースドレイン間距離が15μmとした。ゲート長は、電子走行層112を流れる電流と平行な方向のゲート電極122の長さである。ゲート幅は、ゲート電極122の幅である。ソースドレイン間距離は、ソース電極118のゲート電極122側の端部と、ドレイン電極120のゲート電極122側の端部との間の距離である。リーク電流は、ソース電極118およびドレイン電極120間の電圧が200Vのときの値である。HFET140は、シリコンの150面と、窒化物半導体層の格子整合が良いので、エピタキシャル成長された結晶の転位密度が低い。HFET140は、比較例より、らせん転位密度が低いので、リーク電流が低く、破壊電圧が高い。HFET140は、比較例より、刃状転位密度が低いので、移動度が高い。HFET140は、移動度が1400cm2/Vs以上である。HFET140は、リーク電流が4.0×10-8A/mm以下である。HFET140は、破壊電圧が900V以上である。図10は、本発明の第2の実施形態に係るHFET150の模式的な断面図である。図10において図9と同一の符号を付した要素は、図9において説明した要素と同一の機能および構成を有してよい。HFET140は、シリコン基板102、SiN層104、AlNバッファ層106、中間バッファ層108、GaNバッファ層110、電子走行層112、電子供給層116、ソース電極118、ドレイン電極120、および、ゲート電極122を備える。HFET150は、合金散乱抑制層114を備えない点を除き、図9に示したHFET140と、同様である。合金散乱抑制層114を備えないので、電子供給層116が、電子走行層112上に形成される。HFET150は、シリコン基板102の150面上に、窒化物半導体層が形成されたので、窒化物半導体層の転位密度が低い。図10における窒化物半導体層とは、AlNバッファ層106、中間バッファ層108、GaNバッファ層110、電子走行層112、および電子供給層116である。HFET150は、シリコンの150面と、窒化物半導体層の格子整合が良いので、エピタキシャル成長された結晶の転位密度が低い。HFET150は、シリコン111面上に形成したHFETより、らせん転位密度が低いので、リーク電流が低く、破壊電圧が高い。HFET150は、シリコン111面上に形成したHFETより、刃状転位密度が低いので、移動度が高い。図11は、本発明の第3の実施形態に係るショットキーバリアダイオード160の模式的な断面図である。図11において図6と同一の符号を付した要素は、図6において説明した要素と同一の機能および構成を有してよい。ショットキーバリアダイオード160は、シリコン基板102、SiN層104、AlNバッファ層106、中間バッファ層108、GaNバッファ層110、電子走行層162、オーミック電極164、およびショットキー電極166を備える。図11に示したシリコン基板102は、面方位150のシリコンからなる基板である。SiN層104、AlNバッファ層106、中間バッファ層108、GaNバッファ層110は、図9のHFET140と同様の構成を有する。GaNバッファ層110上に、電子走行層162が形成される。電子走行層162上にオーミック電極164およびショットキー電極166が形成される。オーミック電極164は電子走行層162にオーミック接合する。ショットキー電極166は電子走行層162にショットキー接合する。ショットキーバリアダイオード160では、シリコン基板102の150面上に、窒化物半導体層が形成されたので、窒化物半導体層の転位密度が低い。図11における窒化物半導体層とは、AlNバッファ層106、中間バッファ層108、GaNバッファ層110、および、電子走行層162である。電子走行層162が、n-GaNで形成されてよい。電子走行層162はシリコンをドープしたn-GaNであってよい。電子走行層162のキャリア濃度は2×1016cm-3であってよい。電子走行層162が、厚さ500nmのn-GaNであってよい。電子走行層162が、TMGa、NH3およびSH4を、それぞれ、19μmol/min、12L/minおよび所定の流量で導入して、1050°Cの成長温度、および、200Torrの圧力下で、エピタキシャル成長されてよい。オーミック電極164が、Tiからなる層で形成されてよい。オーミック電極164が、Tiからなる層の上に、Alからなる層を有してよい。Tiからなる層が電子走行層162に接することでオーミック接合する。オーミック電極164を形成後に、熱処理を行ってよい。熱処理により、オーミック特性が良くなる。熱処理は、700°C、30分間行ってよい。オーミック電極164が、スパッタまたは、蒸着で形成されてよい。ショットキー電極166が、Niからなる層で形成されてよい。電子供給層116が、Niからなる層の上に、Auからなる層を有してよい。Niからなる層が電子走行層162に接することでショットキー接合する。ショットキー電極166が、スパッタまたは、蒸着で形成されてよい。図12は、図11に示したショットキーバリアダイオード160の特性を示す。実線が図11に示したショットキーバリアダイオード160に対応する。ショットキー電極166を、直径160μmの円形とした。オーミック電極164とショットキー電極166の電極間距離は10μmとして、オーミック電極164をショットキー電極166と同心円形状に形成した。比較例として、シリコン111面に同様にして形成したショットキーバリアダイオード160の特性を破線で示した。図11に示したショットキーバリアダイオード160は、シリコン111面に同様にして形成したショットキーバリアダイオード160と比べて、移動度が1.5倍になった。ショットキーバリアダイオード160は、シリコン基板102の150面に窒化物半導体層が形成されているので、転位密度が低いからである。特に刃状転位密度が低くなったことの効果である。ショットキーバリアダイオード160は、1Vの電圧で、15mAの電流が流れた。図13は、本発明の第4の実施形態に係るMOSFET170の模式的な断面図である。図13において図6と同一の符号を付した要素は、図6において説明した要素と同一の機能および構成を有してよい。MOSFET170は、シリコン基板102、SiN層104、AlNバッファ層106、中間バッファ層108、GaNバッファ層110、反転層172、ゲート酸化膜176、ソース電極178、ゲート電極180、およびドレイン電極182を備える。反転層172は、p-GaNからなる。反転層172は、ソース電極178およびドレイン電極182の下に接して、コンタクト領域174を有する。これにより、ソース電極178およびドレイン電極182が、反転層172と、オーミック接続する。図13に示したシリコン基板102は、面方位150のシリコンからなる基板である。SiN層104、AlNバッファ層106、中間バッファ層108、GaNバッファ層110は、図9のHFET140と同様の構成を有する。GaNバッファ層110上に、反転層172が形成される。ゲート酸化膜176が、反転層172上に形成される。ゲート電極180がゲート酸化膜176上に形成される。MOSFET170では、シリコン基板102の150面に、窒化物半導体層が形成されたので、窒化物半導体層の転位密度が低い。図13に示した窒化物半導体層とは、AlNバッファ層106、中間バッファ層108、GaNバッファ層110、および、反転層172である。図13に示したシリコン基板102の150面に形成したMOSFET170は、Si111面に同様に形成したMOSFET170より界面準位が低く、オン抵抗が低く、移動度が高く、かつ、耐圧が高い。これは、窒化物半導体層の転位密度が低いからである。反転層172は、マグネシウムをドープしたp-GaNであってよい。p型ドーパントはZnあるいはBeであってもよい。反転層172のキャリア濃度は1×1016cm-3~1×1017cm-3であってよい。反転層172の厚さは300nmであってよい。反転層172が、TMGa、NH3およびビスシクロペンタジエニルマグネシウムCp2Mgを、それぞれ、19μmol/min、12L/minおよび所定の流量で導入して、1050°Cの成長温度、および、200Torrの圧力下で、エピタキシャル成長されてよい。コンタクト領域174は、nGaN領域であってよい。nGaNとは、n型キャリアの濃度が、n-GaNのn型キャリア濃度あるいはp-GaNのp型キャリア濃度より、高い領域をいう。nGaN領域のキャリア濃度は1×1018cm-3以上であってよい。コンタクト領域174は、反転層172にn型ドーパントをドープして形成してよい。当該ドープはn型ドーパントをイオン注入して行われてよい。コンタクト領域174は、反転層172に、加速電圧150keVで、Siをドープして、キャリア濃度を5×1018cm-3としてよい。ゲート酸化膜176は、酸化膜で形成されてよい。ゲート酸化膜176は、SiO2で形成されてよい。ゲート酸化膜176は、厚さ60nm~100nmで形成してよい。ゲート酸化膜176は、プラズマCVDで形成してよい。ゲート酸化膜176を形成後に、加熱してアニール処理してよい。アニール処理により、反転層172とゲート酸化膜176との界面にある界面準位の密度が減少する。アニール処理は、800°C~1000°Cで30分間行ってよい。ゲート電極180が、導体で形成されてよい。ゲート電極180がポリシリコンで形成されてよい。ソース電極178およびドレイン電極182が、コンタクト領域174とオーミックコンタクトする材料で形成されてよい。ソース電極178およびドレイン電極182が、Tiからなる層で形成されてよい。ソース電極178およびドレイン電極182が、Tiからなる層の上に、Alからなる層を有してよい。Tiからなる層が電子走行層162に接することでオーミック接合する。ソース電極178およびドレイン電極182を形成後に、熱処理を行ってよい。熱処理により、オーミック特性が良くなる。熱処理は、700°C、30分間行ってよい。ソース電極178およびドレイン電極182が、スパッタまたは、蒸着で形成されてよい。ゲートソース間距離と、ゲートドレイン間距離を同じにしてよい。ゲートソース間距離は、ゲート電極180のソース電極178側の端部と、ソース電極178のゲート電極180側の端部との距離である。ゲートドレイン間距離は、ゲート電極180のドレイン電極182側の端部と、ドレイン電極182のゲート電極180側の端部との距離である。ゲートソース間距離およびゲートドレイン間距離を10μmとしてよい。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段より前に、先立って等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上まず、、次に、等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。