"メモリセルと、前記メモリセルにデータの書込みまたは読出しを行うデータ入出力回路とをそれぞれ有する複数のメモリブロックと、前記メモリブロックごとに、前記データ入出力回路に前記メモリセルへの試験用データの書込みまたは読出しを行わせて、当該メモリブロックが使用可能かまたは使用不能かを試験する試験部と、設定される記憶容量に対応する個数の使用可能な前記メモリブロックへの電源をオンにし、それ以外の前記メモリブロックへ電源をオフにする第1の制御部と、を有する記憶装置。請求項1において、前記試験部は、前記記憶容量に対応する個数の前記メモリブロックを使用可能と判定したときには、未試験の前記メモリブロックに対する試験を行わない記憶装置。請求項1または2において、使用不能と判定された第1のメモリブロックの前記メモリセルを指定するアドレスが入力されると、使用可能と判定された第2のメモリブロックを選択する信号を当該第2のメモリブロックに出力して、前記第1のメモリブロックの代わりに当該第2のメモリブロックで、前記データ入出力回路に前記アドレスに対応する前記メモリセルへのデータの書込みまたは読出しを行わせる第2の制御部をさらに有する記憶装置。請求項1乃至3のいずれかにおいて、前記メモリブロックごとの試験結果を格納する記憶部を有し、情報処理装置の要求に応答して前記試験結果を出力する記憶装置。メモリセルと、前記メモリセルにデータの書込みまたは読出しを行うデータ入出力回路とをそれぞれ有する複数のメモリブロックを備えた記憶装置に設定される記憶容量を取得する第1の手順と、前記メモリブロックごとに、前記データ入出力回路に前記メモリセルへの試験用データの書込みまたは読出しを行わせて、当該メモリブロックが使用可能かまたは使用不能かを試験する第2の手順と、設定される記憶容量に対応する個数の使用可能な前記メモリブロックへの電源をオンにし、それ以外の前記メモリブロックへ電源をオフにする第3の手順とを、前記記憶装置のプロセッサに行わせる記憶装置の試験プログラム。メモリセルと、前記メモリセルにデータの書込みまたは読出しを行うデータ入出力回路とをそれぞれ有する複数のメモリブロックごとに、前記データ入出力回路に前記メモリセルへの試験用データの書込みまたは読出しを行わせて、当該メモリブロックが使用可能かまたは使用不能かを試験し、設定される記憶容量に対応する個数の使用可能な前記メモリブロックへの電源をオンにし、それ以外の前記メモリブロックへ電源をオフにする、記憶装置の試験方法。ところで、記憶装置には、信頼性が要求される一方で、低コスト化が要求される。そして、上記のような試験工程が出荷前に行われると、工数を増加させてコスト増の要因となる。この点、試験工程はメモリセルの数量に依存するところ、仕様で求められる記憶容量分にメモリセルの数量を抑えた記憶装置を製造すれば、試験コストが削減できる。しかしながら、仕様ごとにメモリセルの個数が異なる記憶装置を開発製造するためのコストは、単一仕様の記憶装置の開発製造コストより大きくなる。また、記憶装置全体の回路規模は小容量になるに従って、メモリセルの周辺回路の規模に制約されるので、メモリセルの数量を削減したとしても、それに見合った材料コストの低減は困難である。そこで、上記に鑑みてなされた本発明の目的は、仕様で求められる記憶容量の信頼性を確保しつつ、記憶容量に応じてコストを調節できる記憶装置を提供することにある。上記の目的を達成するために、一実施形態における記憶装置は、メモリセルと、前記メモリセルにデータの書込みまたは読出しを行うデータ入出力回路とをそれぞれ有する複数のメモリブロックと、前記メモリブロックごとに、前記データ入出力回路に前記メモリセルへの試験用データの書込みまたは読出しを行わせて、当該メモリブロックが使用可能かまたは使用不能かを試験する試験部と、設定される記憶容量に対応する個数の使用可能な前記メモリブロックへの電源をオンにし、それ以外の前記メモリブロックへ電源をオフにする第1の制御部とを有する。以下の実施形態によれば、仕様で求められる記憶容量の信頼性を確保しつつ、記憶容量に応じて記憶装置の試験コストを調節できる。以下、図面にしたがって本発明の実施の形態について説明する。但し、適用される技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。図1は、本実施形態の記憶装置が適用されるシステムの構成例を示す。このシステムは、たとえば、汎用のマイクロコントローラーシステムであり、情報通信端末装置や車載電子機器などの動作を制御する。このマイクロコントローラーシステムでは、CPUCentralProcessingUnit2、記憶装置4、RAMRandomAccessMemory6、接続ポート7、モード制御部8、割込制御部10、及びリソース12が、CPUバス16により接続され、相互に各種信号の受け渡しを行う。また、このマイクロコントローラーシステムは、それぞれ電源電圧、グランド電位に接続される電源端子VCC、VSSを有する。電源端子VCC、VSSから各部に、ここでは図示を省略する電源ラインにより、動作に必要な電源が供給される。また、電源端子VCC、VSSには、たとえば外部の試験端末装置8aから電源電圧、グランド電位が供給される。記憶装置4は、たとえばフラッシュメモリなどの、書き換え可能な不揮発性の半導体記憶装置である。記憶装置4には、各種データが読み書きされる。たとえば、CPU2が、各種制御手順を実行するための制御プログラムを、記憶装置4からRAM6に読み出す。また、CPU2が、制御手順を実行する際、各種設定データやパラメータなどを記憶装置4に書き込む。接続ポート7は、外部機器とのインターフェースであり、接続端子Prt1、Prt2、を介して外部機器と接続される。外部機器は、たとえば外部の試験端末装置8a、あるいはスイッチや、LED表示器、モータードライバーなどの入出力装置である。モード制御部8は、接続端子MODにより外部の試験端末装置8aと接続され、信号の受け渡しを行う。割込制御部10は、他の回路からの各種割込信号を受け取り、CPU2に送る。リソース12は、タイマ回路など周辺回路とのインターフェースを有する。リソース12は複数備えられてもよい。モード制御部8は、接続端子MODにより接続される外部の試験端末装置8aから、たとえば動作モードの設定信号を受け取る。動作モードは、たとえば、試験モードや通常モードである。モード制御部8は、動作モードの設定信号を受け取ると、これをCPU2や記憶装置4に送る。試験モードは、たとえば、マイクロコントローラーシステム出荷前の試験工程で、記憶装置4で仕様どおりの記憶容量が使用可能かを試験するためのモードである。試験モードでは、仕様で求められる記憶容量を示す信号MCが、試験端末装置8aから入力される。記憶装置4は、たとえば最大8KBキロバイトの記憶容量を有する。この場合、仕様の記憶容量は、たとえば2KB、4KB、6KB、あるいは8KBである。モード制御部8は、記憶容量を示す信号を記憶装置4に送る。記憶装置4は、試験モードの設定信号tMDと記憶容量を示す信号MCを受け取ると、記憶容量分のデータの読み書きが可能かを自ら試験する。そして、記憶装置4は、試験結果を示す信号をモード制御部8に送る。試験結果を示す信号は、仕様どおりの記憶容量が使用可能であることを示す合格信号OKや、そうでないことを示す不合格信号NGである。さらに、仕様どおりの記憶容量が使用可能でない場合、たとえば使用可能な記憶容量を示す信号を送ることも可能である。モード制御部8は、これらの信号を受けると、試験端末装置8aに送る。操作者は、試験端末装置8aを操作して試験結果を取得し、記憶装置の状態を把握できる。そして、たとえば出荷後の通常モードでは、記憶装置4の使用可能と判定された記憶容量により、データの読み書きが行われる。図2は、記憶装置4の構成例を示す。記憶装置4は、複数のメモリブロックMB_1~MB_4を有する。メモリブロックMB_1~MB_4は、それぞれメモリセルアレイ36_1~36_4と、電源が供給されてメモリセルアレイにデータの書込みまたは読出しを行うデータ入出力回路37_1~37_4とを有する。以下の説明では、メモリブロックMB_1~MB_4、メモリセルアレイ36_1~36_4、データ入出力回路37_1~37_4について、それぞれ個々の区別をなく言及するとき、またはそれぞれを総称するときには、メモリブロックMB_n、メモリセルアレイ36_n、またはデータ入出力回路37_nという。また、記憶装置4は、メモリブロックMB_nごとにデータ入出力回路37_nにメモリセルアレイ36_nへの試験用データの書込みまたは読出しを行わせて、そのメモリブロックが使用可能かまたは使用不能かを試験する試験部20を有する。また、記憶装置4は、設定される記憶容量に対応する個数の使用可能なメモリブロックMB_nへの電源をオンにし、それ以外のメモリブロックへの電源をオフにする電源制御部22を有する。メモリブロックMB_nは、電源制御部22を介して電源端子VCCから電源電圧の供給を受ける。また、メモリブロックMB_nは、それぞれ電源端子VSSからグランド電位の供給を受ける。これにより、メモリブロックMB_nは、データの読み書きに必要な電源が供給される。メモリブロックMB_nでは、たとえば、メモリセルアレイ36_nは、2KBの記憶容量に対応するメモリセルを有する。ここでは、記憶装置4全体として8KBに対応する、4個のメモリブロックMB_1~MB_4が示される。ただし、メモリブロックの個数は、これに限られず、任意の個数が可能である。また、メモリブロックMB_nごとのメモリセルの数量が同一でなく、したがって異なる記憶容量であってもよい。メモリブロックMB_nでは、データ入出力回路37_nが、メモリセルアレイ36_nの指定されたアドレスにデータの書込みまたは読出しを行う。かかる動作は、試験モード、通常モードに共通の動作であり、メモリブロック選択制御部26とコントロール回路部24とにより制御される。メモリブロック選択制御部26は、試験部20と各種信号の受け渡しを行う。また、メモリブロック選択制御部26は、CPUバス16を介してCPU2と各種信号の受け渡しを行う。たとえば、メモリブロック選択制御部26は、試験部20やCPU2からアドレスADを受け取ると、後に詳述するようにこれを解析し、アドレスADに対応するメモリブロックMB_nをメモリブロックMB_1~MB_4のなかから選択する。そして、選択したメモリブロックMB_nのデータ入出力回路37_nに、メモリブロック選択信号MSを送る。また、メモリブロック選択制御部26は、すべてのメモリブロックMB_nに、アドレスADを送る。また、メモリブロック選択制御部26は、データの読み書きや消去を指示する制御信号CON1を試験部20やCPU2から受け取ると、これをコントロール回路部24に送る。さらに、データ書込み時には、メモリブロック選択制御部26は、書込みデータwDTをCPU2や試験部20から受け取ると、これをすべてのメモリブロックMB_nに送る。一方、データ読み出し時には、メモリブロック選択制御部26は、読出しデータrDTがいずれかのメモリブロックMB_nから読み出されると、これをCPU2や試験部20に送る。コントロール回路部24は、メモリブロック選択制御部26から制御信号CON1を受け取ると、すべてのメモリブロックMB_nのデータ入出力回路37_nに制御信号CON2を送る。制御信号CON2は、たとえば、データの読み書きや消去を指示するイネーブル信号を含む。これにより、選択信号MSにより選択されたメモリブロックMB_nでは、データ入出力回路37_nがメモリセルアレイ36_nの指定されたアドレスに書込みデータwDTを書き込んだり、読出しデータrDTを読み出したりする。また、コントロール回路部24は、処理の状態を示す信号STをメモリブロック選択制御部26を介し、CPU2や試験部20に送る。ここで、図3に、メモリブロックMB_nの詳細な構成例を示す。メモリセルアレイ36_nは、2次元平面状図面横方向をX軸、縦方向をY軸とするに配置された複数のメモリセルを有する。また、メモリセルアレイ36_nへのデータの書込み読出しを行うためのデータ入出力回路37_nは、アドレスバッファ32、Xデコーダ34、Yデコーダ38、センスアンプ40、及びデータバッファ42を有する。そして、メモリブロックMB_nでは、メモリセルアレイ36_nやデータ入出力回路37_nが、電源端子VCC、VSSからの電源供給を受ける。そして、データ入出力回路37_nが、コントロール回路部24から入力される制御信号CON2に応答して、メモリセルアレイ36_nへのデータの書込み読出しを行う。たとえば、アドレスバッファ32は、メモリブロック選択信号MSとデータ書込み読出し用のアドレスADが入力され、アドレスADをXデコーダ34とYデコーダ38に出力する。Xデコーダ34は、アドレスADをデコードし、X軸方向においてメモリセルを選択する信号をメモリセルアレイ36に出力する。Yデコーダ38は、アドレスADをデコードし、Y軸方向においてメモリセルを選択する信号をメモリセルアレイ36に出力する。データバッファ42は、書込みデータwDTが入力されると、これをセンスアンプ40に出力する。センスアンプ40は書込みデータwDTを増幅して、メモリセルアレイ36に出力する。そして、選択されたメモリセルに書込みデータwDTが書き込まれる。また、選択されたメモリセルから読み出された読出しデータrDTは、センスアンプ40に出力される。センスアンプ40は、読出しデータrDTを増幅してデータバッファ42に出力する。データバッファ42は、読出しデータrDTを出力する。図2に戻る。試験部20は、CPUバス16を介してモード制御部8と各種信号の受け渡しを行う。試験部20は、モード制御部8から試験モードを設定する設定信号tMDと記憶容量を示す信号MCを受け取る。すると、試験部20は、メモリブロックMB_nごとにデータ入出力回路37_nにメモリセルアレイ36_nへのデータの書込みや読出しを行わせて、当該メモリブロックが使用可能かまたは使用不能かを試験する。このとき、書込みデータwDT、読出しデータrDTとして、試験用データが用いられる。試験用データは、たとえば、ある特定のパターンなど、公知の手法で任意に生成されるパターンを有するデータである。試験用データは、試験部20により生成される。あるいは、試験用データは、外部の試験端末装置8aから入力されるパターンデータであってもよい。試験部20は、試験を実行し、試験結果を示す合格信号OKまたは不合格信号NGをモード制御部8に送る。試験部20は、たとえば、BISTBuiltInSelfTest回路などのプロセッサである。試験部20は、後に詳述する手順により、記憶容量に対応する数のメモリブロックMB_nを使用可能と判定するまで、メモリブロックMB_1からMB_4まで順次試験を行う。記憶容量は、たとえば、2KB、4KB、6KB、または8KBである。ここでは、2KB、4KB、6KB、または8KBの記憶容量に対し、1個、2個、3個、または4個のメモリブロックが対応する。試験部20は、メモリブロックMB_nごとに、メモリセルアレイ36_nの各メモリセルを指定して、データ入出力回路37_nに試験用データの読み書きを行わせる。そして、たとえば、メモリセルアレイ36_nのうち、任意に設定される基準数以上のメモリセルに対し書き込んだ試験データが正常に読み出されたとき、つまりメモリセルの状態が良好のとき、試験部20は、そのメモリブロックMB_nが使用可能と判定する。かかる場合には、試験部20は、合格信号OKを出力する。一方、試験データが書き込まれなかったり、試験データが正常に読出されなかったりするメモリセルが存在し、良好なメモリセルの数量が基準数に満たないとき、試験部20は、そのメモリブロックMB_nが使用不能と判定する。かかる場合には、試験部20は、不合格信号NGを出力する。また、試験部20は、試験結果に基づいて、電源制御部22の動作を制御する。電源制御部22は、設定される記憶容量に対応する個数の使用可能と判定されたメモリブロックMB_nへの電源をオンにし、それ以外の前記メモリブロックへ電源をオフにする。電源制御部22は、メモリブロックMB_1~MB_4を、それぞれ電源端子VCCに接続するスイッチSW_1~SW_4を有する。電源制御部22は、試験部20による試験結果に基づいて、スイッチSW_1~SW_4をオンまたはオフする。電源制御部22は、試験部20による試験結果が書き込まれる電源切替レジスタ23を有する。試験部20は、試験結果を示す8ビットの信号を電源切替レジスタ23に書き込む。ここでは、第1ビットb1~第8ビットb8のうち、第5ビットb5~第8ビットb8の上位4ビットが、それぞれ、メモリブロックMB_1~MB_4の使用可能またはそれ以外を示す。なお、使用可能と判定されたメモリブロック以外のメモリブロックには、試験により使用不能と判定されたメモリブロックと、記憶容量に対応する数のメモリブロックが使用可能と判定されたことにより試験が不要となり省略されたメモリブロックとが含まれる。図4は、設定される記憶容量と、使用可能なメモリブロックと、電源切替レジスタ23のビット値の例を示す。ここでは、2KB,4KB、6KB、及び8KBの記憶容量にそれぞれ対応して、1個、2個、3個、及び4個のメモリブロックが使用可能と判定された場合が示される。たとえば、記憶容量が2KBのときには、メモリブロックMB_1~MB_4のうちいずれか1つが使用可能と判定される。記憶容量が4KBのときには、メモリブロックMB_1~MB_4のうちいずれか2つが使用可能と判定される。記憶容量が6KBのときには、メモリブロックMB_1~MB_4のうちいずれか3つが使用可能と判定される。また、記憶容量が8KBのときには、メモリブロックMB_1~MB_4の全てが使用可能と判定される。そして、電源切替レジスタ23の第8ビットb8~第5ビットb5における1または0は、それぞれ、メモリブロックMB_1~MB_4の試験結果、つまり使用可能またはそれ以外を示す。図2に戻ると、電源制御部22は、上記のような電源切替レジスタ23に書き込まれるビット値に対応して、スイッチSW_1~SW_4をオンまたはオフする。具体的には、電源制御部22は、初期設定でスイッチSW_1~SW_4をオンにしておき、電源切替レジスタ23に書き込まれるビットに対応して、スイッチSW_1、SW_2、SW_3、またはSW_4をオフする。よって、たとえば、電源切替レジスタ23の第8ビットb8が1のときにはスイッチSW_1がオンされ、0のときにはスイッチSW_1がオフされる。これにより、メモリブロックMB_1の電源がオンまたはオフされる。また、第7ビットb7が1のときにはスイッチSW_2がオンされ、0のときにはスイッチSW_2がオフされる。これにより、メモリブロックMB_2の電源がオンまたはオフされる。また、第6ビットb6が1のときにはスイッチSW_3がオンされ、0のときにはスイッチSW_3がオフされる。これにより、メモリブロックMB_3の電源がオンまたはオフされる。そして、第5ビットb5が1のときにはスイッチSW_4がオンされ、0のときにはスイッチSW_4がオフされる。これにより、メモリブロックMB_4の電源がオンまたはオフされる。このようにして、使用可能と判定されたメモリブロックへの電源がオンされ、それ以外のメモリブロックへの電源がオフされる。このように、使用可能と判定された記憶容量分のメモリブロックの電源がオンされ、それ以外のメモリブロックへの電源がオフされることにより、仕様の記憶容量を確保することができる。それとともに、たとえば記憶容量を上回るメモリブロックの電源がオンされる場合とくらべて、リーク電流を低減することが可能になる。よって、記憶装置4の信頼性および特性が向上する。メモリブロック選択制御部26は、上述したように、書込み読出し用のアドレスADを解析し、メモリブロックMB_1~MB_4のいずれかを選択して、メモリブロック選択信号MSを出力する。図5は、メモリブロックMB_1~MB_4に対応するアドレスの例を示す。ここでは、CPUバス16が16ビット幅のアドレスバスを有する場合を例として、16ビットのアドレスADの例が、16進表記とともに示される。ここでは、アドレスADの上位5ビット第16ビット~第12ビットがメモリブロックMB_1~MB_4の区分に対応し、下位11ビット第11ビット~第1ビットが各メモリブロック内でのアドレスに対応する。たとえば、上位5ビットが00000のアドレスADは、メモリブロックMB_1に対応する。そして、かかるアドレスADの下位11ビット00000000000~11111111111は、メモリブロックMB_1内のアドレスを示す。また、上位5ビットが00001のアドレスADは、メモリブロックMB_2に対応する。そして、かかるアドレスADの下位11ビット00000000000~11111111111は、メモリブロックMB_2内のアドレスを示す。また、上位5ビットが00010のアドレスADは、メモリブロックMB_3に対応する。そして、かかるアドレスADの下位11ビット00000000000~11111111111は、メモリブロックMB_3内のアドレスを示す。そして、上位5ビットが00011のアドレスADは、メモリブロックMB_4に対応する。そして、かかるアドレスADの下位11ビット00000000000~11111111111は、メモリブロックMB_4内のアドレスを示す。図6は、メモリブロック選択制御部26の構成例を示す。メモリブロック選択制御部26は、メモリブロックMB_1~MB_4ごとに、対応するメモリブロックがアドレスADにより選択されたかを判定する選択判定部50_1~50_4を有する。選択判定部50_1~50_4のそれぞれには、CPUバス16または試験部20から、アドレスADの上位5ビット、つまり第16ビットBI16~第12ビットBI12が入力される。そして、選択判定部50_1~50_4は、それぞれ、自らに対応するメモリブロックを指定するアドレスADが入力されたときには1、それ以外のときには0を、対応するメモリブロックMB_1~MB_4に出力するように接続されるAND回路を有する。たとえば、選択判定部50_1は、アドレスADの、第16ビットBI16~第12ビットBI12が0、0、0、0、0のときに1を、それ以外のときに0をメモリブロックMB_1へ向けて出力する。また、選択判定部50_2は、アドレスADの第16ビットBI16~第12ビットBI12が0、0、0、0、1のときに1を、それ以外のときに0をメモリブロックMB_2へ向けて出力する。また、選択判定部50_3は、アドレスADの第16ビットBI16~第12ビットBI12が0、0、0、1、0のときに1を、それ以外のときに0をメモリブロックMB_3へ向けて出力する。そして、選択判定部50_4は、アドレスADの第16ビットBI16~第12ビットBI12が0、0、0、1、1のときに1を、それ以外のときに0をメモリブロックMB_4へ向けて出力する。本実施形態では、メモリブロック選択制御部26は、選択判定部50_1~50_4の出力信号の出力先を、設定される記憶容量と試験部20による試験結果とに応じて、メモリブロックMB_1~MB_4のいずれかに切り替える。そして、各出力信号は、切り替えられた出力先に選択信号MSとして出力される。たとえば、記憶容量が8KBであって全てのメモリブロックが使用可能と判定された場合には、メモリブロック選択制御部26は、選択判定部50_1~50_4の出力信号を、それぞれ、対応するメモリブロックMB_1~MB_4に出力する。一方、記憶容量が2KB、4KB、及び6KBのいずれかの場合には、メモリブロック選択制御部26は、メモリブロックMB_1~MB_4の使用可能またはそれ以外の試験結果に応じて、出力先を切り替える。すなわち、メモリブロック選択制御部26は、使用不能と判定されたメモリブロックに対応するアドレスが入力されると、使用可能と判定されたメモリブロックを選択する選択信号MSをそのメモリブロックに出力する。そうすることで、使用不能なメモリブロックの代わりに使用可能なメモリブロックにおいて、データ入出力回路37_nがメモリセルアレイ36_nへのデータの書込みまたは読出しを行う。たとえば、メモリブロック選択制御部26は、選択判定部50_1~50_4の出力信号が入力されるスイッチ回路部52と、メモリブロック切替レジスタ54とを有する。メモリブロック切替レジスタ54は、メモリブロックMB_nの使用可能またはそれ以外の試験結果を格納する記憶部である。スイッチ回路部52は、メモリブロック切替レジスタ54に格納されるビット値に基づいて、選択判定部50_1~50_4の出力信号の出力先をメモリブロックMB_1~MB_4のいずれかに切り替える。メモリブロック切替レジスタ54には、記憶容量と試験結果に応じたビット値が、試験部20により書き込まれる。図7は、メモリブロックMB_1~MB_4の試験結果、メモリブロック切替レジスタ54に書き込まれるビット値、及び、選択判定部50_1~50_4の出力信号の出力先切替えの例を示す。ここでは、記憶容量が4KBの場合において、メモリブロックMB_1~MB_4のうちいずれか2個のメモリブロックが使用可能と判定された例が示される。試験部20は、詳しくは後述する手順により、メモリブロックMB_1~MB_4のうちいずれか2個のメモリブロックを使用可能と判定するまで、メモリブロックMB_1~MB_4の順に試験を行う。ここで、全てのメモリブロックの試験を行う前に2個のメモリブロックが使用可能と判定された場合、残りのメモリブロックの試験は省略される。図中、使用可能と判定されたメモリブロックは○、使用不能と判定されたメモリブロックは×、試験が省略されたメモリブロックには△が付される。また、メモリブロック切替レジスタ54には8ビットが書き込まれ、そのうち下位3ビットにより試験結果が示される。たとえば、メモリブロックMB_1、MB_2が使用可能○と判定された場合、メモリブロックMB_3、MB_4の試験は省略される△。この場合、メモリブロック切替レジスタにはXXXXX000が格納される。このとき、スイッチ回路部52は、選択判定部50_1、50_2の出力信号を、それぞれ、メモリブロックMB_1、MB_2に出力する。よって、出力先は、変更されないMB_1→MB_1、MB_2→MB_2。よって、メモリブロックMB_1、MB_2において書込みまたは読出しされるべきデータは、そのまま、メモリブロックMB_1、MB_2において書込みまたは読出しされる。また、メモリブロックMB_1が使用可能○、メモリブロックMB_2が使用不能×、そして、メモリブロックMB_3が使用可能○と判定された場合、メモリMB_4の試験は省略される△。この場合、メモリブロック切替レジスタにはXXXXX001が格納される。これにより、スイッチ回路部52は、選択判定部50_1、50_2の出力信号の出力先を、メモリブロックMB_1、MB_2からメモリブロックMB_1、MB_3に切り替えるMB_1→MB_1、MB_2→MB_3。これにより、選択判定部50_1、50_2の出力信号が、それぞれ、メモリブロックMB_1、MB_3に出力される。そして、メモリブロックMB_1において書込みまたは読出しされるべきデータは、そのままメモリブロックMB_1において書込みまたは読出しされ、一方、メモリブロックMB_2において書込みまたは読出しされるべきデータは、メモリブロックMB_3において書込みまたは読出しされる。また、メモリブロックMB_1が使用可能○、メモリブロックMB_2、MB_3が使用不能×、そして、メモリブロックMB_4が使用可能○と判定された場合、メモリブロック切替レジスタにはXXXXX010が格納される。これにより、スイッチ回路部52は、選択判定部50_1、50_2の出力信号の出力先を、メモリブロックMB_1、MB_2からメモリブロックMB_4に切り替えるMB_1→MB_1、MB_2→MB_4。これにより、選択判定部50_1、50_2の出力信号が、それぞれ、メモリブロックMB_1、MB_4に出力される。そして、メモリブロックMB_1において書込みまたは読出しされるべきデータは、そのままメモリブロックMB_1において書込みまたは読出しされ、一方、メモリブロックMB_2において書込みまたは読出しされるべきデータは、メモリブロックMB_4において書込みまたは読出しされる。また、メモリブロックMB_1が使用不能×、メモリブロックMB_2、MB_3が使用可能○と判定された場合、メモリブロックMB_4の試験は省略される△。この場合、メモリブロック切替レジスタにはXXXXX011が格納される。これにより、スイッチ回路部52は、選択判定部50_1、50_2の出力信号の出力先を、それぞれ、メモリブロックMB_1、MB_2からメモリブロックMB_2、MB_3に切り替えるMB_1→MB_2、MB_2→MB_3。これにより、選択判定部50_1、50_2の出力信号が、それぞれ、メモリブロックMB_2、MB_3に出力される。そして、メモリブロックMB_1、MB_2において書込みまたは読出しされるべきデータは、それぞれメモリブロックMB_2、MB_3において書込みまたは読出しされる。また、メモリブロックMB_1が使用不能×、メモリブロックMB_2が使用可能○、MB_3が使用不能×、そしてメモリブロックMB_4が使用可能○と判定された場合、メモリブロック切替レジスタにはXXXXX100が格納される。これにより、スイッチ回路部52は、選択判定部50_1、50_2の出力信号の出力先を、メモリブロックMB_1、50_2からメモリブロックMB_2、MB_4に切り替えるMB_1→MB_2、MB_2→MB_4。これにより、選択判定部50_1、50_2の出力信号が、それぞれ、メモリブロックMB_2、MB_4に出力される。そして、メモリブロックMB_1、MB_2において書込みまたは読出しされるべきデータは、それぞれメモリブロックMB_2、MB_4において書込みまたは読出しされる。また、メモリブロックMB_1、MB_2が使用不能×、メモリブロックMB_3、MB_4が使用可能○と判定された場合、メモリブロック切替レジスタにはXXXXX101が格納される。これにより、スイッチ回路部52は、選択判定部50_1、50_2の出力信号を、それぞれ、メモリブロックMB_1、MB_2からメモリブロックMB_3、MB_4に切り替えるMB_1→MB_3、MB_2→MB_4。これにより、選択判定部50_1、50_2の出力信号が、それぞれ、メモリブロックMB_3、MB_4に出力される。そして、メモリブロックMB_1、MB_2において書込みまたは読出しされるべきデータは、それぞれメモリブロックMB_3、MB_4において書込みまたは読出しされる。このようにすることで、たとえば記憶容量が4KBの場合、メモリブロックMB_1、MB_2のいずれかまたは両方が使用不能と判定された場合であっても、CPU2及び試験部20は、メモリブロックMB_1、MB_2を指定するアドレスにより、メモリブロックMB_3、MB_4のいずれかまたは両方にデータの読み書きを行うことができる。よって、CPU2または試験部20において、アドレスを変換する処理を省略できる。たとえば、試験モードでは、試験部20は、メモリブロックMB_1、MB_2を指定するアドレスのままでメモリブロックMB_3またはMB_4の試験を行うことができる。そして、最終的に2個のメモリブロックの使用可能が判定されることで、仕様の記憶容量を確保することができる。また、通常モードでは、CPU2は、メモリブロックMB_1、MB_2を指定するアドレスのままでメモリブロックMB_3またはMB_4にデータの読み書きを行うことができる。なお、上述の説明は、記憶容量が4KBの場合において、メモリブロックMB_1~MB_4のうちいずれか1個のメモリブロックが使用可能と判定された場合にも適用される。たとえば、メモリブロックMB_1が使用不能のときに、メモリブロックMB_1を選択する選択信号MSの出力先がメモリブロックMB_2~MB_4のいずれかに切り替えられる。よって、メモリブロックMB_1を指定するアドレスにより、メモリブロックMB_2~MB_4のいずれかにデータの読み書きを行うことができる。また、上述の説明は、記憶容量が6KBの場合において、メモリブロックMB_1~MB_4のうちいずれか3個のメモリブロックが使用可能と判定された場合にも適用される。たとえば、メモリブロックMB_1~MB_3のいずれか1つが使用不能のときに、そのメモリブロックMB_1~MB_3を選択する選択信号MSの出力先が、メモリブロックMB_2~MB_4のいずれかに切り替えられる。よって、メモリブロックMB_1~MB_3を指定するアドレスにより、メモリブロックMB_1~MB_4のいずれか3個のメモリブロックにデータの読み書きを行うことができる。また、記憶装置4では、たとえば、試験部20がメモリブロック切替レジスタ54に格納したビット値を読み出し、外部の試験端末装置8aの要求信号に応答して、試験結果を出力する。試験結果は、たとえば、図7で示したようなメモリブロックMB_nごとの使用可能、使用不能、または試験省略などの状態を有する。そうすることで、試験端末装置8aの操作者は、記憶装置4の状態を詳細に把握することができる。図8は、記憶装置4の動作手順を示すフローチャート図である。この動作手順は、試験部20、メモリブロック選択制御部26、及び電源制御部22の動作手順に対応する。この動作手順は、モード制御部20から試験部20への、モード設定信号の入力に応答して実行される、ここでは、記憶容量として、4KB、または8KBが設定される場合の手順例が示される。試験部20は、まず、設定されるモードが試験モードか否かを判定するS2。試験部20は、試験モードでない場合S2のNo、本処理手順を終了する。この場合、通常モードに移行してデータの読み書きが実行される。一方、試験部20は、試験モードの場合S2のYes、設定される記憶容量を判定するS4。記憶容量が8KBの場合、手順S5に進む。試験部20は、全てのメモリブロックMB_1~MB_4の試験を行うS5。そして、全てのメモリブロックMB_1~MB_4が使用可能な場合S6のYes、試験部20は、合格信号OKを出力しS8、処理を終了する。この場合、通常モードにて、全てのメモリブロックMB_1~MB_4に対しデータが読み書きされる。一方、いずれか1つ以上のメモリブロックが使用不能な場合S6のNo、試験部20は、不合格信号NGを出力しS10、処理を終了する。この場合、8KBが確保されないことが、試験端末装置8aにより操作者に通知される。手順S4における記憶容量の判定結果が4KBの場合、手順4K-1に進む。手順4K-1を示すフローチャート図は、図9~図11に示される。まず図9に示すように、試験部20は、メモリブロックMB_1を試験するS12。そして、メモリブロックMB_1が使用可能と判定された場合S14のYes、試験部20は、メモリブロックMB_2を試験するS16。そして、メモリブロックMB_2が使用可能と判定された場合S18のYes、試験部20の設定により、メモリブロック選択制御部26は、メモリブロックMB_1、MB_2への選択信号MSの出力先を、メモリブロックMB_1、MB_2のままに設定するS20。具体的には、試験部20により、メモリブロック切替レジスタ54の下位3ビットが、000に設定される。そして、試験部20の設定により、電源制御部22は、メモリブロックMB_1、MB_2の電源をオン状態に維持し、メモリブロックMB_3、MB_4の電源をオフにするS22。具体的には、試験部20により、電源切替レジスタ23の上位4ビットが、1100に設定される。そして、試験部20は、合格信号OKを出力しS24、処理を終了する。手順S18において、メモリブロックMB_2が使用不能と判定された場合S18のNo、図10に示す手順に進むA。試験部20の設定により、メモリブロック選択制御部26は、メモリブロックMB_1、MB_2へのメモリブロック選択信号MSの出力先をメモリブロックMB_1、MB_3に切り替えるS26。具体的には、試験部20により、メモリブロック切替レジスタ54の下位3ビットが、001に設定される。これにより、試験部20は、メモリブロックMB_2を指定するアドレスによりメモリブロックMB_3にデータの書込みまたは読出しを行うことができる。次いで、試験部20は、メモリブロックMB_3を試験するS28。メモリブロックMB_3が使用可能と判定された場合S30のYes、試験部20の設定により、電源制御部22は、メモリブロックMB_1、MB_3の電源をオン状態に維持し、メモリブロックMB_2、4の電源をオフにするS24。具体的には、試験部20により、電源切替レジスタ23の上位4ビットが、1010に設定される。そして、図9に戻りB、試験部20は、合格信号OKを出力しS24、処理を終了する。図10の手順S30において、メモリブロックMB_3が使用不能と判定された場合S30のNo、図11に示す手順に進むC。試験部20の設定により、メモリブロック選択制御部26は、メモリブロックMB_1、MB_2へのメモリブロック選択信号の出力先をメモリブロックMB_1、MB_4に切り替えるS26。具体的には、試験部20により、メモリブロック切替レジスタ54の下位3ビットが、010に設定される。これにより、試験部20は、メモリブロックMB_2を指定するアドレスによりメモリブロックMB_4にデータの書込みまたは読出しを行うことができる。次いで、試験部20は、メモリブロックMB_4を試験するS38。メモリブロックMB_4が使用可能と判定された場合S40のYes、試験部20の設定により、電源制御部22は、メモリブロックMB_1、MB_4の電源をオン状態に維持し、メモリブロックMB_2、3の電源をオフにするS44。具体的には、試験部20により、電源切替レジスタ23の上位4ビットが、1001に設定される。そして、図9に戻りB、試験部20は、合格信号OKを出力しS24、処理を終了する。一方、手順S40において、メモリブロックMB_4が使用不能と判定された場合S40のNo、試験部20は、不合格信号NGを出力しS46、処理を終了する。図9において、手順S14でメモリブロックMB_4が使用不能と判定された場合S14のNo、手順4K-2に進む。手順4K-2を示すフローチャート図は、図12、図13に示される。図12に示すように、試験部20の設定により、メモリブロック選択制御部26は、モリブロック選択信号MSの出力先を、メモリブロックMB_1、MB_2から、それぞれメモリブロックMB_2、MB_3に切り替えるS51。具体的には、試験部20により、メモリブロック切替レジスタ54の下位3ビットが、011に設定される。これにより、試験部20は、メモリブロックMB_1、MB_2をそれぞれ指定するアドレスにより、メモリブロックMB_2、MB_3にそれぞれデータの書込みまたは読出しを行うことができる。試験部20は、メモリブロックMB_2を試験するS52。そして、メモリブロックMB_2が使用可能と判定された場合S54のYes、試験部20は、メモリブロックMB_3を試験するS56。そして、メモリブロックMB_3が使用可能と判定された場合S58のYes、試験部20の設定により、電源制御部22は、メモリブロックMB_2、MB_3の電源をオン状態に維持し、メモリブロックMB_1、4の電源をオフにするS60。具体的には、試験部20により、電源切替レジスタ23の上位4ビットが、0110に設定される。そして、試験部20は、合格信号OKを出力しS62、処理を終了する。手順S58において、メモリブロックMB_3が使用不能と判定された場合S58のNo、図13に示す手順に進むD。試験部20の設定により、メモリブロック選択制御部26は、メモリブロックMB_1、MB_2へのメモリブロック選択信号MSの出力先をメモリブロックMB_2、MB_4に切り替えるS64。具体的には、試験部20により、メモリブロック切替レジスタ54の下位3ビットが、100に設定される。これにより、試験部20は、メモリブロックMB_1、MB_2をそれぞれ指定するアドレスにより、メモリブロックMB_2、MB_4にそれぞれデータの書込みまたは読出しを行うことができる。次いで、試験部20は、メモリブロックMB_4を試験するS68。メモリブロックMB_4が使用可能と判定された場合S70のYes、試験部20の設定により、電源制御部22は、メモリブロックMB_2、MB_4の電源をオン状態に維持し、メモリブロックMB_1、MB_3の電源をオフにするS72。具体的には、試験部20により、電源切替レジスタ23の上位4ビットが、0101に設定される。そして、図12に戻りE、試験部20は、合格信号OKを出力しS62、処理を終了する。一方、メモリブロックMB_4が使用不能と判定された場合S70のNo、試験部20は、不合格信号NGを出力してS76処理を終了する。図12において、手順S54でメモリブロックMB_2が使用不能と判定された場合S54のNo、手順4K-3に進む。手順4K-3を示すフローチャート図は、図14に示される。図14に示すように、試験部20の設定により、メモリブロック選択制御部26は、モリブロック選択信号MSの出力先を、メモリブロックMB_1、MB_2から、それぞれメモリブロックMB_3、MB_4に切り替えるS81。具体的には、試験部20により、メモリブロック切替レジスタ54の下位3ビットが、101に設定される。これにより、試験部20は、メモリブロックMB_1、MB_2をそれぞれ指定するアドレスにより、メモリブロックMB_3、MB_4にそれぞれデータの書込みまたは読出しを行うことができる。次いで、試験部20は、メモリブロックMB_3を試験するS82。そして、メモリブロックMB_3が使用可能と判定された場合S84のYes、試験部20は、メモリブロックMB_4を試験するS86。そして、メモリブロックMB_4が使用可能と判定された場合S88のYes、試験部20の設定により、電源制御部22は、メモリブロックMB_3、MB_4の電源をオン状態に維持し、メモリブロックMB_1、2の電源をオフにするS92。具体的には、試験部20により、電源切替レジスタ23の上位4ビットが、0011に設定される。そして、試験部20は、合格信号OKを出力しS94、処理を終了する。一方、手順S84でメモリブロックMB_3が使用不能と判定されたとき、ならびに、手順S88でメモリブロックMB_4が使用不能と判定されたときには、試験部20は、不合格信号NGを出力しS96、処理を終了する。上述したように、本実施形態によれば、記憶容量分のメモリブロックを試験して使用可能と判定された時点で、未試験のメモリブロックの試験を行わずに、使用可能なメモリブロックの電源をオンにし、それ以外のメモリブロックの電源をオフにするので、記憶容量の信頼性を確保しつつ、不要な試験工程を省略できる。よって、試験工程省略による低コスト化が可能になる。図15は、変形例の構成について説明する図である。図15の構成は、図1の構成と次の点で異なる。試験端末装置8aは、上述した手順を記憶装置4の試験部20に実行させるための試験プログラムPRGを内部の記憶媒体に格納する。そして、モード制御部10は、試験端末装置8aから試験プログラムPRGを読み取って、CPUバス16を介してRAM6に格納する。あるいは、接続ポート7が接続端子Prt1、Prt2、のいずれかを介して試験プログラムPRGを取得し、CPUバス16を介してRAM6に格納する。そして、記憶装置4の試験部20は、CPU16バスを介してRAM6から試験プロブラムPRGを読み取り、メモリブロックMB_nの試験手順を実行する。図16は、変形例における動作手順例を説明する図である。図16の動作手順は、図8で示した手順S2と手順S4の間に挿入される手順である。モード制御部8は、試験モードの設定信号を記憶装置4に送ると、試験プログラムPRGを試験端末装置8aからRAM6に読み出すS102。そして、記憶装置4の試験部20が、試験プログラムPRGの実行を開始するS104。そして、モード制御部8は、試験端末装置8aから入力される記憶容量を、記憶装置4の試験部20に入力するS106。そして、試験部20では、図8~図14で説明した試験手順を実行する。以上の実施の形態をまとめると、次の付記のとおりである。付記1メモリセルと、前記メモリセルにデータの書込みまたは読出しを行うデータ入出力回路とをそれぞれ有する複数のメモリブロックと、前記メモリブロックごとに、前記データ入出力回路に前記メモリセルへの試験用データの書込みまたは読出しを行わせて、当該メモリブロックが使用可能かまたは使用不能かを試験する試験部と、設定される記憶容量に対応する個数の使用可能な前記メモリブロックへの電源をオンにし、それ以外の前記メモリブロックへ電源をオフにする第1の制御部と、を有する記憶装置。付記2付記1において、前記試験部は、前記記憶容量に対応する個数の前記メモリブロックを使用可能と判定したときには、未試験の前記メモリブロックに対する試験を行わない記憶装置。付記3付記1または2において、使用不能と判定された第1のメモリブロックの前記メモリセルを指定するアドレスが入力されると、使用可能と判定された第2のメモリブロックを選択する信号を当該第2のメモリブロックに出力して、前記第1のメモリブロックの代わりに当該第2のメモリブロックで、前記データ入出力回路に前記アドレスに対応する前記メモリセルへのデータの書込みまたは読出しを行わせる第2の制御部をさらに有する記憶装置。付記4付記1乃至3のいずれかにおいて、前記メモリブロックごとの試験結果を格納する記憶部を有し、情報処理装置の要求に応答して前記試験結果を出力する記憶装置。付記5メモリセルと、前記メモリセルにデータの書込みまたは読出しを行うデータ入出力回路とをそれぞれ有する複数のメモリブロックを備えた記憶装置に設定される記憶容量を取得する第1の手順と、前記メモリブロックごとに、前記データ入出力回路に前記メモリセルへの試験用データの書込みまたは読出しを行わせて、当該メモリブロックが使用可能かまたは使用不能かを試験する第2の手順と、設定される記憶容量に対応する個数の使用可能な前記メモリブロックへの電源をオンにし、それ以外の前記メモリブロックへ電源をオフにする第3の手順とを、前記記憶装置のプロセッサに行わせる記憶装置の試験プログラム。付記6付記5において、前記第2の手順では、前記記憶容量に対応する個数の前記メモリブロックが使用可能と判定されたときには、未試験の前記メモリブロックに対する試験を行わない、記憶装置の試験プログラム。付記7メモリセルと、前記メモリセルにデータの書込みまたは読出しを行うデータ入出力回路とをそれぞれ有する複数のメモリブロックごとに、前記データ入出力回路に前記メモリセルへの試験用データの書込みまたは読出しを行わせて、当該メモリブロックが使用可能かまたは使用不能かを試験し、設定される記憶容量に対応する個数の使用可能な前記メモリブロックへの電源をオンにし、それ以外の前記メモリブロックへ電源をオフにする、記憶装置の試験方法。付記8付記7において、前記記憶容量に対応する個数の前記メモリブロックを使用可能と判定したときには、未試験の前記メモリブロックに対する試験を行わない、記憶装置の試験方法。"