挿入部の先端に設けられた撮像素子と、前記撮像素子を駆動するための駆動信号を生成するとともに、前記撮像素子からの撮像信号が入力される半導体回路と、前記半導体回路から所定の通信クロックで前記撮像信号が入力され、入力された前記撮像信号の波形成分を整形するための第1の終端抵抗を有する記憶回路と、を備え、前記半導体回路は、ダンピング抵抗を備え、前記撮像信号を前記所定の通信クロックで前記記憶回路に出力するときに、前記ダンピング抵抗を動作させないことを特徴とする内視鏡。前記半導体回路は、前記記憶回路から読み出される前記撮像信号の波形成分を整形するための第2の終端抵抗を有し、前記記憶回路から前記撮像信号を読み出すときに、前記終端抵抗を動作させないことを特徴とする請求項1に記載の内視鏡。前記半導体回路は、前記ダンピング抵抗の動作を予め禁止されていることを特徴とする請求項2に記載の内視鏡。前記半導体回路と前記記憶回路とは、前記所定の通信クロックで前記撮像信号を出力した際に、前記撮像信号が反射しないように隣接配置されていることを特徴とする請求項3に記載の内視鏡。前記所定の通信クロックは、150MHz以下であることを特徴とする請求項4に記載の内視鏡。挿入部の先端に設けられた撮像素子と、前記撮像素子を駆動するための駆動信号を生成するとともに、前記撮像素子からの撮像信号が入力される半導体回路と、前記半導体回路から所定の通信クロックで前記撮像信号が入力され、前記所定の通信クロックで前記撮像信号が入力された際に、前記撮像信号が反射しないように前記半導体回路に隣接配置されるとともに、入力された前記撮像信号の波形成分を整形するための第1の終端抵抗を有する第1の記憶回路と、前記半導体回路から前記所定の通信クロックで前記撮像信号が入力され、前記所定の通信クロックで前記撮像信号が入力された際に、前記撮像信号が反射するように前記半導体回路から離れて配置されるとともに、入力された前記撮像信号の波形成分を整形するための第2の終端抵抗を有する第2の記憶回路と、を備え、前記半導体回路は、ダンピング抵抗を備え、前記撮像信号を前記所定の通信クロックで前記第1の記憶回路に出力する場合、前記ダンピング抵抗を動作させず、前記撮像信号を前記所定の通信クロックで前記第2の記憶回路に出力する場合、前記ダンピング抵抗を動作させるように切り換える切換部を有することを特徴とする内視鏡。しかしながら、このような内視鏡は、製品の小型化あるいは製品の仕様等から冷却FANを設けることができないことがある。また、このような内視鏡は、画像処理等のリアルタイム処理を行う必要があることから、FPGAの動作モードを切り替えることができないことがある。そのため、これらの状況が発生した場合、従来の内視鏡では、FPGAの温度を下げることができない虞がある。そこで、本発明は、FPGAの発熱を抑えることができる内視鏡を提供することを目的とする。本発明の一態様によれば、挿入部の先端に設けられた撮像素子と、前記撮像素子を駆動するための駆動信号を生成するとともに、前記撮像素子からの撮像信号が入力される半導体回路と、前記半導体回路から所定の通信クロックで前記撮像信号が入力され、入力された前記撮像信号の波形成分を整形するための第1の終端抵抗を有する記憶回路と、を備え、前記半導体回路は、ダンピング抵抗を備え、前記撮像信号を前記所定の通信クロックで前記記憶回路に出力するときに、前記ダンピング抵抗を動作させないことを特徴とする内視鏡を提供することができる。また、本発明の他の態様によれば、挿入部の先端に設けられた撮像素子と、前記撮像素子を駆動するための駆動信号を生成するとともに、前記撮像素子からの撮像信号が入力される半導体回路と、前記半導体回路から所定の通信クロックで前記撮像信号が入力され、前記所定の通信クロックで前記撮像信号が入力された際に、前記撮像信号が反射しないように前記半導体回路に隣接配置されるとともに、入力された前記撮像信号の波形成分を整形するための第1の終端抵抗を有する第1の記憶回路と、前記半導体回路から前記所定の通信クロックで前記撮像信号が入力され、前記所定の通信クロックで前記撮像信号が入力された際に、前記撮像信号が反射するように前記半導体回路から離れて配置されるとともに、入力された前記撮像信号の波形成分を整形するための第2の終端抵抗を有する第2の記憶回路と、を備え、前記半導体回路は、ダンピング抵抗を備え、前記撮像信号を前記所定の通信クロックで前記第1の記憶回路に出力する場合、前記ダンピング抵抗を動作させず、前記撮像信号を前記所定の通信クロックで前記第2の記憶回路に出力する場合、前記ダンピング抵抗を動作させるように切り換える切換部を有することを特徴とする内視鏡を提供することができる。本発明の内視鏡によれば、FPGAの発熱を抑えることができる。以下、図面を参照して本発明の実施の形態を説明する。第1の実施の形態まず、図1に基づき、第1の実施の形態に係る内視鏡の構成を説明する。図1は、第1の実施の形態に係る内視鏡の構成を示す図である。図1において、内視鏡1は、航空機用エンジンや配管等の被検体内に挿入される挿入部2と、挿入部2の基端に接続される本体部3とを有して構成される。挿入部2は、可撓性のチューブ部材により構成され、先端側に設けられた先端部には、撮像素子としてのCCD4が内蔵されている。本体部3は、CCD4を駆動するドライバ5と、A/D変換器6と、ROM7と、FPGA8と、DDR2メモリ9と、制御部10と、SDカードスロット11と、表示部12とを有する。SDカードスロット11には、SDカード11aが着脱自在に装着される。CCD4は、挿入部2の先端部の先端面に設けられた図示しない対物光学系により結像された被写体の像を撮像する。CCD4は、ドライバ5からの水平及び垂直等の各種駆動信号に基づき、撮像した被写体の像を光電変換し、撮像信号としてA/D変換器6に出力する。A/D変換器6は、CCD4から出力された撮像信号を、アナログ信号からデジタル信号に変換し、FPGA8に出力する。ROM7には、FPGA8の回路構成を設定するための複数のプログラムが格納されている。これら複数のプログラムからいずれかのプログラムが読み出され、FPGA8の回路構成が設定される。FPGA8は、回路の構成を再構成可能な半導体回路であり、図示しない電源が投入されると、ROM7から所定のプログラムを読み出し、読み出した所定のプログラムに応じた回路を構成する。FPGA8は、ドライバ5へCCD4を駆動させるための各種駆動信号を出力する。ドライバ5は、これらの各種駆動信号を増幅してCCD4に出力する。また、FPGA8は、A/D変換器6から出力された撮像信号を所定の通信クロックに同期させてDDR2メモリ9に出力し、DDR2メモリ9に記憶する。そして、FPGA8は、DDR2メモリ9に例えば1フレーム分の撮像信号が記憶されると、その1フレーム分の撮像信号を読み出し、画像処理を行う。FPGA8は、画像処理を行って得られた1フレーム分の画像信号を制御部10に出力する。なお、FPGA8は、A/D変換器6から出力された撮像信号に対して画像処理を行って得られた画像信号をDDR2メモリ9に出力し、DDR2メモリ9に1フレーム分の画像信号が記憶されると、その1フレーム分の画像信号を読み出して制御部10に出力するようにしてもよい。記録回路としてのDDR2メモリ9は、FPGA8から所定の通信クロックに同期させて出力された撮像信号を記憶する。このように、本実施の形態では、撮像信号を記憶する記憶回路としてDDR2メモリ9を用いている。これは、DDR2メモリ9が、転送レートが高く、安価で、かつ、入手性がよいためであるが、特に、DDR2メモリ9に限定されるものではなく、後述する端抵抗を備えるメモリであれば、他のメモリであってもよい。制御部10は、図示しない操作部からの操作信号に基づき、FPGA8からの画像信号をSDカード11aに出力し、動画あるいは静止画としてSDカード11aに記録させる制御を行う。さらに、制御部10は、FPGA8からの画像信号を表示部12に出力し、表示部12に被写体像を表示させる制御を行う。なお、制御部10は、図示しない操作部からの操作信号に基づき、FPGA8からの画像信号をSDカード11a及び表示部12のいずれか一方に出力するようにしてもよい。次に、ドライバ5の詳細な構成について説明する。図2は、ドライバ5の詳細な構成を説明するための図である。図2に示すように、ドライバ5は、Vドライバ21と、RG/Hドライバ22とを有して構成される。Vドライバ21には、FPGA8からCCD4の垂直ラインを駆動するための垂直駆動信号垂直駆動パルスV1、V2、V3及びV4が入力される。また、Vドライバ21には、FPGA8からCCD4に蓄積された電荷をリセットするためのリセット信号リセットパルスSUBが入力される。Vドライバ21は、垂直駆動信号V1~V4及びリセット信号SUBを増幅してCCD4に出力し、CCD4の垂直ラインを駆動及びCCD4に蓄積された電荷をリセットする。RG/Hドライバ22には、FPGA8からCCD4の水平ラインを駆動するための水平駆動信号水平駆動パルスHが入力される。また、RG/Hドライバ22には、FPGA8からCCD4から電荷を取り出すための信号であるリセットゲート信号リセットゲートパルスRGが入力される。RG/Hドライバ22は、水平駆動信号H及びリセットゲート信号RGを増幅してCCD4に出力し、CCD4の水平ラインを駆動及び画素から電荷を取り出す。指定された画素の撮像信号は、A/D変換器6を介してFPGA8に供給される。これらの信号の中で、特に、リセットゲート信号RG及び水平駆動信号Hは、CCD4からの出力波形に大きな影響を与える。そのため、CCD4で得られる画像を良くするために、リセットゲート信号RG及び水平駆動信号Hの波形品質を良くする必要がある。特に、内視鏡1は、挿入部2が長いため、FPGA8からCCD4までの距離が長くなる。そのため、内視鏡1のような構成においては、FPGA8からRG/Hドライバ22に出力する信号波形のなまりを低減するために、リセットゲート信号RG及び水平駆動信号Hの駆動能力を上げる必要がある。このように、FPGA8は、リセットゲート信号RG及び水平駆動信号Hの駆動能力を上げる必要があるため、消費電力が上がり、発熱してしまうが、後述するように、ダンピング抵抗、プルアップ抵抗及び終端抵抗を未使用とすることにより、FPGA8の発熱を抑えられるようにしている。ここで、従来のFPGAとDDR2メモリ9との接続関係について説明する。図3は、従来のFPGAとDDR2メモリ9との接続の例を示す図である。図3に示すように、従来のFPGA50は、ドライバ31と、コンパレータ32とを有する。このドライバ31には、50Ωのダンピング抵抗R1が実装されている。また、FPGA50には、コンパレータ32の端子に接続される信号ラインと1.8Vの電源Vccとの間に100Ωのプルアップ抵抗R2が実装され、コンパレータ32の端子に接続される信号ラインとグランドGNDとの間に100Ωの終端抵抗R3が実装されている。DDR2メモリ9は、コンパレータ33と、ドライバ34とを有する。また、DDR2メモリ9には、コンパレータ33の端子に接続される信号ラインと1.8Vの電源Vccとの間に100Ωのプルアップ抵抗R4が実装され、コンパレータ33の端子に接続される信号ラインとグランドGNDとの間に100Ωの終端抵抗R5が実装されている。そして、ドライバ34には、50Ωのダンピング抵抗R6が実装されている。FPGA50とDDR2メモリ9とは、50Ωの線路インピーダンスの信号線35により接続されている。ここで、FPGA50からDDR2メモリ9へ撮像信号を出力する場合の動作について説明する。FPGA50の内部に実装されているドライバ31から撮像信号がDDR2メモリ9に出力される際、ドライバ31に50Ωのダンピング抵抗R1が実装されており、FPGA50とDDR2メモリ9とを接続している信号線35の線路インピーダンスが50Ωとなっているため、FPGA50からDDR2メモリ9までは100Ωの抵抗が実装されていることになる。一方、DDR2メモリ9の内部では、信号ラインとグランドGNDとの間に100Ωの終端抵抗R5を実装することにより終端を取っている。このような従来の構成により、DDR2メモリ9に入力される撮像信号の反射を抑え、信号品質を向上させ、データ伝送に問題が発生しないようにしている。FPGA50から出力された撮像信号は、コンパレータ33の端子に入力される。コンパレータ33の-端子には基準電圧として、例えば、1.8Vが入力される。コンパレータ33では、撮像信号を基準電圧と比較して、比較結果を図示しない記憶素子に出力する。次に、DDR2メモリ9からFPGA50へ撮像信号を出力する場合の動作について説明する。図示しない記憶素子から読み出された撮像信号は、ドライバ34を介して、FPGA50のコンパレータ32の端子に供給される。DDR2メモリ9からFPGA50までは、ドライバ34のダンピング抵抗R6と信号線35の線路インピーダンスとから100の抵抗が実装されていることになる。FPGA50の内部では、100Ωの終端抵抗R3を実装することにより終端を取っている。このような従来の構成により、FPGA50に入力される撮像信号の反射を抑え、信号品質を向上させ、データ伝送に問題が発生しないようにしている。次に、本実施の形態に係るFPGA8とDDR2メモリ9との接続関係について説明する。図4は、本実施の形態に係るFPGA8とDDR2メモリ9との接続の例を示す図である。なお、図4において、図3と同様の構成については、同一の符号を付している。図4に示すように、FPGA8は、ROM7からプログラムを読み出して、回路を構成する際に、ドライバ31のダンピング抵抗R1、プルアップ抵抗R2及び終端抵抗R3を動作させないように構成する。即ち、ドライバ31のダンピング抵抗R1、プルアップ抵抗R2及び終端抵抗R3は、信号ラインと接続されず、未使用とするように構成される。従来では、ダンピング抵抗R1に電流が流れた際に熱が発生する。また、電源Vcc及びグランドGND間において常に電流が流れていることから、プルアップ抵抗R2及び終端抵抗R3で熱が発生する。これらの熱により、FPGA8が発熱する。本実施の形態では、FPGA8の発熱を抑えるために、ダンピング抵抗R1、プルアップ抵抗R2、終端抵抗R3が未使用となるように、FPGA8の回路が構成される。このように、例えば、ダンピング抵抗R1を未使用とした場合、ダンピング抵抗R1を使用した場合と比べ、波形品質が保てなくなることがある。これは、FPGA8からDDR2メモリ9までは、信号線35の線路インピーダンスの50Ωの抵抗が実装されていることになり、DDR2メモリ9の終端抵抗R5の100Ωと終端が取れなくなるためである。そのため、本実施の形態では、FPGA8とDDR2メモリ9との実装間隔を短くするとともに、FPGA8とDDR2メモリ9との通信速度を低速にすることで、FPGA8のダンピング抵抗R1を未使用にした場合においても、波形品質の劣化を軽減させている。従来では、FPGA8とDDR2メモリ9との通信速度は、300MHzとなっているが、本実施の形態では、FPGA8とDDR2メモリ9との通信速度は、150MHzとする。一般的に、配線長が波長の1/100以上になると信号の反射が問題になるとされている。FPGA8とDDR2メモリ9との間の通信速度を150MHzとした場合、波長は、光の速さ/周波数の関係から、2mとなる。そのため、FPGA8とDDR2メモリ9とを接続する信号線35の配線長は2cm未満とすることが望ましい。そこで、本実施の形態では、FPGA8とDDR2メモリ9との配線長、即ち、信号線35が2cm未満となるように、FPGA8及びDDR2メモリ9を隣接して配置し、かつ、FPGA8とDDR2メモリ9との間の通信速度を150MHzとする。これにより、FPGA8は、ダンピング抵抗R1を未使用の場合でも、波形品質の劣化、即ち、内視鏡画像の画質の劣化を軽減させている。また、FPGA8は、DDR2メモリ9から撮像信号を読み出す際に、終端抵抗R3を未使用としているが、上述したように、FPGA8とDDR2メモリ9との間の通信速度を150MHzとし、かつ、FPGA8とDDR2メモリ9とを接続する信号線35の配線長は2cm未満とすることにより、波形品質の劣化を軽減させている。以上のように、本実施の形態の内視鏡1は、ダンピング抵抗R1、プルアップ抵抗R2及び終端抵抗R3を未使用とするようにした。これにより、ドライバ31で流れる電流、及び、FPGA8内の電源Vcc及びグランドGND間で流れる電流を抑制し、各抵抗で発生する発熱を抑えている。よって、本実施の形態の内視鏡1によれば、FPGA8の発熱を抑えることができる。また、内視鏡1は、FPGA8とDDR2メモリ9との間隔を例えば2cm未満になるように隣接して配置するとともに、FPGA8とDDR2メモリ9との間の通信速度を150MHzとすることで、信号反射による波形品質の劣化も防ぐことができる。これにより、内視鏡1は、内視鏡画像の画質を劣化させることなく、FPGA8の発熱を抑えることができる。第2の実施の形態次に、第2の実施の形態について説明する。図5は、第2の実施の形態に係る内視鏡の構成を示す図である。なお、図5において、図1と同様の構成については、同一の符号を付して説明を省略する。本実施の形態の内視鏡1aは、第1の実施の形態のFPGA8に代わり、FPGA8aを用いるとともに、DDR2メモリ9aが追加されて構成されている。このDDR2メモリ9aは、例えば、あまりアクセスしないデータ等を一時的に保存する一時保存用の記録回路である。DDR2メモリ9aは、FPGA8aから離れた位置、本実施の形態では、FPGA8aから2cm以上離れて配置されている。そのため、FPGA8aは、DDR2メモリ9aと終端を取らない場合、信号の反射により、波形品質が保てなくなる。図6は、本実施の形態に係るFPGA8a、DDR2メモリ9及び9aとの接続の例を示す図である。なお、図6において、図4と同様の構成については、同一の符号を付して説明を省略する。また、DDR2メモリ9aは、DDR2メモリ9と同様の構成のため、同一の符号を付して説明を省略する。図6に示すように、FPGA8aは、図4のFPGA8に対して、切換スイッチ41、スイッチ42及び43が追加されて構成されている。切換スイッチ41は、ドライバ31の前段に設けられている。切換スイッチ41は、ある信号をDDR2メモリ9に出力する場合、ドライバ31のダンピング抵抗R1を未使用にするように、入力端子aが出力端子cに接続される。また、切換スイッチ41は、ある信号をDDR2メモリ9aに出力する場合、ドライバ31のダンピング抵抗R1を使用するように、入力端子aが出力端子bに接続される。スイッチ42は、コンパレータ32の信号ラインとプルアップ抵抗R2との間に設けられている。スイッチ42は、DDR2メモリ9からある信号が読み出された場合、プルアップ抵抗R2を未使用にするように、OFFする。また、スイッチ42は、DDR2メモリ9aからある信号が読み出された場合、プルアップ抵抗R2を使用にするように、ONする。スイッチ43は、コンパレータ32の信号ラインと終端抵抗R3との間に設けられている。スイッチ43は、DDR2メモリ9からある信号が読み出された場合、終端抵抗R3を未使用にするように、OFFする。また、スイッチ43は、DDR2メモリ9aからある信号が読み出された場合、終端抵抗R3を使用にするように、ONする。以上のように、内視鏡1aのFPGA8aは、信号反射による波形品質の劣化が起きないように隣接して配置されているDDR2メモリ9に信号を出力する、あるいは、DDR2メモリ9から信号を読み出す場合、ダンピング抵抗R1、プルアップ抵抗R2及び終端抵抗R3を未使用にするように、切換スイッチ41、スイッチ42及び43を制御する。これにより、FPGA8aの発熱を抑えるようにしている。一方、内視鏡1aのFPGA8aは、信号反射による波形品質の劣化が起きるように離れて配置されているDDR2メモリ9aに信号を出力する、あるいは、DDR2メモリ9aから信号を読み出す場合、ダンピング抵抗R1、プルアップ抵抗R2及び終端抵抗R3を使用にするように、切換スイッチ41、スイッチ42及び43を制御する。これにより、DDR2メモリ9aとの間での信号反射による波形品質の劣化を防いでいる。よって、本実施の形態の内視鏡1aによれば、信号反射による波形品質の劣化をさせることなく、FPGA8aの発熱を抑えることができる。本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。