基板と、前記基板上に設けられ、不純物を含有する炭化珪素から作られ、1μmより大きく7μmより小さい厚さを有するバッファ層と、前記バッファ層上に設けられ、前記バッファ層の不純物濃度よりも小さい不純物濃度を有する炭化珪素から作られたドリフト層とを備える、炭化珪素半導体装置。前記バッファ層の不純物濃度は前記ドリフト層の不純物濃度の2倍よりも大きく100倍よりも小さい、請求項1に記載の炭化珪素半導体装置。前記バッファ層および前記ドリフト層の各々が含有する不純物はアルミニウムおよび窒素の少なくともいずれかを含む、請求項1または2に記載の炭化珪素半導体装置。前記バッファ層は、前記基板上に設けられた第1の層と、前記第1の層上に設けられ、前記第1の層の不純物濃度よりも小さくかつ前記ドリフト層の不純物濃度よりも大きい不純物濃度を有する第2の層とを含む、請求項1~3のいずれか1項に記載の炭化珪素半導体装置。前記第1の層の不純物濃度は3×1016cm3よりも大きい、請求項4に記載の炭化珪素半導体装置。基板を加熱し始める工程と、前記基板を加熱し始める工程の後に、不純物を含有する炭化珪素から作られ、1μmより大きく7μmより小さい厚さを有するバッファ層を前記基板上に堆積する工程と、前記バッファ層上に、前記バッファ層の不純物濃度よりも小さい不純物濃度を有する炭化珪素から作られたドリフト層を堆積する工程とを備える、炭化珪素半導体装置の製造方法。前記バッファ層を堆積する工程および前記ドリフト層を堆積する工程の両工程を通して前記基板の設定温度が一定に保たれる、請求項6に記載の炭化珪素半導体装置の製造方法。前記バッファ層および前記ドリフト層の各々を堆積する工程は、チャンバ内において前記基板上へプロセスガスの供給を行なう化学気相成長法によって行なわれ、前記プロセスガスは、炭化珪素を形成するための原料ガスと、炭化珪素中に不純物を添加するための不純物ガスとを含み、前記不純物ガスは、トリメチルアルミニウム、窒素、およびアンモニアの少なくともいずれかを含む、請求項6または7に記載の炭化珪素半導体装置の製造方法。前記バッファ層を堆積する工程および前記ドリフト層を堆積する工程の両工程を通して前記チャンバ内の全圧が一定に保たれる、請求項8に記載の炭化珪素半導体装置の製造方法。バッファ層およびドリフト領域ドリフト層は、通常、炭化珪素基板を加熱しながら堆積される。炭化珪素基板を加熱し始めた初期段階では、炭化珪素基板の温度は不安定であり、所望の温度からのずれが生じやすく、特に温度のオーバーシュートが生じやすい。このように炭化珪素基板の温度が所望の値からずれていると、堆積される膜中の導電型不純物の濃度にずれが生じてしまう。たとえば、温度のオーバーシュートに起因して過度に高い温度で堆積が行なわれると、不純物濃度が所望の値からずれてしまう。一方で、加熱開始後、堆積開始前の待機時間を長くすれば、基板の温度が安定化された後に堆積が開始される。しかしこの場合は、炭化珪素基板の表面が長時間に渡って加熱される結果、この表面からのSi原子の脱離が生じる。Si原子が脱離してC原子リッチとなった表面、すなわち炭化された表面の上には、結晶性の高い炭化珪素層をエピタキシャル成長させることが困難である。上記のように、不純物濃度の安定化と、結晶性の向上との間には、トレードオフの関係があった。しかしながらドリフト層は、所望の不純物濃度と、高い結晶性との両方を有することが望まれる。そこで本発明の目的は、所望の不純物濃度と、高い結晶性とを有するドリフト層を含む炭化珪素半導体装置およびその製造方法を提供することである。本発明の炭化珪素半導体装置は、基板と、バッファ層と、ドリフト層とを有する。バッファ層は、基板上に設けられ、不純物を含有する炭化珪素から作られ、1μmより大きく7μmより小さい厚さを有する。ドリフト層は、バッファ層上に設けられ、バッファ層の不純物濃度よりも小さい不純物濃度を有する炭化珪素から作られている。この炭化珪素半導体装置によればバッファ層の厚さが1μmより大きいので、厚さが1μm以下の場合に比して、バッファ層を堆積する間に、基板が加熱され始めてからより長い時間が経過する。これにより、ドリフト層の堆積が開始される時点で、基板の温度がより安定化されている。よってバッファ層を堆積する工程における基板の温度の精度を高めることができるので、所望の不純物濃度を有するドリフト層が得られる。また基板温度が安定化されるまでの間、単に時間の経過が待たれるのではなく、バッファ層の堆積が行なわれる。よって基板上の表面を成長させながら、基板温度の安定化を待つことができる。よって、温度の安定化を単に待つ場合と異なり、Si原子の脱離による表面の炭化を避けることができる。これにより、バッファ層の表面の結晶性が高くなるので、その上に堆積されるドリフト層の結晶性も高くなる。またバッファ層の厚さが7μmより小さいので、バッファ層の堆積に要する時間が過度に長くならない。好ましくは、バッファ層の不純物濃度はドリフト層の不純物濃度の2倍よりも大きく100倍よりも小さい。さらに好ましくは、バッファ層の不純物濃度はドリフト層の不純物濃度の50倍よりも小さい。好ましくは、バッファ層およびドリフト層の各々が含有する不純物はアルミニウムおよび窒素の少なくともいずれかを含む。好ましくはバッファ層は第1および第2の層を含む。第1の層は基板上に設けられている。第2の層は、第1の層上に設けられ、第1の層の不純物濃度よりも小さくかつドリフト層の不純物濃度よりも大きい不純物濃度を有する。さらに好ましくは第1の層の不純物濃度は3×1016cm3よりも大きい。なおバッファ層は、上記第1および第2の層に加えて、さらなる層を含んでもよい。またバッファ層は、単一の層のみから構成されてもよい。本発明の炭化珪素半導体装置の製造方法は、以下の工程を有する。基板が加熱され始める。基板が加熱され始めた後に、不純物を含有する炭化珪素から作られ、1μmより大きく7μmより小さい厚さを有するバッファ層が基板上に堆積される。バッファ層上に、バッファ層の不純物濃度よりも小さい不純物濃度を有する炭化珪素から作られたドリフト層が堆積される。この製造方法によればバッファ層の厚さが1μmより大きいので、厚さが1μm以下の場合に比して、バッファ層を堆積する間に、基板が加熱され始めてからより長い時間が経過する。これにより、ドリフト層の堆積が開始される時点で、基板の温度がより安定化されている。よってバッファ層を堆積する工程における基板の温度の精度を高めることができるので、所望の不純物濃度を有するドリフト層が得られる。また基板温度が安定化されるまでの間、単に時間の経過が待たれるのではなく、バッファ層の堆積が行なわれる。よって基板上の表面を成長させながら、基板温度の安定化を待つことができる。よって、温度の安定化を単に待つ場合と異なり、Si原子の脱離による表面の炭化を避けることができる。これにより、バッファ層の表面の結晶性が高くなるので、その上に堆積されるドリフト層の結晶性も高くなる。またバッファ層の厚さが7μmより小さいので、バッファ層の堆積に要する時間が過度に長くならない。好ましくは、バッファ層を堆積する工程およびドリフト層を堆積する工程の両工程を通して基板の設定温度が一定に保たれる。これにより、ドリフト層を堆積する工程における基板の温度の精度をより高めることができる。好ましくは、バッファ層およびドリフト層の各々を堆積する工程は、チャンバ内において基板上へプロセスガスの供給を行なう化学気相成長法によって行なわれる。プロセスガスは、炭化珪素を形成するための原料ガスと、炭化珪素中に不純物を添加するための不純物ガスとを含む。不純物ガスは、トリメチルアルミニウム、窒素、およびアンモニアの少なくともいずれかを含む。これにより、バッファ層およびドリフト層に導電型不純物を添加することができる。好ましくは、バッファ層を堆積する工程およびドリフト層を堆積する工程の両工程を通して、チャンバ内の全圧が一定に保たれる。これにより、ドリフト層の成膜が始められる際のチャンバ内の全圧が安定化される。上述したように本発明によれば、所望の不純物濃度と、高い結晶性とを有するドリフト層を含む炭化珪素半導体装置が得られる。以下、図面に基づいて本発明の実施の形態を説明する。図1を参照して、本実施の形態における炭化珪素半導体装置は接合型電界効果トランジスタJunctionFieldEffectTransistor:JFETである。JFET3は、基板30と、バッファ層31と、ドリフト層32と、n型層33と、p型層34とを有する。基板30はn型基板であり、好ましくは単結晶炭化珪素から作られている。好ましくは単結晶炭化珪素の結晶構造は六方晶である。バッファ層31は、基板30上に設けられたp型半導体層である。バッファ層31は、導電型不純物としてのアルミニウムを含有する炭化珪素から作られている。バッファ層31は、1μmより大きく7μmより小さい厚さを有する。好ましくはバッファ層31の厚さは2μmよりも大きい。また本実施の形態においては、バッファ層31は、第1の層31aおよび第2の層31bを含む。第1の層31aは基板30上に設けられている。第2の層31bは、第1の層31a上に設けられ、第1の層31aの不純物濃度よりも小さくかつドリフト層32の不純物濃度よりも大きい不純物濃度を有する。好ましくは第1の層31aの不純物濃度は3×1016cm3よりも大きい。また好ましくは、バッファ層31の不純物濃度はドリフト層32の不純物濃度の2倍よりも大きく100倍よりも小さい。より好ましくは、バッファ層31の不純物濃度はドリフト層32の不純物濃度の50倍よりも小さい。ドリフト層32は、バッファ層31上に設けられたp型半導体層である。ドリフト層32は、導電型不純物としてのアルミニウムを含有する炭化珪素から作られている。ドリフト層32は、バッファ層31の不純物濃度よりも小さい不純物濃度を有する炭化珪素から作られている。ドリフト層32の厚さは、たとえば10μmである。ドリフト層32の不純物濃度は、たとえば7.5×1015cm3である。n型層33は、たとえば、厚さ0.45μm、n型不純物濃度2×1017cm3を有する炭化珪素層である。p型層34は、たとえば、厚さ0.25μm、p型不純物濃度2×1017cm3を有する炭化珪素層である。p型層34およびn型層33には、n型層33よりも高濃度の導電型がn型である不純物n型不純物を含むたとえば1×1020cm3程度第1のn型領域35および第2のn型領域37が形成されるとともに、第1のn型領域35および第2のn型領域37に挟まれるように、ドリフト層32およびp型層34よりも高濃度の導電型がp型である不純物p型不純物を含むたとえば1×1018cm3程度第1のp型領域36が形成されている。すなわち、第1のn型領域35、第1のp型領域36および第2のn型領域37は、それぞれp型層34を貫通してn型層33に至るように形成されている。また、第1のn型領域35、第1のp型領域36および第2のn型領域37の底部は、ドリフト層32の上部表面ドリフト層32とn型層33との境界部から間隔を隔てて配置されている。また、第1のn型領域35から見て第1のp型領域36とは反対側には、p型層34の上部表面34An型層33の側とは反対側の主面からp型層34を貫通してn型層33に至るように、溝部71が形成されている。つまり、溝部71の底壁71Aは、ドリフト層32とn型層33との界面から間隔を隔て、n型層33の内部に位置している。さらに、溝部71の底壁71Aからn型層33を貫通し、ドリフト層32に至るように、ドリフト層32およびp型層34よりも高濃度のp型不純物を含むたとえば1×1018cm3程度第2のp型領域43が形成されている。この第2のp型領域43の底部は、バッファ層31の上部表面バッファ層31とドリフト層32との境界部から間隔を隔てて配置されている。さらに、第1のn型領域35、第1のp型領域36、第2のn型領域37および第2のp型領域43の上部表面に接触するように、オーミックコンタクト電極としてのソースコンタクト電極39、ゲートコンタクト電極41、ドレインコンタクト電極42および電位保持コンタクト電極44がそれぞれ形成されている。オーミックコンタクト電極であるソースコンタクト電極39、ゲートコンタクト電極41、ドレインコンタクト電極42および電位保持コンタクト電極44と隣接する他のオーミックコンタクト電極との間には、酸化膜38が形成されている。より具体的には、絶縁膜としての酸化膜38が、p型層34の上部表面34A、溝部71の底壁71Aおよび側壁71Bにおいて、ソースコンタクト電極39、ゲートコンタクト電極41、ドレインコンタクト電極42および電位保持コンタクト電極44が形成されている領域以外の領域全体を覆うように形成されている。これにより、隣り合うオーミックコンタクト電極の間が絶縁されている。さらに、ソースコンタクト電極39、ゲートコンタクト電極41およびドレインコンタクト電極42の上部表面に接触するように、ソース配線45、ゲート配線46およびドレイン配線47がそれぞれ形成され、各オーミックコンタクト電極と電気的に接続されている。ソース配線45は、電位保持コンタクト電極44の上部表面にも接触し、電位保持コンタクト電極44とも電気的に接続されている。つまり、ソース配線45は、ソースコンタクト電極39の上部表面上から電位保持コンタクト電極44の上部表面上にまで延在するように形成されており、これにより、電位保持コンタクト電極44は、ソースコンタクト電極39と同電位に保持されている。ソース配線45、ゲート配線46およびドレイン配線47は、たとえばAlなどの導電体から構成されている。ソースコンタクト電極39およびソース配線45はソース電極61を構成し、ゲートコンタクト電極41およびゲート配線46はゲート電極62を構成し、ドレインコンタクト電極42およびドレイン配線47はドレイン電極63を構成する。さらに、ソース電極61、ゲート電極62、ドレイン電極63および酸化膜38の上部表面を覆うように、パシベーション膜64が形成されている。このパシベーション膜64は、たとえばSiO2からなっており、ソース電極61、ゲート電極62およびドレイン電極63を外部と電気的に絶縁するとともに、JFET3を保護する機能を有している。次に、JFET3の動作について説明する。ゲート電極62の電圧が0Vの状態では、n型層33において、第1のp型領域36と第2のn型領域37とで挟まれた領域および当該挟まれた領域とドリフト層32とで挟まれた領域ドリフト領域、ならびに第1のp型領域36とドリフト層32とで挟まれた領域チャネル領域は空乏化されておらず、第1のn型領域35と第2のn型領域37とはn型層33を介して電気的に接続された状態となっている。そのため、第1のn型領域35から第2のn型領域37に向かって電子が移動することにより電流が流れる。一方、ゲートコンタクト電極41に負の電圧を印加していくと、上述のチャネル領域およびドリフト領域の空乏化が進行し、第1のn型領域35と第2のn型領域37とは電気的に遮断された状態となる。そのため、第1のn型領域35から第2のn型領域37に向かって電子が移動することができず、電流は流れない。次にJFET3の製造方法について説明する。図2および図3を参照して、まずステップS210として、基板30が準備される。次に、ステップS220図2として、以下に説明するエピタキシャル成長工程が、チャンバ100図4内において基板30上へプロセスガスの供給を行なう化学気相成長法CVD:ChemicalVaporDepositionによって行なわれる。CVDに用いられるプロセスガスは、キャリアガスと、炭化珪素を形成するための原料ガスと、不純物を添加するための不純物ガスとを含む。キャリアガスは、たとえば水素H2ガスである。原料ガスは、たとえばシランSiH4ガスおよびプロパンC3H8ガスである。図4を参照して、基板30の設定温度が所定の値とされる。この設定温度は、たとえば1550°Cである。これにより基板30が加熱され始める。基板30が加熱され始めた後に、第1の層31aが堆積される。この際、第1の層31aをp型とするための不純物ガスとしてトリメチルアルミニウムTMAガスが用いられる。図5を参照して、第1の層31aの形成後、TMAガスの供給量が小さくされることによって、第1の層31a上に第2の層31bの堆積が開始される。これにより第1の層31aおよび第2の層31bからなるバッファ層31が形成される。図6を参照して、バッファ層31の形成後、TMAガスの供給量がさらに小さくされることによって、バッファ層31上にドリフト層32が堆積される。次にTMAガスの供給が停止される。好ましくは、バッファ層31を堆積する工程およびドリフト層32を堆積する工程の両工程を通して基板30の設定温度が一定に保たれる。また好ましくは、バッファ層31を堆積する工程およびドリフト層32を堆積する工程の両工程を通してチャンバ100内の全圧が一定に保たれる。図7を参照して、プロセスガスに、TMAガスに代わって、n型不純物を形成するための不純物ガスが含められる。これによりドリフト層32上にn型層33が堆積される。不純物ガスとしては、たとえば窒素N2またはアンモニアNH3を用いることができる。次に不純物ガスが、p型不純物を形成するためのものに切り替えられる。これによりn型層33上にp型層34が堆積される。以上によりステップS210図2のエピタキシャル成長工程が行なわれる。次に、図2を参照して、ステップS230として、溝部形成工程が実施される。具体的には、図8に示すように、p型層34の上部表面34Aからp型層34を貫通してn型層33に至るように、溝部71が形成される。溝部71の形成は、たとえば所望の溝部71の形成位置に開口を有するマスク層をp型層34の上部表面34A上に形成した後、SF6ガスを用いたドライエッチングにより実施することができる。次に、図2を参照して、ステップS240として、イオン注入工程が実施される。具体的には、図9を参照して、まず、p型層34の上部表面34Aおよび溝部71の底壁上に、たとえばCVDによりSiO2からなる酸化膜が形成される。そして、酸化膜の上にレジストが塗布された後、露光および現像が行なわれ、所望の第1のn型領域35および第2のn型領域37の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばRIEReactiveIonEtchingにより酸化膜が部分的に除去されることにより、p型層34の上部表面34A上に開口パターンを有する酸化膜からなるマスク層が形成される。その後、上記レジスト膜を除去した上で、このマスク層をマスクとして用いて、n型層33およびp型層34にイオン注入が実施される。注入されるイオン種は、たとえばP、Nなどとすることができる。これにより、p型層34を貫通してn型層33に至る第1のn型領域35および第2のn型領域37が形成される。さらに、第1のn型領域35および第2のn型領域37の形成に用いられたマスク層が除去された上で、同様の手順により、p型層34の上部表面34Aおよび溝部71の底壁上に、所望の第1のp型領域36および第2のp型領域43の形状に応じた領域に開口を有するマスク層が形成される。そして、このマスク層をマスクとして用いて、ドリフト層32、n型層33およびp型層34にイオン注入が実施される。注入されるイオン種は、たとえばAl、Bなどとすることができる。これにより、p型層34を貫通してn型層33に至る第1のp型領域36、および溝部71の底壁71Aからn型層33を貫通し、ドリフト層32に至る第2のp型領域43が形成される。次に、図2を参照して、ステップS250として、活性化アニール工程が実施される。たとえば、アルゴンなどの不活性ガス雰囲気中で、1700°C、30分間の加熱が行なわれる。これにより、ステップS240において導入されたP、Alなどの不純物が活性化し、n型不純物あるいはp型不純物として機能することが可能となる。次に、図2を参照して、ステップS260として、酸化膜形成工程が実施される。具体的には、図10を参照して、たとえば酸素雰囲気中で1300°C程度に加熱し、90分間程度保持する熱酸化処理が実施されることにより、p型層34の上部表面34Aと、溝部71の底壁71Aおよび側壁71Bを覆う絶縁膜としての酸化膜38フィールド酸化膜が形成される。酸化膜38の厚みは、たとえば0.1μm程度である。次に、図2を参照して、ステップS270として、オーミック電極形成工程が実施される。具体的には、図11を参照して、まず、酸化膜38上にレジストが塗布された後、露光および現像が行なわれ、ソースコンタクト電極39、ゲートコンタクト電極41、ドレインコンタクト電極42および電位保持コンタクト電極44図1参照を形成すべき領域に応じた開口91Aを有するレジスト膜91が形成される。そして、当該レジスト膜91をマスクとして用いて、たとえばRIEにより酸化膜38が部分的に除去される。その後、TiからなるTi膜51、AlからなるAl膜52およびSiからなるSi膜53が、レジスト膜91上および当該レジスト膜91から露出する領域に形成される。さらに、レジスト膜91が除去されることにより、レジスト膜91上のTi膜51、Al膜52およびSi膜53が除去リフトオフされて、第1のn型領域35、第1のp型領域36、第2のn型領域37および第2のp型領域43上に接触するように、Ti膜51、Al膜52およびSi膜53が残存する。図12を参照して、Arなどの不活性ガス雰囲気中において、550°C以上1200°C以下の温度、好ましくは900°C以上1100°C以下の温度、たとえば1000°Cに加熱し、10分間以下の時間、たとえば2分間保持する合金化処理が実施される。これにより、Ti膜51、Al膜52およびSi膜53に含まれるTi、Al、Si、およびn型層33またはp型層34に含まれるSi、Cが合金化される。その結果、第1のn型領域35、第1のp型領域36、第2のn型領域37および第2のp型領域43の上部表面に接触するように、オーミックコンタクト電極としてのソースコンタクト電極39、ゲートコンタクト電極41、ドレインコンタクト電極42および電位保持コンタクト電極44がそれぞれ形成される。以上の手順により、ステップS270が完了する。次に、図2を参照して、ステップS280として、配線形成工程が実施される。具体的には、図1を参照して、ソースコンタクト電極39、ゲートコンタクト電極41およびドレインコンタクト電極42の上部表面にそれぞれ接触するソース配線45、ゲート配線46およびドレイン配線47が形成される。ソース配線45、ゲート配線46およびドレイン配線47は、たとえばソース配線45、ゲート配線46およびドレイン配線47を形成すべき所望の領域に開口を有するレジスト層を形成し、Alを蒸着した後、レジスト層とともにレジスト層上のAlを除去することリフトオフにより形成することができる。次に、図2を参照して、ステップS290として、パシベーション膜形成工程が実施される。具体的には、ソース電極61、ゲート電極62、ドレイン電極63および酸化膜38の上部表面を覆うように、たとえばSiO2からなるパシベーション膜64が形成される。このパシベーション膜64の形成は、たとえばCVDにより実施することができる。以上によりJFET3図1が得られる。本実施の形態によればバッファ層31の厚さが1μmより大きいので、厚さが1μm以下の場合に比して、バッファ層31を堆積する間に、基板30が加熱され始めてからより長い時間が経過する。これにより、ドリフト層32の堆積が開始される時点で、基板30の温度がより安定化されている。よってバッファ層31を堆積する工程における基板30の温度の精度を高めることができるので、所望の不純物濃度を有するドリフト層32が得られる。バッファ層31の厚さが2μmよりも大きい場合、この精度をより十分に高めることができる。また基板30の温度が安定化されるまでの間、単に時間の経過が待たれるのではなく、バッファ層31の堆積が行なわれる。よって基板30上の表面を成長させながら、基板30の温度の安定化を待つことができる。よって、温度の安定化を単に待つ場合と異なり、Si原子の脱離による表面の炭化を避けることができる。これにより、バッファ層31の表面の結晶性が高くなるので、その上に堆積されるドリフト層32の結晶性も高くなる。またバッファ層31の厚さが7μmより小さいので、バッファ層31の堆積に要する時間が過度に長くならない。好ましくは、バッファ層31を堆積する工程およびドリフト層32を堆積する工程の両工程を通して基板30の設定温度が一定に保たれる。これにより、ドリフト層32を堆積する工程における基板30の温度の精度をより高めることができる。また好ましくは、バッファ層31を堆積する工程およびドリフト層32を堆積する工程の両工程を通してチャンバ100内の全圧が一定に保たれる。これにより、ドリフト層32の成膜が始められる際のチャンバ100内の全圧が安定化される。図13を参照して、本実施の形態のJFET図1の実施例として、厚さ6μmを有するバッファ層31を含む装置が製造された。厚さ6μmのバッファ層31が堆積された場合、ドリフト層32中での導電型不純物としてのAl濃度はほぼ一定であり、特にバッファ層31に近い領域CBにおいてもほぼ一定であった。図14を参照して、比較例として、厚さ0.5μmのバッファ層31Zが堆積された場合、ドリフト層32中でのAl濃度は、深い位置ほど小さく、特にバッファ層31Zに近い領域CAにおいて、所望の値図中、破線の値よりも顕著に小さかった。図15を参照して、基板30の設定温度を1550°Cにした場合の基板30の実際の温度を測定した。その結果、図中破線で示すような理想的な昇温ではなく、図中実線で示すような、オーバーシュートOSを伴う昇温が生じることがあった。上述した領域CA図14における不純物濃度の低下は、このオーバーシュートOSに起因していると考えられる。すなわち基板30の温度が高過ぎたために不純物濃度が小さくなったと考えられる。これに対して、本実施例のように厚いバッファ層31図13が形成される場合、たとえオーバーシュートOS図15が生じても、バッファ層31の堆積時間が長いので、バッファ層31の堆積中にオーバーシュートOSが解消される。よってオーバーシュートOSに起因したドリフト層32の不純物濃度の低下を抑制することができる。なお本実施の形態の構成におけるp型およびn型は互いに入れ替えられてもよい。この場合、バッファ層およびドリフト層の導電型不純物としては、たとえば窒素を用いることができる。窒素は、たとえば、CVDの不純物ガスとして窒素またはアンモニアを用いることによって、炭化珪素中に添加することができる。また上記においてはJFETについて説明したが、炭化珪素半導体装置は他の種類のものであってもよく、たとえば、MOSFETMetalOxideSemiconductorFieldEffectTransistorなどのMISFETMetalInsulatorSemiconductorFieldEffectTransistor、IGBTInsulatedGateBipolarTransistor、絶縁ゲートバイポーラトランジスタ、またはダイオードであってもよい。今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。