"第1の面に電極が形成された半導体基板と、振動部を有し、前記半導体基板の前記第1の面と対向する面に電極が形成されたセンサー素子と、前記半導体基板の前記第1の面と対向して設けられた1又は複数の再配置配線と、を含み、前記再配置配線の少なくとも1つは、前記半導体基板に形成された前記電極と前記センサー素子に形成された前記電極を電気的に接続し、前記半導体基板は、前記第1の面に、対称性を有する第1の信号と第2の信号をそれぞれ生成する第1の回路及び第2の回路と、第1の配線と、第2の配線と、前記第1の配線を介して前記第1の信号が供給される第1の電極と、前記第2の配線を介して前記第2の信号が供給される第2の電極と、がさらに形成され、前記半導体基板の前記第1の面に直交する方向から視た平面視において、前記第1の配線の形状と前記第2の配線の形状が対称性を有する、慣性センサー。請求項1において、前記第1の配線及び前記第2の配線は、前記半導体基板の前記第1の面に直交する方向から視た平面視において、前記センサー素子の前記振動部と重ならないように配置されている、慣性センサー。請求項1又は2において、前記第1の配線及び前記第2の配線は、前記半導体基板の前記第1の面に直交する方向から視た平面視において、電位が変化する前記再配置配線と重ならないように配置されている、慣性センサー。請求項1乃至3のいずれかにおいて、前記半導体基板は、前記第1の面に直交する方向から視た平面視において矩形であり、外部信号を入力又は出力するための複数の外部電極が第1の辺に沿う周辺部に一列に形成され、前記外部電極の2つは、前記第1の電極及び前記第2の電極である、慣性センサー。請求項4において、前記第1の電極及び前記第2の電極は、前記一列に形成された前記複数の外部電極のうち、両端にある2つの前記外部電極である、慣性センサー。請求項4又は5において、前記第1の回路は、前記第1の辺と直交する第2の辺に沿う周辺部に形成され、前記第2の回路は、前記第2の辺と平行な第3の辺に沿う周辺部に形成されている、慣性センサー。請求項6において、前記第1の配線は、前記第2の辺に沿う周辺部に形成され、前記第2の配線は、前記第3の辺に沿う周辺部に形成されている、慣性センサー。請求項1乃至7のいずれかにおいて、前記再配置配線の少なくとも1つは、固定電位が供給され、前記第1の配線及び前記第2の配線は、前記半導体基板の前記第1の面に直交する方向から視た平面視において、前記固定電位が供給される前記再配置配線と重なるように配置されている、慣性センサー。請求項1乃至8のいずれかにおいて、前記半導体基板は、前記第1の面に、固定電位が供給される第1のシールド配線が、前記第1の面に直交する方向から視た平面視において前記第1の配線と重なるように又は前記第1の配線を挟むように形成されるとともに、固定電位が供給される第2のシールド配線が、前記第1の面に直交する方向から視た平面視において前記第2の配線と重なるように又は前記第2の配線を挟むように形成されている、慣性センサー。請求項1乃至9のいずれかにおいて、前記センサー素子は、前記振動部に質量を調整可能な質量調整部が形成されており、前記再配置配線の少なくとも1つは、前記半導体基板の前記第1の面に直交する方向から視た平面視において、前記センサー素子の前記質量調整部の全部と重なるように配置されている、慣性センサー。請求項1乃至10のいずれかにおいて、前記半導体基板と前記センサー素子との間に設けられ、前記半導体基板と前記センサー素子との温度係数の違いにより生じる応力差を吸収するための絶縁層を、さらに含む、慣性センサー。請求項1乃至11のいずれかにおいて、第1の回路は、前記センサー素子の第1の検出信号が入力されるQVアンプであり、第2の回路は、前記センサー素子の第2の検出信号が入力されるQVアンプである、慣性センサー。ところで、2つのチャージアンプQVアンプは、同じ回路かつ同じレイアウトを用いた対称性を有する回路対称回路として設計されるが、対称回路の特性の評価は、対称回路が出力する2つの信号を外部端子からモニターすることで行われる。ところが、従来、対称回路の評価において対称性を保持した特性が見られない場合があり、その原因がICに起因するものか測定起因かを切り分けることが難しいという問題があった。本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、対称回路の評価を適正に行うことができるとともに小型化が容易な慣性センサーを提供することができる。1本発明は、第1の面に電極が形成された半導体基板と、振動部を有し、前記半導体基板の前記第1の面と対向する面に電極が形成されたセンサー素子と、前記半導体基板の前記第1の面と対向して設けられた1又は複数の再配置配線と、を含み、前記再配置配線の少なくとも1つは、前記半導体基板に形成された前記電極と前記センサー素子に形成された前記電極を電気的に接続し、前記半導体基板は、前記第1の面に、対称性を有する第1の信号と第2の信号をそれぞれ生成する第1の回路及び第2の回路と、第1の配線と、第2の配線と、前記第1の配線を介して前記第1の信号が供給される第1の電極と、前記第2の配線を介して前記第2の信号が供給される第2の電極と、がさらに形成され、前記半導体基板の前記第1の面に直交する方向から視た平面視において、前記第1の配線の形状と前記第2の配線の形状が対称性を有する、慣性センサーである。本発明によれば、再配置配線を利用して、集積回路が形成された半導体基板の上にセンサー素子を重ねるように実装するので、慣性センサーの小型化が容易である。また、半導体基板の第1の面に直交する方向から視た平面視において、第1の配線の形状と前記第2の配線の形状が対称性を有するようにすることで、第1の配線と第2の配線の寄生抵抗や寄生容量の差を小さくすることができるので、第1の電極に供給される第1の信号と第2の電極に供給される第2の信号に基づいて、第1の回路と第2の回路対称回路の評価を適正に行うことができる。2この慣性センサーにおいて、前記第1の配線及び前記第2の配線は、前記半導体基板の前記第1の面に直交する方向から視た平面視において、前記センサー素子の前記振動部と重ならないように配置されているようにしてもよい。このようにすれば、第1の配線と第2の配線対称配線がセンサー素子の振動部の影響を受けにくくなるので、第1の回路と第2の回路対称回路の評価の信頼性を確保することができる。3この慣性センサーにおいて、前記第1の配線及び前記第2の配線は、前記半導体基板の前記第1の面に直交する方向から視た平面視において、電位が変化する前記再配置配線と重ならないように配置されているようにしてもよい。このようにすれば、第1の配線及と第2の配線対称配線が電位の変化する再配置配線の影響を受けにくくなるので、第1の回路と第2の回路対称回路の評価の信頼性を確保することができる。4この慣性センサーにおいて、前記半導体基板は、前記第1の面に直交する方向から視た平面視において矩形であり、外部信号を入力又は出力するための複数の外部電極が第1の辺に沿う周辺部に一列に形成され、前記外部電極の2つは、前記第1の電極及び前記第2の電極であるようにしてもよい。このようにすれば、半導体基板の第1の辺を基板と近づけることで、半導体基板の外部電極と基板を接続し易くなるので、小型の多軸慣性センサーモジュールを作成することができる。5この慣性センサーにおいて、前記第1の電極及び前記第2の電極は、前記一列に形成された前記複数の外部電極のうち、両端にある2つの前記外部電極であるようにしてもよい。このようにすれば、センサー素子と重ならないように、第1の回路と第1の配線を半導体基板の第1の辺と直交する第2の辺に沿う周辺部に形成するとともに、第2の回路と第2の配線を半導体基板の第2の辺と平行な第3の辺に沿う周辺部に形成した場合、第1の配線と第2の配線をより短くすることができるので、寄生抵抗や寄生容量をより小さくすることができる。6この慣性センサーにおいて、前記第1の回路は、前記第1の辺と直交する第2の辺に沿う周辺部に形成され、前記第2の回路は、前記第2の辺と平行な第3の辺に沿う周辺部に形成されているようにしてもよい。このようにすれば、第1の回路と第2の回路対称回路を外部電極から遠ざけることができるので、外部信号による影響を低減させて、第1の回路と第2の回路対称回路の評価の信頼性を確保することができる。7この慣性センサーにおいて、前記第1の配線は、前記第2の辺に沿う周辺部に形成され、前記第2の配線は、前記第3の辺に沿う周辺部に形成されているようにしてもよい。このようにすれば、第1の配線と第2の配線対称配線を外部電極から遠ざけることができるので、外部信号による影響を低減させて、第1の回路と第2の回路対称回路の評価の信頼性を確保することができる。8この慣性センサーにおいて、前記再配置配線の少なくとも1つは、固定電位が供給され、前記第1の配線及び前記第2の配線は、前記半導体基板の前記第1の面に直交する方向から視た平面視において、前記固定電位が供給される前記再配置配線と重なるように配置されているようにしてもよい。このように、固定電位の再配置配線を第1の配線及び第2の配線のシールド配線として積極的に利用することで、第1の回路と第2の回路対称回路の評価の信頼性を高めることができる。9この慣性センサーにおいて、前記半導体基板は、前記第1の面に、固定電位が供給される第1のシールド配線が、前記第1の面に直交する方向から視た平面視において前記第1の配線と重なるように又は前記第1の配線を挟むように形成されるとともに、固定電位が供給される第2のシールド配線が、前記第1の面に直交する方向から視た平面視において前記第2の配線と重なるように又は前記第2の配線を挟むように形成されているようにしてもよい。このようにすれば、第1の配線及び第2の配線をシールドすることができるので、第1の回路と第2の回路対称回路の評価の信頼性を高めることができる。10この慣性センサーにおいて、前記センサー素子は、前記振動部に質量を調整可能な質量調整部が形成されており、前記再配置配線の少なくとも1つは、前記半導体基板の前記第1の面に直交する方向から視た平面視において、前記センサー素子の前記質量調整部の全部と重なるように配置されているようにしてもよい。このようにすれば、質量調整部にレーザーを照射して質量を微調整する際に、質量調整部を透過したレーザーを再配置配線で吸収することができるので、半導体基板にレーザーが到達して回路が破壊されることを防ぐことができる。11この慣性センサーは、前記半導体基板と前記センサー素子との間に設けられ、前記半導体基板と前記センサー素子との温度係数の違いにより生じる応力差を吸収するための絶縁層を、さらに含むようにしてもよい。このようにすれば、応力によるセンサー素子の変形を緩和することができるので、センサー素子の安定した発振を維持することができる。また、センサー素子に加わる応力を緩和するためには絶縁層にある程度の厚みが必要であるため、QVアンプとセンサー素子や再配置配線との距離がある程度確保され、これらのカップリング容量を小さくすることができる。12この慣性センサーにおいて、第1の回路は、前記センサー素子の第1の検出信号が入力されるQVアンプであり、第2の回路は、前記センサー素子の第2の検出信号が入力されるQVアンプであるようにしてもよい。微小な信号を増幅するQVアンプは他の回路に比べてゲインが高いため、第1の配線及び第2の配線の寄生容量の差によって特性が大きく変動するが、この慣性センサーによれば、第1の配線及び第2の配線の寄生容量の差を小さくすることができるので、2つのQVアンプの対称性の評価を適正に行うことができる。以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。以下では、慣性センサーとして、角速度を検出する角速度検出装置ジャイロセンサーを例にとり説明するが、本発明は、角速度、角加速度、加速度、力等の種々の物理量のいずれかを検出することができる慣性センサーに適用可能である。1.第1実施形態図1は、本実施形態のジャイロセンサーの機能ブロック図である。本実施形態のジャイロセンサー1は、信号処理IC集積回路装置10とセンサー素子20を含んで構成されている。本実施形態のセンサー素子20は、2本のT型の駆動振動腕22,23とその間にある1本の検出振動腕24が基部21で連結されたいわゆるダブルT型で構成される。ただし、センサー素子20は、例えば、音叉型であってもよいし、三角柱、四角柱、円柱状等の形状の音片型であってもよい。また、シリコン半導体基板をくし歯状に加工したものであってもよい。センサー素子20は、例えば、水晶SiO2、タンタル酸リチウムLiTaO3、ニオブ酸リチウムLiNbO3等の圧電単結晶やジルコン酸チタン酸鉛PZT等の圧電セラミックスなどの圧電性材料を用いて構成してもよいし、シリコン半導体の表面の一部に、駆動電極に挟まれた酸化亜鉛ZnO、窒化アルミニウムAlN等の圧電薄膜を配置した構造であってもよい。センサー素子20の駆動振動腕22,23と基部21の表面には2つの駆動電極とグランド電極ともに不図示が形成されており、一方の駆動電極に交流電圧信号が与えられると、駆動振動腕22,23は、逆圧電効果によって互いの先端が接近と離間を繰り返す屈曲振動励振振動をする。駆動振動腕22,23の屈曲振動の振幅が等しければ、駆動振動腕22,23は検出振動腕24に対して常に線対称な関係で屈曲振動をするので、検出振動腕24は振動を起こさない。この状態で、センサー素子20に励振振動面に垂直な軸を回転軸とする角速度が加わると、駆動振動腕22,23は、屈曲振動の方向と回転軸の両方に垂直な方向にコリオリの力を得る。その結果、駆動振動腕22,23の屈曲振動の対称性が崩れ、検出振動腕24は、バランスを保つように屈曲振動をする。このコリオリ力に伴う検出振動腕24の屈曲振動と駆動振動腕22,23の屈曲振動励振振動とは位相が90°ずれている。なお、実際には、コリオリ力が加わっていなくても駆動振動腕22,23の屈曲振動の振幅がわずかに異なるため、検出振動腕24はバランスを保つようにわずかに屈曲振動をする。この屈曲振動は漏れ振動と呼ばれ、駆動振動腕22,23の屈曲振動励振振動と同位相である。センサー素子20の検出振動腕24と基部21の表面には2つの検出電極とグランド電極ともに不図示が形成されており、圧電効果によってこれらの屈曲振動に基づいた交流電荷がこの2つの検出電極に発生する。コリオリ力に基づいて発生する交流電荷は、コリオリ力の大きさ言い換えれば、センサー素子20に加わる角速度の大きさに応じて変化するのに対して、漏れ振動に基づいて発生する交流電荷は、センサー素子20に加わるコリオリ力の大きさ角速度の大きさに関係せず一定である。なお、センサー素子20の駆動振動腕22の先端には錘部22aと錘部22bが形成されている。同様に、駆動振動腕23の先端には錘部23aと錘部23bが形成されている。駆動振動腕22,23の先端に錘部を形成することにより、コリオリ力を大きくするとともに、所望の共振周波数を比較的短い振動腕で得ることができる。同様に、検出振動腕24の先端にも錘部24aと錘部24bが形成されている。検出振動腕24の先端に錘部を形成することにより、2つの検出電極に発生する交流電荷を大きくすることができる。駆動振動腕22,23の先端の4つの錘部22a,22b,23a,23bには表面にメッキ層不図示が形成されており、これらの錘部の表面にレーザーを照射してメッキ層の一部を取り除くことで、駆動振動腕22,23の質量を微調整することができるようになっている。すなわち、錘部22a,22b,23a,23bは質量調整部としても機能する。これにより、駆動振動腕22,23の共振周波数を調整するとともに、駆動振動腕22,23の屈曲振動の振幅を等しくすることができる。センサー素子20の2つの駆動電極は、それぞれ信号処理IC10の外部出力端子171S4端子と外部入力端子172S3端子に接続されている。また、センサー素子20の2つの検出電極は、それぞれ信号処理IC100の外部入力端子173S1端子と外部入力端子174S2端子に接続されている。信号処理IC10は、駆動回路100、2つのQVアンプ110及び120、検出回路130、リファレンスブロック140、ロジック回路150を含んで構成されている。信号処理IC10には、外部入力端子178VDD端子と外部入力端子179GND端子からそれぞれ電源電位VDD例えば3Vとグランド電位GND0Vが供給される。駆動回路100は、センサー素子20を励振振動させるための駆動信号を生成し、外部出力端子171を介してセンサー素子20の一方の駆動電極に供給する。また、駆動回路100は、センサー素子20の励振振動により他方の駆動電極に発生する発振電流が外部入力端子172を介して入力され、この発振電流の振幅が一定に保持されるように駆動信号の振幅レベルをフィードバック制御する。2つのQVアンプ110,120には、外部入力端子173,174を介して、センサー素子20の2つの検出電極の各々に発生する交流電荷第1の検出信号、第2の検出信号の一例がそれぞれ入力され、交流電圧信号に変換する。2つの検出電極の各々に発生する交流電荷は互いに180°位相が異なっており、振幅が等しい。従って、QVアンプ110,120を同じ回路かつ同じレイアウトとすることで、QVアンプ110,120は、互いに180°位相が異なり、振幅が等しい交流電圧信号を出力する。この振幅はセンサー素子20に加わるコリオリ力の大きさ角速度の大きさに応じて変化する。検出回路130は、QVアンプ110,120の出力信号を差動増幅した後、同期検波を行って角速度成分のみを検出し、角速度の大きさに応じた電圧レベルの信号角速度信号を生成する。この角速度信号は、外部出力端子177を介して外部に出力され、例えば、外部出力端子177に接続された不図示のマイクロコンピューターにおいてA/D変換され、角速度データとして種々の処理に用いられる。なお、信号処理IC10にA/D変換器を内蔵し、角速度を表すデジタルデータを、例えばロジック回路150例えば、シリアルインターフェースを介して外部に出力するようにしてもよい。リファレンスブロック140は、電源電位VDDとGND電位GNDから駆動回路100や検出回路130の基準電圧などを生成する。ロジック回路150は、例えば、シリアルインターフェースを含み、外部入力端子175と外部入出力端子176を介して、クロック信号とシリアルデータ信号による2線論理でロジック回路150が有する不図示のメモリーに対する調整データの書き込みや読み出しの処理、不図示の内部レジスターに対するテストモードの設定処理などを行う。本実施形態では、所定のテストモードに設定することで、QVアンプ110,120の各出力信号を、それぞれ外部出力端子180M1端子と外部出力端子181M2端子を介して外部に出力することができるようになっている。このテストモードに設定して外部出力端子180から出力される信号と外部出力端子181から出力される信号をモニターすることで、QVアンプ110,120の評価を直接的に行うことができる。図2~図5は、ジャイロセンサー1の構造について説明するための図である。図2は、信号処理IC10の各ブロックの配置を示す平面図レイアウト図である。図2に示すように、信号処理IC10の半導体基板11の第1の面11A上面に、集積回路駆動回路100、QVアンプ110,120、検出回路130、リファレンスブロック140、ロジック回路150と、複数のパッド電極70-1~70-n,80~83とが形成されている。具体的には、半導体基板11の第1の面11Aに、駆動回路100、検出回路130、リファレンスブロック140、ロジック回路150が全体として矩形状になるように中央部に形成され、これを取り囲むように周辺部にパッド70-1~70-n,80~83が形成されている。また、QVアンプ110は左側のパッド配置領域に形成され、QVアンプ120は右側のパッド配置領域に形成されている。パッド電極70-1~70-nは、信号処理IC10と外部装置との接続をとるための外部電極である。パッド70-1,70-nは、それぞれ図1の外部出力端子180M1端子,181M2端子として機能する出力パッドである。本実施形態では、所定のテストモードに設定された場合にQVアンプ110,120の出力とパッド70-1,70-nをそれぞれ接続するための配線112,122が半導体基板11の第1の面11Aに形成されている。また、パッド70-2~70-n-1は、図1の外部入力端子175、外部入出力端子176、外部出力端子177、外部入力端子178,179及び不図示の外部端子のいずれかとして機能する。例えば、パッド70-2,70-n-1はそれぞれ図1の外部入力端子178VDD端子,179GND端子として機能する電源入力パッドであり、パッド70-2,70-n-1からそれぞれ電源電位VDDとグランド電位GNDが供給される。なお、パッド70-1~70-nは、チタンTi、窒化チタンTiN、アルミニウムAl、銅Cu、又は、これらを含む合金などによって形成される。パッド80~83は、信号処理IC10とセンサー素子20との接続をとるためのものである。パッド82は図1の外部出力端子171S4端子として機能する出力パッドであり、パッド82から駆動信号が出力されてセンサー素子20に供給される。パッド80は図1の外部入力端子172S3端子として機能する入力パッドであり、センサー素子20から発振電流が入力される。パッド81,83はそれぞれ図1の外部入力端子173S1端子,174S2端子として機能する入力パッドであり、パッド81,83からそれぞれセンサー素子20の2つの検出電極の各々で発生する交流電荷が入力される。本実施形態のジャイロセンサー1は、この信号処理IC10の上面半導体基板11の第1の面11A側と対向して、1又は複数の再配置配線が設けられている。図3は、信号処理IC10の上面に積層された再配置配線のパターンの一例を示す平面図である。図3に示すように、再配置配線30-1~30-n,30a,30b,30c,30dは、それぞれ信号処理IC10のパッド70-1~70-n,80,81,82,83を覆うように形成されており、各パッドと電気的に接続されている。また、再配置配線30eは、信号処理IC10のGND電位のパッド例えばパッド70-n-1と電気的に接続されている。再配置配線30-1~30-nには、外部接続用のn本の配線不図示が接続され、これらの配線を介して、ジャイロセンサー1に電源電位VDDやグランド電位GNDが供給され、各種の外部信号が入出力される。なお、再配置配線30は、金Au、銅Cu、銀Ag、チタンTi、タングステンW、チタンタングステンTiW、窒化チタンTiN、ニッケルNi、ニッケルバナジウムNiV、クロムCr、アルミニウムAl、パラジウムPdなどによって形成される。ジャイロセンサー1は、下面半導体基板11の第1の面11Aと対向する面に複数の電極2つの駆動電極、2つの検出電極及びグランド電極が形成されたセンサー素子20が、この再配置配線層の上面に配置された構造を有している。図4は、図3の再配置配線層の上面にセンサー素子20を配置したジャイロセンサー1の平面図である。図4に示すように、センサー素子20の基部21には、2本の駆動振動腕22,23と1本の検出振動腕24に加えて、4本の保持腕25a,25b,25c,25d図1では省略しているが連結されている。保持腕25a,25b,25c,25dは、基部21から再配置配線30a,30b,30c,30dの上面まで延びている。保持腕25aと25cの下面にはそれぞれ一方の駆動電極と他方の駆動電極が形成されており不図示、この2つの駆動電極は、接続端子60と62を介してそれぞれ再配置配線30a,30cと電気的に接続されている。保持腕25bと25dの下面にはそれぞれ一方の検出電極と他方の検出電極が形成されており、この2つの検出電極は、接続端子61と63を介してそれぞれ再配置配線30b,30dと電気的に接続されている。このように、保持腕25a,25b,25c,25dがそれぞれ接続端子60,61,62,63と接続されることにより、センサー素子20がIC10の上に固定されている。なお、接続端子60,61,62,63は、金Au、銅Cu、アルミニウムAl、はんだボール、はんだペーストの印刷などの導電性の材料で形成される。また、GND電位の再配置配線30eは、センサー素子20の2つの振動腕22,23の先端に形成された4つの錘部22a,22b,23a,23bを覆うように形成されている。すなわち、再配置配線30eは、半導体基板11の第1の面11Aに直交する方向から視た平面視において、センサー素子20の質量調整部として機能する錘部22a,22b,23a,23bの全部と重なるように配置されている。これは、錘部22a,22b,23a,23bにレーザーを照射してこれらの錘部の表面に形成されたメッキ層不図示の一部を取り除くことで質量を微調整する際に、センサー素子20を透過したレーザーを再配置配線30eで吸収し、信号処理IC10にレーザーが到達して回路が破壊されることを防ぐためである。なお、再配置配線30eは、センサー素子20の下面に形成されたグランド電極不図示と電気的に接続されている。図5A、図5B及び図5Cは、それぞれ図4のA-A切断面、B-B切断面及びC-C切断面を模式的に示す図である。図5Aに示すように、再配置配線30aは、接続端子60を介してセンサー素子20の保持腕25aの下面に形成された駆動電極26aと接続されるとともに、配線51を介して信号処理IC10のパッド80と接続されている。再配置配線30bは、接続端子61を介してセンサー素子20の保持腕25bの下面に形成された検出電極27aと接続されるとともに、配線52を介して信号処理IC10のパッド81と接続されている。再配置配線30-1は、配線50を介して信号処理IC10のパッド70-1と接続されている。信号処理IC10は、再配置配線30-1を介して外部装置と接続される。本実施形態では、所定のテストモードに設定することで、QVアンプ110の出力信号が再配置配線30-1を介して外部からモニターできるようになっている。図5Bに示すように、再配置配線30cは、接続端子62を介してセンサー素子20の保持腕25cの下面に形成された駆動電極26bと接続されるとともに、配線54を介して信号処理IC10のパッド82と接続されている。再配置配線30dは、接続端子63を介してセンサー素子20の保持腕25dの下面に形成された検出電極27bと接続されるとともに、配線55を介して信号処理IC10のパッド83と接続されている。再配置配線30-nは、配線53を介して信号処理IC10のパッド70-nと接続されている。信号処理IC10は、再配置配線30-nを介して外部装置と接続される。本実施形態では、所定のテストモードに設定することで、QVアンプ120の出力信号が再配置配線30-nを介して外部からモニターできるようになっている。また、図5A、図5B及び図5Cに示すように、半導体基板11信号処理IC10とセンサー素子20との間には、一定の厚みを有する絶縁層40が設けられている。この絶縁層40は、半導体基板11とセンサー素子20との温度係数の違いにより生じる応力差を吸収する応力緩和層として機能する。これにより、センサー素子20が安定した発振を維持することができる。なお、絶縁層40は、ポリイミド樹脂、エポキシ樹脂、アクリル樹脂、フェノール樹脂、BCBbenzocyclobutene、PBOpolybenzoxazoleなどの絶縁材料で形成される。本実施形態では、図3、図4及び図5に示すように、2つのQVアンプ110及び120は、半導体基板11の第1の面11Aに直交する方向から視た平面視において、センサー素子20の振動部である駆動振動腕22,23及び検出振動腕24と重ならないように配置されている。これにより、センサー素子20の励振振動に応じて電位が変化する駆動電極26a,26bや検出電極27a,27bとQVアンプ110,120との間のカップリング容量を小さくすることができる。さらに、本実施形態では、2つのQVアンプ110及び120は、半導体基板11の第1の面11Aに直交する方向から視た平面視において、すべての再配置配線30と重ならないように配置されている。これにより、特に、センサー素子20の励振振動に応じて電位が変化する再配置配線30a,30b,30c,30dや、外部信号の入出力に応じて電位が変化する再配置配線30-1~30-nとQVアンプ110,120との間のカップリング容量を小さくすることができる。なお、絶縁層40を厚くするほど、QVアンプ110,120とセンサー素子20や再配置配線30との距離が大きくなり、カップリング容量をさらに小さくすることができる。このように、半導体基板11の第1の面11Aに直交する方向から視た平面視において、QVアンプ110,120をセンサー素子20の振動部や電位が変化する再配置配線30と重ならないように配置することで、QVアンプ110,120の特性変動を低減させることができる。ところで、本実施形態のジャイロセンサー1は1軸回りの角速度を検出するものであり、このジャイロセンサー1を3個用い、互いの検出軸が独立になるようにすることで3軸回りの角速度を検出するジャイロセンサーモジュールを構成することができる。例えば、図6に示すジャイロセンサーモジュール200は、基板2の上に2つの支持板33A,3Bが設けられ支持板3AはL字型に曲がっている、ジャイロセンサー1A信号処理IC10Aとセンサー素子20Aを含むとジャイロセンサー1B信号処理IC10Bとセンサー素子20Bを含むが支持板3Aによって支持され、ジャイロセンサー1C信号処理IC10Cとセンサー素子20Cを含むが支持板3Bによって支持されることで、3個のジャイロセンサー1A,1B,1Cは、検出軸が互いに直交する向きに配置されている。フレキシブルプリント基板44A,4B,4Cは、ジャイロセンサー1A,1B,1Cの各n個の再配置配線図4の再配置配線30-1~30-nと基板2に設けられた外部端子不図示を接続するものである。なお、図6では、ジャイロセンサー1A,1B,1Cの全体を覆い、気密空間を形成するためのパッケージを省略して図示している。本実施形態のジャイロセンサーは、このような3軸のジャイロセンサーモジュールの部品として使用されることを想定しており、ジャイロセンサー1B,1Cのフレキシブルプリント基板4B,4Cを基板2に設けられた外部端子と容易に接続させるために、図2に示したように、信号処理IC10のパッド70-1~70-nは、矩形状の半導体基板11の一辺第1の辺の一例であり、図2では上辺に沿う周辺部に一列に配置されている。QVアンプ110,120は、パッド70-1~70-nを介して入力又は出力される信号の影響を受けないように、パッド70-1~70-nから遠い位置に配置するのが望ましい。また、QVアンプ110,120に入力される微小電流はセンサー素子20の2つの検出電極からそれぞれ供給されるので、QVアンプ110,120の入力信号線がなるべく短くなるように、QVアンプ110,120をそれぞれパッド81,83の近くに配置するのが望ましい。これらの理由から、本実施形態では、図2に示すように、矩形状の半導体基板11の左辺第1の辺と直交する第2の辺の一例に沿う周辺部のパッド70-1~70-nからなるべく遠い位置にパッド81とQVアンプ110を形成するとともに、右辺第2の辺と平行な第3の辺の一例に沿う周辺部のパッド70-1~70-nからなるべく遠い位置にパッド83とQVアンプ120を形成している。ところで、QVアンプ110第1の回路の一例とQVアンプ120第2の回路の一例は同じ回路かつ同じレイアウトを用いた対称性を有する回路であるが、QVアンプ110の出力信号第1の信号の一例をパッド70-1第1の電極の一例まで伝搬する配線112第1の配線の一例とQVアンプ120の出力信号第2の信号の一例をパッド70-n第2の電極の一例まで伝搬する配線122第2の配線の一例の寄生抵抗や寄生容量に大きな差があると、QVアンプ110,120の各出力信号をパッド70-1,70-nからモニターしても適切な特性評価を行うことが難しい。ところが、QVアンプ110,120の配置の制約により、配線112,122は比較的長くなるため、寄生抵抗や寄生容量の差が生じやすい。そこで、本実施形態では、図2に示すように、半導体基板11の第1の辺上辺に沿う周辺部において、パッド70-1,70-nが両端になるようにパッド70-1~70-nを配置することで配線112,122をなるべく短くするとともに、配線112と配線122は、半導体基板11の第1の面11Aに直交する方向から視た平面視において、対称性を有する形状に形成されている。すなわち、配線112と配線122は、幅、長さ、曲がりの数がまったく同じになるように形成されている。こうすることにより、配線112と配線122の寄生抵抗や寄生容量の差を小さくすることができるので、QVアンプ110,120の評価を適正に行うことができる。さらに、配線112,122の配線層を同じにし、かつ、配線112,122の周囲のレイアウトも同じにするのが望ましい。このようにすれば、配線112と配線122の寄生抵抗や寄生容量をほぼ同じにすることができる。なお、配線112の形状と配線122の形状は、QVアンプ110,120の特性評価における影響が無視できる程度の差違であれば、厳密に対称でなくても許容される。また、本実施形態では、図3、図4、図5Cに示すように、配線112,122は、半導体基板11の第1の面11Aに直交する方向から視た平面視において、センサー素子20の振動部である駆動振動腕22,23及び検出振動腕24と重ならないように配置されている。これにより、センサー素子20の励振振動に応じて電位が変化する駆動電極26a,26bや検出電極27a,27bと配線112,122との間のカップリング容量を小さくすることができる。さらに、本実施形態では、配線112,122は、半導体基板11の第1の面11Aに直交する方向から視た平面視において、センサー素子20の励振振動に応じて電位が変化する再配置配線30a,30b,30c,30dや、外部信号の入出力に応じて電位が変化する再配置配線30-2~30-n-1と重ならないように形成されている。これにより、配線112,122とこれらの再配置配線との間のカップリング容量を小さくすることができる。なお、絶縁層40を厚くするほど、配線112,122とセンサー素子20や再配置配線30との距離が大きくなり、カップリング容量をさらに小さくすることができる。以上に説明したように、第1実施形態のジャイロセンサーによれば、再配置配線を利用して信号処理IC10の上にセンサー素子20を重ねるように実装するので、ジャイロセンサーの小型化が容易である。また、配線112と配線122の対称性が確保されているので、QVアンプ110,120の評価を適正に行うことができる。2.第2実施形態第2実施形態のジャイロセンサーの機能ブロック図及び信号処理IC10のレイアウト図は、それぞれ図1及び図2と同じであるので、その図示及び説明を省略する。図7は、第2実施形態における信号処理IC10の上面に積層された再配置配線のパターンの一例を示す平面図である。また、図8は、図7の再配置配線層の上面にセンサー素子20を配置した第2実施形態のジャイロセンサー1の平面図であり、図9A、図9B及び図9Cは、それぞれ図8のA-A切断面、B-B切断面及びC-C切断面を模式的に示す図である。第2実施形態において、第1実施形態と同じ要素には同じ符号を付している。第2実施形態のジャイロセンサー1は、再配置配線30eの形状を除いて第1実施形態と同じである。図7及び図9に示すように、第2実施形態では、配線112及び配線122は、半導体基板11の第1の面11Aに直交する方向から視た平面視において、GND電位固定電位が供給される再配置配線30eと重なるように配置されている。この再配置配線30eにより、配線112,122をセンサー素子20の駆動電極27a,27bからシールドすることができる。このように、第2実施形態のジャイロセンサーによれば、グランド電位固定電位の再配置配線を配線112,122のシールド配線として積極的に利用することで、QVアンプ110,120の評価の信頼性を高めることができる。また、第2実施形態によれば、第1実施形態と同様、再配置配線を利用して信号処理IC10の上にセンサー素子20を重ねるように実装するので、ジャイロセンサーの小型化が容易である。特に、応力緩和層40の厚みを薄くしても再配置配線による配線112,122のシールド効果が得られるので、応力緩和層40を応力緩和の効果が得られる最小限の厚みで形成することもでき、ジャイロセンサーをより小型化することが可能である。なお、図7、図8及び図9に示すように、再配置配線30eは、QVアンプ110,120を覆うように形成されていてもよい。言い換えると、QVアンプ110,120は、半導体基板11の第1の面11Aに直交する方向から視た平面視において、GND電位固定電位が供給される再配置配線30eと重なるように配置されていてもよい。このようにすれば、QVアンプ110,120をセンサー素子20の駆動電極27a,27bからシールドすることができる。このように、グランド電位固定電位の再配置配線をQVアンプ110,120のシールド配線として積極的に利用することで、QVアンプ110,120の特性変動を低減させることができる。3.第3実施形態第3実施形態のジャイロセンサーの機能ブロック図、再配置配線のパターンの平面図及び再配置配線層の上面にセンサー素子20を配置したジャイロセンサー1の平面図は、それぞれ図1、図3及び図4と同じであるので、その図示及び説明を省略する。図10は、第3実施形態における信号処理IC10の各ブロックの配置を示す平面図レイアウト図である。また、図11は、図10の配線パターン90と92を省略した信号処理IC10の各ブロックの配置を示す平面図レイアウト図である。また、図12A、図12B及び図12Cは、それぞれ第3実施形態における図4のA-A切断面、B-B切断面及びC-C切断面を模式的に示す図である。なお、図12Cは、細部を分かり易くするために、図12A及び図12Bに対して縦方向のみ2倍に拡大して図示されている。第3実施形態において、第1実施形態と同じ要素には同じ符号を付している。第3実施形態のジャイロセンサー1は、信号処理IC10のレイアウトを除いて第1実施形態と同じである。図10、図11及び図12Cに示すように、第3実施形態における信号処理IC10は、配線112,122の上面をそれぞれ覆うシールド配線90,92が形成されている。また、配線112の両側にシールド配線94が形成され、配線122の両側にシールド配線96が形成されている。そして、シールド配線90,92,94,96は、例えばパッド70-n-1と電気的に接続され不図示、GND電位となっている。すなわち、第3実施形態における信号処理IC10は、半導体基板11の第1の面11Aに、GND電位固定電位が供給されるシールド配線90第1のシールド配線の一例が、半導体基板11の第1の面11Aに直交する方向から視た平面視において配線112と重なるように形成されている。同様に、半導体基板11の第1の面11Aに、GND電位固定電位が供給されるシールド配線92第2のシールド配線の一例が、半導体基板11の第1の面11Aに直交する方向から視た平面視において配線122と重なるように形成されている。また、半導体基板11の第1の面11Aに、GND電位固定電位が供給されるシールド配線94第1のシールド配線の一例が、半導体基板11の第1の面11Aに直交する方向から視た平面視において配線112を挟むように形成されている。同様に、半導体基板11の第1の面11Aに、GND電位固定電位が供給されるシールド配線96第2のシールド配線の一例が、半導体基板11の第1の面11Aに直交する方向から視た平面視において配線122を挟むように形成されている。例えば、信号処理IC10を3層配線のプロセスで製造する場合、配線112,122を配線層2でレイアウトし、シールド配線90,92を最上層の配線層3でレイアウトし、配線94,96を配線層2でレイアウトすることで、第3実施形態における信号処理IC10を実現することができる。あるいは、配線112,122を配線層1でレイアウトし、シールド配線90,92を配線層2又は配線層3でレイアウトし、配線94,96を配線層1でレイアウトしてもよい。このシールド配線90,92,94,96により、電位が変化する再配置配線30-1~30-n,30a,30b,30c,30dや信号処理IC10の内部のノードから配線112,122をシールドすることができる。なお、シールド配線90とシールド配線94の一方は無くてもよい。同様に、シールド配線92とシールド配線96の一方は無くてもよい。また、図13に示すように、図12Cの構成に、配線112,122の下面をそれぞれ覆うシールド配線98,99をさらに設けてもよい。このように、第3実施形態のジャイロセンサーによれば、グランド電位固定電位のシールド配線を信号処理IC10に形成して配線112,122をシールドすることで、QVアンプ110,120の評価の信頼性を高めることができる。また、第3実施形態によれば、第1実施形態と同様、再配置配線を利用して信号処理IC10の上にセンサー素子20を重ねるように実装するので、ジャイロセンサーの小型化が容易である。特に、応力緩和層40の厚みを薄くしても信号処理IC内部のシールド配線による配線112,122、QVアンプ110,120のシールド効果が得られるので、応力緩和層40を応力緩和の効果が得られる最小限の厚みで形成することもでき、ジャイロセンサーをより小型化することが可能である。なお、図10、図12及び図13に示すように、シールド配線90,92は、QVアンプ110,120の上面をそれぞれ覆うように形成されていてもよい。すなわち、半導体基板11の第1の面11Aに、GND電位固定電位が供給されるシールド配線90,92が、半導体基板11の第1の面11Aに直交する方向から視た平面視においてQVアンプ110,120とそれぞれ重なるように形成されていてもよい。このようにすれば、シールド配線90,92により、電位が変化する再配置配線30-1~30-n,30a,30b,30c,30dや信号処理IC10の内部のノードからQVアンプ110,120をシールドすることができる。また、シールド配線90,92は、センサー素子20の駆動電極27a,27bからQVアンプ110,120をシールドする効果を有する。従って、QVアンプ110,120の特性変動を低減させることができる。なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、第2実施形態と第3実施形態を組み合わせてもよい。すなわち、半導体基板11の第1の面11Aに直交する方向から視た平面視において、GND電位固定電位が供給される再配置配線30eを配線112,122と重なるように形成するとともに、GND電位固定電位が供給される信号処理IC10内部のシールド配線90,92を配線112,122とそれぞれ重なるように形成してもよい。この場合、再配置配線30eだけでもQVアンプの110,120の上面方向のシールド効果を有するので、QVアンプの110,120の上面を覆う配線90,92は無くてもよい。本発明は、実施の形態で説明した構成と実質的に同一の構成例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。"