"1ビットずつ遷移するグレイコードの遷移を検出する検出回路であって、前記グレイコードのビットに含まれる1の個数が偶数であるか奇数であるかによって変化する信号を出力する組み合わせ論理回路と、前記組み合わせ論理回路の出力が変化したときに有効となる遷移検出信号を生成する比較回路とを備えることを特徴とする遷移検出回路。前記比較回路が、前記組み合わせ論理回路の出力と該出力を遅延させた遅延出力とを比較して、前記遷移検出信号を生成することを特徴とする請求項1記載の遷移検出回路。多相クロックの中からクロックを選択する特許文献1の回路において、選択すべきクロックを表すコード信号の供給を受け、このコード信号の遷移を検出する回路として、例えば特許文献2や特許文献3に示す回路を内蔵することが考えられる。しかし、特許文献2や特許文献3に示す回路ではビットごとにディレイや遷移検出回路が設けられており、回路全体の規模が大きくなってしまう。本発明は上記問題点を解決し、簡潔な構成でコード信号の遷移を検出する遷移検出回路を提供することを目的とするものである。上記目的を達成する本発明の遷移検出回路は、1ビットずつ遷移するグレイコードの遷移を検出する検出回路であって、上記グレイコードのビットに含まれる1の個数が偶数であるか奇数であるかによって変化する信号を出力する組み合わせ論理回路と、上記組み合わせ論理回路の出力が変化したときに有効となる遷移検出信号を生成する比較回路とを備えることを特徴とする。本発明の遷移検出回路は、組み合わせ論理回路で、ビットに含まれる1の個数が偶数であるか奇数であるかによって変化する信号を出力し、比較回路で、出力が変化したときに有効となる遷移検出信号を生成する。本発明の遷移検出回路によれば、グレイコードのビットごとにディレイや遷移検出回路を設ける必要がないため、簡潔な構成でコード信号の遷移を検出することができる。ここで、上記本発明の遷移検出回路において、上記比較回路が、上記組み合わせ論理回路の出力とこの出力を遅延させた遅延出力とを比較して、上記遷移検出信号を生成するものであることが好ましい。比較回路が、遅延出力と比較して遷移検出信号を生成することにより、上記組み合わせ論理回路だけでなく遷移検出回路の全体を、ラッチや順序回路を含まない組み合わせ回路で構成することができる。したがって、遷移検出回路が接続される他の回路との間で、動作クロックの調整を行う必要がない。以上説明したように、本発明によれば、簡潔な構成でコード信号の遷移を検出する遷移検出回路が実現する。以下図面を参照して本発明の実施の形態を説明する。[受動光網]図2は、本発明の遷移検出回路の第1実施形態が適用される受動光網の概略構成図である。本実施形態の遷移検出回路は、図2に示す受動光網Nにおいて局側装置OLT2と光通信を行う加入者接続装置ONU1に内蔵されている。図2に示す受動光網Nにおいて、加入者接続装置1には、加入者端末3が接続され、加入者端末からの上りデータは、加入者接続装置1および局側装置2を介してインターネット網に代表されるネットワークに転送される。これとは反対に、ネットワークからの下りデータは、局側装置2および加入者接続装置1を介して加入者端末3に転送される。加入者接続装置1と局側装置2との間の通信は、データパケットの単位で行われる。局側装置2と加入者接続装置1との間は光ファイバ4によって接続されている。1つの局側装置2には、加入者接続装置1が複数接続されているが、図2では、代表として、1つの加入者接続装置1のみが示されている。局側装置2から、複数の加入者接続装置1への下りデータ伝送は、複数の加入者接続装置1に対する同時通信方式で行われる。局側装置2は、内部のクロックに同期した信号で下りデータを送信する。局側装置2から送信される下りデータには、各加入者接続装置1に応じた宛先アドレスを含む複数のデータパケットが連続的に配置されている。加入者接続装置1は、複数のデータパケットに含まれる宛先アドレスを判別し、自分あてのデータパケットを取り込んで加入者端末3に転送する。この逆に、加入者接続装置1は、データの衝突を避けるため、上りデータのパケットを局側装置2から指定されたタイミングで送信する。受動光網Nでは、局側装置2に複数の加入者接続装置1の上りデータが時分割多重されて送信される。加入者接続装置1が出力する上りデータを局側装置2が受信可能なように、加入者接続装置1には、局側装置2から供給される下りデータの信号の位相を検出し、この位相に同期した位相で上りデータの信号を送信するための位相同期回路が備えられている。位相の検出は、典型的には下りデータに含まれるバーストデータの信号に対して行われる。図2に示す加入者接続装置1は、受送信回路11、レーザーダイオードLD:LaserDiode12、および、フォトダイオードPD:PhotoDiode13を備えている。受送信回路11は、加入者端末3との間で上りデータおよび下りデータの送受信を行う。受送信回路11は、加入者端末3から送信されてきたデータに基づいて、レーザーダイオード12を発光させるための信号を出力する。レーザーダイオード12で発光された光信号は、光ファイバ4によって伝送される。フォトダイオード13は光信号を電気信号に変換して受送信回路11に供給する。この電気信号は受送信回路11で処理され、このうち、加入者接続装置1および加入者端末3に対応するデータパケットのデータが加入者端末3に送信される。[受送信回路]図2に示す受送信回路11は、信号入力回路111、位相検出回路112、クロック生成回路113、遷移検出回路114、フィルタ回路115、位相調整回路116、および、信号出力回路117を備えている。信号入力回路111は、フォトダイオード13から供給される、加入者接続装置1および加入者端末3に入力されてくる信号を処理する回路である。信号入力回路111は、信号の増幅、サンプリング、およびデータパケットの検出を行い、さらに、データパケットのうち加入者接続装置1および加入者端末3に対応するデータパケットを取り出し、下りデータとして加入者端末3に供給する。信号入力回路111は、シリアルデータの形式で入力されてくる信号を、パラレル形式に変換して加入者端末3に供給する。位相検出回路112、クロック生成回路113、遷移検出回路114、フィルタ回路115、および位相調整回路116は、位相同期回路として機能する。位相検出回路112は、フォトダイオード13から供給されてくる信号INの位相を検出する。クロック生成回路113は、同一周波数で互いに位相が異なる複数のクロックCLKを出力している。図2に示す例では、クロック生成回路113は、16分の1周期ずつ位相がずれた16のクロック信号CLKを出力する。位相検出回路112は、これら16のクロック信号CLKと、フォトダイオード13から供給されてくる信号IN、より詳細には、各データパケットに含まれる信号とを比較して、最も近い位相を有するクロック信号を選択する。信号入力回路111は、位相検出回路112によって選択されたクロック信号のタイミングで、フォトダイオード13から供給されてくる信号INをサンプリングすることでデータパケットを取り出している。また、位相検出回路112は、下りデータの信号INに最も近い位相を有するクロック信号の情報を出力する。より具体的には、位相検出回路112は、クロック生成回路113が生成する複数のクロック信号CLKのうち、下りデータの信号INに最も近い位相を有するクロック信号の番号を、グレイコードで表されたコード信号NUMで出力する。図3のパートAは、クロック生成回路113が生成する16のクロック信号CLKのそれぞれを表すクロック番号と、出力されるコード信号NUMとの対応を示す表である。クロック生成回路113が生成するクロック番号0からクロック番号15までの16のクロック信号CLKは、クロック番号が1増加または減少するごとに、位相が16分の1周期ずつずれる。なお、クロック番号0のクロック信号とクロック番号15のクロック信号との間では、位相が16分の1周期ずれている。位相検出回路112が出力する、クロック番号0に対応した4ビットのコード信号NUM[3:0]は、グレイコードとなっている。すなわち、クロック番号が1増加または減少するごとに、出力されるコード信号NUM[3:0]は、4ビットのうち1ビットの値0か1のみが遷移する。再び図2を参照して説明を続ける。遷移検出回路114は、位相検出回路112が出力したコード信号NUMの状態の遷移を検出し、遷移を表す遷移信号CHGをフィルタ回路115に出力する。フィルタ回路115は、位相検出回路112が過去に出力したコード信号NUMを記憶しており、記憶されたコード信号との間でデジタルフィルタ処理を実行する。フィルタ回路115のフィルタ処理によって、コード信号NUMが表すクロック番号の変化における高周波成分がカットされて変化が緩やかとなり、位相調整回路116で選択されるクロック位相の急激な変化が抑えられる。また、フィルタ回路115は、遷移検出回路114がコード信号NUMの状態の遷移を検出した場合、すなわち、フィルタ処理が必要な場合のみにフィルタ処理を実行する。このため、コード信号NUMの状態が変化しない不必要な状況におけるフィルタ処理の実行が抑えられる。位相調整回路116は、クロック生成回路113が出力する複数のクロック信号CLKの中から、フィルタ回路115が出力するコード信号に応じたクロック信号を選択し、信号出力回路117に供給する。信号出力回路117は、位相調整回路116で選択されたクロック信号のタイミングに応じて上りデータの信号を出力する。信号出力回路117から出力される上りデータの信号の位相は、信号入力回路111に入力される下りデータの信号の位相に追従するように同期する。上りデータは、加入者端末3から供給される。信号出力回路117は、加入者端末3からパラレル形式で供給されてくる上りデータをシリアル形式に変換しバッファリングを行い、信号入力回路111が受けた下りデータに含まれた送信割り当て時間の情報に基づいて上りデータを出力する。信号出力回路117には、LD12を駆動する図示しないドライバも内蔵されており、LD12は、信号出力回路117から出力された信号に応じて発光し、上りデータを出力する。[遷移検出回路]図4は、図2に示す遷移検出回路の内部構成を示す回路図である。遷移検出回路114は、コード信号NUMが表すグレイコードの遷移を検出する検出回路であり、組み合わせ論理回路114Aと比較回路114Bとを備えている。組み合わせ論理回路114Aは、グレイコードを表すコード信号NUM[0:3]の各ビット[0],[1],[2],[3]に含まれる1の個数が偶数であるか奇数であるかによって変化する信号を出力する。組み合わせ論理回路114Aは、3つの排他的論理和XORゲート1141,1142,1143を備えている。コード信号NUM[0:3]を構成する4ビット[3:0]のうち、下位2ビット[0],[1]が第1のXORゲート1141に入力され、上位2ビット[3],[4]が第2のXORゲート1142に入力されている。また、第1のXORゲート1141の出力および第2のXORゲート1142の出力が、第3のXORゲート1143の入力に接続されており、第3のXORゲート1143の出力が組み合わせ論理回路114Aの出力PRE_DLYとなっている。図3のパートBには、コード信号NUM[0:3]の各値に対する、組み合わせ論理回路114Aの出力PRE_DLYの値が示されている。図3のパートBに示すように、組み合わせ論理回路114Aは、コード信号NUM[0:3]の各ビットに含まれる1の個数が偶数の場合には0を出力し、奇数の場合には1を出力する。図4に戻って説明を続ける。比較回路114Bは、組み合わせ論理回路114Aの出力PRE_DLYが変化したときに有効となる遷移検出信号CHGを生成する。比較回路114Bは、遅延回路1144およびXORゲート1145を備えている。XORゲート1145には、組み合わせ論理回路114Aの出力PRE_DLYと、この出力PRE_DLYが遅延回路1144を経て遅延した遅延信号POST_DLYが入力されている。XORゲート1145の出力は、遷移検出信号CHGとなっている。遅延回路1144は、例えばバッファゲートを直列接続したものであるが、信号を遅延する他の素子も採用可能である。図5は、図4に示す遷移検出回路114の動作を示すタイミングチャートである。ここで、遷移検出回路114に入力されるコード信号NUM[0:3]は、位相が予め定められた長さ16分の1周期ずつ順にずれた複数のクロックのうち、下りデータの信号の位相に最も近い位相のクロックの番号をグレイコードで表している。コード信号NUM[0:3]が表すクロック番号は、下りデータの信号における位相のずれに追従するため、通常は、段階的に増加または減少する。したがって、クロック番号をグレイコードで表したコード信号NUM[0:3]は、クロック番号が増加または減少するとともに、各ビットに含まれる1の個数が偶数と奇数とを繰り返すように変動する。例えば、クロックの番号が0から1に変化するのに応じて、図5に示すように、コード信号NUM[0:3]が、0000から0001へと変化する場合には、組み合わせ論理回路114Aの出力PRE_DLYがLレベルからHレベルへと変化する。比較回路114Bは、組み合わせ論理回路114Aの出力PRE_DLYが変化すると、変化が遅延回路1144の出力POST_DLYに反映されるまでの期間、XORゲート1145に入力される2つの値が異なるため、XORゲート1145の出力が1になる。つまり、比較回路114Bは、組み合わせ論理回路114Aの出力PRE_DLYが1回変化すると、1のパルスを1回出力する。このことは、クロック番号の増加に応じて、コード信号NUM[0:3]が0001から0011、0011から0010、0010から0110へと変化する場合にも同様であり、変化の度に遷移検出信号CHGのパルスが1回出力する。このようにして、遷移検出回路114では、コード信号NUMが表すグレイコードの遷移が検出される。本実施形態の遷移検出回路114では、コード信号NUMが表すグレイコードの複数のビットは、組み合わせ論理回路114AのXORゲート1141~1143により演算されて、1ビットの出力PRE_DLYが得られ、1ビットの出力PRE_DLYについてのみ遅延回路1144とXORゲート1145の処理が行われる。また、本実施形態の遷移検出回路114は、組み合わせ論理回路114Aのみならず比較回路114Bも、外部から動作クロックの入力を必要としない組み合わせ回路のみで構成されている。したがって、外部クロックを必要とするラッチフリップフロップ回路や順序回路を含んだ場合と異なり、周辺の回路との間で、動作クロックの調整を行う必要がない。よって、回路の設計において、種々の回路に内蔵インプリメントすることが可能であり、設計の自由度が高い。これまで説明してきた第1実施形態では、遷移検出回路114が有する比較回路114Bとして、ラッチ回路を含まない組み合わせ回路の例を示した。しかし、例えば、図6に示す比較回路214Bを、図4に示す比較回路114Bに代えて用いることができる。図6に示す比較回路214Bは、組み合わせ論理回路114A図4参照の出力PRE_DLYを外部から供給されるクロックのタイミングまで保持するラッチフリップフロップ回路2144、および、組み合わせ論理回路114Aの出力PRE_DLYとラッチ回路2144の出力とが入力されたXORゲート2145とを備える。図6に示す比較回路214Bは、組み合わせ論理回路114Aの出力PRE_DLYが変化する度に1のパルスを出力する。なお、上述した実施形態には、本発明にいうグレイコードの例として、4ビットで表されるグレイコードが示されている。しかし、本発明はこれに限られるものではなく、例えば、グレイコードは4ビット以外のビット数であってもよい。また、上述した実施形態では、本発明にいう遷移検出回路の例として、加入者接続装置の受送信回路に適用された遷移検出回路114が示されている。しかし、本発明はこれに限られるものではなく、グレイコードの遷移を検出する回路一般に適用されたものであってもよい。"