基板と、凹部と、貫通電極と、複数の柱状ヒートシンクとを含む回路基板であって、前記基板は、第1基板層、絶縁層及び第2基板層を、この順序で積層した構造を含み、前記凹部は、電子素子を取り付ける部分であって、前記第2基板層の表面の面内に設けられており、前記貫通電極は、前記第1基板層及び前記絶縁層を貫通し、端部が前記凹部の底面に露出しており、前記柱状ヒートシンクのそれぞれは、前記第1基板層の厚み方向に設けられた縦孔内に充填されており、前記縦孔は、前記第1基板層を貫通して前記第1基板層と前記絶縁層との境界で止まるように設けられ、前記基板を平面視して、所定の面積占有率をもって前記凹部の周りに分布している、回路基板。請求項1に記載された回路基板であって、前記基板は、SOI基板である、回路基板。請求項2に記載された回路基板であって、前記絶縁層は、埋め込み酸化層である、回路基板。請求項1乃至3の何れかに記載された回路基板であって、前記貫通電極及び前記柱状ヒートシンクは、溶融凝固金属体でなる、回路基板。回路基板と、電子素子とを含む電子デバイスであって、前記回路基板は、請求項1乃至4の何れかに記載されたものであり、前記電子素子は、前記凹部に配置されている、電子デバイス。請求項5に記載された電子デバイスであって、前記電子素子は、能動素子、受動部品またはそれらを組み合わせた複合素子を含む、電子デバイス。請求項5に記載された電子デバイスであって、前記電子素子は、発光素子、メモリ、論理IC、デジタル回路素子もしくはアナログ回路素子またはそれらの組み合わせを含む、電子デバイス。請求項1乃至4の何れかに記載された回路基板を製造する方法であって、前記第1基板層、前記絶縁層及び前記第2基板層を、この順序で積層した基板を準備し、前記基板の前記第1基板層をエッチングして、前記絶縁層に到達する縦孔を、複数形成し、前記第1基板層の表面及び前記縦孔の内面に窒化膜または酸化膜を形成し、前記縦孔の内部に、溶融金属を充填し、凝固させる、工程を含む製造方法。本発明の課題は、放熱性に優れ、動作時の発熱によって、搭載電子素子の接合強度が低下したり、或いは、電気的特性が変動するといった問題を生じにくい信頼性の高い回路基板、それを用いた電子デバイス及びそれらの製造方法を提供することである。上述した課題を解決するため、本発明に係る回路基板は、基板と、凹部と、貫通電極と、柱状ヒートシンクとを含む。前記基板は、第1基板層、絶縁層及び第2基板層を、この順序で積層した構造を含む。前記凹部は、電子素子を取り付ける部分であって、前記第2基板層の表面の面内に設けられている。前記貫通電極は、前記第1基板層及び前記絶縁層を貫通し、端部が前記凹部の底面に露出している。前記柱状ヒートシンクのそれぞれは、第1基板層の厚み方向に設けられた縦孔内に充填されている。前記縦孔は、前記第1基板層を貫通して前記第1基板層と前記絶縁層との境界で止まるように設けられ、前記基板を平面視して、所定の面積占有率をもって前記凹部の周りに分布している。上述したように、本発明に係る回路基板において、基板は、第1基板層、絶縁層及び第2基板層を、この順序で積層した構造を含む。このような基板の代表例は、SOI基板である。本発明に係る回路基板は、凹部と、貫通電極とを含んでおり、凹部は、電子素子を取り付ける部分であって、第2基板層の表面の面内に設けられている。貫通電極は、第1基板層及び前記絶縁層を貫通し、端部が凹部の底面に露出している。したがって、凹部内に電子素子を配置し、凹部の内部で、電子素子の電極を、貫通電極の一端に接続することができる。これによって、電子素子は、フリップチップボンディング方式によって、貫通電極に接続されることになる。本発明に係る回路基板は、柱状ヒートシンクを含んでおり、柱状ヒートシンクは、縦孔内に充填されている。この縦孔は、第1基板層を貫通している。したがって、電子素子の動作によって生じた熱を、柱状ヒートシンクによって、基板の外部に放熱し、電子素子と貫通電極とを接続する接合部分の接合強度を保存し、電気的接続の信頼性を維持することができる。また、発熱による電子素子の電気的特性の変動を回避することができる。縦孔は、第1基板層を貫通して、第1基板層と絶縁層との境界で止まるように設けられている。このような構成であれば、縦孔をエッチングによって形成する場合に、絶縁層を、エッチング阻止層として機能させることができる。このため、縦孔の深さが、第1基板層から酸化膜までの深さ、即ち、第1基板層の層厚によって定まる画一的な値になるので、縦孔の深さの工程管理が極めて容易になる。縦孔は、基板を平面視して、所定の面積占有率をもって凹部の周りに分布している。したがって、凹部の内部に収納された電子素子を、その全周から、柱状ヒートシンクによって取り囲む放熱領域が形成されることになるから、電子素子に発生した熱を集熱し、効率よく放熱することができる。また、柱状ヒートシンクを構成する材料の熱抵抗、及び、柱状ヒートシンクの占有率を適切に選ぶことにより、電子素子の動作によって生じた熱を、柱状ヒートシンクによって、基板の外部に効率よく放熱しえる。貫通電極及び柱状ヒートシンク、好ましくは、溶融凝固金属体でなる。溶融凝固金属体を用いることの利点は、溶融金属充填法を適用できることである。溶融金属充填法によれば、縦孔内に流し込まれた溶融金属に、機械的な力、例えばプレス板を用いたプレス圧、射出圧または転圧を印加しながら、冷却し、凝固させることにより、巣、空隙、空洞のない緻密な構造を持つ貫通電極及び柱状ヒートシンクを、短時間で、効率よく形成することができる。貫通電極及び柱状ヒートシンクは、同じ金属材料によって構成してもよいし、互いに異なる金属材料によって構成してもよい。本発明において、電子素子は、能動素子、受動部品またはそれらを組み合わせた複合素子を含み、チップとしての形態をとる。能動素子には、半導体素子を用いた全ての素子が含まれる。代表例として、LED等の発光素子4、各種メモリ、各種論理IC、デジタル回路素子もしくはアナログ回路素子またはそれらの組み合わせ等を例示することができる。受動部品には、キャパシタ、インダクタもしくは抵抗またはそれらを組み合わせた複合素子が含まれる。更には、TSV技術を適用して、上述した各種素子自体を3次元積層構造としたもの、又は、インターポーザと各種素子と組み合わせて3次元積層構造としたものも含まれる。上述した回路基板を製造するには、前記第1基板層、前記絶縁層及び前記第2基板層を、この順序で積層した基板を準備する。そして、前記基板の前記第1基板層をエッチングして、前記絶縁層に到達する縦孔を、複数形成する。次に、前記第1基板層の表面及び前記縦孔の内面にシリコン窒化膜またはシリコン酸化膜を形成し、前記縦孔の内部に、溶融金属を充填し、凝固させる。この工程を含むことにより、本発明に係る回路基板、更には、電子デバイスを効率よく製造することができる。以上述べたように、本発明によれば、放熱性に優れ、搭載電子素子の動作時の発熱によって、接合強度が熱的に劣化したり、或いは、電気的特性が変動するといった問題を生じにくい信頼性の高い回路基板及び電子デバイスを提供することができる。本発明の他の目的、構成及び利点については、添付図面を参照し、更に詳しく説明する。添付図面は、単に、例示に過ぎない。<回路基板及び電子デバイス>図1及び図2を参照すると、本発明に係る回路基板は、基板1と、凹部131と、貫通電極2と、柱状ヒートシンク3とを含む。実施例に示す基板1は、SOI基板であり、第1基板層を構成する第1シリコン層11、絶縁層を構成する酸化層12、及び、第2基板層を構成する第2シリコン層13を、この順序で積層した構造となっている。SOI基板としては、その製造法により、SIMOX方式のものと、張り合わせ方式の2種類のものが知られている。何れの方式のSOI基板を用いてもよい。SIMOX方式のSOI基板として、酸素分子をイオン注入によりシリコン結晶表面から埋め込み、それを高熱で酸化させることにより、シリコン結晶中に酸化シリコンの絶縁層を形成する手法が知られている。このような絶縁層は、埋め込み酸化BOX;BuriedOxide層と称される。凹部131は、電子素子を取り付ける部分であって、第2シリコン層13の表面の面内に設けられている。図示の凹部131は、第2シリコン層13の中央部を切り抜いて4角形状に形成されていて、その内側面は、開口端に向かうに従って開口面積の拡大する傾斜面となっている。もっとも、4角形状に限らず、他の角形状、円形状、楕円形状、又は、それらの組み合わせ形状であってもよいし、内側面がほぼ垂直面となるような形状であってもよい。凹部131の形状は、配置される電子素子の特性、形状、大きさ、厚さ等に対応して変化する。第2シリコン層13及び凹部131の内面は、絶縁膜132によって覆われている。この絶縁膜132は、シリコン酸化膜またはシリコン窒化膜で構成することができる。貫通電極2は、第1シリコン層11及び酸化層12を貫通し、端部が凹部131の底面から若干突出して露出している。図示の貫通電極2は、2つであるが、その個数は、凹部131に配置される電子素子の有する端子電極数に対応するように選択される。貫通電極2は、具体的には、外部との接続部となる端子部バンプ21、第1シリコン層11を貫通する貫通部22、及び、電子素子の端子電極と接続される素子接続部23を含んでいる。端子部21は、貫通部22の一端面に付着されており、例えば、Ti―Au等の無電解メッキ膜でなる。貫通電極2の主要部をなす貫通部22は、好ましくは、溶融凝固金属体でなる。溶融凝固金属体を用いることの利点は、第1シリコン層11に縦孔112を設け、この縦孔112の内部に溶融金属を流し込み、凝固させる溶融金属充填法を適用できることである。基板1として、SOI基板を用いた実施例では、第1シリコン層11と貫通電極2との間、及び、第1シリコン層11の表面に、絶縁膜111を設けることになる。この絶縁膜111は、シリコン酸化膜またはシリコン窒化膜で構成することができる。素子接続部23は、一端が貫通部22の端部に付着され、他端が、絶縁膜111、酸化層12、及び、凹部131の底面に付着されている絶縁膜132を貫通して、凹部131の内部に突出して露出している。素子接続部23も、端子部21と同様に、Ti―Au等の無電解メッキ膜でなる。次に、柱状ヒートシンク3のそれぞれは、第1シリコン層11の厚み方向に設けた縦孔113の内部に充填されている。柱状ヒートシンク3は、その主要部をなす柱状部31と、その端面に付着された端子部32とからなる。端子部32は、端子部21と同様に、Ti―Au等の無電解メッキ膜でなる。柱状部31のある縦孔113は、第1シリコン層11を貫通して、第1シリコン層11と酸化層12との境界で止まるように設けられ、基板1を平面視して、所定の面積占有率をもって、凹部131の周りに分布している図1参照。柱状ヒートシンク3は、貫通電極2の場合と同様に、好ましくは、溶融凝固金属体でなる。柱状ヒートシンク3は、貫通電極2と同じ金属材料によって構成してもよいし、異なる金属材料によって構成してもよい。柱状ヒートシンク3と第1シリコン層11との間には、シリコン酸化膜またはシリコン窒化膜でなる絶縁膜111が設けられている。図3を参照すると、図1及び図2に示した回路基板を用いた電子デバイスが図示されている。図示の電子デバイスは、発光デバイスであって、回路基板の凹部131に、電子素子たる発光素子LED4が取り付けられている。発光素子4の電極は、貫通電極2を構成する素子接続部23に接合5されている。図示はしないけれども、凹部131内の絶縁膜132に光反射膜を設けることが好ましい。ここで、本発明に係る回路基板は、凹部131と、貫通電極2とを含んでおり、凹部131は、第2シリコン層13の表面の面内に設けられ、貫通電極2は、第1シリコン層11及び酸化層12を貫通し、端部が凹部131の底面に露出している。したがって、回路基板の凹部131内に電子素子たる発光素子4を配置し、凹部131の内部で、発光素子4の一面に設けられた電極を、貫通電極2の一端を構成する素子接続部23に接合5することができる。これによって、発光素子4は、フリップチップボンディング方式によって、貫通電極2に接続されることになる。また、本発明に係る回路基板は、柱状ヒートシンク3を含んでおり、柱状ヒートシンク3は、縦孔113内に充填されている。この縦孔113は、第1シリコン層11を貫通している。したがって、発光素子4の動作によって生じた熱を、柱状ヒートシンク3によって、基板1の外部に放熱し、発光素子4と貫通電極2とを接合5する部分の接合強度を保存し、電気的接続の信頼性を維持することができる。更に、発熱による発光素子4の電気的特性の変動を回避することができる。縦孔113は、第1シリコン層11を貫通して、第1シリコン層11と酸化層12との境界で止まるように設けられている。このような構成であれば、縦孔113を形成する場合に、酸化層12を、エッチング阻止層として機能させることができる。このため、縦孔113の深さが、第1シリコン層11から酸化層12までの深さ、即ち、第1シリコン層11の層厚によって定まる画一的な値になるので、縦孔113の深さの工程管理が極めて容易になる。縦孔113は、基板1を平面視して、所定の面積占有率をもって凹部131の周りに分布している。したがって、凹部131の内部に収納された電子素子、即ち、発光素子4を、その全周から、柱状ヒートシンク3によって取り囲む放熱領域が形成されることになるから、発光素子4に発生した熱を集熱し、効率よく放熱することができる。また、柱状ヒートシンク3を構成する材料の熱抵抗、及び、柱状ヒートシンク3の占有率を適切に選ぶことにより、発光素子4の動作によって生じた熱を、柱状ヒートシンク3によって、基板1の外部に効率よく放熱しえる。電子素子としては、上述した発光素子4に限らず、能動素子、受動部品またはそれらを組み合わせた複合素子を含むことができる。能動素子には、半導体素子を用いた全ての素子が含まれる。代表例として、各種メモリ、各種論理IC、デジタル回路素子もしくはアナログ回路素子またはそれらの組み合わせ等を例示することができる。メモリは、記憶保持方式による一般的分類によれば、揮発性メモリ及び不揮発性メモリに大別される。揮発性メモリには、RAMRandomAccessMemory、SRAM、DRAM、FPMDRAM等がある。不揮発性メモリの代表例はROMReadOnlyMemoryであり、更に、マスクROM、フラッシュメモリ、強誘電体メモリ、磁気抵抗メモリMagnetoresistiveRandomAccessMemory、MRAM、PRAMPhasechangeRAM等が含まれる。何れのタイプのメモリも、本発明の電子素子に含まれる。受動部品には、キャパシタ、インダクタもしくは抵抗またはそれらを組み合わせた複合素子が含まれる。更には、TSV技術を適用して、上述した各種素子自体を3次元積層構造としたもの、又は、インターポーザと各種素子と組み合わせて3次元積層構造としたものも含まれる。図4を参照すると、そのような電子素子を搭載するのに適した回路基板が図示されている。図において、図1~図3に現れた構成部分と同一または類似の構成部分には、同一の参照符号を付してある。図4において、貫通電極2は、凹部131の内部に搭載される電子素子の有する端子電極に合わせて、その個数を増加させてある。また、凹部131は、内側面が略垂直に立ち上がる面となっている。図5は、図4に示した回路基板に電子素子4を組み込んだ電子デバイスの例を示している。電子素子4は、TSV技術を適用した3次元積層構造であって、例えば、LSI等の論理素子41と、DRAM等のメモリ素子43とを、インターポーザ42を介して積層し、接合した構造となっている。このような電子デバイスは、情報処理システムの基本要素として用いられる。より具体的には、例えば、モバイル、携帯電話機、デジタル家電、サーバ等における画像処理システムの構成要素として用いることができる。その他にも、イメージセンサモジュールとしての適用例も考えられる。論理素子41は、所謂ロジックICであって、一面に設けた電極を、基板1に設けられた貫通電極2の素子接続部23に接合してある。論理素子41は、チップ状であって、その内部にLSIなどの半導体論理回路を有している。論理素子41は、内蔵された半導体論理回路を、TSV技術の適用によって、電極に導く3次元積層構造を採用することができる。インターポーザ42は、複数の貫通電極を有しており、貫通電極の一端を、論理素子41の電極に接続し、貫通電極の他端をメモリ素子43の電極に接続してある。インターポーザ42は、Si基板、樹脂基板又はセラミック基板に、回路基板の貫通電極2と同様の組成、製造方法を適用し、貫通電極を形成することによって得られる。メモリ素子43は、内蔵されたメモリセルが電極に接続されている。メモリ素子43においても、論理素子41と同様に、TSV技術の適用によって、メモリセルを電極に導く3次元配置を採用することができる。もっとも、電子素子4を構成する素子41~43の積層数、種類、その電極配置等は、適用される電子素子4によって、さまざまに変化するもので、図5は、3次元積層構造の一例を概念的に示すものに過ぎない。図5に示す電子デバイスの場合も、基本的には、図3に示した電子デバイスと同様の作用効果を奏する。ただ、図5の電子デバイスでは、3次元積層構造を採ることにより、高密度化、高性能化、高速化、小型化、薄型化、軽量化が図られているから、動作によって発生する熱を、いかにして放熱するかが、更に重要な課題となる。図5に示す実施例では、基板1の厚み方向に柱状ヒートシンク3が設けられている回路基板を用い、この回路基板に設けられた凹部131の内部に電子素子4を配置してある。したがって、電子素子4の動作によって生じた熱を、柱状ヒートシンク3によって、基板1の外部に放熱し、蓄熱による異常発熱を回避し、基板1の貫通電極2と論理素子41の電極との接合強度、論理素子41の電極とインターポーザ42の貫通電極との接合強度、及び、インターポーザ42の貫通電極とメモリ素子43の電極との接合強度を保存し、電気的接続の信頼性を維持することができる。また、発熱による論理素子41及びメモリ素子43の電気的特性の変動を回避することができる。基板1は、一面に凹部131を有しており、その内部に3次元積層構造を有する電子素子4が収納されている。柱状ヒートシンク3のそれぞれは、凹部131の周囲において、凹部131を取り囲むように配置され、基板1の厚み方向に貫通し、互いに微小間隔を隔てて多数配置されている。したがって、平面視して、凹部131の内部に収納された電子素子4を、その全周から、柱状ヒートシンク3によって取り囲む放熱路が形成されることになるから、電子素子4に発生した熱を集熱し、効率よく放熱することができる。柱状ヒートシンク3は、所定の占有率をもって分布している。したがって、柱状ヒートシンク3を構成する材料の熱抵抗を考慮したうえで、柱状ヒートシンク3の占有率を適切に選ぶことにより、論理素子41及びメモリ素子43の動作によって生じた熱を、柱状ヒートシンク3によって、基板1の外部に効率よく放熱し、異常発熱を回避することができる。電子素子4の電極と、貫通電極2との接合にあたっては、両者の接合界面に接合膜を介在させることが好ましい。接合膜は、Sn、In、Bi、Ga又はSbの群から選択された少なくても1種の低融点金属成分と、Cr、Ag、Cu、Au、Pt、Pd、Ni、Ni-P合金、Ni-B合金の群から選択された少なくとも1種を含む高融点金属材料からなる。低融点金属は、電子素子4の電極及び貫通電極2と反応して、金属間化合物を形成して消費され、接合後は融点が大幅に上昇する。図5の実施例では、電子素子4は、凹部131に対して、微小なクリアランスを有して、嵌めこまれている。この構造によれば、基板1に対する電子素子4の位置決め配置を、容易、かつ、確実に実行することができる。<製造方法>次に、図6~図19を参照し、本発明に係る回路基板または電子デバイスの製造方法について説明する。この製造方法は、多数の回路基板の要素を同時に形成するウエハ上での処理であるが、以下の説明では、その内の一個を取り出して説明する。まず、図6に示すように、第1シリコン層11、絶縁層12及び第2シリコン層13を、この順序で積層した基板1を準備する。この基板1は、SOI基板であって、絶縁層12は、埋め込み酸化層BOX層である。一例であるが、第1シリコン層11は、例えば、250μm程度の厚みを有し、第2シリコン層13は140μm程度の厚みを有し、絶縁層12は1.0μm程度の厚みを有する。そして、第1シリコン層11の表面上でフォトリソグラフィ工程を実行し、第1シリコン層11の表面に所定のパターンを持つレジストマスクRS1を形成する。レジストマスクRS1は、貫通電極及び柱状ヒートシンクを形成する位置に、所定の開口パターンが生じるように形成する。次に、図7に示すように、レジストマスクRS1を有する第1シリコン層11の側から、デープエッチング処理を施す。デープエッチング処理は、例えば、所定の処理ガスをプラズマ化してエッチングするSiデープエッチング装置を用いて実行することができる。この場合、埋め込み酸化層でなる絶縁層12がエッチング阻止層として働くから、縦孔112、113の深さが、第1シリコン層11から絶縁層12までの深さ、即ち、第1シリコン層11の層厚によって定まる画一的な値になるので、縦孔112、113の深さの工程管理が極めて容易になる。縦孔112、113のアスペクト比は、例えば、5~50の範囲と大きな値になるが、このような高アスペクト比の縦孔112、113を形成するためのデープエッチング装置は、既に市販されている。次に、図8に示すように、レジストマスクRS1を、レジストアッシングによって除去した後、図9に示すように、第1シリコン層11及び縦孔112、113内に絶縁膜111を形成する。この絶縁膜111は、例えば、シリコン窒化膜であり、プラズマCVD法を適用することによって形成することができる。次に、図10に示すように、溶融金属充填法を適用して、第1シリコン層11に設けた縦孔112、113内に溶融金属を流し込み、凝固させることにより、貫通電極2詳しくは貫通部22及び柱状ヒートシンク3詳しくは柱状部32を形成する。この溶融金属充填法においては、縦孔112、113内に流し込まれた溶融金属に、機械的な力、例えばプレス板を用いたプレス圧、射出圧または転圧を印加しながら、冷却し、凝固させる。これにより、巣、空隙、空洞のない緻密な構造を持つ貫通電極2を、短時間で、効率よく形成することができる。貫通部22及び柱状部32を、溶融金属充填法を用いて形成する場合に用いられる金属材料の主なものとしては、Bi、In、Sn、Cu、Agを例示することができる。特に、Biを含有させると、Biの持つ凝固時の体積膨張特性により、縦孔112、113の内部で、空洞や空隙を生じることのない緻密な貫通部22及び柱状部32を形成することができる。また、低融点材料であるBiと、Sn、CuまたはAgとの組み合わせにより、凝固点が低く、融解点の高い貫通部22及び柱状部32を形成することが可能である。もっとも、Bi等を含有させると、電気抵抗、熱抵抗が増大する傾向にあるので、要求される電気抵抗値を満たす限度で、Biを使用することが好ましい。溶融金属としては、上述した金属材料を用いて、粒径1μm以下の多結晶体の集合体でなる粒子ナノ粒子の粉体を溶融したものを用いることができる。次に、図11に図示するように、基板1を反転させ、第2シリコン層13を上側にして、第2シリコン層13の表面でフォトリソグラフィ工程を実行し、電子素子を取り付ける凹部を形成するためのレジストマスクRS2を形成する。そして、図12に図示するように、第2シリコン層13にデープエッチング処理を実行することにより、内側面に勾配を付した凹部131を形成する。デープエッチング処理は、絶縁層12に到達するように実行する。絶縁層12が、BOX層等の酸化層でなる場合は、この絶縁層12がデープエッチングに対する阻止層として働くので、凹部131の深さが、第2シリコン層13から絶縁層12までの深さ、即ち、第2シリコン層13の層厚によって定まる画一的な値になるので、凹部131の深さの工程管理が極めて容易になる。次に、図13に図示するように、レジストマスクRS2をレジストアッシングによって除去した後、図14に図示するように、例えばプラズマCVD等によって、第2シリコン層13及び凹部131の表面に、絶縁膜132を形成する。この絶縁膜132は、例えばシリコン窒化膜として形成する。次に、図15に図示するように、絶縁膜132の表面に、例えば、スプレー法等によって、感光性レジストRS3を塗布し、フォトリソグラフィ工程を実行することにより、図16に図示するように、貫通部22の真上に開口部HL1を持つレジストマスクRS3を形成する。次に、図17に図示するように、開口部HL1を通して、その底部にある絶縁膜132、絶縁層12及び絶縁膜111を、ドライエッチングで除去することにより、貫通部22に連なる開口部HL2を開ける。この後、図18に図示するように、レジストマスクRS3を除去する。次に、Ti-Au系無電解メッキ処理を施すことにより、図19に示すように、貫通部22の両端に、Ti-Au系無電解メッキ膜による端子部21及び素子接続部23を形成し、柱状部32の端部に端子部31を形成した回路基板が得られる。上述したように、基板1の第1シリコン層11をエッチングして、絶縁層12に到達する縦孔112、113を、複数形成した後、第1シリコン層11の表面及び縦孔112、113の内面にシリコン窒化膜またはシリコン酸化膜を形成し、縦孔112、113の内部に、溶融金属を充填し、凝固させる工程を含むことにより、本発明に係る回路基板、更には、電子デバイスを効率よく製造することができる。以上、好ましい実施例を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種種の変形態様を採り得ることは自明である。