伝送路を駆動するドライバ回路と、前記ドライブ回路の出力に結合される出力端子と、前記伝送路を直列終端することができるように前記ドライバ回路と前記出力端子の間に配置され、インピーダンスを調整可能な可変インピーダンス回路と、を備える半導体集積回路装置。前記伝送路に接続されたレシーバ回路の動作停止に付随して前記レシーバ回路の入力端に配置された並列終端回路による前記伝送路の並列終端が開放されることに応じて、前記可変抵抗回路のインピーダンスを調整する制御回路をさらに備える、請求項1に記載の半導体集積回路装置。前記半導体集積回路装置は、無線通信端末で使用されるアプリケーションプロセッサICIntegratedcircuitである、請求項2に記載の半導体集積回路装置。半導体集積回路装置は、さらに、前記レシーバ回路への電源電圧の供給を停止するために前記無線通信端末に配置されたパワーマネジメントICIntegratedcircuitに送信される制御信号を生成できるよう構成され、前記制御回路は、前記レシーバ回路への電源電圧の供給停止に応じて、前記可変抵抗回路のインピーダンスを調整する、請求項3に記載の半導体集積回路装置。前記伝送路は、差動伝送路であり、前記ドライバ回路は、前記差動伝送路を駆動する、請求項1~4のいずれか1項に記載の半導体集積回路装置。レシーバ装置と、前記レシーバ装置が接続される伝送路と、前記伝送路を駆動するドライバ装置とを備え、前記レシーバ装置は、前記ドライバ装置からのデータ信号を受信するレシーバ回路と、前記レシーバ回路と前記伝送路の間に配置されて前記伝送路を並列終端する並列終端回路を備え、前記ドライバ装置は、前記データ信号を送信するドライバ回路と、前記ドライバ回路と前記伝送路の間に配置されて前記伝送路を直列終端する直列終端回路を備え、前記並列終端回路及び前記直列終端回路の少なくとも一方は、インピーダンスを調整可能な可変抵抗回路を含む、電子装置。前記レシーバ装置は、第1のレシーバ装置を含む複数のレシーバ装置を含み、前記直列終端回路は、前記可変抵抗回路を含み、前記ドライバ装置は、前記第1のレシーバ装置の動作停止及び前記並列終端の開放に応じて前記直列終端回路のインピーダンスを調整する制御回路をさらに備える、請求項6に記載の電子装置。前記複数のレシーバ装置の各々は、前記レシーバ回路及び前記並列終端回路を含むペリフェラルデバイスを備え、前記制御回路は、前記第1のレシーバ装置に係る前記ペリフェラルデバイスへの電源電圧の供給停止に応じて、前記直列終端回路のインピーダンスを調整する、請求項7に記載の電子装置。前記ドライバ装置は、前記第1のレシーバ装置に係る前記ペリフェラルデバイスへの電源電圧の供給を停止するための制御信号を生成する回路をさらに備え、前記制御回路は、前記第1のレシーバ装置に係る前記ペリフェラルデバイスへの電源電圧の供給停止に応じて、前記直列終端回路のインピーダンスを調整する、請求項8に記載の電子装置。前記ドライバ装置は、前記ドライバ回路、前記直列終端回路、及び前記制御回路を含むホストICIntegratedcircuitを備える、請求項7~9のいずれか1項に記載の電子装置。前記複数のレシーバ装置は、第2のレシーバ装置をさらに含み、前記第1のレシーバ装置は、前記レシーバ回路及び前記並列終端回路を含む第1のペリフェラルデバイスを備え、前記第2のレシーバ装置は、前記レシーバ回路及び前記並列終端回路を含む第2のペリフェラルデバイスを備え、前記伝送路は、前記ドライバ装置の出力端と前記第2のペリフェラルデバイスの入力端子との間を接続する伝送路と、前記第2のペリフェラルデバイスの入力端子から分岐され、前記第2のペリフェラルデバイスの入力端子と前記第1のペリフェラルデバイスの入力端子との間を接続する伝送路と、を備える、請求項7に記載の電子装置。請求項10に記載の電子装置と、前記ペリフェラルデバイスへの電源電圧の供給を制御するパワーマネジメントICIntegratedcircuitと、を備える、無線通信端末。第1のディスプレイデバイスを含む複数のディスプレイデバイスをさらに備え、前記ペリフェラルデバイスは、前記複数のディスプレイデバイスにそれぞれ配置され、前記データ信号は、前記ホストICから前記ディスプレイデバイスに転送される画像データ信号を含む、請求項12に記載の無線通信端末。前記制御回路は、前記第1のディスプレイデバイスの動作停止に応じて、前記直列終端回路のインピーダンスを調整する、請求項13に記載の無線通信端末。本願の発明者等は、無線通信端末等に用いられるペリフェラルデバイスカメラデバイス、ディスプレイデバイス等およびそれらを制御する半導体集積回路装置の開発を行う際にさまざまな課題を見出した。本願で開示される各実施の形態は、前記無線通信端末等に用いて好適な半導体集積回路装置および前記半導体集積回路装置を用いた良質な電子装置を提供する。さらに詳細な特徴は、本明細書の記述及び添付図面によって明らかにされる。本明細書に開示される一つの態様は半導体集積回路装置を含み、当該半導体集積回路装置は可変インピーダンス回路を有する。本明細書に開示される他の態様は、可変インピーダンス回路を有する半導体集積回路と前記半導体集積回路によって制御されるモジュールを含む。電子装置に用いて好適な半導体集積回路装置を提供することができる。また、前記半導体集積回路装置を用いた良質な電子装置を提供することができる。以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一又は対応する要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。<発明の実施の形態1>本実施の形態に係る無線通信端末500は、ホストIC10と、当該ホストIC10によって制御される第1及び第2のペリフェラルデバイス20及び30を有する。ホストIC10は、例えば、半導体集積回路装置、ホストプロセッサ、又はアプリケーションプロセッサである。ペリフェラルデバイス20及び30は、例えば、カメラデバイス、又はディスプレイデバイスである。図1は、無線通信端末500の構成例を示す外観図である。また、図2は、無線通信端末500の構成例を示す機能ブロック図である。なお、図1及び2の構成例では、無線通信端末500が折り畳み式の携帯電話端末である場合について示している。しかしながら、無線通信端末500は、スマートフォン、携帯ゲーム端末、タブレットPCpersonalComputer、ノートPC等のその他の無線通信端末であってもよい。以下では、無線通信端末500の構成及び機能に関して図1及び2を用いて説明する。図1aは、折り畳み式携帯電話端末としての無線通信端末500の閉状態折り畳み状態を示している。図1bは、無線通信端末500の開状態を示している。無線通信端末500は、第1の筐体501と第2の筐体502がヒンジ503を介して連結された構造を有する。図1a及びbの例では、第1の筐体501には複数の操作ボタンが配置されている。一方、第2の筐体502は、2つのディスプレイデバイス20A及び30Aと、2つのカメラデバイス20B及び30Bを有する。ディスプレイデバイス20A及び30Aは、LCDLiquidcrystaldisplay、又はOLEDOrganiclightemittingdiodeディスプレイ等である。ここで、ディスプレイデバイス20A及びカメラデバイス20Bは、後に詳述する第1のペリフェラルデバイス20の具体例である。また、ディスプレイデバイス30A及びカメラデバイス30Bは、後に詳述する第2のペリフェラルデバイス30の具体例である。ディスプレイデバイス20Aは、その表示面が第2の筐体502の内側の主面前面に位置するように配置されている。つまり、ディスプレイデバイス20Aは、開状態とされた端末500をユーザーが操作する際に当該ユーザーによって視認されるメインディスプレイである。一方、ディスプレイデバイス30Aは、その表示面が第2の筐体502の外側の主面背面に位置するように配置されたサブディスプレイである。カメラデバイス20Bは、そのレンズユニットが第2の筐体502の外側の主面背面に位置するように配置されたメインカメラである。一方、カメラデバイス30Bは、そのレンズユニットが第2の筐体502の内側の主面前面に位置するように配置されたサブカメラである。続いて、無線通信端末500の内部構造に関して図2を用いて説明する。アプリケーションプロセッサIC10Aは、所謂マイクロプロセッサであり、WEBブラウザ、メーラ等の種々のアプリケーションプログラムを実行することでマルチメディア処理を行う。アプリケーションプロセッサIC10Aは、後に詳述するホストIC10の具体例である。図2の構成例は、さらに、パワーマネジメントIC50、発振回路53、ベースバンドIC54、RFRadiofrequencyIC55等を含む。パワーマネジメントIC50は、バッテリを管理し、アプリケーションプロセッサIC10A、ディスプレイデバイス20A及び30A等の各部にDC電源電圧を供給する。パワーマネジメントIC50は、省電力化を達成するため、無線通信端末500の動作状態に応じて各部への電源電圧の供給を停止することを含む電源管理を実行する。また、パワーマネジメントIC50は、DCジャック51へのオーディオ出力、USBインタフェース52の提供などを行う。図2の例では、アプリケーションプロセッサIC10Aからディスプレイデバイス20A及び30Aへの画像データ信号の転送が行われる。本実施の形態では、この画像データ信号の転送を行うために、アプリケーションプロセッサIC10Aとディスプレイデバイス20A及び30Aとの間が、PointtoMultipoint以下P-MP接続される。なお、P-MP型は、a1つのドライバと複数のレシーバが伝送路を介して接続されるデータ伝送形態、b複数のドライバと1つのレシーバが伝送路を介して接続されるデータ伝送形態、又はc複数のドライバと複数のレシーバが伝送路を介して接続されるデータ伝送形態、を意味する。図2の例では、2つのディスプレイデバイス20A及び30A2つのレシーバが接続された伝送路が1つのアプリケーションプロセッサIC10A1つのドライバによって駆動される。以下では、アプリケーションプロセッサIC10AホストIC10、並びにディスプレイデバイス20A及び30Aペリフェラルデバイス20及び30を含む電子装置電子モジュール1、特に、電子装置1におけるP-MP型データ伝送に関する構成について詳細に説明する。図3は、本実施の形態に係る電子装置1の構成例を示すブロック図である。図3に示される電子装置1は、2つの差動レシーバ200及び300が接続された差動伝送路41及び42が1つの差動ドライバ100によって駆動されるP-MP型の構成を有する。ホストIC半導体集積回路装置、ホストプロセッサ、アプリケーションプロセッサ10は、差動ドライバ100を有する。差動ドライバ100は、パルス信号としての送信データ信号シングルエンド信号を受信して差動パルス信号を生成し、差動伝送路41及び42を駆動する。出力端子103及び104は、差動ドライバ100の出力が供給される端子である。一般的に、差動ドライバ100の出力インピーダンスは差動伝送路41及び42の差動インピーダンスに比べて小さいから、信号反射を抑制するインピーダンス整合のために直列終端が使用される。図3の例では、差動伝送路41及び42を直列終端する直列終端回路101及び102が差動ドライバ100の出力端と出力端子103及び104の間に配置されている。さらに、直列終端回路101及び102は、直列終端のインピーダンス値を調整できるように可変インピーダンス回路として構成されている。差動ドライバ100は、例えば、図4に示すように構成される。図4に示す差動ドライバ100は、シングルエンド信号を差動信号に変換するプリドライバ21と、出力段としてのプッシュプルバッファ22を有する。プッシュプルバッファ22は、nチャネルMOSMetaloxidesemiconductorトランジスタQ1及びQ2を含む第1のプッシュプルセクションと、nチャネルMOSMetaloxidesemiconductorトランジスタQ3及びQ4を含む第2のプッシュプルセクションを有する。トランジスタQ1及びQ3のゲートは、正相データ線Dに接続されている。一方、トランジスタQ2及びQ4のゲートは、逆相データ線DBに接続されている。これにより、第1のプッシュプルセクションは正相出力DOを生成し、第2のプッシュプルセクションは逆相出力DBOを生成する。なお、図2に示した差動ドライバ100として他の回路構成を用いてもよい。次に、直列終端回路101及び102の構成例を図5~7に示す。図3~5は、可変インピーダンス回路の具体例としての可変抵抗回路を含む構成例を示している。図5の構成例では、n個の抵抗R0~Rn-1のうち、入力INと出力OUTの間に並列に接続される抵抗の数がn個のトランジスタスイッチTSのオンオフ状態に応じて変化する。図6及び7の構成例では、n個の抵抗R0~Rn-1のうち、入力INと出力OUTの間に直列に接続される抵抗の数がn個のトランジスタスイッチTSのオンオフ状態に応じて変化する。図5~7の構成例におけるインピーダンス値ここでは抵抗値の調整は、例えば、図示しないnビットレジスタの値CNT[0:n-1]によって行えばよい。ホストIC10が駆動するペリフェラルデバイス20及び30の数に変更が無い場合、このnビットレジスタの設定は、ホストIC10の電源投入後のセットアップ時に行えばよい。ペリフェラルデバイス20及び30の数が動的に変化する場合は、ホストIC10の動作中にペリフェラルデバイス数の変化に応じてnビットレジスタを設定すればよい。なお、図3~5に示した直列終端回路101及び102の構成として他の回路構成を用いてもよい。図3に戻り説明を続ける。第1ペリフェラルデバイス20は、差動レシーバ200を有する。差動レシーバ200は、差動ドライバ100から送信される差動パルス信号を受信し、受信データ信号シングルエンド信号を生成する。差動レシーバ200は、例えば、ヒステリシスコンパレータとCMOSComplementaryMOSプッシュプル回路によって構成すればよい。ヒステリシスコンパレータは、差動パルス信号を受信し、差動パルス信号の2つの信号電圧の比較結果を出力する。CMOSプッシュプル回路は、ヒステリシスコンパレータの比較結果をシングルエンド信号として出力する増幅回路である。入力端子203及び204は、差動パルス信号の受信端子であり、差動伝送路41及び差動レシーバ200の入力端に接続されている。一般的に、差動レシーバ200の入力インピーダンスは差動伝送路41及び42の差動インピーダンスに比べて大きいから、信号反射を抑制するインピーダンス整合のために並列終端が使用される。並列終端回路201及び202の各々はインピーダンス素子例えば抵抗素子を含む。並列終端回路201及び202は、トランジスタスイッチTS1及びTS2を介して差動伝送路41の2つのライン間に並列に挿入されている。つまり、並列終端回路201及び202のインピーダンス素子、及びスイッチTS1及びTS2のオン抵抗によって差動伝送路41が並列終端される。なお、図3の例ではコモンモードノイズの除去のために、並列終端回路201及び202のインピーダンス素子は、バイパスコンデンサC1を介して回路グランドに接地されている。第2ペリフェラルデバイス30は、差動レシーバ300を有する。第2ペリフェラルデバイス30は、差動伝送路41から分岐された差動伝送路42に接続されている。差動パルス信号の受信に関する第2ペリフェラルIC30の構成は、上述した第1ペリフェラルデバイス20と同様である。すなわち、入力端子303及び304は、差動パルス信号の受信端子である。並列終端回路301及び302は、トランジスタスイッチTS1及びTS2を介して差動伝送路42の2つのライン間に並列に挿入されている。また、並列終端回路301及び302のインピーダンス素子は、バイパスコンデンサC1を介して回路グランドに接地されている。図3の例では、差動伝送路42は、ホストIC10の出力端子103及び104の近傍において差動伝送路41から分岐されている。差動伝送路41及び42は、例えば、ツイストペア線である。また、差動伝送路41及び42は、リジット基板又はフレキシブル基板に形成されたプリント配線でもよいし、細線同軸ケーブルであってもよい。続いて以下では、可変インピーダンス回路とされた直列終端回路101及び102の調整に関して説明する。PointtoPoint以下P-P型データ伝送を行う電子装置の場合とP-MP型データ伝送を行う電子装置の場合とでは、差動ドライバ100の出力端に要求されるインピーダンスが異なる。P-P型は、1つのドライバと1つのレシーバが伝送路を介して一対一で接続されるデータ伝送形態を意味する。具体的には、図3に示したようなP-MP型の場合、差動ドライバ100と差動レシーバが一対一で接続されるP-P型の場合と比べて、差動ドライバ100の出力端に設ける直列終端のインピーダンス値を変更する必要がある。P-MP型において差動伝送路に接続されるレシーバ数が異なる場合も同様である。本実施の形態に係るホストIC10は、可変インピーダンス回路とされた直列終端回路101及び102を有している。このため、本実施の形態では、ホストIC10をP-P型データ伝送を行う電子装置で使用するかP-MP型データ伝送を行う電子装置で使用するかに応じて、言い換えると、差動伝送路に接続されるレシーバ数に応じて、直列終端回路101及び102のインピーダンス値を変更すればよい。図3に示す例では、差動伝送路41及び42の差動インピーダンスZdifと、ペリフェラルデバイス20及び30の並列終端回路201、202、301、及び302のインピーダンス値は、P-P型データ伝送の場合と同様の値とされている。すなわち、差動伝送路41及び42の差動インピーダンスZdifはそれぞれ100Ωである。また、並列終端回路201、202、301、及び302の各インピーダンス素子のインピーダンス値は、50Ωである。つまり、並列終端回路201及び202の合成インピーダンス値は100Ωである。同様に、並列終端回路301及び302の合成インピーダンス値も100Ωである。一方、図3におけるホストIC10の直列終端のインピーダンス値は、P-P型データ伝送の場合つまり50Ωから変更する必要がある。具体的には、可変インピーダンス回路とされた直列終端回路101及び102の各々のインピーダンス値を25Ωに設定すればよい。これにより、差動ドライバ100と差動伝送路41及び42との間を適正に終端して信号反射を抑制できる。さらに、このように直列終端のインピーダンス値を設定することによって、差動レシーバ200及び300の入力差動電圧Vdifを、P-P型の場合例えば差動ドライバ100と差動レシーバ200が一対一で接続される場合の振幅と同等にすることができる。具体的に述べると、入力差動電圧Vdifの振幅は、差動ドライバ100の出力電圧振幅の2分の1つまり、V_REG×1/2となる。以上に述べたように、本実施の形態では、差動ドライバ100を有するホストIC10の直列終端回路101及び102を可変インピーダンス回路としている。このため、直列終端回路を内蔵するホストIC10をP-P型データ伝送を行う電子装置及びP-MP型データ伝送を行う電子装置の両方で使用することができる。したがって、ホストIC10とペリフェラルデバイス20及び30を含む複数のペリフェラルデバイスとが接続される構成において、ホストIC10と複数のペリフェラルデバイスとの間の接続関係を切り替えるためのブリッジチップを設ける必要がない。さらに、ホストICと複数のペリフェラルデバイスの各々との間を個別にP-P接続するために必要な複数の差動ドライバ100を設ける必要もない。よって、本実施の形態のホストIC10は、チップ面積及び回路規模の削減に寄与することができる。<<比較例>>ここで、本実施の形態で述べたホストIC10を用いていない比較例に関して説明する。図8は、比較例に係る無線通信端末800の構成例を示すブロック図である。図8の例では、アプリケーションプロセッサIC80AホストICとディスプレイデバイス20A及び30A第1及び第2のペリフェラルデバイスとの間がブリッジチップ81を介して接続されている。ブリッジチップ81は、アナログスイッチを内蔵しており、アプリケーションプロセッサIC80Aの接続先をディスプレイデバイス20A及び30Aとの間で切り替える。つまり、ブリッジチップ81による伝送路切り替えを行うことによって、アプリケーションプロセッサIC80Aは、ディスプレイデバイス20A又は30AとP-P接続される。同様に、アプリケーションプロセッサIC80AホストICとカメラデバイス20B及び30B第1及び第2のペリフェラルデバイスとの間は、ブリッジチップ82を介して接続されている。図8に示す比較例は、アプリケーションプロセッサIC80AホストICの直列終端のインピーダンス値を変更できない場合であっても、インピーダンス不整合を生じることなく、1つのアプリケーションプロセッサIC80AホストICと複数のディスプレイデバイス20A及び30A第1及び第2のペリフェラルデバイスの間を接続できる。しかしながら、ブリッジチップ81を設ける必要があるためにチップ面積及び回路規模の増大を招く問題がある。これに対して、本実施の形態は、図2に示したように、ブリッジチップを用いることなく、アプリケーションプロセッサIC10AホストIC10と複数のディスプレイデバイス20A及び30A第1及び第2のペリフェラルデバイス20及び30の間を接続できる。したがって、本実施の形態は、ホストICと複数のペリフェラルデバイスとが接続される構成において、チップ面積及び回路規模の削減に寄与することができる。さらに直列終端のインピーダンス値を変更できないアプリケーションプロセッサIC80AホストICを、ブリッジチップ81を介さずに複数のディスプレイデバイス20A及び30A第1及び第2のペリフェラルデバイスと接続する場合を考える。この場合、インピーダンス不整合によって信号波形が劣化し、ディスプレイデバイスの出力画像やカメラデバイスの取得画像が劣化するおそれがある。これに対して、本実施の形態は、上述したように、差動ドライバ100と差動伝送路41及び42との間を適正に終端して信号反射を抑制できる。よって、信号波形の劣化を抑えることができ、ディスプレイデバイスの表示画像やカメラデバイスの取得画像の劣化を回避することができる。さらにまた、本実施形態では、差動ドライバ100を有するホストIC10の直列終端回路101及び102を可変インピーダンス回路とすることで、P-P型とP-MP型で異なるインピーダンス条件に対してホストIC10側で対処できる。このため、ペリフェラルデバイス20及び30には、P-P型で使用されるデバイスを設計変更すること無くそのまま利用しやすいという利点もある。この利点は、図2に示したように、電子装置1が無線通信端末500等の電子機器に搭載される場合に特に有効である。つまり、アプリケーションプロセッサIC10Aに含まれる1つの差動ドライバ100とディスプレイデバイス20A及び30Aに含まれる2つの差動レシーバ200及び300を接続することによって、複数のディスプレイデバイスを同時に使用するアプリケーションを実現することができる。また、この場合に、ディスプレイデバイス20A及び30Aには、P-Pデータ伝送インタフェースを有する通常のディスプレイデバイスを用いることができる。なお、図3の構成例では、差動伝送路42がホストIC10の出力端子103及び104の近傍において差動伝送路41から分岐される例を示した。しかしながら、差動伝送路41及び42を分岐する分岐点の配置は特に限定されない。例えば、図9に示すように、第1ペリフェラルデバイス20の入力端子203及び204を分岐点としてもよい。<発明の実施の形態2>上述した実施の形態1では、ホストIC10に含まれる直列終端回路101及び102が可変インピーダンス回路とされる例について説明した。本実施の形態では、ペリフェラルデバイス20及び30に含まれる並列終端回路が可変インピーダンス回路とされる変形例について説明する。図10は、本実施の形態に係る電子装置2の構成例を示すブロック図である。図10に示される電子装置2は、図3に示した構成例と同様に、2つの差動レシーバ200及び300が接続された差動伝送路41及び42が1つの差動ドライバ100によって駆動されるP-MP型の構成を有する。以下では、電子装置2に含まれる各要素について、実施の形態1で説明した電子装置1との相違点を中心に説明する。ホストIC11は、差動ドライバ100を有する。差動ドライバ100は、実施の形態1で述べたのと同様である。図10の例では、差動伝送路41及び42を直列終端する直列終端回路111及び112が差動ドライバ100の出力端と出力端子103及び104の間に配置されている。直列終端回路111及び112は、可変インピーダンス回路ではなく固定のインピーダンス素子である点が図3に示された回路101及び102と異なる。ペリフェラルデバイス21及び31は、それぞれ差動レシーバ200及び300を有する。差動レシーバ200及び300は、実施の形態1で述べたのと同様である。図10の例では、並列終端回路211、212、311、及び312は、並列終端のインピーダンス値を調整できるように可変インピーダンス回路として構成されている。続いて以下では、可変インピーダンス回路とされた並列終端回路211、212、311、及び312の調整に関して説明する。本実施の形態では、ペリフェラルデバイス21及び31をP-P伝送システムで使用するかP-MP伝送システムで使用するかに応じて、言い換えると、差動伝送路に接続されるレシーバ数に応じて、並列終端回路211、212、311、及び312のインピーダンス値を変更すればよい。図10に示す例では、ホストIC11の直列終端回路111及び112のインピーダンス値は、P-P伝送システムと同様の値とされている。すなわち、直列終端回路111及び112のインピーダンス値は、各々50Ωである。一方、図10における差動伝送路41及び42の差動インピーダンスZdifと、ペリフェラルデバイス21及び31の並列終端回路211、212、311、及び312のインピーダンス値は、P-P型の場合から変更する必要がある。具体的には、直列終端のインピーダンス値50Ωと整合させるために、伝送路41及び42の差動インピーダンスZdifは、200Ωとすればよい。また、可変インピーダンス回路とされた並列終端回路211、212、311、及び312の各々のインピーダンス値を100Ωとすればよい。つまり、並列終端回路211及び212の合成インピーダンス値は200Ωである。同様に、並列終端回路311及び312の合成インピーダンス値も200Ωである。以上に述べたように、本実施の形態では、差動レシーバ200300を有するペリフェラルデバイス2131の並列終端回路211及び212311及び312を可変インピーダンス回路としている。このため、並列終端回路を内蔵するペリフェラルデバイス2131をP-P型及びP-MP型の両方で使用することができる。したがって、ホストIC11とペリフェラルデバイス21及び31を含む複数のペリフェラルデバイスとを接続するために、ホストIC10と複数のペリフェラルデバイスとの間の接続を切り替えるためのブリッジチップを設ける必要がない。さらに、複数のペリフェラルデバイスの各々とP-P接続するための複数の差動ドライバ100をホストIC11に設ける必要もない。よって、本実施の形態のペリフェラルデバイス2131は、チップ面積及び回路規模の削減に寄与することができる。また、本実施の形態のペリフェラルデバイス2131は、P-P型であるかP-MP型によって並列終端のインピーダンス値を変更可能であるから、インピーダンス不整合に起因する信号品質の劣化例えばディスプレイデバイスの表示画像の劣化を生じることもない。さらに、本実施形態では、差動レシーバ200300を有するペリフェラルIC21の並列終端回路211及び212311及び312を可変インピーダンス回路とすることで、P-P型とP-MP型で異なるインピーダンス条件にペリフェラルデバイス20及び30側で対処可能としている。このため、ホストIC11には、P-P型で使用されるICを設計変更すること無くそのまま利用しやすいという利点もある。なお、本実施の形態のおける差動伝送路41及び42の分岐点の配置も特に限定されない。例えば、本実施の形態においても、図9に示した構成と同様に、第1ペリフェラルデバイス21の入力端子203及び204を差動伝送路41及び42の分岐点としてもよい。<発明の実施の形態3>本実施の形態では、上述した発明の実施の形態1の変形例について説明する。図11は、本実施の形態に係る無線通信端末510の構成例を示すブロック図である。無線通信端末510は、例えば、携帯電話端末、スマートフォン、携帯ゲーム端末、タブレットPCpersonalComputer、ノートPC等である。無線通信端末510は、アプリケーションプロセッサIC12Aを有する。アプリケーションプロセッサIC12Aは、後に詳述するホストIC12の具体例である。アプリケーションプロセッサ12Aは、ディスプレイデバイス30Bへの電源供給を停止するための制御信号をパワーマネジメントIC50に送信する。そして、アプリケーションプロセッサ12Aは、ディスプレイデバイス30Bへの電源供給が停止されることに付随してディスプレイデバイス30B側における伝送路42の終端状態が変化することに対処するため、直列終端回路101及び102のインピーダンス値を動的に調整する。以下では、アプリケーションプロセッサIC12AホストIC12、並びにディスプレイデバイス20A及び30Aペリフェラルデバイス20及び30を含む電子装置電子モジュール3、特に、電子装置3におけるデジタルデータ伝送に関する構成について詳細に説明する。図12は、本実施の形態に係る電子装置3の構成例を示すブロック図である。電子装置3は、差動レシーバ300の動作停止に付随して差動レシーバ300の入力端に配置された並列終端回路301及び302による伝送路42の並列終端が開放される場合に対処するため、並列終端の開放に応じてドライバ100側の直列終端回路101及び10可変インピーダンス回路のインピーダンス値を調整する。図12に示されたペリフェラルデバイス20及び30は、実施の形態1で述べたものと同様である。ただし、第2ペリフェラルデバイス30は、外部から動作の開始及び停止を制御できるように構成されている。例えば、図12に示されているように、第2のペリフェラルデバイス30は、パワーマネジメントIC50からの電源電圧の供給が停止されることによって動作を停止するように構成されてもよい。ペリフェラルデバイスへの電源電圧の供給が停止されると、差動レシーバ300が停止状態に変化する。このとき、差動レシーバ300の入力インピーダンスは、差動伝送路42のインピーダンスに比べて十分に高インピーダンスとなるようにするとよい。また、ペリフェラルデバイスへの電源電圧の供給が停止されると、トランジスタスイッチTS1及びTS2がオフし、伝送路42の並列終端の状態が開放状態disable状態に変化する。ホストIC12は、差動ドライバ100を有する。差動ドライバ100、並びに直列終端回路101及び102を含む。これらは、実施の形態1で述べたのと同様である。調整レジスタ125は、可変インピーダンス回路とされている直列終端回路101及び102に関する設定値を保持する。直列終端回路101及び102のインピーダンス値は、調整レジスタ125の値によって決定される。例えば、図5~7に例示したいずれかの構成を採用する場合、調整レジスタ125は、nビット幅の設定値CNT[0:n-1]を保持すればよい。システム状態制御部126は、第2ペリフェラルデバイス30の動作の停止と、直列終端回路101及び102のインピーダンス値調整を制御する。具体的に述べると、システム状態制御部126は、第2ペリフェラルデバイス30の動作を開始する場合には、1対2のP-MP型データ伝送に対応してドライバ100の出力端と伝送路41及び42のインピーダンスを整合できるように、直列終端回路101及び102を調整する。一方、システム状態制御部126は、第2ペリフェラルデバイス30の動作を停止する場合には、P-P型データ伝送に対応してドライバ100の出力端と伝送路41及び42のインピーダンスを整合できるように、直列終端回路101及び102を調整する。システム状態制御部126は、上述したレジスタ125の値を変更することによって直列終端回路101及び102の調整を行えばよい。また、システム状態制御部126は、ペリフェラルデバイス30への電源電圧の停止開始を指示する制御信号をパワーマネジメントIC50に出力することによって、第2ペリフェラルデバイス30の動作の停止開始を切り替えればよい。図13は、システム状態制御部126によって行われる制御手順の具体例を示すフローチャートである。ステップS1では、システム状態制御部126は、第2ペリフェラルデバイス30の使用状態の切り替えを決定する。第2ペリフェラルデバイス30の使用状態の切り替えは、無線通信端末などの電子機器の動作モードの切り替え例えばアクティブモードとスタンバイモードの切り替え、又は、電子機器で実行されるアプリケーションプログラムの切り替えに付随して行われる。第2ペリフェラルデバイス30が使用状態とされる場合、システム状態制御部126は、第2ペリフェラルデバイス30の電源をオンするために、電源電圧の供給を開始するようパワーマネジメントICに制御信号を送るステップS2。ステップS3では、システム状態制御部126は、1対2のP-MP伝送に対応したインピーダンス値となるように、直列終端回路101及び102を調整する。図12の例では、実施の形態1で詳しく説明したように、直列終端回路101及び102の各インピーダンス値を25Ωとすればよい。一方、第2ペリフェラルデバイス30が不使用状態とされる場合、システム状態制御部126は、第2ペリフェラルデバイス30の電源をオフするために、電源電圧の供給を停止するようパワーマネジメントICに制御信号を送るステップS4。ステップS5では、システム状態制御部126は、P-P伝送に対応したインピーダンス値となるように、直列終端回路101及び102を調整する。図12の例では、直列終端回路101及び102の各インピーダンス値を50Ωとすればよい。なお、図13におけるステップS2及びS3の順序は便宜的なものであり、ステップS3がステップS2より前に行われてもよいし、ステップS2及びS2は時間的に並行して実行されてもよい。ステップS4及びS5の順序についてもこれと同様である。図13に示したシステム状態制御部126による制御は、ハードウェアロジックにより実現してもよい。また、この制御は、マイクロプロセッサ又はCPUCentralProcessingUnit等と呼ばれるコンピュータにプログラムを実行させることによって実現してもよい。具体的には、図3に示したアルゴリズムをコンピュータに行わせるための命令群を含むプログラムを作成し、当該プログラムをコンピュータに供給すればよい。このプログラムは、様々なタイプの非一時的なコンピュータ可読媒体nontransitorycomputerreadablemediumを用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体tangiblestoragemediumを含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ、光磁気記録媒体例えば光磁気ディスク、CD-ROMReadOnlyMemory、CD-R、CD-R/W、半導体メモリ例えば、マスクROM、PROMProgrammableROM、EPROMErasablePROM、フラッシュROM、RAMrandomaccessmemoryを含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体transitorycomputerreadablemediumによってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。無線通信端末等の電子機器では、使用するペリフェラルデバイス例えばディスプレイの数が電子機器の動作モード、又は実行されるアプリケーションプログラムによって異なることが考えられる。本実施の形態に係る電子装置3は、このような電子機器に適用される場合に特に有効である。ペリフェラルデバイス31が不使用とされる場合、並列終端を終端状態enable状態に維持するために必要な回路並列終端回路301及び302、並びにトランジスタスイッチTS1及びTS2にだけ選択的に電源電圧を供給し、差動レシーバ300を含むその他の部分への電源電圧を停止することが考えられる。そうすれば、使用しないペリフェラルデバイス30に接続された伝送路42がオープンスタブとなることに起因した信号反射を生じることもない。しかしながら、ペリフェラルデバイス31をこのように動作させるためには、差動レシーバ300の動作をオフして並列終端に関する回路だけオンし続けるようにペリフェラルデバイス30を改変する必要がある。これに対して、本実施の形態は、差動レシーバ300の動作状態の変化に付随して伝送路42の並列終端の状態が終端状態enable状態と開放状態disable状態との間で変化することに応じて、差動ドライバ100側の直列終端回路101及び102のインピーダンス値を動的に調整することとした。したがって、本実施の形態は、差動レシーバ300ペリフェラルデバイス30の動作状態の動的な変化に付随して伝送路42の終端状態が変化する場合に、動作を継続する差動レシーバ200の入力差動電圧Vdifの変動を抑制できるとともに、システムのインピーダンス整合を維持して反射信号を抑制できる。つまり、本実施の形態に係る電子装置3を使用する場合、並列終端に関する回路も含めて使用しないペリフェラルデバイス30全体の電源をオフすることが可能である。したがって、差動レシーバ300の動作をオフして並列終端に関する回路だけオンし続けるようなペリフェラルデバイス30の改変は特に必要とされない。なお、図12の構成例では、差動伝送路42がホストIC10の出力端子103及び104の近傍において差動伝送路41から分岐される例を示した。しかしながら、本実施の形態においても、図9に示した構成と同様に、第1ペリフェラルデバイス20の入力端子203及び204を差動伝送路41及び42の分岐点としてもよい。本実施の形態では、第2ペリフェラルデバイス30の動作が停止される際に伝送路42の並列終端が開放される。つまり、伝送路42は、オープンスタブとなる。このため、伝送路42の長さはできるだけ短いことが望ましい。ペリフェラルデバイス20及び30が共にホストIC12から物理的に離間して配置され、ペリフェラルデバイス20及び30の間の物理的な距離が相対的に近い場合には、図7に示した構成と同様に配線するほうが伝送路42の長さを抑えることができる。<その他の実施の形態>上述した発明の実施の形態1~3は、適宜組み合わせることも可能である。上述した発明の実施の形態1~3では、1対2のP-MP構成について具体的に説明した。しかしながら、発明の実施の形態1~3は、1対3以上のP-MP構成にも容易に拡張できる。すなわち、可変インピーダンス回路とされる直列終端回路101及び102、又は並列終端回路211、212、311及び312のインピーダンス値を、1対3以上のP-MP構成に合わせて調整すればよい。具体的には、伝送路から見て並列に配置されているレシーバ側の並列インピーダンス素子の合成インピーダンス値に基づいて、インピーダンス整合がとれるインピーダンス値となるように可変インピーダンス回路を調整すればよい。また、上述した発明の実施の形態1~3では、1つのドライバと複数のレシーバが接続されたマルチドロップ構成に関して具体的に説明した。しかしながら、発明の実施の形態1~3は、マルチドロップ構成ではない構成にも容易に拡張できる。例えば、発明の実施の形態1~3は、複数のドライバと1つのレシーバが接続される構成に適用してもよい。また、発明の実施の形態1~3は、双方向半二重伝送を行う構成に適用してもよい。また、上述した発明の実施の形態1~3では、ホストICとペリフェラルデバイスの間が1つの差動伝送路レーンで接続される例に関して具体的に説明した。しかしながら、発明の実施の形態1~3は、ホストICとペリフェラルデバイスの間が複数のレーンを用いてパラレル接続される構成にも容易に拡張できる。すなわち、レーン数に応じた数のドライバ及びレシーバの組合せをホストIC及びペリフェラルデバイスに配置すればよい。また、上述した発明の実施の形態1~3では、差動ドライバと直列終端回路が1つのIC内に集積される例について説明した。しかしながら、発明の実施の形態1~3は、差動ドライバを含むICの外部に直列終端回路が配置される構成にも容易に拡張できる。また、上述した発明の実施の形態1~3では、差動レシーバと並列終端回路が1つのIC内に集積される例について説明した。しかしながら、発明の実施の形態1~3は、差動レシーバを含むICの外部に並列終端回路が配置される構成にも容易に拡張できる。また、上述した発明の実施の形態1~3では、差動データ伝送を行う電子装置に関して具体的に説明した。しかしながら、発明の実施の形態1~3は、シングルエンドのデータ伝送を行う電子装置にも容易に拡張できる。また、上述した発明の実施の形態1~3では、携帯電話端末を主要な例として説明した。しかしながら、発明の実施の形態1~3は、スマートフォン、携帯ゲーム端末、タブレットPCpersonalComputer、ノートPC等のその他の無線通信端末にも適用でき、無線通信機能を有していない他の電子機器にも適用できる。さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。