"基準波形の振幅情報を記憶した基準波形メモリと、試験されるべき計器から対象波形の所定電気角ごとの振幅情報を取り出す波形検出手段と、前記波形検出手段から取り出した対象波形情報を前記基準波形情報と比較して差信号を検出する減算器と、前記減算器からの差信号により前記基準波形情報を修正するための修正情報を記憶する補正波形メモリと、前記基準波形メモリからの基準波形情報を前記補正波形メモリからの修正情報により修正して出力情報を形成する加算器とをそなえ、前記出力情報に基づく出力を形成する交流計器試験電源用発振装置。請求項1記載の交流計器試験電源用発振装置において、前記基準波形メモリ、前記減算器、前記補正波形メモリおよび前記加算器は、プログラマブルロジックデバイスにより構成されたことを特徴とする交流計器試験電源用発振装置。上述のように、虚負荷電源装置10は、発振器12の信号を電圧増幅器13および電圧電流変換増幅器14により増幅して出力する電圧源および電流源を構成する。この出力は、検出器により実効値および位相角を検出し、演算装置11を介して発振器12の振幅および位相角を発振器12に帰還制御することで設定精度を補償している。この補償を確実に行なうには、検出器として高価な電圧計、電流計、電力計を用いる必要があり、コスト的な問題がある。また、帰還制御は波形ひずみを補償するには応答速度が不十分であり、その結果ひずみの多い波形を出力している。本発明は上述の点を考慮してなされたもので、波形ひずみを極力減少した出力を供給できる電力計試験電源用発振装置を提供することを目的とする。上記目的達成のため、本発明では、基準波形の振幅情報を記憶した基準波形メモリと、試験されるべき計器から対象波形の所定電気角ごとの振幅情報を取り出す波形検出手段と、前記波形検出手段から取り出した対象波形情報を前記基準波形情報と比較して差信号を検出する減算器と、前記減算器からの差信号により前記基準波形情報を修正するための修正情報を記憶する補正波形メモリと、前記基準波形メモリからの基準波形情報を前記補正波形メモリからの修正情報により修正して出力情報を形成する加算器とをそなえ、前記出力情報に基づく出力を形成することを特徴とする交流計器試験電源用発振装置、を提供する。本発明は上述のように、計器を検定するにつき対象計器から対象波形の所定電気角ごとの振幅情報を取り出して基準波形情報と比較して得た差分を補償し出力を形成するようにしたため、いわゆる瞬時補正された波形出力を形成することができる。以下、添付図面を参照して本発明の実施の形態を説明する。図1は、本発明の基本概念を示している。すなわち、測定されるべき電力量計Xに与えられる電圧V、電流Iが遅れ動作を伴った何らかの要素を経ることなく発振器100に帰還され、発振器100の出力vが電圧増幅器200に、同じくiが電圧電流変換増幅器300に与えられて電力量計Xに供給される。このため、発振器100は電圧V、電流Iを遅れなく受け取り、その出力v,iを形成して電圧増幅器200、電圧電流変換増幅器300に与える。図2は、図1に示した試験電源を構成する要素を示すために、実際に用いられる要素群とそれらを結ぶ線とを描いた説明図である。この装置は、切換器101が組み合わされた波形メモリ付きPLD102としての発振器100、D/A変換器201,301およびA/D変換器202,302、および装置各部にサンプリングクロック信号を与えるクロック発生器CLKにより構成される。切換器101は、発振器100の形成する出力周波数を選択するもので、例えば50Hz、60Hzの選択を行なう。波形メモリ付きPLD102は、切換器101により選択された一方の周波数、例えば50Hzの正弦波信号を形成しD/A変換器201,301を介して被検電力量計Xに電圧Vout、電流Ioutとして与える。被検電力量計Xで所定電気角ごとに取り出された電圧Vin、電流Iinは、A/D変換器202,302を介して波形メモリ付きPLD102に帰還され、正弦波の波形制御に用いられる。ここで、被検電力量計XからA/D変換器202,302への入力Vin,Iinに含まれる高次調波のうち不要なものは、ひずみ成分として除去しておくことが望ましい。それには、入力Vinにひずみ成分となる高次調波を含めておき、この入力Vinを波形メモリ付きPLD102に与えて必要な修正を行なわせることにより正弦波信号を形成する。この高次調波は、D/A変換器201の出力側に接続される電圧増幅器図示せずおよび電圧電流変換増幅器図示せずに設けられた出力変圧器および出力変流器、ならびに被検電力量計に内蔵された変成器の磁化特性に起因するものであるからほぼ第11次高調波以下のものに限られ、それよりもさらに高次の調波は無視し得る程度含まれるだけである。そのため、A/D変換器202,302の入力部には、基本波成分から第11次高調波までの信号を同一レベルで通すローパスフィルタ図示せずを挿入しておくとよい。なお、入力Vin中には、出力電圧Vout中に含まれるサンプリングクロック数100kHzが含まれているが、当然ながらこれもローパスフィルタで除去される。図3,は、本発明の実施例としての2つの構成例を示したものであり、何れも波形メモリ付きPLDを用いるものであるが、内部接続が相違する。図2に示したクロック回路は、図示省略している。[実施例1の構成]図3は、第1の実施例を示している。この実施例は、PLD102に内蔵されるプロセッサCPUの出力Vsを基準波形メモリ112に与え、基準波形メモリ112の出力を加算器114および減算器116に与える接続としている。減算器116は、補正波形メモリ113に与えるべき偏差信号、つまり基準信号Vsと帰還信号Vinとの偏差Δv=Vs-Vinを形成するものであり、この偏差Δvに基づき補正波形メモリ113が修正信号ΔVoutを形成する。そして、基準信号Vsを修正信号ΔVoutにより修正して出力電圧Voutが得られ、コントローラ115でデジタルデータに変換され、D/A変換器201でアナログ変換されて出力される。一方、入力電圧Vinは、図示しない被試験電力量計から取り出された電圧である。この入力電圧Vinは、ローパスフィルタ202Aで高次調波例えば第12次以上の高調波が除去されてそれより低次第11次以下の調波および基本波分のみがA/D変換器202に供給され、デジタル信号に変換されてコントローラ115に与えられる。[実施例2の構成]図3は、第2の実施例を示している。この実施例は、コントローラ125の帰還信号出力VinをCPU121に与えて、CPU121の内部で基準電圧Vsから帰還信号Vinを減算して偏差Δvを形成し、補正波形メモリ123に与えるようにしている。つまり、図3における減算器116をCPU121内に取り込んだ構成としている。[動作]図3,に示した回路は、何れもサンプリングクロックの周波数で定まる所定電気角ごとに振幅制御した出力を形成する。すなわち、コントローラ115,125が、A/D変換器202から所定電気角ごとに逐時的な振幅データDATAを得て逐時的に変化する振幅出力Vinを出力する。この結果、コントローラ115,125の出力DATAは、所定電気角ごとに変化し、D/A変換器201の出力Voutが所定電気角ごとに逐時変化する。所定電気角は、小さく選ぶほど逐時制御性が増し、より精密な波形制御ができる。例えば所定電気角を1度とすれば、1Hzの波形が360個/秒に時分割される。これは、1/360秒ごとに振幅制御する速応制御となり、正確な正弦波を得ることができる。したがって、電気角を所望波形の実現のために必要な程度の値に設定することにより高い精度の波形制御が実現できる。"