"周辺処理装置との間で第1のパスを経由してデータ転送を行うための第1のリソースと、前記周辺処理装置との間で第2のパスを経由してデータ転送を行うための第2のリソースと、前記第1のリソースの占有率および前記第2のリソースの占有率を、それぞれ第1の占有率および第2の占有率として測定する測定部と、前記第1の占有率および前記第2の占有率に応じて、前記周辺処理装置に転送すべきデータを第1のデータおよび第2のデータに分割するとともに、該第1のデータおよび該第2のデータを、それぞれ前記第1のパスおよび前記第2のパスを経由して前記周辺処理装置に転送するように制御する制御部と、を備えていることを特徴とするデータ転送制御装置。前記制御部は、前記第1のリソースを経由した前記第1のデータの転送に要する時間と、前記第2のリソースを経由した前記第2のデータ転送に要する時間とが一致するように、前記周辺処理装置に転送すべきデータを分割することを特徴とする、請求項1に記載のデータ転送制御装置。前記制御部は、前記第1のデータのサイズと前記第2のデータのサイズとの比が、前記第1のリソースの性能P1に1から前記第1の占有率O1を差し引いた値を掛け合わせたものP11-O1と、前記第2のリソースの性能P2に1から前記第2の占有率O2を差し引いた値を掛け合わせたものP21-O2との比となるように、前記周辺処理装置に転送すべきデータを分割することを特徴とする、請求項1または2に記載のデータ転送制御装置。前記第1のリソースおよび前記第2のリソースは、それぞれ、複数の入出力インタフェースデバイスおよびこれらを切り替えるデバイス切替スイッチを備え、前記測定部は、前記複数の入出力インタフェースデバイスおよび前記デバイス切替スイッチのうちのデータ転送のボトルネックとなる箇所の占有率を、前記第1の占有率および前記第2の占有率として測定することを特徴とする、請求項1ないし3のいずれか1項に記載のデータ転送制御装置。前記制御部は、前記周辺装置に転送すべきデータを保持するメモリのバンクを単位として、該データを分割することを特徴とする、請求項1ないし4のいずれか1項に記載のデータ転送制御装置。周辺処理装置との間で第1のパスを経由してデータ転送を行うための第1のリソースの占有率を第1の占有率として測定する工程と、前記周辺処理装置との間で第2のパスを経由してデータ転送を行うための第2のリソースの占有率を第2の占有率として測定する工程と、前記第1の占有率および前記第2の占有率に応じて、前記周辺処理装置に転送すべきデータを第1のデータおよび第2のデータに分割する工程と、前記第1のデータおよび前記第2のデータを、それぞれ前記第1のパスおよび前記第2のパスを経由して前記周辺処理装置に転送する工程と、を含むことを特徴とするデータ転送制御方法。前記第1のリソースを経由した前記第1のデータの転送に要する時間と、前記第2のリソースを経由した前記第2のデータ転送に要する時間とが一致するように、前記周辺処理装置に転送すべきデータを分割する工程を含むことを特徴とする、請求項6に記載のデータ転送制御方法。前記周辺装置に転送すべきデータを保持するメモリのバンクを単位として、該データを分割する工程を含むことを特徴とする、請求項6または7に記載のデータ転送制御方法。周辺処理装置との間で第1のパスを経由してデータ転送を行うための第1のリソースの占有率を第1の占有率として測定する処理と、前記周辺処理装置との間で第2のパスを経由してデータ転送を行うための第2のリソースの占有率を第2の占有率として測定する処理と、前記第1の占有率および前記第2の占有率に応じて、前記周辺処理装置に転送すべきデータを第1のデータおよび第2のデータに分割する処理と、前記第1のデータおよび前記第2のデータを、それぞれ前記第1のパスおよび前記第2のパスを経由して前記周辺処理装置に転送する処理と、をコンピュータに実行させることを特徴とするプログラム。前記第1のリソースを経由した前記第1のデータの転送に要する時間と、前記第2のリソースを経由した前記第2のデータ転送に要する時間とが一致するように、前記周辺処理装置に転送すべきデータを分割する処理をコンピュータに実行させることを特徴とする、請求項9に記載のプログラム。以下の分析は、本発明者によってなされたものである。上記の高可用性が求められるコンピュータシステムにおいて、周辺装置との転送パスは二重化構成になっているが、正常時に使用する転送パスは正系の転送パス正系パスのみである。すなわち、副系の転送パス副系パス、冗長パスは、障害発生時に切り替えるために用意されているにすぎず、正常時は有効的に活用されていない。したがって、データ転送処理性能が、正系パスの転送処理性能のみによって規定されるという問題がある。そこで、冗長パスを備えたコンピュータシステムにおいて、データ転送処理性能を向上させることが課題となる。本発明の目的は、かかる課題を解消するデータ転送制御装置、データ転送制御方法およびプログラムを提供することにある。本発明の第1の視点に係るデータ転送制御装置は、周辺処理装置との間で第1のパスを経由してデータ転送を行うための第1のリソースと、前記周辺処理装置との間で第2のパスを経由してデータ転送を行うための第2のリソースと、前記第1のリソースの占有率および前記第2のリソースの占有率を、それぞれ第1の占有率および第2の占有率として測定する測定部と、前記第1の占有率および前記第2の占有率に応じて、前記周辺処理装置に転送すべきデータを第1のデータおよび第2のデータに分割するとともに、該第1のデータおよび該第2のデータを、それぞれ前記第1のパスおよび前記第2のパスを経由して前記周辺処理装置に転送するように制御する制御部と、を備えている。本発明の第2の視点に係るデータ転送制御方法は、周辺処理装置との間で第1のパスを経由してデータ転送を行うための第1のリソースの占有率を第1の占有率として測定する工程と、前記周辺処理装置との間で第2のパスを経由してデータ転送を行うための第2のリソースの占有率を第2の占有率として測定する工程と、前記第1の占有率および前記第2の占有率に応じて、前記周辺処理装置に転送すべきデータを第1のデータおよび第2のデータに分割する工程と、前記第1のデータおよび前記第2のデータを、それぞれ前記第1のパスおよび前記第2のパスを経由して前記周辺処理装置に転送する工程と、を含む。本発明の第3の視点に係るプログラムは、周辺処理装置との間で第1のパスを経由してデータ転送を行うための第1のリソースの占有率を第1の占有率として測定する処理と、前記周辺処理装置との間で第2のパスを経由してデータ転送を行うための第2のリソースの占有率を第2の占有率として測定する処理と、前記第1の占有率および前記第2の占有率に応じて、前記周辺処理装置に転送すべきデータを第1のデータおよび第2のデータに分割する処理と、前記第1のデータおよび前記第2のデータを、それぞれ前記第1のパスおよび前記第2のパスを経由して前記周辺処理装置に転送する処理と、をコンピュータに実行させる。本発明に係るデータ転送制御装置、データ転送制御方法およびプログラムによると、冗長パスを備えたコンピュータシステムにおいて、データ転送処理性能を向上させることができる。はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。本発明では、高可用性が求められるコンピュータシステムに設けられた二重化パスを有効に活用し、正常時における転送に使用されている正系パスに加えて、正常時における転送には使用されていない副系パスをも使用することにより、データ転送を並列的に動作させ、データ転送処理性能を向上させる。すなわち、本発明は、高可用性が求められるコンピュータシステムに設けられた、計算機本体と周辺処理装置との二重化パスにおいて、正常動作時には通常1つのパスのみしか使用されないところ、二重化の両パスを同時に並列して活用することにより、計算機本体と周辺処理装置との通信時間を低減し、処理性能の向上を図る。図1を参照すると、データ転送制御装置40は、周辺処理装置50との間で第1のパスを経由してデータ転送を行うための第1のリソース41と、周辺処理装置50との間で第2のパスを経由してデータ転送を行うための第2のリソース42と、第1のリソース41の占有率および第2のリソース42の占有率を、それぞれ第1の占有率および第2の占有率として測定する測定部43と、第1の占有率および第2の占有率に応じて、周辺処理装置50に転送すべきデータを第1のデータおよび第2のデータに分割するとともに、第1のデータおよび第2のデータを、それぞれ第1のパスおよび第2のパスを経由して周辺処理装置50に転送するように制御する制御部45と、を備えている。また、制御部45は、第1のリソース41を経由した第1のデータの転送に要する時間と、第2のリソース42を経由した第2のデータ転送に要する時間とが一致するように、周辺処理装置50に転送すべきデータを分割することが好ましい。さらに、制御部45は、第1のデータのサイズと第2のデータのサイズとの比が、第1のリソース41の性能P1に1から第1の占有率O1を差し引いた値1-O1を掛け合わせたものP11-O1と、第2のリソース42の性能P2に1から第2の占有率O2を差し引いた値1-O2を掛け合わせたものP21-O2との比となるように、周辺処理装置50に転送すべきデータを分割することが好ましい。図3を参照すると、第1のリソース41および第2のリソース42は、それぞれ、複数の入出力インタフェースデバイス133a~133dおよびこれらを切り替えるデバイス切替スイッチ132を備えていてもよい。このとき、測定部42ないし131eは、複数の入出力インタフェースデバイス133a~133dおよびデバイス切替スイッチ132のうちのデータ転送のボトルネックとなる箇所の占有率を、第1の占有率および第2の占有率として測定することが好ましい。図8を参照すると、制御部45は、周辺処理装置50に転送すべきデータを保持するメモリのバンクを単位として、該データを分割することが好ましい。本発明では、I/Oプロセッサモジュール上の測定部により測定されたI/Oプロセッサモジュールの負荷状況をCPUが認識することにより、CPUが正系および副系のパスの使用割合を動的に変更することで、パスを有効に活用し、転送時間の最適化を図り、データ転送処理性能を向上させる。データ転送パスが二重化構成により冗長化されており、計算機-周辺処理装置がI/Oプロセッサモジュールを介して接続されているコンピュータシステムにおいて、I/Oプロセッサモジュール上のデータ転送に係るボトルネックになる部位の負荷状況を測定する測定部を含み、測定部で測定された負荷状況に応じた転送長を正系、副系に並列して転送させることにより、データ転送の処理性能の向上を図る。なお、本発明において、下記の形態が可能である。[形態1]上記第1の視点に係るデータ転送制御装置のとおりである。[形態2]前記制御部は、前記第1のリソースを経由した前記第1のデータの転送に要する時間と、前記第2のリソースを経由した前記第2のデータ転送に要する時間とが一致するように、前記周辺処理装置に転送すべきデータを分割してもよい。[形態3]前記制御部は、前記第1のデータのサイズと前記第2のデータのサイズとの比が、前記第1のリソースの性能P1に1から前記第1の占有率O1を差し引いた値を掛け合わせたものP11-O1と、前記第2のリソースの性能P2に1から前記第2の占有率O2を差し引いた値を掛け合わせたものP21-O2との比となるように、前記周辺処理装置に転送すべきデータを分割してもよい。[形態4]前記第1のリソースおよび前記第2のリソースは、それぞれ、複数の入出力インタフェースデバイスおよびこれらを切り替えるデバイス切替スイッチを備え、前記測定部は、前記複数の入出力インタフェースデバイスおよび前記デバイス切替スイッチのうちのデータ転送のボトルネックとなる箇所の占有率を、前記第1の占有率および前記第2の占有率として測定するようにしてもよい。[形態5]前記制御部は、前記周辺装置に転送すべきデータを保持するメモリのバンクを単位として、該データを分割してもよい。[形態6]上記第2の視点に係るデータ転送制御方法のとおりである。[形態7]前記第1のリソースを経由した前記第1のデータの転送に要する時間と、前記第2のリソースを経由した前記第2のデータ転送に要する時間とが一致するように、前記周辺処理装置に転送すべきデータを分割する工程を含んでいてもよい。[形態8]前記周辺装置に転送すべきデータを保持するメモリのバンクを単位として、該データを分割する工程を含んでいてもよい。[形態9]上記第3の視点に係るプログラムのとおりである。[形態10]前記第1のリソースを経由した前記第1のデータの転送に要する時間と、前記第2のリソースを経由した前記第2のデータ転送に要する時間とが一致するように、前記周辺処理装置に転送すべきデータを分割する処理をコンピュータに実行させるようにしてもよい。実施形態1第1の実施形態に係るデータ転送制御装置について、図面を参照して説明する。図2は、本実施形態に係るデータ転送制御装置を計算機1ないし周辺処理装置2,3として設けたコンピュータシステムの構成を示すブロック図である。図2を参照すると、計算機1は、CPU12、共有メモリ11、正系I/Oプロセッサモジュール13、および、副系I/Oプロセッサモジュール14を備えている。同様に、周辺処理装置2はCPU22、共有メモリ21、正系I/Oプロセッサモジュール23、および、副系I/Oプロセッサモジュール24を備え、周辺処理装置3はCPU32、共有メモリ31、正系I/Oプロセッサモジュール33、および、副系I/Oプロセッサモジュール34を備えている。また、計算機1と周辺処理装置2は、両装置上の正系I/Oプロセッサモジュール13,23を介して接続されるとともに、副系I/Oプロセッサモジュール14,24を介して接続される。同様に、計算機1と周辺処理装置3も、両装置上の正系I/Oプロセッサモジュール13,33を介して接続されるとともに、副系I/Oプロセッサモジュール14,34を介して接続される。図3は、正系I/Oプロセッサモジュール13の構成を示すブロック図である。正系I/Oプロセッサモジュール13は、I/Oプロセッサ131、デバイス切り替えスイッチ132、および、I/Oインタフェースデバイス群133を備えている。I/Oインタフェースデバイス群133は、デバイス133a~133dを備えている。入力されたデータには、どの周辺処理装置へのデータなのかを示すヘッダ情報が付与されている。デバイス切替スイッチ132は、ヘッダ情報に基づいて、適切にI/Oインタフェースデバイス群133上のデバイス133a~133dを選択する。また、I/Oプロセッサ131上には、I/Oインタフェースデバイス群133の各デバイス133a~133dを制御するデバイス制御FWfirmwareがI/Oインタフェースデバイスごとに搭載されている。例えば、デバイス制御FW131aは、デバイス133aを制御する。また、I/Oプロセッサ131上には、I/Oインタフェースデバイス群133のデバイス133a~133dの負荷状況リソースの占有率を監視する測定部131eが搭載されている。ここでは、一例として、正系I/Oプロセッサモジュール13および副系I/Oプロセッサモジュール14の処理性能は、同一であるものとする。また、計算機1上のCPU12から計算機1上の正系I/Oプロセッサモジュール13、周辺処理装置2上の正系I/Oプロセッサモジュール23を経由し、周辺処理装置2上のCPU22に至るパスを正系パスといい、計算機1上のCPU12から計算機1上の副系I/Oプロセッサモジュール14、周辺処理装置2上の副系I/Oプロセッサモジュール24を経由し、周辺処理装置2上のCPU22に至るパスを副系パスという。図4は、共有メモリ11の構成を示すブロック図である。図4を参照すると、共有メモリ11は、制御管理領域111とデータ領域112とを備えている。制御管理領域111には、計算機1における正系I/Oプロセッサモジュール13の測定部131e、副系I/Oプロセッサモジュール14の測定部非図示で測定された負荷状況が、各測定部によって書き込まれる。また、データ領域112には、計算機1から周辺処理装置2,3へ転送したいデータなど、一般的なデータが保存されている。図2において、計算機1上の共有メモリ11に存在するデータを、周辺処理装置2上の共有メモリ21に転送する場合について説明する。計算機1の正系I/Oプロセッサモジュール13の測定部131eは、CPU12からの入力を監視することにより、I/Oインタフェースデバイス群133のデバイス133a~133dの負荷状況を監視する。なお、負荷が高くなった場合に転送性能の低下を招く箇所として、図2の構成においては、デバイス切替スイッチ132と、I/Oインタフェースデバイス群133の各デバイス133a~133dが考えられ、ボトルネックとなる箇所はこれらのデバイスの実現方法に応じて異なる。測定部131eは、実際のボトルネックになる部位における負荷を測定するようにしてもよい。例えば、デバイス切替スイッチ132がボトルネックとなる場合には、測定部131eは、デバイス133a~133d全体の負荷状況を測定するようにしてもよい。一方、I/Oインタフェースデバイス群133の各デバイス133a~133dがボトルネックとなる場合には、測定部131eは、デバイス133a~133dのそれぞれの負荷状況を測定するようにしてもよい。負荷状況を測定した測定部131eは、共有メモリ11上の制御管理領域111に、正系I/Oプロセッサモジュール13上における負荷状況を記録する。副系I/Oプロセッサモジュール14上の測定部非図示も、同様に、共有メモリ11上の制御管理領域111に、副系I/Oプロセッサモジュール14上における負荷状況を記録する。計算機1における共有メモリ11上のデータ領域112にあるデータを、周辺処理装置2における共有メモリ上のデータ領域に転送したい場合、計算機1上のCPU12は、共有メモリ11上の制御管理領域111に記録された、正系I/Oプロセッサモジュール13および副系I/Oプロセッサモジュールの負荷状況を確認する。負荷状況を確認したCPU12は、転送長が、1-負荷状況、すなわち、各プロセッサモジュールの空き状況に応じた割合になるように、正系I/Oプロセッサモジュール13、副系I/Oプロセッサモジュール14に転送を指示する。例えば、正系I/Oプロセッサモジュール13の負荷状況が75、副系I/Oプロセッサモジュール14の負荷状況が25である場合には、空き状況の比率は正系の空き状況:副系の空き状況=1-0.75:1-0.25=1:3である。このとき、CPU12は、転送長が空き状況の比となるように、正系の転送長:副系の転送長=1:3と設定する。一例として、転送すべきデータを4nByteとした場合、CPU12は、正系I/Oプロセッサモジュール13に対して、nByte、副系I/Oプロセッサモジュール14に対して、3nByteの転送を指示する。図5および図6は、デバイスの占有率と時間との関係を示した図である。図5は、正系I/Oプロセッサモジュールのみを使用した転送の場合におけるデバイスの占有率と時間との関係を示す。一方、図6は、本実施形態のように、正系I/Oプロセッサモジュール13と副系I/Oプロセッサモジュール14を並列に使用して転送した場合のデバイスの占有率と時間との関係を示す図である。ここでは、一例として、正系I/Oプロセッサモジュール13は、所望の転送以外のその他の通信によってリソースの75を占有されているものとし、副系I/Oプロセッサモジュールは、所望の転送以外のその他の通信によってリソースの25を占有されているものとする。図5に示すように、正系のプロセッサモジュールのみを使用した場合には、正系I/Oプロセッサモジュールの空いている25の部分を使用して、4nByteの転送が行われる。この場合における転送開始から転送終了までの時間を4tとする。一方、本実施形態の構成によると、図6に示すように、正系I/Oプロセッサモジュール13の空いている25の部分を使用して、nByteの転送を行うとともに、副系I/Oプロセッサモジュール14の空いている75の部分を使用して、3nByteの転送を、同時に並列的に行うことができる。このとき、転送開始から転送終了までの所要時間はtであり、正系のみを使用した場合と比較して、転送時間を1/4に削減することができる。また、本実施形態では、正系パスに障害が発生した場合には、正系パスに障害が発生したことをCPU12が検知し、副系パスのみを使用するよう切り替える。これにより、従来技術と同様に、副系パスを冗長構成における代替パスとして使用することもできる。さらに、副系パスに障害が発生した場合には、副系パスに障害が発生したことをCPU12が検知し、正系パスのみを使用するよう切り替えることもできる。本実施形態によると、以下の効果がもたらされる。高可用性が求められるコンピュータシステムにおいて、I/Oプロセッサモジュールに測定部を搭載し、測定部がI/Oプロセッサモジュールにおける転送のボトルネック部の負荷状況を監視し、これらの負荷状況を正系、副系双方のI/Oプロセッサモジュールが、計算機上の共有メモリの制御管理領域に記録することによって、CPUは、各I/Oプロセッサモジュールの負荷状況を認識することが可能になる。正系および副系のI/Oプロセッサモジュールの負荷状況に応じて、CPUが転送長の割合を動的に変更し、各I/Oプロセッサモジュールへ転送指示を行うことで、正系、副系の転送パスを使用した転送を並列的に行うことができる。したがって、従来、正常時には使用されていない副系のI/Oプロセッサモジュールを有効に活用することとができ、転送処理の性能を向上させることができる。このように、本実施形態によると、一般に設けられている冗長パスを有効に活用し、並列に動作させることにより、データ転送処理性能を格段に向上させることができる。なお、本実施形態に示したコンピュータシステムを構成する計算機の台数および周辺処理装置の台数、I/Oプロセッサモジュールに搭載されるデバイスの個数は、例示に過ぎず、本発明を本実施形態の構成に限定することを意図するものではない。実施形態2第2の実施形態に係るデータ転送処理装置について、図面を参照して説明する。図7および図8は、図4に示した共有メモリ11のデータ領域112の一部を示し、メモリのデータ管理方法を一例として示すものである。図7および図8に示した0x00から0x0Fまでは、バイトアドレスを示す。図7は通常のメモリ管理方法の一例を示し、図8はバンク方式によるメモリ管理方法の一例を示す。バンク方式では、図8に示すように、バンクAで4nByte目、バンクBで4n1Byte目を、バンクCで4n2Byte目を、バンクDで4n3Byte目を管理しており、メモリの読み出し、書き込みごとに所望のデータを得られるよう、バンクを切り替える。正系および副系を経由して転送するデータの分割方法について、説明する。ここでは、一例として、第1の実施形態に例示したのと同様に、バイトアドレス0x00からバイトアドレス0x0Fまでの16Byteについて、正系データ転送長:副系データ転送長=1:3に分割する場合を考える。図7に示すように、通常のメモリ管理方法の場合には、バイトアドレス0x00からバイトアドレス0x03までの4Byteを正系パス、0x04から0x0Fまでの12Byteを副系パスに分割してもよい。一方、図8に示すバンク方式を採用したメモリ構成の場合には、バンクAに格納された、バイトアドレス0x00,0x04,0x08,0x0Cの4Byteのデータを正系パス、バンクB、バンクC、バンクDに格納された12Byteを副系パスを使用して、バンクごとに転送してもよい。バンクごとに転送することで、計算機や周辺処理装置上におけるメモリの読み出し、書き込み時において、バンクの切り替えに伴うオーバーヘッドを減らすことができる。したがって、データ転送処理性能をさらに向上させることができる。なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。"