"共通端子に分岐接続されて配列された複数の発光素子を駆動する駆動装置において、縦続接続された複数段の走査回路を有し、各段の前記走査回路の出力端子が前記各発光素子にそれぞれ接続され、第1クロック信号を出力する第1クロック端子が奇数段の前記走査回路に接続され、第2クロック信号を出力する第2クロック端子が偶数段の前記走査回路に接続され、前記第2クロック信号が初段の前記走査回路に印加されると、前記初段の走査回路から最終段の前記走査回路へ向かって前記複数の発光素子を順に走査して駆動する走査回路部と、前記共通端子を駆動するデータ駆動部と、第1クロックパルスを出力する第1出力端子と、前記第1クロックパルスに対して位相の異なる第2クロックパルスを出力する第2出力端子と、前記第1クロックパルス及び前記第2クロックパルスに同期した第3クロックパルスを出力する第3出力端子とを有するクロック駆動回路と、前記第1出力端子及び前記第1クロック端子間とノードとの間に接続された第1抵抗と、前記第2出力端子及び前記第2クロック端子間と前記ノードとの間に接続された第2抵抗と、前記第3出力端子及び前記ノード間に接続されたコンデンサとを有し、前記第1クロック端子へ出力する前記第1クロック信号と、前記第2クロック端子へ出力する前記第2クロック信号との波形を整形する波形整形回路と、を備えたことを特徴とする駆動装置。共通端子に分岐接続されて配列された複数の発光素子をそれぞれ有する複数の主発光部を駆動する駆動装置において、縦続接続された複数段の走査回路を有し、各段の前記走査回路の出力端子が前記各発光素子にそれぞれ接続され、第1クロック信号を出力する第1クロック端子が奇数段の前記走査回路に接続され、第2クロック信号を出力する第2クロック端子が偶数段の前記走査回路に接続され、前記第2クロック信号が初段の前記走査回路に印加されると、前記初段の走査回路から最終段の前記走査回路へ向かって前記複数の発光素子を順に走査して駆動する複数の走査回路部と、前記各走査回路部における前記各共通端子をそれぞれ駆動する複数のデータ駆動部と、複数の第1クロックパルスを出力する複数の第1出力端子と、前記複数の第1クロックパルスに対して位相の異なる複数の第2クロックパルスを出力する複数の第2出力端子と、前記複数の第1クロックパルス及び前記複数の第2クロックパルスに同期した第3クロックパルスを出力する第3出力端子とを有するクロック駆動回路と、前記各第1出力端子及び前記各第1クロック端子間と各ノードとの間にそれぞれ接続された複数の第1抵抗と、前記各第2出力端子及び前記各第2クロック端子間と前記各ノードとの間にそれぞれ接続された複数の第2抵抗と、前記第3出力端子及び前記各ノード間にそれぞれ接続された複数のコンデンサとを有し、前記複数の第1クロック端子へ出力する前記複数の第1クロック信号と、前記複数の第2クロック端子へ出力する前記複数の第2クロック信号との波形を整形する波形整形回路と、を備えたことを特徴とする駆動装置。前記走査回路部において、前記奇数段における前記各走査回路は、第1電源に接続された第1端子と、前記第1クロック端子に接続された第2端子と、奇数番目の前記発光素子に接続され、前記第1端子及び前記第2端子間のオン/オフ状態を制御する制御端子と、を有する3端子スイッチ素子を備え、前記偶数段における前記各走査回路は、前記第1電源に接続された第1端子と、前記第2クロック端子に接続された第2端子と、偶数番目の前記発光素子に接続され、前記偶数段における前記第1端子及び前記第2端子間のオン/オフ状態を制御する制御端子と、を有する3端子スイッチ素子を備えたことを特徴とする請求項1又は2記載の駆動装置。前記初段の走査回路における前記3端子スイッチ素子の前記制御端子は、逆方向のダイオードを介して前記第2クロック端子に接続され、前記各段の走査回路における前記3端子スイッチ素子の前記制御端子間は、順方向のダイオードを介してそれぞれ接続されていることを特徴とする請求項3記載の駆動装置。前記各段の走査回路における前記3端子スイッチ素子の前記制御端子は、抵抗を介して、前記第1電源とは異なる電位の第2電源に接続されていることを特徴とする請求項4記載の駆動装置。前記第1電源は、電源電圧を供給する電源であり、前記第2電源は、グランドであり、前記クロック駆動回路は、前記第1クロックパルスを前記第1出力端子から出力するスリーステート型の第1出力バッファと、前記第2クロックパルスを前記第2出力端子から出力するスリーステート型の第2出力バッファと、前記第3クロックパルスを前記第3出力端子から出力するスリーステート型の第3出力バッファと、を有することを特徴とする請求項1~5のいずれか1項に記載の駆動装置。前記3端子スイッチ素子は、サイリスタにより構成されていることを特徴とする請求項3~6のいずれか1項に記載の駆動装置。前記発光素子は、3端子発光素子により構成されていることを特徴とする請求項1~7のいずれか1項に記載の駆動装置。前記3端子発光素子は、発光サイリスタであることを特徴とする請求項8記載の駆動装置。請求項1記載の複数の発光素子と、請求項1記載の駆動装置と、を備えたことを特徴とするプリントヘッド。請求項2記載の複数の主発光部と、請求項2記載の駆動装置と、を備えたことを特徴とするプリントヘッド。請求項10又は11記載のプリントヘッドを備え、前記プリントヘッドにより露光されて記録媒体に画像を形成することを特徴とする画像形成装置。しかしながら、従来の自己走査型のプリントヘッドでは、クロック駆動回路における出力端子数が転送クロック当たり2個要するため、以下のような課題があった。プリントヘッドにおいては、動作の高速化を目的として、多数の自己走査型のサイリスタアレイチップを設け、同時並列して動作するようにしている。サイリスタアレイチップへのデータ転送クロックとして2相クロックが用いられ、サイリスタアレイチップ毎に2つのクロックが入力される。そのため、自己走査型のプリントヘッドのクロック駆動回路においては、サイリスタアレイチップ1個を駆動するために4個の出力端子を要することになる。プリントヘッドには多数の自己走査型のサイリスタアレイチップを配列しているので、クロック駆動回路に備えるべき出力端子の総数が膨大となってしまい、大規模集積回路以下LSIという。パッケージに収容可能な端子数に抑えようとすると、クロック駆動回路に並列接続して駆動するチップ数が多数となるので、波形なまりを生じる。この結果、プリントヘッドの動作を高速化できないという課題があった。このように、プリントヘッドを駆動するLSIのパッケージに収容可能な端子数を増大させず、自己走査型の発光素子アレイチップのクロック生成を行うことのできる回路構成が切望されていた。本発明の内の第1の発明の駆動装置は、共通端子に分岐接続されて配列された複数の発光素子を駆動する駆動装置において、走査回路部と、データ駆動部と、クロック駆動回路と、波形整形回路とを備えている。前記走査回路部は、縦続接続された複数段の走査回路を有し、各段の前記走査回路の出力端子が前記各発光素子にそれぞれ接続され、第1クロックを出力する第1クロック端子が奇数段の前記走査回路に接続され、第2クロックを出力する第2クロック端子が偶数段の前記走査回路に接続され、前記第2クロックが初段の前記走査回路に印加されると、前記初段の走査回路から最終段の前記走査回路へ向かって前記複数の発光素子を順に走査して駆動する回路である。前記データ駆動部は、前記共通端子を駆動するものである。前記クロック駆動回路は、第1クロックパルスを出力する第1出力端子と、前記第1クロックパルスに対して位相の異なる第2クロックパルスを出力する第2出力端子と、前記第1クロックパルス及び前記第2クロックパルスに同期した第3クロックパルスを出力する第3出力端子とを有している。更に、前記波形整形回路は、前記第1出力端子及び前記第1クロック端子間とノードとの間に接続された第1抵抗と、前記第2出力端子及び前記第2クロック端子間と前記ノードとの間に接続された第2抵抗と、前記第3出力端子及び前記ノード間に接続されたコンデンサとを有し、前記第1クロック端子へ出力する前記第1クロックと、前記第2クロック端子へ出力する前記第2クロックとの波形を整形する回路である。第2の発明の駆動装置は、共通端子に分岐接続されて配列された複数の発光素子をそれぞれ有する複数の主発光部を駆動する駆動装置において、複数の走査回路部と、複数のデータ駆動部と、クロック駆動回路と、波形整形回路とを備えている。前記複数の走査回路部は、縦続接続された複数段の走査回路を有し、各段の前記走査回路の出力端子が前記各発光素子にそれぞれ接続され、第1クロックを出力する第1クロック端子が奇数段の前記走査回路に接続され、第2クロックを出力する第2クロック端子が偶数段の前記走査回路に接続され、前記第2クロックが初段の前記走査回路に印加されると、前記初段の走査回路から最終段の前記走査回路へ向かって前記複数の発光素子を順に走査して駆動するものである。前記複数のデータ駆動部は、前記各走査回路部における前記各共通端子をそれぞれ駆動するものである。前記クロック駆動回路は、複数の第1クロックパルスを出力する複数の第1出力端子と、前記複数の第1クロックパルスに対して位相の異なる複数の第2クロックパルスを出力する複数の第2出力端子と、前記複数の第1クロックパルス及び前記複数の第2クロックパルスに同期した第3クロックパルスを出力する第3出力端子とを有している。前記波形整形回路は、前記各第1出力端子及び前記各第1クロック端子間と各ノードとの間にそれぞれ接続された複数の第1抵抗と、前記各第2出力端子及び前記各第2クロック端子間と前記各ノードとの間にそれぞれ接続された複数の第2抵抗と、前記第3出力端子及び前記各ノード間にそれぞれ接続された複数のコンデンサとを有し、前記複数の第1クロック端子へ出力する前記複数の第1クロックと、前記複数の第2クロック端子へ出力する前記複数の第2クロックとの波形を整形する回路である。第3の発明のプリントヘッドは、前記第1の発明の複数の発光素子と、前記第1の発明の駆動装置とを備えている。第4の発明のプリントヘッドは、前記第2の発明の複数の主発光部と、前記第2の発明の駆動装置とを備えている。第5の発明の画像形成装置は、前記第3又は第4の発明のプリントヘッドを備え、前記プリントヘッドにより露光されて記録媒体に画像を形成するものである。本発明の内の第1、第2の発明の駆動装置、及び第3、第4の発明のプリントヘッドによれば、クロック駆動回路から出力される第1、第2、第3クロックパルスを、波形整形回路にて波形整形をして第1、第2クロックを生成し、走査回路部を駆動しているので、クロック駆動回路における出力端子数を、従来のものよりも削減することができる。これにより、プリントヘッドにおけるデータ転送速度を向上できることは勿論のこと、クロック駆動回路の出力端子数の減少により、回路規模の削減と、それによる低コスト化も期待できる。第5の発明の画像形成装置によれば、前記第3又は第4の発明のプリントヘッドを採用しているので、スペース効率及び光取り出し効率に優れた高品質の画像形成装置を提供することができる。本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。実施例1の画像形成装置図2は、本発明の実施例1における画像形成装置を示す概略の構成図である。この画像形成装置1は、被駆動素子例えば、発光素子として3端子発光サイリスタを用いた発光サイリスタアレイを有する半導体複合装置を備えた露光装置例えば、プリントヘッドが搭載されたタンデム型電子写真カラープリンタにより構成されており、ブラックK、イエローY、マゼンタM及びシアンCの各色の画像を各々に形成する4つのプロセスユニット10-1~10-4を有し、これらが記録媒体例えば、用紙20の搬送経路の上流側から順に配置されている。各プロセスユニット10-1~10-4の内部構成は共通しているため、例えば、マゼンタのプロセスユニット10-3を例にとり、これらの内部構成を説明する。プロセスユニット10-3には、像担持体としての感光体例えば、感光体ドラム11が図2中の矢印方向に回転可能に配置されている。感光体ドラム11の周囲には、この回転方向の上流側から順に、感光体ドラム11の表面に電荷を供給して帯電させる帯電装置12と、帯電された感光体ドラム11の表面に選択的に光を照射して静電潜像を形成する露光装置としてのプリントヘッド13が配設されている。更に、静電潜像が形成された感光体ドラム11の表面に、マゼンタ所定色のトナーを付着させて顕像を発生させる現像器14と、感光体ドラム11上のトナーの顕像を転写した際に残留したトナーを除去するクリーニング装置15とが配設されている。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギア等を経由して動力が伝達されて回転する。画像形成装置1の下部には、用紙20を堆積した状態で収納する用紙カセット21が装着され、その上方に、用紙20を1枚ずつ分離させて搬送するためのホッピングローラ22が配設されている。用紙20の搬送方向におけるホッピングローラ22の下流側には、ピンチローラ23,24に用紙20を挟持することによってこの用紙20を搬送する搬送ローラ25と、用紙20の斜行を修正し、プロセスユニット10-1に搬送するレジストローラ26とが配設されている。これらのホッピングローラ22、搬送ローラ25及びレジストローラ26は、図示しない駆動源からギア等を経由して動力が伝達されて回転する。プロセスユニット10-1~10-4の各感光体ドラム11に対向する位置には、それぞれ半導電性のゴム等によって形成された転写ローラ27が配設されている。各転写ローラ27には、感光体ドラム11上に付着されたトナーによる顕像を用紙20に転写する転写時に、各感光体ドラム11の表面電位とこれら各転写ローラ27の表面電位に電位差を持たせるための電圧が印加されている。プロセスユニット10-4の下流には、定着器28が配設されている。定着器28は、加熱ローラとバックアップローラとを有し、用紙20上に転写されたトナーを加圧加熱することによって定着する装置であり、この下流に、排出ローラ29,30、排出部のピンチローラ31,32、及び用紙スタッカ部33が設けられている。排出ローラ29,30は、定着器28から排出された用紙20を、排出部のピンチローラ31,32と共に挟持し、用紙スタッカ部33に搬送する。これらの定着器28及び排出ローラ29等は、図示しない駆動源からギア等を経由して動力が伝達されて回転する。このように構成される画像記録装置1は、次のように動作する。先ず、用紙カセット21に堆積した状態で収納されている用紙20が、ホッピングローラ22によって、上から1枚ずつ分離されて搬送される。続いて、この用紙20は、搬送ローラ25、レジストローラ26及びピンチローラ23,24に挟持されて、プロセスユニット10-1の感光体ドラム11と転写ローラ27の間に搬送される。その後、用紙20は、感光体ドラム11及び転写ローラ27に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム10-1の回転によって搬送される。同様にして、用紙20は、順次プロセスユニット10-2~10-4を通過し、その通過過程で、各プリントヘッド13により形成された静電潜像を各現像器14によって現像した各色のトナー像が、その記録面に順次転写されて重ね合わされる。このようにして記録面上に各色のトナー像が重ね合わされた後、定着器28によってトナー像が定着された用紙20は、排出ローラ29,30及びピンチローラ31,32に挟持されて、画像形成装置1の外部の用紙スタッカ部33に排出される。以上の過程を経て、カラー画像が用紙20上に形成される。実施例1のプリントヘッド図3は、図2中のプリントヘッド13の構成を示す概略の断面図である。図4は、図3中の基板ユニットを示す斜視図である。図3に示すプリントヘッド13は、ベース部材13aを有し、このベース部材13a上に、図4に示す基板ユニットが固定されている。基板ユニットは、ベース部材13a上に固定されるプリント配線板13bと、このプリント配線板13b上に接着剤等で固定された複数の半導体集積回路以下ICという。チップ13cとにより構成されている。各ICチップ13cには、自己走査部としての走査回路部100が集積され、更にこの上に、発光素子列例えば、発光サイリスタアレイが略直線状に配列された主発光部200が配置されている。各ICチップ13cにおける図示しない複数の端子と、プリント配線板13b上の図示しない配線パッドとは、ボンディングワイヤ13hにより電気的に接続されている。複数のICチップ13cにおける主発光部200上には、柱状の光学素子を多数配列してなるレンズアレイ例えば、ロッドレンズアレイ13dが配置され、このロッドレンズアレイ13dがホルダ13eにより固定されている。ベース部材13a、プリント配線板13b及びホルダ13eは、クランプ部材13f,13gにより固定されている。実施例1のプリンタ制御回路図5は、図2の画像形成装置1におけるプリンタ制御回路の概略の構成を示すブロック図である。この図5では、説明を簡単にするために、1つのプロセスユニット例えば、マゼンタのプロセスユニット10-3を制御するための構成が示されている。図5に示すプリンタ制御回路は、画像形成装置1における印刷部の内部に配設された印刷制御部40を有している。印刷制御部40は、マイクロプロセッサ、読み出し専用メモリROM、随時読み書き可能なメモリRAM、信号の入出力を行う入出力ポート、及びタイマ等によって構成され、図示しない上位コントローラからの制御信号SGl、及びビデオ信号ドットマップデータを一次元的に配列したものSG2等によってプリンタ全体をシーケンス制御して印刷動作を行う機能を有している。印刷制御部40には、各プロセスユニット10-1~10-4のプリントヘッド13、定着器28のヒータ28a、ドライバ41,43、用紙吸入口センサ45、用紙排出口センサ46、用紙残量センサ47、用紙サイズセンサ48、定着器用温度センサ49、帯電用高圧電源50、及び転写用高圧電源51等が接続されている。ドライバ41には現像転写プロセス用モータPM42が、ドライバ43には用紙送りモータPM44が、帯電用高圧電源50には現像器14が、転写用高圧電源51には転写ローラ27が、それぞれ接続されている。このような構成のプリンタ制御回路では、次のような動作を行う。印刷制御部40は、上位コントローラからの制御信号SGlによって印刷指示を受信すると、先ず、温度センサ49によって定着器28内のヒータ28aが使用可能な温度範囲にあるか否かを検出し、この温度範囲になければヒータ28aに通電し、使用可能な温度まで定着器28を加熱する。次に、ドライバ41を介して現像転写プロセス用モータ42を回転させ、同時にチャージ信号SGCによって帯電用高圧電源50をオン状態にし、現像器14の帯電を行う。そして、セットされている図2中の用紙20の有無及び種類が用紙残量センサ47及び用紙サイズセンサ48によって検出され、その用紙20に合った用紙送りが開始される。ここで、用紙送りモータ44はドライバ43を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入口センサ45が検知するまで、セットされた用紙20を予め設定された量だけ送る。続いて、正回転させて用紙20をプリンタ内部の印刷機構内に搬送する。印刷制御部40は、用紙20が印刷可能な位置まで到達した時点において、図示しない画像処理部に対してタイミング信号SG3主走査同期信号、副走査同期信号を含む。を送信し、ビデオ信号SG2を受信する。画像処理部においてページ毎に編集され、印刷制御部40に受信されたビデオ信号SG2は、印刷データとして各プリントヘッド13に転送される。各プリントヘッド13は、それぞれ1ドットピクセルの印刷のために設けられた走査回路部100及び主発光部200を有している。ビデオ信号SG2の送受信は、印刷ライン毎に行われる。各プリントヘッド13によって印刷される情報は、負電位に帯電された図2中の各感光体ドラム11上において電位の上昇したドットとして潜像化される。そして、現像器14において、負電位に帯電された画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が形成される。その後、トナー像は転写ローラ27へ送られ、一方、転写信号SG4によって正電位に転写用高圧電源51がオン状態になり、転写ローラ27は感光体ドラム11と転写ローラ27との間隔を通過する用紙20上にトナー像を転写する。転写されたトナー像を有する用紙20は、ヒータ28aを内蔵する定着器28に当接して搬送され、この定着器28の熱によって用紙20に定着される。この定着された画像を有する用紙20は、更に搬送されてプリンタの印刷機構から用紙排出口センサ46を通過してプリンタ外部へ排出される。印刷制御部40は、用紙サイズセンサ48、及び用紙吸入口センサ45の検知に対応して、用紙20が転写ローラ27を通過している間だけ転写用高圧電源51からの電圧を転写ローラ27に印加する。印刷が終了し、用紙20が用紙排出口センサ46を通過すると、帯電用高圧電源50による現像器14への電圧の印加を終了し、同時に現像転写プロセス用モータ42の回転を停止させる。以後、上記の動作を繰り返す。実施例1の印刷制御部及びプリントヘッド図1は、本発明の実施例1における図5中の印刷制御部40及びプリントヘッド13の概略の回路構成を示すブロック図である。プリントヘッド13は、図4中のチップ13cに形成された走査回路部100及び主発光部200を有し、これらが複数の接続ケーブル90=90-1~90-3及び複数の接続コネクタ91=91-1~91-6を介して、印刷制御部40に接続されている。走査回路部100により走査される主発光部200は、発光素子としての例えば3端子発光素子である複数のPゲート型発光サイリスタ210=210-1~210-nを有し、これらの各発光サイリスタ210のアノードが第1電源例えば、電源電圧VDD電源に接続され、カソードがデータ信号以下単にデータという。DAとしての駆動電流Ioutを流す共通端子INを介して接続コネクタ91-4に接続され、ゲートが走査回路部100の各出力端子Q1~Qnに接続されている。各発光サイリスタ210は、アノードカソード間に電源電圧VDDが印加された状態で、ゲートにトリガ電流が流れると、アノードカソード間がオン状態になってカソード電流が流れ、発光する素子である。発光サイリスタ210-1~210-nの総数は、例えば、A4サイズの用紙に1インチ当たり600ドットの解像度で印刷可能なプリントヘッド13の場合、4992個であり、これらが配列されることになる。走査回路部100は、印刷制御部40から第1クロック端子としてのCK1端子、接続コネクタ91-2、接続ケーブル90-2、及び接続コネクタ91-5を介して供給される第1クロックCK1と、印刷制御部40から第2クロック端子としてのCK2端子、接続コネクタ91-3、接続ケーブル90-3、及び接続コネクタ91-6を介して供給される第2クロックCK2とにより駆動されて、主発光部200にトリガ電流を流してオン/オフ動作させる回路である。この走査回路部100は、3端子スイッチ素子例えば、Pゲート型の走査サイリスタを用いた複数段の走査回路110=110-1~110-n、例えばn=4992と、これらの各段の走査回路110間を電気的に接続する電気的接続手段としての複数のダイオード120=120-1~120-n、例えばn=4992とを有し、自己走査型シフトレジスタにより構成されている。各段の走査回路110=110-1~110-nは、第1端子例えば、アノードが第1電源としてのVDD電源に接続された走査サイリスタ111=111-1~111-nと、この走査サイリスタ111の制御端子例えば、ゲートと第2電源例えば、グランドGNDとの間に接続された抵抗112=112-2~112-nとにより、それぞれ構成されている。奇数段の走査回路110-1,110-3,,110-n-1における各走査サイリスタ111-1,111-3,,111-n-1は、アノードが、VDD電源に接続され、第2端子例えば、カソードが、抵抗131、接続コネクタ91-5、及び接続ケーブル90-2を介して接続コネクタ91-2に接続されている。奇数段の走査サイリスタ111-1,111-3,111-5,,111-n-1における各ゲートは、各抵抗112=112-1,112-3,112-5,,112-n-1を介してグランドGNDに接続されると共に、奇数段の各出力端子Q1,Q3,Q5,,Qn-1にそれぞれ接続されている。偶数段の走査回路110-2,110-4,,110-nにおける各走査サイリスタ111-2,111-4,,111-nは、アノードが、VDD電源に接続され、カソードが、抵抗132、接続コネクタ91-6、及び接続ケーブル90-3を介して接続コネクタ91-3に接続されている。偶数段の走査サイリスタ111-2,111-4,,111-nにおける各ゲートは、各抵抗112=112-2,112-4,,112-nを介してグランドGNDに接続されると共に、偶数段の各出力端子Q2,Q4,,Qnにそれぞれ接続されている。初段の走査サイリスタ111-1のゲートは、逆方向のダイオード120-1、及び抵抗132を介して接続コネクタ91-6に接続されている。初段から最終段までの各段の走査サイリスタ111-1~111-nにおけるゲート間は、順方向のダイオード120-2,120-3,,120-nを介してそれぞれ接続されている。各段のダイオード120-1~120-nは、発光サイリスタ210-1~210-nが順次点灯する時の走査方向例えば、図1において右方向を決定するために設けられている。なお、図1中の破線で囲んで示す100aは、走査回路部100及び主発光部200の単位回路である。走査回路部100及び主発光部200は、その単位回路100aがn段接続された構成になっている。各段の走査回路110における走査サイリスタ111は、主発光部200における発光サイリスタ210と同様なレイヤ構造を有し、且つ同様な回路動作を行う素子であるが、発光サイリスタ210のような発光機能を必要としないので、上層がメタル膜等の非透光性材料で覆われ、遮光して用いられる。走査回路部100では、印刷制御部40のCK1端子及びCK2端子から供給される2相の第1、第2クロックCK1,CK2に基づき、走査サイリスタ111-1~111-nが択一的にオン状態となり、このオン状態が主発光部200に伝達され、発光サイリスタ210-1~210-nの内から発光すべき発光サイリスタ210-1~210-nを指令する働きをする。この走査回路部100において、オン状態となる各段の走査回路110における走査サイリスタ111のオン状態が、2相の第1、第2クロックCK1,CK2毎に隣接走査サイリスタ111に伝達され、シフトレジスタと同様の回路動作が行われる構成になっている。このような走査回路部100を有するプリントヘッド13に接続される印刷制御部40は、複数のデータ駆動部60と、クロック駆動回路69及び波形整形回路80等とを有している。複数のデータ駆動部60は、駆動指令信号DRVONを出力するデータ制御回路61と、その駆動指令信号DRVONに基づいて、複数の主発光部200を時分割駆動するためのデータDAをDA端子から出力するデータ駆動回路62とを備えている。クロック駆動回路69は、走査回路部100を駆動するための第1クロックパルスCK1R、第2クロックパルスCK2R、及び第3クロックパルスCKCを、第1、第2、第3出力端子としてのCK1R端子、CK2R端子、及びCKC端子からそれぞれ出力する回路である。波形整形回路80は、その第1、第2、第3クロックパルスCK1R,CK2R,CKCの波形を整形して、走査回路部100へ供給するための2相の第1、第2クロックCK1,CK2をCK1端子及びCK2端子からそれぞれ出力する回路である。図1においては、説明を簡略化するために1個のデータ駆動部60のみが図示されている。複数の主発光部200は、例えば、総数4992個の発光サイリスタ210-1~210-nを有し、これらの発光サイリスタ210-1~210-nが複数の発光サイリスタの組にグループ化され、各グループ毎に設けられたデータ駆動部60によって、それらが同時並行的に分割駆動が行われる構成になっている。一例として典型的な設計例を挙げると、発光サイリスタ210=210-1~210-nを192個配列してアレイ化した主発光部200のチップを図4中のプリント配線板13b上に26個整列する。これにより、プリントヘッド13に必要な総数4992個の発光サイリスタ210-1~210-nを構成している。この際、データ駆動部60は前記26個の主発光部200に対応して設けられ、これらのデータ駆動部60における出力端子の総数は26である。一方、クロック駆動回路69及び波形整形回路80は、アレイ化した走査回路部100のチップを駆動するものであるが、単にクロックCK1,CK2を生成するのみならず、走査サイリスタ111の点弧エネルギーを制御する必要があり、プリントヘッド13の高速動作のためには、走査回路部100毎に設けることが好ましい。しかし、プリントヘッド13のデータ転送が低速で良い場合には、クロック駆動回路69及び波形整形回路80の出力端子と複数の走査回路部100を並列に接続することで、その回路を共用することができる。これらのデータ駆動部60、クロック駆動回路69、波形整形回路80、及び走査回路部100により、本実施例1の駆動装置が構成されている。なお、データ駆動部60、クロック駆動回路69及び波形整形回路80は、図1においては、印刷制御部40の内部に配置されているが、プリントヘッド13の内部に配置しても良い。データ駆動部60は、駆動指令信号DRVONを出力するデータ制御回路61と、この出力側に接続されたデータ駆動回路62とにより構成されている。データ駆動回路62は、駆動指令信号DRVONを反転する相補型MOSトランジスタ以下CMOSという。からなるCMOSインバータ63と、このCMOSインバータ63の出力端子とDA端子との間に接続された抵抗64とにより構成されている。CMOSインバータ63は、Pチャネル型MOSトランジスタ以下PMOSという。63aと、Nチャネル型MOSトランジスタ以下NMOSという。63bとを有し、これらがVDD電源とグランドGNDとの間に直列に接続されている。即ち、PMOS63aは、ゲートに駆動指令信号DRVONが入力され、ソースがVDD電源に接続され、ドレーンが抵抗64の一端に接続されている。NMOS63bは、ゲートに駆動指令信号DRVONが入力され、ソースがグランドGNDに接続され、ドレーンが抵抗64の一端に接続されている。抵抗64の他端は、DA端子に接続されている。DA端子は、接続コネクタ91-1、接続ケーブル90-1、接続コネクタ91-4、及びプリントベッド13側の共通端子INを介して、複数の発光サイリスタ210のカソードと共通に接続され、複数の発光サイリスタ210が順次駆動される時のカソード電流である駆動電流Ioutが流入する端子である。クロック駆動回路69は、3つの駆動信号C及び3つの制御信号S70を出力するクロック制御回路70と、その各制御信号S70により動作状態が制御され、その各駆動信号Cをそれぞれ駆動して第1、第2、第3クロックパルスCK1R,CK2R,CKCを、第1、第2、第3出力端子としてのCK1R端子、CK2R端子、及びCKC端子からそれぞれ出力するスリーステート型の第1、第2、第3出力バッファ71,72,73とを有している。スリーステート型の第1、第2、第3出力バッファ71,72,73は、同一の回路構成であって、各制御信号S70がそれぞれ高レベル以下Hレベルという。の時には、入力される駆動信号Cをそれぞれ駆動してHレベル又は低レベル以下Lレベルという。の第1、第2、第3クロックパルスCK1R,CK2R,CKCをそれぞれ出力し、各制御信号S70がそれぞれLレベルの時には、出力端子がそれぞれハイインピーダンス以下Hi-Zという。状態になる回路である。このようなスリーステート型の第1、第2、第3出力バッファ71,72,73を用い、出力信号のHレベルからLレベル、あるいは、LレベルからHレベルの信号遷移の途中にHi-Z出力状態をおくことで、走査サイリスタ111のゲートトリガに適した駆動信号波形を発生させることができる。クロック駆動回路69のCK1R端子、CK2R端子、及びCKC端子には、波形整形回路80が接続されている。波形整形回路80は、CK1R端子及びCK1端子間に接続された抵抗81と、CK2R端子及びCK2端子間に接続された抵抗82と、抵抗81及びCK1端子間とノードNとの間に接続された第1抵抗83と、CK2R端子及びCK2端子間とノードNとの間に接続された第2抵抗84と、CKC端子及びノードN間に接続されたコンデンサ85とにより構成されている。なお、図1においては、抵抗81,82を設けているが、クロック駆動回路69の駆動能力によっては、抵抗81,82の抵抗値を略ゼロとすることができ、その場合には抵抗81,82を省略することも可能である。同様に、走査回路部100側の抵抗131,132を省略することもできる。実施例1の発光サイリスタ図6a~cは、図1中の発光サイリスタ210を示す構成図である。図6aは、発光サイリスタ210の回路シンボルを示し、アノードA、カソードK、及びゲートGの3つの端子を有している。図6bは、発光サイリスタ210の断面構造を示す図である。発光サイリスタ210は、例えば、公知のMO-CVDMetalOrganicChemicalVaporDeposition法により、P型GaAsウェハ基材211の上層に、所定の結晶をエピタキシャル成長させることで製造される。即ち、P型GaAsウェハ基材211の上層に、AlGaAs材料にP型不純物を含ませたP型層212と、N型不純物を含ませ成層したN型層213と、P型不純物を含ませたP型層214と、N型不純物を含ませ成層したN型層215と、を順に積層させたPNPNの4層構造のウェハを形成する。次に、公知のエッチング法を用いて溝部を形成することで、素子分離を行う。前記エッチングの過程で、P型層214の一部の領域を露出させ、この領域に金属配線を形成してゲートGを形成する。同様に、最上層となるN型層215の一部の領域を露出させ、この領域の一部に金属配線を形成してカソードKを形成する。その後、P型GaAsウェハ基材211の底面に金属電極を形成して、アノードAを形成する。なお、図1中の走査サイリスタ110は、発光サイリスタ210の内部構造と同一である。図6cは、図6bと対比させて描いた発光サイリスタ210の等価回路図である。発光サイリスタ210は、PNPトランジスタ以下PNPTRという。221と、NPNトランジスタ以下NPNTRという。222とにより構成されている。PNPTR221のエミッタが発光サイリスタ210のアノードAに相当し、NPNTR222のベースが発光サイリスタ210のゲートGに相当し、NPNTR222のエミッタが発光サイリスタ210のカソードKに相当している。PNPTR221のコレクタは、NPNTR222のベースに接続され、PNPTR221のベースが、NPNTR222のコレクタに接続されている。なお、図6に示した発光サイリスタ210では、GaAsウェハ基材211上にAlGaAs層を構成したものであるが、これに限定されるものではなく、GaP、GaAsP、AlGaInP、InGaAsP等といった材料を用いるものであっても良い。あるいは、シリコン基板やサファイヤ基板上にGaNやAlGaN、InGaN等といった材料を成膜したものであっても良い。実施例1の印刷制御部及びプリントヘッドの概略動作図1において、例えば、データ制御回路61から出力される駆動指令信号DRVONがLレベルの場合、データ駆動回路62におけるCMOSインバータ63の出力端子がHレベル≒電源電圧VDDになる。そのため、抵抗64、DA端子、接続コネクタ91-1、接続ケーブル90-1及び接続コネクタ91-4を介して、プリントヘッド13側の共通端子IN及び各発光サイリスタ210のカソードがHレベルに上昇する。この結果、各発光サイリスタ210のアノードカソード間電圧は略0Vとなって、そこに流れる駆動電流Ioutがゼロとなり、発光サイリスタ210-1~210-nが全て非発光状態になる。これに対し、駆動指令信号DRVONがHレベルの場合、CMOSインバータ63の出力端子がLレベルとなる。この結果、抵抗64、DA端子、接続コネクタ91-1、接続ケーブル90-1及び接続コネクタ91-4を介して、プリントヘッド13側の共通端子IN及び各発光サイリスタ210のカソードが略GND電位≒0Vとなり、各発光サイリスタ210のアノードカソード間に略電源電圧VDDが印加される。この際、発光サイリスタ210-1~210-nの内、ダイオード120-1を介して供給される第2クロックCK2のHレベルでシフト動作を開始する走査回路部100により、発光指令されている発光サイリスタ210のゲートのみを選択的にHレベルとすることで、この発光サイリスタ210のゲートにトリガ電流を生じ、発光指令されているサイリスタ210がターンオンする。ターンオンした発光サイリスタ210のカソードに流れる電流は、DA端子に流入する電流即ち、駆動電流Ioutであり、発光サイリスタ210は発光状態となってその駆動電流Ioutの値に応じた発光出力を生じる。即ち、発光サイリスタ210-1~210-nの動作を考えるにあたり、走査回路部100の各段のオンしている走査サイリスタ111=111-1~111-nに着目すると、発光サイリスタ210のアノードには電源電圧VDDが印加されており、そのカソードがLレベルにされると、発光サイリスタ210のアノードカソード間には電圧が印加される。一方、走査回路部100における各段の走査サイリスタ111のゲートと、各発光サイリスタ210のゲートとがそれぞれ接続されているため、走査サイリスタ111のゲートカソード間にも電圧が印加されることになる。この時、発光サイリスタ210-1~210-nの内、走査回路部100により発光指令されている発光サイリスタ210のゲートのみを選択的にHレベルにすることで、この発光サイリスタ210のゲートにはトリガ電流を生じ、発光指令されている発光サイリスタ210がターンオンする。この際、発光サイリスタ210のカソードに流れる電流は、DA端子に流入する駆動電流Ioutであって、前記発光サイリスタ210が発光状態になってその駆動電流Ioutの値に応じた発光出力を生じる。実施例1の印刷制御部及びプリントヘッドの詳細動作図7は、図1のプリントヘッド13及び印刷制御部40の詳細な動作を示すタイミングチャートである。この図7では、図2の画像形成装置1での印刷動作時における1ライン走査において、図1の発光サイリスタ210-1~210-n例えば、n=8,を順次点灯させる場合の動作波形が示されている。本実施例1のように、走査サイリスタ111を用いた走査回路部100の場合、印刷制御部40から供給される2相の第1、第2クロックCK1,CK2が用いられる。2相の第1、第2クロックCK1,CK2は、クロック駆動回路69内のスリーステート型の出力バッファ71,72,73から出力される第1、第2、第3クロックパルスCK1R,CK2R,CKCが、波形整形回路80により整形されて生成される。図7のタイミングチャートにおいて、時刻t1前の左端部に示す状態においては、クロックパルスCK1R,CK2RがHレベルになり、クロックパルスCKCが破線にて示すようにHi-Z状態になっている。クロックパルスCK1R,CK2RのHレベルは、それぞれ抵抗81,82を介してCK1端子及びCK2端子に伝達され、このCK1端子及びCK2端子から出力されるクロックCK1,CK2がそれぞれHレベルになる。HレベルのクロックCK1,CK2は、接続ケーブル90-2,90-3、及び接続コネクタ91-5,91-6を介して、走査回路部100側の抵抗131,132へ供給される。そのため、奇数段の走査サイリスタ111-1,111-3,,111-n-1の組のカソードと、偶数段の走査サイリスタ111-2,111-4,,111-nの組のカソードとは、Hレベルになる。これにより、走査サイリスタ111-1~111-nのアノードカソード間電圧が略ゼロとなり、全ての走査サイリスタ111-1~111-nがオフ状態になる。この時、データ制御回路61から出力された駆動指令信号DRVONはLレベルになっており、これがCMOSインバータ63で反転されて、DA端子がHレベルになる。DA端子のHレベルは、接続コネクタ91-1、接続ケーブル90-1、及び接続コネクタ91-4を介して主発光部200内の共通端子INへ伝達される。そのため、発光サイリスタ210-1~210-nのカソードがHレベルになるので、これらのアノードカソード間電圧が小さくなり、走査サイリスタ111-1~111-nと同様に、発光サイリスタ210-1~210-nもオフ状態になって、駆動電流Ioutがゼロになる。以下、1段目、2段目、3段目の走査サイリスタ111-1,111-2,111-3のターンオン過程1~3と、実施例1と比較例の対比4とを説明する。11段目の走査サイリスタ111-1のターンオン過程時刻t1において、クロック駆動回路69のCK1R端子がLレベルに立ち下がり、CKC端子がHレベルに立ち上がる。これにより、出力バッファ73からCKC端子、コンデンサ85、ノードN、抵抗83,81、CK1R端子及び出力バッファ71に向かう方向に電流を生じ、コンデンサ85に充電電流を生じ、このコンデンサ85の両端電圧が上昇していく。これに伴い、CK1端子の電位は、a部のようにGND電位へ降下していく。時刻t2において、CKC端子が、Lレベルに立ち下がり、更に、CK1R端子が、図7中の中間電位の横破線で示すように、Hi-Z状態になる。これにより、b部に示すように、クロックCK1には、アンダーシュート波形が生じる。このアンダーシュート波形は、コンデンサ85の充電電圧により生じる。スリーステート型出力バッファ71の出力部には、図示しない寄生ダイオードが生じており、前記アンダーシュート波形を生じることで、その寄生ダイオードに電流が流れる。そのため、前記アンダーシュート波形の負電位は、前記寄生ダイオードによってレベルがクランプされる。その結果、b部に示すように、前記アンダーシュート波形の極小部は、略-0.6V程度の負電圧にとどまる。その後、コンデンサ85の充電電荷は、自己放電し、このコンデンサ85の両端電圧が減少していく。これにより、b部に示すアンダーシュート部は、時間経過と共に解消していく。クロックCK1に、b部のアンダーシュート部を生じることで、抵抗131を介して、走査サイリスタ111-1のアノードカソード間には、比較的大きな電圧が印加される。この時、CK2端子はHレベルになっており、抵抗132及びダイオード120-1を介して、走査サイリスタ111-1のゲートカソード間にトリガ電流が生じ、この走査サイリスタ111-1がターンオンする。即ち、前記電流経路は、HレベルのCK2端子から、抵抗132、ダイオード120-1、走査サイリスタ111-1のゲートカソード間、及び抵抗131を通り、アンダーシュートを生じて負電位になっているCK1端子に至る経路である。前記電流は、抵抗83、ノードN、コンデンサ85、LレベルのCKC端子、及び出力バッファ73を通る。、このようにして走査サイリスタ111-1のゲートカソード間に流れたトリガ電流により、この走査サイリスタ111-1がオンし、このオン状態が、走査サイリスタ111-1のカソード側のCK1端子がHレベルになるまで継続する時刻t3において、CKC端子がHi-Z状態になり、CK1R端子がLレベルに立ち下がる。これにより、CK1端子もLレベルになる。時刻t4において、発光サイリスタ210-1の発光指令のために駆動指令信号DRVONがHレベルに立ち上がり、これがCMOSインバータ63で反転され、DA端子がLレベルに立ち下がる。発光サイリスタ210-1と走査サイリスタ111-1とは、ゲート同士が接続されており、前述したように走査サイリスタ111-1がオン状態であるので、そのゲート電位がHレベルになっている。そのため、時刻t4において、DA端子がLレベルになり、発光サイリスタ210-1のカソード電位がLレベルになると、この発光サイリスタ210-1のゲートカソード間にトリガ電流を生じて、発光サイリスタ210-1がターンオンする。時刻t5,t6後の時刻t7において、駆動指令信号DRVONがLレベルに立ち下がると、これがCMOSインバータ63で反転されて、DA端子がHレベルに立ち上がる。これにより、発光サイリスタ210-1のアノードカソード間電圧が低下し、この発光サイリスタ210-1がオフ状態に遷移する。22段目の走査サイリスタ111-2のターンオン過程前記時刻t7前の時刻t5において、CKC端子がHレベルに立ち上がると、次の時刻t6において、CK2R端子がLレベルに立ち下がる。これにより、HレベルのCKC端子から、コンデンサ85、ノードN、抵抗84,82、及びCK2R端子に向かう方向に充電電流を生じ、コンデンサ85の両端電圧が上昇していく。これに伴い、CK2端子の電位は、c部に示すように、GND電位へ降下していく。時刻t8において、CK2R端子は、中間電位の横破線で示すHi-Z状態になり、それと相前後して、CKC端子がLレベルに立ち下がる。これにより、クロックCK2には、d部に示すように、アンダーシュート波形を生じる。このアンダーシュート波形は、コンデンサ85の充電電圧により生じる。スリーステート型出力バッファ72の出力部には、図示しない寄生ダイオードが生じており、前記クロックCK2にアンダーシュート波形を生じることで、前記寄生ダイオードに電流が流れる。そのため、前記アンダーシュート波形は、負電位のレベルにクランプされる。その結果、d部に示すアンダーシュート波形の極小部は、略-0.6V程度の負電圧にとどまる。その後、コンデンサ85の充電電荷は、自己放電し、このコンデンサ85の両端電圧が減少していく。これにより、d部に示すアンダーシュート部は、時間経過と共に解消していく。クロックCK2にd部のアンダーシュート波形を生じることで、走査サイリスタ111-2のアノードカソード間には、比較的大きな電圧が印加される。この時、CK1端子は、Lレベルになっており、走査サイリスタ111-1は未だオン状態にあって、そのゲート電位がHレベルになっている。そのため、ダイオード120-2を介して、走査サイリスタ111-2のゲートカソード間にトリガ電流を生じ、走査サイリスタ111-2がターンオンする。即ち、前記電流経路は、Hレベルである走査サイリスタ111-1のゲートから、ダイオード120-2、及び走査サイリスタ120-2のゲートカソード間を順方向に通り、抵抗132、及びアンダーシュートを生じて負電位になっているCK2端子に至る経路を経て、前記電流が抵抗84、ノードN、コンデンサ85、及びLレベルのCKC端子を通る。こうして走査サイリスタ111-2のゲートに流れた電流により、この走査サイリスタ111-2がオンする。このオン状態は、走査サイリスタ111-2のカソード側のCK2端子がHレベルになるまで継続する。時刻t9において、CK2R端子はLレベルになり、CK2端子がLレベルになる。これと相前後して、CKC端子はHi-Z状態になる。同時に、時刻t9において、CK1R端子は、Hレベルに立ち上がり、CK1端子もHレベルに立ち上がる。これにより、走査サイリスタ111-1がターンオフする。時刻t10において、発光サイリスタ210-2の発光指令のために駆動指令信号DRVONがHレベルに立ち上がり、DA端子がLレベルに立ち下がる。この時、走査サイリスタ111-2はオン状態になっていて、このゲートがHレベルになっている。発光サイリスタ210-2と走査サイリスタ111-2とは、ゲート同士が接続されているので、DA端子がLレベルになると、発光サイリスタ210-2のゲートカソード間にトリガ電流を生じて、この発光サイリスタ210-2がターンオンする。発光サイリスタ210-2のオン状態は、時刻t11,t12後の時刻t13において、駆動指令信号DRVONがLレベルになり、DA端子がHレベルになるまで継続する。33段目の走査サイリスタ111-3のターンオン過程時刻t11において、クロックパルスCKCがHレベルに立ち上がる。それと相前後して、時刻t12において、クロックパルスCKIRがLレベルに立ち下がる。これにより、HレベルのCKC端子から、コンデンサ85、ノードN、抵抗83,81、及びCK1R端子に向かう方向に充電電流を生じ、コンデンサ85の両端電圧が上昇していく。これに伴い、CK1端子の電位が、e部のようにGND電位へと降下していく。時刻t13後の時刻t14において、CKC端子はLレベルに立ち下がり、それと相前後して、CKIR端子が、中間電位の横破線として示すHi-Z状態になる。これにより、f部に示すように、クロックCK1にはアンダーシュート波形を生じる。このアンダーシュート波形は、コンデンサ85の充電電圧により生じる。スリーステート型出力バッファ71の出力部には、図示しない寄生ダイオードが生じており、前記アンダーシュート波形を生じることで、その寄生ダイオードに電流が流れる。そのため、前記アンダーシュートは、負電位のレベルにクランプされる。この結果、f部に示すアンダーシュート波形の極小部は、略-0.6V程度の負電圧にとどまる。その後、コンデンサ85の充電電荷は、自己放電し、このコンデンサ85の両端電圧が減少していく。これにより、f部に示すアンダーシュート波形は、時間経過と共に解消していく。クロックCK1にf部のアンダーシュート部を生じることで、走査サイリスタ111-3のアノードカソード間には比較的大きな電圧が印加される。この時、CK2端子はLレベルになっており、走査サイリスタ111-2は未だオン状態にあって、そのゲート電位が高くなっている。そのため、ダイオード120-3を介して、走査サイリスタ111-3のゲートカソード間にトリガ電流を生じ、この走査サイリスタ111-3がターンオンする。走査サイリスタ111-3のオン状態は、このカソード側のCK1端子がHレベルになるまで継続する。時刻t15において、CKC端子がHi-Z状態になり、CK1R端子はLレベルに立ち下がる。これにより、CK1端子もLレベルになる。同時に、CK2R端子はHレベルに立ち上がり、CK2端子もHレベルに立ち上がる。この結果、走査サイリスタ111-2がターンオフする。4実施例1と比較例との対比図7を用いて説明したように、2相のクロックCK1,CK2は、異なる位相をもって同様の波形が繰り返される形状を備えている。その波形が、奇数段の走査サイリスタ111-1,111-3,の組と、偶数段の走査サイリスタ111-2,111-4,の組とに、順次入力されることで、走査サイリスタ111-1~111-nが順にオンしていく。走査サイリスタ111-1~111-nのゲートトリガ電流は、クロックCK1,CK2のアンダーシュート部即ち、b部、d部、f部等で生じる。この時のアンダーシュート波形は、コンデンサ85により発生するものであって、クロックCK1に着目すれば、コンデンサ85及び抵抗81,82,83,84により構成される波形整形回路80によって、クロックパルスCKCを波形微分していると考えることができる。比較例の自己走査型サイリスタヘッドの駆動においては、クロック駆動回路における出力端子数として、転送クロック当たり2個を要している。即ち、比較例である例えば特許文献1における図1にて図示されているように、クロックCK1を発生させるためには、抵抗83及びコンデンサ85が接続されるCK1R端子及びCK1C端子の2個の出力端子を備える必要がある。又、クロックCK2を発生させるためには、抵抗84及び他のコンデンサコンデンサ85とは別のコンデンサが接続されるCK2R端子及びCK2C端子の2個の出力端子を備える必要がある。このように、比較例の自己走査型サイリスタヘッドの駆動においては、転送クロック当たり2個のクロック駆動端子を必要としており、2相クロックCK1,CK2を生成するために、4個のクロック駆動端子を備える必要がある。自己走査型サイリスタヘッドにおいては、動作の高速化を目的として、多数の自己走査型サイリスタアレイチップを設け、同時並列して動作するようにしている。この時、自己走査型サイリスタヘッドには、多数の自己走査型サイリスタアレイチップを配列しているので、そのクロック駆動回路に備えるべき出力端子の総数が膨大となってしまう。クロック駆動回路やデータ駆動部は、LSIの製造方法を用いて作成されるので、クロック駆動回路の出力端子の総数をLSIパッケージに収容可能な端子数に抑えようとすると、クロック駆動回路に並列接続して駆動するチップ数を多くすることになってしまい、波形なまりを生じる。この結果、プリントヘッドの動作を高速化できないという課題を生じている。そこで、この課題を解決するために、本実施例1においては、駆動信号である2相のクロックCK1,CK2を発生させるために、クロック駆動回路69に備える出力端子数は3個でよく、比較例の構成と比べて所要端子数を3/4に削減することができる。図7中のアンダーシュート波形の説明図8a、bは、図1中のクロック駆動回路69、波形整形回路80及び走査回路110-1と図7中のタイミングチャートとの要部を示す図であり、同図aは要部の回路図、及び、同図bは要部の電圧波形図である。例えば、クロックパルスCK1RがHレベルになっている場合を考える。これは、図7のタイミングチャートにおける時刻t1前の左端部における状態に対応している。この時、クロックCK1は、Hレベルになっている。図7に示す時刻t1において、クロックパルスCK1RがLレベルになり、クロックパルスCKCがHレベルになると、図8aの実線矢印に示す向きに電流I1を生じる。この電流I1は、CKC端子から、コンデンサ85、ノードN、抵抗83、及び抵抗81を介してCK1R端子に至る経路を通る。電流I1は、コンデンサ85の充電電流となり、このコンデンサ85の両端に、図8a中に正極として示す充電電圧を生じる。次いで、図8bにおける時刻t2において、CKC端子がLレベルになり、CK1R端子がHi-Z状態になる。すると、CK1端子には、コンデンサ85の負極-の充電電圧が現れ、この電位は負電位をとる。この結果、図8bのb部に示すように、アンダーシュート波形を生じる。この時、CK2R端子はHレベルになっており、CK2端子もHレベルであるので、図8aの破線矢印にて示す向きに電流I2を生じる。この電流I2の経路は、CK2R端子、抵抗82、抵抗132、及びダイオード120-1のアノードカソード間を順方向に通り、走査サイリスタ111-1のゲートカソード間を順方向に通って、抵抗131、抵抗83、ノードN、及びコンデンサ85に至る経路である。この時生じる電流I2は、走査サイリスタ111-1のゲートトリガ電流となり、この走査サイリスタ111-1がターンオンする。このような過程を示す図8bの波形において、クロックパルスCKCがLレベルに、CK1R端子がHi-Z状態に遷移する時、クロックCK1には、b部に示すようにアンダーシュート部を生じて、GND電位よりも電圧Vp分低くすることができる。典型的な設計例では、電源電圧VDDは3.3Vであり、ダイオード120-1の順電圧Vfは約1.6V、走査サイリスタ111-1のゲートソース間に生じるPN接合の順電圧Vgkもまた1.6Vである。そのため、図8aの破線矢印の経路に電流I2を生じさせるためには、VfVgk<VDDVpであることを必要としている。この時、図8bに示すクロックCK1の波形にアンダーシュートのa部が無く、Vp=0であると、VfVgk=l.61.6=3.2Vとなる。そのため、電源電圧VDDと同程度の値となって、走査サイリスタ111-1をターンオンさせるのに十分なゲートトリガ電流を得ることができない。そこで、例えば、前記アンダーシュート波形として、Vp=0.76Vといった値を与えることで、VDDVp=3.30.6=3.9Vとなり、走査サイリスタ111-1をターンオンさせるのに十分なゲートトリガ電流を生じさせることができる。実施例1の効果本実施例1によれば、次のa、bのような効果がある。a比較例の自己走査型サイリスタヘッドの駆動においては、クロック駆動回路で2相クロックを発生させるために、4個の出力端子が必要である。これに対し、本実施例1によれば、クロック駆動回路69から出力されるクロックパルスCK1R,CK2R,CKCを、波形整形回路80にて波形整形をして2相のクロックCK1,CK2を生成し、走査回路部100を駆動しているので、クロック駆動回路69における出力端子数を3個にすることができ、比較例と比べて所要端子数を3/4に削減することができる。これにより、プリントヘッド13におけるデータ転送速度を向上できることは勿論のこと、クロック駆動回路69の出力端子数の減少により、回路規模の削減と、それによる低コスト化も期待できる。b本実施例1の画像形成装置1によれば、プリントヘッド13を採用しているので、スペース効率及び光取り出し効率に優れた高品質の画像形成装置1を提供することができる。即ち、プリントヘッド13を用いることにより、本実施例1のフルカラーの画像形成装置1に限らず、モノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に、露光装置としてのプリントヘッド13を数多く必要とするフルカラーの画像形成装置1において一層大きな効果が得られる。本発明の実施例2における画像形成装置1では、プリントヘッド及び印刷制御部の回路構成が、実施例1のプリントヘッド13及び印刷制御部40と異なるので、以下、その異なる部分について説明する。実施例2の印刷制御部及びプリントヘッド図9は、本発明の実施例2における印刷制御部及びプリントヘッドの概略の回路構成を示すブロック図であり、実施例1を示す図1中の要素と共通の要素には共通の符号が付されている。本実施例2の画像形成装置1では、複数のプリントヘッド13=13-1~13-n、例えば、n=13-1,13-2,,13-6,と、これらを制御する印刷制御部40A等とを備えている。各プリントヘッド13=13-1~13-6,は、実施例1の走査回路部100及び主発光部200と同様の走査回路部100-1~100-6,、及び主発光部200-1~200-6,をそれぞれ備えている。複数のプリントヘッド13=13-1~13-6,の各々は、半導体集積回路技術を用いてモノリシックに構成したチップを用い、このチップの単数又は複数をグループ化して構成した走査チップ又は走査チップ列により構成されている。印刷制御部40Aは、各プリントヘッド13=13-1~13-6,内の各主発光部200=200-1~200-6,に与えるデータDAをそれぞれ駆動する複数のデータ駆動部60=60-1~60-6,と、各プリントヘッド13=13-6,内の各走査回路部100=100-1~100-6,に与える複数の第1クロックCK1-1,CK1-2,,CK1-6,及び複数の第2クロックCK2-1,CK2-2,,CK2-6,を生成するための共通のクロック駆動回路69A及び共通の波形整形回路80Aとを備えている。共通のクロック駆動回路69Aは、複数の駆動信号C及び複数の制御信号S70Aを出力するクロック制御回路70Aと、このクロック制御回路70Aの出力側に接続された複数のスリーステート型の出力バッファ71-1~71-6,,72-1~72-6,,73と、これらのスリーステート型の出力バッファ71-1~71-6,,72-1~72-6,,73の出力端子に接続された複数の第1出力端子例えば、CK1R-1端子~CK1R-6端子、、複数の第2出力端子例えば、CK2R-1端子~CK2R-6端子、、及び1つの第3出力端子例えば、CKC端子とを備えている。各スリーステート型の出力バッファ71-1~71-6,,72-1~72-6,,73は、クロック制御回路70Aから出力される各駆動信号Cを駆動する回路であり、クロック制御回路70Aから出力される各制御信号S70AがHレベルの時には、出力端子の論理レベルが入力端子の論理レベルと等しく、制御信号CがLレベルの時には、出力端子がHi-Z状態になる回路である。これらのスリーステート型の出力バッファ71-1~71-6,,72-1~72-6,,73の出力端子に接続された複数のCK1R-1端子~CK1R-6端子、、複数のCK2R-1端子~CK2R-6端子、、及び1つのCKC端子は、複数の第1クロックパルスCK1R-1,CK1R-2,,CK1R-6,、複数の第2クロックパルスCK2R-1,CK2R-2,,CK2R-6,、及び1つの第3クロックパルスCKCをそれぞれ波形整形回路80Aへ出力する端子である。波形整形回路80Aは、複数の第1クロックパルスCK1R-1,CK1R-2,,CK1R-6,、複数の第2クロックパルスCK2R-1,CK2R-2,,CK2R-6,、及び1つの第3クロックパルスCKCに対する波形整形を行い、複数の第1クロックCK1-1,CK1-2,,CK1-6,、及び複数の第2クロックCK2-1,CK2-2,,CK2-6,を、CK1-1端子~CK1-6端子、、及びCK2-1端子~CK2-6端子、からそれぞれ出力し、図示しない接続コネクタ及び接続ケーブルを介して、複数の走査回路部100=100-1~100-6,に与える回路である。波形整形回路80Aは、各走査回路部100=100-1~100-6,に対応した複数の単位回路により構成されている。各単位回路は、図1中の波形整形回路80と同様の回路構成である。例えば、走査回路部100-1に対して第1クロックCK1-1及び第2クロックCK2-1を与える単位回路は、CK1R-1端子とCK1-1端子との間に接続された抵抗81-1と、CK2R-1端子とCK2-1端子との間に接続された抵抗82-1と、抵抗81-1及びCK1-1端子間とノードN1との間に接続された第1抵抗83-1と、抵抗82-1及びCK2-1端子間とノードN1との間に接続された第2抵抗84-1と、CKC端子とノードN1との間に接続されたコンデンサ85-1とにより構成されている。同様に、走査回路部100-2に対して第1クロックCK1-2及び第2クロックCK2-2を与える単位回路は、抵抗81-2,82-2、第1、第2抵抗83-2,84-2、コンデンサ85-2、及びノードN2により構成されている。走査回路部100-6に対して第1クロックCK1-6及び第2クロックCK2-6を与える単位回路は、抵抗81-6,82-6、第1、第2抵抗83-6,84-6、コンデンサ85-6、及びノードN6により構成されている。なお、実施例1と同様に、各単位回路内の抵抗81-1,81-2,,81-6,及び抵抗82-1,82-2,,82-6,は、省略しても良い。実施例2の印刷制御部及びプリントヘッドの動作図10は、図9のプリントヘッド13-1,13-2及び印刷制御部40Aの動作を示すタイミングチャートであり、実施例1を示す図7中の要素と共通の要素には共通の符号が付されている。この図10のタイミングチャートでは、説明を簡略化するために、図9におけるプリントヘッド13-1,13-2に関するクロックCK1-1,CK2-1とクロックCK1-2,CK2-2について取り上げ、他のプリントヘッド13-3~13-6,に関するクロックCK1-6,CK2-6,については記載を省略する。プリントヘッド13-1に属するクロックパルスCK1R-1,CK2R-1と、プリントヘッド13-2に属するクロックパルスCK1R-2,CK2R-2とにおいて、クロックパルスCK1R-1とCK1R-2とは同一波形、クロックパルスCK2R-1とCK2R-2もまた同一波形を与える。コンデンサ85-1~85-6,の一端は、クロック駆動回路69AにおけるCKC端子に共通に接続されているので、クロックCK1-1とCK1-2とは同一波形、クロックCK2-1とCK2-2もまた同一波形となっている。そのため、プリントヘッド13-1に属するクロックパルスCK1R-1、クロックCK1-1、クロックパルスCK2R-1、及びクロックCK2-1について説明する。図10のタイミングチャートにおいて、時刻t1前の左端部に示す状態においては、各クロックパルスCK1R-1,CK2R-1が共にHレベルになっているので、このHレベルが抵抗81-1,82-1を介してCK1-1端子及びCK2-1端子にそれぞれ伝達され、その電位がHレベルになる。これにより、プリントヘッド13-1内の走査回路部100-1の走査サイリスタの内、図1に示す奇数段の走査サイリスタ111-1,111-3,,111-n-1の組、及び偶数段の走査サイリスタ111-2,111-4,,111-nの組のいずれも、そのカソードがHレベルになり、そのアノードカソード間電圧が略ゼロとなることで、走査サイリスタ111-1~111-nはいずれもオフ状態になる。以下、1段目、2段目、3段目の走査サイリスタ111-1,111-2,111-3のターンオン過程1~3と、実施例2と比較例の対比4とを説明する。1走査サイリスタ111-1のターンオン過程時刻t1において、クロックパルスCK1R-1がLレベル、クロックパルスCKCがHレベルになる。そのため、CKC端子からコンデンサ85-1、ノードN1、抵抗83-1、抵抗81-1、及びCK1R-1端子に向かう方向に電流を生じ、コンデンサ85-1に充電電流を生じ、その両端電圧が上昇していく。これに伴い、CK1-1端子の電位は、a部のようにGND電位へ降下していく。時刻t2において、CKC端子がLレベルになり、中間電位の横破線で示すように、CK1R-1端子がHi-Z状態になる。そのため、クロックCK1-1には、b部に示すように、アンダーシュート波形を生じる。このアンダーシュート波形は、コンデンサ85-1の充電電圧により生じる。その後、コンデンサ85-1の充電電荷は自己放電し、このコンデンサ85-1の両端電圧が減少していく。これにより、b部に示すアンダーシュート部は、時間経過と共に解消していく。クロックCK1-1にb部のアンダーシュート部を生じることで、プリントヘッド13-1内の走査サイリスタ111-1のアノードカソード間には、比較的大きな電圧が印加される。この時、CK2-1端子はHレベルになっており、プリントヘッド13-1内のダイオード120-1を介して、走査サイリスタ111-1のゲートカソード間にトリガ電流が生じ、走査サイリスタ111-1がターンオンする。この走査サイリスタ111-1のオン状態は、このカソード側のCK1-1端子がHレベルになるまで継続する。時刻t3において、CKC端子がHi-Z状態になり、CK1R-1端子がLレベルになる。これにより、CK1-1端子の電位は、GND電位に略等しくなる。2走査サイリスタ111-2のターンオン過程時刻t5において、CKC端子がHレベルになり、これと相前後した時刻t6において、CK2R-1端子がLレベルになる。そのため、HレベルのCKC端子からコンデンサ85-1、ノードN1、抵抗84-1,82-1、及びCK2R-1端子に向かう方向に充電電流を生じ、コンデンサ85-1の両端電圧が上昇していく。これに伴い、CK2-1端子の電位は、c部のようにGND電位へ降下していく。時刻t7後の時刻t8において、CK2R-1端子はHi-Z状態になり、これと相前後してCKC端子がLレベルになる。そのため、クロックCK2-1には、d部に示すようにアンダーシュート波形を生じる。このアンダーシュート波形は、コンデンサ85-1の充電電圧により生じる。その後、コンデンサ85-1の充電電荷は、自己放電し、このコンデンサ85-1の両端電圧が減少していく。これにより、d部に示すアンダーシュート部は、時間経過と共に解消していく。クロックCK2-1にd部のアンダーシュート波形を生じることで、プリントヘッド13-1内の走査サイリスタ111-2のアノードカソード間には、比較的大きな電圧が印加される。この時、CK1-1端子はLレベルになっており、走査サイリスタ111-1は未だオン状態にあって、そのゲート電位がHレベルになっている。そのため、プリントヘッド13-1内のダイオード120-2を介して、走査サイリスタ111-2のゲートカソード間にトリガ電流を生じ、この走査サイリスタ111-2がターンオンする。このオン状態は、走査サイリスタ111-2のカソード側のCK2-1端子が、Hレベルになるまで継続する。時刻t9において、CK2R-1端子はLレベルになり、CK2-1端子がLレベルになる。これと相前後して、CKC端子はHi-Z状態になる。同時に、時刻t9において、CK1R-1端子はHレベルになり、CK1-1端子もHレベルになる。この結果、走査サイリスタ111-1がターンオフする。3走査サイリスタ111-3のターンオン過程時刻t11において、CKC端子がHレベルになる。これと相前後して、時刻t12において、CK1R-1端子がLレベルになる。そのため、HレベルのCKC端子から、コンデンサ85-1、ノードN1、抵抗83-1,81-1、CK1R-1端子に向かう方向に充電電流を生じ、コンデンサ85-1の両端電庄が上昇していく。これに伴い、CK1-1端子の電位は、e部のようにGND電位へ降下していく。時刻t12,t13後の時刻t14において、CKC端子はLレベルになり、これと相前後して、CK1R-1端子がHi-Z状態になる。そのため、f部に示すように、クロックCK1-1にはアンダーシュート波形を生じる。このアンダーシュート波形は、コンデンサ85-1の充電電圧により生じる。その後、コンデンサ85-1の充電電荷は、自己放電し、このコンデンサ85-1の両端電圧が減少していく。これにより、f部に示すアンダーシュート波形は、時間経過と共に解消していく。クロックCK1-1にf部のアンダーシュート部を生じることで、プリントヘッド13-1内の走査サイリスタ111-3のアノードカソード間には、比較的大きな電圧が印加される。この時、CK1-1端子がLレベルになっており、走査サイリスタ111-2は未だオン状態にあって、このゲート電位が高くなっている。そのため、プリントヘッド13-1内のダイオード120-3を介して、走査サイリスタ111-3のゲートカソード間にトリガ電流を生じ、この走査サイリスタ111-3がターンオンする。このオン状態は、走査サイリスタ111-3のカソード側のCK1-1端子がHレベルになるまで継続する。時刻t15において、CKC端子はHi-Z状態になり、CK1R-1端子がLレベルになる。そのため、クロックCK1-1の電位は、GND電位に略等しくなる。これと同時に、CK2R-1端子はHレベルになり、CK2-1端子もHレベルになる。この結果、走査サイリスタ111-3がターンオフする。実施例2と比較例の対比図10を用いて説明したように、2相のクロックCK1-1,CK2-1は、異なる位相をもって同様の波形が繰り返される形状を備えている。そのクロックCK1-1,CK1-2が、奇数段の走査サイリスタ111-1,111-3,,111-n-1の組と、偶数段の走査サイリスタ111-2,111-4,,111-nの組とに、順次入力されることで、走査サイリスタ111-1~111-nが順にオンしていく。又、走査サイリスタ111-1~111-nのゲートトリガ電流は、クロックCK1-1,CK2-1のアンダーシュート部即ち、b部、d部、f部等で生じる。この時のアンダーシュート波形は、コンデンサ85-1を用いて発生させられるものであって、クロックCK1-1に着目すれば、コンデンサ85-1、ノードN1、及び抵抗81-1,82-1,83-1,84-1により構成される波形整形回路80Aによって、クロックパルスCKCの波形を微分していると考えることができる。比較例の自己走査型サイリスタヘッドの駆動においては、クロック駆動回路における出力端子数が、転送クロック当たり2個を要していた。即ち、比較例では、プリントヘッド13-1~13-6,内の走査サイリスタのクロック駆動を行うためには、各プリントヘッド13-1~13-6,毎に4個のクロック駆動出力端子を要し、クロック駆動回路として総計で4×6=24個の駆動出力端子を設ける必要がある。そのため、サイリスタヘッドには多数の自己走査型サイリスタアレイチップを配列しているので、そのクロック駆動回路に備えるべき出力端子の総数は膨大となってしまい、LSIパッケージに収容可能な端子数に抑えようとすると、クロック駆動回路に並列接続して駆動するチップ数を多くすることになってしまい、波形なまりを生じる。この結果、プリントヘッドの動作を高速化できないという課題を生じていた。これに対し、本実施例2の図9の構成において、クロック駆動回路69Aに備える出力端子数は、2×61=13個でよく、比較例の構成と比べて所要端子の数を約半減することができる。実施例2の効果本実施例2によれば、次のa、bのような効果がある。a比較例の自己走査型サイリスタヘッドの駆動においては、クロック駆動回路おける出力端子数が転送クロック当たり2個を要している。転送クロックは2相クロックからなり、複数のサイリスタチップを組み合わせ、例えば6組のプリントヘッド13-1~13-6を用いて各組毎に転送クロックを発生させる構成している。そのため、比較例のクロック駆動回路では、総計で2×2×6=24個の出力端子を設ける必要がある。これに対し、本実施例2の構成を用いることで、クロック駆動回路69Aにおける出力端子数は2×61=13個で良く、比較例の構成と比べて所要端子数を約半減にすることができる。これにより、プリントヘッド13-1~13-6,におけるデータ転送速度を向上できることは勿論のこと、クロック駆動回路69Aの出力端子数の減少により、その回路規模の削減と、それによる低コスト化も期待できる。b本実施例2の画像形成装置1によれば、プリントヘッド13-1~13-6,を採用しているので、実施例1の効果bと同様の効果が得られる。実施例1、2の変形例本発明は、上記実施例1、2に限定されず、他の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次のI、IIのようなものがある。I実施例1、2において、光源として用いられる発光サイリスタ210に適用した場合について説明したが、本発明は、サイリスタをスイッチング素子として用い、このスイッチング素子に例えば直列に接続された他の素子例えば、有機エレクトロルミネセンス素子以下有機EL素子という。、表示素子等への電圧印加制御を行う場合にも適用可能である。例えば、有機EL素子のアレイで構成される有機ELプリントヘッドを備えたプリンタ、表示素子の列を有する表示装置等において利用することができる。II表示素子例えば、列状あるいはマトリクス状に配列された表示素子の駆動即ち、電圧印加の制御のためスイッチング素子としても用いられるサイリスタにも適用可能である。又、本発明は、3端子構造を備えたサイリスタの他、第1と第2の2つのゲートを備えた4端子サイリスタSCSSemiconductorControlledSwitchの場合にも適用可能である。"