"フォトセンサと、発光素子を有する表示素子と、を有し、前記発光素子を有する前記表示素子に電気的に接続される電源線と、前記フォトセンサに電気的に接続される電源線とを共有することを特徴とする半導体装置。フォトセンサと、発光素子を有する表示素子と、の組をマトリクス状に複数有し、複数の前記組それぞれにおいて、前記発光素子を有する前記表示素子に電気的に接続される電源線と、前記フォトセンサに電気的に接続される電源線とを共有することを特徴とする半導体装置。フォトセンサと、発光素子を有する表示素子と、の組を、mmは2以上の自然数行nnは2以上の自然数列のマトリクス状に複数有し、前記フォトセンサは、光電変換素子と、前記光電変換素子に電気的に接続される増幅回路と、を有し、前記発光素子を有する前記表示素子は、前記発光素子に電気的に接続される制御回路を有し、複数の前記組それぞれにおいて、前記増幅回路と前記制御回路は、同じ電源線に電気的に接続されることを特徴とする半導体装置。フォトセンサと、発光素子を有する表示素子と、の組を、mmは2以上の自然数行nnは2以上の自然数列のマトリクス状に複数と、第1の配線と、第2の配線と、第3の配線と、第4の配線と、第5の配線と、第6の配線と、第7の配線と、第8の配線とを有し、前記フォトセンサは、光電変換素子と、前記光電変換素子に電気的に接続される増幅回路と、を有し、前記発光素子を有する前記表示素子は、前記発光素子に電気的に接続される制御回路を有し、前記増幅回路は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、を有し、前記第2のトランジスタと前記第3のトランジスタは前記第1の配線と前記第2の配線の間に直列に電気的に接続され、前記第2のトランジスタのゲートは前記第1のトランジスタのソースとドレインの一方と電気的に接続され、前記第1のトランジスタのソースとドレインの他方は前記光電変換素子の一対の電極のうちの一方と電気的に接続され、前記光電変換素子の一対の電極のうちの他方は前記第4の配線と電気的に接続され、前記第1のトランジスタのゲートは前記第3の配線と電気的に接続され、前記第3のトランジスタのゲートは前記第5の配線と電気的に接続され、前記制御回路は、第4のトランジスタと、第5のトランジスタとを有し、前記第4のトランジスタのゲートは前記第6の配線と電気的に接続され、前記第4のトランジスタのソースとドレインの一方は前記第8の配線と電気的に接続され、前記第4のトランジスタのソースとドレインの他方は、前記第5のトランジスタのゲートと電気的に接続され、前記第5のトランジスタのソースとドレインの一方は、前記第1の配線と電気的に接続され、前記第5のトランジスタのソースとドレインの他方は、前記発光素子の一対の電極のうちの一方と電気的に接続され、前記発光素子の一対の電極のうちの他方は前記第7の配線と電気的に接続されることを特徴とする半導体装置。請求項4において、第9の配線を有し、前記制御回路は、第6のトランジスタを有し、前記第6のトランジスタのソースとドレインの一方は、前記発光素子の一対の電極のうちの一方と電気的に接続され、前記第6のトランジスタのソースとドレインの他方は、前記第1の配線と電気的に接続され、前記第6のトランジスタのゲートは前記第9の配線と電気的に接続されることを特徴する半導体装置。請求項4において、前記第1のトランジスタ、前記第2のトランジスタ、前記第3のトランジスタ、前記第4のトランジスタ、及び前記第5のトランジスタのいずれかは、チャネルが酸化物半導体層に形成されるトランジスタであることを特徴とする半導体装置。請求項5において、前記第1のトランジスタ、前記第2のトランジスタ、前記第3のトランジスタ、前記第4のトランジスタ、前記第5のトランジスタ、及び前記第6のトランジスタのいずれかは、チャネルが酸化物半導体層に形成されるトランジスタであることを特徴とする半導体装置。請求項4乃至請求項7のいずれか一において、前記制御回路は、容量素子を有し、前記容量素子の一対の電極のうちの一方は、前記第5のトランジスタのゲートと電気的に接続され、前記容量素子の一対の電極のうちの他方は、前記第5のトランジスタのソースとドレインの一方と電気的に接続されることを特徴とする半導体装置。請求項4乃至請求項7のいずれか一において、前記制御回路は、容量素子を有し、前記容量素子の一対の電極のうちの一方は、前記第5のトランジスタのゲート及び前記第4のトランジスタのソースとドレインの他方と電気的に接続され、前記容量素子の一対の電極のうちの他方は、前記第1の配線に電気的に接続されることを特徴とする半導体装置。請求項4乃至請求項7のいずれか一において、第10の配線を有し、前記制御回路は、容量素子を有し、前記容量素子の一対の電極のうちの一方は、前記第5のトランジスタのゲート及び前記第4のトランジスタのソースとドレインの他方と電気的に接続され、前記容量素子の一対の電極のうちの他方は、前記第10の配線に電気的に接続されることを特徴とする半導体装置。請求項3乃至請求項10のいずれか一において、前記光電変換素子は、フォトダイオードまたはフォトトランジスタであることを特徴とする半導体装置。請求項1乃至請求項11のいずれか一において、前記発光素子は、発光ダイオード、または有機発光素子であることを特徴とする半導体装置。フォトセンサと、発光素子を有する表示素子と、の組を、mmは2以上の自然数行nnは2以上の自然数列のマトリクス状に複数有し、前記フォトセンサは、光電変換素子と、前記光電変換素子に電気的に接続される増幅回路と、を有し、前記発光素子を有する前記表示素子は、前記発光素子に電気的に接続される制御回路を有し、複数の前記組それぞれにおいて、前記増幅回路と前記制御回路は、同じ電源線に電気的に接続され、前記増幅回路は、前記増幅回路に蓄積された電荷を放電させるリセット動作と、前記光電変換素子に流れる光電流の電流量に対応した電荷を蓄積する蓄積動作と、当該電荷の量を情報として含む出力信号を読み出す選択動作とを行い、全ての前記発光素子を発光させて被検出物に光を照射して第ppはm以下の自然数行目の前記フォトセンサで前記リセット動作及び前記蓄積動作を行った後、全ての前記発光素子を非発光として第p1行目の前記フォトセンサで前記リセット動作及び前記蓄積動作を行い、全行の前記フォトセンサの前記選択動作を順次行って、隣接する行の前記フォトセンサで得られた前記出力信号の差分を取得し、前記差分を用いて前記被検出物の撮像画像の生成や前記被検出物の存在する領域の検出を行うことを特徴とする半導体装置の駆動方法。フォトセンサと、発光素子を有する表示素子と、の組を、mmは2以上の自然数行nnは2以上の自然数列のマトリクス状に複数有し、前記フォトセンサは、光電変換素子と、前記光電変換素子に電気的に接続される増幅回路と、を有し、前記発光素子を有する前記表示素子は、前記発光素子に電気的に接続される制御回路を有し、複数の前記組それぞれにおいて、前記増幅回路と前記制御回路は、同じ電源線に電気的に接続され、前記増幅回路は、前記増幅回路に蓄積された電荷を放電させるリセット動作と、前記光電変換素子に流れる光電流の電流量に対応した電荷を蓄積する蓄積動作と、当該電荷の量を情報として含む出力信号を読み出す選択動作とを行い、全ての前記発光素子を発光させて被検出物に光を照射して第qqはn以下の自然数列目の前記フォトセンサで前記リセット動作及び前記蓄積動作を行った後、全ての前記発光素子を非発光として第q1列目の前記フォトセンサで前記リセット動作及び前記蓄積動作を行い、全行の前記フォトセンサの前記選択動作を順次行って、隣接する列の前記フォトセンサで得られた前記出力信号の差分を取得し、前記差分を用いて前記被検出物の撮像画像の生成や前記被検出物の存在する領域の検出を行うことを特徴とする半導体装置の駆動方法。特許文献1に記載の構成では、少なくとも、有機発光素子を有する表示素子を制御する信号が入力される配線及び電源線と、フォトセンサを制御する信号が入力される配線及び電源線とが設けられる。そのため、表示領域兼情報入力領域に設ける配線の数が多くなり、半導体装置の高精細化に不利であるという課題がある。そこで、フォトセンサと、発光素子を有する表示素子と、の組をマトリクス状に複数有する半導体装置であって、高精細化可能な半導体装置を提供することを課題とする。本発明の半導体装置の一態様は、フォトセンサと、発光素子を有する表示素子と、を有し、発光素子を有する表示素子に電気的に接続される電源線と、フォトセンサに電気的に接続される電源線とを共有する半導体装置である。本発明の半導体装置の一態様は、フォトセンサと、発光素子を有する表示素子と、の組をマトリクス状に複数有し、複数の組それぞれにおいて、発光素子を有する表示素子に電気的に接続される電源線と、フォトセンサに電気的に接続される電源線とを共有する半導体装置である。本発明の半導体装置の一態様は、フォトセンサと、発光素子を有する表示素子と、の組を、mmは2以上の自然数行nnは2以上の自然数列のマトリクス状に複数有する半導体装置である。フォトセンサは、光電変換素子と、光電変換素子に電気的に接続される増幅回路と、を有する。発光素子を有する表示素子は、発光素子に電気的に接続される制御回路を有する。複数の組それぞれにおいて、増幅回路と制御回路は、同じ電源線に電気的に接続される。本発明の半導体装置の一態様は、フォトセンサと、発光素子を有する表示素子と、の組を、mmは2以上の自然数行nnは2以上の自然数列のマトリクス状に複数と、第1の配線と、第2の配線と、第3の配線と、第4の配線と、第5の配線と、第6の配線と、第7の配線と、第8の配線とを有する半導体装置である。フォトセンサは、光電変換素子と、光電変換素子に電気的に接続される増幅回路と、を有する。発光素子を有する表示素子は、発光素子に電気的に接続される制御回路を有する。増幅回路は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、を有する。第2のトランジスタと第3のトランジスタは第1の配線と第2の配線の間に直列に電気的に接続され、第2のトランジスタのゲートは第1のトランジスタのソースとドレインの一方と電気的に接続され、第1のトランジスタのソースとドレインの他方は光電変換素子の一対の電極のうちの一方と電気的に接続され、光電変換素子の一対の電極のうちの他方は第4の配線と電気的に接続され、第1のトランジスタのゲートは第3の配線と電気的に接続され、第3のトランジスタのゲートは第5の配線と電気的に接続される。制御回路は、第4のトランジスタと、第5のトランジスタと、を有する。第4のトランジスタのゲートは第6の配線と電気的に接続され、第4のトランジスタのソースとドレインの一方は第8の配線と電気的に接続され、第4のトランジスタのソースとドレインの他方は、第5のトランジスタのゲートと電気的に接続され、第5のトランジスタのソースとドレインの一方は、第1の配線と電気的に接続され、第5のトランジスタのソースとドレインの他方は、発光素子の一対の電極のうちの一方と電気的に接続され、発光素子の一対の電極のうちの他方は第7の配線と電気的に接続される。第1の配線は電源線である。なお、上記構成において、制御回路は、更に第6のトランジスタを有し、第6のトランジスタのソースとドレインの一方は、発光素子の一対の電極のうちの一方と電気的に接続され、第6のトランジスタのソースとドレインの他方は、第1の配線と電気的に接続されていてもよい。第6のトランジスタのゲートは第9の配線と電気的に接続されていてもよい。なお、上記構成において、制御回路は更に容量素子を有し、容量素子の一対の電極のうちの一方は、第5のトランジスタのゲートと電気的に接続され、容量素子の一対の電極のうちの他方は、第5のトランジスタのソースとドレインの一方と電気的に接続されていてもよい。なお、容量素子の一対の電極のうちの他方は、第1の配線に電気的に接続されていてもよい。なお、容量素子の一対の電極のうちの他方は、第5のトランジスタのソースとドレインの一方ではなく、第10の配線に電気的に接続されていてもよい。第1のトランジスタ乃至第6のトランジスタのいずれかは、チャネルが酸化物半導体層に形成されるトランジスタとすることができる。第1のトランジスタ乃至第6のトランジスタ全てを、チャネルが酸化物半導体層に形成されるトランジスタとすることもできる。第1のトランジスタ乃至第6のトランジスタのいずれかを、チャネルが酸化物半導体層に形成されるトランジスタとし、残りのトランジスタは、チャネルがシリコン層に形成されるトランジスタとすることもできる。なお、複数の組それぞれは、表示素子1つとフォトセンサ1つによって構成されていても良いし、表示素子2つ以上とフォトセンサ1つによって構成されていても良いし、フォトセンサ2つ以上と表示素子1つによって構成されていても良いし、表示素子2つ以上とフォトセンサ2つ以上によって構成されていても良い。つまり、1つの組に含まれる表示素子とフォトセンサの数は、任意の数とすることができる。また、発光素子は、電流または電圧によって発光の輝度が制御される素子であり、発光ダイオード、OLEDOrganicLightEmittingDiode:有機発光素子等とすることができる。光電変換素子はフォトダイオードやフォトトランジスタとすることができる。本発明の半導体装置の駆動方法の一態様は、フォトセンサと、発光素子を有する表示素子と、の組を、mmは2以上の自然数行nnは2以上の自然数列のマトリクス状に複数有し、フォトセンサは、光電変換素子と、光電変換素子に電気的に接続される増幅回路と、を有し、発光素子を有する表示素子は、発光素子に電気的に接続される制御回路を有し、複数の組それぞれにおいて、増幅回路と制御回路は、同じ電源線に電気的に接続される半導体装置における、以下の駆動方法1または駆動方法2である。駆動方法1増幅回路は、増幅回路に蓄積された電荷を放電させるリセット動作と、光電変換素子に流れる光電流の電流量に対応した電荷を蓄積する蓄積動作と、当該電荷の量を情報として含む出力信号を読み出す選択動作とを行う。全ての発光素子を発光させて被検出物に光を照射し、被検出物により反射された光の量を第ppはm以下の自然数行目のフォトセンサで検出する。第ppはm以下の自然数行目のフォトセンサでリセット動作及び蓄積動作を行った後、全ての発光素子を非発光つまり、発光させないとして第p1行目のフォトセンサでリセット動作及び蓄積動作を行う。このようなフォトセンサの選択動作を全行について順次行い、隣接する行のフォトセンサで得られた出力信号の差分を取得する。この差分を用いて被検出物の撮像画像の生成や被検出物の存在する領域の検出を行う。上記駆動方法1では、全ての発光素子を発光させて被検出物に光を照射し、被検出物により反射された光の量を検出するため、第p行目のフォトセンサでリセット動作及び蓄積動作を行う。その後、全ての発光素子を非発光として第p1行目のフォトセンサでリセット動作及び蓄積動作を行う。しかしながら以下のように、全ての発光素子を発光させて被検出物に光を照射して第qqはn以下の自然数列目のフォトセンサでリセット動作及び蓄積動作を行った後、全ての発光素子を非発光として第q1列目のフォトセンサでリセット動作及び蓄積動作を行う駆動方法2であってもよい。駆動方法2増幅回路は、増幅回路に蓄積された電荷を放電させるリセット動作と、光電変換素子に流れる光電流の電流量に対応した電荷を蓄積する蓄積動作と、当該電荷の量を情報として含む出力信号を読み出す選択動作とを行う。全ての発光素子を発光させて被検出物に光を照射し、被検出物により反射された光の量を第qqはn以下の自然数列目のフォトセンサで検出する。第q列目のフォトセンサでリセット動作及び蓄積動作を行った後、全ての発光素子を非発光つまり、発光させないとして第q1列目のフォトセンサでリセット動作及び蓄積動作を行う。このようなフォトセンサの選択動作を全列について順次行い、隣接する列のフォトセンサで得られた出力信号の差分を取得する。この差分を用いて被検出物の撮像画像の生成や被検出物の存在する領域の検出を行う。発光素子の発光のタイミングのバリエーションまた、駆動方法1において、全ての発光素子を同じタイミングで発光させ、第p行目のフォトセンサでリセット動作及び蓄積動作を行ってもよいし、1行ずつ順に発光素子を発光させはじめ、全ての発光素子が発光している期間において、第p行目のフォトセンサでリセット動作及び蓄積動作を行ってもよい。また、駆動方法2において、全ての発光素子を同じタイミングで発光させ、第q列目のフォトセンサでリセット動作及び蓄積動作を行ってもよいし、1行ずつ順に発光素子を発光させはじめ、全ての発光素子が発光している期間において、第q列目のフォトセンサでリセット動作及び蓄積動作を行ってもよい。更に、駆動方法1において、第p行目のフォトセンサにおけるリセット動作及び蓄積動作では、第p行目の発光素子及びその周辺に配置された発光素子のみ発光させ、それ以外の発光素子を発光させなくてもよい。また、第p1行目のフォトセンサにおけるリセット動作及び蓄積動作では、第p1行目の発光素子及びその周辺に配置された発光素子のみ非発光とし、それ以外の発光素子を発光させてもよい。フォトセンサのリセット動作及び蓄積動作のタイミングのバリエーション上記駆動方法1及び駆動方法2では、リセット動作及び蓄積動作を行うタイミングを隣接する行または列で異ならせる駆動方法であり、ローリングシャッタ方式である。なお、リセット動作及び蓄積動作を行うタイミングを全ての行または列で同じとする駆動方法は、グローバルシャッタ方式である。なお、駆動方法1において、リセット動作及び蓄積動作は1行毎に順に行ってもよいし、複数の行で同時に行ってもよい。例えば、発光素子を発光させて奇数行のフォトセンサにおいて1行ずつ順にリセット動作及び蓄積動作を行い、発光素子を非発光として偶数行のフォトセンサにおいて1行ずつ順にリセット動作及び蓄積動作を行うことができる。この場合、奇数行のフォトセンサのみ、または偶数行のフォトセンサのみに注目しても、ローリングシャッタ方式で駆動していると言うことができる。または、発光素子を発光させて奇数行のフォトセンサにおいて一斉にリセット動作及び蓄積動作を行い、発光素子を非発光として偶数行のフォトセンサにおいて一斉にリセット動作及び蓄積動作を行うことができる。この場合、奇数行のフォトセンサのみ、または偶数行のフォトセンサのみに注目すると、グローバルシャッタ方式で駆動していると言うこともできる。なお、駆動方法2において、リセット動作及び蓄積動作は1列毎に順に行ってもよいし、複数の列で同時に行ってもよい。例えば、発光素子を発光させて奇数列のフォトセンサにおいて1列ずつ順にリセット動作及び蓄積動作を行い、発光素子を非発光として偶数列のフォトセンサにおいて1列ずつ順にリセット動作及び蓄積動作を行うことができる。この場合、奇数列のフォトセンサのみ、または偶数列のフォトセンサのみに注目しても、ローリングシャッタ方式で駆動していると言うことができる。または、発光素子を発光させて奇数列のフォトセンサにおいて一斉にリセット動作及び蓄積動作を行い、発光素子を非発光として偶数列のフォトセンサにおいて一斉にリセット動作及び蓄積動作を行うことができる。この場合、奇数列のフォトセンサのみ、または偶数列のフォトセンサのみに注目すると、グローバルシャッタ方式で駆動していると言うこともできる。なお、上記駆動方法1及び駆動方法2において、発光素子の発光及び非発光のタイミングは逆にしてもよい。フォトセンサに電気的に接続される電源線と、発光素子を有する表示素子に電気的に接続される電源線とを共有することで、半導体装置に含まれる電源線の数を減らすことができる。こうして、1本あたりの電源線の幅を広くすることができ、且つ高精細の半導体装置が得られる。そのため、電源線の電位の安定性を確保しつつ、半導体装置を高精細化することができる。電源線の電位の安定性を確保することによって、発光素子を有する表示素子の駆動電圧、及びフォトセンサの駆動電圧を安定とすることができる。つまり、高精細な半導体装置においても、発光素子を有する表示素子の駆動電圧を安定とし、且つフォトセンサの駆動電圧も安定とすることができる。こうして、高精細化可能であり、且つ、表示品質が高く、被検出物の撮像精度や検出精度の高い半導体装置が得られる。本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、トランジスタが有するソース電極とドレイン電極は、トランジスタの極性及び各電極に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、nチャネル型トランジスタでは、低い電位が与えられる電極がソース電極と呼ばれ、高い電位が与えられる電極がドレイン電極と呼ばれる。また、pチャネル型トランジスタでは、低い電位が与えられる電極がドレイン電極と呼ばれ、高い電位が与えられる電極がソース電極と呼ばれる。以下、ソース電極とドレイン電極のいずれか一方を第1端子、他方を第2端子として説明を行う。また、本明細書中において、電気的な接続とは、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、電気的に接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。また、回路図上は独立している構成要素同士が接続されている場合であっても、実際には、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において、トランジスタが直列に電気的に接続されている状態とは、例えば、あるトランジスタの第1端子と第2端子のいずれか一方のみが、別のトランジスタの第1端子と第2端子のいずれか一方のみに電気的に接続されている状態を意味する。また、トランジスタが並列に電気的に接続されている状態とは、あるトランジスタの第1端子が別のトランジスタの第1端子に電気的に接続され、且つ、あるトランジスタの第2端子が別のトランジスタの第2端子に電気的に接続されている状態を意味する。なお、特に断りがない限り、本明細書でオフ電流とは、nチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも高い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が0V以下であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、pチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも低い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が0V以上であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。実施の形態1本実施の形態では、本発明の一態様に係る半導体装置の構成について説明する。半導体装置の構成の一態様図1Aは、半導体装置が有する、フォトセンサ301と、発光素子102を有する表示素子101との組110の構成を示す回路図である。フォトセンサ301は、光電変換素子302と、光電変換素子302に電気的に接続される増幅回路303と、を有し、発光素子102を有する表示素子101は、発光素子102に電気的に接続される制御回路103を有し、増幅回路303と制御回路103は、同じ電源線VRに電気的に接続されている。フォトセンサ301と表示素子101とにおいて電源線VRを共有することによって、半導体装置を高精細化することができる。なお、図1Bに示すように、更に、隣り合う2つの組組110a及び組110bにおいて、共通に電源線として機能する配線VRを共有することもできる。複数の組110において、電源線として機能する配線VRを共有することによって、半導体装置を更に高精細化することができる。なお、組110a及び組110bの構成は組110と同様であり、以下の説明において、組110a及び組110bを、組110とも呼ぶ。図1Cは、図1Aに示した構成の組110を、mmは2以上の自然数行nnは2以上の自然数列のマトリクス状に複数有する半導体装置の構成を示す回路図である。図1Cでは、mが4、nが4の場合を例示している。図面中、縦に並んだ1列の組において電源線として機能する配線VRを共有している。図1Dは、図1Bに示した構成の組110を、mmは2以上の自然数行nnは2以上の自然数列のマトリクス状に複数有する半導体装置の構成を示す回路図である。図1Dでは、mが4、nが4の場合を例示している。図面中、縦に並んだ1列の組と、隣り合った1列の組において共通に電源線として機能する配線VRを共有している。なお、図1では、複数の組110それぞれは、表示素子101が1つとフォトセンサ301が1つによって構成された例を示したがこれに限定されない。表示素子101が2つ以上とフォトセンサ301が1つによって構成されていても良いし、フォトセンサ301が2つ以上と表示素子101が1つによって構成されていても良いし、表示素子101が2つ以上とフォトセンサ301が2つ以上によって構成されていても良い。つまり、1つの組110に含まれる表示素子101とフォトセンサ301の数は、任意の数とすることができる。また、発光素子102は、電流または電圧によって発光の輝度が制御される素子であり、発光ダイオード、OLEDOrganicLightEmittingDiode:有機発光素子等とすることができる。光電変換素子302はフォトダイオードやフォトトランジスタとすることができる。増幅回路と制御回路の具体的な構成の一態様図2Aは、図1Aに示した構成において、増幅回路303と、制御回路103の具体的構成の一例を示した図である。増幅回路303は、トランジスタ304と、トランジスタ305と、トランジスタ306と、を有する。トランジスタ305とトランジスタ306は配線OUTと配線VRの間に直列に電気的に接続される。トランジスタ305のゲートはトランジスタ304のソースとドレインの一方と電気的に接続される。トランジスタ304のソースとドレインの他方は光電変換素子302の一対の電極のうちの一方と電気的に接続される。光電変換素子302の一対の電極のうちの他方は配線PRと電気的に接続される。トランジスタ304のゲートは配線TXと電気的に接続される。トランジスタ306のゲートは配線SEと電気的に接続される。トランジスタ304のソースとドレインの一方とトランジスタ305のゲートが電気的に接続されているノードを、ノードFDとして示している。ノードFDに蓄積される電荷の量によって、増幅回路303の出力信号配線OUTから出力される信号の電位が定まる。ノードFDにおいて電荷をより確実に保持するために、ノードFDに容量素子を電気的に接続しても良い。制御回路103は、トランジスタ201とトランジスタ202と、を有する。トランジスタ201のゲートは配線GLと電気的に接続される。トランジスタ201のソースとドレインの一方は配線SLと電気的に接続される。トランジスタ201のソースとドレインの他方は、トランジスタ202のゲートと電気的に接続される。トランジスタ202のソースとドレインの一方は、配線VRと電気的に接続される。トランジスタ202のソースとドレインの他方は、発光素子102の一対の電極のうちの一方と電気的に接続される。発光素子102の一対の電極のうちの他方は配線VBと電気的に接続される。配線VRは電源線である。なお、図2Aでは、制御回路103は容量素子203を有し、容量素子203の一対の電極のうちの一方はトランジスタ202のゲート及びトランジスタ201のソースとドレインの他方と電気的に接続され、容量素子203の一対の電極のうちの他方は、配線CSと電気的に接続される構成を示したがこれに限定されない。図4Aに示すとおり、配線CSを設けずに、容量素子203の一対の電極のうちの他方が、トランジスタ202のソースとドレインの一方または、配線VRと電気的に接続されていてもよい。なお、図4A~図4D中では、表示素子101の構成のみを抽出し図示しているが、実際には、図2Aと同様に、フォトセンサ301を有し、フォトセンサ301と表示素子101とは同じ配線VRに電気的に接続されている。また、図4Bに示すとおり、容量素子203を設けなくてもよい。例えば、トランジスタ201としてオフ電流が著しく小さいトランジスタを用いることによって、トランジスタ202のゲートの電位を長期間にわたって保持することができるため、保持容量として機能する容量素子203を省略することができる。オフ電流が著しく小さいトランジスタとしては、チャネルが酸化物半導体層に形成されるトランジスタを用いることができる。なお、容量素子203を設ける代わりに、トランジスタ202等の寄生容量を積極的に利用することもできる。また、制御回路103の構成は、図2Aや、図4A、図4Bに示した構成に限定されない。例えば、図4Cに示すような構成とすることができる。図4Cの構成における制御回路103は、図2Aに示した構成に加えて、更にトランジスタ204を有する。トランジスタ204のソースとドレインの一方は、発光素子102の一対の電極のうちの一方と電気的に接続される。トランジスタ204のソースとドレインの他方は、配線VRに電気的に接続される。トランジスタ204のゲートは配線SAと電気的に接続される。トランジスタ204は、トランジスタ202と並列に設けられているということもできる。また例えば、制御回路103の構成は、図4Dに示すような構成とすることができる。図4Dの構成における制御回路103は、図2Aに示した構成に加えて、更にトランジスタ205を有する。トランジスタ205のソースとドレインの一方は、配線VRと電気的に接続される。トランジスタ205のソースとドレインの他方は、トランジスタ202のソースとドレインの一方に電気的に接続される。トランジスタ205のゲートは配線ERと電気的に接続される。トランジスタ205は、トランジスタ202と直列に設けられているということもできる。なお、図4Cや図4Dで示した構成において、図4Aのように容量素子203を設けることもできるし、図4Bのように容量素子203を省略することもできる。また、増幅回路303の構成は、図2Aに示した構成に限定されない。例えば、図5Aに示すような構成とすることができる。図2Aでは、配線OUTと配線VRの間に、トランジスタ306及びトランジスタ305がこの順に直列に電気的に接続されている。一方、図5Aでは、配線OUTと配線VRの間に、トランジスタ305及びトランジスタ306がこの順に直列に電気的に接続される。また例えば、増幅回路303の構成は、図5Bや図5Cに示すような構成とすることができる。図5Bや図5Cの構成における増幅回路303は、図2Aや図5Aに示した構成に加えて、更にトランジスタ307を有する。図5Bは、図2Aに示した構成にトランジスタ307を追加した例であり、図5Cは図5Aに示した構成にトランジスタ307を追加した例である。図5Bおよび図5Cにおいて、トランジスタ307のソースとドレインの一方は、配線VRと電気的に接続される。トランジスタ307のソースとドレインの他方は、トランジスタ305のゲートと電気的に接続される。トランジスタ307のゲートは配線REと電気的に接続される。トランジスタ201、トランジスタ202、トランジスタ204、トランジスタ205、トランジスタ304、トランジスタ305、トランジスタ306、及びトランジスタ307のいずれかは、チャネルが酸化物半導体層に形成されるトランジスタとすることができる。トランジスタ201、トランジスタ202、トランジスタ204、トランジスタ205、トランジスタ304、トランジスタ305、トランジスタ306、及びトランジスタ307の全てを、チャネルが酸化物半導体層に形成されるトランジスタとすることもできる。トランジスタ201、トランジスタ202、トランジスタ204、トランジスタ205、トランジスタ304、トランジスタ305、トランジスタ306、及びトランジスタ307のいずれかを、チャネルが酸化物半導体層に形成されるトランジスタとし、残りのトランジスタは、チャネルがシリコン層に形成されるトランジスタとすることもできる。配線の配置のバリエーションまた、図2Bは、図2Aに示した構成において、配線VR,配線SE、配線OUT、配線TX、配線PR、配線SL、配線GL、配線VB、配線CSが延びて配置される様子を示した図である。図2Bにおいて、配線PR、配線TX、配線SE、配線GL、配線CS、配線VBは互いに並列に配置され、これらの配線と交差するように、配線SL、配線OUT、配線VRが互いに並列に配置されている。隣り合う2組において電源線として機能する配線VRを共有する図1Bに示した構成において、図2Bの構成を適用した例を図3に示す。各配線の配置の仕方は図2Bと同様である。各配線が延びている方向や、配線同士の配置関係例えば、並列に配置されている、または交差するように配置されている等には様々なパターンがあり、図2Bや図3に示した構成に限定されない。また、図2Aにおける制御回路103や増幅回路303を、上述した図4や図5に示した構成に変えた場合にも、図2Bや図3と同様に各配線を特定の方向に延ばして配置することができる。なお、図1Cや図1Dに示したように、表示素子101とフォトセンサ301との組を複数マトリクス状に配置する場合には、配線が延びた方向に配置される1列もしくは1行の組110において、当該配線を共有することができる。また、複数の組において、同じ電位や同じ信号が入力される配線を共有することができる。例えば、配線VBは、全ての組において共有することもできる。この場合、配線VBは配線ではなく電極と呼ぶこともできる。また例えば、配線PRは、複数の組で共有することもできる。例えば、フォトセンサ301におけるリセット動作及び蓄積動作を同時に行う組において、配線PRを共有することもできる。上述のとおり、フォトセンサに電気的に接続される電源線と、発光素子を有する表示素子に電気的に接続される電源線とを共有することで、半導体装置に含まれる電源線の数を減らすことができる。こうして、1本あたりの電源線の幅を広くすることができ、且つ高精細の半導体装置が得られる。そのため、電源線の電位の安定性を確保しつつ、半導体装置を高精細化することができる。電源線の電位の安定性を確保することによって、発光素子を有する表示素子の駆動電圧、及びフォトセンサの駆動電圧を安定とすることができる。つまり、高精細な半導体装置においても、発光素子を有する表示素子の駆動電圧を安定とし、且つフォトセンサの駆動電圧も安定とすることができる。こうして、高精細化可能であり、且つ、表示品質が高く、被検出物の撮像精度や検出精度の高い半導体装置が得られる。本実施の形態は、他の実施の形態と自由に組み合わせて実施することが可能である。実施の形態2本実施の形態では、半導体装置のより具体的な構成例について上面図及び断面図を用いて説明する。図6は、図2Bに示した構成の半導体装置の上面図の一例である。図6において、図2Bと同じ部分は同じ符号を用いて示し、説明は省略する。図7は、図3に示した構成の半導体装置の上面図の一例である。図7において、図3と同じ部分は同じ符号を用いて示し、説明は省略する。また、図6及び図7における線分A1-A2を図8Aに、線分B1-B2を図8Bに、線分C1-C2の断面図を図8Cに示す。なお、図6乃至図8では、実際の寸法と異なる構成要素を含む。なお、図6及び図7において、図面を見やすくするために、発光素子102、基板、及び層間膜として機能する絶縁層等は図示していない。図6乃至図8を参照して、半導体装置のより具体的な構成例について説明する。基板500の上に、絶縁層501が設けられ、その上に、半導体層511a乃至半導体層511dが設けられる。半導体層511aは、p型又はn型の導電型を付与する不純物元素を含有する不純物領域を有する。半導体層511aは、制御回路103におけるトランジスタ201のチャネルが形成される層チャネル形成層ともいう及び、容量素子203の一対の電極のうちの一方としての機能を有する。半導体層511bは、p型又はn型の導電型を付与する不純物元素を含有する不純物領域を有する。半導体層511bは、制御回路103におけるトランジスタ202のチャネル形成層としての機能を有する。半導体層511cは、p型及びn型の一方の導電型を付与する不純物元素を含有する不純物領域503a、p型及びn型の他方の導電型を付与する不純物元素を含有する不純物領域503b、p型及びn型の他方の導電型を付与する不純物元素を含有する不純物領域503c、不純物領域503a及び不純物領域503bの間に設けられた第1の半導体領域、並びに不純物領域503b及び不純物領域503cの間に設けられた第2の半導体領域を有する。なお、半導体層511cにおいて、第1の半導体領域が不純物領域503a又は不純物領域503bより濃度が低いp型又はn型の導電型を付与する不純物元素を含有していてもよい。不純物領域503a及び不純物領域503bとその間に設けられた第1の半導体領域とによって、光電変換素子302が形成される。つまり、半導体層511cは、光電変換素子302としての機能を有する。光電変換素子302に入射する光の方向を図8A中、白矢印で示す。また、半導体層511cは、増幅回路303におけるトランジスタ304のチャネル形成層としての機能も有する。なお、光電変換素子302は、p型不純物領域及びn型不純物領域を含有する半導体層を用いて形成されることに限定されず、p型半導体層及びn型半導体層を含む積層を用いて構成することもできる。半導体層511dは、p型又はn型の導電型を付与する不純物元素を含む不純物領域を有する。半導体層511dは、増幅回路303におけるトランジスタ305及びトランジスタ306のチャネル形成層としての機能を有する。なお、基板500上に複数の半導体層を形成する例を示したがこれに限定されない。半導体基板に、互いに絶縁分離された半導体領域を形成することにより、半導体層511a乃至半導体層511dの代わりとなる複数の半導体領域を設けてもよい。このとき、半導体基板としては、例えば単結晶半導体基板を用いることができ、例えば単結晶シリコン基板を用いることができる。絶縁層512は、半導体層511a乃至半導体層511dの上に設けられる。絶縁層512は、トランジスタ201、トランジスタ202、トランジスタ304、トランジスタ305、トランジスタ306のゲート絶縁層、容量素子203の誘電体層としての機能を有する。導電層513aは、絶縁層512を介して半導体層511aの一部に重畳する。なお、半導体層511aにおいて導電層513aと重畳する領域がトランジスタ201のチャネル形成領域になる。導電層513aは、トランジスタ201のゲートとしての機能を有する。また、導電層513aは配線GLとしても機能する。なお、図8において、導電層513aは、複数の箇所で半導体層511aの一部に重畳している。必ずしも導電層513aが複数の箇所で半導体層511aの一部に重畳していなくてもよいが、導電層513aが複数の箇所で半導体層511aの一部に重畳することにより、トランジスタ201のスイッチング特性を向上させることができる。なお、導電層513aと重畳する半導体層511aの領域が半導体層511aに設けられた不純物領域導電層513a、導電層513b及び導電層513cのいずれとも重畳しない領域の不純物元素の濃度より低い濃度でp型又はn型の導電型を付与する不純物元素を含有していてもよい。導電層513bは、絶縁層512を介して半導体層511aの一部の上に設けられる。導電層513bは、容量素子203の一対の電極のうちの他方としての機能を有する。なお、導電層513bと重畳する半導体層511aの領域が半導体層511aに設けられた不純物領域導電層513a、導電層513b及び導電層513cのいずれとも重畳しない領域の不純物元素の濃度より低い濃度でp型又はn型の導電型を付与する不純物元素を含有していてもよい。導電層513bは配線CSとしても機能する。導電層513cは、絶縁層512を介して半導体層511aの一部の上及び半導体層511bの一部の上に重畳する。なお、導電層513cと重畳する半導体層511bの領域がトランジスタ202のチャネル形成領域になる。導電層513cは、トランジスタ202のゲートとしての機能を有する。なお、導電層513cと重畳する半導体層511a及び半導体層511bの領域が半導体層511a及び半導体層511bに設けられた不純物領域導電層513a、導電層513b及び導電層513cのいずれとも重畳しない領域の不純物元素の濃度より低い濃度でp型又はn型の導電型を付与する不純物元素を含有していてもよい。導電層513dは、絶縁層512を介して半導体層511cの一部に重畳する。導電層513dは配線PRとして機能する。なお、導電層513dと重畳する半導体層511cの領域が半導体層511cに設けられた不純物領域不純物領域503a、不純物領域503b、不純物領域503cの不純物元素の濃度より低い濃度でp型又はn型の導電型を付与する不純物元素を含有していてもよい。導電層513eは、絶縁層512を介して半導体層511cの一部に重畳する。導電層513eと重畳する半導体層511cの領域がトランジスタ304のチャネル形成領域になる。導電層513eは、トランジスタ304のゲートとしての機能を有する。また、導電層513eは配線TXとしても機能する。なお、導電層513eと重畳する半導体層511cの領域が半導体層511cに設けられた不純物領域不純物領域503a、不純物領域503b、不純物領域503cの不純物元素の濃度より低い濃度でp型又はn型の導電型を付与する不純物元素を含有していてもよい。導電層513fは、絶縁層512を介して半導体層511dの一部に重畳する。導電層513fと重畳する半導体層511dの領域がトランジスタ305のチャネル形成領域になる。導電層513fはトランジスタ305のゲートとしての機能を有する。なお、導電層513fと重畳する半導体層511dの領域が半導体層511dに設けられた不純物領域導電層513f、導電層513gのいずれとも重畳しない領域の不純物元素の濃度より低い濃度でp型又はn型の導電型を付与する不純物元素を含有していてもよい。導電層513gは、絶縁層512を介して半導体層511dの一部に重畳する。導電層513gと重畳する半導体層511dの領域がトランジスタ306のチャネル形成領域になる。導電層513gはトランジスタ306のゲートとしての機能を有する。また、導電層513gは配線SEとしても機能する。なお、導電層513gと重畳する半導体層511dの領域が半導体層511dに設けられた不純物領域導電層513f、導電層513gのいずれとも重畳しない領域の不純物元素の濃度より低い濃度でp型又はn型の導電型を付与する不純物元素を含有していてもよい。絶縁層514は、導電層513a乃至導電層513gを介して絶縁層512の上に設けられる。導電層515aは、絶縁層512及び絶縁層514を貫通する開口部を介して、半導体層511aにおける複数の不純物領域の一つに電気的に接続される。導電層515aは配線SLとしての機能を有する。導電層515bは、絶縁層512及び絶縁層514を貫通する開口部を介して、半導体層511dにおける複数の不純物領域の一つに電気的に接続される。導電層515bは配線OUTとしての機能を有する。導電層515cは、絶縁層514を貫通する開口部を介して導電層513cに電気的に接続され、絶縁層512及び絶縁層514を貫通する開口部を介して半導体層511aにおける複数の不純物領域の一つに電気的に接続される。導電層515dは、絶縁層512及び絶縁層514を貫通する開口部を介して半導体層511bにおける複数の不純物領域の一つに電気的に接続され、絶縁層512及び絶縁層514を貫通する開口部を介して半導体層511dにおける複数の不純物領域の一つに電気的に接続される。導電層515dは配線VRとしての機能を有する。導電層515eは、絶縁層512及び絶縁層514を貫通する開口部を介して半導体層511cにおける不純物領域503aに電気的に接続され、絶縁層514を貫通する開口部を介して配線PRとして機能する導電層513dに電気的に接続される。導電層515fは、絶縁層512及び絶縁層514を貫通する開口部を介して半導体層511cにおける不純物領域503cに電気的に接続され、絶縁層514を貫通する開口部を介して導電層513fに電気的に接続される。導電層515gは、絶縁層512及び絶縁層514を貫通する開口部を介して半導体層511bにおける複数の不純物領域の一つに電気的に接続される。絶縁層516は、導電層515a乃至導電層515gを介して絶縁層514の上に設けられる。導電層517は、絶縁層516の上に設けられ、絶縁層516を貫通して設けられた開口部を介して導電層515gに電気的に接続される。導電層517は、発光素子102の一対の電極のうちの一方としての機能を有する。絶縁層518は、導電層517の上に設けられる。電界発光層519は、絶縁層518の上に設けられる。導電層517が設けられ、かつ絶縁層518が設けられていない領域において、電界発光層519は導電層517に電気的に接続される。電界発光層519は発光素子102の電界発光層としての機能を有する。導電層520は、電界発光層519の上に設けられ、電界発光層519に電気的に接続される。導電層520は発光素子102の一対の電極のうちの他方としての機能を有する。また、導電層520は配線VBとしての機能も有する。配線VBは基板500上において特定の形状に加工されていてもよいし、特定の形状に加工されておらず一面に形成された膜状であってもよい。導電層517、電界発光層519、及び導電層520によって発光素子102が構成される。隣り合う組110の発光素子102は絶縁層518によって互いに分離されている。発光素子102は、上面方向に光を射出する構造とした。光の射出方向を図8B中において白矢印で示す。なお、本実施の形態では発光素子102の構造を、上面方向基板500とは逆の方向に光を射出する構造としているが、これに限定されず、上面及び下面方向基板500の方向に光を射出する構造にすることもできる。着色層522は、電界発光層519からの光を透過するように基板521の一平面に設けられる。着色層522は、電界発光層519から発せられた光の特定の波長のみ透過して、所定の色の光とするために設けられている。着色層522はカラーフィルタとしての機能を有する。なお、電界発光層519の材料等を適宜選択することによって、所定の色の光で発光素子102を発光させる場合は、着色層522は必ずしも設ける必要はない。着色層522を設けないことによって光の損失を減らし、半導体装置の消費電力を低減することができる。絶縁層523は、着色層522を介して基板521の一平面に設けられる。絶縁層523は、着色層522等に含まれる不純物が発光素子102等に進入するのを防止するパッシベーション膜として機能する。また、絶縁層523は、基板521上において、着色層522が設けられた領域と設けられない領域との凹凸を緩和する平坦化膜としての機能も有する。絶縁層524は、絶縁層523と、導電層520の間に設けられる。なお、絶縁層524は、発光素子102の封止材として機能し、また基板500と基板521のシール材としても機能する。絶縁層524を設ける代わりに、絶縁層523と導電層520の間に気体を充填した構造であってもよい。基板500及び基板521としては、例えばガラス基板又はプラスチック基板を用いることができる。なお、必ずしも基板500及び基板521を設けなくてもよい。絶縁層501としては、例えば、酸化ガリウム層、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。例えば、絶縁層501としては、酸化シリコン層又は酸化窒化シリコン層などを用いることができる。また、これらの層がハロゲンを含んでいてもよい。また、絶縁層501に適用可能な材料の層の積層により絶縁層501を構成することもできる。また、必ずしも絶縁層501を設けなくてもよい。半導体層511a乃至半導体層511dとしては、例えば非晶質半導体、微結晶半導体、多結晶半導体、又は単結晶半導体を含む層を用いることができる。また、半導体層511a乃至半導体層511dとしては、例えば元素周期表における第14族の半導体シリコンなどを含有する半導体層を用いることができる。半導体層511a乃至半導体層511dとして、酸化物半導体層を用いることもできる。酸化物半導体層を用いる場合、用いる酸化物半導体としては、少なくともインジウムInあるいは亜鉛Znを含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムGaを有することが好ましい。また、スタビライザーとしてスズSnを有することが好ましい。また、スタビライザーとしてハフニウムHfを有することが好ましい。また、スタビライザーとしてアルミニウムAlを有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタンLa、セリウムCe、プラセオジムPr、ネオジムNd、サマリウムSm、ユウロピウムEu、ガドリニウムGd、テルビウムTb、ジスプロシウムDy、ホルミウムHo、エルビウムEr、ツリウムTm、イッテルビウムYb、ルテチウムLuのいずれか一種あるいは複数種を有してもよい。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物、In-Ga系酸化物、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。なお、ここで、例えば、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。また、酸化物半導体として、InMO3ZnOmm>0、且つ、mは整数でないで表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In3SnO5ZnOnn>0、且つ、nは整数で表記される材料を用いてもよい。例えば、In:Ga:Zn=1:1:1=1/3:1/3:1/3あるいはIn:Ga:Zn=2:2:1=2/5:2/5:1/5の原子数比のIn-Ga-Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1=1/3:1/3:1/3、In:Sn:Zn=2:1:3=1/3:1/6:1/2あるいはIn:Sn:Zn=2:1:5=1/4:1/8:5/8の原子数比のIn-Sn-Zn系酸化物やその組成の近傍の酸化物を用いるとよい。しかし、これらに限られず、必要とする半導体特性移動度、しきい値、ばらつき等に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。例えば、In-Sn-Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In-Ga-Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:cabc=1である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:CABC=1の酸化物の組成の近傍であるとは、a、b、cが、a―A2b―B2c―C2≦r2を満たすことを言い、rは、例えば、0.05とすればよい。他の酸化物でも同様である。酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さRaが1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。なお、Raは、JISB0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値と表現でき、以下の式にて定義される。なお、上記において、S0は、測定面座標x1,y1x1,y2x2,y1x2,y2で表される4点によって囲まれる長方形の領域の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡AFM:AtomicForceMicroscopeにて評価可能である。酸化物半導体層は、スパッタリング法によって形成することが好ましい。例えば、上述した系の酸化物ターゲットを用いて、スパッタリング法により酸化物半導体層を形成することができる。ここで、ターゲットの純度を、99.99以上とすることで、酸化物半導体層に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体層において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。また、酸化物半導体層としてIn-Sn-Zn系酸化物を用いる場合、ターゲットの組成比が、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、または20:45:35などとなる酸化物ターゲットを用いることができる。また、酸化物半導体層の形成時に、スパッタリング装置の処理室の圧力を0.4Pa以下とすることで、被成膜面及び被成膜物への、アルカリ金属、水素等の不純物の混入を低減することができる。なお、被成膜物に含まれる水素は、水素原子の他、水素分子、水、水酸基、または水素化物として含まれる場合もある。また、スパッタリング装置の処理室の排気系として吸着型の真空ポンプ例えばクライオポンプなどを用いることで、排気系からアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。酸化物半導体層の形成後、必要であれば、水素及び水分をほとんど含まない雰囲気下窒素雰囲気、酸素雰囲気、乾燥空気雰囲気例えば、水分については露点-40°C以下、好ましくは露点-60°C以下などで加熱処理温度範囲200°C以上450°C以下を行ってもよい。この加熱処理は、酸化物半導体層中からH、OHなどを脱離させる脱水化または脱水素化とも呼ぶことができ、不活性雰囲気下で昇温し、途中で切り替え酸素を含む雰囲気下とする加熱処理を行う場合や、酸素雰囲気下で加熱処理を行う場合は、加酸化処理とも呼べる。酸化物半導体層には、電子供与体ドナーとなる水分または水素、アルカリ金属元素ナトリウムやリチウム等などの不純物が低減された酸化物半導体層を用いる。酸化物半導体層は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyによる水素濃度の測定値が、5×1019/cm3以下、好ましくは5×1018/cm3以下、より好ましくは5×1017/cm3以下、さらに好ましくは1×1016/cm3以下とする。また、ホール効果測定により測定できる酸化物半導体層のキャリア密度は、1×1014/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011/cm3未満とする。また、酸化物半導体のバンドギャップは、2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている神谷、野村、細野、アモルファス酸化物半導体の物性とデバイス開発の現状、固体物理、2009年9月号、Vol.44、pp.621-633.。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちナトリウムNaは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してNaとなる。また、Naは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体層中の水素濃度が1×1018/cm3以下、より好ましくは1×1017/cm3以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるNa濃度の測定値は、5×1016/cm3以下、好ましくは1×1016/cm3以下、更に好ましくは1×1015/cm3以下とするとよい。同様に、リチウムLi濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。同様に、カリウムK濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。層中のアルカリ金属元素濃度や水素濃度の測定をSIMSで行う場合、その原理上、試料表面近傍や、材質が異なる層との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、層中におけるアルカリ金属元素濃度や水素濃度の厚さ方向の分布をSIMSで分析する場合、対象となる層が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、アルカリ金属元素濃度や水素濃度として採用する。また、測定の対象となる層の厚さが小さい場合、隣接する層内のアルカリ金属元素濃度や水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該層が存在する領域における、アルカリ金属元素濃度や水素濃度の最大値または最小値を、当該層中のアルカリ金属元素濃度や水素濃度として採用する。さらに、当該層が存在する領域において、最大値を有する山型のピーク、最小値を有する谷型のピークが存在しない場合、変曲点の値をアルカリ金属元素濃度や水素濃度として採用する。酸化物半導体層にチャネルが形成されるトランジスタのオフ電流密度は、100yA/μm以下、好ましくは10yA/μm以下、更に好ましくは1yA/μm以下にすることができる。また、Snなどのp型の導電性を付与する不純物を酸化物半導体層にドープすることで、酸化物半導体層を弱いp型とし、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流の低減を図ってもよい。また、酸化物半導体として、c軸配向し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なるc軸を中心に回転した結晶CAAC:CAxisAlignedCrystalともいう。を含む酸化物を用いることができる。CAACを含む酸化物とは、広義に、非単結晶であって、そのab面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む結晶をいう。CAACは単結晶ではないが、非晶質のみから形成されているものでもない。また、CAACは結晶化した部分結晶部分を含むが、1つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。CAACに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、CAACを構成する個々の結晶部分のc軸は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向に揃っていてもよい。または、CAACを構成する個々の結晶部分のab面の法線は一定の方向例えば、CAACを支持する基板面、CAACの表面などに垂直な方向を向いていてもよい。CAACは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。このようなCAACの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子または窒素原子の層状配列が認められる結晶を挙げることもできる。CAACに含まれる結晶構造の一例について図16乃至図18を用いて詳細に説明する。なお、特に断りがない限り、図16乃至図18は上方向をc軸方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。また、図16において、丸で囲まれたOは4配位のOを示し、二重丸で囲まれたOは3配位のOを示す。図16Aに、1個の6配位のInと、Inに近接の6個の4配位の酸素原子以下4配位のOと、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図16Aの構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図16Aの上半分および下半分にはそれぞれ3個ずつ4配位のOがある。図16Aに示す小グループは電荷が0である。図16Bに、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子以下3配位のOと、近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれもab面に存在する。図16Bの上半分および下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、図16Bに示す構造をとりうる。図16Bに示す小グループは電荷が0である。図16Cに、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造を示す。図16Cの上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。または、図16Cの上半分に3個の4配位のOがあり、下半分に1個の4配位のOがあってもよい。図16Cに示す小グループは電荷が0である。図16Dに、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造を示す。図16Dの上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。図16Dに示す小グループは電荷が1となる。図16Eに、2個のZnを含む小グループを示す。図16Eの上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図16Eに示す小グループは電荷が-1となる。ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループユニットセルともいう。と呼ぶ。ここで、これらの小グループ同士が結合する規則について説明する。図16Aに示す6配位のInの上半分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Inを有する。図16Bに示す5配位のGaの上半分の1個のOは下方向に1個の近接Gaを有し、下半分の1個のOは上方向に1個の近接Gaを有する。図16Cに示す4配位のZnの上半分の1個のOは下方向に1個の近接Znを有し、下半分の3個のOは上方向にそれぞれ3個の近接Znを有する。この様に、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、6配位の金属原子InまたはSnが下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子GaまたはInまたは4配位の金属原子Znのいずれかと結合することになる。これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。図17Aに、In-Sn-Zn-O系の層構造を構成する中グループのモデル図を示す。図17Bに、3つの中グループで構成される大グループを示す。なお、図17Cは、図17Bの層構造をc軸方向から観察した場合の原子配列を示す。図17Aにおいては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、図17Aにおいて、Inの上半分および下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図17Aにおいて、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。図17Aにおいて、In-Sn-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グループが複数結合して大グループを構成する。ここで、3配位のOおよび4配位のOの場合、結合1本当たりの電荷はそれぞれ-0.667、-0.5と考えることができる。例えば、In6配位または5配位、Zn4配位、Sn5配位または6配位の電荷は、それぞれ3、2、4である。従って、Snを含む小グループは電荷が1となる。そのため、Snを含む層構造を形成するためには、電荷1を打ち消す電荷-1が必要となる。電荷-1をとる構造として、図16Eに示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。具体的には、図17Bに示した大グループが繰り返されることで、In-Sn-Zn-O系の結晶In2SnZn3O8を得ることができる。なお、得られるIn-Sn-Zn-O系の層構造は、In2SnZn2O7ZnOmmは0または自然数。とする組成式で表すことができる。また、このほかにも、四元系金属の酸化物であるIn-Sn-Ga-Zn系酸化物や、三元系金属の酸化物であるIn-Ga-Zn系酸化物IGZOとも表記する。、In-Al-Zn系酸化物、Sn-Ga-Zn系酸化物、Al-Ga-Zn系酸化物、Sn-Al-Zn系酸化物や、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物や、二元系金属の酸化物であるIn-Zn系酸化物、Sn-Zn系酸化物、Al-Zn系酸化物、Zn-Mg系酸化物、Sn-Mg系酸化物、In-Mg系酸化物や、In-Ga系酸化物、などを用いた場合も同様である。例えば、図18Aに、In-Ga-Zn-O系の層構造を構成する中グループのモデル図を示す。図18Aにおいて、In-Ga-Zn-O系の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。この中グループが複数結合して大グループを構成する。図18Bに3つの中グループで構成される大グループを示す。なお、図18Cは、図18Bの層構造をc軸方向から観察した場合の原子配列を示している。ここで、In6配位または5配位、Zn4配位、Ga5配位の電荷は、それぞれ3、2、3であるため、In、ZnおよびGaのいずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。また、In-Ga-Zn-O系の層構造を構成する中グループは、図18Aに示した中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りうる。絶縁層512としては、例えば絶縁層501に適用可能な材料の層を用いることができる。また、絶縁層512に適用可能な材料の層の積層により絶縁層512を構成してもよい。導電層513a乃至導電層513gとしては、例えばモリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料を含む材料の層を用いることができる。例えば、Cu-Mg-Al合金を用いることもできる。また、導電層513a乃至導電層513gとしては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズIn2O3―SnO2、ITOと略記する場合がある、酸化インジウム酸化亜鉛In2O3―ZnOなどの金属酸化物、又はシリコン、酸化シリコン、窒素を含む該金属酸化物を用いることができる。また、導電層513a乃至導電層513gに適用可能な材料の層の積層により、導電層513a乃至導電層513gを構成することもできる。例えば、Cu-Mg-Al合金でなる層とCuでなる層との積層構造で形成することができる。例えば、窒化タンタル層及びタングステン層の積層により導電層513a乃至導電層513gを構成することもできる。なお、導電層513a乃至導電層513gの側面は、テーパ状でもよい。絶縁層514としては、例えば絶縁層501に適用可能な材料の層を用いることができる。また、絶縁層501に適用可能な材料の層の積層により絶縁層514を構成してもよい。例えば、窒化酸化シリコン層及び酸化窒化シリコン層の積層により絶縁層514を構成することもできる。導電層515a乃至導電層515gとしては、導電層513a乃至導電層513gに適用可能な材料の層を用いることができる。また、導電層515a乃至導電層515gに適用可能な材料の層の積層により導電層515a乃至導電層515gを構成することもできる。例えば、チタン層、アルミニウム層、及びチタン層の積層により導電層515a乃至導電層515gを構成することもできる。なお、導電層515a乃至導電層515gの側面は、テーパ状でもよい。絶縁層516としては、例えば絶縁層512に適用可能な材料の層を用いることができる。また、絶縁層516に適用可能な材料の層の積層により絶縁層516を構成してもよい。導電層517としては、導電層513a乃至導電層513gに適用可能な材料の層のうち、光を反射する材料の層を用いることができる。また、導電層517に適用可能な材料の層の積層により導電層517を構成することもできる。なお、これに限定されず、上面及び下面方向に光を射出する構造の場合には、導電層517として、導電層513a乃至導電層513gに適用可能な材料の層のうち、光を透過する材料の層を用いることもできる。なお、導電層517の側面は、テーパ状でもよい。絶縁層518としては、例えば有機絶縁層又は無機絶縁層を用いることができる。電界発光層519は、特定の色の光を呈する単色光を射出する層である。電界発光層519としては、例えば特定の色を呈する光を射出する発光材料を用いた発光層を用いることができる。なお、互いに異なる特性の色を呈する光を射出する発光層の積層を用いて電界発光層519を構成してもよい。発光材料としては、蛍光材料又は燐光材料などのエレクトロルミネセンス材料を用いることができる。また、複数のエレクトロルミネセンス材料を含む材料を用いて発光材料を構成してもよい。例えば青色を呈する光を射出する蛍光材料の層、橙色を呈する光を射出する第1の燐光材料の層、及び橙色を呈する光を射出する第2の燐光材料の層の積層により、白色を呈する光を射出する発光層を構成してもよい。また、エレクトロルミネセンス材料としては、有機エレクトロルミネセンス材料又は無機エレクトロルミネセンス材料を用いることができる。また、上記発光層に加え、例えばホール注入層、ホール輸送層、電子注入層、及び電子輸送層の一つ又は複数を設けて電界発光層を構成してもよい。導電層520としては、導電層513a乃至導電層513gに適用可能な材料の層のうち、光を透過する材料の層を用いることができる。また、導電層520に適用可能な材料の層の積層により導電層520を構成することもできる。なお、導電層520の側面は、テーパ状でもよい。着色層522としては、例えば赤色を呈する光、緑色を呈する光、又は青色を呈する光を透過し、染料又は顔料を含む層を用いることができる。また、着色層522として、シアン、マゼンタ、又はイエローの色を呈する光を透過し、染料又は顔料を含む層を用いてもよい。絶縁層523としては、例えば絶縁層501に適用可能な材料の層を用いることができる。また、絶縁層523に適用可能な材料の層の積層により絶縁層523を構成してもよい。なお、絶縁層523を必ずしも設けなくてもよい。絶縁層524としては、例えば絶縁層501に適用可能な材料の層又は樹脂材料の層を用いることができる。また、絶縁層524に適用可能な材料の層の積層により絶縁層524を構成してもよい。また、基板500上や基板521上の一部に遮光層を設けてもよい。当該遮光層によって、トランジスタ等への不要な光の入射を抑制してもよい。また、図8では、トランジスタトランジスタ201、トランジスタ202、トランジスタ304、トランジスタ305、トランジスタ306がゲートを半導体層の上側にのみ有している場合を示している。しかしながら、これに限定されず、トランジスタトランジスタ201、トランジスタ202、トランジスタ304、トランジスタ305、トランジスタ306がゲートを半導体層の下側にのみ有していてもよい。また、トランジスタトランジスタ201、トランジスタ202、トランジスタ304、トランジスタ305、トランジスタ306が半導体層を間に挟んで存在する一対のゲートを有していてもよい。半導体層を間に挟んで存在する一対のゲートを有している場合、一方のゲートにはトランジスタのスイッチングを制御するための信号が与えられ、他方のゲートは電位が与えられた状態とすることができる。この場合、一対のゲートに同じ高さの電位が与えられていても良いし、他方のゲートにのみグラウンドなどの固定電位が与えられていても良い。他方のゲートに与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。なお、トランジスタのしきい値電圧に影響を与えないならば、他方のゲートは電気的に絶縁されたフローティングの状態であっても良い。なお、図4におけるトランジスタ204、トランジスタ205や、図5におけるトランジスタ307も、上記トランジスタ201、トランジスタ202、トランジスタ304、トランジスタ305、トランジスタ306と同様の構成とすることができる。フォトセンサに電気的に接続される電源線導電層515dに対応と、発光素子を有する表示素子に電気的に接続される電源線導電層515dに対応とを共有することで、半導体装置に含まれる電源線の数を減らすことができる。こうして、1本あたりの電源線の幅を広くすることができ、且つ高精細の半導体装置が得られる。そのため、電源線の電位の安定性を確保しつつ、半導体装置を高精細化することができる。電源線の電位の安定性を確保することによって、発光素子を有する表示素子の駆動電圧、及びフォトセンサの駆動電圧を安定とすることができる。つまり、高精細な半導体装置においても、発光素子を有する表示素子の駆動電圧を安定とし、且つフォトセンサの駆動電圧も安定とすることができる。こうして、高精細化可能であり、且つ、表示品質が高く、被検出物の撮像精度や検出精度の高い半導体装置が得られる。本実施の形態は、他の実施の形態と自由に組み合わせて実施することが可能である。実施の形態3本実施の形態では、半導体装置の駆動方法の一例について説明する。フォトセンサの駆動方法フォトセンサの駆動方法の一例について説明する。フォトセンサの駆動方法その1図2、図3、図5Aに示した構成のフォトセンサ301の駆動方法について説明する。図9Aは、図2、図3、図5Aに示した各配線配線TX、配線PR、配線SE、配線OUT及びノードFDの電位の変化を示すタイミングチャートの一例である。なお、本実施の形態では、光電変換素子302としてフォトダイオードを用いる例について説明する。なお、図9Aに示すタイミングチャートでは、フォトセンサ301の動作を分かりやすく説明するため、配線TX、配線SE、配線PRには、ハイレベルまたはローレベルの電位が与えられるものと仮定する。具体的に、配線TXには、ハイレベルの電位HTXと、ローレベルの電位LTXが与えられるものとし、配線SEには、ハイレベルの電位HSEと、ローレベルの電位LSEが与えられるものとし、配線PRには、ハイレベルの電位HPRと、ローレベルの電位LPRが与えられるものとする。なお配線VRには、所定の電位、例えば、ハイレベルの電源電位VDDが与えられている。なお、トランジスタ304、トランジスタ305及びトランジスタ306は全てnチャネル型トランジスタであるとして説明を行う。しかながら、本発明はこれに限定されず、トランジスタ304、トランジスタ305及びトランジスタ306のいずれか、または全てがpチャネル型トランジスタであってもよい。仮に、トランジスタ304、トランジスタ305及びトランジスタ306のいずれか、または全てがpチャネル型トランジスタである場合においても、各トランジスタのオン状態またはオフ状態が以下の説明と同様になるように各配線の電位を定めればよい。まず、時刻T1において、配線TXの電位を、電位LTXから電位HTXに変化させる。配線TXの電位が電位HTXになると、トランジスタ304はオン状態になる。なお、時刻T1において、配線SEには電位LSEが与えられ、配線PRには電位LPRが与えられている。時刻T2において、配線PRの電位を、電位LPRから電位HPRに変化させる。また、時刻T2において、配線TXの電位は電位HTXのままであり、配線SEの電位は電位LSEのままである。光電変換素子302に順バイアスの電圧が印加される。こうして、ノードFDには配線PRの電位HPRが与えられるため、ノードFDに保持されている電荷は放電される。時刻T3において、配線PRの電位を、電位HPRから電位LPRに変化させる。時刻T3の直前まで、ノードFDの電位は電位HPRに保たれているため、配線PRの電位が電位LPRになると、光電変換素子302に逆方向バイアスの電圧が印加されることになる。そして、光電変換素子302に逆バイアスの電圧が印加された状態で、光電変換素子302に光被検出物において反射した光等が入射すると、光電変換素子302の陰極から陽極に向かって電流光電流が流れる。光電流の電流値は入射した光の強度に従って変化する。すなわち、光電変換素子302に入射する光の強度が高いほど光電流の電流値は高くなり、ノードFDと光電変換素子302の間を移動する電荷の量も大きくなる。逆に、光電変換素子302に入射する光の強度が低いほど光電流の電流値は低くなり、ノードFDと光電変換素子302の間を移動する電荷の量も小さくなる。よって、ノードFDの電位は、光の強度が高いほど変化が大きく、光の強度が低いほど変化が小さい。時刻T4において、配線TXの電位を電位HTXから電位LTXに変化させると、トランジスタ304はオフ状態になる。よって、ノードFDと光電変換素子302の間での電荷の移動が止まるため、ノードFDの電位が定まる。時刻T5において、配線SEの電位を電位LSEから電位HSEに変化させると、トランジスタ306はオン状態になる。すると、ノードFDの電位に応じて配線VRと配線OUTの間で電荷の移動が生じる。なお、時刻T5以前に、配線OUTの電位を所定の電位にする動作プリチャージ動作を完了させておく。なお、図9Aでは、配線OUTの電位は時刻T5以前にローレベルの電位にプリチャージされ、時刻T5から時刻T6の間に光強度に応じて配線OUTの電位が上昇する場合を示したがこれに限定されない。配線OUTの電位は時刻T5以前にハイレベルの電位にプリチャージされ、時刻T5から時刻T6の間に光強度に応じて配線OUTの電位が低下してもよい。プリチャージ動作は、例えば、配線OUTと、所定の電位が与えられる配線とをトランジスタ等のスイッチング素子を介して電気的に接続し、当該トランジスタをオン状態とすることによって行うことができる。プリチャージ動作を完了した後は、当該トランジスタはオフ状態とする。時刻T6において、配線SEの電位を電位HSEから電位LSEに変化させると、配線VRから配線OUTへの電荷の移動が停止し、配線OUTの電位が決定する。この配線OUTの電位が、フォトセンサ301の出力信号の電位に相当する。そして、出力信号の電位には、被検出物の情報が含まれている。ここで、時刻T1や時刻T4において配線TXの電位を変化させるときに、配線TXとノードFDとの間の寄生容量によって、ノードFDの電位が変化する。この電位の変化が大きい場合、出力信号を正確に出力することができない。配線TXの電位を変化させるときのノードFDの電位の変化を抑制するために、トランジスタ304のゲートとソースの間、またはゲートとドレインの間の容量を低減することが有効である。また、トランジスタ305のゲート容量を増大することが有効である。更に、ノードFDに容量素子を電気的に接続することが有効である。なお、図9Aでは、これらの対策を施す等して、配線TXの電位を変化させるときのノードFDの電位の変化は無視できるものとしている。以上が、図2、図3、図5Aに示した構成のフォトセンサ301の駆動方法である。フォトセンサの駆動方法その2次いで、図5B及び図5Cに示した構成のフォトセンサ301の駆動方法について説明する。図9Bは、図5B及び図5Cに示した各配線配線TX、配線RE、配線SE、配線OUT及びノードFDの電位の変化を示すタイミングチャートの一例である。なお、本実施の形態では、光電変換素子302としてフォトダイオードを用いる例について説明する。なお、図9Bに示すタイミングチャートでは、フォトセンサ301の動作を分かりやすく説明するため、配線TX、配線RE、配線SEには、ハイレベルまたはローレベルの電位が与えられるものと仮定する。具体的に、配線TXには、ハイレベルの電位HTXと、ローレベルの電位LTXが与えられるものとし、配線SEには、ハイレベルの電位HSEと、ローレベルの電位LSEが与えられるものとし、配線REには、ハイレベルの電位HREと、ローレベルの電位LREが与えられるものとする。なお、配線PRには、一定の電位、例えば、ローレベルの電源電位VSSが与えられている。なお、トランジスタ304、トランジスタ305、トランジスタ306及びトランジスタ307は全てnチャネル型トランジスタであるとして説明を行う。しかながら、本発明はこれに限定されず、トランジスタ304、トランジスタ305、トランジスタ306及びトランジスタ307のいずれか、または全てがpチャネル型トランジスタであってもよい。仮に、トランジスタ304、トランジスタ305、トランジスタ306及びトランジスタ307のいずれか、または全てがpチャネル型トランジスタである場合においても、各トランジスタのオン状態またはオフ状態が以下の説明と同様になるように各配線の電位を定めればよい。まず、時刻T1において、配線TXの電位を、電位LTXから電位HTXに変化させる。配線TXの電位が電位HTXになると、トランジスタ304はオン状態になる。なお、時刻T1において、配線SEには電位LSEが与えられ、配線REには電位LREが与えられている。次いで、時刻T2において、配線REの電位を、電位LREから電位HREに変化させる。配線REの電位が電位HREになると、トランジスタ307はオン状態になる。また、時刻T2において、配線TXの電位は電位HTXのままであり、配線SEの電位は電位LSEのままである。よって、ノードFDには電源電位VDDが与えられるため、ノードFDに保持されている電荷はリセットされる。また、光電変換素子302には、逆バイアスの電圧が印加される。次いで、時刻T3において、配線REの電位を、電位HREから電位LREに変化させる。時刻T3の直前まで、ノードFDの電位は電源電位VDDに保たれているため、配線REの電位が電位LREになった後も、光電変換素子302に逆バイアスの電圧が印加された状態が続く。そして、この状態で、光電変換素子302に光が入射すると、光電変換素子302の陰極から陽極に向かって光電流が流れる。光電流の値は光の強度に従って変化する。すなわち、光電変換素子302に入射する光の強度が高いほど光電流の電流値は高くなり、ノードFDと光電変換素子302の間を移動する電荷の量も大きくなる。逆に、光電変換素子302に入射する光の強度が低いほど光電流の電流値は低くなり、ノードFDと光電変換素子302の間を移動する電荷の量は小さくなる。よって、ノードFDの電位は、光の強度が高いほど変化が大きく、光の強度が低いほど変化が小さい。次いで、時刻T4において、配線TXの電位を電位HTXから電位LTXに変化させると、トランジスタ304はオフ状態になる。よって、ノードFDと光電変換素子302の間の電荷の移動が止まるため、ノードFDの電位が定まる。次いで、時刻T5において、配線SEの電位を電位LSEから電位HSEに変化させると、トランジスタ306はオン状態になる。すると、ノードFDの電位に応じて配線VRと配線OUTの間で電荷の移動が生じる。なお、時刻T5以前に、配線OUTの電位を所定の電位にする動作プリチャージ動作を完了させておく。なお、図9Bでは、配線OUTの電位は時刻T5以前にローレベルの電位にプリチャージされ、時刻T5から時刻T6の間に光強度に応じて配線OUTの電位が上昇する場合を示したがこれに限定されない。配線OUTの電位は時刻T5以前にハイレベルの電位にプリチャージされ、時刻T5から時刻T6の間に光強度に応じて配線OUTの電位が低下してもよい。プリチャージ動作は、例えば、配線OUTと、所定の電位が与えられる配線とをトランジスタ等のスイッチング素子を介して電気的に接続し、当該トランジスタをオン状態とすることによって行うことができる。プリチャージ動作を完了した後は、当該トランジスタはオフ状態とする。時刻T6において、配線SEの電位を電位HSEから電位LSEに変化させると、配線VRから配線OUTへの電荷の移動が停止し、配線OUTの電位が決定する。この配線OUTの電位が、フォトセンサ301の出力信号の電位に相当する。そして、出力信号の電位には、被検出物の情報が含まれている。ここで、時刻T1や時刻T4において配線TXの電位を変化させるときに、配線TXとノードFDとの間の寄生容量によって、ノードFDの電位が変化する。この電位の変化が大きい場合、出力信号を正確に出力することができない。配線TXの電位を変化させるときのノードFDの電位の変化を抑制するために、トランジスタ304のゲートとソースの間、またはゲートとドレインの間の容量を低減することが有効である。また、トランジスタ305のゲート容量を増大することが有効である。更に、ノードFDに容量素子を電気的に接続することが有効である。なお、図9Bでは、これらの対策を施す等して、配線TXの電位を変化させるときのノードFDの電位の変化は無視できるものとしている。以上が、図5B及び図5Cに示した構成のフォトセンサ301の駆動方法である。図9Aや図9Bのタイミングチャートで示したフォトセンサ301の上記一連の動作は、リセット動作、蓄積動作、選択動作に分類することができる。すなわち、時刻T2から時刻T3までの動作がリセット動作、時刻T3から時刻T4までの動作が蓄積動作、時刻T5から時刻T6までの動作が選択動作に相当する。また、蓄積動作が終了してから選択動作が開始されるまでの期間、すなわち、時刻T4から時刻T5までの期間が、ノードFDにおいて電荷が保持されている電荷保持期間に相当する。ここで、リセット動作を行う期間をTRと表記し、蓄積動作を行う期間をTIと表記し、選択動作を行う期間をTSと表記する。以上が、フォトセンサ301の駆動方法の説明である。発光素子を有する表示素子の駆動方法発光素子を有する表示素子の駆動方法の一例について説明する。発光素子を有する表示素子の駆動方法その1図2、図3、図4A、図4Bに示した構成の表示素子101の駆動方法について説明する。図14Aは、図2、図3、図4A、図4Bに示した各配線配線GL、配線SLの電位と、発光素子102の一対の電極間に印加される電圧ELと、の変化を示すタイミングチャートの一例である。なお、図14Aに示すタイミングチャートでは、表示素子101の動作を分かりやすく説明するため、配線GL、配線SLには、ハイレベルまたはローレベルの電位が与えられるものと仮定する。なお配線VR及び配線VBには、それぞれ所定の電位が与えられている。なお、配線VRに与えられる電位と配線VBに与えられる電位の電位差は、当該電位差に対応する電圧を発光素子102の一対の電極間に印加した際に、発光素子102が発光する程度に定められている。例えば、配線VRにハイレベルの電源電位VDDが与えられ、配線VBにはローレベルの電源電位VSSが与えられているとする。なお、トランジスタ201、トランジスタ202は全てnチャネル型トランジスタであるとして説明を行う。しかしながら、本発明はこれに限定されず、トランジスタ201、トランジスタ202のいずれか、または全てがpチャネル型トランジスタであってもよい。仮に、トランジスタ201、トランジスタ202のいずれか、または全てがpチャネル型トランジスタである場合においても、各トランジスタのオン状態またはオフ状態が以下の説明と同様になるように各配線の電位を定めればよい。時刻T1において、配線GLの電位をハイレベルとすると、トランジスタ201はオン状態になる。このとき、配線SLの電位がハイレベルとなるとトランジスタ202もオン状態となる。すると、トランジスタ202を介して、配線VRの電位が発光素子102の一対の電極のうちの一方に入力される。こうして、発光素子102の一対の電極間に所定の電圧が印加され、発光素子102は発光する。時刻T1の後も、容量素子203や寄生容量等によって、トランジスタ202のゲートの電位は維持されるため、配線GLの電位がローレベルとなってトランジスタ201がオフ状態となった後も、発光素子102は発光し続ける。その後、時刻T2において、再び配線GLの電位をハイレベルとすると、トランジスタ201はオン状態になる。このとき、配線SLの電位をローレベルとすることによってトランジスタ202をオフ状態とすることができる。こうして、発光素子102を非発光状態とすることができる。ここで、発光素子102が発光している期間をTLと表記する。発光素子を有する表示素子の駆動方法その2次いで、図2、図3、図4A、図4Bに示した構成の表示素子101の駆動方法について上述した駆動方法とは別の駆動方法の一例を説明する。図14Bは、図2、図3、図4A、図4Bに示した各配線配線GL、配線SL、配線VBの電位と、発光素子102の一対の電極間に印加される電圧ELと、の変化を示すタイミングチャートの一例である。なお、図14Bに示すタイミングチャートでは、表示素子101の動作を分かりやすく説明するため、配線GL、配線SL、配線VBには、ハイレベルまたはローレベルの電位が与えられるものと仮定する。なお配線VRには、所定の電位が与えられている。例えば、配線VRにハイレベルの電源電位VDDが与えられているとする。なお、トランジスタ201、トランジスタ202は全てnチャネル型トランジスタであるとして説明を行う。しかながら、本発明はこれに限定されず、トランジスタ201、トランジスタ202のいずれか、または全てがpチャネル型トランジスタであってもよい。仮に、トランジスタ201、トランジスタ202のいずれか、または全てがpチャネル型トランジスタである場合においても、各トランジスタのオン状態またはオフ状態が以下の説明と同様になるように各配線の電位を定めればよい。時刻T0において、配線GLの電位をハイレベルとすると、トランジスタ201はオン状態になる。このとき、配線SLの電位がハイレベルとなるとトランジスタ202もオン状態となる。すると、トランジスタ202を介して、配線VRの電位が発光素子102の一対の電極のうちの一方に入力される。しかし、配線VBの電位が配線VRの電位と同程度となっており、発光素子102は発光しない。時刻T1において、配線VBの電位を変化させる図14Bに示すタイミングチャートではハイレベルからローレベルの電位に変化させることによって、発光素子102の一対の電極間に発光素子102が発光する程度の電圧を印加する。こうして発光素子102は発光する。時刻T2において、配線VBの電位を変化させる図14Bに示すタイミングチャートではローレベルからハイレベルの電位に変化させることによって、配線VBの電位を配線VRの電位と同程度とする。こうして発光素子102を非発光状態とすることができる。ここで、発光素子102が発光している期間をTLと表記する。発光素子を有する表示素子の駆動方法その3次いで、図4Dに示した構成の表示素子101の駆動方法の一例を説明する。図15Aは、図4Dに示した各配線配線GL、配線SL、配線ERの電位と、発光素子102の一対の電極間に印加される電圧ELと、の変化を示すタイミングチャートの一例である。なお、図15Aに示すタイミングチャートでは、表示素子101の動作を分かりやすく説明するため、配線GL、配線SL、配線ERには、ハイレベルまたはローレベルの電位が与えられるものと仮定する。なお配線VR及び配線VBには、それぞれ所定の電位が与えられている。なお、配線VRに与えられる電位と配線VBに与えられる電位の電位差は、当該電位差に対応する電圧を発光素子102の一対の電極間に印加した際に、発光素子102が発光する程度に定められている。例えば、配線VRにハイレベルの電源電位VDDが与えられ、配線VBにはローレベルの電源電位VSSが与えられているとする。なお、トランジスタ201、トランジスタ202、トランジスタ205は全てnチャネル型トランジスタであるとして説明を行う。しかながら、本発明はこれに限定されず、トランジスタ201、トランジスタ202、トランジスタ205のいずれか、または全てがpチャネル型トランジスタであってもよい。仮に、トランジスタ201、トランジスタ202、トランジスタ205のいずれか、または全てがpチャネル型トランジスタである場合においても、各トランジスタのオン状態またはオフ状態が以下の説明と同様になるように各配線の電位を定めればよい。時刻T1において、配線GLの電位をハイレベルとすると、トランジスタ201はオン状態になる。このとき、配線SLの電位がハイレベルとなるとトランジスタ202もオン状態となる。なおこのとき、配線ERの電位はハイレベルとしてトランジスタ205はオン状態としておく。すると、トランジスタ202及びトランジスタ205を介して、配線VRの電位が発光素子102の一対の電極のうちの一方に入力される。こうして、発光素子102の一対の電極間に所定の電圧が印加され、発光素子102は発光する。時刻T1の後も、容量素子203や寄生容量等によって、トランジスタ202のゲートの電位は維持されるため、配線GLの電位がローレベルとなってトランジスタ201がオフ状態となった後も、発光素子102は発光し続ける。その後、時刻T2において、配線ERの電位をローレベルとすることによってトランジスタ205をオフ状態とし、発光素子102を非発光状態とすることができる。ここで、発光素子102が発光している期間をTLと表記する。発光素子を有する表示素子の駆動方法その4次いで、図4Cに示した構成の表示素子101の駆動方法の一例を説明する。図15Bは、図4Cに示した配線配線SAの電位と、発光素子102の一対の電極間に印加される電圧ELと、の変化を示すタイミングチャートの一例である。なお、図15Bに示すタイミングチャートでは、表示素子101の動作を分かりやすく説明するため、配線SAには、ハイレベルまたはローレベルの電位が与えられるものと仮定する。なお配線VR及び配線VBには、それぞれ所定の電位が与えられている。なお、配線VRに与えられる電位と配線VBに与えられる電位の電位差は、当該電位差に対応する電圧を発光素子102の一対の電極間に印加した際に、発光素子102が発光する程度に定められている。例えば、配線VRにハイレベルの電源電位VDDが与えられ、配線VBにはローレベルの電源電位VSSが与えられているとする。なお、トランジスタ201、トランジスタ202、トランジスタ204は全てnチャネル型トランジスタであるとして説明を行う。しかながら、本発明はこれに限定されず、トランジスタ201、トランジスタ202、トランジスタ204のいずれか、または全てがpチャネル型トランジスタであってもよい。仮に、トランジスタ201、トランジスタ202、トランジスタ204のいずれか、または全てがpチャネル型トランジスタである場合においても、各トランジスタのオン状態またはオフ状態が以下の説明と同様になるように各配線の電位を定めればよい。図4Cに示した構成の表示素子101は、トランジスタ204がオフ状態であれば、上述した発光素子を有する表示素子の駆動方法その1、発光素子を有する表示素子の駆動方法その2によって駆動することができる。しかし、トランジスタ201やトランジスタ202の状態オン状態またはオフ状態にかかわらず、配線SAの電位をハイレベルとすることによってトランジスタ204をオン状態として、発光素子102を発光状態とすることもできる。トランジスタ204がオン状態の間は、発光素子102は発光し続ける。ここで、発光素子102が発光している期間をTLと表記する。以上が、発光素子を有する表示素子の駆動方法の説明である。次いで、フォトセンサと発光素子を有する表示素子との組の駆動方法について説明する。フォトセンサと発光素子を有する表示素子との組の駆動方法発光素子102を所定の輝度で発光させている間に、フォトセンサ301においてリセット動作と蓄積動作とを行う。つまり、上述した期間TLの間に、期間TRと期間TIを設ける。こうして、発光素子102から射出された光を被検出物に照射し、被検出物によって反射された光をフォトセンサ301によって検出することができる。なお、リセット動作を行う間は、発光素子102は所定の輝度で発光させていてもよいし、任意の輝度で発光させていてもよいし、発光させていなくてもよい。フォトセンサと発光素子を有する表示素子との組をマトリクス状に複数有する半導体装置の駆動方法マトリクス状に複数配置された発光素子102を、一斉にまたは順次、同じ輝度で発光させ、発光した光を被検出物に照射する。また、マトリクス状に複数配置されたフォトセンサ301において、一斉にまたは順次、リセット動作と蓄積動作とを行う。ここで、少なくとも隣接する発光素子102が発光しているフォトセンサにおいて、当該発光素子102が発光している間にリセット動作と蓄積動作とを行うようにする。例えば、同じ組に含まれる発光素子102とフォトセンサ301において、当該発光素子102が発光している間にフォトセンサ301においてリセット動作と蓄積動作とを行うようにする。こうして、被検出物の撮像画像の生成や被検出物の存在する領域の検出を行う。なお、複数のフォトセンサ301において、蓄積動作を行う期間の長さは同じとすることができる。ここで、外光のノイズを軽減するために、以下の駆動方法を適用することができる。発光素子102を発光させて被検出物に光を照射して、特定の行または特定の列のフォトセンサ301でリセット動作及び蓄積動作を行い、その後、発光素子102を発光させず別の行または別の列のフォトセンサ301でリセット動作及び蓄積動作を行う。特定の行と別の行または、特定の列と別の列の間の距離はできるだけ近い方が好ましい。例えば、特定の行と別の行とは隣接する行とすることができる。また例えば、特定の列と別の列とは隣接する列とすることができる。ここで、発光素子の発光と非発光の切り替えが速い場合には、発光素子102の発光時と非発光時とで被検出物はほとんど移動しないとみなすことができる。そして、全行のフォトセンサ301の選択動作を順次行う。特定の行と別の行または、特定の列と別の列とのフォトセンサ301で得られた出力信号の差分をとる。この差分は、外光のノイズが相殺され、S/N比の向上した信号成分である。この差分によって、被検出物の撮像画像の生成を行う。こうして、より精度の高い撮像画像の生成を行うことができる。以下に、フォトセンサ301と、発光素子102を有する表示素子101と、の組110を、mmは2以上の自然数行nnは2以上の自然数列のマトリクス状に複数有し、フォトセンサ301は、光電変換素子302と、光電変換素子302に電気的に接続される増幅回路303と、を有し、発光素子102を有する表示素子101は、発光素子102に電気的に接続される制御回路103を有し、複数の組110それぞれにおいて、増幅回路と制御回路は、同じ電源線に電気的に接続される半導体装置において、外光のノイズを軽減するための駆動方法の具体例を示す。説明には、図10乃至図13のタイミングチャートを用いる。ここで、図10乃至図13において、p,qは、m行n列のマトリクス状に配置された複数の組110のうち、第ppはm以下の自然数行目第qqはn以下の自然数列目の組110を示す。図10乃至図13において、隣接する7つの組p,q、p1,q、p2,q、p3,q、p,q1、p,q2、p,q3を代表で示す。また横軸方向は、時刻を示す。図9、図14、図15を用いて説明したとおり、期間TLは発光素子102が発光している期間、期間TRはフォトセンサ301がリセット動作を行う期間、期間TIはフォトセンサ301が蓄積動作を行う期間、期間TSはフォトセンサ301が選択動作を行う期間である。なお、被検出物の撮像画像の生成や被検出物の存在する領域の検出を行う場合には、発光している発光素子102はすべて同じ輝度で発光しているものとする。また、半導体装置において、画像表示を行う場合には、発光している発光素子102の輝度はそれぞれ画像信号に応じて制御される。画像表示を行う場合の表示素子101の駆動方法は、公知の駆動方法と同様であるため説明は省略する。駆動方法1図10Aのタイミングチャートに示す駆動方法を用いる。発光素子102の駆動方法は、図14及び図15いずれの駆動方法を用いてもよい。フォトセンサ301の駆動方法は、図9に示したいずれの駆動方法を用いてもよい。各行の発光素子102を順次発光状態にする。そして、発光素子102が発光している間に、第p行目のフォトセンサと第p2行目のフォトセンサとにおいて同時に、リセット動作と蓄積動作とを行う。その後、発光素子102を発光させない状態で、第p1行目のフォトセンサと第p3行目のフォトセンサとにおいて同時に、リセット動作と蓄積動作とを行う。そして、全行のフォトセンサ301の選択動作を行毎に順次行う。隣接する行のフォトセンサで得られた出力信号の差分を取得する。この差分を用いて被検出物の撮像画像の生成や被検出物の存在する領域の検出を行う。なお、図10Aに示す駆動方法において、第p行目のフォトセンサと第p2行目のフォトセンサとにおいて同時に、リセット動作と蓄積動作とを行う際、第p1行目の発光素子102と第p3行目の発光素子102も発光させているが、発光させなくてもよい。図10Aのタイミングチャートに示す駆動方法では、各行の発光素子102を順次発光状態にしたが、全ての行の発光素子を同時に発光状態としてもよい。例えば、図10Bのタイミングチャートに示す駆動方法を用いることができる。発光素子102の駆動方法は、図14B、図15Bの駆動方法を用いることができる。フォトセンサ301の駆動方法は、図9に示したいずれの駆動方法を用いてもよい。全ての発光素子102を一斉に発光状態にする。そして、発光素子102が発光している間に、第p行目のフォトセンサと第p2行目のフォトセンサとにおいて同時に、リセット動作と蓄積動作とを行う。その後、発光素子102を発光させない状態で、第p1行目のフォトセンサと第p3行目のフォトセンサとにおいて同時に、リセット動作と蓄積動作とを行う。そして、全行のフォトセンサ301の選択動作を行毎に順次行う。隣接する行のフォトセンサで得られた出力信号の差分を取得する。この差分を用いて被検出物の撮像画像の生成や被検出物の存在する領域の検出を行う。なお、図10Bに示す駆動方法において、第p行目のフォトセンサと第p2行目のフォトセンサとにおいて同時に、リセット動作と蓄積動作とを行う際、第p1行目の発光素子102と第p3行目の発光素子102も発光させているが、発光させなくてもよい。図10A及び図10Bのタイミングチャートに示す駆動方法では、第p行目のフォトセンサと第p2行目のフォトセンサとにおいて同時にリセット動作と蓄積動作とを行い、第p1行目のフォトセンサと第p3行目のフォトセンサとにおいて同時にリセット動作と蓄積動作とを行ったがこれに限定されない。第p行目のフォトセンサのリセット動作と蓄積動作と、第p2行目のフォトセンサのリセット動作と蓄積動作とを順次行い、第p1行目のフォトセンサのリセット動作と蓄積動作と、第p3行目のフォトセンサのリセット動作と蓄積動作とを順次行ってもよい。例えば、図11Aのタイミングチャートに示す駆動方法を用いることができる。発光素子102の駆動方法は、図14及び図15いずれの駆動方法を用いてもよい。フォトセンサ301の駆動方法は、図9に示したいずれの駆動方法を用いてもよい。各行の発光素子102を順次発光状態にする。そして、発光素子102が発光している間に、第p行目のフォトセンサのリセット動作と蓄積動作と第p2行目のフォトセンサのリセット動作と蓄積動作とを、順次行う。その後、発光素子102を発光させない状態で第p1行目のフォトセンサのリセット動作と蓄積動作と第p3行目のフォトセンサのリセット動作と蓄積動作とを、順次行う。そして、全行のフォトセンサ301の選択動作を行毎に順次行う。隣接する行のフォトセンサで得られた出力信号の差分を取得する。この差分を用いて被検出物の撮像画像の生成や被検出物の存在する領域の検出を行う。なお、図11Aに示す駆動方法において、第p行目のフォトセンサと第p2行目のフォトセンサとにおいてリセット動作と蓄積動作とを行う際、第p1行目の発光素子102と第p3行目の発光素子102も発光させているが、発光させなくてもよい。図11Aに示した駆動方法において、図10Bで示した駆動方法と同様に、発光素子102を同時に発光させてもよい。この駆動方法のタイミングチャートを図11Bに示す。なお、発光素子102の駆動方法は、図14B、図15Bの駆動方法を用いることができる。フォトセンサ301の駆動方法は、図9に示したいずれの駆動方法を用いてもよい。全ての発光素子102を一斉に発光状態にする。そして、発光素子102が発光している間に、第p行目のフォトセンサのリセット動作と蓄積動作と第p2行目のフォトセンサのリセット動作と蓄積動作とを、順次行う。その後、発光素子102を発光させない状態で第p1行目のフォトセンサのリセット動作と蓄積動作と第p3行目のフォトセンサのリセット動作と蓄積動作とを、順次行う。そして、全行のフォトセンサ301の選択動作を行毎に順次行う。隣接する行のフォトセンサで得られた出力信号の差分を取得する。この差分を用いて被検出物の撮像画像の生成や被検出物の存在する領域の検出を行う。なお、図11Bに示す駆動方法において、第p行目のフォトセンサと第p2行目のフォトセンサとにおいてリセット動作と蓄積動作とを行う際、第p1行目の発光素子102と第p3行目の発光素子102も発光させているが、発光させなくてもよい。図10及び図11に示した駆動方法において、発光素子102の発光及び非発光のタイミングは逆にしてもよい。駆動方法2上記駆動方法1では、発光素子を発光させて被検出物に光を照射して第p行目のフォトセンサでリセット動作及び蓄積動作を行った後、発光素子を非発光として第p1行目のフォトセンサでリセット動作及び蓄積動作を行う。しかしながら以下のように、発光素子を発光させて被検出物に光を照射して第qqはn以下の自然数列目のフォトセンサでリセット動作及び蓄積動作を行った後、発光素子を非発光として第q1列目のフォトセンサでリセット動作及び蓄積動作を行う駆動方法2であってもよい。図12Aのタイミングチャートに示す駆動方法を用いる。発光素子102の駆動方法は、図14及び図15いずれの駆動方法を用いてもよい。フォトセンサ301の駆動方法は、図9に示したいずれの駆動方法を用いてもよい。各行の発光素子102を順次発光状態にする。そして、発光素子102が発光している間に、第q列目のフォトセンサと第q2列目のフォトセンサとにおいて同時に、リセット動作と蓄積動作とを行う。その後、発光素子102を発光させない状態で、第q1列目のフォトセンサと第q3列目のフォトセンサとにおいて同時に、リセット動作と蓄積動作とを行う。そして、全行のフォトセンサ301の選択動作を行毎に順次行う。隣接する列のフォトセンサで得られた出力信号の差分を取得する。この差分を用いて被検出物の撮像画像の生成や被検出物の存在する領域の検出を行う。図12Aのタイミングチャートに示す駆動方法では、各行の発光素子102を順次発光状態にしたが、全ての行の発光素子を同時に発光状態としてもよい。例えば、図12Bのタイミングチャートに示す駆動方法を用いることができる。発光素子102の駆動方法は、図14B、図15Bの駆動方法を用いることができる。フォトセンサ301の駆動方法は、図9に示したいずれの駆動方法を用いてもよい。全ての発光素子102を一斉に発光状態にする。そして、発光素子102が発光している間に、第q列目のフォトセンサと第q2列目のフォトセンサとにおいて同時に、リセット動作と蓄積動作とを行う。その後、発光素子102を発光させない状態で、第q1列目のフォトセンサと第q3列目のフォトセンサとにおいて同時に、リセット動作と蓄積動作とを行う。そして、全行のフォトセンサ301の選択動作を行毎に順次行う。隣接する列のフォトセンサで得られた出力信号の差分を取得する。この差分を用いて被検出物の撮像画像の生成や被検出物の存在する領域の検出を行う。図12A及び図12Bのタイミングチャートに示す駆動方法では、第q列目のフォトセンサと第q2列目のフォトセンサとにおいて同時にリセット動作と蓄積動作とを行い、第q1列目のフォトセンサと第q3列目のフォトセンサとにおいて同時にリセット動作と蓄積動作とを行ったがこれに限定されない。第q列目のフォトセンサのリセット動作と蓄積動作と、第q2列目目のフォトセンサのリセット動作と蓄積動作とを順次行い、第q1列目のフォトセンサのリセット動作と蓄積動作と、第q3列目のフォトセンサのリセット動作と蓄積動作とを順次行ってもよい。例えば、図13Aのタイミングチャートに示す駆動方法を用いることができる。発光素子102の駆動方法は、図14及び図15いずれの駆動方法を用いてもよい。フォトセンサ301の駆動方法は、図9に示したいずれの駆動方法を用いてもよい。各行の発光素子102を順次発光状態にする。そして、発光素子102が発光している間に、第q列目のフォトセンサのリセット動作と蓄積動作と第q2列目のフォトセンサのリセット動作と蓄積動作とを、順次行う。その後、発光素子102を発光させない状態で第q1列目のフォトセンサのリセット動作と蓄積動作と第q3列目のフォトセンサのリセット動作と蓄積動作とを、順次行う。そして、全行のフォトセンサ301の選択動作を行毎に順次行う。隣接する列のフォトセンサで得られた出力信号の差分を取得する。この差分を用いて被検出物の撮像画像の生成や被検出物の存在する領域の検出を行う。図13Aに示した駆動方法において、図12Bで示した駆動方法と同様に、発光素子102を同時に発光させてもよい。この駆動方法のタイミングチャートを図13Bに示す。なお、発光素子102の駆動方法は、図14B、図15Bの駆動方法を用いることができる。フォトセンサ301の駆動方法は、図9に示したいずれの駆動方法を用いてもよい。全ての発光素子102を一斉に発光状態にする。そして、発光素子102が発光している間に、第q列目のフォトセンサのリセット動作と蓄積動作と第q2列目のフォトセンサのリセット動作と蓄積動作とを、順次行う。その後、発光素子102を発光させない状態で第q1列目のフォトセンサのリセット動作と蓄積動作と第q3列目のフォトセンサのリセット動作と蓄積動作とを、順次行う。そして、全行のフォトセンサ301の選択動作を行毎に順次行う。隣接する列のフォトセンサで得られた出力信号の差分を取得する。この差分を用いて被検出物の撮像画像の生成や被検出物の存在する領域の検出を行う。図12及び図13に示した駆動方法において、発光素子102の発光及び非発光のタイミングは逆にしてもよい。上記駆動方法1及び駆動方法2では、リセット動作及び蓄積動作を行ってから選択動作を行うまでの期間の長さが行及び/又は列により異なるフォトセンサ301が存在する。しかしながら、フォトセンサ301の増幅回路303を構成するトランジスタとして、酸化物半導体層にチャネルが形成されるトランジスタを用いることより、トランジスタのオフ電流によるリークが原因となるノイズを低減することができる。こうして、光のノイズを相殺しS/N比の向上した信号成分を正確に取り出すことができる。本実施の形態は、他の実施の形態と自由に組み合わせて実施することが可能である。本実施例では、上記実施の形態に示す半導体装置に用いることができるトランジスタの電界効果移動度について説明する。酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。そこで、本実施例では、半導体内部に欠陥がない理想的な酸化物半導体の電界効果移動度を理論的に導き出すとともに、このような酸化物半導体を用いて微細なトランジスタを作製した場合の特性の計算結果を示す。半導体本来の移動度をμ0、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁粒界等が存在すると仮定すると、以下の式のように表現できる。ここで、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、以下の式のように表現できる。ここで、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Idは、以下のようになる。ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vdはドレイン電圧である。上式の両辺をVgで割り、更に両辺の対数を取ると、以下のようになる。数5の右辺はVgの関数である。この式からわかるように、縦軸をlnId/Vg、横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価できる。酸化物半導体としては、インジウムIn、スズSn、亜鉛Znの比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度である。このようにして求めた欠陥密度等をもとに数2および数3よりμ0=120cm2/Vsが導出される。欠陥のあるIn-Sn-Zn酸化物で測定される移動度は40cm2/Vs程度である。しかし、半導体内部および半導体と絶縁層との界面の欠陥が無い酸化物半導体の移動度μ0は120cm2/Vsとなると予想できる。ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からxだけ離れた場所における移動度μ1は、以下のように表される。ここで、Dはゲート方向の電界、B、Gは定数である。BおよびGは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm/s、G=10nm界面散乱が及ぶ深さである。Dが増加するすなわち、ゲート電圧が高くなると数6の第2項が増加するため、移動度μ1は低下することがわかる。半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ2を計算した結果を図19に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5電子ボルト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁層の厚さは100nm、比誘電率は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン電圧Vdは0.1Vである。図19で示されるように、ゲート電圧1V強で移動度100cm2/Vs以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすることAtomicLayerFlatnessが望ましい。このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図20乃至図22に示す。なお、計算に用いたトランジスタの断面構造を図23に示す。図23に示すトランジスタは酸化物半導体層にnの導電型を呈する半導体領域1103aおよび半導体領域1103cを有する。半導体領域1103aおよび半導体領域1103cの抵抗率は2×10-3Ωcmとする。図23Aに示すトランジスタは、下地絶縁膜1101と、下地絶縁膜1101に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物1102の上に形成される。トランジスタは半導体領域1103a、半導体領域1103cと、それらに挟まれ、チャネル形成領域となる真性の半導体領域1103bと、ゲート1105を有する。ゲート1105の幅を33nmとする。ゲート1105と半導体領域1103bの間には、ゲート絶縁層1104を有し、また、ゲート1105の両側面には側壁絶縁物1106aおよび側壁絶縁物1106b、ゲート1105の上部には、ゲート1105と他の配線との短絡を防止するための絶縁物1107を有する。側壁絶縁物の幅は5nmとする。また、半導体領域1103aおよび半導体領域1103cに接して、ソース1108aおよびドレイン1108bを有する。なお、このトランジスタにおけるチャネル幅を40nmとする。図23Bに示すトランジスタは、下地絶縁膜1101と、酸化アルミニウムよりなる埋め込み絶縁物1102の上に形成され、半導体領域1103a、半導体領域1103cと、それらに挟まれた真性の半導体領域1103bと、幅33nmのゲート1105とゲート絶縁層1104と側壁絶縁物1106aおよび側壁絶縁物1106bと絶縁物1107とソース1108aおよびドレイン1108bを有する点で図23Aに示すトランジスタと同じである。図23Aに示すトランジスタと図23Bに示すトランジスタの相違点は、側壁絶縁物1106aおよび側壁絶縁物1106bの下の半導体領域の導電型である。図23Aに示すトランジスタでは、側壁絶縁物1106aおよび側壁絶縁物1106bの下の半導体領域はnの導電型を呈する半導体領域1103aおよび半導体領域1103cであるが、図23Bに示すトランジスタでは、真性の半導体領域1103bである。すなわち、図23Bに示す半導体層において、半導体領域1103a半導体領域1103cとゲート1105がLoffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Loffをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物1106a側壁絶縁物1106bの幅と同じである。その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、SentaurusDeviceを使用した。図20は、図23Aに示される構造のトランジスタのドレイン電流Id、実線および移動度μ、点線のゲート電圧Vg、ゲートとソースの電位差依存性を示す。ドレイン電流Idは、ドレイン電圧ドレインとソースの電位差を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図20Aはゲート絶縁層の厚さを15nmとしたものであり、図20Bは10nmとしたものであり、図20Cは5nmとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Idオフ電流が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Idオン電流には目立った変化が無い。ゲート電圧1V前後で、ドレイン電流は10μAを超えることが示された。図21は、図23Bに示される構造のトランジスタで、オフセット長Loffを5nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図21Aはゲート絶縁層の厚さを15nmとしたものであり、図21Bは10nmとしたものであり、図21Cは5nmとしたものである。また、図22は、図23Bに示される構造のトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流Id実線および移動度μ点線のゲート電圧依存性を示す。ドレイン電流Idは、ドレイン電圧を1Vとし、移動度μはドレイン電圧を0.1Vとして計算したものである。図22Aはゲート絶縁層の厚さを15nmとしたものであり、図22Bは10nmとしたものであり、図22Cは5nmとしたものである。いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。なお、移動度μのピークは、図20では80cm2/Vs程度であるが、図21では60cm2/Vs程度、図22では40cm2/Vs程度と、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧1V前後で、ドレイン電流は10μAを超えることが示された。また、In、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で5atomic以上含まれる元素をいう。In、Sn、Znを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリオフ化させることが可能となる。例えば、図24A~Cは、In、Sn、Znを主成分とし、チャネル長Lが3μm、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁層を用いたトランジスタの特性である。なお、Vdは10Vとした。図24Aは基板を意図的に加熱せずにスパッタリング法でIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は18.8cm2/Vsecが得られている。一方、基板を意図的に加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図24Bは基板を200°Cに加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は32.2cm2/Vsecが得られている。電界効果移動度は、In、Sn、Znを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図24Cは、In、Sn、Znを主成分とする酸化物半導体膜を200°Cでスパッタリング成膜した後、650°Cで熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm2/Vsecが得られている。基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には100cm2/Vsecを超える電界効果移動度を実現することも可能になると推定される。In、Sn、Znを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。基板を意図的に加熱して成膜すること及び/又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリオフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリオフとなる方向に動き、このような傾向は図24Aと図24Bの対比からも確認することができる。なお、しきい値電圧はIn、Sn及びZnの比率を変えることによっても制御することが可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノーマリオフ化を期待することができる。また、組成比をIn:Sn:Zn=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。意図的な基板加熱温度若しくは熱処理温度は、150°C以上、好ましくは200°C以上、より好ましくは400°C以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリオフ化を図ることが可能となる。また、意図的に基板を加熱した成膜及び/又は成膜後に熱処理をすることで、ゲートバイアスストレスに対する安定性を高めることができる。例えば、2MV/cm、150°C、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V未満を得ることができる。実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料1と、650°Cの加熱処理を行った試料2のトランジスタに対してBT試験を行った。まず基板温度を25°Cとし、Vdsを10Vとし、トランジスタのVg-Id特性の測定を行った。なお、Vdsはドレイン電圧ドレインとソースの電位差を示す。次に、基板温度を150°Cとし、Vdsを0.1Vとした。次に、ゲート絶縁層に印加される電界強度が2MV/cmとなるようにVgに20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdsを10Vとし、トランジスタのVg-Id測定を行った。これをプラスBT試験と呼ぶ。同様に、まず基板温度を25°Cとし、Vdsを10Vとし、トランジスタのVg-Id特性の測定を行った。次に、基板温度を150°Cとし、Vdsを0.1Vとした。次に、ゲート絶縁膜に印加される電界強度が-2MV/cmとなるようにVgに-20Vを印加し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25°Cとし、Vdsを10Vとし、トランジスタのVg-Id測定を行った。これをマイナスBT試験と呼ぶ。試料1のプラスBT試験の結果を図25Aに、マイナスBT試験の結果を図25Bに示す。また、試料2のプラスBT試験の結果を図26Aに、マイナスBT試験の結果を図26Bに示す。試料1のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ1.80Vおよび-0.42Vであった。また、試料2のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった。試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、後に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×1020/cm3以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、X線回折XRD:X-RayDiffractionでハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば650°Cの熱処理を行うことで、X線回折により明確な回折ピークを観測することができる。実際に、In-Sn-Zn-O膜のXRD分析を行った。XRD分析には、BrukerAXS社製X線回折装置D8ADVANCEを用い、Out-of-Plane法で測定した。XRD分析を行った試料として、試料Aおよび試料Bを用意した。以下に試料Aおよび試料Bの作製方法を説明する。脱水素化処理済みの石英基板上にIn-Sn-Zn-O膜を100nmの厚さで成膜した。In-Sn-Zn-O膜は、スパッタリング装置を用い、酸素雰囲気で電力を100WDCとして成膜した。ターゲットは、原子数比で、In:Sn:Zn=1:1:1のIn-Sn-Zn-Oターゲットを用いた。なお、成膜時の基板加熱温度は200°Cとした。このようにして作製した試料を試料Aとした。次に、試料Aと同様の方法で作製した試料に対し加熱処理を650°Cの温度で行った。加熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。図29に試料Aおよび試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピークが観測されなかったが、試料Bでは、2θが35deg近傍および37deg~38degに結晶由来のピークが観測された。この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリオフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅1μmあたりの電流値を示す。図30に、トランジスタのオフ電流と測定時の基板温度絶対温度Tの逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値1000/Tを横軸としている。具体的には、図30に示すように、オフ電流は、基板温度が125°Cの場合には1aA/μm1×10-18A/μm以下、85°Cの場合には100zA/μm1×10-19A/μm以下、室温27°Cの場合には1zA/μm1×10-21A/μm以下にすることができる。オフ電流は、好ましくは、125°Cにおいて0.1aA/μm1×10-19A/μm以下に、85°Cにおいて10zA/μm1×10-20A/μm以下に、室温において0.1zA/μm1×10-22A/μm以下にすることができる。もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点-70°C以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。また、酸化物半導体膜成膜後に650°Cの加熱処理を行った試料Bを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lovが0μm、dWが0μmである。なお、Vdsは10Vとした。なお、基板温度は-40°C、-25°C、25°C、75°C、125°Cおよび150°Cで行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜に対する一対の電極のはみ出しをdWと呼ぶ。図27に、Id実線および電界効果移動度点線のVg依存性を示す。また、図28Aに基板温度としきい値電圧の関係を、図28Bに基板温度と電界効果移動度の関係を示す。図28Aより、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は-40°C~150°Cで1.09V~-0.23Vであった。また、図28Bより、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は-40°C~150°Cで36cm2/Vs~32cm2/Vsであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。上記のようなIn、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30cm2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Si半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。このように、In、Sn、Znを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。本実施例は、実施の形態や他の実施例と適宜組み合わせて実施することが可能である。本実施例では、In-Sn-Zn-O膜を酸化物半導体膜に用いたトランジスタの一例について、図31、32を用いて説明する。図31は、コプラナー型であるトップゲートトップコンタクト構造のトランジスタの上面図および断面図である。図31Aにトランジスタの上面図を示す。また、図31Bに図31Aの一点鎖線A-Bに対応する断面A-Bを示す。図31Bに示すトランジスタは、基板2100と、基板2100上に設けられた下地絶縁膜2102と、下地絶縁膜2102の周辺に設けられた保護絶縁膜2104と、下地絶縁膜2102および保護絶縁膜2104上に設けられた高抵抗領域2106aおよび低抵抗領域2106bを有する酸化物半導体膜2106と、酸化物半導体膜2106上に設けられたゲート絶縁層2108と、ゲート絶縁層2108を介して酸化物半導体膜2106と重畳して設けられたゲート電極2110と、ゲート電極2110の側面と接して設けられた側壁絶縁膜2112と、少なくとも低抵抗領域2106bと接して設けられた一対の電極2114と、少なくとも酸化物半導体膜2106、ゲート電極2110および一対の電極2114を覆って設けられた層間絶縁膜2116と、層間絶縁膜2116に設けられた開口部を介して少なくとも一対の電極2114の一方と接続して設けられた配線2118と、を有する。なお、図示しないが、層間絶縁膜2116および配線2118を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜2116の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。また、上記とは異なるIn-Sn-Zn-O膜を酸化物半導体膜に用いたトランジスタの他の一例について以下に示す。図32は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図32Aはトランジスタの上面図である。また、図32Bは図32Aの一点鎖線A-Bに対応する断面図である。図32Bに示すトランジスタは、基板3600と、基板3600上に設けられた下地絶縁膜3602と、下地絶縁膜3602上に設けられた酸化物半導体膜3606と、酸化物半導体膜3606と接する一対の電極3614と、酸化物半導体膜3606および一対の電極3614上に設けられたゲート絶縁層3608と、ゲート絶縁層3608を介して酸化物半導体膜3606と重畳して設けられたゲート電極3610と、ゲート絶縁層3608およびゲート電極3610を覆って設けられた層間絶縁膜3616と、ゲート絶縁層3608および層間絶縁膜3616に設けられた開口部を介して一対の電極3614と接続する配線3618と、層間絶縁膜3616および配線3618を覆って設けられた保護膜3620と、を有する。基板3600としてはガラス基板を、下地絶縁膜3602としては酸化シリコン膜を、酸化物半導体膜3606としてはIn-Sn-Zn-O膜を、一対の電極3614としてはタングステン膜を、ゲート絶縁層3608としては酸化シリコン膜を、ゲート電極3610としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜3616としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線3618としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜3620としてはポリイミド膜を、それぞれ用いた。なお、図32Aに示す構造のトランジスタにおいて、ゲート電極3610と一対の電極3614との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜3606に対する一対の電極3614のはみ出しをdWと呼ぶ。本実施例は、実施の形態や他の実施例と適宜組み合わせて実施することが可能である。本発明の一態様に係る半導体装置は、高精細化できるという特徴を有している。本発明の一態様に係る半導体装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置代表的にはDVD:DigitalVersatileDisc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイヘッドマウントディスプレイ、ナビゲーションシステム、音響再生装置カーオーディオ、デジタルオーディオプレイヤー等、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機ATM、自動販売機などが挙げられる。本実施例は、実施の形態や他の実施例と適宜組み合わせて実施することが可能である。"