"入力端子に接続されたセンサ用サージ検出回路であって、前記入力端子に接続された比較用入力回路と、入力回路と比較用入力回路との出力レベル差を検出するレベル差検出回路と、前記レベル差検出回路の出力信号に基づいて警告信号を出力する制御部とを備えたことを特徴とするセンサ用サージ検出回路。前記入力回路の動作特性を補正するための補正テーブルを格納したメモリ回路と、前記レベル差検出回路の検出信号と前記補正テーブルとに基づいて、前記入力回路の動作特性を補正する制御部とを備えたことを特徴とする請求項1に記載のセンサ用サージ検出回路。前記メモリ回路は、不揮発性メモリを備えたことを特徴とする請求項2に記載のセンサ用サージ検出回路。上記のようなサージ保護回路は、通常センサ1の出力電圧が微小であること及び入力段アンプ2a,2bの入力端子での寄生容量の増大を防止するために、僅かなサージ吸収能力だけを確保したものが接続されている。一方、センサ1は応力あるいは急激な温度変化により微小時間に数十V~百数十Vのサージを出力する場合があり、上記のようなサージ保護回路ではこのような急峻なサージを吸収することができない。従って、入力段アンプ2a,2b及び次段の回路の特性劣化あるいは永久破壊等が発生するおそれがある。特許文献1,2には、サージによるIC内部の特性劣化による信頼性の低下を防止する構成は開示されていない。この発明の目的は、チップ外のセンサから入力されるサージによるチップ内部の特性劣化を判定して、警告信号を出力するセンサ用サージ検出回路を提供することにある。上記目的は、入力端子に接続されたセンサ用サージ検出回路で、前記入力端子に接続された比較用入力回路と、前記入力回路と比較用入力回路との出力レベル差を検出するレベル差検出回路と、前記レベル差検出回路の出力信号に基づいて警告信号を出力する制御部とを備えたセンサ用サージ検出回路により達成される。本発明によれば、チップ外のセンサから入力されるサージによるチップ内部の特性劣化を判定して、警告信号を出力するセンサ用サージ検出回路を提供することができる。第一の実施の形態図1は、この発明を具体化したセンサ出力検出回路の第一の実施の形態を示す。チップの入力端子Tは入力回路11に接続され、入力端子Tに入力されるセンサの出力信号Vsが入力回路11を介して次段に出力される。また、入力端子Tにはサージ保護回路12が接続される。サージ保護回路12は、入力端子T側をアノードとして高電位側電源VDDに接続されるダイオードD1と、入力端子T側をカソードとして低電位側電源GNDに接続されるダイオードD2とで構成される。その動作は、上記従来例と同様である。また、入力端子Tにはサージ検出装置が接続されている。サージ検出装置は、サージ検出部13と、カウンタ14と、メモリ回路15と、制御部16とから構成される。前記サージ検出部13は、入力端子Tに所定の値を超えるサージを検出した場合、パルス信号をカウンタ14に出力する。カウンタ14は、入力されるパルス信号を累積し、その累積値をメモリ回路15に出力する。メモリ回路15は、不揮発性メモリを備え、カウンタ14から出力される累積値を格納する。前記メモリ回路15には制御部16が接続されている。そして、制御部16は不揮発性メモリに格納されている累積値を読み出し、その累積値があらかじめ設定されている警告設定値に達すると、警告信号Aを出力する。警告信号Aは、例えば外部ピンからマイコンチップ等に出力される。このように構成されたサージ検出装置では、入力端子Tに入力されたサージがサージ検出部13で検出され、その検出回数がカウンタ14で累積されて、メモリ回路15に格納される。そして、メモリ回路15に格納された累積値が警告設定値に達すると、制御部16から警告信号Aが出力される。上記のようなサージ検出装置を備えたセンサ出力検出回路では、次に示す作用効果を得ることができる。1サージが入力回路11に入力されるとき、そのサージの入力回数がサージ検出部13及びメモリ回路15で累積され、その累積値が警告設定値に達すると、警告信号Aを出力することができる。従って、警告信号Aにより、入力回路11あるいはその次段の回路が劣化した可能性があることを認識することができる。2メモリ回路15は不揮発性メモリを搭載したので、センサ出力検出回路の電源を遮断しても、格納されている累積値を保持することができる。従って、センサ出力検出回路の電源の遮断の有無に関わらず、センサ出力検出回路の使用開始時からの累積値を正確に検出することができる。3センサ出力検出回路が搭載されたチップに他の用途の不揮発性メモリが搭載されている場合には、その不揮発性メモリをメモリ回路15として利用することができる。第二の実施の形態図2は、第二の実施の形態を示す。この実施の形態は、サージ検出部13にタイマー回路17を接続したものであり、その他の構成は前記第一の実施の形態と同様である。第一の実施の形態と同一構成部分は同一符号を付して説明する。タイマー回路17は、あらかじめ設定された所定時間の範囲でサージ検出部13を動作させる。すると、メモリ回路15にはタイマー回路17で設定される所定時間内でのサージの検出回数の累積値が格納される。そして、累積値が警告設定値に達すると、制御部16から警告信号Aが出力される。従って、タイマー回路17で設定された時間内でサージ検出回数が警告設定値に達したとき、警告信号Aを出力することができる。第三の実施の形態図3は、第三の実施の形態を示す。この実施の形態は、複数系統の入力回路を並列に接続し、サージ検出回数が所定回数に達したとき、入力回路を切り替えて使用するようにしたものである。第一の実施の形態と同一構成部分は同一符号を付して説明する。入力回路18a,18bは、入力端子Tと次段回路19との間で並列に接続され、入力端子T及び次段回路19との間にそれぞれスイッチ20a~20dが配設されている。各スイッチ20a~20dは制御部21により開閉制御される。すなわち、センサ出力検出回路の起動時には、スイッチ20a,20bが閉路され、スイッチ20c,20dが開路される。この状態でサージがカウンタ14でカウントされ、累積値が第一の設定値に達すると、制御部21によりスイッチ20a,20bが開路され、スイッチ20c,20dが閉路される。第一の設定値は、サージの繰り返しの入力により入力回路18aに特性劣化が発生するおそれがある値である。スイッチ20c,20dが閉路された後、さらにサージがカウンタ14でカウントされ、累積値が第二の設定値に達すると、制御部21によりスイッチ20c,20dが開路される。そして、制御部21から警告信号Aが出力される。このような構成により、前記第一の実施の形態で得られた作用効果に加えて、入力回路18a,18bを切り替えて使用するので、入力回路の寿命を延長可能とする作用効果を得ることができる。第四の実施の形態図4は、第四の実施の形態を示す。この実施の形態は、サージによる入力回路の特性劣化を検出するための比較用入力回路を備えたものである。前記第一の実施の形態と同一構成部分は、同一符号を付して説明する。入力端子Tには入力回路11及び比較用入力回路22が接続される。その入力回路11及び比較用入力回路22の出力信号はレベル差検出回路23に入力される。レベル差検出回路23は両入力回路11,22の出力信号のレベル差を検出し、その検出値を制御部24に出力する。制御部24は、入力された検出値が所定値以上となったとき、入力回路11に特性劣化が発生したことを検知して、警告信号Aを出力する。前記比較用入力回路22は、例えば入力端子Tとの距離を大きくすることによりサージを減衰させて、サージによる特性劣化を発生しないようにする。このような構成により、入力回路11の特性劣化を検出して警告信号Aを出力することができる。また、第一の実施の形態に比して、入力回路11と同様な構成の比較用入力回路22及びレベル差検出回路23で入力回路11の特性劣化を検出することができるので、メモリ回路15を具備しないチップでも、特性劣化を検出して警告信号Aを出力することができる。第五の実施の形態図5は、第五の実施の形態を示す。この実施の形態は、前記第四の実施の形態のレベル差検出回路23の出力信号に基づいて、入力回路11の特性を補正する機能を備えたものである。前記第四の実施の形態と同一構成部分は、同一符号を付して説明する。レベル差検出回路23の出力信号は、制御部25に出力される。また、制御部25にはメモリ回路26が接続されている。メモリ回路26は、不揮発性メモリで構成され、入力回路11と比較用入力回路22の出力信号のレベル差に応じて入力回路11の利得あるいはオフセット値を補正するための補正テーブルが格納されている。そして、制御部25はレベル差検出回路23の出力信号に基づいてメモリ回路26から補正値を読み出し、その補正値に従って入力回路11の利得あるいはオフセット値を調整して、入力回路11と比較用入力回路22の出力信号のレベル差を縮小させるように動作する。また、入力回路11の利得あるいはオフセット値の調整処理を行っても、入力回路11と比較用入力回路22の出力信号のレベル差が所定値以上となる場合には、制御部25は警告信号Aを出力する。このような構成により、前記第四の実施の形態で得られた作用効果に加えて、制御部25により、入力回路11の特性劣化を補正するように、入力回路11の利得あるいはオフセット値を調整することができるので、入力回路11の長寿命化を図ることができる。上記実施の形態は、以下の態様で実施してもよい。第三の実施の形態に、第二の実施の形態のタイマー回路17を備えてもよい。第三の実施の形態において、さらに多数の入力回路を並列に接続して、切替可能としてもよい。"