生成対象のインダクタに接続される接続対象回路領域の第1、第2の接続端子の位置情報を回路設計情報から生成されるフロアプラン結果から得て、前記インダクタを他の回路と接続する第3、第4の接続端子を、前記第1の接続端子と前記第3の接続端子との間及び前記第2の接続端子と前記第4の接続端子との間が最短の配線によって接続可能な位置に設定する端子位置設定部と、前記第3、第4の接続端子の位置を基準として前記インダクタの配線パターンを生成し、当該配線パターンに基づき前記インダクタのレイアウト情報を生成するパターン生成部と、を有する半導体装置の設計支援装置。前記3、第4の接続端子は、前記インダクタが形成されるインダクタ形成領域の外周に沿って配置される請求項1に記載の半導体装置の設計支援装置。前記端子位置設定部は、外部から前記インダクタの形状を規定する幾何学的制約条件を読み込み、前記幾何学的制約条件に基づき前記第3、第4の接続端子を予め設定された初期位置に配置する生成パラメータ設定部と、前記第1、第2の接続端子の位置情報に基づき前記第3、第4の接続端子の位置を前記初期位置からずらす生成パラメータ補正部と、を有する請求項1又は2に記載の半導体装置の設計支援装置。前記生成パラメータ補正部は、前記第3、第4の接続端子のX座標とY座標との少なくとも一方を前記第1、第2の接続端子のX座標とY座標とのいずれか一方と一致させる請求項3に記載の半導体装置の設計支援装置。前記第1の接続端子と前記第3の接続端子とを接続する第1の接続配線のレイアウト情報と、前記第2の接続端子と前記第4の接続端子とを接続する第2の接続配線のレイアウト情報と、を生成する接続配線生成部と、前記インダクタのレイアウト情報と、前記第1の接続配線のレイアウト情報と、前記第2の接続配線のレイアウト情報と、に基づき前記第1、第2の接続配線の特性情報を含む前記インダクタのシミュレーションモデルを生成するシミュレーションモデル生成部と、前記シミュレーションモデルに基づき前記インダクタの予測特性を算出するシミュレーション実行部と、を有する請求項1乃至4のいずれか1項に記載の半導体装置の設計支援装置。前記インダクタと隣り合う位置に形成される隣接配線に関する情報を前記フロアプラン結果から得て、前記近接配線と前記インダクタとの相互結合をシミュレーションするための相互結合シミュレーション情報を前記シミュレーションモデルに追加するシミュレーションモデル補正部を有する請求項5に記載の半導体装置の設計支援装置。前記相互結合の特性に関する制約情報を予め設定された目標特性条件に追加する目標特性補正部を有する請求項6に記載の半導体装置の設計支援装置。前記予測特性が予め設定された目標特性条件の範囲内にない場合に前記インダクタのレイアウト情報の再生成処理の開始を前記端子位置設定部に指示する制御部を有する請求項5又は7に記載の半導体装置の設計支援装置。記憶部と演算部とを有する演算装置において実行される半導体装置の設計支援プログラムであって、回路設計情報から生成されたフロアプラン結果を前記記憶部から読み出し、生成対象のインダクタに接続される接続対象回路領域の第1、第2の接続端子の位置情報を前記フロアプラン結果から得て、前記インダクタを他の回路と接続する第3、第4の接続端子を、前記第1の接続端子と前記第3の接続端子との間及び前記第2の接続端子と前記第4の接続端子との間が最短の配線によって接続可能な位置に設定し、前記第3、第4の接続端子の位置を基準として前記インダクタの配線パターンを生成し、前記配線パターンに基づき前記インダクタのレイアウト情報を生成する半導体装置の設計支援プログラム。前記3、第4の接続端子を、前記インダクタが形成されるインダクタ形成領域の外周に沿って配置する請求項9に記載の半導体装置の設計支援プログラム。前記記憶部から前記インダクタの形状を規定する幾何学的制約条件を読み込み、前記幾何学的制約条件に基づき前記第3、第4の接続端子を予め設定された初期位置に配置し、前記第1、第2の接続端子の位置情報に基づき前記第3、第4の接続端子の位置を前記初期位置からずらす請求項9又は10に記載の半導体装置の設計支援プログラム。前記第3、第4の接続端子のX座標とY座標との少なくとも一方を前記第1、第2の接続端子のX座標とY座標とのいずれか一方と一致させる請求項11に記載の半導体装置の設計支援プログラム。前記第1の接続端子と前記第3の接続端子とを接続する第1の接続配線のレイアウト情報と、前記第2の接続端子と前記第4の接続端子とを接続する第2の接続配線のレイアウト情報と、を生成し、前記インダクタのレイアウト情報と、前記第1の接続配線のレイアウト情報と、前記第2の接続配線のレイアウト情報と、に基づき前記第1、第2の接続配線の特性情報を含む前記インダクタのシミュレーションモデルを生成するシミュレーションモデル生成部と、前記シミュレーションモデルに基づき前記インダクタの予測特性をシミュレーションにより算出する請求項9乃至12のいずれか1項に記載の半導体装置の設計支援プログラム。前記インダクタと隣り合う位置に形成される隣接配線に関する情報を前記フロアプラン結果から得て、前記近接配線と前記インダクタとの相互結合をシミュレーションするための相互結合シミュレーション情報を前記シミュレーションモデルに追加する請求項13に記載の半導体装置の設計支援プログラム。前記相互結合の特性に関する制約情報を予め設定された目標特性条件に追加する請求項14に記載の半導体装置の設計支援プログラム。前記予測特性が予め設定された目標特性条件の範囲内にない場合に前記インダクタのレイアウト情報の再生成処理を開始する請求項13又は15に記載の半導体装置の設計支援プログラム。インダクタのレイアウト情報を、前記インダクタと接続される接続対象回路の第1、第2の接続端子の位置に応じて生成する半導体装置のレイアウト情報生成方法であって、回路設計情報から生成されたフロアプラン結果から生成対象のインダクタに接続される接続対象回路領域の第1、第2の接続端子の位置情報を得て、前記インダクタを他の回路と接続する第3、第4の接続端子を、前記第1の接続端子と前記第3の接続端子との間及び前記第2の接続端子と前記第4の接続端子との間が最短の配線によって接続可能な位置に設定し、前記第3、第4の接続端子の位置を基準として前記インダクタの配線パターンを生成し、前記配線パターンに基づき前記インダクタのレイアウト情報を生成する半導体装置のレイアウト情報生成方法。このようなインダクタを内蔵したRF回路は、インダクタを配置したレイアウトパターンを作成した後にバックアノテーション又は試作品評価等の特性検証工程を行うことでインダクタに接続される回路等の周囲影響を考慮した特性の最終的な確認が行われる。特許文献1に記載のインダクタ合成システムを用いて生成されるインダクタは、単体での特性では目標特性条件を満たすことができる。しかし、特許文献1に記載のインダクタ合成システムでは、インダクタの特性評価に周囲影響を考慮していないため、インダクタに後の工程で追加された配線等の寄生成分が影響し、上記バックアノテーション又は試作品評価等でインダクタの特性が十分に目標特性条件を満たせない問題が発生する。この問題について、さらに詳しく説明する。そこで、図13、図14に特許文献1に記載のインダクタ合成システムにおいて生じる問題を説明するために発明者が考えた図を示す。図13は、特許文献1に記載のインダクタ合成システムにより生成されるインダクタのレイアウトパターンの一例である。また、図14は、図13に示したインダクタをインダクタに接続される回路を含む回路領域と共に配置した場合のレイアウトパターンの一例である。図13に示すように、インダクタのレイアウトパターンは、インダクタの最大サイズ200の内側に巻線部サイズ201が規定される。そして、巻線パターン202によりインダクタが形成される。また、巻線パターン202に対して引き出し配線パターン203が形成され、引き出し配線パターン203と巻線パターン202とはスルーホール部206により接続される。さらに、巻線パターン202の一端に接続端子204が形成され、引き出し配線パターン203の一端に接続端子205が形成される。ここで、接続端子204、205は、インダクタの最大サイズ200に沿って任意の位置に配置される。特許文献1のインダクタ合成システムでは、このインダクタのレイアウトパターンの特性が目標特性条件を満足するように合成処理を行う。そして、図14に示すように、図13に示したインダクタのレイアウトパターンは、インダクタに接続される回路を含む回路領域210の接続端子211、212と接続される。ここで、図14に示す例では、接続端子211と接続端子204が接続配線213により接続され、接続端子212と接続端子205が接続配線214により接続される。バックアノテーション等の特性検証工程では、接続配線213、214を含めた特性確認が行われる。しかし、接続配線213、214は寄生成分例えば、抵抗、容量、インダクタを有しており、この寄生成分によりインダクタの実際の特性と、特許文献1のインダクタ合成システムのシミュレーションで算出された特性と、の間にずれが生じる。つまり、特許文献1に記載のインダクタ合成システムを用いてインダクタのレイアウトパターンを生成しても、上記特性のずれに起因した戻り工程の問題が生じる。このような問題が発生した場合、多くの工程をさかのぼって再設計しなければならず開発期間が長くなるため大きな問題となる。本発明にかかる半導体装置の設計支援装置の一態様は、生成対象のインダクタに接続される接続対象回路領域の第1、第2の接続端子の位置情報を回路設計情報から生成されるフロアプラン結果から得て、前記インダクタを他の回路と接続する第3、第4の接続端子を、前記第1の接続端子と前記第3の接続端子との間及び前記第2の接続端子と前記第4の接続端子との間が最短の配線によって接続可能な位置に設定する端子位置設定部と、前記第3、第4の接続端子の位置を基準として前記インダクタの配線パターンを生成し、当該配線パターンに基づき前記インダクタのレイアウト情報を生成するパターン生成部と、を有する。本発明にかかる半導体装置の設計支援プログラムの一態様は、記憶部と演算部とを有する演算装置において実行される半導体装置の設計支援プログラムであって、回路設計情報から生成されたフロアプラン結果を前記記憶部から読み出し、生成対象のインダクタに接続される接続対象回路領域の第1、第2の接続端子の位置情報を前記フロアプラン結果から得て、前記インダクタを他の回路と接続する第3、第4の接続端子を、前記第1の接続端子と前記第3の接続端子との間及び前記第2の接続端子と前記第4の接続端子との間が最短の配線によって接続可能な位置に設定し、前記第3、第4の接続端子の位置を基準として前記インダクタの配線パターンを生成し、前記配線パターンに基づき前記インダクタのレイアウト情報を生成する。本発明にかかる半導体装置のレイアウト情報生成方法は、インダクタのレイアウト情報を、前記インダクタと接続される接続対象回路の第1、第2の接続端子の位置に応じて生成する半導体装置のレイアウト情報生成方法であって、回路設計情報から生成されたフロアプラン結果から生成対象のインダクタに接続される接続対象回路領域の第1、第2の接続端子の位置情報を得て、前記インダクタを他の回路と接続する第3、第4の接続端子を、前記第1の接続端子と前記第3の接続端子との間及び前記第2の接続端子と前記第4の接続端子との間が最短の配線によって接続可能な位置に設定し、前記第3、第4の接続端子の位置を基準として前記インダクタの配線パターンを生成し、前記配線パターンに基づき前記インダクタのレイアウト情報を生成する。本発明にかかる半導体装置の設計支援装置、設計支援プログラム及びレイアウト情報生成方法によれば、接続対象回路とインダクタとが最短の配線で接続されるため、生成したインダクタと実際のインダクタとの特性ずれを少なくすることができる。本発明にかかる半導体装置の設計支援装置、設計支援プログラム及びレイアウト情報生成方法によれば、生成したインダクタと実際のインダクタとの特性ずれを少なくし戻り工程を少なくすることができる。実施の形態1以下、図面を参照して本発明の実施の形態について説明する。本発明にかかる設計支援装置は、専用の装置として実現できる。また、本発明にかかる設計支援装置は、コンピュータ等の演算器で設計支援プログラムを実行することでも実現できる。以下の説明では、本発明の構成及び動作を明確にするために専用装置として設計支援装置を構成した場合について説明する。設計支援プログラムにより設計支援装置の機能を実現するためには、設計支援プログラムにより以下で説明する設計支援装置の各ブロックの処理を行うようにすればよい。実施の形態1にかかる設計支援装置のブロック図を図1に示す。図1に示すように、実施の形態1にかかる設計支援装置は、演算部1と、記憶部2とを有する。演算部1は、設計支援プログラムにより設計支援装置を実現する場合は、例えば、コンピュータのCPUCentralProcesserUnit等である。演算部1は、端子位置設定部10、パターン生成部13、接続配線生成部14、シミュレーションモデル生成部15、シミュレーション実行部16、制御部17を有する。実施の形態1にかかる設計支援装置では、端子位置設定部10とパターン生成部13とにより後工程での特性ずれが少ないインダクタのレイアウト情報を生成することができる。演算部1は、端子位置設定部10とパターン生成部13とに加えて、接続配線生成部14、シミュレーションモデル生成部15、シミュレーション実行部16、制御部17を有することで、より精度の高い後工程での特性ずれがさらに少ないインダクタのレイアウト情報を生成することが可能である。記憶部2は、例えば、ハードディスク、フラッシュメモリ等の記憶装置であって、演算部1が用いる情報を格納する。実施の形態1にかかる設計支援装置では、記憶部2に周囲影響制約条件21、目標特性条件22、幾何学的制約条件23、プロセス設計基準24、インダクタレイアウト情報25が格納される。周囲影響制約条件21は、回路設計情報から生成されるフロアプラン結果のデータである。このフロアプラン結果には、レイアウト情報の生成対象であるインダクタの配置位置、インダクタに接続される回路を含む接続対象回路領域の領域情報位置、大きさ、端子情報が含まれる。目標特性条件22は、インダクタの特性の目標値が規定されるデータである。目標値としては、例えば、インダクタンス値、Q値、動作周波数、目標値それぞれの許容誤差等が規定される。幾何学的制約条件23は、インダクタの形状に関する制約条件が規定されるデータである。形状に関する制約条件としては、例えば、インダクタの最大サイズ、巻線部のサイズ、シールドパターンの有無、巻線方向等が規定される。プロセス設計基準24は、半導体装置を製造する製造プロセスにより決まる制約条件を規定するデータである。製造プロセスに関する制約条件では、例えば、配線の最小線幅、最小配線間距離等が規定される。インダクタレイアウト情報25は、演算部1において生成されるインダクタのレイアウト情報である。続いて、演算部1についてさらに詳細に説明する。端子位置設定部10は、生成対象のインダクタに接続される回路を含む接続対象回路領域の第1、第2の接続端子の位置情報を周囲影響制約条件21例えば、フロアプラン結果から得て、インダクタを前後回路と接続する第3、第4の接続端子を、第1の接続端子と第3の接続端子との間及び第2の接続端子と第4の接続端子との間が最短の配線によって接続可能な位置に設定する。実施の形態1にかかる端子位置設定部10では、幾何学的制約条件に基づきインダクタの第3、第4の接続端子の位置を設定し、その後、フロアプラン結果に基づき第3、第4の接続端子の位置を補正することで、上記処理を実現する。そこで、端子位置設定部10は、生成パラメータ設定部11と、生成パラメータ補正部12とを有する。生成パラメータ設定部11は、幾何学的制約条件23を読み込み、幾何学的制約条件23に基づき第3、第4の接続端子を予め設定された初期位置に配置する。また、生成パラメータ設定部11は、インダクタを構成する配線パターンに関する座標情報を生成する。さらに、本実施の形態では、生成パラメータ設定部11において接続配線パターンの座標情報接続配線生成パラメータを生成する。生成パラメータ補正部12は、フロアプラン結果から接続対象回路領域に設けられる第1、第2の接続端子の位置情報を得て、第1、第2の接続端子の位置情報に基づきインダクタの第3、第4の接続端子の位置を前記初期位置からずらす。実施の形態1では、生成パラメータ補正部12は、インダクタの第3、第4の接続端子のX座標とY座標との少なくとも一方を接続対象回路領域の第1、第2の接続端子のX座標とY座標とのいずれか一方と一致させる。また、実施の形態1では、生成パラメータ補正部12は、第3、第4の接続端子の位置に応じてインダクタを構成する配線パターンに関する座標情報を補正する。なお、パラメータの補正方法は、ツールの仕様、配線パターンの延在方向の自由度例えば、配線の延在方向がX方向横方向とY方向縦方向に制限されるか、斜め方向を許容するのかに応じて様々な方法を用いることができる。パターン生成部13は、第3、第4の接続端子の位置を基準としてインダクタの配線パターンを生成し、当該配線パターンに基づきインダクタのレイアウト情報を生成する。より具体的には、パターン生成部13は、第3、第4の接続端子の位置の情報とインダクタを構成する配線パターンの座標情報と、に基づき具体的は配線パターンを生成する。なお、パターン生成部13、配線パターンを生成するために、目標特性条件22、幾何学的制約条件23及びプロセス設計基準24を用いる。接続配線生成部14は、第1の接続端子と第3の接続端子とを接続する第1の接続配線のレイアウト情報と、第2の接続端子と第4の接続端子とを接続する第2の接続配線のレイアウト情報と、を生成する。なお、実施の形態1では、生成パラメータ設定部11において接続配線パターンの座標情報接続配線生成パラメータを生成しているため、接続配線生成部14は、当該接続配線生成パラメータを補正した後に接続配線パターンを生成する。シミュレーションモデル生成部15は、インダクタのレイアウト情報と、第1の接続配線のレイアウト情報と、第2の接続配線のレイアウト情報と、に基づき第1、第2の接続配線の特性情報を含むインダクタのシミュレーションモデルを生成する。より具体的には、シミュレーションモデル生成部15は、例えば、各レイアウト情報に対してLPELayoutParasiticExtract等のレイアウト寄生パラメータ抽出方法を用いてシミュレーションモデルを生成する。なお、シミュレーションモデルの生成には、電磁解析ツール、インダクタと接続配線を含む等価回路モデルを生成する方法等の様々な方法を用いることができる。シミュレーション実行部16は、シミュレーションモデルに基づきインダクタの予測特性を算出する。このシミュレーションは、シミュレーションモデル生成部15が生成するシミュレーションモデルを扱うことができるシミュレーションツールを用いて行われる。シミュレーションツールは、例えば、SPICESimulationProgramwithIntegratedCircuitEmphasisを用いることができる。制御部17は、シミュレーション実行部16が算出した予測特性が目標特性条件22の範囲内にない場合にインダクタのレイアウト情報の再生成処理の開始を端子位置設定部10に指示する。なお、実施の形態1では、制御部17により自動的に繰り返し処理が行われる構成としたが、繰り返し処理は、設計支援装置の表示画面上に表示された結果に基づき利用者が指示してもよい。この場合、制御部17は不要になる。続いて、実施の形態1にかかる設計支援装置の動作について説明する。以下の説明では、接続対象回路領域に含まれるインダクタに接続される回路を前後回路と称し、第1、第2の接続端子は前後回路に設けられるものとする。図2に、実施の形態1にかかる設計支援装置の動作を示すフローチャートを示す。図2に示すように、設計支援装置では、処理が開始されると、演算部1がステップS1~S4においてインダクタ生成処理に用いる情報を記憶部2から読み込む。具体的には、ステップS1では、周囲影響制約条件例えば、フロアプラン結果21を読み込む。ステップS2では、目標特性条件22を読み込む。ステップS3では、幾何学的制約条件23を読み込む。ステップS4では、プロセス設計基準24を読み込む。次いで、設計支援装置では、端子位置設定部10により端子位置設定処理が行われるステップS5。端子位置設定処理は、さらに2つの処理生成パラメータ設定部11が行う処理と生成パラメータ補正部12が行う処理に分けることができる。図2に示す例では、ステップS5aにおいて、生成対象のインダクタに接続される前後回路の第1、第2の接続端子の位置情報をフロアプラン結果から得る生成パラメータ設定処理が行われる。より具体的には、生成パラメータ設定処理では、幾何学的制約条件23に基づき第3、第4の接続端子を予め設定された初期位置に配置する。また、ステップS5aでは、初期位置に設定された第3の接続端子と第4の接続端子とを接続し、かつ、インダクタを構成する配線パターンの座標情報を生成する。さらに、ステップS5aでは、インダクタと前後回路とを接続する接続配線の座標情報接続配線パラメータを生成する。また、ステップS5aに続いてステップS5bの処理が行われる。ステップS5bでは、インダクタを前後回路と接続する第3、第4の接続端子を、第1の接続端子と第3の接続端子との間及び第2の接続端子と第4の接続端子との間が最短の配線によって接続可能な位置に設定する生成パラメータ補正処理が行われる。より具体的には、生成パラメータ補正処理では、第1、第2の接続端子の位置情報に基づき第3、第4の接続端子の位置を初期位置からずらす。このとき、実施の形態1にかかる生成パラメータ補正処理では、第3、第4の接続端子のX座標とY座標との少なくとも一方を第1、第2の接続端子のX座標とY座標とのいずれか一方と一致させる。また、ステップS5aでは、第3、第4の接続端子の位置の補正に伴い、インダクタを構成する配線パターンの座標情報の補正も行われる。ここで、上記ステップS5bの生成パラメータ補正処理のさらに詳細な動作を示すフローチャートを図3に示す。図3に示すように、設計支援装置では、生成パラメータ補正処理が開始されると、まず、端子位置の補正が必要か否かを判断するステップS21。実施の形態1では、ステップS5aで設定された第3の接続端子の位置が前後回路の第1の接続端子のX座標とY座標のいずれにおいても不一致であること、及び、第3の接続端子の位置が前後回路の第1の接続端子のX座標とY座標のいずれにおいても不一致であること、の少なくとも一方の条件を満たしている場合には端子位置の補正が必要と判断しステップS22の処理を行う。また、ステップS21において2つの条件のいずれの条件も満たされていない場合は、ステップS22の処理を行うことなくステップS23の処理に進む。ステップS22では、インダクタの第3、第4の接続端子を前後回路の第1、第2の接続端子の位置に基づき補正する。具体的には、第3の接続端子のX座標とY座標との少なくとも一方をずらして、第3の接続端子と第1の接続端子とが最短距離になるように第3の接続端子の位置をずらす。また、第2の接続端子のX座標とY座標との少なくとも一方をずらして、第4の接続端子と第2の接続端子とが最短距離になるように第3の接続端子の位置をずらす。この第3、第4の接続端子の座標情報を以下では接続端子生成パラメータと称す。ステップS23では、インダクタを構成する配線パターンのうち引き出し配線パターンの補正を行うか否かが判断される。具体的には、ステップS23では、ステップS22の処理において引き出し配線パターンが接続される接続端子の位置の補正が行われた場合に引き出し配線パターンの補正が必要と判断してステップS24の処理に進む。また、ステップS22の処理において引き出し配線パターンが接続される接続端子の位置の補正が行われなかった場合に引き出し配線パターンの補正が不要と判断してステップS23に続いてステップS25の処理を行う。ステップS24では、インダクタの第3、第4の接続端子位置に基づき引き出し配線パターンの座標情報引き出し配線生成パラメータを補正する。具体的には、第3、第4の接続端子のうち引き出し配線パターンが接続される端子の位置に応じて引き出し配線パターンと接続端子とが接続可能な位置に引き出し配線パターンの座標情報を補正する。ステップS25では、巻線パターンの補正を行うか否かを判断する。より具体的には、ステップS22又はステップS24の少なくとも一方の補正処理が行われた場合には、インダクタの巻線パターンの補正を行うステップS26の処理に進む。一方、ステップS22又はステップS24のいずれの処理も行われなかった場合には、インダクタの巻線パターンの補正は必要無いと判断して生成パラメータ補正処理ステップS5bを終了する。ステップS26では、引き出し配線生成パラメータと、接続端子生成パラメータと、に基づき巻線パターンの座標情報巻線生成パラメータを補正する。具体的には、ステップS26では、巻線パターンと引き出し配線パターンとが連続し、かつ、インダクタを構成する連続した配線パターンが第3、第4の接続端子と接続されるように巻線パターンの座標情報を補正する。そして、ステップS26が終了することで生成パラメータ補正処理が終了する。次いで、図2に示すように、設計支援装置は、パターン生成部13においてパターン生成処理を行うステップS6。パターン生成処理では、第3、第4の接続端子の位置を基準として前記インダクタの配線パターンを生成し、配線パターンに基づき前記インダクタのレイアウト情報を生成する。より具体的には、ステップS5の処理において生成された第3、第4の接続端子の座標情報接続端子生成パラメータ、引き出し配線パターンの座標情報引き出し配線生成パラメータ、及び、巻線パターンの座標情報巻線生成パラメータに基づき具体的な配線パターンを規定するレイアウト情報を生成する。次いで、設計支援装置は、接続配線生成部14において接続配線生成処理を行うステップS7。接続配線生成処理では、第1の接続端子と第3の接続端子とを接続する第1の接続配線のレイアウト情報と、第2の接続端子と第4の接続端子とを接続する第2の接続配線のレイアウト情報と、を生成する。ここで、接続配線生成処理のより詳細な動作を示すフローチャートを図4に示す。図4に示すように、接続配線生成処理では、ステップS31において接続配線生成パラメータの補正を行うか否かを判断する。具体的には、ステップS31の判断は、ステップS5において、インダクタの第3、第4の接続端子の位置の補正が行われたか否かにより判断される。インダクタの第3、第4の接続端子の位置の補正が行われていた場合は、ステップS32の処理に進む。一方、インダクタの第3、第4の接続端子の位置の補正が行われていなかった場合は、ステップS33の処理に進む。なお、生成パラメータ設定処理ステップS5aにおいて接続配線生成パラメータが生成されなかった場合、ステップS31の処理は必要無い。ステップS32では、接続配線パラメータの補正処理を行う。具体的には、補正後のインダクタの接続端子の位置に基づき、前後回路の第1の接続端子とインダクタの第3の接続端子とが互いに接続されるように第1の接続配線の座標情報を補正し、前後回路の第2の接続端子とインダクタの第4の接続端子とが互いに接続されるように第2の接続配線の座標情報を補正する。そして、補正後に新たな接続配線生成パラメータを生成する。ステップS33では、接続配線生成パラメータに基づき具体的な接続配線パターンを生成する。なお、接続配線パターンは、レイアウト情報として出力される。次いで、図2に示すように、設計支援装置は、シミュレーションモデル生成部15においてシミュレーションモデル生成処理を行うステップS8。具体的には、シミュレーションモデル生成処理では、インダクタのレイアウト情報と、第1の接続配線のレイアウト情報と、第2の接続配線のレイアウト情報と、に基づき第1、第2の接続配線の特性情報を含むインダクタのシミュレーションモデルを生成する。次いで、設計支援装置は、シミュレーション実行部16において特性シミュレーションを行うステップS9。具体的には、特性シミュレーションでは、ステップS8で生成されたシミュレーションモデルに基づきインダクタの予測特性を算出する。次いで、設計支援装置は、制御部17においてインダクタの特性評価を行うステップS10。具体的には、特性評価では、ステップS9で生成された予測特性が予め設定された目標特性条件の範囲内にない場合にインダクタのレイアウト情報の再生成処理の開始を端子位置設定部10に指示する。一方、ステップS10では、予測特性が予め設定された目標特性条件の範囲内であった場合、処理をステップS11に進める。ステップS11では、生成されたインダクタのレイアウト情報を記憶部2に出力する。ここで、上記設計支援装置が生成するインダクタのレイアウトパターンについて詳細に説明する。このレイアウトパターンの説明では、比較例として、特許文献1のインダクタ合成システムで生成したインダクタのレイアウトパターン図13を参照する。図13に示すように、インダクタは、最大サイズを規定した最大サイズ境界線200の内側に巻線部のサイズを規定した巻線部境界線201を有する。そして、巻線部境界線201の内側に巻線パターン202によりインダクタが形成される。巻線パターン202の一端は、スルーホール206を介して引き出し配線パターン203の一端に接続される。引き出し配線パターン203の他端は、第4の接続端子205に接続される。第3の接続端子204及び第4の接続端子205は、最大サイズ境界線200例えば、インダクタの外周に沿った任意の位置に配置される。そして、このインダクタのレイアウトパターン図13を含む半導体装置のレイアウトパターン図14を参照する。図14に示すインダクタのレイアウトパターンは、前後回路の影響を考慮していないため、このレイアウトパターンを用いた場合、第1の接続配線213及び第2の接続配線214の距離が予測できず、接続配線等の寄生成分により特性ずれが生じる問題が生じる。続いて、図5に実施の形態1にかかる設計支援装置によって形成されるインダクタのレイアウトパターンの概略図を示す。図5に示すように、インダクタは、最大サイズを規定した最大サイズ境界線30の内側に巻線部のサイズを規定した巻線部境界線31を有する。そして、巻線部境界線31の内側に巻線パターン32によりインダクタが形成される。巻線パターン32の一端には第3の接続端子34が設けられる。また、巻線パターン32の他端は、スルーホール36を介して引き出し配線パターン33の一端に接続される。引き出し配線パターン33の他端は、第4の接続端子35に接続される。このとき、第3の接続端子34及び第4の接続端子35は、最大サイズ境界線30例えば、インダクタの外周に沿った任意の位置に配置される。なお、実施の形態1にかかる設計支援装置は、第1の接続端子41、第2の接続端子42、第1の接続配線43、第2の接続配線44を含めたレイアウトパターンをインダクタのレイアウトパターンとして生成する。そこで、図5では、第1の接続端子41、第2の接続端子42、第1の接続配線43、第2の接続配線44をインダクタのレイアウトパターンとして示した。実施の形態1にかかる設計支援装置を用いることで、図14で示したインダクタの第3の接続端子204は、移動され新たな位置に第3の接続端子34として生成される。第3の接続端子34は、前後回路の第1の接続端子41とY座標において一致する位置に形成される。また、第4の接続端子205は、移動され新たな位置に第4の接続端子35として生成される。第4の接続端子35は、前後回路の第2の接続端子42とY座標において一致する位置に形成される。第3の接続端子34及び第4の接続端子35は、図5の例においてもインダクタの最大サイズ境界線30に沿った位置に形成される。また、図5に示すように、第1の接続端子41と第3の接続端子34は、2つの端子を最短距離で結ぶ第1の接続配線43により接続される。また、第2の接続端子42と第4の接続端子35は、2つの端子を最短距離で結ぶ第2の接続配線44により接続される。図5に示すインダクタと図5に示すインダクタとを比較すると、図5に示す巻線パターン32は、第3の接続端子34及び第4の接続端子35の位置に応じて形状が調整されている。引き出し配線パターン33は、第4の接続端子35の位置に応じて位置が調整されている。特許文献1に記載のインダクタ合成システムにより生成されるインダクタのレイアウトパターンを用いた場合、接続配線が長くなること、及び、接続配線の長さが予測できない。そのため、特許文献1に記載のインダクタ合成システムによりインダクタのレイアウトパターンを生成した場合、その後の工程において特性ずれが大きくなること及び特性ずれの予測できないことに起因して戻り工程が生じる問題がある。しかし、実施の形態1にかかる設計支援装置により生成されるインダクタは、図5に示したように、前後回路と最短の長さの接続配線により接続される。従って、その後の工程において特性ずれを生じにくい形状を有する。また、実施の形態1にかかる設計支援装置により生成されるインダクタは、接続配線の距離がインダクタの最大サイズから容易に予測できるため、当該予測に基づき生成するインダクタの目標特性条件に特性ずれを考慮した値を設定することができる。つまり、実施の形態1にかかる設計支援装置は、特性ずれの少ないインダクタのレイアウトパターンを生成し、戻り工程を少なくすることが可能である。また、実施の形態1にかかる設計支援装置では、インダクタと前後回路とを接続する接続配線の寄生成分を含めたインダクタのシミュレーションモデルを生成する。これにより、接続配線を含めたインダクタの特性を目標性能の範囲内とすることができる。つまり、実施の形態1にかかる設計支援装置を用いることで、接続配線の寄生成分に起因した特性ずれをほぼ無くすことが可能である。また、実施の形態1にかかる設計支援装置では、インダクタのレイアウトパターンを前後回路に含むフロアプラン結果を用いて生成する。フロアプラン結果は、前後回路の詳細な回路レイアウトを行う前に生成されるものである。つまり、実施の形態1にかかる設計支援装置を用いることで、より前の工程で最適な特性を有するインダクタを形成でき、その後の設計フローにかかる時間を短縮することができる。なお、上記説明では、インダクタの巻線パターンを矩形形状で形成したが、巻線パターンは、六角形、八角形等の多角形、円形、巻線部対称型、センタータップ型、トランスフォーマ型等の様々の形状とすることが可能である。また、巻線パターンの巻数は、任意に設定することが可能である。実施の形態2実施の形態2では、前後回路との接続配線に加えて、インダクタを構成する配線と隣り合う位置に形成される配線例えば、回路ブロック間を接続するグローバル配線との相互結合を含めた特性が目標性能を満たすことができるインダクタのレイアウトパターンを生成する例について説明する。そこで、実施の形態2にかかる設計支援装置の処理対象となるレイアウトパターンの例を図6に示す。図6に示すレイアウトパターンは、特許文献1で生成されたインダクタを配置したレイアウトパターンであって、前後回路との関係を明示するために、前後回路60、第1の接続端子61、第2の接続端子62、第1の接続配線63、第2の接続配線64、グローバル配線65をインダクタのレイアウトパターンと共に示した。図6に示す例では、インダクタは、最大サイズを規定した最大サイズ境界線50の内側に巻線部のサイズを規定した巻線部境界線51を有する。そして、巻線部境界線51の内側に巻線パターン52によりインダクタが形成される。巻線パターン52の一端には第3の接続端子54が設けられる。また、巻線パターン52の他端は、スルーホール56を介して引き出し配線パターン53の一端に接続される。引き出し配線パターン53の他端は、第4の接続端子55に接続される。また、インダクタの周囲には、前後回路60、第1の接続端子61、第2の接続端子62、第1の接続配線63、第2の接続配線64が配置される。そして、第1の接続配線63は、第1の接続端子61と第3の接続端子54を最短距離で接続する。また、第2の接続配線64は、第2の接続端子62と第4の接続端子55を最短距離で接続する。そして、図6に示す例では、インダクタと隣り合う位置にグローバル配線65が配置される。ここで、半導体装置では、隣り合う配線は、相互結合Kmを有する。そして、相互結合Kmに起因して全体のレイアウトが完了した後のインダクタの特性が目標特性条件からずれてしまうことが生じる。そこで、実施の形態2にかかる設計支援装置では、相互結合Kmを考慮したシミュレーションモデルを作成し、相互結合Kmを含めたインダクタの特性が目標特性条件を満たすようにインダクタを形成する。実施の形態2にかかる設計支援装置のブロック図を図7に示す。なお、実施の形態2にかかる設計支援装置において、実施の形態1にかかる設計支援装置と同じ構成要素については、実施の形態1と同じ符号を付して説明を省略する。図7に示すように、実施の形態2にかかる設計支援装置は、演算部1aと記憶部2とを有する。演算部1aは、実施の形態1にかかる演算部1にネットリスト補正部18と目標特性補正部19とを追加したものである。ネットリスト補正部18は、インダクタと隣り合う位置に形成される隣接配線例えば、グローバル配線65に関する情報をフロアプラン結果から得て、近接配線とインダクタとの相互結合をシミュレーションするための相互結合シミュレーション情報をシミュレーションモデルに追加する。なお、シミュレーションモデルは、ネットリストとして出力されるものとする。より具体的には、ネットリスト補正部18は、Sパラメータ解析用のポート設定、及び、シミュレーション条件を生成し、シミュレーションモデル生成部15が生成したシミュレーションモデルネットリストに追加する。目標特性補正部19は、相互結合の特性に関する制約情報を予め設定された目標特性条件に追加する目標特性補正部を有する。例えば、インダクタの配線パターンとグローバル配線との相互結合をKm、Kmが満たすべき目標値をKxとした場合、制約条件はKm<Kxとなる。続いて、実施の形態2にかかる設計支援装置の動作を示すフローチャートを図8に示す。図8に示すように、実施の形態2にかかる設計支援装置は、実施の形態1にかかる設計支援装置の動作のフローチャートにステップS41、S42の処理を追加して行う。ステップS41は、シミュレーションモデル生成処理ステップS8と特性シミュレーションステップS9との間で行われる。また、ステップS42は、特性シミュレーションステップS9と特性評価処理ステップS10との間で行われる。ステップS41は、ネットリスト補正部18において行われる処理である。つまり、ステップS41では、インダクタと隣り合う位置に形成される隣接配線に関する情報をフロアプラン結果から得て、近接配線とインダクタとの相互結合をシミュレーションするための相互結合シミュレーション情報をシミュレーションモデルに追加する。このステップS41の処理の詳細なフローチャートを図9に示す。図9に示すように、ネットリスト補正処理ステップS41では、まず、ネットリストの補正の要否を判断するステップS51。具体的には、ステップS51では、グローバル配線65とインダクタとの距離が所定の距離以下である場合には、補正処理が必要であると判断する。判断の結果、ネットリスト補正処理が必要と判断された場合には、ステップS52の処理に進み、ネットリスト補正処理が不要と判断された場合には、ネットリスト補正処理を終了する。ステップS52では、隣接配線パターンのネット情報をシミュレーションモデルに追加する処理が行われる。続いて、ステップS53では、相互結合を解析するための相互シミュレーション条件Sパラメータ解析ようのポート設定等を生成する。続いて、ステップS54では、シミュレーションモデルに相互結合シミュレーション条件を追加する。ステップS54の処理が完了することで、ネットリスト補正処理が完了する。ステップS42は、目標特性補正部19において行われる処理である。つまり、ステップS42では、相互結合の特性に関する制約情報を予め設定された目標特性条件に追加する目標特性条件補正処理が行われる。このステップS42の処理の詳細なフローチャートを図10に示す。図10に示すように、目標特性条件補正処理ステップS42では、まず、目標特性条件の補正の要否が判断されるステップS61。具体的には、ステップS41の処理が行われたか否かにより目標特性条件の補正の要否が判断される。ステップS61では、ステップS41の処理が行われていれば目標特性条件を補正するためにステップS62の処理が行われる。また、ステップS61では、ステップS41の処理が行われていなければ目標特性条件を補正せずに、目標特性条件補正処理は終了する。ステップS62では、相互結合の目標値Kxを生成する。次いで、ステップS63では、目標特性条件に相互結合の目標値Kxを追加する。そして、ステップS63の処理が完了することで、目標特性条件補正処理が終了する。ここで、実施の形態2にかかる設計支援装置により生成されたインダクタのレイアウトパターンを図11に示す。図11に示すインダクタのレイアウトパターンは、実施の形態2にかかる設計支援装置を用いずに生成したインダクタのレイアウトパターン例えば、図6に示すインダクタのレイアウトパターンに対して、巻線方向が逆になるように補正され、グローバル配線との距離がより遠くなるように生成される。なお、図11に示したレイアウトパターンは、例えば、1度目特性シミュレーションの結果が目標性能を満足していないとされた場合に2度目のパターン候補生成処理ステップS6において、1度目のパターン候補生成処理とは異なるパターンとして再生成された結果得られるものである。上記説明より、実施の形態2にかかる設計支援装置では、配線間の相互結合を考慮してシミュレーションを実行し、相互結合Kmが目標値Kxまで制御部17による反復処理を行うことで、相互結合Kmを含めた特性が目標特性条件を満たすインダクタを生成することができる。このように、相互結合Kmを含めた特性が目標特性条件を満たすインダクタを生成することで、後の工程で生じる特性ずれをさらに低減して、戻り工程を実施の形態1にかかる設計支援装置を用いた場合よりも削減することが可能である。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、動作の判断ステップで用いる条件は、適宜変更可能である。