第1回路領域を含む第1半導体チップと、第2回路領域を含む第2半導体チップとが積層された構造を有する半導体装置であって、前記第2回路領域における動作時の電流量若しくは発熱量又は動作温度範囲は、前記第1回路領域よりも小さく、少なくとも前記第1回路領域と前記第2回路領域とが平面視においてオーバーラップしないように、前記第1半導体チップと前記第2半導体チップとが積層されていることを特徴とする半導体装置。請求項1に記載の半導体装置において、前記第1半導体チップの少なくとも一部分と前記第2半導体チップの少なくとも一部分とは平面視においてオーバーラップしていることを特徴とする半導体装置。請求項2に記載の半導体装置において、前記第2半導体チップは、平面視において前記第1半導体チップとオーバーラップしていない部分を有しており、当該部分に前記第2回路領域が配置されていることを特徴とする半導体装置。請求項3に記載の半導体装置において、前記第1半導体チップは平面視において前記第2半導体チップよりも小さいと共に、前記第1半導体チップの全体が平面視において前記第2半導体チップとオーバーラップしていることを特徴とする半導体装置。請求項3に記載の半導体装置において、前記第1半導体チップと前記第2半導体チップとは平面視において実質的に同じ形状を有し、前記第1半導体チップの一部分と前記第2半導体チップの一部分とが平面視においてオーバーラップするように、前記第1半導体チップと前記第2半導体チップとは互いにずらして積層されていることを特徴とする半導体装置。請求項3~5のいずれか1項に記載の半導体装置において、前記第1半導体チップを挟んで、その上下の一方に前記第2半導体チップが積層されていると共に他方に第3回路領域を含む第3半導体チップが積層されており、前記第3回路領域における動作時の電流量若しくは発熱量又は動作温度範囲は、前記第1回路領域よりも小さく、少なくとも前記第1回路領域と前記第3回路領域とが平面視においてオーバーラップしないように、前記第1半導体チップと前記第3半導体チップとが積層されていることを特徴とする半導体装置。請求項6に記載の半導体装置において、前記第3回路領域はメモリブロック又はイメージセンサーブロックであることを特徴とする半導体装置。請求項6又は7に記載の半導体装置において、前記第3半導体チップは、平面視において前記第1半導体チップとオーバーラップしていない部分を有しており、当該部分に前記第3回路領域が配置されていることを特徴とする半導体装置。請求項2に記載の半導体装置において、前記第1半導体チップは、平面視において前記第2半導体チップとオーバーラップしていない部分を有しており、当該部分に前記第1回路領域が配置されていることを特徴とする半導体装置。請求項9に記載の半導体装置において、前記第2半導体チップは平面視において前記第1半導体チップよりも小さいと共に、前記第2半導体チップの全体が平面視において前記第1半導体チップとオーバーラップしていることを特徴とする半導体装置。請求項9に記載の半導体装置において、前記第1半導体チップと前記第2半導体チップとは平面視において実質的に同じ形状を有し、前記第1半導体チップの一部分と前記第2半導体チップの一部分とが平面視においてオーバーラップするように、前記第1半導体チップと前記第2半導体チップとは互いにずらして積層されていることを特徴とする半導体装置。請求項9~11のいずれか1項に記載の半導体装置において、前記第2半導体チップを挟んで、その上下の一方に前記第1半導体チップが積層されていると共に他方に第3回路領域を含む第3半導体チップが積層されており、前記第3回路領域における動作時の電流量若しくは発熱量又は動作温度範囲は、前記第2回路領域よりも大きく、少なくとも前記第2回路領域と前記第3回路領域とが平面視においてオーバーラップしないように、前記第2半導体チップと前記第3半導体チップとが積層されていることを特徴とする半導体装置。請求項12に記載の半導体装置において、前記第3回路領域はCPUブロックであることを特徴とする半導体装置。請求項12又は13に記載の半導体装置において、前記第3半導体チップは、平面視において前記第2半導体チップとオーバーラップしていない部分を有しており、当該部分に前記第3回路領域が配置されていることを特徴とする半導体装置。請求項2に記載の半導体装置において、前記第1半導体チップは、平面視において前記第2半導体チップとオーバーラップしていない部分を有しており、当該部分に前記第1回路領域が配置されており、前記第2半導体チップを挟んで、その上下の一方に前記第1半導体チップが積層されていると共に他方に第3回路領域を含む第3半導体チップが積層されており、前記第3回路領域における動作時の電流量若しくは発熱量又は動作温度範囲は、前記第1回路領域よりも小さいことを特徴とする半導体装置。請求項15に記載の半導体装置において、前記第3回路領域はメモリブロック又はイメージセンサーブロックであることを特徴とする半導体装置。請求項15又は16に記載の半導体装置において、前記第1回路領域の少なくとも一部分と前記第3回路領域の少なくとも一部分とが平面視においてオーバーラップするように、前記第1半導体チップと前記第3半導体チップとが前記第2半導体チップを挟んで積層されていることを特徴とする半導体装置。請求項1~17のいずれか1項に記載の半導体装置において、前記第1回路領域はCPUブロックであることを特徴とする半導体装置。請求項1~18のいずれか1項に記載の半導体装置において、前記第2回路領域はメモリブロック又はイメージセンサーブロックであることを特徴とする半導体装置。しかしながら、図8に示す従来の半導体装置においては、3次元積層チップ構造中に放熱性を考慮して貫通プラグを設ける必要があるため、積層チップ構造が複雑になって製造コストが増大してしまう。また、図8に示す従来の半導体装置においては、半導体チップ第1層チップ200Aで発生した熱が、貫通プラグ210、及びカーボンナノチューブを含む導電性樹脂膜220を通じて、半導体チップ第2層チップ200Bの回路領域202に伝わる結果、回路領域202の温度が高くなってしまう。このため、半導体チップ第2層チップ200Bの設計時に、半導体チップ第1層チップ200Aの発熱に起因する回路領域202の温度上昇を考慮して、エレクトロマイグレーションを抑制するために配線幅を大きくしたり、又は、トランジスタの信頼性劣化を抑制するためにゲート長やゲート幅を大きくしたりする等の対策が必要となる。すなわち、半導体チップ第2層チップ200Bのチップサイズが大きくなってしまうという問題が生じる。前記に鑑み、本発明は、積層チップ構造を持つ半導体装置において、製造コストやチップサイズの増大を招くことなく、半導体チップで発生した熱が他の半導体チップへ伝導することに起因する動作不良や信頼性劣化を防止できるようにすることを目的とする。前記の目的を達成するために、本発明に係る半導体装置は、第1回路領域を含む第1半導体チップと、第2回路領域を含む第2半導体チップとが積層された構造を有する半導体装置であって、前記第2回路領域における動作時の電流量若しくは発熱量又は動作温度範囲は、前記第1回路領域よりも小さく、少なくとも前記第1回路領域と前記第2回路領域とが平面視においてオーバーラップしないように、前記第1半導体チップと前記第2半導体チップとが積層されている。尚、本願において、動作時の電流量とは、動作時の回路領域の単位面積当たりに流れている電流の量を意味し、動作時の発熱量とは、動作時の回路領域の単位面積当たりに発生する熱の量を意味する。また、動作温度範囲とは、正常動作が可能な温度範囲を意味する。従って、基本的には、動作時の電流量、動作時の発熱量及び動作温度範囲の大小関係は一致する。すなわち、動作時の電流量が大きければ、動作時の発熱量も大きく、動作温度範囲も大きいし、動作時の電流量が小さければ、動作時の発熱量も小さく、動作温度範囲も小さい。本発明に係る半導体装置によると、動作時の電流量又は発熱量が相対的に大きい言い換えると、動作温度範囲が相対的に大きい第1回路領域を含む第1半導体チップと、動作時の電流量又は発熱量が相対的に小さい言い換えると、動作温度範囲が相対的に小さい第2回路領域を含む第2半導体チップとを、第1回路領域と第2回路領域とがオーバーラップしないように積層する。すなわち、積層チップ構造において、上下のチップが重なり合わない部分を設け、当該部分に、動作時の電流量が多く高温になりやすい回路領域、又は動作温度範囲が狭く高温状態で異常が発生しやすい回路領域の少なくとも一方を配置する。このため、積層チップ構造において、高温になりやすい回路領域から、異常が発生しやすい回路領域へ熱が伝導しにくくなるので、動作不良や信頼性劣化を防止することができる。また、放熱性を考慮して貫通プラグを設けなくてもよいので、製造コストの増大を抑制できると共に、半導体チップの発熱に起因する他の半導体チップの温度上昇を考慮して配線幅、ゲート長又はゲート幅等を大きくしなくてもよいので、チップサイズの増大を抑制できる。尚、本発明に係る半導体装置において、積層チップ構造は樹脂封止されていてもよいし、プリント基板等の基材上に搭載されていてもよい。また、積層チップ構造中のチップ同士は、貫通電極や電極パッド等を通じて電気的に接続されていてもよい。また、本発明に係る半導体装置において、前記第1半導体チップの少なくとも一部分と前記第2半導体チップの少なくとも一部分とが平面視においてオーバーラップしていると、積層チップ構造全体つまり半導体装置全体のサイズを小さくすることができる。また、本発明に係る半導体装置において、前記第2半導体チップは、平面視において前記第1半導体チップとオーバーラップしていない部分を有しており、当該部分に前記第2回路領域が配置されていると、前述の効果を確実に得ることができる。この場合、前記第1半導体チップは平面視において前記第2半導体チップよりも小さいと共に、前記第1半導体チップの全体が平面視において前記第2半導体チップとオーバーラップしていてもよい。或いは、前記第1半導体チップと前記第2半導体チップとは平面視において実質的に同じ形状を有し、前記第1半導体チップの一部分と前記第2半導体チップの一部分とが平面視においてオーバーラップするように、前記第1半導体チップと前記第2半導体チップとは互いにずらして積層されていてもよい。また、前記第1半導体チップを挟んで、その上下の一方に前記第2半導体チップが積層されていると共に他方に第3回路領域を含む第3半導体チップが積層されており、前記第3回路領域における動作時の電流量若しくは発熱量又は動作温度範囲は、前記第1回路領域よりも小さく、少なくとも前記第1回路領域と前記第3回路領域とが平面視においてオーバーラップしないように、前記第1半導体チップと前記第3半導体チップとが積層されていてもよい。ここで、前記第3回路領域はメモリブロック又はイメージセンサーブロックであってもよいし、前記第3半導体チップは、平面視において前記第1半導体チップとオーバーラップしていない部分を有しており、当該部分に前記第3回路領域が配置されていてもよい。また、本発明に係る半導体装置において、前記第1半導体チップは、平面視において前記第2半導体チップとオーバーラップしていない部分を有しており、当該部分に前記第1回路領域が配置されていると、前述の効果を確実に得ることができる。この場合、前記第2半導体チップは平面視において前記第1半導体チップよりも小さいと共に、前記第2半導体チップの全体が平面視において前記第1半導体チップとオーバーラップしていてもよい。或いは、前記第1半導体チップと前記第2半導体チップとは平面視において実質的に同じ形状を有し、前記第1半導体チップの一部分と前記第2半導体チップの一部分とが平面視においてオーバーラップするように、前記第1半導体チップと前記第2半導体チップとは互いにずらして積層されていてもよい。また、前記第2半導体チップを挟んで、その上下の一方に前記第1半導体チップが積層されていると共に他方に第3回路領域を含む第3半導体チップが積層されており、前記第3回路領域における動作時の電流量若しくは発熱量又は動作温度範囲は、前記第2回路領域よりも大きく、少なくとも前記第2回路領域と前記第3回路領域とが平面視においてオーバーラップしないように、前記第2半導体チップと前記第3半導体チップとが積層されていてもよい。ここで、前記第3回路領域はCPUブロックであってもよいし、前記第3半導体チップは、平面視において前記第2半導体チップとオーバーラップしていない部分を有しており、当該部分に前記第3回路領域が配置されていてもよい。また、本発明に係る半導体装置において、前記第1半導体チップは、平面視において前記第2半導体チップとオーバーラップしていない部分を有しており、当該部分に前記第1回路領域が配置されており、前記第2半導体チップを挟んで、その上下の一方に前記第1半導体チップが積層されていると共に他方に第3回路領域を含む第3半導体チップが積層されており、前記第3回路領域における動作時の電流量若しくは発熱量又は動作温度範囲は、前記第1回路領域よりも小さくてもよい。この場合、前記第3回路領域はメモリブロック又はイメージセンサーブロックであってもよいし、前記第1回路領域の少なくとも一部分と前記第3回路領域の少なくとも一部分とが平面視においてオーバーラップするように、前記第1半導体チップと前記第3半導体チップとが前記第2半導体チップを挟んで積層されていてもよい。また、本発明に係る半導体装置において、前記第1回路領域はCPUブロックであってもよいし、前記第2回路領域はメモリブロック又はイメージセンサーブロックであってもよい。本発明によれば、積層チップ構造を持つ半導体装置において、製造コストやチップサイズの増大を招くことなく、半導体チップで発生した熱が他の半導体チップへ伝導することに起因する動作不良や信頼性劣化を防止することができる。本発明の基本構成一般に、半導体チップ内には複数の回路領域回路ブロックが形成されているが、それらの回路ブロックでは動作時に発生する熱量が異なることが多い。すなわち、半導体チップ内には、発熱量が大きい領域と発熱量が小さい領域とが存在する。また、各回路ブロックに配置されている回路の種類によって、熱に対する動作温度範囲が広い回路ブロックと狭い回路ブロックとが存在する。以上に述べた点に着目して、後述する各実施形態では、半導体チップ中の発熱量が大きい回路ブロック又は熱に対する動作温度範囲が狭い回路ブロックを可能な限り他の半導体チップとオーバーラップさせないようにし、或いは、少なくとも発熱量が大きい回路ブロックと熱に対する動作温度範囲が狭い回路ブロックとが上下チップ間でオーバーラップしないようにする。第1の実施形態以下、本発明の第1の実施形態に係る半導体装置、具体的には、チップサイズの異なる2種類の半導体チップを積層した構造を有する半導体装置について、図面を参照しながら説明する。図1a及びbは、第1の実施形態に係る半導体装置の平面図及び断面図をそれぞれ示している。尚、図1aでは、簡単のために、主要な構成要素のみを図示している。図1a及びbに示すように、例えばCPUCentralProcessingUnitブロックが搭載された大きさ5mm角の半導体チップ11が、例えばメモリブロック17が搭載された大きさ8mm×12mmの半導体チップ12上に積層されている。すなわち、半導体チップ11は平面視において半導体チップ12よりも小さいと共に、半導体チップ11の全体が平面視において半導体チップ12とオーバーラップしている。言い換えると、半導体チップ12は、平面視において半導体チップ11とオーバーラップしていない部分を有している。ここで、半導体チップ11は、基板11sと、基板11sの回路形成面に形成された配線層配線に加えて素子構成要素や層間膜等を含む:以下同じ11dとからなり、半導体チップ12は、基板12sと、基板12sの回路形成面に形成された配線層12dとからなる。また、半導体チップ12中には複数の貫通電極13が形成されていると共に、半導体チップ12における半導体チップ11の反対側の面上には、各貫通電極13と接続する複数のはんだバンプ14が形成されている。半導体チップ11及び12の積層体は樹脂基板15上に搭載されていると共に、当該積層体は貫通電極13及びはんだバンプ14を通じて樹脂基板15正確には樹脂基板15上に形成された電極バッド等と電気的に接続されている。樹脂基板15における半導体チップ12の反対側の面上には複数のはんだバンプ16が形成されており、図示は省略しているが、各はんだバンプ16はプリント基板に接続されている。尚、半導体チップ11及び12の積層体は樹脂基板15上において樹脂18によってモールドされている。また、半導体チップ12は回路形成面を上向きFaceupにしており、半導体チップ11は回路形成面を下向きFacedownにしている。これにより、半導体チップ12及び11の回路形成面同士が複数のバンプ電極19を介して電気的に接合Facetoface接合されている。尚、バンプ電極19のピッチが大きい例えば100μm程度以上場合には、例えばはんだバンプ接合を用い、バンプ電極19のピッチが小さい例えば50μm程度以下場合には、例えばマイクロバンプ接合を用いてもよい。また、バンプ電極19のピッチが50μm程度から100μm程度までの範囲においては、はんだバンプ接合及びマイクロバンプ接合のいずれを用いてもよい。マイクロバンプを形成する場合、例えばCuSn合金化反応等を用いて、例えばCu/CuSn/Cu積層構造のマイクロバンプを形成してもよい。ここで、半導体チップ11のCPUブロックは、動作時に流れる電流量が多く高温となるつまり発熱量が多く動作温度範囲が広い回路ブロックであり、当該CPUブロックで発生した熱は、図1bに示すように、樹脂18や樹脂基板15を経由して放熱される。一方、半導体チップ12のメモリブロック17は、半導体チップ11のCPUブロックと比較して、動作時に流れる電流量つまり動作時に生じる発熱量が少なく、且つ動作温度範囲が狭く高温状態で異常が発生しやすい回路ブロックである。そこで、本実施形態では、半導体チップ12における動作温度範囲が相対的に狭いメモリブロック17と、発熱量が多いCPUブロックが搭載された半導体チップ11とが平面視においてオーバーラップしないように、半導体チップ11と半導体チップ12とを積層させている。すなわち、半導体チップ12における半導体チップ11とオーバーラップしていない部分にメモリブロック17を配置している。これにより、メモリブロック17が高温となって動作異常や信頼性不良を起こすことを回避することができる。また、第1の実施形態によると、放熱性を改善するための貫通プラグを追加的に設けなくてもよいので、製造コストの増大を抑制できる。さらに、例えば半導体チップ11の発熱に起因する半導体チップ12の温度上昇を考慮して配線幅、ゲート長又はゲート幅等を大きくしなくてもよいので、チップサイズの増大を抑制できる。従って、第1の実施形態によると、積層チップ構造を持つ半導体装置において、製造コストやチップサイズの増大を招くことなく、半導体チップで発生した熱が他の半導体チップへ伝導することに起因する動作不良や信頼性劣化を防止することができる。第1の実施形態の第1変形例以下、本発明の第1の実施形態の第1変形例に係る半導体装置、具体的には、チップサイズが実質的に等しい2種類の半導体チップを積層した構造を有する半導体装置について、図面を参照しながら説明する。図2a及びbは、第1の実施形態の第1変形例に係る半導体装置の平面図及び断面図をそれぞれ示している。尚、図2aでは、簡単のために、主要な構成要素のみを図示している。また、図2a及びbにおいて、図1a及びbに示す第1の実施形態と同じ構成要素には同じ符号を付している。本変形例においては、図2a及びbに示すように、例えばCPUブロックが搭載された大きさ8mm×12mmの半導体チップ11Aの一部分と、例えばメモリブロック17が搭載された大きさ8mm×12mmの半導体チップ12の一部分とが平面視においてオーバーラップするように、半導体チップ11A及び12の配置向きを互いにずらして、半導体チップ12上に半導体チップ11Aを積層している。言い換えると、半導体チップ12は、平面視において半導体チップ11Aとオーバーラップしていない部分を有している。ここで、半導体チップ11Aは、基板11sと、基板11sの回路形成面に形成された配線層配線に加えて素子構成要素や層間膜等を含む:以下同じ11dとからなり、半導体チップ12は、基板12sと、基板12sの回路形成面に形成された配線層12dとからなる。また、半導体チップ12中には複数の貫通電極13が形成されていると共に、半導体チップ12における半導体チップ11Aの反対側の面上には、各貫通電極13と接続する複数のはんだバンプ14が形成されている。半導体チップ11A及び12の積層体は樹脂基板15上に搭載されていると共に、当該積層体は貫通電極13及びはんだバンプ14を通じて樹脂基板15正確には樹脂基板15上に形成された電極バッド等と電気的に接続されている。樹脂基板15における半導体チップ12の反対側の面上には複数のはんだバンプ16が形成されており、図示は省略しているが、各はんだバンプ16はプリント基板に接続されている。尚、半導体チップ11A及び12の積層体は樹脂基板15上において樹脂18によってモールドされている。また、半導体チップ12は回路形成面を上向きFaceupにしており、半導体チップ11Aは回路形成面を下向きFacedownにしている。これにより、半導体チップ12及び11Aの回路形成面同士が複数のバンプ電極19を介して電気的に接合Facetoface接合されている。尚、バンプ電極19のピッチが大きい例えば100μm程度以上場合には、例えばはんだバンプ接合を用い、バンプ電極19のピッチが小さい例えば50μm程度以下場合には、例えばマイクロバンプ接合を用いてもよい。また、バンプ電極19のピッチが50μm程度から100μm程度までの範囲においては、はんだバンプ接合及びマイクロバンプ接合のいずれを用いてもよい。マイクロバンプを形成する場合、例えばCuSn合金化反応等を用いて、例えばCu/CuSn/Cu積層構造のマイクロバンプを形成してもよい。ここで、半導体チップ11AのCPUブロックは、動作時に流れる電流量が多く高温となるつまり発熱量が多く動作温度範囲が広い回路ブロックであり、当該CPUブロックで発生した熱は、図2bに示すように、樹脂18や樹脂基板15を経由して放熱される。一方、半導体チップ12のメモリブロック17は、半導体チップ11AのCPUブロックと比較して、動作時に流れる電流量つまり動作時に生じる発熱量が少なく、且つ動作温度範囲が狭く高温状態で異常が発生しやすい回路ブロックである。そこで、本変形例では、半導体チップ12における動作温度範囲が相対的に狭いメモリブロック17と、発熱量が多いCPUブロックが搭載された半導体チップ11Aとが平面視においてオーバーラップしないように、半導体チップ11Aと半導体チップ12とを積層させている。すなわち、半導体チップ12における半導体チップ11Aとオーバーラップしていない部分にメモリブロック17を配置している。これにより、メモリブロック17が高温となって動作異常や信頼性不良を起こすことを回避することができる。また、本変形例によると、放熱性を改善するための貫通プラグを追加的に設けなくてもよいので、製造コストの増大を抑制できる。さらに、例えば半導体チップ11Aの発熱に起因する半導体チップ12の温度上昇を考慮して配線幅、ゲート長又はゲート幅等を大きくしなくてもよいので、チップサイズの増大を抑制できる。従って、本変形例によると、積層チップ構造を持つ半導体装置において、製造コストやチップサイズの増大を招くことなく、半導体チップで発生した熱が他の半導体チップへ伝導することに起因する動作不良や信頼性劣化を防止することができる。尚、本変形例において、半導体チップ11Aにおける半導体チップ12とオーバーラップしていない部分にCPUブロックを配置してもよい。このようにすると、CPUブロックで生じた熱が半導体チップ12を経由することなく、樹脂18や樹脂基板15を経由して放熱されるので、半導体チップで発生した熱が他の半導体チップへ伝導することに起因する動作不良や信頼性劣化をより一層確実に防止することができる。第1の実施形態の第2変形例以下、本発明の第1の実施形態の第2変形例に係る半導体装置、具体的には、チップサイズが実質的に等しい3種類の半導体チップを積層した構造を有する半導体装置について、図面を参照しながら説明する。図3a及びbは、第1の実施形態の第2変形例に係る半導体装置の平面図及び断面図をそれぞれ示している。尚、図3aでは、簡単のために、主要な構成要素のみを図示している。また、図3a及びbにおいて、図2a及びbに示す第1の実施形態の第1変形例と同じ構成要素には同じ符号を付している。本変形例においては、図3a及びbに示すように、例えばCPUブロックが搭載された大きさ8mm×12mmの半導体チップ11Bの一部分と、例えばメモリブロック17が搭載された大きさ8mm×12mmの半導体チップ12の一部分とが平面視においてオーバーラップするように、半導体チップ11B及び12の配置向きを互いにずらして、半導体チップ12上に半導体チップ11Bを積層している。言い換えると、半導体チップ12は、平面視において半導体チップ11Bとオーバーラップしていない部分を有している。ここで、半導体チップ11Bは、基板11sと、基板11sの回路形成面に形成された配線層配線に加えて素子構成要素や層間膜等を含む:以下同じ11dとからなり、半導体チップ12は、基板12sと、基板12sの回路形成面に形成された配線層12dとからなる。また、例えばメモリブロック32が搭載された大きさ8mm×12mmの半導体チップ31の一部分と、前述の半導体チップ11Bの一部分とが平面視においてオーバーラップするように、半導体チップ31及び11Bの配置向きを互いにずらして、半導体チップ11B上に半導体チップ31を積層している。言い換えると、半導体チップ31は、平面視において半導体チップ11Bとオーバーラップしていない部分を有している。ここで、半導体チップ31は、基板31sと、基板31sの回路形成面に形成された配線層31dとからなる。また、半導体チップ12中には複数の貫通電極13が形成されていると共に、半導体チップ12における半導体チップ11Bの反対側の面上には、各貫通電極13と接続する複数のはんだバンプ14が形成されている。半導体チップ11B、12及び31の積層体は樹脂基板15上に搭載されていると共に、当該積層体は貫通電極13及びはんだバンプ14を通じて樹脂基板15正確には樹脂基板15上に形成された電極バッド等と電気的に接続されている。樹脂基板15における半導体チップ12の反対側の面上には複数のはんだバンプ16が形成されており、図示は省略しているが、各はんだバンプ16はプリント基板に接続されている。尚、半導体チップ11B、12及び31の積層体は樹脂基板15上において樹脂18によってモールドされている。また、半導体チップ12は回路形成面を上向きFaceupにしており、半導体チップ11Bは回路形成面を下向きFacedownにしている。これにより、半導体チップ12及び11Bの回路形成面同士が複数のバンプ電極19を介して電気的に接合Facetoface接合されている。尚、バンプ電極19のピッチが大きい例えば100μm程度以上場合には、例えばはんだバンプ接合を用い、バンプ電極19のピッチが小さい例えば50μm程度以下場合には、例えばマイクロバンプ接合を用いてもよい。また、バンプ電極19のピッチが50μm程度から100μm程度までの範囲においては、はんだバンプ接合及びマイクロバンプ接合のいずれを用いてもよい。マイクロバンプを形成する場合、例えばCuSn合金化反応等を用いて、例えばCu/CuSn/Cu積層構造のマイクロバンプを形成してもよい。また、半導体チップ31は半導体チップ11Bと同様に回路形成面を下向きFacedownにしており、半導体チップ11Bの回路形成面の反対面と半導体チップ31の回路形成面とが複数のバンプ電極42を介して電気的に接合Facetoback接合されている。ここで、半導体チップ11B中には複数の貫通電極41が形成されていると共に、各貫通電極41と接続するように各バンプ電極42が形成されている。尚、バンプ電極42のピッチが大きい例えば100μm程度以上場合には、例えばはんだバンプ接合を用い、バンプ電極42のピッチが小さい例えば50μm程度以下場合には、例えばマイクロバンプ接合を用いてもよい。また、バンプ電極42のピッチが50μm程度から100μm程度までの範囲においては、はんだバンプ接合及びマイクロバンプ接合のいずれを用いてもよい。マイクロバンプを形成する場合、例えばCuSn合金化反応等を用いて、例えばCu/CuSn/Cu積層構造のマイクロバンプを形成してもよい。ここで、半導体チップ11BのCPUブロックは、動作時に流れる電流量が多く高温となるつまり発熱量が多く動作温度範囲が広い回路ブロックであり、当該CPUブロックで発生した熱は、樹脂18や樹脂基板15を経由して放熱される。一方、半導体チップ12のメモリブロック17及び半導体チップ31のメモリブロック32は、半導体チップ11BのCPUブロックと比較して、動作時に流れる電流量つまり動作時に生じる発熱量が少なく、且つ動作温度範囲が狭く高温状態で異常が発生しやすい回路ブロックである。そこで、本変形例では、半導体チップ12における動作温度範囲が相対的に狭いメモリブロック17と、発熱量が多いCPUブロックが搭載された半導体チップ11Bとが平面視においてオーバーラップしないように、半導体チップ11Bと半導体チップ12とを積層させている。すなわち、半導体チップ12における半導体チップ11Bとオーバーラップしていない部分にメモリブロック17を配置している。また、半導体チップ31における動作温度範囲が相対的に狭いメモリブロック32と、発熱量が多いCPUブロックが搭載された半導体チップ11Bとが平面視においてオーバーラップしないように、半導体チップ11Bと半導体チップ31とを積層させている。すなわち、半導体チップ31における半導体チップ11Bとオーバーラップしていない部分にメモリブロック32を配置している。これにより、メモリブロック17及び32が高温となって動作異常や信頼性不良を起こすことを回避することができる。また、本変形例によると、放熱性を改善するための貫通プラグを追加的に設けなくてもよいので、製造コストの増大を抑制できる。さらに、例えば半導体チップ11Bの発熱に起因する半導体チップ12及び31の温度上昇を考慮して配線幅、ゲート長又はゲート幅等を大きくしなくてもよいので、チップサイズの増大を抑制できる。従って、本変形例によると、積層チップ構造を持つ半導体装置において、製造コストやチップサイズの増大を招くことなく、半導体チップで発生した熱が他の半導体チップへ伝導することに起因する動作不良や信頼性劣化を防止することができる。尚、本変形例において、半導体チップ11Bにおける半導体チップ12及び31とオーバーラップしていない部分にCPUブロックを配置してもよい。このようにすると、CPUブロックで生じた熱が半導体チップ12及び31を経由することなく、樹脂18や樹脂基板15を経由して放熱されるので、半導体チップで発生した熱が他の半導体チップへ伝導することに起因する動作不良や信頼性劣化をより一層確実に防止することができる。また、本変形例において、チップサイズが実質的に等しい3種類の半導体チップを積層させたが、各半導体チップのサイズが互いに異なっていてもよい。例えば、大きさ8mm×12mmの半導体チップ11Bに代えて、第1の実施形態の半導体チップ11大きさ5mm角を用いてもよい。第2の実施形態以下、本発明の第2の実施形態に係る半導体装置、具体的には、チップサイズの異なる2種類の半導体チップを積層した構造を有する半導体装置について、図面を参照しながら説明する。図4a及びbは、第2の実施形態に係る半導体装置の平面図及び断面図をそれぞれ示している。尚、図4aでは、簡単のために、主要な構成要素のみを図示している。図4a及びbに示すように、例えばメモリブロックが搭載された大きさ5mm角の半導体チップ21が、例えばCPUブロック27が搭載された大きさ8mm×12mmの半導体チップ22上に積層されている。すなわち、半導体チップ21は平面視において半導体チップ22よりも小さいと共に、半導体チップ21の全体が平面視において半導体チップ22とオーバーラップしている。言い換えると、半導体チップ22は、平面視において半導体チップ21とオーバーラップしていない部分を有している。ここで、半導体チップ21は、基板21sと、基板21sの回路形成面に形成された配線層配線に加えて素子構成要素や層間膜等を含む:以下同じ21dとからなり、半導体チップ22は、基板22sと、基板22sの回路形成面に形成された配線層22dとからなる。また、半導体チップ22中には複数の貫通電極23が形成されていると共に、半導体チップ22における半導体チップ21の反対側の面上には、各貫通電極23と接続する複数のはんだバンプ24が形成されている。半導体チップ21及び22の積層体は樹脂基板25上に搭載されていると共に、当該積層体は貫通電極23及びはんだバンプ24を通じて樹脂基板25正確には樹脂基板25上に形成された電極バッド等と電気的に接続されている。樹脂基板25における半導体チップ22の反対側の面上には複数のはんだバンプ26が形成されており、図示は省略しているが、各はんだバンプ26はプリント基板に接続されている。尚、半導体チップ21及び22の積層体は樹脂基板25上において樹脂28によってモールドされている。また、半導体チップ22は回路形成面を上向きFaceupにしており、半導体チップ21は回路形成面を下向きFacedownにしている。これにより、半導体チップ22及び21の回路形成面同士が複数のバンプ電極29を介して電気的に接合Facetoface接合されている。尚、バンプ電極29のピッチが大きい例えば100μm程度以上場合には、例えばはんだバンプ接合を用い、バンプ電極29のピッチが小さい例えば50μm程度以下場合には、例えばマイクロバンプ接合を用いてもよい。また、バンプ電極29のピッチが50μm程度から100μm程度までの範囲においては、はんだバンプ接合及びマイクロバンプ接合のいずれを用いてもよい。マイクロバンプを形成する場合、例えばCuSn合金化反応等を用いて、例えばCu/CuSn/Cu積層構造のマイクロバンプを形成してもよい。ここで、半導体チップ22のCPUブロック27は、動作時に流れる電流量が多く高温となるつまり発熱量が多く動作温度範囲が広い回路領域であり、CPUブロック27で発生した熱は、図4bに示すように、樹脂28や樹脂基板25を経由して放熱される。一方、半導体チップ21のメモリブロックは、半導体チップ22のCPUブロックと比較して、動作時に流れる電流量つまり動作時に生じる発熱量が少なく、且つ動作温度範囲が狭く高温状態で異常が発生しやすい回路ブロックである。そこで、本実施形態では、半導体チップ22における発熱量が多いCPUブロック27と、動作温度範囲が相対的に狭いメモリブロックが搭載された半導体チップ21とが平面視においてオーバーラップしないように、半導体チップ21と半導体チップ22とを積層させている。すなわち、半導体チップ22における半導体チップ21とオーバーラップしていない部分にCPUブロック27を配置している。言い換えると、動作温度範囲が相対的に狭いメモリブロックを搭載した半導体チップ21を、半導体チップ22における発熱量が多いCPUブロック27の搭載領域上を避け、CPUブロック27から離して配置している。これにより、メモリブロックを搭載した半導体チップ21が高温となって動作異常や信頼性不良を起こすことを回避することができる。また、第2の実施形態によると、放熱性を改善するための貫通プラグを追加的に設けなくてもよいので、製造コストの増大を抑制できる。さらに、例えば半導体チップ22の発熱に起因する半導体チップ21の温度上昇を考慮して配線幅、ゲート長又はゲート幅等を大きくしなくてもよいので、チップサイズの増大を抑制できる。従って、第2の実施形態によると、積層チップ構造を持つ半導体装置において、製造コストやチップサイズの増大を招くことなく、半導体チップで発生した熱が他の半導体チップへ伝導することに起因する動作不良や信頼性劣化を防止することができる。尚、第2の実施形態において、半導体チップ22における発熱量が多いCPUブロック27と、動作温度範囲が相対的に狭いメモリブロックが搭載された半導体チップ21とが平面視においてオーバーラップしないように、半導体チップ21と半導体チップ22とを積層させた。しかし、これに代えて、半導体チップ22におけるCPUブロック27の中でも特に動作時に流れる電流量が多く高温となるつまり発熱量が多く動作温度範囲が広い演算部と、半導体チップ21とが平面視においてオーバーラップしないように、半導体チップ21と半導体チップ22とを積層させてもよい。言い換えると、半導体チップ22におけるCPUブロック27のうち演算部以外の他の部分については、半導体チップ21と平面視においてオーバーラップしてもよい。第2の実施形態の第1変形例以下、本発明の第2の実施形態の第1変形例に係る半導体装置、具体的には、チップサイズが実質的に等しい2種類の半導体チップを積層した構造を有する半導体装置について、図面を参照しながら説明する。図5a及びbは、第2の実施形態の第1変形例に係る半導体装置の平面図及び断面図をそれぞれ示している。尚、図5aでは、簡単のために、主要な構成要素のみを図示している。また、図5a及びbにおいて、図4a及びbに示す第2の実施形態と同じ構成要素には同じ符号を付している。本変形例においては、図5a及びbに示すように、例えばメモリブロックが搭載された大きさ8mm×12mmの半導体チップ21Aの一部分と、例えばCPUブロック27が搭載された大きさ8mm×12mmの半導体チップ22の一部分とが平面視においてオーバーラップするように、半導体チップ21A及び22の配置向きを互いにずらして、半導体チップ22上に半導体チップ21Aを積層している。言い換えると、半導体チップ22は、平面視において半導体チップ21Aとオーバーラップしていない部分を有している。ここで、半導体チップ21Aは、基板21sと、基板21sの回路形成面に形成された配線層配線に加えて素子構成要素や層間膜等を含む:以下同じ21dとからなり、半導体チップ22は、基板22sと、基板22sの回路形成面に形成された配線層22dとからなる。また、半導体チップ22中には複数の貫通電極23が形成されていると共に、半導体チップ22における半導体チップ21Aの反対側の面上には、各貫通電極23と接続する複数のはんだバンプ24が形成されている。半導体チップ21A及び22の積層体は樹脂基板25上に搭載されていると共に、当該積層体は貫通電極23及びはんだバンプ24を通じて樹脂基板25正確には樹脂基板25上に形成された電極バッド等と電気的に接続されている。樹脂基板25における半導体チップ22の反対側の面上には複数のはんだバンプ26が形成されており、図示は省略しているが、各はんだバンプ26はプリント基板に接続されている。尚、半導体チップ21A及び22の積層体は樹脂基板25上において樹脂28によってモールドされている。また、半導体チップ22は回路形成面を上向きFaceupにしており、半導体チップ21Aは回路形成面を下向きFacedownにしている。これにより、半導体チップ22及び21Aの回路形成面同士が複数のバンプ電極29を介して電気的に接合Facetoface接合されている。尚、バンプ電極29のピッチが大きい例えば100μm程度以上場合には、例えばはんだバンプ接合を用い、バンプ電極29のピッチが小さい例えば50μm程度以下場合には、例えばマイクロバンプ接合を用いてもよい。また、バンプ電極29のピッチが50μm程度から100μm程度までの範囲においては、はんだバンプ接合及びマイクロバンプ接合のいずれを用いてもよい。マイクロバンプを形成する場合、例えばCuSn合金化反応等を用いて、例えばCu/CuSn/Cu積層構造のマイクロバンプを形成してもよい。ここで、半導体チップ22のCPUブロック27は、動作時に流れる電流量が多く高温となるつまり発熱量が多く動作温度範囲が広い回路領域であり、CPUブロック27で発生した熱は、図5bに示すように、樹脂28や樹脂基板25を経由して放熱される。一方、半導体チップ21Aのメモリブロックは、半導体チップ22のCPUブロックと比較して、動作時に流れる電流量つまり動作時に生じる発熱量が少なく、且つ動作温度範囲が狭く高温状態で異常が発生しやすい回路ブロックである。そこで、本変形例では、半導体チップ22における発熱量が多いCPUブロック27と、動作温度範囲が相対的に狭いメモリブロックが搭載された半導体チップ21Aとが平面視においてオーバーラップしないように、半導体チップ21Aと半導体チップ22とを積層させている。すなわち、半導体チップ22における半導体チップ21Aとオーバーラップしていない部分にCPUブロック27を配置している。言い換えると、動作温度範囲が相対的に狭いメモリブロックを搭載した半導体チップ21Aを、半導体チップ22における発熱量が多いCPUブロック27の搭載領域上を避け、CPUブロック27から離して配置している。これにより、メモリブロックを搭載した半導体チップ21Aが高温となって動作異常や信頼性不良を起こすことを回避することができる。また、本変形例によると、放熱性を改善するための貫通プラグを追加的に設けなくてもよいので、製造コストの増大を抑制できる。さらに、例えば半導体チップ22の発熱に起因する半導体チップ21Aの温度上昇を考慮して配線幅、ゲート長又はゲート幅等を大きくしなくてもよいので、チップサイズの増大を抑制できる。従って、本変形例によると、積層チップ構造を持つ半導体装置において、製造コストやチップサイズの増大を招くことなく、半導体チップで発生した熱が他の半導体チップへ伝導することに起因する動作不良や信頼性劣化を防止することができる。尚、本変形例において、半導体チップ21Aにおける半導体チップ22とオーバーラップしていない部分にメモリブロックを配置してもよい。このようにすると、半導体チップで発生した熱が他の半導体チップへ伝導することに起因する動作不良や信頼性劣化をより一層確実に防止することができる。また、本変形例において、半導体チップ22における発熱量が多いCPUブロック27と、動作温度範囲が相対的に狭いメモリブロックが搭載された半導体チップ21Aとが平面視においてオーバーラップしないように、半導体チップ21Aと半導体チップ22とを積層させた。しかし、これに代えて、半導体チップ22におけるCPUブロック27の中でも特に動作時に流れる電流量が多く高温となるつまり発熱量が多く動作温度範囲が広い演算部と、半導体チップ21Aとが平面視においてオーバーラップしないように、半導体チップ21Aと半導体チップ22とを積層させてもよい。言い換えると、半導体チップ22におけるCPUブロック27のうち演算部以外の他の部分については、半導体チップ21Aと平面視においてオーバーラップしてもよい。第2の実施形態の第2変形例以下、本発明の第2の実施形態の第2変形例に係る半導体装置、具体的には、チップサイズが実質的に等しい3種類の半導体チップを積層した構造を有する半導体装置について、図面を参照しながら説明する。図6a及びbは、第2の実施形態の第2変形例に係る半導体装置の平面図及び断面図をそれぞれ示している。尚、図6aでは、簡単のために、主要な構成要素のみを図示している。また、図6a及びbにおいて、図5a及びbに示す第2の実施形態の第1変形例と同じ構成要素には同じ符号を付している。本変形例においては、図6a及びbに示すように、例えばメモリブロックが搭載された大きさ8mm×12mmの半導体チップ21Bの一部分と、例えばCPUブロック27が搭載された大きさ8mm×12mmの半導体チップ22の一部分とが平面視においてオーバーラップするように、半導体チップ21B及び22の配置向きを互いにずらして、半導体チップ22上に半導体チップ21Bを積層している。言い換えると、半導体チップ22は、平面視において半導体チップ21Bとオーバーラップしていない部分を有している。ここで、半導体チップ21Bは、基板21sと、基板21sの回路形成面に形成された配線層配線に加えて素子構成要素や層間膜等を含む:以下同じ21dとからなり、半導体チップ22は、基板22sと、基板22sの回路形成面に形成された配線層22dとからなる。また、例えばCPUブロック52が搭載された大きさ8mm×12mmの半導体チップ51の一部分と、前述の半導体チップ21Bの一部分とが平面視においてオーバーラップするように、半導体チップ51及び21Bの配置向きを互いにずらして、半導体チップ21B上に半導体チップ51を積層している。言い換えると、半導体チップ51は、平面視において半導体チップ21Bとオーバーラップしていない部分を有している。ここで、半導体チップ51は、基板51sと、基板51sの回路形成面に形成された配線層51dとからなる。また、半導体チップ22中には複数の貫通電極23が形成されていると共に、半導体チップ22における半導体チップ21Bの反対側の面上には、各貫通電極23と接続する複数のはんだバンプ24が形成されている。半導体チップ21B、22及び51の積層体は樹脂基板25上に搭載されていると共に、当該積層体は貫通電極23及びはんだバンプ24を通じて樹脂基板25正確には樹脂基板25上に形成された電極バッド等と電気的に接続されている。樹脂基板25における半導体チップ22の反対側の面上には複数のはんだバンプ26が形成されており、図示は省略しているが、各はんだバンプ26はプリント基板に接続されている。尚、半導体チップ21B、22及び51の積層体は樹脂基板25上において樹脂28によってモールドされている。また、半導体チップ22は回路形成面を上向きFaceupにしており、半導体チップ21Bは回路形成面を下向きFacedownにしている。これにより、半導体チップ22及び21Bの回路形成面同士が複数のバンプ電極29を介して電気的に接合Facetoface接合されている。尚、バンプ電極29のピッチが大きい例えば100μm程度以上場合には、例えばはんだバンプ接合を用い、バンプ電極29のピッチが小さい例えば50μm程度以下場合には、例えばマイクロバンプ接合を用いてもよい。また、バンプ電極29のピッチが50μm程度から100μm程度までの範囲においては、はんだバンプ接合及びマイクロバンプ接合のいずれを用いてもよい。マイクロバンプを形成する場合、例えばCuSn合金化反応等を用いて、例えばCu/CuSn/Cu積層構造のマイクロバンプを形成してもよい。また、半導体チップ51は半導体チップ21Bと同様に回路形成面を下向きFacedownにしており、半導体チップ21Bの回路形成面の反対面と半導体チップ51の回路形成面とが複数のバンプ電極62を介して電気的に接合Facetoback接合されている。ここで、半導体チップ21B中には複数の貫通電極61が形成されていると共に、各貫通電極61と接続するように各バンプ電極62が形成されている。尚、バンプ電極62のピッチが大きい例えば100μm程度以上場合には、例えばはんだバンプ接合を用い、バンプ電極62のピッチが小さい例えば50μm程度以下場合には、例えばマイクロバンプ接合を用いてもよい。また、バンプ電極62のピッチが50μm程度から100μm程度までの範囲においては、はんだバンプ接合及びマイクロバンプ接合のいずれを用いてもよい。マイクロバンプを形成する場合、例えばCuSn合金化反応等を用いて、例えばCu/CuSn/Cu積層構造のマイクロバンプを形成してもよい。ここで、半導体チップ22のCPUブロック27及び半導体チップ51のCPUブロック52は、動作時に流れる電流量が多く高温となるつまり発熱量が多く動作温度範囲が広い回路領域であり、CPUブロック27及び52で発生した熱は、樹脂28や樹脂基板25を経由して放熱される。一方、半導体チップ21Bのメモリブロックは、半導体チップ22及び51のCPUブロックと比較して、動作時に流れる電流量つまり動作時に生じる発熱量が少なく、且つ動作温度範囲が狭く高温状態で異常が発生しやすい回路ブロックである。そこで、本変形例では、半導体チップ22における発熱量が多いCPUブロック27と、動作温度範囲が相対的に狭いメモリブロックが搭載された半導体チップ21Bとが平面視においてオーバーラップしないように、半導体チップ21Bと半導体チップ22とを積層させている。すなわち、半導体チップ22における半導体チップ21Bとオーバーラップしていない部分にCPUブロック27を配置している。言い換えると、動作温度範囲が相対的に狭いメモリブロックを搭載した半導体チップ21Bを、半導体チップ22における発熱量が多いCPUブロック27の搭載領域上を避け、CPUブロック27から離して配置している。また、半導体チップ51における発熱量が多いCPUブロック52と、動作温度範囲が相対的に狭いメモリブロックが搭載された半導体チップ21Bとが平面視においてオーバーラップしないように、半導体チップ21Bと半導体チップ51とを積層させている。すなわち、半導体チップ51における半導体チップ21Bとオーバーラップしていない部分にCPUブロック52を配置している。言い換えると、動作温度範囲が相対的に狭いメモリブロックを搭載した半導体チップ21Bを、半導体チップ51における発熱量が多いCPUブロック52の搭載領域下を避け、CPUブロック52から離して配置している。これにより、メモリブロックを搭載した半導体チップ21Bが高温となって動作異常や信頼性不良を起こすことを回避することができる。また、本変形例によると、放熱性を改善するための貫通プラグを追加的に設けなくてもよいので、製造コストの増大を抑制できる。さらに、例えば半導体チップ22及び51の発熱に起因する半導体チップ21Bの温度上昇を考慮して配線幅、ゲート長又はゲート幅等を大きくしなくてもよいので、チップサイズの増大を抑制できる。従って、本変形例によると、積層チップ構造を持つ半導体装置において、製造コストやチップサイズの増大を招くことなく、半導体チップで発生した熱が他の半導体チップへ伝導することに起因する動作不良や信頼性劣化を防止することができる。尚、本変形例において、半導体チップ21Bにおける半導体チップ22及び51とオーバーラップしていない部分にメモリブロックを配置してもよい。このようにすると、半導体チップで発生した熱が他の半導体チップへ伝導することに起因する動作不良や信頼性劣化をより一層確実に防止することができる。また、本変形例において、チップサイズが実質的に等しい3種類の半導体チップを積層させたが、各半導体チップのサイズが互いに異なっていてもよい。例えば、大きさ8mm×12mmの半導体チップ21Bに代えて、第2の実施形態の半導体チップ21大きさ5mm角を用いてもよい。また、本変形例において、半導体チップ22における発熱量が多いCPUブロック27と、動作温度範囲が相対的に狭いメモリブロックが搭載された半導体チップ21Bとが平面視においてオーバーラップしないように、半導体チップ21Bと半導体チップ22とを積層させた。しかし、これに代えて、半導体チップ22におけるCPUブロック27の中でも特に動作時に流れる電流量が多く高温となるつまり発熱量が多く動作温度範囲が広い演算部と、半導体チップ21Bとが平面視においてオーバーラップしないように、半導体チップ21Bと半導体チップ22とを積層させてもよい。言い換えると、半導体チップ22におけるCPUブロック27のうち演算部以外の他の部分については、半導体チップ21Bと平面視においてオーバーラップしてもよい。また、本変形例において、半導体チップ51における発熱量が多いCPUブロック52と、動作温度範囲が相対的に狭いメモリブロックが搭載された半導体チップ21Bとが平面視においてオーバーラップしないように、半導体チップ21Bと半導体チップ51とを積層させた。しかし、これに代えて、半導体チップ51におけるCPUブロック52の中でも特に動作時に流れる電流量が多く高温となるつまり発熱量が多く動作温度範囲が広い演算部と、半導体チップ21Bとが平面視においてオーバーラップしないように、半導体チップ21Bと半導体チップ51とを積層させてもよい。言い換えると、半導体チップ51におけるCPUブロック52のうち演算部以外の他の部分については、半導体チップ21Bと平面視においてオーバーラップしてもよい。第3の実施形態以下、本発明の第3の実施形態に係る半導体装置、具体的には、チップサイズが実質的に等しい3種類の半導体チップを積層した構造を有する半導体装置について、図面を参照しながら説明する。図7a及びbは、第3の実施形態に係る半導体装置の平面図及び断面図をそれぞれ示している。尚、図7aでは、簡単のために、主要な構成要素のみを図示している。図7a及びbに示すように、例えばメモリブロックが搭載された大きさ8mm×12mmの半導体チップ71の一部分と、例えばCPUブロック79が搭載された大きさ8mm×12mmの半導体チップ72の一部分とが平面視においてオーバーラップするように、半導体チップ71及び72の配置向きを互いにずらして、半導体チップ72上に半導体チップ71を積層している。言い換えると、半導体チップ72は、平面視において半導体チップ71とオーバーラップしていない部分を有している。ここで、半導体チップ71は、基板71sと、基板71sの回路形成面に形成された配線層配線に加えて素子構成要素や層間膜等を含む:以下同じ71dとからなり、半導体チップ72は、基板72sと、基板72sの回路形成面に形成された配線層72dとからなる。また、例えばメモリブロックが搭載された大きさ8mm×12mmの半導体チップ73の一部分と、前述の半導体チップ72の一部分とが平面視においてオーバーラップするように、半導体チップ72及び73の配置向きを互いにずらして、半導体チップ72上に半導体チップ73を積層している。ここで、半導体チップ73は、基板73sと、基板73sの回路形成面に形成された配線層73dとからなる。また、半導体チップ72は回路形成面を上向きFaceupにしており、半導体チップ71は回路形成面を下向きFacedownにしている。これにより、半導体チップ72及び71の回路形成面同士が複数のバンプ電極82を介して電気的に接合Facetoface接合されている。尚、バンプ電極82のピッチが大きい例えば100μm程度以上場合には、例えばはんだバンプ接合を用い、バンプ電極82のピッチが小さい例えば50μm程度以下場合には、例えばマイクロバンプ接合を用いてもよい。また、バンプ電極82のピッチが50μm程度から100μm程度までの範囲においては、はんだバンプ接合及びマイクロバンプ接合のいずれを用いてもよい。マイクロバンプを形成する場合、例えばCuSn合金化反応等を用いて、例えばCu/CuSn/Cu積層構造のマイクロバンプを形成してもよい。また、半導体チップ72中には複数の貫通電極83が形成されていると共に、半導体チップ72における半導体チップ71の反対側の面上には、各貫通電極83と接続する複数のはんだバンプ84が形成されている。半導体チップ71、72及び73の積層体は樹脂基板75上に搭載されていると共に、当該積層体は貫通電極83及びはんだバンプ84を通じて樹脂基板75正確には樹脂基板75上に形成された電極バッド等と電気的に接続されている。樹脂基板75における半導体チップ72の反対側の面上には複数のはんだバンプ76が形成されており、図示は省略しているが、各はんだバンプ76はプリント基板に接続されている。尚、半導体チップ71、72及び73の積層体は樹脂基板75上において樹脂78によってモールドされている。また、半導体チップ73は半導体チップ71と同様に回路形成面を下向きFacedownにしており、半導体チップ71の回路形成面の反対面と半導体チップ73の回路形成面とが複数のバンプ電極85を介して電気的に接合Facetoback接合されている。ここで、半導体チップ71中には複数の貫通電極81が形成されていると共に、各貫通電極81と接続するように各バンプ電極85が形成されている。尚、バンプ電極85のピッチが大きい例えば100μm程度以上場合には、例えばはんだバンプ接合を用い、バンプ電極85のピッチが小さい例えば50μm程度以下場合には、例えばマイクロバンプ接合を用いてもよい。また、バンプ電極85のピッチが50μm程度から100μm程度までの範囲においては、はんだバンプ接合及びマイクロバンプ接合のいずれを用いてもよい。マイクロバンプを形成する場合、例えばCuSn合金化反応等を用いて、例えばCu/CuSn/Cu積層構造のマイクロバンプを形成してもよい。ここで、半導体チップ72のCPUブロック79は、動作時に流れる電流量が多く高温となるつまり発熱量が多く動作温度範囲が広い回路ブロックであり、当該CPUブロックで発生した熱は、樹脂78や樹脂基板75を経由して放熱される。一方、半導体チップ71のメモリブロックは、半導体チップ72のCPUブロックと比較して、動作時に流れる電流量つまり動作時に生じる発熱量が少なく、且つ動作温度範囲が狭く高温状態で異常が発生しやすい回路ブロックである。そこで、本実施形態では、半導体チップ72における発熱量が多いCPUブロック79と、動作温度範囲が相対的に狭いメモリブロックが搭載された半導体チップ71とが平面視においてオーバーラップしないように、半導体チップ71と半導体チップ72とを積層させている。すなわち、半導体チップ72における半導体チップ71とオーバーラップしていない部分にCPUブロック79を配置している。言い換えると、動作温度範囲が相対的に狭いメモリブロックを搭載した半導体チップ71を、半導体チップ72における発熱量が多いCPUブロック79の搭載領域上を避け、CPUブロック79から離して配置している。これにより、メモリブロックを搭載した半導体チップ71が高温となって動作異常や信頼性不良を起こすことを回避することができる。また、第3の実施形態によると、放熱性を改善するための貫通プラグを追加的に設けなくてもよいので、製造コストの増大を抑制できる。さらに、例えば半導体チップ72の発熱に起因する半導体チップ71の温度上昇を考慮して配線幅、ゲート長又はゲート幅等を大きくしなくてもよいので、チップサイズの増大を抑制できる。従って、第3の実施形態によると、積層チップ構造を持つ半導体装置において、製造コストやチップサイズの増大を招くことなく、半導体チップで発生した熱が他の半導体チップへ伝導することに起因する動作不良や信頼性劣化を防止することができる。尚、本実施形態において、半導体チップ72における発熱量が多いCPUブロック79と、動作温度範囲が相対的に狭いメモリブロックが搭載された半導体チップ73とが平面視においてオーバーラップしないように、半導体チップ72と半導体チップ73とを半導体チップ71を挟んで積層させてもよい。すなわち、半導体チップ72における半導体チップ73とオーバーラップしていない部分にCPUブロック79を配置してもよい。言い換えると、動作温度範囲が相対的に狭いメモリブロックを搭載した半導体チップ73を、半導体チップ72における発熱量が多いCPUブロック79の搭載領域上を避け、CPUブロック79から離して配置してもよい。これにより、メモリブロックを搭載した半導体チップ73が高温となって動作異常や信頼性不良を起こすことを回避することができる。しかしながら、図7a及びbに示すように、動作温度範囲が相対的に狭いメモリブロックが搭載された半導体チップ73については、半導体チップ71を間に挟んで半導体チップ72と積層されているため、半導体チップ73又はそのメモリブロックを、半導体チップ72におけるCPUブロック79の搭載領域上を避けて配置しなくてもよい。言い換えると、半導体チップ73のメモリブロックの少なくとも一部分と、半導体チップ72のCPUブロック79の少なくとも一部分とが平面視においてオーバーラップするように、半導体チップ73と半導体チップ72とが半導体チップ71を挟んで積層されていてもよい。なぜなら、図7bに示すように、半導体チップ72における発熱量が多いCPUブロック79の直上に位置する部分は全て樹脂78であるため、CPUブロック79で生じた熱の多くは樹脂78を経由して積層チップ構造の側方に放熱されるので、半導体チップ73のメモリブロックはCPUブロック79で生じた熱の影響を受けにくいからである。また、本実施形態において、半導体チップ72における発熱量が多いCPUブロック79と、動作温度範囲が相対的に狭いメモリブロックが搭載された半導体チップ71とが平面視においてオーバーラップしないように、半導体チップ71と半導体チップ72とを積層させた。しかし、これに代えて、半導体チップ72におけるCPUブロック79の中でも特に動作時に流れる電流量が多く高温となるつまり発熱量が多く動作温度範囲が広い演算部と、半導体チップ71とが平面視においてオーバーラップしないように、半導体チップ71と半導体チップ72とを積層させてもよい。言い換えると、半導体チップ72におけるCPUブロック79のうち演算部以外の他の部分については、半導体チップ71と平面視においてオーバーラップしてもよい。以上に説明したように、第1~第3の実施形態変形例を含むにおいては、動作時の発熱量が小さい回路領域が、動作時の発熱量が大きい回路領域上に配置されない構成、又は、動作温度範囲が相対的に狭い回路領域が、動作温度範囲が相対的に広い回路領域上に配置されない構成を用いることによって、本発明の効果が得られている。また、第1~第3の実施形態変形例を含むにおいて、動作時の発熱量の大小は、動作時の電流量の大小と言い換えることができる。さらに、動作時の発熱量が小さい回路領域又は動作温度範囲が相対的に狭い回路領域として、メモリブロックを例示して説明したが、これに限るものではなく、同様の回路領域として、例えばイメージセンサーブロック又はアナログ回路ブロックを配置する場合にも、本発明の効果を享受できる。また、動作時の発熱量が大きい回路領域又は動作温度範囲が相対的に広い回路領域として、CPUブロックを例示して説明したが、これに限るものではなく、同様の回路領域として、例えば電源回路ブロック又はモーター若しくはディスプレイ等の駆動回路ブロックを配置する場合にも、本発明の効果を享受できる。また、第1~第3の実施形態変形例を含むにおいては、2種類又は3種類の半導体チップを積層する場合を例示して説明したが、これに限るものではなく、4種類以上の半導体チップを積層する場合にも、第1~第3の実施形態変形例を含むと同様の構成を適用することにより、本発明の効果を享受できる。