半導体基板における第1の活性領域上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1のゲート電極とを有する第1のMISトランジスタを備え、前記第1のゲート絶縁膜は、前記第1の活性領域上に形成された板状の第1の下層ゲート絶縁膜と、前記第1の下層ゲート絶縁膜上に形成された断面形状が凹状の第1の上層ゲート絶縁膜とを有し、前記第1の下層ゲート絶縁膜は、前記第1の活性領域上に形成された第1の下地絶縁膜と、前記第1の下地絶縁膜上に形成された第1の高誘電率絶縁膜とで構成され、前記第1の上層ゲート絶縁膜は、前記第1の高誘電率絶縁膜上に形成された第2の高誘電率絶縁膜で構成され、前記第1のゲート電極は、前記第1の上層ゲート絶縁膜に囲まれた凹部を埋め込むように形成されている半導体装置。請求項1に記載の半導体装置において、前記第1の高誘電率絶縁膜におけるゲート長方向の幅は、前記第2の高誘電率絶縁膜におけるゲート長方向の幅に比べて同等以上であることを特徴とする半導体装置。請求項1又は2に記載の半導体装置において、前記第1のゲート電極は、前記第1の上層ゲート絶縁膜上に形成された断面形状が凹状の第1の金属膜と、前記第1の金属膜に囲まれた凹部内を埋め込むように前記第1の金属膜上に形成された第2の金属膜とを有することを特徴とする半導体装置。請求項1~3のうちいずれか1項に記載の半導体装置において、前記第1の上層ゲート絶縁膜を間に挟んで前記第1のゲート電極の側面上に形成された第1のサイドウォールスペーサと、前記第1の活性領域における、前記第1のサイドウォールスペーサの外側に位置する領域上に形成された層間絶縁膜とをさらに備え、前記層間絶縁膜は、前記第1のゲート電極の上面上には設けられていないことを特徴とする半導体装置。請求項1~4のうちいずれか1項に記載の半導体装置において、前記第1の上層ゲート絶縁膜の上端の高さは、前記第1のゲート電極の上面の高さと比べて同等以下であることを特徴とする半導体装置。請求項1~5のうちいずれか1項に記載の半導体装置において、前記半導体基板における第2の活性領域上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された第2のゲート電極とを有する第2のMISトランジスタをさらに備え、前記第2のゲート絶縁膜は、前記第2の活性領域上に形成された板状の第2の下層ゲート絶縁膜と、前記第2の下層ゲート絶縁膜上に形成された断面形状が凹状の第2の上層ゲート絶縁膜とを有し、前記第2のゲート絶縁膜の膜厚は、前記第1のゲート絶縁膜の膜厚に比べて厚いことを特徴とする半導体装置。請求項6に記載の半導体装置において、前記第2の下層ゲート絶縁膜は、前記第2の活性領域上に形成された第2の下地絶縁膜と、前記第2の下地絶縁膜上に形成された第3の高誘電率絶縁膜とで構成され、前記第2の上層ゲート絶縁膜は、前記第3の高誘電率絶縁膜上に形成された第4の高誘電率絶縁膜で構成され、前記第2の下地絶縁膜の膜厚は、前記第1の下地絶縁膜の膜厚に比べて厚いことを特徴とする半導体装置。請求項7に記載の半導体装置において、前記第3の高誘電率絶縁膜は、前記第1の高誘電率絶縁膜と同一材料で構成され、且つ前記第1の高誘電率絶縁膜と同一膜厚を有し、前記第4の高誘電率絶縁膜は、前記第2の高誘電率絶縁膜と同一材料で構成され、且つ前記第2の高誘電率絶縁膜と同一膜厚を有することを特徴とする半導体装置。請求項6~8のうちいずれか1項に記載の半導体装置において、前記第2のゲート電極は、前記第2の上層ゲート絶縁膜上に形成された断面形状が凹状の第3の金属膜と、前記第3の金属膜に囲まれた凹部内を埋め込むように前記第3の金属膜上に形成された第4の金属膜とを有することを特徴とする半導体装置。請求項9に記載の半導体装置において、前記第3の金属膜は、前記第1の金属膜と同一材料で構成され、且つ、同一膜厚を有し、前記第4の金属膜は、前記第2の金属膜と同一材料で構成されることを特徴とする半導体装置。請求項6~10のうちいずれか1項に記載の半導体装置において、前記第2のゲート電極のゲート長は、前記第1のゲート電極のゲート長に比べて大きいことを特徴とする半導体装置。請求項1~11のうちいずれか1項に記載の半導体装置において、前記第1の高誘電率絶縁膜は、ハフニウム酸化膜、ハフニウムシリケート膜、ハフニウムシリコンオキシナイトライド膜、ハフニウムジルコニウム酸化膜、ジルコニウム酸化膜、ジルコニウムシリケート膜、ジルコニウムシリコンオキシナイトライド膜、ハフニウムアルミニウム酸化膜、ハフニウムランタン酸化膜、及びランタンシリケート膜のうちから選ばれた1つの膜で構成されていることを特徴とする半導体装置。請求項1~12のうちいずれか1項に記載の半導体装置において、前記第2の高誘電率絶縁膜は、ハフニウム酸化膜、ハフニウムシリケート膜、ハフニウムシリコンオキシナイトライド膜、ハフニウムジルコニウム酸化膜、ジルコニウム酸化膜、ジルコニウムシリケート膜、ジルコニウムシリコンオキシナイトライド膜、ハフニウムアルミニウム酸化膜、ハフニウムランタン酸化膜、及びランタンシリケート膜のうちから選ばれた1つの膜で構成されていることを特徴とする半導体装置。請求項1~13のうちいずれか1項に記載の半導体装置において、前記第1の下地絶縁膜は、シリコン酸化膜又はシリコン酸窒化膜で構成されていることを特徴とする半導体装置。請求項1~14のうちいずれか1項に記載の半導体装置において、前記第1の高誘電率絶縁膜の膜厚は、0.3nm以上、且つ1.4nm以下であることを特徴とする半導体装置。下層ゲート絶縁膜と上層ゲート絶縁膜とで構成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有するMISトランジスタを備えた半導体装置の製造方法であって、半導体基板における活性領域上に、下地絶縁膜、及び前記下地絶縁膜上に配置された第1の高誘電率絶縁膜を有する板状の前記下層ゲート絶縁膜を形成する工程と、前記下層ゲート絶縁膜上に、断面形状が凹状の第2の高誘電率絶縁膜で構成された前記上層ゲート絶縁膜を形成する工程と、前記上層ゲート絶縁膜上に、前記上層ゲート絶縁膜によって囲まれた凹部を埋め込むように前記ゲート電極を形成する工程とを備えている半導体装置の製造方法。請求項16に記載の半導体装置の製造方法において、前記上層ゲート絶縁膜の形成前に、前記下層ゲート絶縁膜上にダミーゲート電極を形成する工程と、前記上層ゲート絶縁膜の形成前に、前記ダミーゲート電極の側面上にサイドウォールスペーサを形成する工程と、前記上層ゲート絶縁膜の形成前、且つ前記サイドウォールスペーサの形成後に、前記ダミーゲート電極を除去する工程とをさらに備えていることを特徴とする半導体装置の製造方法。半導体基板上に高誘電率絶縁膜で構成されたゲート絶縁膜を直接形成した場合、界面準位の増大やキャリア移動度の劣化が生じ、トランジスタ特性が劣化するという不具合が生じる。従って、従来の半導体装置の製造方法において、ゲート絶縁膜20を単純に高誘電率絶縁膜で構成する場合には、トランジスタ特性の劣化が生じるおそれがある。これに対し、特許文献1には、図5cに示す工程で、ダミーゲート電極13及びダミーゲート絶縁膜12を一旦除去した後、熱酸化法を用いてシリコン酸化膜下地絶縁膜を半導体基板2上に再形成することも開示されている。これにより、半導体基板と高誘電率絶縁膜とが接することによるトランジスタ特性の劣化が抑制されるとともに、シリコン酸化膜を再度形成しているので、下地絶縁膜の膜厚精度EOT精度を向上させることができる。しかし、この方法では、熱酸化のために基板を800°C程度の高温にする必要があり、高融点金属シリサイド膜18の溶融や断絶などの不具合が発生する可能性がある。本発明の目的は、下地絶縁膜及び高誘電率絶縁膜で構成されたゲート絶縁膜と、金属膜で構成されたゲート電極とを有するMISトランジスタにおいて、下地絶縁膜の膜厚精度の向上とトランジスタ特性の変動抑制とを両立可能な半導体装置及びその製造方法を提供することにある。前記課題を解決するため、本願発明者は検討を重ね、本発明の一例に係る半導体装置において、シリコン酸化膜などで構成される下地絶縁膜と、断面が凹状の高誘電率絶縁膜との界面に、新たに板状の高誘電率絶縁膜を挿入することにした。具体的に、本発明の一例に係る半導体装置は、半導体基板における第1の活性領域上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1のゲート電極とを有する第1のMISトランジスタを備えている。さらに、前記第1のゲート絶縁膜は、前記第1の活性領域上に形成された板状の第1の下層ゲート絶縁膜と、前記第1の下層ゲート絶縁膜上に形成された断面形状が凹状の第1の上層ゲート絶縁膜とを有し、前記第1の下層ゲート絶縁膜は、前記第1の活性領域上に形成された第1の下地絶縁膜と、前記第1の下地絶縁膜上に形成された第1の高誘電率絶縁膜とで構成され、前記第1の上層ゲート絶縁膜は、前記第1の高誘電率絶縁膜上に形成された第2の高誘電率絶縁膜で構成され、前記第1のゲート電極は、前記第1の上層ゲート絶縁膜に囲まれた凹部を埋め込むように形成されている。この構成によれば、例えばゲートラストプロセスを用いて半導体装置を製造する場合、ダミーゲート電極を除去する際に第1の高誘電率絶縁膜が第1の下地絶縁膜の保護膜として働くので、第1の下地絶縁膜の膜減りを抑えることができる。一方、高誘電率絶縁膜は比誘電率が大きいので、ダミーゲート電極の除去時に第1の高誘電率絶縁膜の膜厚が減少しても、第1の下地絶縁膜の膜厚が減少する場合に比べてEOTの変動は小さくなっている。従って、この構成により、第1のゲート絶縁膜のEOTの変動を小さくすることができる。また、下地絶縁膜の膜厚精度を向上させることができる。そのため、MISトランジスタの特性を安定化させることができる。また、金属シリサイド膜を形成する場合であっても、金属シリサイド膜よりも前に第1の下層ゲート絶縁膜が形成されるので、金属シリサイド膜が第1の下層ゲート絶縁膜を形成するための熱により溶融、断絶するのを防ぐことができる。また、前記第1のゲート電極は、前記第1の上層ゲート絶縁膜上に形成された断面形状が凹状の第1の金属膜と、前記第1の金属膜に囲まれた凹部内を埋め込むように前記第1の金属膜上に形成された第2の金属膜とを有してもよい。また、前記半導体基板における第2の活性領域上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された第2のゲート電極とを有する第2のMISトランジスタをさらに備え、前記第2のゲート絶縁膜は、前記第2の活性領域上に形成された板状の第2の下層ゲート絶縁膜と、前記第2の下層ゲート絶縁膜上に形成された断面形状が凹状の第2の上層ゲート絶縁膜とを有し、前記第2のゲート絶縁膜の膜厚は、前記第1のゲート絶縁膜の膜厚に比べて厚くてもよい。このように、同一の半導体基板上にゲート絶縁膜の膜厚が異なる複数のMISトランジスタを設けてもよい。また、前記第2の下層ゲート絶縁膜は、前記第2の活性領域上に形成された第2の下地絶縁膜と、前記第2の下地絶縁膜上に形成された第3の高誘電率絶縁膜とで構成され、前記第2の上層ゲート絶縁膜は、前記第3の高誘電率絶縁膜上に形成された第4の高誘電率絶縁膜で構成され、前記第2の下地絶縁膜の膜厚は、前記第1の下地絶縁膜の膜厚に比べて厚くてもよい。また、前記第3の高誘電率絶縁膜は、前記第1の高誘電率絶縁膜と同一材料で構成され、且つ前記第1の高誘電率絶縁膜と同一膜厚を有し、前記第4の高誘電率絶縁膜は、前記第2の高誘電率絶縁膜と同一材料で構成され、且つ前記第2の高誘電率絶縁膜と同一膜厚を有していてもよい。なお、同一膜厚を有するとは、高誘電率絶縁膜の堆積工程やエッチング工程でのばらつきによって膜厚に微小な差が生じる場合も含んでいる。また、前記第2のゲート電極は、前記第2の上層ゲート絶縁膜上に形成された断面形状が凹状の第3の金属膜と、前記第3の金属膜に囲まれた凹部内を埋め込むように前記第3の金属膜上に形成された第4の金属膜とを有していてもよい。前記第3の金属膜は、前記第1の金属膜と同一材料で構成され、且つ、同一膜厚を有し、前記第4の金属膜は、前記第2の金属膜と同一材料で構成されていてもよい。なお、ここで同一膜厚を有するとは、金属膜の堆積工程でのばらつきによって膜厚に微小な差が生じる場合も含んでいるまた、本発明の一例に係る半導体装置の製造方法は、下層ゲート絶縁膜と上層ゲート絶縁膜とで構成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有するMISトランジスタを備えた半導体装置の製造方法であって、半導体基板における活性領域上に、下地絶縁膜、及び前記下地絶縁膜上に配置された第1の高誘電率絶縁膜を有する板状の前記下層ゲート絶縁膜を形成する工程と、前記下層ゲート絶縁膜上に、断面形状が凹状の第2の高誘電率絶縁膜で構成された前記上層ゲート絶縁膜を形成する工程と、前記上層ゲート絶縁膜上に、前記上層ゲート絶縁膜によって囲まれた凹部を埋め込むように前記ゲート電極を形成する工程とを備えている。この方法によれば、下地絶縁膜の上に第1の高誘電率絶縁膜を形成した後、断面が凹状の上層ゲート絶縁膜を形成するので、例えばゲートラストプロセスを用いる場合に下地絶縁膜が露出するのが防がれ、下地絶縁膜の膜減りを効果的に抑えてEOTの変動を効果的に抑えることができる。本発明の一例に係る半導体装置及びその製造方法によれば、例えばゲートラストプロセスを用いて形成される高誘電率ゲート絶縁膜/メタルゲート電極構造を有するMISトランジスタを実現する際に、ダミーゲート電極を除去する際の保護膜として、薄膜の高誘電率絶縁膜を下地絶縁膜の上に形成するため、下地絶縁膜の膜減りによるEOTの変動を低減すること事が可能になり、トランジスタ特性を安定化することができる。実施形態-語句の定義-以下の説明中、高誘電率絶縁体とは、窒化シリコンSiNよりも誘電率が高い物質例えば、比誘電率が8以上の絶縁体を指すものとし、高誘電率絶縁膜とは、高誘電率絶縁体で構成された膜を指すものとする。また、MISトランジスタのゲート電極を構成する金属膜とは、特に規定しない場合、金属または導電性の金属化合物で構成された膜を意味するものとする。-半導体装置の構成の説明-図1aは、本発明の実施形態に係る半導体装置を示す断面図である。同図は、MISトランジスタのゲート長方向における断面を示している。図1aに示すように、本実施形態に係る半導体装置は、例えば、P型シリコンSiからなり、第1のトランジスタ形成領域150と、第2のトランジスタ形成領域160とを有する半導体基板100を備えている。第1のトランジスタ形成領域150は、例えばロジックトランジスタ又はコアトランジスタが形成される領域であり、第2のトランジスタ形成領域160は、例えばI/Oトランジスタ又は高耐圧トランジスタが形成される領域である。半導体基板100の第1のトランジスタ形成領域150には、例えばNウェル領域101aが形成されている。Nウェル領域101aのうち、例えばShallowTrenchIsolation構造を有する素子分離領域102により囲まれた領域がN型の活性領域103aとなっている。活性領域103a上にはMISトランジスタ170が設けられている。半導体基板100の第2のトランジスタ形成領域160には、例えばNウェル領域101bが形成されている。Nウェル領域101bは、素子分離領域102により囲まれたN型の活性領域103bを有している。活性領域103b上にはMISトランジスタ180が設けられている。なお、図1aでは活性領域103a、103bが互いに隣接している例を示しているが、実際には両活性領域が離れて設けられていてもよい。また、図1aに示す半導体装置が、活性領域103a上のMISトランジスタ170及び活性領域103b上のMISトランジスタ180の一方のみを備えていてもよい。また、MISトランジスタはPチャネル型、Nチャネル型のいずれであってもよいが、以下ではPチャネル型MISトランジスタを例にとって説明する。活性領域103a上に設けられたMISトランジスタ170は、例えば集積回路中のコアトランジスタであり、活性領域103a上に形成されたゲート絶縁膜108aと、ゲート絶縁膜108a上に形成されたゲート電極111aと、ゲート電極111aの側面上に設けられたサイドウォールスペーサ112aと、活性領域103aの上部のうちゲート電極111aの両側領域に形成されたP型エクステンション領域113と、活性領域103aのうちゲート電極111aの両側であってP型エクステンション領域113の外側に形成されたP型ソース/ドレイン領域115aと、P型ソース/ドレイン領域115a上に形成された金属シリサイド膜116aとを有している。金属シリサイド膜116aは、例えばニッケルシリサイド等で構成されている。P型ソース/ドレイン領域115aは、P型エクステンション領域113よりも高濃度のP型不純物を含んでいる。サイドウォールスペーサ112aは、シリコン窒化膜等の絶縁膜で構成されている。また、半導体基板100活性領域103aにおける、ゲート電極111a及びサイドウォールスペーサ112aの外側に位置する領域上にはシリコン酸化膜等の絶縁膜で構成される層間絶縁膜117が形成されている。層間絶縁膜117はゲート電極111a上には形成されていない。つまり、ゲート電極111aの上面は層間絶縁膜117から露出している。なお、図示しないが、実際の半導体装置では、さらに層間絶縁膜117上に、別の層間絶縁膜やこれを貫通するコンタクト、配線等が形成される。ゲート絶縁膜108aは、活性領域103a上に形成された板状の下層ゲート絶縁膜210aと、下層ゲート絶縁膜210a上に形成され、縦方向の断面形状が凹状となっている上層ゲート絶縁膜211aとを有している。下層ゲート絶縁膜210aはほぼ平坦な膜であり、その断面形状は略四辺形である。下層ゲート絶縁膜210aは、活性領域103a上に形成され、例えば、膜厚が0.5nmのシリコン酸化膜で構成された下地絶縁膜104aと、下地絶縁膜104aの上に形成され、例えば膜厚が1nmのハフニウム酸化膜等の金属酸化物からなる高誘電率絶縁膜106aとを有する。上層ゲート絶縁膜211aは、高誘電率絶縁膜106a上から該高誘電率絶縁膜106aの両側に位置するサイドウォールスペーサ112aの内側面上にわたって凹状に形成され、例えば膜厚が1.5nmのハフニウム酸化膜等の金属酸化物からなる高誘電率絶縁膜107aで構成されている。ゲート電極111aは、上層ゲート絶縁膜211a上に形成された断面形状が凹状の金属膜109aと、金属膜109aに囲まれた凹部内を埋め込むように金属膜109a上に形成された金属膜110aとを有している。金属膜109aは、主としてトランジスタの仕事関数を制御するために設けられ、金属又は導電性を有する金属化合物からなっている。一例として、金属膜109aは、膜厚が5nmの窒化チタンTiN膜で構成される。また、金属膜110aは、タングステンW等の金属からなっている。ゲート電極111aのゲート長は40nmであり、その膜厚は80nmである。また、サイドウォールスペーサ112aのゲート長方向の幅は、最も厚い部分で40nm程度である。図1aに示す例では、ゲート電極111aの上面、サイドウォールスペーサ112aの上面上端、及び層間絶縁膜117の上面は平坦化され、ほぼ同じ高さとなっている。P型エクステンション領域113は、活性領域103aの上部におけるサイドウォールスペーサ112aの直下に位置すると共に、平面視においてゲート電極111aのゲート長方向の各端部とそれぞれ重なるように設けられる。さらに、P型エクステンション領域113にはボロンB等のP型不純物がドープされ、その最大の不純物濃度は2×1020atoms/cm3程度である。P型エクステンション領域113の接合深さ、すなわちN型の活性領域103aとの間で形成されるPN接合面の、サイドウォールスペーサ112aの下面半導体基板100の上面からの深さは20nm程度である。また、図示していないが、活性領域103aにおいてP型エクステンション領域113を下方及びゲート側の側方からそれぞれ覆うように、砒素As又はリンP等のN型の不純物がドープされた公知のポケット領域を形成してもよい。このポケット領域のN型不純物濃度は、例えば3×1018atoms/cm3程度とする。このようなN型のポケット領域を活性領域103aに形成することにより、MISトランジスタ170の短チャネル特性を改善することが可能となる。P型ソース/ドレイン領域115aは、ゲート電極111aから見てP型エクステンション領域113の外側に、P型エクステンション領域113に接続するよう形成される。P型ソース/ドレイン領域115aには、Bボロン等のP型不純物がドープされ、その最大の不純物濃度は1×1021atoms/cm3程度である。P型ソース/ドレイン領域115aの接合深さ、すなわちN型の活性領域103aとの間で形成されるPN接合面の、半導体基板100の上面からの深さは80nm程度である。また、活性領域103aのうち、ゲート電極111aの直下に位置する部分、及びNウェル領域101aには、しきい値電圧の制御のためのN型不純物がドープされている。ここで、N型不純物は砒素As又はリンP等であり、その不純物濃度は例えば1×1017atoms/cm3程度である。本実施形態の半導体装置においては、上述のようにMISトランジスタ170が、板状の下層ゲート絶縁膜210aと、断面形状が凹状の上層ゲート絶縁膜211aとを有している。特に、下層ゲート絶縁膜210aは、共にほぼ平坦な下地絶縁膜104aと、高誘電率絶縁膜106aとを有している。詳細な製造方法については後に述べるが、この高誘電率絶縁膜106aはポリシリコン等からなるダミーゲート電極の除去前に形成され、ダミーゲート電極の除去後に形成される上層ゲート絶縁膜211a高誘電率絶縁膜107aと共にゲート絶縁膜108aを構成する。このため、活性領域103aが高誘電率絶縁膜と直接接していないことで界面準位の増大やキャリア移動度の低下が抑制される。さらに、ポリシリコンからなるダミーゲート電極を除去する際にシリコン酸化膜等で構成される下地絶縁膜104aが露出しないので、水酸化アンモニウム等の薬液によって下地絶縁膜104aの膜厚が減少するのを防ぐことが可能となる。このため、下地絶縁膜104aの膜厚精度を向上させ、膜減りによるEOTの変動を抑えることができる。ここで、ダミーゲート電極を除去する際には、高誘電率絶縁膜106aが0.1~0.2nm程度膜減りしてしまうが、高誘電率絶縁膜106aの比誘電率はシリコン酸化膜である下地絶縁膜104aよりも高いため、EOTの変動は小さくなる。例えば、比誘電率が20程度であるハフニウム酸化膜を高誘電率絶縁膜106aとして用いた場合、EOTの変動は0.02~0.04nm程度にまで低減できる。この場合には、高誘電率絶縁膜106aを形成せず、シリコン酸化膜で構成される下地絶縁膜104aが膜減りする場合と比べて、EOT変動量を約1/5に低減することが可能になる。また、本実施形態の半導体装置は後述のようにいわゆるゲートラストプロセスにより作製されるので、凹部に埋め込まれた金属膜109aを単体の金属等で構成することが可能となっており、しきい値電圧の制御が容易となっている。また、本実施形態の半導体装置において、ハフニウム酸化膜等で構成された高誘電率絶縁膜106aは、高誘電率絶縁膜107aよりも薄くすることが好ましい。例えば、高誘電率絶縁膜106aの膜厚を不純物活性化用のアニール前で0.5nm以上1.5nm以下程度、半導体装置の製造完了時不純物活性化用アニール及びシリサイド形成用アニールの後で0.3nm以上1.4nm以下膜減り量:0.1nm~0.2nm程度とすれば、特に好ましい。アニール前の高誘電率絶縁膜106aの膜厚が0.5nm以上あることで、ダミーゲート電極の除去工程において下地絶縁膜104aが露出するのをより確実に防ぐことができる。また、高誘電率絶縁膜106aの膜厚が厚い場合は、薄い場合に比べてアニールにより結晶化しやすい。高誘電率絶縁膜106aの膜厚が1.5nm以下であれば、1000°C程度の熱処理が加わる活性化アニール時に高誘電率絶縁膜106aが結晶化するのを抑えることができ、ゲートリーク電流の増大や信頼性劣化といったトランジスタ特性の劣化を抑制することができる。例えば、ハフニウム酸化膜で構成された高誘電率絶縁膜106aの膜厚を、0.5~1.5nmの範囲内でとすることで、活性化アニール時のハフニウム酸化膜の結晶化を抑制することが可能になる。このように、本実施形態記載の半導体装置では、ゲートラストプロセスの利点を活かしつつ、ポリシリコンからなるダミーゲート電極形成膜を除去する際の不具合特にEOTの変動を抑制することが可能になる。その結果、高誘電率ゲート絶縁膜/メタルゲート電極構造を有するMISトランジスタの高性能化を図ることができる。また、熱酸化により形成される下地絶縁膜104aは金属シリサイド膜116aより前に形成されるので、金属シリサイド膜116aの溶融、断絶等は生じず、高い信頼性を確保することができる。なお、図1aにおいて、高誘電率絶縁膜107aすなわち上層ゲート絶縁膜211aは、サイドウォールスペーサ112aの内側面の上部まで形成されているが、必ずしも内側面の上部まで形成されている必要は無い。例えば、サイドウォールスペーサ112aと高誘電率絶縁膜106aの端部とが接する領域から、上方に向かって少なくとも5nm程度の領域まで、高誘電率絶縁膜107aが形成されていれば、高誘電率絶縁膜107aは、ゲート絶縁膜の一部としての機能を十分に果たすことができる。すなわち、高誘電率絶縁膜107aの上端高さは、層間絶縁膜117の上面高さ及びゲート電極111aの上面高さ以下であってもよい。この場合、ゲート電極111aの上部はサイドウォールスペーサ112aと直接接することになる。製造条件のばらつき等によりこのような形状になることがありうる。また、高誘電率絶縁膜107aのうち、高誘電率絶縁膜106a上に形成された部分の膜厚と、サイドウォールスペーサ112aの内側面上に形成された部分の膜厚とは必ずしも同一である必要は無い。ゲート絶縁膜としてトランジスタ特性に影響を与えるのは、高誘電率絶縁膜107aのうち高誘電率絶縁膜106a上に形成された部分であるので、高誘電率絶縁膜107aのうち、サイドウォールスペーサ112aの内側面上に形成された部分の膜厚は、高誘電率絶縁膜106a上に形成された部分の膜厚と異なっていてもよい。また、以上の説明では、下地絶縁膜104aとして、膜厚が0.5nmのシリコン酸化膜を例示したが、シリコン酸化膜に限らず、シリコン酸窒化膜を下地絶縁膜104aとして用いてもよい。また、下地絶縁膜104aの膜厚は、0.5nmに限定されない。高性能なトランジスタを実現する上では、下地絶縁膜104aの膜厚を0.3nm以上1.5nm以下の範囲とすることが望ましい。また、高誘電率絶縁膜106aとして、膜厚が1nmのハフニウム酸化膜を例示しているが、ハフニウム酸化膜に限らず、高誘電率絶縁膜を用いればよい。ただし、EOTの変動を低減する上では比誘電率が高い方が好ましく、8以上の比誘電率を有する材料を高誘電率絶縁膜106aの構成材料として用いることが望ましい。高誘電率絶縁膜106aを構成する膜の例として、ハフニウム酸化膜、ハフニウムシリケート膜、ハフニウムシリコンオキシナイトライド膜、ハフニウムジルコニウム酸化膜、ジルコニウム酸化膜、ジルコニウムシリケート膜、ジルコニウムシリコンオキシナイトライド膜、ハフニウムアルミニウム酸化膜、ハフニウムランタン酸化膜、ランタンシリケート膜などが挙げられる。また、高誘電率絶縁膜106aは、ゲートリーク電流の低減や信頼性劣化抑制の観点から、アモルファス状態であることが望ましい。また、高誘電率絶縁膜107aとして、膜厚が1.5nmのハフニウム酸化膜を例示しているが、ハフニウム酸化膜に限らず、高誘電率絶縁膜を用いればよい。ただし、EOTの増大を防止する観点から比誘電率が高い材料を用いる方が好ましく、8以上の比誘電率を有する材料で構成された膜を用いることが望ましい。高誘電率絶縁膜107aを構成する膜の例として、ハフニウム酸化膜、ハフニウムシリケート膜、ハフニウムシリコンオキシナイトライド膜、ハフニウムジルコニウム酸化膜、ジルコニウム酸化膜、ジルコニウムシリケート膜、ジルコニウムシリコンオキシナイトライド膜、ハフニウムアルミニウム酸化膜、ハフニウムランタン酸化膜、ランタンシリケート膜などが挙げられる。また、高誘電率絶縁膜107aは、ゲートリーク電流の低減や信頼性劣化抑制の観点から、アモルファス状態であることが望ましい。また、金属膜109aの例として膜厚が5nmの窒化チタンTiN膜を、金属膜110aの例としてタングステンW膜を挙げているが、金属膜109a、110aを構成する膜はこれらに限定されない。本実施形態の半導体装置は、下地絶縁膜104a、高誘電率絶縁膜106a、高誘電率絶縁膜107aをゲート絶縁膜108aとして有する半導体装置に関するものであり、ゲート電極111aを構成する材料に関しては、特に限定はない。また、活性領域103aは、シリコン以外にもゲルマニウムや、それらの混晶であるシリコンゲルマニウムで構成されていてもよい。ゲルマニウムやシリコンゲルマニウムを用いることにより、Pチャネル型のMISトランジスタ170のしきい値電圧をさらに低減することが可能になり、トランジスタの特性を向上させることが可能になる。また、P型エクステンション領域113及びP型ソース/ドレイン領域115aの不純物濃度や接合深さは、上記の例に限定されない。これらの値は、所望するトランジスタの仕様に合わせて、任意に設定することができる。また、図1bは、本実施形態の半導体装置の変形例を示す拡大断面図である。図1aに示す例では、高誘電率絶縁膜107aすなわち上層ゲート絶縁膜211aの端面位置は、高誘電率絶縁膜106aの端面位置と揃っているが、図1bの丸で囲まれている領域に示すように、高誘電率絶縁膜106aは、高誘電率絶縁膜107aに対してゲート長方向に突き出た形状を有していてもよい。別の表現を用いれば、高誘電率絶縁膜106aのゲート長方向の幅は、高誘電率絶縁膜107aのゲート長方向の幅よりも大きくてもよい。言い換えると、サイドウォールスペーサ112aが、高誘電率絶縁膜106a上にも形成されていてもよい。後述する半導体装置の製造方法においては、下地絶縁膜104a、高誘電率絶縁膜106a、及びポリシリコン膜で構成されたダミーゲート電極を形成した後、シリコン窒化膜などで構成されたサイドウォールスペーサ112aを形成している。サイドウォールスペーサ112aを形成する際に、ダミーゲート電極中のポリシリコンとサイドウォールスペーサ112a中に含まれる窒素とが反応し、ダミーゲート電極の側面部が窒化され、シリコン窒化膜となってしまうことがある。その場合、高誘電率絶縁膜106a上にもサイドウォールスペーサ112aが形成されることとなり、高誘電率絶縁膜106aは、高誘電率絶縁膜107aに対して、ゲート長方向に突き出た形状となる。ただし、高誘電率絶縁膜106aの突き出し量が大きいと、P型エクステンション領域113とゲート電極111aとのオーバーラップ量が小さくなってトランジスタ特性が劣化するため、突き出し量は、ゲート長の10以下本実施形態の場合、4nm以下であることが好ましく、5以下であるとさらに好ましい。また、サイドウォールスペーサ112aを構成する膜として、シリコン窒化膜を挙げたが、これに限定されることはなく、サイドウォールスペーサ112aは、シリコン酸化膜や、シリコン酸化膜とシリコン窒化膜との積層膜等で構成されていてもよい。なお、上記説明はPチャネル型のMISトランジスタに関するものであるが、Nチャネル型MISトランジスタに関しても同様の構成とすることにより、下地絶縁膜の膜厚精度を向上させつつ、ダミーゲート電極の除去工程に伴うEOTの変動を低減することができる。Nチャネル型のMISトランジスタに本実施形態の構成を適用する際には、N型の活性領域103aに代えてPウェル領域におけるP型の活性領域を用い、エクステンション領域及びソース/ドレイン領域をN型にする等、適宜必要な変更をすればよい。また、同一の半導体基板上にNチャネル型MISトランジスタとPチャネル型MISトランジスタとを混載する場合には、必要に応じて金属膜109aの構成材料をAl等に変更するなどして適宜仕事関数の調整を行うことが好ましい。-ゲート絶縁膜厚が互いに異なるMISトランジスタ同士の混載-図1aに示すように、例えばコアトランジスタ等として機能するMISトランジスタ170と同一の半導体基板100上に、例えばコアトランジスタよりも高耐圧でI/Oトランジスタとして機能するMISトランジスタ180を形成してもよい。MISトランジスタ180は、MISトランジスタ170に比べてゲート絶縁膜の膜厚が厚く、ゲート長が大きくなっている。以下、この場合の本実施形態の半導体装置について説明する。半導体基板100の第2のトランジスタ形成領域には、Nウェル領域101bが形成されており、このNウェル領域101bのうち、素子分離領域102によって囲まれた領域がN型の活性領域103bとなっている。活性領域103bの上にはPチャネル型のMISトランジスタ180が設けられている。MISトランジスタ180は、活性領域103b上に形成されたゲート絶縁膜108bと、ゲート絶縁膜108b上に形成されたゲート電極111bと、ゲート電極111bの側面上に設けられたサイドウォールスペーサ112bと、活性領域103bの上部のうちゲート電極111bの両側領域に形成されたP型LightlyDopedDrain領域114と、活性領域103bのうちゲート電極111bの両側であってP型LDD領域114の外側に形成されたP型ソース/ドレイン領域115bと、P型ソース/ドレイン領域115b上に形成された金属シリサイド膜116bとを有している。金属シリサイド膜116bは、例えばニッケルシリサイド等で構成されている。P型ソース/ドレイン領域115bは、P型LDD領域114よりも高濃度のP型不純物を含んでいる。サイドウォールスペーサ112bは、シリコン窒化膜等の絶縁体で構成されている。また、層間絶縁膜117は、素子分離領域102上及び活性領域103b上にも形成されているが、ゲート電極111b上には形成されない。ゲート絶縁膜108bは、活性領域103b上に形成された板状の下層ゲート絶縁膜210bと、下層ゲート絶縁膜210b上に形成され、縦方向の断面形状が凹状となっている上層ゲート絶縁膜211bとを有している。下層ゲート絶縁膜210bはほぼ平坦な膜である。下層ゲート絶縁膜210bは、活性領域103b上に形成され、例えば、膜厚が5nmのシリコン酸化膜で構成された下地絶縁膜104bと、下地絶縁膜104bの上に形成され、例えば膜厚が1nmのハフニウム酸化膜等の金属酸化物からなる高誘電率絶縁膜106bとを有する。上層ゲート絶縁膜211bは、高誘電率絶縁膜106b上から該高誘電率絶縁膜106bの両側に位置するサイドウォールスペーサ112bの内側面上にわたって凹状に形成され、例えば膜厚が1.5nmのハフニウム酸化膜等の金属酸化物からなる高誘電率絶縁膜107bで構成されている。高誘電率絶縁膜106bは、高誘電率絶縁膜106aと同じ材料からなるとともに、実質的に同一の膜厚を有している。高誘電率絶縁膜107bは、高誘電率絶縁膜107aと同じ材料からなるとともに、実質的に同一の膜厚を有している。ゲート電極111bは、上層ゲート絶縁膜211a上に形成された断面形状が凹状の金属膜109bと、金属膜109bに囲まれた凹部内を埋め込むように金属膜109b上に形成された金属膜110bとを有している。金属膜109bは、主としてトランジスタの仕事関数を制御するために設けられ、金属又は導電性を有する金属化合物で構成される。一例として、金属膜109bは、膜厚が5nmの窒化チタンTiNで構成される。また、金属膜110bは、タングステンW等の金属で構成される。ゲート電極111bのゲート長は例えば400nmであり、その膜厚は80nmである。また、サイドウォールスペーサ112bのゲート長方向の幅は、最も厚い部分で40nm程度である。金属膜109bは、金属膜109aと同じ材料からなるとともに、同一の膜厚を有している。金属膜110bは、金属膜110aと同じ材料からなる。金属膜110aと金属膜110bの膜厚は同じであることが好ましいが、CMPの際のディッシング等により金属膜110bの膜厚が金属膜110aの膜厚よりも薄くなる場合がある。図1aに示す例では、ゲート電極111bの上面、サイドウォールスペーサ112bの上面上端、及び層間絶縁膜117の上面は平坦化され、ほぼ同じ高さとなっている。P型LDD領域114は、活性領域103bの上部におけるサイドウォールスペーサ112bの直下に位置すると共に、平面視においてゲート電極111bのゲート長方向の各端部とそれぞれ重なるように設けられる。さらに、P型LDD領域114にはボロンB等のP型不純物がドープされ、その最大の不純物濃度は1×1019atoms/cm3程度である。P型LDD領域114の接合深さ、すなわちN型の活性領域103bとの間で形成されるPN接合面の、サイドウォールスペーサ112bの下面半導体基板100の上面からの深さは60nm程度である。また、図示していないが、活性領域103bにおいてP型LDD領域114を下方及びゲート側の側方からそれぞれ覆うように、砒素As又はリンP等のN型の不純物がドープされた公知のポケット領域を形成してもよい。このポケット領域のN型不純物濃度は、例えば1×1018atoms/cm3程度とする。このようなN型のポケット領域を活性領域103bに形成することにより、MISトランジスタ180の短チャネル特性を改善することが可能となる。P型ソース/ドレイン領域115bは、ゲート電極111bから見てP型LDD領域114の外側に、P型LDD領域114に接続するよう形成される。P型ソース/ドレイン領域115aには、Bボロン等のP型不純物がドープされ、その最大の不純物濃度は1×1021atoms/cm3程度である。P型ソース/ドレイン領域115aの接合深さ、すなわちN型の活性領域103bとの間で形成されるPN接合面の、半導体基板100の上面からの深さは80nm程度である。また、活性領域103bのうちゲート電極111bの直下に位置する部分、及びNウェル領域101bには、しきい値電圧の制御のためのN型不純物がドープされている。ここで、N型不純物は砒素As又はリンP等であり、その不純物濃度は例えば1×1017atoms/cm3程度である。以上のように、例えばコアトランジスタとして機能するMISトランジスタ170と例えばI/Oトランジスタとして機能するMISトランジスタ180とを同一の半導体基板100上に混載する場合、下地絶縁膜104a、104bの膜減りを防いでEOTの変動を抑えることができることに加え、さらなる利点がある。これについて以下説明する。いわゆるゲートラストプロセスによってゲート絶縁膜の膜厚が相異なる2つのMISトランジスタを備えた半導体装置を製造する場合、下地絶縁膜の膜厚制御性を高めるためには、シリコン酸化膜等からなり、膜厚の厚い下地絶縁膜を、ダミーゲート電極形成前に、相異なる2つのトランジスタ形成領域に形成する。その後、ダミーゲート電極除去時に、薄膜の下地絶縁膜が所望されるトランジスタ形成領域に形成されている膜厚の厚い下地絶縁膜を選択的に除去し、薄膜の下地絶縁膜を再形成する方法が考えられる。この方法によってゲート絶縁膜の膜厚が互いに異なるMISトランジスタMISトランジスタ170、180に相当の混載を実現しようとすると、厚膜の下地絶縁膜例えば膜厚5nmを第1のトランジスタ形成領域150内及び第2のトランジスタ形成領域160内に形成した後でこの厚膜の下地絶縁膜を選択的に除去する必要がある。しかしながら、厚膜の下地絶縁膜を除去する際に第1のトランジスタ形成領域150内の層間絶縁膜が大きく膜減りしてしまうという課題が生じる。層間絶縁膜としては、一般的にChemicalVaporDeposition法などで形成されたシリコン酸化膜が用いられるが、層間絶縁膜層間絶縁膜117に相当の堆積後には活性化アニールなどの熱処理が加わらないため、下層に形成されるシリコン酸化膜に比べて、エッチングレートが非常に大きくなってしまう。例えば、フッ酸を用いてシリコン酸化膜を除去する場合、層間絶縁膜では下方に設けられたシリコン酸化膜に比べてエッチングレートは10倍程度増大する。そのため、5nmの膜厚を有する下地絶縁膜を除去しようとする場合、同時に層間絶縁膜は50nmもの膜減りが生じてしまう。これに対し、本実施形態の半導体装置では、MISトランジスタ170が下地絶縁膜104a上に設けられた高誘電率絶縁膜106aを有し、MISトランジスタ180が下地絶縁膜104b上に設けられた高誘電率絶縁膜106bを有している。高誘電率絶縁膜106a、106bはダミーゲート電極の形成前に形成され、ダミーゲート電極を除去する際には、下地絶縁膜104a、104bの保護膜として働く。このため、本実施形態の半導体装置においては、下地絶縁膜104a、104bの膜厚減少が抑えられるので、下地絶縁膜104a、104bの膜厚精度を向上させ、ゲート絶縁膜108a、108bのEOTの変動を低減することができる。なお、下地絶縁膜104bは、下地絶縁膜104aと同様に、金属シリサイド膜116a、116bよりも前に形成されるので、金属シリサイド膜116a、116bが下地絶縁膜104a、104bの形成時の熱により溶融、断絶されることがない。また、後述するように、一度形成した下地絶縁膜104a、104bはダミーゲート電極の除去工程においても除去されないので、厚い下地絶縁膜104bを設ける場合であっても層間絶縁膜117の膜減りを効果的に防ぐことができる。このため、本実施形態の半導体装置においては、MISトランジスタ170とMISトランジスタ180の両方の特性変動が抑制されるので、両トランジスタの混載が容易になる。また、層間絶縁膜117の減少を防ぐことができるので、歩留まりの向上を図ることができる。なお、下地絶縁膜104bとして、厚さ5nmのシリコン酸化膜を用いる例を示しているが、下地絶縁膜104bはシリコン酸化膜に限られず、シリコン酸窒化膜であってもよい。また、下地絶縁膜104bの膜厚は5nmに限定されず、第1のトランジスタ形成領域150内に形成されるMISトランジスタ170の下地絶縁膜104aに比べ、厚ければよい。具体的には、下地絶縁膜104bの膜厚は、電源電圧にも依存するが、2nm以上、且つ10nm以下の範囲であることが望ましい。また、不純物濃度や接合深さ、ゲート長、各層の膜厚等は、上記の説明で挙げた値に限定されず、本発明の趣旨を逸脱しない範囲において変更可能である。すなわち、これらの値は、トランジスタの仕様にあわせて任意に選択することができる。また、活性領域103bは、シリコン以外にもゲルマニウムや、それらの混晶であるシリコンゲルマニウムで形成されていてもよい。ゲルマニウムやシリコンゲルマニウムを用いることにより、Pチャネル型のMISトランジスタ180のしきい値電圧をさらに低減することが可能になり、トランジスタの特性を向上させることが可能になる。また、高誘電率絶縁膜106b、高誘電率絶縁膜107b、金属膜109b、及び金属膜110bの構成材料や膜厚は、MISトランジスタ170に含まれる、高誘電率絶縁膜106a、高誘電率絶縁膜107a、金属膜109a、及び金属膜110aの構成材料や膜厚とそれぞれ異なっていてもよいが、同一であることが望ましい。これにより、各膜の形成工程をMISトランジスタ170とMISトランジスタ180とで共通化することができるので、製造方法の簡略化を図ることが可能になる。また、MISトランジスタ170における高誘電率絶縁膜106aと同様に、高誘電率絶縁膜106bは、高誘電率絶縁膜107b上層ゲート絶縁膜211bに対して、ゲート長方向に突き出た形状を有していてもよい。この場合、高誘電率絶縁膜106bのゲート長方向における幅は、高誘電率絶縁膜107bのゲート長方向における幅よりも大きくなっている。なお、上記説明は、Pチャネル型MISトランジスタに関するものであるが、Nチャネル型MISトランジスタに関しても同様の構成とすることにより、下地絶縁膜の膜厚精度を向上させつつ、ダミーゲート電極の除去工程に伴うEOTの変動を低減することができ、トランジスタの性能を向上させることができる。Nチャネル型のMISトランジスタに本実施形態の構成を適用する際には、N型の活性領域103bに代えてPウェル領域におけるP型の活性領域を用い、LDD領域及びソース/ドレイン領域をN型にする等、適宜必要な変更をすればよい。-半導体装置の製造方法-以下、本発明の実施形態に係る半導体装置の製造方法について説明する。図2a~c、図3a~c、及び図4a~cは、本実施形態に係る半導体装置の製造方法を示す断面図である。まず、図2aに示すように、STI法等により、ボロン等のP型不純物を含むシリコンからなる半導体基板100の上部に、第1のトランジスタ形成領域150と第2のトランジスタ形成領域160とを区画する素子分離領域102を形成する。続いて、半導体基板100における第1のトランジスタ形成領域150と第2のトランジスタ形成領域160に、それぞれNウェル領域101a、101bを形成する。その後、しきい値電圧調整用のN型不純物をNウェル領域101a、101bのうち、素子分離領域102で囲まれた領域内にそれぞれドープすることにより、不純物濃度がいずれも1×1017atoms/cm3程度の活性領域103a及び活性領域103bを形成する。次に、図2bに示すように、公知のデュアルゲート酸化膜形成方法を用いることにより、下地絶縁膜104A、104Bを形成する。具体的には、熱酸化法により、第1のトランジスタ形成領域150内の活性領域103a上に、0.5nmの膜厚を有し、シリコン酸化膜で構成された下地絶縁膜104Aを形成する。また、熱酸化法により、第2のトランジスタ形成領域160内の活性領域103b上に、5nmの膜厚を有し、シリコン酸化膜で構成された下地絶縁膜104Bを形成する。次に、図2cに示すように、下地絶縁膜104A及び下地絶縁膜104Bを含む基板上に、膜厚が1nmの高誘電率絶縁膜106をAtomicLayerDeposition法により形成する。続いて、膜厚が100nmのポリシリコン膜で構成されたダミーゲート電極用膜201と、膜厚が30nmのシリコン酸化膜で構成される保護膜202とを順次堆積する。次に、図3aに示すように、保護膜202のうち第1のトランジスタ形成領域150内の所定領域に位置する部分と、第2のトランジスタ形成領域160内の所定領域に位置する部分とをそれぞれ覆う第1のレジストパターン図示せずを形成し、該第1のレジストパターンをマスクとして用いるドライエッチングにより、保護膜202、ダミーゲート電極用膜201、高誘電率絶縁膜106、及び下地絶縁膜104A、104Bをパターニングする。これにより、第1のトランジスタ形成領域150においては、下地絶縁膜104Aの一部で構成された下地絶縁膜104a、高誘電率絶縁膜106の一部で構成された高誘電率絶縁膜106a、ダミーゲート電極用膜201の一部で構成されたダミーゲート電極201a、及び保護膜202の一部で構成された保護膜202aが形成される。また、第2のトランジスタ形成領域160においては、下地絶縁膜104Bの一部で構成された下地絶縁膜104b、高誘電率絶縁膜106の一部で構成された高誘電率絶縁膜106b、ダミーゲート電極用膜201の一部で構成されたダミーゲート電極201b、及び保護膜202の一部で構成された保護膜202bが形成される。ここで、下地絶縁膜104aと高誘電率絶縁膜106aとは下層ゲート絶縁膜210aを構成し、下地絶縁膜104bと高誘電率絶縁膜106bとは下層ゲート絶縁膜210bを構成する。本工程において、エッチングガスとしては、例えばCH2F2とSF6の混合ガスを用いることができる。なお、各ダミーゲート電極201a、201bのゲート長寸法は、それぞれ40nm、400nmとする。次に、図3bに示すように、公知の方法を用いて、エクステンション/LDD用の不純物注入から金属シリサイド膜形成までの工程を行う。具体的には、上述の第1のレジストパターンを除去し、その後、第2のトランジスタ形成領域160内の基板を覆い、第1のトランジスタ形成領域150内の基板を露出させる第2のレジストパターン図示せずを形成する。続いて、第2のレジストパターン及びダミーゲート電極201aをマスクとして、第1のトランジスタ形成領域150における活性領域103aに、二フッ化ボロンBF2をイオン注入する。これにより、活性領域103aの上部であって、ダミーゲート電極201aの両側方に位置する領域に、P型エクステンション注入領域図示せずを形成する。ここで、二フッ化ボロンのイオン注入は、加速エネルギーを2keVとし、ドーズ量を1×1015atoms/cm2とする条件注入深さRpΔRp=4nmで行う。続いて、第2のレジストパターンを除去し、その後、第1のトランジスタ形成領域150内の基板を覆い、第2のトランジスタ形成領域160内の基板を露出させる第3のレジストパターン図示せずを形成する。次に、第3のレジストパターン及びダミーゲート電極201bをマスクとして、第2のトランジスタ形成領域160における活性領域103bに、二フッ化ボロンBF2をイオン注入する。これにより、活性領域103bの上部であって、ダミーゲート電極201bの両側方に位置する領域に、P型LDD注入領域図示せずを形成する。ここで、二フッ化ボロンのイオン注入は、加速エネルギーを20keVとし、ドーズ量を1×1014atoms/cm2とする条件注入深さRpΔRp=25nmで行う。なお、P型エクステンション注入領域の形成とLDD注入領域の形成の順序は特に問われない。また、短チャネル特性の改善を図るために、エクステンション注入の前又は後に、活性領域103aに第1のN型ポケット注入を行ってもよい。第1のN型ポケット注入では、例えば、砒素を加速エネルギーが30keV、ドーズ量が3×1013atoms/cm2で、チルト角が15°及びツイスト角が0°の4回転注入の条件下注入深さRpΔRp=30nmで注入する。これと同様に、LDD注入の前又は後に、活性領域103bに第2のN型ポケット注入を行ってもよい。第2のN型ポケット注入では、例えば、砒素を加速エネルギーが60keV、ドーズ量が1×1013atoms/cm2で、チルト角が15°及びツイスト角が0°の4回転注入の条件下注入深さRpΔRp=70nmで注入する。その後、第3のレジストパターンを除去する。続いて、CVD法により、ダミーゲート電極201a、201b上を含む半導体基板100上全体に膜厚が40nm程度のシリコン窒化膜を形成する。その後、半導体基板100上のシリコン窒化膜をドライエッチングによりエッチバックすることにより、ダミーゲート電極201a、201bの各側面上に最大幅が40nmのシリコン窒化膜で構成されたサイドウォールスペーサ112a、112bをそれぞれ形成する。続いて、ダミーゲート電極201a及びサイドウォールスペーサ112a、ならびに、ダミーゲート電極201b及びサイドウォールスペーサ112bをマスクとして、活性領域103a及び活性領域103b中にボロンをイオン注入する。これにより、活性領域103aにおけるダミーゲート電極201a及びサイドウォールスペーサ112aの側方に、P型エクステンション注入領域と接続される第1のP型ソース/ドレイン注入領域図示せずを形成する。また、活性領域103bにおけるダミーゲート電極201b及びサイドウォールスペーサ112bの側方に、LDD注入領域と接続される第2のP型ソース/ドレイン注入領域図示せずを形成する。ここで、ボロンのイオン注入は、加速エネルギーが3keVで、ドーズ量が4×1015atoms/cm2の条件で行う。続いて、温度が1000°Cのスパイクアニールを行うことにより、イオン注入により導入された不純物を活性化する。この活性化アニールにより、エクステンション注入領域中のボロンが拡散して、P型エクステンション領域113が形成される。これと同時に、LDD注入領域中のボロンが拡散して、P型LDD領域114が形成される。さらに、第1のP型ソース/ドレイン注入領域中のボロン、及び第2のP型ソース/ドレイン注入領域中のボロンが拡散して、それぞれ、P型ソース/ドレイン領域115a及びP型ソース/ドレイン領域115bが形成される。なお、P型エクステンション領域113及びP型LDD領域114における活性化アニール後の接合深さはそれぞれ20nm、60nmである。P型ソース/ドレイン領域115a、115bにおける活性化アニール後の接合深さは、共に80nm程度である。続いて、P型ソース/ドレイン領域115a、115b上に、公知の方法を用いて、膜厚が20nmのニッケルシリサイドからなる金属シリサイド膜116a、116bをそれぞれ形成する。次に、図3cに示すように、半導体基板100上の全体に、300nmの膜厚を有するシリコン酸化膜をCVD法により形成する。続いて、CMP法を用いて、上述のシリコン酸化膜、ならびにダミーゲート電極201a、201b上の保護膜202a、202bを除去し、層間絶縁膜117を形成する。この際、保護膜202a、202bを確実に除去するために、ダミーゲート電極201a、201b及びサイドウォールスペーサ112a、112bの一部も除去するので、層間絶縁膜117の膜厚は85nm程度になる。次に、図4aに示すように、水酸化アンモニウムを含む薬液を用いてダミーゲート電極201a、201bの全体を除去する。これにより、サイドウォールスペーサ112a、112bの内側面、及び下層ゲート絶縁膜210a、210bの各上面が露出される。次に、図4bに示すように、半導体基板100上の全体に、ALD法を用いて膜厚が1.5nmで、例えばハフニウム酸化膜で構成された高誘電率絶縁膜107を形成する。続いて、ALD法を用いて膜厚が5nmの窒化チタンTiN膜で構成された金属膜109、CVD法を用いて膜厚が200nmのタングステンW膜で構成された金属膜110を順次形成する。次に、図4cに示すように、CMP法を用いて、金属膜110、金属膜109、及び高誘電率絶縁膜107の各一部を研磨及び除去し、層間絶縁膜117の上面、サイドウォールスペーサ112a、112bの上端部をそれぞれ露出させる。これにより、第1のトランジスタ形成領域150内であって、サイドウォールスペーサ112aで囲まれた領域内に、ハフニウム酸化膜からなり、断面が凹状の高誘電率絶縁膜107aが形成される。また、高誘電率絶縁膜107aで囲まれた凹部内に、窒化チタンからなり、断面が凹状の金属膜109aと、タングステンからなり、凹部に埋め込まれた金属膜110aとが形成される。高誘電率絶縁膜107aは上層ゲート絶縁膜211aを構成し、上層ゲート絶縁膜211aと下層ゲート絶縁膜210aとはゲート絶縁膜108aを構成する。金属膜109aと金属膜110aとはゲート電極111aを構成する。これと同様に、第2のトランジスタ形成領域160内であって、サイドウォールスペーサ112bで囲まれた領域内に、ハフニウム酸化膜からなり、断面が凹状の高誘電率絶縁膜107bが形成される。また、高誘電率絶縁膜107bで囲まれた凹部内に、窒化チタンからなり、断面が凹状の金属膜109bと、タングステンからなり、凹部に埋め込まれた金属膜110bとが形成される。高誘電率絶縁膜107bは上層ゲート絶縁膜211bを構成し、上層ゲート絶縁膜211bと下層ゲート絶縁膜210bとはゲート絶縁膜108bを構成する。金属膜109bと金属膜110bとはゲート電極111bを構成する。以上の方法により、図1aに示す本実施形態の半導体装置が作製できる。本実施形態に係る半導体装置の製造方法では、図2cに示す工程で、下地絶縁膜104Aとダミーゲート電極用膜201との間、及び下地絶縁膜104Bとダミーゲート電極用膜201との間に、薄い高誘電率絶縁膜106を挟み込んだ構造を形成する。これにより、図4aに示す工程で、ダミーゲート電極201a、201bを除去する際に、高誘電率絶縁膜106a、106bが保護膜としてシリコン酸化膜で構成された下地絶縁膜104a、104bの膜減りを防ぐので、高誘電率絶縁膜106を形成しない場合に比べてEOTの変動を抑えることができる。上述のように、図4aに示す工程では高誘電率絶縁膜106a、106bの膜厚が減少するものの、EOTへの影響は下地絶縁膜104a、104bの膜厚が減少する場合に比べて小さくなっている。従って、本実施形態の方法によれば、トランジスタ特性が安定化された半導体装置を作製することが可能となる。また、下地絶縁膜104a、104bは金属シリサイド膜116a、116bよりも前に形成されるので、下地絶縁膜104a、104bが熱酸化法で形成される場合であっても、金属シリサイド膜116a、116bの溶融、断絶等を防ぐことができる。なお、下地絶縁膜104A、104Bは熱酸化法を用いて形成されているが、これに限らず、水素/酸素混合ガスや水蒸気を用いた酸化、あるいはオゾン水などを用いた化学処理による酸化などの方法を適宜選択することができる。また、下地絶縁膜104A、104Bはシリコン酸窒化膜で構成されていてもよい。なお、高誘電率絶縁膜106、107は、ALD法を用いて形成されているが、これに限らず、PhysicalVaporDeposition法やCVD法など、他の方法を用いても形成されていてもよい。ただし、高誘電率絶縁膜107は、立体構造を有するパターン内に形成される必要があるため、ALD法で形成されることが望ましい。なお、図3bでは、シリコン窒化膜で形成されるサイドウォールスペーサ112a、112bの内側面が、半導体基板100の上面に対してほぼ垂直に形成されるように示されているが、下層ゲート絶縁膜210a、210bより上に位置するサイドウォールスペーサ112a、112bの内側面は、それぞれダミーゲート電極201a、201b側に入り込んでいてもよい。この場合、図4bに示す高誘電率絶縁膜107を堆積する際に、サイドウォールスペーサ間の間口が狭くなり、高誘電率絶縁膜107のサイドウォールスペーサ上部における被覆性が劣化する場合もあるが、製造された半導体装置において、ゲート電極111aの上部側面が直接サイドウォールスペーサ112aと接していてもよく、ゲート電極111bの上部側面が直接サイドウォールスペーサ112bと接していてもよい。なお、サイドウォールスペーサ112a、112bはシリコン系ガス例えばSiH4と窒化物系ガス例えばアンモニアとを反応させて形成するが、窒化物系ガスが、ダミーゲート電極201a、201bと反応し、ダミーゲート電極201a、201bのゲート長方向の側面部がシリコン窒化膜になってもよい。この場合、サイドウォールスペーサ112a、112bは、高誘電率絶縁膜106a、106b上にもそれぞれ形成されることとなる。ただし、ダミーゲート電極201a、201bの後退量が大きいと、トランジスタ特性の変動が大きくなるため、後退量は、ゲート寸法の10以下、好ましくは5以下に抑えることが好ましい。なお、本実施形態における製造方法では、第1のトランジスタ形成領域150内と第2のトランジスタ形成領域160内の両方にMISトランジスタを形成しているが、一方の領域にのみMISトランジスタを形成してもよい。また、以上では、P型チャネル型のMISトランジスタを形成する場合について説明したが、Nチャネル型MISトランジスタが半導体基板100上に形成される場合、及びCMOSを構成するNチャネル型MISトランジスタとPチャネル型MISトランジスタの双方が同一の半導体基板100上に形成される場合においても同様な方法を用いることができる。また、以上で説明した各層の膜厚や構成材料、不純物濃度、イオン注入条件や熱処理条件等は本発明の趣旨を逸脱しない範囲において適宜変更可能である。