バイアスブランチと、前記バイアスブランチに結合された電力増幅器コアとを備え、前記バイアスブランチは、電圧源とグラウンドとの間に直列に構成された第1トランジスタおよび第2トランジスタと、前記電圧源と前記グラウンドとの間に結合された分圧器と、前記分圧器の分圧、および前記第1トランジスタと前記第2トランジスタとの間のノードの電圧を入力として受け、前記ノードが前記分圧まで近づけられるように前記第2トランジスタのゲートを駆動するオペアンプとを有し、前記電力増幅器コアは、前記電圧源と前記グラウンドとの間に直列に構成された第3トランジスタおよび第4トランジスタを有し、前記第1トランジスタのゲートと前記第3トランジスタのゲートとは結合され、前記第2トランジスタの前記ゲートと前記第4トランジスタのゲートとは結合されているカレントミラー。前記第1トランジスタおよび前記第3トランジスタは、前記第2トランジスタおよび前記第4トランジスタに対して相補的である請求項1に記載のカレントミラー。前記分圧は、前記電圧源の電圧を2で割ったものである請求項1または2に記載のカレントミラー。前記分圧器は、第1抵抗、第2抵抗、および第3抵抗を直列に含み、前記第1抵抗は前記電圧源に結合され、前記第3抵抗は前記グラウンドに結合され、前記第2抵抗は前記第1抵抗と前記第3抵抗との間に結合され、前記第1トランジスタの第1ソース-ドレイン領域および第2ソース-ドレイン領域は、前記電圧源および前記第2トランジスタの第1ソース-ドレイン領域にそれぞれ結合され、前記第2トランジスタの第2ソース-ドレイン領域はグラウンドに結合され、前記バイアスブランチは、前記第1トランジスタの前記第1ソース-ドレイン領域に結合された第1入力と、前記第1抵抗と前記第2抵抗との間の前記分圧器に結合され、前記電圧源の第2分圧を受ける第2入力と、前記ノードが前記第2分圧に近づけられるように前記第1トランジスタの前記ゲートを駆動する出力とを含む第2オペアンプをさらに有する請求項1から3のいずれか1項に記載のカレントミラー。前記バイアスブランチは、前記第1トランジスタの前記第1ソース-ドレイン領域と前記ゲートとの間に配置された結合コンデンサをさらに有する請求項4に記載のカレントミラー。前記第1トランジスタの前記ゲートと前記第3トランジスタの前記ゲートとの間に結合された第1の抵抗と、前記第2トランジスタの前記ゲートと前記第4トランジスタの前記ゲートとの間に結合された第2の抵抗と、をさらに備える請求項5に記載のカレントミラー。前記第1の抵抗の互いに反対側の端に結合された第1コンデンサおよび第2コンデンサと、前記第2の抵抗の互いに反対側の端に結合された第3コンデンサおよび第4コンデンサとをさらに備える請求項6に記載のカレントミラー。前記第1コンデンサ、前記第2コンデンサ、前記第3コンデンサ、および前記第4コンデンサは、前記カレントミラーの入力ノードを前記カレントミラーの出力ノードから分離する請求項7に記載のカレントミラー。前記第3トランジスタと前記電圧源との間に結合された第1インダクタと、前記第4トランジスタと前記グラウンドとの間に結合された第2インダクタとをさらに備え、前記第3トランジスタおよび前記第4トランジスタの間のノードは、AC信号を受信する入力ノードであり、前記第1インダクタと前記第3トランジスタとの間のノードは、第1出力ノードであり、前記第2インダクタと前記第4トランジスタとの間のノードは、第2出力ノードである請求項1から8のいずれか1項に記載のカレントミラー。前記バイアスブランチは、前記電圧源と前記第1トランジスタの第1ソース-ドレイン領域との間に結合された制御電流源をさらに有し、前記電力増幅器コアは、前記バイアスブランチに供給された前記制御電流源からの電流をミラーリングする請求項1から9のいずれか1項に記載のカレントミラー。前記第3トランジスタと前記電圧源との間に結合された第1インダクタと、前記第4トランジスタと前記グラウンドとの間に結合された第2インダクタとをさらに備え、前記バイアスブランチは、前記制御電流源と前記第1トランジスタの前記第1ソース-ドレイン領域との間に結合された第5トランジスタと、前記グラウンドと前記第2トランジスタの第1ソース-ドレイン領域との間に結合された第6トランジスタとをさらに有し、前記電力増幅器コアは、前記第1インダクタと前記第3トランジスタの第1ソース-ドレイン領域との間に結合された第7トランジスタと、前記グラウンドと前記第4トランジスタの第1ソース-ドレイン領域との間に結合された第8トランジスタとをさらに有し、前記第5トランジスタおよび前記第7トランジスタのゲートは、第1バイアス電圧源に結合され、前記第6トランジスタおよび前記第8トランジスタのゲートは、互いと、第2バイアス電圧源とに結合される請求項10に記載のカレントミラー。前記第5トランジスタ、前記第6トランジスタ、前記第7トランジスタ、および前記第8トランジスタは、前記カレントミラーの入力を前記カレントミラーの出力から分離する請求項11に記載のカレントミラー。前記第1トランジスタの前記ゲートと前記第7トランジスタのゲートとの間に結合された第1の抵抗と、前記第2トランジスタの前記ゲートと前記第4トランジスタの前記ゲートとの間に結合された第2の抵抗とをさらに備える請求項11または12に記載のカレントミラー。前記第1の抵抗の互いに反対側の端に結合された第1コンデンサおよび第2コンデンサと、前記第2の抵抗の互いに反対側の端に結合された第3コンデンサおよび第4コンデンサとをさらに備える請求項13に記載のカレントミラー。カレントミラーのノード電圧を制御するための方法であって、カレントミラーのバイアスブランチを形成する第1トランジスタおよび第2トランジスタの間のノードにおける第1ノード電圧に、基準電圧を比較する段階と、前記基準電圧と前記第1ノード電圧との差を表す電圧信号を生成する段階と、前記電圧信号を前記第1トランジスタのゲートに印加して前記第1ノード電圧を確定的な電圧に駆動する段階とを備える方法。前記確定的な電圧は、前記基準電圧である請求項15に記載の方法。一セットの抵抗を介して電源電圧を分圧して前記基準電圧を生成する段階をさらに備える請求項16に記載の方法。前記第2トランジスタと電圧源との間のノードにおける第2ノード電圧に、第2基準電圧を比較する段階と、前記第2基準電圧と前記第2ノード電圧との差を表す第2電圧信号を生成する段階と、前記第2電圧信号を前記第2トランジスタのゲートに印加して前記第2ノード電圧を第2の確定的な電圧に駆動する段階とをさらに備える請求項17に記載の方法。前記第2の確定的な電圧は、前記第2基準電圧である請求項18に記載の方法。前記一セットの抵抗を介して前記電源電圧を分圧して前記第2基準電圧を生成する段階をさらに備え、前記基準電圧は、前記第2基準電圧より低い請求項18または19に記載の方法。本発明の実施形態は、一般的に、カレントミラー回路に関し、本発明の実施形態は、特に、カレントミラー回路におけるプロセス変動および電源変調の正確なバイアス追跡に関する。本発明の一実施形態によると、カレントミラーは、電力増幅器コアに結合されたバイアスブランチを備える。バイアスブランチは、電圧源とグラウンドとの間に直列に構成された第1および第2のトランジスタと、電圧源とグラウンドとの間に結合された分圧器とを有する。バイアスブランチは、分圧器の分圧並びに第1および第2のトランジスタの間のノードの電圧を入力として受けるオペアンプをさらに有する。オペアンプは、ノードの電圧が分圧より上下した場合に、ノードが分圧まで近づけられるように第2のトランジスタのゲートを駆動する。電力増幅器コアは、電圧源とグラウンドとの間に直列に構成された第3および第4のトランジスタを有する。第1のトランジスタのゲートと第3のトランジスタのゲートとは結合される。第2のトランジスタのゲートと第4のトランジスタのゲートとは結合される、特定的な実施形態によると、第1および第2のトランジスタは、第3および第4のトランジスタに対して相補的である。別の特定的な実施形態によると、分圧は、電圧源の電圧を2で割ったものである。別の特定的な実施形態によると、分圧器は、第1、第2、および第3の抵抗を直列に含み、第1の抵抗は電圧源に結合され、第3の抵抗はグラウンドに結合され、第2の抵抗は第1および第3の抵抗の間に結合される。第1のトランジスタの第1および第2のソース-ドレイン領域は、電圧源および第2のトランジスタの第1のソース-ドレイン領域にそれぞれ結合される。第2のトランジスタの第2のソース-ドレイン領域はグラウンドに結合される。バイアスブランチは、第1のトランジスタの第1のソース-ドレイン領域に結合された第1の入力、第1の抵抗と第2の抵抗との間の分圧器に結合され、電圧源の第2の分圧を受ける第2の入力を含む第2のオペアンプをさらに有する。第2のオペアンプは、第2のノードの第2の電圧が第2の分圧より上下した場合に、第2のノードが第2の分圧まで近づけられるように、第1のトランジスタのゲートを駆動する出力をさらに含む。別の特定的な実施形態によると、バイアスブランチは、第1のトランジスタの第1のソース-ドレイン領域とゲートとの間に配置された結合コンデンサをさらに有する。別の特定的な実施形態によると、カレントミラーは、第1のトランジスタのゲートと第3のトランジスタのゲートとの間に結合された第1のバイアス抵抗と、第2のトランジスタのゲートと第4のトランジスタのゲートとの間に結合された第2のバイアス抵抗とをさらに備える。別の特定的な実施形態によると、カレントミラーは、第1のバイアス抵抗の互いに反対側の端に結合された第1および第2のコンデンサと、第2のバイアス抵抗の互いに反対側の単に結合された第3および第4のコンデンサとをさらに備える。別の特定的な実施形態によると、第1、第2、第3、および第4のコンデンサは、カレントミラーの入力ノードをカレントミラーの出力ノードから分離する。別の特定的な実施形態によると、第3および第4のトランジスタの間のノードは、AC信号を受信する入力ノードである。第1のインダクタと第3のトランジスタとの間のノードは、第1の出力ノードである。第2のインダクタと第4のトランジスタとの間のノードは、第2の出力ノードである。別の特定的な実施形態によると、バイアスブランチは、電圧源と第1のトランジスタの第1のソース-ドレイン領域との間に結合された制御電流源をさらに有し、電力増幅器コアは、バイアスブランチに供給された制御電流源からの電流をミラーリングする。別の特定的な実施形態によると、バイアスブランチは、制御電流源と第1のトランジスタの第1のソース-ドレイン領域との間に結合された第5のトランジスタと、グラウンドと第2のトランジスタの第1のソース-ドレイン領域との間に結合された第6のトランジスタとをさらに有する。PAコアは、第1のインダクタと第3のトランジスタの第1のソース-ドレイン領域との間に結合された第7のトランジスタと、グラウンドと第4のトランジスタの第1のソース-ドレイン領域との間に結合された第8のトランジスタとをさらに有する。第5および第7のトランジスタのゲートは、第1のバイアス電圧源に結合され、第6および第8のトランジスタのゲートは、互いと、第2のバイアス電圧源とに結合される。別の特定的な実施形態によると、第5、第6、第7、および第8のトランジスタは、カレントミラーの入力をカレントミラーの出力から分離する。別の特定的な実施形態によると、カレントミラーは、第5のトランジスタのゲートと第7のトランジスタのゲートとの間に結合された第1の抵抗と、第2のトランジスタのゲートと第4のトランジスタのゲートとの間に結合された第2の抵抗とをさらに備える。別の特定的な実施形態によると、カレントミラーは、第1の抵抗の互いに反対側の端部に結合された第1および第2のコンデンサと、第2の抵抗の互いに反対側の端に結合された第3および第4のコンデンサとをさらに備える。別の実施形態によると、カレントミラーのノード電圧を制御する方法は、カレントミラーのバイアスブランチを形成する第1および第2のトランジスタの間のノードにおける第1のノード電圧に基準電圧を比較する段階と、基準電圧と第1のノード電圧との差を表す電圧信号を生成する段階とを備える。方法は、電圧信号を第1のトランジスタのゲートに印加して第1のノード電圧を確定的な電圧まで駆動する段階をさらに備える。特定的な実施形態によると、確定的な電圧は、基準電圧である。別の特定的な実施形態によると、本方法は、一セットの抵抗を介して電源電圧を分圧して基準電圧を生成する段階をさらに備える。別の特定的な実施形態によると、本方法は、第2のトランジスタと電圧源との間のノードにおける第2のノード電圧に第2の基準電圧を比較する段階と、第2の基準電圧と第2のノード電圧との差を表す第2の電圧信号を生成する段階とをさらに備える。本方法は、第2の電圧信号を第2のトランジスタのゲートに印加して第2のノード電圧を第2の確定的な電圧まで駆動する段階をさらに備える。別の特定的な実施形態によると、第2の確定的な電圧は、第2の基準電圧である。別の特定的な実施形態によると、本方法は、一セットの抵抗を介して電源電圧を分圧して第2の基準電圧を生成する段階をさらに備え、第1の基準電圧は、第2の基準電圧より低い。以下に詳細な記載および添付の図面では、本発明の特性および利点についての詳細な理解が提示される。本明細書には、カレントミラーの回路実施形態と、カレントミラーがプロセス変動および電源変調を実質的に正確にバイアスス遺跡するためのカレントミラーの回路動作方法とを記載する。正確なバイアス追跡により、カレントミラーリングと、ひいてはカレントミラーの線形性範囲とが改善される。それにより、本発明の実施形態に係るカレントミラーが受信する信号は、比較的正確かつ予測可能に電力増幅されうる。以下の記載では、説明の目的で、数多くの例および特定的な詳細を記載し、本発明の実施形態の完全な理解を促す。特許請求の範囲に定義される特定の実施形態は、これらの例の特徴のうちいくつかまたは全てを、それらだけで、または、以下に記載するその他の特徴と組み合わせて備えてよく、これらの特徴および本明細書に記載するコンセプトの変形例および均等物をさらに備えてよい。カレントミラーは、回路における一つのブランチの電流を、回路の別のブランチの電流を制御することによりコピーして、回路の負荷の変動によらず、回路の出力電流が一定となるように構成された回路である。図2は、本発明の一実施形態に係るカレントミラー200の簡略図である。カレントミラーは、バイアスブランチ205および電力増幅器PAコア210を備える。カレントミラー200は、無線周波数RF信号等の受信信号215の電力を増幅し、電力増幅信号220を出力してよい。一つの実施形態では、バイアスブランチ205は、直列接続されたバイアスブランチM1およびM3を有し、PAコアは、直列接続された駆動トランジスタM2およびM4を有する。M1、M2、M3、およびM4は、MOSFETであってよい。M1およびM2は、M3およびM4に対して相補的であってよい。具体的には、M1およびM2は、pMOSトランジスタであってよく、M3およびM4はnMOSトランジスタであってよい。M1およびM2は、M1およびM2のソースを介して電源Vddに接続されてよく、M1のソースは、制御電流源225を介してVddに接続され、M2のソースは、インダクタ230を介してVddに接続される。M1およびM2のゲートは、M1がM2をバイアスするべく結合されてよい。これらのゲートは、バイアス抵抗235により結合されてよい。ソースおよびドレインの一つの特定的な構成を記載したが、各トランジスタのソースおよびドレインを、本発明の別の実施形態にしたがってその他の構成で配置してよいことは当業者には理解されよう。さらに、別の実施形態では、その他のトランジスタ技術を使用してよい。記載される別の実施形態および記載される別の実施形態の均等物は、本発明の実施形態であるとする。特定の実施形態の十分な理解を可能にするための便宜として、トランジスタの特定のソースドレイン構成が記載されることに注意されたい。一実施形態では、M3のソースは、M1のドレインに結合され、M4のソースは、M2のドレインに結合される。M3およびM4のドレインは、グラウンドに接続してよい。M4のドレインは、インダクタ237を介してグラウンドに結合してよい。M3およびM4のゲートは、M3がM4をバイアスするべく結合されてよい。M3およびM4のゲートは、バイアス抵抗240を介して結合されてよい。第1Vout1ノードがインダクタ230とM2のソースとの間に配置され、第2Vout2ノードがインダクタ237とM4のドレインとの間に配置されている。一つの実施形態では、第1オペアンプ245がノードXに結合されており、ノードXは、M1のドレインとM3のソースとの間に存在する。オペアンプは、ノードXの電圧を制御して、ノードXの電圧が不確定的とならないようにする。ノードXの電圧が不確定的とならないようにすることで、さらに、ノードXの電圧が、M2のドレインとM4のソースとの間のノードYの電圧を追跡するようになる。ノードYは、カレントミラー200の入力であり、AC信号を受信して、PAコアが受信AC信号を増幅するようにしてよい。第1オペアンプ245は、さらに、M3およびM4のソースーゲート間電圧を制御して、これらソース-ゲート間電圧が追跡し合うようにする。特定の実施形態によると、ノードXは、第1オペアンプの負入力245aに結合され、第1オペアンプの出力245bは、M3およびM4のゲートに結合される。ノードWは、正入力245cに結合され、ノードWは、基準電圧に設定される。ノードWの基準電圧は、Vddからグラウンドへと直列に配置された直列抵抗R1、R2、およびR3により設定される。抵抗R1は、Vddに直接的に結合され、抵抗R3は、グラウンドに直接的に結合されてよく、抵抗R2は、抵抗R1と抵抗R3との間に結合される。抵抗R1、R2、およびR3は、ノードWおよびノードTを所定の基準電圧に設定する分圧器として構成されている。一実施形態によると、ノードWの基準電圧は、抵抗R1、R2、およびR3により設定され、第1オペアンプの基準電圧となる。抵抗R1、R2、およびR3は、ノードWの基準電圧がVdd/2となるように選択してよい。ノードXは、ノードXの電圧がノードWの基準電圧より上下にドリフトした場合に、M3によってノードXがノードWの基準電圧たとえば、Vdd/2まで駆動されるように、M3のゲートをより高く、またはより低く駆動する第1オペアンプによりVdd/2まで駆動される。ノードXをノードWの基準電圧まで駆動することにより、ノードXの電圧は不確定的にならず、M3およびM4のソース-ゲート間電圧が追跡し合うようになる。ノードXをノードWの既知の基準電圧に駆動することで、ノードYもノードWの基準電圧たとえば、Vdd/2に設定され、これにより、PAコアの線形性範囲がプロセス変動温度PVTパラメータの全域で拡大される。本発明の別の実施形態によると、第2オペアンプ250がノードV、ノードT、並びにM1およびM2のゲートに結合される。第2オペアンプの正入力250aがノードVに結合され、ノードVは制御電流源225とM1のソースとの間に配置されている。第2オペアンプの負入力250bがノードTに結合され、第2オペアンプの出力250cがM1およびM2のゲートに結合される。ノードTの電圧は、Vddとグラウンドとの間に直列に結合された抵抗R1、R2、およびR3によって設定される。R1、R2、およびR3は、ノードTの電圧を設定する分圧器として動作する。ノードTの電圧は、第2オペアンプの基準電圧である。ノードVは、ノードVの電圧がノードTの基準電圧より上下にドリフトした場合に、M1によってノードVが当該所定の基準電圧まで駆動されるように、M1のゲートをより高く、またはより低く駆動する第2オペアンプによってノードTの当該所定の基準電圧まで駆動される。ノードVをノードTの基準電圧まで駆動することで、ノードVの電圧は不確定的にならず、M1およびM2のソース-ゲート間電圧が追跡し合うようになる。また、ノードVをノードTの電圧まで駆動することで、ノードVの所定電圧はノードSの電圧に実質的に近づくようになる。ノードSは、インダクタ230とM2のソースとの間にある。たとえば、ノードVの所定電圧は、ノードSの電圧の約3パーセント以内であってよく、ノードSの電圧はVddである。ノードVの電圧は、PVTパラメータの全域で飽和領域にある制御電流源225を介して、実質的に最大電圧に設定される。ノードVの電圧がノードSの電圧に実質的に近くなることで、制御電流源225からの電流が、PAコアに実質的に正確にミラーリングされる。ノードVおよびノードXの電圧が所定の基準電圧に設定されることで、ノードの電圧が制御されるだけでなく、M1およびM3のソース-ドレイン間電圧降下が確定的となる。同じく、ノードSおよびノードYの電圧がノードVおよびノードXの電圧をそれぞれ追跡するよう設定されることで、M2およびM4のソース-ドレイン間電圧が確定的となる。各ノードV、S、X、およびYの電圧、並びにM1、M2、M3、およびM4の電圧降下を制御することで、カレントミラーの電流追跡が実質的に改善され、PAコアの線形性範囲がPVTパラメータの全域で実質的に改善される。一つの実施形態では、抵抗R1、R2、およびR3の抵抗は、実質的に固定値である。Vddが上下にシフトした場合、ノードVおよびノードXの電圧は、Vddの上昇および低下を追跡することに注意されたい。たとえば、ノードXの電圧は、電源のVddが上下にシフトしたかに拘らず、実質的にVdd/2に留まる。図3は、本発明の別の実施形態に係るカレントミラー300の簡略図である。カレントミラー200について上に使用したのと同じ参照符号付与を、カレントミラー300の実質的に同様の要素を識別するのに使用する。カレントミラー300は、カレントミラー200と実質的に同様であるが、カレントミラー300が、M1のソース-ゲート間に配置された結合コンデンサ242を備える点において異なる。カレントミラー300は、バイアス抵抗235の互いに反対する側に配置されたコンデンサ310および315をさらに備えてよい。コンデンサ310の第1コンデンサノードは、バイアス抵抗235の第1の側と、M1のゲートとに結合される。コンデンサ310の第2コンデンサノードは、グラウンドに結合される。コンデンサ315の第1コンデンサノードは、バイアス抵抗235の第2の側と、M2のゲートとに結合される。コンデンサ315の第2コンデンサノードは、グラウンドに結合される。M1のソースおよびゲートは、結合コンデンサ440によっても結合されてよい。カレントミラー300は、バイアス抵抗240の互いに反対側に配置されたコンデンサ320および325をさらに備えてよい。コンデンサ320の第1コンデンサノードは、バイアス抵抗240の第1の側とM3のゲートとに結合される。コンデンサ320の第2コンデンサノードは、グラウンドに結合される。コンデンサ325の第1コンデンサノードは、バイアス抵抗240の第2の側とM4のゲートとに結合される。コンデンサ325の第2コンデンサノードは、グラウンドに結合される。コンデンサ310、315、320、および325は、ノードYの入力で受信したAC信号を、バイアスブランチに結合されないよう隔離する。図4は、本発明のさらに別の実施形態に係るカレントミラー400の簡略図である。カレントミラー400は、カレントミラー200およびカレントミラー300と実質的に同様であるが、カレントミラー400が、バイアスブランチとPAコアとの間に結合されたカスケードトランジスタM1bおよびM2bを備える点が異なる。カレントミラー400は、さらに、バイアスブランチとPAコアとの間に結合されたカスケードトランジスタM3bおよびM4bを備える。M1bおよびM2bは、pMOSトランジスタであってよく、M3bおよびM4bは、nMOSトランジスタであってよい。M1bは、M1と直列に配置され、ソースが制御電流源225に結合され、ドレインがM1のソースに結合されてよい。M2bは、M2と直列に配置され、ソースがインダクタ230に結合され、ドレインがM2のソースに結合されてよい。M1bおよびM2bのゲートは、バイアス抵抗405を介して結合されてよい。カレントミラー300について上記したように、コンデンサ310および315がM1およびM2とバイアス抵抗235とに結合されているのと実質的に同様に、コンデンサ410および415が、M1bおよびM2bのゲートと、バイアス抵抗405とに結合されてよい。カレントミラー100について上記したように、各トランジスタの特定のドレインソース構成を便宜的に記載している。本発明の別の実施形態では、たとえば、使用されるその他のトランジスタ技術に基づいて、特定のソースドレイン構成を別の態様で構成してよいことは当業者には理解されよう。M3bは、M3と直列に配置され、ドレインがグラウンドに結合され、ソースがM3のドレインに結合されてよい。M4bは、M4と直列に配置され、ドレインがインダクタ237を介してグラウンドに結合され、ソースがM4のドレインに結合されてよい。M3bおよびM4bのゲートは、バイアス抵抗420を介して結合されてよい。カレントミラー300について上記したように、コンデンサ320および325がM3およびM4とバイアス抵抗240とに結合されているのと実質的に同様に、コンデンサ425および430が、M3bおよびM4bのゲートと、バイアス抵抗420とに結合されてよい。カレントミラー400の第1出力Vout1が、M2bのソースとインダクタ230との間にあり、カレントミラー400の第2出力Vout2が、M4bのドレインとインダクタ237との間にある。M1bのゲートは、M1bのゲートに第1バイアス電圧Vbias1を供給する第1バイアス電圧源に結合されてよく、M3bのゲートは、M3bのゲートに第2バイアス電圧Vbias2を供給する第2バイアス電圧源に結合されてよい。Vbias1およびVbias2によって、トランジスタM1b、M2b、M3b、およびM4bは、比較的強くオンされる。一つの実施形態によると、記載したカスケード構成に配置されたM1bおよびM2bは、入力ノードYで受信したAC信号を、第1出力Vout1から隔離する。記載したカスケード構成に配置されたM3bおよびM4bは、入力ノードYで受信したAC信号を第2出力Vout2から隔離する。ノードXおよびVの電圧をさらに制御することにより、M1bおよびM2bのカスケード対は、さらに、M1およびM2のソース電圧を互いに追跡させ、M3bおよびM4bのカスケード対は、さらに、M3およびM4のドレイン電圧を互いに追跡させる。バイアスブランチとPAコアとの間の電圧追跡が改善することで、制御電流からの電流のPAコアへの追跡がさらに改善され、PVTパラメータの全域においてPAコアの線形性範囲がさらに改善される。上記の記載は、本発明の多様な実施形態を、本発明の観点を実施する例とともに示した。上記の例および実施形態は、唯一の実施形態と見なされるべきでなく、以下の特許請求の範囲に定義される本発明の柔軟性および利点を示すべく提示されている。上記の記載および以下の特許請求の範囲に基づいて、特許請求の範囲に定義される発明の範囲から逸脱することなく、その他の構成、実施形態、実施例、および均等例を採用してよい。