"ウェーハの被描画パターン形成領域に所定の深さを有する溝部を形成する工程、ウェーハに対してトリミング要否の検査を行う工程、前記ウェーハにおけるトリミング必要なウェーハの前記溝部に導電性溶剤を射出し描画パターンを描画する工程、描画パターンを描画した後、脱気および低温アニールする工程、脱気および低温アニールした成膜後、当該成膜表面を平坦化する工程、および平坦化した後、高温アニールする工程、を有する半導体製造方法。導電性溶剤の射出時の射出領域径が溝部の幅に対して30以下である請求項1に記載の半導体製造方法。ウェーハにおける各チップにトリミング用の被描画パターン形成領域に所定の深さを有する溝部が形成され、前記溝部の側壁が5°以上の傾斜角を有して開口側が広くなるよう傾斜して、前記溝部の内部に導電性配線が形成された半導体装置。被描画パターン形成領域に形成される溝部が、ウェーハ面に形成された凸形状領域内に形成された請求項3に記載の半導体装置。ウェーハ状態において、各チップ面にパッシベーション膜から表出した少なくとも2つのトリミング用パッド電極が形成され、トリミングの要否検査の結果に基づき前記トリミング用パッド電極に対して描画パターンが印刷処理により形成された半導体装置。描画パターンが印刷処理される少なくとも2つのトリミング用パッド電極とそれぞれをつなぐ領域以外にパッシベーション膜が形成された請求項5に記載の半導体装置。描画パターンが印刷処理される少なくとも2つのトリミング用パッド電極から所定距離を有する領域以外にパッシベーション膜が形成された請求項6に記載の半導体装置。描画パターンが印刷処理される少なくとも2つのトリミング用パッド電極を囲む位置に溝が形成された請求項6または7に記載の半導体装置。描画パターンが印刷処理される少なくとも2つのトリミング用パッド電極を囲む位置に突起が形成された請求項6または7に記載の半導体装置。描画パターンが印刷処理される少なくとも2つのトリミング用パッド電極間に溝が形成された請求項6または7に記載の半導体装置。半導体装置が、複数のセルを有し、各セルに対応する位置に引き回し用パッド電極が形成された引き回し配線が設けられたIGBTチップであり、各セルが、第1の電極に接続された第1のパッド電極と、第2の電極に接続された第2のパッド電極とを有しており、各セルの検査結果に基づき前記第1の電極と前記引き回し用パッド電極若しくは前記第2の電極との間に描画パターンが印刷処理により形成されるよう構成された半導体装置。半導体装置が、不揮発メモリであり、接地される静電シールド膜体がメモリ領域を覆うように印刷処理により形成され、前記静電シールド膜体を覆ってモールド加工された半導体装置。半導体装置が、電力用半導体装置とロジック回路とをワンチップ上に集積した電力用集積回路装置であって、高電位島分離領域の内部に形成されたロジック回路と高耐圧スイッチ素子とを電気的に接続するレベルシフト配線である導電性配線がパッシベーション膜上に描画パターンの印刷処理により形成された半導体装置。上記のように、ウェーハテスト後におけるトリミング技術としては各種技術が提案されているが、トリミング処理において高価な装置を必要としたり、不要となる可能性のある素子やトリミング用回路をウェーハにあらかじめ形成する必要があるため、製造コストの増大を招くという問題あった。また、配線形成トリミングでは、ウェーハテスト後においてテスト結果に応じた特別の描画パターンを薄膜に形成し、当該ウェーハの対応する位置にその薄膜を貼り付けて、トリミング用配線を形成している例えば、特許文献1参照。。しかし、このトリミング技術では精度高く配線することが非常に困難であり、高品質のICを歩留まり高く製造することはできなかった。さらに、配線形成トリミングとしては、ウェーハにおいて電極端子群を表出する開口をあらかじめ形成しておき、トリミング時において対応する開口に対して金属ペーストを塗布して所望の電極端子同士を互いに接続し、その上に封止樹脂を塗布するトリミング技術が提案されている例えば、特許文献2参照。。しかし、上記のような従来の配線形成トリミングでは、所望の電極端子群の上にある程度広い範囲に金属ペーストを塗布して金属ペースト層を形成し電気的に接続する構成であるため、繊細な調整は困難であった。また、電極端子上に塗布されて形成された金属ペースト層の剥離等を防止するために、金属ペースト層の上部にはかならず封止樹脂層を形成しなければならず、製造が容易ではなく、製造工程が複雑であった。本発明は、半導体装置に対して所望の回路を印刷処理により容易に形成することが可能な半導体製造方法を提供することを課題とし、かつトリミング精度が高く、トリミングが容易な半導体製造方法およびこの半導体製造方法により得られる半導体装置を提供することを課題とする。上記の課題を解決するために、本発明に係る半導体製造方法は、ウェーハの被描画パターン形成領域に所定の深さを有する溝部を形成する工程、ウェーハに対してトリミング要否の検査を行う工程、前記ウェーハにおけるトリミング必要なウェーハの前記溝部に導電性溶剤を射出し描画パターンを描画する工程、描画パターンを描画した後、脱気および低温アニールする工程、脱気および低温アニールした成膜後、当該成膜表面を平坦化する工程、および平坦化した後、高温アニールする工程、を有する。このような工程を有する半導体製造方法は、ウェーハの被描画パターン形成領域に形成された溝部に対してクラックを発生させることなく精度高く描画パターンを印刷動作により形成することができる。上記の本発明に係る半導体製造方法により製造された本発明に係る半導体装置は、ウェーハにおける各チップにトリミング用の被描画パターン形成領域に所定の深さを有する溝部が形成され、前記溝部の側壁が5°以上の傾斜角を有して開口側が広くなるよう傾斜して、前記溝部の内部に導電性配線が形成されている。このように構成された半導体製造装置は、ウェーハテスト後において、そのテスト結果に応じて描画パターンが印刷動作により容易に形成されるため、トリミング処理が容易な半導体装置となり高品質の半導体装置となる。また、本発明に係る他の観点の半導体装置は、ウェーハ状態において、各チップ面にパッシベーション膜から表出した少なくとも2つのトリミング用パッド電極が形成され、トリミングの要否検査の結果に基づき前記トリミング用パッド電極に対して描画パターンが印刷処理により形成されている。このように構成された半導体製造装置は、ウェーハテスト後において、そのテスト結果に応じて描画パターンが印刷動作により形成される構成であるため、トリミング処理が容易な半導体装置となり高品質の半導体装置となる。また、本発明に係るさらに他の観点の半導体装置は、複数のセルを有し、各セルに対応する位置に引き回し用パッド電極が形成された引き回し配線が設けられたIGBTチップであり、各セルが、第1の電極に接続された第1のパッド電極と、第2の電極に接続された第2のパッド電極とを有しており、各セルの検査結果に基づき前記第1の電極と前記引き回し用パッド電極若しくは前記第2の電極との間に描画パターンが印刷処理により形成されている。このように構成された半導体製造装置は、テスト結果に応じて印刷動作によりトリミングできる構成であるため、トリミング処理が容易なIGBTとなり高品質の半導体装置となる。また、本発明に係るさらに他の観点の半導体装置は、不揮発メモリであり、接地される静電シールド膜体がメモリ領域を覆うように印刷処理により形成され、前記静電シールド膜体を覆ってモールド加工されている。このように構成された半導体製造装置は、高耐圧素子と同一チップ上に形成しても、モールド分極が生じるという不具合を防止することができる。さらに、本発明に係るさらに他の観点の半導体装置は、電力用半導体装置とロジック回路とをワンチップ上に集積した電力用集積回路装置であって、高電位島分離領域の内部に形成されたロジック回路と高耐圧スイッチ素子とを電気的に接続するレベルシフト配線である導電性配線がパッシベーション膜上に描画パターンの印刷処理により形成されている。このように構成された半導体製造装置は、レベルシフト配線を描画パターンの印刷動作により形成されるため、容易に製造することが可能となる。本発明によれば、ウェーハテスト後の半導体装置に対して所望の回路を容易に形成することが可能な半導体製造装置および半導体製造方法を提供することができる。また、ウェーハテスト後におけるトリミング技術を容易に行うことが可能な半導体製造装置、半導体製造方法、および半導体装置を提供することができる。さらに、本発明によれば、信頼性の高い半導体装置を低コストで提供することが可能となる。また、本発明によれば、導電性配線や絶縁性膜を形成するにあたり、導電特性や絶縁特性を安定化させると共に、溶剤とウェーハとの密着性を向上させて剥離等の不具合を解消し、配線形状や成膜形状の制御性を向上させた上でチップ面積の増大を招くことなく近傍の素子や回路配線との絶縁性を向上させることができる。さらに、本発明によれば、ICチップ構造に制約なく汎用性の高い技術で所望の配線をウェーハテスト後にICチップ上に形成できるため、バラツキの少ない高品位なICチップを得ることが出来ると共に、不良チップの救済が可能となるため、良品率が飛躍的に向上し、製造コストの大幅な低減を図ることができる。以下、本発明に係る半導体製造装置、半導体製造方法、および半導体装置の好適な実施の形態を添付の図面を参照しつつ説明する。《実施の形態1》図1は本発明に係る実施の形態1の半導体製造装置における回路描画システムの構成を示すブロック図である。図1に示す半導体製造装置における回路描画システムは、ウェーハテスト後においてウェーハ上に所望の回路を形成する描画パターンを印刷するための装置である。実施の形態1の半導体製造装置により製造される半導体装置は半導体集積回路以下、ICと略称する。である。実施の形態1の半導体製造装置における回路描画システムは、主にウェーハ状態における各ICチップの特性値を測定し、トリミングすべきICチップの位置データや該当するICチップにおけるトリミング量描画パターン等のトリミングデータを決定するウェーハテスト部100と、ウェーハテスト部100において決定したトリミングデータに基づき当該ウェーハ1上に所望の回路を印刷する描画パターン印刷部110と、当該ウェーハ1におけるICチップの基本情報等を保持する記憶部であるデータベース部120とを有して構成されている。ウェーハテスト部100においては、通常のウェーハテストを行い、ウェーハにおける各ICチップに関するデータを検出する。ICチップに関するデータとしては、例えば、各ICチップの位置を示す座標データと、それぞれのICチップから得られた初期特性値データ等であり、これらの検出されたデータのそれぞれは関連づけてウェーハテスト部100において記録される。また、ウェーハテスト部100においては、データベース部120に記憶されているICチップの基本情報を読み込み、この基本情報と各ICチップに関する検出された初期特性値データ等とを比較する。その比較結果が各ICチップの座標データと関連づけて記憶される。そのとき、各ICチップのトリミングの要否およびトリミングが必要なICチップに対する描画パターンが決定される。なお、各ICチップの検出された初期特性値データにおいて、規格から大きくはずれてトリミング処理では調整できないICチップに対しては、後の製造工程において、不良品として識別できるよう当該ICチップの表面にNGマークが刻印される。データベース部120には、対象となるウェーハにおける各ICチップの基本情報等があらかじめ記憶されているが、基本情報等としては、検出された初期特性値に対応するトリミングのための各種描画パターン、ウェーハにおけるICチップパターンを認識するための基準画像情報、各描画パターンに対応するICチップにおける印刷位置情報があり、これらの情報は事前にデータベース部120に入力され記憶されている。描画パターン印刷部110においては、ウェーハテスト部100から送信されたトリミングデータに基づきトリミングが必要なICチップに対して描画パターンの印刷処理を行う。ウェーハテスト部100から描画パターン印刷部110に送信されるトリミングデータとしては、トリミングが必要なICチップの座標データと、そのICチップにおける必要なトリミング量を示す描画パターンデータである。描画パターン印刷部110は、ウェーハ上のICチップにトリミングのための描画パターンを印刷する印刷ヘッド111と、ウェーハ上のICチップ表面の画像を取り込むチップ座標認識部112と、各種情報に基づき印刷ヘッド111に対して該当するウェーハのICチップ表面に描画パターンを印刷する制御部113とを有して構成される。チップ座標認識部112は、ウェーハ上のICチップ表面の画像を取り込むことにより、各ICチップの位置を特定する。チップ座標認識部112において用いられる画像認識処理は、CCDを用いた画像処理によりウェーハを撮像して、その撮像パターンを分析して各ICチップの位置を認識するものである。制御部113は、ウェーハテスト部100から送信されたICチップ毎のトリミングデータと、チップ座標認識部112から送信される当該ウェーハに関する画像データと、データベース部120から送信される当該ウェーハに関するICチップパターンデータや配線データ等を取得する。制御部113は、当該ウェーハにおける該当する各ICチップに対するトリミングのための所望の描画パターンのデータを印刷ヘッド111へ送り、印刷ヘッド111を駆動制御する。すなわち、制御部113は当該ウェーハにおいて印刷する場所を撮像パターンによる画像データに基づき特定し、印刷ヘッド111に対して印刷データを提供する。印刷ヘッド111は、指定された描画パターンを非接触で電子的な印刷により形成することができるインクジェット方式が用いられている。以下、本発明の半導体製造装置および半導体製造方法に用いられる描画パターン印刷部110について詳細に説明する。図2は実施に形態1の半導体製造装置における描画パターン印刷部110の印刷ヘッド111を用いてウェーハ1上に描画パターンを形成している状態を示す図である。図2において説明を容易なものとするため各部の形状を拡大して示しており、実際のものとは異なる形状である。以下の説明において、ウェーハテストの結果、トリミングが必要なICチップを有するウェーハ部分を下地ウェーハ1とする。図2に示すように、印刷ヘッド111には3つのノズル111A,111B,111Cが実質的に同一方向を向いて配設されている。すなわち、実施の形態1における3本のノズル111A,111B,111Cの射出方向が略並行となるよう配設されており、各ノズル111A,111B,111Cは一体的に形成されている。このため、ウェーハテストの結果、トリミングすべきとなった下地ウェーハ1上を印刷ヘッド111がスキャン動作するとき、最初に第3のノズル111Cがスキャンし、その軌跡に沿って第2のノズル111Bがスキャンし、そして最後に同じ軌跡をなぞって第1のノズル111Aがスキャンするよう配設されている。印刷ヘッド111が上記のスキャン動作をするとき、第1のノズル111Aからは導電性溶剤114が射出され、第2のノズル111Bからは絶縁性溶剤115が射出され、そして第3のノズル111Cからは界面処理液である前処理液116が射出されるよう構成されている。図2に示すように、上記のように構成された印刷ヘッド111が下地ウェーハ1上に配置され、印刷ヘッド111は制御部113からの制御指令に基づいて下地ウェーハ1上をスキャンして、所望の描画パターンである配線パターンが下地ウェーハ1上に描画される。この描画動作において、初めに第3のノズル111Cから所定の下地ウェーハ1上に前処理液116が射出される。前処理液116としてはシランカップリング剤等のシリコン親和性の高い界面活性剤が用いられており、下地ウェーハ1の表面と第1のノズル111Aから射出される導電性溶剤114による導電性配線との密着性を向上させている。このように、第3のノズル111Cから前処理液116であるシリコン親和性の高い界面活性剤が射出された後に、その軌跡に沿ってその直後に第1のノズル111Aから導電性溶剤114が射出されて、所望の配線パターンが下地ウェーハ1の表面に確実に描画される。さらに、図3に示すように、実施の形態1における印刷ヘッド111においては、第2のノズル111Bから射出される絶縁性溶剤115を用いて絶縁性膜による描画が可能である。印刷ヘッド111が下地ウェーハ1上に配置され、印刷ヘッド111は制御部113からの制御指令に基づいて下地ウェーハ1上をスキャンして、所望の絶縁膜によるパターンが下地ウェーハ1上に描画される。この描画動作において、初めに第3のノズル111Cから所定の下地ウェーハ1上に前処理液116が射出される。シリコン親和性の高い界面活性剤である前処理液116は、下地ウェーハ1の表面と第2のノズル111Bから射出される絶縁性溶剤115による絶縁性膜との密着性を向上させている。このように、第3のノズル111Cから前処理液116であるシリコン親和性の高い界面活性剤が射出された後に、その軌跡に沿ってその直後に第2のノズル111Bから絶縁性溶剤115が射出されて、所望の絶縁パターンが下地ウェーハ1表面に描画される。実施の形態1の半導体製造装置においては、前処理液116が吐出された直後にその上面に導電性溶剤114または絶縁性溶剤115が射出される構成であるため、前処理液116の蒸散等による下地ウェーハ1における成膜間界面性状の変化を抑制することができ、所望の描画が可能となる。なお、実施の形態1の半導体製造装置における印刷ヘッド111の描画サイズは、約600dpiであり、約43μm以上の所望の太さの線が形成される。印刷ヘッド111によればICチップ上のパッシベーション膜上にも所望のパターンを確実に描画することができる。したがって、実施の形態1の半導体製造装置においては所望の描画パターンである配線パターンや絶縁パターンを該当するICチップ表面に確実に形成することができ、高精度のトリミングを行うことが可能となる。第1のノズル111Aから射出される導電性溶剤114としては、導電性ポリマーが用いられている。このように導電性ポリマーを用いることにより、実施の形態1における精密な描画パターンを確実に形成することが可能となる。以上のように構成された実施の形態1の半導体製造装置においては、ウェーハにおける各ICチップにおいて特殊なトリミング用の構造を形成する必要が無く、半導体装置の製造コストの大幅な低減が図れるとともに、汎用性の高い半導体製造装置を提供することが可能となる。一般的なインクジェット方式による印刷技術においては、印刷パターンの膜体と下地との密着性において十分でない場合があり、下地表面の凸凹形状や印刷パターンの膜厚の増加によるストレスの影響を受けて密着不良や剥離等を誘発することがある。また、インクジェット方式においては射出時の飛散等によるパターンの不整合を修正する工程が無いため、密着不良や剥離等が生じた場合において修正することが不可能である。したがって、一般的なインクジェット方式により印刷パターンを形成する場合においては、下地の凸凹形状や成膜材料と下地との間の馴染み具合の違いがそのまま印刷パターンの不整合となって現れていた。さらに、一般的なインクジェット方式による印刷技術では、成膜溶剤を下地表面に単に吐出して塗布することが目的であるため、印刷パターンの成膜形状を制御するような構成ではなかった。本発明に係る実施の形態1の半導体製造装置における回路描画システムでは、ウェーハ状態における各ICチップの特性値を測定し、該当する各ICチップにおけるトリミングデータを決定し、そのトリミングデータに基づき当該ICチップ面1上に所望の描画パターンを印刷するよう構成されている。このような描画パターンを形成するために、実施の形態1の半導体製造装置においては、特殊な構成を有する印刷ヘッド111により前処理液116を指定された描画パターンに沿って所望の線の太さを有して描画し、その直後に導電性溶剤114または絶縁性溶剤115を前処理液116により形成された描画パターンの軌跡に沿って、前処理液116の線上に確実に射出されている。したがって、実施の形態1の半導体製造装置における回路描画システムにおいては、前処理液116が導電性溶剤114または絶縁性溶剤115による描画パターンの形成前にウェーハ下地1上に射出されているため、ウェーハ下地1の表面における凸凹形状は前処理液116に覆われて平坦面となっており、導電性溶剤114または絶縁性溶剤115による描画パターンの膜体とウェーハ下地1との密着性は常に良好なものとなっている。したがって、描画パターンがウェーハ下地1の表面と確実に密着しているため、描画パターンの膜厚を増加させても密着不良や剥離等を誘発することがなく、信頼性の高い回路描画システムとなる。また、実施の形態1の半導体製造装置における回路描画システムにおいては、3つのノズルを並行に設けて、各ノズルから所望の線形状となる溶剤などを同じ軌跡に沿って順次射出する構成であるため、ウェーハテスト後のトリミングデータに基づき、該当するICチップに対して高精度にトリミング処理することが可能となり、ウェーハの歩留まりを飛躍的に向上させることが可能となる。以上のように、本発明に係る実施の形態1の半導体製造装置における回路描画システムでは、印刷ヘッド111は3つのノズル111A,111B,111Cを有する構成で説明したが、印刷ヘッド111には少なくとも第1のノズル111Aと第3のノズル111Cが一体的に形成されていてもよい。このように構成された回路描画システムにおいて、印刷ヘッド111は下地ウェーハ1上をスキャンして描画パターンの情報に対応して前処理液116が第3のノズル111Cから射出され、その直後に、その軌跡に沿って導電性溶剤114が射出されて導電性配線3が形成される。このとき、前処理液116にはシランカップリング剤等のシリコン親和性の高い界面活性剤が用いられているため、導電性配線3と下地ウェーハ1との密着性が向上している。また、前処理液116が射出された直後に導電性溶剤114が射出される構成であるため、前処理液116の蒸散等による下地ウェーハ1と成膜間の界面性状の変化を抑制することができる。同様に、実施の形態1の半導体製造装置における回路描画システムでは、下地ウェーハ1上に配置される印刷ヘッド111には少なくとも第2のノズル111Bと第3のノズル111Cが一体的に形成されていてもよい。このように構成された回路描画システムにおいて、印刷ヘッド111は下地ウェーハ1上をスキャンして描画パターン情報に対応したタイミングで前処理液116が第3のノズル111Cから射出され、その直後に、その軌跡に沿って絶縁性溶剤115が射出されて絶縁性配線4が形成される。このとき、前処理液116はシランカップリング剤等のシリコン親和性の高い界面活性剤が用いられているため、絶縁性膜4との下地ウェーハ1との密着性が向上している。また、絶縁性溶剤115は例えばシリコンラダーポリマーを用いることで厚膜化に伴うストレスの増大を緩和させることが可能であり、且つクラック等の不具合を防止することができる。また、前処理液116が射出された直後に絶縁性溶剤115が射出される構成であるため、前処理液116の蒸散等による下地と成膜との間の界面性状の変化を抑制することができる。《実施の形態2》以下、本発明に係る実施の形態2の半導体製造装置について説明する。実施の形態2の半導体製造装置は前述の実施の形態1の半導体製造装置における回路描画システムの描画パターン印刷部110の構成が異なるものである。特に、描画パターン印刷部110における印刷ヘッド111の構成が異なっている。したがって、実施の形態2の半導体製造装置における印刷ヘッドの符号に211を付して説明し、その他の構成において実施の形態1と同じ機能、構成を有するものには同じ符号を付して、その説明は実施の形態1の説明を適用する。実施の形態2の半導体製造装置における回路描画システムは、前述の実施の形態1における回路描画システムと同様に、ウェーハテスト部100と、描画パターン印刷部110と、データベース部120とを有して構成されている。ただし、図4に示すように、描画パターン印刷部110の印刷ヘッド211の構成が異なっている。図4は、実施の形態2の半導体製造装置における回路描画システムを用いて、導電性配線3または絶縁性膜4を形成する被描画パターン形成領域として下地ウェーハ1に凸形状の凸部1Pが形成されている場合の描画動作を示す説明図である。図5は、実施の形態2における回路描画システムを用いて、導電性配線3または絶縁性膜4を形成する被描画パターン形成領域として下地ウェーハ1に凹形状の凹部1Hが形成されている場合の描画動作を示す説明図である。図4および図5に示すように、実施の形態2の半導体製造装置における印刷ヘッド211には3つのノズル211A,211B,211Cの他にウェーハ下地1の表面印刷面までの距離を検出する第1のセンサー212が設けられている。第1のセンサー212は超音波センサーであり、印刷ヘッド211の実質的なノズル先端からウェーハ下地の印刷面までの距離を検出する。この第1のセンサー212は超音波センサーでなくレーザー光を用いた距離検出素子を用いても良い。印刷ヘッド211における3本のノズル211A,211B,211Cは、実施の形態1と同様に、その射出方向が略並行となるよう設けられており、第1のセンサー212と合わせて一体的に形成されている。したがって、ウェーハテストされた結果、トリミングすべきとなった下地ウェーハ1上を印刷ヘッド211がスキャン動作するとき、最初に第1のセンサー212が下地ウェーハ1の印刷面までの距離を検出し、その後第3のノズル211Cがスキャンし、その軌跡に沿って第2のノズル211Bがスキャンし、そして最後に同じ軌跡に沿って第1のノズル211Aがスキャンするよう配設されている。印刷ヘッド211がスキャン動作するとき、第1のノズル211Aからは導電性溶剤114が射出され、第2のノズル211Bからは絶縁性溶剤115が射出され、そして第3のノズル211Cからは前処理液116が射出されるよう構成されている。図4および図5に示すように、上記のように構成された印刷ヘッド211が指定された下地ウェーハ1上に配置され、印刷ヘッド211は制御部図1の制御部113参照からの制御指令に基づいて下地ウェーハ1上をスキャンして、所望の描画パターンが下地ウェーハ1上に描画される。この描画動作において、初めに第1のセンサー212が下地ウェーハ1の印刷面までの距離を検出し、所定の距離となるよう制御される。そして、指定された描画パターンの情報に基づき、印刷ヘッド211は第3のノズル211Cから所定の下地ウェーハ1上の被描画パターン形成領域に前処理液116を射出し、下地ウェーハ1表面と第1のノズル211Aから射出される導電性溶剤114による導電性配線との密着性を向上させている。このように、第3のノズル211Cから前処理液116であるシリコン親和性の高い界面活性剤が射出された後に、その軌跡に沿ってその直後に第1のノズル211Aから導電性溶剤114が射出されて、導電性配線3となる所望の描画パターンが下地ウェーハ1の被描画パターン形成領域に確実に描画される。なお、図4および図5においては、第1のノズル211Aから導電性溶剤114が射出されて、導電性配線3の描画パターンが下地ウェーハ1上に形成される場合について説明したが、前処理被液116を射出した後に絶縁性溶剤115を射出して絶縁性膜4を形成することも可能である。この描画動作においても、同様に、初めに第1のセンサー212が下地ウェーハ1の印刷面までの距離を検出し、所定の距離となるよう制御されて、絶縁性被膜4となる所望の描画パターンが下地ウェーハ1の被描画パターン形成領域に確実に描画される。本発明に係る実施の形態2の半導体製造装置における回路描画システムでは、印刷ヘッド211は3つのノズル211A,211B,211Cと第1のセンサー212が一体的に形成されている構成で説明したが、描画パターンを形成すべき凸部1Pまたは凹部1Hの被描画パターン形成領域に配置される印刷ヘッド211には、少なくとも第1のノズル211Aと第3のノズル211Cと共に第1のセンサー212が一体的に構成されていてもよい。このように構成された回路描画システムにおいて、第1のセンサー212は超音波またはレーザー光等を用いて印刷ヘッド211と下地ウェーハ1の印刷面との距離を測定できる機能を有しており、第1のセンサー212が測定した距離情報は、制御部図1の制御部113を参照にフォードバックされ、下地ウェーハ1と印刷面との距離が一定に保持され、下地ウェーハ1の形状によらず安定した射出制御を行うことが可能となる。実施の形態2の半導体製造装置における回路描画システムにおいては、描画パターンの情報に基づいて前処理液116が第3のノズル211Cから射出されて、被描画パターン形成領域に前処理液被膜2が形成され、そしてその前処理液被膜2上に導電性溶剤114または絶縁性溶剤115が射出されて、所望の導電性配線3または絶縁性膜4が形成される。このとき、前処理液116はシランカップリング剤等シリコン親和性の高い界面活性剤が用いられているため、導電性配線3または絶縁性膜4の下地ウェーハ1との密着性が向上している。また、前処理液116が射出された直後に導電性溶剤114または絶縁性溶剤115が射出されるため、前処理液116の蒸散等による下地ウェーハ1の印刷面と成膜との間の界面性状の変化を抑制することができる。実施の形態2の半導体製造装置における回路描画システムでは、印刷ヘッド211は少なくとも第2のノズル211Bと第3のノズル211Cと共に第1のセンサー212が一体的に形成されてもよい。このように構成された場合には、第1のセンサー212は印刷ヘッド211と下地ウェーハ1の印刷面との距離を測定し、その距離情報を制御部図1の制御部113を参照にフォードバックし、下地ウェーハ1と印刷面との距離が一定に保持される。そして、指定された描画パターンの情報に基づいて前処理液116が第3のノズル211Cから射出されて前処理液被膜が形成され、その前処理液被膜の上に絶縁性溶剤115が射出されて絶縁性配線4が形成される。以上のように、実施の形態2の半導体製造装置における印刷ヘッド211は、3つのノズル211A,211B,211Cと第1のセンサー212が一体的に形成されている構成の他に、第1のノズル211Aと第3のノズル211Cと第1のセンサー212の構成、第2のノズル211Bと第3のノズル211Cと第1のセンサー212の構成でもよく、その使用目的に応じて適切な構成が選ばれる。《実施の形態3》以下、本発明に係る実施の形態3の半導体製造装置について説明する。実施の形態3の半導体製造装置は前述の実施の形態1の半導体製造装置における回路描画システムの描画パターン印刷部110の構成が異なるものである。特に、描画パターン印刷部110における印刷ヘッド111の構成が異なっている。したがって、実施の形態3の半導体製造装置における印刷ヘッドの符号に311を付して説明し、その他の構成において実施の形態1と同じ機能、構成を有するものには同じ符号を付して、その説明は実施の形態1の説明を適用する。実施の形態3の半導体製造装置における回路描画システムは、前述の実施の形態1における回路描画システムと同様に、ウェーハテスト部100と、描画パターン印刷部110と、データベース部120とを有して構成されている。ただし、図6に示すように、描画パターン印刷部110の印刷ヘッド311の構成が異なっている。図6は、実施の形態3の半導体製造装置における回路描画システムを用いて、導電性配線3または絶縁性膜4を印刷する被描画パターン形成領域として下地ウェーハ1に凸形状の凸部1Pが形成されている場合の描画動作を示す説明図である。図7は、実施の形態3における回路描画システムを用いて、導電性配線3または絶縁性膜4を印刷する被描画パターン形成領域として下地ウェーハ1に凹形状の凹部1Hが形成されている場合の描画動作を示す説明図である。図6および図7に示すように、実施の形態3の半導体製造装置における印刷ヘッド311には3つのノズル311A,311B,311Cとウェーハ下地1の表面印刷面までの距離を検出する第1のセンサー312の他に第2のセンサー313が設けられている。第2のセンサー313は超音波センサーであり、印刷ヘッド311の実質的なノズル先端から射出された溶剤表面までの距離、すなわち実質的な導電性配線3または絶縁性膜4の表面までの距離を検出する。この第2のセンサー313は超音波センサーでなくレーザー光を用いた距離検出素子を用いても良い。印刷ヘッド311における3本のノズル311A,311B,311Cは、実施の形態1と同様に、その射出方向が略並行となるよう設けられており、第1のセンサー312および第2のセンサー313と合わせて一体的に形成されている。したがって、ウェーハテストされた結果トリミングすべきとなった下地ウェーハ1上を印刷ヘッド311がスキャン動作するとき、最初に第1のセンサー312が下地ウェーハ1の印刷面までの距離を検出し、その軌跡に沿って、第3のノズル311C、第2のノズル311B、第1のノズル311Aが順次にスキャンし、そして最後に第2のセンサー313が成膜表面までの距離を計測するよう配設されている。印刷ヘッド311のスキャン動作において、第1のノズル311Aからは導電性溶剤114が射出され、第2のノズル311Bからは絶縁性溶剤115が射出され、そして第3のノズル311Cからは前処理液116が射出されるよう構成されている。図6および図7に示すように、上記のように構成された印刷ヘッド311が指定された下地ウェーハ1上に配置され、印刷ヘッド311は制御部図1の制御部113参照からの制御指令に基づいて下地ウェーハ1上をスキャンして、所望のパターンが下地ウェーハ1上に描画される。この描画動作において、初めに第1のセンサー312が下地ウェーハ1の印刷面までの距離Aを計測し、印刷ヘッド311が所定の位置となるよう制御される。そして、第3のノズル311Cから下地ウェーハ1上の被描画パターン形成領域に前処理液116が射出され、下地ウェーハ1の表面と第1のノズル311Aから射出される導電性溶剤114による導電性配線3との密着性を向上させている。このように、第3のノズル311Cから前処理液116であるシリコン親和性の高い界面活性剤が射出された後に、その軌跡に沿ってその直後に第1のノズル311Aから導電性溶剤114が射出されて、導電性配線3となる所望の描画パターンが下地ウェーハ1の被描画パターン形成領域に確実に描画される。さらに、実施の形態3における回路描画システムにおいては、第2のセンサー313により印刷ヘッド311の先端から導電性配線3の実質的な表面までの距離Bが計測され、その計測情報が制御部に伝送されている。制御部においては、計測された距離Aと距離Bの差分により導電性配線3の膜厚を検知して、所望の膜厚となるよう制御している。この制御においては第1のノズル311Aからの導電性溶剤114の射出量が制御される。なお、図6および図7においては、第1のノズル311Aから導電性溶剤114が射出されて、導電性配線3の描画パターンが下地ウェーハ1上に形成される場合について説明したが、前処理被液116を射出した後に絶縁性溶剤115を射出して絶縁性膜4を形成することも可能である。この描画動作においても、同様に、初めに第1のセンサー312が下地ウェーハ1の印刷面までの距離を検出し、印刷ヘッド311が所定の距離となるよう制御されるとともに、第2のセンサー313により印刷ヘッド311の先端から導電性配線3の実質的な表面までの距離Bが計測され、絶縁性被膜4が所望の描画パターンで下地ウェーハ1の被描画パターン形成領域に確実に描画される。以上のように、本発明に係る実施の形態3の半導体製造装置における回路描画システムでは、下地ウェーハ1上における被描画パターン形成領域である凸部1Pまたは凹部1Hをスキャン動作する印刷ヘッド311は、少なくとも第1のノズル311A、第2のノズル311B、第3のノズル311Cの3つのノズルと共に第1のセンサー312および第2のセンサー313が一体的に構成されている。第1のセンサー312は超音波やレーザー光等を用いることにより、印刷ヘッド311と下地ウェーハ1の被描画パターン形成領域と間の距離を計測する機能を有している。計測された距離情報Aは制御部にフォードバックされて、印刷ヘッド311と下地ウェーハ1との距離を一定に保持するよう制御され、下地ウェーハ1における被描画パターン形成領域の形状によらず安定した射出制御を行うことができる。実施の形態3に係る実施の形態3の半導体製造装置における回路描画システムは、描画パターンの情報に基づいて前処理液116が被描画パターン形成領域に第3のノズル311Cから射出された後、導電性溶剤114または絶縁性溶剤115が射出されて、指定された下地ウェーハ1上に導電性配線3または絶縁性膜4が形成されよう構成されている。このとき、前処理液116はシランカップリング剤等のシリコン親和性の高い界面活性剤が用いられているため、導電性配線3または絶縁性膜4と下地ウェーハ1との密着性が向上している。また、実施の形態3における回路描画システムでは、前処理液116が射出された直後に導電性溶剤114または絶縁性溶剤115がその上に射出されるよう構成されているため、前処理液の蒸散等による下地ウェーハ1と成膜との間の界面性状の変化を抑制することができる。さらに、実施の形態3の半導体製造装置における回路描画システムでは、第2のセンサー313が超音波またはレーザー光等を照射することによって印刷ヘッド311と導電性配線3の表面または絶縁性膜4の表面との間の距離を測定する構成であるため、第1のセンサー312により計測された情報と合わせてフォードバックすることにより成膜膜厚を確実にモニタリングすることができる。《実施の形態4》以下、本発明に係る実施の形態4の半導体製造装置について説明する。実施の形態4の半導体製造装置は前述の実施の形態1から3の半導体製造装置の回路描画システムにおいて用いる導電性溶剤の具体例である。以下の説明においては、前述の図2に示した実施の形態1の半導体製造装置の構成を用いて説明するが、実施の形態4において用いた導電性溶剤は前述のいずれの実施の形態においても適用可能である。以下、実施の形態4の半導体製造装置の回路描画システムにおいて用いた導電性溶剤について説明する。実施の形態4の半導体製造装置において用いた導電性溶剤114としては、導電粘性ワニスが用いられている。図8は導電粘性ワニスの組成例を示した分子構造図である。本組成例は導電性素材であるカーボンナノチューブ7を成膜母材であるシリコンラダーポリマー5中に均一に分散させている。このように導電性溶剤114として図8に示した導電粘性ワニスを用いることにより、平坦性と低ストレス性を確保しており、厚膜成膜に対応できるように、シランカップリング剤6によって界面結合を強化している。実施の形態4において用いるカーボンナノチューブ7は予め高純度に精製されていることが好ましく、すなわち化学気相成長法CVD法による生成後に大気中にて500~600°C程度の温度によるアニール工程を加え、濃硫酸と濃硝酸の混合液に浸漬させた上で遠心分離機によりアモルファスカーボン等の不純物を除去することが好ましい。シリコンラダーポリマー5の構造一般式は、図8に示されるように、Si-O結合を主鎖とし、側鎖に種々の官能基を設定できる特徴を有している。例えば、R1とR2はアリール基、水素原子、脂肪族アルキル基又は不飽和結合を有する官能基であり、同種および異種を問わない。R3、R4、R5及びR6はアリール基、水素原子、脂肪族アルキル基、トリアルキルシリル基又は不飽和結合を有する官能基であり、同種および異種を問わない。また、重量平均分子量は1000以上である。シランカップリング剤6は、主鎖6Aがシロキサン結合を有しており、一方の側鎖6Bにカーボンナノチューブ親和性基であるアミノ基を有することにより、このアミノ基がアンカー部としてカーボンナノチューブ7と結合しており、もう一方の側鎖6Cにシリコンラダーポリマー5と親和機能を有する官能基、例えば水酸基、カルボキシル基、カルボニル基、エステル基等、またはこの官能基から構成される重合体を構成している。シランカップリング剤6と精製したカーボンナノチューブ7とを混合させることにより、両者の吸着作用が働き、カーボンナノチューブ同士の凝集が抑制される。また、シリコンラダーポリマー5とシランカップリング剤6との間での親和性が高いことから、シランカップリング剤6中に均一に分散されたカーボンナノチューブ7は、再凝集することなくシリコンラダーポリマー5中に拡散する。更に、シリコンラダーポリマー5の粘度は、印刷ヘッド111図2参照の各ノズル111A,111B,111Cの内径、射出圧等の組み合わせから決まる最適粘度となるよう調整される。実施の形態4の半導体製造装置において導電性溶剤114として用いた導電粘性ワニスは、有機溶剤との混合による調整によりカーボンナノチューブ7の均一分散形態を保持したまま最適化をはかることが可能である。実施の形態4の半導体製造装置において、導電性溶剤114が粘性溶剤として導電粘性ワニスを用いた場合には、有機溶剤に溶解したシリコンラダーポリマー溶液に、例えばカーボンブラック、カーボンナノチューブ、あるいは銀、銅、ニッケル、パラジウムなどの金属またはこれらの金属酸化物から選ばれたフィラー等の導電性素材と、必要に応じて導電性素材の表面処理剤としてシランカップリング剤を加え分散させた成膜材料が用いられる次に、上記の導電粘性ワニスを導電性溶剤114として用いて、実施の形態4の半導体製造装置における回路描画システムによる配線描画動作について説明する。図9は実施の形態4の半導体製造装置における回路描画システムによる回路描画動作を示すフローチャートである。この回路描画動作を示すフローチャートは、導電性溶剤114が指定された描画パターンに応じて射出されて、導電性配線が形成される工程を示す。実施の形態4の半導体製造装置において、導電性配線が形成される被描画パターン形成領域を図10と図11に示す。図10は下地ウェーハ1の被描画パターン形成領域に形成される溝部8を示す断面図であり、図11は下地ウェーハ1の被描画パターン形成領域に形成される凸部1Pに形成される溝部8を示す断面図である。図10または図11に示すように、実施の形態4の半導体製造装置において製造される半導体装置には、被描画パターン形成領域に予め所定の深さを有する溝部8が形成されている。検査対象のウェーハに対してウェーハテストを実施工程Aした後、トリミングすべきICチップを決定する工程B。次に、当該ICチップを実施の形態4の半導体製造装置における回路描画システムに装着し、描画パターンの情報に基づいて、シリコンラダーポリマー5を成膜母材とする導電粘性ワニスを導電性溶剤114として対応する溝部8に射出する工程C。その射出直後に脱気して射出された溶剤における溝部8の側壁部分等に二次的に発生した気泡等を解消させる工程D。次に、低温アニール、例えば100°Cで15分間空気中にさらすことによって有機溶剤を蒸散させる工程E。そして、CMPChemicalMechanicalPolishing:化学的機械的研磨法によって導電性配線3の表面の平坦化が図られる工程F。最後に、高温アニール、例えば300°Cで60分間、窒素雰囲気中に配置することによって硬化させる工程G。上記のように成形された描画パターンにおいては、成膜母材であるシリコンラダーポリマー5に殆ど収縮ストレスが発生しないため、溝部8内に充填した厚膜を形成した場合でもクラックが発生することがなく、信頼性の高い導電性配線3を形成することができる。実施の形態4の半導体製造装置における回路描画システムにおいては、上記のように描画パターンにおいて溝部8内に厚膜で形成した導電性配線3の場合においてもクラックが発生することが防止されているが、導電性溶剤114に添加されている導電性素材の膨張率を考慮して、下地ウェーハ1に形成される溝部8の側壁が上部に向かってより開口するように傾斜するよう形成されている。図10に示すように、溝部8はその両側の側壁面8Aが上方に向かってより開口するように傾斜している。この測壁面8Aの傾斜角度については、発明者が5度以上10度以下の範囲内が好ましいことを確認した。傾斜角度が5度未満の場合には導電性溶剤114に添加された導電性素材の膨張による緩和領域としては不十分であり、下地ウェーハ1に形成される溝部8による描画パターンとしては可能な限り微細であることが好ましいため、緩和領域として十分となる10度以下の傾斜角度が好ましい。図10に示したように、傾斜する側壁面8Aを持つ溝部8に対して導電性溶剤114を射出充填工程C、脱気工程D、低温アニール工程E、研磨して平坦化工程F、そして高温アニール工程Gを実施することにより、所望の描画パターンが形成される。図10に示した溝部8の側壁面8Aは、予め5度以上の傾斜角を有しているため、描画パターンにクラックなどの損傷が生じることがない。導電性溶剤114において、シリコンラダーポリマー自体は高温アニールによる収縮ストレスがほとんど発生しないため、溝部8内でクラックが発生する懸念は低いが、導電性を付与する為に添加した導電性素材の膨張率を考慮する必要がある。したがって、図10に示した溝部8には傾斜した側壁面8Aを形成し、導電性素材の膨張によるストレスの緩和スペースを確保している。なお、図10に示した溝部8においては、導電性素材の膨張によるストレスの緩和スペースを側壁面8Aの傾斜角を規定して構成したが、製造工程において対応可能であれば、溝部8の側壁面8Aにおける表面側に近い領域のみを傾斜面とする構成や、側壁面を反り返った弓形状とする構成も可能である。半導体装置において、描画パターンの導電性配線3に高圧大電流を流す仕様の場合には、その描画パターンの近傍の素子や他の配線部分に対して絶縁性能を高めたり、絶縁距離を確保する必要がある。したがって、実施の形態4の半導体製造装置における回路描画システムにおいては、下地ウェーハ1の表面に峰状の凸部1Pを形成し、その凸部1Pの頂部領域1Bを描画パターンとする構成のものが用いられる。図11は下地ウェーハ1に形成される凸部1Pを示す断面図である。図11に示すように、凸部1Pの先端面である頂部領域1Bには溝部8が形成されている。この溝部8の両側の側壁面8Aは、上方に向かってより開口するよう傾斜している。この測壁面8Aの傾斜角度については、図10に示した溝部8と同様に、5度以上10度以下の範囲内が好ましい。上記のように、下地ウェーハ1に形成された凸部1Pの頂部領域1Bに溝部8を形成して描画パターンとすることにより、描画パターンの近傍の素子や他の配線部分に対して絶縁距離を確実に確保することが可能となる。また、このように凸部1Pの頂部領域1Bを描画パターンとすることにより、ICチップ面積の増大を伴うことなく所望の仕様を満たす構成とすることが可能となる。図11に示したように、下地ウェーハ1に形成された凸部1Pの頂部領域1Bに溝部8が形成されており、この溝部8の側壁面8Aが所定の傾斜角を有して形成されている。図11に示した構成において、凸部1Pに形成された溝部8に対して導電性溶剤114を射出充填工程C、脱気工程D、低温アニール工程E、研磨して平坦化工程F、そして高温アニール工程Gを実施することにより、所望の描画パターンが凸部1Pの頂部領域1Bに形成される。したがって、図11に示したように、下地ウェーハ1上の被描画パターン形成領域である凸部1Pに描画パターンを形成することにより、描画パターンと近傍の素子や他の配線部分との絶縁距離を確保することができるため、このような構成は導電性配線の通電条件が高圧、大電流が要求される場合に特に有効である。なお、下地ウェーハ1上に形成される凸部1Pは、下地ウェーハ1と一体に形成してもよいが、凸部1Pは下地ウェーハ1上に別途形成する構成でもよい。実施の形態4の半導体製造装置における回路描画システムにおいては、導電性配線3や絶縁性膜4を高精度に成膜するために、成膜領域である溝部8の幅または凸部1Pにおける頂部領域1Bの幅に対して、ノズルから射出される導電性溶剤114および絶縁性溶剤115の射出領域の径が30以下に設定することが好ましい。このように粘性溶剤の射出領域を設定することにより、溝部8または凸部1Pの所定領域に精度高く導電性配線3および絶縁性膜4を形成することが可能となる。上記の数値は、発明者が粘性溶剤の射出時において、溶剤の粘度や射出圧の設定を各種変更して実験を行い、射出後の溶剤の広がりや飛散を考慮にいれた結果に基づいている。膜厚が数μm~10μm程度の範囲において、描画パターンの線の最小幅が30μm以上の場合特に考慮する必要がある。ただし、導電性配線3や絶縁性膜4が薄膜で微細幅の条件、例えば、膜厚約2μm以下で、最小幅が5μm以下の場合においては、導電性溶剤114および絶縁性溶剤115の射出領域の径を成膜領域の幅の30~50まで規制することにより対応することができる。《実施の形態5》以下、本発明に係る実施の形態5の半導体製造装置について説明する。実施の形態5の半導体製造装置は前述の実施の形態1から3の半導体製造装置の回路描画システムを用いて半導体装置を製造する具体例である。以下の説明においては、前述の図2に示した実施の形態1の半導体製造装置の構成を用いて説明するが、実施の形態2および実施の形態3の半導体製造装置を用いて製造してもよい。また、前述の実施の形態4において用いた導電性溶剤および絶縁性溶剤は本発明に係るいずれの実施の形態においても適用可能である。実施の形態5の半導体製造装置は実施の形態1の半導体製造装置における回路描画システムの描画パターン印刷部110を用いて、ウェーハテスト後の半導体装置に対してトリミングを行うものである。実施の形態5の回路描画システムにおいて用いる抵抗値トリミングについて簡単に説明する。図12はラダータイプレジスタネットワークLaddertypeResistorNetworkを有するR-2R回路方式による抵抗値トリミングの原理を示す回路図である。図12において、aに示す半導体装置のD-Aコンバータではスイッチに相当するトリミング領域S1~S5がすべてオン状態であり、出力電圧Voutは参照電圧Vrefの31/32となっている。一方、図12のbに示す半導体装置はaと同じD-Aコンバータであり、スイッチに相当するトリミング領域S1~S5における第2のトリミング配線S2と第4のトリミング配線S4がオフ状態となっており、その他のトリミング配線S1,S3,S5はオン状態である。この結果、出力電圧Voutは参照電圧Vrefの21/32となっている。図12に示すように、出力電圧Voutを所望の値とするために、スイッチに相当するトリミング領域S1~S5における所望のトリミング配線をオンオフ制御接続/切断制御することにより、回路定数である抵抗値を調整して、トリミングすることが可能となる。図13から図15は実施の形態5の回路描画システムにおいて、ウェーハテスト後のウェーハ状のICチップに対してトリミングのための配線描画を行っているところを示す図であり、印刷ヘッド111がトリミング用パッド電極9における指定された2つのパッド電極9A,9Bとの間に前処理液116と導電性溶剤114とを射出して導電性配線3を形成しているところを示す図である。図14は図13におけるA-A’線における断面図を示しており、印刷ヘッド111の射出状態を示している。図15はパッド電極9A,9Bとの間に導電性配線3が形成された状態を示す断面図である。図14および図15において下地ウェーハ1の上面にはトリミング用のパット電極9A,9Bが形成されており、そのパット電極9A,9Bの上面が露出するようパッシベーション膜10が形成されている。このように形成されたウェーハテスト後の下地ウェーハ1に対して、前述の実施の形態1の半導体製造装置における回路描画システムの描画パターン印刷部110を用いてトリミング処理が行われる。描画パターン印刷部110の印刷ヘッド111から前処理液116および導電性溶剤114が、下地ウェーハ1のトリミング用のパット電極9A,9Bに対して射出され、所望の描画パターンとなる導電性配線3がパット電極9Aと9Bの間に形成される。この結果、パット電極9Aと9Bの間が電気的に接続状態オン状態となり、指定されたトリミング処理が行われる。上記の描画パターンの配線描画動作は、ウェーハテストの結果を示すトリミングデータに基づいて上記のトリミング処理が行われて、所望の範囲内となる特性値を有する半導体装置となる。この配線描画動作において、トリミングデータに基づいて指定された電極パッド間に導電性溶剤114が射出されて配線が形成されており、このときの印刷状態は、600dpiであり、約43μm以上の分解能が得られる。このため、ICチップ上のパッシベーション膜上にも配線を描画することができる。したがって、実施の形態5の回路描画システムを用いることにより、ウェーハ状のICチップの構造において、特殊なトリミング用構造を形成しなくても、安価で且つ汎用性の高い描画パターンを形成することが可能となり、信頼性の高いトリミングを行うことができる。《実施の形態6》以下、本発明に係る実施の形態6の半導体装置について説明する。実施の形態6の半導体装置は、前述の実施の形態1から3の半導体製造装置により製造される半導体装置であり、回路描画システムの描画パターン印刷部110が用いられて、ウェーハテスト後のトリミングデータに基づいてトリミング処理される半導体装置である。図16は半導体装置のトリミング処理の対象となる1組のパッド電極9,9を示す半導体装置の平面図であり、トリミング処理前の状態を示している。図17のaは図16のB-B’線による断面図であり、図17のbは図16のC-C’線による断面図である。図18のaは、図16に示した半導体装置に対してトリミング処理した後の状態において、図16のB-B’線による断面図である。図18のbは図16に示した半導体装置をトリミング処理後の状態におけるC-C’線による断面図である。図16および図17に示すように、実施の形態6の半導体装置は、半導体基板12上に層間酸化膜11が形成されており、その上にトリミング用アルミ電極9が設けられている。実施の形態6の半導体装置の表面においては、トリミング処理時に配線される1組のパッド電極9,9とその間に表出された層間酸化膜11以外は、パッシベーション膜10により覆われており、1組のパッド電極9,9とその間は凹部領域13となっている。上記のように構成された半導体装置に対して、前述の実施の形態1からの3の半導体製造装置の回路描画システムが用いられて、トリミング処理が行われる。図18のa、bに示すように、トリミングデータに基づいて、1組のパッド電極9,9とその間の凹部領域13に導電性溶剤が射出されて、1組のパッド電極9,9間に導電性配線3が形成され、トリミング処理が終了する。半導体装置の製造において、トリミング処理する場合には印刷ヘッドより前処理液や導電性溶剤などがICチップの表面上に射出されるため、これらの溶剤が揮発して固体化するまでの期間に溶剤がにじみを生じ、ICチップの表面上の配線部分において断線が発生する危険性がある。このような問題を防止するために、実施の形態6の半導体装置においては、図16に示したように、描画パターンとなるトリミング処理すべき領域を残して、パッシベーション膜10をパターンニングして、凹部領域13を形成しておくことにより、その凹部領域13に必要な溶剤を射出してトリミング処理のための配線描画を確実に行うことが可能となる。また、図19に示すように、パッシベーション膜10をパターンニングする凹部領域をトリミング用アルミ電極パッド電極9から所定距離を有する外側の領域までとしてもよい。図20のaは図19に示した半導体装置におけるB-B’線による断面図である。図20のbは図19に示した半導体装置に対してトリミング処理後の状態におけるB-B’線による断面図である。図20のbに示すように、トリミング処理するための凹部領域13がパッド電極9を取り囲むよう形成されているため、より確実なトリミング処理が可能となる。《実施の形態7》以下、本発明に係る実施の形態7の半導体装置について説明する。実施の形態7の半導体装置は前述の実施の形態1から3の半導体製造装置により製造される半導体装置であり、回路描画システムの描画パターン印刷部110が用いられて、ウェーハテスト後のトリミングデータに基づいてトリミング処理された半導体装置である。トリミング処理によるそれぞれの半導体装置における特性値の調整精度を向上させるためには、トリミング処理のための描画パターンの種類を増加させればよい。しかし、複数の描画パターンを単純に並べて形成した場合には、前述の実施の形態6において説明したように、溶剤がにじみを生じて、隣の描画パターンに流れ込み干渉するおそれがある。トリミング処理において、さらなる不良品を発生させることは絶対に避けるべき事項である。このような不良品の発生を防止するためには、トリミング処理のための描画パターンの間隔を十分広く取り、液ダレを考慮してマージンを広くする方法がある。しかし、このような方法では、ICチップ上の描画パターンの配設面積が増加し、引いては無効面積増加によるICチップ面積の損失をもたらす。これを防止するために、図21に示すようにパッシベーション膜10による凹部領域描画パターン形成領域13を取り囲むように、凹部領域13の外側に更に液ダレ防止溝14を形成する。図21は実施の形態7の半導体装置の平面図である。図22のaは図21におけるE-E’線による断面図である。図22のbは図21の半導体装置における所望の描画パターンとなるパッド電極9,9に対して溶剤を射出した状態を示しており、図21における半導体装置に溶剤を射出したときのE-E’線による断面図である。図22に示すように、射出された溶剤は凹部領域描画パターン形成領域13を超えた場合でも、液ダレ防止溝14において確実に止まり、近隣の描画パターンに干渉することが防止されている。なお、図21に示した半導体装置においては、凹部領域13を取り囲むように一重の液ダレ防止溝14を形成した例を示したが、このような液ダレ防止溝を多重に形成しても有効である。このように形成された液ダレ防止溝により不要領域に対する溶剤によるにじみ液ダレを防止し、トリミング処理のための描画パターン面積をできるだけ小さく形成することが可能となる。《実施の形態8》以下、本発明に係る実施の形態8の半導体装置について説明する。実施の形態8の半導体装置は、実施の形態7の半導体装置と同様に、前述の実施の形態1から3の半導体製造装置により製造される半導体装置であり、回路描画システムの描画パターン印刷部110が用いられて、ウェーハテスト後のトリミングデータに基づいてトリミング処理された半導体装置である。実施の形態8の半導体装置においては液ダレ防止のために、実施の形態7の半導体装置における液ダレ防止溝とは異なり、液ダレ防止突起15が形成されている。図23は実施の形態8の半導体装置の平面図である。図24のaは図23におけるF-F’線による断面図である。図24のbは図23の半導体装置における所望の描画パターンとなるようパッド電極9,9に対して溶剤を射出した状態を示しており、図23における半導体装置に溶剤を射出したときのF-F’線による断面図である。図23に示すように、液ダレ防止突起15は凹部領域描画パターン形成領域13を取り囲むように形成されており、アルミ配線を配設してその上にパッシベーション膜10をパターンニングして形成されている。したがって、実施の形態8の半導体装置において凹部領域13の周りにはパッシベーション膜10が形成されており、さらに、そのパッシベーション膜10において凹部領域13を取り囲む外環突起となる液ダレ防止突起15が形成されている。このため、図24のaおよびbに示すように、凹部領域13の周りには凹凸形状が形成されており、描画パターン形成領域である凹部領域13からの液ダレが完全に防止される。《実施の形態9》以下、本発明に係る実施の形態9の半導体装置について説明する。実施の形態9の半導体装置は、実施の形態7及び8の半導体装置と同様に、前述の実施の形態1から3の半導体製造装置により製造される半導体装置であり、実施の形態7及び8の半導体装置とは別の配線描画動作における液ダレを防止する機構を開示したものである。図25は実施の形態9の半導体装置の平面図である。図26は実施の形態9の半導体装置における描画パターンに対するトリミング処理前の状態を示す断面図であり、図27はトリミング処理後の状態を示す断面図である。図26のaは図25におけるG-G’線による断面図であり、図26のbはH-H’線による断面図である。図27のaは図25の半導体装置におけるトリミング後のG-G’線による断面図であり、図27のbは図25の半導体装置におけるトリミング後のH-H’線による断面図である。図25から図27に示すように、パッシベーション膜10により形成された凹部領域13の内側にある層間絶縁膜11に溝穴16が形成されている。この溝穴16は、トリミング処理において接続されるべき1組のパット電極9,9が形成される位置をつなぐよう層間絶縁膜11が穿かれて形成されている。この溝穴16は、半導体装置の製造工程において、コンタクトエッチング工程等により層間絶縁膜11を窪ませることにより形成され、層間絶縁膜11の表面の凹凸を大きく形成して、後工程のパッド電極9,9に段差を形成している。このように形成することにより、トリミング処理において、射出された導電性溶剤114の液ダレが防止されると共に、所望の導電性配線3を所定領域に形成することが可能となる。《実施の形態10》以下、本発明に係る実施の形態10の半導体装置について説明する。実施の形態10の半導体装置は、前述の実施の形態1から3の半導体製造装置により製造される半導体装置であり、回路描画システムの描画パターン印刷部110が用いられて、ウェーハテスト後のテスト結果に対応するトリミングデータに基づいてトリミング処理される半導体装置である。実施の形態10の半導体装置はIGBT絶縁ゲート型バイポーラトランジスタである。図28は実施の形態10の半導体装置であるIGBTチップの平面図である。図28に示すように、IGBTチップは、ゲート電極パッド17、エミッタ電極パッド18、およびゲート電極引回し用のアルミ配線19を有して構成されている。このIGBTチップにおいて、符号22は高耐圧分離領域である。図29は図28に示すIGBTチップの等価回路である。実施の形態10の半導体装置であるIGBTチップは、微視的に見ると図29の等価回路に示すように、複数の微小なIGBTセルの集合体である。実施の形態10のIGBTチップは、6個のIGBTセル20A,20B,20C,20D,20E,20Fを含んで構成されている。一般に、チップ面積の大きなIGBTでは、ゲート酸化膜の欠陥によりゲート-エミッタ間の短絡による製造不良が発生しやすい構造である。このようなゲート不良は、IGBTチップにおける極一部のIGBTセルにおいて発生するが、1箇所でもゲート不良が生じた場合、IGBTチップ全体が不良品となって廃棄処分となる。したがって、ゲート不良が発生しているIGBTセルのみのゲート配線を切断し、ゲート-エミッタ間を短絡させることにより、即ち該当するIGBTセルに対してトリミング処理を行うことにより、そのIGBTチップ全体を良品とすることが可能となる。そこで、実施の形態10の半導体装置であるIGBTチップにおいては、ウェーハテストによる各IGBTセル検査終了後にトリミング処理ができるよう、各IGBTセル20A,20B,20C,20D,20E,20Fにトリミング用のパッド電極21A,21B,21C,21D,21E,21Fを設けている。IGBTセル検査においては、各IGBTセルのパッド電極21A,21B,21C,21D,21E,21Fに測定用針を接触させて、ゲートの良/不良状態を検査する。図28に示したIGBTチップにおいては、検査において1つのIGBTセル20Eがゲート不良を生じていることが検知され、トリミング処理された状態を示している。また、図29は図28に示したIGBTチップの等価回路を示しており、IGBTセル20Eのゲート-エミッタ間が短絡されている。IGBTチップにおいて、良品のIGBTセルに対してはそのパッド電極21A,21B,21C,21D,21Fがゲート電極引回し用のアルミ配線19とゲートパッド電極17を介してゲート電極に接続されている。このアルミ配線19には各パッド電極21A,21B,21C,21D,21E,21Fに対応する位置に、トリミング用パッド23A,23B,23C,23D,23E,23Fが形成されている。したがって、トリミング処理において、パッド電極21A,21B,21C,21D,21Fは、対応するアルミ配線19のトリミング用パッド23A,23B,23C,23D,23Fに接続される。一方、ゲート不良が検知された不良品のIGBTセル20Eに対しては、そのパッド電極21Eをエミッタ電極パッド18に接続するトリミング処理が行われる。このエミッタ電極パッド18は全てのIGBTセルで共通である。上記のようにトリミング処理することにより、不良品であるIGBTセルのみが不使用状態となり、当該IGBTチップの全体は良品状態となる。図30は本発明に係る実施の形態10の半導体装置であるIGBTにおける効果を示すグラフである。図30に示すグラフにおいて、破線が従来の半導体装置におけるチップ面積と良品率との関係を示しており、実線が実施の形態10の半導体装置であるIGBTにおけるチップ面積と良品率との関係を示している。前述したように、IGBTの良品率はチップ面積の増加と共に低下していく。実施の形態10のIGBTは、パッド電極やトリミング用パッドを形成する必要があるためチップ面において無効領域が存在する。このため、見かけ上の良品率は本質的に低下する。これは、1ウェーハにおいて製造できるチップ数が、例えば500個であったものが、無効領域の増加により450個に低下すると、見かけ上の良品率は90になることによる。しかし、本発明に係る実施の形態10の半導体装置においては、不良IGBTチップであっても良品として救済できるため、チップ面積に対する良品率の低下は大きく改善される。ただし、ゲート不良以外の原因でIGBTセルが不良となった場合や、1つのIGBTチップにおいて複数のIGBTセルが不良となった場合において、そのようなIGBTは救済されない場合がある。このため、図30において実線で示すように、本発明に係る実施の形態10の半導体装置においても全ての不良IGBTが救済されるわけではなく、多少右肩下がりとなっている。しかし、破線で示す従来の半導体装置の場合に比べて、ある程度チップ面積が大きい場合には飛躍的な効果が示されている。図30に示すように、チップ面積が小さい場合には、従来の半導体装置の場合の方が良品率は高いが、これは前述したように見かけ上の良品率が含まれており、実際の良品率ではほとんど変わらないものとなっている。ただ、ある程度チップ面積が大きくなると、本発明に係る実施の形態10の半導体装置による効果は飛躍的に大きくなる。《実施の形態11》以下、本発明に係る実施の形態11の半導体装置について説明する。実施の形態11の半導体装置は、前述の実施の形態1から3の半導体製造装置により製造される半導体装置であり、回路描画システムの描画パターン印刷部110が用いられて、静電シールドが印刷動作により形成された半導体装置である。実施の形態11の半導体装置は不揮発メモリのEPROMErasableProgrammableReadOnlyMemoryである。図31は一般的な不揮発メモリのEPROMを示す断面図である。図31において、NチャネルのEPROMは、P型半導体基板24、EPROMのソース/ドレインを形成するN型拡散領域25、ゲート酸化膜26、フローティングゲート27、制御ゲート28、層間酸化膜29、パッシベーション膜30、フィールド酸化膜31を有して構成されている。このFPROMはフローティングゲート27と制御ゲート28が自己整合構造である。一般的なRPROMはウェーハテスト中において、その動作確認のため書き込み消去動作を行っている。このウェーハテストにおいて、データ消去には紫外線等の光を照射することによって、フローティングゲート27内の電子を励起する必要がある。したがって、従来のRPROMにおいては、層間酸化膜29やパッシベーション膜30には高い光透過性が求められている。層間酸化膜29として使用されるシリコン酸化膜は、本質的に高い光透過性を有しているため問題はない。また、保護膜であるパッシベーション膜30として使用されるチッ化シリコン膜SiNは、特殊な条件で成膜することにより、光透過性を有する膜体とを形成していた。このときのチッ化シリコン膜の物性は、N-H結合が多く含まれ、屈折率を1.95以下としなければならなかった。上記のように構成された従来のEPROMにおいて、高耐圧素子と同一チップ上に形成した場合、次のような不具合が発生する。図32は従来のEPROMが高耐圧素子と同一チップ上に形成され、モールド樹脂32によりパッケージングされた状態を示す断面図である。図32にように構成された従来のEPROMが高耐圧素子と同一チップ上に形成された場合、高耐圧素子からの電気力線が低電位領域のEPROMに到達するため、このEPROMのパッケージング材であるモールド樹脂32において分極が生じる。この分極により、モールド樹脂32におけるEPROM側には正の電荷が誘起される。この結果、モールド樹脂32がゲートとして正電位を与えた状態になる。このとき、EPROMのソース-ドレイン間のフィールド酸化膜31下のP型半導体基板24がモールド樹脂32の正電荷の影響で反転し、N型のMOSチャンネルを構成してしまう。その結果として、図32に示すように、ソース-ドレイン間でリーク電流が発生し、データ化けを起こすという問題が発生する。上記のように構成された従来のEPROMにおいて、モールド樹脂における分極モールド分極による不具合の対策としては、パッシベーション膜30の一部に半絶縁性シリコンチッ化膜33を用いたものがある。しかし、このように半絶縁性のシリコンチッ化膜33を用いた場合、このシリコンチッ化膜の屈折率は2.1以上であり、光透過性が極めて悪いため、EPROMに光が到達するように、シリコンチッ化膜はEPROM上に形成されないようパターニングされて形成されていた図32参照。そこで、本発明に係る実施の形態11の半導体装置であるEPROMにおいては、前述の実施の形態1から3において説明した半導体製造装置を用いてウェーハテスト後において静電シールドを印刷動作により形成している。図33は本発明に係る実施の形態11のEPROMの構成を示す断面図である。図33に示すように、ウェーハテスト後は光照射によるデータ消去の必要がないため、本発明の配線描画技術により、半絶縁シリコンチッ化膜33がカバーされていないEPROM上の領域に静電シールド34が印刷されている。この静電シールド34は、導電性溶剤を射出して形成された導電性配線である。この静電シールド34は、GND端子等に接続することによりモールド樹脂によりパッケージングされたときのモールド分極を防止するシールド膜として機能する。上記のように構成された実施の形態11の半導体装置は、モールド分極が生じるという不具合を防止できるため、高耐圧素子とEPROMを同一チップ上に形成することが可能となる。《実施の形態12》本発明に係る実施の形態12の半導体装置は、電力用半導体装置とロジック回路とをワンチップ上に集積した電力用集積回路装置HVIC:HighVoltageICであり、この電力用集積回路装置以下、HVICと略称するの製造において前述の実施の形態1から3において説明した半導体製造装置を用いて後述するレベルシフト配線を印刷ヘッドにより形成したものである。図34は電力用半導体装置とロジック回路とをワンチップ上に集積した従来の電力用集積回路装置HVIC:HighVoltageICを示す平面図である。この電力用集積回路装置以下、HVICと略称するは、モータ、照明機器、映像機器などの各種機器の駆動制御に用いられている。図35から図37は図34に示したHVICの断面図であり、図35は図34のA-A’線による断面図であり、図36は図34のB-B’線による断面図であり、図37は図34のC-C’線による断面図である。図34に示すHVICは、高耐圧のNチャネルのMOSFET35と、そのゲート電極に接続された第1のロジック回路36と、MOSFET35のドレイン電極に接続された高電位側の第2のロジック回路37を有する高電位島分離領域38とを有して構成されている。MOSFET35のドレイン電極と第2のロジック回路37とは高電位のレベルシフト配線39により接続されている。図35、図36および図37のHVICの断面図に示すように、P-半導体基板40上には、N埋め込み拡散領域41、N-エピタキシャル層42が形成されている。図35に示すように、P分離拡散領域43は埋め込み拡散領域41に達するように形成されている。図35、図36および図37において、符号44は深いN拡散領域、符号45はP拡散領域、符号46はP拡散領域、符号47はN拡散領域、符号48はフィールドプレートとしても使用されるゲート電極、符号49はGND側フィールドプレートとしても使用されるアルミ電極、符号50は酸化膜、符号51はレベルシフト配線として使用されるレベルシフトアルミ電極、および符号52はフィールド酸化膜LOCOS膜である。また、符号53は保護膜であるパッシベーション膜である。上記のように構成されたHVICは、N埋め込み拡散領域41とN-エピタキシャル層42がP分離拡散領域43により分離され取り囲まれるRESURFReducedSurfaceField構造の分離構造を有している。従来のHVICにおいては、高電位のレベルシフトアルミ電極51が基板電位であるP分離拡散領域43およびはP拡散領域45の上を横切るため、空乏層の伸びが阻害され、耐圧が低下するという問題がある。この問題に対処するため、図35に示した従来構造では、PN接合上にゲート電極48等でフィールドプレートを形成し、空乏層の伸びを確保し、更にはフィールドプレートをフローティングで多重に形成し、容量結合で表面電界を安定化させるMFFPMultipleFloatingFieldPlate構造で対処していた。ただし、上記の従来構成においては、高電位のレベルシフト配線となるレベルシフトアルミ電極51とGND側フィールドプレートであるアルミ電極49との間の層間に形成されている酸化膜50の厚みは1.0μm以上としていた。しかし、このような構成では、製造プロセスが複雑になり、コストが上昇するという問題があった。また、層間の酸化膜50が厚いと、微細加工技術が適用できないというデメリットも発生していた。本発明に係る実施の形態12の半導体装置である電力用集積回路装置HVICにおいては、上記の問題を解決し、レベルシフト配線を前述の実施の形態1から3において説明した半導体製造装置を用いて配線描画したものである。図38は本発明に係る実施の形態12のHVICにおいてレベルシフト配線54を形成した構造を示す断面図である。図38において、図35から図37で示したものと同じ機能を有する膜体には同じ符号を付す。図38に示すように、実施の形態12のHVICにおいては、パッシベーション膜53上に、実施の形態1から3において説明した半導体製造装置の回路描画システムを用いて導電性配線であるレベルシフト配線54が形成されている。したがって、図35に示したようにレベルシフトアルミ電極51を設ける必要が無くなるとともに、GND側フィールドプレートであるアルミ電極49の表面側の層間酸化膜50の厚さを1.0μm以上形成する必要がなくなる。この結果、HVICの製造において微細加工技術が適用できる。さらに、実施の形態12のHVICにおいては、パッシベーション膜53を形成するパターニングは、数十μm以上のパッド電極のための開口が要求されるだけであるため、パッシベーション膜53は1.0μmよりも更に厚く成膜することが可能となる。また、パッシベーション膜53に半絶縁性Sin膜を適用することができるため、その静電シールド効果でSi表面の電界分布への影響をさらに緩和することも可能である。なお、本発明の半導体装置において、ICチップ面によっては絶縁領域に比べて配線形成箇所が多い場合がある。この場合には、配線を形成しない箇所に絶縁性の高い物質、例えばポリイミドなどを印刷溶剤として用いてICチップ面に印刷する。その後、ウェーハ面全体に導電性溶剤を塗布することにより、ICチップ面の絶縁領域には確実に絶縁性膜が形成され、ICチップ面における絶縁領域は確実に絶縁され、信頼性の高い半導体装置となる。図39は半導体装置において複数のトリミング用のパッド電極が形成された例を示す平面図である。図39に示す半導体装置においては、トリミング処理が指定されたパッド電極間の切断と、その他のパッド電極の接続を行うことである。図39に示した半導体装置のトリミング処理においては、破線Tで囲む領域内のパッド電極9A,9Bが切断状態となり、その他のパッド電極9が接続状態となるよう回路描画システムを用いて膜体が形成される。図40は図39に示した半導体装置に2つのパッド電極9Aと9Bの間に絶縁性溶剤が射出され絶縁性膜体4が形成された状態を示す平面図である。図41は図40に示した半導体装置の被描画パターン形成領域となる全面に導電性溶剤を塗布して導電性膜体3を形成した状態を示す平面図である。なお、図42において、aは図40のA-A’線による断面図であり、bは図40のB-B’線による断面図であり、cは図41のC-C’線による断面図であり、およびdは図41のD-D’線による断面図である。図42において、図17から図18で示したものと同じ機能を有する膜体には同じ符号を付す。また、本発明の半導体装置においては、回路描画システムにより導電性配線を形成した後、ポリイミドなどの絶縁性物質で表面を保護する構成としても良い。また、チップ情報、例えば、仕様、品質、ウェーハ内のチップ位置などの各種情報を本発明の半導体製造装置に用いた回路描画システムにより印字することも可能である。"