直流変換回路と、マイクロプロセッサとを有し、前記直流変換回路は、変換回路と、制御回路とを有し、前記変換回路は、誘導素子と、トランジスタとを有し、前記制御回路は、比較回路と、論理回路とを有し、前記比較回路としてヒステリシスコンパレータを用い、前記制御回路では、前記比較回路が前記変換回路の出力信号と第1の基準電位又は第2の基準電位とを比較し、前記論理回路が前記比較回路の出力信号と前記マイクロプロセッサのクロック信号とを演算し、前記変換回路では、前記トランジスタが前記論理回路の出力信号に応じて前記誘導素子に流れる電流を制御し、前記誘導素子に流れる前記電流に応じて前記変換回路の出力信号を生成することを特徴とする半導体装置。直流変換回路と、マイクロプロセッサと、画素が配置された表示部とを有し、前記直流変換回路は、変換回路と、制御回路とを有し、前記変換回路は、誘導素子と、トランジスタとを有し、前記制御回路は、比較回路と、論理回路とを有し、前記比較回路としてヒステリシスコンパレータを用い、前記制御回路では、前記比較回路が前記変換回路の出力信号と第1の基準電位又は第2の基準電位とを比較し、前記論理回路が前記比較回路の出力信号と前記マイクロプロセッサのクロック信号とを演算し、前記変換回路では、前記トランジスタが前記論理回路の出力信号に応じて前記誘導素子に流れる電流を制御し、前記誘導素子に流れる前記電流に応じて前記変換回路の出力信号を生成し、前記表示部は、前記変換回路の出力信号に応じて、前記画素を駆動することを特徴とする表示装置。直流変換回路と、マイクロプロセッサと、画素が配置された表示部とを有し、前記直流変換回路は、変換回路と、制御回路とを有し、前記変換回路は、誘導素子と、トランジスタとを有し、前記制御回路は、比較回路と、増幅回路と、論理回路とを有し、前記比較回路としてヒステリシスコンパレータを用い、前記制御回路では、前記比較回路が前記変換回路の出力信号と第1の基準電位又は第2の基準電位とを比較し、前記論理回路が前記比較回路の出力信号と前記マイクロプロセッサのクロック信号とを演算する第1の動作、又は、前記増幅回路が前記変換回路の出力信号と第3の基準電位との差分を増幅し、前記比較回路が前記増幅回路の出力信号と三角波とを比較する第2の動作を行い、前記変換回路では、前記トランジスタが前記第1の動作による前記論理回路の出力信号又は前記第2の動作による前記比較回路の出力信号に応じて前記誘導素子に流れる電流を制御し、前記誘導素子に流れる前記電流に応じて前記変換回路の出力信号を生成し、前記表示部では、前記画素に1秒以上600秒以下の間隔でビデオ信号を書き込む第1の駆動、又は、前記画素に1/60秒以下の間隔で前記ビデオ信号を書き込む第2の駆動を行い、前記表示部は、前記第1の駆動を行う場合、前記第1の動作による前記変換回路の出力信号に応じて前記画素を駆動し、前記第2の駆動を行う場合、前記第2の動作による前記変換回路の出力信号に応じて前記画素を駆動することを特徴とする表示装置。直流変換回路を有する半導体装置において、新規な回路構成又は駆動方法を提供することを課題の一とする。また、直流変換回路における消費電力を低減することを課題の一とする。また、直流変換回路における電力変換効率を向上させることを課題の一とする。直流変換回路と、マイクロプロセッサとを有する半導体装置である。そして、直流変換回路は、マイクロプロセッサのクロック信号を用いて制御され、入力信号入力電圧とも呼ぶを出力信号出力電圧とも呼ぶに変換する。本発明の一態様は、直流変換回路と、マイクロプロセッサとを有し、直流変換回路は、変換回路と、制御回路とを有し、変換回路は、誘導素子と、トランジスタとを有し、制御回路は、比較回路と、論理回路とを有し、比較回路としてヒステリシスコンパレータを用い、制御回路では、比較回路が変換回路の出力信号と第1の基準電位又は第2の基準電位とを比較し、論理回路が比較回路の出力信号とマイクロプロセッサのクロック信号とを演算し、変換回路では、トランジスタが論理回路の出力信号に応じて誘導素子に流れる電流を制御し、誘導素子に流れる電流に応じて変換回路の出力信号を生成する半導体装置である。本発明の他の一態様は、直流変換回路と、マイクロプロセッサと、画素が配置された表示部とを有し、直流変換回路は、変換回路と、制御回路とを有し、変換回路は、誘導素子と、トランジスタとを有し、制御回路は、比較回路と、論理回路とを有し、比較回路としてヒステリシスコンパレータを用い、制御回路では、比較回路が変換回路の出力信号と第1の基準電位又は第2の基準電位とを比較し、論理回路が比較回路の出力信号とマイクロプロセッサのクロック信号とを演算し、変換回路では、トランジスタが論理回路の出力信号に応じて誘導素子に流れる電流を制御し、誘導素子に流れる電流に応じて変換回路の出力信号を生成し、表示部は、変換回路の出力信号に応じて、画素を駆動する表示装置である。本発明の他の一態様は、直流変換回路と、マイクロプロセッサと、画素が配置された表示部とを有し、直流変換回路は、変換回路と、制御回路とを有し、変換回路は、誘導素子と、トランジスタとを有し、制御回路は、比較回路と、増幅回路と、論理回路とを有し、比較回路としてヒステリシスコンパレータを用い、制御回路では、比較回路が変換回路の出力信号と第1の基準電位又は第2の基準電位とを比較し、論理回路が比較回路の出力信号とマイクロプロセッサのクロック信号とを演算する第1の動作、又は、増幅回路が変換回路の出力信号と第3の基準電位との差分を増幅し、比較回路が増幅回路の出力信号と三角波とを比較する第2の動作を行い、変換回路では、トランジスタが第1の動作による論理回路の出力信号又は第2の動作による比較回路の出力信号に応じて誘導素子に流れる電流を制御し、誘導素子に流れる電流に応じて変換回路の出力信号を生成し、表示部では、画素に1秒以上600秒以下の間隔でビデオ信号を書き込む第1の駆動、又は、画素に1/60秒以下の間隔でビデオ信号を書き込む第2の駆動を行い、表示部は、第1の駆動を行う場合、第1の動作による変換回路の出力信号に応じて画素を駆動し、第2の駆動を行う場合、第2の動作による変換回路の出力信号に応じて、画素を駆動する表示装置である。本発明の一態様に係る半導体装置又は表示装置は、直流変換回路におけるデューティ比の制御を正確に行うことができ、直流変換回路の信頼性を向上させることができる。また、直流変換回路における消費電力を低減することができる。また、直流変換回路における電力変換効率を向上させることができる。また、半導体装置又は表示装置の製造コストを低減することができる。以下に、実施の形態について、図面を用いて詳細に説明する。但し、以下の実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。実施の形態1本実施の形態では、半導体装置の構造及び駆動方法の一例について説明する。図1Aは、直流変換回路を有する半導体装置のブロック図の一例である。半導体装置は、直流変換回路101及びマイクロプロセッサ103を有する。直流変換回路101は、変換回路105及び制御回路107を有する。制御回路107は、比較回路109及び論理回路111を有する。直流変換回路101は、入力信号Vinを直流変換して出力信号Voutを生成する回路である。出力信号Voutは負荷115に入力される。図1B及び図1Cは、変換回路105の一例である。図1Bは昇圧型Vin<Voutを示し、図1Cは降圧型Vin>Voutを示している。変換回路105は、少なくとも、トランジスタTrと誘導素子Lとを有する。トランジスタTrは、スイッチ素子として機能し、オン状態導通状態又はオフ状態非導通状態に切り替わることで、誘導素子Lに流れる電流を制御する。なお、トランジスタTrの状態は、制御回路107で生成されたパルス信号により決定される。そして、誘導素子Lは、上記電流に応じた起電力を発生し、変換回路105の出力信号Vout直流変換回路101の出力信号とも呼ぶを生成する。なお、電流値は、入力信号Vinの値等によって決定される。このようにして、入力信号Vinを出力信号Voutに変換することができる。ここで、誘導素子Lは、例えばコイルである。次に、変換回路105の具体的な構造及び動作について説明する。図1Bの回路を用いる場合について示す。図1Bの変換回路105は、トランジスタTr、誘導素子L、ダイオードD、及びコンデンサCを有する。トランジスタTrは、ゲートが制御回路107に電気的に接続され、ソース又はドレインの一方が誘導素子Lの一方の端子及びダイオードDのアノードに電気的に接続され、誘導素子Lの他方の端子は入力信号Vinが入力される入力端子に電気的に接続され、ダイオードDのカソードは、コンデンサCの一方の端子及び出力信号Voutが出力される出力端子に電気的に接続されている。また、トランジスタTrのソース又はドレインの他方及びコンデンサCの他方の端子は、所定の電位が入力される配線に電気的に接続されている。ここで、所定の電位は、例えば、グランド電位である。なお、図1Bでは、整流を行うためダイオードDを用い、平滑を行うためコンデンサCを用いる例を示しているが、これらに限定されない。変換回路105は、トランジスタTrのオン状態又はオフ状態によって、2つの動作に分けられる。そして、2つの動作を交互に繰り返すことにより入力信号Vinを昇圧させる。まず、トランジスタTrがオン状態の場合、誘導素子Lは、流れる電流により起電力を発生する。電流値は、入力信号Vinによって決定される。そして、トランジスタTrがオフ状態の場合、誘導素子Lは、電流を維持しようとして上記起電力とは逆の方向の起電力を発生する。このとき発生した起電力に、入力信号Vinが上乗せされ、Vout=αVinとなる。ここで、αは、トランジスタTrの切り替えの1周期オン状態の期間Tonオフ状態の期間Toffに対するオン状態の期間の比デューティ比D=Ton/TonToff、0<D<1によって決定される。昇圧型の場合は、α=1/1-D、すなわちα>1であり、昇圧される。そして、変換回路105の出力信号Voutは、制御回路107にフィードバックされる。制御回路107は、フィードバック信号VFBが所望の値より大きい場合、パルス信号のデューティ比Dを低くする。また、フィードバック信号VFBが所望の値より小さい場合、パルス信号のデューティ比Dを高くする。そして、トランジスタTrは、制御回路107から入力されるパルス信号のデューティ比Dに応じて、誘導素子Lに流れる電流を制御し、入力信号Vinを別の値に変換して出力信号Voutを生成する。このように、出力信号Voutを制御回路107にフィードバックすることにより、出力信号Voutを所望の値に近づけることができる。このようにして直流変換を行うことができる。なお、図1Cで示した降圧型の回路を用いた場合も同様に、制御回路107のパルス信号のデューティ比D0<D<1によりトランジスタTrが制御され、Vout=αVinとなる。なお降圧型の場合は、α=D、すなわち0<α<1であり、降圧される。また、トランジスタTrは、薄膜トランジスタ又はパワーMOSFET等を用いることができ、適宜Pチャネル型又はNチャネル型を用いることができる。トップゲート構造としてもよく、ボトムゲート構造としてもよい。また、チャネルエッチ型又はチャネルストップ型を用いることもできる。トランジスタTrの半導体材料としては、シリコン、シリコンゲルマニウム等のシリコン半導体、酸化物半導体、有機半導体、又は化合物半導体等を用いることができる。なお、非晶質半導体、多結晶半導体、微結晶半導体、又は単結晶半導体等を用いることができる。次に、制御回路107について説明する。図1Dは、制御回路107の一例である。制御回路107は、比較回路109及び論理回路111を有する。比較回路109には、上述したように、変換回路105からのフィードバック信号VFBが入力される。比較回路109は、フィードバック信号VFBと基準電位Vrefとを比較して、比較回路109の出力信号Vhcmpとして、ハイレベルの信号H信号又はVHとも呼ぶ又はローレベルの信号L信号又はVLとも呼ぶを出力する。本実施の形態では、比較回路109としてヒステリシスコンパレータHCMPともいうを用いる。ヒステリシスコンパレータは、2つの基準電位基準電位Vref1、基準電位Vref2を用いることが可能な回路である。ヒステリシスコンパレータを用いた比較回路109は、フィードバック信号VFBと基準電位Vref1又は基準電位Vref2とを比較してハイレベルの信号又はローレベルの信号を出力することが可能である。また、ヒステリシスコンパレータを用いた場合でも、2つの基準電位を使わずに1つの基準電位を使う構成とすることも可能である。論理回路111には、比較回路109の出力信号Vhcmpと、マイクロプロセッサ103のクロック信号CLKとが入力される。論理回路111は、これら2つの信号の演算を行い、所望のデューティ比Dを有するパルス信号を生成する。そして、変換回路105が有するトランジスタTrのゲートに、論理回路111の出力信号VGS制御回路107の出力信号又はトランジスタTrのゲート信号とも呼ぶを出力する。トランジスタTrのオン状態又はオフ状態は、パルス信号のデューティ比Dに応じて制御される。このような制御をヒステリシス制御と呼ぶ。本実施の形態では、比較回路109としてヒステリシスコンパレータを用いることで、制御回路107の出力信号のノイズを削減することができる。その結果、デューティ比Dの制御を正確に行うことができる。すなわち、変換回路105の出力信号Voutを安定させることができ、直流変換回路101の信頼性を向上させることが可能である。本実施の形態では、マイクロプロセッサ103のクロック信号CLKを用いることで、デューティ比Dの制御を正確に行うことができる。すなわち、変換回路105の出力信号Voutを安定させることができ、直流変換回路101の信頼性を向上させることが可能である。また、マイクロプロセッサ103は、直流変換回路101以外の回路と兼用することができるため、製造コストを低減することができる。特に、図1Bで示した昇圧型の回路を用いる場合、原理上、比較回路109において所望のデューティ比Dを得ることが困難であるため、ヒステリシスコンパレータを用い、かつ、クロック信号CLKを用いる構成は極めて有効である。次に、制御回路107におけるパルス信号の生成について説明する。図2は、制御回路107のタイミングチャートの例である。図2では、比較回路109の出力信号Vhcmp、マイクロプロセッサ103のクロック信号CLK、及び論理回路111の出力信号VGSのタイミングチャートを示している。比較回路109は、フィードバック信号VFBと、基準電位Vref1又は基準電位Vref2とを比較することにより、VH又はVLである出力信号Vhcmpを出力する。論理回路111は、出力信号Vhcmpと、マイクロプロセッサ103のクロック信号CLKとを演算する。ここでは、論理回路111は、AND回路を用いている。そのため、2つの信号が共にVHの場合に出力信号VGSがVHとなり、それ以外の場合にVLとなる。このようにして、出力信号VGSによってパルス信号のデューティ比Dが決定される。そして、デューティ比Dによって、トランジスタTrのオン状態又はオフ状態が制御され、直流変換が行われる。変換された出力信号Voutに応じて負荷115の駆動が行われる。なお、ここでは論理回路111としてAND回路を用いる例を示しているが、これに限定されず、他の論理回路を用いることもできる。<ヒステリシスコンパレータの構成>次に、比較回路109として用いるヒステリシスコンパレータの回路構成の一例について図3を用いて説明する。図3に示すヒステリシスコンパレータは、コンパレータ221と、コンパレータ222と、インバータ223と、インバータ224と、NORゲート225と、NORゲート226と、を有する。コンパレータ221は、第1の入力端子、第2の入力端子、及び出力端子を有し、第1の入力端子に基準となる第1の電位基準電位Vref1又は単にVref1ともいうが与えられ、第2の入力端子にヒステリシスコンパレータの入力信号本実施の形態ではフィードバック信号VFBが入力される。コンパレータ222は、第1の入力端子、第2の入力端子、及び出力端子を有し、第1の入力端子にヒステリシスコンパレータの入力信号本実施の形態ではフィードバック信号VFBが入力され、第2の入力端子に基準となる第2の電位基準電位Vref2又は単にVref2ともいうが与えられる。基準電位Vref2の値は、基準電位Vref1の値より小さい。すなわち、Vref1>Vref2の関係を有する。インバータ223は、入力端子及び出力端子を有し、入力端子がコンパレータ221の出力端子に電気的に接続される。インバータ224は、入力端子及び出力端子を有し、入力端子がコンパレータ222の出力端子に電気的に接続される。NORゲート225は、第1の入力端子、第2の入力端子、及び出力端子を有し、第1の入力端子がインバータ223の出力端子に電気的に接続される。なお、NORゲート225の第1の入力端子とインバータ223の出力端子との接続点をノードSとする。NORゲート226は、第1の入力端子、第2の入力端子、及び出力端子を有し、第1の入力端子がNORゲート225の出力端子に電気的に接続され、第2の入力端子がインバータ224の出力端子に電気的に接続され、出力端子がNORゲート225の第2の入力端子に電気的に接続される。なお、NORゲート226の第2の入力端子とインバータ224の出力端子との接続点をノードRとする。また、NORゲート226の第1の入力端子とNORゲート225の出力端子との接続点をノードQとする。なお、コンパレータ221、コンパレータ222、インバータ223、インバータ224、NORゲート225、及びNORゲート226の各論理回路は、例えばトランジスタを用いて構成される。本実施の形態では、全て同一の導電型のトランジスタのみを用いて各論理回路を構成することもできる。全て同一の導電型のトランジスタのみを用いて各論理回路を構成することにより、製造工程を簡略にすることができる。図3に示すヒステリシスコンパレータの一例は、2つのコンパレータを有する構成であり、2つのコンパレータのそれぞれに入力されるヒステリシスコンパレータの入力信号本実施の形態ではフィードバック信号VFBと、基準となる電位基準電位Vref1又は基準電位Vref2と、を比較して、ハイレベルの信号H信号又はVHとも呼ぶ又はローレベルの信号L信号又はVLとも呼ぶを出力する。<ヒステリシスコンパレータの動作>次に、比較回路109として用いるヒステリシスコンパレータの動作の一例について説明する。ヒステリシスコンパレータの動作の一例は、ヒステリシスコンパレータの入力信号として入力されるフィードバック信号VFB単にVFBともいうが基準電位Vref1より高い場合VFB>Vref1、フィードバック信号VFBが基準電位Vref2より高く、基準電位Vref1より低い場合Vref1>VFB>Vref2、フィードバック信号VFBが基準電位Vref2より低い場合Vref2>VFBに分けることができる。それぞれの場合について以下に説明する。VFB>Vref1のとき、ノードSの電位がVHになり、ノードRの電位がVLになる。このときノードQの電位がVLになり、図3に示すヒステリシスコンパレータの出力信号出力信号Vhcmpともいうは、VLになる。Vref1>VFB>Vref2のとき、ノードSの電位がVLになり、ノードRの電位がVLになる。このときノードQの電位の値は、前の期間におけるノードQの状態を維持する。例えば前の期間においてノードQの電位がVHの場合は、ノードQの電位はVHのままであり、ヒステリシスコンパレータの出力信号VhcmpもVHのままである。前の期間においてノードQの電位がVLのときはノードQの電位がVLのままであり、出力信号VhcmpもVLのままである。Vref2>VFBのとき、ノードSの電位がVLになり、ノードRの電位がVHになる。このときノードQの電位は、VHになり、ヒステリシスコンパレータの出力信号Vhcmpは、VHになる。さらに本実施の形態のヒステリシスコンパレータの動作の一例について図4A、Bを用いて説明する。図4A、Bは、本実施の形態におけるヒステリシスコンパレータの動作の一例を説明するためのタイミングチャートであり、ヒステリシスコンパレータの入力信号であるフィードバック信号VFB、ノードSの電位VSともいう、ノードRの電位VRともいう、及びヒステリシスコンパレータの出力信号Vhcmpともいうの波形をそれぞれ示す。図4Aには、ヒステリシスコンパレータの入力信号であるフィードバック信号VFBが三角波である例を示す。図4Aでは、ヒステリシスコンパレータの出力信号VhcmpがVLであり、フィードバック信号VFBがVref1>VFB>Vref2である状態を初期状態とする。その後、フィードバック信号VFBがVFB>Vref2からVref2>VFBになると、ノードRの電位がVLからVHになり、出力信号VhcmpはVLからVHになる。その後、フィードバック信号VFBがVref2>VFBからVFB>Vref2になると、ノードRの電位はVHからVLになる。出力信号Vhcmpは、次にノードSの電位がVLからVHになるまでの間、VHに維持される。その後、フィードバック信号VFBがVref1>VFB>Vref2からVFB>Vref1になると、ノードSの電位がVLからVHになり、出力信号VhcmpはVHからVLになる。その後、フィードバック信号VFBがVFB>Vref1からVref1>VFBになると、ノードSの電位はVHからVLになる。出力信号Vhcmpは、次にノードRの電位がVLからVHになるまでの間、VLに維持される。このようにして、ヒステリシスコンパレータによりパルス信号が生成される。図4Bには、ヒステリシスコンパレータの入力信号であるフィードバック信号VFBが三角波であり、かつノイズの影響が現れているすなわち三角波にノイズが重なっている例を示す。図4Bでは、ヒステリシスコンパレータの出力信号VhcmpがVLであり、フィードバック信号VFBがVref1>VFB>Vref2である状態を初期状態とする。その後、最初にフィードバック信号VFBがVFB>Vref2からVref2>VFBになるタイミングで、ノードRの電位がVLからVHになり、出力信号VhcmpはVLからVHになる。図4Bでは、ヒステリシスコンパレータの入力信号のノイズの影響でVFB>Vref2からVref2>VFBになった後もしばらくの間、基準電位Vref2とフィードバック信号VFBとの関係は安定しない。Vref2>VFBからVFB>Vref2、VFB>Vref2からVref2>VFBが複数回繰り返され、それに伴いノードRの電位も変動する。しかし、出力信号VhcmpはVHになった後は、ノードRの電位の変動に係わらずVHに維持される。出力信号Vhcmpは、次にノードSの電位がVLからVHになるまでの間VHに維持される。その後、フィードバック信号VFBがVref1>VFB>Vref2になる。この間も出力信号VhcmpはVHに維持される。その後、最初にフィードバック信号VFBがVref1>VFBからVFB>Vref1になるタイミングで、ノードSの電位がVLからVHになり、出力信号VhcmpはVHからVLになる。図4Bでは、フィードバック信号VFBがVref1>VFBからVFB>Vref1になった後もしばらくの間、入力信号のノイズの影響で基準電位Vref1とフィードバック信号VFBとの関係は安定しない。VFB>Vref1からVref1>VFB、Vref1>VFBからVFB>Vref1が複数回繰り返され、それに伴いノードSの電位も変動する。しかし、出力信号VhcmpはVLになった後は、ノードSの電位の変動に係わらずVLに維持される。出力信号Vhcmpは、次にノードRの電位がVLからVHになるまでの間VLに維持される。その後、フィードバック信号VFBがVref1>VFB>Vref2になる。この間も出力信号VhcmpはVLに維持される。このようにして、ヒステリシスコンパレータによりパルス信号が生成される。このように、本実施の形態では、比較回路109としてヒステリシスコンパレータを用いることで、比較回路109の出力信号のノイズを削減でき、制御回路107の出力信号のノイズを削減することができる。その結果、デューティ比Dの制御を正確に行うことができる。すなわち、変換回路105の出力信号Voutを安定させることができ、直流変換回路101の信頼性を向上させることが可能である。なお図4A、Bでは、出力信号Vhcmpの立ち上がりのタイミングは、ノードRの電位VRの立ち上がりのタイミングと同じであるように示したが、信号の伝搬遅延があるので、出力信号Vhcmpの立ち上がりのタイミングは、ノードRの電位VRの立ち上がりのタイミングより遅れることがある。また、出力信号Vhcmpの立ち下がりのタイミングは、ノードSの電位VSの立ち上がりのタイミングと同じであるように示したが、信号の伝搬遅延があるので、出力信号Vhcmpの立ち下がりのタイミングは、ノードSの電位VSの立ち上がりのタイミングより遅れることがある。<比較例>図5A~Cは、比較回路109として、本実施の形態に示すヒステリシスコンパレータを用いる代わりにコンパレータを用いた場合の回路構成及び動作の例である。図5Aには、比較回路109としてコンパレータを用いた場合の回路構成を示す。コンパレータにはフィードバック信号VFBと基準電位Vrefとが入力される。コンパレータは、フィードバック信号VFBと基準電位Vrefとを比較し、出力信号Vcmpを出力する。図5B、Cは、比較回路109としてコンパレータを用いた場合のタイミングチャートの例である。図5B、Cには、コンパレータの入力信号であるフィードバック信号VFB及びコンパレータの出力信号Vcmpの波形をそれぞれ示す。コンパレータの動作の一例は、コンパレータの入力信号として入力されるフィードバック信号VFB単にVFBともいうが基準電位Vrefより高い場合VFB>Vref、フィードバック信号VFBが基準電位Vrefより低い場合Vref>VFBに分けることができる。VFB>Vrefのとき、コンパレータの出力信号Vcmpは、VLになる。Vref>VFBのとき、コンパレータの出力信号Vcmpは、VHになる。図5Bには、例えばフィードバック信号VFBが三角波である例を示す。図5Bでは、コンパレータの出力信号VcmpがVLであり、フィードバック信号VFBがVFB>Vrefである状態を初期状態とする。その後VFB>VrefからVref>VFBになると、出力信号VcmpはVLからVHになる。さらにVref>VFBからVFB>Vrefになると、出力信号VcmpはVHからVLになる。図5Cには、コンパレータの入力信号であるフィードバック信号VFBが三角波であり、かつノイズの影響が現れているすなわち三角波にノイズが重なっている例を示す。図5Cでは、コンパレータの出力VcmpがVLであり、フィードバック信号VFBがVFB>Vrefである状態を初期状態とする。その後VFB>VrefからVref>VFBになると、出力信号VcmpはVLからVHになる。図5Cでは、コンパレータの入力信号のノイズの影響でVFB>VrefからVref>VFBになった後もしばらくの間、基準電位Vrefとフィードバック信号VFBとの関係は安定しない。Vref>VFBからVFB>Vref、VFB>VrefからVref>VFBが複数回繰り返され、それに伴い出力信号Vcmpの電位も変動する。このように、比較回路109としてコンパレータを用いた場合は、パルス信号が生成されるとともに、パルス信号端にノイズが発生する。本実施の形態では、比較回路109としてヒステリシスコンパレータを用いることで、比較回路109の出力信号、特に図5Cでみられるようなパルス信号端に発生するノイズを削減でき、制御回路107の出力信号のノイズを削減することができる。その結果、デューティ比Dの制御を正確に行うことができる。すなわち、変換回路105の出力信号Voutを安定させることができ、直流変換回路101の信頼性を向上させることが可能である。また、本実施の形態では、マイクロプロセッサ103のクロック信号CLKを用いることで、デューティ比Dの制御を正確に行うことができる。すなわち、変換回路105の出力信号Voutを安定させることができ、直流変換回路101の信頼性を向上させることが可能である。また、マイクロプロセッサ103は、直流変換回路101以外の回路と兼用することができるため、製造コストを低減することができる。特に、図1Bで示した昇圧型の回路を用いる場合、原理上、比較回路109において所望のデューティ比Dを得ることが困難であるため、ヒステリシスコンパレータを用い、かつ、クロック信号CLKを用いる構成は極めて有効である。本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。実施の形態2本実施の形態では、半導体装置の構造及び駆動方法の一例について説明する。図6Aは、直流変換回路の構成であり、変換回路105に図1Bの回路を用い、制御回路107には図1Dの回路を用い、制御回路107が有する論理回路111にはAND回路を用いている。すなわち、昇圧型の直流変換回路である。図6Bは、タイミングチャートである。図6Bでは、変換回路105からのフィードバック信号VFB、比較回路109の出力信号Vhcmp、マイクロプロセッサ103のクロック信号CLK、及び論理回路111の出力信号VGS制御回路107の出力信号又はトランジスタTrのゲート信号とも呼ぶのタイミングチャートを示している。ここでは、フィードバック信号VFBが三角波の波形である場合を示す。比較回路109は、フィードバック信号VFBと、基準電位Vref1又は基準電位Vref2とを比較することにより、VH又はVLである出力信号Vhcmpを出力する。フィードバック信号VFB、基準電位Vref1及び基準電位Vref2により出力信号Vhcmpを生成する動作に関しては、図4の説明を援用する。論理回路111は、比較回路109の出力信号Vhcmpと、マイクロプロセッサ103のクロック信号CLKとを演算する。ここでは、論理回路111は、AND回路を用いているため、2つの信号が共にVHの場合に論理回路111の出力信号VGSがVHとなり、それ以外の場合にVLとなる。このようにして、論理回路111の出力信号VGSの値によってパルス信号のデューティ比Dが決定される。そして、デューティ比Dによって、トランジスタTrのオン状態又はオフ状態が制御され、直流変換が行われる。変換された出力信号Voutに応じて負荷115の駆動が行われる。本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。実施の形態3本実施の形態では、半導体装置の構造及び駆動方法の一例について説明する。図7Aは、直流変換回路を有する半導体装置のブロック図の一例である。図7Aは、図1Aの構造に、増幅回路113を加えた構造を有する。増幅回路113以外は、図1B~Dを適用することができる。図7Bに、具体的な回路構成を示す。本実施の形態では、変換回路105からのフィードバック信号VFBが、制御回路107において、比較回路109又は増幅回路113の一方に入力されることを特徴とする。そのため、制御回路107は、2つの動作第1の動作及び第2の動作を行う。2つの動作は、マルチプレクサMUX及びマルチプレクサMUXを制御する外部信号HC-MODEにより切り替えて選択される。本実施の形態では、比較回路109としてヒステリシスコンパレータを用いる。第1の動作では、比較回路109は、2つの基準電位基準電位Vref1、基準電位Vref2を用いる。第2の動作では、比較回路109は、1つの基準電位三角波:trianglewaveを用いる。図8Aの矢印は、マルチプレクサMUXの制御により、第1の動作が選択される場合を示している。第1の動作による制御は、上記実施の形態で示したヒステリシス制御である。すなわち、フィードバック信号VFBが比較回路109に入力される。比較回路109は、フィードバック信号VFBと基準電位Vref1又は基準電位Vref2と比較する。論理回路111が、比較回路109の出力信号とマイクロプロセッサ103のクロック信号CLKとを演算する。そして、論理回路111の出力信号がトランジスタTrのオン状態又はオフ状態を制御する。図8Bの矢印は、マルチプレクサMUXの制御により、第2の動作が選択される場合を示している。第2の動作では、フィードバック信号VFBが増幅回路113に入力される。増幅回路113は、フィードバック信号VFBと基準電位Vref3との差分を増幅する。比較回路109は、増幅回路113の出力信号Vampと三角波trianglewaveとを比較する。そして、比較回路109の出力信号VGSがトランジスタTrのオン状態又はオフ状態を制御する。増幅回路113は、エラーアンプ等を用いる。第2の動作による制御を、PWMPulseWidthModulation制御と呼ぶ。次に、制御回路107におけるパルス信号の生成について、具体例を説明する。第1の動作におけるパルス信号の生成は、図6Bで示した通りである。図9は、第2の動作におけるタイミングチャートである。図9では、変換回路105からのフィードバック信号VFB、増幅回路113の出力信号Vamp、比較回路109の出力信号VGS制御回路107の出力信号又はトランジスタTrのゲート信号とも呼ぶを示している。ここでは、フィードバック信号VFBが鋸状の波形である場合を示す。増幅回路113は、入力されたフィードバック信号VFBと、基準電位Vref3との差分を増幅する。ここで出力信号Vampは、定常状態での信号を示しており、増幅された差分が積算されたものである。そして、比較回路109は、入力された出力信号Vampと、三角波trianglewaveとを比較する。そして、Vamp>trianglewaveの場合、出力信号VGS=VLとなり、trianglewave>Vampの場合、出力信号VGS=VHとなる。このようにして、出力信号VGSの値によってパルス信号のデューティ比Dが決定される。そして、デューティ比Dによって、トランジスタTrのオン状態又はオフ状態が制御され、直流変換が行われる。変換された出力信号Voutに応じて負荷115の駆動が行われる。なお、直流変換回路101では、電力変換効率を向上させることが重要である。電力変換効率nは、直流変換回路101の入力電力Pin、出力電力Poutを用い、n=Pout/Pin、n<1で表される。また、電力変換効率nは、負荷の大きさに依存して、大きくなる。本実施の形態では、第1の動作を行う場合、増幅回路113、三角波を発生する回路等の電源をオフにすることができ、直流変換回路101の消費電力を低減することができる。直流変換回路101の消費電力=Pin-Poutを低減することで、負荷が小さい場合でも、電力変換効率nを向上させることができる。すなわち、第1の動作は、負荷が小さい場合に有効である。また、第2の動作を行う場合、制御回路107のパルス信号のデューティ比Dを、第1の動作より大きく、D≒1にすることができるため、直流変換回路101の出力信号出力電圧ともいうVoutを大きくすることができる。直流変換回路101の出力信号出力電圧ともいうVoutを大きくすることで、負荷が大きい場合に、出力電力Poutが大きくなり、電力変換効率nを向上させることができる。すなわち、第2の動作は、負荷が大きい場合に有効である。このように、本実施の形態における直流変換回路を有する半導体装置は、負荷に合わせて動作を切り替えることで、電力変換効率nを向上させることができる。また、マイクロプロセッサ103は、直流変換に用いるだけでなく、他の機能を備えていてもよい。例えば、照明装置の場合、マイクロプロセッサ103を用いて、周囲の明るさをセンシングして照度を自動的に制御してもよい。このように、装置にマイクロプロセッサ103を用いたセンサ機能や制御機能を備えることで、消費電力の低減及び高機能化を同時に実現することができる。なお、この構成は、空調や冷蔵庫などの家電製品や、他の様々な電子機器にも適用することができる。本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。実施の形態4本実施の形態では、表示装置の構造及び駆動方法について説明する。本実施の形態の表示装置は、本明細書で開示した直流変換回路と、その出力信号Voutに応じて駆動を行う表示パネル表示部とも呼ぶとを有する。図1、図6、図7、図8における負荷115が表示パネルに該当する。図10Aは、表示パネルの一例である。表示パネルは、画素PXと、画素PXを駆動する駆動回路GD及び駆動回路SDを有する。画素PXは、マトリクス状に配置されている。図10Bは、画素PXの一例である。スイッチング用のトランジスタTsと、液晶素子LCと、容量素子Csとを有する。トランジスタTsがオン状態の時、駆動回路SDから配線Sを介して液晶素子LCにビデオ信号が書き込まれ、該ビデオ信号に基づく表示が行われる。また、トランジスタTsがオフ状態の時、容量素子Csが液晶素子LCに書き込まれたビデオ信号を保持するため、表示が保持される。なお、トランジスタTsのオン状態又はオフ状態は、駆動回路GDから配線Gを介して入力される信号によって制御される。だだし、画素PXの構造は、上記に限定されない。ここで、本実施の形態の表示パネル負荷115は、2つの駆動第1の駆動及び第2の駆動を行うことを特徴とする。まず、第1の駆動では、画素PXに、例えば1秒以上600秒以下の間隔でビデオ信号の書き込みが行われる。第1の駆動を行うことで、上記間隔において画素PXに書き込みが行われず、書き込み回数が低減されるため、消費電力を低減することができる。すなわち、第1の駆動では、表示パネルにおける負荷は小さくなる。なお、第1の動作は、画素PXに静止画を表示する際に適用することができる。また、上記間隔は、600秒以上としてもよい。ここで、負荷が小さい第1の駆動を行う際には、図8Aで示したように、制御回路107において、第1の動作ヒステリシス制御を適用することが有効である。第1の動作は、直流変換回路の消費電力を低減することができるため、負荷が小さい場合にも、電力変換効率を向上させることができる。そして、第2の駆動では、画素PXに1/60秒以下の間隔でビデオ信号の書き込みが行われる。すなわち、画素PXには、毎秒60回以上ビデオ信号の書き込みが行われる。上記間隔の具体例としては、1/60秒60Hz、1/120秒120Hz、又は1/240秒240Hz等が挙げられる。書き込みの回数が多いため、消費電力が大きくなる。すなわち、第2の駆動では、表示パネルにおける負荷は大きくなる。なお、第2の動作は、画素PXに動画を表示する際に適用することができる。ここで、負荷が大きい第2の駆動を行う際には、図8Bで示したように、制御回路107において、第2の動作PWM制御を適用することが有効である。第2の動作は、デューティ比D≒1とすることができるため、負荷が大きい場合に、直流変換回路の出力電力を大きくすることができ、電力変換効率を向上させることができる。以上のように、表示パネルの駆動方法に応じて、直流変換回路における制御回路の動作を切り替えることで、直流変換回路及び表示パネルにおける消費電力の低減、及び直流変換回路における電力変換効率の向上を実現する表示装置を提供することができる。次に、表示パネルの駆動第1の駆動及び第2の駆動に応じて直流変換回路の動作第1の動作及び第2の動作を切り変える具体例について、図8及び図10を用いて説明する。図8において、マイクロプロセッサ103は、表示する電子データの解析、演算、及び加工を行いビデオ信号の生成を行う。また、ここでは電子データが静止画と動画を含み、動画と静止画を判別して、それぞれで異なる信号判別信号を出力する処理を行う場合について説明する。表示する電子データが静止画である場合、静止画であることを示す判別信号と、静止画の電子データに応じたビデオ信号とが、表示パネルへ入力される。また、電子データが動画である場合も同様に入力される。この際、判別信号は、直流変換回路101へも入力され、図8におけるマルチプレクサMUXの制御を行う外部信号HC-MODEとして用いることができる。このように、マイクロプロセッサ103は、直流変換回路101及び表示パネルに兼用することができる。なお、連続する電子データの差分を取り、該差分が所定の基準値以上である場合に動画であると判別され、基準値未満である場合に静止画であると判別される。コンパレータ等を用いて判別することができる。表示パネルでは、駆動回路GDが判別信号に応じてトランジスタTsのオン状態又はオフ状態を制御する。また、駆動回路SDがビデオ信号に応じて画素PXに書き込みを行う。なお、駆動回路GD及び駆動回路SDを制御する回路を有していてもよい。該回路は、判別信号に応じて、スタート信号、クロック信号、電源電圧を駆動回路GD及び駆動回路SDに出力する。そして、静止画である場合、第1の駆動が適用され、1秒以上600秒以下の間隔で画素PXにビデオ信号が書き込まれる。また、動画である場合、第2の駆動が適用され、1/60秒以下の間隔で画素PXにビデオ信号が書き込まれる。一方、直流変換回路101では、判別信号に応じて、マルチプレクサMUXが制御され、第1の動作又は第2の動作が選択される。静止画を示す判別信号が入力された場合、図8Aに示す第1の動作を行い、出力信号Voutを生成する。動画を示す判別信号が入力された場合、図8Bに示す第2の動作を行い、出力信号Voutを生成する。以上のようにして、表示パネルが負荷の小さい第1の駆動静止画表示を行う場合に直流変換回路101が第1の動作ヒステリシス制御を行い、表示パネルが負荷の大きい第2の駆動動画表示を行う場合に直流変換回路101が第2の動作PWM制御を行う、というように表示パネルにおける負荷の大きさに応じて、直流変換回路101の動作を切り替えることができる。本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。実施の形態5本実施の形態では、開示する発明の一態様である半導体装置が有するトランジスタの一例について説明する。具体的には、チャネル形成領域が酸化物半導体層により形成されたトランジスタ、すなわち酸化物半導体層を用いたトランジスタの一例について説明する。本実施の形態に示すトランジスタは、チャネル形成領域が酸化物半導体層によって形成されている。該酸化物半導体層は、高純度化され、電気的に真性I型ともいう又は実質的に真性にされた酸化物半導体層である。高純度化とは、n型不純物である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の不純物が極力含まれないようにすること、及び酸化物半導体層に酸化物半導体の主成分材料の一つである酸素を供給して酸化物半導体層中の酸素欠乏に起因する欠陥を低減することを含む概念である。高純度化された酸化物半導体中は、キャリアが極めて少なく、キャリア濃度は1×1012/cm3未満、好ましくは1×1011/cm3未満である。ここでは、キャリア濃度が1×1011/cm3未満の半導体を真性あるいはI型、キャリア濃度がそれ以上であるが、1×1012/cm3未満のものを、実質的に真性あるいは実質的にI型という。酸化物半導体中にキャリアが極めて少ないため、トランジスタのオフ電流を極めて小さくすることができる。例えば、高純度化された酸化物半導体層を用いたトランジスタのオフ電流は、チャネル幅1μmあたりの室温におけるオフ電流値を1aA/μm1×10-18A/μm以下、さらには100zA/μm1×10-19A/μm以下にすることができる。このように酸化物半導体層に含まれる水素を除去すること、及び酸素を供給して酸化物半導体層中の酸素欠乏に起因する欠陥を低減することを行うことにより高純度化された酸化物半導体層をトランジスタのチャネル形成領域に用いたトランジスタは、オフ電流値を極めて小さくすることができる。したがって、トランジスタのソース又はドレインのいずれかに蓄積された電荷を長期間保持することが可能となる。チャネル形成領域が酸化物半導体層により形成されたトランジスタの構成および作製方法の一例について、図11A~Dを参照して説明する。図11A~Dは、チャネル形成領域が酸化物半導体層により形成されたトランジスタの構成および作製工程の一例を示す断面図である。図11Dに示すトランジスタは、導電層401と、絶縁層402と、酸化物半導体層403と、導電層405と、導電層406と、を含んでいる。導電層401は基板400の上に設けられ、絶縁層402は導電層401の上に設けられ、酸化物半導体層403は絶縁層402を挟んで導電層401の上に設けられ、導電層405及び導電層406は酸化物半導体層403の一部の上にそれぞれ設けられている。さらに酸化物半導体層403の上面の一部上面に導電層405及び導電層406が設けられていない部分は、酸化物絶縁層407に接している。また、酸化物絶縁層407の上には保護絶縁層409が設けられている。図11Dに示すトランジスタは、ボトムゲート構造の一つであり、逆スタガ型トランジスタともいう。また、チャネルエッチ型の構造を有している。また、シングルゲート構造を有している。しかし、トランジスタの構造はこれに限定されない。例えば、ボトムゲート構造ではなくトップゲート構造を有していてもよい。また、チャネルエッチ型の構造ではなくチャネル保護型の構造を有していてもよい。また、シングルゲート構造ではなくマルチゲート構造を有していてもよい。以下、図11A~Dを参照してトランジスタの作製工程について説明する。まず、基板400を準備し、基板400の上に第1の導電膜を形成する。基板400としては、後の作製工程に耐えられるものであれば限定されない。例えば、基板400として、ガラス基板などの絶縁性基板、シリコン基板などの半導体基板、金属基板などの導電性基板、プラスチックなどの可撓性基板などを用いることができる。また、基板400上に絶縁層が設けられた構造とすることができる。この場合、絶縁層は、基板からの不純物の拡散を防止する下地となる。例えば、下地となる絶縁層は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、又は酸化タンタルなどの絶縁層を用いて、単層構造又は2層以上の積層構造で形成することができる。なお、絶縁層は、極力、水素や水を含まないことが好ましい。第1の導電膜としては、例えばモリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の膜を用いることができる。また、第1の導電膜に適用可能な材料を積層させることにより、第1の導電膜を構成することもできる。次に、第1のフォトリソグラフィ工程により第1の導電膜の上に第1のレジストマスクを形成し、第1のレジストマスクを用いて選択的に第1の導電膜のエッチングを行うことにより導電層401を形成し、第1のレジストマスクを除去する。導電層401は、トランジスタのゲート電極としての機能を有する。次に、導電層401の上に絶縁層402を形成する。絶縁層402はトランジスタのゲート絶縁層としての機能を有する。絶縁層402としては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。また、絶縁層402に適用可能な材料の層を積層させることにより、絶縁層を構成することもできる。例えば、高密度プラズマCVD法を用いて絶縁膜を成膜することにより絶縁層402を形成することができる。例えば、μ波例えば、周波数2.45GHzを用いた高密度プラズマCVD法は、緻密で絶縁耐圧の高い高品質な絶縁膜を成膜することができるため、好ましい。高密度プラズマCVD法を用いて絶縁膜を成膜して高品質な絶縁層を形成することにより、トランジスタのゲート絶縁層とチャネル形成層との界面準位が低減し、界面特性を良好にすることができる。また、スパッタリング法やプラズマCVD法など、他の方法を用いて絶縁層402を形成することもできる。また、絶縁層402の形成後に加熱処理を行ってもよい。該加熱処理を行うことにより絶縁層402の質、酸化物半導体との界面特性を改質させることができる。次に、絶縁層402の上に膜厚2nm以上200nm以下、好ましくは5nm以上30nm以下の酸化物半導体膜530を成膜する。例えば、スパッタリング法を用いて酸化物半導体膜530を形成することができる。なお、酸化物半導体膜530を形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁層402の表面に付着している粉状物質パーティクル、ごみともいうを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加し、基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。酸化物半導体膜530は、In-Sn-Ga-Zn-O系、In-Ga-Zn-O系、In-Sn-Zn-O系、In-Al-Zn-O系、Sn-Ga-Zn-O系、Al-Ga-Zn-O系、Sn-Al-Zn-O系、In-Zn-O系、Sn-Zn-O系、Al-Zn-O系、Zn-Mg-O系、Sn-Mg-O系、In-Mg-O系、In-Ga-O系、In-O系、Sn-O系、又はZn-O系などの酸化物半導体を用いて形成することができる。ここでIn-Ga-Zn-O系の酸化物半導体とは、少なくともInとGaとZnとを含む酸化物半導体であり、その組成比は問わない。また、InとGaとZn以外の元素を含んでいてもよい。また、上記酸化物半導体はSiO2を含んでいてもよい。また酸化物半導体膜530は、化学式InMO3ZnOmm>0で表記される酸化物半導体を用いて形成することができる。ここでMは、Ga、Al、Mn若しくはCoから選ばれた一の金属元素又は複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、又はGa及びCoなどを用いることができる。例えば、In-Ga-Zn-O系酸化物ターゲットを用いてスパッタリング法により酸化物半導体膜530を形成することができる図11A。酸化物半導体膜530を形成するときの雰囲気は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下とすることができる。なお、酸化物半導体膜530を成膜する際に用いるスパッタリングガスとしては、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。次に、第2のフォトリソグラフィ工程により酸化物半導体膜530の上に第2のレジストマスクを形成し、第2のレジストマスクを用いて選択的に酸化物半導体膜530のエッチングを行うことにより、酸化物半導体膜530を島状の酸化物半導体層403に加工し、第2のレジストマスクを除去する。例えばドライエッチング、ウェットエッチング、又はドライエッチング及びウェットエッチングの両方を用いて酸化物半導体膜530のエッチングを行うことができる。次に、酸化物半導体層に第1の加熱処理を行う。この第1の加熱処理によって酸化物半導体層の脱水化又は脱水素化を行うことができる。第1の加熱処理の温度は、400°C以上基板の歪み点未満とする。図11B参照。なお、加熱処理に用いる加熱処理装置は、電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いてもよい。加熱処理装置としては、例えばGRTAGasRapidThermalAnneal装置又はLRTALampRapidThermalAnneal装置などのRTARapidThermalAnneal装置を用いることができる。LRTA装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光電磁波の輻射により、被処理物を加熱する装置である。また、GRTA装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えばアルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体を用いることができる。例えば、第1の加熱処理として、650°C~700°Cに加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて加熱した不活性ガス中から出す方式のGRTAを行ってもよい。また、電気炉を用いて酸化物半導体層に第1の加熱処理を行った後に、その加熱温度を維持しながら又はその加熱温度から降温する過程で、同じ電気炉に純度が6N以上、好ましくは7N以上の高純度の酸素ガス又はN2Oガスを導入してもよい。このとき、酸素ガス又はN2Oガスは、水、水素などを含まないことが好ましい。酸素ガス又はN2Oガスの作用により、脱水化又は脱水素化処理による不純物の排除工程において同時に減少してしまった酸素を供給することで、酸化物半導体層403を高純度化させることができる。次に、絶縁層402及び酸化物半導体層403の上に第2の導電膜を形成する。第2の導電膜としては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の膜を用いることができる。また、第2の導電膜として、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する、若しくは酸化インジウム酸化亜鉛合金In2O3―ZnO、又はこれらの金属酸化物に酸化シリコンを含むものを用いることができる。また、第2の導電膜に適用可能な膜を積層させることにより、第2の導電膜を形成してもよい。次に、第3のフォトリソグラフィ工程により第2の導電膜の上に第3のレジストマスクを形成し、第3のレジストマスクを用いて選択的にエッチングを行って導電層405及び導電層406を形成した後、第3のレジストマスクを除去する図11C参照。導電層405及び導電層406のそれぞれは、トランジスタのソース電極又はトランジスタのドレイン電極としての機能を有する。次に、酸化物半導体層403、導電層405、及び導電層406の上に酸化物絶縁層407を形成する。このとき酸化物絶縁層407は、酸化物半導体層403の上面の一部に接して形成される。酸化物絶縁層407は、少なくとも1nm以上の膜厚とし、スパッタリング法など、酸化物絶縁層407に水又は水素などの不純物が混入しない方法を用いて形成することができる。酸化物絶縁層407に水素が混入すると、該水素の酸化物半導体層への侵入又は該水素による酸化物半導体層中の酸素の引き抜きにより、酸化物半導体層のバックチャネルが低抵抗化N型化し、寄生チャネルが形成されるおそれがある。よって、酸化物絶縁層407ができるだけ水素を含まない層になるように、酸化物絶縁層407の作製方法として水素を用いない方法を用いることが好ましい。例えば、酸化物絶縁層407として、スパッタリング法を用いて膜厚200nmの酸化シリコン膜を形成することができる。成膜時の基板温度は、室温以上300°C以下とすればよい。例えば酸化物絶縁層407を成膜するときの雰囲気は、希ガス代表的にはアルゴン雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下とすることができる。また、酸化物絶縁層407を形成するためのターゲットとしては、例えば酸化シリコンターゲット又はシリコンターゲットなどを用いることができる。酸化物絶縁層407を形成する際に用いるスパッタリングガスは、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。また、酸化物絶縁層407を形成する前にN2O、N2、又はArなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体層403の表面に付着した吸着水などを除去してもよい。プラズマ処理を行った場合、大気に触れることなく、酸化物半導体層403の上面の一部に接する酸化物絶縁層407を形成することが好ましい。さらに、酸化物絶縁層407を形成した後に不活性ガス雰囲気下、又は酸素ガス雰囲気下で第2の加熱処理好ましくは200°C以上400°C以下、例えば250°C以上350°C以下を行うこともできる。例えば、第2の加熱処理として、窒素雰囲気下で250°C、1時間の加熱処理を行うことができる。第2の加熱処理を行うと、酸化物半導体層403の上面の一部が酸化物絶縁層407と接した状態で加熱される。また、酸化物絶縁層407として欠陥を多く含む酸化シリコン層を用いると、酸化シリコン層形成後の加熱処理によって酸化物半導体層403中に含まれる水素、水分、水酸基、又は水素化物などの不純物を酸化物絶縁層407に拡散させ、酸化物半導体層403中に含まれる該不純物をより低減させる効果を奏する。なお、第2の熱処理後に、酸素又はハロゲンフッ素又は塩素等を用いたドーピング処理を行ってもよい。ドーピング処理としては、誘導結合プラズマ方式のプラズマドーピング法を用いることが好ましい。このドーピング処理により、酸化物半導体層403中の水素が酸素又はハロゲンにより引き抜かれ除去される。また、このドーピング処理は、第2の熱処理前、酸化物絶縁層407の形成前、導電層405及び導電層406の形成前、第1の熱処理前、酸化物半導体層403の形成前に行っても同様の効果が得られる。また、μ波例えば、周波数2.45GHzを用いて生成された高密度プラズマによって処理することで、酸化物半導体層403と絶縁層402との界面準位が低減し、界面特性を良好にすることができる。酸化物絶縁層407の上にさらに保護絶縁層409を形成してもよい。保護絶縁層409としては、例えば無機絶縁層を用いることができ、例えば窒化シリコン層、窒化アルミニウム層、窒化酸化シリコン層、又は窒化酸化アルミニウム層などを用いることができる。また、保護絶縁層409に適用可能な材料の層を積層させることにより、保護絶縁層409を構成することもできる。例えば、RFスパッタリング法を用いて保護絶縁層409を形成することができる。RFスパッタリング法は、量産性がよいため、保護絶縁層409の成膜方法として好ましい。保護絶縁層409の形成後、さらに大気中、100°C以上200°C以下、1時間以上30時間以下での加熱処理を行ってもよい。この加熱処理では、一定の加熱温度を保持して加熱してもよいし、室温から、100°C以上200°C以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。以上の工程を経ることによって、水素、水分、水酸基、又は水素化物水素化合物ともいうなどの不純物を酸化物半導体層から排除し、且つ酸素を酸化物半導体層に供給することができる。これにより、酸化物半導体層を高純度化することができる。以上の工程により、高純度化された酸化物半導体層を用いたトランジスタが作製される。なお、トランジスタの構造は、図11Dに示すトランジスタに限定されない。図11Dに示すトランジスタは、ボトムゲート構造を有している。また、チャネルエッチ型の構造を有している。また、シングルゲート構造を有している。しかし、トランジスタの構造はトップゲート構造を有していてもよい。また、チャネルエッチ型の構造ではなくチャネル保護型の構造を有していてもよい。また、シングルゲート構造ではなくマルチゲート構造を有していてもよい。トランジスタの構造が異なっていても、トランジスタが有する各層の形成方法は図11Dに示すトランジスタが有する各層の形成方法を適宜援用することができる。本実施の形態に示す高純度化された酸化物半導体層を用いたトランジスタに対し、85°C、2×106V/cm、12時間のゲートバイアス熱ストレス試験BT試験を行った。その結果、トランジスタの電気的特性にほとんど変化はみられず、安定な電気的特性を有するトランジスタを得ることができた。本実施の形態に示す高純度化された酸化物半導体層は、酸化物半導体層中のキャリア濃度を1×1012/cm3未満、さらには1×1011/cm3未満にすることができ、温度変化による特性変化を抑制することができる。本実施の形態に示す高純度化された酸化物半導体層を用いたトランジスタは、シリコン等を用いたトランジスタと比べてオフ電流が非常に小さいという電気的特性を有する。例えば、高純度化された酸化物半導体層を用いたトランジスタのオフ電流は、チャネル幅1μmあたりの室温におけるオフ電流値を1aA/μm1×10-18A/μm以下、さらには100zA/μm1×10-19A/μm以下にすることができる。本実施の形態に示す高純度化された酸化物半導体層を用いたトランジスタは、温度が変化した場合であっても、トランジスタのオフ電流は、上記の値の範囲内とすることができる。例えばトランジスタの温度が150°Cであっても、トランジスタのオフ電流は、100zA/μm以下とすることができる。このように高純度化された酸化物半導体層をトランジスタのチャネル形成領域に用いたトランジスタは、オフ電流値を極めて小さくすることができる。したがって、トランジスタのソース又はドレインのいずれかに蓄積された電荷を長期間保持することが可能となる。例えば、上記トランジスタを、図10Bにおける画素PXのトランジスタTsに用いることにより、トランジスタTsのオフ電流に起因する画素の表示状態の変動を抑制することができるため、一回のビデオ信号の書き込みに対応する単位画素の保持期間を長くすることができる。そのため、ビデオ信号の書き込みの間隔を長くすることができる。例えばビデオ信号の書き込みの間隔を1秒以上、好ましくは60秒以上、さらに好ましくは600秒以上にすることができる。また、ビデオ信号を書き込まないときには、ビデオ信号を書き込む際に動作させる回路を停止させることができるため、ビデオ信号を書き込む間隔を長くすればするほど、消費電力を低減することができる。すなわち、表示パネルにおける負荷を小さくすることができる。また、上記トランジスタを、図1等における直流変換回路101のトランジスタTrに用いることにより、オフ電流値を極めて小さくすることができるため、直流変換回路101の出力信号を安定させることができる。すなわち、直流変換回路101の信頼性を向上させることができる。本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。