画素アレイと、各々が前記画素アレイの列に対応して設けられた複数の信号処理部と、前記信号処理部を駆動する駆動信号を伝送する駆動信号伝送部と、を有する撮像装置であって、前記駆動信号伝送部は、複数の第1のバッファ回路と複数の第2のバッファ回路とを含み、前記第1のバッファ回路の出力端子は、別の前記第1のバッファ回路及び第2のバッファ回路の入力端子と接続され、前記第2のバッファ回路は複数の前記信号処理部に前記駆動信号を供給することを特徴とする撮像装置。画素アレイと、それぞれがS個S>2の自然数の信号処理部を含む複数の信号処理部群と、前記信号処理部を駆動する駆動信号を伝送する駆動信号伝送部と、を有する撮像装置であって、前記駆動信号伝送部は、複数の第1のバッファ回路と複数の第2のバッファ回路とを含み、前記第1のバッファ回路の出力端子は、別の前記第1のバッファ回路及び第2のバッファ回路の入力端子と接続され、前記第2のバッファ回路の各々は、互いに異なる前記信号処理部群に前記駆動信号を供給することを特徴とする撮像装置。前記信号処理部の数をN、前記第1のバッファ回路による信号の遅延時間をt1、前記第2のバッファ回路による信号の遅延時間をt2として、前記SがN/S-1×t1t2<1/Fの関係を満たすことを特徴とする請求項2に記載の撮像装置。前記駆動信号伝送部は、第1の駆動信号伝送部と第2の駆動信号伝送部とを含み、前記第1の駆動信号伝送部と前記第2の駆動信号伝送部とは、同じ数の前記第2のバッファ回路を有することを特徴とする請求項1ないし3のいずれかに記載の撮像装置。前記駆動信号伝送部は、第1の駆動信号伝送部と第2の駆動信号伝送部とを含み、前記第2の駆動信号伝送部は前記第1の駆動信号伝送部よりも少ない数の前記第2のバッファ回路を有し、前記第2の駆動信号伝送部は、前記第1の駆動信号伝送部よりも低い周波数の駆動信号を伝送することを特徴とする請求項1ないし4のいずれかに記載の撮像装置。前記複数の信号処理回路に前記駆動信号を供給する第3の駆動信号伝送部をさらに備え、前記第3の駆動信号伝送部は、前記第2の駆動信号伝送部よりも低い周波数の駆動信号を伝送することを特徴とする請求項5に記載の撮像装置。駆動信号伝送部は、第1の駆動信号伝送部と第2の駆動信号伝送部とを含み、前記第1の駆動信号伝送部と前記第2の駆動信号伝送部とは、遅延時間が等しいことを特徴とする請求項1ないし6のいずれかに記載の撮像装置。前記第2のバッファ回路から供給された前記駆動信号の周波数を変換する周波数変換部をさらに有することを特徴とする請求項1ないし7のいずれかに記載の撮像装置。前記周波数変換部は分周回路またはPLL回路を含むことを特徴とする請求項8に記載の撮像装置。前記信号処理部は、前記画素から出力された信号に対してノイズ低減、増幅、およびA/D変換のうち、少なくとも1つの機能を有することを特徴とする、請求項1ないし9のいずれかに記載の撮像装置。前記撮像装置は出力部と前記信号処理部から出力された信号を前記出力部に転送する転送部をさらに有し、前記転送部は、シフトレジスタまたはデコーダによって前記出力部に信号を転送する前記信号処理部を選択することを特徴とする請求項1ないし10のいずれかに記載の撮像装置。前記駆動信号伝送部は、さらに前記駆動信号を前記転送部に供給することを特徴とする請求項11に記載の撮像装置。前記駆動信号を生成し、さらに前記駆動信号伝送部に供給する駆動信号生成部を有することを特徴とする請求項1ないし12のいずれかに記載の撮像装置。半導体基板上に形成されたことを特徴とする請求項1ないし13のいずれかに記載の撮像装置。請求項1ないし14のいずれかに記載の撮像装置と、前記画素に像を形成する光学系と、前記撮像装置から出力された信号を処理して画像データを生成する映像信号処理部と、をさらに備えたことを特徴とする撮像システム。しかしながら、特許文献1に記載された構成では、各信号処理回路に対してバッファ素子を設けているため、信号処理回路の数に比例してバッファ素子の数が増大する。さらに、半導体基板に形成するに際してチップ面積が増大する。また、信号処理回路の各グループ内で駆動信号が遅延して供給されるので、動作タイミングのマージンを長く設定する必要が生じる。つまり、動作の高速化が図りにくい。本発明はバッファ素子数の増大を抑制しつつ、動作の高速化を実現する撮像装置を提供することを目的とする。上記課題を解決する本発明は、画素アレイと、各々が前記画素アレイの列に対応して設けられた複数の信号処理部と、前記信号処理部を駆動する駆動信号を伝送する駆動信号伝送部と、を有する撮像装置であって、前記駆動信号伝送部は、複数の第1のバッファ回路と複数の第2のバッファ回路とを含み、前記第1のバッファ回路の出力端子は、別の前記第1のバッファ回路及び第2のバッファ回路の入力端子と接続され、前記第2のバッファ回路は複数の前記信号処理部に前記駆動信号を供給することを特徴とする撮像装置である。また、上記課題を解決する本発明は、画素アレイと、それぞれがS個S>2の自然数の信号処理部を含む複数の信号処理部群と、前記信号処理部を駆動する駆動信号を伝送する駆動信号伝送部と、を有する撮像装置であって、前記駆動信号伝送部は、複数の第1のバッファ回路と複数の第2のバッファ回路とを含み、前記第1のバッファ回路の出力端子は、別の前記第1のバッファ回路及び第2のバッファ回路の入力端子と接続され、前記第2のバッファ回路の各々は、互いに異なる前記信号処理部群に前記駆動信号を供給することを特徴とする撮像装置でもある。本発明によれば、バッファ素子数の増大を抑制しつつ、動作の高速化が可能となる。第1の実施形態図1は、本発明の第1の実施形態に係る撮像装置の構成例を示す図である。ここではM行N列の画素101が配列された画素アレイ100と、画素アレイ100の各列に信号処理回路102を備える構成を例にとって説明する。画素101は光電変換部を含み、光電変換によって得られた電荷量に応じた信号を信号線VLに出力する。行選択回路103は画素101の動作を行単位で制御するもので、画素101のリセットや信号を読み出す動作を制御する。信号処理部群である信号処理回路群104の各々は複数の信号処理回路102を含み、信号線VLを介して伝達された信号を処理する回路である。信号処理回路102が備える機能の例としては、CDSによるノイズ低減、信号の増幅、A/D変換がある。A/D変換機能を有する構成では、A/D変換によって得られたデジタル信号を一時的に保持するためにSRAMStaticRandomAccessMemoryなどのデジタルメモリを備えても良い。信号処理回路102は駆動信号の供給を受けて動作する。駆動信号生成部105で生成された駆動信号は、駆動信号伝送部106、109を介して各信号処理回路102に伝達される。ここでは、信号処理部である信号処理回路102がA/D変換器とデジタルメモリを含み、それぞれを異なる駆動信号で駆動する例を示している。図示の通り、同一の信号処理回路群104に含まれる複数の信号処理回路102は共通の駆動信号が与えられるように構成される。信号処理回路102から出力された信号は、転送部111を介して出力部112へと伝達され、出力端子113から後段の回路に伝達される。転送部111は、画素アレイ100の列に対応したシフトレジスタやデコーダを含み、出力部112へ信号を伝送する信号処理回路102を選択する機能を有する。転送部111は、駆動信号伝送部110を介して供給される、駆動信号生成部105で生成された駆動信号を受けて動作する。次に、駆動信号伝送部106、109、110について詳細な説明を行う。駆動信号伝送部106は、複数のバッファブロック107を有する。各バッファブロック106は、各信号処理回路群104に対して1個設けられている。各バッファブロック106は、第1のバッファ回路108-1と第2のバッファ回路108-2とを含んでなる。第1のバッファ回路の出力は他のバッファブロック107に含まれる第1及び第2のバッファ回路の入力に与えられるように接続される。また、第2バッファ回路108-2の出力は対応する信号処理回路群104の複数の信号処理回路に並列に与えられる。言い換えると、駆動信号伝送部106は、複数の第1のバッファ回路108-1が直列に接続され、第2のバッファ回路108-2は第1のバッファ回路108-1に対して並列に設けられた構成である。また、第1のバッファ回路108-1は別の第1のバッファ回路108-1及び第2のバッファ回路108-2に駆動信号を供給するとも表現できる。駆動信号伝送部109も駆動信号伝送部106と同様に、第1及び第2のバッファ回路が設けられており、各第2のバッファ回路は、複数の信号処理回路102に対して駆動信号を供給する。図2は、ある信号処理回路群104と、これに対応付けられた駆動信号伝送部106および109のバッファブロックの接続関係を示したブロック図である。ここでは、信号処理回路群104に3個の信号処理回路102が含まれる場合を例示した。各信号処理回路102はA/D変換器201とデジタルメモリ202とを含む。駆動信号伝送部109の第2のバッファ回路は、3個のデジタルメモリ202に駆動信号を供給し、駆動信号伝送部106の第2のバッファ回路は、3個のA/D変換器201に駆動信号を供給する。第3の駆動信号伝送部である駆動信号伝送部110は駆動信号伝送部106と同様に、第1及び第2のバッファ回路が設けられているが、第2のバッファ回路は転送ブロックに対して駆動信号を供給する。転送ブロックの各々は例えば複数段のシフトレジスタを含み、それらに共通の駆動信号を供給する。本実施例の構成によれば、第2のバッファ回路から複数の信号処理回路や転送ブロックに駆動信号を供給するので、動作タイミングのマージンを短縮できるとともに、バッファ回路の数が増大することを抑制できる。また、同一の第2のバッファ回路から駆動信号を供給される信号処理回路あるいは転送ブロックは同時に動作するが、異なる第2のバッファ回路から駆動信号を供給される信号処理回路間では動作するタイミングが異なるので、ピーク電流を抑制することができる。複数の信号処理回路102に対して共通の第2のバッファ回路から駆動信号を供給することは、信号処理回路102がA/D変換器とデジタルメモリとを含む場合に特に有用である。これは、A/D変換器は比較器とデジタルメモリとが同期して動作しなければならないため、駆動信号の位相関係を維持する必要があるからである。本実施例に示すように、駆動信号伝送部106および109のバッファブロックは、同じ信号処理回路群104に駆動信号を供給するので、信号処理回路群104の中では駆動信号の位相関係が保たれる。つまり、信号の位相管理が容易になるという利点がある。なお、本実施例では、第1の駆動信号伝送部である駆動信号伝送部106と、第2の駆動信号伝送部である駆動信号伝送部109とは、同数の第1のバッファ回路を含んで構成される例を示しているので、両者で生じる遅延時間は等しくすることができる。ここで、遅延時間が等しいとは、伝送される駆動信号がF[Hz]である場合には、2つの駆動信号伝送部が伝送する信号の間で、位相差が1周期以内であることを意味する。次に、信号処理回路102がA/D変換器を含む場合の信号処理回路群104の数Sについて説明する。A/D変換器の構成として、変換対象となるアナログ信号と、時間に対してスロープ状に変化する参照信号とを比較器に入力し、参照信号が変化を開始してからアナログ信号と参照信号との大小関係が逆転するまでにカウンタに入力されるクロック数をカウントするものが知られている。このような構成のA/D変換器が複数設けられているときに、各A/D変換器に与えられるクロック信号が1周期以上遅延すると、同じレベルのアナログ信号に対してことなるデジタル信号が生成されてしまう。撮像装置においては、行に沿った方向にシェーディングとして画像に現れる。図3は、駆動信号伝送部と、A~Dで示した各ノードにおける信号の波形を示した図である。例えば、駆動信号伝送部で伝送する信号がA/D変換器におけるカウント動作を制御するためのクロック信号であるとする。クロック信号の周波数をF[Hz]として、全信号処理回路102の間で1周期、すなわち1/F[sec]以上の位相差が生じると、A/D変換結果が信号処理回路どうしで異なってしまう。このような制約の下、第1のバッファ回路で生じる遅延時間をt1[sec]、第2のバッファ回路で生じる遅延時間をt2[sec]とし、信号処理回路102がN個存在する場合を考える。ノードAが、駆動信号生成部105から出力された駆動信号が与えられるとする。第1のバッファ回路を1段経たノードをB、さらにノードBから第2のバッファ回路を経たノードをCとし、最終段の第2のバッファ回路を経たノードをDとすると、上述の制約から、ノードAとノードDとの間で1/F[sec]よりも少ない遅延時間でなければならない。これを数式で表現すると、式1のように表せる。N/S-1×t1t2<1/F1したがって、信号処理回路群104の数Sを、式1を満たすような自然数であるように設計することで、シェーディングが生じることを抑制することができる。なお、ここではA/D変換器を例に取っているためにクロック信号として示したが、A/D変換器以外においても上記条件を満足することが好ましい。図4は、画素101の構成例を示す等価回路図である。画素101は光電変換部PD、転送トランジスタTX、リセットトランジスタRES、増幅トランジスタSF、選択トランジスタSELと、を有する。転送スイッチTXは、転送パルスPTXによって駆動され、導通すると光電変換部PDで生成された電荷が増幅トランジスタSFの制御電極のノードFDに転送される。リセットスイッチRESは、リセットパルスPRESによって駆動され、導通するとノードFDが電源電圧VDDにリセットされる。行選択スイッチSELは、行選択パルスPSELによって駆動され、導通すると増幅トランジスタは不図示の定電流源とソースフォロワ回路を構成して、ノードFDの電位に応じた信号を信号線VLに出力する。図5は、信号処理回路に含まれる増幅器と、転送部の構成例を示すである。増幅器130は、差動増幅器DIFと入力容量C0、帰還容量121a~121c、短絡スイッチ109を含む。差動増幅器DIFの反転入力端子と出力端子とを接続する帰還容量は、信号x1、x2、x4によって選択することができるようになっており、入力容量C0の容量との容量値の比によって増幅器130のゲインが決められる。また、短絡スイッチ109が導通すると差動増幅器DIFはボルテージフォロワとして動作し、このときに出力と入力容量とを使って、画素から出力される信号をクランプすることができる。これにより、画素で生じたノイズを低減することが可能となる。転送部は、保持容量112sおよび112nと、を含む。このうち一方に増幅器130のオフセットを保持させ、他方には増幅器130で増幅された信号を保持させる。そして、例えば出力部が持つ差動増幅器で両者の差分をとることで、増幅器130のオフセットを低減することができる。また、信号処理回路がA/D変換器を含む場合には、保持容量を廃して、デジタル信号として同様の処理を行っても良い。以上で説明したとおり、本実施例によれば、バッファ素子の数が増大することを抑制しつつ、動作の高速化を図ることができる。第2の実施形態図6は、本発明の第2の実施形態に係る撮像装置の構成例を示す図である。図1に示した構成との違いは、駆動信号伝送部109に換えて駆動信号伝送部401が設けられた点である。ここでは、第1の実施形態との相違点を説明する。第1の実施形態では、駆動信号伝送部109の1個のバッファブロックが3列の信号処理回路102に対して設けられていたのに対して、本実施形態では、駆動信号伝送部401の1個のバッファブロックがN/2列の信号処理回路102に対して設けられる。第1の実施形態では、駆動信号伝送部109を通して伝送される駆動信号が、駆動信号伝送部106を通して伝送される高周波数の駆動信号との間で位相関係が保たれる必要があった。このため、駆動信号伝送部109は駆動信号伝送部106と同数の信号処理回路102に対して1個のバッファブロックを設けていた。一方、駆動信号伝送部401を通して伝送される信号が低周波数であれば、高周波数の駆動信号を伝送する駆動信号伝送部106よりも少ない数のバッファブロックで駆動信号伝送部401を構成できる。また、異なる駆動信号伝送部で伝送される駆動信号どうしで位相を揃える必要がない場合も同様である。図7は、第1の実施形態と比較するために、駆動信号伝送部106、109、および401を通して伝送される駆動信号の波形を示した図である。駆動信号伝送部106と109とで伝送される駆動信号との間では位相関係を保たれるのに対して、駆動信号伝送部106と401とで伝送される駆動信号の間では位相関係を保たないことを示している。駆動信号伝送部401を通して伝送する駆動信号の例としては、信号処理回路102がCDS回路を含んでいる場合にはCDS回路の動作に必要な信号、ADCを含んでいる場合には比較器をリセットするための信号や、デジタルメモリをリセットしたりカウント値をラッチしたりするための信号が該当する。さらに、信号処理回路102の構成によっては、図8に示すように、一個のバッファ回路601や602によって全列の信号処理回路102に信号を供給しても良い。このような信号は、信号処理回路102が備える増幅器のゲインを設定する信号や、動作モードを指定する信号、シフトレジスタのスタートパルスなどが例として挙げられる。つまり、信号処理回路102に供給する全ての信号を同じ数のバッファブロックで伝送するのではなく、伝送する駆動信号の種類に応じて駆動信号伝送部が備えるバッファ回路の数を設定することで、バッファ回路が占める面積や消費電力を適正化できる。第3の実施形態図9を参照しながら、本発明の第3の実施形態について説明を行う。図9は、信号処理回路群104の構成例を示す図である。駆動信号伝送部106から供給される駆動信号に対して逓倍あるいは分周した信号との間での位相管理が必要となる場合がある。そこで、本実施形態においては周波数変換部701を設ける。各駆動信号部が備えるバッファ回路間にはばらつきや寄生負荷の違いが存在するため、駆動信号が高周波数である場合には特に、駆動信号間で位相関係を保つことが困難になる。これに対して、本実施形態では周波数変換部701を用いることで、位相関係を保つことを容易にすることができる。周波数変換部には、例えばPLL回路や分周回路を用いることができる。以上で説明した各実施形態に示した撮像装置は、例えば半導体基板上に形成することができる。全ての要素を同一の基板に設ける必要はなく、駆動信号生成部を、画素アレイや信号処理部、駆動信号伝送部とは別の半導体基板に設ける構成も考えられる。第4の実施形態次に、本実施形態に係る撮像システムの概略を、図10を用いて説明する。撮像システム1000は、例えば、光学部1010、撮像装置1001、映像信号処理回路部1030、記録通信部1040、タイミング制御回路部1050、システムコントロール回路部1060、および再生表示部1070を含む。撮像装置1001は、先述の各実施例で説明した撮像装置が用いられる。レンズなどの光学系である光学部は1010、被写体からの光を撮像装置1001の、複数の画素が2次元状に配列された画素アレイに結像させ、被写体の像を形成する。撮像装置1001は、タイミング制御回路部1050からの信号に基づくタイミングで、画素部に結像された光に応じた信号を出力する。撮像装置1001から出力された信号は、映像信号処理部である映像信号処理回路部1030に入力され、映像信号処理回路部1030が、プログラムなどによって定められた方法に従って、入力された電気信号に対してAD変換などの処理を行う。映像信号処理回路部での処理によって得られた信号は画像データとして記録通信部1040に送られる。記録通信部1040は、画像を形成するための信号を再生表示部1070に送り、再生表示部1070に動画や静止画像が再生表示させる。記録通信部は、また、映像信号処理回路部1030からの信号を受けて、システムコントロール回路部1060とも通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。システムコントロール回路部1060は、撮像システムの動作を統括的に制御するものであり、光学部1010、タイミング制御回路部1050、記録通信部1040、および再生表示部1070の駆動を制御する。また、システムコントロール回路部1060は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラムなどが記録される。また、システムコントロール回路部1060は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内で供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらしなどである。タイミング制御回路部1050は、制御部であるシステムコントロール回路部1060による制御に基づいて撮像装置1001および映像信号処理回路部1030の駆動タイミングを制御する。映像信号処理回路部1030は、先述の各実施例で説明した補正係数を保持し、撮像装置1001から出力された信号に対して補正処理を行う。