"高電子移動度トランジスタであって、半導体下層と、前記半導体下層の表面の少なくとも一部に設けられており、前記半導体下層とは異なるバンドギャップを有している第1半導体上層と、前記第1半導体上層の上方の一部に設けられているドレイン電極と、前記ドレイン電極から離れているとともに、前記第1半導体上層の上方の一部に設けられているソース電極と、前記ドレイン電極と前記ソース電極の間に設けられているゲート部と、前記ドレイン電極と前記ゲート部の間に設けられている導電体部と、一端が前記ドレイン電極に電気的に接続されており、他端が前記導電体部に電気的に接続されている第1抵抗部と、一端が前記ソース電極に電気的に接続されており、他端が前記導電体部に電気的に接続されている第2抵抗部と、を備えている高電子移動度トランジスタ。前記半導体下層の表面の一部に設けられており、前記第1半導体上層から離れて設けられているとともに、前記半導体下層とは異なるバンドギャップを有する第2半導体上層をさらに備えており、前記第2半導体上層は、第1部位が前記ドレイン電極に接触しており、第2部位が前記ソース電極に接触しており、第3部位が前記導電体部に接触しており、前記第3部位が、前記第1部位と前記第2部位の間に位置する請求項1に記載の高電子移動度トランジスタ。高電子移動度トランジスタの製造方法であって、半導体下層とその半導体下層とは異なるバンドギャップの半導体上層が積層した積層基板を用意し、前記半導体上層の一部を除去して前記半導体上層を第1半導体上層と第2半導体上層に分離する分離工程と、前記第1半導体上層の上方の一部に設けられているとともに、前記第2半導体上層の第1部位に接触するドレイン電極を形成するドレイン電極形成工程と、前記ドレイン電極から離れており、前記第1半導体上層の上方の一部に設けられているとともに、前記第2半導体上層の第2部位に接触するソース電極を形成するソース電極形成工程と、前記ドレイン電極と前記ソース電極の間に設けられているゲート部を形成するゲート部形成工程と、前記ドレイン電極と前記ゲート部の間に設けられているとともに、前記第2半導体上層の第3部位に接触する導電体部を形成する導電体部形成工程と、を備えており、前記第3部位が、前記第1部位と前記第2部位の間に位置する製造方法。前記ゲート部形成工程では、前記第1半導体上層の少なくとも一部を除去してリセス型ゲート部を形成する請求項3に記載の製造方法。前記分離工程において前記半導体上層を除去する段階と前記ゲート部形成工程において前記第1半導体上層を除去する段階が同時に実施される請求項4に記載の製造方法。高電子移動度トランジスタがオフすると、ドレイン電極に高電圧が印加される。これにより、ゲート部のドレイン側端部に電界が集中し、ゲート部が破損するという問題がある。本願明細書で開示される技術は、ドレイン電極に高電圧が印加されたとしても、ゲート部の破損が抑制された信頼性の高い高電子移動度トランジスタを提供すること、及びそのような高電子移動度トランジスタの製造方法を提供することを目的としている。本明細書で開示される高電子移動度トランジスタは、半導体下層と第1半導体上層とドレイン電極とソース電極とゲート部と導電体部と第1抵抗部と第2抵抗部とを備えている。第1半導体上層は、半導体下層の表面の少なくとも一部に設けられており、半導体下層とは異なるバンドギャップを有している。半導体下層と第1半導体上層のヘテロ接合面に2次元電子ガスが形成されており、この2次元電子ガスがチャネルとして利用される。ドレイン電極は、第1半導体上層の上方の一部に設けられている。ソース電極は、ドレイン電極から離れているとともに、第1半導体上層の上方の一部に設けられている。ゲート部は、ドレイン電極とソース電極の間に設けられている。導電体部は、ドレイン電極とゲート部の間に設けられている。第1抵抗部は、一端がドレイン電極に電気的に接続されており、他端が導電体部に電気的に接続されている。第2抵抗部は、一端がソース電極に電気的に接続されており、他端が導電体部に電気的に接続されている。この態様の高電子移動度トランジスタは、ドレイン電極とゲート部の間に導電体部が設けられていることを特徴としている。さらに、この導電体部が、第1抵抗部を介してドレイン電極に接続されているとともに、第2抵抗部を介してソース電極に接続されていることを特徴としている。これにより、導電体部には、第1抵抗部と第2抵抗部の分圧比に応じて、ドレイン電極の電圧とソース電極の電圧の間に調整された電圧が印加されている。第1抵抗部と第2抵抗部の分圧比を適宜に調整し、導電体部に印加される電圧を適宜に調整すれば、ゲート部のドレイン側端部の電界集中を緩和することが可能となり、ゲート部の破壊を抑制することができる。本明細書で開示される高電子移動度トランジスタは、第2半導体上層をさらに備えていてもよい。第2半導体上層は、半導体下層の表面の一部に設けられているとともに、半導体下層とは異なるバンドギャップを有する。また、第2半導体上層は、第1半導体上層から離れて設けられている。さらに、第2半導体上層では、第1部位がドレイン電極に接触しており、第2部位がソース電極に接触しており、第3部位が導電体部に接触している。ここで、第3部位は、第1部位と第2部位の間に位置している。この態様では、半導体下層と第2半導体上層のヘテロ接合面に形成されている2次元電子ガス層を利用して配線抵抗が構成されている。このため、第1抵抗部は、第1部位と第3部位の間に存在する半導体下層と第2半導体上層のヘテロ接合面に形成される2次元電子ガスを利用して形成されている。第2抵抗部は、第2部位と第3部位の間に存在する半導体下層と第2半導体上層のヘテロ接合面に形成される2次元電子ガスを利用して形成されている。この態様の高電子移動度トランジスタは、トランジスタ構造を含む素子部と配線抵抗構造を含む配線抵抗部の双方が半導体下層の表面に搭載されており、小型化に有利な形態を有している。本明細書で開示される高電子移動度トランジスタの製造方法は、分離工程とドレイン電極形成工程とソース電極形成工程とゲート部形成工程と導電体部形成工程とを備えている。分離工程では、半導体下層とその半導体下層とは異なるバンドギャップの半導体上層が積層した積層基板を用意し、半導体上層の一部を除去して半導体上層を第1半導体上層と第2半導体上層に分離する。ドレイン電極形成工程では、第1半導体上層の上方の一部に設けられているとともに、第2半導体上層の第1部位に接触するドレイン電極を形成する。ソース電極形成工程では、ドレイン電極から離れており、第1半導体上層の上方の一部に設けられているとともに、第2半導体上層の第2部位に接触するソース電極を形成する。ゲート部形成工程では、ドレイン電極とソース電極の間に設けられているゲート部を形成する。導電体部形成工程では、ドレイン電極とゲート部の間に設けられているとともに、第2半導体上層の第3部位に接触する導電体部を形成する。ここで、第3部位が、第1部位と第2部位の間に位置する。この製造方法によると、トランジスタ構造を含む素子部と配線抵抗構造を含む配線抵抗部の双方が半導体下層の表面に搭載された高電子移動度トランジスタを製造することができる。ゲート部形成工程では、第1半導体上層の一部を除去してリセス型のゲート部を形成してもよい。この製造方法によると、ノーマリオフ型の高電子移動度トランジスタを製造することができる。分離工程において半導体上層を除去する段階とゲート部形成工程において第1半導体上層を除去する段階が、同時に実施されてもよい。この製造方法によると、製造に要する工程の増加を抑えながら、本明細書で開示される高電子移動度トランジスタを製造することができる。本明細書で開示される技術によると、ドレイン電極とゲート部の間に導電体部が設けられたことにより、ゲート部のドレイン側端部の電界集中が緩和され、ゲート部の破壊が抑制される。本明細書で開示される技術によると、信頼性の高い高電子移動度トランジスタを提供することができる。本明細書で開示される技術の特徴を整理しておく。第1特徴本明細書で開示される技術は、高電子移動度トランジスタに適用され、その半導体材料は特に限定されるものではない。典型的には、窒化物系の化合物半導体を用いるのが望ましい。例えば、電子走行層半導体下層の一例の半導体材料は、InXaGaYaAl1-Xa-YaN0≦Xa≦1、0≦Ya≦1、0≦XaYa≦1であり、電子供給層第1半導体上層の一例の半導体材料は、InXbGaYbAl1-Xb-YbN0≦Xb≦1、0≦Yb≦1、0≦XbYb≦1であり、1-Xa-Ya<1-Xb-Ybであるのが望ましい。また、配線抵抗層第2半導体上層の一例の半導体材料も、InXbGaYbAl1-Xb-YbN0≦Xb≦1、0≦Yb≦1、0≦XbYb≦1であるのが望ましい。第2特徴本明細書で開示される高電子移動度トランジスタのゲート部は、絶縁ゲート構造を備えていてもよい。また、ゲート部は、リセス型の絶縁ゲート構造を備えていてもよい。リセス型の絶縁ゲート構造では、ドレイン側端部の電界集中が特に問題となることから、本明細書で開示される技術を適用することが有用である。第3特徴本明細書で開示される高電子移動度トランジスタの導電体部は、導電体であればその材料は特に限定されない。導電体部が電子供給層に直接的に接触する場合は、電子供給層に対してショットキー接触する材料が選ばれるのが望ましい。また、導電体部は、ドレイン電極とゲート電極の間において、複数個が設けられていてもよい。図1に示されるように、高速移動度トランジスタ以下、HEMTという10は、素子部32と分離部34と配線抵抗部36を有している。素子部32には、2次元電子ガスを利用したトランジスタ構造が形成されている。配線抵抗部36には、2次元電子ガスを利用した配線抵抗構造が形成されている。分離部34は、素子部32の2次元電子ガスと配線抵抗部36の2次元電子ガスを絶縁分離している。図1及び図2に示されるように、HEMT10の素子部32は、電子走行層半導体下層の一例11と電子供給層第1半導体上層の一例12の積層を備えている。電子走行層11の材料にはノンドープの窒化ガリウムGaNが用いられている。電子供給層12の材料には、ノンドープの窒化アルミニウムガリウムAlGaNが用いられており、アルミニウムの組成比は約20~25である。電子供給層12のバンドギャップは電子走行層11のバンドギャップよりも大きい。このため、電子走行層11と電子供給層12のヘテロ接合面には、2次元電子ガス2DEGが形成されている。HEMT10の素子部32はさらに、ドレイン電極21と、導電体部23と、ゲート部26と、ソース電極28を備えている。ドレイン電極21と導電体部23とゲート部26とソース電極28は、x軸方向に沿ってこの順に間隔を置いて配置されているとともに、電子供給層12の表面に形成されている絶縁膜22によって電気的に絶縁されている。ドレイン電極21は、平面視したときに、y軸方向に沿って伸びており、矩形状の形態を有している。ドレイン電極21は、電子供給層12の表面の一部に接触するとともに、分離部34を超えて配線抵抗部36にまで伸びている。ドレイン電極21の材料にはバナジウムVa/アルミニウムAl/モリブテンMo/ニッケルNi/金Auの積層電極が用いられており、電子供給層12に対してオーミック接触している。導電体部23は、平面視したときに、y軸方向に沿って伸びており、矩形状の形態を有している。導電体部23は、ドレイン電極21とゲート部26の間に設けられており、電子供給層12の表面の一部に接触するとともに、分離部34を超えて配線抵抗部36にまで伸びている。導電体部23の材料にはニッケルNi/金Auの積層電極が用いられており、電子供給層12に対してショットキー接触している。ゲート部26は、平面視したときに、y軸方向に沿って伸びており、矩形状の形態を有している。ゲート部26は、ドレイン電極21とソース電極28の間に設けられている。特に、本実施例のゲート部26は、電子供給層12に形成された溝27内に設けられており、所謂リセス型であることを特徴としている。ゲート部26は、ゲート絶縁膜24と、そのゲート絶縁膜24で被覆されているゲート電極25を有している。ゲート絶縁膜24の材料には窒化シリコンSiNが用いられており、ゲート電極25の材料にはニッケルNi/金Au、又はチタンTi/アルミニウムAlの積層電極が用いられている。この例では、溝27の深さが、電子供給層12の厚みと一致している。この例に代えて、電子供給層12の一部が残るように溝27が浅く形成されてもよく、あるいは、電子走行層11の一部が除去されるように溝27が深く形成されてもよい。このように、リセス型のゲート部26を設けることで、ゲート部26の下方の2次元電子ガスの電子密度を薄く調整することができる。これにより、ゲート電極25に正電圧が印加されない状態では、ゲート部26の下方の電子密度が薄く、ゲート部26に対してドレイン側とソース側の2次元電子ガスが絶縁される。一方、ゲート電極25に正電圧が印加された状態では、ゲート部26の下方の電子密度が濃く、ゲート部26に対してドレイン側とソース側の2次元電子ガスが導通する。このように、HEMT10は、リセス型のゲート部26を利用することにより、ノーマリオフで動作するように構成されている。ソース電極28は、平面視したときに、y軸方向に沿って伸びており、矩形状の形態を有している。ソース電極28は、電子供給層12の表面の一部に接触するとともに、分離部34を超えて配線抵抗部36にまで伸びている。ソース電極28の材料にはバナジウムVa/アルミニウムAl/モリブテンMo/ニッケルNi/金Auの積層電極が用いられており、電子供給層12に対してオーミック接触している。図1及び図3に示されるように、HEMT10の配線抵抗部36は、配線抵抗層第2半導体上層の一例13を備えている。配線抵抗層13は、平面視したときに、x軸方向に沿って伸びており、矩形状の形態を有している。配線抵抗層13の材料にはノンドープの窒化アルミニウムガリウムAlGaNが用いられており、アルミニウムの組成比は約20~25である。配線抵抗層13のバンドギャップは電子走行層11のバンドギャップよりも大きい。このため、電子走行層11と配線抵抗層13のヘテロ接合面には、2次元電子ガス2DEGが形成されている。図1に示されるように、配線抵抗層13には、ドレイン電極21と導電体部23とソース電極28がそれぞれ接触している。ドレイン電極21は、配線抵抗層13の一方の端部に接触している。ソース電極28は、配線抵抗層13の他方の端部に接触している。導電体部23は、ドレイン電極21が接触する部位とソース電極28が接触する部位の間の部位で配線抵抗層13に接触している。配線抵抗層13のy軸方向の幅W1,W2は極めて細く形成されている。このため、x軸方向で計測したときに、電子走行層11と配線抵抗層13のヘテロ接合面に形成される2次元電子ガス2DEGによる抵抗値は非常に高い。このため、ドレイン電極21と導電体部23の間に存在する電子走行層11と配線抵抗層13によって第1抵抗部R1が構成されており、ソース電極28と導電体部23の間に存在する電子走行層11と配線抵抗層13によって第2抵抗部R2が構成されている。第1抵抗部R1の配線抵抗層13の幅W1を調整することで、第1抵抗部R1の抵抗値を適宜に調整することができる。第2抵抗部R2の配線抵抗層13の幅W2を調整することで、第2抵抗部R2の抵抗値を適宜に調整することができる。なお、抵抗部R1,R2を介してドレイン電極21とソース電極28の間にリーク電流が流れるのを抑えるためには、抵抗部R1,R2の抵抗値が高いのが望ましく、抵抗部R1,R2の幅W1,W2は、約2~10μmであるのが望ましい。分離部34は、素子部32と配線抵抗部36の間に位置しており、電子走行層11上に他の半導体層が形成されていない領域である。このため、分離部34では、2次元電子ガスが形成されないので、素子部32に形成されている2次元電子ガスと配線抵抗部36に形成されている2次元電子ガスは、分離部34によって電気的に分離されている。なお、後述の製造方法で説明するように、素子部32の電子供給層12と配線抵抗部36の配線抵抗層13は、共通の半導体層の一部を除去することで分離されたものである。分離部34は、この半導体層が分離された部分に対応している。次に、HEMT10の動作を説明する。HEMT10は、ドレイン電極21に正電圧を印加し、ソース電極28に接地電圧を印加して用いられる。ゲート部26のゲート電極25に正電圧が印加されると、ゲート部26の下方に反転層が形成され、その反転層を介してドレイン側とソース側の2次元電子ガスが導通する。これにより、HEMT10はオンとなり、ドレイン電極21とソース電極28の間を電流が流れる。ゲート部26のゲート電極25に接地電圧が印加されると、ゲート部26の下方の反転層が消失し、ドレイン側とソース側の2次元電子ガスが分離され、HEMT10がオフとなる。HEMT10がオフすると、ドレイン電極21の電圧が上昇する。ドレイン電極21の電圧が上昇すると、第1抵抗部R1と第2抵抗部R2の分圧比に応じて、導電体部23の電圧も上昇する。例えば、導電体部23が設けられていない場合、ゲート部26のドレイン側の端部図2の26a参照に電界が集中し、ゲート部26のゲート絶縁膜24が破損するという問題がある。一方、本実施例のHEMT10のように、導電体部23が設けられていると、導電体部23近傍の電界が高くなり換言すれば、導電体部23近傍で電界を負担することができるようになり、ゲート部26のドレイン側の端部における電界集中が緩和される。このため、HEMT10では、ゲート部26の絶縁破壊が抑制されるので、信頼性が大幅に向上している。また、HEMT10の分離部34及び配線抵抗部36は、素子部32に隣接して設けられている。従来のHEMTでは、素子部に隣接する領域は、ドレイン電極及びソース電極の配線のみが形成されている領域である。本実施例のHEMT10は、このようなドレイン電極21及びソース電極28の配線が形成されている領域内に作り込まれていると評価できる。すなわち、本実施例のHEMT10では、素子面積の増大を抑えながら分離部34及び配線抵抗部36が形成されており、小型化に有利な形態である。以下、図4~図7を参照して、HEMT10を製造する方法を説明する。まず、図4に示されるように、電子走行層11と半導体層14が積層した積層基板を用意する。電子走行層11と半導体層14は、有機金属気相成長法MOCVDMetalOrganicChemicalVaporDepositionを利用して、図示しないサファイア基板上に積層して形成されている。次に、図5に示されるように、半導体層14を貫通するように、ゲート部26用の溝27を形成する。溝27は、RIEReactiveIonEtching法を利用して形成されている。なお、この溝27の形成するときに、分離部34に対応する半導体層14も同時に除去される。これにより、半導体層14は、素子部32に対応した電子供給層12と配線抵抗部36に対応した配線抵抗層13に分離される。このように、本実施例の製造方法では、ゲート部26の溝27を形成する段階と素子部32と配線抵抗部36を分離する分離部34を形成する段階が同時に実施される。次に、図6に示されるように、半導体層14の表面にドレイン電極21と導電体部23とソース電極28を形成する。より具体的には、まず、ドレイン電極21とソース電極28に対応する部分に、電子ビーム蒸着法を利用して、バナジウムV/アルミニウムAl/モリブテンMoを積層する。次に、熱処理を実施して、積層したバナジウムV/アルミニウムAl/モリブテンMoを合金化し、オーミック接触性を向上させる。次に、ドレイン電極21と導電体部23とソース電極28に対応する部分に、ニッケルNiと金Auが積層される。この結果、ドレイン電極21とソース電極28にはバナジウムV/アルミニウムAl/モリブテンMo/ニッケルNi/金Auが積層されており、導電体部23にはニッケルNi/金Auが積層されている。次に、図7に示されるように、電子供給層12の表面を覆うように絶縁膜22を形成する。絶縁膜22の材料には、窒化シリコンSiNが用いられている。絶縁膜22のうち溝27内に形成されている部分がゲート絶縁膜24となる。最後に、溝27内にゲート電極25を充填すると、HEMT10が完成する。以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。"