"機能回路と、前記機能回路に電源電圧を供給する電源配線と、前記機能回路に接地電圧を供給する接地配線と、を有し、前記電源配線は、第1の方向に延びた第1の部分と、前記第1の方向と交わる第2の方向に前記第1の部分から延びた複数の第2の部分とを有し、前記接地配線は、第3の方向に延びた第3の部分と、前記第3の方向と交わる第4の方向に前記第3の部分から延びた複数の第4の部分とを有し、前記電源配線と前記接地配線とは、前記電源配線の複数の前記第2の部分と前記接地配線の複数の前記第4の部分とが交互に隣り合うように、点対称に配置され、前記電源配線の複数の前記第2の部分同士は、第1の配線により電気的に接続され、前記接地配線の複数の前記第4の部分同士は、第2の配線により電気的に接続され、前記第1の配線及び前記第2の配線は、第1の配線層でなり、前記電源配線及び前記接地配線は、第2の配線層でなり、前記第1の配線は前記第3の部分に沿って前記第3の部分と重なり、前記第2の配線は前記第1の部分に沿って前記第1の部分と重なることを特徴とする半導体装置。機能回路と、前記機能回路に電源電圧を供給する電源配線と、前記機能回路に接地電圧を供給する接地配線と、を有し、前記電源配線は、第1の方向に延びた第1の部分と、前記第1の方向と交わる第2の方向に前記第1の部分から延びた複数の第2の部分とを有し、前記接地配線は、第3の方向に延びた第3の部分と、前記第3の方向と交わる第4の方向に前記第3の部分から延びた複数の第4の部分とを有し、前記電源配線と前記接地配線とは、前記電源配線の複数の前記第2の部分と前記接地配線の複数の前記第4の部分とが交互に隣り合うように、点対称に配置され、前記電源配線の複数の前記第2の部分同士は、前記接地配線の前記第3の部分と交差する第1の配線と、前記第3の部分に沿って延びる第2の配線により電気的に接続され、前記接地配線の複数の前記第4の部分同士は、前記電源配線の前記第1の部分と交差する第3の配線と、前記第1の部分に沿って延びる第4の配線により電気的に接続され、前記第1の配線及び前記第3の配線は、第1の配線層でなり、前記第2の配線、前記第4の配線、前記電源配線及び前記接地配線は、第2の配線層でなり、前記第2の配線は、前記接地配線の前記第3の部分に対して複数の前記第4の部分とは逆側に配置され、前記第4の配線は、前記電源配線の前記第1の部分に対して複数の前記第2の部分とは逆側に配置されることを特徴とする半導体装置。請求項1において、前記第1の配線及び前記第3の配線は、前記機能回路が有する薄膜トランジスタのゲート配線と同一層であり、前記ゲート配線は前記第1の配線層でなることを特徴とする半導体装置。請求項1または請求項3において、前記電源配線及び前記接地配線は、前記機能回路が有する薄膜トランジスタ同士を電気的に接続する配線と同一層であり、前記薄膜トランジスタ同士を電気的に接続する配線は前記第2の配線層でなることを特徴とする半導体装置。請求項1乃至請求項4のいずれか一において、前記第2の配線層は前記第1の配線層の上層に設けられることを特徴とする半導体装置。請求項1乃至請求項5のいずれか一において、前記機能回路は、中央演算処理装置を有することを特徴とする半導体装置。請求項1乃至請求項6のいずれか一において、前記機能回路は、記憶装置を有することを特徴とする半導体装置。請求項7において、前記記憶装置は、スタティック型メモリ、ダイナミック型メモリ、または不揮発性メモリであることを特徴とする半導体装置。請求項1乃至請求項8のいずれか一において、前記機能回路は、画像処理回路を有することを特徴とする半導体装置。請求項1乃至請求項9のいずれか一において、前記機能回路は、ディジタル信号処理プロセッサを有することを特徴とする半導体装置。TFTにより構成された機能回路を低価格で作製するためには、マスク枚数を極力増やさないことが重要である。つまり、CPUやメモリを、少ないマスク枚数で作製する必要がある。ところが、従来のLSI開発で用いられてきた多層配線技術は、配線層を1層増す毎に最低2枚のマスク増加をもたらす。従って、TFTにより構成される機能回路を作製する場合には従来用いられてきた多層配線技術は必ずしも有効な手段とは限らない。通常の液晶表示装置では、TFTのゲート配線及びTFT間の引き回し配線として使われる配線層1st配線層と、TFT間の引き回し配線及び電源配線及び接地配線として使われる配線層2nd配線層と、両者を電気的に接続するコンタクトと、により配線を形成する。従って、マスク枚数を増加させることなく、機能回路を同一基板上に搭載するためには、機能回路もこれらの2つの配線層とコンタクトとで配線を行わなければならない。高度な機能回路を実現しようとすると、TFT間の引き回し配線が非常に複雑になるため、TFT間の引き回し配線の配置面積が膨大になる。このため、機能回路全体の面積縮小を果たすには、電源配線や接地配線の幅を細くし、これらの配置面積を極力狭くする必要がある。しかし、電源配線及び接地配線の電気抵抗は配線幅に反比例するので、幅が細いと電気抵抗が増大する。そのため局所的な高電流消費回路において電源電圧の極端な電圧降下が生じる。電圧降下した部分のTFTでは、印加される正味の電源電圧が大幅に低下することになり、期待されるTFT性能が得られない。従って、回路の誤動作や設計通りの動作周波数が得られないなどの不具合が発生する可能性がある。なお、同様に接地電圧の電圧上昇も生じ、回路の誤動作や設計通りの動作周波数が得られないなどの不具合を生じる。以下、本明細書中では特に明示しない限り、TFTに印加される正味の電源電圧の降下及び正味の接地電圧の上昇をまとめて、電源電圧の降下と記述する。以上のことから、1st配線層と2nd配線層とコンタクトとにより、ゲート配線とTFT間の引き回し配線と共に、電源配線と接地配線とを行い、同時に電源配線と接地配線との配置面積を少なく抑えながら、且つ電源電圧と接地電圧とを機能回路各部で均等に保つ工夫が必要である。本発明は、以上のような問題点を鑑みなされたもので、TFTにより構成される機能回路を少ないマスク枚数で作製し、また機能回路の配線に要する配置面積を少なく抑えながら、且つ動作時の電源電圧及び接地電圧を機能回路各部で均等に保つことで、軽量薄型高性能な機能回路を有する半導体装置及び表示装置を提供する。本発明では、半導体装置及び表示装置におけるTFTにより構成される機能回路において、電源配線及び接地配線を2nd配線で櫛状に配置し、それらの櫛の先端を1st配線及び1st配線-2nd配線間コンタクトで電気的に接続する。1st配線及び1st配線-2nd配線間コンタクト及び2nd配線によって、格子状に配置された電源配線及び接地配線を形成する。格子状にすることで、格子状にしない場合に比べて、電源電圧降下及び接地電圧上昇は大幅に低減できる。また、配線幅を細くしても、格子状にしない場合と同程度の電源電圧降下及び接地電圧上昇に抑えられるので、電源配線及び接地配線の配置面積を大幅に低減できる。さらに、同時に電源配線と接地配線間に静電容量を構成することができる。静電容量は瞬間的な電位変動に対して、電位変化分の絶対値を抑える働きをするため、静電容量を設けることは、回路動作上好ましい。以上により、半導体装置及び表示装置におけるTFTにより構成される機能回路を、少ないマスク枚数で作製し、また機能回路の配線に要する配置面積を少なく抑えながら、且つ動作時の電源電圧及び接地電圧を機能回路各部で均等に保つことができる機能回路を有する半導体装置及び表示装置を提供する。従って、高機能化が容易で、より高機能で、付加価値が高い半導体装置及び表示装置を低価格で提供することが可能となる。本明細書で開示する発明の構成は、薄膜トランジスタにより構成される機能回路を有する半導体装置であって、前記機能回路に電源電圧を供給する電源配線及び接地電圧を供給する接地配線が格子状に配置されていることを特徴とする。また、他の発明の構成は、薄膜トランジスタにより構成される機能回路を有する半導体装置であって、前記機能回路に電源電圧を供給する電源配線または接地電圧を供給する接地配線の少なくとも一方が格子状に配置されていることを特徴とする。上記構成において、前記機能回路は、中央処理装置から構成されていても良い。また、上記構成において、前記機能回路は、記憶装置から構成されていても良い。また、上記構成において、前記機能回路は、スタティック型メモリから構成されていても良い。また、上記の構成において、前記機能回路は、ダイナミック型メモリから構成されていても良い。また、上記構成において、前記機能回路は、不揮発性メモリから構成されていても良い。また、上記構成において、前記薄膜トランジスタは、絶縁表面を有する基板上に形成された半導体薄膜を活性層として用いても良い。また、上記構成において、前記絶縁表面を有する基板は、ガラス基板であっても良い。また、上記構成において、前記絶縁表面を有する基板は、石英基板であっても良い。また、上記構成において、前記絶縁表面を有する基板は、プラスチック基板であっても良い。また、上記構成において、前記絶縁表面を有する基板は、SOI基板であっても良い。また、上記構成において、前記電源配線または前記接地配線の少なくとも一方は、第一の導電性薄膜と、第二の導電性薄膜と、第三の導電性薄膜と、前記第一の導電性薄膜と前記第二の導電性薄膜とを電気的に接続する第一のコンタクトと、前記第一の導電性薄膜と前記第三の導電性薄膜とを電気的に接続する第二のコンタクトと、前記第二の導電性薄膜と前記第三の導電性薄膜とを電気的に接続する第三のコンタクトと、から構成しても良い。また、上記構成において、前記電源配線または前記接地配線の少なくとも一方は、第一の導電性薄膜と、第二の導電性薄膜と、前記第一の導電性薄膜と前記第二の導電性薄膜とを電気的に接続する第一のコンタクトと、から構成しても良い。また、他の発明の構成は、薄膜トランジスタにより構成される機能回路を有する表示装置であって、前記機能回路に電源電圧を供給する電源配線及び接地電圧を供給する接地配線が格子状に配置されていることを特徴とする。また、他の発明の構成は、薄膜トランジスタにより構成される機能回路を有する表示装置であって、前記機能回路に電源電圧を供給する電源配線または接地電源を供給する接地配線の少なくとも一方が格子状に配置されていることを特徴とする。上記構成において、前記機能回路は、中央処理装置から構成されていても良い。また、上記構成において、前記機能回路は、記憶装置から構成されていても良い。また、上記構成において、前記機能回路は、スタティック型メモリから構成されていても良い。また、上記の構成において、前記機能回路は、ダイナミック型メモリから構成されていても良い。また、上記構成において、前記機能回路は、不揮発性メモリから構成されていても良い。また、上記の構成において、前記機能回路は、画像処理回路から構成されていても良い。また、上記の構成において、前記機能回路は、ディジタル信号処理プロセッサから構成されていても良い。また、上記構成において、前記薄膜トランジスタは、絶縁表面を有する基板上に形成された半導体薄膜を活性層として用いても良い。また、上記構成において、前記絶縁表面を有する基板とは、ガラス基板であっても良い。また、上記構成において、前記絶縁表面を有する基板とは、石英基板であっても良い。また、上記構成において、前記絶縁表面を有する基板とは、プラスチック基板であっても良い。また、上記構成において、前記絶縁表面を有する基板とは、SOI基板であっても良い。また、上記構成において、前記電源配線または前記接地配線の少なくとも一方は、第一の導電性薄膜と、第二の導電性薄膜と、第三の導電性薄膜と、前記第一の導電性薄膜と前記第二の導電性薄膜とを電気的に接続する第一のコンタクトと、前記第一の導電性薄膜と前記第三の導電性薄膜とを電気的に接続する第二のコンタクトと、前記第二の導電性薄膜と前記第三の導電性薄膜とを電気的に接続する第三のコンタクトと、から構成しても良い。また、上記構成において、前記電源配線または前記接地配線の少なくとも一方は、第一の導電性薄膜と、第二の導電性薄膜と、前記第一の導電性薄膜と前記第二の導電性薄膜とを電気的に接続する第一のコンタクトと、から構成しても良い。また、上記構成からなる半導体装置若しくは上記構成からなる表示装置を電子機器に組み込むことが有効である。TFTで構成された機能回路を有する半導体装置及び表示装置において、機能回路の電源配線及び接地配線を格子状に配置することで、電源電圧降下を低減できる。従って、機能回路の高速動作、高機能化に対し有効である。また、機能回路の電源配線及び接地配線を格子状としない場合と同程度の電源電圧降下及び接地電圧上昇に保ちながら、電源配線及び接地配線に要する配置面積を削減でき、機能回路の面積縮小が可能である。さらに、高機能な機能回路においても、TFT間の引き回し配線に利用できる領域を確保しやすくなり、設計面での自由度が上がる。以上のことから、軽量薄型高機能な半導体装置及び表示装置を安価で提供できる。実施の形態1本実施の形態では、本発明に係わる半導体装置及び表示装置における機能回路のマスクレイアウトについて説明する。図1は本実施の形態におけるマスクレイアウトを示した図である。図1において、TFTのチャネル領域とソース領域とドレイン領域となる活性層1001、ゲート配線1005とTFT間配線1006と格子状の電源配線又は設置配線を形成する1st配線以下、格子形成1st配線と呼ぶ1007とを形成する1st配線層、1st配線-2nd配線間または活性層-2nd配線間を電気的に接続するためのコンタクト1003、TFT間配線1008と電源配線1009と接地配線1010と格子状の電源配線又は接地配線を形成する2nd配線以下、格子配線2nd配線と呼ぶ1011とを形成する2nd配線層、が形成されている。1個以上のTFT1012から電気回路1013が構成される。ここで、格子形成1st配線1007と格子形成2nd配線1011とを形成し、コンタクト1003により櫛状の電源配線1009の先端を、また櫛状の接地配線1010の先端を各々電気的に接続している点が本実施の形態の特徴である。なお、格子形成2nd配線1011は、図1に示した様に、電気的に接続する目的で新たに設けても良いし、その他の回路に電源電圧または接地電圧を供給するために設けてある配線を流用しても良い。実際のTFT作成工程には、不純物ドープ用のマスクなどが必要であるが、本発明では本質的では無いので割愛する。図2Aは図1に示したレイアウトで機能回路を作成した場合における代表的な電源配線及び接地配線の等価回路を示したものである。また、図2Bは図1で櫛状の電源配線1009の先端及び接地配線1010の先端を各々電気的に接続しない場合における等価回路を示したものである。抵抗012011~抵抗072017は電源配線の電気抵抗を示し、抵抗112021~抵抗172027は接地配線の電気抵抗を示す。また、抵抗212031~抵抗232033は櫛状の接地配線の先端を格子形成配線とコンタクトとにより電気的に短絡した時の等価電気抵抗である。また、抵抗312041~抵抗332043は櫛状の電源配線の先端を格子形成配線とコンタクトとにより電気的に短絡した時の等価電気抵抗である。供給電源2000の電位はこれらの抵抗を介して回路12001~回路82008に供給される。従って、回路12001~回路82008に供給される正味の電位は、供給電源2000の出力値より下がる。図2の等価回路における、回路12001~回路82008に供給される正味の電位について、電源電圧降下及び接地電圧上昇を見積もると、表1のようになる。ここで簡単のため、抵抗012011~抵抗072017、抵抗112021~抵抗172027、抵抗212031~抵抗232033、抵抗312041~抵抗332043の抵抗値を全てRとし、回路12001~回路82008における消費電流を全てIとする。回路nn=1~8における正味の電源電圧をVDDn、正味の接地電圧をGNDnとしている。表1より、本実施の形態に示した方法により、機能回路各部における電源電位降下の最大値は4割程度軽減されていることが分かる。すなわち、機能回路の動作上安定な電源供給が行われることになる。また、従来例と同程度の電圧降下まで許される場合は、全体の抵抗が4割程度増加しても良いので、電源配線及び接地配線幅を4割程度細くできる。従って、電源配線及び接地配線の配置面積を4割程度削減できる。このように、本実施の形態では、1st配線と1st配線-2nd配線間コンタクトと2nd配線とによって、半導体装置及び表示装置における機能回路の電源配線及び接地配線を格子状に形成する。格子状にすることで、格子状にしない場合に比べて、電源電圧降下が大幅に低減できる。また、配線幅を細くしても、格子状にしない場合と同程度の電源電圧降下及び接地電圧上昇に抑えられるので、電源配線及び接地配線の配置面積を大幅に低減できる。従って、軽量薄型高機能低価格の半導体装置及び表示装置を提供できる。実施の形態2本実施の形態では、実施の形態1とは異なる、本発明に係わる半導体装置及び表示装置における機能回路のマスクレイアウトについて説明する。図3は本実施の形態におけるマスクレイアウトを示した図である。なお、図1と同じ部分は同じ符号を用いて示している。図3において、TFTのチャネル領域とソース領域とドレイン領域となる活性層1001、ゲート配線1005とTFT間配線1006と格子状の電源配線又は接地配線を形成する1st配線以下、格子形成1st配線と呼ぶ1007とを形成する1st配線層、1st配線-2nd配線間または活性層-2nd配線間を電気的に接続するためのコンタクト1003、TFT間配線1008と電源配線1009と接地配線1010とを形成する2nd配線層、が形成されている。1個以上のTFT1012から電気回路1013が構成される。ここで、本実施の形態では、実施の形態1で示した図1における格子形成2nd配線1011を用いずに、接地配線1010または電源配線1009と重なった格子形成1st配線1007とコンタクト1003とで、櫛状の電源配線1009の先端を、または櫛状の接地配線1010の先端を各々電気的に接続している点が本実施の形態の特徴である。このような構成とすることで、電源配線1009と接地配線1010との間に静電容量を形成することができる。これは、瞬間的な電源電圧降下に対して、電源電圧降下量の絶対値を抑える働きをする。従って、特に機能回路を高速動作させる場合などに好ましい。なお、実際のTFT作成工程には、不純物ドープ用のマスクなどが必要であるが、本発明では本質的では無いので割愛する。本実施の形態に係わる機能回路における電源配線及び接地配線は、第一の実施の形態に示した電源配線及び接地配線と比べ、電気的には櫛状配線の先端の接続方法が異なるのみである。従って、代表的な電源配線及び接地配線の等価回路は、図2Aをそのまま適用することにする。また、図2Aの等価回路における、回路12001~回路82008に供給される正味の電位について、電源電圧降下及び接地電圧上昇を見積もった表1の結果をそのまま適用することができる。本実施の形態に示した方法により、機能回路各部における電源電位降下の最大値は4割程度軽減される。すなわち、機能回路の動作上安定な電源供給が行われることになる。また、従来例と同程度の電圧降下まで許される場合は、全体の抵抗が4割程度増加しても良いので、電源配線及び接地配線幅を4割程度細くできる。従って、電源配線及び接地配線の配置面積を4割程度削減できる。このように、本実施の形態では、1st配線と1st配線-2nd配線間コンタクトとによって、半導体装置及び表示装置における機能回路の電源配線及び接地配線を格子状に形成する。格子状にすることで、格子状にしない場合に比べて、電源電圧降下が大幅に低減できる。また、配線幅を細くしても、格子状にしない場合と同程度の電源電圧降下及び接地電圧上昇に抑えられるので、電源配線及び接地配線の配置面積を大幅に低減できる。さらに、電源配線と接地配線との間に静電容量を形成しやすくなり、特に高速動作時に安定した電源供給が保てる。従って、軽量薄型高機能低価格の半導体装置及び表示装置を提供できる。本実施例では、本発明における表示装置の一例として、CPUやSRAM等が同一基板上に形成された表示装置を説明する。図4に、本実施例における表示装置の上面図を示す。図4において表示装置は、絶縁表面を有する基板500上に形成されたTFTを用いて構成される、表示部551と機能回路部552とを有する。表示部551は、画素部501と、走査線駆動回路502、信号線駆動回路503を有する。また、機能回路部552は、CPU507、SRAM記憶回路504を有する。表示部551において、画素部501は画像の表示を行う。また、走査線駆動回路502及び信号線駆動回路503によって、画素部501の各画素への映像信号の入力が制御される。SRAM504は、複数のマトリクス状に配置された記憶セル図示せずによって構成される。各記憶セルは、CPU507において入出力される信号を記憶する等の機能を有する。また、CPU507は、走査線駆動回路502、信号線駆動回路503への制御信号を出力する等の機能を有する。なお、機能回路部552は、GPU映像信号処理回路567を有していてもよい。この構成を図5に示す。なお、図4と同じ部分は同じ符号を用いて示し説明は省略する。GPU567によって、基板500の外部より入力された信号は表示部551に入力するための信号に変換される。図4、図5において、表示部551としては、液晶表示装置または自発光素子を用いた表示装置などを用いることができる。機能回路部552では、小面積、低消費電力、高動作周波数などが要求される。このような高度な機能回路部552を実現しようとすると、TFT間の引き回し配線が非常に複雑になるため、TFT間の引き回し配線の配置面積が膨大になる。このため、機能回路全体の面積縮小を果たすには、電源配線や接地配線の配置面積を極力狭くし、且つ安定した電源電圧及び接地電圧を供給する必要がある。従って、実施の形態1または実施の形態2に示した方法が有効である。これにより、機能回路部の電源電圧降下が大幅に低減でき、高速動作に適した機能回路を作製できる。また、電源配線及び接地配線の配置面積を大幅に低減できる。従って、軽量薄型低価格の表示装置を提供できる。なお、本発明は、実施の形態1または実施の形態2と自由に組み合わせて実施することが可能である。本実施例では、実施例1に示した機能回路を同一基板上に有する表示装置におけるTFTの作製方法の一例を、図6A~Hを用いて説明する。なお、機能回路部のTFT作製方法は、本発明における半導体装置の作製方法にそのまま適用できる。図6Aにおいて、基板101は、石英基板、シリコン基板、金属基板又はステンレス基板の表面に絶縁膜を形成したものを用いる。また本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いても良い。本実施例ではバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等のガラスからなる基板101を用いる。次いで、基板101上に酸化珪素膜、窒化珪素膜又は酸化窒化珪素膜などの絶縁膜から成る下地膜図示せずを形成する。下地膜は、前記絶縁膜の単層構造でも前記絶縁膜を2層以上積層させた構造であっても良い。本実施例では、下地膜の1層目として、プラズマCVD法を用いてSiH4、NH3、及びN2Oを反応ガスとして成膜される窒化酸化珪素膜を10~200nm好ましくは50~100nmの厚さに形成する。本実施例では、窒化酸化珪素膜を50nmの厚さに形成する。次いで下地膜の2層目として、プラズマCVD法を用いてSiH4及びN2Oを反応ガスとして成膜される酸化窒化珪素膜を50~200nm好ましくは100~150nmの厚さに形成する。本実施例では、酸化窒化珪素膜を100nmの厚さに形成する。続いて下地膜上に半導体膜を形成する。半導体膜は公知の手段スパッタ法、LPCVD法、プラズマCVD法等により25~80nm好ましくは30~60nmの厚さで成膜する。次いで前記半導体膜を公知の結晶化法レーザ結晶化法、RTA又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等を用いて結晶化させる。なお、結晶化を助長する金属元素を用いる熱結晶化法とレーザ結晶化法とを組み合わせてもよい。例えば、結晶化を助長する金属元素を用いる熱結晶化法を行った後、レーザ結晶化法を行っても良い。そして、得られた結晶質半導体膜を所望の形状にパターニングして半導体層半導体活性層102a~102dを形成する。なお前記半導体層として、非晶質半導体膜、微結晶半導体膜、結晶質半導体膜、又は非晶質珪素ゲルマニウム膜などの非晶質構造を有する化合物半導体膜等を用いることができる。本実施例では、プラズマCVD法を用いて、膜厚55nmの非晶質珪素膜を成膜する。そして、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化500°C、1時間を行った後、熱結晶化550°C、4時間を行って結晶質珪素膜を形成する。その後、フォトリソグラフィ法を用いたパターニング処理によって島状の半導体層102a~102dを形成する。なおレーザ結晶化法で結晶質半導体膜を作製する場合のレーザは、連続発振またはパルス発振の気体レーザ又は固体レーザを用いれば良い。前者の気体レーザとしては、エキシマレーザ、YAGレーザ、YVO4レーザ、YLFレーザ、YAlO3レーザ、ガラスレーザ、ルビーレーザ、Ti:サファイアレーザ等を用いることができる。また後者の固体レーザとしては、Cr、Nd、Er、Ho、Ce、Co、Ti又はTmがドーピングされたYAG、YVO4、YLF、YAlO3などの結晶を使ったレーザを用いることができる。当該レーザの基本波はドーピングする材料によって異なり、1μm前後の基本波を有するレーザ光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。なお非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第2高調波~第4高調波を適用するのが好ましい。代表的には、NdYVO4レーザー基本波1064nmの第2高調波532nmや第3高調波355nmを適用する。また出力10Wの連続発振のYVO4レーザから射出されたレーザ光は、非線形光学素子により高調波に変換する。さらに、共振器の中にYVO4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は0.01~100MW/cm2程度好ましくは0.1~10MW/cm2が必要である。そして、10~2000cm/s程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射する。また上記のレーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学系で線状に集光して半導体膜に照射すると良い。結晶化の条件は適宜設定されるが、エキシマレーザを用いる場合はパルス発振周波数300Hzとし、レーザーエネルギー密度を100~700mJcm2とすると良い。またYAGレーザを用いる場合には、その第2高調波を用いてパルス発振周波数1~300Hzとし、レーザーエネルギー密度を300~1000mJcm2とすると良い。そして幅100~1000μm好ましくは幅400μmで線状に集光したレーザ光を基板全面に渡って照射し、このときの線状ビームの重ね合わせ率オーバーラップ率を50~98としても良い。しかしながら本実施例では、結晶化を助長する金属元素を用いて非晶質珪素膜の結晶化を行ったため、前記金属元素が結晶質珪素膜中に残留している。そのため、前記結晶質珪素膜上に50~100nmの非晶質珪素膜を形成し、加熱処理RTA法やファーネスアニール炉を用いた熱アニール等を行って、該非晶質珪素膜中に前記金属元素を拡散させ、前記非晶質珪素膜は加熱処理後にエッチングを行って除去する。その結果、前記結晶質珪素膜中の金属元素の含有量を低減または除去することができる。なお島状の半導体層102a~102dを形成した後、微量な不純物元素ボロンまたはリンのドーピングを行ってもよい。こうして、チャネル領域となる領域にも微量な不純物元素を添加して、TFTのしきい値を制御することが可能である。次いで、半導体層102a~102dを覆うゲート絶縁膜103を形成する。ゲート絶縁膜103はプラズマCVD法やスパッタ法を用いて、膜厚を40~150nmとして珪素を含む絶縁膜で形成する。本実施例では、ゲート絶縁膜103としてプラズマCVD法により酸化窒化珪素膜を115nmの厚さに形成する。勿論、ゲート絶縁膜103は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。なおゲート絶縁膜103として酸化珪素膜を用いる場合には、プラズマCVD法でTEOSTetraethylOrthosilicateとO2とを混合し、反応圧力40Pa、基板温度300~400°Cとし、高周波13.56MHz、電力密度0.5~0.8Wcm2で放電させて形成しても良い。上記の工程により作製される酸化珪素膜は、その後400~500°Cの熱アニールによって、ゲート絶縁膜103として良好な特性を得ることができる。ここで、ゲート配線を形成する前に半導体層102a~102dの特定の領域に不純物元素をドーピングしておいても良い。この際形成された不純物領域と重ねてゲート配線を形成することによって、Lov領域等を形成することが可能である。なお、半導体層102a~102dに不純物元素をドーピングする際は、ゲート絶縁膜103とは別の絶縁膜ドープ用絶縁膜と表記を形成しておいてもよい。この場合、上記ドーピング処理が終了した後、ドープ用絶縁膜は除去する。次いで、第1の導電膜104aをTaNで20~100nmの厚さに形成し、第2の導電膜104bをWで100~400nmの厚さに形成する。こうして、2層の積層構造を有する1st配線層を形成する。本実施の形態では、膜厚30nmのTaN膜からなる第1の導電膜104aと、膜厚370nmのW膜からなる第2の導電膜104bを積層形成する。本実施例では、第1の導電膜104aであるTaN膜は、Taのターゲットを用いて、窒素を含む雰囲気内においてスパッタ法で形成する。また第2の導電膜104bであるW膜は、Wのターゲットを用いたスパッタ法で形成する。その他に6フッ化タングステンWF6を用いる熱CVD法で形成することもできる。いずれにしてもゲート配線として使用するためには低抵抗率化を図る必要があり、W膜の抵抗率は20μΩcm以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、W膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗率化する。従って、本実施の形態では、高純度のW純度99.9999のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9~20μΩcmを有するW膜を実現する。なお本実施例では、第1の導電膜104aをTaN膜、第2の導電膜104bをW膜とするが、第1の導電膜104a及び第2の導電膜104bを構成する材料は特に限定されない。第1の導電膜104a及び第2の導電膜104bは、Ta、W、Ti、Mo、Al、Cu、Cr、Ndから選択された元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜やAgPdCu合金で形成してもよい。なお、第1の導電膜104aと第2の導電膜104bとにより構成される導電膜が、実施の形態1及び実施の形態2に示した1st配線層に対応する。次に、レジスト105を成膜する。レジスト105の成膜法としては、塗布法を用いることができる。なお、塗布法には、スピンコータやロールコータを用いればよい。レジスト105は、ポジ型、ネガ型の何れも使用可能であり、露光の際に用いる光源に応じて選択できる。次いで図6Bに示すように、レジスト105を露光第1の露光して、レジストマスク108、109及び185を形成し、ゲート配線を作製するための第1のエッチング処理1st配線層エッチング1を行う。本実施例では、第1のエッチング処理におけるエッチングの手法として、ICPInductivelyCoupledPlasma:誘導結合型プラズマエッチング法を用い、エッチング用ガスにCF4とCl2の混合ガスを用い、1Paの圧力でコイル型の電極に500WのRF13.56MHz電力を投入してプラズマを生成して行う。基板側試料ステージにも100WのRF13.56MHz電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2の混合ガスを用いた場合にはW膜及びTaN膜とも同程度にエッチングされる。ただし、半導体層102c、102d上に形成された第1の導電膜104aと第2の導電膜104bの部分は、レジストマスク185で覆われているため、エッチングされない。上記エッチング条件では、レジストマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果によって第1の導電層106a、107a及び第2の導電層106b、107bの端部がテーパー形状となる。ここで、テーパー形状を有する部分テーパー部の角度テーパー角とは、基板101表面水平面とテーパー部の傾斜部とのなす角度として定義する。エッチング条件を適宜選択することによって、第1の導電層及び第2の導電層においてテーパー部の角度を15~45°とすることができる。ゲート絶縁膜103上に残渣を残すことなくエッチングするためには、10~20程度の割合でエッチング時間を増加させると良い。W膜に対する酸化窒化珪素膜の選択比は2~4代表的には3であるので、オーバーエッチング処理により、酸化窒化珪素膜が露出した面は20~50nm程度エッチングされることになる。こうして、第1のエッチング処理により第1の形状の導電層106、107第1の導電層106a、107aと第2の導電層106b、107bを形成する。このとき、ゲート絶縁膜103においては、露出した領域が20~50nm程度エッチングされ、薄くなった領域が形成される。そして、第1のドーピング処理ドーピング1を行い、N型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を1×1013~5×1014atomscm2とし、加速電圧を60~100kVとして行う。N型を付与する不純物元素として15族に属する元素、典型的にはリンPまたは砒素Asを用いるが、本実施例ではリンPを用いる。この場合、第1の形状の導電層106、107第1の導電層106a、107aと第2の導電層106b、107bをN型を付与する不純物元素の添加に対するマスクとして用い、自己整合的に第1の不純物領域110a、110b、111a、111bが形成される。第1の不純物領域110a、110b、111a、111bには1×1020~1×1021atomscm3の濃度範囲でN型を付与する不純物元素を添加する。次に、図6Cに示すように、レジストマスクは除去しないまま、第2のエッチング処理1st配線層エッチング2を行う。エッチングガスにCF4とCl2とO2とを用い、W膜を選択的にエッチングする。こうして、第2のエッチング処理により第2の形状の導電層412、413第1の導電層412a、413aと第2の導電層412b、413bを形成する。このとき、ゲート絶縁膜103においては、露出した領域はさらに20~50nm程度エッチングされ薄くなる。W膜やTaN膜のCF4とCl2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。WとTaのフッ化物と塩化物の蒸気圧を比較すると、Wのフッ化物であるWF6が極端に高く、その他のWCl5、TaF5、TaCl5は同程度である。従って、CF4とCl2の混合ガスではW膜及びTaN膜共にエッチングされる。しかし、この混合ガスに適量のO2を添加するとCF4とO2が反応してCOとFになり、FラジカルまたはFイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いW膜のエッチング速度が増大する。一方、TaはFが増大しても相対的にエッチング速度の増加は少ない。また、TaはWに比較して酸化されやすいので、O2を添加することでTaの表面が酸化される。Taの酸化物はフッ素や塩素と反応しないためさらにTa膜のエッチング速度は低下する。従って、W膜とTa膜とのエッチング速度に差を作ることが可能となり、W膜のエッチング速度をTa膜よりも大きくすることが可能となる。そして、第2のドーピング処理ドーピング2を行う。この場合、第1のドーピング処理よりもドーズ量を下げて、高い加速電圧の条件としてN型を付与する不純物元素、本実施例ではリンPをドーピングする。例えば、加速電圧を70~120kVとし、1×1013atomscm2のドーズ量で行い、図6Bで島状半導体層に形成された第1の不純物領域110a、110b、111a、111bの内側に新たな不純物の添加領域を形成する。ドーピングは、第2の導電層412b、413bを不純物元素に対するマスクとして用い、第1の導電層412a、413aの下側の領域における半導体層にも不純物元素が添加されるようにドーピングする。こうして、第2の不純物領域416a、416b、418a、418bが形成される。この第2の不純物領域416a、416b、418a、418bに添加されたリンPの濃度は、第1の導電層412a、413aのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第1の導電層412a、413aのテーパー部と重なる半導体層において、第1の導電層412a、413aのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。続いて、図6Dに示すように第3のエッチング処理1st配線層エッチング3を行う。エッチングガスにCHF6を用い、反応性イオンエッチング法RIE法を用いて行う。第3のエッチング処理により、第1の導電層412a、413aのテーパー部を部分的にエッチングして、第1の導電層と半導体層との重なる領域を縮小する。第3のエッチング処理によって、第3の形状の導電層112、113第1の導電層112a、113aと第2の導電層112b、113bを形成する。このとき、ゲート絶縁膜103においては、露出した領域がさらに20~50nm程度エッチングされ薄くなる。第3のエッチング処理によって、第2の不純物領域416a、416b、418a、418bから、第1の導電層112a、113aと重なる第2の不純物領域117a、117b、119a、119bと、第1の不純物領域と第2の不純物領域との間の第3の不純物領域116a、116b、118a、118bとが形成される。次いで図6Eに示すように、レジストマスク108、109、185を除去した後、新たにレジスト186を成膜する。レジスト186の成膜法としては、塗布法を用いることができる。なお、塗布法にはスピンコータやロールコータを用いればよい。レジスト186は、ポジ型、ネガ型の何れも使用可能であり、露光の際に用いる光源に応じて選択できる。なお、レジスト186は、第1の露光の際に用いたレジスト105と同じ材料であっても良いし、異なっていても良い。次いで、レジスト186を露光第2の露光し、レジストマスク123、124、187を形成する図6F。なお、第2の露光における露光手段は、第1の露光と同じであっても良いし、異なっていてもよい。次いで、第4のエッチング処理1st配線層エッチング4を行う。こうして、ほぼ垂直な端部を有する第4の形状の導電層121、122第1の導電層121a、122a、第2の導電層121b、122bが形成される。なお、半導体層102a、102b上に形成された第3の形状の導電層112、113第1の導電層112a、113a、第2の導電層112b、113bの部分は、レジストマスク187で覆われているため、エッチングされない。この後、第3のドーピング処理ドーピング3を行う。第3のドーピング処理では、N型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を1×1013~5×1014atomscm2とし、加速電圧を60~100kVとして行う。N型を付与する不純物元素として15族に属する元素、典型的にはリンPまたは砒素Asを用いるが、本実施例ではリンPを用いる。この場合、レジストマスク123、124及び187を、N型を付与する不純物元素の添加に対するマスクとして用い、第4の不純物領域125a、125b、126a、126bを形成する。第4の不純物領域125a、125b、126a、126bには1×1020~1×1021atomscm3の濃度範囲でN型を付与する不純物元素が添加される。なお、半導体層102a、102bは、レジストマスク187で覆われているため、第3のドーピング処理において、不純物元素は添加されない。なお、本実施例では、第4の不純物領域125a、125b、126a、126bへの不純物元素のドーピング第3のドーピング処理の条件を、第1の不純物領域110a、110b、111a、111bへの不純物元素のドーピング第1のドーピング処理の条件と同じにする。しかしこれに限定されない。第1のドーピング処理と、第3のドーピング処理とでは、条件が異なっていてもよい。次いで、図6Gに示すように、レジストマスク187、123、124を除去した後、新たにレジストマスク127及び128を形成し、第4のドーピング処理ドーピング4を行う。第4のドーピング処理では、P型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。Pチャネル型TFTを形成する島状半導体層102b及び102dに、P型の不純物元素が添加された第4の不純物領域190a、190b、191a、191b、129a、129bを形成する。この際、第3の形状の導電層113b及び第4の形状の導電層122を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。なお、Nチャネル型TFTを形成する島状半導体層102a、102cはレジストマスク127及び128で全面を被覆しておく。なお、第1のドーピング処理、第2のドーピング処理、第3のドーピング処理によって、第4の不純物領域190a、190b、191a、191b、129a、129bにはそれぞれ異なる濃度でリンが添加されている。しかし、ジボランB2H6を用いたイオンドープ法により、そのいずれの領域においてもP型を付与する不純物元素を添加する。この際、第4の不純物領域190a、190b、191a、191bのP型を付与する不純物元素の濃度が2×1020~2×1021atomscm3となるようにする。こうして、第4の不純物領域190a、190b、191a、191bは、Pチャネル型TFTのソース領域およびドレイン領域として問題なく機能する。また、第4の不純物領域129a、129bは、Pチャネル型TFTのLov領域として問題なく機能する。以上の工程により、それぞれの半導体層102a~102dに不純物領域が形成される。島状半導体層と重なる第3の形状の導電層112、113及び、第4の形状の導電層121、122がゲート配線として機能する。なお、実施の形態1及び実施の形態2で示したTFT間配線及び格子形成1st配線は、第3の形状の導電層112、113及び、第4の形状の導電層121、122のいずれか1つと同様に形成すれば良い。こうして図6Hに示すように、Nチャネル型TFT71、Pチャネル型TFT72、Nチャネル型TFT73、Pチャネル型TFT74が形成される。Nチャネル型TFT71は、チャネル領域192、ソース領域及びドレイン領域に相当する高濃度不純物領域110a、110b、ゲート配線と重なる低濃度不純物領域Lov領域117a、117b、ゲート配線と重ならない低濃度不純物領域Loff領域116a、116bを有する。一方、Pチャネル型TFT72は、チャネル領域193、ソース領域及びドレイン領域に相当する高濃度不純物領域190a、190b、ゲート配線と重なる低濃度不純物領域Lov領域129a、129bを有する。なお、Loff領域は有さない構造である。Nチャネル型TFT71及びPチャネル型TFT72のゲート配線は、テーパー形状の端部を有する。そのため、ゲート配線を小さくするには、不適当な形状のTFTである。しかし、Lov領域や、Loff領域を、ゲート配線の作製工程において、自己整合的に作製することが可能であるため、TFT作製における工程数を抑えることができる。こうして、工程数を低減して耐圧性の高いTFTを形成することが可能である。また、Nチャネル型TFT73は、チャネル領域194、ソース領域及びドレイン領域に相当する高濃度不純物領域125a、125bを有する。また、Pチャネル型TFT74は、チャネル領域195、ソース領域及びドレイン領域に相当する高濃度不純物領域191a、191bを有する。Nチャネル型TFT73及びPチャネル型TFT74は、シングルドレイン構造である。Nチャネル型TFT73、Pチャネル型TFT74を、Lov領域やLoff領域を有するTFTとする場合は、新たなマスクが必要となり、工程数が増えるといった問題がある。しかし、ゲート配線の端部を垂直にエッチングするため、微細化が可能である。例えば、Nチャネル型TFT71、Pチャネル型TFT72は、表示部のように耐圧性が要求される回路の作製に、Nチャネル型TFT73、Pチャネル型TFT74は、機能回路部のように微細化が要求される回路の作製に適している。なお、第1の露光の工程において用いる露光手段と、第2の露光の工程において用いる露光手段とは、同じとすることもできるし、異ならせることも可能である。ここで、一般に、露光に用いる放射エネルギー源の波長が短いほど、露光の際の解像度は高くなる。そこで例えば、Nチャネル型TFT71、Pチャネル型TFT72に対して、Nチャネル型TFT73、Pチャネル型TFT74の方が微細化を求められる場合、第1の露光の工程に用いる光の波長に対して、第2の露光の工程に用いる光の波長は、短いものにする。また、第1の露光の工程に用いる露光装置と、第2の露光の工程に用いる露光装置とは、同じにすることもできるし、異ならせることも可能である。例えば、Nチャネル型TFT71、Pチャネル型TFT72に対してNチャネル型TFT73、Pチャネル型TFT74の方が微細化を求められる場合、第1の露光の工程では、ミラープロジェクション方式の露光装置以下、MPAと呼ぶを用いて露光を行い、第2の露光の工程では、縮小投影露光装置以下、ステッパーと呼ぶを用いて露光を行う。ここで一般に、MPAでは、一度に大きな範囲を露光することが可能であるため、半導体装置の生産性において有利である。一方ステッパーでは、レクチル上のパターンを光学系でレジストに投影し、基板側ステージを動作及び停止ステップアンドリピートすることによって、レジストにパターンを露光する。MPAと比較して、一度に大きな範囲を露光することができないが、ラインアンドスペースLSの解像度以下、解像度はLSの解像度をいうを高くすることが可能である。また別の例としては、Nチャネル型TFT71、Pチャネル型TFT72に対してNチャネル型TFT73、Pチャネル型TFT74の方が微細化を求められる場合、第1の露光の工程では、レクチル上のパターンを光学系でレジストに投影する際の縮小率の小さなステッパーを用い、第2の露光の工程では、レクチル上のパターンを光学系でレジストに投影する際の縮小率の大きなステッパーを用いて露光を行う。なお、ステッパーの縮小率とは、レクチル上のパターンを、1/NNは整数倍してレジスト上に投影した際のNを示すものとする。ここで一般に、レクチル上のパターンを光学系でレジストに投影する際の縮小率の大きなステッパーは、一度に露光可能な範囲は狭いが解像度が高い。一方、レクチル上のパターンを光学系でレジストに投影する際の縮小率の小さなステッパーは、一度に露光可能な範囲は広いが解像度が低い。上記の様に、第1の露光の工程と第2の露光の工程において露光手段を変えることによって、高い生産性を有し、且つ、特性の良いTFTを有する半導体装置を作製することが可能である。なお、第1の露光及び第2の露光工程において用いる露光手段露光条件及び露光装置は、上記に限定されない。公知の露光手段を自由に用いることが可能である。また、第1の露光工程、第2の露光工程それぞれは、複数の露光手段を用いて行っても良い。なお、本実施例では、シングルゲート型のTFTの作製工程を示したが、ダブルゲート構造や、それ以上のゲート数を有するマルチゲート構造でも構わない。なお、本実施例では、トップゲート型のTFTを示し、その作製工程を示した。しかし、本実施例の方法は、デュアルゲート型のTFTに対しても適用することが可能である。なお、デュアルゲート型のTFTとは、チャネル領域の上に絶縁膜を介して重なるゲート配線と、当該チャネル領域の下に絶縁膜を介して重なるゲート配線とを有するTFTである。また、本実施例に示した方法を用いれば、1st配線層を用いて形成される、TFT以外の素子の電極や配線等の形状の自由度も増やすことが可能である。本実施例では、実施例1に示した、機能回路を同一基板上に搭載した表示装置の一例として、液晶表示装置を作製する例を示す。なお、表示部及び機能回路の構成と、それらの回路に用いるTFTは、実施例1及び実施例2と同じとすることができる。図7に、本実施例における表示装置の断面図を示す。画素部を構成する画素TFTとして、Nチャネル型TFT361を代表で示す。また、画素駆動回路部を構成する素子として、Nチャネル型TFT362とPチャネル型TFT363を代表で示す。機能回路部を構成する素子として、Nチャネル型TFT364とPチャネル型TFT365を代表で示す。Nチャネル型TFT361、Nチャネル型TFT362、Pチャネル型TFT363、Nチャネル型TFT364、Pチャネル型TFT365の作製方法は、実施例1において、図6で示した作製方法と同様であるので、ここでは説明は省略する。すなわち、図7のNチャネル型TFT361、Nチャネル型TFT362、Pチャネル型TFT363、Nチャネル型TFT364、Pチャネル型TFT365には、図6のNチャネル型TFT71、Pチャネル型TFT72、Nチャネル型TFT73、Pチャネル型TFT74を各々用いることができる。図7Aに示すように、第1の層間絶縁膜6036を形成する。第1の層間絶縁膜6036としては、プラズマCVD法またはスパッタ法を用い厚さを100~200nmとして珪素を含む絶縁膜で形成する。本実施例では、プラズマCVD法により膜厚100nmの酸化窒化珪素膜を形成する。勿論、第1の層間絶縁膜6036は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。次いで、熱処理を行って、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行う。この熱処理はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中において400~700°Cで行えばよく、本実施例では410°C、1時間の熱処理で活性化を行う。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法RTA法を適用することができる。また、第1の層間絶縁膜6036を形成する前に熱処理を行っても良い。ただし、Nチャネル型TFT361、Nチャネル型TFT362、Pチャネル型TFT363、Nチャネル型TFT364及びPチャネル型TFT365のゲート配線が熱に弱い場合には、本実施例のように配線等を保護するため第1の層間絶縁膜6036珪素を主成分とする絶縁膜、例えば窒化珪素膜を形成した後で熱処理を行うことが好ましい。上記の様に、第1の層間絶縁膜6036珪素を主成分とする絶縁膜、例えば窒化珪素膜を形成した後に熱処理することにより、活性化と同時に半導体層の水素化も行うことができる。水素化の工程では、第1の層間絶縁膜6036に含まれる水素により半導体層のダングリングボンドが終端される。なお、活性化のための熱処理とは別に、水素化のための熱処理を行っても良い。ここで、第1の層間絶縁膜6036の存在に関係なく、半導体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素を用いる手段プラズマ水素化や、3~100の水素を含む雰囲気中において、300~450°Cで1~12時間の熱処理を行う手段でも良い。次いで図7Bに示すように、第1の層間絶縁膜6036上に、第2の層間絶縁膜6037を形成する。第2の層間絶縁膜6037としては、無機絶縁膜を用いることができる。例えば、CVD法によって形成された酸化珪素膜や、SOGSpinOnGlass法によって塗布された酸化珪素膜等を用いることができる。また、第2の層間絶縁膜6037として、有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、BCBベンゾシクロブテン、アクリル等の膜を用いることができる。また、アクリル膜と酸化珪素膜の積層構造を用いても良い。また、アクリル膜と、スパッタ法で形成した窒化珪素膜または窒化酸化珪素膜との積層構造を用いても良い。本実施例では、膜厚16μmのアクリル膜を形成する。第2の層間絶縁膜6037によって、TFTNチャネル型TFT361、Nチャネル型TFT362、Pチャネル型TFT363、Nチャネル型TFT364及びPチャネル型TFT365による凹凸を緩和し、平坦化することができる。特に、第2の層間絶縁膜6037は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。次いで、ドライエッチングまたはウエットエッチングを用い、第2の層間絶縁膜6037、第1の層間絶縁膜6036及びゲート絶縁膜203をエッチングし、Nチャネル型TFT361、Nチャネル型TFT362、Pチャネル型TFT363、Nチャネル型TFT364及びPチャネル型TFT365それぞれのソース領域及びドレイン領域に達するコンタクトホールを形成する。次いで、各TFTのソース領域及びドレイン領域とそれぞれ電気的に接続される配線6040~6046及び画素電極6039を形成する。なお本実施例では、配線6040~6046及び画素電極6039は、膜厚50nmのTi膜と、膜厚500nmのAlとTiの合金膜との積層膜をスパッタ法で連続形成し、所望の形状にパターニングして形成する。もちろん、二層構造に限らず、単層構造でもよいし、三層以上の積層構造にしてもよい。また配線の材料としては、AlとTiに限らず、他の導電膜を用いても良い。例えば、TaN膜上にAl膜やCu膜を形成し、さらにTi膜を形成した積層膜をパターニングして配線を形成してもよい。ただし、反射性に優れた材料を用いることが好ましい。続いて図7Cに示すように、画素電極6039を少なくとも含む部分上に配向膜6047を形成し、ラビング処理を行う。なお、本実施例では、配向膜6047を形成する前にアクリル樹脂膜等の有機樹脂膜をパターニングすることによって、基板間隔を保持するための柱状のスペーサ6048を所望の位置に形成する。また、柱状のスペーサに限らず、球状のスペーサを基板全面に散布してもよい。次いで、対向基板7000を用意する。対向基板7000上に着色層カラーフィルタ7001~7003、平坦化膜7004を形成する。このとき、第1の着色層7001と第2の着色層7002とを重ねて遮光部を形成し、第2の着色層7002と第3の着色層7003の一部を重ねて遮光部を形成する。また、第1の着色層7001と第3の着色層7003の一部を重ねて、遮光部を形成してもよい。このように、新たに遮光層を形成することなく、各画素間の隙間を着色層の積層からなる遮光部で遮光することによって、工程数の低減を可能とする。次いで、平坦化膜7004上に、透明導電膜からなる対向電極7005を少なくとも画素部に対応する部分に形成する。その後、対向基板7005の全面に配向膜7006を形成し、ラビング処理を施す。そして、画素部と駆動回路部及び機能回路部が形成された基板201と対向基板7000とを、シール材7007で張り合わせる。シール材7007には、フィラー図示せずが混入されていて、フィラーと柱状スペーサ6048によって、基板201と対向基板7000とは均一な間隔で張り合わされる。その後、両基板201と7000間に液晶材料7008を注入し、封止材図示せずによって完全に封止する。液晶材料7008は、公知の材料を用いればよい。このようにして、液晶表示装置が完成する。そして、偏光板及びFPC図示せずを貼り付ける。FPCによって、基板201上に形成された素子又は回路から引き回された端子と外部信号端子とが接続される。こうして製品として完成する。なお、本実施例では、画素電極6039を反射性に優れた金属膜で形成し、対向電極7005は透光性を有する材料で形成する、反射型の液晶表示装置を例に示したがこれに限定されない。例えば、画素電極6039は透光性を有する材料で形成し、対向電極7005は反射性を有する材料で形成する、透過型の液晶表示装置にも、本発明を適用することができる。また、半透過型の液晶表示装置にも、本発明を適用することが可能である。本実施例は、実施の形態1、実施の形態2、実施例1、実施例2と自由に組み合わせて実施することが可能である。本実施例では、実施例1に示した、機能回路を同一基板上に搭載した表示装置の一例として、各画素にOLED素子を配置するOLED表示装置を作製する例を示す。なお、表示部及び機能回路の構成と、それらの回路に用いるTFTは、実施例1及び実施例2及と同じとすることができる。OLED素子は、陽極と、陰極と、陽極と陰極に間に挟まれた有機化合物層とを有する構成である。陽極と陰極間に電圧を印加することによって、OLED素子は発光する。有機化合物層は、積層構造とすることができる。代表的には、正孔輸送層/発光層/電子輸送層という積層構造が知られている。また他にも、陽極上に正孔注入層/正孔輸送層/発光層/電子輸送層、または正孔注入層/正孔輸送層/発光層/電子輸送層/電子注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。OLED素子の陰極と陽極の間に設けられる全ての層を総称して有機化合物層と呼ぶ。よって上述した正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等は、全て有機化合物層に含まれる。上記構造でなる有機化合物層に、一対の電極陽極及び陰極から所定の電圧をかけると、発光層においてキャリアの再結合が起こって発光する。なお、OLED素子は、一重項励起子からの発光蛍光を利用するものでも、三重項励起子からの発光燐光を利用するものでも、どちらでも良い。OLED表示装置は、応答性に優れ、低電圧で動作し、また視野角が広い等の利点を有するため、次世代のフラットパネルディスプレイとして注目されている。図8に、本発明を用いて作製する半導体装置の断面図を示す。画素部を構成するTFTとして、OLED素子と直列に接続されたTFTをNチャネル型TFT361として、代表で示す。また、画素駆動回路部を構成する素子として、Nチャネル型TFT362とPチャネル型TFT363を代表で示す。機能回路部を構成する素子として、Nチャネル型TFT364とPチャネル型TFT365を代表で示す。Nチャネル型TFT361、Nチャネル型TFT362、Pチャネル型TFT363、Nチャネル型TFT364、Pチャネル型TFT365の作製方法は、実施例1において図6で示した作製方法と同様であるので、ここでは説明は省略する。すなわち、図8のNチャネル型TFT361、Nチャネル型TFT362、Pチャネル型TFT363、Nチャネル型TFT364、Pチャネル型TFT365には、図6のNチャネル型TFT71、Pチャネル型TFT72、Nチャネル型TFT73、Pチャネル型TFT74を各々用いることができる。実施例2に従って、図8Aの状態まで作製する。図8Bにおいて、第1の層間絶縁膜5036を形成する。この第1の層間絶縁膜5036としては、プラズマCVD法またはスパッタ法を用い、厚さを100~200nmとして珪素を含む絶縁膜で形成する。本実施例では、プラズマCVD法により膜厚100nmの酸化窒化珪素膜を形成する。勿論、第1の層間絶縁膜5036は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。次いで、加熱処理熱処理を行って、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行う。この熱処理はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中において400~700°Cで行えばよく、本実施例では410°C、1時間の熱処理で活性化を行う。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法RTA法を適用することができる。また、第1の層間絶縁膜5036を形成する前に熱処理を行っても良い。ただし、Nチャネル型TFT361、Nチャネル型TFT362、Pチャネル型TFT363、Nチャネル型TFT364及びPチャネル型TFT365のゲート電極が熱に弱い場合には、本実施例のように配線等を保護するため第1の層間絶縁膜5036珪素を主成分とする絶縁膜、例えば窒化珪素膜を形成した後で熱処理を行うことが好ましい。上記の様に、第1の層間絶縁膜5036珪素を主成分とする絶縁膜、例えば窒化珪素膜を形成した後に熱処理することにより、活性化と同時に、半導体層の水素化も行うことができる。水素化の工程では、第1の層間絶縁膜5036に含まれる水素により半導体層のダングリングボンドが終端される。なお、活性化のための熱処理とは別に、水素化のための熱処理を行っても良い。ここで、第1の層間絶縁膜5036の存在に関係なく、半導体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素を用いる手段プラズマ水素化や、3~100の水素を含む雰囲気中において、300~450°Cで1~12時間の熱処理を行う手段でも良い。次いで、第1の層間絶縁膜5036上に、第2の層間絶縁膜5037を形成する。第2の層間絶縁膜5037としては、無機絶縁膜を用いることができる。例えば、CVD法によって形成された酸化珪素膜や、SOGSpinOnGlass法によって塗布された酸化珪素膜等を用いることができる。また、第2の層間絶縁膜5037として有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、BCBベンゾシクロブテン、アクリル等の膜を用いることができる。また、アクリル膜と酸化珪素膜の積層構造を用いても良い。また、アクリル膜とスパッタ法で形成した窒化珪素膜または窒化酸化珪素膜との積層構造を用いても良い。本実施例では、膜厚16μmのアクリル膜を形成する。第2の層間絶縁膜5037によって、基板上201に形成されたTFTによる凹凸を緩和し、平坦化することができる。特に、第2の層間絶縁膜5037は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。次いで、ドライエッチングまたはウエットエッチングを用い、第2の層間絶縁膜5037、第1の層間絶縁膜5036及びゲート絶縁膜203をエッチングし、Nチャネル型TFT361、Nチャネル型TFT362、Pチャネル型TFT363、Nチャネル型TFT364及びPチャネル型TFT365それぞれのソース領域及びドレイン領域に達するコンタクトホールを形成する。次いで、透明導電膜からなる画素電極5038を形成する。透明導電膜としては、酸化インジウムと酸化スズの化合物ITO、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム等を用いることができる。また、前記透明導電膜にガリウムを添加したものを用いてもよい。画素電極5038がOLED素子の陽極に相当する。本実施例では、ITOを110nm厚さで成膜した後、パターニングし、画素電極5038を形成する。次いで、各TFTNチャネル型TFT361、Nチャネル型TFT362、Pチャネル型TFT363、Nチャネル型TFT364及びPチャネル型TFT365それぞれのソース領域及びドレイン領域とそれぞれ電気的に接続される配線5039~5046を形成する。なお本実施例では、配線5039~5046は、膜厚100nmのTi膜と、膜厚350nmのAl膜と、膜厚100nmのTi膜との積層膜をスパッタ法で連続形成し、所望の形状にパターニングして形成する。もちろん、三層構造に限らず、単層構造でもよいし、二層構造でもよいし、四層以上の積層構造にしてもよい。また配線の材料としては、AlとTiに限らず、他の導電膜を用いても良い。例えば、TaN膜上にAlやCuを形成し、さらにTi膜を形成した積層膜をパターニングして配線を形成してもよい。こうして、画素部のNチャネル型TFT361のソース領域またはドレイン領域の一方は、配線5039によって画素電極5038と電気的に接続されている。ここで、画素電極5038上の一部と、配線5039の一部を重ねて形成することによって、配線5039と画素電極5038の電気的接続をとっている。次いで図8Dに示すように、第3の層間絶縁膜5047を形成する。第3の層間絶縁膜5047としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、CVD法によって形成された酸化珪素膜や、SOGSpinOnGlass法によって塗布された酸化珪素膜、スパッタ法によって形成された窒化珪素膜または窒化酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。第2の層間絶縁膜5037と第3の層間絶縁膜5047との組み合わせ例を以下に挙げる。第2の層間絶縁膜5037として、アクリルと、スパッタ法によって形成された窒化珪素膜または窒化酸化珪素膜の積層膜を用い、第3の層間絶縁膜5047として、スパッタ法によって形成された窒化珪素膜または窒化酸化珪素膜を用いる組み合わせがある。第2の層間絶縁膜5037として、プラズマCVD法によって形成した酸化珪素膜を用い、第3の層間絶縁膜5047としてもプラズマCVD法によって形成した酸化珪素膜を用いる組み合わせがある。また、第2の層間絶縁膜5037として、SOG法によって形成した酸化珪素膜を用い、第3の層間絶縁膜5047としてもSOG法によって形成した酸化珪素膜を用いる組み合わせがある。また、第2の層間絶縁膜5037として、SOG法によって形成した酸化珪素膜とプラズマCVD法によって形成した酸化珪素膜の積層膜を用い、第3の層間絶縁膜5047としてプラズマCVD法によって形成した酸化珪素膜を用いる組み合わせがある。また、第2の層間絶縁膜5037として、アクリルを用い、第3の層間絶縁膜5047としてもアクリルを用いる組み合わせがある。また、第2の層間絶縁膜5037として、アクリルとプラズマCVD法によって形成した酸化珪素膜の積層膜を用い、第3の層間絶縁膜5047としてプラズマCVD法によって形成した酸化珪素膜を用いる組み合わせがある。また、第2の層間絶縁膜5037として、プラズマCVD法によって形成した酸化珪素膜を用い、第3の層間絶縁膜5047としてアクリルを用いる組み合わせがある。第3の層間絶縁膜5047の画素電極5038に対応する位置に開口部を形成する。第3の層間絶縁膜5047はバンクとして機能する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因する有機化合物層の劣化が顕著な問題となってしまうため、注意が必要である。第3の層間絶縁膜5047中に、カーボン粒子や金属粒子を添加し、抵抗率を下げ、静電気の発生を抑制してもよい。この際、抵抗率は、1×106~1×1012Ωm好ましくは、1×108~1×1010Ωmとなるように、カーボン粒子や金属粒子の添加量を調節すればよい。次いで、第3の層間絶縁膜5047の開口部において露出している画素電極5038上に、有機化合物層5048を形成する。有機化合物層5048としては、公知の有機発光材料を用いることができる。なお、有機発光材料と無機発光材料の両方を用いてもよいし、有機発光材料の代わりに無機発光材料を用いてもよい。有機発光材料としては、低分子系有機発光材料、高分子系有機発光材料、中分子系有機材料を自由に用いることができる。なお、中分子系有機発光材料とは、昇華性を有さず、かつ、重合度が20程度以下の有機発光材料を示すものとする。本実施例では蒸着法により低分子系有機発光材料を用いて有機化合物層5048を形成している。具体的には、正孔注入層として20nm厚の銅フタロシアニンCuPc膜を設け、その上に発光層として70nm厚のトリス-8-キノリノラトアルミニウム錯体Alq3膜を設けた積層構造としている。Alq3にキナクリドン、ペリレンもしくはDCM1といった蛍光色素を添加することで発光色を制御することができる。また、高分子系有機発光材料を用いる例として、正孔注入層として20nmのポリチオフェンPEDOT膜をスピン塗布法により設け、その上に発光層として100nm程度のパラフェニレンビニレンPPV膜を設けた積層構造によって有機化合物層5048を構成しても良い。なお、PPVのπ共役系高分子を用いると、赤色から青色まで発光波長を選択できる。また、電子輸送層や電子注入層として炭化珪素等の無機材料を用いることも可能である。なお、有機化合物層5048は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、明確に区別された積層構造を有するものに限定されない。つまり、有機化合物層5048は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を有する構造であってもよい。例えば、電子輸送層を構成する材料以下、電子輸送材料と表記すると、発光層を構成する材料以下、発光材料と表記するとによって構成される混合層を、電子輸送層と発光層との間に有する構造の有機化合物層5048であってもよい。次に、有機化合物層5048の上には導電膜からなる対向電極5049が設けられる。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。なお、MgAg膜マグネシウムと銀との合金膜を用いても良い。本実施例では、対向電極5049がOLED素子の陰極に相当する。陰極材料としては、周期表の1族もしくは2族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を自由に用いることができる。対向電極5049まで形成された時点でOLED素子が完成する。なお、OLED素子とは、画素電極陽極5038、有機化合物層5048及び対向電極陰極5049で形成されたダイオードを指す。OLED素子を完全に覆うようにしてパッシベーション膜5050を設けることは有効である。パッシベーション膜5050としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いることができる。カバレッジの良い膜をパッシベーション膜5050として用いることが好ましく、炭素膜、特にDLCダイヤモンドライクカーボン膜を用いることは有効である。DLC膜は室温から100°C以下の温度範囲で成膜可能であるため、耐熱性の低い有機化合物層5048の上方にも容易に成膜することができる。また、DLC膜は酸素に対するブロッキング効果が高く、有機化合物層5048の酸化を抑制することが可能である。なお、第3の層間絶縁膜5047を形成した後、パッシベーション膜5050を形成するまでの工程をマルチチャンバー方式またはインライン方式の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。なお、実際には図8Dの状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルムラミネートフィルム、紫外線硬化樹脂フィルム等や透光性のシーリング材でパッケージング封入することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料例えば酸化バリウムを配置したりするとOLED素子の信頼性が向上する。また、パッケージング等の処理により気密性を高めたら、基板201上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタフレキシブルプリントサーキット:FPCを取り付けて製品として完成する。本実施例は、実施の形態1、実施の形態2、実施例1、実施例2と自由に組み合わせて実施することが可能である。本実施例では、本発明を用いて作製される表示システムの例について図9を用いて説明する。ここで、表示システムとは、表示装置やCPU部が形成された基板に、FPC等によって外付けされる回路も含めたものとする。表示装置の作製方法は、実施例1~実施例3を用いる。表示システムの構成例を図9に示す。基板500上には、図4や図5で示したような構成の回路が形成されている。ここでは、図5に示した構成の回路を用いた例を示す。表示システム700では、FPC710によって基板500と、電源回路701、クロック発振回路702、VRAM703、ROM704、WRAM705とが電気的に接続されている。ここで電源回路701は、表示システム700に入力される電源を、基板500に形成された回路用の電源に変換する回路である。クロック発振回路702は、基板500に形成された回路にクロック信号等の制御信号を入力する回路である。VRAM703は、GPU567に入力される形式の映像信号を記憶するための回路である。ROM704は、CPU507を制御するための情報や表示システム700に入力された映像信号が記憶された回路である。WRAM705は、CPU507が処理を行うための作業領域である。なお、基板500上に設けられたSRAM504と、FPC710によって接続されたWRAM705とはどちらも、CPU507の作業領域として機能するため、どちらか一方を省略することも可能である。例えば、CPU507からのアクセスは多いが比較的少ない記憶容量でよい場合は、SRAM504を用いるのが好ましく、逆に、大きな記憶容量が求められるがCPU507からのアクセスは比較的少ない場合は、WRAM705を用いるのが好ましい。本実施例では、本発明を用いて作製される電子機器の例について図10を用いて説明する。本発明を用いて作製した電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイヘッドマウントディスプレイ、ナビゲーションシステム、音響再生装置カーオーディオ、オーディオコンポ等、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等、記録媒体を備えた画像再生装置具体的にはDigitalVersatileDiscDVD等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置などが挙げられる。それらの電子機器の具体例を図10に示す。図10Aは表示装置であり、筐体1401、支持台1402、表示部1403を含む。本発明は表示部1403を構成する表示装置に適用が可能である。本発明を用いることによって、表示装置の小型軽量化を実現できる。図10Bはビデオカメラであり、本体1411、表示部1412、音声入力1413、操作スイッチ1414、バッテリー1415、受像部1416などによって構成されている。本発明は表示部1412を構成する表示装置に適用が可能である。本発明を用いることによって、ビデオカメラの小型軽量化を実現できる。図10Cはノート型のパーソナルコンピュータであり、本体1421、筐体1422、表示部1423、キーボード1424などによって構成されている。本発明は表示部1423を構成する表示装置に適用が可能である。また、本発明は本体1421内部のCPU,メモリなどの半導体装置に適用が可能である。本発明を用いることによって、パーソナルコンピュータの小型軽量化を実現できる。図10Dは携帯情報端末であり、本体1431、スタイラス1432、表示部1433、操作ボタン1434、外部インターフェイス1435などによって構成されている。本発明は表示部1433を構成する表示装置に適用が可能である。また、本発明は本体1431内部のCPU,メモリなどの半導体装置に適用が可能である。本発明を用いることによって、携帯情報端末の小型軽量化を実現できる。図10Eは音響再生装置、具体的には車載用のオーディオ装置であり、本体1441、表示部1442、操作スイッチ1443、1444などによって構成されている。本発明は表示部1442を構成する表示装置に適用が可能である。また、本発明は本体1441内部のCPU,メモリなどの半導体装置に適用が可能である。また、今回は車載用オーディオ装置を例に上げたが、携帯型もしくは家庭用オーディオ装置に用いてもよい。本発明を用いることによって、音響再生装置の小型軽量化を実現できる。図10Fはデジタルカメラであり、本体1451、表示部A1452、接眼部1453、操作スイッチ1454、表示部B1455、バッテリー1456などによって構成されている。本発明は表示部A1452および表示部B1455を構成する表示装置に適用が可能である。また、本発明は本体1451内部のCPU,メモリなどの半導体装置に適用が可能である。本発明を用いることによって、デジタルカメラの小型軽量化を実現できる。図10Gは携帯電話であり、本体1461、音声出力部1462、音声入力部1463、表示部1464、操作スイッチ1465、アンテナ1466などによって構成されている。本発明は表示部1464を構成する表示装置に適用が可能である。また、本発明は本体1461内部のCPU,メモリなどの半導体装置に適用が可能である。本発明を用いることによって、携帯電話の小型軽量化を実現できる。これらの電子機器に使われる半導体装置及び表示装置はガラス基板だけでなく耐熱性のプラスチック基板を用いることもできる。それによりいっそうの軽量化を図ることができる。本発明は、上記電子機器に限定されず、実施の形態1及び実施の形態2で示した半導体装置及び表示装置を用いた、様々な電子機器に適用が可能である。"