"複数の画素が行列状に配列された画素部と、上記画素部から読み出した画素信号をアナログデジタルAD変換するAD変換部を含む画素信号読み出し部と、を有し、上記画素部の一つの上記画素が、光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素を含み、上記画素信号読み出し部は、上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度あって、当該通常読み出しモードのフレームの複数分の一のフレームの期間に読み出しを行う読み出しを行い、上記AD変換部は、読み出しモードに応じて、上記読み出した各分割画素信号をAD変換しかつ加算して一つの画素の画素信号を得る固体撮像素子。上記分割画素がn分割されており、上記画素信号読み出し部は、上記複数読み出しモードにおいて、分割されているn画素を同時並列的に読み出す場合には上記通常読み出しモードのn倍の速度であって、当該通常読み出しモードのフレームの1/nフレームの期間に読み出しを行う請求項1記載の固体撮像素子。上記分割画素がnnは4以上の整数分割され、かつ、当該n個の分割画素がMM2以上の整数群に区分けされ、各群に含まれる分割画素の光感度または露光時間条件が同じ条件に設定され、上記画素信号読み出し部は、上記複数読み出しモードにおいて、分割されているn画素うち同一群に含まれる複数の分割画素を同時並列的に読み出す場合には上記通常読み出しモードのn/M倍の速度であって、当該通常読み出しモードのフレームのM/nフレームの期間に読み出しを行う請求項1記載の固体撮像素子。上記分割画素がn分割されており、上記画素信号読み出し部は、読み出しモードの変化に合わせフレームの構成を変更する機能を含み、上記複数読み出しモードにおいて、分割されているn画素を同時並列的に読み出す場合には上記通常読み出しモードのn倍の速度で読み出しを行い、上記通常読み出しモードと当該複数読み出しモードにおいて、1処理期間に行うAD変換処理の回数が当該複数読み出しモードの方が上記通常読み出しモードより少ない請求項1記載の固体撮像素子。上記分割画素がnnは4以上の整数分割され、かつ、当該n個の分割画素がMM2以上の整数群に区分けされ、各群に含まれる分割画素の光感度または露光時間条件が同じ条件に設定され、上記画素信号読み出し部は、読み出しモードの変化に合わせフレームの構成を変更する機能を含み、上記複数読み出しモードにおいて、分割されているn画素うち同一群に含まれる複数の分割画素を同時並列的に読み出す場合には上記通常読み出しモードのn/M倍の速度で読み出しを行い、上記通常読み出しモードと当該複数読み出しモードにおいて、1処理期間に行うAD変換処理の回数が同じである請求項1記載の固体撮像素子。上記複数の分割画素に対して複数の光感度または露光時間条件が設定され、かつ、斜め方向に対向するように配置された分割画素の光感度または露光時間条件が同じ条件に設定されている請求項1記載の固体撮像素子。複数の画素が行列状に配列された画素部と、上記画素部から読み出した画素信号をアナログデジタルAD変換するAD変換部を含む画素信号読み出し部と、を有し、上記画素部の一つの上記画素が、光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素として形成され、上記画素信号読み出し部は、上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度あって、当該通常読み出しモードのフレームの複数分の一のフレームの期間に読み出しを行う読み出しを行い、上記AD変換部は、読み出しモードに応じて、上記読み出した各分割画素信号をAD変換しかつ加算して一つの画素の画素信号を得る固体撮像素子。上記分割画素がn分割されており、上記画素信号読み出し部は、上記複数読み出しモードにおいて、分割されているn画素を同時並列的に読み出す場合には上記通常読み出しモードのn倍の速度であって、当該通常読み出しモードのフレームの1/nフレームの期間に読み出しを行う請求項7記載の固体撮像素子。上記分割画素がnnは4以上の整数分割され、かつ、当該n個の分割画素がMM2以上の整数群に区分けされ、各群に含まれる分割画素の光感度または露光時間条件が同じ条件に設定され、上記画素信号読み出し部は、上記複数読み出しモードにおいて、分割されているn画素うち同一群に含まれる複数の分割画素を同時並列的に読み出す場合には上記通常読み出しモードのn/M倍の速度であって、当該通常読み出しモードのフレームのM/nフレームの期間に読み出しを行う請求項7記載の固体撮像素子。上記分割画素がn分割されており、上記画素信号読み出し部は、読み出しモードの変化に合わせフレームの構成を変更する機能を含み、上記複数読み出しモードにおいて、分割されているn画素を同時並列的に読み出す場合には上記通常読み出しモードのn倍の速度で読み出しを行い、上記通常読み出しモードと当該複数読み出しモードにおいて、1処理期間に行うAD変換処理の回数が当該複数読み出しモードの方が上記通常読み出しモードより少ない請求項7記載の固体撮像素子。上記分割画素がnnは4以上の整数分割され、かつ、当該n個の分割画素がMM2以上の整数群に区分けされ、各群に含まれる分割画素の光感度または露光時間条件が同じ条件に設定され、上記画素信号読み出し部は、読み出しモードの変化に合わせフレームの構成を変更する機能を含み、上記複数読み出しモードにおいて、分割されているn画素うち同一群に含まれる複数の分割画素を同時並列的に読み出す場合には上記通常読み出しモードのn/M倍の速度で読み出しを行い、上記通常読み出しモードと当該複数読み出しモードにおいて、1処理期間に行うAD変換処理の回数が同じである請求項7記載の固体撮像素子。上記複数の分割画素に対して複数の光感度または露光時間条件が設定され、かつ、斜め方向に対向するように配置された分割画素の光感度または露光時間条件が同じ条件に設定されている請求項7記載の固体撮像素子。固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、複数の画素が行列状に配列された画素部と、上記画素部から読み出した画素信号をアナログデジタルAD変換するAD変換部を含む画素信号読み出し部と、を含み、上記画素部の一つの上記画素が、光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素を含み、上記画素信号読み出し部は、上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度あって、当該通常読み出しモードのフレームの複数分の一のフレームの期間に読み出しを行う読み出しを行い、上記AD変換部は、読み出しモードに応じて、上記読み出した各分割画素信号をAD変換しかつ加算して一つの画素の画素信号を得るカメラシステム。固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、複数の画素が行列状に配列された画素部と、上記画素部から読み出した画素信号をアナログデジタルAD変換するAD変換部を含む画素信号読み出し部と、を含み、上記画素部の一つの上記画素が、光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素として形成され、上記画素信号読み出し部は、上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度あって、当該通常読み出しモードのフレームの複数分の一のフレームの期間に読み出しを行う読み出しを行い、上記AD変換部は、読み出しモードに応じて、上記読み出した各分割画素信号をAD変換しかつ加算して一つの画素の画素信号を得るカメラシステム。しかしながら、特許文献6に開示された技術は、以下の不利益がある。たとえば高速で回転するプロペラ等の回転体や高速で走行中の電車の車窓から外の景色を撮影した場合には、プロペラの羽根が多数あるような画像となったり、景色が間延びしたような画像となってしまう。このような状態を回避するためにシャッタ速度を速くして撮影する高速シャッタ撮影倍速撮影を行うことが考えられる。倍速撮影を実行した場合、一定の読み出しクロックに対して同時に読み出す画素数が増えるが、この場合その画素数分だけフレームレートが上がる。しかし、そのままのフレームレートで読み出しを行うと、回路の活性化率が上がり、消費電力が増大するおそれがある。また、引用文献6に記載の固体撮像素子において、通常の撮影モードや1または複数の高速シャッタ撮影倍速撮影を含む画素読み出しモードを設けた場合に、画素読み出しモードの変化に合わせてフレームの構成を動的に変えることができない。したがって、この固体撮像素子によれば、読み出しモードに応じて高精度にしかも効率の良い撮影を実現することは困難である。本技術は、高速シャッタ撮影を低消費電力で実現することが可能な固体撮像素子およびカメラシステムを提供することにある。本技術は、読み出しモードに応じて高精度にしかも効率の良い撮影を実現することが可能な固体撮像素子およびカメラシステムを提供することにある。本技術の第1の観点の固体撮像素子は、複数の画素が行列状に配列された画素部と、上記画素部から読み出した画素信号をアナログデジタルAD変換するAD変換部を含む画素信号読み出し部と、を有し、上記画素部の一つの上記画素が、光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素を含み、上記画素信号読み出し部は、上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度あって、当該通常読み出しモードのフレームの複数分の一のフレームの期間に読み出しを行う読み出しを行い、上記AD変換部は、読み出しモードに応じて、上記読み出した各分割画素信号をAD変換しかつ加算して一つの画素の画素信号を得る。本技術の第2の観点の固体撮像素子は、複数の画素が行列状に配列された画素部と、上記画素部から読み出した画素信号をアナログデジタルAD変換するAD変換部を含む画素信号読み出し部と、を有し、上記画素部の一つの上記画素が、光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素として形成され、上記画素信号読み出し部は、上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度あって、当該通常読み出しモードのフレームの複数分の一のフレームの期間に読み出しを行う読み出しを行い、上記AD変換部は、読み出しモードに応じて、上記読み出した各分割画素信号をAD変換しかつ加算して一つの画素の画素信号を得る。本技術の第3の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、複数の画素が行列状に配列された画素部と、上記画素部から読み出した画素信号をアナログデジタルAD変換するAD変換部を含む画素信号読み出し部と、を含み、上記画素部の一つの上記画素が、光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素を含み、上記画素信号読み出し部は、上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度あって、当該通常読み出しモードのフレームの複数分の一のフレームの期間に読み出しを行う読み出しを行い、上記AD変換部は、読み出しモードに応じて、上記読み出した各分割画素信号をAD変換しかつ加算して一つの画素の画素信号を得る。本技術の第4の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、複数の画素が行列状に配列された画素部と、上記画素部から読み出した画素信号をアナログデジタルAD変換するAD変換部を含む画素信号読み出し部と、を含み、上記画素部の一つの上記画素が、光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素として形成され、上記画素信号読み出し部は、上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度あって、当該通常読み出しモードのフレームの複数分の一のフレームの期間に読み出しを行う読み出しを行い、上記AD変換部は、読み出しモードに応じて、上記読み出した各分割画素信号をAD変換しかつ加算して一つの画素の画素信号を得る。本技術によれば、高速シャッタ撮影を低消費電力で実現することができる。本技術によれば、読み出しモードに応じて高精度にしかも効率の良い撮影を実現することができる。以下、本技術の実施の形態を図面に関連付けて説明する。なお、説明は次の順序で行う。1.固体撮像素子の全体の概略構成2.重心ずれ対策3.S/N対策4.読み出しモードの具体的な説明5.高速シャッタ撮影を低消費電力で実現する機能6.読み出しモードに応じて高精度にしかも効率の良い撮影を実現する機能7.分割画素を露光時間の長短で2群に分ける場合の加算方法8.分割画素の構成例9.カメラシステムの構成例<1.固体撮像素子の全体の概略構成>図1は、本実施形態に係る列並列ADC搭載固体撮像素子CMOSイメージセンサの構成例を示すブロック図である。なお、本技術は、CMOSイメージセンサだけでなくCCDにも適用可能であるが、ここでは、一例としてCMOSイメージセンサを例に説明する。この固体撮像素子100は、図1に示すように、画素部110、垂直走査回路120、水平転送走査回路130、タイミング制御回路140、およびカラム処理部としてアナログデジタル変換器ADC:Analogdigitalconverter群150を有する。固体撮像素子100は、さらにデジタルアナログ変換器DAC:Digital-Analogconverter160、アンプ回路S/A170、信号処理回路180、および水平転送線190を有する。そして、垂直走査回路120、水平転送走査回路130、タイミング制御回路140、ADC群150、およびDAC160により画素信号読み出し部が形成される。本実施形態の固体撮像素子100においては、読み出しモードとして第1読み出しモードRMD1、第2読み出しモードRMD2、および第3読み出しモードRMD3の3つを有する。第1読み出しモードRMD1は、1行ラインずつシャッタ動作を行って1画素ずつで全画素読み出しを行う全画素読み出しモードである。第2読み出しモードRMD2は、2画素ずつ同時並列的に読み出しを行う2倍速読み出しモードである。第3読み出しモードRMD3は、4画素ずつ同時並列的に読み出しを行う4倍速読み出しモードである。第1読み出しモードRMD1は通常読み出しモードに相当し、第2読み出しモードRMD2および第3読み出しモードRMD3は複数読み出しモードに相当する。画素部110は、複数の画素がマトリクス状行列状に配置されて構成される。画素部110は、その画素配列として、たとえば図2AおよびBに示すようなベイヤー配列が採用される。本実施形態の画素部110は、一つの画素がたとえばフォトダイオードにより形成される光電変換素子を含む複数の分割画素セルDPCに分割されている。具体的には、列並列ADC搭載の固体撮像素子CMOSイメージセンサ100において、ベイヤー配列の同一色カラーフィルタ下の1画素について、感度または蓄積時間を変えて2ケ以上複数個の分割画素セルDPCに分割されている。本実施形態においては、上述したように、読み出しモードとして、通常の読み出し速度で全画素読み出しを行う第1読み出しモードと、第1読み出しモードの読み出し速度より速い速度で読み出しを行う第2読み出しモードおよび第3読み出しモードとを有する。基本的に、分割画素がn分割されている場合には、第2読み出しモードでは通常のn/2倍の速度で読み出しを行い、第3読み出しモードでは通常のn倍の速度で読み出しを行う。1つの画素がたとえば4分割n=4されているときは、第1読み出しモードにおいて30fpsで読み出すのに対して、第2読み出しモードでは60fpsで読み出しを行い、第3読み出しモードでは120fpsで読み出しを行う。連続して読み出し際の隣接する読み出しタイミングの間隔はCITが30fpsで、第1読み出しモードと第2読み出しモードと第3読み出しモードにおいて同じである。本技術によれば、高速シャッタ撮影を低消費電力で実現することができる。また、本実施形態において、AD変換を行うカラム処理は、第1読み出しモードと第2読み出しモードでは1H1水平同期期間に2回のAD変換を行い、第3読み出しモードは、1H期間に1回のAD変換を行うように構成される。すなわち、本実施形態の固体撮像素子100は、後で詳述するように、読み出しモードの変化に合わせてフレームの構成および制御を変更可能に構成されている。そして、本実施形態においては、露光時間条件もしくは光感度を2条件とする。この場合、重心ずれを防止する好適な構造として、互いに斜め方向に対向する画素が同じ露光時間もしくは光感度を持つ構造が採用される。基本的に、分割画素がnnは4以上の整数分割され、かつ、n個の分割画素がMM2以上の整数群に区分けされ、各群に含まれる分割画素の光感度または露光時間条件が同じ条件に設定される。本実施形態の固体撮像素子100は、複数読み出しモードにおいて次のような読み出しを行う。すなわち、本実施形態では、分割されているn画素うち同一群に含まれる複数の分割画素を同時並列的に読み出す場合には通常読み出しモードのn/M倍の速度であって、通常読み出しモードのフレームのM/nフレームの期間に読み出しを行う。本実施形態では、n=4で、M=2である。この場合、同条件の2分割画素を同時並列的に読み出す、第2読み出しモードの一つであるワイドダイナミックレンジモードWDMが適用可能である。ワイドダイナミックレンジモードWDMの場合、1つの画素がたとえば4分割n=4されているときは、第1読み出しモードにおいて30fpsで読み出すのに対して、ワイドダイナミックレンジモードWDMでは60fpsで読み出しを行う。連続して読み出し際の隣接する読み出しタイミングの間隔はCITが30fpsで第1読み出しモードとワイドダイナミックレンジモードWDMで同じである。本技術によれば、読み出しモードに応じて高精度にしかも効率の良い撮影を実現することができる。また、本実施形態においては、S/Nを最大化するために、信号をリニアに戻す際に、直接的に演算で求めるのではなく、生Raw出力値から一旦、最適倍率を算出し、その倍率を生Raw出力値に掛け合わせて最終出力を求める構成が採用される。また、画素信号をAD変換して列方向に出力する際に、分割画素の出力分割画素信号を加算してAD変換する。このとき、AD変換部への入力範囲を常に各画素の飽和出力電圧以下になるようにクリップし、各画素の出力値は必ず特定のデジタル値となるようにする。以下の説明では、一つの画素DPCが4つの分割画素セルDPC-A~DPC-Dに分割されている場合を例に説明する。図3は、本実施形態に係る画素分割の概念図である。図3は図2Aの画素配列に対応している。図3では、G緑画素PCGをDPC-A,DPC-B,DPC-C,DPC-Dの4つの画素に分割した場合が示されている。図3にはベイヤー配列の場合の分割方法が示されており、同じ色フィルタの下にある1画素を4分割した例で、分割された画素では感度または蓄積時間が次のように異なる。すなわち、分割した4画素セルがそれぞれ異なる露光時間蓄積時間または光感度を持つ。たとえば、図3のG画素を例にとると、画素DPC-A、DPC-B、DPC-C、DPC-Dがそれぞれ異なる露光時間を持つ。または、重心ずれ等を防止するために、露光時間条件もしくは光感度を2条件とし、かつ、互いに斜め方向に対向する画素が同じ露光時間を持つ。たとえば、図3のG画素を例にとると、互いに斜め方向に対向する画素DPC-AとDPC-C、およびDPC-BとDPC-Dが同じ露光時間を持つ。本実施形態では、この露光時間条件もしくは光感度を2条件とし、かつ、互いに斜め方向に対向する画素が同じ露光時間を持つ2群構成を例に説明する。この画素部110における画素および分割画素の構成や分割形態等については後で詳述する。基本的に、本実施形態の固体撮像素子100は、たとえば画素内で増幅された分割画素信号を時間順次的に垂直信号線に送出し、カラム画素信号読み出し部に配置されたADC群150のAD変換器でAD変換を実行する。固体撮像素子100は、次いで第2の分割画素信号のAD変換操作を行う際に、第1のAD変換値を加算して第2の分割画素信号のAD変換操作を実行する。固体撮像素子100は、次いで第3の分割画素信号のAD変換操作を行う際に、前記第2のAD変換値を加算して第3の分割画素信号のAD変換操作を実行する。固体撮像素子100は、次いで第4の分割画素信号のAD変換操作を行う際に、前記第3のAD変換値を加算して第4の分割画素信号のAD変換操作を実行する。本実施形態の固体撮像素子は、順次このような方法で複数個に分割された画素の画素信号をカラム処理部に設けられたAD変換器で加算する分割画素加算方法を採用している。なお、本実施形態において、第2読み出しモードでは、同時並列的に読み出す2つの分割信号を加算した第1の加算信号と、さらに2つの分割信号を加算した加算信号を加算する処理が行われる。固体撮像素子100には、画素部110の信号を順次または同時並列的に読み出すための制御回路として次の回路が配置される。すなわち、制御回路として、内部クロックを生成するタイミング制御回路140、行アドレスや行走査を制御する垂直走査回路120、列アドレスや列走査を制御する水平転送走査回路130が配置される。ADC群150は、DAC160により生成される参照電圧を階段状に変化させたランプ波形RAMPである参照電圧Vslopと、行線毎に画素から垂直信号線LVSを経由し得られるアナログ信号電位Vslとを比較する比較器151を有する。ADC群150は、比較時間をカウントするアップダウンカウンタ以下、単にカウンタという152と、カウント結果を保持するラッチ153とからなるADCが複数列配列されている。ADC群150は、nビットデジタル信号変換機能を有し、各垂直信号線列線毎に配置され、列並列ADCブロックが構成される。各ラッチ153の出力は、たとえば2nビット幅の水平転送線190に接続されている。そして、水平転送線190に対応した2n個のアンプ回路170、および信号処理回路180が配置される。ADC群150においては、垂直信号線LVSに読み出されたアナログ信号電位Vslは列毎に配置された比較器比較器151で参照電圧Vslopある傾きを持った線形に変化するスロープ波形と比較される。このとき、比較器151と同様に列毎に配置されたカウンタ152が動作しており、ランプ波形のある電位Vslopとカウンタ値が一対一対応を取りながら変化することで垂直信号線LVSの電位アナログ信号Vslをデジタル信号に変換する。参照電圧Vslopの変化は電圧の変化を時間の変化に変換するものであり、ADCは、その時間をある周期で数えることでデジタル値に変換するものである。そしてアナログ電気信号Vslと参照電圧Vslopが交わったとき、比較器151の出力が反転し、カウンタ152の入力クロックを停止し、または、入力を停止していたクロックをカウンタ152に入力し、一AD変換を完了させる。たとえば、このカウンタのアップおよびダウンカウント処理を、カウンタのリセットを行うことなく分割画素信号の数だけ連続的に行うことにより、上述したようなAD変換器で加算する分割画素加算が実現される。図4は、図1の列並列ADC搭載固体撮像素子CMOSイメージセンサで加算処理を行う場所を示す図である。図4中、破線で囲まれた所は実際に加算処理が行える場所である。細い破線は既存の場所、太い破線は本技術の実施形態に係る領域である。これまで知られている分割画素の加算信号処理の方法は、DSP等の信号処理部で行っている。これに対して、本実施形態においては、上述したように、AD変換時にカウンタ152において、4分割画素信号のAD変換を行いつつ順次加算処理を行う。すなわち、画素内で増幅された分割画素信号を時間順次的に垂直信号線VSLに送出し、カラム画素信号読み出し部に配置されたADC群150のAD変換器でAD変換を実行する。ADC群150の各ADCにおいては、次いで第2の分割画素信号のAD変換操作を行う際に、第1のAD変換値を加算して第2の分割画素信号のAD変換操作を実行する。ADC群150のADCにおいては、次いで第3の分割画素信号のAD変換操作を行う際に、前記第2のAD変換値を加算して第3の分割画素信号のAD変換操作を実行する。ADC群150のADCにおいては、次いで第4の分割画素信号のAD変換操作を行う際に、前記第3のAD変換値を加算して第4の分割画素信号のAD変換操作を実行する。以上のAD変換期間終了後、水平転送走査回路130により、ラッチ153に保持されたデータが、水平転送線190に転送され、アンプ回路170を経て信号処理回路180に入力され、所定の信号処理により2次元画像が生成される。以上、本技術の実施形態における基本的な構成および機能について説明した。以下、本実施形態の特徴的な構成である画素および分割画素の構成や分割形態、重心ずれ対策、S/N対策、分割画素加算処理等についてより詳細に説明する。さらに、高速シャッタ撮影を低消費電力で実現する具体的な構成および処理、読み出しモードに応じて高精度にしかも効率の良い撮影を実現する具体的な構成および処理について説明する。さらに、n=4分割画素を露光時間の長短で2群に分ける場合の加算方法について説明する。まず、本実施形態の特徴的な重心ずれ対策およびS/N対策について述べる。光感度もしくは露光量がRGB各画素の4画素DPC-A~DPC-Dで異なる場合、各画素で重心位置が異なるため重心ずれ補正が必要になるおそれがある。各画素で重心位置が異なるため重心ずれ補正が必要になる理由について、図5、図6および図7に関連付けて説明する。図5は、4画素の各蓄積時間を変えて広ダイナミックレンジを実現する方法を説明するための図である。図6は、生Raw出力と演算後最終出力との関係を示す図であって、4画素の各蓄積時間を変えて広ダイナミックレンジを実現する方法においてS/Nの問題を考察するための図である。図7は、4画素の各蓄積時間を変えて広ダイナミックレンジを実現する方法において重心位置が異なることによる問題を考察するための図である。この方法では、R,G,Bの単色をそれぞれ4分割した画素を使用する。そして、一例として図5の左上のG緑に符号A~Dで示すように、光感度もしくは露光量の異なる4つの画素を有する構造とする。なお、図5において、FDはフローティングディフュージョン部を示している。そして、これらの4つの画素の出力を足し合わせることにより、広ダイナミックレンジを実現する。この技術によれば、入射光量に対して、画素の出力電子数のバラツキがないような分割画素加算を実現でき、低い入射光量のときに感度が高く、高い入射光のときに感度を下げ、かつ出力が飽和することのない広いダイナミックレンジを持つことが可能となる。しかながら、図5の構成では、各画素で重心位置が異なるため重心ずれ補正が必要になるおそれがある。図6に示すように、出力信号を線Xから線Yのようにリニアに戻す際の演算次第では、S/Nが最大化できないおそれがある。重心ずれ問題についてさらに詳述する。4画素で感度/露光を変える場合、4つの画素で重心位置がバラバラになってしまうため、重心ずれ補正が必要となる。単純に、2画素で感度/露光を変える場合も、4つの画素で重心位置がバラバラになってしまうため、重心ずれ補正が必要となる。重心位置が異なることにより、以下の不利益となるおそれがある。重心位置が異なると、重心ずれ補正が必要になるだけでなく、たとえば上下に感度/蓄積の別れた画素を用いて、たとえば図7に示すように、電線のような横方向の被写体を撮像すると、上側の画素と、下側の画素で得られる像が変わることが起きるおそれがある。これは、偽色やノイズが発生する要因となるおそれがある。次に、S/Nの問題についてさらに詳述する。異なる感度/露光量を有する4つの画素から信号を作る場合、最終的な出力値としては、図6中Yで示すように、光量に対してリニアである必要がある。得られる生Raw信号値としては、図6中の領域RG1~RG4によって折れ曲がった状態になっているため、線Yに示すようにリニアにする必要がある。その際の演算方法として、下記のような例が考えられる。領域RG1式:y=ax領域RG2式:y’=cxdx得られた信号値、y最終的なOutputこのようにした場合、RG1式にRG2式を重ねるためには、RG2式から切片dを差し引き、切片を0にした上で、acを掛け合わせることで、RG1式とリニアにすることができる。しかし、SSignal/NNoiseで考えた場合、この場に差し引く切片dは、いわばSSignalのみが差し引かれ、掛けるacはSignalとNoiseの両方にかかってしまうNoiseは引き算できないため。そのため、演算前に比べてS/Nが大きく劣化してしまう。そこで、本実施形態においては、以下に示す重心ずれ対策およびS/N対策を施している。<2.重心ずれ対策>図8は、本実施形態に係る第1の重心ずれ対策としての2画素対角方式を説明するための図である。図8の2画素対角方式においては、感度/露光量の条件を2種類とし、それぞれ対角画素で同一条件を有するように設定する。図8の例において、Gr画素では互いに斜め方向に対向する左上の画素DPC-Aと右下の画素DPC-Cの感度/露光量が同一の第1条件である。同様に、Gr画素では互いに斜め方向に対向する右上の画素DPC-Bと左下の画素DPC-Dの感度/露光量が同一の第2条件である。たとえば第1条件は露光時間が長いという条件であり、第2条件は第1条件より露光時間が短いという条件とすることが可能であり、また、その逆とすることも可能である。他のGb画素、R画素、B画素も同様である。これらのGr画素、Gb画素、R画素、B画素は、最終的にFDで足し込まれる信号の重心は、全てが4画素の中心に集まるため重心ずれ補正が不要で、なおかつ横方向、縦方向の線状被写体にも強い。図9は、本実施形態に係る第2の重心ずれ対策としての2画素対角Gr/Gb反転方式を説明するための図である。図9の2画素対角Gr/Gb反転方式においては、B列とR列のG画素の感度/露光量の条件振りの向きを変更している。図9の例において、Gr画素では互いに斜め方向に対向する左上の画素DPC-Aと右下の画素DPC-Cの感度/露光量が同一の第1条件である。Gr画素では互いに斜め方向に対向する右上の画素DPC-Bと左下の画素DPC-Dの感度/露光量が同一の第2の条件である。このとき、R画素では互いに斜め方向に対向する左上の画素DPC-Aと右下の画素DPC-Cの感度/露光量が同一の第2条件である。R画素では互いに斜め方向に対向する右上の画素DPC-Bと左下の画素DPC-Dの感度/露光量が同一の第1の条件である。また、Gb画素では互いに斜め方向に対向する左上の画素DPC-Aと右下の画素DPC-Cの感度/露光量が同一の第2条件である。Gr画素では互いに斜め方向に対向する右上の画素DPC-Bと左下の画素DPC-Dの感度/露光量が同一の第1の条件である。このとき、B画素では互いに斜め方向に対向する左上の画素DPC-Aと右下の画素DPC-Cの感度/露光量が同一の第1条件である。B画素では互いに斜め方向に対向する右上の画素DPC-Bと左下の画素DPC-Dの感度/露光量が同一の第2の条件である。2画素対角方式では、斜め方向の線上被写体においては重心ずれのおそれが若干残るものと考えられるが、B列とRのG画素で感度/露光量条件振りの向きを変更することで、斜め耐性も有するレイアウトを実現できる。なお、この2画素対角Gr/Gb反転方式をさらに応用し、図10に示すように、8×8の画素単位で配列を工夫して、B信号やR信号に対しても、偽色やノイズに強い配列にすることも可能である。図8~図10の例は図2Aの画素配列に対応したものであるが、図2Bの画素配列の場合も同様に構成される。<3.S/N対策>図11は、本実施形態に係るS/N対策を説明するための図である。図11においては、理解を容易にするために、符号等は図6と同様にしてあり、説明では図6を引用する場合もある。図6に関連付けて説明したように、式の切片を差し引くことは、Signalを差し引くことになるため、S/Nの劣化を招くおそれがある。すなわち、既存の方式では、Rawセンサ出力から、ターゲット出力にするために方程式から直接演算する。そのため、引き算成分Signalのみにかかると、掛け算の成分Noiseにもかかるの影響でS/Nが劣化するおそれがある。これに対して、本実施形態ではS/N劣化を防ぐために、得られた信号値から、ターゲット値にするための倍率を一旦求め、得られた信号値×倍率で計算することで、切片Signalを残すことができる。すなわち、Rawセンサ出力から、倍率を算出する。その倍率を、Rawセンサ出力に直接掛けることで引き算がない、S/Nを維持することができる。このように、本実施形態におけるS/N対策は、画素信号読み出し後に信号値を演算する手法であり、得られた信号値によって倍率を変えて出力する。演算方法としては、たとえば出力値毎に倍率テーブルを持つ方法や、数式演算させる方法がある。これら演算は、画素信号読み出し後のいずれかの系で行うものとする。たとえば信号処理回路180で処理するように構成することも可能である。<4.読み出しモードの具体的な説明>前述したように、本実施形態の固体撮像素子100は、読み出しモードとして第1読み出しモードRMD1、第2読み出しモードRMD2、および第3読み出しモードRMD3の3つを有する。第1読み出しモードRMD1は、1行ラインずつシャッタ動作を行って1画素ずつで全画素読み出しを行う全画素読み出しモードである。第2読み出しモードRMD2は、2画素ずつ同時並列的に読み出しを行う2倍速読み出しモードである。第3読み出しモードRMD3は、4画素ずつ同時並列的に読み出しを行う4倍速読み出しモードである。図12は、全画素読み出しを行う第1読み出しモードを説明するための図である。図13は、2画素ずつ同時並列的に2倍速読み出しを行う第2読み出しモードを説明するための図である。図14は、4画素ずつ同時並列的に4倍速読み出しを行う第3読み出しモードを説明するための図である。なお、図12、図13および図14の画素配列は、図8の画素配列が適用されている。第1読み出しモードRMD1では、図12に示す各分割画素に対応するように形成された制御線LA,LB、、LH,LA,が順次に駆動されて各カラムで1画素ずつ順番に読み出され、全画素読み出しが行われる。第2読み出しモードRMD2では、図13に示す各分割画素に対応するように形成された制御線LA,LB、、LHにうち、隣接する2本の制御線LAとLDが同時並列的に駆動される。これにより、たとえば感度/露光量が同一の第1条件である互いに斜め方向に対向する2つの分割画素の読み出しが同時並列的に行われる。次に、制御線LBとLCが同時並列的に駆動される。これにより、たとえば感度/露光量が同一の第2条件である互いに斜め方向に対向する2つの分割画素の読み出しが同時並列的に行われる。第3読み出しモードRMD3では、図14に示す各分割画素に対応するように形成された制御線LA,LB、、LHにうち、隣接する4本の制御線LA,LB,LC,LDが同時並列的に駆動される。これにより、たとえば感度/露光量が同一の第1条件である互いに斜め方向に対向する2つの分割画素、並びに、感度/露光量が同一の第2条件である互いに斜め方向に対向する2つの分割画素の計4つの分割画素の読み出しが同時並列的に行われる。<5.高速シャッタ撮影を低消費電力で実現する機能>次に、上述したような第1読み出しモード、第2読み出しモード、第3読み出しモードを有する固体撮像素子100において、高速シャッタ撮影を低消費電力で実現する機能について説明する。図15AおよびBは、高速シャッタ撮影を低消費電力で実現する機能について説明するための図である。図15Aは全画素読み出し行う第1読み出しモードにおけるシャッタと読み出しタイミングを示す。図15Bは4分割画素を同時並列的に読み出す第3読み出しモードにおけるシャッタと読み出しタイミング、並びに2分割画素を同時並列的に読み出す第2読み出しモードにおけるシャッタと読み出しタイミングを示している。図15Bにおいて、実線が第3読み出しモードのタイミングを示し、破線が第2読み出しモードのタイミングを示している。図15において、傾きがシャッタ速度および読み出し速度を表し、Vsyncは垂直同期信号を示している。全画素読み出しを行う第1読み出しモードRMD1では、図15Aに示すように、1フレーム期間をかける速度で読み出しが行われる。4分割画素を同時並列的に読み出す第3読み出しモードRMD3では、図15Bに示すように、速度は全画素読み出しを行う場合の4倍となっている。すなわち、第3読み出しモードRMD3では、フレームの長さは第1読み出しモードRMD1の同じで、速度だけを4倍とすることで、回路の活性化率を下げることができる。換言すれば、第3読み出しモードRMD3では、1フレームの1/4の期間でシャッタおよび読み出しを行う。すなわち、1フレームの1/4フレームに1回シャッタおよび読み出しを行う。2分割画素を同時並列的に読み出す第2読み出しモードRMD2では、図15Bに示すように、速度は全画素読み出しを行う場合の2倍となっている。すなわち、第2読み出しモードでRMD2は、フレームの長さは第1読み出しモードRMD1の同じで、速度だけを2倍とすることで、回路の活性化率を下げることができる。換言すれば、第2読み出しモードRMD2では、1フレームの1/2の期間でシャッタおよび読み出しを行う。すなわち、1フレームの1/2フレームに1回シャッタおよび読み出しを行う。図16AおよびBは、4分割画素を同時並列的に読み出す第3読み出しモードにおけるシャッタと読み出しタイミングを通常の読み出し時と比較して模式的に示す図である。図16Aが比較例を示し、図16Bが第3読み出しモードにおけるシャッタと読み出しタイミングを示す。図17AおよびBは、2分割画素を同時並列的に読み出す第2読み出しモードにおけるシャッタと読み出しタイミングを通常の読み出し時と比較して模式的に示す図である。図17Aが比較例を示し、図17Bが第2読み出しモードにおけるシャッタと読み出しタイミングを示す。本実施形態において、基本的に、分割画素がn分割されている場合には、第3読み出しモードRMD3では通常のn倍の速度で読み出しを行い、第2読み出しモードRMD2では通常のn/2倍の速度で読み出しを行う。本実施形態のように1つの画素がたとえば4分割n=4されているとき、第1読み出しモードRMD1においては、図16および図17Aに示すように、30fpsで読み出しが行われる。これに対して、第3読み出しモードRMD3では、図16Bに示しように、120fpsで読み出しを行う。第2読み出しモードRMD2では、図17Bに示すように、120fpsで読み出しを行う。連続して読み出し際の隣接する読み出しタイミングの間隔である露光時間Expは1/30sCITが30fpsで、第1読み出しモードRMD1と第2読み出しモードRMD2と第3読み出しモードRMD3において同じである。一般に倍速撮影を実行した場合、一定の読み出しクロックに対して同時に読み出す画素数が増えるが、この場合その画素数分だけフレームレートが上がり、そのままのフレームレートで読み出しを行うと、回路の活性化率が上がり、消費電力が増大するおそれがある。これに対して、本実施形態によれば、回路の活性化率を下げることが可能となり、高速シャッタ撮影を低消費電力で実現することができる。<6.読み出しモードに応じて高精度にしかも効率の良い撮影を実現する機能>次に、上述したような第1読み出しモード、第2読み出しモード、第3読み出しモードを有する固体撮像素子100において、読み出しモードに応じて高精度にしかも効率の良い撮影を実現する機能について説明する。図18AおよびBは、読み出しモードに応じて高精度にしかも効率の良い撮影を実現する機能について説明するための図である。図18Aは全画素読み出し行う第1読み出しモードおよび2分割画素を同時並列的に読み出す第2読み出しモードにおける読み出しおよびAD変換処理を示す。図18Bは4分割画素を同時並列的に読み出す第3読み出しモードにおける読み出しおよびAD変換処理を示す。また、図19は、読み出しモードに応じた1H期間のAD変換処理数および相対的なフレームレートを示す図である。本機能では、同時並列的に読み出す画素数画素加算の手法に応じてフレームの定義の概要Schemeが動的に変わる。換言すれば、本機能では、画素読み出しモードの変化に合わせてフレームの構成を動的に変えることができる。本実施形態では、図18Aに示すように1H期間に2回のAD変換を行う場合1H-2ADと、図18Bに示すように1H期間に1回のAD変換を行う場合1H-1ADを動的に変化させることができる。本実施形態において、AD変換を行うカラム処理は、第1読み出しモードRMD1と第2読み出しモードRMD2では1H1水平同期期間に2回のAD変換を行い、第3読み出しモードRMD3は、1H期間に1回のAD変換を行うように構成される。このような機能を持つ固体撮像素子100においては、第1読み出しモードRMD1では、図19に示すように、1H期間にAD変換が2回行われ、そのときのフレームレートはオリジナルであることから相対的に1となる。第2読み出しモードRMD2では、図19に示すように、1H期間にAD変換が2回行われ、そのときのフレームレートはオリジナルであることから相対的に×2となる。第3読み出しモードRMD3では、図19に示すように、1H期間にAD変換が1回行われ、そのときのフレームレートはオリジナルであることから相対的に×4となる。このように、本実施形態の固体撮像素子100は、読み出しモードの変化に合わせてフレームの構成および制御を変更可能である。したがって、本実施形態によれば、読み出しモードに応じて高精度にしかも効率の良い撮影を実現することができる。また、本実施形態においては、露光時間条件もしくは光感度を2条件とする。この場合、重心ずれ等を防止する好適な構造として、互いに斜め方向に対向する画素が同じ露光時間もしくは光感度を持つ構造が採用される。この場合、同条件の2分割画素を同時並列的に読み出す、第2読み出しモードの一つであるワイドダイナミックレンジモードWDMが適用可能である。ワイドダイナミックレンジモードWDMの場合、上述したように、1つの画素がたとえば4分割n=4されているときは、第1読み出しモードにおいて30fpsで読み出すのに対して、ワイドダイナミックレンジモードWDMでは60fpsで読み出しを行う。連続して読み出し際の隣接する読み出しタイミングの間隔はCITが30fpsで第1読み出しモードとワイドダイナミックレンジモードWDMで同じである。この場合も、読み出しモードに応じて高精度にしかも効率の良い撮影を実現することができる。<7.分割画素を露光時間の長短で2群に分ける場合の加算方法について説明する。次に、n=4分割画素を露光時間の長短で2群に分ける場合の加算方法について説明する。図20A~Cは、分割画素を露光時間の長短で2群に分けた場合の加算方法について説明するための図である。図20Aは、斜め方向に加算を行う場合を示し、画素配列は図8と同様となっている。図20Bは、縦方向に加算を行う場合を示し、画素配列は、同一列カラムに同一条件の画素が配置されている。図20Cは、横方向に加算を行う場合を示し、画素配列は、同一行に同一条件の画素が配置されている。図20において、各RGBの色画素においてLを付した画素は露光時間が長く、Sを付した画素は露光時間が短い。図21は、斜め方向に加算する場合と縦方向に加算する場合の駆動線を介する画素へのアクセス方法を説明するための図である。図21において、TRG00,01,10,11は駆動線を示し、図12、図13、図14の駆動線LA~Hに相当する。たとえば、図21において、<1>と<2>で示す斜め方向の画素の読み出し信号を加算する場合、駆動線TRG00、TRG01を選択し、Lカラムの信号LOWとRカラムの信号UPPを同時並列的にアクティブにする。また、図21において、<3>と<4>で示す縦方向の画素の読み出し信号を加算する場合、駆動線TRG10、TRG11を選択し、Lカラムの信号LOWとRカラムの信号UPPを同時並列的にアクティブにする。なお、図22A~Cには、理解を容易にするために、斜め方向に加算、縦方向加算、横方向加算を行う場合の画素駆動タイミングを、図21に対応付けて示してある。<8.分割画素の構成例>まず、理解を容易にするために、CMOSイメージセンサの基本的な分割画素の構成の一例について説明する。図23は、本実施形態に係る4つのトランジスタで構成されるCMOSイメージセンサの分割画素の一例を示す図である。この分割画素DPC1は、たとえばフォトダイオードにより形成される光電変換素子111を有する。図4の分割画素DPCは、この1個の光電変換素子111に対して、転送トランジスタ112、リセットトランジスタ113、増幅部としての増幅トランジスタ114、および選択トランジスタ115の4つのトランジスタを能動素子として有する。光電変換素子111は、入射光をその光量に応じた量の電荷ここでは電子に光電変換する。転送トランジスタ112は、光電変換素子111とフローティングディフュージョン部FDとの間に接続され、転送制御線LTxを通じてそのゲート転送ゲートに制御信号Txが与えられる。これにより、光電変換素子111で光電変換された電子をフローティングディフュージョン部FDに転送する。リセットトランジスタ113は、電源ラインLVDDとフローティングディフュージョン部FDとの間に接続され、リセット制御線LRSTを通してそのゲートに制御信号RSTが与えられる。これにより、フローティングディフュージョン部FDの電位を電源ラインLVDDの電位にリセットする。フローティングディフュージョン部FDには、増幅トランジスタ114のゲートが接続されている。増幅トランジスタ114は、選択トランジスタ115を介して垂直信号線116に接続され、画素部外の定電流源とソースフォロアを構成している。そして、選択制御線LSELを通して制御信号アドレス信号またはセレクト信号SELが選択トランジスタ115のゲートに与えられ、選択トランジスタ115がオンする。選択トランジスタ115がオンすると、増幅トランジスタ114はフローティングディフュージョン部FDの電位を増幅してその電位に応じた電圧を垂直信号線116に出力する。垂直信号線116を通じて、各画素から出力された電圧は、画素信号読み出し回路としてのADC群150に出力される。これらの動作は、たとえば転送トランジスタ112、リセットトランジスタ113、および選択トランジスタ115の各ゲートが行単位で接続されていることから、1行分の各分割画素DPCについて同時に行われる。画素部110に配線されているリセット制御線LRST、転送制御線LTx、および選択制御線LSELが一組として画素配列の各行単位で配線されている。これらのリセット制御線LRST、転送制御線LTx、および選択制御線LSELは、画素駆動回路102により駆動される。以上の構成を本実施形態に係る分割画素セルにそのまま適用することも可能である。また、各分割画素セルに光電変換素子、転送トラジスタを含む構成として、フローティングディフュージョン部FDを分割画素セルで共有する構成を採用することも可能である。この場合、増幅部としての増幅トランジスタ、選択トランジスタ、リセットトランジスタを共有するように形成することも可能である。図24は、複数の分割画素でフローティングディフュージョン部、増幅トランジスタ、選択トランジスタ、リセットトランジスタを共有する画素の例を示す回路図である。図24の複数の分割画素DPC-A~DPC-Dを含む画素PCは、分割画素DPC-A~DPC-Dごとに光電変換素子111-A~111-Dおよび転送トランジスタ112-A~112-Dが配置されている。そして、転送トランジスタ112-A~112-Dの一端たとえばドレインが共通フローティングディフュージョン部SFDに接続されている。転送トランジスタ112-Aのゲートが転送制御線LTxAに接続され、転送トランジスタ112-Bのゲートが転送制御線LTxBに接続されている。同様に、転送トランジスタ112-Cのゲートが転送制御線LTxCに接続され、転送トランジスタ112-Dのゲートが転送制御線LTxDに接続されている。電源電位VDDと共通フローティングディフュージョン部SFDとの間にリセットトランジスタ113が接続されている。リセットトランジスタ113のゲートがリセット制御線LRSTに接続されている。電源電位VDDと垂直信号線116との間に増幅トランジスタ114と選択トランジスタ115とが直列に接続されている。そして、増幅トランジスタ114のゲートが共通フローティングディフュージョン部SFDに接続され、選択トランジスタ115のゲートが選択制御線LSELに接続されている。このような構成において、各分割画素DPC-A~DPC-Dの光電変換素子111-A~111-Dで光電変換された分割画素信号は、共通フローティングディフュージョン部SFDを通じて増幅部である増幅トランジスタ114に転送される。そして、分割画素信号は増幅され、この増幅された分割画素信号が時間順的に垂直信号線116に送出される。また、各分割画素セルに光電変換素子、転送トラジスタ、リセットトランジスタを含み、フローティングディフュージョン部FDも分割画素セルで個別に有するように構成も採用することも可能である。この場合、増幅部としての増幅トランジスタを共有するように形成することも可能である。図25は、複数の分割画素でフローティングディフュージョン部を個別に有し、増幅トランジスタを共有する画素の例を示す回路図である。図25の複数の分割画素DPC-A~Dを含む画素PCは、分割画素DPC-A~DPC-Dごとに光電変換素子111-A~111-D、転送トランジスタ112-A~112-Dが配置されている。さらに、分割画素DPC-A~DPC-Dには、フローティングディフュージョン部FD-A~FD-D、リセットトランジスタ113-A~113-Dが配置されている。フローティングディフュージョン部FD-AとノードND1との間に選択トランジスタ115-Aが接続され、フローティングディフュージョン部FD-BとノードND1との間に選択トランジスタ115-Bが接続されている。同様に、フローティングディフュージョン部FD-CとノードND1との間に選択トランジスタ115-Cが接続され、フローティングディフュージョン部FD-DとノードND1との間に選択トランジスタ115-Dが接続されている。転送トランジスタ112-Aのゲートが転送制御線LTxAに接続され、転送トランジスタ112-Bのゲートが転送制御線LTxBに接続されている。同様に、転送トランジスタ112-Cのゲートが転送制御線LTxCに接続され、転送トランジスタ112-Dのゲートが転送制御線LTxDに接続されている。リセットトランジスタ113-Aのゲートがリセット送制御線LRSTAに接続され、リセットトランジスタ113-Bのゲートがリセット制御線LRSTBに接続されている。同様に、リセットトランジスタ113-Cのゲートがリセット制御線LRSTCに接続され、リセットトランジスタ113-Dのゲートがリセット制御線LRSTDに接続されている。選択トランジスタ115-Aのゲートが選択制御線LSELAに接続され、選択トランジスタ115-Bのゲートが選択制御線LSELBに接続されている。同様に、選択トランジスタ115-Cのゲートが選択制御線LSELCに接続され、選択トランジスタ115-Dのゲートが選択制御線LSELDに接続されている。電源電位VDDと垂直信号線116との間に増幅トランジスタ114が接続されている。そして、増幅トランジスタ114のゲートがノードND1に接続されている。このような構成において、各分割画素DPC-A~DPC-Dの光電変換素子111-A~111-Dで光電変換された分割画素信号は、フローティングディフュージョン部FD-A~FD-Dに転送される。分割画素信号は、フローティングディフュージョン部FD-A~FD-Dを通じて、さらに選択トランジスタ115-A~115-Dを介して増幅部である増幅トランジスタ114に転送される。そして、分割画素信号は増幅され、この増幅された分割画素信号が時間順的に垂直信号線116に送出される。また、一つの画素を形成する複数の分割画素を複数のグループに分割し、分割グループごとにフローティングディフュージョン部FDを共有するように構成することも可能である。この場合、分割グループごとにリセットトランジスタ、選択トランジスタを共有し、増幅トランジスタを全体で共有するように形成することも可能である。図26は、複数の分割画素をグループ化して、各グループでフローティングディフュージョン部を共有し、増幅トランジスタを全体で共有する画素の例を示す回路図である。この例では、4つの分割画素DPC-A,DPC-B,DPC-C,DPC-Dを2つのグループに区分けする。具体的には、分割画素DPC-Aと分割画素DPC-Bを第1グループGRP1に区分けし、分割画素DPC-Cと分割画素DPC-Dを第2グループGRP2に区分けする。図26の第1グループGRP1の分割画素DPC-A,DPC-Bは、それぞれ光電変換素子111-A,111-Bおよび転送トランジスタ112-A,112-Bが配置されている。そして、転送トランジスタ112-A,112-Bの一端たとえばドレインが共通フローティングディフュージョン部SFD1に接続されている。転送トランジスタ112-Aのゲートが転送制御線LTxAに接続され、転送トランジスタ112-Bのゲートが転送制御線LTxBに接続されている。図26の第2グループGRP2の分割画素DPC-C,DPC-Dは、それぞれ光電変換素子111-C,111-Dおよび転送トランジスタ112-C,112-Dが配置されている。そして、転送トランジスタ112-C,112-Dの一端たとえばドレインが共通フローティングディフュージョン部SFD2に接続されている。転送トランジスタ112-Cのゲートが転送制御線LTxCに接続され、転送トランジスタ112-Dのゲートが転送制御線LTxDに接続されている。電源電位VDDと共通フローティングディフュージョン部SFD1との間にリセットトランジスタ113-1が接続されている。リセットトランジスタ113-1のゲートがリセット制御線LRST1に接続されている。電源電位VDDと共通フローティングディフュージョン部SFD2との間にリセットトランジスタ113-2が接続されている。リセットトランジスタ113-2のゲートがリセット制御線LRST2に接続されている。共通フローティングディフュージョン部SFD1とノードND2との間に選択トランジスタ115-1が接続され、共通フローティングディフュージョン部SFD2とノードND2との間に選択トランジスタ115-2が接続されている。選択トランジスタ115-1のゲートが選択制御線LSEL1に接続され、選択トランジスタ115-2のゲートが選択制御線LSEL2に接続されている。電源電位VDDと垂直信号線116との間に増幅トランジスタ114が接続されている。そして、増幅トランジスタ114のゲートがノードND2に接続されている。このような構成において、各分割画素DPC-A~DPC-Dの光電変換素子111-A~111-Dで光電変換された分割画素信号は、共通フローティングディフュージョン部SFD1、SFD2に転送される。分割画素信号は、フローティングディフュージョン部SFD1,SFD2を通じて、さらに選択トランジスタ115-1,115-2を介して増幅部である増幅トランジスタ114に転送される。そして、分割画素信号は増幅され、この増幅された分割画素信号が時間順的に垂直信号線116に送出される。以上のように、1画素の面内で複数個の領域に分割する仕方は色々あり、大別すると、共通フローティングディフュージョン4画素共有方式以後、共通FD方式と称すと、個別フローティングディフュージョン方式以後、個別FD方式と称すがある。図27A~Dは、1画素の面内で複数個の領域に分割する方法を説明するための図である。図27Aは共通FD方式で方形形状に4分割した例を示し、図27Bは個別FD方式で方形形状に4分割した例を示し、図27Cは共通FD方式で短冊状に4分割した例を示し、図27Dは個別FD方式で短冊状に4分割した例を示している。なお、ここでは詳しい説明は省略するが、面と垂直方向に感度の異なる感光層や半導体層PN接合を積層させることも広い意味で画素分割と言える。分割画素の感度を変えるには、素子の開口率を変える、感光領域上の絶縁膜に光学的なフィルタ特性を持たせる、基板の不純物濃度を変えるなどの方法により実現することができる。図27A~Dには、具体的に1つの画素を4分割した例が示されており、分割された感光領域PA,PB,PC,PDの他に感光には直接寄与しない無効領域デッドスペースIVLが存在する。この領域IVLは分割セルに蓄えられる画素電荷が漏れ出して互いに干渉することのないように、電気的に分離するためのスペースチャネルストップであり、必要に応じて信号処理のための配線が設置される。なお、以上の説明では、分割画素加算信号処理について、列並列ADC搭載固体撮像素子CMOSイメージセンサを例に説明した。このいわゆるカラムAD変換型CMOSイメージセンサの分割画素加算信号処理としては、たとえば次の2通りの方法も採用することが可能である。図28Aは、分割画素加算に係るカラムAD変換型CMOSイメージセンサ回路の構成例を模式的に示す図である。図28Aでは、同一色カラーフィルタ下の1画素を4分割し、各分割画素の斜め方向に対応する複数の画素毎に光感度および蓄積時間を変え、共通フローティングディフュージョンFDを通じて同じ信号線に順次画素信号を読み出す。そして、カラム毎に設けられたCDS回路200でノイズ処理を行い、カラム外で1行ずつA/D変換器を行う例である。図28Bは、分割画素加算に係るカラムAD変換型CMOSイメージセンサ回路の他の構成例を模式的に示す図である。図28Bでは、同一色カラーフィルタ下の1画素を4分割し、各分割画素の斜め方向に対応する複数の画素毎に光感度および蓄積時間を変える。そして、共通FDを通じて同じ信号線に順次画素信号を読み出し、カラム毎に設けられたCDS回路210で一回目のノイズ処理を行う。その後、同じくカラム毎に設けられたA/D変換器220でアナログ信号をデジタル信号に変換し、さらにカラム毎に設けられたCDS回路230で二回目のノイズ処理を行い、A/D変換時に生じたデジタルノイズを除去する例である。また、以上の説明では、本技術をCMOSイメージセンサに適用した場合を例に説明したが、本技術は、CCDセンサにも適用することが可能である。図29は、本技術の実施形態に係るCCDセンサに対応した固体撮像素子の構成例を示す図である。図29の固体撮像素子300は、行垂直方向および列水平方向にマトリクス状に配列されて、入射光をその光量に応じた電荷量の信号電荷に変換して蓄積する複数のセンサ部光電変換素子311を有する。固体撮像素子300は、これらセンサ部311の垂直列ごとに配置され、各センサ部311から読み出しゲート部図示せずを介して読み出された信号電荷を垂直転送する複数本の垂直転送レジスタ312を有する。センサ部と垂直転送レジスタ312とによって撮像エリア313が構成されている。センサ部311は、ベイヤー配列が採用され、各画素は感度が異なる複数たとえば2個ずつの4の領域である分割画素DPCに分割されている。垂直転送レジスタ312は、たとえば3あるいは4相の垂直転送パルスによって転送駆動され、各センサ部311から読み出された分割画素信号としての信号電荷を水平ブランキング期間の一部にて1走査線1ラインに相当する部分ずつ順に垂直方向に転送する。撮像エリア313の図面上の下側には、水平転送レジスタ314が配置されている。水平転送レジスタ314には、複数本の垂直転送レジスタ312の各々から1ラインに相当する分割画素信号としての信号電荷が順次転送される。水平転送レジスタ314は、たとえば3相あるいは4相の水平転送パルスによって転送駆動され、複数本の垂直転送レジスタ12から移された1ライン分の信号電荷を、水平ブランキング期間後の水平走査期間において順次水平方向に転送する。水平転送レジスタ314の転送先側の端部には、たとえばフローティングディフュージョンアンプ構成の電荷検出部315が配置されている。この電荷検出部315は、水平転送レジスタ314から水平出力ゲート部を介して供給される信号電荷を蓄積するフローティングディフュージョン部FDを有する。電荷検出部315は、図示しないが、信号電荷を排出するリセットドレインRDと、フローティングディフュージョン部FDとリセットドレインの間に配置されたリセットゲートRGとを含む。この電荷検出部315において、リセットドレインには所定のリセットドレイン電圧が印加され、リセットゲートには信号電荷の検出周期でリセットパルスが印加される。そして、フローティングディフュージョン部FDに蓄積された信号電荷は信号電圧に変換され、出力回路316を介してCCD出力信号CCDoutとして、CSD回路320に導出される。そして、ADC330において、AD変換および各分割画素信号の加算処理を行う。以上説明したように、本実施形態によれば、基本的に、分割画素がn分割されている場合には、第3読み出しモードRMD3では通常のn倍の速度で読み出しを行い、第2読み出しモードRMD2では通常のn/2倍の速度で読み出しを行う。換言すれば、第3読み出しモードRMD3では、フレームの長さは第1読み出しモードRMD1の同じで、速度だけを4倍とし、第2読み出しモードRMD2では速度だけを2倍とすることで、回路の活性化率を下げることができる。このように本実施形態によれば、回路の活性化率を下げることが可能となり、高速シャッタ撮影を低消費電力で実現することができる。本実施形態によれば、読み出しモードの変化に合わせてフレームの構成および制御を変更可能である。したがって、本実施形態によれば、読み出しモードに応じて高精度にしかも効率の良い撮影を実現することができる。また、本実施形態によれば、1つの画素内で、重心ずれを防止するために、露光時間条件もしくは光感度を2条件とし、かつ、互いに斜め方向に対向する画素が同じ露光時間を持つ構造が採用される。そして、これらの画素信号を垂直信号線に送出し、カラム部に設けられたAD変換部で加算する。また、本実施形態においては、S/Nを最大化するために、信号をリニアに戻す際に、直接的に演算で求めるのではなく、生Raw出力値から一旦、最適倍率を算出し、その倍率を生Raw出力値に掛け合わせて最終出力を求める構成が採用される。従って、本実施形態によれば、以下の効果を得ることができる。重心ずれを防止でき、S/Nの最大化を図ることが可能する。ダイナミックレンジが広く、低光量時に感度が高く、高輝度情報圧縮特性を備えた固体撮像素子の画素を実現することができる。また、既存のデジタル加算と比較して、外部メモリが不要となる。アナログ加算のような加算対象のいずれかの画素が飽和する点である折れ点のばらつきもなくなる。折れ点加算対象のいずれかの画素が飽和する点でS/Nが向上し、中輝度域以上では非分割画素と同程度以上のS/Nを達成できる。また、それほどプロセス数を増やすことなく、分割画素構造が実現できる。また、仕様に応じて各分割画素を独立に読み出して、解像度の高い画像を得る読出しと切り替えることができるように構成することも可能である。このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。<9.カメラシステムの構成例>図30は、本実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。本カメラシステム400は、図30に示すように、本実施形態に係るCMOSイメージセンサ固体撮像素子100,300が適用可能な撮像デバイス410を有する。カメラシステム400は、この撮像デバイス410の画素領域に入射光を導く被写体像を結像する光学系、たとえば入射光像光を撮像面上に結像させるレンズ420を有する。カメラシステム400は、撮像デバイス410を駆動する駆動回路430と、撮像デバイス410の出力信号を処理する信号処理回路440と、を有する。駆動回路430は、撮像デバイス410内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータを有し、所定のタイミング信号で撮像デバイス410を駆動する。また、信号処理回路440は、撮像デバイス410の出力信号に対してCDSなどの信号処理を施す。信号処理回路440で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路440で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス410として、先述した撮像素子100を搭載することで、低消費電力で、高精度なカメラが実現できる。なお、本技術は以下のような構成をとることができる。1複数の画素が行列状に配列された画素部と、上記画素部から読み出した画素信号をアナログデジタルAD変換するAD変換部を含む画素信号読み出し部と、を有し、上記画素部の一つの上記画素が、光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素を含み、上記画素信号読み出し部は、上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度あって、当該通常読み出しモードのフレームの複数分の一のフレームの期間に読み出しを行う読み出しを行い、上記AD変換部は、読み出しモードに応じて、上記読み出した各分割画素信号をAD変換しかつ加算して一つの画素の画素信号を得る固体撮像素子。2上記分割画素がn分割されており、上記画素信号読み出し部は、上記複数読み出しモードにおいて、分割されているn画素を同時並列的に読み出す場合には上記通常読み出しモードのn倍の速度であって、当該通常読み出しモードのフレームの1/nフレームの期間に読み出しを行う上記1記載の固体撮像素子。3上記分割画素がnnは4以上の整数分割され、かつ、当該n個の分割画素がMM2以上の整数群に区分けされ、各群に含まれる分割画素の光感度または露光時間条件が同じ条件に設定され、上記画素信号読み出し部は、上記複数読み出しモードにおいて、分割されているn画素うち同一群に含まれる複数の分割画素を同時並列的に読み出す場合には上記通常読み出しモードのn/M倍の速度であって、当該通常読み出しモードのフレームのM/nフレームの期間に読み出しを行う上記1または2記載の固体撮像素子。4上記分割画素がn分割されており、上記画素信号読み出し部は、読み出しモードの変化に合わせフレームの構成を変更する機能を含み、上記複数読み出しモードにおいて、分割されているn画素を同時並列的に読み出す場合には上記通常読み出しモードのn倍の速度で読み出しを行い、上記通常読み出しモードと当該複数読み出しモードにおいて、1処理期間に行うAD変換処理の回数が当該複数読み出しモードの方が上記通常読み出しモードより少ない上記1から3のいずれか一に記載の固体撮像素子。5上記分割画素がnnは4以上の整数分割され、かつ、当該n個の分割画素がMM2以上の整数群に区分けされ、各群に含まれる分割画素の光感度または露光時間条件が同じ条件に設定され、上記画素信号読み出し部は、読み出しモードの変化に合わせフレームの構成を変更する機能を含み、上記複数読み出しモードにおいて、分割されているn画素うち同一群に含まれる複数の分割画素を同時並列的に読み出す場合には上記通常読み出しモードのn/M倍の速度で読み出しを行い、上記通常読み出しモードと当該複数読み出しモードにおいて、1処理期間に行うAD変換処理の回数が同じである上記1から4のいずれか一に記載の固体撮像素子。6上記複数の分割画素に対して複数の光感度または露光時間条件が設定され、かつ、斜め方向に対向するように配置された分割画素の光感度または露光時間条件が同じ条件に設定されている上記1から5のいずれか一に記載の固体撮像素子。7複数の画素が行列状に配列された画素部と、上記画素部から読み出した画素信号をアナログデジタルAD変換するAD変換部を含む画素信号読み出し部と、を有し、上記画素部の一つの上記画素が、光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素として形成され、上記画素信号読み出し部は、上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度あって、当該通常読み出しモードのフレームの複数分の一のフレームの期間に読み出しを行う読み出しを行い、上記AD変換部は、読み出しモードに応じて、上記読み出した各分割画素信号をAD変換しかつ加算して一つの画素の画素信号を得る固体撮像素子。8上記分割画素がn分割されており、上記画素信号読み出し部は、上記複数読み出しモードにおいて、分割されているn画素を同時並列的に読み出す場合には上記通常読み出しモードのn倍の速度であって、当該通常読み出しモードのフレームの1/nフレームの期間に読み出しを行う上記7記載の固体撮像素子。9上記分割画素がnnは4以上の整数分割され、かつ、当該n個の分割画素がMM2以上の整数群に区分けされ、各群に含まれる分割画素の光感度または露光時間条件が同じ条件に設定され、上記画素信号読み出し部は、上記複数読み出しモードにおいて、分割されているn画素うち同一群に含まれる複数の分割画素を同時並列的に読み出す場合には上記通常読み出しモードのn/M倍の速度であって、当該通常読み出しモードのフレームのM/nフレームの期間に読み出しを行う上記7または8記載の固体撮像素子。10上記分割画素がn分割されており、上記画素信号読み出し部は、読み出しモードの変化に合わせフレームの構成を変更する機能を含み、上記複数読み出しモードにおいて、分割されているn画素を同時並列的に読み出す場合には上記通常読み出しモードのn倍の速度で読み出しを行い、上記通常読み出しモードと当該複数読み出しモードにおいて、1処理期間に行うAD変換処理の回数が当該複数読み出しモードの方が上記通常読み出しモードより少ない上記7から9のいずれか一に記載の固体撮像素子。11上記分割画素がnnは4以上の整数分割され、かつ、当該n個の分割画素がMM2以上の整数群に区分けされ、各群に含まれる分割画素の光感度または露光時間条件が同じ条件に設定され、上記画素信号読み出し部は、読み出しモードの変化に合わせフレームの構成を変更する機能を含み、上記複数読み出しモードにおいて、分割されているn画素うち同一群に含まれる複数の分割画素を同時並列的に読み出す場合には上記通常読み出しモードのn/M倍の速度で読み出しを行い、上記通常読み出しモードと当該複数読み出しモードにおいて、1処理期間に行うAD変換処理の回数が同じである上記7から10のいずれか一に記載の固体撮像素子。12上記複数の分割画素に対して複数の光感度または露光時間条件が設定され、かつ、斜め方向に対向するように配置された分割画素の光感度または露光時間条件が同じ条件に設定されている上記7から11のいずれか一に記載の固体撮像素子。13固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、複数の画素が行列状に配列された画素部と、上記画素部から読み出した画素信号をアナログデジタルAD変換するAD変換部を含む画素信号読み出し部と、を含み、上記画素部の一つの上記画素が、光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素を含み、上記画素信号読み出し部は、上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度あって、当該通常読み出しモードのフレームの複数分の一のフレームの期間に読み出しを行う読み出しを行い、上記AD変換部は、読み出しモードに応じて、上記読み出した各分割画素信号をAD変換しかつ加算して一つの画素の画素信号を得るカメラシステム。14固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、複数の画素が行列状に配列された画素部と、上記画素部から読み出した画素信号をアナログデジタルAD変換するAD変換部を含む画素信号読み出し部と、を含み、上記画素部の一つの上記画素が、光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素として形成され、上記画素信号読み出し部は、上記画素の各分割画素の分割画素信号を読み出す読み出しモードとして、行ごとに順次に読み出す通常読み出しモードと、複数行で同時並列的に読み出す複数読み出しモードと、を含み、上記複数読み出しモードでは、同時並列的に読み出す画素数倍に相当する速度あって、当該通常読み出しモードのフレームの複数分の一のフレームの期間に読み出しを行う読み出しを行い、上記AD変換部は、読み出しモードに応じて、上記読み出した各分割画素信号をAD変換しかつ加算して一つの画素の画素信号を得るカメラシステム。"