"入力されるリファレンスクロックを逓倍して、テスト対象回路をテスト動作させるための逓倍クロックを生成するPLLと、入力されるテストコマンドに従い、テスタ同期クロックに同期して前記テスト対象回路のテスト結果を出力するテスト結果出力回路と、を備える半導体集積回路のテスト回路であって、前記テストコマンドを含むテスト入力信号と前記逓倍クロックとに基づき前記テスタ同期クロックを生成するテスタ同期クロック生成回路を備える半導体集積回路のテスト回路。前記テスト入力信号は、前記テストコマンドと、前記テストコマンドよりも前に入力され複数ビットから成るプリアンブルパターンとを含み、前記テスタ同期クロック生成回路は、前記プリアンブルパターンと前記逓倍クロックとに基づき前記テスタ同期クロックを生成する、請求項1に記載の半導体集積回路のテスト回路。前記プリアンブルパターンは、テストパターンを入力する単位であるテストパターンピリオド毎にビットが区切られている、請求項2に記載の半導体集積回路のテスト回路。前記テスタ同期クロック生成回路は、前記プリアンブルパターンを前記逓倍クロックに同期させた同期化信号を生成する同期化回路と、前記同期化信号に基づき前記逓倍クロックを分周して前記テスタ同期クロックを生成する分周回路と、を有する、請求項2または3に記載の半導体集積回路のテスト回路。前記同期化回路は、前記プリアンブルパターンを前記逓倍クロックに合わせてシフトして前記同期化信号を出力するシフト回路を有する、請求項4に記載の半導体集積回路のテスト回路。前記テスタ同期クロック生成回路は、前記同期化信号のビット値が変化するエッジを検出し、前記エッジに基づいたタイミングで分周開始信号を生成するエッジ検出回路を有し、前記分周回路は、前記分周開始信号に従い前記逓倍クロックの分周を開始する、請求項4または5に記載の半導体集積回路のテスト回路。前記エッジ検出回路は、前記検出したエッジから前記分周開始信号を出力するタイミングを前記逓倍クロックに合わせてカウントするカウンタを有する、請求項6に記載の半導体集積回路のテスト回路。前記テスタ同期クロックに同期して前記テスト入力信号を解析することで前記テストコマンドを認識し、前記認識したテストコマンドに従い前記テスト結果出力回路にテスト結果出力要求信号を出力するテストコマンド認識回路を備える、請求項1乃至7のいずれか一つに記載の半導体集積回路のテスト回路。前記テストコマンド認識回路は、前記認識したテストコマンドがテスト開始要求の場合、前記テスト対象回路にテスト開始要求信号を出力し、前記テスト開始要求信号に対する応答が前記テスト対象回路から入力された場合、前記テスタ同期クロック生成回路に対し前記テスタ同期クロックの生成を停止させるクロック停止要求信号を出力する、請求項8に記載の半導体集積回路のテスト回路。前記テストコマンド認識回路は、前記認識したテストコマンドがテスト結果出力要求の場合、前記テスト結果出力回路にテスト結果出力要求信号を出力し、前記テスト結果の出力の完了が前記テスト結果出力回路から入力された場合、前記テスタ同期クロック生成回路に対し前記テスタ同期クロックの生成を停止させるクロック停止要求信号を出力する、請求項8または9に記載の半導体集積回路のテスト回路。半導体検査装置が半導体集積回路の動作をテストするテスト方法であって、前記半導体検査装置は、テストコマンドを含むテスト入力信号とリファレンスクロックとを、前記半導体集積回路に入力し、前記半導体集積回路は、前記入力されるリファレンスクロックを逓倍して、前記半導体集積回路内のテスト対象回路をテスト動作させるための逓倍クロックを生成し、前記入力されるテスト入力信号と前記逓倍クロックとに基づきテスタ同期クロックを生成し、前記入力されるテストコマンドに従い、前記テスタ同期クロックに同期して前記テスト対象回路のテスト結果を、前記半導体検査装置に出力する、テスト方法。前記テスト入力信号は、前記テストコマンドと、前記テストコマンドよりも前に入力され複数ビットから成るプリアンブルパターンとを含み、前記半導体集積回路は、前記プリアンブルパターンと前記逓倍クロックとに基づき前記テスタ同期クロックを生成する、請求項11に記載のテスト方法。前記プリアンブルパターンは、前記半導体検査装置がテストパターンを入力する単位であるテストパターンピリオド毎にビットが区切られている、請求項12に記載のテスト方法。前記半導体集積回路は、前記プリアンブルパターンを前記逓倍クロックに同期させた同期化信号を生成し、前記同期化信号に基づき前記逓倍クロックを分周して前記テスタ同期クロックを生成する、請求項12または13に記載のテスト方法。前記半導体集積回路は、前記プリアンブルパターンを前記逓倍クロックに合わせてシフトして前記同期化信号を生成する、請求項14に記載のテスト方法。前記半導体集積回路は、前記同期化信号のビット値が変化するエッジを検出し、前記エッジに基づいたタイミングで分周開始信号を生成し、前記分周開始信号に従い前記逓倍クロックの分周を開始する、請求項14または15に記載のテスト方法。前記半導体集積回路は、前記検出したエッジから前記分周開始信号を生成するタイミングを前記逓倍クロックに合わせてカウントする、請求項16に記載のテスト方法。前記半導体集積回路は、前記テスタ同期クロックに同期して前記テスト入力信号を解析することで前記テストコマンドを認識し、前記認識したテストコマンドに従い前記テスト結果を出力する、請求項11乃至17のいずれか一つに記載のテスト方法。前記半導体集積回路は、前記認識したテストコマンドがテスト開始要求の場合、前記テスト対象回路にテスト開始を要求し、前記テスト対象回路がテスト動作を開始した場合、前記テスタ同期クロックの生成を停止する、請求項18に記載のテスト方法。前記半導体集積回路は、前記認識したテストコマンドがテスト結果出力要求の場合、前記テスト結果の出力を開始し、前記テスト結果の出力が完了した場合、前記テスタ同期クロックの生成を停止する、請求項18または19に記載のテスト方法。上記のように、図10に示した従来技術では、期待値照合時に内部回路のクロックをセレクタ928によって高速クロック924から入力クロック907に切り替えている。この半導体検査装置901から入力される入力クロック907の周波数は、半導体集積回路902の仕様に依存する。半導体集積回路を動作させるため、付加する外部部品である発振機は、周波数が高くなると高価になることから、装置全体のコストを削減するため、入力クロック907PLLのリファレンスクロックを低速とする傾向が強い。そうすると、入力クロック907の周波数仕様が極端に低速の場合には、期待値照合時のクロックが低速になるため、期待値照合に時間がかかり、テスト時間が増加してしまう。一方、期待値照合時の動作を高速にするため、半導体集積回路に別の信号を入力する方法も考えられる。しかし、半導体集積回路のテストにあたり、半導体検査装置と接続するため半導体集積回路の外部端子を使用することになるが、昨今の半導体集積回路は、小型化に伴って、テストに使用できる外部端子数が少なくなっている。このため、半導体集積回路の外部端子数を増やすことは困難である。したがって、従来の半導体集積回路のテスト回路では、外部端子数の増加を抑えつつ、半導体集積回路のテスト時間を短縮することができないという問題がある。本発明に係る半導体集積回路のテスト回路は、入力されるリファレンスクロックを逓倍して、テスト対象回路をテスト動作させるための逓倍クロックを生成するPLLと、入力されるテストコマンドに従い、テスタ同期クロックに同期して前記テスト対象回路のテスト結果を出力するテスト結果出力回路と、を備える半導体集積回路のテスト回路であって、前記テストコマンドを含むテスト入力信号と前記逓倍クロックとに基づき前記テスタ同期クロックを生成するテスタ同期クロック生成回路を備えるものである。本発明に係るテスト方法は、半導体検査装置が半導体集積回路の動作をテストするテスト方法であって、前記半導体検査装置は、リファレンスクロックとテストコマンドを含むテスト入力信号とを、前記半導体集積回路に入力し、前記半導体集積回路は、前記入力されるリファレンスクロックを逓倍して、前記半導体集積回路内のテスト対象回路をテスト動作させるための逓倍クロックを生成し、前記入力されるテスト入力信号と前記逓倍クロックとに基づきテスタ同期クロックを生成し、前記入力されるテストコマンドに従い、前記テスタ同期クロックに同期して前記テスト対象回路のテスト結果を、前記半導体検査装置に出力するものである。本発明では、テスト入力信号と逓倍クロックとに基づきテスト結果を出力するためのテスタ同期クロックを生成するため、外部端子数の増加を抑えつつ、半導体集積回路のテスト時間を短縮することができる。本発明によれば、外部端子数の増加を抑えつつ、半導体集積回路のテスト時間を短縮することが可能な半導体集積回路のテスト回路及びテスト方法を提供することができる。本発明の実施の形態1以下、図面を参照して本発明の実施の形態1について説明する。まず、図1を用いて、本発明の実施の形態1に係る半導体集積回路のテストシステムの構成を説明する。このテストシステムは、テスト対象である半導体集積回路130と、半導体集積回路130をテストする半導体検査装置121とを備えている。半導体検査装置121は、半導体集積回路130の動作をテストするための装置であり、入力信号発生器122、判定器123を備えている。入力信号発生器122は、半導体集積回路130をテスト動作させるため、半導体集積回路130にテスト入力信号104及びリファレンスクロック109を入力する。判定器123は、半導体集積回路130からテスト結果であるテスト結果出力110を読み出し、期待値と照合することで、半導体集積回路130の動作の良否を判定する。なお、図示を省略しているが、半導体検査装置121と半導体集積回路130とは、半導体集積回路130の外部端子を介して接続されている。例えば、テスト入力信号104、リファレンスクロック109、テスト結果出力110は、それぞれ別の外部端子を介して入出力されている。本実施形態では、後述するように、テスト入力信号104とリファレンスクロック109のみで、テスト結果を出力させるためのテスタ同期クロック103を生成するため、テスタ同期クロック103を生成するための外部端子を新たに設ける必要がない。テスト入力信号104は、テストの開始やテスト結果の出力を制御するためのテストコマンドが含まれ、また、後述のように、テスタ同期クロック103を生成するためのプリアンブルパターンも含まれている。リファレンスクロック109は、実動作クロックを生成するPLLの基準となるクロックである。ここでは、リファレンスクロック109は、半導体集積回路を動作させるため付加する外部部品のコストを削減するため、低速なクロックを想定し設計される。例えば、テスト入力信号104は48MHzで入力されるのに対し、リファレンスクロック109は12MHz程度である。また、テスト入力信号104とリファレンスクロック109とは非同期に入力される。半導体集積回路130は、テスタ同期クロック生成回路100、テストコマンド認識回路101、テスト対象回路106、テスト結果出力回路107、PLL108、テスト結果格納FIFO111を備えている。テスト回路とは、テスト対象回路106をテストするために必要な回路であり、テスト対象回路106以外の、テスタ同期クロック生成回路100、テストコマンド認識回路101、テスト結果出力回路107、PLL108、テスト結果格納FIFO111を含んでいる。PLL108は、半導体検査装置121の入力信号発生器122からリファレンスクロック109が入力され、実動作クロック112をテスト対象回路106及びテスト結果格納FIFO111に出力するとともに、サンプリングクロック105をテスタ同期クロック生成回路100に出力する。すなわち、PLL108は、入力されるリファレンスクロック109を逓倍して実動作クロック112及びサンプリングクロック105逓倍クロックを生成し出力する。実動作クロック112は、テスト対象回路106やテスト結果格納FIFO111をテストするために動作させるクロックである。サンプリングクロック105は、テスタ同期クロック生成回路100が、テスト入力信号104をサンプリングするためのクロックである。テスタ同期クロック生成回路100は、半導体検査装置121の入力信号発生器122からテスト入力信号104が入力されるとともに、PLL108からサンプリングクロック105が入力され、テスタ同期クロック103を、テストコマンド認識回路101とテスト結果出力回路107に出力する。すなわち、テスタ同期クロック生成回路100は、入力されるテスト入力信号104とPLL108が生成したサンプリングクロック105とに基づいて、テストコマンド認識回路101とテスト結果出力回路107を動作させるためのテスタ同期クロック103を生成する。テスタ同期クロック生成回路100は、後述のように、テスト入力信号104のプリアンブルパターンをサンプリングクロック105に同期させ、同期化した信号のエッジを検出し、検出したエッジから所定のタイミングで、サンプリングクロック105を分周してテスタ同期クロック103を生成する。テスタ同期クロック103は、テストコマンド認識回路101がテストコマンドの認識を同期して行うためのクロックであり、また、テスト結果出力回路107がテスト結果の出力を同期して行うためのクロックである。テストコマンド認識回路101は、半導体検査装置121からテスト入力信号104が入力されるとともに、テスタ同期クロック生成回路100からテスタ同期クロック103が入力され、テスト結果出力要求信号113をテスト結果出力回路107に出力するとともに、テスト対象回路106にテスト開始要求信号114を出力する。すなわち、テストコマンド認識回路101は、テスタ同期クロック103に同期して動作し、入力されるテスト入力信号104を解析してテストコマンドを認識する。後述のように、テスト入力信号104には、プリアンブルパターンの後にテストコマンドが入力されるため、プリアンブルパターンの終わりを認識し、その後の入力データからテストコマンドの内容を認識する。そして、認識したテストコマンドに従って、テスト開始要求信号114やテスト結果出力要求信号113を出力する。テスト開始要求信号114は、テスト対象回路106にテストを開始させるための信号であり、また、テスト結果出力要求信号113は、テスト結果出力回路107にテスト結果を出力させるための信号である。テスト対象回路106は、テストコマンド認識回路101からテスト開始要求信号114が入力されるとともに、PLL108から実動作クロック112が入力され、テスト結果格納FIFO111にテスト結果データ115を出力する。すなわち、テスト対象回路106は、実動作クロック112に同期して動作し、テスト開始要求信号114に従ってテスト動作を開始する。そして、動作結果であるテスト結果データ115を生成し出力する。なお、図1では、テスト対象回路106は1つの回路として記載されているが、実際には複数の回路を含んでいる。また、テスト対象回路106に、テスト動作するために必要なテスト回路を含む場合もある。ここでは、実動作クロック112、テスト開始要求信号114に基づいてテスト動作し、テスト結果データ115を出力する回路をテスト対象回路とする。テスト結果格納FIFO111は、テスト対象回路106からテスト結果データ115が入力されるとともに、PLL108から実動作クロック112が入力され、テスト結果出力回路107にテスト結果FIFO出力信号116を出力する。すなわち、テスト結果格納FIFO111は、実動作クロック112に同期して動作し、順次入力されるテスト結果データ115を格納する。そして、格納された順にテスト結果データをテスト結果FIFO出力116として出力する。テスト結果出力回路107は、テストコマンド認識回路101からテスト結果出力要求信号113が入力されるとともに、テスタ同期クロック生成回路100からテスタ同期クロック103が入力され、さらに、テスト結果格納FIFO111からテスト結果FIFO出力116が入力され、テスト結果出力信号110を半導体検査装置121の判定器123に出力する。すなわち、テスト結果出力回路107は、テスタ同期クロック103に同期して動作し、入力されるテスト結果出力要求信号113に従いテスト結果の出力を開始する。そうすると、テスト結果出力回路107は、テスト結果FIFO出力116を読み出して、読み出したデータをテスト結果出力110として、テスタ同期クロック103の速度で出力する。次に、図2のフローチャートを用いて、本発明の実施の形態1に係る半導体集積回路のテスト方法を説明する。まず、半導体検査装置121は、テスト対象回路106に対し実使用通常時の動作で使われる周波数のクロックによりテストを行うため、PLL108にリファレンスクロック109の供給を行い、PLL108をLOCKさせるステップS301。これにより、PLL108からは、実動作クロック112がテスト対象回路106及びテスト結果格納FIFO111に出力され、サンプリングクロック105がテスタ同期クロック生成回路100に出力される。次に、半導体検査装置121は、テスト開始を要求するため、テストコマンド認識回路101が解読可能なテスト開始を示すコマンド信号を、テスト入力信号104を用いてシリアルデータとして送信するステップS302。これにより、テスト入力信号104が、テスタ同期クロック生成回路100及びテストコマンド認識回路101に入力される。次に、テスタ同期クロック生成回路100は、S301で生成されたサンプリングクロック105とS302で入力されたテスト入力信号104とに基づいてテスタ同期クロック103を生成するステップS303。これにより、テスタ同期クロック103が、テストコマンド認識回路101及びテスト結果出力回路107に供給される。次に、テストコマンド認識回路101は、テスタ同期クロック103に同期して、テスト入力信号104に含まれるシリアルデータ上のテスト開始要求をデコードする事でテスト開始を識別し、テスト対象回路106へテスト開始を指示するテスト開始要求信号114を出力し、テスト対象回路106は、テスト開始要求信号114によりテストを開始しテストが実施されるステップS304。これにより、テスト対象回路106のテスト結果であるテスト結果データ115がテスト結果格納FIFO111に格納される。次に、テスト結果の期待値照合を行うため、半導体検査装置121は、テストコマンド認識回路101が解読可能なテスト開始を示すコマンド信号を、テスト入力信号104を用いてテストコマンド認識回路101に送信するステップS305。次に、テストコマンド認識回路101は、テスタ同期クロック103に同期して、テスト入力信号に含まれるシリアルデータ上のテスト結果出力要求をデコードする事でテスト結果出力を識別し、テスト結果出力回路107へテスト結果出力要求信号113を出力し、テスト結果出力回路107は、テスタ同期クロック103に同期してテスト結果を半導体検査装置121へ出力するステップS306。後述のように、テスト結果は、テスタ同期クロック103によりテストパタンピリオドに同期して出力される。半導体検査装置121の判定器123は、テスト結果と期待値を照合し、テスト結果がOKかNGかを判定する。次に、図3及び図4を用いて、本発明の実施の形態1に係る半導体集積回路のテスタ同期クロック生成回路100の構成について説明する。図3は、テスタ同期クロック生成回路100の概略構成を示している。図3に示されるように、テスタ同期クロック生成回路100は、同期化回路208とエッジ検出回路209と分周回路211で構成される。同期化回路208は、半導体検査装置121からテスト入力信号104が入力されるとともに、PLL108からサンプリングクロック105が入力され、同期化後のテスト入力信号同期化信号213をエッジ検出回路209に出力する。すなわち、同期化回路208は、サンプリングクロック105に同期して動作し、テスト入力信号104を、サンプリングクロック105のタイミングで同期させて、同期化後のテスト入力信号213を出力する。エッジ検出回路209は、同期化回路208から同期化後のテスト入力信号213が入力されるとともに、PLL108からサンプリングクロック105が入力され、分周開始信号210を分周回路211に出力する。すなわち、エッジ検出回路209は、サンプリングクロック105に同期して動作し、同期化後のテスト入力信号213のエッジを検出して、検出したエッジから所定のタイミングで分周開始信号210を出力する。分周回路211は、エッジ検出回路209から分周開始信号210が入力されるとともに、PLL108からサンプリングクロック105が入力され、テスタ同期クロック103を出力する。すなわち、分周回路211は、サンプリングクロック105に同期して動作し、分周開始信号210に従ってサンプリングクロック105の分周を開始し、分周した信号をテスタ同期クロック103として出力する。図4は、テスタ同期クロック生成回路100の詳細な回路構成を示している。なお、図4は、テスタ同期クロック生成回路100を実現するための回路の一例であり、テスタ同期クロック生成回路100の機能及び動作が実現できればその他の構成でも良い。同期化回路208は、2つのフリップフロップ401、402を有している。フリップフロップ401は、入力されるテスト入力信号104をサンプリングクロック105の1クロック分シフトし出力する。フリップフロップ402は、フリップフロップ401がシフトした信号を、サンプリングクロック105の1クロック分シフトし同期化後のテスト入力信号213として出力する。したがって、フリップフロップ401,402により、テスト入力信号104を2クロック分シフトしてサンプリングクロック105に同期させ、同期化後のテスト入力信号213を出力する。エッジ検出回路209は、エッジ検出入力回路403と分周クロック開始カウンタ404を有している。エッジ検出入力回路403は、フリップフロップ411、AND回路412、フリップフロップ413、OR回路414を有している。フリップフロップ411は、入力される同期化後のテスト入力信号213をサンプリングクロック105のタイミングでラッチし出力する。AND回路412は、同期化後のテスト入力信号213の反転信号と、フリップフロップ411のラッチしている信号とを論理積した結果を出力する。フリップフロップ413は、OR回路414の出力信号をサンプリングクロック105のタイミングでラッチし出力する。OR回路414は、AND回路412の出力信号とフリップフロップ413のラッチしている信号とを論理和した結果を出力する。したがって、フリップフロップ411及びAND回路412により、同期化後のテスト入力信号213の変化エッジを検出し、フリップフロップ413及びOR回路414により、エッジを検出したことを示す信号を連続して出力する。分周クロック開始カウンタ404は、加算回路415、セレクタ416、2ビットフリップフロップ417、AND回路418を有している。セレクタ416は、2ビットフリップフロップ417の出力信号カウント値、または、2ビットフリップフロップ417の出力信号を加算回路415を介して得た信号のいずれかを、OR回路414の出力信号にしたがって選択して出力する。2ビットフリップフロップ417は、セレクタ416の出力信号を、サンプリングクロック105に従ってカウントし、2ビットのカウンタ値を出力する。AND回路418は、2ビットフリップフロップ417の出力信号カウンタ値を論理積した結果を、分周開始信号210として出力する。したがって、エッジの検出に従って、セレクタ416が加算回路415に切り替わる事により、2ビットフリップフロップ417のカウントが開始され、AND回路418により、2ビットフリップフロップ417のカウンタ値が3のタイミング2ビットの各々1となるタイミングで、分周開始信号210を出力する。分周回路211は、分周入力回路405と分周カウンタ406を有している。分周入力回路405は、フリップフロップ419、OR回路420を有している。フリップフロップ419は、OR回路420の出力信号をサンプリングクロック105のタイミングでラッチし出力する。OR回路420は、入力される分周開始信号210とフリップフロップ419の出力信号とを論理和した結果を出力する。したがって、フリップフロップ419及びOR回路420により、分周開始信号210が入力されると、分周開始信号210を連続して出力する。分周カウンタ406は、加算回路421、セレクタ422、2ビットフリップフロップ423を有している。セレクタ422は、2ビットフリップフロップ423の出力信号カウント値、または、2ビットフリップフロップ423の出力信号を加算回路421を介して得た信号のいずれかを、OR回路420の出力信号にしたがって選択して出力する。2ビットフリップフロップ423は、セレクタ422の出力信号を、サンプリングクロック105に従ってラッチし、2ビットのカウンタ値のうちの1ビットがテスタ同期クロック103として出力される。したがって、分周開始信号210に従って、セレクタ422により加算回路421が選択されると、2ビットフリップフロップ423のカウントが開始され、2ビットフリップフロップ423のカウントにより、サンプリングクロック105を4分周して、テスタ同期クロック103を出力する。次に、図5のタイミングチャートを用いて、本発明の実施の形態1に係る半導体集積回路のテスタ同期クロック生成回路の動作について説明する。半導体検査装置121が送信するテスト入力信号104には、プリアンブルパターン104aとテストコマンド104bとが含まれている。テスト入力信号104は、テストパタンピリオド503に合わせてビット信号が区切られている。テストパタンピリオド503は、半導体検査装置がテストパタンを送信する単位であり、また、テスト結果出力回路107がテスト結果をテストパタンピリオドに同期させて出力するためのタイミングでもある。テストパタンピリオド503は、PLL108が出力するサンプリングクロック105の周期のn倍nは自然数の信号であり、回路設計時に、PLL108が生成するサンプリングクロック105の周波数や半導体検査装置が出力するテスト入力信号104の性能、またテスト時間などの要素を考慮して決定する。図5の例では、テスト入力信号104のテストパタンピリオド503が、サンプリングクロック105の周期の4倍とした場合のタイミングチャートを示している。テスト入力信号104のプリアンブルパターン104aは、テスタ同期クロック生成回路100が、テスタ同期クロック103を生成するための信号パターンである。プリアンブルパターン104aは、シリアル通信におけるシンクパタンのように、テストコマンドの直前に入力される。プリアンブルパターン104aは、少なくともテストコマンド104bの前に送信され、複数のビットから構成されている。また、プリアンブルパターン104aは、テスタ同期クロック生成回路100がテスタ同期クロック103を生成できるように信号が変化するパターン変化点もしくはエッジで開始される。プリアンブルパターン104aは、テストコマンド認識回路101がテストコマンドの開始を識別できるように、プリアンブルパターンの終わりが認識できるパターンでもある。一例として図5におけるテスト入力信号104のプリアンブルパターン104aは、Low、High、Low、High、Low、Low010100の6ビットで開始されるパターンを用いて説明する。ここでは、1ビット目の0が、プリアンブルパターン104aの開始を示しており、5ビット目と6ビット目の00が、プリアンブルパターン104aの終わりを示している。まず、時刻T0より前に、PLL108よりサンプリングクロック105が生成されテスタ同期クロック生成回路100に供給されている。時刻T0において、テスト入力信号104プリアンブルパターン104aがテスタ同期クロック生成回路100に入力される。そうすると、時刻T1において、テスタ同期クロック生成回路100内の同期化回路208により、テスト入力信号104がサンプリングクロック105で同期化され、同期化後のテスト入力信号213が生成される。すなわち、時刻T0でテスト入力信号104がHighからLowへ変化すると、時刻T1で同期化回路208は、同期化後のテスト入力信号213をHighからLowへ変化させる。同期化回路208は、フリップフロップ401,402により、時刻T0からサンプリングクロック105の2クロック分シフトした信号を、時刻T1で同期化後のテスト入力信号として出力する。時刻T1の同期化後のテスト入力信号213のHighからLowへの変化をトリガーにして、エッジ検出回路209は、サンプリングクロック105の1クロック後となる時刻T2において、分周クロック開始カウンタ404の動作を開始する。この同期化後のテスト入力信号213のHighからLowへの変化の検出は、テストパタンピリオド503の切り替わり目の検出のため行われる。分周クロック開始カウンタ404は、0~3本実施形態においてテスト結果出力要求信号113の周期は、サンプリングクロック105の周波数の4倍であるためまでをカウントし、分周クロック開始カウンタ404が最大カウント値-1となる時刻T3において、分周回路211に分周開始信号210を出力する。分周クロック開始カウンタ404は、2ビットフリップフロップ417によりカウントしAND回路418より分周開始信号210が出力される。時刻T3において、分周回路211は、分周クロック開始カウンタ404からの分周開始信号210を受けると、1クロック後の時刻T4において、2分周の動作を開始しテストパタンピリオド503を1周期とするテスタ同期クロック103を出力する。分周カウンタ406は、分周開始信号210に従いカウントを開始すると、サンプリングクロック105を4分周したテスタ同期クロック103を出力する。次に、図6と図7を用いて、テスタ同期クロック生成回路100が生成するテスタ同期クロック103と、半導体検査装置のテストストローブ505の関係について説明する。テストストローブは半導体検査装置が期待値照合を行うタイミング時間であり、テスト結果出力回路107は、テストストローブ許容時間までに、テスト結果を半導体検査装置へ送信しなければならない。図6は、非同期の関係であるテスト入力信号104とサンプリングクロック105において、テスト入力信号104の立下りとサンプリングクロック105の立ち上がりエッジが同一、もしくは、テスト入力信号104の立下りがわずかに早い場合の例であり、最もテストストローブ許容時間が長くなる例である。テスタ同期クロック生成回路100では、テスト入力信号104をサンプリングクロック105で取り込めるかどうかのタイミングにより、同期化許容範囲時間502テスト中のサンプリングクロック105とテスト結果出力要求信号113の時間差の許容範囲とテストストローブ許容範囲時間504テスト結果出力回路107の出力遅延の許容範囲の最小値が確定する。図6の場合、サンプリングクロック105の1サイクルで同期化される。このため、同期化後のテスト入力信号213、分周クロック開始カウンタ404、分周開始信号210、テスタ同期クロック103まで5サイクル遅れとなる。テストパタンピリオドは4サイクルであるから、同期化許容範囲時間は1サイクルとなり、テストストローブ許容時間は3サイクル弱となる。図7は、テスト入力信号104の立下りが、サンプリングクロック105の立ち上がりよりも、遅れた場合の例であり、最もテストストローブ許容時間が短くなる例である。この場合、サンプリングクロックの2サイクルで同期化される。このため、同期化後のテスト入力信号213、分周クロック開始カウンタ404、分周開始信号210、テスタ同期クロック103まで6サイクル遅れとなる。テストパタンピリオドは4サイクルであるから、同期化許容範囲時間は2サイクルとなり、テストストローブ許容時間は2サイクル弱となる。ここで、サンプリングクロック105の周期をf[ns]とし、同期化回路208のF/Fフリップフロップ段数をT[段]とし、サンプリングクロック105に対するテスト入力信号104の周期関係をn[サイクル]とすると、同期化許容範囲時間、テストストローブ許容時間は次の式1、式2のようになる。同期化許容範囲時間=T-1×f[ns]式1テストストローブ許容時間=n-T×f[ns]式2尚、サンプリングクロック105がテストパタンピリオド503に対して高速であり、同期化許容範囲時間502やテストストローブ許容範囲時間504が、プロセスなどで許容されるばらつき範囲より小さい場合には、回路設計時に同期化回路208のF/F段数や、テスト結果出力要求信号113とサンプリングクロック105の関係を変更すればよい。以上のように、本実施形態では、半導体検査装置から入力する信号は低速のままで、内蔵するPLLを用いて生成した高速クロックによる実動作テストを行う半導体装置であって、テストパタンピリオドに同期したテスタ同期クロックを生成するテスタ同期クロック生成回路と、半導体検査装置から送られてくるシリアル信号からテストコマンドを認識するテストコマンド認識回路を有し、テストコマンド認識回路は、シリアル信号で受信したテストコマンドをデコードしてテスト開始とテスト結果出力タイミングを認識する。テスタ同期クロック生成回路は、リファレンスクロックからPLLで生成されたサンプリングクロックにより、シリアル信号の変化点を検出する事により、テストパタンピリオドの切り替わり目を認識し、テストパタンピリオドに同期したテスタ同期クロックを出力する。本実施形態では、テストコマンド認識のためのテスト入力信号104の変化点を元に、テストパタンピリオド503に同期したクロックを半導体装置の内部で生成する事により、PLL108へ入力するリファレンスクロック109の周波数に影響しない高速なテストパタンピリオドでのテストを行う事ができる。更に本発明の半導体集積回路は、テスト時と期待値照合時に入力するクロックを切り替える必要がないため、テストと期待値照合を並列に実施する期間を持つ事ができ、テスト時間を大幅に短縮する事ができる。さらに、リファレンスクロックとテスト入力信号のみによりテスタ同期クロックを生成するため、新たに外部端子が不要であり、外部端子の増加を防ぐことができる。本発明の実施の形態2次に、図面を参照して本発明の実施の形態2について説明する。図8は、本発明の実施の形態2に係る半導体集積回路のテストシステムの構成を示している。本実施形態では、図1と比べると、テスト要求認識信号601、テスト結果出力終了信号602、クロック停止要求信号603が追加されており、他の構成は同様である。すなわち、テスト対象回路106からテストコマンド認識回路101に、テスト要求認識信号601が入力され、テスト結果出力回路107からテストコマンド認識回路101に、テスト結果出力終了信号602が入力され、テストコマンド認識回路101からテスタ同期クロック生成回路100にテスト要求認識信号601が入力される。テスト要求認識信号601は、テスト対象回路106が、テスト開始要求信号114を受け付けテスト要求を認識したこと、あるいは、テストを開始したことを通知するための信号である。テスト結果出力終了信号602は、テスト結果出力回路107が、テスト結果出力要求信号113を受け付け、テスト結果の出力が完了終了したことを通知するための信号である。クロック停止要求信号603は、テスタ同期クロックの生成の停止を要求するための信号である。これにより、テストコマンド認識回路101は、テスタ同期クロック103が不要になるタイミングを検出し、テスタ同期クロック生成回路100へのクロック停止要求信号603を発行する。次に、図9を用いて、本発明の実施の形態2に係る半導体集積回路のテスト動作について説明する。まず、半導体検査装置121よりテスト開始要求であるテストコマンドを含むテスト入力信号104が入力されると、時刻T1において、テスタ同期クロック生成回路100では、分周開始信号210を生成し、テスタ同期クロック103の出力を開始するため、テスタ同期クロック103が停止状態から動作状態となる。テストコマンド認識回路101は、テストコマンドを解析してテスト開始要求であることを認識すると、テストを開始するため、テスト対象回路106にテスト開始要求信号114を出力する。これにより、テスト対象回路106は、テスト要求を認識したため、テスト状態に移行する時刻T2において、テストコマンド認識回路101に対してテスト要求認識信号601をアサートする通知する。テストコマンド認識回路101は、テスト要求認識信号601のアサートによって、テスト対象回路106のテストが開始されたことを認識する。そうすると、時刻T3において、テストコマンド認識回路101は、テスタ同期クロック生成回路100に対して、クロック停止要求信号603をアサートする。テスタ同期クロック生成回路100は、クロック停止要求信号603に従いテスタ同期クロック103を停止し、テスタ同期クロック103が動作状態から停止状態となる。このとき、テスタ同期クロック生成回路100は、テスタ同期クロック103を生成している分周回路211の動作を停止させる。次に、半導体検査装置121よりテスト結果出力要求であるテストコマンドを含むテスト入力信号104が入力されると、時刻T4において、テスタ同期クロック生成回路100では、分周開始信号210を生成し、テスタ同期クロック103の出力を開始するため、テスタ同期クロック103が停止状態から動作状態となる。テストコマンド認識回路101は、テストコマンドを解析してテスト結果出力要求であることを認識すると、時刻T5において、テスト結果出力回路107にテスト結果出力要求信号113を出力し、テスト結果出力回路107はテスト結果の出力を開始する。時刻T6において、テスト結果出力回路107は、テスト結果の出力が終了すると、テスト結果出力終了信号602がアサートされる。テストコマンド認識回路101は、テスト結果出力終了信号602のアサートによって、テスト結果の出力が終了したことを認識する。そうすると、時刻T7において、テストコマンド認識回路101は、テスタ同期クロック生成回路100に対して、クロック停止要求信号603をアサートする。テスタ同期クロック生成回路100は、クロック停止要求信号603に従いテスタ同期クロック103を停止し、テスタ同期クロック103が動作状態から停止状態となる。このように実施の形態2では、テストコマンド入力の度に、テスト入力信号104を評価しテスタ同期クロックを生成し直すため、テストの最初で1度だけテスタ同期クロックを生成する実施の形態1に対し、特にテスト時間が非常に長くなるテストにおいて、テストパタンピリオド503とテスタ同期クロックの同期が取れなくなる可能性を、複雑なクロック追従の仕組みをテスタ同期クロック生成回路100に作り込まずに、排除する事ができる効果がある。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。"