装置であって、第1の入力端子、第2の入力端子、第1の出力端子、及び第2の出力端子を有する増幅器、前記増幅器の前記第1の入力端子に結合される第1のマルチプレクサ、前記増幅器の前記第2の入力端子に結合される第2のマルチプレクサ、前記増幅器の前記第1及び第2の出力端子間に結合されるスイッチ、前記スイッチを制御するように前記スイッチに結合されるパルス発生器、及び前記第1のマルチプレクサ、前記第2のマルチプレクサ、及び前記パルス発生器に結合されるコントローラ、を含み、前記コントローラが、前記第1及び第2のマルチプレクサの各々に選択信号を提供し、前記第1及び第2のマルチプレクサが切り替えられるとき、前記コントローラが前記パルス発生器をアクティブにする、装置。請求項1に記載の装置であって、前記パルス発生器が、前記選択信号を受け取るように前記コントローラに結合され、かつ、前記スイッチに結合される論理回路、及び前記選択信号を受け取るように前記コントローラに結合され、かつ、前記スイッチに結合される遅延回路、を更に含む、装置。請求項2に記載の装置であって、前記論理回路がXORゲートを更に含む、装置。請求項3に記載の装置であって、前記増幅器が、第1の受動電極、第2の受動電極、及び制御電極を有する第1のトランジスタであって、前記第1のトランジスタの前記制御電極が前記第1のマルチプレクサに結合される、前記第1のトランジスタ、第1の受動電極、第2の受動電極、及び制御電極を有する第2のトランジスタであって、前記第2のトランジスタの前記制御電極が前記第2のマルチプレクサに結合され、前記第2のトランジスタの前記第1の受動電極が、前記第1のトランジスタの前記第1の受動電極に結合される、前記第2のトランジスタ、前記第1のトランジスタの前記第2の受動電極に結合される第1の電流源、前記第2のトランジスタの前記第2の受動電極に結合される第2の電流源、前記第1の電流源と前記第1の出力端子との間に結合される第1のバイアストランジスタ、及び前記第2の電流源と前記第2の出力端子との間に結合される第2のバイアストランジスタ、を更に含む、装置。請求項4に記載の装置であって、前記第1及び第2のトランジスタがNPNトランジスタである、装置。装置であって、データコンバータ回路要素、前記データコンバータ回路要素に結合される第1のマルチプレクサ、前記データコンバータ回路要素に結合される第2のマルチプレクサ、第1の入力端子、第2の入力端子、第1の出力端子、及び第2の出力端子を有する増幅器であって、前記第1のマルチプレクサが前記増幅器の前記第1の入力端子に結合され、前記第2のマルチプレクサが前記増幅器の前記第2の入力端子に結合される、前記増幅器、前記増幅器の前記第1及び第2の出力端子間に結合されるスイッチ、前記スイッチを制御するように前記スイッチに結合されるパルス発生器、及び前記第1のマルチプレクサ、前記第2のマルチプレクサ、及び前記パルス発生器に結合されるコントローラ、を含み、前記コントローラが、前記第1及び第2のマルチプレクサの各々に選択信号を提供し、前記第1及び第2のマルチプレクサが切り替えられるとき、前記コントローラが前記パルス発生器をアクティブにする、装置。請求項6に記載の装置であって、前記パルス発生器が、前記選択信号を受け取るように前記コントローラに結合され、かつ、前記スイッチに結合される論理回路、及び前記選択信号を受け取るように前記コントローラに結合され、かつ、前記スイッチに結合される遅延回路、を更に含む、装置。請求項7に記載の装置であって、前記論理回路がXORゲートを更に含む、装置。請求項8に記載の装置であって、前記増幅器が、第1の受動電極、第2の受動電極、及び制御電極を有する第1のトランジスタであって、前記第1のトランジスタの前記制御電極が前記第1のマルチプレクサに結合される、前記第1のトランジスタ、第1の受動電極、第2の受動電極、及び制御電極を有する第2のトランジスタであって、前記第2のトランジスタの前記制御電極が前記第2のマルチプレクサに結合され、前記第2のトランジスタの前記第1の受動電極が、前記第1のトランジスタの前記第1の受動電極に結合される、前記第2のトランジスタ、前記第1のトランジスタの前記第2の受動電極に結合される第1の電流源、前記第2のトランジスタの前記第2の受動電極に結合される第2の電流源、前記第1の電流源と前記第1の出力端子との間に結合される第1のバイアストランジスタ、及び前記第2の電流源と前記第2の出力端子との間に結合される第2のバイアストランジスタ、を更に含む、装置。請求項9に記載の装置であって、前記第1及び第2のトランジスタがNPNトランジスタである、装置。請求項8に記載の装置であって、前記データコンバータ回路要素が、第1のトラックアンドホールドT/H回路、第2のT/H回路、前記第1のT/H回路に結合される第1のアナログデジタルコンバータADC、前記第2のT/H回路に結合される第2のADC、前記第1のADCに結合される第1のデジタルアナログコンバータDAC、前記第2のADCに結合される第2のDAC、前記第1のDAC、前記第1のT/H回路、及び前記第1のマルチプレクサに結合され、前記第1のT/H回路と前記第1のDACの出力間の差を判定する第1の加算器、及び前記第2のDAC、前記第2のT/H回路、及び前記第2のマルチプレクサに結合され、前記第2のT/H回路と前記第2のDACの出力間の差を判定する第2の加算器、を更に含む、装置。図2Aは、本発明の原理に従った例示のADC200を図示する。ADC200は、ADC100と同じ全般的な機能性を有するが、パイプラインに違いがある。即ち、ステージ102-1~102-Nが、ステージ202-1~202-Nで置き換えられている。図2Bにおいて、ステージ203-1~203-N後述では202を更に詳細に見ることができる。オペレーションにおいて、T/H回路203-1及び203-2が、アナログ入力信号INこれは、アナログ入力信号AIN又は前のステージからの残余信号のいずれかであり得るを受け取るように結合される。これらのT/H回路203-1及び203-2は、互いに並列に配置されるため、T/H回路203-1及び203-2は、概してノンオーバーラップの論理ステージ又はクロック信号の位相でサンプリングするようにタイミングがとられる。T/H回路203-1及び203-2はそれぞれ、ADC204-1及び204-2、DAC206-1及び206-2、加算器208-1及び208-2、及び残余増幅器210に結合され、その後、デジタル出力回路104のためのサンプリングされた信号を分解するよう及び残余信号ROUTを生成するように、アナログ処理を実行し得る。ここで、データコンバータ回路これらはそれぞれ、ADC204-1又は204-2、DAC206-1又は206-2、及び加算器208-1又は208-2を含むの各々は、単一の増幅器の利用の利点を得る。その理由の一つは、各データコンバータ回路のための増幅器のデューティサイクルが50未満となり得、それが過剰な電力を消費し得ることである。従って、増幅器210は、データコンバータ回路又はデータ経路の各々からの信号を処理するようにコントローラ214により時間多重化され得る。図2Cに移ると、残余増幅器210を更に詳細に見ることができる。この例では、バイアス電圧BIASによりバイアスされる折り返し型フォールデッドカスコード差動増幅器これは全般的に、NPNトランジスタQ1~Q4、及び電流源222、224、226、及び228を含むが用いられる。この増幅器の入力端子にマルチプレクサ216-1及び216-2が結合される。差動入力信号INP1/INM1及びINP2/INM2これらはそれぞれ加算器208-1及び208-2により提供される間の切り替えは、選択信号SELECTこれはコントローラ214により供給されるを介して制御される。また、処理のための時間内の正しい時点に増幅器に正しい入力及び出力信号を向けるように、出力信号OUTP及びOUTMを受け取るようにこの増幅器の出力端子にマルチプレクサ図示せずが結合される。しかし、マルチプレクサ216-1及び216-2が切り替えられるとき、増幅器これは全般的にNPNトランジスタQl~Q4、及び電流源222、224、226、及び228を含むは、スイッチング時点で不規則な挙動を示す。この不規則な挙動はグリッチと呼ばれ、対処されない場合、グリッチは、増幅器の利用可能なセトリング時間のかなりの量を消費する恐れがあり、又は増幅器出力又は内部ノードが所望の範囲外の電圧で動作することにつながる恐れすらある。言い換えると、このグリッチは性能を劣化させ得る。この問題に対処するため、リセットメカニズムが増幅器の出力端子で供給される。このリセットメカニズムは全般的に、増幅器の出力端子間に結合され、パルス発生器これは全般的に、XORゲート及び遅延回路を含むにより制御されるスイッチQ5を含む。そのため、選択信号SELECTの立ち上がり又は立ち下がりエッジで、増幅器の出力端子をともに一時的に短絡するようにパルスこれはスイッチQ5をアクティブにするがスイッチQ5に供給される。そのため、グリッチングが回避され得、セトリング時間が一層速くなる。本発明に関連する技術に習熟した者であれば、説明した例示の実施例に変形が成され得、本発明の特許請求の範囲内で他の実施例を実装し得ることが分かるであろう。