第1方向に延びた第1ゲート配線および第2ゲート配線と、前記第1方向と交差する第2方向に延びたソース配線と、前記第1ゲート配線と前記第2ゲート配線との間に配置され、前記第2方向に延びた主画素電極を含む画素電極と、を備えた第1基板と、前記主画素電極を挟んだ両側で前記主画素電極と略平行に延びた共通電極を有する第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備え、前記第1ゲート配線と前記第2ゲート配線との少なくとも一方は、前記ソース配線と交差する位置において前記画素電極側の端部に設けられた凹部を備える液晶表示装置。前記対向基板は、少なくとも前記凹部と対向したブラックマトリクスをさらに備える請求項1記載の液晶表示装置。前記アレイ基板は、前記第1方向に延びるとともに、前記コンタクト部と重なる容量部と、前記ソース配線と交差する位置において前記第2方向における少なくとも一方の端部に設けられた第2凹部と、を含む補助容量配線をさらに備える請求項1または請求項2記載の液晶表示装置。前記凹部は略矩形状である請求項1乃至請求項3のいずれか1項記載の液晶表示装置。前記凹部の前記第1方向における幅は、前記凹部が開口した端部に近い部分ほど大きい請求項1乃至請求項3のいずれか1項記載の液晶表示装置。前記対向基板は、前記第2方向に並ぶ前記画素電極の間において前記主共通電極間に延びた副共通電極をさらに備える請求項1乃至請求項5のいずれか1項記載の液晶表示装置。第1方向に延びたゲート配線と、前記第1方向と交差する第2方向に延びたソース配線と、前記ゲート配線を挟んで前記第2方向に並んで配置され、前記第2方向と略平行に延びた主画素電極を含む第1画素電極および第2画素電極と、を備えた第1基板と、前記主画素電極を挟んだ両側で前記主画素電極と略平行に延びた共通電極を有する第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備え、前記ゲート配線は、前記ソース配線と交差する位置において、前記第2方向における端部の少なくとも前記第1画素電極側に設けられた凹部を備えている液晶表示装置。前記アレイ基板は、前記ソース配線と前記第2画素電極との電気的接続を切替えるスイッチング素子をさらに備える請求項7記載の液晶表示装置。前記アレイ基板は、前記ソース配線と前記第1画素電極との電気的接続を切替えるスイッチング素子をさらに備える請求項7記載の液晶表示装置。前記対向基板は、少なくとも前記凹部と対向したブラックマトリクスをさらに備えている請求項7乃至請求項9のいずれか1項記載の液晶表示装置。前記アレイ基板は、前記ゲート配線と略平行に延びるとともに、前記コンタクト部と重なる容量部を含む補助容量線をさらに備え、前記補助容量線は、前記ソース配線と交差する位置において、前記前記第2方向における端部の少なくとも一方に設けられた第2凹部を備えている請求項7乃至請求項10のいずれか1項記載の液晶表示装置。前記補助容量線は前記ゲート配線の前記第2画素電極側において前記第2方向に並んで配置され、前記ゲート配線は前記第2方向における端部の前記第1画素電極側に配置された前記凹部を有し、前記補助容量線は前記第2方向における端部の前記第2画素電極側に配置された前記第2凹部を有する請求項11記載の液晶表示装置。前記凹部は略矩形状である請求項7乃至請求項12のいずれか1項記載の液晶表示装置。前記凹部の前記第1方向における幅は、前記凹部が開口した端部に近い部分ほど大きい請求項7乃至請求項12のいずれか1項記載の液晶表示装置。前記対向基板は、前記第2方向に並ぶ前記第1画素電極および前記第2画素電極の間において前記主共通電極間に延びた副共通電極をさらに備える請求項7乃至請求項14のいずれか1項記載の液晶表示装置。本実施形態の目的は、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。本実施形態によれば、第1方向に延びた第1ゲート配線および第2ゲート配線と、前記第1方向と交差する第2方向に延びたソース配線と、前記第1ゲート配線と前記第2ゲート配線との間に配置され、前記第2方向に延びた主画素電極及び前記主画素電極と電気的に接続されたコンタクト部を含む画素電極と、を備えた第1基板と、前記主画素電極を挟んだ両側で前記主画素電極と略平行に延びた共通電極を有する第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備え、前記第1ゲート配線と前記第2ゲート配線との少なくとも一方は、前記ソース配線と交差する位置において前記画素電極側の端部に設けられた凹部を備える液晶表示装置が提供される。以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。図1は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルLPNを備えている。液晶表示パネルLPNは、第1基板であるアレイ基板ARと、アレイ基板ARに対向して配置された第2基板である対向基板CTと、これらのアレイ基板ARと対向基板CTとの間に保持された液晶層LQと、を備えている。このような液晶表示パネルLPNは、画像を表示するアクティブエリアACTを備えている。このアクティブエリアACTは、m×n個のマトリクス状に配置された複数の画素PXによって構成されている但し、m及びnは正の整数である。液晶表示パネルLPNは、アクティブエリアACTにおいて、n本のゲート配線GG1~Gn、n本の補助容量線CC1~Cn、m本のソース配線SS1~Smなどを備えている。ゲート配線G及び補助容量線Cは、例えば、第1方向行方向Xに沿って略直線的に延出している。これらのゲート配線G及び補助容量線Cは、第1方向Xに交差する第2方向Yに沿って交互に並列配置されている。ここでは、第1方向Xと第2方向Yとは互いに略直交している。ソース配線Sは、ゲート配線G及び補助容量線Cと交差している。ソース配線Sは、第2方向列方向Yに沿って略直線的に延出している。なお、ゲート配線G、補助容量線C、及び、ソース配線Sは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。各ゲート配線Gは、アクティブエリアACTの外側に引き出され、ゲートドライバGDに接続されている。各ソース配線Sは、アクティブエリアACTの外側に引き出され、ソースドライバSDに接続されている。これらのゲートドライバGD及びソースドライバSDの少なくとも一部は、例えば、アレイ基板ARに形成され、コントローラを内蔵した駆動ICチップ2と接続されている。各画素PXは、スイッチング素子SW、画素電極PE、共通電極CEなどを備えている。保持容量Csは、例えば補助容量線Cと画素電極PEとの間に形成される。補助容量線Cは、補助容量電圧が印加される電圧印加部VCSと電気的に接続されている。なお、本実施形態においては、液晶表示パネルLPNは、画素電極PEがアレイ基板ARに形成される一方で共通電極CEの少なくとも一部が対向基板CTに形成された構成であり、これらの画素電極PEと共通電極CEとの間に形成される電界を主に利用して液晶層LQの液晶分子をスイッチングする。画素電極PEと共通電極CEとの間に形成される電界は、第1方向Xと第2方向Yとで規定されるX-Y平面あるいは基板主面に対してわずかに傾いた斜め電界あるいは、基板主面にほぼ平行な横電界である。スイッチング素子SWは、例えば、nチャネル薄膜トランジスタTFTによって構成されている。このスイッチング素子SWは、ゲート配線G及びソース配線Sと電気的に接続されている。このようなスイッチング素子SWは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子SWの半導体層は、例えば、アモルファスシリコンによって形成されているが、ポリシリコンによって形成されていても良い。画素電極PEは、各画素PXに配置され、スイッチング素子SWに電気的に接続されている。共通電極CEは、液晶層LQを介して複数の画素PXの画素電極PEに対して共通に配置されている。このような画素電極PE及び共通電極CEは、例えば、インジウムティンオキサイドITOやインジウムジンクオキサイドIZOなどの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。アレイ基板ARは、共通電極CEに電圧を印加するための給電部VSを備えている。この給電部VSは、例えば、アクティブエリアACTの外側に形成されている。共通電極CEは、アクティブエリアACTの外側に引き出され、図示しない導電部材を介して、給電部VSと電気的に接続されている。図2は、図1に示した液晶表示パネルLPNを対向基板側から見たときの一画素PXの構造例を概略的に示す平面図である。ここでは、X-Y平面における平面図を示している。図示した画素PXは、破線で示したように、第1方向Xに沿った長さが第2方向Yに沿った長さよりも短い長方形状である。ゲート配線G1及びゲート配線G2は、第1方向Xに沿って延出している。補助容量線C1は、隣接するゲート配線G1とゲート配線G2との間に配置され、第1方向Xに沿って延出している。ソース配線S1及びソース配線S2は、第2方向Yに沿って延出している。画素電極PEは、隣接するソース配線S1とソース配線S2との間に配置されている。また、この画素電極PEは、ゲート配線G1とゲート配線G2との間に位置している。図示した例では、画素PXにおいて、ソース配線S1は左側端部に配置され、ソース配線S2は右側端部に配置されている。厳密には、ソース配線S1は当該画素PXとその左側に隣接する画素との境界に跨って配置され、ソース配線S2は当該画素PXとその右側に隣接する画素との境界に跨って配置されている。また、画素PXにおいて、ゲート配線G1は上側端部に沿って配置され、ゲート配線G2は下側端部に沿って配置されている。厳密には、ゲート配線G1は当該画素PXの上側に隣接する画素において境界近傍に配置され、ゲート配線G2は当該画素PXにおいて下側に隣接する画素との境界近傍に配置されている。補助容量線C1は、画素PXの中央部とゲート配線G2との間に配置されている。ゲート配線G1、G2は、ソース配線S1、S2と交差する位置に設けられた凹部GXを備えている。凹部GXは、ゲート配線G1、G2の下側自画素PXの主画素電極PAと反対側から第2方向Yに略矩形状に凹んでいる。ゲート配線G1と第2ゲート配線G2との少なくとも一方は、ソース配線S1、S2と交差する位置において、その間に配置された画素電極PE側の端部に設けられた凹部GXを備えている。すなわち、第2方向Yにおいて、ゲート配線G1、G2は画素電極PE間第1画素電極と第2画素電極との間に配置され、ゲート配線G1、G2はソース配線S1、S2と交差する位置において、上側あるいは下側の少なくとも一方の端部第1画素電極側の端部に設けられた凹部を備えている。図2に示す場合では、ゲート配線G1、G2は、ソース配線S1、S2と交差する位置において、ゲート配線G1、G2と下側で隣接した画素の主画素電極PAとの距離が離れるように、第2方向Yにおける端部の一方が凹んで第2方向Yにおける幅が小さくなっている。ゲート配線G1、G2は、ゲート電極EGを含むスイッチング素子SWの半導体層SC上に配置される部分において、第2方向Yにおける幅が大きくなっている。スイッチング素子SWは、図示した例では、ゲート配線G2及びソース配線S1に電気的に接続されている。このスイッチング素子SWは、ゲート配線G2とソース配線S1との交点近傍に設けられている。スイッチング素子SWのゲート電極EGはゲート配線G2と電気的に接続されあるいは一体に形成され、ソース電極ESはソース配線S1と電気的に接続されあるいは一体に形成され、ドレイン電極EDは補助容量線C1と重なる領域に形成されたコンタクトホールCHを介して画素電極PEと電気的に接続されている。スイッチング素子SWのドレイン電極EDは画素PXの下側端部から第2方向Yに沿って上側に延び、画素電極PEの下まで延びて広がっている。補助容量線C1は、画素PXの第1方向Xにおける略中央部において容量部CsTを有している。すなわち、補助容量線C1は、ソース配線S1、S2と交差する位置に設けられた凹部CXを備えている。凹部CXは、補助容量線C1の上側主画素電極PAに近い側から第2方向Yに凹んでいる。この例では凹部CXは略矩形状である。すなわち、補助容量線C1は、ソース配線S1、S2と交差する位置において、主画素電極PAとの距離が離れるように、主画素電極PA側の端部が凹んで第2方向Yにおける幅が小さくなっている。補助容量線C1は、容量部CsTにおいて第2方向Yにおける幅が大きくなっている。図3は、図2に示した液晶表示パネルLPNを線III-IIIで切断したときの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。液晶表示パネルLPNを構成するアレイ基板ARの背面側には、バックライト4が配置されている。バックライト4としては、種々の形態が適用可能であり、また、光源として発光ダイオードLEDを利用したものや冷陰極管CCFLを利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。アレイ基板ARは、光透過性を有する第1絶縁基板10を用いて形成されている。ソース配線Sは、第1層間絶縁膜11の上に形成され、第2層間絶縁膜12によって覆われている。なお、図示しないゲート配線や補助容量線は、例えば、第1絶縁基板10と第1層間絶縁膜11の間に配置されている。第2層間絶縁膜12上には平坦化膜13が配置されている。画素電極PEは、平坦化膜13の上に形成されている。この画素電極PEは、隣接するソース配線Sのそれぞれの直上の位置よりもそれらの内側に位置している。第1配向膜AL1は、アレイ基板ARの対向基板CTと対向する面に配置され、アクティブエリアACTの略全体に亘って延在している。この第1配向膜AL1は、画素電極PEなどを覆っており、平坦化膜13の上にも配置されている。このような第1配向膜AL1は、水平配向性を示す材料によって形成されている。なお、アレイ基板ARは、さらに、共通電極CEの一部を備えていても良い。対向基板CTは、光透過性を有する第2絶縁基板20を用いて形成されている。この対向基板CTは、ブラックマトリクスBM、カラーフィルタCF、オーバーコート層OC、共通電極CE、第2配向膜AL2などを備えている。ブラックマトリクスBMは、各画素PXを区画し、画素電極PEと対向する開口部APを形成する。すなわち、ブラックマトリクスBMは、ソース配線S、ゲート配線、補助容量線、スイッチング素子などの配線部に対向するように配置されている。ここでは、ブラックマトリクスBMは、第2方向Yに沿って延出した部分のみが図示されているが、第1方向Xに沿って延出した部分を備えていても良い。このブラックマトリクスBMは、第2絶縁基板20のアレイ基板ARに対向する内面20Aに配置されている。カラーフィルタCFは、各画素PXに対応して配置されている。すなわち、カラーフィルタCFは、第2絶縁基板20の内面20Aにおける開口部APに配置されるとともに、その一部がブラックマトリクスBMに乗り上げている。第1方向Xに隣接する画素PXにそれぞれ配置されたカラーフィルタCFは、互いに色が異なる。例えば、カラーフィルタCFは、赤色、青色、緑色といった3原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタCFRは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタCFBは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタ図示せずは、緑色画素に対応して配置されている。これらのカラーフィルタCF同士の境界は、ブラックマトリクスBMと重なる位置にある。オーバーコート層OCは、カラーフィルタCFを覆っている。このオーバーコート層OCは、カラーフィルタCFの表面の凹凸の影響を緩和する。共通電極CEは、オーバーコート層OCのアレイ基板ARと対向する側に形成されている。この共通電極CEと画素電極PEとの第3方向Zに沿った間隔は略一定である。第3方向Zとは、第1方向X及び第2方向Yに直交する方向、あるいは、液晶表示パネルLPNの法線方向である。第2配向膜AL2は、対向基板CTのアレイ基板ARと対向する面に配置され、アクティブエリアACTの略全体に亘って延在している。この第2配向膜AL2は、共通電極CE及びオーバーコート層OCなどを覆っている。このような第2配向膜AL2は、水平配向性を示す材料によって形成されている。これらの第1配向膜AL1及び第2配向膜AL2には、液晶層LQの液晶分子を初期配向させるための配向処理例えば、ラビング処理や光配向処理がなされている。第1配向膜AL1が液晶分子を初期配向させる第1配向処理方向PD1、及び、第2配向膜AL2が液晶分子を初期配向させる第2配向処理方向PD2は、互いに平行であって、互いに逆向きあるいは同じ向きである。例えば、これらの第1配向処理方向PD1及び第2配向処理方向PD2は、図2に示したように、第2方向Yと略平行であって、同じ向きである。上述したようなアレイ基板ARと対向基板CTとは、それぞれの第1配向膜AL1及び第2配向膜AL2が対向するように配置されている。このとき、アレイ基板ARの第1配向膜AL1と対向基板CTの第2配向膜AL2との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサにより、所定のセルギャップ、例えば2~7μmのセルギャップが形成される。アレイ基板ARと対向基板CTとは、所定のセルギャップが形成された状態で、アクティブエリアACTの外側のシール材図示せずによって貼り合わせられている。液晶層LQは、アレイ基板ARと対向基板CTとの間に形成されたセルギャップに保持され、第1配向膜AL1と第2配向膜AL2との間に配置されている。このような液晶層LQは、例えば、誘電率異方性が正ポジ型の液晶材料によって構成されている。アレイ基板ARの外面、つまり、アレイ基板ARを構成する第1絶縁基板10の外面10Bには、第1光学素子OD1が接着剤などにより貼付されている。この第1光学素子OD1は、液晶表示パネルLPNのバックライト4と対向する側に位置しており、バックライト4から液晶表示パネルLPNに入射する入射光の偏光状態を制御する。この第1光学素子OD1は、第1偏光軸あるいは第1吸収軸を有する第1偏光板PL1を含んでいる。対向基板CTの外面、つまり、対向基板CTを構成する第2絶縁基板20の外面20Bには、第2光学素子OD2が接着剤などにより貼付されている。この第2光学素子OD2は、液晶表示パネルLPNの表示面側に位置しており、液晶表示パネルLPNから出射した出射光の偏光状態を制御する。この第2光学素子OD2は、第2偏光軸あるいは第2吸収軸を有する第2偏光板PL2を含んでいる。第1偏光板PL1の第1偏光軸と、第2偏光板PL2の第2偏光軸とは、例えば、直交する位置関係クロスニコルにある。このとき、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまり第1配向処理方向PD1あるいは第2配向処理方向PD2と平行または直交するように配置されている。初期配向方向が第2方向Yと平行である場合、一方の偏光板の偏光軸は、第1方向Xと平行である。共通電極CEは、対向基板CT上に主共通電極CA及び副共通電極CBを備えている。主共通電極CAは、X-Y平面内において、主画素電極PAを挟んだ両側で主画素電極PAと略平行な第2方向Yに沿って直線的に延出している。あるいは、主共通電極CAは、ソース配線Sあるいは開口POと対向するとともに主画素電極PAと略平行に延出している。このような主共通電極CAは、第1方向Xに沿って略同一の幅を有する帯状に形成されている。図示した例では、主共通電極CAは、第1方向Xに沿って3本平行に並んでおり、画素PXの左右両端部と中央部とにそれぞれ配置されている。以下では、これらの主共通電極CAを区別するために、図中の左側の主共通電極をCALと称し、図中の右側の主共通電極をCARと称し、図中の中央の主共通電極をCACと称する。主共通電極CALはソース配線S1と対向し、主共通電極CARはソース配線S2と対向し、主共通電極CACは画素電極PEの開口POと対向している。これらの主共通電極CAL、主共通電極CAR、及び、主共通電極CACは、アクティブエリア内あるいはアクティブエリア外において互いに電気的に接続されている。画素PXにおいて、主共通電極CALは左側端部に配置され、主共通電極CARは右側端部に配置されている。厳密には、主共通電極CALは当該画素PXとその左側に隣接する画素との境界に跨って配置され、主共通電極CARは当該画素PXとその右側に隣接する画素との境界に跨って配置されている。主共通電極CACは当該画素PXの第1方向Xにおけるほぼ中央に配置されている。副共通電極CBは、X-Y平面内において、第2方向Yに並んで配置された画素電極PEの開口PO間において第1方向Xに沿って直線的に延びている。副共通電極CBは、主画素電極PAと略直交して延出している。このような副共通電極CBは、第2方向Yに沿って略同一の幅を有する帯状に形成されている。図示した例では、副共通電極CBは、第2方向Yに並んで配置された画素電極PEの間に配置され、画素PXの上側と下側とのそれぞれに配置されている。以下では、これらの副共通電極CBを区別するために、図中の上側の副共通電極をCBUと称し、図中の下側の副共通電極をCBBと称する。副共通電極CBUはゲート配線G1と対向し、副共通電極CBBはゲート配線G2と対向している。これらの副共通電極CBU、及び、副共通電極CBBは、アクティブエリア内あるいはアクティブエリア外において互いに電気的に接続されている。すなわち、共通電極CEは、アクティブエリアにおいて格子状に形成されている。画素PXにおいて、副共通電極CBUは上側端部に配置され、副共通電極CBBは下側端部に配置されている。厳密には、副共通電極CBUは当該画素PXとその上側に隣接する画素において境界にゲート配線G1の上側に配置され、副共通電極CBBは当該画素PXにおいてゲート配線G2と補助容量線C1との間に配置されている。画素電極PEと主共通電極CAとの位置関係に着目すると、主画素電極PAと主共通電極CAとは、第1方向Xに沿って交互に配置されている。これらの主画素電極PAと主共通電極CAとは、互いに略平行に配置されている。このとき、X-Y平面内において、主共通電極CAL、主共通電極CAR及び主共通電極CACは主画素電極PAとは重ならない。すなわち、隣接する主共通電極CALと主共通電極CACとの間、及び、主共通電極CARと主共通電極CACとの間には、1本の主画素電極PAが位置している。換言すると、主共通電極CAL、主共通電極CAR及び主共通電極CACは、主画素電極PAの直上の位置を挟んだ両側に配置されている。あるいは、主画素電極PAは、主共通電極CALと主共通電極CACとの間、及び、主共通電極CARと主共通電極CACとの間に配置されている。このため、主共通電極CAL、主画素電極PA、主共通電極CAC、主画素電極PA、及び、主共通電極CARは、第1方向Xに沿ってこの順に配置されている。これらの画素電極PEと共通電極CEとの第1方向Xに沿った間隔は略一定である。すなわち、主共通電極CALと主画素電極PAとの第1方向Xに沿った間隔、主共通電極CACと主画素電極PAとの第1方向Xに沿った間隔、及び、主共通電極CARと主画素電極PAとの第1方向Xに沿った間隔は略同等である。図4は、図2に示した液晶表示パネルLPNを線IV-IVで切断したときの断面構造を概略的に示す断面図である。なお、ここでは説明に必要な箇所のみを図示している。スイッチング素子SWのゲート電極EGは第1絶縁基板10上に配置されている。ゲート電極EGは第1層間絶縁膜11に覆われている。第1層間絶縁膜11を介してゲート電極EG上にはアモルファスシリコンからなる半導体層SCが配置されている。半導体層SC上にはソース電極ESとドレイン電極EDとが配置されている。ソース電極ESの端部は2つに分岐し、第1方向Xにおける半導体層SCの両端部上に配置されている。ドレイン電極EDは、第1方向Xにおける2つのソース電極ES間で半導体層SC上に配置されている。ソース電極ESとドレイン電極EDとは第2層間絶縁膜12に覆われている。第2層間絶縁膜12上には平坦化膜13が配置されている。平坦化膜13は第1配向膜AL1に覆われている。対向基板CTの第2絶縁基板20上にはブラックマトリクスBMが配置されている。ブラックマトリクスBMは、ゲート配線G2の凹部GXと対向する位置を覆うとともに、第1方向Xに沿って延びて配置されている。ブラックマトリクスBMの上にはカラーフィルタCFが配置されている。カラーフィルタCFはオーバーコート層OCに覆われている。共通電極CEは、オーバーコート層OCのアレイ基板ARと対向する側に形成されている。主共通電極CALはソース配線S1と対向するように配置され、主共通電極CARはソース配線S2と対向するように配置され、主共通電極CACは、第1方向Xにおけるソース配線S1、S2の略中間の位置と対向するように配置されている。第2配向膜AL2は、対向基板CTのアレイ基板ARと対向する面に配置され、アクティブエリアACTの略全体に亘って延在している。図5は、図2に示した液晶表示パネルLPNを線V-Vで切断したときの断面構造を概略的に示す断面図である。なお、ここでは説明に必要な箇所のみを図示している。第1絶縁基板10上には補助容量線C1の容量部CsTが配置されている。ドレイン電極EDは第1層間絶縁膜11を介して容量部CsTと対向するように配置されている。ドレイン電極EDは第2層間絶縁膜12に覆われている。第2層間絶縁膜12はドレイン電極EDを露出するコンタクトホールCH2を有している。この例ではコンタクトホールCH2は2箇所に設けられている。第2層間絶縁膜12上には平坦化膜13が配置されている。平坦化膜13には、第2層間絶縁膜12の2つのコンタクトホールCH2を露出するコンタクトホールCH1が設けられている。平坦化膜13上には画素電極PEが配置されている。画素電極PEはコンタクトホールCH1及びコンタクトホールCH2においてドレイン電極EDと電気的に接続している。画素電極PEおよび平坦化膜13は第1配向膜AL1に覆われている。図2に示すように、画素電極PEは、互いに電気的に接続された主画素電極PA、接続部P1及びコンタクト部PCを備えている。コンタクト部PCは画素PXの下端部近傍該画素PXの画素電極PEに接続されたスイッチング素子SWの近傍に配置されている。コンタクト部PCは、補助容量線C1の容量部CsTと重なる領域に位置し、コンタクトホールCHを介してスイッチング素子SWと電気的に接続されている。コンタクト部PCは、主画素電極PAよりも幅広に形成されている。主画素電極PAは、コンタクト部PCの2箇所から画素PXの上側端部付近まで第2方向Yに沿って直線的に延出している。主画素電極PAは、画素PXの上側端部付近において第1方向Xに延びる接続部P1により互いに電気的に接続されている。すなわち、画素電極PEに、主画素電極PA、接続部P1及びコンタクト部PCに囲まれた略矩形状あるいは円形状の開口POが設けられる。開口POは、ソース配線S1とソース配線S2との略中間の位置、つまり、画素PXの中央に配置されている。対向基板CTの第2絶縁基板20上にはブラックマトリクスBMが配置されている。ブラックマトリクスBMは、補助容量線C1の凹部CXと対向する位置を覆うとともに、第1方向Xに沿って延びて配置されている。ブラックマトリクスBMの上にはカラーフィルタCFが配置されている。カラーフィルタCFはオーバーコート層OCに覆われている。共通電極CEは、オーバーコート層OCのアレイ基板ARと対向する側に形成されている。主共通電極CALはソース配線S1と対向するように配置され、主共通電極CARはソース配線S2と対向するように配置され、主共通電極CACは、第1方向Xにおけるソース配線S1、S2の略中間の位置と対向するように配置されている。第2配向膜AL2は、対向基板CTのアレイ基板ARと対向する面に配置され、アクティブエリアACTの略全体に亘って延在している。次に、上記構成の液晶表示パネルLPNの動作について、図2及び図5を参照しながら説明する。すなわち、液晶層LQに電圧が印加されていない状態、つまり、画素電極PEと共通電極CEとの間に電位差あるいは電界が形成されていない状態OFF時には、液晶層LQの液晶分子LMは、その長軸が第1配向膜AL1の第1配向処理方向PD1及び第2配向膜AL2の第2配向処理方向PD2を向くように配向している。このようなOFF時が初期配向状態に相当し、OFF時の液晶分子LMの配向方向が初期配向方向に相当する。なお、厳密には、液晶分子LMは、X-Y平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子LMの初期配向方向とは、OFF時の液晶分子LMの長軸をX-Y平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子LMは、X-Y平面に平行に配向しているものとし、X-Y平面と平行な面内で回転するものとして説明する。ここでは、第1配向処理方向PD1及び第2配向処理方向PD2は、ともに第2方向Yと略平行な方向である。OFF時においては、液晶分子LMは、図2に破線で示したように、その長軸が第2方向Yと略平行な方向に初期配向する。つまり、液晶分子LMの初期配向方向は、第2方向Yと平行あるいは、第2方向Yに対して0°である。図示した例のように、第1配向処理方向PD1及び第2配向処理方向PD2が平行且つ同じ向きである場合、液晶層LQの断面において、液晶分子LMは、液晶層LQの中間部付近で略水平プレチルト角が略ゼロに配向し、ここを境界として第1配向膜AL1の近傍及び第2配向膜AL2の近傍において対称となるようなプレチルト角を持って配向するスプレイ配向。ここで、第1配向膜AL1を第1配向処理方向PD1に配向処理した結果、第1配向膜AL1の近傍における液晶分子LMは第1配向処理方向PD1に初期配向され、第2配向膜AL2を第2配向処理方向PD2に配向処理した結果、第2配向膜AL2の近傍における液晶分子LMは第2配向処理方向PD1に初期配向される。そして、第1配向処理方向PD1と第2配向処理方向PD2は互いに平行で且つ同じ向きである場合には、上述のように液晶分子LMはスプレイ配向になり、上記したように液晶層LQの中間部を境界として、アレイ基板AR上の第1配向膜AL1の近傍での液晶分子LMの配向と対向基板CT上の第2配向膜AL2の近傍での液晶分子LMの配向は、上下で対称となる。このため、基板の法線方向から傾いた方向においても光学的に補償される。したがって、第1配向処理方向PD1及び第2配向処理方向PD2が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。なお、第1配向処理方向PD1及び第2配向処理方向PD2が互いに平行且つ逆向きである場合、液晶層LQの断面において、液晶分子LMは、第1配向膜AL1の近傍、第2配向膜AL2の近傍、及び、液晶層LQの中間部において略均一なプレチルト角を持って配向するホモジニアス配向。バックライト4からのバックライト光は、その一部が第1偏光板PL1を透過し、液晶表示パネルLPNに入射する。液晶表示パネルLPNに入射した光の偏光状態は、液晶層LQを通過する際に液晶分子LMの配向状態によって異なる。OFF時においては、液晶層LQを通過した光は、第2偏光板PL2によって吸収される黒表示。一方、液晶層LQに電圧が印加された状態、つまり、画素電極PEと共通電極CEとの間に電位差あるいは電界が形成された状態ON時では、画素電極PEと共通電極CEとの間に基板と略平行な横電界あるいは斜め電界が形成される。液晶分子LMは、電界の影響を受け、その長軸が図中の実線で示したようにX-Y平面と略平行な平面内で回転する。図2に示した例では、主画素電極PAと主共通電極CALとの間の領域内および主画素電極PAと主共通電極CACとの間の領域内の液晶分子LMは、第2方向Yに対して時計回りに回転し、図中の左下を向くように配向する。主画素電極PAと主共通電極CARとの間の領域内および主画素電極PAと主共通電極CACとの間の領域内の液晶分子LMは、第2方向Yに対して反時計回りに回転し、図中の右下を向くように配向する。このように、各画素PXにおいて、画素電極PEと共通電極CEとの間に電界が形成された状態では、液晶分子LMの配向方向は、画素電極PEと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素PXには、複数のドメインが形成される。このようなON時には、バックライト4から液晶表示パネルLPNに入射したバックライト光は、その一部が第1偏光板PL1を透過し、液晶表示パネルLPNに入射する。液晶層LQに入射したバックライト光は、その偏光状態が変化する。このようなON時においては、液晶層LQを通過した少なくとも一部の光は、第2偏光板PL2を透過する白表示。なお、ソース配線S1の直上に位置する主共通電極CAL及びソース配線S2の直上に位置する主共通電極CARは、それぞれブラックマトリクスBMと対向しているが、これらの主共通電極CAL及び主共通電極CARは、ともにブラックマトリクスBMの第1方向Xに沿った幅と同等以下の幅を有しており、ブラックマトリクスBMと重なる位置よりも画素電極PEの側に延在していない。このため、一画素あたり、表示に寄与する領域は、ブラックマトリクスBMの間もしくはソース配線S1とソース配線S2との間の領域のうち、画素電極PEと主共通電極CALとの間の領域、画素電極PEと主共通電極CACとの間の領域、及び、画素電極PEと主共通電極CARとの間の領域に相当する。上記液晶表示装置において、ゲート配線Gには比較的大きなDC電圧が印加されるため、例えばゲート配線Gとの距離が近い主画素電極PAの近傍では、液晶分子LMが初期配向方向から回転してしまい所望の方向に配向制御することが困難になる。また、ゲート配線Gとソース配線Sとが交差する位置では、対向電極CEとゲート配線Gとソース配線Sとに印加される電圧により生じる電界が相互に作用し、液晶分子LMが初期配向方向から回転することがある。その結果、ゲート配線Gとソース配線Sとが交差する位置の近傍で、光漏れや焼き付き等が発生して表示品位の劣化を招くこことなる。そこで、本実施形態の液晶表示装置では、ゲート配線Gに凹部GXを設けて、ソース配線Sとゲート配線Gとが交差する位置において、ゲート配線Gと主画素電極PAとの距離を大きくしている。このようにゲート配線Gと主画素電極PAとの距離を大きくすることにより、ゲート配線Gに印加される電圧の液晶分子LMの配向への影響を緩和し、表示品位の劣化を抑制することができる。また、対向基板CTには、ゲート配線Gの凹部GXと対向する位置を含み、開口部APを囲むようにブラックマトリクスBMが配置されている。すなわち、ゲート配線Gとソース配線Sとが交差する部分は、第2方向YにおいてブラックマトリクスBMの端部よりも内側に配置され、ブラックマトリクスBMと対向する。したがって、ゲート配線Gとソース配線Sとが交差する位置の近傍において、対向電極CEとゲート配線Gとソース配線Sとに印加される電圧により生じる電界の相互作用により、液晶分子LMが初期配向方向から回転した部分があった場合でも、ブラックマトリクスBMに覆われるため視認されることがなくなり、表示品位の劣化を抑制することができる。また、凹部GXを設けることにより、ゲート配線Gとソース配線Sとが交差する領域が小さくなり、ゲート配線Gとソース配線Sとが互いに印加される電圧の影響を受けて各配線に印加される信号の波形が鈍ることを改善することができるとともに、ゲート配線Gとソース配線Sとのショート不良の発生を抑制することができる。同様に、例えば補助容量線Cとの距離が近い主画素電極PAの近傍では、液晶分子LMが初期配向方向から回転してしまい所望の方向に配向制御することが困難になる。また、補助容量線Cとソース配線Sとが交差する位置では、対向電極CEと補助容量線Cとソース配線Sとに印加される電圧により生じる電界が相互に作用し、液晶分子LMが初期配向方向から回転することがある。その結果、補助容量線Cとソース配線Sとが交差する位置の近傍で、光漏れや焼き付き等が発生して表示品位の劣化を招くこことなる。そこで、本実施形態の液晶表示装置では、補助容量線Cに凹部CXを設けて、ソース配線Sと補助容量線Cとが交差する位置において、補助容量線Cと主画素電極PAとの距離を大きくしている。このように補助容量線Cと主画素電極PAとの距離を大きくすることにより、補助容量線Cに印加される電圧の液晶分子LMの配向への影響を緩和し、表示品位の劣化を抑制することができる。また、対向基板CTには、補助容量線Cの凹部CXと対向する位置を含み、開口部APを囲むようにブラックマトリクスBMが配置されている。すなわち、補助容量線Cとソース配線Sとが交差する部分は、第2方向YにおいてブラックマトリクスBMの端部よりも内側に配置され、ブラックマトリクスBMと対向する。したがって、補助容量線Cとソース配線Sとが交差する位置の近傍において、対向電極CEと補助容量線Cとソース配線Sとに印加される電圧により生じる電界の相互作用により、液晶分子LMが初期配向方向から回転した部分があった場合でも、ブラックマトリクスBMに覆われるため視認されることがなくなり、表示品位の劣化を抑制することができる。また、凹部CXを設けることにより、補助容量線Cとソース配線Sとが交差する領域が小さくなり、補助容量線Cとソース配線Sとが互いに印加される電圧の影響を受けて各配線に印加される信号の波形が鈍ることを改善することができるとともに、補助容量線Cとソース配線Sとのショート不良の発生を抑制することができる。なお、本実施形態の液晶表示装置では、X-Y平面において、画素電極PEの接続部P1が第2方向Yに並ぶ画素PXの画素電極PE間に副共通電極CBBが配置されている。また、1画素のX-Y平面で見た場合に、対向基板に配置された共通電極CEの内側にアレイ基板AR上に画素電極PEが配置されている。言い換えれば、1画素において画素電極PEは共通電極CEによって囲まれている。このように配置することによって、図5に示すように1画素内で電気力線の始点と終点をもち、自画素の電気力線が隣接画素に漏れることが無い。このため、例えば、第2方向Yに隣接した画素PX間において液晶層LQに印加される電界が互いに影響を受けることが抑制され、隣接画素からの電界の影響によって自画素の液晶分子が動くことが無く表示品位の劣化を抑制することができる。すなわち、このような本実施形態によれば、表示品位の劣化を抑制することが可能となる。また、本実施形態によれば、画素電極PEと共通電極CEとの間の電極間隙において高い透過率が得られるため、一画素あたりの透過率を十分に高くするためには、画素電極PEと主共通電極CAL及び主共通電極CARとの間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、電極間距離を変更するつまり、画素PXの略中央に配置された画素電極PEに対して主共通電極CAの配置位置を変更することで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。したがって、高透過率且つ高解像度の要求を容易に実現することが可能となる。また、本実施形態によれば、ブラックマトリクスBMと重なる領域での透過率分布に着目すると、透過率が十分に低下している。これは、共通電極CEの位置よりも当該画素の外側に電界の漏れが発生せず、また、ブラックマトリクスBMを挟んで隣接する画素間で不所望な横電界が生じないため、ブラックマトリクスBMと重なる領域の液晶分子がOFF時あるいは黒表示時と同様に初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。また、アレイ基板ARと対向基板CTとの合わせずれが生じた際に、画素電極PEを挟んだ両側の共通電極CEとの水平電極間距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素PXに共通に生じるため、画素PX間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ARと対向基板CTとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。また、本実施形態によれば、主共通電極CAR、CALは、それぞれソース配線Sと対向している。特に、主共通電極CAL及び主共通電極CARがそれぞれソース配線S1及びソース配線S2の直上に配置されている場合には、主共通電極CAL及び主共通電極CARがソース配線S1及びソース配線S2よりも画素電極PE側に配置された場合と比較して、開口部APを拡大することができ、画素PXの透過率を向上することが可能となる。また、主共通電極CAL及び主共通電極CARをそれぞれソース配線S1及びソース配線S2の直上に配置することによって、画素電極PEと主共通電極CAL及び主共通電極CARとの間の電極間距離を拡大することが可能となり、より水平に近い横電界を形成することが可能となる。このため、従来の構成であるIPSモード等の利点である広視野角化も維持することが可能となる。また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。なお、上記の例では、液晶分子LMの初期配向方向が第2方向Yと平行である場合について説明したが、液晶分子LMの初期配向方向は、図2に示したように、第2方向Yを斜めに交差する斜め方向Dであっても良い。ここで、第2方向Yに対する初期配向方向Dのなす角度θ1は、0°より大きく45°より小さい角度である。なお、このなす角度θ1については、5°~30°程度、より望ましくは20°以下とすることが液晶分子LMの配向制御の観点で極めて有効である。つまり、液晶分子LMの初期配向方向は、第2方向Yに対して0°乃至20°の範囲内の方向と略平行であることが望ましい。また、上記の例では、液晶層LQが正ポジ型の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層LQは、誘電率異方性が負ネガ型の液晶材料によって構成されていても良い。但し、詳しい説明は省略するが、誘電率異方性が正負逆となる関係上、ネガ型液晶材料の場合、上記したなす角度θ1が45°~90°、望ましくは70°以上とすることが好ましい。なお、ON時においても、画素電極PE上あるいは共通電極CE上では、横電界がほとんど形成されないあるいは、液晶分子LMを駆動するのに十分な電界が形成されないため、液晶分子LMは、OFF時と同様に初期配向方向からほとんど動かない。このため、画素電極PE及び共通電極CEがITOなどの光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ON時において表示にほとんど寄与しない。したがって、画素電極PE及び共通電極CEは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウムや銀、銅などの導電材料を用いて形成しても良い。本実施形態において、画素PXの構造は、図2に示した例に限定されるものではない。図6は、図1に示した液晶表示パネルLPNを対向基板側から見たときの一画素PXの他の構造例を概略的に示す平面図である。なお、以下の説明において上述の実施形態と同様の構成については同一の符号を付して説明を省略する。図6に示す例では、ゲート配線Gの凹部GXおよび補助容量線Cの凹部CXの構成が上述の液晶表示装置と異なっている。図6に示す例では、凹部GXおよび凹部CXは略台形状である。すなわち、凹部GXの第1方向Xにおける幅は、凹部GXが開口したゲート配線Gの端部に近い部分ほど大きくなっている。同様に、凹部CXの第1方向Xにおける幅は、凹部CXが開口した補助容量線Cの端部に近い部分ほど大きくなっている。すなわち、凹部GXおよび凹部CXの主画素電極PXに近い部分ほど第1方向Xにおける幅が大きくなっている。上記以外の構成は上述の実施形態の液晶表示装置と同様である。このように凹部GX及び凹部CXを略台形状にした場合も同様に、ソース配線Sとゲート配線Gとが交差する位置、および、ソース配線Sと補助容量線Cとが交差する位置において、ゲート配線Gおよび補助容量線Cと主画素電極PAとの距離を大きくなり、このことにより、ゲート配線Gおよび補助容量線Cに印加される電圧の液晶分子LMの配向への影響を緩和し、表示品位の劣化を抑制することができる。図6に示した例では、主画素電極PAに近い部分ほど凹部GXおよび凹部CXの第1方向Xにおける幅が大きいため、ゲート配線Gおよび補助容量線Cに印加される電圧の液晶分子LMの配向への影響をより緩和することができ、表示品位の劣化を抑制することができる。また、ゲート配線Gとソース配線Sとが交差する位置、および、補助容量線Cとソース配線Sとが交差する部分は、ブラックマトリクスBMと対向するため、液晶分子LMが初期配向方向から回転した部分があった場合でも、ブラックマトリクスBMに覆われるため視認されることがなくなり、表示品位の劣化を抑制することができる。また、凹部GXおよび凹部CXを設けることにより、ゲート配線Gとソース配線Sとが交差する領域、および、補助容量線Cとソース配線Sとが交差する領域が小さくなるため各配線に印加される信号の波形が鈍ることを改善することができるとともに、ショート不良の発生を抑制することができる。図7は、図1に示した液晶表示パネルを対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。なお、以下の説明において上述の実施形態と同様の構成については同一の符号を付して説明を省略する。この例では、画素電極PEは、互いに電気的に接続された主画素電極PA、接続部P1及びコンタクト部PCを備えている。コンタクト部PCは、第1方向Xおよび第2方向Yにおいて画素PXの略中央部に配置されている。主画素電極PAは、コンタクト部の第1方向Xおよび第2方向Yにおける端部の4箇所から、第2方向Yに沿って上端部側および下端部側に延びて配置されている。接続部P1は画素PXの下端部近傍と上端部近傍とに配置され、コンタクト部PCから上端部側に延びた2つの主画素電極PA同士および下端部側に延びた2つの主画素電極PA同士を電気的に接続している。従って、この例では、コンタクト部PCの上下に第2方向Yに並んだ2つの開口部POが設けられる。2つの開口POは、ソース配線S1とソース配線S2との略中間の位置、つまり、第1方向Xにおいて画素PXの中央に配置されている。スイッチング素子SWのドレイン電極EDは、半導体層SCと重なる位置から第2方向Yに沿ってコンタクト部PCが配置された領域まで延びている。ドレイン電極EDは主共通電極CACと対向する位置に配置されている。ドレイン電極EDはコンタクト部PCと重なる領域においてコンタクトホールCH1、CH2を介してコンタクト部PCと電気的に接続されている。この例は、第2方向Yにおける画素PXの略中央部において、第1方向Xに沿って延びている。補助容量線C1は、コンタクト部PCと重なる領域に配置された容量部CsTと、ソース配線S1、S2と交差する位置に設けられた凹部CXと、を備えている。凹部CXは第2方向Yにおける両端に設けられ、補助容量線C1はソース配線S1、S2と交差する部分の第2方向Yにおける幅が細くなっている。また、この例では、補助容量線C1が画素PXの第2方向Yにおける中央部に配置されているため、図2に示す場合よりもゲート配線G2と上側の画素電極PEとの距離が近くなる。そのため、ゲート配線G2の凹部GXは、ソース配線S1、S2と交差する位置において、第2方向Yにおける両端に設けられている。ゲート配線G2は、上側の画素電極PEからの距離および下側の画素電極PEからの距離が離れるように、ソース配線S1、S2と交差する部分の第2方向Yにおける幅が細くなっている。この場合、ブラックマトリクス図示せずは、補助容量線C1の凹部CXおよびゲート配線G2の凹部GXと対向するように配置されている。上記以外の構成は図2に示す液晶表示装置と同様である。このように凹部GX及び凹部CXを各配線の第2方向Yにおける両端に設けた場合も同様に、ソース配線Sとゲート配線Gとが交差する位置、において、ゲート配線Gと主画素電極PAとの距離が大きくなる。すなわち、ソース配線Sと交差する位置において、ゲート配線Gの上側の端部に凹部GXを設けることによりゲート配線Gと上側の主画素電極PAとの距離が大きくなり、ゲート配線Gの下側の端部に凹部GXを設けることによりゲート配線Gと下側の主画素電極PAとの距離が大きくなる。このことにより、ゲート配線Gに印加される電圧の液晶分子LMの配向への影響を緩和し、表示品位の劣化を抑制することができる。また、ゲート配線Gとソース配線Sとが交差する位置は、ブラックマトリクスと対向するため、液晶分子LMが初期配向方向から回転した部分があった場合でも、ブラックマトリクスに覆われて視認されることがなくなり、表示品位の劣化を抑制することができる。また、凹部GXおよび凹部CXを設けることにより、ゲート配線Gとソース配線Sとが交差する領域、および、補助容量線Cとソース配線Sとが交差する領域が小さくなるため各配線に印加される信号の波形が鈍ることを改善することができるとともに、ショート不良の発生を抑制することができる。なお、図7に示す例では、ゲート配線Gの第2方向Yにおける両端に凹部GXを設けていたが、凹部GXは少なくとも一方の端部に設けられればよい。その場合であっても、ゲート配線Gの一方の端部側において主画素電極PAとの距離が大きくなればゲート配線Gに印加される電圧の液晶分子LMの配向への影響を緩和し、表示品位の劣化を抑制することができる。また、この場合でも各配線に印加される信号の波形が鈍ることを改善することができるとともに、ショート不良の発生を抑制することができる。同様に、図7に示す例では、補助容量線Cの第2方向Yにおける両端に凹部CXを設けていたが、凹部CXは少なくとも一方の端部に設けられればよい。その場合であっても、各配線に印加される信号の波形が鈍ることを改善することができるとともに、ショート不良の発生を抑制することができ、表示品位の劣化を抑制することができる。以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。