フィルタ及び増幅器を含み、アナログ信号を増幅及び帯域通過させ、帯域信号以外の白色雑音と干渉信号を減殺させ、相対的に広い入力信号の大きさの範囲を次端の入力信号範囲に転換する雑音減殺及び信号大きさマッピング可変増幅部と、既に設定された周波数のサンプリングクロックを利用して要する信号のキャリア周波数に対するサブサンプリングが行なわれて、要する信号の帯域に対してオーバーサンプリングが行なわれることによって、前記雑音減殺及び信号大きさマッピング可変増幅部を通過したアナログ信号がDC周波数帯域又は中間周波数帯域のデジタル信号に変換され、前記サンプリングクロックの周波数より高い信号周波数をサンプリングするための高速入力部を具備し、要する信号とこれに隣接した要らない信号を全て処理することができる入力信号の大きさの範囲を有し、前記デジタル信号がI/Qパス別に生成されるようにするアナログ-デジタル変換部を含むRF/アナログブロックと、前記アナログ-デジタル変換部の出力信号から要するチャンネルの信号だけを選別する機能を行なうデジタル低域通過フィルタと、デジタルフィルタリングされた信号を基準になる任意の信号大きさに生成するためのデジタル可変利得増幅器と、信号の大きさを検出して該信号の大きさによって前記デジタル可変利得増幅器の利得を自動的に可変するためのオートゲインコントロール部と、前記アナログ-デジタル変換部の前記サンプリングクロックを生成するためのクロック周波数生成器と、前記デジタル可変利得増幅器を通過した信号を処理するためのデジタルプロセッサとを含むデジタル信号復元ブロックとを備えることを特徴とする受信器。要するチャンネル信号を選別するために、前記クロック周波数生成器は、出力周波数に対するプログラマビリティを有し、前記アナログ-デジタル変換器に供給されるサンプリング周波数が可変されることによって、前記アナログ-デジタル変換器の出力信号帯域中心周波数が一定になることを特徴とする請求項1に記載の受信器。要するチャンネル信号を選別するために、前記デジタル低域通過フィルタは、帯域幅を可変することができる構造を有することを特徴とする請求項1に記載の受信器。前記デジタル低域通過フィルタは、一般のI/Qパスのフィルタ又はI/Qコンプレックスフィルタの形態を有することを特徴とする請求項1に記載の受信器。前記デジタル低域通過フィルタと、デジタル可変利得増幅器及びオートゲインコントロール部のブロック配置は、任意配置の構造からなることを特徴とする請求項1に記載の受信器。フィルタ及び増幅器を含み、アナログ信号を増幅及び帯域通過させ、帯域信号以外の白色雑音と干渉信号を減殺させて、相対的に広い入力信号の大きさの範囲を次端の入力信号範囲に転換する雑音減殺及び信号大きさマッピング可変増幅部と、既に設定された周波数のサンプリングクロックを利用して要する信号のキャリア周波数に対するサブサンプリングが行なわれて、要する信号の帯域に対してオーバーサンプリングが行なわれることによって、前記雑音減殺及び信号大きさマッピング可変増幅部を通過したアナログ信号がDC周波数帯域又は中間周波数帯域のデジタル信号に変換され、前記サンプリングクロックの周波数より高い信号周波数をサンプリングするための高速入力部を具備し、要する信号とこれに隣接した要らない信号を全て処理することができる入力信号の大きさの範囲を有し、前記デジタル信号がI/Qパス別に生成されるようにするアナログ-デジタル変換部とを含むRF/アナログブロックと、前記アナログ-デジタル変換部の出力信号を受けてDC帯域に中心周波数を下向き変換するためのデジタルダウンミキサーと、前記デジタルダウンミキサーの出力デジタル信号から要するチャンネルの信号だけを選別する機能を行なうデジタル低域通過フィルタと、前記デジタルフィルタリングされた信号を基準になる任意の信号大きさに生成するためのデジタル可変利得増幅器と、信号の大きさを検出して該信号の大きさによって前記可変利得増幅器の利得を自動的に可変するためのオートゲインコントロール部と、前記アナログ-デジタル変換部の前記サンプリングクロックを生成するためのクロック周波数生成器と、前記デジタル可変利得増幅器を通過した信号を処理するためのデジタルプロセッサとを含むデジタル信号復元ブロックとを備えることを特徴とする受信器。要するチャンネル信号を選別するために、前記クロック周波数生成器は、出力周波数に対するプログラマビリティを有し、前記デジタルダウンミキサーに供給されるミキシング信号の周波数が可変されることによって、デジタルダウンミキサーの出力信号帯域中心周波数が一定になるようにし、前記アナログ-デジタル変換部に供給されるサンプリングクロックの周波数も可変することを特徴とする請求項6に記載の受信器。要するチャンネル信号を選別するために、前記デジタル低域通過フィルタは、帯域幅を可変することができる構造を有することを特徴とする請求項6に記載の受信器。前記デジタル低域通過フィルタは、一般のI/Qパスフィルタ又はI/Qコンプレックスフィルタの形態を有することを特徴とする請求項6に記載の受信器。前記デジタルダウンミキサーは、一般のI/Qパスのミキサー又はI/Qコンプレックスミキサーの形態を有することを特徴とする請求項6に記載の受信器。前記デジタルダウンミキサー、デジタル低域通過フィルタ、デジタル可変利得増幅器及びオートゲインコントロール部のブロック配置は、任意配置の構造からなることを特徴とする請求項6に記載の受信器。前記RF/アナログブロック内の前記アナログ-デジタル変換部は、I/QADCからそれぞれ構成され、各ADCが直交関係のI/Qクロックを直接受信することを特徴とする請求項1又は6に記載の受信器。フィルタ及び増幅器を含み、アナログ信号を増幅及び帯域通過させ、帯域信号以外の白色雑音と干渉信号を減殺させて、相対的に広い入力信号の大きさの範囲を次端の入力信号範囲に転換する雑音減殺及び信号大きさマッピング可変増幅部と、既に設定された周波数のサンプリングクロックを利用して要する信号のキャリア周波数に対するサブサンプリングが行なわれて、要する信号の帯域に対してオーバーサンプリングが行なわれることによって、前記雑音減殺及び信号大きさマッピング可変増幅部を通過したアナログ信号がDC周波数帯域又は中間周波数帯域のデジタル信号に変換され、前記サンプリングクロックの周波数より高い信号周波数をサンプリングするための高速入力部を具備し、要する信号とこれに隣接した要らない信号を全て処理することができる入力信号の大きさの範囲を有し、前記デジタル信号がシングルパスに生成されるようにするアナログ-デジタル変換部とを含むRF/アナログブロックと、アナログ-デジタル変換部の出力信号を受けてDC帯域に中心周波数を下向き変換するためのクワドラチャデジタルダウンミキサーと、前記クワドラチャデジタルダウンミキサーの出力デジタル信号から要するチャンネルの信号だけを選別する機能を行なうデジタル低域通過フィルタと、デジタルフィルタリングされた信号を基準になる任意の信号大きさに生成するためのデジタル可変利得増幅器と、信号の大きさを検出して該信号の大きさによって前記可変利得増幅器の利得を自動的に可変するためのオートゲインコントロール部と、前記アナログ-デジタル変換部の前記サンプリングクロックを生成するためのクロック周波数生成器と、前記デジタル可変利得増幅器を通過した信号を処理するためのデジタルプロセッサとを含むデジタル信号復元ブロックとを備えることを特徴とする受信器。要するチャンネル信号を選別するために、前記クロック周波数生成器は、出力周波数に対するプログラマビリティを有し、前記クワドラチャデジタルダウンミキサーに供給されるミキシング信号の周波数が可変されることによって、クワドラチャデジタルダウンミキサーの出力信号帯域中心周波数が一定になるようにし、前記アナログ-デジタル変換部に供給されるサンプリングクロックの周波数も可変することを特徴とする請求項13に記載の受信器。要するチャンネル信号を選別するために、前記デジタル低域通過フィルタは、帯域幅を可変することができる構造を有することを特徴とする請求項13に記載の受信器。デジタル低域通過フィルタは、一般のI/Qパスフィルタ又はI/Qコンプレックスフィルタの形態を有することを特徴とする請求項13に記載の受信器。要するデジタルミキサーは、一般のI/Qパスのミキサー又はI/Qコンプレックスミキサーの形態を有することを特徴とする請求項13に記載の受信器。前記デジタルダウンミキサー、デジタル低域通過フィルタ、デジタル可変利得増幅器及びオートゲインコントロール部のブロック配置は、任意配置の構造からなることを特徴とする請求項13に記載の受信器。前記増幅器とアナログ-デジタル変換部との間のフィルタは、ADCに伝送される信号電力の電圧大きさを変換させるためのインピーダンスの変換機能と周波数選択的180°位相変換器と共通モード抑圧回路を利用して周波数選択的雑音除去機能を行なうことを特徴とする請求項1、5及び10に記載の受信器。本発明は、上述した問題点に鑑みてなされたものであって、その目的は、デジタル設計に適合な無線通信受信器を提供することである。また、本発明の他の目的は、アナログ設計ブロックを簡単にしてデジタル設計ブロックを最適化できる無線通信デジタル方式の受信器を提供することである。また、本発明のその他の目的は、雑音除去性能が高いサブサンプリング方式を有するデジタル方式の受信器を提供することである。また、本発明のその他の目的は、要する信号に隣接した雑音信号等をデジタル的に除去することができるデジタル方式の受信器を提供することである。また、本発明のその他の目的は、アナログ領域の設計から脱皮してデジタル領域の設計のもとでよりコンパクトに製作することができるデジタル方式の受信器を提供することである。上記の目的を達成するためになされた本発明の一実施形態による受信器は、フィルタ及び増幅器を含み、アナログ信号を増幅及び帯域通過させ、帯域信号以外の白色雑音と干渉信号を減殺させて、相対的に広い入力信号の大きさの範囲を次端の入力信号範囲に転換する雑音減殺及び信号大きさマッピング可変増幅部と、既に設定された周波数のサンプリングクロックを利用して要する信号のキャリア周波数に対するサブサンプリングが行なわれ、要する信号の帯域に対してオーバーサンプリングが行なわれることによって、前記雑音減殺及び信号大きさマッピング可変増幅部を通過したアナログ信号がDC周波数帯域又は中間周波数帯域のデジタル信号に変換され、前記サンプリングクロックの周波数より高い信号周波数をサンプリングするための高速入力部を具備し、要する信号とこれに隣接した要らない信号を全て処理することができる入力信号の大きさの範囲を有し、前記デジタル信号がI/Qパス別に生成されるようにするアナログ-デジタル変換部を含むRF/アナログブロックと、前記アナログ-デジタル変換部の出力信号から要するチャンネルの信号だけを選別する機能を行なうデジタル低域通過フィルタと、デジタルフィルタリングされた信号を基準になる任意の信号大きさに生成するためのデジタル可変利得増幅器と、信号の大きさを検出して該信号の大きさによって前記デジタル可変利得増幅器の利得を自動的に可変するためのオートゲインコントロール部と、前記アナログ-デジタル変換部の前記サンプリングクロックを生成するためのクロック周波数生成器と、前記デジタル可変利得増幅器を通過した信号を処理するためのデジタルプロセッサを含むデジタル信号復元ブロックを備える。本発明の実施形態において、要するチャンネル信号を選別するために、前記クロック周波数生成器は、出力周波数に対するプログラマビリティを有し、前記アナログ-デジタル変換器に供給されるサンプリング周波数が可変されることによって、前記アナログ-デジタル変換器の出力信号帯域中心周波数が一定になるようにする。本発明の実施形態において、要するチャンネル信号を選別するために、前記デジタル低域通過フィルタは、帯域幅を可変することができる構造を有する。本発明の実施形態において、前記デジタル低域通過フィルタは、一般のI/Qパスのフィルタ又はI/Qコンプレックスフィルタの形態を有する。本発明の実施形態において、前記デジタル低域通過フィルタと、デジタル可変利得増幅器及びオートゲインコントロール部のブロック配置は、任意の配置構造からなる。前記技術的課題を解決するために、本発明の異なる実施形態による受信器は、フィルタ及び増幅器を含み、アナログ信号を増幅及び帯域通過させ、帯域信号以外の白色雑音と干渉信号を減殺させ相対的に広い入力信号の大きさの範囲を次端の入力信号範囲に転換する雑音減殺及び信号大きさマッピング可変増幅部と、既に設定された周波数のサンプリングクロックを利用して要する信号のキャリア周波数に対するサブサンプリングが行なわれて、要する信号の帯域に対してオーバーサンプリングが行なわれることによって、前記雑音減殺及び信号大きさマッピング可変増幅部を通過したアナログ信号がDC周波数帯域又は中間周波数帯域のデジタル信号に変換され、前記サンプリングクロックの周波数より高い信号周波数をサンプリングするための高速入力部を具備し、要する信号とこれに隣接した要らない信号を全て処理することができる入力信号の大きさの範囲を有し、前記デジタル信号がI/Qパス別に生成されるようにするアナログ-デジタル変換部を含むRF/アナログブロックと、前記アナログ-デジタル変換部の出力信号を受けてDC帯域に中心周波数を下向き変換するためのデジタルダウンミキサーと、前記デジタルダウンミキサーの出力デジタル信号から要するチャンネルの信号だけを選別する機能を行なうデジタル低域通過フィルタと、前記デジタルフィルタリングされた信号を基準になる任意の信号大きさに生成するためのデジタル可変利得増幅器と、信号の大きさを検出して該信号の大きさによって前記可変利得増幅器の利得を自動的に可変するためのオートゲインコントロール部と、前記アナログ-デジタル変換部の前記サンプリングクロックを生成するためのクロック周波数生成器と、前記デジタル可変利得増幅器を通過した信号を処理するためのデジタルプロセッサを含むデジタル信号復元ブロックを有する。本発明の実施形態において、要するチャンネル信号を選別するために、前記クロック周波数生成器は、出力周波数に対するプログラマビリティを有し、前記デジタルダウンミキサーに供給されるミキシング信号の周波数が可変されることによって、デジタルダウンミキサーの出力信号帯域中心周波数が一定になるようにし、前記アナログ-デジタル変換部に供給されるサンプリングクロックの周波数も可変する。本発明の実施形態において、要するチャンネル信号を選別するために、前記デジタル低域通過フィルタは、帯域幅を可変することができる構造を有する。本発明の実施形態において、前記デジタル低域通過フィルタは、一般のI/Qパスフィルタ又はI/Qコンプレックスフィルタの形態を有する。本発明の実施形態において、前記デジタルダウンミキサーは、一般のI/Qパスのミキサー又はI/Qコンプレックスミキサーの形態を有する。本発明の実施形態において、前記デジタルダウンミキサー、デジタル低域通過フィルタ、デジタル可変利得増幅器及びオートゲインコントロール部のブロック配置は任意の配置構造からなる。本発明の実施形態において、前記RF/アナログブロック内の前記アナログ-デジタル変換部は、I/QADCからそれぞれ構成され、各ADCが直交関係のI/Qクロックを直接受信する。前記技術的課題を解決するために、本発明のまた異なる実施形態による受信器は、フィルタ及び増幅器を含み、アナログ信号を増幅及び帯域通過させ、帯域信号以外の白色雑音と干渉信号を減殺させて、相対的に広い入力信号の大きさの範囲を次端の入力信号範囲に転換する雑音減殺及び信号大きさマッピング可変増幅部と、既に設定された周波数のサンプリングクロックを利用して要する信号のキャリア周波数に対するサブサンプリングが行なわれて、要する信号の帯域に対してオーバーサンプリングが行なわれることによって、前記雑音減殺及び信号大きさマッピング可変増幅部を通過したアナログ信号がDC周波数帯域又は中間周波数帯域のデジタル信号に変換され、前記サンプリングクロックの周波数より高い信号周波数をサンプリングするための高速入力部を具備し、要する信号とこれに隣接した要らない信号を全て処理することができる入力信号の大きさの範囲を有し、前記デジタル信号がシングルパスに生成されるようにするアナログ-デジタル変換部を含むRF/アナログブロックと、アナログ-デジタル変換部の出力信号を受けてDC帯域に中心周波数を下向き変換するためのクワドラチャデジタルダウンミキサーと、前記クワドラチャデジタルダウンミキサーの出力デジタル信号から要するチャンネルの信号だけを選別する機能を行なうデジタル低域通過フィルタと、デジタルフィルタリングされた信号を基準になる任意の信号大きさに生成するためのデジタル可変利得増幅器と、信号の大きさを検出して該信号の大きさによって前記可変利得増幅器の利得を自動的に可変するためのオートゲインコントロール部と、前記アナログ-デジタル変換部の前記サンプリングクロックを生成するためのクロック周波数生成器と、前記デジタル可変利得増幅器を通過した信号を処理するためのデジタルプロセッサを含むデジタル信号復元ブロックを有する。本発明の実施形態において、要するチャンネル信号を選別するために、前記クロック周波数生成器は、出力周波数に対するプログラマビリティを有し、前記クワドラチャデジタルダウンミキサーに供給されるミキシング信号の周波数が可変されることによって、クワドラチャデジタルダウンミキサーの出力信号帯域中心周波数が一定になるようにし、前記アナログ-デジタル変換部に供給されるサンプリングクロックの周波数も可変する。本発明の実施形態において、要するチャンネル信号を選別するために、前記デジタル低域通過フィルタは帯域幅を可変することができる構造を有する。本発明の実施形態において、デジタル低域通過フィルタは、一般のI/Qパスフィルタ又はI/Qコンプレックスフィルタの形態を有する。本発明の実施形態において、要するデジタルミキサーは、一般のI/Qパスのミキサー又はI/Qコンプレックスミキサーの形態を有する。本発明の実施形態において、前記デジタルダウンミキサー、デジタル低域通過フィルタ、デジタル可変利得増幅器及びオートゲインコントロール部のブロック配置は任意の配置構造からなる。本発明の実施形態において、前記増幅器とアナログ-デジタル変換部との間のフィルタは、ADCに伝送される信号電力の電圧大きさを変換させるためのインピーダンスの変換機能と周波数選択的180°位相変換器と共通モード抑圧回路を利用して周波数選択的雑音除去機能等を実行する。本発明の実施形態の構成による受信器は、デジタルインテンシブDigitalintensive構造に適用される。また、多重帯域、多重応用に好適である。本発明の目的、特徴及び長所は添付図面と下記の好ましい実施形態によって容易に理解できる。しかし、本発明はここで説明されている実施形態によって限定されず、異なる形態で具体化することができる。むしろ、ここで紹介されている実施形態は、理解の便宜と開示される内容がより徹底かつ完全になるように、そして、当業者に本発明の思想を十分に伝えるためのものである。本明細書において、ある素子又はラインが斯かる素子ブロックに連結されるものと言及される場合、直接連結するものだけではなく他の素子を介して該素子ブロックに間接連結する意味も含む。また、各図面で提示している同一又は類似な参照符号は同一又は類似な構成要素を示す。一部の図面において、素子及びラインの連結関係は技術内容の効果的な説明のために示しているだけであり、他の素子や機能ブロックがさらに具備される。ここで説明されている各実施形態は、それの相補的な実施形態も含み、無線通信受信器の一般的な機能や受信手続きは本発明の要旨が曖昧にならないように省略されている。図2は本発明の一実施形態によるクワドラチャDC変換タイプ受信器のブロック図である。図2のデジタル方式の受信器も直接変換DirectConversionのための構造である。図面を参照すると、デジタル受信器は、RF/アナログブロック100と、デジタル信号復元ブロック200とを含む。前記RF/アナログブロック100は、図5に示すように、フィルタ及び増幅器を含み、アナログ信号を増幅及び帯域通過させ、帯域信号以外の白色雑音と干渉信号を減殺させて、相対的に広い入力信号の大きさの範囲を次端の入力信号範囲に転換する雑音減殺及び信号大きさマッピング可変増幅部図5の参照符号3と、既に設定された周波数のサンプリングクロックを利用して要する信号のキャリア周波数に対するサブサンプリングが行なわれて、要する信号の帯域に対してオーバーサンプリングが行なわれることによって、前記雑音減殺及び信号大きさマッピング可変増幅部を通過したアナログ信号がDC周波数帯域又は中間周波数帯域のデジタル信号に変換され、前記サンプリングクロックの周波数より高い信号周波数をサンプリングするための高速入力部を具備し、要する信号とこれに隣接した要らない信号を全て処理することができる入力信号の大きさの範囲を有し、前記デジタル信号がI/Qパス別に生成されるようにするアナログ-デジタル変換部図5の参照符号50を含む。前記デジタル信号復元ブロック200は、前記アナログ-デジタル変換部50の出力信号から要するチャンネルの信号だけを選別する機能を行なうデジタル低域通過フィルタ210と、デジタルフィルタリングされた信号を基準になる任意の信号大きさに生成するためのデジタル可変利得増幅器16と、信号の大きさを検出して該信号の大きさによって前記デジタル可変利得増幅器の利得を自動的に可変するためのオートゲインコントロール部6と、前記アナログ-デジタル変換部の前記サンプリングクロックを生成するためのクロック周波数生成器12と、前記デジタル可変利得増幅器を通過した信号を処理するためのデジタルプロセッサDigitalSignalProcessor230を含む。ここで、前記オートゲインコントロール部Autogaincontrol6が信号の大きさ、即ち、信号パワーを検出する方式はフィードフォワードfeedforward又はフィードバックfeedback方式等があり、AGC具現方式によって選択される。前記クロック周波数生成器LOGen12は外部基準周波数信号fREFを受信してADCのサンプリングクロックを生成する。前記クロック周波数生成器12は出力周波数に対するプログラマビリティを有し、前記アナログ-デジタル変換器に供給されるサンプリング周波数が可変されることによって、前記アナログ-デジタル変換器の出力帯域中心周波数が一定になるようにする。また、要するチャンネル信号を選別するために、前記デジタル低域通過フィルタ210は帯域幅を可変することができる構造を有し、イメージ信号の除去等のために、一般のI/Qパスpathのフィルタ又はI/QコンプレックスComplexフィルタの形態を有する。図2において、デジタル信号復元ブロック200内のデジタル低域通過フィルタ210と、デジタル可変利得増幅器16及びオートゲインコントロール部6のブロック配置はハードウエアの効率的な構成のために任意の配置構造からなる。直接変換DirectConversionのための構造を有する図2の受信器は、ADC次端のチャンネルフィルタを簡単に設計することができるように、ADCのサンプリングクロックを可変することができる。従って、ADC後に下向き変換された信号中心周波数は一定になる。図2のような受信器の構成で、チャンネルフィルタ14としてのデジタル低域通過フィルタ210は但し要する帯域幅Bandwidthに対するプログラマビリティProgrammablityだけを有すると様々なチャンネル帯域幅の信号を支援することができる。図3は本発明の他の実施形態によるクワドラチャ中間周波数変換タイプ受信器のブロック図である。中間周波数変換IFConversionのための構造を有する図3の受信器は図2の構造と比べて、ADCの出力信号を受けてDC帯域に中心周波数を下向き変換するためのデジタルダウンミキサーDownmixer8をさらに具備している。図3を参照すると、デジタル受信器は、RF/アナログブロック100と、デジタル信号復元ブロック201を含む。前記RF/アナログブロック100は、図5に示すように、フィルタ14及び増幅器16を含み、アナログ信号を増幅及び帯域通過させ、帯域信号以外の白色雑音と干渉信号を減殺させて、相対的に広い入力信号の大きさの範囲を次端の入力信号範囲に転換する雑音減殺及び信号大きさマッピング可変増幅部図5の参照符号3と、既に設定された周波数のサンプリングクロックを利用して要する信号のキャリア周波数に対するサブサンプリングが行なわれて要する信号の帯域に対してオーバーサンプリングが行なわれることによって、前記雑音減殺及び信号大きさマッピング可変増幅部を通過したアナログ信号がDC周波数帯域又は中間周波数帯域のデジタル信号に変換され、前記サンプリングクロックの周波数より高い信号周波数をサンプリングするための高速入力部を具備し、要する信号とこれに隣接した要らない信号を全て処理することができる入力信号の大きさの範囲を有し、前記デジタル信号がI/Qパス別に生成されるようにするアナログ-デジタル変換部図5の参照符号50を含む。前記デジタル信号復元ブロック201は、前記アナログ-デジタル変換部50の出力信号を受けてDC帯域に中心周波数を下向き変換するためのデジタルダウンミキサー205と、前記デジタルダウンミキサー205の出力デジタル信号から要するチャンネルの信号だけを選別する機能を行なうデジタル低域通過フィルタ210と、デジタルフィルタリングされた信号を基準になる任意の信号大きさに生成するためのデジタル可変利得増幅器16と、信号の大きさを検出して該信号の大きさによって前記デジタル可変利得増幅器の利得を自動的に可変するためのオートゲインコントロール部6と、前記アナログ-デジタル変換部の前記サンプリングクロックを生成するためのクロック周波数生成器12と、前記デジタル可変利得増幅器を通過した信号を処理するためのデジタルプロセッサDigitalSignalProcessor230を含む。図3の受信器構造は、DCR又はIF変換のための構造であり、ADC次端にデジタルミキサーを設置することによって、信号を処理するためのチャンネルフィルタは簡単に設計される。図2の受信器構造と比べて、図3では要するチャンネルの中心周波数が変わってもADCのサンプリングクロック周波数を一定にすることができ、デジタルミキサーに供給されるLO信号を可変することができる。従って、ADCを通じて変換されたデジタル信号が様々なチャンネル中心周波数を有していてもミキサーによって下向き変換された信号中心周波数は一定になるので、ミキサー次端のフィルタは簡単に設計できる。このような構成により、チャンネルフィルタは但し要する帯域幅Bandwidthに対するプログラマビリティだけを有していると様々なチャンネル帯域幅の信号を支援することができる。同様に、デジタルブロックを構成するデジタルダウンミキサー205と、デジタル低域通過フィルタ210と、デジタル可変利得増幅器16及びオートゲインコントロール部6のブロック配置はハードウエアの効率的な構成のために任意の配置構造からなる。デジタルダウンミキサー205はイメージ信号の除去のために一般のI/Qミキサーの形態だけではなくコンプレックスミキサー等から様々に具現でき、前記デジタル低域通過フィルタ210も帯域幅を可変することができる構造を有し、イメージ信号の除去等のために、一般のI/Qパスpathのフィルタ又はI/QコンプレックスComplexフィルタの形態を有する。図4は本発明のまた他の実施形態による中間周波数変換タイプ受信器のブロック図である。図4の受信器構造は、中間周波数変換IFConversionのための構造であるとともにRF/アナログブロック内で一つのADCだけを使用する構造である。図4を参照すると、RF/アナログブロック101のADCはデジタル信号をシングルパスを通じて送信する。即ち、RF/アナログブロック101は、フィルタ図5の参照符号14及び増幅器図5の参照符号16を含み、アナログ信号を増幅及び帯域通過させ、帯域信号以外の白色雑音と干渉信号を減殺させて相対的に広い入力信号の大きさの範囲を次端の入力信号範囲に転換する雑音減殺及び信号大きさマッピング可変増幅部図5の参照符号3と、アナログ-デジタル変換部図5の参照符号50を含む。図4において、前記アナログ-デジタル変換部50は、既に設定された周波数のサンプリングクロックを利用して受信されるアナログ信号をサンプリングして、要する信号のキャリア周波数に対してサブサンプリングが行なわれ、要する信号の帯域に対してオーバーサンプリングが行なわれることによって、前記雑音減殺及び信号大きさマッピング可変増幅部を通過したアナログ信号がDC周波数帯域又は中間周波数帯域のデジタル信号に変換され、前記サンプリングクロックの周波数より高い信号周波数をサンプリングするための高速入力部を具備し、要する信号とこれに隣接した要らない信号を全て処理することができる信号入力大きさの範囲を有し、前記デジタル信号がシングルパスに生成される。図4のデジタル信号復元ブロック202は、アナログ-デジタル変換部の出力信号を受けてDC帯域に中心周波数を下向き変換するためのクワドラチャデジタルダウンミキサー205と、前記クワドラチャデジタルダウンミキサー205の出力デジタル信号から要するチャンネルの信号だけを選別する機能を行なうデジタル低域通過フィルタ210と、デジタルフィルタリングされた信号を基準になる任意の信号大きさに生成するためのデジタル可変利得増幅器16と、信号の大きさを検出して該信号の大きさによって前記可変利得増幅器の利得を自動的に可変するためのオートゲインコントロール部6と、前記アナログ-デジタル変換部の前記サンプリングクロックを生成するためのクロック周波数生成器12と、前記デジタル可変利得増幅器を通過した信号を処理するためのデジタルプロセッサ230を含む。図4の受信器構造は、IF変換Conversionのための構造として、ADC次端のI/Qデジタルミキサーに信号を印加する構造を有するので、信号を処理するためのチャンネルフィルタが簡単に設計される。図2の受信器構造と比べて、図4では一つのADCだけを使用する構造的な長所を有する。また、要するチャンネルの中心周波数が変わってもADCのサンプリングクロック周波数を一定にすることができ、デジタルミキサーに供給されるLO信号を可変することができる。従って、ADCを通じて変換されたデジタル信号が様々なチャンネル中心周波数を有してもミキサーによって下向き変換された信号中心周波数は一定になるので、ミキサー次端のフィルタは簡単に設計できる。このような構成により、チャンネルフィルタは但し要する帯域幅Bandwidthに対するプログラマビリティだけを有していると様々なチャンネル帯域幅の信号を支援することができる。同様に、デジタルブロックを構成するデジタルダウンミキサー205と、デジタル低域通過フィルタ210と、デジタル可変利得増幅器16及びオートゲインコントロール部6のブロック配置はハードウエアの効率的な構成のために任意の配置構造からなる。デジタルダウンミキサー205はイメージ信号の除去のために一般のI/Qミキサーの形態だけではなくコンプレックスミキサー等から様様に具現でき、前記デジタル低域通過フィルタ210も帯域幅を可変することができる構造を有し、イメージ信号の除去等のために、一般のI/Qパスpathのフィルタ又はI/QコンプレックスComplexフィルタの形態を有する。図5は本発明のサブサンプリングに基づくRF/アナログブロックの詳細ブロック図である。図5において、雑音減殺及び信号大きさマッピング可変増幅部3と、サブサンプリングに基づくアナログ-デジタル変換部50は上述したRF/アナログブロックに対応する。前記雑音減殺及び信号大きさマッピング可変増幅部3は、フィルタ及び増幅器を含み、アナログ信号を増幅及び帯域通過させ、帯域信号以外の白色雑音と干渉信号を減殺させて、相対的に広い入力信号の大きさの範囲を次端の入力信号の範囲に転換する。前記アナログ-デジタル変換部50は、既に設定された周波数のサンプリングクロックを利用して要する信号のキャリア周波数に対するサブサンプリングが行なわれて、要する信号の帯域に対してオーバーサンプリングが行なわれることによって、前記雑音減殺及び信号大きさマッピング可変増幅部を通過したアナログ信号がDC周波数帯域又は中間周波数帯域のデジタル信号に変換され、前記サンプリングクロックの周波数より高い信号周波数をサンプリングするための高速入力部を具備し、要する信号とこれに隣接した要らない信号を全て処理することができる信号入力大きさの範囲を有し、前記デジタル信号がI/Qパス別に又は単一チャンネルに生成される。本発明によるサブサンプリングに基づく受信器は、最小限のアナログブロック等を利用してアナログ信号をデジタル信号に変換することによって、アナログ設計の難しさや設計時間等が減少し、チップ面積及び電力消耗等が最小化になる。また、サブサンプリングに基づく受信器は、高い周波数のRF信号を受信するが低い動作周波数を有するADCの使用を可能にする。変換されたデジタル信号の処理速度もナイキストサンプリングNyquistsampling方式に比べてもっと低くなるので、電力消耗や雑音除去の面で様々な長所を有する。図5の下部に示す周波数軸上の信号波形を参照すると、一番目の波形のようにアンテナを通じて受信された信号がADCを含む前記RF/アナログブロックの作用によって、最終番目の波形のように効果的に雑音が除去されたデジタル信号が得られたことが分かる。図面において、横軸は周波数を、縦軸は信号波形の大きさ振幅を示す。ADC前端のフィルタによって雑音が効果的に除去され、三番目の波形のようにADCの出力を得るので、デジタル方式の受信器を効率的に設計することができる。サブサンプリングの周波数は、適用されるフィルタの減殺Attenuationを考慮して決めるのが好ましい。図6と図7はサブサンプリングに基づく構造において、ADCのサンプリング方式と雑音除去方式を図示している。先ず、図6を参照すると、I/QADCを利用したサブサンプリング構造の受信器は、フィルタ14、可変増幅器16、FSNC30及び第1、第2ADC52、54を含む。一方、図7を参照すると、シングルADCを利用したサブサンプリング構造の受信器は、フィルタ14、可変増幅器16、FSNC30及びADC50を含む。先ず、図6において、第1、第2ADC52、54はI/QADCとして、直交関係のI/Qサンプリングクロックを独立的に受信して動作する。RF/アナログブロック内の前記I/QADCは、直交関係のI/Qクロックを夫々直接受信する構造からなる。I/QパスのADCを使用する場合、一般的なI/Q分離方式ではミキサーからI/Qに分離された信号がI/QADCに入力されるので、I/QADCでは既にI/Q信号に分離された信号が同じ位相を有するサンプリングクロックとしてサンプリングされる。これに比べて、図6の場合には、前端から既に分離されたI/Q信号を同じ位相のサンプリングクロックにサンプリングするものではなく、周波数の選択的雑音除去器30から出力されるノードN1の出力信号を互いに90°位相差を有するクロック等第1クロック及びこれに直交する第2クロックとして直ぐ夫々サンプリングする構造である。従って、I/QADCの中で、I-ADC52の出力とQ-ADC54の出力は互いに90°の位相差を有するデジタル出力になる。斯かるデジタル出力の位相差は後端に設置されるDSPによって補償される。結局、DSPによる補償はデジタル信号処理方式であるので補償動作が正確かつ簡単である。また、一般的な受信器ではI/QADCがサンプリングを行なう際に、クロック位相がIチャンネルに合わせられているものと仮定すれば、QチャンネルのデータはIチャンネルのデータと比べて相対的な位相差が生じる。従って、データアイeyeが減少する短所がある。しかし、図6のような受信器の場合、互いに90°の位相差を有するクロック等としてI及びQチャンネル信号等をそれぞれサンプリングするので、データアイが減少する短所も解決される。なお、図6のような受信器では別のサンプラーが除去されるので、チップが占める面積と電流消耗が減少する。また、パッシブPassiveサブサンプラーを適用する通常の受信器に比べて、信号電力の減少もない。図6及び図7のように、可変利得増幅器16とADC50、52、54との間に設置されるフィルタ30はADCに伝送される信号電力の電圧大きさを変換させるためのインピーダンスの変換機能と周波数選択的180°位相変換器と共通モード抑圧回路を利用して周波数選択的雑音除去機能を実行する機能ブロックである。増幅器とADCだけで具現される受信器構造は、全ての増幅をADC前端から実行するので増幅度が大きいイシューissueになる。それで、前記周波数の選択的雑音除去器30がADC前端の増幅器から増幅度の負担を減少させるために、ADCに伝送される信号電力の信号電圧大きさを変換する。信号電圧大きさの変換の際にADCから要求される信号対雑音比を有するようにしなければならない。以上説明した本発明は、本発明が属する技術分野から通常の知識を有する者であれば、本発明の技術的思想を外れない範囲内で様々に置換及び変形が可能であるので上述した実施形態及び添付図面によって限定されてはいけない。