"第1の導電型の半導体材料の基板層と、前記基板層の上側表面上の前記第1の導電型の半導体材料のチャネル層であって、前記チャネル層が下側表面を備え、1つまたは複数の隆起領域は上側表面と第1の側壁と第2の側壁とを備え、前記下側表面に隣接する前記隆起領域の前記第1の側壁および前記第2の側壁は内向きにテーパー状であり、前記基板層の前記上側表面に対して垂直方向から少なくとも5°の角度を形成し、前記1つまたは複数の隆起領域が、前記第1の導電型の半導体材料の内側部分と、前記第1の導電型とは異なる第2の導電型の半導体材料の外側部分とを備え、前記外側部分が前記第1の側壁および前記第2の側壁に隣接している、チャネル層と、隣接した隆起領域の前記外側部分に隣接し、それと連続する前記チャネル層の前記下側表面中の前記第2の導電型の半導体材料のゲート領域と、前記1つまたは複数の隆起領域の前記上側表面上の前記第1の導電型の半導体材料のソース層とを備える、半導体デバイスであって、前記隆起領域の前記外側部分が前記ソース層に接触しないように、前記隆起領域の前記外側部分が前記ソース層からオフセットしている、半導体デバイス。前記ソース層よりもドーピング濃度が低い前記第1の導電型の半導体材料の領域によって、前記隆起領域の前記外側部分が前記ソース層からオフセットしている、請求項1に記載の半導体デバイス。前記ソース層および前記隆起領域の前記外側部分はそれぞれ、ドーピング濃度が少なくとも1×1019cm3である、請求項1に記載の半導体デバイス。前記隆起領域の前記外側部分が、前記ソース層から0.5μm以下だけオフセットしている、請求項1に記載の半導体デバイス。前記1つまたは複数の隆起領域の前記上側表面は、前記隆起領域の前記外側部分および前記内側部分を備え、前記隆起領域の前記内側部分上に前記ソース層があり、前記デバイスが、前記隆起領域の前記外側部分に隣接する前記隆起領域の前記上側表面上に酸化物をさらに備える、請求項1に記載の半導体デバイス。前記1つまたは複数の隆起領域の前記上側表面に隣接する前記第1側壁および前記第2の側壁は、前記基板層の前記上側表面に対して垂直方向から5°未満の角度で配向される、請求項1に記載の半導体デバイス。前記1つまたは複数の隆起領域の前記上側表面に隣接する前記第1側壁および前記第2の側壁は、前記基板層の前記上側表面に対して垂直方向から2°未満の角度で配向される、請求項1に記載の半導体デバイス。前記チャネル層の前記下側表面に隣接する前記第1側壁および前記第2の側壁は内向きにテーパー状であり、前記基板層に近位の前記ゲート領域の下側表面と前記隆起領域の前記上側表面との間の距離の少なくとも1/2わたって、前記基板層の上側表面に対して垂直方向から少なくとも5°の角度を形成する、請求項1に記載の半導体デバイス。前記基板に近位の前記チャネル層の前記表面と前記隆起領域の前記上側表面との間の垂直距離が0.5~5μmであり、前記チャネル層のドーピング濃度が1×1016cm3~1×1018cm3である、請求項1に記載の半導体デバイス。前記基板は、厚さが100~500μmであり、ドーピング濃度が1×1019~5×l019cm3である、請求項1に記載の半導体デバイス。前記ソース層は、厚さが0.1~1.0μmであり、ドーピング濃度が1×1018~1×l020cm3である、請求項1に記載の半導体デバイス。前記隆起領域の前記外側部分および前記ゲート領域はそれぞれ、ドーピング濃度が5×l018~1×1020cm3である、請求項1に記載の半導体デバイス。前記基板と前記チャネル層との間に前記第1の導電型の半導体材料のドリフト層をさらに備える、請求項1に記載の半導体デバイス。前記ドリフト層は、厚さが5~100μmであり、ドーピング濃度が1×1014~2×1016cm3である、請求項13に記載の半導体デバイス。前記基板と前記チャネル層との間にバッファ層をさらに備える、請求項1に記載の半導体デバイス。前記基板と前記ドリフト層との間にバッファ層をさらに備える、請求項13に記載の半導体デバイス。前記バッファ層は、厚さが0.1~1μmであり、ドーピング濃度が5×l017~5×l018cm3である、請求項16に記載の半導体デバイス。前記バッファ層は、厚さが0.1~1μmであり、ドーピング濃度が5×l017~5×l018cm3である、請求項15に記載の半導体デバイス。前記デバイスが複数の隆起領域を備え、前記複数の隆起領域は細長く、フィンガーとして離間した関係で配列される、請求項1に記載の半導体デバイス。第1の導電型の前記半導体材料はn型半導体材料であり、前記第2の導電型の前記半導体材料はp型半導体材料である、請求項1に記載の半導体デバイス。前記半導体材料が広バンドギャップ半導体材料である、請求項1に記載の半導体デバイス。前記半導体材料がSiCである、請求項1に記載の半導体デバイス。前記デバイスが接合型電界効果トランジスタJFETである、請求項1に記載の半導体デバイス。前記チャネル層の前記下側表面上の第1のゲートコンタクトと、前記ソース層上のソースコンタクトと、前記チャネル層に対向する前記基板層上のドレインコンタクトとをさらに備える、請求項1に記載の半導体デバイス。請求項24に記載の半導体デバイスを備える回路。前記回路が集積回路である、請求項25に記載の回路。第1の導電型の半導体材料のチャネル層にイオンを選択的に注入して、前記第1の導電型とは異なる第2の導電型の半導体材料の注入ゲート領域を形成することであって、前記チャネル層が基板層の上側表面上にあり、前記チャネル層が下側表面と、第1の側壁および第2の側壁とを備える1つまたは複数の隆起領域を備え、前記下側表面に隣接する前記隆起領域の前記第1の側壁および前記第2の側壁は内向きにテーパー状であり、前記基板の前記上側表面に対して垂直方向から少なくとも5°の角度を形成し、前記1つまたは複数の隆起領域の前記上側表面上に前記第1の導電型の半導体材料のソース領域があり、前記ソース領域は、前記第1の側壁および前記第2の側壁に隣接する側壁と上側表面とを備え、前記ソース領域の前記上側表面上に注入マスクがあり、前記注入マスクは、前記側壁中、および前記チャネル層の前記下側表面中に形成され、前記注入マスクは、前記隆起領域の前記上側表面からオフセットしている、選択的に注入することと、前記注入マスクを除去することとを含む方法において、前記側壁上の前記注入ゲート領域が前記ソース層に接触しないように、前記側壁上の前記注入ゲート領域が前記ソース層からオフセットしている、方法。選択的に注入する前には、前記隆起領域の前記側壁上、前記ソース領域の側面上、および前記注入マスクの側面上に注入ブロック層があり、前記方法が、選択的に注入した後に前記注入ブロック層を除去することをさらに備える、請求項27に記載の方法。前記注入ブロック層がSiO2を備える、請求項28に記載の方法。前記注入ブロック層は、前記隆起領域の前記側壁上に比べて前記注入マスクの前記側壁上で厚くなっている、請求項28に記載の方法。選択的に注入する前に、前記隆起領域の前記側壁を酸化させて酸化側壁を形成することをさらに備え、前記ソース層よりもドーピング濃度が低い前記第1の導電型の半導体材料のオフセット領域によって、前記注入ゲート領域を前記隆起領域の前記上側表面からオフセットさせるように、前記酸化側壁が前記オフセット領域における注入を阻害する、請求項27に記載の方法。前記注入マスクが前記側壁の上にかかるように、前記注入マスクの少なくとも一部分が前記ソース領域の前記上側表面よりも広い、請求項27に記載の方法。前記注入マスクが、前記ソース領域に隣接する第1の材料の層と、前記第1の材料の前記層に隣接する前記第1の材料とは異なる第2の材料の層とを備え、前記第2の材料の横方向酸化速度が前記第1の材料よりも高く、前記方法は、前記第2の材料の前記層が前記側壁の上にかかるように、選択的に注入する前に前記注入マスクを酸化させることをさらに含む、請求項32に記載の方法。前記第1の材料がSiO2であり、前記第2の材料がSi、GEまたはpoly-Siであるか、あるいは、前記第1の材料がSiNであり、前記第2の材料がGeである、請求項33に記載の方法。前記注入マスクを1000°Cよりも低い温度で酸化させる、請求項33に記載の方法。前記ソース領域の前記側面が前記ゲート領域よりも速く酸化し、前記方法は、選択的に注入した後に前記ソース領域および前記ゲート領域を酸化させることをさらに備え、前記ゲート領域から前記ソース層を離隔するように、酸化させることにより前記ソース層の前記側面を凹ませる、請求項27に記載の方法。前記第1の導電型の前記半導体材料はn型半導体材料であり、前記第2の導電型の前記半導体材料はp型半導体材料である、請求項36に記載の方法。前記ソース領域および/または前記ゲート領域のドーピング濃度が少なくとも1×1019である、請求項37に記載の方法。前記イオンが、前記基板の前記上側表面に対して垂直方向から/―2°の角度で前記チャネル層に注入される、請求項27に記載の方法。前記1つまたは複数の隆起領域の前記上側表面に隣接する前記第1の側壁および前記第2の側壁が、前記基板層の前記上側表面に対して垂直方向から5°未満の角度で配向される、請求項27に記載の方法。前記1つまたは複数の隆起領域の前記上側表面に隣接する前記第1の側壁および前記第2の側壁が、前記基板層の前記上側表面に対して垂直方向から2°未満の角度で配向される、請求項27に記載の方法。前記基板と前記チャネル層の間に前記第1の導電型の半導体材料のドリフト層をさらに備える、請求項27に記載の方法。前記基板と前記チャネル層との間にバッファ層をさらに備える、請求項27に記載の方法。前記基板と前記ドリフト層の間にバッファ層をさらに備える、請求項42に記載の方法。前記デバイスが複数の隆起領域を備え、前記複数の隆起領域は細長く、フィンガーとして離間した関係で配列される、請求項27に記載の方法。前記第1の導電型の前記半導体材料はn型半導体材料であり、前記第2の導電型の前記半導体材料はp型半導体材料である、請求項27に記載の方法。前記チャネル層の前記下側表面上にゲートコンタクトを形成することと、前記ソース層上にソースコンタクトを形成することと、前記チャネル層に対向する前記基板層上にドレインコンタクトを形成することとをさらに含む、請求項27に記載の方法。本発明の半導体デバイスは、第1の導電型の半導体材料の基板層と、基板層の上側表面上の第1の導電型の半導体材料のチャネル層であって、チャネル層が下側表面を備え、1つまたは複数の隆起領域は上側表面と第1の側壁と第2の側壁とを備え、下側表面に隣接する隆起領域の第1の側壁および第2の側壁は内向きにテーパー状であり、基板層の上側表面に対して垂直方向から少なくとも5°の角度を形成し、1つまたは複数の隆起領域が、第1の導電型の半導体材料の内側部分と、第1の導電型とは異なる第2の導電型の半導体材料の外側部分とを備え、外側部分が第1の側壁および第2の側壁に隣接している、チャネル層と、隣接した隆起領域の外側部分に隣接し、それと連続するチャネル層の下側表面中の第2の導電型の半導体材料のゲート領域と、1つまたは複数の隆起領域の上側表面上の第1の導電型の半導体材料のソース層とを備える、半導体デバイスであって、隆起領域の外側部分がソース層に接触しないように、隆起領域の外側部分がソース層からオフセットしている。また、本発明の方法は、第1の導電型の半導体材料のチャネル層にイオンを選択的に注入して、第1の導電型とは異なる第2の導電型の半導体材料の注入ゲート領域を形成することであって、チャネル層が基板層の上側表面上にあり、チャネル層が下側表面と、第1の側壁および第2の側壁とを備える1つまたは複数の隆起領域を備え、下側表面に隣接する隆起領域の第1の側壁および第2の側壁は内向きにテーパー状であり、基板の上側表面に対して垂直方向から少なくとも5°の角度を形成し、1つまたは複数の隆起領域の上側表面上に第1の導電型の半導体材料のソース領域があり、ソース領域は、第1の側壁および第2の側壁に隣接する側壁と上側表面とを備え、ソース領域の上側表面上に注入マスクがあり、注入マスクは、側壁中、およびチャネル層の下側表面中に形成され、注入マスクは、隆起領域の上側表面からオフセットしている、選択的に注入することと、注入マスクを除去することとを含む方法において、側壁上の注入ゲート領域がソース層に接触しないように、側壁上の注入ゲート領域がソース層からオフセットしている。本教示のこれらのおよびそれらの特徴について本明細書に記載する。当業者には、以下に説明する図面は単に例示を目的とすることが理解されよう。これらの図面は、本教示の範囲をいかなる方法でも限定するものではない。電力接合型電界効果トランジスタJFETは、非常に大きいバイアスたとえば、600V~10kVがドレイン端子に印加された場合でも、オフ状態のままでなければならない。したがって、電力JFETデバイスのドレイン誘起障壁低下一般にDIBLと呼ばれるは最小限に抑えなければならない。DIBL現象では、ドレイン電圧が印加されることにより、ソースとドレインとの間のエネルギー障壁が低下し、したがって、望ましくない漏洩電流をデバイス中に流すことができるようになる。DIBL効果を最小限に抑え、それにより、電力トランジスタが大きい電圧たとえば、600V~10kVを遮断できるようにするためには、ソース電極の近くでオフ状態エネルギー障壁が生じなければならず、ソースからドレインを離隔する長いチャネルがなければならない。実際には、pゲートに印加されたバイアスによって変調されたエネルギー障壁は、DIBLを最小限に抑えるために、ドレインから可能な限り離れていなければならない。これは、米国特許出願第12/613,065号に開示されるように、傾斜した側壁をもつJFETの場合のようにチャネルの最も狭い部分をソース付近に配置すること、または米国特許出願第12/117,121号に開示されるように、ソース付近のドーピング濃度が残りのチャネルよりも低い不均一なチャネルドーピングプロファイルを有するデバイスによって達成される。エネルギー障壁はソースに極めて近くなければならず、デバイスを通過する導電を制御するためにゲートによって変調しなければならないので、pゲートは必ず、nソースに極めて密接して配置されなければならない。また、pゲートが形成されるプロセスは、チャネル/フィンガーに対して自己整合式でなければならない。これは、同じマスクを使用してフィンガーをエッチングし、pゲートを注入することによってSiC垂直JFETが形成される場合である。静電誘導トランジスターSITなどの他のSiC垂直トランジスタは、大きいドレイン電圧を遮断するようには設計されておらず、したがって、チャネル設計要件はあまり厳しくなく、nソースとpゲートの間に大きい非自己整合離隔をもつ構造が許容されている。SIT構造は一般に、ドレイン端子にさらに近接したオフ状態障壁を有しており、一般的には図1Bに示すように、高周波動作のためのチャネルは、電力JFETに比べて短い。たとえば、IEEETransaction,ElectronDevices,第4巻2000年,482頁Nishizawa他を参照されたい。これらの両方の特徴は、SITを、高電圧たとえば、600V~10kV印加には不適当にする。設計により、図1Bに示すようにオフ状態障壁がソース端末の近くに配置された場合には、高電圧電力JFETは高電圧を遮断する際により効果的である。その全体が参照により本明細書に組み込まれる米国特許出願第12/613,065号に記載されているように、傾斜した側壁を有するデバイスは、エピタキシャル成長させたSiC層構造上に注入マスク層たとえば、SiO2を堆積させ、注入マスク層とSiCフィンガーとをパターニングおよびエッチングし、注入マスクを使用して自己整合pゲート領域を注入することによって作製することができる。このプロセスを図1Cに示す。図1Cを見ると分かるように、このプロセスにおける注入マスクはn領域を完全には覆わない。また、横方向注入の脱落により、注入マスクの下に延びる注入種が生じ得る。これらの効果の両方の結果として、p/nゲート-ソース接合を生じることができる。上述したように、高電圧電力JFETは、ソースの近くにゲート変調された電子障壁をもつ長いチャネルを有していなければならない。注入ゲート垂直JFETの場合、この結果、図1Cに示すように、p/nゲート-ソース接合を生じ得る。ただし、デバイスをオフにするために逆方向バイアスがゲートに印加されたときたとえば、Vgs=-15V、p/n接合は高い漏れを有する。その結果、オフ状態中に望ましくない静的電力損失が生じ得る。接合の両側上のドーピングが高いことにより、空乏領域が狭くなり、望ましくないゲート-ソース接合漏れを生じる逆電圧バイアスの下で電界が高くなる。PiNまたは、p/n/n、p/p/n接合の結果、電界が低減され、したがって漏れが低下する。また、接合はpゲート形成中に大きい注入量を受けるので、注入アクティブ化プロセス中には除去されない残留格子ダメージは、逆方向バイアス中の拡張された生成-再結合漏洩電流につながることがある。p/nゲート-ソース接合における注入ダメージを図1Dに示す。しかしながら、図1Eに示すように、注入マスクにより、n領域のエッジで重いpが注入されないようにされるので、米国特許出願第12/613,065号に記載されているような0度注入であるマルチスロープデバイスはp/n接合問題を最小限に抑える。対照的に、垂直側壁をもつデバイスにおいて、傾けられた注入または傾斜した注入を使用すると、ゲート-ソース接合の両側においてドーピングが高くなる結果となる。自己整合ピンまたはp/n/n、p/p/nゲート-ソース接合を有する垂直接合型電界効果トランジスタが提供される。pゲートは、逆方向バイアス下におけるゲート-ソース接合漏れを低減させながら良好な高電圧性能すなわち、低いDIBLを維持するために、nソースの0.5μm内に自己整合することができる。注入中か、またはさらなる注入後処理によって注入後に、p注入領域をnソースからオフセットさせることができる。いくつかの実施形態によれば、接触抵抗を最小限に抑えるために、p領域およびn領域は、1×1019cm3を超えるピークドーピング濃度を有する。いくつかの実施形態によれば、n領域とp領域との間で領域は、1×1019cm3未満の低いドーピングn-、n、p-またはpを有する。デバイス構造とその構造を製作するための方法の両方が提供される。この方法は、傾いたゲート注入と0度ゲート注入の両方を用いた垂直VJFETフィンガー、シングルスロープVJFETフィンガー、またはマルチスロープVJFETフィンガーに適用可能である。イオン注入中に自己整合マスク層によって、または、イオン注入後にnソース層の自己整合した凹みによって、nソースからp注入領域をオフセットさせることができる。図1AにVJFETデバイスが示されている。図1Aに示されるように、nソースは、p注入ゲート領域から0.5μm以下の距離だけオフセットしている。第1の実施形態によれば、既存の注入マスクを覆う注入ブロック層たとえば、SiO2のコンフォーマル堆積を使用して、ソース領域から注入ゲート領域をオフセットさせることができる。この方法を図2に示す。図2に示すように、nソースは、n-領域、n領域、p-領域、またはp領域によってp注入ゲート領域からオフセットしている。図3Aに、p/n接合を有するデバイスのドーピングプロファイルを示す。図3Bに、図2に記載されているコンフォーマルマスクを使用して作製されたp/p/n接合を有するデバイスのドーピングプロファイルを示す。図3Bを見ると分かるように、このデバイスは、図3Aのデバイスよりも電界が低減され、注入ダメージが少ない。近似ドーパント濃度は図3Aおよび図3Bに示されている。いくつかの実施形態によれば、既存の注入マスクを覆う注入ブロック層たとえば、SiO2の非コンフォーマル堆積を使用して、p注入ゲート領域をnソース領域からオフセットさせることができる。この方法を図4に示す。図4に示すように、非コンフォーマルマスク層は、隆起したチャネル領域の側壁上に比べて注入マスクの側面上で厚くなっている。いくつかの実施形態によれば、注入より前に熱酸化を使用して側壁上に注入ブロック層たとえば、SiO2を形成することによって、p注入ゲート領域をnソース領域からオフセットさせることができる。この方法を図5に示す。いくつかの実施形態によれば、フィンガー側壁の上にかかる注入マスクを形成するために、SiO2エッチングプロセスおよびSiCエッチングプロセスを使用してp注入ゲート領域をnソース領域からオフセットさせることができる。この方法を図6に示す。いくつかの実施形態によれば、SiCたとえばSiO2/Si/SiO2、SiO2/Ge/SiO2、SiO2/poly-Si/SiO2、SiN/Ge/SiNを顕著には酸化させない温度における横方向酸化速度が高い1つの層を備える多層注入マスクを使用することによって、p注入ゲート領域をnソース領域からオフセットさせることができる。多層注入マスクは、SiC上でごくわずかな酸化物成長を引き起こす状態たとえば、O2中で1000°C未満を使用してエッチングし、酸化させることができる。この方法は図7に示されている。前述のように、イオン注入中に自己整合マスク層を使用することによって、p注入領域をnソースからオフセットさせることができる。代替的には、イオン注入後にnソース層の自己整合した凹みによって、p注入領域をnソースからオフセットさせることができる。具体的には、n領域をp注入後に凹ませて、nソースとpゲート領域との重複を除去することができる。SiC結晶の酸化速度差を使用して、p領域よりも優先的にn領域を横方向に酸化させることができる。SiCの0001表面は、SiCの他の表面と比較してゆっくり酸化する。ElectrochemicalSoc,122巻1974年,642頁VonMunch他を参照されたい。さらに、1120表面については、nSiC上の酸化物厚さは、p型SiC上の厚さの約2倍であった。これらの酸化速度差を使用してnソース層を選択的に酸化させ、したがって、ゲートとソースとの間のp/n重複が除去される。nソース層の自己整合した凹みによってp注入ゲート領域をnソース領域からオフセットさせる方法を図8に示す。図8に示すように、SiCの0001表面はゆっくりと酸化するが、特に11-20面がnであるとき、11-20面は急速に酸化する。その結果、ソースは側壁のエッジから凹み、それにより、nソース領域pゲート領域に接触しなくなる。図9は、不均一にドープされたソース層を使用してp注入ゲート領域からnソースをオフセットさせる代替実施形態を示す概略図である。図9に示されるように、ソース層は、ドーピング濃度がより高い上側ソース層に隣接するpゲート領域に接触する下側ソース層を備えている。下側ソース層はゲート領域とのピン接合を生成するが、上側層におけるドーピングがより高いことにより接触抵抗を低減することができる。上側ソース層のドーピング濃度は1×1019~1×1020cm3であり得、下側ソース層のドーピング濃度は1×1019cm3未満であり得る。いくつかの実施形態によれば、各層の厚さは0.25μmであり得る。上側ソース層と下側ソース層との厚さおよびドーピング濃度を変化させて、望ましい動作特性を得ることができる。上記明細書は、例示を目的として提供された各例を用いて本発明の原理を教示するものであるが、本開示を読むことにより、本発明の趣旨から逸脱することなく、形態および詳細に様々な変更を加え得ることが当業者には明らかになるであろう。"