"入力部、出力部、および接合型電界効果トランジスタJFET300/600を有する保護回路であって、前記接合型電界効果トランジスタは前記入力部に電気的に接続されたソース340/640および前記出力部に電気的に接続されたドレイン360/660を有し、前記接合型電界効果トランジスタはその大きさが2Vより大きいピンチオフ電圧Vpを有する、保護回路と、前記保護回路の前記出力部から信号を受け取るように構成された入力部を有する内部回路であって、前記内部回路と前記保護回路は集積回路の一部であり、前記保護回路は過電圧状態および/または低電圧状態から前記内部回路を保護するように構成されている、内部回路と、を備える装置。前記ピンチオフ電圧は、その大きさが約2.5V~約25Vである、請求項1に記載した装置。前記ピンチオフ電圧は、その大きさが約3V~約15Vである、請求項1に記載した装置。前記ピンチオフ電圧は、その大きさが約3V~約10Vである、請求項1に記載した装置。前記ピンチオフ電圧は、その大きさが約5Vである、請求項1に記載した装置。前記接合型電界効果トランジスタは、過電圧における等価抵抗Reff、および前記接合型電界効果トランジスタの3極管領域において作動するドレインソースオン抵抗RDSONを有し、RDSONに対するReffの比率が1より大きい、請求項1に記載した装置。前記接合型電界効果トランジスタは、幅Wおよび長さLを有するチャネル335/635を含み、前記接合型電界効果トランジスタの前記幅は、大きさが2V未満のピンチオフ電圧の別の接合型電界効果トランジスタの幅と比較してより短く、一方で前記接合型電界効果トランジスタは、もう一方の接合型電界効果トランジスタと実質的に同じドレインソースオン抵抗RDSONを提供し、W、L、VpおよびRDSONの間の関係は、RDSON=L/W/2×B’×Vpを満たし、B’は前記接合型電界効果トランジスタの相互コンダクタンスパラメーターである、請求項6に記載した装置。RDSONは約500オームであり、かつLに対するWの比率W/Lが80未満である、請求項7に記載した装置。前記接合型電界効果トランジスタは、第1のゲート350/650、および前記第1のゲートの下方にある第2のゲート310/610を含み、前記接合型電界効果トランジスタの前記チャネルは、前記第1のゲートと前記第2のゲートとの間に定義されたチャネル深さDを有し、前記接合型電界効果トランジスタの前記チャネル深さは、もう一方の接合型電界効果トランジスタのチャネル深さに比較してより深い、請求項7に記載した装置。前記接合型電界効果トランジスタと同じ基板上に形成されたNPNバイポーラトランジスタ700Aをさらに含み、前記NPNバイポーラトランジスタは、深さを有するエミッター731aを有し、前記接合型電界効果トランジスタは、前記エミッターの前記深さと実質的に等しい深さを有するゲートを有する、請求項1に記載した装置。前記接合型電界効果トランジスタはpチャネル接合型電界効果トランジスタ300であり、前記接合型電界効果トランジスタは、シリコンオンインシュレータSOIで分離されたウェルデバイスであって、基板301の上方に形成されたN埋込層310と、前記埋込層の一部の上に形成されたP-ウェル330と、前記埋込層の別の部分上に形成され、一方で前記P-ウェルを横方向に囲むNエピタキシャル層320と、前記P-ウェルの第1の上部に形成されたソース領域340と、前記P-ウェルの第2の上部に形成されたドレイン領域360と、前記P-ウェルの第3の上部に形成され、前記ソース領域と前記ドレイン領域との間に介装されたゲート領域350と、前記Nエピタキシャル層の上部に形成され、前記ゲート領域に電気的に接続されたコンタクト領域325と、上下方向に前記埋込層と前記ゲート領域との間でかつ水平方向に前記ソース領域と前記ドレイン領域との間に画定されたチャネル335と、を備える、ウェルデバイスを備える、請求項1に記載した装置。前記接合型電界効果トランジスタはnチャネル接合型電界効果トランジスタ600であり、前記接合型電界効果トランジスタは、シリコンオンインシュレータSOIで分離されたウェルデバイスであって、基板の上方に形成されたP埋込層610と、前記埋込層の一部の上に形成されたPプラグ620と、前記埋込層の別の部分の上に形成され、一方で前記Pプラグと横方向に当接するNエピタキシャル層630と、前記Nエピタキシャル層の第1の上部に形成されたソース領域640と、前記Nエピタキシャル層の第2の上部に形成されたドレイン領域660と、前記Nエピタキシャル層の第3の上部に形成され、前記ソース領域と前記ドレイン領域との間に介装されたゲート領域650と、上下方向に前記埋込層と前記ゲート領域との間でかつ水平方向に前記ソース領域と前記ドレイン領域との間に画定されたチャネル635と、を備える、ウェルデバイスを備える、請求項1に記載した装置。前記接合型電界効果トランジスタは、前記Pプラグの上部に形成されたコンタクト領域625をさらに含み、前記コンタクト領域は、前記ソース領域、前記ドレイン領域、および前記ゲート領域を横方向に囲むように前記Nエピタキシャル層の上部にさらに延びており、前記コンタクト領域は前記ゲート領域と電気的に接続されている、請求項12に記載した装置。電子装置であって、ソース340/640と、ドレイン360/660と、前記ソースと前記ドレインとの間に介装されたトップゲート350/650と、前記ソース、前記ドレイン、および前記トップゲートの下方にあるボトムゲート310/610と、水平方向に前記ソースと前記ドレインとの間でかつ上下方向に前記トップゲートと前記ボトムゲートとの間に画定されたチャネル335/635であって、前記ソースと前記ドレインとの間に延びる長さLと、この長さに対して垂直に水平方向に延びる幅Wとを有し、前記幅は前記チャネルに面した前記ソースあるいは前記ドレインの端部の水平方向長さと同じであるチャネルと、を備えるモノリシック集積回路接合型電界効果トランジスタJFET300/600を備え、前記接合型電界効果トランジスタは、その大きさが2Vより大きいピンチオフ電圧Vpを有し、W、L、VpおよびRDSONの間の関係は、RDSON=L/W/2×B’×Vpを満たし、RDSONは前記接合型電界効果トランジスタのドレインソースオン抵抗であり、B’は前記接合型電界効果トランジスタの相互コンダクタンスパラメーターである電子装置。前記ピンチオフ電圧は、その大きさが約3V~約10Vである、請求項14の電子装置。ソース340/640と、ドレイン360/660と、前記ソースと前記ドレインとの間に介装されたトップゲート350/650と、前記ソース、前記ドレイン、および前記トップゲートの下方にあるボトムゲート310/610と、水平方向に前記ソースと前記ドレインとの間でかつ上下方向に前記トップゲートと前記ボトムゲートとの間にあり、前記接合型電界効果トランジスタはその大きさが2Vより大きいピンチオフ電圧Vpを持つチャネル335/635と、を有する接合型電界効果トランジスタJFET300/600を形成することと、増幅器回路と前記接合型電界効果トランジスタが集積回路の一部であるように、前記接合型電界効果トランジスタの前記ドレインに接続された入力部を有する前記増幅器回路を形成することと、を含み、前記接合型電界効果トランジスタを形成することは、その大きさが2V未満のピンチオフ電圧を有する接合型電界効果トランジスタのチャネル深さより大きな深さを有する前記チャネルを形成することを含む、方法。前記増幅器回路を形成することは、前記接合型電界効果トランジスタと同じ基板の上にエミッターを有するNPNバイポーラトランジスタ700Aを形成することを含み、前記接合型電界効果トランジスタを形成することは、前記NPNバイポーラトランジスタの前記エミッターを形成することと同時に前記接合型電界効果トランジスタの前記トップゲートを形成することを含む、請求項16に記載した方法。前記接合型電界効果トランジスタを形成することは、部分的に製造された接合型電界効果トランジスタ内にドーパントをドープして前記接合型電界効果トランジスタを上方から見たときに複数の分離された領域を形成することと、前記分離された領域が互いに接続されるように熱的に前記ドーパントを拡散させることと、により、前記チャネルを形成することを含む、請求項16に記載した方法。1つの実施形態において、一つの装置は入力部、出力部および接合型電界効果トランジスタJFETを含む保護回路を備えており、接合型電界効果トランジスタは、入力部に電気的に接続されたソースと出力部に電気的に接続されたドレインとを有しており、接合型電界効果トランジスタは、その大きさが2Vより大きいピンチオフ電圧Vpを有している。この装置はまた、保護回路の出力部から信号を受け取るように構成された入力部を有した内部回路も含み、内部回路と保護回路は集積回路の一部であり、かつ保護回路は低電圧状態および/または過電圧から内部回路を保護するように構成されている。別の実施形態では、一つの電子装置はモノリシック集積回路接合型電界効果トランジスタJFETを備えており、この接合型電界効果トランジスタは、ソースと、ドレインと、ソースとドレインとの間に介装されたトップゲートと、ソース、ドレイン、およびトップのゲートの下にあるボトムゲートと、水平方向にソースとドレインとの間でかつ上下方向にトップゲートとボトムゲートとの間で画定されたチャネルを有し、そこでは、チャネルはソースとドレインの間に延びる長さLおよび長さに対して垂直に水平方向に延びる幅Wを有しており、その幅はチャネルに対向するソースあるいはドレインのエッジの水平方向の長と同じである。接合型電界効果トランジスタは、その大きさが2Vより大きいピンチオフ電圧Vpを有しており、かつ長さに対する幅W/Lの比率は80未満である。別の実施形態では、方法は、ソースと、ドレインと、ソースとドレインとの間に介装されたトップゲートと、ソース、ドレインおよびトップのゲートの下にあるボトムゲートと、水平方向にソースとドレインとの間でありかつ上下方向にトップゲートとボトムゲートとの間にあるチャネルとを有しており、接合型電界効果トランジスタが、その大きさが2Vより大きいピンチオフ電圧Vpを有するような、電界効果トランジスタJFETを形成することを含む。この方法は、増幅器回路および接合型電界効果トランジスタが集積回路の一部となるように、接合型電界効果トランジスタのドレインに接続された入力部を有する増幅器回路を形成することをさらに含む。接合型電界効果トランジスタの形成は、その大きさが2V未満のピンチオフ電圧を有する接合型電界効果トランジスタのチャネルの深さより大きな深さを有したチャネルを形成することを含む。ある実施形態の以下の詳しい説明は、本発明の特定の実施形態の様々な説明を示している。しかしながら、本発明は、特許請求の範囲によって定義されかつ包含される多数の異なる方法で具体化することができる。この説明では、図面を参照するが、類似の参照符号は同一若しくは機能的に類似の要素を示している。ここで用いられる場合、上、下、上方といった用語は、図示のように配向された装置について言及するものであり、従ってそのように解釈されるべきである。トランジスタ内の領域は、半導体材料の異なる部分を異なる不純物あるいは異なる濃度の不純物でドープすることによって定義されるので、異なる領域間の個々の物理的な境界が完成したデバイスにおいては実際には存在しないことがあるものの、領域が一方から他方へと遷移することがあり得るということも理解するべきである。添付の図に示されるいくつかの境界はこのタイプであり、かつ単に読者を助けるために、境界がはっきりとした構造として図に示されている。以下に説明する実施形態では、p型領域は、ドーパントとしてホウ素のようなp型半導体材料を含むことができる。さらにn型領域は、ドーパントとして亜リン酸のようなn型半導体材料を含むことができる。当業者は、以下に説明する領域における様々な濃度のドーパントを理解するであろう。電圧保護のために寸法を減少させた接合型電界効果トランジスタ上述したように、電圧保護のために接合型電界効果トランジスタ例えば、図2Aの第1の接合型電界効果トランジスタ210のドレインソースオン抵抗RDSON上を減少させることが望ましい。ドレインソースオン抵抗RDSONは、例えば、接合型電界効果トランジスタの寸法を増加させることによって縮小させることができる。しかしながら、寸法を増加させた接合型電界効果トランジスタは、大きなダイ面積を占める。IC装置の寸法が縮小されているときに、接合型電界効果トランジスタのそのような寸法の増加は望ましくない。したがって、過電圧および/または低電圧の保護能力を損なうことなしに、電圧保護回路のための接合型電界効果トランジスタの寸法を縮小する必要がある。1つの実施形態では、電圧保護のための接合型電界効果トランジスタはソース、ドレイン、ゲートおよびチャネルを含むことができる。チャネルは、幅がWであり長さがLである。接合型電界効果トランジスタは、ピンチオフ電圧が2Vを超えるように設計することができる。ピンチオフ電圧Vpが高まると、接合型電界効果トランジスタは実質的に同一の過電圧および/または低電圧の保護能力を持ちつつ、チャネルの幅Wを縮小することができる。図3Aおよび図3Bを参照して、集積回路ICの過電圧および/または低電圧を保護するための、pチャネル接合型電界効果トランジスタの一実施形態を説明する。図3Aは接合型電界効果トランジスタの図式的な上面平面図であり、かつ図3Bは破断線3B-3Bに沿った接合型電界効果トランジスタの断面図である。図示する接合型電界効果トランジスタ300は、例えば、図2Aの第1の接合型電界効果トランジスタ210を形成することができる。図3Aおよび図3Bに示した接合型電界効果トランジスタ300は、シリコンオンインシュレータSOIで分離されたウェルデバイスであってもよい。そのため、接合型電界効果トランジスタ300は、絶縁ウェル内に形成されるとともに同じモノリシック集積回路上の他のすべてのデバイスから分離された、それ自身の半導体材料のアイランド上に位置する。この実施形態では、ハンドルウェーハ301は、キャリア基板として作用するとともに、その上に形成された二酸化ケイ素の絶縁層302を有している。図示の平面の上方および下方にも存在する側壁303もまた一般的に二酸化ケイ素から形成されて、層302および側壁303、ならびに図示の平面の上方および下方でそれに平行に延びる絶縁壁によって形成されたウェル内に、接合型電界効果トランジスタ300を形成するケイ素のアイランドを分離する。層302および側壁303を形成するプロセスは、従来の製造プロセスとすることができる。他の配設では、半導体材料のウェルは分離された接合とすることができる。接合型電界効果トランジスタ300は、N埋込層310、Nエピタキシャル層320、P-ウェル330、pソース領域340、ゲート領域350、pドレイン領域360、ソースコンタクト371、ドレインコンタクト372、およびゲートコンタクト373を含む。N埋込層310は、絶縁層302上に形成され、かつn型ドーパントを含むことができる。Nエピタキシャル層320は、N埋込層310上でエピタキシャルに成長した層である。Nエピタキシャル層320は横方向にP-ウェル330を囲んでおり、N埋込層310はP-ウェル330の下方に形成され、Nエピタキシャル層320およびN埋込層310はともに容器形状を形成している。図示する実施形態の断面図図3Bにおいては、Nエピタキシャル層320は、P-ウェル330の右側に第1の部分320aを、P-ウェル330の左側に第2の部分320bを含む。Nエピタキシャル層320は、第1部分320にnコンタクト領域325を含む。このnコンタクト領域325は、n型ドーパントで高度にドープされるとともに、第1部分320aの上面を通って露出する上面を有している。ゲートコンタクト373は、nコンタクト領域325に電気的に接続されている。したがって、電気パスは、N埋込層310が接合型電界効果トランジスタ300のバックゲートとしての役割を果たすことができるように、ゲートコンタクト373とN埋込層310の間に形成される。P-ウェル330は、ソース領域340、ゲート領域350およびドレイン領域360を含んでおり、そのそれぞれがP-ウェル330の上部を通って露出した部分を有している。ソース領域340はp領域であり、Nエピタキシャル層320の第2の部分320bに最も接近している。ドレイン領域360はp領域であり、Nエピタキシャル層320の第1の部分320aに最も接近している。ゲート領域350はn型ドーパントでドープされ、かつソース領域340とドレイン領域360との間に介装され、一方でソース領域340およびドレイン領域360から離間される。接合型電界効果トランジスタ300がバイポーラトランジスタと同時に形成される一実施形態では、ゲート領域350は、PNPバイポーラトランジスタのベースnbsと同時に形成することができる。ソース領域340は、例えば図2Aの第1ノードN1に電気的に接続することができる、1つ若しくは複数のソースコンタクト371を含んでいる。ゲート領域350は、Nエピタキシャル層320の第1部分320aのnコンタクト領域325に電気的に接続することができる、上を覆うメタルコンタクト373図3Aを有することができる。ドレイン領域360は、例えば図2Aの第2のノードN2に電気的に接続される1つ若しくは複数のドレインコンタクト372を含む。P-ウェル330はまた、上下方向にゲート領域350とN埋込層310との間でかつ水平方向にソース領域340とドレイン領域360との間で画定された、チャネル335を含んでいる。チャネル335は、図3Bに示したように、ゲート領域350に対向するソース領域340とドレイン領域360の境界間で延びる長さLと、図3Aに示したように、接合型電界効果トランジスタ300を上方から見たときに長さLに対して垂直な方向に延びる幅Wとを有している。図示した実施形態では、幅Wは、接合型電界効果トランジスタ300を上方から見たときに、ソース領域340およびドレイン領域360の幅WS、WDと同じとすることができる。チャネル335はまた、ゲート領域350とN埋込層310との境界間で定義される深さDを有している。作動の間に、ゲート電圧がゲート領域350に印加されるともに、Nエピタキシャル層320を通ってN埋込層310に電気的に接続されているnコンタクト領域325に同じゲート電圧が印加される。このゲート電圧は、チャネル335を通って流れるドレインソース電流IDSの量を制御する。図2Aに関連して上述したように、ドレインソースオン抵抗RDSONを有している接合型電界効果トランジスタ300は、ピンチオフ電圧Vpより低いゲート電圧の3極管領域で作動する。ドレインソースオン抵抗RDSONは、チャネル335の幅に対する長さの比率L/Wに比例する。低ノイズ用途のためにドレインソースオン抵抗RDSONを減少させるためには、幅Wを増加させあるいは長さLは減少させなければならない。長さLはある限界例えば約10μmまでしか縮小させることができないので、所望のドレインソースオン抵抗RDSONを達成するためには幅Wを増加させるべきである。幅Wのそのような増加は、接合型電界効果トランジスタ300の外形寸法を増加させる。したがって、接合型電界効果トランジスタの寸法の増加を最小限としつつ、あるいは接合型電界効果トランジスタの寸法をさらに縮小しつつ、比較的低いドレインソースオン抵抗RDSONを有する接合型電界効果トランジスタを提供するスキームを提供する必要がある。出願人は、接合型電界効果トランジスタのドレインソースオン抵抗RDSONとピンチオフ電圧Vpとの関係を認めたが、それは以下の方程式1によって表わすことができる。RDSONは、接合型電界効果トランジスタの3極管領域の作動におけるオン抵抗である。方程式1において、IDSSは接合型電界効果トランジスタのドレインソース飽和電流で、以下の方程式2によって表わすことができる。方程式2において、B’は、接合型電界効果トランジスタの処理に関連する接合型電界効果トランジスタの相互コンダクタンスパラメーター、Wは接合型電界効果トランジスタのチャネルの幅図3Aを参照、そしてLは接合型電界効果トランジスタのチャネルの長さ図3Bを参照である。したがって、方程式1は以下の方程式3に表現されるように書き直すことができる。方程式3によれば、RDSONはWとVpの両方に反比例する。WとVpは、実質的に互いに独立している。したがって、Vpが増加するとき、同じRDSONを実質的に達成しつつWを減少させることができる。LおよびB’が一定であると仮定すると、Vpを2倍に増加させると、同じRDSONを達成しつつWを半分に減少させることができる。しかしながら、実際には、Vpが変化するときにB’は一定ではない。経験的に、Vpが約3.8倍増加したとき、チャネル335の幅W図3Bは、同じRDSONを与えつつ3分の1に減少させることができる。また、Vpを増加させるうえでは上限もある。Vpが上限を超過する場合、接合型電界効果トランジスタは抵抗器のように振る舞うからである。図4は、接合型電界効果トランジスタのピンチオフ電圧Vpの有効範囲を示すグラフである。図4のグラフにおいて、X軸は接合型電界効果トランジスタの絶対ピンチオフ電圧Vpを表わし単位はボルト、一方でY軸は接合型電界効果トランジスタのRDSONに対する様々な過電圧における等価あるいは有効抵抗Reffの比率すなわちReff/RDSONである。比率が高いほど、過電圧電流の制限において接合型電界効果トランジスタは良好に作動するはずである。比率が1であることは、過電流の制限において接合型電界効果トランジスタは等しい寸法の抵抗器より良好でないことを意味する。接合型電界効果トランジスタの等価抵抗Reff過電圧状態のは、以下の方程式4によって表わすことができる。方程式4において、Vovは過電圧状態の電圧であり、かつReffは同じ過電圧において同じ電流を得るために必要な直列抵抗である。方程式1によると、RDSON=Vp/2×IDSSである。したがって、RDSONに対するReffの比率は以下の方程式5で表すことができ、かつ図4に示されている。図4において、Y軸は対数目盛で、接合型電界効果トランジスタのReff/RDSONの比を表わしている。X軸は、接合型電界効果トランジスタpチャネルのピンチオフ電圧Vpを表わしている。図4のグラフは、過電圧が10VでVpが約20Vのときに、接合型電界効果トランジスタは等しいサイズの抵抗器より良好な電流制限器ではないことを示している。上述した比率が約1であるからである。Vpが5Vのとき、接合型電界効果トランジスタは等しいサイズの抵抗器より電流制限は約4倍良好であり、過電圧がより高い場合はさらに良好である。pチャネル接合型電界効果トランジスタおよび正のピンチオフ電圧の状況において図示したが、その原理および利点はnチャネル接合型電界効果トランジスタおよび負のピンチオフ電圧にも適用可能である。図5は、モノリシック集積回路IC接合型電界効果トランジスタのチャネルの長さLに対する幅Wの比率と接合型電界効果トランジスタのピンチオフ電圧Vpとの間の関係を図示するグラフである。図5のグラフは、約500ΩのRDSONを与えるように設計された接合型電界効果トランジスタに基づいている。しかしながら、当業者は、RDSON値が異なる他の接合型電界効果トランジスタが同様の特性を持つ可能性があることを理解するであろう。通常の集積回路IC接合型電界効果トランジスタは、典型的に約1V~約2VのVppチャネル接合型電界効果トランジスタを持つように設計されている。しかしながら、出願人は、図5に示したように、Vpが増加するとW/Lの比率が減少することを認識した。さらに出願人は、Vpが5Vあるいはnチャネル接合型電界効果トランジスタにおいては-5Vにおいてあるいはこれに近いときに、接合型電界効果トランジスタの寸法減少のほとんどが達成されることを認識した。図4および図5を参照すると、モノリシックIC接合型電界効果トランジスタは、従来の接合型電界効果トランジスタより高いピンチオフ電圧Vpを選択することによって、有効な電流制限機能を提供しつつ減少した寸法特に接合型電界効果トランジスタのチャネル幅Wを有するように最適化することができる。1つの実施形態では、モノリシックIC接合型電界効果トランジスタは、大きさが2Vpチャネル接合型電界効果トランジスタについては2Vより大きく、nチャネル接合型電界効果トランジスタについては-2V未満を超えるピンチオフ電圧Vpを持つように製造することができる。例えば、ピンチオフ電圧Vpは、約2Vと約30Vとの間、あるいは任意選択的に約2.5Vと約25Vとの間とすることができる。別の実施形態では、接合型電界効果トランジスタは、約3Vと約20Vとの間、あるいは任意選択的に約3Vと約15Vとの間のピンチオフ電圧Vpを持つように製造することができる。さらに別の実施形態では、接合型電界効果トランジスタは、約3Vと約10Vとの間、約3Vと約8Vとの間、あるいは約4Vと7Vとの間のピンチオフ電圧Vpを持つように製造することができる。例えば、ピンチオフ電圧Vpは、あるデバイスの保護のために接合型電界効果トランジスタが用いられる過電圧の状態に応じて、約2.1V、約2.5V、約3.0V、約3.5V、約4.0V、約4.5V、約5.0V、約5.5V、約6.0V、約6.5V、約7.0V、約7.5V、約8.0V、約8.5V、約9.0V、約9.5V、約10.0V、約10.5V、11.0V、約11.5V、約12.0V、約12.5V、約13.0V、約13.5V、約14.0V、約14.5V、約15.0V、約15.5V、約16.0V、約16.5V、約17.0V、約17.5V、約18.0V、約18.5V、約19.0V、約19.5V、約20.0V、あるいは前述の電圧のうちの2つの間の任意の電圧から選択される任意の1つとすることができる。ピンチオフ電圧Vpは、図7、図8A~図8Cおよび図9A~図9Cに関連して以下に詳細に説明するように、調整することができる。図6Aおよび図6Bを参照して、電圧保護のためのモノリシックICnチャネル接合型電界効果トランジスタの1つの実施形態について以下に説明する。図6Aは接合型電界効果トランジスタの図式的な平面図であり、かつ図6Bは破断線6B-6Bに沿った接合型電界効果トランジスタの断面図である。図示する接合型電界効果トランジスタ600は、例えば、図2Aの第1の接合型電界効果トランジスタ210を形成することができる。図3Aおよび図3Bのpチャネル接合型電界効果トランジスタと同様に、図6Aおよび図6Bに示す接合型電界効果トランジスタは、シリコンオンインシュレータSOI分離のデバイスである。図示の実施形態では、ハンドルウェーハ601は、キャリア基板として作用するとともに、その上に形成された二酸化ケイ素の絶縁層602を有している。側壁603もまた、層602および側壁603によって形成されたウェル内に接合型電界効果トランジスタ600を形成するケイ素のアイランドを分離するように典型的に二酸化ケイ素から形成される。ウェーハ601、絶縁層602、および側壁603の他の詳細は、図3Aおよび図3Bの接合型電界効果トランジスタ300に関連して上述した通りとすることができる。接合型電界効果トランジスタ600は、P埋込層610、Pプラグ620、Nエピタキシャル層630、nソース領域640、ゲート領域650、nドレイン領域660、pコンタクト領域625、ソースコンタクト671、ドレインコンタクト672およびゲートコンタクト673を含んでいる。P埋込層610は絶縁層602上に形成され、かつp型ドーパントを含んでいる。Nエピタキシャル層630は、P埋込層610上にエピタキシャルに成長した層によって形成される。1つの実施形態では、図6Aおよび図6Bの接合型電界効果トランジスタ600と、図3Aおよび図3Bの接合型電界効果トランジスタ300は、同じ製造プロセスを用いて単一のウェーハ上に形成することができる。そのような実施形態では、図6Aおよび図6BのNエピタキシャル層630は、図3Aおよび図3BのNエピタキシャル層320と同時に形成することができる。Pプラグ620は、図6Bに示したように、接合型電界効果トランジスタ600の一方の側にNエピタキシャル層630を通して形成される。Pプラグ620はP埋込層610と接触するように延びて、pコンタクト領域625からP埋込層610への電気パスが確立されるようにしている。ある実施形態では、接合型電界効果トランジスタ600は、モノリシックICのための単一ウェーハ上でバイポーラトランジスタと同時に形成することができる。そのような実施形態では、PNPバイポーラトランジスタは、PNPトランジスタコレクタピックアップをPNPトランジスタのP埋込層に接続する高エネルギー、高用量の注入物であるPプラグを含むことができる。接合型電界効果トランジスタ600のPプラグ620は、バイポーラトランジスタのPプラグと同時に形成することができる。pコンタクト領域625は、図6Aに示したように、上方から見たときにソース領域640、ゲート領域650およびドレイン領域660を囲むように形成される。pコンタクト領域625は、Pプラグ620の上部に埋め込まれているが、図6Bに示したように、pコンタクト領域625の上部はPプラグ620の上面を通って露出している。pコンタクト領域625は、p型ドーパントで高度にドープされている。図3Aおよび図3Bのnコンタクト領域325と同様に、pコンタクト領域625は、接合型電界効果トランジスタ600のバックゲートを提供する役割を果たしてもよい。ゲートコンタクト673は、pコンタクト領域625に電気的に接続されている。ソース領域640、ゲート領域650およびドレイン領域660は、Nエピタキシャル層630に形成されている。領域640~660の各々は、Nエピタキシャル層630の上部を通して露出する部分を有している。ソース領域640はn領域であり、Pプラグ620から最も遠い。ドレイン領域660はn領域であり、Pプラグ620に最も接近している。ゲート領域650はp型ドーパントでドープされるとともに、ソース領域640とドレイン領域660との間に介装されるが、ソース領域640およびドレイン領域660から離間されている。接合型電界効果トランジスタ600がバイポーラトランジスタと同時に形成される1つの実施形態では、ゲート領域650はNPNバイポーラトランジスタのベースpbsと同時に形成することができる。ソース領域640は、1つ若しくは複数のソースコンタクト671を含んでいるが、それらは例えば図2Aの第1のノードN1に電気的に接続される。ゲート領域650は、Pプラグ620のpコンタクト領域625に電気的に接続される、上を覆うメタルコンタクト673図6Aを有することができる。ドレイン領域660は、例えば図2Aの第2のノードN2に電気的に接続することができる1つ若しくは複数のドレインコンタクト672を含む。Nエピタキシャル層630はまた、上下方向にゲート領域650とP埋込層610との間でかつ水平方向にソース領域640とドレイン領域660との間に画定された、チャネル635も含んでいる。チャネル635は、図6Bに示したように、ゲート領域650に面してソース領域640とドレイン領域660との境界の間に延びる長さLと、図6Aに示したように、接合型電界効果トランジスタ600を上方から見たときに長さLに対して垂直な方向に延びる幅Wとを有している。図示の実施形態では、接合型電界効果トランジスタ600を上方から見たときに、幅Wは、ソース領域640の幅WSおよびドレイン領域660の幅WDと同じとすることができる。チャネル635はまた、ゲート領域650の境界とP埋込層610の境界との間で定義された深さDも有している。作動の間、ゲート電圧はゲート領域650に印加され、かつ同じゲート電圧は、Pプラグ620を介してP埋込層610に電気的に接続されているpコンタクト領域625に印加される。ゲート電圧は、チャネル635を通して流れるドレインソース電流IDSの量を制御する。図6Aおよび図6Bのnチャネル接合型電界効果トランジスタ600を設計する際には、チャネル635の幅Wおよび接合型電界効果トランジスタ600のピンチオフ電圧Vpを選択するために同じ原理を用いることができる。設計原理の他の詳細は、図3A、図3B、図4および図5に関連して上述した通りとすることができる。高いピンチオフ電圧を有する接合型電界効果トランジスタの製造図7Aを参照し、モノリシックICのための高いピンチオフ電圧を有する接合型電界効果トランジスタを製造する方法の一実施形態について以下に説明する。図示の実施形態では、接合型電界効果トランジスタは相補的なバイポーラプロセスを用いて形成することができる。例えば、pチャネル接合型電界効果トランジスタ300は、NPNバイポーラトランジスタ700AおよびPNPバイポーラトランジスタ700Bなどのバイポーラトランジスタの形成と同時に形成することができる。接合型電界効果トランジスタ300の構造の詳細は、図3Aおよび図3Bの接合型電界効果トランジスタ300に関連して上述した通りとすることができる。図示するNPNバイポーラトランジスタ700AおよびPNPバイポーラトランジスタ700Bは、接合型電界効果トランジスタ300と同じ基板301上に形成される。NPNバイポーラトランジスタ700Aは、n埋込層710a、Nエピタキシャル層720a、エミッター領域n731a、ベース領域pbs732a、コレクタコンタクト領域n733a、およびNプラグ740aを含んでいる。PNPバイポーラトランジスタ700Bは、p埋込層715b、Nエピタキシャル層720b、p-ウェル730b、エミッター領域p731b、ベース領域nbs732b、コレクタコンタクト領域p733bおよびPプラグ740bを含んでいる。当業者は、バイポーラトランジスタ700A,700Bの構造はトランジスタの設計に応じて幅広く変化する可能性があることを理解するであろう。1つの実施形態において、バイポーラトランジスタ700A、700Bは以下のように形成することができる。最初に、n埋込層マスクおよびp埋込層マスクが注入され、かつトレンチ分離303a、303b内に拡散されてn埋込層710aおよびp埋込層715bをそれぞれ形成する。その後、NPNトランジスタコレクタを形成するNエピタキシャル層720a、720bが成長し、かつNプラグ740aおよびPプラグ740bが注入される。続いて、PNPトランジスタコレクタを形成するP-ウェル730bが注入される。その後、PNPトランジスタコレクタ733bおよびプラグ注入物740a、740bの熱駆動が伝達される。フィールド酸化膜図示せずが上述した構造上で成長し、次にベース開口を形成するために部分的に取り除かれる。その後、PNPおよびNPNトランジスタベースの注入および拡散を実行してベース領域732a、732bを形成する。PNPおよびNPNトランジスタエミッターの注入および拡散は、エミッタ領域731a、731bを形成するために実行される。図示する実施形態では、接合型電界効果トランジスタ300の構成要素のうちの少なくともいくつかは、バイポーラトランジスタ700A、700Bの構成要素と同時に形成することができる。例えば、接合型電界効果トランジスタ300のn埋込層310は、NPNバイポーラトランジスタ700Aのn埋込層710aと同時に形成することができる。接合型電界効果トランジスタ300のP-ウェル330は、PNPバイポーラトランジスタ700BのコレクタP-ウェル730bと同時に形成することができる。接合型電界効果トランジスタ300のソース340およびドレイン360は、PNPバイポーラトランジスタ700Bのエミッター731bと同時に形成することができる。当業者は、バイポーラトランジスタ700A、700Bの構成要素の形成と同時に接合型電界効果トランジスタ300の構成要素を形成するために、様々な方法を用いることができることを理解するであろう。さらに、接合型電界効果トランジスタ300のゲート領域350は、PNPバイポーラトランジスタ700Bのベース領域732bと同時に形成することができる。したがって、ゲート領域350は、PNPバイポーラトランジスタ700Bのベース領域732bの深さDBと実質的に同じである深さDGを有することができる。接合型電界効果トランジスタ300のチャネル335は、深さDCHを有している。接合型電界効果トランジスタ300およびバイポーラトランジスタ700A、700Bの結果として生じる構造が、図7Aに示されている。上述したバイポーラプロセスを用いることにより、チャネル335の深さDCHは、CMOSプロセスで形成された接合型電界効果トランジスタのチャネルの深さより大きくすることができる。そのようなより深いチャネル335を持つことにより、接合型電界効果トランジスタ300は、CMOSプロセスによって形成された接合型電界効果トランジスタに比較して、増加したピンチオフ電圧Vpを持つことができる。接合型電界効果トランジスタのピンチオフ電圧の調整上述した実施形態では、同じ過電圧保護を実質的に提供しつつ、接合型電界効果トランジスタのピンチオフ電圧Vpが増加して、接合型電界効果トランジスタのチャネル幅Wの減少を可能にする。接合型電界効果トランジスタのピンチオフ電圧Vpは、様々な方法あるいは構造を用いることにより増加させることができる。いくつかの実施形態では、接合型電界効果トランジスタのピンチオフ電圧Vpは、接合型電界効果トランジスタのチャネルの深さを増加させることによって増加させることができる。チャネルの深さを、ピンチオフ電圧Vpを増加させる第1の要因とすることができる。浅いチャネルについては、ゲートとチャネルとの間のドーピングプロファイルを異ならせることによって、ピンチオフ電圧Vpも調整することができる。図7Bを参照して、一実施形態による接合型電界効果トランジスタのピンチオフ電圧を調整する方法について以下に説明する。図示する実施形態では、接合型電界効果トランジスタ300’のゲート領域350’は、NPNバイポーラトランジスタ700Aのエミッター領域731aと同時に形成することができる。したがって、ゲート領域350は、NPNバイポーラトランジスタ700Aのエミッター領域731aの深さDEと実質的に同じである深さDG’を有することができる。図7Bの構造を作るプロセスの他の詳細は、図7Aに関連して上述した通りとすることができる。NPNバイポーラトランジスタ700Aのエミッター領域731a深さDEは、PNPバイポーラトランジスタ700Bのベース領域732b深さDBより浅い。したがって、そのような実施形態では、ゲート領域350’は、PNPバイポーラトランジスタ700Bのベース領域732bと同時に形成される図7Aのゲート領域350より浅くすることができる。そのようなより浅いゲート領域350により、ゲート領域350’とn埋込層310の間に定義されるチャネル深さD’は図7Aのチャネル深さDより大きく、それは図7Aの接合型電界効果トランジスタ300に比較して、接合型電界効果トランジスタ300’のピンチオフ電圧を増加させることができる。図8A~図8Cを参照して、過電圧保護のためにピンチオフ電圧を調整した接合型電界効果トランジスタを形成する別の実施形態について以下に説明する。1つの実施形態では、pチャネル接合型電界効果トランジスタのP-ウェルにソースを制限した拡散を用いることができる。例えば、P-ウェルは、注入によって小さな正方形として形成することができる。その後、熱駆動の間に、ドーパントの量を制限すると、それはP-ウェルの有効用量を減少させ、従って接合型電界効果トランジスタのピンチオフ電圧Vpを調整する。この熱駆動プロセスは、P-ウェルを有するpチャネル接合型電界効果トランジスタについて特に有効である。この熱駆動の大きな熱収支が、P-ウェルのプロファイルの不規則性を等しくするからである。結果として生じる構造はより少ないチャネルのドーピングを有し、これはチャネルをより早く消耗させて、ピンチオフ電圧Vpを減少させる。上述したドレイン領域に対するソースを制限した拡散ピクセレーションpixellationとも呼ばれるの一例が、2009年11月2日に出願された米国特許出願整理番号第12/611,052号に開示されている。なお、その開示は参照によって本願明細書に組込まれる。上記した用途では、小さな正方形の拡散は少なくドープしたドレインLDDを生産するために用いられる。図8Aは、一実施形態による、上記したソースを制限する拡散プロセスに用いるマスク800を図示している。マスク800は、複数のより小さな開口810を含んでいる。開口810は、接合型電界効果トランジスタのP-ウェルを形成するところに配置される。1つの実施形態では、この実施例における開口810は公称約1ミクロンの正方形であり、それらの中心は形成されるP-ウェルの中心に配置される。注入ステップの間、例えば、p型ドーパントはマスク800の開口810の下方の半導体材料通常ケイ素801に注入され、ドーパント濃度はウェーハの表面で最も高く、表面から深くなるに連れて減少する。図8Bに示したように、領域820、822および824は開口810の下に存在するが、開口810は従来のP-ウェル例えば、図3BのP-ウェル330を形成するためのより広いマスクの単一の開口に比較して小さいので、より広い開口に比較するとドーパントは半導体材料の深くには延在しない。注入の後、半導体は、図8Cに示すように、ドーパントを拡散させるために熱処理される。拡散距離は、濃度に加えて温度と時間の関数である。その結果、開口810の下方の注入は互いに拡散し、離間された開口810はドーピングを減少させた拡張領域830を生じさせる。このドーピングを減少させた領域830は、従来のP-ウェルにおけるドーピングプロファイルに対してドーピングが減少している。通常のP-ウェルに比較すると、ドーピングを減少させた領域830において、ドーピングが半導体材料の中により浅く延在するため、ドーピングを減少させた領域830におけるドーピング原子の数および単位面積当たりのドーピング濃度は、従来のP-ウェルと比較するとより少ない。したがって、結果として生じる構造はチャネルのドーピングを少なくし、それはチャネルをより早く消耗させて、ピンチオフ電圧Vpを低下させる。この実施形態は、接合型電界効果トランジスタのピンチオフ電圧を調整するための図7Aおよび図7Bに関連して上述した方法と組み合わせて用いることができる。上述した実施形態において、過電圧および/または低電圧保護のための接合型電界効果トランジスタは、接合型電界効果トランジスタのピンチオフ電圧を高めることによって、縮小したチャネル幅を持つように最適化することができる。この構成は、より広いチャネル幅を有するものと実質的に同じ過電圧および/または低電圧の保護能力をもたらす。用途したがって、当業者は、上述した接合型電界効果トランジスタによって過電圧あるいは低電圧状態から保護される任意のデバイスのために、実施形態の構成および原理を適合させ得ることを理解するだろう。上述した構成を用いる接合型電界効果トランジスタは、様々な電子装置あるいは集積回路内に実装することができる。電子装置の実施例としては、家庭用電子製品、家庭用電子製品の部品、電子テスト装置等を挙げることができるがそれらには限定されない。電子装置の実施例としては、また光学ネットワークまたは他の通信ネットワーク、およびディスクドライバの回路を挙げることができる。家庭用電子製品としては、携帯電話、セルラー基地局、電話、テレビ、コンピューターモニター、コンピューター、ハンドヘルドコンピューター、ネットブック、タブレットコンピュータ、電子書籍、携帯情報端末PDA、ステレオシステム、カセットレコーダもしくはプレーヤー、DVDプレーヤー、CDプレーヤー、VCR、DVR、MP3プレーヤー、ラジオ、カムコーダー、カメラ、ディジタルカメラ、ポータブルメモリーチップ、複写機、ファクシミリ装置、スキャナ、多機能周辺機器、腕時計、時計、その他を挙げることができるが、それらには限定されない。さらに、電子装置には未完成の製品が含むことができる。前述の説明および特許請求の範囲は、ともに結合されたあるいは接続された要素あるいは特徴に言及する場合がある。ここで用いられる場合、結合されたは、明らかにそうでないと述べない限り、1つの要素/特徴が別の要素/特徴に、直接あるいは間接的に、必ずしも機械的にではなく結合されることを意味する。同様に、明らかにそうでないとに述べない限り、接続されたは、1つの要素/特徴が別の要素/特徴に、直接あるいは間接的に、必ずしも機械的にではなく接続されることを意味する。したがって、図に示されている様々な概略図が要素および構成部品の例示的な配設を描いているが、描かれている回路の機能性に悪影響を及ぼさないと仮定すると追加の介在要素、デバイス、特徴あるいは構成部分が、現実の実施形態では存在してもよい。ある実施形態の面から本発明を説明したが、本明細書に述べた特徴および利点のすべてを与えるとは限らない実施形態を含めて、当業者に明らかな他の実施形態も、本発明の範囲内にある。さらに、上述した様々な実施形態を組み合わせてさらなる実施形態を提供することができる。さらに、1つの実施形態の状況において示されたある特徴は、他の実施形態にも同様に組み入れることができる。従って、本発明の範囲は添付された請求範囲への参照によってのみ定められる。"