a基板の上方に、第1金属酸化物を含有する半導体からなる第1半導体膜を形成する工程と、b前記第1半導体膜上に第2金属酸化物を含有する半導体からなる第2半導体膜を形成する工程と、c前記第1半導体膜と前記第2半導体膜との積層膜を加工する工程と、d前記c工程の後、前記第2半導体膜上に、第1導電性膜を形成する工程と、e前記d工程の後、前記第2半導体膜上の第1領域の前記第1導電性膜をエッチングにより除去する工程と、f前記e工程の後、前記第1領域の前記第2半導体膜をエッチングにより除去する工程と、を有し、前記c工程と、前記f工程との間に、g前記第1半導体膜に熱処理を施し、前記第1半導体膜を結晶化する工程を有することを特徴とする半導体装置の製造方法。前記e工程のエッチングは、ドライエッチングであり、前記f工程のエッチングは、ウェットエッチングであることを特徴とする請求項1記載の半導体装置の製造方法。前記g工程により結晶化された前記第1半導体膜の前記f工程のエッチングにおけるエッチングレートは、前記第2半導体膜の前記f工程のエッチングにおけるエッチングレートより低いことを特徴とする請求項2記載の半導体装置の製造方法。前記g工程により結晶化された前記第1半導体膜の結晶粒の平均粒径は、1nm以上であることを特徴とする請求項2記載の半導体装置の製造方法。前記第1金属酸化物は、インジウムIn元素および酸素元素を含む膜In-O、または、インジウムIn元素、すずSn元素および酸素元素を含む膜In-Sn-Oであることを特徴とする請求項2記載の半導体装置の製造方法。前記第2金属酸化物は、亜鉛Zn元素および酸素元素を含む膜Zn-O、ガリウムGa元素および酸素元素を含む膜Ga-O、インジウムIn元素、ガリウムGa元素、亜鉛Zn元素および酸素元素を含む膜In-Ga-Zn-O、亜鉛Zn元素、すずSn元素および酸素元素を含む膜Zn-Sn-O、インジウムIn元素、亜鉛Zn元素および酸素元素を含む膜In-Zn-O、ガリウムGa元素、亜鉛Zn元素および酸素元素を含む膜Ga-Zn-O、インジウムIn元素、ガリウムGa元素および酸素元素を含む膜In-Ga-O、および、アルミニウムAl元素、亜鉛Zn元素および酸素元素を含む膜Al-Zn-Oから選択されるいずれかの膜であることを特徴とする請求項5記載の半導体装置の製造方法。前記a工程の前に、h前記基板上にトランジスタのゲート電極を形成した後、前記ゲート電極上にゲート絶縁膜を形成する工程を有し、前記a工程は、前記ゲート絶縁膜上に、前記第1半導体膜を形成する工程であり、前記e工程は、前記第1領域の前記第1導電性膜を除去することにより、前記第1領域を介して離間して配置される前記トランジスタのソース電極およびドレイン電極を形成する工程であることを特徴とする請求項1記載の半導体装置の製造方法。前記e工程は、前記第1領域の前記第1導電性膜を除去することにより、前記第1領域を介して離間して配置されるトランジスタのソース電極およびドレイン電極を形成する工程であり、i前記f工程の後に、前記ソース電極および前記ドレイン電極上にゲート絶縁膜を形成した後、前記ゲート絶縁膜上に前記トランジスタのゲート電極を形成する工程を有することを特徴とする請求項1記載の半導体装置の製造方法。a基板の上方に、半導体層を形成する工程と、b前記半導体層上に、第1金属酸化物を含有する半導体からなる第1半導体膜を形成する工程と、c前記第1半導体膜上に第2金属酸化物を含有する半導体からなる第2半導体膜を形成する工程と、d前記半導体層、前記第1半導体膜および前記第2半導体膜との積層膜を加工する工程と、e前記d工程の後、前記第2半導体膜上に、第1導電性膜を形成する工程と、f前記e工程の後、前記第2半導体膜上の第1領域の前記第1導電性膜をエッチングにより除去する工程と、g前記f工程の後、前記第1領域の前記第2半導体膜をエッチングにより除去する工程と、を有し、前記d工程と、前記g工程との間に、h前記第1半導体膜に熱処理を施し、前記第1半導体膜を結晶化する工程を有することを特徴とする半導体装置の製造方法。前記f工程のエッチングは、ドライエッチングであり、前記g工程のエッチングは、ウェットエッチングであることを特徴とする請求項9記載の半導体装置の製造方法。前記h工程により結晶化された前記第1半導体膜の前記g工程のエッチングにおけるエッチングレートは、前記第2半導体膜の前記g工程のエッチングにおけるエッチングレートより低いことを特徴とする請求項10記載の半導体装置の製造方法。前記h工程により結晶化された前記第1半導体膜の結晶粒の平均粒径は、1nm以上であることを特徴とする請求項10記載の半導体装置の製造方法。前記第1金属酸化物は、インジウムIn元素および酸素元素を含む膜In-O、または、インジウムIn元素、すずSn元素および酸素元素を含む膜In-Sn-Oであることを特徴とする請求項10記載の半導体装置の製造方法。前記第2金属酸化物は、亜鉛Zn元素および酸素元素を含む膜Zn-O、ガリウムGa元素および酸素元素を含む膜Ga-O、インジウムIn元素、ガリウムGa元素、亜鉛Zn元素および酸素元素を含む膜In-Ga-Zn-O、亜鉛Zn元素、すずSn元素および酸素元素を含む膜Zn-Sn-O、インジウムIn元素、亜鉛Zn元素および酸素元素を含む膜In-Zn-O、ガリウムGa元素、亜鉛Zn元素および酸素元素を含む膜Ga-Zn-O、インジウムIn元素、ガリウムGa元素および酸素元素を含む膜In-Ga-O、および、アルミニウムAl元素、亜鉛Zn元素および酸素元素を含む膜Al-Zn-Oから選択されるいずれかの膜であることを特徴とする請求項13記載の半導体装置の製造方法。a基板の上方に配置された第1金属酸化物を含有する多結晶の半導体からなる第1半導体膜と、b前記第1半導体膜の上方に配置され、前記第1半導体膜上の第1領域を挟んで離間して配置されたソース電極およびドレイン電極と、cゲート電極と、dゲート絶縁膜と、を有するトランジスタを有し、e第2金属酸化物を含有する半導体からなる第2半導体膜であって、前記第1半導体膜と前記ソース電極、および前記第1半導体膜と前記ドレイン電極との間に配置された第2半導体膜と、を有することを特徴とする半導体装置。前記第1半導体膜のエッチングレートは、前記第2半導体膜のエッチングレートより低いことを特徴とする請求項15記載の半導体装置。前記第1半導体膜の平均粒径は、1nm以上であることを特徴とする請求項15記載の半導体装置。f前記第1半導体膜の下層に半導体層を有することを特徴とする請求項15記載の半導体装置。前記第1金属酸化物は、インジウムIn元素および酸素元素を含む膜In-O、または、インジウムIn元素、すずSn元素および酸素元素を含む膜In-Sn-Oであることを特徴とする請求項15記載の半導体装置。前記第2金属酸化物は、亜鉛Zn元素および酸素元素を含む膜Zn-O、ガリウムGa元素および酸素元素を含む膜Ga-O、インジウムIn元素、ガリウムGa元素、亜鉛Zn元素および酸素元素を含む膜In-Ga-Zn-O、亜鉛Zn元素、すずSn元素および酸素元素を含む膜Zn-Sn-O、インジウムIn元素、亜鉛Zn元素および酸素元素を含む膜In-Zn-O、ガリウムGa元素、亜鉛Zn元素および酸素元素を含む膜Ga-Zn-O、インジウムIn元素、ガリウムGa元素および酸素元素を含む膜In-Ga-O、および、アルミニウムAl元素、亜鉛Zn元素および酸素元素を含む膜Al-Zn-Oから選択されるいずれかの膜であることを特徴とする請求項19記載の半導体装置。本発明者は、上記のような金属酸化物よりなる半導体膜をチャネル層として用いた薄膜トランジスタの研究開発に従事している。しかしながら、金属酸化物よりなる半導体は、プラズマや加速粒子にさらされるとダメージを受け易いものがある。即ち、このダメージによって、酸素欠損や捕獲準位を形成してしまう。このように酸素欠損が過剰になるとキャリアが過剰になり、TFTのゲート電極による電流制御が困難となる。また、捕獲準位の形成により、TFTの電流-電圧特性が劣化し、その信頼性が低下する恐れがある。そのため、現在産業的に広く用いられているシリコンを用いたTFTの一形態であるトップコンタクト型のTFTを形成する場合に、次の点が課題となる。第1の課題として、金属酸化物よりなる半導体膜上にスパッタリング法など、プラズマや加速粒子を生成する方法により金属の膜を形成する際に、金属酸化物よりなる半導体膜が受けるダメージを解消することが課題となる。第2の課題として、金属膜を加工しソースドレイン電極を形成する際にドライエッチングなどのエッチング方法を用いたときに、その下層の金属酸化物よりなる半導体膜が受けるダメージを解消することが課題となる。金属膜のスパッタリング法による形成は、膜質や成膜速度、均一性、歩留まりに優れるため、量産性が高く産業的に広く用いられている方法である。また、ドライエッチングによる加工も、加工精度や加工速度に優れるため、量産性が高く産業的に広く用いられている方法である。よって、このようなスパッタリング法やドライエッチング方法の採用の回避は困難である。そこで、上記ダメージ層の効果的な除去方法の検討が切望される。例えば、上述の2つの課題を解決する方法として、非特許文献1では、前述のとおり、ダメージを受けた厚さ30nm程のチャネル層をウェットエッチングにより除去することが検討されている、また、非特許文献2では、前述のとおり、エッチスストッパ層を形成し、ソース電極およびドレイン電極のドライエッチングの際のダメージがチャネル層に及ばないようにしている。しかしながら、例えば、上記非特許文献1に記載の方法では、ドライエッチングによりダメージを受けた領域を、単にウェットエッチングにより除去するだけでは、チャネル層の厚さにバラツキが生じ得る。即ち、ウェットエッチングは制御性が低く、大面積の領域に多数のTFTを形成する場合、各TFTのチャネル層の厚さにバラツキが生じてしまう。このチャネル層の厚さは、TFTの特性を左右する重要なパラメータであるため、チャネル層の厚さのバラツキによりTFT特性のバラツキが増大してしまう。結果として、製品の歩留まりが低下するという問題がある。一方、非特許文献2に記載の方法では、チャネル層とソースドレイン電極との間に抵抗が大きいCu-In-Ga-Zn-O層が入るため、TFTのオン電流が低減するという問題がある。そこで、本発明は、上述のような事情に基づいてなされたものであり、本発明の目的は、特性の良好な半導体装置の製造方法を提供することにある。特に、ソースドレイン電極の加工の際のエッチングダメージが加わりやすいトップコンタクト型TFTにおいても、その特性を向上させることができる半導体装置の製造方法を提供することにある。また、製造歩留まりを向上させることができる半導体装置の製造方法を提供することにある。また、本発明の他の目的は、特性の良好な半導体装置を提供することにある。特に、ソースドレイン電極の加工の際のエッチングダメージが加わりやすいトップコンタクト型TFTにおいても、その特性を向上させることができる半導体装置の構成を提供することにある。本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、a基板の上方に、第1金属酸化物を含有する半導体からなる第1半導体膜を形成する工程と、b上記第1半導体膜上に第2金属酸化物を含有する半導体からなる第2半導体膜を形成する工程と、c上記第1半導体膜と上記第2半導体膜との積層膜を加工する工程と、d上記c工程の後、上記第2半導体膜上に、第1導電性膜を形成する工程と、e上記d工程の後、上記第2半導体膜上の第1領域の上記第1導電性膜をエッチングにより除去する工程と、f上記e工程の後、上記第1領域の上記第2半導体膜をエッチングにより除去する工程と、を有し、上記c工程と、上記f工程との間に、g上記第1半導体膜に熱処理を施し、上記第1半導体膜を結晶化する工程を有する。本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、a基板の上方に、半導体層を形成する工程と、b上記半導体層上に、第1金属酸化物を含有する半導体からなる第1半導体膜を形成する工程と、c上記第1半導体膜上に第2金属酸化物を含有する半導体からなる第2半導体膜を形成する工程と、d上記半導体層、上記第1半導体膜および上記第2半導体膜との積層膜を加工する工程と、e上記d工程の後、上記第2半導体膜上に、第1導電性膜を形成する工程と、f上記e工程の後、上記第2半導体膜上の第1領域の上記第1導電性膜をエッチングにより除去する工程と、g上記e工程の後、上記第1領域の上記第2半導体膜をエッチングにより除去する工程と、を有し、上記d工程と、上記g工程との間に、h上記第1半導体膜に熱処理を施し、上記第1半導体膜を結晶化する工程を有する。本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、a基板の上方に配置された第1金属酸化物を含有する多結晶の半導体からなる第1半導体膜と、b上記第1半導体膜の上方に配置され、上記第1半導体膜上の第1領域を挟んで離間して配置されたソース電極およびドレイン電極と、cゲート電極と、dゲート絶縁膜と、を有するトランジスタを有し、e第2金属酸化物を含有する半導体からなる第2半導体膜であって、上記第1半導体膜と上記ソース電極、および上記第1半導体膜と上記ドレイン電極との間に配置された第2半導体膜と、を有する。また、f上記第1半導体膜の下層に半導体層を有していてもよい。本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、その特性を向上させることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等個数、数値、量、範囲等を含むについても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。実施の形態1以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図1~図9は、本実施の形態の半導体装置の製造工程を示す要部断面図または要部平面図である。なお、要部断面図は要部平面図のA-A部に対応する。構造説明まず、本実施の形態の半導体装置の製造工程を示す要部断面図の一つである図9を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。図9に示すように、本実施の形態の半導体装置は、薄膜トランジスタを有する。この薄膜トランジスタは、いわゆる、ボトムゲート/トップコンタクト構造のトランジスタである。このボトムゲート構造とは、チャネルを形成する半導体膜チャネル層、ここでは、第1および第2金属酸化物半導体膜導電層CLcと犠牲層SLの積層膜SCLよりも下層にゲート電極GEが配置されている構造をいう。また、トップコンタクトとは、上記半導体膜ここでは、上記積層膜SCLよりも上層にソース電極SEおよびドレイン電極DEが配置されている構造をいう。即ち、図9に示すように、本実施の形態の薄膜トランジスタは、基板SUBの主表面に配置される。具体的には、本実施の形態の薄膜トランジスタは、基板SUB上に配置されたゲート電極GEと、ゲート電極GE上にゲート絶縁膜GIFを介して配置された半導体膜である上記積層膜SCLと、この積層膜SCL上に配置されたソース電極SEおよびドレイン電極DEとを有する。このソース電極SEおよびドレイン電極DEは、ゲート電極GEと積層膜SCLとの重なり領域上において、所定の間隔を置いて配置されている。この所定の間隔の部分がチャネル領域第1領域となる。ここで、上記半導体膜は、第1金属酸化物半導体膜導電層CLc、第1半導体膜と、その上部に配置された第2金属酸化物半導体膜犠牲層SL、第2半導体膜との積層膜SCLよりなるが、上記チャネル領域において、上層の第2金属酸化物半導体膜犠牲層SLが除去された構成となっている。言い換えれば、上記チャネル領域においては、第1金属酸化物半導体膜導電層CLcが配置され、このチャネル領域の両側、即ち、ソース電極SEおよびドレイン電極DEの下層には、第1および第2金属酸化物半導体膜導電層CLcおよび犠牲層SLの積層膜が配置されている。このように、本実施の形態においては、半導体膜を積層膜導電層CLcおよび犠牲層SLで構成するとともに、チャネル領域において上層膜ここでは、犠牲層SLを除去しているので、トランジスタ特性が向上する。即ち、チャネル領域においては、ソース電極SEおよびドレイン電極DEの形成の際のドライエッチング工程において、ダメージが加わりやすい。これに対し、本実施の形態においては、チャネル領域の半導体膜のうち上層膜ここでは、犠牲層SLを除去した構成としたので、ダメージが除去され、トランジスタの特性を向上させることができる。また、半導体膜導電層CLcおよび犠牲層SLを構成する積層膜のうち、下層膜ここでは、導電層CLcが、そのエッチングレートエッチレートが上層膜ここでは、犠牲層SLのエッチングレートより低くなるよう選択されている。また、半導体膜導電層CLcおよび犠牲層SLを構成する積層膜のうち、下層膜ここでは、導電層CLcを結晶化多結晶化している。結晶の平均粒径は1nm以上である。よって、結晶化によりエッチングレートが低下し、積層膜中の上層膜ここでは、犠牲層SLのウェットエッチングの際、下層膜ここでは、導電層CLcの膜減りやバラツキを低減することができる。よって、トランジスタ特性を向上させることができる。また、主たるチャネル層を構成する下層膜ここでは、導電層CLcを結晶化することにより、キャリア電子やホールの移動度が向上し、トランジスタ特性を向上させることができる。なお、薄膜トランジスタの各部位を構成する材料や平面形状などについては、以下の製造方法説明の欄において詳細に説明する。製造方法説明次いで、図1~図9を参照しながら、本実施の形態の半導体装置の製造工程を説明するとともに、当該半導体装置の構成をより明確にする。図1に示すように、基板SUBとして、例えば、ガラス基板を準備する。基板SUBとしては、例えば、ガラスの他、石英、サファイアなどからなる基板を用いることができる。また、プラスチックフィルム等よりなる基板、いわゆるフレキシブル基板を用いてもよい。また、必要に応じて、ゲート電極GEが形成される側の表面に絶縁膜がコーティングされている基板を用いてもよい。次いで、基板SUB上に、ゲート電極材料として、例えば、導電性膜をスパッタリング法などで堆積し、所定の形状図2参照にパターニングすることによりゲート電極GEを形成する。ゲート電極材料としては、例えば、モリブデンMo、クロムCr、タングステンW、アルミニウムAl、銅Cu、チタンTi、ニッケルNi、銀Ag、金Au、プラチナPt、タンタルTa、亜鉛Znなどの金属材料を用いることができる。これらを単体で用いてもよいし、また、これらのうち、数種の金属を合金として用いてもよい。また、上記金属の単体層または合金層を積層した膜を用いても良い。また、ITO酸化インジウムスズ、In-Sn-O、IndiumTinOxideや酸化アルミニウム亜鉛Al-Zn-Oなどの導電性を有する金属酸化物を用いてもよい。また、窒化チタンTiNなどの導電性を有する金属窒化物を用いることができる。また、不純物を含有し、キャリア電子、ホールの多い半導体を用いてもよい。また、上記金属化合物金属酸化物、金属窒化物や半導体と、金属合金を含むとの積層体を用いてもよい。このゲート電極GEの成膜には、スパッタリング法の他、蒸着法やCVD化学気相成長、ChemicalVaporDeposition法などを用いることができる。また、パターニングは、所定の形状のフォトレジスト膜をフォトリソグラフィ技術を用いて形成した後、当該フォトレジスト膜をマスクとしたエッチングにより行うことができる。このエッチングとしては、ドライエッチングまたはウェットエッチングを用いることができる。また、所定の形状を開口したフォトレジスト膜上に、導電性膜を堆積した後、上記所定の形状以外の領域の導電性膜をフォトレジスト膜とともに除去する、いわゆるリフトオフ法によりパターニングを行ってもよい。ここでは、例えば、電子線EBを用いた蒸着法により、厚さ100nm程度のモリブデン膜Moを成膜し、反応性イオンエッチングRIEReactiveIonEtchingによりパターニングすることにより、基板SUB上にゲート電極GEを形成する。このゲート電極GEの形状上面から見た平面形状は、例えば、図2に示すように、第1方向図面縦方向に長辺を有する略矩形状に形成する。次いで、図3に示すように、ゲート電極GE上に、ゲート絶縁膜GIFとして、酸化シリコン膜SiOxを、CVD法などにより、100nm程度堆積する。酸化シリコン膜の他、酸化アルミニウム膜などの他の酸化膜を用いてもよい。これらの酸化膜を用いることが好ましい。また、酸化膜以外に、窒化シリコン膜や窒化アルミニウム膜などの無機絶縁膜を用いることができる。また、パリレンなどの有機絶縁膜を用いてもよい。また、成膜方法としては、上記CVD法の他、スパッタリング法や塗布法などを用いてもよい。次いで、ゲート絶縁膜GIF上に、導電層導電膜、半導体膜、半導体層CLとして、第1金属酸化物半導体膜を形成する。この導電層CLは、薄膜トランジスタの主たるチャネル領域を構成する膜であり、半導体の性質を有する。ここでは、第1金属酸化物半導体膜として、酸化インジウムスズIn-Sn-O、ITO:IndiumTinOxide膜を、例えば、RFスパッタリング法を用いて5nm以上の膜厚で堆積する。第1金属酸化物半導体膜としては、上記酸化インジウムスズIn-Sn-Oの他、酸化インジウムIn-Oを用いてもよい。このように、Inの酸化物を主体とした酸化物を用いることができる。また、成膜方法としては、上記スパッタリング法の他、CVD法、PLDPulsedLaserDeposition法、塗布法、印刷法などを用いることができる。なお、PLD法とは、レーザー光をターゲットに照射し、ターゲットの対面に置かれた基板にターゲット材料を堆積させる成膜方法である。この第1金属酸化物半導体膜の成膜時の温度は、金属酸化物半導体膜導電層CLが結晶化しない温度例えば、150°C以下とする。即ち、上記金属酸化物半導体膜導電層CLは、成膜時において、非結晶アモルファス状態の膜である。次いで、導電層CL上に、犠牲層導電膜、半導体膜、半導体層SLとして第2金属酸化物半導体膜を形成する。この犠牲層SLも、半導体の性質を有する膜である。ここでは、第2金属酸化物半導体膜犠牲層SLとして、例えば、酸化インジウムガリウム亜鉛In-Ga-Zn-O膜を、例えば、RFスパッタリング法を用いて堆積する。この際、第2金属酸化物半導体膜犠牲層SLの膜厚は、30nm以上とすることが望ましい。これは、後述する、金属膜MFをドライエッチングで加工する際のダメージの深さが約30nmであるためである。第2金属酸化物半導体膜としては、上記酸化インジウムガリウム亜鉛の他、酸化亜鉛Zn-O、酸化ガリウムGa-O、酸化亜鉛スズZn-Sn-O、酸化インジウム亜鉛In-Zn-O、酸化ガリウム亜鉛Ga-Zn-O、酸化インジウムガリウムIn-Ga-O、酸化アルミニウム亜鉛Al-Zn-Oなどの、Zn又はGa系酸化物、およびそれらと他の金属の複合酸化物を用いることができる。また、成膜方法としては、上記スパッタリング法の他、CVD法、PLD法、塗布法、印刷法などを用いることができる。この第2金属酸化物半導体膜の成膜時の温度は、この時点で上記第1金属酸化物半導体膜導電層CLが結晶化しないよう、上記第1金属酸化物半導体膜導電層CLが結晶化しない上記温度例えば、150°C以下とすることが好ましい。第1金属酸化物半導体膜導電層CLと第2金属酸化物半導体膜犠牲層SLとの組み合わせとしては上述の材料の中から種々の組み合わせが考えられるが、中でも、導電層CLがIn-Sn-Oから成り、犠牲層SLがIn-Ga-Zn-O、Zn-O、Al-Zn-O、Ga-Zn-O、Zn-Sn-Oの何れか一つからなるような組み合わせが好ましい。その理由を以下に説明する。酸化インジウムスズIn-Sn-Oについては、実用性、汎用性が高く、酸素含有量を調整するだけで、半導体特性を容易に顕在化させることができる。酸化インジウムスズIn-Sn-Oについては、In2O3中に10wt程度以下のSnを含有したものが透明導電膜用のスパッタリングターゲットとして市販されているが、このターゲットを用いて成膜する際に、酸素分圧を制御することで導電性と半導体特性のどちらを顕在化させるかを制御することができる。即ち、酸素分圧を増加させることで膜中の酸素量が増えしたがってキャリア電子量が減り、連続的に導電性から半導体特性に移行する。具体的には、酸素分圧を45mPa程度とするとキャリア電子密度が5×1019cm-3程度になり、半導体特性が顕在化し始める。また、酸素分圧を20mPa程度以下とすると、導電性が顕著になり、前述のゲート電極GEや後述のソース電極SE、ドレイン電極DEの材料として使用可能となる。また、犠牲層SLについては、In-Ga-Zn-O、Zn-O、Al-Zn-O、Ga-Zn-O、Zn-Sn-Oの各材料は、そのエッチングレートが、多結晶の酸化インジウムスズIn-Sn-Oのエッチングレート0.1nm/minより大きく、具体的に、In-Ga-Zn-Oアモルファス状態については、12nm/min、Zn-O結晶状態については、100nm/min、Zn-Sn-Oアモルファス状態については15nm/minである図11参照。なお、上記データは、エッチング液として、シュウ酸系のエッチング液具体的には、関東化学株式会社製ITO-07Nを用いた場合のデータである。また、本明細書においては、金属酸化物について、含有する各元素を羅列する表示をしており、これらの組成比を明記していないが、これらの組成比については、所望の特性、例えば、半導体膜であれば、半導体特性、また、導電性膜であれば、導電性を有する組成比であればよい。次いで、図4に示すように、積層膜SCLを素子分離のため島状に加工する。例えば、第1および第2金属酸化物半導体膜導電層CLと犠牲層SLの積層膜積層半導体膜SCL上に図示しないフォトレジスト膜を形成した後、露光現像処理フォトリスグラフィを施すことにより、所望の形状のフォトレジスト膜のみ残存させる。次いで、上記フォトレジスト膜をマスクに、上記積層膜をウェットエッチングすることにより、所望の形状の上記積層膜を残存させる。この際、導電層CLは結晶化されておらずアモルファス状態で、そのエッチングレートは大きく、12nm/minである。よって、エッチングしやすい。特に、上記犠牲層SLの例示である、In-Ga-Zn-O、Zn-O、Al-Zn-OおよびGa-Zn-O、Zn-Sn-Oらは、アモルファスの酸化インジウムスズIn-Sn-Oのエッチングレートとの差が小さくいずれも10倍以下であり、犠牲層SLとして用いて好適である。この第1および第2金属酸化物半導体膜導電層CLと犠牲層SLの積層膜SCLの形状上面から見た平面形状は、例えば、図5に示すように、第1方向図面縦方向に短辺を有する略矩形状に形成する。また、上記積層膜SCLは、ゲート電極GEと重なる領域を有する形状に形成される。なお、このようなフォトリソグラフィおよびエッチング技術を用いた膜の加工をパターニングということがある。次いで、基板SUBに熱処理を施し、上記積層膜SCLの下層の膜、即ち、第1金属酸化物半導体膜導電層CLを結晶化させる。結晶化後の第1金属酸化物半導体膜導電層をCLcで示す。ここでの結晶化とは、平均粒径結晶粒の直径が少なくとも1nm以上となるよう多結晶化することをいう。平均粒径の下限は1nmであるが、典型的な場合には、平均粒径は20nm程度となる。なお、この平均粒径結晶粒の直径は、透過型電子顕微鏡などを用いて測定した値である以降の実施の形態2~3においても同様である。また、熱処理温度は、100°C以上300°C以下である。また、酸化インジウムスズIn-Sn-Oの結晶化温度は150°C程度である。このように、第1金属酸化物半導体膜導電層CLを結晶化させることで、無機酸あるいは有機酸によるエッチングレートが、結晶化前アモルファス状態の1/100100分の1程度に小さくなる。例えば、第1金属酸化物半導体膜導電層CLとして、酸化インジウムスズIn-Sn-Oを用いた場合には、アモルファス状態でのエッチングレートは、12nm/minであるのに対し、多結晶化した後は、エッチングレートが、0.1nm/min1/120となる図11参照。なお、上記データは、エッチング液として、シュウ酸系のエッチング液具体的には、関東化学株式会社製ITO-07Nを用いた場合のデータである。次いで、図6に示すように、第2金属酸化物半導体膜犠牲層SL上に、導電性膜として金属膜MFを形成する。金属膜MFは、例えば、モリブデンMo、クロムCr、タングステンW、アルミニウムAl、銅Cu、チタンTi、ニッケルNi、タンタルTa、銀Ag、亜鉛Znなどの金属の単層膜を用いることができる。また、上記複数の金属のうち、2種以上の金属を含有する合金膜を用いることができる。また、上記金属よりなる膜および合金膜のうち、2種以上の膜の積層膜を用いることができる。また、ITO酸化インジウムスズ、In-Sn-O、IndiumTinOxideなどの金属酸化物よりなる導電性膜、窒化チタンTiNなどの金属窒化物よりなる導電性膜などの金属化合物よりなる導電性膜を用いてもよい。また、このような金属化合物よりなる導電性膜と、上記金属膜または合金膜との積層膜を用いてもよい。また、多結晶シリコン膜などの半導体膜に不純物を含有させ、キャリア電子、ホールを多くした半導体膜を用いてもよい。また、多結晶シリコン膜などの半導体膜と上記金属膜または合金膜との積層膜を用いてもよい。例えば、上記金属膜や合金膜は、例えば、スパッタリング法や蒸着法を用いて成膜することができる。また、上記半導体膜は、CVD法などを用いて成膜することができる。次いで、図7に示すように、金属膜MFを、パターニングすることによりソース電極SEおよびドレイン電極DEを形成する。このパターニングは、フォトレジスト膜をフォトリソグラフィ技術を用いてソース電極SEおよびドレイン電極DEの形成領域に残存させ、当該フォトレジスト膜をマスクとしたドライエッチングにより行うことができる。このドライエッチングの際、ソース電極SEとドレイン電極DEとの間から露出する第2金属酸化物半導体膜犠牲層SLがプラズマや加速粒子にさらされるため、ダメージ領域DRが形成される。このソース電極SEおよびドレイン電極DEの形状上面から見た平面形状は、例えば、図8に示すように、それぞれ略矩形状であり、上記重なり領域上において、所定の間隔を置いて配置されている。この所定の間隔の部分がチャネル領域となる。よって、前述したダメージ領域DRは、薄膜トランジスタの特性を左右するチャネル領域に形成される。そこで、図9に示すように、上記フォトレジスト膜をアッシングなどにより除去した後、その下層のソース電極SE、ドレイン電極DEをマスクとして、下層の第2金属酸化物半導体膜犠牲層SLをウェットエッチングにより除去する。エッチング液としては、無機酸あるいは有機酸を含有するエッチング液を用いる。具体的には、上述のシュウ酸系のエッチング液関東化学株式会社製ITO-07Nを用いることができる。このウェットエッチングにより、第2金属酸化物半導体膜犠牲層SLのダメージ領域DRが除去され、下層の第1金属酸化物半導体膜導電層CLcがチャネル領域から露出する。この第1金属酸化物半導体膜導電層CLcは、前述の結晶化により、エッチングされ難くなっており、上記ウェットエッチングは第1金属酸化物半導体膜導電層CLcの表面で自動的にほぼ停止する。また、ウェットエッチングによる導電層CLcの膜厚の減少は生じたとしても極微量である。また、この工程では、ドライエッチングではなく、ウェットエッチングを用いているため、ドライエッチングの際に生じるプラズマや加速粒子に第1金属酸化物半導体膜導電層CLcがさらされることがなく、第1金属酸化物半導体膜導電層CLcのチャネル領域にプラズマや加速粒子によるダメージが加わることを回避することができる。以上の工程により本実施の形態の薄膜トランジスタが略完成する。なお、上記工程においては、第1および第2金属酸化物半導体膜導電層CLと犠牲層SLの積層膜SCLのパターニング後、第1金属酸化物半導体膜導電層CLを結晶化させ、その後、金属膜MFの形成および金属膜MFのパターニングを行ったが、第1金属酸化物半導体膜導電層CLの結晶化は、積層膜SCLのパターニング工程の後、ダメージ領域DR第2金属酸化物半導体膜犠牲層SLの除去工程までの間に行えばよい。例えば、金属膜MFの形成工程後や金属膜MFのドライエッチング工程後に、第1金属酸化物半導体膜導電層CLの結晶化を行ってもよい。このように、本実施の形態によれば、半導体膜を第1および第2金属酸化物半導体膜導電層CLcと犠牲層SLの積層膜SCLとしたので、ダメージ領域DRを除去することができる。よって、ダメージ領域DRの除去により、薄膜トランジスタの特性を向上させることができる。また、ダメージ領域DRの除去に際し、一般的に制御性が低いとされるウェットエッチングを用いても、下層の第1金属酸化物半導体膜導電層CLcのエッチングレートが結晶化により低下しているため、当該ウェットエッチングによる膜減りを低減することができる。また、上記ウェットエッチングの際、ダメージ領域DRの残存を低減するためオーバーエッチングを施した場合においても、第1金属酸化物半導体膜導電層CLcの膜減りを低減することができる。その結果、主たるチャネル領域となる下層の第1金属酸化物半導体膜導電層CLcの膜厚のバラツキを抑制することができ、閾値電位などの薄膜トランジスタの特性のバラツキを低減することができる。また、薄膜トランジスタの特性の劣化を低減し、半導体装置の製造歩留まりを向上させることができる。また、半導体膜を第1および第2金属酸化物半導体膜導電層CLと犠牲層SLの積層膜SCLとしたので、ソース電極SE、ドレイン電極DEを構成する金属膜MFの成膜時に、プラズマや加速粒子によるダメージが加わっても、そのダメージは、上層の犠牲層SL内に留まり、主たるチャネル層となる第1金属酸化物半導体膜導電層CLに加わるダメージを低減することができる。よって、薄膜トランジスタの特性を向上させることができる。また、本実施の形態においては、ソース電極SE、ドレイン電極DEと第1金属酸化物半導体膜導電層CLcとの間に第2金属酸化物半導体膜犠牲層SLが残存する構成となるが、第2金属酸化物半導体膜犠牲層SLも半導体の性質を有し、また、薄膜トランジスタの動作時の抵抗が比較的低い半導体であるため、薄膜トランジスタの動作特性に与える影響は少ない。具体的に、第2金属酸化物半導体膜犠牲層SLとして例示した各種半導体は、例えば、Cu-In-Ga-Zn-Oのような高抵抗半導体ではない。よって、薄膜トランジスタのオン電流の低減を抑制することができる。さらに、第1金属酸化物半導体膜導電層CLcの結晶化により、アモルファス状の場合に比べてキャリア移動度が向上するため、薄膜トランジスタのオン電流を向上させることができる。次いで、本発明者の検討事項に基づき本実施の形態の効果をさらに詳細に説明する。図10は、第1金属酸化物半導体膜導電層CLcと第2金属酸化物半導体膜犠牲層SLとのエッチレート比に対する第1金属酸化物半導体膜導電層CLcのエッチング量のバラツキを示すグラフである。図11は、各種酸化物材料の上記シュウ酸系エッチング液具体的には、関東化学株式会社製ITO-07Nに対するエッチレートを示す表である。例えば、薄膜トランジスタの製造工程において、成膜工程における膜厚バラツキの許容範囲は±5程度である。よって、例えば、第2金属酸化物半導体膜犠牲層SLの膜厚を30nm以上で成膜した場合、3nm以上のバラツキが存在することになる。よって、図10に示すように、エッチングレート比が1、即ち、第2金属酸化物半導体膜犠牲層SLのエッチングレートEr2と、第1金属酸化物半導体膜導電層CLcのエッチングレートEr1とが同じEr2/Er1が1の場合、第1金属酸化物半導体膜導電層CLcの膜厚には、3nm以上のバラツキが生じることになる。これに対し、エッチングレート比を10、即ち、Er2/Er1が10の場合は、バラツキ量は1/1010分の1の0.3nm以上となる。エッチングレート比を100、即ち、Er2/Er1が100の場合は、バラツキ量は1/100100分の1の0.03nm以上となり、実質的にバラツキ量は、ほぼ0ゼロに近い値となる。よって、例えば、図11に示す、各種酸化物材料のうち、エッチングレート比Er2/Er1が1より大きい、より好ましくは、10以上となる酸化物材料を第2金属酸化物半導体膜犠牲層SLとして選択することにより、第1金属酸化物半導体膜導電層CLc、ここでは、多結晶In-Sn-Oの膜厚のバラツキ量を低減することができる。なお、図10、図11においては、第1金属酸化物半導体膜導電層CLc、ここでは、多結晶In-Sn-Oを例に説明したが、前述したとおり、第1金属酸化物半導体膜導電層CLcとして、酸化インジウムIn-Oを用いてもよい。この酸化インジウムも、アモルファス状態より多結晶状態でエッチングレートが低くなるため、第1金属酸化物半導体膜導電層CL、CLcとして用いて好適である。なお、酸化インジウムIn-Oの結晶化温度は、150°C程度である。また、図12に示す第2金属酸化物半導体膜犠牲層SL、具体的には、In-Ga-Zn-O、Zn-O、Zn-Sn-Oは一例であり、そのエッチングレートEr2が、Er1より大きくなるEr2>Er1の関係を満たす金属酸化物半導体膜であれば他の膜を用いてもよい。また、第1金属酸化物半導体膜導電層CLにおいても、アモルファス状態のエッチングレートをEr1aと、結晶化後のエッチングレートを上記Er1とした場合、Er1a>Er1の条件を満たす金属酸化物半導体膜であれば他の膜を用いてもよい。また、Er1aとEr2の差は小さい方が好ましい。また、図11においては、関東化学株式会社製ITO-07Nに対するエッチレートを例示したが、無機酸あるいは有機酸によるエッチングにおいても同様の傾向を示す。エッチング液としては、関東化学株式会社製ITO-07N以外にも、フッ酸、塩酸、硝酸、硫酸、酢酸、シュウ酸やそれらの混合液を用いることもできる。実施の形態2実施の形態1においては、半導体膜を、2種の半導体膜の積層膜導電層CLと犠牲層SLとしたが、この半導体膜を3種の半導体膜の積層膜としてもよい。以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図12~図16は、本実施の形態の半導体装置の製造工程を示す要部断面図である。なお、実施の形態1とは、積層膜SCLの構成が異なるため、積層膜SCLの構成およびその製造工程について特に詳細に説明する。構造説明まず、本実施の形態の半導体装置の製造工程を示す要部断面図の一つである図16を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。図16に示すように、本実施の形態の半導体装置は、薄膜トランジスタを有する。この薄膜トランジスタは、いわゆる、ボトムゲート/トップコンタクト構造のトランジスタである。具体的には、図16に示すように、本実施の形態の薄膜トランジスタは、基板SUBの主表面に配置される。具体的には、本実施の形態の薄膜トランジスタは、基板SUB上に配置されたゲート電極GEと、ゲート電極GE上にゲート絶縁膜GIFを介して配置された半導体膜である上記積層膜SCLと、この積層膜SCL上に配置されたソース電極SEおよびドレイン電極DEとを有する。このソース電極SEおよびドレイン電極DEは、ゲート電極GEと積層膜SCLとの重なり領域上において、所定の間隔を置いて配置されている。この所定の間隔の部分がチャネル領域となる。ここで、上記半導体膜は、金属酸化物半導体膜導電層CL、半導体層、主たるチャネル層と、その上部に配置された第1金属酸化物半導体膜エッチングストッパ層ESLc、第1半導体膜と、さらにそのその上部に配置された第2金属酸化物半導体膜犠牲層SL、第2半導体膜との3層の半導体膜の積層膜SCLよりなる。ここで、上記チャネル領域において、最上層の第2金属酸化物半導体膜犠牲層SLが除去された構成となっている。言い換えれば、上記チャネル領域においては、第1金属酸化物半導体膜エッチングストッパ層ESLcおよび金属酸化物半導体膜導電層CLの2層の積層膜が配置され、このチャネル領域の両側、即ち、ソース電極SEおよびドレイン電極DEの下層には、3層の金属酸化物半導体膜導電層CL、エッチングストッパ層ESLcおよび犠牲層SLの積層膜が配置されている。このように、本実施の形態においては、半導体膜を3層の積層膜導電層CL、エッチングストッパ層ESLcおよび犠牲層SLSCLで構成するとともに、チャネル領域において最上層膜ここでは、犠牲層SLを除去しているので、トランジスタ特性が向上する。即ち、チャネル領域においては、ソース電極SEおよびドレイン電極DEの形成の際のドライエッチング工程において、ダメージが加わりやすい。これに対し、本実施の形態においては、チャネル領域の半導体膜のうち最上層膜ここでは、犠牲層SLを除去した構成としたので、ダメージが除去され、トランジスタの特性を向上させることができる。また、半導体膜を構成する積層膜のうち、中層膜ここでは、エッチングストッパ層ESLcが、そのエッチングレートが最上層膜ここでは、犠牲層SLのエッチングレートより低くなるよう選択されている。また、半導体膜を構成する3層の積層膜SCLのうち、中層膜ここでは、エッチングストッパ層ESLcを結晶化多結晶化している。結晶の平均粒径は1nm以上である。よって、結晶化によりエッチングレートが低下し、積層膜中の上層膜ここでは、犠牲層SLのウェットエッチングの際、中層膜ここでは、エッチングストッパ層ESLcをエッチングストッパとして機能させることができ、上層膜より下層の膜ここでは、エッチングストッパ層ESLcおよび導電層CLの膜減りやバラツキを低減することができる。よって、トランジスタ特性を向上させることができる。また、主たるチャネル層を構成する最下層膜ここでは、導電層CLの選択性が向上し、例えば、中層膜ここでは、エッチングストッパ層ESLcより半導体特性の良好な膜、例えば、キャリア移動度が高い膜を適宜選択して最下層に配置することができる。これにより、キャリア電子やホールの移動度が向上し、トランジスタ特性を向上させることができる。なお、薄膜トランジスタの各部位を構成する材料や平面形状などについては、以下の製造方法説明の欄において詳細に説明する。製造方法説明次いで、図12~図16を参照しながら、本実施の形態の半導体装置の製造工程を説明するとともに、当該半導体装置の構成をより明確にする。図12に示すように、実施の形態1と同様に、基板SUB上に、ゲート電極GEを形成した後、ゲート電極GE上に、ゲート絶縁膜GIFを形成する。ゲート電極GEおよびゲート絶縁膜GIFの形成方法および材料は実施の形態1と同様であるためその詳細な説明を省略する。次いで、ゲート絶縁膜GIF上に、導電層導電膜、半導体膜、半導体層CLとして、金属酸化物半導体膜を形成する。この導電層CLは、薄膜トランジスタの主たるチャネル領域を構成する膜であり、半導体の性質を有する。ここでは、金属酸化物半導体膜として、実施の形態1で説明した金属化合物半導体膜実施の形態1において、導電層CL、犠牲層SLとして例示した膜など、即ち、酸化インジウムIn-O、酸化インジウム亜鉛In-Zn-O、酸化亜鉛Zn-O、酸化ガリウムGa-O、酸化インジウムガリウム亜鉛In-Ga-Zn-O、酸化亜鉛スズZn-Sn-O、酸化ガリウム亜鉛Ga-Zn-O、酸化インジウムガリウムIn-Ga-O、酸化アルミニウム亜鉛Al-Zn-Oなどの他、酸化スズSn-Oなど、から選択して用いることができる。これらの成膜方法は、実施の形態1で説明したとおりである。この導電層CLは、薄膜トランジスタの主たるチャネル領域を構成する膜であるため、半導体特性の良好な金属酸化物半導体膜を適宜選択すればよい。例えば、少なくとも後述のエッチングストッパエッチストッパ層ESLcより半導体特性例えば、キャリア移動度などが、良好な膜を選択することによりトランジスタ特性を向上させることができる。また、成膜性の良好な膜を選択してもよい。この場合もトランジスタ特性を向上させることができる。また、低コストの膜を用いてもよい。この場合、薄膜トランジスタの製造コストを低減することができる。このように、積層膜SCLの最下層に配置される導電層CLは、要求される性能や用途に応じて適宜選択することが可能である。次いで、導電層CL上に、エッチングストッパ層ESLとして、第1金属酸化物半導体膜を形成する。このエッチングストッパ層ESLは、半導体の性質を有する。ここでは、第1金属酸化物半導体膜として、酸化インジウムスズIn-Sn-O、ITO:IndiumTinOxide膜を、例えば、RFスパッタリング法を用いて5nm以上の膜厚で堆積する。第1金属酸化物半導体膜としては、上記酸化インジウムスズIn-Sn-Oの他、酸化インジウムIn-Oを用いてもよい。このように、Inの酸化物を主体とした酸化物を用いることができる。また、成膜方法としては、上記スパッタリング法の他、CVD法、PLD法、塗布法、印刷法などを用いることができる。この第1金属酸化物半導体膜の成膜時の温度は、例えば、金属酸化物半導体膜導電層CLが結晶化しない温度例えば、150°C以下とする。即ち、上記金属酸化物半導体膜導電層CLは、成膜時において、非結晶アモルファス状態の膜である。次いで、エッチングストッパ層ESL上に、犠牲層導電膜、半導体膜、半導体層SLとして第2金属酸化物半導体膜を形成する。この犠牲層SLも、半導体の性質を有する膜である。ここでは、第2金属酸化物半導体膜犠牲層SLとして、例えば、酸化インジウムガリウム亜鉛In-Ga-Zn-Oを、例えば、RFスパッタリング法を用いて堆積する。この際、第2金属酸化物半導体膜犠牲層SLの膜厚は、30nm以上とすることが望ましい。これは、後述する、金属膜MFをドライエッチングで加工する際のダメージの深さが約30nmであるためである。第2金属酸化物半導体膜としては、上記酸化亜鉛の他、酸化亜鉛Zn-O、酸化ガリウムGa-O、酸化亜鉛スズZn-Sn-O、酸化インジウム亜鉛In-Zn-O、酸化ガリウム亜鉛Ga-Zn-O、酸化インジウムガリウムIn-Ga-O、酸化アルミニウム亜鉛Al-Zn-Oなどの、Zn又はGa系酸化物、およびそれらと他の金属の複合酸化物を用いることができる。また、成膜方法としては、上記スパッタリング法の他、CVD法、PLD法、塗布法、印刷法などを用いることができる。この第2金属酸化物半導体膜の成膜時の温度は、この時点で上記第1金属酸化物半導体膜エッチングストッパ層ESLが結晶化しないよう、上記第1金属酸化物半導体膜エッチングストッパ層ESLが結晶化しない上記温度例えば、150°C以下とすることが好ましい。第1金属酸化物半導体膜エッチングストッパ層ESLと第2金属酸化物半導体膜犠牲層SLとの組み合わせとしては上述の材料の中から種々の組み合わせが考えられるが、中でも、エッチングストッパ層ESLがIn-Sn-Oから成り、犠牲層SLがIn-Ga-Zn-O、Zn-O、Al-Zn-O、Ga-Zn-O、Zn-Sn-Oの何れか一つからなるような組み合わせが好ましい。その理由は、実施の形態1で説明したとおりである図11等参照。次いで、図13に示すように、積層膜SCLを素子分離のため島状に加工する。例えば、金属酸化物半導体膜、第1および第2金属酸化物半導体膜導電層CL、エッチングストッパ層ESLおよび犠牲層SLの積層膜積層半導体膜SCL上に図示しないフォトレジスト膜を形成した後、露光現像処理フォトリスグラフィを施すことにより、所望の形状のフォトレジスト膜のみ残存させる。次いで、上記フォトレジスト膜をマスクに、上記積層膜をウェットエッチングすることにより、所望の形状の上記積層膜を残存させる。この際、エッチングストッパ層ESLは結晶化されておらずアモルファス状態で、そのエッチングレートは大きい。よって、エッチングしやすい。特に、上記犠牲層SLの例示である、In-Ga-Zn-O、Zn-O、Al-Zn-OおよびGa-Zn-O、Zn-Sn-Oらは、アモルファスの酸化インジウムスズIn-Sn-Oのエッチングレートとの差が小さくいずれも10倍以下であり、犠牲層SLとして用いて好適である図11参照。この積層膜SCLの形状上面から見た平面形状は、実施の形態1と同様に図5参照、第1方向図面縦方向に短辺を有する略矩形状に形成する。上記積層膜SCLは、ゲート電極GEと重なる領域を有する形状に形成される。次いで、図14に示すように、基板SUBに熱処理を施し、上記積層膜SCLの下層の膜、即ち、第1金属酸化物半導体膜エッチングストッパ層ESLを結晶化させる。結晶化後の第1金属酸化物半導体膜エッチングストッパ層ESLをESLcで示す。ここでの結晶化とは、平均粒径結晶粒の直径が少なくとも1nm以上となるよう多結晶化することをいう。平均粒径の下限は1nmであるが、典型的な場合には、平均粒径は20nm程度となる。また、熱処理温度は、100°C以上300°C以下である。このように、第1金属酸化物半導体膜エッチングストッパ層ESLを結晶化させることで、無機酸あるいは有機酸によるエッチングレートが、結晶化前アモルファス状態の1/100100分の1程度に小さくなる。例えば、第1金属酸化物半導体膜エッチングストッパ層ESLとして、酸化インジウムスズIn-Sn-Oを用いた場合には、アモルファス状態でのエッチングレートは、12nm/minであるのに対し、多結晶化した後は、エッチングレートが、0.1nm/min1/120となる図11参照。なお、上記データは、エッチング液として、シュウ酸系のエッチング液具体的には、関東化学株式会社製ITO-07Nを用いた場合のデータである。次いで、第2金属酸化物半導体膜犠牲層SL上に、導電性膜として金属膜MFを形成する。金属膜MFは、例えば、実施の形態1で示した材料を用い、実施の形態1で説明した成膜方法で形成することができる。次いで、図15に示すように、金属膜MFを、実施の形態1と同様に、パターニングすることによりソース電極SEおよびドレイン電極DEを形成する。このドライエッチングの際、ソース電極SEとドレイン電極DEとの間から露出する第2金属酸化物半導体膜犠牲層SLがプラズマや加速粒子にさらされるため、ダメージ領域DRが形成される。このソース電極SEおよびドレイン電極DEの形状上面から見た平面形状は、実施の形態1と同様に図8参照、それぞれ略矩形状であり、上記重なり領域上において、所定の間隔を置いて配置されている。この所定の間隔の部分がチャネル領域となる。よって、前述したダメージ領域DRは、薄膜トランジスタの特性を左右するチャネル領域に形成される。そこで、図16に示すように、ソース電極SE、ドレイン電極DEをマスクとして、下層の第2金属酸化物半導体膜犠牲層SLをウェットエッチングにより除去する。エッチング液としては、無機酸あるいは有機酸を含有するエッチング液を用いる。具体的には、上述のシュウ酸系のエッチング液関東化学株式会社製ITO-07Nを用いることができる。このウェットエッチングにより、第2金属酸化物半導体膜犠牲層SLのダメージ領域DRが除去され、下層の第1金属酸化物半導体膜エッチングストッパ層ESLcがチャネル領域から露出する。この第1金属酸化物半導体膜エッチングストッパ層ESLcは、前述の結晶化により、エッチングされ難くなっており、上記ウェットエッチングは第1金属酸化物半導体膜エッチングストッパ層ESLcの表面で自動的にほぼ停止する。また、ウェットエッチングによるエッチングストッパ層ESLcの膜厚の減少は生じたとしても極微量である。また、第1金属酸化物半導体膜エッチングストッパ層ESLcがエッチングストッパとしての役割を果たすため、さらに下層の金属酸化物半導体膜導電層CLまではエッチングの影響は及ばない。以上の工程により本実施の形態の薄膜トランジスタが略完成する。なお、上記工程においては、金属酸化物半導体膜、第1および第2金属酸化物半導体膜導電層CL、エッチングストッパ層ESLおよび犠牲層SLの積層膜SCLのパターニング後、第1金属酸化物半導体膜エッチングストッパ層ESLを結晶化させ、その後、金属膜MFの形成および金属膜MFのパターニングを行ったが、第1金属酸化物半導体膜エッチングストッパ層ESLの結晶化は、積層膜SCLのパターニング工程の後、ダメージ領域DR第2金属酸化物半導体膜犠牲層SLの除去工程までの間に行えばよい。例えば、金属膜MFの形成工程後や金属膜MFのドライエッチング工程後に、第1金属酸化物半導体膜エッチングストッパ層ESLの結晶化を行ってもよい。このように、本実施の形態によれば、半導体膜を金属酸化物半導体膜、第1および第2金属酸化物半導体膜導電層CL、エッチングストッパ層ESLcおよび犠牲層SLの積層膜SCLとしたので、ダメージ領域DRを除去することができる。よって、ダメージ領域DRの除去により、薄膜トランジスタの特性を向上させることができる。また、ダメージ領域DRの除去に際し、一般的に制御性が低いとされるウェットエッチングを用いても、下層の第1金属酸化物半導体膜エッチングストッパ層ESLcのエッチングレートが結晶化により低下しており、エッチングストッパの役割を果たすため、自身の膜減りを低減するとともに、その下層の金属酸化物半導体膜導電層CLを保護する役割を果たす。また、上記ウェットエッチングの際、ダメージ領域DRの残存を低減するためオーバーエッチングを施した場合においても、第1金属酸化物半導体膜エッチングストッパ層ESLcの膜減りを低減するとともに、その下層の金属酸化物半導体膜導電層CLを保護することができる。その結果、主たるチャネル領域となる下層の金属酸化物半導体膜導電層CLの膜厚のバラツキを抑制することができ、閾値電位などの薄膜トランジスタの特性のバラツキを低減することができる。また、薄膜トランジスタの特性の劣化を低減し、半導体装置の製造歩留まりを向上させることができる。また、半導体膜を3層導電層CL、エッチングストッパ層ESLc、犠牲層SLの積層膜SCLとしたので、ソース電極SE、ドレイン電極DEを構成する金属膜MFの成膜時に、プラズマや加速粒子によるダメージが加わっても、そのダメージは、最上層の犠牲層SL内に留まり、主たるチャネル層となる金属酸化物半導体膜導電層CLや第1金属酸化物半導体膜エッチングストッパ層ESLcに加わるダメージを低減することができる。よって、薄膜トランジスタの特性を向上させることができる。また、本実施の形態においては、ソース電極SE、ドレイン電極DEと金属酸化物半導体膜導電層CLとの間に第1および第2金属酸化物半導体膜エッチングストッパ層ESLcおよび犠牲層SLが残存する構成となるが、これらの膜も半導体の性質を有し、また、薄膜トランジスタの動作時の抵抗が比較的低い半導体であるため、薄膜トランジスタの動作特性に与える影響は少ない。具体的に、第1および第2金属酸化物半導体膜エッチングストッパ層ESLcおよび犠牲層SLとして例示した各種半導体は、例えば、Cu-In-Ga-Zn-Oのような高抵抗半導体ではない。よって、薄膜トランジスタのオン電流の低減を抑制することができる。さらに、上記積層膜SCLを3層とすることで、最下層の金属酸化物半導体の選択の幅が増す。即ち、エッチングレートに係わらず、所望の半導体膜を選択することで、半導体特性を向上させたり、また、その生産性を向上させたりすることができる。実施の形態3実施の形態1においては、2層の半導体膜導電層CLと犠牲層SLを、いわゆる、ボトムゲート/トップコンタクト構造のトランジスタを例に説明したが、2層の半導体膜導電層CLと犠牲層SLを、トップゲート/トップコンタクト構造のトランジスタに適用してもよい。以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図17~図20は、本実施の形態の半導体装置の製造工程を示す要部断面図である。なお、実施の形態1と共通する構成および製造工程については、その詳細な説明を省略する。構造説明まず、本実施の形態の半導体装置の製造工程を示す要部断面図の一つである図20を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。図20に示すように、本実施の形態の半導体装置は、薄膜トランジスタを有する。この薄膜トランジスタは、いわゆる、トップゲート/トップコンタクト構造のトランジスタである。このトップゲート構造とは、チャネルを形成する半導体膜チャネル層、ここでは、第1および第2金属酸化物半導体膜導電層CLcと犠牲層SLの積層膜SCLよりも上層にゲート電極GEが配置されている構造をいう。また、トップコンタクトとは、上記半導体膜ここでは、導電層CLcと犠牲層SLよりも上層にソース電極SEおよびドレイン電極DEが配置されている構造をいう。即ち、図20に示すように、本実施の形態の薄膜トランジスタは、基板SUBの主表面に配置される。具体的には、本実施の形態の薄膜トランジスタは、基板SUB上に配置された半導体膜である上記積層膜SCLと、積層膜SCL上に配置されたソース電極SEおよびドレイン電極DEと、ソース電極SEおよびドレイン電極DE間上にゲート絶縁膜GIFを介して配置されたゲート電極GEとを有する。このソース電極SEおよびドレイン電極DEは、積層膜SCL上において、所定の間隔を置いて配置される。この所定の間隔部上にゲート絶縁膜GIFを介してゲート電極GEが配置され、この所定の間隔の部分がチャネル領域となる。ここで、上記半導体膜は、第1金属酸化物半導体膜導電層CLc、第1半導体膜と、その上部に配置された第2金属酸化物半導体膜犠牲層SL、第2半導体膜との積層膜SCLよりなるが、上記チャネル領域において、上層の第2金属酸化物半導体膜犠牲層SLが除去された構成となっている。言い換えれば、上記チャネル領域においては、第1金属酸化物半導体膜導電層CLcが配置され、このチャネル領域の両側、即ち、ソース電極SEおよびドレイン電極DEの下層には、第1および第2金属酸化物半導体膜導電層CLcおよび犠牲層SLの積層膜が配置されている。このように、本実施の形態においては、半導体膜を積層膜導電層CLcおよび犠牲層SLで構成するとともに、チャネル領域において上層膜ここでは、犠牲層SLを除去しているので、トランジスタ特性が向上する。即ち、チャネル領域においては、ソース電極SEおよびドレイン電極DEの形成の際のドライエッチング工程において、ダメージが加わりやすい。これに対し、本実施の形態においては、チャネル領域の半導体膜のうち上層膜ここでは、犠牲層SLを除去した構成としたので、ダメージが除去され、トランジスタの特性を向上させることができる。また、半導体膜導電層CLcおよび犠牲層SLを構成する積層膜のうち、下層膜ここでは、導電層CLcが、そのエッチングレートが上層膜ここでは、犠牲層SLのエッチングレートより低くなるよう選択されている。また、半導体膜導電層CLcおよび犠牲層SLを構成する積層膜のうち、下層膜ここでは、導電層CLcを結晶化多結晶化している。結晶の平均粒径は1nm以上である。よって、結晶化によりエッチングレートが低下し、積層膜中の上層膜ここでは、犠牲層SLのウェットエッチングの際、下層膜ここでは、導電層CLcの膜減りやバラツキを低減することができる。よって、トランジスタ特性を向上させることができる。また、主たるチャネル層を構成する下層膜ここでは、導電層CLcを結晶化することにより、キャリア電子やホールの移動度が向上し、トランジスタ特性を向上させることができる。なお、薄膜トランジスタの各部位を構成する材料や平面形状などについては、以下の製造方法説明の欄において詳細に説明する。製造方法説明次いで、図17~図20を参照しながら、本実施の形態の半導体装置の製造工程を説明するとともに、当該半導体装置の構成をより明確にする。図17に示すように、実施の形態1と同様に、基板SUBを準備する。次いで、基板SUB上に、導電層導電膜、半導体膜、半導体層CLとして、第1金属酸化物半導体膜を形成する。この導電層CLは、薄膜トランジスタの主たるチャネル領域を構成する膜であり、半導体の性質を有する。ここでは、第1金属酸化物半導体膜として、酸化インジウムスズIn-Sn-O、ITO:IndiumTinOxide膜を、例えば、RFスパッタリング法を用いて5nm以上の膜厚で堆積する。第1金属酸化物半導体膜としては、上記酸化インジウムスズIn-Sn-Oの他、酸化インジウムIn-Oを用いてもよい。このように、Inの酸化物を主体とした酸化物を用いることができる。また、成膜方法としては、上記スパッタリング法の他、CVD法、PLD法、塗布法、印刷法などを用いることができる。この第1金属酸化物半導体膜の成膜時の温度は、金属酸化物半導体膜導電層CLが結晶化しない温度例えば、150°C以下とする。即ち、上記金属酸化物半導体膜導電層CLは、成膜時において、非結晶アモルファス状態の膜である。次いで、導電層CL上に、犠牲層導電膜、半導体膜、半導体層SLとして第2金属酸化物半導体膜を形成する。この犠牲層SLも、半導体の性質を有する膜である。ここでは、第2金属酸化物半導体膜犠牲層SLとして、例えば、酸化インジウムガリウム亜鉛In-Ga-Zn-O膜を、例えば、RFスパッタリング法を用いて堆積する。この際、第2金属酸化物半導体膜犠牲層SLの膜厚は、30nm以上とすることが望ましい。これは、後述する、金属膜MFをドライエッチングで加工する際のダメージの深さが約30nmであるためである。第2金属酸化物半導体膜としては、上記酸化インジウムガリウム亜鉛の他、酸化亜鉛Zn-O、酸化ガリウムGa-O、酸化亜鉛スズZn-Sn-O、酸化インジウム亜鉛In-Zn-O、酸化ガリウム亜鉛Ga-Zn-O、酸化インジウムガリウムIn-Ga-O、酸化アルミニウム亜鉛Al-Zn-Oなどの、Zn又はGa系酸化物、およびそれらと他の金属の複合酸化物を用いることができる。また、成膜方法としては、上記スパッタリング法の他、CVD法、PLD法、塗布法、印刷法などを用いることができる。この第2金属酸化物半導体膜の成膜時の温度は、この時点で上記第1金属酸化物半導体膜導電層CLが結晶化しないよう、上記第1金属酸化物半導体膜導電層CLが結晶化しない上記温度例えば、150°C以下とすることが好ましい。第1金属酸化物半導体膜導電層CLと第2金属酸化物半導体膜犠牲層SLとの組み合わせとしては上述の材料の中から種々の組み合わせが考えられるが、中でも、導電層CLがIn-Sn-Oから成り、犠牲層SLがIn-Ga-Zn-O、Zn-O、Al-Zn-O、Ga-Zn-O、Zn-Sn-Oの何れか一つからなるような組み合わせが好ましい。その理由は、実施の形態1で説明したとおりである。次いで、積層膜SCLを素子分離のため島状に加工する。例えば、第1および第2金属酸化物半導体膜導電層CLと犠牲層SLの積層膜積層半導体膜SCL上に図示しないフォトレジスト膜を形成した後、露光現像処理フォトリスグラフィを施すことにより、所望の形状のフォトレジスト膜のみ残存させる。次いで、上記フォトレジスト膜をマスクに、上記積層膜をウェットエッチングすることにより、所望の形状の上記積層膜を残存させる。この際、導電層CLは結晶化されておらずアモルファス状態で、そのエッチングレートは大きい。よって、エッチングしやすい。特に、上記犠牲層SLの例示である、In-Ga-Zn-O、Zn-O、Al-Zn-OおよびGa-Zn-O、Zn-Sn-Oらは、アモルファスの酸化インジウムスズIn-Sn-Oのエッチングレートとの差が小さくいずれも10倍以下であり、犠牲層SLとして用いて好適である。この第1および第2金属酸化物半導体膜導電層CLと犠牲層SLの積層膜SCLの形状上面から見た平面形状は、例えば、実施の形態1と同様に、第1方向図面縦方向に短辺を有する略矩形状に形成する図5参照。次いで、基板SUBに熱処理を施し、上記積層膜SCLの下層の膜、即ち、第1金属酸化物半導体膜導電層CLを結晶化させる。結晶化後の第1金属酸化物半導体膜導電層をCLcで示す。ここでの結晶化とは、平均粒径結晶粒の直径が少なくとも1nm以上となるよう多結晶化することをいう。平均粒径の下限は1nmであるが、典型的な場合には、平均粒径は20nm程度となる。また、熱処理温度は、100°C以上300°C以下である。このように、第1金属酸化物半導体膜導電層CLを結晶化させることで、無機酸あるいは有機酸によるエッチングレートが、結晶化前アモルファス状態の1/100100分の1程度に小さくなる。例えば、第1金属酸化物半導体膜導電層CLとして、酸化インジウムスズIn-Sn-Oを用いた場合には、アモルファス状態でのエッチングレートは、12nm/minであるのに対し、多結晶化した後は、エッチングレートが、0.1nm/min1/120となる。なお、上記データは、エッチング液として、シュウ酸系のエッチング液具体的には、関東化学株式会社製ITO-07Nを用いた場合のデータである。次いで、第2金属酸化物半導体膜犠牲層SL上に、導電性膜として金属膜MFを形成する。金属膜MFは、例えば、実施の形態1で詳細に説明した、金属膜および合金膜などの各種材料を用い、実施の形態1で詳細に説明した成膜方法を用いて形成することができる。次いで、図18に示すように、金属膜MFを、パターニングすることによりソース電極SEおよびドレイン電極DEを形成する。このパターニングは、フォトレジスト膜をフォトリソグラフィ技術を用いてソース電極SEおよびドレイン電極DEの形成領域に残存させ、当該フォトレジスト膜をマスクとしたドライエッチングにより行うことができる。このドライエッチングの際、ソース電極SEとドレイン電極DEとの間から露出する第2金属酸化物半導体膜犠牲層SLがプラズマや加速粒子にさらされるため、ダメージ領域DRが形成される。このソース電極SEおよびドレイン電極DEの形状上面から見た平面形状は、例えば、実施の形態1と同様に、それぞれ略矩形状図8参照とすることができ、積層膜SCL上において、所定の間隔を置いて配置されている。この所定の間隔の部分がチャネル領域となる。よって、前述したダメージ領域DRは、薄膜トランジスタの特性を左右するチャネル領域に形成される。そこで、図19に示すように、上記フォトレジスト膜をアッシングなどにより除去した後、その下層のソース電極SE、ドレイン電極DEをマスクとして、下層の第2金属酸化物半導体膜犠牲層SLをウェットエッチングにより除去する。エッチング液としては、無機酸あるいは有機酸を含有するエッチング液を用いる。具体的には、上述のシュウ酸系のエッチング液関東化学株式会社製ITO-07Nを用いることができる。このウェットエッチングにより、第2金属酸化物半導体膜犠牲層SLのダメージ領域DRが除去され、下層の第1金属酸化物半導体膜導電層CLcがチャネル領域から露出する。この第1金属酸化物半導体膜導電層CLcは、前述の結晶化により、エッチングされ難くなっており、上記ウェットエッチングは第1金属酸化物半導体膜導電層CLcの表面で自動的にほぼ停止する。また、ウェットエッチングによる導電層CLcの膜厚の減少は生じたとしても極微量である。また、この工程では、ドライエッチングではなく、ウェットエッチングを用いているため、ドライエッチングの際に生じるプラズマや加速粒子に第1金属酸化物半導体膜導電層CLcがさらされることがなく、第1金属酸化物半導体膜導電層CLcのチャネル領域にプラズマや加速粒子によるダメージが加わることを回避することができる。次いで、図20に示すように、ソース電極SE、ドレイン電極DEおよびこれらの間チャネル領域上に、ゲート絶縁膜GIFとして、酸化シリコン膜SiOxを、CVD法などにより、100nm程度堆積する。ゲート絶縁膜GIFとしては、酸化シリコン膜の他、実施の形態1で説明した各種材料を実施の形態1で説明した成膜方法で形成することができる。次いで、ゲート絶縁膜GIF上に、ゲート電極材料として、例えば、導電性膜をスパッタリング法などで堆積し、所定の形状図2参照にパターニングすることによりゲート電極GEを形成する。ゲート電極材料としては、例えば、実施の形態1で詳細に説明した各種材料を、実施の形態1で詳細に説明した成膜方法を用いて形成することができる。このゲート電極GEの形状上面から見た平面形状は、例えば、実施の形態1と同様に図2参照、上記チャネル領域上において、第1方向図面縦方向に長辺を有する略矩形状に形成する。以上の工程により本実施の形態の薄膜トランジスタが略完成する。なお、上記工程においては、第1および第2金属酸化物半導体膜導電層CLと犠牲層SLの積層膜SCLのパターニング後、第1金属酸化物半導体膜導電層CLを結晶化させ、その後、金属膜MFの形成および金属膜MFのパターニングを行ったが、第1金属酸化物半導体膜導電層CLの結晶化は、積層膜SCLのパターニング工程の後、ダメージ領域DR第2金属酸化物半導体膜犠牲層SLの除去工程までの間に行えばよい。例えば、金属膜MFの形成工程後や金属膜MFのドライエッチング工程後に、第1金属酸化物半導体膜導電層CLの結晶化を行ってもよい。このように、本実施の形態によっても、実施の形態1と同様の効果を奏することができる。即ち、半導体膜を第1および第2金属酸化物半導体膜導電層CLcと犠牲層SLの積層膜SCLとしたので、ダメージ領域DRを除去することができる。よって、ダメージ領域DRの除去により、薄膜トランジスタの特性を向上させることができる。また、ダメージ領域DRの除去に際し、一般的に制御性が低いとされるウェットエッチングを用いても、下層の第1金属酸化物半導体膜導電層CLcのエッチングレートが結晶化により低下しているため、当該ウェットエッチングによる膜減りを低減することができる。また、上記ウェットエッチングの際、ダメージ領域DRの残存を低減するためオーバーエッチングを施した場合においても、第1金属酸化物半導体膜導電層CLcの膜減りを低減することができる。その結果、主たるチャネル領域となる下層の第1金属酸化物半導体膜導電層CLcの膜厚のバラツキを抑制することができ、閾値電位などの薄膜トランジスタの特性のバラツキを低減することができる。また、薄膜トランジスタの特性の劣化を低減し、半導体装置の製造歩留まりを向上させることができる。また、半導体膜を第1および第2金属酸化物半導体膜導電層CLcと犠牲層SLの積層膜SCLとしたので、ソース電極SE、ドレイン電極DEを構成する金属膜MFの成膜時に、プラズマや加速粒子によるダメージが加わっても、そのダメージは、上層の犠牲層SL内に留まり、主たるチャネル層となる第1金属酸化物半導体膜導電層CLcに加わるダメージを低減することができる。よって、薄膜トランジスタの特性を向上させることができる。また、本実施の形態においては、ソース電極SE、ドレイン電極DEと第1金属酸化物半導体膜導電層CLcとの間に第2金属酸化物半導体膜犠牲層SLが残存する構成となるが、第2金属酸化物半導体膜犠牲層SLも半導体の性質を有し、また、薄膜トランジスタの動作時の抵抗が比較的低い半導体であるため、薄膜トランジスタの動作特性に与える影響は少ない。具体的に、第2金属酸化物半導体膜犠牲層SLとして例示した各種半導体は、例えば、Cu-In-Ga-Zn-Oのような高抵抗半導体ではない。よって、薄膜トランジスタのオン電流の低減を抑制することができる。さらに、第1金属酸化物半導体膜導電層CLの結晶化により、アモルファス状の場合に比べてキャリア移動度が向上するため、薄膜トランジスタのオン電流を向上させることができる。実施の形態4実施の形態2においては、3層の半導体膜導電層CL、エッチングストッパ層ESLcおよび犠牲層SLを、いわゆる、ボトムゲート/トップコンタクト構造のトランジスタを例に説明したが、3層の半導体膜導電層CL、エッチングストッパ層ESLcおよび犠牲層SLを、トップゲート/トップコンタクト構造のトランジスタに適用してもよい。以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図21~図24は、本実施の形態の半導体装置の製造工程を示す要部断面図である。なお、実施の形態1と共通する構成および製造工程については、その詳細な説明を省略する。構造説明まず、本実施の形態の半導体装置の製造工程を示す要部断面図の一つである図24を参照しながら本実施の形態の半導体装置の特徴的な構成について説明する。図24に示すように、本実施の形態の半導体装置は、薄膜トランジスタを有する。この薄膜トランジスタは、いわゆる、トップゲート/トップコンタクト構造のトランジスタである。即ち、図24に示すように、本実施の形態の薄膜トランジスタは、基板SUBの主表面に配置される。具体的には、本実施の形態の薄膜トランジスタは、基板SUB上に配置された半導体膜である上記積層膜SCLと、積層膜SCL上に配置されたソース電極SEおよびドレイン電極DEと、ソース電極SEおよびドレイン電極DE間上にゲート絶縁膜GIFを介して配置されたゲート電極GEとを有する。このソース電極SEおよびドレイン電極DEは、積層膜SCL上において、所定の間隔を置いて配置される。この所定の間隔部上にゲート絶縁膜GIFを介してゲート電極GEが配置され、この所定の間隔の部分がチャネル領域となる。ここで、上記半導体膜は、金属酸化物半導体膜導電層CL、半導体層、主たるチャネル層と、その上部に配置された第1金属酸化物半導体膜エッチングストッパ層ESLc、第1半導体膜と、さらにそのその上部に配置された第2金属酸化物半導体膜犠牲層SL、第2半導体膜との3層の半導体膜の積層膜SCLよりなる。ここで、上記チャネル領域において、最上層の第2金属酸化物半導体膜犠牲層SLが除去された構成となっている。言い換えれば、上記チャネル領域においては、第1金属酸化物半導体膜エッチングストッパ層ESLcおよび金属酸化物半導体膜導電層CLの2層の積層膜が配置され、このチャネル領域の両側、即ち、ソース電極SEおよびドレイン電極DEの下層には、3層の金属酸化物半導体膜導電層CL、エッチングストッパ層ESLcおよび犠牲層SLの積層膜が配置されている。このように、本実施の形態においては、半導体膜を3層の積層膜導電層CL、エッチングストッパ層ESLcおよび犠牲層SLSCLで構成するとともに、チャネル領域において最上層膜ここでは、犠牲層SLを除去しているので、トランジスタ特性が向上する。即ち、チャネル領域においては、ソース電極SEおよびドレイン電極DEの形成の際のドライエッチング工程において、ダメージが加わりやすい。これに対し、本実施の形態においては、チャネル領域の半導体膜のうち最上層膜ここでは、犠牲層SLを除去した構成としたので、ダメージが除去され、トランジスタの特性を向上させることができる。また、半導体膜を構成する積層膜のうち、中層膜ここでは、エッチングストッパ層ESLcが、そのエッチングレートが最上層膜ここでは、犠牲層SLのエッチングレートより低くなるよう選択されている。また、半導体膜を構成する3層の積層膜SCLのうち、中層膜ここでは、エッチングストッパ層ESLcを結晶化多結晶化している。結晶の平均粒径は1nm以上である。よって、結晶化によりエッチングレートが低下し、積層膜中の上層膜ここでは、犠牲層SLのウェットエッチングの際、中層膜ここでは、エッチングストッパ層ESLcをエッチングストッパとして機能させることができ、上層膜より下層の膜ここでは、エッチングストッパ層ESLおよび導電層CLの膜減りやバラツキを低減することができる。よって、トランジスタ特性を向上させることができる。また、主たるチャネル層を構成する最下層膜ここでは、導電層CLの選択性が向上し、例えば、中層膜ここでは、エッチングストッパ層ESLcより半導体特性の良好な膜、例えば、キャリア移動度が高い膜を適宜選択して最下層に配置することができる。これにより、キャリア電子やホールの移動度が向上し、トランジスタ特性を向上させることができる。なお、薄膜トランジスタの各部位を構成する材料や平面形状などについては、以下の製造方法説明の欄において詳細に説明する。製造方法説明次いで、図21~図24を参照しながら、本実施の形態の半導体装置の製造工程を説明するとともに、当該半導体装置の構成をより明確にする。図21に示すように、実施の形態1と同様に、基板SUBを準備する。次いで、基板SUB上に、導電層導電膜、半導体膜、半導体層CLとして、金属酸化物半導体膜を形成する。この導電層CLは、薄膜トランジスタの主たるチャネル領域を構成する膜であり、半導体の性質を有する。ここでは、金属酸化物半導体膜として、実施の形態1で説明した金属化合物半導体膜実施の形態1において、導電層CL、犠牲層SLとして例示した膜など、即ち、酸化インジウムIn-O、酸化インジウム亜鉛In-Zn-O、酸化亜鉛Zn-O、酸化ガリウムGa-O、酸化インジウムガリウム亜鉛In-Ga-Zn-O、酸化亜鉛スズZn-Sn-O、酸化ガリウム亜鉛Ga-Zn-O、酸化インジウムガリウムIn-Ga-O、酸化アルミニウム亜鉛Al-Zn-Oなどの他、酸化スズSn-Oなど、から選択して用いることができる。これらの成膜方法は、実施の形態1で説明したとおりである。この導電層CLは、薄膜トランジスタの主たるチャネル領域を構成する膜であるため、半導体特性の良好な金属酸化物半導体膜を適宜選択すればよい。例えば、少なくとも後述のエッチングストッパ層ESLcより半導体特性例えば、キャリア移動度などが、良好な膜を選択することによりトランジスタ特性を向上させることができる。また、成膜性の良好な膜を選択してもよい。この場合もトランジスタ特性を向上させることができる。また、低コストの膜を用いてもよい。この場合、薄膜トランジスタの製造コストを低減することができる。このように、積層膜SCLの最下層に配置される導電層CLは、要求される性能や用途に応じて適宜選択することが可能である。次いで、導電層CL上に、エッチングストッパ層ESLとして、第1金属酸化物半導体膜を形成する。このエッチングストッパ層ESLは、半導体の性質を有する。ここでは、第1金属酸化物半導体膜として、酸化インジウムスズIn-Sn-O、ITO:IndiumTinOxide膜を、例えば、RFスパッタリング法を用いて5nm以上の膜厚で堆積する。第1金属酸化物半導体膜としては、上記酸化インジウムスズIn-Sn-Oの他、酸化インジウムIn-Oを用いてもよい。このように、Inの酸化物を主体とした酸化物を用いることができる。また、成膜方法としては、上記スパッタリング法の他、CVD法、PLD法、塗布法、印刷法などを用いることができる。この第1金属酸化物半導体膜の成膜時の温度は、例えば、金属酸化物半導体膜導電層CLが結晶化しない温度例えば、150°C以下とする。即ち、上記金属酸化物半導体膜導電層CLは、成膜時において、非結晶アモルファス状態の膜である。次いで、エッチングストッパ層ESL上に、犠牲層導電膜、半導体膜、半導体層SLとして第2金属酸化物半導体膜を形成する。この犠牲層SLも、半導体の性質を有する膜である。ここでは、第2金属酸化物半導体膜犠牲層SLとして、例えば、酸化インジウムガリウム亜鉛In-Ga-Zn-O膜を、例えば、RFスパッタリング法を用いて堆積する。この際、第2金属酸化物半導体膜犠牲層SLの膜厚は、30nm以上とすることが望ましい。これは、後述する、金属膜MFをドライエッチングで加工する際のダメージの深さが約30nmであるためである。第2金属酸化物半導体膜としては、上記酸化亜鉛の他、酸化亜鉛Zn-O、酸化ガリウムGa-O、酸化亜鉛スズZn-Sn-O、酸化インジウム亜鉛In-Zn-O、酸化ガリウム亜鉛Ga-Zn-O、酸化インジウムガリウムIn-Ga-O、酸化アルミニウム亜鉛Al-Zn-Oなどの、Zn又はGa系酸化物、およびそれらと他の金属の複合酸化物を用いることができる。また、成膜方法としては、上記スパッタリング法の他、CVD法、PLD法、塗布法、印刷法などを用いることができる。この第2金属酸化物半導体膜の成膜時の温度は、この時点で上記第1金属酸化物半導体膜エッチングストッパ層ESLが結晶化しないよう、上記第1金属酸化物半導体膜エッチングストッパ層ESLが結晶化しない上記温度例えば、150°C以下とすることが好ましい。第1金属酸化物半導体膜エッチングストッパ層ESLと第2金属酸化物半導体膜犠牲層SLとの組み合わせとしては上述の材料の中から種々の組み合わせが考えられるが、中でも、エッチングストッパ層ESLがIn-Sn-Oから成り、犠牲層SLがIn-Ga-Zn-O、Zn-O、Al-Zn-O、Ga-Zn-O、Zn-Sn-Oの何れか一つからなるような組み合わせが好ましい。その理由は、実施の形態1で説明したとおりである図11等参照。次いで、積層膜SCLを素子分離のため島状に加工する。例えば、金属酸化物半導体膜、第1および第2金属酸化物半導体膜導電層CL、エッチングストッパ層ESLおよび犠牲層SLの積層膜積層半導体膜SCL上に図示しないフォトレジスト膜を形成した後、露光現像処理フォトリスグラフィを施すことにより、所望の形状のフォトレジスト膜のみ残存させる。次いで、上記フォトレジスト膜をマスクに、上記積層膜をウェットエッチングすることにより、所望の形状の上記積層膜を残存させる。この際、エッチングストッパ層ESLは結晶化されておらずアモルファス状態で、そのエッチングレートは大きい。よって、エッチングしやすい。特に、上記犠牲層SLの例示である、In-Ga-Zn-O、Zn-O、Al-Zn-OおよびGa-Zn-O、Zn-Sn-Oらは、アモルファスの酸化インジウムスズIn-Sn-Oのエッチングレートとの差が小さくいずれも10倍以下であり、犠牲層SLとして用いて好適である図11参照。この積層膜SCLの形状上面から見た平面形状は、実施の形態1と同様に図5参照、第1方向図面縦方向に短辺を有する略矩形状に形成する。上記積層膜SCLは、ゲート電極GEと重なる領域を有する形状に形成される。次いで、基板SUBに熱処理を施し、上記積層膜SCLの中層の膜、即ち、第1金属酸化物半導体膜エッチングストッパ層ESLを結晶化させる。結晶化後の第1金属酸化物半導体膜エッチングストッパ層ESLをESLcで示す。ここでの結晶化とは、平均粒径結晶粒の直径が少なくとも1nm以上となるよう多結晶化することをいう。平均粒径の下限は1nmであるが、典型的な場合には、平均粒径は20nm程度となる。また、熱処理温度は、100°C以上300°C以下である。このように、第1金属酸化物半導体膜エッチングストッパ層ESLを結晶化させることで、無機酸あるいは有機酸によるエッチングレートが、結晶化前アモルファス状態の1/100100分の1程度に小さくなる。例えば、第1金属酸化物半導体膜エッチングストッパ層ESLとして、酸化インジウムスズIn-Sn-Oを用いた場合には、アモルファス状態でのエッチングレートは、12nm/minであるのに対し、多結晶化した後は、エッチングレートが、0.1nm/min1/120となる図11参照。なお、上記データは、エッチング液として、シュウ酸系のエッチング液具体的には、関東化学株式会社製ITO-07Nを用いた場合のデータである。次いで、第2金属酸化物半導体膜犠牲層SL上に、導電性膜として金属膜MFを形成する。金属膜MFは、例えば、実施の形態1で詳細に説明した、金属膜および合金膜などの各種材料を用い、実施の形態1で詳細に説明した成膜方法を用いて形成することができる。次いで、図22に示すように、金属膜MFを、パターニングすることによりソース電極SEおよびドレイン電極DEを形成する。このパターニングは、フォトレジスト膜をフォトリソグラフィ技術を用いてソース電極SEおよびドレイン電極DEの形成領域に残存させ、当該フォトレジスト膜をマスクとしたドライエッチングにより行うことができる。このドライエッチングの際、ソース電極SEとドレイン電極DEとの間から露出する第2金属酸化物半導体膜犠牲層SLがプラズマや加速粒子にさらされるため、ダメージ領域DRが形成される。このソース電極SEおよびドレイン電極DEの形状上面から見た平面形状は、例えば、実施の形態1と同様に、それぞれ略矩形状図8参照とすることができ、積層膜SCL上において、所定の間隔を置いて配置されている。この所定の間隔の部分がチャネル領域となる。よって、前述したダメージ領域DRは、薄膜トランジスタの特性を左右するチャネル領域に形成される。そこで、図23に示すように、上記フォトレジスト膜をアッシングなどにより除去した後、その下層のソース電極SE、ドレイン電極DEをマスクとして、下層の第2金属酸化物半導体膜犠牲層SLをウェットエッチングにより除去する。エッチング液としては、無機酸あるいは有機酸を含有するエッチング液を用いる。具体的には、上述のシュウ酸系のエッチング液関東化学株式会社製ITO-07Nを用いることができる。このウェットエッチングにより、第2金属酸化物半導体膜犠牲層SLのダメージ領域DRが除去され、下層の第1金属酸化物半導体膜エッチングストッパ層ESLcがチャネル領域から露出する。この第1金属酸化物半導体膜エッチングストッパ層ESLcは、前述の結晶化により、エッチングされ難くなっており、上記ウェットエッチングは第1金属酸化物半導体膜エッチングストッパ層ESLcの表面で自動的にほぼ停止する。また、ウェットエッチングによるエッチングストッパ層ESLcの膜厚の減少は生じたとしても極微量である。また、第1金属酸化物半導体膜エッチングストッパ層ESLがエッチングストッパとしての役割を果たすため、さらに下層の金属酸化物半導体膜導電層CLまではエッチングの影響は及ばない。以上の工程により本実施の形態の薄膜トランジスタが略完成する。なお、上記工程においては、金属酸化物半導体膜、第1および第2金属酸化物半導体膜導電層CL、エッチングストッパ層ESLおよび犠牲層SLの積層膜SCLのパターニング後、第1金属酸化物半導体膜エッチングストッパ層ESLを結晶化させ、その後、金属膜MFの形成および金属膜MFのパターニングを行ったが、第1金属酸化物半導体膜エッチングストッパ層ESLの結晶化は、積層膜SCLのパターニング工程の後、ダメージ領域DR第2金属酸化物半導体膜犠牲層SLの除去工程までの間に行えばよい。例えば、金属膜MFの形成工程後や金属膜MFのドライエッチング工程後に、第1金属酸化物半導体膜エッチングストッパ層ESLの結晶化を行ってもよい。このように、本実施の形態によっても、実施の形態1と同様の効果を奏することができる。即ち、本実施の形態によれば、半導体膜を金属酸化物半導体膜、第1および第2金属酸化物半導体膜導電層CL、エッチングストッパ層ESLcおよび犠牲層SLの積層膜SCLとしたので、ダメージ領域DRを除去することができる。よって、ダメージ領域DRの除去により、薄膜トランジスタの特性を向上させることができる。また、ダメージ領域DRの除去に際し、一般的に制御性が低いとされるウェットエッチングを用いても、下層の第1金属酸化物半導体膜エッチングストッパ層ESLcのエッチングレートが結晶化により低下しており、エッチングストッパの役割を果たすため、自身の膜減りを低減するとともに、その下層の金属酸化物半導体膜導電層CLを保護する役割を果たす。また、上記ウェットエッチングの際、ダメージ領域DRの残存を低減するためオーバーエッチングを施した場合においても、第1金属酸化物半導体膜エッチングストッパ層ESLcの膜減りを低減するとともに、その下層の金属酸化物半導体膜導電層CLを保護することができる。その結果、主たるチャネル領域となる下層の金属酸化物半導体膜導電層CLの膜厚のバラツキを抑制することができ、閾値電位などの薄膜トランジスタの特性のバラツキを低減することができる。また、薄膜トランジスタの特性の劣化を低減し、半導体装置の製造歩留まりを向上させることができる。また、半導体膜を導電層CL、エッチングストッパ層ESLc、犠牲層SLの積層膜SCLとしたので、ソース電極SE、ドレイン電極DEを構成する金属膜MFの成膜時に、プラズマや加速粒子によるダメージが加わっても、そのダメージは、最上層の犠牲層SL内に留まり、主たるチャネル層となる金属酸化物半導体膜導電層CLや第1金属酸化物半導体膜エッチングストッパ層ESLcに加わるダメージを低減することができる。よって、薄膜トランジスタの特性を向上させることができる。また、本実施の形態においては、ソース電極SE、ドレイン電極DEと金属酸化物半導体膜導電層CLとの間に第1および第2金属酸化物半導体膜エッチングストッパ層ESLcおよび犠牲層SLが残存する構成となるが、これらの膜も半導体の性質を有し、また、薄膜トランジスタの動作時の抵抗が比較的低い半導体であるため、薄膜トランジスタの動作特性に与える影響は少ない。具体的に、第1および第2金属酸化物半導体膜エッチングストッパ層ESLcおよび犠牲層SLとして例示した各種半導体は、例えば、Cu-In-Ga-Zn-Oのような高抵抗半導体ではない。よって、薄膜トランジスタのオン電流の低減を抑制することができる。さらに、上記積層膜SCLを3層とすることで、最下層の金属酸化物半導体の選択の幅が増す。即ち、エッチングレートに係わらず、所望の半導体膜を選択することで、半導体特性を向上させたり、また、その生産性を向上させたりすることができる。上記実施の形態1~4で説明した薄膜トランジスタにおいて、実施の形態2の薄膜トランジスタのエッチングストッパ層ESLcおよび犠牲層SLは、実施の形態1の薄膜トランジスタの導電層CLcおよび犠牲層SLと対応し、実施の形態2の構成は、実施の形態1の導電層CLcの下層に他の半導体膜を有する構造であると言える。同様に、実施の形態4の薄膜トランジスタのエッチングストッパ層ESLcおよび犠牲層SLは、実施の形態3の薄膜トランジスタの導電層CLcおよび犠牲層SLと対応し、実施の形態4の構成は、実施の形態3の導電層CLcの下層に他の半導体膜を有する構造であると言える。実施の形態5上記実施の形態1~4で説明した薄膜トランジスタの適用例に制限はないが、例えば、液晶表示装置などの電気光学装置に用いられるアクティブマトリクス基板アレイ基板に適用することができる。図25は、アクティブマトリクス基板の構成を示す回路図である。また、図26は、アクティブマトリクス基板の構成を示す平面図である。図25に示すように、アレイ基板は、表示部表示領域内にY方向に配置された複数のデータ線DLソース線と、X方向に配置された複数のゲート線GLとを有する。また、各画素は、データ線DLとゲート線GLとの交点に、マトリクス状に複数配置される。この画素は、画素電極PEおよび薄膜トランジスタTを有している。例えば、データ線DLは、データ線駆動回路DDCXドライバにより駆動され、また、ゲート線GLは、ゲート線駆動回路GDCYドライバにより駆動される。図26に示すように、例えば、薄膜トランジスタTのゲート電極部は、X方向に延在するゲート線GLと接続される。ここでは、ゲート電極とゲート線GLが一体となっている。このゲート電極部の上層には、ゲート絶縁膜を介して半導体膜が配置され、この半導体膜の図中左側にソース電極、図中右側にドレイン電極が配置されている。図26においては、ボトムゲート構造の薄膜トランジスタTとして表示してある。ソース電極は、Y方向に延在するデータ線DLと接続され、ドレイン電極は、画素電極PEと接続されている。なお、データ線DLとソース電極とを一体としてもよい。図26においては、ボトムゲート構造の薄膜トランジスタの平面図として記載されているが、トップゲート構造の薄膜トランジスタとしてもよい。この場合、ゲート電極が、半導体膜の上層に位置する構成となる。このようなアレイ基板と対向電極が形成された対向基板との間に液晶を封止することにより、液晶表示装置が形成される。液晶表示装置においては、ゲート線GLに走査信号が供給されると、薄膜トランジスタTがオンし、このオンされた薄膜トランジスタTを通して、図中Y方向に延在するデータ線DLからの映像信号が画素電極PEに供給される。よって、ゲート線GLとデータ線DLによって選択された画素部が表示状態となる。なお、上記においては、画素を構成する薄膜トランジスタTに上記実施の形態1~4の薄膜トランジスタを適用したが、前述のデータ線駆動回路DDCやゲート線駆動回路GDC中の論理回路として、上記実施の形態1~4の薄膜トランジスタを用いてもよい。即ち、前述のデータ線駆動回路DDCやゲート線駆動回路GDCは、複数の論理回路を含み構成される。よって、これら論理回路例えば、インバータ、NOR回路、NAND回路などを、上記実施の形態1~4の薄膜トランジスタを用いて構成してもよい。また、上記アレイ基板は、上記液晶表示装置のみならず、有機ELElectroLuminescence表示装置などの他の表示装置に広く適用可能である。また、上記アレイ基板の構成において画素電極PEを記憶素子例えば、キャパシタとし、実施の形態1~4の薄膜トランジスタを記憶装置の選択トランジスタとして用いてもよい。実施の形態6上記実施の形態1~4で説明した薄膜トランジスタの適用例に制限はないが、例えば、RFIDRadioFrequencyIDentificationタグにに適用することができる。図27は、RFIDタグの構成を示すブロック図である。図27に示すように、RFIDタグは、アンテナ共振回路AR、整流器RCT、変調器MODおよびデジタル回路DGCを有している。このように構成されているRFIDタグは、リーダRDおよびライタWRとの間で、例えば、周波数が13.56MHzの送受信信号のやり取りを行なう。例えば、ライタWRから送信された送信信号は、RFIDタグのアンテナ共振回路ARで受信された後、整流器RCTでDC信号に変換される。その後、整流器RCTで変換されたDC信号は、デジタル回路DGCで処理され、デジタル回路DGCで処理された結果はメモリ回路図示せずなどに保存される。このように、ライタWRによってRFIDタグに情報の書き込みを行なうことができる。一方、RFIDタグに記憶されている情報を読み出すには、デジタル回路DGCがメモリ回路にアクセスしてメモリ回路に記憶されている情報を取り出した後、この情報に従い変調器MODによりインピーダンスを変化させ、アンテナ共振回路ARから信号を送信する。そして、送信された信号は、リーダRDによって受信されてRFIDタグに記憶されている情報が読み出される。このRFIDタグのアンテナ共振回路AR、整流器RCT、変調器MOD、デジタル回路DGCなどを上記実施の形態1~4で説明した薄膜トランジスタを用いて構成することができる。この結果、各構成部アンテナ共振回路AR、整流器RCT、変調器MOD、デジタル回路DGCなどに使用している薄膜トランジスタの特性が良好となり、RFIDタグの特性向上を図ることができる。実施の形態7上記実施の形態5で説明した論理回路例えば、インバータ、NOR回路、NAND回路などや上記実施の形態6で説明したデジタル回路DGCに関しては、以下に説明する論理回路論理ゲートを用いて構成することができる。図28は、論理回路を示す回路図であり、図28Aは、インバータ回路である。図28Aにおいては、電源端子VDDと接地端子VSSとの間にトランジスタT1およびT2が直列に接続されている。トランジスタT1のゲート電極は、2つのトランジスタの接続ノードに接続され、この接続ノードが出力端子OUTとなる。一方、トランジスタT2のゲート電極は、入力端子INと接続される。上記トランジスタT1およびT2は、nチャネル型トランジスタである。このように、上記トランジスタT1およびT2として、上記実施の形態1~4で説明した薄膜トランジスタを適用することができる。図28Bは、NOR回路である。図28Bにおいては、電源端子VDDと接地端子VSSとの間にトランジスタT3およびT4が直列に接続されている。トランジスタT3のゲート電極は、2つのトランジスタT3とT4の接続ノードに接続され、この接続ノードが出力端子OUTとなる。また、出力端子OUTと接地端子VSSとの間にトランジスタT5が接続されている。トランジスタT4のゲート電極は、第1入力端子IN1と接続される。トランジスタT5のゲート電極は、第2入力端子IN2と接続される。上記トランジスタT3、T4およびT5は、nチャネル型トランジスタである。このように、上記トランジスタT3、T4およびT5として、上記実施の形態1~4で説明した薄膜トランジスタを適用することができる。図28Cは、NAND回路である。図28Cにおいては、電源端子VDDと接地端子VSSとの間にトランジスタT6、T7およびT8が直列に接続されている。トランジスタT6のゲート電極は、2つのトランジスタT6とT7の接続ノードに接続され、この接続ノードが出力端子OUTとなる。トランジスタT7のゲート電極は、第1入力端子IN1と接続される。トランジスタT8のゲート電極は、第2入力端子IN2と接続される。上記トランジスタT6、T7およびT8は、nチャネル型トランジスタである。このように、上記トランジスタT6、T7およびT8として、上記実施の形態1~4で説明した薄膜トランジスタを適用することができる。特に、実施の形態1~4で説明した金属化合物半導体膜は、nチャネル型トランジスタとして用いて特性が良好である。即ち、電子をキャリアとする場合に特性が良好となる。よって、上記のように、nチャネル型トランジスタのみを用いた論理回路に実施の形態1~4で説明した薄膜トランジスタを適用して好適である。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。