第1の電圧を与える第1の電源ラインと第2の電圧を与える第2の電源ラインとの間に直列に介挿され、相補的に動作する第1および第2のスイッチング部によって構成されるインバータと、前記第1および第2のスイッチング部のそれぞれのスイッチング動作を制御する第1および第2の制御回路と、を備え、それらがモジュール化された電力用半導体装置であって、前記第1のスイッチング部は、前記第1の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの出力ノードにそれぞれの他方の主電極が接続された第1のIGBTおよび第1のMOSFETを有し、前記第2のスイッチング部は、前記第2の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの前記出力ノードにそれぞれの他方の主電極が接続された第2のIGBTおよび第2のMOSFETを有し、前記電力用半導体装置の平面レイアウトにおいて、前記第1の制御回路は、前記第1のスイッチング部に対向する位置に配置され、前記第1のIGBTおよび前記第1のMOSFETの一方は、前記第1の制御回路の近傍に配置され、他方はそれよりも前記第1の制御回路から遠い位置に配置され、前記第2の制御回路は、前記第2のスイッチング部に対向する位置に配置され、前記第2のIGBTおよび前記第2のMOSFETの一方は、前記第2の制御回路の近傍に配置され、他方はそれよりも前記第2の制御回路から遠い位置に配置され、前記第1のIGBTおよび前記第1のMOSFETのうち、前記第1の制御回路の近傍に配置されたトランジスタは、前記第1の制御回路から与えられたゲート制御信号を、そのゲートを介して前記第1の制御回路から遠い位置に配置されたトランジスタのゲートに与え、前記第2のIGBTおよび前記第2のMOSFETのうち、前記第2の制御回路の近傍に配置されたトランジスタは、前記第2の制御回路から与えられたゲート制御信号を、そのゲートを介して前記第2の制御回路から遠い位置に配置されたトランジスタに与える、電力用半導体装置。前記第1のIGBTおよび前記第1のMOSFETは、主電流が半導体基板主面に対して垂直な方向に流れる縦型構造のトランジスタであり、前記第1のスイッチング部内の、前記第1の制御回路の近傍に配置されたトランジスタは、そのゲートに接続される第1のゲートパッドが、前記他方の主電極側の平面内において前記第1の制御回路側に設けられ、第2のゲートパッドが、前記他方の主電極側の平面内において前記第1の制御回路とは反対側に設けられ、前記第1のゲートパッドに前記第1の制御回路からの前記ゲート制御信号が与えられ、前記第2のゲートパッドから前記ゲート制御信号が出力されて前記第1の制御回路から遠い位置に配置されたトランジスタのゲートパッドに与えられ、前記第2のIGBTおよび前記第2のMOSFETは、主電流が半導体基板主面に対して垂直な方向に流れる縦型構造のトランジスタであり、前記第2のスイッチング部内の、前記第2の制御回路の近傍に配置されたトランジスタは、そのゲートに接続される第1のゲートパッドが、前記他方の主電極側の平面内において前記第2の制御回路側に設けられ、第2のゲートパッドが、前記他方の主電極側の平面内において前記第2の制御回路とは反対側に設けられ、前記第1のゲートパッドに前記第2の制御回路からの前記ゲート制御信号が与えられ、前記第2のゲートパッドから前記ゲート制御信号が出力されて前記第2の制御回路から遠い位置に配置されたトランジスタのゲートパッドに与えられる、請求項1記載の電力用半導体装置。前記第1のスイッチング部において、前記第1のIGBTが、前記第1の制御回路の近傍に配置され、前記第2のスイッチング部において、前記第2のIGBTが、前記第2の制御回路の近傍に配置される、請求項2記載の電力用半導体装置。前記第1のスイッチング部において、前記第1のMOSFETが、前記第1の制御回路の近傍に配置され、前記第2のスイッチング部において、前記第2のMOSFETが、前記第2の制御回路の近傍に配置される、請求項2記載の電力用半導体装置。前記第1のIGBTの閾値電圧は、前記第1のMOSFETの閾値電圧よりも低く設定され、前記第2のIGBTの閾値電圧は、前記第2のMOSFETの閾値電圧よりも低く設定される、請求項1記載の電力用半導体装置。前記第1のスイッチング部内の前記第1の制御回路から遠い位置に配置されたトランジスタは、そのゲートパッドとゲートとの間に抵抗素子を有し、前記第2のスイッチング部内の前記第2の制御回路から遠い位置に配置されたトランジスタは、そのゲートパッドとゲートとの間に抵抗素子を有する、請求項1記載の電力用半導体装置。第1の電圧を与える第1の電源ラインと第2の電圧を与える第2の電源ラインとの間に直列に介挿され、相補的に動作する第1および第2のスイッチング部によって構成されるインバータと、前記第1および第2のスイッチング部のそれぞれのスイッチング動作を制御する第1および第2の制御回路と、を備え、それらがモジュール化された電力用半導体装置であって、前記第1のスイッチング部は、前記第1の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの出力ノードにそれぞれの他方の主電極が接続された第1のIGBTおよび第1のMOSFETを有し、前記第2のスイッチング部は、前記第2の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの前記出力ノードにそれぞれの他方の主電極が接続された第2のIGBTおよび第2のMOSFETを有し、前記第1のIGBTのゲートには、前記第1の制御回路からのゲート制御信号が第1の抵抗素子を介して与えられ、前記第1のMOSFETには、前記第1の制御回路からの前記ゲート制御信号が第2の抵抗素子を介して与えられ、前記第2の抵抗素子の抵抗値は前記第1の抵抗素子よりも高く、前記第2の抵抗素子にはダイオードが逆並列に接続され、前記第2のIGBTのゲートには、前記第2の制御回路からのゲート制御信号が第1の抵抗素子を介して与えられ、前記第2のMOSFETには、前記第2の制御回路からの前記ゲート制御信号が第2の抵抗素子を介して与えられ、前記第2の抵抗素子の抵抗値は前記第1の抵抗素子よりも高く、前記第2の抵抗素子にはダイオードが逆並列に接続される、電力用半導体装置。第1の電圧を与える第1の電源ラインと第2の電圧を与える第2の電源ラインとの間に直列に介挿され、相補的に動作する第1および第2のスイッチング部によって構成されるインバータと、前記第1および第2のスイッチング部のそれぞれのスイッチング動作を制御する第1および第2の制御回路と、を備え、それらがモジュール化された電力用半導体装置であって、前記第1のスイッチング部は、前記第1の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの出力ノードにそれぞれの他方の主電極が接続された第1のIGBTおよび第1のMOSFETを有し、前記第2のスイッチング部は、前記第2の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの前記出力ノードにそれぞれの他方の主電極が接続された第2のIGBTおよび第2のMOSFETを有し、前記電力用半導体装置の平面レイアウトにおいて、前記第1の制御回路は、前記第1のスイッチング部に対向する位置に配置され、前記第1のIGBTおよび前記第1のMOSFETの一方は、前記第1の制御回路の近傍に配置され、他方はそれよりも前記第1の制御回路から遠い位置に配置され、前記第2の制御回路は、前記第2のスイッチング部に対向する位置に配置され、前記第2のIGBTおよび前記第2のMOSFETの一方は、前記第2の制御回路の近傍に配置され、他方はそれよりも前記第2の制御回路から遠い位置に配置され、前記第1のIGBTおよび前記第1のMOSFETは、主電流が半導体基板主面に対して垂直な方向に流れる縦型構造のトランジスタであり、前記第1のスイッチング部内の、前記第1の制御回路の近傍に配置されたトランジスタは、そのゲートに接続されるゲートパッドが、前記他方の主電極側の平面内において前記第1の制御回路側に設けられ、中継パターンが、前記他方の主電極側の平面内において前記第1の制御回路とは反対側に設けられ、前記ゲートパッドに前記第1の制御回路からの第1のゲート制御信号が与えられるとともに、前記中継パターンに前記第1の制御回路からの第2のゲート制御信号が与えられ、前記中継パターンを介して前記第2のゲート制御信号が前記第1の制御回路から遠い位置に配置されたトランジスタのゲートパッドに与えられ、前記第2のIGBTおよび前記第2のMOSFETは、主電流が半導体基板主面に対して垂直な方向に流れる縦型構造のトランジスタであり、前記第2のスイッチング部内の、前記第2の制御回路の近傍に配置されたトランジスタは、そのゲートに接続されるゲートパッドが、前記他方の主電極側の平面内において前記第2の制御回路側に設けられ、中継パターンが、前記他方の主電極側の平面内において前記第2の制御回路とは反対側に設けられ、前記ゲートパッドに前記第2の制御回路からの第1のゲート制御信号が与えられるとともに、前記中継パターンに前記第2の制御回路からの第2のゲート制御信号が与えられ、前記中継パターンを介して前記第2のゲート制御信号が前記第2の制御回路から遠い位置に配置されたトランジスタのゲートパッドに与えられる、電力用半導体装置。前記第1の制御回路は、ターンオン時には、前記第1のIGBTの方が先にターンオンし、ターンオフ時には、前記第1のMOSFETの方が先にターンオフするように前記第1および第2のゲート制御信号を与え、前記第2の制御回路は、ターンオン時には、前記第2のIGBTの方が先にターンオンし、ターンオフ時には、前記第2のMOSFETの方が先にターンオフするように前記第1および第2のゲート制御信号を与える、請求項8記載の電力用半導体装置。第1の電圧を与える第1の電源ラインと第2の電圧を与える第2の電源ラインとの間に直列に介挿され、相補的に動作する第1および第2のスイッチング部によって構成されるインバータと、前記第1および第2のスイッチング部のそれぞれのスイッチング動作を制御する第1および第2の制御回路と、を備え、それらがモジュール化された電力用半導体装置であって、前記第1のスイッチング部は、前記第1の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの出力ノードにそれぞれの他方の主電極が接続された第1のIGBTおよび第1のMOSFETを有し、前記第2のスイッチング部は、前記第2の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの前記出力ノードにそれぞれの他方の主電極が接続された第2のIGBTおよび第2のMOSFETを有し、前記第1の制御回路は、ターンオン時には、前記第1のIGBTの方が先にターンオンし、ターンオフ時には、前記第1のMOSFETの方が先にターンオフするように前記第1のIGBTおよび前記第1のMOSFETのスイッチング動作を個別に制御し、前記第2の制御回路は、ターンオン時には、前記第2のIGBTの方が先にターンオンし、ターンオフ時には、前記第2のMOSFETの方が先にターンオフするように前記第2のIGBTおよび前記第2のMOSFETのスイッチング動作を個別に制御する、電力用半導体装置。前記第1および第2のMOSFETは、炭化シリコン基板上に形成される炭化シリコンMOSFETおよび窒化ガリウム系材料で構成される基板上に形成される窒化ガリウムMOSFETの何れかである、請求項1、7、8および10の何れか1項に記載の電力用半導体装置。上述の特許文献1の構成では、IGBTのオン閾値電圧をMOSFETのオン閾値電圧より高く設定しているためスイッチング時の過渡状態においては、必ずMOSFETに全電流が流れるため、それに対処するにはMOSFETの電流定格を大きくしなければならず、MOSFETのチップサイズを小さくすることが困難であり、装置全体の小型化が難しいという課題があった。本発明は上記のような問題点を解消するためになされたもので、スイッチングデバイスとしてIGBTとMOSFETとを並列動作させて用いる電力用半導体装置において、装置全体を小型化することを目的とする。本発明に係る電力用半導体装置の第1の態様は、第1の電圧を与える第1の電源ラインと第2の電圧を与える第2の電源ラインとの間に直列に介挿され、相補的に動作する第1および第2のスイッチング部によって構成されるインバータと、前記第1および第2のスイッチング部のそれぞれのスイッチング動作を制御する第1および第2の制御回路と、を備え、それらがモジュール化された電力用半導体装置であって、前記第1のスイッチング部は、前記第1の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの出力ノードにそれぞれの他方の主電極が接続された第1のIGBTおよび第1のMOSFETを有し、前記第2のスイッチング部は、前記第2の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの前記出力ノードにそれぞれの他方の主電極が接続された第2のIGBTおよび第2のMOSFETを有し、前記電力用半導体装置の平面レイアウトにおいて、前記第1の制御回路は、前記第1のスイッチング部に対向する位置に配置され、前記第1のIGBTおよび前記第1のMOSFETの一方は、前記第1の制御回路の近傍に配置され、他方はそれよりも前記第1の制御回路から遠い位置に配置され、前記第2の制御回路は、前記第2のスイッチング部に対向する位置に配置され、前記第2のIGBTおよび前記第2のMOSFETの一方は、前記第2の制御回路の近傍に配置され、他方はそれよりも前記第2の制御回路から遠い位置に配置され、前記第1のIGBTおよび前記第1のMOSFETのうち、前記第1の制御回路の近傍に配置されたトランジスタは、前記第1の制御回路から与えられたゲート制御信号を、そのゲートを介して前記第1の制御回路から遠い位置に配置されたトランジスタのゲートに与え、前記第2のIGBTおよび前記第2のMOSFETのうち、前記第2の制御回路の近傍に配置されたトランジスタは、前記第2の制御回路から与えられたゲート制御信号を、そのゲートを介して前記第2の制御回路から遠い位置に配置されたトランジスタに与える。本発明に係る電力用半導体装置の第2の態様は、第1の電圧を与える第1の電源ラインと第2の電圧を与える第2の電源ラインとの間に直列に介挿され、相補的に動作する第1および第2のスイッチング部によって構成されるインバータと、前記第1および第2のスイッチング部のそれぞれのスイッチング動作を制御する第1および第2の制御回路と、を備え、それらがモジュール化された電力用半導体装置であって、前記第1のスイッチング部は、前記第1の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの出力ノードにそれぞれの他方の主電極が接続された第1のIGBTおよび第1のMOSFETを有し、前記第2のスイッチング部は、前記第2の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの前記出力ノードにそれぞれの他方の主電極が接続された第2のIGBTおよび第2のMOSFETを有し、前記第1のIGBTのゲートには、前記第1の制御回路からのゲート制御信号が第1の抵抗素子を介して与えられ、前記第1のMOSFETには、前記第1の制御回路からの前記ゲート制御信号が第2の抵抗素子を介して与えられ、前記第2の抵抗素子の抵抗値は前記第1の抵抗素子よりも高く、前記第2の抵抗素子にはダイオードが逆並列に接続され、前記第2のIGBTのゲートには、前記第2の制御回路からのゲート制御信号が第1の抵抗素子を介して与えられ、前記第2のMOSFETには、前記第2の制御回路からの前記ゲート制御信号が第2の抵抗素子を介して与えられ、前記第2の抵抗素子の抵抗値は前記第1の抵抗素子よりも高く、前記第2の抵抗素子にはダイオードが逆並列に接続される。本発明に係る電力用半導体装置の第3の態様は、第1の電圧を与える第1の電源ラインと第2の電圧を与える第2の電源ラインとの間に直列に介挿され、相補的に動作する第1および第2のスイッチング部によって構成されるインバータと、前記第1および第2のスイッチング部のそれぞれのスイッチング動作を制御する第1および第2の制御回路と、を備え、それらがモジュール化された電力用半導体装置であって、前記第1のスイッチング部は、前記第1の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの出力ノードにそれぞれの他方の主電極が接続された第1のIGBTおよび第1のMOSFETを有し、前記第2のスイッチング部は、前記第2の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの前記出力ノードにそれぞれの他方の主電極が接続された第2のIGBTおよび第2のMOSFETを有し、前記電力用半導体装置の平面レイアウトにおいて、前記第1の制御回路は、前記第1のスイッチング部に対向する位置に配置され、前記第1のIGBTおよび前記第1のMOSFETの一方は、前記第1の制御回路の近傍に配置され、他方はそれよりも前記第1の制御回路から遠い位置に配置され、前記第2の制御回路は、前記第2のスイッチング部に対向する位置に配置され、前記第2のIGBTおよび前記第2のMOSFETの一方は、前記第2の制御回路の近傍に配置され、他方はそれよりも前記第2の制御回路から遠い位置に配置され、前記第1のIGBTおよび前記第1のMOSFETは、主電流が半導体基板主面に対して垂直な方向に流れる縦型構造のトランジスタであり、前記第1のスイッチング部内の、前記第1の制御回路の近傍に配置されたトランジスタは、そのゲートに接続されるゲートパッドが、前記他方の主電極側の平面内において前記第1の制御回路側に設けられ、中継パターンが、前記他方の主電極側の平面内において前記第1の制御回路とは反対側に設けられ、前記ゲートパッドに前記第1の制御回路からの第1のゲート制御信号が与えられるとともに、前記中継パターンに前記第1の制御回路からの第2のゲート制御信号が与えられ、前記中継パターンを介して前記第2のゲート制御信号が前記第1の制御回路から遠い位置に配置されたトランジスタのゲートパッドに与えられ、前記第2のIGBTおよび前記第2のMOSFETは、主電流が半導体基板主面に対して垂直な方向に流れる縦型構造のトランジスタであり、前記第2のスイッチング部内の、前記第2の制御回路の近傍に配置されたトランジスタは、そのゲートに接続されるゲートパッドが、前記他方の主電極側の平面内において前記第2の制御回路側に設けられ、中継パターンが、前記他方の主電極側の平面内において前記第2の制御回路とは反対側に設けられ、前記ゲートパッドに前記第2の制御回路からの第1のゲート制御信号が与えられるとともに、前記中継パターンに前記第2の制御回路からの第2のゲート制御信号が与えられ、前記中継パターンを介して前記第2のゲート制御信号が前記第2の制御回路から遠い位置に配置されたトランジスタのゲートパッドに与えられる。本発明に係る電力用半導体装置の第4の態様は、第1の電圧を与える第1の電源ラインと第2の電圧を与える第2の電源ラインとの間に直列に介挿され、相補的に動作する第1および第2のスイッチング部によって構成されるインバータと、前記第1および第2のスイッチング部のそれぞれのスイッチング動作を制御する第1および第2の制御回路と、を備え、それらがモジュール化された電力用半導体装置であって、前記第1のスイッチング部は、前記第1の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの出力ノードにそれぞれの他方の主電極が接続された第1のIGBTおよび第1のMOSFETを有し、前記第2のスイッチング部は、前記第2の電源ラインにそれぞれの一方の主電極が接続され、前記インバータの前記出力ノードにそれぞれの他方の主電極が接続された第2のIGBTおよび第2のMOSFETを有し、前記第1の制御回路は、ターンオン時には、前記第1のIGBTの方が先にターンオンし、ターンオフ時には、前記第1のMOSFETの方が先にターンオフするように前記第1のIGBTおよび第1のMOSFETのスイッチング動作を個別に制御し、前記第2の制御回路は、ターンオン時には、前記第2のIGBTの方が先にターンオンし、ターンオフ時には、前記第2のMOSFETの方が先にターンオフするように前記第2のIGBTおよび第2のMOSFETのスイッチング動作を個別に制御する。本発明に係る電力用半導体装置の第1の態様によれば、IGBTとMOSFETとを制御回路に対して並列に配置する必要がなくなり、スイッチングデバイスとしてIGBTとMOSFETとを並列して用いる構成において、装置全体を小型化することができる。本発明に係る電力用半導体装置の第2の態様によれば、第1および第2のMOSFETのゲートに接続された第2の抵抗素子の抵抗値が第1の抵抗素子よりも高く、第2の抵抗素子にはダイオードが逆並列に接続されているので、ターンオン時には、第1および第2のIGBTがターンオンしてから第1および第2のMOSFETがそれぞれターンオンすることとなり、また、ターンオフ時にはダイオードを介して第1および第2のMOSFETの電位が素早く下がるので、第1および第2のMOSFETがターンオフしてからそれぞれ第1および第2のIGBTがターンオフすることとなる。このため、スイッチング時に第1および第2のMOSFETに流れる電流が抑制され、第1および第2のMOSFETに最大電流通電に対応する定格を持たせる必要がなくなるので、第1および第2のMOSFETを小型化でき装置全体を小型化することができる。本発明に係る電力用半導体装置の第3の態様によれば、中継パターンを介して第1のゲート制御信号が第1の制御回路から遠い位置に配置されたトランジスタのゲートパッドに与えられ、中継パターンを介して第2のゲート制御信号が第2の制御回路から遠い位置に配置されたトランジスタのゲートパッドに与えられるので、第1および第2の制御回路から遠い位置にあるデバイスへの配線作業が容易となる。本発明に係る電力用半導体装置の第4の態様によれば、第1の制御回路は、ターンオン時には、第1のIGBTの方が先にターンオンし、ターンオフ時には、第1のMOSFETの方が先にターンオフするように第1のIGBTおよび第1のMOSFETのスイッチング動作を個別に制御し、第2の制御回路は、ターンオン時には、第2のIGBTの方が先にターンオンし、ターンオフ時には、第2のMOSFETの方が先にターンオフするように第2のIGBTおよび第2のMOSFETのスイッチング動作を個別に制御する。これにより、スイッチング時の過渡状態においては第1および第2のMOSFETに流れる電流が抑制され、第1および第2のMOSFETに最大電流通電に対応する定格を持たせる必要がなくなるので、第1および第2のMOSFETを小型化でき装置全体を小型化することができる。<実施の形態>図1には、本発明に係る電力用半導体装置の実施の形態として、3相インバータモジュール100の回路構成を示している。図1に示す3相インバータモジュール100は、3つのインバータIV1~IV3で構成されている。インバータIV1は、電源電圧が与えられる端子T1に接続された電源線Pと、基準電圧が与えられる端子T5に接続された電源線Nとの間に、直列に接続されたMOSFETMOSfieldeffecttransistor7および10と、MOSFET7および10にそれぞれ並列に接続されたIGBTinsulatedgatebipolartransistor1および4とを備えている。そして、MOSFET7および10のそれぞれのソースおよびドレインは共通して端子T2に接続されている。ここで、IGBT1とMOSFET7は高電位側のスイッチングデバイスであり、両者によって高電位側のスイッチング部が構成され、IGBT4とMOSFET10は低電位側のスイッチングデバイスであり、両者によって低電位側のスイッチング部が構成される。ここで、MOSという用語は、古くは金属/酸化物/半導体の積層構造に用いられており、MetalOxideSemiconductorの頭文字を採ったものとされている。しかしながら特にMOS構造を有する電界効果トランジスタ以下、単にMOSトランジスタと称すにおいては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。例えばMOSトランジスタにおいては、主としてソースドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。従ってMOSという用語は必ずしも金属/酸化物/半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここではMOSとはその語源に起因した略語としてのみならず、広く導電体/絶縁体/半導体の積層構造をも含む意義を有する。インバータIV2も同様の構成であり、電源線P-N間に直列に接続されたMOSFET8および11と、MOSFET8および11にそれぞれ並列に接続されたIGBT2および5とを備えている。そして、MOSFET8および11のそれぞれのソースおよびドレインは共通して端子T3に接続されている。ここで、IGBT2とMOSFET8は高電位側のスイッチングデバイスであり、両者によって高電位側のスイッチング部が構成され、IGBT5とMOSFET11は低電位側のスイッチングデバイスであり、両者によって低電位側のスイッチング部が構成される。インバータIV3は、電源線P-N間に直列に接続されたMOSFET9および12と、MOSFET9および12にそれぞれ並列に接続されたIGBT3および6とを備えている。そして、MOSFET9および12のそれぞれのソースおよびドレインは共通して端子T4に接続されている。ここで、IGBT3とMOSFET9は高電位側のスイッチングデバイスであり、両者によって高電位側のスイッチング部が構成され、IGBT6とMOSFET12は低電位側のスイッチングデバイスであり、両者によって低電位側のスイッチング部が構成される。MOSFET7およびIGBT1のゲートは、共通してゲート制御回路18に接続され、MOSFET7のソースおよびIGBT1のエミッタは、共通してゲート制御回路18に接続されている。MOSFET8およびIGBT2のゲートは、共通してゲート制御回路18に接続され、MOSFET8のソースおよびIGBT2のエミッタは、共通してゲート制御回路18に接続されている。また、MOSFET9およびIGBT3のゲートは、共通してゲート制御回路18に接続され、MOSFET9のソースおよびIGBT3のエミッタは、共通してゲート制御回路18に接続されている。ここで、IGBT1~3のそれぞれのゲートとゲート制御回路18とを接続する接続線をライン13と呼称し、IGBT1~3のそれぞれのゲートとMOSFET7~9のゲートとを接続する接続線をライン15呼称し、IGBT1~3のそれぞれのエミッタとMOSFET7~9のソースとを接続する接続線をライン16と呼称し、ライン16とゲート制御回路18とを接続する接続線をライン14と呼称する。また、ライン16のそれぞれと端子T2~T4とを接続する接続線をライン17と呼称する。また、MOSFET10およびIGBT4のゲートは、共通してゲート制御回路19に接続され、MOSFET11およびIGBT5のゲートは、共通してゲート制御回路19に接続され、MOSFET12およびIGBT6のゲートは、共通してゲート制御回路19に接続されている。なお、ゲート制御回路18および19には端子T10を介して基準電圧が与えられる構成となっている。図2は、3相インバータモジュール100の内部構成を示す図である。3相インバータモジュール100は樹脂封止されてパッケージをなすが、図2においては封止樹脂は省略し、樹脂パッケージRPの形成領域を破線で示すものとする。図2に示すように、3相インバータモジュール100は、矩形の樹脂パッケージRPの一方の長辺側にゲート制御回路18および19が配置され、他方の長辺側にIGBT1~6、MOSFET7~12が配置されている。図2に示すように3相インバータモジュール100は、スイッチングデバイスのゲート制御回路18および19を有しているので、IPMIntelligentPowerModuleと呼称される。ゲート制御回路18および19が配置される側にはリードフレームLF1が配置され、IGBT1~6、MOSFET7~12が配置される側にはリードフレームLF2が配置されている。リードフレームLF1は、複数のリードLT1と、ゲート制御回路18および19をそれぞれ搭載するダイパッドP11およびP12を有している。ダイパッドP11およびP12は、樹脂パッケージRPの長辺と平行となるように配列されており、共通して接続されるとともに、それぞれリードLT1の何れかに接続されている。これらのリードLT1を介してゲート制御回路18および19に基準電圧が与えられるので、これらのリードLT1が、図1における端子T10となる。リードフレームLF2は、5本のリードLT2と、ダイパッドP1~P4とワイヤボンド領域P5、P21~P23とを有している。ダイパッドP1~P4は、樹脂パッケージRPの長辺と平行となるように配列されており、個々に独立している。また、ダイパッドP2~P4には、それぞれワイヤボンド領域P21~P23が一体をなすように接続され、ワイヤボンド領域P21~P23には、それぞれリードLT2が一体をなすように接続されている。また、ダイパッドP1およびワイヤボンド領域P5には、それぞれリードLT2が一体をなすように接続されており、ワイヤボンド領域P21~P23およびワイヤボンド領域P5、樹脂パッケージRPの長辺と平行となるように配列されている。ここで、ダイパッドP1と一体をなすリードLT2が、図1に示した端子T1に相当し、ワイヤボンド領域P21~P23とそれぞれ一体をなすリードLT2が、端子T2~T4に相当し、ワイヤボンド領域P5と一体をなすリードLT2が、端子T5に相当する。図2において、ダイパッドP1のリードフレームLF1側の端縁には、IGBT1~3が、ゲート制御回路18に対向するように配列され、ダイパッドP2~P4のリードフレームLF1側の端縁には、それぞれIGBT4~6がゲート制御回路19に対向するように配置されている。また、ダイパッドP1上には、IGBT1~3のそれぞれに対向するようにMOSFET7~9が配置され、ダイパッドP2~P4上には、IGBT4~6のそれぞれに対向するようにMOSFET10~12が配置されている。ここで、図2における領域Aの詳細図を図3に示す。領域Aは、ダイパッドP2と、その上に配置されたIGBT4とMOSFET10およびその周辺を含む領域であり、この図を用いてIGBTおよびMOSFETの構成について説明する。図3に示すように、IGBT4はダイパッドP2の主面と接する側がコレクタとなり、その反対側がエミッタEとなって、主電流が半導体基板主面に対して垂直に流れる縦型構造のIGBTであり、エミッタE側の平面内に2つのゲートパッドG1およびG2を有している。すなわち、矩形のエミッタE側の一方の短辺側の端縁部にゲートパッドG1が設けられ、他方の端縁部にゲートパッドG2が設けられている。ゲートパッドG1とG2とはIGBT4内で繋がっており、ゲート制御回路19からゲートパッドG1に与えられたゲート制御信号はゲートパッドG2から取り出すことができる。なお、IGBT4をダイパッドP2上に搭載する際は、ゲートパッドG1がゲート制御回路19側を向くように配置する。また、図3に示すように、MOSFET10はダイパッドP2の主面と接する側がドレインとなり、その反対側がソースSとなって、主電流が半導体基板主面に対して垂直に流れる縦型構造のMOSFETであり、ソースS側の平面内にゲートパッドG11を有している。すなわち、矩形のソースS側の一方の短辺側の端縁部にゲートパッドG11が設けられている。なお、MOSFET10をダイパッドP2上に搭載する際は、ゲートパッドG11が、IGBT4側を向くように配置する。また、ダイパッドP2上にIGBT4とMOSFET10とを搭載した場合、IGBT4のゲートパッドG2と、MOSFET10のゲートパッドG11とが互いに向き合う位置となるようにゲートパッドG2およびG11を設ける方が、ワイヤボンディングの際に都合が良い。なお、IGBT1~3、5、6およびMOSFET7~9、11、12の構成も同じである。また、図2に示すように、IGBT1~3のそれぞれのゲートパッドG1図3およびソースS図3は、ゲート制御回路18にワイヤボンディングにより接続されるが、ゲート制御回路18とゲートパッドG1との接続を行う配線がライン13であり、ゲート制御回路18とソースSとの接続を行う配線がライン14である。また、IGBT1~3のそれぞれのゲートパッドG2図3と、MOSFET7~9のそれぞれのゲートパッドG11図3とはワイヤボンディングにより接続されるが、この接続を行う配線がライン15である。また、IGBT1~3のそれぞれのエミッタE図3と、MOSFET7~9のそれぞれのソースS図3とはワイヤボンディングにより接続されるが、この接続を行う配線がライン16である。そして、MOSFET7~9のそれぞれのソースS図3と、ワイヤボンド領域P21~P23とはワイヤボンディングにより接続されるが、この接続を行う配線がライン17である。また、図2に示すように、IGBT4~6のそれぞれのゲートパッドG1図3およびソースS図3は、ゲート制御回路19にワイヤボンディングにより接続され、IGBT4~6のそれぞれのゲートパッドG2図3と、MOSFET10~12のそれぞれのゲートパッドG11図3とはワイヤボンディングにより接続される。また、IGBT4~6のそれぞれのエミッタE図3と、MOSFET10~12のそれぞれのソースS図3とはワイヤボンディングにより接続され、MOSFET7~9のそれぞれのソースS図3と、ワイヤボンド領域P5とはワイヤボンディングにより接続される。図2に示すように、ゲート制御回路18および19の近傍に配置するIGBT1~6には、ゲートパッドG1およびG2を設け、それぞれのゲートパッドG1とゲート制御回路18および19との間はワイヤボンディングにより接続し、ゲート制御回路18および19から遠い位置に配置するMOSFET7~12のそれぞれのゲートパッドG11は、IGBT1~6のそれぞれのゲートパッドG2にワイヤボンディングで接続することで、スイッチングデバイスとしてIGBTとMOSFETとを並列して用いる構成において、装置全体が大型化することを抑制できる。すなわち、MOSFET7~12をゲート制御回路18および19の近傍に配置する場合には、MOSFET7~12にゲートパッドG1およびG2と同様のゲートパッドを2つずつ設けなければならない。このため、MOSFET7~12の半導体チップとしての有効面積が小さくなる。MOSFETのオン抵抗を低くするにはチップサイズが大きくなり、コストも高くなる。このようなMOSFETにゲートパッドを2つ設けると有効面積が小さくなるので、有効面積を維持するにはチップサイズをさらに大きくしなければならず、MOSFETのチップサイズがさらに大きくなれば装置全体が大型化してしまう。しかし、MOSFET7~12をゲート制御回路18および19から遠い位置に配置することで、ゲートパッドは1つで済み、有効面積が小さくなることを抑制して、チップサイズを大きくする必要がなくなる。このため、装置全体が大型化することを抑制できる。<変形例1>なお、以上の説明においては、ゲート制御回路18および19の近傍にIGBT1~6を配置し、ゲート制御回路18および19から遠い位置にMOSFET7~12を配置する構成を示したが、このような構成を採る場合、主回路電流が流れる経路がゲート充電ループとオーバーラップし、IGBT1~6のゲートエミッタ間電圧が低下する可能性がある。その仕組みについて、図4を用いて説明する。図4は、基準電位をモジュール内のゲート制御回路19の基準電位から取る構成を示している。図4においては、簡単化のためMOSFET10とIGBT4との組についてのみ示しており、IGBT4のゲート充電ループIGL、MOSFET10のゲート充電ループMGLと、主回路電流過負荷時には大半がIGBTに流れる経路MCとを模式的に示している。図4に示すように、主回路電流経路MCは、IGBT1のゲート充電ループIGLおよびMOSFET10のゲート充電ループMGLとオーバーラップして流れる部分を含んでおり、過負荷時にはIGBT4のゲートエミッタ間電圧が低下する可能性がある。一方、図5に示すようにMOSFET10をゲート制御回路19の近傍に配置すると、IGBT7のゲート充電ループIGLと、主回路電流経路MCとがオーバーラップする割合が減少し、IGBT4のゲートエミッタ間電圧が低下する割合を小さくできる。すなわち、ゲート制御回路18および19の近傍にMOSFET7~12を配置し、ゲート制御回路18および19から遠い位置にIGBT1~6を配置することで、ゲート電圧が低下する割合を小さくできる。ただし、この場合は、MOSFET7~12にゲートパッドG1およびG2を設け、IGBT1~6に設けたゲートパッドG11とゲートパッドG2とをワイヤボンディングにより接続することとなる。このように、MOSFET7~12をゲート制御回路18および19の近傍に配置することで過負荷時の主回路電流によるIGBTのゲートエミッタ間低下を抑制し、過負荷時の損失を小さくすることができる。<変形例2>以上説明した3相インバータモジュール100においては、IGBTの閾値電圧をMOSFETの閾値電圧より低く設定し、スイッチング時の過渡状態においてはIGBT側に全電流が流れる構成とする。スイッチングデバイスとしてIGBTとMOSFETとを並列して用いる構成においては、一般的にMOSFETの閾値電圧の方を低く設定し、常にIGBTを先にターンオフさせ、その後にMOSFETがターンオフするシーケンスを採用している。この場合の効果としてテール電流を抑制してターンオフ損失を低減することができるが、過渡状態において全電流IGBT電流MOSFET電流が必ずMOSFETに流れるため、MOSFETを小型化することが困難であった。これに対し、IGBTの閾値電圧をMOSFETの閾値電圧より低く設定することで、スイッチング時にMOSFETに流れる電流を抑制し、MOSFETを小型化することでモジュール全体を小型化することができる。ここで、図6~図8を用いて、IGBTおよびMOSFETのスイッチング時の動作について説明する。図6は、図1に示したインバータIV1単体による動作を説明する図であり、インバータIV1がインダクタンス負荷に接続された場合の構成を示している。なお、図6において、図1に示した構成と同一の構成については同一の符号を付し、重複する説明は省略する。図6において、端子T1とT5との間には外付けのコンデンサSCが接続されているが、これは整流回路PWによって整流されてPN線間に供給される電圧を平滑化するためのものである。また、インバータIV1の出力が与えられる端子T2にはインダクタンス負荷Lが接続されている。なお、以下の説明では低電位側のIGBT4およびMOSFET10のスイッチング動作を説明するので、図6では便宜的にゲート制御回路19にのみ制御信号CPを与える構成となっている。図7は、定常状態で負荷電流のほとんどがIGBTに流れるような比較的中電流から高電流領域におけるIGBT4およびMOSFET10のターンオン時の電流、電圧特性を示す図であり、図8は、IGBT4およびMOSFET10のターンオフ時の電流、電圧特性を示す図である。図7において、制御信号CPが低電位Lから高電位Hとなってターンオンする場合、IGBT4およびMOSFET10にゲート電圧VGEが与えられると、IGBT4の閾値電圧の方が低いので、IGBT4の方が先にターンオンし、IGBT電流Icが流れ始める。やがて、ゲート電圧VGEがMOSFET10の閾値電圧に達すると、MOSFET10がターンオンし、MOSFET電流Idが流れ始める。MOSFET10がターンオンした時点では、IGBT4がターンオンして所定時間が経過しており、IGBT4が定常状態となっているので電流は殆どIGBT4に流れており、MOSFET10には殆ど流れない。IGBT4が完全にターンオンして、IGBT4のコレクタエミッタ間電圧VCEがほぼ0となり、さらにMOSFET10がターンオンすると、全電流Iがほぼ一定となる。このように、IGBTの閾値電圧をMOSFETの閾値電圧より低く設定することで、ターンオン時にMOSFETに流れる電流を抑制することができる。また、図8において、制御信号CPがHからLとなってターンオフする場合、IGBT4およびMOSFET10に与えられていたゲート電圧VGEが下がり始めると、MOSFET10の閾値電圧の方が高いので、MOSFET10の方が先にターンオフし、MOSFET電流Idが下がり始める。その後、ゲート電圧VGEが低下することでIGBT電流Icが下がり始め、IGBT4の閾値電圧より低くなることでIGBT4がターンオフして、IGBT電流Icが流れなくなる。IGBT4が完全にターンオフして、IGBT4のコレクタエミッタ間電圧VCEが立ち上がると、全電流Iが0となる。このように、IGBTの閾値電圧をMOSFETの閾値電圧より低く設定することで、ターンオフ時にはMOSFETが先にターンオフするので、その時点でオン状態にあるIGBTに全電流が流れ、MOSFETには電流は流れない。以上のように、IGBTの閾値電圧をMOSFETの閾値電圧より低く設定することで、スイッチング時にMOSFETに流れる電流が抑制され、MOSFETに最大電流通電に対応する定格を持たせる必要がなくなるので、MOSFETを小型化できモジュール全体を小型化することができる。なお、スイッチングの過渡状態において、IGBT側に必ず全電流が流れるようにIGBTおよびMOSFETの閾値電圧を設定するが、閾値電圧は製造時のチャネル注入の不純物量により設定する。<変形例3>図1に示したようにスイッチングデバイスとしてIGBTとMOSFETとを並列して用いる構成においては、異なる特性のデバイスを並列接続するためゲート発振が発生する可能性がある。そこで、ゲート制御回路18および19から遠い位置にあるデバイス、例えばMOSFET7~12のゲートパッド下からゲートまでの間に抵抗素子を内蔵することでゲート発振の発生を抑制する。ゲート制御回路18および19から遠い位置にあるデバイスは、ゲート充電ループが長く、寄生インダクタンスが大きくなるので、ゲート発振が発生する可能性がより高くなるが、抵抗素子を内蔵することでゲート発振の発生を効果的に抑制することができる。なお、内蔵する抵抗素子の抵抗値は、変位電流によるゲート電位の浮き上がりが高くならない値に設定する。また、ゲート制御回路18および19の近傍にあるデバイス、例えばIGBT1~6にも内蔵しても良い。<変形例4>変形例2においては、IGBTの閾値電圧をMOSFETの閾値電圧より低く設定することで、スイッチング時にMOSFETに流れる電流を抑制する構成を説明したが、以下に図9および図10を用いて説明する構成を採ることによってもスイッチング時にMOSFETに流れる電流を抑制することができる。図9は、IGBT4およびMOSFET10に対して本変形例を適用した構成を示す回路図である。図9に示すように、ゲート制御回路19からのゲート制御信号は、IGBT4に対しては抵抗素子R2を介して入力され、MOSFET10に対しては抵抗素子R1を介して入力される構成となっている。また、抵抗素子R1に逆並列にダイオードD1が接続されている。なお、MOSFET10には逆並列にダイオードD2が接続されているが、これは内部寄生ダイオードである。このような構成を採り、抵抗素子R1の抵抗値を抵抗素子R2の抵抗値よりも大きく設定することで、ターンオン時には、IGBT4がターンオンしてからMOSFET10がターンオンすることとなり、また、ターンオフ時にはダイオードD1を介してMOSFET10の電位が素早く下がるので、MOSFET10がターンオフしてからIGBT4がターンオフすることとなる。このため、スイッチング時にMOSFETに流れる電流が抑制され、MOSFETに最大電流通電に対応する定格を持たせる必要がなくなるので、MOSFETを小型化できモジュール全体を小型化することができる。なお、抵抗素子R1および抵抗素子R2の抵抗値は、MOSFETのゲート容量をC1、IGBTのゲート容量をC2とした場合、C1R1>C2R2とし、ターンオン時に、IGBT4がターンオンしてからMOSFET10がターンオンする値に設定する。図10は、ダイパッドP2と、その上に配置されたIGBT4とMOSFET10およびその周辺の領域を示すレイアウト図である。図10に示すように、ゲート制御回路19が搭載されるダイパッドP12の近傍には、ダイパッドP31、P32およびP33が設けられている。ダイパッドP31~P33は、リードフレームLF1図2に含まれ、これらの終端はリードLT1となっているが、これらのリードLT1はフローティング状態で使用される。ダイパッドP31~P33は、ゲート制御回路19よりもダイパッドP2に近い位置に、間隔を開けて並列して配列され、ダイパッドP32が中央に位置している。ゲート制御回路19とダイパッドP32とはワイヤボンディングにより接続され、ダイパッドP32とダイパッドP31との間は抵抗素子R1およびダイオードD1により接続されている。また、ダイパッドP32とダイパッドP33との間は抵抗素子R2により接続されている。そして、ダイパッドP31とMOSFET11のゲートパッドG11とはワイヤボンディングにより接続されている。また、ダイパッドP33とIGBT4のゲートパッドG1とはワイヤボンディングにより接続されている。この場合、IGBT4にはゲートパッドは1つしか設けられず、MOSFET10のゲートパッドG11は、ダイパッドP31に接続されることとなるが、図9および図10に示した構成を採ることで、MOSFETを小型化できモジュール全体を小型化することができる。<変形例5>以上説明した実施の形態およびその変形例1~4においては、ゲート制御回路からIGBTおよびMOSFETに対して共通のゲート制御信号を与える構成を示したが、以下に図11および図12を用いて説明する構成を採ることによって、IGBTおよびMOSFETに対してゲート制御回路からそれぞれ個別にゲート制御信号を与えることもできる。図11は、IGBT4およびMOSFET10に対して本変形例を適用した構成を示す回路図である。図11に示すように、ゲート制御回路19からは、IGBT4およびMOSFET10に対してそれぞれ別個にゲート制御信号が与えられる構成となっている。すなわち、ゲート制御回路19から配線W1を介してIGBT4のゲートにゲート制御信号が与えられるとともに、配線W2、W3およびW4を介してMOSFET10のゲートにゲート制御信号が与えられる構成となっている。この場合、配線W3はIGBT4に設けた中継パターンであり、配線W3とゲート制御回路19との間は配線W2によって接続され、配線W3とMOSFET10のゲートとの間は配線W4によって接続される。図12は、ダイパッドP2と、その上に配置されたIGBT4とMOSFET10およびその周辺の領域を示すレイアウト図である。ゲート制御回路19とIGBT4のゲートパッドG1とはワイヤボンディングにより接続されており、このワイヤが配線W1に相当する。また、IGBT4のエミッタE側の表面上には中継パターンW3が設けられており、これが配線W3に相当する。ゲート制御回路19と中継パターンW3とはワイヤボンディングにより接続されており、このワイヤが配線W2に相当する。そして、中継パターンW3とMOSFET11のゲートパッドG11とはワイヤボンディングにより接続されており、このワイヤが配線W4に相当する。中継パターンW3はMOSFET11のエミッタEとは電気的に絶縁されている。なお、エミッタEと中継パターンW3との電位差は、エミッタEとゲートパッドG1との電位差と同じ程度であり、絶縁のための構成も、エミッタE上に絶縁材を介して配置するなど簡単なもので良い。この中継パターンW3を介して配線W2とW4とを接続することでゲート制御回路19からのゲート制御信号が、MOSFET10のゲートに与えられることとなる。なお、上記においてはゲート制御回路18および19の近傍にIGBT1~6を配置し、IGBT1~6に中継パターンW3を設けた構成を示したが、ゲート制御回路18および19の近傍にMOSFET7~12を配置し、MOSFET7~12に中継パターンW3を設けた構成としても良い。このように、ゲート制御回路18および19の近傍にあるデバイスに中継パターンW3を設け、中継パターンW3を介してゲート制御回路18および19から遠い位置にあるデバイスにゲート制御回路18および19からゲート制御信号を与えるので、ゲート制御回路から遠い位置にあるデバイスへの配線作業が容易となる。また、IGBTおよびMOSFETに対してゲート制御回路からそれぞれ個別にゲート制御信号を与え、IGBTおよびMOSFETのターンオン、ターンオフのタイミングを個別に調整することで、スイッチング時の過渡状態においてはIGBT側に全電流が流れる構成とすることができる。図13は、IGBT4およびMOSFET10のターンオン時の電流、電圧特性を示す図であり、図14は、IGBT4およびMOSFET10のターンオフ時の電流、電圧特性を示す図である。図13において、ターンオンに際しては、IGBT4の方が先にターンオンするようにゲート制御回路19からゲート制御信号を与える。IGBT4にゲート電圧VGEが与えられ、閾値電圧に達するとIGBT4がターンオンし、IGBT電流Icが流れ始める。IGBT4より所定時間遅らせてMOSFET10にゲート制御回路19からゲート制御信号を与える。MOSFET10にゲート電圧VGSが与えられ、閾値電圧に達するとMOSFET10がターンオンし、MOSFET電流Idが流れ始める。MOSFET10がターンオンした時点では、IGBT4がターンオンして所定時間が経過しており、IGBT4が定常状態となっているので電流は殆どIGBT4に流れており、MOSFET10には殆ど流れない。IGBT4が完全にターンオンして、IGBT4のコレクタエミッタ間電圧VCEがほぼ0となり、さらにMOSFET10がターンオンすると、全電流Iがほぼ一定となる。このように、ターンオン時には、IGBTの方が先にターンオンするようにゲート制御信号を与えることで、ターンオン時にMOSFETに流れる電流を抑制することができる。また、図14において、ターンオフに際しては、MOSFET10の方が先にターンオフするようにゲート制御信号を制御する。MOSFET10に与えられているゲート電圧VGSが下がり、閾値電圧よりも低くなるとMOSFET10がターンオフして、MOSFET電流Idが下がり始める。MOSFET10がターンオフするタイミングで、IGBT4に与えるゲート制御信号を下げ始め、閾値電圧よりも低くなるとIGBT4がターンオフする。IGBT4がターンオフすることでIGBT電流Icが流れなくなる。IGBT4が完全にターンオフして、IGBT4のコレクタエミッタ間電圧VCEが立ち上がると、全電流Iが0となる。このように、ターンオフ時には、MOSFETが先にターンオフするようにゲート制御信号を与えることで、その時点でオン状態にあるIGBTに全電流が流れ、MOSFETには電流は流れない。以上のように、IGBTおよびMOSFETのターンオン、ターンオフのタイミングを個別に調整することで、スイッチング時の過渡状態においてはMOSFETに流れる電流が抑制され、MOSFETに最大電流通電に対応する定格を持たせる必要がなくなるので、MOSFETを小型化できモジュール全体を小型化することができる。なお、IGBTおよびMOSFETのターンオン、ターンオフのタイミングを個別に調整するには、ゲート制御回路18および19において、IGBTに与えるゲート制御信号とMOSFETに与えるゲート制御信号とで時間差が生じるように、例えば遅延回路を介してゲート制御信号を出力構成とする。<変形例6>以上説明した実施の形態およびその変形例1~4においては、ゲート制御回路からIGBTおよびMOSFETに対して共通のゲート制御信号を与える構成を示したが、以下に図15および図16を用いて説明する構成を採ることによって、IGBTおよびMOSFETに対してゲート制御回路からそれぞれ個別にゲート制御信号を与えることもできる。図15には、本変形例を適用した3相インバータモジュール100Aの回路構成を示している。なお、図1に示した3相インバータモジュール100と同一の構成については同一の符号を付し、重複する説明は省略する。図15に示すように、3相インバータモジュール100Aにおいては、MOSFET7およびIGBT1のゲートは、それぞれ別個にゲート制御回路18に接続され、MOSFET8およびIGBT2のゲートは、それぞれ別個にゲート制御回路18に接続され、MOSFET9およびIGBT3のゲートは、それぞれ別個にゲート制御回路18に接続されている。ここで、IGBT1~3のそれぞれのゲートとゲート制御回路18とを接続する接続線をライン13と呼称し、MOSFET7~9のそれぞれのゲートとゲート制御回路18とを接続する接続線をライン13Aと呼称する。また、MOSFET10およびIGBT4のゲートは、それぞれ別個にゲート制御回路19に接続され、MOSFET11およびIGBT5のゲートは、それぞれ別個にゲート制御回路19に接続され、MOSFET12のゲートおよびIGBT6のゲートは、それぞれ別個にゲート制御回路19に接続されている。図16は、3相インバータモジュール100Aの内部構成を示す図である。なお、図2に示した3相インバータモジュール100と同一の構成については同一の符号を付し、重複する説明は省略する。図16に示すように、3相インバータモジュール100Aにおいては、IGBT1~6にはゲートパッドはゲートパッドG1のみが設けられ、IGBT1~3のそれぞれのゲートパッドG1はゲート制御回路18にワイヤボンディングされ、IGBT4~6のそれぞれのゲートパッドG1はゲート制御回路19にワイヤボンディングされている。また、MOSFET7~9のそれぞれのゲートパッドG11はゲート制御回路18にワイヤボンディングされ、MOSFET10~12のそれぞれのゲートパッドG11はゲート制御回路19にワイヤボンディングされている。図16に示すように、ゲート制御回路18および19の近傍に配置するIGBT1~6のそれぞれのゲートパッドG1とゲート制御回路18および19との間はワイヤボンディングにより接続し、ゲート制御回路18および19から遠い位置に配置するMOSFET7~12のそれぞれのゲートパッドG11とゲート制御回路18および19との間もワイヤボンディングで接続することで、IGBTおよびMOSFETに対してゲート制御回路からそれぞれ個別にゲート制御信号を与え、IGBTおよびMOSFETのターンオン、ターンオフのタイミングを個別に調整する。なお、IGBTおよびMOSFETのターンオン、ターンオフのタイミングについては、図14および図15を用いて説明したタイミングが適用可能である。これにより、スイッチング時の過渡状態においてはMOSFETに流れる電流が抑制され、MOSFETに最大電流通電に対応する定格を持たせる必要がなくなるので、MOSFETを小型化できモジュール全体を小型化することができる。<変形例7>以上の説明においては、MOSFETの種類については特に限定しなかったが、シリコンSi基板上に形成されるシリコン半導体装置として構成しても良いし、炭化シリコンSiC基板上に形成される炭化シリコン半導体装置や、窒化ガリウムGaN系材料で構成される基板上に形成される窒化ガリウム半導体装置としても良い。SiCやGaNは、ワイドバンドギャップ半導体であり、ワイドバンドギャップ半導体によって構成される半導体装置は、耐電圧性が高く、許容電流密度も高いため、シリコン半導体装置に比べて小型化が可能であり、MOSFET7~12をさらに小型化することで、3相インバータモジュール100および100Aをさらに小型化できる。また、IGBT1~4をワイドバンドギャップ半導体装置としても良いことは言うまでもなく、IGBT1~4およびMOSFET7~12の両方をワイドバンドギャップ半導体装置としても良い。なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。