負荷に供給する負荷電流を検出する電流出力回路において、信号入力端子に一端が接続された入力抵抗と、反転入力端子に前記入力抵抗の他端が接続され、非反転入力端子に第1の基準電圧、前記信号入力端子に入力信号が夫々供給され、増幅動作を行って、第1の内部出力端子から第1の内部信号、第2の内部出力端子から第2の内部信号を出力する第1の増幅器と、ゲートに前記第1の内部信号が供給され、ソースが第1の電源に接続された第1導電型の第1のトランジスタと、ゲートに前記第2の内部信号が供給され、ソースが第2の電源に接続され、ドレインが前記第1のトランジスタのドレインと接続された第2導電型の第2のトランジスタと、を有し、前記第1及び第2のトランジスタのドレインと接続された出力ノードから増幅信号を出力するプッシュプル形出力段と、前記第1のトランジスタとカレントミラー接続された第1導電型の第3のトランジスタと、前記第2のトランジスタとカレントミラー接続された第2導電型の第4のトランジスタと、前記第3のトランジスタのドレインと前記第4のトランジスタのドレインの間に接続され、前記第3のトランジスタのドレインの電位を前記第1のトランジスタのドレインの電位に等しくするように動作するバッファ回路と、前記第4のトランジスタのドレインに一端が接続され、他端が接地された電流検出抵抗と、を有し、前記電流検出抵抗の一端から検出電圧を出力する電流検出器と、を備え、前記出力ノードは、前記負荷を介して前記第1の増幅器の反転入力端子、及び前記入力抵抗の他端と接続されていることを特徴とする電流出力回路。前記バッファ回路は、前記増幅信号と前記第3のトランジスタのドレイン電圧を入力する第2の増幅器と、ソースが前記第3のトランジスタのドレインと接続され、ドレインが前記第4のトランジスタのドレインと接続され、ゲートが前記第2の増幅器の出力と接続された第1導電型の第5のトランジスタとを有することを特徴とする請求項1に記載の電流出力回路。前記検出電圧と第2の基準電圧を比較するコンパレータを、更に備えたことを特徴とする請求項1または2に記載の電流出力回路。前記コンパレータにおいて、前記検出電圧が前記第2の基準電圧を超えるタイミングで、前記第1の増幅器の動作を停止する制御を行うことを特徴とする請求項3に記載の電流出力回路。前記入力信号の位相を略90度遅延させる遅延回路と、前記遅延回路の出力信号を反転するインバータ回路と、前記コンパレータの出力信号を前記インバータ回路の出力信号の立ち上がりのタイミングでラッチするラッチ回路と、を更に備え、前記ラッチ回路の出力信号がアクティブ状態に遷移したタイミングで、前記第1の増幅器の動作を停止する制御を行うことを特徴とする請求項3に記載の電流出力回路。以下の分析は、本発明により与えられる。なお、上記特許文献の全開示内容はその引用をもって本書に繰込み記載する。特許文献1に記載された電流検出回路は、動作開始する初期の段階や、電流検出用トランジスタ12に流れる比例電流I1/Nが小さい場合に安定動作させるため、電流検出用トランジスタ12の出力ノードB1に所定のアイドリング電流Iid1をアイドリング用電流源15から供給している。しかしながら、このアイドリング電流Iid1が検出抵抗図8のRs61に流れるために、測定電流は誤差Iid1を含み、高精度に電流検出ができないという問題がある。ここで、アイドリング電流Iid1は停止させることも可能であるが、その場合には測定電流を監視し、所望の値になった場合にアイドリング電流Iid1を停止する制御回路が必要になるため、装置規模が大きくなってしまうという問題が生じる。以上のように、特許文献1に記載された電流検出回路は、高精度な電流検出を小規模な回路で実現することができないという問題点がある。本発明の第1の視点による電流出力回路は、負荷に供給する負荷電流を検出する電流出力回路において、以下の構成要素を含む。即ち、信号入力端子に一端が接続された入力抵抗と、反転入力端子に前記入力抵抗の他端が接続され、非反転入力端子に第1の基準電圧、前記信号入力端子に入力信号が夫々供給され、増幅動作を行って、第1の内部出力端子から第1の内部信号、第2の内部出力端子から第2の内部信号を出力する第1の増幅器を含む。また、ゲートに前記第1の内部信号が供給され、ソースが第1の電源に接続された第1導電型の第1のトランジスタと、ゲートに前記第2の内部信号が供給され、ソースが第2の電源に接続され、ドレインが前記第1のトランジスタのドレインと接続された第2導電型の第2のトランジスタと、を有し、前記第1及び第2のトランジスタのドレインと接続された出力ノードから増幅信号を出力するプッシュプル形出力段を有する。さらに、前記第1のトランジスタとカレントミラー接続された第1導電型の第3のトランジスタと、前記第2のトランジスタとカレントミラー接続された第2導電型の第4のトランジスタと、前記第3のトランジスタのドレインと前記第4のトランジスタのドレインの間に接続され、前記第3のトランジスタのドレインの電位を前記第1のトランジスタのドレインの電位に等しくするように動作するバッファ回路と、前記第4のトランジスタのドレインに一端が接続され、他端が接地された電流検出抵抗と、を有し、前記電流検出抵抗の一端から検出電圧を出力する電流検出器を含む。さらに、前記出力ノードは、前記負荷を介して前記第1の増幅器の反転入力端子、及び前記入力抵抗の他端と接続されている。本発明の電流出力回路によれば、高精度な電流検出を小規模な回路で構成することが可能な電流出力回路を提供することができる。まず、本発明の実施形態の概要について、必要に応じて図面を参照して説明する。なお、概要の説明において引用する図面及び図面の符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。本発明による一実施形態の電流出力回路は、図1、図6に示すように、負荷28に供給する負荷電流を検出する電流出力回路において、以下の構成要素を含む。即ち、信号入力端子24に一端が接続された入力抵抗26と、反転入力端子71に入力抵抗26の他端が接続され、非反転入力端子70に第1の基準電圧Vref、信号入力端子24に入力信号Vinが夫々供給され、増幅動作を行って、第1の内部出力端子72から第1の内部信号V1、第2の内部出力端子73から第2の内部信号V2を出力する第1の増幅器34を含む。また、ゲートに第1の内部信号V1が供給され、ソースが第1の電源VDDに接続された第1導電型の第1のトランジスタ41と、ゲートに第2の内部信号V2が供給され、ソースが第2の電源接地に接続され、ドレインが第1のトランジスタ41のドレインと接続された第2導電型の第2のトランジスタ42と、を有し、第1及び第2のトランジスタ41、42のドレインと接続された出力ノードN0から増幅信号Voutを出力するプッシュプル形出力段54を有する。さらに、第1のトランジスタ41とカレントミラー接続された第1導電型の第3のトランジスタ43と、第2のトランジスタ42とカレントミラー接続された第2導電型の第4のトランジスタ44と、第3のトランジスタ43のドレインと第4のトランジスタ44のドレインの間に接続され、第3のトランジスタ43のドレインの電位を第1のトランジスタ41のドレインの電位に等しくするように動作するバッファ回路56と、第4のトランジスタ44のドレインに一端が接続され、他端が接地された電流検出抵抗36と、を有し、電流検出抵抗36の一端から検出電圧Vdet1を出力する電流検出器52を含む。さらに、出力ノードN0は、負荷28を介して第1の増幅器34の反転入力端子、及び入力抵抗26の他端と接続されている。上記の構成により、電流検出抵抗36には、負荷28に流れる電流の1/Mの比例電流のみが流れ、アイドリング電流は流れない。従って、検出電圧Vdet1がアイドリング電流の影響を受けずに、高精度な電流検出を行うことができる。但し、1/Mは、第3のトランジスタ43の第1のトランジスタ41に対するカレントミラー比である。上記バッファ回路56は、増幅信号Voutと第3のトランジスタ43のドレイン電圧を入力する第2の増幅器40と、ソースが第3のトランジスタ43のドレインと接続され、ドレインが第4のトランジスタ44のドレインと接続され、ゲートが第2の増幅器40の出力と接続された第1導電型の第5のトランジスタ45とを有することが望ましい。上記電流出力回路は、検出電圧Vdet1と第2の基準電圧Vthを比較するコンパレータ58を更に備えるようにしてもよい。また、上記コンパレータ58において、検出電圧Vdet1が第2の基準電圧Vthを超えるタイミングで、第1の増幅器34の動作を停止する制御を行うようにしてもよい。上記電流出力回路は、入力信号Vinの位相を略90度遅延させる遅延回路30と、遅延回路30の出力信号を反転するインバータ回路32と、コンパレータ58の出力信号をインバータ回路32の出力信号図1のCLK_detに相当するの立ち上がりのタイミングでラッチするラッチ回路20と、を更に備え、上記ラッチ回路20の出力信号がアクティブ状態に遷移したタイミングで、第1の増幅器34の動作を停止する制御を行うようにしてもよい。以下、本発明の各実施形態について、図面を参照して詳しく説明する。実施形態1[実施形態1の構成]図1は、実施形態1に係る電流出力回路の回路図である。図1に示す電流出力回路は、電流出力型増幅器51と、電流検出器52と、コンパレータ58と、ラッチ回路20と、遅延回路30と、インバータ回路32と、負荷28と、入力抵抗26と、入力信号源22と、信号入力端子24で構成される。実施形態1において、入力信号源22は入力交流電圧vacを供給する電圧源である。入力抵抗26の一端は信号入力端子24と接続され、信号入力端子24は入力信号源22の一端と接続される。また、入力信号源22の他端には第1の基準電圧Vrefが接続される。これにより、入力信号Vinは図3に示すように、バイアス電圧が第1の基準電圧Vrefである交流信号となる。電流出力型増幅器51は、負荷28に負荷電流を供給する機能を有する。具体的には、信号入力端子24より、入力信号Vinを供給することにより、入力信号Vinの電圧と、入力抵抗26の抵抗値R1で決まる交流電流を負荷28に供給する詳細は後述。次に、電流出力型増幅器51の構成について詳細に説明する。電流出力型増幅器51は、第1の増幅器34と、プッシュプル形出力段54で構成される。第1の増幅器34は、全差動型オペアンプの構成をした増幅器であり、2つの差動入力端子として、非反転入力端子70と反転入力端子71を有し、2つの出力端子として、第1の内部出力端子72と第2の内部出力端子73を有している。非反転入力端子70には、第1の基準電圧Vrefが供給される。また、反転入力端子71には、入力抵抗26の他端が接続される。これにより、入力信号Vinが信号入力端子24から入力抵抗26を介して反転入力端子71に供給される。プッシュプル形出力段54は、Pチャネルの第1のトランジスタ41とNチャネルの第2のトランジスタ42により構成され、AB級動作し、負荷28に流れる電流を駆動する。第1のトランジスタ41のゲートは、第1の内部出力端子72と接続され、第1の内部信号V1が供給される。また、第2のトランジスタ42のゲートは、第2の内部出力端子73と接続され、第2の内部信号V2が供給される。第1のトランジスタ41と第2のトランジスタ42は、第1の電源VDDと第2の電源実施形態1では、接地の間に直列に接続される。具体的には、第1のトランジスタ41のソースは第1の電源VDDと接続され、第1のトランジスタ41のドレインは、第2のトランジスタ42のドレインと接続され、第2のトランジスタ42のソースは第2の電源接地と接続される。また、第1及び第2のトランジスタ41、42のドレインは、出力ノードN0と接続され、増幅信号Voutが出力される。また、出力ノードN0は、負荷28を介して第1の増幅器34の反転入力端子71、及び入力抵抗26の他端と接続されて、増幅信号Voutが反転入力端子71にフィードバックされ、電流出力型増幅器51は、反転増幅回路として動作する。次に、電流検出器52の構成について詳細に説明する。電流検出器52は、負荷28に流れる負荷電流を監視する機能を有する。電流検出器52は、Pチャネルの第3のトランジスタ43と、Nチャネルの第4のトランジスタ44と、バッファ回路56と、電流検出抵抗36とで構成される。第3のトランジスタ43のゲートは、第1のトランジスタ41のゲートと接続され、第4のトランジスタ44のゲートは、第2のトランジスタ42のゲートと接続される。第3のトランジスタ43と、バッファ回路56と、第4のトランジスタ44は、第1の電源VDDと第2の電源接地との間に直列に接続される。具体的には、第3のトランジスタ43のソースは第1の電源VDDと接続され、第4のトランジスタ44のソースは第2の電源接地と接続される。また、バッファ回路56は第3のトランジスタ43のドレインと第4のトランジスタ44のドレインの間に接続される。上記した構成により、第3のトランジスタ43は、第1のトランジスタ41と、ゲートとソースが夫々共通に接続される。すなわち、第1及び第3のトランジスタ41、43は、カレントミラー接続され、カレントミラー回路を構成する。また、第4のトランジスタ44は、第2のトランジスタ42と、ゲートとソースが夫々共通に接続される。すなわち、第2及び第4のトランジスタ42、44は、カレントミラー接続され、もう1つのカレントミラー回路を構成する。一般にカレントミラー回路は、2つのトランジスタ間のサイズの比に応じて、電流の大きさを変換する機能を有する回路である。まず、第1及び第3のトランジスタ41、43で構成されるカレントミラー回路において、第3のトランジスタ43の第1のトランジスタ41に対するトランジスタサイズの比は、式1のように1/Mである。1/M=W3/L3/W1/L1式1また、第2及び第4のトランジスタ42、44で構成されるカレントミラー回路において、第4のトランジスタ44の第2のトランジスタ42に対するトランジスタサイズの比も、式2に示すように、式1と同じ1/Mであるとする。1/M=W4/L4/W2/L2式2ここで、式1において、W1、L1は夫々第1のトランジスタ41のチャネル幅、チャネル長であり、W3、L3は夫々第3のトランジスタ43のチャネル幅、チャネル長である。式2において、W2、L2は夫々第2のトランジスタ42のチャネル幅、チャネル長であり、W4、L4は夫々第4のトランジスタ44のチャネル幅、チャネル長である。1/Mは、カレントミラー接続されたトランジスタ間の電流比になるので、カレントミラー比と呼ばれる。また、バッファ回路56は、第2の増幅器40とPチャネルの第5のトランジスタ45で構成される。ここで、第2の増幅器40はオペアンプであり、第2の増幅器40の非反転入力端子は出力ノードN0と接続されその結果、第1のトランジスタ41のドレインと接続される、第2の増幅器40の非反転入力端子には増幅信号Voutが供給される。また、第2の増幅器40の反転入力端子は、第3のトランジスタ43のドレインと接続される。また、第5のトランジスタ45のゲートは第2の増幅器40の出力と接続され、第5のトランジスタ45のソースは第3のトランジスタ43のドレインと接続され、第5のトランジスタ45のドレインは第4のトランジスタのドレインと接続される。上記したバッファ回路56の構成により、バッファ回路56は、第2の増幅器40の非反転入力端子と反転入力端子の電位が等しくなるように動作する。すなわち、第3のトランジスタ43のドレインの電位が、第1のトランジスタ41のドレインの電位と等しくなるように動作する。従って、カレントミラー回路を構成する第1及び第3のトランジスタ41、43において、お互いのドレイン電位が等しくなることにより、カレントミラー動作の精度が向上する。一方、第2及び第4のトランジスタ42、44で構成されるカレントミラー回路には、上記のバッファ回路56に相当する機能の回路は設けておらず、そのため、第2のトランジスタ42のドレイン電位と第4のトランジスタ44のドレイン電位の一致は保証されないため、カレントミラー動作の精度は、第1及び第3のトランジスタ41、43で構成されるカレントミラー回路に比べて低くなる。また、電流検出抵抗36の一端は、第4のトランジスタ44のドレインと接続され、電流検出抵抗36の他端は、接地される。ここで、電流検出抵抗36は、出力ノードN1における検出電流を検出電圧Vdet1に変換する抵抗であり、電流検出器52は、検出した電流を検出電圧Vdet1として出力している。次に、コンパレータ58の非反転入力端子は、電流検出器52の出力ノードN1と接続され、検出電圧Vdet1が供給される。また、コンパレータ58の反転入力端子は第2の基準電圧Vthと接続される。ここで、第2の基準電圧Vthは、検出する過電流レベルに対応した電圧に設定しておく。コンパレータ58において、検出電圧Vdet1と第2の基準電圧Vthが比較され、コンパレータ58の出力は、検出電圧Vdet1が第2の基準電圧Vthを超えた場合にHighレベルとなり、それ以外の場合はLowレベルとなる。これにより、コンパレータ58は、過電流が検出された場合にHighレベルを出力する動作を行う。次に、遅延回路30、インバータ回路32、ラッチ回路20が関連する部分の構成について詳細に説明する。信号入力端子24は遅延回路30の入力と接続され、遅延回路30に入力信号Vinが供給される。また、遅延回路30の出力はインバータ回路32の入力と接続される。また、インバータ回路32の出力はラッチ回路20のクロック入力端子CLKと接続され、検出タイミング信号CLK_detをラッチ回路20のクロック入力端子CLKに供給する。また、コンパレータ58の出力はラッチ回路20のデータ入力端子Dと接続され、ラッチ回路20のデータ出力端子Qから、第1の増幅器34に対して、ラッチした信号を制御信号C1として供給する。このような構成により、交流の入力信号Vinから生成した検出タイミング信号CLK_detによるタイミングで、コンパレータ58の出力をラッチし、制御信号C1として第1の増幅器34に供給し、第1の増幅器34の動作の停止を制御している。[実施形態1の動作]次に、実施形態1に係る電流出力回路の動作について、必要に応じて図面を参照しながら詳細に説明する。図3は、入力信号Vinの一例を示す図である。式3に示すように、入力信号Vinは、直流レベルVrefと、入力交流電圧vacの和として表される。Vin=Vrefvac式3以下の説明では、図3に示すt0、t1、t2、t3、t4の5つのタイミングにおける図1の電流出力回路の動作を詳細に説明する。また、図4は、第1の内部信号V1、第2の内部信号V2の電圧の動作イメージを示す図であり、以下の説明で必要に応じて参照する。また、図5a~dは、タイミングt1~t4における各部に流れる電流を示す図であり、以下の説明で必要に応じて参照する。図1において、電流出力型増幅器51はAB級プッシュプル型の反転増幅器として動作する。第1の増幅器34の反転入力端子71に出力ノードN0より負荷28を介して増幅信号Voutがフィードバックされる。第1の増幅器34の非反転入力端子70と反転入力端子71はフィードバックによりバーチャルショートした状態となるので、非反転入力端子71の電位は常にVrefを維持している。第1の増幅器34の反転入力端子71には、ほとんど電流が流れ込まないため、負荷28に流れる負荷電流IRLは、入力抵抗26に流れる電流と等しくなり、入力抵抗26の抵抗値をR1とすると、負荷電流は式4によって求めることができる。ここで、負荷電流IRLは、vacが負のとき、出力ノードN0から負荷28に向けて流れ、vacが正のとき、負荷28から出力ノードN0に向けて流れる。尚、図5の各部に流れる電流の大きさは絶対値を表し、電流の方向は図中の矢印で示している。IRL=vac/R1式4また、電流出力型増幅器51において、負荷28のインピーダンスと入力抵抗26の抵抗値R1で決まる増幅度で交流電圧vacが反転増幅され、増幅信号Voutが得られる。まず、タイミングt0の場合について説明する。タイミングt0において、入力交流電圧vac=0であり、増幅信号Vout=Vrefになるように、フィードバックがかかっている。この場合、図4において、入力交流電圧vac=0で領域IIにあり、第1の内部信号V1は点P0の電圧、第2の内部信号V2は点Q0の電圧を出力し、Pチャネルの第1のトランジスタ41とNチャネルの第2のトランジスタ42は共にオン状態である。この場合、第1のトランジスタ41から第2のトランジスタ42には、アイドリング電流Iidが流れている。ここで、アイドリング電流Iidは、第1のトランジスタ41と第2のトランジスタ42との間にのみ流れ、負荷28には流れない。また、入力交流電圧vac=0であるため、式4よりIRL=0となり、負荷電流IRLは流れない。電流検出器52において、第3のトランジスタ43は、第1のトランジスタ41とカレントミラー接続され、且つバッファ回路56により、第3のトランジスタ43のドレインの電位は、第1のトランジスタ41のドレインと等しくなるので、第3のトランジスタ43から第4のトランジスタ44には、第1のトランジスタ41を流れるアイドリング電流Iidを、1/M倍した比例電流Iid/Mが流れる。次に、タイミングt1の場合について説明する。タイミングt1は、交流電圧vacが△vだけ低い側に振れた状態である。この場合、図4において、交流電圧vacは領域IIにあり、タイミングt0と同様に、第1及び第2のトランジスタ41、42は共にオン状態となる。この場合の各部に流れる電流を図5aに示している。まず、第1のトランジスタ41から第2のトランジスタ42には、タイミングt0と同様にアイドリング電流Iidが流れている。また、式4より、負荷電流IRL=Δv/R1が負荷28に流れるが、この負荷電流IRLのうち、電流Ipが第1のトランジスタ41から負荷28に向けて流れ、電流Inが第2のトランジスタ42から負荷28に向けて流れることになる。ここで、負荷電流IRL=IpInである。従って、第1のトランジスタ41を流れる電流は、Iidアイドリング電流Ipとなり、第2のトランジスタ42を流れる電流は、Iidアイドリング電流-Inとなる。ここで、第2のトランジスタ42において、Iidアイドリング電流>Inを満たすように、アイドリング電流Iidを流しておく。電流検出器52において、第3のトランジスタ43には、第1のトランジスタ41を流れる電流IidIpを、1/M倍した比例電流Iid/MIp/Mが流れる。また、第4のトランジスタ44には、第2のトランジスタ42に流れる電流Iid-Inを、1/M倍した比例電流Iid/M-In/Mが流れる。すなわち、アイドリング電流Iid/Mは、第3のトランジスタ43から第4のトランジスタ44の間にのみ流れ、電流検出抵抗36には、Ip/MIn/Mの電流が流れることになる。従って、電流検出抵抗36には、負荷電流IRLの1/Mの比例電流が流れる。次に、タイミングt2の場合について説明する。タイミングt2は、交流電圧vacが-v0まで低いレベルに振れた状態である。この場合、図4において、交流電圧vacは領域Iにある。図4に示すように入力交流電圧vacが十分低くなりv_thnに達すると、第2の内部信号V2がQ1点まで下がり、Nチャネルの第2のトランジスタ42はカットオフする。その際、第1の内部信号V1は、P1まで下がる。さらに交流電圧vacが低くなった場合には、第2の内部信号V2は変化しない状態になる。タイミングt2では、図4の領域Iになり、Pチャネルの第1のトランジスタ41のみがオン状態で、Nチャネルの第2のトランジスタ42はオフ状態となる。この場合の各部に流れる電流を図5bに示している。第2のトランジスタ42がオフ状態であるため、第1のトランジスタ41から第2のトランジスタ42へのアイドリング電流Iidは流れない。また、第2のトランジスタ42において電流Inは流れないので、負荷電流IRLは、第1のトランジスタ41から負荷28に向けて流れる電流Ipのみとなる。電流検出器52において、第3のトランジスタ43には、第1のトランジスタ41を流れる電流Ipを、1/M倍した比例電流Ip/Mが流れる。また、第4のトランジスタ44は、第2のトランジスタ42と同様にオフ状態になるので、電流は流れない。従って、電流検出抵抗36には、負荷電流IRLの1/Mの比例電流が流れる。次に、タイミングt3の場合について説明する。タイミングt3は、交流電圧vacが△vだけ高い側に振れた状態である。この場合、図4において、交流電圧vacは領域IIにあり、タイミングt0、t1と同様に、第1及び第2のトランジスタ41、42は共にオン状態となる。この場合の各部に流れる電流を図5cに示している。まず、第1のトランジスタ41から第2のトランジスタには、アイドリング電流Iidが流れている。また、式4より、負荷電流IRL=Δv/R1が負荷28に流れる。但し、負荷電流IRLの流れる方向は、タイミングt1のときと逆方向になる。この負荷電流IRLのうち、負荷28から引き込む電流Ipが第1のトランジスタ41に流れ、負荷28から引き込む電流Inが第2のトランジスタ42に流れる。ここで、負荷電流IRL=IpInである。従って、第1のトランジスタ41を流れる電流は、Iidアイドリング電流-Ipとなり、第2のトランジスタ42を流れる電流は、Iidアイドリング電流Inとなる。ここで、第1のトランジスタ41において、Iidアイドリング電流>Ipを満たすように、アイドリング電流Iidを流しておく。電流検出器52において、電流検出抵抗36の他端は接地されているため、電流検出抵抗36において、接地された電流検出抵抗36の他端から第3及び第5のトランジスタ43、45のドレインに向けて電流は流れない。従って、電流検出抵抗36には電流は流れない。但し、第3及び第4のトランジスタ43、44はいずれもオン状態であり、第3のトランジスタ43は、第1のトランジスタとカレントミラー接続され、バッファ回路56により相互のドレイン電位が等しくなるので、第3のトランジスタ43には、第4のトランジスタ44に向けて、第1のトランジスタ41を流れる電流Iid-Ipを、1/M倍した電流Iid/M-Ip/Mが流れる。次に、タイミングt4の場合について説明する。タイミングt4は、交流電圧vacがv0まで高いレベルに振れた状態である。この場合、図4において、交流電圧vacは領域IIIにある。図4に示すように交流電圧vacが十分高くなりv_thpに達すると、第1の内部信号V1がP2点まで上がり、Pチャネルの第1のトランジスタ41はカットオフする。その際、第2の内部信号V2は、Q2まで上昇する。さらに交流電圧が高くなった場合には、第1の内部信号V1は変化しない状態になる。タイミングt4では、図4の領域IIIになり、Nチャネルの第2のトランジスタ42のみがオン状態で、Pチャネルの第1のトランジスタ41はオフ状態となる。この場合の各部に流れる電流を図5dに示している。第1のトランジスタ41がオフ状態であるため、第1のトランジスタ41から第2のトランジスタ42へのアイドリング電流Iidは流れない。また、第1のトランジスタ41において電流Ipも流れないので、負荷電流IRLは、第2のトランジスタ42が負荷28から吸い込む電流Inのみとなる。電流検出器52において、電流検出抵抗36の他端は接地されているため、電流検出抵抗36において、接地された電流検出抵抗36の他端から第3及び第5のトランジスタ43、45のドレインに向けて電流は流れない。従って、電流検出抵抗36には電流は流れない。尚、第2のトランジスタ42と第4のトランジスタ44で構成されるカレントミラー回路は、バッファ回路56のように相互のドレイン電位を等しくする機能を持った回路を備えていない。しかしながら、タイミングt4においては、電流検出抵抗36の他端を接地し、電流検出抵抗36に電流は流れないので、第2のトランジスタ42と第4のトランジスタ44のカレントミラー回路の動作の精度を向上させる必要がないため、第2のトランジスタ42と第4のトランジスタ44のドレイン電位を等しくする機能は不要であり、そのような機能の回路を設けていない。次に、図2を参照しながら、実施形態1の電流検出回路において、過電流検出を行う場合の動作について説明する。図2は、実施形態1に係る電流検出回路の動作を示すタイミングチャートである。図2は、上から順に、入力信号Vin、増幅信号Vout、検出電圧Vdet1、コンパレータ58の出力、検出タイミング信号CLK_det、ラッチ回路20の出力過電流制御信号C1の波形を示している。図2に示すように、入力信号Vinの振幅が徐々に大きくなる場合を想定する。まず、増幅信号Voutは、入力信号Vinを電流出力型増幅器51で反転増幅した信号である。図2に示すように、入力信号Vinの振幅に応じて、増幅信号Voutの振幅は増加する。次に、検出電圧Vdet1は、式5に示すように、電流検出抵抗36に流れる検出電流Idet1と、電流検出抵抗36の抵抗値Rs1の積である。Vdet1=Idet1Rs1式5式5のIdet1は、図5a~dで説明したように、図3のタイミングt1ではIpIn/M=Δv/R1/M、図3のタイミングt2ではIp/M=v0/R1/M、また、交流電圧が正になる場合例えば、図3のタイミングt3、t4には0である。図2の入力信号Vinに対しても同様であり、入力信号Viの交流成分が負の場合には、Idet1は、入力信号Viの交流成分の振幅に比例し、入力信号Viの交流成分が正の場合には、Idet1は0となり、検出電圧Vdet1は、図2に示すように、半波整流した電圧波形となる。次に、図2のタイミングt5において検出電圧Vdet1は第2の基準電圧Vthに達し、タイミングt5~t7の期間ではVthを超えて、コンパレータ58はHighレベルを出力する。ここで、第2の基準電圧Vthは予め検出したい過電流レベルに応じて設定しておく。具体的には、検出したい過電流レベルをIthとすると、Vth=IthRs1の電圧に設定すればよい。次に、検出タイミング信号CLK_detについて説明する。図1において遅延回路30には入力信号Vinが入力され、遅延回路30で入力信号Vinの位相を90度遅らせた後、インバータ回路32で矩形波を出力する。それにより、図2に示すように、インバータ回路32の出力である検出タイミング信号CLK_detは、増幅信号Voutに対して位相を90度遅延させた矩形波の信号となる。これにより、検出タイミング信号CLK_detの立ち上がりエッジは、検出電圧Vdet1のピークのタイミングに一致する。そこで、コンパレータ58の出力を、検出タイミング信号CLK_detの立ち上がりエッジのタイミングタイミングt6でラッチ回路20によりラッチすると、ラッチ回路20の出力信号はHighレベルに遷移し、過電流制御信号C1をHighレベルアクティブ状態にする。そして、Highレベルの過電流制御信号C1を第1の増幅器34に供給することによって、第1の増幅器34をパワーダウンさせるように制御する。具体的には、第1の内部信号V1はHighレベルにプルアップされ、第2の内部信号V2はLowレベルにプルダウンされ、プッシュプル形出力段54の第1及び第2のトランジスタ41、42がいずれもオフ状態になり、タイミングt8において、負荷電流の供給が停止される。実施形態1では、入力信号Vinは第1の基準電圧Vrefを中心に上下に等しく振れる信号であるため、第1の基準電圧Vrefに対してプラス側かマイナス側のどちらか一方の信号を監視すればよい。そのため負荷28に第1のトランジスタ41から流し込む電流値のみを監視している。第2のトランジスタ42で負荷28から吸い込む電流を監視できなくても問題ない。以上説明したように、実施形態1に係る電流出力回路によれば、アイドリング電流の影響を受けることなく高精度に電流検出することができるという効果が得られる。その理由は、電流出力型増幅器51において、アイドリング電流Iidは第1のトランジスタ41から第2のトランジスタ42にのみに流れ、電流検出器52においても、アイドリング電流Iidに対応した比例電流Iid/Mは、第3のトランジスタ43と第4のトランジスタ44間にのみ流れ、電流検出抵抗36には流れないからである。従って、入力信号Viが負側に振れる場合、検出電流Idet1は、負荷電流IRLの1/Mの比例電流にすることが可能となる。また、バッファ回路56を設けることにより、第3のトランジスタ43のドレイン電位を第1のトランジスタ41のドレイン電位と等しくすることにより、第1及び第3のトランジスタ41、43で構成されるカレントミラー回路の精度が向上し、検出電流Idet1を正確に負荷電流IRLの1/Mにすることができるという効果が得られる。また、実施形態1に係る電流出力回路によれば、負荷に流れる交流電流のピークで過電流検出ができるという効果が得られる。その理由は、入力信号Vinを90度位相遅延した矩形波の立ち上がりのタイミングで過電流を検出することにより、検出タイミングを入力信号Vinがピークになるタイミング、すなわち負荷電流がピークになるタイミングとすることができるためである。実施形態2次に、本発明の実施形態2に係る電流出力回路について、必要に応じ図面を参照しながら詳細に説明する。図6は、実施形態2に係る電流出力回路を示す回路図である。図6に示すように、実施形態2の電流出力回路は、図1に示す実施形態1の電流出力回路に対して、入力信号源53が直流電圧vdcを供給することと、遅延回路30、インバータ回路32、ラッチ回路20が削除され、コンパレータ58より直接、第1の増幅器34に対して、過電流制御信号C2を出力する点のみが異なっている。その他については、実施形態1と同様であるため、図6において同じ参照符号を付し、説明は省略する。式6に示すように、入力信号Vinは、直流レベルVrefと、入力直流電圧vdcの和として表される。Vin=Vrefvdc式6まず、入力直流電圧vdc=0の場合、実施形態1のタイミングt0の状態と同じであり、動作の説明は省略する。また、直流電圧vdcが低い側に少し振れた場合の動作は、実施形態1のタイミングt1の状態と同じであり、直流電圧が十分低くなった場合の動作は、実施形態1のタイミングt2の状態と同じであり、直流電圧がvdc=0から高い側に少し振れた場合の動作は、実施形態1のタイミングt3の状態と同じであり、直流電圧が十分高くなった場合の動作は、実施形態1のタイミングt4の状態と同じである。そのため、図6における各部に流れる電流に関する説明は省略する。実施形態2の電流検出回路において、過電流検出を行う場合の動作について説明する。図7は、実施形態2に係る電流検出回路の動作を示すタイミングチャートである。図7は、上から順に、入力信号Vin、増幅信号Vout、検出電圧Vdet1、コンパレータ58の出力の波形を示している。図7の最上段に、入力信号Vinの一例が示されている。入力信号Vinは、初期状態においてVrefでその後、タイミングt9からVrefより少し高い側に振れ始める。期間t9~t10において、入力信号Vinは、Vref以上の電位であり、タイミングt10以降は、Vref以下の電位である。図5で説明したように入力信号Vin>Vrefの場合には、電流検出抵抗36には電流は流れないので、検出電圧Vdet1は、図7において、タイミングt10まで零電位のままである。次に、タイミングt10以降、入力信号Vin<Vrefとなると、電流検出抵抗36に負荷電流の1/Mの検出電流Idet1が流れ、検出電圧Vdet1は、式5により電圧変換される。そして、入力信号Vinが低くなるにつれて、増幅信号Voutは高くなり、検出電圧Vdet1もそれに応じて高くなる。そして、タイミングt11において、第2の基準電圧Vthを超えると、コンパレータ58の出力はHighレベルに遷移する。そして、コンパレータ58からHighレベルの過電流制御信号C2を第1の増幅器34に出力することによって、第1の増幅器34をパワーダウンさせるように制御する。具体的には、第1の内部信号V1はHighレベルにプルアップされ、第2の内部信号V2はLowレベルにプルダウンされ、プッシュプル形出力段54の第1及び第2のトランジスタ41、42がいずれもオフ状態になり、タイミングt12において、負荷電流の供給が停止される。以上説明したように、実施形態2に係る電流出力回路は、直流の入力信号源53から供給される直流の電流出力回路として動作することが可能であり、実施形態1と同様に、アイドリング電流の影響を受けることなく高精度に電流検出することができるという効果が得られる。ここで、過電流検出する際の直流電流の方向は、図6において入力信号Vin<Vrefの場合で、すなわち、プッシュプル形出力段54の第1のトランジスタ41が負荷28に向けて負荷電流を流し込む方向である。[比較例]次に、比較例として、特許文献1に記載された従来技術について説明する。図8は、特許文献1に記載された電流検出回路の回路図である。図8において、P型のパワートランジスタ11は負荷50と直列に接続されて、負荷50に負荷電流I1を流すように電源電圧Vccとグランド間に接続される。その負荷電流I1に比例した比例電流I1/Nを供給するための電流検出用トランジスタであるP型の電流検出用トランジスタ12が設けられている。この電流検出用トランジスタ12は、チャネル幅Wとチャネル長Lで決まるサイズを、パワートランジスタ11のサイズの1/Nとしており、そのソース及びゲートに同じ電圧が供給される。P型の電流制御用トランジスタ10は、そのゲートとドレインが接続され、電流可変型の制御電流供給用電流源17と直列に、電源電圧Vccとグランド間に接続される。電流制御用トランジスタ10のゲートは、パワートランジスタ11及び電流検出用トランジスタ12のゲートと接続され、カレントミラー回路を構成している。従って、電流制御用トランジスタ10に流れる制御電流I0に比例した負荷電流I1がパワートランジスタ11に流れ、制御電流I0に比例した比例電流I1/Nが電流検出用トランジスタ12に流れる。ここで、電流制御用トランジスタ10のチャネル幅とチャネル長Lで決まるサイズαは、パワートランジスタ11のサイズに対して著しく小さい値、例えば、1/1000に設定されている。制御電流供給用電流源17には、基準電圧Vref1と検出電圧Vdetとの差を増幅する誤差増幅器18の誤差出力が供給され、その誤差出力に応じて、制御電流I0の大きさが制御される。電流検出用トランジスタ12には比例電流I1/Nが流れようとするが、電流検出用トランジスタ12のドレイン電圧とパワートランジスタ11のドレイン電圧が等しくない場合には、正確な比例電流I1/Nを得ることができない。そこで、図8の従来技術による電流検出回路では、電流検出用トランジスタ12のドレイン電圧とパワートランジスタ11のドレイン電圧を等しくするために、バッファ回路100を設けている。バッファ回路100は、図8の出力ノードA1の電圧と出力ノードB1の電圧を入力するオペアンプ13と、オペアンプ13の出力を制御信号とするN型MOSトランジスタ14を有している。このN型MOSトランジスタ14は、出力ノードB1と検出抵抗61の間に接続されている。さらに、バッファ回路100は、アイドリング用電源電圧Vidと出力ノードB1との間に接続されるアイドリング用電流源15を有しており、出力ノードB1に所定のアイドリング電流Iid1を供給する。ここで、アイドリング用電源電圧Vidは、アイドリング用電流源15の動作を確実にするために電源電圧Vccよりも高い電圧であることが望ましいすなわち、Vid>Vcc。そして、バッファ回路100からは、電流検出用トランジスタ12からの比例電流I1/Nと、アイドリング用電流源15からのアイドリング電流Iid1が加えられた検出電流I12が出力される。検出電流I12は検出抵抗61に流れて、抵抗値Rsと検出電流I12の積である検出電圧Vdetを出力し、不図示の制御回路へ供給される。次に、図8を参照して、図8に示された従来の電流検出回路の動作について説明する。まず、制御回路からスイッチ信号S1が供給されるまでは、誤差増幅器18は誤差出力を発生せず、制御電流供給用電流源17による制御電流I0は零である。従って、電流制御用トランジスタ10、パワートランジスタ11、電流検出用トランジスタ12はいずれもオフであり、負荷電流I1及び比例電流I1/Nも零である。このとき、出力ノードA1はハイインピーダンス、もしくは低電圧になっている。従って、出力ノードA1の電圧は、電源電圧Vccやアイドリング用電源電圧Vidより低くなっている。一方、出力ノードB1の電圧は、アイドリング用電源電圧Vidにより決まる。バッファ回路100は、出力ノードA1の電圧と出力ノードB1の電圧を等しくするように動作するから、N型MOSトランジスタ14は出力ノードB1の電圧を下げようとしてオンする。N型MOSトランジスタ14のオンにより、アイドリング電流Iid1が検出電流I12として検出抵抗61に流れる。このように、スイッチ信号S1が供給される前にアイドリング電流Iid1が流れるから、バッファ回路100は、スイッチ信号S1が供給される時点からA級増幅回路として動作する。このアイドリング電流Iid1は、検出電圧Vdetのオフセット電圧Rs×Iid1を発生する。スイッチ信号S1が誤差増幅器18に供給されると、誤差増幅器18は基準電圧Vref1と検出電圧Vdetに応じた誤差出力を発生する。制御電流供給用電流源17は、この誤差出力に応じた制御電流I0を電流制御用トランジスタ10に流す。この制御電流I0によって、電流制御用トランジスタ10、パワートランジスタ11、電流検出用トランジスタ12はカレントミラー動作をする。パワートランジスタ11には、電流制御用トランジスタ10とのカレントミラー比に応じた負荷電流I1が負荷50に流れる。また、電流検出用トランジスタ12には、電流制御用トランジスタ10とのカレントミラー比に応じた比例電流I1/Nが流れる。ここで、パワートランジスタ11と電流検出用トランジスタ12が動作を開始した初期の段階や、負荷電流I1、比例電流I1/Nが小さいときには、もし、アイドリング電流Iid1が流れていない場合には安定して動作することができず、比例電流が負荷電流I1に正確に比例しない等の問題が発生する。そこで、図8に示す従来技術の電流検出回路では、パワートランジスタ11と電流検出用トランジスタ12が動作するに先立って、アイドリング電流Iid1を流し、バッファ回路100をA級増幅回路として動作させている。従って、パワートランジスタ11と電流検出用トランジスタ12が動作開始する初期の段階や、負荷電流I1、比例電流I1/Nが小さいときにも安定して動作し、且つ負荷電流と検出電流とのリニアリティが向上するから、電流検出を高精度に行うことができる。また、検出電流I12に基づく検出電圧Vdetを帰還し、検出電圧Vdetが基準電圧Vref1になるように制御する。従って、電流制御用トランジスタ10とパワートランジスタ11の間のカレントミラー比の精度は多少悪くても、回路動作や電流検出に支障はない。これにより、電流制御用トランジスタ10のサイズをパワートランジスタ11に比して極めて小さく例えば、1/1000程度にすることができ、同様に制御電流供給用電流源17の電流容量も極めて小さいものとすることができる。以上が、図8に示す従来の電流検出回路の動作である。しかしながら、この電流検出回路では、アイドリング電流Iid1が電流検出用抵抗Rsに流れるために、測定電流Idetは式7に示すように誤差Iid1を含み、検出電圧は式8に示すように、誤差Iid1×Rsを含んでしまう。Idet=I1/NIid1式7Vdet=I1/N×RsIid1×Rs式8このように検出電圧Vdetは誤差電圧Iid1×Rsを含むため、負荷に流れる電流を高精度に検出することができないという問題がある。尚、アイドリング電流Iid1は、検出電流を監視して、所定の値に達した場合に停止させれば、誤差電圧の影響をなくすことは可能であるが、そのような構成にするには、検出電流の監視結果に基づいてアイドリング電流の停止を行う制御回路が必要になり、装置規模が大きくなってしまう。一方、本発明の実施形態1、2による電流出力回路では、アイドリング電流、或いはアイドリング電流に対応する比例電流は、電流検出抵抗36に流れないため、アイドリング電流の影響を受けずに高精度な電流検出を行うことが可能である。従って、アイドリング電流の停止を制御する機能の回路等を設ける必要がなく、小規模な回路構成で、高精度な電流検出を行う電流出力回路を実現することができる。