絶縁ゲート型半導体スイッチ素子と、該絶縁ゲート型半導体スイッチ素子のゲート端子とゲート補助端子間にオン用ゲート電源とオン用スイッチとオン用ゲート抵抗の直列体よりなるオン回路を接続し、前記絶縁ゲート型半導体スイッチ素子のゲート端子とゲート補助端子間に第1のオフ用ゲート抵抗とオフ用スイッチとオフ用電源の直列体よりなるオフ回路を接続し、該第1のオフ用ゲート抵抗にコンデンサと第2のオフ用ゲート抵抗の直列体を並列接続してなることを特徴とするゲート駆動回路。請求項1に記載のゲート駆動回路において、前記第1のオフ用ゲート抵抗より前記第2のオフ用ゲート抵抗の抵抗値が小さく、前記コンデンサと前記第2オフ用ゲート抵抗で構成するCR回路の時定数が前記絶縁ゲート型半導体スイッチ素子のターンオフ遅れ時間と同等であることを特徴とするゲート駆動回路。絶縁ゲート型半導体スイッチ素子のゲート駆動回路において、ターンオフ時の遅延時間の短縮とサージ電圧に関与するdi/dtの抑制との相反する問題を、複雑な回路なしで単純な回路のみで解決するものである。請求項1の発明によれば、絶縁ゲート型半導体スイッチ素子と、該絶縁ゲート型半導体スイッチ素子のゲート端子とゲート補助端子間にオン用ゲート電源とオン用スイッチとオン用ゲート抵抗の直列体よりなるオン回路を接続し、前記絶縁ゲート型半導体スイッチ素子のゲート端子とゲート補助端子間に第1のオフ用ゲート抵抗とオフ用スイッチとオフ用電源の直列体よりなるオフ回路を接続し、該第1のオフ用ゲート抵抗にコンデンサと第2のオフ用ゲート抵抗の直列体を並列接続してなることを特徴とする。請求項2の発明によれば、請求項1に記載のゲート駆動回路において、前記第1のオフ用ゲート抵抗より前記第2のオフ用ゲート抵抗の抵抗値が小さく、前記コンデンサと前記第2オフ用ゲート抵抗で構成するCR回路の時定数が前記絶縁ゲート型半導体スイッチ素子のターンオフ遅れ時間と同等であることを特徴とする。本発明のゲート駆動回路によれば、絶縁ゲート型半導体スイッチ素子のターンオフ時において、遅延時間に関する期間はゲート抵抗を小さくして遅延時間を短縮し、di/dtに関与する期間はゲート抵抗を大きくしてdi/dtを抑制する動作を単純な回路で構成できる。ターンオフ時の遅延時間の短縮と、di/dtの抑制という目的を、回路の複雑化を伴わずに実現した。以下、本発明の実施の形態について説明する。図1は、本発明のゲート駆動回路を示す回路図である。図2は本発明のゲート駆動回路の動作を説明するタイミングチャートである。図1では駆動対象の絶縁ゲート型半導体スイッチ素子としてIGBTを例にした。以下に図1の回路の動作について図2を交えて説明する。駆動対象IGBT5をターンオンさせる場合、オン用スイッチ3を閉に、オフ用スイッチ4を開にする。このとき、オン用電源1の正極からオン用スイッチ3、オン用ゲート抵抗12、ゲート端子6、駆動対象IGBT5のゲート-エミッタ間容量を介し、オン用電源1の負極に至る閉回路が形成される。この状態で時間が経過すると、ゲート-エミッタ間電圧VGEがスレッショルド電圧に達し駆動対象IGBT5はターンオンを始める。ターンオンに関しては従来技術と同様なので以降の説明は省略する。一方、駆動対象IGBT5をターンオフさせる場合、オン用スイッチ3を開に、オフ用スイッチ4を閉にする。このとき、オフ用電源2の正極から駆動対象IGBT5のゲート-エミッタ間容量、ゲート端子6、第1のオフ用ゲート抵抗13、オフ用スイッチ4を介し、オフ用電源2の負極に至る閉回路1と、オフ用電源2の正極から駆動対象IGBT5のゲート-エミッタ間容量、ゲート端子6、コンデンサ15、第2のオフ用ゲート抵抗14、オフ用スイッチ4を介し、オフ用電源2の負極に至る閉回路2の2つの放電経路が形成される。ここで、第1のオフ用ゲート抵抗13を経由する放電電流をIGOFF1、コンデンサ15と第2のオフ用ゲート抵抗14を経由する放電電流をIGOFF2とする。IGOFF1の初期ピーク値は、オン用電源1の電圧VONとオフ用電源2の電圧VOFFの和を、第1のオフ用抵抗13の抵抗値RGOFF1で除した値となり、減衰は駆動対象IGBT5のゲート容量と第1のオフ用ゲート抵抗13の時定数で決定される。同様にIGOFF2の初期ピーク値は、VONVOFFを第2のオフ用抵抗14の抵抗値RGOFF2で除した値となり、減衰は駆動対象IGBT5のゲート容量とコンデンサ15の合成容量と第2のオフ用ゲート抵抗14の時定数で決定される。ここで、第1のオフ用ゲート抵抗13と第2のオフ用ゲート抵抗14の抵抗値の大小関係をRGOFF1>RGOFF2とすると、IGOFF1とIGOFF2の初期ピーク値の大小関係は図4のとおりとなる。また、コンデンサ15と第2のオフ用ゲート抵抗14の時定数を十分小さくすると、IGOFF1とIGOFF2の減衰時間の関係も図4のとおりとなる。ターンオフ時のゲート容量放電回路のうち、閉回路2の第2のオフ用ゲート抵抗14の抵抗値を許容できる最小限の値として、なおかつコンデンサ15と第2のオフ用ゲート抵抗14の時定数を所望の遅延時間td相当に選定すると、ターンオフ動作開始時からコレクタ電流ICの遮断を始める間に、閉回路1と比較して大量のゲート容量を放電し、ターンオフ遅延時間を大幅に短縮する。ターンオフ動作開始から時間が経過し、コレクタ電流ICの遮断が始まる頃になると、閉回路2のコンデンサ15は十分充電されIGOFF2は十分減衰する。この時点で駆動対象IGBT5のゲート容量放電回路は閉回路1のみになり、コレクタ電流ICの遮断開始以降はゲート容量の放電は緩やかになる。ここで、所望のコレクタ電流下降時間tfになるよう閉回路1の第1のオフ用ゲート抵抗13の抵抗値を選定すると、di/dtが抑制されコレクタ-エミッタ間電圧VCEのサージ電圧も十分抑制できる。上記の動作を言い換えると、コンデンサ15と第2のオフ用ゲート抵抗14の直列体は、駆動対象IGBT5のターンオフ遅延時間tdOFF相当の時間のみ、第1のオフ用ゲート抵抗13をバイパスする回路とみなすことができる。