第1の基板の主表面上にフォトダイオード含んだ活性領域であるフォトダイオード層を形成する工程と、前記フォトダイオード層の上に、配線およびそれを覆う絶縁層を含む配線層を形成する工程と、前記配線層の上に絶縁膜を形成する工程と、前記フォトダイオード層の結晶方位と第2の基板の結晶方位とが一致するように、前記第1の基板の前記絶縁膜に前記第2の基板を接合する工程を備えることを特徴とする半導体装置の製造方法。前記フォトダイオード層の結晶方位と第2の基板の結晶方位とが一致した方向は、<100>方向であることを特徴とする請求項1に記載の半導体装置の製造方法。基板と、前記基板の主表面上に形成された絶縁膜と、前記絶縁膜の上に形成され、絶縁層で覆われた配線層と、前記配線層の上に形成され、前記基板と結晶方位が一致しているフォトダイオード層を備えることを特徴とする半導体装置。前記フォトダイオード層は、貫通電極をさらに備えることを特徴とする請求項3に記載の半導体装置。前記結晶方位が一致している方向は<100>方向であることを特徴とする請求項3または4に記載の半導体装置。しかしながら、従来技術では、上述した位置ずれを効果的に抑制することができないという問題がある。本発明の一つの実施形態は、ウェハの結晶方位起因の応力による配線層のずれを効果的に抑制することが可能な半導体装置の製造方法を提供することを目的とする。本発明の一つの実施形態の半導体装置の製造方法は、第1の基板の主表面上にフォトダイオード含んだ活性領域であるフォトダイオード層を形成する工程と、前記フォトダイオード層の上に、配線およびそれを覆う絶縁層を含む配線層を形成する工程と、前記配線層の上に絶縁膜を形成する工程を備える。実施形態の半導体装置の製造方法は、前記フォトダイオード層の結晶方位と第2の基板の結晶方位とが一致するように、前記第1の基板の前記絶縁膜に前記第2の基板を接合する工程をさらに備える。以下に添付図面を参照して、実施形態にかかる半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。第1の実施形態本実施形態の半導体装置の製造方法は、例えば裏面照射型CMOSイメージセンサの製造方法に適用可能である。本実施形態の半導体装置の製造方法を以下に図1乃至図6の断面図を用いて説明する。デバイスウエハとしての第1の基板1としては、例えば、SOIウェハや多層エピタキシャルEpitaxial基板を用いる。図1は、SOIウェハを第1の基板1として用いた場合の断面図を示す。第1の基板1は、シリコン層10、後述するエッチストッパ層3として機能するBOX酸化膜、シリコン層4からなる。シリコン層4フォトダイオード層に対して、リソグラフィー工程、成膜工程、エッチング工程、イオン注入工程などのFEOLFrontEndofLineと呼ばれる工程を繰り返すことで、活性層を形成し、さらに活性層にトランジスタやフォトダイオード等のデバイスを作製する。次に、図2に示すようにBEOLBackEndofLineと呼ばれる工程にて電気接続のための配線層7を形成する。例えば、配線層7の配線70はダマシン構造のCuでも良い。また、上部配線71はAlを用いても良い。配線70、上部配線71を覆う絶縁層6は例えばTEOSTetraEthylOrthoSilicate膜である。配線層7形成後の最表面は接合面となるため、平坦にする必要がある。例えば、絶縁膜8を形成する工程CVD、塗布などと研削する工程CMPChemicalMechanicalPolish、RIEなどを繰り返すことで、図3に示すような平坦な最表面となる絶縁膜8を形成する。配線層7がダマシン構造のCu配線のみを含む場合は、ダマシン構造を作る際にCMPで平坦化されているため、最表面を必ずしも再度平坦にする必要はない。また、接合面の絶縁膜8は酸化膜でも良く、TEOSなどを材料としたSiO2やLow-k膜を用いても良い。上述した工程を経た第1の基板1を、図4に示すように支持ウェハである第2の基板2と貼り合わせる。ここで第1の基板1のシリコン層4フォトダイオード層の結晶方位と第2の基板2の結晶方位が同じ向きとなるように貼り合わせる。例えば図4に示すようにノッチから見た矢印方向が<100>方向となる基板同士をそれぞれのノッチが揃うように貼り合わせて結晶方位を合致させる。シリコン層10とシリコン層4の結晶方位が揃っている同じ場合は、第1の基板1と第2の基板2の2つの基板同士を位置ずれなくアライメントさせることになる。揃える結晶方位の方向は必ずしも<100>方向同士でなくてもよく、基板の内部応力緩和ができるのであれば、<110>方向同士或いは他の方向同士であっても同じ方向に揃っていればよい。なお、第2の基板2にSOI基板を用いてもよい。第2の基板2の表面は、たとえば未加工の基板表面であっても良い。また、一度膜を成膜した表面をRIEなどでドライエッチングし基板表面を露出させた面でも良い。また、TEOSを材料としたSiO2や熱酸化SiO2膜などを第2の基板2の接合表面としても良い。また、第2の基板2は、配線層の上に絶縁層が形成された面を接合面としてもよい。第1の基板1と第2の基板2の基板を貼り合せる工程では、接合面を洗浄する工程、接合面を活性化する工程、接合面を再度洗浄する工程を有する図示せず。接合面を洗浄する工程では、アルカリ、酸洗浄などの金属汚染を除去する洗浄や有機物を除去するO3処理などの洗浄を行う。また、ダストを除去するために2流体洗浄やメガソニックMegaSonic洗浄を用いても良い。また、接合面を活性化する工程ではイオンビーム、イオンガンやRIEなどのプラズマ処理を用いても良い。活性化に使用するガスは例えば、Ar、N2、O2、H2などを用いて表面にダメージを与えにくい条件で活性化させる。当然、ガス種は混合させても単独でも良い。上記活性化後、接合面を再度洗浄する工程では、主に活性化工程で付着したダストを除去するために、2流体洗浄、メガソニックMegaSonic洗浄、水洗のみなど活性化層へダメージを与えない洗浄方法を用いる。活性化から貼合までを真空中で連続して行う場合は、当然ながら再洗浄は行わない。また、活性化から貼合までの清浄度が十分に高い場合は再洗浄を省略してもよい。貼合では、図4に示すように第1の基板1のシリコン層4と第2の基板2の2つの基板同士を位置ずれなくアライメントさせた後、例えば中央部を加圧し自発接合のボンディングウェーブBondingWaveが同心円状に進展するように貼り合せる。その際のアライメントにはメカニカル、外形認識、マーク合せ方式などを用いてum以下の精度で合せる必要がある。貼り合せた後、必要に応じて基板同士の位置ずれ測定XYθ、ボイド検査を実施し貼合の出来栄えを検査する。位置ずれ検査は透過方式の外形検出、反射方式のエッジ検出などを用いる。また、ボイド検査では、赤外線IR、超音波SAT、X線などを用いる。第1の基板1と第2の基板2を貼り合せた基板は、200~1000°Cの高温で数時間アニールし接合強度を向上させる。一般的に高温なほど強度が高くなる傾向にあるが、FEOL材料の耐熱温度を考えると400°C前後で数時間が限界である。また、貼り合せ直後強度が十分に高い場合は、アニールの省略、低温化、短時間化が可能である。その後、図5に示すように第一の基板1の側を機械研削によるBSGBackSideGrindや薬液処理フッ硝酸、KOH、TMAHなどにて薄化する。薄化工程では例えばエッチストッパ層3や厚さ制御にて終点検出を行い面内均一性、荒さなどを精度管理しながら加工する。特にエッチストッパ層3を用いる場合は、SOIウェハのBOX酸化膜や多層エピタキシャルEpitaxial基板の濃度差をエッチストッパ層3に用いる。その後、必要に応じてRIEや薬液にてエッチストッパ層3は除去する図6。その後、図6のシリコン層4の上にパッケージへの電極を取り出すためのパッドPadを形成する以下図示せず。例えば、リソグラフィーとCVD、スパッタによる配線層形成や上部配線71をRIEなどで露出させることでパッドを作製することができる。その際、回路部の遮光層などを同時に形成しても良い。また、センサ特性が向上できる膜をセンサ上に形成しても良い。その後、反射防止膜、カラーフィルタCF:ColorFilter、マイクロレンズを形成することでウェハ工程を呼ばれる工程が完了する。続いて、後工程と呼ばれるパッケージ工程にて、ダイシングによる個辺化、セラミックパッケージなどへのマウント、ワイヤボンディングによる電極とパッケージ間の電気接続、保護ガラスの搭載、樹脂封止することでセンサ半導体装置としての機能が完成する。本実施形態により、フォトダイオード層を形成したウェハのノッチの結晶方位と支持ウェハのノッチの結晶方位を同方位にすることで、結晶方位依存のヤング率差による応力を低減し、接合後のパターン変形を抑制することが可能となる。即ち、ウェハの結晶方位起因の応力による配線層のずれパターン歪みを低減でき、ずれ量の厳しい工程の特性向上と歩留まり向上が可能となる。第2の実施形態本実施形態の半導体装置の製造方法は、例えば裏面照射型CMOSイメージセンサの製造方法に適用可能である。本実施形態の半導体装置の製造方法を以下に図1、図7乃至図12の断面図を用いて説明する。デバイスウエハとしての第1の基板1としては、図1に示したように例えば、SOIウェハや多層エピタキシャルEpitaxial基板を用いる。第1の基板1は、シリコン層10、後述するエッチストッパ層3として機能するBOX酸化膜、シリコン層4からなる。シリコン層4フォトダイオード層に対して、リソグラフィー工程、成膜工程、エッチング工程、イオン注入工程などのFEOLFrontEndofLineと呼ばれる工程を繰り返すことで、活性層を形成し、さらに活性層にトランジスタやフォトダイオード等のデバイスを作製する。本実施形態においては、その後、図7に示すようにシリコン層4のフォトダイオードの周囲に、この後の第1の基板1の除去工程のあと裏面との電気接続を取るために貫通電極5を形成する。貫通電極5は例えば、DTなどの側壁を導電膜で被覆した側面導通やDTを導電性材料で埋めた構造が利用できる。その後、図8に示すようにBEOLBackEndofLineと呼ばれる工程にて電気接続のための配線層7を形成する。例えば、配線層7の配線70はダマシン構造のCuでも良い。また、上部配線71はAlを用いても良い。配線70、上部配線71を覆う絶縁層6は例えばTEOSTetraEthylOrthoSilicate膜である。配線層7形成後の最表面は接合面となるため、平坦にする必要がある。例えば、絶縁膜8を形成する工程CVD、塗布などと研削する工程CMPChemicalMechanicalPolish、RIEなどを繰り返すことで、図9に示すような平坦な最表面となる絶縁膜8を形成する。配線層7がダマシン構造のCu配線のみを含む場合は、ダマシン構造を作る際にCMPで平坦化されているため、最表面を必ずしも再度平坦にする必要はない。また、接合面の絶縁膜8は酸化膜でも良く、TEOSなどを材料としたSiO2やLow-k膜を用いても良い。このように、第1の基板1の表面は、フォトダイオード層4の上にトランジスタ等を形成した層や電気接続のための配線層7が形成され、その上層を絶縁膜8で覆い接合面としている。上述した工程を経た第1の基板1を、図10に示すように支持ウェハである第2の基板2と貼り合わせる。ここで第1の基板1のシリコン層4フォトダイオード層の結晶方位と第2の基板2の結晶方位が同じ向きとなるように貼り合わせる。例えば図10に示すようにノッチから見た矢印方向が<100>方向となる基板同士をそれぞれのノッチが揃うように貼り合わせて結晶方位を合致させる。シリコン層10とシリコン層4の結晶方位が揃っている同じ場合は、第1の基板1と第2の基板2の2つの基板同士を位置ずれなくアライメントさせることになる。揃える結晶方位の方向は必ずしも<100>方向同士でなくてもよく、基板の内部応力緩和ができるのであれば、<110>方向同士或いは他の方向同士であっても同じ方向に揃っていればよい。なお、第2の基板2にSOI基板を用いてもよい。第2の基板2の表面は、たとえば未加工の基板表面であっても良い。また、一度膜を成膜した表面をRIEなどでドライエッチングし基板表面を露出させた面でも良い。また、TEOSを材料としたSiO2や熱酸化SiO2膜などを第2の基板2の接合表面としても良い。また、第2の基板2は、配線層の上に絶縁層が形成された面を接合面としてもよい。第1の基板1と第2の基板2の基板を貼り合せる工程およびアニールなどの詳細は第1の実施形態と同様である。第1の基板1と第2の基板2を貼り合せた後は、図11に示すように第1の基板1の側を機械研削によるBSGBackSideGrindや薬液処理フッ硝酸、KOH、TMAHなどにて薄化する。薄化工程では例えばエッチストッパ層3や厚さ制御にて終点検出を行い面内均一性、荒さなどを精度管理しながら加工する。特にエッチストッパ層3を用いる場合は、SOIウェハのBOX酸化膜や多層エピタキシャルEpitaxial基板の濃度差をエッチストッパ層3に用いる。その後、図12に示すようにRIEや薬液にてエッチストッパ層3を除去して、貫通電極5を露出させる工程では、次の工程でパッドおよび配線を作る際のリソグラフィー工程でアライメントマークが容易に検出できる段差を確保したり、アライメントマークが容易に検出できる構造にする必要がある。その後、図12のシリコン層4の上に貫通電極5からパッケージへの電極を取り出すため、パッドを形成する必要がある以下図示せず。一般的にパッドにはAl配線が用いられ、貫通電極5の直上、または貫通電極5より外周部に形成する。例えば、リソグラフィーとCVD、スパッタによる配線層形成によりパッドを作製することができる。その際、回路部の遮光層などを同時に形成しても良い。また、センサ特性が向上できる膜をセンサ上に形成しても良い。その後、反射防止膜、カラーフィルタ、マイクロレンズを形成することでウェハ工程を呼ばれる工程が完了する。続いて、後工程と呼ばれるパッケージ工程にて、ダイシングによる個辺化、セラミックパッケージなどへのマウント、ワイヤボンディングによる電極とパッケージ間の電気接続、保護ガラスの搭載、樹脂封止することでセンサ半導体装置としての機能が完成する。薄化後のリソグラフィー工程では、精度良くマスクとアライメントマークを合せる必要がある。本工程の合せ精度が悪いとフォトダイオードとカラーフィルタのずれ量が増大し、画素特性が劣化する。ただし、CF工程の合せ基準が薄化前のマークを基準とする際はその限りではない。CF工程における合わせ精度を十分に確保するには、基準となるマークがフォトダイオードからずれていない必要がある。即ち、貫通電極5形成のためのDTが形成された層の応力歪みの低減が必要である。基準マークには、例えばDTマークや薄化後の最初のリソグラフィー工程のマークが用いられる。基準マークとフォトダイオードのずれを小さくするには、リソグラフィー工程の合せ精度だけでなく、第1の基板1と第2の基板2を貼り合せる際の内部応力を小さくすること、すなわち第1の基板1自体の内部応力が小さいことが重要である。これにより貼り合せによる歪みを小さくすることができ、歩留まり、センサ性能が向上する。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。