シリコン基板の第1部分を覆い、前記シリコン基板の前記第1部分に隣接する第2部分を覆わないように配された窒化シリコン膜をマスクとして前記シリコン基板を熱酸化することにより、酸化シリコン膜を形成する第1工程と、前記窒化シリコン膜をマスクとして前記酸化シリコン膜のバーズビーク部の下へ斜めイオン注入を行うことにより、第1導電型の不純物領域を形成する第2工程と、前記第1導電型とは反対の第2導電型の不純物領域を前記第1部分に有する半導体素子を形成する第3工程と、を備えることを特徴とする半導体装置の製造方法。前記斜めイオン注入の注入角は、前記バーズビーク部の上面の前記第2部分とは反対側の端と、前記バーズビーク部の前記上面の前記第2部分側の端と、を結ぶ直線が前記シリコン基板の主面の法線に対して成す角度以下であることを特徴とする請求項1に記載の半導体装置の製造方法。前記注入角は、前記バーズビーク部の下面の前記第2部分とは反対側の端と、前記バーズビーク部の前記下面の前記第2部分側の端と、を結ぶ直線の、前記バーズビーク部の前記上面の前記第2部分側の前記端を通る法線が前記主面の前記法線に対して成す角度以上であることを特徴とする請求項2に記載の半導体装置の製造方法。前記第2部分は前記第1部分を囲んでおり、前記第2工程の前記イオン注入を、前記シリコン基板の主面に平行な方向における少なくとも2方向から行うことを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。前記第1工程および前記第2工程において、前記シリコン基板と前記窒化シリコン膜との間には、酸化シリコン層と、前記酸化シリコン層と前記窒化シリコン膜との間に位置するポリシリコン層が設けられていることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。前記斜めイオン注入の注入エネルギーが、前記第3工程で形成される前記不純物領域が前記バーズビーク部に接するように設定されていることを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置の製造方法。前記斜めイオン注入を、前記シリコン基板と前記酸化シリコン膜の界面で不純物濃度が最大となるように行うことを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置の製造方法。前記斜めイオン注入のドーズ量が、1×1012以上1×1014以下ions/cm2であることを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置の製造方法。前記窒化シリコン膜を除去した後に前記第1部分を覆うレジスト膜を形成し、当該レジスト膜をマスクとして、前記酸化シリコン膜の下に第1導電型の不純物領域を形成する第4工程を備えることを特徴とする請求項1乃至8のいずれか1項に記載の半導体装置の製造方法。前記第1工程の前または前記第2工程の後であって、前記第3工程の前に、前記第1部分へイオン注入を行って、第1導電型の不純物領域を形成する第5工程を備え、前記第5工程で形成する前記不純物領域の不純物濃度は、前記第2工程で形成する前記不純物領域の不純物濃度よりも低いことを特徴とする請求項1乃至9のいずれか1項に記載の半導体装置の製造方法。前記半導体素子は光電変換素子であることを特徴とする請求項1乃至10のいずれか1項に記載の半導体装置の製造方法。請求項11に記載の半導体装置の製造方法を用いることを特徴とするCMOSイメージセンサーの製造方法。特許文献3のようにチャネルストップ層を形成するためのイオン注入の後に選択酸化膜を形成する熱酸化を行うと、チャネルストップ層を成す不純物が広く拡散してしまい、ノイズの低減が十分でない場合があった。また、特許文献4のように素子間分離用酸化シリコン膜の表層部にイオン注入した不純物を固相拡散させると、チャネルカット領域が確実に形成できず、ノイズの低減が十分でない場合があった。そこで本発明は、ノイズを十分に低減した半導体装置を提供することを目的とする。上記課題を解決するための本発明は、シリコン基板の第1部分を覆い、前記シリコン基板の前記第1部分に隣接する第2部分を覆わないように配された窒化シリコン膜をマスクとして前記シリコン基板を熱酸化することにより、酸化シリコン膜を形成する第1工程と、前記窒化シリコン膜をマスクとして前記酸化シリコン膜のバーズビーク部の下へ斜めイオン注入を行うことにより、第1導電型の不純物領域を形成する第2工程と、前記第1導電型とは反対の第2導電型の不純物領域を前記第1部分に有する半導体素子を形成する第3工程と、を備える半導体装置の製造方法である。本発明によれば、第1導電型の第1の不純物領域を精度よく形成することができる。その結果、第2導電型の不純物領域を有する半導体素子に生じるノイズが十分に低減された半導体装置を製造することができる。図1を用いて半導体装置の一例である撮像装置、具体的にはCMOSイメージセンサーを説明する。図1aは半導体装置のX-Y平面図であり、図1bは図1aのA-A’線における半導体装置の断面図である。なお、以下の説明では、第1導電型をp型、第1導電型とは反対の導電型である第2導電型をn型として説明するが、これとは逆に、第1導電型がn型、第2導電型がp型であってもよい。図1aは撮像装置の4画素を示している。各画素は第1の半導体素子群1111と第2の半導体素子群2111とを有しており、第1の半導体素子群1111と第2の半導体素子群2111はシリコン基板100に形成されている。なお、本例では、4つの画素の各々が第1の半導体素子群1111を有し、2つの画素が1つの第2の半導体素子群2111を共有している、いわゆる画素共有構造2画素共有構造となっている。勿論、各画素がそれぞれ別々の第2の半導体素子群2111を有していてもよいし、3つ以上の画素が1つの第2の半導体素子群2111を共有していてもよい。なお、撮像装置は、4画素に限らず、例えば100万個以上の多数の画素を含むことができる。また撮像装置は、画素に加えて、CMOSプロセスで形成される公知の周辺回路を含むこともできる。第1の半導体素子群1111は第1の素子活性部1110に、第2の半導体素子群2111は第2の素子活性部2110に、それぞれ設けられている。図1aでは、第1の素子活性部1110、第2の素子活性部2110をそれぞれ太線で囲んで示している。なお、本例では、第2の素子活性部2110は3つの素子活性部に分けて配置されているが、第2の半導体素子群2111を1つの素子活性部にまとめて配置することもできる。第1の素子活性部1110は素子分離部3120に囲まれている。つまり、第1の半導体素子群1111は素子分離部3120で囲まれている。第2の素子活性部2110は、素子分離部3120を挟んで第1の素子活性部1110とは反対側に位置している。また、第2の素子活性部2110は素子分離部3120に囲まれている。つまり、第2の半導体素子群2111も素子分離部3120で囲まれている。素子分離部3120はLOCOS法によって形成された酸化シリコン膜300とシリコン基板100内に配された不純物領域121を含んでいる。酸化シリコン膜300はバーズビーク部310を有し、バーズビーク部310の下には第1導電型の第1の不純物領域121が設けられている。なお、図1aではバーズビーク部310の表記を省略して第1の不純物領域121の位置を示している。第1の半導体素子群1111は半導体素子である光電変換素子111を含んでいる。ここでは、光電変換素子111はフォトダイオードであるが、フォトゲートであってもよい。第1の半導体素子群1111は、第2導電型の浮遊拡散領域115フローティングディフュージョン領域を含んでいる。第1の半導体素子群1111は、光電変換素子111と浮遊拡散領域115との間に、半導体素子であるスイッチング素子を含んでいる。このスイッチング素子は、MOS構造を有する転送ゲート600である。転送ゲート600はゲート電極601とゲート絶縁膜602とを含む。第2の半導体素子群2111は、半導体素子である増幅トランジスタ610とリセットトランジスタ620と選択トランジスタ630とウェルコンタクト640を含んでいる。増幅トランジスタ610とリセットトランジスタ620、選択トランジスタ630はそれぞれ、制御電極ゲートと2つの主電極ソースとドレインを有するMOSFETである。各トランジスタの主電極116は、第1導電型の不純物領域であるウェル領域不図示に配された第2導電型の不純物領域として設けられている。第2の半導体素子群2111のウェル領域と、後述する第1の半導体素子群のウェル領域112は、ウェルコンタクト640を介して所定の電位に規定される。浮遊拡散領域115は不図示の配線を介して増幅トランジスタ610のゲート611に接続されている。また、浮遊拡散領域115は不図示の配線を介して、リセットトランジスタ620のソースに接続されている。リセットトランジスタ620のドレインと増幅トランジスタ610のドレインには、不図示の配線によって電源電圧VDDが供給されている。増幅トランジスタ610のソースは、選択トランジスタ630のドレインと、共通の第2導電型の不純物領域からなる。選択トランジスタ630のソースには信号線を介して不図示の定電流源が接続されており、増幅トランジスタ610はその定電流源とソースフォロワ回路を構成している。リセットトランジスタ620のゲート621にON信号を供給することで浮遊拡散領域115の電位を電源電圧VDDに基づく電位に規定し、浮遊拡散領域115の電荷をリセットする。リセットトランジスタ620のゲートおよび転送ゲート600にOFF信号を供給し光電変換素子111での信号電荷の蓄積を開始する。転送ゲート600にON信号を供給することにより、信号電荷は浮遊拡散領域115に転送されて、増幅トランジスタ610のゲート611の電位を変化させる。選択トランジスタ630のゲート631にON信号を供給することにより、光電変換素子111で生じた信号電荷に応じた電圧信号が信号線に現れる。このようにして取り出された信号は不図示の読み出し回路で読み出され、撮像装置の外部へ出力される。図1bを用いて半導体装置の構成を詳述する。シリコン基板100は、第2導電型のシリコン基体101とシリコン基体101の上にエピタキシャル成長によって成膜された第2導電型のシリコン層102を有している。素子分離部3120は、酸化シリコン膜300と、第1導電型の第1の不純物領域121を含む構造素子分離構造を成している。更に、素子分離部3120は第1導電型の第2の不純物領域122を有することができる。第1の不純物領域121は酸化シリコン膜300の端部であるバーズビーク部310の下に位置しており、第2の不純物領域122は酸化シリコン膜300の中央部320の下に位置している。第1の不純物領域121の不純物濃度は第2の不純物領域122の不純物濃度よりも高いことが好ましいが、第1の不純物領域121の不純物濃度は第2の不純物領域122の不純物濃度以下であってもよい。第1の不純物領域121および第2の不純物領域122の不純物濃度は、例えば、1×1015~1×1020atoms/cm3である。第1の不純物領域121と第2の不純物領域122はどちらも酸化シリコン膜300に接している。第2の不純物領域122は第1の不純物領域121よりもシリコン基板100の深部にまで延在している。光電変換素子111は、第2導電型のシリコン層102に配された第1導電型の不純物領域であるウェル領域112と、ウェル領域112の中に配された第2導電型の不純物領域である蓄積領域113とを有している。ウェル領域112と蓄積領域113はpn接合を成している。蓄積領域113とシリコン基板100の表面との間には第1導電型の不純物領域である表面領域114が設けられている。ウェル領域112の不純物濃度は、第2の不純物領域122の濃度よりも低い。表面領域114の不純物濃度はウェル領域112の不純物濃度よりも高い。以上のように光電変換素子111は、いわゆる埋め込み型のフォトダイオードの構造を有している。LOCOS法によって形成された酸化シリコン膜300のバーズビーク部310の近傍、特に第1部分110とバーズビーク部310の界面には結晶構造に不整合部が生じやすい。この不整合部で生じた電荷がノイズ例えば、暗電流の原因となる場合がある。なお、第2導電型がn型である場合にはこれらのノイズの原因となる電荷は電子であり、第2導電型がp型である場合にはこれらのノイズの原因となる電荷は正孔となる。第1導電型の第1の不純物領域121をバーズビーク部310の下に配することにより、不整合部で生じた電荷が光電変換素子111の第2導電型の蓄積領域113に移動して再結合することを抑制し、ノイズを低減することができる。また、光電変換素子111に限らず、第2導電型の浮遊拡散領域115や、第2の半導体素子群2111のトランジスタの主電極116である第2導電型の不純物領域に対しても、ノイズの影響を低減することができる。CMOSイメージセンサーは、シリコン基板100の上に設けられた複合部材700を備えることができる。複合部材700は、複数の配線層やこれらの配線を絶縁する層間絶縁層、配線層と半導体素子を接続するプラグ等の電気的機能を有する部材を必要に応じて含むことができる。また、複合部材700は、撮像装置への入射光を適切に光電変換素子111へ入射させるための光学的機能を有する部材も必要に応じて含むことができる。光学的機能を有する部材としては、入射光の通過領域を画定する遮光膜や、入射光を分光するカラーフィルタ、入射光を集光するマイクロレンズ、入射光の反射を防止する反射防止膜等が挙げられる。また、複合部材700は平坦化層や層間距離規定層等の機械的機能を有する部材や、金属等の拡散を防止する拡散防止層やパッシベーション層等の化学的機能を有する部材も含むことができる。また、1つの部材が、電気的機能と機械的機能と光学的機能と化学的機能のうちの2つ以上を兼ね備えることもできる。本発明は、いわゆる裏面照射型のCMOSイメージセンサーにも適用でき、その場合には、光電変換素子111の受光面はシリコン基板100に対して、酸化シリコン膜300側とは反対側シリコン基体101側に設けられる。そして、複合部材700をシリコン基板100の両面に分けて配置することができる。また、CCDイメージセンサーにも本発明は適用でき、その場合には、半導体素子として、光電変換素子111に加えて電荷結合素子が用いられる。以下、半導体装置の製造方法をCMOSイメージセンサーを例にして説明する。なお、工程dと工程eが、第1の不純物領域121を形成するための、とりわけ特に重要な工程であるが、CMOSイメージセンサーの製造方法としてより好ましい形態を工程a~工程oとして説明する。工程a:本工程を、図2aを用いて説明する。シリコン基体101シリコンウエハの上に、エピタキシャル成長によって第2導電型のシリコン層102を形成する。これにより、図2bに示す様に、シリコン基体101とシリコン層102とを有する第2導電型のシリコン基板100が得られる。シリコン基板100の主面1000は、本工程におけるシリコン層102の表面と一致する。なお、エピタキシャル成長を行わずに、シリコンウエハ自体をシリコン基板100として用いてもよいし、シリコン基板100はSOISiliconOnInsurator構造を有していてもよい。また、第2導電型のシリコン層102をシリコンウエハにイオン注入を行うことによって形成してもよい。工程b:本工程を、図2bを用いて説明する。シリコン基板100シリコン層を酸化雰囲気中で熱処理熱酸化し、10~100nm程度の酸化シリコン層411を形成する。次いで、酸化シリコン層411の上に10~100nm程度のポリシリコン層421を形成する。さらにポリシリコン層421の上に窒化シリコン膜201を形成する。窒化シリコン膜201の厚みは100nm以上1000nm以下であると良い。なお、窒化シリコン膜201を厚くすると応力が大きくなり、後の工程に好ましくない影響を及ぼす場合がある。そのため、窒化シリコン膜201の厚みを500nm以下とすることが好ましい。窒化シリコン膜201の厚みを500nm以上とする場合には、窒化シリコン膜201を、密度及び厚さが異なる複数の窒化シリコン層を積層した複層膜とすることにより、窒化シリコン膜201に生じる応力を小さくすることが好ましい。例えば、減圧化学気相成長法LPCVDにより比較的薄い第1の窒化シリコン層を形成し、この第1の窒化シリコン層上に、プラズマ化学気相成長法により第1の窒化シリコン層より厚い第2の窒化シリコン層を形成することができる。酸化シリコン層411とポリシリコン層421を、窒化シリコン膜201とシリコン基板100との間に中間膜401として設けることにより、窒化シリコン膜201と基板との間の応力を緩和することができる。中間膜401は酸化シリコン層411のみで構成されていてもよいが、上記のように、酸化シリコン層411と窒化シリコン膜201との間にポリシリコン層421をさらに有する複層膜とすることが好ましい。工程c:本工程を、図2cを用いて説明する。窒化シリコン膜201の上にフォトレジスト不図示を塗布して、フォトリソグラフィ技術露光現像を用いて、フォトレジストをパターニングする。パターニングされたフォトレジストをマスクとし、エッチング技術を用いて窒化シリコン膜201をパターニングする。これにより、窒化シリコン膜201はパターニングされた窒化シリコン膜200となる。これにより、シリコン基板100は、窒化シリコン膜200に覆われた第1部分110と、窒化シリコン膜200および中間膜400に覆われない第2部分120とに区分される。換言すれば、シリコン基板100の第1部分110のみが窒化シリコン膜200で覆われており、シリコン基板100の第1部分110以外の部分である第2部分110は、窒化シリコン膜200で覆われていない。第2部分120は第1部分110に隣接する。第1部分110が後に形成される半導体装置の第1の素子活性部1110に概ね対応し、第2部分120が後に形成される半導体装置の素子分離部3120に概ね対応する。そのため、フォトレジストマスクのパターン、さらには、窒化シリコン膜200のパターンは、半導体装置のレイアウトに応じて、適宜設計する。図1aで説明したように、第1の素子活性部1110は素子分離部3120に囲まれていることが好ましい。それは、素子活性部1110に形成される素子へのノイズの混入を低減するためである。そのため、第2部分120が第1部分110を囲むように、窒化シリコン膜200をパターニングすることが好ましい。なお、窒化シリコン膜201、中間膜401のパターニング方法はフォトリソグラフィ技術とエッチング技術を用いたものに限定されることなく、リフトオフ技術を用いることもできる。工程d:本工程を、図2dおよび図7a、bを用いて説明する。シリコン基板100の上に配された窒化シリコン膜200をマスクとして、シリコン基板100の表面を熱酸化する。これにより、酸化シリコン膜300を形成する。この工程は、いわゆるLOCOSLOCalOxdationofSilicon法を用いて行われる。シリコン基板100の表面のうち、第1部分110の表面は窒化シリコン膜200および中間膜400で覆われているので、第1部分110の表面の大部分は実質的に熱酸化されない。一方、シリコン基板100の表面のうち、第2部分120の表面は窒化シリコン膜200で覆われていないので、第2部分120の表面のほぼ全体が熱酸化される。このように、酸化シリコン膜300はシリコン基板100の表面に局所的に成長選択成長する。詳細には、酸化シリコン膜300はシリコン基板100の主面1000の上下に広がるように成長する。なお、酸化シリコン膜300は、中間膜400として設けた酸化シリコン層410と、本工程によって熱酸化されたポリシリコン層420を酸化シリコン膜300の一部として含み得る。第1部分110の表面の端部は窒化シリコン膜200で覆われているものの、本工程では熱酸化される。第1部分110の表面の端部に形成される酸化シリコンの厚みは第2部分120の表面に形成される酸化シリコンの厚みほど大きくはないにせよ、無視できない厚みを有している。そして、第1部分110の表面の端部に形成される酸化シリコン部の厚みは、第2部分120から第1部分110に向かって徐々に小さくなっている。このような、第1部分110の表面の端部に形成される酸化シリコン部は、その形状から、慣用的にバーズビーク部310と呼ばれる。図7aはバーズビーク部310近傍の拡大図である。ここで、工程cで形成される酸化シリコン層410およびポリシリコン層420は実質的に均一な厚みを有するが、本工程で熱酸化を行うと、中間膜400の端部が熱酸化され酸化シリコン膜300と一体となる場合がある。中間膜400が酸化シリコン層410を含む場合には、バーズビーク部310は酸化シリコン層410の、第1部分110と窒化シリコン膜200との間に位置する部分の端部を含み得る。中間膜400がポリシコン層を含む場合には、バーズビーク部310は、ポリシリコン層420の、第1部分110と窒化シリコン膜200との間に位置する部分の、熱酸化された端部を含み得る。このような点を考慮すると、バーズビーク部310の一端第2部分120とは反対側の端は、第1部分110上の酸化シリコン膜の厚みが、主面1000に平行な方向において変化し始める位置と考えることができる。バーズビーク部310の他端第2部分120側の端は、第1部分110と第2部分120との境界の延長線上に位置する。なお、本工程によって窒化シリコン膜200は酸化シリコン膜300の成長に伴って図3cの窒化シリコン膜200の状態から図3d及び図7aのように反って変形し得る。しかしながら、工程cと本工程とで、窒化シリコン膜200の端の、主面1000に平行な方向における位置すなわち、第1部分110と第2部分120との境界の変化は微小であり、実質的に変化しないとみなすことができる。なお、バーズビーク部310の幅Wバーズビーク部310の一端から他端までの最短距離は通常は、100~300nm程度である。また、中央部320の厚みは通常、100~600nm程度である。LOCOS法による素子分離構造を用いると、微細化がSTIShallowTrenchIsolation等の他の素子分離構造に比べて困難になる。本発明を適用できる半導体装置の大きさは特に限定されないが、撮像装置に適用する場合には、シリコン基板100の面積を200mm2以上とすると、画素の数と感度とを高水準で両立することが実用上容易になる。なお、先の工程cにおいて、第2部分120の上に位置する中間膜400の一部または全部を除去してもよい。例えば、第2部分120の上のポリシリコン層420を工程bの状態よりも薄くしてもよいし、第2部分120の上のポリシリコン層420を完全に除去してさらに酸化シリコン層410を工程bの状態よりも薄くしてもよい。さらには、第2部分120の上の中間膜400を完全に除去して第2部分120を露出させてもよい。しかしながら、本工程dにおいて酸化シリコン膜300の形状をより好適に制御する上では、工程cにおいて、第2部分120上のポリシリコン層420の少なくとも一部と酸化シリコン層410を残しておくことが好ましい。工程e:本工程では、バーズビーク部310の下に第1の不純物領域121を形成するため、窒化シリコン膜200をマスクとして第2部分120の上方から第1部分110へイオン注入第1のイオン注入を行う。なお、本工程における第1部分110とは、工程cで説明した第1部分110の一部であって、工程dにおいて酸化されなかったシリコン基板100シリコン層102の一部である。また、本工程における第2部分120とは、工程cで説明した第2部分120の一部であって、工程dにおいて酸化されなかったシリコン基板100シリコン層102の一部である。本工程を、図3e1、e2、e3、e4および図7a、bを用いて説明する。図7bは、おおむね第1の素子活性部1110に対応する領域の周辺の平面図であり、図7bの<1>、<2>、<3>、<4>は、図3e1、e2、e3、e4とそれぞれ対応している。図1aに示す様に、第1の不純物領域121が素子活性部を囲むように設けることが好ましい。しかしながら、シリコン基板100の主面1000に平行な面内X-Y面内において、単一の方向の第1のイオン注入では、囲むように設けられる第1の不純物領域121のうちのせいぜい半分程度しか形成できない。そこで、図7bに示すように、第1のイオン注入は、シリコン基板100の主面1000に平行な面内X-Y面内において、複数の方向から行うことが好ましい。本実施例では4方向のイオン注入矢印D1~D4を行っている。次に、図7aを用いて、各第1のイオン注入におけるイオン注入角度について、詳細に述べる。第1のイオン注入における照射イオンのシリコン基板100に対する軌跡は、矢印で示す様に、シリコン基板100の主面1000に対して非平行かつ非垂直であり、第1のイオン注入はいわゆる斜めイオン注入となる。そのイオン注入方向は、第2の部分120の第1部分110に向かう方向である。図7aの矢印のうち実線の矢印は第1の不純物領域121の形成に寄与する照射イオンの軌跡を示しており、矢印のうち破線の矢印は第1の不純物領域121の形成に寄与しない照射イオンの軌跡を示している。第1のイオン注入の注入角θは10°以上80°以下であるが、注入角度θはバーズビーク部310の形状に応じて設定することが望ましい。なお、注入角θは、シリコン基板100の主面1000に垂直な方向主面1000の法線を基準0°として定義される角度である。図7aにはバーズビーク部310の上面の一端3111第2部分120とは反対側の端と、上面の他端3121第2部分120側の端と、下面の一端3112第1部分110側の端と、下面の他端3122第2部分120側の端とを示している。さらに、上面の一端3111と上面の他端3121を結んだ仮想の直線を点線Aで示している。さらに、下面の一端3112と下面の他端3122とを結んだ仮想の直線を点線B、点線Bの法線であって上面の他端3121を通る仮想の直線を点線B’で示している。角度αは主面1000の法線に対する直線Aの角度であり、角度βは主面1000の法線に対する直線B’の角度である。第1のイオン注入の入射角θは、α以下であることが好ましく、β以上であることがより好ましい。α>βである場合には本発明は好適であり、θがβ以上かつα以下の範囲内β≦θ≦α;であると、第1の不純物領域121を好適な位置に配することができる。典型的には、αは60°程度、βは15°程度であるから、θを15°以上60°以下とすればよい。なお、α≦βである場合には0°<θ≦αとすればよいが、酸化シリコン膜300は、バーズビーク部310がβ<αを満足するように形成することが望ましい。このような角度で行われる第1のイオン注入によってバーズビーク部310の下に第1導電型の第1の不純物領域121が形成される。この第1の不純物領域121は、バーズビーク部310に接するように形成されることが望ましい。さらに、第1の不純物領域121のピーク濃度を有する部分はバーズビーク部310の直下に位置することが好ましい。特に、シリコン基板100と酸化シリコン膜300の界面、より詳細には、第1部分110とバーズビーク部310との界面で、もしくは界面からわずかに離れた位置で、不純物濃度が最大となるように、第1のイオン注入を行うことが好ましい。具体的には、第1のイオン注入の注入エネルギーをそのように設定すればよい。この時、第1の不純物領域121は、バーズビーク部310から離れるにしたがって不純物濃度が小さくなるような、不純物濃度分布を有する。第1のイオン注入におけるエネルギーは、第1の不純物領域121の位置および濃度分布が上記になるように適宜設定される。具体的には、窒化シリコン膜200や酸化シリコン膜300の厚みと、イオン注入角θに大きく依存するが、実用的には、10keV~200keVである。第1のイオン注入におけるドーズ量は、1×1012以上1×1014以下ions/cm2であると好ましい。注入角θ及び注入エネルギーを適切に設定することにより、図7aで矢印で示した軌跡の照射イオンのうちの大部分である、点線の矢印で示した軌跡のイオンは、窒化シリコン膜200及び酸化シリコン膜300に阻まれて基板内へは殆ど注入されない。一方、実線の矢印で示すイオンは、窒化シリコン膜200及び/又は酸化シリコン膜300を通過して、シリコン基板100シリコン層102内へ注入される。典型的には、照射イオンのうち酸化シリコン膜300の中央部320に照射されるイオンは、当該中央部320に阻まれて第2部分120には殆ど注入されない。そして、バーズビーク部310へ向かって照射されるイオンは、中央部320より薄いバーズビーク部310を通過して第1部分110へ注入される。実線の矢印で示したイオンの中でも、上面の他端3121の近くから第1部分110へ入射するイオンの軌跡をより太い矢印で示した。この太い矢印の軌跡でバーズビーク部310の上面の他端3121を通過ようにシリコン基板100に注入されたイオンが、第1の不純物領域121の中核最も不純物濃度が高い部分であり、濃く示しているを成すと考えられる。なお、注入角θを0°とした場合には、注入エネルギーが低いと、バーズビーク部310へ向かう照射イオンは窒化シリコン膜200に阻まれて、バーズビーク部310の下には注入されないであろう。一方、バーズビーク部310の下までイオンが注入されるほどに注入エネルギーを高くすると、照射イオンのほとんどが窒化シリコン膜200を通過してしまい、窒化シリコン膜200がマスクとして機能しなくなる。その結果、バーズビーク部310の下のみならず第1部分110のほぼ全域に注入されてしまうであろう。このように、斜めイオン注入を用いない場合には、所望の位置に第1の不純物領域121を形成することが不可能または著しく困難になると考えられる。工程dで用いたLOCOS法によって生じる酸化シリコン膜300のバーズビーク部310は、第1部分110と第2部分120の境界付近に形成される。しかし、酸化シリコン膜300を形成した後に、バーズビーク部310が形成された領域と正確に位置を合わせされたマスクを、別途形成することは困難である。また、酸化シリコン膜300の成長によって表面の形状が複雑になるため、別途形成したマスクの形状は不安定となり、第1のイオン注入のマスクとして良好に機能しなくなる場合もある。しかしながら、本工程eでは酸化シリコン膜300を成長させた際のマスクを、第1のイオン注入のマスクとして用いているため、第1の不純物領域121を自己整合的に好適な位置に配することができる。そして、バーズビーク部310の下に、直接、第1の不純物領域121を形成することができる。そのため、その位置や不純物濃度が好適に制御された第1の不純物領域121を精度よく形成することができる。その結果、後述する光電変換素子111に生じるノイズを十分に低減することが可能となる。図3e1~図3e4では、このような第1のイオン注入を4方向で行っている工程を示している。図3e1および図7bの<1>に示した矢印D1は、シリコン基板100の主面に平行な面内X-Y面内における、第1のイオン注入の第1方向を示している。第1方向は、実質的にX側φ=0°から-Xφ=180°側へ向かう方向である。ここで、図3e1に示す位置に第1の不純物領域121が形成される。また、図3e2および図7bの<2>に示した矢印D2は、シリコン基板100の主面に平行な面内X-Y面内における、第1のイオン注入の第2方向を示している。第2方向は、実質的に-Yφ=270°側からYφ=90°側へ向かう方向である。図3e2に示すように、更に、第1の不純物領域121が形成される。図3e3および図7bの<3>に示した矢印D3は、シリコン基板100の主面に平行な面内X-Y面内における、第1のイオン注入の第3方向を示している。第3方向は、実質的に-Xφ=180°側からXφ=0°側へ向かう方向であり、第1方向とは逆の方向である。図3e3に示すように、更に、第1の不純物領域121が形成される。そして、図3e4および図7bの<4>に示した矢印D4は、シリコン基板100の主面に平行な面内X-Y面内における、第1のイオン注入の第4方向を示している。第4方向は、実質的にYφ=90°側から-Yφ=270°側へ向かう方向であり、第2方向とは逆の方向である。これらの4方向からのイオン注入によって、囲むように設けられた第1の不純物領域121が形成される。つまり、各方向からのイオン注入で形成される第1の不純物領域は、互いに接続し、連続した第1の不純物領域121を形成する。図3e1~図3e4に示す工程、すなわち第1~4方向での各イオン注入を行う順序は特に限定されない。また、各方向での第1のイオン注入の条件注入角θ等は、それぞれ同様の条件を用いることができる。なお、図6bにおいては、第1の不純物領域121の形成に寄与するイオンの軌跡のみを実線の矢印D1~D4で示している。そして、第1の不純物領域121の形成に寄与しないイオンの軌跡図3e1~e4、図7aにおける破線の矢印の記載を省略している。このように、バーズビーク部310の延在方向に垂直な複数の方向からそれぞれ、斜めイオン注入を行うことにより、好適に第1の不純物領域121を形成することができる。なお、ここでは、第1の素子活性部1110に概ね対応した部分の近傍に第1の不純物領域121を形成する工程を説明したが、本工程で、第2の素子活性部1110に概ね対応した部分の近傍にも第1の不純物領域121を同時に形成することができる。ただし、第1の不純物領域121をすべての素子活性部に対応して形成する必要はない。第1の不純物領域121が不要な素子活性部に対応する部分には、マスクを適宜配置して、バーズビーク部310の下に第1の不純物領域121が形成されないようにすることができる。工程f:本工程を、図4fを用いて説明する。窒化シリコン膜200を除去し、ポリシコン層を除去する。窒化シリコン膜200はH3PO4リン酸を用いたウェットエッチングで除去することができる。ポリシコン層はドライエッチングやウェットエッチングで除去することができる。そして、第1部分110の上に残った酸化シリコン層410を除去して第1部分110の表面を露出させる。酸化シリコン層410はHFフッ酸を用いたウェットエッチングで除去することができる。なお、酸化シリコン層410のウェットエッチングでは、酸化シリコン膜300の表面の一部もわずかにエッチングされるが、酸化シリコン膜300が完全に除去されないように、エッチング時間を調整する。工程g:本工程を、図4gを用いて説明する。第1部分110の表面を酸化して、酸化シリコンからなる薄いバッファ膜430を形成し、さらにバッファ膜430の上に、感光性樹脂からなる第1のレジスト膜210を形成する。なお、バッファ膜430の形成方法は、ドライ酸化でもよいしウェット酸化でもよい。このレジスト膜は、第1部分110を覆い、第2部分120を覆わないようにフォトリソグラフィ法によりパターングされている。第1のレジスト膜210をマスクとして第2部分120の上方から第2部分120へイオン注入第2のイオン注入を行う。これによって、第2の不純物領域122を形成する。第2のイオン注入におけるドーズ量は、1×1012以上1×1014以下ions/cm2であると好ましい。また、第2の不純物領域122は、第1の不純物濃度よりもシリコン基板100の深い位置に存在するように形成される。第2のイオン注入の注入角は、15°以下とすることが好ましく、0°とすることがより好ましい。工程h:本工程を、図5hを用いて説明する。第1のレジスト膜210を除去した後に、シリコン基板100の上に、感光性樹脂からなる第2のレジスト膜220を形成する。第2のレジスト膜220は、第2部分120を覆い、第1部分110を覆わないようにフォトリソグラフィ法によりパターングされている。第2のレジスト膜220をマスクとして第1部分110の上方から第1部分110へイオン注入第3のイオン注入を行う。これによって、第1導電型のウェル領域112を形成する。ウェル領域112の不純物濃度は、第1の不純物領域121及び第2の不純物領域122の不純物濃度よりも低くなるように行われる。工程i:本工程を、図5iを用いて説明する。第2のレジスト膜220とバッファ膜430を除去して、第1部分110を露出させる。工程j:本工程を、図5jを用いて説明する。熱酸化などのドライ酸化、あるいはISSGInSituSteamGenerationなどのウェット酸化により、第1部分110の上に酸化シリコンからなるゲート絶縁膜602を形成する。さらに、第1部分110の上のゲート絶縁膜602の上に、ポリシリコン膜501を形成する。なお、ポリシリコン膜501は第2部分120の上の酸化シリコン膜300の上にも形成される。工程k:本工程を、図5kを用いて説明する。ポリシリコン膜501の上にフォトレジスト不図示を塗布して、フォトリソグラフィ技術露光現像を用いて、フォトレジストをパターニングする。パターニングされたフォトレジストをマスクとし、エッチング技術を用いてポリシリコン膜501をパターニングする。ポリシリコン膜501は転送ゲート600の形状に応じた形状にパターニングされ転送ゲート600のゲート電極601が形成される。なお、図示はしないが、本工程において、第2の半導体素子群2111のゲート611、621、631も同時に形成することができる。工程l:本工程を、図6lを用いて説明する。シリコン基板100の上に、感光性樹脂からなる第3のレジスト膜230を形成する。この第3のレジスト膜230は、第1部分110の端部と第2部分120とを含む第3部分130及び、第1部分110の一部である第5部分150を覆う。そして、第3のレジスト膜230は、第1部分110の大部分である第4部分140を覆わないようにフォトリソグラフィ法によりパターングされている。第3部分130は第1部分110の端部を含み、第3部分130の端部は第1部分110の端部に相当する。つまり、第3部分130は、第2部分120を含み、第2部分120から第1部分110に向かって拡張されている。このような第3のレジスト膜230をマスクとして第4部分140の上方から第4部分140へイオン注入第4のイオン注入を行う。これによって、第2導電型の蓄積領域113を形成する。第3のレジスト膜230が第3部分130の端部を覆うことによって、蓄積領域113は、ウェル領域112を介して、第2の不純物領域122から離れて形成される。工程m:本工程を、図6mを用いて説明する。引き続き第3のレジスト膜230をマスクとして、第4部分140の上方から第4部分140へイオン注入第5のイオン注入を行う。これにより第1導電型の表面領域114が形成される。以上のようにして、第1半導体素子群の光電変換素子111として、埋め込み型フォトダイオードが形成される。この時、第5のイオン注入はゲート電極601の上方から第4部分140へイオン注入する斜めイオン注入でもよい。工程n:本工程を、図6nを用いて説明する。第3のレジスト膜230を除去して、シリコン基板100の上に感光性樹脂からなる第4のレジスト膜240を形成する。この第4のレジスト膜240は、第3部分130と第4部分140を覆い、第5部分150を覆わないようにフォトリソグラフィ法によりパターングされている。第5部分150の上方から第5部分150へイオン注入第6のイオン注入を行う。これによって、第1の半導体素子群1111の容量素子として、第1導電型の浮遊拡散領域115が形成される。なお、図示はしないが、本工程において、第2の半導体素子群2111の主電極116をなす不純物領域も同時に形成することができる。工程o:本工程を、図6oを用いて説明する。第4のレジスト膜240を除去し、シリコン基板100の上に複合部材700を形成する。複合部材700は、層間絶縁層や配線層、さらに層間絶縁層の上に配置されるカラーフィルタやマイクロレンズ等が必要に応じて含まれる。以上、CMOSイメージセンサーの製造方法を例にして説明してきたが、上記の記載に限定されることなく、適宜変更が可能である。上記した例では、第2導電型のシリコン基板100を用いて、第1導電型の第1の不純物領域121、第1導電型の第2の不純物領域122、第1導電型のウェル領域112を形成した形態を説明した。しかしながら、第1導電型のシリコン板100を用いて、当該シリコン基板100を第1導電型のウェル領域112として用い、シリコン基板100に第2導電型の蓄積領域113を形成してもよい。その場合にも、第1の不純物領域121と第2の不純物領域122とは第1導電型であればよく、第1の不純物領域121および第2の不純物領域122の不純物濃度を、シリコン基板100ウェル領域の不純物濃度よりも高くすることが好ましい。工程hのウェル領域112の形成を、窒化シリコン膜200を形成する前に行ってもよい。上記した工程eでは、シリコン基板100の主面1000に平行な面内X-Y面内における第1のイオン注入の方向を、図7bに示すようにそれぞれがバーズビーク部310の延在方向X、Y方向に垂直な第1~4方向とした例を説明した。しかしながら、バーズビーク部310に非垂直な方向からイオン注入を行ってもよい。例えば、φ=45°からφ=225°への方向と、φ=225°からφ=45°への方向と、φ=135°からφ=315°への方向と、φ=315°からφ=135°への方向の4方向からイオン注入を行ってもよい。この場合、X方向成分とY方向成分が重複するため、一回のイオン注入のドーズ量が半分程度とすることが可能となる。そのため、前者の4方向に比べて、第1のイオン注入に要する時間を短縮することができるであろう。また、例えば、φ=45°からφ=225°への方向と、その逆方向であるφ=225°からφ=45°への方向の2方向からイオン注入を行っても、第1の不純物領域121が素子活性部を囲むように形成することができる。イオン注入の方向は2方向、4方向に限らず、8方向や16方向など、さらに多くてもよい。例えばイオン注入をしながらシリコン基板100を主面1000の面内方向で回転させるなどして、シリコン基板100の主面1000に平行な面内X-Y面内における第1のイオン注入の方向を連続的に変化させてもよい。なお、第1の不純物領域121は必要な箇所に形成すればよいものであって、必ずしも素子活性部を囲まなくてもよい。そのため、第1の不純物領域121が必要な箇所が、第1のイオン注入を1方向からのみ行ってもよい。また、例えばシリコン基板100をX-Y面において連続的に傾けるなどして、第1のイオン注入の注入角θを、例えばβ≦θ≦α範囲内で、連続的に変化させてもよい。工程eと工程gを異なるマスク窒化シリコン膜200と第1のレジスト膜210を用いてイオン注入をする例を示したが、工程fを省略して、工程gの第2のイオン注入を窒化シリコン膜200をマスクとして行ってもよい。さらに、例えばシリコン基板100をX-Y面において連続的に傾けるなどして角度θを変化させ、第1のイオン注入と第2のイオン注入を連続的に行ってもよい。また、第1のイオン注入と第2のイオン注入の順序を入れ替えてもよい。工程f以降についても、各工程の順序を適宜入れ替えたり、1つ以上の工程を省略したり、各工程を改変したりしてもよい。例えば、工程gで形成するバッファ膜430をゲート絶縁膜として用いてもよい。工程hで形成する第2のレジスト膜220を省略して第2部分120に対しても第3のイオン注入を行ってもよい。このようにすることによって、工程iを省略することができる。また、第1~第6のイオン注入を行った後で、転送ゲート600のゲート絶縁膜及び/又はゲート電極を形成してもよい。ただし、素子活性部に形成する第1の半導体素子群1111や第2の半導体素子群2111を構成する半導体素子を、素子分離部3120の少なくとも第1の不純物領域121を形成した後に形成することが望ましい。なお、第2~6のイオン注入においても、必要に応じて斜めイオン注入を行ってもよい。また、第1~6のイオン注入、特に、第2のイオン注入と第3のイオン注入においては、注入エネルギーとドーズ量の少なくとも一方を異ならせた複数回のイオン注入を行ってもよい。このようにすることにより、各イオン注入で形成される不純物領域の不純物濃度分布を調整し、半導体装置の性能を向上することができる。第1~第4のレジスト膜を、フォトリソグラフィ法でパターニングされた感光性樹脂フォトレジストとしたが、これに限定されることはない。例えば、第1~第4のレジスト膜として、無機材料からなる膜をフォトリソグラフィ法及びエッチング法を用いてパターニングした、ハードマスクを用いてもよい。以上、撮像装置の例を説明してきたが、光電変換素子111を有する半導体装置光電変換装置としては、AEAutoExposureセンサーのような測光装置やAFAutoFocusセンサーのような測距装置も挙げられる。また半導体装置としては、MPU等の演算装置やフラッシュメモリやDRAMのような記憶装置が挙げられる。半導体装置の中でも撮像装置は、とりわけ、ノイズが撮影画像の品質に大きく影響するため、ノイズの低減が強く求められる。そのため、撮像装置の製造方法に本発明を用いると効果的である。