"多値数の異なる複数の変調方式に対応可能なディジタル変調器であって、変調方式を表わすコードと、シンボルデータとを含む固定長の信号を出力するプロセッサと、前記固定長の信号に含まれる変調方式を表わすコードに基づいて、前記固定長の信号に含まれるシンボルデータから直交する同相と直交位相とからなるシンボルマッピングデータを生成するマッピング部と、前記同相および直交位相のシンボルマッピングデータを帯域制限して、搬送波信号との乗算を時分割多重的に行なうディジタルフィルタと、前記ディジタルフィルタの出力をアナログの変調信号に変換する変換部とを備えた、ディジタル変調器。前記プロセッサと前記マッピング部とを接続する8ビットバスをさらに備え、前記固定長の信号は、8ビットのパラレル信号であり、前記プロセッサは、前記8ビットバスを通じて前記パラレル信号を前記マッピング部に送信する、請求項1記載のディジタル変調器。前記変調方式を表わすコードは2ビットからなり、前記シンボルデータは6ビットからなる、請求項2記載のディジタル変調器。前記変調方式がBPSK、QPSK、8PSKの場合に、前記変調方式を表わすコードは第1のビットパターンで表わされ、前記変調方式が16QAM変調方式の場合に、前記変調方式を表わすコードは第2のビットパターンで表わされ、前記変調方式が32QAM変調方式の場合に、前記変調方式を表わすコードは第3のビットパターンで表わされ、前記変調方式が64QAM変調方式の場合に、前記変調方式を表わすコードは第4のビットパターンで表わされる、請求項3記載のディジタル変調器。前記変調方式がBPSK、QPSK、8PSKの場合に、前記6ビットのシンボルデータのうち有効な3ビットでそれぞれ、2個、4個、8個の信号点が表わされ、前記変調方式が16QAM変調方式の場合に、前記6ビットのシンボルデータのうち有効な4ビットで16個の信号点が表わされ、、前記変調方式が32QAM変調方式の場合に、前記6ビットのシンボルデータのうち有効な5ビットで32個の信号点が表わされ、前記変調方式が64QAM変調方式の場合に、前記6ビットのシンボルデータのうち全ビットで64個の信号点が表わされる、請求項4記載のディジタル変調器。ところが、最近の移動体通信システムでは、データ通信のように、従来の音声通信に比べて高速かつ大容量のデータ伝送が要求されることから、上記のQPSK変調方式に比べてより多値数の多い変調方式が開発されている。このような多値変調方式の一例として、たとえば、16QAMQuadratureAmplitudeModulation変調方式が知られている。図17は、IQ平面座標上の16QAM変調方式によるシンボル点の配置を示す図である。図17を参照して、16QAM変調方式は、周知のように、IQ座標平面上で各象限ごとに4個格子形に配置された、座標平面全体で合計16個の信号点のいずれかにベースバンド信号のシンボル点が対応している。このため、図17に示すように、16個の信号点のいずれかを示す4ビットのデータを一度に送信することができる。一方、PHSのような移動体通信システムの変調方式として、この16QAM変調方式のような多値数の多い変調方式を採用しようとすると、シンボル点同士の間隔が短くシンボル点が密集しているため、伝搬路の通信環境が不良であれば、シンボル点を誤って認識する可能性があり、QPSK変調方式に比べて通信速度が速い一方で、受信エラーが生じやすいといった問題が起こりうる。変調方式には、上記のQPSK変調方式,16QAM変調方式以外に、BPSKBinaryPhaseShiftKeying変調方式、8PSK変調方式、32QAM変調方式、64QAM変調方式が存在する。一例として、BPSK変調方式について説明する。図18は、IQ座標平面上のBPSK変調方式によるシンボル点の配置を示す図である。図18を参照して、BPSK変調方式は、周知のように、送信データ0,1に対応して、搬送波の位相を0,πに変化させる2値伝送方式である。BPSK変調方式は、周波数利用効率が上記の2つの変調方式に比べて劣る反面、雑音に強いことから、伝搬路の通信環境が不良な場合においても、受信エラーを起こすことなく通信できるという利点を有する。そこで、伝搬路の状態、すなわち通信品質に応じて、BPSK,QPSKのような多値数の少ない変調方式と、16QAMのような多値数の多い変調方式を適応的に切替えて通信を行なうことにより、通信速度を少しでも向上させる適応変調の考えが従来から提案されている。このため、適応変調の実行にあたっては、上記のディジタル変調器において、変調方式の切替えに確実に対応できる構成を備えることが求められる。しかしながら、現状では、適応変調に対応しうるディジタル変調器については、必ずしも具現化されるには至っていない。一方、適応変調を具現化することによって、ディジタル変調器の回路規模が増大かつ複雑化してしまうこと、および製造コストが著しく増大してしまうことは、好ましくない。それゆえ、本発明の目的は、適応変調を簡易な回路構成にて実現できるディジタル変調器を提供することである。上記課題を解決するために、本発明は、多値数の異なる複数の変調方式に対応可能なディジタル変調器であって、変調方式を表わすコードと、シンボルデータとを含む固定長の信号を出力するプロセッサと、固定長の信号に含まれる変調方式を表わすコードに基づいて、固定長の信号に含まれるシンボルデータから直交する同相と直交位相とからなるシンボルマッピングデータを生成するマッピング部と、同相および直交位相のシンボルマッピングデータを帯域制限して、搬送波信号との乗算を時分割多重的に行なうディジタルフィルタと、ディジタルフィルタの出力をアナログの変調信号に変換する変換部とを備える。本発明によれば、適応変調を簡易な回路構成にて実現できる。以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。図1は、本実施の形態の原理を説明するための送受信タイミングを示す図である。なお、本実施の形態では、アクセス方式として、PHSで汎用されている無線チャネルを時間で分離する時分割多重接続TimeDivisionMultipleAccess:TDMA方式を採用する。図1を参照して、4チャネル多重TDMA/TDDTimeDivisionMultipleAccessTimeDivisionDuplex方式の送受信タイミングは、1フレームに8つの送受信スロットが設定されている。CSから見て、前半4スロットTX1~TX4は、PSへの送信用であり、後半4スロットRX1~RX4はPSからの受信用である。この構成において、1つの送信用スロットTXと1つの受信用のスロットRXとを1組として、3組のスロットが3ユーザに対する通話チャネルに、残りの1組のスロットが制御チャネルにそれぞれ割当てられている。なお、1スロットの長さは、625μsecで120シンボル240ビットであり、1フレームの長さは、5msecで、8スロットである。QPSK変調方式では、1シンボルは2ビットに相当する。図2は、図1のCSと各スロットに接続されるユーザのPSとの間で伝送される通話スロットTXの信号フォーマットを模式的に示す図である。なお、図2の信号フォーマットは、CSと各PSとの間の通話チャネルの通信に用いられる通話用スロットの構成である。図2を参照して、通話スロットは、Rバースト過渡応答時間と、SSスタートシンボルと、PRプリアンブルと、UW同期ワードと、CIチャネル識別と、Iデータと、CRC冗長巡回検査とから構成される。詳細には、Rバースト過渡応答時間は、バースト送信信号の立上りと立下りとの過渡状態を滑らかにするための時間であり、4ビット2シンボルの時間を設けている。SSスタートシンボルは、バースト情報の開始を示すための信号であり、10の信号が規定されている。PRプリアンブルは、受信信号からクロックを再生し、CSとPSとの間のビット同期を確立するための信号である。UWユニークワードは、バースト信号のワード同期を確立するための信号であり、制御用スロットと通話用スロットとで異なるパターンが規定されている。CIチャネル識別は、該当スロットの使用状況を識別するための信号である。CRC冗長巡回検査は、ITU-T準拠の多項式により伝送品質を確認している。Gガード時間は、同一基地局と通信する各PSの同期制御、およびCSからの距離が異なることにより各PSからの信号到達時間が異なることなどにより、CSにおいてPSからのバースト信号が衝突しないようにするために16ビット8シンボルの時間を設けている。PHSでは、一般にCSがPSから時分割多重で信号を受信した場合、受信信号のうち、最初の不要成分を除いて絶対時間軸上のどの位置から信号の情報部分が始まるかPHSではSSスタートシンボルを特定しなければ、CSは受信信号をデータに復調することができない。このように情報の開始位置を特定することPHSではSSの時間位置を特定することを一般に同期位置の検出と称する。図3は、本実施の形態に従うディジタル変調器の構成を示すブロック図である。以下の実施の形態においては、適応変調の一例として、BPSK変調方式、QPSK変調方式、8PSK変調方式、16QAM変調方式、32QAM変調方式、64QAM変調方式の間での適応変調を実現するためのディジタル変調器の構成について提案する。図3を参照して、ディジタル変調器は、CPU中央演算処理装置10と、タイミング信号発生回路20と、マッピング回路40と、ディジタルフィルタ50と、ディジタル/アナログ変換器D/A80と、ローパスフィルタLPF90とを備える。CPU10は、ディジタル変調器全体の変調処理を制御するためのプロセッサである。CPU10は、バースト送信時において、1スロットごとに、BPSK,QPSK、8PSK、16QAM、32QAM、64QAMのいずれの変調方式で送信するかを判断し、図4に示すような8ビットのパラレル信号を8ビットバス15を通じて、マッピング回路40に送信する。この8ビットのパラレル信号は、第0ビット~第7ビットで構成される。第0ビット~第5ビットの6ビットでシンボルデータを表わし、第6、第7ビットの2ビットで変調方式を表わす変調方式コードを表わす。図5は、変調方式コードを説明するための図である。変調方式コードの上位ビット、下位ビットが0,0の場合は、変調方式が8PSK、BPSK、QPSKのいずれかであることを表わす。変調方式コードの上位ビット、下位ビットが0,1の場合は、変調方式が16QAMであることを表わす。変調方式コードの上位ビット、下位ビットが1,0の場合は、変調方式が32QAMであることを表わす。変調方式コードの上位ビット、下位ビットが1,1の場合は、変調方式が64QAMであることを表わす。パラレル信号に含まれる6ビットのシンボルデータは、変調方式ごとに有効ビットが異なる。図6は、変調方式コードごとの有効ビットを説明するための図である。変調方式コードが0,0の場合には、第0~第2ビットb2,b1,b0が有効ビットであり、第3~第5ビットb5,b4,b3はダミービットである。変調方式コードが0,1の場合には、第0~第3ビットb3,b2,b1,b0が有効ビットであり、第4~第5ビットb5,b4はダミービットである。変調方式コードが1,0の場合には、第0~第4ビットb4,b3,b2,b1,b0が有効ビットであり、第5ビットb5はダミービットである。変調方式コードが1,1の場合には、第0~第5ビットb5,b4,b3,b2,b1,b0が有効ビットである。図7は、IQ平面座標上の8PSK変調方式、BPSK変調方式、QPSK変調方式によるシンボル点の配置を示す図である。図7に示すように、8PSK変調方式では、8個の信号点が000~111の4ビットで表わされる。BPSKの変調方式では、8個の信号点のうち、010、110で表わされる2個の信号点が用いられる。QPSK変調方式では、8個の信号点のうち、000、010、100、110で表わされる4個の信号点が用いられる。図8は、IQ平面座標上の16QAM変調方式によるシンボル点の配置を示す図である。図8に示すように、16QAM変調方式では、16個の信号点が0000~1111の4ビットで表わされる。図9は、IQ平面座標上の32QAM変調方式によるシンボル点の配置を示す図である。図9に示すように、32QAM変調方式では、32個の信号点が00000~11111の5ビットで表わされる。図10は、IQ平面座標上の64QAM変調方式によるシンボル点の配置を示す図である。図10に示すように、64QAM変調方式では、64個の信号点が000000~111111の6ビットで表わされる。タイミング信号発生回路20は、シンボル速度よりも高速の入力クロックCLKによって駆動され、ディジタルフィルタ50に与える時間情報A0~A3およびI/Q切換信号I/Qとを発生する。タイミング信号発生回路20は、図示は省略するが、縦続接続された5段のフリップフロップを含み、32進アップカウンタを構成する。シンボル速度よりも高い周波数を有するクロックCLKが1段目のフリップフロップに入力されると、入力クロックCLK2の周波数が1/2に分周された出力パルスとして、I/Q切換信号I/Qが出力される。このI/Q切換信号I/Qが2段目のフリップフロップに入力されると、さらに1/2に分周された出力パルスA0が出力される。3段目、4段目および5段目のフリップフロップにおいても同様に、1段ごとに1/2ずつ分周された出力パルスA1,A2,A3が出力される。出力パルスA0~A3は、図3に示すディジタルフィルタ50に与えられる時間情報となる。また、I/Q切換信号I/Qは、後述するように、ディジタルフィルタ50をI相のデータとQ相のデータとの間で時分割多重利用するために用いられる。マッピング回路40は、CPU10から8ビットのパラレル信号を受けて、パラレル信号に含まれる2ビットの変調方式コードに基づいて、変調方式を指定するための2ビットのモード選択信号MODSEL0,MODSEL1を出力する。モード選択信号[MODSEL1,MODSEL0]は、8PSK変調方式、BPSK変調方式、QPSK変調方式を選択するときには[0,0]を示し、16AQM変調方式を選択するときには[0,1]を示し、32QAM変調方式を選択するときには[1,0]を示し、64QAM変調方式を選択するときには[1,1]を示す。マッピング回路40は、さらに、8ビットのパラレル信号に含まれる6ビットのシンボルデータの有効ビットに基づいて、6ビットのシンボルマッピングデータI2,I1,I0,Q2,Q1,Q0を発生する。図11は、8PSK変調方式、BPSK変調方式、QPSK変調方式におけるシンボルデータの有効ビットと、シンボルマッピングデータI2,I1,I0,Q2,Q1,Q0との対応を表わす図である。図11に示すように、3ビットの有効ビットが、6ビットのシンボルマッピングデータI2,I1,I0,Q2,Q1,Q0に対応する。図12は、16QAM変調方式におけるシンボルデータの有効ビットと、シンボルマッピングデータI2,I1,I0,Q2,Q1,Q0との対応を表わす図である。図12に示すように、4ビットの有効ビットが、6ビットのシンボルマッピングデータI2,I1,I0,Q2,Q1,Q0に対応する。図13は、32QAM変調方式におけるシンボルデータの有効ビットと、シンボルマッピングデータI2,I1,I0,Q2,Q1,Q0との対応を表わす図である。図13に示すように、5ビットの有効ビットが、6ビットのシンボルマッピングデータI2,I1,I0,Q2,Q1,Q0に対応する。図14は、64QAM変調方式におけるシンボルデータの有効ビットと、シンボルマッピングデータI2,I1,I0,Q2,Q1,Q0との対応を表わす図である。図14に示すように、6ビットの有効ビットが、6ビットのシンボルマッピングデータI2,I1,I0,Q2,Q1,Q0に対応する。図15は、図3に示すディジタルフィルタ50の構成を示す回路図である。図15のディジタルフィルタ50は、基本的に、シンボルタップROMReadOnlyMemory分割法を用いる。シンボルタップROM分割法とは、ディジタルフィルタ50を複数のROMで構成し、ナイキストフィルタで帯域制限したベースバンド信号と搬送波信号との乗算結果を各シンボル間ごとに対応するROMにそれぞれ蓄積しておき、それぞれのROMの出力を加算する方法である。本実施の形態では、中心シンボル区間を挟んで、前後にそれぞれ4シンボル区間ずつ、すなわち合計9シンボル区間に対応するデータが蓄積され、ナイキストフィルタを通過したベースバンド信号と搬送波信号とを乗算して得られるデータが出力されるものとする。図15を参照して、ディジタルフィルタ50は、シンボルマッピングデータ蓄積回路51と、シンボル区間ごとに配される9個のROM50A~50Iと、各ROM50A~50Iの出力に対応して配される9個のマスク回路50J~50Rと、マスク回路50J~50Rの出力の総和を出力する加算器52と、マスク回路50J~50Rの出力を制御するためのマスク制御回路53とを備える。シンボルマッピングデータ蓄積回路51は、マッピング回路40において生成されたシンボルマッピングデータI2,I1,I0,Q2,Q1,Q0が入力されると、シンボル周期のクロックCLKのタイミングで、9シンボル区間分のデータを蓄積する。I相のシンボルマッピングデータI2,I0,I1とQ相のシンボルマッピングデータQ2,Q0,Q1とは、I/Q切換信号I/Qに応答して交互に出力される。このような構成とすることにより、1個のディジタルフィルタを時分割多重的に利用することができることから、I相およびQ相のそれぞれにディジタルフィルタを設ける必要がなく、回路構成を簡略化することができる。一般に、ディジタル無線通信においては、電波の有効利用の観点から、ディジタルフィルタを用いて、ディジタルデータの狭帯域化が図られており、この狭帯域化を実現するディジタルフィルタとして、符号間干渉のない伝送特性ナイキスト特性を有する周知のナイキストフィルタが用いられる。ナイキストフィルタの基本的な処理は次のとおりである。すなわち、インパルス入力に対する所望のインパルス応答波形のサンプリング点ごとのタップ係数を保持し、入力ディジタルデータを所定のタップ数のシフトレジスタに順次保持させながら、それぞれのタップ出力と対応するタップ係数との乗算を行なって、その総和をとることにより、フィルタ出力が得られる。本実施の形態において採用されるシンボルタップROM分割法では、サンプリング点ごとに、タップ出力と対応するタップ係数とを乗算して得られる帯域制限されたベースバンド信号と搬送波信号とを乗算してフィルタ出力データを求め、そのフィルタ出力データをタップ出力ごとに配された複数のROMに予め格納しておく。フィルタ出力は、入力ディジタルデータをアドレスとして、ROMごとに乗算結果を読出し、これらを加算することによって求めることができる。なお、各ROMに格納される乗算結果のデータ長は、ロールオフファクタα=0.5のナイキストフィルタのインパルス応答波形の各シンボル区間ごとのダイナミックレンジによって、ROMごとに異なる。本実施の形態では、単一のディジタルフィルタで複数の変調方式の間での適応変調に対応すべく、各ROMの第1の領域には、BPSK、QPSK、8PSK変調方式における乗算結果が格納され、第2の領域には16QAM変調方式における乗算結果が格納され、第3の領域には32QAM変調方式における乗算結果が格納され、第4の領域には64QAM変調方式における乗算結果が格納される。モード選択信号[MODSEL1,MODSEL0]によって選択された領域からデータ乗算結果が出力される。すなわち、モード選択信号[MODSEL1,MODSEL0]が[0,0]の場合には、第1の領域からデータが出力される。モード選択信号[MODSEL1,MODSEL0]が[0,1]の場合には、第2の領域からデータが出力される。モード選択信号[MODSEL1,MODSEL0]が[1,0]の場合には、第3の領域からデータが出力される。モード選択信号[MODSEL1,MODSEL0]が[1,1]の場合には、第4の領域からデータが出力される。なお、このモード選択信号[MODSEL1,MODSEL0]は、マッピング回路40から出力されて、図示しないレジスタに格納されるものとしてもよい。ROM50AおよびROM50Iのそれぞれからは、3ビットのデータ長のシンボルデータD0~D2が出力される。同様に、ROM50BおよびROM50Hのそれぞれからは、4ビットのデータ長のシンボルデータD0~D3が出力される。さらに、ROM50CおよびROM50Gのそれぞれからは、6ビットのデータ長のシンボルデータD0~D5が出力される。さらに、ROM50DおよびROM50Fのそれぞれからは、9ビットのデータ長のシンボルデータD0~D8が出力される。最後に、ROM50Eからは、10ビットのデータ長のシンボルデータD0~D9が出力される。これらのフィルタ出力データは、加算器52において加算され、10ビットのディジタル信号DA0~DA9に変換される。このディジタル信号DA0~DA9は、図1に示すように、ディジタル/アナログ変換器80によってアナログ信号に変換された後、LPF90によって標本化ノイズが除去されて、変調信号Stとして出力される。ROM50A~50Iと加算器52との間には、各ROMの出力に対応して9個のマスク回路50J~50Rが配される。マスク回路50J~50Rは、バースト送信時にROMの出力を一時的にマスクしてスプリアスの発生を防止するための部位である。バースト送信では、断続的に送信が行なわれることから、送信信号の急峻な立上りおよび立下りによってスプリアスが大きくなり、送信信号の周波数帯域が広がってしまうという問題がある。このため、変調信号の送信の前後に一定のランプ期間を設け、このランプ期間において、送信信号のレベルが滑らかに立上り、また立下がるようにする方法が知られている。この処理は、一般にランプ処理と称される。マスク回路50J~50Rは、ランプ期間において、送信信号を一時的にマスクし、送信信号の増幅率を滑らかに増大または減少するために用いられる。マスク制御回路53は、マスク回路50J~50Rに対する制御信号を発生する。マスク回路50J~50Rは、マスク制御回路53から制御信号を受けると、その論理に応じてデータ出力が制御される。バースト送信の立上り時には、ROM50A,50Bの出力データは、マスク回路50J,50Kにおいて、該2シンボル周期の間はマスクされ、その後順次出力されることとなる。また、バースト送信の立下り時には、ROM50Q,50Rの出力データは、以降のシンボル周期においてマスクされることとなる。このように、バースト送信の立上りと立下りとにおいて、ROM50A~50Iの出力データを順次マスクすることにより、出力データ信号の立上りおよび立下りを滑らかにすることができ、送信スプリアスの発生を抑えることができる。また、以上のマスク処理は、マスク制御回路53の制御信号によって行なわれることから、立上りおよび立下りの波形を記憶するための新たなROMの追加を必要とせず、ROM容量の増大を回避することができる。以上のように、本実施の形態によれば、従来のディジタル変調器にわずかな変更を施すことのみによって、通信品質に応じて変調方式を切替える適応変調を簡易に実現することができる。さらに、適応変調に伴なうディジタル変調器の回路規模の増大および複雑化が抑えられることから、製造コストの上昇を回避することができる。本実施の形態では、1種類のクロックCLKによって、6種類の変調方式で送信することが可能となるので、6種類のクロックCLKを用いる場合と比べて、回路の構成が簡易となるとともに、通信の途中でクロック速度が変化しないので、通信が不安定になることもない。また、BPSK、QPSK、8PSKの変調方式の信号点を1つのマッピング座標系で表わすことによって、別個のマッピングの座標系で表わす場合と比べて、回路の構成を簡易にすることができる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"