ゲート配線と、前記ゲート配線と交差するソース配線と、コンタクト部および前記コンタクト部から延びた主画素電極を備えた画素電極と、前記ソース配線の下に配置され前記ゲート配線と交差し前記ソース配線の下から屈曲して前記コンタクト部の下へ延びた半導体層と、を備えた第1基板と、前記アレイ基板と対向して配置され、前記主画素電極を挟んだ両側で前記主画素電極と略平行に延びた主共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備え、前記半導体層は、前記ゲート配線と交差する位置の一方側で前記ソース配線と電気的に接続するとともに、前記ゲート配線と交差する位置の他方側で前記コンタクト部と電気的に接続している、液晶表示装置。前記ゲート配線と同層において前記ゲート配線と略平行に延びて前記ソース配線と交差した補助容量線をさらに備え、前記コンタクト部は前記補助容量線の上に配置され、前記補助容量線は前記コンタクト部の下に設けられた切り欠きを備え、前記半導体層は前記補助容量線と前記ソース配線とが交差する位置で屈曲し前記コンタクト部の下へ延びるとともに、前記切り欠きにおいて前記コンタクト部と電気的に接続されている請求項1記載の液晶表示装置。前記コンタクト部は前記ゲート配線の近傍に配置され、前記主画素電極は、前記コンタクト部から前記ゲート配線から離れるように延びて配置されている請求項1又は請求項2記載の液晶表示装置。前記ゲート配線と略平行に延びた第2ゲート配線をさらに備え、前記コンタクト部は、前記ゲート配線および前記第2ゲート配線から略等しい距離を置いて配置され、前記主画素電極は、前記コンタクト部から前記ゲート配線側および前記第2ゲート配線側へ延びている請求項1又は請求項2記載の液晶表示装置。前記ゲート配線は、前記半導体層と交差する位置において、前記半導体層が延びる方向における幅が他の部分よりも大きい請求項1乃至請求項4のいずれか1項記載の液晶表示装置。前記ゲート配線は前記半導体層と複数の位置で交差するように分岐している請求項1乃至請求項4のいずれか1項記載の液晶表示装置。前記画素電極と前記共通電極との間に電界が形成されていない状態で、前記液晶層の液晶分子の初期配向方向は、前記主画素電極が延びる方向に対して0°乃至20°の範囲内の方向と略平行である請求項1乃至請求項6のいずれか1項記載の液晶表示装置。前記液晶分子は、前記画素電極と前記共通電極との間に電界が形成されていない状態で、前記第1基板と前記第2基板との間においてスプレイ配向またはホモジニアス配向している請求項1乃至7のいずれか1項記載の液晶表示装置。前記第1基板は、さらに、前記画素電極を覆う第1配向膜を備え、前記第2基板は、さらに、前記共通電極を覆う第2配向膜を備え、前記第1配向膜では第1配向処理方向に前記液晶分子が初期配向し、前記第2配向膜では第2配向処理方向に前記液晶分子が初期配向し、前記第1配向処理方向と前記第2配向処理方向は互いに平行で且つ同じ向きである請求項1乃至8のいずれか1項記載の液晶表示装置。さらに、前記第1基板の外面に配置された第1偏光板及び第2基板の外面に配置された第2偏光板を備え、前記第1偏光板の第1偏光軸と前記第2偏光板の第2偏光軸とが直交し、前記第1偏光板の第1偏光軸が前記液晶層の液晶分子の初期配向方向と直交する或いは平行である請求項1乃至9のいずれか1項記載の液晶表示装置。本実施形態の目的は、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。本実施形態によれば、ゲート配線と、前記ゲート配線と交差するソース配線と、コンタクト部および前記コンタクト部から延びた主画素電極を備えた画素電極と、前記ソース配線の下に配置され前記ゲート配線と交差し前記ソース配線の下から屈曲して前記コンタクト部の下へ延びた半導体層と、を備えた第1基板と、前記アレイ基板と対向して配置され、前記主画素電極を挟んだ両側で前記主画素電極と略平行に延びた主共通電極を備えた第2基板と、前記第1基板と前記第2基板との間に保持された液晶分子を含む液晶層と、を備え、前記半導体層は、前記ゲート配線と交差する位置の一方側で前記ソース配線と電気的に接続するとともに、前記ゲート配線と交差する位置の他方側で前記コンタクト部と電気的に接続している、液晶表示装置が提供される。以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。図1は、第1実施形態の液晶表示装置の構成及び等価回路を概略的に示す図である。すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルLPNを備えている。液晶表示パネルLPNは、第1基板であるアレイ基板ARと、アレイ基板ARに対向して配置された第2基板である対向基板CTと、これらのアレイ基板ARと対向基板CTとの間に保持された液晶層LQと、を備えている。このような液晶表示パネルLPNは、画像を表示するアクティブエリアACTを備えている。このアクティブエリアACTは、m×n個のマトリクス状に配置された複数の画素PXによって構成されている但し、m及びnは正の整数である。液晶表示パネルLPNは、アクティブエリアACTにおいて、n本のゲート配線GG1~Gn、n本の補助容量線CC1~Cn、m本のソース配線SS1~Smなどを備えている。ゲート配線G及び補助容量線Cは、例えば、第1方向Xに沿って略直線的に延出している。これらのゲート配線G及び補助容量線Cは、第1方向Xに交差する第2方向Yに沿って交互に並列配置されている。ここでは、第1方向Xと第2方向Yとは互いに略直交している。ソース配線Sは、ゲート配線G及び補助容量線Cと交差している。ソース配線Sは、第2方向Yに沿って略直線的に延出している。なお、ゲート配線G、補助容量線C、及び、ソース配線Sは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。各ゲート配線Gは、アクティブエリアACTの外側に引き出され、ゲートドライバGDに接続されている。各ソース配線Sは、アクティブエリアACTの外側に引き出され、ソースドライバSDに接続されている。これらのゲートドライバGD及びソースドライバSDの少なくとも一部は、例えば、アレイ基板ARに形成され、コントローラを内蔵した駆動ICチップ2と接続されている。各画素PXは、スイッチング素子SW、画素電極PE、共通電極CEなどを備えている。補助容量Csは、例えば補助容量線Cと画素電極PEとの間に形成される。具体的には、補助容量Csは、補助容量線Cと画素電極PEと電気的に接続された半導体層PSとの間に形成される。補助容量線Cは、補助容量電圧が印加される電圧印加部VCSと電気的に接続されている。なお、本実施形態においては、液晶表示パネルLPNは、画素電極PEがアレイ基板ARに形成される一方で共通電極CEの少なくとも一部が対向基板CTに形成された構成であり、これらの画素電極PEと共通電極CEとの間に形成される電界を主に利用して液晶層LQの液晶分子をスイッチングする。画素電極PEと共通電極CEとの間に形成される電界は、第1方向Xと第2方向Yとで規定されるX-Y平面あるいは基板主面に対してわずかに傾いた斜め電界あるいは、基板主面にほぼ平行な横電界である。スイッチング素子SWは、例えば、nチャネル薄膜トランジスタTFTによって構成されている。このスイッチング素子SWは、ゲート配線G及びソース配線Sと電気的に接続されている。このようなスイッチング素子SWは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子SWの半導体層PSは、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。画素電極PEは、各画素PXに配置され、スイッチング素子SWに電気的に接続されている。共通電極CEは、液晶層LQを介して複数の画素PXの画素電極PEに対して共通に配置されている。このような画素電極PE及び共通電極CEは、例えば、インジウムティンオキサイドITOやインジウムジンクオキサイドIZOなどの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。アレイ基板ARは、共通電極CEに電圧を印加するための給電部VSを備えている。この給電部VSは、例えば、アクティブエリアACTの外側に形成されている。共通電極CEは、アクティブエリアACTの外側に引き出され、図示しない導電部材を介して、給電部VSと電気的に接続されている。図2は、図1に示した液晶表示パネルLPNを対向基板側から見たときの一画素PXの構造例を概略的に示す平面図である。ここでは、X-Y平面における平面図を示している。図示した画素PXは、破線で示したように、第1方向Xに沿った長さが第2方向Yに沿った長さよりも短い長方形状である。ゲート配線G1及びゲート配線G2は、第1方向Xに沿って延出している。補助容量線C1は、隣接するゲート配線G1とゲート配線G2との間に配置され、第1方向Xに沿って延出している。ソース配線S1及びソース配線S2は、第2方向Yに沿って延出している。画素電極PEは、隣接するソース配線S1とソース配線S2との間に配置されている。また、この画素電極PEは、ゲート配線G1とゲート配線G2との間に位置している。図示した例では、画素PXにおいて、ソース配線S1は左側端部に配置され、ソース配線S2は右側端部に配置されている。厳密には、ソース配線S1は当該画素PXとその左側に隣接する画素との境界に跨って配置され、ソース配線S2は当該画素PXとその右側に隣接する画素との境界に跨って配置されている。また、画素PXにおいて、ゲート配線G1は上側端部に配置され、ゲート配線G2は下側端部に配置されている。厳密には、ゲート配線G1は当該画素PXとその上側に隣接する画素との境界に跨って配置され、ゲート配線G2は当該画素PXとその下側に隣接する画素との境界に跨って配置されている。補助容量線C1は、画素PXの上側のゲート配線G1の近傍に配置されている。スイッチング素子SWは、図示した例では、ソース配線S1と画素電極PEとの間に電気的に接続された半導体層PSを備えている。スイッチング素子SWの半導体層PSはソース配線S1及び補助容量線C1に沿って延びてゲート配線G1と交差するように配置され、ゲート配線G1と交差する位置の一方側でソース配線S1とコンタクトホールCH3を介して電気的に接続し、ゲート配線G1と交差する位置の他方側で補助容量線C1の切り欠きに形成されたコンタクトホールCH1、CH2を介してドレイン電極DEおよび画素電極PEと電気的に接続されている。すなわち、半導体層PSは、ソース配線S1に沿ってゲート配線G1と交差するように延び、ソース配線S1と補助容量線C1とが交差する位置で補助容量線C1に沿って屈曲し画素PXの中央部へ延びている。上記のようにスイッチング素子SWはソース配線S1及び補助容量線C1と重なる領域からほとんどはみ出すことはなく、表示に寄与する開口部の面積の低減を抑制している。図3に、図2の線III-IIIにおけるアレイ基板ARの断面の一例を示す。アレイ基板ARは、光透過性を有する第1絶縁基板10を用いて形成されている。半導体層PSは第1層間絶縁膜L1の上に形成され、第2層間絶縁膜L2によって覆われている。ゲート配線G1および補助容量線C1は第2層間絶縁膜L2の上に形成され、第3層間絶縁膜L3によって覆われている。ソース配線S1およびスイッチング素子SWのドレイン電極DEは第3層間絶縁膜L3の上に形成され、第4層間絶縁膜L4によって覆われている。画素電極PEは第4層間絶縁膜L4の上に形成され、後述する配向膜AL1によって覆われている。半導体層PSは第2層間絶縁膜L2および第3層間絶縁膜L3に形成されたコンタクトホールCH1、CH3を介してソース配線S1ソース電極SEおよびドレイン電極DEと電気的に接続されている。ドレイン電極DEは第4層間絶縁膜L4に形成されたコンタクトホールCH2を介して画素電極PEと電気的に接続されている。半導体層PSは、コンタクトホールCH1においてドレイン電極DEと電気的に接続する位置と、コンタクトホールCH3においてソース配線S1と電気的に接続する位置との間において、ゲート配線G1と交差している。半導体層PSとゲート配線G1ゲート電極GEとが交差する位置において、第1層間絶縁膜L1と第1絶縁基板10との間に遮光層BLが島状に配置されている。遮光層BLは、Mo、Cu等金属あるいは金属合金からなり、半導体層PSとゲート配線G1とが交差する領域よりも大きく形成され、光漏れを防止している。画素電極PEは、互いに電気的に接続されたあるいは一体に形成された主画素電極PA及びコンタクト部PCを備えている。主画素電極PAは、コンタクト部PCから画素PXの下側端部付近まで第2方向Yに沿って直線的に延出している。このような主画素電極PAは、第1方向Xに沿って略同一の幅を有する帯状に形成されている。コンタクト部PCは、補助容量線C1と重なる領域に位置し、コンタクトホールCH1、CH2を介してスイッチング素子SWの半導体層PSおよびドレイン電極DEと電気的に接続されている。このコンタクト部PCは、主画素電極PAよりも幅広に形成されている。このような画素電極PEは、ソース配線S1とソース配線S2との略中間の位置、つまり、第1方向Xにおける画素PXの中央に配置されている。ソース配線S1と画素電極PEとの第1方向Xに沿った間隔は、ソース配線S2と画素電極PEとの第1方向Xに沿った間隔と略同等である。共通電極CEは、主共通電極CAを備えている。この主共通電極CAは、X-Y平面内において、主画素電極PAを挟んだ両側で主画素電極PAと略平行な第2方向Yに沿って直線的に延出している。あるいは、主共通電極CAは、ソース配線Sとそれぞれ対向するとともに主画素電極PAと略平行に延出している。このような主共通電極CAは、第1方向Xに沿って略同一の幅を有する帯状に形成されている。図示した例では、主共通電極CAは、第1方向Xに沿って2本平行に並んでおり、画素PXの左右両端部にそれぞれ配置されている。以下では、これらの主共通電極CAを区別するために、図中の左側の主共通電極をCALと称し、図中の右側の主共通電極をCARと称する。主共通電極CALはソース配線S1と対向し、主共通電極CARはソース配線S2と対向している。これらの主共通電極CAL及び主共通電極CARは、アクティブエリア内あるいはアクティブエリア外において互いに電気的に接続されている。画素PXにおいて、主共通電極CALは左側端部に配置され、主共通電極CARは右側端部に配置されている。厳密には、主共通電極CALは当該画素PXとその左側に隣接する画素との境界に跨って配置され、主共通電極CARは当該画素PXとその右側に隣接する画素との境界に跨って配置されている。画素電極PEと主共通電極CAとの位置関係に着目すると、画素電極PEと主共通電極CAとは、第1方向Xに沿って交互に配置されている。これらの画素電極PEと主共通電極CAとは、互いに略平行に配置されている。このとき、X-Y平面内において、主共通電極CAのいずれも画素電極PEとは重ならない。すなわち、隣接する主共通電極CAL及び主共通電極CARの間には、1本の画素電極PEが位置している。換言すると、主共通電極CAL及び主共通電極CARは、画素電極PEの直上の位置を挟んだ両側に配置されている。あるいは、画素電極PEは、主共通電極CALと主共通電極CARとの間に配置されている。このため、主共通電極CAL、主画素電極PA、及び、主共通電極CARは、第1方向Xに沿ってこの順に配置されている。これらの画素電極PEと共通電極CEとの第1方向Xに沿った間隔は略一定である。すなわち、主共通電極CALと主画素電極PAとの第1方向Xに沿った間隔は、主共通電極CARと主画素電極PAとの第1方向Xに沿った間隔と略同等である。図4は、図2に示した液晶表示パネルLPNをA-A線で切断したときの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。液晶表示パネルLPNを構成するアレイ基板ARの背面側には、バックライト4が配置されている。バックライト4としては、種々の形態が適用可能であり、また、光源として発光ダイオードLEDを利用したものや冷陰極管CCFLを利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。アレイ基板ARは、光透過性を有する第1絶縁基板10を用いて形成されている。ソース配線Sは、層間絶縁膜11L1~L3の上に形成され、層間絶縁膜12L4によって覆われている。なお、図示しないゲート配線や補助容量線は、例えば、第1絶縁基板10と層間絶縁膜11との間に配置されている。画素電極PEは、層間絶縁膜12の上に形成されている。この画素電極PEは、隣接するソース配線Sのそれぞれの直上の位置よりもそれらの内側に位置している。第1配向膜AL1は、アレイ基板ARの対向基板CTと対向する面に配置され、アクティブエリアACTの略全体に亘って延在している。この第1配向膜AL1は、画素電極PEなどを覆っており、第2層間絶縁膜12の上にも配置されている。このような第1配向膜AL1は、水平配向性を示す材料によって形成されている。なお、アレイ基板ARは、さらに、共通電極CEの一部を備えていても良い。対向基板CTは、光透過性を有する第2絶縁基板20を用いて形成されている。この対向基板CTは、ブラックマトリクスBM、カラーフィルタCF、オーバーコート層OC、共通電極CE、第2配向膜AL2などを備えている。ブラックマトリクスBMは、各画素PXを区画し、画素電極PEと対向する開口部APを形成する。すなわち、ブラックマトリクスBMは、ソース配線S、ゲート配線G、補助容量線C、画素電極PEのコンタクト部PC、スイッチング素子SWなどの配線部に対向するように配置されている。ここでは、ブラックマトリクスBMは、第2方向Yに沿って延出した部分のみが図示されているが、第1方向Xに沿って延出した部分を備えていても良い。このブラックマトリクスBMは、第2絶縁基板20のアレイ基板ARに対向する内面20Aに配置されている。カラーフィルタCFは、各画素PXに対応して配置されている。すなわち、カラーフィルタCFは、第2絶縁基板20の内面20Aにおける開口部APに配置されるとともに、その一部がブラックマトリクスBMに乗り上げている。第1方向Xに隣接する画素PXにそれぞれ配置されたカラーフィルタCFは、互いに色が異なる。例えば、カラーフィルタCFは、赤色、青色、緑色といった3原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタCFRは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタCFBは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタCFGは、緑色画素に対応して配置されている。これらのカラーフィルタCF同士の境界は、ブラックマトリクスBMと重なる位置にある。オーバーコート層OCは、カラーフィルタCFを覆っている。このオーバーコート層OCは、カラーフィルタCFの表面の凹凸の影響を緩和する。共通電極CEは、オーバーコート層OCのアレイ基板ARと対向する側に形成されている。この共通電極CEと画素電極PEとの第3方向Zに沿った間隔は略一定である。第3方向Zとは、第1方向X及び第2方向Yに直交する方向、あるいは、液晶表示パネルLPNの法線方向である。第2配向膜AL2は、対向基板CTのアレイ基板ARと対向する面に配置され、アクティブエリアACTの略全体に亘って延在している。この第2配向膜AL2は、共通電極CE及びオーバーコート層OCなどを覆っている。このような第2配向膜AL2は、水平配向性を示す材料によって形成されている。これらの第1配向膜AL1及び第2配向膜AL2には、液晶層LQの液晶分子を初期配向させるための配向処理例えば、ラビング処理や光配向処理がなされている。第1配向膜AL1が液晶分子を初期配向させる第1配向処理方向PD1、及び、第2配向膜AL2が液晶分子を初期配向させる第2配向処理方向PD2は、互いに平行であって、互いに逆向きあるいは同じ向きである。例えば、これらの第1配向処理方向PD1及び第2配向処理方向PD2は、図2に示したように、第2方向Yと略平行であって、同じ向きである。上述したようなアレイ基板ARと対向基板CTとは、それぞれの第1配向膜AL1及び第2配向膜AL2が対向するように配置されている。このとき、アレイ基板ARの第1配向膜AL1と対向基板CTの第2配向膜AL2との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサが配置されることにより、所定のセルギャップ、例えば2~7μmのセルギャップが形成される。アレイ基板ARと対向基板CTとは、所定のセルギャップが形成された状態で、アクティブエリアACTの外側のシール材SBによって貼り合わせられている。液晶層LQは、アレイ基板ARと対向基板CTとの間に形成されたセルギャップに保持され、第1配向膜AL1と第2配向膜AL2との間に配置されている。このような液晶層LQは、例えば、誘電率異方性が正ポジ型の液晶材料によって構成されている。アレイ基板ARの外面、つまり、アレイ基板ARを構成する第1絶縁基板10の外面10Bには、第1光学素子OD1が接着剤などにより貼付されている。この第1光学素子OD1は、液晶表示パネルLPNのバックライト4と対向する側に位置しており、バックライト4から液晶表示パネルLPNに入射する入射光の偏光状態を制御する。この第1光学素子OD1は、第1偏光軸あるいは第1吸収軸AX1を有する第1偏光板PL1を含んでいる。対向基板CTの外面、つまり、対向基板CTを構成する第2絶縁基板20の外面20Bには、第2光学素子OD2が接着剤などにより貼付されている。この第2光学素子OD2は、液晶表示パネルLPNの表示面側に位置しており、液晶表示パネルLPNから出射した出射光の偏光状態を制御する。この第2光学素子OD2は、第2偏光軸あるいは第2吸収軸AX2を有する第2偏光板PL2を含んでいる。第1偏光板PL1の第1偏光軸AX1と、第2偏光板PL2の第2偏光軸AX2とは、例えば、直交する位置関係クロスニコルにある。このとき、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまり第1配向処理方向PD1あるいは第2配向処理方向PD2と平行または直交するように配置されている。初期配向方向が第2方向Yと平行である場合、一方の偏光板の偏光軸は、第2方向Xと平行、あるいは、第1方向Xと平行である。図2において、aで示した例では、第1偏光板PL1は、その第1偏光軸AX1が液晶分子LMの初期配向方向第2方向Yに対して直交するつまり、第1方向Xに平行となるように配置され、また、第2偏光板PL2は、その第2偏光軸AX2が液晶分子LMの初期配向方向に対して平行となるつまり、第2方向Yと平行となるように配置されている。また、図2において、bで示した例では、第2偏光板PL2は、その第2偏光軸AX2が液晶分子LMの初期配向方向第2方向Yに対して直交するつまり、第1方向Xに平行となるように配置され、また、第1偏光板PL1は、その第1偏光軸AX1が液晶分子LMの初期配向方向に対して平行となるつまり、第2方向Yと平行となるように配置されている。次に、上記構成の液晶表示パネルLPNの動作について、図2および図4を参照しながら説明する。すなわち、液晶層LQに電圧が印加されていない状態、つまり、画素電極PEと共通電極CEとの間に電位差あるいは電界が形成されていない状態OFF時には、液晶層LQの液晶分子LMは、その長軸が第1配向膜AL1の第1配向処理方向PD1及び第2配向膜AL2の第2配向処理方向PD2を向くように配向している。このようなOFF時が初期配向状態に相当し、OFF時の液晶分子LMの配向方向が初期配向方向に相当する。なお、厳密には、液晶分子LMは、X-Y平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子LMの初期配向方向とは、OFF時の液晶分子LMの長軸をX-Y平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子LMは、X-Y平面に平行に配向しているものとし、X-Y平面と平行な面内で回転するものとして説明する。ここでは、第1配向処理方向PD1及び第2配向処理方向PD2は、ともに第2方向Yと略平行な方向である。OFF時においては、液晶分子LMは、図2に破線で示したように、その長軸が第2方向Yと略平行な方向に初期配向する。つまり、液晶分子LMの初期配向方向は、第2方向Yと平行あるいは、第2方向Yに対して0°である。図示した例のように、第1配向処理方向PD1及び第2配向処理方向PD2が平行且つ同じ向きである場合、液晶層LQの断面において、液晶分子LMは、液晶層LQの中間部付近で略水平プレチルト角が略ゼロに配向し、ここを境界として第1配向膜AL1の近傍及び第2配向膜AL2の近傍において対称となるようなプレチルト角を持って配向するスプレイ配向。ここで、第1配向膜AL1を第1配向処理方向PD1に配向処理した結果、第1配向膜AL1の近傍における液晶分子LMは第1配向処理方向PD1に初期配向され、第2配向膜AL2を第2配向処理方向PD2に配向処理した結果、第2配向膜AL2の近傍における液晶分子LMは第2配向処理方向PD1に初期配向される。そして、第1配向処理方向PD1と第2配向処理方向PD2は互いに平行で且つ同じ向きである場合には、上述のように液晶分子LMはスプレイ配向になり、上記したように液晶層LQの中間部を境界として、アレイ基板AR上の第1配向膜AL1の近傍での液晶分子LMの配向と対向基板CT上の第2配向膜AL2の近傍での液晶分子LMの配向は、上下で対称となる。このため、基板の法線方向から傾いた方向においても光学的に補償される。したがって、第1配向処理方向PD1及び第2配向処理方向PD2が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。なお、第1配向処理方向PD1及び第2配向処理方向PD2が互いに平行且つ逆向きである場合、液晶層LQの断面において、液晶分子LMは、第1配向膜AL1の近傍、第2配向膜AL2の近傍、及び、液晶層LQの中間部において略均一なプレチルト角を持って配向するホモジニアス配向。バックライト4からのバックライト光は、その一部が第1偏光板PL1を透過し、液晶表示パネルLPNに入射する。液晶表示パネルLPNに入射した光の偏光状態は、液晶層LQを通過する際に液晶分子LMの配向状態によって異なる。OFF時においては、液晶層LQを通過した光は、第2偏光板PL2によって吸収される黒表示。一方、液晶層LQに電圧が印加された状態、つまり、画素電極PEと共通電極CEとの間に電位差あるいは電界が形成された状態ON時では、画素電極PEと共通電極CEとの間に基板と略平行な横電界あるいは斜め電界が形成される。液晶分子LMは、電界の影響を受け、その長軸が図中の実線で示したようにX-Y平面と略平行な平面内で回転する。図2に示した例では、アレイ基板AR上に配置された画素電極PEと対向基板CT上に配置された主共通電極CALとの間の領域内の液晶分子LMは、第2方向Yに対して時計回りに回転し、図中の左下を向くように配向する。画素電極PEと主共通電極CARとの間の領域内の液晶分子LMは、第2方向Yに対して反時計回りに回転し、図中の右下を向くように配向する。このように、各画素PXにおいて、画素電極PEと共通電極CEとの間に電界が形成された状態では、液晶分子LMの配向方向は、画素電極PEと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素PXには、複数のドメインが形成される。このようなON時には、バックライト4から液晶表示パネルLPNに入射したバックライト光は、その一部が第1偏光板PL1を透過し、液晶表示パネルLPNに入射する。液晶層LQに入射したバックライト光は、その偏光状態が変化する。このようなON時においては、液晶層LQを通過した少なくとも一部の光は、第2偏光板PL2を透過する白表示。図5は、図2に示した液晶表示パネルLPNにおける画素電極PEと共通電極CEとの間に形成される電界、及び、この電界による液晶分子LMのダイレクタと透過率との関係を説明するための図である。OFF状態では、液晶分子LMは、第2方向Yに略平行な方向に初期配向している。画素電極PEと共通電極CEとの間に電位差が形成されたON状態では、液晶分子LMのダイレクタあるいは液晶分子LMの長軸方向が、X-Y平面内で、第1偏光板PL1の第1偏光軸AX1及び第2偏光板PL2の第2偏光軸AX2に対して概ね45°ずれた状態となったときに、液晶の光学的な変調率が最も高くなるつまり、開口部での透過率が最大となる。図示した例では、ON状態となったとき、主共通電極CALと画素電極PEとの間の液晶分子LMのダイレクタはX-Y平面内で45°-225°の方位と略平行となり、主共通電極CARと画素電極PEとの間の液晶分子LMのダイレクタはX-Y平面内で135°-315°の方位と略平行となり、ピーク透過率が得られる。このとき、一画素あたりの透過率分布に着目すると、画素電極PE上及び共通電極CE上においては透過率が略ゼロとなる一方で、画素電極PEと共通電極CEとの間の電極間隙では、略全域に亘って高い透過率が得られる。なお、ソース配線S1の直上に位置する主共通電極CAL及びソース配線S2の直上に位置する主共通電極CARは、それぞれブラックマトリクスBMと対向しているが、これらの主共通電極CAL及び主共通電極CARは、ともにブラックマトリクスBMの第1方向Xに沿った幅と同等以下の幅を有しており、ブラックマトリクスBMと重なる位置よりも画素電極PEの側に延在していない。このため、一画素あたり、表示に寄与する開口部は、ブラックマトリクスBMの間もしくはソース配線S1とソース配線S2との間の領域のうち、画素電極PEと主共通電極CAL及び主共通電極CARとの間の領域に相当する。このような本実施形態によれば、透過率の低下を抑制することが可能となる。これにより、表示品位の劣化を抑制することが可能となる。また、本実施形態によれば、画素電極PEと共通電極CEとの間の電極間隙において高い透過率が得られるため、一画素あたりの透過率を十分に高くするためには、画素電極PEと主共通電極CAL及び主共通電極CARとの間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、電極間距離を変更するつまり、画素PXの略中央に配置された画素電極PEに対して主共通電極CAの配置位置を変更することで、図5に示したような透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。したがって、高透過率且つ高解像度の要求を容易に実現することが可能となる。また、本実施形態によれば、図5に示したように、ブラックマトリクスBMと重なる領域での透過率分布に着目すると、透過率が十分に低下している。これは、共通電極CEの位置よりも当該画素の外側に電界の漏れが発生せず、また、ブラックマトリクスBMを挟んで隣接する画素間で不所望な横電界が生じないため、ブラックマトリクスBMと重なる領域の液晶分子がOFF時あるいは黒表示時と同様に初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。また、アレイ基板ARと対向基板CTとの合わせずれが生じた際に、第1方向Xにおける画素電極PEを挟んだ両側の共通電極CEとの距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素PXに共通に生じるため、画素PX間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ARと対向基板CTとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。また、本実施形態によれば、主共通電極CAは、それぞれソース配線Sと対向している。特に、主共通電極CAL及び主共通電極CARがそれぞれソース配線S1及びソース配線S2の直上に配置されている場合には、主共通電極CAL及び主共通電極CARがソース配線S1及びソース配線S2よりも画素電極PE側に配置された場合と比較して、開口部APを拡大することができ、画素PXの透過率を向上することが可能となる。また、主共通電極CAL及び主共通電極CARをそれぞれソース配線S1及びソース配線S2の直上に配置することによって、画素電極PEと主共通電極CAL及び主共通電極CARとの間の電極間距離を拡大することが可能となり、より水平に近い横電界を形成することが可能となる。このため、従来の構成であるIPSモード等の利点である広視野角化も維持することが可能となる。また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。なお、上記の例では、液晶分子LMの初期配向方向が第2方向Yと平行である場合について説明したが、液晶分子LMの初期配向方向は、図2に示したように、第2方向Yを斜めに交差する斜め方向Dであっても良い。ここで、第2方向Yに対する初期配向方向Dのなす角度θ1は、0°より大きく45°より小さい角度である。なお、このなす角度θ1については、5°~30°程度、より望ましくは20°以下とすることが液晶分子LMの配向制御の観点で極めて有効である。つまり、液晶分子LMの初期配向方向は、第2方向Yに対して0°乃至20°の範囲内の方向と略平行であることが望ましい。また、上記の例では、液晶層LQが正ポジ型の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層LQは、誘電率異方性が負ネガ型の液晶材料によって構成されていても良い。但し、詳しい説明は省略するが、誘電率異方性が正負逆となる関係上、ネガ型液晶材料の場合、上記したなす角度θ1が45°~90°、望ましくは70°以上とすることが好ましい。なお、ON時においても、画素電極PE上あるいは共通電極CE上では、横電界がほとんど形成されないあるいは、液晶分子LMを駆動するのに十分な電界が形成されないため、液晶分子LMは、OFF時と同様に初期配向方向からほとんど動かない。このため、画素電極PE及び共通電極CEがITOなどの光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ON時において表示にほとんど寄与しない。したがって、画素電極PE及び共通電極CEは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウムや銀、銅などの導電材料を用いて形成しても良い。次に、第2実施形態の液晶表示装置について図面を参照して説明する。なお、以下の説明において上述の第1実施形態と同様の構成については同じ符号を付して説明を省略する。図6は、図1に示した液晶表示パネルLPNを対向基板側から見たときの一画素PXの他の構造例を概略的に示す平面図である。この構造例は、図2に示した構造例と比較して、補助容量線Cが第2方向Yにおける画素PXの中央部に配置されている点で相違している。第2方向Yにおける画素PXの中央部とは、ゲート配線G1およびゲート配線G2からの距離が略等しくなる位置である。すなわち、画素電極PEは、互いに電気的に接続されたあるいは一体に形成された主画素電極PA及びコンタクト部PCを備えている。主画素電極PAは、コンタクト部PCから画素PXの上側端部付近および下側端部付近まで第2方向Yに沿って直線的に延出している。このような主画素電極PAは、第1方向Xに沿って略同一の幅を有する帯状に形成されている。コンタクト部PCは、補助容量線C1と重なる領域、すなわち、コンタクト部PCは、第2方向Yにおける画素PXの中央部に配置され、主画素電極PAはゲート配線G1およびゲート配線G2側へ延びている。コンタクト部PCは、コンタクトホールCH1、CH2を介してスイッチング素子SWの半導体層PSおよびドレイン電極DEと電気的に接続されている。このコンタクト部PCは、主画素電極PAよりも幅広に形成されている。このような画素電極PEは、ソース配線S1とソース配線S2との略中間の位置、つまり、第1方向Xにおける画素PXの中央に配置されている。ソース配線S1と画素電極PEとの第1方向Xに沿った間隔は、ソース配線S2と画素電極PEとの第1方向Xに沿った間隔と略同等である。画素電極PEと共通電極CEとの位置関係に着目すると、主画素電極PAと主共通電極CAとは第1方向Xに沿って交互に配置されている。すなわち、隣接する主共通電極CAL及び主共通電極CARの間には、1本の主画素電極PAが位置し、第1方向Xに沿って主共通電極CAL、主画素電極PA、及び、主共通電極CARの順に並んでいる。スイッチング素子SWは、図示した例では、ソース配線S1に電気的に接続された半導体層PSを備えている。スイッチング素子SWの半導体層PSはソース配線S1及び補助容量線C1に沿って延長され、補助容量線C1が除去された切り欠きに形成されたコンタクトホールCH1、CH2を介してドレイン電極DEおよび画素電極PEと電気的に接続されている。スイッチング素子SWは、ソース配線S1及び補助容量線C1と重なる領域に設けられている。すなわち、半導体層PSは、ソース配線S1に沿ってゲート配線G2と交差するように延び、ソース配線S1と補助容量線C1とが交差する位置で補助容量線C1に沿って屈曲し画素PXの中央部へ延びている。上記のようにスイッチング素子SWはソース配線S1及び補助容量線C1と重なる領域からほとんどはみ出すことはなく、表示に寄与する開口部の面積の低減を抑制している。図7に、図6に示す線VII-VIIにおけるアレイ基板ARの断面の一例を示す。アレイ基板ARは、光透過性を有する第1絶縁基板10を用いて形成されている。半導体層PSは第1層間絶縁膜L1の上に形成され、第2層間絶縁膜L2によって覆われている。ゲート配線G2および補助容量線C1は第2層間絶縁膜L2の上に形成され、第3層間絶縁膜L3によって覆われている。ソース配線S1およびスイッチング素子SWのドレイン電極DEは第3層間絶縁膜L3の上に形成され、第4層間絶縁膜L4によって覆われている。画素電極PEは第4層間絶縁膜L4の上に形成され、後述する配向膜AL1によって覆われている。半導体層PSは第2層間絶縁膜L2および第3層間絶縁膜L3に形成されたコンタクトホールCH1、CH3を介してソース配線S1ソース電極SEおよびドレイン電極DEと電気的に接続されている。ドレイン電極DEは第4層間絶縁膜L4に形成されたコンタクトホールCH2を介して画素電極PEと電気的に接続されている。半導体層PSとゲート配線G2ゲート電極GEとが交差する位置において、第1層間絶縁膜L1と第1絶縁基板10との間に遮光層BLが配置されている。遮光層BLは、半導体層PSとゲート配線G1とが交差する領域よりも大きく形成され、光漏れを防止している。なお、図6に示す例では、半導体層PSがソース配線S1に沿って下側のゲート配線G2と交差するように配置されていたが、半導体層PSは上側のゲート配線G1と交差するように配置されてもよい。さらに、第1方向Xにおいて互いに隣接した画素PXの一方に配置されたスイッチング素子SWの半導体層PSは下側のゲート配線G2と交差するように配置され、他方に配置されたスイッチング素子SWの半導体層PSは状側のゲート配線G1と交差するように配置されても良い。このように、半導体層PSを配置すると、第1方向Xにおいて互いに隣接した画素PXに供給される映像信号の極性を反転させることが可能となる。このような構造例によれば、OFF時において第2方向Yに初期配向していた液晶分子LMは、ON時に画素電極PEと共通電極CEとの間に形成される電界の影響を受け、その長軸が図中の実線で示したようにX-Y平面と略平行な平面内で回転する。すなわち、画素電極PEと主共通電極CALとの間の領域内の液晶分子LMは、第2方向Yに対して時計回りに回転し、図中の左下を向くように配向する。画素電極PEと主共通電極CARとの間の領域内の液晶分子LMは、第2方向Yに対して反時計回りに回転し、図中の右下を向くように配向する。このように、各画素PXにおいて、画素電極PEと共通電極CEとの間に電界が形成された状態では、液晶分子LMの配向方向は、画素電極PEと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素PXには、複数のドメインが形成される。本実施形態の液晶表示装置は、上記構成以外は上述の第1実施形態の液晶表示装置と同様であり、第1実施形態と同様の効果を得ることができる。すなわち、本実施形態によれば、透過率の低下を抑制することが可能となる。これにより、表示品位の劣化を抑制することが可能となる。図8は、図1に示した液晶表示パネルLPNを対向基板側から見たときの一画素PXの他の構造例を概略的に示す平面図である。この構造例は、図7に示した構造例と比較して、半導体層PSとゲート配線Gとが交差する部分において、第2方向Yにおけるゲート配線Gの幅が他の部分より大きくなっている点で相違している。すなわち、本実施形態では、ゲート配線Gのゲート電極GEに相当する部分が、ゲート配線Gの他の部分よりも第2方向Yにおける幅が大きく、スイッチング素子SWのチャネル長Lを所定の大きさに維持しつつ、ゲート配線Gの幅が広がることにより開口領域が小さくなることを回避している。すなわち、本実施形態によれば、スイッチング素子SWの性能を劣化させることなく透過率の低下を抑制することが可能となる。これにより、表示品位の劣化を抑制することが可能となる。図9は、図1に示した液晶表示パネルLPNを対向基板側から見たときの一画素PXの他の構造例を概略的に示す平面図である。この構造例は、図7に示した構造例と比較して、半導体層PSとゲート配線Gとが交差する部分において、ゲート配線Gが分岐して複数の位置でゲート配線Gと半導体層PSとが交差している点で相違している。すなわち、本実施形態では、ゲート配線Gは半導体層PSと交差する部分において、第1ゲート電極GE1と第2ゲート電極GE2とに分岐している。したがって図9に示す例では、スイッチング素子SWは複数のゲート電極GE1、GE2を備えたデュアルゲートTFTである。このようにスイッチング素子SWをデュアルゲートTFTとすると、リーク電流の発生を抑制するとともに、スイッチング素子SWの耐圧を大きくすることができる。すなわち、本実施形態によれば、スイッチング素子SWの性能を劣化させることなく透過率の低下を抑制することが可能となる。これにより、表示品位の劣化を抑制することが可能となる。なお、上記第1実施形態および第2実施形態では、共通電極CEは主共通電極CAのみであったが、共通電極CEは、上記した主共通電極CAの他に、第1方向Xに沿って延出した副共通電極図示せずを含んでいてもよい。その場合、主共通電極CA及び副共通電極は、一体的あるいは連続的に形成される。副共通電極は、例えばゲート配線Gの各々と対向して配置される。副共通電極は第1方向Xに沿って2本平行に並んでおり、以下では、これらを区別するために、図中の上側のゲート配線G1と対向する副共通電極をCBUと称し、図中の下側のゲート配線G2と対向する副共通電極をCBBと称する。副共通電極CBUは、画素PXの上側端部に配置され、ゲート配線G1と対向している。つまり、副共通電極CBUは、当該画素PXとその上側に隣接する画素との境界に跨って配置されている。また、副共通電極CBBは、画素PXの下側端部に配置され、ゲート配線G2と対向している。つまり、副共通電極CBBは、当該画素PXとその下側に隣接する画素との境界に跨って配置される。このような副共通電極を設けることにより、液晶分子LMの配向制御をより高速に行うことが可能となる。また、本実施形態においては、共通電極CEは、対向基板CTに備えられた主共通電極CAに加えて、アレイ基板ARに備えられ主共通電極CAと対向するあるいはソース配線Sと対向する第2主共通電極を備えていても良い。この第2主共通電極は、主共通電極CAと略平行に延出し、しかも、主共通電極CAと同電位である。このような第2主共通電極を設けることにより、ソース配線Sからの不所望な電界をシールドすることが可能である。また、共通電極CEは、対向基板CTに備えられた主共通電極CAに加えて、アレイ基板ARに備えられゲート配線Gや補助容量線Cと対向する第2副共通電極を備えていても良い。この第2副共通電極は、主共通電極CAと交差する方向に延出し、しかも、主共通電極CAと同電位である。このような第2副共通電極を設けたことにより、ゲート配線Gや補助容量線Cからの不所望な電界をシールドすることが可能である。このような第2主共通電極や第2副共通電極を備えた構成によれば、更なる表示品位の劣化を抑制することが可能となる。図10に、第2主共通電極および第2副共通電極を配置した場合に、液晶表示パネルを対向基板側から見たときの一画素の他の構造例を概略的に示す平面図を示す。なお、図10では、スイッチング素子SWは図示していない。ゲート配線Gの構成が図9に示したように分岐しているが、スイッチング素子SWはデュアルゲートのスイッチング素子に限定されるものではなく、これまでに説明した他のいずれの構成であっても構わない。この例では、ソース配線S1と対向する第2主共通電極CCLと、ソース配線S2と対向する第2主共通電極CCRと、ゲート配線G1と対向する第2副共通電極CDUと、ゲート配線G2と対向する第2副共通電極CDBと、が配置されている。図10に示す場合では、ソース配線S1と対向する第2主共通電極CCLと、ソース配線S2と対向する第2主共通電極CCRとが、画素電極PEのコンタクト部PCの第1方向Xにおける両脇において除去されている。これは、高精細化により画素PXのピッチが小さくなる場合、第2主共通電極CCL、CCRとコンタクト部PCとの間隔が狭くなりショートすることがあるためである。この場合、第2主共通電極CCL、CCRをコンタクト部PCの近傍で分断することにより、さらに高精細な液晶表示パネルLPNを実現することが可能となる。以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記第1実施形態および第2実施形態では、アレイ基板ARは補助容量線Cを備えていたが、補助容量線Cは省略することが可能である。図11は、第1実施形態の構造において補助容量線Cを設けない構造である。スイッチング素子SWの半導体層PSが、ソース配線Sの下においてゲート配線と交差するように延びるとともに、前記ソース配線の下から屈曲して前記コンタクト部の下へ延びるように配置されている。上述のように第1実施形態および第2実施形態では、アレイ基板ARに形成される画素電極PEと対向基板CTに形成される共通電極CEの電極間に横電界が形成される。この横電界を形成するために、画素電極PEと共通電極CEの間隔は、液晶層LQの厚みと比較して2倍以上の間隔がある。このため、第1実施形態および第2実施形態においては、駆動電圧に対する液晶分子の応答性を良くするために、液晶層LQを構成する液晶分子LQの誘電率異方性及び比誘電率の値は、誘電率異方性Δεが11~21の範囲の値であり、且つ、比誘電率εが16~24の範囲の値、比誘電率ε⊥が3~5の範囲の値に設定されている。第1実施形態および第2実施形態の構造において補助容量線Cを形成しない構造で、上述の誘電率異方性、及び、比誘電率をもつ液晶分子を用いて実験したところ、表示品位に問題無いことが確認された。第1実施形態及び第2実施形態の構造において補助容量線Cを省略した場合であっても、スイッチング素子SWの半導体層PSが、ソース配線Sの下においてゲート配線と交差するように延びるとともに、前記ソース配線の下から屈曲して前記コンタクト部の下へ延びるように配置されることにより、透過率の低下が抑制され表示品位の劣化を抑制することが可能となる。