"絶縁性基板上に、各々、ゲート電極と、該ゲート電極に電荷蓄積機能を有する共通のゲート絶縁膜を介して重なり合う半導体層と、該半導体層に互いに離間して接続されたソース電極及びドレイン電極とを備え、上記半導体層におけるソース電極及びドレイン電極の接続部分間にチャネル領域を有する駆動用薄膜トランジスタ及びメモリ用薄膜トランジスタを備えた薄膜トランジスタメモリであって、上記駆動用薄膜トランジスタのチャネル領域の面積C1及び上記メモリ用薄膜トランジスタのチャネル領域の面積C2は、各々の機能に応じた所定のヒステリシス性を有する範囲内において、C1<C2の関係に設定されていることを特徴とする薄膜トランジスタメモリ。請求項1に記載の薄膜トランジスタメモリにおいて、上記駆動用薄膜トランジスタのチャネル幅と上記メモリ用薄膜トランジスタのチャネル幅とは同じ広さであるか、若しくは、上記駆動用薄膜トランジスタのチャネル幅が相対的に狭く、上記メモリ用薄膜トランジスタのチャネル幅が相対的に広くなっており、上記駆動用薄膜トランジスタ及びメモリ用薄膜トランジスタのチャネル幅を一定とし且つチャネル長をLとしたときの該各薄膜トランジスタのヒステリシス幅をΔVhとすると、上記駆動用薄膜トランジスタのチャネル長をLd、上記メモリ用薄膜トランジスタのチャネル長をLm、上記駆動用薄膜トランジスタとして許容可能なヒステリシス幅をΔVhd、上記メモリ用薄膜トランジスタとして必要なヒステリシス幅をΔVhmとしたとき、Ld<ΔVhd×L/ΔVh、及びLm>ΔVhm×L/ΔVhを満たす関係にあることを特徴とする薄膜トランジスタメモリ。請求項1及び2のいずれか一方に記載の薄膜トランジスタメモリにおいて、上記駆動用薄膜トランジスタのチャネル長と上記メモリ用薄膜トランジスタのチャネル長とは同じ長さであるか、若しくは、上記駆動用薄膜トランジスタのチャネル長が相対的に短く、上記メモリ用薄膜トランジスタのチャネル長が相対的に長くなっており、上記駆動用薄膜トランジスタ及びメモリ用薄膜トランジスタのチャネル長を一定とし且つチャネル幅をWとしたときの該各薄膜トランジスタのヒステリシス幅をΔVhとすると、上記駆動用薄膜トランジスタのチャネル幅をWd、上記メモリ用薄膜トランジスタのチャネル長をWm、上記駆動用薄膜トランジスタとして許容可能なヒステリシス幅をΔVhd、上記メモリ用薄膜トランジスタとして必要なヒステリシス幅をΔVhmとしたとき、Wd<ΔVhd×W/ΔVh、及びWm>ΔVhm×W/ΔVhを満たす関係にあることを特徴とする薄膜トランジスタメモリ。請求項1~3のいずれか1項に記載の薄膜トランジスタメモリにおいて、上記駆動用薄膜トランジスタ及びメモリ用薄膜トランジスタの半導体層は、インジウムガリウム亜鉛酸化物系の酸化物半導体からなることを特徴とする薄膜トランジスタメモリ。請求項1~4のいずれか1項に記載の薄膜トランジスタメモリにおいて、上記駆動用薄膜トランジスタ及びメモリ用薄膜トランジスタは、上記ゲート電極が上記ゲート絶縁膜によって覆われ、該ゲート絶縁膜上に上記半導体層、ソース電極及びドレイン電極が設けられたボトムゲート構造を有していることを特徴とする薄膜トランジスタメモリ。請求項1~5のいずれか1項に記載の薄膜トランジスタメモリを備えることを特徴とする表示装置。しかしながら、特許文献1~3に開示のTFTメモリでは、その形成において、いずれもゲート絶縁膜の駆動用TFT部分又はメモリ用TFT部分に対して電荷蓄積機能を調整する工程を必要とする。つまり、特許文献1のTFTメモリではゲート絶縁膜の駆動用TFT部分を窒化又は酸化する工程が、特許文献2のTFTメモリではゲート絶縁膜のメモリ用TFT部分へイオン注入する工程が、特許文献3のTFTメモリではメモリ用TFT及び駆動用TFTで共通のゲート絶縁膜とは別個に駆動用TFTの構成として電荷蓄積機能を有しない窒化シリコン膜を形成する工程がそれぞれ必要である。また、特許文献4のTFTメモリでも、駆動用TFTの半導体層にn型不純物を拡散させる工程が必要である。このように特許文献1~4に開示のTFTメモリでは、ゲート絶縁膜や半導体層に対してこれらの形成とは別個にメモリ用TFT又は駆動用TFTのヒステリシス性を調整するための工程を行う必要があり、依然としてTFTメモリの形成には多くの工程数を要するので、改善の余地がある。本発明は、斯かる点に鑑みてなされたものであり、その目的とするところは、駆動用TFTのヒステリシス性を許容可能な程度に抑えると共に、メモリ用TFTに充分なヒステリシス性を確保しながら、TFTメモリの形成に必要な工程数を減らすことにある。上記の目的を達成するために、本発明は、ゲート絶縁膜に対し当該絶縁膜の形成とは別個に電荷蓄積機能を調整する工程を行わずして、駆動用TFT及びメモリ用TFTの双方を所定のヒステリシス性に調整可能なようにTFTメモリの構成を工夫したものである。具体的には、本発明は、絶縁性基板上に、各々、ゲート電極と、該ゲート電極に電荷蓄積機能を有する共通のゲート絶縁膜を介して重なり合う半導体層と、該半導体層に互いに離間して接続されたソース電極及びドレイン電極とを備え、上記半導体層におけるソース電極及びドレイン電極の接続部分間にチャネル領域を有する駆動用TFT及びメモリ用TFTを備えたTFTメモリ及びそれを備えた表示装置を対象とし、以下の解決手段を講じたものである。すなわち、第1の発明は、TFTメモリであって、上記駆動用TFTのチャネル領域の面積C1及び上記メモリ用TFTのチャネル領域の面積C2は、各々の機能に応じた所定のヒステリシス性を有する範囲内において、C1<C2の関係に設定されていることを特徴とする。上記の構成によると、駆動用TFTにおけるゲート絶縁膜部分とチャネル領域半導体層との境界面の面積が相対的に小さいことにより、駆動用TFTのゲート絶縁膜部分にはトラップされる電荷が少なく帯電電荷が少量となるので、当該駆動用TFTのヒステリシス性を許容可能な程度に抑えることが可能である。一方、メモリ用TFTのゲート絶縁膜部分とチャネル領域半導体層との境界面の面積が相対的に大きいことにより、メモリ用TFTのゲート絶縁膜部分には多くの電荷がトラップされて帯電電荷が多量となるので、当該メモリ用TFTに充分なヒステリシス性を確保することが可能である。このようにゲート絶縁膜に対し当該絶縁膜の形成とは別個に電荷蓄積機能を調整する工程を行わずして、メモリ用TFT及び駆動用TFTの双方をチャネル領域の面積で各々の機能に応じた所定のヒステリシス性に調整することができるので、TFTメモリの形成に必要な工程数を減らすことができる。その結果、当該TFTメモリを低コストで形成することが可能になる。第2の発明は、第1の発明のTFTメモリにおいて、上記駆動用TFTのチャネル幅と上記メモリ用TFTのチャネル幅とは同じ広さであるか、若しくは、上記駆動用TFTのチャネル幅が相対的に狭く、上記メモリ用TFTのチャネル幅が相対的に広くなっており、上記駆動用TFT及びメモリ用TFTのチャネル幅を一定とし且つチャネル長をLとしたときの該各TFTのヒステリシス幅をΔVhとすると、上記駆動用TFTのチャネル長をLd、上記メモリ用TFTのチャネル長をLm、上記駆動用TFTとして許容可能なヒステリシス幅をΔVhd、上記メモリ用TFTとして必要なヒステリシス幅をΔVhmとしたとき、Ld<ΔVhd×L/ΔVh、及びLm>ΔVhm×L/ΔVhを満たす関係にあることを特徴とする。上記の構成によると、駆動用TFTのヒステリシス性が許容可能な程度に確実に抑えられ、且つメモリ用TFTに必要なヒステリシス性が確実に確保される。これにより、駆動用TFTに正確な選択駆動を行わせると共に、メモリ用TFTに良好なメモリ機能を発揮させることが可能になる。第3の発明は、第1及び第2の発明のいずれか一方のTFTメモリにおいて、上記駆動用TFTのチャネル長と上記メモリ用TFTのチャネル長とは同じ広さであるか、若しくは、上記駆動用TFTのチャネル長が相対的に短く、上記メモリ用TFTのチャネル長が相対的に長くなっており、上記駆動用TFT及びメモリ用TFTのチャネル長を一定とし且つチャネル幅をWとしたときの該各TFTのヒステリシス幅をΔVhとすると、上記駆動用TFTのチャネル幅をWd、上記メモリ用TFTのチャネル長をWm、上記駆動用TFTとして許容可能なヒステリシス幅をΔVhd、上記メモリ用TFTとして必要なヒステリシス幅をΔVhmとしたとき、Wd<ΔVhd×W/ΔVh、及びWm>ΔVhm×W/ΔVhを満たす関係にあることを特徴とする。上記の構成によっても、駆動用TFTのヒステリシス性が許容可能な程度に確実に抑えられ、且つメモリ用TFTに必要なヒステリシス性が確実に確保される。これにより、駆動用TFTに正確な選択駆動を行わせると共に、メモリ用TFTに良好なメモリ機能を発揮させることが可能になる。第4の発明は、第1~第3の発明のいずれか1つのTFTメモリにおいて、上記駆動用TFT及びメモリ用TFTの半導体層は、インジウムガリウム亜鉛酸化物IndiumGalliumZincOxide、以下、In-Ga-Zn-Oと称する系の酸化物半導体からなることを特徴とする。上記の構成によると、駆動用TFT及びメモリ用TFTにおいて、高移動度、高信頼性及び低オフ電流という良好な特性が具体的に得られる。第5の発明は、第1~第4の発明のいずれか1つのTFTメモリにおいて、上記駆動用TFT及びメモリ用TFTは、上記ゲート電極が上記ゲート絶縁膜によって覆われ、該ゲート絶縁膜上に上記半導体層、ソース電極及びドレイン電極が設けられたボトムゲート構造を有していることを特徴とする。上記の構成によると、駆動用TFT又はメモリ用TFTがトップゲート構造を有している場合に比べて、TFTメモリの形成に必要なフォトマスクの枚数及び工程数が少なくなるので、より低コストでTFTメモリを形成することが可能である。第6の発明は、表示装置であって、第1~第5の発明のいずれか1つのTFTメモリを備えることを特徴とする。上記の構成によると、第1~第5の発明のTFTメモリは、駆動用TFT及びメモリ用TFTの双方を各々の機能に応じた所定のヒステリシス性に調整可能であり、且つこれらの形成に必要な工程数を減らすことができるという優れた特性を備えているので、表示装置としても低コスト化を図ることが可能になる。本発明によれば、駆動用TFTのチャネル領域の面積C1及びメモリ用TFTのチャネル領域の面積C2が各々の機能に応じた所定のヒステリシス性を有する範囲内においてC1<C2の関係に設定されているので、駆動用TFTのヒステリシス性を許容可能な程度に抑えると共に、メモリ用TFTに充分なヒステリシス性を確保しながら、TFTメモリの形成に必要な工程数を減らすことができる。その結果、当該TFTメモリひいては表示装置を低コストで形成することができる。以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。《発明の実施形態1》図1は、この実施形態1に係る液晶表示装置1の概略構成図である。液晶表示装置1は、例えば、電子ブックやパーソナルコンピュータ、携帯電話、カーナビゲーションシステム、携帯計算機、タッチパネルなどのディスプレイとして使用される。この液晶表示装置1は、一対の基板の間に枠状のシール材によって液晶層が封入された構造を有し、表示部2、ソースドライバ3、ゲートドライバ4及び不揮発性メモリ部5、その他、図示しないが、揮発性メモリ部やCPU、センサなどを備えている。図2は、上記不揮発性メモリ部5の全体的な概略構成を示すブロック図である。図3は後述のメモリセルアレイ10の一部を示す等価回路図である。不揮発性メモリ部5は、図2に示すように、メモリセルアレイ10、データ入出力端子11、入力バッファ12、ソース電圧制御回路13、カラムデコーダ14、アドレス入力端子15、アドレスバッファ16、ロウデコーダ17、ゲート電圧制御回路18、出力バッファ19、センスアンプ20、ドレイン電圧制御回路21、及び各制御回路並びにバッファなどを制御する制御手段不図示を備えている。メモリセルアレイ10は、互いに並行に延びる複数のゲート配線22と、該各ゲート配線22に交差する方向に互いに並行に延びる複数のソース配線23と、該各ソース配線23に沿って延びる複数のドレイン配線24とを備え、これらゲート配線22、ソース配線23及びドレイン配線24によって区画された領域に電気的にデータの書き換えが可能な複数のメモリセルC1,1~Cx,y;x,yは2の累乗の整数をなすTFTメモリ25がマトリクス状に配列されて構成されている。上記各ゲート配線22はロウデコーダ17に接続されている。上記各ソース配線23及び各ドレイン配線24はカラムデコーダ14に接続されている。また、各ドレイン配線24はドレイン電圧制御回路21にも接続されている。上記各TFTメモリ25は、図3に示すように、データを記憶するメモリ用TFT25Mと、該メモリ用TFT25Mを選択駆動する駆動用TFT25Dとを備えている。同一行にあるメモリセルC1,n;nは1以上の整数~Cx、nをなすTFTメモリ25において、駆動用TFT25D及びメモリ用TFT25Mのゲート電極は、同一のゲート配線22に接続されている。また、同一列にあるメモリセルCn,1~Cn,yをなすTFTメモリ25において、駆動用TFT25Dのソース電極は同一のソース配線23に接続されていると共に、メモリ用TFT25Mのドレイン電極は同一のドレイン配線24に接続されている。ゲート電圧制御回路18は、各ゲート配線22の電圧の制御を行う駆動制御回路である。ソース電圧制御回路13は、各ソース配線23の電圧の制御を行う駆動制御回路である。ドレイン電圧制御回路21は、各ドレイン配線24の電圧の制御を行う駆動制御回路である。アドレスバッファ16は、アドレス入力端子15より入力されたアドレス信号をカラムアドレスの信号とロウアドレスの信号とに分割して、カラムアドレスの信号をカラムデコーダ14に、ロウアドレスの信号をロウデコーダ17に分配してそれぞれ入力するアドレス信号分配回路である。カラムデコーダ14は、入力されたアドレスに対応したソース配線23を選択する列選択回路である。ロウデコーダ17は、入力されたアドレスに対応したゲート配線22を選択する行選択回路である。そして、上記不揮発性メモリ部5では、カラムデコーダ14及びロウデコーダ17によって選択されたメモリセルをなすTFTメモリ25に対し、データ入出力端子11から入力されたデータが入力バッファ12を介して書き込まれる。或いは、カラムデコーダ14及びロウデコーダ17によって選択されたメモリセルをなすTFTメモリ25に書き込まれていたデータがドレイン配線24を介して読み出され、センスアンプ20を経て増幅された後、出力バッファ19を介してデータ入出力端子11へと出力される。図4及び図5は、本実施形態に係るTFTメモリ25の概略構成図である。図4は、TFTメモリ25を示す平面図であり、図5は、図4のV-V線における断面構造を示す断面図である。駆動用TFT25D及びメモリ用TFT25Mは、図5に示すように、ガラス基板などの絶縁性基板26上に設けられている。これら両TFT25D,25Mは、ボトムゲート構造を有し、各々、該絶縁性基板26表面に設けられたゲート電極27d,27mと、該ゲート電極27d,27mを覆うように設けられたゲート絶縁膜28と、該ゲート絶縁膜28上に上記ゲート電極27d,27mに重なるように設けられた半導体層29d,29mと、該半導体層29d,29mに互いに離間して接続されたソース電極31d,31m及びドレイン電極32d,32mとを備えている。これら駆動用TFT25Dとメモリ用TFT25Mとは直列に接続されている。すなわち、駆動用TFT25Dのドレイン電極32dとメモリ用TFT25Mのソース電極31mとは一体に形成されている。駆動用TFT25D及びメモリ用TFT25Mのゲート電極27d,27mは、対応するゲート配線22の図4で下側に突出した部分である。駆動用TFT25Dのソース電極31dは、対応するソース配線23の図4で右側に突出した部分である。メモリ用TFT25Mのドレイン電極32mは、対応するドレイン配線24の図4で左側に突出した部分である。上記ゲート絶縁膜28は、電荷蓄積機能を有する窒化シリコンSiN又は酸化シリコンSiOからなり、基板略全面に形成されて駆動用TFT25D及びメモリ用TFT25Mで共通している。上記半導体層29d,29mは、In-Ga-Zn-O系の酸化物半導体からなる。これにより、駆動用TFT25D及びメモリ用TFT25Mは、高移動度、高信頼性及び低オフ電流という良好な特性を有している。なお、本実施形態では、半導体層29d,29mがIn-Ga-Zn-O系の酸化物半導体からなるとしているが、これに限らない。当該半導体層29d,29mは、例えば、インジウムシリコン亜鉛酸化物In-Si-Zn-O系、インジウムアルミニウム亜鉛酸化物In-Al-Zn-O系、スズシリコン亜鉛酸化物Sn-Si-Zn-O系、スズアルミニウム亜鉛酸化物Sn-Al-Zn-O系、スズガリウム亜鉛酸化物Sn-Ga-Zn-O系、ガリウムシリコン亜鉛酸化物Ga-Si-Zn-O系、ガリウムアルミニウム亜鉛酸化物Ga-Al-Zn-O系、インジウム銅亜鉛酸化物In-Cu-Zn-O系、スズ銅亜鉛酸化物Sn-Cu-Zn-O系、亜鉛酸化物Zn-O系、インジウム酸化物In-O系などの他の酸化物半導体からなっていてもよい。またその他、半導体層29d,29mは、アモルファスシリコンa-Siやポリシリコンpoly-Siなどからなっていても構わない。また、駆動用TFT25D及びメモリ用TFT25Mには、図5に示すように、半導体層29d,29mにおける互いに離間した位置にあるソース電極31d,31m及びドレイン電極32d,32mの接続部分以外を覆うようにコンタクトホール30hを有する絶縁膜であるエッチングストッパ膜30が設けられている。上記ソース電極31d,31m及びドレイン電極32d,32mは、このエッチングストッパ膜30上に形成され、それぞれコンタクトホール30hを介して半導体層29d,29mに接続されている。この半導体層29d,29mにおけるソース電極31d,31m及びドレイン電極32d,32mの接続部分間には、チャネル領域29dc,29mcが構成されている。そして、駆動用TFT25Dのチャネル領域29dcの面積C1及びメモリ用TFT25Mのチャネル領域29mcの面積C2は、各々の機能に応じた所定のヒステリシス性を有する範囲内において、C1<C2の関係に設定されている。つまり、駆動用TFT25Dでは、チャネル領域29dcの面積C1が相対的に小さいことにより、該チャネル領域29dcとゲート絶縁膜部分との境界面の面積が相対的に小さく、これに応じてゲート絶縁膜部分にトラップされる電荷が少ないことから帯電電荷が少量となるので、当該駆動用TFT25Dのヒステリシス性を許容可能な程度に抑えることができる。一方、メモリ用TFT25Mでは、チャネル領域29mcの面積C2が相対的に大きいことにより、該チャネル領域29mcとゲート絶縁膜部分との境界面の面積が相対的に大きく、これに応じてゲート絶縁膜部分に多くの電荷がトラップされて帯電電荷が多量となるので、当該メモリ用TFT25Mに充分なヒステリシス性を確保することができる。具体的に本実施形態では、駆動用TFT25D及びメモリ用TFT25Mのチャネル幅は同じ広さであり、駆動用TFT25Dのチャネル長が相対的に短く、メモリ用TFT25Mのチャネル長が相対的に長くなっている。これら駆動用TFT25D及びメモリ用TFT25Mについて、図4に示すように、駆動用TFT25Dのチャネル長をLd、チャネル幅をWdとし、メモリ用TFT25Mのチャネル長をLm、チャネル幅をWmとしたとき、駆動用TFT25D及びメモリ用TFT25Mのチャネル領域29dc,29mcのサイズを決めるチャネル長Ld,Lmは、以下のようにして設定される。すなわち、駆動用TFT25D及びメモリ用TFT25Mのチャネル幅を一定とし且つチャネル長をLとしたときの該各TFT25D,25Mのヒステリシス幅をΔVhとすると、チャネル長Lとヒステリシス幅ΔVhには比例関係があるので、以下の式1が成り立つ。ΔVh=α×Lαは比例定数式1さらに、駆動用TFT25Dとして許容可能なヒステリシス幅をΔVhdとし、メモリ用TFT25Mとして必要なヒステリシス幅をΔVhmとしたとき、駆動用TFT25D及びメモリ用TFT25Mのチャネル長Ld,Lmを決定する式として以下の式2及び式3が考えられる。Ld<ΔVhd/α式2Lm>ΔVhm/α式3そして、上記式1と式2及び式3とから以下の式4及び式5が得られる。Ld<ΔVhd×L/ΔVh式4Lm>ΔVhm×L/ΔVh式5ここで、L/ΔVhつまりαは既知であるので、ΔVhd及びΔVhmを決めれば、上記の式4及び式5から駆動用TFT25D及びメモリ用TFT25Mのチャネル長Ld,Lmをそれぞれ決定することができる。これにより、駆動用TFT25Dのヒステリシス性を許容可能な程度に確実に抑えることができると共に、メモリ用TFT25Mに必要なヒステリシス性を確実に確保できるので、駆動用TFT25Dに正確な選択駆動を行わせると共に、メモリ用TFT25Mに良好なメモリ機能を発揮させることができる。-メモリセルアレイ10の駆動方法-次に、上記TFTメモリ25に対して書き込み、消去及び読み出しを行うメモリセルアレイ10の駆動方法について、図6を参照しながら一例を挙げて説明する。図6は、メモリセルアレイ10の一部を示す等価回路図であり、aはTFTメモリ25のデータ書き込み時、bはTFTメモリ25のデータ消去時、cはTFTメモリ25のデータ読み出し時の電圧印加状態を示している。<データ書き込み>TFTメモリ25へのデータ書き込みは、駆動用TFT25Dのゲート電極27dとソース電極31dとの間、及びメモリ用TFT25Mのゲート電極27mとドレイン電極32mとの間に正電圧をそれぞれ印加して行う。具体的には、例えばメモリセルC1,1を書き込み対象として選択する場合、図6aに示すように、該書き込み対象のメモリセルC1,1に対応するゲート配線22に書き込み電圧Vpgm例えば30Vを、当該メモリセルC1,1に対応するソース配線23及びドレイン配線24に0Vをそれぞれ印加する。一方、書き込み対象のメモリセルC1,1とは異なる行のデータ書き込み対象でないメモリセルC1,2~Cm,n;1≦m≦x、2≦n≦yに対応するゲート配線22には上記書き込み電圧Vpgmの半分に相当するVpgm/2例えば15Vを印加すると共に、書き込み対象のメモリセルC1,1とは異なる列のデータ書き込み対象でないメモリセルC2,1~p、q;2≦p≦x、1≦q≦yに対応するソース配線23及びドレイン配線24にもVpgm/2例えば15Vを印加する。このような電圧信号を印加すると、データ書き込み対象のメモリセルC1,1では、TFTメモリ25における駆動用TFT25D及びメモリ用TFT25Mのゲート電極27d,27mとソース電極31d,31m及びドレイン電極32d,32mとの間に書き込み電圧Vpgmに相当する電位差が生じて、これら駆動用TFT25D及びメモリ用TFT25Mが共にオン状態となり、メモリ用TFT25Mが書き込み状態となる。この書き込み状態の時間は、以下に述べるデータ書き込み対象でないメモリセルに対する誤書き込みを防止するために例えば1秒以内とする。書き込み対象のメモリセルC1,1と同一行にある書き込み対象でないメモリセルC2,1~Cp,1;2≦p≦xは、TFTメモリ25における駆動用TFT25D及びメモリ用TFT25Mのゲート電極27d,27mとソース電極31d,31m及びドレイン電極32d,32mとの間の電位差が書き込み電圧Vpgmの半分なので、これら各メモリ用TFT25Mは書き込み阻止状態にある。また、書き込み対象のメモリセルC1,1と異なる行にある書き込み対象のメモリセル1,2~m,n;1≦m≦x、2≦n≦yでも、TFTメモリ25における駆動用TFT25D及びメモリ用TFT25Mのゲート電極27d,27mとソース電極31d,31m及びドレイン電極32d,32mとの間の電位差が書き込み電圧Vpgmの半分なので、これら各メモリ用TFT25Mは書き込み阻止状態にある。以上のようなTFTメモリ25へのデータ書き込みを、書き込み対象となるメモリセルC1,1~Cx,yを適宜選択して行うことにより、メモリセルアレイ10にメモリセル数に応じた量のデータを記憶することができる。<データ消去>TFTメモリ25のデータ消去は、駆動用TFT25Dのゲート電極27dとソース電極31dとの間、及びメモリ用TFT25Mのゲート電極27mとドレイン電極32mとの間に負電圧をそれぞれ印加して行う。具体的には、図6bに示すように、全てのゲート配線22に負電圧Vers例えば-30Vを印加すると共に、全てのソース配線23及びドレイン配線24に0Vを印加する。このように電圧信号を印加すると、全メモリセルC1,1~Cx,yのTFTメモリ25に記憶されたデータが一括消去される。<データ読み出し>TFTメモリ25のデータ読み出しは、駆動用TFT25Dのゲート電極27dとソース電極31dとの間に正電圧を、メモリ用TFT25Mのゲート電極27mとドレイン電極32mとの間に0Vの電圧をそれぞれ印加して行う。具体的には、例えばメモリセルC1,1を読み出し対象として選択する場合、図6cに示すように、該読み出し対象のメモリセルC1,1に対応するゲート配線22にデータ読み出し電圧Vgr例えば5Vを、当該メモリセルC1,1に対応するソース配線に0Vを、当該メモリセルC1,1に対応するドレイン配線24にデータ読み出し電圧Vdr例えば5Vをそれぞれ印加する。一方、読み出し対象のメモリセルC1,1と異なる行にある読み出し対象でないメモリセルC1,2~Cm,n;1≦m≦x、2≦n≦yに対応するゲート配線22には、当該各メモリセルC1,2~Cm,nの駆動用TFT25Dの閾値以下の電圧Vthd例えば-5Vを印加すると共に、データ読み出し対象のメモリセルC1,1とは異なる列のデータ読み出し対象でないメモリセルC2,1~Cp、q;2≦p≦x、1≦q≦yに対応するソース配線23及びドレイン配線24には、0Vを印加する。このような電圧信号を印加すると、読み出し対象のメモリセルC1,1をなすTFTメモリ25のメモリ用TFT25Mから当該メモリ用TFT25Mが記憶したデータに応じた大きさの電流がドレイン配線24に流れる。すなわち、メモリ用TFT25Mにデータが書き込まれている場合、当該メモリ用TFT25Mのゲート絶縁膜部分における半導体層29mとの界面付近に電荷がトラップされているため、メモリ用TFT25Mの閾値電圧が初期状態ゲート絶縁膜部分に電荷がトラップされていない状態と比較して上昇しており、当該メモリ用TFT25Mを流れる電流量が変化する。この電流量をドレイン配線24を介して検知することにより、当該メモリ用TFT25Mにデータが書き込まれているか否かの判断を行うことができる。以上のようなTFTメモリ25へのデータ読み出しを、読み出し対象となるメモリセルC1,1~Cx,yを適宜選択して行うことにより、メモリセルアレイ10のデータを読み出すことができる。-メモリセルアレイ10の形成方法-次に、上記メモリセルアレイ10の形成方法について、図7を参照しながら一例を挙げて説明する。図7は、メモリセルアレイ10の形成工程図であり、図5対応箇所を示している。メモリセルアレイ10の形成方法は、ゲート電極形成工程と、ゲート絶縁膜形成工程と、半導体層形成工程と、エッチングストッパ膜形成工程と、ソースドレイン電極形成工程とを含む。<ゲート電極形成工程>予め準備したガラス基板などの絶縁性基板26上に、スパッタリング法により、モリブデンMo、チタンTi、アルミニウムAl、タンタルTa又はクロムCrなどの金属膜例えば厚さ100nm~300nm程度を成膜する。続いて、この金属膜を、第1のフォトマスクを用いたフォトリソグラフィーでパターニングすることにより、図7aに示すように、ゲート配線22と共にゲート電極27d,27mを形成する。<ゲート絶縁膜形成工程>ゲート電極27d,27mが形成された基板上に、プラズマCVDChemicalVaporDeposition法により、例えば300°C~400°C程度の温度下において酸化シリコン膜又は窒化シリコン膜例えば厚さ300nm~400nm程度を成膜して、図7bに示すように、電荷蓄積機能を有するゲート絶縁膜28を形成する。<半導体層形成工程>ゲート絶縁膜28が形成された基板上に、スパッタリング法により、例えば200°C~400°C程度の温度下でIn-Ga-Zn-O系の酸化物半導体膜例えば厚さ40nm~50nm程度を成膜する。続いて、この酸化物半導体膜を、第2のフォトマスクを用いたフォトリソグラフィーでパターニングすることにより、図7cに示すように半導体層29d,29mを形成する。<エッチングストッパ膜形成工程>半導体層29d,29mが形成された基板上に、プラズマCVD法により、例えば300°C~400°C程度の温度下においてエッチングストッパ膜30例えば厚さ100nm~200nm程度を成膜する。続いて、このエッチングストッパ膜30を、第3のフォトマスクと用いたフォトリソグラフィーでパターニングすることにより、図7dに示すように、該エッチングストッパ膜30にコンタクトホール30hを形成する。<ソースドレイン電極形成工程>エッチングストッパ膜30が形成された基板上に、スパッタリング法により、例えばモリブデンMo、チタンTi、アルミニウムAl、タンタルTa、クロムCrなどの金属膜例えば厚さ100nm~300nm程度を成膜する。続いて、この金属膜を、第4のフォトマスクを用いたフォトリソグラフィーでパターニングすることにより、ソース配線23及びドレイン配線24と共に、ソース電極31d,31m、ドレイン電極32d,32m、及びそれらを備えた駆動用TFT25D及びメモリ用TFT25Mを形成し、TFTメモリ25を構成する。しかる後、ソース電極31d,31m及びドレイン電極32d,32mが形成された基板に対し、例えば200°C~400°C程度で1~2時間に亘って乾燥雰囲気中において熱処理を行う。以上の工程を行って、メモリセルアレイ10を形成することができる。ここで、駆動用TFT25D及びメモリ用TFT25Mはボトムゲート構造を有しているので、これら各TFT25D,25Mがトップゲート構造を有している場合に比べて、TFTメモリ25の形成に必要なフォトマスクの枚数及び工程数が少なく済み、より低コストでメモリセルアレイ10を形成することができる。-実施形態1の効果-したがって、この実施形態1によると、ゲート絶縁膜28に対し当該絶縁膜28の形成とは別個に電荷蓄積機能を調整する工程を行わずして、駆動用TFT25D及びメモリ用TFT25Mの双方をチャネル領域29dc,29mcの面積で各々の機能に応じた所定のヒステリシス性に調整することができるので、TFTメモリ25の形成に必要な工程数を減らすことができる。その結果、複数の当該TFTメモリ25からなるメモリセルアレイ10を低コストで形成することができ、ひいてはそれを備えた液晶表示装置1も低コスト化することができる。《発明の実施形態2》図8は、この実施形態2に係るTFTメモリ25の構成を示す平面図である。この実施形態2では、メモリセルアレイ10にある各TFTメモリ25の構成が上記実施形態1と異なる他は液晶表示装置1について上記実施形態1と同様に構成されているので、構成の異なるTFTメモリ25についてのみ説明し、同一の構成箇所は図1~図7に基づく上記実施形態1の説明に譲ることにして、その詳細な説明を省略する。本実施形態においても、駆動用TFT25Dのチャネル領域29dcの面積C1及びメモリ用TFT25Mのチャネル領域29mcの面積C2は、各々の機能に応じた所定のヒステリシス性を有する範囲内において、C1<C2の関係に設定されている。上記実施形態1では、駆動用TFT25D及びメモリ用TFT25Mのチャネル幅Wd,Wmは同じ広さであり、駆動用TFT25Dのチャネル長Ldが相対的に短く、メモリ用TFT25Mのチャネル長Lmが相対的に長くなっているとしたが、本実施形態では、駆動用TFT25D及びメモリ用TFT25Mのチャネル長Ld,Lmは同じ長さであり、駆動用TFT25Dのチャネル幅Wdが相対的に狭く、メモリ用TFT25Mのチャネル幅Wmが相対的に広くなっている。これら駆動用TFT25D及びメモリ用TFT25Mのチャネル領域29dc,29mcのサイズを決めるチャネル幅Wd,Wmは、上記実施形態1で駆動用TFT25D及びメモリ用TFT25Mのチャネル長Wd,Wmを決定する上記式4及び式5と同様にして導出された式からそれぞれ決定することができる。すなわち、駆動用TFT25D及びメモリ用TFT25Mのチャネル長を一定とし且つチャネル幅をWとしたときの該各TFT25D,25Mのヒステリシス幅をΔVhとしたとき、チャネル幅Wとヒステリシス幅ΔVhには比例関係があるので、以下の式6が成り立つ。ΔVh=β×Wβは比例定数式6さらに、駆動用TFT25D及びメモリ用TFT25Mのチャネル幅Wd,Wmを決定する式として以下の式7及び式8が考えられる。Wd<ΔVhd/β式7Wm>ΔVhm/β式8そして、上記式6と式7及び式8とから以下の式9及び式10が得られる。Wd<ΔVhd×W/ΔVh式9Wm>ΔVhm×W/ΔVh式10ここで、W/ΔVhつまりβは既知であるので、ΔVhd及びΔVhmを決めれば、上記の式9及び式10から駆動用TFT25D及びメモリ用TFT25Mのチャネル幅Wd,Wmをそれぞれ決定することができる。これにより、駆動用TFT25Dのヒステリシス性を許容可能な程度に確実に抑えることができると共に、メモリ用TFT25Mに必要なヒステリシス性を確実に確保できるので、駆動用TFT25Dに正確な選択駆動を行わせると共に、メモリ用TFT25Mに良好なメモリ機能を発揮させることができる。-実施形態2の効果-したがって、この実施形態2によっても、ゲート絶縁膜28に対し当該絶縁膜28の形成とは別個に電荷蓄積機能を調整する工程を行わずして、駆動用TFT25D及びメモリ用TFT25Mの双方をチャネル領域29dc,29mcの面積で各々の機能に応じた所定のヒステリシス性に調整することができるので、TFTメモリ25の形成に必要な工程数を減らすことができ、上記実施形態1と同様な効果を得ることができる。しかも、駆動用TFT25D及びメモリ用TFT25Mのチャネル領域29dc,29mcのサイズをチャネル幅Wd,Wmで調整しているので、上記実施形態1のようにこれら各TFT25D,25Mのチャネル領域29dc,29mcのサイズをチャネル長Ld,Lmで調整する場合に比べて、データ読み出し時のメモリ用TFT25Mに流れる電流量が大きく、当該メモリ用TFT25Mにデータが書き込まれているか否かの判断を容易に行うことができる。《その他の実施形態》上記実施形態1では、駆動用TFT25D及びメモリ用TFT25Mのチャネル領域29dc,29mcのサイズを、チャネル幅Wd,Wmを同じにして上記式4及び式5に基づきチャネル長Ld,Lmで調整するとし、上記実施形態2では、駆動用TFT25D及びメモリ用TFT25Mのチャネル領域29dc,29mcのサイズを、チャネル長Ld,Lmを同じにして上記式9及び式10に基づきチャネル幅Wd,Wmで調整するとしたが、本発明はこれに限らない。例えば、駆動用TFT25D及びメモリ用TFT25Mのチャネル領域29dc,29mcについて、チャネル長Ld,Lmを上記実施形態1の式4及び式5に基づく長さとし、チャネル幅Wd,Wmを上記実施形態2の式9及び式10に基づく広さとすることが好ましい。このように構成されていれば、上記実施形態1及び2よりも駆動用TFT25Dのヒステリシス性を抑えることができると共にメモリ用TFT25Mのヒステリシス性を高めることができる。これにより、各TFTメモリ25間で駆動用TFT25D及びメモリ用TFT25Mのヒステリシス性が若干ばらついても、駆動用TFT25Dに正確な選択駆動を行わせると共に、メモリ用TFT25Mに良好なメモリ機能を発揮させることができ、歩留りも良くなる。また、上記実施形態1では、駆動用TFT25D及びメモリ用TFT25Mのチャネル幅Wd,Wmが同じであるとしたが、これに限らず、駆動用TFT25Dのチャネル幅Wdが相対的に狭く、メモリ用TFT25Mのチャネル幅Wmが相対的に広くなっていてもよい。また、上記実施形態2では、駆動用TFT25D及びメモリ用TFT25Mのチャネル長Ld,Lmが同じであるとしたが、これに限らず、駆動用TFT25Dのチャネル長Ldが相対的に短く、メモリ用TFT25Mのチャネル長Lmが相対的に長くなっていてもよい。また、その他、駆動用TFT25D及びメモリ用TFT25Mのチャネル領域29dc,29mcのサイズは、上記式4及び式5、並びに上記式9及び式10に則したチャネル長Ld,Lm及びチャネル幅Wd,Wmでなくても、駆動用TFT25D及びメモリ用TFT25Mが各々の機能に応じた所定のヒステリシス性を有するように、駆動用TFT25Dのチャネル領域29dcの面積が相対的に小さく、メモリ用TFT25Mのチャネル領域29mcの面積が相対的に大きくなっていればよい。以上、本発明の好ましい実施形態について説明したが、本発明の技術的範囲は上記実施形態に記載の範囲に限定されない。上記実施形態が例示であり、それらの各構成要素や各処理プロセスの組合せに、さらにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。例えば、上記各実施形態1及び2では、駆動用TFT25D及びメモリ用TFT25Mがボトムゲート構造を有する場合を例に挙げて説明したが、本発明はこれに限らず、これら駆動用TFT25D及びメモリ用TFT25Mは、ゲート絶縁膜28を介してゲート電極27d,27mと半導体層29d,29mとの位置が逆転したトップゲート構造、例えば、絶縁性基板上に半導体層が設けられ、該半導体層にゲート絶縁膜を介してゲート電極が設けられ、該ゲート電極を覆う層間絶縁膜上に互いに離間してソース電極及びドレイン電極が設けられ、該ソース電極及びドレイン電極が上記層間絶縁膜及びゲート絶縁膜に形成されたコンタクトホールを介して半導体層にそれぞれ接続された構造を採用したものであっても構わない。また、上記各実施形態1及び2では、液晶表示装置1を例に挙げて説明したが、本発明はこれに限らず、液晶表示装置1だけでなく、有機ELElectroLuminescence表示装置やプラズマ表示装置などの他の各種表示装置、さらにはメモリー機能が要求されるその他の電子機器にも広く適用することができる。"