可変周波数の第1クロック信号に基づいて負荷ドライバ回路によって駆動される負荷回路を模擬するダミー負荷回路と、前記ダミー負荷回路を駆動するためのダミークロック信号を生成するダミークロック生成回路と、前記負荷ドライバ回路に電源を供給するレギュレータから電源を供給され、前記ダミークロック信号に基づいて前記ダミー負荷回路を駆動するダミードライバ回路とを具備する負荷電流安定化回路。前記ダミークロック生成回路は、所定の期間内に前記第1クロック信号に含まれるパルスの数と、前記所定の期間内に前記ダミークロック信号に含まれるパルスの数との合計が一定になるように、前記ダミークロック信号を生成する請求項1に記載の負荷電流安定化回路。前記第1クロック信号の最高周波数以上の周波数で発振する発振器をさらに具備し、前記ダミークロック生成回路は、前記発振器から出力される第2クロック信号に基づいて前記ダミークロック信号を生成する請求項1または請求項2に記載の負荷電流安定化回路。前記ダミークロック生成回路は、前記第1クロック信号のパルスの立ち上がり直後に立ち上がる前記第2クロック信号のパルスをマスクして前記ダミークロック信号を生成する請求項3に記載の負荷電流安定化回路。前記ダミークロック生成回路は、周波数が前記第1クロック信号の最高周波数に固定される第3クロック信号を入力し、前記第3クロック信号に基づいて前記ダミークロック信号を生成する請求項1または請求項2に記載の負荷電流安定化回路。前記ダミークロック生成回路は、前記第1クロック信号の周波数が前記第3クロック信号の周波数に等しいときは、前記ダミークロック信号のパルスを生成せず、前記第1クロック信号の周波数が前記第3クロック信号の周波数より低いときは、前記第1クロック信号のパルスの立ち上がり直後に立ち上がる前記第3クロック信号のパルスをマスクして前記ダミークロック信号を生成する請求項5に記載の負荷電流安定化回路。前記ダミー負荷回路は、前記負荷回路が有する容量値に等しい容量値のキャパシタを備える請求項1から請求項6のいずれかに記載の負荷電流安定化回路。請求項1~請求項7のいずれかに記載の負荷電流安定化回路と、前記負荷電流安定化回路のダミードライバ回路と前記負荷ドライバ回路とに電源を供給するレギュレータとを具備する半導体集積回路装置。本発明は、電源電圧の変動を抑え、回路の動作に必要な電源電圧変動マージンを圧縮する負荷電流安定化回路を提供する。以下に、[発明を実施するための形態]で使用される番号符号を用いて、課題を解決するための手段を説明する。これらの番号符号は、[特許請求の範囲]の記載と[発明を実施するための形態]との対応関係を明らかにするために付加されたものである。ただし、それらの番号符号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。本発明の観点では、負荷電流安定化回路115/215は、ダミー負荷回路142/242と、ダミークロック生成回路120/220と、ダミードライバ回路152/252とを具備する。ダミー負荷回路142/242は、可変周波数の第1クロック信号TCLKに基づいて負荷ドライバ回路151/251によって駆動される負荷回路141/241を模擬する。ダミークロック生成回路120/220は、ダミー負荷回路142/242を駆動するためのダミークロック信号DCLKを生成する。ダミードライバ回路152/252は、負荷ドライバ回路151/251に電源を供給するレギュレータ110/210から電源を供給され、ダミークロック信号DCLKに基づいてダミー負荷回路142/242を駆動する。本発明の他の観点では、半導体集積回路装置は、上記負荷電流安定化回路115/215と、レギュレータ110/210とを具備する。レギュレータ110/210は、負荷電流安定化回路115/215のダミードライバ回路152/252と負荷ドライバ回路151/251とに電源を供給する。本発明によれば、電源電圧の変動を抑え、回路の動作に必要な電源電圧変動マージンを圧縮する負荷電流安定化回路を提供することができる。図面を参照して、本発明を実施するための形態を説明する。第1の実施の形態図1に、本発明の第1の実施の形態に係る半導体集積回路装置の構成が示される。半導体集積回路装置は、CPU190と、フラッシュメモリ部100と、発振器170とを具備する。フラッシュメモリ部100は、内部で使用される電源電圧を生成するレギュレータ110を含み、発振器170から供給されるクロック信号TCLKに基づいて動作する。CPU190は、発振器170から供給されるクロック信号TCLKに基づいてプログラムを実行し、フラッシュメモリ部100をアクセスする。発振器170は、CPU190およびフラッシュメモリ部100にクロック信号TCLKを供給する。また、CPU190は、動作状況に応じて発振器170の発振周波数を変更する。図2は、フラッシュメモリ部100に内蔵されるレギュレータ110の周辺の構成を示すブロック図である。フラッシュメモリ部100は、レギュレータ110の周辺に、負荷回路141と、ドライバ回路151と、負荷電流安定化回路115とを備える。負荷電流安定化回路115は、ダミークロック生成回路120、ダミー負荷回路142、ドライバ回路152、発振器130を備える。発振器130は、負荷回路141を駆動するクロック信号TCLKの最高周波数以上の周波数のクロック信号CLKHを出力する。ダミークロック生成回路120は、クロック信号TCLKと、発振器130から出力されるクロック信号CLKHとに基づいて、ダミー負荷回路142を駆動するクロック信号DCLKを生成して出力する。レギュレータ110は、ドライバ回路151、152に電源を供給する。ドライバ回路151は、クロック信号TCLKを入力して、負荷回路141を駆動する。ドライバ回路152は、クロック信号DCLKを入力して、ダミー負荷回路142を駆動する。負荷回路141は、フラッシュメモリ部100における本来の負荷であり、フラッシュメモリセルのワード線等に例示される。すなわち、ドライバ回路151は、クロック信号TCLKに基づいて、フラッシュメモリセルのワード線等の負荷回路141を充放電する。ダミー負荷回路142は、負荷回路141を模擬する回路である。負荷回路141が容量性の負荷であれば、ダミー負荷回路142も同じように容量性の回路とし、その容量値も同じ値になるように設定される。したがって、ドライバ回路152は、クロック信号DCLKに基づいて負荷回路142を充放電する。ダミークロック生成回路120は、図3に示されるように、非同期リセット入力を有するD型フリップフロップ121、122、123、124と、OR回路125と、NOT回路126と、AND回路128とを備える。フリップフロップ122は、データ入力ノードDをHレベル電源電圧VDDに接続され、クロック信号TCLKの立ち上がりに同期してHレベルを取り込み、出力ノードQから出力する。フリップフロップ123は、フリップフロップ122の出力をクロック信号CLKHの立ち上がりに同期して取り込み、出力ノードQから出力する。フリップフロップ124は、フリップフロップ123の出力をクロック信号CLKHの立ち上がりに同期して取り込み、出力ノードQから出力する。フリップフロップ121は、フリップフロップ123の出力をクロック信号TCLKの立ち上がりに同期して取り込み、出力ノードQから出力する。フリップフロップ121がHレベルになると、フリップフロップ121は、リセットされてLレベルの信号を出力する。OR回路125は、フリップフロップ121の出力と、フリップフロップ124の出力との論理和を示す信号をフリップフロップ123、フリップフロップ124に供給し、フリップフロップ121、フリップフロップ124の少なくとも一方の出力がHレベルになると、フリップフロップ123、フリップフロップ124をリセットする。また、フリップフロップ124の出力がHレベルになると、フリップフロップ122はリセットされる。フリップフロップ122の出力は、NOT回路126によって論理反転されてAND回路128に入力される。AND回路128は、クロック信号CLKHと論理反転されたフリップフロップ122の出力との論理積をクロック信号DCLKとして出力する。ダミークロック生成回路120は、クロック信号TCLKの立ち上がりを検出し、クロック信号CLKHをマスクしてクロック信号DCLKのパルス生成を抑制する。クロック信号TCLKの立ち上がりから2つ目のクロック信号CLKHの立ち上がりを検出すると、抑制を解除してクロック信号DCLKのパルスを生成する。したがって、クロック信号TCLKの立ち上がり直後の1パルスが削除されたクロック信号DCLKが生成される。図4を参照して、負荷電流安定化回路115の動作を説明する。発振器130は、所定の周波数で定常的に発振し、クロック信号CLKHを出力する図4a。一方、発振器170は、CPU190の制御によって発振周波数を変えてクロック信号TCLKを出力する図4b。ここでは、発振器170は、期間T1では発振停止状態、期間T2ではクロック信号CLKHと同じ周波数で発振する。また、発振器170は、期間T5では1/2の周波数、期間T4では1/4の周波数、期間T3では1/8の周波数で発振して、クロック信号TCLKを出力するものとする。したがって、期間T1では、発振器170は停止しているため、クロック信号TCLKにはパルスがなく図4b、ダミークロック生成回路120が生成するクロック信号DCLKは、発振器130によって生成されるクロック信号CLKHと同じ信号となる図4c期間T1。したがって、クロック信号TCLKとクロック信号DCLKとに出現するパルスの総数は、クロック信号CLKHのパルス数と同数になり、一定である。ここでは、クロック信号TCLKに出現するパルスがないため、クロック信号DCLKに含まれるパルスの立ち上がりエッジは、クロック信号CLKHに含まれるパルスの立ち上がりエッジの時間的分布と同じになってほぼ均等に分布し、所定の単位時間に出現するパルス数密度は等しく一定になる。期間T2では、発振器170は、発振器130と同じ周波数で発振するため、クロック信号TCLKにはクロック信号CLKHと同じ数のパルスが出現する図4b。ダミークロック生成回路120はパルスを出力せず、この期間のクロック信号DCLKにパルスが出現しない図4c期間T2。したがって、クロック信号TCLKとクロック信号DCLKとに出現するパルスの総数は、クロック信号CLKHのパルス数と同数になり、一定である。ここでは、クロック信号DCLKに出現するパルスがないため、クロック信号TCLKに含まれるパルスの立ち上がりエッジは、クロック信号CLKHに含まれるパルスの立ち上がりエッジの時間的分布と同じようにほぼ均等に分布し、所定の単位時間に出現するパルス数密度は等しく一定になる。期間T3では、クロック信号CLKHの8倍の周期のクロック信号TCLKが入力される図4b。ダミークロック生成回路120は、クロック信号TCLKの立ち上がり直後のパルスの1つを出力しないため、クロック信号TCLKの1周期中に、クロック信号DCLKには7個のパルスが出現する図4c期間T3。したがって、クロック信号TCLKとクロック信号DCLKとに出現するパルスの総数は、クロック信号CLKHのパルス数と同数になり、一定である。すなわち、クロック信号TCLKおよびクロック信号DCLKに含まれるパルスの立ち上がりエッジは、クロック信号CLKHに含まれるパルスの立ち上がりエッジの時間的分布と同じようにほぼ均等に分布し、所定の単位時間に出現するパルス数密度は等しく一定になる。期間T4では、発振器170は、クロック信号CLKHの周期の4倍のクロック信号TCLKを出力する図4b。ダミークロック生成回路120は、クロック信号TCLKの立ち上がり直後のパルスの1つを出力しないため、クロック信号TCLKの1周期中に、クロック信号DCLKには3個のパルスが出現する図4c期間T4。したがって、クロック信号TCLKとクロック信号DCLKとに出現するパルスの総数は、クロック信号CLKHのパルス数と同数になり、一定である。すなわち、クロック信号TCLKおよびクロック信号DCLKに含まれるパルスの立ち上がりエッジは、クロック信号CLKHに含まれるパルスの立ち上がりエッジの時間的分布と同じようにほぼ均等に分布し、所定の単位時間に出現するパルス数密度は等しく一定になる。期間T5では、発振器170は、クロック信号CLKHの周期の2倍のクロック信号TCLKを出力する図4b。ダミークロック生成回路120は、クロック信号TCLKの立ち上がり直後のパルスの1つを出力しないため、クロック信号TCLKの1周期中に、クロック信号DCLKには1個のパルスが出現する図4c期間T5。したがって、クロック信号TCLKとクロック信号DCLKとに出現するパルスの総数は、クロック信号CLKHのパルス数と同数になり、一定である。すなわち、クロック信号TCLKおよびクロック信号DCLKに含まれるパルスの立ち上がりエッジは、クロック信号CLKHに含まれるパルスの立ち上がりエッジの時間的分布と同じようにほぼ均等に分布し、所定の単位時間に出現するパルス数密度は等しく一定になる。このように、ダミークロック生成回路120は、クロック信号DCLKを生成し、ドライバ回路152は、クロック信号DCLKによってダミー負荷回路142を駆動する。クロック信号TCLKとクロック信号DCLKの一定時間当たりのパルス数の合計は、クロック信号CLKHのパルス数とほぼ一致する。このパルス数は、クロック信号TCLKの周波数に依存せず一定になる。すなわち、クロック信号TCLKおよびクロック信号DCLKに含まれるパルスの立ち上がりエッジは、クロック信号CLKHに含まれるパルスの立ち上がりエッジの時間的分布と同じようにほぼ均等に分布し、所定の単位時間に出現するパルス数密度は等しく一定になる。レギュレータ110の電流負荷は、クロック信号TCLKによって本来の負荷である負荷回路141を駆動する電流と、クロック信号DCLKによってダミー負荷回路142を駆動する電流との合計である。クロック信号TCLKおよびクロック信号DCLKの一定時間当たりのパルス数の合計密度が、クロック信号CLKHのパルス数密度とほぼ一致するということは、クロック信号CLKHにより本来の負荷である負荷回路141を駆動している場合と同じだけの電流負荷が、クロック信号TCLKの周波数に関わらず常にレギュレータ110にかかっていることになる。これにより、クロック信号TCLKの周波数変動があっても、レギュレータ110の電流負荷をほぼ一定に保つことが可能となる。通常、レギュレータ110は、常に一定の電圧を出力しようとするが、電流負荷が変化した瞬間に応答が間に合わず、出力電圧が変動してしまう。そのため、クロックの周波数が変化した瞬間すなわちパルスの密度が変化した瞬間には、電流負荷の変化により過渡的に出力電圧が変動する。例えば、図5に示されるように、動作クロック図5aに応答して負荷電流図5bが流れ、出力電圧図5cが変動する。すなわち、動作クロックが高速周波数大から低速周波数小に変化すると、負荷電流が減少する。負荷電流が減少した瞬間、レギュレータ110の応答が間に合わず、出力電圧が過渡的に上昇する。逆に、動作クロックが低速周波数小から高速周波数大に変化すると、負荷電流が増加する。負荷電流が増加した瞬間、レギュレータ110の応答が間に合わず、出力電圧が過渡的に低下する。これに対して、本発明の負荷電流安定化回路115を備えると、クロックの周波数変動に対し、電流負荷を一定に保つことが可能であり、クロックの周波数が変動した瞬間も、出力電圧を一定に保つことが可能となる。この結果、回路設計において、レギュレータの出力電圧の変動への考慮が不要となる。電源電圧変動マージンを圧縮することが可能となり、回路性能の向上や回路面積の削減の効果が得られる。また、通常、レギュレータの出力電圧の変動を抑えるためには、電源に安定化容量を接続する必要がある。この安定化容量は、大きな面積を必要とする。本発明により、大きな安定化容量を接続する必要が無くなるため、面積削減の効果が得られる。第2の実施の形態図面を参照して、第2の実施の形態を説明する。第2の実施の形態に係る半導体集積回路装置は、高速のクロック信号と低速のクロック信号との一方のクロック信号をスイッチによって選択して使用する。高速のクロック信号と低速のクロック信号とは、異なる発振器によって生成される。半導体集積回路装置は、スイッチの切り替えにより瞬時に動作周波数を切り替えることが可能となる。高速のクロック信号CLKHは、通常動作時に使用される。一定の精度が要求されるため、一般にPLLPhaseLockedLoop回路を使用して生成される。PLL回路は、発振安定時間が長いため、周波数を切り替える場合には必要な時間が長くなるが、一定の周波数のクロックを安定して出力することができる。一方、低速のクロックCLKLは、スタンバイ動作時などに使用される。精度はそれ程必要とされないため、一般にリングオシレータ等を使用して生成される。リングオシレータは、発振安定時間が短いため、周波数の切り替えに必要な時間が短くて済む。このような2種類のクロック信号を備える場合、高速のクロック信号CLKHは、半導体集積回路装置の動作周波数に依らず常に発振しているため、第1の実施の形態における発振器130の代りに、ダミークロック信号DCLKの生成に利用することが可能となる。図6に、第2の実施の形態に係る半導体集積回路装置の構成が示される。第2の実施の形態に係る半導体集積回路装置は、CPU290と、フラッシュメモリ部200と、高い周波数の発振器270と、低い発振器280とを具備する。フラッシュメモリ部200は、使用する電源電圧を生成するレギュレータ210を含み、発振器270、280から供給される高速クロック信号CLKH、低速クロック信号CLKLに基づいて動作する。CPU290は、発振器270、280から供給される高速クロック信号CLKH、低速クロック信号CLKLの一方を選択し、選択されたクロック信号に基づいてプログラムを実行し、フラッシュメモリ部200をアクセスする。CPU290は、使用する動作周波数を示す選択信号CLKSELをフラッシュメモリ部200に与える。また、CPU290は、動作状況に応じて発振器280の発振周波数を変更する。ここでは、選択信号CLKSELがHを示す場合、高速クロック信号CLKHに基づいて動作し、選択信号CLKSELがLを示す場合、低速クロック信号CLKLに基づいて動作するものとして説明する。発振器270は、常時、一定の周波数で発振し、高速クロック信号CLKHを出力する。この高速クロック信号CLKHがフラッシュメモリ部200の最高動作周波数を示す。発振器280は、CPU290の指示に応答して発振する周波数を変更し、低速クロック信号CLKLを出力する。したがって、低速クロック信号CLKLの周波数は、0Hz~最高動作周波数CLKHとなる。図7は、フラッシュメモリ部200に内蔵されるレギュレータ210の周辺を示すブロック図である。フラッシュメモリ部200は、レギュレータ210の周辺に、負荷回路241と、ドライバ回路251と、負荷電流安定化回路215と、クロック信号を切り替える選択回路230とを備える。負荷電流安定化回路215は、ダミークロック生成回路220と、ダミー負荷回路242と、ドライバ回路252とを備える。選択回路230は、入力される高速クロック信号CLKHと低速クロック信号CLKLとのうちの一方を選択信号CLKSELに基づいて選択し、クロック信号TCLKとして出力する。ダミークロック生成回路220は、選択信号CLKSELと高速クロック信号CLKHと低速クロック信号CLKLとに基づいてダミー負荷回路242を駆動するクロック信号DCLKを生成して出力する。レギュレータ210は、ドライバ回路251、252に電源を供給する。ドライバ回路251は、クロック信号TCLKを入力して、負荷回路241を駆動する。ドライバ回路252は、クロック信号DCLKを入力して、負荷回路242を駆動する。負荷回路241は、フラッシュメモリ部200の本来の負荷であり、フラッシュメモリセルのワード線等に例示される。すなわち、ドライバ回路251は、クロック信号TCLKに基づいて、フラッシュメモリセルのワード線等の負荷回路241を充放電する。ダミー負荷回路242は、負荷回路241を模擬する回路である。負荷回路241が容量性の負荷であれば、ダミー負荷回路242も同じように容量性の回路とし、その容量値も同じ値になるように設定される。したがって、ドライバ回路252は、クロック信号DCLKに基づいて負荷回路242を充放電する。ダミークロック生成回路220は、図8に示されるように、非同期リセット入力を有するD型フリップフロップ221、222、223、224と、OR回路225と、NOT回路226、227と、AND回路228、229とを備える。フリップフロップ222は、データ入力ノードDをHレベル電源電圧VDDに接続され、クロック信号TCLKの立ち上がりに同期してHレベルを取り込み、出力ノードQから出力する。フリップフロップ223は、フリップフロップ222の出力を高速クロック信号CLKHの立ち上がりに同期して取り込み、出力ノードQから出力する。フリップフロップ224は、フリップフロップ223の出力を高速クロック信号CLKHの立ち上がりに同期して取り込み、出力ノードQから出力する。フリップフロップ221は、フリップフロップ223の出力をクロック信号TCLKの立ち上がりに同期して取り込み、出力ノードQから出力する。フリップフロップ221がHレベルになると、フリップフロップ221は、リセットされてLレベルの信号を出力する。OR回路225は、フリップフロップ221の出力と、フリップフロップ224の出力との論理和を示す信号をフリップフロップ223、フリップフロップ224に供給し、フリップフロップ221、フリップフロップ224の少なくとも一方の出力がHレベルになると、フリップフロップ223、フリップフロップ224をリセットする。また、フリップフロップ224の出力がHレベルになると、フリップフロップ222はリセットされる。フリップフロップ222の出力は、NOT回路226によって論理反転されてAND回路228に入力される。AND回路228は、高速クロック信号CLKHと論理反転されたフリップフロップ222の出力との論理積を出力する。この信号は、第1の実施の形態において説明されたクロック信号TCLKクロック信号CLKL相当の立ち上がり直後のパルスを除いたクロック信号に相当し、選択信号CLKSELがLを示すときのクロック信号となる。したがって、AND回路229は、選択信号CLKSELをNOT回路227によって論理反転した信号とAND回路228の出力との論理積をとり、ダミークロック信号DCLKとして出力する。選択信号CLKSELがHを示すとき、負荷回路241に供給されるクロック信号TCLKは、高速クロック信号CLKHであり、ダミークロック信号DCLKにパルスは必要ない。このように、高速クロック信号CLKHが外部から供給されるため、第1の実施の形態で説明された発振器130が不要となる。図9を参照して、負荷電流安定化回路225の動作を説明する。CPU290は、動作状況に応じてクロック信号を切り替えて使用する。その使用されるクロック信号を示す選択信号CLKSELがフラッシュメモリ部200に供給される図9a。期間T1および期間T3~T5では、選択信号CLKSELはLを示し、低速クロック信号CLKLが選択される。期間T2では、選択信号CLKSELはHを示し、高速クロック信号CLKHが選択される。高速クロック信号CLKHは、所定の周波数でパルスを常時期間T1~T5供給している図9b。低速クロック信号CLKLは、CPU290から制御を受けて、期間T1、T2では停止状態でパルスを供給しない。低速クロック信号CLKLは、期間T3では高速クロック信号CLKHの8倍の周期でパルスを供給し、期間T4では高速クロック信号CLKHの4倍の周期でパルスを供給し、期間T5では高速クロック信号CLKHの2倍の周期でパルスを供給する図9c。期間T1では、選択信号CLKSELがLを示し、本来の負荷である負荷回路241には、停止中の低速クロック信号CLKLが選択され、クロック信号TCLKとして供給される図9d。また、ダミークロック生成回路220は、低速クロック信号CLKLにパルスが含まれないため、高速クロック信号CLKHをクロック信号DCLKとしてダミー負荷回路242に供給する図9e。したがって、期間T1におけるクロック信号TCLKとクロック信号DCLKとに出現するパルスの総数は、高速クロック信号CLKHに出現するパルス数と同数となり、一定である。ここでは、クロック信号DCLKとして高速クロック信号CLKHが供給されるため、クロック信号DCLKに含まれるパルスと、高速クロック信号CLKHに含まれるパルスとは、ほぼ同タイミングで出現する。すなわち、クロック信号TCLKおよびクロック信号DCLKに含まれるパルスの立ち上がりエッジは、クロック信号CLKHに含まれるパルスの立ち上がりエッジの時間的分布と同じようにほぼ均等に分布し、所定の単位時間に出現するパルス数密度は等しく一定になる。期間T2では、選択信号CLKSELがHを示すため、高速クロック信号CLKHが選択され、クロック信号TCLKとして負荷回路241に供給される図9d。ダミークロック生成回路220は、選択信号CLKSELがHを示すため、AND回路229によってパルスを含まないクロック信号DCLKを出力する図9e。したがって、期間T2におけるクロック信号TCLKとクロック信号DCLKとに出現するパルスの総数は、高速クロック信号CLKHに出現するパルス数と同数となり、一定である。ここでは、クロック信号TCLKとして高速クロック信号CLKHが選択され、高速クロック信号CLKHとほぼ同じタイミングでクロック信号TCLKにパルスが出現し、クロック信号DCLKにパルスは含まれない。したがって、クロック信号TCLKおよびクロック信号DCLKに含まれるパルスの立ち上がりエッジは、クロック信号CLKHに含まれるパルスの立ち上がりエッジの時間的分布と同じようにほぼ均等に分布し、所定の単位時間に出現するパルス数密度は等しく一定になる。期間T3~T5では、選択信号CLKSELがLを示すため、低速クロック信号CLKLが選択され、クロック信号TCLKとして負荷回路241に供給される図9d。ダミークロック生成回路220は、低速クロック信号CLKLの立ち上がりを検知して、高速クロック信号CLKHの直後のパルスを削除したクロック信号DCLKを生成してダミー負荷回路242に供給する図9e。したがって、期間T3~T5におけるクロック信号TCLKとクロック信号DCLKとに出現するパルスの総数は、高速クロック信号CLKHに出現するパルス数と同数となり、一定である。すなわち、クロック信号TCLKおよびクロック信号DCLKに含まれるパルスの立ち上がりエッジは、クロック信号CLKHに含まれるパルスの立ち上がりエッジの時間的分布と同じようにほぼ均等に分布し、所定の単位時間に出現するパルス数密度は等しく一定になる。このように、ダミークロック生成回路220は、クロック信号DCLKを生成し、ドライバ回路252は、クロック信号DCLKによってダミー負荷回路242を駆動する。クロック信号TCLKとクロック信号DCLKの一定時間当たりのパルス数の合計は、高速クロック信号CLKHのパルス数と一致し、一定になる。レギュレータ210の電流負荷は、クロック信号TCLKによって本来の負荷である負荷回路241を駆動する電流と、クロック信号DCLKによってダミー負荷回路242を駆動する電流との合計である。クロック信号TCLKおよびクロック信号DCLKの一定時間当たりのパルス数の合計が、高速クロック信号CLKHのパルス数と一致するということは、高速クロック信号CLKHにより本来の負荷である負荷回路241を駆動している場合と同じだけの電流負荷が、クロック信号TCLKの周波数に関わらず常にレギュレータ210にかかっていることになる。これにより、クロック信号TCLKの周波数変動があっても、レギュレータ210の電流負荷をほぼ一定に保つことが可能となる。第1の実施の形態における発振器130に相当する発振器は不要となるため、さらに面積を小さくすることが可能である。以上レギュレータを有する回路として、フラッシュマクロ回路を例として実施の形態について説明したが、内部にレギュレータを有する回路であれば、フラッシュマクロ回路に限定されない。このように、内部にレギュレータを有する回路において、動作クロックに基づいて負荷を駆動するドライバ回路の電源を供給するレギュレータの出力電圧は、動作クロックの周波数が変化すると、負荷電流が変化するため、過渡的に変動する。本発明の負荷電流安定化回路は、動作クロックの周波数変化における負荷電流の変化を抑制し、過渡的な出力電圧の変動を軽減する。ドライバ回路が駆動する本来の負荷回路が容量性の負荷であれば、その負荷回路と同じ容量を有するダミー負荷回路を設け、そのダミー負荷回路は、本来の負荷回路を駆動するドライバ回路と同じ電源、同じサイズを有する別のドライバ回路によって駆動される。負荷電流安定化回路は、そのダミー負荷回路を駆動するダミークロック信号を生成するダミークロック生成回路と、ダミー負荷回路と、ドライバ回路とを含む。ダミークロック信号は、動作クロック信号の最高周波数またはそれ以上の周波数のクロック信号に基づいて、動作クロック信号の立ち上がりを検出して直後のダミークロック信号のパルスの生成を抑制して生成される。したがって、一定時間当たりの動作クロック信号に含まれるパルス数とダミークロック信号に含まれるパルス数との合計は、動作クロック信号の周波数によらず一定となる。クロック信号の1パルスにおいて充放電される負荷電流は、動作クロック信号とダミークロック信号とでは、ほぼ同じになるようにダミー負荷回路が設定される。そのため、動作クロック信号の周波数の変化によらず、負荷電流は一定となる。このようにダミークロック信号を生成することによって、レギュレータの出力電圧の変動を抑えることができる。したがって、レギュレータを電源とする回路の動作に必要な電源電圧変動マージンを圧縮することが可能となり、回路性能の向上や、回路面積の削減の効果が得られる。また、電源電圧の変動を抑える安定化容量を削減することが可能となり、面積削減の効果が得られる。以上、実施の形態を参照して本願発明を説明したが、上記実施の形態は、矛盾のない限り組み合わせて実施可能である。また、本願発明は上記実施の形態に限定されるものではなく、本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。