ヒューズと、第1ヒューズ感知信号に応答して感知ノードを第1駆動する第1駆動部と、前記ヒューズとともに駆動経路を構成し、第2ヒューズ感知信号に応答して前記感知ノードを第2駆動する第2駆動部と、前記ヒューズと並列に接続されたバイパス抵抗部と、前記感知ノードの電圧に応答して前記ヒューズのプログラミング状態を感知する感知部と、を備えることを特徴とする半導体集積回路。前記第1ヒューズ感知信号が、感知ノード初期化区間で前記第1駆動部をイネーブルさせ、以後の区間で前記第1駆動部をディセーブルさせることを特徴とする請求項1に記載の半導体集積回路。前記第2ヒューズ感知信号が、ヒューズ状態感知区間で前記第2駆動部をイネーブルさせ、以後の区間で前記第2駆動部をディセーブルさせることを特徴とする請求項2に記載の半導体集積回路。前記第1駆動部が、プルダウン電圧源と前記感知ノードとの間に提供され、前記第2駆動部が、プルアップ電圧源と前記感知ノードとの間に提供されることを特徴とする請求項3に記載の半導体集積回路。第1駆動部が、プルアップ電圧源と前記感知ノードとの間に提供され、前記第2駆動部が、プルダウン電圧源と前記感知ノードとの間に提供されることを特徴とする請求項3に記載の半導体集積回路。前記感知部が、前記感知ノードを入力端とするインバータを含む反転ラッチを備えることを特徴とする請求項1に記載の半導体集積回路。ヒューズと、第1ヒューズ感知信号に応答して感知ノードをプルダウン駆動するNMOSトランジスタと、前記ヒューズとともにプルアップ駆動経路を構成し、第2ヒューズ感知信号に応答して前記感知ノードをプルアップ駆動するPMOSトランジスタと、前記ヒューズと並列に接続されたバイパス抵抗部と、前記感知ノードの電圧に応答して前記ヒューズのプログラミング状態を感知する感知部と、を備えることを特徴とする半導体集積回路。前記ヒューズの一端が前記感知ノードに接続され、前記PMOSトランジスタが、プルアップ電圧源にソースが接続され、前記ヒューズの他端にドレーンが接続され、前記第2ヒューズ感知信号をゲート入力とすることを特徴とする請求項7に記載の半導体集積回路。前記ヒューズの一端がプルアップ電圧源に接続され、前記PMOSトランジスタが、前記ヒューズの他端にソースが接続され、前記感知ノードにドレーンが接続され、前記第2ヒューズ感知信号をゲート入力とすることを特徴とする請求項7に記載の半導体集積回路。前記第1ヒューズ感知信号が、感知ノード初期化区間で論理レベルハイで活性化され、以後の区間で論理レベルローに遷移することを特徴とする請求項8または9に記載の半導体集積回路。前記第2ヒューズ感知信号が、ヒューズ状態感知区間で論理レベルローで活性化され、以後の区間で論理レベルハイに遷移することを特徴とする請求項10に記載の半導体集積回路。前記感知部が、前記感知ノードを入力端とする第1インバータと、前記第1インバータの出力信号を入力とし、前記感知ノードを出力端とする第2インバータと、を備えることを特徴とする請求項7に記載の半導体集積回路。前記ヒューズがカットされていない場合、前記PMOSトランジスタ、前記抵抗部、および前記ヒューズが有する有効抵抗値と、前記第2インバータに含まれたプルダウンNMOSトランジスタの有効抵抗値との抵抗比が、Va<ViLここで、Vaは前記感知ノードの電圧、ViLは前記第1インバータのロジックロー入力特性値を満足することを特徴とする請求項12に記載の半導体集積回路。前記ヒューズがカットされた場合、前記PMOSトランジスタ、および前記抵抗部が有する有効抵抗値と、前記第2インバータに含まれたプルダウンNMOSトランジスタの有効抵抗値との抵抗比が、Va>ViHここで、Vaは前記感知ノードの電圧、ViHは前記第1インバータのロジックハイ入力特性値を満足することを特徴とする請求項12に記載の半導体集積回路。ヒューズと、第1ヒューズ感知信号に応答して感知ノードをプルダウン駆動するNMOSトランジスタと、前記ヒューズとともにプルアップ駆動経路を構成し、第2ヒューズ感知信号に応答して前記感知ノードをプルアップ駆動する第1PMOSトランジスタと、前記ヒューズおよび前記第1PMOSトランジスタとともにプルアップ駆動経路を構成し、前記第1ヒューズ感知信号に応答して前記感知ノードをプルアップ駆動する第2PMOSトランジスタと、前記ヒューズと並列に接続されたバイパス抵抗部と、前記感知ノードの電圧に応答して前記ヒューズのプログラミング状態を感知する感知部と、を備えることを特徴とする半導体集積回路。前記第1PMOSトランジスタが、プルアップ電圧源にソースが接続され、前記ヒューズの一端にドレーンが接続され、前記第2ヒューズ感知信号をゲート入力とし、前記第2PMOSトランジスタが、前記ヒューズの他端にソースが接続され、前記感知ノードにドレーンが接続され、前記第1ヒューズ感知信号をゲート入力とすることを特徴とする請求項15に記載の半導体集積回路。前記第2PMOSトランジスタが、プルアップ電圧源にソースが接続され、前記ヒューズの一端にドレーンが接続され、前記第1ヒューズ感知信号をゲート入力とし、前記第1PMOSトランジスタが、前記ヒューズの他端にソースが接続され、前記感知ノードにドレーンが接続され、前記第2ヒューズ感知信号をゲート入力とすることを特徴とする請求項15に記載の半導体集積回路。前記第1ヒューズ感知信号が、感知ノード初期化区間で論理レベルハイで活性化され、以後の区間で論理レベルローに遷移することを特徴とする請求項16または17に記載の半導体集積回路。前記第2ヒューズ感知信号が、ヒューズ状態感知区間で論理レベルローで活性化され、以後の区間で論理レベルハイに遷移することを特徴とする請求項18に記載の半導体集積回路。前記感知部が、前記感知ノードを入力端とする第1インバータと、前記第1インバータの出力信号を入力とし、前記感知ノードを出力端とする第2インバータと、を備えることを特徴とする請求項15に記載の半導体集積回路。前記ヒューズがカットされていない場合、前記第1PMOSトランジスタ、第2PMOSトランジスタ、前記抵抗部、および前記ヒューズが有する有効抵抗値と、前記第2インバータに含まれたプルダウンNMOSトランジスタの有効抵抗値との抵抗比が、Va<ViLここで、Vaは前記感知ノードの電圧、ViLは前記第1インバータのロジックロー入力特性値を満足することを特徴とする請求項20に記載の半導体集積回路。前記ヒューズがカットされた場合、前記第1PMOSトランジスタ、第2PMOSトランジスタ、および前記抵抗部が有する有効抵抗値と、前記第2インバータに含まれたプルダウンNMOSトランジスタの有効抵抗値との抵抗比が、Va>ViHここで、Vaは前記感知ノードの電圧、ViHは前記第1インバータのロジックハイ入力特性値を満足することを特徴とする請求項20に記載の半導体集積回路。ヒューズと、第1ヒューズ感知信号に応答して感知ノードをプルアップ駆動するPMOSトランジスタと、前記ヒューズとともにプルダウン駆動経路を構成し、第2ヒューズ感知信号に応答して前記感知ノードをプルダウン駆動するNMOSトランジスタと、前記ヒューズと並列に接続されたバイパス抵抗部と、前記感知ノードの電圧に応答して前記ヒューズのプログラミング状態を感知する感知部と、を備えることを特徴とする半導体集積回路。前記ヒューズの一端が前記感知ノードに接続され、前記NMOSトランジスタが、プルダウン電圧源にソースが接続され、前記ヒューズの他端にドレーンが接続され、前記第2ヒューズ感知信号をゲート入力とすることを特徴とする請求項23に記載の半導体集積回路。前記ヒューズの一端がプルアップ電圧源に接続され、前記NMOSトランジスタが、前記ヒューズの他端にソースが接続され、前記感知ノードにドレーンが接続され、前記第2ヒューズ感知信号をゲート入力とすることを特徴とする請求項23に記載の半導体集積回路。前記第1ヒューズ感知信号が、感知ノード初期化区間で論理レベルローで活性化され、以後の区間で論理レベルハイに遷移することを特徴とする請求項24または25に記載の半導体集積回路。前記第2ヒューズ感知信号が、ヒューズ状態感知区間で論理レベルハイで活性化され、以後の区間で論理レベルローに遷移することを特徴とする請求項26に記載の半導体集積回路。前記感知部が、前記感知ノードを入力端とする第1インバータと、前記第1インバータの出力信号を入力とし、前記感知ノードを出力端とする第2インバータと、を備えることを特徴とする請求項23に記載の半導体集積回路。前記ヒューズがカットされていない場合、前記NMOSトランジスタ、前記抵抗部、および前記ヒューズが有する有効抵抗値と、前記第2インバータに含まれたプルアップPMOSトランジスタの有効抵抗値との抵抗比が、Va<ViLここで、Vaは前記感知ノードの電圧、ViLは前記第1インバータのロジックロー入力特性値を満足することを特徴とする請求項28に記載の半導体集積回路。前記ヒューズがカットされた場合、前記NMOSトランジスタ、および前記抵抗部が有する有効抵抗値と、前記第2インバータに含まれたプルアップPMOSトランジスタの有効抵抗値との抵抗比が、Va>ViHここで、Vaは前記感知ノードの電圧、ViHは前記第1インバータのロジックハイ入力特性値を満足することを特徴とする請求項28に記載の半導体集積回路。ヒューズと、第1ヒューズ感知信号に応答して感知ノードをプルアップ駆動するPMOSトランジスタと、前記ヒューズとともにプルダウン駆動経路を構成し、第2ヒューズ感知信号に応答して前記感知ノードをプルダウン駆動する第1NMOSトランジスタと、前記ヒューズおよび前記第1NMOSトランジスタとともにプルダウン駆動経路を構成し、前記第1ヒューズ感知信号に応答して前記感知ノードをプルダウン駆動する第2NMOSトランジスタと、前記ヒューズと並列に接続されたバイパス抵抗部と、前記感知ノードの電圧に応答して前記ヒューズのプログラミング状態を感知する感知部と、を備えることを特徴とする半導体集積回路。前記第1NMOSトランジスタが、プルダウン電圧源にソースが接続され、前記ヒューズの一端にドレーンが接続され、前記第2ヒューズ感知信号をゲート入力とし、前記第2NMOSトランジスタが、前記ヒューズの他端にソースが接続され、前記感知ノードにドレーンが接続され、前記第1ヒューズ感知信号をゲート入力とすることを特徴とする請求項31に記載の半導体集積回路。前記第2NMOSトランジスタが、プルダウン電圧源にソースが接続され、前記ヒューズの一端にドレーンが接続され、前記第1ヒューズ感知信号をゲート入力とし、前記第1NMOSトランジスタが、前記ヒューズの他端にソースが接続され、前記感知ノードにドレーンが接続され、前記第2ヒューズ感知信号をゲート入力とすることを特徴とする請求項31に記載の半導体集積回路。前記第1ヒューズ感知信号が、感知ノード初期化区間で論理レベルローで活性化され、以後の区間で論理レベルハイに遷移することを特徴とする請求項32または33に記載の半導体集積回路。前記第2ヒューズ感知信号が、ヒューズ状態感知区間で論理レベルハイで活性化され、以後の区間で論理レベルローに遷移することを特徴とする請求項34に記載の半導体集積回路。前記感知部が、前記感知ノードを入力端とする第1インバータと、前記第1インバータの出力信号を入力とし、前記感知ノードを出力端とする第2インバータと、を備えることを特徴とする請求項31に記載の半導体集積回路。前記ヒューズがカットされていない場合、前記第1NMOSトランジスタ、第2NMOSトランジスタ、前記抵抗部、および前記ヒューズが有する有効抵抗値と、前記第2インバータに含まれたプルアップPMOSトランジスタの有効抵抗値との抵抗比が、Va<ViLここで、Vaは前記感知ノードの電圧、ViLは前記第1インバータのロジックロー入力特性値を満足することを特徴とする請求項36に記載の半導体集積回路。前記ヒューズがカットされた場合、前記第1NMOSトランジスタ、第2NMOSトランジスタ、および前記抵抗部が有する有効抵抗値と、前記第2インバータに含まれたプルアップPMOSトランジスタの有効抵抗値との抵抗比が、Va>ViHここで、Vaは前記感知ノードの電圧、ViHは前記第1インバータのロジックハイ入力特性値を満足することを特徴とする請求項36に記載の半導体集積回路。複数のヒューズと、プリチャージ信号に応答して共通感知ノードをプルアップ駆動する第1駆動部と、該当ヒューズとともにプルダウン駆動経路を構成し、該当アドレス情報に応答して前記共通感知ノードをプルダウン駆動する複数の第2駆動部と、該当ヒューズと並列に接続された複数のバイパス抵抗部と、前記共通感知ノードの電圧に応答して前記複数のヒューズ各々のプログラミング状態を感知する感知部と、を備えることを特徴とする半導体メモリ装置。前記プリチャージ信号が、プリチャージコマンドを受けて活性化され、アクティブコマンドを受けて非活性化されることを特徴とする請求項39に記載の半導体メモリ装置。各々のアドレス情報が、前記アクティブコマンドを受けて順次活性化され、活性化区間が、tRCDminRastoCasDelaytimeの最小値より小さいことを特徴とする請求項40に記載の半導体メモリ装置。本発明は、上記課題を解決するためになされたものであり、その目的は、ヒューズ回路を構成する回路素子数の増加を最小化しつつ、ヒューズを再接続する金属イオンの電気/化学的マイグレーション現象を防止することができる半導体集積回路および半導体メモリ装置を提供することにある。本発明の第1側面によれば、ヒューズと、第1ヒューズ感知信号に応答して感知ノードを第1駆動する第1駆動部と、前記ヒューズとともに駆動経路を構成し、第2ヒューズ感知信号に応答して前記感知ノードを第2駆動する第2駆動部と、前記ヒューズと並列に接続されたバイパス抵抗部と、前記感知ノードの電圧に応答して前記ヒューズのプログラミング状態を感知する感知部とを備える半導体集積回路が提供される。ここで、前記第1ヒューズ感知信号は、感知ノード初期化区間で前記第1駆動部をイネーブルさせ、その後の区間で前記第1駆動部をディセーブルさせ、前記第2ヒューズ感知信号は、ヒューズ状態感知区間で前記第2駆動部をイネーブルさせ、その後の区間で前記第2駆動部をディセーブルさせる。さらに、前記第1駆動部は、プルダウン電圧源と前記感知ノードの間に提供され、前記第2駆動部はプルアップ電圧源と前記感知ノードの間に提供可能である。一方、第1駆動部は、プルアップ電圧源と前記感知ノードの間に提供され、前記第2駆動部はプルダウン電圧源と前記感知ノードの間に提供可能である。好ましくは、前記感知部は前記感知ノードを入力端とするインバータを含む反転ラッチを備える。本発明の第2側面によれば、ヒューズと、第1ヒューズ感知信号に応答して感知ノードをプルダウン駆動するNMOSトランジスタと、前記ヒューズとともにプルアップ駆動経路を構成し、第2ヒューズ感知信号に応答して前記感知ノードをプルアップ駆動するPMOSトランジスタと、前記ヒューズと並列に接続されたバイパス抵抗部と、前記感知ノードの電圧に応答して前記ヒューズのプログラミング状態を感知する感知部とを備える半導体集積回路が提供される。本発明の第3側面によれば、ヒューズと、第1ヒューズ感知信号に応答して感知ノードをプルダウン駆動するNMOSトランジスタと、前記ヒューズとともにプルアップ駆動経路を構成し、第2ヒューズ感知信号に応答して前記感知ノードをプルアップ駆動する第1PMOSトランジスタと、前記ヒューズおよび前記第1PMOSトランジスタとともにプルアップ駆動経路を構成し、前記第1ヒューズ感知信号に応答して前記感知ノードをプルアップ駆動する第2PMOSトランジスタと、前記ヒューズと並列に接続されたバイパス抵抗部と、前記感知ノードの電圧に応答して前記ヒューズのプログラミング状態を感知する感知部とを備える半導体集積回路が提供される。本発明の第4側面によれば、ヒューズと、第1ヒューズ感知信号に応答して感知ノードをプルアップ駆動するPMOSトランジスタと、前記ヒューズとともにプルダウン駆動経路を構成し、第2ヒューズ感知信号に応答して前記感知ノードをプルダウン駆動するNMOSトランジスタと、前記ヒューズと並列に接続されたバイパス抵抗部と、前記感知ノードの電圧に応答して前記ヒューズのプログラミング状態を感知する感知部とを備える半導体集積回路が提供される。本発明の第5側面によれば、ヒューズと、第1ヒューズ感知信号に応答して感知ノードをプルアップ駆動するPMOSトランジスタと、前記ヒューズとともにプルダウン駆動経路を構成し、第2ヒューズ感知信号に応答して前記感知ノードをプルダウン駆動する第1NMOSトランジスタと、前記ヒューズおよび前記第1NMOSトランジスタとともにプルダウン駆動経路を構成し、前記第1ヒューズ感知信号に応答して前記感知ノードをプルダウン駆動する第2NMOSトランジスタと、前記ヒューズと並列に接続されたバイパス抵抗部と、前記感知ノードの電圧に応答して前記ヒューズのプログラミング状態を感知する感知部とを備える半導体集積回路が提供される。本発明の第6側面によれば、複数のヒューズと、プリチャージ信号に応答して共通感知ノードをプルアップ駆動する第1駆動部と、該当ヒューズとともにプルダウン駆動経路を構成し、該当アドレス情報に応答して前記共通感知ノードをプルダウン駆動する複数の第2駆動部と、該当ヒューズと並列に接続された複数のバイパス抵抗部と、前記共通感知ノードの電圧に応答して前記複数のヒューズ各々のプログラミング状態を感知する感知部とを備える半導体メモリ装置が提供される。本発明によると、工程の改善やヒューズの物理的な変形なしで、設計的にヒューズ両端に等電位を具現することによって、ヒューズを再接続する金属イオンの電気/化学的マイグレーション現象による不良を解決することができる。また、ヒューズ回路を構成する回路素子数の増加を最小化して、回路面積の増加を抑制することができる。以下、本発明が属する技術分野で通常の知識を有する者が本発明を実施することができるようにするために、図面を参照して本発明の実施形態を詳細に説明する。図2は、本発明の第1実施形態に係るヒューズ回路を示した図である。図2を参照すれば、本実施形態に係るヒューズ回路は、ヒューズFUSEと、第1ヒューズ感知信号IN1に応答して感知ノードAを駆動する第1駆動部20と、ヒューズFUSEとともに駆動経路を構成し、第2ヒューズ感知信号IN2に応答して感知ノードAを駆動する第2駆動部22と、ヒューズFUSEと並列接続されたバイパス抵抗部24と、感知ノードAにかかった電圧に応答してヒューズFUSEのプログラミング状態を感知する感知部26とを備える。ここで、ヒューズFUSEおよびバイパス抵抗部24は、プルアップ経路のどこにでも配置することができ、場合によってはプルダウン経路にも配置することができる。図2に例示されたヒューズ回路の詳細回路構成を説明する。まず、第1駆動部20は、接地電圧VSSにソースが接続され、感知ノードAにドレーンが接続され、第1ヒューズ感知信号IN1をゲート入力とするNMOSトランジスタMN10を備える。第2駆動部22は、電源電圧端VDDにソースが接続され、ノードBにドレーンが接続され、第2ヒューズ感知信号IN2をゲート入力とするPMOSトランジスタMP10を備える。ヒューズFUSEは、ノードBおよび感知ノードAの間に接続され、バイパス抵抗部24は、ノードBと感知ノードAとの間に、ヒューズFUSEと並列に接続された抵抗Rを備える。感知部26は、感知ノードAを入力端として出力信号OUTを出力するインバータIV10と、出力信号OUTの入力を受けて感知ノードAを出力端とするインバータIV11とを備える。図3Aは、図2に示す第1および第2ヒューズ感知信号IN1、IN2の波形を表したものであり、下記の表2は、第1および第2ヒューズ感知信号IN1、IN2およびヒューズの状態にともなう、図2のヒューズ回路の各ノードの電圧変化を表したもので、以下、これを参照して図2のヒューズ回路の動作を説明する。まず、ヒューズ回路の初期化区間第1動作区間では、第1および第2ヒューズ感知信号IN1、IN2は、すべて論理レベルハイで非活性化された状態である。この時、NMOSトランジスタMN10がターンオンされて感知ノードAを放電させ、出力信号OUTは論理レベルハイとなる。次に、ヒューズ回路のヒューズ状態感知区間第2動作区間では、第1および第2ヒューズ感知信号IN1、IN2は、すべて論理レベルローで活性化した状態となる。したがって、NMOSトランジスタMN10はターンオフされ、PMOSトランジスタMP10はターンオンされる。また、インバータIV11のプルダウンNMOSトランジスタは、初期値を維持する駆動を継続する。ここで、ヒューズFUSEがカットされなかった場合を先に説明する。PMOSトランジスタMP10が感知ノードAに対するプルアップ駆動を行い、インバータIV11のプルダウンNMOSトランジスタが感知ノードAに対するプルダウン駆動を行うことになる。すなわち、プルアップ装置MP10、FUSE、Rの有効抵抗値と、プルダウン装置インバータIV11のプルダウンNMOSトランジスタの有効抵抗値との抵抗比によって、感知ノードAの遷移が行われる。感知ノードAの電圧レベルVaがインバータIV10のロジック閾値より高まると、安定的な動作のためにVa>ViH、出力信号OUTは論理レベルローとなる。この出力信号OUTは、フィードバックされてインバータIV11のPMOSトランジスタをターンオンさせ、感知ノードAが安定的に論理レベルハイ状態を維持するようにする。この動作は図1のヒューズ回路の動作と異なることはない。ただし、ヒューズFUSEに並列に抵抗Rが連結されているため、プルアップ装置の有効抵抗が減ることになり、ヒューズFUSEが連結された状態をより安定的に感知することができる。一方、ヒューズFUSEがカットされた場合には、ヒューズFUSEの両端子が抵抗Rで連結されているため、実際にヒューズFUSEの両端子は絶縁された状態ではないが参考として、カットされたヒューズは、理想的には無限大の抵抗値を有し、通常1MΩ以上の抵抗を有する、感知ノードAの電圧レベルVaが無条件で論理レベルローになるものではない。先に説明したように、感知ノードAの電圧レベルVaは、プルアップ装置MP10、FUSE、Rの有効抵抗値と、プルダウン装置インバータIV11のプルダウンNMOSトランジスタの有効抵抗値との抵抗比によって決定される。この時、決定される感知ノードAの電圧レベルVaが、インバータIV10のロジック閾値より低く安定的な動作のためにVa<ViL維持され、出力信号OUTは論理レベルハイになり、ヒューズFUSEがカットされた状態を表すことになる。このように抵抗Rが存在するにもかかわらず、ヒューズ回路が第2動作区間で安定した出力を担保するための、インバータIV10のDC特性曲線図4と、感知ノードAの電圧レベルVaとの関係を説明する。図5Aおよび図5Bは、ヒューズFUSEがカットされていない状態と、ヒューズFUSEがカットされた状態とのそれぞれにおいて、感知ノードAの電圧レベルVaを決定する要素の状態を表している。図5Aを参照すれば、ヒューズFUSEがカットされていない場合には、プルアップ装置としてターンオンされたPMOSトランジスタMP10、並列に連結された抵抗RおよびヒューズFUSEが有する有効抵抗値と、プルダウン装置としてターンオンされたフィードバックインバータIV11のNMOSトランジスタMN11の有効抵抗値との抵抗比が、Va<ViLを満足しなければならない。また、図5Bを参照すれば、ヒューズFUSEがカットされた場合には、プルアップ装置としてターンオンされたPMOSトランジスタMP10および抵抗Rが有する有効抵抗値と、プルダウン装置としてターンオンされたフィードバックインバータIV11のNMOSトランジスタMN11の有効抵抗値との抵抗比が、Va>ViHを満足しなければならない。ここで、ViLおよびViHは、インバータIV10のVin/Vout関係のDC特性曲線において、傾きslope=dVout/dVinが-1になる入力電圧Vinと規定する。参考として、通常のヒューズ回路に抵抗Rを連結すると、10kΩ~100kΩ程度で抵抗値を設定することができるだろう。次に、第3動作区間ヒューズ状態感知区間以後では、第1ヒューズ感知信号IN1は論理レベルロー状態を維持し、第2ヒューズ感知信号IN2は論理レベルハイに遷移される。したがって、NMOSトランジスタMN10はターンオフ状態を維持し、PMOSトランジスタMP10はターンオフされる。まず、ヒューズFUSEがカットされていない場合には、第2動作区間で論理レベルハイに遷移された感知ノードAが、出力信号OUTを論理レベルローにしておいたため、フィードバックインバータIV11のプルアップPMOSトランジスタがターンオンされ、依然として感知ノードAを論理レベルハイ状態で安定的に維持することになる。この時、ヒューズFUSEの両端子は抵抗Rによって連結されているため、ハイレベルで等電位を維持することになる。一方、ヒューズFUSEがカットされた場合には、第2動作区間でインバータIV10のロジック閾値より低い電圧レベルで維持された感知ノードAが、PMOSトランジスタMP10がターンオフされた状態であるため、完全なローレベルで安定化される。この時にも、ヒューズFUSEの両端子は抵抗Rによって連結されているため、ローレベルで等電位を維持することになる。図3Bは、図2に示す第1および第2ヒューズ感知信号IN1、IN2の波形の他の例を表したもので、ヒューズ回路の初期化区間第1動作区間において、第1ヒューズ感知信号IN1が論理レベルハイであり、第2ヒューズ感知信号IN2が論理レベルロー状態である。この場合、NMOSトランジスタMN10とともにPMOSトランジスタMP10がターンオンされるが、プルアップ経路にヒューズFUSE/抵抗Rが存在するため、NMOSトランジスタMN10が感知ノードAを放電させ、出力信号OUTを論理レベルハイにする初期化動作には問題がない。前述した本実施形態のヒューズ回路の場合、ヒューズ状態感知区間において、ヒューズプログラミング状態を安定的に感知しつつも、ヒューズ状態感知区間以後にはヒューズの両端に等電位が形成されるようにすることによって、金属イオンの電気/化学的マイグレーション現象を根本的に防止することができる。以下では多様な実施形態を説明する。図6は、本発明の第2実施形態に係るヒューズ回路を示した図である。図2に示された第1実施形態のヒューズ回路と比較すると、プルアップ装置のPMOSトランジスタMP10とヒューズFUSE/抵抗Rとの結合位置が変更されたことを確認することができる。プルダウン装置のNMOSトランジスタMN12には変更がない。この場合にも、プルアップ装置の位置のみが入れ替わったものであるため、第1および第2ヒューズ感知信号IN1、IN2、並びに全体ヒューズ回路の動作は、第1実施形態と同一である。図7は、本発明の第3実施形態に係るヒューズ回路を示した図である。図2に示された第1実施形態のヒューズ回路と比較すると、プルアップ装置としてのPMOSトランジスタMP12、ヒューズFUSE/抵抗Rの他に、第1ヒューズ感知信号IN1に制御されるPMOSトランジスタMP13が追加されたことを確認することができる。ここで、PMOSトランジスタMP13は、ソースがヒューズFUSE/抵抗Rに接続され、ドレーンが感知ノードに接続され、第1ヒューズ感知信号IN1をゲート入力とする。プルダウン装置であるNMOSトランジスタMN13には変更がない。図8は、本発明の第4実施形態に係るヒューズ回路を示した図である。図7に示された第3実施形態と同様に、プルアップ装置としてのPMOSトランジスタMP15、ヒューズFUSE/抵抗Rの他に、第1ヒューズ感知信号IN1に制御されるPMOSトランジスタMP14が追加されたことを確認することができる。プルダウン装置であるNMOSトランジスタMN14には変更がない。ただし、第1ヒューズ感知信号IN1に制御されるPMOSトランジスタMP14の位置と、第2ヒューズ感知信号IN2に制御されるPMOSトランジスタMP15の位置とが、第3実施形態と反対に配置されただけである。前記の第3および第4実施形態の場合にも、第1および第2実施形態と比較する場合、プルアップ装置として第1ヒューズ感知信号IN1に制御されるPMOSトランジスタ1つが追加されたものであるため、回路動作はほとんど同一である。ただし、先に言及した設計条件にPMOSトランジスタの有効抵抗値を追加して、各デバイスのサイズを設定するのがよい。図9は、本発明の第5実施形態に係るヒューズ回路を示した図である。図9を参照すれば、電源電圧端VDDにソースが接続され、感知ノードA1にドレーンが接続され、第1ヒューズ感知信号IN11をゲート入力とするPMOSトランジスタMP15と、接地電圧VSSにソースが接続され、ノードB1にドレーンが接続され、第2ヒューズ感知信号IN12をゲート入力とするNMOSトランジスタMN15と、感知ノードA1とノードB1との間に接続されたヒューズFUSEと、感知ノードA1とノードB1との間にヒューズFUSEと並列に接続された抵抗Rと、感知ノードA1を入力端として出力信号OUTを出力するインバータIV20と、出力信号OUTの入力を受けて感知ノードA1を出力端とするインバータIV21とを備える。ここで、インバータIV20とインバータIV21とは反転ラッチを構成している。前記のように構成されたヒューズ回路は、前述した第1ないし第4実施形態のヒューズ回路と比較して、ヒューズFUSEおよび抵抗Rが、プルアップ経路でないプルダウン経路に配置された差異点がある。図10は、図9に示す第1および第2ヒューズ感知信号IN11、IN12の波形を表したものであり、下記の表3は、第1および第2ヒューズ感知信号IN11、IN12、およびヒューズの状態にともなう、図9のヒューズ回路の各ノードの電圧変化を表したもので、以下、これを参照して図9のヒューズ回路の動作を説明する。まず、ヒューズ回路の初期化区間第1動作区間では、第1および第2ヒューズ感知信号IN11、IN12は、すべて論理レベルローで非活性化された状態である。この時、PMOSトランジスタMP15がターンオンされて感知ノードA1を充電させ、出力信号OUTは論理レベルローとなる。次に、ヒューズ回路のヒューズ状態感知区間第2動作区間では、第1および第2ヒューズ感知信号IN11、IN12は、すべて論理レベルハイで活性化した状態となる。したがって、PMOSトランジスタMP15はターンオフされ、NMOSトランジスタMN10はターンオンされる。また、インバータIV21のプルアップPMOSトランジスタは、初期値を維持する駆動を継続する。ここで、ヒューズFUSEがカットされなかった場合を先に説明する。図11は、ヒューズFUSEがカットされていない状態において、感知ノードA1の電圧レベルVaを決定する要素の状態を表している。NMOSトランジスタMP15が、感知ノードA1に対するプルダウン駆動を行い、インバータIV21のプルアップPMOSトランジスタMP16が、感知ノードA1に対するプルアップ駆動を行うことになる。すなわち、プルダウン装置MN15、FUSE、Rの有効抵抗値と、プルアップ装置インバータIV21のプルアップPMOSトランジスタMP16の有効抵抗値との抵抗比によって、感知ノードA1の遷移が行われる。感知ノードA1の電圧レベルVaがインバータIV20のロジック閾値より低くなると安定的な動作のためにVa<ViL、出力信号OUTは論理レベルハイとなる。この出力信号OUTは、フィードバックされてインバータIV21のNMOSトランジスタをターンオンさせ、感知ノードA1が安定的に論理レベルロー状態を維持するようにする。ただし、ヒューズFUSEに並列に抵抗Rが連結されているため、プルダウン装置の有効抵抗が減ることになり、ヒューズFUSEが連結された状態をより安定的に感知することができる。一方、ヒューズFUSEがカットされた場合には、ヒューズFUSEの両端子が抵抗Rで連結されているため、実際にヒューズFUSEの両端子は絶縁された状態ではないが、感知ノードA1の電圧レベルVaが無条件で論理レベルハイになるものではない。先に説明したように、感知ノードA1の電圧レベルVaは、プルダウン装置MP15、FUSE、Rの有効抵抗値と、プルアップ装置インバータIV21のプルダウンNMOSトランジスタMP16の有効抵抗値との抵抗比によって決定される。この時、決定される感知ノードAの電圧レベルVaが、インバータIV10のロジック閾値より高く安定的な動作のためにVa>ViH維持され出力信号OUTは論理レベルハイになり、ヒューズFUSEがカットされた状態を表すことになる。次に、第3動作区間ヒューズ状態感知区間以後では、第1ヒューズ感知信号IN11は論理レベルハイ状態を維持し、第2ヒューズ感知信号IN12は論理レベルローに遷移される。したがって、PMOSトランジスタMP15はターンオフ状態を維持し、NMOSトランジスタMN15はターンオフされる。まず、ヒューズFUSEがカットされていない場合には、第2動作区間で論理レベルローに遷移された感知ノードA1が、出力信号OUTを論理レベルハイにしておいたため、フィードバックインバータIV21のプルダウンNMOSトランジスタがターンオンされ、依然として感知ノードA1を論理レベルロー状態で安定的に維持することになる。この時、ヒューズFUSEの両端子は抵抗Rによって連結されているため、ローレベルで等電位を維持することになる。一方、ヒューズFUSEがカットされた場合には、第2動作区間でインバータIV20のロジック閾値より高い電圧レベルで維持された感知ノードA1が、NMOSトランジスタMN15がターンオフされた状態であるため、完全なハイレベルで安定化される。この時にも、ヒューズFUSEの両端子は抵抗Rによって連結されているため、ハイレベルで等電位を維持することになる。前述した本実施形態のヒューズ回路の場合、ヒューズ状態感知区間でヒューズプログラミング状態を安定的に感知しつつも、ヒューズ状態感知区間以後にはヒューズの両端に等電位が形成されるようにすることによって、金属イオンの電気/化学的マイグレーション現象を根本的に防止することができる。一方、先に説明したように第5実施形態の場合、プルアップ装置が初期化の役割をし、プルダウン装置側にヒューズを配置したことの他には基本的な動作が同一であるため、前述した第2ないし第4実施形態のような方式で回路の変形が可能である。図12は、本発明の第6実施形態に係るヒューズ回路を示した図である。図12を参照すれば、本実施形態に係るヒューズ回路は、複数個のヒューズ部が、1つの初期化部PMOSトランジスタと1つの感知部反転ラッチとを共有するスキームを表している。通常、DRAMのような半導体メモリのリダンダンシー回路がこのようなスキームに従っている。特に、コラムアドレスアクセス動作時リード/ライト動作に使用されるリダンダンシーヒューズに、このようなスキームのヒューズ回路が使用されている。図13は、図12に示すヒューズ回路をDRAMのリダンダンシー回路に適用する場合の動作タイミングを示した図である。プリチャージPCGB信号は、アクティブコマンドACT印加時に論理レベルハイで非活性化されていて、プリチャージコマンドPCG印加時に論理レベルローで活性化する信号である。ヒューズイネーブル信号EN<0:x>は、アクティブコマンド印加時に共に印加されるローアドレス情報であって、一般的にビットライン感知増幅器BLSAアレイに区分されるセルブロックに割り当てられたアドレス情報である。任意のヒューズイネーブル信号ENiの例を見れば、アクティブコマンドACTを受けて論理レベルハイで活性化して、コラムアドレスが印加される前に論理レベルローで非活性化される形態を見せている。したがって、ヒューズイネーブル信号ENiの活性化区間は、DRAMが保障しなければならないtRCDminRastoCasDelaytimeの最小値より小さく具現される。一方、ヒューズイネーブル信号EN<0:x>は、同時に活性化されないようになっているため、共通で使用されるヒューズ出力端感知ノードをはじめとする各ノードの状態は、図9のそれと同一である。参考として、図13において、第1動作区間はDRAMがプリチャージ状態であり、第2動作区間はアクティブ状態であり、第3動作区間はリード/ライト動作が可能な状態である。本発明の技術思想は前述した実施形態によって具体的に記述されたが、前述した実施形態はその説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、本発明の技術分野の通常の専門家ならば、本発明の技術思想の範囲内で多様な実施形態が可能であることを理解できるであろう。例えば、前述した実施形態で例示されたロジックは、使用する信号の種類および活性化レベルに応じて、他のロジックに代替したり省略することができる。また、前述した実施形態では、プルアップ電圧源として電源電圧VDDを使用し、プルダウン電圧源として接地電圧VSSを使用したが、これら各々を他の電圧源に変更する場合にも本発明は適用される。