基材と、前記基材に固定された第1の端部と第2の端部とを備え、前記第1の端部と前記第2の端部との間において前記基材に対して横方向に可動な導電膜と、前記基材において前記導電膜の第1の主面と対向する位置に設けられ、第1の駆動電圧が印加される第1の駆動電極と、前記基材において、前記導電膜の第2の主面と対向する位置に設けられ、第2の駆動電圧が印加される第2の駆動電極と、前記基材において、前記導電膜の前記第2の主面と当接可能な位置に設けられた端子と、を有することを特徴とする電子デバイス。前記第2の駆動電極と前記端子がそれぞれ複数設けられ、複数の前記第2の駆動電極の各々の間に前記端子が一つずつ設けられたことを特徴とする請求項1に記載の電子デバイス。前記基材に、複数の前記端子と電気的に接続された導体パターンが設けられたことを特徴とする請求項2に記載の電子デバイス。互いに直列に接続された複数のコイルを更に有し、複数の前記コイル同士の接続点に、複数の前記端子の各々が電気的に接続されたことを特徴とする請求項2に記載の電子デバイス。前記コイルは、平面視で渦巻き状であることを特徴とする請求項4に記載の電子デバイス。前記第1の駆動電極に前記第1の駆動電圧を供給すると共に、複数の前記第2の駆動電極の各々に選択的に前記第2の駆動電圧を供給する電圧供給部を更に有することを特徴とする請求項2に記載の電子デバイス。前記第1の駆動電極と前記電圧供給部との間、及び、複数の前記第2の駆動電極と前記電圧供給部との間に、RFブロックが設けられたことを特徴とする請求項6に記載の電子デバイス。前記第1の駆動電極と前記第2の駆動電極の各々の外周側面を覆う誘電体膜を更に有することを特徴とする請求項1に記載の電子デバイス。前記基材に平面視で長方形状の溝が形成され、該溝の内側に、該溝の長手方向に沿って前記導電膜が設けられたことを特徴とする請求項1に記載の電子デバイス。前記第1の駆動電極は、前記溝から間隔をおいて設けられたことを特徴とする請求項9に記載の電子デバイス。前記第2の駆動電極は、前記溝から間隔をおいて設けられることを特徴とする請求項9に記載の電子デバイス。前記端子は、前記溝の側面から露出することを特徴とする請求項9に記載の電子デバイス。基材に固定された第1の端部と第2の端部とを備え、前記第1の端部と前記第2の端部との間において前記基材に対して横方向に可動な導電膜を形成する工程と、前記基材において前記導電膜の第1の主面と対向する位置に、第1の駆動電圧が印加される第1の駆動電極を形成する工程と、前記基材において前記導電膜の第2の主面と対向する位置に、第2の駆動電圧が印加される第2の駆動電極を形成する工程と、前記基材において前記導電膜の前記第2の主面と当接可能な位置に端子を形成する工程と、を有することを特徴とする電子デバイスの製造方法。シリコン基板の上に酸化シリコン膜とシリコン膜とを順に形成してなるSOI基板の前記シリコン膜に、第1の凹部と第2の凹部を互いに間隔をおいて形成する工程と、前記第1の凹部と前記第2の凹部の間の前記シリコン膜にスリットを形成する工程と、前記第1の凹部、前記第2の凹部、及び前記スリットの各々に金属膜を埋め込む工程とを更に有し、前記第1の駆動電極を形成する工程は、前記第1の凹部に埋め込まれた部分の前記金属膜を前記第1の駆動電極とすることにより行われ、前記第2の駆動電極を形成する工程は、前記第2の凹部に埋め込まれた部分の前記金属膜を前記第2の駆動電極とすることにより行われ、前記導電膜を形成する工程は、前記スリットに埋め込まれた部分の前記金属膜を前記導電膜とすることにより行われることを特徴とする請求項13に記載の電子デバイスの製造方法。前記導電膜の横の前記シリコン膜を除去することにより、前記基材に溝を形成する工程と、前記溝と前記導電膜の各々の下の前記酸化シリコン膜を除去することにより、前記導電膜を前記基材の横方向に可動にする工程とを更に有することを特徴とする請求項14に記載の電子デバイスの製造方法。基材と、前記基材に固定された第1の端部と第2の端部とを備え、前記第1の端部と前記第2の端部との間において前記基材に対して横方向に可動な導電膜と、前記基材において、前記導電膜の第1の主面と対向する位置に設けられた第1の駆動電極と、前記基材において、前記導電膜の第2の主面と対向する位置に設けられた第2の駆動電極と、前記基材において、前記導電膜の前記第2の主面と当接可能な位置に設けられた端子とを備えた電子デバイスの駆動方法であって、前記第1の駆動電極に第1の駆動電圧を印加することにより、前記第1の駆動電極側に前記導電膜を引き付けて前記端子から前記導電膜を離し、前記第2の駆動電極に第2の駆動電圧を印加することにより、前記第2の駆動電極側に前記導電膜を引き付けて、前記端子と前記導電膜とを接続することを特徴とする電子デバイスの駆動方法。前記第2の駆動電極と前記端子の各々を間隔をおいて複数設け、複数の第2の駆動電極のいずれかに選択的に前記第2の駆動電圧を印加することにより、複数の端子のいずれかと前記導電膜とを接続することを特徴とする請求項16に記載の電子デバイスの駆動方法。複数の前記端子と電気的に接続された導体パターンが前記基材に設けられ、前記第2の駆動電圧の印加で前記端子に前記導電膜を接続し、該導電膜の一部を前記導体パターンでバイパスすることにより、前記第1の端部と前記第2の端部との間のインダクタンスを調節することを特徴とする請求項17に記載の電子デバイスの駆動方法。互いに直列に接続された複数のコイルを更に有すると共に、複数の前記コイル同士の接続点に複数の前記端子の各々が電気的に接続され、前記第2の駆動電圧の印加によって複数の前記端子のいずれかを前記導電膜に接続することにより、複数の前記コイルのいずれかを前記導電膜でバイパスし、複数の前記コイルの合成インダクタンスを調節することを特徴とする請求項17に記載の電子デバイスの駆動方法。前記第1の駆動電圧と前記第2の駆動電圧は、前記導電膜の電位よりも高いことを特徴とする請求項16に記載の電子デバイスの駆動方法。電子デバイスとその製造方法、及び電子デバイスの駆動方法において、電子デバイスの信頼性を高めることを目的とする。以下の開示の一観点によれば、基材と、前記基材に固定された第1の端部と第2の端部とを備え、前記第1の端部と前記第2の端部との間において前記基材に対して横方向に可動な導電膜と、前記基材において前記導電膜の第1の主面と対向する位置に設けられ、第1の駆動電圧が印加される第1の駆動電極と、前記基材において、前記導電膜の第2の主面と対向する位置に設けられ、第2の駆動電圧が印加される第2の駆動電極と、前記基材において、前記導電膜の前記第2の主面と当接可能な位置に設けられた端子とを有する電子デバイスが提供される。また、その開示の別の観点によれば、基材に固定された第1の端部と第2の端部とを備え、前記第1の端部と前記第2の端部との間において前記基材に対して横方向に可動な導電膜を形成する工程と、前記基材において前記導電膜の第1の主面と対向する位置に、第1の駆動電圧が印加される第1の駆動電極を形成する工程と、前記基材において前記導電膜の第2の主面と対向する位置に、第2の駆動電圧が印加される第2の駆動電極を形成する工程と、前記基材において前記導電膜の前記第2の主面と当接可能な位置に端子を形成する工程とを有する電子デバイスの製造方法が提供される。そして、その開示の他の観点によれば、基材と、前記基材に固定された第1の端部と第2の端部とを備え、前記第1の端部と前記第2の端部との間において前記基材に対して横方向に可動な導電膜と、前記基材において、前記導電膜の第1の主面と対向する位置に設けられた第1の駆動電極と、前記基材において、前記導電膜の第2の主面と対向する位置に設けられた第2の駆動電極と、前記基材において、前記導電膜の前記第2の主面と当接可能な位置に設けられた端子とを備えた電子デバイスの駆動方法であって、前記第1の駆動電極に第1の駆動電圧を印加することにより、前記第1の駆動電極側に前記導電膜を引き付けて前記端子から前記導電膜を離し、前記第2の駆動電極に第2の駆動電圧を印加することにより、前記第2の駆動電極側に前記導電膜を引き付けて、前記端子と前記導電膜とを接続する電子デバイスの駆動方法が提供される。本実施形態の説明に先立ち、本実施形態の基礎となる予備的事項について説明する。図1は、予備的事項に係る電子デバイスの斜視図である。この電子デバイス1は、MEMS技術により作製されたスイッチ素子であって、基材2の上に梁3、上部駆動電極4、下部駆動電極5、入力電極6、及び出力電極7を備える。このうち、梁3は弾性変形可能であって、その先端には端子8が設けられる。端子8は、スイッチ素子の接点として供せられ、梁3が基板2側に撓んだときに入力電極6と出力電極7の各々に当接する。また、入力電極6には、スイッチングの対象となるRF信号が供給され、スイッチがオン状態のときにそのRF信号は出力電極7から出力される。なお、入力電極6、出力電極7、及び端子8の材料としては、他の金属と比較して電気抵抗が低い金が使用される。図2は、図1のI-I線に沿う断面図である。図2に示すように、梁3の一端は基材2に支持される。このような梁3は、片持ち梁とも呼ばれる。図3は、スイッチがオン状態の場合における電子デバイス1の断面図である。図3に示すように、スイッチをオン状態にさせるには、上部駆動電極4と下部駆動電極5との間に駆動電圧Vを印加し、上部駆動電極4と下部駆動電極5との間に静電引力を発生させる。これにより、梁3が基板2側に撓んで端子8が入力電極6と出力端子7図1参照の各々に当接し、入力端子6と出力端子7とが端子8を介して電気的に接続される。なお、スイッチをオフ状態にするには、駆動電圧Vの印加を停止することにより梁3を自身の弾性力によって元の状態に戻し、入力電極6と出力電極7の各々から端子8を離せばよい。ところで、上記のようにスイッチをオン状態にした場合、入力電極6と出力電極7を流れるRF信号に損失が発生するのを防止するため、各電極6、7と端子8との間の接触抵抗をなるべく低減するのが好ましい。そのように接触抵抗を低減する方法としては、例えば、駆動電圧Vを高めて基板2側に梁3を強く引き付ける方法がある。但し、このようにオン状態のときに駆動電圧Vを高めると、駆動電圧Vの印加を停止しても端子8が各電極6、7に張り付いたままとなり、スイッチがオフ状態にならないおそれがある。そのような端子8の張り付きはスティッキングと呼ばれ、電子デバイス1の信頼性を低下させる要因となる。特に、入力電極6、出力電極7、及び端子8の材料として使用される金は軟らかいため、他の金属材料と密着し易く、上記のスティッキングを助長してしまう。更に、そのようなスティッキングが発生しない場合であっても、入力電極6に入力されるRF信号が数Hz程度の低周波数の搬送波に畳重される場合には、その搬送波のピーク電圧によって端子8と入力電極6との間に静電引力が発生することがある。この場合も、その静電引力によって端子8と入力電極6とが当接してしまい、スイッチをオフ状態にできないおそれがある。本願発明者は、このような知見に鑑みて、以下に説明するような本実施形態に想到した。第1実施形態図4は、本実施形態に係る電子デバイス20の斜視図である。この電子デバイス20は、基材21と導電膜31とを有する。このうち、基材21は、シリコン基板22の上に酸化シリコン膜23とシリコン膜24とをこの順に形成してなるSOI基板であって、その表面には溝24aが形成される。溝24aは、平面視で長方形状であり、その内側に上記の導電膜31が設けられる。導電膜31は、溝24aの長手方向に延在するように設けられ、第1の端部33と第2の端部34において基材31に固定される。また、導電膜31の第1の主面31aと第2の主面31bは基材21の横方向Dを向いているため、導電膜31は横方向Dに可動となる。そして、溝24aの横において第1の主面31aと対向する部分には、第1の駆動電極25が溝24aから間隔をおいて設けられる。その第1の駆動電極25は、平面視での形状が溝24aの長手方向に長い長方形状である。また、溝24aの横において、第2の主面31bと対向する部分には、第2の駆動電極26と端子28がそれぞれ複数設けられる。このうち、端子28は、溝24aの側面に露出しており、導電膜31と当接可能である。本実施形態では、複数の端子28の各々は導体パターン27によって互いに電気的に接続される。一方、複数の第2の駆動電極26は、溝24aから間隔をおいて設けられ、平面視での形状が溝24aの長手方向に長い長方形状である。更に、導体パターン27の上には第1の電極パッド35が設けられると共に、導電膜31の第1の端部33には第2の電極パッド36が電気的に接続される。第1の電極パッド35と第2の電極パッド36の材料は特に限定されないが、本実施形態では金膜をパターニングしてこれら第1の電極パッド35と第2の電極パッド36を形成する。図5は、上記の導電膜31とその周囲の拡大斜視図である。導電膜31のサイズは特に限定されない。本実施形態では、導電膜31の厚さTを2μm~3μm程度とし、導電膜31の長さX1を500μm~1000μm程度とする。また、導電膜31の高さHは約25μm程度である。そして、第1の駆動電極25の長手方向の長さX2を約500μmとし、第1の駆動電極25と第2の駆動電極26との間隔Wを約20μmとする。これら第1の駆動電極25と第2の駆動電極26の各々の外周側面は窒化シリコン膜等の誘電体膜37で覆われており、導電膜31が第1の駆動電極25や第2の駆動電極26と電気的にショートするのを誘電体膜37によって防止することができる。一方、端子28の先端は誘電体膜37で覆われておらず、導電膜31と当接可能となっている。そして、複数の端子28の各々は、複数の第2の駆動電極26の間に一つずつ設けられる。図6は、電子デバイス20とそれを駆動するためのドライバIC40の模式図である。ドライバIC40は、第1の駆動電極25に第1の駆動電圧V1を出力すると共に、複数の第2の駆動電極26の各々に選択的に第2の駆動電圧V2を出力する電圧供給部として供される。また、導電膜31は、ドライバIC40によって常に基準電圧V0に保たれる。そして、上記した第1の駆動電圧V1と第2の駆動電圧V2は、いずれも基準電圧V0よりも高い正の電圧である。本実施形態では、基準電圧V0を接地電位にすると共に、第1の駆動電圧V1と第2の駆動電圧V2の各々の電圧値を5V~20V程度とする。ここで、上記のように導電膜31は可動であるため、誘電体膜37を介して導電膜31が第1の駆動電極25に近接すると、導電膜31と第1の駆動電極25との間にキャパシタCが形成される。そのようなキャパシタCは、導電膜31が第2の駆動電極26に近接したときにも形成される。キャパシタCは交流成分を通す性質があるので、電子デバイス20からドライバIC40にノイズの原因となる交流成分が伝達するおそれがある。そのようなノイズを防止するため、本実施形態では、電子デバイス20とドライバIC40との間に複数のRFブロック44を設ける。RFブロックは、10kΩ程度の高抵抗の抵抗素子であって、電子デバイス20からドライバIC40に交流成分が伝達するのを防止する機能を有する。この電子デバイス20では、ドライバIC40を用いて上記の第1の駆動電圧V1と第2の駆動電圧V2の印加の仕方を変えることにより、以下のようにして複数の端子28のいずれかに導電膜31を当接させることができる。次に、この電子デバイス20の駆動方法について説明する図7a~図7cは、電子デバイス20の駆動方法について説明するための模式図である。図7aは、第1の駆動電極25に第1の駆動電圧V1を印加した場合の斜視図である。なお、この例では、第2の第2の駆動電極26には第2の駆動電圧V2を印加せず、第2の駆動電極26の電位を導電膜31と同電位とする。この場合は、第1の駆動電極25と導電膜31との間に静電引力が発生し、互いに同電位の第2の駆動電電極26と導電膜31との間には静電引力は発生しない。よって、導電膜31は第1の駆動電極25に引き付けられ、全ての端子28が導電膜31から離される。一方、図7bは、第2の端部34寄りの二つの第2の駆動電極26にのみ第2の駆動電圧V2を印加した場合の斜視図である。なお、この場合は、第1の駆動電極25には第1の駆動電圧V1を印加せず、第1の駆動電極25を導電膜31と同電位とする。このようにすると、互いに同電位の第1の駆動電極25と導電膜31との間には静電引力が発生しない。一方、第2の駆動電圧V2が印加されている二つの駆動電極26と導電膜31との間では静電引力が発生し、当該二つの駆動電極26の間の端子28と導電膜31とが接続されることになる。また、図7cは、全ての駆動電極26に第2の駆動電圧V2を印加した場合の斜視図である。この場合も、図7bにおけるのと同様に、第1の駆動電極25に第1の駆動電圧V1を印加せず、第1の駆動電極25を導電膜31と同電位にする。このように全ての駆動電極26に第2の駆動電圧V2を印加すると、駆動電極26の全てに導電膜31が引き付けられ、複数の端子28の全てに導電膜31が接続されることになる。以上のように、図7a~図7cの例では、複数の端子28のいずれかに導電膜31を当接させることができる。これにより、電子デバイス20を、複数の端子28のいずれかに導電膜31を電気的に接続するスイッチ素子として使用することができる。また、複数の端子28のいずれにも導電膜31を電気的に接続する必要がない場合には、図7aに示したように第1の駆動電圧V1によって導電膜31を第1の駆動電極25に強制的に引き付ける。そのため、図3のように梁3の弾性力のみを利用して入力電極6から端子8を離す場合とは異なり、スティッキングによって端子28に導電膜31が張り付いたままとなることがない。この点は、端子28と導電膜31との接触抵抗を減らすべく第2の駆動電圧V2を高め、端子28に導電膜31を強く引き付けた場合に特に実益がある。しかも、数Hz程度の低周波数の搬送波に畳重されたRF信号を導電膜31に流し、その搬送波のピーク電圧が原因で導電膜31と第2の駆動電極26との間に静電引力が生じる場合でも、導電膜31を第1の駆動電極25側に確実に引き付けることができる。これらにより、本実施形態では、端子28と導電膜31とを確実に離すことができ、ひいては電子デバイス20の信頼性を高めることができる。上記では電子デバイス20をスイッチ素子として使用したが、以下のように電子デバイス20を可変インダクタとして使用することもできる。図8aは電子デバイス20の模式図その1であり、図8bはその等価回路図である。図8aの例は、第1の駆動電圧V1によって導電膜31が第1の駆動電極25に引き付けられた状態を示す。この場合は、導電膜31は全ての端子28から離れている。図8bに示すように、導電膜31を第1~第4のインダクタンス成分L1~L4が直列接続されたものとみなすと、この場合は第1の電極パッド35と第2の電極パッド36との間に第1~第4のインダクタンス成分L1~L4が直列に接続されたのと等価となる。図9aは電子デバイス20の模式図その2であり、図9bはその等価回路図である。この場合は、第2の端部34寄りの二つの第2の駆動電極26に第2の駆動電圧V2を印加し、これらの第2の駆動電極26の間の端子28に導電膜31を当接させる。このようにすると、第2の端部34寄りの導電膜31の一部が導体パターン27によってバイパスされる。そのため、図9bに示すように、第1の電極パッド35と第2の電極パッド36との間において第4のインダクタンス成分L4がなくなり、図8aの場合と比較して回路のインダクタンス成分を小さくすることができる。図10aは電子デバイス20の模式図その3であり、図10bはその等価回路図である。この場合は、第2の端部34寄りの三つの第2の駆動電極26に第2の駆動電圧V2を印加し、これらの第2の駆動電極26の間の端子28に導電膜31を当接させる。このようにすると、導体パターン27によってバイバスされる部分の導電膜31の長さが図9aの場合よりも長くなる。よって、図10bに示すように、第1の電極パッド35と第2の電極パッド36との間において第3のインダクタンス成分L3と第4のインダクタンス成分L4がなくなり、図9aの場合と比較して回路のインダクタンス成分を小さくすることができる。図11aは電子デバイス20の模式図その4であり、図11bはその等価回路図である。この場合は、第2の駆動電極26の全てに第2の駆動電圧V2を印加することにより、全ての端子28に導電膜31を当接させる。このようにすると、図10aの場合よりも回路のインダクタンス成分が更に減り、図11bのように第1の電極パッド35と第2の電極パッド36との間において第2~第4のインダクタンス成分L2~L4がなくなる。以上のように、本実施形態に係る電子デバイス20によれば、複数の第2の駆動電極26のどれに第2の駆動電圧V2を印加するかによって、導体パターン27でバイパスされる部分の導電膜31の長さを変えることができる。これにより、回路のインダクタンスを段階的に調節することができ、電子デバイス20を可変インダクタとして使用することができる。その電子デバイス20によれば、例えば、数Ω~500Ω程度の範囲でインダクタンスを調節することが可能となる。電子デバイス20の用途は特に限定されない。図12は、電子デバイス20の用途の一例について示す模式図である。図12に示す例では、第1の高周波機器46に電子デバイス20の第1の電極パッド35を電気的に接続し、第2の高周波機器47に電子デバイス20の第2の電極パッド36を接続する。そして、電子デバイス20から見た第1の高周波機器46のインピーダンスと、電子デバイス20から見た第2の高周波機器47のインピーダンスが等しくなるように、電子デバイス20のインダクタンスを上記の図8~図11のように調整する。このようにすると、第1の高周波機器46と第2の高周波機器47とのインピーダンス整合を図ることができ、各高周波機器46、47間における高周波信号の損失を抑制できる。なお、電子デバイス20によるインピーダンス整合の対象となる高周波信号の周波数は特に限定されないが、市場において広く普及している700MHz~8GHz程度の高周波信号を使用するのが好ましい。次に、本実施形態に係る電子デバイス20の製造方法について説明する。図13~図15は本実施形態に係る電子デバイス20の製造途中の断面図であり、図16~図19はその平面図である。まず、図13aに示すように、シリコン基板22の上に酸化シリコン膜23とシリコン膜24がこの順に形成されたSOI基板を基材21として用意する。その基材21におけるシリコン基板22の厚さは約525μmであり、酸化シリコン膜23の厚さは約4μmである。また、シリコン膜24の厚さは約25μmである。次に、図13bに示すように、基材21の上側全面にフォトレジストを塗布し、それを露光、現像して第1のレジストパターン29を形成する。そして、第1のレジストパターン29をマスクにしてドライエッチングによりシリコン膜24をエッチングし、基材21に第1~第3の凹部24b~24dを互いに間隔をおいて形成する。そのドライエッチングとしては、エッチングの異方性が高いDeepRIEを採用するのが好ましい。DeepRIEでは、エッチング雰囲気中にSF6とC4F8とを交互に供給することで、堆積物による側壁保護とエッチングとが交互に進行し、第1~第3の凹部24b~24dの各々の側壁を基材21の上面に対して垂直にすることが可能となる。この後に、第1のレジストパターン29は除去される。図16は、本工程を終了した後の平面図であり、上記の図13bは図16のII-II線に沿う断面図に相当する。図16に示すように、本工程のエッチングにより、第3の凹部24dに連通したチャネル24e及び第5の凹部24gと、第4の凹部24fが形成される。このうち、チャネル24eは上記の端子28図4参照に対応し、第5の凹部24gは第2の端部34に対応する。また、第4の凹部24fは第1の端部33に対応する。次に、図13cに示すように、第1~第3の凹部24b~24dの各々の内面とシリコン膜24の上面にCVD法により誘電体膜37を約100nm~500nmの厚さに形成する。誘電体膜37の材料は特に限定されないが、酸化シリコン膜24とエッチング選択比がある膜を誘電体膜37として形成するのが好ましく、本実施形態では窒化シリコン膜を誘電体膜37として形成する。続いて、図14aに示すように、誘電体膜37の上にフォトレジストを塗布し、それを露光、現像して第2のレジストパターン38を形成する。そして、第2のレジストパターン38をマスクにして誘電体膜37とシリコン膜24とをRIEによりドライエッチングすることにより、シリコン膜24にスリット24eを形成する。そのドライエッチングで使用するエッチングガスは特に限定されない。誘電体膜37として形成された窒化シリコン膜用のエッチングガスとしては、例えば、C4F6ガスとO2ガスとの混合ガス、又はC2F6ガスを使用し得る。一方、シリコン膜24は、エッチング雰囲気中にSF6とC4F8とを交互に供給する既述のDeepRIEによりエッチングするのが好ましい。この後に、第2のレジストパターン38は除去される。図17は、本工程を終了した後の平面図であり、上記の図14aは図17のIII-III線に沿う断面図に相当する。なお、図17と後述の図18及び図19では、誘電体膜37を省略してある。図17に示すように、スリット24eは、第4の凹部24fから第5の凹部24gに延在する。次に、図14bに示す断面構造を得るまでの工程について説明する。まず、誘電体膜37の上とスリット24eの内面にシード層41として密着膜と金膜とをこの順にスパッタ法で形成する。その密着膜の材料と膜厚は特に限定されない。本実施形態では、密着膜として厚さが約10nmのチタン膜又はクロム膜を形成する。また、金膜の厚さは約100nm程度である。次いで、そのシード層41の上に第3のレジストパターン42を形成する。第3のレジストパターン42は、第1~第3の凹部24b~24dとスリット24eの各々の上に窓42aを有する。そして、シード層41を給電層にしながら、窓42a内に金膜等の金属膜を電解めっきにより成長させ、その金膜によって第1~第3の凹部24b~24dとスリット24eの各々を埋め込む。このように第1の凹部24bに埋め込まれた金膜は第1の駆動電極25とされ、第2の凹部24cに埋め込まれた金膜は第2の駆動電極26とされる。そして、スリット24eに埋め込まれた金膜は導電膜31とされ、第3の凹部24dに埋め込まれた金膜は導体パターン27とされる。なお、本工程において電解めっきにより形成する金属膜は上記の金膜に限定されず、低抵抗でめっきが容易な金属膜、例えば銅膜を形成してもよい。この後に、第3のレジストパターン42は除去される。図18は、本工程を終了した後の平面図であり、上記の図14bは図18のIV-IV線に沿う断面図に相当する。図18に示すように、本工程では第4の凹部24fと第5の凹部24gにも上記の金膜が埋め込まれることにより、導電膜31の第1の端部33と第2の端部34が形成される。更に、複数のチャネル24eの各々にも金膜が埋め込まれて複数の端子28が形成される。続いて、図14cに示すように、アルゴンガスを使用するイオンミリングにより、誘電体膜37の上面に形成された部分のシード層41を除去する。次いで、図15aに示すように、基材21の上側全面にフォトレジストを塗布し、それを露光、現像することにより、導電膜31に重なる窓45aを備えた第4のレジストパターン45を形成する。そして、第4のレジストパターン45をマスクにしながら、導電膜31の横の誘電体膜37とシリコン膜24とをドライエッチングにより除去し、基材21に溝24aを形成する。そのドライエッチングで使用するエッチングガスは特に限定されない。誘電体膜37として形成された窒化シリコン膜用のエッチングガスとしては、例えば、C4F6ガスとO2ガスとの混合ガス、又はC2F6ガスを使用し得る。一方、シリコン膜24は、エッチング雰囲気中にSF6とC4F8とを交互に供給する既述のDeepRIEによりエッチングするのが好ましい。その後に、第4のレジストパターン45は除去される。図19は、本工程を終了した後の平面図であり、上記の図15aは図19のV-V線に沿う断面図に相当する。図19に示すように、溝24aは、平面視で導電膜31の延在方向に長い長方形の形状を有する。次に、図15bに示すように、溝24aを通じて酸化シリコン膜23にフッ酸蒸気を供給する。これにより、溝24aと導電膜31の下の酸化シリコン膜23が等方的にエッチングされて除去されるので、導電膜31が酸化シリコン膜23の拘束から開放されて基材21の横方向Dに可動となる。その結果、導電膜31の第1の主面31aが第1の駆動電極25に近接したり、第2の主面31bが第2の駆動電極26に近接したりすることができるようになる。なお、本工程で使用するエッチングガスはフッ酸蒸気に限定されない。例えば、C4F8ガスとO2ガスとの混合ガスにより酸化シリコン膜23をエッチングして除去してもよい。これらのエッチングガスに対して誘電体膜37として形成された窒化シリコン膜はエッチング耐性がある。そのため、本工程の終了後に第1の駆動電極25と第2の駆動電極26の側面に誘電体膜37を残すことができ、横方向Dに可動となった導電膜31が第1の駆動電極25や第2の駆動電極26と電気的にショートするのを防止できる。この後は、基材21の上側全面に金膜を形成し、その金膜をリフトオフ法でパターニングすることで第1の電極パッド35と第2の電極パッド36図4参照を形成する。以上により、本実施形態に係る電子デバイス20の基本構造が完成する。第2実施形態図20は、本実施形態に係る電子デバイス50の斜視図である。なお、図20において、第1実施形態で説明したのと同じ要素には第1実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。図20に示すように、本実施形態では、第1実施形態で説明した導体パターン27図4参照に代えて、互いに直列に接続された複数の渦巻き型のコイル51を設ける。これらのコイル51のインダクタンスは同一であってもよいし、各コイル51が異なるインダクタンスを有していてもよい。また、各コイル51同士の接続点Pには、複数の端子28の各々が電気的に接続される。そして、複数のコイル51の両端にはそれぞれ第1の電極パッド35と第2の電極パッド36が電気的に接続される。次に、この電子デバイス50の駆動方法について図21~図24を参照しながら説明する。なお、図21~図24において、第1実施形態で説明したのと同じ要素には第1実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。また、以下では、第1実施形態で説明したドライバIC40図6を使用して、電子デバイス50に第1の駆動電圧V1、第2の駆動電圧V2、及び基準電圧V0を供給する。図21aは電子デバイス50の模式図その1であり、図21bはその等価回路図である。図21aは、第1の駆動電圧V1によって導電膜31が第1の駆動電極25に引き付けられた状態を示す。なお、この例では、複数の第2の駆動電極26の全てに第2の駆動電圧V2を印加せず、第2の駆動電極26の電位を導電膜31と同電位にしている。この場合は、導電膜31は全ての端子28から離れているため、複数のコイル51のなかに導電膜31でバイパスされるものがない。よって、図21bに示すように、各コイル51のインダクタンスを第2の電極パッド36から近い順にl1、l2、l3とすると、この場合は各コイル51の合成インダクタンスはl1l2l3となる。図22aは電子デバイス50の模式図その2であり、図22bはその等価回路図である。この場合は、第1の電極パッド35寄りの二つの第2の駆動電極26に第2の駆動電圧V2を印加し、これらの第2の駆動電極26の間の端子28に導電膜31を当接させる。なお、第1の駆動電極25には第1の駆動電圧V1を印加せず、第1の駆動電極25を導電膜31と同電位にする。これについては、後述の図23と図24でも同様である。このようにすると、第1の電極パッド35寄りのコイル51が導電膜31によってバイパスされる。更に、導電膜31のインダクタンス成分は、渦巻き型の各コイル51のインダクタンスに比べて十分に小さいため無視し得る。そのため、図22bに示すように、第1の電極パッド35と第2の電極パッド36の間では、バイパスされたコイル51のインダクタンスl3が消え、各コイル51の合成インダクタンスはl1l2となる。図23aは電子デバイス50の模式図その3であり、図23bはその模式図である。この場合は、第1の電極パッド35寄りの三つの第2の駆動電極26に第2の駆動電圧V2を印加し、これらの第2の駆動電極26の間の端子28に導電膜31を当接させる。このようにすると、第1の電極パッド35寄りの二つのコイル51が導体パターン27によってバイパスされる。よって、図23bに示すように、第1の電極パッド35と第2の電極パッド36の間では、バイパスされた二つのコイル51のインダクタンスl2、l3が消え、各コイル51の合成インダクタンスはl1となる。図24aは電子デバイス50の模式図その4であり、図24bはその模式図である。この場合は、全ての第2の駆動電極26に第2の駆動電圧V2を印加することにより、全ての端子28に導電膜31を当接させ、全てのコイル51を導体パターン27でバイパスする。その結果、図24bに示すように、第1の電極パッド35と第2の電極パッド36の間では全てのコイル51のインダクタンスl1、l2、l3が消え、各コイル51の合成インダクタンスは実質的に0となる。以上のように、本実施形態に係る電子デバイス50によれば、複数の第2の駆動電極26のどれに第2の駆動電圧V2を印加するかにより回路のインダクタンスを段階的に調節することができ、電子デバイス50を可変インダクタとして使用することができる。しかも、渦巻き型のコイル51のインダクタンスは導電膜31のそれよりも十分に大きいため、第1実施形態のように導電膜31自身のインダクタンス成分を利用して回路のインダクタンスを調整する場合よりもその調整幅を大きくすることが可能となる。更に、図21aに示したように、コイル51の全てを導電膜31でバイパスする必要がない場合には、第1の駆動電圧V1によって第1の駆動電極25側に導電膜31を強制的に引き付けるため、各端子28に導電膜31が貼り付いたままになるのを防止できる。なお、この電子デバイス50の用途は特に限定されないが、第1実施形態の図12で説明したように、第1の高周波機器46と第2の高周波機器47とのインピーダンス整合を図るために電子デバイス50を使用するが好適である。次に、この電子デバイス50の製造方法について説明する。図25~図26は、本実施形態に係る電子デバイスの製造途中の断面図であり、図27~図30はその平面図である。なお、図25~図30において第1実施形態で説明したのと同じ要素には第1実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。この電子デバイス50を製造するには、第1実施形態で説明した図13a~図14cの工程を行うことにより、図25aに示す断面構造を得る。但し、本実施形態では、第1実施形態で形成した導体パターン27は不要である。次に、図25bに示すように、第2の駆動電極26の横の誘電体膜37の上に、電解金めっき膜をリフトオフ法でパターニングすることによりコイル51の下部配線51aを形成する。図27は、本工程を終了後の平面図であり、上記の図25bは図27のVI-VI線に沿う断面図に相当する。図27に示すように、下部配線51aは、平面視で渦巻き状の形状を有する。続いて、図25cに示すように、基材21の上側全面に絶縁膜55としてCVD法により酸化シリコン膜を形成した後、その絶縁膜55をパターニングすることにより、下部配線51aの上とその周囲にのみ絶縁膜55を残す。そして、再び絶縁膜55をパターニングすることにより、第2の駆動電極26寄りの下部配線51a上に絶縁膜55を残しつつ、これ以外の下部配線51aの上から絶縁膜55を除去する。そして、図26aに示すように、下部配線51aと絶縁膜55の上に電解めっきにより金膜を形成し、その金膜をリフトオフ法でパターニングすることにより、下部配線51aと接続されたコイル51の上部配線51bを形成する。図28は、本工程を終了後の平面図であり、上記の図26aは図28のVII-VII線に沿う断面図に相当する。なお、図28では誘電体膜37と絶縁膜55を省略してある。この後は、第1実施形態で説明した図15a、bの工程を行うことにより、図26bに示すように、導電膜31の両主面側に溝24aを形成し、基材21の横方向に導電膜31を可動にする。図29は、本工程を終了後の平面図であり、上記の図26bは図29のVIII-VIII線に沿う断面図に相当する。なお、図29では誘電体膜37と絶縁膜55を省略してある。この後は、図30に示すように、金めっき膜をリフトオフ法でパターニングしてなる第1の電極パッド35と第2の電極パッド36とを基材21の上に形成する。以上により、本実施形態に係る電子デバイス50の基本構造が完成する。