複数のメモリセルアレイが配置されたメモリセルアレイ部と、外部入出力回路が配置された周辺回路部と、前記複数のメモリセルアレイと前記周辺回路部とを接続する内部バスと、を備え、前記周辺回路部には、複数の外部入出力バッファと、前記メモリセルアレイとの間で前記内部バスを並列に入出力するデータと前記複数の外部入出力バッファを直列に入出力するデータとを相互に変換するバスインターフェース部と、が配置され、前記複数の外部入出力バッファは前記複数のメモリセルアレイ部の周辺に列をなして配置され、前記バスインターフェース部は、前記複数の外部入出力バッファと前記メモリセルアレイ部との間に配置され、前記バスインターフェース部は、前記複数の入出力バッファが配置された前記列の幅より狭い幅の領域に集中して配置されていることを特徴とする半導体記憶装置。前記バスインターフェース部の配置幅は、前記内部バスの配線幅より狭いことを特徴とする請求項1記載の半導体記憶装置。前記バスインターフェース部は、前記内部バスの配線幅のほぼ中央の位置で前記内部バスに接続されていることを特徴とする請求項2記載の半導体記憶装置。前記内部バスは、前記メモリセルアレイ部と前記周辺回路部とにまたがって配線され、前記内部バスの前記メモリセルアレイ部と前記周辺回路部との境界には中継バッファが配置され、前記内部バスは、前記中継バッファよりメモリセルアレイ側のアレイ側内部バスと、前記中継バッファより周辺回路側の周辺側内部バスと、を備えることを特徴とする請求項1乃至3いずれか1項記載の半導体記憶装置。前記複数のメモリセルアレイは前記メモリセルアレイ部に複数の列に渡ってアレイ状に配置され、複数の前記アレイ側内部バスは、前記複数のメモリセルアレイの列にそれぞれ対応して複数設けられ、前記周辺側内部バスは、前記複数のアレイ側内部バスに対して共通に一つの周辺側内部バスが設けられていることを特徴とする請求項4記載の半導体記憶装置。前記中継バッファは、前記複数のアレイ側内部バスにそれぞれ対応して設けられ、前記複数のメモリセルアレイのうち、各アレイ側内部バスに接続されるメモリセルアレイが指定されてアクセス要求があった場合には、当該アレイ側内部バスと周辺側内部バスとを接続し、アクセス要求があった場合であっても、当該アレイ側内部バスに接続されるメモリセルアレイに対するアクセス要求でない場合には、当該アレイ側内部バスを周辺側内部バスに接続しないことを特徴とする請求項5記載の半導体記憶装置。前記列をなして配置された複数の入出力バッファの列の中央には、入出力バッファ制御回路が配置され、前記複数の入出力バッファは、前記入出力バッファ制御部の両側に前記列をなして配置されていることを特徴とする請求項1乃至6いずれか1項記載の半導体記憶装置。前記外部入出力バッファは、クロックの立ち上がりエッジと立ち下がりエッジの両方に同期して外部との間で直列にデータを入出力し、前記内部バスは、前記外部入出力バッファから直列に入出力されるデータレートより遅い転送レートで並列にデータを転送し、前記外部入出力バッファを直列に入出力するデータと前記内部バスを並列に転送するデータは、前記バスインターフェース部により直並列変換されて接続されていることを特徴とする請求項1乃至7いずれか1項記載の半導体記憶装置。前記複数の外部入出力バッファは、それぞれ、前記内部バスを介して前記複数のメモリセルアレイに接続され、書込み動作時には、前記複数のメモリセルアレイの内、書込み対象とするメモリセルアレイを指定して前記複数の外部入出力バッファから前記内部バスを介して指定したメモリセルアレイにデータを書込むことを特徴とする請求項1乃至8いずれか1項記載の半導体記憶装置。前記複数の外部入出力バッファは、それぞれ、前記内部バスを介して前記複数のメモリセルアレイに接続され、読み出し動作時には、前記複数のメモリセルアレイの内、読み出し対象とするメモリセルアレイを指定して前記指定したメモリセルアレイから前記内部バスを介して前記複数の外部入出力バッファにデータを読み出すことを特徴とする請求項1乃至9いずれか1項記載の半導体記憶装置。前記複数の入出力バッファにそれぞれ対応して近傍に入出力パッドが設けられ、前記複数の入出力バッファはそれぞれ対応する入出力パッドまで含めて列をなして配置されていることを特徴とする請求項1乃至10いずれか1項記載の半導体記憶装置。前記複数の入出力パッドは、一列に配置されていることを特徴とする請求項11記載の半導体記憶装置。前記複数の入出力パッドは、複数の列に配置されていることを特徴とする請求項11記載の半導体記憶装置。複数のメモリセルアレイが配置されたメモリセルアレイ部と、外部入出力回路が配置された周辺回路部と、前記複数のメモリセルアレイと前記周辺回路部とを接続する内部バスと、を備え、前記周辺回路部は、複数の外部入出力バッファと、前記メモリセルアレイとの間で前記内部バスを並列に入出力するデータと前記複数の外部入出力バッファを直列に入出力するデータとを相互に変換する複数のバスインターフェース回路と、を備え、前記複数のバスインターフェース回路間の距離が、前記複数の外部入出力バッファ間の距離及び前記内部バスの配線幅の最大値より狭くなるように、前記複数のバスインターフェース回路は、前記内部バスと前記複数の外部入出力バッファとの間にまとめて配置されていることを特徴とする半導体記憶装置。前記内部バスと前記複数のバスインターフェース回路との各接続において、内部バスの配線長さの差が少なくなるように前記複数のバスインターフェース回路は、前記内部バスの配線幅のほぼ中央で前記内部バスに接続されていることを特徴とする請求項14記載の半導体記憶装置。前記内部バスは、前記メモリセルアレイ部と前記周辺回路部とにまたがって配線され、前記内部バスの前記メモリセルアレイ部と前記周辺回路部との境界には中継バッファが配置され、前記内部バスは、前記中継バッファよりメモリセルアレイ側のアレイ側内部バスと、前記中継バッファより周辺回路側の周辺側内部バスと、を備えることを特徴とする請求項14又は15記載の半導体記憶装置。前記複数のメモリセルアレイは前記メモリセルアレイ部に複数の列に分けてアレイ状に配置され、複数の前記アレイ側内部バスは、前記複数のメモリセルアレイの列にそれぞれ対応して複数設けられ、前記周辺側内部バスは、前記複数のアレイ側内部バスに対して共通に一つの周辺側内部バスが設けられていることを特徴とする請求項16記載の半導体記憶装置。前記中継バッファは、前記複数のアレイ側内部バスにそれぞれ対応して設けられ、前記複数のメモリセルアレイのうち、各アレイ側内部バスに接続されるメモリセルアレイが指定されてアクセス要求があった場合には、当該アレイ側内部バスと周辺側内部バスとを接続し、アクセス要求があった場合であっても、当該アレイ側内部バスに接続されるメモリセルアレイに対するアクセス要求でない場合には、当該アレイ側内部バスを周辺側内部バスに接続しないことを特徴とする請求項17記載の半導体記憶装置。前記複数の外部入出力バッファは一列に配置されていることを特徴とする請求項14乃至18いずれか1項記載の半導体記憶装置。データ入出力端子が複数あって、かつ、メモリセルアレイが複数存在する場合、各データ入出力端子から直列に入出力するリードライトデータは任意のメモリセルアレイに対して並列にリードライトする必要がある。従って、半導体記憶装置の内部では、各データ入出力端子と各メモリセルアレイとを接続し、かつ、直列データと並列データとを相互に変換する内部バスとインターフェイス回路とのレイアレイ配置が必要になる。特に、データ入出力端子の数が多いほど、また、内部のメモリセルアレイの容量が大きく多バンクのメモリセルアレイを内蔵するほど、かつ、高いデータの転送レートが必要になる程、所望のスペックを満たすように、内部バスとインターフェイス回路をレイアウト配置することは困難になる。本発明の第1の視点によれば、複数のメモリセルアレイが配置されたメモリセルアレイ部と、外部入出力回路が配置された周辺回路部と、前記複数のメモリセルアレイと前記周辺回路部とを接続する内部バスと、を備え、前記周辺回路部には、複数の外部入出力バッファと、前記メモリセルアレイとの間で前記内部バスを並列に入出力するデータと前記複数の外部入出力バッファを直列に入出力するデータとを相互に変換するバスインターフェース部と、が配置され、前記複数の外部入出力バッファは前記複数のメモリセルアレイ部の周辺に列をなして配置され、前記バスインターフェース部は、前記複数の外部入出力バッファと前記メモリセルアレイ部との間に配置され、前記バスインターフェース部は、前記複数の入出力バッファが配置された前記列の幅より狭い幅の領域に集中して配置されている半導体記憶装置が提供される。本発明の第2の視点によれば、複数のメモリセルアレイが配置されたメモリセルアレイ部と、外部入出力回路が配置された周辺回路部と、前記複数のメモリセルアレイと前記周辺回路部とを接続する内部バスと、を備え、前記周辺回路部は、複数の外部入出力バッファと、前記メモリセルアレイとの間で前記内部バスを並列に入出力するデータと前記複数の外部入出力バッファを直列に入出力するデータとを相互に変換する複数のバスインターフェース回路と、を備え、前記複数のバスインターフェース回路間の距離が、前記複数の外部入出力バッファ間の距離及び前記内部バスの配線幅の最大値より狭くなるように、前記複数のバスインターフェース回路は、前記内部バスと前記複数の外部入出力バッファとの間にまとめて配置されている半導体記憶装置が提供される。本発明の第1の視点によれば、複数の外部入出力バッファを複数のメモリセルアレイ部の周辺に列をなして配置することにより列の長さが長くなってしまう場合においても、バスインターフェース部をその列の幅より狭い幅の領域に集中して配置することによりバスインターフェース部を制御する信号配線の長さを短くすることができるので高速なデータ転送を低消費電力で行うことが可能になる。本発明の第2の視点によれば、複数のバスインターフェース回路間の距離が、複数の外部入出力バッファ間の距離及び内部バスの配線幅の最大値より狭くなるように、複数のバスインターフェース回路は、内部バスと複数の外部入出力バッファとの間にまとめて配置されているので、各バスインターフェース回路を制御する信号配線の長さを短くできるとともに、内部バスを各バスインターフェース回路に接続する配線の長さのばらつきの最大値を抑制するように配置することが可能であり高速なデータ転送が可能になる。本発明の実施形態の概要について説明する。概要の説明に付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。図1~図3に一例を示すように、一実施形態の半導体記憶装置1は、複数のメモリセルアレイBank0~Bank7が配置されたメモリセルアレイ部2と、外部入出力バッファ23などの外部入出力回路が配置された周辺回路部3bと、複数のメモリセルアレイBank0~Bank7と周辺回路部3bとを接続する内部バス27、25、26と、を備え、周辺回路部3bには、複数の外部入出力バッファ23と、メモリセルアレイとの間で前記内部バスを並列に入出力するデータと複数の外部入出力バッファを直列に入出力するデータとを相互に変換するバスインターフェース回路24と、が配置され、複数の外部入出力バッファ23は複数のメモリセルアレイ部2の周辺に列をなして配置され、バスインターフェース回路24は、複数の外部入出力バッファ23とメモリセルアレイ部2との間に配置され、バスインターフェース回路24は、図3に一例を示すように複数の入出力バッファ23が配置された列の幅d2より狭い幅d1の領域に集中して配置されている。外部入出力バッファ23を直列に入出力するデータと内部バス4を並列に入出力するデータを相互に変換するバスインターフェース回路24について、入出力バッファ23が配置された列の幅d2より狭い幅d1の領域に集中して配置されているので、バスインターフェース回路を制御する信号配線の配線長を短くすることが可能となり、高速に直列データと並列データを相互に変換することができる。さらに、メモリセルアレイ部2内の配置に適したビットの並び例えば、複数の列にバンクを配列と、互換性等の制約を受ける外部入出力端子DQ端子のパッドの並びとは必ずしも一致しない。そのような場合には、メモリセルアレイ部2から外部入出力バッファ23の間のどこかで並び替えを行う必要が生じるが、外部入出力バッファ23の比較的近くにメモリセルアレイ部2から内部バス4を介して入出力される並列データを外部入出力バッファ23から入出力させる直列データに変換するバスインターフェース回路24を比較的狭い領域に設け、並べ替えを行う。以上で概要の説明を終え、各実施形態について、図面を参照しさらに詳細に説明する。[第1の実施形態]図1は、第1の実施形態による半導体記憶装置全体のブロック図である。図1において、10はメモリセルアレイ、11はロウアドレスをデコードし選択されたワード線を駆動するロウデコーダ、12はメモリセルアレイの中から選択したメモリセルのデータをセンシングするセンスアンプ、13はセンスアンプがセンシングした複数のデータのうちカラムアドレスに基づいて選択したデータをメモリセルアレイの外へ出力するカラムセレクタである。半導体記憶装置1には、Bank0~Bank7の8つのメモリセルアレイ10が設けられており、ロウデコーダ11、センスアンプ12、カラムセレクタ13もメモリセルアレイ毎に設けられている。また、リードライトアンプアレイ側バスインターフェース回路31は、メモリセルアレイ10毎に各メモリセルアレイ10に対応して設けられる。リードライトアンプアレイ側バスインターフェース回路31とカラムセレクタ13との間はI/O線35により相互に接続される。各メモリセルアレイに対するデータライト時には、リードライトアンプアレイ側バスインターフェース回路31からI/O線35、カラムセレクタ13、センスアンプ12を介してライトデータがメモリセルアレイ10に書き込まれる。また、各メモリセルアレイからのデータリード時には、センスアンプ12に増幅されたメモリセルアレイ10のデータがカラムセレクタ13とI/O線35を介してリードライトアンプアレイ側バスインターフェース回路31に入力される。リードライトアンプアレイ側バスインターフェース回路31は、内部バス4を介して周辺側バスインターフェース回路24と接続されている。内部バス4は、アレイ側内部バス27、中継バッファ25、周辺側内部バス26を含んでいる。内部バス4は、各メモリセルアレイが含まれるメモリセルアレイ部2と外部入出力バッファ23、周辺側バスインターフェース回路24が含まれる周辺回路部3とを接続する。なお、アレイ側内部バス27は、複数のバンクのメモリセルアレイが複数の列に渡って配列される場合は、列ごとに設けられる。例えば図2に示すように複数のバンクのメモリセルアレイ10が、Bank0~Bank3とBank4~bank7の2列に配列される場合は、Bank0~Bank3とBank4~Bank7に分けて別のアレイ側内部バス2727a0、27a1と27b0、27b1が設けられる。これに対して、周辺側内部バス26は、共通の一つの内部バスであり、周辺側バスインターフェース回路24に接続される。また、アレイ側内部バス27と周辺側内部バス26とを相互に接続するために両者の間には、中継バッフア25が設けられている。周辺側バスインターフェース回路24は、内部バス4を並列に転送されるデータと、外部入出力バッファから直列に入出力されるデータと、について並直列、直並列データ変換を行う。すなわち、メモリセルアレイ10に対するデータライトの場合は、周辺側バスインターフェース回路24は、外部入出力バッファ23から直列に入力したデータを並列データに変換して内部バス4を駆動する。一方、メモリセルアレイ10のデータリードの場合には、メモリセルアレイ10から内部バス4を介して並列に送られて来たデータを直列データに変換して外部入出力バッファ23に送る。外部入出力バッファ23は、DQS端子から入出力されるデータストローブ信号の立ち上がりエッジと立ち下がりエッジとの両方に同期して外部入出力端子DQ端子22からデータの入出力を行う。データライトの場合、DQS端子は、データスローブ信号の入力端子となり、外部から送られて来るライトデータについて、DQS端子から入力するデータストローブ信号の立ち上がりエッジと立ち下がりエッジの両方に同期してデータを取り込む。一方、データリードの場合は、DQS端子はデータストローブ信号の出力端子となり、DQS端子から出力するデータストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してリードデータを外部入出力端子DQ端子22から出力する。なお、外部入出力端子DQ端子22は、DQ0~DQ31の32個の端子が存在する。すなわち、リードライトアクセス時には、DQ0~DQ31の32個の外部入出力端子から32ビットのリードライトデータを並列に入出力する。クロック生成器20は、外部から与えられる正転クロック信号CK、反転クロック信号/CK、クロックイネーブル信号CKEから内部動作クロックを生成する。コマンドデコーダ14は、外部から与えられたチップセレクト信号/CS、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEをデコードして外部のメモリコントローラ等から半導体装置1に与えられたリード、ライト等のコマンドを解読する。コントロールロジック15は、コマンドデコーダ14が解読したコマンド、モードレジスタ17の状態に基づいて、クロック生成器20から与えられたクロックに同期して半導体装置1の各部へコマンドを実行するために必要な信号を出力する。モードレジスタ17、カラムアドレスバッファバーストカウンタ16、ロウアドレスバッファ18には、それぞれ外部アドレス入力端子A0~A13、バンクアドレス入力端子BA0、BA1、BA2が内部アドレスバスを介して接続される。モードレジスタ17は、モードレジスタ設定コマンドが与えられたとき、内部アドレスバスから与えられたデータをレジスタに設定する。ロウアドレスバッファ18は、バンクアクティブACTコマンドが与えられたとき、ロウアドレスをラッチしロウデコーダ11へ出力する。カラムアドレスバッファバーストカウンタ16は、リードコマンド、ライトコマンドが与えられたとき、カラムアドレスをラッチし、デコードしてカラムセレクタ13を選択する。また、バーストリード、バーストライトコマンドが与えられたときは、指定されたバースト長に基づいてカラムアドレスをカウントする。リフレッシュカウンタ回路19は、リフレッシュアドレスのカウントアップを行う。また、DLL21は、外部クロック端子CK、/CKから与えられた外部クロック信号に基づいて、外部クロック信号と位相の揃ったクロック信号を生成し、外部I/O端子22からのデータ入出力のタイミングを制御する。なお、半導体記憶装置1が低消費電力用の用途であり、データ入出力のタイミング精度より低消費電力を優先する場合には、DLL21は必ずしも設ける必要はない。図2は、第1の実施形態による半導体記憶装置全体の半導体チップ上の配置を示す平面図である。図2において、半導体記憶装置1の半導体チップの中央部には、メモリセルアレイ部2が配置され、メモリセルアレイ部2の上下の周辺は、周辺回路部3a、3bとなっている。メモリセルアレイ部2には、8つのバンクのメモリセルアレイが左右に2つの列に分かれてアレイ状に配置されている。この2つの列のうち、一方の列図2の中で左側の列には、Bank0~Bank3の4つのバンクのメモリセルアレイ10が配置され、残る片方の列図2の中で右側の列には、Bank4~Bank7の残る4つのバンクのメモリセルアレイ10が配置されている。なお、各バンクのメモリセルアレイ10が配置される領域図2中のBank0~Bank7の各破線で囲んだ範囲内には、ロウデコーダ11、センスアンプ12、カラムセレクタ13、Yデコーダカラムデコーダがメモリセルアレイ10と共に配置されている。図2には、Bank0の内部の配置の一部を図示している。破線で示すBank0の領域の左右の中央には、縦長にロウデコーダXデコーダ11が配置されている。また、Bank0の領域の上下の中央には、横長にリードライトアンプアレイ側バスインターフェース回路31が配置され、リードライトアンプアレイ側バスインターフェース回路31の上下の両側に隣接して、Yデコーダカラムデコーダ32が配置されている。さらに、図2のBank0の領域には、センスアンプ12とカラムセレクタ13が配置されている領域のうち、一部の領域を図示している。センスアンプ12とカラムセレクタ13からは、上下に配置されたメモリセルアレイ領域10へ図示しないビット線が上下に配線されている。また、ロウデコーダXデコーダ11からメモリセルアレイ領域10へ図示しないワード線が配線されている。さらに、センスアンプ12とカラムセレクタ13とリードライトアンプアレイ側バスインターフェース回路31との間はI/O線35によって接続される。なお、他のBank1~Bank7の内部の構成もBank0と同様である。各バンク領域に配置されたリードライトアンプアレイ側バスインターフェース回路31へは、アレイ側内部バス27a0、27a1、27b0、27b1が接続されている。アレイ側内部バス27a0、27a1、27b0、27b1は、各バンク領域のリードライトアンプアレイ側バスインターフェース回路31と、メモリセルアレイ部2と周辺回路部3との境界に配置された中継バッファ25と、を相互に接続している。なお、アレイ側内部バス27a0と27a1は、Bank0~Bank3のリードライトアンプアレイ側バスインターフェース回路31に接続され、アレイ側内部バス27b0と27b1は、Bank4~Bank7のリードライトアンプアレイ側バスインターフェース回路31に接続されている。アレイ側内部バス27a0、27a1、27b0、27b1は、それぞれ64ビット幅の内部バスである。各バンクからリードライトデータをバースト転送する場合は、各バンクに接続されている2つの内部バスBank0~Bank3は、アレイ側内部バス27a0と27a1、Bank4~Bank7は、アレイ側内部バス27b0と27b1を同時に使用し、64×2=128ビットのデータを並列に各バンクと中継バッファ25との間で転送する。なお、アレイ側内部バス27a0、27b0は、それぞれ、Yアドレスカラムアドレスの下位2ビット目のアドレスが0であるデータの転送に用い、アレイ側内部バス27a1、27b1は、それぞれ、Yアドレスカラムアドレスの下位2ビット目のアドレスが1であるデータの転送に用いる。図2において、メモリセルアレイ部2の上側の周辺回路部3aには、クロック生成器20とクロック生成器20に関連するCK、/CK、CKE等のパッドが配置される。また、冗長ビット救済用のヒューズ回路34等が配置される。また、メモリセルアレイ部2の下側の周辺回路部3bには、外部入出力端子22、外部入出力バッファ23、周辺側バスインターフェース回路24、DQ制御回路28が配置される。なお、メモリセルアレイ部2の各バンクのメモリセルアレイ10は、アレイ側内部バス27a0、27a1、27b0、27b1を介して中継バッファ25に接続され、中継バッファ25は、周辺側バスインターフェース回路24、外部入出力バッファ23を介して、外部入出力端子DQ0~DQ3122に接続される。なお、図1に示す半導体記憶装置1の各構成要件のうち、図2において明示されていない要素コマンドデコーダ14、コントロールロジック15、モードレジスタ17等は、周辺回路部3a、3bのスペースとのある個所等に配置されている。図3は、第1の実施形態による半導体記憶装置1における周辺部3bの配置を示す平面図である。メモリセルアレイ部2と周辺部3bとの境界には、中継バッファ25が配置されている。各中継バッファ25には、メモリセルアレイ部2側に、アレイ側内部バス27a0、27a1、27b0、27b1が接続され、周辺部3b側に、周辺側内部バス26が接続されている。周辺側内部バス26は、周辺回路部3bに設けられた周辺側バスインターフェース回路24と接続され、周辺側バスインターフェース回路24は、さらにDQ接続配線29により外部入出力バッファ23へと接続されている。中継バッファ25は、各アレイ側内部バス27a0、27a1、27b0、27b1の各ビットにそれぞれ対応して設けられ、各アレイ側内部バス27a0、27a1、27b0、27b1と周辺側内部バス26とを相互に接続する。各アレイ側内部バス27a0、27a1、27b0、27b1はそれぞれ64ビットのデータ幅を持っているので、中継バッファ25は、上記各アレイ側内部バス27a0、27a1、27b0、27b1の各ビットに対応して64×4=256ビットの中継バッファが設けられている。周辺側内部バス26は、128ビットのバスであり、リードライトのアクセス対象とするバンクによって、Bank0~3に接続されているアレイ側内部バス27a0、27a1、及び/又は、Bank4~7に接続されているアレイ側内部バス27b0、27b1とそれぞれ対応する中継バッファ25を介して接続される。なお、リードライトのデータ転送の方向に合わせて、中継バッファ25は、リードデータをアレイ側内部バス27から周辺側内部バス26に接続するとともに、ライトデータを周辺側内部バス26から対応するアレイ側内部バス27に双方向にデータを中継する。なお、アレイ側内部バス27a0、27a1、27b0、27b1、中継バッファ25、周辺側内部バス26は、全体として内部バス4を構成し、DQS端子から入出力されるデータストローブ信号の立ち上がりと立ち下がり2クロック分の連続する4つのエッジに同期して32本の外部入出力端子DQ0~DQ3122から入出力される128個のデータ32端子×4=128を並列に各バンクのセルアレイとの間でデータ転送を行う。周辺側バスインターフェース回路24と外部入出力バッファ23は、各外部入出力端子DQ0~DQ3122に対応して設けられている。外部入出力端子DQ0~DQ3122の数が32端子であるので、周辺側バスインターフェース回路24と外部入出力バッファ23の数もそれぞれ32個設けられる。各周辺側バスインターフェース回路24と各外部データ入出力バッファ23は、DQR、DQF、CRDR、CRDFの4つのデータ転送信号により接続される。DQR、DQFは、外部データ入出力バッファ23から周辺側バスインターフェース回路24へのそれぞれデータストローブ信号の立ち下がりと立ち上がりに同期して入力したデータのデータ入力信号であり、CRDR、CRDFは、周辺側バスインターフェース回路24から外部データ入出力バッファ23へ、それぞれデータストローブ信号の立ち上がりと立ち下がりに同期して出力するデータのデータ出力信号である。なお、各周辺側バスインターフェース回路24へは、DQ制御回路バスコントロール回路28からデータの入出力を制御する制御信号が供給されている。各外部入出力バッファ23は、それぞれ対応する外部入出力端子DQ0~DQ3122に接続されている。なお、各外部入出力バッファ23は、それぞれ対応する外部入出力端子DQ0~DQ3122に隣接して配置されている。ここでは、外部入出力端子DQ0~DQ3122の32個のパッドは、例えば、特許文献1に記載されているように半導体記憶装置1の半導体チップの周辺部に列をなして配置されている。なお、図3では、外部入出力端子DQ0~DQ3122のパッドは一例に配列されているが、複数の列に渡って配列させてもよい。いずれにせよ、外部入出力端子DQ0~DQ3122パッドが列をなして配置されているので、それに合わせて外部入出力バッファ23も概略列をなして配置されている。すなわち、外部入出力端子DQ0~DQ3122、外部入出力バッファ23は、メモリセルアレイ部2の周辺に、概略、列をなして、言い換えるならば、メモリセルアレイ部2の周辺の細長い領域に配置されている。この細長い領域に配置された外部入出力バッファ23の端から端までの距離はd2である。これに対して、周辺側バスインターフェース回路24は、距離d2より狭い範囲の端から端までの距離がd1である領域に配置されている。従って、DQ制御回路バスコントロール回路28から各周辺側バスインターフェース回路24までの各周辺側バスインターフェース回路24を制御する信号配線の長さを短くすることができ、信号配線に流れる電流を削減することができる。また、DQ制御回路バスコントロール回路28を周辺側バスインターフェース回路24のほぼ中央に配置することにより、各周辺側バスインターフェース回路24を制御する信号配線の長さを短くするとともに信号配線の長さのばらつきを小さくしている。これにより、外部入出力端子を直列に入出力するデータと内部バスを並列に転送するデータとを相互に高速に変換することができ、高速なデータ転送を可能にしている。さらに、周辺側バスインターフェース回路24は、内部バス4の最大配線幅d3より狭い領域に集中して距離d1の範囲内に配置されている。また、周辺側バスインターフェース回路24が配置されている領域は、内部バス4の最大配線幅d3のほぼ中央の領域に集中して配置されている。メモリセルアレイ部2内のアレイ側内部バス27a0、27a1、27b0、27b1は、各メモリセルアレイとの接続を容易にするため、広い幅に渡って配線される。また、中継バッファ25もアレイ側内部バス27a0、27a1、27b0、27b1の配線幅に合わせて配置されるため、中継バッファの配置幅も広い幅に渡って配置される。従って、周辺側内部バス26の配線幅も少なくとも中継バッファ25に接続される部分の配線幅は広い幅になる。図3では、アレイ側内部バス27a0、27a1、27b0、27b1の配線幅、中継バッファ25の配置幅、周辺側内部バス26の中継バッファとの接続部分の配線幅はそれぞれd3にほぼ等しく、内部バス4の最大配線幅はd3となっている。周辺側バスインターフェース回路24が配置されている領域は、内部バス4の最大配線幅d3のほぼ中央の領域に集中して配置されているので、ビットDQ0~DQ31毎の内部バス4から周辺側バスインターフェース回路24までの配線の長さの差異をできるだけ小さくすることができる。従って、高速なデータ転送が可能になる。次に、図4から図8を用いて、周辺側バスインターフェース回路24内部の回路構成と、その動作について説明する。周辺側バスインターフェース回路24は、外部入出力バッファから直列に入力されたライトデータを並列データに変換して内部バス4に伝達するライトデータ変換部と、内部バスから並列に読み出されたリードデータを直列データに変換して外部入出力バッファ23に伝達するリードデータ変換部から成る。図4は、そのライトデータ変換部の回路ブロック図であり、図5は、そのリードデータ変換部の回路ブロック図である。図4に示す周辺側バスインターフェース回路24のライトデータ変換部は、外部入出力バッファから直列に入力されたライトデータを並列データに変換するシリパラ部データラッチ41~46と、シリパラ部で変換したデータを選択するセレクタスイッチ51~58と内部バス4を駆動するドライバ63~78とを含むバスドライバ部を備えている。図4においてDQR、DQFは、外部入出力バッファ23からのデータ入力端子である。DQRは、データストローブDQS信号の立ち上がりに同期して外部入出力バッファ23に入力されたライトデータ信号であり、DQFは、データストローブDQS信号の立ち下がりに同期して外部入出力バッファ23に入力されたライトデータ信号である。また、PCLKD、CY1WT、CY1WN、BUSWENは、DQ制御回路バスコントロール回路28が出力する制御信号である。また、BUSRE、BUSRO、BUSFE、BUSFOは、それぞれ内部バス4に接続されるライトデータ出力信号である。また、図5に示す周辺側バスインターフェース回路24のリードデータ変換部は、内部バスを転送されて来たデータを選択するセレクタスイッチ151~158とデータを一時的に保持するデータラッチ161~164とを含むバスレシーバ部と、データラッチ165、166と、スイッチ171~174を含むパラシリ部を備えている。図5において、BUSRE、BUSRO、BUSFE、BUSFOは、内部バス4に接続される信号であり、図4に示す信号名が同一である信号と共通の信号である。CY1R、BUSREN、CDSRは、DQ制御回路バスコントロール回路28が出力する制御信号である。CRDR、CRDFは、リードデータ出力信号であり、外部入出力バッファ23に接続される。CRDRとCRDFは、それぞれ、データストローブDQS信号の立ち上がりと立ち下がりに同期して出力されるリードデータ信号である。図8は、外部入出力バッファ23の出力バッファと入力バッファの機能のうち、入力バッファの部分の回路構成を示す回路ブロック図である。図8には、DQS入力バッファ回路も示している。入力回路112は、DQ/DQS入力回路イネーブル信号135が活性化レベルであるハイレベルのときにDQnnは0~31の整数端子及びDQS端子からデータを入力する。このうち、DQS端子から入力されたデータストローブ信号は、DQn端子から入力されるデータ信号のデータストローブ信号として、データラッチ回路111に供給される。データラッチ回路111では、DQn端子から入力されるデータ信号は、データストローブ信号の立ち上がりと立ち下がりの両方のエッジに同期して取り込まれる。データストローブ信号DQS端子の立ち上がりに同期して取り込まれたデータ信号は、ラッチデータEven132として一時的に保持され、データストローブ信号DQS端子の立ち下がりに同期して取り込まれたデータ信号は、ラッチデータOdd132として一時的に保持される。ラッチデータEven132はDQR信号、ラッチデータOdd132はDQF信号として図4を用いて説明した周辺側バスインターフェース回路24のライトデータ変換部のデータ入力端子に接続される。なお、図8に示す外部入出力バッファ23において、DQS端子から入力されたデータストローブ信号に同期して内部に取り込まれたデータ信号ラッチデータEven132、ラッチデータOdd132は、図4に示す周辺側バスインターフェース回路24のデータラッチ41~43、44~46により、半導体装置1の内部で生成されたクロック信号に同期した信号PCLKDにタイミングが調整され、周辺側バスインターフェース回路24のバスドライバ部に入力される。図6は、外部入出力端子DQ端子22から取り込まれたライトデータが内部バス4に出力されるまでのタイミングを示すタイミングチャートである。半導体記憶装置1に対してデータライトを行おうとするコントローラは、クロック信号CK、CKBに同期してWriteコマンドを半導体記憶装置1に与える。Writeコマンドを与えた後に引き続く所定のタイミングでハイインピーダンスである半導体記憶装置1のDQS端子に対してデータストローブ信号を与える。また、データストローブ信号に同期してデータストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してライトデータD0、D1、D2、D3をDQ端子に送る。半導体記憶装置1の外部入出力バッファ23は、DQS端子から入力されるデータストローブ信号に同期してライトデータ信号D0~D3を取り込む。さらに、外部入出力バッファ23は、データストローブ信号DQS信号の立ち上がりエッジと立ち下がりエッジで取り込んだ信号を並列データに変換してDQR及びDQF端子から並列に周辺側バスインターフェース回路24に送る。周辺側バスインターフェース回路24は、制御信号PCLKDの立ち上がりに同期してDQR及びDQF端子から送られてきたライトデータを取り込む。制御信号PCKDの最初の立ち上がりに同期してD0、D1を取り込み、制御信号PCKDの2回目の立ち上がりに同期してD2、D3を取り込む。周辺側バスインターフェース回路24は、さらに、データストローブ信号の2サイクルの期間に取り込まれたD0~D3の4ビットのデータを並列データに変換し、制御信号BUSWENに同期して同期バス4に送る。この後の動作は、図6には、示していないが、中継バッファ25は、ライトデータの書込み先のバンクをBA0~BA2信号から判定し、書込み対象となるバンクの含まれるアレイ側内部バス27a0と27a1、又は27b0と27b1を駆動し、書込み対象とするバンクまでデータを転送する。さらに、リードライトアンプアレイ側バスインターフェース31、カラムセレクタ13、センスアンプ12は、メモリセルアレイ10にデータ書込みを行う。なお、外部入出力バッファから直列に入力した4ビットのデータのうち、先に入力した2ビットと後から入力した2ビットを入れ替えて内部データバス4に送る制御をカラムアドレスの1ビット目の値に基づく制御信号CY1WT、CY1WNによって行っている。次に、図7は、半導体記憶装置1が外部に接続されたコントローラからリードコマンドを受けて、リードデータを出力するタイミングチャートである。図7には、周辺側バスインターフェース回路24の動作タイミングに関連する部分のみを記載している。クロック信号CK、CKBに同期してReadコマンドが与えられると、指定されたバンクのメモリセルアレイ10から並列に読み出されたデータD0~D3が所定のタイミングで内部バス4を経由して周辺側バスインターフェース回路24に送られる。並列に送られてきた4ビットのデータのうち、最初のデータストローブ信号の立ち上がりと立ち下がりに同期しして出力される2ビットのデータここでは、D0とD1であるとするは、データラッチ161と163に書き込まれ、2回目のデータストローブ信号の立ち上がりと立ち下がりに同期して出力される2ビットのデータここでは、D2とD3は、データラッチ165と166に書きこまれる。制御信号CDSRの立ち上がりに同期してデータラッチ161と163に書き込まれたデータここでは、D0とD1が外部入出力バッファ23に送られ、データストローブ信号の立ち上がりと立ち下がりに同期して直列に出力される。ひき続いて制御信号CDSRの立ち下がりに同期してデータラッチ165と166に書き込まれたデータここでは、D2とD3が外部入出力バッファ23に送られ、データストローブ信号の立ち上がりと立ち下がりに同期して直列に出力される。なお、ここでは、内部バスを4ビット並列で送られて来たデータのうち、どの2ビットを先に出力するかは、カラムアドレスの1ビット目の値に基づく制御信号であるCY1Rにより決定される。第1の実施形態による効果次に第1の実施形態による効果をより明確にするため、周辺側バスインターフェース回路24を狭い幅の領域に集中して配置せずに、外部入出力バッファ23と同じピッチで外部入出力バッファ23と同じ広がりを持って配置した比較例について説明する。図9は、その比較例による周辺部の配置を示す平面図である。図9は、周辺側バスインターフェース回路24の配置幅d1が外部入出力バッファ23の配置幅d2と等しいことを除いて、図3に示す第1の実施形態の周辺部の配置を示す平面図と同一である。図9の比較例では、周辺側バスインターフェース回路24の配置位置を外部入出力バッファ23の配置位置と揃えて配置しているので、周辺側バスインターフェース回路24と外部入出力バッファ23とを接続するDQ接続配線29の長さを短くすることが可能である。従って、図9の比較例の方が好適な配置であるようにも見える。しかし、発明者が検討した結果によれば、図9のような配置は好ましくない。図10は、a比較例による周辺回路部3bの配置と、b第1の実施形態による周辺部3bの配置とを比較する図面である。すでに説明したように各外部データ入出力端子22にそれぞれ対応して各周辺側バスインターフェース回路24が設けられている。また、複数のバンクのメモリセルアレイが複数の列に渡って配置されている場合図10では、BANK0~3とBANK4~7が2列に渡って配置、周辺側バスインターフェース回路24が配置された列のうち、端に配置された周辺側バスインターフェース回路24とメモリセルアレイの並びに合わせて配置された内部バスの該当するビットまでの内部バスの配線長が長くなるビットがどうしても生じてしまう。たとえば、図10aでは、図10aの左端に配置されているDQ16~23の周辺側バスインターフェース回路24からBANK0~3側の内部バス4への接続は比較的短い配線長となるが、BANK4~7側の内部バス4への接続は長い配線長となってしまう。極端な場合には、内部バスの右端に配置されたビットから左端に配置された周辺側バスインターフェース回路24へ接続しなければならない場合が生じる。そのような場合、周辺部の内部バスが長距離配線となってしまい、配線遅延により最大動作周波数tCKminマージンを悪化させることになる。これに対して、図10bに示す第1の実施形態では、周辺側バスインターフェース回路24を内部バス4の最大配線幅のほぼ中央の位置に集中して狭い領域の範囲内に配置している。従って、内部バス4から周辺側バスインターフェース回路24への配線長が長大になってしまうビットが生じることを防ぐことができる。また、各ビットの内部バス4と周辺側バスインターフェース回路24との配線長の差が比較的小さくするように配線することができる。従って、比較例に比べて、tCKminを改善することができる。また、図10aに示す比較例のように周辺側バスインターフェース回路24が広い範囲に分散して配置されていると、DQ制御回路28から周辺側バスインターフェース回路24までの制御信号の配線長が長くなる。制御信号の配線長が長くなると消費電流の増大を招く。これに対して、図10bの第1の実施形態に示すように周辺側バスインターフェース回路24を狭い領域に集中して配置することにより、DQ制御回路28からの制御信号の配線長を短くすることが可能であり、動作消費電流を削減することができる。さらに、周辺側バスインターフェース回路24は、内部バス4の並列配線を直列信号に変換して外部入出力バッファ23と接続しているので、周辺側バスインターフェース回路24と外部入出力バッファ23とを接続するDQ接続配線29の配線本数は、比較的少なくすることが可能である。従って、周辺側バスインターフェース回路24の配置ピッチを外部入出力バッファ23の配置ピットと揃えなくてもDQ接続配線29の配線面積がそれほど大きくはならない。従って、発明者の考察によれば、第1の実施形態のように、周辺側バスインターフェース回路24を比較的狭い領域に集中して配置することが、半導体記憶装置1の内部において、高速なデータ転送を実現するためには好ましい。特に、周辺部の内部バスの最大配線長を短くすることにより最大動作周波数tCKminを改善することができる。また、周辺側バスインターフェース回路24の配線長を短くすることにより、動作電流を削減することができる。本発明の全開示特許請求の範囲及び図面を含むの枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。