"ドレインとソースとゲートとを有し且つワイドバンドギャップ半導体からなるスイッチング素子のゲートに制御回路からの制御信号を印加することにより前記スイッチング素子をオンオフドライブさせるゲートドライブ回路であって、前記制御回路と前記スイッチング素子のゲートとの間に接続され、第1のコンデンサと第1の抵抗と第1のダイオードからなる直列回路と、前記第1のダイオードのアノードとカソード間に第1のPNP型トランジスタのベースとエミッタが並列接続され、前記第1のPNP型トランジスタのエミッタとコレクタは、コレクタ側に接続された第2の抵抗を介して前記スイッチング素子のゲートとソースとの間に接続され、前記第1のPNP型トランジスタのベースとコレクタ間には、第2のダイオードのカソードとアノードが接続され、前記第2のダイオードの順方向電圧は、前記第1のPNP型トランジスタの接合電圧よりも低いことを特徴とするゲートドライブ回路。前記第1のPNP型トランジスタとダーリントン接続された第2のPNP型トランジスタを備えたことを特徴とするゲートドライブ回路。前記制御回路からの制御信号は、ドライブトランスを介して前記スイッチング素子をオンオフドライブさせることを特徴とする請求項1項乃至2項記載のゲートドライブ回路。しかしながら、GaNデバイスでは、デバイスの構造上Siデバイスと異なり、ドレインソース間にボディダイオードが存在しない。代わりに、ドレインソース間に逆バイアスされた電圧に依存した逆電流/電圧特性を有する。図8にノーマリオフ型GaNデバイスの等価回路図と代表特性図を示す。図8aに示すように、GaNFETのゲートソース間は順方向電圧の高いダイオードとして等価回路にあらわされ、ドレインソース間にボディダイオードは存在しない。また、図8bの第3現象にドレイン電流の逆電流/電圧特性を示す。このため、従来技術を適用すると、インダクタンス負荷などによる回生動作において大きな損失が発生し、問題となる。また、この問題を解決するためにGaNFETのドレインソース間と並列に回生ダイオードを追加すると、部品点数が増えるため、コスト、実装面積の増加に繋がる。さらに、回生ダイオードを追加することにより、スイッチングオン/オフ時に回生ダイオードの接合容量と配線インダクタンスによる電圧/電流振動が生じ、雑音端子電圧あるいは放射雑音などに影響を与え、ノイズ発生の原因につながる。また、ターンオフ期間中に負電圧がゲートに印加され安定したターンオフ状態を期待できる半面、ボディダイオードを持たないノーマリオフ型GaNFETにおいては、図8bに示すように、回生動作時第三象限にマイナス側にバイアスされると大きな電圧降下、電力損失導通損失を発生する。また、周波数やデューティがある範囲で限定できれば、上記2つの問題点は抵抗とコンデンサとの値をうまく選び、ゲート電圧をゼロボルトに戻してから回生動作やターンオンをさせることで回避可能である。しかしながら、条件が限定されることになる。本発明は、回生動作を含むターンオン/オフ時のスイッチング特性の電力損失を増加させずに、回生ダイオードを不要とするゲートドライブ回路を提供することにある。本発明は、ドレインとソースとゲートとを有し且つワイドバンドギャップ半導体からなるスイッチング素子のゲートに制御回路からの制御信号を印加することによりスイッチング素子をオンオフドライブさせるゲートドライブ回路であって、制御回路とスイッチング素子のゲートとの間に接続され、第1のコンデンサと第1の抵抗と第1のダイオードからなる直列回路と、第1のダイオードのアノードとカソード間に第1のPNP型トランジスタのベースとエミッタが並列接続され、第1のPNP型トランジスタのエミッタとコレクタは、コレクタ側に接続された第2の抵抗を介してスイッチング素子のゲートとソースとの間に接続され、第1のPNP型トランジスタのベースとコレクタ間には、第2のダイオードのカソードとアノードが接続され、第2のダイオードの順方向電圧は、第1のPNP型トランジスタの接合電圧よりも低いことを特徴とする。本発明によれば、制御信号のオフ信号に対してスイッチング素子のゲートとソースとの間をゼロボルト近傍に短絡し維持するため、回生時におけるダイオード特性の電圧降下が大きくならず、電力損失を抑制することで、回生ダイオードを省くことができる。以下、本発明の実施の形態に係るゲートドライブ回路を説明する。図1は、本発明の実施例1のゲートドライブ回路の回路構成図である。図1に示すゲートドライブ回路において、パルス信号P1は制御信号に相当する。スイッチング素子Q2は、GaNFETからなり、ゲートとドレインとソースとを有している。スイッチング素子Q2のゲートとパルス信号P1との接続点との間には、コンデンサC1と抵抗R1とダイオードD1との直列回路が接続される。前記パルス信号P1は、コンデンサC1と抵抗R1とダイオードD1とのCRD直列回路を介してスイッチング素子Q1のゲートに印加されるようになっている。また、実施例1のゲートドライブ回路は、スイッチング素子Q2のゲートソース間に並列にPNP型トランジスタQ1と抵抗R2との直列回路を接続してオフスイッチ機能を構成している。オフスイッチ機能は、コンデンサC1と抵抗R1とダイオードD1とのCRD直列回路におけるコンデンサC1の電荷を引き抜くもので、通常はオフ状態にあるが、スイッチング素子Q2をオフしている期間中においてオンされる。オフスイッチ機能を構成するPNP型トランジスタQ1と抵抗R2との直列回路は、スイッチング素子Q2のゲートにPNP型トランジスタQ1のエミッタが接続され、コレクタから抵抗R2を介してスイッチング素子Q2のソースに接続されている。また、PNP型トランジスタQ1のコレクタにはダイオードD2のアノードが接続されており、ダイオードD2のカソードはPNP型トランジスタQ1のベースに接続されるとともに、CRD直列回路のダイオードD1のアノードに接続されている。ダイオードD2の順方向電圧は、PNP型トランジスタQ1のコレクタベース間の接合電圧よりも低い値であり、後述するパルス信号P1のオフ信号、すなわちLレベルオフ時に抵抗R2を介して流れる電流を、PNP型トランジスタQ1のコレクタベースを通さずにダイオードD2を介して流す経路となる。図2は、実施例1のゲートドライブ回路の各部の動作波形を示す図である。VP1はパルス信号P1の電圧波形、VC1はコンデンサC1の充放電波形、Vgsはスイッチング素子Q2のゲート波形を示す。パルス信号P1がオン、すなわちHレベルオンを出力した場合、コンデンサC1→抵抗R1→ダイオードD1→スイッチング素子Q2→パルス信号P1と導通し、スイッチング素子Q2をオンさせる。このとき、スイッチング素子Q2のゲートソース間は先に示した通りダイオードと同様の特性を持っている。パルス信号P1がオンした初期ではコンデンサC1の充電初期状態であるため、パルス信号電圧VP1/抵抗R1の電流が流れ、スイッチング素子Q2のゲートソース間には大きな電圧が発生する。急激に大きな電圧が発生することによりオン期間を早める。その後、コンデンサC1の充電に伴いスイッチング素子Q2のゲートソース間の電圧は、ゲートソース間の等価回路で示されたダイオードの順方向電圧降下の値に低下し、オン状態を維持する。パルス信号P1がオフ、すなわちLレベルオフを出力した場合、PNP型トランジスタQ1のエミッタからベースに電流が流れることにより、PNP型トランジスタQ1が導通し、スイッチング素子Q2のゲートソース間に充電されたエネルギーを放電する。また、パルス信号P1がLレベルオフになることにより、コンデンサC1に充電されたエネルギーはコンデンサC1→パルス信号P1→抵抗R2→ダイオードD2→抵抗R1→コンデンサC1の経路で放電される。この経路で電流が流れることにより、スイッチング素子Q2のゲートソース間に負の電圧を発生させる。急激に負の電圧を発生することによりオフ期間を早める。コンデンサC1の放電に伴いゲートソース間の電圧は上昇し、PNP型トランジスタQ1のベースエミッタ間の電圧と、ダイオードD2の順方向電圧降下の差分の電圧になる。ここで一般的に、トランジスタのベースエミッタ間電圧は0.7Vであり、ダイオードD2にショットキーバリアダイオードを用いると順方向電圧降下は0.4Vであるため、パルス信号P1がLレベルオフの状態でのスイッチング素子Q2のゲートソース間電圧は0.3Vとなる。ここで、スイッチング素子Q2の閾値は0.3Vよりも大きく数Vあるため、オフ状態を維持できる。このように、スイッチング素子Q2がオフしている状態で、ゲート電圧を0V付近の正電圧に維持させることにより、回生時の損失が軽減され、GaNデバイスからなるスイッチング素子Q2をダイオードのように使用することができる。このため並列に回生ダイオードを接続する必要がない。また、この回路ではGaNデバイスを通常のSiデバイスのMOSFETに置き換えて使用することも可能である。図3は、実施例2のゲートドライブ回路の回路構成図である。図3に示す実施例2においては、パルス信号P1を降圧型のトランスを介して絶縁し、実施例1のゲートドライブ回路に入力する。ノーマリオフ型GaNFETでは、ゲート駆動電圧に大きな電圧を必要としない。ここで、図3のように降圧型のトランスT1を用いると、パルス信号P1から偏磁防止コンデンサC2と抵抗R3を介してトランスT1の1次巻線N1に電圧が印加される。トランスT1の1次巻線N1と2次巻線N2の巻数比であるN2/N1にパルス信号電圧P1が降圧され、N1/N2倍の電流が伝達される。このため、降圧トランスT1を使用することで制御回路パルス信号P1の損失を抑えることができる。図3に示す実施例2は、パルス信号P1に、偏磁防止コンデンサC2を介してトランスT1の1次巻線N1と抵抗R3の直列回路が接続されている。トランスT1の2次巻線N2は、1次巻線N1と同極性であって、2次巻線N2の両端子間には、実施例1のゲートドライブ回路が接続され、ゲートドライブ回路の出力にはノーマリオフ型GaNFETQ2が接続されている。ここで、ノーマリオフ型GaNデバイスをドライブする場合には、トランスT1は降圧型トランスを用いるのが好ましい。図3の回路構成では、偏磁防止コンデンサC2によりパルス信号P1の直流成分がカットされ、トランスT1の2次巻線N2には正負のパルスが発生する。このため、トランスT1の2次巻線N2に発生する電圧の正負のピーク値は、パルス信号P1のデューティーにより変化する。トランスT1を介してオンデューティーが50を大幅に超える場合には、スイッチング素子Q2のゲート電圧の閾値以下になる場合がある。図3の回路では、トランスT1の2次巻線N2に発生した負の電圧は2次巻線N2GND→抵抗R2→ダイオードD2→抵抗R1→コンデンサC1→2次巻線N2極性の経路で導通し、コンデンサC1を充電する。2次巻線N2極性が正の電圧に転じたとき、コンデンサC1に充電された電圧と2次巻線N2に発生した電圧が加算され、スイッチング素子Q2のゲートに電圧が印加される。すなわち、2次巻線N2極性→コンデンサC1→抵抗R1→ダイオードD1→ノーマリオフ型GaNFETQ2のゲートソース→2次巻線N2GNDの経路を介する。これにより、パルス信号P1のデューティーが変化しても、ノーマリオフ型GaNFETQ2のゲート電圧閾値以上の電圧を印加することができる。次にトランスT1の2次巻線N2が正から負の電圧に反転すると、これまで充電されていたコンデンサC1の充電電圧と2次巻線N2に発生した負電圧が加算されて、スイッチング素子Q2のゲート→PNP型トランジスタのエミッタベース→抵抗R3→コンデンサC1→2次巻線N2極性→2次巻線N2GND→スイッチング素子Q2のソースの経路と、2次巻線N2GND→抵抗R2→ダイオードD2→抵抗R1→コンデンサC1→2次巻線N2極性の経路とに電圧が印加されて、図4、図5に示す電圧がスイッチング素子Q2のゲートソース間に印加される。図4、図5にパルス信号P1のデューティーが30及び70に変化した場合の各部波形を示す。いづれも、パルス信号P1がHレベルオン時には、ゲート電圧閾値以上の電圧を確保できている。また、パルス信号P1がLレベルオフ時には、実施例1同様にスイッチング素子Q2のゲートソース間電圧は0.3Vとなっている。従って、実施例1同様にスイッチング素子Q2がオフしている状態で、ゲート電圧を0V付近の正電圧に維持させることにより、回生時の損失が軽減され、GaNデバイスからなるスイッチング素子Q2をダイオードのように使用することができる。また、この回路においてもトランスT1の巻数比の調整によりノーマリオフ型GaNFETQ2を通常のSiデバイスのMOSFETに置き換えることも可能である。図6は、実施例3のゲートドライブ回路の回路構成図である。図6に示す実施例3においては、実施例2のゲートドライブ回路にPNP型トランジスタQ3が追加され、PNP型トランジスタQ3はPNP型トランジスタQ1にダーリントン接続される。実施例1及び2においては、ノーマリオフ型GaNFETQ2のオフ期間におけるゲート電圧を正電圧に保つ方法を示したが、このような構成によれば、さらにオフ期間におけるゲート電圧を調整することが可能になる。以下に、オフ期間におけるゲート電圧を調整する方法について詳細に述べる。パルス信号P1がLレベルオフ時には、トランスT1の2次巻線N2に発生した負の電圧は2次巻線N2GND→抵抗R2→ダイオードD2→抵抗R1→コンデンサC1→2次巻線N2極性の経路で導通し、コンデンサC1を充電する。パルス信号P1がHレベルオン時には2次巻線N2が正の電圧に転じ、コンデンサC1に充電された電圧と2次巻線N2に発生した電圧が加算され、ノーマリオフ型GaNFETQ2のゲートに電圧が印加され、ノーマリオフ型GaNFETQ2はオン状態になる。パルス信号P1がHレベルオンからLレベルオフに転じると、ダーリントン接続されたPNP型トランジスタQ1、Q3のエミッタからベースに電流が流れることにより、PNP型トランジスタQ1及びQ3が導通し、スイッチング素子Q2のゲートソース間に充電されたエネルギーを放電する。また、パルス信号P1がLレベルオフになることにより、コンデンサC1に充電されたエネルギーは、トランスT1の2次巻線N2に発生した負の電圧により、2次巻線N2GND→抵抗R2→ダイオードD2→抵抗R1→コンデンサC1→2次巻線N2極性の経路で放電される。ここで、PNP型トランジスタQ1及びQ3をダーリントン接続にすることによって、ベースエミッタ間電圧を2倍の1.4Vにすることになり、ダイオードD2の順方向電圧との差分が増加する。実施例1ではダイオードD2をショットキダイオードで示した。ショットキダイオードの場合には、PNP型トランジスタQ1及びQ3のベースエミッタ間電圧との差分は1Vに増加する。また、ダイオードD2を一般のダイオードの順方向電圧0.7Vに変更することで、PNP型トランジスタQ1及びQ3のベースエミッタ間電圧との差分を0.7Vなどに調整することが可能になる。図7に実施例3のゲートドライブ回路の各部の動作波形を示す。図2、図4、図5の実施例1,2の動作波形と比較して、オフ期間のゲート電圧が高いことがわかる。これによりノーマリオフ型GaNFETQ2オフ期間の電圧を調整させることができ、ゲート電圧閾値に達する時間を短くすることができるため、ターンオンを早めることができる。ただし、PNP型トランジスタQ1及びQ3のベースエミッタ間電圧を倍にしたことにより、ターンオフ後にQ2のゲート電圧を負電圧まで下げるためにはより大きな電圧が必要となる。このため、ターンオフ時にノーマリオフ型GaNFETQ2のゲート電圧を0V以下まで下げるために抵抗R2の抵抗値を大きくして、抵抗R2に発生する負の電圧を増加させる調整が必要となる。また、この変形例においてもGaNデバイスを通常のSiデバイスのMOSFETに置き換えて使用することが可能である。以上、本発明に適用されるスイッチング素子は、GaNFETだけでなく、SiC又はSiデバイスのMOSFETでも良い。また、本発明は、しきい値電圧が低く、絶縁ゲートではないJFETジャンクションFET的な挙動を示すデバイスにも適用可能である。"