表示装置の第1のデータ線と第2のデータ線をそれぞれ駆動する表示装置駆動回路であって、前記表示装置に表示する第1の表示データと第2の表示データとをそれぞれ格納し、第1の信号と第2の信号とをそれぞれ出力する第1のデータレジスタ及び第2のデータレジスタと、前記第1の信号と第2の信号に応じて、第1のアナログ信号と第2のアナログ信号をそれぞれ出力する第1のDAコンバータと第2のDAコンバータと、前記第1のアナログ信号と第2のアナログ信号とに応じて、前記第1のデータ線と第2のデータ線を駆動する出力端子対と、テスト時に、外部テスト回路からのテスト制御信号に応じて、前記出力端子対の一方に対して、前記第1の表示データに基づく第1のテスト出力と前記第2の表示データに基づく第2のテスト出力とを選択的に出力するスイッチ回路と、前記スイッチ回路を制御する制御回路と、を有する表示装置駆動回路。前記第1の信号と第2の信号とを互いに切り替えて前記第1のDAコンバータと第2のDAコンバータとに出力する第1のスイッチ回路を有する請求項1に記載の表示装置駆動回路。前記第1のアナログ信号と第2のアナログ信号とを互いに切り替えて前記第1のデータ線と前記第2のデータ線を駆動する第2のスイッチ回路を有する請求項1に記載の表示装置駆動回路。前記制御回路からのイネーブル信号に応じて活性化もしくは非活性化する第1の出力アンプと第2の出力アンプとを有し、活性した場合、前記第1、第2のDAコンバータからの第1、第2のアナログ信号の両方の電圧レベルに対応して増幅し、非活性化した場合、ハイインピーダンス出力となる請求項3に記載の表示装置駆動回路。前記スイッチ回路は、前記第2のスイッチ回路に当たり、前記第2のスイッチ回路は、第3のスイッチ回路と第4のスイッチ回路とで構成され、前記第3のスイッチ回路は、前記第1、第2のDAコンバータと前記第1、第2の出力アンプとの間に配置され、前記第4のスイッチ回路は、前記第1、第2の出力アンプと前記出力端子対との間に配置される請求項4に記載の表示装置駆動回路。前記スイッチ回路は前記第1のスイッチ回路に当たり、前記第1のスイッチ回路は、導通時に前記第1のデータレジスタの出力を前記第1のDAコンバータに出力する第1のスイッチ素子と、導通時に前記第2のデータレジスタの出力を前記第2のDAコンバータに出力する第2のスイッチ素子と、導通時に前記第1のデータレジスタの出力を前記第2のDAコンバータに出力する第3のスイッチ素子と、導通時に前記第2のデータレジスタの出力を前記第1のDAコンバータに出力する第4のスイッチ素子と、を有する請求項2に記載の表示装置駆動回路。前記第3のスイッチ回路は、導通時に前記第1のDAコンバータの第1のアナログ信号を前記第1の出力アンプに出力する第5のスイッチ素子と、導通時に前記第2のDAコンバータの第2のアナログ信号を前記第2の出力アンプに出力する第6のスイッチ素子と、導通時に前記第1のDAコンバータの第1のアナログ信号を前記第2の出力アンプに出力する第7のスイッチ素子と、導通時に前記第2のDAコンバータの第2のアナログ信号を前記第1の出力アンプに出力する第8のスイッチ素子と、を有し、前記第4のスイッチ回路は、導通時に前記出力端子対の一方と他方を接続する第9のスイッチ素子と、を有する請求項5に記載の表示装置駆動回路。前記第4のスイッチ回路は、更に導通時に前記出力端子対の一方と共通線とを接続する第10のスイッチ素子と、導通時に前記出力端子対の他方と前記共通線とを接続する第11のスイッチ素子と、導通時に前記第1の出力アンプと前記出力端子対の一方を接続する第12のスイッチ素子と、導通時に前記第2の出力アンプと前記出力端子対の他方を接続する第13のスイッチ素子と、を備える請求項7に記載の表示装置駆動回路。前記制御回路からのイネーブル信号に応じて活性化もしくは非活性化する第1の出力アンプと第2の出力アンプとを有し、前記第1の出力アンプは、活性化した場合、前記第1のDAコンバータからの第1のアナログ信号の電圧レベルに対応して増幅し、非活性化した場合、ハイインピーダンス出力となり、前記第2の出力アンプは、活性化した場合、前記第2のDAコンバータからの第2のアナログ信号の電圧レベルに対応して増幅し、非活性化した場合、ハイインピーダンス出力となる請求項3に記載の表示装置駆動回路。前記スイッチ回路は、前記第2のスイッチ回路に当たり、前記第2のスイッチ回路は、前記第1、第2の出力アンプと前記出力端子対との間に配置される請求項9に記載の表示装置駆動回路。前記第2のスイッチ回路は、導通時に前記第1の出力アンプの出力を前記出力端子対の一方に出力する第5のスイッチ素子と、導通時に前記第2の出力アンプの出力を前記出力端子対の他方に出力する第6のスイッチ素子と、導通時に前記第1の出力アンプの出力を前記出力端子対の他方に出力する第7のスイッチ素子と、導通時に前記第2の出力アンプの出力を前記出力端子対の一方に出力する第8のスイッチ素子と、を有する請求項10に記載の表示装置駆動回路。前記第2のスイッチ回路は、更に、導通時に前記出力端子対の一方と他方を接続する第9のスイッチ素子を有する請求項11に記載の表示装置駆動回路。前記第2のスイッチ回路は、更に導通時に前記出力端子対の一方と共通線とを接続する第10のスイッチ素子と、導通時に前記出力端子対の他方と前記共通線とを接続する第11のスイッチ素子と、を備える請求項12に記載の表示装置駆動回路。表示装置の第1のデータ線と第2のデータ線をそれぞれ駆動する表示装置駆動回路のテスト制御方法であって、前記表示装置駆動回路は、前記表示装置に表示する第1の表示データと第2の表示データとをそれぞれ格納し、出力する第1のデータレジスタ及び第2のデータレジスタと、前記第1のデータレジスタ及び第2のデータレジスタからの第1の信号と第2の信号に応じて、第1のアナログ信号と第2のアナログ信号をそれぞれ出力する第1のDAコンバータと第2のDAコンバータと、前記第1のアナログ信号と第2のアナログ信号とに応じて、前記第1のデータ線と第2のデータ線を駆動する出力端子対と、テスト時に、外部テスト回路からのテスト制御信号に応じて、前記出力端子対の一方に対して、前記第1の表示データに基づく第1のテスト出力と前記第2の表示データに基づく第2のテスト出力とを選択的に出力するスイッチ回路と、を備え、前記スイッチ回路を制御する表示装置駆動回路のテスト制御方法。表示装置に表示する第1の表示データと第2の表示データとをそれぞれ格納し、出力する第1のデータレジスタ及び第2のデータレジスタと、前記第1のデータレジスタ及び第2のデータレジスタからの第1の信号と第2の信号に応じて、第1のアナログ信号と第2のアナログ信号をそれぞれ出力する第1のDAコンバータと第2のDAコンバータと、活性化時には前記第1のアナログ信号と第2のアナログ信号を増幅して出力し、非活性化時にはハイインピーダンス出力となる第1の出力アンプと第2の出力アンプと、前記第1、第2の出力アンプからの出力に応じて、第1のデータ線と第2のデータ線を駆動する出力端子対と、前記出力端子対の一方に対して、前記第1の表示データもしくは前記第2の表示データに基づく出力を出力するスイッチ回路と、を備える表示装置駆動回路のテスト制御方法であって、リークテスト時に、外部テスト回路からのテスト制御信号に応じて、前記スイッチ回路が備える前記出力端子対間を接続するスイッチ素子の導通、非導通を制御することで、前記出力端子対の一方にリークテスト電流を出力させる表示装置駆動回路のリークテスト制御方法。ここで、半導体素子LSIの良否判定テストでは、半導体素子LSIがマトリクス状に配置された半導体ウェハー上に形成されている状態と、各半導体素子LSIを分離した後にテープキャリアパッケージに搭載した状態とでの2つの試験が通常行われる。しかし、上述した特許文献1の技術では、テープキャリアパッケージに搭載して初めてその効果を得られるため、LSIが半導体ウェハーに搭載されている状態では、出力端子検査ユニットプローブの使用数を減らすことができないという問題がある。また、近年の製造微細化技術の進歩により、LSIチップの出力端子及び端子間距離の狭ピッチ化が進んでいる。このため、半導体ウェハーに搭載されている状態で、この狭ピッチ化したLSIの出力端子に多数の検査ユニットプローブを接触させることがますます困難になっており、テスト時に使用する検査ユニットプローブ数を削減するテスト方法が求められている。本発明の一態様は、表示装置の第1のデータ線と第2のデータ線をそれぞれ駆動する表示装置駆動回路であって、前記表示装置に表示する第1の表示データと第2の表示データとをそれぞれ格納し、第1の信号と第2の信号とをそれぞれ出力する第1のデータレジスタ及び第2のデータレジスタと、前記第1の信号と第2の信号に応じて、第1のアナログ信号と第2のアナログ信号をそれぞれ出力する第1のDAコンバータと第2のDAコンバータと、前記第1のアナログ信号と第2のアナログ信号とに応じて、前記第1のデータ線と第2のデータ線を駆動する出力端子対と、テスト時に、外部テスト回路からのテスト制御信号に応じて、前記出力端子対の一方に対して、前記第1の表示データに基づく第1のテスト出力と前記第2の表示データに基づく第2のテスト出力とを選択的に出力するスイッチ回路と、前記スイッチ回路を制御する制御回路と、を有する表示装置駆動回路である。本発明の他の態様は、表示装置の第1のデータ線と第2のデータ線をそれぞれ駆動する表示装置駆動回路のテスト制御方法であって、前記表示装置駆動回路は、前記表示装置に表示する第1の表示データと第2の表示データとをそれぞれ格納し、第1の信号と第2の信号とをそれぞれ出力する第1のデータレジスタ及び第2のデータレジスタと、前記第1の信号と第2の信号に応じて、第1のアナログ信号と第2のアナログ信号をそれぞれ出力する第1のDAコンバータと第2のDAコンバータと、前記第1のアナログ信号と第2のアナログ信号とに応じて、前記第1のデータ線と第2のデータ線を駆動する出力端子対と、テスト時に、外部テスト回路からのテスト制御信号に応じて、前記出力端子対の一方に対して、前記第1の表示データに基づく第1のテスト出力と前記第2の表示データに基づく第2のテスト出力とを選択的に出力するスイッチ回路と、を備え、前記スイッチ回路を制御する表示装置駆動回路のテスト制御方法である。本発明は、表示装置駆動回路の半導体ウェハー上でのテスト時にも、出力端子対の一方にのみ外部テスト回路からのプローブを接続すれば、外部テスト回路に表示装置駆動回路のテスト出力を取り込むことができる。そして、そのテスト出力が規定の値を充たしているか否かで、表示装置駆動回路の良否判定が可能となる。このため、半導体ウェハーに搭載されている状態でも、テープキャリアパッケージに搭載された状態でも、表示装置駆動回路をテストするのに必要なプローブ数を削減することが可能となる。本発明は、テスト時に使用する検査ユニットプローブ数を削減することができる。発明の実施の形態1以下、本発明を適用した具体的な実施の形態1について、図面を参照しながら詳細に説明する。この実施の形態1は、本発明を表示装置の駆動回路、及び、その駆動回路を搭載した半導体集積回路以下、LSIと称すチップのテスト方法に適用したものである。まず、本実施の形態1にかかるLSIチップが搭載されているウェハーテストのテストシステムを説明する。図1に、そのテストシステムの構成を示す。図1に示すように、本実施の形態1にかかるテストシステムは、テスタ101と、プローブカード102と、ウェハー103とを有する。ウェハー103には、切断される前のLSIチップがマトリクス状に配置されている。そして各LSIチップに、本実施の形態1にかかる後述する表示装置の駆動回路100が搭載されている。この駆動回路100は、液晶ディスプレイ等の表示装置のデータ線を駆動する。この駆動回路100は、データ線を駆動するデータ線駆動信号の出力端子が、本実施の形態1では、例えば960個あるとする。プローブカード102は、複数の検査ユニット104以下、プローブ104と称すを備える。本実施の形態1では、プローブカード102が備えるプローブ104の数を、例えば1536ピンとする。図2に示すように、これらのプローブ104が、上記LSIチップに搭載される駆動回路100の出力端子、及び、テスト信号入力端子に接触される。ここで、本実施の形態1では、これらのプローブ104は、駆動回路100の隣接する出力端子の一方例えば、後述する奇数段の出力端子16A図3参照に当てられる。つまり、LSIチップ1つ当たり480本を使用する。上述したように、プローブカード102が1536ピンを有するため、入力端子が30ピンあったとしても、1度に最大3個のLSIチップをテスト可能となる48030×3=1530<1536。もちろん、テスト時にはテスタ101から被検査LSIチップに電源を供給する必要があるが、電源は被検査LSIチップ全てに共通であり、一般的なLSIテスタでは電源数は信号ピン数にはカウントしない別系統で供給するのが普通である。また、LSIチップの入力端子に接続するプローブからは各被検査LSIチップに共通の入力信号が印加されるが、後述する出力リークテストと同様のテストを入力端子にも行うため、LSIチップ毎に異なるプローブを当てる必要がある。LSIチップ内部でプルアップやプルダウンをしていないCMOS入力端子はテスト時に端子をオープンにすることができないが、入力端子は出力端子に比べて数が少なく、またLSIチップ上の端子ピッチも大きくするのが一般的なため、全入力ピンにプローブを当ててもプローブ同士が干渉するという問題は起きない。テスタ101は、上記プローブカード102を経由してLSIチップにテスト信号を入力し、また、LSIチップの出力端子から出力される出力信号例えば、電圧や電流を検出する。そして、その検出した出力信号が予め決めてある規格値と比較して規格内であれば、検査対象であるLSIチップを良品と判定し、規格外であれば不良品と判定する。次に、検査対象であるLSIチップに搭載される、本実施の形態1の表示装置の駆動回路100を説明する。図3に本実施の形態1にかかる表示装置の駆動回路100の構成を示す。なお、図3に示す駆動回路100は、隣接する2つのチャンネル分を示しており、実際には更に同様の構成の複数のチャンネルに対応する駆動回路が存在する。また、本例において、隣接する2つのチャンネルの一方に対応する駆動回路を奇数段、他方に対応する駆動回路を偶数段と称す。図3に示すように、駆動回路100は、一対のデータレジスタ11A、11Bと、一対のデータラッチ12A、12Bと、一対のレベルシフト回路13A、13Bと、一対のデジタル-アナログ変換回路以下、DACと称す14A、14Bと、一対の出力アンプ15A、15Bと、一対の出力端子16A、16Bと、スイッチ回路17~19と、制御回路20と、共通線Kとを有する。スイッチ回路17は、スイッチ素子SW11A、SW11B、SW12A、SW12Bを有する。スイッチ素子SW11Aは、データレジスタ11Aとデータラッチ12Aとの間に接続される。スイッチ素子SW11Bは、データレジスタ11Bとデータラッチ12Bとの間に接続される。スイッチ素子SW12Aは、データレジスタ11Aとデータラッチ12Bとの間に接続される。スイッチ素子SW12Bは、データレジスタ11Bとデータラッチ12Aとの間に接続される。スイッチ素子SW11AとSW11B、また、SW12AとSW12Bは、制御回路20からの制御信号に応じて、それぞれ同時にオンもしくはオフを制御されてもよい。もしくは、スイッチ素子SW11A、SW11B、SW12A、SW12Bが、制御回路20からの制御信号に応じて、それぞれ別々に、オンもしくはオフを制御されてもよい。スイッチ回路18は、スイッチ素子SW21A、SW21B、SW22A、SW22Bを有する。スイッチ素子SW21Aは、DAC14Aと出力アンプ15Aとの間に接続される。スイッチ素子SW21Bは、DAC14Bと出力アンプ15Bとの間に接続される。スイッチ素子SW22Aは、DAC14Aと出力アンプ15Bとの間に接続される。スイッチ素子SW22Bは、DAC14Bと出力アンプ15Aとの間に接続される。スイッチ素子SW21AとSW21B、及び、SW22AとSW22Bは、制御回路20からの制御信号に応じて、それぞれ同時にオンもしくはオフを制御されてもよい。もしくは、スイッチ素子SW21A、SW21B、SW22A、SW22Bが、制御回路20からの制御信号に応じて、それぞれ別々に、オンもしくはオフを制御されてもよい。スイッチ回路19は、スイッチ素子SW30、SW32A、SW32Bを有する。スイッチ素子SW30は、出力端子16Aと16Bとの間に接続される。スイッチ素子SW32Aは、出力端子16Aと共通線Kの間に接続される。スイッチ素子SW32Bは、出力端子16Bと共通線Kの間に接続される。スイッチ素子SW30、SW32AとSW32Bは、制御回路20からの制御信号に応じて、それぞれ同時にオンもしくはオフを制御されてもよい。もしくは、スイッチ素子SW30、SW32A、SW32Bが、制御回路20からの制御信号に応じて、それぞれ別々に、オンもしくはオフを制御されてもよい。データレジスタ11A、11Bは、所定の周期で各チャンネルに割り当てられた1画素分の画像データを取り込み、次段へ出力する。上記所定の周期は、図示しない各チャンネルに対応するそれぞれのシフトレジスタからのサンプリング信号により決定される。データラッチ12A、12Bは、それぞれデータレジスタ11A、11Bの一方または他方からの出力画像データをラッチし、次段へ出力する。データラッチ12A、12Bがラッチする画像データは、スイッチ回路17の接続状態に応じて決定される。例えば、スイッチ回路17のスイッチ素子SW11A、SW11Bがオン、スイッチ素子SW12A、SW12Bがオフの場合は、データラッチ12Aがデータレジスタ11A、データラッチ12Bがデータレジスタ11Bの出力データをラッチする。逆に、スイッチ素子SW11A、SW11Bがオフ、スイッチ素子SW12A、SW12Bがオンの場合は、データラッチ12Aがデータレジスタ11B、データラッチ12Bがデータレジスタ11Aの出力データをラッチする。レベルシフト回路13A、13Bは、それぞれ対応するデータラッチ12A、12Bが出力する画像データの論理電圧を、DAC14A、14Bの回路素子が扱えるより高電圧例えば、3Vから20Vへ変換し、出力する。DAC14A、14Bは、それぞれ対応するレベルシフト回路13A、13Bからのデジタル出力画像データをデコードし、その画像データに応じた表示諧調に対応した電圧レベルを出力する。なお、DAC14Aは負極電圧レンジ例えば、0V~10Vを生成する負極電圧生成回路からの諧調電圧を入力する。このため、出力される電圧レベルもその負極電圧レンジに応じた電圧値となる。同様に、DAC14Bは正極電圧レンジ例えば、10V~20Vを生成する正極電圧生成回路からの諧調電圧を入力する。このため、出力される電圧レベルもその正極電圧レンジに応じた電圧値となる。なお、DAC14A、14Bがそれぞれ入力する正極電圧レンジまたは負極電圧レンジは上述したものと逆であってもかまわない。出力アンプ15A、15Bは、それぞれDAC14A、14Bの一方または他方からの出力諧調画像データを増幅し、次段へ出力する。出力アンプ15A、15Bは、制御回路20からのイネーブル信号ENに応じてそれぞれ別々に活性化、非活性化が制御され、活性化した場合、入力諧調画像データを増幅して出力し、非活性化した場合、出力がハイインピーダンス状態となる。なお、後述するリークテストを行う場合には、出力アンプ15A、15Bは、イネーブル信号ENに応じて活性化した場合、前段からの出力に応じて、例えば0V接地電圧VSS、20V電源電圧VDDを出力するようにスイッチ回路18を制御回路20からの制御信号で制御する。図3で示す実施の形態1の駆動回路では、出力アンプ15A、15Bはそれぞれ、上述した正極電圧レンジ及び負極電圧レンジを合わせた全ての電圧レンジで増幅することができる。なお、以下ではこれをフルアンプと称す。後の実施の形態で示すように、正極電圧レンジもしくは負極電圧レンジの一方の電圧レンジしか増幅できない出力アンプ例えば、後述する図17の25A、25Bもあり、これをハーフアンプと称す。出力アンプ15A、15Bが増幅する画像諧調データは、スイッチ回路18の接続状態に応じて決定される。例えば、スイッチ回路18のスイッチ素子SW21A、SW21Bがオン、スイッチ素子SW22A、SW22Bがオフの場合は、出力アンプ15AがDAC14Aの出力諧調データ、出力アンプ15BがDAC14Bの出力諧調データを増幅する。逆に、スイッチ素子SW21A、SW21Bがオフ、スイッチ素子SW22A、SW22Bがオンの場合は、出力アンプ15AがDAC14Bの出力諧調データ、出力アンプ15BがDAC14Aの出力諧調データを増幅する。なお、駆動回路100が液晶表示装置のデータ線を駆動する通常動作時では、スイッチ回路17のスイッチ素子SW11A、SW11Bがオン、スイッチ素子SW12A、SW12Bがオフ状態の場合、連動してスイッチ回路18のスイッチ素子SW21A、SW21Bがオン、スイッチ素子SW22A、SW22Bがオフ状態となる。逆に、スイッチ回路17のスイッチ素子SW11A、SW11Bがオフ、スイッチ素子SW12A、SW12Bがオン状態の場合、連動してスイッチ回路18のスイッチ素子SW21A、SW21Bがオフ、スイッチ素子SW22A、SW22Bがオン状態となる。このことにより、液晶表示装置の画素の極性反転が可能となる。出力端子16A、16Bは、それぞれ出力アンプ15A、15Bの出力する出力画像諧調データを、対応する液晶表示装置のデータ線不図示にデータ線駆動信号として出力し、そのデータ線駆動する。また、図3には図示していないが、出力端子16A、16BのそれぞれにESD保護素子が接続されている。例えば、ダイオード図11等参照が、それぞれ電源端子VDDと出力端子間、出力端子と接地端子VSS間に接続される。なお、駆動回路100が液晶表示装置のデータ線を駆動する表示動作時は、スイッチ回路19のスイッチ素子SW30、SW32AとSW32Bはオフする。また、省電力を実現するため、表示パネルのデータ線の電荷を回収する電荷回収動作時は、イネーブル信号ENで全ての出力アンプを非活性化して、スイッチ素子SW32A、SW32B、SW30をオンすることで、共通線Kを介して、全てのデータ線の電荷シェア電荷回収が行われる。制御回路20は、例えば、LSIチップ外部のテスタ101からのテスト信号に応じて、スイッチ回路17~19のそれぞれが有するスイッチ素子群のオン、オフ制御、及び、出力アンプ15A、15Bのイネーブルを制御する。また、共通線Kに所定の電圧例えば、電源電圧VDDを印加する機能を有する。例えば、電源端子VDD、接地端子VSSと共通線Kとの間にあるそれぞれのスイッチ不図示の導通を制御する等である。図4に、テスタ101が対象とするLSIチップの駆動回路100に行う良否判定テストのフローチャートを示す。ここで、上述したが、本実施の形態1では、LSIチップの駆動回路100の隣接する出力端子の一方に、プローブが当てられており、本例では後述する図6に示すように出力端子16Aにプローブ104が当てられているものとする。図4に示すように、まず、テスタ101は駆動回路100に対して、後述する機能テストを行うS101。そして、機能テストの結果、駆動回路100の出力端子から出力される出力信号が規定の値である場合、機能テストをパスするS102YES。次に、テスタ101は駆動回路100に対して、後述するリークテストを行うS103。そして、リークテストの結果、駆動回路100の出力端子から出力される出力信号が規定の値である場合、リークテストをパスするS104YES。このステップS104で、リークテストをパスした場合、対象とするLSIチップの駆動回路100は、良品として判定されるS105。一方、ステップS102またはS104で、パスできなかった場合S102NOまたはS104NO、対象とするLSIチップの駆動回路100は、不良品として判定されるS106。全体のテスト時間を短縮するために、1つのテストで不良と判定されたLSIチップは、その後のテストをスキップして不良判定S106をしてテストを終了する。そのため、より典型的な不良モードのテスト例えば、素子や配線のオープン/ショートに起因するロジック部の単一縮退故障モードテストおよびアナログ部の再現性テストを先に行い、よりテスト時間のかかる厳密なテスト例えば、リーク規格テストを後に行う。図4の例では、機能テストを先に行うため、機能を果たさないほどのリークがあるサンプルはリークテストS103を実施するまでもなく判定ステップS102で不良判定される。もちろんLSIチップの回路によっては、このテスト時間短縮の条件を満たせば、この順番は逆でも構わない。また、機能テストの一部のモードとリークテストの一部のモードとを順次繰り返し実施して全体のテストを実施してもかまわない。最もテスト時間が短く、正確かつ効果的に良否判定を行えるようにテスタ101のテストプログラムを設計すればよい。次に、図4のステップS101の機能テストについて図5~図9を用いて説明する。図5に、テスタ101が対象とするLSIチップの駆動回路100に行う機能テストのフローチャートを示す。図5に示すように、まず、テスタ101は駆動回路100に対して、後述するモード1テスト図6参照を行うS201。そして、モード1テストの結果、駆動回路100の出力端子から出力される出力信号が規定の値である場合、モード1テストをパスするS202YES。次に、テスタ101は駆動回路100に対して、後述するモード2テスト図7参照を行うS203。そして、モード2テストの結果、駆動回路100の出力端子から出力される出力信号が規定の値である場合、モード2テストをパスするS204YES。次に、テスタ101は駆動回路100に対して、後述するモード3テスト図8参照を行うS205。そして、モード3テストの結果、駆動回路100の出力端子から出力される出力信号が規定の値である場合、モード3テストをパスするS206YES。次に、テスタ101は駆動回路100に対して、後述するモード4テスト図9参照を行うS207。そして、モード4テストの結果、駆動回路100の出力端子から出力される出力信号が規定の値である場合、モード4テストをパスするS208YES。このステップS208で、モード4テストをパスした場合、対象とするLSIチップの駆動回路100は、図4のステップS101の機能テストをパスしたと判定されるS209。一方、ステップS202、S204、S206、S208の何れかで、パスできなかった場合S202NO、S204NO、S206NO、S208NO、対象とするLSIチップの駆動回路100は、図4のステップS101の機能テストをフェイルしたと判定されるS210。図6に、モード1テスト時の駆動回路100の各構成回路の動作状態を示す。図6中の網掛けで示す回路が、本モード1テストでテストされる回路群である。図6に示すように、モード1テストでは、制御回路20からの制御信号に応じて、スイッチ回路17のスイッチ素子SW11Aがオン、SW12AとSW12Bとがオフ、スイッチ回路18のスイッチ素子SW21Aがオン、SW22AとSW22Bとがオフ、スイッチ回路19のスイッチ素子SW30とSW32Aがオフ状態となる。また、制御回路20からのイネーブル信号ENに応じて出力アンプ15Aがイネーブルとなる。このため、データレジスタ11A、スイッチ素子SW11A、データラッチ12A、レベルシフト回路13A、DAC14A、スイッチ素子SW21A、出力アンプ15Aの各構成要素を経て、出力端子16Aからデータ線駆動信号が出力される。そして、プローブ104が出力端子16Aに出力されるこのデータ線駆動信号の電圧を検知し、このプローブ104が検知した電圧値が規定の値であるか否かをテスタ101が判定する。この判定で、データレジスタ11A、スイッチ素子SW11Aオン、データラッチ12A、レベルシフト回路13A、DAC14A、スイッチ素子SW21Aオン、出力アンプ15Aの各構成要素が正しく動作しているか否かおよび各構成要素間の配線が断線や短絡していないことが判定できる。また、これに付随して、同時に奇数段のシフトレジスタ及びそのシフトレジスタにクロックを供給するクロック供給パス不図示、データレジスタ11Aへの画像データ供給パス不図示、DAC14Aへの負極側電圧レンジ供給パス不図示、出力アンプ15Aへのイネーブル信号EN供給パスの不具合の有り無しについても判定できる。よく知られるように、スイッチ素子の良否判定は、スイッチ素子がオン状態の時に信号を伝えるスイッチ素子のオン抵抗が十分に小さいことと、オフ状態の時に信号を伝えないスイッチ素子の一方の端子がハイレベルかつ他方の端子がロウレベルおよびスイッチ素子の一方の端子がロウレベルかつ他方の端子がハイレベルの両方でスイッチ素子のオフ抵抗が十分に大きいことの両方を確認して初めて良品と判定される。そのため、この時同時にスイッチ回路17のスイッチ素子SW11Bをオン、スイッチ回路18のスイッチ素子SW21Bをオン、スイッチ回路19のスイッチ素子SW32Bをオフ、制御回路20からのイネーブル信号ENに応じて出力アンプ15Bをイネーブルにして、データレジスタ11Bにも適切なデータレジスタ11Aと異なる値のデータを幾通りか設定することで、オフすべきスイッチ素子SW12A、SW12B、SW22A、SW22B、SW30、SW32Aが正しくオフしているショートしていないこと、および奇数段の回路と偶数段の回路とが信号的に正しく分離されている寄生の信号リンクがないことが推定できる。これが判定でなく推定になる理由は、現在検査している回路の隣りの偶数段の回路の動作を検査していないため、例えば偶数段全体がハイインピーダンスになる様な故障をしている場合や奇数段と偶数段の入力が最初からショートしている場合等には、奇数段の回路と偶数段の回路とが信号的に正しく分離されている寄生の信号リンクがないことを判定できるとは限らないからである。この推定は、後述するように、モード2テストをパス偶数段の回路の正常動作を確認することで推定から判定にすることができる。また、前出の通り、不良の判定をテストプログラムの早い段階で行うために、ここでは典型的な故障モードの全てのテストを実施するのが好ましい。そして、この判定の結果、モード1テストをパスする場合、図5で説明したように、モード2テストに進む。ここで注目したいのは、このモード1テストでは、制御回路20は通常動作時と全く同じスイッチ回路の制御を行っている点である。データレジスタ11Aの表示データをデータラッチ12Aにラッチして負極性レンジのDAC14AでDA変換して出力アンプ15Aを通して出力端子16Aに出力し、データレジスタ11Bの表示データをデータラッチ12Bにラッチして正極性レンジのDAC14BでDA変換して出力アンプ15Bを通して出力端子16Bに出力するのは、通常の表示装置の駆動回路の動作である。次に、図7に、モード2テスト時の駆動回路100の各構成回路の動作状態を示す。図7中の網掛けで示す回路が、本モード2テストでテストされる回路群である。図7に示すように、モード2テストでは、制御回路20からの制御信号に応じて、スイッチ回路17のスイッチ素子SW11Bをオン、SW12AとSW12Bをオフ、スイッチ回路18のスイッチ素子SW21Bをオン、SW22AとSW22Bをオフ、スイッチ回路19のスイッチ素子SW30がオン、SW32AとSW32Bとがオフ状態となる。また、制御回路20からのイネーブル信号ENに応じて出力アンプ15Bがイネーブルとなる。これと同時に、出力アンプ15Aを制御回路20からのイネーブル信号ENに応じてディスエーブル非活性化、ハイインピーダンス出力にする。これにより、出力アンプ15Bからスイッチ素子SW30を通った信号を、出力アンプ15Aの出力値に干渉されずに、出力端子16Aからプローブ104に出力することができるようになる。このため、データレジスタ11B、スイッチ素子SW11B、データラッチ12B、レベルシフト回路13B、DAC14B、スイッチ素子SW21B、出力アンプ15B、スイッチ素子SW30の各構成要素を経て、出力端子16Aからデータ線駆動信号が出力される。そして、プローブ104が出力端子16Aに出力されるこのデータ線駆動信号の電圧を検知し、このプローブ104が検知した電圧値が規定の値であるか否かをテスタ101が判定する。この判定で、データレジスタ11B、スイッチ素子SW11Bオン、データラッチ12B、レベルシフト回路13B、DAC14B、スイッチ素子SW21Bオン、出力アンプ15B、スイッチ素子SW30オンの各構成要素が正しく動作しているか否かおよび各構成要素間の配線が断線や短絡していないことが判定できる。また、これに付随して、同時に偶数段のシフトレジスタ及びそのシフトレジスタにクロックを供給するクロック供給パス不図示、データレジスタ11Bへの画像データ供給パス不図示、DAC14Bへの正極側電圧レンジ供給パス不図示、出力アンプ15Bへのイネーブル信号EN供給パスの不具合の有り無しについても判定できる。これと同時にスイッチ回路17のスイッチ素子SW11Aをオン、スイッチ回路18のスイッチ素子SW21Aをオンにして、データレジスタ11Aに適切な値データレジスタ11Bと異なる値のデータを幾通りか設定することで、オフすべきスイッチ素子SW12A、SW12B、SW22A、SW22Bが正しくオフしていることと、出力アンプ15Aが正しく非活性になっていること、および偶数段と奇数段の回路とが信号的に正しく分離されている寄生の信号リンクがないことが判定できる。これは、モード1テストで奇数段の回路が正しく動作することを確認してあるため、モード2で偶数段の回路が奇数段の回路の値に関わらず正常に動作することを確認できたことになり、モード1のテストで推定したオフすべきスイッチ素子SW12A、SW12B、SW22A、SW22B、SW30、SW32Aが正しくオフしていること、および奇数段の回路と偶数段の回路とが信号的に正しく分離されている寄生の信号リンクがないことを判定できるからである。また、前出の通り、不良の判定をテストプログラムの早い段階で行うために、ここでは典型的な故障モードの全てのテストを実施するのが好ましい。そして、この判定の結果、モード2テストをパスする場合、図5で説明したように、モード3テストに進む。ここで注目したいのは、このモード2テストでは、制御回路20は通常動作時と異なるスイッチ回路の制御を行っている点である。データレジスタ11Aの表示データをデータラッチ12Aにラッチして負極性レンジのDAC14AでDA変換して出力アンプ15Aに入力するが、出力アンプ15Aをハイインピーダンスにして出力端子16Aに出力しないようにするという点が第1の相違点である。また、データレジスタ11Bの表示データをデータラッチ12Bにラッチして正極性レンジのDAC14BでDA変換して出力アンプ15Bを通して出力端子16Bに出力すると同時に、出力アンプで出力端子を駆動する時には必ずオフになっているスイッチ素子SW30をオンにするという点が第2の相違点である。この2点が通常の表示装置の駆動回路の制御回路の動作と異なる点である。さらに、ここで注目したいのは、このモード2テストでは、テスト方法が通常動作時と異なる点である。通常、出力端子16Bで比較すべき出力期待値を、出力端子16Aのテスト出力値と比較するという点が本実施の形態1の特徴となる。次に、図8に、モード3テスト時の駆動回路100の各構成回路の動作状態を示す。図8中の網掛けで示す回路が、本モード3テストでテストされる回路群である。図8に示すように、モード3テストでは、制御回路20からの制御信号に応じて、スイッチ回路17のスイッチ素子SW12Aがオン、SW11AとSW11Bとがオフ、スイッチ回路18のスイッチ素子SW22Bがオン、スイッチ回路19のスイッチ素子SW30、SW32Aとがオフとなる。また、制御回路20からのイネーブル信号ENに応じて出力アンプ15Aがイネーブルとなる。このため、データレジスタ11A、スイッチ素子SW12A、データラッチ12B、レベルシフト回路13B、DAC14B、スイッチ素子SW22B、出力アンプ15Aの各構成要素を経て、出力端子16Aからデータ線駆動信号が出力される。そして、プローブ104が出力端子16Aに出力されるこのデータ線駆動信号の電圧を検知し、このプローブ104が検知した電圧値が規定の値であるか否かをテスタ101が判定する。この判定で、データレジスタ11A、スイッチ素子SW12Aオン、データラッチ12B、レベルシフト回路13B、DAC14B、スイッチ素子SW22Bオン、出力アンプ15Aの各構成要素が正しく動作しているか否かおよび各構成要素間の配線が断線や短絡していないことが判定できる。つまり、上述したモード1テスト、モード2テストでテストできなかったスイッチ素子SW12AとSW22Bのオン状態の機能テストが可能となる。これと同時に、オフすべきスイッチ素子SW11B、SW21A、SW21B、SW30が正しくオフしているショートしていないことが判定できる。ここでは、スイッチ回路17のSW12Aのオン、SW11Bのオフ、スイッチ回路18のスイッチ素子SW22Bのオン、SW21Aのオフを確認することが目的のため、それを確認する必要最小限のテストパタンだけを流してテスト時間を短縮することが好ましい。そして、この判定の結果、モード3テストをパスする場合、図5で説明したように、モード4テストに進む。ここで注目したいのは、このモード3テストでは、制御回路は通常動作時と全く同じスイッチ回路の制御を行っている点である。データレジスタ11Aの表示データをデータラッチ12Bにラッチして正極性レンジのDAC14BでDA変換して出力アンプ15Aを通して出力端子16Aに出力し、データレジスタ11Bの表示データをデータラッチ12Aにラッチして正極性レンジのDAC14AでDA変換して出力アンプ15Bを通して出力端子16Bに出力するのは、通常の表示装置の駆動回路の動作である。次に、図9に、モード4テスト時の駆動回路100の各構成回路の動作状態を示す。図9中の網掛けで示す回路が、本モード4テストでテストされる回路群である。図9に示すように、モード4テストでは、制御回路20からの制御信号に応じて、スイッチ回路17のスイッチ素子SW12B、スイッチ回路18のスイッチ素子SW22A、スイッチ回路19のスイッチ素子SW30がオン状態となる。また、制御回路20からのイネーブル信号ENに応じて出力アンプ15Bがイネーブルとなる。これと同時に、出力アンプ15Aを制御回路20からのイネーブル信号ENに応じてディスエーブル非活性化、出力ハイインピーダンスにする。これにより、出力アンプ15Bからスイッチ素子SW30を通った信号を、出力アンプ15Aの出力値に干渉されずに、出力端子16Aからプローブ104に出力することができるようになる。このため、データレジスタ11B、スイッチ素子SW12B、データラッチ12A、レベルシフト回路13A、DAC14A、スイッチ素子SW22A、出力アンプ15B、スイッチ素子SW30の各構成要素を経て、出力端子16Aからデータ線駆動信号が出力される。そして、プローブ104が出力端子16Aに出力されるこのデータ線駆動信号の電圧を検知し、このプローブ104が検知した電圧値が規定の値であるか否かをテスタ101が判定する。この判定で、データレジスタ11B、スイッチ素子SW12Bオン、データラッチ12A、レベルシフト回路13A、DAC14A、スイッチ素子SW22Aオン、出力アンプ15B、スイッチ素子SW30オンの各構成要素が正しく動作しているか否かおよび各構成要素間の配線が断線や短絡していないことが判定できる。つまり、上述したモード1テスト~モード3テストでテストできなかったスイッチ素子SW12BとSW22Aのオン状態での機能テストが可能となる。ここでは、スイッチ回路17のスイッチ素子SW12Bのオンとスイッチ回路18のスイッチ素子SW22Aのオンを確認することが目的のため、それを確認する必要最小限のテストパタンだけを流してテスト時間を短縮することが好ましい。そして、この判定の結果、モード4テストをパスする場合、図5で説明したように、機能テストをパスしたと判定される。ここで注目したいのは、このモード4テストでは、制御回路は通常動作時と異なるスイッチ回路の制御を行っている点である。データレジスタ11Aの表示データをデータラッチ12Bにラッチして負極性レンジのDAC14BでDA変換して出力アンプ15Aに入力するが、出力アンプ15Aをハイインピーダンスにして出力端子16Aに出力しないようにするという点が第1の相違点である。また、データレジスタ11Bの表示データをデータラッチ12Aにラッチして負極性レンジのDAC14AでDA変換して出力アンプ15Bを通して出力端子16Bに出力すると同時に、出力アンプで出力端子を駆動する時には必ずオフになっているスイッチ素子SW30をオンにするという点が第2の相違点である。この2点が通常の表示装置の駆動回路の制御回路の動作と異なる点である。さらに、ここで注目したいのは、このモード4テストでは、テスト方法が通常動作時と異なる点である。通常出力端子16Bで比較すべき出力期待値を出力端子16Aのテスト出力値と比較するという点が本実施の形態1の特徴となる。次に、図4のステップS103のリークテストについて図10~図14を用いて説明する。図10に、テスタ101が対象とするLSIチップの駆動回路100に行うリークテストのフローチャートを示す。図10に示すように、まず、テスタ101は駆動回路100に対して、後述するモード5テスト図11参照を行うS301。そして、モード5テストの結果、駆動回路100の出力端子から出力される出力信号電流値が規定の値である場合、モード5テストをパスするS302YES。次に、テスタ101は駆動回路100に対して、後述するモード6テスト図12参照を行うS303。そして、モード6テストの結果、駆動回路100の出力端子から出力される出力信号電流値が規定の値である場合、モード6テストをパスするS304YES。次に、テスタ101は駆動回路100に対して、後述するモード7テスト図13参照を行うS305。そして、モード7テストの結果、駆動回路100の出力端子から出力される出力信号電流値が規定の値である場合、モード7テストをパスするS306YES。次に、テスタ101は駆動回路100に対して、後述するモード8テスト図14参照を行うS307。そして、モード8テストの結果、駆動回路100の出力端子から出力される出力信号電流値が規定の値である場合、モード8テストをパスするS308YES。このステップS308で、モード8テストをパスした場合、対象とするLSIチップの駆動回路100は、図4のステップS103のリークテストをパスしたと判定されるS309。一方、ステップS302、S304、S306、S308のいずれかで、パスできなかった場合S302NO、S304NO、S306NO、S308NO、対象とするLSIチップの駆動回路100は、図4のステップS103のリークテストをフェイルしたと判定されるS310。図11、図12に、モード5テスト、モード6テスト時の駆動回路100の出力アンプ15A、15Bと、出力端子16A、16Bと、スイッチ回路19の動作状態を示す。図11、図12中の網掛けで示す回路が、本モード5テストで電流のリークテスト対象となる回路群である。なお、図11~図14では、図3で省略していたESD保護素子ESD1、ESD2を記載する。ESD保護素子ESD1のダイオードD1Aはカソードが電源端子VDD、アノードが出力端子16Aに接続される。ダイオードD2Aはカソードが出力端子16A、アノードが接地端子VSSに接続される。ESD保護素子ESD2のダイオードD1Bはカソードが電源端子VDD、アノードが出力端子16Bに接続される。ダイオードD2Bはカソードが出力端子16B、アノードが接地端子VSSに接続される。モード5テスト、モード6テストでは、図11、図12に示すように、制御回路20からのイネーブル制御信号と制御信号に応じて、出力アンプ15Aと15Bを非活性ハイインピーダンス出力にして、スイッチ回路19のスイッチ素子SW32A、SW32Bをオフ状態に、SW30をオン状態にする。そして、この状態でモード5テスト図11と、モード6テスト図12を行う。これにより、図11、図12中の網掛けで示すスイッチ素子SW32A、SW32Bに対する電流リークと、保護ダイオードD2A、D2B、D1A、D1Bの逆耐圧リーク、および出力アンプ15Aおよび15Bのハイインピーダンス時のリーク電流の合計値が測定される。まず、図11のモード5テストでは、テスタ101によりプローブ104を経由して出力端子16Aに所定の電圧、例えば、電源電圧VDDと同じ20Vが印加される。更に、制御回路20によって、共通線Kに所定の電圧、例えば、接地電圧VSSと同じ0Vが印加される。また更に、制御回路20からのイネーブル信号ENに応じて、出力アンプ15A、15Bがハイインピーダンス状態Hi-Zとなる。この時更に、データレジスタ11Aと11Bの表示データの値を最大振幅ノーマリーホワイトパネルの場合はLSBに、ノーマリーブラックパネルの場合はMSBに設定して、負側DAC14AからはVSS0Vを出力させ、正側DAC14BからはVDD20Vを出力させる。その上で、制御回路20の制御信号によってスイッチ回路18のスイッチ素子SW22B、SW21Bをオフ、スイッチ素子SW21A、SW22Aをオンにする。これにより、出力アンプ15Aと15Bの両方の入力に0Vを設定することができる。そして、制御回路20からのイネーブル信号ENに応じて、出力アンプ15Aと15Bを非活性化させ出力を0V出力準備状態のハイインピーダンスHi-Z出力させる。0V出力準備状態のHi-Z出力とは、通常出力アンプ15は大きく入力段と出力段とで構成されるが、入力段が0V出力をする状態で出力段がHi-Zを出力している状態である。この時、出力アンプ15を出力Hi-Zに制御する回路が故障していると、出力アンプの出力がHi-ZになりきれずにVSSとの間にリーク故障を起こすことがある。このテストの目的の1つはこの故障を検出することである。このモード5テストでは、上述したように出力端子16Aの電圧が20V、共通線Kの電圧が0V、出力アンプ15A、15Bがハイインピーダンス状態であるため、もしスイッチ素子SW32A、SW32B、保護ダイオードD2A、D2B、出力アンプ15A、15Bのハイインピーダンス出力のVSS側の何れかに電流リークが存在する場合、出力端子16Aから共通線KまたはVSSに向けて電流が流れる。つまり、プローブ104から出力端子16Aに対して電流が流れ込むため、この電流値を出力信号としてテスタ101が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば2倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。なお、上記出力アンプ15A、15Bのハイインピーダンス出力のVSS側の電流リークには、出力アンプ15A、15B内部の出力ノードと接地端子VSSとの間に接続されるMOSトランジスタ通常、NMOSトランジスタの電流リークが想定される。そして、テスタ101が、測定の結果、モード5テストをパスすると判定した場合、図10で説明したように、モード6テストに進む。次に、図12のモード6テストでは、テスタ101によりプローブ104を経由して出力端子16Aに所定の電圧、例えば接地電圧VSSと同じ0Vが印加される。更に、制御回路20によって、共通線Kに所定の電圧、例えば電源電圧VDDと同じ20Vが印加される。また更に、制御回路20からのイネーブル信号ENに応じて、出力アンプ15A、15Bがハイインピーダンス状態Hi-Zとなる。この時更に、データレジスタ11Aと11Bの表示データの値を最大振幅ノーマリーホワイトパネルの場合はLSBに、ノーマリーブラックパネルの場合はMSBに設定して、負側DAC14AからはVSS0Vを出力させ、正側DAC14BからはVDD20Vを出力させる。その上で、制御回路20の制御信号によってスイッチ回路18のスイッチ素子SW22B、SW21Bをオン、スイッチ素子SW21A、SW22Aをオフにする。これにより、出力アンプ15Aと15Bの両方の入力に20Vを設定することができる。そして、制御回路20からのイネーブル信号ENに応じて、出力アンプ15Aと15Bを非活性化させ出力を20V出力準備状態のハイインピーダンスHi-Zを出力させる。20V出力準備状態のHi-Z出力とは、通常出力アンプ15は大きく入力段と出力段とで構成されるが、入力段が20V出力をする状態で出力段がHi-Zを出力している状態である。この時、出力アンプ15を出力Hi-Zに制御する回路が故障していると、出力アンプの出力がHi-ZになりきれずにVDDとの間にリーク故障を起こすことがある。このテストの目的の1つはこの故障を検出することである。このモード6テストでは、上述したように出力端子16Aの電圧が0V、共通線Kの電圧が20V、出力アンプ15A、15Bがハイインピーダンス状態であるため、もしスイッチ素子SW32A、SW32B、保護ダイオードD1A、D1B、出力アンプ15A、15Bのハイインピーダンス出力のVDD側の何れかに電流リークが存在する場合、共通線KまたはVDDから出力端子16Aに向けて電流が流れる。つまり、出力端子16Aからプローブ104に対して電流が流れ込むため、この電流値を出力信号としてテスタ101が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば2倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。なお、上記出力アンプ15A、15Bのハイインピーダンス出力のVDD側の電流リークには、出力アンプ15A、15B内部の出力ノードと電源端子VDDとの間に接続されるMOSトランジスタ通常、PMOSトランジスタの電流リークが想定される。そして、テスタ101が、測定の結果、モード6テストをパスすると判定した場合、図10で説明したように、モード7テストに進む。次に、モード7テスト、モード8テストでは、図13、図14に示すように、制御回路20からのイネーブル制御信号と制御信号に応じて、出力アンプ15Aを非活性ハイインピーダンス、スイッチ回路19のスイッチ素子SW30、SW32A、SW32Bをオフ状態とする。そして、この状態でモード7テスト図13と、モード8テスト図14を行う。これにより、図13、図14中の網掛けで示すESD保護素子ESD1、スイッチ素子SW30、SW32Aに対する電流リークが測定される。まず、図13のモード7テストでは、テスタ101によりプローブ104を経由して出力端子16Aに所定の電圧、例えば、電源電圧VDDと同じ20Vが印加される。更に、制御回路20によって、共通線Kに所定の電圧、例えば、接地電圧VSSと同じ0Vが印加される。また更に、データレジスタ11Aと11Bの表示データの値を最大振幅ノーマリーホワイトパネルの場合はLSBに、ノーマリーブラックパネルの場合はMSBに設定して、負側DAC14AからはVSS0Vを出力させ、正側DAC14BからはVDD20Vを出力させる。その上で、制御回路20の制御信号によってスイッチ回路18のスイッチ素子SW22B、SW21Bをオフ、スイッチ素子SW21A、SW22Aをオンにする。これにより、出力アンプ15Aと15Bの両方の入力に0Vを設定することができる。そして、制御回路20からのイネーブル信号ENに応じて、出力アンプ15Aを非活性化させ、出力を0V出力準備状態のハイインピーダンスHi-Z、出力アンプ15Bを活性化させ0Vを出力させる。このモード7テストでは、上述したように出力端子16Aの電圧が20V、共通線Kの電圧が0V、出力アンプ15Bから0Vが出力される。このため、もしESD保護素子ESD1のダイオードD2A、スイッチ素子SW30、SW32A、出力アンプ15Aのハイインピーダンス出力のVSS側の何れかに電流リークが存在する場合、出力端子16Aから共通線Kもしくは接地端子VSSに向けて電流が流れる。つまり、プローブ104から出力端子16Aに対して電流が流れ込むため、この電流値を出力信号としてテスタ101が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば1倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。そして、テスタ101が、測定の結果、モード7テストをパスすると判定した場合、図10で説明したように、モード8テストに進む。次に、図14のモード8テストでは、テスタ101によりプローブ104を経由して出力端子16Aに所定の電圧、例えば、接地電圧VSSと同じ0Vが印加される。更に、制御回路20によって、共通線Kに所定の電圧、例えば、接地電圧VSSと同じ0Vが印加される。また更に、モード7テストと同様にして、負側DAC14AからはVSS0Vを出力させ、正側DAC14BからはVDD20Vを出力させる。その上で、制御回路20の制御信号によってスイッチ回路18のスイッチ素子SW21A、SW22Aをオフ、スイッチ素子SW22B、SW21Bをオンにする。これにより、出力アンプ15Aと15Bの両方の入力に20Vを設定することができる。そして、制御回路20からのイネーブル信号ENに応じて、出力アンプ15Aを非活性化させ、出力を20V出力準備状態のハイインピーダンスHi-Z、出力アンプ15Bを活性化させ20Vを出力させる。なお、出力アンプ15Aが0Vから20Vを出力することができるのは、前出のフルアンプだからであるなお、この点については、出力アンプ15Bも同様である。このモード8テストでは、上述したように出力端子16Aの電圧が0V、共通線Kが20V、出力アンプ15Bから20Vが出力される。このため、もしESD保護素子ESD1のダイオードD1A、スイッチ素子SW30、SW32A、出力アンプ15Aのハイインピーダンス出力のVDD側の何れかに電流リークが存在する場合、共通線Kもしくは電源端子VDDから出力端子16Aに向けて電流が流れる。つまり、プローブ104に対して出力端子16Aから電流が流れ込むため、この電流値を出力信号としてテスタ101が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば1倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。そして、テスタ101が、測定の結果、モード8テストをパスすると判定した場合、図10で説明したように、リークテストをパスしたと判定される。以上のように本実施の形態1の表示装置の駆動回路100はウェハーテストにて、上述した機能テストとリークテストを行うことで、LSIチップにある出力端子本例では960個の全てに対してプローブ104を当てる必要が無く、駆動回路100の隣接する出力端子の一方例えば、奇数段の出力端子16Aだけにプローブ104を当てればよい。このため、本実施の形態1では、従来と同様のテスト品質を保持しながら、1つのLSIチップに対して960本のプローブ数が必要なく、その半分の480本のプローブ数を使用するだけで済む。このため、高額な多数のプローブ数を有するテスタを用意する必要が無く、その分の検査コストの増加を抑制することができる。このため、半導体ウェハーに搭載されている状態でも、テープキャリアパッケージに搭載された状態でも、表示装置駆動回路をテストするのに必要なプローブ数を削減することが可能となる。ここで、例えば本実施の形態1のような駆動回路100の構成を有していない場合、例えばLSIチップに960個の出力端子がある場合、その1つのLSIチップに対して960本のプローブ数を必要とする。このため、プローブカード102が備えるプローブ104の数が1536本である場合、一度に1個のLSIチップしかウェハーテストができない。このことから、ウェハー上のLSIチップに対して全てウェハーテストを行う期間が長くなり検査コストが上昇してしまう問題がある。しかし、本実施の形態1では、プローブカード102が備えるプローブ104の数が1536本である場合、一度に3個のまでのLSIチップに対して上記ウェハーテストを行うことが可能となる。これは、1つのLSIチップ当たりの検査に必要な出力用プローブ数が480本のため、入力端子が30ピンあったとしても、3個のLSIチップに必要なプローブ数を合計しても1530本で済むためである。このため、3個のLSIチップに必要な総プローブ数を、プローブカード102が備えるプローブ数1536本以下に抑えることができる。よって、一度に検査を行えるLSIチップ数を上述した場合よりも3倍に増やすことができ、ウェハー上のLSIチップに対して全てウェハーテストを行う期間を単純計算で3分の1に短縮することができ、検査コストの低減化が可能となる。更に、例えば本実施の形態1のような駆動回路100の構成を有していない場合、図15に示すように、狭ピッチ化したLSIチップの全ての出力端子に対してプローブ104を当てなければならない。この場合、隣接するプローブ104の間隔L1が狭くなり、検査時に接触する可能性が高くなる。当然、プローブ104が接触した場合では、正確なウェハーテストを行うことができず、検査品質の低下が問題となる。しかし、本実施の形態1では、図16に示すように、隣接するプローブ104の間隔L2の距離が図15の例と比べて倍のL2となる。このため、検査時にプローブ同士が接触する可能性を低減することができる。また、これから更に出力端子の間隔が狭ピッチ化した場合であっても、間隔マージンが増加することから、その狭ピッチ化に対応が可能となる。発明の実施の形態2以下、本発明を適用した具体的な実施の形態2について、図面を参照しながら詳細に説明する。この実施の形態2も、本発明を表示装置の駆動回路、及び、その駆動回路を搭載したLSIチップの検査方法に適用したものである。本実施の形態2と実施の形態1とは、検査対象であるLSIチップに搭載される表示装置の駆動回路の構成が異なる。よって、テストシステムについては図1に示すものと同様であり、ここでの説明は省略する。図17に本実施の形態2にかかる表示装置の駆動回路200の構成を示す。図17に示すように、駆動回路200は、一対のデータレジスタ11A、11Bと、一対のデータラッチ12A、12Bと、一対のレベルシフト回路13A、13Bと、一対のDAC14A、14Bと、一対の出力アンプ25A、25Bと、一対の出力端子16A、16Bと、スイッチ回路17、21と、制御回路20と、共通線Kとを有する。なお、図17に示された符号のうち、図3と同じ符号を付した構成は、図3と同じか又は類似の構成を示している。このため、本実施の形態2では、実施の形態1と異なる部分を説明し、同様の部分の説明は省略する。スイッチ回路21は、スイッチ素子SW30、SW31A、SW31B、SW32A、SW32B、SW41A、SW41Bを有する。スイッチ素子SW30は、出力端子16Aと16Bとの間に接続される。スイッチ素子SW31Aは、出力アンプ25Aと出力端子16Aとの間に接続される。スイッチ素子SW31Bは、出力アンプ25Bと出力端子16Bとの間に接続される。スイッチ素子SW32Aは、出力端子16Aと共通線Kの間に接続される。スイッチ素子SW32Bは、出力端子16Bと共通線Kの間に接続される。スイッチ素子SW41Aは、出力アンプ25Aと出力端子16Bとの間に接続される。スイッチ素子SW41Bは、出力アンプ25Bと出力端子16Aとの間に接続される。スイッチ素子SW31AとSW31B、及び、スイッチ素子SW32AとSW32B、及び、スイッチ素子SW41AとSW41Bが、制御回路20からの制御信号に応じて、それぞれ同時にオンもしくはオフを制御されてもよい。もしくは、スイッチ素子SW31A、SW31B、SW32A、SW32B、SW41A、SW41Bが、制御回路20からの制御信号に応じて、それぞれ別々に、オンもしくはオフを制御されてもよい。出力アンプ25A、25Bは、制御回路20からのイネーブル信号ENに応じて、それぞれ対応するDAC14A、14Bの出力諧調画像データを増幅し、次段へ出力する。実施の形態1と異なり、出力アンプ25A、25Bは、それぞれ上述したハーフアンプであり、負極側電圧レンジを出力するDAC14Aの出力を受ける出力アンプ25Aが正極電圧レンジ、正極側電圧レンジを出力するDAC14Bの出力を受ける出力アンプ25Bが負極電圧レンジと一方の電圧レンジしか増幅しない。これにより、出力アンプ25の最大耐圧を電圧VDDの半分にすることができるようになるため、使用するトランジスタのチップレイアウト上のサイズを小さくして、チップのコストを削減することができる。また、実施の形態1と同様、出力アンプ25A、25Bは、制御回路20からのイネーブル信号ENに応じてそれぞれ別々に活性化、非活性化が制御され、活性化した場合、入力諧調画像データを増幅して出力し、非活性化した場合、出力がハイインピーダンス状態となる。なお、駆動回路200が液晶表示装置のデータ線を駆動する表示動作時では、スイッチ回路17のスイッチ素子SW11A、SW11Bがオン、スイッチ素子SW12A、SW12Bがオフ状態の場合、連動してスイッチ回路21のスイッチ素子SW31A、SW31Bがオン、スイッチ素子SW41A、SW41Bがオフ状態となる。これにより、出力端子16Aに負極性、出力端子16Bに正極性の出力を行う。逆に、スイッチ回路17のスイッチ素子SW11A、SW11Bがオフ、スイッチ素子SW12A、SW12Bがオン状態の場合、連動してスイッチ回路21のスイッチ素子SW31A、SW31Bがオフ、スイッチ素子SW41A、SW41Bがオン状態となる。これにより先程とは逆に、出力端子16Aに正極性、出力端子16Bに負極性の出力を行う。このことにより、液晶表示装置の画素の極性反転が可能となる。制御回路20は、例えば、LSIチップ外部のテスタ101からテスト信号に応じて、スイッチ回路17、21のそれぞれが有するスイッチ素子群のオン、オフ制御、及び、出力アンプ25A、25Bのイネーブルを制御する。また、共通線Kに所定の電圧例えば、電源電圧VDDを印加する機能を有する。例えば、電源端子VDDと共通線Kとの間にあるスイッチの導通を制御する等である。次に、上記駆動回路200の良否判定テストを説明する。テスタ101が対象とするLSIチップの駆動回路200に行う良否判定テストのフローチャート及び機能テストのフローチャートは、それぞれ図4、図5と同様のため、ここでの説明は省略する。なお、本実施の形態2でも、LSIチップの駆動回路200の隣接する出力端子の一方に、プローブが当てられており、本例では後述する図18に示すように出力端子16Aにプローブ104が当てられているものとする。図18に、モード1テスト時の駆動回路200の各構成回路の動作状態を示す。図18中の網掛けで示す回路が、本モード1テストでテストされる回路群である。図18に示すように、モード1テストでは、制御回路20からの制御信号に応じて、スイッチ回路17のスイッチ素子SW11A、スイッチ回路21のスイッチ素子SW31Aがオン状態となる。また、制御回路20からのイネーブル信号ENに応じて出力アンプ25Aがイネーブルとなる。このため、データレジスタ11A、スイッチ素子SW11A、データラッチ12A、レベルシフト回路13A、DAC14A、出力アンプ25A、スイッチ素子SW31Aの各構成要素を経て、出力端子16Aからデータ線駆動信号が出力される。そして、プローブ104が出力端子16Aに出力されるこのデータ線駆動信号の電圧を検知し、このプローブ104が検知した電圧値が規定の値であるか否かをテスタ101が判定する。この判定で、データレジスタ11A、スイッチ素子SW11Aオン、データラッチ12A、レベルシフト回路13A、DAC14A、出力アンプ25A、スイッチ素子SW31Aオンの各構成要素が正しく動作しているか否かおよび各構成要素間の配線が断線や短絡していないことが判定できる。また、これに付随して、同時に奇数段のシフトレジスタ及びそのシフトレジスタにクロックを供給するクロック供給パス不図示、データレジスタ11Aへの画像データ供給パス不図示、DAC14Aへの負極側電圧レンジ供給パス不図示、出力アンプ25Aへのイネーブル信号EN供給パスの不具合の有り無しについても判定できる。また、実施の形態1と同様、データレジスタ11Aと異なるデータレジスタ11Bに幾通りか設定することで、オフすべきスイッチ素子SW12A、SW12B、SW41A、SW41B、SW30、SW32Aが正しくオフしているショートしていないこと、および奇数段の回路と偶数段の回路とが信号的に正しく分離されている寄生の信号リンクがないことが推定できる。そして、この判定の結果、モード1テストをパスする場合、図5で説明したように、モード2テストに進む。ここで注目したいのは、実施の形態1と同様、このモード1テストでは、制御回路20は通常の表示動作時と全く同じスイッチ回路の制御を行っている点である。次に、図19に、モード2テスト時の駆動回路200の各構成回路の動作状態を示す。図19中の網掛けで示す回路が、本モード2テストでテストされる回路群である。図19に示すように、モード2テストでは、制御回路20からの制御信号に応じて、スイッチ回路17のスイッチ素子SW11B、スイッチ回路21のスイッチ素子SW31B及びSW30がオン状態となる。また、制御回路20からのイネーブル信号ENに応じて出力アンプ25Bがイネーブルとなる。これと同時に、出力アンプ25Aを制御回路20からのイネーブル信号ENに応じてディスエーブル非活性化、出力ハイインピーダンスにする。これにより、出力アンプ25Bからスイッチ素子SW30を通った信号を、出力アンプ25Aの出力値に干渉されずに、出力端子16Aからプローブ104に出力することができるようになる。このため、データレジスタ11B、スイッチ素子SW11B、データラッチ12B、レベルシフト回路13B、DAC14B、出力アンプ25B、スイッチ素子SW31B、SW30の各構成要素を経て、出力端子16Aからデータ線駆動信号が出力される。そして、プローブ104が出力端子16Aに出力されるこのデータ線駆動信号の電圧を検知し、このプローブ104が検知した電圧値が規定の値であるか否かをテスタ101が判定する。この判定で、データレジスタ11B、スイッチ素子SW11Bオン、データラッチ12B、レベルシフト回路13B、DAC14B、出力アンプ25B、スイッチ素子SW31Bオン、SW30オンの各構成要素が正しく動作しているか否かおよび各構成要素間の配線が断線や短絡していないことが判定できる。また、これに付随して、同時に偶数段のシフトレジスタ及びそのシフトレジスタにクロックを供給するクロック供給パス不図示、データレジスタ11Bへの画像データ供給パス不図示、DAC14Bへの正極側電圧レンジ供給パス不図示、出力アンプ25Bへのイネーブル信号EN供給パスの不具合の有り無しについても判定できる。また、実施の形態1と同様、データレジスタ11Aに適切な値データレジスタ11Bと異なる値のデータを幾通りか設定することで、オフすべきスイッチ素子SW12A、SW12B、SW41A、SW41Bが正しくオフしていることと、出力アンプ25Aが正しく非活性になっていること、および偶数段と奇数段の回路とが信号的に正しく分離されている寄生の信号リンクがないことが判定できる。そして、この判定の結果、モード2テストをパスする場合、図5で説明したように、モード3テストに進む。ここで注目したいのは、実施の形態1と同様、このモード2テストでは、制御回路20は通常の表示動作時と異なるスイッチ回路の制御を行っている点である。出力アンプ25Aをハイインピーダンスにして出力端子16Aに出力しないようにするという点が第1の相違点である。また、データレジスタ11Bの表示データをデータラッチ12Bにラッチして正極性レンジのDAC14BでDA変換して出力アンプ25Bを通して出力端子16Bに出力すると同時に、出力アンプで出力端子を駆動する時には必ずオフになっているスイッチ素子SW30をオンにするという点が第2の相違点である。この2点が通常の表示装置の駆動回路の制御回路の動作と異なる点である。さらに、ここで注目したいのは、このモード2テストでは、テスト方法が通常動作時と異なる点である。通常、出力端子16Bで比較すべき出力期待値を、出力端子16Aのテスト出力値と比較するという点が本実施の形態2の特徴となる。次に、図20に、モード3テスト時の駆動回路200の各構成回路の動作状態を示す。図20中の網掛けで示す回路が、本モード3テストでテストされる回路群である。図20に示すように、モード3テストでは、制御回路20からの制御信号に応じて、スイッチ回路17のスイッチ素子SW12A、スイッチ回路21のスイッチ素子SW41Bがオン状態となる。また、制御回路20からのイネーブル信号ENに応じて出力アンプ25Bがイネーブルとなる。このため、データレジスタ11A、スイッチ素子SW12A、データラッチ12B、レベルシフト回路13B、DAC14B、出力アンプ25B、スイッチ素子SW41Bの各構成要素を経て、出力端子16Aからデータ線駆動信号が出力される。そして、プローブ104が出力端子16Aに出力されるこのデータ線駆動信号の電圧を検知し、このプローブ104が検知した電圧値が規定の値であるか否かをテスタ101が判定する。この判定で、データレジスタ11A、スイッチ素子SW12Aオン、データラッチ12B、レベルシフト回路13B、DAC14B、出力アンプ25B、スイッチ素子SW41Bオンの各構成要素が正しく動作しているか否かおよび各構成要素間の配線が断線や短絡していないことが判定できる。つまり、上述したモード1テスト、モード2テストでテストできなかったスイッチ素子SW12AとSW41Bのオン状態の機能テストが可能となる。ここでは、スイッチ回路17のSW12Aのオン、SW11Bのオフ、スイッチ回路21のスイッチ素子SW41Bのオン、SW31Aのオフを確認することが目的のため、それを確認する必要最小限のテストパタンだけを流してテスト時間を短縮することが好ましい。そして、この判定の結果、モード3テストをパスする場合、図5で説明したように、モード4テストに進む。ここで注目したいのは、実施の形態1と同様、このモード1テストでは、制御回路20は通常の表示動作時と全く同じスイッチ回路の制御を行っている点である。次に、図21に、モード4テスト時の駆動回路200の各構成回路の動作状態を示す。図21中の網掛けで示す回路が、本モード4テストでテストされる回路群である。図21に示すように、モード4テストでは、制御回路20からの制御信号に応じて、スイッチ回路17のスイッチ素子SW12B、スイッチ回路21のスイッチ素子SW41B及びSW30がオン状態となる。また、制御回路20からのイネーブル信号ENに応じて出力アンプ25Aがイネーブルとなる。これと同時に、出力アンプ25Bを制御回路20からのイネーブル信号ENに応じてディスエーブル非活性化、出力ハイインピーダンスにする。これにより、出力アンプ25Bからスイッチ素子SW41Bを通った信号を、出力アンプ25Aの出力値に干渉されずに、出力端子16Aからプローブ104に出力することができるようになる。このため、データレジスタ11B、スイッチ素子SW12B、データラッチ12A、レベルシフト回路13A、DAC14A、出力アンプ25A、スイッチ素子SW41A、SW30の各構成要素を経て、出力端子16Aからデータ線駆動信号が出力される。そして、プローブ104が出力端子16Aに出力されるこのデータ線駆動信号の電圧を検知し、このプローブ104が検知した電圧値が規定の値であるか否かをテスタ101が判定する。この判定で、データレジスタ11B、スイッチ素子SW12Bオン、データラッチ12A、レベルシフト回路13A、DAC14A、出力アンプ25A、スイッチ素子SW41Aオン、SW30オンの各構成要素が正しく動作しているか否かおよび各構成要素間の配線が断線や短絡していないことが判定できる。つまり、上述したモード1テスト~モード3テストでテストできなかったスイッチ素子SW12BとSW41Aのオン状態の機能テストが可能となる。ここでは、スイッチ回路17のSW12Bのオンと、スイッチ回路21のスイッチ素子SW41Aのオンを確認することが目的のため、それを確認する必要最小限のテストパタンだけを流してテスト時間を短縮することが好ましい。そして、この判定の結果、モード4テストをパスする場合、図5で説明したように、機能テストをパスしたと判定される。ここで注目したいのは、このモード4テストでは、制御回路20は通常の表示動作時と異なるスイッチ回路の制御を行っている点である。出力アンプ25Bをハイインピーダンスにして出力端子16Aに出力しないようにするという点が第1の相違点である。また、データレジスタ11Bの表示データをデータラッチ12Aにラッチして負極性レンジのDAC14AでDA変換して出力アンプ25Aを通して出力端子16Bに出力すると同時に、出力アンプで出力端子を駆動する時には必ずオフになっているスイッチ素子SW30をオンにするという点が第2の相違点である。この2点が通常の表示装置の駆動回路の制御回路の動作と異なる点である。さらに、ここで注目したいのは、このモード4テストでは、テスト方法が通常動作時と異なる点である。通常出力端子16Bで比較すべき出力期待値を出力端子16Aのテスト出力値と比較するという点が本実施の形態2の特徴となる。次に、図4のステップS103の実施の形態2におけるリークテストについて図22~図28を用いて説明する。図22に、テスタ101が対象とするLSIチップの駆動回路200に行うリークテストのフローチャートを示す。図22に示すように、まず、テスタ101は駆動回路200に対して、後述するモード5テスト図23参照を行うS501。そして、モード5テストの結果、駆動回路200の出力端子から出力される出力信号電流値が規定の値である場合、モード5テストをパスするS502YES。次に、テスタ101は駆動回路200に対して、後述するモード6テスト図24参照を行うS503。そして、モード6テストの結果、駆動回路200の出力端子から出力される出力信号電流値が規定の値である場合、モード6テストをパスするS504YES。次に、テスタ101は駆動回路200に対して、後述するモード7テスト図25参照を行うS505。そして、モード7テストの結果、駆動回路200の出力端子から出力される出力信号電流値が規定の値である場合、モード7テストをパスするS506YES。次に、テスタ101は駆動回路200に対して、後述するモード8テスト図26参照を行うS506。そして、モード8テストの結果、駆動回路200の出力端子から出力される出力信号電流値が規定の値である場合、モード8テストをパスするS508YES。次に、テスタ101は駆動回路200に対して、後述するモード9テスト図27参照を行うS509。そして、モード9テストの結果、駆動回路200の出力端子から出力される出力信号電流値が規定の値である場合、モード9テストをパスするS510YES。次に、テスタ101は駆動回路200に対して、後述するモード10テスト図28参照を行うS511。そして、モード10テストの結果、駆動回路200の出力端子から出力される出力信号電流値が規定の値である場合、モード10テストをパスするS512YES。このステップS512で、モード10テストをパスした場合、対象とするLSIチップの駆動回路200は、図4のステップS103のリークテストをパスしたと判定されるS513。一方、ステップS502、S504、S506、S508、S510、S512のいずれかで、パスできなかった場合S502NO、S504NO、S506NO、S508NO、S510NO、S512NO、対象とするLSIチップの駆動回路200は、図4のステップS103のリークテストをフェイルしたと判定されるS514。また、図23~図28では、図17で省略していたESD保護素子ESD1、ESD2を記載する。ESD保護素子ESD1のダイオードD1Aはカソードが電源端子VDD、アノードが出力端子16Aに接続される。ダイオードD2Aはカソードが出力端子16A、アノードが接地端子VSSに接続される。ESD保護素子ESD2のダイオードD1Bはカソードが電源端子VDD、アノードが出力端子16Bに接続される。ダイオードD2Bはカソードが出力端子16B、アノードが接地端子VSSに接続される。図23、図24に、モード5テスト、モード6テスト時の駆動回路200の出力アンプ25A、25Bと、出力端子16A、16Bと、スイッチ回路21の動作状態を示す。図23、図24中の網掛けで示す回路が、本モード5テスト、モード6テストで電流のリークテスト対象となる回路群である。モード5テスト、モード6テストでは、図23、図24に示すように、制御回路20からのイネーブル信号ENと制御信号に応じて、出力アンプ25A、25Bを非活性化ハイインピーダンス出力とし、スイッチ回路21のスイッチ素子SW41A、SW41B、SW32Bをオン状態、スイッチ素子SW31A、SW31B、SW30、SW32Aをオフ状態とする。そして、この状態でモード5テスト図23と、モード6テスト図24を行う。これにより、図23、図24中の網掛けで示すESD保護素子ESD1、スイッチ素子SW32A、SW32Bに対する電流リークと、保護ダイオードD1AもしくはD2Aの逆耐圧リーク、および出力アンプ25Bのハイインピーダンス時のリーク電流の合計値が測定される。まず、図23のモード5テストでは、テスタ101によりプローブ104を経由して出力端子16Aに所定の電圧、例えば、電源電圧VDDと同じ20Vが印加される。更に、制御回路20によって、共通線Kに所定の電圧、例えば、接地電圧VSSと同じ0Vが印加される。また更に、制御回路20からのイネーブル信号ENに応じて、出力アンプ25A、25Bがハイインピーダンス状態Hi-Zとなる。このモード5テストでは、上述したように出力端子16Aの電圧が20V、共通線Kの電圧が0V、出力アンプ25A、25Bがハイインピーダンス状態であるため、もしESD保護素子ESD1のダイオードD2A、スイッチ素子SW31A、SW31B、SW30、SW32A、出力アンプ25Bのハイインピーダンス出力のVSS側の何れかに電流リークが存在する場合、出力端子16Aから共通線Kもしくは接地端子VSSに向けて電流が流れる。つまり、プローブ104から出力端子16Aに対して電流が流れ込むため、この電流値を出力信号としてテスタ101が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば2倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。なお、実施の形態1と同様、上記出力アンプ25A、25Bのハイインピーダンス出力のVSS側の電流リークには、出力アンプ25A、25B内部の出力ノードと接地端子VSSとの間に接続されるMOSトランジスタ通常、NMOSトランジスタの電流リークが想定される。そして、テスタ101が、測定の結果、モード5テストをパスすると判定した場合、図22で説明したように、モード6テストに進む。次に、図24のモード6テストでは、テスタ101によりプローブ104を経由して出力端子16Aに所定の電圧、例えば接地電圧VSSと同じ0Vが印加される。更に、制御回路20によって、共通線Kに所定の電圧、例えば電源電圧VDDと同じ20Vが印加される。また更に、制御回路20からのイネーブル信号ENに応じて、出力アンプ25A、25Bがハイインピーダンス状態Hi-Zとなる。このモード6テストでは、上述したように出力端子16Aの電圧が0V、共通線Kの電圧が20V、出力アンプ25A、25Bがハイインピーダンス状態であるため、もしESD保護素子ESD1のダイオードD1A、スイッチ素子SW31A、SW31B、SW30、SW32A、出力アンプ25Bのハイインピーダンス出力のVDD側の何れかに電流リークが存在する場合、共通線Kもしくは電源端子VDDから出力端子16Aに向けて電流が流れる。つまり、出力端子16Aからプローブ104に対して電流が流れ込むため、この電流値を出力信号としてテスタ101が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば2倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。なお、実施の形態1と同様、上記出力アンプ25A、25Bのハイインピーダンス出力のVDD側の電流リークには、出力アンプ25A、25B内部の出力ノードと電源端子VDDとの間に接続されるMOSトランジスタ通常、PMOSトランジスタの電流リークが想定される。そして、テスタ101が、測定の結果、モード5テストをパスすると判定した場合、図22で説明したように、モード7テストに進む。次に、モード7テスト、モード8テストでは、図25、図26に示すように、制御回路20からのイネーブル信号ENと制御信号に応じて、出力アンプ25A、25Bを非活性化ハイインピーダンス出力とし、スイッチ回路21のスイッチ素子SW31A、SW31B、SW32Bをオン状態、スイッチ素子SW41A、SW41B、SW32A、SW30をオフ状態とする。そして、この状態でモード7テスト図25と、モード8テスト図26を行う。これにより、図25、図26中の網掛けで示すESD保護素子ESD1、スイッチ素子SW41A、SW41B、SW32A、SW30に対する電流リークと、保護ダイオードD1AもしくはD2Aの逆耐圧リーク、および出力アンプ25Aのハイインピーダンス時のリーク電流の合計値が測定される。まず、図25のモード7テストでは、テスタ101によりプローブ104を経由して出力端子16Aに所定の電圧、例えば、電源電圧VDDと同じ20Vが印加される。更に、制御回路20によって、共通線Kに所定の電圧、例えば、接地電圧VSSと同じ0Vが印加される。また更に、制御回路20からのイネーブル信号ENに応じて、出力アンプ25A、25Bがハイインピーダンス状態Hi-Zとなる。このモード7テストでは、上述したように出力端子16Aの電圧が20V、共通線Kの電圧が0V、出力アンプ25A、25Bがハイインピーダンス状態であるため、もしESD保護素子ESD1のダイオードD2A、スイッチ素子SW41A、SW41B、SW32A、SW30、出力アンプ25Aのハイインピーダンス出力のVSS側の何れかに電流リークが存在する場合、出力端子16Aから共通線Kもしくは接地端子VSSに向けて電流が流れる。つまり、プローブ104から出力端子16Aに対して電流が流れ込むため、この電流値を出力信号としてテスタ101が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば2倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。そして、テスタ101が、測定の結果、モード7テストをパスすると判定した場合、図22で説明したように、モード8テストに進む。次に、図26のモード8テストでは、テスタ101によりプローブ104を経由して出力端子16Aに所定の電圧、例えば、接地電圧VSSと同じ0Vが印加される。更に、制御回路20によって、共通線Kに所定の電圧、例えば、接地電圧VSSと同じ0Vが印加される。また更に、制御回路20からのイネーブル信号ENに応じて、出力アンプ25A、25BがハイインピーダンスHi-Zとなる。このモード8テストでは、上述したように出力端子16Aの電圧が0V、共通線Kが20V、出力アンプ25A、25Bがハイインピーダンス状態であるため、もしESD保護素子ESD1のダイオードD1A、スイッチ素子SW41A、SW41B、SW32A、SW30、出力アンプ25Aのハイインピーダンス出力のVDD側の何れかに電流リークが存在する場合、共通線Kもしくは電源端子VDDから出力端子16Aに向けて電流が流れる。つまり、プローブ104に対して出力端子16Aから電流が流れ込むため、この電流値を出力信号としてテスタ101が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば2倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。そして、テスタ101が、測定の結果、モード8テストをパスすると判定した場合、図22で説明したように、モード9テストに進む。次に、モード9テスト、モード10テストでは、図27、図28に示すように、制御回路20からのイネーブル信号ENと制御信号に応じて、出力アンプ25A、25Bを非活性化ハイインピーダンス出力とし、スイッチ回路21のスイッチ素子SW31A、SW31B、SW41A、SW41B、SW30をオン状態、スイッチ素子SW32A、SW32Bをオフ状態とする。そして、この状態でモード9テスト図27と、モード10テスト図28を行う。これにより、図27、図28中の網掛けで示すESD保護素子ESD1、ESD2の逆耐圧リーク、スイッチ素子SW32A、SW32Bに対する電流リーク、出力アンプ25A、25Bのハイインピーダンス時のリーク電流の合計値が測定される。まず、図27のモード9テストでは、テスタ101によりプローブ104を経由して出力端子16Aに所定の電圧、例えば、電源電圧VDDと同じ20Vが印加される。更に、制御回路20によって、共通線Kに所定の電圧、例えば、接地電圧VSSと同じ0Vが印加される。また更に、制御回路20からのイネーブル信号ENに応じて、出力アンプ25A、25BがハイインピーダンスHi-Zとなる。このモード9テストでは、上述したように出力端子16Aの電圧が20V、共通線Kの電圧が0V、出力アンプ25A、25Bがハイインピーダンス状態となるため、もしESD保護素子ESD1のダイオードD2A、ESD2のダイオードD2B、スイッチ素子SW32A、SW32B、出力アンプ25A、25Bのハイインピーダンス出力のVSS側の何れかに電流リークが存在する場合、出力端子16Aから共通線Kもしくは接地端子VSSに向けて電流が流れる。つまり、プローブ104から出力端子16Aに対して電流が流れ込むため、この電流値を出力信号としてテスタ101が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば1倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。そして、テスタ101が、測定の結果、モード9テストをパスすると判定した場合、図22で説明したように、モード10テストに進む。次に、図28のモード10テストでは、テスタ101によりプローブ104を経由して出力端子16Aに所定の電圧、例えば、接地電圧VSSと同じ0Vが印加される。更に、制御回路20によって、共通線Kに所定の電圧、例えば、電源電圧VDDと同じ20Vが印加される。また更に、制御回路20からのイネーブル信号ENに応じて、出力アンプ25A、25BがハイインピーダンスHi-Zとなる。このモード10テストでは、上述したように出力端子16Aの電圧が0V、共通線Kが20V、出力アンプ25A、25Bがハイインピーダンス状態となるため、もしESD保護素子ESD1のダイオードD1A、ESD2のダイオードD1B、スイッチ素子SW32A、SW32B、出力アンプ25A、25Bのハイインピーダンス出力のVDD側の何れかに電流リークが存在する場合、共通線Kもしくは電源端子VDDから出力端子16Aに向けて電流が流れる。つまり、プローブ104に対して出力端子16Aから電流が流れ込むため、この電流値を出力信号としてテスタ101が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば1倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。そして、テスタ101が、測定の結果、モード10テストをパスすると判定した場合、図22で説明したように、リークテストをパスしたと判定される。以上、本実施の形態2のようにハーフアンプを用いた駆動回路200においても、実施の形態1と同様、ウェハーテストにて、上述した機能テストとリークテストを行うことで、LSIチップにある出力端子本例では960個の全てに対してプローブ104を当てる必要が無い。このため、本実施の形態2の駆動回路200の隣接する出力端子の一方例えば、奇数段の出力端子16Aだけにプローブ104を当てればよい。よって、実施の形態1と同じく本実施の形態2でも、従来と同様のテスト品質を保持しながら、1つのLSIチップに対して960本のプローブ数が必要なく、その半分の480本のプローブ数を使用するだけで済む。このため、高額な多数のプローブ数を有するテスタを用意する必要が無く、その分の検査コストの増加を抑制することができる。また、出力端子間隔の狭ピッチ化に有効である点等も実施の形態1と同様である。発明の実施の形態3以下、本発明を適用した具体的な実施の形態3について、図面を参照しながら詳細に説明する。この実施の形態3も、本発明を表示装置の駆動回路、及び、その駆動回路を搭載したLSIチップの検査方法に適用したものである。本実施の形態3と実施の形態1、2とは、検査対象であるLSIチップに搭載される表示装置の駆動回路の構成が異なる。よって、テストシステムについては図1に示すものと同様であり、ここでの説明は省略する。図29に本実施の形態3にかかる表示装置の駆動回路300の構成を示す。図29に示すように、駆動回路300は、一対のデータレジスタ11A、11Bと、一対のデータラッチ12A、12Bと、一対のレベルシフト回路13A、13Bと、一対のDAC14A、14Bと、一対の出力アンプ25A、25Bと、一対の出力端子16A、16Bと、スイッチ回路17、31と、制御回路20とを有する。なお、図29に示された符号のうち、図17と同じ符号を付した構成は、図17と同じか又は類似の構成を示している。このため、本実施の形態3では、実施の形態2と異なる部分を説明し、同様の部分の説明は省略する。スイッチ回路31は、スイッチ素子SW31A、SW31B、SW41A、SW41Bを有する。スイッチ素子SW31Aは、出力アンプ25Aと出力端子16Aとの間に接続される。スイッチ素子SW31Bは、出力アンプ25Bと出力端子16Bとの間に接続される。スイッチ素子SW41Aは、出力アンプ25Aと出力端子16Bとの間に接続される。スイッチ素子SW41Bは、出力アンプ25Bと出力端子16Aとの間に接続される。スイッチ素子SW31A、SW31B、SW41A、SW41Bが、制御回路20からの制御信号に応じて、それぞれ別々に、オンもしくはオフを制御される。実施の形態2のスイッチ回路31と、本実施の形態3のスイッチ回路31との違いは、共通線K及びそれに接続されるスイッチ素子SW32A、SW32Bを削除した構成となっている。なお、駆動回路300が液晶表示装置のデータ線を駆動する通常の表示動作時では、実施の形態2と同様、スイッチ回路17のスイッチ素子SW11A、SW11Bがオン、スイッチ素子SW12A、SW12Bがオフ状態の場合、連動してスイッチ回路31のスイッチ素子SW31A、SW31Bがオン、スイッチ素子SW41A、SW41Bがオフ状態となる。逆に、スイッチ回路17のスイッチ素子SW11A、SW11Bがオフ、スイッチ素子SW12A、SW12Bがオン状態の場合、連動してスイッチ回路31のスイッチ素子SW31A、SW31Bがオフ、スイッチ素子SW41A、SW41Bがオン状態となる。これにより先程とは逆に、出力端子16Aに正極性、出力端子16Bに負極性の出力を行う。このことにより、液晶表示装置の画素の極性反転が可能となる。制御回路20は、例えば、LSIチップ外部のテスタ101からテスト信号に応じて、スイッチ回路17、31のそれぞれが有するスイッチ素子群のオン、オフ制御、及び、出力アンプ25A、25Bのイネーブルを制御する。次に、上記駆動回路300の良否判定テストを説明する。テスタ101が対象とするLSIチップの駆動回路300に行う良否判定テストのフローチャート及び機能テストのフローチャートは、それぞれ図4、図5と同様のため、ここでの説明は省略する。なお、本実施の形態2でも、LSIチップの駆動回路100の隣接する出力端子の一方に、プローブが当てられており、本例では後述する図30に示すように出力端子16Aにプローブ104が当てられているものとする。図30に、モード1テスト時の駆動回路300の各構成回路の動作状態を示す。図30中の網掛けで示す回路が、本モード1テストでテストされる回路群である。図30に示すように、モード1テストでは、制御回路20からの制御信号に応じて、スイッチ回路17のスイッチ素子SW11A、スイッチ回路31のスイッチ素子SW31Aがオン状態となる。また、制御回路20からのイネーブル信号ENに応じて出力アンプ25Aがイネーブルとなる。このため、データレジスタ11A、スイッチ素子SW11A、データラッチ12A、レベルシフト回路13A、DAC14A、出力アンプ25A、スイッチ素子SW31Aの各構成要素を経て、出力端子16Aからデータ線駆動信号が出力される。そして、プローブ104が出力端子16Aに出力されるこのデータ線駆動信号の電圧を検知し、このプローブ104が検知した電圧値が規定の値であるか否かをテスタ101が判定する。この判定で、データレジスタ11A、スイッチ素子SW11Aオン、データラッチ12A、レベルシフト回路13A、DAC14A、出力アンプ25A、スイッチ素子SW31Aオンの各構成要素が正しく動作しているか否かおよび各構成要素間の配線が断線や短絡していないことが判定できる。また、これに付随して、同時に奇数段のシフトレジスタ及びそのシフトレジスタにクロックを供給するクロック供給パス不図示、データレジスタ11Aへの画像データ供給パス不図示、DAC14Aへの負極側電圧レンジ供給パス不図示、出力アンプ25Aへのイネーブル信号EN供給パスの不具合の有り無しについても判定できる。また、実施の形態2と同様、データレジスタ11Aと異なるデータレジスタ11Bに幾通りか設定することで、オフすべきスイッチ素子SW12A、SW12B、SW41A、SW41Bが正しくオフしているショートしていないこと、および奇数段の回路と偶数段の回路とが信号的に正しく分離されている寄生の信号リンクがないことが推定できる。そして、この判定の結果、モード1テストをパスする場合、図5で説明したように、モード2テストに進む。ここで注目したいのは、実施の形態2と同様、このモード1テストでは、制御回路20は通常の表示動作時と全く同じスイッチ回路の制御を行っている点である。次に、図31に、モード2テスト時の駆動回路300の各構成回路の動作状態を示す。図31中の網掛けで示す回路が、本モード2テストでテストされる回路群である。図31に示すように、モード2テストでは、制御回路20からの制御信号に応じて、スイッチ回路17のスイッチ素子SW11B、スイッチ回路31のスイッチ素子SW41Bがオン状態となる。また、制御回路20からのイネーブル信号ENに応じて出力アンプ25Bがイネーブルとなる。これと同時に、出力アンプ25Aを制御回路20からのイネーブル信号ENに応じてディスエーブル非活性化、出力ハイインピーダンス、もしくは、スイッチ素子SW31Aをオフとする。これにより、出力アンプ25Bからスイッチ素子SW41Bを通った信号を、出力アンプ25Aの出力値に干渉されずに、出力端子16Aからプローブ104に出力することができるようになる。このため、データレジスタ11B、スイッチ素子SW11B、データラッチ12B、レベルシフト回路13B、DAC14B、出力アンプ25B、スイッチ素子SW31B、SW30の各構成要素を経て、出力端子16Aからデータ線駆動信号が出力される。そして、プローブ104が出力端子16Aに出力されるこのデータ線駆動信号の電圧を検知し、このプローブ104が検知した電圧値が規定の値であるか否かをテスタ101が判定する。この判定で、データレジスタ11B、スイッチ素子SW11Bオン、データラッチ12B、レベルシフト回路13B、DAC14B、出力アンプ25B、スイッチ素子SW41Bオンの各構成要素が正しく動作しているか否かおよび各構成要素間の配線が断線や短絡していないことが判定できる。また、これに付随して、同時に偶数段のシフトレジスタ及びそのシフトレジスタにクロックを供給するクロック供給パス不図示、データレジスタ11Bへの画像データ供給パス不図示、DAC14Bへの正極側電圧レンジ供給パス不図示、出力アンプ25Bへのイネーブル信号EN供給パスの不具合の有り無しについても判定できる。また、実施の形態2と同様、データレジスタ11Aに適切な値データレジスタ11Bと異なる値のデータを幾通りか設定することで、オフすべきスイッチ素子SW12A、SW12Bが正しくオフしていることと、出力アンプ25Aが正しく非活性になっていること、および偶数段と奇数段の回路とが信号的に正しく分離されている寄生の信号リンクがないことが判定できる。なお、スイッチ素子SW31Aをオフする場合は、スイッチ素子SW31Aが正しくオフしていることが判定できる。そして、この判定の結果、モード2テストをパスする場合、図5で説明したように、モード3テストに進む。ここで注目したいのは、実施の形態2と同様、このモード2テストでは、制御回路20は通常の表示動作時と異なるスイッチ回路の制御を行っている点である。出力アンプ25Aをハイインピーダンスにして出力端子16Aに出力しないようにするという点が第1の相違点である。また、データレジスタ11Bの表示データをデータラッチ12Bにラッチして正極性レンジのDAC14BでDA変換して出力アンプ25Bが出力する場合、必ずオフになっているスイッチ素子SW41Bをオンにするという点が第2の相違点である。この2点が通常の表示装置の駆動回路の制御回路の動作と異なる点である。さらに、ここで注目したいのは、このモード2テストでは、テスト方法が通常動作時と異なる点である。通常、出力端子16Bで比較すべき出力期待値を、出力端子16Aのテスト出力値と比較するという点が本実施の形態3の特徴となる。次に、図32に、モード3テスト時の駆動回路300の各構成回路の動作状態を示す。図32中の網掛けで示す回路が、本モード3テストでテストされる回路群である。図32に示すように、モード3テストでは、制御回路20からの制御信号に応じて、スイッチ回路17のスイッチ素子SW12A、スイッチ回路31のスイッチ素子SW31A、SW31B、SW41Aがオン状態となる。また、制御回路20からのイネーブル信号ENに応じて出力アンプ25Bがイネーブルとなる。これと同時に、出力アンプ25Aを制御回路20からのイネーブル信号ENに応じてディスエーブル非活性化、出力ハイインピーダンスにする。これにより、出力アンプ25Aからスイッチ素子SW41Aを通った信号を、出力アンプ25Bの出力値に干渉されずに、出力端子16Aからプローブ104に出力することができるようになる。このため、データレジスタ11A、スイッチ素子SW12A、データラッチ12B、レベルシフト回路13B、DAC14B、出力アンプ25B、スイッチ素子SW31A、SW31B、SW41Aの各構成要素を経て、出力端子16Aからデータ線駆動信号が出力される。そして、プローブ104が出力端子16Aに出力されるこのデータ線駆動信号の電圧を検知し、このプローブ104が検知した電圧値が規定の値であるか否かをテスタ101が判定する。この判定で、データレジスタ11A、スイッチ素子SW12Aオン、データラッチ12B、レベルシフト回路13B、DAC14B、出力アンプ25B、スイッチ素子SW31Aオン、SW31Bオン、SW41Aオンの各構成要素が正しく動作しているか否かおよび各構成要素間の配線が断線や短絡していないことが判定できる。つまり、上述したモード1テスト、モード2テストでテストできなかったスイッチ素子SW12A、SW31B、SW41Aのオン状態の機能テストが可能となる。ここでは、スイッチ回路17のSW12Aのオン、SW11Bのオフ、スイッチ回路31のスイッチ素子SW31B、SW41Bのオン、SW41Aのオフを確認することが目的のため、それを確認する必要最小限のテストパタンだけを流してテスト時間を短縮することが好ましい。そして、この判定の結果、モード3テストをパスする場合、図5で説明したように、モード4テストに進む。ここで注目したいのは、このモード3テストでは、制御回路20は通常の表示動作時と異なるスイッチ回路の制御を行っている点である。出力アンプ25Aをハイインピーダンスにして出力端子16Aに出力しないようにするという点が第1の相違点である。また、データレジスタ11Aの表示データをデータラッチ12Bにラッチして正極性レンジのDAC14BでDA変換して出力アンプ25Bが出力する場合、出力アンプで出力端子を駆動する時には必ずオフになっているスイッチ素子SW31A、SW31Bをオン、必ずオンになっているスイッチ素子SW41Bをオフにするという点が第2の相違点である。この2点が通常の表示装置の駆動回路の制御回路の動作と異なる点である。次に、図33に、モード4テスト時の駆動回路300の各構成回路の動作状態を示す。図33中の網掛けで示す回路が、本モード4テストでテストされる回路群である。図33に示すように、モード4テストでは、制御回路20からの制御信号に応じて、スイッチ回路17のスイッチ素子SW12B、スイッチ回路31のスイッチ素子SW31Aがオン状態となる。また、制御回路20からのイネーブル信号ENに応じて出力アンプ25Aがイネーブルとなる。このため、データレジスタ11B、スイッチ素子SW12B、データラッチ12A、レベルシフト回路13A、DAC14A、出力アンプ25A、スイッチ素子SW31Aの各構成要素を経て、出力端子16Aからデータ線駆動信号が出力される。そして、プローブ104が出力端子16Aに出力されるこのデータ線駆動信号の電圧を検知し、このプローブ104が検知した電圧値が規定の値であるか否かをテスタ101が判定する。この判定で、データレジスタ11B、スイッチ素子SW12Bオン、データラッチ12A、レベルシフト回路13A、DAC14A、出力アンプ25A、スイッチ素子SW31Aオンの各構成要素が正しく動作しているか否かおよび各構成要素間の配線が断線や短絡していないことが判定できる。つまり、上述したモード1テスト~モード3テストでテストできなかったスイッチ素子SW12Bのオン状態の機能テストが可能となる。ここでは、スイッチ回路17のSW12Bのオンを確認することが目的のため、それを確認する必要最小限のテストパタンだけを流してテスト時間を短縮することが好ましい。そして、この判定の結果、モード4テストをパスする場合、図5で説明したように、機能テストをパスしたと判定される。ここで注目したいのは、このモード4テストでは、制御回路20は通常の表示動作時と異なるスイッチ回路の制御を行っている点である。データレジスタ11Bの表示データをデータラッチ12Aにラッチして負極性レンジのDAC14AでDA変換して出力アンプ25Aから出力する場合、必ずオフになっているスイッチ素子SW31Aをオン、必ずオンになっているスイッチ素子SW41Aをオフにするという点が通常の表示動作時と異なる点である。さらに、通常出力端子16Bで比較すべき出力期待値を出力端子16Aのテスト出力値と比較するという点が本実施の形態3の特徴となる。次に、図4のステップS103のリークテストについて図34~図40を用いて説明する。図34に、テスタ101が対象とするLSIチップの駆動回路300に行うリークテストのフローチャートを示す。図34に示すように、まず、テスタ101は駆動回路100に対して、後述するモード5テスト図35参照を行うS401。そして、モード5テストの結果、駆動回路300の出力端子から出力される出力信号電流値が規定の値である場合、モード5テストをパスするS402YES。次に、テスタ101は駆動回路300に対して、後述するモード6テスト図36参照を行うS403。そして、モード6テストの結果、駆動回路300の出力端子から出力される出力信号電流値が規定の値である場合、モード6テストをパスするS404YES。次に、テスタ101は駆動回路300に対して、後述するモード7テスト図37参照を行うS405。そして、モード7テストの結果、駆動回路300の出力端子から出力される出力信号電流値が規定の値である場合、モード7テストをパスするS406YES。次に、テスタ101は駆動回路300に対して、後述するモード8テスト図38参照を行うS407。そして、モード8テストの結果、駆動回路300の出力端子から出力される出力信号電流値が規定の値である場合、モード8テストをパスするS408YES。次に、テスタ101は駆動回路300に対して、後述するモード9テスト図39参照を行うS409。そして、モード9テストの結果、駆動回路300の出力端子から出力される出力信号電流値が規定の値である場合、モード7テストをパスするS410YES。次に、テスタ101は駆動回路300に対して、後述するモード10テスト図40参照を行うS411。そして、モード10テストの結果、駆動回路300の出力端子から出力される出力信号電流値が規定の値である場合、モード10テストをパスするS412YES。このステップS412で、モード10テストをパスした場合、対象とするLSIチップの駆動回路300は、図4のステップS103のリークテストをパスしたと判定されるS413。一方、ステップS402、S404、S406、S408、S410で、パスできなかった場合S402NO、S404NO、S406NO、S408NO、S410NO、対象とするLSIチップの駆動回路300は、図4のステップS103のリークテストをフェイルしたと判定されるS414。図35、図36に、モード5テスト、モード6テスト時の駆動回路300の出力アンプ25A、25Bと、出力端子16A、16Bと、スイッチ回路31の動作状態を示す。図35、図36中の網掛けで示す回路が、本モード5テスト、モード6テストで電流のリークテスト対象となる回路群である。なお、図35~図40では、図29で省略していたESD保護素子ESD1、ESD2を記載する。ESD保護素子ESD1のダイオードD1Aはカソードが電源端子VDD、アノードが出力端子16Aに接続される。ダイオードD2Aはカソードが出力端子16A、アノードが接地端子VSSに接続される。ESD保護素子ESD2のダイオードD1Bはカソードが電源端子VDD、アノードが出力端子16Bに接続される。ダイオードD2Bはカソードが出力端子16B、アノードが接地端子VSSに接続される。モード5テスト、モード6テストでは、図35、図36に示すように、制御回路20からのイネーブル制御信号と制御信号に応じて、出力アンプ25Bを非活性化ハイインピーダンス出力とし、スイッチ回路31のスイッチ素子SW41A、SW41Bをオン状態、スイッチ素子SW31A、SW31Bをオフ状態にする。そして、この状態でモード5テスト図35と、モード6テスト図36を行うことより、図35、図36中の網掛けで示すスイッチ素子SW31A、SW31Bに対する電流リークと、保護ダイオードD2Aの逆耐圧リーク、および出力アンプ25Bのハイインピーダンス時のリーク電流の合計値が測定される。まず、図35のモード5テストでは、テスタ101によりプローブ104を経由して出力端子16Aに所定の電圧、例えば、電源電圧VDDと同じ20Vが印加される。更に、データレジスタ11Aと11Bの表示データの値を最大振幅ノーマリーホワイトパネルの場合はLSBに、ノーマリーブラックパネルの場合はMSBに設定して、負側DAC14AからはVSS0Vを出力させ、正側DAC14BからはVDD20Vを出力させる。その上で、制御回路20の制御信号によってスイッチ回路31のスイッチ素子SW41A、SW41Bをオン、スイッチ素子SW31A、SW31Bをオフにする。そして、制御回路20からのイネーブル信号ENに応じて、出力アンプ25Bを非活性化させ出力をハイインピーダンスHi-Z、出力アンプ25Aを活性化させ0Vを出力させる。このモード5テストでは、上述したように出力端子16Aの電圧が20V、出力アンプ25Aが0Vを出力、出力アンプ25Bがハイインピーダンス状態であるため、もしESD保護素子ESD1のダイオードD2A、スイッチ素子SW31A、SW31B、出力アンプ25Bのハイインピーダンス出力のVSS側の何れかに電流リークが存在する場合、出力端子16Aから出力アンプ25Aもしくは接地端子VSSに向けて電流が流れる。つまり、プローブ104から出力端子16Aに対して電流が流れ込むため、この電流値を出力信号としてテスタ101が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば2倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。なお、実施の形態2と同様、上記出力アンプ25A、25Bのハイインピーダンス出力のVSS側の電流リークには、出力アンプ25A、25B内部の出力ノードと接地端子VSSとの間に接続されるMOSトランジスタ通常、NMOSトランジスタの電流リークが想定される。そして、テスタ101が、測定の結果、モード5テストをパスすると判定した場合、図34で説明したように、モード6テストに進む。次に、図36のモード6テストでは、テスタ101によりプローブ104を経由して出力端子16Aに所定の電圧、例えば接地電圧VSSと同じ0Vが印加される。更に、データレジスタ11Aと11Bの表示データの値を最小振幅ノーマリーホワイトパネルの場合はMSBに、ノーマリーブラックパネルの場合はLSBに設定して、負側DAC14Aからは例えば10Vを出力させ、正側DAC14Bからは例えば10Vを出力させる。その上で、制御回路20の制御信号によってスイッチ回路31のスイッチ素子SW41A、SW41Bをオン、スイッチ素子SW31A、SW31Bをオフにする。そして、制御回路20からのイネーブル信号ENに応じて、出力アンプ25Bを非活性化させ出力をハイインピーダンスHi-Z、出力アンプ25Aを活性化させ10Vを出力させる。このモード6テストでは、上述したように出力端子16Aの電圧が0V、出力アンプ25Aが10Vを出力、出力アンプ25Bがハイインピーダンス状態であるため、もしESD保護素子ESD1のダイオードD1A、スイッチ素子SW31A、SW31B、出力アンプ25Bのハイインピーダンス出力のVDD側の何れかに電流リークが存在する場合、出力アンプ25Aもしくは電源端子VDDから出力端子16Aに向けて電流が流れる。つまり、出力端子16Aからプローブ104に対して電流が流れ込むため、この電流値を出力信号としてテスタ101が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば2倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。なお、実施の形態2と同様、上記出力アンプ25A、25Bのハイインピーダンス出力のVDD側の電流リークには、出力アンプ25A、25B内部の出力ノードと電源端子VDDとの間に接続されるMOSトランジスタ通常、PMOSトランジスタの電流リークが想定される。そして、テスタ101が、測定の結果、モード6テストをパスすると判定した場合、図34で説明したように、モード7テストに進む。次に、モード7テスト、モード8テストでは、図37、図38に示すように、制御回路20からのイネーブル制御信号と制御信号に応じて、出力アンプ25Aを非活性化ハイインピーダンス出力とし、スイッチ回路31のスイッチ素子SW31A、SW31Bをオン状態、スイッチ素子SW41A、SW41Bをオフ状態とする。そして、この状態でモード7テスト図37、モード8テスト図38を行うことより、図37、図38中の網掛けで示すスイッチ素子SW41A、SW41Bに対する電流リークと、保護ダイオードD1Aの逆耐圧リーク、および出力アンプ25Aのハイインピーダンス時のリーク電流の合計値が測定される。図37のモード7テストでは、テスタ101によりプローブ104を経由して出力端子16Aに所定の電圧、例えば、接地電圧VSSと同じ0Vが印加される。更に、データレジスタ11Aと11Bの表示データの値を最大振幅ノーマリーホワイトパネルの場合はLSBに、ノーマリーブラックパネルの場合はMSBに設定して、負側DAC14AからはVSS0Vを出力させ、正側DAC14BからはVDD20Vを出力させる。その上で、制御回路20の制御信号によってスイッチ回路31のスイッチ素子SW41A、SW41Bをオフ、スイッチ素子SW31A、SW31Bをオンにする。そして、制御回路20からのイネーブル信号ENに応じて、出力アンプ25Aを非活性化させ出力をハイインピーダンスHi-Z、出力アンプ25Bを活性化させ20Vを出力させる。このモード7テストの試験では、上述したように出力端子16Aの電圧が0V、出力アンプ25Bが20Vを出力、出力アンプ25Aがハイインピーダンス状態であるため、もしESD保護素子ESD1のダイオードD1A、スイッチ素子SW41A、SW41B、出力アンプ25Aのハイインピーダンス出力のVDD側の何れかに電流リークが存在する場合、出力アンプ25Bもしくは電源端子VDDから出力端子16Aに向けて電流が流れる。つまり、プローブ104に対して出力端子16Aから電流が流れ込むため、この電流値を出力信号としてテスタ101が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば2倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。そして、テスタ101が、測定の結果、モード7テストをパスすると判定した場合、図34で説明したように、モード8テストに進む。次に、図38のモード8テストでは、テスタ101によりプローブ104を経由して出力端子16Aに所定の電圧、例えば接地電圧VSSと同じ0Vが印加される。更に、データレジスタ11Aと11Bの表示データの値を最小振幅ノーマリーホワイトパネルの場合はMSBに、ノーマリーブラックパネルの場合はLSBに設定して、負側DAC14Aからは例えば10Vを出力させ、正側DAC14Bからは例えば10Vを出力させる。その上で、制御回路20の制御信号によってスイッチ回路31のスイッチ素子SW41A、SW41Bをオフ、スイッチ素子SW31A、SW31Bをオンにする。そして、制御回路20からのイネーブル信号ENに応じて、出力アンプ25Aを非活性化させ出力をハイインピーダンスHi-Z、出力アンプ25Bを活性化させ10Vを出力させる。このモード8テストでは、上述したように出力端子16Aの電圧が20V、出力アンプ25Bが10Vを出力、出力アンプ25Aがハイインピーダンス状態であるため、もしESD保護素子ESD1のダイオードD2A、スイッチ素子SW41A、SW41B、出力アンプ25Aのハイインピーダンス出力のVSS側の何れかに電流リークが存在する場合、出力端子16Aから出力アンプ25Aもしくは接地端子VSSに向けて電流が流れる。つまり、プローブ104から出力端子16Aに対して電流が流れ込むため、この電流値を出力信号としてテスタ101が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば2倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。そして、テスタ101が、測定の結果、モード8テストをパスすると判定した場合、図34で説明したように、モード9テストに進む。次に、モード9テスト、モード10テストでは、図39、図40に示すように、制御回路20からのイネーブル制御信号と制御信号に応じて、出力アンプ25A、25Bを非活性化ハイインピーダンス出力とし、スイッチ回路31のスイッチ素子SW31A、SW31B、SW41A、SW41Bをオン状態とする。そして、この状態でモード9テスト図39と、モード10テスト図40を行う。これにより、図39、図40中の網掛けで示す保護ダイオードD1A、D2A、D1B、D2Bの逆耐圧リーク、および出力アンプ25A、25Bのハイインピーダンス時のリーク電流の合計値が測定される。まず、図39のモード9テストでは、テスタ101によりプローブ104を経由して出力端子16Aに所定の電圧、例えば、電源電圧VDDと同じ20Vが印加される。更に、制御回路20からのイネーブル信号ENに応じて、出力アンプ25A、25BがハイインピーダンスHi-Zとなる。このモード9テストでは、上述したように出力端子16Aの電圧が20V、出力アンプ25A、25Bがハイインピーダンス状態であるため、もしESD保護素子ESD1のダイオードD2A、ESD保護素子ESD2のダイオードD2B、出力アンプ25A、25Bのハイインピーダンス出力のVSS側の何れかに電流リークが存在する場合、出力端子16Aから接地端子VSSに向けて電流が流れる。つまり、プローブ104から出力端子16Aに対して電流が流れ込むため、この電流値を出力信号としてテスタ101が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば1倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。そして、テスタ101が、測定の結果、モード9テストをパスすると判定した場合、図34で説明したように、モード10テストに進む。次に、図40のモード10テストでは、テスタ101によりプローブ104を経由して出力端子16Aに所定の電圧、例えば、接地電圧VSSと同じ0Vが印加される。更に、制御回路20からのイネーブル信号ENに応じて、出力アンプ25A、25BがハイインピーダンスHi-Zとなる。このモード10テストでは、上述したように出力端子16Aの電圧が0V、出力アンプ25A、25Bがハイインピーダンス状態であるため、もしESD保護素子ESD1のダイオードD1A、ESD保護素子ESD2のダイオードD1B、出力アンプ25A、25Bのハイインピーダンス出力のVDD側の何れかに電流リークが存在する場合、電源電圧VDDから出力端子16Aに向けて電流が流れる。つまり、プローブ104に対して出力端子16Aから電流が流れ込むため、この電流値を出力信号としてテスタ101が測定し、基準値と比較判定する。この時の基準値は、出力端子がハイインピーダンス状態でのリーク規格値の例えば1倍に設定する。測定した電流値が基準値より大きい場合は、不良判定をしてテストを終了する。そして、テスタ101が、測定の結果、モード10テストをパスすると判定した場合、図34で説明したように、リークテストをパスしたと判定される。以上、本実施の形態3のように隣接出力端子間を接続するスイッチ素子SW30が無い構成の駆動回路300においても、実施の形態1、2と同様、ウェハーテストにて、上述した機能テストとリークテストを行うことで、LSIチップにある出力端子本例では960個の全てに対してプローブ104を当てる必要が無い。このため、本実施の形態3の駆動回路300の隣接する出力端子の一方例えば、奇数段の出力端子16Aだけにプローブ104を当てればよい。よって、実施の形態1、2と同じく本実施の形態3でも、従来と同様のテスト品質を保持しながら、1つのLSIチップに対して960本のプローブ数が必要なく、その半分の480本のプローブ数を使用するだけで済む。このため、高額な多数のプローブ数を有するテスタを用意する必要が無く、その分の検査コストの増加を抑制することができる。また、出力端子間隔の狭ピッチ化に有効である点等も実施の形態1、2と同様である。なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態1の駆動回路100において、共通線Kが必要ない場合は、スイッチ素子SW32A、SW32Bを省略することも可能である。