プロセッサと不揮発性メモリとを具備する半導体集積回路であって、前記不揮発性メモリは、複数の磁気ランダムアクセスメモリセルと、複数の磁気リードオンリーメモリセルとを含み、前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルは前記プロセッサによる通常書き込みによって書き換えが可能とされて、前記不揮発性メモリの前記複数の磁気リードオンリーメモリセルは前記プロセッサによる前記通常書き込みによって書き換えが不可能とされ、前記半導体集積回路は、前記不揮発性メモリと接続された感知回路を更に具備して、前記感知回路は、前記不揮発性メモリの不正アクセスによる前記複数の磁気リードオンリーメモリセルの状態遷移を感知することが可能とされ、前記不揮発性メモリの前記不正アクセスによる前記複数の磁気リードオンリーメモリセルの前記状態遷移に応答して、前記感知回路は前記不正アクセスの検出結果を前記プロセッサに通知することを特徴とする半導体集積回路。請求項1において、前記感知回路の前記不正アクセスの検出結果に従って前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの前記プロセッサによる通常アクセス動作が停止されることを特徴とする半導体集積回路。請求項2において、前記感知回路は、前記不正アクセスの検出結果に従って前記プロセッサへの割り込みを発生して、前記割り込みによって、前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの前記プロセッサによる前記通常アクセス動作が停止されることを特徴とする半導体集積回路。請求項2において、前記感知回路は、前記不正アクセスの検出結果に従って前記プロセッサへのフラグ情報を設定して、前記フラグ情報によって、前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの前記プロセッサによる前記通常アクセス動作が停止されることを特徴とする半導体集積回路。請求項2において、前記半導体集積回路は、前記不揮発性メモリと接続された入出力ポートを更に具備して、前記入出力ポートは、前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの格納情報の前記半導体集積回路の外部への読み出しが可能であり、前記感知回路の前記不正アクセスの前記検出結果に従って、前記入出力ポートによる前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの前記格納情報の前記半導体集積回路の前記外部への前記読み出しが停止されることを特徴とする半導体集積回路。請求項2において、前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの各セルは、強磁性層から構成され磁化方向が外部から制御可能であるMRAM自由層と、絶縁層からなるMRAMトンネル絶縁層と、強磁性層と反強磁性層との積層膜からなり反強磁性層と強磁性層との交換結合によって強磁性層の磁化方向が強く固定されたMRAM固定層とからなるMRAM磁気トンネル接合を含むことを特徴とする半導体集積回路。請求項6において、前記不揮発性メモリの前記複数の磁気リードオンリーメモリセルの各セルは、強磁性層と反強磁性層との積層膜からなり反強磁性層と強磁性層との交換結合によって強磁性層の磁化方向が強く固定されたMROM上層固定層と、絶縁層からなるMROMトンネル絶縁層と、強磁性層と反強磁性層との積層膜からなり反強磁性層と強磁性層との交換結合によって強磁性層の磁化方向が強く固定されたMROM下層固定層とからなるMROM磁気トンネル接合を含むことを特徴とする半導体集積回路。請求項2において、前記半導体集積回路が前記不揮発性メモリの前記不正アクセスを受ける以前では、前記不揮発性メモリの前記複数の磁気リードオンリーメモリセルにはローレベルの記憶情報が書き込まれ、前記感知回路は、前記複数の磁気リードオンリーメモリセルに接続された複数のビット線と接続された複数の入力端子を有するOR回路を含むことを特徴とする半導体集積回路。請求項2において、前記半導体集積回路が前記不揮発性メモリの前記不正アクセスを受ける以前では、前記不揮発性メモリの前記複数の磁気リードオンリーメモリセルにはハイレベルの記憶情報が書き込まれ、前記感知回路は、前記複数の磁気リードオンリーメモリセルに接続された複数のビット線と接続された複数の入力端子を有するNAND回路を含むことを特徴とする半導体集積回路。請求項2において、前記プロセッサと前記不揮発性メモリを含む前記半導体集積回路の半導体チップは、パッケージ構造の上部磁石部材と下部磁石部材の間に配置されたことを特徴とする半導体集積回路。請求項10において、前記パッケージ構造の前記上部磁石部材と前記下部磁石部材の間では、前記上部磁石部材からの下面磁界と前記下部磁石部材からの上面磁界とが打ち消されることを特徴とする半導体集積回路。請求項11において、前記不揮発性メモリの前記不正アクセスによって前記パッケージ構造の前記上部磁石部材と前記下部磁石部材のどちらか一方が破壊され取り除かれることによって、前記不揮発性メモリの前記複数の磁気リードオンリーメモリセルの前記状態遷移が発生することを特徴とする半導体集積回路。プロセッサと不揮発性メモリとを具備する半導体集積回路の動作方法であって、前記不揮発性メモリは、複数の磁気ランダムアクセスメモリセルと、複数の磁気リードオンリーメモリセルとを含み、前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルは前記プロセッサによる通常書き込みによって書き換えが可能とされて、前記不揮発性メモリの前記複数の磁気リードオンリーメモリセルは前記プロセッサによる前記通常書き込みによって書き換えが不可能とされ、前記半導体集積回路は、前記不揮発性メモリと接続された感知回路を更に具備して、前記感知回路は、前記不揮発性メモリの不正アクセスによる前記複数の磁気リードオンリーメモリセルの状態遷移を感知することが可能とされ、前記不揮発性メモリの前記不正アクセスによる前記複数の磁気リードオンリーメモリセルの前記状態遷移に応答して、前記感知回路は前記不正アクセスの検出結果を前記プロセッサに通知することを特徴とする半導体集積回路の動作方法。請求項13において、前記感知回路の前記不正アクセスの検出結果に従って前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの前記プロセッサによる通常アクセス動作が停止されることを特徴とする半導体集積回路の動作方法。請求項14において、前記感知回路は、前記不正アクセスの検出結果に従って前記プロセッサへの割り込みを発生して、前記割り込みによって、前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの前記プロセッサによる前記通常アクセス動作が停止されることを特徴とする半導体集積回路の動作方法。請求項14において、前記感知回路は、前記不正アクセスの検出結果に従って前記プロセッサへのフラグ情報を設定して、前記フラグ情報によって、前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの前記プロセッサによる前記通常アクセス動作が停止されることを特徴とする半導体集積回路の動作方法。請求項14において、前記半導体集積回路は、前記不揮発性メモリと接続された入出力ポートを更に具備して、前記入出力ポートは、前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの格納情報の前記半導体集積回路の外部への読み出しが可能であり、前記感知回路の前記不正アクセスの前記検出結果に従って、前記入出力ポートによる前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの前記格納情報の前記半導体集積回路の前記外部への前記読み出しが停止されることを特徴とする半導体集積回路の動作方法。請求項14において、前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの各セルは、強磁性層から構成され磁化方向が外部から制御可能であるMRAM自由層と、絶縁層からなるMRAMトンネル絶縁層と、強磁性層と反強磁性層との積層膜からなり反強磁性層と強磁性層との交換結合によって強磁性層の磁化方向が強く固定されたMRAM固定層とからなるMRAM磁気トンネル接合を含むことを特徴とする半導体集積回路の動作方法。請求項18において、前記不揮発性メモリの前記複数の磁気リードオンリーメモリセルの各セルは、強磁性層と反強磁性層との積層膜からなり反強磁性層と強磁性層との交換結合によって強磁性層の磁化方向が強く固定されたMROM上層固定層と、絶縁層からなるMROMトンネル絶縁層と、強磁性層と反強磁性層との積層膜からなり反強磁性層と強磁性層との交換結合によって強磁性層の磁化方向が強く固定されたMROM下層固定層とからなるMROM磁気トンネル接合を含むことを特徴とする半導体集積回路の動作方法。請求項14において、前記半導体集積回路が前記不揮発性メモリの前記不正アクセスを受ける以前では、前記不揮発性メモリの前記複数の磁気リードオンリーメモリセルにはローレベルの記憶情報が書き込まれ、前記感知回路は、前記複数の磁気リードオンリーメモリセルに接続された複数のビット線と接続された複数の入力端子を有するOR回路を含むことを特徴とする半導体集積回路の動作方法。請求項14において、前記半導体集積回路が前記不揮発性メモリの前記不正アクセスを受ける以前では、前記不揮発性メモリの前記複数の磁気リードオンリーメモリセルにはハイレベルの記憶情報が書き込まれ、前記感知回路は、前記複数の磁気リードオンリーメモリセルに接続された複数のビット線と接続された複数の入力端子を有するNAND回路を含むことを特徴とする半導体集積回路の動作方法。請求項14において、前記プロセッサと前記不揮発性メモリを含む前記半導体集積回路の半導体チップは、パッケージ構造の上部磁石部材と下部磁石部材の間に配置されたことを特徴とする半導体集積回路の動作方法。請求項22において、前記パッケージ構造の前記上部磁石部材と前記下部磁石部材の間では、前記上部磁石部材からの下面磁界と前記下部磁石部材からの上面磁界とが打ち消されることを特徴とする半導体集積回路の動作方法。請求項23において、前記不揮発性メモリの前記不正アクセスによって前記パッケージ構造の前記上部磁石部材と前記下部磁石部材のどちらか一方が破壊され取り除かれることによって、前記不揮発性メモリの前記複数の磁気リードオンリーメモリセルの前記状態遷移が発生することを特徴とする半導体集積回路の動作方法。本発明者は本発明に先立って、内蔵メモリとしてのMRAMを搭載したシステムオンチップと呼ばれる大規模半導体集積回路の開発に従事した。この開発において、本発明に先立って本発明者は上記特許文献2に記載された背景技術には、セキュリティ装置の永久磁石と軟磁性磁束クローズ層とを同時に除去することで、MRAMセルの記憶内容を破壊することなく秘密情報を不正アクセスすることが可能であると言う問題があることを明らかとした。この開発において、更に本発明に先立って本発明者は上記特許文献3に記載された背景技術には、磁気メモリ素子が配置されていないチップの裏面からチップの主表面上に配置された磁気メモリ素子からの漏洩磁束をセンスすることで秘密情報の不正アクセスが可能であると言う問題があることを明らかとした。本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。従って、本発明の目的とするところは、半導体集積回路の内蔵メモリとしてのMRAMへの不正アクセスに対する保護を改善することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。すなわち、本発明の代表的な実施の形態は、プロセッサと不揮発性メモリとを具備する半導体集積回路である。前記不揮発性メモリは、複数の磁気ランダムアクセスメモリセルと、複数の磁気リードオンリーメモリセルとを含む。前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルは前記プロセッサによる通常書き込みによって書き換えが可能とされて、前記不揮発性メモリの前記複数の磁気リードオンリーメモリセルは前記プロセッサによる前記通常書き込みによって書き換えが不可能とされている。前記半導体集積回路は、前記不揮発性メモリと接続された感知回路を更に具備する。前記感知回路は、前記不揮発性メモリの不正アクセスによる前記複数の磁気リードオンリーメモリセルの状態遷移を感知することが可能とされている。前記不揮発性メモリの前記不正アクセスによる前記複数の磁気リードオンリーメモリセルの前記状態遷移に応答して、前記感知回路は前記不正アクセスの検出結果を前記プロセッサに通知することを特徴とするものである。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、本発明によれば、半導体集積回路の内蔵メモリとしてのMRAMへの不正アクセスに対する保護を改善することができる。1.実施の形態の概要まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。1本発明の代表的な実施の形態は、プロセッサと不揮発性メモリとを具備する半導体集積回路である。前記不揮発性メモリは、複数の磁気ランダムアクセスメモリセルと、複数の磁気リードオンリーメモリセルとを含む。前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルは前記プロセッサによる通常書き込みによって書き換えが可能とされて、前記不揮発性メモリの前記複数の磁気リードオンリーメモリセルは前記プロセッサによる前記通常書き込みによって書き換えが不可能とされている。前記半導体集積回路は、前記不揮発性メモリと接続された感知回路を更に具備する。前記感知回路は、前記不揮発性メモリの不正アクセスによる前記複数の磁気リードオンリーメモリセルの状態遷移を感知することが可能とされている。前記不揮発性メモリの前記不正アクセスによる前記複数の磁気リードオンリーメモリセルの前記状態遷移に応答して、前記感知回路は前記不正アクセスの検出結果を前記プロセッサに通知することを特徴とするものである。前記実施の形態によれば、半導体集積回路の内蔵メモリとしてのMRAMへの不正アクセスに対する保護を改善することができる。好適な実施の形態では、前記感知回路の前記不正アクセスの検出結果に従って前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの前記プロセッサによる通常アクセス動作が停止されることを特徴とするものである。他の好適な実施の形態では、前記感知回路は、前記不正アクセスの検出結果に従って前記プロセッサへの割り込みを発生する。前記割り込みによって、前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの前記プロセッサによる前記通常アクセス動作が停止されることを特徴とするものである。更に他の好適な実施の形態では、前記感知回路は、前記不正アクセスの検出結果に従って前記プロセッサへのフラグ情報を設定する。前記フラグ情報によって、前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの前記プロセッサによる前記通常アクセス動作が停止されることを特徴とするものである。より好適な実施の形態によれば、前記半導体集積回路は、前記不揮発性メモリと接続された入出力ポートを更に具備する。前記入出力ポートは、前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの格納情報の前記半導体集積回路の外部への読み出しが可能である。前記感知回路の前記不正アクセスの前記検出結果に従って、前記入出力ポートによる前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの前記格納情報の前記半導体集積回路の前記外部への前記読み出しが停止されることを特徴とするものである。他のより好適な実施の形態では、前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルの各セルは、強磁性層から構成され磁化方向が外部から制御可能であるMRAM自由層と、絶縁層からなるMRAMトンネル絶縁層と、MRAM固定層とからなるMRAM磁気トンネル接合を含むことを特徴とする。前記MRAM固定層は、強磁性層と反強磁性層との積層膜からなり反強磁性層と強磁性層との交換結合によって強磁性層の磁化方向が強く固定されている。更に他のより好適な実施の形態では、前記不揮発性メモリの前記複数の磁気リードオンリーメモリセルの各セルは、MROM上層固定層と、絶縁層からなるMROMトンネル絶縁層と、MROM下層固定層とからなるMROM磁気トンネル接合を含むことを特徴とする。前記MROM上層固定層と前記MROM下層固定層とは、強磁性層と反強磁性層との積層膜からなり反強磁性層と強磁性層との交換結合によって強磁性層の磁化方向が強く固定されている。別のより好適な実施の形態では、前記半導体集積回路が前記不揮発性メモリの前記不正アクセスを受ける以前では、前記不揮発性メモリの前記複数の磁気リードオンリーメモリセルにはローレベルの記憶情報が書き込まれる。前記感知回路は、前記複数の磁気リードオンリーメモリセルに接続された複数のビット線と接続された複数の入力端子を有するOR回路を含むことを特徴とするものである。更に別のより好適な実施の形態では、前記半導体集積回路が前記不揮発性メモリの前記不正アクセスを受ける以前では、前記不揮発性メモリの前記複数の磁気リードオンリーメモリセルにはハイレベルの記憶情報が書き込まれる。前記感知回路は、前記複数の磁気リードオンリーメモリセルに接続された複数のビット線と接続された複数の入力端子を有するNAND回路を含むことを特徴とするものである。具体的な実施の形態では、前記プロセッサと前記不揮発性メモリを含む前記半導体集積回路の半導体チップは、パッケージ構造の上部磁石部材と下部磁石部材の間に配置されたことを特徴とするものである。他の具体的な実施の形態では、前記パッケージ構造の前記上部磁石部材と前記下部磁石部材の間では、前記上部磁石部材からの下面磁界と前記下部磁石部材からの上面磁界とが打ち消されることを特徴とするものである。最も具体的な実施の形態では、前記不揮発性メモリの前記不正アクセスによって前記パッケージ構造の前記上部磁石部材と前記下部磁石部材のどちらか一方が破壊され取り除かれることによって、前記不揮発性メモリの前記複数の磁気リードオンリーメモリセルの前記状態遷移が発生することを特徴とするものである。2本発明の別の観点の代表的な実施の形態は、プロセッサと不揮発性メモリとを具備する半導体集積回路の動作方法である。前記不揮発性メモリは、複数の磁気ランダムアクセスメモリセルと、複数の磁気リードオンリーメモリセルとを含む。前記不揮発性メモリの前記複数の磁気ランダムアクセスメモリセルは前記プロセッサによる通常書き込みによって書き換えが可能とされて、前記不揮発性メモリの前記複数の磁気リードオンリーメモリセルは前記プロセッサによる前記通常書き込みによって書き換えが不可能とされている。前記半導体集積回路は、前記不揮発性メモリと接続された感知回路を更に具備する。前記感知回路は、前記不揮発性メモリの不正アクセスによる前記複数の磁気リードオンリーメモリセルの状態遷移を感知することが可能とされている。前記不揮発性メモリの前記不正アクセスによる前記複数の磁気リードオンリーメモリセルの前記状態遷移に応答して、前記感知回路は前記不正アクセスの検出結果を前記プロセッサに通知することを特徴とするものである。前記実施の形態によれば、半導体集積回路の内蔵メモリとしてのMRAMへの不正アクセスに対する保護を改善することができる。2.実施の形態の詳細次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。[実施の形態1]《半導体集積回路の構成》図1は、本発明の実施の形態1による半導体集積回路10の構成を示す図である。図1に示す本発明の実施の形態1による半導体集積回路10は、プロセッサ1、不正書き込み検出回路2、磁気ランダムアクセスメモリによって構成された不揮発性メモリ3、周辺機能モジュール4、揮発性メモリ5、内部バス6を含んでいる。プロセッサ1は中央処理ユニットとデジタルシグナルプロセッサとを含み、この中央処理ユニットとデジタルシグナルプロセッサは不揮発性メモリ3に格納される動作プログラムを実行する。プロセッサ1の処理データは、不揮発性メモリ3と揮発性メモリ5に格納される。特に、プロセッサ1の処理データの秘密情報は、磁気ランダムアクセスメモリによって構成された不揮発性メモリ3に格納される。プロセッサ1は、内部バス6を介して不揮発性メモリ3、周辺機能モジュール4、揮発性メモリ5をアクセスする。《不正アクセスに対する保護》このように秘密情報が磁気データとして磁気ランダムアクセスメモリによって構成された不揮発性メモリ3に格納されている場合には、漏れ磁界の測定もしくは磁界印加により、MRAMによって構成された不揮発性メモリ3が不正アクセスのアタックを受ける危険性がある。従って、図1に示した本発明の実施の形態1による半導体集積回路10の不正書き込み検出回路2は、不揮発性メモリ3への不正アクセスを感知する機能を有している。その結果、不正書き込み検出回路2は、不揮発性メモリ3への不正アクセスを検出すると、不正アクセスの検出結果をプロセッサ1と内部バス6と外部端子との少なくともいずれか1つに通知するものである。《不揮発性メモリ3への不正アクセスの感知》図2は、図1に示す本発明の実施の形態1による半導体集積回路10において不揮発性メモリ3への不正アクセスの感知を可能とするMRAMによって構成された不揮発性メモリ3の構成を示す図である。図2に示すように、不揮発性メモリ3は複数の行と複数の列とからなるマトリックスに配置された複数のメモリセル300...3MNを含んでいる。マトリックスは、横方向の行方向に配列された書き込みワード線WWL0、WWL1、WWL2、WWL3...WWLMと読み出しワード線RWL0、RWL1、RWL2、RWL3...RWLMと、縦方向の列方向に配列されたビット線BL0、BL1、BL2、BL3...BLNとを含んでいる。第1番目に、第1行目の書き込みワード線WWL0と読み出しワード線RWL0とに接続された第1行目のメモリセル300、301、302、303...30Nは、全て磁気ランダムアクセスメモリのセルMRAMCellによって構成されている。この第1行目のメモリセル300、301、302、303...30Nは、ビット線BL0、BL1、BL2、BL3...BLNにそれぞれ接続されている。第2番目に、第2行目の読み出しワード線RWL1に接続された第2行目のメモリセル310、311、312、313...31Nのうちメモリセル312は磁気リードオンリーメモリのセルMROMCellによって構成され、その他のメモリセル310、311、313...31Nは磁気ランダムアクセスメモリのセルMRAMCellによって構成されている。その他のメモリセル310、311、313...31Nは第2行目の書き込みワード線WWL1と接続されているが、磁気リードオンリーメモリのセルMROMCellによって構成されたメモリセル312は第2行目の書き込みワード線WWL1と非接続とされている。従って、第2行目の書き込みワード線WWL1は、メモリセル312の周辺で迂回配線の形状に形成されている。この第2行目のメモリセル310、311、312、313...31Nは、ビット線BL0、BL1、BL2、BL3...BLNにそれぞれ接続されている。第3番目に、第3行目の書き込みワード線WWL2と読み出しワード線RWL2とに接続された第3行目のメモリセル320、321、322、323...32Nは、全て磁気ランダムアクセスメモリのセルMRAMCellによって構成されている。この第3行目のメモリセル320、321、322、323...32Nは、ビット線BL0、BL1、BL2、BL3...BLNにそれぞれ接続されている。第4番目に、第4行目の読み出しワード線RWL3に接続された第4行目のメモリセル330、331、332、333...33Nのうちメモリセル331は磁気リードオンリーメモリのセルMROMCellによって構成され、その他のメモリセル330、332、333...31Nは磁気ランダムアクセスメモリのセルMRAMCellによって構成されている。その他のメモリセル330、332、333...31Nは第4行目の書き込みワード線WWL3と接続されているが、磁気リードオンリーメモリのセルMROMCellによって構成されたメモリセル331は第4行目の書き込みワード線WWL3と非接続とされている。従って、第4行目の書き込みワード線WWL3は、メモリセル331の周辺で迂回配線の形状に形成されている。この第4行目のメモリセル330、331、332、333...33Nは、ビット線BL0、BL1、BL2、BL3...BLNにそれぞれ接続されている。第M番目に、第M行目の書き込みワード線WWLMと読み出しワード線RWLMとに接続された第M行目のメモリセル3M0、3M1、3M2、3M3...3MNは、全て磁気ランダムアクセスメモリのセルMRAMCellによって構成されている。この第M行目のメモリセル3M0、3M1、3M2、3M3...3MNは、ビット線BL0、BL1、BL2、BL3...BLNにそれぞれ接続されている。図2に示した不揮発性メモリ3では、磁気リードオンリーメモリのセルMROMCellによって構成された第2行目のメモリセル312と第4行目のメモリセル331とは、図1に示した本発明の実施の形態1による半導体集積回路10のプロセッサ1による通常書き込みでは、書き換え不可能とされている。従って、図2で磁気リードオンリーメモリのセルMROMCellによって構成された第2行目のメモリセル312と第4行目のメモリセル331は、半導体集積回路10の半導体製造プロセスにおいて比較的強い磁場を半導体集積回路10の半導体ウェハーに供給することにより初期書き込みされることが可能となる。その後に、MRAMによって構成された不揮発性メモリ3が不正アクセスのアタックを受ける際に、漏れ磁界の測定もしくは磁界印加により、図2で磁気リードオンリーメモリのセルMROMCellによって構成された第2行目のメモリセル312と第4行目のメモリセル331とは、初期書き込み状態から状態遷移することになる。このように、不揮発性メモリ3が不正アクセスのアタックによる磁気リードオンリーメモリのセルMROMCellによって構成されたメモリセル312、331の初期書き込み状態からの状態遷移は、ビット線BL1、BL2の読み出し出力信号の反転によって感知されることが可能である。一方、図2に示した不揮発性メモリ3で、磁気ランダムアクセスメモリのセルMRAMCellによって構成されたその他のメモリセル300、301、302、303...30N、310、311、313...31N、320、321、322、323...32N、330、332、333...33N、3M0、3M1、3M2、3M3...3MNは、図1に示した本発明の実施の形態1による半導体集積回路10のプロセッサ1による通常書き込みでは、書き換え可能とされている。《磁気ランダムアクセスメモリの磁気トンネル接合》図3は、図2に示した本発明の実施の形態1による不揮発性メモリ3の磁気ランダムアクセスメモリのセルMRAMCellの磁気トンネル接合の構造を示す図である。図3に示すように不揮発性メモリ3の磁気ランダムアクセスメモリのセルMRAMCellの磁気トンネル接合は、反強磁性層3000と強磁性層3001とからなる固定層Fixと、絶縁層3002からなるトンネル絶縁層Tunnelと、強磁性層3003からなる自由層Freeとから構成されている。特に固定層Fixでは、隣接するスピンがそれぞれ反対方向を向いて配列され全体として磁気モーメントを持たない反強磁性層3000と隣接するスピンがそれぞれ同一の方向を向いて配列され全体として大きな磁気モーメントを持つ強磁性層3001との交換結合によって、強磁性層3001の磁化方向が強く固定されるものである。半導体集積回路10の半導体製造プロセスにおいて最大強度の磁場を半導体集積回路10の半導体ウェハーに供給することにより固定層Fixの強磁性層3001の磁化方向は一定の方向に固定される一方、自由層Freeの強磁性層3003の磁化方向は外部から制御可能となっている。固定層Fixの強磁性層3001の磁化方向と自由層Freeの強磁性層3003の磁化方向とが同一方向の状態である場合には、絶縁層3002からなるトンネル絶縁層Tunnelには大きなトンネル電流が流れる。それとは反対に、固定層Fixの強磁性層3001の磁化方向と自由層Freeの強磁性層3003の磁化方向とが反対方向の状態である場合には、絶縁層3002からなるトンネル絶縁層Tunnelのトンネル電流は同一方向の状態の場合よりも減少する。《MRAMのセル構造》図4は、図2に示した本発明の実施の形態1による不揮発性メモリ3の磁気ランダムアクセスメモリのセルMRAMCellの構造を示す図である。図4は磁気ランダムアクセスメモリのセルMRAMCellの回路構成を示し、図4は磁気ランダムアクセスメモリのセルMRAMCellの半導体デバイス構造を示している。図4に示すように1個の磁気ランダムアクセスメモリのセルMRAMCellは、NチャネルMOSトランジスタTRと図3で説明した磁気トンネル接合MTJとによって構成されている。NチャネルMOSトランジスタTRのソースSとゲートGとドレインDとは、それぞれ接地電圧Vssと読み出しワード線RWLと磁気トンネル接合MTJの一端に接続されて、磁気トンネル接合MTJの他端はビット線BLに接続される。書き込みワード線WWLは、磁気トンネル接合MTJの一端に近接して、読み出しワード線RWLと平行に配置される。図4に示すように、半導体集積回路10の半導体チップに形成されたP型ウェル領域P-Wellの内部にN不純物ソース領域SとN不純物ドレイン領域Dとが形成され、N不純物ソース領域SとN不純物ドレイン領域Dとの間のチャネル領域の表面にはゲート酸化膜を介して多結晶シリコンにより形成されたゲート電極Gが形成されている。従って、P型ウェル領域P-WellとN不純物ソース領域SとN不純物ドレイン領域Dとゲート電極Gとによって、NチャネルMOSトランジスタTRが形成される。図4に示すように、N不純物ソース領域Sは下層配線によって接地電圧Vssに接続されて、ゲート電極Gは読み出しワード線RWLを形成して、N不純物ドレイン領域Dは下層配線と中間層配線によって磁気トンネル接合MTJの一端に接続される。磁気トンネル接合MTJの一端の直下には、中間層配線によって書き込みワード線WWLが磁気トンネル接合MTJの一端に近接して、読み出しワード線RWLと平行に形成される。磁気トンネル接合MTJの他端は、上層配線によって形成されたビット線BLに接続される。図5は、図4に示した本発明の実施の形態1による不揮発性メモリ3の磁気ランダムアクセスメモリのセルMRAMCellの構造を示すための鳥瞰図である。図5の鳥瞰図に示すように、最下層のゲート電極Gによって形成された読み出しワード線RWLと中間層配線によって形成された書き込みワード線WWLとは、平行に配置されている。N不純物ドレイン領域Dは下層配線と中間層配線とによって磁気トンネル接合MTJの一端に接続されている。磁気トンネル接合MTJの一端の直下には、中間層配線によって書き込みワード線WWLが磁気トンネル接合MTJの一端に近接して平行に形成されている。また磁気トンネル接合MTJの他端は、上層配線によって形成されたビット線BLに接続される。図5の鳥瞰図に示すように、中間層配線によって形成された書き込みワード線WWLに矢印の方向の書き込みワード線電流IWWLを流すことによって、矢印の方向の書き込みワード線磁場HWWLが形成され、上層配線によって形成されたビット線BLに矢印の方向のビット線電流IBLを流すことによって、矢印の方向のビット線磁場HBLが形成される。従って、ワード線磁場HWWLとビット線磁場HBLによって、磁気トンネル接合MTJの他端の自由層Freeの磁化方向が決定される。図6は、図5の鳥瞰図に示した中間層配線の書き込みワード線WWLと上層配線のビット線BLとの交点に配置されたMRAMセルの磁気トンネル接合MTJの自由層Freeへのワード線磁場HWWLとビット線磁場HBLの影響を示す鳥瞰図である。中間層配線の書き込みワード線WWLと上層配線のビット線BLとの交点にMRAMセルの磁気トンネル接合MTJを配置して、書き込みワード線WWLに矢印方向の書き込みワード線電流IWWLを流し、ビット線BLに矢印方向のビット線電流IBLを流す。一般的に強磁性体には結晶構造や形状等によって磁化しやすい方向があり、この方向は磁化容易軸と呼ばれるが、メモリの保持状態としてはこの方向を保つ。これに対して磁化しにくい方向は磁化困難軸と呼ばれる。磁化の方向を反転させるには磁化容易軸に対して磁化と反対の方向に磁場を与えて磁化の向きを変える。この時に磁化困難軸方向に磁場を与えると、磁化困難軸方向に磁場が無い場合に比べ磁化容易軸方向の磁場が小さくても磁化の向きが反転することが知られている。従って、磁化困難軸方向と磁化容易軸方向の両方に磁場がかかる交点位置のMRAMセルのみ書き込みを行って、その他の多数のMRAMセルには書き込みしきい値を超えた磁場が印加されず書き換えが起こらないようにすることができる。このようにして2次元的なマトリックスMRAMセルアレイへの書き込みを実現することが可能となる。《アストロイド曲線》図7は、図5と図6の鳥瞰図に示したワード線磁場HWWLとビット線磁場HBLの磁場の大きさと磁化反転のしきい値の関係を示すアストロイド曲線を示す図である。アストロイド曲線は4個の円弧を含み、アストロイド曲線の4個の円弧の内側の領域では、ワード線磁場HWWLとビット線磁場HBLの磁場の大きさが磁化反転のしきい値以下であるので、磁気トンネル接合MTJの他端の自由層Freeの磁化方向を反転することはできない。しかし、アストロイド曲線の4個の円弧の外側の領域では、ワード線磁場HWWLとビット線磁場HBLの磁場の大きさが磁化反転のしきい値以上となるので、磁気トンネル接合MTJの他端の自由層Freeの磁化方向を反転することが可能となる。図5と図6の鳥瞰図に示したように、ビット線BLに矢印の方向のビット線電流IBLを流すことによって、図7の第一象限の1書き込みに対応して磁気トンネル接合MTJの他端の自由層Freeの磁化方向を決定することができる。ビット線BLに矢印方向と反対方向のビット線電流IBLを流すことによって、図7の第四象限の0書き込みに対応して磁気トンネル接合MTJの他端の自由層Freeの磁化方向を決定することができる。《不揮発性メモリのMRAMセルとMROMセル》図8は、図2に示した本発明の実施の形態1による半導体集積回路10の不揮発性メモリ3に含まれた磁気ランダムアクセスメモリのセルMRAMCellと磁気リードオンリーメモリのセルMROMCellの構成を示す図である。図8に示すように、ビット線BL0には第1MRAMセル100、第2MRAMセル101、第1MROMセル102、第3MRAMセル103が接続されている。第1MRAMセル100は、強磁性層から構成され磁化方向が外部から制御可能となっている自由層1002と、絶縁層からなるトンネル絶縁層1001と、強磁性層と反強磁性層との積層膜からなり反強磁性層と強磁性層との交換結合によって強磁性層の磁化方向が強く固定された固定層1000とからなる磁気トンネル接合を含んでいる。磁気トンネル接合の自由層1002はビット線BL0に接続され、磁気トンネル接合の固定層1000はNチャネルMOSトランジスタTRのドレインに接続され、NチャネルMOSトランジスタTRのゲートは読み出しワード線RWL0に接続され、NチャネルMOSトランジスタTRのソースは接地電圧Vssに接続される。磁気トンネル接合の固定層1000には、書き込みワード線WWL0が近接して形成されている。第2MRAMセル101も、強磁性層から構成され磁化方向が外部から制御可能となっている自由層1012と、絶縁層からなるトンネル絶縁層1011と、強磁性層と反強磁性層との積層膜からなり反強磁性層と強磁性層との交換結合によって強磁性層の磁化方向が強く固定された固定層1010とからなる磁気トンネル接合を含んでいる。磁気トンネル接合の自由層1012はビット線BL0に接続され、磁気トンネル接合の固定層1010はNチャネルMOSトランジスタTRのドレインに接続され、NチャネルMOSトランジスタTRのゲートは読み出しワード線RWL1に接続され、NチャネルMOSトランジスタTRのソースは接地電圧Vssに接続される。磁気トンネル接合の固定層1010には、書き込みワード線WWL1が近接して形成されている。第3MRAMセル103も、強磁性層から構成され磁化方向が外部から制御可能となっている自由層1032と、絶縁層からなるトンネル絶縁層1031と、強磁性層と反強磁性層との積層膜からなり反強磁性層と強磁性層との交換結合によって強磁性層の磁化方向が強く固定された固定層1030とからなる磁気トンネル接合を含んでいる。磁気トンネル接合の自由層1032はビット線BL0に接続され、磁気トンネル接合の固定層1030はNチャネルMOSトランジスタTRのドレインに接続され、NチャネルMOSトランジスタTRのゲートは読み出しワード線RWLNに接続され、NチャネルMOSトランジスタTRのソースは接地電圧Vssに接続される。磁気トンネル接合の固定層1010には、書き込みワード線WWLNが近接して形成されている。第1MROMセル102は、強磁性層と反強磁性層との積層膜からなり反強磁性層と強磁性層との交換結合によって強磁性層の磁化方向が強く固定された固定層1022と、絶縁層からなるトンネル絶縁層1021と、強磁性層と反強磁性層との積層膜からなり反強磁性層と強磁性層との交換結合によって強磁性層の磁化方向が強く固定された固定層1020とからなる磁気トンネル接合を含んでいる。磁気トンネル接合の固定層1022はビット線BL0に接続され、磁気トンネル接合の固定層1020はNチャネルMOSトランジスタTRのドレインに接続され、NチャネルMOSトランジスタTRのゲートは読み出しワード線RWL2に接続されて、NチャネルMOSトランジスタTRのソースは接地電圧Vssに接続される。磁気トンネル接合の固定層1020には、書き込みワード線WWL2が近接されずに迂回されて形成されている。図8に示した第1MRAMセル100、第2MRAMセル101、第1MROMセル102、第3MRAMセル103の磁気トンネル接合は、下記のように図1に示す本発明の実施の形態1による半導体集積回路10の半導体製造プロセスを使用して形成されることが可能である。最初に第1MRAMセル100、第2MRAMセル101、第1MROMセル102、第3MRAMセル103の複数のNチャネルMOSトランジスタTRと複数の書き込みワード線WWL0、WWL1、WWL2、WWLNとが形成される。次に、第1MRAMセル100、第2MRAMセル101、第1MROMセル102、第3MRAMセル103の複数のNチャネルMOSトランジスタTRと複数の書き込みワード線WWL0、WWL1、WWL2、WWLNの上部に層間絶縁膜が形成される。その次に、複数のNチャネルMOSトランジスタTRの上部の層間絶縁膜には、複数の磁気トンネル接合を形成するためのトレンチがプラズマエッチングによって形成される。その次に、複数のNチャネルMOSトランジスタTRの上部の複数のトレンチの内部に、固定層1000、1010、1020、1030とトンネル絶縁層1001、1011、1021、1031と固定層1022とのサンドイッチ構造がプラズマデポジションによって堆積形成される。すなわち、第1MRAMセル100と第2MRAMセル101と第3MRAMセル103の各サンドイッチ構造の最上部にも、最初に固定層1022が形成される。この状態で、最大強度の磁場を半導体集積回路10の半導体ウェハーに供給することにより、複数のサンドイッチ構造の最下層の固定層1000、1010、1020、1030の磁化方向と複数のサンドイッチ構造の最上層の固定層1022の磁化方向とを固定する。その後に、第1MROMセル102のサンドイッチ構造の最上部の固定層1022の上部に耐エッチングマスクを形成した後に、第1MRAMセル100と第2MRAMセル101と第3MRAMセル103の各サンドイッチ構造の最上部の固定層1022をプラズマエッチングによって除去する。その次に、第1MRAMセル100と第2MRAMセル101と第3MRAMセル103のサンドイッチ構造の最上部に、自由層1002、1012、1032がプラズマデポジションによって堆積形成される。この状態で、上述した最大強度の磁場よりも弱い磁場を半導体集積回路10の半導体ウェハーに供給することにより、第1MRAMセル100と第2MRAMセル101と第3MRAMセル103の各磁化方向を任意の方向に統一することができる。尚、この弱い磁場が半導体集積回路10の半導体ウェハーに供給されても、第1MRAMセル100、第2MRAMセル101、第1MROMセル102、第3MRAMセル103の複数のサンドイッチ構造の最下層の固定層1000、1010、1020、1030にて固定された磁化方向が変化することはない。図9は、図2に示した本発明の実施の形態1による半導体集積回路10の不揮発性メモリ3に含まれた磁気ランダムアクセスメモリのセルMRAMCellと磁気リードオンリーメモリのセルMROMCellの他の構成を示す図である。図9に示す不揮発性メモリ3が、図8に示した不揮発性メモリ3と相違するのは下記の点である。すなわち、図9に示す不揮発性メモリ3では、図8に示した不揮発性メモリ3の第1MRAMセル100、第2MRAMセル101、第1MROMセル102、第3MRAMセル103のサンドイッチ構造の最上部に反強磁性材料1003、1013、1023、1033が追加されている。図9に示した不揮発性メモリ3では、第1MRAMセル100と第2MRAMセル101と第3MRAMセル103のサンドイッチ構造の最上部に追加された反強磁性材料1003、1013、1033が、強磁性層から構成され磁化方向は外部から制御可能となっている自由層1002、1012、1022と小さな交換結合の強度を有している。それに対して、図9に示す不揮発性メモリ3では、第1MROMセル102のサンドイッチ構造の最上部に追加された反強磁性材料1023は、強磁性層から構成され磁化方向が強く固定される固定層1022と大きな強度の交換結合を有している。例えば、小さな交換結合の強度の反強磁性材料1003、1013、1033はMgO等であり、大きな交換結合の強度の反強磁性材料1023はFeMn等である。図9に示した第1MRAMセル100、第2MRAMセル101、第1MROMセル102、第3MRAMセル103の磁気トンネル接合は、下記のように図1に示す本発明の実施の形態1による半導体集積回路10の半導体製造プロセスを使用して形成されることが可能である。すなわち、図9に示す不揮発性メモリ3の第1MRAMセル100、第2MRAMセル101、第1MROMセル102、第3MRAMセル103のサンドイッチ構造までは、図8にて説明した半導体集積回路10の半導体製造プロセスを使用して形成されることが可能である。その後、第1MRAMセル100のサンドイッチ構造の最上部に反強磁性材料1003を形成して、第2MRAMセル101のサンドイッチ構造の最上部に反強磁性材料1013を形成して、第3MRAMセル103のサンドイッチ構造のサンドイッチ構造の最上部に反強磁性材料1033を形成する。この際に、反強磁性材料1003、1013、1033は、例えば小さな交換結合の強度を有するMgO等のプラズマデポジションによって同時に堆積形成されることが可能である。最後に、第1MROMセル102のサンドイッチ構造の最上部に反強磁性材料1023を、例えば大きな交換結合の強度を有するFeMn等のプラズマデポジションによって堆積形成する。《不正書き込み検出回路と不揮発性メモリ》図10は、図1に示した本発明の実施の形態1による半導体集積回路10の不正書き込み検出回路2と不揮発性メモリ3の構成を示す図である。図10に示すように、不揮発性メモリ3は図2で説明したように、マトリックスの横方向の行方向に配列された読み出しワード線RWL0、RWL1、RWL2、RWL3...RWL15と縦方向の列方向に配列されたビット線BL0、BL1、BL2、BL3...BL23の交点に白い四角の複数のMRAMセルMRAMCellと黒い四角のMROMセルMROMCellを含んでいる。不正書き込み検出回路2の複数の入力端子に不揮発性メモリ3の不正アクセス検出情報を供給するために、不揮発性メモリ3の複数の黒い四角のMROMセルMROMCellに接続された読み出しワード線RWL1、RWL2、RWL3、RWL3、RWL6、RWL7、RWL9、RWL12、RWL14、RWL15が逐次に読み出しワード線駆動回路によって選択電圧レベルに駆動される。その結果、不揮発性メモリ3の複数の黒い四角のMROMセルMROMCellに接続されたビット線BL01、BL04、BL07、BL09...BL23には、不揮発性メモリ3の複数の黒い四角のMROMセルMROMCellからの読み出し信号が読み出される。一方、不正書き込み検出回路2の複数の入力端子は、不揮発性メモリ3の複数の黒い四角のMROMセルMROMCellが接続されたビット線BL01、BL04、BL07、BL09...BL23に接続されている。図10に示した例では、不正書き込み検出回路2はOR回路ORによって構成され、このOR回路ORの多入力端子はビット線BL01、BL04、BL07、BL09...BL23に接続されている。秘密情報の不正アクセスを受ける以前では、図10の不揮発性メモリ3の全ての黒い四角のMROMセルMROMCellの磁気トンネル接合MTJの上部固定層の磁化方向は、図7の第四象限の0書き込みに対応している。従って、秘密情報の不正アクセスを受ける以前では、図10の不揮発性メモリ3に含まれた全ての黒い四角のMROMセルMROMCellの全ての記憶情報は、ローレベル0となっている。その結果、不揮発性メモリ3の読み出しワード線RWL1、RWL2、RWL3、RWL6、RWL7、RWL9、RWL12、RWL14、RWL15を逐次に読み出しワード線駆動回路によって選択電圧レベルに駆動することで、ビット線BL0、BL1、BL2、BL3...BL23に不揮発性メモリ3の全ての黒い四角のMROMセルMROMCellから全ての読み出し信号を読み出しても、不正書き込み検出回路2を構成するOR回路ORの出力信号はローレベル0となる。秘密情報の不正アクセスを受けた以後では、図10の不揮発性メモリ3の複数の黒い四角のMROMセルMROMCellの少なくとも1個のセルの磁気トンネル接合MTJの自由層の磁化方向は、図7の第一象限の1書き込みに対応している。従って、秘密情報の不正アクセスを受けた以後では、図10の不揮発性メモリ3に含まれた複数の黒い四角のMROMセルMROMCellの少なくとも1個のセルの記憶情報は、ハイレベル1となっている。その結果、不揮発性メモリ3の読み出しワード線RWL1、RWL2、RWL3、RWL6、RWL7、RWL9、RWL12、RWL14、RWL15を逐次に読み出しワード線駆動回路によって選択電圧レベルに駆動することで、ビット線BL0、BL1、BL2、BL3...BL23に不揮発性メモリ3の複数の黒い四角のMROMセルMROMCellの少なくとも1個のセルのハイレベル1の読み出し信号が読み出されて、不正書き込み検出回路2を構成するOR回路ORの出力信号はハイレベル1となる。図11は、図1に示した本発明の実施の形態1による半導体集積回路10の不正書き込み検出回路2と不揮発性メモリ3の他の構成を示す図である。図11に示す本発明の実施の形態1による不正書き込み検出回路2と不揮発性メモリ3が図10に示した本発明の実施の形態1による不正書き込み検出回路2と不揮発性メモリ3と相違するのは、下記の点である。すなわち、図11に示す本発明の実施の形態1による不正書き込み検出回路2は、NAND回路NANDによって構成され、このNAND回路NANDの多入力端子はビット線BL01、BL04、BL07、BL09...BL23に接続されている。更に秘密情報の不正アクセスを受ける以前では、図11の不揮発性メモリ3の全ての黒い四角のMROMセルMROMCellの磁気トンネル接合MTJの上部固定層の磁化方向は、図7に示した第一象限の1書き込みに対応している。従って、秘密情報の不正アクセスを受ける以前では、図11の不揮発性メモリ3の全ての黒い四角のMROMセルMROMCellの全ての記憶情報は、ハイレベル1となっている。その結果、不揮発性メモリ3の読み出しワード線RWL1、RWL2、RWL3、RWL3、RWL6、RWL7、RWL9、RWL12、RWL14、RWL15を逐次に読み出しワード線駆動回路によって選択電圧レベルに駆動することで、ビット線BL0、BL1、BL2、BL3...BL23に不揮発性メモリ3の全ての黒い四角のMROMセルMROMCellから全ての読み出し信号を読み出しても、不正書き込み検出回路2を構成するNAND回路NANDの出力信号はローレベル0となる。しかしながら、秘密情報の不正アクセスを受けた以後では、図11の不揮発性メモリ3の複数の黒い四角のMROMセルMROMCellの少なくとも1個のセルの磁気トンネル接合MTJの自由層の磁化方向は、図7の第四象限の0書き込みに対応している。従って、秘密情報の不正アクセスを受けた以後では、図11の不揮発性メモリ3に含まれた複数の黒い四角のMROMセルMROMCellの少なくとも1個のセルの記憶情報は、ローレベル0となっている。その結果、不揮発性メモリ3の読み出しワード線RWL1、RWL2、RWL3、RWL3、RWL6、RWL7、RWL9、RWL12、RWL14、RWL15を逐次に読み出しワード線駆動回路によって選択電圧レベルに駆動することで、ビット線BL0、BL1、BL2、BL3...BL23に不揮発性メモリ3の複数の黒い四角のMROMセルMROMCellの少なくとも1個のセルのローレベル0の読み出し信号が読み出され、不正書き込み検出回路2を構成するNAND回路NANDの出力信号はハイレベル1となる。《不正アクセス検出結果に基づく保護動作》図12は、図10または図11で説明した不正書き込み検出回路2による不正アクセス検出結果に基づく図1に示した本発明の実施の形態1による半導体集積回路10の保護動作を説明する図である。図12の例では、不正アクセス検出結果に基づいて不正書き込み検出回路2はプロセッサ1に対して割り込みを発生させて、プロセッサ1に含まれた中央処理ユニットの動作を強制停止されるものである。従って、割り込みによって、プロセッサ1の中央処理ユニットによる不揮発性メモリ3に含まれる複数のMRAMセルMRAMCellの秘密情報の通常アクセスが強制停止されるものとなる。従って、図1に示した本発明の実施の形態1による半導体集積回路10を搭載したICカードや携帯端末等が盗難等によって不正使用者に不正使用され、不揮発性メモリ3が不正アクセスのアタックを受けた際に、不正アクセスに対する保護を改善することが可能となる。図13は、図10または図11で説明した不正書き込み検出回路2による不正アクセス検出結果に基づく図1に示した本発明の実施の形態1による半導体集積回路10の他の保護動作を説明する図である。図13の例では、不正アクセス検出結果に基づいて不正書き込み検出回路2は、フラグレジスタ7に格納された不正アクセスフラグ情報をローレベル0からハイレベル1に更新する。従って、フラグレジスタ7のハイレベル1の不正アクセスフラグ情報に応答して、プロセッサ1の中央処理ユニットによる不揮発性メモリ3に含まれる複数のMRAMセルMRAMCellの秘密情報の通常アクセスが強制停止されるものとなる。図14は、図10または図11で説明した不正書き込み検出回路2による不正アクセス検出結果に基づく図1に示した本発明の実施の形態1による半導体集積回路10の更に他の保護動作を説明する図である。図14の例では、不正アクセス検出結果に基づいて、不正書き込み検出回路2は入出力ポート8に対して半導体集積回路10の入出力外部端子を介したデータ入出力動作停止信号を供給することによって、入出力ポート8のデータ入出力動作が強制停止される。不正アクセスが検出されない通常動作においては、不揮発性メモリ3の複数のMRAMセルMRAMCellの秘密情報は、内部バス6を経由して入出力ポート8から半導体集積回路10の外部に読み出されることが可能とされる。従って、不正アクセス検出結果に応答して、不揮発性メモリ3の複数のMRAMセルMRAMCellの秘密情報の入出力ポート8を経由する半導体集積回路10の外部への読み出しが強制停止されるものとなる。尚、上述した図12乃至図14の各例では、不正書き込み検出回路2による不正アクセス検出結果に応答して、半導体集積回路10の外部端子に接続された発光ダイオードを点滅させる等の種々の方法によって半導体集積回路10の外部に不正アクセスの結果を通知することも可能である。[実施の形態2]《半導体集積回路の磁気シールド》図15は、図1乃至図14を参照して説明した本発明の実施の形態1による半導体集積回路10の半導体チップを磁気シールドするための本発明の実施の形態2によるパッケージの構造を示す図である。図15に示すように、複数の磁気ランダムアクセスメモリのセルMRAMCellと複数の磁気リードオンリーメモリのセルMROMCellを含む不揮発性メモリ3を内蔵する図1に示した本発明の実施の形態1による半導体集積回路10の半導体チップは、上部磁石部材20と下部磁石部材30との間に配置されている。図15の鳥瞰図に示すように、上部磁石部材20の上面のN極NからS極Sには上面磁界H20Uが形成され、上部磁石部材20の下面のN極NからS極Sには下面磁界H20Dが形成され、下部磁石部材30の上面のN極NからS極Sには上面磁界H30Uが形成され、下部磁石部材30の下面のN極NからS極Sには下面磁界H30Dが形成される。図15の断面図に示したように、不揮発性メモリ3を内蔵する半導体集積回路10の半導体チップは上部磁石部材20と下部磁石部材30との間に配置されているので、上部磁石部材20と下部磁石部材30との間では上部磁石部材20の下面磁界H20Dと下部磁石部材30の上面磁界H30Uとが打ち消される。従って、この磁気的な平衡状態では、上部磁石部材20と下部磁石部材30の間に配置された半導体集積回路10の半導体チップに形成された不揮発性メモリ3の複数の磁気ランダムアクセスメモリのセルMRAMCellと複数の磁気リードオンリーメモリのセルMROMCellに対する磁気的な影響は無視されることができる。しかし、不揮発性メモリ3を内蔵する半導体集積回路10の半導体チップへの不正アクセスのアタックによって、上部磁石部材20と下部磁石部材30のどちらか一方が破壊され取り除かれると、磁界の平衡状態が崩れる。その結果、残存した磁石部材から残留磁束の影響により、不揮発性メモリ3の複数の磁気リードオンリーメモリのセルMROMCellの磁気トンネル接合MTJの上部固定層の磁化方向は、反転する。図10と図11とを参照して説明したように、不揮発性メモリ3の複数の磁気リードオンリーメモリのセルMROMCellの磁気トンネル接合MTJの上部固定層の磁化方向の反転は、不正書き込み検出回路2によって検出されることができる。図16は、図1乃至図14を参照して説明した本発明の実施の形態1による半導体集積回路10の半導体チップを磁気シールドするための本発明の実施の形態2によるQFPパッケージの構造を示す図である。QFPはQuadFlatPackageの略であり、矩形形状パッケージPKGの各辺から金属製のリード接続端子LDが導出されている。図16に示すQFPパッケージの半導体集積回路10の半導体チップは、図1乃至図14を参照して説明した本発明の実施の形態1による半導体集積回路10の半導体チップと同様に複数の磁気ランダムアクセスメモリのセルMRAMCellと複数の磁気リードオンリーメモリのセルMROMCellを含む不揮発性メモリ3を内蔵するものである。図16に示したように、半導体集積回路10の半導体チップの下面は絶縁性接着剤によって下部磁石部材30と固定される一方、半導体集積回路10の半導体チップの上面は絶縁性接着剤によって上部磁石部材20と固定されている。また、半導体集積回路10の半導体チップの上面に形成された複数のパッド電極は、複数のボンディングワイヤーBWを介して複数のリード接続端子LDと電気的に接続されている。図16に示したように、不揮発性メモリ3を内蔵する半導体集積回路10の半導体チップは上部磁石部材20と下部磁石部材30との間に配置されているので、上部磁石部材20と下部磁石部材30との間では上部磁石部材20の下面磁界と下部磁石部材30の下面磁界とが打ち消される。しかし、図16に示したQFPパッケージに封止され不揮発性メモリ3を内蔵する半導体集積回路10の半導体チップへの不正アクセスのアタックによって、上部磁石部材20と下部磁石部材30のどちらか一方が破壊され取り除かれると、磁界の平衡状態が崩れる。その結果、残存した磁石部材から残留磁束の影響によって、不揮発性メモリ3の複数の磁気リードオンリーメモリのセルMROMCellの磁気トンネル接合MTJの上部固定層の磁化方向は、反転する。図10と図11とを参照して説明したように、不揮発性メモリ3の複数の磁気リードオンリーメモリのセルMROMCellの磁気トンネル接合MTJの上部固定層の磁化方向の反転は、不正書き込み検出回路2によって検出されることができる。図17は、図1乃至図14を参照して説明した本発明の実施の形態1による半導体集積回路10の半導体チップを磁気シールドするための本発明の実施の形態2によるQFPパッケージのその他の構造を示す図である。図17に示すパッケージPKGが、図16に示したパッケージPKGと相違するのは下記の点である。すなわち、図17に示すパッケージPKGでは、上部磁石部材20からの上面磁界の強度を減少するために上部磁石部材20の上部には柔磁性層40が形成されて、下部磁石部材30からの下面磁界の強度を減少するために下部磁石部材30の下部には柔磁性層50が形成されている。従って、図17に示すパッケージPKGを有する半導体集積回路10が種々の電子装置に搭載される際に、上面磁界と下面磁界からの種々の電子装置への影響を軽減することが可能となる。それ以外は、図16に示したパッケージPKGと全く同一の機能が図17に示すパッケージPKGによって実現されることが可能なものである。図18は、図1乃至図14を参照して説明した本発明の実施の形態1による半導体集積回路10の半導体チップを磁気シールドするための本発明の実施の形態2によるBGAパッケージの構造を示す図である。BGAはBallgridarrayの略であって、パッケージPKGの基板60の底面は格子状に配置された複数の接続ボールballを含んでいる。尚、複数の接続ボールballは、半田の表面張力によって半球状に形成されている。半導体集積回路10の半導体チップの上面に形成された複数のパッド電極は、複数のボンディングワイヤーBWと基板60の内部配線を介してパッケージPKGの基板60の底面の複数の接続ボールballと電気的に接続されている。図18に示したように、半導体集積回路10の半導体チップの下面は絶縁性接着剤によって下部磁石部材30と固定される一方、半導体集積回路10の半導体チップの上面は絶縁性接着剤によって上部磁石部材20と固定されている。図18に示したように、不揮発性メモリ3を内蔵する半導体集積回路10の半導体チップは上部磁石部材20と下部磁石部材30との間に配置されているので、上部磁石部材20と下部磁石部材30との間では上部磁石部材20の下面磁界と下部磁石部材30の下面磁界とが打ち消される。しかし、図18に示したQFPパッケージに封止され不揮発性メモリ3を内蔵する半導体集積回路10の半導体チップへの不正アクセスのアタックによって、上部磁石部材20と下部磁石部材30のどちらか一方が破壊され取り除かれると、磁界の平衡状態が崩れる。その結果、残存した磁石部材から残留磁束の影響によって、不揮発性メモリ3の複数の磁気リードオンリーメモリのセルMROMCellの磁気トンネル接合MTJの上部固定層の磁化方向は、反転する。図10と図11とを参照して説明したように、不揮発性メモリ3の複数の磁気リードオンリーメモリのセルMROMCellの磁気トンネル接合MTJの上部固定層の磁化方向の反転は、不正書き込み検出回路2によって検出されることができる。図19は、図1乃至図14を参照して説明した本発明の実施の形態1による半導体集積回路10の半導体チップを磁気シールドするための本発明の実施の形態2によるBGAパッケージのその他の構造を示す図である。図19に示すパッケージPKGが、図18に示したパッケージPKGと相違するのは下記の点である。すなわち、図19に示すパッケージPKGでは、上部磁石部材20からの上面磁界の強度を減少するために上部磁石部材20の上部には柔磁性層40が形成されて、下部磁石部材30からの下面磁界の強度を減少するために下部磁石部材30の下部には柔磁性層50が形成されている。従って、図19に示すパッケージPKGを有する半導体集積回路10が種々の電子装置に搭載される際に、上面磁界と下面磁界からの種々の電子装置への影響を軽減することが可能となる。それ以外は、図18に示したパッケージPKGと全く同一の機能が図17に示すパッケージPKGによって実現されることが可能なものである。以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、図2と図10と図11で説明した不揮発性メモリ3では、磁気リードオンリーメモリのセルMROMCellは不揮発性メモリ3の内部の特定の物理アドレスに配置されていた。従って、図1に示す本発明の実施の形態1による半導体集積回路10のプロセッサ1による通常書き込み動作や通常読み出し動作では、不揮発性メモリ3の内部の特定の物理アドレスに配置された磁気リードオンリーメモリのセルMROMCellをアクセスすることはない。従って、通常書き込み動作や通常読み出し動作では、プロセッサ1は、不揮発性メモリ3の内部のその他の物理アドレスに配置された磁気ランダムアクセスメモリのセルMRAMCellのみをアクセスするものである。この通常書き込み動作や通常読み出し動作のアクセスの際に特定の物理アドレスに配置された磁気リードオンリーメモリのセルをスキップするように、プロセッサ1によるアクセスの論理アドレスと不揮発性メモリ3のMRAMセルのアクセスの物理アドレスとの対応を示す通常アクセスのためのアドレス変換テーブルが構築される。この通常アクセスのためのアドレス変換テーブルを、図1に示す本発明の実施の形態1による半導体集積回路10の不揮発性メモリ3の内部に格納することが可能である。更に、不揮発性メモリ3の内部に格納された秘密キーと対応する実行情報がプロセッサ1に供給された際にのみプロセッサ1による不揮発性メモリ3の通常書き込み動作や通常読み出し動作のアクセス実行が許可されることによって、不揮発性メモリ3に格納される秘密情報のセキュリィティの向上が可能となる。また更に、本発明による不揮発性メモリ3を内蔵する半導体集積回路10は、ICカードや携帯端末等に搭載されるだけではなく、それ以外に不揮発性メモリ3に格納される秘密情報の高いセキュリィティが必要とされる種々の電子機器に搭載されることが可能である。