"双方向に導通可能なスイッチング素子のゲートに正電圧を印加してオンさせ、前記ゲートに負電圧を印加してオフさせる駆動部と、前記スイッチング素子に逆方向電流が流れる前に前記ゲートへの負電圧の印加を解除する負電圧解除部と、を備えることを特徴とするゲート駆動回路。前記負電圧解除部は、前記スイッチング素子のドレイン及びソース間の電圧の時間的な変化であるdV/dtを検出するdV/dt検出部を備え、前記dV/dt検出部で検出されたdV/dtが負になった時に前記ゲートへの負電圧の印加を解除することを特徴とする請求項1記載のゲート駆動回路。前記負電圧解除部は、前記スイッチング素子のドレイン電圧を検出する電圧検出部を備え、前記電圧検出部で検出された前記スイッチング素子のドレイン電圧が負になった時に前記ゲートへの負電圧の印加を解除することを特徴とする請求項1記載のゲート駆動回路。前記スイッチング素子は、ワイドバンドギャップ半導体からなることを特徴とする請求項1乃至請求項3のいずれか1項記載のゲート駆動回路。双方向に導通可能なスイッチング素子は、図11に示すような特性を有する。つまり、逆方向の耐圧は、ゲートソース電圧Vgsに依存する。還流ダイオードを設けない場合は、ゲートソース電圧Vgsに依存したドレインソース電圧Vdsで逆方向に逆電流が流れる。したがって、還流ダイオードを設けない場合は、ドレインソース電圧Vds×ドレインソース電流Idsという大きな損失が発生する。また、還流ダイオードにはリカバリ特性があり逆耐電圧印加時におけるリカバリ電流による損失及びノイズ発生により、高効率化および低ノイズ化、小型化の阻害要因となっている。本発明の課題は、双方向に導通可能なスイッチング素子に逆電流が流れた場合であってもスイッチング素子の損失を低減させることができるゲート駆動回路を提供することにある。上記の課題を解決するために、本発明に係るゲート駆動回路は、双方向に導通可能なスイッチング素子のゲートに正電圧を印加してオンさせ、前記ゲートに負電圧を印加してオフさせる駆動部と、前記スイッチング素子に逆方向電流が流れる前に前記ゲートへの負電圧の印加を解除する負電圧解除部とを備えることを特徴とする。本発明によれば、負電圧解除部は、スイッチング素子に逆方向の電流が流れる前にゲートへの負電圧の印加を解除するので、還流ダイオードを使用しなくても高効率化を図ることができる。また、還流ダイオードを設ける必要がないので、低ノイズ化および小型化を図ることができる。以下、本発明のゲート駆動回路のいくつかの実施の形態を図面を参照しながら詳細に説明する。実施例1のゲート駆動回路は、双方向に導通可能なスイッチング素子のゲートに正電圧を印加してオンさせ、ゲートに負電圧を印加してオフさせ、スイッチング素子に逆方向電流が流れる前にゲートへの負電圧の印加を解除することを特徴とする。図1は、本発明の実施例1に係るゲート駆動回路の構成を回路図である。ゲート駆動回路は、スイッチング素子Q1、制御部1、駆動部2、dV/dt検出部3を備えている。直流電源Vinの両端には負荷Roとスイッチング素子Q1との直列回路が接続される。スイッチング素子Q1は、双方向に導通可能なゲート駆動型半導体素子から構成されている。スイッチング素子Q1は、窒化ガリウム電界効果トランジスタGaNFETによって構成されている。制御部1はパルス発生回路P1を備え、パルス発生回路P1は、スイッチング素子Q1のオンオフを制御するためのパルス信号を生成し、生成されたパルス信号を駆動部2に送る。dV/dt検出部3は、本発明の負電圧解除部に対応し、スイッチング素子Q1のドレインソース電圧Vdsの時間的な変化であるdV/dtを検出し、dV/dt検出出力に基づき、スイッチング素子Q1に逆方向電流が流れる前にスイッチング素子Q1のゲートへの負電圧の印加を解除するもので、解除信号を駆動部2に出力する。dV/dt検出部3は、具体的には、検出されたdV/dtが負になった時にスイッチング素子Q1のゲートへの負電圧の印加を解除する。dV/dt検出部3は、コンデンサC2、ダイオードD1、PNP型のトランジスタQ2とを有している。コンデンサC2の一端はスイッチング素子Q1のドレインに接続され、コンデンサC2の他端はダイオードD1のアノードとトランジスタQ2のベースとに接続される。ダイオードD1のカソードとトランジスタQ2のエミッタとスイッチング素子Q1のソースとは直流電源Vinの負極に接続される。トランジスタQ2のコレクタは、駆動部2のNPN型のトランジスタQ3のベースに接続される。駆動部2は、パルス発生回路P1からのパルス信号に基づき、スイッチング素子Q1のゲートに正電圧を印加してオンさせ、スイッチング素子Q1のゲートに負電圧を印加してオフさせる。また、駆動部2は、dV/dt検出部3からの解除信号によりスイッチング素子Q1に逆方向電流が流れる前にスイッチング素子Q1のゲートへの負電圧の印加を解除する。駆動部2は、抵抗R1、コンデンサC1、抵抗R2、及びトランジスタQ3を備えている。抵抗R1と抵抗R2との直列回路は、制御部1とスイッチング素子Q1のゲートGとの間に設けられている。抵抗R1に並列にコンデンサC1が接続されている。トランジスタQ3のエミッタは、抵抗R1と抵抗R2との接続点に接続され、トランジスタQ3のコレクタは直流電源Vinの負極に接続され、トランジスタQ3のベースはトランジスタQ2のコレクタに接続されている。このように構成される実施例1に係るゲート駆動回路の動作を図2に示すタイミングチャートを参照しながら説明する。図2において、P1はパルス発生回路P1のパルス信号、Vdsはスイッチング素子Q1のドレインソース電圧、Vgsはスイッチング素子Q1のゲートソース電圧を示す。なお、スイッチング素子Q1のゲートのしきい値が低いため、スイッチング素子Q1のオフ期間にゲートに負電圧が印加される。まず、時刻t1前では、正電圧のパルス信号P1がスイッチング素子Q1のゲートに印加されるので、スイッチング素子Q1はオンする。時刻t1において、パルス信号P1がゼロ電圧となると、コンデンサC1の一端、即ちパルス発生回路P1側が正電圧となり、コンデンサC1の他端、即ちスイッチング素子Q1のゲート側が負電圧となるので、スイッチング素子Q1のゲート-ソース間電圧Vgsは、負電圧となる。従って、時刻t1~t3までの期間、スイッチング素子Q1はオフする。また、時刻t1~t2において、スイッチング素子Q1のドレインソース電圧Vdsは、上昇し、時刻t2~t3において、一定電圧を維持する。時刻t3において、電圧Vdsが低下すると、Q2のエミッタ→Q2のベース→C2→Q1のドレイン→Q1のソースの経路で電流が流れて、コンデンサC2の電圧が減少する。即ち、スイッチング素子Q1の電圧VdsのdV/dtの検出を、コンデンサC2の電圧の時間的な変化で検出する。そして、トランジスタQ2がオンすると、Q2のエミッタ→Q2のコレクタ→Q3のベース→Q3のエミッタ→C1→P1→Q3のコレクタの経路で電流が流れて、コンデンサC1が放電し、時刻t3~t5において、ゼロとなる。即ち、スイッチング素子Q1の電圧VdsのdV/dtが負になった時刻t3に、コンデンサC1の負電圧を解除する。従って、スイッチング素子Q1のゲートへの負電圧を解除することになる。また、図11の第3象限の特性図に示すされるゲート電極0Vのドレイン-ソース間電圧となる。図示しないが、時刻t4~t5にかけてソース~ドレイン方向に回生電流が流れても、ドレイン~ソース間電圧は、小さな電圧となり、スイッチング素子Q1の損失を低減する。このように、実施例1のゲート駆動回路によれば、図11に示すような双方向に導通可能なスイッチング素子Q1の特性を生かして、スイッチング素子Q1に逆方向の電流が流れる前にスイッチング素子Q1のゲートGへの負電圧の印加を解除するので、スイッチング素子Q1に逆電流が流れた場合でもスイッチング素子Q1の損失を低減させることができる。従って、スイツチング素子Q1に並列に還流ダイオードを設けなくても高効率化を図ることができる。また、還流ダイオードを設ける必要がないので、低ノイズ化および小型化を図ることができる。図3は、本発明の実施例2に係るゲート駆動回路が適用されるDC/DCコンバータの構成を示す回路図である。図3において、直流電源Vinの両端には、スイッチング素子Q1とスイッチング素子Q4との直列回路が接続される。スイッチング素子Q1,Q4は、双方向に導通可能なゲート駆動型半導体素子から構成され、GaNFETによって構成されている。第1ゲート駆動回路は、スイッチング素子Q1、パルス発生回路P1、抵抗R1、コンデンサC1、ダイオードD1、コンデンサC2、トランジスタQ2を有し、実施例1のゲート駆動回路のトランジスタQ3と抵抗R2とが削除された回路である。第2ゲート駆動回路は、スイッチング素子Q4、パルス発生回路P2、抵抗R3、コンデンサC3、ダイオードD2、コンデンサC4、トランジスタQ5を有し、実施例1のゲート駆動回路のトランジスタQ3と抵抗R2とが削除された回路である。実施例2の第1ゲート駆動回路及び第2ゲート駆動回路は、実施例1のゲート駆動回路と略同一構成であり、実施例1のゲート駆動回路の動作と同様な動作が行われるので、同様な効果が得られる。スイッチング素子Q4のドレインとソースとの間には、リアクトルLrとトランスT1の一次巻線Npと電流共振コンデンサCriとの直列回路が接続される。トランスT1の第1の二次巻線Ns1の一端にはダイオードD3のアノードが接続され、第1の二次巻線Ns1の他端は第2の二次巻線Ns2の一端に接続される。第2の二次巻線Ns2の他端はダイオードD4のアノードに接続され、ダイオードD3,D4のカソードは、コンデンサCoの一端と負荷Roの一端とに接続される。コンデンサCoの他端と負荷Roの他端とは、第1の二次巻線Ns1と第2の二次巻線Ns1との接続点に接続される。なお、パルス発生回路P1,P2のパルス信号の周波数は、コンデンサCoの両端電圧値に応じて制御される。図3に示すDC/DCコンバータによれば、スイッチング素子Q1がオンし、スイッチング素子Q2がオフした場合には、Vinの正極→Q1→Lr→Np→Cri→Vinの負極の経路で電流が流れる。トランスT1の二次側では、Ns1→D3→Co→Ns1の経路で電流が流れる。次に、スイッチング素子Q1がオフし、スイッチング素子Q2がオフの場合には、Cri→Q4→Lr→Np→Criの経路で電流が流れる。さらに、スイッチング素子Q1がオフ状態で、スイッチング素子Q2がオンした場合には、Cri→Np→Lr→Q4→Criの経路で電流が流れる。トランスT1の二次側では、Ns2→D4→Co→Ns2の経路で電流が流れる。図4に、本発明の実施例2に係るゲート駆動回路の主要部の動作のタイミングチャートを示す。図4において、Q1iはスイッチング素子Q1のドレイン電流、Q1Vdsはスイッチング素子Q1のドレインソース電圧、P1はパルス発生回路P1のパルス信号、Q1Vgsはスイッチング素子Q1のゲートソース電圧、C2iはコンデンサC2に流れる電流、P2はパルス発生回路P2のパルス信号、Q4Vgsはスイッチング素子Q4のゲートソース電圧、C4iはコンデンサC4に流れる電流を示す。このように実施例2に係るゲート駆動回路が適用されるDC/DCコンバータにあっても実施例1に係るゲート駆動回路の効果と同様な効果が得られる。図5は、本発明の実施例3に係るゲート駆動回路の構成を示す回路図である。実施例3に係るゲート駆動回路は、実施例1に係るゲート駆動回路のdV/dt検出部3に代えて、電圧検出部4を設けたことを特徴とする。図5のその他の構成は、図1に示す構成と同一構成であるので、ここでは、電圧検出部4のみを説明する。電圧検出部4は、本発明の負電圧解除部に対応し、スイッチング素子Q1のドレイン電圧を検出し、検出されたスイッチング素子Q1のドレイン電圧が負になった時にスイッチング素子Q1のゲートへの負電圧の印加を解除するための解除信号を駆動部2に出力する。駆動部2は、電圧検出部4からの解除信号によりスイッチング素子Q1のゲートへの負電圧の印加を解除する。電圧検出部4は、ダイオードD1、トランジスタQ2とから構成されている。ダイオードD1のカソードはスイッチング素子Q1のドレインに接続され、ダイオードD1のアノードは、トランジスタQ2のベースに接続される。トランジスタQ2とトランジスタQ3との接続関係は、図1に示すそれらと同じである。図6は、本発明の実施例3に係るゲート駆動回路の主要部の動作を示すタイミングチャートである。図6において、時刻t11~t13までの動作は、図2に示す時刻t1~t3までの動作と同じであるので、これらの期間の動作は省略する。期間t14において、スイッチング素子Q1のドレインソース電圧Vdsが負の値になると、Q2のエミッタ→Q2のベース→D1→Q1のドレイン→Q1のソースの経路で電流が流れる。即ち、スイッチング素子Q1の電圧Vdsの負電圧検出を、ダイオードD1の順方向電圧で検出する。そして、トランジスタQ2がオンすると、Q2のエミッタ→Q2のコレクタ→Q3のベース→Q3のエミッタ→C1→P1→Q3のコレクタの経路で電流が流れて、コンデンサC1が放電し、時刻t13~t16において、ゼロとなる。また、ダイオードD1とトランジスタQ2がオンするので、スイッチング素子Q1のゲートソース間が短絡されて、時刻t14~t15の期間はスイッチング素子Q1の電圧Vdsは、図11に示すVgs=0の特性となる。このように、スイッチング素子Q1の電圧Vdsが負になった時に、コンデンサC1の負電圧を解除する。従って、スイッチング素子Q1のゲートへの負電圧を解除することになる。従って、実施例3に係るゲート駆動回路にあっても実施例1に係るゲート駆動回路と同様な効果が得られる。図7は、本発明の実施例4に係るゲート駆動回路が適用されるDC/DCコンバータの構成を示す回路図である。図7において、第1ゲート駆動回路は、スイッチング素子Q1、パルス発生回路P1、抵抗R1、コンデンサC1、ダイオードD1、トランジスタQ2を有し、実施例3のゲート駆動回路のトランジスタQ3が削除された回路である。第2ゲート駆動回路は、スイッチング素子Q4、パルス発生回路P2、抵抗R3、コンデンサC3、ダイオードD2、トランジスタQ5を有し、実施例3のゲート駆動回路のトランジスタQ3が削除された回路である。実施例4の第1ゲート駆動回路及び第2ゲート駆動回路は、実施例3のゲート駆動回路と略同一構成であり、実施例3のゲート駆動回路の動作と同様な動作が行われるので、同様な効果が得られる。その他の構成は、図3に示すDC/DCコンバータの構成と略同一構成であるので、同様に動作するからその説明は省略する。図8に、本発明の実施例4に係るゲート駆動回路の主要部の動作のタイミングチャートを示す。図8において、Q4iはスイッチング素子Q4のドレイン電流、Q4Vdsはスイッチング素子Q4のドレインソース電圧、Q4Vgsはスイッチング素子Q4のゲートソース電圧を示す。なお、図12に従来のゲート駆動回路の構成の回路図を示す。図13に、従来のゲート駆動回路の主要部の動作のタイミングチャートを示す。図9は、本発明の実施例5に係るゲート駆動回路の構成を示す回路図である。実施例5に係るゲート駆動回路は、実施例1に係るゲート駆動回路に対して、トランジスタQ2のベースとダイオードD1のアノードとの間にベース抵抗R4を接続したdV/dt検出部3aを設けたことを特徴とする。ベース抵抗R4を挿入することにより、コンデンサC2の放電を抵抗R4との時定数とすることにより、dV/dt検出部3aによるdV/dtの検出時間を延長させることができる。図10は、本発明の実施例6に係るゲート駆動回路の構成を示す回路図である。実施例6に係るゲート駆動回路は、実施例5に係るゲート駆動回路に対して、さらに、コンデンサC2と並列にダイオードD5を接続したdV/dt検出部3bを設けたことを特徴とする。実施例6に係るゲート駆動回路によれば、コンデンサC2とダイオードD5とを設けているので、コンデンサC2によるdV/dt電圧の検出終了後に、ダイオードD5による電圧検出機能があるので、確実にドレイン電圧が負電位に下がったことを検出することができる。また、コンデンサC2はダイオードD5のPN接合容量にて代替しても良い。なお、本発明は実施例1乃至実施例6に係るゲート駆動回路に限定されない。例えば、電圧検出部3にダイオードを用いた場合に、ダイオードの接合容量を用いることで、コンデンサの代用も可能である。また、実施例3に係るゲート駆動回路の動作を示す図6において、電圧Vdsが時刻t13から時刻t14において正電圧から負電圧に変化する場合に、しきい値Vthをゼロ電圧と電圧Vdsの最大値との間の電圧値に設定し、電圧Vdsがしきい値Vth以下になったときに、スイッチング素子Q1のゲートへの負電圧を解除するようにしても良い。また、上述した各実施例では、スイッチング素子として、窒化ガリウムGaNといった窒化物半導体を用いたが、スイッチング素子としては、炭化ケイ素、ダイヤモンドなどといったワイドギャップ半導体を用いることができる。"