第1のデバイスと、第2のデバイスと、前記第1のデバイスと第2のデバイスとを接続する複数の伝送路と、前記第1のデバイスに設けられ、各々が前記複数の伝送路に接続された複数の入出力回路と、前記第1のデバイスに設けられ、テスト信号検査部へテスト信号を送信するテスト信号生成部と、前記第2のデバイスに設けられ、前記テスト信号生成部から前記テスト信号を受信し、前記テスト信号が正しく受信されたか否かを示す応答信号を前記テスト信号生成部と制御信号生成部とへ送信するテスト信号検査部と、前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されたことを示す場合に、前記複数の入出力回路に供給する入出力電源の電圧である入出力電源電圧の値を予め定められた値だけ小さくする電圧減少信号を生成し、前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されないことを示す場合に、前記入出力電源電圧の値を前記予め定められた値だけ大きくする電圧増加信号を生成する前記第1のデバイス用の制御信号生成部と、前記制御信号生成部から受信した前記電圧減少信号に基づいて、前記入出力電源電圧の値を前記予め定められた値だけ小さくして前記入出力電源を前記複数の入出力回路に供給し、前記制御信号生成部から受信した前記電圧増加信号に基づいて、前記入出力電源電圧の値を前記予め定められた値だけ大きくして前記入出力電源を前記複数の入出力回路に供給する前記第1のデバイス用の電源供給部とを含むことを特徴とする電子装置。前記制御信号生成部が、前記第1のデバイスの電源の投入時において、前記テスト信号検査部から前記応答信号を正しく受信している期間中、予め定められた周期で前記電圧減少信号を繰り返し生成し、前記電源供給部が、前記第1のデバイスの電源の投入時に、前記入出力電源電圧の値を予め定められた初期値とし、前記制御信号生成部から受信した前記電圧減少信号に基づいて、前記入出力電源電圧の値を前記初期値から前記予め定められた値だけ繰り返し小さくすることを特徴とする請求項1に記載の電子装置。前記制御信号生成部が、前記第1のデバイスの電源の投入時において、前記テスト信号検査部から前記応答信号を正しく受信している期間の後に前記テスト信号検査部から前記応答信号を正しく受信しない場合に、前記電圧増加信号を1回だけ生成し、前記電源供給部が、前記制御信号生成部から受信した前記電圧増加信号に基づいて、前記入出力電源電圧の値を、前記予め定められた値だけ大きくすることを特徴とする請求項2に記載の電子装置。前記電源供給部が、前記予め定められた初期値を、前記入出力電源電圧についての規格に従う値とし、前記テスト信号生成部は、コア回路の一部であり、前記複数の入出力回路が、前記テスト信号生成部に接続された入出力回路を含み、前記電源供給部が、前記テスト信号生成部に接続された入出力回路に前記入出力電源を供給することを特徴とする請求項2に記載の電子装置。前記電子装置が、更に、前記第1のデバイスに設けられ、前記第2のデバイスへ信号を送信する第1のユーザ回路と、前記第2のデバイスに設けられ、前記第1のユーザ回路から送信された前記信号を受信する第2のユーザ回路とを含み、前記複数の入出力回路が、前記テスト信号生成部に接続された入出力回路と、前記第1のユーザ回路に接続された入出力回路とを含み、前記テスト信号生成部に接続された入出力回路に接続された前記伝送路の物理的な長さが、前記第1のユーザ回路に接続された入出力回路に接続された前記伝送路の物理的な長さよりも長いことを特徴とする請求項1に記載の電子装置。第1のデバイスと、第2のデバイスと、前記第1のデバイスと前記第2のデバイスとの間を接続する複数の伝送路と、前記第1のデバイスに設けられ各々が前記複数の伝送路に接続された複数の入出力回路とを含む電子装置の電源電圧制御方法であって、前記第1のデバイスに設けられたテスト信号生成部から、前記第2のデバイスに設けられたテスト信号検査部へテスト信号を送信し、前記テスト信号検査部から、前記テスト信号生成部から前記テスト信号が正しく受信されたか否かを示す応答信号を前記テスト信号生成部と制御信号生成部とへ送信し、制御信号生成部において、前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されたことを示す場合に、前記複数の入出力回路に供給される電源電圧である入出力電源電圧の値を予め定められた値だけ小さくする電圧減少信号を生成し、電源供給部において、前記電圧減少信号に基づいて、前記入出力電源電圧の値を前記予め定められた値だけ小さくして前記入出力電源を前記複数の入出力回路に供給し、前記制御信号生成部において、前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されないことを示す場合に、前記入出力電源電圧の値を前記予め定められた値だけ大きくする電圧増加信号を生成し、前記電源供給部において、前記電圧増加信号に基づいて、前記入出力電源電圧の値を前記予め定められた値だけ大きくして前記入出力電源を前記複数の入出力回路に供給することを特徴とする電子装置の電源電圧制御方法。他の半導体装置に複数の伝送路を介して接続される半導体装置であって、各々が前記複数の伝送路に接続され、電源供給部から電源を供給される複数の入出力回路と、前記他の半導体装置に設けられたテスト信号検査部へテスト信号を送信するテスト信号生成部と、前記テスト信号が正しく受信されたか否かを示す応答信号を前記テスト信号検査部から受信し、前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されたことを示す場合に、前記複数の入出力回路に供給する電源の電圧である入出力電源電圧の値を予め定められた値だけ小さくする電圧減少信号を生成して前記電源供給部に送信し、前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されないことを示す場合に、前記入出力電源電圧の値を前記予め定められた値だけ大きくする電圧増加信号を生成して前記電源供給部に送信する制御信号生成部とを含むことを特徴とする半導体装置。各々が複数の伝送路に接続され電源供給部から電源を供給される複数の入出力回路を含み、他の半導体装置に前記複数の伝送路を介して接続される半導体装置の電源電圧制御方法であって、テスト信号生成部から、前記他の半導体装置に設けられたテスト信号検査部へテスト信号を送信し、前記テスト信号検査部から、前記テスト信号が正しく受信されたか否かを示す応答信号を受信し、前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されたことを示す場合に、前記複数の入出力回路に供給する電源の電圧である入出力電源電圧の値を予め定められた値だけ小さくする電圧減少信号を生成して前記電源供給部に送信し、前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されないことを示す場合に、前記入出力電源電圧の値を前記予め定められた値だけ大きくする電圧増加信号を生成して前記電源供給部に送信する制御信号生成部とを含むことを特徴とする半導体装置の電源電圧制御方法。LSIの製造プロセスの微細化に伴って、LSIのコア回路の電源電圧VCCコアの低下が進んだ結果、コア回路における消費電力は低下している。一方、LSIの入出力回路の電源電圧の値は、LSIの種類に応じて、規定され、固定される。これは、入出力回路の電源電圧の値は、LSIの入出力回路についての標準入出力規格により定められているためである。例えば、LVTTLにおける電源電圧の値は3.3Vであり、LVCMOS3.3における電源電圧の値は3.3Vであり、LVCMOS2.5における電源電圧の値は2.5Vである。LVTTLは低電圧で駆動されるTTL回路を含む入出力回路であり、LVCMOS3.3は3.3Vで駆動されるCMOS回路を含む入出力回路であり、LVCMOS2.5は2.5Vで駆動されるCMOS回路を含む入出力回路である。標準入出力規格の選択を変えない限り、製造プロセスの微細化しても、入出力回路における消費電力を低下させることはできない。この結果、1個のLSIにおいて、その入出力回路における消費電力の割合は、相対的にはLSI全体の消費電力の40~50を占めてしまう。本発明は、LSIの入出力回路の電源電圧を低くして、LSIの消費電力を小さくすることが可能な電子装置を提供することを目的とする。開示される電子装置は、第1のデバイスと、第2のデバイスと、第1のデバイスと第2のデバイスとを接続する複数の伝送路と、複数の入出力回路と、テスト信号生成部と、テスト信号検査部と、第1のデバイス用の制御信号生成部と、第1のデバイス用の電源供給部とを含む。複数の入出力回路は、第1のデバイスに設けられ、各々が複数の伝送路に接続される。テスト信号生成部は、第1のデバイスに設けられ、テスト信号検査部へテスト信号を送信する。テスト信号検査部は、第2のデバイスに設けられ、テスト信号生成部からテスト信号を受信し、テスト信号が正しく受信されたか否かを示す応答信号をテスト信号生成部と制御信号生成部とへ送信する。第1のデバイス用の制御信号生成部は、テスト信号検査部から受信した応答信号がテスト信号が正しく受信されたことを示す場合に、複数の入出力回路に供給する入出力電源の電圧である入出力電源電圧の値を予め定められた値だけ小さくする電圧減少信号を生成し、テスト信号検査部から受信した応答信号がテスト信号が正しく受信されないことを示す場合に、入出力電源電圧の値を予め定められた値だけ大きくする電圧増加信号を生成する。第1のデバイス用の電源供給部は、制御信号生成部から受信した電圧減少信号に基づいて、入出力電源電圧の値を予め定められた値だけ小さくして入出力電源を複数の入出力回路に供給し、制御信号生成部から受信した電圧増加信号に基づいて、入出力電源電圧の値を予め定められた値だけ大きくして入出力電源を複数の入出力回路に供給する。開示される電子装置によれば、LSIの入出力回路についての標準入出力規格を守りつつ、LSIの入出力回路の電源電圧を低くして、LSIの消費電力を小さくすることができる。図13は、本発明者が検討したLSIの入出力回路の電源電圧の説明図である。図13は、LSIの入出力回路の電源電圧の一例として、標準入出力規格LVCMOS3.3における電源電圧の値について示す。信号を送信する送信LSIと信号を受信する受信LSIとの間において双方の入出力回路を接続する場合、送信LSI及び受信LSIにおいて、同一の標準入出力規格が使用される。信号の送受信に関連して、標準入出力規格には、VOH、VOL、VIH、VILの4個の規定値が存在する。VOHは、送信LSIの出力信号のハイレベルの電圧の値を規定する。VOLは、送信LSIの出力信号のロウレベルの電圧の値を規定する。VIHは、受信LSIの入力信号のハイレベルの電圧の値を規定する。VILは、受信LSIの入力信号のロウレベルの電圧の値を規定する。標準入出力規格LVCMOS3.3においては、図13Aに示すように、受信LSIのVIHは、3.6V~2.0Vと規定される。そこで、受信LSIのVIHに適合した信号を送信するために、例えば、送信LSIのVOHは3.3V~2.9Vとされる。図13Aの例の場合、送信LSIのVOHの最低値と受信LSIのVIHの最低値との間に、マージンM1が存在する。マージンM1の存在により、送信LSIのVOHをマージンM1の分だけ小さい値としても、標準入出力規格LVCMOS3.3に従う信号を送受信することができる。換言すれば、マージンM1を無くしても、理論上は、受信LSIは、標準入出力規格LVCMOS3.3に従う信号を正しく受信することができる。しかし、実際には、個々のLSI毎に製造プロセスのばらつき等に起因する特性のばらつきがある。また、LSIを実装するプリント板やプリント板上の伝送路にも、製造工程のばらつき等に起因する特性のばらつきがある。更に、LSIを搭載した電子装置が安定して動作するか否かが、LSI、プリント板及び伝送路の各々のばらつきの組み合せに依存する場合もある。従って、図13Aに示されるマージンM1を0とすることはできない。しかし、図13Bに示すように、マージンM1をできるだけ小さいマージンM2とすることが考えられる。例えば、図13Bに示すように、送信LSIのVOHを、2.5V~2.1Vと設定することが考えられる。これは、標準入出力規格LVCMOS3.3のVOHの本来の値よりも、0.8V小さい値である。マージンM1が0.9Vと大きいのに対して、マージンM2は、0.1Vと小さい。更に、LSIを搭載した電子装置毎に、LSI、プリント板及び伝送路の各々のばらつきやこれらの組み合せを考慮して、個別にマージンM2を設定することは、事実上できない。一方、マージンM2を大きくすると、LSIの入出力回路の電源電圧を低くしたとしても、LSIの消費電力を十分に小さくすることはできない。開示される電子装置、電子装置の電圧制御方法、半導体装置、半導体装置の電圧制御方法は、LSIの入出力回路についての標準入出力規格を守りつつ、デバイス間で正常な通信が可能である限りにおいて、LSIの入出力回路の電源電圧を低くして、LSIの消費電力を小さくすることができる。図1は、電源電圧制御システムを含む電子装置の一例を示す図である。図2は、図1の電子装置の説明図である。なお、図2において、電源の供給経路が点線で示される。電子装置は、ボード1と、デバイス2Aと、デバイス2Bと、デバイス2A用のI/O電源供給部8Aと、デバイス2B用のI/O電源供給部8Bと、デバイス2A用のコア電源供給部9Aと、デバイス2B用のコア電源供給部9Bと、伝送路71A~74Bとを含む。デバイス2Aと、デバイス2Bと、I/O電源供給部8A及び8Bと、コア電源供給部9A及び9Bは、ボード1上に実装される。ボード1は、例えばプリント基板である。伝送路71A~74Bは、例えばボード1上に設けられた配線である。デバイス2A及びデバイス2Bは、各々、別個のLSILargeScaleIntegrationのような半導体装置である。デバイス2Aは、ボード1上に設けられた複数の伝送路71A~73Bを介して、他の半導体装置であるデバイス2Bへ接続される。デバイス2Aは、伝送路74Aを介して、I/O電源供給部8Aに接続される。デバイス2Bは、伝送路74Bを介して、I/O電源供給部8Bに接続される。デバイス2Aは、ユーザ回路3Aと、モニタ回路4Aと、I/O電源制御部5Aと、入出力回路61A~64Aとを含む。デバイス2Bは、ユーザ回路3Bと、モニタ回路4Bと、I/O電源制御部5Bと、入出力回路61B~64Bとを含む。図1及び図2の例において、デバイス2Aとデバイス2Bとは同一の構成を有するが、デバイス2Aとデバイス2Bとが異なる構成を有するようにしても良い。デバイス2Aにおいて、ユーザ回路3Aと、モニタ回路4Aと、I/O電源制御部5Aは、デバイス2Aのコア回路である。コア回路は、入出力回路61A~64A以外の回路である。コア回路は、後述するように、コア電源供給部9Aから供給されるコア電源により動作する回路である。デバイス2Bについても同様である。デバイス2Aにおいて、入出力回路61A~64Aは、デバイス2Aの入出力回路である。入出力回路61A~64Aは、デバイス2Aの入出力端子を介して、複数の伝送路71A~74Bに接続され、信号を入出力する。入出力回路61A~64Aは、後述するように、I/O電源供給部8Aから供給されるI/O電源により動作する回路である。デバイス2Bについても同様である。デバイス2Aにおいて、ユーザ回路3Aは、コア回路の主要部であり、デバイス2Aのユーザにより設計された機能を実現する回路である。ユーザ回路3Aは、入出力回路61Aを介して、デバイス2Aの外部と通信を行う。デバイス2Bにおけるユーザ回路3Bも同様である。デバイス2Aのユーザ回路3Aは、デバイス2Aの入出力回路61A、伝送路71A及び71B、デバイス2Bの入出力回路61Bを介して、デバイス2Bのユーザ回路3Bに接続される。ユーザ回路3Aは、信号を生成して、入出力回路61A、伝送路71A、入出力回路61Bを介して、生成した信号をユーザ回路3Bへ送信する。ユーザ回路3Bは、ユーザ回路3Aからの信号を受信する。また、ユーザ回路3Bは、信号を生成して、入出力回路61B、伝送路71B、入出力回路61Aを介して、生成した信号をユーザ回路3Aへ送信する。ユーザ回路3Aは、ユーザ回路3Bからの信号を受信する。これにより、ユーザ回路3Aとユーザ回路3Bとは、双方向の通信を行う。なお、ユーザ回路3Aとユーザ回路3Bとの間における通信は、双方向でなくとも良い。デバイス2Aにおいて、入出力回路61A~64Aは、デバイス2Aの入出力を実行する回路である。このために、入出力回路61A~64Aは、伝送路71A~74Bに接続される。一方、入出力回路61Aはユーザ回路3Aに接続され、入出力回路62A及び63Aはモニタ回路4Aに接続され、入出力回路64AはI/O電源制御部5Aに接続される。デバイス2Bにおける入出力回路61B~64Bも同様である。デバイス2Aにおいて、モニタ回路4Aは、後述するように、テスト信号Aを用いて、入出力回路62Aを介して、デバイス2Bのモニタ回路4Bとの間で通信を行うことにより、入出力回路61A~64Aにおける信号の送受信の状態を監視する。デバイス2Bにおけるモニタ回路4Bも同様である。モニタ回路4A及び4Bについては、図3~図5を参照して後述する。デバイス2Aにおいて、I/O電源制御部5Aは、I/O電源供給部8Aを制御する制御信号を生成する制御信号生成部である。具体的には、I/O電源制御部5Aは、モニタ回路4Aにおける監視の結果に基づいて、I/O電源供給部8Aを制御することにより、I/O電源供給部8Aから入出力回路61A~64Aへ供給されるI/O電源の電圧を制御する。このために、I/O電源制御部5Aには、テスト信号Aの応答としてモニタ回路4Bから送信された応答信号Aが入力される。デバイス2BにおけるI/O電源制御部5Bも同様である。I/O電源供給部8Aは、例えばプログラマブルDC-DCコンバータであり、1個又は複数の電力用LSIを含む。I/O電源供給部8Aには、ボード1の上又は外部に設けられた電源装置から、安定化直流電源が供給される。I/O電源供給部8Aは、図2に点線で示すように、デバイス2Aの入出力回路61A~64Aへ直流電源を供給する。I/O電源供給部8Aは、デバイス2Aの入出力回路61A~64Aへ電源を供給するI/O電源である。I/O電源供給部8Bも同様である。コア電源供給部9Aは、例えばDC-DCコンバータであり、1個又は複数の電力用LSIを含む。コア電源供給部9Aには、各々、ボード1の外部に設けられた電源装置から、安定化直流電源が供給される。コア電源供給部9Aは、図2に点線で示すように、デバイス2Aのコア回路へ直流電源を供給する。コア電源供給部9Aは、デバイス2Aのコア回路へ電源を供給するコア電源である。コア電源供給部9Bも同様である。I/O電源供給部8A及び8Bの出力するI/O電源の電圧の値は、可変であり、例えばI/O電源供給部8A及び8Bの各々が有する電圧制御レジスタに設定されたデータの値に応じて定まる。これにより、I/O電源の電圧の値を最適な値に設定することができる。これに対して、コア電源供給部9A及び9Aの出力するコア電圧の値は、例えば固定とされる。I/O電源供給部8A及び8Bとコア電源供給部9A及び9Bは、例えば、ボード1に対応して設けられた、共通の電源装置から安定化直流電源を供給される。また、I/O電源供給部8A及び8Bとコア電源供給部9A及び9Bは、例えば、ボード1に対応して設けられた、共通のスイッチによりON又はOFFが制御される。これにより、ボード1上のデバイス2A及び2Bには、同時に電源が投入され遮断される。図3は、モニタ回路の一例を示す図である。デバイス2Aに設けられたモニタ回路4Aは、テスト信号生成部41Aと、テスト信号検査部42Aとを含む。デバイス2Bに設けられたモニタ回路4Bは、テスト信号生成部41Bと、テスト信号検査部42Bとを含む。デバイス2Aのテスト信号生成部41Aは、デバイス2Aの入出力回路62A、伝送路72A及び72B、デバイス2Bの入出力回路62Bを介して、デバイス2Bのテスト信号検査部42Bに接続される。伝送路72A及び72Bは、入出力回路62A及び入出力回路62Bに接続される伝送路である。デバイス2Bのテスト信号生成部41Bは、デバイス2Bの入出力回路63B、伝送路73A及び73B、デバイス2Aの入出力回路63Aを介して、デバイス2Aのテスト信号検査部42Aに接続される。伝送路73A及び73Bは、入出力回路63B及び入出力回路63Aに接続される伝送路である。なお、ユーザ回路3Aとユーザ回路3Bとの間の通信が双方向で無い場合、テスト信号生成部41A及びテスト信号検査部42Bの対と、テスト信号生成部41B及びテスト信号検査部42Aの対のいずれか一方を省略するようにしても良い。例えば、デバイス2Aのユーザ回路3Aがデバイス2Bのユーザ回路3Bに信号を送信するのみである場合、ユーザ回路3Bからユーザ回路3Aへ向けた通信が存在しないので、テスト信号生成部41B及びテスト信号検査部42Aの対を省略するようにしても良い。また、デバイス2Aが複数のデバイスとの間で通信を行う場合、通信を行うデバイス毎にモニタ回路4Aが設けられる。従って、1個のデバイス2Aが複数のモニタ回路4Aを含むようにしても良い。この場合、前述したように、各々のモニタ回路4Aにおいて、テスト信号生成部41A及びテスト信号検査部42Aのいずれか一方を省略するようにしても良い。テスト信号生成部41A及びテスト信号検査部42Bの動作は、テスト信号生成部41B及びテスト信号検査部42Aの動作と同様である。従って、以下においては、テスト信号生成部41A及びテスト信号検査部42Bの動作について説明する。テスト信号生成部41Aは、デバイス2Aの電源の投入時において、テスト信号Aを生成する。テスト信号については、図4を参照して後述する。テスト信号生成部41Aは、生成したテスト信号を、入出力回路62A、伝送路72A、入出力回路62Bを介して、テスト信号検査部42Bへ送信する。テスト信号検査部42Bは、デバイス2Aの電源の投入時において、テスト信号Aを受信すると、受信したテスト信号Aに基づいて、応答信号Aを生成する。応答信号Aについては、図5を参照して後述する。テスト信号検査部42Bは、生成した応答信号Aを、入出力回路62B、伝送路72B、入出力回路62Aを介して、テスト信号生成部41Aへ送信する。これに応じて、テスト信号生成部41Aは、テスト信号検査部42Bから応答信号Aを受信する。応答信号Aは、テスト信号Aに対する応答であり、テスト信号検査部42Bにおいてテスト信号Aが正しく受信されたか否かを示す信号である。応答信号Aは、テスト信号生成部41Aに送信される他に、I/O電源制御部5Aへも送信される。具体的には、応答信号Aは、図1及び図2に示すように、入出力回路62Aから、モニタ回路4Aのテスト信号生成部41Aへ入力されると共に、I/O電源制御部5Aへ入力される。I/O電源制御部5Aは、応答信号Aがテスト信号Aが正しく受信されたことを示す場合に、電圧減少信号を生成する。電圧減少信号は、I/O電源電圧の値を予め定められた値だけ小さくする電圧減少信号を生成する。I/O電源電圧は、I/O電源制御部5Aから複数の入出力回路61A~64Aに供給されるI/O電源の電圧である。I/O電源制御部5Aは、応答信号Aがテスト信号Aが正しく受信されないことを示す場合に、電圧増加信号を生成する。電圧増加信号は、I/O電源電圧の値を予め定められた値だけ大きくする信号である。I/O電源供給部8Aは、I/O電源制御部5Aから受信した電圧減少信号又は電圧増加信号に基づいてI/O電源の出力電圧を定め、定めた出力電圧のI/O電源を複数の入出力回路61A~64Aに供給する。具体的には、I/O電源供給部8Aは、電圧減少信号に基づいて電圧の値を予め定められた値だけ小さくしたI/O電源を、複数の入出力回路61A~64Aに供給する。I/O電源供給部8Aは、電圧増加信号に基づいて電圧の値を予め定められた値だけ大きくしたI/O電源を、複数の入出力回路61A~64Aに供給する。ここで、I/O電源供給部8Aは、ボード1の電源の投入時に、換言すれば、デバイス2Aの電源の投入時に以下、単に、デバイス2Aの電源の投入時という、I/O電源電圧の値を予め定められた初期値VCCIOとする。I/O電源電圧の初期値VCCIOは、I/O電源電圧についての標準規格である標準入出力規格に規定された最大値又はこれに近い値とされる。これにより、I/O電源制御部5Aは、デバイス2Aの電源の投入時において、応答信号Aを正しく受信している期間中、予め定められた周期で電圧減少信号を繰り返し生成する。この結果、I/O電源供給部8Aは、電圧減少信号に基づいて、I/O電源電圧の値を初期値VCCIOから予め定められた値だけ繰り返し小さくする。この後、I/O電源制御部5Aは、デバイス2Aの電源の投入時において、I/O電源電圧の値が次第に減少していく結果、応答信号Aを正しく受信している期間の後のある時点において、テスト信号検査部42Bから応答信号Aを正しく受信しないようになる。この場合、I/O電源制御部5Aは、電圧増加信号を例えば1回だけ生成する。この結果、I/O電源供給部8Aは、電圧増加信号に基づいて、I/O電源電圧の値を、予め定められた値だけ大きくする。これにより、I/O電源電圧の値は、デバイス2Aとデバイス2Bの組合せに最適な値とされる。また、テスト信号生成部41Aは、応答信号Aを正しく受信しない場合に、I/O電源制御部5Aによる電圧増加信号の生成に先立って、テスト信号Aの送信を停止する。これにより、I/O電源供給部8Aが出力するI/O電源電圧の値の増減を、デバイス2Aの電源の投入時において実行することができる。以上のように、テスト信号Aを用いた信号の送受信の状態は、ユーザ回路3Aとユーザ回路3Bとの間の通信に代えて、テスト信号生成部41Aとテスト信号検査部42Bとの間の通信を監視することにより監視される。従って、テスト信号生成部41Aとテスト信号検査部42Bとの間の通信は、ユーザ回路3Aとユーザ回路3Bとの間の通信よりも厳しい条件下での通信とされる。具体的には、テスト信号生成部41A及びテスト信号検査部42Bに接続された伝送路72Aの物理的な長さは、ユーザ回路3A及びユーザ回路3Bに接続された伝送路71Aの物理的な長さよりも長くされる。これにより、伝送路72Aにおける信号の減衰を、伝送路71Aにおける信号の減衰よりも大きくすることができる。図4は、テスト信号生成部の一例を示す図である。テスト信号生成部41Aは、D型FFフリップフロップ回路411と、アンドゲート回路412と、D型FF回路413と、排他的論理和回路XOR414と、D型FF回路415~419とを含む。D型FF回路415~419は、直列に接続される。テスト信号生成部41Bもテスト信号生成部41Aと同様の構成を有する。D型FF回路413と、XOR414と、D型FF回路415~419とが、直列に接続される。一方、アンドゲート回路412には、クロックCLKと、D型FF回路411の出力とが入力される。クロックCLKが、アンドゲート回路412を介して、D型FF回路413と、D型FF回路415~419とへ入力される。最終段のD型FF回路419の出力が、テスト信号Aである。テスト信号Aは、初段のD型FF回路413と、XOR414とに入力される。D型FF回路413の初期値及びD型FF回路415~419の初期値は、予め定められる。これにより、テスト信号生成部41Aは、入力されるクロックCLKに同期してPNパターンを生成する。デバイス2Aの電源の投入時、D型FF回路411の出力はロウレベルであるので、クロックCLKが、アンドゲート回路412を介して、D型FF回路413と、D型FF回路415~419とへ入力される。この時、応答信号Aは、テスト信号Aが正しく受信されたことを示す値、換言すれば、ロウレベルである。これにより、D型FF回路411の出力はロウレベルを維持し、アンドゲート回路412は、クロックCLKを出力し続け、XOR414の2入力は相互に一致し、PNパターンが出力され続ける。この後、応答信号Aが、テスト信号Aが正しく受信されないことを示す値、換言すれば、ハイレベルに変化する。これにより、D型FF回路411の出力がハイレベルとなるので、アンドゲート回路412は、クロックCLKの出力を停止する。この結果、D型FF回路419は、クロックCLKが供給されないので、テスト信号Aの出力を停止する。これにより、テスト信号Aが正しく受信されないことを示す応答信号Aを受信した時点で、テスト信号Aの出力を停止することができる。図5は、テスト信号検査部の一例を示す図である。テスト信号検査部42Bは、D型FF回路421と、排他的論理和回路XOR422と、D型FF回路423~427と、排他的論理和回路XOR428とを含む。D型FF回路423~427は、直列に接続される。テスト信号検査部42Aもテスト信号生成部42Bと同様の構成を有する。D型FF回路421と、XOR422と、D型FF回路423~427と、XOR428とが、直列に接続される。テスト信号Aが、初段のD型FF回路421と、XOR422と、XOR428とに入力される。一方、アンドゲート回路429には、クロックCLKと、XOR428の出力の反転信号とが入力される。クロックCLKが、アンドゲート回路429を介して、D型FF回路421と、D型FF回路423~427とへ入力される。最終段のXOR428の出力が、応答信号Aである。応答信号Aの反転信号は、前述したように、アンドゲート回路429に入力される。D型FF回路421の初期値及びD型FF回路423~427の初期値は、予め定められる。デバイス2Aの電源の投入時、XOR428の出力はロウレベルであるので、クロックCLKが、アンドゲート回路422を介して、D型FF回路421と、D型FF回路423~427とへ入力される。これにより、応答信号Aは、テスト信号Aが正しく受信されたことを示す値、換言すれば、ロウレベルを維持する。この結果、アンドゲート回路429は、クロックCLKを出力し続け、XOR422の2入力は相互に一致し、XOR428の出力、換言すれば、応答信号Aはロウレベルを維持する。この後、テスト信号Aが正しく受信されない状態に変化する。これにより、XOR422における2入力が相互に一致しなくなる。この結果、XOR428の出力、換言すれば、応答信号Aがハイレベルとなる。XOR428の出力のハイレベルにより、アンドゲート回路429は、クロックCLKの出力を停止する。この結果、D型FF回路427は、クロックCLKが供給されないので、応答信号Aの出力を停止する。これにより、テスト信号Aが正しく受信されなくなった時点で、応答信号Aの出力を停止することができる。図6は、I/O電源制御部の一例を示す図である。I/O電源制御部5Aは、D型FF回路51Aと、アンドゲート回路52Aと、タイマ53Aと、D型FF回路54Aと、加算回路55Aと、減算回路56Aと、マルチプレクサ57Aと、D型FF回路58Aと、変換回路59Aとを含む。タイマ53Aは、アンドゲート回路52Aを介して入力されたクロックCLKをカウントする。タイマ53Aの出力が、D型FF回路54Aと、D型FF回路58Aとへ入力される。D型FF回路54Aの出力は、D型FF回路51Aに入力される。一方、セレクタ57Aは、応答信号Aに基づいて、加算回路55Aの出力又は減算回路56Aの出力のいずれか一方を選択して出力する。加算回路55Aは、D型FF回路58Aの出力に1を加算した値を出力する。減算回路56Aは、D型FF回路58Aの出力から1を減算した値を出力する。D型FF回路58Aは、タイマ53Aからの出力に同期して、セレクタ57Aの選択出力を変換回路59Aに出力する。D型FF回路58Aの出力は、例えば8ビットデータである。デバイス2Aの電源の投入時、前述したように、応答信号Aは、テスト信号Aが正しく受信されたことを示す値、換言すれば、ロウレベルである。これに応じて、セレクタ57Aは、減算回路56Aの出力を選択して出力する。この時、減算回路56Aは、I/O電源電圧の初期値VCCIOに相当する8ビットデータから-1した値を出力する。また、デバイス2Aの電源の投入時、D型FF回路51Aの出力はロウレベルであるので、クロックCLKが、アンドゲート回路52Aを介して、タイマ53Aへ入力される。タイマ53Aは、予め定められた数のクロックCLKをカウントアップすると、1個のカウントアップパルスを出力する。これにより、D型FF回路54Aは、応答信号AのロウレベルをD型FF回路51Aに入力する。従って、D型FF回路51Aの出力はロウレベルを維持し、アンドゲート回路52AはクロックCLKを出力し続ける。一方、D型FF回路58Aは、カウントアップパルスの入力に応じて、セレクタ57Aから出力された減算回路56Aの出力を変換回路59Aに出力する。これに応じて、変換回路59Aは、入力された8ビットデータをI/O電源供給部8Aの電圧制御レジスタに設定可能な値に変換して、変換した値をI/O電源供給部8Aの電圧制御レジスタに設定する。これにより、I/O電源供給部8Aは、初期値VCCIOよりも予め定められた値だけ小さい電圧のI/O電源を、入出力回路61A~64Aに供給する。一方、減算回路56Aは、その時点でD型FF回路58Aが出力する8ビットデータから更に-1した値を出力する。セレクタ57Aは、減算回路56Aの出力をD型FF回路58Aに入力する。この後、タイマ53Aがカウントアップしてカウントアップパルスを出力する都度に、減算回路56Aによる減算が繰り返される。これにより、タイマ53Aからカウントアップパルスが出力される都度に、I/O電源の電圧の値が徐々に小さい値とされる。この後、応答信号Aが、テスト信号Aが正しく受信されないことを示す値、換言すれば、ハイレベルに変化する。これに応じて、セレクタ57Aは、加算回路55Aの出力を選択して出力する。この時、加算回路55Aは、その時点でD型FF回路58Aが出力する8ビットデータに1を加算した値を出力する。この状態で、タイマ53Aがカウントアップしてカウントアップパルスを出力すると、D型FF回路54Aは、応答信号AのハイレベルをD型FF回路51Aに入力する。これに応じて、D型FF回路51Aの出力はハイレベルに変化し、アンドゲート回路52AはクロックCLKの出力を停止する。これにより、テスト信号Aが正しく受信されないことを示す応答信号Aを受信した時点で、I/O電源の電圧の値を適切な値に設定した後における、I/O電源の電圧の値を固定することができる。一方、D型FF回路58Aは、カウントアップパルスの入力に応じて、セレクタ57Aから出力された加算回路55Aの出力を変換回路59Aに出力する。これに応じて、変換回路59Aは、入力された8ビットデータをI/O電源供給部8Aの電圧制御レジスタに設定可能な値に変換して、変換した値をI/O電源供給部8Aの電圧制御レジスタに設定する。これにより、I/O電源供給部8Aは、I/O電源の電圧の値をVCCIO’に設定する。電圧の値VCCIO’は、テスト信号Aが正しく受信されないことを示す応答信号Aを受信した時点におけるI/O電源の電圧の値よりも、予め定められた値だけ大きい値の電圧である。また、電圧の値VCCIO’は、テスト信号Aが正しく受信されたことを示す応答信号Aを受信した時点におけるI/O電源の電圧の値であると考えることができる。従って、電圧の値VCCIO’は、テスト信号Aが正しく受信される範囲において最も小さい電圧の値、換言すれば、最適化された電圧の値であると言うことができる。図7は、I/O電源電圧の制御の説明図である。I/O電源供給部8Aが出力するI/O電源電圧の値は、前述したように、I/O電源供給部8Aの電圧制御レジスタの値に応じて定まる。電圧制御レジスタの初期値は、電圧VCCIOに相当する値とされる。電圧の値は、例えば、図9に示すように、3.3Vである。ボード1の電源が投入されると、換言すれば、デバイス2Aの電源が投入されると、デバイス2A用のI/O電源供給部8Aは、入出力回路61A~64Aへの電源の供給を開始する。これにより、図7に示すように、デバイス2A用のI/O電源供給部8Aからの電源の供給の開始から所定の時間内に、入出力回路61A~64Aへ電圧VCCIOのI/O電源が供給される。I/O電源供給部8Bも同様である。ボード1の電源の投入により、デバイス2A用のコア電源供給部9Aは、コア回路への電源の供給を開始する。これにより、デバイス2A用のコア電源供給部9Aからの電源の供給の開始から所定の時間内に、コア回路へ電圧VCCコアのコア電源が供給される。コア電源供給部9Bも同様である。この後、デバイス2Aのテスト信号生成部41Aは、生成したテスト信号Aを、テスト信号生成部41Aに接続された入出力回路62A及び伝送路72Aを介して、デバイス2Bのテスト信号検査部42Bへ送信する。この時、テスト信号Aは直接には入出力回路62Aから伝送路72Aに出力されるので、テスト信号Aのハイレベルは電圧VCCIOに等しい。テスト信号Aを受信したデバイス2Bのテスト信号検査部42Bは、生成した応答信号Aを、テスト信号生成部41Aに接続された伝送路72B及び入出力回路62Aを介して、デバイス2Aのテスト信号生成部41Aへ送信し、I/O電源制御部5Aへ送信する。この時点では、電圧VCCIOは十分に大きいので、テスト信号Aは、伝送路72Bにおける減衰等があっても、デバイス2Bのテスト信号検査部42Bにおいて正しく受信される。従って、応答信号Aは、テスト信号Aが正しく受信されたことを示す信号とされる。I/O電源制御部5Aは、応答信号Aがテスト信号Aが正しく受信されたことを示すので、I/O電源の電圧減少信号を生成して、I/O電源供給部8Aに送信する。これにより、I/O電源制御部5Aからデバイス2Aの入出力回路61A~64Aに供給されるI/O電源の電圧が、図7に示すように、電圧VCCIOから予め定められた値だけ小さくされる。この後、応答信号Aがテスト信号Aが正しく受信されたことを示す期間中は、テスト信号Aがデバイス2Aのテスト信号生成部41Aからデバイス2Bのテスト信号検査部42Bへ送信され、テスト信号検査部42Bにおいて正しく受信される。これにより、応答信号Aが、デバイス2Bのテスト信号検査部42Bからデバイス2Aのテスト信号生成部41Aへ送信される。この結果、電圧減少信号によるI/O電源の電圧の減少が、予め定められた周期で、繰り返される。この周期は、図6に示すタイマ53Aがカウントアップする期間である。これにより、I/O電源制御部5Aからデバイス2Aの入出力回路61A~64Aに供給されるI/O電源の電圧が、図7に示すように、次第に小さい値とされる。これに伴って、入出力回路62Aの出力電圧も次第に低下するので、テスト信号Aのハイレベルの値も次第に小さい値となる。この後、ある時点で、テスト信号Aは、伝送路72Bにおける減衰等に起因して、デバイス2Bのテスト信号検査部42Bにおいて正しく受信されなくなる。そこで、デバイス2Bのテスト信号検査部42Bは、テスト信号Aが正しく受信されないことを示す応答信号Aを生成して、デバイス2Aのテスト信号生成部41Aへ送信し、I/O電源制御部5Aへ送信する。I/O電源制御部5Aは、応答信号Aがテスト信号Aが正しく受信されないことを示すので、I/O電源の電圧増加信号を生成して、I/O電源供給部8Aに送信する。これにより、I/O電源制御部5Aからデバイス2Aの入出力回路61A~64Aに供給される電源の電圧が、図7に示すように、その時点の電圧から予め定められた値だけ大きい値VCCIO’とされる。これにより、I/O電源制御部5Aからデバイス2Aの入出力回路61A~64Aに供給されるI/O電源の電圧は、前述したように、テスト信号Aが正しく受信される範囲において最も小さい電圧の値、換言すれば、最適化された電圧の値VCCIO’とされる。図8は、電圧制御シーケンスを示す図である。I/O電源供給部8Aが、I/O電源の電圧の値を初期値VCCIOに設定してステップS11、入出力回路61A~64AにI/O電源を供給する。これにより、図7に示すように、入出力回路61A~64Aに電圧値VCCIOのI/O電源が供給される。テスト信号生成部41Aが、テスト信号Aをテスト信号検査部42Bへ送信し、テスト信号検査部42Bからの応答信号Aの受信を開始するステップS12。この後、応答信号A図8において、ALMと表記がハイレベルか否かが判断され、判断結果に応じたシーケンスが実行されるステップS13。応答信号Aがハイレベルでない場合ステップS13No、I/O電源制御部5Aが、図6に示すD型FF回路58Aの出力Regdatの値を、-1だけデクリメントするステップS14。出力Regdatの初期値は、予め定められ、電源電圧VCCIOに相当する値とされる。I/O電源供給部8Aが、変換回路59Aにより変換された出力Regdatの値を、電圧制御レジスタに設定した後ステップS15、ステップS13を繰り返す。これにより、図7に示すように、出力Regdatの値に応じた電圧のI/O電源が、入出力回路61A~64Aへ供給される。ステップS13において、応答信号Aがハイレベルである場合ステップS13Yes、テスト信号生成部41Aが、テスト信号Aの送信を停止し、応答信号Aの受信を停止するステップS16。なお、ステップS16において、前述したように、テスト信号検査部42Bが、応答信号Aの送信を停止する。この後、I/O電源制御部5Aが、図6に示すD型FF回路58Aの出力Regdatの値を、1だけインクリメントするステップS17。I/O電源供給部8Aが、変換回路59Aにより変換された出力Regdatの値を、電圧制御レジスタに設定するステップS18。これにより、図7に示すように、出力Regdatの値に応じた電圧VCCIO’のI/O電源が、入出力回路61A~64Aへ供給されステップS19、デバイス2Aの通常動作が開始されるステップS110。図9は、消費電力の低減の説明図である。図9は、標準入出力規格LVCMOS3.3における電源電圧の値について示す。標準入出力規格LVCMOS3.3において、図9に示すように、受信LSIのVIHは、3.6V~2.0Vと規定される。そこで、受信LSIのVIHに適合した信号を送信するために、例えば、送信LSIのVOHは、3.3V~2.9Vとされる。図9の例において、送信LSIのVOHの最低値と受信LSIのVIHの最低値との間におけるマージンM1は、0.9Vである。ここで、例えば入出力回路61Aの消費電力Pは、ダイナミック電力PDにほぼ等しいと考えられる。これは、入出力回路61Aの電力消費においては、ダイナミック電力PDが支配的であるためである。ダイナミック電力PDは、PD=1/2×C×f×VCCIO2[W;ワット]で表すことができる。ここで、Cは入出力回路61Aの寄生容量、fは入出力回路61Aの動作周波数である。従って、図9の例において、VCCIO=3.3Vであるから、例えば入出力回路61Aの消費電力Pは、P=PD=1/2×C×f×3.32=5.445×C×f[W]である。これに対して、送信LSIのVOHの最低値と受信LSIのVIHの最低値との間におけるマージンを利用して、図9に示すように、例えば、送信LSIのVOHが、2.7V~2.3Vに設定されたとする。図9の例によっても、送信LSIは、受信LSIのVIHに適合した信号を、受信LSIに送信することができる。図9の例において、送信LSIのVOHの最低値と受信LSIのVIHの最低値との間におけるマージンは、0.3Vである。従って、図9の例において、VCCIO=2.7Vであるから、例えば入出力回路61Aの消費電力Pは、P=PD=1/2×C×f×2.72=3.645×C×f[W]である。以上から、I/OスタンダードLVCMOS3.3において、送信LSIのVOHを3.3V~2.9Vから2.7V~2.3Vに設定した場合、入出力回路61Aにおける消費電力を、およそ2/3に低減することができる。なお、送信LSIのVOHの最低値と受信LSIのVIHの最低値との間におけるマージンを0.3Vよりも小さく設定すると、入出力回路61Aにおける消費電力Pを、より一層低減することができる。例えば、図13Bに示すように、送信LSIのVOHの最低値と受信LSIのVIHの最低値との間におけるマージンを0.1Vとすると、VCCIO=2.5Vであるから、消費電力PをP=3.125[W]まで小さくすることができる。図10は、電子装置の構成の他の一例を示す図である。図10に示す電子装置は、基本的には、図1及び図2に示す電子装置と類似の構成を有するが、図1及び図2に示す電子装置におけるボード1が、ボード1A及びボード1Bに分割されている。図10に示す電子装置において、デバイス2Aはボード1A上に実装され、デバイス2Bはボード1B上に実装される。換言すれば、デバイス2Aとデバイス2Bとは、各々、異なるボード1A及びボード1B上に実装される。ボード1A及びボード1Bは、更に、バックボード上に実装される。バックボードは、デバイス2Aが実装されたボード1A及びデバイス2Bが実装されたボード1Bを実装するマザーボードである。伝送路71A~73Bの一部が、バックボード上に設けられる。図11は、電子装置の構成の更に他の一例を示す図である。図11に示す電子装置は、基本的には、図1及び図2に示す電子装置と類似の構成を有するが、図1及び図2に示す電子装置におけるI/O電源供給部8A及び8Bに代えて、1個のI/O電源供給部8Cが設けられる。換言すれば、デバイス2A用のI/O電源供給部8Aとデバイス2B用のI/O電源供給部8Bとが一体に設けられる。また、これに伴って、図1及び図2に示す電子装置におけるI/O電源制御部5A及び5Bに代えて、1個のI/O電源制御部5Cが設けられる。換言すれば、デバイス2A用のI/O電源制御部5Aとデバイス2B用のI/O電源制御部5Bとが一体に設けられる。更に、応答信号Aと応答信号Bとの論理和を求めるORゲート回路10が設けられる。図11に示す電子装置は、デバイス2A及びデバイス2BとI/O電源供給部8Cとが、1:1に対応せず、N:1で接続される場合の例である。デバイス2A及びデバイス2BとI/O電源供給部8CとがN:1で接続される場合、I/O電源制御部5Cは、デバイス2A及びデバイス2Bの外部に設けられる。図1及び図2に示す電子装置のように、デバイス2A及びデバイス2BとI/O電源供給部8Cとが1:1で接続される場合、I/O電源制御部5A及び5Bは、各々、デバイス2A及びデバイス2Bの内部に設けられる。図11に示す電子装置において、I/O電源制御部5Cは、テスト信号検査部42Bからの応答信号Aがテスト信号Aが正しく受信されたことを示し、テスト信号検査部42Aからの応答信号Bがテスト信号Bが正しく受信されたことを示す場合に、電圧減少信号を生成する。換言すれば、応答信号Aがロウレベルで、応答信号Bがロウレベルである結果として、ORゲート回路10の出力がロウレベルである場合に、電圧減少信号が生成される。I/O電源供給部8Cは、電圧減少信号を受信した場合に、I/O電源の電圧の値を予め定められた値だけ小さくするように制御する。一方、I/O電源制御部5Cは、テスト信号検査部42Bからの応答信号Aがテスト信号Aが正しく受信されないことを示すか、又は、テスト信号検査部42Aからの応答信号Bがテスト信号Bが正しく受信されないことを示す場合に、電圧増加信号を生成する。換言すれば、応答信号A及び応答信号Bの一方又は双方がハイレベルである結果として、ORゲート回路10の出力がハイレベルである場合に、電圧増加信号が生成される。I/O電源供給部8Cは、電圧増加信号を受信した場合に、I/O電源の電圧の値を予め定められた値だけ大きくするように制御する。図12は、電子装置の構成の更に他の一例を示す図である。図12に示す電子装置は、図1及び図2に示す電子装置と、図11に示す電子装置とを組み合せた例である。具体的には、ボード1上において、デバイス2Dとデバイス2Hとの関係は、図1及び図2に示す電子装置におけるデバイス2Aとデバイス2Bとの関係に相当する。また、デバイス2Hとデバイス2Gとの関係も、図1及び図2に示す電子装置におけるデバイス2Aとデバイス2Bとの関係に相当する。一方、ボード1上において、デバイス2Hは、図11に示す電子装置に相当する。但し、デバイス2Hは、図11に示す電子装置におけるボード1Cに代わるものであるので、I/O電源制御部5H及びORゲート回路10はデバイス2Hに設けられ、デバイス2H用のコア電源供給部9Hは1個だけ設けられる。以上の説明から理解されるように、以下のような実施の態様が把握される。付記1第1のデバイスと、第2のデバイスと、前記第1のデバイスと第2のデバイスとを接続する複数の伝送路と、前記第1のデバイスに設けられ、各々が前記複数の伝送路に接続された複数の入出力回路と、前記第1のデバイスに設けられ、テスト信号検査部へテスト信号を送信するテスト信号生成部と、前記第2のデバイスに設けられ、前記テスト信号生成部から前記テスト信号を受信し、前記テスト信号が正しく受信されたか否かを示す応答信号を前記テスト信号生成部と制御信号生成部とへ送信するテスト信号検査部と、前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されたことを示す場合に、前記複数の入出力回路に供給する入出力電源の電圧である入出力電源電圧の値を予め定められた値だけ小さくする電圧減少信号を生成し、前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されないことを示す場合に、前記入出力電源電圧の値を前記予め定められた値だけ大きくする電圧増加信号を生成する前記第1のデバイス用の制御信号生成部と、前記制御信号生成部から受信した前記電圧減少信号に基づいて、前記入出力電源電圧の値を前記予め定められた値だけ小さくして前記入出力電源を前記複数の入出力回路に供給し、前記制御信号生成部から受信した前記電圧増加信号に基づいて、前記入出力電源電圧の値を前記予め定められた値だけ大きくして前記入出力電源を前記複数の入出力回路に供給する前記第1のデバイス用の電源供給部とを含むことを特徴とする電子装置。付記2前記制御信号生成部が、前記第1のデバイスの電源の投入時において、前記テスト信号検査部から前記応答信号を正しく受信している期間中、予め定められた周期で前記電圧減少信号を繰り返し生成し、前記電源供給部が、前記第1のデバイスの電源の投入時に、前記入出力電源電圧の値を予め定められた初期値とし、前記制御信号生成部から受信した前記電圧減少信号に基づいて、前記入出力電源電圧の値を前記初期値から前記予め定められた値だけ繰り返し小さくすることを特徴とする付記1に記載の電子装置。付記3前記制御信号生成部が、前記第1のデバイスの電源の投入時において、前記テスト信号検査部から前記応答信号を正しく受信している期間の後に前記テスト信号検査部から前記応答信号を正しく受信しない場合に、前記電圧増加信号を1回だけ生成し、前記電源供給部が、前記制御信号生成部から受信した前記電圧増加信号に基づいて、前記入出力電源電圧の値を、前記予め定められた値だけ大きくすることを特徴とする付記2に記載の電子装置。付記4前記テスト信号生成部が、前記テスト信号検査部から前記応答信号を正しく受信しない場合に、前記制御信号生成部による前記電圧増加信号の生成に先立って、前記テスト信号の送信を停止することを特徴とする付記3に記載の電子装置。付記5前記電源供給部が、前記予め定められた初期値を、前記入出力電源電圧についての規格に従う値とし、前記テスト信号生成部は、コア回路の一部であり、前記複数の入出力回路が、前記テスト信号生成部に接続された入出力回路を含み、前記電源供給部が、前記テスト信号生成部に接続された入出力回路に前記入出力電源を供給することを特徴とする付記2に記載の電子装置。付記6前記第1のデバイスが、前記第2のデバイスに設けられた第2のユーザ回路へ信号を送信する第1のユーザ回路を含み、前記第2のデバイスが、前記第1のユーザ回路から送信された前記信号を受信する第2のユーザ回路を含み、前記第1のユーザ回路は、前記コア回路の一部であり、前記複数の入出力回路が、前記第1のユーザ回路に接続された入出力回路を含み、前記電源供給部が、前記第1のユーザ回路に接続された入出力回路に前記入出力電源を供給することを特徴とする付記5に記載の電源電圧制御方法。付記7前記テスト信号生成部は、前記コア回路の一部であり、前記複数の入出力回路が、前記テスト信号生成部に接続された入出力回路を含み、前記電源供給部が、前記テスト信号生成部に接続された入出力回路に前記入出力電源を供給することを特徴とする付記5に記載の電源電圧制御方法。付記8前記制御信号生成部は、前記第1のデバイスに設けられ、前記コア回路の一部であり、前記複数の入出力回路が、前記制御信号生成部に接続された入出力回路を含み、前記電源供給部が、前記制御信号生成部に接続された入出力回路の入出力電源を供給することを特徴とする付記5に記載の電源電圧制御方法。付記9前記電子装置が、更に、前記第1のデバイスに設けられ、前記第2のデバイスへ信号を送信する第1のユーザ回路と、前記第2のデバイスに設けられ、前記第1のユーザ回路から送信された前記信号を受信する第2のユーザ回路とを含み、前記複数の入出力回路が、前記テスト信号生成部に接続された入出力回路と、前記第1のユーザ回路に接続された入出力回路とを含み、前記テスト信号生成部に接続された入出力回路に接続された前記伝送路の物理的な長さが、前記第1のユーザ回路に接続された入出力回路に接続された前記伝送路の物理的な長さよりも長いことを特徴とする付記1に記載の電子装置。付記10前記電子装置が、更に、前記第2のデバイスに設けられ、各々が前記複数の伝送路に接続された複数の入出力回路と、前記第2のデバイスに設けられ、前記第1のデバイスへ第2のテスト信号を送信するテスト信号生成部と、前記第1のデバイスに設けられ、前記第2のデバイスの前記テスト信号生成部から受信した前記第2のテスト信号を検査し、前記検査の結果に基づいて生成した第2の応答信号を前記第2のデバイスへ送信するテスト信号検査部と、前記第1のデバイスの前記テスト信号検査部から前記第2の応答信号を正しく受信した場合に、前記第2のデバイスの前記複数の入出力回路に供給する前記入出力電源電圧の値を予め定められた値だけ小さくする電圧減少信号を生成し、前記第1のデバイスの前記テスト信号検査部から前記第2の応答信号を正しく受信しない場合に、前記第2のデバイスの前記複数の入出力回路に供給する前記入出力電源電圧の値を予め定められた値だけ大きくする電圧増加信号を生成する前記第2のデバイス用の制御信号生成部と、前記第2のデバイスの前記制御信号生成部から前記電圧減少信号を受信した場合に、前記入出力電源電圧の値を前記予め定められた値だけ小さくするように制御し、前記第2のデバイス用の前記制御信号生成部から前記電圧増加信号を受信した場合に、前記第2のデバイスの前記複数の入出力回路に供給する前記入出力電源電圧の値を前記予め定められた値だけ大きくするように制御する第2のデバイス用の電源供給部とを含むことを特徴とする付記1に記載の電子装置。付記11前記第1のデバイス用の前記御信号生成部と前記第2のデバイス用の前記制御信号生成部とが一体に設けられ、一体に設けられた前記御信号生成部が、前記第2のデバイスの前記テスト信号検査部からの前記応答信号と前記第1のデバイスの前記テスト信号検査部からの前記第2の応答信号の双方が前記テスト信号が正しく受信されたことを示す場合に、前記第1のデバイス及び前記第2のデバイスの前記複数の入出力回路に供給する前記入出力電源電圧の値を予め定められた値だけ小さくする電圧減少信号を生成し、前記第1のデバイス用の前記電源供給部と前記第2のデバイス用の前記電源供給部とが一体に設けられ、一体に設けられた前記電源供給部が、一体に設けられた前記制御信号生成部から前記電圧減少信号を受信した場合に、前記入出力電源電圧の値を前記予め定められた値だけ小さくするように制御することを特徴とする付記10に記載の電子装置。付記12第1のデバイスと、第2のデバイスと、前記第1のデバイスと前記第2のデバイスとの間を接続する複数の伝送路と、前記第1のデバイスに設けられ各々が前記複数の伝送路に接続された複数の入出力回路とを含む電子装置の電源電圧制御方法であって、前記第1のデバイスに設けられたテスト信号生成部から、前記第2のデバイスに設けられたテスト信号検査部へテスト信号を送信し、前記テスト信号検査部から、前記テスト信号生成部から前記テスト信号が正しく受信されたか否かを示す応答信号を前記テスト信号生成部と制御信号生成部とへ送信し、制御信号生成部において、前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されたことを示す場合に、前記複数の入出力回路に供給される電源電圧である入出力電源電圧の値を予め定められた値だけ小さくする電圧減少信号を生成し、電源供給部において、前記電圧減少信号に基づいて、前記入出力電源電圧の値を前記予め定められた値だけ小さくして前記入出力電源を前記複数の入出力回路に供給し、前記制御信号生成部において、前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されないことを示す場合に、前記入出力電源電圧の値を前記予め定められた値だけ大きくする電圧増加信号を生成し、前記電源供給部において、前記電圧増加信号に基づいて、前記入出力電源電圧の値を前記予め定められた値だけ大きくして前記入出力電源を前記複数の入出力回路に供給することを特徴とする電子装置の電源電圧制御方法。付記13他の半導体装置に複数の伝送路を介して接続される半導体装置であって、各々が前記複数の伝送路に接続され、電源供給部から電源を供給される複数の入出力回路と、前記他の半導体装置に設けられたテスト信号検査部へテスト信号を送信するテスト信号生成部と、前記テスト信号が正しく受信されたか否かを示す応答信号を前記テスト信号検査部から受信し、前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されたことを示す場合に、前記複数の入出力回路に供給する電源の電圧である入出力電源電圧の値を予め定められた値だけ小さくする電圧減少信号を生成して前記電源供給部に送信し、前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されないことを示す場合に、前記入出力電源電圧の値を前記予め定められた値だけ大きくする電圧増加信号を生成して前記電源供給部に送信する制御信号生成部とを含むことを特徴とする半導体装置。付記14各々が複数の伝送路に接続され電源供給部から電源を供給される複数の入出力回路を含み、他の半導体装置に前記複数の伝送路を介して接続される半導体装置の電源電圧制御方法であって、テスト信号生成部から、前記他の半導体装置に設けられたテスト信号検査部へテスト信号を送信し、前記テスト信号検査部から、前記テスト信号が正しく受信されたか否かを示す応答信号を受信し、前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されたことを示す場合に、前記複数の入出力回路に供給する電源の電圧である入出力電源電圧の値を予め定められた値だけ小さくする電圧減少信号を生成して前記電源供給部に送信し、前記テスト信号検査部から受信した前記応答信号が前記テスト信号が正しく受信されないことを示す場合に、前記入出力電源電圧の値を前記予め定められた値だけ大きくする電圧増加信号を生成して前記電源供給部に送信する制御信号生成部とを含むことを特徴とする半導体装置の電源電圧制御方法。