シングルで入力された入力信号を、互いに位相の極性が逆である2つの出力信号として出力するシングル差動変換回路であって、前記入力信号と基準電圧を示す信号とがそれぞれ入力され、互いに極性が逆である2つの入力端子と、互いに極性が逆である2つの出力端子と、を備える全差動型の演算増幅器と、前記2つの入力端子のうちの一の入力端子と、前記2つの出力端子のうち、当該一の入力端子と極性が同じである出力端子との間に接続される正帰還インピーダンス素子と、を含むことを特徴とするシングル差動変換回路。前記演算増幅器は、前記入力信号を示す信号が入力される第1の入力端子と、前記基準電圧を示す信号が入力される第2の入力端子と、前記第1の入力端子と極性が同じである第1の出力端子と、前記第1の入力端子と極性が逆である第2の出力端子と、を備え、前記演算増幅器の前記第2の入力端子と前記第1の出力端子との間に接続される第1の負帰還インピーダンス素子をさらに含むことを特徴とする請求項1に記載のシングル差動変換回路。前記第1の負帰還インピーダンス素子のインピーダンス値と前記正帰還インピーダンス素子のインピーダンス値とが等しいことを特徴とする請求項2に記載のシングル差動変換回路。前記演算増幅器の前記第1の入力端子と前記第2の出力端子との間に接続される第2の負帰還インピーダンス素子をさらに含むことを特徴とする請求項3に記載のシングル差動変換回路。前記第1の負帰還インピーダンス素子と前記正帰還インピーダンス素子とを並列に接続した結果得られるインピーダンス値は、前記第2の負帰還インピーダンス素子のインピーダンス値と等しいことを特徴とする請求項4に記載のシングル差動変換回路。前記第2の負帰還インピーダンス素子は、前記演算増幅器の前記第1の入力端子と前記第2の出力端子との間に接続され、前記第1の負帰還インピーダンス素子と等しいインピーダンス値を有する第3の負帰還インピーダンス素子と、前記正帰還インピーダンス素子のインピーダンス値と等しいインピーダンス値を有する第4の負帰還インピーダンス素子を含むことを特徴とする請求項4または5に記載のシングル差動変換回路。前記演算増幅器の前記第1の入力端子に接続される第1の入力インピーダンス素子と、前記第2の入力端子に接続される第2の入力インピーダンス素子と、をさらに含み、前記第1の入力インピーダンス素子のインピーダンス値と、前記第2の入力インピーダンス素子のインピーダンス値とが等しいことを特徴とする請求項1に記載のシングル差動変換回路。第1の入力端子と、第2の入力端子と、前記第1の入力端子と極性が同じである第1の出力端子と、前記第1の入力端子と極性が逆である第2の出力端子と、を備える全差動型の演算増幅器と、一端に入力信号が入力され、他端に前記第1の入力端子が接続される第1の入力インピーダンス素子と、一端に基準電圧が入力され、他端に前記第2の入力端子が接続される第2の入力インピーダンス素子と、前記第2の入力端子と前記第1の出力端子との間に接続される第1の負帰還インピーダンス素子と、前記第1の入力端子と前記第2の出力端子との間に接続される第2の負帰還インピーダンス素子と、前記第2の入力端子と前記第2の出力端子との間に接続される正帰還インピーダンスと、を含み、前記第2の負帰還インピーダンス素子は、第3の負帰還インピーダンス素子と第4の負帰還インピーダンス素子とを含み、前記第1の負帰還インピーダンス素子のインピーダンス値と前記第3の負帰還インピーダンス素子のインピーダンス値とが等しく、前記正帰還インピーダンス素子のインピーダンス値と前記第4の負帰還インピーダンス素子のインピーダンス値とが等しいことを特徴とするシングル差動変換回路。前記正帰還インピーダンス素子のインピーダンス値と前記第1の負帰還インピーダンス素子のインピーダンス値とが等しいことを特徴とする請求項8に記載のシングル差動変換回路。前記第1の入力インピーダンス素子のインピーダンス値と前記第2の入力インピーダンス素子のインピーダンス値とが等しいことを特徴とする請求項9に記載のシングル差動変換回路。第1の入力端子と、第2の入力端子と、前記第1の入力端子と極性が同じである第1の出力端子と、前記第1の入力端子と極性が逆である第2出力端子と、を備える全差動型の演算増幅器と、一端に入力信号が入力され、他端に前記第1の入力端子が接続される第1の入力インピーダンス素子と、一端に基準電圧が入力され、他端に前記第2の入力端子が接続される第2の入力インピーダンス素子と、前記第2の入力端子と前記第1の出力端子との間に接続される第1の負帰還インピーダンス素子と、前記第1の入力端子と前記第2の出力端子との間に接続される第2の負帰還インピーダンス素子と、前記第2の入力端子と前記第2の出力端子との間に接続される正帰還インピーダンス素子と、を含み、前記第1の負帰還インピーダンス素子と前記正帰還インピーダンス素子とを並列に接続した結果得られるインピーダンス値は、前記第2の負帰還インピーダンス素子のインピーダンス値と等しいことを特徴とするシングル差動変換回路。前記正帰還インピーダンス素子のインピーダンス値と前記第1の負帰還インピーダンス素子のインピーダンス値とが等しいことを特徴とする請求項11に記載のシングル差動変換回路。前記第1の入力インピーダンス素子のインピーダンス値と前記第2の入力インピーダンス素子のインピーダンス値とが等しいことを特徴とする請求項12に記載のシングル差動変換回路。上記した式のVCM/Vinは、抵抗値R3または抵抗値R2を0にすることによって0にすることができる。しかしながら、抵抗値R3を0または抵抗値R2を0にすれば、図5に示した回路はシングル差動変換回路として機能しない。また、同相電圧VCMを小さく抑えるために抵抗値R3または抵抗値R2を小さくすると、抵抗値R3と抵抗値R1との比と、抵抗値R4と抵抗値R2との比とがアンバランスになり、安定的な回路動作を乱す原因となるため、抵抗値R3や抵抗値R2は十分に小さな値とはできず、結果として同相電圧VCMを十分小さく抑えることができなかった。つまり、上記した従来技術では、同相電圧VCMを抑制することはできるものの、十分に小さく抑えることはできず、電圧Vinの変動による演算増幅器404の入力電圧の変動を増幅器としての機能を維持したまま十分に低減することはできなかった。すなわち、従来技術では、増幅器としての機能を維持したまま、同相電圧VCMを十分に低減することができなかった。本発明は、上記した点に鑑みてなされたものであり、増幅器としての機能を維持したまま、外部から入力される電圧の変動による演算増幅器の入力電圧の変動を十分に低減することができるシングル差動変換回路を提供することを目的とする。以上の課題を解決するため、本発明の一態様のシングル差動変換回路は、シングルで入力された入力信号を、互いに位相の極性が逆である2つの出力信号として出力するシングル差動変換回路であって、前記入力信号と基準電圧を示す信号とがそれぞれ入力され、互いに極性が逆である2つの入力端子例えば図1に示した反転入力端子104a、非反転入力端子104cと、互いに極性が逆である2つの出力端子例えば図1に示した非反転出力端子104b、反転出力端子104dと、を備える全差動型の演算増幅器例えば図1に示した演算増幅器104と、前記2つの入力端子のうちの一の入力端子と、前記2つの出力端子のうち、当該一の入力端子と極性が同じである出力端子との間に接続される正帰還インピーダンス素子例えば図1に示した正帰還インピーダンス素子103aと、を含むことを特徴とする。また、本発明の一態様のシングル差動変換回路は、上記した発明において、前記演算増幅器が、前記入力信号を示す信号が入力される第1の入力端子例えば図1に示した反転入力端子104aと、前記基準電圧を示す信号が入力される第2の入力端子例えば図1に示した非反転入力端子104cと、前記第1の入力端子と極性が同じである第1の出力端子例えば図1に示した反転出力端子104dと、前記第1の入力端子と極性が逆である第2の出力端子例えば図1に示した非反転出力端子104bを備え、前記演算増幅器の前記第2の入力端子と前記第1の出力端子との間に接続される第1の負帰還インピーダンス素子例えば図1に示した負帰還インピーダンス素子102bをさらに含むことが望ましい。また、本発明の一態様のシングル差動変換回路は、上記した発明において、前記第1の負帰還インピーダンス素子のインピーダンス値と前記正帰還インピーダンス素子のインピーダンス値とが等しいことが望ましい。また、本発明の一態様のシングル差動変換回路は、上記した発明において、前記演算増幅器の前記第1の入力端子と前記第2の出力端子との間に接続される第2の負帰還インピーダンス素子例えば図1に示した負帰還インピーダンス素子100をさらに含むことが望ましい。また、本発明の一態様のシングル差動変換回路は、上記した発明において、前記第1の負帰還インピーダンス素子と前記正帰還インピーダンス素子とを並列に接続した結果得られるインピーダンス値は、前記第2の負帰還インピーダンス素子のインピーダンス値と等しいことが望ましい。また、本発明の一態様のシングル差動変換回路は、前記第2の負帰還インピーダンス素子が、前記演算増幅器の前記第1の入力端子と前記第2の出力端子との間に接続され、前記第1の負帰還インピーダンス素子と等しいインピーダンス値を有する第3の負帰還インピーダンス素子例えば図1に示した負帰還インピーダンス素子102aと、前記正帰還インピーダンス素子のインピーダンス値と等しいインピーダンス値を有する第4の負帰還インピーダンス素子例えば図1に示した負帰還インピーダンス素子103bを含むことが望ましい。また、本発明の一態様のシングル差動変換回路は、上記した発明において、前記演算増幅器の前記第1の入力端子に接続される第1の入力インピーダンス素子例えば図1に示した入力インピーダンス素子101aと、前記第2の入力端子に接続される第2の入力インピーダンス素子例えば図1に示した入力インピーダンス素子101bと、をさらに含み、前記第1の入力インピーダンス素子のインピーダンス値と、前記第2の入力インピーダンス素子のインピーダンス値とが等しいことが望ましい。本発明の一態様のシングル差動変換回路は、第1の入力端子例えば図1に示した反転入力端子104aと、第2の入力端子例えば図1に示した非反転入力端子104cと、前記第1の入力端子と極性が同じである第1の出力端子例えば図1に示した反転出力端子104dと、前記第1の入力端子と極性が逆である第2の出力端子例えば図1に示した非反転出力端子104bと、を備える全差動型の演算増幅器例えば図1に示した演算増幅器104と、一端に入力信号が入力され、他端に前記第1の入力端子が接続される第1の入力インピーダンス素子例えば図1に示した入力インピーダンス素子101aと、一端に基準電圧が入力され、他端に前記第2の入力端子が接続される第2の入力インピーダンス素子例えば図1に示した入力インピーダンス素子101bと、前記第2の入力端子と前記第1の出力端子との間に接続される第1の負帰還インピーダンス素子例えば図1に示した負帰還インピーダンス素子102bと、前記第1の入力端子と前記第2の出力端子との間に接続される第2の負帰還インピーダンス素子例えば図1に示した負帰還インピーダンス素子100と、前記第2の入力端子と前記第2の出力端子との間に接続される正帰還インピーダンス例えば図1に示した正帰還インピーダンス素子103aと、を含み、前記第2の負帰還インピーダンス素子は、第3の負帰還インピーダンス素子例えば図1に示した負帰還インピーダンス素子103bと第4の負帰還インピーダンス素子例えば図1に示した負帰還インピーダンス素子102aとを含み、前記第1の負帰還インピーダンス素子のインピーダンス値と前記第3の負帰還インピーダンス素子のインピーダンス値とが等しく、前記正帰還インピーダンス素子のインピーダンス値と前記第4の負帰還インピーダンス素子のインピーダンス値とが等しいことを特徴とする。また、本発明の一態様のシングル差動変換回路は、上記した発明において、前記正帰還インピーダンス素子のインピーダンス値と前記第1の負帰還インピーダンス素子のインピーダンス値とが等しいことが望ましい。また、本発明の一態様のシングル差動変換回路は、上記した発明において、前記第1の入力インピーダンス素子のインピーダンス値と前記第2の入力インピーダンス素子のインピーダンス値とが等しいことが望ましい。本発明の一態様のシングル差動変換回路は、第1の入力端子例えば図1に示した反転入力端子104aと、第2の入力端子例えば図1に示した非反転入力端子104cと、前記第1の入力端子と極性が同じである第1の出力端子例えば図1に示した反転出力端子104dと、前記第1の入力端子と極性が逆である第2出力端子例えば図1に示した非反転出力端子104bと、を備える全差動型の演算増幅器例えば図1に示した演算増幅器104と、一端に入力信号が入力され、他端に前記第1の入力端子が接続される第1の入力インピーダンス素子例えば図1に示した入力インピーダンス素子101aと、一端に基準電圧が入力され、他端に前記第2の入力端子が接続される第2の入力インピーダンス素子例えば図1に示した入力インピーダンス素子101bと、前記第2の入力端子と前記第1の出力端子との間に接続される第1の負帰還インピーダンス素子例えば図1に示した負帰還インピーダンス素子102bと、前記第1の入力端子と前記第2の出力端子との間に接続される第2の負帰還インピーダンス素子例えば図1に示した負帰還インピーダンス素子100と、前記第2の入力端子と前記第2の出力端子との間に接続される正帰還インピーダンス素子例えば図1に示した入力インピーダンス素子103aと、を含み、前記第1の負帰還インピーダンス素子と前記正帰還インピーダンス素子とを並列に接続した結果得られるインピーダンス値は、前記第2の負帰還インピーダンス素子のインピーダンス値と等しいことを特徴とする。また、本発明の一態様のシングル差動変換回路は、上記した発明において、前記正帰還インピーダンス素子のインピーダンス値と前記第1の負帰還インピーダンス素子のインピーダンス値とが等しいことが望ましい。また、本発明の一態様のシングル差動変換回路は、上記した発明において、前記第1の入力インピーダンス素子のインピーダンス値と前記第2の入力インピーダンス素子のインピーダンス値とが等しいことが望ましい。以上説明した本発明の態様のシングル差動変換回路によれば、外部からシングル差動変換回路に入力される電圧が変動しても、電圧の変動に伴う演算増幅器の入力電圧の変動を増幅器としての機能を維持したまま十分に低減することができる。このような本発明によれば、外部から入力される電圧の変動による演算増幅器の入力電圧の変動を増幅器としての機能を維持したまま十分に低減することができるシングル差動変換回路を提供することができる。また、このようなシングル差動変換回路によれば、演算増幅器は変動しない所定の入力電圧を基準にして動作すればよいことになる。このため、演算増幅器として、コモンモードインプットレンジが狭い増幅器を使用することが可能となって、シングル差動変換回路の設計の自由度を高めることができる。以下、図を参照して本発明に係る一実施形態を説明する。回路構成図1は、本実施形態のシングル差動変換回路を説明するための図である。図1に示したシングル差動変換回路は、演算増幅器104と、2つの入力インピーダンス素子101a、101b、負帰還インピーダンス素子100、102b、正帰還インピーダンス素子103a、コモンモードフィードバック回路図中にCMFBと記す105を含む。負帰還インピーダンス素子100は、負帰還インピーダンス素子102a、103bを含んでいる。コモンモードフィードバック回路105は、演算増幅器104から出力されるコモンモード電圧を検出し、フィードバックする回路である。コモンモードフィードバック回路105により、出力コモンモード電圧を一定の値に維持できる。演算増幅器104は、全差動型の演算増幅器であって、反転入力端子104a、反転入力端子104aと極性が逆である非反転入力端子104c、非反転出力端子104b、非反転出力端子104bと極性が逆である反転出力端子104dを備えている。反転入力端子104aは、入力インピーダンス素子101aを介して信号入力端子106に接続される。また、信号入力端子106には外部から電圧Vipの信号が入力される。反転入力端子104aと非反転出力端子104bとの間には負帰還インピーダンス素子102aが接続される。非反転出力端子104bは、信号出力端子108に接続される。このとき、信号出力端子108から出力される電圧をVonとする。非反転入力端子104cは、入力インピーダンス素子101bを介して信号入力端子107に接続される。信号入力端子107にはアナロググランドが印加されている。非反転入力端子104cと反転出力端子104dとの間には負帰還インピーダンス素子102bが接続される。反転出力端子104dは、信号出力端子109に接続される。このとき、信号出力端子109から出力される電圧をVopとする。さらに、本実施形態では、反転入力端子104aと非反転出力端子104bとの間に負帰還インピーダンス素子103bが、非反転入力端子104cと非反転入力端子104cと極性が同じである非反転出力端子104bとの間に正帰還インピーダンス素子103aが接続されている。以上述べたインピーダンス素子のうち、本実施形態では、入力インピーダンス素子101a、101bのインピーダンス値をZ1、負帰還インピーダンス素子102a、102bのインピーダンス置をZ2、正帰還インピーダンス素子103a、負帰還インピーダンス素子103bのインピーダンス値をZ3とする。なお、入力インピーダンス素子101aのインピーダンス値と入力インピーダンス素子101bのインピーダンス値との比、負帰還インピーダンス素子102aのインピーダンス値と負帰還インピーダンス素子102bのインピーダンス値との比、正帰還インピーダンス素子103aのインピーダンス値と負帰還インピーダンス素子103bのインピーダンス値との比が、それぞれ等しければ、入力インピーダンス素子101a、101bのインピーダンス値が同じであり、負帰還インピーダンス素子102a、102bのインピーダンス値が同じであり、正帰還インピーダンス素子103a、負帰還インピーダンス素子103bのインピーダンス値が同じである場合と同様の効果を奏する。演算増幅器104の反転入力端子104a、非反転入力端子104cは、互いに極性が逆であり、入力信号と基準電圧を示す信号とがそれぞれ入力される。また、信号出力端子108、109は、位相の極性が互いに逆である信号が出力される。図中のn、pの添え字は、信号の位相の極性を示すものであり、nの添え字で示した信号と、pの添え字で示した信号とは互いに極性が逆の関係になっている。nの添え字で示した信号同士、pの添え字で示した信号同士は、互いに極性が同じ関係になっている。このような構成のシングル差動変換回路によれば、2つの入力端子のうちの一の入力端子と、2つの出力端子のうち、当該一の入力端子と極性が同じである出力端子との間に接続される正帰還インピーダンス素子103a、負帰還インピーダンス素子103bを設けたため、反転入力端子104a、非反転入力端子104cに接続されるノードに等しいインピーダンス値によって帰還をかけることができる。このため、電圧Vipが変動しても、正帰還インピーダンス素子103a、負帰還インピーダンス素子103bが変動に応じた帰還をかけて演算増幅器の入力電圧Vsn、Vspの変動を抑えることができる。図2は、図1に示した演算増幅器104の内部を説明するための回路図である。図中の入力端子104a、104cと出力端子104b、104dは図1の同名端子に相当する。また、図示したように、演算増幅器104には正電源電圧VDD、負電源電圧VSS、演算増幅器104を流れる電流を決定するためのVbiasp、Vbiasnが印加されている。動作次に、以上説明した本実施形態のシングル差動変換回路の動作を、式を使って説明する。1従来のシングル差動変換回路の動作ここでは、本実施形態のシングル差動変換回路の動作と比較するため、先ず、図4に示した従来のシングル差動変換回路の動作について式を使って説明する。なお、以下の式中のVip、Von、Vin、Vop、Vsn、Vsp、Z1、Z2、Z3は、全て図4中に示した、あるいは図4の説明において記した物理量である。図4に示した従来のシングル差動変換回路において、キルヒホッフの法則にしたがって図4中のVspが印加されるノードに流れ込む電流の総和が0となる条件は、以下の式によって表される。Vip-Vsp/Z1Von-Vsp/Z2=0上記の式を変形することにより、式1を得る。1/Z11/Z2Vsp=Vip/Z1Von/Z2...式1図4中のVsnが印加されるノードに流れ込む電流についても同様に、以下の式2が得られる。0-Vsn/Z1Vop-Vsn/Z2=01/Z11/Z2Vsn=Vop/Z2...式2差動出力電圧Vop-Vonを求めるために、式1と式2の両辺をそれぞれ引き算すると、1/Z11/Z2Vsp-Vsn=Vip/Z1Von-Vop/Z2を得る。演算増幅器104の利得が充分高ければ、Vsp=Vsnとみなすことができるので、式3を得る。Vop-Von=Z2/Z1Vip...式3一方、演算増幅器104の入力電圧Vsp、Vsnを求めるためには、式1と式2の両辺をそれぞれ足し合わせて、以下の式を得る。1/Z11/Z2VspVsn=Vip/Z1VonVop/Z2上記の式を変形すると、式4が得られる。1/2/VspVsn=Vip/Z1/2/1/Z11/Z2VopVon/Z2/2/1/Z11/Z2=Z2Vip/2/Z1Z2Z1VopVon/2/Z1Z2...式4ここで、VopVon/2は、図4に示したシングル差動変換回路の出力コモン電圧を表している。図4に示したシングル差動変換回路は、コモン電圧を、コモンモードフィードバック回路105を用いてアナロググラウンド=0になるように制御されている。なお、図4に示したシングル差動変換回路では、インピーダンス値Z1、Z2の関係だけで差動出力電圧Vop-Vonが決まるが、Vop、Vonが一意に決まらない。コモンフィードバック回路105は、Vop、Vonのコモン電圧を決定するための回路である。演算増幅器104の利得が充分高ければ、Vsp=Vsnとみなすことができ、式4の左辺はVsp=Vsnと考えられる。このため、式4から、以下の式5を得ることができる。Vsp=Vsn=Z2Vip/2/Z1Z2...式5式5から、従来のシングル差動変換回路では、演算増幅器104の入力電圧Vsp=Vsnが、外部から入力される信号の電圧Vipに依存して変化することが分かる。2本実施形態のシングル差動変換回路の動作次に、図1に示した本実施形態のシングル差動変換回路の動作を説明する。図1に示したシングル差動変換回路において、Vspの信号が入力されるノードに流れ込む電流の総和が0になる条件は、キルヒホッフの法則にしたがって、以下の式によって表される。Vip-Vsp/Z1Von-Vsp/Z2Von-Vsp/Z3=0この式を変形すると、式6を得る。Vsp1/Z11/Z21/Z3=Vip/Z1Von/Z2Von/Z3...式6Vsnが入力されるノードについても同様に、式7が得られる。0-Vsn/Z1Vop-Vsn/Z2Von-Vsn/Z3=0Vsn1/Z11/Z21/Z3=Vop/Z2Von/Z3...式7差動出力電圧Vop-Vonを求めるために、式6と式7との両辺をそれぞれ減算すると、以下の式が得られる。1/Z11/Z21/Z3Vsp-Vsn=Vip/Z1Von-Vop/Z2上記した式では、演算増幅器104の利得が充分高ければ、Vsn=Vspとみなすことができる。このとき、式8が得られる。Vop-Von=Z2Vip/Z1...式8式8は従来回路における式3と同じであるから、本実施形態は従来回路と同じ利得を持つことがわかる。式8において、Vop=-Vonであるから、以下の式9が得られる。Vop=-Von=Z2Vip/2/Z1...式9一方、演算増幅器104の入力電圧Vsp、Vsnを求めるためには、式6と式7の両辺をそれぞれ加算する。加算の結果、式10が得られる。1/Z11/Z21/Z3VspVsn=Vip/Z1VonVop/Z22Von/Z3...式10VopVon/2=0であるから、式9、10により、以下の式11が得られる。1/Z11/Z21/Z3VspVsn=Vip/Z1-Z2Vip/Z1/Z3=1/Z1-Z2/Z1/Z3Vip...式11式11において、Vsp、Vsnは、演算増幅器104の利得が充分高ければ、Vsp=Vsnとみなすことができる。このとき、式11から、式12を得ることができる。Vsp=Vsn=1/Z1-Z2/Z1/Z3Vip/2/1/Z11/Z21/Z3...式12式12において、インピーダンス値Z3、Z2を等しいとすれば、Vsp=Vsn=0...式13が成立する。つまり、本実施形態では、図1に示したインピーダンス素子102a、102bのインピーダンス値Z2と、インピーダンス素子103aのインピーダンス値Z3を等しい値とすることにより、入力電圧Vsp、Vsnを、外部から入力される電圧Vipに依存しないようにすることが可能になる。そして、入力電圧Vsp、Vsnが外部から入力される電圧Vipに依存しない実施形態では、入力電圧Vsp、Vsnの電圧Vipによる変動を増幅器としての機能を維持したまま完全になくすことができる。また、式12において、インピーダンス値Z3、Z2を近い値とすれば、Vsp=Vsn≒0...式14が成立する。つまり、本実施形態では、図1に示したインピーダンス素子102a、102bのインピーダンス値Z2と、インピーダンス素子103aのインピーダンス値Z3が近い値であるとき、入力電圧Vsp、Vsnの電圧Vipによる変動を増幅器としての機能を維持したまま十分に低減することができる。なお、本実施形態は、以上説明した構成に限定されるものではない。すなわち、本実施形態では、負帰還インピーダンス素子100を、負帰還インピーダンス素子102a、103bの2つの素子によって構成している。しかし、図1に示したように、負帰還インピーダンス素子100は、負帰還インピーダンス素子102a、103bを並列に接続した場合に得られるインピーダンス値を持った1つの素子として構成することができる。ただし、負帰還インピーダンス素子100のインピーダンス値Z4は、式15となる。Z4=Z2Z3/Z2Z3式15