命令実行パイプラインにおいて、第1のメモリアクセスを実行するメモリアクセス命令を処理する方法であって、下記を具備する方法:前記メモリアクセス命令のためにデータミスアラインメントを予測すること、及び、前記メモリアクセス命令のための実効アドレス生成に先立って、前記予測に応答して前記パイプラインにおいて少なくとも1つのマイクロ操作を生成すること、前記マイクロ操作はミスアラインドデータに対する第2のメモリアクセスを実行する。前記パイプラインにおいて少なくとも1つのマイクロ操作を生成することは、命令復号パイプステージにおいて前記マイクロ操作を生成することを具備する、請求項1に記載の方法。少なくとも1つのマイクロ操作を生成することは、前記マイクロ操作にパイプライン制御資源を割り当てることを具備する、請求項1に記載の方法。前記パイプライン制御資源は、命令トラッキングFIFOにおいて少なくとも1つのエントリを含む、請求項3に記載の方法。前記パイプライン制御資源は、キャッシュミスキュー中に利用可能なスロットを含む、請求項3に記載の方法。前記メモリアクセス命令のためにデータミスアラインメントを予測することは、ミスアラインメント予測ビットが設定されている間、全メモリアクセス命令がミスアラインドとして予測されるように、制御レジスタにおいて前記ビットを設定することを具備する、請求項1に記載の方法。前記メモリアクセス命令のためにデータミスアラインメントを予測することは、1以上の属性が設定される場合に、対応するページの全メモリアクセス命令がミスアラインドとして予測されるように、前記メモリアクセス命令ページテーブルエントリに前記属性を設定することを具備する、請求項1に記載の方法。前記メモリアクセス命令のためにデータミスアラインメントを予測することは、スタックポインタがミスアラインドであるときデータミスアラインメントを予測すること、及び前記スタックポインタがアラインドであるときデータアラインメントを予測すること、を具備する、請求項1に記載の方法。前記メモリアクセス命令のためにデータミスアラインメントを予測することは、アラインメントヒストリーを保存すること、及び前記アラインメントヒストリーに応答してミスアラインメントを予測すること、を具備する、請求項1に記載の方法。アラインメントヒストリーを保存することは、前記メモリアクセス命令に関連したアラインメントヒストリーを保存することを具備する、請求項9に記載の方法。前記アラインメントヒストリーは前記メモリアクセス命令に関連した複数の命令アドレスビットによってインデックスされる、請求項10に記載の方法。前記アラインメントヒストリーは最も新しい前記メモリアクセス命令のアラインメントを指示するフラッグを具備する、請求項11に記載の方法。前記アラインメントヒストリーを保存することは、各前記メモリアクセス命令のアラインメントに応答して二重モード飽和カウンタをインクリメントもしくはデクリメントすることを具備し、前記アラインメントヒストリーに応答してデータミスアラインメントを予測することは、前記二重モード飽和カウンタのMSBを出力することを具備する、請求項11に記載の方法。前記アラインメントヒストリーを保存することは、各前記メモリアクセス命令のアラインメントに応答して二重モード飽和カウンタをインクリメントもしくはデクリメントすることを具備し、前記アラインメントヒストリーに応答してデータミスアラインメントを予測することは、前記カウンタの複数のビットの符号化に基づいてデータミスアラインメント予測を出力することを具備する、請求項11に記載の方法。前記アラインメントヒストリーを保存することは、所定数の最も新しい前記メモリアクセス命令に関するアラインメントの複数の指示を保存することを具備し、前記アラインメントヒストリーに応答してデータミスアラインメントを予測することは、複数の二重モードカウンタのテーブルをインデックスするために前記複数の指示を用いること、及び前記インデックスされた二重モードカウンタのMSBを出力すること、を具備する、請求項14に記載の方法。アラインメントヒストリーを保存することは、全メモリアクセス命令と関連したアラインメントヒストリーを保存することを具備し、前記アラインメントヒストリーに応答してミスアラインメントを予測することは、複数の二重モードカウンタのテーブルをインデックスするために前記アラインメントヒストリーを用いること、及び前記インデックスされた二重モードカウンタのMSBを出力すること、を具備する、請求項9に記載の方法。前記アラインメントヒストリーを用いて複数の二重モードカウンタの前記テーブルをインデックスすることは、前記メモリアクセス命令と関連づけられた複数のアドレスビットと連結された、請求項16に記載の方法。前記アラインメントヒストリーを用いて複数の二重モードカウンタの前記テーブルをインデックスすることは、前記メモリアクセス命令と関連づけられた複数のアドレスビットと排他的論理和演算された、請求項16に記載の方法。アラインメントヒストリーを保存することは:各前記メモリアクセス命令の前記アラインメントに応答して独立の二重飽和カウンタをインクリメントあるいはデクリメントすること、及び、全メモリアクセス命令と関連した包括的アラインメントヒストリーを保存すること、を具備し;前記アラインメントヒストリーに応答してミスアラインメントを予測することは:前記メモリアクセス命令と関連した前記二重モード飽和カウンタの前記MSBを具備する第1のプレディクタを生成すること、前記メモリアクセス命令と関連した複数のアドレスビットと排他的論理和演算された前記包括的アラインメントヒストリーによってインデックスされたテーブルにおいて二重モードカウンタの前記MSBを具備する第2のプレディクタを生成すること、及び、選択二重モード飽和カウンタの前記MSBを出力すること、ここにおいて前記選択二重モード飽和カウンタは、前記第1のプレディクタおよび前記第2のプレディクタが一致しないとき、前記第1及び第2のプレディクタのうち正確であったものに有利な方向に、更新される、を具備する請求項9に記載の方法。過去のアラインメント経験を保存することは、過去の複数のメモリアクセス命令のアラインメントの統計的平均を維持することを具備する、請求項9に記載の方法。過去のアラインメント経験を保存することは、所定数の最も新しいメモリアクセス命令のアラインメントのローリング平均を維持することを具備する、請求項9に記載の方法。過去のアラインメント経験を保存することは、アラインドと予測された複数のミスアラインドメモリアクセスのミスアラインメントキャッシュを維持することを具備し、前記アラインメントヒストリーに応答してミスアラインメントを予測することは前記ミスアラインメントキャッシュにおいてヒットすることを具備する、請求項9に記載の方法。前記アラインメントヒストリーに応答してミスアラインメントを予測することは、前記メモリアクセス命令の復号に先立って前記ミスアラインメントキャッシュをインデックスすることを更に具備する、請求項22に記載の方法。ミスアラインドと予測された複数のアラインドメモリアクセスを前記キャッシュから取り除くことを更に具備する、請求項22に記載の方法。前記メモリアクセス命令のためにデータミスアラインメントを予測することは、前記メモリアクセス命令におけるフラッグに応答してデータミスアラインメントを予測することを具備する、請求項1に記載の方法。前記メモリアクセス命令のためにデータミスアラインメントを予測することは、可能性のあるミスアラインドメモリアクセス命令を具備する前記メモリアクセス命令に応答してデータミスアラインメントを予測することを具備する、請求項1に記載の方法。複数のパイプステージを具備する命令実行パイプラインと;メモリアクセス命令がミスアラインドデータにアクセスするであろうという予測を生成するミスアラインメントプレディクタと;前記メモリアクセス命令のために実効アドレスを生成することに先立って、追加のメモリアクセスを実行するために、前記予測に応答して、前記パイプラインにおいて追加のマイクロ操作を生成する制御論理とを具備する、パイプラインされたプロセッサ。前記追加のマイクロ操作は命令復号パイプステージにおいて生成される、請求項27に記載のプロセッサ。前記マイクロ操作は少なくとも1つの前記パイプステージを占有する、請求項27に記載のプロセッサ。前記ミスアラインメントプレディクタは前記メモリアクセス命令アラインメントヒストリーを保存するメモリを含む、請求項27に記載のプロセッサ。命令実行FIFOを更に具備し、前記制御論理は前記マイクロ操作に対応する前記命令実行FIFOにおいてエントリを生成する、請求項27に記載のプロセッサ。