"レイアウトデータから、配線ネットリストを抽出する第1ステップと、前記配線ネットリストの各配線について、配線間のクロストークによるディレイ変動量と等価的な容量を求める第2ステップと、前記等価的な容量を用いて前記配線ネットリストに基づいてディレイ計算を行う第3ステップと、を有することを特徴とする半導体装置の設計方法。請求項1記載の半導体装置の設計方法において、前記第1ステップと前記第2ステップとの間に、前記配線ネットリストに基づいてディレイ計算を行う第4ステップをさらに有し、前記第2ステップにおいて、前記第4ステップで得られた情報をもとに前記等価的な容量を求め、前記第3ステップにおいて、前記等価的な容量に基づいて前記配線ネットリストを補正し、補正された前記配線ネットリストに基づいてディレイ計算を行うことを特徴とする半導体装置の設計方法。請求項1または2記載の半導体装置の設計方法において、前記第2ステップにおいて、並行配線間のタイミングウインドウが重なる部分がない場合は、前記等価的な容量をゼロとすることを特徴とする半導体装置の設計方法。請求項1または2記載の半導体装置の設計方法において、前記等価的な容量は、元の配線容量に容量変換係数を乗ずることにより求められることを特徴とする半導体装置の設計方法。請求項4記載の半導体装置の設計方法において、前記容量変換係数は、前記並行配線を伝播する信号の立ち上がり/立ち下がり時間に依存することを特徴とする半導体装置の設計方法。請求項4記載の半導体装置の設計方法において、前記容量変換係数は、評価回路の測定結果に基づいて補正されることを特徴とする半導体装置の設計方法。請求項6記載の半導体装置の設計方法において、前記評価回路は、複数のインバータを奇数段直列に接続したリングオシレータと、前記リングオシレータの一部の配線に沿って設けられる第1配線と、前記第1配線に供給する第1パルスを発生するパルス発生回路と、前記第1配線と前記パルス発生回路の間に接続された第1バッファと、前記パルス発生回路と前記第1バッファとの間に接続される第2配線を具備し、前記第1配線と前記リングオシレータの一部の配線との間の距離は、前記第2配線と前記リングオシレータの一部の配線との間の距離より短いことを特徴とする半導体装置の設計方法。レイアウトデータから配線ネットリストを抽出する第1ステップと、各並行配線の動作により被害側配線に発生するクロストークノイズ発生量を求める第2ステップと、前記クロストークノイズ発生量が前記被害側配線の抵抗および容量により減衰して前記被害側配線の次段ゲートに到達するノイズ量を求める第3ステップと、前記被害側配線について、前記ノイズ量の総和を求める第4ステップと、前記ノイズ量の総和と許容ノイズ量とを比較し、クロストークノイズによる誤動作の危険性を判定する第5ステップと、を有することを特徴とする半導体装置の設計方法。請求項8記載の半導体装置の設計方法において、前記第1ステップと前記第2ステップとの間に、前記配線ネットリストに基づいてディレイ計算を行う第6ステップをさらに有し、前記第2ステップにおいて、前記第6ステップで得られた情報をもとに前記クロストークノイズ発生量を求めることを特徴とする半導体装置の設計方法。請求項8または9記載の半導体装置の設計方法において、前記第2ステップにおいて、配線間容量および対基板容量を用いて前記クロストークノイズ発生量を求めることを特徴とする半導体装置の設計方法。請求項8または9記載の半導体装置の設計方法において、前記第2ステップにおいて、前記被害側配線の有効配線長を考慮して前記クロストークノイズ発生量を求めることを特徴とする半導体装置の設計方法。請求項11記載の半導体装置の設計方法において、前記有効配線長は、前記被害側配線の配線特性と加害側配線の立ち上がり/立ち下がり時間とから求められることを特徴とする半導体装置の設計方法。請求項8または9記載の半導体装置の設計方法において、前記第2ステップにおいて、前記被害側配線の前段ゲートの駆動力および前記被害側配線の後段ゲートの入力容量を考慮して前記クロストークノイズ発生量を求めることを特徴とする半導体装置の設計方法。請求項8または9記載の半導体装置の設計方法において、前記第4ステップにおいて、各加害側配線のタイミングウインドウの重なりを考慮して前記ノイズ量の総和を求めることを特徴とする半導体装置の設計方法。請求項8または9記載の半導体装置の設計方法において、前記第2ステップにおいて、前記クロストークノイズ発生量を求める際に使用される計算式内の係数は、評価回路の測定結果に基づいて補正されることを特徴とする半導体装置の設計方法。請求項15記載の半導体装置の設計方法において、前記評価回路は、測定対象である被害側配線と、前記被害側配線を駆動する第1前段ゲートと、前記被害側配線を伝播した信号が入力される第1後段ゲートと、前記第1後段ゲートの出力がデータ入力されるフリップフロップと、前記被害側配線と並行する加害側配線と、前記加害側配線を駆動する第2前段ゲートと、を有し、前記第1前段ゲートおよび前記第2前段ゲートに入力される信号の極性、前記第1前段ゲートおよび前記第2前段ゲートの駆動力、前記被害側配線と前記加害側配線との並行位置、前記加害側配線の配線幅、前記第1後段ゲートの論理反転電圧、および前記フリップフロップのデータ取り込みタイミングを前記評価回路の設計および測定条件として種々設定し、前記評価回路を測定することを特徴とする半導体装置の設計方法。請求項16記載の半導体装置の設計方法において、前記評価回路は、前記第2前段ゲートの入力部と前記フリップフロップのクロック入力部との間に接続された可変遅延回路を有することを特徴とする半導体装置の設計方法。上述の通り、クロストークノイズは、微細化が進むに連れて大きな問題となることが考えられ、クロストークノイズによるディレイ変動量を正確に測定する必要が出てきた。しかし、クロストークノイズによるディレイ変動量を実測するための回路方式は提案されていない。クロストークノイズを実測するための一つの方法としては、クロストークノイズが発生していると考えられる配線にプローブを当て、信号波形を測定することが考えられるが、プローブを当てることによりプローブと配線間に容量が発生してしまい回路条件が変わってしまうことや、プローブ自体がノイズ発生源となってしまう等の問題があり、正確には実測することが出来ないことが本願発明者等によって見出された。そこで、本願発明の一つの目的は、クロストークノイズによるディレイ変動量を実測するための半導体集積回路を提供することにある。また、前記のようなクロストークノイズによるディレイ変動量を計算する方法について、本発明者が検討した結果、以下のようなことが明らかとなった。すなわち、前記aの方法では、各配線カテゴリについてクロストークマージンをディレイ変動量の最大値に設定した場合には過剰マージンとなり、ディレイ対策のためチップ面積や電力が増大し、ディレイ変動値の平均値に設定した場合においては、過少指摘となるケースが発生し実チップでのタイミング違反が発生することが考えられる。また、前記bの方法では、危険性の高い配線を過剰に指摘することにより、シミュレーション時間が増大することが考えられる。そこで、本発明の他の一つの目的は、配線間のクロストークノイズによるディレイ変動量を短時間で高精度に計算することができる半導体装置の設計方法を提供することにある。さらにまた、前記のようなクロストークノイズによる誤動作の危険性を判定する方法については、以下のようなことが明らかとなった。すなわち、微細化が進行することにより配線が高抵抗化し、配線の並行位置依存性が大きくなってきた。また、加害側配線のゲートの駆動力による影響が大きくなってきた。そのため、前記cの方法では、判定基準を安全方向に設定した場合は、危険な配線を過剰にチェックしてしまうことが考えられる。また、判定基準を平均的ケースで設定した場合は、ノイズ量を低く見積もってしまうことがあり、誤動作の危険性があった。また、前記dの方法では、危険性の高い配線を過剰に指摘することにより、シミュレーション時間が増大することが考えられる。そこで、本発明の他の一つの目的は、配線間のクロストークノイズによる誤動作の危険性を短時間で高精度に判定することができる半導体装置の設計方法を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。1本発明による半導体集積回路は、複数のインバータを奇数段直列に接続したリングオシレータと、前記リングオシレータの一部の配線に沿って設けられる第1配線と、前記第1配線に供給する第1パルスを発生するパルス発生回路と、前記第1配線と前記パルス発生回路の間に接続された第1バッファと、前記パルス発生回路と前記第1バッファとの間に接続される第2配線を具備し、前記第1配線と前記リングオシレータの一部の配線との間の距離は、前記第2配線と前記リングオシレータの一部の配線との間の距離より短いものである。2前記1の半導体集積回路は、前記リングオシレータの一部の配線に沿って設けられる第3配線と、前記第3配線と前記パルス発生回路との間に接続された第2バッファとを具備し、前記第3配線は、前記第1配線より太いものである。3前記1、2の半導体集積回路は、前記第1パルスが、第1レベルと第2レベルとの間で遷移し、前記第1レベルに保持される期間より前記第2レベルに保持される期間が長い第1モードと、前記第1レベルに保持される期間より前記第2レベルに保持される期間が短い第2モードとを有し、前記パルス発生回路は、前記第1モードと前記第2モードを切り換えるモード設定回路を有するものである。4本発明による半導体装置の設計方法は、レイアウトデータから、配線ネットリストを抽出する第1ステップと、前記配線ネットリストの各配線について、配線間のクロストークによるディレイ変動量と等価的な容量を求める第2ステップと、前記等価的な容量を用いて前記配線ネットリストに基づいてディレイ計算を行う第3ステップと、を有するものである。5前記4の半導体装置の設計方法は、前記第1ステップと前記第2ステップとの間に、前記配線ネットリストに基づいてディレイ計算を行う第4ステップをさらに有し、前記第2ステップにおいて、前記第4ステップで得られた情報をもとに前記等価的な容量を求め、前記第3ステップにおいて、前記等価的な容量に基づいて前記配線ネットリストを補正し、補正された前記配線ネットリストに基づいてディレイ計算を行うものである。6前記4、5の半導体装置の設計方法は、前記第2ステップにおいて、並行配線間のタイミングウインドウが重なる部分がない場合は、前記等価的な容量をゼロとするものである。7前記4、5の半導体装置の設計方法は、前記等価的な容量が、元の配線容量に容量変換係数を乗ずることにより求められるものである。8前記7の半導体装置の設計方法は、前記容量変換係数が、前記並行配線を伝播する信号の立ち上がり/立ち下がり時間に依存するものである。9前記7の半導体装置の設計方法は、前記容量変換係数が、評価回路の測定結果に基づいて補正されるものである。10前記9の半導体装置の設計方法は、前記評価回路が、前記1、2の半導体集積回路であるものである。11本発明による半導体装置の設計方法は、レイアウトデータから配線ネットリストを抽出する第1ステップと、各並行配線の動作により被害側配線に発生するクロストークノイズ発生量を求める第2ステップと、前記クロストークノイズ発生量が前記被害側配線の抵抗および容量により減衰して前記被害側配線の次段ゲートに到達するノイズ量を求める第3ステップと、前記被害側配線について、前記ノイズ量の総和を求める第4ステップと、前記ノイズ量の総和と許容ノイズ量とを比較し、クロストークノイズによる誤動作の危険性を判定する第5ステップと、を有するものである。12前記11の半導体装置の設計方法は、前記第1ステップと前記第2ステップとの間に、前記配線ネットリストに基づいてディレイ計算を行う第6ステップをさらに有し、前記第2ステップにおいて、前記第6ステップで得られた情報をもとに前記クロストークノイズ発生量を求めることを特徴とするものである。13前記11、12の半導体装置の設計方法は、前記第2ステップにおいて、配線間容量および対基板容量を用いて前記クロストークノイズ発生量を求めるものである。14前記11、12の半導体装置の設計方法は、前記第2ステップにおいて、前記被害側配線の有効配線長を考慮して前記クロストークノイズ発生量を求めるものである。15前記14の半導体装置の設計方法は、前記有効配線長が、前記被害側配線の配線特性配線抵抗、配線容量などと加害側配線の立ち上がり/立ち下がり時間とから求められるものである。16前記11、12の半導体装置の設計方法は、前記第2ステップにおいて、前記被害側配線の前段ゲートの駆動に伴う電荷の引き抜き効果および前記被害側配線の後段ゲートの入力容量を考慮して前記クロストークノイズ発生量を求めるものである。17前記11、12の半導体装置の設計方法は、前記第4ステップにおいて、各加害側配線のタイミングウインドウの重なりを考慮して前記ノイズ量の総量を求めるものである。18前記11、12の半導体装置の設計方法は、前記第2ステップにおいて、前記クロストークノイズ発生量を求める際に使用される計算式内の係数は、評価回路の測定結果に基づいて補正されるものである。19前記18の半導体装置の設計方法は、前記評価回路が、測定対象である被害側配線と、前記被害側配線を駆動する第1前段ゲートと、前記被害側配線を伝播した信号が入力される第1後段ゲートと、前記第1後段ゲートの出力がデータ入力されるフリップフロップと、前記被害側配線と並行する加害側配線と、前記加害側配線を駆動する第2前段ゲートと、を有し、前記第1前段ゲートおよび前記第2前段ゲートに入力される信号の極性、前記第1前段ゲートおよび前記第2前段ゲートの駆動力、前記被害側配線と前記加害側配線との並行位置、前記加害側配線の配線幅、前記第1後段ゲートの論理反転電圧、および前記フリップフロップのデータ取り込みタイミングを前記評価回路の設計および測定条件として種々設定し、前記評価回路を測定するものである。20前記19の半導体装置の設計方法は、前記評価回路が、前記第2前段ゲートの入力部と前記フリップフロップのクロック入力部との間に接続された可変遅延回路を有するものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。1クロストークノイズによるディレイ変動量を正確に測定することが可能となる。2クロストークノイズによるディレイ変動量を高精度に計算することが可能となる。3クロストークノイズによるディレイ変動量を短時間で計算することが可能となる。4クロストークノイズによる誤動作の危険性を高精度に判定することが可能となる。5クロストークノイズによる誤動作の危険性を短時間で判定することが可能となる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。実施の形態1図1は、本発明の実施の形態1である半導体装置の設計方法のフローを示すブロック図である。まず、図1により、本実施の形態1の半導体装置の設計方法の一例を説明する。本実施の形態の半導体装置の設計方法は、LSIなどの半導体装置の設計において、クロストークノイズによるディレイ変動量を計算し、回路設計にフィードバックするものであり、例えば、以下の手順で実施される。1回路図10とセルライブラリ11に基づき配置配線を行いステップS100、レイアウトデータ12を作成する。2レイアウトデータから、抵抗成分R、容量成分Cなどの要因を配線間容量抽出モード容量が全て対グランドGNDであると仮定しないモードで抽出しステップS101、配線RCネットリスト13を作成する。配線RCネットリスト13はSPEFStandardParasiticExchangeFormatなどの形態で作成される。3配線RCネットリスト13とディレイライブラリ14に基づいて、STAStaticTimingAnalysis;静的タイミング解析を実行しディレイ計算を行うステップS102。STAとは、あらかじめディレイライブラリを作成しておき、テーブルルックアップ補完計算式をもとに、ディレイ計算を網羅的に行うものであり、チップ全体などの大規模な回路でのディレイ検証では必須なものである。STAの結果として、各信号のタイミングウインドウ、立ち上がり時間/立ち下がり時間trf、ディレイ情報などからなるサマリ15が出力される。このディレイ情報では、クロストークノイズによるディレイ変動量は、まだ考慮されていない。4配線RCネットリスト13のノード情報とステップS102のSTAで得られた情報をもとに、クロストークノイズによるディレイ変動量を等価的な容量差分ΔCで表し、各被害側配線について配線RCネットリストの容量値変換ネット変換を行うステップS103。このとき使用される計算式および計算に使用される容量変換係数K容量変換定数A,Bなどの詳細は後述する。容量値変換の計算に使用される容量変換定数A,Bは、回路シミュレーションの結果および評価回路の測定結果から求められる。回路シミュレーションは、回路図10およびデバイスパラメータ16に基づき実施されるステップS104。評価回路は、レイアウトデータ12に基づきICとして製作され測定されるステップS105。また、評価回路の実測値により、容量変換定数A,B17が調整される。評価回路については、後述する。5変換補正された配線RCネットリストSPEF18とディレイライブラリ14に基づき、再度、STAを実行しディレイの計算を行うステップS106。STAの結果として、各信号のタイミング情報、立ち上がり時間/立ち下がり時間trf、ディレイ情報などからなるサマリ19が出力される。この中のディレイ情報は、クロストークノイズによるディレイ変動量が考慮された値となっている。6前記5で得られた情報により、回路図の修正を行うステップS107。次に、前記手順4における容量値変換ステップS103について使用する計算式などの詳細を説明する。まず、図2および図3により、以下の説明において使用するタイミングウインドウの概念について説明する。図2a~cはタイミングウインドウの概念を説明するための図であり、aは回路図、bおよびcはタイミングチャートである。一般にLSIの内部回路では、図2aに示すように、フリップフロップ、ラッチなどのデータ保持回路s1,s2,s3,...,sk,...,snから着目配線までのパス1,パス2,パス3,...,パスk,...,パスnの間には、複数のゲートゲート群20が存在し、そのゲート数や配線長などの違いにより、それぞれのパスの信号伝播時間は異なる。その様子を示したのが、図2bcであり、それぞれのパスを経由して信号が着目ネット22に到達して信号がLowからHighへ状態遷移した状態が図2b、HighからLowへ状態遷移した状態が図2cである。そして、その状態遷移のタイミングの最も早いものから最も遅いものまでのタイミングの範囲を着目ネットの状態遷移のタイミングウインドウという。図3a~eは、タイミングウインドウとクロストークノイズとの関係を示す図であり、aは被害側配線VICと加害側配線AGGが並行する様子を示し、b~eは被害側配線VICと加害側配線AGGの信号が状態遷移するタイミングを示す。図3aに示すように、被害側配線VICと加害側配線AGGが隣接して並行している場合、この領域には配線間容量が存在する。クロストークノイズは、加害側配線上の信号が状態遷移する際、その配線間容量を介して電荷が移動するため発生する。図3b~dは被害側配線VICと加害側配線AGGのタイミングウインドウが重なっているが、図3eはタイミングウインドウが重なっていない。このような場合、b~dはクロストークノイズの影響を受けるが、eはクロストークノイズの影響を受けない。前記手順4において、容量値変換を被害側配線ごとに行うが、このとき、加害側配線と被害側配線とのタイミングウインドウが重ならない場合は、加害側配線と被害側配線との配線間容量を対基板グランド化する。すなわち、総容量を不変とする。タイミングウインドウは立ち上がり時間/立ち下がり時間trfを考慮する。タイミングウインドウが重なる場合は、次式により配線間容量値Cを変換して、対基板グランド化する。C’=C1K=CΔCK=A{1-exp-B|trfv/trfa|}...式1|x|はxの絶対値を示す。ただし、C’は変換後の容量、Cは変換前の容量、Kは容量変換係数、ΔCはクロストークノイズによるディレイ変動量と等価的な容量差分、AおよびBは容量変換定数、trfvは被害側配線の立ち上がり/立ち下がり時間、trfaは加害側配線の立ち上がり/立ち下がり時間である。なお、容量変換定数A,Bはプロセステクノロジの世代ごとに決まる値であり、後述する評価回路を実測することにより求められる。式1において、最も特徴的なところは、trfv/trfaを用いている点である。このことは、本願発明者等が経験上、ΔCの値がtrfv/trfaと相関があることを見出したことに基づいている。したがって、上記式1は一例であり、trfv/trfaを用いていれば上記式1と異なる式であってもC’を求めることは可能である。ただし、本願明細書では、説明を分かりやすくするため、以下、式1を用いて説明を行う。ここで、式1は加害側状態遷移と被害側状態遷移が逆相で適用する。というのも状態遷移が逆相のケースでディレイ変動値が正の値となり、MAXディレイ違反を起こす引き金となるからである。一方で同相のクロストークディレイ変動によりMINディレイ違反を起こすケースも考えられるが、本願発明者の経験上ほとんどなく同相側のディレイ変動を加算していない。加算したい場合は、isgn←の値を式に乗じる。iiK=Atanhとしてtrfv/trfaが負となるケースでも妥当な値を出すよう変形してもよい。さらに、被害側配線に並行する加害側配線が複数ある場合の計算式について説明する。図4は、被害側配線VICの両側に加害側配線AGGa,AGGbが並行している場合の各配線の寄生容量を示す図である。図4では、被害側配線VICと加害側配線AGGaの間に並行配線間容量Cpaが、被害側配線VICと加害側配線AGGbの間に並行配線間容量Cpbが、被害側配線VICと基板の間に対基板容量Cgが、加害側配線AGGaと基板の間に対基板容量Cgaが、加害側配線AGGbと基板の間に対基板容量Cgbが存在している。このとき、被害側配線VICと加害側配線AGGaの間にはタイミングウインドウの重なりがなく、被害側配線VICと加害側配線AGGbの間にはタイミングウインドウの重なりがあるものとする。クロストークノイズの影響を考慮しない場合、被害側配線VICにおける寄生容量Ctotalは次式のようになる。Ctotal=CgCpaCpb一方、クロストークの影響を考慮した場合、被害側配線VICにおける寄生容量Ctotalは次式のようになる。Ctotal=CgCpaCpb1Kさらに、図5により、被害側配線に並行する加害側配線が複数ある場合の計算式について詳しく説明する。図5aは、被害側配線VICの両側に加害側配線AGGa,AGGbが並行している状態を示す図、図5bは、被害側配線VICの両側に加害側配線AGGa,AGGbが並行している場合の各配線の寄生容量および寄生抵抗を示す図である。図5a,bでは、被害側配線VICと加害側配線AGGaの間で隣接して並行している部分ノードA,B,C,Dに配線間容量Cpa1,Cpa2,Cpa3,Cpa4が、被害側配線VICと加害側配線AGGbの間で隣接して並行している部分ノードA,B,Cに配線間容量Cpb1,Cpb2,Cpb3が存在している。また、被害側配線VICのノードA,B,C,Dには、被害側配線VICと基板の間に対基板容量Cg1,Cg2,Cg3,Cg4が存在している。加害側配線AGGa,AGGbと基板の間の対基板容量は省略してある。また、各配線のノード間には配線抵抗が分割して示されている。このとき、被害側配線VICと加害側配線AGGaの間にはタイミングウインドウの重なりがなく、被害側配線VICと加害側配線AGGbの間にはタイミングウインドウの重なりがあるものとする。クロストークの影響を考慮しない場合、被害側配線VICのノードAにおける寄生容量Ctotalは次式のようになる。Ctotal=Cg1Cpa1Cpb1一方、クロストークの影響を考慮した場合、被害側配線VICの各ノードにおける寄生容量Ctotalは次式のようになる。ノードA:Ctotal=Cg1Cpa1Cpb11KaノードB:Ctotal=Cg2Cpa2Cpb21KbノードC:Ctotal=Cg3Cpa3Cpb31KcノードD:Ctotal=Cg4Cpa4ただし、Kは容量変換係数であり、容量変換定数A,B、被害側配線VICの各ノードにおける立ち上がり/立ち下がり時間trfv、加害側配線AGGbの立ち上がり/立ち下がり時間trfbで表すと、次式のようになる。K=A{1-exp-B|trfv/trfb|}すなわち、Ka=A{1-exp-B|/|}ここで、計算精度を高めるため、各ノードにおけるtrf情報を利用しているが、STAツールの都合や計算時間の都合により、並行開始位置でのtrfやソースゲート直後のtrfで代用してもよい。多くの場合並行開始位置でのtrfで充分な精度が得られるため以下これを用いるとして進める。したがって、本実施の形態1の半導体装置の設計方法によれば、市販のSTAツールの実行結果であるディレイ情報をもとに、一般的な入力ファイルである配線RCネットリストSPEFの容量値に補正をかけるだけで、クロストークノイズによるディレイ変動量をディレイ計算に含めることが可能となる。また、回路シミュレータは回路の実際の動作をトレースするため、チップ全体で回路シミュレーションを実行することが事実上不可能であるのに対し、STAの枠組み内で、すなわちSTAツールを2度実行するのみで、クロストークノイズによるディレイ変動量を算出することができ、短時間で網羅的なチェックを行うことができる。また、配線種ごとにカテゴライズするなどの従来の手法と比較して、非常に正確なディレイ値を得ることができる。そのため、従来、設計で指摘しきれなかったディレイ違反が減少し、過剰指摘が減少し、ディレイ検証時間が減少する。そして、ディレイ違反は、選別時の歩留りとして見えていたため、歩留り向上に貢献する。また、過剰指摘ネット対策のための再配置、セル最適化により発生していたチップ面積の増大や消費電力の増大が改善され、設計時間が短縮する。よって、設計TATTurnAroundTimeが減少し、チップ面積が減少し、LSIの高速化低消費電力化が図れ、歩留りが向上する。なお、前記実施例では、STAツールとネット変換容量値変換ツールを別々のプログラムとした場合について説明したが、ネット変換ツールの機能をSTAツール内に直接組み込んでもよい。図6により、クロストークノイズによるディレイ変動量をSTAツールのディレイ計算に直接組み込む方法を説明する。図6は、本実施の形態1の半導体装置の設計方法の変形例を示すブロック図である。図6では、前記実施例の手順3、4を省略し、前記実施例の手順5において、クロストークノイズによるディレイ変動量をSTAツールのディレイ計算に直接組み込み、STAディレイ計算を行っている。すなわち、ステップS102STA、ステップS103容量値変換を省略して、ステップS106のSTAにおいて、クロストークノイズによるディレイ変動量をSTAツールのディレイ計算に直接組み込んだものである。以下、クロストークノイズによるディレイ変動量をSTAツールのディレイ計算に直接組み込む方法を具体的に説明する。まず、配線RCネットリストにおけるディレイの基本的概念を説明する。図7は、容量モードにおけるCMOSインバータ回路のディレイを示す概念図であり、aは、CMOSインバータと負荷容量Clからなる回路図、bはディレイTpdと負荷容量Cとの関係を示す図である。図8は、RC遅延モードにおけるCMOSインバータ回路のディレイを示す概念図であり、aは、CMOSインバータと負荷容量Cwと負荷抵抗Rwからなる回路図、bはディレイTpdと負荷容量Cとの関係を示す図である。図7aの回路のように、容量モードにおいて配線抵抗を考慮しない場合、CMOSインバータの入力をLowからHighに状態遷移させて、負荷容量Clの電荷を放電する場合、ディレイTpdと負荷容量Clとの関係は図bのようになり、ディレイTpdを次式で表すことができる。Tpd=tpd0ClRonただし、Ronは、nMOSトランジスタのオン抵抗である。一方、図8aの回路のように、配線抵抗を考慮したRC遅延モードの場合、ディレイTpdと負荷容量Cwとの関係は図8bのようになり、ディレイTpdを次式で表すことができる。Tpd=tpd0CwRonkRw/2ただし、kはRC遅延補正係数であり、通常は1である。図9は、分布定数線路とRC遅延との関係を示す図である。配線モデルを集中定数、π型モデル、π2型モデル、π型梯子モデルとで比較した場合を示す。図9のように、π型モデル、π2型モデル、π型梯子モデルの場合の時定数は、すべてRwCw/2となり、この値はRC遅延に一致する。以上より、ゲートごとのディレイTpdは、次式で表される。Tpd=tpd0RonCwkRwCw/2同様にして、立ち上がり/立ち下がり時間Trfは次式で表される。Trf20-80=trf06RonCw/5kRwCw/2ただし、入力信号のTrfが大きい場合は、上記の式からずれてしまう。この場合は、入力信号のTrfごとのディレイテーブルを持ったり、入力信号のTrf補正項を持ったりすることにより解決する。図10は、配線のRCモデルを示す図である。図10において、Rmは、着目ノードまでの配線抵抗を示す。図10のような配線の場合、クロストークノイズによるディレイ変動量と等価的な容量差分ΔCは、次式で表される。ΔC=CKK=A{1-exp-B|trfv/trfa|}ΔC=C{A1-exp-B|trfv/trfa|}したがって、クロストークノイズによるディレイ変動量Δtpdは次式で表される。Δtpd=RonkRmΔC=RonkRmC{A1-exp-B|trfv/trfa|}ただし、Kは容量変換係数、AおよびBは容量変換定数テクノロジごとに一つの値であり、実測から補正をかけるのはこの値、Rmは着目ノードまでの抵抗値である。よって、上式のディレイ変動量Δtpdを元のディレイ値に加算することにより、ディレイを直接計算することができる。複数ノードで並行している場合は、図29に示す配線モデルに従って、次のように計算する。ΔCn=KCnただし、タイミングウインドウが重なっている場合のみ適用し、図29ではノードm,ノードn-1,ノードnのみタイミングウインドウが重なるとする。ここで、Cnはノードnのカップリング容量であるn=1,2,3,...。この場合のディレイ総変動量ΔTPDは次式のようになる。次に、評価回路の実測結果から容量変換定数A,Bを求める方法について説明する。配線の各ノードのディレイ変動量をΔtpdnとすると、着目配線のディレイ総変動量ΔTPDは次式で表すことができる。上式のうち、kは配線リングオシレータや回路シミュレータでチューニング済みであり、ΣRonkRmCnの部分はネットリストから決まる定数項であるので、この部分をαとおくと、K=A{1-exp-B|trfvn/trfan|}より、ディレイ総変動量ΔTPDは、次式のようになる。ΔTPDn=Aαn{1-exp-B|trfv/trfa|}ただし、nはネット条件である。したがって、ディレイ総変動量ΔTPDnの式は、変数A,Bのみの連立方程式となり、評価回路の実測データから求めることができる。次に、容量変換定数A,Bを実測により求めるための評価回路について説明する。図11は、クロストークノイズによるディレイ変動を測定するためのディレイ変動量測定回路の一例を示している。本実施例におけるディレイ変動量測定回路は、リングオシレータROおよびその一部にクロストークノイズを印加する並行配線および加害ゲートAG、被害ゲートVGよりなるクロストーク印加部CTN、クロストークノイズを被害ゲートVGの遷移タイミングに対して一定のずれをもって入力するためのタイミングコントロール部TC、タイミングコントロール部から受けたタイミング情報を元にノイズパルスAGSを発生し被害/加害の遷移モードを決めるパルス発生回路PGENで構成される。パルス発生回路PGENと被害ゲートとの間の配線とリングオシレータROの配線との距離は、クロストーク印加部CTNにおいてのみクロストークノイズが印加されるように、十分にリングオシレータROの配線からはなれた位置、即ち、クロストーク印加部CTNにおける並行配線とリングオシレータの配線との距離と比較して遠い位置に配置される。リングオシレータROは、インバータINVを奇数段直列に接続する構成となっている。なお、図11では、2段のインバータを一つのバッファBUFとして示している。また、リングオシレータを構成するバッファBUFの一部の出力をタイミング情報信号TIMとしてタイミングコントロール部TCに入力する構成とし、タイミングコントロール部TCにおいて、複数のタイミング情報信号TIMのうち一つを選択する構成としている。このように構成することにより、被害ゲートVGの状態遷移に対し一定のタイミングずれでクロストークノイズ印加用のタイミング情報を容易に取得することが可能となると共に、回路を共通化することができ面積を小さくすることができる。また、タイミング情報信号TIMは、波形の立ち下がり、もしくは波形の立ち上がりのいずれかで取得する必要があるため、インバータの偶数段毎バッファBUFの出力毎にタイミングコントロール部TCに入力している。図12は、タイミングコントロール部TCの構成を示すブロック図である。タイミングコントロール部TCは、ディレイ変動測定回路の外部から入力される制御信号ENCをデコーダDECでデコードし、そのデコード結果に基づいてセレクタSELで複数のタイミング情報信号TIMのうち一つを選択する構成としている。なお、本実施例では、タイミング情報信号TIMは32本入力される構成としているが、その本数は限定されないことは言うまでもない。なお、タイミング情報信号TIMの本数を多くすると、クロストークノイズ印加用のパルスのタイミングのレンジを広くすることが可能となる。図13は、タイミングコントロール部TCの別の構成を示すブロック図である。図13で示されるタイミングコントロール部TCは、セレクタSELを8本から1本を選択するセレクタSEL1~SEL4と4本から1本を選択するセレクタSEL5から構成されている。通常、回路設計は、標準セルを用いて論理合成ツールや自動配線ツールを用いて行われるが、図12に示されているような32本から1本を選択するセレクタ等は、通常登録されておらず、新たに作成するする必要がある。しかし、図13に示されるようにセレクタを分割することにより、標準セルとして登録されている従来のセレクタを用いることが可能となり、回路設計が容易となる。図14は、パルス発生回路PGENの構成を示すブロック図である。パルス発生回路PGENは、被害側のパルスの立ち上がり時に加害側のパルスの影響を受けさせるか、立ち下がり時に加害側のパルスの影響を受けさせるかを決定するための被害側モード設定回路VEOR、加害側のパルスを発生させる加害パルス発生回路APG、加害側のパルスを立ち上げることで被害側のパルスに影響を与えるか、立ち下げることで被害側のパルスに影響を与えるかを決定する加害側モード設定回路AEORで構成されている。また、加害パルス発生回路APGは、1個のインバータ、ディレイ回路、ナンド回路で構成されており、被害側モード設定回路VEORから出力されたパルスからワンショットパルスHighの期間がLowの期間より短いパルスを発生させる。加害側モード設定回路AEORは、上記のHighの期間が短いワンショットパルスを、Highの期間を短くして出力するかLowの期間を短くして出力するかのモード切り換えを加害側モード設定信号AMODにしたがって行っている。このように構成することにより、被害側:立ち下がり、加害側:立ち下がり、被害側:立ち上がり、加害側:立ち下がり、被害側:立ち下がり、加害側:立ち上がり、被害側:立ち上がり、加害側:立ち上がりの4つの組み合わせが可能となり、回路の実動作において考えられる被害加害の全モードでの測定が可能となる。図15は、本実施例の動作波形図である。図15において、aは、クロストーク印加部CTNにおける被害側パルス、bは、クロストーク印加部CTNの加害側パルス、cは、リングオシレータの出力OUTの波形図である。なお、破線は、クロストークノイズを考慮しない場合であり、実線は、クロストークノイズの影響を受けた場合の波形図となっている。被害側パルスは、クロストーク印加部CTNにおいて、加害側パルスの影響を受けることによりディレイを生じることになる。また、本実施例ではリングオシレータを用いているためクロストークノイズによりディレイを生じたパルスがフィードバックされ、再度、クロストーク印加部CTNに到達し、さらに、加害側パルスの影響を受けて、さらに、ディレイが生じることになる。したがって、リングオシレータの出力OUTは、クロストークノイズを考慮しなかった場合と比べて、周期が長くなることになる。クロストークノイズによるディレイ変動量は、クロストークノイズの印加がない場合のリングオシレータROの発振周波数をf0、クロストークノイズの印加がある場合のリングオシレータROの発振周波数をfとすると、それぞれの発振周期は、1/f0,1/fとなる。したがって、1/f0-1/fがクロストークノイズによるディレイ変動量となる。即ち、リングオシレータROの出力をオシロスコープ等で測定することにより、正確に測定することが可能となる。ここで、クロストークノイズの影響を正確に測定するためには、被害側パルスの遷移タイミングと加害側パルスの遷移タイミングをあわせる必要がある。本実施例では、加害側パルスの発生をリングオシレータのタイミング情報を用いている、即ち、ディレイ変動を生じた後の被害側パルスの遷移タイミングを用いているため加害側パルスと被害側パルスの遷移タイミングを容易にあわせることができる。また、加害側パルスは、図14に示すパルス発生回路PGENによりワンショットパルスとされ、被害側パルスが立ち下がる前に、立ち上がる波形となっている。このようにすることにより、被害側パルスの立ち上がり部分のみでディレイ変動が生じ、立ち下がり部分ではディレイ変動が生じないようにすることが可能となる。なお、図15では、加害側パルスの遷移方向と被害側パルスの遷移方向が逆であるためディレイ値が増大し、周波数が減少しているが、加害側パルスの遷移方向と被害側パルスの遷移方向が同じである場合には、ディレイが減少し、周波数が増大することになる。図16は、図1に示したディレイ変動量測定回路の変形例である。上述したが、クロストークノイズによるディレイ変動量を正確に測定するためには、クロストーク印加部CTNにおいて、被害側パルスの遷移タイミングと加害側パルスの遷移タイミングをあわせる必要がある。しかし、加害側パルスは、タイミングコントロール部TCやパルス発生回路PGENを介してクロストーク印加部CTNの出力されるため、リングオシレータROをそのまま伝播する被害側パルスに対してディレイが生じる。そのディレイの大きさによっては、リングオシレータROのタイミング情報をそのまま使用するとクロストーク印加部CTNにおいて被害側パルスと加害側パルスとのタイミングをあわせることが困難になる場合がある。本実施例では、上述の問題を解決するためにタイミング調整回路DADJを設けてある。即ち、タイミング調整回路DADJを介してタイミングコントロール部TCにタイミング情報を与えることにより、クロストーク印加部CTNにおいて加害側パルスの遷移タイミングを被害側パルスの遷移タイミングに対して、遅らせることが可能となり、クロストーク印加部CTNにおける被害側パルスと加害側パルスの遷移タイミングをあわせることが可能となる。図17は、クロストーク印加部CTNの他の実施例である。図11、図16のクロストーク印加部CTNと比較して、4種類のクロストーク印加回路AC0,AC1,AC2,AC3が設けられているのが特徴である。即ち、クロストーク印加回路AC0を基準とすると、クロストーク印加回路AC1では、加害側パルスを伝達する配線が被害側パルスを伝達する配線より太くされており、クロストーク印加回路AC2は、加害側パルスを出力するバッファの駆動力が被害側パルスを出力するバッファの駆動力より大きくしてある。さらに、クロストーク印加回路AC3は、加害側パルスを伝達する配線と被害側パルスを伝達する配線の間が、1チャネル分遠くにある構成となっている。このように、クロストーク印加部CTNに数種類のクロストーク印加回路を設け、そのうちの一つをクロストーク印加条件選択信号ASEL0~ASEL3により選択する構成とすることにより、一つのディレイ変動量測定回路で、実回路で起こりうる種々の条件でクロストークによるディレイ変動量を測定することが可能となる。また、本実施例のクロストーク印加部には、加害側パルスをクロストーク印加回路AC2,AC3に伝達する経路に可変ディレイ回路VDLYが設けられている。この可変ディレイ回路は、複数の条件の組み合わせ、例えばクロストーク印加回路AC0~AC3までのすべてをクロストーク印加条件選択信号により選択した場合に、被害側パルスにクロストーク印加回路AC0,AC1において生じた分のディレイを発生させ、被害側パルスと加害側パルスのタイミングを調整するものである。このように可変ディレイ回路を有することにより、複数の回路条件の組み合わせて測定することができる。実施の形態2図18は、本発明の実施の形態2である半導体装置の設計方法のフローを示すブロック図である。まず、図18により、本実施の形態2の半導体装置の設計方法の一例を説明する。本実施の形態の半導体装置の設計方法は、LSIなどの半導体装置の設計において、クロストークノイズによる誤動作の危険性を計算式から判定し、回路設計にフィードバックするものであり、例えば、以下の手順で実施される。1回路図30とセルライブラリ31に基づき配置配線を行いステップS200、レイアウトデータ32を作成する。2レイアウトデータ32から、抵抗成分R、容量成分Cなどの要因を抽出しステップS201、配線RCネットリスト33を作成する。配線RCネットリスト33はSPEFなどの形態で作成される。3配線RCネットリスト33とディレイライブラリ34に基づいて、STAStaticTimingAnalysis;静的タイミング解析を実行しディレイ計算を行うステップS202。STAの結果として、各信号のタイミングウインドウ、立ち上がり時間/立ち下がり時間trf、ディレイ情報などからなるサマリ35が出力される。4配線RCネットリストSPEF33のノード情報と前記3のSTAステップS202で得られた情報をもとに、ノイズチェックを行うステップS203。ノイズチェックの結果として、クロストークノイズによる誤動作の判定結果としてサマリ37が出力され、誤動作の危険性のある配線が指摘される。このときに使用される計算式および計算に使用される係数m,p,qなどの詳細は後述する。クロストークノイズによる誤動作の判定の計算に使用される係数m,p,qは、回路シミュレーションの結果および評価回路の実測値から求められる。回路シミュレーションは、回路図30およびデバイスパラメータ36に基づき実施されるステップS204。評価回路は、レイアウトデータ32に基づきICとして製作され測定されるステップS205。また、評価回路を測定し、その結果により、係数m,p,qを調整する。係数m,p,qの具体的な調整方法についても後述する。5前記4で得られた情報サマリ37により、回路図の修正を行うステップS206。次に、ノイズチェックステップS203の具体的な内容を説明する。以下に示す4つのステップにて被害側の次段ゲートに到達するノイズを見積もり、誤動作判定を行う。ステップ1並行位置における発生ノイズ量計算ステップ1.1配線抵抗による容量遮蔽効果考慮ステップ1.2配線抵抗による容量遮蔽効果考慮ステップ1.3被害側ソースゲートによる電荷引抜効果考慮ステップ2クロストークノイズのシンクゲートへのノイズ伝播効果考慮ステップ3被害タイミング考慮によるノイズ総量計算ステップ4ノイズ総量と判定基準電圧との比較以下、各ステップを具体的に説明する。ステップ1並行位置における発生ノイズ量計算ノイズ発生量計算にはVnoise=VddCp/Ctotalを用いる。ただしここで、前に上げたステップ1.1,ステップ1.2,ステップ1.3の3効果を考慮する。ステップ1.1配線抵抗による容量遮蔽効果配線抵抗による容量遮蔽効果とは、図30を用いて説明すると、配線にある状態遷移が発生するとき、低抵抗の場合遷移点近傍と遷移点から遠い点では同時刻においては同程度の電荷の充電が行われていたが、高抵抗となると遷移点から遠い点では配線抵抗に阻害され近傍と比較して少量しか充電がなされなくなる現象である。この現象により、被害側配線の総容量が減少するのを考慮に入れる。容量遮蔽効果を示す関数は、図31に示す通りさまざま変更可能であるが、一例として図31の3を用いた場合とし、以下説明する。また、考慮の方法を明確とするため単位長さあたりの抵抗及び容量は一定として進める。図19は、本実施の形態2の半導体装置の設計方法において、クロストークノイズ発生量を求める際の被害側配線と加害側配線の並行位置を示す図である。図19において、VICは被害側配線、AGGは加害側配線、Lpは並行配線長、Lsは被害側配線のソースゲート配線の前段ゲート寄りの非並行配線長、Leは被害側配線のシンクゲート配線の後段ゲート寄りの非並行配線長、leff_sは被害側配線のソースゲート寄りの非並行部分の有効配線長、leff_eは被害側配線のシンクゲート寄りの非並行部分の有効配線長である。なお、以下の式において、Cwは単位長さあたりの非並行部分の被害側配線容量、Cpは単位長さあたりの配線間容量、Cgは並行部分の被害側の単位長さあたりの対基板容量、Cinは被害側のシンクゲート入力容量、Ronは被害側のソースゲートのオン抵抗、Rwは被害側配線VICの単位長さあたりの配線抵抗である。ここで、有効配線長とは、配線抵抗による容量をいう。まず、次式により、非並行部分の有効配線長leff_s,leff_eを求める。ただし、trfは並行開始点における加害側の立ち上がり/立ち下がり時間20~80、mはtrfによる有効電荷範囲係数である。上式は、加害側trfによるノイズ印加効果および配線抵抗による容量遮蔽効果を考慮した式である。次に、次式により、Ctotalを求める。ただし、Leff_s=inf2leff_s,Ls、Leff_e=inf2leff_e,Le、Cpは単位長当たりの配線間容量、Cgは並行部分の単位長当たりの被害側の対基板容量である。Ctotal=Ctotal1を基本型とする。上式は、有効配線長を考慮した式である。なお、inf関数の返り値は引数中で最も小さい値である。図31の関数が1,2,3の場合は上記同様の場合分けが必要である。図31の関数が4の場合はLeff_s=Ls,leff_e=Leとする。ステップ1.2配線抵抗による容量遮蔽効果図32に示すように、ステップ1.1で考慮した遮蔽効果係数を後段入力容量に適用する。次に、基本型Ctotal1に対して、以下の条件分岐を行う。Le≦2leff_eのとき、Ctotal2=Ctotal11-Le/2leff_eCinLe>2leff_eのとき、Ctotal2=Ctotal1図31の関数が1,2,3の場合は上記同様場合分けが必要である。図31の関数が4の場合は、Ctotal2=Ctotal1Cin1-tanh2Le/leff_eステップ1.3被害側ソースゲートによる電荷引抜効果考慮図33を用いて説明する。ノイズ発生箇所にVnoiseのノイズが発生すると仮定すれば、電源とノイズ発生箇所間に電位差が発生するため、MOSオン抵抗Ronとノイズ発生箇所までの抵抗Rnを介して電流i=Vnoise/RonRnが流れるオームの法則より。一方、Q=CVを時間微分すると、i=CdV/dtが成立し、変形して、iΔt=CΔVと書けるiΔtを引き抜き電荷の総量とする。Δtを加害側trfに比例する値qtrfとすると、CtotalVnoise=CpVdd-iΔt=CpVdd-Vnoise/RonRnqtrfVnoiseについて解けば、次式のようになる。Vnoise=VddCp/Ctotalqtrf/RonRn電荷の引抜効果が現れる範囲を前述の有効配線長内に駆動ゲートが現れた場合と規定すれば、Ls≦leff_sのとき、Ctotal3=qtrf/pRonRnLsCtotal2Ls>leff_sのとき、Ctotal3=Ctotal2上記の条件分岐に従い、Ctotal=Ctotal1,Ctotal2,Ctotal3とする。以上によりノイズ発生量を計算する。簡単のため、長さの関数として述べたがネットリストはRCで抽出されるため、RCの関数への変換手順を述べる。RCは時間の次元、Rwは単位長さあたりの抵抗、Cwは単位長さあたりの容量として、t=RC,C=Cwx,R=Rwxよって、t=RwCwx2微分して、dRC=dt=2RwCwdxよって、図31についてfx/c:遮蔽関数c=CwFx総容量値は、ただし、積分範囲については、関数の引数については、とする。ステップ2クロストークノイズのシンクゲートへのノイズ伝播効果考慮クロストークノイズ発生量Vnoiseを求めた後、クロストークノイズ発生量Vnoiseが被害側配線の配線長により減衰して、シンクゲート配線の次段のゲートに到達するノイズ量Vsinkを求める。具体的には、次式により、並行位置Leと被害側配線種からノイズ減衰量を求め、シンクゲートに到達するノイズ量Vsinkを求める。Vsink=Vnoiseexp{-RwLeCwLebCin/atrfこのうち、a,bはチューニング定数であり多くの場合1でよい。Rwは単位長さあたりの抵抗,Leはシンクまでの配線長,Cwは単位長さあたりの容量である。すなわち、RwLeは並行終了後シンクまでの総抵抗量,CwLeCinは並行終了後シンクまでの総容量である。以上で長さの関数からRCの関数へ変換した。ステップ3被害タイミング考慮によるノイズ総量計算ノイズ量Vsinkを求めた後、被害タイミングを考慮しながら被害側配線に並行する全配線からのシンクゲートに到達するノイズ量Vsinkの総量を求める。図34、図35により被害タイミングの考慮方法を述べる。クロストークによる誤動作においては、加害配線の動作が被害配線にノイズパルスを発生させるというメカニズムで起こる。そのため、タイミングウインドウを加害側から被害側に乗せ変えるというプロセスを踏む必要がある。しかし、ディレイ計算プログラムの性質上、ネットの途中にあるtrfを入力することが不可能となる。そこで図34、1加害側のパスについて着目ネット間での状態遷移タイミングウインドウと、2被害側ソースゲートに標準波形作成しているICで最も多くなると設計者が考えるtrfを入力し、終端FFまで到達したケースでの状態遷移タイミングウインドウと、3被害側シンクゲートに標準波形を入力したと仮定して終端FFまで到達したケースでの状態遷移タイミングウインドウを用いて、図34に示すタイミングチャートのように終端FFでのノイズの状態遷移タイミングウインドウを取得する。このうち終端FFのデータ取り込みタイミングウインドウ図中ではNG区間と表示と重なる状態遷移タイミングウインドウを持つものは誤動作を引き起こすポテンシャルを持つノイズとなる。このような誤動作を引き起こす可能性を持つノイズについて、図35に示すように状態遷移のタイミングウインドウが重なる場合は和を取り、組み合わせの中で最も大きなノイズ量を持つものを、そのネットのクロストークノイズ量Vnoise_着目ネットとする。この着目ネットのクロストークノイズ量をシンクゲートの入力ピンの許容ノイズ電圧Vmaxで除算した結果kv=Vnoise_着目ネット/Vmaxから、誤動作危険度係数がある値、例えば1より大きい場合をNGとする。NGと判定された場合は、被害側配線、またはそれと並行する配線について再配線を行う。なお、許容ノイズ電圧Vmaxは、例えば、論理反転電圧を用いる。また、タイミングウインドウの重なったノイズについては和をとったが、ICの動作周波数が遅い場合は2乗平均で充分である。高精度に誤動作判定を行うために回路シミュレーションを実行すると、回路の実際の動作をトレースするためチップ全体の検証を行うことが事実上不可能であったが、本実施の形態2の半導体装置の設計方法によれば、STAツールの枠組み内でクロストークノイズ量を算出し、誤動作判定を行うため、短時間で網羅的なチェックを行うことが可能となる。また、配線間容量のチェックや並行配線長チェックのみで誤動作ネットを検出していたのと比べると、実際のノイズ量およびタイミングウインドウから誤動作判定する本実施の形態2の方法は誤動作ネットの指摘精度が高い。そのため、従来設計で指摘しきれなかった誤動作ネットの減少、過剰指摘ネットの減少、検証時間の減少の3点の改善が見られる。そして、誤動作ネットは選別時の歩留りに影響を与えていたため、歩留り向上に貢献できる。また、過剰指摘ネット対策のための本来不要な再配置、セル最適化により発生していたチップ面積の増大や消費電力の増大がなくなり、設計時間が短縮される。なお、前記実施例では、STAツールとノイズチェックツールを別々のプログラムとした場合について説明したが、ノイズチェックツールの機能をSTAツール内に直接組み込んでもよい。図20により、ノイズチェック機能をSTAツール内に直接組み込み方法を説明する。図20は、本実施の形態2の半導体装置の設計方法の変形例を示すブロック図である。図20では、前記実施例の手順3、4をまとめて実施し、すなわち、STAによるディレイ計算ステップS202とノイズチェックステップS203を同時に行い、その結果をサマリ38として出力している。次に、配線間のクロストークノイズによる誤動作を評価回路により実測し、前記計算式の係数m,p,q,Vmax,a,bを最適化チューニングする方法を説明する。図21は、本実施の形態2において、配線間のクロストークノイズによる誤動作の条件を判定するための評価回路の概略構成を示すブロック図である。本実施の形態2における評価回路は、例えば、クロストークノイズの影響を受ける被害側配線VIC、クロストークノイズの影響を被害側配線VICに与える加害側配線AGG0,AGG1,AGG2,AGG3、被害側配線VIC前段のバッファBF1,加害側配線前段のバッファBF2,BF3,BF4,BF5、被害側配線後段のバッファBF6、加害側配線後段のバッファBF7,BF8,BF9,BF10、フリップフロップFF1などからなり、バッファBF1の出力は被害側配線VICに接続され、バッファBF6の入力は被害側配線VICに接続され、バッファBF6の出力はフリップフロップFF1のデータ入力に入力し、バッファBF2,BF3,BF4,BF5の出力は加害側配線AGG0,AGG1,AGG2,AGG3に接続され、バッファBF7,BF8,BF9,BF10の入力は加害側配線AGG0,AGG1,AGG2,AGG3に接続されている。当該評価回路は、以下の4種類の設計測定条件を種々変更して製作測定される。1加害側配線AGG0,AGG1,AGG2,AGG3と被害側配線VICを伝播する信号の極性の組み合わせ。例えば、加害側配線AGG0,AGG1,AGG2,AGG3の各信号が立ち上がりまたは立ち下がり、被害側配線VICの信号がHighまたはLowなど。2加害側配線AGG0,AGG1,AGG2,AGG3と被害側配線VICの前段バッファBF1,BF2,BF3,BF4,BF5の駆動力。3加害側配線AGG0,AGG1,AGG2,AGG3と被害側配線VICとの並行位置。例えば、前段付近または後段付近で並行、加害側配線と被害側配線が隣接または1チャンネル1配線飛ばし、並行配線の幅が細いまたは太いなど。図21では、加害側配線AGG0,AGG1が前段付近で並行、加害側配線AGG2,AGG3が後段付近で並行、加害側配線AGG0,AGG1,AGG2と被害側配線VICが隣接、加害側配線AGG3が1チャンネル飛ばし、加害側配線AGG0の配線幅が太くなっている。4フリップフロップFF1によるデータ取り込みタイミング誤動作タイミングウインドウ。上記4種類の設計測定条件を変化させて評価回路を製作測定し、その結果をもとに前記計算式の係数m,p,q,Vmax,a,bを最適化する。さらに、図22により、図21で示した評価回路の回路構成例を説明する。図22は、配線間のクロストークノイズによる誤動作の条件を判定するための評価回路の構成を示すブロック図である。本実施の形態2における評価回路は、例えば、被害側配線VIC、加害側配線AGG0,AGG1,AGG2,AGG3、バッファBF11,BF12,BF13,BF14,BF15,BF16、ANDアンドゲートAN1,AN2,AN3,AN4、フォールエッジ立ち下がりトリガタイプのフリップフロップFF1、遅延時間が可変である可変ディレイ遅延回路DL1、XORエクスクルーシブオアゲートXO1などからなり、信号VMがバッファBF11に入力し、バッファBF11の出力が被害側配線VICに接続され、被害側配線VICの終端がバッファBF12に入力し、バッファBF12の出力がフリップフロップFF1のデータ入力に入力し、フリップフロップFF1は信号RESをデータ出力し、ANDゲートAN1,AN2,AN3,AN4の一方の入力にはそれぞれ信号AS0,AS1,AS2,AS3が入力し、ANDゲートAN1,AN2,AN3,AN4の他方の入力には信号EDが入力し、可変ディレイ回路DL1には信号EDが入力し、XORゲートXO1の一方の入力には可変ディレイ回路DL1の出力が入力し、XORゲートXO1の他方の入力には信号FEが入力し、XORゲートXO1の出力はフリップフロップFF1のクロック入力に入力している。可変ディレイ回路DL1は、フリップフロップFF1のデータ取り込みタイミングを調整するものである。XORゲートXO1は、フリップフロップFF1がクロック入力の立ち下がりのタイミングでデータを取り込むため、信号EDの極性を立ち下がりに変換するものである。ANDゲートAN1,AN2,AN3,AN4は、加害側のモードを選択する信号AS0,AS1,AS2,AS3により加害側配線AGG0,AGG1,AGG2,AGG3のいずれかを選択するものである。加害側配線AGG0,AGG1,AGG2,AGG3は、前記図21で説明したように、種々の条件で設計製作される。測定方法としては、例えば、信号VMをHighまたはLowの状態にして、信号AS0,AS1,AS2,AS3により加害側配線AGG0,AGG1,AGG2,AGG3のいずれかを選択し、信号EDをHighからLowまたはLowからHighへと状態遷移させる。そして、可変ディレイ回路DL1によりフリップフロップFF1によるデータ取り込みタイミングを変化させて、信号RESの変化誤動作を測定する。このようにして、加害側配線からのクロストークノイズによる被害側配線の誤動作の測定をすることができる。次に、図23により、前記計算式の係数m,p,q,Vmax,a,bの最適化チューニングの一例を説明する。図23において、線の太さは、配線の太さに相当する。評価回路において、取得できるタイミングウインドウに差がある場合、以下のようにして計算式内の係数へフィードバックを行う。ステップ1被害側シンクゲート、ソースゲートの影響を受けないネット03,ネット04により、mtrfによる有効電荷範囲係数を最適化する。ステップ2ネット01,ネット02被害側ソースゲートに近い側について差が大きい場合。ステップ2.1ネット01よりネット11で差が大きい場合は、p電荷の引き抜き係数を最適化する。ステップ2.2ネット01よりネット02で差が大きい場合は、q電荷の引き抜きに関与する時間係数、ktrfによる有効電荷範囲係数を最適化する。CパターンよりAパターンで差が大きい場合は、q電荷の引き抜きに関与する時間係数、a,b配線伝播係数を最適化する。どうしても合わない場合は、Vmax誤動作危険度係数の変更を行う。具体的には、図24a~dに示す条件に従い、trfによる有効電荷範囲係数m、電荷引き抜き係数p,電荷引き抜きに関与する時間係数q、許容ノイズ電圧Vmaxのチューニングを行う。図24は、係数および許容ノイズ電圧の最適化方法を示す図である。したがって、本実施の形態2の評価回路を測定することにより、実際のデバイスの出来に応じておこるクロストークノイズによるディレイ変動のずれから設計条件やライブラリの補正を行うことができる。その結果、クロストークによる誤動作配線の指摘を高精度に行うことができる。そして、誤動作配線は、選別時の歩留まりとして見えるため、歩留まり向上に貢献する。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施の形態において、ディレイ変動量測定回路または誤動作の評価回路は、TEG回路として、スクライブラインに製造しても構わないし、システムLSIと同一チップ内に製造しても構わない。"