"直流電源に接続される入力端子と、負荷に接続される出力端子と、前記出力端子間に接続された1つの第1主キャパシタと、前記出力端子の高圧側にカソードが接続された1つの主ダイオードと、複数の主回路部と、1つの補助回路部を備え、前記複数の主回路部は、昇圧チョッパ回路の構成から前記第1主キャパシタ及び前記主ダイオードを除いた主インダクタと、主スイッチング素子と、前記主スイッチング素子に並列接続された第2主キャパシタを含み、前記補助回路部は、補助インダクタ、補助スイッチング素子、補助キャパシタ及び逆流防止用の補助ダイオードを含む1つの共振回路のみを有することを特徴とするインターリーブ方式のDC-DCコンバータ。前記複数の主回路部のそれぞれに関して、前記主インダクタの第1端部は前記入力端子の高圧側に接続され、第2端部は前記主ダイオードを介して前記出力端子の高圧側に接続されていることを特徴とする請求項1に記載のインターリーブ方式のDC-DCコンバータ。前記複数の主回路部のそれぞれの前記主スイッチング素子及び前記補助回路部の前記補助スイッチング素子のオン及びオフを制御する制御部をさらに備え、前記制御部は、前記補助スイッチング素子をオンし、前記補助スイッチング素子がオンしている間に、前記複数の主回路部のうちいずれか1つの主回路部第1主回路部とするの前記主スイッチング素子をオンし、それと同時に又はその後前記補助スイッチング素子をオフし、前記第1主回路部の前記主スイッチング素子をオフした後、前記補助スイッチング素子をオンし、前記補助スイッチング素子がオンしている間に、前記複数の主回路部のうち前記第1主回路部を除く他のいずれか1つの主回路部第2主回路部とするの前記主スイッチング素子をオンすることを特徴とする請求項1又は請求項2に記載のインターリーブ方式のDC-DCコンバータ。直流電源に接続される入力端子と、負荷に接続される出力端子と、前記出力端子間に接続された1つの第1主キャパシタと、複数の主回路部と、1つの補助回路部を備え、前記複数の主回路部は、昇圧チョッパ回路の構成から前記第1主キャパシタを除いた主インダクタと、主スイッチング素子と、前記主スイッチング素子に並列接続された第2キャパシタと、前記出力端子の高圧側にカソードが接続された主ダイオードを含み、前記補助回路部は、前記複数の主回路部のそれぞれに対して設けられ、補助インダクタ、補助スイッチング素子、補助キャパシタ及び逆流防止用の補助ダイオードを含む複数の共振回路を有し、前記複数の共振回路は前記逆流防止用の補助ダイオードの一部を共有することを特徴とするインターリーブ方式のDC-DCコンバータ。前記複数の主回路部のそれぞれの前記主スイッチング素子及び前記補助回路部の複数の前記補助スイッチング素子のオン及びオフを制御する制御部をさらに備え、前記制御部は、前記複数の主回路部のうちいずれか1つの主回路部第1主回路部とするに対応する前記補助スイッチング素子第1補助スイッチング素子とするをオンし、前記第1補助スイッチング素子がオンしている間に、前記第1主回路部の前記主スイッチング素子をオンし、それと同時に又はその後前記第1補助スイッチング素子をオフし、前記第1主回路部の前記主スイッチング素子をオフした後、前記複数の主回路部のうち前記第1主回路部を除く他のいずれか1つの主回路部第2主回路部とするに対応する前記補助スイッチング素子第2補助スイッチング素子とするをオンし、前記第2補助スイッチング素子がオンしている間に、前記第2主回路部の前記主スイッチング素子をオンすることを特徴とする請求項4に記載のインターリーブ方式のDC-DCコンバータ。本発明は、上記従来例の問題を解決するためになされたものであり、その第1の目的は、上記従来のインターリーブ方式のDC-DCコンバータと比較して、特に補助回路部の部品点数の削減及び回路構成の小型化が可能なDC-DCコンバータを提供することにある。また、本発明の第2の目的は、補助回路の部品点数の削減を図りつつ、補助スイッチング素子の発熱による損失の低減や劣化の遅延が可能なDC-DCコンバータを提供することにある。上記目的を達成するため、本発明の第1の態様に係るインターリーブ方式のDC-DCコンバータは、直流電源に接続される入力端子と、負荷に接続される出力端子と、前記出力端子間に接続された1つの第1主キャパシタと、前記出力端子の高圧側にカソードが接続された1つの主ダイオードと、複数の主回路部と、1つの補助回路部を備え、前記複数の主回路部は、昇圧チョッパ回路の構成から前記第1主キャパシタ及び前記主ダイオードを除いた主インダクタと、主スイッチング素子と、前記主スイッチング素子に並列接続された第2主キャパシタを含み、前記補助回路部は、補助インダクタ、補助スイッチング素子、補助キャパシタ及び逆流防止用の補助ダイオードを含む1つの共振回路のみを有することを特徴とする。前記複数の主回路部のそれぞれに関して、前記主インダクタの第1端部は前記入力端子の高圧側に接続され、第2端部は前記主ダイオードを介して前記出力端子の高圧側に接続されていることが好ましい。また、前記複数の主回路部のそれぞれの前記主スイッチング素子及び前記補助回路部の前記補助スイッチング素子のオン及びオフを制御する制御部をさらに備え、前記制御部は、前記補助スイッチング素子をオンし、前記補助スイッチング素子がオンしている間に、前記複数の主回路部のうちいずれか1つの主回路部第1主回路部とするの前記主スイッチング素子をオンし、それと同時に又はその後前記補助スイッチング素子をオフし、前記第1主回路部の前記主スイッチング素子をオフした後、前記補助スイッチング素子をオンし、前記補助スイッチング素子がオンしている間に、前記複数の主回路部のうち前記第1主回路部を除く他のいずれか1つの主回路部第2主回路部とするの前記主スイッチング素子をオンすることが好ましい。また、本発明の第2の態様に係るインターリーブ方式のDC-DCコンバータは、直流電源に接続される入力端子と、負荷に接続される出力端子と、前記出力端子間に接続された1つの第1主キャパシタと、複数の主回路部と、1つの補助回路部を備え、前記複数の主回路部は、昇圧チョッパ回路の構成から前記第1主キャパシタを除いた主インダクタと、主スイッチング素子と、前記主スイッチング素子に並列接続された第2キャパシタと、前記出力端子の高圧側にカソードが接続された主ダイオードを含み、前記補助回路部は、前記複数の主回路部のそれぞれに対して設けられ、補助インダクタ、補助スイッチング素子、補助キャパシタ及び逆流防止用の補助ダイオードを含む複数の共振回路を有し、前記複数の共振回路は前記逆流防止用の補助ダイオードの一部を共有することを特徴とする。また、前記複数の主回路部のそれぞれの前記主スイッチング素子及び前記補助回路部の複数の前記補助スイッチング素子のオン及びオフを制御する制御部をさらに備え、前記制御部は、前記複数の主回路部のうちいずれか1つの主回路部第1主回路部とするに対応する前記補助スイッチング素子第1補助スイッチング素子とするをオンし、前記第1補助スイッチング素子がオンしている間に、前記第1主回路部の前記主スイッチング素子をオンし、それと同時に又はその後前記第1補助スイッチング素子をオフし、前記第1主回路部の前記主スイッチング素子をオフした後、前記複数の主回路部のうち前記第1主回路部を除く他のいずれか1つの主回路部第2主回路部とするに対応する前記補助スイッチング素子第2補助スイッチング素子とするをオンし、前記第2補助スイッチング素子がオンしている間に、前記第2主回路部の前記主スイッチング素子をオンすることが好ましい。本発明の第1の態様に係る構成によれば、補助回路部全体及び主ダイオードを共有しているので、図5に示す従来のDC-DCコンバータと比較して、補助回路部を構成する補助キャパシタと、主インダクタと出力端子の高圧側との間に接続された主ダイオードを、それぞれ主回路部の数だけ減らすことができる。その結果、さらなる部品点数の削減及び回路構成の小型化が可能となる。本発明の第2の態様に係る構成によれば、補助回路部が複数の共振回路を含んでいるので、部品点数の削減及び回路構成の小型化には不利であるが、複数の補助スイッチング素子を有しているので、個々の補助スイッチング素子がオン/オフされる回数は少なくなる。その結果、補助スイッチング素子の発熱による損失の低減や劣化の遅延が可能となる。第1実施形態本発明の第1実施形態に係るインターリーブ方式のDC-DCコンバータ以下、単にDC-DCコンバータとするについて説明する。図1は本実施形態に係るDC-DCコンバータ10の構成を示す。DC-DCコンバータ10は、基本的に2つの主回路部昇圧チョッパ回路部11A,11Bと1つの補助回路部12を備え、2つの主回路部11A,11Bのソフトスイッチングを1つの補助回路部共振回路部12で実施するように構成されている。昇圧チョッパ回路の構成のうち、第1主キャパシタC3と主ダイオードD4を共通とし、第1主回路部11Aは、主インダクタL1A、主スイッチング素子Q1A、第2主キャパシタC1A及び逆流防止用のダイオードD5Aを含む。同様に、第2主回路部11Bは、主インダクタL1B、主スイッチング素子Q1B、第2主キャパシタC1B及び逆流防止用のダイオードD5Bを含む。補助回路部12は、補助インダクタL2、補助スイッチング素子Q2、補助キャパシタC2と、逆流防止用の補助ダイオードD1~D3を含む。直流電源をE1、負荷をR1とする。また、制御部13は、例えばCPUなどで構成され、主スイッチング素子Q1A,Q1B及び補助スイッチング素子Q2のオン及びオフを制御する。主キャパシタC3は、DC-DCコンバータ10の出力端子の高圧側P3と接地側P4の間に接続されている。第1主回路部11Aの主インダクタL1Aの第1端部は、DC-DCコンバータ10の入力端子の高圧側P1に接続され、第2端部はダイオードD5A及び主ダイオードD4を介して出力端子の高圧側P3に接続されている。主スイッチング素子Q1A及び第2主キャパシタC1Aは、それぞれ主インダクタL1Aの第2端部と入力端子の接地側P2の間に接続されている。同様に、第2主回路部11Bの主インダクタL1Bの第1端部は、DC-DCコンバータ10の入力端子の高圧側P1に接続され、第2端部はダイオードD5B及び主ダイオードD4を介して出力端子の高圧側P3に接続されている。主スイッチング素子Q1B及び第2主キャパシタC1Bは、それぞれ主インダクタL1Bの第2端部と入力端子の接地側P2の間に接続されている。補助回路部12の補助キャパシタL2の第1端部は、ダイオードD5Aのカソードと主ダイオードD4のアノードの接続点に接続され、第2端部は補助ダイオードD1のアノードに接続されている。補助スイッチング素子Q2は、補助ダイオードD1のカソードと入力端子の接地側P2同時に、出力端子の接地側P4の間に接続されている。補助ダイオードD2のアノードは補助ダイオードD1のカソードに接続され、補助キャパシタC2は、ダイオードD5Aのカソードと主ダイオードD4のアノードの接続点と補助ダイオードD2のカソードの間に接続されている。補助ダイオードD3のアノードは、補助キャパシタC2と補助ダイオードD2のカソードの接続点に接続され、カソードは主ダイオードD4のカソードに接続されている。次に、図2を参照して、第1実施形態に係るDC-DCコンバータ10の動作を説明する。このインターリーブ方式のDC-DCコンバータ10は、その出力のリップルを低減するために、並列に接続された複数の昇圧チョッパ回路を交互に駆動する。そのため、制御部13は、まず、補助スイッチング素子Q2をオンし、補助スイッチング素子Q2がオンしている間に、2つの主回路部11A,11Bのうちいずれか1つの主回路部、例えば、第1主回路部11Aの主スイッチング素子Q1Aをオンする。それと同時に又はその後、補助スイッチング素子Q2をオフする。主スイッチング素子Q1Aの導通時間を、例えば、PWM制御した後、主スイッチング素子Q1Aをオフする。その後、例えばスイッチング周波数の1/2周期が経過した後、再び補助スイッチング素子Q2をオンし、補助スイッチング素子Q2がオンしている間に、他方の主回路部、すなわち、第2主回路部11Bの主スイッチング素子Q1Bをオンする。それと同時に又はその後、補助スイッチング素子Q2をオフする。主スイッチング素子Q1Bの導通時間をPWM制御した後、主スイッチング素子Q1Bをオフする。その後、例えばスイッチング周波数の1周期が経過した後、再び補助スイッチング素子Q2をオンし、補助スイッチング素子Q2がオンしている間に、再度第1主回路部11Aの主スイッチング素子Q1Aをオンする。このような動作を繰り返すことにより、2つの主スイッチング素子Q1A及びQ1Bをそれぞれソフトスイッチングさせながら、同時にDC-DCコンバータ10の出力のリップルを低減することができる。このように、第1実施形態に係るDC-DCコンバータ10では、補助回路部12の全体及び主ダイオードD4を共有しているので、図5に示す従来のDC-DCコンバータ50と比較して、補助回路部を構成する補助キャパシタC2nn=AorBと、主インダクタL1A,L1Bと出力端子の高圧側との間に接続された主ダイオードD4nn=AorBを、それぞれ主回路部の数だけ減らすことができる。図1では、主回路部として第1主回路部11A及び第2主回路部11Bの2つを例示しているが、これに限定されるものではなく、主回路部は3つ以上であってもよい。その場合でも、1つの補助回路部12を共有することができる。それによって、さらなる部品点数の削減及び回路構成の小型化が可能となる。第2実施形態次に、第2実施形態に係るインターリーブ方式のDC-DCコンバータ以下、単にDC-DCコンバータとするについて説明する。図3は本実施形態に係るDC-DCコンバータ20の構成を示す。DC-DCコンバータ20は、基本的に2つの主回路部昇圧チョッパ回路部21A,21Bと1つの補助回路部22を備えている。補助回路部22は、2つの主回路部21A,21Bのそれぞれに対して設けられた2つの共振回路を有しており、2つの共振回路は逆流防止用の補助ダイオードの一部を共有している。また、昇圧チョッパ回路の構成のうち、第1主キャパシタC3のみを共通とし、第1主回路部21Aは、主インダクタL1A、主スイッチング素子Q1A、第2主キャパシタC1A、主ダイオードD4Aを含む。同様に、第2主回路部21Bは、主インダクタL1B、主スイッチング素子Q1B、第2主キャパシタC1B、主ダイオードD4Bを含む。図1に示す第1実施形態の構成と比較して、第1主回路部21A及び第2主回路部21Bは、それぞれ主ダイオードD4A,D4Bを含む代わりに、逆流防止用のダイオードD5A,D5B図1参照を必要としない。前述のように、補助回路部22は、第1主回路部21A及び第2主回路部21Bに対応して、2つの共振回路を有している。第1主回路部21Aに対応する第1共振回路は、補助インダクタL2A、補助スイッチング素子Q2A、補助キャパシタC2Aと、逆流防止用の補助ダイオードD1A,D2,D3を含む。第2主回路部21Bに対応する第2共振回路は、補助インダクタL2B、補助スイッチング素子Q2B、補助キャパシタC2Bと、逆流防止用の補助ダイオードD1B,D2,D3を含む。すなわち、2つの共振回路は、逆流防止用の補助ダイオードの一部D2及びD3を共有している。なお、第1実施形態の場合と同様に、直流電源をE1、負荷をR1とする。また、制御部23は、例えばCPUなどで構成され、主スイッチング素子Q1A,Q1B及び補助スイッチング素子Q2A,Q2Bのオン及びオフを制御する。主キャパシタC3は、DC-DCコンバータ20の出力端子の高圧側P3と接地側P4の間に接続されている。第1主回路部21Aの主インダクタL1Aの第1端部は、DC-DCコンバータ20の入力端子の高圧側P1に接続され、第2端部は主ダイオードD4Aを介して出力端子の高圧側P3に接続されている。主スイッチング素子Q1A及び第2主キャパシタC1Aは、それぞれ主インダクタL1Aの第2端部と入力端子の接地側P2の間に接続されている。同様に、第2主回路部11Bの主インダクタL1Bの第1端部は、DC-DCコンバータ10の入力端子の高圧側P1に接続され、第2端部は主ダイオードD4Bを介して出力端子の高圧側P3に接続されている。主スイッチング素子Q1B及び第2主キャパシタC1Bは、それぞれ主インダクタL1Bの第2端部と入力端子の接地側P2の間に接続されている。補助回路部22の第1共振回路を構成する補助インダクタL2Aの第1端部は、主インダクタL1Aの第2端部と主ダイオードD4Aのアノードの接続点に接続され、第2端部は補助ダイオードD1Aのアノードに接続されている。補助スイッチング素子Q2Aは、補助ダイオードD1Aのカソードと入力端子の接地側P2同時に、出力端子の接地側P4の間に接続されている。補助ダイオードD2のアノードは補助ダイオードD1Aのカソードに接続され、補助キャパシタC2Aは、主インダクタL1Aの第2端部と主ダイオードD4Aのアノードの接続点と補助ダイオードD2のカソードの間に接続されている。補助ダイオードD3のアノードは、補助キャパシタC2Aと補助ダイオードD2のカソードの接続点に接続され、カソードは主ダイオードD4Aのカソードに接続されている。同様に、補助回路部22の第2共振回路を構成する補助インダクタL2Bの第1端部は主インダクタL1Bの第2端部と主ダイオードD4Bのアノードの接続点に接続され、第2端部は補助ダイオードD1Bのアノードに接続されている。補助スイッチング素子Q2Bは、補助ダイオードD1Bのカソードと入力端子の接地側P2同時に、出力端子の接地側P4の間に接続されている。補助ダイオードD2のアノードは補助ダイオードD1Bのカソードに接続され、補助キャパシタC2Bは、主インダクタL1Bの第2端部と主ダイオードD4Bのアノードの接続点と補助ダイオードD2のカソードの間に接続されている。補助ダイオードD3のアノードは、補助キャパシタC2Bと補助ダイオードD2のカソードの接続点に接続され、カソードは主ダイオードD4Bのカソードに接続されている。次に、図4を参照して、第2実施形態に係るDC-DCコンバータ20の動作を説明する。制御部23は、まず、補助スイッチング素子Q2Aをオンし、補助スイッチング素子Q2Aがオンしている間に、2つの主回路部21A,21Bのうち第1主回路部21Aの主スイッチング素子Q1Aをオンする。それと同時に又はその後、補助スイッチング素子Q2Aをオフする。主スイッチング素子Q1Aの導通時間を、例えば、PWM制御した後、主スイッチング素子Q1Aをオフする。その後、例えばスイッチング周波数の1/2周期が経過した後、他方の補助スイッチング素子Q2Bをオンし、補助スイッチング素子Q2Bがオンしている間に、第2主回路部21Bの主スイッチング素子Q1Bをオンする。それと同時に又はその後、補助スイッチング素子Q2Bをオフする。主スイッチング素子Q1Bの導通時間をPWM制御した後、主スイッチング素子Q1Bをオフする。その後、例えばスイッチング周波数の1周期が経過した後、再び補助スイッチング素子Q2Aをオンし、補助スイッチング素子Q2Aがオンしている間に、再度第1主回路部21Aの主スイッチング素子Q1Aをオンする。このような動作を繰り返すことにより、2つの主スイッチング素子Q1A及びQ1Bをそれぞれソフトスイッチングさせながら、同時にDC-DCコンバータ20の出力のリップルを低減することができる。第1実施形態に関する図2と第2実施形態に関する図4を比較して、第1実施形態では、スイッチング周波数の1周期の間に補助スイッチング素子Q2が2回オン/オフされる。それに対して、第2実施形態では、スイッチング周波数の1周期の間に2つの補助スイッチング素子Q2A及びQ2Bがそれぞれ1回オン/オフされるだけである。そのため、第2実施形態は、部品点数の削減及び回路構成の小型化には不利であるが、個々の補助スイッチング素子がオン/オフされる回数が少なくなり、補助スイッチング素子の発熱による損失の低減や劣化の遅延が可能となる。なお、第2実施形態においても、第1主回路部21A及び第2主回路部21Bの2つを例示しているが、これに限定されるものではなく、主回路部は3つ以上であってもよい。その場合、補助回路部22の共振回路数を主回路部の数よりも少なくし、第1実施形態のように一部の共振回路を複数の主回路部で共有するように構成してもよい。それによって、さらなる部品点数の削減及び回路構成の小型化が可能となる。"