"回路部が形成された基板上に順に積層された第1,第2の平坦化膜と、前記第1,第2の平坦化膜間に形成され、前記第2の平坦化膜上に分離して設けられた2つの電極を電気的に接続する金属配線とを備える画素構造。前記2つの電極は、他の電極との面積の組み合わせによって階調を表示する面積階調を行う請求項1に記載の画素構造。前記面積階調において、各ビットの重心の位置が揃っている請求項2に記載の画素構造。前記2つの電極は、他の1つの電極との面積の組み合わせによって2:1の面積階調を行う請求項2に記載の画素構造。前記2つの電極及び前記他の1つの電極の各大きさが等しい請求項4に記載の画素構造。前記2つの電極は、前記他の1つの電極を挟んで設けられている請求項5に記載の画素構造。前記2つの電極は、複数本の金属配線によって電気的に接続されている請求項1に記載の画素構造。前記回路部は、前記2つの電極を同時に駆動する1つの駆動回路と、前記他の1つの電極を駆動する他の1つの駆動回路とを画素毎に有する請求項4に記載の画素構造。前記第1の平坦化膜は、前記1つの駆動回路と前記金属配線とを電気的に接続する第1のコンタクト部を含み、前記第2の平坦化膜は、前記2つの電極と前記金属配線とを電気的に接続する第2のコンタクト部を含む請求項8に記載の画素構造。前記第2のコンタクト部は、前記第1のコンタクト部と平面視で異なる位置に設けられている請求項9に記載の画素構造。前記第2のコンタクト部は、前記第2の平坦化膜における前記2つの電極の中心位置に対応する部位に設けられている請求項10に記載の画素構造。前記回路部は、データを保持するメモリを画素毎に有する請求項1に記載の画素構造。無電界時に液晶分子が基板に対してほぼ垂直になる垂直配向モードを採用する画素構造であり、前記2つの電極及び前記他の1つの電極の各中心部に、垂直配向を制御する配向因子を有する請求項5に記載の画素構造。前記第2の平坦化膜は、前記2つの電極の中心位置に対応する部位、及び、前記他の1つの電極の中心位置に対応する部位にそれぞれコンタクト部を有する請求項13に記載の画素構造。前記コンタクト部を前記配向因子として用いる請求項14に記載の画素構造。回路部が形成された基板上に順に積層された第1,第2の平坦化膜と、前記第1,第2の平坦化膜間に形成され、前記第2の平坦化膜上に分離して設けられた2つの電極を電気的に接続する金属配線とを備える画素構造を持つ画素が配置されてなる表示装置。回路部が形成された基板上に順に積層された第1,第2の平坦化膜と、前記第1,第2の平坦化膜間に形成され、前記第2の平坦化膜上に分離して設けられた2つの電極を電気的に接続する金属配線とを備える画素構造を持つ画素が配置されてなる表示装置を有する電子機器。ところで、面積階調法を採用した画素構造において、例えば、各階調の重心を一致させる揃えるために、2つの副画素電極を電気的に接続する場合がある。そして、2つの副画素電極を電気的に接続するに当っては、表示装置の高精細化の妨げとならない画素構造であることが望まれる。そこで、本開示は、2つの副画素電極を電気的に接続するに当って、高精細化の妨げとならない画素構造、当該画素構造を用いた表示装置、及び、当該表示装置を有する電子機器を提供することを目的とする。上記目的を達成するために、本開示による画素構造は、回路部が形成された基板上に順に積層された第1,第2の平坦化膜と、前記第1,第2の平坦化膜間に形成され、前記第2の平坦化膜上に分離して設けられた2つの電極を電気的に接続する金属配線とを備える。上記構成の画素構造において、回路部が形成された基板上に平坦化を目的として形成する平坦化膜が、第1,第2の平坦化膜が順に積層されてなる2層構造となっていることにより、第1,第2の平坦化膜の個々の膜厚を1層構造の平坦化膜の膜厚に比べて薄くできる。そして、第1,第2の平坦化膜間の金属配線により、第2の平坦化膜を介して、当該第2の平坦化膜上に分離して設けられた2つの電極を電気的に接続することになる。このとき、第2の平坦化膜の膜厚が薄いために、当該第2の平坦化膜に電気的接続のためのコンタクト部を形成する際のコンタクト台座を、1層構造の平坦化膜にコンタクト部を形成する場合に比べて小さくできる。これにより、2層構造の平坦化膜間に金属配線を形成し、当該金属配線によって第2の平坦化膜を介して2つの電極を電気的に接続する構造を採っても、1層構造の平坦化膜にコンタクト部を形成する場合に比べて画素サイズを抑えることができる。従って、当該画素構造が表示装置の高精細化の阻害要因となるようなことはない。本開示によれば、平坦化膜上の2つの電極を電気的に接続するに当って、2層構造の平坦化膜間に金属配線を配線し、当該金属配線によって2つの電極を電気的に接続する構造を採ることで、表示装置の高精細化の妨げとならない画素構造を提供できる。以下、本開示の技術を実施するための形態以下、実施形態と記述するについて図面を用いて詳細に説明する。なお、説明は以下の順序で行う。1.実施形態に係る表示装置1-1.システム構成について1-2.MIPの画素構成について1-3.画素データの書き換えについて1-4.面積階調法について1-5.実施形態に係る画素構造について1-6.鏡面反射について1-7.実施形態に係る画素アレイ基板構造について2.変形例3.電子機器4.本開示の構成<1.実施形態に係る表示装置>図1は、本開示の一実施形態に係る表示装置のシステム構成の一例を示すブロック図である。ここでは、一例として、画素毎にデータを記憶可能なメモリを持つ、所謂、MIP方式の反射型液晶表示装置LCD;LiquidCrystalDisplayを例に挙げて説明するものとする。MIP方式の反射型液晶表示装置は、データを記憶するメモリを画素内に持つことにより、アナログ表示モードによる表示と、メモリ表示モードによる表示とを実現できる。ここで、アナログ表示モードとは、画素の階調をアナログ的に表示する表示モードである。また、メモリ表示モードとは、画素内のメモリに記憶されている2値情報論理1/論理0に基づいて、画素の階調をデジタル的に表示する表示モードである。メモリ表示モードの場合、メモリに保持されている情報を用いるため、階調を反映した信号電位の書き込み動作をフレーム周期で実行する必要がない。そのため、メモリ表示モードの場合は、階調を反映した信号電位の書き込み動作をフレーム周期で実行する必要があるアナログ表示モードの場合に比べて消費電力が少なくて済む、即ち、液晶表示装置の低消費電力化を図ることができる。MIP方式の反射型液晶表示装置は、画素毎に1ビットで2階調しか表現を行うことができない。そのため、本実施形態に係るMIP方式の反射型液晶表示装置は、階調表現方式として、面積階調法を採用している。ここで、面積階調法とは、画素面積画素電極の面積に例えば2:1の重みを付けて2ビットで4階調を表現する階調表現方式である。面積階調法の詳細については後述する。[1-1.システム構成について]先ず、本実施形態に係るMIP方式の反射型液晶表示装置のシステム構成について、図1を用いて説明する。図1に示すように、本実施形態に係るMIP方式の反射型液晶表示装置10は、透明基板例えば、ガラス基板1上にTFT回路部2が形成され、同じ基板1上にドライバIC3がCOG工法にて実装されたモジュール構成となっている。このモジュール構成の反射型液晶表示装置LCDモジュール10に対して、外部コントローラあるいは、CPU等40から、各種の命令やデータがCPUインターフェースI/Fを介して供給される。TFT回路部LCDモジュール10において、TFT回路部2は、画素アレイ部21、垂直駆動部22A,22B、及び、水平駆動部23を有する構成となっている。尚、ここでは、TFT回路部2について、当該TFT回路部2が持つ必要最低限の機能をブロック図化して示しているに過ぎず、TFT回路部2としてはこの構成のものに限られない。図2に、TFT回路部2の具体的な構成の一例を示す。同図に示すように、画素アレイ部21は、データを記憶可能なメモリを内蔵する画素4が行列状アレイ状に2次元配置されて表示部を構成している。メモリ内蔵の画素MIPの画素4の回路構成の詳細については後述する。画素アレイ部21には、m行n列の画素配置に対して、画素行毎に行方向画素行の画素の配列方向に沿って走査線241~24mが配線されている。走査線241~24mは各両端が、垂直駆動部22A,22Bの対応する行の各出力端に接続されている。画素アレイ部21には更に、m行n列の画素配置に対して、画素列毎に列方向画素列の画素の配列方向に沿って信号線251~25nが配線されている。信号線251~25nは各一端が、水平駆動部23の対応する列の出力端に接続されている。垂直駆動部22A,22Bは、垂直ドライバ221A,221B及びVアドレスラッチ222A,222Bを有する構成となっている。垂直ドライバ221A,221Bは、画素アレイ部21の各画素4を画素行単位で任意に選択可能である。Vアドレスラッチ222A,222Bは、ドライバIC3から与えられる行アドレス、即ち、垂直V方向のアドレスの情報を格納する。垂直ドライバ221A,221Bは、例えば、デコーダによって構成されている。デコーダからなる垂直ドライバ221A,221Bは、Vアドレスラッチ222A,222Bに格納されたアドレス情報を基に、当該アドレス情報で指定される画素行に対して当該画素行の各画素4を動作状態にするための走査信号を出力する。垂直ドライバ221A,221Bは、デコーダ構成であることで、画素行を任意に選択する、即ち、アドレス指定することができる。これにより、画素アレイ部21の各画素4のデータを書き換えるに当っては、1画面単位でのデータの書き換えは勿論のこと、画素行単位でのアドレス指定によって特定の領域ウインドウについてデータの書き換えを行うことが可能になる。尚、ここでは、垂直駆動部22A,22Bを画素アレイ部21の左右両側に配置する構成を採っているが、これは一例に過ぎない。すなわち、垂直駆動部22A/22Bを画素アレイ部21の左右の一方側にのみ配置する構成を採ることもできる。但し、垂直駆動部22A/22Bから出力される走査信号の伝搬遅延を最小限に抑える観点からすると、垂直駆動部22A,22Bを画素アレイ部21の左右両側に配置する方が、一方側にのみ配置するよりも好ましい。図2に示すように、水平駆動回路23は、水平ドライバ231及びバッファ回路232によって構成されており、垂直駆動部22A,22Bによって選択された画素列の各画素4に対して画素データを書き込む。水平駆動回路23による画素データの書き込み方式としては、画素データを選択行の各画素4に対して一斉に書き込む線順次方式や、選択行の各画素4に対して画素単位で順番に書き込む点順次方式など、種々の方式を採ることができる。ドライバIC図1において、ドライバIC3は、デコーダ31、バッファメモリメモリ部32、書き換え判別回路33、エリアメモリ34、レジスタ35、制御部36、及び、出力回路37を有し、先述したように、TFT回路部2と同じ透明基板1上にCOG実装されている。尚、ここでは、ドライバIC3について、当該ドライバIC3が持つ必要最低限の機能をブロック図化して示しているに過ぎず、ドライバIC3としてはこの構成のものに限られない。ドライバIC3において、デコーダ31には、外部コントローラ40から例えばフレキシブルプリント基板50図2参照を介してデータや命令が供給される。デコーダ31に供給されるデータは、画素アレイ部21の各画素4のメモリに保持されているデータを書き換えるためのデータ画像データ/画素データである。デコーダ31に供給される命令は、画素アレイ部21の各画素4のデータの書き換えを指令するための命令である。この命令には、データの書き換えを開始するタイミングや領域に関する情報が含まれている。具体的には、例えば、データの書き換えを行う領域に関する領域情報、即ち、XY開始アドレス、XY終了アドレスの情報や、データの書き換えを指令する書き換え指令等の情報が命令に含まれている。ここで、書き換えるためのデータと、書き換えを指示する命令例えば、画面リフレッシュコマンドとは、外部コントローラ40からデコーダ31に対してデータ、次いで命令の順に時系列で伝送されるものとする。デコーダ31は、外部コントローラ40から供給されるデータと命令とを分離し、データについてはバッファメモリ32に供給し、命令については書き換え判別回路33に供給する。バッファメモリ32は、画素アレイ部21の各画素4のデータの書き換えのために外部コントローラ40からフレキシブルプリント基板50及びデコーダ31を介して供給されるデータを一時的に記憶保持する。バッファメモリ32として、例えば、画素アレイ部21の各画素4によって表示される1画面分のデータを記憶可能なフレームメモリを用いることができる。但し、バッファメモリ32としてはフレームメモリに限られるものではない。バッファメモリ32がフレームメモリからなる場合には、バッファメモリ32は、データの書き換えを行う領域の各画素データを、画素アレイ部21の各画素4のXYアドレスに対して例えば1対1の対応関係をもって格納記憶することができる。書き換え判別回路33は、デコーダ31から供給される命令を判別解釈し、当該命令中に含まれる書き換え領域のXY開始アドレスやXY終了アドレスの情報についてはエリアメモリ34に与え、データの書き換えの開始タイミングを示す画面リフレッシュコマンドについてはレジスタ35に与える。エリアメモリ34は、書き換え判別回路33から与えられる、データの書き換えを行う領域のXY開始アドレスやXY終了アドレスの各情報を記憶する。レジスタ35は、書き換え判別回路33から与えられる画面リフレッシュコマンドを格納する。制御部36は、タイミングジェネレータTGを含んでいる。タイミングジェネレータは、制御部36による制御の下に、バッファメモリ32に対するデータの書き込みタイミングや読み出しタイミング、更には、垂直駆動部22A,22Bや水平駆動部23の駆動タイミングを決める各種のタイミング信号を生成する。制御部36は、例えば、画素アレイ部21の各画素4のデータ書き換えを行う際には、レジスタ35に格納されている画面リフレッシュコマンドを基にデータの書き換えのための動作を開始する。そして、制御部36は、エリアメモリ34に格納されているデータの書き換えを行う領域のXY開始アドレスやXY終了アドレスの各情報を基に、タイミングジェネレータで生成する各種のタイミング信号のタイミング制御を行う。出力回路37は、制御部36から与えられる各種のタイミング信号を基に、バッファメモリ32に記憶されているデータを読み出してTFT回路部2、具体的には、TFT回路部2内の水平駆動部23に対して出力する。出力回路37は更に、制御部36から与えられる各種のタイミング信号を基に、垂直駆動部22A,22Bや水平駆動部23を駆動する駆動信号をTFT回路部2に対して出力する。[1-2.MIPの画素構成について]続いて、メモリ内蔵の画素MIPの画素4の回路構成の詳細について説明する。図3は、MIPの画素4の回路構成の一例を示すブロック図である。図3に示すように、画素4は、3つのスイッチ素子41~43、ラッチ部44、及び、液晶セル45を有するSRAM機能付きの画素構成となっている。ここで、液晶セル45は、画素電極とこれに対向して配される対向電極との間で発生する液晶容量を意味している。図4に、MIPの画素4の動作説明に供するタイミングチャートを示す。スイッチ素子41は、信号線25251~25nに一端が接続されており、垂直駆動部22A,22Bから走査信号φVφV1~φVmが与えられることによってオン閉状態となり、信号線25251~25nを介して供給されるデータSIGを取り込む。ラッチ部44は、互いに逆向きに並列接続されたインバータ441,442によって構成されており、スイッチ素子41によって取り込まれたデータSIGに応じた電位を保持ラッチする。スイッチ素子42,43は、ラッチ部44の保持電位の極性に応じていずれか一方がオン状態となり、対向電極にコモン電位VCOMが印加されている液晶セル45に対して、当該コモン電位VCOMと同相の制御パルスFRPまたは逆相の制御パルスXFRPを画素電極に与える。スイッチ素子42,43の各一方の端子が共通に接続されたノードが、本画素回路の出力ノードNoutとなる。図4から明らかなように、ラッチ部44の保持電位が負側極性のときは、液晶セル45の画素電位がコモン電位VCOMと同相になるため黒表示となり、ラッチ部44の保持電位が正側極性のときは、液晶セル45の画素電位がコモン電位VCOMと逆相になるため白表示となる。図5は、画素4の具体的な回路構成の一例を示す回路図であり、図中、図3と対応する部分には同一符号を付して示している。図5において、スイッチ素子41は、例えばNchMOSトランジスタQn10からなる。NchMOSトランジスタQn10は、ソース/ドレインが信号線25251~25nに接続され、ゲートが走査線24241~24mに接続されている。スイッチ素子42,43は共に、例えば、NchMOSトランジスタ及びPchMOSトランジスタが並列に接続されてなるトランスファスイッチからなる。具体的には、スイッチ素子42は、NchMOSトランジスタQn11及びPchMOSトランジスタQp11が互いに並列に接続された構成となっている。スイッチ素子43は、NchMOSトランジスタQn12及びPchMOSトランジスタQp12が互いに並列に接続された構成となっている。スイッチ素子42,43は、必ずしも、NchMOSトランジスタ及びPchMOSトランジスタを並列接続してなるトランスファスイッチである必要はない。スイッチ素子42,43を、単一導電型のMOSトランジスタ、即ち、NchMOSトランジスタあるいはPchMOSトランジスタを用いて構成することも可能である。スイッチ素子42,43の共通接続ノードが、本画素回路の出力ノードNoutとなる。インバータ441,442は共に、例えばCMOSインバータからなる。具体的には、インバータ441は、NchMOSトランジスタQn13及びPchMOSトランジスタQp13のゲート同士及びドレイン同士が共通に接続された構成となっている。インバータ442は、NchMOSトランジスタQn14及びPchMOSトランジスタQp14のゲート同士及びドレイン同士が共通に接続された構成となっている。上記の回路構成を基本とする画素4が、水平方向および垂直方向に展開されて行列状に配置されることになる。この画素4の行列状配列に対して、行毎の走査線24241~24m及び列毎の信号線25251~25nに加えて、制御パルスFRP,XFRPを伝送する制御線26,27、及び、正側電源電圧VDD、負側電源電圧VSSの電源線28,29が列毎に配線されている。上述したように、本実施形態に係るアクティブマトリクス型液晶表示装置10は、表示データに応じた電位を保持するラッチ部44を有するSRAM機能付き画素MIP4が行列状に配置された構成となっている。尚、本実施形態では、画素内蔵のメモリとしてSRAMを用いる場合を例に挙げたが、SRAMは一例に過ぎず、他の構成のメモリ、例えばDRAMを用いる構成であっても良い。このMIP方式のアクティブマトリクス型液晶表示装置10は、画素4毎にメモリを持つことで、前にも述べたように、アナログ表示モードによる表示と、メモリ表示モードによる表示とを実現できる。そして、メモリ表示モードの場合、メモリに保持されている画素データを用いて表示を行うことから、階調を反映した信号電位の書き込み動作をフレーム周期で実行する必要がないため、液晶表示装置の消費電力の低減を図ることができる、という利点がある。また、表示画面を部分的に、即ち、表示画面の一部だけを書き換えたい、というニーズがある。この場合、部分的に画素データを書き換えれば良いことになる。表示画面を部分的に書き換える、即ち、画素データを部分的に書き換えると、書き換えを行わない画素についてはデータを転送する必要がなくなる。従って、データ転送量を減らすことができるため、液晶表示装置の省電力化を図ることができる、という利点もある。[1-3.画素データの書き換えについて]ところで、MIP方式のアクティブマトリクス型液晶表示装置10を搭載した電子機器において、表示画面を部分的に、即ち、表示画面の一部だけを書き換えたい、というニーズがある。これに対し、従来のシステムでは、垂直同期信号Vsync等の同期信号以下、単に垂直同期信号Vsyncと記述するに同期させた形で定期的に例えば、60Hzの周期毎にドライバIC3から画素4のデータを書き換える構成が採られていた。すなわち、従来のシステムでは、画素データの書き換えが垂直同期信号Vsyncに同期した形で行われるようになっていた。そのため、外部コントローラ40から書き換えるべき表示データをドライバIC3に入力する場合、外部コントローラ40側で作成した垂直同期信号Vsyncに同期させて1画面分入力することになる。あるいは、ドライバIC3側で垂直同期信号Vsyncを作成して外部コントローラ40側へ送るようにし、外部コントローラ40側では次の垂直同期信号Vsyncが到来するまでの間に1画面分の表示データを入力することになる。その理由は、画素データの書き換えタイミングと、外部コントローラ40からバッファメモリ32に表示データを書き込むタイミングとのタイミング関係にある。すなわち、単純にドライバIC3側のタイミングで表示データを画素4に書き込んでしまうと、前者のタイミングと後者のタイミングとが重なったり、前者のタイミングを後者のタイミングが追い越したりする状態が発生する懸念があるからである。後者のタイミングが前者のタイミングを追い越す状態が発生するのは次の理由による。すなわち、外部コントローラ40とドライバIC3との間でのデータ転送を垂直同期信号Vsyncに同期させていることからもわかるように、TFT回路部2とドライバIC3との間の通信速度に比べて、外部コントローラ40とドライバIC3との間の通信速度が速いからである。後者のタイミングが前者のタイミングを追い越してしまうと、表示の切り換えが1フレームずれてしまい、スジなどの表示不良が発生する可能性がある。このように、従来のシステムでは、外部から入力する表示データは垂直同期信号Vsyncに同期していなければならないため、事前に外部でこれから新たに表示する1画面分の表示データを作成して、その表示データをドライバIC3に転送しなければならない。しかし、実際には、表示画面の一部分を書き換えたいとき等が頻繁にある場合、垂直同期信号Vsyncに同期させて1画面分の表示データを転送することは非効率的である。そこで、本実施形態に係るMIP方式の液晶表示装置10は、垂直同期信号Vsyncに同期させた画素データの書き換えではなく、顧客側、即ち、外部コントローラ40側から画素データの書き換え要求をもらうことによって任意のタイミングで書き換え処理を行う構成を採るようにしている。具体的には、先ず、顧客外部コントローラ40側からもらう表示データは1画面分ではなく、書き換えを行う領域に属する画素4についてのデータとし、この部分的な表示データをバッファメモリ32に一旦保持する。バッファメモリ32に保持する表示データが1画面分でないために、バッファメモリ32としては必ずしもフレームメモリ、即ち、1画面分の表示データを記憶可能なメモリである必要はない。書き換えるべき領域の部分的な表示データは、外部コントローラ40から書き換えを指示する命令と時系列でドライバIC3に対して送られる。例えば、外部コントローラ40からドライバIC3に対して先ず表示データが送られ、一定時間経過後に書き換えを指示する命令画面リフレッシュコマンドが送られる。外部コントローラ40から画面リフレッシュコマンドを受けることで、ドライバIC3は、外部コントローラ40との間におけるデータ伝送に垂直同期信号Vsyncが介在しなくても、バッファメモリ32に格納された表示データを基に画素データの書き換え処理を行う。以下に、ドライバIC3における画素データの部分的な書き換え処理の具体的な処理手順について、図6のフローチャートを用いて説明する。この書き換え処理は、基本的に、ドライバIC3の処理である。ドライバIC3には、外部コントローラ40からデータ及び命令が時系列で入力される。ドライバIC3は先ず、書き換えるべき表示データを受信するとステップS11、当該表示データをバッファメモリ32に一時的に保持すべく、当該バッファメモリ32に対して書き込むステップS12。次いで、書き換えを指示する命令を受信するとステップS13、ドライバIC3は当該命令については書き換え判別回路33に供給し、当該書き換え判別回路33で判別解釈するステップS14。そして、命令中に含まれる書き換え領域のXY開始アドレス及びXY終了アドレスの情報についてはエリアメモリ34に格納するステップS15。また、データの書き換え指令である画面リフレッシュコマンドについてはレジスタ35に格納するステップS16。次に、制御部36は、レジスタ35に画面リフレッシュコマンドが格納されると、これを受けてデータ書き換えのためのタイミング制御を開始するステップS17。具体的には、制御部36は、エリアメモリ34に格納されているXY開始アドレスやXY終了アドレスの各情報を基に、タイミングジェネレータTGのタイミング制御を行う。尚、データをバッファメモリ32に一時的に保持する際に、バッファメモリ32がフレームメモリである場合には、XY開始アドレスやXY終了アドレスの各情報に基づく制御部36による制御の下に、データの格納領域の制御を行うようにすれば良い。次に、制御部36による制御の下に、バッファメモリ32に記憶されているデータを読み出してTFT回路部2に対して出力するとともに、垂直駆動部22A,22Bや水平駆動部23に対して駆動信号を出力するステップS18。そして、垂直駆動部22A,22B及び水平駆動部23による駆動の下に、画素行単位で画素データの書き換えを行うステップS19。具体的には、垂直駆動部22A,22Bは、XY開始アドレス及びXY終了アドレスの各情報によって指定される領域ウインドウに属する画素行ラインを例えば順番に選択する。一方、水平駆動部23は、垂直駆動部22A,22Bによる画素行の選択に同期して、バッファメモリ32から出力回路37を介して供給される表示データを、選択行の各画素4に書き込む。以上の一連の処理により、垂直同期信号Vsyncに同期させた画素データの書き換え処理ではなく、顧客側から書き換え要求をもらうことにより、その書き換え要求のタイミングで書き換え処理を行うことができる。これにより、外部から入力する表示データを垂直同期信号Vsyncに同期させなくても、1画面分ではなく部分的にドライバIC3に入力することができるとともに、任意のタイミングで画素データの書き換え処理を行うことができる。垂直同期信号Vsyncに同期させなくても良いと、外部でのデータ作成の際に、高速な処理により垂直同期信号Vsyncの期間内に、書き換えるべき表示データを作る必要が無い、または、バッファメモリ32として1画面分のフレームメモリを用いてデータ転送を行う必要が無い。そして、任意のタイミングで、書き換えるべき表示データを作成してドライバIC3に転送し、画面リフレッシュ指示後の画素データの書き換えは一瞬で行うことができる。その結果、1表示画面において書き換える領域が重なった場合、例えば、複数のウインドウの書き換え等の場合に、それぞれの書き換えが一瞬見えて表示がまたたくちらつく等の現象を回避することができる。上述した画素データの書き換え処理の動作説明から明らかなように、表示画面の書き換えは画面単位ではなく、表示画面の一部についてウインドウ矩形領域として画素行単位で行われることになる。表示画面の書き換えを部分的に行えるのは、垂直ドライバ221A,221Bがデコーダ構成であり、画素アレイ部21の各画素行ラインを任意に選択できるからである。水平ドライバ231についても、デコーダ構成とすることで、表示画面の書き換えを部分的に画素単位で行うようにすることも可能である。尚、画素データの書き換え処理ついての上記の例では、入力される命令を判別して当該命令に含まれる書き込み指令例えば、画面リフレッシュコマンドをレジスタ35に格納し、これを受けて制御部36が画素データの書き換え処理を行うとしたが、これは一例に過ぎない。他の構成例としては、例えば、制御部36が外部コントローラ40から書き換え判別回路33及びレジスタ35を介さずに直接に書き込み指令を受け取るようにすることも可能である。かかる構成を採ることにより、書き換え判別回路33及びレジスタ35が不要になるため、ドライバIC3の回路構成の簡略化を図ることができる。すなわち、書き換え判別回路33及びレジスタ35は、ドライバIC3の必須の構成要件ではない。また、上記の例では、反射型液晶表示装置を前提として、画素データの書き換え処理について説明したが、当該書き換え処理については、透過型液晶表示装置や半透過型液晶表示装置に対しても反射型液晶表示装置と同様に適用することができる。[1-4.面積階調法について]ところで、本実施形態に係る液晶表示装置10は、画素メモリの多ビットカラー化を実現するために面積階調法を採用している。具体的には、画素4の表示領域となる画素電極を、面積的に重み付けした複数の副画素サブピクセル電極に分割する面積階調法を用いている。そして、ラッチ部44の保持電位によって選択された画素電位を面積的に重み付けした副画素電極に通電し、重み付けした面積の組み合わせによって階調表示を行うようにする。ここで、本実施形態に係る液晶表示装置10は反射型液晶表示装置であることから、面積的に重み付けした副画素電極は反射板に相当する。因みに、透過型液晶表示装置では、面積的に重み付けした副画素電極は透過窓に相当する。以下に、面積階調法について具体的に説明する。面積階調法は、面積比を2021,22,,2N1、という具合に重み付けしたN個の副画素電極で2N個の階調を表現する階調表現方式であり、例えば、TFT特性のばらつきによる画質の不均一性を改善する等の目的で採用される。本実施形態に係る液晶表示装置10にあっては、画素電極である反射電極の面積画素面積に2:1の重みを付けることによって2ビットで4階調を表現する面積階調法を採るものとする。画素面積に2:1の重みを付ける構造としては、図7Aに示すように、画素4の画素電極を面積1の副画素電極41と、当該副画素電極41の2倍の面積面積2の副画素電極42とに分割する構造が一般的である。しかし、図7Aの構造の場合には、1画素の重心に対する各階調の重心が揃わない一致しないため、階調表現の点で好ましくない。1画素の重心に対する各階調の重心を揃える構造としては、図7Bに示すように、面積2の副画素電極44の中心部を矩形形状にくり抜き、そのくり抜いた矩形領域の中心部に面積1の副画素電極43を配置する構造がある。しかし、図7Bの構造の場合には、副画素電極43の両側に位置する、副画素電極44の連結部44A,44Bの幅が狭いため、副画素電極44全体の反射面積が小さくなるとともに、連結部44A,44Bの辺りの液晶配向が難しい。上述したように、面積階調で、無電界時に液晶分子が基板に対してほぼ垂直になるVAVerticalAligned;垂直配向モードにしようとすると、液晶分子に対する電圧のかかり方が、電極形状や電極サイズ等によって変わるため、良好に液晶配向させることが難しい。また、反射電極間の面積比が反射率比になるとは限らないので階調設計が難しい。反射率は、反射電極の面積や液晶配向などによって決まる。図7Aの構造の場合、面積比が1:2であっても電極周辺の間の長さの比が1:2とはならない。従って、反射電極の面積比が反射率比になるとは限らない。このような観点からすると、面積階調法において、階調の表現性と反射面積の有効活用を考えると、図7Cに示すように、画素電極を同じ面積大きさの3つの副画素電極45,46A,46Bに分割する3分割画素にするのが望ましい。この3分割画素の場合、真ん中の副画素電極45を挟む上下2つの副画素電極46A,46Bを組とし、当該組となる2つの副画素電極46A,46Bを同時に駆動することで、真ん中の副画素電極45との間で画素面積に2:1の重みを付けることができる。また、1画素の重心に対する各階調の重心を揃えることができる。しかし、3つの副画素電極45,46A,46Bの各々について駆動回路と電気的にコンタクトを取るとすると、図7A,Bの構造に比べて金属配線のコンタクト数が増えるため、画素サイズが大きくなり、高精細化の阻害要因となる。特に、画素4毎にメモリを有するMIPの画素構成の場合には、図5から明らかなように、1つの画素4内にトランジスタ等の多くの回路構成素子やコンタクト部が存在することになり、レイアウト面積的に余裕がないために、コンタクト部1個が画素サイズに大きく影響を及ぼす。コンタクト数を減らすには、1個の副画素電極45を挟むことによって互いの距離が離れた2つの副画素電極46A,46B同士を電気的に結合する接続する画素構造とすれば良い。そして、図8に示すように、1組の駆動回路47Aで1個の副画素電極45を駆動し、他の1組の駆動回路47Bで残りの2つの副画素電極46A,46Bを同時に駆動するようにする。ここで、駆動回路47A,47Bは、図5に示した画素回路に相当する。このように、面積階調法を用い、1画素の重心に対して各階調の重心を揃えた画素構造にする場合、コンタクト数を減らすには、距離の離れた2つの副画素電極46A,46B同士を電気的に結合する画素構造を採ることになる。そして、2つの副画素電極46A,46Bを電気的に結合する手法としては、次の2つの手法が考えられる。その一つの手法は、平坦化膜上の2つの副画素電極46A,46B同士を、平坦化膜の下に形成する金属配線により、平坦化膜に形成するコンタクト部を介して繋ぐという手法である。もう一つの手法は、平坦化膜上の2つの副画素電極46A,46B同士を同一面内で電気的に接続するという手法である。ここで、平坦化膜による平坦化の作用、効果をより確実に得るには平坦化膜の膜厚をある程度厚くしなければならないことから、平坦化膜にコンタクトホールを含むコンタクト部を形成するには、ある一定の大きさのコンタクト台座を形成する必要がある。そのため、前者の手法を採る場合には、ある一定の大きさのコンタクト台座を形成する必要があり、画素サイズが大きくなるために高精細化の阻害要因となる。一方、後者の手法を採る場合には、ITOと呼ばれる配向制御部の一つであり、電界を加えたときに液晶分子の倒れる方向を規定する、即ち、ある決められた方向に液晶分子が倒れるきっかけを与える作用を為す。配向因子61,62,63、即ち、VAP61,62,63は、真ん中の副画素電極45及び2つの副画素電極46A,46Bの各中心部に設けられている。一方、第2の平坦化膜52は、真ん中の副画素電極45の中心位置に対応する部位にコンタクト部60を有するとともに、2つの副画素電極46A,46Bの各中心位置に対応する部位にコンタクト部56,57を有している。すなわち、VAP61,62,63の各配設位置とコンタクト部60,56,57の各配設位置とが一致している。換言すれば、本実施例2に係る画素構造においては、第2の平坦化膜52に設けられたコンタクト部60,56,57をVAP61,62,63として用いた兼用した構成を採っている。上述したように、本実施例2に係る画素構造は、面積階調でVAモードを採用するに当って、真ん中の副画素電極45及びこれを挟む2つの副画素電極46A,46Bの各中心部にVAP61,62,63を有する構成を採っている。かかる構成を採ることにより、実施例1に係る画素構造の作用、効果に加えて、次のような作用、効果を得ることができる。3分割の副画素電極45,46A,46Bの各電極形状が等しく、電界分布が各副画素電極45,46A,46Bで一様であるため、電界を加えたときに、VAP61,62,63の作用により、液晶分子に対してある決められた方向に倒れるきっかけを与えることができる。その結果、良好に液晶配向させることができる。また、コンタクト部60,56,57をVAP61,62,63として兼用することで、VAP61,62,63を別に設けなくて済むという利点がある。但し、VAP61,62,63としては、コンタクト部60,56,57を兼用した構成のものに限られるものではなく、他の構成のもの、例えば、金属配線53,58に穴を形成し、当該穴をVAP61,62,63として用いる構成であっても良い。更に、突起を設けてVAP61,62,63とする構成なども考えられる。いずれの場合にも、VAP61,62,63は、3つの副画素電極45,46A,46Bの各中心部に位置するのが好ましい。以上説明した実施形態に係る画素構造では、画素がメモリ内蔵の画素MIPの画素である液晶表示装置に適用した場合を例に挙げて説明したが、この適用例に限られるものではない。すなわち、画素がMIPの画素構造であるか否かは問わない。但し、MIPの画素構造の場合には、1つの画素内にトランジスタ等の多くの回路構成素子やコンタクト部が存在し、回路密度が高いため、レイアウト面積的に余裕がない。従って、高精細化を図る観点からすると、実施形態に係る画素構造は、コンタクト数や配線数が増えたりすることがないために、MIPの画素構造の表示装置に適用することにより、その作用、効果を十全に発揮できる。また、平坦化膜を2層構造とし、当該2層構造の2つ平坦化膜間に金属配線を形成し、当該金属配線によって上層の平坦化膜上に配された2つの電極同士を電気的に接続する、という技術的事項については、適用される液晶表示装置が面積階調法を採る画素構造であるか否かを問わない。すなわち、本開示は、平坦化膜上に配された2つの電極同士を電気的に接続する構成を採る液晶表示装置全般に対して適用可能である。[1-6.鏡面反射について]ところで、反射型液晶表示装置、好ましくは、前方散乱フィルム調光フィルムを用いた反射型液晶表示装置において、反射板反射電極である副画素電極45,46A,46Bは鏡面反射を理想とする。しかしながら、一般的な液晶表示装置では、駆動回路として形成される配線、即ち、図2のTFT回路部2の特に画素アレイ部21の配線の凹凸上に平坦化膜を形成し、その上に反射電極を形成することになる。そのため、回路の配線の凹凸による残留表面粗さ。反射電極直下の配線による凹凸。画素電極とのコンタクト部とその周りのテーパー領域。などが散乱要因となって反射率、コントラストを劣化させることになる。また、面積階調を適用するに当たり、無制限に副画素を配置するためには、図12に示すように、画素電極に対して電力を選択的に供給するスイッチ素子SWが全ての画素に必要になる。スイッチ素子SWとしてはトランジスタ、例えば薄膜トランジスタTFTを用いることができる。そして、画素4毎にスイッチ素子SWが増えることで、その分だけ画素アレイ部21の回路密度が高くなる。[1-7.実施形態に係る画素アレイ基板構造について]そこで、本実施形態では、反射型液晶表示装置において、面積階調を適用するに当たって、画素アレイ基板TFTアレイ基板構造について以下のような構造とする。すなわち、先ず、回路部、即ち、TFT回路部2が形成された基板上に、画素アレイ基板構造の平坦化を目的として形成する平坦化膜を、第1,第2の平坦化膜図9の平坦化膜51,52に相当を順に積層した2層構造とする。また、この2層構造の第1,第2の平坦化膜間に中継配線を形成する。そして、この中継配線により、第1の平坦化膜に形成され、TFT回路部2に接続された第1のコンタクト部と、第2の平坦化膜の第1のコンタクト部と平面視で異なる位置に形成された第2のコンタクト部とを電気的に接続する構造とする。上記構成の画素アレイ基板構造において、基板上に形成する平坦化膜が2層構造となっていることで、1層構造の平坦化膜の場合に比べて回路の配線の凹凸による表面粗さをより確実に平坦化できる。しかも、第1のコンタクト部と第2のコンタクト部との間に中継配線が介在することで、たとえ第1のコンタクト部が接続されるTFT回路部2の回路密度が高くなったとしても、その回路パターンによって第2のコンタクト部の配設位置が制約を受けることはない。換言すれば、第2の平坦化膜に形成する第2のコンタクト部を自由にレイアウトできる、即ち、第2のコンタクト部の配設位置を、第1のコンタクト部の配設位置に対して任意に設定できる。このように、回路の配線の凹凸による表面粗さをより確実に平坦化でき、しかも、第2の平坦化膜に形成する第2のコンタクト部を、画品位に影響を及ぼさないように自由にレイアウトできるため、表示品位の高い反射型液晶表示装置を提供できる。以下に、実施形態に係る画素アレイ基板構造の一例について図面を用いて具体的に説明する。基板構造図13は、実施形態に係る画素アレイ基板構造の具体的な構造の一例を示す要部の断面図である。図13において、透明基板基材71の表面上に、トランジスタ72を含む回路部が形成される。透明基板71として、例えばガラス基板が用いられる。トランジスタ72として、例えばTFT薄膜トランジスタが用いられる。すなわち、トランジスタ72を含む回路部は、図1及び図2のTFT回路部2に相当する。透明基板71には、アレイ状に多数の画素領域が設けられ、トランジスタ72は画素4の各々に対応して形成されている。ここで例示したトランジスタ72は、画素4毎に設けられる画素電極への電力の供給を制御するスイッチ素子として機能する。すなわち、トランジスタ72は、図12のスイッチ素子SWに対応している。図13には図示を省略しているが、図5に示したメモリ機能を持つ画素回路駆動回路を構成するトランジスタ等も、透明基板71上に形成されるTFT回路部2に含まれる。トランジスタTFT72は、透明基板71上にゲート電極721が形成され、その上に能動層を構成する半導体層722が形成された構成となっている。半導体層722は中央部がチャネル領域となり、その両端がソース/ドレイン領域となっている。半導体層722の両端のソース/ドレイン領域には、AlアルミニウムやTiチタン等の導電性の材料からなるソース/ドレイン電極723,724が絶縁膜73を介して電気的に接続されている。このトランジスタ72を含むTFT回路部2が形成された透明基板71は、ソース/ドレイン電極723,724を含む金属配線が存在することによってその上面が凸凹している。この凸凹を平坦化するために、トランジスタ72を含むTFT回路部2を覆うようにして第1の平坦化膜74が形成されている。この第1の平坦化膜74は、図9の第1の平坦化膜51に相当する。第1の平坦化膜74には、コンタクトホール75Aが形成されている。第1の平坦化膜74の上には、例えばITOのような導電性の薄膜を成膜し、フォトリソグラフィなどにより所望の回路パターンとすることによって中継配線76が形成されている。中継配線76を形成するITOは、第1の平坦化膜74に形成されたコンタクトホール75Aの内壁にも成膜されることにより、中継配線76とトランジスタ72とを電気的に接続する第1のコンタクト部75を形成している。第1の平坦化膜74の上には、回路パターンである中継配線76を覆うようにして第2の平坦化膜77が形成されている。この第2の平坦化膜77は、図9の第2の平坦化膜52に相当する。第2の平坦化膜77には、コンタクトホール78Aが形成されている。このコンタクトホール78Aは、第1の平坦化膜74に形成されたコンタクトホール75Aと平面視で異なる位置にレイアウトされている。第2の平坦化膜77の上には、Ag銀やAlアルミニウムなどのような反射率が高い導電性の薄膜を成膜し、フォトリソグラフィなどにより所望の画素電極パターンとすることによって画素電極79が反射電極として形成されている。この画素電極79は、図9の副画素電極45、副画素電極46A,46Bに相当する。画素電極79を形成する例えばAgは、第2の平坦化膜77に形成されたコンタクトホール78Aの内壁にも成膜されることにより、中継配線76と画素電極79とを電気的に接続する第2のコンタクト部78を形成している。コンタクトホール78Aがコンタクトホール75Aと平面視で異なる位置にレイアウトされていることで、当然のことながら、第2のコンタクト部78も第1のコンタクト部75と平面視で異なる位置にレイアウトされることになる。ここで、第2の平坦化膜77に形成される第2のコンタクト部78は、散乱反射領域、即ち、光学的無効領域となるために画品位に影響を及ぼす。従って、液晶表示装置の高表示品位化を図る上で、第2のコンタクト部78の大きさ及びレイアウト位置が重要になってくる。上述したように、実施形態に係る画素アレイ基板構造は、基板表面を平坦化する目的で透明基板71上に形成される平坦化膜が、第1,第2の平坦化膜74,77が順に積層された2層構造となっている。この2層構造によれば、1層構造の平坦化膜の場合に比べて回路の粗さ、即ち、配線の凹凸による表面粗さをより確実に平坦化できるとともに、中継配線76の段差についても第2の平坦化膜77によって平坦化できる。ここで、基板表面をより平坦化できるということは、反射電極として、より高い平坦性を有する画素電極79を形成できることを意味する。そして、より高い平坦性を有する画素電極79を形成できることで、1層構造の平坦化膜を用いた従来構造に比べて、反射型液晶表示装置として高い反射率とコントラストを得ることができる。図14に、メモリ内蔵の画素構造を持つTFT基板上に平坦化膜を形成し、その上に画素電極を形成した後の基板表面の粗さについて、平坦化膜が2層構造の場合Aと1層構造Bとの比較図として示す。ここでは、平坦化効果の比較のためコンタクトホールは形成せず、原子間力顕微鏡素子、無機EL素子、LED素子、半導体レーザー素子などを用いた表示装置全般に対して適用可能である。このとき、画素がメモリ内蔵の画素MIPの画素であるか否かは問わない。但し、MIPの画素構造の場合には、1つの画素4内にトランジスタ等の多くの回路構成素子やコンタクト部が存在することになり、レイアウト面積的に余裕がない。従って、高精細化を図る観点からすると、本開示は、コンタクト数や配線数が増えたりすることがないために、MIPの画素構造の表示装置に適用することにより、その作用、効果を十全に発揮できる。また、その場合において、有機EL素子、無機EL素子、LED素子、半導体レーザー素子などとMIPを組み合わせた表示装置においても、適用可能なことは、言うまでもない。また、平坦化膜を2層構造とし、当該2層構造の2つ平坦化膜間に金属配線を形成し、当該金属配線によって上層の平坦化膜上に配された2つの電極同士を電気的に接続する、という技術的事項については、適用される表示装置が面積階調法を採る画素構造であるか否かを問わない。すなわち、本開示は、平坦化膜上に配された2つの電極同士を電気的に接続する構成を採る表示装置全般に対して適用可能である。更に、上記実施形態においては、反射型液晶表示装置に適用した場合を例に挙げて説明したが、本開示は、反射型液晶表示装置への適用に限られるものではない。すなわち、本開示は、画素データの書き換え、画素構造、及び、画素アレイ基板構造の各技術的事項について、透過型液晶表示装置や半透過型液晶表示装置に対しても反射型液晶表示装置と同様に適用可能である。但し、画素アレイ基板構造の技術的事項については、反射型表示装置に適用した方が、反射電極である副画素電極をより鏡面反射化できるためにその作用、効果を十全に発揮できる。<3.電子機器>以上説明した本開示の表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置として用いることが可能である。一例として、図21~図23に示す様々な電子機器、例えば、デジタルカメラやビデオカメラの表示装置、携帯電話機、PDAPersonalDigitalAssistant、電子書籍等の携帯端末装置などの表示装置として用いることが可能である。本開示の表示装置は、封止された構成のモジュール形状のものをも含む。例えば、画素アレイ部に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。この透明な対向部には、カラーフィルタや保護膜などが設けられてもよい。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やFPCフレキシブルプリントサーキット等が設けられていてもよい。以下に、本開示が適用される電子機器の具体例について説明する。図21は、本開示が適用されるデジタルカメラの外観を示す斜視図であり、Aは表側から見た斜視図、Bは裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部111、表示部112、メニュースイッチ113、シャッターボタン114等を含み、その表示部112として本開示の表示装置を用いることにより作製される。図22は、本開示が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部131、前方を向いた側面に被写体撮影用のレンズ132、撮影時のスタート/ストップスイッチ133、表示部134等を含み、その表示部134として本開示の表示装置を用いることにより作製される。図23は、本開示が適用される携帯端末装置、例えば携帯電話機を示す外観図であり、Aは開いた状態での正面図、Bはその側面図、Cは閉じた状態での正面図、Dは左側面図、Eは右側面図、Fは上面図、Gは下面図である。本適用例に係る携帯電話機は、上側筐体141、下側筐体142、連結部ここではヒンジ部143、ディスプレイ144、サブディスプレイ145、ピクチャーライト146、カメラ147等を含んでいる。そして、ディスプレイ144やサブディスプレイ145として本開示の表示装置を用いることにより本適用例に係る携帯電話機が作製される。ここでは、携帯端末装置として、携帯電話機を例に挙げたが、前にも述べたように、PDAや電子書籍等、種々の携帯端末装置の表示装置への適用が可能である。そして、本開示の表示装置が特に反射型液晶表示装置である場合には、内部で発光するための電力を必要としないため、屋外での使用頻度が高い携帯端末装置の表示装置に用いることで、携帯端末装置の消費電力を大幅に低減できる利点がある。この点については、屋外での使用頻度が高いデジタルカメラやビデオカメラについても同様のことが言える。<4.本開示の構成>尚、本開示は以下のような構成を採ることができる。1回路部が形成された基板上に順に積層された第1,第2の平坦化膜と、前記第1,第2の平坦化膜間に形成され、前記第2の平坦化膜上に分離して設けられた2つの電極を電気的に接続する金属配線とを備える画素構造。2前記2つの電極は、他の電極との面積の組み合わせによって階調を表示する面積階調を行う前記1に記載の画素構造。3前記面積階調において、各ビットの重心の位置が揃っている前記2に記載の画素構造。4前記2つの電極は、他の1つの電極との面積の組み合わせによって2:1の面積階調を行う前記2または前記3に記載の画素構造。5前記2つの電極及び前記他の1つの電極の各大きさが等しい前記4に記載の画素構造。6前記2つの電極は、前記他の1つの電極を挟んで設けられている前記5に記載の画素構造。7前記2つの電極は、複数本の金属配線によって電気的に接続されている前記1から前記6のいずれか1項に記載の画素構造。8前記回路部は、前記2つの電極を同時に駆動する1つの駆動回路と、前記他の1つの電極を駆動する他の1つの駆動回路とを画素毎に有する前記4から前記6のいずれか1項に記載の画素構造。9前記第1の平坦化膜は、前記1つの駆動回路と前記金属配線とを電気的に接続する第1のコンタクト部を含み、前記第2の平坦化膜は、前記2つの電極と前記金属配線とを電気的に接続する第2のコンタクト部を含む前記8に記載の画素構造。10前記第2のコンタクト部は、前記第1のコンタクト部と平面視で異なる位置に設けられている前記9に記載の画素構造。11前記第2のコンタクト部は、前記第2の平坦化膜における前記2つの電極の中心位置に対応する部位に設けられている前記10に記載の画素構造。12前記回路部は、データを保持するメモリを画素毎に有する前記1から前記11のいずれか1項に記載の画素構造。13無電界時に液晶分子が基板に対してほぼ垂直になる垂直配向モードを採用する画素構造であり、前記2つの電極及び前記他の1つの電極の各中心部に、垂直配向を制御する配向因子を有する前記5に記載の画素構造。14前記第2の平坦化膜は、前記2つの電極の中心位置に対応する部位、及び、前記他の1つの電極の中心位置に対応する部位にそれぞれコンタクト部を有する前記13に記載の画素構造。15前記コンタクト部を前記配向因子として用いる前記14に記載の画素構造。16回路部が形成された基板上に順に積層された第1,第2の平坦化膜と、前記第1,第2の平坦化膜間に形成され、前記第2の平坦化膜上に分離して設けられた2つの電極を電気的に接続する金属配線とを備える画素構造を持つ画素が配置されてなる表示装置。17回路部が形成された基板上に順に積層された第1,第2の平坦化膜と、前記第1,第2の平坦化膜間に形成され、前記第2の平坦化膜上に分離して設けられた2つの電極を電気的に接続する金属配線とを備える画素構造を持つ画素が配置されてなる表示装置を有する電子機器。"