"パッケージ基板と、前記パッケージ基板に設けられ、差動信号を伝送するための一対の線路と、前記一対の線路と半導体チップとの間でインピーダンス整合をとるために、前記パッケージ基板に設けられた整合回路とを備え、前記整合回路は、前記パッケージ基板の主面上に設けられ、前記半導体チップに設けられた前記差動信号の入力または出力用の一対のパッドとボンディングワイヤでそれぞれ接続され、互いに容量結合するように構成された第1および第2の信号端子と、前記一対の線路とそれぞれ接続されるとともに、互いに容量結合するように構成された第3および第4の信号端子と、前記第1~第4の信号端子とそれぞれ容量結合するように構成され、各々が接地電位と直接またはインダクタを介して接続された第1~第4の補助端子と、前記第1および第3の信号端子間に設けられた第1のインダクタと、前記第2および第4の信号端子間に設けられた第2のインダクタとを含む、半導体パッケージ。前記整合回路は、さらに、前記第1および第3の補助端子間に設けられた第3のインダクタと、前記第2および第4の補助端子間に設けられた第4のインダクタとを含む、請求項1に記載の半導体パッケージ。前記第1および第2の補助端子は、前記第1および第2の信号端子を間に挟むように前記パッケージ基板の前記主面上に設けられ、前記半導体チップに設けられた接地電位を有する一対のバッドとボンディングワイヤでそれぞれ接続される、請求項2に記載の半導体パッケージ。前記第1~第4のインダクタの各々は、対応の信号端子間または対応の補助端子間に設けられた、前記一対の線路よりも特性インピーダンスの高い線路である、請求項2または3に記載の半導体パッケージ。前記第3および第4の信号端子は、前記パッケージ基板の前記主面上に設けられ、前記第3および第4の補助端子は、前記第3および第4の信号端子を間に挟むように前記パッケージ基板の前記主面上に設けられ、前記第1~第4のインダクタの各々は、対応の信号端子間または対応の補助端子間を接続するボンディングワイヤである、請求項3に記載の半導体パッケージ。前記パッケージ基板の前記主面と反対側の裏面上または前記主面と前記裏面との間には、グランドプレーンが設けられ、前記第1~第4の補助端子の各々は、前記グランドプレーンとコンタクトホールを介して接続される、請求項1に記載の半導体パッケージ。前記第1および第2の信号端子間、前記第3および第4の信号端子間、ならびに前記第1~第4の信号端子の各々と対応の補助端子との間には、インターディジタルキャパシタがそれぞれ形成される、請求項1に記載の半導体パッケージ。Gbpsを超えるような高速なディジタル伝送では、差動伝送方式が一般的である。差動伝送方式の多くの規格において、差動モードとコモンモードのそれぞれについて反射を一定以下にしなければならないという規定が設けられていることが多い。すなわち、最適な設計を行なおうとすると、差動モード信号の反射とコモンモード信号の反射とを個別に制御するような整合回路が必要になる。この発明は、上記のような課題を解決するためになされたものであり、その目的は、差動モード信号の反射とコモンモード信号の反射とを個別に制御できる整合回路を備えた半導体パッケージを提供することである。この発明は一局面において半導体パッケージであって、パッケージ基板と、一対の線路と、整合回路とを備える。一対の線路は、パッケージ基板に設けられ、差動信号を伝送するためのものである。整合回路は、一対の線路と半導体チップとの間でインピーダンス整合をとるために、パッケージ基板に設けられる。整合回路は、第1~第4の信号端子と、第1~第4の補助端子と、第1および第2のインダクタとを含む。第1および第2の信号端子は、パッケージ基板の主面上に設けられ、半導体チップに設けられた差動信号の入力または出力用の一対のパッドとボンディングワイヤでそれぞれ接続され、互いに容量結合するように構成される。第3および第4の信号端子は、一対の線路とそれぞれ接続され、互いに容量結合するように構成される。第1~第4の補助端子は、第1~第4の信号端子とそれぞれ容量結合するように構成されるとともに、各々が接地電位と直接またはインダクタを介して接続される。第1のインダクタは、第1および第3の信号端子間に設けられる。第2のインダクタは、第2および第4の信号端子間に設けられる。この発明によれば、第1および第2の信号端子間ならびに第3および第4の信号端子間は、差動モードでは容量として機能するが、コモンモードでは容量として機能しない。このため、差動モードの反射とコモンモードの反射とを個別に制御できる。以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。<実施の形態1>[半導体パッケージ100の内部構成]図1は、この発明の実施の形態1による半導体パッケージICIntegratedCircuitパッケージ100の内部構成を模式的に示す斜視図である。図1を参照して、半導体パッケージ100は、パッケージ基板11と、パッケージ基板11の主面11Aに設けられた一対の線路12p,12nと、パッケージ基板11に設けられた整合回路20とを含む。なお、図1では、パッケージ基板11の裏面11BにグランドプレーンGNDが形成されているとしているが、パッケージ基板11が多層の場合には、内層主面11Aと裏面11Bの間の層の適当な層をグランドプレーンとしてもよい。半導体チップICチップ10は、パッケージ基板11の主面11A上に実装される。半導体チップ10の主面パッケージ基板11との接着面の反対側上には、正相信号用パッド1p、逆相信号用パッド1nが互いに隣接して設けられ、さらに正相信号用パッド1p、逆相信号用パッド1nを挟むように接地電位を有するGND用パッド1g1,1g2が設けられる。GND用パッド1g1は、正相信号用パッド1pの近傍に設けられ、GND用パッド1g2は、逆相信号用パッド1nの近傍に設けられる。一対の線路12p,12nは、正相信号および逆相信号からなる差動信号の伝送に用いられる。以下では、差動線路対12p,12nとも記載する。半導体チップ10は、差動線路対12p,12nを介して、半導体パッケージ100の外部との間で差動信号の入出力を行なう。なお、ディジタル信号のデータレートは、たとえば、PCIExpress登録商標の場合には数Gbpsであり、光通信用の電気インターフェースの場合には数十Gbpsである。周波数に換算すると、おおよそ、数十MHz~数十GHzの範囲である。整合回路20は、一対の線路12p,12nと半導体チップ10との間でインピーダンス整合をとるためにパッケージ基板11に設けられる。図1に示すように、整合回路20は、正相信号用端子2p,3pおよび逆相信号用端子2n,3nを含む。正相信号用端子2pおよび逆相信号用端子2nは、パッケージ基板11の主面11A上に設けられる。正相信号用端子2pは、半導体チップ10の正相信号用パッド1pとボンディングワイヤ4pを介して接続され、逆相信号用端子2nは、半導体チップ10の逆相信号用パッド1nとボンディングワイヤ4nを介して接続される。正相信号用端子2pおよび逆相信号用端子2nは、互いに容量結合するように構成される。図1の場合、矩形状の正相信号用端子2pおよび逆相信号用端子2nの各々の端部には互いに対向するように櫛型電極が設けられ、インターディジタルキャパシタInterdigitalCapacitorCC1が構成される。なお、正相信号用端子2pおよび逆相信号用端子2n間の容量構造はインターディジタルキャパシタに限られない。たとえば、平行平板型キャパシタであってもよいし、チップキャパシタであってもよい。信号用端子2p,2n間に平行平板型キャパシタを構成する場合には、たとえば、一方の信号用端子を他方の信号用端子に近接する方向に延在して上部電極とし、上部電極の下層に形成された下部電極と他方の信号用端子とをコンタクトホールを介して接続する。正相信号用端子3pおよび逆相信号用端子3nは、図1の場合、パッケージ基板11の主面11A上に設けられる。正相信号用端子3pは正相信号用の線路12pの端部と接続され、逆相信号用端子3nは逆相信号用の線路12nの端部と接続される。正相信号用端子3pおよび逆相信号用端子3nは、互いに容量結合するように構成される。図1の場合、矩形状の正相信号用端子3pおよび逆相信号用端子3nの各々の端部に互いに対向するように櫛型電極が設けられ、インターディジタルキャパシタCC2が構成される。信号用端子3p,3n間の容量構造は、たとえば、平行平板型キャパシタであってもよいし、チップキャパシタであってもよい。整合回路20は、さらに、正相信号用端子2p,3p間に設けられたインダクタ5pと、逆相信号用端子2n,3n間に設けられたインダクタ5nとを含む。図1の場合、インダクタ5p,5nは、線路12p,12nよりも幅狭に形成されることによって特性インピーダンスを高くしたものである以下では、高インピーダンス線路5p,5nとも記載する。整合回路20は、さらに、補助端子2g1,2g2,3g1,3g2を含む。補助端子2g1は正相信号用端子2pと容量結合するように構成され、補助端子2g2は逆相信号用端子2nと容量結合するように構成される。補助端子3g1は正相信号用端子3pと容量結合するように構成され、補助端子3g2は逆相信号用端子3nと容量結合するように構成される。図1の場合、補助端子2g1,2g2は、パッケージ基板11の主面11A上で正相信号用端子2pおよび逆相信号用端子2nを挟むように配置される。そして、補助端子2g1と正相信号用端子2pとの間にはインターディジタルキャパシタCP1が形成され、補助端子2g2と逆相信号用端子2nとの間にはインターディジタルキャパシタCN1が形成される。同様に、補助端子3g1,3g2は、パッケージ基板11の主面11A上で正相信号用端子3pおよび逆相信号用端子3nを挟むように配置される。補助端子3g1と正相信号用端子3pとの間にはインターディジタルキャパシタCP2が形成され、補助端子3g2と逆相信号用端子3nとの間にはインターディジタルキャパシタCN2が形成される。容量構造としては、インターディジタルキャパシタに代えて、平行平板型キャパシタであってもよいし、チップキャパシタであってもよい。補助端子2g1,2g2,3g1,3g2の各々は、さらに、接地電位に直接またはインダクタを介して接続される。図1の場合、補助端子2g1は、インダクタとしてのボンディングワイヤ4g1を介して半導体チップ10のGND用パッド1g1と接続される。補助端子2g2は、インダクタとしてのボンディングワイヤ4g2を介して半導体チップ10のGND用パッド1g2と接続される。補助端子3g1は、インダクタとしての高インピーダンス線路5g1を介して補助端子2g1と接続されるしたがって、補助端子3g1はインダクタ5g1,4g1を介して接地電位に接続される。補助端子3g2は、インダクタとしての高インピーダンス線路5g2を介して補助端子2g2と接続されるしたがって、補助端子3g2はインダクタ5g2,4g2を介して接地電位に接続される。補助端子2g1,2g2,3g1,3g2は、さらに、パッケージ基板11に設けられたグランドプレーンGNDとコンタクトホールを介して接続されるように構成されていてもよい。なお、およその値として、インターディジタルキャパシタCC1,CC2,CP1,CN1,CP2,CN2の各容量値は0.1pF~1pF程度であり、インダクタ5p,5n,5g1,5g2の各インダクタンス値は0.1nH~1nH程度である。ただし、容量値およびインダクタンス値はこの範囲に限定されるものではない。[差動モード信号およびコモンモード信号の整合について]まず、整合回路20の動作を説明する上で前提となる差動モード信号およびコモンモード信号の整合について説明する。図2は、差動線路対12p,12nと半導体チップ10に設けられた差動レシーバ30Aとの接続関係を模式的に示す図である。図3は、差動線路対12p、12nと半導体チップ10に設けられた差動ドライバ30Bとの接続関係を模式的に示す図である。図2、図3を参照して、差動線路対12p,12nは、差動モード信号に対してZdiffの特性インピーダンスを有し、コモンモード信号に対してZcommの特性インピーダンスを有しているものとする。差動線路対12p,12nは、差動レシーバ30A差動ドライバ30Bと、インダクタボンディングワイヤ4p,4nおよび整合回路20を介して接続される。なお、本願発明が関係する高速ディジタル通信シグナルインテグリティの分野と異なり、マイクロ波の分野では、線路1本当たりの特性インピーダンスとしてevenモードインピーダンスZeven、oddモードインピーダンスZoddという用語が用いられる。Zcomm=Zeven/2、Zdiff=Zodd×2の関係がある。図4は、図2、図3の等価回路図である。図4では、図2の差動レシーバ30Aの各入力端子の入力インピーダンス負荷抵抗をZLとし、図3の差動ドライバ30Bの各出力端子の出力インピーダンス負荷抵抗をZLとしている。負荷抵抗ZLの一端は接地される。一般的にZL=50Ωであることが多い。図5は、差動モード信号に対して図4の等価回路を変形した図である。図5に示すように、差動モード信号の場合には、正極側線路と負極側線路との間の負荷抵抗が2×ZLに変形できる。一般に、線路の差動モードインピーダンスZdiffは、この負荷抵抗2×ZLと整合するように、すなわち、Zdiff=2×ZLと設計される。一例として、ZL=50Ωの場合には、Zdiff=100Ωとなる。整合回路20は、ボンディングワイヤ4p,4nによるインピーダンス不整合を補償するために設けられている。図6は、コモンモード信号に対して図4の等価回路を変形した図である。図6に示すように、コモンモード信号の場合には、正極側線路と負極側線路との間に共通の対地抵抗ZL/2があるように変形できる。一般に線路のコモンモードインピーダンスは、この負荷抵抗ZL/2と整合するように、すなわち、Zcomm=ZL/2となるように設計される。一例として、ZL=50Ωの場合は、Zcomm=25Ωとなる。整合回路20は、ボンディングワイヤ4p,4nによるインピーダンス不整合を補償するために設けられている。[整合回路の動作]次に整合回路の動作について説明する。パッケージ基板11上の高インピーダンス線路5g1,5p,5n,5g2は、線路12p,12nよりも高い特性インピーダンスを持つためインダクタンスとして機能する。正相信号用端子2pと補助端子2g1との間、逆相信号用端子2nと補助端子2g2との間、正相信号用端子3pと補助端子3g1との間、ならびに正相信号用端子3nと補助端子3g2との間は、それぞれ信号線と接地電位間の対地容量CP1,CN1,CP2,CN2として機能する。まず、差動線路対12p,12nから差動モード信号が伝送されてきた場合について説明する。この場合、正相信号用端子2pと逆相信号用端子2nとの間および正相信号用端子3pと逆相信号用端子3nとの間にはそれぞれ差動信号が印加されるので、信号用端子2p,2n間および信号用端子3p,3n間には、それぞれ仮想接地が形成される。このため、信号用端子2p,2n間のキャパシタCC1は、正相信号用端子2pと仮想接地との間の対地容量CC1aとすると、逆相信号用端子2nと仮想接地との間の対地容量CC1bとするとに分離できる。同様に、信号用端子3p,3n間のキャパシタCC2は、正相信号用端子3pと仮想接地との間の対地容量CC2aとすると、逆相信号用端子3nと仮想接地との間の対地容量CC2bとするとに分離できる。ここで、仮にキャパシタCC1,CC2,CP1,CN1,CP2,CN2の各容量値を等しい値Cと仮定すると、対地容量CC1a,CC1b,CC2a,CC2bの各容量値は2Cすなわち、対地容量CP1,CN1,CP2,CN2の2倍となるため効率的に容量を構成することができる。したがって、差動モード信号に対する整合回路20は、第1の端子群2g1,2p,2n,2g2に接続される第1の対地容量構造と、第2の端子群3g1,3p,3n,3g2に接続される第2の対地容量構造と、第1および第2の端子群を接続する高インピーダンス線路5g1、5p、5n、5g2からなるインダクタンス構造とを含む。すわなち、整合回路20は、容量-インダクタンス-容量のラダーladder回路を構成する。このラダー回路によって、半導体チップ10とパッケージ基板11との間に接続されたボンディングワイヤ4p,4nによるインピーダンス不整合が補償される。この結果、差動モード信号入力に対して反射が低減される。次に、差動線路対12p,12nからコモンモード信号が伝送されてきた場合について説明する。この場合、正相信号用端子2pと逆相信号用端子2nとの間および正相信号用端子3pと逆相信号用端子3nとの間には同相信号が印加されるので、正相信号用端子2pと逆相信号用端子2nとは同電位となり、正相信号用端子3pと逆相信号用端子3nとは同電位となる。この結果、いずれの端子間2pと2nの間および3pと3nの間にも容量が生じない。したがって、第1の対地容量構造、インダクタンス構造、および第2の対地容量構造によってラダー回路が形成されることにより、コモンモード信号入力に対して反射が低減されるのは差動モード信号の場合とで同じであるが、コモンモード信号の場合には、第1および第2の対地容量構造の容量値を差動モード信号入力の場合と異ならせることができる。以上をまとめると、信号用端子と補助端子との間のキャパシタCP1,CN1,CP2,CN2と、信号用端子間のキャパシタCC1,CC2とを組み合わせることによって、差動モード入力とコモンモード入力とで異なる回路パラメータの整合回路を構成することができる。この結果、差動モード入力とコモンモード入力とで異なる反射率を規定しているような差動インターフェースの規格に対しても、差動モードとコモンモードとで個別に適切に整合回路を設計することが可能となる。[整合回路の等価回路]以下、上記の説明を補足するために、図1の整合回路の等価回路図について説明する。以下の説明では、図1において、補助端子2g1,2g2,3g1,3g2がコンタクトホールを介してグランドプレーンと接続されていない場合を整合回路20と記載し、グランドプレーンと接続されている場合を整合回路21と記載する。図7は、整合回路20の等価回路図である。図7において、図1と対応する部分には同一の参照符号を付している。補助端子2g1,2g2,3g1,3g2は、グランドプレーンとコンタクトホールを介して接続されていない。図7の端子2p,2n,3p,3n,2g1,2g2,3g2,3g2と接地GNDグランドプレーンとの間には寄生容量が存在するが、図7では図解を容易にするために図示を省略している。なお、図1のキャパシタCC1は、図7では等しい容量値のキャパシタCC1a,CC1bの直列接続として示している。キャパシタCC1aおよびCC1bの接続ノードをVG1とする。同様に、図1のキャパシタCC2は、図7では等しい容量値のキャパシタCC2a,CC2bの直列接続として示している。キャパシタCC2aおよびCC2bの接続ノードをVG2とする。図8は、差動モード信号の場合ついて、図7の整合回路20の等価回路を変形した図である。差動モード信号の場合、図7のノードVG1,VG2は仮想接地となる。この場合、図7の整合回路20の等価回路は、正相信号用の整合回路と逆相信号用の整合回路とに分離して考えることができる。図8では正相信号用の整合回路20pが示されている。図9は、コモンモード信号の場合について、図7の整合回路20の等価回路を変形した図である。コモンモード信号の場合についても、正相信号用の整合回路と逆相信号用の整合回路とに分離して考えることができ、図9には正相信号用の整合回路20pが示されている。コモンモード信号の場合には、図7の等価回路において、端子2pと端子2nとが同電位となり、端子3pと端子3nとが同電位となる。したがって、図7のキャパシタCC1a,CC1b,CC2a,CC2bは存在しないのと同じになる。したがって、図8の等価回路からキャパシタCC1a,CC2aを削除したものが、図9の等価回路になる。図10は、整合回路21の等価回路図である。図10において、図1と対応する部分には同一の参照符号を付している。図10の場合には、図1の補助端子2g1,2g2,3g1,3g2は、グランドプレーンとコンタクトホールを介して接続されている。図10には、このコンタクトホールに起因して生じる補助端子2g1,2g2,3g1,3g2と接地GNDグランドプレーンとの間の寄生インダクタンスLP1,LN1,LP2,LN2も示されている。なお、図10の端子2p,2n,3p,3nと接地GNDグランドプレーンとの間には寄生容量が存在するが、図10では図解を容易にするために図示を省略している。図7の場合と同様に、図1のキャパシタCC1は、図10では等しい容量値のキャパシタCC1a,CC1bの直列接続として示し、図1のキャパシタCC2は、図10では等しい容量値のキャパシタCC2a,CC2bの直列接続として示している。図11は、差動モード信号の場合について、図10の整合回路21の等価回路を変形した図である。差動モード信号の場合、図10のノードVG1,VG2は仮想接地となる。この場合、図10の整合回路21の等価回路は、正相信号用の整合回路と逆相信号用の整合回路とに分離して考えることができる。図11では正相信号用の整合回路21pが示されている。図12は、図11の整合回路21pの等価回路図をさらに簡略化した図である。図12の等価回路図は、図11において寄生インダクタンスLP1,LP2がインダクタ5g1,5pのインダクタンスに比べて小さく無視できる場合である。この場合、インダクタ5g1,4g1の各々は、両端が接地されるので存在しないものと考えることができる。したがって、図12に示すように、正相信号用端子2pの対地容量は、キャパシタCC1a,CP1を並列接続することによって得られる容量値に等しく、正相信号用端子3pの対地容量は、キャパシタCC2a,CP2を並列接続することによって得られる容量値に等しい。たとえば、図1のキャパシタCC1,CC2,CP1,CP2の容量値をCとすると、端子2p,3pの各々の対地容量は3Cとなる。図13は、コモンモード信号の場合について、図10の整合回路21の等価回路を変形した図である。コモンモード信号の場合についても、正相信号用の整合回路と逆相信号用の整合回路とに分離して考えることができ、図13には正相信号用の整合回路21pが示されている。コモンモード信号の場合には、図10の等価回路において、端子2pと端子2nとが同電位となり、端子3pと端子3nとが同電位となる。したがって、図10のキャパシタCC1a,CC1b,CC2a,CC2bは存在しないのと同じになる。この結果、図13の等価回路が得られる。図14は、図13の整合回路21pの等価回路図をさらに簡略化した図である。図14の等価回路図は、図13において寄生インダクタンスLP1,LP2がインダクタ5g1,5pのインダクタンスに比べて小さく無視できる場合である。この場合、インダクタ5g1,4g1の各々は、両端が接地されるので存在しないものと考えることができる。具体的に、図1のキャパシタCC1,CC2,CP1,CP2の容量値をCとすると、端子2p,3pの各々の対地容量はCとなる。[実施の形態1の効果のまとめ]以上の構成の半導体パッケージ100による効果を以下に総括的に列挙する。端子2p,2n,2g1,2g2からなる第1の端子群に接続された第1の容量素子群と、端子3p,3n,3g1,3g2からなる第2の端子群に接続された第2の容量素子群と、第1および第2の端子群を接続するインダクタ5p,5n,5g1,5g2とを含む、容量-インダクタンス-容量のラダーladder回路が構成される。このラダー回路は、全体としてボンディングワイヤによるインピーダンス不整合を補償する整合回路2021として機能するので、反射が低減される。信号用端子2p,2n間および信号用端子3p,3n間は、差動モード信号に対しては容量として機能するが、コモンモード信号では容量として機能しない。したがって、差動モードとコモンモードとで個別に整合回路が設計可能となる。差動モード信号に対しては、正相信号用端子と仮想接地との間の容量値ならびに逆相信号用端子と仮想接地との間の容量値は、信号用端子と補助端子との間に設けられた同構造のキャパシタの容量値の2倍となるので、差動モード信号に対して効率的な設計が可能となる。補助端子2g1と3g1との間ならびに補助端子2g2と3g2との間もインダクタ5g1,5g2でそれぞれ接続されている。したがって、信号線のみにインダクタ5p,5nが直列に挿入される通常のラダー回路による整合回路に比べて、インダクタンス値が増加するので、効率的な設計が可能となる。<実施の形態2>図15は、この発明の実施の形態2による半導体パッケージ101の内部構成を模式的に示す斜視図である。図15の半導体パッケージ101に設けられた整合回路4041は、高インピーダンス線路5p,5n,5g1,5g2に代えてボンディングワイヤ6p,6n,6g1,6g2が設けられている点で、図1の整合回路2021と異なる。図15のその他の点は図1の場合と同じであるので同一または相当する部分には同一の参照符号を付して説明を繰返さない。図15の半導体パッケージ101によれば、実施の形態1の半導体パッケージ100と同様の効果に加えて、整合回路4041に設けられるインダクタをボンディングワイヤで構成しているので、半導体パッケージの製造後においても、インダクタンス値を容易に変更できるという効果が得られる。<実施の形態3>図16は、この発明の実施の形態3による半導体パッケージ102の内部構成を模式的に示す斜視図である。図17は、図16のXVII-XVII線に沿った断面図である。図18は、図16のXVIII-XVIII線に沿った断面図である。図16~図18を参照して、半導体パッケージ102に設けられた整合回路42は、正相信号用端子2p,3p、逆相信号用端子2n,3n、およびインダクタ5p,5nを含む。これらの構成は、図1の場合と同じであるので、以下、簡単に説明する。正相信号用端子2pおよび逆相信号用端子2nは、パッケージ基板11の主面11A上に設けられ、半導体チップ10の信号用パッド1p,1nとボンディングワイヤ4p,4nを介してそれぞれ接続される。正相信号用端子2pおよび逆相信号用端子2nは、インターディジタルキャパシタCC1によって互いに容量結合するように構成される。正相信号用端子3pおよび逆相信号用端子3nは、パッケージ基板11の主面11A上に設けられ、差動信号用の線路12p,12nの端部とそれぞれ接続される。正相信号用端子3pおよび逆相信号用端子3nは、インターディジタルキャパシタCC2によって互いに容量結合するように構成される。インダクタ5pは、正相信号用端子2p,3p間を接続する高インピーダンス線路であり、インダクタ5nは、逆相信号用端子2n,3n間を接続する高インピーダンス線路である。整合回路42は、さらに、パッケージ基板11の内部に、信号用端子2p,2n,3p,3nとそれぞれ対向して設けられる補助端子2g1,2g2,3g1,3g2を含む。補助端子2g1,2g2,3g1,3g2は、パッケージ基板11の裏面11Bに設けられたグランドプレーンGNDとコンタクトホール32g1,32g2,33g1,33g2をそれぞれ介して接続される。正相信号用端子2pと補助端子2g1とによって平行平板コンデンサCP1が構成され、逆相信号用端子2nと補助端子2g2とによって平行平板コンデンサCN1が構成される。同様に、正相信号用端子3pと補助端子3g1とによって平行平板コンデンサCP2が構成され、逆相信号用端子3nと補助端子3g2とによって平行平板コンデンサCN2が構成される。コンタクトホール32g1,32g2,33g1,33g2による寄生インダクタンスが無視できるものとすれば、整合回路42の等価回路は、差動モード信号に対しては図12の等価回路で表わされ、コモンモード信号に対しては図14の等価回路で表わされる。今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"