"積層された複数枚の基板を含む電子デバイスであって、前記複数枚の基板は、それぞれ、板面を重ね合わせて積層され、1以上の貫通電極を含んでおり、前記1以上の貫通電極は、前記複数枚の基板のうち、2枚以上の基板にわたって延在する連続導体である、電子デバイス。請求項1に記載された電子デバイスであって、前記複数枚の基板の少なくとも1つは、回路素子を含んでおり、前記回路素子は、前記1以上の貫通電極の少なくとも1つと電気的に接続されている、電子デバイス。請求項2に記載された電子デバイスであって、前記回路素子を含む基板の少なくとも1つはインターポーザであり、該回路素子はコンデンサ素子である、電子デバイス。請求項2に記載された電子デバイスであって、三次元システムパッケージ3D-SiPである、電子デバイス。請求項3に記載された電子デバイスであって、システムLSI、メモリLSI、イメージセンサ、又はMEMSの何れかである、電子デバイス。電子デバイスの製造方法であって、複数枚の基板を、板面を重ね合わせて積層する積層工程と、前記積層工程後に前記複数枚の基板を貫通する貫通孔を形成する貫通工程と、前記貫通孔を導体により充填する充填工程とを含む、電子デバイスの製造方法。請求項6に記載された電子デバイスの製造方法であって、前記充填工程において、前記貫通孔に溶融金属を流し込み、前記溶融金属を、加圧したまま、冷却して凝固させることによって、前記貫通孔を導体により充填する、電子デバイスの製造方法。請求項6に記載された電子デバイスの製造方法であって、前記貫通工程において、レーザ加工により前記貫通孔を形成する、電子デバイスの製造方法。本発明の課題は、バンプを排除し、バンプ接合に付随する諸問題点を解決した積層構造の電子デバイス、及びその製造方法を提供することである。上述した課題を解決するため、本発明に係る電子デバイスは、積層された複数枚の基板を含む。前記複数枚の基板は、それぞれ、板面を重ね合わせて積層され、1以上の貫通電極を含んでいる。前記1以上の貫通電極は、前記複数枚の基板のうち、2枚以上の基板にわたって延在する連続導体である。本発明に係る電子デバイスは、このように、各基板の板面同士が重ね合わせられ、2枚以上の基板にわたって延在する連続導体である貫通電極を備えている。したがって、本発明に係る電子デバイスは、複数枚の基板が、バンプを用いることなく、積層された構造を有している。よって、本発明によれば、バンプ接合の構造を採る場合に生じていた位置合わせの困難性、接合強度の担保、耐熱性の担保及び電極間短絡といった問題を、全て解決した高品質、高信頼度の電子デバイスを提供することができる。更に、本発明は、上述した電子デバイスを製造する方法を開示する。この電子デバイスの製造方法は、以下の工程を含んでいる。1複数枚の基板を、板面を重ね合わせて積層する積層工程2前記積層工程後に前記複数枚の基板を貫通する貫通孔を形成する貫通工程3前記貫通孔を導体により充填する充填工程本発明に係る電子デバイスの製造方法によると、上述した本発明に係る電子デバイスが得られる。したがって、本発明に係る電子デバイスの製造方法は、既に述べた作用効果を奏する。以上述べたように、本発明によれば、バンプを排除した積層構造を備える電子デバイス、及びその製造方法を提供することができる。本発明に係る電子デバイスの積層方向における断面図である図1を参照すると、本発明に係る電子デバイス1は、積層された複数枚の基板11~13を含む。本実施形態の電子デバイス1は、三次元システムパッケージ3D-SiPであり、具体的には複数のICチップを積層して1つのパッケージにした、いわゆるマルチチップモジュールMCMである。この電子デバイスの用途としては、システムLSI、メモリLSI、イメージセンサ、又はMEMSなどが挙げられる。すなわち、本発明の適用対象は特に限定されるものではなく、アナログやデジタルの回路、DRAMのようなメモリ回路、CPUのようなロジック回路などを含む電子デバイスであってもよいし、アナログ高周波回路と低周波で低消費電力の回路といった異種の回路を、別々のプロセスによって作り、それらを積層した電子デバイスであってもよい。更に具体的には、センサーモジュル、光電気モジュール、ユニポーラトランジスタ、MOSFET、CMOSFET、メモリーセル、もしくは、それらの集積回路部品IC、又は各種スケールのLSI等、凡そ、電子回路を機能要素とする電子デバイスのほとんどのものが含まれ得る。なお、本発明において、集積回路は、概念上、小規模集積回路、中規模集積回路、大規模集積回路、超大規模集積回路等の全てを含む。図中の最下層にある第1の基板11は、Si基板、セラミック基板、あるいはガラエポガラスエポキシ基板などであり、他の基板12,13を支持するものである。また、第2の基板12は、第1の基板11と第3の基板13の間に位置するインターポーザであって、例えば、デカップリングコンデンサ等のコンデンサ素子4を含んでいる。第3の基板13は、ICチップであって、演算素子などの集積回路3を含んでいる。第2及び第3の基板12,13は、Si基板によって構成することができる。なお、図1は、一部の積層構造を拡大して示したものであるため、一部のICチップのみが示されている。第1~第3の基板11~13は、それぞれ、板面を重ね合わせて積層され、1以上の貫通電極2を含んでいる。貫通電極2は、第1~第3の基板11~13にわたって延在する連続導体である。具体的には、貫通電極2は、積層方向において第1~第3の基板11~13に埋設された状態で、それらを連続して貫通するように設けられている。本実施形態では、貫通電極2の全てが、第1~第3の基板11~13を連続して貫通しているが、そのいくつかは、一部の基板のみを貫通するものであってもよい。例えば、第1の基板11と第2の基板12を貫通するが、第3の基板13を貫通しないような形態の貫通電極を含んでいてもよい。貫通電極2は、例えば、溶融金属充填法後述によって形成した場合には溶融凝固金属体であり、メッキ法によって形成した場合にはメッキ膜である。貫通電極2は、コンデンサ素子4、及び集積回路3の各々と電気的に接続されている。コンデンサ素子4は、誘電体層41と、上部電極層42aと、下部電極層42bとを含んでいる。上部電極層42a、及び下部電極層42bは、誘電体層41を挟む込み、図中の左右にある貫通電極2までそれぞれ延在して、これと電気的に接続されている。同様に、集積回路3も、左右にある貫通電極2までそれぞれ延在する電極31が設けられており、貫通電極2と電気的に接続されている。このような接続形態は、例えば、コンデンサ素子4を、集積回路3の電源ノイズ除去用のデカップリングコンデンサとして用いる場合に採用され得る。本発明に係る電子デバイスは、このように、各基板11~13の板面同士が重ね合わせられ、2枚以上の基板11~13にわたって延在する連続導体である貫通電極2を備えている。即ち、本発明に係る電子デバイスは、複数枚の基板11~13が、バンプを用いることなく、積層された構造を有している。よって、本発明によれば、バンプ接合構造を採る場合に生じていた位置合わせの困難性、接合強度の担保、及び耐熱性の担保といった問題を全て解決した高品質、高信頼度の電子デバイスを実現することができる。次に、本発明に係る電子デバイスの製造方法を説明する。まず、別々に製造された第1~第3の基板11~13を準備する。第1~第3の基板11~13は、ウエハであり、図2に示されるように、上述した貫通電極2が未形成の状態にある。そして、第1~第3の基板11~13を、例えば基板に設けた位置決め孔などの手段により位置合わせして、それぞれの表面を隣接させて積層する。次に、積層された第1~第3の基板11~13を、位置ずれしないように真空吸引手段、または接着手段などにより固定しておき、図3に示されるように、プラズマCVD、レーザ加工又はドライエッチングなどによって、第1~第3の基板11~13を貫通する貫通孔20を形成する。貫通孔20は、径がおおよそ0.5~25μmの範囲にある。第1~第3の基板11~13を、Si基板で構成した場合には、同一穿孔方法によって、貫通孔20を一気に形成することができる。次に、図4に示すように、貫通孔20を導体2により充填する。この導体2が、最終的に貫通電極となる。充填にあたっては、溶融金属充填法を適用して、貫通孔20に溶融金属を流し込み、凝固させることにより、貫通電極2を形成することができる。この溶融金属充填法においては、貫通孔20に流し込まれた溶融金属に、機械的な力、例えばプレス板を用いたプレス圧、射出圧または転圧を印加しながら、冷却し、凝固させる。これにより、空洞のない緻密な構造を持つ貫通電極2を、短時間で、効率よく形成することができる。溶融金属充填法を適用する場合に用いられる金属材料の主なものとしては、Bi、In、Sn、Cu、Agを例示することができる。特に、Biを含有させると、Biの持つ凝固時の体積膨張特性により、貫通孔20の内部で、空洞を生じることのない緻密な貫通電極2を形成することができる。また、低融点材料であるBi又はSnと、高融点材料であるCuまたはAgとの組み合わせにより、凝固点が低く、融解点の高い貫通電極2を形成することが可能である。Bi等を含有させると、電気抵抗、熱抵抗が増大する傾向にあるので、要求される電気抵抗値を満たす限度で、Biを使用することが好ましい。溶融金属としては、上述した金属材料を用いて、粒径1μm以下の多結晶体の集合体でなる粒子ナノ粒子の粉体を溶融したものを用いることができる。貫通電極2の形成手法は、この溶融金属充填法に限定されず、メッキ法、あるいは導電ペースト充填法を用いることもできる。メッキ法の場合には、主にCuメッキ膜が用いられる。もっとも、これらの貫通電極形成手法のうち、上述した溶融金属充填法は、微小な貫通孔に対して、空洞のない緻密な貫通電極を、極めて短時間で形成し得る点で、メッキ法及び導電ペースト充填法に優位する。ここまで述べた工程を経ることによって、図1に示される電子デバイスを容易に製造することができる。また、上述したような、一部の基板のみに貫通電極2を形成する場合、上記の工程を経た後、さらなる基板を追加して積層すればよい。上述した実施形態では、本発明の好適な例として、貫通電極2を挙げているが、本発明の適用範囲はこれに留まるものではない。図5及び図6には、本発明の他の実施形態が示されている。この実施形態では、上記の貫通電極2に代えて、又は、貫通電極2とともに、柱状ヒートシンク5が設けられている。柱状ヒートシンク5は、貫通電極2と同様の手法により形成された柱状の導体、好ましくは金属体である。柱状ヒートシンク5は、円柱や四角柱などの何れの形状であってもよく、図6に示されるように、集積回路3の周辺に配置されている。したがって、第3の基板13を平面視した場合、集積回路3を、その全周から、柱状ヒートシンク5によって取り囲む放熱路が形成されることになるから、集積回路3に発生した熱を集熱し、効率よく放熱することができる。集積回路3が、発熱量の多いCPUなどに使用される演算素子であった場合、柱状ヒートシンク5を備えることは、その動作の安定性確保等の観点から、格別の効果がある。柱状ヒートシンク5は、所定の占有率をもって分布している。したがって、柱状ヒートシンク5を構成する材料の熱抵抗を考慮したうえで、柱状ヒートシンク5の占有率を適切に選ぶことにより、集積回路3の動作によって生じた熱を、柱状ヒートシンク5によって、電子デバイス1の外部に効率よく放熱し、異常発熱を回避することができる。柱状ヒートシンク5は、貫通電極2と同じ材料を用いてもよいし、異なる材料を用いてもよい。ただ、貫通電極2が、電気抵抗の低い材料という観点から選択されるのに対し、柱状ヒートシンク5は、熱抵抗の低い材料という観点から選択されるべきであるので、両者は、一般には、異なった材料で構成される。この柱状ヒートシンク5も、複数枚の基板11~13のうち、2枚以上の基板にわたって延在する連続体であるので、柱状ヒートシンク5についてバンプ接合構造を採る場合に不可避な位置合わせの困難性、接合強度の担保、及び耐熱性の担保といった問題を、全て解決し得る。以上、好ましい実施例を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種々の変形態様を採り得ることは自明である。"