キャッシュレジスタとメモリセルを具備して、前記キャッシュレジスタを通じて提供されたデータを前記メモリセルに保存するNANDフラッシュメモリと、作業メモリを具備し、前記作業メモリにメタデータを保存して前記NANDフラッシュメモリを制御するコントロールユニットを含み、スタンバイモード進入のとき、前記メタデータは前記キャッシュレジスタに保存されることを特徴とするメモリシステム。前記スタンバイモード進入のとき、前記メタデータは前記メモリセルに書き込みされないことを特徴とする請求項1に記載のメモリシステム。前記スタンバイモード進入のとき、前記メタデータは前記コントロールユニットから発生された書き込み命令に従って前記作業メモリから読み取りされて前記キャッシュレジスタに書き込みされることを特徴とする請求項1に記載のメモリシステム。前記書き込み命令のとき、前記命令語コードには前記メモリセルに対応するアドレス情報がNULL状態であることを特徴とする請求項3に記載のメモリシステム。前記書き込み命令のとき、前記命令語コードには前記アドレス情報がないことを特徴とする請求項3に記載のメモリシステム。前記書き込み命令のtき、前記命令語コードには前記作業メモリから読み取りされた前記メタデータが前記キャッシュレジスタにだけ保存されるように特定するコードが追加されることを特徴とする請求項3に記載のメモリシステム。前記スタンバイモードの後、ウェイクアップ動作のとき、前記メタデータは前記コントロールユニットから発生された読み取り命令に従って、前記キャッシュレジスタから読み取りされて前記作業メモリに書き込みされることを特徴とする請求項1に記載のメモリシステム。前記メモリセルは複数のカラムとローが交差するマトリックス構成を成し、前記キャッシュレジスタは1つの前記カラム、または、前記ローからなることを特徴とする請求項1に記載のメモリシステム。前記スタンバイモード進入のとき、前記メモリセルは電源がオフされることを特徴とする請求項1に記載のメモリシステム。キャッシュレジスタとメモリセルを具備して、前記キャッシュレジスタを通じて提供されたデータを前記メモリセルに保存するNANDフラッシュメモリと作業メモリとを具備し、前記作業メモリにメタデータを保存して前記NANDフラッシュメモリを制御するコントロールユニットを含むメモリシステムで、スタンバイモード進入が開始されることによって、前記作業メモリから前記メタデータを読み取りする段階と、書き込み命令を発生する段階と、前記読み取りされたメタデータを前記書き込み命令を遂行するためのコードに挿入して書き込み命令語コードを生成する段階と、前記書き込み命令語コードによって前記メタデータを前記キャッシュレジスタに書き込みする段階とを含むことを特徴とするメモリシステムの動作方法。前記スタンバイモード進入のとき、前記メタデータは前記メモリセルに書き込みされないことを特徴とする請求項10に記載のメモリシステムの動作方法。前記命令語コードには前記メモリセルに対応するアドレス情報がNULL状態であることを特徴とする請求項10に記載のメモリシステムの動作方法。前記命令語コードには前記アドレス情報がないことを特徴とする請求項10に記載のメモリシステムの動作方法。前記命令語コードには前記作業メモリから読み取りされた前記メタデータが前記キャッシュレジスタにだけ保存されるように特定するコードが追加されること特徴とする請求項10に記載のメモリシステムの動作方法。前記メモリセルは複数のカラムとローが交差するマトリックス構成を成し、前記キャッシュレジスタは1つの前記カラム、または、前記ローからなることを特徴とする請求項10に記載のメモリシステムの動作方法。前記書き込み動作の後、前記メモリシステムは前記スタンバイモードに進入し、前記スタンバイモード進入の後、前記コントロールユニットがウェイクアップ命令を発生する段階をさらに含むことを特徴とする請求項10に記載のメモリシステムの動作方法。前記ウェイクアップ命令発生によって、前記コントロールユニットは前記キャッシュレジスタから前記メタデータを読み取りするための読み取り命令を生成し、前記読み取り命令によって、前記キャッシュレジスタから前記メタデータを読み取りすることを特徴とする請求項16に記載のメモリシステムの動作方法。前記読み取りされたメタデータを前記作業メモリに書き込みする段階をさらに含むことを特徴とする請求項17に記載のメモリシステムの動作方法。スタンバイモード進入のとき、電源がオフされるコントローラと、前記コントローラのメタデータを保存する作業メモリと、前記コントローラと不揮発性メモリとのインターフェーシングのための不揮発性メモリインターフェースを含み、前記スタンバイモードが開始されることによって、前記コントローラは前記メタデータが前記不揮発性メモリのメモリセルに保存されずに、キャッシュレジスタにだけ保存されるようにする命令語コードを生成して前記不揮発性メモリインターフェースに提供することを特徴とするコントロールユニット。前記作業メモリは前記コントローラと同一、又は、他のチップによって構成されるコントロールユニット。メタデータを保存する作業メモリを含み、複数のメモリセル及びキャッシュレジスタを含むフラッシュメモリユニットを制御するコントロールユニットを含み、前記コントロールユニットは、スタンバイモード進入のとき、前記フラッシュメモリユニットが前記メタデータを前記複数のメモリセルでない前記クアッシュレジスタに保存するように指示するスタンバイ書き込み命令を生成することを特徴とするメモリシステム。前記フラッシュメモリユニットをさらに含み、前記キャッシュレジスタは前記複数のメモリセルに記入されるデータを保存し、前記メモリシステムは、前記スタンバイモード進入のとき、前記キャッシュレジスタに電力を供給し、前記作業メモリに供給される電力を減少させることを特徴とする請求項21に記載のメモリシステム。前記メモリシステムは、前記スタンバイモード進入のとき、前記作業メモリに電力を供給しないことを特徴とする請求項22に記載のメモリシステム。前記メモリシステムは、前記スタンバイモード進入のとき、前記複数のメモリセルに電力を供給しないことを特徴とする請求項23に記載のメモリシステム。複数のメモリセル及び前記複数のメモリセルに記入されるデータを保存するキャッシュレジスタを含み、メタデータを保存する作業メモリを含むコントロールユニットによって制御されるフラッシュメモリユニットを含み、前記フラッシュメモリユニットは、スタンバイモード進入のとき、前記コントロールユニットから受信された書き込み命令に応答して前記メタデータを前記複数のメモリセルでない前記キャッシュレジスタに保存することを特徴とするメモリシステム。前記コントロールユニットをさらに含み、前記キャッシュレジスタは前記複数のメモリセルに記入されるデータを保存し、前記メモリシステムは、前記スタンバイモード進入のとき、前記キャッシュレジスタに電力を供給し、前記作業メモリに供給される電力を減少させることを特徴とする請求項25に記載のメモリシステム。前記メモリシステムは、前記スタンドバイモード進入のとき、前記作業メモリに電力を供給しないことを特徴とする請求項26に記載のメモリシステム。前記メモリシステムは、前記スタンドバイモード進入のとき、前記複数のメモリセルに電力を供給しないことを特徴とする請求項27に記載のメモリシステム。従って、本発明の目的は、前記従来の問題点を克服することができるメモリシステム及びその動作方法を提供することにある。本発明の他の目的はスタンバイモードで電力消耗を減少することができるメモリシステム及びその動作方法を提供することにある。本発明のまた他の目的は、一般モードとスタンバイモードとの間のモード転換を高速に遂行することができるメモリシステム及びその動作方法を提供することにある。前記目的を達成するために、本発明の一構成に係るメモリシステムは、キャッシュレジスタとメモリセルを具備して、前記キャッシュレジスタを通じて提供されたデータを前記メモリセルに保存するNANDフラッシュメモリ;及び作業メモリを具備し、前記作業メモリにメタデータを保存して前記NANDフラッシュメモリを制御するコントロールユニットを含んで、スタンバイモード進入のとき、前記メタデータは前記キャッシュレジスタに保存される。一方、本発明の一構成に係るメモリシステムの動作方法は、キャッシュレジスタとメモリセルとを具備し、前記キャッシュレジスタを通じて提供されたデータを前記メモリセルに保存するNANDフラッシュメモリと作業メモリとを具備し、前記作業メモリにメタデータを保存して前記NANDフラッシュメモリを制御するコントロールユニットを含むメモリシステムでの動作方法は、スタンバイモード進入が開始することによって、前記作業メモリから前記メタデータを読み取りする段階と、書き込み命令を発生する段階と、前記読み取りされたメタデータを前記書き込み命令を遂行するためのコードに挿入して書き込み命令語コードを生成する段階と、及び前記書き込み命令語コードによって前記メタデータを前記キャッシュレジスタに書き込みする段階とを含む。また、本発明の一構成に係るコントロールユニットは、スタンバイモード進入のとき、電源がオフされるコントローラと、前記コントローラのメタデータを保存する作業メモリと、及び前記コントローラと不揮発性メモリとのインターフェーシングのための不揮発性メモリインターフェースを含み、前記スタンバイモードが開始されることによって、前記コントローラは前記メタデータが前記不揮発性メモリのメモリセルに保存されずに、キャッシュレジスタにだけ保存されるようにする命令語コードを生成して前記不揮発性メモリインターフェースに提供する。本発明によれば、スタンバイモードでの電力消耗を減少させ、一般モードとスタンバイモードとの間のモード転換を速かに遂行することができる。以下では本発明の望ましい実施形態が、本発明が属する技術分野で通常の知識を有する者に本発明の徹底的な理解を提供する意図以外に他の意図はなく、添付した図面を参照して詳細に説明される。図1は本発明の一実施形態に係るメモリシステムを示したブロック図である。図1を参照すると、メモリシステム100はコントロールユニット110、NANDフラッシュメモリ120及びチャネル130を含む。コントロールユニット110はメモリシステム100及び/または、NANDフラッシュメモリ120の動作を制御する。例えば、コントロールユニット110はNANDフラッシュメモリ120のプログラム動作、読み取り動作及びイレイズ動作を制御することができる。コントロールユニット110は作業メモリ111、圧縮部117、エラー訂正コードerrorcorrectioncode、ECC部112、NANDインターフェース部113、及びコントローラ114を含む。作業メモリ111はメモリシステム100及び/または、コントロールユニット110の駆動のためのメタデータmetadataを保存する。作業メモリ111は、電源供給が遮断された場合、保存されたデータを喪失する揮発性メモリであってもよい。例えば、作業メモリ111は、静的ランダムアクセスメモリstaticrandomaccessmemory、SRAM、動的ランダムアクセスメモリdynamicrandomaccessmemory、DRAM等であってもよい。前記メタデータは、一般モードnormalmodeで、または、前記一般モードでのウェイクアップwake-up動作のとき、コントロールユニット110によって用いられ、スタンバイモードstandbymodeでは用いられなくてもよい。ここで、前記メタデータは、コントロールユニット110の駆動の際、生成及び/または、参照されるデータとして、ユーザーデータuserdataのアドレス、生成時点、標準などの情報を提供するデータであってもよい。例えば、前記メタデータは、コントロールユニット110の特定機能レジスタspecialfunctionregister値、コントロールユニット110の駆動のとき、宣言された変数、NANDフラッシュメモリ120の容量情報、NANDフラッシュメモリ120の個数情報、チャネル130に対する情報などを含むことができる。圧縮部117は作業メモリ111、または、他のメモリ図示せずから提供されたデータを圧縮してNANDインターフェース部113及びチャネル130を通じてNANDフラッシュメモリ120に提供することができる。また、圧縮部117はNANDフラッシュメモリ120から圧縮されたデータを受信し、受信されたデータの圧縮を解除することができる。例えば、スタンバイモード進入のとき、作業メモリ111の前記メタデータは圧縮部117によって圧縮されてNANDフラッシュメモリ120のキャッシュレジスタ121に保存され、ウェイク‐アップ動作のとき、キャッシュレジスタ121の前記圧縮されたメタデータは圧縮部117によって圧縮が解除されて作業メモリ111に保存される。実施形態においては、圧縮部117は多様な方式の圧縮及び解除動作を遂行できる。一実施形態において、圧縮部117による圧縮及び解除動作がコントローラ114によって遂行されコントロールユニット110は別途の圧縮部117なしに実施可能である。ECC部112は作業メモリ111、または、他のメモリ図示せずから提供されたデータに基づいてエラー訂正コードを生成し、前記エラー訂正コードをNANDインターフェース部113及びチャネル130を通じてNANDフラッシュメモリ120に提供する。また、ECC部112は、NANDフラッシュメモリ120から前記エラー訂正コードを受信し、前記エラー訂正コードに基づいてオリジナルのデータを復元することができる。これによって、データの伝送、または、保存過程でエラーが発生してもオリジナルのデータが正確に復元される。実施形態によって、コントロールユニット110はECC部112を含んだり、ECC部112なしに実施可能である。スタンバイモード進入のとき、圧縮部117は作業メモリ111から受信された前記メタデータを圧縮し、ECC部112は前記圧縮されたメタデータに基づいてエラー訂正コードを生成し、前記エラー訂正コードは、NANDインターフェース部113及びチャネル130を通じてNANDフラッシュメモリ120のキャッシュレジスタ121に保存される。また、ウェイク‐アップ動作のとき、ECC部112はNANDインターフェース部113及びチャネル130を通じてキャッシュレジスタ121から受信された前記エラー訂正コードから前記圧縮されたメタデータを復元し、圧縮部117はECC部112から受信された前記圧縮されたメタデータの圧縮を解除して作業メモリ111に提供することができる。図1には、圧縮部117が作業メモリ111とECC部112との間に位置した形態が示されているが、一実施形態において、圧縮部117はECC部112とNANDインターフェース部113との間に位置することができる。この場合、作業メモリ111の前記メタデータに基づいてECC部112によってエラー訂正コードが生成された後、前記エラー訂正コードが圧縮部117によって圧縮されてNANDフラッシュメモリ120のキャッシュレジスタ121に提供される。NANDインターフェース部113はコントロールユニット110とNANDフラッシュメモリ120との間のインターフェースを提供する。例えば、NANDインターフェース部113は、コントローラ114によって制御されて作業メモリ111、または、他のメモリ図示せずから提供されたデータをNANDフラッシュメモリ120に書き込み、または、NANDフラッシュメモリ120から保存されたデータを読み取りすることができる。コントローラ114は、コントロールユニット110の動作を制御する。例えば、コントローラ114は、コントロールユニット110を制御してNANDフラッシュメモリ120にデータを記入する書き込み動作、NANDフラッシュメモリ120からデータを読み出しする読み取り動作を遂行することができる。また、コントローラ114は前記一般モードで前記スタンバイモードへのスタンバイモード進入動作、または、前記スタンバイモードで前記一般モードでのウェイクアップ動作を遂行することができる。NANDフラッシュメモリ120は、コントロールユニット110からチャネル130を通じて提供されたデータを保存する。NANDフラッシュメモリ120は、キャッシュレジスタ121及びメモリセル122を含む。書き込み動作のとき、コントロールユニット110から提供されたデータがキャッシュレジスタ121に一時的に保存され、キャッシュレジスタ121に一時的に保存されたデータはページ単位でメモリセル122にプログラムされる。また、読み取り動作のとき、メモリセル122に保存されたデータがページ単位でキャッシュレジスタ121に一時的に保存され、キャッシュレジスタ121に一時的に保存されたデータをコントロールユニット110に出力してもよい。例えば、キャッシュレジスタ121は複数のフリップ‐フロップ、または、ラッチで実施可能である。メモリセル122は複数のカラムとローが交差するマトリックス構成を成してもよい。実施形態によって、NANDフラッシュメモリ120に含まれたキャッシュレジスタ121のサイズ及び個数は多様であってもよい。例えば、NANDフラッシュメモリ120はそれぞれ1つのページに相応するサイズを有する2つのキャッシュレジスタを含む。チャネル130は、コントロールユニット110とNANDフラッシュメモリ120との間の命令、アドレス、データなどの経路を提供する。チャネル130は、複数の入出力ラインI/O0、I/O1、、I/O7を含む。例えば、命令、アドレス、及び入力データを複数の入出力ラインI/O0、I/O1、、I/O7を通じてコントロールユニット110にNANDフラッシュメモリ120で8bit単位で転送し、出力データを複数の入出力ラインI/O0、I/O1、、I/O7を通じてNANDフラッシュメモリ120にコントロールユニット110で8bit単位に転送してもよい。図1に示さなかったが、チャネル130は制御信号が転送される制御ラインをさらに含んでもよい。例えば、チャネル130はコマンドラッチイネーブルcommandlatchenable、CLE信号、アドレスラッチイネーブルaddresslatchenable、ALE信号、チップイネーブルchipenable、/CE信号、読み取りイネーブルreadenable、/RE信号、書き込みイネーブルwriteenable、/WE信号、書き込みプロテクトwriteprotect、/WP信号、レディー/ビジー出力ready/busyoutput、R/B信号、電源VCC信号、接地VSS信号などを伝送する制御ラインを含んでもよい。また、図1には8つの入出力ラインI/O0、I/O1、、I/O7を含むチャネル130が示されているが、実施形態によってチャネル130は1つ以上の入出力ラインを含むことができる。以下、メモリシステム100の前記一般モードから前記スタンバイモードへ、または、前記スタンバイモードから前記一般モードへのモード転換動作を説明する。前記スタンバイモード進入のとき、作業メモリ111に保存された前記メタデータはコントローラ114によって制御されてNANDインターフェース部113に提供される。実施形態によって、作業メモリ111から読み取りされた前記メタデータはECC部112によってエラー訂正コードの形態においてNANDインターフェース部113に提供される。さらに、前記メタデータは圧縮部117によって圧縮されてNANDインターフェース部113に提供される。NANDインターフェース部113は、コントローラ114によって制御されて前記メタデータを含む書き込み命令語コードを生成する。前記書き込み命令語コードはチャネル130を通じてNANDフラッシュメモリ120に提供される。NANDフラッシュメモリ120はチャネル130を通じて前記書き込み命令語コードを受信し、前記書き込み命令語コードに応答して前記メタデータをキャッシュレジスタ121に保存する。この時、前記書き込み命令語コードは前記メタデータがキャッシュレジスタ121に保存され、メモリセル122にプログラムされてはいけなことをNANDフラッシュメモリ120に知らせることができる。これによって、NANDフラッシュメモリ120は、前記メタデータをキャッシュレジスタ121に保存し、メモリセル122にプログラムしなくてもよい。前記書き込み命令語コードは図2~図4を参照して後述する。前記スタンバイモード進入のとき、前記メタデータがNANDフラッシュメモリ120のキャッシュレジスタ121に保存されるため、メモリシステム100は前記スタンバイモードで作業メモリ111の電源供給を遮断することができる。これによって、前記スタンバイモードでの電力消耗を減少させることができる。一実施形態において、キャッシュレジスタ121とメモリセル122との電源供給を独立的に制御してもよい。この場合、前記スタンバイモードでキャッシュレジスタ121に対する電源は持続的に供給され、メモリセル122に対する電源供給を遮断することができる。これによって、前記スタンバイモードでの電力消耗がさらに減少する。前記スタンバイモード以後、前記ウェイクアップ動作のとき、NANDインターフェース部113はコントローラ114によって制御されて読み取り命令を生成する。NANDフラッシュメモリ120はチャネル130を通じて前記読み取り命令を受信し、前記読み取り命令に応答してキャッシュレジスタ121に保存された前記メタデータを出力する。コントロールユニット110はチャネル130を通じて前記メタデータを受信し、前記メタデータを作業メモリ111に保存することができる。コントロールユニット110は、作業メモリ111に保存された前記メタデータに基づいて前記一般モードでの動作を正常に遂行する。このように、前記スタンバイモード進入のとき、前記メタデータがメモリセル122の代わりにキャッシュレジスタ121に保存され、前記ウェイクアップ動作のとき、前記メタデータがメモリセル122の代わりにキャッシュレジスタ121から読み取りされるため、前記一般モードから前記スタンバイモードへ、または、前記スタンバイモードから前記一般モードへのモード転換が速かに遂行する。上述した通り、本発明の一実施形態に係るメモリシステム100では、スタンバイモードで作業メモリ111のメタデータがNANDフラッシュメモリ120のキャッシュレジスタ121に保存されるため、作業メモリ111の電源供給を遮断することによって前記スタンバイモードでの電力消耗を減少させることができる。また、本発明の一実施形態に係るメモリシステム100では、前記メタデータがメモリセル122の代わりにキャッシュレジスタ121に/から書き込み/読み取りされるため、前記スタンバイモード進入及びウェイクアップ動作を高速に遂行する。図1にはコントローラ114が形成された集積回路内に作業メモリ111が形成された形態が示されているが、実施形態によって、作業メモリ111はコントローラ114と相異なる集積回路に形成してもよい。図1にはNANDフラッシュメモリ120を含むメモリシステム100が示されているが、実施形態によってメモリシステム100は、NANDフラッシュメモリ120の代わりに、または、NANDフラッシュメモリ120と共に、PRAM、MRAM、ReRAM、FRAM登録商標、NORフラッシュメモリなどを含むことができる。また、図1には1つのNANDフラッシュメモリ120を含むメモリシステム100が示されているが、メモリシステム100は複数のNANDフラッシュメモリを含むことができる。メモリシステム100が複数のNANDフラッシュメモリを含む場合、コントロールユニット110と複数のNANDフラッシュメモリとの間のチャネルは1つ、または、複数個であってもよい。図2~図4は書き込み命令語コード及び読み取り命令語コードの形態を示した図面である。図2には、NANDインターフェースプロトコルを用いた書き込み命令語コード及び読み取り命令語コードの形態が示されている。図2を参照すると、書き込み命令語コード210aは第1命令フィールド211a、第1アドレスフィールド212a及び入力データフィールド213aを含む。第1命令フィールド211aには直列データ入力コマンド例えば、80hを記入してもよい。一実施形態において、第1アドレスフィールド212aにはNULLを記入してもよい。例えば、第1アドレスフィールド212aのすべてのビットをロジックローまたはハイインピーダンスHi-Z状態で固定してもよい。他の実施形態において、第1アドレスフィールド212aにはデータがキャッシュレジスタに保存されることを示した特定パターンのビットを記入してもよい。また他の実施形態において、第1アドレスフィールド212aに記入されたデータを無視してもよい。入力データフィールド213aには図1の作業メモリ111に保存されたメタデータを記入してもよい。一形態において、入力データフィールド213aには前記メタデータを1ページの大きさ例えば、約8KBytesまで記入してもよい。スタンバイモード進入のとき、図1のコントロールユニット110はNANDフラッシュメモリ120に書き込み命令語コード210aを伝送し、書き込み命令語コード210a伝送後ページプログラムコンファームコマンド例えば、10hを伝送しない。これによって、図1のNANDフラッシュメモリ120は前記ページプログラムコンファームコマンドなしで、書き込み命令語コード210aだけを受信することによって入力データフィールド213aに記入された前記メタデータをメモリセル122にプログラムせずキャッシュレジスタ121に保存する。読み取り命令語コード220aは第2命令フィールド221a、第2アドレスフィールド222a、第3命令フィールド223a、第3アドレスフィールド224a、第4命令フィールド225a及び出力データフィールド226aを含む。例えば、第2命令フィールド221aには00hが記入され、第2アドレスフィールド222aにはNULL、または、特定パターンが記入され、第3命令フィールド223aには05hが記入され、第3アドレスフィールド224aにはNULLを、または、特定パターンが記入され、第4命令フィールド225aにはE0hを記入してもよい。出力データフィールド226aには図1のキャッシュレジスタ121に保存されたメタデータを記入してもよい。一形態において、出力データフィールド226aには前記メタデータを1ページの大きさ例えば、約8KBytesまで記入してもよい。ウェイクアップ動作のとき、図1のコントロールユニット110は、NANDフラッシュメモリ120に読み取りコンファームコマンド例えば、30hを伝送せず、値が記入された第2命令フィールド221a、第2アドレスフィールド222a、第3命令フィールド223a、第3アドレスフィールド224a及び第4命令フィールド225aを伝送する。これによって、図1のNANDフラッシュメモリ120はメモリセル122からキャッシュレジスタ121にページを読み取りせず、キャッシュレジスタ121に保存された前記メタデータを出力データフィールド226aに記入してコントロールユニット110に提供することができる。図3には、NANDインターフェースプロトコルを用いたツープレーンtwoplane方式の書き込み命令語コード及び読み取り命令語コードの形態が示されている。図3の書き込み命令語コード及び読み取り命令語コードを用いるNANDフラッシュメモリはツープレーン方式のプログラム動作及び読み取り動作を支援することができる。図3を参照すると、書き込み命令語コード210bは第1命令フィールド211b、第1アドレスフィールド212b、第1入力データフィールド213b、第2命令フィールド214b、第2アドレスフィールド215b及び第2入力データフィールド216bを含む。例えば、第1命令フィールド211bには80hを記入し、第1アドレスフィールド212bにはNULLまたは、特定パターンを記入して、第2命令フィールド214bには81hを記入して、第2アドレスフィールド215bにはNULLまたは、特定パターンお記入してもよい。第1入力データフィールド213b及び第2入力データフィールド216bには、図1の作業メモリ111に保存されたメタデータを記入してもよい。一形態において、第1入力データフィールド213b及び第2入力データフィールド216bには、前記メタデータをそれぞれ1ページの大きさまで記入してもよい。スタンバイモード進入のとき、図1のコントロールユニット110はNANDフラッシュメモリ120に書き込み命令語コード210bを伝送し、ダミーページプログラムコマンド例えば、11hまたは、ページプログラムコマンド例えば、10hを伝送しない。これによって、図1のNANDフラッシュメモリ120は前記のダミーページプログラムコマンド、または、前記ページプログラムコマンドなしで書き込み命令語コード210bだけを受信することによって、第1入力データフィールド213b及び第2入力データフィールド216bに記入された前記メタデータをメモリセル122にプログラムせずキャッシュレジスタ121に保存することができる。読み取り命令語コード220bは第3命令フィールド221b、第3アドレスフィールド222b、第4命令フィールド223b、第4アドレスフィールド224b、第5命令フィールド225b、第1出力データフィールド226b、第6命令フィールド227b、第5アドレスフィールド228b、第7命令フィールド229b、第6アドレスフィールド230b、第8命令フィールド231b及び第2出力データフィールド232bを含む。例えば、第3命令フィールド221bには00hを記入して、第3アドレスフィールド222bにはNULLまたは、特定パターンを記入し、第4命令フィールド223bには05hを記入し、第4アドレスフィールド224bにはNULLまたは、特定パターンを記入し、第5命令フィールド225bにはE0hを記入し、第6命令フィールド227bには00hを記入して、第5アドレスフィールド228bにはNULLまたは、特定パターンを記入し、第7命令フィールド229bには05hを記入し、第6アドレスフィールド230bにはNULLまたは、特定パターンを記入しt第8命令フィールド231bにはE0hを記入してもよい。第1出力データフィールド226b及び第2出力データフィールド232bには、図1のキャッシュレジスタ121に保存されたメタデータを記入してもよい。一形態において、図1のNANDフラッシュメモリ120は、それぞれ1ページの大きさを有する2つのキャッシュレジスタを含み、第1出力データフィールド226b及び第2出力データフィールド232bには前記2つのキャッシュレジスタに保存されたメタデータをそれぞれ記入してもよい。ウェイクアップ動作のとき、図1のコントロールユニット110はNANDフラッシュメモリ120に読み取りコンファームコマンド例えば、30hを伝送せず、値が記入された第3命令フィールド221b、第3アドレスフィールド222b、第4命令フィールド223b、第4アドレスフィールド224b及び第5命令フィールド225bを伝送する。これによって、図1のNANDフラッシュメモリ120はメモリセル122から1つのキャッシュレジスタにページを読み取りせず、前記1つのキャッシュレジスタに保存された前記メタデータを第1出力データフィールド226bに記入してコントロールユニット110は提供することができる。その後、図1のコントロールユニット110は、NANDフラッシュメモリ120に値が記入された第6命令フィールド227b、第5アドレスフィールド228b、第7命令フィールド229b、第6アドレスフィールド230b及び第8命令フィールド231bを伝送する。これによって、図1のNANDフラッシュメモリ120はメモリセル122から他の1つのキャッシュレジスタにページを読み取りせず、前記他の1つのキャッシュレジスタに保存された前記メタデータを第2出力データフィールド232bに記入してコントロールユニット110に提供することができる。図4には、他の形態の書き込み命令語コード及び読み取り命令語コードの形態が示されている。図4を参照すると、書き込み命令語コード210cは第1命令フィールド211c及び入力データフィールド213cを含む。第1命令フィールド211aには既存のNANDインターフェースプロトコルで定義されなかった新しいコマンド例えば、00h、05h、10h、11h、30h、35h、60h、70h、7Bh、80h、81h、85h、90h、D0h、E0h、F1h、FFhなどを除いた1バイトの大きさのコマンドを記入してもよい。入力データフィールド213cには、図1の作業メモリ111に保存されたメタデータを記入してもよい。実施形態によって、入力データフィールド213cには、1ページの大きさ、または、それ以上の前記メタデータを記入してもよい。スタンバイモード進入のとき、図1のコントロールユニット110はNANDフラッシュメモリ120に書き込み命令語コード210cを伝送する。これによって、図1のNANDフラッシュメモリ120は書き込み命令語コード210cを受信することによって、入力データフィールド213cに記入された前記メタデータをメモリセル122にプログラムせず、キャッシュレジスタ121に保存することができる。読み取り命令語コード220cは第2命令フィールド221c及び出力データフィールド226cを含む。第2命令フィールド221cには既存のNANDインターフェースプロトコルで定義されなかった新しいコマンド例えば、00h、05h、10h、11h、30h、35h、60h、70h、7Bh、80h、81h、85h、90h、D0h、E0h、F1h、FFhなどを除いた1バイト大きさのコマンドを記入してもよい。出力データフィールド226cには図1のキャッシュレジスタ121に保存されたメタデータを記入してもよい。実施形態によって、出力データフィールド226cには1ページの大きさまたは、それ以上の前記メタデータを記入してもよい。ウェイクアップ動作のとき、図1のコントロールユニット110はNANDフラッシュメモリ120に値が記入された第2命令フィールド221cを伝送する。これによって、図1のNANDフラッシュメモリ120はメモリセル122からキャッシュレジスタ121にページを読み取りせず、キャッシュレジスタ121に保存された前記メタデータを出力データフィールド226cに記入してコントロールユニット110に提供することができる。図5は図1のメモリシステムに含まれたNANDフラッシュメモリを示したブロック図である。図5を参照すると、NANDフラッシュメモリ120はキャッシュレジスタ121、メモリセル122、入出力回路123、アドレス回路124及び制御回路125を含む。入出力回路123は複数の入出力ラインI/O0、I/O1、、I/O7を含む図1のチャネル130と接続される。入出力回路123は複数の入出力ラインI/O0、I/O1、、I/O7を通じて図1のコントロールユニット110から命令CMD、アドレスADDR及び入力データDATAを受信し、コントロールユニット110に出力データDATAを送信することができる。入出力回路123は制御回路125にコントロールユニット110から受信された命令CMDを提供し、アドレス回路124にコントロールユニット110から受信されたアドレスADDRを提供し、キャッシュレジスタ121にコントロールユニット110から受信された入力データDATAを提供し、コントロールユニット110にキャッシュレジスタ121から受信された出力データDATAを提供することができる。アドレス回路124は入出力回路123を通じてコントロールユニット110から受信されたアドレスADDRをラッチ及びデコーディングしてメモリセル122のロー及び/または、キャッシュレジスタ121のカラムを選択することができる。制御回路125は入出力回路123を通じてコントロールユニット110から受信された命令CMDに応答してNANDフラッシュメモリ120の動作を制御することができる。また、制御回路125はプログラム電圧、パス電圧、検証電圧及び読み出し電圧のようなワードライン電圧を生成することができる。制御回路125はコントロールユニット110から制御信号C/Sを受信することができる。例えば、制御回路125はコントロールユニット110からCLE信号、ALE信号、/CE信号、/RE信号、/WE信号、/WP信号、R/B信号などを受信することができる。一実施形態において、制御回路125は別途の電源経路126を通じてキャッシュレジスタ121の電源供給を制御することができる。例えば、制御回路125はスタンバイモードで電源経路126を通じてキャッシュレジスタ121に電源が供給され、キャッシュレジスタ121を除いた回路の一部、または、全部に対する電源供給が遮断されるように制御することができる。特に、前記スタンバイモードでメモリセル122に対する電源供給が遮断される。入出力回路123を通じてコントロールユニット110から受信された入力データDATAは、キャッシュレジスタ121にローディングされ、キャッシュレジスタ121にローディングされた入力データDATAはページ単位でメモリセル122にプログラムされる。また、出力データDATAはメモリセル122からページ単位でキャッシュレジスタ121に読み出しされ、キャッシュレジスタ121から入出力回路123を通じてコントロールユニット110に提供される。スタンバイモード進入のとき、入出力回路123を通じてコントロールユニット110から受信されたメタデータDATAはキャッシュレジスタ121に保存され、メモリセル122にプログラムされなくてもよい。また、ウェイクアップ動作のとき、メモリセル122でキャッシュレジスタ121でのデータ読み取り動作が遂行されず、キャッシュレジスタ121に保存されたメタデータDATAが入出力回路123を通じてコントロールユニット110に提供される。図6は図5のNANDフラッシュメモリの保存容量の一形態を示した図面である。図6を参照すると、NANDフラッシュメモリ装置の一形態において、メモリセル122はそれぞれ128つのページで構成されたブロックを4、152個有してもよい。即ち、メモリセル122はそれぞれ8K640Bytesのページを519K個有してもよい。即ち、メモリセル122は35、811Mbitsの容量を有してもよい。キャッシュレジスタ121は1ページの大きさ、即ち8K640Bytesの容量を有してもよい。実施形態により、NANDフラッシュメモリ装置は1ページの大きさの1つのキャッシュレジスタを含んだり、それぞれ1ページの大きさの複数のキャッシュレジスタを含んだり、2ページ以上の大きさを有する1つのレジスタを含むことができる。図7は本発明の他の実施形態に係るメモリシステムを示したブロック図である。図9を参照すると、メモリシステム100aはコントロールユニット110a、NANDフラッシュメモリ120a及びチャネル130aを含む。図7のメモリシステム100aはチャネル130a及びこれに接続された回路の構成を除いて図1のメモリシステム100と同様である。コントロールユニット110aとNANDフラッシュメモリ120aとの間のチャネル130aは1つの入出力ラインI/Oを含んでもよい。コントロールユニット110aは、NANDインターフェース部113aに含まれた第1直並列化器115aを通じて命令、アドレス、及び/または、入力データを直列化してNANDフラッシュメモリ120aに直列信号を送信し、NANDフラッシュメモリ120aは、第2直並列化器126を通じて前記直列信号を並列化してキャッシュレジスタ121に提供することができる。また、NANDフラッシュメモリ120aは、第2直並列化器126を通じてキャッシュレジスタ121から提供された出力データを直列化してコントロールユニット110aに直列信号を送信し、コントロールユニット110aは前記直列信号を第1直並列化器115aを通じて並列化して作業メモリ111、または、ECC部112に提供することができる。これによって、コントロールユニット110aとNANDフラッシュメモリ120aとの間のチャネル130aはより少ない数の信号ラインを含むことができる。図8は本発明のまた他の実施形態に係るメモリシステムを示したブロック図である。図8を参照すると、メモリシステム100bはコントロールユニット110b、NANDフラッシュメモリ120b、第1チャネル130及び第2チャネル140を含む。図8のメモリシステム100bは第2チャネル140をさらに含むことを除いて図1のメモリシステム100と同様である。第2チャネル140は、コントロールユニット110bとNANDフラッシュメモリ120bとの間でメタデータを伝送する用途として用いてもよい。例えば、スタンバイモード進入のとき、作業メモリ111に保存されたメタデータが第2チャネル140を通じてキャッシュレジスタ121に保存され、ウェイクアップ動作のとき、キャッシュレジスタ121に保存された前記メタデータを第2チャネル140を通じて作業メモリ111に保存してもよい。一実施形態において、第2チャネル140は1つの入出力ラインを含むことができる。この場合、前記スタンバイモード進入のとき、作業メモリ111に保存された前記メタデータはNANDインターフェース部113bに含まれた第1直並列化器によって直列化されて送信され、NANDフラッシュメモリ120bは、受信された直列信号をNANDフラッシュメモリ120bに含まれた第2直並列化器を用いて並列化してキャッシュレジスタ121に保存することができる。また、前記ウェイクアップ動作のとき、キャッシュレジスタ121に保存された前記メタデータは前記第2直並列化器によって直列化されて送信され、コントロールユニット110bは受信された直列信号を前記第1直並列化器を用いて並列化して作業メモリ111に保存することができる。他の実施形態において、第2チャネル140は複数の入出力ラインを含むことができる。上述した通り、メモリシステム100bがメタデータ専用チャネル140を含むことによって、前記メタデータの伝送をより速かに遂行することができて、また、一般モードでスタンバイモードでまたは、スタンバイモードで一般モードへのモード転換を速かに遂行することができる。図9は本発明のまた他の実施形態に係るメモリシステムを示したブロック図である。図9を参照すると、メモリシステム100cはコントロールユニット110c、複数のNANDフラッシュメモリ120-1、120-2、、120-n、及び複数のチャネル130-1、130-2、、130-nを含む。図9のメモリシステム100cは、図1のメモリシステム100と比較して、1つ以上のNANDフラッシュメモリ及び1つ以上のチャネルをさらに含む。複数のNANDフラッシュメモリ120-1、120-2、、120-nに含まれた複数のキャッシュレジスタ121-1、121-2、、121-nは複数のチャネル130-1、130-2、、130-nを通じて独立的に制御したり、互いに共有して制御してもよい。また、コントロールユニット110cに保存されたメタデータはコントロールユニット110cに含まれた作業メモリの容量と個数、キャッシュレジスタ121-1、121-2、...、121-nの容量及び個数、圧縮部による圧縮の可否及び圧縮率などによって多様な方式でキャッシュレジスタ121-1、121-2、...、121-nに保存される。例えば、コントロールユニット110cにそれぞれ64KBytesの大きさを有する4つの第1~第4作業メモリが含まれ、圧縮部の圧縮率が1/2であって、メモリシステム100cが8つの第1~第8NANDフラッシュメモリを含み、第1~第8NANDフラッシュメモリにそれぞれ含まれた8つの第1~第8キャッシュレジスタのそれぞれが16KBytesの大きさを有する場合、前記第1作業メモリに保存されたメタデータは前記第1及び第2キャッシュレジスタに保存され、前記第2作業メモリに保存されたメタデータは前記第3及び第4キャッシュレジスタに保存され、前記第3作業メモリに保存されたメタデータは前記第5及び第6キャッシュレジスタに保存され、前記第4作業メモリに保存されたメタデータを前記第7及び第8キャッシュレジスタに保存してもよい。この場合、スタンバイモードで、コントロールユニット110cに含まれた前記第1~第4作業メモリに対する電源供給が全て遮断される。他の形態において、コントロールユニット110cにそれぞれ64KBytesの大きさを有する4つの第1~第4作業メモリが含まれ、圧縮部117の圧縮率が1/2であって、メモリシステム100cが4つの第1~第4NANDフラッシュメモリを含み、第1~第4NANDフラッシュメモリにそれぞれ含まれた4つの第1~第4キャッシュレジスタそれぞれが16KBytesの大きさを有する場合、前記第1作業メモリに保存されたメタデータは前記第1及び第2キャッシュレジスタに保存され、前記第2作業メモリに保存されたメタデータを前記第3及び第4キャッシュレジスタに保存してもよい。この場合、スタンバイモードで、コントロールユニット110cに含まれた前記第1及び第2作業メモリに対する電源供給が遮断され、前記第3及び第4作業メモリに対する電源供給は維持される。このように、メモリシステム100cがより多数のNANDフラッシュメモリ120-1、120-2、、120-nを含む場合、スタンバイモードでより多数のコントロールユニット110cに含まれた作業メモリの電源をオフさせて、電力消耗をさらに減少させることができる。図9にはメモリシステム100cがコントロールユニット110cと複数のNANDフラッシュメモリ120-1、120-2、、120-nとの間に複数のチャネル130-1、130-2、、130-nを含む形態が示されているが、メモリシステム100cはコントロールユニット110cと複数のNANDフラッシュメモリ120-1、120-2、...、120-nとの間に1つのチャネルを含んでもよい。図10~図13はNANDインターフェースコントロールユニット110とNANDフラッシュメモリ120とが接続された本発明の応用形態を示したブロック図として、多様な形態のメモリバスプロトコルが開始される。図10を参照すると、NANDインターフェースコントロールユニット110とNANDフラッシュメモリ120との間のバスプロトコルが開始されているところ、NANDインターフェースコントロールユニット110から/CE、/RE、/WE、DQS、CLE、ALE、/WPなどの制御信号C/Sとアドレス信号ADDRとがNANDフラッシュメモリ120に提供される。データDQは両方向に転送される。図11を参照すると、NANDインターフェースコントロールユニット110からパケット化された制御及びアドレス信号C/APacket;PacketizedcontrolsignalsandaddresssignalsがNANDフラッシュメモリに提供され、データDQは両方向に転送される。図12を参照すると、NANDインターフェースコントロールユニット110からパケット化された制御信号、アドレス信号及び書き込みデータC/A/WDPacket;Packetizedcontrolsignals、addresssignalsandwritesignalsがNANDフラッシュメモリ120に提供されて、データ出力QはNANDフラッシュメモリ120でNANDインターフェースコントロールユニット110で単方向に転送される。図13を参照すると、NANDインターフェースコントロールユニット110から制御信号C/S;ControlsignalsがNANDフラッシュメモリ120に提供され、命令、アドレス及びデータC/A/DQは両方向に転送される。図14は本発明の一実施形態に係る一般モードでスタンバイモードへのモード転換時メモリシステムの動作方法を示したフローチャートである。図1及び図14を参照すると、メモリシステム100が一般モードで駆動する間、スタンバイモードでの進入が決定されなかった場合S62:NO、メモリシステム100は続いて前記一般モードで駆動するS61。メモリシステム100は自体、または、外部の信号に応答して前記スタンバイモードへの進入可否を決定することができるS62。一実施形態において、メモリシステム100はコントロールユニット110、または、NANDフラッシュメモリ120に含まれたカウンター、または、タイマーを用いて入力信号が印加されない時間を測定することができる。メモリシステム100は、前記測定された時間が所定の時間を越える場合、前記スタンバイモードに進入することとして判断することができる。他の実施形態において、メモリシステム100は残の電源などの環境情報を用いて、前記スタンバイモードに進入することとして判断することができる。また他の実施形態において、メモリシステム100はコントロールユニット110が外部ホストからスタンバイ進入信号を受信することによって、前記スタンバイモードに進入したものとして判断することができる。また他の実施形態において、メモリシステム100はコントロールユニット110が入力装置で生成される信号例えば、携帯電話機でユーザがキーを入力を受信することによって、前記スタンバイモードに進入したものとして判断することができる。前記スタンバイモードでの進入が決定された場合S62:YES、コントロールユニット110が作業メモリ111からメタデータを読み取りして前記メタデータが含まれた書き込み命令語コードを生成することができるS63。例えば、前記書き込み命令語コードは図2~図4に示されたフォーマットを有したり、前記メタデータだけを含んでもよい。コントロールユニット110は前記書き込み命令語コードをNANDフラッシュメモリ120に伝送することによって、前記メタデータをキャッシュレジスタ121に書き込みすることができるS64。例えば、前記書き込み命令語コードはチャネル130に含まれた複数の入出力ラインI/O0、I/O1、、I/O7を通じてNANDフラッシュメモリ120に転送されたり、図7のチャネル130aに含まれた直列入出力ラインI/Oを通じてNANDフラッシュメモリ120に転送されたり、図8のメタデータ専用チャネル140を通じてNANDフラッシュメモリ120に転送されたり、図9の複数のチャネル130-1、130-2、、130-nを通じて複数のNANDフラッシュメモリ120-1、120-2、、120-nに転送される。前記メタデータがキャッシュレジスタ121に保存されると、メモリシステム100は前記スタンバイモードで駆動することができるS65。前記スタンバイモードで、コントロールユニット110は作業メモリ111の電源をオフさせることによって、電力消耗を減少させることができる。また、一実施形態において、メモリシステム100は、NANDフラッシュメモリ120のキャッシュレジスタ121を除いた回路、例えば、メモリセル122の電源をオフさせることによって、前記スタンバイモードでの電力消耗をさらに減少させることができる。図15は本発明の一実施形態に係るスタンバイモードで一般モードへのモード転換のとき、メモリシステムの動作方法を示したフローチャートである。図1及び図15を参照すると、メモリシステム100がスタンバイモードで駆動する間、一般モードへの進入が決定されなかった場合S72:NO、メモリシステム100は続いて前記スタンバイモードで駆動するS71。メモリシステム100は自体でまたは、外部の信号に応答してウェイクアップ可否を決めることができるS72。一実施形態において、メモリシステム100はコントロールユニット110が入力装置で生成される信号例えば、携帯電話機でユーザがキーを入力を受信することによって、前記一般モードに進入することとして判断することができる。他の実施形態において、メモリシステム100を含む携帯電話機がパイロットpilot信号を通じてコールcall要請を認知した場合、メモリシステム100は前記一般モードに進入することとして判断することができる。また他の実施形態において、メモリシステム100はコントロールユニット110が外部ホストからウェイクアップ信号を受信することによって、前記一般モードに進入することとして判断することができる。また他の実施形態において、メモリシステム100はコントロールユニット110が有線、または、無線でデータを受信した場合、前記一般モードに進入することとして判断することができる。前記一般モードへの進入が決定された場合S72:YES、コントロールユニット110は読み取り命令を生成することができるS73。例えば、前記読み取り命令は図2~図4に示されたフォーマットを有することができる。NANDフラッシュメモリ120は、前記読み取り命令に応答してキャッシュレジスタ121に保存されたメタデータをコントロールユニット110に伝送するS74。例えば、NANDフラッシュメモリ120は前記メタデータをチャネル130に含まれた複数の入出力ラインI/O0、I/O1、、I/O7を通じてコントロールユニット110に伝送したり、図7のチャネル130aに含まれた直列入出力ラインI/Oを通じてコントロールユニット110に伝送したり、図8のメタデータ専用チャネル140を通じてコントロールユニット110に伝送することができる。コントロールユニット110はキャッシュレジスタ121から読み取りされた前記メタデータを作業メモリ111に書き込みするS75。前記メタデータが作業メモリ111に保存されると、メモリシステム100は前記一般モードで駆動することができるS76。前記メタデータがメモリセル122でないキャッシュレジスタ121から読み取りされるため、メモリシステム100は前記スタンバイモードで前記一般モードへのモード転換を速かに遂行することができる。一実施形態において、前記メタデータはブーティング、または、ウェイクアップコードを含み、コントロールユニット110は前記メタデータに含まれた前記ブーティング、または、ウェイクアップコードを用いてウェイクアップ動作を遂行することができる。図16は本発明のメモリシステムをコンピューティングシステムに応用した実施形態を示した図面である。図16を参照すると、コンピューティングシステム300はメモリシステム100及びホスト310を含む。メモリシステム100は、ホスト310とのインターフェーシングを提供するホストインターフェース部116を含む。ホストインターフェース部116は、ホスト310とのチャネル320を通した通信のためにホスト310に対応するデータ交換プロトコルを具備する。ホストインターフェース部116はUSBUniversalSerialBus、MMCMulti-MediaCard、PCI-EPeripheralComponentInterconnect-Express、SASSerial-attachedSCSI、SATASerialAdvancedTechnologyAttachment、PATAParallelAdvancedTechnologyAttachment、SCSISmallComputerSystemInterface、ESDIEnhancedSmallDiskInterface、そしてIDEIntegratedDriveElectronics等のような多様なインターフェースプロトコルのうち1つを通じてホスト310と通信するように構成される。メモリシステム100はメモリカードmemorycard、ソリッドステートドライブsolidstatedrive、SSD等のような形態において具現される。例えば、メモリシステム100はMMCカード、SDカードSecureDigitalCard、マイクロSDカード、メモリスティックMemoryStick、IDカード、PCMCIAPersonalComputerMemoryCardInternationalAssociationカード、チップカードChipCard、USBカード、スマートカードSmartCard、CFカードCompactFlash登録商標Card等のようなメモリカードであってもよい。例えば、メモリシステム100はセルラーフォン、PDA、PMP、デジタルカメラ、ポータブルゲームコンソール、MP3プレーヤー、デスクトップコンピュータ、ノートブックコンピュータ、スピーカー、ビデオ、テレビなどのようなホスト310に装着される。さらに、メモリシステム100、または、コンピューティングシステム300は多様な形態のパッケージを用いて実装される。例えば、PoPPackageonPackage、BGAsBallgridarrays、CSPsChipscalepackages、PLCCPlasticLeadedChipCarrier、PDIPPlasticDualIn-LinePackage、DieinWafflePack、DieinWaferForm、COBChipOnBoard、CERDIPCeramicDualIn-LinePackage、MQFPPlasticMetricQuadFlatPack、TQFPThinQuadFlat-Pack、SOICSmallOutlineIntegratedCircuit、SSOPShrinkSmallOutlinePackage、TSOPThinSmallOutlinePackage、TQFPThinQuadFlat-Pack、SIPSystemInPackage、MCPMultiChipPackage、WFPWafer-levelFabricatedPackag、WSPWafer-LevelProcessedStackPackage等のようなパッケージを用いて実装される。図17は本発明のメモリシステムをソリッドステートドライブに応用した実施形態を示した図面である。図17を参照すると、本発明の一実施形態に係るソリッドステートドライブ400はコントロールユニット410、複数のNANDフラッシュメモリ460-1、460-2、、460-n及び複数のチャネル450-1、450-2、、450-nを含む。コントロールユニット410はコントローラ421、圧縮部422、ECC部423、メモリコントローラ424、作業メモリ430及びNANDインターフェース部440を含む。スタンバイモード進入のとき、コントロールユニット410は作業メモリ430に保存されたメタデータを複数のチャネル450-1、450-2、、450-nを通じて複数のNANDフラッシュメモリ460-1、460-2、、460-nに含まれた複数のキャッシュレジスタに書き込みしてもよい。また、ウェイクアップ動作のとき、コントロールユニット410は、複数のNANDフラッシュメモリ460-1、460-2、、460-nに含まれた複数のキャッシュレジスタに保存された前記メタデータを複数のチャネル450-1、450-2、、450-nを通じて受信し、前記受信されたメタデータを作業メモリ430に保存することができる。これによって、ソリッドステートドライブ400は電力消耗を減少させ、モード転換を速かに遂行することができる。一実施形態において、コントロールユニット410は複数の電源制御ライン480-1、480-2、、480-nを通じて複数のNANDフラッシュメモリ460-1、460-2、、460-nの電源供給を制御することができる。例えば、SSDコントローラ410は、複数の電源制御ライン[480-1、480-2、、480-nを通じて、スタンバイモードで複数のNANDフラッシュメモリ460-1、460-2、、460-nのキャッシュレジスタを除いた回路に対する電源供給が遮断されるように制御することができる。一実施形態において、ソリッドステートドライブ400はホスト500とのインターフェーシングを提供するホストインターフェース部470をさらに含み、セルラーフォン、PDA、PMP、デジタルカメラ、ポータブルゲームコンソール、MP3プレーヤー、デスクトップコンピュータ、ノートブックコンピュータ、スピーカー、ビデオ、テレビなどのようなホスト500に装着される。図17にはコントローラ421が形成された集積回路420の外部に作業メモリ430が形成された実施形態が示されているが、実施形態によって、作業メモリ430をコントローラ421が形成された集積回路420の内部に形成してもよい。また、図17にはコントロールユニット410が別途のメモリコントローラ424を含む形態が示されているが、実施形態によって、メモリコントローラ424は作業メモリ430、または、コントローラ421内に実施可能である。図18は本発明のメモリシステムをモバイルシステムに応用した形態を示した図面である。図18を参照すると、モバイルシステム600はプロセッサ610、メモリ620、ユーザインターフェース630、ベースバンドチップセットbasebandchipsetのようなモデム660及びメモリシステム640を含む。プロセッサ610は特定計算、または、タスクを実行する特定ソフトウェアを実行するように多様なコンピューティング機能を実行することができる。例えば、プロセッサ610はマイクロプロセッサ、または、中央処理装置CPUであってもよい。プロセッサ610はアドレスバス、制御バス及び/または、データバスのようなバス650を通じてメモリ620に接続してもよい。例えば、メモリ620はディーラムDRAM、モバイルディーラム、エスラムSRAM、ピーラムPRAM、エフラムFRAM登録商標、アールラムRRAM登録商標及び/またはエムラムMRAMで実施可能である。また、プロセッサ610は周辺構成要素相互接続peripheralcomponentinterconnect、PCIバスのような拡張バスに接続してもよい。これによって、プロセッサ610はキーボード、または、マウスのような1つ以上の入力装置、プリンタ、または、ディスプレイ装置のような1つ以上の出力装置を含むユーザインターフェース630を制御することができる。モデム660は外部装置と無線でデータを送受信することができる。NANDフラッシュメモリ642にはプロセッサ610によって処理されたデータ、または、モデム660を通じて受信されたデータなどがコントローラ641を通じて保存される。モバイルシステム600は動作電圧を供給するためのパワーサプライをさらに含むことができる。また、モバイルシステム600は実施形態によって応用チップセットapplicationchipset、カメライメージプロセッサcameraimageprocessor、CIS等をさらに含むことができる。上述した通り、スタンバイモード進入のとき、メタデータをNANDフラッシュメモリ642のキャッシュレジスタ図示せずに保存することによって、スタンバイモードでの電力消耗を減少させ、また、モード転換を高速で遂行できることを実施形態を通じて確認した。前記実施形態の説明は本発明のさらに徹底した理解のために図面を参照として例えたことに過ぎないので、本発明を限定する意味と解釈されてはいけない。また、本発明が属する技術の分野における通常の知識を有する者にとって、本発明の基本的原理を逸脱しない範囲内で多様な変化と変更が可能であることは明確である。