試験測定機器用のデジタルトリガ回路であって、立ち上がりエッジ、立ち下がりエッジ、ラント、所定時間よりも長い期間のパルス幅、又は所定時間よりも短い期間のパルス幅である所定イベントの選択を示すデータを受けると共に、被試験信号を受け、上記受けた被試験信号内の上記選択した所定イベントの全ての発生を示す出力信号を発生するパターン認識器と、上記受けた被試験信号の繰り返しを示す上記出力信号の第1特性を測定するクオリファイ回路と、該クオリファイ回路に結合され、上記第1特性を、上記第1特性の次に発生する第2特性と比較する比較回路と、該比較回路に結合され、上記第2特性が上記第1特性の所定許容範囲内であると上記比較回路が決定したときにクォリファイドトリガ信号を発生し、上記第2特性が上記第1特性の所定許容範囲内でないと上記比較回路が決定したときに上記クォリファイドトリガ信号の発生を禁止するクォリファイドトリガ信号発生回路とを具えたデジタルトリガ回路。しかし、上述の従来技術は、オシロスコープが複雑な波形にてエッジトリガを行う際に、オシロスコープの表示を安定できなかった。本発明の態様は、次のようになる。1試験測定機器用のデジタルトリガ回路であって;立ち上がりエッジ、立ち下がりエッジ、ラント、所定時間よりも長い期間のパルス幅、又は所定時間よりも短い期間のパルス幅である所定イベントの選択を示すデータを受けると共に、被試験信号を受け、上記受けた被試験信号内の上記選択した所定イベントの全ての発生を示す出力信号を発生するパターン認識器と;上記受けた被試験信号の繰り返しを示す上記出力信号の第1特性を測定するクオリファイ回路識別回路と;該クオリファイ回路に結合され、上記第1特性を、上記第1特性の次に発生する第2特性と比較する比較回路と;該比較回路に結合され、上記第2特性が上記第1特性の所定許容範囲内であると上記比較回路が決定したときにクォリファイドクオリファイされたトリガ信号を発生し、上記第2特性が上記第1特性の所定許容範囲内でないと上記比較回路が決定したときに上記クォリファイドトリガ信号の発生を禁止するクォリファイドトリガ信号発生回路とを具えたデジタルトリガ回路。2上記第1特性は、所定イベントの複数の再現の間の最長期間である態様1のデジタルトリガ回路。3上記第1特性は、継続的に更新され、上記受けた信号の変化により繰り返し特性に対して異なる条件を検出することに応答して、上記受けた信号内の変化にダイナミックに反応する態様1のデジタルトリガ回路。4上記第1特性は、所定イベントの複数の再現の間の最短期間である態様1のデジタルトリガ回路。5上記第1特性は、継続的に更新され、上記受けた信号の変化により繰り返し特性に対して異なる条件を検出することに応答して、上記受けた信号内の変化にダイナミックに反応する態様4のデジタルトリガ回路。6上記第1特性は、所定イベントの複数の再現の間の最長期間であるか、又は上記所定イベントの複数の再現の間の最短期間である態様1のデジタルトリガ回路。7上記第1特性は、継続的に更新され、上記受けた信号の変化により繰り返し特性に対して異なる条件を検出することに応答して、上記受けた信号内の変化にダイナミックに反応する態様6のデジタルトリガ回路。よって、本発明によれば、デジタルストレージオシロスコープは、オシロスコープが使用できる以上の数のトリガイベントがあると決定したときに、いくつかのトリガイベントを廃棄して、改善されたエッジトリガの回路を提供できる。この決定は、複雑な信号の繰り返し性を示す信号の特性の検出に応答して行われる。この決定に応じて、あるトリガイベントを選択して反応し、他のトリガイベントを廃棄する。本発明による回路は、入力信号が変化すると、繰り返し特性に対する異なる条件の検出に応答して、入力信号内の変化にダイナミックに反応できる。ここでの説明では、エッジトリガ回路を変更して、一連のパルスの第1パルスでトリガできるようにする。この結果、表示は、図4のCに示すようになる。オシロスコープは、依然、エッジでトリガをするが、本発明により改善されたエッジトリガでは、正弦波又はクロック信号よりも複雑な信号の場合でも、安定した表示が得られる。かかる改善されたエッジトリガは、オシロスコープのユーザの時間を節約し、ユーザの観察をより一層容易にする。正弦波又はクロック信号のように簡単な信号では、本発明による回路は、オシロスコープでの通常のエッジトリガのように動作する。しかし、オシロスコープが適用できる以上の多くのトリガイベント事象がある場合、本発明による回路は、これらトリガイベントのいくつかを廃棄する。これは、信号の繰り返し性を示す信号の特性を捜す。すなわち、より複雑な特性は、正弦波又はロジックレベルクロック内に見つかるかもしれない。この特性を用いて、渡すべきトリガイベントと廃棄すべきトリガイベントとを選択する。この回路は、入力信号が変化すると、繰り返しの特性の異なる条件を見つけて、入力信号内の変化にダイナミックに反応する。本発明は、信号内の繰り返しパターンを検出し、この情報を用いて、エッジトリガのほとんどを廃棄し、残りのエッジトリガを用いて、安定した表示を得る。本発明は、多くのヒューリステックな即ち、試行錯誤的な技術を用いるが、これら技術は、限定された数の種類の繰り返し波形と共に用いるのに適する。[ヒューリステック1:トリガ内の最も広いギャップを見つける]まず、トリガ信号内の繰り返しパターンを見つけるときに用いる時間インターバルを定義する。以下の説明のために、表示する1つの波形と表示する次の波形との間の平均時間をこのインターバルと仮定する。本発明によるオシロスコープの動作部分の簡略化したブロック図である図3と、上述の図4とを参照する。パターン認識器315、325は、立ち上がりエッジ、立ち下がりエッジ、ラント即ち、通常より低い信号、所定時間よりも長い期間のパルス幅、所定時間よりも短い期間のパルス幅などの如き取込み波形400内の特定パターン即ち、波形形状を検出する。任意の適切なパターン認識器アナログ又はデジタルをパターン認識器315、325として用いることができる。かかるパターン認識器即ち、イベント検出器の1つは、2007年3月13日に発行された米国特許第9191079号明細書に記載されている。波形400内の所望トリガパターンの検出により、パターン認識器315、325は、非クォリファイドクオリファイ識別されないトリガ信号402をトリガクオリファイア識別器回路317、327に渡す。トリガクオリファイア回路317、327は、非クォリファイドトリガ信号を分析し、信号の繰り返しレートと同じレートで繰り返すようなトリガ信号の特性を見つける。本発明の一実施例によるトリガクオリファイ回路のブロック図である図5も参照する。図4のAの波形400の3つのパルスの上述の例において、回路500は、複数のトリガイベントの間の最長時間を測定できる。波形400の3つのパルスの全ての繰り返しにおいて、これら3つのパルス間の時間に1つの長い期間がある点に留意されたい。トリガクオリファイア回路317、327は、この長い期間を検出する。この長い期間は、各繰り返しにて1回だけ生じる特性である。トリガクオリファイア回路317、327の第1実施例を図5に示し、回路500は、長時間を示す長時間しきい値を超えるトリガイベントを検出する。一連のエッジトリガイベント402を表す非クォリファイドトリガイベント波形は、入力端子502で受信され、マルチプレクサスイッチ510の制御端子及びアンドゲート550の一方の入力端に供給される。この時点で、アンドゲート550の第2入力端は、ロジック低レベルに引っ張られ、アンドゲート550の出力を0ロジック低レベルに維持する。12ビットラッチ515は、周期的クロック信号好ましくは、取込みクロック信号でクロックされて、その入力端に存在するビットの各配列をラッチする。12ビットの配列は、周期的クロック信号のカウント数を示す。波形402がそのロジック低レベル状態に保持されている限り、カウント計数値が増分され、000000000000から開始して、循環することなく、111111111111のカウントにて飽和する。すなわち、現在のカウントを飽和加算器505の一方の入力端に供給し、固定カウントである000000000001を飽和加算器の他方の入力端に供給することにより、各カウントは、飽和加算器505にて増分される。各増分カウントは、マルチプレクサスイッチ510の入力スイッチ端子0を介してラッチ515に供給される。最大ビットカウントが12ビットとして記述できる間、任意の数のビットを使用できる。マルチプレクサスイッチ510の制御入力端に供給される各トリガイベントにより、マルチプレクサスイッチ510の入力端子を入力0から入力1に切り換えて、カウントをリセットする。すなわち、マルチプレクサスイッチ510の入力1は、000000000000のカウントにハードワイヤー結線され、非クォリファイドトリガイベントの受信に続く周期的クロック信号の次の発生において、12ビットラッチ515が000000000000のカウントをラッチする。ラッチされた12ビットカウントを第2マルチプレクサスイッチ520及びデジタル比較器540に供給する。通常、マルチプレクサスイッチ520の0入力端の信号を長時間しきい値ラッチ525の入力端に伝搬する。長時間しきい値ラッチ525の出力端は、マルチプレクサスイッチ520の入力端子0に戻って結合されて、複数のトリガイベントの間で最長時間を維持するのを確実にする。マルチプレクサスイッチの12ビット出力は、減算回路535の被減数入力端と除算器530の入力端に供給される。回路530及び535は、0及び現在のカウントの-1/8の許容範囲を提供する。除算器530に付したラベル>>3は、その入力端に現れる長時間しきい値カウント値を3ポジションだけ右にシフトする即ち、23=8による除算の概念を意味する。除算したカウントを減算器535の減数入力端に供給する。その結果、長時間しきい値カウントの1/8が長時間しきい値カウントから減算され、長時間しきい値カウントの7/8が新たなしきい値となる。デジタル比較器540にて、長時間しきい値カウントの7/8である新たなしきい値を現在のカウント即ち、前のトリガイベントからのカウントと比較する。現在のカウントが長時間しきい値カウントの7/8を超えると、しきい値ホールドオフ期間が超過して、次のトリガイベントが受け入れられる。すなわち、しきい値ホールドオフ値が超過したときに、デジタル比較器540がロジック高レベル信号を発生し、そのロジック高レベル信号がオアゲート545の一方の入力端に供給される。この高レベル信号の供給により、オアゲート545が高レベル信号をアンドゲート550の一方の入力端に供給する。この動作は、アンドゲート550を前もって処理して、その他方の入力端で受ける次の高レベル信号を第3ラッチ555に通過させる。ラッチ555は、好ましくは取込みクロック信号によりクロックされて、その入力端のデータをラッチし、それをクォリファイドクオリファイ識別したトリガイベント404として出力端子560に伝搬する。受け入れたトリガイベントがアンドゲート550の出力端に現れると、このトリガイベントがマルチプレクサスイッチ520の制御入力端にも供給される。これにより、マルチプレクサスイッチ520が現在のカウントをラッチ525の入力端に渡し、新たな長時間しきい値カウントとする。複数のクォリファイドトリガイベントの間で過度に長時間が経過する場合、タイマ図示せずが最終クォリファイドトリガイベントから所定期間をカウントして、タイムアウトパルスを発生し、次のトリガイベントを受け入れさせ、ラッチ515及び525を000000000000にリセットする。要約すれば、トリガクオリファイア回路317、327は、いくつかのエッジトリガイベントを廃棄即ち、ブロックして、トリガ信号の各繰り返しに対して1つのみのトリガイベントを残す。上述の例では、パターン認識器回路315、325が非クォリファイドトリガイベント信号402をトリガクオリファイア回路317、327に渡す。なお、非クォリファイドトリガイベント信号402は、この複数のトリガイベントの間で、この場合、一連のエッジトリガの間で見つかった最長時間を示す。トリガクオリファイア回路317、327は、続く複数のトリガイベントの間の実際の時間を測定する。複数のトリガイベントの間の時間が、繰り返し信号内の複数のエッジの間の最長時間の7/8よりも短いときには、エッジトリガイベントを用いない。複数のトリガイベントの間の時間が、複数のエッジの間の最長時間の7/8よりも長いときのみ、エッジトリガイベントがこの回路を通過し、オシロスコープをトリガするのに使用できるトリガになる。すなわち、飽和加算器505、マルチプレクサスイッチ510、ラッチ515、マルチプレクサスイッチ520、ラッチ525、除算器530及び減算器535は、クオリファイ回路を構成し、被試験信号の繰り返しを示す出力信号の特性を測定する。デジタル比較器540である比較回路は、クオリファイ回路に結合され、第1特性を、この第1特性の次に発生する第2特性と比較する。オアゲート545及びアンドゲート550は、クォリファイドトリガ信号発生回路を構成し、第2特性が第1特性の所定許容範囲内であると比較回路が決定したときにクォリファイドトリガ信号を発生し、第2特性が第1特性の所定許容範囲内でないと比較回路が決定したときにクォリファイドトリガ信号の発生を禁止する。再び、図4のAを参照する。クォリファイドトリガイベント404が波形400の各3つのパルスの最初にて生じる点に留意されたい。図4のCのように安定した表示を行うようにオシロスコープをトリガするために、これが正に必要とされていることである。ヒューリステック1に応じた上述の動作は、図8の流れ図800に示されている。このルーチンは、ステップ805にて開始し、ステップ810に進んで、被試験信号内の複数のパルス間の最長インターバルを求める。ステップ815にて、被試験信号における次の長いインターバルを最長しきい値と比較する。ステップ820にて、現在の最長インターバルがタイムアウト期間を超えたかを判断する。そうである場合、ルーチンは、イエスの経路に沿ってステップ830に進み、クォリファイドトリガを受け入れる即ち、クォリファイドトリガをトリガ回路の出力に渡す。次に、プログラムは、連続動作において、ステップ810に戻る。ステップ820にて、現在の最長インターバルがタイムアウト期間を超えない場合、ノーの経路に沿ってステップ825に進む。ステップ825にて、現在の測定インターバルが最長しきい値の7/8よりも大きいかを判断する。そうである場合、イエスの経路に沿ってステップ830に進み、クォリファイドトリガを受け入れる。連続動作において、プログラムがステップ810に戻る。一方、ステップ825において、現在の測定インターバルが最長しきい値の7/8以下ならば、ノーの経路に沿ってステップ815に戻り、クォリファイドトリガが受け入れられない。[ヒューリステック2:トリガ内の最も狭いギャップを見つける]ヒューリステック1では、図4のAの波形に示される3つのパルスの如き信号に対して良好に動作する。しかし、これは、たまに近接する対のパルスを除いて等しい間隔のパルスから信号が構成される場合に、良好に動作しない。かかる信号を図4のDに示す。図4のDにおいて、波形409は、低ロジックレベル部分410、420、430、410’、420’及び430’で分離された一連のパルスを含む。低ロジックレベル部分410、420、410’及び420’の全てが同じ第1時間の期間を示す点に留意されたい。また、低ロジックレベル部分430及び430’が短い第2時間である点に留意されたい。周期が発見される波形409の特色即ち、特性は、2つの立ち上がりエッジの間に生じる低ロジックレベル部分430及び430’の短い時間である。安定した表示を行う回路は、ヒューリステック1即ち、図5が用いる回路と類似しているが、パターン認識器回路315、325は、複数のトリガイベントの間の最長時間ではなく、複数のトリガイベントの間の最短時間を見つけるものであり、トリガクオリファイア回路600を用いて、パターン認識器回路が見つけた最小時間よりも1.25倍だけトリガからトリガの期間が長い全てのトリガを廃棄する。かかるトリガクオリファイア回路600を図6に示す。一連の非クォリファイドエッジトリガイベント402を表す波形を入力端子602で受け、マルチプレクサスイッチ610の制御端子及びアンドゲート650の一方の入力端に供給される。この時点で、アンドゲート650の第2入力端がロジック低レベルに引っ張られ、アンドゲート650を0ロジック低レベル出力に維持する。12ビットラッチ615は、周期的クロック信号好ましくは、取込みクロック信号によりクロックされ、その入力端に存在するビットの各配列をラッチする。この12ビットの配列は、周期的クロック信号のカウントの数を表す。波形402がそのロジック低レベル状態を維持する限り、カウントは、循環することなく、000000000000から開始して、111111111111のカウントで飽和するまで、増分する。すなわち、飽和加算器605の一方の一方の入力端に現在のカウントを供給し、飽和加算器の他方の入力端に000000000000の固定カウントを供給することにより、飽和加算器605にて各カウントを増分する。マルチプレクサスイッチ610の入力スイッチ端子0を介して、各増分カウントをラッチ615に供給する。最大ビットカウントが12ビットであると、任意の合理的なビット数を用いることができる。マルチプレクサスイッチ610の制御入力端に供給される各トリガイベントにより、マルチプレクサスイッチ610の入力端子を入力端0から入力端1に切り換えることによって、カウントをリセットする。すなわち、入力端1が000000000000のカウントに結線されることにより、非クォリファイドトリガイベントの受信が続く周期的クロック信号の次の発生にて、12ビットラッチ615が000000000000のカウントをラッチする。ラッチされた12ビットカウントを第2マルチプレクサスイッチ620及びデジタル比較器640に供給する。通常、マルチプレクサスイッチ620の0入力端での信号を短時間しきい値ラッチ625の入力端に伝送する。短時間しきい値ラッチ625の出力端をマルチプレクサスイッチ620の入力端子0に結合して、複数のトリガイベント間の最短時間を保持するのを確実にする。マルチプレクサスイッチ625の12ビット出力を、加算器635の入力端及び除算器630の入力端にも供給する。回路630及び635は、現在のカウントの1/4即ち、0.25の許容範囲を提供する。除算器630に付したラベル>>2は、その入力端に現れる短時間敷地カウント値を2ポジションだけ右にシフトすること即ち、22=4で除算することを意味する。除算したカウントを加算器635の他方の入力端に供給する。その結果、長時間しきい値カウントの1/4を短時間しきい値カウントに加算して、短時間しきい値カウントを1.25倍した新たなしきい値を発生する。デジタル比較器540にて、短時間しきい値カウントの1.25倍の新たなしきい値を現在のカウント即ち、以前のトリガイベントからのカウントと比較する。現在のカウントが長時間しきい値カウントの1.25倍未満ならば、しきい値ホールドオフ期間が超過せず、次のトリガイベントを受け入れる。すなわち、デジタル比較器640は、しきい値ホールドオフ値が超過しないときにロジック高レベル信号を発生し、このロジック高レベル信号をオアゲート645の一方の入力端に供給する。この動作により、オアゲート645が高レベル信号をアンドゲート650の一方の入力端に供給する。これは、アンドゲート650を前もって処理して、その他方の入力端に受ける次の高レベル信号を第3ラッチ655に渡す。ラッチ655は、好ましくは取込みクロック信号によりクロックされて、その入力端のデータをラッチし、それをクォリファイドトリガイベント404として出力端子660に伝送する。受け入れたトリガイベントがアンドゲート650の出力端に現れると、これがマイクロプログラムスイッチ620の正入力端に供給される。これにより、マルチプレクサスイッチ620は、現在のカウントをラッチ625の入力端に渡し、新たな短時間しきい値カウントとする。複数のクォリファイドトリガイベントの間で過度に長時間が経過する場合、タイマ図示せずは、最終クォリファイドトリガイベントからの所定時間をカウントし、タイムアウトパルスを発生して、次のトリガイベントを受け入れさせ、ラッチ615及びラッチ625のカウントを000000000000にリセットする。要約すれば、トリガクオリファイア回路317、327は、いくつかのエッジトリガイベントを廃棄即ち、ブロックして、トリガ信号の各繰り返しに対して1つのみのトリガイベントを残す。上述の例において、パターン認識器回路315、325は、トリガクオリファイア回路317、327に非クォリファイドトリガ信号402を渡して、複数のトリガイベント、この場合、一連のエッジトリガの間の最長時間を示す。トリガクオリファイア回路317、327は、引き続く複数のトリガイベントの間の実際の時間を測定する。複数のトリガイベントの間の時間がパターン認識器315、325の見つけた時間の1.25倍よりも長いとき、エッジトリガイベントを用いない。複数のトリガイベントの間の時間がパターン認識器315、325の見つけた時間の1.25倍よりも短いときのみ、エッジトリガイベントが回路を通過して、オシロスコープをトリガするのに用いるトリガとなる。すなわち、飽和加算器605、マルチプレクサスイッチ610、ラッチ615、マルチプレクサスイッチ620、ラッチ625、除算器630及び加算器635は、クオリファイ回路を構成し、被試験信号の繰り返しを示す出力信号の特性を測定する。デジタル比較器640である比較回路は、クオリファイ回路に結合され、第1特性を、この第1特性の次に発生する第2特性と比較する。オアゲート645及びアンドゲート650は、クォリファイドトリガ信号発生回路を構成し、第2特性が第1特性の所定許容範囲内であると比較回路が決定したときにクォリファイドトリガ信号を発生し、第2特性が第1特性の所定許容範囲内でないと比較回路が決定したときにクォリファイドトリガ信号の発生を禁止する。ヒューリステック2による上述の動作を図9の流れ図900に示す。このルーチンは、ステップ905で開始し、ステップ910に進み、被試験信号内の複数のパルスの間の最短インターバルを求める。ステップ915にて、現在の最短インターバルがタイムアウト期間を超えたか否かを判断する。超えた場合、ルーチンは、イエスの経路に沿ってステップ930に進み、クォリファイドトリガを受け入れる即ち、クォリファイドトリガをトリガ回路の出力に渡す。プログラムは、連続動作にてステップ910に戻る。ステップ915にて、現在の最短インターバルがタイムアウト期間を超えていない場合、ノーの経路に沿ってステップ920に進み、次の信号内の複数のパルス間のインターバルを測定する。その後、ステップ925に進み、現在の測定インターバルが最短しきい値の1.25倍未満であるか否かを判断する。肯定の場合、イエスの経路に沿ってステップ930に進み、クォリファイドトリガを受け入れる。次に、プログラムは、連続動作にてステップ910に戻る。一方、ステップ925にて、現在の測定インターバルが最短しきい値の1.25倍以上の場合、ノーの経路に沿ってステップ920に進み、クォリファイドトリガが受け入れられない。[ヒューリステック3:最も広いギャップと最も狭いギャップの両方を見つける]いくつかの信号の繰り返しが複数のトリガ間の長い期間により特徴付けられ、また他の信号ではそれが複数のトリガ間の短時間であるので、ヒューリステック3は、最長ギャップ及び最短ギャップの両方を測定する。さらに、複数のトリガイベントの間の平均時間も測定する。最長ギャップを見つける回路と最短ギャップを見つける回路とについて、図5及び6を参照して既に説明したので、これらをどの様に組合せるかが当業者には理解できるので、この組合せ回路を詳細に説明する必要はないであろう。かかる組合せトリガクオリファイア回路は、これら3つの値である最大ギャップ、最小ギャップ、複数のトリガイベント間の平均時間を用いる。この回路は、最小及び最大トリガギャップを平均トリガレートと比較する。平均から最も離れているギャップは、最初の2つのヒューリステックのどちらを用いるかを決定する。最大ギャップが平均トリガレートから最も離れていると、この信号がパルスのグループであると仮定し、ヒューリステック1を用いてトリガを除外する。最小ギャップが平均トリガレートから最も離れていると、その信号は、区別できる最も狭いギャップを有し、ヒューリステック2が用いてトリガを除外する。図4のAに示す如き3つのパルスの第1例にとって、最小トリガギャップ即ち、低ロジックレベル部分が2単位であり、平均トリガレートが3.67単位であり、最大トリガギャップが7単位である。最大ギャップは、平均から2.33単位だけ離れており、最小ギャップは、平均から1.67単位だけ離れている。よって、安定表示になるように選択するため、この用途にヒューリステック1を選択する。図4のDに示すように、第2信号では2つのパルスが互いに一緒になり、最小トリガギャップが2単位であり、平均トリガレートが3.33単位であり、最大トリガギャップが4単位である。最小ギャップが平均から1.33単位だけ離れ、最大ギャップが平均から0.67単位だけ離れている。したがって、よって、安定表示になるように選択するため、この用途にヒューリステック2を選択する。ヒューリステック1及びヒューリステック2に応じた上記の動作を図10の流れ図1000に示す。このルーチンは、ステップ1005にて開始し、ステップ1010に進んで、被試験信号内の複数のパルス間の最長インターバルを求める。ルーチンは、次にステップ1015に進み、被試験信号内の複数のパルス間の最短インターバルを求める。ステップ1020において、複数のパルス間の平均時間インターバルを求める。ステップ1025において、平均インターバルが最長インターバル又は最短インターバルに近いか否かを判断する。最短インターバルに近い場合、ルーチンはステップ1030にて抜け出て、図8のルーチンにステップ840にて入る。一方、平均インターバルが最長インターバルに近い場合、ルーチンはステップ1035にて抜け出て、図9のルーチンにステップ940にて入る。[ヒューリステック4:連続動作]本発明は、バッチモード実施においても動作可能であり、パターン認識器回路は、ある期間にわたって動作し、この期間の終わりにて評価を行う。この評価は、トリガクオリファイア回路に渡される。別のモードの動作は、パターン認識器を連続的に更新し、この更新した値をトリガクオリファイアが連続的に用いる。例えば、複数のトリガの間の最長ギャップの大雑把なサイズを見つけるため、トリガクオリファイアは、各ギャップを測定し、測定値を最大値と比較し、測定値が大きいときに最大値を更新する。トリガクオリファイア回路は、最大ギャップ超の7/8よりも長い全てのトリガイベントを渡す。最大を減らすメカニズムが必要であり、トリガソースの変化が高速トリガレートになる。これを行える1つの方法は、最終クォリファイドトリガからの時間を測定することである。この時間が、最大ドローイングレートに関連した所定期間の時間よりも長くなると、最大ギャップ長をゼロに設定できる。最大値を減らす別のメカニズムは、全てのクロックサイクルで小さな値だけ最大値を減らす。ここでは、最大値を新たな最大値に設定しない。この低下は、現在の最大値の小さな部分を減算することにより実現できる。例えば、右にシフトした値を減算することにより、最大値をそれ自体からその値の1/256だけ減らすことができる。適切な動作が妨げられても丸めエラーを保持するために、わずかなビットが必要となることが当業者には理解できよう。減らす実際の量を選択するので、オシロスコープ操作者に受け入れられる時間内で最高速レートにてトリガイベントを渡すのに充分なほど小さな値に最大値が減る。例えば、最大値を減らすある方法によらず、トリガレートが100Hzから最大トリガレートに変化すると、回路は、クォリファイドトリガを発生させない。最大値が連続的に減少すると、この最大値は、充分に迅速に、充分に小さな値に減らなければならない。これにより、自動ホールドオフ時間に近似した時間内で最大トリガレートが識別される。最大値は、それ自体があるレンジ内に制限されるので、長期間にわたってトリガイベントがなくても、最大値が特に大きくならないことが明瞭なる。一般的に、これらの例において、パターン認識器回路への入力は、生のエッジトリガイベントであった。本発明は、他の種類の情報であっても良好に動作する。例えば、立ち上がりエッジ及び立ち下がりエッジの両方をパターン認識器回路に供給できる。信号繰り返しの更なる特徴は、立ち下がりエッジ及び立ち上がりエッジの間の時間である。更なる他の実施例において、デジタル化信号をパターン認識器に供給し、スペクトラム内容の如き信号の測定可能な特徴を用いて、その信号の各繰り返しの独特な概要を認識できる。各波形を描画する間に経過する時間程度に長い所定期間にわたって、パターン認識器回路及びトリガクオリファイア回路が良好に動作するが、他の期間でも適切である。より長い期間を用いると、信号に変化に適合するのに回路が長い時間を要する。ユーザが異なる信号をプロービングするために信号内に変化が生じるとき、トリガクオリファイアに割り当てられたタイムアウトを、人間の動き及び反応時間に近似の時間スケールで設定できる。短い期間を用いると、パターン認識器は、完全な繰り返しを観察できない。図2の制御器225は、本発明に応じた種々の制御機能を果たすようにプログラムされた汎用マイクロプロセッサとして示されるが、本発明は、例えば、用途限定集積回路ASICの如きハードウェアによっても実現できる。それ自体は、ここで記載したようにプロセッサ225は、ハードウェア、ソフトウェア又はこれらの組合せによって等価的に実行できるものを広く意味する。信号緩衝回路、信号調整回路等の如き標準信号処理コンポーネント図示せずを必要に応じて用いて、上述した種々の機能を実現できることが当業者には明らかであろう。用語又はは、包括的な意味で用いている即ち、一方、他方又は両方を意味する。さらに、又はを用いるのは、選択肢の全部を本発明を実施例に限定するものではなく、選択肢の1つであっても本発明を実現できる。