シリコン結晶製の半導体支持基板の表面を洗浄し、酸化被膜を除去して結晶面を露出させる工程、該結晶面上に高誘電率非晶質薄膜を低温で堆積する工程、該高誘電率非晶質薄膜の結晶化開始温度よりも低いプレアニール温度で該高誘電率非晶質薄膜をプレアニールする工程、該半導体支持基板を選択的に急速加熱することにより該高誘電率非晶質薄膜内部に基板界面から該薄膜表面方向に向けて温度が低くなる急峻な温度勾配を形成することにより該高誘電率非晶質薄膜を結晶化して、エピタキシャル薄膜を形成する工程、及び該エピタキシャル薄膜の上面に半導体結晶の配向膜を形成する工程とを含むSOI構造を備えた半導体装置の製造方法。シリコン結晶製半導体支持基板の表面を局所的にエッチングした後に、SiO2を埋め戻すことにより、素子分離領域を形成する工程、前記半導体支持基板の表面に、レジストマスク工程で開口を形成し、この開口領域にイオン注入及び活性加熱処理を施すことでボトムゲート電極を形成する工程、半導体支持基板の表面をフッ酸溶液で洗浄し、酸化被膜を除去して、前記素子分離領域の上方を除く領域の結晶面を露出させる工程、前記素子分離領域及び前記ボトムゲート電極が形成された前記半導体支持基板の表面上に高誘電率非晶質薄膜を低温で堆積する工程、該高誘電率非晶質薄膜の結晶化開始温度よりも低いプレアニール温度で該高誘電率非晶質薄膜をプレアニールする工程、該半導体支持基板を選択的に急速加熱することにより該高誘電率非晶質薄膜内部に基板界面から薄膜表面方向に向けて温度が低くなる急峻な温度勾配を形成することにより、前記半導体支持基板表面のうち、前記素子分離領域の上方を除く領域に前記高誘電率非晶質薄膜を結晶化してエピタキシャル薄膜を形成し、前記素子分離領域の上方に前記高誘電率非晶質薄膜を結晶化して高誘電率多結晶領域を形成する工程、前記エピタキシャル薄膜の上面に半導体結晶の配向膜を形成するとともに、前記高誘電率多結晶領域の上面に、前記半導体結晶の多結晶領域を形成する工程、前記半導体結晶の多結晶領域をエッチングする工程、前記半導体結晶の配向膜を用いて、SOI構造のMOS型トランジスタを製造する工程とを含む半導体装置の製造方法。半導体支持基板の表面を酸化被膜で保護した領域を形成し、該酸化被膜を除去した領域に対しては、請求項2に記載の方法でSOI構造のMOS型トランジスタを製造し、酸化被膜で保護した領域に対しては、表面に生成した高誘電率多結晶膜と半導体の多結晶膜をエッチングで除去した後に、半導体支持基板を利用して、この領域にバルク構造のMOS型トランジスタを形成することで、単一の半導体結晶基板の上に、SOI構造のMOS型トランジスタとバルク構造のMOS型トランジスタが混載した電子回路を製造する工程を含む半導体装置の製造方法。前記高誘電率非晶質薄膜としてハフニウム酸化物、前記半導体結晶としてシリコン結晶を使用することを特徴とする請求項1ないし3に記載の半導体装置の製造方法。上記請求項1ないし4のいずれか1項に記載の製造方法により製造されたMOS型トランジスタ。最先端技術で製造する高性能集積回路にSOI構造を適用する場合、BOX層の下の支持基板の中にバックゲート電極を設けて電圧を印加することで、しきい値の電圧を精密に制御する技術が必要になる。バックゲートの電圧を効率的に機能させるためには、BOX層の厚さが薄い方が望ましい。上記特許文献1~2に記載された技術では、高品質で薄いBOX層を形成する技術が未だ確立しておらず、工程が非常に複雑でウェハー価格の高騰を招くこと、さらに誘電体からなるBOX層の結晶構造が安定しておらず、半導体導体素子の低電圧動作、高集積性を実現する上での障害となっている。また、上記特許文献3に記載されたBOX層を形成する技術には、製造方法に問題がある。すなわち、極薄のシリコン酸化膜とその上に堆積したアルミ金属膜の熱化学反応によって、シリコン基板上にエピタキシャル成長したγAl2O3膜を生成するという方法においては、記載にあるように、シリコン酸化膜の厚さと金属アルミ膜の厚さをオングストロームのレベルで厳密に制御することが要求される。さらに、これに続く熱化学反応は、反応雰囲気中の酸素による酸化を避ける必要があるために、超高真空のプロセス装置が必須となる。そのため、トランジスタ等の電子デバイスを安価に大量に製造する、という目的には向いていない。現在入手できるSOIウェハーでは、最も薄いBOX層はSiO2膜が25nmであり、将来のニーズを見据えて、SiO2膜を10nmにまで薄くしたSOIウェハーの開発も進められているが、しかし、いずれにしても、現在市販されているSOIウェハーが高価であることは変わりなく、より安価で実用的なSOI構造を提供する技術が必要とされている。そこで、本発明では、電子デバイスの製造に広く使用されているプロセス装置を用いて、高誘電率結晶の薄膜を形成する際に、その結晶構造の生成をコントロールすることにより、支持基板の上に高誘電率結晶のエピタキシャル薄膜を形成すれば、複雑な工程を経ることなく、SOIウェハーにおけるBOX層に相当する絶縁膜を、所望の厚さの高誘電率結晶の薄膜として得ることができ、しかも、その表面の結晶格子が起点となって、化学気相成長法といった通常のプロセスで、高誘電率結晶のエピタキシャル薄膜の上に配向性の高い半導体結晶の薄膜を形成できることに着目し、これを従来のSOIウェハーに代わる半導体基板として利用することで、低コストで、低電圧動作、高集積性を実現した半導体装置およびその製造方法を提供することを目的としている。そこで、上記の課題を解決するため、本発明では、次のような半導体装置の製造方法を採用した。すなわち、1シリコン結晶製の半導体支持基板の表面を洗浄し、酸化被膜を除去して結晶面を露出させる工程、該結晶面上に高誘電率非晶質薄膜を低温で堆積する工程、該高誘電率非晶質薄膜の結晶化開始温度よりも低いプレアニール温度で該高誘電率非晶質薄膜をプレアニールする工程、該半導体支持基板を選択的に急速加熱することにより該高誘電率非晶質薄膜内部に基板界面から該薄膜表面方向に向けて温度が低くなる急峻な温度勾配を形成することにより該高誘電率非晶質薄膜を結晶化して、エピタキシャル薄膜を形成する工程、及び該エピタキシャル薄膜の上面に半導体結晶の配向膜を形成する工程とを含むSOI構造を備えた半導体装置の製造方法。2シリコン結晶製半導体支持基板の表面を局所的にエッチングした後に、SiO2を埋め戻すことにより、素子分離領域を形成する工程、前記半導体支持基板の表面に、レジストマスク工程で開口を形成し、この開口領域にイオン注入及び活性加熱処理を施すことでボトムゲート電極を形成する工程、半導体支持基板の表面をフッ酸溶液で洗浄し、酸化被膜を除去して、前記素子分離領域の上方を除く領域の結晶面を露出させる工程、前記素子分離領域及び前記ボトムゲート電極が形成された前記半導体支持基板の表面上に高誘電率非晶質薄膜を低温で堆積する工程、該高誘電率非晶質薄膜の結晶化開始温度よりも低いプレアニール温度で該高誘電率非晶質薄膜をプレアニールする工程、該半導体支持基板を選択的に急速加熱することにより該高誘電率非晶質薄膜内部に基板界面から薄膜表面方向に向けて温度が低くなる急峻な温度勾配を形成することにより、前記半導体支持基板表面のうち、前記素子分離領域の上方を除く領域に前記高誘電率非晶質薄膜を結晶化してエピタキシャル薄膜を形成し、前記素子分離領域の上方に前記高誘電率非晶質薄膜を結晶化して高誘電率多結晶領域を形成する工程、前記エピタキシャル薄膜の上面に半導体結晶の配向膜を形成するとともに、前記高誘電率多結晶領域の上面に、前記半導体結晶の多結晶領域を形成する工程、前記半導体結晶の多結晶領域をエッチングする工程、前記半導体結晶の配向膜を用いて、SOI構造のMOS型トランジスタを製造する工程とを含む半導体装置の製造方法。3半導体支持基板の表面を酸化被膜で保護した領域を形成し、該酸化被膜を除去した領域に対しては、上記2の方法でSOI構造のMOS型トランジスタを製造し、酸化被膜で保護した領域に対しては、表面に生成した高誘電率多結晶膜と半導体の多結晶膜をエッチングで除去した後に、半導体支持基板を利用して、この領域にバルク構造のMOS型トランジスタを形成することで、単一の半導体結晶基板の上に、SOI構造のMOS型トランジスタとバルク構造のMOS型トランジスタが混載した電子回路を製造する工程を含む半導体装置の製造方法。4前記高誘電率非晶質薄膜としてハフニウム酸化物、前記半導体結晶としてシリコン結晶を使用することを特徴とする、請求項1ないし3に記載の半導体装置の製造方法。また、本発明によるMOS型トランジスタは、上記1~4のいずれかの方法で製造される。本発明によれば、酸化被膜を除去して露出させた半導体支持基板の結晶面上に高誘電率非晶質薄膜を低温で堆積し、その結晶化開始温度よりも低いプレアニール温度で高誘電率非晶質薄膜をプレアニールした後に、半導体支持基板を選択的に急速加熱することにより、高誘電率非晶質薄膜内部に基板界面から薄膜表面方向に向けて温度が低くなる急峻な温度勾配を形成することにより、半導体支持基板表面に高誘電率非晶質薄膜を結晶化して、エピタキシャル薄膜を形成することができる。しかも、このように形成された高誘電率結晶のエピタキシャル薄膜の表面では、結晶格子が起点となって半導体結晶の成長を促進する効果が機能することで、半導体結晶の配向膜を精度高く形成することができる。その結果、従来のSOI基板の製造で行われている貼り合わせ等の複雑な工程を必要とすることなく、通常の半導体デバイスの製造装置を利用して、半導体支持基板表面の任意の領域に、SOI基板と同様の構造を非常に低コストに製造することが可能になり、高性能で低消費電力な半導体デバイスを製造することが可能になる。また、半導体支持基板の内部に、予め素子分離領域、ボトムゲート電極を形成した上で、酸化被膜を除去して露出させた結晶面上に高誘電率非晶質薄膜を低温で堆積し、半導体支持基板の表面のうち、素子分離領域の上方を除く領域では高誘電率非晶質薄膜を結晶化してエピタキシャル薄膜を形成し、素子分離領域の上方に高誘電率非晶質薄膜を結晶化して多結晶薄膜を形成し、さらに高誘電率結晶のエピタキシャル薄膜の上には半導体の配向結晶薄膜を形成し、素子分離領域の上部の高誘電率結晶の多結晶膜の上には半導体の多結晶膜を形成し、素子分離領域の上部の多結晶膜をエッチングで除去することにより、前記半導体の配向結晶膜を用いてSOI構造のMOS型トランジスタを容易に作成することが可能になる。さらに、半導体支持基板の表面の酸化被膜を除去した領域と、半導体支持基板の表面を酸化被膜で保護した領域を形成し、フッ酸溶液によるエッチング等で酸化被膜を除去して半導体結晶を露出した領域には、本発明の高誘電率結晶のエピタキシャル薄膜と半導体結晶の配向膜から成るSOI構造を形成して、SOI構造のMOS型トランジスタを製造し、一方の酸化被膜で保護した領域には、その上に生成した高誘電率結晶の多結晶膜と半導体結晶の多結晶膜をエッチング等で除去した後に、半導体支持基板を利用して、バルク構造のMOS型トランジスタを作成することで、単一の半導体支持基板の上に、SOI構造のMOS型トランジスタとバルク構造のMOS型トランジスタを混載した電子回路を製造することが可能になる。以下、図面を参照しつつ本発明の実施例について説明する。図1は、本実施例によるSOI構造の断面図であり、シリコン製の支持基板101の上に、ハフニウム酸化物であるHfO2からなる高誘電率結晶のエピタキシャル薄膜102、さらにその上に、半導体結晶としてのSi結晶の配向膜103が形成されている。ここで、高誘電率結晶のエピタキシャル薄膜102は、半導体製造工程で広く採用されている原子層成長装置AtomicLayerDepositionALDと急速熱処理装置を使用して、本発明者らが先の出願特願2010-168824号で提案した高誘電率非晶質薄膜の結晶化により行う。すなわち、高誘電率材料の非晶質膜を低温で堆積した後に、急速熱処理で下地基板の界面から結晶化を促し、固相エピタキシャル成長を実現する。具体的に高誘電率結晶の配向膜102の形成方法について説明する。図2は、高誘電率結晶の配向膜形成の原理を示す断面図である。最初に、半導体結晶基板であるシリコン製支持基板101に対し、フッ酸処理等による洗浄処理により表面の酸化物を除去して、シリコン結晶面を露出させる。次に、このシリコン結晶面に、ハフニウム酸化物HfO2からなる高誘電率の非晶質薄膜104を低温で堆積させる。このように非晶質薄膜を低温で堆積することにより、非晶質薄膜堆積に伴う半導体結晶基板界面における不所望なシリコン酸化膜等の酸化物の生成が回避される。同時に、非晶質薄膜の内部や表面に結晶成長の起点となるような微結晶が発生することを抑制する。次に、シリコン製支持基板101を選択的に急速加熱することで、基板101からの熱伝導201によって非晶質薄膜が加熱され、基板界面105から結晶成長が開始する。シリコン製支持基板の表面の結晶格子が結晶成長の起点となることで、高誘電率結晶はシリコン結晶に整合して成長し、その結果エピタキシャル薄膜が生成する。図2は非晶質薄膜の表面方向301並びに横方向302に結晶成長が進行し、エピタキシャル薄膜102が成長していく様子の模式図である。図3に、急速加熱に用いる光源の選択指針の模式図を示す。図3はシリコン基板の光学バンドギャップ401と、非晶質の高誘電率薄膜の光学バンドギャップ402から成るバンド構造と、急速加熱用の光源の光エネルギー403の、大きさの関係を示す。高誘電率薄膜のバンドギャップが大きいので、光源の光は高誘電率薄膜では吸収されずに透過し、シリコン基板401で吸収され、熱に変わる。この原理によってシリコン基板の選択加熱が行われる。選択加熱のための光源としては、ハロゲンランプ、フラッシュランプ、レーザー等が挙げられる。図4には、シリコン結晶基板を選択的に加熱する急速な熱処理によって、高誘電率薄膜の内部に形成される、急峻な温度勾配の模式図を示す。シリコン結晶基板101からの熱伝導201によって高誘電率薄膜104が加熱され、さらに高誘電率薄膜の表面から外部106への熱放出203が起きる。熱放出の形態としては熱輻射や対流がある。急速に加熱されている基板からの熱伝導201と外部への熱放出203によって、非定常な熱伝導状態が高誘電率薄膜104の内部に発生し、その結果として急峻な温度勾配202が作り出され、高誘電率薄膜の結晶化温度204を、基板界面が最初に通過することで、基板界面からの結晶成長が起こる。薄膜表面は一般に結晶化が始まりやすい場所とされており、薄膜内部よりも結晶化温度が少し低いと解釈できる。非晶質の高誘電率薄膜の結晶化温度204が、薄膜の表面側で低く示してあるのは、そのことを意味している。薄膜中の温度勾配を表面の結晶化温度の低下よりも十分に急峻に保つことで、界面からの結晶成長を実現できる。この方法では、原子層堆積装置ALDと急速熱処理装置RTPが真空搬送室で連結された複合装置を使用した。高誘電率非晶質薄膜として、HfO2膜をシリコン結晶基板上に結晶化温度より低い温度で堆積した。一般にHfO2の非晶質薄膜は、400°C以上で結晶化することが知られており、実施例では非晶質薄膜の堆積温度を250°Cとした。従来の急速熱処理の温度プログラム205と、本発明者らが先の出願特願2010-168824号で提案した急速熱処理の温度プログラム206とを、図5に比較して示す。従来の急速熱処理法では、HfO2膜の結晶化温度付近でプレアニールが行われている。この場合、プレアニールを行っている最中に薄膜の表面や内部から結晶化が始まりやすいため、本発明の目的である高誘電率結晶のエピタキシャル薄膜を得ることが困難となる。本発明の急速熱処理では、プレアニール温度を200°C以下の十分に低い温度に設定し、HfO2の結晶化温度を大きな昇温速度で通過できるようにした。シリコンの111結晶面の上に形成したHfO2結晶膜の面内X線回折図と極点測定図を、図6と図7に示す。斜方晶構造を有するHfO2結晶膜が、シリコン基板の結晶格子と整合してエピタキシャル成長していることが確認できた。この実施例において、シリコンの111結晶面及び100結晶面の上に形成したHfO2結晶膜の断面の透過電子線顕微鏡像を図8に示す。格子像のコントラストから、いずれの結晶方位の基板の場合にもエピタキシャル成長していることが確認できた。シリコン結晶基板との界面にシリコン酸化膜が発生していないことも分かる。実施例において、シリコンの100結晶面の上にHfO2結晶膜を堆積した後の、シリコン界面の化学結合状態をX線光電子分光で分析した結果を、0.5ナノメートルのシリコン酸化膜の参照スペクトルと共に、図9に示す。シリコン結晶基板から出てくる主信号よりも高エネルギー側に界面の化学結合状態を反映した信号が現れているが、シリコン酸化膜の場合と比較するとエネルギーシフトが小さく、信号強度も弱い。このことから、シリコン酸化膜が界面に存在しないことが、化学分析からも確認できた。この実施例では、シリコンの100結晶面の上に、2.3ナノメートル厚さのHfO2膜を堆積し急速熱処理によって基板界面からの結晶化を行った、MIS構造の電気容量と電圧の関係を図10に示す。シミュレーションの結果と比較して、0.50ナノメートルの等価酸化膜厚が実現できていることが分かった。漏れ電流を測定した結果、フラットバンド電圧よりもさらに絶対値で1ボルトの電圧を加えた状態で、1.03アンペア/cm2という小さな漏れ電流値を得た。このように、支持基板101上に高誘電率結晶のエピタキシャル薄膜102が形成された後、その上に、半導体製造工程で広く採用されている化学気相成長装置ChemicalVaporDepositionCVDなどを利用して、半導体結晶の配向膜を形成する。一般に、結晶成長は、下地の結晶状態に大きく影響を受けるが、シリコン製の支持基板101は、そもそも配向性の高い晶質構造であり、その表面に、上述したように、高誘電率材料の非晶質膜を低温で堆積した後に、温度勾配に工夫を取り入れた急速熱処理を行うと、ハフニウム酸化物結晶のエピタキシャル薄膜102を形成することができる。このように形成された高誘電率結晶のエピタキシャル薄膜102の表面に、シランガス、ジシランガス、トリシランガスなどの反応性ガスを主成分とする化学気相成長法でSi薄膜の成長を行うと、高誘電率結晶の表面の結晶格子が起点となって、Si半導体結晶の配向膜103が生成する。成長温度を例えば650°Cに保持すると、前記反応性ガスが表面で分解して生成したSi原子が下地の結晶格子と結合しながら成長し、Si結晶の配向膜を得ることができる。成長温度を例えば550°C以下に保持すると、反応性ガスが分解して生成したSi原子は下地の結晶格子と緩く結合した状態で非晶質のSi薄膜を形成し、その後に高温熱処理を行うことで、結晶化が進行しSi結晶の配向膜を得ることができる。いずれの方法もSi基板上にSi結晶薄膜をホモエピタキシャル成長する場合に利用されている成長技術であり、本発明においては、これらの方法を利用することで、高誘電率結晶のエピタキシャル薄膜膜102の上に、Si半導体結晶の配向膜103を生成する。次に、実際にMOSFETを製造する場合の具体的手順を説明する。図11に示すように、第1段階として、Si結晶から成る支持基板101の内部に、あらかじめ、素子分離領域111とボトムゲート電極112を形成する。素子分離領域111は様々な製法で作成可能であるが、この場合には、Si基板をエッチングで掘り下げ、SiO2膜を埋め戻して形成されている。次に、レジストやハードマスクで開口した領域に、イオン注入を行い、活性化アニールすることで、ボトムゲート電極112が形成される。図11の場合には、後から形成するトップゲート電極と対抗する領域にボトムゲート電極112をあらかじめ形成しているが、図中の2つの素子分離領域111で囲まれた全領域をボトムゲート電極としてもよい。このボトムゲート電極はシリコン結晶の中の不純物濃度を高く設定することで導電性を高めて形成するものであり、シリコン製支持基板と同じ結晶品質である。したがって、ボトムゲート電極を形成した表面においても、シリコン製支持基板の表面と変わりなく、高誘電率結晶のエピタキシャル薄膜の成長が可能である。通常のSOI基板の場合、ボトムゲート電極112を形成するためには、上部の半導体層とBOX層を突き抜けるイオン注入を行う必要があり、そのため、上部の半導体層の内部で散乱された一部のイオンが半導体層内部で活性化されて、不純物濃度が増加したり、破壊した構造が十分に回復しないことなどが問題となる。しかし、本実施例のように、支持基板101の内部に直接ボトムゲート電極112を形成する方法を利用すれば、半導体層の不純物濃度の増加や構造破壊といった、心配がない。ボトムゲート電極の形状設計や配置が自由であり、不純物の種類やその濃度を任意に調整可能となるので、電子回路の設計の自由度が増大する、効果が期待できる。図12は、このように素子分離領域111とボトムゲート電極112を形成した支持基板101において、基板表面の酸化被膜をフッ酸溶液等でエッチング除去した後に、上述した手順で高誘電率結晶のエピタキシャル薄膜102を形成し、さらにその上に半導体結晶の配向膜103を形成した構造の、断面図を示している。高誘電率結晶膜は、下地の支持基板101の結晶基板界面から成長するので、下地結晶が現れている領域では下地の支持基板の結晶格子が起点となってエピタキシャル薄膜102が成長する。一方、素子分離領域111は、非晶質なSiO2膜を埋め戻して形成されているため、この領域の上では、高誘電率結晶膜が成長した場合にも、配向結晶にはならず、不規則に成長した多結晶膜107となる。さらに、高誘電率結晶の多結晶膜107の上には、半導体結晶も多結晶膜108となって生成する。本発明では、図2に示すように、下地の支持基板を選択的に加熱することで生じる、熱伝導によって非晶質の高誘電率薄膜から結晶薄膜を生成する。シリコン結晶は熱伝導性に優れているので、シリコン結晶の支持基板と直接接合している高誘電率薄膜部分は、昇温速度が速く、容易に結晶化温度に到達し、速やかに結晶化が進行する。一方で、素子分離領域に用いているSiO2は、熱伝導率が小さい材料であり、シリコン結晶の熱が伝わりにくい。そのため、素子分離領域111の上部では、非晶質の高誘電率薄膜の結晶化が遅れがちになる。その結果、シリコン結晶表面でエピタキシャル成長した高誘電率結晶の成長領域は、横方向にも進行し、素子分離領域の上部に拡大する現象が現れる。したがって高誘電率結晶のエピタキシャル薄膜と多結晶薄膜の境界は、素子分離領域111の上に形成される効果が期待でき、素子を形成する領域のエピタキシャル薄膜102は高品質に保つことができる。このようにして形成された高誘電率結晶のエピタキシャル薄膜102と多結晶膜107の上に、半導体結晶膜の成長を試みると、下地の高誘電率結晶膜の結晶状態を反映した、配向結晶膜領域103と多結晶膜領域108が発生する。半導体結晶膜の多結晶膜領域108は、素子分離領域111の上部に限定できる。隣接するトランジスタ同士を電気的に切り離すためには、素子分離領域111の上で、堆積膜を加工除去することになるが、一般に多結晶膜の方が、配向結晶膜に比べて、物理化学的エッチングで除去しやすく、図13に示す断面構造が形成できる。次に図14に示すように、トップゲートに用いるゲート絶縁膜113と電極膜114の堆積を行っている。これらの膜が、下地の半導体103の上に配向結晶膜を形成している構造も理想的ではあるが、実用上は配向膜に限定されるものではない。図15は、リソグラフィーとドライエッチング技術で、ゲート加工を行った構造の断面を示し、図16は、サイドウォール115及びソースドレイン電極116を形成し、SOI構造のMOS型トランジスタの製造が完成した様子を示している。今日では、トランジスタのゲート絶縁膜として高誘電率材料を用いることで、SiO2に換算した厚さで、0.5nmにまで薄くすることが可能になっているが、本発明のSOI構造を用いると、半導体支持基板の表面に形成される絶縁層にも極薄の高誘電率結晶の配向膜を使用することが可能になるので、これをBOX層として用いたSOI構造を作成することで、トップゲートに用いる絶縁膜に匹敵する電気的薄さを、BOX層においても実現することが可能になる。なお、高誘電率膜と半導体の界面には多数の界面準位密度が発生して、トランジスタを流れるキャリアの散乱を引き起こすことが懸念点として挙げられるが、このような問題に対しては、高誘電率材料が酸素を拡散しやすいという性質を利用することで、例えば、図13に示す工程が完了した段階で、SOI構造を酸化雰囲気にさらすことで、酸素原子が素子分離領域付近から侵入して高誘電率膜内部を拡散し、シリコン結晶の半導体支持基板やシリコン結晶の配向膜との界面で酸化反応を起こし、シリコン界面に極薄のSiO2層を形成し、電気的薄さを損なわずに界面品質を向上する、といった手法も適用できる。この手法には、高温の酸素ガス雰囲気や、低温のプラズマ酸化雰囲気などが有効となる。さらに、高誘電率材料には、半導体やSiO2との界面に蓄積電荷やダイポールを発生する性質があることが知られており、この現象を合わせて利用することで、バックゲート電極によるしきい値電圧制御の範囲を拡大することも可能になる。上記の実施例では、支持基板101としてSiを使用したが、SiGe混晶、Ge結晶を使用してもよい。この支持基板101の上に形成する高誘電率材料のエピタキシャル薄膜102も、ハフニウム酸化物であるHfO2に限らず、ジルコニウム酸化物、アルミニウム酸化物などを使用してもよい。さらに、高誘電率結晶のエピタキシャル薄膜102の上に形成される半導体結晶の配向膜103として、Siに限らず、SiGe混晶、Ge結晶などを使用してもよい。また、本発明を用いることで、SOI構造のMOS型トランジスタとバルク構造のMOS型トランジスタが、単一の半導体支持基板の上に混載した回路を製造することも可能になる。すなわち図17に示すように、半導体支持基板101の内部に、素子分離領域111やボトムゲート電極112などを形成した後に、酸化被膜を除去した領域121と、酸化被膜117で保護した領域122を形成する。そして図18に示すように、酸化被膜を除去した領域121においては、半導体支持基板の結晶面の上に高誘電率結晶のエピタキシャル薄膜102、およびその上に半導体結晶の配向膜103を形成することができる。一方、酸化被膜117で保護した領域112においては、高誘電率結晶の多結晶膜107、そして、その上に半導体結晶の多結晶膜108が形成される。図19に示すように、酸化被膜117で保護した領域112では、高誘電率結晶の多結晶膜と、半導体結晶の多結晶膜を選択的にエッチング除去することが可能である。そして、図20に示すように、最終的には、酸化被膜を除去した領域121においては、本発明によって形成した、高誘電率結晶のエピタキシャル薄膜102と、半導体結晶の配向膜103から成る、SOI構造を利用することで、SOI構造のMOS型トランジスタを製造し、酸化被膜で保護された領域では、半導体支持基板101を利用することで、バルク構造のMOS型トランジスタを製造することができる。こうして、単一の半導体支持基板の上に、SOI構造のMOS型トランジスタと、バルク構造のMOS型トランジスタが、混載した電子回路を製造することが可能になる。また、本発明によれば、半導体結晶の支持基板の上に、高誘電率結晶のエピタキシャル薄膜と半導体結晶の配向膜を形成した後に、さらに高誘電率結晶の配向膜と半導体薄膜の配向膜を、任意の厚さで、2回以上繰り返し形成することで、立体構造の電子素子や縦型構造の電子素子などを製造することも可能になる。図21には、その1例として、共鳴トンネルダイオードを製造した、断面の図を示す。半導体層103を薄く設計することで、量子化準位が形成される。最上部の半導体層133を電極とし、半導体支持基板の内部の電極131との間に電圧を印加すると、微分負性抵抗特性を示す、共鳴トンネルダイオードを実現できる。図22左側は、Si半導体結晶の支持基板の上に、HfO2高誘電率結晶のエピタキシャル薄膜を形成し、その上にSi半導体結晶の配向膜を形成した構造の断面を、透過電子顕微鏡で観察した写真を示し、右側は、Si半導体結晶の支持基板の高速フーリエ画像下側ならびにSi半導体結晶の配向膜の高速フーリエ画像上側を示す。この構造は、次の手順で作成した。最初に、Si111基板の表面の酸化被膜を、フッ酸溶液で除去した後、ALD法を用いて250°CでHfO2の非晶質薄膜を堆積した。有機金属原料にはテトラキスジエチルアミドハフニウムを用い、酸化剤には水を用い、これらを交互にSi111基板表面に供給することで、薄膜を堆積した。急速熱処理は、図5の206に示す温度プログラムで行った。HfO2のエピタキシャル薄膜の上に、Si半導体結晶の薄膜を堆積した。基板を真空装置に入れて650°Cの温度に保ち、そこにジシランガスを供給してSi結晶膜を成長した。図22の高速フーリエ画像には、Si半導体結晶の配向膜に、Si半導体支持基板と同じ6回対称のスポットが現れており、Si半導体結晶の配向薄膜が生成していることが確認できる。Si半導体結晶の成長温度や成長速度、さらには薄膜堆積後の熱処理条件を最適化することで、配向膜の結晶品質のさらなる向上が可能である。