"一つの絶縁基板の一方側の面には、第1の半導体層をチャネル層として有する第1のトランジスタ素子と第2の半導体層をチャネル層として有する第2のトランジスタ素子とが備えられた回路基板であって、上記第1のトランジスタ素子および上記第2のトランジスタ素子の電極形成層として、第1の導電層と第2の導電層と第3の導電層とが備えられ、上記第1のトランジスタ素子におけるゲート電極またはソースドレイン電極の一方は、上記第1の導電層で形成されており、上記第2のトランジスタ素子におけるゲート電極またはソースドレイン電極の一方は、上記第3の導電層で形成されており、上記第1のトランジスタ素子におけるゲート電極またはソースドレイン電極の他方および上記第2のトランジスタ素子におけるゲート電極またはソースドレイン電極の他方は、何れも上記第2の導電層で形成されており、上記第1の導電層または上記第3の導電層の一方は、上記絶縁基板に上記各導電層が積層される厚さ方向において、上記第2の導電層よりも上層に形成されており、上記第1の導電層または上記第3の導電層の他方は、上記絶縁基板に上記各導電層が積層される厚さ方向において、上記第2の導電層よりも下層に形成されていることを特徴とする回路基板。上記第1のトランジスタ素子および上記第2のトランジスタ素子のゲート電極は、上記第2の導電層で形成されていることを特徴とする請求項1に記載の回路基板。上記第1のトランジスタ素子および上記第2のトランジスタ素子のソースドレイン電極は、上記第2の導電層で形成されていることを特徴とする請求項1に記載の回路基板。上記第1のトランジスタ素子または上記第2のトランジスタ素子の一方のゲート電極と上記第1のトランジスタ素子または上記第2のトランジスタ素子の他方のソースドレイン電極とは、上記第2の導電層で形成されていることを特徴とする請求項1に記載の回路基板。上記第1のトランジスタ素子と上記第2のトランジスタ素子とは、平面視において、少なくとも一部が重なるように形成されていることを特徴とする請求項2に記載の回路基板。上記第1のトランジスタ素子と上記第2のトランジスタ素子とは、平面視において、一部が重なるように形成されていることを特徴とする請求項3または4に記載の回路基板。上記第1の半導体層と上記第2の半導体層とは、異なる材料で形成されていることを特徴とする請求項1から6の何れか1項に記載の回路基板。上記第2の半導体層は、非晶質シリコン層および/または微結晶シリコン層を含む半導体層であり、上記第1のトランジスタ素子と上記第2のトランジスタ素子とは、光センサ回路を構成しており、上記第1のトランジスタ素子は、上記光センサ回路のセンサ出力の役割を担っており、上記第2のトランジスタ素子は、上記光センサ回路の光センサ素子の役割を担っていることを特徴とする請求項1から7の何れか1項に記載の回路基板。上記第1の半導体層は、酸化物半導体層であることを特徴とする請求項1から8の何れか1項に記載の回路基板。上記第2の導電層で形成された容量電極と、上記容量電極とは平面視において少なくとも一部が重なるように、上記第1の導電層または上記第3の導電層の何れか一方で形成された容量対向電極とを備えた容量素子を備えていることを特徴とする請求項1から9の何れか1項に記載の回路基板。上記絶縁基板には、表示領域が備えられており、上記表示領域には、マトリクス状に配された複数の画素が備えられ、上記各画素には、上記各画素のオンオフを制御するスイッチング素子として上記第1のトランジスタ素子または上記第2のトランジスタ素子の一方が設けられており、上記複数の画素の少なくとも一部の画素には、上記第1のトランジスタ素子または上記第2のトランジスタ素子の他方が設けられており、上記第1のトランジスタ素子と上記第2のトランジスタ素子とは、平面視において少なくとも一部が重なるように形成されていることを特徴とする請求項1から7の何れか1項に記載の回路基板。上記各画素には、上記各画素のオンオフを制御するスイッチング素子として、酸化物半導体層で形成された第1の半導体層を備えた第1のトランジスタ素子が形成されており、上記複数の画素の少なくとも一部の画素には、光センサ回路を構成する非晶質シリコン層および/または微結晶シリコン層を含む半導体層で形成された第2の半導体層を備えた第2のトランジスタ素子が形成されていることを特徴とする請求項11に記載の回路基板。上記表示領域の周辺領域には、上記表示領域に形成されている上記第1のトランジスタ素子と上記第2のトランジスタ素子とを駆動させる駆動回路が備えられており、上記駆動回路には、酸化物半導体層で形成された上記第1の半導体層を備えた第1のトランジスタ素子を備えていることを特徴とする請求項11または12の何れか1項に記載の回路基板。上記各画素のオンオフを制御するスイッチング素子として設けられたトランジスタ素子を保護する保護回路が備えられており、上記保護回路には、非晶質シリコン層および/または微結晶シリコン層を含む半導体層で形成された上記第2のトランジスタ素子が備えられていることを特徴とする請求項11から13の何れか1項に記載の回路基板。請求項1から14の何れか1項に記載の回路基板を備えていることを特徴とする表示装置。しかしながら、図17に示すように、従来においては、例えば、ボトムゲート型のTFTを形成する場合、ゲート電極102と、ソース電極106およびドレイン電極107とをそれぞれ異なる導電層、すなわち、2種類の導電層を用いて形成するのが一般的であり、同一の絶縁基板上に複数のTFTを設ける場合であっても、2種類の導電層を用いて各TFTのゲート電極102と、ソース電極106およびドレイン電極107とを形成するのが一般的であった。なお、上記では、ボトムゲート型のTFTを形成する場合を例に挙げて説明したが、トップゲート型のTFTを形成する場合も同様である。このような従来の構成によれば、同一の絶縁基板上に形成された複数のTFT同士を平面視において、重ねることができず、上記絶縁基板上におけるTFTの形成面積が大きくなってしまい、上記絶縁基板上に形成するTFTの集積度を高くするのは、困難であった。本発明は、上記の問題に鑑みてなされたものであり、絶縁基板上に形成されるトランジスタ素子の集積度を向上できる回路基板と上記回路基板を備えた表示装置とを提供することを目的とする。本発明の回路基板は、上記課題を解決するために、一つの絶縁基板の一方側の面には、第1の半導体層をチャネル層として有する第1のトランジスタ素子と第2の半導体層をチャネル層として有する第2のトランジスタ素子とが備えられた回路基板であって、上記第1のトランジスタ素子および上記第2のトランジスタ素子の電極形成層として、第1の導電層と第2の導電層と第3の導電層とが備えられ、上記第1のトランジスタ素子におけるゲート電極またはソースドレイン電極の一方は、上記第1の導電層で形成されており、上記第2のトランジスタ素子におけるゲート電極またはソースドレイン電極の一方は、上記第3の導電層で形成されており、上記第1のトランジスタ素子におけるゲート電極またはソースドレイン電極の他方および上記第2のトランジスタ素子におけるゲート電極またはソースドレイン電極の他方は、何れも上記第2の導電層で形成されており、上記第1の導電層または上記第3の導電層の一方は、上記絶縁基板に上記各導電層が積層される厚さ方向において、上記第2の導電層よりも上層に形成されており、上記第1の導電層または上記第3の導電層の他方は、上記絶縁基板に上記各導電層が積層される厚さ方向において、上記第2の導電層よりも下層に形成されていることを特徴としている。従来においては、トランジスタ素子に備えられたゲート電極とソースドレイン電極とをそれぞれ異なる導電層、すなわち2種類の導電層を用いて形成するのが一般的であり、同一の絶縁基板上に複数のトランジスタ素子を設ける場合であっても、2種類の導電層を用いて各トランジスタ素子のゲート電極とソースドレイン電極とを形成するのが一般的であった。しかし、上記従来の構成によれば、同一の絶縁基板上に形成された複数のトランジスタ素子同士を平面視において、重ねることができず、上記絶縁基板上におけるトランジスタ素子の形成面積が大きくなってしまい、集積度の高い回路基板を実現するのは困難であった。一方、本発明の上記構成によれば、上記第1のトランジスタ素子と上記第2のトランジスタ素子とに備えられた各電極を第1の導電層と第2の導電層と第3の導電層とを用いて形成する構成となっている。以上のように、3種類の導電層を用いて上記第1のトランジスタ素子と上記第2のトランジスタ素子とに備えられた各電極を形成した場合には、上記第1のトランジスタ素子と上記第2のトランジスタ素子とを平面視において部分的に重ねることができるので、上記絶縁基板上におけるトランジスタ素子の形成面積を小さくすることができ、集積度の高い回路基板を実現することができる。本発明の表示装置は、上記課題を解決するために、上記回路基板を備えていることを特徴としている。上記構成によれば、明るく、消費電力が小さい表示装置を実現することができる。本発明の回路基板は、以上のように、上記第1のトランジスタ素子および上記第2のトランジスタ素子の電極形成層として、第1の導電層と第2の導電層と第3の導電層とが備えられ、上記第1のトランジスタ素子におけるゲート電極またはソースドレイン電極の一方は、上記第1の導電層で形成されており、上記第2のトランジスタ素子におけるゲート電極またはソースドレイン電極の一方は、上記第3の導電層で形成されており、上記第1のトランジスタ素子におけるゲート電極またはソースドレイン電極の他方および上記第2のトランジスタ素子におけるゲート電極またはソースドレイン電極の他方は、何れも上記第2の導電層で形成されており、上記第1の導電層または上記第3の導電層の一方は、上記絶縁基板に上記各導電層が積層される厚さ方向において、上記第2の導電層よりも上層に形成されており、上記第1の導電層または上記第3の導電層の他方は、上記絶縁基板に上記各導電層が積層される厚さ方向において、上記第2の導電層よりも下層に形成されている構成である。また、本発明の表示装置は、以上のように、上記回路基板を備えている構成である。それゆえ、絶縁基板上に形成されるトランジスタ素子の集積度を向上できる回路基板を実現できるとともに、明るく、消費電力が小さい表示装置を実現することができる。実施の形態1本発明の実施の一形態について図面に基づいて説明すれば、以下のとおりである。但し、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限り、この発明の範囲をそれのみに限定する趣旨ではなく、単なる説明例に過ぎない。回路基板の基本構成初めに、図1を参照しながら本発明の回路基板1の基本的な構成について説明する。図1は、回路基板1の基本的な構成を概略的に示す断面図である。図示されているように、回路基板1は、一つの絶縁基板2に、トップゲート型で形成された第1のTFT素子3第1のトランジスタ素子とボトムゲート型で形成された第2のTFT素子5第2のトランジスタ素子とを備えた構成となっている。また、第1のTFT素子3のゲート電極3gと第2のTFT素子5のゲート電極5gとは、同一の導電層第2の導電層によって形成されている。第1のTFT素子3は、チャネル層活性層ともいうとして、酸化物半導体層3h第1の半導体層を備えている。本実施の形態においては、酸化物半導体層3hとして、In、Ga、Znから選択される少なくとも一つの元素を含む非晶質酸化物半導体層を用いているが、これに限定されることなく、例えば、酸化亜鉛ZnOに代表される多結晶材料を用いることもできる。第1のTFT素子3は、以上のように、酸化物半導体層3hをチャネル層として備えているため、サイズを大きくしなくても、比較的に高い移動度後述する第2のTFT素子5の約20倍を得ることができるが、光に対する感度は低い特性を有する。一方、第2のTFT素子5は、チャネル層として、水素化非晶質シリコン層a-Si:H5h第2の半導体層を備えている。このため、光に対して比較的に高い感度特に可視光対してを得ることができるが、移動度は低い特性を有する。以下では、第1のTFT素子3は酸化物TFT素子3と称し、第2のTFT素子5は、a-SiTFT素子5と称する。上記回路基板1においては、一つの絶縁基板2に、以上のように異なる特性を有する酸化物TFT素子3とa-SiTFT素子5とが形成されている。上記構成によれば、酸化物TFT素子3のゲート電極3gとa-SiTFT素子5のゲート電極5gとは、同一の導電層によって形成されているので、一度の上記導電層の形成工程で形成することができる。したがって、その特性が異なる酸化物TFT素子3とa-SiTFT素子5とを比較的簡素化された製造工程にて、一つの絶縁基板2に形成した回路基板1を実現することができる。なお、本実施の形態においては、第2のTFT素子5のチャネル層として、水素化非晶質シリコン層a-Si:H5hを用いているが、これに限定されることはなく、光に対して比較的に高い感度を得ることができるのであれば、例えば、微結晶シリコン層を含む半導体層などであってもよい。各TFT素子の詳細な構成以下、図1に基づいて、酸化物TFT素子3とa-SiTFT素子5の構成について詳しく説明する。図示されているように、酸化物TFT素子3は、酸化物半導体層3h上に第1のゲート絶縁層4第1の絶縁層を介して形成されたゲート電極3gが、酸化物半導体層3hと電気的に接続されているソースドレイン電極層3s3d第1の導電層より上層に配置するようにトップゲート型で形成されている。なお、ソースドレイン電極層3s3dは、酸化物TFT素子3のソース電極3sと酸化物TFT素子3のドレイン電極3dとを形成する層である。一方、a-SiTFT素子5は、酸化物TFT素子3のゲート電極3gと同一の導電層によって形成されているゲート電極5gが、ゲート電極5g上に第2のゲート絶縁層6第2の絶縁層を介して形成された水素化非晶質シリコン層5hと電気的に接続されているソースドレイン電極層5s5d第3の導電層より下層に配置するようにボトムゲート型で形成されている。なお、ソースドレイン電極層5s5dは、a-SiTFT素子5のソース電極5sとa-SiTFT素子5のドレイン電極5dとを形成する層である。なお、a-SiTFT素子5に備えられた水素化非晶質シリコン層5hは、非晶質シリコン層に存在する多数のダングリングボンド非結合電子を多量の水素を用いて、水素化処理して得られる層である。水素化非晶質シリコン層5h中には、多量の水素が残存するため、製造プロセスの途中または、最終構造として、酸化物TFT素子3に備えられた酸化物半導体層3hが、上記水素化非晶質シリコン層5hと接触して形成されている場合には、水素化非晶質シリコン層5hの水素が、酸化物半導体層3hに悪影響を及ぼし、酸化物TFT素子3の素子特性の劣化を招いてしまう。以下、図18に基づいて、水素化非晶質シリコン層の水素が、酸化物半導体層に悪影響を及ぼす場合について詳しく説明する。図18は、絶縁基板200に、酸化物半導体層201と水素化非晶質シリコン層202とが形成される場合において、上記2つの層201202が接触する場合の一例を示す図である。図18のaは、最終構造として、酸化物半導体層201と水素化非晶質シリコン層202とが直接接触するように、酸化物半導体層201上に水素化非晶質シリコン層202が形成された場合を示す。図18のbは、最終構造としては、酸化物半導体層201と水素化非晶質シリコン層202とが直接接触しないが、製造プロセスの途中で酸化物半導体層201と水素化非晶質シリコン層202とが直接接触する場合を示す。図18のbに図示されているように、先ず、一つの絶縁基板200に酸化物半導体層201を形成し、その次に、酸化物半導体層201と後工程で形成される水素化非晶質シリコン層202との分離層203を、酸化物半導体層201上の一部後工程で水素化非晶質シリコン層202が形成される領域に形成する。その後、酸化物半導体層201と分離層203とを覆うように、後から水素化処理工程を得て水素化非晶質シリコン層202となる非晶質シリコン層を絶縁基板200の全面に蒸着させる。そして、水素化処理工程を行い、非晶質シリコン層を水素化非晶質シリコン層202とし、水素化非晶質シリコン層202上に図示してない所定パターンのレジストを形成し、上記レジストをマスクとして水素化非晶質シリコン層202をエッチングし、水素化非晶質シリコン層202を所定のパターンに形成する。以上のように、図18のbに図示されている製造プロセスにおいては、最終構造としては、酸化物半導体層201と水素化非晶質シリコン層202とは直接接触しないが、製造プロセスの途中で酸化物半導体層201と水素化非晶質シリコン層202とが直接接触する。図18のaおよび図18のbの何れの場合においても、水素化非晶質シリコン層202中の水素が、酸化物半導体層201に悪影響を及ぼし、上記酸化物TFTの素子特性の劣化を招いてしまうという問題がある。以上のように、図1に示す水素化非晶質シリコン層5h中にも、多量の水素が残存するため、製造工程の途中を含めて、酸化物半導体層3hが水素化非晶質シリコン層5hと隣接して形成される場合には、水素化非晶質シリコン層5h中の水素が、酸化物半導体層3hに悪影響を及ぼし、酸化物半導体層3hをチャネル層として有する酸化物TFT素子3の素子特性の劣化を招いてしまう。図1に図示されている回路基板1に備えられた酸化物TFT素子3およびa-SiTFT素子5の構成によれば、酸化物TFT素子3に備えられた酸化物半導体層3hとa-SiTFT素子5に備えられた水素化非晶質シリコン層5hとの間に、第1のゲート絶縁層4と第2のゲート絶縁層6とゲート電極3gおよびゲート電極5gの形成層とが存在する構成であるため、製造工程の途中を含めて、水素化非晶質シリコン層5h中の水素が、酸化物半導体層3hに及ぼす悪影響を抑制することができる構成となっている。したがって、上記構成によれば、一つの絶縁基板2に、比較的に高い移動度を有する酸化物TFT素子3と、比較的に高い光に対する感度を有するa-SiTFT素子5とを比較的簡素化された製造工程にて形成できるとともに、酸化物半導体層3hを備えた酸化物TFT素子3の素子特性の劣化を抑制することができる回路基板1を実現することができる。また、図1に示す回路基板1には、さらに、ゲート電極3gおよびゲート電極5gの形成層で形成された容量電極7aと、容量電極7aとは平面視において重なるように、ソースドレイン電極層5s5dで形成された容量対向電極7bと、第2のゲート絶縁層6とからなる容量素子7が備えられている。なお、本実施の形態においては、容量素子7は、ゲート電極3gおよびゲート電極5gの形成層とソースドレイン電極層5s5dと第2のゲート絶縁層6とで形成しているが、これに限定されることはなく、容量素子は、ゲート電極3gおよびゲート電極5gの形成層とソースドレイン電極層3s3dと第1のゲート絶縁層4とで形成することもできる。上記構成によれば、酸化物TFT素子3とa-SiTFT素子5と容量素子7とを備えた回路基板1は、容量素子7を作り込むための別途の製造工程を追加せずに作製することができる。以下、回路基板1に備えられた酸化物TFT素子3とa-SiTFT素子5と容量素子7とを光センサ回路として用いる場合について説明する。なお、回路基板1に備えられた酸化物TFT素子3とa-SiTFT素子5との組み合わせや酸化物TFT素子3とa-SiTFT素子5と容量素子7との組み合わせは、上記光センサ回路以外にも用いることができるのは勿論である。回路基板の応用例-光センサ回路図2は、回路基板1の一応用例である光センサ回路の回路構成を示す回路図である。図示されているように、酸化物TFT素子3とa-SiTFT素子5と容量素子7とが、光センサ回路を構成しており、酸化物TFT素子3は、光センサ回路のセンサ出力出力アンプの役割を担い、a-SiTFT素子5は、光センサ回路の光センサ素子の役割を担い、容量素子7は、光センサ回路の昇圧用コンデンサの役割を担っている。より具体的には、光センサ回路は、センサ出力の役割を担うトランジスタを1つだけ用いた1Tトランジスタの略方式の回路として構成されている。酸化物TFT素子3は、ソースフォロワトランジスタ電圧フォロワトランジスタとして機能する。酸化物TFT素子3のドレインDは、AMP電源供給バスラインVsmmは、上記バスラインの列番号を示す自然数であるに接続され、ソースSは光センサ出力バスラインVomに接続されている。上記AMP電源供給バスラインVsmおよび光センサ出力バスラインVomは、後述する図4に示すセンサ読出し回路15に接続され、AMP電源供給バスラインVsmには、センサ読出し回路15から電源電圧VDDが印加される。また、酸化物TFT素子3のゲート電極Gベースには、フォトダイオードとして機能するa-SiTFT素子5のソースSが接続されるとともに、昇圧用コンデンサとしての容量素子7の一端が接続されている。なお、図1に図示されているように、a-SiTFT素子5のドレイン電極5dは、ゲート電極5gと短絡されている。すなわち、a-SiTFT素子5は、ダイオード接続の構成を有しており、ソース電極5sをカソード、ドレイン電極5dをアノードとするフォトダイオードとして機能する。さらに、図2に図示されているように、a-SiTFT素子5のドレインDは、後述する図4に示すセンサ走査信号線駆動回路14からリセット信号RSTが送られるフォトダイオードリセット用配線Vrstnnは、上記配線の行番号を示す自然数であるに接続され、容量素子7の他端は、光センサ行選択信号RWSが送られる光センサ行選択用配線Vrwnに接続されている。なお、光センサ行選択信号RWSは、マトリクス状に並んでいる光センサ回路の特定行を選択し、その特定行にある光センサ回路から検出信号を出力させる役割を持っている。上記の構成において、酸化物TFT素子3は、サイズを大きくせずに高い出力電圧が得られるが、光に対する感度が低いという特性を備えているから、光センサ回路のセンサ出力の役割に適している。一方、a-SiTFT素子5は、光に対する感度が高い反面、移動度が低いため出力電圧が低いという特性を備えているから、光センサ回路の光センサ素子の役割に適している。なお、光センサ素子には、紫外光領域、可視光領域および赤外光領域のいずれかの波長帯に対する感度を有していることが求められる。なお、水素化非晶質シリコン層5ha-Si:Hは、500~600nm付近に感度のピークを持つように、ほぼ可視光領域全体にわたる良好な感度を有している。したがって、上記構成によれば、そのチャネル層のサイズを大きくせずに高い出力電圧が得られる酸化物TFT素子3を光センサ回路の出力アンプとして用いており、光に対して比較的に高い感度を有するa-SiTFT素子5を光センサ回路の光センサ素子として用いているので、小型でSN比の高い高性能な光センサ回路を搭載した回路基板1を実現することができる。一方、従来のa-SiTFT素子5のみを備えた回路基板は、光センサ回路基板として用いることは可能であるが、a-SiTFT素子5の移動度が満足できる程ではないという問題を有する。また、従来の酸化物TFT素子3のみを備えた回路基板は、移動度という面では満足できるが、光センサ回路基板として用いることはできないという問題を有する。また、酸化物TFT素子3とa-SiTFT素子5とを一つの回路基板に備えようとした場合には、製造工程などで、酸化物TFT素子3に備えられた酸化物半導体層が、a-SiTFT素子5に備えられた水素化非晶質シリコン層と隣接して形成されてしまい、上記水素化非晶質シリコン層中の水素が、上記酸化物半導体層に悪影響を及ぼし、酸化物半導体層をチャネル層として有する酸化物TFT素子3の素子特性の劣化を招いてしまうという問題がある。回路基板に搭載可能な他のTFT素子の構造本実施の形態においては、トップゲート型で形成された酸化物TFT素子3と、ボトムゲート型で形成されたa-SiTFT素子5と、容量素子7とが備えられ、酸化物TFT素子3のソースドレイン電極層3s3dは第1の導電層で形成され、酸化物TFT素子3のゲート電極3gとa-SiTFT素子5のゲート電極5gとは、同一の導電層である第2の導電層で形成され、a-SiTFT素子5のソースドレイン電極層5s5dは、第3の導電層で形成されている回路基板1を光センサ回路基板として用いた場合を例に挙げて説明しているが、これに限定されることはない。図3は、本発明の回路基板に備えられた酸化物TFT素子3とa-SiTFT素子5とが取り得る他の構造の一例を示す図である。なお、上記第3の導電層は、絶縁基板2に各導電層が積層される厚さ方向図3の上下方向において、上記第2の導電層よりも上層に形成されており、上記第1の導電層は、上記第2の導電層よりも下層に形成されている。図3のaは、トップゲート型で形成された酸化物TFT素子3と、ボトムゲート型で形成されたa-SiTFT素子5とが備えられ、酸化物TFT素子3のソースドレイン電極層3s3dは第1の導電層で形成され、酸化物TFT素子3のゲート電極3gとa-SiTFT素子5のゲート電極5gとは、同一の導電層である第2の導電層で形成され、a-SiTFT素子5のソースドレイン電極層5s5dは、第3の導電層で形成されている回路基板1を示す。このような構成の場合、酸化物TFT素子3およびa-SiTFT素子5のゲート電極3g5gを共有化することができるので、酸化物TFT素子3およびa-SiTFT素子5を駆動するために必要な配線の数を減らすことができる。また、酸化物TFT素子3のサイズとa-SiTFT素子5のサイズを同サイズに形成し、酸化物TFT素子3とa-SiTFT素子5とを平面視において、完全に重なるような構成とすることもできる。また、例えば、酸化物TFT素子3のサイズをa-SiTFT素子5のサイズより小さく形成し、一つのa-SiTFT素子5に対して、複数の酸化物TFT素子3が、平面視において重なるような構成とすることもできる。したがって、絶縁基板2上に形成される酸化物TFT素子3、a-SiTFT素子5およびこれらの配線の形成面積を小さくすることができ、集積度の高い回路基板1を実現することができる。図3のbは、トップゲート型で形成された酸化物TFT素子3と、トップゲート型で形成されたa-SiTFT素子5とが備えられ、a-SiTFT素子5のソースドレイン電極層5s5dは、第1の導電層で形成され、a-SiTFT素子5のゲート電極5gと酸化物TFT素子3のソースドレイン電極層3s3dとは、同一の導電層である第2の導電層で形成され、酸化物TFT素子3のゲート電極3gは、第3の導電層で形成されている回路基板1を示す。このような構成の場合、例えば、a-SiTFT素子5のゲート電極5gと酸化物TFT素子3のソース電極3sとが、電気的に接続される回路において、ゲート電極5gとソース電極3sとは、同一の導電層である上記第2の導電層で形成されているため、コンタクトホールを形成することなく、上記第2の導電層をパターニングするのみで、ゲート電極5gとソース電極3sとを電気的に接続することができる。さらに、上記構成によれば、ゲート電極5gとソース電極3sとを一体化することができるので、酸化物TFT素子3とa-SiTFT素子5とを平面視において、重なるように配置することができる。したがって、絶縁基板2上に形成される酸化物TFT素子3とa-SiTFT素子5との形成面積を小さくすることができ、集積度の高い回路基板1を実現することができる。一方、図3のcは、ボトムゲート型で形成された酸化物TFT素子3と、ボトムゲート型で形成されたa-SiTFT素子5とが備えられ、a-SiTFT素子5のゲート電極5gは、第1の導電層で形成され、a-SiTFT素子5のソースドレイン電極層5s5dと酸化物TFT素子3のゲート電極3gとは、同一の導電層である第2の導電層で形成され、酸化物TFT素子3のソースドレイン電極層3s3dは、第3の導電層で形成されている回路基板1を示す。このような構成の場合、例えば、a-SiTFT素子5のドレイン電極5dと酸化物TFT素子3のゲート電極3gとが、電気的に接続される回路において、ドレイン電極5dとゲート電極3gとは、同一の導電層である上記第2の導電層で形成されているため、コンタクトホールを形成することなく、上記第2の導電層をパターニングするのみで、ドレイン電極5dとゲート電極3gとを電気的に接続することができる。さらに、上記構成によれば、ドレイン電極5dとゲート電極3gとを一体化することができるので、酸化物TFT素子3とa-SiTFT素子5とを平面視において、重なるように配置することができる。したがって、絶縁基板2上に形成される酸化物TFT素子3とa-SiTFT素子5との形成面積を小さくすることができ、集積度の高い回路基板1を実現することができる。図3のdは、トップゲート型で形成された酸化物TFT素子3と、ボトムゲート型で形成されたa-SiTFT素子5とが備えられ、a-SiTFT素子5のゲート電極5gは第1の導電層で形成され、a-SiTFT素子5のソースドレイン電極層5s5dと酸化物TFT素子3のソースドレイン電極層3s3dとは同一の導電層である第2の導電層で形成され、酸化物TFT素子3のゲート電極3gは、第3の導電層で形成されている回路基板1を示す。図3のdにおいては、絶縁基板2上に設けられたTFT素子35に備えられた半導体層の材質が異なる場合を示しているが、上記半導体層が同一層で形成されていてもよく、上記構成によれば、TFT素子3およびTFT素子5のソースドレイン電極3s3d5s5dを共有化することができるので、TFT素子3およびTFT素子5を駆動するために必要な配線の数を減らすことができる。また、TFT素子3およびTFT素子5のソースドレイン電極3s3d5s5dを共有化することで、TFT素子3とTFT素子5とを平面視において、一部が重なるような構成とすることもできる。したがって、絶縁基板2上におけるTFT素子35および配線の形成面積を小さくすることができ、集積度の高い回路基板1を実現することができる。また、図3のdに図示されているように、TFT素子3の酸化物半導体層3hの上層には、ゲート電極3gが、TFT素子5の水素化非晶質シリコン層5hの下層にはゲート電極5gが形成されており、図示はしてないが、ゲート電極5gと同一層で形成される遮光膜をTFT素子3の下部に、ゲート電極3gと同一層で形成される遮光膜をTFT素子5の上部にそれぞれ設けることができる。したがって、上記構成によれば、回路基板1の上下両方向からの光が半導体層3h5hに入射されないように、ゲート電極3g5g、および図3のdには図示していない遮光膜を用いて遮光することができる構成となっている。なお、上記それぞれの遮光膜は、遮光目的として形成されるため、ゲート電極3g5gと電気的に接続されてなくてもよい。回路基板を、例えば、液晶表示装置のアクティブマトリクス基板として用いた場合には、従来においては、一般的に、上記アクティブマトリクス基板と対向配置される対向基板側に設けられたブラックマトリクスを用いて、上記半導体層に入射される光を遮光していたため、上記両基板の貼り合わせずれをカバーできるように、大きなマージンが必要であり、その分、液晶表示装置の開口率が下がるようになっていた。一方、上述したようなゲート電極3g5gおよび上記遮光層を用いて遮光する構成によれば、フォトレジスト工程と同じ精度で位置合わせが可能となるため、従来のように大きなマージンが不要となり、その分、液晶表示装置の開口率を上げることができる。また、上記構成によれば、上記半導体層に対して、より近い箇所で遮光を行うことができる構成であるため、斜め光の遮光にも優れている。なお、図3に示した回路基板1に搭載可能な他のTFT素子の構造は、一例に過ぎず、この他の構造も取り得るのは勿論である。また、図3においては、TFT素子として、酸化物TFT素子3とa-SiTFT素子5とを例に挙げて説明しているが、これに限定されず、他の半導体層を備えたTFT素子であってもよく、回路基板1に備えられた複数のTFT素子の半導体層が同一層によって形成された場合であってもよい。実施の形態2次に、図4~図7に基づいて、本発明の第2の実施形態について説明する。本実施の形態は、表示領域R1が備えられたTFT基板11アクティブマトリクス基板に関し、表示領域R1にはマトリクス状に配された複数の画素が備えられ、上記各画素には、上記各画素のオンオフを制御するスイッチング素子として酸化物画素TFT素子8第1のTFT素子が設けられており、さらに、上記複数の画素の少なくとも一部の画素には、酸化物TFT素子3とa-SiTFT素子5と容量素子7とからなる光センサ回路が設けられている点において実施の形態1とは異なっており、その他の構成については実施の形態1において説明したとおりである。説明の便宜上、上記の実施の形態1の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。光センサ回路を備えた表示装置の構成本実施の形態においては、表示装置の一例として、TFT基板11を備えた液晶表示装置を例に挙げて説明をするが、これに限定されることはない。図4は、TFT基板11の概略構成を示すブロック図である。図5は、TFT基板11の表示領域R1における1画素の回路構成を示す回路図である。図4に図示されているように、TFT基板11には、表示領域R1が備えられており、表示領域R1には、マトリクス状に配された複数の画素が備えられている。そして、図5に示すように各画素の下部には、実施の形態1で既に説明した酸化物TFT素子3とa-SiTFT素子5と容量素子7とからなる光センサ回路が設けられており、各画素における上記光センサ回路が設けられている領域の上部には、ゲート配線Gnおよびソース配線Smが交差するように形成されている。ゲート配線Gnとソース配線Smとの交差位置には上記各画素のオンオフを制御するスイッチング素子としての酸化物画素TFT素子8と、酸化物画素TFT素子8のドレイン電極に電気的に接続された補助容量補助容量素子18および液晶容量19を形成する画素電極とが形成されている。なお、上記各画素の補助容量18は、補助容量線Csnに接続されている。TFT基板11の表示領域R1には、図5に示すような回路構成を有する各画素がマトリクス状に全面に配置されており、例えば、隣接した3つの画素をフルカラー表示に対応したR赤,G緑,B青の表示に割り当てることができる。なお、本実施の形態においては、光センサ回路は、全ての画素に設けているが、特定の色例えば、青色を表示する画素毎に設けてもよいし、複数の画素に跨って設けられてもよく、上記光センサ回路の数は、光検出のために求められる解像度との兼ね合いにより、決めればよい。なお、本実施の形態においては、ソース配線Smと上述したAMP電源供給バスラインVsmと上述した光センサ出力バスラインVomとは、全て別途に設けているが、各画素における開口率を向上させるため、必要に応じて、ソース配線Smと上記AMP電源供給バスラインVsmとを共通化し、ソース配線Smに隣り合うソース配線Sm1と上記光センサ出力バスラインVom1とを共通化してもよい。また、図4に図示されているように、TFT基板11における表示領域R1の周辺領域には、表示用走査信号線駆動回路12、表示用映像信号線駆動回路13、センサ走査信号線駆動回路14、センサ読出し回路15、センシング画像処理部16、および電源回路17が備えられている。なお、TFT基板11の上記周辺領域に設けられる各駆動回路の回路素子の少なくとも一部は、上記表示領域R1に設けられる各素子の形成とともに、モノリシックに形成してもよい。本実施の形態においては、表示用走査信号線駆動回路12、表示用映像信号線駆動回路13、センサ走査信号線駆動回路14およびセンサ読出し回路15は、上記表示領域R1に設けられる各素子の形成とともに、モノリシックに形成し、センシング画像処理部16と電源回路17とは、TFT基板11に外付けで実装したが、これに限定されることはない。なお、モノリシックに形成とは、物理的プロセスおよび化学的プロセスの少なくとも一方により、絶縁基板2上に直接に回路素子が形成されることを意味し、半導体回路がモジュールとしてガラス基板に実装されることを含まない。また、図示はしてないが、TFT基板11を備えた液晶表示装置が、VAVerticalAlignmentモードの液晶表示装置である場合、対向基板には、共通電極およびR赤,G緑,B青のカラーフィルタが設けられている。なお、本発明は、液晶モードの制約を受けないため、TNTwistedNematicモードにも適用でき、さらに、共通電極がTFT基板11側に設けられた横電界印加方式とも呼ばれるIPSIn-PlaneSwitchingモードにも適用できる。表示用走査信号線駆動回路12は、ゲート配線Gnを用いて、表示領域R1にマトリクス状に配された複数の画素を1行ずつ選択的に走査する走査信号を生成する。表示用映像信号線駆動回路13は、ソース配線Smを用いて、上記各画素に映像信号を供給する。センサ走査信号線駆動回路14は、表示領域R1にマトリクス状に配された複数の画素の各画素毎に設けられた酸化物TFT素子3とa-SiTFT素子5と容量素子7とからなる光センサ回路を1行ずつ選択して駆動し、センサ読出し回路15は、上記AMP電源供給バスラインVsmを用いて、上記光センサ回路に一定電位の上記電源電圧VDDを供給するとともに、上記光センサ出力バスラインVomを用いて、光検出信号を上記光センサ回路から読み出す。センシング画像処理部16は、LSILargeScaleIntegratedCircuitおよびPCProgrammableControlerなどによって構成され、メモリされた画像処理プログラムに従って、上記光センサ回路が出力した光検出信号から、原稿のスキャン画像、あるいは上記液晶表示装置の表示領域R1に対する指またはポインティングペンの位置などの情報を生成する。また、電源回路17は、各回路12~16へ、それぞれ必要な電源電圧を供給する。なお、上記液晶表示装置の構成は、上述した構成に限定されることはなく、センサ走査信号線駆動回路14またはセンサ読出し回路15は、他の回路、具体的には表示用走査信号線駆動回路12または表示用映像信号線駆動回路13等に、機能として含まれていてもよく、センサ読出し回路15が、センシング画像処理部16の機能に含まれていても構わない。各画素毎に備えられたスイッチング素子として第1のTFT素子の構成図6は、TFT基板11の各画素毎に備えられたスイッチング素子としての酸化物画素TFT素子8の構成を示す断面図である。図示されているように、TFT基板11の各画素毎に備えられたスイッチング素子としての酸化物画素TFT素子8は、酸化物半導体層8h上に第1のゲート絶縁層4を介して形成されたゲート電極8gが、酸化物半導体層8hと電気的に接続されているソースドレイン電極層8s8dより上層に配置するようにトップゲート型で形成されている。また、酸化物画素TFT素子8に備えられた酸化物半導体層8hは、上述した酸化物TFT素子3に備えられた酸化物半導体層3hと同一層であり、ゲート電極8gはゲート電極3gと、ソースドレイン電極層8s8dは、ソースドレイン電極層3s3dとそれぞれ同一層である。さらには、酸化物画素TFT素子8のドレイン電極8dに電気的に接続された補助容量18が形成されている。補助容量18は、ゲート電極5g8gと同一層で形成された補助容量電極18aと、第2のゲート絶縁層6と、補助容量電極18aと平面視において重なるように形成された補助容量対向電極18bとで構成されている。なお、補助容量対向電極18bは、ソースドレイン電極層5s5dと同一層で形成され、第1のゲート絶縁層4および第2のゲート絶縁層6に形成されたコンタクトホールを介して酸化物画素TFT素子8のドレイン電極8dに電気的に接続されている。また、補助容量対向電極18b上には、パッシベーション膜20が形成されており、パッシベーション膜20上には、画素電極21が形成されており、画素電極21と補助容量対向電極18bとは、パッシベーション膜20に形成されたコンタクトホールを介して電気的に接続されている。なお、本実施の形態においては、補助容量18の補助容量対向電極18bをソースドレイン電極層5s5dと同一層で形成しているが、ソースドレイン電極層8s8dと同一層で形成することもでき、この場合には、補助容量電極18aと補助容量対向電極18bとの間には、第1のゲート絶縁層4が挟持され、補助容量18を構成する。さらには、補助容量18の補助容量対向電極18bは、画素電極21と同一層で形成することもできる。上記構成によれば、上記各画素には、チャネル層のサイズを大きくしなくても、比較的に高い移動度を得ることができる酸化物半導体層8hをチャネル層として備えている酸化物画素TFT素子8が形成されている構成となっている。したがって、上記各画素に備えられた酸化物画素TFT素子8のサイズを小さく形成できるので、上記各画素において、光を透過できる領域の比を示す開口率の高いTFT基板11を実現することができる。また、上記構成によれば、上記光センサ回路にもチャネル層のサイズを大きくしなくても、比較的に高い移動度を得ることができる酸化物半導体層3hをチャネル層として備えている酸化物TFT素子3を備えているので、上記光センサ回路が備えられた画素における光センサ回路の占有面積を小さくすることができ、開口率の高いTFT基板11を実現することができる。このような高い開口率を有するTFT基板11を用いて、例えば、バックライトを備えた液晶表示装置を作製した場合、上記バックライトの光量を削減できるので、結果として低消費電力化を実現できる。また、このようなTFT基板11を用いることにより、光センサ機能を備えた液晶表示装置、すなわち、タッチパネルエリアセンサ機能を備えたタッチパネル一体型の液晶表示装置を実現することができる。さらに、TFT基板11の各画素には各画素に印加された電圧をフレーム周期間、減衰なく保持するための補助容量18が備えられており、補助容量18は、酸化物TFT素子3、a-SiTFT素子5、容量素子7および酸化物画素TFT素子8の製造工程と同一の製造工程によって形成される。したがって、補助容量18を備えたTFT基板11を、補助容量18を作り込むための別途の製造工程を追加せずに作製することができる。また、TFT基板11の表示領域R1の周辺領域に、表示領域R1に設けられる各素子の形成とともに、モノリシックに形成した表示用走査信号線駆動回路12、表示用映像信号線駆動回路13、センサ走査信号線駆動回路14およびセンサ読出し回路15に備えられるTFT素子も、チャネル層のサイズを大きくしなくても、比較的に高い移動度を得ることができる酸化物半導体層3h8hをチャネル層として備えている酸化物TFT素子38で形成することが好ましい。上記構成によれば、TFT基板11の表示領域R1の周辺領域における上記各回路12~15の形成領域を小さくすることができるので、額縁領域が縮小されたTFT基板11を実現することができる。TFT基板の製造方法以下、図7に基づいて、TFT基板11の製造方法について、簡素化のためのポイントを中心に据えて、以下に説明する。図7は、TFT基板11の製造工程を順番に示す工程図である。なお、図7においては、酸化物画素TFT素子8と同一の材料および同一の製造工程で同時に形成される酸化物TFT素子3と、補助容量18と同一の材料および同一の製造工程で同時に形成される容量素子7とは、図示を省略する。図7のaに示すように、絶縁基板2上に、ソースドレイン電極層8s8dを形成した後、所定の形状にパターニングし、酸化物画素TFT素子8のソース電極8sとドレイン電極8dとを形成した工程A。次に、図7のbに示すように、酸化物画素TFT素子8のチャネル層となる酸化物半導体層8hを全面に成膜した後、所定の形状にパターニングし、ソース電極8sおよびドレイン電極8dと電気的に接続された酸化物半導体層8hを形成した工程B。そして、図7のcに示すように、第1のゲート絶縁層4を全面に成膜した工程C。第1のゲート絶縁層4としては、例えば、SiO2やSiNxなどを用いることができるがこれらに限定されることはない。また、必要に応じて、例えば、CMPChemicalMechanicalPolishingなどの第1のゲート絶縁層4の平坦化工程を行ってもよい。次に、図7のdに示すように、酸化物画素TFT素子8のゲート電極8gと補助容量18の補助容量電極18aとa-SiTFT素子5のゲート電極5gとを、同一の導電層を用いて所定のパターンに形成した工程D。次に、図7のeに示すように、第2のゲート絶縁層6を全面に成膜した工程E。第2のゲート絶縁層4としては、例えば、SiO2やSiNxなどを用いることができるがこれらに限定されることはない。また、必要に応じて、例えば、CMPChemicalMechanicalPolishingなどの第2のゲート絶縁層6の平坦化工程を行ってもよい。そして、図7のfに示すように、非晶質シリコン層を全面に成膜した後、水素化処理を行い水素化非晶質シリコン層5hとし、水素化非晶質シリコン層5hをゲート電極5gと平面視において重なるように所定の形状にパターニングした工程F。それから、図7のgに示すように、コンタクトホールCH1CH2を形成するため、第1のゲート絶縁層4および第2のゲート絶縁層6をエッチングした工程G。次に、図7のhに示すように、ソースドレイン電極層5s5dを形成した後、所定の形状にパターニングし、a-SiTFT素子5のソース電極5sおよびドレイン電極5dとともに、補助容量18の補助容量対向電極18bを形成した工程H。なお、a-SiTFT素子5のソース電極5sおよびドレイン電極5dは、水素化非晶質シリコン層5hと電気的に接続されるように形成されている。また、上記工程Hにおいて、補助容量対向電極18bは、コンタクトホールCH1を介して、酸化物画素TFT素子8のドレイン電極8dと電気的に接続されており、a-SiTFT素子5のドレイン電極5dは、コンタクトホールCH2を介して、a-SiTFT素子5のゲート電極5gと電気的に接続されている。次に、図7のiに示すように、パッシベーション膜20を全面に成膜した工程I。パッシベーション膜20としては、例えば、SiO2やSiNxなど無機膜を用いることもできるが、アクリル樹脂を主成分とするパターニングが可能な感光性有機絶縁膜を用いることもできる。さらには、有機無機ハイブリッド膜などを用いることができるが、これらに限定されるわけではない。なお、本実施の形態においては、パッシベーション膜20として無機膜を用いた。そして、図7のjに示すように、コンタクトホールCH3を形成するため、パッシベーション膜20をエッチングした工程J。なお、パッシベーション膜20として感光性有機絶縁膜を用いた場合には、露光現像によるパターニングが可能であるため、コンタクトホールCH3を形成するための上記工程Jは省略できる。最後に、図7のkに示すように、画素電極層を形成した後、所定の形状にパターニングし、画素電極21を形成した工程K。なお、画素電極21は、コンタクトホールCH3を介して、酸化物画素TFT素子8のドレイン電極8dと電気的に接続された補助容量対向電極18bと電気的に接続されている。画素電極21としては、透過型液晶表示装置の場合には、ITOやIZOなどを用いることができ、半透過型または反射型液晶表示装置の場合には、Alなどを用いることができる。上述したTFT基板11の製造方法によれば、製造工程の途中を含めて、酸化物半導体層3h8hと、水素化非晶質シリコン層5hとは、一切接触しないようになっている。すなわち、水素化非晶質シリコン層5hと酸化物半導体層3h8hとの間には、製造工程の途中を含めて、常に、第1のゲート絶縁層4、第2のゲート絶縁層6およびゲート電極層3g8gが存在するようになっているので、水素化非晶質シリコン層5h中の水素が、酸化物半導体層3h8hに及ぼす悪影響を抑制することができるようになっている。したがって、上記製造方法によれば、酸化物半導体層3h8hをチャネル層として備えた酸化物TFT素子3および酸化物画素TFT素子8の素子特性の劣化を抑制することができる。実施の形態3次に、図8~図10に基づいて、本発明の第3の実施形態について説明する。本実施の形態は、光センサ素子の役割を担う水素化非晶質シリコン層5hをチャネル層として備えたa-SiTFT素子5aと、各画素毎に備えられたスイッチング素子の役割を担う酸化物半導体層8hをチャネル層として備えた酸化物画素TFT素子8aとのゲート電極が共有化されているとともに、画素電極21と電気的に接続されている酸化物画素TFT素子8aとに備えられた酸化物半導体層8hおよびソースドレイン電極層8s8dは、光センサ回路を構成するa-SiTFT素子5aに備えられた水素化非晶質シリコン層5hおよび上記ソースドレイン電極層5s5dと、平面視において少なくとも一部が重なるように形成されている点において実施の形態2とは異なっており、その他の構成については実施の形態2において説明したとおりである。説明の便宜上、上記の実施の形態2の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。図8は、本実施の形態のTFT基板の1画素の回路構成を示す回路図である。図示されているように、本実施の形態においては、各画素毎に備えられたスイッチング素子としての酸化物画素TFT素子8aの駆動タイミングと、光センサ素子としてのa-SiTFT素子5aの駆動タイミングとを一致させることで、酸化物画素TFT素子8aを駆動させる信号が供給されるゲート配線Gnと、a-SiTFT素子5aを駆動させる信号が供給されるフォトダイオードリセット用配線Vrstnとが共通化され1本化されている構成である。すなわち、センサ走査信号線駆動回路14からフォトダイオードリセット用配線Vrstnを介して供給されるリセット信号RSTのハイレベルのタイミングと、表示用走査信号線駆動回路12からゲート配線Gnを介して供給される走査信号のハイレベルのタイミングとは、一致するように設定されている構成である。したがって、上記構成によれば、1本化されている配線Vrstn/Gnに供給される一つの信号で酸化物画素TFT素子8aとa-SiTFT素子5aとを駆動できる。図9は、本実施の形態のTFT基板の各画素毎に備えられた光センサ素子としてのa-SiTFT素子5aと、スイッチング素子としての酸化物画素TFT素子8aと、補助容量18との構成を示す断面図である。図示されているように、本実施の形態のTFT基板においては、光センサ素子の役割を担う水素化非晶質シリコン層5hをチャネル層として備えたa-SiTFT素子5aは、ボトムゲート型で形成されており、一方、各画素毎に備えられたスイッチング素子の役割を担う酸化物半導体層8hをチャネル層として備えた酸化物画素TFT素子8aは、トップゲート型で形成されており、a-SiTFT素子5aのゲート電極5gと酸化物画素TFT素子8aのゲート電極8gとは、共有化されて一つのゲート電極5g8gで形成されている構成である。ゲート電極5g8gは、上述した1本化されている配線Vrstn/Gnと、同一層によって形成され、電気的に接続されている。また、画素電極21と電気的に接続されている酸化物画素TFT素子8aに備えられた酸化物半導体層8hおよびソースドレイン電極層8s8dは、光センサ回路を構成するa-SiTFT素子5aに備えられた水素化非晶質シリコン層5hおよび上記ソースドレイン電極層5s5dと、平面視において重なるように形成されている。図10のaは、実施の形態2のTFT基板11における開口部の平面図を示し、図10のbは、本実施の形態のTFT基板11aにおける開口部の平面図を示す。図10のaに図示されているように、実施の形態2のTFT基板11においては、酸化物画素TFT素子8とa-SiTFT素子5とは、平面視において重なるように形成されてないため、1画素内において、酸化物画素TFT素子8とa-SiTFT素子5とは、それぞれ別途の領域を占めるように形成されている。一方、図10のbに図示されているように、本実施の形態のTFT基板11aにおいては、酸化物画素TFT素子8aとa-SiTFT素子5aとは、平面視において重なるように形成されているため、1画素内において、a-SiTFT素子5aの下部に形成される酸化物画素TFT素子8aの形成面積分、画素電極21の形成面積を広げることができる。さらに、上記構成によれば、ゲート配線Gnと、フォトダイオードリセット用配線Vrstnとが共通化され1本化されているので、上記配線が別途に設けられた図10のaに示す構成に比べると、1画素内において、配線の形成面積を小さくすることができる。したがって、本実施の形態のTFT基板11aにおいては、配線や素子の形成面積を縮小化させることによって、開口率の高いTFT基板11aを実現させている。なお、本実施の形態においては、上記光センサ回路を構成するa-SiTFT素子5aと上記各画素のオンオフを制御するスイッチング素子として設けられた酸化物画素TFT素子8aとが、平面視において重なるように形成され、上記a-SiTFT素子5aと上記光センサ回路を構成する酸化物TFT素子とは、平面視において、重ならないように形成されている場合を例に挙げたが、これに限定されることはなく、例えば、上記光センサ回路を構成するa-SiTFT素子5aと酸化物TFT素子とを平面視において重なるように形成し、上記光センサ回路を構成するa-SiTFT素子5aと上記各画素のオンオフを制御するスイッチング素子として設けられた酸化物画素TFT素子8aとは、平面視においては重ならないように形成することもできる。実施の形態4次に、図11~図16に基づいて、本発明の第4の実施形態について説明する。本実施の形態は、水素化非晶質シリコン層5hをチャネル層として備えたa-SiTFT素子5を備えた保護回路を有する液晶表示装置について記載されている点において実施の形態1~3とは異なっており、その他の構成については実施の形態1~3において説明したとおりである。説明の便宜上、上記の実施の形態2の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。表示装置の構成図11は、保護回路が備えられた本実施形態のTFT基板11bの概略的構成を示すブロック図である。TFT基板11bは、表示領域R1表示領域R1には、光センサ回路は形成されてないものとすると、表示用走査信号線駆動回路23と、表示用映像信号線駆動回路24と、各駆動回路2324に必要な電源電圧を供給する電源回路25とを備えている。なお、TFT基板11bの構成は、図11に示す一構成例に限定されることはない。TFT基板11bにおける上記表示領域R1の周辺領域には、表示領域R1に形成されている画素電極未図示と電気的に接続されている酸化物画素TFT素子未図示を外来ノイズなどから保護するための保護回路が備えられており、上記保護回路には、水素化非晶質シリコン層をチャネル層として備えたa-SiTFT素子未図示が備えられている。図12は、図11に図示した領域Sa内に作り込まれた保護回路26および表示領域R1内に形成された画素回路28の回路構成を示す回路図である。本実施形態のTFT基板11bには、例えば、画素回路28の画素駆動用TFT素子29酸化物画素TFT素子を回路的に保護する保護回路26が備えられており、保護回路26には、例えば、ダイオード27として機能するTFT素子a-SiTFT素子が備えられている構成である。画素駆動用TFT29酸化物画素TFT素子は、酸化物TFTからなり、TFT素子a-SiTFT素子は、a-SiTFTからなる。すなわち、高抵抗が必要な素子例:保護素子にはa-SiTFTを用い、低抵抗高移動度が好ましい素子例:画素駆動用TFT素子には酸化物半導体を用いている。より具体的には、図12に示すように、保護回路26は、順方向が互いに逆向きのダイオード27を並列に接続して構成した双方向ダイオードであり、全てのゲート配線Gnに対し1つずつ設けられている。このような保護回路26は、ダイオードショートリングとも呼ばれている。保護回路26の一端は、ゲート配線Gnに接続され、他端は、例えば接地線GNDに接続されている。これにより、静電気等による過大な電圧がゲート配線Gnに印加されたとしても、ゲート配線Gnと接地線GNDとの間に、速やかに放電パスを形成することができるので、画素回路28を構成する画素駆動用TFT素子29などを過大な電圧から保護することができる。しかも、双方向ダイオードは、正負両極性の過大な電圧に対応することができる。また、図13に示すように、保護回路26を、互いに隣り合うゲート配線Gnとゲート配線Gn1とを接続するように設けることもできる。この場合には、1つのゲート配線Gnに印加された過大な電圧を、他のゲート配線に分散させることができるので、同様に、画素回路28を保護することができる。保護回路のTFTをa-SiTFTとする意義上述のように、保護回路26のダイオード27として機能するTFTをa-SiTFTとしている。これは、保護回路26の占有面積を小さくし、TFT基板11bの額縁サイズを小さくするのに有効である。酸化物TFTは、a-SiTFTに比べてオン抵抗が1桁小さいという特性を持っている。このため、図12の保護回路26に酸化物TFTを用いた場合には、ゲート配線Gnから接地線GND間で、電流のリークが発生するおそれがあり、図13の保護回路26に酸化物TFTを用いた場合には、隣り合うゲート配線間で、電流のリークが発生するおそれがある。したがって、保護回路26のダイオード27として酸化物TFTを用いようとすると、図15に示すように、酸化物TFTのチャネル長L長を大きくし、それによって酸化物TFTの上記オン抵抗を大きくすることが必要になる。このため、酸化物TFTのサイズが大きくならざるを得ないので、TFT基板11bの狭額縁化に支障を来たす。なお、TFT基板11bの狭額縁化を優先して、保護回路26を設けない場合には、画素回路28で絶縁破壊などが発生し、TFT基板11bの製造の歩留まりが低下する。本実施の形態においては、TFT基板11bの各画素のスイッチング素子や、あるいは、このスイッチング素子と同一の絶縁基板上にモノリシックに形成された表示用走査信号線駆動回路23、表示用映像信号線駆動回路24に含まれるトランジスタ素子のように、主たる動作を行うトランジスタ素子を、酸化物TFTとしたので、応答性または駆動能力を高くすることができる。また、保護回路26を構成するトランジスタ素子をa-SiTFTとしたので、TFT基板11bの狭額縁化を図ることができ、表示装置の小型化に寄与する。なお、保護回路26は、前掲の特許文献3に開示されているように、ソース配線Smに設けることもでき、図12および図13の形態に限定されない。双方向ダイオードの平面構造図14は、保護回路26を構成する双方向ダイオードをTFTの回路記号を用いて示す回路図である。図14に示すように、ドレインとゲートとを短絡させた2つのTFT26a,26bのうち、TFT26aのゲートをゲート配線Gnに接続し、TFT26bのゲートを隣りのゲート配線Gn1に接続し、さらに、各々のソースを相手のゲートに接続している。図15は、保護回路26およびTFTの模式的な平面図である。図15に示すように、TFT26aにおいて、ゲート配線Gnからゲート電極32aが張り出し、ゲート電極32aの上方に設けられたa-Si半導体のチャネル層33a上で、ソース電極34aとドレイン電極35aとが、間隔を空けて対向している。ドレイン電極35aは、コンタクトホール36aを介して、ゲート電極32aに接続されている。ソース電極34aは、コンタクトホール36bを介して、TFT26bのゲート電極32bに接続されている。TFT26bにおいても同様に、ゲート配線Gn1からゲート電極32bが張り出し、ゲート電極32bの上方に設けられたa-Si半導体のチャネル層33b上で、ソース電極34bとドレイン電極35bとが、間隔を空けて対向している。上記ドレイン電極35bは、コンタクトホール37bを介して、ゲート電極32bに接続されている。ソース電極34bは、コンタクトホール37aを介して、TFT26aのゲート電極32aに接続されている。チャネル層33aおよびチャネル層33bを、いずれもa-Si半導体によって形成しているので、図15に示すチャネル幅W長を酸化物TFTの場合と同じにし、チャネル長L長を酸化物TFTの場合より短くしても、必要なオン抵抗を得ることができる。双方向ダイオードの断面構造図16は、図15に示すA-A’線に沿う、保護回路26の模式的な断面図である。図16に示すように、TFT26aおよび26bは、同一の絶縁基板2上に形成され、パッシベーション膜20によって被覆され保護されている。TFT26aおよび26bは、絶縁基板2上にゲート電極32aおよび32bが形成され、ゲート電極32aおよび32bを第1のゲート絶縁層4が被覆している。ゲート電極32aおよび32bのそれぞれの上方位置において、第1のゲート絶縁層4上に、第2のゲート絶縁層6に相当する第2のゲート絶縁膜6aおよび6bが積層されている。さらに、第2のゲート絶縁膜6aおよび6bのそれぞれの上に、a-Si半導体のチャネル層33aおよび33bが積層されている。チャネル層33aおよび33bの上には、ギャップを設けた導電層38aおよび38bが積層され、導電層38a上には、間隔を空けて対向したソース電極34aおよびドレイン電極35aが形成され、導電層38b上には、間隔を空けて対向したソース電極34bおよびドレイン電極35bが形成されている。ソース電極34aは、TFT26bのゲート電極32b上に延び出し、コンタクトホール36bを介してゲート電極32bに接続されている。ドレイン電極35aは、コンタクトホール36aを介して、自らのゲート電極32aに接続されている。一方、ソース電極34bは、TFT26aのゲート電極32a上に延び出し、コンタクトホール37aを介してゲート電極32aに接続されている。ドレイン電極35bは、コンタクトホール37bを介して、自らのゲート電極32bに接続されている。本発明の回路基板において、上記第1のトランジスタ素子および上記第2のトランジスタ素子のゲート電極は、上記第2の導電層で形成されていることが好ましい。上記構成によれば、上記第1のトランジスタ素子および上記第2のトランジスタ素子のゲート電極を共有化することができるので、上記第1のトランジスタ素子および上記第2のトランジスタ素子を駆動するために必要な配線の数を減らすことができる。また、上記第1のトランジスタ素子のサイズと上記第2のトランジスタ素子のサイズを同サイズに形成し、上記第1のトランジスタ素子と上記第2のトランジスタ素子とを平面視において、完全に重なるような構成とすることもできる。したがって、上記絶縁基板上におけるトランジスタ素子および配線の形成面積を小さくすることができ、集積度の高い回路基板を実現することができる。本発明の回路基板において、上記第1のトランジスタ素子および上記第2のトランジスタ素子のソースドレイン電極は、上記第2の導電層で形成されていることが好ましい。上記構成によれば、上記第1のトランジスタ素子および上記第2のトランジスタ素子のソースドレイン電極を共有化することができるので、上記第1のトランジスタ素子および上記第2のトランジスタ素子を駆動するために必要な配線の数を減らすことができる。また、上記第1のトランジスタ素子および上記第2のトランジスタ素子のソースドレイン電極を共有化することで、上記第1のトランジスタ素子と上記第2のトランジスタ素子とを平面視において、一部が重なるような構成とすることもできる。したがって、上記絶縁基板上におけるトランジスタ素子および配線の形成面積を小さくすることができ、集積度の高い回路基板を実現することができる。さらに上記構成によれば、上記第1のトランジスタ素子に備えられた第1の半導体層の上層または下層の一方には、上記第1の導電層でゲート電極を形成することができ、上記第1の半導体層の上層または下層の他方には、上記第3の導電層で遮光膜を形成することができる。同様に、上記第2のトランジスタ素子に備えられた第2の半導体層の上層または下層の一方には、上記第3の導電層でゲート電極を形成することができ、上記第2の半導体層の上層または下層の他方には、上記第1の導電層で遮光膜を形成することができる。すなわち、上記第1のトランジスタ素子のゲート電極と上記第1のトランジスタ素子の遮光層とは、上記第1の半導体層の対向する両面を覆うように上記第1の半導体層の上層側と下層側にそれぞれ設けることができ、上記第1のトランジスタ素子の遮光層は、上記第2のトランジスタ素子のゲート電極の形成層で形成することができる。一方、上記第2のトランジスタ素子のゲート電極と上記第2のトランジスタ素子の遮光層とは、上記第2の半導体層の対向する両面を覆うように上記第2の半導体層の上層側と下層側にそれぞれ設けることができ、上記第2のトランジスタ素子の遮光層は、上記第1のトランジスタ素子のゲート電極の形成層で形成することができる。したがって、上記構成によれば、上記回路基板の上下両方向からの光が上記半導体層に入射されないように、上記ゲート電極および上記ゲート電極の形成層を用いて遮光することができる構成となっている。上記回路基板を、例えば、液晶表示装置のアクティブマトリクス基板として用いた場合には、従来においては、一般的に、上記アクティブマトリクス基板と対向配置される対向基板側に設けられたブラックマトリクスを用いて、上記半導体層に入射される光を遮光していたため、上記両基板の貼り合わせずれをカバーできるように、大きなマージンが必要であり、その分、液晶表示装置の開口率が下がるようになっていた。一方、上記ゲート電極および上記ゲート電極の形成層を用いて遮光する構成によれば、フォトレジスト工程と同じ精度で位置合わせが可能となるため、従来のように大きなマージンが不要となり、その分、液晶表示装置の開口率を上げることができる。また、上記構成によれば、上記半導体層に対して、より近い箇所で遮光を行うことができる構成であるため、斜め光の遮光にも優れている。本発明の回路基板において、上記第1のトランジスタ素子または上記第2のトランジスタ素子の一方のゲート電極と上記第1のトランジスタ素子または上記第2のトランジスタ素子の他方のソースドレイン電極とは、上記第2の導電層で形成されていることが好ましい。上記構成によれば、例えば、上記第1のトランジスタ素子または上記第2のトランジスタ素子の一方のゲート電極と上記第1のトランジスタ素子または上記第2のトランジスタ素子の他方のソースドレイン電極とが、電気的に接続される回路において、上記ゲート電極と上記ソースドレイン電極とは、上記第2の導電層で形成されているため、コンタクトホールを形成することなく、上記第2の導電層をパターニングするのみで、上記ゲート電極と上記ソースドレイン電極とを電気的に接続することができる。さらに、上記構成によれば、上記第1のトランジスタ素子または上記第2のトランジスタ素子の一方のゲート電極と上記第1のトランジスタ素子または上記第2のトランジスタ素子の他方のソース電極または、ドレイン電極とを一体化することができるので、上記第1のトランジスタ素子と上記第2のトランジスタ素子とを平面視において、重なるように配置することができる。したがって、上記絶縁基板上におけるトランジスタ素子および配線の形成面積を小さくすることができ、集積度の高い回路基板を実現することができる。本発明の回路基板において、上記第1のトランジスタ素子と上記第2のトランジスタ素子とは、平面視において、少なくとも一部が重なるように形成されていることが好ましい。上記構成によれば、上記第1のトランジスタ素子と上記第2のトランジスタ素子とを平面視において、少なくとも一部が重なるように配置することができる。したがって、上記絶縁基板上におけるトランジスタ素子の形成面積を小さくすることができ、集積度の高い回路基板を実現することができる。本発明の回路基板において、上記第1のトランジスタ素子と上記第2のトランジスタ素子とは、平面視において、一部が重なるように形成されていることが好ましい。上記構成によれば、上記第1のトランジスタ素子または上記第2のトランジスタ素子の一方のゲート電極と上記第1のトランジスタ素子または上記第2のトランジスタ素子の他方のソースドレイン電極とが、上記第2の導電層で形成されている場合、上記第1のトランジスタ素子と上記第2のトランジスタ素子とは、平面視において、一部が重なるように配置されている。したがって、上記絶縁基板上におけるトランジスタ素子の形成面積を小さくすることができ、集積度の高い回路基板を実現することができる。本発明の回路基板において、上記第1の半導体層と上記第2の半導体層とは、異なる材料で形成されていることが好ましい。上記構成によれば、例えば、上記第1のトランジスタ素子または上記第2のトランジスタ素子の一方を、サイズを大きくしなくても、比較的に高い移動度を得ることができるが、光に対する感度は低い特性を有する酸化物半導体層をチャネル層として備えた構成とし、他方を、比較的に高い光に対する感度を得ることができるが、移動度は低い特性を有する非晶質シリコン層をチャネル層として備えた構成とすることができる。したがって、以上のように、一つの絶縁基板上に異なる機能を有する第1のトランジスタ素子と第2のトランジスタ素子とを形成することができるので、異なる機能を有するデバイス回路を一つの絶縁基板上に合理的に作製することが可能になる。また、上記例に挙げた場合のように、上記第1のトランジスタ素子に備えられた第1の半導体層と上記第2のトランジスタ素子に備えられた第2の半導体層との相性がよくない場合、これらの半導体層が隣接して形成されると以下に示す問題が生じる。以下、上記第1の半導体層が酸化物半導体層であって、上記第2の半導体層が非晶質シリコン層である場合を例に挙げて説明する。一般的に、非晶質シリコン層は、多数のダングリングボンド非結合電子を有し、このようなダングリングボンドを多量の水素を用いて、水素化処理して得られる。したがって、非晶質シリコン層中には、多量の水素が残存するため、上記酸化物半導体層が上記非晶質シリコン層と隣接して形成されている場合には、上記非晶質シリコン層中の水素が、上記酸化物半導体層に悪影響を及ぼし、上記酸化物半導体層を備えたトランジスタ素子の素子特性の劣化を招いてしまう。上記構成によれば、上記第1の半導体層と上記第2の半導体層との間には、上記第2の導電層が形成される構成となっており、上記第2の導電層により、上述した悪影響を抑制できる構成となっている。したがって、上記第1の半導体層と上記第2の半導体層との材料相性によらず汎用的に用いることができる構成である。本発明の回路基板において、上記第2の半導体層は、非晶質シリコン層および/または微結晶シリコン層を含む半導体層であり、上記第1のトランジスタ素子と上記第2のトランジスタ素子とは、光センサ回路を構成しており、上記第1のトランジスタ素子は、上記光センサ回路のセンサ出力の役割を担っており、上記第2のトランジスタ素子は、上記光センサ回路の光センサ素子の役割を担っていることが好ましい。上記構成によれば、比較的に高い光に対する感度を有する第2のトランジスタ素子を光センサ回路の光センサ素子として用いた回路基板を実現することができる。本発明の回路基板において、上記第1の半導体層は、酸化物半導体層であることが好ましい。上記構成によれば、比較的に高い光に対する感度を有する第2のトランジスタ素子を光センサ回路の光センサ素子として用いており、そのチャネル層のサイズを大きくせずに高い出力電圧が得られる上記第1のトランジスタ素子を光センサ回路の出力アンプセンサ出力素子として用いているので、小型でSN比の高い高性能な光センサ回路を搭載した回路基板を実現することができる。本発明の回路基板においては、上記第2の導電層で形成された容量電極と、上記容量電極とは平面視において少なくとも一部が重なるように、上記第1の導電層または上記第3の導電層の何れか一方で形成された容量対向電極とを備えた容量素子を備えていることが好ましい。上記構成によれば、一つの絶縁基板に、上記第1のトランジスタ素子および上記第2のトランジスタ素子の製造工程と同一の製造工程によって形成できる容量素子がさらに備えられている。したがって、上記第1のトランジスタ素子と上記第2のトランジスタ素子と上記容量素子とを備えた回路基板を、上記容量素子を作り込むための別途の製造工程を追加せずに作製することができる。本発明の回路基板において、上記絶縁基板には、表示領域が備えられており、上記表示領域には、マトリクス状に配された複数の画素が備えられ、上記各画素には、上記各画素のオンオフを制御するスイッチング素子として上記第1のトランジスタ素子または上記第2のトランジスタ素子の一方が設けられており、上記複数の画素の少なくとも一部の画素には、上記第1のトランジスタ素子または上記第2のトランジスタ素子の他方が設けられており、上記第1のトランジスタ素子と上記第2のトランジスタ素子とは、平面視において少なくとも一部が重なるように形成されていることが好ましい。上記構成によれば、上記各画素のオンオフを制御するスイッチング素子として設けられた上記第1のトランジスタ素子または上記第2のトランジスタ素子の一方と上記複数の画素の少なくとも一部の画素に設けられた上記第1のトランジスタ素子または上記第2のトランジスタ素子の他方とを、平面視において重ねることができる。したがって、上記回路基板においては、上記第1のトランジスタ素子および上記第2のトランジスタ素子の形成領域が占める面積を小さくすることができ、各画素における開口率の高い回路基板を実現することができる。本発明の回路基板において、上記各画素には、上記各画素のオンオフを制御するスイッチング素子として、酸化物半導体層で形成された第1の半導体層を備えた第1のトランジスタ素子が形成されており、上記複数の画素の少なくとも一部の画素には、光センサ回路を構成する非晶質シリコン層および/または微結晶シリコン層を含む半導体層で形成された第2の半導体層を備えた第2のトランジスタ素子が形成されていることが好ましい。上記構成によれば、光センサ回路を備えた回路基板において、上記第1のトランジスタ素子と上記第2のトランジスタ素子とを平面視において重ねることができるので、上記光センサ回路が備えられた画素における上記第1のトランジスタ素子および上記第2のトランジスタ素子の形成領域が占める面積を小さくすることができ、開口率の高い回路基板を実現することができる。このような高い開口率を有する回路基板を用いて、例えば、液晶表示装置を作製した場合、バックライトを備えた液晶表示装置などにおいては、上記バックライトの光量を削減できるので、結果として低消費電力化を実現できる。また、このような回路基板を用いることにより、光センサ機能を備えた表示装置、例えば、タッチパネルエリアセンサ機能を備えたタッチパネル一体型の表示装置を実現することができる。なお、上記光センサ回路は、画素毎に設けられてもよいし、特定の色を表示する画素毎に設けられてもよいし、複数の画素に跨って設けられてもよい。さらに、上記構成によれば、上記各画素には、チャネル層のサイズを大きくしなくても、比較的に高い移動度を得ることができる酸化物半導体層をチャネル層として備えている上記第1のトランジスタ素子が形成されている構成となっている。したがって、上記構成によれば、上記各画素に備えられた上記第1のトランジスタ素子のサイズを小さく形成できるので、上記各画素において、光を透過できる領域の比を示す開口率の高い回路基板を実現することができる。このような高い開口率を有するアクティブマトリクス基板を用いて、表示装置を作製した場合、例えば、バックライトを備えた液晶表示装置などにおいては、上記バックライトの光量を削減できるので、結果として低消費電力化を実現できる。本発明の回路基板において、上記表示領域の周辺領域には、上記表示領域に形成されている上記第1のトランジスタ素子と上記第2のトランジスタ素子とを駆動させる駆動回路が備えられており、上記駆動回路には、酸化物半導体層で形成された上記第1の半導体層を備えた第1のトランジスタ素子を備えていることが好ましい。上記構成によれば、上記表示領域の周辺領域に形成されている上記駆動回路には、上記第1のトランジスタ素子が備えられている。上記第1のトランジスタ素子は、酸化物半導体層をチャネル層として備えているため、サイズを大きくしなくても、比較的に高い移動度を得ることができるので、上記表示領域の周辺領域における上記駆動回路の形成領域を小さくすることができるので、額縁領域が縮小された回路基板を実現することができる。本発明の回路基板においては、上記各画素のオンオフを制御するスイッチング素子として設けられたトランジスタ素子を保護する保護回路が備えられており、上記保護回路には、非晶質シリコン層および/または微結晶シリコン層を含む半導体層で形成された上記第2のトランジスタ素子が備えられていることが好ましい。上記構成によれば、上記保護回路には、非晶質シリコン層および/または微結晶シリコン層を含む半導体層をチャネル層として備え、比較的に移動度が低い上記第2のトランジスタ素子が備えられている。上記保護回路に上記第2のトランジスタ素子を備える構成とすることによって、酸化物半導体層をチャネル層として備えた上記第1のトランジスタ素子を上記保護回路に備えた場合と比較して、上記保護回路の占有面積を小さくすることができる。したがって、上記構成によれば、外部からの静電気などのノイズなどから上記回路基板における上記表示領域に形成されているトランジスタ素子を保護することができるとともに、上記表示領域の周辺領域における上記保護回路の形成領域を小さくすることができるので、額縁領域が縮小された回路基板を実現することができる。本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。"