フィルタ回路と、前記フィルタ回路のカットオフ周波数を調整するための信号であるカットオフ周波数調整結果を前記フィルタ回路に対して与えるカットオフ周波数補償回路と、前記フィルタ回路の出力に基づき、前記フィルタ回路のQ値を調整するための信号であるQ値調整信号を前記フィルタ回路に対して与えるQ値補償回路とを具備し、前記カットオフ周波数補償回路は、前記フィルタ回路の容量成分を調整することによって前記フィルタ回路の前記カットオフ周波数を所望の値に調整可能であり、前記Q値補償回路は、前記カットオフ周波数補償回路による前記フィルタ回路の前記カットオフ周波数の調整の後に、前記フィルタ回路の抵抗成分を調整することによって前記フィルタ回路の前記Q値を所望の値に調整可能であることを特徴とする半導体集積回路。請求項1において、前記フィルタ回路は入力信号から所定の周波数より高い周波数の成分をカットオフした結果の信号を出力するローパスフィルタであり、前記カットオフ周波数補償回路は、前記ローパスフィルタの前記容量成分の充電と放電との少なくともいずれか一方を利用した時間積分によって前記容量成分の誤差を検出して当該誤差の検出結果に基づき前記容量成分の前記誤差を補償可能であることを特徴とする半導体集積回路。請求項2において、前記Q値補償回路は、基準電圧発生器と、振幅比較器と、制御レジスタとを含み、前記基準電圧発生器は、前記ローパスフィルタの出力端子の出力信号の振幅を判定するための基準電圧を生成するものであり、前記振幅比較器は、前記基準電圧発生器から生成される前記基準電圧と前記ローパスフィルタの前記出力信号の前記振幅とを比較するものであり、前記制御レジスタは、前記ローパスフィルタの前記抵抗成分を調整するQ値制御情報を格納するものであり、前記振幅比較器が前記基準電圧発生器から生成される前記基準電圧よりも前記ローパスフィルタの前記出力信号の前記振幅のほうが大きいと判定した場合には、前記ローパスフィルタの前記出力信号の前記振幅を減少させるように前記Q値制御情報の値を変更し、前記振幅比較器が前記基準電圧発生器から生成される前記基準電圧よりも前記ローパスフィルタの前記出力信号の前記振幅のほうが小さいと判定した場合には、前記ローパスフィルタの前記出力信号の前記振幅を増加させるように前記Q値制御情報の値を変更することを特徴とする半導体集積回路。請求項3において、前記Q値補償回路は、前記所望の値の前記ローパスフィルタのカットオフ周波数の周期よりも十分長い期間に所定の電圧レベルに設定される調整入力信号を生成して前記ローパスフィルタの入力端子に供給するものであり、前記調整入力信号に前記ローパスフィルタが実質的に直流応答することによって前記ローパスフィルタの前記出力端子に生成される直流応答出力信号の電圧が所定の基準レベルと一致するように、前記Q値補償回路は前記ローパスフィルタの直流ゲインの変動を前記調整入力信号の電圧変化によって相殺可能であることを特徴とする半導体集積回路。請求項3において、前記ローパスフィルタは、サレンキー型ローパスフィルタであることを特徴とする半導体集積回路。請求項3において、前記ローパスフィルタは、従属接続された複数の演算増幅器を含むアクティブローパスフィルタであることを特徴とする半導体集積回路。請求項3において、前記ローパスフィルタは、従属接続された複数のローパスフィルタを含むことを特徴とする半導体集積回路。請求項3において、前記半導体集積回路は、ダイレクトダウンコンバージョン方式の受信機を構成する低雑音増幅器と受信ミキサとRF発振器とチャンネル選択フィルタとを具備し、前記チャンネル選択フィルタは、前記ローパスフィルタによって構成され、前記カットオフ周波数補償回路は、前記チャンネル選択フィルタとして構成された前記ローパスフィルタの前記容量成分を調整することによって前記ローパスフィルタの前記カットオフ周波数を前記所望の値に調整可能であり、前記Q値補償回路は、前記カットオフ周波数補償回路による前記ローパスフィルタの前記カットオフ周波数の前記調整の後に、前記ローパスフィルタの前記抵抗成分を調整することによって前記ローパスフィルタの前記Q値を前記所望の値に調整可能であることを特徴とする半導体集積回路。請求項8において、前記ダイレクトダウンコンバージョン方式の受信機は、ロングタームエボリューション方式に対応可能であることを特徴とする半導体集積回路。請求項8において、前記ダイレクトダウンコンバージョン方式の受信機は、マルチ入力マルチ出力通信システムとダイバーシティ受信とに対応可能であることを特徴とする半導体集積回路。フィルタ回路と、前記フィルタ回路のカットオフ周波数を調整するための信号であるカットオフ周波数調整結果を前記フィルタ回路に対して与えるカットオフ周波数補償回路と、前記フィルタ回路の出力に基づき、前記フィルタ回路のQ値を調整するための信号であるQ値調整信号を前記フィルタ回路に対して与えるQ値補償回路とを具備する半導体集積回路の動作方法であって、前記カットオフ周波数補償回路を使用して、前記フィルタ回路の容量成分を調整することによって前記フィルタ回路の前記カットオフ周波数を所望の値に調整するステップと、前記カットオフ周波数補償回路を使用して前記フィルタ回路の前記カットオフ周波数を調整する前記ステップの後に、前記Q値補償回路を使用して、前記フィルタ回路の抵抗成分を調整することによって前記フィルタ回路の前記Q値を所望の値に調整するステップとを有することを特徴とする半導体集積回路の動作方法。請求項11において、前記フィルタ回路は入力信号から所定の周波数より高い周波数の成分をカットオフした結果の信号を出力するローパスフィルタであり、前記カットオフ周波数補償回路は、前記ローパスフィルタの前記容量成分の充電と放電との少なくともいずれか一方を利用した時間積分によって前記容量成分の誤差を検出して当該誤差の検出結果に基づき前記容量成分の前記誤差を補償可能であることを特徴とする半導体集積回路の動作方法。請求項12において、前記Q値補償回路は、基準電圧発生器と、振幅比較器と、制御レジスタとを含み、前記基準電圧発生器は、前記ローパスフィルタの出力端子の出力信号の振幅を判定するための基準電圧を生成するものであり、前記振幅比較器は、前記基準電圧発生器から生成される前記基準電圧と前記ローパスフィルタの前記出力信号の前記振幅とを比較するものであり、前記制御レジスタは、前記ローパスフィルタの前記抵抗成分を調整するQ値制御情報を格納するものであり、前記振幅比較器が前記基準電圧発生器から生成される前記基準電圧よりも前記ローパスフィルタの前記出力信号の前記振幅のほうが大きいと判定した場合には、前記ローパスフィルタの前記出力信号の前記振幅を減少させるように前記Q値制御情報の値を変更し、前記振幅比較器が前記基準電圧発生器から生成される前記基準電圧よりも前記ローパスフィルタの前記出力信号の前記振幅のほうが小さいと判定した場合には、前記ローパスフィルタの前記出力信号の前記振幅を増加させるように前記Q値制御情報の値を変更することを特徴とする半導体集積回路の動作方法。請求項13において、前記Q値補償回路は、前記所望の値の前記ローパスフィルタのカットオフ周波数の周期よりも十分長い期間に所定の電圧レベルに設定される調整入力信号を生成して前記ローパスフィルタの入力端子に供給するものであり、前記調整入力信号に前記ローパスフィルタが実質的に直流応答することによって前記ローパスフィルタの前記出力端子に生成される直流応答出力信号の電圧が所定の基準レベルと一致するように、前記Q値補償回路は前記ローパスフィルタの直流ゲインの変動を前記調整入力信号の電圧変化によって相殺可能であることを特徴とする半導体集積回路の動作方法。請求項13において、前記ローパスフィルタは、サレンキー型ローパスフィルタであることを特徴とする半導体集積回路の動作方法。請求項13において、前記ローパスフィルタは、従属接続された複数の演算増幅器を含むアクティブローパスフィルタであることを特徴とする半導体集積回路の動作方法。請求項13において、前記ローパスフィルタは、従属接続された複数のローパスフィルタを含むことを特徴とする半導体集積回路の動作方法。請求項13において、前記半導体集積回路は、ダイレクトダウンコンバージョン方式の受信機を構成する低雑音増幅器と受信ミキサとRF発振器とチャンネル選択フィルタとを具備し、前記チャンネル選択フィルタは、前記ローパスフィルタによって構成され、前記カットオフ周波数補償回路は、前記チャンネル選択フィルタとして構成された前記ローパスフィルタの前記容量成分を調整することによって前記ローパスフィルタの前記カットオフ周波数を前記所望の値に調整可能であり、前記Q値補償回路は、前記カットオフ周波数補償回路による前記ローパスフィルタの前記カットオフ周波数の前記調整の後に、前記ローパスフィルタの前記抵抗成分を調整することによって前記ローパスフィルタの前記Q値を前記所望の値に調整可能であることを特徴とする半導体集積回路の動作方法。請求項18において、前記ダイレクトダウンコンバージョン方式の受信機は、ロングタームエボリューション方式に対応可能であることを特徴とする半導体集積回路の動作方法。請求項18において、前記ダイレクトダウンコンバージョン方式の受信機は、マルチ入力マルチ出力通信システムとダイバーシティ受信とに対応可能であることを特徴とする半導体集積回路の動作方法。本発明者等は本発明に先立って、第3世代のWCDMAの送受信をサポートする携帯電話端末などに搭載される半導体集積回路の研究開発に従事した。最初に、第3世代のWCDMAの送受信をサポートするレシーバーとして、前記背景技術に記載のようにダイレクトコンバージョンWCDMAレシーバーのアーキテクチャーが採用された。その結果、前記背景技術に記載のように、希望チャンネル外の妨害信号を抑圧するためのチャンネル選択フィルタが必要となった。一方、この研究開発の途中でロングタームエボリューションと呼ばれる携帯電話の新しい規格への対応が要求されるものであった。従来の規格ではベースバンド信号帯域幅は固定であったのに対して、LTE方式では複数の帯域幅から選択して使用できるものである。すなわち、GSM方式では、チャネル帯域幅は例えば270kHzの固定の値が使用され、WCDMA方式ではチャネル帯域幅は例えば3.84MHzの固定の値が使用されていたのに対して、周波数分割多重方式のLTE方式では1.4MHz、3MHz、5MHz、10MHz、15MHz、20MHzから1個のチャネル帯域幅を選択して使用することが可能となる。直交ミキサを使用して、RF受信信号を同相と直交成分に分けてベースバンド信号に直接変換するダイレクトコンバージョンアーキテクチャーでは、ベースバンド信号帯域幅を選択受信するチャネル選択フィルタのカットオフ周波数は、チャネル帯域幅の略1/2となる。また、低面積化のためには、GSM、WCDMA、LTEの異なるモードを1チップで受信するマルチモードレシーバーの市場要求が高い。その結果、ダイレクトコンバージョンWCDMAレシーバーをマルチモードに対応させるためには、チャンネル選択フィルタのカットオフ周波数を複数個に可変することが必要となった。尚、GSMはGlobalSystemforMobileCommunicationsの略であり、WCDMAはWidebandCodeDivisionMultipleAccessの略である。本発明者等は本発明に先立って、上記特許文献1と上記非特許文献2とに記載されたフィルタ調整方式に関して検討を行った。上記特許文献1に記載されたフィルタ調整方式ではフィルタに設定すべき遮断周波数と同一の周波数を持つ第1の信号と第2の信号とを位相比較器の一方の入力端子とアクティブフィルタの入力端子にそれぞれ供給する必要があるので、上記特許文献1に記載されたフィルタ調整方式をLTE方式のみに適用するためだけでも、第1の信号と第2の信号の周波数をLTE方式の複数のベースバンド信号帯域幅のいずれにも設定する必要がある。そのためには、フェーズロックドループ回路を使用して、PLL回路の大きな可変分周比を有する分周器により第1と第2の信号の周波数を大きな変化幅で変更するものとなる。しかし、LTE方式の複数のベースバンド信号帯域幅である1.4MHz、3MHz、5MHz、10MHz、15MHz、20MHzの6種類のベースバンド帯域幅に対応するカットオフ周波数を生成するための可変分周比を分周器を持つ必要があり、さらに90度位相が異なる信号を生成する必要があるので、信号生成の回路設計が煩雑となると言う問題がある。上記非特許文献2に記載されたフィルタ調整方式では、メインフィルタを19.7MHzのカットオフ周波数に設定するためには、19.7MHzの周波数に近い20MHzの周波数のレプリカ入力信号と基準信号とはレプリカフィルタの入力端子と位相比較器の一方の入力端子とにそれぞれ供給する必要が有る。従って、上記非特許文献2に記載のフィルタ調整方式をLTE方式に適用するためには、レプリカ入力信号と基準信号の周波数をLTE方式の複数のベースバンド信号帯域幅の全てに設定する必要がある。その結果、PLL回路の分周器は上述した6種類の可変分周比を持つ必要があり、さらに90度位相が異なる信号を生成する必要があるので、信号生成の回路設計が煩雑となると言う問題がある。上記特許文献1に記載されたフィルタ調整方式では、基準電圧発生回路から生成され振幅比較器の他方の入力端子に供給される基準電圧が、Q値を規定するための所定の振幅値を示すためにアクティブフィルタの入力端子に供給される第2の信号の電圧振幅とDC利得とQ値との積に設定されている。その結果、アクティブフィルタのDC利得のバラツキによりアクティブフィルタの出力信号の振幅値が変動しても、基準電圧がDC利得のバラツキに応答して変化しないので、振幅比較器の振幅比較結果によってアクティブフィルタのQ値を正確に調整することが不可能となる。一方、上記非特許文献2に記載されたフィルタ調整方式では、基準信号基準電圧発生器の10ビットのR-2Rデジタルアナログ変換器から生成されて振幅比較器の他方の入力端子に供給される基準電圧が16Vin/πの一定値に設定されている。尚、電圧Vinは、レプリカフィルタの入力端子に供給されるレプリカ入力信号の電圧である。従って、トータル帰還抵抗によるレプリカフィルタのピーク周波数の調整で生じるレプリカフィルタのDC利得の変動によって更にレプリカフィルタのピーク周波数での出力電圧信号の電圧信号振幅が変動しても基準電圧が一定値に設定されているので、振幅比較器の振幅比較結果によってレプリカフィルタのQ値を正確に調整することが不可能となる言う問題も本発明に先立った本発明者等による検討によって明らかとされた。本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。従って、本発明の目的とするところは、半導体集積回路に集積化された内蔵フィルタの周波数特性を正確に設定することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。すなわち、本発明の代表的な実施の形態による半導体集積回路は、フィルタ回路と、前記フィルタ回路のカットオフ周波数を調整するための信号であるカットオフ周波数調整結果を前記フィルタ回路に対して与えるカットオフ周波数補償回路と、前記フィルタ回路の出力に基づき、前記フィルタ回路のQ値を調整するための信号であるQ値調整信号を前記フィルタ回路に対して与えるQ値補償回路とを具備する。前記カットオフ周波数補償回路は、前記フィルタ回路の容量成分を調整することによって前記フィルタ回路の前記カットオフ周波数を所望の値に調整可能である。前記Q値補償回路は、前記カットオフ周波数補償回路による前記フィルタ回路の前記カットオフ周波数の調整の後に、前記フィルタ回路の抵抗成分を調整することによって前記フィルタ回路の前記Q値を所望の値に調整可能とされたことを特徴とするものである。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、本発明によれば、半導体集積回路に集積化された内蔵フィルタの周波数特性を正確に設定することができる。1.実施の形態の概要まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。1本発明の代表的な実施の形態による半導体集積回路は、フィルタ回路と、前記フィルタ回路のカットオフ周波数を調整するための信号であるカットオフ周波数調整結果を前記フィルタ回路に対して与えるカットオフ周波数補償回路と、前記フィルタ回路の出力に基づき、前記フィルタ回路のQ値を調整するための信号であるQ値調整信号を前記フィルタ回路に対して与えるQ値補償回路とを具備する。前記カットオフ周波数補償回路は、前記フィルタ回路の容量成分を調整することによって前記フィルタ回路の前記カットオフ周波数を所望の値に調整可能である。前記Q値補償回路は、前記カットオフ周波数補償回路による前記フィルタ回路の前記カットオフ周波数の調整の後に、前記フィルタ回路の抵抗成分を調整することによって前記フィルタ回路の前記Q値を所望の値に調整可能とされたことを特徴とするものである。前記実施の形態によれば、半導体集積回路に集積化された内蔵フィルタの周波数特性を正確に設定することができる。好適な実施の形態では、前記フィルタ回路は、入力信号から所定の周波数より高い周波数の成分をカットオフした結果の信号を出力するローパスフィルタである。前記カットオフ周波数補償回路は、前記ローパスフィルタの前記容量成分の充電と放電との少なくともいずれか一方を利用した時間積分によって前記容量成分の誤差を検出して当該誤差の検出結果に基づき前記容量成分の前記誤差を補償可能であることを特徴とするものである。他の好適な実施の形態では、前記Q値補償回路は、基準電圧発生器と、振幅比較器と、制御レジスタとを含む。前記基準電圧発生器は、前記ローパスフィルタの出力端子の出力信号の振幅を判定するための基準電圧を生成するものである。前記振幅比較器は、前記基準電圧発生器から生成される前記基準電圧と前記ローパスフィルタの前記出力信号の前記振幅とを比較するものである。前記制御レジスタは、前記ローパスフィルタの前記抵抗成分を調整するQ値制御情報を格納するものである。前記振幅比較器が前記基準電圧発生器から生成される前記基準電圧よりも前記ローパスフィルタの前記出力信号の前記振幅のほうが大きいと判定した場合には、前記ローパスフィルタの前記出力信号の前記振幅を減少させるように前記Q値制御情報の値を変更する。前記振幅比較器が前記基準電圧発生器から生成される前記基準電圧よりも前記ローパスフィルタの前記出力信号の前記振幅のほうが小さいと判定した場合には、前記ローパスフィルタの前記出力信号の前記振幅を増加させるように前記Q値制御情報の値を変更することを特徴とするものである。より好適な実施の形態では、前記Q値補償回路は、前記所望の値の前記ローパスフィルタのカットオフ周波数の周期よりも十分長い期間に所定の電圧レベルに設定される調整入力信号を生成して前記ローパスフィルタの入力端子に供給するものである。前記調整入力信号に前記ローパスフィルタが実質的に直流応答することによって前記ローパスフィルタの前記出力端子に生成される直流応答出力信号の電圧が所定の基準レベルと一致するように、前記Q値補償回路は前記ローパスフィルタの直流ゲインの変動を前記調整入力信号の電圧変化によって相殺可能であることを特徴とするものである。他のより好適な実施の形態では、前記ローパスフィルタは、サレンキー型ローパスフィルタであることを特徴とするものである。更に他のより好適な実施の形態では、前記ローパスフィルタは、従属接続された複数の演算増幅器を含むアクティブローパスフィルタであることを特徴とするものである。別のより好適な実施の形態では、前記ローパスフィルタは、従属接続された複数のローパスフィルタを含むことを特徴とするものである。更に別のより好適な実施の形態では、前記半導体集積回路は、ダイレクトダウンコンバージョン方式の受信機を構成する低雑音増幅器と受信ミキサとRF発振器とチャンネル選択フィルタとを具備する。前記チャンネル選択フィルタは、前記ローパスフィルタによって構成される。前記カットオフ周波数補償回路は、前記チャンネル選択フィルタとして構成された前記ローパスフィルタの前記容量成分を調整することによって前記ローパスフィルタの前カットオフ周波数を前記所望の値に調整可能である。前記Q値補償回路は、前記カットオフ周波数補償回路による前記ローパスフィルタの前記カットオフ周波数の前調整の後に、前記ローパスフィルタの前記抵抗成分を調整することによって前記ローパスフィルタの前記Q値を前記所望の値に調整可能であることを特徴とするものである。具体的な実施の形態では、前記ダイレクトダウンコンバージョン方式の受信機は、ロングタームエボリューション方式に対応可能であることを特徴とするものである。他の具体的な実施の形態では、前記ダイレクトダウンコンバージョン方式の受信機は、マルチ入力マルチ出力通信システムとダイバーシティ受信とに対応可能であることを特徴とするものである。2本発明の別の観点の代表的な実施の形態は、フィルタ回路と、前記フィルタ回路のカットオフ周波数を調整するための信号であるカットオフ周波数調整結果を前記フィルタ回路に対して与えるカットオフ周波数補償回路と、前記フィルタ回路の出力に基づき、前記フィルタ回路のQ値を調整するための信号であるQ値調整信号を前記フィルタ回路に対して与えるQ値補償回路とを具備する半導体集積回路の動作方法であって、前記カットオフ周波数補償回路を使用して、前記ローパスフィルタの容量成分を調整することによって前記ローパスフィルタのカットオフ周波数を所望の値に調整するステップと、前記カットオフ周波数補償回路を使用して前記ローパスフィルタの前記カットオフ周波数を調整する前記ステップの後に、前記Q値補償回路を使用して、前記ローパスフィルタの抵抗成分を調整することによって前記ローパスフィルタの前記Q値を所望の値に調整するステップを有することを特徴とするものである。前記実施の形態によれば、半導体集積回路に集積化された内蔵フィルタの周波数特性を正確に設定することができる。2.実施の形態の詳細次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。[実施の形態1]《半導体集積回路の構成》図1は、ロングタームエボリューション方式に対応可能なダイレクトコンバージョンマルチモードレシーバーのためのチャンネル選択フィルタとしてのフィルタ回路1と、フィルタ回路1の周波数特性を設定するためのカットオフ周波数補償回路2とQ値補償回路3を含む本発明の実施の形態1による半導体集積回路の構成を示す図である。チャンネル選択フィルタとしてのフィルタ回路1の入力端子に入力切り換えスイッチSW10の出力端子が接続され、入力切り換えスイッチSW10の一方の入力端子にダイレクトコンバージョンマルチモードレシーバーの受信ミキサから生成されるベースバンド入力信号が供給され、入力切り換えスイッチSW10の他方の入力端子にQ値補償回路3から生成されるQ値調整入力信号が供給され、入力切り換えスイッチSW10の切り換え制御端子にはQ値補償回路3から生成されるスイッチ制御信号が供給される。カットオフ周波数補償回路2は素子バラツキに起因するフィルタ回路1のカットオフ周波数のバラツキを補償するカットオフ周波数調整結果をフィルタ回路1に出力する一方、Q値補償回路3は入力切り換えスイッチSW10を制御することによって素子バラツキに起因するQ値のバラツキを補償するためにQ値調整入力信号とスイッチ制御信号とを入力切り換えスイッチSW10に出力して、最終的にQ値調整信号をフィルタ回路1に出力する。《半導体集積回路の更に詳細な構成》図2は、図1に示した本発明の実施の形態1による半導体集積回路の更に詳細な構成を示す図である。図2に示すように、チャンネル選択フィルタとしてのフィルタ回路1は、バイカッド構成のアクティブRCローパスフィルタによって構成されている。すなわち、図2のフィルタ回路1では、第1段目が入力抵抗R1と演算増幅器OP1と帰還容量C1を含む完全積分器によって構成され、第2段目が入力抵抗R2と演算増幅器OP2と帰還容量C2と帰還抵抗R3を含む不完全積分器によって構成されている。第1段目では、入力抵抗R1の一端と他端とは入力切り換えスイッチSW10の出力端子と演算増幅器OP1の反転入力端子とにそれぞれ接続され、帰還容量C1は演算増幅器OP1の反転入力端子と出力端子の間に接続され、演算増幅器OP1の非反転入力端子にはコモンモード電圧Vcが供給される。第2段目では、入力抵抗R2の一端と他端とは第1段目の演算増幅器OP1の出力端子と第2段目の演算増幅器OP2の反転入力端子とにそれぞれ接続され、帰還容量C2と帰還抵抗R3は演算増幅器OP2の反転入力端子と出力端子の間に並列接続され、演算増幅器OP2の非反転入力端子にはコモンモード電圧Vcが供給される。第2段目の演算増幅器OP2の出力端子は電圧利得が1の信号反転器INVの入力端子に接続され、信号反転器INVの出力端子は抵抗R4を介して第1段目の演算増幅器OP1の反転入力端子に接続されている。電圧利得が1の信号反転器INVは、入力抵抗R4と演算増幅器OP3と帰還抵抗R4によって構成されている。すなわち、入力抵抗R4が演算増幅器OP3の反転入力端子に接続され、帰還抵抗R4が演算増幅器OP3の反転入力端子と出力端子との間に接続され、演算増幅器OP3の非反転入力端子にはコモンモード電圧Vcが供給される。入力抵抗R4と帰還抵抗R4とが略同一の抵抗値に設定されることによって、信号反転器INVは電圧利得が1の反転バッファ増幅器として機能する。図2に示したチャンネル選択フィルタの入力電圧と出力電圧とをそれぞれV1とV2として、第1段目の演算増幅器OP1の出力端子の電圧をV3とする。第1段目の演算増幅器OPA1の入力端子の電流の総和はゼロであるので、次式が成立する。また、第2段目の演算増幅器OP2の入力端子の電流の総和もゼロであるので、次式が成立する。上記式から、次式が成立する。上記式を上記式に代入すると、次式が成立する。上記式を変形すると、次式が成立する。ここで、s=j2πfであって、C1=C2=C、R2=R4の場合には、ω0とQとカットオフ周波数fcとは、それぞれ次式で与えられる。また上記式で与えられる伝達関数Hは、カットオフ周波数fcよりも十分に低い周波数の入力信号では、下記のような直流ゲインDCgainになる。更に上記式で与えられる伝達関数Hはカットオフ周波数fcでは、下記のように近似される。従って、図2に示す本発明の実施の形態1では、ダイレクトコンバージョンマルチモードレシーバーのチャンネル選択フィルタをLTE方式の各ベースバンド信号帯域幅に対応させるために、カットオフ周波数を略10MHz→7.5MHz→5MHz→2.5MHz→1.5MHz→700kHzと、高周波数から低周波数に切り換える。その結果、周波数fの低下に従ってs=j2πfの値も低下するので、伝達関数Hを周波数fの低下に対して略一定とするために、周波数fの低下に従って帰還容量Cの値を増加させ、ω0の値を低下する。また半導体集積回路に集積可能な帰還容量Cの値の増加は面積増加につながるため、周波数fの低下に従ってQ=R3/R2の値を低下させて、上記式の分母の第2項の増加によって、伝達関数Hを周波数fの低下に対して略一定とすることが可能である。そのためには、図1に示す本発明の実施の形態1によるチャンネル選択フィルタにおいて、第2段の演算増幅器OP2の反転入力端子と反転出力端子との間に接続されている帰還抵抗R3を可変抵抗として、周波数fの低下に従って可変帰還抵抗R3の抵抗値を低下するものである。《カットオフ周波数補償回路とQ値補償回路3との機能》図2に示した本発明の実施の形態1による半導体集積回路に内蔵されたチャンネル選択フィルタとしてのフィルタ回路1の直流ゲインDCgainは上記式で示されたようにDCgain=R2/R1で決定される。更に容量C1=C2=Cとすると、カットオフ周波数fcとQ値とはそれぞれ上記式と上記式とで示されたようにfc=2πCR2とQ=R3/R2とで決定することができる。図1と図2に示した本発明の実施の形態1による半導体集積回路に内蔵されたチャンネル選択フィルタとしてのフィルタ回路1の周波数特性校正動作では、半導体集積回路の素子バラツキによってカットオフ周波数fcが影響されないように、最初にカットオフ周波数補償回路2が容量C1、C2の容量値Cを正確な値に補償することによって、上記式で示されるカットオフ周波数fcをLTE方式の所望のベースバンド信号帯域幅に設定する。その後、図1と図2とに示した本発明の実施の形態1による半導体集積回路に内蔵されたチャンネル選択フィルタとしてのフィルタ回路1の周波数特性校正動作では、半導体集積回路の素子バラツキによってQ値が影響されないように、Q値補償回路3が帰還抵抗R3の抵抗値を調整することによって、上記式で示されるQ値を所望の値に設定する。図2に示すようにQ値補償回路3は、フィルタ回路1の出力振幅と基準電圧生成器Ref50の基準電圧VrefQとを比較する振幅比較器50と、振幅比較器50の振幅比較結果が供給される制御回路51と、Q値制御情報を格納する制御レジスタ52によって構成されている。制御回路51から生成されるカットオフ周波数fcを有するQ値調整入力信号が入力切り換えスイッチSW10を介してフィルタ回路1の入力端子に供給されるので、上記式で示される伝達関数Hに依存する出力電圧信号がフィルタ回路1の出力端子に生成される。振幅比較器50と制御回路51とはフィルタ回路1の出力振幅と基準電圧VrefQとが一致するように、帰還抵抗R3の抵抗値を調整するQ値制御情報を制御レジスタ52に設定するものである。その結果、図2に示したQ値補償回路3を使用することによって、ダイレクトコンバージョンマルチモードレシーバーの受信ミキサから生成されるLTE方式の所望のベースバンド入力信号の信号帯域幅においてカットオフ周波数fcの付近の信号成分に対するフィルタ回路1の利得としてのQ値を所望の値に設定することが可能となる。入力切り換えスイッチSW10を介してフィルタ回路1の入力端子に供給されるカットオフ周波数fcを有するQ値調整入力信号の入力信号ピーク電圧Vinpkは、フィルタ回路1の演算増幅器OP1と演算増幅器OP2の非反転入力端子に供給されるコモンモード電圧Vcと電圧振幅Vpklとによって下記のようになる。一方、フィルタ回路1の演算増幅器OP1と演算増幅器OP2では、出力端子の直流電圧レベルが非反転入力端子に供給されるコモンモード電圧Vcと一致するようにコモンモードフィードバック回路が使用されている。その結果、フィルタ回路1の出力端子から生成されるカットオフ周波数fcを有する出力電圧信号の出力信号ピーク電圧Voutpkは、下記のようになる。一方、フィルタ回路1において設定すべき所望のQ値がQ0であるとすると、基準電圧生成器Ref50の基準電圧VrefQは、下記のように設定されている。Q値補償回路3がQ値を所望の値Q0に設定するQ値補償動作を開始した直後において例えば初期のQ値が所望の値Q0よりも大きい場合には、上記式のフィルタ回路1の出力信号ピーク電圧Voutpkは上記式の基準電圧生成器Ref50の基準電圧VrefQよりも大きな値となる。このような場合には、振幅比較器50と制御回路51とはフィルタ回路1の出力信号ピーク電圧Voutpkと基準電圧生成器Ref50の基準電圧VrefQとが一致するように帰還抵抗R3の抵抗値を減少することでQ値を初期のQ値よりも低下する。その後、更に振幅比較器50と制御回路51とはフィルタ回路1の出力信号ピーク電圧Voutpkと基準電圧生成器Ref50の基準電圧VrefQとが一致しているか判別して、いまだフィルタ回路1の出力信号ピーク電圧Voutpkが基準電圧生成器Ref50の基準電圧VrefQよりも大きな値である場合には、Q値を更に減少する。このような動作を反復することにより、半導体集積回路の素子バラツキがあったとしても、フィルタ回路1のQ値を所望の値に設定することが可能となる。Q値補償回路3によるQ値補償動作はQ値補償回路3が帰還抵抗R3の抵抗値を調整することで上記式に示されるQ値を所望の値に調整することが可能なので、Q値を所望の値に調整することが可能となる。《カットオフ周波数補償回路の構成》図3は、図1と図2とに示した本発明の実施の形態1による半導体集積回路のカットオフ周波数補償回路2の構成を示す図である。図3に示したように、カットオフ周波数補償回路2は、基準電圧発生器10、抵抗回路20、電圧電流変換器30、充電回路40、放電回路50、切り換えスイッチ60、キャリブレーション容量70、電圧比較器80、ラッチ90を含んでいる。さらに、カットオフ周波数補償回路2は、クロック供給回路100、リセット回路110、サーチ回路120、チャンネル選択フィルタ1、キャリブレーション終了制御回路160を含んでいる。また、図3に示すカットオフ周波数補償回路2とチャンネル選択フィルタ1とは、半導体集積回路を構成するシリコン半導体チップの内部に集積化されている。特に図3に示したチャンネル選択フィルタ1は、図2に示したフィルタ回路1で説明したように、第1段目が入力抵抗R1と演算増幅器OP1と帰還容量C1を含む完全積分器によって構成され、第2段目が入力抵抗R2と演算増幅器OP2と帰還容量C2と帰還抵抗R3を含む不完全積分器によって構成され、更に信号反転器INVと帰還抵抗R4とを含んでいる。更に図3に示したチャンネル選択フィルタ1は、図3の右下に象徴的に示すように、図2に示すフィルタ回路1に含まれた2個の帰還容量C1と帰還容量C2との各容量としてのフィルタ容量151とを含むものである。図3に示すカットオフ周波数補償回路2は、チャンネル選択フィルタ1の通常動作に先立ったキャリブレーション動作を実行することによってチャンネル選択フィルタ1を所定の周波数特性にチューニングする。周波数チューニングは、フィルタ容量151のチューニングによって実行される。従って、カットオフ周波数補償回路2によるキャリブレーション動作の実行完了の後に、所定の周波数特性にチューニングされたチャンネル選択フィルタ1はLTE方式に対応するダイレクトコンバージョンマルチモードレシーバーで妨害信号を抑圧するものである。以下に、カットオフ周波数補償回路2を構成する各回路の構成と動作とに関して、更に詳細に説明する。基準電圧発生器10は、例えば、バンドギャップリファレンス電圧発生回路等によって構成されることによって、半導体集積回路の製造プロセス、動作温度、電源電圧等の影響を実質的に受けることが無い略安定したバンドギャップリファレンス電圧VBRGを生成する。すなわち、基準電圧発生器10からのバンドギャップリファレンス電圧VBRGは、変動の極めて小さな定電圧として考えることができる。また、外部から高精度の電源電圧が供給される場合は、抵抗を使用してこの電源電圧を分圧して、分圧電圧を基準電圧として使用することも可能である。抵抗回路20は、図3の左下に示すように、抵抗R1とMOSトランジスタで構成されオン状態とされたスイッチSW0との直列接続によって構成されている。抵抗回路20の抵抗R1とスイッチSW0との直列接続によって電圧電流変換器30の電流が決定される。すなわち、スイッチSW0を構成するMOSトランジスタのオン抵抗をRonとすると、電圧電流変換器30の変換電流Iは、次式で与えられる。電圧電流変換器30からの変換電流Iは充電回路40に供給されることによって、充電回路40の充電電流の値は変換電流Iの値によって設定される。充電回路40の充電電流が切り換えスイッチ60を介してキャリブレーション容量70を充電することで、キャリブレーション容量70の端子電圧は増加する。放電回路50の放電電流の値は充電回路40の充電電流の値よりも極めて大きく設定されているので、放電回路50の極めて大きな放電電流が切り換えスイッチ60を介してキャリブレーション容量70を高速放電することで、キャリブレーション容量70の端子電圧は急速に減少する。切り換えスイッチ60はクロック供給回路100から供給されるクロック信号CLKに応答してクロック信号CLKのローレベル0の期間に充電回路40の充電電流をキャリブレーション容量70に供給するので、キャリブレーション容量70は充電回路40の充電電流によって充電されることができる。また、切り換えスイッチ60はクロック信号CLKのハイレベル1の期間に放電回路50の大きな放電電流をキャリブレーション容量70から流出させるので、キャリブレーション容量70は放電回路50の大きな放電電流によって高速放電されることができる。キャリブレーション容量70の容量値とチャンネル選択フィルタ1に含まれるフィルタ容量151の容量値とは、サーチ回路120の出力からのマルチビットディジタル制御信号170によって制御可能とされている。図3の右下に示すように、チャンネル選択フィルタ1に含まれるフィルタ容量151は、並列接続の複数の容量Cn、Cn-1...C1を含み、複数の容量Cn、Cn-1...C1には複数のスイッチSWn、SWn-1...SW1が直列接続されている。左から1番目の容量Cnは最大のウェイトの容量値を持ち、左から1番目のスイッチSWnはマルチビットディジタル制御信号170の最上位ビットによってオンオフが制御される。左から2番目の容量Cn-1は2番目のウェイトの容量値を持ち、左から2番目のスイッチSWn-1はマルチビットディジタル制御信号170の2番目の上位ビットによってオンオフが制御される。以下同様に構成され、最後の左からn番目の容量C1は最小のウェイトの容量値を持ち、左からn番目のスイッチSW1はマルチビットディジタル制御信号170の最下位ビットによってオンオフが制御される。サーチ回路120からのマルチビットディジタル制御信号170によって制御されるフィルタ容量151によって、チャンネル選択フィルタ1のフィルタ特性を決定するカットオフ周波数fcが設定される。キャリブレーション容量70はチャンネル選択フィルタ1に含まれるフィルタ容量151と全く同一の構成あるいは各容量値のウェイトの比が同一の構成で形成されるとともに、キャリブレーション容量70はサーチ回路120からのマルチビットディジタル制御信号170によってチャンネル選択フィルタ1に含まれるフィルタ容量151と全く同一の方法で制御される。その結果、サーチ回路120からのマルチビットディジタル制御信号170の制御によるキャリブレーション容量70の容量値の変化は、チャンネル選択フィルタ1に含まれるフィルタ容量151の容量値の変化と全く同一となる。また電圧比較器80は、非反転入力端子に供給されるキャリブレーション容量70の端子電圧と反転入力端子に供給される基準電圧発生器10からのバンドギャップリファレンス電圧VBRGの電圧レベルの差を検出する。ラッチ90はクロック信号CLKに応答してクロック信号CLKのローレベル0の期間に電圧比較器80の出力信号を取り込むので、充電回路40の充電電流によって充電されるキャリブレーション容量70の充電速度の大小の判断としての電圧比較器80の出力信号がラッチ90にラッチされる。また、キャリブレーション容量70の充電速度の大小の判断回数は、サーチ回路120の出力からのマルチビットディジタル制御信号170のビット数と等しいものである。図3に示すチャンネル選択フィルタ1のキャリブレーション動作の間の複数回の充電速度の判断結果はラッチ90の複数個のフリップフロップに順次格納されて、キャリブレーション動作の完了時点でのラッチ90の複数個のフリップフロップの格納結果は図1に示すフィルタを理想的な特性にチューニングするための制御情報となっている。尚、キャリブレーション動作期間中にサーチ回路120は、例えばバイナリーサーチと呼ばれる所定のサーチアルゴリズムに従ってフィルタ容量151の複数のスイッチSWn、SWn-1...SW1のオンオフ制御のためのラッチ90の複数のフリップフロップの格納情報を順次決定する。尚、充電回路40とキャリブレーション容量70とは時間積分器を構成して、キャリブレーション動作の間での複数回の積分速度としての複数回の充電速度の大小の判断結果からチューニング制御情報が生成されている。このように、バイナリーサーチによるサーチアルゴリズムを使用して半導体集積回路の内蔵フィルタの周波数特性を補償する校正方法は、本発明者等によって出願された特開2010-16591号公報に記載されたものである。また、サーチ回路120でのサーチアルゴリズムには、バイナリーサーチ以外のリニアサーチやニュートン法によるサーチ等の他のサーチアルゴリズムを使用することも可能である。サーチ回路120がクロック信号CLKのカウントによって積分速度を計測する構成の場合には、クロック信号CLKが必ずしもスイッチ60とラッチ90に直接供給される必要はない。この場合には、充電速度の大小の判断が1回終了するたびに、クロック信号CLKが供給される代わりに、キャリブレーション容量70が放電され、電圧比較器80の出力信号をラッチ90に取り込むように制御信号をラッチ90に供給することが可能である。《チャンネル選択フィルタのフィルタ容量》図4は、図3に示すチャンネル選択フィルタ1のフィルタ容量151の構成を示す図である。図4に示すようにフィルタ容量151は第1端子T1と第2端子T2との間に並列接続の5個の容量C5、C4、C3、C2、C1を含み、5個の容量C5...C1には5個のスイッチSW5、SW4、SW3、SW2、SW1が直列接続されている。また、5個の容量C5...C1には1個の固定容量C6が接続され、この左から1番目の固定容量C6は最大のウェイト32Cの容量値を持っている。次に左から2番目の容量C5は2番目のウェイト16Cの容量値を持ち、左から1番目のスイッチSW5はマルチビットディジタル制御信号170の最上位ビットの信号D5によってオンオフが制御される。左から3番目の容量C4は3番目のウェイト8Cの容量値を持ち、左から2番目のスイッチSW4はマルチビットディジタル制御信号170の2番目の上位ビットの信号D4によってオンオフが制御される。以下同様に構成されて、最後の左から6番目の容量C1は最小ウェイトの1C容量値を持ち、左から5番目のスイッチSW1はマルチビットディジタル制御信号170の最下位ビットの信号D1によってオンオフが制御される。サーチ回路120からのマルチビットディジタル制御信号170によって制御されるフィルタ容量151の容量値によって、チャンネル選択フィルタ1のフィルタ特性を決定するカットオフ周波数fcが設定される。図4のフィルタ容量151の5個のスイッチSW5...SW1は、左下に示すように並列接続されたPチャンネルMOSトランジスタPMOSとNチャンネルMOSトランジスタNMOSとCMOS構成のインバータ回路Invによって構成されている。5個のスイッチSW5...SW1は、マルチビットディジタル制御信号170のハイレベルの信号D5...D1によってオン状態に制御される。また、図3に示すキャリブレーション容量70は、図4に示したフィルタ容量151の構成と全く同様な構成で形成されることができる。また、フィルタ容量の構成としては、図4に示すフィルタ量151の構成のみに限定されるものではない。LTE方式が受信可能なマルチモードレシーバーは、容量を可変する範囲が非常に大きいため、例えば、図4の容量C5とスイッチSW5とディジタル信号D5の関係と同様に、ディジタル信号D6がMSBとなるように信号を追加して、容量C6に対してディジタル信号D6によって制御されるスイッチSW6を直列に挿入することも可能である。この場合は、容量C6もマルチビットディジタル制御信号170によって制御可能となるため、より大きな可変範囲の容量を構成することが可能である。《抵抗回路、電圧電流変換器、充電回路》図5は、図3に示す抵抗回路20、電圧電流変換器30、充電回路40の構成を示す図である。図5に示すように、抵抗回路20は抵抗R1とスイッチSW0との直列接続によって構成され、スイッチSW0は並列接続されたPチャンネルMOSトランジスタPMOSとNチャンネルMOSトランジスタNMOSとCMOS構成のインバータ回路Invによって構成されている。スイッチSW0では、NチャンネルMOSトランジスタNMOSのゲートにはハイレベルの電源電圧Vddが供給され、PチャンネルMOSトランジスタPMOSのゲートにはローレベルのインバータ回路Invの出力信号が供給されている。従って、スイッチSW0のNチャンネルMOSトランジスタNMOSとPチャンネルMOSトランジスタPMOSとは、常時オン状態に制御されている。図5の抵抗回路20のスイッチSW0と図2のフィルタ容量151の5個のスイッチSW5...SW1とは、半導体集積回路のシリコンCMOS製造プロセスによって同一の製造条件で同時に製造されることができる。従って、図3の抵抗回路20のスイッチSW0のCMOSスイッチのオン抵抗と図2のフィルタ容量151の5個のスイッチSW5...SW1のCMOSスイッチのオン抵抗とは、略等しい値となる。図5に示すように、電圧電流変換器30は、ダイオード接続のPチャンネルMOSトランジスタQp1と演算増幅器OPAmpとNチャンネルMOSトランジスタQ10と抵抗回路20によって構成されている。基準電圧発生器10のバンドギャップリファレンス電圧VBRGは演算増幅器OPAmpの非反転入力端子に供給され、演算増幅器OPAmpの出力端子はNチャンネルMOSトランジスタQ10のゲートに接続され、NチャンネルMOSトランジスタQ10のソースと抵抗回路20の抵抗R1の一端は演算増幅器OPAmpの反転入力端子に接続されている。ゲートドレインの接続によってダイオード接続の形式とされたPチャンネルMOSトランジスタQp1は、電源電圧VddとNチャンネルMOSトランジスタQ10のドレインとの間に接続されている。図3に示すように、充電回路40は、電源電圧Vddとキャリブレーション容量70との間に接続されたPチャンネルMOSトランジスタQp2によって構成されている。充電回路40のPチャンネルMOSトランジスタQp2のソースゲート間には電圧電流変換器30のダイオード接続PチャンネルMOSトランジスタQp1のソースゲート電圧が供給されるので、2個のPチャンネルMOSトランジスタQp1、Qp2はカレントミラーを構成している。例えば、MOSトランジスタQp1、Qp2の素子サイズを同一とすることよって、カレントミラーの出力側の充電回路40のPチャンネルMOSトランジスタQp2の充電電流はカレントミラーの入力側の電圧電流変換器30と抵抗回路20とに流れる電圧電流変換器30の変換電流Iによって設定されることができる。また、カレントミラーの出力側の充電回路40のPチャンネルMOSトランジスタQp2の充電電流により形成されるキャリブレーション容量70の端子電圧Vtは、電圧比較器80の非反転入力端子に供給される。また、NチャンネルMOSトランジスタQ10は、NPNトランジスタに置換されることも可能である。《フィルタ容量のキャリブレーション動作》図6は、図4を参照して説明した図2のチャンネル選択フィルタ1のフィルタ容量151の容量値をキャリブレーションするためのキャリブレーション動作を説明する図である。図6のイニシャライズ期間P0に示すように、図示されてはいないがキャリブレーション動作コマンドに応答して、リセット回路110からハイレベルHのリセット信号Resetが生成される。ハイレベルHのリセット信号Resetのハイレベルに応答して、ラッチ90の複数のフリップフロップとサーチ回路120とは初期化される。すなわち、ラッチ90に含まれる最上位ビットのフリップフロップD5から最下位ビットのフリップフロップD1までの5ビットの非反転出力信号は、全てハイレベルの初期状態にセットされる。次に、第1期間P1で、リセット信号ResetがローレベルLとなって、クロック供給回路100からハイレベルHのクロック信号CLKが生成され、キャリブレーション動作が開始される。まず第1期間P1の前半では、クロック信号CLKがハイレベルHであるので、キャリブレーション容量70は放電回路50の大きな放電電流によって高速放電される。次に第1期間P1の後半ではクロック信号CLKがローレベルLであるので、キャリブレーション容量70は充電回路40の充電電流によって充電される。キャリブレーション容量70とチャンネル選択フィルタ1のフィルタ容量151とは、イニシャライズ期間P0で、図4に示す最大のウェイト32Cの容量値の1個の固定容量C6のみで構成されている。半導体集積回路のシリコンCMOS製造プロセスの偏差によって、キャリブレーション容量70の初期値の固定容量C6の容量値が増大したとする。すると、第1期間P1の後半で、電圧比較器80の非反転入力端子に供給されるキャリブレーション容量70の端子電圧Vtの電圧レベルは、反転入力端子に供給されるリファレンス電圧VBRGの電圧レベルを超過できない。従って、第1期間P1の後半で、電圧比較器80の出力信号はローレベルLとなる。第1期間P1の後半では、ローレベルLのクロック信号CLKに応答して、電圧比較器80のローレベルLの出力信号がラッチ90の最上位ビットのフリップフロップD5にセットされる。従って、ラッチ90の最上位ビットのフリップフロップD5の内容は、初期状態のハイレベルHから図6の実線D5に示すようにローレベルLに変化する。この場合には、次の第2期間P2では、ラッチ90のフリップフロップD5のローレベルLによってスイッチSW5はオフ状態に制御されるので、キャリブレーション容量70の第2期間P2での初期値は固定容量C6のみとなる。一方、半導体集積回路のシリコンCMOS製造プロセスの偏差によって、キャリブレーション容量70の初期値の固定容量C6の容量値が減少したとする。すると、第1期間P1の後半では電圧比較器80の非反転入力端子に供給されるキャリブレーション容量70の端子電圧Vtの電圧レベルは、反転入力端子に供給されるリファレンス電圧VBRGの電圧レベルを超過するものとなる。従って、第1期間P1の後半で、電圧比較器80の出力信号はハイレベルHとなる。第1期間P1の後半で、ローレベルLのクロック信号CLKに応答して、電圧比較器80のハイレベルHの出力信号がラッチ90の最上位ビットのフリップフロップD5にセットされる。従って、ラッチ90の最上位ビットのフリップフロップD5の内容は、図6の破線D5に示すように初期状態のハイレベルHの状態で維持される。この場合には次の第2期間P2で、ラッチ90のフリップフロップD5のハイレベルHによってスイッチSW5はオン状態に制御されるので、キャリブレーション容量70の第2期間P2での初期値は固定容量C6に容量C5のウェイト16Cの容量値が追加された容量となる。次に、第2期間P2では、キャリブレーション容量70の初期値の容量値は、上述のように第1期間P1の動作の相違によって、固定容量C6の容量値のみの場合と、固定容量C6の容量値に対して容量C5のウェイト16Cの容量値が追加される場合とがある。第2期間P2から第5期間P5までの、キャリブレーション容量70の容量値を調整するディジタル信号D4~D1についても、上述した第1期間P1と同様に制御するものとする。以上のようにして、イニシャライズ期間P0からスタートされるキャリブレーション動作の第1期間P1から第5期間P5までの動作によって、ラッチ90の最上位フリップフロップD5から最下位フリップフロップD1の内容がセットされる。ラッチ90の5ビットフリップフロップD5~D1の内容によって、キャリブレーション動作の後の通常動作期間のチャンネル選択フィルタ1のフィルタ容量151の容量値が決定される。すなわち、フィルタ容量151の容量値に対して図4の固定容量C6に他の容量C5...容量C1が追加されるか否が、ラッチ90の5ビットフリップフロップD5~D1の内容によって決定される。第6期間P6の後半にキャリブレーション終了制御回路160から、ハイレベルHのキャリブレーション終了信号CALが生成される。第6期間P6の後半でのキャリブレーション終了信号CALのローレベルLからハイレベルHへの変化に応答して、チャンネル選択フィルタ1のフィルタ容量151の5個のスイッチSW5...SW1のオンオフ制御を最終的に決定することも可能である。すなわち、信号CALのローレベルLからハイレベルHへの変化に応答して、ラッチ90の5ビットの内容をチャンネル選択フィルタ1のフィルタ容量151の5個のスイッチSW5...SW1のオンオフ制御を最終的に決定する他のラッチの5ビットフリップフロップへ転送するようにすることも可能である。このようにバイナリーサーチによるサーチアルゴリズムを使用して半導体集積回路の内蔵フィルタの周波数特性を補償する校正方法は、本発明者等によって出願された特開2010-16591号公報に記載されたものである。またサーチ回路120でのサーチアルゴリズムには、バイナリーサーチ以外のリニアサーチやニュートン法によるサーチ等の他のサーチアルゴリズムを使用することも可能である。この場合には、図6の動作シーケンスは、サーチアルゴリズムに応じて変更されるものとなる。《周波数特性校正動作》図10は、図1と図2に示した本発明の実施の形態1による半導体集積回路に内蔵されたチャンネル選択フィルタとしてのフィルタ回路1の周波数特性校正動作を説明する図である。図10に示すように、ステップS0で周波数特性校正動作が開始されると、最初のステップS1で半導体集積回路の素子バラツキによってカットオフ周波数fcが影響されないように、カットオフ周波数補償回路2が容量C1、C2の容量値Cを正確な値に補償することによって、上記式で示されるカットオフ周波数fcがLTE方式の所望のベースバンド信号帯域幅に設定される。この初のステップS1にて実行されるカットオフ周波数補償動作の詳細は、図3乃至図6を参照して既に説明した通りである。その後、次のステップS2では半導体集積回路の素子バラツキによってQ値が影響されないように、Q値補償回路3が帰還抵抗R3の抵抗値を調整することによって、上記式で示されるQ値が所望の値に設定される。《Q値補償動作》図7は、図1と図2に示した本発明の実施の形態1による半導体集積回路のQ値補償回路3によって調整されるチャンネル選択フィルタとしてのフィルタ回路1の第2段目の不完全積分器の帰還抵抗R3の構成を示す図である。図7に示すように、フィルタ回路1の帰還抵抗R3は、複数の抵抗R31、R32...R38と、切り換えスイッチR3_SWと、デコーダR3_DECによって構成されている。更に、切り換えスイッチR3_SWは複数のスイッチSWR31、SWR32...SWR37を含み、デコーダR3_DECの入力端子にはQ値補償回路3から生成されるQ値調整信号としてのQコードQcodeが供給され、デコーダR3_DECのデコード出力信号によって切り換えスイッチR3_SWの複数のスイッチSWR31、SWR32...SWR37のオン状態オフ状態が制御される。更に帰還抵抗R3の一方の端子と他方の端子との間には、8個の抵抗R31、R32...R38が直列接続される。第1抵抗R31と第2抵抗R32の第1共通接続点と帰還抵抗R3の他方の端子の間には第1スイッチSWR31が接続され、第2抵抗R32と第3抵抗R33の第3共通接続点と帰還抵抗R3の他方の端子の間には第2スイッチSWR32が接続され、以下同様に第7抵抗R37と第8抵抗R38の第7共通接続点と帰還抵抗R3の他方の端子の間には第7スイッチSWR37が接続されている。図8は、図7に示した本発明の実施の形態1によるフィルタ回路1の第2段目の不完全積分器の帰還抵抗R3のデコーダR3_DECに供給されるQ値調整信号としてのQコードQcodeと帰還抵抗R3の抵抗値との関係を示す図である。図9は、図7に示した本発明の実施の形態1によるフィルタ回路1の第2段目の不完全積分器の帰還抵抗R3の複数の抵抗R31、R32...R38の抵抗値の関係を示す図である。図8に示すように、Q値補償回路3から生成されるQ値調整信号としてのQコードQcodeは最小値の0から最大値の7まで変化する。切り換えスイッチR3_SWでは、最小値の0のQコードQcodeに応答して第1スイッチSWR31のみがオン状態となるので、帰還抵抗R3の調整抵抗は第1抵抗R31の抵抗値で設定されて、次に大きな値1のQコードQcodeに応答して第2スイッチSWR32のみがオン状態となるので、帰還抵抗R3の調整抵抗は第1抵抗R31と第2抵抗R31の合計の抵抗値で設定され、以下同様に最大値の7のQコードQcodeに応答して切り換えスイッチR3_SWの複数のスイッチSWR31、SWR32...SWR37の全てがオフ状態となるので、帰還抵抗R3の調整抵抗は第1抵抗R31から第7抵抗R37の全抵抗の総合計の抵抗値で設定される。従って、図7に示した本発明の実施の形態1によるフィルタ回路1の第2段目の不完全積分器の入力抵抗R2の抵抗値を5kΩに設定すると、上記式のQ=R3/R2の関係で与えられるQ値は図8に示したように最小値の8dBから最大値の15dBまで1dBステップで調整されることが可能となる。図7に示した例では抵抗R3の値を可変するための制御方法として、直列に接続された抵抗を切り換える構成を示したが、これのみに限定されない。すなわち、並列接続の抵抗を、切り換えることも可能である。この場合には、図7と同一の調整可変幅の抵抗を構成するためには、トータルの抵抗値と半導体チップ面積が増大する。その反面、抵抗値が大きいため、切り換えスイッチのオン抵抗の影響が少なく、高精度化が可能となる。また、低面積と高精度とを両立するため、抵抗を直列と並列とに切り換えることも可能である。《Q値調整入力信号の生成》XXX図11は、図10に示した本発明の実施の形態1による半導体集積回路のフィルタ回路1の周波数特性校正動作のステップS2のQ値補償動作において、Q値補償回路3の制御回路51がQ値調整入力信号を生成する様子を説明する図である。図11に示すように、ステップS10でQ値調整入力信号生成動作が開始される。最初のステップS11では、Q値調整入力信号としての入力信号電圧Vinのピーク電圧Vinpkに関して、Vinpk=コモンモード電圧Vc振幅Vpk1の関係を設定する。この電圧設定は、ステップS12のカットオフ周波数fcの周期1/2fcの期間継続される。さらに次のステップS13で、Q値調整入力信号としての入力信号電圧Vinのピーク電圧Vinpkに関して、Vinpk=コモンモード電圧Vc-振幅Vpk1の関係を設定する。この電圧設定も、ステップS14のカットオフ周波数fcの周期1/2fcの期間継続された後、ステップS15でQ値調整入力信号生成動作が終了される。その結果、図11に示したQ値調整入力信号生成動作によって、一周期分のQ値調整入力信号Vinが生成されることが可能となる。《Q値補償動作の詳細》図12は、図10に示した本発明の実施の形態1による半導体集積回路のフィルタ回路1の周波数特性校正動作のステップS2のQ値補償動作を更に詳細に説明する図である。図12に示すように、ステップS120でQ値補償動作が開始される。ステップS121では、入力切り換えスイッチSW10の切り換え制御端子に供給されるQ値補償回路3からのスイッチ制御信号による選択によって、入力切り換えスイッチSW10の他方の入力端子に供給されるQ値補償回路3からのQ値調整入力信号が選択されフィルタ回路1の入力端子に供給される。ステップS122では、Q値補償回路3の制御回路51は、Q値調整信号としてのQコードQcodeを4の値に設定する。4のQコードQcodeは、図8に示したQコードQcodeの最小値0と最大値7との中間の値である。ステップS123では、Q値補償回路3の制御回路51は、M値の初期値を1に設定する。図8に示したQコードQcodeの最小値0から最大値7までは、図7に示す本発明の実施の形態1によるフィルタ回路1の帰還抵抗R3のデコーダR3_DECに供給される3ビットのQ値調整信号によって指定可能である。ステップS122で設定されたQコードQcodeの中間値4から最大値7までの変化はワンステップ変化のQコードQcodeの3回の増加で可能である一方、ステップS122で設定されたQコードQcodeの中間値4から最小値0までの変化はワンステップ変化のQコードQcodeの4回の減少で可能である。ステップS124からステップ132のループ処理において3回の増加もしくは3回の減少を実行してステップ134で4回目の減少を実行するために、ステップS123で、M値が初期値1に設定される。ステップS124で、Q値補償回路3の制御回路51は、N値の初期値を1に設定する。すなわち、ステップS125からステップ127のループ処理は、図11に示したQ値調整入力信号生成動作によりN周期分のQ値調整入力信号Vinが生成されることを待つための処理である。ステップS125では、図11に示したQ値調整入力信号生成動作が実行されることによって、一周期分のQ値調整入力信号Vinが生成される。ステップS126では、N値が規定値よりも大きいか否かがQ値補償回路3の制御回路51によって判定される。例えば、N値の規定値を2とした場合、ステップS126の最初の判定結果はNOとなるので、ステップS127でQ値補償回路3の制御回路51によってN値は、1インクリメントされる。ステップS127の処理の後にステップS125に移行するので、ステップS125の二回目の処理によって図11に示したQ値調整入力信号生成動作が実行されることによって、一周期分のQ値調整入力信号Vinが生成される。ステップS126での2回目の判定結果はYESとなるので、ステップS128に移行する。ステップS128では、Q値補償回路3の制御回路51によってM値がQコードQcodeのビット数よりも小さいか判定される。ステップS132でのM=M1の処理によるM値が4となる以前には、ステップS128の判定結果は必然的にYESとなるので、ステップS129に移行する。ステップS129では、周期L/fcの期間の間、上記式で与えられるフィルタ回路1の出力信号ピーク電圧Voutpkが上記式で与えられる基準電圧生成器Ref50の基準電圧VrefQを超えたか否かがQ値補償回路3によって判定される。周期L/fcの期間の間、出力信号ピーク電圧Voutpkが基準電圧VrefQを越えたとステップS129で判定された場合にはステップS130に移行する一方、出力信号ピーク電圧Voutpkが基準電圧VrefQを超えなかったとステップS129で判定された場合にはステップS131に移行する。ステップS130では、出力信号ピーク電圧Voutpkが基準電圧VrefQよりも大きな値であるとステップS129で判定されたので、フィルタ回路1の出力信号ピーク電圧Voutpkを減少するためにQ値補償回路3の制御回路51によってQコードQcodeは-1ディクリメントされる。従って、図7に示した本発明の実施の形態1による半導体集積回路のチャンネル選択フィルタとしてのフィルタ回路1の第2段目の不完全積分器の帰還抵抗R3の抵抗値はワンステップ減少される。その結果、上記式のQ=R3/R2と図8とで示されるQ値がワンステップ減少されるので、次のステップS129で判定されるフィルタ回路1の出力信号ピーク電圧Voutpkが減少されるものとなる。ステップS131では、出力信号ピーク電圧Voutpkが基準電圧VrefQよりも小さな値であるとステップS129で判定されたので、フィルタ回路1の出力信号ピーク電圧Voutpkを増加するためにQ値補償回路3の制御回路51によってQコードQcodeは1インクリメントされる。従って、図7に示した本発明の実施の形態1による半導体集積回路のチャンネル選択フィルタとしてのフィルタ回路1の第2段目の不完全積分器の帰還抵抗R3の抵抗値はワンステップ増加される。その結果、上記式のQ=R3/R2と図8とで示されるQ値がワンステップ増加されるので、次のステップS129で判定されるフィルタ回路1の出力信号ピーク電圧Voutpkが増加されるものとなる。ステップS130の処理もしくはステップS131の処理の後、ステップS132のM=M1の処理に移行して、ステップS124からステップ132のループ処理が更に2回だけ追加的に実行され、QコードQcodeと帰還抵抗R3とフィルタ回路1の出力信号ピーク電圧Voutpkが更に2回だけ変更される。それ以降ではステップS132でのM=M1の処理によるM値が4となるので、ステップS128の判定結果は必然的にNOとなるので、ステップS133に移行する。ステップS133では、周期L/fcの期間の間、上記式で与えられるフィルタ回路1の出力信号ピーク電圧Voutpkが上記式で与えられる基準電圧生成器Ref50の基準電圧VrefQを超えたか否かがQ値補償回路3によって判定される。周期L/fcの期間の間、出力信号ピーク電圧Voutpkが基準電圧VrefQを超えたとステップS133で判定された場合にはステップS134に移行する一方、出力信号ピーク電圧Voutpkが基準電圧VrefQを超えなかったとステップS123で判定された場合にはステップS135に移行する。ステップS134では、ステップS124からステップ132の合計3回のループ処理によってQコードQcodeと帰還抵抗R3とフィルタ回路1の出力信号ピーク電圧Voutpkが合計3回減少されたにもかかわらず未だに出力信号ピーク電圧Voutpkが基準電圧VrefQよりも大きな値であるとステップS133で判定されたので、フィルタ回路1の出力信号ピーク電圧Voutpkを減少するためにQ値補償回路3の制御回路51によってQコードQcodeは最終的に-1ディクリメントされQコードQcodeの最小値0に設定される。従って、図7に示した本発明の実施の形態1による半導体集積回路のチャンネル選択フィルタとしてのフィルタ回路1の第2段目の不完全積分器の帰還抵抗R3の抵抗値は、QコードQcodeの最小値0に対応した最小の抵抗値に減少される。ステップS135では、ステップS124からステップ132の合計3回のループ処理によってQコードQcodeと帰還抵抗R3とフィルタ回路1の出力信号ピーク電圧Voutpkが合計3回増加されたにもかかわらず未だに出力信号ピーク電圧Voutpkが基準電圧VrefQよりも小さな値であるとステップS133で判定されたので、本当はフィルタ回路1の出力信号ピーク電圧Voutpkを増加させたいものである。しかし、この時点では、QコードQcodeは初期値4から最大値7まで既に変化しているので、QコードQcodeをこれ以上増大することは不可能となっている。従って、ステップS135では、Q値補償回路3の制御回路51は、ステップS124からステップ132の合計3回のループ処理によって設定された最大値7のQコードQcodeを最終的な値として設定するものである。ステップS134の処理もしくはステップS135の処理の後、ステップS136では入力切り換えスイッチSW10の切り換え制御端子に供給されるQ値補償回路3からのスイッチ制御信号による選択によって、入力切り換えスイッチSW10の一方の入力端子に供給されるダイレクトコンバージョンマルチモードレシーバーの受信ミキサから生成されるベースバンド入力信号が選択されフィルタ回路1の入力端子に供給される。ステップS136の処理の後、ステップS137でQ値補償動作が終了される。ステップS126におけるN値の規定値はステップS129またはステップS133での判定の以前に、Q値調整入力信号Vinが入力される周期の数を示すもので、この値が小さいほどQ補償の時間が短縮できる。一方、ステップS130とステップS131の処理によりQコードQcodeの切り換えが生じると、その影響によりQ値調整入力信号Vinの入力に応答するフィルタ回路1の出力信号ピーク電圧Voutpkが上記式で与えられる値に安定しないため、誤差を生じる可能性がある。そのため、少なくともN値の規定値は2またはそれ以上に設定する。ステップS129およびステップS133におけるL値は、Q値補償回路3が上記式で与えられるフィルタ回路1の出力信号ピーク電圧Voutpkが上記式で与えられる基準電圧生成器Ref50の基準電圧VrefQを超えたか否かを判定する判定周期を示す。L値を余り大きく設定すると、フィルタ回路1の出力信号ピーク電圧Voutpkが上記式で与えられる基準電圧生成器Ref50の基準電圧VrefQを超えてないのにも係らず、外部ノイズ等により超えたと誤判定される確率が大きくなるが、逆にL値が1未満であると常に超えていないと誤判定される。更に、L値が大き過ぎるとQ値補償動作の処理時間が長期化長されるため、L値は少なくとも1を超過する程度の値に設定する。また、本実施の形態のQ値調整入力信号の周波数はフィルタ回路1のカットオフ周波数と同一であるのが好適であるが、厳密に同一である必要はない。Q値調整入力信号の周波数は、図11でのステップS12とステップS14の処理時間によって決定されている。ステップS12とステップS14の処理時間は、一般的には半導体集積回路や外部クロック信号によって制限される。従って、Q値調整入力信号の周波数を、フィルタ回路1のカットオフ周波数fcに一致させることは困難である。また一致しようとしても、ステップS12とステップS14の処理時間が相違して、Q値調整入力信号のデューティ比を50に設定することが困難な場合がある。しかし、Q値調整入力信号の周波数の誤差が±-20程度あり、Q値調整入力信号のデューティ比の変化が60~40程度でも、Q値補償を実行することが可能である。この場合には、上記式で与えられるフィルタ回路1の出力信号ピーク電圧Voutpkが上記式で与えられる基準電圧生成器Ref50の基準電圧VrefQと同一となったとしても、所望のQ値から誤差が発生している。しかし、所望のQ値からの誤差量は一定であるので、誤差量を補償するようにQコードQcodeを調整することが可能である。QコードQcodeを調整は、例えば、図12に示したQ値補償動作によって決定されたQコードQcodeを一定値分加算もしくは減算することで可能となる。[実施の形態2]《半導体集積回路の他の構成》図13は、ロングタームエボリューション方式に対応可能なダイレクトコンバージョンマルチモードレシーバーのためのチャンネル選択フィルタとしてのフィルタ回路1と、フィルタ回路1の周波数特性を設定するためのカットオフ周波数補償回路2とQ値補償回路3とを含む本発明の実施の形態2による半導体集積回路の他の構成を示す図である。図13に示す本発明の実施の形態2による半導体集積回路が、図2に示した本発明の実施の形態1による半導体集積回路と相違するのは、下記の点である。すなわち、図2に示した本発明の実施の形態1による半導体集積回路のQ値補償回路3は、フィルタ回路1の出力振幅と基準電圧生成器Ref50の基準電圧VrefQとを比較する振幅比較器50と、振幅比較器50の振幅比較結果が供給される制御回路51と、Q値制御情報を格納する制御レジスタ52とによって構成されていた。それに対して、図13に示す本発明の実施の形態2による半導体集積回路のQ値補償回路3には、3個の基準電圧生成器Ref50、Ref61、Ref62と2個の制御レジスタ52、53と、切り換えスイッチSW60が使用される。すなわち、図13に示した本発明の実施の形態2による半導体集積回路では、フィルタ回路1の出力信号ピーク電圧Voutpkが上記式で与えられるようにQ値にのみ依存するたけではなく上記式で与えられる直流ゲインDCgainに依存することが考慮されたものである。上記式のDCgain=R2/R1で与えられるフィルタ回路1の直流ゲインDCgainが素子バラツキにより変動すると、上記式のVoutpk=VcDCgainQVpklで与えられるフィルタ回路1の出力信号ピーク電圧Voutpkが変動するものとなる。従って、図13に示した本発明の実施の形態2による半導体集積回路では、Q値補償動作に先立ってフィルタ回路1の直流ゲインDCgainの変動をQ値調整入力信号の入力信号ピーク電圧Vinpkの調整によって補償すると言う入力信号補償動作が実行される。すなわち、上記式のVoutpk=VcDCgainQVpklにおいて、直流ゲインDCgainの変動を入力信号ピーク電圧Vinpkの変化によって相殺するものである。従って、直流ゲインDCgainの変動量と入力信号ピーク電圧Vinpkの変化量とは、反対極性で同一の絶対値に設定される。尚、図13に示した本発明の実施の形態2による半導体集積回路では、Q値補償動作に先立った入力信号補償動作は、図10に示したフィルタ回路1の周波数特性校正動作のステップS1のカットオフ周波数補償動作の次に実行されるものである。図13に示した本発明の実施の形態2による半導体集積回路では、入力信号補償動作を実行するためにQ値調整入力信号の入力信号ピーク電圧Vinpkの調整を、正の振幅のピーク電圧Vinpk=コモンモード電圧Vc振幅Vpk1と負の振幅のピーク電圧Vinpk-=コモンモード電圧Vc振幅Vpk1-とで実行するものである。Q値調整入力信号の正の振幅の入力信号ピーク電圧Vinpkの調整のために基準電圧生成器Ref61から生成される基準電圧VrefAが使用され、Q値調整入力信号の負の振幅の入力信号ピーク電圧Vinpk-の調整のために基準電圧生成器Ref62から生成される基準電圧VrefBが使用される。基準電圧VrefAと基準電圧VrefBとの中間電圧が、フィルタ回路1の演算増幅器OP1と演算増幅器OP2の非反転入力端子に供給されるコモンモード電圧Vcの電圧レベルに設定されている。図17は、図13に示す本発明の実施の形態2による半導体集積回路において、フィルタ回路1の出力信号ピーク電圧Voutpkの変動低減のための入力信号補償動作が実行される様子を示す図である。図17に示すように、ステップS60で入力信号補償動作が開始される。ステップS61では、図13に示す本発明の実施の形態2による半導体集積回路において、切り換えスイッチSW60を介して振幅比較器50の非反転入力端子にQ値調整入力信号の正の振幅の入力信号ピーク電圧Vinpkの調整のために基準電圧生成器Ref61から生成される基準電圧VrefAが供給される。ステップS62では、フィルタ回路1のカットオフ周波数fcの周期1/2fcの期間よりも相当長期間の間にQ値調整入力信号の正の振幅のピーク電圧Vinpk=コモンモード電圧Vc振幅Vpk1が、入力切り換えスイッチSW10を介してフィルタ回路1の入力端子に供給される。従って、フィルタ回路1は、上記式のDCgain=R2/R1で与えられる直流ゲインDCgainに従ってQ値調整入力信号の正の振幅のピーク電圧を直流増幅する。この時に、フィルタ回路1の出力端子から生成される正振幅の出力電圧信号の出力信号ピーク電圧Voutpkは、下記のようになる。上記式で与えられる正振幅の出力電圧信号の出力信号ピーク電圧Voutpkが基準電圧生成器Ref61から生成される基準電圧VrefAと一致するように、振幅比較器50の出力信号によってQ値調整入力信号の正の振幅の振幅Vpk1の大きさが設定される。この設定値は、制御レジスタ53の内部に設定結果Aとして格納される。Q値補償回路3の制御回路51は、制御レジスタ53内部に格納された設定結果Aに応答してQ値調整入力信号の正の振幅のピーク電圧Vinpk=コモンモード電圧Vc振幅Vpkの正の振幅の振幅Vpk1の大きさを調整する。従って、ステップS63では、Q値補償回路3の制御レジスタ53の内部に設定結果Aが格納される。ステップS64では、図13に示す本発明の実施の形態2による半導体集積回路において、切り換えスイッチSW60を介して振幅比較器50の非反転入力端子にQ値調整入力信号の負の振幅の入力信号ピーク電圧Vinpk-の調整のために基準電圧生成器Ref62から生成される基準電圧VrefBが供給される。ステップS65では、フィルタ回路1のカットオフ周波数fcの周期1/2fcの期間よりも相当長期間の間にQ値調整入力信号の負の振幅のピーク電圧Vinpk-=コモンモード電圧Vc-振幅Vpk1-が、入力切り換えスイッチSW10を介してフィルタ回路1の入力端子に供給される。従って、フィルタ回路1は、上記式のDCgain=R2/R1で与えられる直流ゲインDCgainに従ってQ値調整入力信号の負の振幅のピーク電圧を直流増幅する。この時には、フィルタ回路1の出力端子から生成される負振幅の出力電圧信号の出力信号ピーク電圧Voutpk-は、下記のようになる。上記式で与えられる負振幅の出力電圧信号の出力信号ピーク電圧Voutpk-が基準電圧生成器Ref62から生成される基準電圧VrefBと一致するように、振幅比較器50の出力信号によってQ値調整入力信号の負の振幅の-振幅Vpk1-の大きさが設定される。この設定値は、制御レジスタ53の内部に設定結果Bとして格納される。Q値補償回路3の制御回路51は、制御レジスタ53内部に格納された設定結果Bに応答してQ値調整入力信号の負の振幅のピーク電圧Vinpk-=コモンモード電圧Vc-振幅Vpk-の負の振幅の-振幅Vpk1の大きさを調整する。従って、ステップS66では、Q値補償回路3の制御レジスタ53の内部に設定結果Bが格納される。最後のステップS67で、入力信号補償動作が終了される。図15は、図13に示した本発明の実施の形態2による半導体集積回路のQ値補償回路3に含まれた3個の基準電圧生成器Ref50、Ref61、Ref62と切り換えスイッチSW60と振幅比較器50との構成を示す図である。図15に示したように、3個の基準電圧生成器Ref50、Ref61、Ref62は、電源電圧Vddと接地電位との間に直列接続された4個の抵抗R60、R61、R62、R63によって構成されている。例えば、電源電圧Vddを1Vに設定して、4個の抵抗R60、R61、R62、R63を30kΩ、15kΩ、10kΩ、45kΩにそれぞれ設定する。その結果、基準電圧VrefQ、VrefA、VrefBは、それぞれ0.7V、0.55V、0.45Vに設定される。また図15に示したように、振幅比較器50は、Nチャンネル差動MOSトランジスタQn1、Qn2と、Pチャンネル負荷MOSトランジスタQp1、Qp2と、Pチャンネル駆動MOSトランジスタQp3と、出力CMOSインバータINVと、2個の電流源Is1、Is2と、平滑容量Crefとによって構成されている。図14は、図13に示した本発明の実施の形態2による半導体集積回路のQ値補償回路3に含まれた基準電圧生成器Ref50、Ref61、Ref62からそれぞれ生成される基準電圧VrefQ、VrefA、VrefBの関係を示す図である。図14に示すように、基準電圧VrefAと基準電圧VrefBとの中間電圧が、フィルタ回路1の演算増幅器OP1と演算増幅器OP2の非反転入力端子に供給されるコモンモード電圧Vcの電圧レベルに設定されている。基準電圧VrefAとコモンモード電圧Vcとの電圧差VrefA-VcはQ値調整入力信号の正の振幅の振幅Vpk1の大きさと等しく、コモンモード電圧Vcと基準電圧VrefBとの電圧差Vc-VrefBはQ値調整入力信号の負の振幅の-振幅Vpk1-の大きさと等しい。さらに基準電圧VrefQは、上記式のVrefQ=VcDCgainQ0Vpklにより与えられるので、VrefQ=VcDCgainQ0となる。一方、上記式では、直流ゲインDCgainはフィルタ回路1の理想の値であり、Q値は理想の所望値Q0であるので、図14に示す基準電圧VrefQは半導体集積回路の素子バラツキと無関係に略一定の値に設定されている。図13に示す本発明の実施の形態2による半導体集積回路では、図17に示した入力信号補償動作の実行終了の後に、振幅比較器50と略一定の値に設定された基準電圧VrefQとを使用して、Q値補償動作が実行される。このQ値補償動作が実行されている期間に、フィルタ回路1の出力端子から生成されるカットオフ周波数fcを有する出力電圧信号の出力信号ピーク電圧Voutpkは、Q値が1以上の場合には、上記式のVoutpk=VcDCgainQVpklで与えられる。一方、その以前に実行された入力信号補償動作により直流ゲインDCgainの変動量と入力信号ピーク電圧Vinpkの変化量は反対極性で同一の絶対値に設定されているので、直流ゲインDCgainの変動は入力信号ピーク電圧Vinpkの変化によって相殺されている。また、上記式のVoutpk=VcDCgainQVpklにおいて、出力信号ピーク電圧Voutpkは直流ゲインDCgainの変動量以外にも、図13を構成する演算増幅器のDCオフセットやコモンモード電圧Vcの変動の影響を受ける。しかしながら、これらの変動量があったとしても、前述の通り図14に示される関係は同様に維持さるため、入力信号ピーク電圧Vinpkによって各変動分が相殺されることが可能となる。従って、Q値補償動作の実行期間にフィルタ回路1の出力端子から生成されるカットオフ周波数fcを有する出力電圧信号の出力信号ピーク電圧Voutpkは、直流ゲインDCgainの変動および各演算増幅器のDCオフセット、コモンモード電圧の変動と無関係に、Q値にのみ依存するものとなる。図16は、図13に示す本発明の実施の形態2による半導体集積回路のQ値補償動作の実行後にフィルタ回路1の出力端子から生成されるカットオフ周波数fcを有する出力電圧信号Voutとその出力信号ピーク電圧Voutpkと略一定の値に設定された基準電圧VrefQとの関係を示す図である。従って、振幅比較器50と略一定の値に設定された基準電圧VrefQを使用したQ値補償動作の実行によってフィルタ回路1の実際のQ値は理想の所望値Q0に設定されるので、半導体集積回路の素子バラツキによる直流ゲインDCgainの変動および各演算増幅器のDCオフセット、コモンモード電圧の変動があっても、フィルタ回路1の実際のQ値を所望の値に設定することが可能となる。図18は、図13に示した本発明の実施の形態2による半導体集積回路において、Q値補償動作において、値補償回路3の制御回路51がQ値調整入力信号を生成する様子を説明する図である。図18に示すQ値調整入力信号の生成方法が図11に示したQ値調整入力信号の生成方法と相違するのは、図18に示すQ値調整入力信号の生成方法では制御レジスタ53内部に格納された設定結果Aと設定結果Bに応答してQ値調整入力信号の正の振幅Vpk1と負の振幅-Vpk1-の大きさが調整されることである。図18に示すように、ステップS70でQ値調整入力信号生成動作が開始される。最初のステップS71では、Q値調整入力信号としての入力信号電圧Vinのピーク電圧Vinpkに関して、Vinpk=コモンモード電圧Vc振幅Vpk1の関係を設定する。この設定において、制御レジスタ53内部に格納された設定結果Aを使用して、Q値調整入力信号の正の振幅Vpk1が調整される。この電圧設定は、ステップS72のカットオフ周波数fcの周期1/2fcの期間継続される。さらに次のステップS73で、Q値調整入力信号としての入力信号電圧Vinのピーク電圧Vinpkに関して、Vinpk=コモンモード電圧Vc-振幅Vpk1-の関係を設定する。この設定において、制御レジスタ53内部に格納された設定結果Bを使用して、Q値調整入力信号の負の振幅-Vpk1-が調整される。この電圧設定も、ステップS74のカットオフ周波数fcの周期1/2fcの期間継続された後、ステップS75でQ値調整入力信号生成動作が終了される。その結果、図18に示したQ値調整入力信号生成動作によって、一周期分のQ値調整入力信号Vinが生成されることが可能となる。《Q値補償動作の詳細》図19は、図13に示した本発明の実施の形態2による半導体集積回路のフィルタ回路1のQ値補償動作を説明する図である。図19に示す本発明の実施の形態2によるQ値補償動作が図12に示した本発明の実施の形態1によるQ値補償動作と相違するのは、図19のQ値補償動作にはステップS138とステップS139とが追加されていることである。図19のQ値補償動作に追加されたステップS138では、図17で説明したフィルタ回路1の出力信号ピーク電圧Voutpkの変動低減のための入力信号補償動作が実行されるものである。図19のQ値補償動作に追加されたステップS139では、図15に示した本発明の実施の形態2による半導体集積回路のQ値補償回路3に含まれた切り換えスイッチSW60によって基準電圧生成器Ref50の基準電圧VrefQが振幅比較器50に供給されるものである。ステップS138とステップS139の以外は、図19に示す本発明の実施の形態2によるQ値補償動作は図12に示した本発明の実施の形態1によるQ値補償動作と同一であるので、それ以上の図19のQ値補償動作の説明を省略する。また、本実施の形態2のQ値調整入力信号の周波数はフィルタ回路1のカットオフ周波数と同一であるのが好適であるが、上述の実施の形態1と同様に、厳密に同一である必要はない。[実施の形態3]《半導体集積回路の他の構成》図20は、ロングタームエボリューション方式に対応可能なダイレクトコンバージョンマルチモードレシーバーのためのチャンネル選択フィルタとしてのフィルタ回路1と、フィルタ回路1の周波数特性を設定するためのカットオフ周波数補償回路2とQ値補償回路3とを含む本発明の実施の形態3による半導体集積回路の他の構成を示す図である。図20に示す本発明の実施の形態3による半導体集積回路が、図2に示した本発明の実施の形態1による半導体集積回路と相違するのは、下記の点である。すなわち、図20に示す本発明の実施の形態3による半導体集積回路では、チャンネル選択フィルタとしてのフィルタ回路1は、サレンキー型のアクティブRCローパスフィルタによって構成されている。良く知られているように、図20のサレンキー型ローパスフィルタ回路1は、演算増幅器OP1の反転入力端子と出力端子を容量C2を介して入力の2個の直列抵抗R1、R2の接続ノードに接続したものである。このチャンネル選択フィルタとしてのフィルタ回路1は、ベースバンド信号帯域幅である所望のチャネル以外の信号を除去するものである。サレンキー型のアクティブRCローパスフィルタによって構成されたフィルタ回路1は、ω0とカットオフ周波数fcとQ値とは、R1=R2=Rの場合には、それぞれ次式で与えられる。しかし、図20のサレンキー型ローパスフィルタ回路1では、演算増幅器OP1の非反転入力端子に無視できない寄生容量Cpが存在する場合には、第1容量C1が実効的に増加したようになる。従って、カットオフ周波数fcとQ値とは、上述した理想値から変化するものとなる。第1容量C1と第2容量C2を寄生容量Cpに比較して大きな容量値とすれば、特性変動は補償されるが半導体集積回路の半導体チップ面積と製造コストとが増加してしまう。そこでカットオフ周波数補償回路2によって第1容量C1と第2容量C2とを図2に示した本発明の実施の形態1と同様に単純に補償したとしても、カットオフ周波数補償動作後のカットオフ周波数fcは理想値より変化したものとなり、Q値も理想値より変化したままとなる。従って、図20に示す本発明の実施の形態3による半導体集積回路では、カットオフ周波数補償回路2によって第1容量C1と第2容量C2とを図2に示した本発明の実施の形態1と同様に単純に補償した後に、基準電圧生成器Ref50と振幅比較器50とQ値補償回路3を使用して第1容量C1の容量値のみの調整によってQ値を理想値に調整するものである。このように最後のQ値補償動作によって、サレンキー型ローパスフィルタ回路1のカットオフ周波数fcは更に理想値に設定されるようになる。[実施の形態4]《直交ダイレクトダウンコンバージョン方式の受信機》図21は、ロングタームエボリューション方式に対応可能なマルチモードレシーバーを直交ダイレクトダウンコンバージョン方式で構成する際にIチャネルとQチャネルのチャンネル選択フィルタとしての複数のフィルタ回路1A、1B、1C、1Dと、これらフィルタ回路の周波数特性を設定するための共通のカットオフ周波数補償回路2と複数のQ値補償回路3A、3B、3C、3Dとを含む本発明の実施の形態4による半導体集積回路の他の構成を示す図である。図21に示したように、I系アナログベースバンド回路210は、第1入力切り換えスイッチSW10と第1ベースバンド増幅器Amp1と第1フィルタ回路1Aと第1Q値補償回路3Aと第2入力切り換えスイッチSW11と第2フィルタ回路1Bと第2Q値補償回路3Bと第2ベースバンド増幅器Amp2と共通のカットオフ周波数補償回路2とによって構成されている。図21に示したように、Q系アナログベースバンド回路211は、第3入力切り換えスイッチSW12と第3ベースバンド増幅器Amp3と第3フィルタ回路1Cと第3Q値補償回路3Cと第4入力切り換えスイッチSW13と第4フィルタ回路1Dと第4Q値補償回路3Dと第4ベースバンド増幅器Amp4によって構成されている。最初に、図21に示した本発明の実施の形態4による半導体集積回路では、共通のカットオフ周波数補償回路2は、順次にI系アナログベースバンド回路210の第1フィルタ回路1Aと第2フィルタ回路1Bのカットオフ周波数補償動作を実行するだけではなく、更に順次にQ系アナログベースバンド回路211の第3フィルタ回路1Cと第4フィルタ回路1Dのカットオフ周波数補償動作を実行するものである。最初に、共通のカットオフ周波数補償回路2は、前段の第1フィルタ回路1Aのカットオフ周波数補償動作と前段の第3フィルタ回路1Cのカットオフ周波数補償動作とを並列に実行可能である。また、共通のカットオフ周波数補償回路2は、後段の第2フィルタ回路1Bのカットオフ周波数補償動作と後段の第4フィルタ回路1Dのカットオフ周波数補償動作とを並列に実行可能である。ここでのカットオフ周波数補償動作は、図1と図2に示す本発明の実施の形態1による半導体集積回路で実行されるカットオフ周波数補償動作と全く同一であるので、説明を省略する。すなわち、複数のフィルタ回路1A、1B、1C、1Dに対して、同時にカットオフ周波数補償動作が可能である。その次に、図21に示した本発明の実施の形態4による半導体集積回路では、Q値補償動作が実行される。すなわち、I系アナログベースバンド回路210では第1Q値補償回路3Aによる第1フィルタ回路1AのQ値補償動作と第2Q値補償回路3Bによる第2フィルタ回路1BのQ値補償動作とが並列に実行され、更にQ系アナログベースバンド回路211では第3Q値補償回路3Cによる第3フィルタ回路1CのQ値補償動作と第4Q値補償回路3Dによる第4フィルタ回路1DのQ値補償動作とが並列に実行される。ここでのQ値補償動作は、図1と図2に示す本発明の実施の形態1による半導体集積回路で実行されるQ値補償動作と全く同一であるので、説明を省略する。すなわち、複数のフィルタ回路1A、1B、1C、1Dに対して、同時にQ値補償動作が可能である。[実施の形態5]《直交ダイレクトダウンコンバージョン方式の受信機》図22は、ロングタームエボリューション方式に対応可能なマルチモードレシーバーを直交ダイレクトダウンコンバージョン方式で構成する際にIチャネルとQチャネルのチャンネル選択フィルタとしての複数のフィルタ回路1A、1B、1C、1Dと、これらフィルタ回路の周波数特性を設定するための共通のカットオフ周波数補償回路2と複数のQ値補償回路3A、3Cとを含む本発明の実施の形態5による半導体集積回路の他の構成を示す図である。図22に示す本発明の実施の形態5による半導体集積回路が図21に示した本発明の実施の形態4による半導体集積回路と相違するのは、下記の点である。すなわち、図22に示す本発明の実施の形態5による半導体集積回路からは、図21に示した本発明の実施の形態4による半導体集積回路に含まれていた第2入力切り換えスイッチSW11と第4入力切り換えスイッチSW13と第2Q値補償回路3Bと第4Q値補償回路3Dとが省略されている。従って、I系アナログベースバンド回路210では第1フィルタ回路1Aの出力端子と第2フィルタ回路1Bの入力端端子が直接接続され、Q系アナログベースバンド回路211では第3フィルタ回路1Cの出力端子と第4フィルタ回路1Dの入力端端子が直接接続されている。更に、I系アナログベースバンド回路210では、第1フィルタ回路1Aの出力信号は第2フィルタ回路1Bと第2ベースバンド増幅器Amp2とを介して第1Q値補償回路3Aに供給される。同様に、Q系アナログベースバンド回路211では、第3フィルタ回路1Cの出力信号は第4フィルタ回路1Dと第4ベースバンド増幅器Amp4とを介して第3Q値補償回路3Cに供給される。図23は、図22に示した本発明の実施の形態5による半導体集積回路のI系アナログベースバンド回路210に含まれた第1Q値補償回路3Aの構成を示す図である。図2に示した本発明の実施の形態1による半導体集積回路のQ値補償回路3と比較して、図23に示す第1Q値補償回路3Aには第2基準電圧生成器Ref51と切り換えスイッチSW60とが追加されている。図23に示した第1Q値補償回路3Aでは、切り換えスイッチSW60が第1基準電圧生成器Ref50の第1基準電圧VrefQ1を選択することにより、振幅比較器50は前段の第1フィルタ回路1Aの出力振幅と第1基準電圧VrefQ1とを比較する。従って、振幅比較器50と制御回路51は前段の第1フィルタ回路1Aの出力振幅と第1基準電圧VrefQ1が一致するように、前段のQ1値制御情報を制御レジスタ52に設定する。また更に切り換えスイッチSW60が第2基準電圧生成器Ref51の第2基準電圧VrefQ2を選択することにより、振幅比較器50は後段の第2フィルタ回路1Bの出力振幅と第2基準電圧VrefQ2とを比較する。従って、振幅比較器50と制御回路51は後段の第2フィルタ回路1Bの出力振幅と第2基準電圧VrefQ2が一致するように、後段のQ2値制御情報を制御レジスタ52に設定する。図22に示した本発明の実施の形態5による半導体集積回路のQ系アナログベースバンド回路210に含まれた第3Q値補償回路3Cも、図示されていないが図22に示したI系アナログベースバンド回路210に含まれた第1Q値補償回路3Aと同様に構成されている。図24は、図22に示す本発明の実施の形態5による半導体集積回路に内蔵されたチャンネル選択フィルタとしての複数のフィルタ回路1A、1B、1C、1Dの周波数特性校正動作を説明する図である。ステップS200で周波数特性校正動作が開始されると、ステップS201でカットオフ周波数補償動作が開始される。すると、ステップS202では、共通のカットオフ周波数補償回路2は順次にI系アナログベースバンド回路210の第1フィルタ回路1Aのカットオフ周波数補償動作とQ系アナログベースバンド回路210の第3フィルタ回路1Cのカットオフ周波数補償動作を実行するので、前段の第1フィルタ回路1Aと前段の第3フィルタ回路1Cとが補償すべきカットオフ周波数に設定される。ステップS203では、カットオフ周波数補償回路2は、I系アナログベースバンド回路210の後段の第2フィルタ回路1BとQ系アナログベースバンド回路210の後段の第4フィルタ回路1Dのカットオフ周波数を、前段の第1フィルタ回路1Aと前段の第3フィルタ回路1Cに設定されたカットオフ周波数よりも高い周波数に暫定的に設定する。この理由は、前段の第1フィルタ回路1Aと前段の第3フィルタ回路1CとのQ値補償動作の間に、I系アナログベースバンド回路210では、前段の第1フィルタ回路1Aの出力信号が後段の第2フィルタ回路1Bと第2ベースバンド増幅器Amp2とを介して第1Q値補償回路3Aに供給され、Q系アナログベースバンド回路211では、前段の第3フィルタ回路1Cの出力信号が後段の第4フィルタ回路1Dと第4ベースバンド増幅器Amp4とを介して第3Q値補償回路3Cに供給されるためである。すなわち、前段の第1フィルタ回路1Aと第3フィルタ回路1Cの出力信号の高周波成分が後段の第2フィルタ回路1Bと第4フィルタ回路1Dとによって減衰されないように、後段の第2フィルタ回路1Bと第4フィルタ回路1Dのカットオフ周波数を暫定的に高い周波数に設定するものである。ステップS204では、第1Q値補償回路3Aの制御回路51から生成されるQ値調整入力信号と第3Q値補償回路3Cの制御回路51から生成されるQ値調整入力信号の周波数を、前段の第1フィルタ回路1Aと前段の第3フィルタ回路1Cに設定されたカットオフ周波数と等しい周波数に設定する。ステップS205では、第1Q値補償回路3Aと第3Q値補償回路3Cでは、切り換えスイッチSW60が第1基準電圧生成器Ref50の第1基準電圧VrefQ1を選択するものである。ステップS206では、第1Q値補償回路3Aの振幅比較器50は第1基準電圧VrefQ1と前段の第1フィルタ回路1Aの出力振幅とを比較することで、前段の第1フィルタ回路1Aの前段のQ1値制御情報が第1Q値補償回路3Aの制御レジスタ52に設定されるものである。それと平行して、ステップS206では、第3Q値補償回路3Cの振幅比較器50は第1基準電圧VrefQ1と前段の第3フィルタ回路1Cの出力振幅とを比較することで、前段の第3フィルタ回路1Cの前段のQ1値制御情報が第3Q値補償回路3Cの制御レジスタ52に設定される。ステップS207では、共通のカットオフ周波数補償回路2は順次にI系アナログベースバンド回路210の後段の第2フィルタ回路1Bのカットオフ周波数補償動作とQ系アナログベースバンド回路210の後段の第4フィルタ回路1Dのカットオフ周波数補償動作を実行することによって、後段の第2フィルタ回路1Bと後段の第4フィルタ回路1Dとを補償すべきカットオフ周波数に設定する。この時に、後段の第2フィルタ回路1Bと後段の第4フィルタ回路1Dに設定すべきカットオフ周波数が前段の第1フィルタ回路1Aと前段の第3フィルタ回路1Cに設定されたカットオフ周波数より高い周波数である場合には、前段の第1フィルタ回路1Aと前段の第3フィルタ回路1Cのカットオフ周波数を後段の第2フィルタ回路1Bと後段の第4フィルタ回路1Dに設定すべきカットオフ周波数よりも高い周波数に暫定的に設定する。この理由は、その後に実行される後段の第2フィルタ回路1Bと後段の第4フィルタ回路1DのQ値補償動作の間に、第1Q値補償回路3Aの制御回路51から生成されるQ値調整入力信号と第3Q値補償回路3Cの制御回路51から生成されるQ値調整入力信号とがそれぞれ前段の第1フィルタ回路1Aと前段の第3フィルタ回路1Cとを介して後段の第2フィルタ回路1Bと後段の第4フィルタ回路1Dに供給されるためである。すなわち、後段の第2フィルタ回路1Bと第4フィルタ回路1DのQ値調整入力信号の高周波成分が前段の第1フィルタ回路1Aと第3フィルタ回路1Cによって減衰されないように、前段の第1フィルタ回路1Aと第3フィルタ回路1Cのカットオフ周波数を暫定的に高い周波数に設定するものである。従って、後段の第2フィルタ回路1Bと後段の第4フィルタ回路1DのQ値補償動作の実行が完了した後には、前段の第1フィルタ回路1Aと第3フィルタ回路1Cのカットオフ周波数は、この高い暫定値からステップS202で設定した本来のカットオフ周波数の値に復帰される。ステップS208では、第1Q値補償回路3Aの制御回路51から生成されるQ値調整入力信号と第3Q値補償回路3Cの制御回路51から生成されるQ値調整入力信号の周波数を、後段の第2フィルタ回路1Bと後段の第4フィルタ回路1Dに設定されたカットオフ周波数と等しい周波数に設定する。ステップS209では、第1Q値補償回路3Aと第3Q値補償回路3Cでは、切り換えスイッチSW60が第2基準電圧生成器Ref51の第2基準電圧VrefQ2を選択するものである。ステップS210では、第1Q値補償回路3Aの振幅比較器50は第2基準電圧VrefQ2と後段の第2フィルタ回路1Bの出力振幅とを比較することで、後段の第2フィルタ回路1Bの後段のQ2値制御情報が第1Q値補償回路3Aの制御レジスタ52に設定されるものである。それと平行して、ステップS210では、第3Q値補償回路3Cの振幅比較器50は第2基準電圧VrefQ2と後段の第4フィルタ回路1Dの出力振幅とを比較することで、後段の第4フィルタ回路1Dの後段のQ2値制御情報が第3Q値補償回路3Cの制御レジスタ52に設定される。ステップS211では、ステップS200で開始された周波数特性校正動作が完了する。この時に、後段の第2フィルタ回路1Bと後段の第4フィルタ回路1Dに設定すべきカットオフ周波数が前段の第1フィルタ回路1Aと前段の第3フィルタ回路1Cに設定されたカットオフ周波数より高い周波数であった場合には、前段の第1フィルタ回路1Aと第3フィルタ回路1Cとに暫定的に設定された高いカットオフ周波数の設定情報は破棄され、前段の第1フィルタ回路1Aと第3フィルタ回路1CはステップS202で設定した本来のカットオフ周波数の値に復帰される。ステップS207において、前段の第1フィルタ回路1Aと前段の第3フィルタ回路1Cのカットオフ周波数を後段の第2フィルタ回路1Bと後段の第4フィルタ回路1Dに設定すべきカットオフ周波数よりも高い周波数に暫定的に設定したが、前段の第1フィルタ回路1Aと前段の第3フィルタ回路1Cとが補償すべきカットオフ周波数に設定しても良い。この結果、前段の第1フィルタ回路1Aと前段の第3フィルタ回路1Cの周波数特性校正に誤差が含まれていたとしても、後段の第2フィルタ回路1Bと後段の第4フィルタ回路1Dの周波数特性校正により、誤差を補償するように後段の第2フィルタ回路1Bと後段の第4フィルタ回路1Dの周波数特性校正が実行される。更に図22に示す本発明の実施の形態5による半導体集積回路では、I系アナログベースバンド回路210の第2ベースバンド増幅器Amp2の出力端子と第1Q値補償回路3Aの入力端子との間にデジタル信号処理回路を接続する一方、同様にQ系アナログベースバンド回路211の第4ベースバンド増幅器Amp4の出力端子と第3Q値補償回路3Cの入力端子との間にデジタル信号処理回路を接続することも可能である。従って、この場合にはデジタル信号処理回路の出力信号はデジタルデータであるので、第1Q値補償回路3Aと第3Q値補償回路3Cのアナログ回路で構成された振幅比較器50の代わりにデジタルコンパレータが使用される。従って、デジタルコンパレータは事前に制御レジスタ等に格納された基準デジタルデータとデジタル信号処理回路の出力信号であるデジタルデータとを比較して、その比較結果によってQ値補償動作を実行する。デジタル信号処理回路はアナログデジタル変換器とデジタル実効値演算器とによって構成され、例えばI系アナログベースバンド回路210の第2ベースバンド増幅器Amp2のアナログ出力信号はアナログデジタル変換器によりデジタル出力信号に変換される。アナログデジタル変換器のデジタル出力信号はデジタル実効値演算器に供給されることよって、デジタル実効値演算器はデジタル出力信号の実効値を演算する。デジタル実効値演算器実効値の演算方法は、サンプリング値を二乗して、二乗出力を加算して、加算出力を加算回数で除算して平均化して、平均化出力の平方根を算出する方法を採用することが可能である。また、サンプリング処理から平均化までの処理を反復して、更にこの反復処理の結果の平均化して、平均化出力の平方根を算出する方法を採用することで、加算結果を保存するレジスタサイズを削減することができる。更に平均化処理の平均回数の増加で雑音が低減されるので、高精度のQ値補償動作を実行することが可能となる。また二乗出力を加算する加算回数が2のべき乗の場合には、デジタル除算はシフト演算で代用されることが可能であり、デジタル除算の回路規模を削減することが可能となる。また、1/fcの整数倍の時間まで加算して、そのタイミングで平均化すれば、平均化の打ち切りタイミングによる影響を軽減するためのデジタルフィルタ処理をしなくとも平均化可能であり、小面積化が可能となる。また、例えばアナログデジタル変換器のサンプリング周波数が3.2fcとすれば、1/fcの20倍の時間であれば平均化に必要な加算回数は64回となり、シフト演算可能でデジタルフィルタ不要となる条件を満足することが可能となる。1/fcの20倍のタイミングで平均化を完了し比較するためには、図12あるいは図19のフローのステップS129およびステップS133においてL値の値を20に設定することで可能となる。デジタル処理で実効値を使用する方法では、アナログの基準電圧に対し、フィルタ出力のピーク電圧を比較する必要がないため、雑音により比較結果の誤差が生じる可能性が低減される。また、図15に示した基準電圧生成においても、抵抗比のバラツキにより比較結果の誤差が生じる可能性があった。デジタル処理で実効値を使用する構成では、デジタル値で比較して、比較されるフィルタ出力は実効値の演算回路によって平均化されるため、雑音に強いQ補償が可能となる。また微細プロセスを使用すれば、デジタル回路はアナログ回路に比較して小さなチップ面積で実現されることが可能なため、半導体チップ面積を低減可能となる。また、図23のように周波数校正を実行したいQ値が複数あり、基準電圧が複数ある場合には、デジタル値を複数用意し選択することによって対応可能である。この場合には、デジタル値を記憶するレジスタを用意することで可能となる。更は、ソフトウェアによって半導体集積回路の外部から基準電圧を任意の値に設定可能とすると同時に目標とするQ値に実際のQ値を設定可能な方式を採用するものとする。その結果、フィルタ回路の周波数特性は素子バラツキに依存しない任意の値に調整可能となるため、ソフトウェア無線機器における高精度なアナログフィルタ回路を提供することが可能となる。[実施の形態6]《直交ダウンコンバージョン方式の受信機》図25は、同相成分のIチャネルと直交成分のQチャネルの2系統のアナログベースバンド部を有する本発明の実施の形態6による直交ダウンコンバージョン方式の受信機のチャンネル選択フィルタに、上述した本発明の実施の形態1から本発明の実施の形態5までのいずれかの形態による半導体集積回路に内蔵されたフィルタ回路を適用した構成を示す図である。図25に示した本発明の実施の形態6による直交ダイレクトダウンコンバージョン方式の受信機は、アンテナ10、バンドパスフィルタ20、低雑音増幅器30、I信号ミキサ40、第1チャネル選択フィルタ50、第1増幅器60、Q信号ミキサ70、第2チャネル選択フィルタ80、第2増幅器90、90度移相器100、RF電圧制御発振器110を具備している。図25の直交ダイレクトダウンコンバージョン方式の受信機では、低雑音増幅器30、I信号ミキサ40、第1チャネル選択フィルタ50、第1増幅器60、Q信号ミキサ70、第2チャネル選択フィルタ80、第2増幅器90、90度移相器100、RF電圧制御発振器110は、携帯電話端末に搭載される半導体集積回路の半導体チップに集積化されている。RF電圧制御発振器110と90度移相器100とによって、90度の位相差を持つIローカル信号とQローカル信号とがI信号ミキサ40とQ信号ミキサ70とにそれぞれ供給される。アンテナ10によって受信されたRF受信信号はバンドパスフィルタ20を介して低雑音増幅器30の入力端子に供給され、低雑音増幅器30のRF受信増幅信号は直交ダウンコンバージョンミキサを構成するI信号ミキサ40とQ信号ミキサ70にそれぞれ供給される。I信号ミキサ40から生成されるIベースバンド信号は第1チャネル選択フィルタ50と第1増幅器60に供給される一方、Q信号ミキサ70から生成されるQベースバンド信号は第2チャネル選択フィルタ80と第2増幅器90とに供給される。図25に示した直交ダイレクトダウンコンバージョン方式の受信機では、同相成分のIチャネルのための第1チャネル選択フィルタ50と直交成分のQチャネルのための第2チャネル選択フィルタ80とに、上述した本発明の実施の形態1から本発明の実施の形態5までのいずれかの形態によるフィルタ回路が使用されたものである。[実施の形態7]《直交ダウンコンバージョン方式の受信機》図26は、マルチ入力マルチ出力通信システムに使用される本発明の実施の形態6による直交ダウンコンバージョン方式の受信機のチャンネル選択フィルタに、上述した本発明の実施の形態1から本発明の実施の形態5までのいずれかの形態による半導体集積回路に内蔵されたフィルタ回路を適用した構成を示す図である。マルチ入力マルチ出力通信システムは、無線LANの規格の1つであるIEEE802.11nで採用された高速化技術である。このMIMO通信システムの送信システムは同一の送信データを複数のストリームに分割して、この複数のストリームを複数の送信アンテナから同一のRF送信周波数帯域で略同時に送信する。MIMO通信システムの受信システムは送信システムから送信された複数のRF送信信号を複数の受信アンテナで受信して、複数の受信アンテナによって受信した複数のRF受信信号の経路別のひずみを演算処理して元の送信データの信号を取り出すものである。MIMO通信システムのこの原理により、2つのストリームに分割した場合には伝送速度が2倍に改善され、3つのストリームに分割した場合には伝送速度が3倍に改善される。また、送信システムの基地局から受信システムが遠い場合やマルチパス等の干渉が多い場合には、アンテナダイバーシティの技術が使用される。ダイバーシティの技術は2つ以上の受信アンテナをRF受信信号の波長よりも十分長い距離で離間することで、フェーディング効果の少ないRF受信信号を受信する確率を向上する方式である。図26に示した本発明の実施の形態7による直交ダイレクトダウンコンバージョン方式の受信機は、このMIMO通信システムとダイバーシティ受信とに対応するものである。すなわち、図26に示した受信機は、メインの受信アンテナ400と、アンテナスイッチとRFフィルタとからなるフロントエンドモジュール401と、受信ミキサ403と、チャンネル選択フィルタ407と、アナログデジタル変換器409だけではなく、MIMO通信システムとダイバーシティ受信とに対応するための受信アンテナ500と、アンテナスイッチとRFフィルタとからなるフロントエンドモジュール501と、受信ミキサ503と、チャンネル選択フィルタ507と、アナログデジタル変換器509とを含んでいる。図26に示した受信機において、破線412の内部の回路が受信機のための半導体集積回路の半導体チップに集積化されている。受信機のための半導体集積回路412には、ベースバンド信号処理LSI410が接続されている。メインのアナログデジタル変換器409はチャンネル選択フィルタ407から生成されるアナログベースバンド受信信号をデジタルベースバンド受信信号に変換してベースバンド信号処理LSI410に供給して、サブ側でのアナログデジタル変換器509はチャンネル選択フィルタ407から生成されるアナログベースバンド受信信号をデジタルベースバンド受信信号に変換してベースバンド信号処理LSI410に供給するものである。尚、メインの受信ミキサ403とサブの受信ミキサ503には、直交復調のための90度移相器405とRFキャリア発振器404とが接続されている。また、ベースバンド信号処理LSI410から生成されるデジタルベースバンド送信信号はデジタルアナログ変換器412によりアナログベースバンド送信信号に変換され、RF送信信号生成部411に供給される。RF送信信号生成部411から生成されるRF送信信号は、フロントエンドモジュール401を介して送信アンテナとしても機能する受信アンテナ400に供給される。特に図26に示した本発明の実施の形態7による直交ダイレクトダウンコンバージョン方式の受信機では、メインのチャンネル選択フィルタ407とサブ側のチャンネル選択フィルタ507とに、上述した本発明の実施の形態1から本発明の実施の形態5までのいずれかの形態による半導体集積回路に内蔵されたフィルタ回路が使用されるものである。図27は、図26に示した本発明の実施の形態7による直交ダイレクトダウンコンバージョン方式の受信機のための半導体集積回路に含まれたQ値補償回路3の構成を示す図である。図27に示すように、図26に示した半導体集積回路に含まれたQ値補償回路3は、直交復調のI側とQ側とダイバーシティ受信のメイン側とサブ側の合計4つの受信パスに対応するQ補償回路である。図27に示すQ補償回路では、各パスのコンパレータ出力の結果は加算器502によって加算され、制御回路51に加算結果を出力する。図27に示す各パスのQ値補償回路3は、図13に示した本発明の実施の形態2と全く同様に、3個の基準電圧生成器Ref50、Ref61、Ref62と2個の制御レジスタ52、53と切り換えスイッチSW60を含んでいる。従って、図26に示した本発明の実施の形態7による半導体集積回路のメインのチャンネル選択フィルタ407とサブ側のチャンネル選択フィルタ507では、図13に示した本発明の実施の形態2と全く同様に、カットオフ周波数補償動作とQ値補償動作との間に入力信号補償動作が実行されるものである。図27に示す各パスのQ値補償回路3では、振幅比較器50はチャンネル選択フィルタの出力振幅を第1基準電圧生成器Ref50の第1基準電圧VrefQ1と比較する。その際に、チャンネル選択フィルタの出力振幅が第1基準電圧生成器Ref50の第1基準電圧VrefQ1とより大きいと判断した場合には、振幅比較器50の比較結果はハイレベル1となり、逆にチャンネル選択フィルタの出力振幅が第1基準電圧生成器Ref50の第1基準電圧VrefQ1とより小さいと判断した場合には、振幅比較器50の比較結果はローレベル0となる。全パスの比較結果を加算器502によって加算されて、加算器502の加算結果が3以上の場合には、チャンネル選択フィルタの出力振幅が第1基準電圧生成器Ref50の第1基準電圧VrefQ1とより大きいと判断して、チャンネル選択フィルタのQ値補償動作が実行される。このようにして、図26と図27とに示した本発明の実施の形態7による直交ダイレクトダウンコンバージョン方式の受信機のための半導体集積回路によれば、複数のパスのうち1つのパスの結果が雑音の影響を受けたとしても、その他のパスの結果によって平均化されるので、強い雑音耐性を持つ高精度のQ値補償動作を実行することが可能となる。[実施の形態8]図28は、ロングタームエボリューション方式に対応可能なダイレクトコンバージョンマルチモードレシーバーのためのチャンネル選択フィルタとしてのフィルタ回路1と、フィルタ回路1の周波数特性を設定するためのカットオフ周波数補償回路2とQ値補償回路3とを含む本発明の実施の形態8による半導体集積回路の他の構成を示す図である。図28に示す本発明の実施の形態8による半導体集積回路が、図13に示した本発明の実施の形態2による半導体集積回路と相違するのは、下記の点である。すなわち、図13に示した本発明の実施の形態1による半導体集積回路のQ値補償回路3は、第1段目の演算増幅器OP1と第2段目の演算増幅器OP2との各演算増幅器は、単一の出力端子を有するシングルエンド出力型の演算増幅器を利用していた。それに対して、図28に示す本発明の実施の形態8による半導体集積回路のQ値補償回路3には、非反転入力端子および反転入力端子の差動入力端子と非反転出力端子および反転出力端子の差動出力端子とを有する完全差動型演算増幅器を、図13に示した第1段目の演算増幅器OP1と第2段目の演算増幅器OP2に使用する。その際に、入力抵抗R4と演算増幅器OP3と帰還抵抗R4によって構成された信号反転器INVは省略されて、その代わりに2個の帰還抵抗R4が第1段目の演算増幅器OP1の差動入力端子と第2段目の演算増幅器OP2の差動出力端子との間に接続される。また、振幅比較器50に供給される出力振幅としては、第2段目の演算増幅器OP2の差動出力信号の片側である非反転出力信号が供給される。更に、高利得の差動増幅回路で問題となるDCオフセットキャンセルを実現するために、DCオフセットキャンセル回路とQ値補償回路3が共用化される。このために、制御回路51は第2段目の演算増幅器OP2の差動出力である出力と-出力の両者のDC電圧が一致するようなDCオフセット設定値DOSをレジスタ54に記憶して、この設定値DOSを読み出すことによってDCオフセットキャンセル信号を生成する。Q値調整入力信号とDCオフセットキャンセル信号との切り換えが可能なスイッチSW100が配置され、このスイッチSW100はQ値調整入力信号とDCオフセットキャンセル信号との任意の信号を選択する。その結果、選択された任意の信号は、抵抗R1を介して第1段目の演算増幅器OP1の反転入力端子に供給される。更に、振幅比較器50に接続される切り換えスイッチSW600は、第2段目の演算増幅器OP2の差動出力信号の片側である非反転出力信号と接続可能とされている。また入力切り換えスイッチSW10は、第1段目の演算増幅器OP1の非反転入力端子と反転入力端子とに差動入力信号を供給するか、もしくはコモンモード電圧Vcを供給するかを、切換可能とされている。Q値補償動作の際には、スイッチSW100はQ値調整入力信号を選択するように制御される。さらに、入力切り換えスイッチSW10は、Q値補償動作の期間に、第1段目の演算増幅器OP1の非反転入力端子と反転入力端子とに差動入力信号を供給するように制御される。図28に示す本発明の実施の形態8による半導体集積回路のQ値補償動作は、スイッチSW100と入力切り換えスイッチSW10の制御以外は、図19に示した本発明の実施の形態2によるQ値補償動作と同様であるので、説明を省略する。DCオフセットキャンセル動作は、Q値補償動作によるDCオフセットの変動分の影響もキャンセルするために、Q値補償動作の完了後に実行される。DCオフセットキャンセル動作は、第2段目の演算増幅器OP2の差動出力信号のもう片側である反転出力信号が振幅比較器50に供給されるようにスイッチSW600が制御される。更に入力切り換えスイッチSW10は差動入力信号に含まれるDCオフセットが第1段目の演算増幅器OP1の非反転入力端子と反転入力端子に供給されるように、入力切り換えスイッチSW10が差動入力信号を選択するように制御される。更に、制御回路51からのDCオフセットキャンセル信号が第1段目の演算増幅器OP1の反転入力端子に供給されるように、スイッチSW100が制御される。図28に示す本発明の実施の形態8による半導体集積回路のDCオフセットキャンセル動作は、切り換えスイッチSW10とスイッチSW600とスイッチSW100以外は、図13に示した本発明の実施の形態2による入力信号補償動作と略同一の動作シーケンスによって実行可能である。すなわち、第2段目の演算増幅器OP2の差動出力の出力と-出力の両者のDC電圧が一致するようなDCオフセット設定値DOSがレジスタ54に記憶されることとなる。DCオフセットキャンセル動作の完了後に所望のRF受信信号を受信する場合は、入力切り換えスイッチSW10とスイッチSW100とはDCオフセットキャンセル動作中と同様に制御される。レジスタ54に記憶された設定値DOSに応答して、制御回路51からのDCオフセットキャンセル信号は第2段目の演算増幅器OP2の差動出力の出力と-出力との間のDCオフセット電圧がキャンセルされるような値に調整されて出力される。更に、図28に示す本発明の実施の形態8による半導体集積回路によれば、図13に示した本発明の実施の形態2と同様に、Q値調整入力信号を使用するQ値補償動作によって周波数特性が校正されることが可能となる。このように、図28に示した本発明の実施の形態8による半導体集積回路によれば、DCオフセットキャンセル回路とQ値補償回路3とを共用化することが可能となる。また、Q値調整入力信号とDCオフセットキャンセル信号とをデジタル値として、デジタル値に応答した出力電流を生成するデジタルアナログ変換器を使用することによって、デジタル-アナログ変換されたQ値調整入力信号とDCオフセットキャンセル信号を使用することが可能である。図29は、この例を具体的に示すものである。すなわち、図29は、ロングタームエボリューション方式に対応可能なダイレクトコンバージョンマルチモードレシーバーのためのチャンネル選択フィルタとしてのフィルタ回路1と、フィルタ回路1の周波数特性を設定するためのカットオフ周波数補償回路2とQ値補償回路3とを含む本発明の実施の形態8による半導体集積回路の他の構成を示す図である。図29に示す本発明の実施の形態8による半導体集積回路が、図28に示す本発明の実施の形態8による半導体集積回路と相違するのは、下記の点である。すなわち、図29に示す本発明の実施の形態8による半導体集積回路では、Q値調整入力信号とDCオフセットキャンセル信号とはデジタル値とされ、デジタル値に応答したアナログ出力電流を生成するデジタルアナログ変換器DAC1が使用される。更に、デジタルアナログ変換器DAC1のアナログ出力電流が第1段目の演算増幅器OP1の非反転入力端子と反転入力端子のいずれに流れるかを選択するために、スイッチSW101が使用される。このスイッチSW101は抵抗R1を介して、デジタルアナログ変換器DAC1のアナログ出力端子が第1段目の演算増幅器OP1の非反転入力端子と反転入力端子のいずれかに接続されるように制御される。デジタルアナログ変換器DAC1はアナログ出力電流を引き抜くタイプのため、Q値調整入力信号の正の振幅の振幅Vpk1の調整時およびその調整結果である設定結果Aの適用時には、スイッチSW101は演算増幅器OP1の非反転入力端子にデジタルアナログ変換器DAC1のアナログ出力端子が接続されるように制御される。一方、Q値調整入力信号の負の振幅の-振幅Vpk1-の調整時、およびその調整結果である設定結果Bの適用時には、スイッチSW101は演算増幅器OP1の反転入力端子にデジタルアナログ変換器DAC1のアナログ出力端子が接続されるように制御される。またDCオフセットキャンセル動作では、振幅比較器50の制御によってDCオフセットキャンセル信号を生成しない状態で、第2段目の演算増幅器OP2の差動出力端子で非反転出力端子のDC電圧が反転出力端子のDC電圧より大きいと判断された場合には、スイッチSW101はデジタルアナログ変換器DAC1のアナログ出力端子を演算増幅器OP1の非反転入力端子に接続するように制御される。一方、振幅比較器50の制御によってDCオフセットキャンセル信号を生成しない状態で、第2段目の演算増幅器OP2の差動出力端子で非反転出力端子のDC電圧が反転出力端子のDC電圧より小さいと判断された場合には、スイッチSW101はデジタルアナログ変換器DAC1のアナログ出力端子を演算増幅器OP1の反転入力端子に接続するように制御される。以上説明したように、図29に示した本発明の実施の形態8による半導体集積回路では、Q値補償動作とDCオフセットキャンセル動作とにデジタルアナログ変換器DAC1がアナログ出力電流を引き抜くタイプを使用することが可能となる。言い換えれば、引き抜き型のアナログ出力電流は負方向に変化する電圧しか発生できない。このように、単一方向変化のアナログ電圧だけしか生成できないデジタルアナログ変換器を使用しても、Q値補償動作とDCオフセットキャンセル動作とが可能となる。アナログ出力電流を引き抜くタイプのデジタルアナログ変換器DAC1は、アナログ出力電流を流し込むこともアナログ出力電流を引き抜くことも可能なタイプのデジタルアナログ変換器に比較して回路構成が単純であるので、半導体チップ面積の低減が可能となる。また、アナログ出力電流を流し込むタイプのデジタルアナログ変換器のみ使用する場合は、アナログ出力電流を引き抜くタイプのデジタルアナログ変換器の場合のスイッチSW101の制御を逆にすることで対応することが可能である。以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、本発明のチャンネル選択フィルタとしてのフィルタ回路は、図2に示したように演算増幅器OP1、OP2と抵抗R1、R2、R3、R4と容量C1、C2を使用したアクティブRCローパスフィルタにのみ限定されるものではない。すなわち、図2に示したフィルタ回路1とは反対に、第1段目を不完全積分器によって構成して、第2段目を完全積分器によって構成することも可能である。このような場合であっても、上記式から上記式までの電気的特性を実現することが可能である。また、抵抗成分として入力電圧を出力電流に変換する機能を持った演算トランスコンダクタンス増幅器を使用したGmCフィルタを使用することも可能である。演算トランスコンダクタンス増幅器のトランスコンダクタンスGmは、出力電流Iout/入力電圧Vinで与えられるので、抵抗の逆数となる。演算トランスコンダクタンス増幅器の入力電圧出力電流の変換係数であるトランスコンダクタンスGmは、演算トランスコンダクタンス増幅器のバイアス電流を変化することで調整可能である。従って、GmCフィルタにおける本発明のQ値補償動作は、演算トランスコンダクタンス増幅器のバイアス電流の変化で実行することが可能である。また更に、GmCフィルタにおける本発明のカットオフ補償動作は、GmCフィルタの出力端子と接地端子の間に接続される容量の容量値を変化することで調整可能である。尚、その際、シングルエンド入力シングルエンド出力型の演算トランスコンダクタンス増幅器と差動入力端子と差動出力端子とを有する完全差動型の演算トランスコンダクタンス増幅器とのいずれの型でも使用することが可能である。また、本発明はロングタームエボリューション方式に対応可能なマルチモードレシーバーのチャンネル選択フィルタへの適用のみに限定されるものではない。すなわち、通信方式に密接に関係する校正信号や補正信号等を使用されていないので、例えばGSMとマルチモード方式とに対応可能なデュアルモードレシーバー向けのチャネル選択フィルタや、それ以外の無線LANにも適用可能である。また更に、光通信やテレビ通信等のチャネル選択フィルタに、本発明を適用することが可能である。