第1絶縁層と、前記第1絶縁層上に設けられ、少なくとも表層がTaSiN層である抵抗素子と、前記第1絶縁層および前記抵抗素子上に設けられた層間絶縁層と、前記層間絶縁層に設けられ、一端が前記TaSiN層と接続する複数のビアと、を備える半導体装置。請求項1に記載の半導体装置において、前記抵抗素子の抵抗温度係数の絶対値は、0ppm/°C以上50ppm/°C以下である半導体装置。請求項1または2に記載の半導体装置において、前記TaSiN層は、TaN層にSi含有ガスを照射することにより形成された改質層である半導体装置。請求項1~3のいずれか一項に記載の半導体装置において、前記TaSiN層は、表層側のSi濃度が大きい方向に組成が傾斜している半導体装置。請求項1~4のいずれか一項に記載の半導体装置において、前記抵抗素子は、TaN層をさらに備え、前記TaSiN層は、前記TaN層の表層に設けられている半導体装置。請求項1~5のいずれか一項に記載の半導体装置において、前記抵抗素子の上に位置するSiN層をさらに備える半導体装置。請求項1~6のいずれか一項に記載の半導体装置において、前記TaSiN層は、アモルファスである半導体装置。請求項1~7のいずれか一項に記載の半導体装置において、前記TaSiN層のシート抵抗は、102Ω/sq以上107Ω/sq以下である半導体装置。請求項1~8のいずれか一項に記載の半導体装置において、前記抵抗素子は、平面視で複数回屈曲している半導体装置。請求項1~9のいずれか一項に記載の半導体装置において、前記抵抗素子は、基準電圧回路の一部を構成している半導体装置。第1絶縁層上にTaN層を形成する工程と、Si含有ガスを照射することにより、前記TaN層のうち、少なくとも表層をTaSiN層に変化させるシラン照射工程と、前記第1絶縁層および前記抵抗素子上に層間絶縁層を形成する工程と、前記層間絶縁層に、一端が前記TaSiN層と接続する複数のビアを形成する工程と、を備える半導体装置の製造方法。請求項11に記載の半導体装置の製造方法において、前記シラン照射工程において、前記TaN層の表層側のSi濃度が大きい方向に組成が傾斜するようにTaSiN層を形成する半導体装置の製造方法。請求項11または12に記載の半導体装置の製造方法において、前記シラン照射工程において、前記TaN層上にSiN層を形成し、前記SiN層と前記TaN層との界面に前記TaSiN層を形成する半導体装置の製造方法。請求項13に記載の半導体装置の製造方法において、前記TaN層を形成する工程において、第1絶縁層上の全面に前記TaN層を形成し、前記シラン照射工程において、前記TaN層上の全面に前記SiN層を形成し、前記シラン照射工程の後において、前記TaSiN層を、前記SiN層と同一工程でパターニングする工程を備える半導体装置の製造方法。近年、特に携帯機器等で広範に採用されているリチウムイオン電池は、電気自動車に搭載される際には、多数のセルが搭載される。このため、効率的な電池利用のために、各セルの充電残量の高精度なモニタが必須である。充電残量を高精度に検出するためには、外付けのセンス抵抗が用いられる。また、特に、車載用途では、広範な動作温度保証が必要になるため、センス抵抗自体の抵抗温度係数が非常に小さいことが望まれている。さらに、近年では、上記のような抵抗素子を、集積回路の一部として、半導体装置の多層配線中に形成することが望まれている。このため、上記特許文献に記載のように、抵抗温度係数を小さくするだけでなく、素子面積を小さくすることも望まれている。したがって、低い抵抗温度係数を有し、かつ高い抵抗率を有する抵抗素子が求められている。本発明によれば、第1絶縁層と、前記第1絶縁層上に設けられ、少なくとも表層がTaSiN層である抵抗素子と、前記第1絶縁層および前記抵抗素子上に設けられた層間絶縁層と、前記層間絶縁層に設けられ、一端が前記TaSiN層と接続する複数のビアと、を備える半導体装置が提供される。本発明によれば、第1絶縁層上にTaN層を形成する工程と、Si含有ガスを照射することにより、前記TaN層のうち、少なくとも表層をTaSiN層に変化させるシラン照射工程と、前記第1絶縁層および前記抵抗素子上に層間絶縁層を形成する工程と、前記層間絶縁層に、一端が前記TaSiN層と接続する複数のビアを形成する工程と、を備える半導体装置の製造方法が提供される。本発明によれば、第1絶縁層上には、少なくとも表層がTaSiN層である抵抗素子が設けられている。また、第1絶縁層および抵抗素子上に設けられた層間絶縁層には、複数のビアが設けられ、一端がTaSiN層に接続している。これにより、多層配線中に、抵抗率が高く、かつ抵抗温度係数が小さい抵抗素子を備える半導体装置を提供することができる。本発明によれば、多層配線中に、抵抗率が高く、かつ抵抗温度係数が小さい抵抗素子を備える半導体装置を提供することができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施形態図1および図2を用い、第1の実施形態に係る半導体装置10について説明する。この半導体装置10は、以下のような構成を備えている。第1絶縁層層間絶縁層340と、第1絶縁層層間絶縁層340上に設けられ、少なくとも表層がTaSiN層440である抵抗素子400と、第1絶縁層層間絶縁層340および抵抗素子400上に設けられた層間絶縁層360と、層間絶縁層360に設けられ、一端がTaSiN層440と接続する複数のビア500と、を備えている。以下、詳細を説明する。図1は、第1の実施形態に係る半導体装置10の構成を示す断面図である。そのうち、図1bは、図1aのA-A線断面図である。図1aのように、半導体基板100には、素子分離領域120が形成されている。ここで、半導体基板100は、たとえば、シリコン基板である。また、素子分離領域120は、たとえば、SiO2であり、LOCOSLocalOxidationofSilicon法により形成されている。半導体基板100のうち、素子分離領域120が形成されていない領域には、FETFieldEffectTransistorが形成されている。この領域の半導体基板100には、ソース領域またはドレイン領域となる拡散領域140およびエクステンション領域160が形成されている。なお、当該領域にバイポーラトランジスタが形成されていてもよい。拡散領域140に挟まれたチャネル領域符号不図示上には、ゲート絶縁層220が形成されている。さらに、ゲート絶縁層220上には、ゲート電極240が形成されている。また、ゲート絶縁層220およびゲート電極240の両側には、側壁絶縁膜260が形成されている。さらに、これらのFETの上には、ライナー絶縁層320が形成されている。ライナー絶縁層320としては、たとえば、SiNである。ライナー絶縁層320上には、第1絶縁層として層間絶縁層340が形成されている。ここでいう第1絶縁層とは、後述する抵抗素子400の下に設けられている絶縁層のことをいう。第1の実施形態では、第1絶縁層は、たとえば、層間絶縁層340である。ここでは、層間絶縁層340としては、たとえば、SiO2、SiN、SiON、SiOC、SiOCH、SiCOHまたはSiOFである。第1絶縁層は、複数層から形成されていてもよい。第1絶縁層である層間絶縁層340が、Low-k膜などのポーラス膜を含む場合には、当該Low-k膜上にSiCN層などの緻密な絶縁層不図示を設けてもよい。第1絶縁層である層間絶縁層340上には、少なくとも表層がTaSiN層440である抵抗素子400が形成されている。なお、ここでいう抵抗素子400とは、少なくともTaSiN層440を含む抵抗素子のことをいう。広義の意味で、後述するTaN層420、または端子となるビア500を含めて、抵抗素子400としてもよい。ここで、TaSiN層440は、TaN層420にSi含有ガスを照射することにより形成された改質層である。言い換えれば、TaSiN層440は、TaN層420の表層にSiがドーピングされた層である。本実施形態では、TaN層420を形成した後に、Si含有ガスを照射することにより、容易に三元を有するTaSiN層440を形成することができる。なお、Si含有ガスを照射するシラン照射工程については、詳細を後述する。抵抗素子400は、層間絶縁層340上にTaN層420をさらに備えている。また、TaSiN層440は、少なくともTaN層420の表層に設けられている。このように、TaN層420も有している場合、TaSiN層440とTaN層との並列回路として抵抗素子を設計する。ここで、TaN層420の厚さは、10nm以上100nm以下である。さらには、TaN層420の厚さは、10nm以上50nm以下であることが好ましい。TaN層420の厚さが上記範囲内であることにより、反応性スパッタによりTaN層420を形成することができる。具体的には、TaN層420の厚さは、たとえば、20nmである。また、TaSiN層440の厚さは、1nm以上50nm以下である。さらには、TaSiN層440の厚さは、1nm以上15nm以下であることが好ましい。TaSiN層440の厚さが上記範囲内であることにより、後述するシラン照射工程により、容易にTaSiN層440を形成することができる。具体的には、TaSiN層440の厚さは、たとえば、5nmである。後述するように、製造工程において、TaN層420を形成する工程の後、Si含有ガスを照射する工程シラン照射工程を行うことにより、TaN層420の表面をシリサイド化し、TaSiN層440を形成する。本発明者らは、このシラン照射工程により、Si/TaSiの組成比を調整することにより、TaSiN層440の抵抗温度係数TCR、TemperatureCoefficientofResistanceおよび抵抗率を制御できることを見出した。ここで、抵抗素子400の抵抗温度係数の絶対値は、0ppm/°C以上50ppm/°C以下である。さらに、抵抗素子400の抵抗温度係数の絶対値は、0ppm/°C以上25ppm/°C以下であることが好ましい。抵抗素子400の抵抗温度係数が上記範囲内であることにより、広い動作温度の範囲において、抵抗の変化の小さい抵抗素子400を得ることができる。また、TaSiN層440のシート抵抗は、たとえば、102Ω/sq以上107Ω/sq以下である。このように、高いシート抵抗を有していることにより、抵抗素子の面積を小さくすることができる。したがって、半導体チップなどの多層配線中に、抵抗素子を設けることができる。なお、TaN層420の抵抗率は、上記したTaSiN層440の所望の抵抗率に合わせて調整されている。ここで、TaN層420は、Ta/Nの組成比によって抵抗率が変化する。したがって、Ta/Nの組成比を調整することにより、TaN層420の抵抗率を調整することができる。具体的には、Ta/Nの組成比は、たとえば、0.5以上10以下である。Ta/Nの組成比が上記範囲内であることにより、TaSiN層440の元となるTaN層420の抵抗率を102μΩcm以上106μΩcm以下とすることができる。また、TaSiN層440において、Si/TaSiの組成比は、0.5以上0.7以下である。Si/TaSiの組成比が上記範囲内であることにより、上記した所望の抵抗率および抵抗温度係数を有するTaSiN層440を得ることができる。なお、以上のTaN層420およびTaSiN層440を形成する工程については、詳細を後述する。また、抵抗素子400の上には、SiN層460が設けられている。具体的には、TaSiN層440上に、SiN層460が形成されている。後述するように、シラン照射工程において、TaN層420上にSiN層460を形成し、かつ、TaSiN層440を形成する。このように、シラン照射工程としてTaN層420上にSiN層460を形成することにより、TaN層420の表層にTaSiN層440が形成されている。これにより、上述の構成を有する抵抗素子400を形成することができる。なお、このSiN層460は、ビア500を形成する工程において、エッチングストッパ膜としても機能する。したがって、このSiN層460は、上述したライナー絶縁層320と同等の厚さで形成されていることが好ましい。これにより、ビア500を形成する工程において、同一のエッチング条件で、ビア500の形成を制御することができる。なお、TaSiN層440上のSiN層460は無くてもよい。すなわち、製造工程において、SiN層460を除去してもよい。一方で、SiN層460は、ビア500が接続する、抵抗素子400のコンタクト部402のみに形成されていればよい。また、TaSiN層440は、アモルファスである。このように、TaSiN層440を異方性を持たないアモルファスとすることにより、半導体装置10の製造工程において生じる熱応力などによって、抵抗素子の特性が変動することを抑制することができる。さらに、層間絶縁層340および抵抗素子400上には、層間絶縁層360が形成されている。層間絶縁層360には、複数のビア500が形成されている。このうち、一部のビア500は、たとえば、一端がFETの拡散領域140と接している。また、抵抗素子400の直上には、一端がTaSiN層440と接続するビア500が設けられている。抵抗素子400に接続するビア500は、一端が少なくともTaSiN層440と接している。ビア500は、SiN層460を貫通して、TaSiN層440と接している。また、そのビア500の一端は、TaSiN層440の内部に入り込んでいてもよい。また、TaN層420を有する場合は、ビア500の一端は、TaN層420に入り込んでいても良い。すなわち、電気的にTaSiN層440と接続していればよい。ビア500内の側面および底面には、バリア層540が設けられている。バリア層としては、たとえば、TiN/Ti層である。なお、側面および底面側がTiN層である。このバリア層540がTiN/Ti層であることにより、上記したTaSiN層との密着性をよくすることができる。また、ビア500のうち、バリア層540の内側には、金属520が埋め込まれている。この金属520としては、たとえば、Cu、Wなどである。図1bのように、抵抗素子400の両端に、ビア500が接続している。この二つのビア500で挟まれた領域が、後述する抵抗部404として機能する。このようにして、抵抗素子400は、半導体装置10の多層配線中に設けることができる。なお、層間絶縁層360の上に、さらに層間絶縁層不図示、配線不図示およびビア不図示が設けられ、多層配線が形成されていても良い。多層配線の最上層には、電極パッド不図示が設けられていても良い。図2は、第1の実施形態に係る半導体装置の構成を示す平面図である。図2は、図1bを上部から見た平面図である。そのうち、TaSiN層440、ビア500および層間絶縁層360のみを表している。なお、TaSiN層440は、層間絶縁層360の中にあるが、実線で示している。図2のように、抵抗素子400は、たとえば、少なくともTaSiN層440の両端がビア500と接続するためのコンタクト部402と、当該コンタクト部402で両端を挟まれている抵抗部404と、を備えている。上記したコンタクト部402は、たとえば、平面視で矩形状である。なお、コンタクト部402の形状は、矩形状に限られるものではなく、円形状であってもよい。また、ビア500は、平面視で、コンタクト部402の内部に配置されている。また、抵抗部404は、たとえば、平面視でコンタクト部402よりも細い幅で形成されている。また、抵抗部404は、直線状である。これにより、小さい面積で高い抵抗率を有する抵抗素子400を形成することができる。抵抗部404の幅および長さは、所望の抵抗値となるように設計されている。これにより、一定の電流値に対して、抵抗素子400によって半導体装置10における標準電位を得ることができる。また、図2のように、細長い抵抗部404が形成されている場合、製造工程において、熱応力などによって、抵抗部404に引張り応力がかかる可能性がある。このような場合、TaSiN層440がアモルファスであることにより、当該応力を緩和することができる。したがって、抵抗部404にクラックなどを生じることがない。ここで、図3を用い、第1の実施形態の半導体装置10の回路図について説明する。図3は、第1の実施形態に係る半導体装置10の構成を示す回路図である。以下のようにして、抵抗素子400は、たとえば、基準電圧BGR;BandGapReference回路の一部を構成している。基準電圧回路とは、たとえば、電源用ICの出力電圧を決定するものである。以下詳細を説明する。図3のように、この基準電圧回路は、定電流源I、三つの抵抗R1、R2並びにR3、および三つのトランジスタQ1、Q2並びにQ3を備えている。トランジスタQ1等は、半導体基板100に設けられたFETまたはバイポーラトランジスタである。抵抗R1等は、少なくとも表層がTaSiN層440である抵抗素子400である。定電流源Iは、たとえば、上記したFETのうち、ゲートとソースを短絡させて形成されている。定電流源I、抵抗R1およびトランジスタQ1が直列に接続されている。このうち、トランジスタQ1のベースコレクタ間は短絡している。また、抵抗R1およびトランジスタQ1と並列に、抵抗R2、トランジスタQ2および抵抗R3の順で直列に接続されている。また、トランジスタQ1のコレクタ側には、トランジスタQ2のゲートが接続されている。抵抗R2、トランジスタQ2および抵抗R3と並列に、トランジスタQ3が接続されている。トランジスタQ2のコレクタ側には、トランジスタQ3のゲートが接続されている。トランジスタQ3のエミッタコレクタ間の電位が基準電圧VREFとなる。図3のVREFは、以下の式1で与えられる。ただし、VBE3は、トランジスタQ3のベースエミッタ間電圧である。また、R1~R3はそれぞれの抵抗値である。また、Kはボルツマン定数、qは素電荷、およびTは温度である。また、式1により、VREFの温度係数は、で与えられる。ここで、式2の右辺の第1項は、ベースエミッタ間電圧の温度係数である。一般に、Si半導体におけるベースエミッタ間電圧の温度係数は負の値を示す。したがって、抵抗素子400の形状を調整することにより、第2項が第1項と相殺するように抵抗R1からR3までの抵抗値を設定する。これにより、温度補償された温度依存性のない基準電圧VREFを得ることができる。また、上記した抵抗R1~R3が第1の実施形態の抵抗素子400であることにより、抵抗値の温度特性のバラつきを減少させることができる。したがって、安定的に基準電圧回路を形成することができる。また、この基準電圧回路に加え、さらに第1の実施形態の抵抗素子400を備える二次温度特性補正回路、三次温度特性補正回路および高次の温度特性補正回路を設けることにより、出力電圧の温度特性のバラつきをよりさらに減少させることも可能である。一方で、以上のような抵抗素子400を備えている半導体装置10は、たとえば、Liイオン電池の充電残量を検出するためのセンス抵抗回路としても用いることができる。次に、図4~図7を用い、第1の実施形態に係る半導体装置10の製造方法について説明する。図4~図7は、第1の実施形態に係る半導体装置の製造方法を説明するための断面図である。この半導体装置10の製造方法は、以下の工程を備えている。まず、第1絶縁層層間絶縁層340上にTaN層420を形成する。次いで、Si含有ガスを照射することにより、TaN層420のうち、少なくとも表層をTaSiN層440に変化させるシラン照射工程。次いで、第1絶縁層層間絶縁層340および抵抗素子400上に、層間絶縁層360を形成する。次いで、層間絶縁層360に、一端がTaSiN層440と接続する複数のビア500を形成する。以下、詳細を説明する。まず、図4aのように、以下のようにして、半導体基板100にFETを形成する。はじめに、LOCOS法により、半導体基板100に素子分離領域120を形成する。次いで、半導体基板100上に、ゲート絶縁層220およびゲート電極240を所望の形状に形成する。次いで、ゲート絶縁層220およびゲート電極240をマスクとして、不純物をイオン注入することにより、エクステンション領域160を形成する。次いで、ゲート絶縁層220およびゲート電極240の両側の側壁に、側壁絶縁膜260を形成する。次いで、ゲート絶縁層220、ゲート電極240および側壁絶縁膜260をマスクとして、不純物をイオン注入することにより、拡散領域140を形成する。このようにして、半導体基板100にFETを形成する。さらに、CVDにより、当該FETが形成された半導体基板100上に、ライナー絶縁層320を形成する。次いで、図4bのように、CVDにより、ライナー絶縁層320上に、第1絶縁層として、層間絶縁層340を形成する。なお、層間絶縁層340がLow-k膜である場合は、層間絶縁層340上にSiCN層などを形成してもよい。次いで、図5aのように、反応性スパッタにより、第1絶縁層である層間絶縁層340上の全面に、TaN層420を形成する。このとき、Taターゲットを用い、また反応性ガスとして窒素ガスを用いる。ここで、上述のように、TaN層420は、Ta/Nの組成比によって抵抗率が変化する。したがって、この反応性スパッタにおいて、窒素ガス流量を調整することにより、所望のTa/N組成比となるように制御する。これにより、後述するTaSiN層440が所望の抵抗率になるように、元となるTaN層420の抵抗率を制御することができる。なお、ここでは、TaN層420を、50nm形成する。次いで、Si含有ガスを照射することにより、TaN層420のうち、少なくとも表層をTaSiN層440に変化させるシラン照射工程。すなわち、TaSiN層440は、TaN層420にSi含有ガスを照射することにより形成された改質層である。このシラン照射工程において、Si含有ガスを照射するとは、高周波または光などにより、プラズマ状態にさせたSi含有ガスを、TaN層420上に照射することをいう。このプラズマ状態にさせたSi含有ガスは反応性が高く、たとえば、TaN層420と反応して、シリサイド化させる。言い換えれば、Si含有ガスを照射することにより、TaN層420にSiをドーピングする。このように、プラズマ状態のSi含有ガスをTaN層420の表層に照射することにより、少なくともTaN層420の表層をTaSiN層440に変化させることができる。また、ここでいうSi含有ガスとは、有機置換基を含まないSi含有ガスであることが好ましい。一方、テトラメチルシランSiCH34、テトラエトキシシランSiOC2H54などの有機系のSi含有ガスは、炭素CがTaSiN層440中に混入してしまう可能性があるため、好ましくない。したがって、具体的なSi含有ガスとしては、モノシランSiH4、ジシランSi2H6などである。このとき、半導体基板100を、たとえば、200°C以上400°C以下に加熱しながら、シラン照射工程を行う。また、このシラン照射工程において、Si含有ガスの照射量を調整することにより、上述したTaN層420の組成比および抵抗率に基づいて、TaSiN層440の抵抗率、抵抗温度係数および厚さを制御する。したがって、TaN層420を反応性スパッタによって抵抗率および抵抗温度係数を制御することに加え、上記したシラン照射工程によって、TaSiN層440の抵抗率、抵抗温度係数および厚さを制御することができる。すなわち、TaSiN層440の特性を二段階で制御することができる。一方、TaSiN層440の形成方法としては、TaおよびSiターゲット、反応性ガスとして窒素を用いた反応性コスパッタによって形成する方法も考えられる。しかし、上記コスパッタによる方法は、二つのターゲットへの印加電力、反応性ガスの流量、または成膜時の圧力など、多種の条件を調整しなければならない。このため、所望の特性を有するTaSiN層440を得るための成膜条件を最適化することが非常に難しい。これに対して、本実施形態では、シラン照射工程において、あらかじめ形成され、所望の組成比を有するTaN層420に、Si含有ガスを照射する。これにより、TaSiN層440を形成する。したがって、上記コスパッタで形成するよりも、容易に所望の特性を有するTaSiN層440を形成することができる。また、シラン照射工程は、SiO2やSiNを成膜するためのプラズマCVD装置を用いることができる。したがって、後述するSiN層460を形成する工程と同一の装置で行うことができる。ここでは、シラン照射工程において、TaN層420上にSiN層460を形成し、SiN層460とTaN層420との界面に、TaSiN層440を形成する。すなわち、TaN層420上にSiN層460を形成する際に、必然的にSi含有ガスがTaN層420の表層に照射される。これにより、SiN層460とTaN層420との界面に、TaSiN層440を形成することができる。なお、このとき、TaN層420上の全面に、SiN層460を形成する。また、TaN層420上に、SiN460層を、たとえば、20nm形成することにより、TaSiN層440の10nmに、Si含有ガスを照射する。これにより、TaSiN層440を5nm形成する。次いで、図5bのように、以下のようにして、シラン照射工程の後において、TaSiN層440を、SiN層460と同一工程でパターニングする。まず、SiN層460上に、フォトレジスト膜不図示を塗布する。次いで、フォトレジスト膜を露光および現像することにより、抵抗素子400の所望の形状になるようにパターニングする。次いで、RIEReactiveIonEtchingにより、TaN層420、TaSiN層440およびSiN層460をエッチングする。次いで、フォトレジスト膜を剥離する。以上により、抵抗素子400をパターニングする。次いで、図6aのように、CVDにより、第1絶縁層である層間絶縁層340、および抵抗素子400上に、層間絶縁層360を形成する。次いで、図6bのように、RIEにより、層間絶縁層340および層間絶縁層360をエッチングすることにより、複数のビアホール502を形成する。このとき、一部のビアホール502を、平面視でFETの拡散領域140と重なるように配置する。また、二つのビアホール502を、平面視で抵抗素子400のコンタクト部402内に配置する。また、このとき、ビアホール502を形成するためのエッチングは、ライナー絶縁層320およびSiN層460の上面で停止する。すなわち、ライナー絶縁層320およびSiN層460は、エッチングストッパ膜として機能する。図6bのように、抵抗素子400がFETと高さの異なる位置に配置されていても、エッチングストッパ膜であるSiN層460を上面に形成することにより、複数のビアホール502の形成を同時に停止することができる。次いで、図7aのように、RIEにより、ライナー絶縁層320およびSiN層460を貫通するように、複数のビアホール502をさらにエッチングする。このとき、ビアホール502の一端がTaSiN層440と接するように、エッチング条件を調整する。次いで、図7bのように、ビアホール502内および層間絶縁層360上に、バリア層540を形成する。バリア層540として、TiN層、Ti層を順に形成する。次いで、CVDにより、ビアホール502のバリア層540上に、金属520を埋め込む。金属520としては、たとえば、Wである。金属520の原料としては、たとえば、WF6である。なお、ビアホール502のバリア層540上に、シード層不図示を形成した後、めっきによりCuなどの金属を埋め込んでもよい。次いで、CMPChemicalMechanicalPolishingにより、層間絶縁層360上を平坦化する。これにより、ビア500を形成する。さらに、層間絶縁層360の上に、層間絶縁層不図示、配線不図示およびビア不図示を形成することにより、多層配線を形成しても良い。また、多層配線の最上層に、電極パッド不図示を形成してもよい。以下、図示されていないが、下記の工程により、半導体装置10をパッケージングする。まず、上記工程で得た半導体基板100をダイシングして、半導体チップ不図示を形成する。次いで、半導体チップをリードフレーム不図示のダイパッド上に搭載する。次いで、ボンディングワイヤにより、半導体チップの電極パッドとインナーリードを接続する。次いで、封止樹脂により封止する。次いで、不要なリードをカットする。次いで、アウターリードを所望の形状に屈曲させる。以上により、半導体装置10を得る。次に、第1の実施形態の効果について、説明する。第1の実施形態によれば、第1絶縁層である層間絶縁層340上には、少なくとも表層がTaSiN層440である抵抗素子400が設けられている。また、第1絶縁層層間絶縁層340および抵抗素子400上に設けられた層間絶縁層360には、複数のビア500が設けられ、一端がTaSiN層440に接続している。これにより、層間絶縁層層間絶縁層340、層間絶縁層360等中に、抵抗率が高く、かつ抵抗温度係数が小さい抵抗素子400を備える半導体装置10を提供することができる。第2の実施形態図8は、第2の実施形態に係る抵抗素子400の構成を示す図である。第2の実施形態は、以下の点を除いて、第1の実施形態と同様である。TaSiN層440は、表層側のSi濃度が大きい方向に組成が傾斜している。以下、詳細を説明する。図8aは、第2の実施形態における抵抗素子400を示している。第2の実施形態では、TaSiN層440は、Ta/TaSiの組成比が傾斜している。したがって、TaN層420となる部分が無い場合もあるため、図8aには図示していない。図8aにおいて、SiN層460の下面から、TaSiN層440の距離をLnmと定義する。図8bは、TaSiN層440におけるTa/TaSiの組成比の分布を示している。横軸は、SiN層460の下面から、TaSiN層440の距離Lnmである。縦軸は、TaSiN層440におけるTa/TaSiの組成比を示している。図8bのように、TaSiN層440は、表層側のSi濃度が大きい方向に組成が傾斜している。ここでは、TaN層420を100nm形成した後で、シラン照射工程を行うことにより、TaSiN層440が形成されている。図8bのXの場合では、Ta/TaSiの組成比が、SiN層460の下面から単調減少に、かつ直線状になるように形成されている。所望の抵抗率または抵抗温度係数を得る組成比が決まっている場合は、当該組成比となる距離Lまでビア500を形成すればよい。図8bのYの場合では、Ta/TaSiの組成比が、SiN層460の下面から単調減少に、かつ放物線状になるように形成されている。組成比が傾斜している分布は、これらに限られるものではなく、その他、様々な分布となっていても良い。図8bのZの場合では、Ta/TaSiの組成比が、0≦L≦50nmの範囲において、傾斜している。したがって、L>50nmは、TaN層420である。このように、所望のLの位置までTaSiN層440が形成されており、TaN層420の部分が残存していてもよい。第2の実施形態における半導体装置10の製造方法は、以下の点を除いて、第1の実施形態と同様である。シラン照射工程において、TaN層420の表層側のSi濃度が大きい方向に組成が傾斜するように、TaSiN層440を形成する。その後のビア500を形成する工程において、所望の組成比となっているTaSiN層440の位置までビア500を形成する。これにより、所望の抵抗率および抵抗温度係数を有する抵抗素子400を形成することができる。なお、一度のシラン照射工程によって、上記のような組成比が傾斜したTaSiN層440を形成することが困難な場合は、TaN層420を形成した後、シラン照射工程を行うことを複数回繰り返すことにより、上記した組成比を有する抵抗素子400を形成してもよい。また、第2の実施形態では、単調減少に組成比が傾斜している場合を説明したが、階段状の組成比となっていてもよい。第2の実施形態によれば、TaSiN層440は、表層側のSi濃度が大きい方向に組成が傾斜している。これにより、任意の抵抗率および抵抗温度係数を有する抵抗素子400を提供することができる。第3の実施形態図9は、第3の実施形態に係る抵抗素子400の構成を示す図である。第3の実施形態は、TaSiN層440は、全体が同一組成比である点を除いて、第1の実施形態と同様である。以下、詳細を説明する。図9aは、第3の実施形態における抵抗素子400を示している。第3の実施形態では、TaSiN層440は、TaN層420の全体が改質されている。図9bは、図8bと同様に、TaSiN層440におけるTa/TaSiの組成比の分布を示している。また、図9bのように、TaSiN層440は、Ta/TaSiの組成比がたとえば、40で一定となっている。この組成比は、所望の抵抗率、抵抗温度係数を得る組成比とすることができる。第3の実施形態における半導体装置10の製造方法は、以下の点を除いて、第1の実施形態と同様である。シラン照射工程において、全体が同一組成比になるように、TaSiN層440を形成する。なお、一度のシラン照射工程によって、上記のような全体が同一組成比であるTaSiN層440を形成することが困難な場合は、TaN層420を形成した後、シラン照射工程を複数回繰り返すことにより、上記した同一組成比を有する抵抗素子400を形成してもよい。第3の実施形態によれば、TaSiN層440の組成比が一定である。これにより、ビア500の一端を形成する位置に依存せず、一定の抵抗率および抵抗温度係数を有する抵抗素子400を得ることができる。第4の実施形態図10は、第4の実施形態に係る半導体装置10の構成を示す図である。第4の実施形態は、以下の点を除いて、第1の実施形態と同様である。抵抗素子400は、平面視で複数回屈曲している。以下、詳細を説明する。図10aは、第4の実施形態に係る半導体装置10の構成を示す平面図である。なお、半導体装置10のうち、TaSiN層440、ビア500および層間絶縁層360のみを表している。図10aのように、抵抗素子400の抵抗部404は、平面視で複数回屈曲している。言い換えれば、細い幅で長尺の抵抗部404が、九十九折に形成されている。屈曲点の角度は、限られるものではないが、たとえば、90度である。図10bは、図10aのC-C線断面図を示している。図10bのように、コンタクト部402および抵抗部404は、同一層に形成されている。また、コンタクト部402には、ビア500が接続している。また、抵抗部404は、コンタクト部402よりも細い幅で形成されている。第4の実施形態によれば、抵抗素子400は、複数回屈曲して形成されている。これにより、抵抗部404の距離を長くすることができる。したがって、抵抗素子400の抵抗値を高くすることができる。なお、第4の実施形態では、抵抗素子400は、同一層内に形成されている場合を説明したが、複数の層間絶縁層不図示にわたって、断面方向に屈曲していてもよい。第5の実施形態図11は、第5の実施形態に係る半導体装置10の構成を示す断面図である。第5の実施形態は、第1絶縁層が素子分離領域120である点を除いて、第1の実施形態と同様である。以下、詳細を説明する。図11のように、第1絶縁層は、素子分離領域120であってもよい。また、TaSiN層440は、素子分離領域120上に形成されている。なお、ここでのTaSiN層440は、たとえば、TaN層420の全体が改質したものである。また、FETを覆うライナー絶縁層320は、TaN層420にSi含有ガスを照射するためのSiN層不図示を兼ねることができる。第5の実施形態に係る半導体装置10の製造方法は、以下の点を除いて、第1の実施形態と同様である。図4aにおいて、ライナー絶縁層320を形成する前に、TaN層420を形成する。このとき、ゲート絶縁層220、ゲート電極240および側壁絶縁膜260を形成する工程よりも、前に形成してもよい。次いで、ライナー絶縁層320を、TaN層420上にも形成する。この工程により、第1の実施形態におけるシラン照射工程を兼ねることができる。このシラン照射工程により、TaN層420の表層および側面からTaSiN層440に変化する。抵抗分布を均一としたい場合は、TaN層420の全体をTaSiN層440に改質させることが好ましい。以降の工程は、第1の実施形態と同様である。第5の実施形態によれば、第1絶縁層は、素子分離領域120である。これにより、FETを覆うライナー絶縁層320は、TaN層420にSi含有ガスを照射するためのSiN層不図示を兼ねることができる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。