順次送られる画像データを取り込むための画像データ取込方法であって、前記画像データが伝送される信号線上のデータをmmは2以上の整数相のデータ取込クロックを用いて取り込む第1の取り込みステップと、前記画像データの先頭を規定する基準信号が伝送される信号線上のデータをnnは2以上の整数相の取込基準クロックで取り込む基準信号取り込みステップと、前記基準信号取り込みステップにおいて、前記n相の取込基準クロックのうち、前記基準信号が取り込まれた取込基準クロックに応じて、前記第1の取り込みステップにおいて取り込まれたデータを並び替える並び替えステップと、前記並び替えステップにおいて並び替えられたデータを前記画像データとして取り込む第2の取り込みステップとを含むことを特徴とする画像データ取込方法。請求項1において、前記並べ替えステップでは、前記n相の取込基準クロックにより取り込まれたデータが前記基準信号に対応したパターンと一致する取込基準クロックに応じて、前記第1の取り込みステップにおいて取り込まれたデータを並び替えることを特徴とする画像データ取込方法。請求項1又は2において、nはm以下であることを特徴とする画像データ取込方法。請求項1乃至3のいずれかにおいて、前記m相のデータ取込クロックは、m/2相の取込基準クロックの立ち上がりエッジ及び立ち下がりエッジで、前記画像データが伝送される信号線上のデータを取り込むためのクロックであることを特徴とする画像データ取込方法。請求項1乃至4のいずれかにおいて、前記m相のデータ取込クロック及び前記n相の取込基準クロックの少なくとも1つは、前記画像データに対応した画素クロックを分周したクロックであることを特徴とする画像データ取込方法。請求項1乃至5のいずれかにおいて、前記基準信号が伝送される信号線上に前記基準信号と時分割された伝送されるコマンドデータを取り込むコマンドデータ取り込みステップを含み、前記コマンドデータは、前記第2の取り込みステップにおいて取り込まれた前記画像データの表示を制御するためのコマンドデータであることを特徴とする画像データ取込方法。請求項6において、前記コマンドデータ取り込みステップでは、前記基準信号と時分割で連続して伝送されるコマンドデータの少なくとも1つを取り込むことを特徴とする画像データ取込方法。請求項1乃至7のいずれかにおいて、前記基準信号は、水平同期信号であることを特徴とする画像データ取込方法。順次送られる画像データを取り込むための画像データ取込装置であって、前記画像データが伝送される信号線上のデータをmmは2以上の整数相のデータ取込クロックを用いて取り込む第1のラッチと、前記画像データの先頭を規定する基準信号が伝送される信号線上のデータをnnは2以上の整数相の取込基準クロックで取り込む基準信号取込回路と、前記n相の取込基準クロックのうち、前記基準信号取込回路において前記基準信号が取り込まれた取込基準クロックに応じて、前記第1のラッチに取り込まれたデータを並び替える並び替え回路と、前記並び替え回路によって並び替えられたデータを前記画像データとして取り込む第2のラッチとを含むことを特徴とする画像データ取込装置。請求項9において、前記n相の取込基準クロックにより取り込まれたデータと、前記n相の取込基準クロックのそれぞれが前記基準信号を取り込んだときのパターンと一致するか否かを判定する判定回路を含み、前記並べ替え回路は、前記判定回路の判定結果に基づいて、前記第1のラッチに取り込まれたデータを並び替えることを特徴とする画像データ取込装置。電気光学パネルを駆動する駆動装置であって、請求項9又は10記載の画像データ取込装置と、前記画像データ取込装置により取り込まれた前記画像データに基づいて、前記電気光学パネルを駆動する駆動部とを含むことを特徴とする駆動装置。前記電気光学パネルと、前記電気光学パネルを駆動する請求項11記載の駆動装置とを含むことを特徴とする電気光学装置。請求項9又は10記載の画像データ取込装置を含むことを特徴とする電子機器。しかしながら、例えばLVDSの規格では、データパケット中に表示同期信号を組み込んで転送することになり、回路のオーバーヘッドが大きいという問題がある。また、3D映像の投射を行おうとすると、LVDSの規格等で規定された最高転送速度では、十分に画像データ等を転送することが難しくなっている。この最高転送速度を超えて画像データ等の転送を行おうとすると、表示同期信号のパルス幅がより一層短くなり、たとえ特許文献1、特許文献2又は特許文献3に開示された技術を用いたとしても、表示同期信号を正確に取り込むことができないという問題がある。投射映像の3D化に限らず、画像サイズの拡大や、より高精細な映像規格への対応の必要性を背景に、上記の画像データ等の高速データ転送に対する要求は、今後も高まることが予想される。本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、これまで以上に高い周波数で画像データや対応する表示同期信号の転送が可能な画像データ取込方法、画像データ取込装置、駆動装置、電気光学装置及び電子機器等を提供することができる。1本発明の第1の態様は、順次送られる画像データを取り込むための画像データ取込方法が、前記画像データが伝送される信号線上のデータをmmは2以上の整数相のデータ取込クロックを用いて取り込む第1の取り込みステップと、前記画像データの先頭を規定する基準信号が伝送される信号線上のデータをnnは2以上の整数相の取込基準クロックで取り込む基準信号取り込みステップと、前記基準信号取り込みステップにおいて、前記n相の取込基準クロックのうち、前記基準信号が取り込まれた取込基準クロックに応じて、前記第1の取り込みステップにおいて取り込まれたデータを並び替える並び替えステップと、前記並び替えステップにおいて並び替えられたデータを前記画像データとして取り込む第2の取り込みステップとを含む。本態様によれば、画像データを一旦取り込むと共に、基準信号をn相の取込基準クロックで取り込み、該基準信号をn相の取込基準クロックのうちのどの取込基準クロックかに応じて、画像データを並び替えることができる。従って、画像データや基準信号がこれまで以上に高速に転送される場合であっても、正確に画像データ等を取り込むことができるようになる。2本発明の第2の態様に係る画像データ取込方法は、第1の態様において、前記並べ替えステップでは、前記n相の取込基準クロックにより取り込まれたデータが前記基準信号に対応したパターンと一致する取込基準クロックに応じて、前記第1の取り込みステップにおいて取り込まれたデータを並び替える。本態様においては、n相の取込基準クロックにより取り込まれたデータが前記基準信号に対応したパターンと一致する取込基準クロックを判定することで、基準信号がどの取込基準クロックかを判定するようにしている。これにより、高速に画像データ等が転送される場合でも、より低速で判定し、判定結果に応じて画像データを取り込むことができるようになる。3本発明の第3の態様に係る画像データ取込方法では、第1の態様又は第2の態様において、nはm以下である。本態様によれば、高速に画像データ等が転送される場合でも、より低速で画像データを取り込むことができるようになる。4本発明の第4の態様に係る画像データ取込方法では、第1の態様乃至第3の態様のいずれかにおいて、前記m相のデータ取込クロックは、m/2相の取込基準クロックの立ち上がりエッジ及び立ち下がりエッジで、前記画像データが伝送される信号線上のデータを取り込むためのクロックである。本態様によれば、データ取込クロックの両エッジで画像データを取り込むことができるため、データ取込クロックの周波数をできるだけ低くしながら、上記の効果を有する画像データ取込方法を提供することができるようになる。5本発明の第5の態様に係る画像データ取込方法では、第1の態様乃至第4の態様のいずれかにおいて、前記m相のデータ取込クロック及び前記n相の取込基準クロックの少なくとも1つは、前記画像データに対応した画素クロックを分周したクロックである。本態様によれば、データ取込クロック又は取込基準クロックを分周回路で生成することができるため、分周回路に余計な制御を行ってヒゲ等の不具合が生ずることなく、安定した回路で、高速に転送される画像データを取り込むことができるようになる。6本発明の第6の態様に係る画像データ取込方法では、第1の態様乃至第5の態様のいずれかにおいて、前記基準信号が伝送される信号線上に前記基準信号と時分割された伝送されるコマンドデータを取り込むコマンドデータ取り込みステップを含み、前記コマンドデータは、前記第2の取り込みステップにおいて取り込まれた前記画像データの表示を制御するためのコマンドデータである。本態様によれば、上記の効果に加えて、信号線を増やすことなく、きめ細かい表示制御を行うことができるようになる。7本発明の第7の態様に係る画像データ取込方法では、第6の態様において、前記コマンドデータ取り込みステップでは、前記基準信号と時分割で連続して伝送されるコマンドデータの少なくとも1つを取り込む。本態様によれば、連続してコマンドデータを転送するようにしたので、高速にコマンドデータが転送される場合でも、確実にコマンドデータを取り込むことができるようになる。8本発明の第8の態様に係る画像データ取込方法では、第1の態様乃至第7の態様のいずれかにおいて、前記基準信号は、水平同期信号である。本態様によれば、水平同期信号のパルス幅が非常に短くなるような高い周波数で水平同期信号を転送する場合でも、正確に水平同期信号を取り込み、これに対応する画像データを確実に取り込むことができるようになる。9本発明の第9の態様は、順次送られる画像データを取り込むための画像データ取込装置が、前記画像データが伝送される信号線上のデータをmmは2以上の整数相のデータ取込クロックを用いて取り込む第1のラッチと、前記画像データの先頭を規定する基準信号が伝送される信号線上のデータをnnは2以上の整数相の取込基準クロックで取り込む基準信号取込回路と、前記n相の取込基準クロックのうち、前記基準信号取込回路において前記基準信号が取り込まれた取込基準クロックに応じて、前記第1のラッチに取り込まれたデータを並び替える並び替え回路と、前記並び替え回路によって並び替えられたデータを前記画像データとして取り込む第2のラッチとを含む。本態様によれば、画像データを一旦取り込むと共に、基準信号をn相の取込基準クロックで取り込み、該基準信号をn相の取込基準クロックのうちのどの取込基準クロックかに応じて、画像データを並び替えることができる。従って、画像データや基準信号がこれまで以上に高速に転送される場合であっても、正確に画像データ等を取り込むことができるようになる。10本発明の第10の態様に係る画像データ取込装置では、第9の態様において、前記n相の取込基準クロックにより取り込まれたデータと、前記n相の取込基準クロックのそれぞれが前記基準信号を取り込んだときのパターンと一致するか否かを判定する判定回路を含み、前記並べ替え回路は、前記判定回路の判定結果に基づいて、前記第1のラッチに取り込まれたデータを並び替える。本態様においては、n相の取込基準クロックにより取り込まれたデータが前記基準信号に対応したパターンと一致する取込基準クロックを判定することで、基準信号がどの取込基準クロックかを判定するようにしている。これにより、高速に画像データ等が転送される場合でも、より低速で判定し、判定結果に応じて画像データを取り込むことができるようになる。11本発明の第11の態様は、電気光学パネルを駆動する駆動装置が、第9の態様又は第10の態様に記載の画像データ取込装置と、前記画像データ取込装置により取り込まれた前記画像データに基づいて、前記電気光学パネルを駆動する駆動部とを含む。本態様によれば、これまで以上に高い周波数で画像データや対応する表示同期信号の転送が可能な駆動装置を提供することができるようになる。12本発明の第12の態様は、電気光学装置が、前記電気光学パネルと、前記電気光学パネルを駆動する第11の態様に記載の駆動装置とを含む。本態様によれば、これまで以上に高い周波数で画像データや対応する表示同期信号の転送が可能な駆動装置が適用された電気光学装置を提供することができるようになる。13本発明の第13の態様は、電子機器が、第9の態様又は第10の態様に記載の画像データ取込装置を含む。本態様によれば、これまで以上に高い周波数で画像データや対応する表示同期信号の転送が可能な電子機器を提供することができるようになる。以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件であるとは限らない。液晶表示装置図1に、本発明の一実施形態に係る画像データ取込装置が適用された駆動装置を備えた液晶表示装置の構成例を示す。液晶表示装置広義には、電気光学装置10は、液晶パネル電気光学パネル12と、駆動装置50とを備えている。駆動装置50は、I/F部96と、ソースドライバー20と、ゲートドライバー40とを備えている。液晶表示装置10の外部には、電源回路60と、画像データ供給装置70とが設けられている。液晶表示装置10は、図1の構成に限定されず、電源回路60又は画像データ供給装置70の少なくとも一部の機能を内蔵してもよい。液晶パネル12は、例えばアクティブマトリクス型の液晶パネルにより構成される。液晶パネル12を構成する液晶基板には、図1のY方向に複数配列され、それぞれX方向に伸びるゲート線G1~GMMは2以上の自然数が配置される。また、この液晶基板には、X方向に複数配列され、それぞれY方向に伸びるソース線データ線S11~S81、S12~S82、、S1N~S8NNは2以上の自然数が配置される。更に、この液晶基板には、ソース信号供給線S1~SNソース電圧供給線、又はソース電流供給線が設けられ、各ソース信号供給線に対応してデマルチプレクサーDMUX1~DMUXNが設けられる。なお、デマルチプレクサーDMUX1~DMUXNは、ソースドライバー20に内蔵されていてもよい。この液晶基板には、ゲート線走査線G1~GMとソース線S11~S81、S12~S82、、S1N~S8Nとの交差点に対応する位置に、薄膜トランジスターが設けられる。例えば、ゲート線GjjはM以下の自然数とソース線S1kkはN以下の自然数との交差点に対応する位置に、薄膜トランジスターTjk-1が設けられる。薄膜トランジスターTjk-1は、ゲート電極がゲート線Gjに接続され、ソース電極がソース線S1kに接続され、ドレイン電極が画素電極PEjk-1に接続される。この画素電極PEjk-1と対向電極CE共通電極、コモン電極との間には、液晶容量CLjk-1液晶素子、広義には電気光学素子が形成される。デマルチプレクサーDMUX1~DMUXNは、ソース信号供給線に供給された時分割のソース電圧をソース線に分割分離、デマルチプレクスして供給する。具体的には、デマルチプレクサーDMUXkは、各ソース線に対応するスイッチ素子複数のデマルチプレクス用スイッチング素子を備える。そして、ソースドライバー20からのデマルチプレクス用スイッチ信号SEL1~SEL8マルチプレクス制御信号によってスイッチ素子がオンオフ制御され、ソース信号供給線Skに供給されたソース電圧がソース線S1k~S8kに分割して供給される。なお、図1では、説明を簡単にするために、ソース信号供給線Skに対応するデマルチプレクサーDMUXk及びソース線S1k~S8kのみを図示している。また、ソース線S1k~S8kとゲート線Gjとの交差点に対応する位置に設けられた薄膜トランジスターのみを図示している。他のソース信号供給線に対応するデマルチプレクサー及びソース線、他のソース線とゲート線との交差点に対応する位置に設けられる薄膜トランジスターについても同様である。ところで、画像データ供給装置70から駆動装置50に対して高速に画像データや表示同期信号を転送する場合、いわゆるCMOS-I/Fでは表示同期信号のパルス幅が短くなり過ぎる。また、データパケットの形で転送しようとすると、回路のオーバーヘッドが大きくなる。そこで、本実施形態では、画像データ供給装置70と駆動装置50との間には、画像データが転送される12対の差動信号線と、表示同期信号を含む表示同期データが転送される1対の差動信号線と、画素クロックが転送される1対の差動信号線とが設けられる。そして、I/F部96において、後述するような取り込み制御を行うことで、これまで以上の高い周波数で画像データ等を取り込む。I/F部96において取り込まれた画像データ、表示同期信号及び画素クロックはソースドライバー20に供給され、表示同期信号はゲートドライバー40にも供給される。ソースドライバー20は、画像データ階調データに基づいて時分割されたソース電圧をソース信号供給線S1~SNに出力し、ソース信号供給線S1~SNを駆動する。一方、ゲートドライバー40は、液晶パネル12のゲート線G1~GMを走査順次駆動する。画像データ供給装置70は、液晶表示装置10が表示する画像に対応した画像データを生成し、該画像データを駆動装置50具体的にはソースドライバー20に供給する。また、画像データ供給装置70は、駆動装置50及び電源回路60を制御する。例えば、画像データ供給装置70は、駆動装置50に対して、動作モードの設定や内部で生成した垂直同期信号VSYNC、水平同期信号HSYNCの供給を行う。画像データ供給装置70は、例えば図示しないホストにより設定された内容に従って、これらの制御を行う。電源回路60は、外部から供給される基準電圧電源電圧に基づいて、液晶パネル12の駆動に必要な各種の電圧レベル例えば、階調電圧生成用の基準電圧や、対向電極CEの対向電極電圧VCOMの電圧レベルを生成する。図2に、本実施形態における表示同期信号の説明図を示す。図2は、表示同期信号、画像データ及びこれに対応するデータイネーブル信号DEのタイミングの一例を表す。本実施形態における表示同期信号は、垂直同期信号VSYNC及び水平同期信号HSYNCにより構成される。垂直同期信号VSYNCは、1垂直走査期間を規定する信号である。水平同期信号HSYNC広義には、基準信号は、1水平走査期間を規定する信号である。画像データの先頭は、水平同期信号HSYNCを基準に予め決められた期間画素クロック数分により決められる。画像データの有効期間は、データイネーブル信号DEによって特定される。このデータイネーブル信号DEは、駆動装置50において生成される。画像データ供給装置70から駆動装置50に対して転送する表示同期信号の取りこぼしが発生すると、画像データの先頭が不明となり、表示画像が乱れる。そのため、表示同期信号等を高速に転送しようとする場合、その取りこぼしを防止する必要がある。本実施形態では、画像データ供給装置70から駆動装置50に対して、画像データ、表示同期信号及び画素クロックを高速に転送し、図2のような表示同期信号の取りこぼしを防止し、正確に表示同期信号及び画像データを取り込むことができるようになっている。また、本実施形態では、表示同期データが転送される1対の差動信号線においては、表示同期信号の転送期間以外の空き期間を利用して、駆動装置50を制御するためのコマンドに対応したコマンドデータを転送することができるようになっている。画像データ供給装置図3に、画像データ供給装置70の構成例のブロック図を示す。図3では、画像データ供給装置70と複数種類の差動信号線を介して接続される駆動装置50もあわせて図示している。なお、図3において、図1と同様の部分には同一符号を付し、適宜説明を省略する。画像データ供給装置70は、画像データ生成部72と、画像メモリー74と、ラインラッチ76と、パラレルシリアル変換部78とを備えている。また、画像データ供給装置70は、タイミング生成部80と、コマンド生成部82と、タイミングメモリー84と、ラインラッチ86と、パラレルシリアル変換部88と、クロック生成部90とを備えている。更に画像データ供給装置70は、送信インターフェースInterFace:以下、I/F回路92を備えている。画像データ生成部72は、液晶表示装置10が表示する画像に対応した画像データを生成する。具体的には、画像データ生成部72は、この画像に対応した右目用画像と左目用画像とを生成する。画像メモリー74は、画像データ生成部72によって生成された画像データを少なくとも1画面分記憶する。ラインラッチ76は、画像メモリー74に記憶された画像データを1水平走査期間分だけラッチする。パラレルシリアル変換部78は、ラインラッチ76にラッチされた画像データを、12ビット幅のシリアルデータに変換する。タイミング生成部80は、画像データ生成部72によって生成される画像の表示タイミングに対応した表示同期信号を生成する。具体的には、タイミング生成部80は、該表示タイミングに対応した垂直同期信号VSYNC及び水平同期信号HSYNCを生成する。コマンド生成部82は、駆動装置50による画像データに対応した表示を制御するためのコマンドに対応したコマンドデータを生成する。タイミングメモリー84は、タイミング生成部80によって生成された表示同期信号とコマンド生成部82に対応したコマンドデータとを、転送単位毎に予め決められた記憶領域に記憶する。ラインラッチ86は、タイミングメモリー84に記憶された表示同期信号及びコマンドデータを、1転送単位分だけラッチする。パラレルシリアル変換部88は、ラインラッチ86にラッチされた表示同期信号及びコマンドデータを、1ビット幅のシリアルデータに変換する。クロック生成部90は、画像データ生成部72によって生成される画像に対応した画素クロックを生成する。送信I/F回路92は、差動送信器SD1~SD14を備えている。差動送信器SD1~SD12のそれぞれは、パラレルシリアル変換部78によって変換されたシリアルデータの各ビットに対応して設けられる。差動送信器SD1~SD12は、12対の差動信号線D0P、D0N、D1P、D1N、、D11P、D11Nを介して、画像データを駆動装置50に対して送信する。差動送信器SD13は、パラレルシリアル変換部88に対応して設けられる。差動送信器SD13は、1対の差動信号線SYNCP、SYNCNを介して、表示同期信号及びコマンドデータを含む表示同期データを駆動装置50に対して送信する。差動送信器SD14は、クロック生成部90に対応して設けられる。差動送信器SD14は、1対の差動信号線CLKP、CLKNを介して、画素クロックを駆動装置50に対して送信する。駆動装置50に設けられるI/F部96は、受信I/F回路97と、画像データ取込回路画像データ取込装置98とを備えている。受信I/F回路97は、送信I/F回路92の差動送信器に対応して、差動受信器RD1~RD14を備えている。受信I/F回路97は、差動信号線を介して差動受信器において受信した差動信号を増幅して、対応する受信信号を受信する。具体的には、受信I/F回路97は、画像データの各ビットに対応した差動信号線を介して受信した差動信号を増幅して、12ビットの画像データD0~D11を受信する。また受信I/F回路97は、表示同期データに対応した差動信号線SYNCP、SYNCNを介して受信した差動信号を増幅して、表示同期データSYNCを受信する。更に、受信I/F回路97は、画素クロックに対応した差動信号線CLKP、CLKNを介して受信した差動信号を増幅して、画素クロックCLKを受信する。I/F部96では、差動受信器RD1~RD12により受信された画像データが、差動受信器RD13、RD14により受信された表示同期データ及び画素クロックを用いて、画像データ取込回路98において取り込まれる。画像データ取込回路98は、受信I/F回路97において受信された画素クロックCLKに基づき、表示同期データSYNCに含まれる表示同期信号より規定される画像データD0~D11を取り込む。具体的には、画像データ取込回路98は、画素クロックCLKを分周して4=n相の取込基準クロックを生成し、各取込基準クロックにおいて取り込んだ表示同期データに含まれる水平同期信号HSYNCを取り込んだ取込基準クロックを判定する。また、画像データ取込回路98は、画素クロックCLKを分周して8=m相のデータ取込クロックを生成し、各データ取込クロックにより画像データを取り込む1次ラッチ。そして、画像データ取込回路98は、判定された取込基準クロックに応じて、既に取り込まれている画像データを並び替え、並び替えた画像データをラッチする2次ラッチ。こうすることで、高い周波数で画像データ供給装置70から画像データ等が供給される場合であっても、画像データ取込回路98は、正確に画像データ等を取り込むことができるようになる。また画像データ取込回路98は、差動信号線SYNCP、SYNCNを介して受信された信号線に水平同期信号HSYNC等と時分割されて挿入されるコマンドデータを取り込むことができる。画像データ取込回路98は、取り込んだコマンドデータをデコードして、デコード結果に対応した制御信号をソースドライバー20又はゲートドライバー40に供給する。これにより、ソースドライバー20又はゲートドライバー40は、画像データ供給装置70からのコマンドに対応した制御が行われる。図4に、図3のタイミングメモリー84に記憶される表示同期信号及びコマンドデータの説明図を示す。図4では、図3のラインラッチ86もあわせて図示している。図5に、差動信号線SYNCP、SYNCNを介して送信される送信データの説明図を示す。図4に示すように、例えば1転送単位内には、水平同期信号HSYNC図4ではH、コマンドデータ図4ではCの格納位置が決められている。また、1画面内には、垂直同期信号VSYNC図4ではVの格納位置が決められている。水平同期信号HSYNCの格納位置には、予め決められた例えば24ビットのデータ011110最上位ビット及び最下位ビットが0で、残りが1のデータが格納される。コマンドデータの格納位置には、格納するコマンドデータに対応した例えば24ビットのビットデータが格納される。垂直同期信号VSYNCの格納位置には、予め決められた例えば24ビットのデータ1111全ビットが1のデータが格納される。また、本実施形態では、1転送単位内に同じコマンドデータを連続して格納し、1転送単位内で連続してコマンドデータを送信するようになっている。こうすることで、高い周波数でコマンドデータを送信した場合に最初のコマンドデータの取りこぼしがあっても、後続のコマンドデータを正確に取り込むことができるようになる。即ち、差動受信器RD13を構成する差動増幅器内の所定のノードが長期間に固定されることで差動信号線上の信号の微小変化に対する応答性が悪くなった場合でも、コマンドデータの取りこぼしを防止することができるようになる。また、例えば図4の縦1列単位でラインラッチ86にラッチされて転送されるものとすると、1水平走査期間毎にコマンドデータを送信し、駆動装置50を制御することができるようになる。また、コマンドデータの格納次第で任意の時間間隔で駆動装置50を制御することができ、例えば1垂直走査期間毎にコマンドデータを送信し、駆動装置50を制御することも可能である。タイミングメモリー84には、図4の水平同期信号HSYNC、垂直同期信号VSYNC及びコマンドデータ以外の格納位置には、ダミーコマンドが格納される。そして、図5に示すように、水平同期信号HSYNC及び垂直同期信号VSYNCのそれぞれの前後にダミーコマンドが挿入される。更に、連続する2つのコマンドデータの前後もまた、ダミーコマンドが送信される。ダミーコマンドを適切なビットデータとすることで、差動受信器RD13を構成する差動増幅器内の所定のノードが長期間に固定されることなく、水平同期信号HSYNC、垂直同期信号VSYNC及びコマンドデータの取りこぼしを防止することが可能となる。ソースドライバー図3に示すI/F部96において取り込まれた画像データや表示同期信号はソースドライバー20に供給される。図6に、図1のソースドライバー20の構成例のブロック図を示す。ソースドライバー20は、データラッチ22と、ラインラッチ24と、多重化回路26とを備えている。更にソースドライバー20は、基準電圧発生回路階調電圧発生回路28と、DACDigitaltoAnalogConverter、広義にはデータ電圧生成回路30と、ソース線駆動回路駆動部32と、駆動制御部34とを備えている。駆動制御部34は、スイッチ信号生成回路36を有する。データラッチ22は、I/F部96において取り込まれた画像データをラッチする。具体的には、I/F部96において取り込まれた画像データのうちデータイネーブル信号DEにより有効な画像データをラッチする。このデータイネーブル信号DEは、画像データ取込回路98において生成される。ラインラッチ24は、I/F部96において取り込まれた表示同期信号のうち水平同期信号HSYNCに対応した表示用のラッチパルスLPに基づいて、データラッチ22にラッチされた1水平走査期間分の画像データをラッチする。多重化回路26は、ラインラッチ24にラッチされた各ソース線に対応する画像データを受け、8本分のソース線に対応する画像データを時分割多重し、各ソース信号供給線に対応する時分割多重された画像データを出力する。多重化回路26は、駆動制御部34からのデマルチプレクス用スイッチ信号SEL1~SEL8に基づいて、画像データを多重化する。駆動制御部34は、スイッチ信号生成回路36において、ソース電圧の時分割タイミングを規定するデマルチプレクス用スイッチ信号SEL1~SEL8を生成する。そして、スイッチ信号生成回路36は、デマルチプレクス用スイッチ信号SEL1~SEL8をデマルチプレクサーDMUX1~DMUXNに供給する。また駆動制御部34は、画像データ取込回路98によって取り込まれたコマンドデータに対応した制御信号に基づいて、ソースドライバー20の各部を制御し、ソースドライバー20の駆動タイミングを制御することができる。基準電圧発生回路28は、複数の基準電圧階調電圧を生成し、DAC30に供給する。基準電圧発生回路28は、例えば電源回路60から供給される電圧レベルに基づいて、複数の基準電圧を生成する。DAC30は、デジタルの画像データに基づいて、各ソース線に供給すべきアナログの階調電圧を生成する。具体的には、DAC30は、多重化回路26からの時分割多重された画像データと、基準電圧発生回路28からの複数の基準電圧を受けて、時分割多重された画像データに対応する時分割多重された階調電圧を生成する。ソース線駆動回路32は、DAC30からの階調電圧をバッファリング広義にはインピーダンス変換してソース信号供給線S1~SNにソース電圧を出力し、ソース線S11~S81、S12~S82、、S1N~S8Nを駆動する。例えば、ソース線駆動回路32は、各ソース信号供給線に設けられたボルテージフォロワー接続の演算増幅器により、階調電圧をバッファリングする。画像データ取込回路本実施形態では、画像データ取込回路98は、一旦、mmは2以上の整数相のデータ取込クロックで画像データを取り込む。それと共に、画像データ取込回路98は、nnは2以上の整数、但し、n≦m相の取込基準クロックで、該画像データの先頭を規定する水平同期信号HSYNCを取り込む構成を有する。そして、次のような制御をすることで、正確に表示同期信号及び画像データを取り込む。図7に、画像データ取込回路98における表示同期データSYNCの取込処理のフロー図を示す。図7は、表示同期データSYNCを4=n相の取込基準クロックで取り込む例を表す。まず、画像データ取込回路98は、4相の取込基準クロックで表示同期データSYNCを取り込むステップST10。表示同期データSYNCには、画像データの先頭を規定する水平同期信号HSYNC及びコマンドデータが含まれるため、ステップST10が、基準信号取り込みステップ又はコマンドデータ取り込みステップに対応する。次に、画像データ取込回路98は、ステップST10で取り込んだ信号パターンが、予め決められたVSYNCパターン又はHSYNCパターンと一致するか否かを判定する。こうすることで、ステップST10において取り込まれた表示同期信号特に、水平同期信号HSYNCが、どの取込基準クロックで取り込まれたかを判定することができる。具体的には、画像データ取込回路98は、ステップST10で取り込んだ信号パターンが、VSYNCパターンと一致するか否かを判定するステップST12。ステップST10で取り込んだ信号パターンがVSYNCパターンと一致すると判定されたときステップST12:Y、画像データ取込回路98は、垂直同期信号VSYNCが転送されてきたと判定するステップST14、エンド。ステップST10で取り込んだ信号パターンが第1のHSYNCパターンと一致しないと判定されたときステップST14:N、画像データ取込回路98は、信号パターンが、第1のHSYNCパターンと一致するか否かを判定するステップST16。信号パターンが第1のHSYNCパターンと一致すると判定されたときステップST16:Y、画像データ取込回路98は、水平同期信号HSYNCが取込基準クロックCLK1で取り込まれたと判定するステップST18、エンド。ステップST10で取り込んだ信号パターンが第1のHSYNCパターンと一致しないと判定されたときステップST16:N、画像データ取込回路98は、上記の信号パターンが第2のHSYNCパターンと一致するか否かを判定するステップST20。信号パターンが第2のHSYNCパターンと一致すると判定されたときステップST20:Y、画像データ取込回路98は、水平同期信号HSYNCが取込基準クロックCLK2で取り込まれたと判定するステップST22、エンド。ステップST10で取り込んだ信号パターンが第2のHSYNCパターンと一致しないと判定されたときステップST20:N、画像データ取込回路98は、上記の信号パターンが第3のHSYNCパターンと一致するか否かを判定するステップST24。信号パターンが第3のHSYNCパターンと一致すると判定されたときステップST24:Y、画像データ取込回路98は、水平同期信号HSYNCが取込基準クロックCLK3で取り込まれたと判定するステップST26、エンド。ステップST10で取り込んだ信号パターンが第3のHSYNCパターンと一致しないと判定されたときステップST24:N、画像データ取込回路98は、上記の信号パターンが第4のHSYNCパターンと一致するか否かを判定するステップST28。信号パターンが第4のHSYNCパターンと一致すると判定されたときステップST28:Y、画像データ取込回路98は、水平同期信号HSYNCを取込基準クロックCLK4で取り込まれたと判定するステップST30、エンド。ステップST10で取り込んだ信号パターンが第4のHSYNCパターンと一致しないと判定されたときステップST28:N、画像データ取込回路98は、上記の信号パターンがコマンドデータと一致するか否かを判定するステップST32。ステップST10で取り込んだ信号パターンがコマンドデータと一致すると判定されたときステップST32:Y、画像データ取込回路98は、該コマンドデータをデコードするステップST34、エンド。ステップST10で取り込んだ信号パターンがコマンドデータと一致しないと判定されたときステップST32:N、画像データ取込回路98は、そのまま一連の処理を終了するエンド。図8に、画像データ取込回路98における画像データの取込処理のフロー図を示す。図8は、画像データD0~D11を8=m相のデータ取込クロックで取り込む例を表す。順次送られる画像データについては、画像データ取込回路98は、8相のデータ取込クロックを用いて画像データを一旦取り込むステップST40、第1の取り込みステップ。即ち、画像データ取込回路98は、8相のデータ取込クロックで画像データを1次ラッチする。次に、画像データ取込回路98は、図7のステップST18、ステップST22、ステップST26、又はステップST30における判定結果を用いて、ステップST40で取り込んだ画像データを並び替えるステップST42、並び替えステップ。即ち、4相の取込基準クロックのうち水平同期信号HSYNCが取り込まれた取込基準クロックに応じて、ステップST40において取り込まれた画像データを並び替える。ステップST42では、n相の取込基準クロックにより取り込まれたデータが水平同期信号HSYNCに対応したパターンと一致する取込基準クロックに応じて、ステップST10において取り込まれたデータを並び替える。そして、画像データ取込回路98は、ステップST42において並び替えられた画像データを、2次ラッチしステップST44、第2の取り込みステップ、一連の処理を終了するエンド。以上のような処理を行う画像データ取込回路98は、次のような構成により実現することができる。図9に、図3の画像データ取込回路98の構成例のブロック図を示す。画像データ取込回路98は、クロック生成回路100と、SYNC取込回路基準信号取込回路110と、1次ラッチ第1のラッチ120と、SYNC判定回路130と、クロック切替回路140とを備えている。また画像データ取込回路98は、画像データ並び替え回路並び替え回路150と、データイネーブル発生回路160と、2次ラッチ第2のラッチ170と、3次ラッチ180と、コマンドデータ取込回路190と、コマンドデコーダー200とを備えている。クロック生成回路100は、受信I/F回路97で受信された画素クロックCLKを分周して4相の取込基準クロックCLK1~CLK4と、8相のデータ取込クロックCLKA~CLKHとを生成する。図10に、図9のクロック生成回路100の構成例のブロック図を示す。図11に、図10のクロック生成回路100が生成する取込基準クロックCLK1~CLK4、データ取込クロックCLKA~CLKHのタイミングの一例を示す。クロック生成回路100は、n相クロック生成部102と、m相クロック生成部104とを備えている。n相クロック生成部102は、画素クロックCLKを分周して4=n相の取込基準クロックCLK1~CLK4を生成する。取込基準クロックCLK1は、取込基準クロックCLK3と逆相のクロックである。取込基準クロックCLK2は、取込基準クロックCLK4と逆相のクロックである。取込基準クロックCLK2は、取込基準クロックCLK1に対して画素クロックCLKの1クロック分だけ遅延させたクロックである。m相クロック生成部104は、4相の取込基準クロックCLK1~CLK4を分周して8=m相のデータ取込クロックCLKA~CLKHを生成する。本実施形態では、4相の取込基準クロックCLK1~CLK4の立ち上がりエッジ及び立ち下がりエッジで画像データを取り込む。そのため、m相クロック生成部104は、図11に示すように、4相の取込基準クロックCLK1~CLK4の立ち上がりエッジ及び立ち下がりエッジに同期した8相のデータ取込クロックCLKA~CLKHを生成している。即ち、m相のデータ取込クロックは、m/2相の取込基準クロックの立ち上がりエッジ及び立ち下がりエッジで、画像データが伝送される信号線上のデータを取り込むクロックである。また、m相のデータ取込クロックCLKA~CLKH及びn相の取込基準クロックCLK1~CLK4の少なくとも1つは、画像データに対応した画素クロックCLKを分周したクロックである。図9におけるSYNC取込回路110は、4相の取込基準クロックCLK1~CLK4により、表示同期データSYNCを取り込む。各取込基準クロックCLK1~CLK4のいずれかの取込基準クロックにより、画像データの先頭を示す水平同期信号HSYNCが取り込まれることになる。図12に、SYNC取込回路110の構成例の回路図を示す。SYNC取込回路110は、24ビット分のフリップフロップQFF11~QFF46を備え、取込基準クロック毎に表示同期データSYNCをシフトするシフトレジスターにより構成される。具体的には、取込基準クロックCLK1がクロック入力されるフリップフロップQFF11~QFF16により第1のシフトレジスターが構成され、第1のシフトレジスターの初段のフリップフロップQFF16のデータ入力に表示同期データSYNCが供給される。取込基準クロックCLK2がクロック入力されるフリップフロップQFF21~QFF26により第2のシフトレジスターが構成され、第2のシフトレジスターの初段のフリップフロップQFF26のデータ入力に表示同期データSYNCが供給される。取込基準クロックCLK3がクロック入力されるフリップフロップQFF31~QFF36により第3のシフトレジスターが構成され、第3のシフトレジスターの初段のフリップフロップQFF36のデータ入力に表示同期データSYNCが供給される。取込基準クロックCLK4がクロック入力されるフリップフロップQFF41~QFF46により第4のシフトレジスターが構成され、第4のシフトレジスターの初段のフリップフロップQFF46のデータ入力に表示同期データSYNCが供給される。これにより、フリップフロップQFF11~QFF46には、各取込基準クロックにより表示同期データの各ビットが格納される。フリップフロップQFF11~QFF46に格納された各ビットのデータは、SYNC判定回路130に供給される。図9における1次ラッチ120は、クロック生成回路100によって生成された8相のデータ取込クロックCLKA~CLKHにより、画像データD0~D11を取り込む。図13に、1次ラッチ120の説明図を示す。1次ラッチ120は、データ取込クロックCLKA、CLKBにより画像データD0~D11を取り込んだラッチデータを、ラッチデータLD1として画像データ並び替え回路150に出力する。同様に、1次ラッチ120は、データ取込クロックCLKC、CLKDにより画像データD0~D11を取り込んだラッチデータを、ラッチデータLD2として画像データ並び替え回路150に出力する。また、1次ラッチ120は、データ取込クロックCLKE、CLKFにより画像データD0~D11を取り込んだラッチデータを、ラッチデータLD3として画像データ並び替え回路150に出力する。更に、1次ラッチ120は、データ取込クロックCLKG、CLKHにより画像データD0~D11を取り込んだラッチデータを、ラッチデータLD4として画像データ並び替え回路150に出力する。図9において、SYNC判定回路130は、SYNC取込回路110において各取込基準クロックにより取り込まれたビットのデータから、水平同期信号HSYNCを取り込んだ取込基準クロックを判定する。具体的には、SYNC判定回路130は、n相の取込基準クロックにより取り込まれたデータと、n相の取込基準クロックのそれぞれが水平同期信号HSYNCを取り込んだときのパターンと一致するか否かを判定する。図14に、図9のSYNC判定回路130の構成例のブロック図を示す。SYNC判定回路130は、判定回路132と、VSYNCパターンレジスター134と、複数のHSYNCパターンレジスターとを備える。VSYNCパターンレジスター134には、垂直同期信号VSYNCに対応したパターン本実施形態では全ビットが1が、画像データ供給装置70等によって予め設定される。各HSYNCパターンレジスターについても、水平同期信号HSYNCに対応したパターンが、予め画像データ供給装置70等によって設定される。本実施形態では、取込基準クロックCLK1~CLK4によりSYNC取込回路110に取り込まれるパターンが4種類であるため、SYNC判定回路130は、4種類のHSYNCパターンレジスターを有する。そのため、SYNC判定回路130は、第1のHSYNCパターンレジスター1361と、第2のHSYNCパターンレジスター1362と、第3のHSYNCパターンレジスター1363と、第4のHSYNCパターンレジスター1364とを備える。図15A、図15Bに、VSYNCパターンレジスター134と、各HSYNCパターンレジスターに設定されるパターンの一例を示す。図15Aは、VSYNCパターンレジスター134に設定されるVSYNCパターンの一例を表す。図15Bは、各HSYNCパターンレジスターに設定されるHSYNCパターンの一例を表す。図15A、図15Bでは、各ビットの並びが図12のフリップフロップQFF11~QFF46の並びに対応して示している。図14における判定回路132は、SYNC取込回路110からの24ビットのデータと、VSYNCパターンレジスター134に設定されたVSYNCパターンとが一致したとき、垂直同期信号VSYNCを受信したと判定する。また、判定回路132は、SYNC取込回路110からの24ビットのデータと、第1のHSYNCパターンレジスター1361に設定されたHSYNCパターンとが一致したとき、水平同期信号HSYNCを取込基準クロックCLK1で取り込んだと判定する。判定回路132は、SYNC取込回路110からの24ビットのデータと、第2のHSYNCパターンレジスター1362に設定されたHSYNCパターンとが一致したとき、水平同期信号HSYNCを取込基準クロックCLK2で取り込んだと判定する。判定回路132は、SYNC取込回路110からの24ビットのデータと、第3のHSYNCパターンレジスター1363に設定されたHSYNCパターンとが一致したとき、水平同期信号HSYNCを取込基準クロックCLK3で取り込んだと判定する。判定回路132は、SYNC取込回路110からの24ビットのデータと、第4のHSYNCパターンレジスター1364に設定されたHSYNCパターンとが一致したとき、水平同期信号HSYNCを取込基準クロックCLK4で取り込んだと判定する。このような判定回路132の判定結果は、画像データ取込回路98の各部に供給される。図9において、クロック切替回路140は、クロック生成回路100によって生成された取込基準クロックCLK1~CLK4を、SYNC判定回路130の判定結果に応じてクロックを切り替える。画像データ並び替え回路150は、クロック切替回路140によって切り替えられたクロックを用いて、1次ラッチ120において取り込まれた画像データの並び替えを行う。即ち、画像データ並び替え回路150は、SYNC取込回路110において水平同期信号HSYNCがどの取込基準クロックで取り込まれたかに応じて、1次ラッチ120にラッチされた画像データを並び替える。図16に、図9の画像データ並び替え回路150の動作説明図を示す。画像データ並び替え回路150は、SYNC判定回路130において水平同期信号HSYNCが取込基準クロックCLK1により取り込まれた判定されたとき、1次ラッチ120からのラッチデータLD1~LD4の並びのまま2次ラッチ170に出力する。また、画像データ並び替え回路150は、水平同期信号HSYNCが取込基準クロックCLK2により取り込まれた判定されたとき、ラッチデータLD1~LD4を、ラッチデータLD2、LD3、LD4、LD1の順序に並び替えて2次ラッチ170に出力する。更に、画像データ並び替え回路150は、水平同期信号HSYNCが取込基準クロックCLK3により取り込まれた判定されたとき、ラッチデータLD1~LD4を、ラッチデータLD3、LD4、LD1、LD2の順序に並び替えて2次ラッチ170に出力する。更に、画像データ並び替え回路150は、水平同期信号HSYNCが取込基準クロックCLK4により取り込まれた判定されたとき、ラッチデータLD1~LD4を、ラッチデータLD4、LD1、LD2、LD3の順序に並び替えて2次ラッチ170に出力する。図9においてデータイネーブル発生回路160は、SYNC判定回路130において水平同期信号HSYNCがどの取込基準クロックで取り込まれたかに応じて、画像データD0~D11の有効期間を示すデータイネーブル信号を発生する。このデータイネーブル信号は、ソースドライバー20に供給される。2次ラッチ170は、画像データ並び替え回路150によって並び替えられた画像データを、取込基準クロックCLK1~CLK4のいずれかでラッチする。このとき、2次ラッチ170は、取込基準クロックCLK1~CLK4のいずれかにより、並び替え後の画像データをラッチする。3次ラッチ180は、2次ラッチ170でラッチされた並び替え後の画像データのうち、取込基準クロックの位相を揃えるために、2次ラッチ170でラッチされた画像データの一部を再度ラッチする。図17A、図17Bに、2次ラッチ170及び3次ラッチ180の動作説明図を示す。図17Aは、水平同期信号HSYNCが取込基準クロックCLK1により取り込まれた判定されたときの2次ラッチ170及び3次ラッチ180の動作説明図を表す。図17Bは、水平同期信号HSYNCが取込基準クロックCLK2により取り込まれた判定されたときの2次ラッチ170及び3次ラッチ180の動作説明図を表す。図18A、図18Bに、2次ラッチ170及び3次ラッチ180の動作説明図を示す。図18Aは、水平同期信号HSYNCが取込基準クロックCLK3により取り込まれた判定されたときの2次ラッチ170及び3次ラッチ180の動作説明図を表す。図18Bは、水平同期信号HSYNCが取込基準クロックCLK4により取り込まれた判定されたときの2次ラッチ170及び3次ラッチ180の動作説明図を表す。水平同期信号HSYNCが取込基準クロックCLK1により取り込まれた判定されたとき、2次ラッチ170は、ラッチデータLD2、LD3を取込基準クロックCLK1で取り込み、ラッチデータLD1、LD3を取込基準クロックCLK3で取り込む。3次ラッチ180は、2次ラッチ170にラッチされたラッチデータLD2、LD3のみを取込基準クロックCLK3で取り込む。これにより、図17Aに示すように、2次ラッチ170及び3次ラッチ180は、取込基準クロックCLK3に同期して画像データを出力することができる。水平同期信号HSYNCが取込基準クロックCLK2により取り込まれた判定されたとき、2次ラッチ170は、ラッチデータLD3、LD4を取込基準クロックCLK2で取り込み、ラッチデータLD2、LD1を取込基準クロックCLK4で取り込む。3次ラッチ180は、2次ラッチ170にラッチされたラッチデータLD3、LD4のみを取込基準クロックCLK4で取り込む。これにより、図17Bに示すように、2次ラッチ170及び3次ラッチ180は、取込基準クロックCLK4に同期して画像データを出力することができる。水平同期信号HSYNCが取込基準クロックCLK3により取り込まれた判定されたとき、2次ラッチ170は、ラッチデータLD4、LD1を取込基準クロックCLK3で取り込み、ラッチデータLD3、LD2を取込基準クロックCLK1で取り込む。3次ラッチ180は、2次ラッチ170にラッチされたラッチデータLD4、LD1のみを取込基準クロックCLK1で取り込む。これにより、図18Aに示すように、2次ラッチ170及び3次ラッチ180は、取込基準クロックCLK1に同期して画像データを出力することができる。水平同期信号HSYNCが取込基準クロックCLK2により取り込まれた判定されたとき、2次ラッチ170は、ラッチデータLD1、LD2を取込基準クロックCLK4で取り込み、ラッチデータLD4、LD3を取込基準クロックCLK2で取り込む。3次ラッチ180は、2次ラッチ170にラッチされたラッチデータLD1、LD2のみを取込基準クロックCLK2で取り込む。これにより、図18Bに示すように、2次ラッチ170及び3次ラッチ180は、取込基準クロックCLK2に同期して画像データを出力することができる。図9において、コマンドデータ取込回路190は、表示同期データSYNCに含まれるコマンドデータを取り込む。具体的には、SYNC判定回路130によってどの取込基準クロックで水平同期信号HSYNCが取り込まれたかがわかる。そのため、コマンドデータ取込回路190では、表示同期データSYNC中のコマンドデータの位置がわかる。コマンドデータ取込回路190は、1転送単位内に連続するコマンドデータを同一レジスターに上書きして取り込むことで、確実にコマンドデータの取り込みを行うことができる。コマンドデコーダー200は、コマンドデータ取込回路190によって取り込まれたコマンドデータをデコードして、コマンドデータに対応した制御信号を駆動制御部34に供給する。これにより、画像データ供給装置70は、1水平走査期間毎、又は1垂直走査期間毎に、コマンドデータを駆動装置50に対して出力することができる。この結果、駆動装置50では、1水平走査期間毎、又は1垂直走査期間毎に、駆動タイミング等を変更することが可能となる。以上説明したように、本実施形態では、画像データをm相のデータ取込クロックで一旦取り込む一方、n相の取込基準クロックで水平同期信号HSYNCを含む表示同期データを取り込む。そして、水平同期信号HSYNCを取り込んだ取込基準クロックに応じて、一旦取り込んだ画像データを並べ替えて、並べ替え後の画像データをラッチする。こうすることで、高速に表示同期データが転送されて水平同期信号HSYNCのパルス幅が非常に短くなった場合でも、正確に水平同期信号HSYNCと、これに対応する画像データとを取り込むことができるようになる。この際、画素クロックCLKを分周して得られるm相のデータ取込クロック及びn相の取込基準クロックを用いたので、高速に動作する分周回路等に余分な制御を行う必要がなく、この制御に伴う動作不具合例えばヒゲの発生の可能性をなくすこともできる。更に、水平同期信号HSYNCの転送の空き期間に、コマンドデータを挿入するようにしたため、高速に表示同期データを転送する場合でも、1水平走査期間毎又は1垂直走査期間毎に駆動装置50のきめ細かい制御を行うことができるようになる。電子機器本実施形態における液晶表示装置10、駆動装置50又は画像データ取込回路98は、次のような電子機器に適用することができる。以下、本実施形態における液晶表示装置10が、電子機器としての液晶プロジェクターに適用される例を説明する。図19に、本実施形態における液晶プロジェクターの構成の概要を示す。図19では、本実施形態における液晶プロジェクターが、いわゆる3板式の液晶プロジェクターにより構成されるものとして説明するが、これに限定されるものではない。液晶プロジェクター300は、光源装置310と、画像形成ユニット320と、投射光学系340とを備えている。光源装置310は、光源312と、一対のレンズアレイ314と、重畳レンズ316とを含んで構成される。画像形成ユニット320は、ダイクロイックミラー322、324、反射ミラー326、328、330、リレーレンズ332、334、光変調装置としての液晶表示装置336R、336G、336B、クロスダイクロイックプリズム338を含む。液晶表示装置336R、336G、336Bのそれぞれは、本実施形態における液晶表示装置10が適用された透過型の液晶表示装置であり、入射された光を変調する。ダイクロイックミラー322は、光源装置310からの光を、赤色光Rとそれ以外の色成分の光緑色光G及び青色光Bとに分離する。ダイクロイックミラー322によって分離された赤色光は、反射ミラー326によって液晶表示装置336Rに入射面に導かれる。ダイクロイックミラー322によって分離された緑色光及び青色光は、ダイクロイックミラー324によって緑色光と青色光とに分離される。ダイクロイックミラー324によって分離された緑色光は、液晶表示装置336Gの入射面に入射される。ダイクロイックミラー324によって分離された青色光は、リレーレンズ332、334を介して、反射ミラー328、330によって液晶表示装置336Bの入射面に導かれる。液晶表示装置336Rは、赤色光を変調する。液晶表示装置336Gは、緑色光を変調する。液晶表示装置336Bは、青色光を変調する。これらの液晶表示装置336R、336G、336Bによって変調される各色光は、クロスダイクロイックプリズム338によって合成される。投射光学系340は、クロスダイクロイックプリズム338によって合成された光により形成される画像を拡大してスクリーン上で結像する。図19に示す構成において、図示しない画像データ生成装置では、右目用画像及び左目用画像が生成される。そして、右目用画像の各色成分の画像に対応した画像データに基づいて、液晶表示装置336R、336G、336Bが一斉に駆動される。その後、左目用画像の各色成分の画像に対応した画像データに基づいて、液晶表示装置336R、336G、336Bが一斉に駆動される。このとき、本実施形態によれば、従来よりも高い周波数で、画像データ生成装置から画像データ等を各液晶表示装置に高速に転送することができるため、液晶プロジェクター300は、3D映像をスクリーンに投射することができる。なお、本実施形態における液晶表示装置10、駆動装置50又は画像データ取込回路98が適用される電子機器として、図19に示すものに限定されるものではない。例えば、携帯電話機、パーソナルコンピューター、情報携帯端末PDA:PersonalDigitalAssistants、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャー、電子手帳、電子ペーパー、電卓、ワードプロセッサー、ワークステーション、テレビ電話、POSPointofsalesystem端末、プリンター、スキャナー、複写機、ビデオプレーヤー、タッチパネルを備えた機器等が挙げられる。以上、本発明に係る画像データ取込方法、画像データ取込装置、駆動装置、電気光学装置及び電子機器等を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。例えば、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、次のような変形も可能である。1上記の実施形態では、液晶パネルを駆動する駆動装置を例に説明したが、本発明はこれに限定されるものではない。例えば、有機ELパネルを駆動する駆動装置であってもよい。2上記の実施形態では、液晶表示装置10の構成を図1に示す構成を例に説明したが、本発明はこれに限定されるものではない。また、上記の実施形態では、駆動装置50の構成を図6に示す構成を例に説明したが、本発明はこれに限定されるものではない。更に、上記の実施形態では、画像データ取込回路98の構成を図9に示す構成を例に説明したが、本発明はこれに限定されるものではない。3上記の実施形態において、画像データのビット幅が12ビット、表示同期データが24ビット単位であるものとして説明したが、本発明は、画像データのビット幅や表示同期データのビット数に限定されるものではない。また、本発明は、VSYNCパターンやHSYNCパターンの内容に限定されるものではない。4上記の実施形態において、本発明を画像データ取込方法、画像データ取込装置、駆動装置、電気光学装置及び電子機器等として説明したが、本発明はこれに限定されるものではない。例えば、上記の実施形態における画像データ取込方法で取り込まれた画像データを用いた画像表示方法等であってもよい。