MOSFETとして機能する第1領域と、前記第1領域に隣接する第2領域とを備え、前記第1領域は、前記MOSFETのドレイン電極と、前記ドレイン電極と電気的に接続されると共に第1の不純物濃度を有する第1導電型の半導体基板と、前記半導体基板上に形成され前記第1の不純物濃度よりも小さい第2の不純物濃度を有する第1導電型の第1半導体層と、前記第1半導体層の表面に形成され前記第1の不純物濃度よりも小さく且つ前記第2の不純物濃度よりも大きい第3の不純物濃度を有する第1導電型の第2半導体層と、前記第2半導体層の上面側から形成された複数の第1トレンチと、前記第2半導体層の表面に形成され前記第1トレンチに隣接する第2導電型の第3半導体層と、前記第3半導体層の表面に形成され前記第1トレンチに隣接する第1導電型の第4半導体層と、前記第1トレンチの内壁に沿って形成された第1絶縁層と、前記第1絶縁層中に設けられて前記第1絶縁層を介して前記第3半導体層に対向し、前記MOSFETのゲート電極として機能するゲート電極層と、前記第1絶縁層を介して前記第1トレンチを埋めるように形成されたトレンチソース電極層と、前記第4半導体層に接し且つ前記トレンチソース電極層に電気的に接続された前記MOSFETのソース電極とを備え、前記第2領域は、前記半導体基板と、前記第1半導体層と、前記第1半導体層の上面に延長するように形成された前記第1絶縁層と、前記第1絶縁層の上面に延長するように形成された前記ソース電極とを備え、前記第2領域の前記第1半導体層は、前記第2の不純物濃度を有することを特徴とする半導体装置。前記第2領域に位置する前記第1半導体層の表面に形成された第2導電型の拡散層を更に備えることを特徴とする請求項1記載の半導体装置。前記拡散層の第2導電型の不純物濃度は、前記拡散層内の実効的な第1導電型の不純物濃度が1×1013~1×1015[atoms/cm3]の範囲内となるように設定されることを特徴とする請求項2記載の半導体装置。前記第2の不純物濃度は、1×1014~1×1016[atoms/cm3]の範囲内に設定され、前記第3の不純物濃度は、1×1015~1×1017[atoms/cm3]の範囲内に設定されることを特徴とする請求項1乃至3のいずれか1項記載の半導体装置。前記第2半導体層は、前記第1トレンチの底面よりも下まで達するように設けられ、前記トレンチは、前記第2半導体層内に延びるように形成されたことを特徴とする請求項1乃至4のいずれか1項記載の半導体装置。以下に記載の実施の形態は、耐圧を向上させ、オン抵抗を下げることが可能な半導体装置を提供するものである。本発明の一の実施の形態に係る半導体装置は、MOSFETとして機能する第1領域と、第1領域に隣接する第2領域とを備える。第1領域は、MOSFETのドレイン電極と、ドレイン電極と電気的に接続されると共に第1の不純物濃度を有する第1導電型の半導体基板と、半導体基板上に形成され第1の不純物濃度よりも小さい第2の不純物濃度を有する第1導電型の第1半導体層と、第1半導体層の表面に形成され第1の不純物濃度よりも小さく且つ第2の不純物濃度よりも大きい第3の不純物濃度を有する第1導電型の第2半導体層と、第2半導体層の上面側から形成された複数の第1トレンチと、第2半導体層の表面に形成され第1トレンチに隣接する第2導電型の第3半導体層と、第3半導体層の表面に形成され第1トレンチに隣接する第1導電型の第4半導体層と、第1トレンチの内壁に沿って形成された第1絶縁層と、第1絶縁層中に設けられて第1絶縁層を介して第3半導体層に対向し、MOSFETのゲート電極として機能するゲート電極層と、第1絶縁層を介して第1トレンチを埋めるように形成されたトレンチソース電極層と、第4半導体層に接し且つトレンチソース電極層に電気的に接続されたMOSFETのソース電極とを備える。第2領域は、半導体基板と、第1半導体層と、第1半導体層の上面に延長するように形成された第1絶縁層と、第1絶縁層の上面に延長するように形成されたソース電極とを備える。第2領域の第1半導体層は、第2の不純物濃度を有する。以下、図面を参照して、実施の形態に係る半導体装置について説明する。まず、第1の比較例及び第2の比較例に係る半導体装置の概略構成を説明した後、実施の形態に係る半導体装置について説明する。[第1の比較例]図1を参照して、第1の比較例に係る半導体装置を説明する。図1a及び図1bに示すように、第1の比較例に係る半導体装置は、MOSFETとして機能するセル部、及びセル部の外周部に設けられる終端部を有する。まず、セル部について説明する。図1bに示すように、セル部は、ドレイン電極11、n型半導体基板12、n-型エピタキシャル層13、及びX方向に所定の間隔で設けられた複数のトレンチ14を有する。n型半導体基板12は、ドレイン電極11上に設けられ、ドレイン電極11と電気的に接続される。n型半導体基板12は、例えば、1×1020[atoms/cm3]程度の不純物濃度を有する。n-型エピタキシャル層13は、n型半導体基板12上に形成される。n-型エピタキシャル層13は、n型半導体基板12よりも小さい、例えば、1×1015[atoms/cm3]程度の不純物濃度を有する。トレンチ14は、各々n-型エピタキシャル層13の上面側から底面側へ、Y方向に延びる。また、図1bに示すように、セル部は、p型ベース層15、n型ソース層16、及びp型コンタクト層17を有する。p型ベース層15は、トレンチ14に隣接し、n-型エピタキシャル層13上に形成される。p型ベース層15は、例えば、1×1016~1×1017[atoms/cm3]程度の不純物濃度を有する。p型ベース層15は、MOSFETのチャネルとして機能する。n型ソース層16は、トレンチ14に隣接し、p型ベース層15上に形成される。n型ソース層16は、例えば、1×1020[atoms/cm3]程度の不純物濃度を有する。p型コンタクト層17は、p型ベース層15上に形成される。p型コンタクト層17は、トレンチ14間においてn型ソース層16に隣接する。p型コンタクト層17は、p型ベース層15よりも大きい、例えば、1×1020[atoms/cm3]程度の不純物濃度を有する。また、図1bに示すように、セル部は、絶縁層18、ゲート電極層19、トレンチソース電極層20、及びソース電極21を有する。絶縁層18は、例えば、酸化シリコンSiO2を材料として、各トレンチ14の内壁に沿って形成される。ゲート電極層19は、絶縁層18中に設けられ、絶縁層18を介してp型ベース層15の側面に接する。ゲート電極層19は、MOSFETのゲートとして機能する。ゲート電極層19は、例えばポリシリコンにて構成されている。トレンチソース電極層20は、絶縁層18を介して各トレンチ14を埋めるように形成される。トレンチソース電極層20の上面は、絶縁層18により覆われている。トレンチソース電極層20は、例えばポリシリコンにて構成されている。ソース電極21は、n型ソース層16の上面及びp型コンタクト層17の上面に接する。ソース電極21は、トレンチソース電極層20に電気的に接続される図示略。すなわち、トレンチソース電極層20は、ソース電極21と同電位とされる。これにより、電界集中が緩和されてセル部の耐圧が向上する。次に、終端部について説明する。図1aに示すように、終端部は、セル部から延びるドレイン電極11、n型半導体基板12、及びn-型エピタキシャル層13を有する。なお、終端部において、最も外側にあるp型ベース層15F上には、n型ソース層16は形成されない。また、終端部において最も外側にあるトレンチ14Fの外側に、ゲート電極層19は設けられない。トレンチ14内の絶縁層18は、終端部のn-型エピタキシャル層13上に延長するように形成される。また、この絶縁層18上にソース電極21が延長するように形成される。図2は、図1に示す第1の比較例の終端部及びセル部におけるA-A’線及びB-B’線に沿ったn型不純物濃度を示すグラフである。図2の縦軸が不純物濃度を表し、横軸が図1に示すY方向の位置を表す。図2に示すように、終端部及びセル部のn型半導体基板12は、例えば、1×1020[atoms/cm3]程度のn型不純物濃度を有し、n-型エピタキシャル層13は、例えば、1×1015[atoms/cm3]程度のn型不純物濃度を有する。また、終端部及びセル部のn型不純物濃度を示す不純物濃度曲線は、略同一の形状となる。この半導体装置をスイッチング素子として用いる際に要求される性能の一つとして、アバランシェ耐量がある。このアバランシェ耐量は、終端部の耐圧がセル部の耐圧より大きくなるように構造設計することにより改善する。第1の比較例において終端部の耐圧を高くするためには、n-型エピタキシャル層13の濃度を薄くすることが必要だが、その場合オン抵抗が上昇するため半導体装置の性能が低下してしまう。[第2の比較例]次に、図3を参照して、第2の比較例に係る半導体装置を説明する。図3a及び図3bに示すように、第2の比較例に係る半導体装置も、MOSFETとして機能するセル部、及びセル部の外周部に設けられる終端部を有する。なお、図3に示す第2の比較例において、第1の比較例と同一の構成を有する箇所には、同一の符号を付して重複する説明を省略する。第2の比較例の半導体装置は、セル部及び終端部のn-型エピタキシャル層13が、高濃度n-型エピタキシャル層13Aと低濃度n-型エピタキシャル層13Bの2層構造として設けられている点において第1の比較例と異なる。低濃度n-型エピタキシャル層13Bは、第1の比較例のn-型エピタキシャル層13と同様に、例えば、1×1015[atoms/cm3]程度の不純物濃度を有する。また、高濃度n-型エピタキシャル層13Aは、低濃度n-型エピタキシャル層13Bよりも大きい、例えば、1×1016[atoms/cm3]程度の不純物濃度を有する。高濃度n-型エピタキシャル層13Aは、トレンチ14の底面よりも下まで達するように設けられる。この、不純物濃度の異なる高濃度n-型エピタキシャル層13Aと低濃度n-型エピタキシャル層13Bとは、n型半導体基板12上に異なる条件でエピタキシャル成長を繰り返すか、またはn型不純物のインプラントの条件を変更すること等により形成することが可能である。この高濃度n-型エピタキシャル層13Aと低濃度n-型エピタキシャル層13Bとによりオン抵抗を低減することができる。図4は、図3に示す第2の比較例の終端部及びセル部におけるA-A’線及びB-B’線に沿ったn型不純物濃度を示すグラフである。図4の縦軸が不純物濃度を表し、横軸が図3に示すY方向の位置を表す。図4に示すように、終端部及びセル部のn型半導体基板12は、例えば、1×1020[atoms/cm3]程度のn型不純物濃度を有する。低濃度n-型エピタキシャル層13Bは、例えば、1×1015[atoms/cm3]程度のn型不純物濃度を有し、高濃度n-型エピタキシャル層13Aは、例えば、1×1016[atoms/cm3]程度のn型不純物濃度を有する。また、終端部及びセル部のn型不純物濃度を示す不純物濃度曲線は、略同一の形状となる。第2の比較例の半導体装置は、n-型エピタキシャル層13が高濃度n-型エピタキシャル層13Aと低濃度n-型エピタキシャル層13Bとの2層に分かれている。そのため、トレンチ14直下まで高濃度n-型エピタキシャル層13Aが形成され、オン抵抗は低減される。しかし、この構造では終端部の耐圧は、セル部に比べてフィールドプレート効果が小さいためセル部の耐圧より小さくなり、アバランシェ耐量が低下するという問題がある。このような比較例の半導体装置の問題に鑑み、第1の実施の形態に係る半導体装置は、以下に示すような構成を採用する。[第1の実施の形態]図5を参照して、第1の実施の形態に係る半導体装置を説明する。図5a及び図5bに示すように、第1の実施の形態に係る半導体装置も、MOSFETとして機能するセル部、及びセル部の外周部に設けられる終端部を有する。なお、図5に示す第1の実施の形態において、第1及び第2の比較例と同一の構成を有する箇所には、同一の符号を付して重複する説明を省略する。第1の実施の形態の半導体装置は、セル部のn-型エピタキシャル層13が、高濃度n-型エピタキシャル層13Aと低濃度n-型エピタキシャル層13Bの2層構造として設けられている。ここで、第1の実施の形態の半導体装置は、終端部には、高濃度n-型エピタキシャル層13Aと低濃度n-型エピタキシャル層13Bの2層構造は設けられず、1層のn-型エピタキシャル層13のみが設けられている点において第2の比較例と異なる。低濃度n-型エピタキシャル層13Bは、第2の比較例のn-型エピタキシャル層13Bと同様に、例えば、1×1015[atoms/cm3]程度の不純物濃度を有する。また、高濃度n-型エピタキシャル層13Aは、低濃度n-型エピタキシャル層13Bよりも大きい、例えば、1×1016[atoms/cm3]程度の不純物濃度を有する。図6は、図5に示す第1の実施の形態の終端部及びセル部におけるA-A’線及びB-B’線に沿ったn型不純物濃度を示すグラフである。図6の縦軸が不純物濃度を表し、横軸が図5に示すY方向の位置を表す。図6に示すように、終端部及びセル部のn型半導体基板12は、例えば、1×1020[atoms/cm3]程度のn型不純物濃度を有する。セル部の低濃度n-型エピタキシャル層13Bは、例えば、1×1015[atoms/cm3]程度のn型不純物濃度を有し、高濃度n-型エピタキシャル層13Aは、例えば、1×1016[atoms/cm3]程度のn型不純物濃度を有する。また、終端部のn-型エピタキシャル層13は、例えば、1×1015[atoms/cm3]程度のn型不純物濃度を有する。[効果]第1の実施の形態の半導体装置は、セル部のn-型エピタキシャル層13が高濃度n-型エピタキシャル層13Aと低濃度n-型エピタキシャル層13Bとの2層に分かれている。そのため、セル部のトレンチ14直下まで高濃度n-型エピタキシャル層13Aが形成され、オン抵抗が低減される。一方、終端部には高濃度n-型エピタキシャル層13Aが形成されていない。そのため、終端部の耐圧がセル部の耐圧より小さくなることがなく、アバランシェ耐量の低下を防ぐことができる。なお、セル部の高濃度n-型エピタキシャル層13Aの不純物濃度は、オン抵抗を低減することができればよく、例えば1×1015~1×1017[atoms/cm3]の範囲で任意に設定することができる。また、セル部の低濃度n-型エピタキシャル層13Bや終端部のn-型エピタキシャル層13の不純物濃度は、アバランシェ耐量を改善することができればよく、例えば1×1014~1×1016[atoms/cm3]の範囲で任意に設定することができる。[第2の実施の形態]次に、図7を参照して、第2の実施の形態について説明する。図7a及び図7bに示すように、第2の実施の形態に係る半導体装置も、MOSFETとして機能するセル部、及びセル部の外周部に設けられる終端部を有する。なお、図7に示す第2の実施の形態において、第1及び第2の比較例と同一の構成を有する箇所には、同一の符号を付して重複する説明を省略する。図7に示すように、第2の実施の形態は、終端部の構成のみが第1の実施の形態と異なる。第2の実施の形態において、終端部の最も外側にあるトレンチ14Fの外側には、p-型拡散層22が設けられる。p-型拡散層22は、n-型エピタキシャル層13上に形成され、例えば、1×1015~1×1016[atoms/cm3]程度の不純物濃度を有する。p-型拡散層22は、イオン注入及びアニール等の工程を追加することにより形成できる。図8は、図7に示す第2の実施の形態の終端部及びセル部におけるA-A’線及びB-B’線に沿ったn型不純物濃度を示すグラフである。図8の縦軸が不純物濃度を表し、横軸が図7に示すY方向の位置を表す。図8に示すように、終端部及びセル部のn型半導体基板12は、例えば、1×1020[atoms/cm3]程度のn型不純物濃度を有する。セル部の低濃度n-型エピタキシャル層13Bは、例えば、1×1015[atoms/cm3]程度のn型不純物濃度を有し、高濃度n-型エピタキシャル層13Aは、例えば、1×1016[atoms/cm3]程度のn型不純物濃度を有する。本実施の形態の半導体装置は、終端部のn-型エピタキシャル層13の上には、p-型拡散層22が設けられている。ここで、終端部のn型不純物濃度の曲線及びp型不純物濃度の曲線を破線で表し、実効的な不純物濃度曲線を実線で表す。終端部のn-型エピタキシャル層13は、例えば、1×1015[atoms/cm3]程度のn型不純物濃度を有し、p-型拡散層22は、例えば、1×1015~1×1016[atoms/cm3]程度のp型不純物濃度を有する。この場合、p-型拡散層22は、電荷が相殺して低濃度のp-型層となるか、又はp-型拡散層22の一部が空乏化してI層となる。p-型拡散層22のp型不純物濃度は、p-型拡散層22内の実効的なn型不純物濃度が1×1013~1×1015[atoms/cm3]の範囲内となるように設定される。[効果]第2の実施の形態の半導体装置も、セル部のn-型エピタキシャル層13が高濃度n-型エピタキシャル層13Aと低濃度n-型エピタキシャル層13Bとの2層に分かれている。そのため、セル部のトレンチ14直下まで高濃度n-型エピタキシャル層13Aが形成され、オン抵抗が低減される。一方、終端部にはn-型エピタキシャル層13の上にp-型拡散層22が形成されている。そのため、終端部の耐圧が第1の実施の形態よりも更に向上し、アバランシェ耐量を改善することができる。[その他]本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。