複数の補助容量電極と、それぞれソース領域及び前記補助容量電極に接続されたドレイン領域を有した複数の半導体層と、ゲート絶縁膜を介して前記複数の半導体層と交差し、前記複数の半導体層とともに複数の薄膜トランジスタを形成する複数のゲート電極と、前記ゲート絶縁膜を介して前記複数の補助容量電極に対向配置され、前記複数の補助容量電極とともに複数の補助容量素子を形成する複数の補助容量線と、前記複数の補助容量電極、複数の半導体層、複数のゲート電極及び複数の補助容量線上に形成され、前記複数の半導体層のソース領域に対向した複数の第1コンタクトホール及び前記複数のゲート電極に対向した複数の第2コンタクトホールを有した層間絶縁膜と、前記層間絶縁膜を介して前記複数のゲート電極及び複数の補助容量線と交差し、少なくとも前記複数の第1コンタクトホールを通って前記複数の半導体層のソース領域に電気的に接続された複数の信号線と、前記層間絶縁膜を介して前記複数のゲート電極に対向配置され、少なくとも前記複数の第2コンタクトホールを通って前記複数のゲート電極に電気的に接続され、前記複数のゲート電極とともに複数の走査線を形成する複数の接続電極と、前記複数の補助容量電極に電気的に接続された複数の画素電極と、を備え、互いに隣合う一方の画素電極が接続された補助容量電極と、他方の画素電極が接続された補助容量電極とは、前記走査線を挟んで対向していることを特徴とするアレイ基板。第1方向に並べられ、前記第1方向に直交した第2方向に間隔をおいて並べられた複数の補助容量電極と、それぞれ、ソース領域及び前記複数の補助容量電極に一対一で接続されたドレイン領域を有した複数の半導体層と、前記複数の補助容量電極に対して前記第2方向に間隔をおいて位置し、前記第1方向に並べられ、前記第2方向に間隔をおいて並べられ、ゲート絶縁膜を介して前記複数の半導体層と交差し、前記複数の半導体層とともに複数の薄膜トランジスタを形成する複数のゲート電極と、前記第1方向に延在し、前記第2方向に間隔をおいて並べられ、前記ゲート絶縁膜を介して前記複数の補助容量電極に対向配置され、前記複数の補助容量電極とともに複数の補助容量素子を形成する複数の補助容量線と、前記複数の補助容量電極、複数の半導体層、複数のゲート電極及び複数の補助容量線上に形成され、前記複数の半導体層のソース領域に対向した複数の第1コンタクトホール及び前記複数のゲート電極に対向した複数の第2コンタクトホールを有した層間絶縁膜と、前記第2方向に延在し、前記第1方向に間隔をおいて並べられ、前記層間絶縁膜を介して前記複数のゲート電極及び複数の補助容量線と交差し、少なくとも前記複数の第1コンタクトホールを通って前記複数の半導体層のソース領域に電気的に接続された複数の信号線と、前記層間絶縁膜を介して前記複数のゲート電極に対向配置され、少なくとも前記複数の第2コンタクトホールを通って前記複数のゲート電極に電気的に接続され、前記第1方向に隣合うゲート電極同士を電気的に接続し、前記複数のゲート電極とともに前記第1方向に延在し、前記第2方向に間隔をおいて並べられた複数の走査線を形成する複数の接続電極と、前記第1方向及び第2方向に並べられ、前記複数の補助容量電極に一対一で電気的に接続された複数の画素電極と、を備え、前記第1方向に隣合う一方の画素電極が接続された補助容量電極と、他方の画素電極が接続された補助容量電極とは、前記走査線を挟んで対向していることを特徴とするアレイ基板。アレイ基板と、前記アレイ基板に隙間を置いて対向配置された対向基板と、前記アレイ基板及び対向基板間に挟持された液晶層と、を備え、前記アレイ基板は、複数の補助容量電極と、それぞれソース領域及び前記補助容量電極に接続されたドレイン領域を有した複数の半導体層と、ゲート絶縁膜を介して前記複数の半導体層と交差し、前記複数の半導体層とともに複数の薄膜トランジスタを形成する複数のゲート電極と、前記ゲート絶縁膜を介して前記複数の補助容量電極に対向配置され、前記複数の補助容量電極とともに複数の補助容量素子を形成する複数の補助容量線と、前記複数の補助容量電極、複数の半導体層、複数のゲート電極及び複数の補助容量線上に形成され、前記複数の半導体層のソース領域に対向した複数の第1コンタクトホール及び前記複数のゲート電極に対向した複数の第2コンタクトホールを有した層間絶縁膜と、前記層間絶縁膜を介して前記複数のゲート電極及び複数の補助容量線と交差し、少なくとも前記複数の第1コンタクトホールを通って前記複数の半導体層のソース領域に電気的に接続された複数の信号線と、前記層間絶縁膜を介して前記複数のゲート電極に対向配置され、少なくとも前記複数の第2コンタクトホールを通って前記複数のゲート電極に電気的に接続され、前記複数のゲート電極とともに複数の走査線を形成する複数の接続電極と、前記複数の補助容量電極に電気的に接続された複数の画素電極と、を具備し、互いに隣合う一方の画素電極が接続された補助容量電極と、他方の画素電極が接続された補助容量電極とは、前記走査線を挟んで対向していることを特徴とする液晶表示装置。複数の補助容量電極と、それぞれソース領域及び前記補助容量電極に接続されたドレイン領域を有した複数の半導体層と、ゲート絶縁膜を介して前記複数の半導体層と交差し、前記複数の半導体層とともに複数の薄膜トランジスタを形成する複数のゲート電極と、前記ゲート絶縁膜を介して前記複数の補助容量電極に対向配置され、前記複数の補助容量電極とともに複数の補助容量素子を形成する複数の補助容量線と、が形成された製造中のアレイ基板を用意し、前記複数の補助容量電極、複数の半導体層、複数のゲート電極及び複数の補助容量線上に、層間絶縁膜を形成し、静電チャック電極及び前記静電チャック電極から外れて位置した不活性ガス冷却溝を有するステージ上に、前記層間絶縁膜が形成されたアレイ基板を載置し、前記静電チャック電極に電圧を印加し、前記アレイ基板を前記ステージに固定し、前記アレイ基板が前記ステージに固定された状態で、前記層間絶縁膜にエッチングを施し、前記層間絶縁膜に、前記複数の半導体層のソース領域に対向した複数の第1コンタクトホール及び前記複数のゲート電極に対向した複数の第2コンタクトホールを形成し、前記アレイ基板を前記ステージから降ろした後、前記層間絶縁膜を介して前記複数のゲート電極及び複数の補助容量線と交差し、少なくとも前記複数の第1コンタクトホールを通って前記複数の半導体層のソース領域に電気的に接続された複数の信号線を形成し、前記層間絶縁膜を介して前記複数のゲート電極に対向配置され、少なくとも前記複数の第2コンタクトホールを通って前記複数のゲート電極に電気的に接続され、前記複数のゲート電極とともに複数の走査線を形成する複数の接続電極を形成し、前記複数の信号線及び複数の接続電極を形成した後、前記複数の補助容量電極に電気的に接続された複数の画素電極を形成し、前記複数の画素電極を形成する際、互いに隣合う一方の画素電極が接続された補助容量電極と、他方の画素電極が接続された補助容量電極とが、前記走査線を挟んで対向するように形成することを特徴とするアレイ基板の製造方法。ところで、静電チャック電極に電圧を印加した際、補助容量素子の電位上昇と、TFT部容量によるゲート電極走査線上昇に、差が生じる場合がある。この現象は、静電チャック電極及びHe冷却溝の境目で生じることとなる。上記現象が生じると、ゲート絶縁膜がESDElectroStaticDischarge破壊を起こす可能性が高くなる。ゲート絶縁膜がESD破壊を起こすと、半導体層とゲート電極がショートし、TFTは破損してしまう。この発明は以上の点に鑑みなされたもので、その目的は、製造歩留まりの高いアレイ基板、液晶表示装置及びアレイ基板の製造方法を提供することにある。一実施形態に係るアレイ基板は、複数の補助容量電極と、それぞれソース領域及び前記補助容量電極に接続されたドレイン領域を有した複数の半導体層と、ゲート絶縁膜を介して前記複数の半導体層と交差し、前記複数の半導体層とともに複数の薄膜トランジスタを形成する複数のゲート電極と、前記ゲート絶縁膜を介して前記複数の補助容量電極に対向配置され、前記複数の補助容量電極とともに複数の補助容量素子を形成する複数の補助容量線と、前記複数の補助容量電極、複数の半導体層、複数のゲート電極及び複数の補助容量線上に形成され、前記複数の半導体層のソース領域に対向した複数の第1コンタクトホール及び前記複数のゲート電極に対向した複数の第2コンタクトホールを有した層間絶縁膜と、前記層間絶縁膜を介して前記複数のゲート電極及び複数の補助容量線と交差し、少なくとも前記複数の第1コンタクトホールを通って前記複数の半導体層のソース領域に電気的に接続された複数の信号線と、前記層間絶縁膜を介して前記複数のゲート電極に対向配置され、少なくとも前記複数の第2コンタクトホールを通って前記複数のゲート電極に電気的に接続され、前記複数のゲート電極とともに複数の走査線を形成する複数の接続電極と、前記複数の補助容量電極に電気的に接続された複数の画素電極と、を備え、互いに隣合う一方の画素電極が接続された補助容量電極と、他方の画素電極が接続された補助容量電極とは、前記走査線を挟んで対向していることを特徴としている。また、一実施形態に係る液晶表示装置は、アレイ基板と、前記アレイ基板に隙間を置いて対向配置された対向基板と、前記アレイ基板及び対向基板間に挟持された液晶層と、を備え、前記アレイ基板は、複数の補助容量電極と、それぞれソース領域及び前記補助容量電極に接続されたドレイン領域を有した複数の半導体層と、ゲート絶縁膜を介して前記複数の半導体層と交差し、前記複数の半導体層とともに複数の薄膜トランジスタを形成する複数のゲート電極と、前記ゲート絶縁膜を介して前記複数の補助容量電極に対向配置され、前記複数の補助容量電極とともに複数の補助容量素子を形成する複数の補助容量線と、前記複数の補助容量電極、複数の半導体層、複数のゲート電極及び複数の補助容量線上に形成され、前記複数の半導体層のソース領域に対向した複数の第1コンタクトホール及び前記複数のゲート電極に対向した複数の第2コンタクトホールを有した層間絶縁膜と、前記層間絶縁膜を介して前記複数のゲート電極及び複数の補助容量線と交差し、少なくとも前記複数の第1コンタクトホールを通って前記複数の半導体層のソース領域に電気的に接続された複数の信号線と、前記層間絶縁膜を介して前記複数のゲート電極に対向配置され、少なくとも前記複数の第2コンタクトホールを通って前記複数のゲート電極に電気的に接続され、前記複数のゲート電極とともに複数の走査線を形成する複数の接続電極と、前記複数の補助容量電極に電気的に接続された複数の画素電極と、を具備し、互いに隣合う一方の画素電極が接続された補助容量電極と、他方の画素電極が接続された補助容量電極とは、前記走査線を挟んで対向していることを特徴としている。また、一実施形態に係るアレイ基板の製造方法は、複数の補助容量電極と、それぞれソース領域及び前記補助容量電極に接続されたドレイン領域を有した複数の半導体層と、ゲート絶縁膜を介して前記複数の半導体層と交差し、前記複数の半導体層とともに複数の薄膜トランジスタを形成する複数のゲート電極と、前記ゲート絶縁膜を介して前記複数の補助容量電極に対向配置され、前記複数の補助容量電極とともに複数の補助容量素子を形成する複数の補助容量線と、が形成された製造中のアレイ基板を用意し、前記複数の補助容量電極、複数の半導体層、複数のゲート電極及び複数の補助容量線上に、層間絶縁膜を形成し、静電チャック電極及び前記静電チャック電極から外れて位置した不活性ガス冷却溝を有するステージ上に、前記層間絶縁膜が形成されたアレイ基板を載置し、前記静電チャック電極に電圧を印加し、前記アレイ基板を前記ステージに固定し、前記アレイ基板が前記ステージに固定された状態で、前記層間絶縁膜にエッチングを施し、前記層間絶縁膜に、前記複数の半導体層のソース領域に対向した複数の第1コンタクトホール及び前記複数のゲート電極に対向した複数の第2コンタクトホールを形成し、前記アレイ基板を前記ステージから降ろした後、前記層間絶縁膜を介して前記複数のゲート電極及び複数の補助容量線と交差し、少なくとも前記複数の第1コンタクトホールを通って前記複数の半導体層のソース領域に電気的に接続された複数の信号線を形成し、前記層間絶縁膜を介して前記複数のゲート電極に対向配置され、少なくとも前記複数の第2コンタクトホールを通って前記複数のゲート電極に電気的に接続され、前記複数のゲート電極とともに複数の走査線を形成する複数の接続電極を形成し、前記複数の信号線及び複数の接続電極を形成した後、前記複数の補助容量電極に電気的に接続された複数の画素電極を形成し、前記複数の画素電極を形成する際、互いに隣合う一方の画素電極が接続された補助容量電極と、他方の画素電極が接続された補助容量電極とが、前記走査線を挟んで対向するように形成することを特徴としている。以下、図面を参照しながら一実施形態に係るアレイ基板、アレイ基板を備えた液晶表示装置及びアレイ基板の製造方法について詳細に説明する。この実施形態において、液晶表示装置は、CCDI容量結合ドット反転駆動を採っている。図1乃至図7に示すように、液晶表示装置は、液晶表示パネルP及びバックライトユニット7を備えている。液晶表示パネルPは、アレイ基板1と、アレイ基板に対向配置された対向基板2と、これら両基板間に挟持された液晶層3とを備えている。液晶表示パネルPは、アレイ基板1及び対向基板2が重なった表示領域R1を有している。アレイ基板1は、表示領域R1にマトリクス状に配置された複数の画素13を有している。なお、画素13については後述する。アレイ基板1は、透明な絶縁基板として、例えばガラス基板10を備えている。表示領域R1の外側において、ガラス基板10上には、走査線駆動回路4、信号線駆動回路5及び補助容量線駆動回路6が形成されている。走査線駆動回路4は、表示領域R1の外側に延出した複数の走査線19と接続されている。走査線駆動回路4は、走査線19に走査線駆動信号を出力する。信号線駆動回路5は、表示領域R1の外側に延出した複数の信号線27と接続されている。信号線駆動回路5は、信号線27に信号線駆動信号を出力する。補助容量線駆動回路6は、表示領域R1の外側に延出した複数の補助容量線21と接続されている。ガラス基板10上にはアンダーコーティング層12が成膜されている。表示領域R1において、ガラス基板10上には、第1方向d1に延在した複数の走査線19及び第1方向に直交した第2方向d2に延在した複数の信号線27が配置されている。ガラス基板10上には、第1方向d1に延在し、走査線19に平行な複数の補助容量線21が形成されている。この実施形態において、補助容量線21は遮光部として機能している。隣合う2本の信号線27及び隣合う2本の補助容量線21で囲まれた各領域には画素13が形成されている。次に、画素13を1つ取り出して説明する。画素13は、信号線27及び走査線19の交差部近傍に設けられたTFT薄膜トランジスタ14と、TFT14に電気的に接続され走査線19に重なった画素電極34と、画素電極34に電気的に接続された補助容量素子16とを有している。詳述すると、アンダーコーティング層12上に、複数の半導体層15及び複数の補助容量電極17が形成されている。補助容量電極17は、第1方向d1に並べられ、第2方向d2に間隔をおいて並べられている。半導体層15は、ソース領域RS及び補助容量電極17に一対一で接続されたドレイン領域RDを有している。半導体層15及び補助容量電極17は、アンダーコーティング層12上に形成された半導体膜をパターニングすることにより、同一材料で同時に形成されている。この実施形態において、半導体層15及び補助容量電極17は、ポリシリコンで形成されている。また、半導体層15及び補助容量電極17は、一体に形成されている。アンダーコーティング層12、半導体層15及び補助容量電極17上に、ゲート絶縁膜18が成膜されている。ゲート絶縁膜18上に、複数のゲート電極20と、複数の補助容量線21とが形成されている。ゲート電極20は、補助容量電極17に対して第2方向d2に間隔をおいて位置し、第1方向d1に並べられ、第2方向d2に間隔をおいて並べられている。ゲート電極20は、ゲート絶縁膜18を介して半導体層15と交差し、半導体層15とともに複数のTFT14を形成している。補助容量線21は、第1方向d1に延在し、第2方向d2に間隔をおいて並べられている。補助容量線21は、ゲート絶縁膜18を介して複数の補助容量電極17に対向配置され、複数の補助容量電極17とともに複数の補助容量素子16を形成している。補助容量電極17と重なった領域において、補助容量線21にそれぞれ開口部21aが形成されている。複数の補助容量電極17、複数の半導体層15、複数のゲート電極20及び複数の補助容量線21上に、層間絶縁膜22が形成されている。層間絶縁膜22は、複数の半導体層15のソース領域RSに対向した複数の第1コンタクトホールCH1と、複数のゲート電極20に対向した複数の第2コンタクトホールCH2と、を有している。この実施形態において、第1コンタクトホールCH1は、層間絶縁膜22だけでなくゲート絶縁膜18も貫通し形成されている。層間絶縁膜22上には、複数の信号線27、複数のコンタクト電極30及び複数の接続電極28が形成されている。信号線27は、第2方向d2に延在し、第1方向d1に間隔をおいて並べられている。信号線27は、層間絶縁膜22を介して複数のゲート電極20及び複数の補助容量線21と交差している。信号線27は、複数の第1コンタクトホールCH1を通って複数の半導体層15のソース領域RSに電気的に接続されている。コンタクト電極30は、ゲート絶縁膜18及び層間絶縁膜22の一部を貫通したコンタクトホール25を通って補助容量電極17に電気的に接続されている。コンタクトホール25は、補助容量線21の開口部21aを通っている。このため、コンタクト電極30及び補助容量線21間の絶縁状態は維持されている。コンタクト電極30は、補助容量電極17を介して半導体層15のドレイン領域RDに電気的に接続されている。接続電極28は、層間絶縁膜22を介して複数のゲート電極20に対向配置されている。接続電極28は、複数の第2コンタクトホールCH2を通って複数のゲート電極20に電気的に接続され、第1方向d1に隣合うゲート電極20同士を電気的に接続している。複数の接続電極28は、複数のゲート電極20とともに第1方向d1に延在し、第2方向d2に間隔をおいて並べられた複数の走査線19を形成している。層間絶縁膜22、複数の信号線27、複数のコンタクト電極30及び複数の接続電極28上に、絶縁膜として、透明な樹脂により平坦化膜31が成膜されている。この実施形態において、平坦化膜31は有機絶縁膜である。平坦化膜31は、コンタクト電極30に重なって形成された複数のコンタクトホール32を有している。平坦化膜31上には、ITOインジウムティンオキサイド等の透明な導電材料により複数の画素電極34が形成されている。画素電極34は、第1方向d1及び第2方向d2に沿ってマトリクス状に並べられている。画素電極34は、コンタクトホール32を通ってコンタクト電極30に電気的に接続されている。画素電極34は、隣合う2本の信号線27及び隣合う2本の補助容量線21に周縁を重ねて形成されている。画素電極34は、第2方向d2に長軸を有している。画素電極34は、補助容量電極17に一対一で電気的に接続されている。第1方向d1に隣合う一方の画素電極34が接続された補助容量電極17と、他方の画素電極34が接続された補助容量電極17とは、走査線19を挟んで対向している。上記のように、平坦化膜31及び画素電極34等が形成されたガラス基板10上に、図示しない複数の柱状スペーサが形成されている。柱状スペーサが形成された平坦化膜31及び画素電極34上に、配向膜37が形成されている。複数の画素13は、TFT14、補助容量素子16及び画素電極34をそれぞれ1つずつ有している。なお、TFT14の容量である、ゲート電極20及び半導体層15のドレイン領域RD間の容量をCGDとする。次に、対向基板2について説明する。対向基板2は、透明な絶縁基板として、例えばガラス基板40を備えている。ガラス基板40上には、カラーフィルタ50が形成されている。カラーフィルタ50は、複数の赤色の着色層50R、複数の緑色の着色層及び複数の青色の着色層を有している。各着色層は、ストライプ状に形成され、第2方向d2に延出している。各着色層の周縁は、信号線27に重なっている。カラーフィルタ50上には、ITO等の透明な導電材料により共通電極41が形成されている。共通電極41上には配向膜43が形成されている。アレイ基板1及び対向基板2は、複数の柱状スペーサにより、所定の隙間を保持して対向配置されている。アレイ基板1及び対向基板2は、表示領域R1外周の両基板間に配置されたシール材60により接合されている。液晶層3は、アレイ基板1、対向基板2及びシール材60で囲まれた領域に形成されている。シール材60の一部には液晶注入口61が形成され、この液晶注入口は封止材62で封止されている。バックライトユニット7は、導光板7aと、この導光板の一側縁に対向配置された図示しない光源及び反射板とを有している。導光板7aは、アレイ基板1に対向配置されている。液晶表示装置は、図示しないベゼル等も有している。次に、上記のように構成されたアレイ基板1の製造方法について説明する。特に、第1コンタクトホールCH1及び第2コンタクトホールCH2を形成した後、走査線19を形成する製造方法について詳細に説明する。まず、ガラス基板10を用意する。用意したガラス基板10上には、成膜やパターニングを繰り返す等、一般的な製造工程により、アンダーコーティング層12、補助容量電極17、半導体層15、ゲート絶縁膜18、ゲート電極20及び補助容量線21を形成する。その後、図示しないプラズマCVD装置チャンバ内で、複数の補助容量電極17、複数の半導体層15、複数のゲート電極20及び複数の補助容量線21製造中のアレイ基板1上に層間絶縁膜22を形成する。続いて、層間絶縁膜が形成されたアレイ基板1をプラズマCVD装置から図示しないエッチング装置チャンバ内に搬送する。図8に示すように、ここで、エッチング装置内には、静電チャック電極101及び静電チャック電極101から外れて位置した不活性ガス冷却溝としてのHeヘリウムガス冷却溝102を有するステージ100が設けられている。Heガス冷却溝102は、ストライプ状に形成されている。図5乃至図8に示すように、ステージ100上に、エッチング装置内に搬入されたアレイ基板1を載置する。図9に示すように、この際、Heガス冷却溝102が延出した方向に、走査線19や補助容量線21の延在した方向が平行となるように、ステージ100上にアレイ基板1が載置される。続いて、静電チャック電極101に電圧を印加し、アレイ基板1をステージ100に固定静電チャックする。この実施形態において、静電チャック電極101には、4.5kVの電圧を印加している。次いで、アレイ基板1がステージ100に固定された状態で、層間絶縁膜22にフォトリソグラフィ法を用いてエッチングを施す。これにより、ゲート絶縁膜18及び層間絶縁膜22に複数の半導体層15のソース領域RSに対向した複数の第1コンタクトホールCH1が形成され、層間絶縁膜22に複数のゲート電極20に対向した複数の第2コンタクトホールCH2が形成される。また、半導体層15のソース領域RS及びゲート電極20が露出される。この実施形態において、エッチングにはドライエッチングを使用し、エッチングガス等のエッチング条件を調整してエッチングを行った。続いて、アレイ基板1をステージ100から降ろしてエッチング装置の外部に搬出した後、層間絶縁膜22上に、金属膜などの導電膜を形成し、導電膜をエッチングパターニングする。これにより、層間絶縁膜22上に、複数の信号線27、複数のコンタクト電極30及び複数の接続電極28が形成される。複数の接続電極28は、複数のゲート電極20に電気的に接続されるため、複数の走査線19が形成される。その後、ガラス基板10上には、成膜やパターニングを繰り返す等、一般的な製造工程により、平坦化膜31、画素電極34、柱状スペーサ及び配向膜37を形成することにより、アレイ基板1が完成する。画素電極34を形成する際、互いに隣合う一方の画素電極34が接続された補助容量電極17と、他方の画素電極34が接続された補助容量電極17とが、走査線19を挟んで対向するように形成している。詳述しないが、走査線駆動回路4、信号線駆動回路5及び補助容量線駆動回路6は、適宜形成される。また、上述したアレイ基板の製造方法では、1個のアレイ基板1を形成する場合について説明したが、1枚のマザーガラスマザー基板を用いて複数個のアレイ基板1を形成する、いわゆる多面取りを行う場合であっても上述したアレイ基板の製造方法を適用可能である。この場合、複数個のアレイ基板1を同時に形成することが可能である。以上のように構成された一実施形態に係るアレイ基板1、液晶表示装置及びアレイ基板1の製造方法によれば、複数のゲート電極20は、電気的に独立して形成されている。複数のゲート電極20が電気的に独立した状態で、ゲート絶縁膜18及び層間絶縁膜22に第1コンタクトホールCH1を形成し、層間絶縁膜22に第2コンタクトホールCH2を形成することができる。ゲート電極20が電気的に独立しているため、ゲート電極20の電位を上昇し易くすることができる。これにより、図9に示すように、静電チャック電極101に電圧を印加した際、静電チャック電極101及びHeガス冷却溝102の境目で、補助容量電極17補助容量素子16の補助容量Csの電位上昇と、TFT14の容量CGDによるゲート電極20上昇と、に差が生じる場合であっても、これらの電位差を低減することができる。これにより、半導体層15及びゲート電極20のショートを招くゲート絶縁膜18のESDElectroStaticDischarge破壊を低減することができるため、TFT14の破損を低減することができる。また、第1コンタクトホールCH1の製造工程において第2コンタクトホールCH2を同時に形成することができ、信号線27等の製造工程においてゲート電極20とともに走査線19を形成する接続電極28を同一材料で同時に形成することができるため、製造コストを増大すること無しにアレイ基板1を製造することが可能である。上記したことから、製造歩留まりの高いアレイ基板、液晶表示装置及びアレイ基板の製造方法を得ることができる。なお、この発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化可能である。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。本発明は、上述したようにCCDI駆動を採るためのアレイ基板、液晶表示装置及びアレイ基板の製造方法に効果的であるが、これに限らず、CC駆動を採るものなど、各種のアレイ基板、液晶表示装置及びアレイ基板の製造方法に適用可能である。但し、CC駆動を採る場合、ゲート電極の電位が上昇し易く、TFTが破損する問題はないため、本発明を適用しない方が好ましい。