アナログ信号をサンプルホールドする第1のサンプルホールド回路部と、基準クロック信号を入力して、前記第1のサンプルホールド回路部によるサンプルホールド動作を制御するための信号である第1のパルス信号を生成する第1のパルス信号生成回路部と、前記第1のサンプルホールド回路部によりサンプルホールドされたアナログ信号をサンプルホールドする第2のサンプルホールド回路部と、前記基準クロック信号を入力して、前記第2のサンプルホールド回路部によるサンプルホールド動作を制御するための信号である第2のパルス信号を生成する第2のパルス信号生成回路部と、を備え、前記第1のパルス信号生成回路部は、前記第2のサンプルホールド回路部によるサンプルホールド動作の終了以降、かつその直後のサンプルホールド動作の終了以前の間における任意のタイミングで、前記第1のサンプルホールド回路部によるサンプルホールド動作が行われると共に、前記任意のタイミングが変化するように、前記第1のパルス信号を生成することを特徴とするサンプルホールド回路。前記第1のサンプルホールド回路部は、アナログ信号を入力する端子と、自回路部によりサンプルホールドされたアナログ信号を出力する端子との間に接続された第1のスイッチング素子と、一方の端子が前記第1のスイッチング素子の出力端子と、自回路部によりサンプルホールドされたアナログ信号を出力する端子との間に接続され、他方の端子がグランドに接続された第1のキャパシタと、を備え、前記第2のサンプルホールド回路部は、非反転入力端子が前記第1のパルス信号生成回路部によりサンプルホールドされたアナログ信号を入力する端子に接続され、反転入力端子と出力端子とが互いに接続された演算増幅器と、前記演算増幅器の出力端子と、自回路部によりサンプルホールドされたアナログ信号を出力する端子との間に接続された第2のスイッチング素子と、一方の端子が前記第2のスイッチング素子の出力端子と、自回路部によりサンプルホールドされたアナログ信号を出力する端子との間に接続され、他方の端子がグランドに接続された第2のキャパシタと、を備えたことを特徴とする請求項1に記載のサンプルホールド回路。アナログ信号をサンプルホールドする請求項1又は2に記載のサンプルホールド回路と、前記サンプルホールド回路の後段に接続されて、前記サンプルホールド回路によりサンプルホールドされたアナログ信号をデジタル信号にAD変換するAD変換回路と、前記サンプルホールド回路におけるアナログ信号をサンプルホールドする動作と、前記AD変換回路におけるアナログ信号をデジタル信号に変換する動作との動作タイミングを制御するための基準クロック信号を生成する制御回路と、を備えたことを特徴とするAD変換器。しかしながら、AD変換回路103の後段にデジタルフィルタ等を用いた平均化回路104が接続されたAD変換器100のようなAD変換器にあっては、AD変換周期TADと同じ周期の周期性ノイズや、AD変換周期TADの逓倍の周期の周期性ノイズ等の影響を受けると、アナログ信号を正確にAD変換し、正しい情報をデジタルフィルタ等に出力することができない場合があった。例えば、図5に示すような周期性ノイズがアナログ信号AINに含まれていると、サンプルホールド回路102でサンプルホールドされたアナログ信号ASHに周期性ノイズのオフセット成分が付加される。特に、その周期性ノイズのオフセット成分が大きいと、AD変換回路103は、正しいアナログ情報をデジタルフィルタ等に出力することができない場合があった。また、抵抗とコンデンサとから構成されたローパスフィルタを、サンプルホールド回路102の前段に挿入する方法もあるが、集積化されたAD変換器にあっては、チップ面積が増大し、コストアップにつながるという問題点がある。そこで、本発明は、上記の課題に鑑み、アナログ信号に含まれているサンプルホールド動作周期と同じ周期の周期性ノイズや、サンプルホールド動作周期の逓倍の周期の周期性ノイズ等に起因する影響を抑えて信号処理することのできるサンプルホールド回路及びAD変換器を提供することを目的とする。本発明によるサンプルホールド回路及びAD変換器は、上記の目的を達成するために、次のように構成される。本発明による第1のサンプルホールド回路は、アナログ信号をサンプルホールドする第1のサンプルホールド回路部と、基準クロック信号を入力して、前記第1のサンプルホールド回路部によるサンプルホールド動作を制御するための信号である第1のパルス信号を生成する第1のパルス信号生成回路部と、前記第1のサンプルホールド回路部によりサンプルホールドされたアナログ信号をサンプルホールドする第2のサンプルホールド回路部と、前記基準クロック信号を入力して、前記第2のサンプルホールド回路部によるサンプルホールド動作を制御するための信号である第2のパルス信号を生成する第2のパルス信号生成回路部と、を備え、前記第1のパルス信号生成回路部は、前記第2のサンプルホールド回路部によるサンプルホールド動作の終了以降、かつその直後のサンプルホールド動作の終了以前の間における任意のタイミングで、前記第1のサンプルホールド回路部によるサンプルホールド動作が行われると共に、前記任意のタイミングが変化するように、前記第1のパルス信号を生成することを特徴とする。上記の第1のサンプルホールド回路によれば、第1のパルス信号生成回路部は、各サンプルホールド動作周期において任意のタイミングで、第1のサンプルホールド回路部によりアナログ信号がサンプルホールドされるように、第1のパルス信号を生成する。また、第1のパルス信号生成回路部は、その任意のタイミングを変化させる。一方、第2のパルス信号生成回路部は、各サンプルホールド動作周期において、同じタイミングで第2のサンプルホールド回路部によりアナログ信号がサンプルホールドされるように、第2のパルス信号を生成する。つまり、第1のサンプルホールド回路部が、各サンプルホールド動作周期において、第1のパルス信号の同じ位相の時にアナログ信号をサンプルホールドしないようにする。これにより、アナログ信号にサンプルホールド動作周期と同じ周期の周期性ノイズや、サンプルホールド動作周期の逓倍の周期の周期性ノイズ等が含まれていても、第1のサンプルホールド回路部は、その後段に接続された第2のサンプルホールド回路部へ出力する出力信号に、サンプルホールド動作周期毎に周期性ノイズの同じオフセット成分がなるべく付加されないようにすることができる。つまり、第2のサンプルホールド回路は、周期性ノイズの影響をなるべく抑えて、サンプルホールド動作周期に合わせてアナログ信号を出力することが可能となる。本発明による第2のサンプルホールド回路は、上記の第1のサンプルホールド回路において、前記第1のサンプルホールド回路部は、アナログ信号を入力する端子と、自回路部によりサンプルホールドされたアナログ信号を出力する端子との間に接続された第1のスイッチング素子と、一方の端子が前記第1のスイッチング素子の出力端子と、自回路部によりサンプルホールドされたアナログ信号を出力する端子との間に接続され、他方の端子がグランドに接続された第1のキャパシタと、を備え、前記第2のサンプルホールド回路部は、非反転入力端子が前記第1のパルス信号生成回路部によりサンプルホールドされたアナログ信号を入力する端子に接続され、反転入力端子と出力端子とが互いに接続された演算増幅器と、前記演算増幅器の出力端子と、自回路部によりサンプルホールドされたアナログ信号を出力する端子との間に接続された第2のスイッチング素子と、一方の端子が前記第2のスイッチング素子の出力端子と、自回路部によりサンプルホールドされたアナログ信号を出力する端子との間に接続され、他方の端子がグランドに接続された第2のキャパシタと、を備えたことを特徴とする。上記の第2のサンプルホールド回路によれば、構成上は第1のサンプルホールド回路部と第2のサンプルホールド回路部との2つのサンプルホールド回路部を備えているものである。このため、2つのサンプルホールド回路部の構成は、一般的なサンプルホールド回路部とほぼ同じである。しかしながら、その動作は、第1のサンプルホールド回路部が、各サンプルホールド動作周期において任意のタイミングで、かつその任意のタイミングを変化させた上で、アナログ信号をサンプルホールドする。また、第2のサンプルホールド回路部が、各サンプルホールド動作周期において、常に第2のパルス信号の同じ位相の時に、第1のサンプルホールド回路部によりサンプルホールドされたアナログ信号をサンプルホールドする。このため、第2のサンプルホールド回路は、サンプルホールドが実行されるタイミングが、各サンプルホールド動作周期において、常に第1のパルス信号の同じ位相の時にならないようにすることが可能となる。本発明によるAD変換器は、アナログ信号をサンプルホールドする上記の第1又は第2のサンプルホールド回路と、前記サンプルホールド回路の後段に接続されて、前記サンプルホールド回路によりサンプルホールドされたアナログ信号をデジタル信号にAD変換するAD変換回路と、前記サンプルホールド回路におけるアナログ信号をサンプルホールドする動作と、前記AD変換回路におけるアナログ信号をデジタル信号に変換する動作との動作タイミングを制御するための基準クロック信号を生成する制御回路と、を備えたことを特徴とする。上記のAD変換器によれば、上記のサンプルホールド回路を備えて構成されたものであるため、AD変換回路の前段のサンプルホールド回路で周期性ノイズを除去することができる。このため、AD変換回路の後段にデジタルフィルタ等を必ずしも接続する必要が無くすことが可能となる。また、上記のAD変換器では、AD変換回路の後段にデジタルフィルタ等が接続され、アナログ信号に周期性ノイズが含まれている場合であっても、アナログ信号を正確にAD変換し、正しい情報をデジタルフィルタ等に出力することが可能となる。本発明によるサンプルホールド回路は、2つのサンプルホールド回路部を備えている。そして、AD変換回路の前段にあるサンプルホールド回路で、サンプルホールドが実行されるタイミングが、サンプルホールド動作周期において、常に第1のパルス信号の同じ位相の時にならないようにしている。これにより、アナログ信号にサンプルホールド動作周期と同じ周期の周期性ノイズや、サンプルホールド動作周期の逓倍の周期の周期性ノイズ等が含まれていても、サンプルホールド回路の出力信号になるべく周期性ノイズの同じオフセット成分を付加させないようにすることができる。よって、サンプルホールド回路は、アナログ信号を正確に出力することができる。また、本発明によるAD変換器は、上記のサンプルホールド回路を備えて構成されたものであるため、AD変換回路の後段にデジタルフィルタ等を必ずしも接続する必要が無くなる。また、AD変換器のAD変換回路の後段にデジタルフィルタ等が接続され、アナログ信号に上記のような周期性ノイズが含まれていた場合であっても、AD変換回路は、アナログ信号を正確にAD変換し、正しい情報をデジタルフィルタ等に出力することができる。以下、添付図面を参照しながら、本発明によるサンプルホールド回路及びAD変換器の実施形態を詳細に説明する。なお、図面の説明において、同一の要素には同一の符号を付し、重複する説明を省略する。実施形態AD変換器10の構成まず、図1を参照して、実施形態に係るAD変換器10の構成を説明する。この図1に示すAD変換器10は、既に図4に示したAD変換器100が備えていた制御回路101と、AD変換回路103とを備える他に、サンプルホールド回路20を備えて構成される。サンプルホールド回路20は、AD変換器100が備えるサンプルホールド回路102と構成が異なるが、サンプルホールド回路102と同様に、アナログ信号AINを入力して、制御回路101から出力された基準クロック信号S0に合わせてアナログ信号AINをサンプルホールドし、サンプルホールドされたアナログ信号ASHを出力する。このAD変換器10は、AD変換器100が備えていたアナログ信号ASHに含まれている周期性ノイズを除去するための平均化回路104を備えていない。サンプルホールド回路20の構成続いて、図2を参照して、実施形態に係るサンプルホールド回路20の構成を説明する。図2に示すサンプルホールド回路20は、第1のパルス信号生成回路部21と、第2のパルス信号生成回路部22と、第1のサンプルホールド回路部23と、第2のサンプルホールド回路部24とを備えて構成される。第1のパルス信号生成回路部21は、第1のサンプルホールド回路部23が、基準クロック信号S0のクロック数に合わせて、アナログ信号AINをサンプルホールドするための第1のパルス信号S1を生成する。第2のパルス信号生成回路部22は、第1のパルス信号生成回路部21と同様に、サンプルホールド回路24が、基準クロック信号S0のクロック数に合わせて、第1のサンプルホールド回路部23から出力されたアナログ信号ASHFをサンプルホールドするための第2のパルス信号S2を生成する。なお、第2のパルス信号生成回路部22は、サンプルホールド動作周期TSHにおいて、常に第2のパルス信号S2の同じ位相で、第2のサンプルホールド回路部24によりサンプルホールド動作が行われるように、第2のパルス信号S2を生成する。一方で、第1のパルス信号生成回路部21は、サンプルホールド動作周期TSHのうちの、第2のサンプルホールド回路部24によりサンプルホールド動作の終了以降、かつその直後のサンプルホールド動作の終了以前の間における任意のタイミングで、第1のサンプルホールド回路部23によりサンプルホールド動作が行われる共に、その任意のタイミングを変化させて、第1のパルス信号S1を生成する。第1のサンプルホールド回路部23は、例えば第1のスイッチング素子23aと、第1のキャパシタ充放電素子23bとを備えて構成される。第1のスイッチング素子23aは、アナログ信号AINを入力する端子と、第1のサンプルホールド回路部23によりサンプルホールドされたアナログ信号ASHFを出力する端子との間に接続される。第1のキャパシタ23bは、その一方の端子が第1のスイッチング素子23aの出力端子と、第1のサンプルホールド回路部23によりサンプルホールドされたアナログ信号ASHFを出力する端子との間に接続され、また他方の端子がグランドに接続される。そして、第1のサンプルホールド回路部23は、アナログ信号AINをサンプルホールドし、サンプルホールドされたアナログ信号ASHFを出力する。第2のサンプルホールド回路部24は、第1のサンプルホールド回路部23より出力されたアナログ信号ASHFをサンプルホールドし、サンプルホールドされたアナログ信号ASHを出力する。第2のサンプルホールド回路部24は、第1のサンプルホールド回路部23と同様に、例えば第2のスイッチング素子24aと、第2のキャパシタ充放電素子24bとを備えている他に、演算増幅器アンプ24cを備えて構成される。第2のスイッチング素子24aは、演算増幅器24cの出力端子と、第2のサンプルホールド回路部24によりサンプルホールドされたアナログ信号ASHを出力する端子との間に接続される。第2のキャパシタ24bは、その一方の端子が第2のスイッチング素子24aの出力端子と、第2のサンプルホールド回路部24によりサンプルホールドされたアナログ信号ASHを出力する端子との間に接続され、また他方の端子がグランドに接続される。演算増幅器24cは、その非反転入力端子が第1のサンプルホールド回路部23によりサンプルホールドされたアナログ信号ASHFを入力する端子に接続され、また反転入力端子と出力端子とが互いに接続される。演算増幅器24cは、その出力端子と反転-入力端子とが互いに接続されることで、ボルテージフォロアの回路構成になっている。なお、このボルテージフォロアの回路部を、第2のサンプルホールド回路部24のサンプルホールド部の前段に設ける代わりに、第1のサンプルホールド回路部23のサンプルホールド部の後段に設ける構成としても良い。サンプルホールド回路20の動作続いて、図3を参照して、実施形態に係るサンプルホールド回路20の動作を説明する。図3に示すタイミングチャートの横軸は時間を示し、縦軸は上から基準クロック信号S0、アナログ信号AINに含まれている周期性ノイズ、第1のパルス信号S1、アナログ信号ASHF、第2のパルス信号S2及びアナログ信号ASHの各信号レベルを示す。図3に示すように、アナログ信号AINには、図5のタイムチャートで示したようなサンプルホールド動作周期TSHと同じ周期の周期性ノイズが含まれているものとする。そして、制御回路101から出力された基準クロック信号S0のクロック数に合わせて、サンプルホールド回路20はアナログ信号AINのサンプルホールド動作を行い、AD変換回路103はサンプルホールドされたアナログ信号ASHのAD変換処理を行う。第1のサンプルホールド回路部23は、第1のパルス信号S1がHレベルの時に入力されたアナログ信号AINをサンプルし始め、第1のパルス信号S1がLレベルになる時にホールドされたアナログ信号ASHF=V11を出力する。次に、第2のサンプルホールド回路部24は、第2のパルス信号S2がHレベルの時に第1のサンプルホールド回路部23から出力されたアナログ信号ASHF=V11をサンプルし始め、第2のパルス信号S2がLレベルになる時にホールドされたアナログ信号ASH=V21を出力する。これ以降の各サンプルホールド動作周期TSHにおいても同様に、サンプルホールド回路20の第1のサンプルホールド回路部23はアナログ信号AINのサンプルホールドを繰り返し、また第2のサンプルホールド回路部24は第1のサンプルホールド回路部23から出力されたアナログ信号ASHFのサンプルホールドを繰り返すことで、AD変換回路103にアナログ信号ASHを出力し続ける。第1のサンプルホールド回路部23から出力されたアナログ信号ASHF=V12をサンプルホールドしたものが、アナログ信号ASH=V22である。また、第1のサンプルホールド回路部23から出力されたアナログ信号ASHF=V13をサンプルホールドしたものが、アナログ信号ASH=V23である。また、第1のサンプルホールド回路部23から出力されたアナログ信号ASHF=V14をサンプルホールドしたものが、図面では省略している、アナログ信号ASH=V23の後に出力されるアナログ信号ASH=V24である。第1のパルス信号生成回路部21から出力された第1のパルス信号S1は、各サンプルホールド動作周期TSHにおける任意のタイミングで、かつその任意のタイミングが変化しながら、LレベルからHレベルに切り替わる。なお、第2のパルス信号生成回路部22から出力された第2のパルス信号S2は、各サンプルホールド動作周期TSHにおける、常に同じタイミングで、LレベルからHレベルに切り替わる。つまり、アナログ信号AINは、AD変換回路103の前段にあるサンプルホールド回路20で、各サンプルホールド動作周期TSHにおける同じタイミングでサンプルホールドされない。これにより、サンプルホールド回路20は、周期性ノイズが含まれているアナログ信号を入力した場合であっても、サンプルホールド動作の度に、その出力信号になるべく周期性ノイズの同じオフセット成分を付加させないようにすることができる。よって、サンプルホールド回路20は、アナログ信号ASHを正確に出力させることができる。また、AD変換回路103の前段のサンプルホールド回路20で周期性ノイズを除去することができるので、AD変換回路103の後段に周期性ノイズを除去するためのデジタルフィルタ等を必ずしも接続する必要が無くなる。変形例上記で説明したように、第1のパルス信号生成回路部21は、各サンプルホールド動作周期TSHにおける任意のタイミングで、かつその任意のタイミングを変化ざせて、第1のパルス信号S1をLレベルからHレベルに切り替えて出力すれば良い。このため、予め各サンプルホールド動作周期TSHで第1のパルス信号S1をLレベルからHレベルに切り替える時の位相を幾つか決めておき、それらの第1のパルス信号S1の位相が各サンプルホールド動作周期TSHにおいて任意の順番で入れ替わるように、第1のパルス信号S1を生成しても良い。また、第1のパルス信号生成回路部21は、各サンプルホールド動作周期TSHで第1のパルス信号S1をLレベルからHレベルに切り替える位相が任意の時間だけ遅延された位相になるように、第1のパルス信号S1を生成しても良い。さらには、サンプルホールド動作周期TSHの所定周期毎、例えば2周期毎に、第1のパルス信号S1をLレベルからHレベルに切り替えるタイミングが変更されるように、第1のパルス信号S1を生成しても良い。なお、第1のパルス信号S1及び第2のパルス信号S2を、基準クロック信号S0の立ち上がりに合わせて立ち上げているが、基準クロック信号S0の立ち下がりに合わせて立ち上げても良い。また、第1のパルス信号生成回路部21は、第1のサンプルホールド回路部23が各サンプルホールド動作周期TSHにおいて、任意のタイミングで1回だけアナログ信号AINをサンプルホールドすれば良いが、複数回に分けてアナログ信号AINをサンプルホールドしても良い。まとめ上記の本実施形態に係るサンプルホールド回路20を用いて構成されたAD変換器10は、サンプルホールド回路20が第1のサンプルホールド回路部23と第2のサンプルホールド回路部24との2つのサンプルホールド回路部を備えている。そして、第1のパルス信号生成回路部21については、各サンプルホールド動作周期TSHにおいて、任意のタイミングで第1のサンプルホールド回路部23によりアナログ信号AINがサンプルホールドされると共に、その任意のタイミングを変化させて、第1のパルス信号S1を生成する。つまり、AD変換回路103の前段にあるサンプルホールド回路20は、入力するアナログ信号AINをサンプルホールドする時の第1のパルス信号S1の位相が任意のタイミングであり、かつその任意のタイミングを変えている。これにより、アナログ信号AINにサンプルホールド動作周期TSHと同じ周期の周期性ノイズや、サンプルホールド動作周期TSHの逓倍の周期の周期性ノイズ等が含まれていても、サンプルホールド回路20は、アナログ信号ASHになるべく周期性ノイズの同じオフセット成分を付加させないようにしながら、アナログ信号ASHを出力することができる。よって、サンプルホールド回路20は、自回路からアナログ信号ASHを正確に出力することができる。また、AD変換回路103の前段のサンプルホールド回路20で周期性ノイズを除去することができるので、AD変換回路103の後段にデジタルフィルタ等を必ずしも接続する必要が無くなる。このため、AD変換器10で、AD変換回路103の後段にデジタルフィルタ等を接続し、アナログ信号AINに周期性ノイズが含まれていた場合であっても、デジタルフィルタ等にデジタル信号を正確に出力することができる。