"DDR型のSDRAMを制御するメモリ制御回路と、前記メモリ制御回路に前記SDRAMのアクセスを要求するアクセス要求回路と、を有し、前記メモリ制御回路は、前記アクセス要求回路からのアクセス要求に応答するためのアクセスコマンドと、設定されたリフレッシュサイクルを基準に前記SDRAMの記憶情報を再生するリフレッシュ動作を要求するためのリフレッシュコマンドと、設定されたキャリブレーションサイクルを基準に前記SDRAMの内部状態を補正するためのキャリブレーション動作を要求するためのキャリブレーションコマンドとを発行し、前記リフレッシュコマンドの発行後所定時間だけ前記キャリブレーションコマンドの発行を抑制し、前記キャリブレーションコマンドの発行後所定時間だけ前記リフレッシュコマンドの発行を抑制する、半導体装置。前記メモリ制御回路は、前記リフレッシュコマンドの発行後前記キャリブレーションコマンドの発行を抑制する期間を指定する第1抑制期間レジスタと、前記第1抑制期間レジスタに設定された期間を計数する第1抑制期間カウンタと、前記キャリブレーションコマンドの発行後前記リフレッシュコマンドの発行を抑制する期間を指定する第2抑制期間レジスタと、前記第2抑制期間レジスタに設定された期間を計数する第2抑制期間カウンタと、を備え、前記キャリブレーションコマンドの発行後に第1抑制期間カウンタの計数値が第1抑制期間レジスタの設定された期間を超えるまでリフレッシュコマンドの発行を抑止し、前記リフレッシュコマンドの発行後に第2抑制期間カウンタの計数値が第2抑制期間レジスタの設定された期間を超えるまでキャリブレーションコマンドの発行を抑止する、請求項1記載の半導体装置。前記メモリ制御回路は、リフレッシュサイクルが設定されるリフレッシュサイクルレジスタと、前記リフレッシュサイクルレジスタに設定されたリフレッシュサイクルの期間を計数するリフレッシュサイクルカウンタと、を有し、前記リフレッシュサイクルカウンタによる計数値が第1閾値に到達した以降は、前記アクセス要求回路からのアクセス要求に応答するアクセスが完了していなくても前記リフレッシュコマンドを発行する、請求項2記載の半導体装置。前記メモリ制御回路は、前記リフレッシュサイクルカウンタによる計数値が前記第1閾値の手前の第2閾値に到達した以降は前記アクセス要求回路からのアクセス要求に応答するアクセスが完了しているとき前記リフレッシュコマンドを発行する、請求項3記載の半導体装置。前記メモリ制御回路は、リフレッシュコマンド余剰発行回数が設定される最大余剰回数レジスタと、前記リフレッシュコマンドの発行毎に1をインクリメントし、前記リフレッシュサイクルカウンタによるリフレッシュサイクル期間のカウント満了毎に1をデクリメントする余剰回数カウンタを有し、前記リフレッシュサイクルカウンタによる計数値が前記第2閾値に到達するまでは、前記余剰回数カウンタによる計数値が前記最大余剰回数レジスタの設定値に達していないことを条件に、前記アクセス要求回路からのアクセス要求に応答するアクセスが完了しているとき前記リフレッシュコマンドを発行する、請求項4記載の半導体装置。前記メモリ制御回路は、キャリブレーションサイクルが設定されるキャリブレーションサイクルレジスタと、前記キャリブレーションサイクルレジスタに設定されたキャリブレーションサイクルの期間を計数するキャリブレーションサイクルカウンタと、を有し、前記キャリブレーションサイクルカウンタによる計数値が前記キャリブレーションサイクルレジスタで指定された値に到達し且つ前記リフレッシュサイクルカウンタの値がキャリブレーション閾値に達している場合には前記アクセス要求回路からのアクセス要求に応答するアクセスが完了されていなくても前記キャリブレーションコマンドを発行する、請求項3記載の半導体装置。前記メモリ制御回路は、前記キャリブレーションサイクルカウンタによる計数値が前記キャリブレーションサイクルレジスタで指定された値に到達し且つ前記リフレッシュサイクルカウンタの値がキャリブレーション閾値に達していない場合には前記アクセス要求回路からのアクセス要求に応答するアクセスが完了されている場合に前記キャリブレーションコマンドを発行する、請求項6記載の半導体装置。前記キャリブレーションサイクルカウンタは、リフレッシュコマンドの発行毎に計数動作を行い、計数値がキャリブレーションサイクルレジスタの設定値に達したとき初期値に戻される、請求項7記載の半導体装置。DDR型のSDRAMと、前記SDRAMに接続されるマイクロコンピュータと、を有し、前記マイクロコンピュータは、前記SDRAMを制御するメモリ制御回路と、前記メモリ制御回路に前記SDRAMのアクセスを要求するアクセス要求回路と、を有し、前記メモリ制御回路は、前記アクセス要求回路からのアクセス要求に応答するためのアクセスコマンドと、設定されたリフレッシュサイクルを基準に前記SDRAMの記憶情報を再生するリフレッシュ動作を要求するためのリフレッシュコマンドと、設定されたキャリブレーションサイクルを基準に前記SDRAMの内部状態を補正するためのキャリブレーション動作を要求するためのキャリブレーションコマンドとを発行し、前記リフレッシュコマンドの発行後所定時間だけ前記キャリブレーションコマンドの発行を抑制し、前記キャリブレーションコマンドの発行後所定時間だけ前記リフレッシュコマンドの発行を抑制する、データ処理システム。前記アクセス要求回路の一つとしてCPUを有する、請求項9記載のデータ処理システム。前記メモリ制御回路は、前記CPUによって指定された第1抑制期間を計数する第1抑制期間カウンタと、前記CPUによって指定された第2抑制期間を計数する第2抑制期間カウンタと、を備え、前記キャリブレーションコマンドの発行後に第1抑制期間カウンタの計数値が第1抑制期間を超えるまでリフレッシュコマンドの発行を抑止し、前記リフレッシュコマンドの発行後に第2抑制期間カウンタの計数値が第2抑制期間を超えるまでキャリブレーションコマンドの発行を抑止する、請求項9記載のデータ処理システム。前記メモリ制御回路は、前記CPUによって指定されたリフレッシュサイクルの期間を計数するリフレッシュサイクルカウンタを有し、前記リフレッシュサイクルカウンタによる計数値が第1閾値に到達した以降は、前記アクセス要求回路からのアクセス要求に応答するアクセスが完了していなくても前記リフレッシュコマンドを発行する、請求項11記載のデータ処理システム。前記メモリ制御回路は、前記リフレッシュサイクルカウンタによる計数値が前記第1閾値の手前の第2閾値に到達した以降は、前記アクセス要求回路からのアクセス要求に応答するアクセスが完了しているとき前記リフレッシュコマンドを発行する、請求項12記載のデータ処理システム。前記メモリ制御回路は、リフレッシュコマンド余剰発行回数が設定される最大余剰回数レジスタと、前記リフレッシュコマンドの発行毎に1をインクリメントし、前記リフレッシュサイクルカウンタによるリフレッシュサイクル期間のカウント満了毎に1をデクリメントする余剰回数カウンタを有し、前記リフレッシュサイクルカウンタによる計数値が前記第2閾値に到達するまでは、前記余剰回数カウンタによる計数値が前記最大余剰回数レジスタの設定値に達していないことを条件に、前記アクセス要求回路からのアクセス要求に応答するアクセスが完了しているときに前記リフレッシュコマンドを発行する、請求項13記載のデータ処理システム。前記メモリ制御回路は、前記CPUによって指定されたキャリブレーションサイクルの期間を計数するキャリブレーションサイクルカウンタを有し、前記キャリブレーションサイクルカウンタによる計数値が前記キャリブレーションサイクルの期間に到達し且つ前記リフレッシュサイクルカウンタの値がキャリブレーション閾値に達している場合には前記アクセス要求回路からのアクセス要求に応答するアクセスが完了されていなくても前記キャリブレーションコマンドを発行する、請求項12記載のデータ処理システム。前記メモリ制御回路は、前記キャリブレーションサイクルカウンタによる計数値が前記キャリブレーションサイクルの期間に到達し且つ前記リフレッシュサイクルカウンタの値がキャリブレーション閾値に達していない場合には前記アクセス要求回路からのアクセス要求に応答するアクセスが完了している場合に前記キャリブレーションコマンドを発行する、請求項15記載のデータ処理システム。前記キャリブレーションサイクルカウンタは、リフレッシュコマンドの発行毎に計数動作を行い、計数値がキャリブレーションサイクルの期間に達したとき初期値に戻される、請求項16記載のデータ処理システム。ダイナミックODTによる抵抗値を補正するためのキャリブレーション動作中はDDR-SDRSAMはアクセスコマンドを受け付けることができない。リフレッシュ動作中にアクセスコマンドを受け付けることができないのと同様である。リフレッシュ動作は所定時間内にメモリセルアレイ内の全てのメモリセルを一巡するように行われなければならない。また、信号品質を維持するためにはキャリブレーション動作も所定時間毎に繰り返し行われることが必要になる。メモリ制御回路は、所定のリフレッシュインターバル毎にDDR-SDRAMにリフレッシュ動作を指示するためのリフレッシュコマンドを発行し、また、所定のキャリブレーションインターバル毎にDDR-SDRAMにキャリブレーション動作を指示するためのキャリブレーションコマンドを発行する。キャリブレーション動作及びリフレッシュ動作には比較的長い時間を要するため、双方が連続すると、アクセスコマンドの発行待ち時間が長くなる。従来のDDR-SDSRAMに対するメモリ制御技術においては、リフレッシュコマンドの発行とキャリブレーションコマンドの発行が連続しないようにタイミング制御する工夫がなされていない。本発明の目的は、リフレッシュコマンドの発行とキャリブレーションコマンドの発行を連続させないメモリ制御技術を提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、設定されたリフレッシュサイクルを基準にリフレッシュ動作を要求するためのリフレッシュコマンドを発行し、設定されたキャリブレーションサイクルを基準にキャリブレーション動作を要求するためのキャリブレーションコマンドとを発行するメモリ制御回路に、リフレッシュコマンドの発行後所定時間だけキャリブレーションコマンドの発行を抑制し、キャリブレーションコマンドの発行後所定時間だけリフレッシュコマンドの発行を抑制する制御機能を採用する。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、リフレッシュコマンドの発行とキャリブレーションコマンドの発行を連続させないようにメモリ制御を行うことができる。1.実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。1<リフレッシュコマンドとキャリブレーションコマンドの連続発行を抑制>本発明の代表的な実施の形態に係る半導体装置1は、DDR型のSDRAM22_a,2_bを制御するメモリ制御回路20と、前記メモリ制御回路に前記SDRAMのアクセスを要求するアクセス要求回路10~14と、を有する。前記メモリ制御回路は、前記アクセス要求回路からのアクセス要求に応答するためのアクセスコマンドACT,READと、設定されたリフレッシュサイクルを基準に前記SDRAMの記憶情報を再生するリフレッシュ動作を要求するためのリフレッシュコマンドREFと、設定されたキャリブレーションサイクルを基準に前記SDRAMの内部状態を補正するためのキャリブレーション動作を要求するためのキャリブレーションコマンドZQCSとを発行し、前記リフレッシュコマンドの発行後所定時間だけ前記キャリブレーションコマンドの発行を抑制し、前記キャリブレーションコマンドの発行後所定時間だけ前記リフレッシュコマンドの発行を抑制する。これにより、リフレッシュコマンドの発行とキャリブレーションコマンドの発行を連続させないようにすることができ、双方のコマンドが連続することによるアクセス速度の低下を防止することができる。2<rzcnt、zrcnt、TCALRZ、TCALZR>項1の半導体装置において、前記メモリ制御回路は、前記リフレッシュコマンドの発行後、前記キャリブレーションコマンドの発行を抑制する期間を指定する第1抑制期間レジスタTCALRZと、前記第1抑制期間レジスタに設定された期間を計数する第1抑制期間カウンタrzcntと、前記キャリブレーションコマンドの発行後前記リフレッシュコマンドの発行を抑制する期間を指定する第2抑制期間レジスタTCALZRと、前記第2抑制期間レジスタに設定された期間を計数する第2抑制期間カウンタzrcntと、を備える。メモリ制御回路は、前記キャリブレーションコマンドの発行後に第1抑制期間カウンタの計数値が第1抑制期間レジスタの設定された期間を超えるまでリフレッシュコマンドの発行を抑止し、前記リフレッシュコマンドの発行後に第2抑制期間カウンタの計数値が第2抑制期間レジスタの設定された期間を超えるまでキャリブレーションコマンドの発行を抑止する。抑止期間を抑制期間レジスタにプログラマブルに設定することが可能である。3<リフレッシュサイクルカウント値に応ずる緊急リフレッシュ>項2の半導体装置において、前記メモリ制御回路は、リフレッシュサイクルが設定されるリフレッシュサイクルレジスタREFINTと、前記リフレッシュサイクルレジスタに設定されたリフレッシュサイクルの期間を計数するリフレッシュサイクルカウンタintcntとを有する。メモリ制御回路は、前記リフレッシュサイクルカウンタによる計数値が第1閾値REFTH0に到達した以降は前記アクセス要求回路からのアクセス要求に応答するアクセスが完了していなくても前記リフレッシュコマンドを発行する。リフレッシュ休止期間が長くなった緊急時に対処することができる。緊急にリフレッシュコマンドを発行したとき、メモリ制御回路はそのリフレッシュコマンドの発行によって中断した期間をメモリアクセスのウェイトサイクルとして制御すればよい。4<リフレッシュサイクルカウント値に応ずる強制リフレッシュ>項3の半導体装置において、前記メモリ制御回路は、前記リフレッシュサイクルカウンタによる計数値が前記第1閾値の手前の第2閾値REFTHに到達した以降は前記アクセス要求回路からのアクセス要求に応答するアクセスが完了しているとき前記リフレッシュコマンドを発行する。リフレッシュ動作の緊急度が低い場合には、前記アクセス要求回路からのアクセス要求に対するSDRAMアクセスの連続性が保証されてアクセス性能が低下しないようになる。5<余剰回数カウント値に応ずる先行リフレッシュの有無>項4の半導体装置において、前記メモリ制御回路は、リフレッシュコマンド余剰発行回数が設定される最大余剰回数レジスタREFPMAXと、前記リフレッシュコマンドの発行毎に1をインクリメントし、前記リフレッシュサイクルカウンタによるリフレッシュサイクル期間のカウント満了毎に1をデクリメントする余剰回数カウンタpcntを有する。このときメモリ制御回路は、前記リフレッシュサイクルカウンタによる計数値が前記第2閾値に到達するまでは、前記余剰回数カウンタによる計数値が前記最大余剰回数レジスタの設定値に達していないことを条件に、前記アクセス要求回路からのアクセス要求に応答するアクセスが完了しているとき前記リフレッシュコマンドを発行する。SDRAMに対するアクセスがないときいつでもリフレッシュ動作を行えば、動作に無駄を生ずるだけでなくアクセス要求回路によるSDRAMへのアクセスの機会を減ずる結果にもなる。余剰回数カウント値を考慮することによってそのような欠点を顕在化させずに済む。要するに、リフレッシュ動作の緊急度が更に低い場合にはSDRAMに対する前記アクセス要求回路からのアクセスをリフレッシュ動作に対して最優先とすることができる。6<キャリブレーションサイクルカウント値に応ずる緊急キャリブレーション>項3の半導体装置において、前記メモリ制御回路は、キャリブレーションサイクルが設定されるキャリブレーションサイクルレジスタCALINTと、前記キャリブレーションサイクルレジスタに設定されたキャリブレーションサイクルの期間を計数するキャリブレーションサイクルカウンタcalcntとを有する。このとき、前記メモリ制御回路は、前記キャリブレーションサイクルカウンタによる計数値が前記キャリブレーションサイクルレジスタで指定された値に到達し、且つ前記リフレッシュサイクルカウンタの値がキャリブレーション閾値CALTH0に達している場合には前記アクセス要求回路からのアクセス要求に応答するアクセスが完了されていなくても前記キャリブレーションコマンドを発行する。キャリブレーション休止期間が長くなった緊急時に対処することができる。緊急にキャリブレーションコマンドを発行したとき、メモリ制御回路はそのキャリブレーションコマンドの発行によって中断した期間をメモリアクセスのウェイトサイクルとして制御すればよい。7<キャリブレーションサイクルカウント値に応ずる通常キャリブレーション>項6の半導体装置において、前記メモリ制御回路は、前記キャリブレーションサイクルカウンタによる計数値が前記キャリブレーションサイクルレジスタで指定された値に到達し、且つ前記リフレッシュサイクルカウンタの値がキャリブレーション閾値に達していない場合には、前記アクセス要求回路からのアクセス要求に応答するアクセスが完了されている場合に前記キャリブレーションコマンドを発行する。キャリブレーション動作の緊急度が低い場合には前記アクセス要求回路からのアクセス要求に対するSDRAMアクセスの連続性が保証されてアクセス性能が低下しないようになる。8<キャリブレーションサイクルカウンタの制御>項7の半導体装置において、前記キャリブレーションサイクルカウンタは、リフレッシュコマンドの発行毎に計数動作を行い、計数値がキャリブレーションサイクルレジスタの設定値に達したとき初期値に戻される。リフレッシュ動作を行うべき間隔に対してキャリブレーション動作を行うべき間隔が長いとき、キャリブレーションサイクルカウンタの計数動作の制御が容易になる。特に、前述の緊急にキャリブレーションコマンドを発行すべきかを前記リフレッシュサイクルカウンタの値がキャリブレーション閾値CALTH0に達しているか否かによって判別する動作との整合性に優れる。9<リフレッシュコマンドとキャリブレーションコマンドの連続発行を抑制>本発明の別の実施の形態に係るデータ処理システムは、DDR型のSDRAM22_a,2_bと、前記SDRAMに接続されるマイクロコンピュータ1とを有する。前記マイクロコンピュータは、前記SDRAMを制御するメモリ制御回路20と、前記メモリ制御回路に前記SDRAMのアクセスを要求するアクセス要求回路10~14とを有する。前記メモリ制御回路は、前記アクセス要求回路からのアクセス要求に応答するためのアクセスコマンドと、設定されたリフレッシュサイクルを基準に前記SDRAMの記憶情報を再生するリフレッシュ動作を要求するためのリフレッシュコマンドと、設定されたキャリブレーションサイクルを基準に前記SDRAMの内部状態を補正するためのキャリブレーション動作を要求するためのキャリブレーションコマンドとを発行し、前記リフレッシュコマンドの発行後、所定時間だけ前記キャリブレーションコマンドの発行を抑制し、前記キャリブレーションコマンドの発行後、所定時間だけ前記リフレッシュコマンドの発行を抑制する。これにより、リフレッシュコマンドの発行とキャリブレーションコマンドの発行を連続させないようにすることができ、双方のコマンドが連続することによるSDRAMに対するアクセス速度の低下を防止することができる。10<オンチップCPU>項9のデータ処理システムは前記アクセス要求回路の一つとしてCPU中央処理装置を有する。11<rzcnt、zrcnt>項9のデータ処理システムにおいて、前記メモリ制御回路は、前記CPUによって指定された第1抑制期間を計数する第1抑制期間カウンタと、前記CPUによって指定された第2抑制期間を計数する第2抑制期間カウンタと、を備える。このとき、メモリ制御回路は、前記キャリブレーションコマンドの発行後に第1抑制期間カウンタの計数値が第1抑制期間を超えるまでリフレッシュコマンドの発行を抑止し、前記リフレッシュコマンドの発行後に第2抑制期間カウンタの計数値が第2抑制期間を超えるまでキャリブレーションコマンドの発行を抑止する。CPUを用いて抑止期間をプログラマブルに指定することが可能である。12<リフレッシュサイクルカウント値に応ずる緊急リフレッシュ>項11のデータ処理システムにおいて、前記メモリ制御回路は、前記CPUによって指定されたリフレッシュサイクルの期間を計数するリフレッシュサイクルカウンタを有する。このときメモリ制御回路は、前記リフレッシュサイクルカウンタによる計数値が第1閾値に到達した以降は前記アクセス要求回路からのアクセス要求に応答するアクセスが完了していなくても前記リフレッシュコマンドを発行する。リフレッシュ休止期間が長くなった緊急時に対処することができる。緊急にリフレッシュコマンドを発行したとき、メモリ制御回路はそのリフレッシュコマンドの発行によって中断した期間をメモリアクセスのウェイトサイクルとして制御すればよい。13<リフレッシュサイクルカウント値に応ずる強制リフレッシュ>項12のデータ処理システムにおいて、前記メモリ制御回路は、前記リフレッシュサイクルカウンタによる計数値が前記第1閾値の手前の第2閾値に到達した以降は、前記アクセス要求回路からのアクセス要求に応答するアクセスが完了しているとき前記リフレッシュコマンドを発行する。リフレッシュ動作の緊急度が低い場合には、前記アクセス要求回路からのアクセス要求に対するSDRAMアクセスの連続性が保証されてアクセス性能が低下しないようになる。14<余剰回数カウント値に応ずる先行リフレッシュの有無>項13のデータ処理システムにおいて、前記メモリ制御回路は、リフレッシュコマンド余剰発行回数が設定される最大余剰回数レジスタと、前記リフレッシュコマンドの発行毎に1をインクリメントし、前記リフレッシュサイクルカウンタによるリフレッシュサイクル期間のカウント満了毎に1をデクリメントする余剰回数カウンタを有する。このとき、前記メモリ制御回路は、前記リフレッシュサイクルカウンタによる計数値が前記第2閾値に到達するまでは、前記余剰回数カウンタによる計数値が前記最大余剰回数レジスタの設定値に達していないことを条件に、前記アクセス要求回路からのアクセス要求に応答するアクセスが完了しているときに前記リフレッシュコマンドを発行する。SDRAMに対するアクセスがないときいつでもリフレッシュ動作を行えば、動作に無駄を生ずるだけでなくアクセス要求回路によるSDRAMへのアクセスの機会を減ずる結果にもなる。余剰回数カウント値を考慮することによってそのような欠点を顕在化させずに済む。要するに、リフレッシュ動作の緊急度が更に低い場合にはSDRAMに対する前記アクセス要求回路からのアクセスをリフレッシュ動作に対して最優先とすることができる。15<キャリブレーションサイクルカウント値に応ずる緊急キャリブレーション>項12のデータ処理システムにおいて、前記メモリ制御回路は、前記CPUによって指定されたキャリブレーションサイクルの期間を計数するキャリブレーションサイクルカウンタを有する。このとき前記メモリ制御回路は、前記キャリブレーションサイクルカウンタによる計数値が前記キャリブレーションサイクルの期間に到達し、且つ前記リフレッシュサイクルカウンタの値がキャリブレーション閾値に達している場合には、前記アクセス要求回路からのアクセス要求に応答するアクセスが完了されていなくても前記キャリブレーションコマンドを発行する。これによって、キャリブレーション休止期間が長くなった緊急時に対処することができる。緊急にキャリブレーションコマンドを発行したとき、メモリ制御回路はそのキャリブレーションコマンドの発行によって中断した期間をメモリアクセスのウェイトサイクルとして制御すればよい。16<キャリブレーションサイクルカウント値に応ずる通常キャリブレーション>項15のデータ処理システムにおいて、前記メモリ制御回路は、前記キャリブレーションサイクルカウンタによる計数値が前記キャリブレーションサイクルの期間に到達し、且つ前記リフレッシュサイクルカウンタの値がキャリブレーション閾値に達していない場合には、前記アクセス要求回路からのアクセス要求に応答するアクセスが完了している場合に前記キャリブレーションコマンドを発行する。キャリブレーション動作の緊急度が低い場合には前記アクセス要求回路からのアクセス要求に対するSDRAMアクセスの連続性が保証されてアクセス性能が低下しないようになる。17<キャリブレーションサイクルカウンタの制御>項16のデータ処理システムにおいて、無前記キャリブレーションサイクルカウンタは、リフレッシュコマンドの発行毎に計数動作を行い、計数値がキャリブレーションサイクルの期間に達したとき初期値に戻される。リフレッシュ動作を行うべき間隔に対してキャリブレーション動作を行うべき間隔が長いとき、キャリブレーションサイクルカウンタの計数動作の制御が容易になる。特に、前述の緊急にキャリブレーションコマンドを発行すべきかを前記リフレッシュサイクルカウンタの値がキャリブレーション閾値CALTH0に達しているか否かによって判別する動作との整合性に優れる。2.実施の形態の詳細実施の形態について更に詳述する。《データ処理システム》図1には本発明の一実施の形態に係るデータ処理システムが示される。データ処理システムはマイクロコンピュータMCU1に1個のDDR3形態のSDRAM2が接続されて構成される。MCU1及びSDRAM2は夫々別々の半導体装置とされ、特に制限されないが、単結晶シリコンのような1個の半導体基板にCMOS集積回路製造技術によって形成される。マイクロコンピュータ1は、特に制限されないが、CPU10、DMAC11、描画コントローラDRWC12、表示コントローラDISPC13、ネットワークコントローラNETC14、クロックパルスジェネレータCPG15、画像コーデックVCODEC16、音声コーデックSCODEC17、タイマTMR18、シリアルインタフェースSRLIF19、メモリ制御回路としてのSDRAMコントローラSDRAMC20を有し、それら回路モジュールは内部バスIBUS21を介してデータなどの入出力を行う。CPU10はSDRAM2のプログラム領域に格納されているプログラムを実行する。DMAC11はCPUによって設定されたデータ転送条件にしたがってSDRAM2などとの間のデータ転送制御を行う。描画コントローラ12はSDRAM2のフレームバッファ領域に画像データの描画制御を行う。表示コントローラ13はSDRAM2のフレームバッファ領域に描画された画像データに表示制御を行う。ネットワークコントローラ14は、CPU10によって指定されたネットワークプロトコルに従ってSDRAM2の通信バッファ領域の送信データの送信し又は受信データを通信バッファ領域に格納する通信制御を行う。SDRAMコントローラ20はアクセス要求回路としてのCPU10,DMAC11,描画コントローラ12、表示コントローラ13、及びネットワークコントローラ14からのアクセス要求に応答してSDRAM2に対するインタフェース制御を行う。内部バス21は、特に制限されないが、スプリットトランザクションバスで構成され、アクセスを要求するCPU10などの回路モジュールイニシエータはリクエストパケットを出力することによってアクセスを要求し、アクセスされるSDRAM2に接続されたSDRAMコントローラ20などの回路モジュールターゲットはアクセス要求に対する応答結果をレスポンスパケットによってイニシエータに返す。イニシエータとターゲットとの間のリクエストパケットとレスポンスパケットに対するルーティングと競合するパケット間の調停は図示を省略するルータが行う。SDRAM2は相補クロック信号CK,CK記号は位相反転信号又はローイネーブル信号であることを意味するの立ち上がりと立下りの双方に同期して書き込みデータの入力と読み出しデータの出力を行う。前記クロック信号CK,CKはクロックイネーブル信号CKEが活性化されていることを条件に有効とされる。複数ビットの入出力データはDQで代表され、読み出し及び書き込みのデータDQの確定はデータストローブ信号DQS,DQSが示し、書き込み、読み出し、リフレッシュ、ダイナミックオンダイターミネーションなどの動作はチップ選択信号CS、ロウアドレスストローブ信号RAS、カラムアドレスストローブ信号CAS、及びライトイネーブル信号WEなどのレベル信号の組み合わせによって決まるコマンドによって指示される。BA0-BA2は多数のダイナミック型メモリセルがマトリクス配置されたメモリアレイを構成するメモリバンクのバンク選択信号、A0-A15はバンク内のアドレス信号を意味する。DMは並列データの一部をマスクするためのデータマスク信号、RESETはSDRAM2に対するリセット信号、ODTはオンダイターミネーションによる終端抵抗をデータ系回路に接続するか否かを指示する指示信号である。データ系回路は、特に制限されないが、データDQ及びデータストローブ信号DQS、DQSの入出力インタフェース回路を意味する。グランドGNDとの間に接続されたZQはダイナミックオンダイターミネーションによる終端抵抗の抵抗値を補正する補正回路による補正の基準として用いられる抵抗素子である。SDRAM2との間の前記信号CK,CK,CKE,CS,RAS,CAS,WE,DM,BA0-BA2,A0-A15,RESET,DQ,DQS,DQS,ODTの入出力はSDRAMコントローラ20が行う。SDRAM2の詳細な構成については本発明に直接関係ないのでここでは詳細な説明は省略する。本発明はSDRAM2におけるリフレッシュ動作とダイナミックオンダイターミネーションによる終端抵抗の抵抗値を補正するキャリブレーション動作に関係するので、双方の動作を指示するコマンドについて具体的に説明する。キャリブレーションコマンドZQCSコマンドは図2に例示されるように、CS=Lローレベル、RAS=H、CAS=Hハイレベル、WE=L、A10=Lによって指示され、その他の信号値は任意でよい。SDRAMコントローラ20からSDRAM2にキャリブレーションコマンドが発行されると、SDRAM2は外部抵抗ZQの抵抗値を基準に温度及び電源電圧に対してデータ出力系の終端抵抗値を補正する。所謂オートリフレッシュとしてのリフレッシュコマンドREFコマンドは図3に例示されるように、CS=L、RAS=L、CAS=L、WE=Hによって指示される。SDRAMコントローラ20からSDRAM2にリフレッシュコマンドが発行されると、SDRAM2は、ワード線選択動作とそれによって相補ビット線に読み出された電荷情報のセンス増幅動作を行ってダイナミック型のメモリセルが保持する記憶情報の再生を行う。SDRAMコントローラ20とSDRAM2との接続形態は図1の1個のSDRAM2を用いる構成に限定されず、図4に例示されるように例えば2個のSDRAM2_a,2_bのデータ入出力端子をSDRAMコントローラ20の対応するデータ入出力端子に共通接続し、別々のチップ選択信号CS0,CS1、別々のクロックイネーブル信号CKE0,CKE1と、別々のオンダイターミネーション信号ODT0,ODT1で2個のSDRAM2_a,2_bを個別に動作を選択するような接続形態を採用してもよい。この場合にはその他の信号CK,CK,RAS,CAS,WE,DM,RESET,DQS,DQSは双方のSDRAM2_a,2_bに共通に用いればよい。また、図5に例示されるように、例えば2個のSDRAM2_a,2_bのデータ入出力端子をSDRAMコントローラ20の上位側データ入出力端子と下位側データ入出力端子に分け、同じくデータストローブ信号についても2個のSDRAM2_a,2_bに対して上位側と下位側で個別に接続して2個のSDRAM2_a,2_bを並列動作させるような接続形態を採用してもよい。この場合にはその他の信号CS,クロックイネーブル信号CKE、ODT、CK,CK,RAS,CAS,WE,DM,RESETは双方のSDRAM2_a,2_bに共通に用いられる。SDRAMコントローラ20に対するSDRAM2の接続形態が図1、図4又は図5の何れであってもSDRAMコントローラ20が発行する上記フレッシュコマンド及びキャリブレーションコマンドに相違はない。SDRAMコントローラ20はこれに接続される全てのSDRAMに対して所定のインターバル毎にリフレッシュを完了させなければならず、また、所定のインターバル毎にダイナミックオンダイターミネーションによる終端抵抗に対する温度や電源電圧の変動による影響を補正しなければならないからである。図6にはSDRAMコントローラ20の具体例が示される。SDRAMコントローラ20はDDRインタフェース制御部DDRC30とDDRインタフェース部DDRIF31から成る。DDRインタフェース制御部30はリクエスト制御部32、レスポンス制御部33、レジスタ部34、及びデバイス制御部35から成る。リクエスト制御部32は内部バス21から与えられるリクエストパケットを分解して、メモリリード、メモリライト、レジスタリード、及びレジスタライトなどのインストラクションとライトデータなどを得る。レジスタ34にはSDRAMの制御に必要な後述する制御データがCPU10によって初期設定される複数のレジスタを有する。デバイス制御回路35は、詳細を後述するカウンタなどの演算回路や制御ロジック36を有し、リクエスト制御部32から与えたれたインストラクションにしたがった制御コマンドを生成し、制御コマンドの生成には必要に応じてレジスタ部34が保有する制御データなどを参照する。レジスタアクセスのための制御コマンドはレジスタ部34に与えられ、メモリアクセスのための制御コマンドはDDRインタフェース部31に与えられる。DDRインタフェース部31は与えられた制御コマンドに従ってSDRAM2を制御するためRAS,CAS,WE,DQS,DQS、CKEなどの制御信号をクロック信号CK,CKに同期するタイミングで生成し、リード動作の場合にはSDRAM2から出力されたリードデータDQを受け取ってデバイス制御回路35に返す。ライト動作の場合にはSDRAM2にライトデータを供給する。リフレッシュ動作の場合にはリフレッシュコマンドをSDRAM2に与え、キャリブレーション動作の場合にはキャリブレーションコマンドをSDRAM2に与える。レスポンス制御部33はレジスタアクセス及びメモリアクセスのアクセス結果からレスポンスパケットを生成し、アクセス要求元CPU等が含まれるアクセス要求回路の何れかのイニシエータを指定してレスポンスパケットを内部バス21に出力する。リード動作に応答するレスポンスパケットにはリードデータが含まれ、ライト動作に応答するレスポンスパケットにはライト完了通知が含まれる。デバイス制御部35はリクエストパケットに含まれるインストラクション単位で制御コマンドを発行する。例えば、デバイス制御部35はSDRAM2に対する64バイトの連続データのアクセスを要求するリクエストパケットを受け取ったとき、64バイトのバーストアクセスのための制御コマンドを生成する。この制御コマンドに応答するSDRAMアクセスの途中で優先度の高いSDRAM動作が介在される場合には、中断されるSDRAMアクセスのアクセス経過をデバイス制御部35が管理し、優先度の高いSDRAM動作が終了した後に中断されたSDRAMアクセス動作を再開させることが可能になっている。このようなウェイト制御は従来から既に行われていたことであるから更なる詳細な説明は省略する。《リフレッシュ及びキャリブレーション制御機能》以下においては、SDRAMコントローラ20によるSDRAMに対するリフレッシュコマンド発行制御機能とキャリブレーションコマンド発行制御機能について詳述する。レジスタ部34はリフレッシュコマンド及びキャリブレーションコマンドの発行制御のための制御データが設定されるレジスタとして、リフレッシュサイクルレジスタREFINT、最大余剰回数レジスタREFPMAX、キャリブレーションサイクルレジスタCALINT、第1抑制期間レジスタTCALRZ、第2抑制期間レジスタTCALZR、第2閾値としての強制閾値レジスタREFTHを有し、それらレジスタはCPU10によって所要の値がプログラマブルに設定可能にされる。デバイス制御部35はリフレッシュコマンド及びキャリブレーションコマンドの発行制御のための演算回路として、リフレッシュサイクルカウンタintcnt、余剰回数カウンタpcnt、キャリブレーションサイクルカウンタcalcnt、第1抑制期間カウンタrzcnt、第2抑制期間カウンタzrcnt、第1閾値としての緊急閾値レジスタREFTH0、キャリブレーション閾値レジスタCALTH0を有する。リフレッシュサイクルレジスタREFINTはリフレッシュ動作の平均間隔であるリフレッシュサイクルが設定される。リフレッシュサイクルカウンタintcntは前記リフレッシュサイクルレジスタREFINTに設定されたリフレッシュサイクルの期間を計数する。すなわち、このリフレッシュサイクルカウンタintcntは毎クロック毎にダウンカウントを実行し、計数値が0になるとリフレッシュサイクルレジスタREFINTの値をリロードしてダウンカウントを継続する。最大余剰回数レジスタREFPMAXは、先行リフレッシュ数としてのリフレッシュコマンド余剰発行回数が設定される。余剰回数カウンタpcntは、前記リフレッシュコマンドの発行毎に1をインクリメントし、前記リフレッシュサイクルカウンタintcntによるリフレッシュサイクル期間のカウント満了毎に1をデクリメントする。すなわち、余剰回数カウンタpcntは、リフレッシュコマンドの発行で1をインクリメントし、リフレッシュサイクルカウンタintcntが0になると1をデクリメントする。リフレッシュサイクルカウンタintcntを下位側カウンタとして位置付けると、余剰回数カウンタpcntはその上位側カウンタとして位置付けることができる。リフレッシュ動作は基本的にメモリアクセスが要求されていない空き次時間を利用して行うため、SDRAM2の全てのメモリセルに対するリフレッシュ動作を完了させなければならない時間を細分化してリフレッシュサイクルカウンタのカウント値で管理し、その全体の時間を上側の余剰回数カウンタpcntで管理しようとするものである。動作詳細については後述する。キャリブレーションサイクルレジスタCALINTはキャリブレーション間隔としてのキャリブレーションサイクルが設定される。キャリブレーションサイクルカウンタcalcntは前記キャリブレーションサイクルレジスタCALINTに設定されたキャリブレーションサイクルの期間を計数する。すなわち、キャリブレーションサイクルカウンタcalcntはリフレッシュコマンドが発行される毎に1をインクリメントし、その計数値がキャリブレーションサイクルレジスタCALINTの設定値に達したとき0にクリアされる。キャリブレーションサイクルはリフレッシュサイクルよりも長くされる。第1抑制期間レジスタTCALRZは、前記リフレッシュコマンドの発行後に前記キャリブレーションコマンドの発行を抑制する期間を指定する。第1抑制期間カウンタrzcntは前記第1抑制期間レジスタTCALRZに設定された期間を計数する。すなわち、リフレッシュコマンドが発行されたとき、第1抑制期間レジスタTCALRZの設定値がロードされてクロック単位でデクリメント動作を開始し、計数値が0になるとカウント動作を停止する。第2抑制期間レジスタTCALZRは前記キャリブレーションコマンドの発行後、前記リフレッシュコマンドの発行を抑制する期間を指定する。第2抑制期間カウンタzrcntは前記第2抑制期間レジスタTCALZRに設定された期間を計数する。すなわち、キャリブレーションコマンドが発行されたとき、第2抑制期間レジスタTCALZRの設定値がロードされてクロック単位でデクリメント動作を開始し、計数値が0になるとカウント動作を停止する。強制閾値レジスタREFTHは前記リフレッシュサイクルカウンタintcntによる計数値と比較されることによってリフレッシュコマンドを強制発行すべきか否かの判別に用いられる第2閾値としての強制閾値が設定される。リフレッシュコマンドの強制発行よりも更に優先度の高い緊急発行すべきか否かの判別に用いられる第1閾値としての緊急閾値を、制御ロジック36がレジスタREFINT,REFPMAX,TCALZRの設定値に応じて内部演算によって生成してレジスタREFTH0にセットする。キャリブレーションコマンドの発行に関しても前記キャリブレーションサイクルカウンタcalcntによる計数値に対して緊急にキャリブレーションコマンドを発行すべきか否かの判別の用いられるキャリブレーション閾値を、制御ロジック36がレジスタCALINT,TCALZRの設定値に応じて内部演算によって生成してレジスタCALTH0にセットする。図7にはSDRAMコントローラ20によるリフレッシュコマンド及びキャリブレーションコマンドの発行タイミングが例示される。リフレッシュコマンドREFを発行したときはその後、第1抑制期間カウンタrzcntによって前記第1抑制期間レジスタTCALRZの設定値で指定される第1抑制期間tIZQCSの間、キャリブレーションコマンドの発行を抑止し、リフレッシュ動作の次にSDRAM2に対するメモリアクセスが保証される。同様に、キャリブレーションコマンドZQCSを発行したときはその後、第2抑制期間カウンタzrcntによって前記第2抑制期間レジスタTCALZRの設定値で指定される第2抑制期間tIREFの間、リフレッシュコマンドの発行を抑止し、キャリブレーション動作の次にSDRAM2に対するメモリアクセスが保証される。これに対し上記抑止期間の制御を行わない場合には図8に例示されるように、リフレッシュコマンドFREに続けてキャリブレーションコマンドZQCSが発行されると、リフレッシュ動作期間tREFとキャリブレーション動作期間tZQCSとを合わせた期間においてSDRAMアクセスを行うことができなくなる。《オートリフレッシュ制御フロー》図9にはリフレッシュコマンドを用いるオートリフレッシュの制御フローが例示される。オートリフレッシュがイネーブルにされてオートリフレッシュ動作モードが選択されているときS1、第2抑制期間カウンタzrcntの値が0になっていなければ図7の禁止期間tIREFであるからその期間の経過を待つS2。禁止期間tIREFが経過したときは余剰回数カウンタpcntがゼロになっている否かを判別しS3、ゼロでなければ先行リフレッシュ動作S6に進む。余剰回数カウンタpcntがゼロになっている場合にも、リフレッシュサイクルカウンタintcntの値が強制閾値レジスタREFTHの強制閾値の値よりも小さくなっていなければ相当余裕があるので同じく先行リフレッシュ動作S6に進むS4。リフレッシュサイクルカウンタintcntの値が強制閾値レジスタREFTHの強制閾値よりも小さくなっている場合にはS4、更にリフレッシュサイクルカウンタintcntの値が緊急閾値レジスタREFTH0の緊急閾値よりも小さくなっているか否かを判別し、小さくなければまだ余裕があるので強制リフレッシュ動作S7に進み、小さければもう余裕がないので緊急リフレッシュ動作S8に進む。図10には先行リフレッシュ動作の制御フローが例示される。先行リフレッシュ動作では最初に余剰回数カウンタpcntの値が最大余剰回数レジスタREFPMAXの値よりも小さいか否かを判別しS10、大きければ現時点において必要なリフレッシュ動作は足りているので処理を終了する。余剰回数カウンタpcntの値が最大余剰回数レジスタREFPMAXの値よりも小さい場合には、内部バス21からのリクエストパケットによるアクセス要求に対するSDRAMアクセスが完了しているかを判別しS11、完了されていなければ処理を終了する。完了されていなければリフレッシュコマンドを発行しS12、次いで、余剰回数カウンタpcntの値を1インクリメントしてS13処理を終了する。図11には強制リフレッシュ動作の制御フローが例示される。強制リフレッシュ動作では最初に、内部バス21からのリクエストパケットによるアクセス要求に対するSDRAMアクセスが完了しているかを判別しS20、完了していなければ処理を終了し、完了していればリフレッシュコマンドを発行しS21、次いで、余剰回数カウンタpcntの値を1インクリメントしてS22処理を終了する。図12には緊急リフレッシュ動作の制御フローが例示される。緊急リフレッシュ動作では、内部バス21からのリクエストパケットによるアクセス要求に対するSDRAMアクセスが完了していなくてもリフレッシュコマンドを発行しS30、次いで、余剰回数カウンタpcntの値を1インクリメントしてS31処理を終了する。SDRAMアクセスの途中でこれを中断してリフレッシュコマンドを強制的に発行したとき、前述のごとくSDRAMコントローラ20はリフレッシュ完了後に中断したSDRAMアクセスを再開する制御を行う。《オートキャリブレーション制御フロー》図13にはキャリブレーションコマンドを用いるオートキャリブレーションの制御フローが例示される。オートキャリブレーションがイネーブルにされてオートキャリブレーション動作モードが選択されているときS40、第1抑制期間カウンタrzcntの値が0になっていなければ図7の禁止期間tIZQCSであるからその期間の経過を待つS41。禁止期間tIZQCSが経過したときは、キャリブレーションサイクルカウンタcalcntがキャリブレーションサイクルレジスタCALINTの設定値に達したか否かを判別しS42、達していなければ達するまで待ち、達していれば、リフレッシュサイクルカウンタintcntの値がキャリブレーション閾値CALTH0以下か否かが判別されるS43。ダウンカウントされるリフレッシュサイクルカウンタintcntの値がキャリブレーション閾値CALTH0以下になっていなければまだ余裕があるので通常キャリブレーション動作に進むS44。S43の判別でリフレッシュサイクルカウンタintcntの値がキャリブレーション閾値CALTH0以下になっている場合には、もう余裕がないので緊急キャリブレーション動作S45に進む。図14には通常キャリブレーション動作の制御フローが例示される。通常キャリブレーション動作では、最初に、内部バス21からのリクエストパケットによるアクセス要求に対するSDRAMアクセスが完了しているかを判別しS50、完了していなければ処理を終了し、完了していればキャリブレーションコマンドを発行してS51、処理を終了する。図15には緊急キャリブレーション動作の制御フローが例示される。緊急リフレッシュ動作では、内部バス21からのリクエストパケットによるアクセス要求に対するSDRAMアクセスが完了していなくてもキャリブレーションコマンドを発行してS60、処理を終了する。SDRAMアクセスの途中でこれを中断してキャリブレーションコマンドを強制的に発行したとき、前述のごとくSDRAMコントローラ20はキャリブレーション動作の完了後に中断したSDRAMアクセスを再開する制御を行う。《動作タイミング》図16には通常キャリブレーションを行う場合の動作タイミングが例示される。時刻t1においてリフレッシュサイクルカウンタintcntの値がNのときリフレッシュコマンドREFが発行されると、これに同期して、余剰回数カウンタpcntの値がMからM1にインクリメントされ、キャリブレーションサイクルカウンタcalcntの値が0に初期化される。また、第1抑制期間カウンタrzcntに第1抑制期間レジスタTCALRZの値がロードされてクロックの計数を開始する。第1抑制期間カウンタrzcntの値が初期値から0になるまでの、時刻t1リフレッシュコマンド発行後からt2までの期間が新たなキャリブレーションコマンドの発行抑制期間tIZQCSになる。この期間においては、例えばローアドレス系のアクティブコマンドACTやリードコマンドREADが発行される。時刻t2以降はキャリブレーションコマンドの発行が可能にされ、例えば時刻t3でキャリブレーションコマンドZQCSが発行される。キャリブレーションコマンドZQCSが発行されると、第2抑制期間カウンタzrcntに第2抑制期間レジスタTCALZRの値がロードされてクロックの計数を開始する。第2抑制期間カウンタzrcntの値が初期値から0になるまでの、時刻t3キャリブレーションコマンド発行後からt4までの期間が新たなリフレッシュコマンドREFの発行抑制期間tIREFになる。この期間においては、例えばローアドレス系のアクティブコマンドACTやリードコマンドREADが発行される。図17には緊急キャリブレーションを行う場合の動作タイミングが例示される。時刻t1においてリフレッシュサイクルカウンタintcntの値が1のときリフレッシュコマンドREFが発行されると、これに同期して、余剰回数カウンタpcntの値が0から1にインクリメントされ、キャリブレーションサイクルカウンタcalcntの値が0に初期化される。また、第1抑制期間カウンタrzcntに第1抑制期間レジスタTCALRZの値がロードされてクロックの計数を開始する。第1抑制期間カウンタrzcntの値が初期値から0になるまでの、時刻t1からt2までの期間が新たなキャリブレーションコマンドの発行抑制期間tIZQCSになる。この期間においては、例えばローアドレス系のアクティブコマンドACTやリードコマンドREADが発行される。ここでは時刻t2において、キャリブレーションサイクルカウンタcalcntの値がレジスタCALINTの初期値までインクリメントされリフレッシュサイクルカウンタintcntの値が閾値CALTH0よりも小さくなっているので、緊急キャリブレーション動作が選択される。これによってプリチャージオールコマンドすなわち全バンクを対象としてプリチャージ動作を指示するコマンドPREAの発行を経て時刻t4にキャリブレーションコマンドZQCSを発行する。キャリブレーションコマンドZQCSが発行されると、第2抑制期間カウンタzrcntに第2抑制期間レジスタTCALZRの値がロードされてクロックの計数を開始する。第2抑制期間カウンタzrcntの値が初期値から0になるまでの、時刻t3からt4までの期間が新たなリフレッシュコマンドREFの発行抑制期間tIREFになる。この期間においては、例えばローアドレス系のアクティブコマンドACTやリードコマンドREADが発行される。ここでは時刻t4において、余剰回数カウンタpcntの値が0までデクリメントされていて、しかも、リフレッシュサイクルカウンタintcntの値が閾値REFTH0よりも小さくなっているので、緊急リフレッシュ動作が選択される。これによってプリチャージオールコマンドすなわち全バンクを対象としてプリチャージ動作を指示するコマンドPREAの発行を経て時刻t5にリフレッシュコマンドREFを発行する。図17の場合には時刻t3やt5のタイミングでSDRAMコントローラ20にバスアクセスが要求されていてもSDRAMコントローラ20は図示のごとく強制的にキャリブレーションコマンドZQCSやリフレッシュコマンドREFを発行する。これに対して図16の場合には時刻t3やt5のタイミングでSDRAMコントローラ20にバスアクセスが要求されていれば、図示のタイミングとは相違され、SDRAMコントローラ20はキャリブレーションコマンドZQCSやリフレッシュコマンドREFを発行せず、バスアクセスに応答するSDRAMアクセスが終わるのを待つことになる。図18乃至図20にはSDRAMコントローラ20が選択的にチップ選択を行う複数個のSDRAMを制御する場合におけるキャリブレーション動作の実行形態が例示される。図18は複数個のSDRAMに対して並列にキャリブレーション動作を行う場合の動作タイミングを示し、図19は順次連続実行、図20はラウンドロビンアルゴリズムによる逐次的な事項を示す。図18の並列実行の場合には全実行時間は短くなるが最大消費電力が大きくなりすぎる場合がある。図19の場合には最大消費電力は小さいが全実行時間は長くなる。図20の場合には図19の場合と同様であるが複数回のキャリブレーション動作の直列的な連続によってメモリアクセスが連続して長くなり過ぎるこが解消される。上記実施の形態によれば以下の作用効果を得る。1リフレッシュコマンドの発行とキャリブレーションコマンドの発行を連続させないようにすることができ、双方のコマンドが連続することによるアクセス速度の低下を防止することができる。2リフレッシュコマンドの発行後前記キャリブレーションコマンドの発行を抑制する期間、キャリブレーションコマンドの発行後の前記リフレッシュコマンドの発行を抑制する期間の夫々をレジスタにプログラマブルに設定することが可能である。3緊急リフレッシュ動作を採用することにより、リフレッシュ休止期間が長くなった緊急時に対処することができる。4強制リフレッシュ動作を採用することにより、リフレッシュ動作の緊急度が低い場合には前記アクセス要求回路からのアクセス要求に対するSDRAMアクセスの連続性を保証してアクセス性能が低下しないようにすることができる。5SDRAMに対するアクセスがないときいつでもリフレッシュ動作を行えば、動作に無駄を生ずるだけでなくアクセス要求回路によるSDRAMへのアクセスの機会を減ずる結果にもなる。余剰回数カウント値を考慮することによってそのような欠点を顕在化させずに済む。要するに、リフレッシュ動作の緊急度が更に低い場合にはSDRAMに対する前記アクセス要求回路からのアクセスをリフレッシュ動作に対して最優先とすることができる。6緊急キャリブレーション動作を採用することにより、キャリブレーション休止期間が長くなった緊急時に対処することができる。7通常キャリブレーション動作を採用することにより、キャリブレーション動作の緊急度が低い場合には前記アクセス要求回路からのアクセス要求に対するSDRAMアクセスの連続性を保証してアクセス性能が低下しないようにすることができる。8キャリブレーションサイクルカウンタは、リフレッシュコマンドの発行毎に計数動作を行い、計数値がキャリブレーションサイクルレジスタの設定値に達したとき初期値に戻す制御を採用することにより、リフレッシュ動作を行うべき間隔に対してキャリブレーション動作を行うべき間隔が長いとき、キャリブレーションサイクルカウンタの計数動作の制御が容易になる。特に、その様な制御は、前述の緊急にキャリブレーションコマンドを発行すべきかを前記リフレッシュサイクルカウンタの値がキャリブレーション閾値CALTH0に達しているか否かによって判別する動作との整合性に優れる。以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、SDRAMがDDR3に限定されない。SDRAMコントローラに接続されるSDRAMの数は限定されない。レジスタ設定はCPUによる設定に限定されない。また、レジスタに代えて別の回路を用いてもよい。マイクロコンピュータのオンチップ回路モジュールは上記説明に限定されないな、内部バスは上記に限定されず、複数階層バスであってもよいし、また、スプリットトランザクションバスに限定されない。また、SDRAMに対するアクセスコマンドはアクティブコマンドACT、リードコマンドREAD、ライトコマンドなどに限定されず、その他のコマンドを含んだり、別のコマンドであってもよい。"