"ワイドバンドギャップ半導体からなるスイッチ素子であって、ドレインとソースとゲートとを有し、前記ゲートをドライブする制御信号によりオンオフ動作し、前記制御信号と前記ゲートとの間にコンデンサと抵抗の並列接続回路を介して接続され、前記スイッチ素子の前記ゲートと前記ソースとの間に、前記制御信号のオフ信号期間は短絡する手段を備えることを特徴とするゲートドライブ回路。ワイドバンドギャップ半導体からなるスイッチ素子であって、ドレインとソースとゲートとを有し、前記ゲートをドライブする制御信号によりオンオフ動作し、前記制御信号と前記ゲートとの間にコンデンサと抵抗の並列接続回路を介して接続され、前記スイッチ素子のゲートソース間には第1のN型MOSFETのドレインソースが接続され、前記制御信号はP型MOSFETと第2のN型MOSFETからなるインバータ構成の回路から出力され、前記P型MOSFETと第2のN型MOSFETと第1のN型MOSFETとのゲートには、前記MOSFETのゲートに前記制御信号の180度位相が異なる反転した制御信号が入力され、前記制御信号のオフ信号期間は第1のN型MOSFETによる前記スイッチ素子のゲートソース間を短絡するスイッチを備えたことを特徴とするゲートドライブ回路。しかしながら、スイッチング電源に搭載されるスイッチング素子の制御方法は、スイッチング周波数を変化させて出力電圧制御を行うか、スイッチングパルス幅をPWM制御することにより出力電圧を安定化するものである。図6に示すように、従来の方式をノーマリオフ型のGaNFETへ応用した場合では、スイッチングの周波数やデューティー比が変化した際にターンオンする直前の負電圧値も同時に変化するので、ターンオン時のスイッチング特性が変動し安定しない問題があった。また、周波数やデューティーが所定の範囲で限定できれば、コンデンサCdと抵抗Rdの値を最適化することでゲート容量とドライブ電圧を分割することができる。しかし、スイッチング周波数が高い周波数に移行した場合、またはオンデューティーが大きく変化した場合にはコンデンサCdの充電電圧が放電されずにゲート入力容量CgとコンデンサCdとの分割電圧が偏る。すなわち、図6のVg1a,Vg2a,Vg3aのようにターンオン時のゲート電圧が異なるので、スイッチング素子を駆動するのに十分なゲート電圧に達しない場合には、高速のターンオン動作を得られなくなってスイッチング損失が増加する場合が想定される。また、オフ期間中にゲートに負電圧が印加されるので安定したオフ状態を期待できる半面、内蔵ダイオードを持たないGaNFETにおいては、インダクタンス負荷を接続した場合の回生動作時に、大きな電圧降下を伴う図3aの第3現象の領域での動作となる問題があった。本発明は、簡単な回路で、ゲートドライブの安定化と、オフ状態の誤動作防止、及び回生動作時の損失低減を提供することにある。前記課題を解決するために、本発明は、ワイドバンドギャップ半導体からなるスイッチ素子であって、ドレインとソースとゲートとを有し、ゲートをドライブする制御信号によりオンオフ動作し、制御信号とゲートとの間にコンデンサと抵抗の並列接続回路を介して接続され、スイッチ素子のゲートとソースとの間に、制御信号のオフ信号期間は短絡する手段を備えることを特徴とする。また、ワイドバンドギャップ半導体からなるスイッチ素子であって、ドレインとソースとゲートとを有し、ゲートをドライブする制御信号によりオンオフ動作し、制御信号とゲートとの間にコンデンサと抵抗の並列接続回路を介して接続され、スイッチ素子のゲートソース間には第1のN型MOSFETのドレインソースが接続され、制御信号はP型MOSFETと第2のN型MOSFETからなるインバータ構成の回路から出力され、P型MOSFETと第2のN型MOSFETと第1のN型MOSFETとのゲートには、MOSFETのゲートに制御信号の180度位相が異なる反転した制御信号が入力され、制御信号のオフ信号期間は第1のN型MOSFETによるスイッチ素子のゲートソース間を短絡するスイッチを備えたことを特徴とする。本発明によれば、半導体スイッチのゲートとソースとの間にゲートソース間を短絡するスイッチ回路を接続したので、即ち、簡単な回路で、ワイドバンドギャップ半導体スイッチに印加されるスイッチングオフ時に発生するゲート端子のノイズ電圧を抑制し、かつスイッチング特性及びオン抵抗を犠牲にすることなくドライブすることができる。また、インダクタンス負荷を接続した場合には、回生動作時の損失低減ができる。以下、本発明のゲートドライブ回路の実施の形態について、図面を参照しながら詳細に説明する。図1は実施例1のゲートドライブ回路を示す図である。図1に示す実施例の半導体スイッチQ1は、GaNのワイドバンドギャップ半導体からなるHEMTを用いたことを特徴とする。この半導体スイッチQ1は、ゲートGとドレインとソースとを有し、ゲートソース間にドライブ電圧を徐々に印加していくと、ゲート閾値電圧を超え、ドレインソース間電圧の飽和電圧に達した以上のゲート電圧において、ダイオード特性のようにゲート電流が流れ始める特性を持っている。図1の実施例1において、半導体スイッチQ1への制御信号Vsは、コンデンサCdと抵抗Rdとが並列に接続され、半導体スイッチQ1のゲートに接続されている。半導体スイッチQ1のゲートには、スイッチSW1の一端が接続され、スイッチSW1の他方は半導体スイッチQ1のソースに接続されている。スイッチSW1のオンオフは、制御信号VsのHレベルでオフし、Lレベルでオンする。図2は、実施例1のゲート電圧波形を示す図である。半導体スイッチQ1への制御信号VsがHレベルかつスイッチSW1がオフ状態になると、コンデンサCdと抵抗Rdからなる並列接続回路を介して半導体スイッチQ1のゲート端子に電圧が印加され、半導体スイッチQ1はオン状態になる。次に、制御信号VsがLレベルかつスイッチSW1がオン状態になると、コンデンサCdに充電された電圧を急速に放電すると同時に、半導体スイッチQ1のゲートソース間容量に充電された電荷も放電する。制御信号VsのHレベル電圧が入るまでの期間は、スイッチSW1はオン状態であるため、ノイズ等による半導体スイッチQ1の誤動作を防止する。このように実施例1のゲートドライブ回路によれば、半導体スイッチQ1のゲートとソースの間にスイッチSW1を接続することで、半導体スイッチQ1のゲート閾値電圧が低くても、スイッチングオフ時のノイズマージンを十分確保できる。また、半導体スイッチQ1の負荷がインダクタンスを含む負荷の場合で回路構成や動作条件によっては、スイッチングオフ時の回生時に図3aの第3現象の領域動作になるが、スイッチSW1によりゲートソース間電圧を0Vとすることにより、第3現象の領域において、ゲートオフ状態で最も低い電圧動作を得られる。すなわち、半導体スイッチQ1のソースドレイン電圧を低く抑えることができ、回生動作時の損失を抑制する効果もある。図4は実施例2のゲートドライブ回路SW1aを示す図である。実施例2のゲートドライブ回路SW1aは、P型MOSFETQ4とN型MOSFETQ3とN型MOSFETQ2から構成されている。各MOSFETのゲートは、制御信号Vsを180度位相反転した信号Vsrが各々入力されている。P型MOSFETQ4のドレインとN型MOSFETQ3のドレインとは接続され、コンデンサCdと抵抗Rdとの並列接続回路の一端に接続されている。P型MOSFETQ4のソースは図示しないドライブ回路の電源電圧Vccに接続され、N型MOSFETQ3のソースとN型MOSFETQ2のソースが半導体スイッチQ1のソースGNDに接続されている。N型MOSFETQ2のドレインは、コンデンサCdと抵抗Rdとの並列接続回路の他端と共に半導体スイッチQ1のゲートに接続されている。また、N型MOSFETQ3のゲートとN型MOSFETQ2のゲートは接続され、信号Vsrが入力されている。制御信号Vsは、信号VsrをP型MOSFETQ4とN型MOSFETQ3の出力より180度位相反転した信号としてコンデンサCdと抵抗Rdとの並列接続回路の一端に入力される。ここで、N型MOSFETQ2のオンオフ動作は、N型MOSFETQ3と同期してオンオフ動作する。すなわち、制御信号Vsが0V、信号VsrがHレベルにある時にN型MOSFETQ2及びQ3はオン状態となる。従って、図2に示す実施例1のシーケンス図のように、制御信号Vsが0Vのオフ期間において半導体スイッチQ1のゲートソース間電圧を0Vにする。なお、必要に応じて、P型MOSFETQ4及びN型MOSFETQ3とN型MOSFETQ2のゲート信号Vsrに対して各々デッドタイムを設けて、P型MOSFETQ4及びN型MOSFETQ3との貫通電流を防止する手段を講じてもよい。このように実施例2のゲートドライブ回路SW1aによれば、実施例1と同様の効果を得ることができる。"