"第1のトランジスタと、そのドレインが前記第1のトランジスタのソースに接続され、そのソースが基準電圧のラインに接続され、そのゲートが前記第1のトランジスタのドレインに接続された第2のトランジスタと、そのゲートおよびドレインが互いに接続された第3のトランジスタと、その第1の電極が前記第3のトランジスタのソースに接続され、その第2の電極が前記基準電圧のラインに接続された第1の抵抗素子と、そのドレインが出力端子に接続され、そのゲートが前記第1および第3のトランジスタのゲートに接続された第4のトランジスタと、そのドレインが前記第4のトランジスタのソースに接続され、そのゲートが前記第2のトランジスタのゲートに接続され、そのソースが前記基準電圧のラインに接続された第5のトランジスタとを備え、前記第1~第5のトランジスタは同じ導電型のトランジスタであり、前記第2のトランジスタのソースと、前記第1の抵抗素子の前記第2の電極と、前記第5のトランジスタのソースとは同じ電圧となる、カレントミラー回路。前記第3のトランジスタのオーバードライブ電圧は、前記第4および第5のトランジスタのオーバードライブ電圧の和に略等しい、請求項1に記載のカレントミラー回路。さらに、前記第3のトランジスタのソースと前記第1の抵抗素子の前記第1の電極との間に介挿され、そのゲートが前記第3のトランジスタのゲートに接続された第6のトランジスタを備え、前記第6のトランジスタは、前記第1~第5のトランジスタと同じ導電型のトランジスタである、請求項1に記載のカレントミラー回路。前記第3のトランジスタのオーバードライブ電圧は、前記第4のトランジスタのオーバードライブ電圧に略等しく、前記第6のトランジスタの導通抵抗値と前記第6のトランジスタのドレインおよびソースの間に流れる電流の値との積は、前記第5のトランジスタのオーバードライブ電圧に略等しい、請求項3に記載のカレントミラー回路。請求項1から請求項4までのいずれかに記載のカレントミラー回路と、第2の抵抗素子を含み、電流値が前記第2の抵抗素子の抵抗値に反比例する値の定電流を発生し、前記第1および第3のトランジスタの各々のドレインに前記定電流を与える定電流発生回路とを備える、半導体装置。請求項1から請求項4までのいずれかに記載のカレントミラー回路と、その一方の電極に前記第1の抵抗素子の第2の電極と同じ電圧を受ける第2の抵抗素子を含み、参照電圧を前記第2の抵抗素子の抵抗値で除算することによって得られる値の定電流を発生し、前記第1および第3のトランジスタの各々のドレインに前記定電流を与える定電流発生回路とを備える、半導体装置。請求項1から請求項4までのいずれかに記載のカレントミラー回路と、前記第1のトランジスタのドレインと電源電圧のラインとの間に接続された第7のトランジスタと、前記第3のトランジスタのドレインと前記電源電圧のラインとの間に接続された第8のトランジスタとを備え、前記第7および第8のトランジスタの各々は、前記第1~第5のトランジスタと異なる導電型のトランジスタであり、前記基準電圧は接地電圧である、半導体装置。請求項1から請求項4までのいずれかに記載のカレントミラー回路と、前記第1のトランジスタのドレインと接地電圧のラインとの間に接続された第7のトランジスタと、前記第3のトランジスタのドレインと前記接地電圧のラインとの間に接続された第8のトランジスタとを備え、前記第7および第8のトランジスタの各々は、前記第1~第5のトランジスタと異なる導電型のトランジスタであり、前記基準電圧は電源電圧である、半導体装置。従来の低電圧カスコードカレントミラー回路では、出力回路のNチャネルMOSトランジスタQ5の飽和マージンをカスコード電圧生成回路のNチャネルMOSトランジスタQ3で生成していた図2参照。このため、プロセス変動によってNチャネルMOSトランジスタQ3のオーバードライブ電圧が大きくなった場合は、出力電圧の最低必要電圧が大きくなり、出力電圧範囲が狭くなると言う問題があった。それゆえに、この発明の主たる目的は、プロセス変動があった場合でも広い出力電圧範囲が得られるカレントミラー回路と、それを用いた半導体装置を提供することである。この発明に係るカレントミラー回路は、第1のトランジスタと、そのドレインが第1のトランジスタのソースに接続され、そのソースが基準電圧のラインに接続され、そのゲートが第1のトランジスタのドレインに接続された第2のトランジスタと、そのゲートおよびドレインが互いに接続された第3のトランジスタと、その第1の電極が第3のトランジスタのソースに接続され、その第2の電極が基準電圧のラインに接続された第1の抵抗素子と、そのドレインが出力端子に接続され、そのゲートが第1および第3のトランジスタのゲートに接続された第4のトランジスタと、そのドレインが第4のトランジスタのソースに接続され、そのゲートが第2のトランジスタのゲートに接続され、そのソースが基準電圧のラインに接続された第5のトランジスタとを備えたものである。第1~第5のトランジスタは同じ導電型のトランジスタである。第2のトランジスタのソースと、第1の抵抗素子の第2の電極と、第5のトランジスタのソースとは同じ電圧となる。この発明に係るカレントミラー回路では、第5のトランジスタの飽和マージンが第1の抵抗素子の抵抗値により決定されるので、プロセス変動があった場合でも第5のトランジスタの飽和マージンは変化しない。したがって、プロセス変動があった場合でも広い出力電圧範囲を得ることができる。[実施の形態1]本願発明の実施の形態1による低電圧カスコードカレントミラー回路は、図1に示すように、NチャネルMOSトランジスタQ1~Q5および抵抗素子1を備える。NチャネルMOSトランジスタQ1のドレインは、定電流源図示せずからの定電流Icを受ける。NチャネルMOSトランジスタQ2のドレインはNチャネルMOSトランジスタQ1のソースに接続され、そのゲートはNチャネルMOSトランジスタQ1のドレインに接続され、そのソースは接地電圧VSSのラインに接続される。NチャネルMOSトランジスタQ1,Q2は、入力回路を構成する。NチャネルMOSトランジスタQ3のドレインは他の定電流源図示せずからの定電流Icを受け、そのゲートはそのドレインに接続されるとともに、NチャネルMOSトランジスタQ1のゲートに接続される。抵抗素子1の第1の電極はNチャネルMOSトランジスタQ3のソースに接続され、その第2の電極は接地電圧VSSのラインに接続される。NチャネルMOSトランジスタQ3および抵抗素子1は、カスコード電圧生成回路を構成する。なお、抵抗素子1は、ポリシリコンにより形成したものでもよいし、シリコン基板に不純物を拡散させて形成したものでもよい。NチャネルMOSトランジスタQ4,Q5は、出力回路を構成する。NチャネルMOSトランジスタQ4のドレインは出力端子TOに接続されるとともに電流源図示せずに接続され、そのゲートはNチャネルMOSトランジスタQ1,Q3のゲートに接続される。NチャネルMOSトランジスタQ5のドレインはNチャネルMOSトランジスタQ4のソースに接続され、そのゲートはNチャネルMOSトランジスタQ2のゲートに接続され、そのソースは接地電圧VSSのラインに接続される。したがって、NチャネルMOSトランジスタQ2,Q5の各々のソースと、抵抗素子1の第2の電極とには、同じ電圧VSSが印加される。NチャネルMOSトランジスタQ1,Q3,Q4のゲートは互いに接続され、NチャネルMOSトランジスタQ2,Q5のゲートは互いに接続されている。したがって、NチャネルMOSトランジスタQ1,Q2,Q3に定電流Icが流されると、NチャネルMOSトランジスタQ4,Q5には定電流Icに応じた値の電流が流れる。NチャネルMOSトランジスタQ4,Q5のサイズがそれぞれNチャネルMOSトランジスタQ1,Q2のサイズのA倍ただし、Aは正の実数であるである場合、NチャネルMOSトランジスタQ4,Q5には定電流IcのA倍の値の定電流A×Icが流れる。ただし、MOSトランジスタのサイズとは、MOSトランジスタのチャネル長ドレインとソースの間の距離に対するチャネル幅の比、すなわちW/Lの値を指す。ここで、Wはチャネル長であり、Lはチャネル長である。また、出力電圧VOの最低必要電圧VOminは、VOmin=Vov_Q4Vov_Q5Vdsm_Q4Vdsm_Q5となり、低電源電圧動作が可能になる。ここで、Vovはトランジスタのオーバードライブ電圧であり、Vdsmはトランジスタの飽和マージンVdsmである。また、トランジスタのゲート-ソース間電圧Vgsは、トランジスタのしきい値電圧Vthとオーバードライブ電圧Vovとの和VthVovである。また、トランジスタの飽和マージンVdsmは、トランジスタのドレイン-ソース間電圧Vdsとオーバードライブ電圧Vovの差Vds-Vovである。なお、Vov_Q4,Vov_Q5は、それぞれNチャネルMOSトランジスタQ4,Q5のオーバードライブ電圧であり、Vdsm_Q4,Vdsm_Q5はそれぞれNチャネルMOSトランジスタQ4,Q5の飽和マージンである。次に、この低電圧カスコードカレントミラー回路の効果について説明する。NチャネルMOSトランジスタQ3のソースの電圧V1は、定電流Icと抵抗素子1の抵抗値R1との積Ic×R1となる。また、NチャネルMOSトランジスタQ3のゲート-ソース間電圧Vgs_Q3は、そのしきい値電圧Vth_Q3と、そのオーバードライブ電圧Vov_Q3との和Vth_Q3Vov_Q3である。また、NチャネルMOSトランジスタQ4のゲート-ソース間電圧Vgs_Q4は、そのしきい値電圧Vth_Q4と、そのオーバードライブ電圧Vov_Q4との和Vth_Q4Vov_Q4である。NチャネルMOSトランジスタQ3,Q4は同一種類のトランジスタであるので、NチャネルMOSトランジスタQ3のしきい値電圧Vth_Q3とNチャネルMOSトランジスタQ4のしきい値電圧Vth_Q4は略等しい。したがって、NチャネルMOSトランジスタQ4のソース電圧V2は、次式1で表わされる。V2=V1Vgs_Q3-Vgs_Q4=Ic×R1Vov_Q3-Vov_Q4...1一方、NチャネルMOSトランジスタQ5のドレイン-ソース間電圧Vds_Q5は、Vov_Q5Vdsm_Q5=V2である。これを数式1に代入すると、次式2が得られる。Vdsm_Q5=Vov_Q3-Vov_Q4-Vov_Q5Ic×R1...2ここで、トランジスタに流れる電流をIとすると、トランジスタのオーバードライブ電圧Vovは、Vov=[2I/aW/L]1/2となる。ここで、aはプロセスで決まる定数である。プロセス変動により、aが変化する。したがって、トランジスタのW/Lを調整することにより、トランジスタのオーバードライブ電圧Vovを調整することが可能である。そこで、NチャネルMOSトランジスタQ3のオーバードライブ電圧Vov_Q3がNチャネルMOSトランジスタQ4のオーバードライブ電圧Vov_Q4とNチャネルMOSトランジスタQ5のオーバードライブ電圧Vov_Q5との和になるように、NチャネルMOSトランジスタQ3のW/Lを調整する。これにより、数式2のVov_Q3-Vov_Q4-Vov_Q5が0になり、次式3が得られる。Vdsm_Q5=Ic×R1...3Ic×R1は、定電流Icが抵抗素子1に流れることで生じる電圧降下であり、プロセス変動には無関係となる。したがって、NチャネルMOSトランジスタQ5の飽和マージンVds_Q5はプロセス変動に無関係になる。図2は、実施の形態1の比較例となる低電圧カスコードカレントミラー回路の構成を示す回路図であって、図1と対比される図である。図2を参照して、この低電圧カスコードカレントミラー回路が図1の低電圧カスコードカレントミラー回路と異なる点は、抵抗素子1が除去されてNチャネルMOSトランジスタQ3のソースが接地電圧VSSのラインに接続されている点である。この比較例では、NチャネルMOSトランジスタQ3のW/Lは、NチャネルMOSトランジスタQ4のW/Lの1/4以下に調整される。これにより、出力電圧VOの最低必要電圧VOminは、VOmin=Vov_Q4Vov_Q5Vdsm_Q4Vdsm_Q5となり、低電源電圧動作が可能になる。この比較例では、NチャネルMOSトランジスタQ4のソース電圧V2は、次式4で表わされる。V2=Vgs_Q3-Vgs_Q4=Vov_Q3-Vov_Q4...4一方、NチャネルMOSトランジスタQ5のソース-ドレイン間電圧Vds_Q5は、Vov_Q5Vdsm_Q5=V2である。これを数式4に代入すると、次式5が得られる。Vdsm_Q5=Vov_Q3-Vov_Q4-Vov_Q5...5したがって、NチャネルMOSトランジスタQ5の飽和マージンVdsm_Q5はNチャネルMOSトランジスタQ3のオーバードライブ電圧Vov_Q3に依存する。このため、プロセス変動によってVov_Q3が大きくなった場合には、Vdsm_Q5も余分に大きくなり、最低必要電圧VOminが大きくなり、広い出力電圧範囲をとることができない。これに対して本願発明では、数式3で示したように、NチャネルMOSトランジスタQ5の飽和マージンVdsm_Q5はIc×R1となり、プロセス変動には無関係となる。したがって、NチャネルMOSトランジスタQ4のドレインに必要な最低電圧VOminを小さくし、出力電圧範囲を広くすることができる。なお、この実施の形態1では、Vov_Q3=Vov_Q4Vov_Q5としたが、NチャネルMOSトランジスタQ5を飽和領域で動作させるためにはV2>Vov_Q5とすることが必須であるので、Vov_Q3をVov_Q4Vov_Q5よりも若干大きくしてもよい。[実施の形態2]本願発明の実施の形態2による低電圧カスコードカレントミラー回路は、図3に示すように、PチャネルMOSトランジスタP1~P5および抵抗素子2を備える。PチャネルMOSトランジスタP1のソースは電源電圧VDDのラインに接続される。PチャネルMOSトランジスタP2のソースはPチャネルMOSトランジスタP1のドレインに接続され、そのドレインはPチャネルMOSトランジスタP1のゲートに接続されるとともに、定電流Icを流出させる定電流源図示せずに接続される。PチャネルMOSトランジスタP1,P2は、入力回路を構成する。抵抗素子2の第1の電極は電源電圧VDDのラインに接続される。PチャネルMOSトランジスタP3のソースは抵抗素子2の第2の電極に接続され、そのゲートはPチャネルMOSトランジスタP2のゲートに接続され、そのドレインはそのゲートに接続されるとともに、定電流Icを流出させる他の定電流源図示せずに接続される。抵抗素子2およびPチャネルMOSトランジスタP3は、カスコード電圧生成回路を構成する。なお、抵抗素子2は、ポリシリコンにより形成したものでもよいし、シリコン基板に不純物を拡散させて形成したものでもよい。PチャネルMOSトランジスタP4のソースは電源電圧VDDのラインに接続され、そのゲートはPチャネルMOSトランジスタP1のゲートに接続される。したがって、PチャネルMOSトランジスタP1,P4の各々のソースと、抵抗素子2の第1の電極とには、同じ電圧VDDが印加される。PチャネルMOSトランジスタP5のソースはPチャネルMOSトランジスタP4のドレインに接続され、そのゲートはPチャネルMOSトランジスタP2,P3のゲートに接続され、そのドレインは出力端子TOに接続されるとともに、電流を流出させる電流源図示せずに接続される。PチャネルMOSトランジスタP1,P4のゲートは互いに接続され、PチャネルMOSトランジスタP2,P3,P5のゲートは互いに接続されている。したがって、トランジスタP1,P2,P3に定電流Icが流されると、トランジスタP4,P5には定電流Icに応じた値の電流が流れる。トランジスタP4,P5のサイズがそれぞれトランジスタP1,P2のサイズのA倍ただし、Aは正の実数であるである場合、トランジスタP4,P5には定電流IcのA倍の値の定電流A×Icが流れる。また、VDD-VOの最低必要電圧は、|Vov_P4Vov_P5Vdsm_QPVdsm_P5|となり、低電源電圧動作が可能になる。なお、|Vov_P4Vov_P5Vdsm_QPVdsm_P5|は、Vov_P4Vov_P5Vdsm_QPVdsm_P5の絶対値である。また、PチャネルMOSトランジスタでは、Vth,Vov,Vdsmはともに負電圧である。次に、この低電圧カスコードカレントミラー回路の効果について説明する。PチャネルMOSトランジスタP3のソースの電圧V3は、定電流Icと抵抗素子2の抵抗値R1の積Ic×R2だけ電源電圧VDDよりも低い電圧となり、V3=VDD-Ic×R2となる。また、PチャネルMOSトランジスタP3のゲート-ソース間電圧Vgs_P3は、そのしきい値電圧Vth_P3と、そのオーバードライブ電圧Vov_P3との和Vth_P3Vov_P3である。また、PチャネルMOSトランジスタP5のゲート-ソース間電圧Vgs_P5は、そのしきい値電圧Vth_P5と、そのオーバードライブ電圧Vov_P5との和Vth_P5Vov_P5である。PチャネルMOSトランジスタP3,P5は同一種類のトランジスタであるので、PチャネルMOSトランジスタP3のしきい値電圧Vth_P3とPチャネルMOSトランジスタP5のしきい値電圧Vth_P5は略等しい。したがって、PチャネルMOSトランジスタP5のソース電圧V4は、次式6で表わされる。V4=V3Vgs_P3-Vgs_P5=VDD-Ic×R2Vov_P3-Vov_P5...6一方、PチャネルMOSトランジスタP4のドレイン電圧は、VDDVov_P4Vdsm_P4=V4である。これを数式6に代入すると、次式7が得られる。Vdsm_P4=Vov_P3-Vov_P4-Vov_P5-Ic×R2...7ここで、PチャネルMOSトランジスタP3のオーバードライブ電圧Vov_QPがPチャネルMOSトランジスタP4のオーバードライブ電圧Vov_P4とPチャネルMOSトランジスタP5のオーバードライブ電圧Vov_P5との和になるように、PチャネルMOSトランジスタP3のサイズを調整する。これにより、数式7のVov_P3-Vov_P4-Vov_P5が0になり、次式8が得られる。Vdsm_P4=-Ic×R2...8Ic×R2は、定電流Icが抵抗素子2に流れることで生じる電圧降下であり、プロセス変動には無関係となる。したがって、NチャネルMOSトランジスタP4の飽和マージンVdsm_P4はプロセス変動に無関係になる。したがって、PチャネルMOSトランジスタP5のドレインに必要な最高電圧VOmaxを大きくし、出力電圧範囲を広くすることができる。なお、この実施の形態2では、Vov_P3=Vov_P4Vov_P5としたが、PチャネルMOSトランジスタP4を飽和領域で動作させるためにはVDD-V4>|Vov_P4|とすることが必須であるので、|Vov_P3|を|Vov_P4Vov_P5|よりも若干大きくしてもよい。[実施の形態3]図4は、本願発明の実施の形態3による低電圧カスコードカレントミラー回路の構成を示す回路図であって、図1と対比される図である。図4を参照して、この低電圧カスコードカレントミラー回路が図1の低電圧カスコードカレントミラー回路と異なる点は、NチャネルMOSトランジスタQ6が追加されている点である。NチャネルMOSトランジスタQ6のドレインはNチャネルMOSトランジスタQ3のソースに接続され、そのゲートはNチャネルMOSトランジスタQ1,Q3,Q4のゲートに接続され、そのソースは抵抗素子1の第1の電極に接続される。この低電圧カスコードカレントミラー回路では、NチャネルMOSトランジスタQ3のW/Lは、NチャネルMOSトランジスタQ1,Q4のW/Lと同じ値に設定される。また、NチャネルMOSトランジスタQ6は、線形領域で動作するトランジスタであり、抵抗素子と同様に動作する。定電流IcがNチャネルMOSトランジスタQ6を流れることにより発生するNチャネルMOSトランジスタQ6のドレイン-ソース間電圧Vds_Q6がNチャネルMOSトランジスタQ5のオーバードライブ電圧Vov_Q5に等しくなるように、NチャネルMOSトランジスタQ6のサイズを調整する。換言すると、定電流IcとNチャネルMOSトランジスタQ6の導通抵抗値との積電圧降下がNチャネルMOSトランジスタQ5のオーバードライブ電圧Vov_Q5に等しくなるように、NチャネルMOSトランジスタQ6のサイズを調整する。この場合、NチャネルMOSトランジスタQ4のドレイン電圧V2は、次式9で表わされる。V2=V1Vds_Q6Vgs_Q3-Vgs_Q4=Ic×R1Vov_Q5...9一方、NチャネルMOSトランジスタQ5のドレイン-ソース間電圧Vds_Q5は、Vov_Q5Vdsm_Q5=V2である。これを数式9に代入すると、次式10が得られる。Vdsm_Q5=Ic×R1...10したがって、NチャネルMOSトランジスタQ5の飽和マージンVdsm_Q5はプロセス変動に関係なく一定になる。また、NチャネルMOSトランジスタQ6とQ5は同種類のトランジスタであるので、NチャネルMOSトランジスタQ6とQ5のドレイン-ソース電圧Vdsは、プロセス変動があっても常に互いに等しくなる。一方で、NチャネルMOSトランジスタQ3とQ4を同一のトランジスタとすることで、ミスマッチが少なくなる。これらの理由により、この実施の形態3では、実施の形態1と同一の効果を精度よく得ることができる。なお、この実施の形態3では、定電流IcとNチャネルMOSトランジスタQ6の導通抵抗値との積がVov_Q5に等しくなるように、NチャネルMOSトランジスタQ6のサイズを調整した。しかし、NチャネルMOSトランジスタQ5を飽和領域で動作させるためにはV2>Vov_Q5とすることが必須であるので、定電流IcとNチャネルMOSトランジスタQ6の導通抵抗値との積がVov_Q5よりも若干大きくなるように、NチャネルMOSトランジスタQ6のサイズを調整してもよい。[実施の形態4]図5は、本願発明の実施の形態4による低電圧カスコードカレントミラー回路の構成を示す回路図であって、図3と対比される図である。図5を参照して、この低電圧カスコードカレントミラー回路が図3の低電圧カスコードカレントミラー回路と異なる点は、PチャネルMOSトランジスタP6が追加されている点である。PチャネルMOSトランジスタP6のソースは抵抗素子2の第2の電極に接続され、そのドレインはPチャネルMOSトランジスタP3のソースに接続され、そのゲートはPチャネルMOSトランジスタP2,Q3,P5のゲートに接続される。この低電圧カスコードカレントミラー回路では、PチャネルMOSトランジスタP3のW/Lは、PチャネルMOSトランジスタP2,P5のW/Lと同じ値に設定される。また、PチャネルMOSトランジスタP6は、線形領域で動作するトランジスタであり、抵抗素子と同様に動作する。定電流IcがPチャネルMOSトランジスタP6を流れることにより発生するPチャネルMOSトランジスタP6のドレイン-ソース間電圧Vds_P6がPチャネルMOSトランジスタP4のオーバードライブ電圧Vov_P4に等しくなるように、PチャネルMOSトランジスタP6のサイズを調整する。換言すると、定電流IcとPチャネルMOSトランジスタP6の導通抵抗値との積電圧降下がPチャネルMOSトランジスタP4のオーバードライブ電圧Vov_P4の絶対値に等しくなるように、PチャネルMOSトランジスタP6のサイズを調整する。この場合、PチャネルMOSトランジスタP4のソース電圧V4は、次式11で表わされる。V4=V3Vds_P6Vgs_P3-Vgs_P5=VDD-Ic×R2Vov_P4...11一方、PチャネルMOSトランジスタP4のドレイン-ソース間電圧Vds_P4は、VDDVov_P4Vdsm_P4=V4である。これを数式11に代入すると、次式12が得られる。Vdsm_P4=-Ic×R2...12したがって、PチャネルMOSトランジスタP4の飽和マージンVdsm_P4はプロセス変動に関係なく一定になる。また、NチャネルMOSトランジスタP6とP4は同種類のトランジスタであるので、PチャネルMOSトランジスタP6とP4のドレイン-ソース電圧Vdsは、プロセス変動があっても常に互いに等しくなる。一方で、PチャネルMOSトランジスタP3とP5を同一のトランジスタとすることで、ミスマッチが少なくなる。これらの理由により、この実施の形態4では、実施の形態2と同一の効果を精度よく得ることができる。なお、この実施の形態4では、定電流IcとPチャネルMOSトランジスタP6の導通抵抗値との積が|Vov_P4|に等しくなるように、PチャネルMOSトランジスタP6のサイズを調整した。しかし、PチャネルMOSトランジスタP4を飽和領域で動作させるためにはVDD-V4>|Vov_P4|とすることが必須であるので、定電流IcとPチャネルMOSトランジスタP6の導通抵抗値との積が|Vov_P4|よりも若干大きくなるように、PチャネルMOSトランジスタP6のサイズを調整してもよい。[実施の形態5]本願発明の実施の形態5による半導体装置は、図6に示すように、定電流発生回路10と図4で示した低電圧カスコードカレントミラー回路とを備える。定電流発生回路10は、NチャネルMOSトランジスタQ1,Q2に定電流Icを流すとともに、NチャネルMOSトランジスタQ3,Q6および抵抗素子1に定電流Icを流す。定電流発生回路10は、図7に示すように、演算増幅器11、抵抗素子12、およびPチャネルMOSトランジスタP11~P16を含む。PチャネルMOSトランジスタP11,P12および抵抗素子12は、電源電圧VDDのラインと接地電圧VSSのラインとの間に直列接続される。PチャネルMOSトランジスタP13,P14は、電源電圧VDDのラインとNチャネルMOSトランジスタQ1のドレインとの間に直列接続される。PチャネルMOSトランジスタP15,P16は、電源電圧VDDのラインとNチャネルMOSトランジスタQ3のドレインとの間に直列接続される。トランジスタP11,P13,P15は同じサイズであり、トランジスタP12,P14,P16は同じサイズである。演算増幅器11の非反転入力端子端子は参照電圧VRを受け、その非反転入力端子-端子はPチャネルMOSトランジスタP12のドレインノードN12に接続され、その出力端子はPチャネルMOSトランジスタP11,P13,P15に接続される。PチャネルMOSトランジスタP12,P14,P16のゲートは、バイアス電圧Vbpを受ける。PチャネルMOSトランジスタP12,P14,P16は、飽和領域で動作し、同じ値の電流を流す。演算増幅器11は、ノードN12の電圧V12が参照電圧VRに一致するように、PチャネルMOSトランジスタP11,P13,P15のゲート電圧を制御する。抵抗素子12の抵抗値をR12とし、抵抗素子12に流れる電流をIcとすると、V12=Ic×R12=VRとなる。したがって、Ic=VR/R12となり、定電流Icは抵抗素子12の抵抗値R12に反比例する。この実施の形態5では、プロセス変動によって抵抗素子1,12の抵抗値が増大すると定電流Icが減少し、抵抗素子1,12の抵抗値が減少すると定電流Icが増大する。したがって、抵抗素子1の電極間電圧V1、すなわちPチャネルMOSトランジスタQ5の飽和マージンVdsm_Q5をプロセス変動に無関係にすることができ、さらに広い出力電圧範囲をとることができる。[実施の形態6]本願発明の実施の形態6による差動増幅回路は、図8に示すように、定電流発生回路20、低電圧カスコードカレントミラー回路21,22、およびPチャネルMOSトランジスタP27,P28を含む。定電流発生回路20は、図7で示した定電流発生回路10からPチャネルMOSトランジスタP15,P16を除去したものであり、抵抗素子12の抵抗値R12に反比例する値の定電流Icを発生する。定電圧カスコードカレントミラー回路21は、図5で示した定電圧カスコードカレントミラー回路にPチャネルMOSトランジスタP21~P26を追加したものである。定電圧カスコードカレントミラー回路22は、図4で示した定電圧カスコードカレントミラー回路にNチャネルMOSトランジスタP21~P26を追加したものである。PチャネルMOSトランジスタP13,P14は、電源電圧VDDのラインとNチャネルMOSトランジスタQ1のドレインとの間に直列接続される。PチャネルMOSトランジスタP21,P22は、電源電圧VDDのラインとNチャネルMOSトランジスタQ3のドレインとの間に直列接続される。NチャネルMOSトランジスタQ21,Q22は、PチャネルMOSトランジスタP3のドレインと接地電圧VSSのラインとの間に直列接続される。NチャネルMOSトランジスタQ23,Q24は、PチャネルMOSトランジスタP2のドレインと接地電圧VSSのラインとの間に直列接続される。PチャネルMOSトランジスタP5のドレインとNチャネルMOSトランジスタQ4のドレインとは、出力端子TOPに共通接続される。PチャネルMOSトランジスタP23,P24は、電源電圧VDDのラインと出力端子TONとの間に直列接続される。NチャネルMOSトランジスタQ25,Q26は、出力端子TONと接地電圧VSSのラインとの間に直列接続される。PチャネルMOSトランジスタP25,P26は、電源電圧VDDのラインとノードN26との間に直列接続される。PチャネルMOSトランジスタP21,P1,P4,P23,P25のゲートは互いに接続されている。PチャネルMOSトランジスタP22,P3,P6,P2,P5,P24,P26のゲートは互いに接続されている。NチャネルMOSトランジスタQ1,Q3,Q6,Q21,Q23,Q4,Q25のゲートは互いに接続されている。NチャネルMOSトランジスタQ2,Q22,Q24,Q5,Q26のゲートは互いに接続されている。したがって、低電圧カスコードカレントミラー回路21,22のトランジスタP,Qの各々には定電流Icが流れる。トランジスタP1,P21は同じサイズである。出力用のトランジスタP4,P23のサイズはトランジスタP1のサイズと同じとしてもよいが、トランジスタP1のサイズのA倍Aは正の実数であり、望ましくは2以上の整数であるにし、トランジスタP4,P23に流れる電流をトランジスタP1,P21に流れる電流のA倍にしてもよい。トランジスタP2,P3,P22は同じサイズである。出力用のトランジスタP5,P24のサイズはトランジスタP2のサイズと同じとしてもよいが、トランジスタP2のサイズのA倍にし、トランジスタP5,P24に流れる電流をトランジスタP2,P3,P22に流れる電流のA倍にしてもよい。トランジスタQ1,Q3,Q21,Q23は同じサイズである。出力用のトランジスタQ4,Q25のサイズはトランジスタQ1のサイズと同じとしてもよいが、トランジスタQ1のサイズのA倍にし、トランジスタQ1,Q3,Q21,Q23に流れる電流をトランジスタP1,P21に流れる電流のA倍にしてもよい。トランジスタQ2,Q22,Q24は同じサイズである。出力用のトランジスタQ5,Q26のサイズはトランジスタQ2のサイズと同じとしてもよいが、トランジスタQ2のサイズのA倍にし、トランジスタQ5,Q26に流れる電流をトランジスタQ2,Q22,Q24に流れる電流のA倍にしてもよい。PチャネルMOSトランジスタP27のソースはノードN26に接続され、そのゲートは入力端子TINに接続され、そのドレインはNチャネルMOSトランジスタQ5のドレインに接続される。PチャネルMOSトランジスタP28のソースはノードN26に接続され、そのゲートは入力端子TIPに接続され、そのドレインはNチャネルMOSトランジスタQ26のドレインに接続される。入力端子TIN,TIPには、それぞれ入力電圧VIN,VIPが与えられる。入力電圧VINが入力電圧VIPよりも低い場合は、PチャネルMOSトランジスタP27に流れる電流がPチャネルMOSトランジスタP28に流れる電流よりも大きくなり、出力端子TOPの電圧VOPが出力端子TONの電圧VONよりも高くなる。逆に、入力電圧VINが入力電圧VIPよりも高い場合は、PチャネルMOSトランジスタP28に流れる電流がPチャネルMOSトランジスタP27に流れる電流よりも大きくなり、出力端子TONの電圧VONが出力端子TOPの電圧VOPよりも高くなる。この実施の形態6では、実施の形態3~5と同じ効果が得られる。図9は、低電圧カスコードカレントミラー回路22のレイアウトを示す図である。図9中の上部に、左右方向X方向に延在する抵抗素子1が配置される。抵抗素子1は、シリコン基板の表面に形成された所定寸法のポリシリコン層によって構成されている。抵抗素子1の抵抗値R1は、Ic×R1がNチャネルMOSトランジスタQ5の飽和マージンVdsm_Q5になるように設定されている。抵抗素子1の左端部第2の電極は接地電圧VSSのラインに接続される。図9中の中央部に、左側から順にNチャネルMOSトランジスタQ4,Q23,Q1,Q6,Q3,Q21,Q25がX方向に配列される。P型ウェルの表面に18本のゲート電極gが所定のピッチで形成される。各ゲート電極gは、ポリシリコン層によって構成され、上下方向Y方向に延在する。18本のゲート電極gのY方向の長さは同じである。NチャネルMOSトランジスタQ6用のゲート電極gのX方向の幅は、他の17本のゲート電極gのX方向の幅よりも広い。18本のゲート電極gの中央部をマスクとして帯状のN型不純物拡散領域30が形成される。NチャネルMOSトランジスタQ4,Q23,Q1,Q3,Q21,Q25の各々は、隣接する2本のゲート電極gと、それらの2本のゲート電極g間のドレインdと、それらの2本のゲート電極gの両側のソースsとを含む。両側のソースは、配線により互いに接続されている。NチャネルMOSトランジスタQ4,Q23,Q1,Q3,Q21,Q25の各々では、ゲート電極gのX方向の幅がチャネル長Lとなり、N型不純物拡散領域30のうちのゲート電極gで覆われている部分のY方向の長さの2倍N型不純物拡散領域30のY方向の幅の2倍がチャネル幅Wとなる。NチャネルMOSトランジスタQ3のW/Lは、NチャネルMOSトランジスタQ1,Q4のW/Lと同じ値に設定される。NチャネルMOSトランジスタQ4,Q23,Q1,Q6の間の3本のゲート電極gは、ともに接地電圧VSSのラインに接続される。これらの3本のゲート電極gにより、NチャネルMOSトランジスタQ4,Q23,Q1,Q6が電気的に分離される。NチャネルMOSトランジスタQ3、Q21,Q25の間の2本のゲート電極gは、ともに接地電圧VSSのラインに接続される。これらの2本のゲート電極gにより、NチャネルMOSトランジスタQ3、Q21,Q25が電気的に分離される。NチャネルMOSトランジスタQ4,Q23,Q1,Q3,Q21,Q25のドレインは、それぞれPチャネルMOSトランジスタP5,P2,P14,P22,P3,P24のドレインに接続される。NチャネルMOSトランジスタQ6は、1本のゲート電極gと、そのゲート電極gの左側のソースsと、そのゲート電極gの右側のドレインdとを含む。NチャネルMOSトランジスタQ6のソースは、配線により、抵抗素子1の右端部第1の電極に接続される。NチャネルMOSトランジスタQ6では、ゲート電極gのX方向の幅がチャネル長Lとなり、N型不純物拡散領域30のうちのゲート電極gで覆われている部分のY方向の長さN型不純物拡散領域30のY方向の幅がチャネル幅Wとなる。NチャネルMOSトランジスタQ6は、線形領域で動作するトランジスタであり、抵抗素子と同様に動作する。定電流IcがNチャネルMOSトランジスタQ6を流れることにより発生するNチャネルMOSトランジスタQ6のドレイン-ソース間電圧Vds_Q6がNチャネルMOSトランジスタQ5のオーバードライブ電圧Vov_Q5に等しくなるように、NチャネルMOSトランジスタQ6のサイズが調整されている。NチャネルMOSトランジスタQ4,Q23,Q1,Q6,Q3,Q21,Q25のゲート電極gは、配線により、互いに接続されている。図9中の下部に、左側から順にNチャネルMOSトランジスタQ5,Q24,Q2,Q22,Q26がX方向に配列される。P型ウェルの表面に10本のゲート電極gが所定のピッチで形成される。各ゲート電極gは、ポリシリコン層によって構成され、上下方向Y方向に延在する。10本のゲート電極gのY方向の長さは同じである。10本のゲート電極gのX方向の幅は同じである。10本のゲート電極gの中央部をマスクとして帯状のN型不純物拡散領域31が形成される。NチャネルMOSトランジスタQ5,Q24,Q2,Q22,Q26の各々は、隣接する2本のゲート電極gと、それらの2本のゲート電極g間のドレインdと、それらの2本のゲート電極gの両側のソースsとを含む。NチャネルMOSトランジスタQ5,Q24,Q2,Q22,Q26の各々では、ゲート電極gのX方向の幅がチャネル長Lとなり、N型不純物拡散領域30のうちのゲート電極gで覆われている部分のY方向の長さの2倍N型不純物拡散領域30のY方向の幅の2倍がチャネル幅Wとなる。NチャネルMOSトランジスタQ5,Q24,Q2,Q22,Q26のW/Lは、同じ値に設定される。NチャネルMOSトランジスタQ5,Q24,Q2,Q22,Q26のドレインdは、それぞれNチャネルMOSトランジスタQ4,Q23,Q1,Q21,Q25に接続される。NチャネルMOSトランジスタQ5,Q24,Q2,Q22,Q26のゲート電極gは、互いに接続されるとともに、NチャネルMOSトランジスタQ1のソースに接続される。NチャネルMOSトランジスタQ5,Q24,Q2,Q22,Q26のソースは、ともに接地電圧VSSのラインに接続される。なお、この実施の形態6では、入力トランジスタとしてPチャネルMOSトランジスタP27,P28を用いたが、入力トランジスタとしてNチャネルMOSトランジスタを使用してもよい。また、本実施の形態6の差動増幅回路は、サンプルホールド回路、積分回路、PGAProgrammableGainAmplifierなどに応用可能である。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"