金属酸化物半導体フィールドエフェックトトランジスタMOSFETの製造方法であって、エピタキシー層を含む基板を提供する工程と、前記エピタキシー層の上にゲート酸化物層とポリシリコン層とを形成する工程と、前記ポリシリコン層の上にフォトレジスト層を形成しかつ前記フォトレジスト層の中にゲート領域のパターンを形成する工程と、前記フォトレジスト層におけるゲート領域のパターンをマスクとして、前記ゲート領域が前記フォトレジスト層におけるゲート領域のパターンに対して予定の長さで縮み込んだ側面を有するように、前記ポリシリコン層をエッチングすることによって、ゲート領域を形成する工程と、前記フォトレジスト層におけるゲート領域のパターンをマスクとして、イオンの注入と不純物のドライブインにより、ボディ領域と前記ゲート領域との間における重なる領域が前記予定の縮み込み長さに基づいて縮小されるように、ボディ領域を形成する工程とを含む金属酸化物半導体フィールドエフェックトトランジスタMOSFETの製造方法。前記フォトレジスト層およびゲート領域のパターンを形成する工程には、さらに、前記ポリシリコン層の上に前記フォトレジスト層を塗布する工程とフォトエッチングにより前記フォトレジスト層の中にゲート領域のパターンを形成する工程とを含むことを特徴とする請求項1に記載の方法。前記フォトレジスト層を除去する工程と、ソース領域用の予定領域におけるゲート酸化物層の一部分を除去する工程と、前記ゲート酸化物層に基づいて、ボディ領域におけるソース領域を形成する工程と、をさらに含むことを特徴とする請求項1に記載の方法。前記予定の長さは0.1μm~0.5μmであることを特徴とする請求項1に記載の方法。前記ポリシリコンは、等方性のプラズマによりエッチングされることを特徴とする請求項1に記載の方法。前記ゲート酸化物層およびポリシリコン層を形成する前に、前記エピタキシー層の上に酸化物保護層を形成する工程と、前記酸化物保護層の中にフォトエッチングにより導電性保護領域のパターンを形成する工程と、前記導電性保護領域のパターンをマスクとするイオンの注入と不純物のドライブインにより、導電性保護領域を形成する工程と、上記酸化物保護層を除去する工程と、をさらに含むことを特徴とする請求項1に記載の方法。前記酸化物保護層を除去した後、さらに、前記エピタキシー層の表面を酸化させて酸化物層を形成する工程と、前記酸化物層の中にアクティブ領域のパターンを形成する工程と、前記アクティブ領域のパターンをマスクとして複数のアクティブ領域を形成する工程と、エピタキシー層の表面における酸化物層を除去する工程と、を有することを特徴とする請求項6に記載の方法。前記ソース領域を形成した後、さらに、前記基板のエピタキシー層の表面に誘電体層を形成する工程と、前記誘電体層の中に前記ゲート領域とソース領域までのコンタクトホールを形成する工程と、金属化させてゲート電極とソース電極を得る工程とを有することを特徴とする請求項1に記載の方法。さらに、前記基板の裏面にドレイン電極を形成する工程を含むことを特徴とする請求項8に記載の方法。前記エピタキシー層はN型ドーピングされ、前記ボディ領域はP型ドーピングされ、かつ前記ソース領域はN型ドーピングされることを特徴とする請求項1に記載の方法。前記ゲート酸化物層には少なくとも酸化シリコンを含み、かつその厚さが約20~50Åであることを特徴とする請求項1に記載の方法。以下、図に基づいてさらに詳しく本発明を説明する。図には本発明の実施形態を例として示した。図面においては、同じまたは類似の部品には同じ符号を付した。図2に示したのはMOSFET装置の製造過程の例である。図2に示した通り、半導体基板が提供された後、半導体基板のエピタキシー層の表面に、ゲート酸化物層およびポリシリコン層が順次に形成されるS201。半導体基板は、MOSFETを製造できる材料であれば、どんな材料でもよく、例えば、単結晶、多結晶、あるいはアモルファス構成のシリコン、またはSiGeの半導体で構成することもでき、また、例えば、SiC炭化シリコン、InSb、PbTe、InAs、InP、GaAs、GaSb、合金半導体、あるいはこれらの組み合わせの混合半導体で構成することもできる。また、絶縁体の上に珪素シリコンを形成するSOI構成であってもよい。また、半導体基板は、別の材料を含んでもよく、例えば、エピタキシー層あるいは埋込層buriedlayerの多層構造をふくんでもよい。半導体基板は、エピタキシー層を含むことができる。エピタキシー層は、基板に形成されたN--N型の構成であってもよい。エピタキシー層の厚さは、具体的な応用に基づいて確定することができる。また、エピタキシー層は、半導体基板の正面に形成されても、裏面に形成されてもよい。ゲート酸化物層は、加熱酸化の方法により、半導体基板のエピタキシー層の表面に形成される。ゲート酸化物層は、少なくとも酸化シリコンを含んで、その厚さが20~50Åである。また、ポリシリコン層は、異なるステップで形成でき、例えば、これらのステップは、ゲート酸化物層を含む半導体基板を、低圧化学気相蒸着Chemicalvapordeposition装置に装着し、シランを低圧化学気相蒸着装置の蒸着チャンバーに導入する。シランが分解した後、ポリシリコンはゲート酸化物層の表面に蒸着し、ポリシリコン層の厚さは、約5000Åである。ポリシリコン層の蒸着が完成した後、ポリシリコンのドーピングがさらに行われる。ゲート酸化物層とポリシリコン層が形成されたS201後、ゲート領域が形成されたS202。ゲート領域を形成するステップは以下の通りである。すなわち、ポリシリコン層にフォトレジスト層を塗布して、フォトエッチングphotoetching方法によりフォトレジスト層にゲート領域のパターンを形成し、その後、ゲート領域のパターンをマスクとして、ポリシリコン層をエッチングする。ポリシリコンゲートをエッチングする工程は、形成されたゲート領域がフォトレジスト層におけるゲート領域のパターンに対して予定の長さで縮み込んだ側面を有するように、行われる。すなわち、フォトレジスト層において、露光と現像によりゲート領域のパターンを形成する。そして、浸食方法によりゲート領域のパターン以外のポリシリコン層を除去してゲート領域を形成する。図3はゲート領域を形成したデバイスを示す図である。図3に示したとおり、半導体基板符号が付いていないはN--N型の構成であるエピタキシー層301を含む。ゲート酸化物層302が半導体基板すなわちエピタキシー層301の上に形成され、また、ポリシリコン層303がゲート酸化物層302の上に形成される。さらに、ゲート領域のパターン304はフォトレジスト層の中に形成され、当該フォトレジスト層はポリシリコン層の上に形成される。ゲート領域のパターン304をマスクとしてポリシリコン層をエッチングした後、ゲート領域303が形成される。形成されたゲート領域303は、フォトレジスト層におけるゲート領域のパターン304に対して予定の長さで縮み込んだ側面を有する。等方性のプラズマによるエッチング、あるいは、ウェットエッチによるエッチングにより、ポリシリコン層をエッチングすることができる。ポリシリコン層は、あらゆる方向では同じレートでエッチングされるからたとえば等方性のエッチング工程、ゲート領域のパターン304の直下の対応するポリシリコン層の側面も浸食される。このように得られたポリシリコンゲート303の幅はフォトレジスト層におけるゲート領域のパターン304の幅より小さく、すなわち、形成されたゲート領域303の側面は、フォトレジスト層におけるゲート領域のパターンに対して予定の長さで縮み込んだ。さらに、イオンの注入と不純物のドライブインによりボディー領域を形成するS203。ボディー領域を形成する場合、フォトレジスト層をマスクとする。言い換えれば、ステップS202の以後、直接フォトレジスト層を除去しなく、かわりに、ボディー領域を形成するとき、イオンの注入と不純物のドライブインという期間、フォトレジスト層をマスクとする。ボディー領域を形成するためにイオンを注入する場合、エピタキシー層の表面におけるゲート酸化物層がイオン注入の深さを制御することができる。図4に示したように、例えばイオンの注入のプロセスによりボディー領域305を形成する。前に説明したとおり、形成されたゲート領域303がフォトレジスト層におけるゲート領域のパターン304に対して予定の長さXで縮み込んだ側面を有するように、ポリシリコンをエッチングする。イオンを注入してボディー領域305を形成する期間に、オンの注入のプロセスではフォトレジスト層におけるゲート領域のパターン304をマスクとして、その結果、形成されたボディー領域305が、形成されたゲート領域303から遠いエンドendを有する。このように、ボディー領域305とゲート領域303と重なるエリアは、減少される。ボディー領域が形成されたS203後、フォトレジスト層が除去されるS204。すなわち、ボディー領域が形成された後、半導体基板例えばポリシリコン層表面におけるフォトレジスト層は使うことなく、完全に除去される。具体的に言えば、半導体基板の表面におけるフォトレジスト層はウェットエッチで除去することができる例えば、フォトレジスト層をレジスト除去用の溶液に浸入して溶解させて、フォトレジスト層を除去する。さらに、ボディー領域にソース領域を形成するS205。ソース領域の予定のエリアの一部分のゲート酸化物層は除去される。ボディー領域に対して、ゲート酸化物層をマスクとし、イオンを注入することにより、ソース領域を形成することができる。上記に説明したとおり、ソース領域におけるゲート酸化物層の一部分はエッチングで除去することができる。図5は、ソース領域を形成したデバイスを示す図である。図5に示したように、ソース領域306はボディー領域305に形成され、ボディー領域はエピタキシー層301に形成され、かつゲート領域303とゲート酸化物層302はエピタキシー層301の上に形成された。さらに具体的に言えば、Aは既存技術におけるゲート領域とソース領域が重なる長さ点線K1は既存技術におけるボディー領域のトレンチのエッジであるであり、Bは本発明の公開された実施方式におけるゲート領域303とソース領域305が重なる長さKは本出願の公開された実施方式におけるボディー領域のトレンチのエッジであるである。そのように、既存技術と比べて、Xは本発明に公開された実施方式におけるソース領域とゲート領との間における重なり長さが減少された長さであり、また、Xはエッチングによりゲート領域303を形成するプロセスにおけるゲート領域303の側面の予定の縮みこみ長さでも言える。当該デバイスの電圧のしきい値は、エッジKの位置及びエッジKでのイオン濃度により決定される。一つの実施例において、形成されたゲート領域の側面がフォトレジスト層におけるゲート領域のパターンに対して縮み込んだ予定の長さは、デバイスの種類によるものである。当該予定の長さの上限は、製造するデバイスのしきい値電圧によるものであり、その下限は製造プロセスの特性、例えば製造精度と測定精度によるものである。ある実施例において、予定の長さは0.1μm~0.5μmである。ゲート領域303を形成するエッチングレートおよび/あるいはエッチング過程の時間に基づいて、あらかじめ縮みこみ長さを確定することができる。図6は異なる縮みこみ長さに対応する半導体セル断面のボディー領域とソース領域の拡散関数を示すものである。図6に示したとおり、実線は既存技術により得た拡散関数カーブである。点線dashedlineは縮みこみ長さが0.5μmである場合の拡散関数カーブである。点鎖線dash-dotlineは縮みこみ長さが0.7μmである場合の拡散関数カーブである。実線のカーブによると、AB領域あるいはABセクションは、ボディー領域におけるドーピング分布の傾斜領域であるが、BC領域は、ボディー領域におけるドーピングの高勾配の濃度領域である。また、ボディー領域のドーピング分布の断面においては、高勾配の濃度領域と交差する約1μmの初期傾斜領域がある。しかし、傾斜領域の中間部分はソース領域に吸引され、ボディー領域のエッジKの右側には約0.5μmのボディー領域の傾斜領域がある。そうして、MOSFETデバイスのしきい値電圧は、ボディー領域のトレンチのエッジにおけるボディー領域のドーピング濃度に直接により決定される。ポリシリコンゲート領域がフォトレジストのパターンに対して一定の距離を縮みこむため、ソース領域のドーピング分布が断面では変更がない場合、断面におけるボディー領域のドーピング分布がゲート領域から遠い。したがって、ボディー領域のトレンチのエッジは、ボディー領域のドーピング断面に従って移動する。それが0.5μmである場合、Kは傾斜領域の端末に移動し、それが0.5μmより大きい場合、Kは、ボディー領域におけるドーピング分布の高勾配の濃度領域に移動する。また、Kが高勾配の濃度領域にある場合、MOSFETのしきい値電圧の再現性を減少することは著しい。また、上記のようにMOSFETデバイスを製造する方法では、ゲート酸化物層とポリシリコン層を形成する前に、さらに、半導体基板に導電保護領域を形成してもいい。導電保護領域はデバイスを保護することおよび/またはデバイスを隔離することとができる。導電保護領域を形成するために、まず、半導体基板のエピタキシー層の表面に酸化物保護層を形成し、さらに、フォトエッチングプロセスにより酸化物保護層に導電保護領域のパターンを形成し、イオンの注入と不純物のドライブインというプロセスにより、導電保護領域のパターンをマスクとして、イオンを注入し、および/あるいは、ある不純物をドライブインすることにより、エピタキシー層におけるウェル領域を形成し、そして、当該ウェル領域が導電保護領域として使われ、その後、酸化物保護層を除去する。酸化物保護層は酸素ガスを高温反応チャンバーに導入してシリコン基板を酸化させて得たものである。酸化物保護層は主に酸化物遮蔽層として用いられ、イオンを注入する過程におけるドーピング面積とドーピング深さを制御し、エピタキシー層を汚れないように保護し、および/あるいはイオンを注入する過程における半導体基板を厳しく損傷しないように保護する。また、半導体基板に複数のアクティブ領域を規定することができる。酸化物保護層を除去してからゲート酸化物層とポリシリコン層を形成する前に、半導体基板のエピタキシー層の表面を酸化させて酸化物層を形成することができる。そして、フォトエッチングすることにより、エピタキシー層の表面の酸化物層に複数のアクティブ領域用のアクティブ領域のパターンが形成される。アクティブ領域のパターンをマスクとして、エピタキシー層に複数のアクティブ領域を形成することができる。さらに、アクティブ領域が形成された後、エッチング/浸食することにより、エピタキシー層の表面における酸化物層を除去する。複数のアクティブ領域により、複数のデバイスを形成することができる。また、アクティブ領域が形成された後、他のプロセスを利用して半導体デバイスを製造することができる。例えば、ソース領域が形成された後、半導体基板のエピタキシー層の表面に誘電体層を形成することができる。当該誘電体層にはゲート領域とソース領域までのコンタクトホールを形成することが可能である。さらに金属化させてあるいは金属とコンタクトすることゲート電極とソース電極とが得られる。また、半導体基板の裏面にドレイン電極を形成してもいい。図7はMOSFETデバイスの構成の模式図である。図7に示したように、この前に記載したデバイスのように、当該デバイスは半導体基板のエピタキシー層301と、ゲート酸化物層302と、ポリシリコン層をエッチングして形成したゲート領域303と、ボディー領域305と、ソース領域306と、ドレイン309と、誘電体層307と、金属材料で充填されたスルーホール308とを含む。具体的に言えば、エピタキシー層をN--N型の構成とすることもでき、ソース領域306はNドーピングされたものでもよく、かつボディー領域305はP―ドーピングされたものでもよい。フォトレジスト層におけるゲート領域のパターンをマスクとして、ホウ素イオンを注入して、かつ不純物をドライブインすることにより、ボディー領域を形成することができる。以上に開示した方法とプロセスを利用することにより、MOSFETデバイスにおけるポリシリコン層は、形成されたゲート領域がフォトレジスト層におけるゲート領域のパターンに対して予定の長さXで縮み込んだ側面を有するように形成される。このように、その後のボディー領域を形成するためのプロセスでは、イオンを注入する場合にはフォトレジスト層におけるゲート領域のパターンをマスクとするため、その結果、形成されたボディー領域は、形成されたゲート領域から遠いエッジを有する。そのため、MOSFETデバイスは、明らかに減少された、ボディー領域とゲート領域との間における重なり合うエリアを有するため、デバイスの輸入容量を減少でき、かつMOSFETデバイスの動特性と良品率を上げることができる。公開された実施方式は、任意の半導体デバイスにも応用できる。公開された実施方式に対しての種々の変換、補正、あるいは同一視できるものの置換は、当業者に対して自明である。