複数のCPUと、これら複数のCPUにより共有されるメモリーとを備え、少なくともいずれかの前記CPUがメインCPUとして起動し、メインCPU用の所定のアドレスに基づいて前記メモリーから起動プログラムを読み出した後、他のCPUを起動させる制御を行い、前記メインCPUにより起動された他の前記CPUは、サブCPU用の所定のアドレスに従って前記メモリーから起動プログラムを読み出すことを特徴とする処理装置。前記メモリーのデータポートと各々の前記CPUに接続され、前記メインCPUとして起動した前記CPUの制御に従って、前記メインCPUと他の前記CPUとを選択的に切り替えて前記メモリーに接続する選択スイッチを備え、前記メインCPUとして起動した前記CPUは、前記選択スイッチにより他の前記CPUを前記メモリーのデータポートに接続させて、この前記CPUを起動させることを特徴とする請求項1記載の処理装置。前記メモリーはNAND型フラッシュメモリーにより構成され、前記選択スイッチを介して前記メモリーのデータポートにアドレスを示すデータが入力され、このアドレスにより指定される記憶領域に格納されたデータが前記選択スイッチを介して出力されることを特徴とする請求項2記載の処理装置。少なくとも複数の前記CPUは、前記メインCPUとして起動するか否かを示す識別信号が入力される識別信号入力ポートを備え、前記識別信号入力ポートに入力される識別信号に基づいて起動することを特徴とする請求項1から3のいずれかに記載の処理装置。前記メインCPU用の所定のアドレス、及び、前記サブCPU用の所定のアドレスは、前記メモリーの所定のアドレスに、前記CPUにより読み取り可能に格納されていることを特徴とする請求項1から4のいずれかに記載の処理装置。左目用画像と右目用画像とを表示することにより立体画像を表示する表示装置に配置され、前記左目用画像の画像信号と前記右目用画像の画像信号とが入力され、これら入力された画像信号を合成する画像処理を行うことを特徴とする請求項1から5のいずれかに記載の処理装置。複数のCPUと、これら複数のCPUにより共有されるメモリーとを備えた処理装置の起動方法であって、少なくともいずれかの前記CPUがメインCPUとして起動する段階と、前記メインCPUが、メインCPU用の所定のアドレスに基づいて前記メモリーから起動プログラムを読み出す段階と、前記メインCPUが、他の前記CPUを起動させる段階と、前記メインCPUにより起動された他の前記CPUが、サブCPU用の所定のアドレスに従って前記メモリーから起動プログラムを読み出す段階と、を備えることを特徴とする処理装置の起動方法。特許文献1記載のシステムのように、複数のCPUがメモリーを共有する場合には、各CPUとは独立して動作するバスブリッジ等の周辺回路を必要とし、回路構成が複雑になってしまうという問題があった。本発明は、上述した事情に鑑みてなされたものであり、複数のCPUがメモリーを共有する構成を、より単純な回路構成によって実現することを目的とする。上記課題を解決するため、本発明は、複数のCPUと、これら複数のCPUにより共有されるメモリーとを備え、少なくともいずれかの前記CPUがメインCPUとして起動し、メインCPU用の所定のアドレスに基づいて前記メモリーから起動プログラムを読み出した後、他のCPUを起動させる制御を行い、前記メインCPUにより起動された他の前記CPUは、サブCPU用の所定のアドレスに従って前記メモリーから起動プログラムを読み出すことを特徴とする。本発明によれば、複数のCPUが競合することなくそれぞれ起動プログラムを読み出して起動シーケンスを実行できる。これにより、各CPUの動作を調整する高機能な周辺回路等を必要としないシンプルな構成によって、複数のCPUがメモリーを共有する構成を実現できる。また、本発明は、上記の処理装置において、前記メモリーのデータポートと各々の前記CPUに接続され、前記メインCPUとして起動した前記CPUの制御に従って、前記メインCPUと他の前記CPUとを選択的に切り替えて前記メモリーに接続する選択スイッチを備え、前記メインCPUとして起動した前記CPUは、前記選択スイッチにより他の前記CPUを前記メモリーのデータポートに接続させて、この前記CPUを起動させることを特徴とする。本発明によれば、選択スイッチを設けた単純な構成によって、複数のCPUが競合することなく、それぞれ起動プログラムを読み出すことができる。また、本発明は、上記の処理装置において、前記メモリーはNAND型フラッシュメモリーにより構成され、前記選択スイッチを介して前記メモリーのデータポートにアドレスを示すデータが入力され、このアドレスにより指定される記憶領域に格納されたデータが前記選択スイッチを介して出力されることを特徴とする。本発明によれば、データポートに接続された選択スイッチを切り替えることによって、アドレスの指定とデータの読み出しを行うCPUを切り替えることができる。これにより、単純な回路構成によってメモリーにアクセスするCPUを速やかに切り替えることができる。また、本発明は、上記の処理装置において、少なくとも複数の前記CPUは、前記メインCPUとして起動するか否かを示す識別信号が入力される識別信号入力ポートを備え、前記識別信号入力ポートに入力される識別信号に基づいて起動することを特徴とする。本発明によれば、メインCPUとなるCPUを指定して起動させることができ、起動シーケンスの効率化を図ることができる。また、本発明は、上記の処理装置において、前記メインCPU用の所定のアドレス、及び、前記サブCPU用の所定のアドレスは、前記メモリーの所定のアドレスに、前記CPUにより読み取り可能に格納されていることを特徴とする。本発明によれば、メインCPU用とサブCPU用のアドレスを予め設定しておく必要がないので、処理の効率化を図ることができる。また、本発明は、上記の処理装置において、左目用画像と右目用画像とを表示することにより立体画像を表示する表示装置に配置され、前記左目用画像の画像信号と前記右目用画像の画像信号とが入力され、これら入力された画像信号を合成する画像処理を行うことを特徴とする。本発明によれば、複数のCPUを備えた処理能力の高い処理装置によって、表示装置における立体画像の画像処理を高速に実行することが可能となり、また、処理装置の低コスト化を図ることができる。また、上記課題を解決するため、本発明は、複数のCPUと、これら複数のCPUにより共有されるメモリーとを備えた処理装置の起動方法であって、少なくともいずれかの前記CPUがメインCPUとして起動する段階と、前記メインCPUが、メインCPU用の所定のアドレスに基づいて前記メモリーから起動プログラムを読み出す段階と、前記メインCPUが、他の前記CPUを起動させる段階と、前記メインCPUにより起動された他の前記CPUが、サブCPU用の所定のアドレスに従って前記メモリーから起動プログラムを読み出す段階とを備えることを特徴とする。本発明によれば、処理装置が備える複数のCPUが競合することなくそれぞれ起動プログラムを読み出して起動シーケンスを実行できる。これにより、各CPUの動作を調整する高機能な周辺回路等を必要としないシンプルな構成を有する処理装置を、複数のCPUが共有するメモリーを利用して速やかに起動させることができる。本発明によれば、複数のCPUがメモリーを共有する構成を、各CPUの動作を調整する高機能な周辺回路等を必要としないシンプルな構成によって実現できる。以下、図面を参照して本発明の実施形態について説明する。図1は、本発明を適用した表示システム10の構成を示すブロック図である。表示システム10は、スクリーンSCに静止画像または動画像を投射するプロジェクター11と、プロジェクター11により投射された画像を観る鑑賞者が装着する立体視装置2とを備えている。プロジェクター11は、例えば床面、床面に設置された台座あるいは天井に固定され、スクリーンSCは、例えばほぼ直立しており、スクリーン面は矩形形状とされている。プロジェクター11は立体視が可能な視差画像をスクリーンSC上に結像させ、鑑賞者は、立体視装置2を装着してスクリーンSC上の視差画像を観ると、立体視できる。プロジェクター11は、投射面としてのスクリーンSCに画像を投射することにより表示装置として機能する。立体視装置2は、いわゆるアクティブシャッター方式により立体画像の鑑賞を可能とする眼鏡型の装置であり、眼鏡と同様に鑑賞者の頭部に装着される。立体視装置2は、眼鏡のレンズに相当する部分に、鑑賞者の左目の視野を開閉する左目用シャッター21と、鑑賞者の右目の視野を開閉する右目用シャッター22とを備えている。プロジェクター11が投射する視差画像は、視差を有する左目用画像と右目用画像とで構成される。プロジェクター11は、左目用画像と右目用画像とを交互にスクリーンSC上に結像させ、立体視装置2は、プロジェクター11の左目用画像と右目用画像との切換に同期して、左目用シャッター21と右目用シャッター22とを交互に開閉する。これにより、鑑賞者は左目で左目用画像を視認し、右目で右目用画像を視認するので、プロジェクター11が投射する視差画像を立体視できる。プロジェクター11は、左目用シャッター21と右目用シャッター22を開閉するタイミングを示す同期信号を立体視装置2に対して送信するエミッター111を備えている。エミッター111は、赤外LEDLightEmittingDiodeを所定周期で点灯及び消灯させることで、上記の同期信号として赤外線信号を送信する赤外線エミッターである。立体視装置2は、プロジェクター11から送信される同期信号を受信するレシーバー26と、左目用シャッター21及び右目用シャッター22を開閉させるシャッター駆動部27と、レシーバー26が受信した同期信号に従ってシャッター駆動部27を制御するコントローラー25とを備えている。図1には1つの立体視装置2のみを図示しているが、プロジェクター11が備えるエミッター111が送信する同期信号を複数の立体視装置2が受信することが可能であり、複数の人がそれぞれ立体視装置2を装着して立体画像を鑑賞できる。また、エミッター111は、立体視装置2を装着した鑑賞者に向けて同期信号を送信するよう配置されてもよいし、スクリーンSCに向けて同期信号を送信するよう配置されてもよく、この場合はスクリーンSCで反射した同期信号を立体視装置2が受信する。プロジェクター11は、外部装置から画像が入力されるインターフェースI/F101を備え、このインターフェース101には、パーソナルコンピューターや各種画像プレーヤー等の外部の画像供給装置図示略が接続される。インターフェース101は、例えば、USBインターフェース、有線または無線LANインターフェース、アナログ映像信号が入力されるVGA端子、デジタル映像信号が入力されるDVIDigitalVisualInterface、NTSC、PAL、SECAM等のコンポジット映像信号が入力されるS映像端子、コンポジット映像信号が入力されるRCA端子、コンポーネント映像信号が入力されるD端子、HDMI登録商標規格に準拠したHDMIコネクター等を備え、上記の端子やコネクターを介して信号を入出力するインターフェース回路を備えていてもよい。インターフェース101には、アナログ画像信号とデジタル画像データのどちらが入力される構成としてもよいが、以下の説明ではデジタル画像データが入力されるものとして説明する。プロジェクター11は、照明光学系31、光変調装置32及び投射光学系33を備える投射部3を有し、インターフェース101に入力された画像データに基づいて、投射部3によって投射画像をスクリーンSCに投射する。照明光学系31は、キセノンランプ、超高圧水銀ランプ、LED等からなる光源を備えている。また、照明光学系31は、光源が発した光を光変調装置32に導くリフレクター及び補助リフレクターを備えていてもよく、投射光の光学特性を高めるためのレンズ群図示略、偏光板、或いは光源が発した光の光量を光変調装置32に至る経路上で低減させる調光素子等を備えたものであってもよい。また、光変調装置32は、例えば透過型液晶パネルを備えて構成され、この液晶パネルに画像を形成する。この場合、光変調装置32は、カラーの投影を行うため、RGBの三原色に対応した3枚の液晶パネルを備え、照明光学系31からの光はRGBの3色の色光に分離され、各色光は対応する各液晶パネルに入射する。各液晶パネルを通過して変調された色光はクロスダイクロイックプリズム等の合成光学系によって合成され、投射光学系33に射出される。なお、光変調装置32は、3枚の透過型液晶パネルを用いた構成に限らず、例えば3枚の反射型の液晶パネルを用いることも可能であるし、1枚の液晶パネルとカラーホイールを組み合わせた方式、3枚のデジタルミラーデバイスDMDを用いた方式、1枚のデジタルミラーデバイスとカラーホイールを組み合わせた方式等により構成してもよい。光変調装置32として1枚のみの液晶パネルまたはDMDを用いる場合には、クロスダイクロイックプリズム等の合成光学系に相当する部材は不要である。また、液晶パネル及びDMD以外にも、光源が発した光を変調可能な構成であれば問題なく採用できる。投射光学系33は、投射する画像の拡大縮小および焦点の調整を行うズームレンズ、ズームの度合いを調整するズーム調整用モーター、フォーカスの調整を行うフォーカス調整用モーター等を備えている。投射光学系33は、光変調装置32で変調された入射光を、ズームレンズを用いてスクリーンSC上に投射し、結像させる。投射部3には、制御部120の制御に従って投射光学系33が備える各モーターを駆動する投射光学系駆動部図示略、制御部120の制御に従って照明光学系31の光源に電源を供給し、光源を点灯/消灯させる光源駆動部図示略が接続されている。インターフェース101には、レシーバーIC102、103が接続される。レシーバーIC102は、インターフェース101にプログレッシブ信号が入力された場合に、入力された画像データをFPGA104に出力する。これに対し、インターフェース101に入力された画像データがインターレース信号であった場合には、レシーバーIC103がインターレースプログレッシブ変更処理を実行し、処理後の画像データがレシーバーIC103からFPGA104に出力される。レシーバーIC102は、レシーバーIC103から入力される画像データについて、2D画像か3D画像かの判別を行う。FPGA104は、2D画像用の動作と3D画像用の動作とを制御部からの指示により切り替えて実行することができ、入力された画像データが2D画像データである場合には2D画像用の動作を実行し、3D画像データである場合には3D画像用の動作を行う。3D画像用の動作の実行時、FPGA104は、入力された3D画像データのフォーマットサイドバイサイドSidebySide、ラインバイラインLinebyLine、トップアンドボトムTopandBottom、フレームシーケンシャル等に合わせた処理を行って、左目用のフレームと右目用のフレームとを個別に生成する処理を行い、左目用のフレームの画像データと、右目用のフレームの画像データとを、それぞれ制御部120に出力する。プロジェクター11は、3D画像データを表示する場合に、左目用のフレームと右目用のフレームとを交互に表示するフレームシーケンシャル方式で表示する。このため、FPGA104は、3D画像用の動作において、後述するドライバーIC106から入力される制御信号S1に従って、エミッター111を点灯及び消灯させる。また、2D画像用の動作においては、FPGA104は、ドライバーIC106から左目用と右目用のフレームの切り替えタイミングを示す制御信号S1が入力されても、エミッター111を点灯させない。制御部120は、FPGA104から入力される左目用のフレームの画像データと右目用のフレームの画像データとをそれぞれ取得し、左目用のフレームと右目用のフレームとをフレームシーケンシャル方式で交互に表示するための映像信号を生成する。ここで生成される映像信号は、インターフェース101に入力された画像データの倍のフレームレートとなる。制御部120は、生成した映像信号をドライバーIC106に出力し、ドライバーIC106により、光変調装置32が備える液晶パネルに画像を描画させる。また、制御部120は、後述する操作パネル112及びリモコン受光部113から入力される操作信号によって指定されたカラーモードに合わせて画質を調整する処理、スクリーンSC上の投射画像の台形歪みを補正するキーストーン補正処理、光変調装置32の液晶パネルの表示解像度に合わせて画像データの解像度を変換する処理等を必要に応じて実行する。ドライバーIC106は、所定の駆動周波数で光変調装置32の液晶パネルを駆動し、制御部120から入力される映像信号に従って液晶パネルに描画を行う。また、ドライバーIC106は、液晶パネルの駆動周波数に合わせて左目用のフレームと右目用のフレームの切り替えタイミングを示す制御信号S1を生成し、FPGA104に出力する。また、制御部120には、プロジェクター11の本体に設けられた操作パネル112、及び、鑑賞者が使用するリモコン図示略から送信される赤外線信号を受光するリモコン受光部113が接続されている。操作パネル45のスイッチが操作された場合、及び、リモコンの操作に応じてリモコン受光部113が赤外線信号を受光した場合に、操作内容を示す操作信号が制御部120に入力される。さらに、制御部120は、プロジェクター11が備える各部の制御を実行し、例えばプロジェクター11の電源投入時にインターフェース101、レシーバーIC102、103、FPGA104、ドライバーIC106、エミッター111、及びリモコン受光部113の初期化処理等を実行し、動作中は操作パネル112及びリモコン受光部113から入力される操作信号に対応して、プロジェクター11の動作を制御する。また、制御部120にはROM130が接続されている。ROM130は、制御部120が実行するプログラム、及び、このプログラムの実行時に参照される設定値等の各種データを不揮発的に記憶し、具体的にはNANDフラッシュメモリーで構成される。図2及び図3は、制御部120を構成する処理装置の構成を詳細に示す図であり、図2はメインCPUの起動時の動作を示し、図3はサブCPUの起動時の動作を示す。これら図2及び図3には制御部120とともにROM130を図示する。図2に示すように、制御部120は2つのCPU121、122を備えており、これら2つのCPU121、122はいずれもROM130に接続され、CPU121、122及びROM130が処理装置を構成する。すなわち、本実施形態のプロジェクター11では、制御部120が有する2つのCPU121、122が一つのROM130を共有する構成となっている。CPU121は、NANDフラッシュI/Fインターフェース121aを介してROM130のCSChipSelectポート130a及びデータポート130bに接続されている。CSポート130aは、複数のROMが実装されている場合に、アクセス対象のROMを選択するためのポートであるが、図2の構成ではROMが一つしか実装されていないため、CSポート130aの入力は、常に選択状態を示すLow或いはHighとなっている。ROM130はNAND型のフラッシュメモリーである。このため、CPU121は、データライン120aを介してROM130に対して読出先頭アドレスを送信し、当該アドレスに格納されたデータを、データライン120aを介して受信する。このデータライン120aにはバススイッチ123選択スイッチが接続され、バススイッチ123はCPU122につながるデータライン120cに接続されている。このため、CPU121がデータライン120aを介してROM130からデータを読み出すことも、CPU122がバススイッチ123からデータライン120aを介してROM130を読み出すことも可能な構成となっている。また、CPU121のNANDフラッシュI/F121aには、セレクター124を介してROM130のCMDポート130cが接続されている。CSポート130aは、ROM130がREnリードイネーブル信号、WEnライトイネーブル信号、CLEコマンドラッチイネーブル信号、ALEアドレスラッチイネーブル信号を受信するポートである。セレクター124は、CPU121とCPU122とのいずれかを選択的にCMDポート130cに接続する。CPU121は、汎用IOポート121b、121c、121d、121eを備え、汎用IOポート121cはROM130のWPnWriteProtectポート130eに接続されている。R/Bポート130dはROM130のビジー状態を通知するポートであるが、NANDフラッシュ内のレジスターアクセスにより同等のステータスが取得できるため、本実施形態の構成ではポート130eへの制御信号は接続していない。このように、ROM130は、CSポート130a、CMDポート130c、及びWPnポート130eに、CPU121からの制御信号が入力される構成となっている。また、CMDポート130cにはセレクター124を介してCPU122も接続可能となっており、データポート130bには、CPU121、122の両方につながるデータライン120aが接続されている。一方、CPU122のNANDフラッシュI/F122aには、本来であれば、CPU122に対応して設けられるもう一つのROM図示略のCSポート、データポート、CMDポートが接続されるが、本実施形態ではCPU121、122がROM130を共有しているので、CSポートにつながるラインは不使用状態となっている。CPU122のデータライン120cはバススイッチ123を介してデータライン120aに接続され、信号ライン120dはセレクター124を介してROM130のCMDポート130cに接続されている。また、CPU122は、汎用IOポート122b、122c、122dを備えている。これら汎用IOポート122b、122cも、本実施形態ではCPU121、122がROM130を共有しているので、不使用状態となっている。そして、CPU121の汎用IOポート121dは、バススイッチ123及びセレクター124に対して切替信号S10を出力するポートである。切替信号S10は、バススイッチ123とセレクター124の両方に同時に入力され、バススイッチ123とセレクター124とをほぼ同時に切り替えさせる。切替信号S10の値がdisableの場合、バススイッチ123はCPU122に接続せず、セレクター124はCPU121につながる信号ライン120bを選択する。一方、切替信号S10の値がenableの場合、バススイッチ123はCPU122に接続し、セレクター124はCPU122につながる信号ライン120dを選択する。このように、CPU121が出力する切替信号S10によって、バススイッチ123とセレクター124の選択状態を切り替えて、ROM130にCPU121を接続する状態と、CPU122を接続する状態とを切り替えることができる。つまり、共有されるROM130に、CPU121がアクセスするか、CPU122がアクセスするかをCPU121が制御できる。さらに、CPU121が備える汎用IOポート121e識別信号入力ポートには識別信号S11が入力され、CPU122が備える汎用IOポート122d識別信号入力ポートには識別信号S12が入力される。識別信号S11、S12は、制御部120の外部のデバイスや回路から入力される信号であり、各CPU121、122に対してメインCPUとして動作するか、サブCPUとして動作するかを指定する信号である。識別信号S11、S12がLowであれば、その識別信号S11、S12が入力されたCPUはメインCPUとして動作し、識別信号S11、S12がHighであれば、その識別信号S11、S12が入力されたCPUはサブCPUとして動作する構成となっている。本実施形態では、CPU121に入力される識別信号S11が常にLowであり、CPU122に入力される識別信号S12が常にHighである。このため、プロジェクター11の電源が投入されると、CPU121はメインCPUとして起動し、CPU122はサブCPUとして起動する。起動時には、汎用IOポート121dから出力される切替信号S10の値はdisableとなっている。このため、バススイッチ123はデータライン120aとデータライン120cとを切り離した状態となっており、セレクター124は、CPU121につながる信号ライン120bを、CMDポート130cに接続している。ここで、制御部120の起動に係る一連の動作について、図2~図3及び図4のフローチャートを参照して説明する。図4は、制御部120の起動シーケンスを示すフローチャートである。プロジェクター11の電源が投入され、CPU121、122に識別信号S11、S12が入力されるとステップST11、メインCPUのリセットが解除されステップST12、CPU121はメインCPUとして起動するステップST13。ここで、メインCPUであるCPU121は、CPU122のリセット端子図示略に対して制御信号を出力しリセット状態を保持する。CPU121は、ROMの先頭アドレスに格納されている、メイン、サブ共通のブートプログラムを実行し、識別信号S11がLowであることから、ROM130内の当該アドレスに格納されているメインCPU用の読出位置のアドレスを取得するステップST14。ROM130の先頭アドレスに格納されているメイン、サブ共通のブートプログラムは、識別信号S11の端子状態によって、メイン、サブそれぞれのブートプログラムの格納先アドレスを与えるコードとなっているため、CPU122は、同様に、サブCPUの読み出し位置アドレスを取得することができる。図5には、ROM130のメモリーマップの例を示す。この図5に示すように、ROM130の記憶領域の先頭アドレス0x00にはCPU121とCPU122の共通のブートコードが格納され、この共通ブートコード中に、汎用IOポート121e、122dの入力値毎のジャンプ先のアドレスを含む命令が含まれている。この命令は、汎用IOポート121e、122dの入力値識別信号S11、S12の値がLowであればCPU121用メインCPU用のブートコードが格納されたアドレスにジャンプし、入力値がHighであればCPU122用サブCPU用のブートコードが格納されたアドレスにジャンプする命令である。CPU121は、図4のステップST14でアドレス0x00の共通ブートコードを参照し、汎用IOポート121eの入力値に対応する共通ブートコードの命令に従って、メインCPU用のブートコードが格納されたアドレスにジャンプしてブートコードをロードする。CPU121は、メインCPU用のブートコードに従ってブートシーケンスを実行するステップST15。これにより、CPU121が初期化され、上述した制御部120の画像処理機能、プロジェクター11全体の制御機能を実行可能となる。続いて、CPU121は、バススイッチ123及びセレクター124に対して出力する切替信号S10の値をenableに切り替えて、バススイッチ123及びセレクター124をCPU122側に切り替えさせるステップST16。これにより、制御部120は、図3に示す状態となる。図3に示す状態では、データライン120cがバススイッチ123を介してデータライン120aに接続され、CPU122がROM130のデータポート130bに接続されている。また、セレクター124は、信号ライン120dをCMDポート130cに接続しているので、CPU122がROM130に対し、アドレスを指定してプログラムをロード可能になっている。ここで、CSポート130a、WPnポート130eにはCPU121から引き続き信号が入力される。これらのポートへの入力は、制御部120の起動シーケンスの実行中において変化させる必要がないからである。CPU121は、切替信号S10をenableに切り替えてから、CPU122のリセット端子に出力する制御信号を切り替えることで、CPU122のリセットを解除するステップST17。これにより、CPU122が起動し、予め設定されている先頭の読出位置0x00にアクセスして共通ブートコード図5を参照し、汎用IOポート122dの入力値に対応する共通ブートコードの命令に従って、サブCPU用のブートコードが格納されたアドレスにジャンプしてブートコードをロードするステップST18。CPU122は、サブCPU用のブートコードに従ってブートシーケンスを実行するステップST19。これにより、CPU122が初期化され、上述した制御部120の画像処理機能、プロジェクター11全体の制御機能を実行可能となる。CPU122は、起動シーケンスの実行完了後に、CPU121に対して起動終了信号doneを出力しステップST20、CPU121は、CPU122から起動終了信号の入力を検出して、切替信号S10をdisableに切り替えることでバススイッチ123及びセレクター124をCPU121側に切り替えさせてステップST21、起動シーケンスを終了する。以上説明したように、本発明を適用した実施形態に係るプロジェクター11において、制御部120は、複数のCPU121、122と、これら複数のCPU121、122により共有されるROM130とを備え、少なくともいずれかのCPUここではCPU121がメインCPUとして起動し、メインCPU用の所定のアドレスに基づいてROM130から起動プログラムを読み出した後、他のCPUここではCPU122を起動させる制御を行い、メインCPUにより起動されたCPU122は、サブCPU用の所定のアドレスに従ってROM130からブートプログラムを読み出すので、複数のCPU121、122が競合することなくそれぞれブートプログラムを読み出してブートシーケンスを実行できる。これにより、各CPUの動作を調整する高機能な周辺回路等を必要としないシンプルな構成によって、複数のCPU121、122が一つのブート用ROM130を共有する構成を実現できる。また、制御部120は、ROM130のデータポート130bと各々のCPU121、122に接続され、メインCPUとして起動したCPU121の制御に従って、メインCPUと他のCPU122とを選択的に切り替えてROM130に接続するバススイッチ123を備え、メインCPUとして起動したCPU121は、バススイッチ123により他のCPU122をROM130のデータポート130bに接続させて、このCPUを起動させるので、バススイッチ123を設けた単純な構成によって、複数のCPUが競合することなく、それぞれ起動プログラムを読み出すことができる。また、ROM130はNAND型フラッシュROMにより構成され、バススイッチ123を介してROM130のデータポート130bにアドレスを示すデータが入力された場合に、このアドレスにより指定される記憶領域に格納されたブートプログラムがバススイッチ123を介して出力されるので、バススイッチ123を切り替えることによって、アドレスの指定とプログラムの読み出しを行うCPUを切り替えることができる。これにより、単純な回路構成によってROM130にアクセスするCPUを速やかに切り替えることができる。また、CPU121、122は、メインCPUとして起動するか否かを示す識別信号S11、S12が入力される汎用IOポート121e、122dを備え、この識別信号S11、S12に基づいて起動するので、バススイッチ123、セレクター124への制御信号をCPU122とも接続しておけば、外部からの識別信号S11、S12によってメインCPUとなるCPUを指定して起動させることができ、起動シーケンスの効率化を図ることができる。さらに、メインCPU用のブートプログラムが格納された所定のアドレス、及び、サブCPU用のブートプログラムが格納された所定のアドレスは、ROM130の先頭アドレスに、CPU121、122により読み取り可能に格納されているので、メインCPU用とサブCPU用のアドレスを予め設定しておく必要がなく、処理の効率化を図ることができる。そして、制御部120は、左目用画像と右目用画像とを表示することにより立体画像を表示するプロジェクター11の画像処理回路に配置され、左目用画像の画像信号と右目用画像の画像信号とが入力された場合に、これら入力された画像信号を合成する画像処理を行うものである。これにより、複数のCPUを備えた処理能力の高い制御部120によって、プロジェクター11における立体画像の画像処理を高速に実行することが可能となり、また、画像処理を行う回路の開発工数の削減を図ることができる。なお、上述した実施形態は本発明を限定するものではなく、上記実施形態とは異なる態様として本発明を適用することも可能である。例えば、上記実施形態においては2つのCPU121、122により一つのROM130を共有する構成を例に挙げて説明したが、本発明はこれに限定されるものではなく、3つ以上のCPUを備え、このうち一つのCPUがメインCPUとして起動し、残りのCPUがサブCPUとして起動するようにしてもよい。この場合、バススイッチ123、セレクター124は、3以上のCPUを選択的にROMに接続する構成であればよく、メインCPUは、複数のサブCPUを順次起動させ、バススイッチ123及びセレクター124によって複数のサブCPUを順次切り替えてROM130に接続すればよい。また、ROM130はNAND型フラッシュメモリーに限定されず、その他の構成からなる不揮発性メモリーであれば本発明を適用可能である。また、本発明の表示装置は、スクリーンSCに画像を投射するプロジェクターに限定されず、液晶表示パネルに画像/画像を表示する液晶モニターまたは液晶テレビ、或いは、PDPプラズマディスプレイパネルに画像/画像を表示するモニター装置またはテレビ受像機、OLEDOrganiclightemittingdiode、OELOrganicElectroLuminescence等と呼ばれる有機EL表示パネルに画像/画像を表示するモニター装置またはテレビ受像機等の自発光型の表示装置など、各種の表示装置も本発明の画像表示装置に含まれる。また、本実施形態ではプロジェクター11が立体視装置2に対して同期信号を送信する赤外線エミッターであるエミッター111を備えた構成を例に挙げて説明したが、本発明はこれに限定されるものではなく、Bluetooth登録商標やその他の無線信号を用いたエミッターにより、プロジェクター11と立体視装置2との間で同期信号を送受信する構成としてもよい。また、上記実施形態では、立体視装置2が、スクリーンSCに表示される視差画像のうち左目用画像のみを透過する左目用透過部として、液晶シャッター方式の左目用シャッター21を備え、右目用画像のみを透過する右目用透過部として右目用シャッター22を備えた構成を例に挙げて説明したが、本発明はこれに限定されるものではなく、立体視装置2が、表示された視差画像から左目用画像および右目用画像をそれぞれ分離する偏光フィルターを備えた構成としても良い。この立体視装置2に組み合わされる表示装置は、スクリーンSC或いは他の表示面に、視差画像として偏向軸方向が異なる左目用画像と右目用画像とを表示する。また、円偏向を利用して、回転方向が逆の左目用画像と右目用画像とを表示し、これらの左目用画像および右目用画像を立体視装置2のフィルターで分離してもよい。また、図1に示した立体視装置2及びプロジェクター11の各機能部は機能的構成を示すものであって、具体的な実装形態は特に制限されない。つまり、必ずしも各機能部に個別に対応する数のハードウェアが実装される必要はなく、少なくとも一部の構成については、一つのプロセッサーがプログラムを実行することで複数の機能部の機能を実現する構成とすることも勿論可能である。また、上記実施形態においてソフトウェアで実現されている機能の一部をハードウェアで実現してもよく、あるいは、ハードウェアで実現されている機能の一部をソフトウェアで実現してもよい。その他、表示システム10の具体的な細部構成について、本発明の趣旨を逸脱しない範囲で任意に変更可能である。