光電変換素子を有し、該光電変換素子をリセットしたときのリセット信号と、該光電変換素子に入射した光量に応じた画素信号とを出力する画素が、二次元の行列状に複数配置された画素部と、アナログ信号処理期間の間に、前記複数の画素の内、所定の1つの画素からの前記リセット信号および前記画素信号が順次入力される第1の容量と、前記画素信号と前記リセット信号との差を保持する第2の容量と、を具備し、前記画素信号と前記リセット信号の差に応じた差分信号を出力する、アナログ信号処理部と、前記アナログ信号処理部から出力された差分信号の大きさに応じた遅延時間でパルス信号を遅延させる遅延素子がリング状に複数段接続された遅延回路と、サンプリング期間の間に前記パルス信号が前記遅延回路内の前記遅延素子を伝播した段数を検出し、該検出した段数に基づいたデジタル信号を生成するアナログデジタル変換器と、前記アナログ信号処理期間の間は、前記第1の容量に前記所定の1つの画素からの前記リセット信号および前記画素信号が順次入力され、該第1の容量に入力された前記画素信号と前記リセット信号との差が前記第2の容量に入力されるように、該第1の容量が前記所定の1つの画素と前記第2の容量との間に接続され、前記サンプリング期間の間は、前記第1の容量が前記遅延回路内の前記複数の遅延素子のそれぞれの電源端子に接続されるように、前記第1の容量の接続を切り替える切り替え回路と、を備え、前記アナログ信号処理部、前記遅延回路、前記アナログデジタル変換器、および前記切り替え回路は、前記画素部の所定の1列毎または所定の複数列毎に配置され、前記画素部内の所定の1列または所定の複数列の画素は、それぞれ対応する1つの前記アナログ信号処理部に前記リセット信号および前記画素信号を出力する、ことを特徴とする固体撮像装置。前記切り替え回路は、前記複数の遅延素子の電源端子の内、電位の高い側の端子と、前記第1の容量の端子の内、電位の高い側の端子とを接続し、前記複数の遅延素子の電源端子の内、電位の低い側の端子と、前記第1の容量の端子の内、電位の低い側の端子とを接続するように、前記第1の容量の端子の接続を切り替える、ことを特徴とする請求項1に記載の固体撮像装置。前記切り替え回路は、前記サンプリング期間が開始される前に、前記第1の容量の電位の高い側の端子を、所定の基準電源に接続し、前記サンプリング期間に先立って前記第1の容量に前記所定の基準電源の電位を保持させる、ことを特徴とする請求項1または請求項2に記載の固体撮像装置。前記所定の基準電源は、前記アナログ信号処理部に供給される基準電源である、ことを特徴とする請求項3に記載の固体撮像装置。しかしながら、一般的にコンデンサを、CMOSのデジタル回路で実現するために必要な回路面積は、他のデジタル回路例えば、遅延素子DU1に比べて非常に大きい。従って、図10に示した特許文献2で開示された構成のA/D変換回路の回路面積も大きくなってしまう。このため、特許文献1に開示されたような、画素部の列毎にA/D変換回路を配置する固体撮像装置に、特許文献2で開示された構成のA/D変換回路をそのまま適用して画素部の列毎に搭載すると、固体撮像装置の回路面積が大きくなり、固体撮像装置が大型化してしまうという問題がある。特に、近年の固体撮像装置では高画素数化の傾向があり、この高画素数化に伴って画素部の列毎に搭載するA/D変換回路の数が増加すると、A/D変換回路を搭載した固体撮像装置自体を実現することができないということにもなる。本発明は、上記の課題認識に基づいてなされたものであり、列毎にA/D変換回路を搭載する場合でも、固体撮像装置を大型化させることなく、各列のA/D変換回路の動作に起因する入力およびGNDの電圧レベルの変動を低減し、各列に備えたA/D変換回路から出力されるデジタル値の変動誤差を低減することができる固体撮像装置を提供することを目的としている。上記の課題を解決するため、本発明の固体撮像装置は、光電変換素子を有し、該光電変換素子をリセットしたときのリセット信号と、該光電変換素子に入射した光量に応じた画素信号とを出力する画素が、二次元の行列状に複数配置された画素部と、アナログ信号処理期間の間に、前記複数の画素の内、所定の1つの画素からの前記リセット信号および前記画素信号が順次入力される第1の容量と、前記画素信号と前記リセット信号との差を保持する第2の容量と、を具備し、前記画素信号と前記リセット信号の差に応じた差分信号を出力する、アナログ信号処理部と、前記アナログ信号処理部から出力された差分信号の大きさに応じた遅延時間でパルス信号を遅延させる遅延素子がリング状に複数段接続された遅延回路と、サンプリング期間の間に前記パルス信号が前記遅延回路内の前記遅延素子を伝播した段数を検出し、該検出した段数に基づいたデジタル信号を生成するアナログデジタル変換器と、前記アナログ信号処理期間の間は、前記第1の容量に前記所定の1つの画素からの前記リセット信号および前記画素信号が順次入力され、該第1の容量に入力された前記画素信号と前記リセット信号との差が前記第2の容量に入力されるように、該第1の容量が前記所定の1つの画素と前記第2の容量との間に接続され、前記サンプリング期間の間は、前記第1の容量が前記遅延回路内の前記複数の遅延素子のそれぞれの電源端子に接続されるように、前記第1の容量の接続を切り替える切り替え回路と、を備え、前記アナログ信号処理部、前記遅延回路、前記アナログデジタル変換器、および前記切り替え回路は、前記画素部の所定の1列毎または所定の複数列毎に配置され、前記画素部内の所定の1列または所定の複数列の画素は、それぞれ対応する1つの前記アナログ信号処理部に前記リセット信号および前記画素信号を出力する、ことを特徴とする。また、本発明の前記切り替え回路は、前記複数の遅延素子の電源端子の内、電位の高い側の端子と、前記第1の容量の端子の内、電位の高い側の端子とを接続し、前記複数の遅延素子の電源端子の内、電位の低い側の端子と、前記第1の容量の端子の内、電位の低い側の端子とを接続するように、前記第1の容量の端子の接続を切り替える、ことを特徴とする。また、本発明の前記切り替え回路は、前記サンプリング期間が開始される前に、前記第1の容量の電位の高い側の端子を、所定の基準電源に接続し、前記サンプリング期間に先立って前記第1の容量に前記所定の基準電源の電位を保持させる、ことを特徴とする。また、本発明の前記所定の基準電源は、前記アナログ信号処理部に供給される基準電源である、ことを特徴とする。本発明によれば、列毎にA/D変換回路を搭載する場合でも、固体撮像装置を大型化させることなく、各列のA/D変換回路の動作に起因する入力およびGNDの電圧レベルの変動を低減し、各列に備えたA/D変換回路から出力されるデジタル値の変動誤差を低減することができるという効果が得られる。<第1の実施形態>以下、本発明の実施形態について、図面を参照して説明する。図1は、本第1の実施形態における固体撮像装置の概略構成を示したブロック図である。図1に示した固体撮像装置100は、複数の画素2が行列状に配置された画素部1と、信号処理部3と、垂直駆動部7と、水平駆動部8と、制御回路9とを備えている。また、信号処理部3は、複数のアナログ信号処理回路51~54と、複数のA/D変換回路41~44と、複数の切り替え回路61~64とを備えている。また、それぞれのA/D変換回路41~44は、遅延回路411~441と、パルス通過段数検出回路部412~442とを備えている。なお、図1に示した固体撮像装置100において、図8に示した固体撮像装置の構成要素と同様の構成要素には、同一の符号を付与している。なお、以下の説明においては、固体撮像装置100のアナログ信号処理回路として、CDS回路を備えた場合について説明する。そして、アナログ信号処理回路51~54をそれぞれ、CDS回路51~54と表す。また、以下の説明において、CDS回路51~54のいずれか1つを示すときには、CDS回路5という。また、A/D変換回路41~44のいずれか1つを示すときには、A/D変換回路4という。また、切り替え回路61~64のいずれか1つを示すときには、切り替え回路6という。画素2は、光電変換素子である。画素2は、垂直駆動部7によって自画素2が選択されると入射光量に応じたレベルの画素信号を出力する。垂直駆動部7は、画素部1から読み出す画素2の行を選択する回路である。垂直駆動部7は、画素部1から読み出す画素2の行に応じた画素選択信号φSLを、画素部1に出力する。信号処理部3は、画素部1の各列の画素2から出力された画素信号を処理し、さらにアナログデジタル変換した後のデジタル信号を、画素部1の各列のデジタル画像信号として出力する。なお、信号処理部3に関する詳細な説明は、後述する。水平駆動部8は、信号処理部3から出力されたデジタル画像信号を、画素部1の列毎に出力させる回路である。水平駆動部8は、デジタル画像信号を出力する画素部1の列に応じた読み出し制御信号φHを信号処理部3に出力する。制御回路9は、信号処理部3における画像信号の処理タイミングを制御する回路である。制御回路9は、信号処理部3によって行う画像信号の処理タイミングに応じて、信号処理部3内のCDS回路5を制御するためのクランプ信号φCLPおよびサンプル信号φSHと、信号処理部3内の切り替え回路6を制御するための切り替え信号φPCとを、信号処理部3に出力する。また、制御回路9は、画素部1の各列の画素2から信号処理部3に出力された画素信号をアナログデジタル変換するための入力パルスφPLを信号処理部3に出力する。なお、制御回路9における信号処理部3の制御タイミングに関する詳細な説明は、後述する。信号処理部3内のCDS回路51~54は、画素部1の列毎にそれぞれ配置され、制御回路9から入力されたクランプ信号φCLPおよびサンプル信号φSHに応じて、画素2から読み出された画素信号を処理し、処理後の画素信号を、対応するA/D変換回路41~44に出力する。なお、CDS回路51~54で示したCDS回路5に続く数字は、画素部1の列の番号を示す。信号処理部3内のA/D変換回路41~44は、画素部1の列毎にそれぞれ配置され、制御回路9から入力された入力パルスφPLに応じて、CDS回路51~54からそれぞれ入力された処理後の画素信号をアナログデジタル変換する時間軸計測型A/D変換器である。A/D変換回路41~44は、アナログデジタル変換した後のデジタル値をデジタル画像信号として、水平駆動部8から入力された読み出し制御信号φHに応じて順次出力する。なお、A/D変換回路41~44で示したA/D変換回路4に続く数字は、画素部1の列の番号を示す。なお、A/D変換回路41~44に備えた、遅延回路411~441のそれぞれは、図7に示したA/D変換回路に備えた遅延回路11と同様の構成である。また、パルス通過段数検出回路部412~442のそれぞれは、図7に示したA/D変換回路におけるカウンタ12と、ラッチ回路13と、ラッチエンコーダ回路14とを併せた構成の回路である。信号処理部3内の切り替え回路61~64は、画素部1の列毎にそれぞれ配置され、制御回路9から入力された切り替え信号φPCに応じて、CDS回路51~54内の容量の接続を切り替える回路である。CDS回路51~54は、切り替え回路61~64による容量の接続の切り替えによって、A/D変換回路41~44のそれぞれに備えた遅延回路411~441の入力およびGNDの電圧レベルの変動を抑える構成に切り替わる。切り替え回路6は、制御回路9に応じて、A/D変換回路4がアナログデジタル変換を行う期間以下、A/D変換期間というの間、CDS回路5内の容量が切り替わる。なお、切り替え回路61~64で示した切り替え回路6に続く数字は、画素部1の列の番号を示す。ここで、本第1の実施形態の固体撮像装置100の動作について説明する。なお、以下の説明において固体撮像装置100内に備えた画素部1の特定の列を表すときには、図1に示した画素部1の4列目を例として説明する。また、その他の画素部1の列の動作は、画素2から出力される画素信号の電圧レベルが異なる以外は、以下に説明する画素部1の4列目の動作と同様であるため、詳細な説明は省略する。初めに、垂直駆動部7が画素選択信号φSLをHighレベルにして、画素部1の1行目の画素2を選択すると、選択された1行目の各画素2から読み出された画素信号が、信号処理部3にそれぞれ出力される。なお、選択された各画素2からは、自画素2内の光電変換素子をリセットしたときに出力されるリセットレベルの画素信号と、入射光量に応じた信号レベルの画素信号との2つの画素信号が出力される。そして、信号処理部3内のCDS回路51では、対応した画素2から入力されたリセットレベルと信号レベルとの差分処理を行うことによって、画素2をリセットしたときのノイズを抑圧した差分信号を生成し、生成した差分信号を入力信号Vinとして、対応したA/D変換回路41に出力する。これにより、ノイズ抑圧された画素信号差分信号がA/D変換回路41に備えた遅延回路411内の遅延素子の電源電圧として供給される。続いて、制御回路9は、それぞれのA/D変換回路4に出力する入力パルスφPLをHighレベルにする。これにより、A/D変換回路41に備えた遅延回路411内の遅延素子は、電源電圧として供給された差分信号入力信号VinとGND間の電圧差に応じた遅延時間で入力パルスφPLを遅延させる。そして、遅延回路411は、各遅延素子の遅延時間に応じた周波数を有するパルス信号φCKを発生する。そして、パルス通過段数検出回路部412内のカウンタ12は、遅延回路411が発生したパルス信号φCKに基づいて、入力パルスφPLが遅延回路411内を周回した周回数を計数する。その後、予め定められた一定期間が経過した後に、パルス通過段数検出回路部412内のラッチエンコーダ回路14は、遅延回路411内の各遅延素子の出力に基づいて、遅延回路411内でのパルス信号φCKの位置情報を検出する。また、パルス通過段数検出回路部412内のラッチ回路13は、カウンタ12から出力された計数結果を保持ラッチする。その後、制御回路9が入力パルスφPLをLowレベルにする。これにより、遅延回路411内での入力パルスφPLの遅延が停止し、パルス信号φCKの生成が終了する。そして、ラッチ回路13が保持している入力パルスφPLの周回数と、ラッチエンコーダ回路14が検出したパルス信号φCKの位置情報とに基づいて、CDS回路51から入力された差分信号入力信号Vin、すなわち、画素部1の4列目の画素2から出力されたノイズ抑圧後の画素信号に応じたデジタル信号を、A/D変換回路41が出力するデジタル画像信号デジタル値として出力とする。続いて、水平駆動部8は、読み出し制御信号φHを順次Highレベルとする。これにより、信号処理部3内の各A/D変換回路4が出力するデジタル画像信号が順次選択され、固体撮像装置100の撮像信号として外部に出力される。また、垂直駆動部7が画素選択信号φSLをLowレベルにして、画素部1の1行目の画素2からの読み出しを完了する。以降、同様に、画素部1の他の行の画素2からの読み出し動作を繰り返すことにより、2行目以降の画素2からの読み出しを順次行うことによって、固体撮像装置100に備えた画素部1の全ての画素2の読み出しを行う。<第1の構成>次に、本第1の実施形態の固体撮像装置100に具備された第1の構成の信号処理部3について説明する。図2は、本第1の実施形態の固体撮像装置100に具備された信号処理部3の第1の概略構成を示したブロック図である。図2では、画素部1の1列分の信号処理部3内の構成要素のみを示している。図2に示した信号処理部301は、CDS回路5と、A/D変換回路4と、切り替え回路6とを備えている。CDS回路5は、画素2から読み出された画素信号に含まれる信号成分の電圧レベル以下、信号レベルというとリセット成分の電圧レベル以下、リセットレベルというとの差分処理を行う。これにより、それぞれの画素2の信号レベルからリセットレベルをノイズとして差し引いた画素信号が生成される。そして、CDS回路5は、差分処理を行った画素信号の電圧レベル以下、差分信号というを保持し、保持している差分信号を入力信号VinとしてA/D変換回路4に出力する。CDS回路5は、クランプ容量Cclpと、クランプスイッチCLPと、サンプルスイッチSHと、サンプル容量Cshと、バッファ501とを備えている。クランプスイッチCLPは、制御回路9から入力されたクランプ信号φCLPに応じて、クランプ容量Cclpの一端端子bと基準電圧Vrefとを接続するスイッチである。サンプルスイッチSHは、制御回路9から入力されたサンプル信号φSHに応じて、クランプ容量Cclpの一端端子bと、サンプル容量Cshの一端端子cおよびバッファ501の入力端子とを接続するスイッチである。クランプ容量Cclpは、画素2から読み出された画素信号に含まれるリセットレベルを保持する。また、クランプ容量Cclpは、A/D変換回路4がアナログデジタル変換を行っているときのバイパスコンデンサともなる。サンプル容量Cshは、画素2からリセットレベルの画素信号が出力されているときに、基準電圧Vrefの電圧レベル以下、基準レベルVrefというを保持する。また、サンプル容量Cshは、画素2から信号レベルの画素信号が出力されているときに、信号レベルからリセットレベルを減算した差分信号を保持する。サンプル容量Cshは、保持している差分信号を、バッファ501を介して、アナログデジタル変換の対象の入力信号VinとしてA/D変換回路4に出力する。A/D変換回路4は、CDS回路5から入力された差分信号をアナログデジタル変換し、アナログデジタル変換後のデジタル値をデジタル画像信号として出力する。A/D変換回路4は、遅延回路401と、カウンタ12と、ラッチ回路13と、ラッチエンコーダ回路14とを備えている。なお、以下の説明においては、カウンタ12と、ラッチ回路13と、ラッチエンコーダ回路14とを併せて、パルス通過段数検出回路部ともいう。遅延回路401は、リング状に接続された複数の遅延素子図2においては、1つの遅延素子AND1と複数の遅延素子DU1によって構成される。遅延回路401内の各遅延素子には、CDS回路5から入力された差分信号が、アナログデジタル変換の対象となる入力信号Vinとして供給される。遅延回路401内の各遅延素子は、供給された入力信号Vinを電源電圧として、その信号レベルとGND間の電圧差に応じた遅延時間で入力パルスφPLを遅延させる。そして、遅延回路401は、各遅延素子の遅延時間に応じた周波数を有するパルス信号φCKを発生する。カウンタ12は、遅延回路401が発生したパルス信号φCK、すなわち、入力パルスφPLが遅延回路401内を周回した周回数を計数し、その計数結果をデジタル信号φD1として出力する。ラッチ回路13は、カウンタ12から出力されたデジタル信号φD1を保持ラッチし、保持したデジタル信号をデジタル信号φD2として出力する。ラッチエンコーダ回路14は、遅延回路401内の各遅延素子の出力を取り込み、入力パルスφPLが通過した遅延回路401内の遅延素子の通過段数、すなわち、パルス信号φCKの遅延回路401内の位置情報を検出し、その検出結果をデジタル信号φD3として出力する。A/D変換回路4は、ラッチ回路13の出力であるデジタル信号φD2を上位ビットのデータとし、ラッチエンコーダ回路14の出力であるデジタル信号φD3を下位ビットのデータとして、入力信号Vinの信号レベル、すなわち、CDS回路5から入力された差分信号に応じたデジタル信号φD4を出力する。このデジタル信号φD4が、A/D変換回路4によってアナログデジタル変換されたデジタル画像信号デジタル値である。切り替え回路6は、制御回路9から入力された切り替え信号φPCに応じて、CDS回路5内のクランプ容量Cclpの接続を切り替える。切り替え回路6は、切り替えスイッチPC_Aと、切り替えスイッチPC_Bとを備えている。切り替えスイッチPC_Aは、制御回路9から入力された切り替え信号φPCに応じて、CDS回路5内のクランプ容量Cclpの一端端子bと、遅延回路401のGND端子とを接続するスイッチである。切り替えスイッチPC_Bは、制御回路9から入力された切り替え信号φPCに応じて、CDS回路5内のクランプ容量Cclpの他端端子aと、遅延回路401の入力信号Vinの入力端子とを接続するスイッチである。切り替え回路6は、切り替えスイッチPC_Aおよび切り替えスイッチPC_BによってCDS回路5内のクランプ容量Cclpの接続を切り替えることによって、クランプ容量Cclpを、A/D変換回路4の入力信号Vinの入力端子とGND端子との間のバイパスコンデンサとする。これにより、A/D変換回路4がアナログデジタル変換を行っているA/D変換期間における入力信号VinおよびGNDの電圧レベルの変動が抑えられ、A/D変換回路4から出力されるデジタル画像信号デジタル値の変動誤差を低減することができる。次に、本第1の実施形態の固体撮像装置100に具備された信号処理部3において、A/D変換回路4の入力信号Vinの入力端子とGND端子との間の電圧レベルの変動を抑える動作について説明する。図3は、本第1の実施形態の固体撮像装置100に具備された第1の構成の信号処理部301における動作タイミングを示したタイミングチャートである。信号処理部301の動作は、制御回路9によって制御される。なお、図3においては、画素部1内の画素2から入力される画素信号、信号処理部301内でA/D変換回路4に出力される入力信号Vin、CDS回路5および切り替え回路6の動作を制御するために制御回路9から入力される制御信号クランプ信号φCLPとサンプル信号φSH、および切り替え信号φPC、およびA/D変換回路4によってアナログデジタル変換を行うために制御回路9から入力される入力パルスφPLを示している。制御回路9から入力されるクランプ信号φCLP、サンプル信号φSH、および切り替え信号φPCは、それぞれクランプスイッチCLP、サンプルスイッチSH、および切り替えスイッチPC_Aと切り替えスイッチPC_Bとを駆動する駆動信号である。なお、以下の説明においては、駆動信号がHighレベルのときに各スイッチがON短絡し、Lowレベルのときに各スイッチがOFF開放するものとして説明を行う。まず、制御回路9は、画素部1内の画素2からリセットレベルの画素信号が入力されているタイミングt1において、クランプ信号φCLPをHighレベルにしてクランプスイッチCLPをONし、サンプル信号φSHをHighレベルにしてサンプルスイッチSHをONする。これにより、クランプ容量Cclpの端子aはリセットレベルになり、クランプ容量Cclpの端子bとサンプル容量Cshの端子cは基準レベルVrefになる。そして、クランプ容量Cclpは、リセットレベルと基準レベルVrefとの差に応じた電圧レベル以下、ノイズレベルというを保持し、サンプル容量Cshは、基準レベルVrefを保持する。また、バッファ501には、サンプル容量Cshが保持した基準レベルVrefが入力され、バッファ501から基準レベルVrefに応じた電圧レベルの入力信号Vinが出力される。続いて、制御回路9は、タイミングt2において、クランプ信号φCLPをLowレベルにしてクランプスイッチCLPをOFFする。その後、画素部1内の画素2から出力されている画素信号が、リセットレベルから信号レベルに変化することによって、サンプル容量Cshの端子aも信号レベルに変化し、クランプ容量Cclpの端子bは、ノイズレベルと信号レベルとの差に応じた電圧レベル以下、信号レベルVsigというとなる。この信号レベルVsigは、画素2をリセットしたときのノイズを抑圧した差分信号、すなわち、アナログデジタル変換の対象となるノイズ抑圧後の画素信号である。続いて、制御回路9は、タイミングt3において、サンプル信号φSHをLowレベルにしてサンプルスイッチSHをOFFする。これにより、サンプル容量Cshには、信号レベルVsigが保持される。そして、バッファ501には、サンプル容量Cshが保持した信号レベルVsigが入力され、バッファ501から信号レベルVsigに応じた電圧レベルの入力信号Vinが出力される。続いて、制御回路9は、タイミングt4において、切り替え信号φPCをHighレベルにして、切り替え回路6内の切り替えスイッチPC_Aおよび切り替えスイッチPC_BをONする。これにより、クランプ容量Cclpの端子bは、A/D変換回路4に備えた遅延回路401のGND端子に接続され、クランプ容量Cclpの端子aは、遅延回路401の入力信号Vinの入力端子、すなわち、遅延回路401内の遅延素子の電源端子に接続される。これにより、クランプ容量Cclpは、A/D変換回路4の入力信号Vinの入力端子とGND端子との間のバイパスコンデンサとして使用される。その後、制御回路9が入力パルスφPLをHighレベルにする。これにより、A/D変換回路4が、ノイズ抑圧後の画素信号の電圧レベルである信号レベルVsigのアナログデジタル変換を開始する。そして、予め定めたA/D変換期間が経過したタイミングt5において、制御回路9が入力パルスφPLをLowレベルにすると、A/D変換回路4は、アナログデジタル変換したデジタル画像信号デジタル値を出力する。また、制御回路9は、タイミングt5において、切り替え信号φPCをLowレベルにして、切り替え回路6内の切り替えスイッチPC_Aおよび切り替えスイッチPC_BをOFFする。これにより、クランプ容量Cclpの端子bは、A/D変換回路4に備えた遅延回路401のGND端子から切り離され、クランプ容量Cclpの端子aは、遅延回路401の入力信号Vinの入力端子、すなわち、遅延回路401内の遅延素子の電源端子から切り離される。これにより、クランプ容量Cclpは、CDS回路5内に備えたクランプ容量として使用される。タイミングt6以降、タイミングt1~タイミングt5と同様に、制御回路9がクランプ信号φCLPとサンプル信号φSH、および切り替え信号φPCを制御し、制御回路9が、入力パルスφPLを制御することによって、画素部1のその他の行のデジタル画像信号デジタル値を出力する。このように、制御回路9が切り替えスイッチPC_Aおよび切り替えスイッチPC_Bを制御することによって、A/D変換期間中のクランプ容量Cclpの一端端子bが遅延回路401のGNDに接続され、クランプ容量Cclpの他端端子aが遅延回路401の電源端子に接続された状態にする。すなわち、遅延回路401が入力パルスφPLを遅延させる動作中に、クランプ容量Cclpは、遅延回路401の入力、GNDに接続されてバイパスコンデンサの役割を担う。そして、クランプ容量Cclpは、それぞれのA/D変換回路4において入力パルスφPLが複数の遅延素子を通過している状況に応じて変化する遅延回路401の入力、GNDに流れる電流の変動分を供給する。これにより、それぞれのA/D変換回路4の入力配線、画素部1の1行分の画素2からそれぞれ出力される画素信号の電圧レベル、入力パルスφPLが通過する遅延回路401の動作状況などに応じて各A/D変換回路4に共通して配線されたGNDに流れる電流の変動を低減することができる。上記に述べたように、本第1の構成の信号処理部301では、A/D変換期間中に、CDS回路5内のクランプ容量Cclpを、A/D変換回路4内の遅延回路401のバイパスコンデンサとして使用することができる。これにより、本第1の構成の信号処理部301では、新たにバイパスコンデンサを設けることなく、特許文献2で開示されたバイパスコンデンサを配置したA/D変換回路と同様に、A/D変換回路4内の遅延回路401の入力およびGNDの電圧レベルの変動を抑える構成を実現することができる。この構成により、本第1の実施形態の固体撮像装置100では、A/D変換回路4の動作中に遅延回路401の電源、GND間に流れる電流を一定にすることができるため、画素部1の列毎にA/D変換回路4を設けた場合においても、A/D変換回路4内の遅延回路401の入力、GNDの変動を低減することができ、アナログデジタル変換の処理におけるノイズを低下させることができる。<第2の構成>次に、本第1の実施形態の固体撮像装置100に具備された第2の構成の信号処理部3について説明する。図4は、本第1の実施形態の固体撮像装置100に具備された信号処理部3の第2の概略構成を示したブロック図である。図4では、画素部1の1列分の信号処理部3内の構成要素のみを示している。図4に示した信号処理部302は、CDS回路5と、A/D変換回路4と、切り替え回路6とを備えている。なお、図4に示した信号処理部302において、図2に示した信号処理部301の構成要素と同様の構成要素には、同一の符号を付与している。信号処理部302と、図2に示した信号処理部301とを比較すると、切り替え回路6内の切り替えスイッチPC_Aおよび切り替えスイッチPC_Bのクランプ容量Cclp側の接続が異なっているのみである。より具体的には、切り替えスイッチPC_Aが、CDS回路5内のクランプ容量Cclpの他端端子aと遅延回路401のGND端子とを接続し、切り替えスイッチPC_Bが、CDS回路5内のクランプ容量Cclpの一端端子bと遅延回路401の入力信号Vinの入力端子とを接続する構成となっていることのみが異なる。なお、信号処理部302における動作タイミングは、図3に示した信号処理部301における動作タイミングと同様であるため、詳細な説明は省略する。図4に示した構成の信号処理部302においても、遅延回路401が入力パルスφPLを遅延させる動作中に、クランプ容量Cclpが、遅延回路401の入力、GNDに接続され、バイパスコンデンサの役割を担うことができ、図2に示した信号処理部301と同様の効果を得ることができる。なお、切り替え回路6内の切り替えスイッチPC_Aおよび切り替えスイッチPC_Bの接続を、図2に示した信号処理部301または図4に示した信号処理部302のいずれの接続とするかは、遅延回路401内の各遅延素子の電源端子の電位の高い側と、クランプ容量Cclpの端子の電位の高い側とを接続するようにすることが望ましい。<第2の実施形態>次に、本発明の第2の実施形態の固体撮像装置について説明する。本第2の実施形態の固体撮像装置は、図1に示した第1の実施形態の固体撮像装置100とほぼ同様の構成である。従って、本第2の実施形態の固体撮像装置の説明においては、図1に示した第1の実施形態の固体撮像装置100を参照して説明し、それぞれの構成要素に関しては、異なる動作のみを説明して、詳細な説明は省略する。制御回路9は、信号処理部3における画像信号の処理タイミングを制御する回路である。ただし、本第2の実施形態の固体撮像装置に備えた制御回路9は、信号処理部3に備えた切り替え回路6内の切り替えスイッチPC_Aおよび切り替えスイッチPC_Bをそれぞれ制御する。より具体的には、制御回路9は、切り替えスイッチPC_Aを制御するための切り替え信号φPC1と、切り替えスイッチPC_Bを制御するための切り替え信号φPC2とを信号処理部3に出力する。なお、本第2の実施形態の固体撮像装置に備えた制御回路9における信号処理部3の制御タイミングに関する詳細な説明は、後述する。信号処理部3内の切り替え回路6は、画素部1の列毎にそれぞれ配置され、制御回路9から入力された切り替え信号φPC1および切り替え信号φPC2に応じて、CDS回路5内の容量の接続を切り替え、CDS回路5をA/D変換回路4のそれぞれに備えた遅延回路401の入力およびGNDの電圧レベルの変動を抑える構成に切り替える。なお、本第2の実施形態の固体撮像装置の動作は、信号処理部3に備えた切り替え回路6内の切り替えスイッチPC_Aおよび切り替えスイッチPC_Bの駆動と、信号処理部3に備えたCDS回路5内のクランプスイッチCLPの駆動とが異なる以外は、図1に示した第1の実施形態の固体撮像装置100の動作と同様であるため、詳細な説明は省略する。次に、本第2の実施形態の固体撮像装置に具備された信号処理部3について説明する。図5は、本第2の実施形態の固体撮像装置に具備された信号処理部3の概略構成を示したブロック図である。図5では、画素部1の1列分の信号処理部3内の構成要素のみを示している。図5に示した信号処理部312は、CDS回路5と、A/D変換回路4と、切り替え回路6とを備えている。なお、図5に示した信号処理部312において、図2に示した信号処理部301および図4に示した信号処理部302の構成要素と同様の構成要素には、同一の符号を付与している。信号処理部312と、図4に示した信号処理部302とを比較すると、信号処理部312では、切り替え回路6内の切り替えスイッチPC_Aを制御する切り替え信号が、切り替え信号φPC1となり、切り替えスイッチPC_Bを制御する切り替え信号が、切り替え信号φPC2となっていることのみが異なる。従って、信号処理部312の説明においては、信号処理部312の構成要素に関して、異なる動作のみを説明して、詳細な説明は省略する。切り替え回路6は、制御回路9から入力された切り替え信号φPC1および切り替え信号φPC2に応じて、CDS回路5内のクランプ容量Cclpの接続を切り替える。切り替え回路6は、切り替えスイッチPC_Aと、切り替えスイッチPC_Bとを備えている。切り替えスイッチPC_Aは、制御回路9から入力された切り替え信号φPC1に応じて、CDS回路5内のクランプ容量Cclpの他端端子aと、遅延回路401のGND端子とを接続するスイッチである。切り替えスイッチPC_Bは、制御回路9から入力された切り替え信号φPC2に応じて、CDS回路5内のクランプ容量Cclpの一端端子bと、遅延回路401の入力信号Vinの入力端子とを接続するスイッチである。切り替え回路6は、切り替えスイッチPC_Aおよび切り替えスイッチPC_BによってCDS回路5内のクランプ容量Cclpの接続を切り替えることによって、図2に示した信号処理部301および図4に示した信号処理部302と同様に、クランプ容量Cclpを、A/D変換回路4の入力信号Vinの入力端子とGND端子との間のバイパスコンデンサとする。これにより、A/D変換回路4がアナログデジタル変換を行っているA/D変換期間における入力信号VinおよびGNDの電圧レベルの変動が抑えられ、A/D変換回路4から出力されるデジタル画像信号デジタル値の変動誤差を低減することができる。次に、本第2の実施形態の固体撮像装置に具備された信号処理部3において、A/D変換回路4の入力信号Vinの入力端子とGND端子との間の電圧レベルの変動を抑える動作について説明する。図6は、本第2の実施形態の固体撮像装置に具備された信号処理部3における動作タイミングを示したタイミングチャートである。信号処理部312の動作は、制御回路9によって制御される。なお、図6においては、画素部1内の画素2から入力される画素信号、信号処理部301内でA/D変換回路4に出力される入力信号Vin、CDS回路5の動作を制御するために制御回路9から入力される制御信号クランプ信号φCLPとサンプル信号φSH、切り替え回路6の動作を制御するために制御回路9から入力される制御信号切り替え信号φPC1と切り替え信号φPC2、およびA/D変換回路4によってアナログデジタル変換を行うために制御回路9から入力される入力パルスφPLを示している。制御回路9から入力されるクランプ信号φCLP、サンプル信号φSH、および切り替え信号φPC1と切り替え信号φPC2は、それぞれクランプスイッチCLP、サンプルスイッチSH、および切り替えスイッチPC_Aと切り替えスイッチPC_Bとを駆動する駆動信号である。なお、以下の説明においては、駆動信号がHighレベルのときに各スイッチがON短絡し、Lowレベルのときに各スイッチがOFF開放するものとして説明を行う。まず、制御回路9は、画素部1内の画素2からリセットレベルの画素信号が入力されているタイミングt1において、クランプ信号φCLPをHighレベルにしてクランプスイッチCLPをONし、サンプル信号φSHをHighレベルにしてサンプルスイッチSHをONする。これにより、クランプ容量Cclpの端子aはリセットレベルになり、クランプ容量Cclpの端子bとサンプル容量Cshの端子cは基準レベルVrefになる。そして、クランプ容量Cclpは、リセットレベルと基準レベルVrefとの差に応じたノイズレベルを保持し、サンプル容量Cshは、基準レベルVrefを保持する。また、バッファ501には、サンプル容量Cshが保持した基準レベルVrefが入力され、バッファ501から基準レベルVrefに応じた電圧レベルの入力信号Vinが出力される。続いて、制御回路9は、タイミングt2において、クランプ信号φCLPをLowレベルにしてクランプスイッチCLPをOFFする。その後、画素部1内の画素2から出力されている画素信号が、リセットレベルから信号レベルに変化することによって、サンプル容量Cshの端子aも信号レベルに変化し、クランプ容量Cclpの端子bは、ノイズレベルと信号レベルとの差に応じた信号レベルVsigとなる。この信号レベルVsigは、画素2をリセットしたときのノイズを抑圧した差分信号、すなわち、アナログデジタル変換の対象となるノイズ抑圧後の画素信号である。続いて、制御回路9は、タイミングt3において、サンプル信号φSHをLowレベルにしてサンプルスイッチSHをOFFする。これにより、サンプル容量Cshには、信号レベルVsigが保持される。そして、バッファ501には、サンプル容量Cshが保持した信号レベルVsigが入力され、バッファ501から信号レベルVsigに応じた電圧レベルの入力信号Vinが出力される。続いて、制御回路9は、タイミングt4において、切り替え信号φPC1をHighレベルにして、切り替え回路6内の切り替えスイッチPC_AをONする。これにより、クランプ容量Cclpの端子aは、A/D変換回路4に備えた遅延回路401のGND端子に接続されに接続される。その後、制御回路9は、クランプ信号φCLPをHighレベルにして、クランプスイッチCLPをONする。これにより、クランプ容量Cclpの端子bは、基準レベルVrefに接続される。これにより、クランプ容量Cclpは、A/D変換回路4がアナログデジタル変換を開始する前に、基準レベルVrefを保持することとなる。すなわち、クランプ容量Cclpは、基準レベルVrefの電圧レベルにプリチャージされる。続いて、制御回路9は、タイミングt5において、クランプ信号φCLPをLowレベルにしてクランプスイッチCLPをOFFする。その後、切り替え信号φPC2をHighレベルにして、切り替え回路6内の切り替えスイッチPC_BをONする。これにより、クランプ容量Cclpの端子bは、遅延回路401の入力信号Vinの入力端子、すなわち、遅延回路401内の遅延素子の電源端子に接続される。そして、クランプ容量Cclpは、A/D変換回路4の入力信号Vinの入力端子とGND端子との間のバイパスコンデンサとして使用される。その後、制御回路9が入力パルスφPLをHighレベルにする。これにより、A/D変換回路4が、ノイズ抑圧後の画素信号の電圧レベルである信号レベルVsigのアナログデジタル変換を開始する。そして、予め定めたA/D変換期間が経過したタイミングt6において、制御回路9が入力パルスφPLをLowレベルにすると、A/D変換回路4は、アナログデジタル変換したデジタル画像信号デジタル値を出力する。また、制御回路9は、タイミングt6において、切り替え信号φPC1および切り替え信号φPC2をLowレベルにして、切り替え回路6内の切り替えスイッチPC_Aおよび切り替えスイッチPC_BをOFFする。これにより、クランプ容量Cclpの端子aは、A/D変換回路4に備えた遅延回路401のGND端子から切り離され、クランプ容量Cclpの端子bは、遅延回路401の入力信号Vinの入力端子、すなわち、遅延回路401内の遅延素子の電源端子から切り離される。これにより、クランプ容量Cclpは、CDS回路5内に備えたクランプ容量として使用される。タイミングt7以降、タイミングt1~タイミングt6と同様に、制御回路9がクランプ信号φCLPとサンプル信号φSH、および切り替え信号φPC1と切り替え信号φPC2を制御し、制御回路9が、入力パルスφPLを制御することによって、画素部1のその他の行のデジタル画像信号デジタル値を出力する。このように、制御回路9が切り替えスイッチPC_Aおよび切り替えスイッチPC_Bを制御することによって、A/D変換期間中のクランプ容量Cclpの他端端子aが遅延回路401のGNDに接続され、クランプ容量Cclpの一端端子bが遅延回路401の電源端子に接続された状態にする。これにより、クランプ容量Cclpは、第1の実施形態におけるクランプ容量Cclpと同様に、遅延回路401が入力パルスφPLを遅延させる動作中に、遅延回路401の入力、GNDに接続されてバイパスコンデンサの役割を担い、第1の実施形態における信号処理部301および信号処理部302と同様の効果を得ることができる。さらに、信号処理部312では、クランプ容量Cclpをバイパスコンデンサとして遅延回路401のGND端子と入力端子との間に接続する前に基準電圧Vrefの電圧レベルにプリチャージしている。これにより、クランプ容量Cclpをバイパスコンデンサとして使用したとき、特に、基準電圧Vrefの電圧レベルに近い入力信号Vinを出力する暗時の画素信号において、遅延回路401の入力信号Vinの変動を抑えることができる。上記に述べたように、信号処理部312でも、A/D変換期間中に、CDS回路5内のクランプ容量Cclpを、A/D変換回路4内の遅延回路401のバイパスコンデンサとして使用することができる。これにより、第1の実施形態における信号処理部301および信号処理部302と同様に、新たにバイパスコンデンサを設けることなく、A/D変換回路4内の遅延回路401の入力およびGNDの電圧レベルの変動を抑える構成を実現することができる。この構成により、本第2の実施形態の固体撮像装置でも、第1の実施形態の固体撮像装置100と同様に、A/D変換回路4内の遅延回路401の入力、GNDの変動を低減することができ、アナログデジタル変換の処理における誤差を低減させることができる。上記に述べたとおり、本発明を実施するための形態によれば、信号処理部のアナログ信号処理回路内に備えた容量コンデンサの端子の接続を切り替える切り替えスイッチを設けることによって、A/D変換期間中に、アナログ信号処理回路内の容量をバイパスコンデンサとして使用することができる。これにより、新たにバイパスコンデンサを設けることなく、A/D変換回路内の遅延回路の入力およびGNDの電圧レベルの変動を抑える構成を実現することができる。すなわち、特許文献2で開示されたバイパスコンデンサを配置したA/D変換回路と同様に、A/D変換回路内の遅延回路の入力およびGNDの電圧レベルの変動を抑える構成を、固体撮像装置を大型化させることなく実現することができる。これにより、固体撮像装置から出力されるデジタル画像信号デジタル値の変動誤差を低減することができる。また、本発明を実施するための形態によれば、A/D変換回路がアナログデジタル変換を開始する前に、基準レベルVrefの電圧レベルをバイパスコンデンサにプリチャージすることができる。これにより、バイパスコンデンサをA/D変換回路内の遅延回路に接続したときの電圧レベルの差を少なくすることができ、特に、固体撮像装置における暗部の画素の出力による遅延回路への入力信号の変動を抑えることによって、A/D変換回路によるアナログデジタル変換処理の精度を向上することができる。なお、本実施形態においては、アナログ信号処理回路がCDS回路である場合の例について説明した。しかし、本実施形態の固体撮像装置に備えるアナログ信号処理回路は、本実施形態に限定されるものではなく、A/D変換期間中のA/D変換回路によるアナログデジタル変換処理に影響を及ぼさない容量コンデンサを備えるアナログ信号処理回路であれば、どのような構成のアナログ信号処理回路あっても、本実施形態の考え方を適用することができる。また、本実施形態においては、画素部1内の画素の行方向および列方向の配置に関して、4行4列の例を示したが、画素の行方向および列方向の配置は、本発明を実施するための形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において画素を配置する行方向および列方向の数を変更することができる。以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。