"電源端子に印加されたESDパルスをGND端子に放電させるためのMOSFETであるESD保護ドライバと、前記電源端子に接続される電源の立ち上がり時間に比べて高速な立ち上がり時間をもつESDパルスを検出し、前記電源端子へのESDパルスの印加開始時から第1所定時間だけ第1ESDパルス検出信号を出力する第1検出回路と、前記第1検出回路が前記第1ESDパルス検出信号を出力しており、かつ前記電源端子へのESDパルスの印加が第2所定時間だけ持続したときに、第3所定時間だけ第2ESDパルス検出信号を出力する第2検出回路と、前記第1検出回路及び前記第2検出回路がともに前記ESDパルス検出信号を出力していないときは前記ESD保護ドライバのゲートを前記GND端子に接続し、前記第1検出回路及び前記第2検出回路の少なくとも一方が前記ESDパルス検出信号を出力しているときは前記ESD保護ドライバのゲートを前記GND端子とは絶縁するドライバゲートクランプ回路と、前記第2検出回路が前記第2ESDパルス検出信号を出力しているときは前記ESD保護ドライバのゲートを前記電源端子に接続し、前記第2検出回路が前記第2ESDパルス検出信号を出力していないときは前記ESD保護ドライバのゲートを前記電源端子とは絶縁するドライバゲートプルアップ回路と、を備え、前記第1所定時間は前記電源の立ち上がり時間よりも短く設定され、前記第2所定時間は前記第1所定時間よりも短く、かつ前記電源端子に印加されるスパイクノイズの印加時間よりも長く設定され、前記第3所定時間は前記電源端子へのESDパルスの印加時間よりも長く設定されているESD保護回路。前記第1検出回路は、抵抗素子、第1容量素子、第1インバータ及び第2インバータを備え、前記抵抗素子と前記第1容量素子は前記電源端子と前記GND端子の間に直列に配置され、前記抵抗素子と前記第1容量素子の間の電圧が前記第1インバータに入力され、前記第1インバータの出力が前記第2インバータに入力され、前記第2インバータの出力が前記第1検出回路の出力を構成し、前記抵抗素子と前記第1容量素子の時定数によって前記第1所定時間が設定されている請求項1に記載のESD保護回路。前記第1所定時間は20~30ナノ秒に設定されている請求項2に記載のESD保護回路。前記第2検出回路は、充電用素子、定電流素子、第2容量素子及び第3インバータを備え、前記充電用素子と前記定電流素子は前記電源端子と前記GND端子の間に直列に配置され、前記充電用素子と前記定電流素子の間の端子と前記GND端子の間に前記第2容量素子が配置され、前記第2容量素子の電圧が前記第3インバータに入力され、前記第3インバータの出力が前記第2検出回路の出力を構成し、前記充電用素子は前記第1検出回路から前記第1ESDパルス検出信号を受けることによって前記第2容量素子を前記電源端子に接続し、前記充電用素子の最大電流値及び前記第2容量素子の静電容量によって前記第2所定時間が設定され、前記第2容量素子の静電容量及び前記定電流素子の最大電流値によって前記第3所定時間が設定されている請求項1から3のいずれか一項に記載のESD保護回路。前記電源端子の電圧を検出するための電源端子電圧検出回路と、前記電源端子と前記ドライバゲートプルアップ回路の間に直列に配置された第1スイッチ素子を備え、前記電源端子電圧検出回路は前記電源端子の電圧が前記電源の電圧以上になったときに前記第1スイッチ素子をオンにして前記電源端子と前記ドライバゲートプルアップ回路を接続する請求項1から4のいずれか一項に記載のESD保護回路。前記電源端子と前記第2検出回路の間に直列に接続された第2スイッチ素子をさらに備え、前記電源端子電圧検出回路は前記電源端子の電圧が前記電源の電圧以上になったときに前記第2スイッチ素子をオンにして前記電源端子と前記第2検出回路を接続する請求項5に記載のESD保護回路。図6に示したESD保護回路は、ESDイベントと通常の電源投入時との区別や、ESD保護ドライバのオン時間に関しては問題を解決できたが、通常動作時のノイズに対する不具合がある。例えばスイッチングレギュレーター等のパワー系の半導体デバイスでは、その動作時において、内部回路や出力負荷のスイッチング等に同期して、電源ラインに100MHzメガヘルツ程度のスパイクノイズが発生する。図6に示したESD保護回路で、スパイクノイズに起因して電源端子101にプラス方向の電圧変化が生じた場合、検出回路119のPMOSFET127のゲート133は電源端子101よりもわずかに遅れて立ち上がる。このため、PMOSFET127が短時間オンする現象が起こる。PMOSFET127が短時間でもオンすると、ESD保護ドライバ117のゲート電圧が上昇するとともに、遅延回路121の容量素子131に電荷が充電される。容量素子131に充電された電荷は、PMOSFET127がオフした後、抵抗素子129を介してGNG端子103に放電される。遅延回路121のCRの時定数はESDイベント期間よりも長くするために大きく設定されている。すなわち、抵抗素子129の抵抗値及び容量素子131の静電容量は大きく設定されているので、容量素子131に充電された電荷の放電にはある程度の長い時間が必要とされる。スパイクノイズに起因してドライバ117のゲート電圧がドライバ117のしきい値電圧よりも高くなった場合、ドライバ117はオンし、電源端子101とGND端子103の間に大電流が流れ、LSILargeScaleIntegrationチップ等の半導体デバイスの消費電流を増加させたり、半導体デバイスの信頼性の低化を招いたりする。また、ドライバ117はドレイン領域とゲート領域との重なり部分に寄生容量をもつ。スパイクノイズに起因して電源端子101の電圧に急激な立ち上がりがあると、ドライバ117のゲート電圧が引き上げられることがある。この場合も、上記の場合と同様に、遅延回路121の影響によってドライバ117のゲートの電荷の放電が遅れる。これらの問題は、パワーデバイスのように低電圧から30Vボルト以上の高電圧まで広い動作範囲をもつデバイスにおいて特に顕著に現れる。本発明は、ESDパルスをもれなく検出し、かつ通常の電源投入時やスパイクノイズ印加時の誤検出を抑制できるESD保護回路を提供することを目的とするものである。本発明にかかるESD保護回路は、ESD保護ドライバ、第1検出回路、第2検出回路、ドライバゲートクランプ回路及びドライバゲートプルアップ回路を備えている。上記ESD保護ドライバは、電源端子に印加されたESDパルスをGND端子に放電させるためのMOSFETで構成される。上記第1検出回路は、上記電源端子に接続される電源の立ち上がり時間に比べて高速な立ち上がり時間をもつESDパルスを検出し、上記電源端子へのESDパルスの印加開始時から第1所定時間だけ第1ESDパルス検出信号を出力する。上記第2検出回路は、上記第1検出回路が上記第1ESDパルス検出信号を出力しており、かつ上記電源端子へのESDパルスの印加が第2所定時間だけ持続したときに、第3所定時間だけ第2ESDパルス検出信号を出力する。上記ドライバゲートクランプ回路は、上記第1検出回路及び上記第2検出回路がともに上記ESDパルス検出信号を出力していないときは上記ESD保護ドライバのゲートを上記GND端子に接続し、上記第1検出回路及び上記第2検出回路の少なくとも一方が上記ESDパルス検出信号を出力しているときは上記ESD保護ドライバのゲートを上記GND端子とは絶縁する。上記ドライバゲートプルアップ回路は、上記第2検出回路が上記第2ESDパルス検出信号を出力しているときは上記ESD保護ドライバのゲートを上記電源端子に接続し、上記第2検出回路が上記第2ESDパルス検出信号を出力していないときは上記ESD保護ドライバのゲートを上記電源端子とは絶縁する。上記第1所定時間は上記電源の立ち上がり時間よりも短く設定されている。上記第2所定時間は上記第1所定時間よりも短く、かつ上記電源端子に印加されるスパイクノイズの印加時間よりも長く設定されている。上記第3所定時間は上記電源端子へのESDパルスの印加時間よりも長く設定されている。本発明のESD保護回路は、電源端子にESDパルスが印加された場合、第1検出回路はESDパルスを検出して第1ESDパルス検出信号をドライバゲートクランプ回路に出力する。ドライバゲートクランプ回路によっては、ESDパルスの印加開始から第1所定時間だけESD保護ドライバのゲートを絶縁させる。第2検出回路はESDパルスの印加開始から第2所定時間が経過するまではドライバゲートプルアップ回路に第2ESDパルス検出信号を出力しないので、その間、ESD保護ドライバのゲートは電源端子とは絶縁される。したがって、ESDパルスの印加開始から第2所定時間が経過するまでは、ESD保護ドライバのゲートはフローティング状態になり、ESD保護ドライバのゲート-ドレイン間の寄生容量によってゲート電圧が高速に引き上げられ、ESD保護ドライバがオンしてESDパルスのピークが抑えられる。ESDパルスの印加開始から第2所定時間が経過したとき、第2検出回路はドライバゲートプルアップ回路に第2ESDパルス検出信号を出力する。ドライバゲートプルアップ回路はESD保護ドライバのゲートを電源端子に接続する。ESD保護ドライバのゲート電圧は電源端子の電圧まで引き上げられ、ESD保護ドライバを流れる電流が増大し、ESD電荷が放電される。ESD保護ドライバのゲートは、電源端子へのESDパルスの印加時間よりも長く設定されている第3所定時間だけ電源端子に接続される。本発明のESD保護回路において、電源端子にスパイクノイズが印加された場合、第1検出回路はスパイクノイズの印加時間だけ第1ESDパルス検出信号を出力することが考えられる。このとき、ESDパルス印加時の場合と同様に、ESD保護ドライバのゲートはフローティング状態になるが、スパイクノイズの印加時間は例えば5ns程度であり、大きなゲート容量をもつESD保護ドライバのゲート電圧はESD保護ドライバがオンする程度には至らない。さらに、第2検出回路はスパイクノイズ印加開始から第2所定時間が経過するまでは第2ESDパルス検出信号を出力せず、かつ、その第2所定時間はスパイクノイズの印加時間よりも長く設定されている。したがって、スパイクノイズに起因して第2検出回路が第2ESDパルス検出信号を出力することはなく、すなわち、スパイクノイズに起因してESD保護ドライバのゲートが電源端子に接続されることはない。本発明のESD保護回路において、第1検出回路、第2検出回路、ドライバゲートクランプ回路及びドライバゲートプルアップ回路の回路構成は、各回路の機能を実現できる構成であれば特に限定されない。第1検出回路の回路構成の一例を挙げると、上記第1検出回路は、抵抗素子、第1容量素子、第1インバータ及び第2インバータを備えている。この場合、上記抵抗素子と上記第1容量素子は上記電源端子と上記GND端子の間に直列に配置される。上記抵抗素子と上記第1容量素子の間の電圧が上記第1インバータに入力される。上記第1インバータの出力が上記第2インバータに入力される。上記第2インバータの出力が上記第1検出回路の出力を構成する。上記抵抗素子と上記第1容量素子の時定数によって上記第1所定時間が設定されている。この態様において、ESD保護回路の電源端子に電源が接続され、電源が立ち上がって電源電圧が印加されている場合、第1検出回路の第1容量素子は電源電圧まで充電された状態にある。第1インバータの入力には電源端子と同一電圧が印加されるので、第1インバータの出力、すなわち後段第3インバータの入力はGND電圧になる。後段第3インバータの出力、すなわち第1検出回路の出力は電源電圧になる。この状態は第1検出回路が第1ESDパルス検出信号を出力していない状態である。その状態で、電源端子にプラスの電圧パルスが印加され、その電圧パルスの立ち上がり時間が電源の立ち上がり時間に対して十分に速いとき、第1インバータの入力は電源端子の電圧よりも遅れて立ち上がる。ここで、例えば第1インバータの反転電圧を電源電圧の1/2とすると、電源端子に印加された電圧がすでに与えられていた電圧電源電圧の2倍以上でなければ第1インバータの出力は反転せず、第2インバータの出力も反転しない。すなわち、電源電圧の2倍未満の電圧パルス印加に対しては、第1検出回路はESDイベントとは判断しない。第1インバータの反転電圧が電源電圧の1/3であれば、電源電圧の3倍未満のノイズも無視できる。また、この態様において、上記第1所定時間の一例は20~30ナノ秒である。これにより、立ち上がり時間が100ナノ秒以下のESDイベントを検出できる。第2検出回路の回路構成の一例を挙げると、上記第2検出回路は、充電用素子、定電流素子、第2容量素子及び第3インバータを備えている。この場合、上記充電用素子と上記定電流素子は上記電源端子と上記GND端子の間に直列に配置される。上記充電用素子と上記定電流素子の間の端子と上記GND端子の間に上記第2容量素子が配置される。上記第2容量素子の電圧が上記第3インバータに入力される。上記第3インバータの出力が上記第2検出回路の出力を構成する。上記充電用素子は上記第1検出回路から上記第1ESDパルス検出信号を受けることによって上記第2容量素子を上記電源端子に接続する。上記充電用素子の最大電流値及び上記第2容量素子の静電容量によって上記第2所定時間が設定されている。上記第2容量素子の静電容量及び上記定電流素子の最大電流値によって上記第3所定時間が設定されている。ここで、充電用素子の最大電流値とは、充電用素子が流すことができる最大の電流値を意味する。定電流素子の最大電流値とは、定電流素子が流すことができる最大の電流値を意味する。本発明のESD保護回路において、上記電源端子の電圧を検出するための電源端子電圧検出回路と、上記電源端子と上記ドライバゲートプルアップ回路の間に直列に配置された第1スイッチ素子を備えているようにしてもよい。上記電源端子電圧検出回路は上記電源端子の電圧が上記電源の電圧以上になったときに上記第1スイッチ素子をオンにして上記電源端子と上記ドライバゲートプルアップ回路を接続する。さらに、この態様において、本発明のESD保護回路は、上記電源端子と上記第2検出回路の間に直列に接続された第2スイッチ素子を備えているようにしてもよい。上記電源端子電圧検出回路は上記電源端子の電圧が上記電源の電圧以上になったときに上記第2スイッチ素子をオンにして上記電源端子と上記第2検出回路を接続する。本発明のESD保護回路は、ESDパルス印加時には、ESDパルスの印加開始から第2所定時間が経過するまでは、ESD保護ドライバのゲートをフローティング状態にして、ESD保護ドライバのゲート-ドレイン間の寄生容量によってゲート電圧を高速に引き上げてESD保護ドライバをオンさせ、ESDパルスの印加開始から第2所定時間が経過後、電源端子へのESDパルスの印加時間よりも長く設定されている第3所定時間だけESD保護ドライバのゲートを電源端子に接続するようにしたので、ESDパルスをGND端子に放電することができる。さらに、第2所定時間は電源端子に印加されるスパイクノイズの印加時間よりも長く設定されているので、スパイクノイズに起因してESD保護ドライバがオンするのを防止できる。本発明のESD保護回路において、第1検出回路は、第1容量素子、抵抗素子、第1インバータ及び第2インバータを備え、第1容量素子と抵抗素子は電源端子とGND端子の間に直列に配置され、第1容量素子と抵抗素子の間の電圧が第1インバータに入力され、第1インバータの出力が第2インバータに入力され、第2インバータの出力が第1検出回路の出力を構成し、第1容量素子と抵抗素子の時定数によって第1所定時間が設定されているようにすれば、第1インバータの反転電圧を適切に設定することによって、電源端子の電圧変動に対するマージンを増やすことができる。本発明のESD保護回路において、第2検出回路は、充電用素子、定電流素子、第2容量素子及び第3インバータを備え、充電用素子と定電流素子は電源端子とGND端子の間に直列に配置され、充電用素子と定電流素子の間の端子とGND端子の間に第2容量素子が配置され、第2容量素子の電圧が第3インバータに入力され、第3インバータの出力が第2検出回路の出力を構成し、充電用素子は第1検出回路から第1ESDパルス検出信号を受けることによって第2容量素子を電源端子に接続し、充電用素子の最大電流値及び第2容量素子の静電容量によって第2所定時間が設定され、第2容量素子の静電容量及び定電流素子の最大電流値によって第3所定時間が設定されているようにすれば、第2所定時間及び第3所定時間を容易に設定できる。本発明のESD保護回路において、電源端子の電圧を検出するための電源端子電圧検出回路と、電源端子とドライバゲートプルアップ回路の間に直列に配置された第1スイッチ素子を備え、電源端子電圧検出回路は電源端子の電圧が電源の電圧以上になったときに第1スイッチ素子をオンにして電源端子とドライバゲートプルアップ回路を接続するようにすれば、電源端子の電圧が通常動作時の電圧以上のときだけESD保護機能を有効にすることができ、外来ノイズに対する対ノイズ性を向上させることができる。さらに、この態様において、本発明のESD保護回路は、電源端子と第2検出回路の間に直列に接続された第2スイッチ素子を備えているようにし、電源端子電圧検出回路は電源端子の電圧が電源の電圧以上になったときに第2スイッチ素子をオンにして電源端子と第2検出回路を接続するようにすれば、外来ノイズに対する対ノイズ性をさらに向上させることができる。図1は、一実施例を説明するための回路図である。この実施例のESD保護回路は、電源端子1とGND端子3の間に並列に接続されたESD保護ドライバ5、第1検出回路7、第2検出回路9、ドライバゲートクランプ回路11及びドライバゲートプルアップ回路13を備えている。ESD保護ドライバ5は、電源端子1に印加されたESDパルスをGND端子3に放電させるためのものであって、NMOSFETで構成されている。ドライバ5はゲート-ドレイン間に寄生容量15をもっている。第1検出回路7は、抵抗素子17、第1容量素子19、第1インバータ21及び第2インバータ23を備えている。抵抗素子17と第1容量素子19は直列に接続されている。抵抗素子17と第1容量素子19の直列回路、第1インバータ21及び第2インバータ23は電源端子1とGND端子3の間に並列に接続されている。抵抗素子17と第1容量素子19の間の端子25は第1インバータ21の入力端子を構成する。第1インバータ21はPMOSFET21pとNMOSFET21nを備えている。第1インバータ21の出力端子27の電圧が第2インバータ23に入力される。この実施例では、MOSMOSFET21p,21nのサイズ比を調整して第1インバータ21の反転電圧を低電圧側に設定した。ただし、第1インバータ21の反転電圧はこれに限定されない。第2インバータ23はPMOSFET23pとNMOSFET23nを備えている。第2インバータ23の出力端子は第1検出回路の出力端子29を構成する。第2検出回路9は、充電用素子31、定電流素子33、第2容量素子35及び第3インバータ37を備えている。充電用素子31はPMOSFETによって構成されている。充電用素子31のゲートは第1検出回路の出力端子29に接続されている。定電流素子33はデプレッション形のNMOSFETによって構成されている。定電流素子33のゲートはGND端子3に接続されている。充電用素子31と定電流素子33は電源端子1とGND端子3の間に直列に接続されている。充電用素子31と定電流素子33の間の端子39とGND端子3の間に第2容量素子35が接続されている。端子39は第3インバータ37の入力端子を構成する。第3インバータ37はPMOSFET37pとNMOSFET37nを備えている。第3インバータ37の出力端子は第2検出回路の出力端子41を構成する。ドライバゲートクランプ回路11は直列接続された2つのNMOSFET43,45で構成されている。NMOSFET43のゲートは第1検出回路7の出力端子29に接続されている。NMOSFET43のソースはGND端子3に接続されている。NMOSFET43のドレインとNMOSFET45のドレインは互いに接続されている。NMOSFET45のゲートは第2検出回路9の出力端子41に接続されている。NMOSFET45のドレインはESD保護ドライバ5のゲート端子47に接続されている。ドライバゲートプルアップ回路13はPMOSFET49によって構成されている。PMOSFET49のゲートは第2検出回路9の出力端子41に接続されており、ドライバゲートクランプ回路11のNMOSFET45のゲートと同一電圧になる。PMOSFET49のドレインはESD保護ドライバ5のゲート端子47に接続されており、ドライバゲートクランプ回路11のNMOSFET45のドレインと同一電圧になる。PMOSFET49のソースは電源端子1に接続されている。この実施例のESD保護回路は、ESD保護ドライバ5のゲート端子47とGND端子3の間に接続された抵抗素子51も備えている。図2は、この実施例のESDパルス検出時の各端子における電圧波形を説明するための図である。図2は、電源端子1に接続される電源の電源電圧が電源端子1に印加されていないときの電圧波形を示す。電源端子101に高速な立ち上がり時間をもつESDパルスが印加された場合、第1検出回路7の第1インバータ21の入力端子25の電圧は、抵抗素子17を介して第1容量素子19に充電されるため、電源端子1の電圧に対して抵抗素子17と第1容量素子19の時定数に応じた時間だけ遅れて上昇する。さらに、第1検出回路7は、第1インバータ21の入力信号を第1インバータ21及び第2インバータ23を介して出力するので、第1検出回路7の出力端子29の電圧は、ESDパルスの印加開始から、入力端子25の電圧が第1インバータ21の反転電圧に達するまでの間第1所定時間、第1ESDパルス検出信号であるロウレベルGND端子3の電圧になる。もし、通常の電源投入時のように、電源端子101に印加された電源波形の立ち上がりがなだらかな場合、入力端子25の電圧は電源端子1の電圧とほぼ同じになり、第1インバータ21の出力端子27の電圧はロウレベルのままである。第2インバータ23の入力端子でもある出力端子27の電圧がロウレベルのままなので、第2インバータ23の出力端子第1検出回路7の出力端子29の電圧は電源端子101の電圧と同一であり、電源の立ち上がり時間経過後、所定の電源電圧ハイレベルになる。一般に、ESDパルスの立ち上がり時間は数十nsである。抵抗素子17の抵抗値と第1容量素子19の静電容量を適切な値に調整することによって、通常の電源投入時とESDパルス印加時とを区別することができる。例えば、電源端子1に印加された電圧の立ち上がり時間が100ns以下の時には第1検出回路7がロウレベルを出力するようにすれば、立ち上がり時間が1μs以上である通常の電源投入時には、第1検出回路7は通常モードであるハイレベルを出力ことができる。これにより、ESDイベントはもれなく検出し、通常の電源投入は検出しない第1検出回路7を形成できる。なお、立ち上がり時間が100ns以下のESDパルスを検出するには、第1検出回路7のロウレベル出力期間第1所定時間は20~30ns程度に設定すればよい。ただし、第1所定時間はこれに限定されず、第1所定時間は電源端子1に接続される電源の立ち上がり時間よりも短ければよい。また、電源端子1に所定の電源電圧が印加されている通常動作時の場合、第1容量素子19は電源電圧まで充電されており、入力端子25は電源端子1と同じ電圧になっている。このとき、電源端子1にプラスの電圧パルスが印加され、その電圧パルスが十分に速い立ち上がり時間をもつときには、入力端子25の電圧は電源端子1の立ち上がりよりも遅れて立ち上がることがある。しかし、第1インバータ21の反転電圧が電源端子1の電圧の1/2であるとすると、電源端子1に印加された電圧がすでに与えられていた電圧の2倍以上でなければ第1インバータ21の出力は反転せず、第1検出回路7は電源端子1の電圧変化をESDイベントとは検出しない。また、第1インバータ21の反転電圧が電源端子1の電圧の1/3であれば、すでに与えられていた電源電圧の3倍のノイズも無視できる。仮に、電源端子1に印加された電圧パルスが電源電圧の3倍以上の場合は、第1インバータ21が反転し、さらに第2インバータ23が反転し、第1検出回路7の出力端子29の電圧がハイレベルからロウレベルに変化し、第1検出回路7は第1ESDパルス検出信号を出力する。この場合、第1検出回路7が第1ESDパルス検出信号ロウレベルを出力する時間は、ESDパルスのように電源端子1への印加時間が第1所定時間に対して長いときは抵抗素子17と第1容量素子19の時定数で決まる第1所定時間になり、スパイクノイズのように電源端子1への印加時間が短いときはその印加時間に応じた時間になる。一般的に、例えばDCDCコンバーターなどのスイッチング時のスパイクノイズは100MHz以上であるので、スパイクノイズが電源端子1に印加された場合は、第1検出回路7の第1ESDパルス検出信号の出力時間は5ns程度となる。図2に戻って説明を続ける。第2検出回路9は、第1検出回路7の出力がロウレベルであるのを受け、PMOSFETからなる充電用素子31をオンし、第2容量素子35に電荷を充電して、第3インバータ37の入力端子39を電源端子1と同じ電圧にする。充電用素子31を構成するPMOSFETのチャネル幅とチャネル長の比W/Lを適切な値に調整することによって、電源端子1へのESDパルスの印加開始から第2所定時間が経過するまでは、入力端子39の電圧が第3インバータの反転電圧を越えないようにされている。これにより、電源端子1へのESDパルスの印加開始から第2所定時間が経過するまでは、第3インバータ37の入力がロウレベルになり、第3インバータ37の出力第2検出回路9の出力端子41の電圧は電源端子1と同じ電圧ハイレベルになる。第2所定時間は第1所定時間例えば20~30nsよりも短く、かつ電源端子1に印加されるスパイクノイズの印加時間例えば5ns程度よりも長く設定されている。例えば、第2所定時間はスパイクノイズの印加時間5ns程度に対してマージンをとって10ns程度に設定される。ESDパルス印加時のように、第2所定時間よりも長い印加時間で電圧パルスが電源端子1に印加されたときは、ESDパルスの印加開始時から第2所定時間経過後、第3インバータ37の出力が反転し、第2検出回路9の出力端子41の電圧は第2ESDパルス検出信号であるロウレベルGND端子3の電圧になる。スパイクノイズ印加時のように、第2所定時間よりも短い印加時間で電圧パルスが電源端子1に印加されたときは、第3インバータ37の入力端子39の電圧が第3インバータ37の反転電圧を超えないので、第2検出回路9の出力端子41の電圧はハイレベルから変わらず、さらに第2所定時間経過時にはスパイクノイズの印加は終了しているので、第2検出回路9の出力端子41の電圧はハイレベルのままである。このように、第2検出回路9は、スパイクノイズを検出せずに、ESDパルスのみを検出することができる。また、ESDパルスの印加開始から第1所定時間が経過して、第1検出回路7の第1インバータ21の入力端子25の電圧が電源レベルに充電されて、第1検出回路7の出力端子29の電圧がハイレベルに戻ると、第2検出回路9の充電用素子31を構成するPMOSFETがオフになり、第2容量素子35に充電された電荷が定電流素子33を介してGND端子3に放電されて、第3インバータ37の入力端子39の電圧が徐々に下がる。入力端子39の電圧が第3インバータ37の反転電圧を超えると、第3インバータ37の出力第2検出回路の出力が反転して、第2検出回路の出力端子41の電圧はハイレベルに戻る。第2容量素子35の電荷容量と定電流素子33の最大電流値を適切な値に調整することにより、第2検出回路9がロウレベルを出力する時間第3所定時間を調整できる。第3所定時間は、電源端子1へのESDパルスの印加時間よりも長く設定され、少なくともESDパルスの印加時間から第2所定時間を差し引いた時間よりも長く設定される。例えば、ESDパルスの印加時間が数百ns程度である場合、第3所定時間はマージンをとって2μs程度に設定される。電源端子1へのESDパルスの印加開始から第2所定時間が経過するまでは、図2に示すように、第1検出回路7の出力はロウレベル第1ESDパルス検出信号であり、第2検出回路9の出力はハイレベルである。第1検出回路7の出力がロウレベルのとき、第1検出回路7の出力端子29にゲートが接続された、ドライバゲートクランプ回路11のNMOSFET43はオフになる。また、第2検出回路9の出力がハイレベルのとき、第2検出回路9の出力端子41にゲートが接続された、ドライバゲートクランプ回路11のNMOSFET45はオンになり、ドライバゲートプルアップ回路13のPMOSFET49はオフになる。第1所定時間において、ESD保護ドライバ5のゲート端子47は、ドライバゲートプルアップ回路13においてPMOSFET49がオフであることによって電源端子1とは絶縁され、ドライバゲートクランプ回路11においてNMOSFET45はオンであるがNMOSFET43がオフであることによってGND端子3とも絶縁されて、フローティング状態になる。NMOSFETからなるESD保護ドライバ5のドレインはESDパルスが印加されている状態の電源端子1に接続されているので、ESD保護ドライバ5のドレイン-ゲート間の寄生容量15によって、ゲート端子47の電位は高速に電源電圧側に引上げられる。このゲート電位レベル上昇によって、ESD保護ドライバ5は、ESDパルスを完全に放電するほどの電流は流せないが、ESDパルスの上昇を抑える程度の電流を流すことができる。ESDパルスの印加開始から第2所定時間が経過して、第2検出回路9の出力がロウレベル第2ESDパルス検出信号になると、ドライバゲートクランプ回路11のNMOSFET45はオフになり、ドライバゲートプルアップ回路13のPMOSFET49はオンになる。これにより、ESD保護ドライバ5のゲート端子47は、PMOSFET49を介して電源端子1に接続されてさらに電源電圧側に引き上げられ、ESD保護ドライバ5が完全にオンし、電源端子1に印加されたESDパルスの電荷をGND端子3に放電する。第2検出回路9の出力がロウレベルになる期間第3所定時間は、ESDパルスの印加時間よりも長く設定されているので、ESD保護回路は、ESDイベントの期間中、デバイスを保護することができる。なお、ESDパルスの印加開始から第2所定時間例えば20~30nsの経過後、第3所定時間例えば2μsが経過する前に、第1所定時間例えば10nmが経過して第1検出回路7の出力がロウレベルからハイレベルに変化してドライバゲートクランプ回路11のNMOSFET43がオンになるが、第3所定時間中は第2検出回路9の出力がロウレベルを維持してドライバゲートクランプ回路11のNMOSFET45がオフされているので、ESD保護ドライバ5のゲート端子47はGND端子3には接続されない。また、第1検出回路7がスパイクノイズ等を誤検出した場合でも、第1検出回路7の出力がロウレベル第1ESDパルス検出信号になる時間が短いので、第2検出回路9はESDイベントとして検出しない。したがって、この場合に、ESD保護ドライバ5のゲート端子47は電源端子1には接続されず、ESD保護ドライバ5が電源端子1とGND端子3の間に大電流を流すことはない。なお、スパイクノイズは、ESDイベントほどの振幅をもたず、かつそのパルス幅が短いため、第1検出回路7がスパイクノイズ等を誤検出してゲート端子47の電位がフローティング状態になった場合、大きな容量をもつESD保護ドライバ5のゲートの電位を大きく引上げることができないため、ESD保護ドライバ5のゲート-ドレイン間の寄生容量15によってゲート電位が若干浮き上がる程度であり、ESD保護ドライバ5はオンしない。また、抵抗素子51は、電源を与える場合において、ESD保護ドライバ5のゲート端子47の電位がGNDレベルから開始するようにするためのものである。電源電圧が本回路の動作範囲外の低電圧となったときや、短い周期で電源スイッチをオンオフしたときなどに、ESD保護ドライバ5のゲート端子47の電位が浮き上がった状態となることがある。このようなとき、電源がオフしている間にゲート端子47にチャージされた電荷は抵抗素子51を介してGNDに放電され、ゲート端子47の電位はGNDレベルに落とされる。これにより、再度電源が与えられたときに、ESD保護ドライバ5のゲートがオフ状態から開始する。図3は、他の実施例を説明するための回路図である。図1と同じ部分には同じ符号を付し、それらの部分の説明は省略する。この実施例は、図1を参照して説明した実施例と比較して、電源端子電圧検出回路53及びスイッチ素子第1スイッチ素子55をさらに備えている。スイッチ素子55は、例えばPMOSFETで構成され、電源端子1とドライバゲートプルアップ回路13の間に直列に配置されている。電源端子電圧検出回路53は、電源端子1の電圧が電源端子1に接続される電源の電圧通常動作時の電圧以上になっているかどうかを検出するものである。電源端子電圧検出回路53は例えばツェナーダイオードと抵抗素子等によって形成される。電源端子1の電圧が通常動作時の電圧以上になったとき、電源端子電圧検出回路53はスイッチ素子55をオンさせて電源端子1とドライバゲートプルアップ回路13を導通させる。このように、電源端子1の電圧が通常動作時の電圧以上のときだけESD保護機能を有効にすることにより、外来ノイズに対する対ノイズ性を向上させることができる。図4は、さらに他の実施例を説明するための回路図である。図1及び図3と同じ部分には同じ符号を付し、それらの部分の説明は省略する。この実施例は、図3を参照して説明した実施例と比較して、スイッチ素子第2スイッチ素子57をさらに備えている。スイッチ素子55は、例えばPMOSFETで構成され、電源端子1と、第2検出回路9の充電用素子31との間に直列に配置されている。電源端子電圧検出回路53は、電源端子1の電圧が通常動作時の電圧以上になったときに、スイッチ素子55をオンさせて電源端子1とドライバゲートプルアップ回路13を導通させるとともに、スイッチ57もオンさせて電源端子1と充電用素子31を導通させる。このように、2つのスイッチ素子55,57を用いて、電源端子1の電圧が通常動作時の電圧以上のときだけESD保護機能を有効にすることにより、外来ノイズに対する対ノイズ性をさらに向上させることができる。以上、本発明の実施例を説明したが、回路構成や配置、サイズ、数値等は一例であり、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。"