aフォトダイオード、該フォトダイオードで生成された光電荷を電荷信号から電圧信号に変換するための検出ノード、前記フォトダイオードから前記検出ノードへの光電荷の転送を制御する転送ゲート、及び、前記検出ノードによる電圧信号を後記画素出力線に送出するバッファ回路、を含む画素が複数個配置された画素領域と、b前記画素領域とは分離された領域であって、各画素に一対一に対応し且つその内部に複数の記憶セルがそれぞれ設けられた、画素数と同数である記憶ユニットが配置された記憶領域と、c前記画素領域内の1個の画素と前記記憶領域内の1個の記憶ユニットとをそれぞれ独立に接続する画素数及び記憶ユニット数と同数である画素出力線と、を備え、前記バッファ回路は前記画素出力線を駆動する少なくとも1個の電流駆動部を含み、該電流駆動部は当該画素の内部に配置された負荷となる電流源を含むことを特徴とする固体撮像素子。aフォトダイオード、該フォトダイオードで生成された光電荷を電荷信号から電圧信号に変換するための検出ノード、前記フォトダイオードから前記検出ノードへの光電荷の転送を制御する転送ゲート、及び、前記検出ノードによる電圧信号を画素出力線に送出するバッファ回路、を含む画素が複数個配置された画素領域と、b前記画素領域とは分離された領域であって、各画素に一対一に対応し且つその内部に複数の記憶セルがそれぞれ設けられた記憶ユニットが配置された記憶領域と、c前記画素領域内のN個Nは2以上の整数の画素とそのN個の画素に対応付けられた前記記憶領域内のN個の記憶ユニットとをN個の画素及び記憶ユニット毎にそれぞれ独立に接続する画素数/N本の画素出力線と、を備え、前記バッファ回路は、前記画素出力線を駆動する少なくとも1個の電流駆動部と、同一の画素出力線に接続されたN個の画素のうちの1個を選択的に該画素出力線に接続するための少なくとも1個の画素選択スイッチとを含み、前記電流駆動部は当該画素の内部に配置された負荷となる電流源を含み、同一の前記画素出力線に接続されるN個の画素の画素選択スイッチにはそれぞれ独立にN本の画素選択信号線が配線されてなることを特徴とする固体撮像素子。請求項2に記載の固体撮像素子であって、前記バッファ回路は前記電流駆動部の動作をオンオフする切替スイッチを含むことを特徴とする固体撮像素子。請求項1に記載の固体撮像素子であって、前記画素出力線のそれぞれの途中に中継増幅器が挿入され、該中継増幅器を配置するために、前記記憶領域内であって複数の前記画素出力線の延伸方向に沿って複数の中継増幅器領域が用意されることを特徴とする固体撮像素子。請求項2又は3に記載の固体撮像素子であって、前記画素出力線のそれぞれの途中に中継増幅器が挿入され、該中継増幅器を配置するために、前記記憶領域内であって複数の前記画素出力線の延伸方向に沿って複数の中継増幅器領域が用意されることを特徴とする固体撮像素子。請求項2、3又は5のいずれかに記載の固体撮像素子の駆動方法であって、前記N本の画素選択信号線を通した制御信号によって前記N個の画素選択スイッチを順番に選択して前記N個の画素を順次、共通の画素出力線に接続させる第1駆動モードと、前記N本の画素選択信号線の一部のみを用いて前記N個の画素選択スイッチの一部のみを選択し、前記N個の画素の一部を共通の画素出力線に接続させる第2駆動モードと、が選択可能であることを特徴とする固体撮像素子の駆動方法。請求項6に記載の固体撮像素子の駆動方法であって、同一の画素出力線に接続される前記N個の画素は垂直方向に隣接する偶数個の画素であり、第2駆動モードにおいては、前記N個の画素のうち垂直方向に1個おきの全部でN/2個の画素のみを使用し、且つ、画素領域内において、水平方向に隣接する画素でも使用される画素が1個おきとなるようにして、画素領域全体で市松模様の一色の部分の画素が選択されるように駆動することを特徴とする固体撮像素子の駆動方法。請求項6又は7に記載の固体撮像素子の駆動方法であって、第2駆動モードにおいて、選択された一部の画素に対して元々該画素に対応付けられていた記憶ユニットに加え、選択されなかった画素に対応する記憶ユニットをも割り当て、選択された一部の画素に対する記憶容量を拡大したことを特徴とする固体撮像素子の駆動方法。上述した画素毎に相違するオフセット電圧やゲイン特性はいずれも画素信号の品質を劣化させるノイズ要因である。特に高速撮影用の固体撮像素子では、撮影時の露光時間電荷蓄積時間がきわめて短いために各画素における信号のレベル自体がかなり低く、十分な画質を得るためには上記のような要因によるノイズを低減して少しでも画素信号のS/Nを改善することが非常に重要である。本発明は上記課題に鑑みて成されたものであり、その目的とするところは、画素間のオフセット電圧やゲイン特性の差異を縮小することにより画素信号に乗るノイズを低減し、画質を向上させたり、或いは画質を同一程度に維持したまま撮影速度を上げたりすることができる固体撮像素子及びその駆動方法を提供することにある。上記課題を解決するために成された第1発明に係る固体撮像素子は、aフォトダイオード、該フォトダイオードで生成された光電荷を電荷信号から電圧信号に変換するための検出ノード、前記フォトダイオードから前記検出ノードへの光電荷の転送を制御する転送ゲート、及び、前記検出ノードによる電圧信号を後記画素出力線に送出するバッファ回路、を含む画素が複数個配置された画素領域と、b前記画素領域とは分離された領域であって、各画素に一対一に対応し且つその内部に複数の記憶セルがそれぞれ設けられた、画素数と同数である記憶ユニットが配置された記憶領域と、c前記画素領域内の1個の画素と前記記憶領域内の1個の記憶ユニットとをそれぞれ独立に接続する画素数及び記憶ユニット数と同数である画素出力線と、を備え、前記バッファ回路は前記画素出力線を駆動する少なくとも1個の電流駆動部を含み、該電流駆動部は当該画素の内部に配置された負荷となる電流源を含むことを特徴としている。また上記課題を解決するために成された第2発明に係る固体撮像素子は、aフォトダイオード、該フォトダイオードで生成された光電荷を電荷信号から電圧信号に変換するための検出ノード、前記フォトダイオードから前記検出ノードへの光電荷の転送を制御する転送ゲート、及び、前記検出ノードによる電圧信号を画素出力線に送出するバッファ回路、を含む画素が複数個配置された画素領域と、b前記画素領域とは分離された領域であって、各画素に一対一に対応し且つその内部に複数の記憶セルがそれぞれ設けられた記憶ユニットが配置された記憶領域と、c前記画素領域内のN個Nは2以上の整数の画素とそのN個の画素に対応付けられた前記記憶領域内のN個の記憶ユニットとをN個の画素及び記憶ユニット毎にそれぞれ独立に接続する画素数/N本の画素出力線と、を備え、前記バッファ回路は、前記画素出力線を駆動する少なくとも1個の電流駆動部と、同一の画素出力線に接続されたN個の画素のうちの1個を選択的に該画素出力線に接続するための少なくとも1個の画素選択スイッチとを含み、前記電流駆動部は当該画素の内部に配置された負荷となる電流源を含み、同一の前記画素出力線に接続されるN個の画素の画素選択スイッチにはそれぞれ独立にN本の画素選択信号線が配線されてなることを特徴としている。第1及び第2発明に係る固体撮像素子において、上記電流駆動部は典型的にはソースフォロア増幅器である。上述したように、従来のこの種の固体撮像素子では、電流駆動部の負荷となる電流源は電流源領域に集中的に配置されていたのに対し、第1及び第2発明に係る固体撮像素子では、電流駆動部の負荷となる電流源が各画素の内部にそれぞれ配置されている。このため、例えばソースフォロア増幅器である電流駆動部のバイアス電流は画素出力線を流れないので、その画素出力線自体の抵抗による電圧降下とそれによる信号電圧オフセットは発生せず、それに起因する画素毎のオフセット電圧のばらつきもなくなる。また、従来の構成では、高抵抗で且つ容量性である画素出力線が実質的に電流駆動部の回路に含まれていたのに対し、第1及び第2発明に係る固体撮像素子では、画素出力線が電流駆動部の回路とは分離されるので、各画素の電流駆動部におけるゲイン特性が改善され、且つ画素間のゲイン誤差も発生しなくなる。さらに第1及び第2発明に係る固体撮像素子では、各画素の負荷電流源が素子チップ内で集中的に配置されることなく画素領域内に分散して配置されるため、負荷電流源を流れた電流の帰還電流パスが分散される。これにより、電流集中による素子チップ上の特定部位での接地電位の上昇を抑えることができ、画素毎の接地電位のばらつきも改善される。それにより、そうした接地電位の上昇変動に起因する画素間のゲイン特性の誤差も抑制される。第1発明に係る固体撮像素子では画素毎に画素出力線が独立しているため、全画素で一斉に、画素出力線を通して画素信号を記憶ユニットへ送り出すことができる。一方、第2発明に係る固体撮像素子ではN個の画素で1本の画素出力線を共用しているため、各画素に含まれる画素選択スイッチのオンオフにより、1組のN個の画素の中で1本の画素出力線に信号を出す画素が選択される。1組のN個の画素の中の或る1個の画素から画素出力線に信号が送出されているとき、他のN-1個の画素の電流駆動部は実際には機能していない。そこで、第2発明に係る固体撮像素子において、好ましくは、前記バッファ回路は前記電流駆動部の動作をオンオフする切替スイッチを含む構成とするとよい。具体的には、該切替スイッチは、電流駆動部の増幅用トランジスタとその負荷となる電流源を構成するトランジスタとの接続経路を遮断するトランジスタとすることができる。この構成によれば、上述のように1組のN個の画素の中の或る1個の画素から画素出力線に信号が送出されているとき、他のN-1個の画素の電流駆動部を切替スイッチによりオフすることができる。オフされた電流駆動部では負荷電流が流れなくなるので消費電流が減少し、素子全体で消費電力を削減するのに有効である。また第1及び第2発明に係る固体撮像素子では、前記画素出力線のそれぞれの途中に中継増幅器が挿入され、該中継増幅器を配置するために、前記記憶領域内であって複数の前記画素出力線の延伸方向に沿って複数の中継増幅器領域が用意される構成とするとよい。この構成によれば、1本の画素出力線を画素内に配置された電流駆動部のみで駆動するのでなく、この電流駆動部と画素出力線の途中に配置された中継増幅器とで分担して駆動することができる。それによって、1個の増幅器あたりの駆動負荷が減じるので、より高速に駆動することができる。また、同一の速度で駆動する場合には、より少ないバイアス電流で済むためゲイン特性はさらに改善する。画素内の電流駆動部によるバイアス電流が減ることで画素領域における消費電流が減り、その分、記憶領域内に分散された中継増幅器領域の消費電流が増えるが、これは電流消費が素子全体に分散されたかたちとなり、前述した接地電位上昇などの原因となる電力集中を一層緩和することができる。前述のように第2発明に係る固体撮像素子ではN個の画素で1本の画素出力線を共用するため、1枚分の画像信号を各画素から記憶ユニット中の記憶セルに転送するために第1発明に係る固体撮像素子の約N倍の時間を要する。これが第2発明に係る固体撮像素子において撮影速度を上げるための制約になる。そこで、第3発明に係る固体撮像素子の駆動方法は、上記第2発明に係る固体撮像素子を駆動する駆動方法であって、前記N本の画素選択信号線を通した制御信号によって前記N個の画素選択スイッチを順番に選択して前記N個の画素を順次、共通の画素出力線に接続させる第1駆動モードと、前記N本の画素選択信号線の一部のみを用いて前記N個の画素選択スイッチの一部のみを選択し、前記N個の画素の一部を共通の画素出力線に接続させる第2駆動モードと、が選択可能であることを特徴としている。第1駆動モードは撮影に全画素を使用するものであり、これに対し第2駆動モードは、全画素を使用せずにN個の画素からなる1組毎に一部の画素のみを使用した撮影を行うものである。即ち、第2駆動モードでは、1枚の画像は一部の画素信号が間引かれた状態の粗い画像となるものの、1本の画素出力線を通して画素領域から記憶領域に送るべき画素信号が少なくて済むので、その分、撮影速度を上げることが可能となる。即ち、第2駆動モードでは第1駆動モードと比較して、画質は下がるものの撮影速度を上げることができる。また第3発明に係る固体撮像素子の駆動方法では、好ましくは、同一の画素出力線に接続される前記N個の画素は垂直方向に隣接する偶数個の画素であり、第2駆動モードにおいては、前記N個の画素のうち垂直方向に1個おきの全部でN/2個の画素のみを使用し、且つ、画素領域内において、水平方向に隣接する画素でも使用される画素が1個おきとなるようにして、画素領域全体で市松模様の一色例えば白色部分の画素が選択されるような駆動を行うとよい。これによれば、間引きされる画素がかたまらずに分散されるので、画質の劣化をできるだけ抑えながら撮影速度を上げることができる。また第3発明に係る固体撮像素子の駆動方法では、第2駆動モードにおいて、選択された一部の画素に対して元々該画素に対応付けられていた記憶ユニットに加え、選択されなかった画素に対応する記憶ユニットをも割り当て、選択された一部の画素に対する記憶容量を拡大するようにするとよい。これにより、画質を落として撮影速度を上げた際に、連続撮影可能なフレーム数を増やす、つまり撮影可能時間を延ばすことができる。第1及び第2発明に係る固体撮像素子によれば、画素間のオフセット電圧やゲイン特性の誤差などのノイズ要因が除去されるとともに接地電位のばらつきも軽減される。これにより、各画素における画素信号の質、つまりはSN比が向上し、画質を改善することができる。また第3発明に係る固体撮像素子の駆動方法によれば、素子上で画素出力線の占める領域の面積を減らしながらも撮影速度を上げることができる。[第1実施例]以下、本発明の第1実施例である固体撮像素子及びその駆動方法について、添付図面を参照して説明する。本実施例による固体撮像素子の全体の回路構成及び構造について、図1~図4により説明する。図1は本実施例の固体撮像素子の半導体チップ上のレイアウトを示す概略平面図、図2は画素と記憶ユニットとの接続状態を示す図、図3は画素領域中の1個の画素の回路構成図、図4は1個の記憶ユニットの回路構成図である。図1に示すように、この固体撮像素子は、入射光を受けて画素毎に画素信号を生成するための一つの大きな画素領域2と、画素信号が外部に読み出されるまで保持するための2つに分割された記憶領域第1記憶領域3a、第2記憶領域3bとを、半導体基板1上に備える。画素領域2と記憶領域3a、3bとは、互いに分離され、それぞれまとまった領域である。略矩形状の画素領域2内にはN行、M列の合計N×M個の画素10が二次元アレイ状に配置され、この画素領域2はそれぞれN/2×M個の画素10が配置された第1画素領域2aと第2画素領域2bとの2つに分割されている。また、第1、第2記憶領域3a、3bにはそれぞれ、N/2×M個の記憶ユニット30が二次元アレイ状に配置されている。第1記憶領域3aには第1垂直走査回路領域4aと第1水平走査回路領域5aとが付設され、第2記憶領域3bにも同様に、第2垂直走査回路領域4bと第2水平走査回路領域5bとが付設されている。第1垂直走査回路領域4a及び第1水平走査回路領域5aには、第1記憶領域3a中の記憶ユニット30に含まれる記憶セルからの信号の読み出しを制御するためのシフトレジスタやデコーダなどの回路が配設され、第2垂直走査回路領域4b及び第2水平走査回路領域5bにも同様の構成の回路が配設されている。図1に示すように、本実施例の固体撮像素子は、画素領域2を第1画素領域2a、第2画素領域2bの2つに区画する線図1中に点線で示す直線を中心として、ほぼ線対称の構造である。この線を挟んだ両部分の構造及び動作は同じであるため、以下の説明では、第1画素領域2a、第1記憶領域3a、第1垂直走査回路領域4a、及び第1水平走査回路領域5aの構造及び動作を中心に述べる。画素領域2に配設される画素の数、つまりN及びMの値はそれぞれ任意に決めることができる。これらの値を大きくすれば画像の解像度は上がるが、その反面、チップ全体の面積が大きくなる、或いは、チップ面積が同一であるとすると1画素当たりのチップ面積が小さくなり感度の点では不利である。ここで説明する例では、N=256、M=400である。この場合、第1画素領域2a及び第2画素領域2bにそれぞれ配置される画素の数は、水平方向横方向が400、垂直方向縦方向が128である。図2に示すように、画素領域2a中の1個の画素10と、記憶領域3a中の1個の記憶ユニット30とはそれぞれ1本の画素出力線40で接続されている。したがって、画素領域2aと記憶領域3aとは、各領域2a、3aに含まれる画素10又は記憶ユニット30と同数のこの例では128×400画素出力線40で接続されている。なお、記憶領域3aにおいて垂直方向に配列されている全ての記憶ユニット30の出力は共通の垂直出力線41に接続され、さらに垂直転送ゲート42を介して共通の出力線43に接続され、出力バッファ44を経て外部に接続されている。図3に示すように、1個の画素10は、フォトダイオードPD11、転送用トランジスタ12、リセット用トランジスタ13、フローティングディフュージョンFD14、第1段バッファ用トランジスタ15、第1段バイアス用トランジスタ17、第1コンデンサ18、第1サンプリング用トランジスタ19、第2サンプリング用トランジスタ20、第2コンデンサ21、ソースフォロア増幅用トランジスタ22、負荷電流源用トランジスタ24、及び、出力制御用トランジスタ25、を含む。フォトダイオード11は光を受けて光電荷を生成するものである。フローティングディフュージョン14は光電荷を一時的に蓄積するとともにこれを電圧信号に変換するものであり、本発明における検出ノードに相当する。転送用トランジスタ12は光電荷をフォトダイオード11からフローティングディフュージョン14へ転送するためのものであり、本発明における転送ゲートに相当する。リセット用トランジスタ13はフローティングディフュージョン14に蓄積された電荷を排出するためのものであり、本発明におけるリセット素子に相当する。第1コンデンサ18、第2コンデンサ21、第1サンプリング用トランジスタ19、及び第2サンプリング用トランジスタ20は相関2重サンプリングCDS回路を構成するものである。第1段バッファ用トランジスタ15及び第1段バイアス用トランジスタ17は、フローティングディフュージョン14と相関2重サンプリング回路とのインターフェイスの機能を果たすバッファである。ソースフォロア増幅用トランジスタ22、負荷電流源用トランジスタ24、及び出力制御用トランジスタ25、は、フローティングディフュージョン14に蓄積された電荷信号をCDS回路を通して画素出力線40に電圧信号として出力するためのものであり、本発明におけるバッファ回路に相当する。転送用トランジスタ12、リセット用トランジスタ13、第1サンプリング用トランジスタ19、第2サンプリング用トランジスタ20、及び出力制御用トランジスタ25のゲート端子には、それぞれφT、φR、φNS、φSS、φX2なる駆動パルス信号制御信号を供給するための駆動ラインが接続される。これら駆動ラインは画素領域2内の全ての画素10に共通である。これにより、画素領域2a、2bに含まれる全ての画素10において電荷蓄積動作等のための同時駆動が行われる。図5は1個の画素10における光電変換から信号送出までの動作の概略タイムチャートである。これを参照しつつ、画素10における動作を説明する。フォトダイオード11からフローティングディフュージョン14へ信号電荷を転送する前に、リセット用トランジスタ13をオンさせることによりフローティングディフュージョン14は電源電圧VRにリセットされる。しかしながら、そのあとにリセット用トランジスタ13をオフにしてフローティングディフュージョン14をフローティング状態にする際に、フローティングディフュージョン14のキャパシタに熱ノイズが取り込まれるためフローティングディフュージョン14の電圧は揺らぎ、電源電圧リセット電圧VRそのものとはならない。リセットノイズと呼ばれるこの揺らぎ成分が存在する状態でフォトダイオード11からフローティングディフュージョン14へ信号電荷の転送を始めると、その信号電荷にノイズが重畳したものが電圧信号となって出力されてしまうことになる。そこで、以下のような手順でノイズを取り除きつつ画素信号を出力する。図5中のt1の時点φT:オン→オフで転送用トランジスタ12はオフとなり、フォトダイオード11がフローティング状態となって光電変換で発生した電荷の蓄積露光が開始される。このとき、フローティングディフュージョン14はリセット電圧VRにリセットされている。少し遅れてt2の時点φR:オン→オフでリセット用トランジスタがオフとなるとフローティングディフュージョン14がフローティング状態となる。上述したように、このときフローティングディフュージョン14の電圧はリセット電圧VRリセットノイズ電圧となる。t3の時点φNS、φSS:オフ→オンで第1、第2サンプリング用トランジスタ19、20が共にオンすると、第1コンデンサ18の第2サンプリング用トランジスタ20側の端子電圧と第2コンデンサ21の第2サンプリング用トランジスタ20側の端子電圧とはいずれもリセット電圧VRにリセットされる。t4の時点φNS:オン→オフで第1サンプリング用トランジスタ19のみがオフされると、第1コンデンサ18の第2サンプリング用トランジスタ20側の端子と第2コンデンサ21の第2サンプリング用トランジスタ20側の端子とはいずれもフローティング状態となる。このとき、第1段バッファ用トランジスタ15を通して第1コンデンサ18に与えられる電圧がリセット電圧リセットノイズ電圧であれば、ソースフォロア増幅用トランジスタ22のゲート端子に印加される電圧はリセット電圧VRとなるから、リセットノイズは除去されることになる。t5の時点φT:オフ→オンで転送用トランジスタ12をオンさせて、フォトダイオード11からフローティングディフュージョン14へ信号電荷の転送を行う。これにより、ソースフォロア増幅用トランジスタ22のゲート端子に印加される電圧は、リセット電圧VRから[正味の信号電圧]×[CDS回路のゲイン]だけ下がる。t6の時点φSS:オン→オフで第2サンプリング用トランジスタ20もオフされると、ソースフォロア増幅用トランジスタ22のゲート端子に印加される電圧が確定する。このときの電圧はリセットノイズ電圧が除かれた[正味の信号電圧]×[CDS回路のゲイン]なる電圧である。その後、t7の時点φX2;オフ→オンで出力制御用トランジスタ25をオンすれば、上記のようにフローティングディフュージョン14におけるリセットノイズを含まない信号電圧がソースフォロア増幅用トランジスタ22を介して画素出力線40に出力される。なお、上記説明では、CDS回路におけるリセットノイズを考慮していないが、実際には、第1コンデンサ18、第2コンデンサ21がフローティング状態になるとき、フローティングディフュージョン14と同様にリセットノイズは発生し得る。しかしながら、これはフローティングディフュージョン14の容量に比べて第1コンデンサ18、第2コンデンサ21の容量を大きくしておけば、リセットノイズの影響は相対的に小さくなるため、実用上無視することができる。図4に示すように、1個の記憶ユニット30は、画素領域2aから延伸する画素出力線40に接続された書き込み用トランジスタ31、読み出しバッファ用トランジスタ33、バイアス用トランジスタ34、読み出し用トランジスタ35、書き込み用トランジスタ31と読み出しバッファ用トランジスタ33との間の記憶ユニット内信号線32に接続された蓄積フレーム数Lこの例ではL=128分のサンプリング用トランジスタ36及びコンデンサ37と、を含む。コンデンサ37は例えばダブルポリシリコンゲート構造やスタック構造などにより形成される。書き込み用トランジスタ31のゲート端子には、全記憶ユニット30に共通であるφWSなる駆動パルス信号を供給するための駆動ラインが接続される。読み出し用トランジスタ35のゲート端子には垂直方向の行単位に共通で行毎に異なるφVSRなる駆動パルス信号を供給するための駆動ラインが接続される。さらにサンプリング用トランジスタ36のゲート端子には、1個の記憶ユニット30に含まれるL個のサンプリング用トランジスタ毎に相違し、且つ全ての記憶ユニット30で同じ順番のサンプリング用トランジスタには共通であるφVSR1なる駆動パルス信号を供給するための駆動ラインが接続される。この記憶ユニット30では、対応する画素10から画素出力線40に信号が出力された状態であるときに、読み出し用トランジスタ35をオフ状態にして書き込み用トランジスタ31をオンし、さらに128個のサンプリング用トランジスタ36のうちの任意の1つを選択的にオンすると、記憶ユニット内信号線32上に存在する信号を、オンされたサンプリング用トランジスタに接続されたコンデンサ37に書き込むことができる。この書き込み動作の際に、駆動パルス信号φVSR1によりオンさせるサンプリング用トランジスタ36を順に走査することにより、最大128フレームの連続画像に対応した画素信号を各コンデンサ37にそれぞれ保持することができる。一方、これとは逆に、書き込み用トランジスタ31をオフ状態にしたまま読み出し用トランジスタ35をオンし、さらに128個のサンプリング用トランジスタ36のうちの任意の1個を選択的にオンすると、そのサンプリング用トランジスタ36に接続されたコンデンサ37に保持されている画素信号を記憶ユニット内信号線32上に読み出し、読み出しバッファ用トランジスタ33及び読み出し用トランジスタ35を通して外部に出力することができる。この読み出し動作の際に、駆動パルス信号φVSR1によりオンさせるサンプリング用トランジスタ36を順に走査することにより、各コンデンサ37にそれぞれ保持されている最大128フレーム分の連続画像に対応した画素信号を順番に、つまりシリアルで読み出すことができる。本実施例の固体撮像素子の特徴の一つは、各画素10の内部にソースフォロア増幅用トランジスタ22の負荷電流源である負荷電流源用トランジスタ24が配置されていることである。したがって、画素10内で出力制御用トランジスタ25がオン、記憶ユニット30で書き込み用トランジスタ31がオンした状態でも、画素10と記憶ユニット30とを接続する画素出力線40にはソースフォロア増幅用トランジスタ22のバイアス電流は流れない。また画素出力線40には、出力制御用トランジスタ25がオンした直後にその画素出力線40の容量と書き込み先のコンデンサ37の容量を充放電するための電流が流れるが、充放電完了後には電流は全く流れない。そのため、画素出力線40の抵抗が或る程度大きくても電圧降下は一切生じない。また、ソースフォロア増幅回路の内部に高抵抗の画素出力線40が配置されないことで、それに起因するゲイン特性の低下もなく、また、負荷電流源用トランジスタ24が分散配置されることで接地電位の上昇や変動も抑えられるので、それによるゲイン特性の低下も無視できる程度である。それ故に、本実施例の固体撮像素子では、各画素10においてオフセット電圧のばらつきやゲイン特性のばらつきが従来のこの種の固体撮像素子に比べて小さくて済み、画素信号のSN比が向上するので、画質を高めることができる。本実施例の固体撮像素子を従来の固体撮像素子と比較した効果を検証するために、シミュレーションソフトウエアSPICEを用いて計算した結果を説明する。ここでは、第1画素領域2aの1/2の領域に略均等に分散配置されている12個の画素に着目し、それら各画素についてシミュレーション計算を行った。図6は12個の画素のソースフォロア増幅器の入力電圧-出力電圧特性を示すものであり、aは従来構成、bは上記実施例の構成である。従来の構成では、画素出力線の抵抗による電圧降下と電流源領域の帰還電流パスの電位上昇によるバイアス電流の変動とにより出力電圧のばらつきが大きい。これに対して本実施例の構成においては、画素出力線の抵抗による電位降下は非常に小さく、画素領域の帰還電流パスの電位上昇によるバイアス電流変動がばらつきの主要因となるが、電流源領域ほど局所的に電流が集中することはないので電位上昇は小さい。そのため、出力電圧のばらつきも小さくなっている。図7は、画素領域2a内で下端から最も遠い位置にある4個の画素のソースフォロア増幅器の微分ゲイン特性をシミュレートしたものである。aに示すように、従来構成ではゲインは0.8を下回っており、しかもゲインカーブにフラットな部分が殆どなく画素毎のゲイン誤差が大きい。これに対してbに示すように本実施例の構成では、入力電圧が1.0~3.5Vの範囲でゲインはほぼフラットを保ち、且つゲイン値も0.8を超えている。こうした結果から、本実施例の構成においては画素毎のゲイン誤差は殆どなく、且つ高いゲインを達成できることが確認できる。[第2実施例]次に、本発明に係る第2実施例による固体撮像素子の構成及び動作を説明する。上記第1実施例の固体撮像素子では、画素毎に独立した画素出力線で画素と記憶ユニットとを接続していたため、全画素一斉に信号転送が可能であるものの、半導体基板1上で画素出力線の占める領域の割合が多く、フォトダイオード11の面積を広く確保するのが難しい。これに対し、この第2実施例の固体撮像素子では、撮影速度を若干犠牲にしながら画素出力線の占める領域を減らし、それによってフォトダイオードの面積、つまりは開口率を上げるようにしたものである。図8は本実施例の固体撮像素子における画素と記憶ユニットとの接続状態を示す概略図、図9は本実施例の固体撮像素子における画素領域中の1個の画素の回路構成図、図10は1個の画素10における光電変換から信号送出までの動作の概略タイムチャートである。記憶領域内の1個の記憶ユニット30の回路構成は第1実施例の図4で説明したものと同じであるので説明を略す。図8に示すように、第2実施例の固体撮像素子では、画素領域2aにおいて垂直方向、つまり画素出力線40の延伸方向に隣接する4個の画素10図8中の点線100で示す部分と記憶領域3aにおいて垂直方向に隣接する4個の記憶ユニット30図8中の点線300で示す部分とを1本の画素出力線40で接続している。即ち、垂直方向に並ぶ4個ずつの画素10と同じく4個ずつの記憶ユニット30とをそれぞれ組として、その組毎に1本の画素出力線40により両者を接続している。これによって、画素領域2aと記憶領域3aとの間に配設される画素出力線40の本数は垂直方向の列あたり、第1実施例の128本からその1/4の32本へ減ることになる。その結果、開口率が向上し、感度やSN比の向上に有効である。ただし、この場合には、1本の画素出力線40を共用している4個の画素10から選択的に、つまり同時に複数の画素10から信号が出力されないように、画素出力線40への信号の出力タイミングを調整する必要がある。また図9に示した本実施例の画素構成を図3に示した画素構成と比較すれば分かるように、1個の画素10において、第1段バッファ用トランジスタ15に直列に第1電流遮断用トランジスタ16が接続され、ソースフォロア増幅用トランジスタ22に直列に第2電流遮断用トランジスタ23が接続されている。第1電流遮断用トランジスタ16のゲート端子にはφX1なる駆動パルス信号を供給するための駆動ラインが接続される。他方、第2電流遮断用トランジスタ23のゲート端子には、出力制御用トランジスタ25のゲート端子と同じφX2なる駆動パルス信号を供給するための駆動ラインが接続される。第2実施例の固体撮像素子における1個の画素内の光電変換動作及びリセットノイズ除去動作は第1実施例と同じであるので、特に相違する点のみについて図10を参照して説明する。第1電流遮断用トランジスタ16はt3の時点、つまりサンプリング用トランジスタ19、20がオンされるのとほぼ同時にオンされ、t7の時点、つまり出力制御用トランジスタ25を介した信号の出力が開始される直前にオフされる。即ち、フローティングディフュージョン14の電圧を第1コンデンサ18やその後段の第2コンデンサ21に与える必要がある期間だけ、第1電流遮断用トランジスタ16はオンされ、それによって第1段バッファ用トランジスタ15を動作させる。換言すれば、第1段バッファ用トランジスタ15が動作している必要のない期間には、第1電流遮断用トランジスタ16をオフ状態とし、第1段バッファ用トランジスタ15にバイアス電流を供給しないことによって消費電力を抑えている。第2電流遮断用トランジスタ23は出力制御用トランジスタ25と同時にオンオフされる。換言すれば、電圧信号を画素出力線40に出力していない期間には、第2電流遮断用トランジスタ23をオフ状態とし、ソースフォロア増幅用トランジスタ22にバイアス電流を供給しないようにしている。これによって消費電力を抑えている。上述したように、1本の画素出力線40を共用する4個の画素10から順番に時分割で信号を画素出力線40に出力するため、その4個の画素10の出力制御用トランジスタ25のゲート端子には、φX20、φX21、φX22、φX23なる駆動パルス信号がそれぞれ供給される。即ち、1本の画素出力線40を共用する4個の画素10のうちの1番目の画素10の出力制御用トランジスタ25のゲート端子にはφX20の駆動パルス信号が入力され、このφX20がハイレベルである期間には、出力制御用トランジスタ25がオンし、その画素10から画素出力線40に画素信号が出力される。また、記憶ユニット30では、こうした各画素10からの信号送出に同期して、対応する記憶ユニット30の書き込み用トランジスタ31がオンされ、さらにオンしたサンプリング用トランジスタ36に接続されているコンデンサ37に信号が保持される。また第2実施例の固体撮像素子では、第1実施例と同様に、全ての画素を利用して高解像度の画像を取得するバーストフル画素使用モード本発明における第1駆動モードに相当と、全体の1/2の画素のみを利用して解像度は劣るものの、バーストフル画素使用モードよりも高速度で画像を取得することが可能なバーストハーフ画素使用モード本発明における第2駆動モードと、の2つのモードで固体撮像素子を駆動することができる。図11及び図12のaはバーストフル画素使用モードにおける要部の駆動パルス信号のタイミングチャートである。図11aの続きが図12aである。なお、ここでは、駆動パルス信号φX1は省略している。このモードでは、全ての画素10に対する駆動パルス信号φR、φT、φNS、φSSは全画素一斉に同一のタイミングで動作し、グローバルシャッタ動作をする。一方、出力制御用トランジスタ25をオンオフする駆動パルス信号φX2は画素出力線40を共にする4個の画素10にそれぞれ対応してφX20~φX23の4つあり、それぞれ異なるタイミングで4個の画素10による画素信号を1本の画素出力線40へ順番に接続する。これは上述した通りである。1本の画素出力線40は4個の記憶ユニット30にそれぞれ、駆動パルス信号φWSによりオンオフされる書き込み用トランジスタ31を経由して接続されている。1個の記憶ユニット30中に128個存在する記憶セルサンプリング用トランジスタ36コンデンサ37の中の1個の記憶セルを選択する駆動パルス信号は、φVSR1{0}~φVSR1{3}の4つあり、図11、図12に示すように、それぞれ異なるタイミングでもって4個の記憶ユニットの中の1個のユニットを画素出力線40へ接続する。以上述べた駆動方法によって、画素出力線40を共用していても4系統の画素信号が混交することなく、画素10と一対一で対応する記憶ユニット30の中の1つの記憶セルへと画素信号を書き込むことができる。ただし、このバーストフル画素使用モードにおいては1本の画素出力線40を時分割で使用して4画素分の信号をサンプリングするので、サンプリング時間が第1実施例の構成の約4倍かかることになる。例えば1個のサンプリングパルス幅は数ns~数十nsであるのでフレームレートが遅ければ特に問題にならないが、最大フレームレート数~10Mfps以上を想定を確実に制限する要因となる。そこで、バーストハーフ画素使用モードでは、1本の画素出力線40を共用している4個の画素の中の2画素のみ或いは1画素のみから画素信号を取り出し、他の画素は読み飛ばすことによって、最大フレームレートを上げることができるようにしている。図11b及び図12bに示すように、駆動パルス信号φX21及びφX23は常にローレベルであり、4個の画素の中で2個の画素が実質的に使用されていないつまり読み飛ばされたことが分かる。これに対し、記憶ユニット30側では、駆動パルス信号φVSR1{0}~φVSR1{3}がそれぞれハイレベルとなるタイミングが存在し、上記のように読み飛ばされた画素に対応する記憶ユニット30も使用し、該記憶ユニット30中の記憶セルに信号を書き込んでいることが分かる。これによって、外部へ信号を読み出しことなく連続的に撮影可能なフレーム数は通常の2倍の256フレームとなり、それだけ2倍の撮影時間を確保することができる。また、駆動パルス信号φX2{0}とφX2{1}、φX2{2}とφX2{3}を偶数列と奇数列とでそれぞれ千鳥状に配線することにより、バーストハーフ画素使用モードにおける画素の間引きを、図13に示すように市松模様状にすることができる。これによって、垂直方向及び水平方向の解像度の実質的な劣化を抑えることができる。上記実施例ではいずれも、画素領域2a中の画素10と記憶領域3a中の記憶ユニット30との間を画素出力線40で直結していたが、例えば画素数を増やそうとして素子チップの面積が大きくなる場合には、画素出力線40が長くなり、画素10内のソースフォロア増幅用トランジスタ22では駆動能力が不足する場合がある。こうした場合には、例えば図14に示すように、画素出力線4040a、40bの途中に信号中継用のソースフォロア増幅器60を挿入してもよい。図14の構成では、信号中継用ソースフォロア増幅器60は2個のトランジスタ61、62からなるが、構成はこれに限らない。また、各画素出力線40に挿入される信号中継用ソースフォロア増幅器60を1箇所に集中配置するのではなく、電力分散と画素10内ソースフォロア増幅器との負荷分担の均等化の観点から、記憶領域3a上に水平方向に延伸する複数の帯状の中継用ソースフォロア増幅器領域6を設け、その複数の各領域6に含まれる信号中継用ソースフォロア増幅器60の数がほぼ同数となるように、信号中継用ソースフォロア増幅器60を分散配置している。このように1本の画素出力線40を画素10内のソースフォロア増幅器のみで駆動するのでなく、記憶領域33a、3b内に配置した中継用ソースフォロア増幅器と分担して駆動することによって、1個の増幅器あたりの負荷が減るのでより高速に駆動することができる。或いは、速度を上げずにバイアス電流を減らすという選択も可能であり、この場合には、ゲイン特性はさらに改善し、また画素領域の消費電流も減る。もちろん、画素領域の消費電流が減った分だけ、ソースフォロア増幅器が配置された記憶領域の消費電流が増えることになるが、これは素子チップ全体に総電力を分散されたことになり、接地電位の上昇などの原因となる電力集中を改善できるという点では好ましい。なお、上記実施例は本発明に係る固体撮像素子及びその駆動方法の一例であり、本発明の趣旨の範囲で適宜変形や修正、追加を行っても本願請求の範囲に包含されることは明らかである。具体的には、上記説明で用いた各種の数値は単に一例であり、本発明に係る固体撮像素子の構成構造を制約するものではない。また、例えば1個の画素内の回路構成についても、フォトダイオード、検出ノード、転送ゲート、バッファ回路といった本願発明に基本的な構成要素さえ備えていれば、それ以外の要素、例えば上述したCDS回路などは必ずしも必要でないことは当然である。