"半導体基板上に、第1の配線と、前記第1の配線に隣接して配された第2の配線とを形成する工程と、前記第1の配線の側壁に第1の側壁絶縁膜を、前記第2の配線の側壁に第2の側壁絶縁膜を形成する工程と、前記第1の配線、前記第1の側壁絶縁膜、前記第2の配線及び前記第2の側壁絶縁膜が形成された前記半導体基板上に、導電膜を形成する工程と、前記第1の配線及び前記第2の配線上の前記導電膜を選択的に除去し、前記第1の配線と前記第2の配線との間の領域に、前記導電膜により形成され、前記第1の側壁絶縁膜及び前記第2の側壁絶縁膜によって前記第1の配線及び前記第2の配線から隔てられた第3の配線を形成する工程とを有することを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記第1の配線及び前記第2の配線上の前記導電膜を選択的に除去する工程は、前記導電膜を平坦化する工程と、平坦化された前記導電膜をエッチバックする工程とを有することを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記第3の配線を形成する工程の後、前記第1の配線と前記第2の配線との間に前記第3の配線が残存するように前記第3の配線をパターニングする工程を更に有することを特徴とする半導体装置の製造方法。請求項3に記載の半導体装置の製造方法において、前記第3の配線を形成する工程の後、前記第3の配線をパターニングする工程の前に、前記第3の配線上に犠牲膜を形成する工程と、前記犠牲膜の表面を平坦化する工程とを更に有し、前記第3の配線をパターニングする工程では、前記犠牲膜をマスクとして前記第3の配線をエッチングすることを特徴とする半導体装置の製造方法。半導体基板上に、第1の配線と、前記第1の配線に隣接して配された第2の配線とを形成する工程と、前記第1の配線の側壁に第1の側壁絶縁膜を、前記第2の配線の側壁に第2の側壁絶縁膜を形成する工程と、前記第1の配線、前記第1の側壁絶縁膜、前記第2の配線及び前記第2の側壁絶縁膜が形成された前記半導体基板上に、犠牲膜を形成する工程と、前記犠牲膜の、前記第1の配線と前記第2の配線との間の配線形成領域に、開口部を形成する工程と、前記犠牲膜が形成された前記半導体基板上に、導電膜を形成する工程と、前記犠牲膜上の前記導電膜を選択的に除去し、前記開口部内に、前記導電膜により形成され、前記第1の側壁絶縁膜及び前記第2の側壁絶縁膜によって前記第1の配線及び前記第2の配線から隔てられた第3の配線を形成する工程とを有することを特徴とする半導体装置の製造方法。請求項5載の半導体装置の製造方法において、前記犠牲膜上の前記導電膜を選択的に除去する工程は、前記導電膜を平坦化する工程と、前記導電膜をエッチバックする工程とを有することを特徴とする半導体装置の製造方法。請求項6記載の半導体装置の製造方法において、前記導電膜をエッチバックする工程では、前記導電膜の膜厚が、形成しようとする前記第3の配線の膜厚になるように、前記導電膜をエッチバックすることを特徴とする半導体装置の製造方法。請求項5乃至7のいずれか1項に記載の半導体装置の製造方法において、前記犠牲膜を形成する工程は、前記犠牲膜を堆積する工程と、前記犠牲膜を平坦化する工程とを有することを特徴とする半導体装置の製造方法。請求項1乃至8のいずれか1項に記載の半導体装置の製造方法において、前記第1の側壁絶縁膜は、前記第1の配線の側壁に形成された第1の絶縁部と、前記第1の絶縁部上に形成された第2の絶縁部とを有し、前記第2の側壁絶縁膜は、前記第2の配線の側壁に形成された第3の絶縁部と、前記第3の絶縁部上に形成された第4の絶縁部とを有することを特徴とする半導体装置の製造方法。しかしながら、上記の局所配線の形成方法では、層間絶縁膜に溝を形成する際にフォトリソグラフィ技術が用いられる。フォトリソグラフィ技術においては下地パターンアクティブ層やゲート層のアライメントマークを用いて位置合わせを行うため、ゲート電極に対して位置ずれが生じることがある。また、ゲート電極に接続されるコンタクトを形成する際には、ゲート電極と局所配線との間の位置ずれをも考慮することが求められる。このため、コンタクトの位置ずれ許容範囲を広く設定する必要があり、集積化の阻害要因となっていた。本発明の目的は、位置ずれに起因する電気特性や歩留まりの低下を抑制しうる半導体装置の製造方法を提供することにある。実施形態の一観点によれば、半導体基板上に、第1の配線と、前記第1の配線に隣接して配された第2の配線とを形成する工程と、前記第1の配線の側壁に第1の側壁絶縁膜を、前記第2の配線の側壁に第2の側壁絶縁膜を形成する工程と、前記第1の配線、前記第1の側壁絶縁膜、前記第2の配線及び前記第2の側壁絶縁膜が形成された前記半導体基板上に、導電膜を形成する工程と、前記第1の配線及び前記第2の配線上の前記導電膜を選択的に除去し、前記第1の配線と前記第2の配線との間の領域に、前記導電膜により形成され、前記第1の側壁絶縁膜及び前記第2の側壁絶縁膜によって前記第1の配線及び前記第2の配線から隔てられた第3の配線を形成する工程とを有する半導体装置の製造方法が提供される。また、実施形態の他の観点によれば、半導体基板上に、第1の配線と、前記第1の配線に隣接して配された第2の配線とを形成する工程と、前記第1の配線の側壁に第1の側壁絶縁膜を、前記第2の配線の側壁に第2の側壁絶縁膜を形成する工程と、前記第1の配線、前記第1の側壁絶縁膜、前記第2の配線及び前記第2の側壁絶縁膜が形成された前記半導体基板上に、犠牲膜を形成する工程と、前記犠牲膜の、前記第1の配線と前記第2の配線との間の配線形成領域に、開口部を形成する工程と、前記犠牲膜が形成された前記半導体基板上に、導電膜を形成する工程と、前記犠牲膜上の前記導電膜を選択的に除去し、前記開口部内に、前記導電膜により形成され、前記第1の側壁絶縁膜及び前記第2の側壁絶縁膜によって前記第1の配線及び前記第2の配線から隔てられた第3の配線を形成する工程とを有する半導体装置の製造方法が提供される。開示の半導体装置の製造方法によれば、第1の配線及び第2の配線に対して位置ずれすることなく第3の配線を形成することができる。これにより、位置ずれに起因する電気特性や歩留まりの低下を解消することができる。また、第1乃至第3の配線に接続されるコンタクトホールの位置ずれ許容範囲を緩和することができ、デザインルールを緩和することができる。[第1実施形態]第1実施形態による半導体装置及びその製造方法について図1乃至図17を用いて説明する。図1は、本実施形態による半導体装置の構造を示す平面図である。図2は、本実施形態による半導体装置の構造を示す概略断面図である。図3乃至図17は、本実施形態による半導体装置の製造方法を示す平面図及び断面図である。はじめに、本実施形態による半導体装置の構造について図1及び図2を用いて説明する。なお、図2aは図1のA-A′線断面図であり、図2bは図1のB-B′線断面図である。シリコン基板10には、活性領域12n,12pを画定する素子分離絶縁膜14が形成されている。素子分離絶縁膜14が形成されたシリコン基板10上には、並行に配された複数のゲート電極20が設けられている。図面において中央のゲート電極20は、ゲート絶縁膜18を介して活性領域12n上及び活性領域12p上に延在して形成されている。ゲート電極20の両側の活性領域12n及び活性領域12p内には、P型のソース/ドレイン領域24及びN型のソース/ドレイン領域図示せずが形成されている。これにより、活性領域12pには、ゲート電極20及びソース/ドレイン領域を有するN型トランジスタ50が形成されている。また、活性領域12nには、ゲート電極20及びソース/ドレイン領域24を有するP型トランジスタ52が形成されている。ゲート電極20上及びソース/ドレイン領域24等上には、金属シリサイド膜26が形成されている。ゲート電極20間の領域には、ゲート電極20に整合して、局所配線38a,38b、38cが形成されている。局所配線38aは、金属シリサイド膜26を介してN型トランジスタのソース領域に接続されている。局所配線38bは、金属シリサイド膜26を介してN型トランジスタのドレイン領域とP型トランジスタのソース領域とを接続している。局所配線38cは、金属シリサイド膜26を介してN型トランジスタのドレイン領域に接続されている。なお、局所配線とは、一般的には、第1金属配線層よりも下層により形成された配線であって、不純物拡散領域間を接続する配線や、不純物拡散領域からの引き出し配線等が該当する。本明細書では、局所配線を単に配線と呼ぶこともある。N型トランジスタ50、P型トランジスタ52及び局所配線38a,38b,38cが形成されたシリコン基板10上には、層間絶縁膜40が形成されている。層間絶縁膜40には、局所配線38a,38b,38cにそれぞれ接続されたコンタクトプラグ44a,44b,44cと、N型トランジスタ50及びP型トランジスタ52のゲート電極20に接続されたコンタクトプラグ44dとが埋め込まれている。コンタクトプラグ44aは、図示しない基準電圧線に接続される。コンタクトプラグ44cは、図示しない電源電圧線に接続される。コンタクトプラグ44dには、図示しない入力信号線が接続される。また、コンタクトプラグ44bには、図示しない出力信号線が接続される。このように、本実施形態による半導体装置は、N型トランジスタ50をドライバトランジスタとし、P型トランジスタ52を負荷トランジスタとするインバータ回路である。本実施形態による半導体装置では、上述のように、ゲート電極20間に形成された局所配線38a,38b,38cが、ゲート電極20に整合して形成されている。ゲート電極20に整合して形成されているとは、ゲート電極20から一定の間隔で形成されており、ゲート電極20に対する位置合わせずれが生じていないことを意味する。後述する製造方法を用いることにより、局所配線38a,38b,38cを、ゲート電極20に対してリソグラフィによって位置決めすることなく、ゲート電極20に対して自己整合的に位置決めして形成することができる。次に、本実施形態による半導体装置の製造方法について図3乃至図17を用いて説明する。各図において、aは図1の領域60の部分を示す平面図であり、bはaのA-A′線断面図であり、cはaのB-B′線断面図である。まず、シリコン基板10に、例えばSTIShallowTrenchIsolation法により、活性領域12n,pを画定する素子分離絶縁膜14を形成する。次いで、イオン注入により、各活性領域12nにPウェル図示せずを形成し、活性領域12pにNウェル16を形成する図3a、b、c。Pウェル及びNウェル16を形成する際には、所定のチャネルイオン注入も行う。次いで、活性領域12n,12p上に、例えば熱酸化法により、例えばシリコン酸化膜のゲート絶縁膜18を形成する。次いで、全面に、例えばCVD法により、ポリシリコン膜を堆積する。次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜をパターニングし、ゲート電極20を形成する図4a、b、c。例えば22nm世代の半導体装置では、ゲート長22nmのゲート電極20を例えば90nmピッチでストライプ状に配置する。なお、本実施形態の半導体装置において、実際に用いられるゲート電極20は、図示する3本のゲート電極20のうちの中央のゲート電極20のみである。両脇のゲート電極20は、いわばダミー電極である。ゲート電極20間のピッチを固定して配置することにより、ゲート電極20の寸法の均一化を図ることができる。このようなレイアウトは、28nm世代以降の半導体装置において標準化してきている。次いで、ゲート電極20をマスクとして活性領域12nにイオン注入を行い、エクステンション領域となる不純物拡散領域を形成する。次いで、例えばCVD法によりシリコン窒化膜を堆積後、このシリコン窒化膜をエッチバックし、ゲート電極20の側壁部分に側壁絶縁膜第1の絶縁部/第3の絶縁部22を形成する。次いで、ゲート電極20及び側壁絶縁膜22をマスクとして活性領域12nにイオン注入を行い、ソース/ドレイン領域となる不純物拡散領域を形成する。次いで、注入した不純物を活性化し、ゲート電極20の両側の活性領域12n内に、ソース/ドレイン領域24を形成する図5a、b、c。こうして、活性領域12pにN型トランジスタ50を形成し、活性領域12nにP型トランジスタ52を形成する。次いで、サリサイドプロセスにより、ゲート電極20及びソース/ドレイン領域24上に、金属シリサイド膜26を選択的に形成する図6a、b、c。次いで、全面に、例えばCVD法により、シリコン酸化膜28を形成する図7a、b、c。例えば22nm世代の半導体装置では、例えば膜厚15nm程度のシリコン酸化膜28を形成する。なお、シリコン酸化膜28の代わりに、側壁絶縁膜22、金属シリサイド膜26及び後に形成する局所配線38a,38b,38cに対して選択的にエッチングが可能な材料の他の膜を形成してもよい。次いで、シリコン酸化膜28をエッチバックし、側壁絶縁膜22が形成されたゲート電極20の側壁部分に、シリコン酸化膜28の側壁絶縁膜第2の絶縁部/第4の絶縁部30を形成する図8a、b、c。次いで、例えばCVD法によりタングステン膜を堆積後、このタングステン膜の表面を例えばCMP法により研磨し、表面が平坦化されたタングステン膜32を形成する図9a、b、c。例えば22nm世代の半導体装置では、例えば膜厚35nm程度のタングステン膜32を形成する。なお、タングステン膜32は、局所配線38a,38b,38cを形成するための膜である。局所配線38a,38b,38cを形成する材料はタングステンに限定されるものではなく、タングステン膜32の代わりに他の導電膜を形成してもよい。次いで、タングステン膜32をエッチバックし、タングステン膜32をゲート電極20間の領域に選択的に残存させる図10a、b、c。例えば22nm世代の半導体装置では、例えば膜厚が15nm程度になるまでタングステン膜32をエッチバックする。次いで、例えばCVD法によりシリコン酸化膜を堆積後、このシリコン酸化膜の表面を例えばCMP法により研磨し、表面が平坦化されたシリコン酸化膜34を形成する図11a、b、c。例えば22nm世代の半導体装置では、例えば膜厚20nm程度のシリコン酸化膜34を形成する。なお、シリコン酸化膜34の代わりに、側壁絶縁膜22、金属シリサイド膜26及び後に形成する局所配線38a,38b,38cに対して選択的にエッチングが可能な材料の他の膜を形成してもよい。シリコン酸化膜34は、後工程に置いてこれら膜に対して選択的にエッチングされる言わば犠牲膜である。また、シリコン酸化膜34は必ずしも平坦化する必要はないが、平坦化は後工程において高精細なフォトリソグラフィを行ううえで有利である。次いで、フォトリソグラフィにより、シリコン酸化膜34上に、局所配線38a,38b,38cの形成予定領域を覆うフォトレジスト膜36を形成する図12a、b、c。ゲート電極20の延在方向に沿ったフォトレジスト膜36の辺図面において縦方向の辺は、位置合わせずれを考慮して、ゲート電極20上に配置する。次いで、フォトレジスト膜36をマスクとしてシリコン酸化膜34をエッチングし、フォトレジスト膜36のパターンをシリコン酸化膜34に転写する。次いで、例えばアッシングにより、フォトレジスト膜36を除去する図13a、b、c。次いで、シリコン酸化膜36をマスクとしてタングステン膜32をエッチングし、タングステン膜32の局所配線38a,38b,38cを形成する図14a、b、c。このように形成した局所配線38a,38b,38cは、ゲート電極20に対してリソグラフィによって位置決めされたものではなく、加工プロセスによって自動的に位置決めされたものである。このため、局所配線38a,38b,38cとゲート電極20との間に位置合わせずれが生じることはない。このように、本実施形態による半導体装置の製造方法では、局所配線38a,38b,38cを、ゲート電極20に対して自己整合的に形成することができる。局所配線38a,38b,38cの配線幅は、ゲート電極20間の間隔、側壁絶縁膜22,30の膜厚及び側壁絶縁膜22,30を形成する際のエッチング条件等によって規定される。したがって、これらの値を適宜設定することにより、任意の配線幅の局所配線38a,38b,38cを形成することができる。これらのうち特に側壁絶縁膜30は、ソース/ドレイン領域24の不純物プロファイルなどに影響しないため、設定の自由度は大きい。また、局所配線38a,38b,38cの配線厚は、タングステン膜32のエッチバック量によって適宜設定することができる。これらにより、局所配線38a,38b,38cの抵抗値や配線間容量は、必要に応じて適宜調整することができる。次いで、例えば弗酸水溶液を用いたウェットエッチングにより、必要に応じて、側壁絶縁膜30及びシリコン酸化膜34を除去する図15a、b、c。なお、側壁絶縁膜30及びシリコン酸化膜34は、必ずしも除去する必要はない。ただし、後に形成する層間絶縁膜40を、低誘電率膜など、側壁絶縁膜30及びシリコン酸化膜34とは異なる材料により形成する場合は、誘電率の増加の防止やコンタクトエッチングの容易性に鑑み、除去することが望ましい。次いで、全面に、例えばCVD法によりシリコン酸化膜を堆積し、シリコン酸化膜の層間絶縁膜40を形成する図16a、b、c。次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜40に、ゲート電極20上の金属シリサイド膜36、ソース/ドレイン領域24上の金属シリサイド膜36、及び局所配線38a,38b,38cに達するコンタクトホール42を形成する図17a、b、c。この際、局所配線38a,38b,38cは、ゲート電極20に整合して形成されているため、コンタクトホール42の形成にあたってはゲート電極20に対する位置ずれのみを考慮すればよい。局所配線38a,38b,38cに対する位置ずれを考慮する必要はない。次いで、全面に導電膜を堆積した後、この導電膜をエッチバックし、コンタクトホール42内に埋め込まれたコンタクトプラグ44G、44Lを形成する図a、b、c。この後、コンタクトプラグ44G、44L等に接続される所定の配線層等を形成し、本実施形態による半導体装置を完成する。このように、本実施形態によれば、ゲート電極に対して位置ずれすることなく局所配線を形成することができる。これにより、位置ずれに起因する電気特性や歩留まりの低下を解消することができる。また、ゲート電極及び局所配線に接続されるコンタクトホールの位置ずれ許容範囲を緩和することができ、デザインルールを緩和することができる。[第2実施形態]第2実施形態による半導体装置の製造方法について図18乃至図24を用いて説明する。図1乃至図17に示す第1実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。図18乃至図24は、本実施形態による半導体装置の製造方法を示す平面図及び断面図である。本実施形態では、図1乃至図3に示す第1実施形態による半導体装置の他の製造方法を説明する。第1実施形態の方法は残しパターンを用いた製造方法であるのに対して、本実施形態の方法は抜きパターンを用いた製造方法である。リソグラフィに優しいプロセスを適宜選択することができる。まず、例えば図3乃至図8に示す第1実施形態による半導体装置の製造方法と同様にして、シリコン基板10上に、N型トランジスタ50、P型トランジスタ52、金属シリサイド膜26、側壁絶縁膜30等を形成する。次いで、例えばプラズマCVD法によりアモルファスカーボン膜を堆積後、このアモルファスカーボン膜の表面を例えばCMP法により研磨し、表面が平坦化されたアモルファスカーボン膜70を形成する図18a、b、c。例えば22nm世代の半導体装置では、例えば膜厚35nm程度のアモルファスカーボン膜70を形成する。アモルファスカーボン膜70は、例えばプラズマCVD法により、原料ガスにCH4、C2H6、C3H8、C4H10、C2H2、C3H6、C3H4等の炭化水素ガスを、キャリアガスにHeやAr等の不活性ガスを用い、350°C~400°Cの温度で成膜することができる。また、アモルファスカーボン膜70の研磨条件には、シリコン酸化膜の研磨条件として用いられている条件と同様の条件を適用することができる。なお、アモルファスカーボン膜70の代わりに、側壁絶縁膜22,30、金属シリサイド膜26及び後に形成する局所配線38a,38b,38cに対して選択的にエッチングが可能な材料の他の膜を形成してもよい。アモルファスカーボン膜70は、後工程でこれらの膜に対して選択的にエッチングされる言わば犠牲膜である。また、アモルファスカーボン膜70は必ずしも平坦化する必要はないが、平坦化は後工程において高精細なフォトリソグラフィを行ううえで有利である。次いで、フォトリソグラフィにより、アモルファスカーボン膜70上に、局所配線38a,38b,38cの形成予定領域を露出するフォトレジスト膜36を形成する図19a、b、c。ゲート電極20の延在方向に沿ったフォトレジスト膜36の辺図面において縦方向の辺は、位置合わせずれを考慮して、ゲート電極20上に配置する。次いで、フォトレジスト膜36をマスクとしてアモルファスカーボン膜70をエッチングし、局所配線38a,38b,38cの形成予定領域のアモルファスカーボン膜70を除去する。なお、アモルファスカーボン膜70は、例えばO2とHBrとを用いた反応性イオンエッチングにより、エッチングすることができる。次いで、例えばアッシングにより、フォトレジスト膜36を除去する図20a、b、c。次いで、例えばCVD法によりタングステン膜を堆積後、このタングステン膜の表面を例えばCMP法により研磨し、アモルファスカーボン膜70に埋め込まれたタングステン膜32を形成する図21a、b、c。例えば22nm世代の半導体装置では、例えば膜厚35nm程度のタングステン膜32を形成する。次いで、タングステン膜32をエッチバックし、タングステン膜32をゲート電極20間の領域に選択的に残存させる。例えば22nm世代の半導体装置では、例えば膜厚が15nm程度になるまでタングステン膜32をエッチバックする。これにより、タングステン膜32の局所配線38a,38b,38cを形成する図22a、b、c。このように形成した局所配線38a,38b,38cは、ゲート電極20に対してリソグラフィによって位置決めされたものではなく、加工プロセスによって自動的に位置決めされたものである。このため、局所配線38a,38b,38cとゲート電極20との間に位置合わせずれが生じることはない。このように、本実施形態による半導体装置の製造方法では、局所配線38a,38b,38cを、ゲート電極20に対して自己整合的に形成することができる。局所配線38a,38b,38cの配線幅は、ゲート電極20間の間隔、側壁絶縁膜22,30の膜厚及び側壁絶縁膜22,30を形成する際のエッチング条件等によって規定される。したがって、これらの値を適宜設定することにより、任意の配線幅の局所配線38a,38b,38cを形成することができる。これらのうち特に側壁絶縁膜30は、ソース/ドレイン領域24の不純物プロファイルなどに影響しないため、設定の自由度は大きい。また、局所配線38a,38b,38cの配線厚は、タングステン膜32のエッチバック量によって適宜設定することができる。これらにより、局所配線38a,38b,38cの抵抗値や配線間容量は、必要に応じて適宜調整することができる。次いで、例えばO2とHBrとを用いた反応性イオンエッチングにより、アモルファスカーボン膜70を除去する図23a,b,c。この後、例えば図16乃至図17等に示す第1実施形態による半導体装置の製造方法と同様にして、半導体装置を完成する。このように、本実施形態によれば、ゲート電極に対して位置ずれすることなく局所配線を形成することができる。これにより、位置ずれに起因する電気特性や歩留まりの低下を解消することができる。また、ゲート電極及び局所配線に接続されるコンタクトホールの位置ずれ許容範囲を緩和することができ、デザインルールを緩和することができる。[変形実施形態]上記実施形態に限らず種々の変形が可能である。例えば、上記実施形態では、インバータ回路に適用した例を示したが、インバータ回路に限らず、ゲート電極間の領域に局所配線を有する種々の半導体装置に適用することができる。例えば、図25乃至図27に示すような平面レイアウトを有する半導体装置に適用することができる。図25は、バッファ回路のレイアウトの一例を示す平面図である。図26は、2入力NAND回路のレイアウトの一例を示す平面図である。図27は、排他的論理和回路のレイアウトの一例を示す平面図である。何れのレイアウトも、ゲート電極20間の領域に局所配線38が形成されたものであり、上記実施形態と同様にして、ゲート電極20に整合して局所配線38を形成することができる。また、これらのほか、2入力NOR回路、加算回路、フリップフロップ回路等、種々の回路のレイアウトに適用することができる。また、上記実施形態では、ゲート電極20の寸法の均一性を向上するためにゲート電極20を一定のピッチで配置した場合を示したが、ゲート電極20間の間隔は、必ずしも一定である必要はない。また、上記実施形態では、ゲート電極20間の領域に局所配線38を形成する場合を示したが、ゲート電極以外の他の配線間の領域に局所配線を形成する場合に適用してもよい。また、上記実施形態では、ゲート電極20の側壁部分に2層構造の側壁絶縁膜22,30を形成したが、必ずしも2層構造の側壁絶縁膜を形成する必要はない。側壁絶縁膜22のみによってゲート電極20と局所配線38との間の絶縁耐圧を十分確保できる場合には、側壁絶縁膜30を形成しなくてもよい。また、3層構造以上の側壁絶縁膜を形成するようにしてもよい。また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。以上の実施形態に関し、更に以下の付記を開示する。付記1半導体基板上に、第1の配線と、前記第1の配線に隣接して配された第2の配線とを形成する工程と、前記第1の配線の側壁に第1の側壁絶縁膜を、前記第2の配線の側壁に第2の側壁絶縁膜を形成する工程と、前記第1の配線、前記第1の側壁絶縁膜、前記第2の配線及び前記第2の側壁絶縁膜が形成された前記半導体基板上に、導電膜を形成する工程と、前記第1の配線及び前記第2の配線上の前記導電膜を選択的に除去し、前記第1の配線と前記第2の配線との間の領域に、前記導電膜により形成され、前記第1の側壁絶縁膜及び前記第2の側壁絶縁膜によって前記第1の配線及び前記第2の配線から隔てられた第3の配線を形成する工程とを有することを特徴とする半導体装置の製造方法。付記2付記1記載の半導体装置の製造方法において、前記第1の配線及び前記第2の配線上の前記導電膜を選択的に除去する工程は、前記導電膜を平坦化する工程と、平坦化された前記導電膜をエッチバックする工程とを有することを特徴とする半導体装置の製造方法。付記3付記1記載の半導体装置の製造方法において、前記第3の配線を形成する工程の後、前記第1の配線と前記第2の配線との間に前記第3の配線が残存するように前記第3の配線をパターニングする工程を更に有することを特徴とする半導体装置の製造方法。付記4付記3に記載の半導体装置の製造方法において、前記第3の配線を形成する工程の後、前記第3の配線をパターニングする工程の前に、前記第3の配線上に犠牲膜を形成する工程と、前記犠牲膜の表面を平坦化する工程とを更に有し、前記第3の配線をパターニングする工程では、前記犠牲膜をマスクとして前記第3の配線をエッチングすることを特徴とする半導体装置の製造方法。付記5半導体基板上に、第1の配線と、前記第1の配線に隣接して配された第2の配線とを形成する工程と、前記第1の配線の側壁に第1の側壁絶縁膜を、前記第2の配線の側壁に第2の側壁絶縁膜を形成する工程と、前記第1の配線、前記第1の側壁絶縁膜、前記第2の配線及び前記第2の側壁絶縁膜が形成された前記半導体基板上に、犠牲膜を形成する工程と、前記犠牲膜の、前記第1の配線と前記第2の配線との間の配線形成領域に、開口部を形成する工程と、前記犠牲膜が形成された前記半導体基板上に、導電膜を形成する工程と、前記犠牲膜上の前記導電膜を選択的に除去し、前記開口部内に、前記導電膜により形成され、前記第1の側壁絶縁膜及び前記第2の側壁絶縁膜によって前記第1の配線及び前記第2の配線から隔てられた第3の配線を形成する工程とを有することを特徴とする半導体装置の製造方法。付記6付記5載の半導体装置の製造方法において、前記犠牲膜上の前記導電膜を選択的に除去する工程は、前記導電膜を平坦化する工程と、前記導電膜をエッチバックする工程とを有することを特徴とする半導体装置の製造方法。付記7付記6記載の半導体装置の製造方法において、前記導電膜をエッチバックする工程では、前記導電膜の膜厚が、形成しようとする前記第3の配線の膜厚になるように、前記導電膜をエッチバックすることを特徴とする半導体装置の製造方法。付記8付記5乃至7のいずれか1項に記載の半導体装置の製造方法において、前記犠牲膜を形成する工程は、前記犠牲膜を堆積する工程と、前記犠牲膜を平坦化する工程とを有することを特徴とする半導体装置の製造方法。付記9付記5乃至8のいずれか1項に記載の半導体装置の製造方法において、前記犠牲膜は、アモルファスカーボン膜であることを特徴とする半導体装置の製造方法。付記10付記1乃至9のいずれか1項に記載の半導体装置の製造方法において、前記第1の側壁絶縁膜は、前記第1の配線の側壁に形成された第1の絶縁部と、前記第1の絶縁部上に形成された第2の絶縁部とを有し、前記第2の側壁絶縁膜は、前記第2の配線の側壁に形成された第3の絶縁部と、前記第3の絶縁部上に形成された第4の絶縁部とを有することを特徴とする半導体装置の製造方法。付記11付記10記載の半導体装置の製造方法において、前記第3の配線を形成する工程の後、前記第1の側壁絶縁膜の前記第2の絶縁部及び前記第2の側壁絶縁膜の前記第4の絶縁部を除去する工程を更に有することを特徴とする半導体装置の製造方法。付記12付記1乃至11のいずれか1項に記載の半導体装置の製造方法において、前記第1の配線及び前記第2の配線は、平行に配されていることを特徴とする半導体装置の製造方法。付記13付記1乃至12のいずれか1項に記載の半導体装置の製造方法において、前記第1の配線及び前記第2の配線は、ゲート電極であり、前記第3の配線は、前記半導体基板に形成された活性領域間を接続する配線又は前記活性領域からの引き出し配線であることを特徴とする半導体装置の製造方法。"