第1の基準電圧を基準として電圧が周期的に変化する第1の電源電圧、及び第2の基準電圧を基準として電圧が周期的に変化する第2の電源電圧が供給されて断熱的回路動作を行う断熱的回路と、第1の直流電源電圧及び第2の直流電源電圧が供給されて動作する非断熱的回路と、前記断熱的回路と前記非断熱的回路との間に設けられるラッチ回路とを含み、前記ラッチ回路は、前記断熱的回路からの出力信号を、前記第1の電源電圧が極大となり前記第2の電源電圧が極小となるタイミングに対して設定された第1のラッチ期間においてラッチし、前記出力信号のラッチ信号を前記非断熱的回路に対して出力することを特徴とする回路装置。請求項1において、第1導電型トランジスターのしきい値電圧を第1のしきい値電圧とし、第2導電型トランジスターのしきい値電圧を第2のしきい値電圧とした場合に、前記第1のラッチ期間は、前記第1の電源電圧が、前記第1の電源電圧の極大値から前記第1のしきい値電圧を減算した値よりも大きい値である期間、又は、前記第2の電源電圧が、前記第2の電源電圧の極小値に前記第2のしきい値電圧を加算した値よりも小さい値である期間であることを特徴とする回路装置。請求項2において、前記ラッチ回路は、前記第1の直流電源電圧及び前記第2の直流電源電圧が供給されて、前記ラッチ回路のラッチクロック信号に基づいて動作するクロックドインバーター回路を含むことを特徴とする回路装置。請求項3において、前記クロックドインバーター回路は、信号が入力される入力ノードと、前記ラッチクロック信号に基づいて信号が出力される出力ノードと、ソースに前記第1の直流電源電圧が供給され、ゲートに前記ラッチクロック信号の反転信号が入力される第1のトランジスターと、ソースが前記第1のトランジスターのドレインに接続され、ゲートが前記入力ノードに接続され、ドレインが前記出力ノードに接続される第2のトランジスターと、ドレインが前記出力ノードに接続され、ゲートが前記入力ノードに接続される第3のトランジスターと、ドレインが前記第3のトランジスターのソースに接続され、ゲートに前記ラッチクロック信号の非反転信号が入力され、ソースに前記第2の直流電源電圧が供給される第4のトランジスターとを含むことを特徴とする回路装置。請求項3又は4において、前記ラッチ回路は、前記クロックドインバーター回路として、第1のクロックドインバーター回路及び第2のクロックドインバーター回路と、前記第1のクロックドインバーター回路からの出力信号及び前記第2のクロックドインバーター回路からの出力信号を受けて、前記断熱的回路からの前記出力信号を保持する保持回路とを含むことを特徴とする回路装置。請求項5において、前記保持回路は、前記第1のクロックドインバーター回路からの前記出力信号が入力される第1のノードと、前記第2のクロックドインバーター回路からの前記出力信号が入力される第2のノードと、前記第1の直流電源電圧が一端に供給され、他端が前記第2のノードに接続される第1の抵抗素子と、前記第1の直流電源電圧が一端に供給され、他端が前記第1のノードに接続される第2の抵抗素子と、ドレインが前記第2のノードに接続され、ゲートが前記第1のノードに接続され、ソースに前記第2の直流電源電圧が供給される第1のトランジスターと、ドレインが前記第1のノードに接続され、ゲートが前記第2のノードに接続され、ソースに前記第2の直流電源電圧が供給される第2のトランジスターとを含むことを特徴とする回路装置。請求項5又は6において、前記ラッチ回路は、前記第1のクロックドインバーター回路と前記保持回路との間に設けられ、前記ラッチクロック信号に基づいてオンオフが制御される第1のトランスミッションゲートと、前記第2のクロックドインバーター回路と前記保持回路との間に設けられ、前記ラッチクロック信号に基づいてオンオフが制御される第2のトランスミッションゲートとを含むことを特徴とする回路装置。請求項3乃至7のいずれかにおいて、前記ラッチクロック信号を生成して前記ラッチ回路に対して出力するラッチクロック生成回路を含み、前記ラッチクロック生成回路は、前記第1の電源電圧に基づいて生成される第1の電圧と、前記第1の直流電源電圧及び前記第2の直流電源電圧に基づいて生成される第2の電圧とを比較するコンパレーター回路を含み、前記ラッチクロック生成回路は、前記コンパレーター回路の比較結果に基づいて前記ラッチクロック信号を生成することを特徴とする回路装置。請求項1乃至8のいずれかにおいて、前記ラッチ回路の初段の回路は、前記第1の電源電圧がソースに供給され、前記第1の直流電源電圧が基板に供給される第1導電型トランジスターと、前記第2の電源電圧がソースに供給され、前記第2の直流電源電圧が基板に供給される第2導電型トランジスターとを含むことを特徴とする回路装置。請求項1乃至9のいずれかにおいて、前記第1の直流電源電圧及び前記第2の直流電源電圧が供給されて動作する第2の非断熱的回路と、前記第2の非断熱的回路と前記断熱的回路との間に設けられる第2のラッチ回路とを含み、前記第2のラッチ回路は、前記第2の非断熱的回路からの出力信号を、前記第1の電源電圧が極小となり前記第2の電源電圧が極大となるタイミングに対して設定された第2のラッチ期間においてラッチし、前記第2の非断熱的回路からの前記出力信号のラッチ信号を前記断熱的回路に対して出力し、前記ラッチ回路は、前記断熱的回路からの前記出力信号を、前記第1の電源電圧が極大となり前記第2の電源電圧が極小となるタイミングに対して設定された前記第1のラッチ期間においてラッチし、前記断熱的回路からの前記出力信号の前記ラッチ信号を前記非断熱的回路に対して出力することを特徴とする回路装置。第1の直流電源電圧及び第2の直流電源電圧が供給されて動作する非断熱的回路と、第1の基準電圧を基準として電圧が周期的に変化する第1の電源電圧、及び第2の基準電圧を基準として電圧が周期的に変化する第2の電源電圧が供給されて断熱的回路動作を行う断熱的回路と、前記非断熱的回路と前記断熱的回路との間に設けられるラッチ回路とを含み、前記ラッチ回路は、前記非断熱的回路からの出力信号を、前記第1の電源電圧が極小となり前記第2の電源電圧が極大となるタイミングに対して設定されたラッチ期間においてラッチし、前記出力信号のラッチ信号を前記断熱的回路に対して出力することを特徴とする回路装置。請求項11において、第1導電型トランジスターのしきい値電圧を第1のしきい値電圧とし、第2導電型トランジスターのしきい値電圧を第2のしきい値電圧とした場合に、前記ラッチ期間は、前記第1の電源電圧と前記第2の電源電圧との電圧差が、前記第1のしきい値電圧よりも小さい値である期間、又は、前記第1の電源電圧と前記第2の電源電圧との電圧差が、前記第2のしきい値電圧よりも小さい値である期間であることを特徴とする回路装置。請求項11又は12において、前記ラッチ回路のラッチクロック信号を生成して前記ラッチ回路に対して出力するラッチクロック生成回路を含み、前記ラッチクロック生成回路は、前記第1の電源電圧と前記第2の電源電圧とを比較するコンパレーター回路を含み、前記ラッチクロック生成回路は、前記コンパレーター回路の比較結果に基づいて前記ラッチクロック信号を生成することを特徴とする回路装置。請求項1乃至13のいずれかにおいて、前記第1の電源電圧及び前記第2の電源電圧は、前記第1の電源電圧と前記第2の電源電圧との電圧差が小さくなっていく第1の期間と、前記電圧差が大きくなっていく第2の期間とを繰り返し、前記第2の電源電圧は、前記第1の電源電圧の第1極大値と、前記第1極大値に続く第2極大値との間の期間に極大値となり、前記第1の電源電圧の第1極小値と、前記第1極小値に続く第2極小値との間の期間に極小値となることを特徴とする回路装置。請求項1乃至14のいずれかに記載の回路装置を含むことを特徴とする電子機器。本発明の幾つかの態様によれば、断熱的回路動作により消費電力を抑制することができる回路装置及び電子機器等を提供できる。本発明の一態様は、第1の基準電圧を基準として電圧が周期的に変化する第1の電源電圧、及び第2の基準電圧を基準として電圧が周期的に変化する第2の電源電圧が供給されて断熱的回路動作を行う断熱的回路と、第1の直流電源電圧及び第2の直流電源電圧が供給されて動作する非断熱的回路と、前記断熱的回路と前記非断熱的回路との間に設けられるラッチ回路とを含み、前記ラッチ回路は、前記断熱的回路からの出力信号を、前記第1の電源電圧が極大となり前記第2の電源電圧が極小となるタイミングに対して設定された第1のラッチ期間においてラッチし、前記出力信号のラッチ信号を前記非断熱的回路に対して出力する回路装置に関係する。本発明の一態様によれば、ラッチ回路は、断熱的回路からの出力信号を第1の電源電圧が極大となり第2の電源電圧が極小となるタイミングでラッチすることができる。こうすることで、断熱的回路からの出力信号の信号レベルが確定される期間に信号をラッチすることができるから、非断熱的回路に対して断熱的回路からの出力信号を確実に出力することができる。その結果、断熱的回路の断熱的回路動作を損なうことなく、確実に回路を動作させることができるから、回路装置の消費電力を低く抑えることなどが可能になる。また本発明の一態様では、第1導電型トランジスターのしきい値電圧を第1のしきい値電圧とし、第2導電型トランジスターのしきい値電圧を第2のしきい値電圧とした場合に、前記第1のラッチ期間は、前記第1の電源電圧が、前記第1の電源電圧の極大値から前記第1のしきい値電圧を減算した値よりも大きい値である期間、又は、前記第2の電源電圧が、前記第2の電源電圧の極小値に前記第2のしきい値電圧を加算した値よりも小さい値である期間であってもよい。このようにすれば、ラッチ回路は、断熱的回路から出力される出力信号を、電圧レベルがLレベル又はHレベルに確定される期間にラッチすることができるから、非断熱的回路に対して適正な電圧レベルで信号を出力することができる。また本発明の一態様では、前記ラッチ回路は、前記第1の直流電源電圧及び前記第2の直流電源電圧が供給されて、前記ラッチ回路のラッチクロック信号に基づいて動作するクロックドインバーター回路を含んでもよい。このようにすれば、ラッチ回路は、断熱的回路からの出力信号をラッチクロック信号に基づいてラッチすることができる。また本発明の一態様では、前記クロックドインバーター回路は、信号が入力される入力ノードと、前記ラッチクロック信号に基づいて信号が出力される出力ノードと、ソースに前記第1の直流電源電圧が供給され、ゲートに前記ラッチクロック信号の反転信号が入力される第1のトランジスターと、ソースが前記第1のトランジスターのドレインに接続され、ゲートが前記入力ノードに接続され、ドレインが前記出力ノードに接続される第2のトランジスターと、ドレインが前記出力ノードに接続され、ゲートが前記入力ノードに接続される第3のトランジスターと、ドレインが前記第3のトランジスターのソースに接続され、ゲートに前記ラッチクロック信号の非反転信号が入力され、ソースに前記第2の直流電源電圧が供給される第4のトランジスターとを含んでもよい。このようにすれば、ラッチクロック信号がHレベルである期間に、第1、第4のトランジスターがオン状態となるから、クロックドインバーター回路はインバーター動作を行い、断熱的回路からの出力信号に基づいて信号を出力することができる。また本発明の一態様では、前記ラッチ回路は、前記クロックドインバーター回路として、第1のクロックドインバーター回路及び第2のクロックドインバーター回路と、前記第1のクロックドインバーター回路からの出力信号及び前記第2のクロックドインバーター回路からの出力信号を受けて、前記断熱的回路からの前記出力信号を保持する保持回路とを含んでもよい。このようにすれば、保持回路は、ラッチクロック信号に基づいて動作する第1、第2のクロックドインバーター回路からの出力信号を保持することができるから、ラッチ回路は、断熱的回路からの出力信号をラッチクロック信号に基づいてラッチすることができる。また本発明の一態様では、前記保持回路は、前記第1のクロックドインバーター回路からの前記出力信号が入力される第1のノードと、前記第2のクロックドインバーター回路からの前記出力信号が入力される第2のノードと、前記第1の直流電源電圧が一端に供給され、他端が前記第2のノードに接続される第1の抵抗素子と、前記第1の直流電源電圧が一端に供給され、他端が前記第1のノードに接続される第2の抵抗素子と、ドレインが前記第2のノードに接続され、ゲートが前記第1のノードに接続され、ソースに前記第2の直流電源電圧が供給される第1のトランジスターと、ドレインが前記第1のノードに接続され、ゲートが前記第2のノードに接続され、ソースに前記第2の直流電源電圧が供給される第2のトランジスターとを含んでもよい。このようにすれば、例えば第1のノードがLレベルに設定される場合には、第1のトランジスターがオフ状態になり、第2のノードがHレベルに設定される。そして第2のノードがHレベルに設定されることで、第2のトランジスターがオン状態になるから、第1のノードがLレベルに設定される。その結果、保持回路は、断熱的回路からの出力信号を保持することができる。また本発明の一態様では、前記ラッチ回路は、前記第1のクロックドインバーター回路と前記保持回路との間に設けられ、前記ラッチクロック信号に基づいてオンオフが制御される第1のトランスミッションゲートと、前記第2のクロックドインバーター回路と前記保持回路との間に設けられ、前記ラッチクロック信号に基づいてオンオフが制御される第2のトランスミッションゲートとを含んでもよい。このようにすれば、ラッチクロック信号がHレベルである期間に、第1、第2のトランスミッションゲートがオン状態となるから、第1、第2のクロックドインバーター回路からの出力信号が保持回路に入力され、保持回路がその信号を保持することができる。また本発明の一態様では、前記ラッチクロック信号を生成して前記ラッチ回路に対して出力するラッチクロック生成回路を含み、前記ラッチクロック生成回路は、前記第1の電源電圧に基づいて生成される第1の電圧と、前記第1の直流電源電圧及び前記第2の直流電源電圧に基づいて生成される第2の電圧とを比較するコンパレーター回路を含み、前記ラッチクロック生成回路は、前記コンパレーター回路の比較結果に基づいて前記ラッチクロック信号を生成してもよい。このようにすれば、ラッチクロック生成回路は、第1の電圧と第2の電圧との比較結果に基づいて、ラッチクロック信号を生成することができる。また本発明の一態様では、前記ラッチ回路の初段の回路は、前記第1の電源電圧がソースに供給され、前記第1の直流電源電圧が基板に供給される第1導電型トランジスターと、前記第2の電源電圧がソースに供給され、前記第2の直流電源電圧が基板に供給される第2導電型トランジスターとを含んでもよい。このようにすれば、ラッチ回路の初段の回路は、断熱的回路動作を行うインバーター回路を構成することができる。また本発明の一態様では、前記第1の直流電源電圧及び前記第2の直流電源電圧が供給されて動作する第2の非断熱的回路と、前記第2の非断熱的回路と前記断熱的回路との間に設けられる第2のラッチ回路とを含み、前記第2のラッチ回路は、前記第2の非断熱的回路からの出力信号を、前記第1の電源電圧が極小となり前記第2の電源電圧が極大となるタイミングに対して設定された第2のラッチ期間においてラッチし、前記第2の非断熱的回路からの前記出力信号のラッチ信号を前記断熱的回路に対して出力し、前記ラッチ回路は、前記断熱的回路からの前記出力信号を、前記第1の電源電圧が極大となり前記第2の電源電圧が極小となるタイミングに対して設定された前記第1のラッチ期間においてラッチし、前記断熱的回路からの前記出力信号の前記ラッチ信号を前記非断熱的回路に対して出力してもよい。このようにすれば、第2のラッチ回路は、非断熱的回路からの出力信号を、第1の電源電圧が極小となり第2の電源電圧が極大となるタイミングでラッチすることができる。また、ラッチ回路は、断熱的回路からの出力信号を第1の電源電圧が極大となり第2の電源電圧が極小となるタイミングでラッチすることができる。こうすることで、非断熱的回路から断熱的回路へ、そして断熱的回路から非断熱的回路へ、断熱的回路動作を損なうことなく、また誤動作を生じさせることなく信号を受け渡すことができる。その結果、回路装置の消費電力を低く抑えることなどが可能になる。本発明の他の態様は、第1の直流電源電圧及び第2の直流電源電圧が供給されて動作する非断熱的回路と、第1の基準電圧を基準として電圧が周期的に変化する第1の電源電圧、及び第2の基準電圧を基準として電圧が周期的に変化する第2の電源電圧が供給されて断熱的回路動作を行う断熱的回路と、前記非断熱的回路と前記断熱的回路との間に設けられるラッチ回路とを含み、前記ラッチ回路は、前記非断熱的回路からの出力信号を、前記第1の電源電圧が極小となり前記第2の電源電圧が極大となるタイミングに対して設定されたラッチ期間においてラッチし、前記出力信号のラッチ信号を前記断熱的回路に対して出力する回路装置に関係する。本発明の他の態様によれば、第2のラッチ回路は、非断熱的回路からの出力信号を、第1の電源電圧が極小となり第2の電源電圧が極大となるタイミングでラッチすることができる。こうすることで、第1、第2の電源電圧の電圧差が極小となるタイミングで、断熱的回路に信号を入力することができるから、非断熱的回路から断熱的回路へ、断熱的回路動作を損なうことなく、また誤動作を生じさせることなく信号を受け渡すことができる。また本発明の他の態様では、第1導電型トランジスターのしきい値電圧を第1のしきい値電圧とし、第2導電型トランジスターのしきい値電圧を第2のしきい値電圧とした場合に、前記ラッチ期間は、前記第1の電源電圧と前記第2の電源電圧との電圧差が、前記第1のしきい値電圧よりも小さい値である期間、又は、前記第1の電源電圧と前記第2の電源電圧との電圧差が、前記第2のしきい値電圧よりも小さい値である期間であってもよい。このようにすれば、断熱的回路に入力される入力信号が変化した場合に、断熱的回路の入力段に流れる電流を低く抑えることができるから、断熱的回路動作を実現することができる。また本発明の他の態様では、前記ラッチ回路のラッチクロック信号を生成して前記ラッチ回路に対して出力するラッチクロック生成回路を含み、前記ラッチクロック生成回路は、前記第1の電源電圧と前記第2の電源電圧とを比較するコンパレーター回路を含み、前記ラッチクロック生成回路は、前記コンパレーター回路の比較結果に基づいて前記ラッチクロック信号を生成してもよい。このようにすれば、ラッチクロック生成回路は、第1の電源電圧と第2の電源電圧とに基づいてラッチクロック信号を生成することができる。また本発明の他の態様では、前記第1の電源電圧及び前記第2の電源電圧は、前記第1の電源電圧と前記第2の電源電圧との電圧差が小さくなっていく第1の期間と、前記電圧差が大きくなっていく第2の期間とを繰り返し、前記第2の電源電圧は、前記第1の電源電圧の第1極大値と、前記第1極大値に続く第2極大値との間の期間に極大値となり、前記第1の電源電圧の第1極小値と、前記第1極小値に続く第2極小値との間の期間に極小値となってもよい。このようにすれば、第1の電源電圧及び前記第2の電源電圧は、電圧差が極大になるタイミングと極小になるタイミングを繰り返すことができるから、第1、第2の電源電圧が供給される回路において、断熱的回路動作が可能になる。本発明の他の態様は、上記いずれかに記載の回路装置を含む電子機器に関係する。以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。本実施形態の回路装置は、断熱的回路動作を行う断熱的回路と、非断熱的回路と、ラッチ回路とを含む。このラッチ回路は、断熱的回路と非断熱的回路との間のインターフェースを実現する。以下では、まず断熱的回路動作について説明し、次に本実施形態の回路装置の基本的な構成例及びラッチ回路の詳細な構成例について説明する。1.断熱的回路動作断熱的回路とは、電源に周期波を使用し、MOSトランジスターでのオン抵抗による熱的損失を抑制し、且つ、電源から回路に注入された電荷を再び電源へと回収し、通常ではグランド接地に流れてしまう貫通電流による電荷エネルギーの再利用を行う技術である。図1に、本実施形態の回路装置に用いられる断熱的回路の詳細な構成例を示す。この構成例は、PMOSトランジスターPM1、PM2広義には第1導電型トランジスター、NMOSトランジスターNM1、NM2広義には第2導電型トランジスターを含む。なお、以下では、断熱的回路に含まれることができる論理回路のうち、2段のインバーターを例に説明する。但し、本実施形態では、断熱的回路200が他の論理回路を含んでもよい。具体的には、トランジスターPM1とNM1は前段のインバーターを構成し、トランジスターPM2とNM2は後段のインバーターを構成する。すなわち、トランジスターPM1、PM2のソース端子には、第1の電源供給ノードNVPが接続され、トランジスターNM1、NM2のソース端子には、第2の電源供給ノードNVMが接続される。トランジスターPM1、NM1のゲート端子には、入力ノードNVIが接続され、ドレイン端子には、出力ノードNQ1が接続される。トランジスターPM2、NM2のゲート端子には、出力ノードNQ1が接続され、ドレイン端子には、出力ノードNQ2が接続される。そして、電源供給ノードNVP、NVMには、周期的に変化する第1、第2の電源電圧VP、VMが供給される。入力ノードNVIには、入力信号VINが供給される。なお、図1に示すように、トランジスターPM1、PM2のウェル又は、サブストレート基板には、第1の直流電源電圧VDDが供給され、トランジスターNM1、NM2のサブストレートウェルには、第2の直流電源電圧VSSが供給される。或いは、トランジスターPM1、PM2のウェルバックゲートには、第1の電源電圧VPが供給されてもよく、トランジスターNM1、NM2のサブストレートバックゲートには、第2の電源電圧VMが供給されてもよい。図2Aに、第1、第2の電源電圧VP、VMを生成する電源回路の第1の詳細な構成例を示す。この構成例は、基準電圧生成回路10、共振回路20単共振回路を含む。基準電圧生成回路10は、第1の基準電圧VR1と、第1の基準電圧VR1とは電圧の異なる第2の基準電圧VR2を出力する。この基準電圧VR1、VR2は、周期的に変化する第1、第2の電源電圧VP、VMの基準となる電圧である。例えば、基準電圧生成回路10は、スイッチングレギュレーター例えば、スイッチドキャパシターレギュレーターで構成され、そのスイッチングレギュレーターが基準電圧VR1、VR2を生成する。或いは、基準電圧生成回路10は、ハイレベルHレベル、VDD及びローレベルLレベル、VSSを出力するドライバーで構成されてもよい。そして、そのドライバーが、基準電圧VR1、VR2に対応するデューティーでハイレベルとローレベルを出力することで実効的に実効値として基準電圧VR1、VR2を生成してもよい。なお、基準電圧生成回路10は、基準電圧VR1を共振回路20に出力する第1の基準電圧生成回路と、基準電圧VR2を共振回路20に出力する第2の基準電圧生成回路と、を含むことができる。共振回路20は、1つの共振回路の共振単共振により第1の電源電圧VP及び第2の電源電圧VMを出力する。上述のように、共振回路20が生成する電源電圧VP、VMは、基準電圧VR1、VR2を基準として周期的に変化する電源電圧である。具体的には、電源電圧VP、VMは、正弦波、矩形波、台形波、三角波等が周期的に繰り返される電圧波形を有する。そして、電源電圧VP、VMは、第3の基準電圧例えばVR1VR2/2を基準として線対称な電圧波形を有する。或いは、電源電圧VP、VMは、逆相の電圧波形を有してもよい。例えば、共振回路20は、LC電流励振回路やLC電圧励振回路、LC双安定回路、水晶発振回路等によって構成できる。図2Bに、電源回路の第2の詳細な構成例を示す。この構成例は、基準電圧生成回路10、第1の共振回路30、第2の共振回路40を含む。なお、図2Aで説明した基準電圧生成回路には、同一の符号を付し、適宜説明を省略する。共振回路30は、共振により第1の電源電圧VPを出力し、共振回路40は、共振により第2の電源電圧VMを出力する。すなわち、2つの共振回路二共振回路が、それぞれ共振二共振により電源電圧を出力する。具体的には、共振回路30、40は、上述の共振回路20と同様に、基準電圧VR1、VR2を基準として周期的に変化する電源電圧を生成する。例えば、共振回路30、40は、LC電流励振回路やLC電圧励振回路によって構成できる。なお、共振回路は、その構成要素の全てが電源回路に含まれてもよく、その構成要素の一部が電源回路に含まれてもよい。例えば、共振回路がLC共振回路の場合には、インダクターやキャパシターが電源回路の外部に設けられてもよい。図3に、本実施形態の断熱的回路動作の電圧波形例を示す。なお以下では、説明を簡単にするために、VSS=0Vとし、VR1=3/4VDDであり、VR2=1/4VDDであり、VPとVMが正弦波であり、図1に示したように断熱的回路が2段のインバーターである場合を例に説明する。図3のH1に示すように、電源電圧VPとして、3/4VDDを基準中心電圧とする振幅1/4VDDの正弦波が供給される。H2に示すように、電源電圧VMとして、1/4VDDを基準とする振幅1/4VDDの正弦波が供給される。この電源電圧VPの正弦波とVMの正弦波は、位相が180°異なっている。そして、H3に示すように、入力電圧VINとしてローレベルVSSが入力された場合には、H4に示すように、前段のインバーターの出力電圧VQ1として電源電圧VPが出力され、H5に示すように、後段のインバーターの出力電圧VQ2として電源電圧VMが出力される。一方、H6に示すように、入力電圧VINとしてハイレベルVDDが入力された場合には、H7に示すように、出力電圧VQ1として電源電圧VMが出力され、H8に示すように、出力電圧VQ2として電源電圧VPが出力される。本実施形態の断熱的回路は、周期的に変化する第1の電源電圧VPと第2の電源電圧VMが供給されることで断熱的回路動作を行う。第1の電源電圧VPは、第1の基準電圧VR1を基準電圧として周期的に変化し、第2の電源電圧VMは、第2の基準電圧VR2を基準電圧として周期的に変化する。具体的には、第1、第2の電源電圧VP、VMは、第1の電源電圧VPと第2の電源電圧VMとの電圧差が小さくなっていく小さくなる第1の期間と、電圧差が大きくなっていく大きくなる第2の期間を繰り返す。例えば、図3に示すように、第1、第2の電源電圧VP、VMは、それぞれ基準電圧VR1、VR2を基準電圧とする正弦波である。そして、図3に示すように、電圧差が小さくなっていく第1の期間T1と、電圧差が大きくなっていく第2の期間T2を周期的に繰り返す。この第1の期間T1は、例えば電源電圧VPとVMの差分電圧が最大値例えばVDDから最小値例えば0Vまで変化する期間である。また、第2の期間T2は、例えば電源電圧VPとVMの差分電圧が最小値例えば0Vから最大値例えばVDDまで変化する期間である。本実施形態の断熱的回路によれば、電圧差が小さくなっていく第1の期間と大きくなっていく第2の期間を繰り返す電源電圧VP、VMが供給されることで、断熱的回路動作を実現できる。また、共振により電源電圧VP、VMが供給されることで、電源回路による電力回生を行うことができる。より具体的には、第2の電源電圧VMは、第1の電源電圧VPの第1極大値と第1極大値に続く第2極大値との間の期間に極大値となり、第1の電源電圧VPの第1極小値と第1極小値に続く第2極小値との間の期間に極小値となる。例えば、図3に示すように、VPの第1極大値VDDから第2極大値VDDの間の期間T3にVMが極大値1/2VDDとなる。また、VPの第1極小値1/2VDDと第2極小値1/2VDDの間の期間T4にVMが極小値VSS0Vとなる。このようにすれば、電圧差が小さくなっていく第1の期間と大きくなっていく第2の期間を繰り返す電源電圧VP、VMを供給できる。これにより、断熱的回路の断熱的回路動作を実現できる。また、本実施形態では、断熱的回路は、インバーターを含む。そして、そのインバーターの有する第1導電型トランジスターのソース電極には、他の能動素子を介さずに第1の電源電圧VPが供給される。インバーターの有する第2導電型トランジスターのソース電極には、他の能動素子を介さずに第2の電源電圧VMが供給される。このようにすれば、電源供給ノードのダイオードが省略された断熱的回路を構成できる。また、通常の論理回路例えばCMOS論理回路を、そのまま断熱的回路に転用することができる。すなわち、インバーター等の論理回路において、通常の直流電源電圧例えばVDD、VSSを電源電圧VP、VMに置き換えることで、断熱的回路を実現できる。また、本実施形態の断熱的回路では、第1の電源電圧VPと第2の電源電圧VMは、互いに逆相の正弦波である。このようにすれば、電圧差が小さくなっていく第1の期間と大きくなっていく第2の期間を繰り返す電源電圧VP、VMを断熱的回路に供給できる。また、LC共振回路等により容易に正弦波を生成できるため、電源電圧VP、VMを共振により供給することが容易になる。また、本実施形態の断熱的回路には、第2の期間例えば図3に示すT2にエッジを有する入力信号、即ち第2の期間において信号レベル論理レベルが変化する入力信号が入力される。このようにすれば、チャージの回収期間例えば図3に示すT1にエッジが入力されないため、電力ロスを小さくできる。より具体的には、断熱的回路には、第1の電源電圧VPと第2の電源電圧VMの電圧差が最小となるタイミングにエッジを有する入力信号が入力される。即ち、第1の電源電圧VPと第2の電源電圧VMの電圧差が最小極小となるタイミングで信号レベル論理レベルが変化する入力信号が入力される。このようにすれば、入力信号の論理レベルが変化する際のトランジスター例えば図1のPM1、NM1に印加されるドレインソース間電圧が最小極小になるから、入力信号レベルの変化に伴うトランジスターのドレイン電流を最小極小に抑えることができる。そして第2の期間例えば図3に示すT2において、VPとVMの電圧差が緩やかに増大することで、ドレイン電流を低く抑えながら、インバーターの出力電圧をHレベル又はLレベルに設定することができる。このようにして、断熱的回路の断熱的回路動作を実現できる。例えば、図3に示すように、電源電圧VPはVDD~VDD/2の電圧範囲の正弦波である。また、電源電圧VMは、VDD/2~VSSの電圧範囲であり、電源電圧VPと逆相の正弦波である。そして、図3のH9に示すように、電源電圧VPとVMの電圧差が最小VP≒VM≒VDD/2となるタイミングで、H10に示すように、入力電圧VINが変化する。そして電源電圧VPとVMの電圧差が緩やかに増大すると共に、インバーターの出力電圧VQ1、VQ2が緩やかに変化して、図3のH7に示すようにLレベルが出力され、また図3のH8に示すようにHレベルが出力される。以上説明したように、本実施形態の断熱的回路によれば、周期的に変化する第1、第2の電源電圧VP、VMが供給されることで、断熱的回路動作を実現することができる。その際に、断熱的回路に入力される入力信号は、VPとVMとの電圧差が極小となるタイミングで信号レベルを変化させる必要があり、また断熱的回路から出力される出力信号はVPとVMとの電圧差が極大となるタイミングで信号を取り出す必要がある。従って、非断熱的回路から断熱的回路へ信号を受け渡す場合、及び断熱的回路から非断熱的回路へ信号を受け渡す場合には、周期的に変化する第1、第2の電源電圧VP、VMに基づいて、信号の受け渡しのタイミングを適正に設定する必要がある。この信号の受け渡しのタイミングは、厳密にVPとVMとの電圧差が極小、又は極大となるタイミングである必要はなく、例えばVPとVMとの電圧差が極小、又は極大となるタイミングを含む所定の期間内に入っていればよい。以下の説明においても、同様である。2.回路装置図4に、本実施形態の回路装置の第1の構成例を示す。第1の構成例の回路装置は、断熱的回路100、非断熱的回路120、第1のラッチ回路210広義にはラッチ回路を含む。また、本構成例の回路装置は、第1のラッチクロック生成回路230広義にはラッチクロック生成回路をさらに含んでもよい。なお、本実施形態の回路装置は図4の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。断熱的回路100は、図1~図3で説明したように、第1の基準電圧VR1を基準として電圧が周期的に変化する第1の電源電圧VP、及び第2の基準電圧VR2を基準として電圧が周期的に変化する第2の電源電圧VMが供給されて断熱的回路動作を行う。なお、断熱的回路100には、第1の直流電源電圧VDD及び第2の直流電源電圧VSSが供給されるが、これらの電圧は図1に示すように各トランジスターの基板ウェルに供給される。また断熱的回路100は、上述したインバーター回路だけではなく、断熱的回路動作を行う他の論理回路例えばNANDゲート、NORゲートなどを含んでもよい。非断熱的回路120は、第1の直流電源電圧VDD及び第2の直流電源電圧VSSが供給されて動作する回路非断熱的回路動作を行う回路であって、例えばCMOSトランジスターにより構成することができる。第1のラッチ回路210広義にはラッチ回路は、断熱的回路100からの出力信号D2を、第1の電源電圧VPが極大となり第2の電源電圧VMが極小となるタイミングに対して設定された第1のラッチ期間においてラッチし、出力信号D2のラッチ信号Q2を非断熱的回路120に対して出力する。即ち、第1のラッチ回路210は、断熱的回路100からの出力信号D2を、非断熱的回路120に対して受け渡すための回路である。上述したように、断熱的回路100からの出力信号D2を適正なタイミングで取り出す期間である第1のラッチ期間は、VPが極大となりVMが極小となるタイミング、即ちVPとVMとの電圧差が極大となるタイミングに対して設定される。このように第1のラッチ期間を設定することで、断熱的回路100からの出力信号D2がHレベル又はLレベルを出力する期間信号レベルが確定される期間において、出力信号D2をラッチすることができる。こうすることで、第1のラッチ回路210は、断熱的回路100からの信号D2を非断熱的回路120への出力信号Q2として、誤りなく出力することができる。第1のラッチ回路210は、非断熱的回路動作を行う部分を含み、さらに断熱的回路動作を行う部分を含んでもよい。具体的には、第1のラッチ回路210は、断熱的回路100からの出力信号D2が入力され、第1の電源電圧VP及び第2の電源電圧VMが供給されて断熱的回路動作を行うインバーター回路を含んでもよい。また、第1の直流電源電圧VDD及び第2の直流電源電圧VSSが供給されて、第1のラッチ回路210のラッチクロック信号CLK2に基づいて動作するクロックドインバーター回路を含む。なお、第1のラッチ回路210の詳細な構成については、後述する。第1のラッチクロック生成回路230広義にはラッチクロック生成回路は、ラッチクロック信号CLK2を生成して第1のラッチ回路210に対して出力する。上記の第1のラッチ期間は、ラッチクロック信号CLK2に基づいて設定される。なお、第1のラッチクロック生成回路230の詳細な構成については、後述する。図5に、本実施形態の回路装置の第2の構成例を示す。第2の構成例の回路装置は、断熱的回路100、第2の非断熱的回路110広義には非断熱的回路、第2のラッチ回路220広義にはラッチ回路を含む。また、本構成例の回路装置は、第2のラッチクロック生成回路240広義にはラッチクロック生成回路をさらに含んでもよい。なお、本実施形態の回路装置は図5の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。断熱的回路100は、上述した第1の構成例図4で説明したものと同じであるから、ここでは詳細な説明を省略する。また、第2の非断熱的回路110は、上述した第1の構成例図4の非断熱的回路120と同様に、第1の直流電源電圧VDD及び第2の直流電源電圧VSSが供給されて動作する。第2のラッチ回路220広義にはラッチ回路は、第2の非断熱的回路110からの出力信号D1を、第1の電源電圧VPが極小となり第2の電源電圧VMが極大となるタイミングに対して設定された第2のラッチ期間においてラッチし、出力信号D1のラッチ信号Q1を断熱的回路100に対して出力する。即ち、第2のラッチ回路220は、第2の非断熱的回路110からの出力信号D1を、断熱的回路100に対して受け渡すための回路である。上述したように、第2の非断熱的回路110からの出力信号D1を断熱的回路100に適正に受け渡すためには、断熱的回路100に入力される信号Q1が、VPが極小となりVMが極大となるタイミング、即ちVPとVMとの電圧差が極小となるタイミングで変化する必要がある。従って、このタイミングに対して第2のラッチ期間を設定することで、第2のラッチ回路220は、第2の非断熱的回路110からの信号D1を断熱的回路100への出力信号Q1として、誤りなく出力することができる。なお、第2のラッチ回路220の詳細な構成については、後述する。第2のラッチクロック生成回路240広義にはラッチクロック生成回路は、ラッチクロック信号CLK1を生成して第2のラッチ回路220に対して出力する。上記の第2のラッチ期間は、ラッチクロック信号CLK1に基づいて設定される。なお、第2のラッチクロック生成回路240の詳細な構成については、後述する。図6に、本実施形態の回路装置の第3の構成例を示す。第3の構成例の回路装置は、断熱的回路100、第1、第2の非断熱的回路120、110広義には非断熱的回路、第1、第2のラッチ回路210、220広義にはラッチ回路を含む。また、本構成例の回路装置は、第1、第2のラッチクロック生成回路230、240広義にはラッチクロック生成回路をさらに含んでもよい。なお、本実施形態の回路装置は図6の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。断熱的回路100は、上述した第1の構成例図4で説明したものと同じであるから、ここでは詳細な説明を省略する。また、第1、第2の非断熱的回路120、110は、上述した第1の構成例図4の非断熱的回路120と同様に、第1の直流電源電圧VDD及び第2の直流電源電圧VSSが供給されて動作する。第1、第2のラッチ回路210、220は、それぞれ上述した第1、第2の構成例図4、図5で説明したものと同じであるから、ここでは詳細な説明を省略する。また、第1、第2のラッチクロック生成回路230、240についても、それぞれ上述した第1、第2の構成例図4、図5で説明したものと同じであるから、詳細な説明を省略する。以上説明したように、本実施形態の回路装置の第1~第3の構成例によれば、第2の非断熱的回路110からの信号を、第2のラッチ回路220を介して断熱的回路100に適正なタイミングで受け渡すことができる。そして断熱的回路100からの出力信号を、第1のラッチ回路210を介して第1の非断熱的回路120に適正なタイミングで受け渡すことができる。このようにすることで、断熱的回路と非断熱的回路とが混在する回路装置において、断熱的回路の断熱的回路動作を損なうことなく、また誤動作を生じさせることなく回路を動作させることができる。その結果、回路装置の消費電力を低く抑えることが可能になる。図7に、本実施形態の第1のラッチ回路210の詳細な構成例を示す。本構成例の第1のラッチ回路210は、インバーター回路AINV1、AINV2、クロックドインバーター回路CKINV1、CKINV2、保持回路HLD、トランスミッションゲートTG3、TG4、クロックバッファー回路CLKBUFを含む。なお、本実施形態の第1のラッチ回路210は図7の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。インバーター回路AINV1は、断熱的回路100からの出力信号D2が入力され、第1の電源電圧VP及び第2の電源電圧VMが供給されて断熱的回路動作を行う。また、インバーター回路AINV2は、インバーター回路AINV1からの出力信号D2の反転信号XD2が入力され、第1の電源電圧VP及び第2の電源電圧VMが供給されて断熱的回路動作を行う。なお、インバーター回路AINV1、AINV2は、省略することができる。インバーター回路AINV1は、第1の電源電圧VPがソースに供給され、第1の直流電源電圧VDDが基板に供給される第1導電型P型トランジスターTA1と、第2の電源電圧VMがソースに供給され、第2の直流電源電圧VSSが基板に供給される第2導電型N型トランジスターTA2とを含む。インバーター回路AINV2についても同様である。クロックドインバーター回路CKINV1、CKINV2は、インバーター回路AINV1、AINV2の後段に設けられ、第1の直流電源電圧VDD及び第2の直流電源電圧VSSが供給されて、第1のラッチ回路210のラッチクロック信号CLK2に基づいて動作する。クロックドインバーター回路CKINV1は、入力ノードNA1、出力ノードNA2、2つのP型トランジスターTA3、TA4広義には第1、第2のトランジスター、2つのN型トランジスターTA5、TA6広義には第3、第4のトランジスターを含む。入力ノードNA1にはインバーター回路AINV1からの出力信号XD2が入力され、出力ノードNA2からはラッチクロック信号CLK2に基づいて信号が出力される。第1のトランジスターTA3は、ソースに第1の直流電源電圧VDDが供給され、ゲートにラッチクロック信号CLK2の反転信号XW2が入力される。第2のトランジスターTA4は、ソースが第1のトランジスターTA3のドレインに接続され、ゲートが入力ノードNA1に接続され、ドレインが出力ノードNA2に接続される。第3のトランジスターTA5は、ドレインが出力ノードNA2に接続され、ゲートが入力ノードNA1に接続される。第4のトランジスターTA6は、ドレインが第3のトランジスターTA5のソースに接続され、ゲートにラッチクロック信号CLK2の非反転信号W2が入力され、ソースに第2の直流電源電圧VSSが供給される。なお、クロックドインバーター回路CKINV2についても同様の構成である。クロックドインバーター回路CKINV1は、以下の動作を行う。ラッチクロック信号CLK2がLレベルである期間では、CLK2の非反転信号W2はLレベルであり、CLK2の反転信号XW2はHレベルである。従って、P型トランジスターTA3及びN型トランジスターTA6は共にオフ状態となるから、出力ノードNA2は高インピーダンス状態に設定される。一方、ラッチクロック信号CLK2がHレベルである期間では、CLK2の非反転信号W2はHレベルであり、CLK2の反転信号XW2はLレベルである。従って、P型トランジスターTA3及びN型トランジスターTA6は共にオン状態となるから、トランジスターTA4、TA5はインバーター回路として動作し、出力ノードNA2から出力信号が出力される。クロックドインバーター回路CKINV2についても同様の動作を行う。第1、第2のトランスミッションゲートTG3、TG4は、第1、第2のクロックドインバーター回路CLKINV1、CLKINV2と保持回路HLDとの間にそれぞれ設けられ、ラッチクロック信号CLK2に基づいてオンオフが制御される。トランスミッションゲートTG3は、CLK2の反転信号XW2がゲートに入力するP型トランジスターTA7及びCLK2の非反転信号W2がゲートに入力するN型トランジスターTA8を含む。ラッチクロック信号CLK2がLレベルである期間では、2つのトランジスターTA7、TA8は共にオフ状態であり、信号は通過しない。一方、CLK2がHレベルである期間では、2つのトランジスターTA7、TA8は共にオン状態であり、信号が通過できる。保持回路HLDは、第1のクロックドインバーター回路CLKINV1からの出力信号及び第2のクロックドインバーター回路CLKINV2からの出力信号を受けて、断熱的回路100からの出力信号D2を保持する。具体的には、第1のクロックドインバーター回路CLKINV1からの出力信号を第1のトランスミッションゲートTG3を介して受け、第2のクロックドインバーター回路CLKINV2からの出力信号を第2のトランスミッションゲートTG4を介して受けて、断熱的回路100からの出力信号D2を保持する。保持回路HLDは、第1のノードNA3、第2のノードNA4、トランジスターTA9広義には第1の抵抗素子、トランジスターTA11広義には第2の抵抗素子、第1、第2のトランジスターTA10、TA12を含む。第1のノードNA3には、第1のクロックドインバーター回路CLKINV1からの出力信号が入力され、第2のノードNA4には、第2のクロックドインバーター回路CLKINV2からの出力信号が入力される。トランジスターTA9は、N型トランジスターであって、ドレインに第1の直流電源電圧VDDが供給され、ゲートに第2の直流電源電圧VSSが供給され、ソースが第2のノードNA4に接続される。即ち、トランジスターTA9は、一端に第1の直流電源電圧VDDが供給され、他端が第2のノードNA4に接続される第1の抵抗素子を構成する。また、トランジスターTA11も同様に、一端に第1の直流電源電圧VDDが供給され、他端が第1のノードNA3に接続される第2の抵抗素子を構成する。この構成では、トランジスターTA9、TA11は共にオフ状態であるが、リーク電流サブスレッシュホールド電流が流れるから、高抵抗の抵抗素子として動作する。第1のトランジスターTA10は、N型トランジスターであって、ドレインが第2のノードNA4に接続され、ゲートが第1のノードNA3に接続され、ソースに第2の直流電源電圧VSSが供給される。第2のトランジスターTA12は、N型トランジスターであって、ドレインが第1のノードNA3に接続され、ゲートが第2のノードNA4に接続され、ソースに第2の直流電源電圧VSSが供給される。このようにすれば、第1のノードNA3がLレベルに設定される場合には、TA10がオフ状態になり、第2のノードNA4がHレベルに設定される。そして第2のノードNA4がHレベルに設定されることで、TA12がオン状態になるから、第1のノードNA3がLレベルに設定される。即ち、保持回路HLDは、NA3がLレベル、NA4がHレベルである状態を保持することができる。また反対に、NA3がHレベル、NA4がLレベルである状態を保持することができる。第1、第2の抵抗素子は、第1、第2のトランジスターTA10、TA12がオフ状態である場合に、第1、第2のノードNA3、NA4をHレベルにプルアップするための電流を供給できればよい。従って、消費電力を低減するためには、第1、第2の抵抗素子は高抵抗であることが望ましい。なお、第1、第2の抵抗素子は、トランジスターではなく、例えばポリシリコン薄膜を用いた受動抵抗素子であってもよい。クロックバッファー回路CLKBUFは、ラッチクロック信号CLK2が入力され、CLK2の反転信号XW2及び非反転信号W2を生成して、クロックドインバーター回路CKINV1、CKINV2及びトランスミッションゲートTG3、TG4に供給する。クロックバッファー回路CLKBUFは、2つのインバーター回路INV9、INV10を含む。これらのインバーター回路INV9、INV10は、非断熱的回路動作を行うインバーターであり、CMOS回路で構成することができる。図7に示す第1のラッチ回路210は、以下のように動作する。上述したように、断熱的回路100からの出力信号D2を適正なタイミングで取り出すために、第1のラッチ期間はVPが極大となりVMが極小となるタイミング、即ちVPとVMとの電圧差が極大となるタイミングに対して設定される。即ち、ラッチクロック信号CLK2は、上記のタイミング第1のラッチ期間の開始タイミングでLレベルからHレベルに変化する。CLK2がHレベルに設定されると、反転信号XW2はLレベルに、非反転信号W2はHレベルに設定され、これによってクロックドインバーター回路CKINV1、CKINV2がインバーターとして動作し、またトランスミッションゲートTG3、TG4がオン状態となる。具体的には、CLK2がHレベルに設定されると、クロックドインバーター回路CKINV1はインバーター回路AINV1からの出力信号XD2ノードNA1の信号を受けて、その反転信号をノードNA2に出力し、トランスミッションゲートTG3はその信号を保持回路HLDのノードNA3に出力する。また、クロックドインバーター回路CKINV2はインバーター回路AINV2からの出力信号ノードNA5の信号を受けて、その反転信号をノードNA6に出力し、トランスミッションゲートTG4はその信号を保持回路HLDのノードNA4に出力する。このようにすることで、保持回路HLDは、VPとVMとの電圧差が極大となるタイミングで、即ち断熱的回路100及びインバーター回路AINV1、AINV2の出力信号レベルがHレベル又はLレベルに確定するタイミングで信号を受け取ることができる。ラッチクロック信号CLK2は、LレベルからHレベルに変化した後、所定の時間の経過後にLレベルに戻る。CLK2がLレベルに戻ると、反転信号XW2はHレベルに、非反転信号W2はLレベルに設定される。これによってクロックドインバーター回路CKINV1、CKINV2はインバーターとして動作せず、またトランスミッションゲートTG3、TG4がオフ状態となるが、保持回路HLDは受け取った信号を保持することができる。そして保持された信号は、ノードNA4に接続されたインバーター回路INV8から出力信号ラッチ信号Q2として出力される。出力信号Q2は、次のラッチ期間が来るまでその信号レベルが保持される。なお、上記の所定の時間は、例えばCLK2がHレベルに変化してから、保持回路HLDのノードNA3、NA4の電圧レベルが確定するまでの時間より長く設定される。図8に、本実施形態の第1のラッチ回路210の変形例を示す。この変形例は、図7に示した構成例においてトランスミッションゲートTG3、TG4を削除したものである。この変形例では、素子数が少なくなるため、チップ上での回路面積を縮小することが可能になる。この変形例の動作は、上述した図7の第1のラッチ回路210とほとんど同じである。即ち、ラッチクロック信号CLK2がHレベルに設定されると、クロックドインバーター回路CKINV1はインバーター回路AINV1からの出力信号XD2を受けて、その反転信号を保持回路HLDのノードNA3に出力する。また、クロックドインバーター回路CKINV2はインバーター回路AINV2からの出力信号を受けて、その反転信号を保持回路HLDのノードNA4に出力する。ラッチクロック信号CLK2は、LレベルからHレベルに変化した後、所定の時間の経過後にLレベルに戻るが、保持回路HLDは受け取った信号を保持することができる。そして保持された信号は、ノードNA4に接続されたインバーター回路INV8から出力信号ラッチ信号Q2として出力される。出力信号Q2は、次のラッチ期間が来るまでその信号レベルが保持される。図9に、クロックバッファー回路CLKBUFの変形例を示す。この変形例は、5個のインバーター回路INV11~INV15を含む。これらのインバーター回路のうち、INV11~INV13は、VDDを高電位側電源電圧とし、1/2VDD-VSSを低電位側電源電圧とする。また、INV14、INV15は、1/2VDD-VSSを高電位側電源電圧とし、VSSを低電位側電源電圧とする。こうすることで、ラッチクロック信号CLK2の非反転信号W2は、Hレベルが1/2VDD-VSSとなり、LレベルがVSSとなる。また、ラッチクロック信号CLK2の反転信号XW2は、HレベルがVDDとなり、Lレベルが1/2VDD-VSSとなる。また、この変形例では、反転信号XW2を生成するためには3段のインバーター回路INV11、INV12、INV13を用いるが、非反転信号W2を生成するためには2段のインバーター回路INV14、INV15を用いる。このためインバーター回路の段数の違いにより、反転信号XW2がHレベルからLレベルに変化するタイミングを、非反転信号W2がLレベルからHレベルに変化するタイミングより遅らせることができる。なお、このタイミングのずれを確保するために、INV15のP型トランジスターのゲート幅をINV13のP型トランジスターのゲート幅より大きく例えば3倍大きく設定することが望ましい。上述した第1のラッチ回路210図7、図8に、本変形例のクロックバッファー回路CLKBUFを用いることにより、XW2がゲートに入力されるP型トランジスター例えばCKINV1のTA3のゲートソース間電圧の絶対値を1/2VDD-VSSに抑え、W2がゲートに入力されるN型トランジスター例えばCKINV1のTA6のゲートソース間電圧を1/2VDD-VSSに抑えることができる。また、XW2がゲートに入力されるP型トランジスターがオン状態になるタイミングを、W2がゲートに入力されるN型トランジスターがオン状態になるタイミングより遅らせることができる。こうすることで、クロックドインバーター回路CKINV1、CKINV2の貫通電流を低減することができるから、第1のラッチ回路210の消費電力を低減することができる。図10に、本実施形態の第2のラッチ回路220の詳細な構成例を示す。第2のラッチ回路220は、インバーター回路INV1~INV7、トランスミッションゲートTG1、TG2を含む。なお、本実施形態の第2のラッチ回路220は図10の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。インバーター回路INV1~INV7は、第1の直流電源電圧VDD及び第2の直流電源電圧VSSが供給され、非断熱的回路動作を行う。トランスミッションゲートTG1、TG2は、ラッチクロック信号CLK1に基づいてオンオフが制御される。図10に示す第2のラッチ回路220は、以下のように動作する。上述したように、非断熱的回路から断熱的回路へ信号を受け渡す場合には、第2のラッチ期間はVPが極小となりVMが極大となるタイミング、即ちVPとVMとの電圧差が極小となるタイミングに対して設定される。VPとVMとの電圧差が極小となるタイミングで入力信号を変化させる必要があるからである。ラッチクロック信号CLK1は、上記のタイミング第2のラッチ期間の開始タイミングでLレベルからHレベルに変化する。CLK1がHレベルに設定されると、反転信号XW1はLレベルに、非反転信号W1はHレベルに設定され、トランスミッションゲートTG1はオン状態になり、トランスミッションゲートTG2はオフ状態になる。従って、ノードNB1に入力信号D1の反転信号が伝達され、続くインバーター回路INV2、INV4、INV5を経て、出力信号Q1が出力される。即ちCLK1がLレベルからHレベルに変化するタイミングで、出力信号Q1の信号レベルが変化する。ラッチクロック信号CLK1は、LレベルからHレベルに変化した後、所定の時間の経過後にLレベルに戻る。CLK1がLレベルに戻ると、反転信号XW1はHレベルに、非反転信号W1はLレベルに設定され、トランスミッションゲートTG1はオフ状態になり、トランスミッションゲートTG2はオン状態になる。従って、ノードNB1とノードNB3とが電気的に接続状態になり、INV2とINV3とにより入力信号D1が保持される。CLK1がLレベルである期間では、TG1がオフ状態であるから入力信号D1が変化しても、保持されている信号レベルは変化しない。即ち、次のラッチ期間が来るまで、出力信号Q1の信号レベルは保持される。なお、上記の所定の時間は、例えばCLK1がHレベルに変化してから、ノードNB1、NB2、NB3の電圧レベルが確定するまでの時間より長く設定される。図11は、断熱的回路と非断熱的回路との間で信号をやり取りする際のタイミングを説明する図である。上述したように、断熱的回路に入力される入力信号は、VPとVMとの電圧差が極小となるタイミングで信号レベルを変化させる必要があり、また断熱的回路から出力される出力信号はVPとVMとの電圧差が極大となるタイミングで信号を取り出す必要がある。但し、この信号の受け渡しのタイミングは、厳密にVPとVMとの電圧差が極小、又は極大となるタイミングである必要はなく、例えばVPとVMとの電圧差が極小、又は極大となるタイミングを含む所定の期間内に入っていればよい。例えば図11に示すように、断熱的回路に入力される入力信号が変化してもよい期間入力可能期間TXを、P型トランジスター第1導電型トランジスターのしきい値電圧第1のしきい値電圧の絶対値Vth1又はN型トランジスター第2導電型トランジスターのしきい値電圧第2のしきい値電圧Vth2に基づいて設定することができる。具体的には、VPとVMの電圧値の差分VP-VMがVth1となるタイミングから、極小値となり、再びVth1となるタイミングまでの期間を入力可能期間TXとすることができる。或いは、VPとVMの電圧値の差分がVth2となるタイミングから、極小値となり、再びVth2となるタイミングまでの期間を入力可能期間TXとすることができる。つまり、VPとVMとの電圧差がVth1又はVth2よりも小さい期間をTXとする。このようにすれば、断熱的回路に入力される入力信号が変化した場合に、断熱的回路の入力段に流れる電流を低く抑えることができるから、断熱的回路動作を実現することができる。また図11に示すように、断熱的回路から出力される出力信号が確定される期間、即ち断熱的回路の出力信号をラッチできる期間出力可能期間TQを、P型トランジスターのしきい値電圧の絶対値Vth1又はN型トランジスターのしきい値電圧Vth2に基づいて設定することができる。具体的には、VPがVPの極大値-Vth1となるタイミングから、VPが極大値となり、再びVPの極大値-Vth1となるタイミングまでの期間を出力可能期間TQとすることができる。或いは、VMがVMの極小値Vth2となるタイミングから、極小値となり、再びVMの極小値Vth2となるタイミングまでの期間を出力可能期間TQとすることができる。このようにすれば、断熱的回路から出力される出力信号がLレベル又はHレベルに確定されるから、非断熱的回路に対して適正な信号レベルで信号を出力することができる。最適な実施例では、VPの極大値はVDDであり、VMの極小値は0Vであり、VPの極小値とVMの極大値は1/2VDDでタイミングも一致している。しかしながら、VPとVMの極大値又は極小値は、これらの最適値と異なる値であってもよい。その場合は、断熱的回路の電荷エネルギーの再利用の効率が低下する。例えば、VPの極小値がVMの極大値よりも小さい又は大きい電圧値の場合VPとVMの電圧波形が交差したり交わらない場合であっても断熱的回路は動作する。なお、入力可能期間TX及び出力可能期間TQは、トランジスターのしきい値電圧の代わりに、例えば1/5VDD、或いは1/10VDDなどを基準として設定することもできる。図12Aに、本実施形態の第2のラッチクロック生成回路240の詳細な構成例を示す。第2のラッチクロック生成回路240は、コンパレーター回路CMP1、インバーター回路IVA1、IVA2を含む。なお、本実施形態の第2のラッチクロック生成回路240は図12Aの構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。コンパレーター回路CMP1は、オフセットを有するコンパレーター回路であって、P型トランジスターTP11、TP12及びN型トランジスターTN11、TN12、TN13を含む。TP11、TP12はカレントミラー型負荷を構成し、TN11のゲートノードN11には第2の電源電圧VMが入力され、TN12のゲートノードN12には第1の電源電圧VPが入力される。TN13は、ゲートにバイアス電圧VBIASが印加され、電流源として動作する。コンパレーター回路CMP1は、第1の電源電圧VPと第2の電源電圧VMとを比較し、その比較結果に基づいてラッチクロック信号CLK1が生成される。図13に、第2のラッチクロック生成回路240の信号波形の一例を示す。コンパレーター回路CMP1には周期的に変化するVP、VMが入力され、CMP1の出力ノードN13にはVPとVMとの電圧差が極小となる期間にHレベルとなり、それ以外の期間ではLレベル又はLレベルに近いレベルとなる信号が出力される。これはコンパレーター回路CMP1の出力レベルがVDDに相当するオフセットを有するからである。そしてインバーター回路IVA1、IVA2で波形整形することで、ラッチクロック信号CLK1が出力される。このようにすることで、例えば図13のA1に示すタイミングで第2のラッチ期間TL2が開始される。この第2のラッチ期間TL2は、ラッチクロック信号CLK1がHレベルである期間であって、上述した入力可能期間TXに含まれる期間である。即ち、第2のラッチ期間TL2は、第1の電源電圧VPと第2の電源電圧VMとの電圧差が、第1のしきい値電圧Vth1よりも小さい値である期間、又は、第1の電源電圧VPと第2の電源電圧VMとの電圧差が、第2のしきい値電圧Vth2よりも小さい値である期間である。また第2のラッチ期間TL2の長さは、例えばCLK1がHレベルに変化してから、第2のラッチ回路220のノードNB1、NB2、NB3図10の電圧レベルが確定するまでの時間より長く設定される。図12Bに、本実施形態の第1のラッチクロック生成回路230の詳細な構成例を示す。第1のラッチクロック生成回路230は、コンパレーター回路CMP2、抵抗素子RB1、RB2、インバーター回路IVB1、IVB2を含む。なお、本実施形態の第1のラッチクロック生成回路230は図12Bの構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。コンパレーター回路CMP2は、第1の電源電圧VPに基づいて生成される第1の電圧と、第1の直流電源電圧VDD及び第2の直流電源電圧VSSに基づいて生成される第2の電圧とを比較し、その比較結果に基づいてラッチクロック信号CLK2が生成される。コンパレーター回路CMP2は、オフセットを有するコンパレーター回路であって、P型トランジスターTP21、TP22及びN型トランジスターTN21、TN22、TN23を含む。TP21、TP22はカレントミラー型負荷を構成し、TN21のゲートノードN21にはVP-VSSを抵抗素子RB1、RB2で分圧した電圧第1の電圧が入力され、TN22のゲートノードN22には1/2VDD-VSS第2の電圧が入力される。TN23は、ゲートにバイアス電圧VBIASが印加され、電流源として動作する。抵抗素子RB1とRB2とは、等しい抵抗値を有してもよい。図14に、第1のラッチクロック生成回路230の信号波形の一例を示す。図14では、VSS=0Vとし、RB1、RB2の抵抗値が等しい場合を示す。コンパレーター回路CMP2には1/2VPと1/2VDDとが入力され、CMP2の出力ノードN23にはVPとVMとの電圧差が極大となる期間にHレベルとなり、それ以外の期間ではLレベル又はLレベルに近いレベルとなる信号が出力される。これはコンパレーター回路CMP2の出力レベルがVDDに相当するオフセットを有するからである。そしてインバーター回路IVB1、IVB2で波形整形することで、ラッチクロック信号CLK2が出力される。このようにすることで、例えば図14のB1に示すタイミングで第1のラッチ期間TL1が開始される。この第1のラッチ期間TL1は、ラッチクロック信号CLK2がHレベルである期間であって、上述した出力可能期間TQに含まれる期間である。即ち、第1のラッチ期間TL1は、第1の電源電圧VPが、第1の電源電圧VPの極大値から第1のしきい値電圧Vth1を減算した値よりも大きい値である期間、又は、第2の電源電圧VMが、第2の電源電圧VMの極小値に第2のしきい値電圧Vth2を加算した値よりも小さい値である期間である。また第1のラッチ期間TL1の長さは、例えばCLK2がHレベルに変化してから、第1のラッチ回路210のノードNA3、NA4図7、図8の電圧レベルが確定するまでの時間より長く設定される。図15に、本実施形態の回路装置の第3の構成例図6における信号波形の一例を示す。図15では、例として断熱的回路100が11段のインバーターチェーン回路である場合を示す。図15において、1段目、2段目、11段目のインバーター回路の出力信号をVOUT1、VOUT2、VOUT11D2とする。第2のラッチ回路220は、ラッチクロック信号CLK1がHレベルに設定される期間第2のラッチ期間に、第2の非断熱的回路110からの出力信号D1を取り込み、保持し、ラッチ出力信号Q1の信号レベルを変化させる。そしてCLK1がLレベルに戻った後も、次のラッチ期間が開始されるまで、Q1の信号レベルを保持する。例えば、図15に示すように、t1のタイミングで信号D1のLレベルをラッチして、ラッチ出力信号Q1をHレベルからLレベルに変化させ、次のラッチ期間が開始されるまでLレベルを保持する。また、t3のタイミングで信号D1のHレベルをラッチして、ラッチ出力信号Q1をLレベルからHレベルに変化させ、次のラッチ期間が開始されるまでHレベルを保持する。断熱的回路100は、t1のタイミングVPとVMとの電圧差が極小となるタイミング、或いは入力可能期間TXに含まれるタイミングにおいて信号レベルがHレベルからLレベルに変化する信号Q1を受け取る。また、t3のタイミングにおいて信号レベルがLレベルからHレベルに変化する信号Q1を受け取る。そして11段のインバーターチェーン回路の出力信号VOUT11D2を出力する。第1のラッチ回路210は、ラッチクロック信号CLK2がHレベルに設定される期間第1のラッチ期間に、断熱的回路100からの出力信号D2を取り込み、保持し、ラッチ出力信号Q2の信号レベルを変化させる。そしてCLK2がLレベルに戻った後も、次のラッチ期間が開始されるまで、Q2の信号レベルを保持する。例えば、図15に示すように、t2のタイミングVPとVMとの電圧差が極大となるタイミング、或いは出力可能期間TQに含まれるタイミングで信号D2のHレベルをラッチして、ラッチ出力信号Q2をLレベルからHレベルに変化させ、次のラッチ期間が開始されるまでHレベルを保持する。また、t4のタイミングで信号D2のLレベルをラッチして、ラッチ出力信号Q2をHレベルからLレベルに変化させ、次のラッチ期間が開始されるまでLレベルを保持する。図16に、第1のラッチ回路210図7において、クロックバッファー回路CLKBUFの変形例図9を用いる場合の信号波形の一例を示す。ラッチクロック信号CLK2は、例えばt1のタイミング及びt2のタイミングでLレベルからHレベルに変化する。即ち、CLK2は、VPとVMとの電圧差が極大となるタイミングでHレベルに設定される。上述したように、クロックバッファー回路CLKBUFの変形例図9を用いることで、反転信号XW2がHレベルからLレベルに変化するタイミングt2又はt4を、非反転信号W2がLレベルからHレベルに変化するタイミングt1又はt3より遅らせることができる。例えば図16では、t2はt1より時間td1だけ遅れ、またt4はt3より時間td2だけ遅れる。こうすることで、クロックドインバーター回路CKINV1、CKINV2の貫通電流を低減することができる。このようにして、保持回路HLDの第1のノードNA3は、t2のタイミングでLレベルからHレベルに変化し、t3のタイミングでHレベルからLレベルに変化する。一方、保持回路HLDの第2のノードNA4は、t1のタイミングでHレベルからLレベルに変化し、t4のタイミングでLレベルからHレベルに変化する。そして出力信号Q2は、t2のタイミングでLレベルからHレベルに変化し、t3のタイミングでHレベルからLレベルに変化する。以上説明したように、本実施形態の回路装置によれば、第2の非断熱的回路110からの信号を、第2のラッチ回路220を介して断熱的回路100に適正なタイミングで受け渡すことができる。そして断熱的回路100からの出力信号を、第1のラッチ回路210を介して第1の非断熱的回路120に適正なタイミングで受け渡すことができる。このようにすることで、断熱的回路と非断熱的回路とが混在する回路装置において、断熱的回路の断熱的回路動作を損なうことなく、また誤動作を生じさせることなく回路を動作させることができる。その結果、回路装置の消費電力を低く抑えることが可能になる。3.電子機器図17に、本実施形態の回路装置を含む電子機器の構成例を示す。この電子機器は、集積回路装置400、マイクロコントローラー410ホスト、回路装置、アンテナ430、センサー440、検出回路450、A/D変換器460A/D変換回路、記憶部470、操作部480を含む。本実施形態の電子機器の適用例としては、例えば、温度湿度計、脈拍計、歩数計等を想定できる。センサー440は、例えば温度センサー、湿度センサー、ジャイロセンサー、加速度センサー、フォトセンサー、圧力センサー等の電子機器の用途に応じたセンサーで構成される。検出回路450は、センサー440からの出力信号センサー信号を増幅し、フィルターによりノイズを除去する。A/D変換器460は、増幅された信号をデジタル信号に変換して集積回路装置400へ出力する。集積回路装置400は、センサー440からの出力信号を処理し、処理後の信号をアンテナ430から無線送信する。マイクロコントローラー410は、断熱的回路等で構成され、デジタル信号処理を行ったり、記憶部470に記憶された設定情報や操作部480からの信号に基づいて電子機器の制御処理を行う。記憶部470は、例えばフラッシュメモリーなどで構成され、設定情報や検出したデータ等を記憶する。操作部480は、例えばキーパッド等で構成され、ユーザーが電子機器を操作するために用いられる。本実施形態の回路装置を含む電子機器によれば、断熱的回路を含まない電子機器と比べて、消費電力を低く抑えることが可能になるから、電池で駆動される携帯機器などの場合に電池の消耗を低減することなどが可能になる。なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例は全て本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語第1の直流電源電圧、第2の直流電源電圧等と共に記載された用語VDD、VSS等は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また回路装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。