入力されたデジタル信号をアナログ信号に変換して出力するデジタル/アナログ変換器であって、第1の電位に一端が接続された第1のスイッチ素子と、前記第1のスイッチ素子の他端に一端が接続され、前記第1のスイッチ素子に対して相補的にオン/オフが制御される第2のスイッチ素子と、前記第2のスイッチ素子の他端と、前記第1の電位と異なる第2の電位と、の間に接続された第1のキャパシタと、前記第2のスイッチ素子の他端と前記第2の電位との間で、前記第1のキャパシタと並列に接続された第1の容量制御用スイッチ素子と、前記第1のスイッチ素子の他端にゲートが接続された第1のMOSトランジスタと、前記第1のMOSトランジスタのゲートと、第1の固定電位との間に接続された第2のキャパシタと、前記第1の電位に一端が接続され、前記第1のスイッチ素子に対して相補的にオン/オフが制御される第3のスイッチ素子と、前記第3のスイッチ素子の他端に一端が接続され、前記第3のスイッチ素子に対して相補的にオン/オフが制御される第4のスイッチ素子と、前記第4のスイッチ素子の他端と、前記第2の電位と、の間に接続された第3のキャパシタと、前記第4のスイッチ素子の他端と前記第2の電位との間で、前記第3のキャパシタと並列に接続された第2の容量制御用スイッチ素子と、前記第3のスイッチ素子の他端にゲートが接続された第2のMOSトランジスタと、前記第2のMOSトランジスタのゲートと、前記第1の固定電位との間に接続された第4のキャパシタと、前記第1の電位に一端が接続され、前記第1および第2のMOSトランジスタの一端に他端が接続され、定電流を出力する電流源と、前記第1のMOSトランジスタの他端に接続され、第1のアナログ信号を出力する第1の出力端子と、前記第2のMOSトランジスタの他端に接続され、前記第1のアナログ信号に対して相補的な第2のアナログ信号を出力する第2の出力端子と、を備え、前記第1の容量制御用スイッチ素子は、前記第1のMOSトランジスタがオンするときオフし、一方、前記第1のMOSトランジスタがオフするときオンし、前記第2の容量制御用スイッチ素子は、前記第2のMOSトランジスタがオンするときオフし、一方、前記第2のMOSトランジスタがオフするときオンすることを特徴とするデジタル/アナログ変換器。前記第1の固定電位は、前記第2の電位であることを特徴とする請求項1に記載のデジタル/アナログ変換器。前記第1の固定電位は、前記電流源の他端の電位であることを特徴とする請求項1に記載のデジタル/アナログ変換器。前記第1のMOSトランジスタの他端と前記第1の出力端子との間に接続され、第2の固定電位にゲートが接続された第1導電型の第1のカスコード接続用MOSトランジスタと、前記第2のMOSトランジスタの他端と前記第2の出力端子との間に接続され、前記第1のカスコード用MOSトランジスタのゲートにゲートが接続された第1導電型の第2のカスコード接続用MOSトランジスタと、をさらに備えることを特徴とする請求項1ないし3のいずれか一項に記載のデジタル/アナログ変換器。前記第1のキャパシタおよび前記第3のキャパシタは、電気容量が調整可能な可変容量であることを特徴とする請求項1ないし4のいずれか一項に記載のデジタル/アナログ変換器。従来の電流制御型デジタル/アナログ変換器は、デジタル信号である差動信号が入力され、アナログ信号である出力電圧の変動が大きくなると、電流経路を切り替える差動トランジスタが、飽和領域から線形領域に遷移して動作してしまう。これにより、出力電圧の変動が大きくなると、該デジタル/アナログ変換器の出力端子のインピーダンスが大きく変化する。したがって、該出力端子から出力されるアナログ信号出力信号が歪んでしまう問題があった。そこで、消費電流を低減しつつ、出力信号の歪みを低減することが可能なデジタル/アナログ変換器を提供する。実施例に従ったデジタル/アナログ変換器は、入力されたデジタル信号をアナログ信号に変換して出力するデジタル/アナログ変換器である。デジタル/アナログ変換器は、第1の電位に一端が接続された第1のスイッチ素子を備える。デジタル/アナログ変換器は、前記第1のスイッチ素子の他端に一端が接続され、前記第1のスイッチ素子に対して相補的にオン/オフが制御される第2のスイッチ素子を備える。デジタル/アナログ変換器は、前記第2のスイッチ素子の他端と、前記第1の電位と異なる第2の電位と、の間に接続された第1のキャパシタを備える。デジタル/アナログ変換器は、前記第2のスイッチ素子の他端と前記第2の電位との間で、前記第1のキャパシタと並列に接続された第1の容量制御用スイッチ素子を備える。デジタル/アナログ変換器は、前記第1のスイッチ素子の他端にゲートが接続された第1のMOSトランジスタを備える。デジタル/アナログ変換器は、前記第1のMOSトランジスタのゲートと、第1の固定電位との間に接続された第2のキャパシタを備える。デジタル/アナログ変換器は、前記第1の電位に一端が接続され、前記第1のスイッチ素子に対して相補的にオン/オフが制御される第3のスイッチ素子を備える。デジタル/アナログ変換器は、前記第3のスイッチ素子の他端に一端が接続され、前記第3のスイッチ素子に対して相補的にオン/オフが制御される第4のスイッチ素子を備える。デジタル/アナログ変換器は、前記第4のスイッチ素子の他端と、前記第2の電位と、の間に接続された第3のキャパシタを備える。デジタル/アナログ変換器は、前記第4のスイッチ素子の他端と前記第2の電位との間で、前記第3のキャパシタと並列に接続された第2の容量制御用スイッチ素子を備える。デジタル/アナログ変換器は、前記第3のスイッチ素子の他端にゲートが接続された第2のMOSトランジスタを備える。デジタル/アナログ変換器は、前記第2のMOSトランジスタのゲートと、前記第1の固定電位との間に接続された第4のキャパシタを備える。デジタル/アナログ変換器は、前記第1の電位に一端が接続され、前記第1および第2のMOSトランジスタの一端に他端が接続され、定電流を出力する電流源を備える。デジタル/アナログ変換器は、前記第1のMOSトランジスタの他端に接続され、第1のアナログ信号を出力する第1の出力端子を備える。デジタル/アナログ変換器は、前記第2のMOSトランジスタの他端に接続され、前記第1のアナログ信号に対して相補的な第2のアナログ信号を出力する第2の出力端子を備える。前記第1の容量制御用スイッチ素子は、前記第1のMOSトランジスタがオンするときオフし、一方、前記第1のMOSトランジスタがオフするときオンする。前記第2の容量制御用スイッチ素子は、前記第2のMOSトランジスタがオンするときオフし、一方、前記第2のMOSトランジスタがオフするときオンする。以下、各実施例について図面に基づいて説明する。図1は、実施例1に係るデジタル/アナログ変換器100の構成の一例を示す図である。なお、図1では、一例として、第1の電位を電源電位VDDとし、第2の電位を接地電位VSSとし、第1導電型のMOSトランジスタがpMOSトランジスタであり、第2の導電型のMOSトランジスタがnMOSトランジスタである場合について示している。しかし、回路の極性を逆にした場合には、例えば、第1の電位が接地電位VSSとなり、第2の電位が電源電位VDDとなり、第1導電型のMOSトランジスタがnMOSトランジスタであり、第2の導電型のMOSトランジスタがpMOSトランジスタになる。また、デジタル/アナログ変換器100は、後述の電流源セルを複数個有するが、図1に示す構成では、代表的に1つの電流源セルを記載している。図1に示すように、デジタル/アナログ変換器100は、入力されたデジタル信号VDP、VDNをアナログ信号IOUTP、IOUTNに変換して出力するようになっている。このデジタル/アナログ変換器100は、第1のインバータ1と、第2のインバータ2と、第3のインバータ3と、第4のインバータ4と、第1の入力端子TIN1と、第2の入力端子TIN2と、第1のキャパシタC1Pと、第2のキャパシタC2Pと、第3のキャパシタC1Nと、第4のキャパシタC2Nと、第1の容量制御用スイッチ素子SW1と、第2の容量制御用スイッチ素子SW2と、第1導電型の第1のMOSトランジスタpMOSトランジスタM1と、第1導電型の第2のMOSトランジスタpMOSトランジスタM2と、電流源I1と、第1の出力端子Tout1と、第2の出力端子Tout2と、第1の抵抗負荷R1と、第2の抵抗負荷R2と、を備える。なお、上述の、第1のインバータ1と、第2のインバータ2と、第3のインバータ3と、第4のインバータ4と、第1の入力端子TIN1と、第2の入力端子TIN2と、第1のキャパシタC1Pと、第2のキャパシタC2Pと、第3のキャパシタC1Nと、第4のキャパシタC2Nと、第1の容量制御用スイッチ素子SW1と、第2の容量制御用スイッチ素子SW2と、第1導電型の第1のMOSトランジスタpMOSトランジスタM1と、第1導電型の第2のMOSトランジスタpMOSトランジスタM2と、電流源I1とが、既述の1つの電流源セルを構成する。既述のように、デジタル/アナログ変換器100は、この電流源セルを複数個備え、各電流源セル内の第1の出力端子Tout1と第2の出力端子Tout2は各々共通接続される。以下では、1つの電流源セルに着目して説明するが、他の電流源セルも同様に説明される。第1の入力端子TIN1は、デジタル信号である第1の入力信号VDPが入力されるようになっている。第2の入力端子TIN2は、デジタル信号であり第1の入力信号VDPに対して相補的な極性が反転している第2の入力信号VDNが入力されるようになっている。第3のインバータ3は、第1の入力端子TIN1に入力が接続され、第1の入力信号VDPを反転した第1の信号S1を出力するようになっている。第1のインバータ1は、第3のインバータ3の出力に入力が接続され、第1の電位VDDに第1の電源端子1xが接続されている。この第1のインバータ1は、デジタル信号である第1の信号S1が入力され、この第1の信号S1を反転した信号VSWPを出力するようになっている。ここで、例えば、第1のインバータ1は、図1に示すように、第1のスイッチ素子である第1導電型の第3のMOSトランジスタpMOSトランジスタM3と、第2のスイッチ素子である第2導電型の第4のMOSトランジスタnMOSトランジスタM4と、を有する。第3のMOSトランジスタM3は、第1の電源端子1xに一端ソースが接続され、第1のMOSトランジスタM1のゲートに他端ドレインが接続され、第1の信号S1がゲートに入力されるようになっている。第4のMOSトランジスタM4は、第3のMOSトランジスタM3の他端ドレインに一端ドレインが接続され、第2の電源端子1yに他端ソースが接続され、第3のMOSトランジスタM3のゲートにゲートが接続され、第1の信号S1がゲートに入力されるようになっている。すなわち、第2のスイッチ素子である第4のMOSトランジスタM4は、第1のスイッチ素子である第3のMOSトランジスタM3に対して相補的にオン/オフが制御されるようになっている。第1のキャパシタC1Pは、第1のインバータ1の第2の電源端子1yと、第1の電位VDDと異なる第2の電位VSSと、の間に接続されている。第1の容量制御用スイッチ素子SW1は、第2の電源端子1yと第2の電位VSSとの間で、第1のキャパシタC1Pと並列に接続されている。例えば、この第1の容量制御用スイッチ素子SW1は、第2の電源端子1yと第2の電位VSSとの間で第1のキャパシタC1Pと並列に接続され、第1の入力端子TIN1にゲートが接続された第2導電型のMOSトランジスタnMOSトランジスタである。また、第1のMOSトランジスタM1は、第1のインバータ1の出力にゲートが接続されている。第2のキャパシタC2Pは、第1のMOSトランジスタM1のゲートと、固定電位ここでは、第2の電位VSSとの間に接続されている。ここで、第1の入力信号VDPがHighレベルのとき、信号VSWPがHighレベルであるため、第1のMOSトランジスタM1はオフする。このとき、第1の容量制御用スイッチ素子SW1は、オンする。一方、第1の入力信号VDPがLowレベルのとき、信号VSWPがLowレベルであるため、第1のMOSトランジスタM1はオンする。このとき、第1の容量制御用スイッチ素子SW1は、オフする。すなわち、第1の容量制御用スイッチ素子SW1は、第1のMOSトランジスタM1がオンするときオフし、一方、第1のMOSトランジスタM1がオフするときオンするように制御される。また、図1に示すように、第4のインバータ4は、第2の入力端子TIN2に入力が接続され、第2の入力信号VDNを反転した第2の信号S2を出力するようになっている。第2のインバータ2は、第4のインバータ4の出力に入力が接続され、第1の電位VDDに第3の電源端子2xが接続されている。この第2のインバータ2は、デジタル信号であり第1の信号S1に対して相補的な位相が反転している第2の信号S2が入力され、この第2の信号S2を反転した信号VSWNを出力するようになっている。ここで、例えば、第2のインバータ2は、例えば、図1に示すように、第3のスイッチ素子である第1導電型の第5のMOSトランジスタpMOSトランジスタM5と、第4のスイッチ素子である第2導電型の第6のMOSトランジスタM6nMOSトランジスタと、を有する。第5のMOSトランジスタM5は、第3の電源端子2xに一端ソースが接続され、第2のMOSトランジスタM2のゲートに他端ドレインが接続され、第2の信号S2がゲートに入力されるようになっている。すなわち、第3のスイッチ素子である第5のMOSトランジスタM5は、第1のスイッチ素子である第3のMOSトランジスタM3に対して相補的にオン/オフが制御されるようになっている。第6のMOSトランジスタM6は、第5のMOSトランジスタM5の他端ドレインに一端ドレインが接続され、第4の電源端子2yに他端ソースが接続され、第5のMOSトランジスタM5のゲートにゲートが接続され、第2の信号S2がゲートに入力されるようになっている。すなわち、第4のスイッチ素子である第6のMOSトランジスタM6は、第3のスイッチ素子である第5のMOSトランジスタM5に対して相補的にオン/オフが制御されるようになっている。第3のキャパシタC1Nは、第2のインバータ2の第4の電源端子2yと、第2の電位VSSと、の間に接続されている。なお、第1のキャパシタC1Pと第3のキャパシタC1Nとは、例えば、同じ電気容量を有する。また、第1のキャパシタC1Pおよび第3のキャパシタC1Nは、例えば、電気容量が調整可能な可変容量である。そして、後述のように、第1のキャパシタC1Pおよび第3のキャパシタC1Nの電気容量は、第1、第2の出力端子Tout1、Tout2の最大電圧の大きさに応じて、調整される。第2の容量制御用スイッチ素子SW2は、第4の電源端子2yと第2の電位VSSとの間で、第3のキャパシタC1Nと並列に接続されている。例えば、この第2の容量制御用スイッチ素子SW2は、第4の電源端子2yと第2の電位VSSとの間で第3のキャパシタC1Nと並列に接続され、第2の入力端子TIN2にゲートが接続された第2導電型のMOSトランジスタnMOSトランジスタである。第2のMOSトランジスタM2は、第2のインバータ2の出力にゲートが接続されている。なお、例えば、第1のMOSトランジスタM1と第2のMOSトランジスタM2とは、同じサイズを有する。第4のキャパシタC2Nは、第2のMOSトランジスタM2のゲートと、固定電位ここでは、第2の電位VSSとの間に接続されている。なお、第2のキャパシタC2Pと第4のキャパシタC2Nとは、例えば、同じ電気容量を有する。ここで、第2の入力信号VDNがHighレベルのとき、信号VSWNがHighレベルであるため、第2のMOSトランジスタM2はオフする。このとき、第2の容量制御用スイッチ素子SW2は、オンする。一方、第2の入力信号VDNがLowレベルのとき、信号VSWNがLowレベルであるため、第2のMOSトランジスタM2はオンする。このとき、第2の容量制御用スイッチ素子SW2は、オフする。すなわち、第2の容量制御用スイッチ素子SW2は、第2のMOSトランジスタM2がオンするときオフし、一方、第2のMOSトランジスタM2がオフするときオンするように制御される。電流源I1は、第1の電位VDDに一端が接続され、第1および第2のMOSトランジスタM1、M2の一端ソースに他端が接続され、定電流を出力するようになっている。また、図1に示すように、第1の出力端子Tout1は、第1のMOSトランジスタM1の他端ドレインに接続され、第1のアナログ信号IOUTPを出力するようになっている。また、第1の抵抗負荷R1は、第1の出力端子Tout1と第2の電位VSSとの間に接続されている。また、第2の出力端子Tout2は、第2のMOSトランジスタM2の他端ドレインに接続され、第1のアナログ信号IOUTPに対して相補的な位相が反転している第2のアナログ信号IOUTNを出力するようになっている。すなわち、第1、第2の出力端子Tout1、Tout2からアナログの差動信号が出力される。また、第2の抵抗負荷R2は、第2の出力端子Tout2と第2の電位VSSとの間に接続されている。次に、以上のような構成を有するデジタル/アナログ変換器100の特性について検討する。第1、第2のMOSトランジスタM1、M2を飽和領域で動作させるためには、下記式1を満足させる必要がある。なお、式1において、|Vds|は、ドレイン-ソース間電圧の絶対値を表す。また、|Vgs|はゲート-ソース間電圧の絶対値を表す。また、|Vth|は、閾値電圧の絶対値を表す。|Vds|>|Vgs|-|Vth|1例えば、図1の第1のMOSトランジスタM1について、式1から導かれる下記式2、3、4の条件が満たされることにより、第1のMOSトランジスタM1が飽和領域で動作する。なお、式2、3、4において、V1は、第1の出力端子Tout1の電圧を表す。また、VSは、第1の固定電位VSを表す。VSWPは、ゲート電圧を表す。|V1-VS|>|VSWP-VS|-|Vth|2ここで、V1<VS、VSWP<VSであることを考慮すれば、VS-V1>VS-VSWP-|Vth|3V1<VSWP|Vth|4と表される。したがって、第1の出力端子Tout1の電圧V1が高く設定されている場合は、ゲート電圧VSWPをより高く設定することにより、第1のMOSトランジスタM1を飽和領域で動作させることがきる。なお、第2のMOSトランジスタM2の飽和領域の動作についても同様に説明される。ここで、図2は、図1に示すデジタル/アナログ変換器100に入力されるデジタル信号VDP、VDNの波形と、トランジスタSWP、SWNのゲートに入力される信号VSWP、VSWNの波形との関係の一例を示す図である。なお、第1~第4のキャパシタC1P、C2P、C1N、C2Nの電気容量を、便宜上、それぞれの符号C1P、C2P、C1N、C2Nで表している。一例として、第1のMOSトランジスタM1に関係する動作に注目して説明する。図2に示すように、時間t1以前において、第1の入力信号VDPがHighレベル第1の電位VDDである。これにより、第1のインバータ1の第3のMOSトランジスタM3がオンし第4のMOSトランジスタM4がオフする。また、第1の容量制御用スイッチ素子SW1がオンする。これにより、第2のキャパシタC2Pが充電されて、ゲート電圧VSWPは、Highレベル第1の電位VDDになる。これにより、第1のMOSトランジスタM1はオフする。また、第1のキャパシタC1Pの電荷は、第1の容量制御用スイッチ素子SW1を介して放電される。このように、時間t1以前においては、第1のMOSトランジスタM1はオフし、第1の容量制御用スイッチ素子SW1がオンしている。そして、時間t1において、第1の入力信号VDPがLowレベル第2の電位VSSになる。これにより、第1のインバータ1の第3のMOSトランジスタM3がオフし第4のMOSトランジスタM4がオンする。また、第1の容量制御用スイッチ素子SW1がオフする。これにより、第2のキャパシタC2Pの電荷が第1のキャパシタC1Pに電気容量に応じて分配される。これにより、ゲート電圧VSWPは、Lowレベル電位SWVSSになる。この電位SWVSSは、式5で表される。これにより、第1のMOSトランジスタM1はオンするこのように、ゲート電圧VSWPは、第2の電位VSSよりも高く設定される。このLowレベル時のゲート電圧VSWPは、式5に示すように、第1、第2のキャパシタC1P、C2Pの電気容量を調整することにより、制御することができる。このように、時間t1~t2においては、第1のMOSトランジスタM1はオンし、第1の容量制御用スイッチ素子SW1がオフしている。SWVSS=C2P/C1PC2P×VDD5次に、時間t2において、第1の入力信号VDPがHighレベル第1の電位VDDになる。これにより、第1のインバータ1の第3のMOSトランジスタM3がオンし第4のMOSトランジスタM4がオフする。また、第1の容量制御用スイッチ素子SW1がオンする。これにより、第2のキャパシタC2Pが充電されて、ゲート電圧VSWPは、Highレベル第1の電位VDDになる。これにより、第1のMOSトランジスタM1はオフする。また、第1のキャパシタC1Pの電荷は、第1の容量制御用スイッチ素子SW1を介して放電される。このように、時間t2~t3においては、第1のMOSトランジスタM1はオフし、第1の容量制御用スイッチ素子SW1がオンしている。以降は同様の動作が繰り返される。なお、第2のMOSトランジスタM2に関係する動作も、図2に示すように、第1のMOSトランジスタの動作と同様に説明される。図2に示すように、第1、第2の入力信号VDP、VDNのLowレベルが接地電位であっても、信号VSWP、VSWNのLowレベル最小値は、電位SWVSS=C2P/C1PC2P×VDD、電位SWVSS=C2N/C1NC2N×VDDに制御される。このように、出力信号アナログ信号IOUTP、IOUTNの電圧が高く設定される場合でも、第1、第2のMOSトランジスタM1、M2のゲート電圧飽和領域で動作するように、ゲート電圧VSWP、VSWNが制御される。これにより、出力信号アナログ信号IOUTP、IOUTNの歪みの発生が抑制される。また、上述のデジタル/アナログ変換器100の動作において、第1ないし第4のキャパシタに流れる充放電電流は、例えば定電流を抵抗に流してバイアス電圧を生成する場合と比較して、非常に小さい。これにより、消費電流を低減することができる。すなわち、本実施例1に係るデジタル/アナログ変換器によれば、消費電流を低減しつつ、出力信号の歪みを低減することができる。既述の実施例1では、第2、第4のキャパシタC2P、C2Nが、第1のMOSトランジスタM1のゲートと第2の電位接地電位VSSとの間に接続されたデジタル/アナログ変換器の構成の一例について説明した。本実施例2においては、第2、第4のキャパシタC2P、C2Nが、第1のMOSトランジスタM1のゲートと第1の固定電位VSとの間に接続されたデジタル/アナログ変換器の構成の一例について説明する。図3は、実施例2に係るデジタル/アナログ変換器200の構成の一例を示す図である。なお、図3において、図1の符号と同じ符号は、実施例1と同様の構成を示す。図3に示すように、デジタル/アナログ変換器200は、入力されたデジタル信号VDP、VDNをアナログ信号IOUTP、IOUTNに変換して出力するようになっている。このデジタル/アナログ変換器200は、実施例1のデジタル/アナログ変換器100と同様に、第1のインバータ1と、第2のインバータ2と、第3のインバータ3と、第4のインバータ4と、第1の入力端子TIN1と、第2の入力端子TIN2と、第1のキャパシタC1Pと、第2のキャパシタC2Pと、第3のキャパシタC1Nと、第4のキャパシタC2Nと、第1の容量制御用スイッチ素子SW1と、第2の容量制御用スイッチ素子SW2と、第1導電型の第1のMOSトランジスタpMOSトランジスタM1と、第1導電型の第2のMOSトランジスタpMOSトランジスタM2と、電流源I1と、第1の出力端子Tout1と、第2の出力端子Tout2と、第1の抵抗負荷R1と、第2の抵抗負荷R2と、を備える。ここで、図3に示すように、第2のキャパシタC2Pは、第1のMOSトランジスタM1のゲートと、電流源I1の他端の第1の固定電位VSとの間に接続されている。すなわち、第2のキャパシタC2Pは、第1のMOSトランジスタM1のゲートと第1のMOSトランジスタM1の一端ソースとの間に接続されている。また、第4のキャパシタC2Nは、第2のMOSトランジスタM2のゲートと、電流源I1の他端の第1の固定電位VSとの間に接続されている。すなわち、第4のキャパシタC2Nは、第2のMOSトランジスタM2のゲートと第2のMOSトランジスタM2の一端ソースとの間に接続されている。なお、デジタル/アナログ変換器200のその他の構成は、実施例1のデジタル/アナログ変換器100と同様である。また、デジタル/アナログ変換器200の動作は、実施例1のデジタル/アナログ変換器100と同様である。すなわち、本実施例2に係るデジタル/アナログ変換器によれば、実施例1と同様に、消費電流を低減しつつ、出力信号の歪みを低減することができる。本実施例3においては、実施例1のデジタル/アナログ変換器の構成に対してカスコード用のMOSトランジスタを追加した構成の一例について説明する。図4は、実施例3に係るデジタル/アナログ変換器300の構成の一例を示す図である。なお、図4において、図1の符号と同じ符号は、実施例1と同様の構成を示す。図4に示すように、デジタル/アナログ変換器300は、入力されたデジタル信号VDP、VDNをアナログ信号IOUTP、IOUTNに変換して出力するようになっている。このデジタル/アナログ変換器300は、実施例1のデジタル/アナログ変換器100と同様に、第1のインバータ1と、第2のインバータ2と、第3のインバータ3と、第4のインバータ4と、第1の入力端子TIN1と、第2の入力端子TIN2と、第1のキャパシタC1Pと、第2のキャパシタC2Pと、第3のキャパシタC1Nと、第4のキャパシタC2Nと、第1の容量制御用スイッチ素子SW1と、第2の容量制御用スイッチ素子SW2と、第1導電型の第1のMOSトランジスタpMOSトランジスタM1と、第1導電型の第2のMOSトランジスタpMOSトランジスタM2と、電流源I1と、第1の出力端子Tout1と、第2の出力端子Tout2と、第1の抵抗負荷R1と、第2の抵抗負荷R2と、を備える。このデジタル/アナログ変換器300は、第1導電型の第1のカスコード接続用MOSトランジスタpMOSトランジスタMC1と、第1導電型の第2のカスコード接続用MOSトランジスタpMOSトランジスタMC2と、をさらに備える。第1のカスコード接続用MOSトランジスタMC1は、第1のMOSトランジスタM1の他端ドレインと第1の出力端子Tout1との間に接続され、第2の固定電位VBにゲートが接続されている。第2のカスコード接続用MOSトランジスタMC2は、第2のMOSトランジスタM2の他端ドレインと第2の出力端子Tout2との間に接続され、第1のカスコード用MOSトランジスタMC2のゲート第2の固定電位VBにゲートが接続されている。このように、デジタル/アナログ変換器300は、実施例1の構成と比較して、第1、第2のMOSトランジスタM1、M2を含む差動スイッチが、カスコード化されている。なお、デジタル/アナログ変換器300のその他の構成は、実施例1のデジタル/アナログ変換器100と同様である。また、デジタル/アナログ変換器300の動作は、実施例1のデジタル/アナログ変換器100と同様である。すなわち、本実施例3に係るデジタル/アナログ変換器によれば、実施例1と同様に、消費電流を低減しつつ、出力信号の歪みを低減することができる。本実施例4においては、実施例2のデジタル/アナログ変換器の構成に対してカスコード用のMOSトランジスタを追加した構成の一例について説明する。図5は、実施例4に係るデジタル/アナログ変換器400の構成の一例を示す図である。なお、図5において、図3の符号と同じ符号は、実施例2と同様の構成を示す。図5に示すように、デジタル/アナログ変換器400は、入力されたデジタル信号VDP、VDNをアナログ信号IOUTP、IOUTNに変換して出力するようになっている。このデジタル/アナログ変換器400は、実施例2のデジタル/アナログ変換器200と同様に、第1のインバータ1と、第2のインバータ2と、第3のインバータ3と、第4のインバータ4と、第1の入力端子TIN1と、第2の入力端子TIN2と、第1のキャパシタC1Pと、第2のキャパシタC2Pと、第3のキャパシタC1Nと、第4のキャパシタC2Nと、第1の容量制御用スイッチ素子SW1と、第2の容量制御用スイッチ素子SW2と、第1導電型の第1のMOSトランジスタpMOSトランジスタM1と、第1導電型の第2のMOSトランジスタpMOSトランジスタM2と、電流源I1と、第1の出力端子Tout1と、第2の出力端子Tout2と、第1の抵抗負荷R1と、第2の抵抗負荷R2と、を備える。このデジタル/アナログ変換器400は、第1導電型の第1のカスコード接続用MOSトランジスタpMOSトランジスタMC1と、第1導電型の第2のカスコード接続用MOSトランジスタpMOSトランジスタMC2と、をさらに備える。第1のカスコード接続用MOSトランジスタMC1は、第1のMOSトランジスタM1の他端ドレインと第1の出力端子Tout1との間に接続され、第2の固定電位VBにゲートが接続されている。第2のカスコード接続用MOSトランジスタMC2は、第2のMOSトランジスタM2の他端ドレインと第2の出力端子Tout2との間に接続され、第1のカスコード用MOSトランジスタMC2のゲート第2の固定電位VBにゲートが接続されている。このように、デジタル/アナログ変換器400は、実施例2の構成と比較して、第1、第2のMOSトランジスタM1、M2を含む差動スイッチが、カスコード化されている。なお、デジタル/アナログ変換器400のその他の構成は、実施例2のデジタル/アナログ変換器200と同様である。また、デジタル/アナログ変換器400の動作は、実施例2のデジタル/アナログ変換器200と同様である。すなわち、本実施例4に係るデジタル/アナログ変換器によれば、実施例2と同様に、消費電流を低減しつつ、出力信号の歪みを低減することができる。以上の各実施例において、第2、第4のキャパシタC2P、C2Nは、意図的に設けたものであるが、第1、第2のMOSトランジスタM1、M2の寄生容量で代替することによっても、同様の作用効果を奏することができる。