"第1の基板と第2の基板とが電気的に接続されている固体撮像装置であって、前記第1の基板は、行列状に配置された複数の第1の画素を備え、前記第2の基板は、行列状に配置された複数の第2の画素を備え、前記複数の第1の画素のそれぞれは、第1~第nnは2以上の整数の色のうちいずれかの色に対応する色信号を生成する光電変換素子を有し、前記複数の第2の画素のそれぞれは、前記光電変換素子により生成された色信号を蓄積する信号蓄積回路と、前記信号蓄積回路に蓄積された色信号を前記第2の画素の外部に出力する出力回路と、を有し、第mmは1~nのいずれかの整数の色に対応する色信号を生成する前記光電変換素子を有する前記第1の画素が、第mの色に対応する前記第1の画素であって、第mmは1~nのいずれかの色に対応する色信号を蓄積する前記信号蓄積回路を有する前記第2の画素が、第mの色に対応する前記第2の画素であって、前記第2の基板において、同一の色に対応する2以上の前記第2の画素が同一の列に配置されていることを特徴とする固体撮像装置。前記第1の基板において、第1~第nの色のうち所定の色に対応する2以上の前記第1の画素が異なる列に配置され、前記第2の基板において、前記所定の色に対応する2以上の前記第2の画素が同一の列に配置されていることを特徴とする請求項1に記載の固体撮像装置。前記所定の色に対応する複数の前記第1の画素のそれぞれの前記光電変換素子により生成された色信号が、同一の列に配置された複数の前記第2の画素のそれぞれの前記信号蓄積回路に蓄積されることを特徴とする請求項2に記載の固体撮像装置。前記所定の色に対応する複数の前記第1の画素のそれぞれの前記光電変換素子により生成された色信号を、同一の列に配置された複数の前記第2の画素のそれぞれの前記信号蓄積回路に転送する制御を行う制御部をさらに備えることを特徴とする請求項2に記載の固体撮像装置。前記第2の画素の列毎に設けられ、前記信号蓄積回路に蓄積された色信号が出力される垂直信号線と、前記垂直信号線に出力された色信号を当該固体撮像装置の外部へ出力する複数の出力チャンネルと、をさらに備えることを特徴とする請求項2に記載の固体撮像装置。前記第2の画素内の前記信号蓄積回路に蓄積された色信号は、当該第2の画素の列に設けられた前記垂直信号線に出力され、前記垂直信号線に出力された色信号のうち前記所定の色の色信号がいずれかの前記出力チャンネルに出力される一方、前記所定の色以外の色の色信号が他の前記出力チャンネルに出力されることを特徴とする請求項5に記載の固体撮像装置。前記所定の色の色信号はG信号であることを特徴とする請求項6に記載の固体撮像装置。前記所定の色以外の色の色信号はR信号またはB信号であることを特徴とする請求項7に記載の固体撮像装置。前記第1の画素は、ベイヤー配列を形成するR,B,Gr,Gbの並びに対応して配列されており、前記所定の色は、GrとGbであり、前記第1の基板において、Grに対応する前記第1の画素とGbに対応する前記第1の画素とが異なる列に配置され、前記第2の基板において、Grに対応する前記第2の画素とGbに対応する前記第2の画素とが同一の列に配置されていることを特徴とする請求項2に記載の固体撮像装置。前記第1の基板において、第1~第nの色のうち前記所定の色を含む2色以上の各色に対応する前記第1の画素が第1のグループに属しており、前記第2の基板において、前記2色以上の各色に対応する前記第2の画素が第2のグループに属しており、前記第1の基板において前記第1のグループ内の前記所定の色に対応する2以上の前記第1の画素が異なる列に配置され、前記第2の基板において前記第2のグループ内の前記所定の色に対応する2以上の前記第2の画素が同一の列に配置されていることを特徴とする請求項2に記載の固体撮像装置。前記第1の画素は、ベイヤー配列を形成するR,B,Gr,Gbの並びに対応して配列されており、前記所定の色は、GrとGbであり、前記第1の基板において、Bに対応する2つの前記第1の画素とGrに対応する2つの前記第1の画素とが第1のグループに属しており、前記第1の基板において、Rに対応する2つの前記第1の画素とGbに対応する2つの前記第1の画素とが第2のグループに属しており、前記第2の基板において、Bに対応する2つの前記第2の画素とRに対応する2つの前記第2の画素とが第3のグループに属しており、前記第2の基板において、Grに対応する2つの前記第2の画素とGbに対応する2つの前記第2の画素とが第4のグループに属しており、前記第1の基板において、前記第1のグループに属するGrに対応する2つの前記第1の画素と、前記第2のグループに属するGbに対応する2つの前記第1の画素とが異なる列に配置され、前記第2の基板において、前記第4のグループに属するGrに対応する2つの前記第2の画素と、前記第4のグループに属するGbに対応する2つの前記第2の画素とが同一の列に配置されていることを特徴とする請求項2に記載の固体撮像装置。前記第2の基板において、前記第3のグループに属するBに対応する2つの前記第2の画素と、前記第3のグループに属するRに対応する2つの前記第2の画素とが同一の列に配置されていることを特徴とする請求項11に記載の固体撮像装置。第1の基板と第2の基板とが電気的に接続されている固体撮像装置であって、前記第1の基板は、行列状に配置された複数の第1の画素を備え、前記第2の基板は、行列状に配置された複数の第2の画素を備え、前記複数の第1の画素のそれぞれは、第1~第nnは2以上の整数の色のうちいずれかの色に対応する色信号を生成する光電変換素子を有し、前記複数の第2の画素のそれぞれは、前記光電変換素子により生成された色信号を蓄積する信号蓄積回路と、前記信号蓄積回路に蓄積された色信号を前記第2の画素の外部に出力する出力回路と、を有し、第mmは1~nのいずれかの整数の色に対応する色信号を生成する前記光電変換素子を有する前記第1の画素が、第mの色に対応する前記第1の画素であって、第mmは1~nのいずれかの色に対応する色信号を蓄積する前記信号蓄積回路を有する前記第2の画素が、第mの色に対応する前記第2の画素であって、前記複数の第1の画素に対応する色の配列と前記複数の第2の画素に対応する色の配列とが異なることを特徴とする固体撮像装置。第1の基板と第2の基板とが電気的に接続されている固体撮像装置であって、前記第1の基板は、行列状に配置された複数の第1の画素を備え、前記第2の基板は、行列状に配置された複数の第2の画素と、列毎に設けられた垂直信号線とを備え、前記複数の第1の画素のそれぞれは、第1~第nnは2以上の整数の色のうちいずれかの色に対応する色信号を生成する光電変換素子を有し、前記複数の第2の画素のそれぞれは、前記垂直信号線に接続され、前記光電変換素子により生成された色信号を蓄積する信号蓄積回路と、前記信号蓄積回路に蓄積された色信号を前記第2の画素の外部に出力する出力回路と、を有し、第mmは1~nのいずれかの整数の色に対応する色信号を生成する前記光電変換素子を有する前記第1の画素が、第mの色に対応する前記第1の画素であって、同一の色に対応する複数の前記第1の画素のそれぞれの前記光電変換素子により生成された色信号が、同一の前記垂直信号線に接続された複数の前記信号蓄積回路のそれぞれに蓄積されることを特徴とする固体撮像装置。第1の基板と第2の基板とが電気的に接続されている撮像装置であって、前記第1の基板は、行列状に配置された複数の第1の画素を備え、前記第2の基板は、行列状に配置された複数の第2の画素を備え、前記複数の第1の画素のそれぞれは、第1~第nnは2以上の整数の色のうちいずれかの色に対応する色信号を生成する光電変換素子を有し、前記複数の第2の画素のそれぞれは、前記光電変換素子により生成された色信号を蓄積する信号蓄積回路と、前記信号蓄積回路に蓄積された色信号を前記第2の画素の外部に出力する出力回路と、を有し、第mmは1~nのいずれかの整数の色に対応する色信号を生成する前記光電変換素子を有する前記第1の画素が、第mの色に対応する前記第1の画素であって、第mmは1~nのいずれかの色に対応する色信号を蓄積する前記信号蓄積回路を有する前記第2の画素が、第mの色に対応する前記第2の画素であって、前記第2の基板において、同一の色に対応する2以上の前記第2の画素が同一の列に配置されていることを特徴とする撮像装置。第1の基板と第2の基板とが電気的に接続されている撮像装置であって、前記第1の基板は、行列状に配置された複数の第1の画素を備え、前記第2の基板は、行列状に配置された複数の第2の画素を備え、前記複数の第1の画素のそれぞれは、第1~第nnは2以上の整数の色のうちいずれかの色に対応する色信号を生成する光電変換素子を有し、前記複数の第2の画素のそれぞれは、前記光電変換素子により生成された色信号を蓄積する信号蓄積回路と、前記信号蓄積回路に蓄積された色信号を前記第2の画素の外部に出力する出力回路と、を有し、第mmは1~nのいずれかの整数の色に対応する色信号を生成する前記光電変換素子を有する前記第1の画素が、第mの色に対応する前記第1の画素であって、第mmは1~nのいずれかの色に対応する色信号を蓄積する前記信号蓄積回路を有する前記第2の画素が、第mの色に対応する前記第2の画素であって、前記複数の第1の画素に対応する色の配列と前記複数の第2の画素に対応する色の配列とが異なることを特徴とする撮像装置。第1の基板と第2の基板とが電気的に接続されている撮像装置であって、前記第1の基板は、行列状に配置された複数の第1の画素を備え、前記第2の基板は、行列状に配置された複数の第2の画素と、列毎に設けられた垂直信号線とを備え、前記複数の第1の画素のそれぞれは、第1~第nnは2以上の整数の色のうちいずれかの色に対応する色信号を生成する光電変換素子を有し、前記複数の第2の画素のそれぞれは、前記垂直信号線に接続され、前記光電変換素子により生成された色信号を蓄積する信号蓄積回路と、前記信号蓄積回路に蓄積された色信号を前記第2の画素の外部に出力する出力回路と、を有し、第mmは1~nのいずれかの整数の色に対応する色信号を生成する前記光電変換素子を有する前記第1の画素が、第mの色に対応する前記第1の画素であって、同一の色に対応する複数の前記第1の画素のそれぞれの前記光電変換素子により生成された色信号が、同一の前記垂直信号線に接続された複数の前記信号蓄積回路のそれぞれに蓄積されることを特徴とする撮像装置。第1の基板と第2の基板とが電気的に接続され、前記第1の基板は、行列状に配置された複数の第1の画素を備え、前記第2の基板は、行列状に配置された複数の第2の画素を備え、前記複数の第1の画素のそれぞれは、第1~第nnは2以上の整数の色のうちいずれかの色に対応する色信号を生成する光電変換素子を有し、前記複数の第2の画素のそれぞれは、前記光電変換素子により生成された色信号を蓄積する信号蓄積回路と、前記信号蓄積回路に蓄積された色信号を前記第2の画素の外部に出力する出力回路と、を有し、第mmは1~nのいずれかの整数の色に対応する色信号を生成する前記光電変換素子を有する前記第1の画素が、第mの色に対応する前記第1の画素であって、第mmは1~nのいずれかの色に対応する色信号を蓄積する前記信号蓄積回路を有する前記第2の画素が、第mの色に対応する前記第2の画素であって、前記第1の基板において、第1~第nの色のうち所定の色に対応する2以上の前記第1の画素が異なる列に配置され、前記第2の基板において、前記所定の色に対応する2以上の前記第2の画素が同一の列に配置されている固体撮像装置の前記第2の画素から信号を読み出す信号読み出し方法であって、前記光電変換素子が色信号を生成するステップと、前記所定の色に対応する複数の前記第1の画素のそれぞれの前記光電変換素子により生成された色信号が、同一の列に配置された複数の前記第2の画素のそれぞれの前記信号蓄積回路に蓄積されるよう、前記光電変換素子により生成された色信号を前記信号蓄積回路に蓄積するステップと、前記信号蓄積回路に蓄積された色信号を、前記出力回路を介して前記第2の画素の外部に出力するステップと、を有することを特徴とする信号読み出し方法。赤色R、緑色Gr,Gb、青色Bに対応した4画素を配列の単位とするベイヤー配列を有する固体撮像装置において2チャンネルで画素信号の読み出しを行った場合、Rに対応する画素信号と、Bに対応する画素信号は、それぞれ同一のチャンネルで読み出される。しかし、Grに対応する画素信号と、Gbに対応する画素信号は異なるチャンネルで読み出されることになる。このため、各チャンネルに設けられたアンプの特性のばらつきなどから、同色であるGrとGbに対応する画素信号間にばらつきが生じる。例えば、Grに対応する画素信号を読み出すチャンネルに設けられたアンプのゲインと、Gbに対応する画素信号を読み出すチャンネルに設けられたアンプのゲインとが上記特性のばらつきにより異なる場合、同一のゲインで増幅されるはずのGr,Gbのそれぞれに対応する画素信号が異なるゲインで増幅される。これにより、読み出された画素信号で構成される画像に縦スジが発生してしまう。本発明は、上述した課題に鑑みてなされたものであって、画素信号を読み出す過程で同一の色に対応する画素信号間に発生するばらつきを抑制することを目的とする。本発明の一態様に係る固体撮像装置は、第1の基板と第2の基板とが電気的に接続されている固体撮像装置であって、前記第1の基板は、行列状に配置された複数の第1の画素を備え、前記第2の基板は、行列状に配置された複数の第2の画素を備え、前記複数の第1の画素のそれぞれは、第1~第nnは2以上の整数の色のうちいずれかの色に対応する色信号を生成する光電変換素子を有し、前記複数の第2の画素のそれぞれは、前記光電変換素子により生成された色信号を蓄積する信号蓄積回路と、前記信号蓄積回路に蓄積された色信号を前記第2の画素の外部に出力する出力回路と、を有し、第mmは1~nのいずれかの整数の色に対応する色信号を生成する前記光電変換素子を有する前記第1の画素が、第mの色に対応する前記第1の画素であって、第mmは1~nのいずれかの色に対応する色信号を蓄積する前記信号蓄積回路を有する前記第2の画素が、第mの色に対応する前記第2の画素であって、前記第2の基板において、同一の色に対応する2以上の前記第2の画素が同一の列に配置されていることを特徴とする。本発明の他の態様に係る固体撮像装置は、第1の基板と第2の基板とが電気的に接続されている固体撮像装置であって、前記第1の基板は、行列状に配置された複数の第1の画素を備え、前記第2の基板は、行列状に配置された複数の第2の画素を備え、前記複数の第1の画素のそれぞれは、第1~第nnは2以上の整数の色のうちいずれかの色に対応する色信号を生成する光電変換素子を有し、前記複数の第2の画素のそれぞれは、前記光電変換素子により生成された色信号を蓄積する信号蓄積回路と、前記信号蓄積回路に蓄積された色信号を前記第2の画素の外部に出力する出力回路と、を有し、第mmは1~nのいずれかの整数の色に対応する色信号を生成する前記光電変換素子を有する前記第1の画素が、第mの色に対応する前記第1の画素であって、第mmは1~nのいずれかの色に対応する色信号を蓄積する前記信号蓄積回路を有する前記第2の画素が、第mの色に対応する前記第2の画素であって、前記複数の第1の画素に対応する色の配列と前記複数の第2の画素に対応する色の配列とが異なることを特徴とする。本発明の他の態様に係る固体撮像装置は、第1の基板と第2の基板とが電気的に接続されている固体撮像装置であって、前記第1の基板は、行列状に配置された複数の第1の画素を備え、前記第2の基板は、行列状に配置された複数の第2の画素と、列毎に設けられた垂直信号線とを備え、前記複数の第1の画素のそれぞれは、第1~第nnは2以上の整数の色のうちいずれかの色に対応する色信号を生成する光電変換素子を有し、前記複数の第2の画素のそれぞれは、前記垂直信号線に接続され、前記光電変換素子により生成された色信号を蓄積する信号蓄積回路と、前記信号蓄積回路に蓄積された色信号を前記第2の画素の外部に出力する出力回路と、を有し、第mmは1~nのいずれかの整数の色に対応する色信号を生成する前記光電変換素子を有する前記第1の画素が、第mの色に対応する前記第1の画素であって、同一の色に対応する複数の前記第1の画素のそれぞれの前記光電変換素子により生成された色信号が、同一の前記垂直信号線に接続された複数の前記信号蓄積回路のそれぞれに蓄積されることを特徴とする。本発明の他の態様に係る撮像装置は、第1の基板と第2の基板とが電気的に接続されている撮像装置であって、前記第1の基板は、行列状に配置された複数の第1の画素を備え、前記第2の基板は、行列状に配置された複数の第2の画素を備え、前記複数の第1の画素のそれぞれは、第1~第nnは2以上の整数の色のうちいずれかの色に対応する色信号を生成する光電変換素子を有し、前記複数の第2の画素のそれぞれは、前記光電変換素子により生成された色信号を蓄積する信号蓄積回路と、前記信号蓄積回路に蓄積された色信号を前記第2の画素の外部に出力する出力回路と、を有し、第mmは1~nのいずれかの整数の色に対応する色信号を生成する前記光電変換素子を有する前記第1の画素が、第mの色に対応する前記第1の画素であって、第mmは1~nのいずれかの色に対応する色信号を蓄積する前記信号蓄積回路を有する前記第2の画素が、第mの色に対応する前記第2の画素であって、前記第2の基板において、同一の色に対応する2以上の前記第2の画素が同一の列に配置されていることを特徴とする。本発明の他の態様に係る撮像装置は、第1の基板と第2の基板とが電気的に接続されている撮像装置であって、前記第1の基板は、行列状に配置された複数の第1の画素を備え、前記第2の基板は、行列状に配置された複数の第2の画素を備え、前記複数の第1の画素のそれぞれは、第1~第nnは2以上の整数の色のうちいずれかの色に対応する色信号を生成する光電変換素子を有し、前記複数の第2の画素のそれぞれは、前記光電変換素子により生成された色信号を蓄積する信号蓄積回路と、前記信号蓄積回路に蓄積された色信号を前記第2の画素の外部に出力する出力回路と、を有し、第mmは1~nのいずれかの整数の色に対応する色信号を生成する前記光電変換素子を有する前記第1の画素が、第mの色に対応する前記第1の画素であって、第mmは1~nのいずれかの色に対応する色信号を蓄積する前記信号蓄積回路を有する前記第2の画素が、第mの色に対応する前記第2の画素であって、前記複数の第1の画素に対応する色の配列と前記複数の第2の画素に対応する色の配列とが異なることを特徴とする。本発明の他の態様に係る撮像装置は、1の基板と第2の基板とが電気的に接続されている撮像装置であって、前記第1の基板は、行列状に配置された複数の第1の画素を備え、前記第2の基板は、行列状に配置された複数の第2の画素と、列毎に設けられた垂直信号線とを備え、前記複数の第1の画素のそれぞれは、第1~第nnは2以上の整数の色のうちいずれかの色に対応する色信号を生成する光電変換素子を有し、前記複数の第2の画素のそれぞれは、前記垂直信号線に接続され、前記光電変換素子により生成された色信号を蓄積する信号蓄積回路と、前記信号蓄積回路に蓄積された色信号を前記第2の画素の外部に出力する出力回路と、を有し、第mmは1~nのいずれかの整数の色に対応する色信号を生成する前記光電変換素子を有する前記第1の画素が、第mの色に対応する前記第1の画素であって、同一の色に対応する複数の前記第1の画素のそれぞれの前記光電変換素子により生成された色信号が、同一の前記垂直信号線に接続された複数の前記信号蓄積回路のそれぞれに蓄積されることを特徴とする。本発明の他の態様に係る信号読み出し方法は、第1の基板と第2の基板とが電気的に接続され、前記第1の基板は、行列状に配置された複数の第1の画素を備え、前記第2の基板は、行列状に配置された複数の第2の画素を備え、前記複数の第1の画素のそれぞれは、第1~第nnは2以上の整数の色のうちいずれかの色に対応する色信号を生成する光電変換素子を有し、前記複数の第2の画素のそれぞれは、前記光電変換素子により生成された色信号を蓄積する信号蓄積回路と、前記信号蓄積回路に蓄積された色信号を前記第2の画素の外部に出力する出力回路と、を有し、第mmは1~nのいずれかの整数の色に対応する色信号を生成する前記光電変換素子を有する前記第1の画素が、第mの色に対応する前記第1の画素であって、第mmは1~nのいずれかの色に対応する色信号を蓄積する前記信号蓄積回路を有する前記第2の画素が、第mの色に対応する前記第2の画素であって、前記第1の基板において、第1~第nの色のうち所定の色に対応する2以上の前記第1の画素が異なる列に配置され、前記第2の基板において、前記所定の色に対応する2以上の前記第2の画素が同一の列に配置されている固体撮像装置の前記第2の画素から信号を読み出す信号読み出し方法であって、前記光電変換素子が色信号を生成するステップと、前記所定の色に対応する複数の前記第1の画素のそれぞれの前記光電変換素子により生成された色信号が、同一の列に配置された複数の前記第2の画素のそれぞれの前記信号蓄積回路に蓄積されるよう、前記光電変換素子により生成された色信号を前記信号蓄積回路に蓄積するステップと、前記信号蓄積回路に蓄積された色信号を、前記出力回路を介して前記第2の画素の外部に出力するステップと、を有することを特徴とする。以下、図面を参照し、本発明の実施形態を説明する。以下の詳細な説明は、一例として特定の詳細な内容を含んでいる。以下の詳細な内容にいろいろなバリエーションや変更を加えたとしても、そのバリエーションや変更を加えた内容が本発明の範囲を超えないことは、当業者であれば当然理解できる。したがって、以下で説明する各種の実施形態は、権利を請求された発明の一般性を失わせることはなく、また、権利を請求された発明に対して何ら限定を加えることもない。図1は、本実施形態による固体撮像装置を適用した撮像装置の一例としてデジタルカメラの構成を示している。本発明の一態様に係る撮像装置は、撮像機能を有する電子機器であればよく、デジタルカメラのほか、デジタルビデオカメラ、内視鏡等であってもよい。図1に示すデジタルカメラ10は、レンズ部1、レンズ制御装置2、固体撮像装置3、駆動回路4、メモリ5、信号処理回路6、記録装置7、制御装置8、および表示装置9を備える。図1に示す各ブロックは、ハードウェア的には、コンピュータのCPU、メモリ等の電気回路部品や、レンズ等の光学部品、ボタン、スイッチ等の操作部品など各種部品で実現でき、ソフトウェア的にはコンピュータプログラム等によって実現できるが、ここではそれらの連携によって実現される機能ブロックとして描いている。したがって、これらの機能ブロックがハードウェア、ソフトウェアの組合せによって色々な形態で実現できることは、当業者であれば当然理解できる。レンズ部1はズームレンズやフォーカスレンズを備えており、被写体からの光を固体撮像装置3の受光面に被写体像として結像する。レンズ制御装置2は、レンズ部1のズーム、フォーカス、絞りなどを制御する。レンズ部1を介して取り込まれた光は固体撮像装置3の受光面で結像される。固体撮像装置3は、受光面に結像された被写体像を画像信号に変換して出力する。固体撮像装置3の受光面には、複数の画素が行方向および列方向に2次元的に配列されている。駆動回路4は、固体撮像装置3を駆動し、その動作を制御する。メモリ5は、画像データを一時的に記憶する。信号処理回路6は、固体撮像装置3から出力された画像信号に対して、予め定められた処理を行う。信号処理回路6によって行われる処理には、画像信号の増幅、画像データの各種の補正、画像データの圧縮などがある。記録装置7は、画像データの記録または読み出しを行うための半導体メモリなどによって構成されており、着脱可能な状態でデジタルカメラ10に内蔵される。表示装置9は、動画像ライブビュー画像の表示、静止画像の表示、記録装置7に記録された動画像や静止画像の表示、デジタルカメラ10の状態の表示などを行う。制御装置8は、デジタルカメラ10全体の制御を行う。制御装置8の動作は、デジタルカメラ10が内蔵するROMに格納されているプログラムに規定されている。制御装置8は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。図2は固体撮像装置3の断面構造を示している。固体撮像装置3は、画素を構成する回路要素光電変換素子や、トランジスタ、容量等が配置された2枚の基板第1基板20、第2基板21が重なった構造を有する。画素を構成する回路要素は第1基板20と第2基板21に分配して配置されている。第1基板20と第2基板21は、画素の駆動時に2枚の基板間で電気信号を授受可能なように電気的に接続されている。第1基板20の2つの主面側面よりも相対的に表面積が大きい表面のうち、光Lが照射される側の主面側に光電変換素子が形成されており、第1基板20に照射された光は光電変換素子に入射する。第1基板20の2つの主面のうち、光Lが照射される側の主面とは反対側の主面には、第2基板21と接続するための接続部250が形成されている。第1基板20に配置されている光電変換素子で発生した信号電荷に基づく信号は、接続部250を介して第2基板21へ出力される。図2に示す例では第1基板20と第2基板21の主面の面積が異なるが、第1基板20と第2基板21の主面の面積が同じであってもよい。図3は、第1基板20における固体撮像装置3の構成を示している。図3に示すように、固体撮像装置3は、画素部200Aおよび垂直走査回路300Aを備えている。画素部200Aは、2次元の行列状に配列された画素100Aを有する。図3では4行4列に画素100Aが配置されているが、画素の配列はこれに限らず、行数および列数は2以上であればよい。画素100Aの配列は、赤色R、緑色Gr,Gb、青色Bに対応した4画素を配列の単位とするベイヤー配列である。画素100Aの色は、画素100A上に配置されるカラーフィルタの色に対応している。例えば、画素100A上にRのカラーフィルタが配置される場合、画素100AはRに対応している。画素100A内の光電変換素子後述する光電変換素子201,202,203,204は、画素100A上に配置されたカラーフィルタの色に対応した信号電荷を蓄積する。垂直走査回路300Aは行単位で画素部200Aの駆動制御を行う。この駆動制御を行うために、垂直走査回路300Aは、行数と同じ数の単位回路301A1,301A2,301A3,301A4で構成されている。各単位回路301Aii1,2,3,4は、1行分の画素100Aを制御するための制御信号を、行毎に設けられている信号線110Aへ出力する。信号線110Aは画素100Aに接続されており、単位回路301Aiから出力された制御信号を画素100Aに供給する。図3では、各行に対応する各信号線110Aが1本の線で表現されているが、各信号線110Aは複数の信号線を含む。図4は、第2基板21における固体撮像装置3の構成を示している。図4に示すように、固体撮像装置3は、画素部200B、垂直走査回路300B、列処理回路350、水平走査回路400、および出力アンプ410,420を備えている。画素部200Bは、2次元の行列状に配列された画素100Bと、列毎に設けられた電流源130とを有する。図4では4行4列に画素100Bが配置されているが、画素の配列はこれに限らず、行数および列数は2以上であればよい。画素100Bに対応する色の配列は、画素100Aに対応する色の配列と異なっている。具体的には、R,Bのそれぞれに対応する画素100Bが奇数列に配置され、Gr,Gbのそれぞれに対応する画素100Bが偶数列に配置されている。画素部200AではGr,Gbのそれぞれに対応する画素100Aは異なる列に配置されているが、画素部200BではGr,Gbのそれぞれに対応する画素100Bは同一の列に配置されている。これにより、画素部200Bの全体として、同一の色に対応した画素100Bが同一の列に配置されている。画素100Bの色は、画素100Bに蓄積される信号電荷を発生した画素100Aの色に対応している。例えば、Rに対応する画素100Aで発生した信号電荷を蓄積する画素100BはRに対応している。画素100Bは、列毎に配置された垂直信号線120に接続されている。電流源130は垂直信号線120に接続されており、画素100B内の増幅トランジスタ後述する第2増幅トランジスタ241,242,243,244とソースフォロア回路を構成する。垂直走査回路300Bは行単位で画素部200Bの駆動制御を行う。この駆動制御を行うために、垂直走査回路300Bは、行数と同じ数の単位回路301B1,301B2,301B3,301B4で構成されている。各単位回路301Bii1,2,3,4は、1行分の画素100Bを制御するための制御信号を、行毎に設けられている信号線110Bへ出力する。信号線110Bは画素100Bに接続されており、単位回路301Biから出力された制御信号を画素100Bに供給する。図4では、各行に対応する各信号線110Bが1本の線で表現されているが、各信号線110Bは複数の信号線を含む。制御信号により選択された行の画素100Bの画素信号は垂直信号線120へ出力されるようになっている。列処理回路350は、垂直信号線120に出力された画素信号に対してノイズ抑圧などの信号処理を行う。奇数列に対応して設けられた列処理回路350には出力チャンネル430水平信号線、出力信号線が接続され、偶数列に対応して設けられた列処理回路350には出力チャンネル440水平信号線、出力信号線が接続されている。出力チャンネル430には出力アンプ410が接続され、出力チャンネル440には出力アンプ420が接続されている。水平走査回路400は、垂直信号線120に出力されて列処理回路350によって処理された1行分の画素100Bの画素信号を水平方向の並びの順で時系列に出力アンプ410,420へ出力する。出力アンプ410,420は、入力された画素信号を増幅し、画像信号として固体撮像装置3の外部へ出力する。このように、奇数列の画素100Bから出力された画素信号が入力される出力アンプ410と、偶数列の画素100Bから出力された画素信号が入力される出力アンプ420とが設けられ、同一の色に対応した画素100Bから出力された画素信号は同一の出力アンプに入力される。具体的には、R,Bのそれぞれに対応する画素100Bから出力された画素信号は出力アンプ410に入力され、Gr,Gbのそれぞれに対応する画素100Bから出力された画素信号は出力アンプ420に入力される。このため、出力アンプの特性のばらつきなどにより同一の色に対応する画素信号間で発生するばらつきを抑制し、読み出された画素信号で構成される画像における縦スジの発生を抑制することができる。本実施形態では列処理回路350、水平走査回路400、出力アンプ410,420が第2基板21に配置されているが、これらが第1基板20に配置されていてもよい。また、列処理回路350、水平走査回路400、出力アンプ410,420のそれぞれを構成する回路要素が第1基板20と第2基板21に分散して配置されていてもよい。本実施形態では、固体撮像装置3が有する全画素からなる領域を画素信号の読み出し対象領域とするが、固体撮像装置3が有する全画素からなる領域の一部を読み出し対象領域としてもよい。読み出し対象領域は、少なくとも有効画素領域の全画素を含むことが望ましい。また、読み出し対象領域は、有効画素領域の外側に配置されているオプティカルブラック画素常時遮光されている画素を含んでもよい。オプティカルブラック画素から読み出した画素信号は、例えば暗電流成分の補正に使用される。本実施形態では、複数の画素100Aが1つの接続部250を共有すると共に、複数の画素100Bが1つの接続部250を共有する。また、1つの接続部250を共有する複数の画素100Aが同一のグループを構成すると共に、1つの接続部250を共有する複数の画素100Bが同一のグループを構成する。図5は、画素100Aが構成するグループおよび画素100Bが構成するグループの例を示している。図5は、画素100Aが構成するグループを示し、図5は、画素100Bが構成するグループを示している。図5では画素部200A,200Bを構成する画素100A,100Bのうち一部の画素100A,100Bの配列を示しているが、残りの画素100A,100Bの配列も、図5に示す配列と同様である。図5に示すように第1基板20では、4行1列に配置された4つの画素100Aが1つの接続部250を共有する。具体的には、Bに対応する画素100A1,100A3とGrに対応する画素100A2,100A4とが接続部2501を共有する。これらの画素100A1,100A2,100A3,100A4はグループG1を構成する。また、Gbに対応する画素100A5,100A7とRに対応する画素100A6,100A8とが接続部2502を共有する。これらの画素100A5,100A6,100A7,100A8はグループG2を構成する。図5に示すように第2基板21では、2行2列に配置された4つの画素100Bが1つの接続部250を共有する。具体的には、Bに対応する画素100B1,100B2とGrに対応する画素100B5,100B6とが接続部2501を共有する。これらの画素100B1,100B2,100B5,100B6はグループG3を構成する。また、Rに対応する画素100B3,100B4とGbに対応する画素100B7,100B8とが接続部2502を共有する。これらの画素100B3,100B4,100B7,100B8はグループG4を構成する。上記のように、第1基板20における2つのグループ内の合計8画素に対して、第2基板21における2つのグループ内の合計8画素がちょうど重なるように、接続部250およびグループの配置が決定される。グループG1内のそれぞれの画素100AとグループG3内のそれぞれの画素100Bとが対応している。つまり、グループG1内の画素100Aで発生した信号電荷は接続部2501を介してグループG3内の画素100Bに入力され蓄積される。また、グループG2内のそれぞれの画素100AとグループG4内のそれぞれの画素100Bとが対応している。つまり、グループG2内の画素100Aで発生した信号電荷は接続部2502を介してグループG4内の画素100Bに入力され蓄積される。垂直走査回路300A,300Bは、グループG1内のそれぞれの画素100AとグループG3内のそれぞれの画素100Bとを対応付けると共に、グループG2内のそれぞれの画素100AとグループG4内のそれぞれの画素100Bとを対応付け、画素100A,100Bを制御する制御信号を生成し、信号線110A,110Bを介して画素100A,100Bへ出力する。図5に示すように、Bに対応する画素100B1,100B2とRに対応する画素100B3,100B4とが同一の列に配置され、これらの画素から出力された画素信号B信号、R信号は、列処理回路350で処理された後、出力チャンネル430を介して出力アンプ410へ出力される。また、Grに対応する画素100B5,100B6とGbに対応する画素100B7,100B8とが同一の列に配置され、これらの画素から出力された画素信号G信号は、列処理回路350で処理された後、出力チャンネル440を介して出力アンプ420へ出力される。次に、画素100A,100Bの構成を説明する。図6は、1つの接続部250を共有する4つの画素100Aと4つの画素100Bの回路構成を示している。第1基板20に配置された4つの画素100Aで構成されるグループは、光電変換素子201,202,203,204と、第1転送トランジスタ211,212,213,214と、電荷保持部230フローティングディフュージョンと、第1リセットトランジスタ220と、第1増幅トランジスタ240と、電流源280とを有する。第2基板21に配置された4つの画素100Bで構成されるグループは、クランプ容量260と、第2転送トランジスタ271,272,273,274と、第2リセットトランジスタ221,222,223,224と、アナログメモリ231,232,233,234と、第2増幅トランジスタ241,242,243,244と、選択トランジスタ291,292,293,294とを有する。図6に示す各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。図5のグループG1内の画素100Aと図6の各回路要素との対応関係は以下の通りである。画素100A1は、光電変換素子201と、第1転送トランジスタ211と、電荷保持部230と、第1リセットトランジスタ220と、第1増幅トランジスタ240と、電流源280とを有する。画素100A2は、光電変換素子202と、第1転送トランジスタ212と、電荷保持部230と、第1リセットトランジスタ220と、第1増幅トランジスタ240と、電流源280とを有する。画素100A3は、光電変換素子203と、第1転送トランジスタ213と、電荷保持部230と、第1リセットトランジスタ220と、第1増幅トランジスタ240と、電流源280とを有する。画素100A4は、光電変換素子204と、第1転送トランジスタ214と、電荷保持部230と、第1リセットトランジスタ220と、第1増幅トランジスタ240と、電流源280とを有する。電荷保持部230と、第1リセットトランジスタ220と、第1増幅トランジスタ240と、電流源280とは、4つの画素100Aで共有されている。図5のグループG2内の画素100Aと図6の各回路要素との対応関係も上記と同様である。図5のグループG3内の画素100Bと図6の各回路要素との対応関係は以下の通りである。画素100B1は、クランプ容量260と、第2転送トランジスタ271と、第2リセットトランジスタ221と、アナログメモリ231と、第2増幅トランジスタ241と、選択トランジスタ291とを有する。画素100B5は、クランプ容量260と、第2転送トランジスタ272と、第2リセットトランジスタ222と、アナログメモリ232と、第2増幅トランジスタ242と、選択トランジスタ292とを有する。画素100B2は、クランプ容量260と、第2転送トランジスタ273と、第2リセットトランジスタ223と、アナログメモリ233と、第2増幅トランジスタ243と、選択トランジスタ293とを有する。画素100B6は、クランプ容量260と、第2転送トランジスタ274と、第2リセットトランジスタ224と、アナログメモリ234と、第2増幅トランジスタ244と、選択トランジスタ294とを有する。クランプ容量260は4つの画素100Bで共有されている。図5のグループG4内の画素100Bと図6の各回路要素との対応関係も上記と同様である。光電変換素子201,202,203,204の一端は接地されている。第1転送トランジスタ211,212,213,214のドレイン端子は光電変換素子201,202,203,204の他端に接続されている。第1転送トランジスタ211,212,213,214のゲート端子は垂直走査回路300Aに接続されており、転送パルスΦTX11,ΦTX12,ΦTX13,ΦTX14が供給される。電荷保持部230の一端は第1転送トランジスタ211,212,213,214のソース端子に接続されており、電荷保持部230の他端は接地されている。第1リセットトランジスタ220のドレイン端子は電源電圧VDDに接続されており、第1リセットトランジスタ220のソース端子は第1転送トランジスタ211,212,213,214のソース端子に接続されている。第1リセットトランジスタ220のゲート端子は垂直走査回路300Aに接続されており、リセットパルスΦRST1が供給される。第1増幅トランジスタ240のドレイン端子は電源電圧VDDに接続されている。第1増幅トランジスタ240の入力部であるゲート端子は第1転送トランジスタ211,212,213,214のソース端子に接続されている。電流源280の一端は第1増幅トランジスタ240のソース端子に接続されており、電流源280の他端は接地されている。一例として、ドレイン端子が第1増幅トランジスタ240のソース端子に接続され、ソース端子が接地され、ゲート端子が垂直走査回路300Aに接続されたトランジスタで電流源280を構成してもよい。クランプ容量260の一端は、接続部250を介して第1増幅トランジスタ240のソース端子および電流源280の一端に接続されている。第2転送トランジスタ271,272,273,274のドレイン端子はクランプ容量260の他端に接続されている。第2転送トランジスタ271,272,273,274のゲート端子は垂直走査回路300Bに接続されており、転送パルスΦTX21,ΦTX22,ΦTX23,ΦTX24が供給される。第2リセットトランジスタ221,222,223,224のドレイン端子は電源電圧VDDに接続されており、第2リセットトランジスタ221,222,223,224のソース端子は第2転送トランジスタ271,272,273,274のソース端子に接続されている。第2リセットトランジスタ221,222,223,224のゲート端子は垂直走査回路300Bに接続されており、リセットパルスΦRST21,ΦRST22,ΦRST23,ΦRST24が供給される。アナログメモリ231,232,233,234の一端は第2転送トランジスタ271,272,273,274のソース端子に接続されており、アナログメモリ231,232,233,234の他端は接地されている。第2増幅トランジスタ241,242,243,244のドレイン端子は電源電圧VDDに接続されている。第2増幅トランジスタ241,242,243,244の入力部を構成するゲート端子は第2転送トランジスタ271,272,273,274のソース端子に接続されている。選択トランジスタ291,292,293,294のドレイン端子は第2増幅トランジスタ241,242,243,244のソース端子に接続されている。選択トランジスタ291,293のソース端子は奇数列の垂直信号線120に接続され、選択トランジスタ292,294のソース端子は偶数列の垂直信号線120に接続されている。選択トランジスタ291,292,293,294のゲート端子は垂直走査回路300Bに接続されており、選択パルスΦSEL1,ΦSEL2,ΦSEL3,ΦSEL4が供給される。上述した各トランジスタに関しては極性を逆にし、ソース端子とドレイン端子を上記と逆にしてもよい。光電変換素子201,202,203,204は、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成発生し、生成発生した信号電荷を保持蓄積する。第1転送トランジスタ211,212,213,214は、光電変換素子201,202,203,204に蓄積された信号電荷を電荷保持部230に転送するトランジスタである。第1転送トランジスタ211,212,213,214のオン/オフは、垂直走査回路300Aからの転送パルスΦTX11,ΦTX12,ΦTX13,ΦTX14によって制御される。電荷保持部230は、光電変換素子201,202,203,204から転送された信号電荷を一時的に保持蓄積する浮遊拡散容量である。第1リセットトランジスタ220は、電荷保持部230をリセットするトランジスタである。第1リセットトランジスタ220のオン/オフは、垂直走査回路300AからのリセットパルスΦRST1によって制御される。第1リセットトランジスタ220と第1転送トランジスタ211,212,213,214を同時にオンにすることによって、光電変換素子201,202,203,204をリセットすることも可能である。電荷保持部230/光電変換素子201,202,203,204のリセットは、電荷保持部230/光電変換素子201,202,203,204に蓄積されている電荷量を制御して電荷保持部230/光電変換素子201,202,203,204の状態電位を基準状態基準電位、リセットレベルに設定することである。第1増幅トランジスタ240は、ゲート端子に入力される、電荷保持部230に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。電流源280は、第1増幅トランジスタ240の負荷として機能し、第1増幅トランジスタ240を駆動する電流を第1増幅トランジスタ240に供給する。第1増幅トランジスタ240と電流源280はソースフォロワ回路を構成する。クランプ容量260は、第1増幅トランジスタ240から出力される増幅信号の電圧レベルをクランプ固定する容量である。第2転送トランジスタ271,272,273,274は、クランプ容量260の他端の電圧レベルをサンプルホールドし、アナログメモリ231,232,233,234に蓄積するトランジスタである。第2転送トランジスタ271,272,273,274のオン/オフは、垂直走査回路300Bからの転送パルスΦTX21,ΦTX22,ΦTX23,ΦTX24によって制御される。第2リセットトランジスタ221,222,223,224は、アナログメモリ231,232,233,234をリセットするトランジスタである。第2リセットトランジスタ221,222,223,224のオン/オフは、垂直走査回路300BからのリセットパルスΦRST21,ΦRST22,ΦRST23,ΦRST24によって制御される。アナログメモリ231,232,233,234のリセットは、アナログメモリ231,232,233,234に蓄積されている電荷量を制御してアナログメモリ231,232,233,234の状態電位を基準状態基準電位、リセットレベルに設定することである。アナログメモリ231,232,233,234は、第2転送トランジスタ271,272,273,274によってサンプルホールドされたアナログ信号を保持蓄積する。アナログメモリ231,232,233,234の容量は、電荷保持部230の容量よりも大きな容量に設定される。アナログメモリ231,232,233,234には、単位面積当たりのリーク電流暗電流の少ない容量であるMIMMetalInsulatorMetal容量やMOSMetalOxideSemiconductor容量を使用することがより望ましい。これによって、ノイズに対する耐性が向上し、高品質な信号が得られる。第2増幅トランジスタ241,242,243,244は、ゲート端子に入力される、アナログメモリ231,232,233,234に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。第2増幅トランジスタ241,242,243,244と、垂直信号線120に接続された電流源130とはソースフォロワ回路を構成する。選択トランジスタ291,292,293,294は、画素100Bを選択し、第2増幅トランジスタ241,242,243,244の出力を垂直信号線120に伝えるトランジスタである。選択トランジスタ291,292,293,294のオン/オフは、垂直走査回路300Bからの選択パルスΦSEL1,ΦSEL2,ΦSEL3,ΦSEL4によって制御される。第1基板20と第2基板21の間には、接続部250が配置されている。第1基板20の第1増幅トランジスタ240から出力された増幅信号は、接続部250を介して第2基板21へ出力される。図6では、接続部250が第1増幅トランジスタ240のソース端子および電流源280の一端とクランプ容量260の一端との間の経路に配置されているが、これに限らない。接続部250は、第1転送トランジスタ211,212,213,214から第2転送トランジスタ271,272,273,274までの電気的に接続された経路上のどこに配置されていてもよい。例えば、第1転送トランジスタ211,212,213,214のソース端子と、電荷保持部230の一端、第1リセットトランジスタ220のソース端子、および第1増幅トランジスタ240のゲート端子との間の経路に接続部250が配置されていてもよい。あるいは、クランプ容量260の他端と、第2転送トランジスタ271,272,273,274のドレイン端子との間の経路に接続部250が配置されていてもよい。次に、図7を参照し、画素100Aおよび画素100Bの動作を説明する。図7は、垂直走査回路300A,300Bから行毎に画素100A,100Bに供給される制御信号を示している。以下では、図6に示した4つの画素100Aで構成されるグループおよび4つの画素100Bで構成されるグループの単位で動作を説明する。[期間T1の動作]まず、リセットパルスΦRST1がLLowレベルからHHighレベルに変化することで、第1リセットトランジスタ220がオンとなる。同時に、転送パルスΦTX11がLレベルからHレベルに変化することで、第1転送トランジスタ211がオンとなる。これによって、光電変換素子201がリセットされる。続いて、リセットパルスΦRST1および転送パルスΦTX11がHレベルからLレベルに変化することで、第1リセットトランジスタ220および第1転送トランジスタ211がオフとなる。これによって、光電変換素子201のリセットが終了し、露光信号電荷の蓄積が開始される。上記と同様にして、光電変換素子202,203,204が順にリセットされ、露光が開始される。図7では、転送パルスΦTX11,ΦTX12,ΦTX13,ΦTX14がHレベルになるタイミングでリセットパルスΦRST1がHレベルになっているが、光電変換素子201,202,203,204をリセットする期間中、リセットパルスΦRST1が常にHレベルであってもよい。[期間T2の動作]続いて、リセットパルスΦRST21がLレベルからHレベルに変化することで、第2リセットトランジスタ221がオンとなる。これによって、アナログメモリ231がリセットされる。同時に、転送パルスΦTX21がLレベルからHレベルに変化することで、第2転送トランジスタ271がオンとなる。これによって、クランプ容量260の他端の電位が電源電圧VDDにリセットされると共に、第2転送トランジスタ271がクランプ容量260の他端の電位のサンプルホールドを開始する。続いて、リセットパルスΦRST1がLレベルからHレベルに変化することで、第1リセットトランジスタ220がオンとなる。これによって、電荷保持部230がリセットされる。続いて、リセットパルスΦRST1がHレベルからLレベルに変化することで、第1リセットトランジスタ220がオフとなる。これによって、電荷保持部230のリセットが終了する。電荷保持部230のリセットを行うタイミングは露光期間中であればよいが、露光期間の終了直前のタイミングで電荷保持部230のリセットを行うことによって、電荷保持部230のリーク電流によるノイズをより低減することができる。続いて、リセットパルスΦRST21がHレベルからLレベルに変化することで、第2リセットトランジスタ221がオフとなる。これによって、アナログメモリ231のリセットが終了する。この時点でクランプ容量260は、第1増幅トランジスタ240から出力される増幅信号電荷保持部230のリセット後の増幅信号をクランプしている。[期間T3の動作]まず、転送パルスΦTX11がLレベルからHレベルに変化することで、第1転送トランジスタ211がオンとなる。これによって、光電変換素子201に蓄積されている信号電荷が、第1転送トランジスタ211を介して電荷保持部230に転送され、電荷保持部230に蓄積される。これによって、露光信号電荷の蓄積が終了する。期間T1における露光開始から期間T3における露光終了までの期間が露光期間信号蓄積期間である。続いて、転送パルスΦTX11がHレベルからLレベルに変化することで、第1転送トランジスタ211がオフとなる。続いて、転送パルスΦTX21がHレベルからLレベルに変化することで、第2転送トランジスタ271がオフとなる。これによって、第2転送トランジスタ271がクランプ容量260の他端の電位のサンプルホールドを終了する。[期間T4の動作]上述した期間T2,T3の動作は、1つのグループを構成する4つの画素100Aのうち1つの画素100Aの動作である。期間T4では、残りの3つの画素100Aについて、期間T2,T3の動作と同様の動作が行われる。各画素の露光期間の長さを同一とすることがより望ましい。以下では、アナログメモリ231の一端の電位の変化について説明する。アナログメモリ232,233,234の一端の電位の変化についても同様である。電荷保持部230のリセットが終了した後に光電変換素子201から電荷保持部230に信号電荷が転送されることによる電荷保持部230の一端の電位の変化をΔVfd、第1増幅トランジスタ240のゲインをα1とすると、光電変換素子201から電荷保持部230に信号電荷が転送されることによる第1増幅トランジスタ240のソース端子の電位の変化ΔVamp1はα1×ΔVfdとなる。アナログメモリ231と第2転送トランジスタ271の合計のゲインをα2とすると、光電変換素子201から電荷保持部230に信号電荷が転送された後の第2転送トランジスタ271のサンプルホールドによるアナログメモリ231の一端の電位の変化ΔVmemはα2×ΔVamp1、すなわちα1×α2×ΔVfdとなる。アナログメモリ231のリセットが終了した時点のアナログメモリ231の一端の電位は電源電圧VDDであるため、光電変換素子201から電荷保持部230に信号電荷が転送された後、第2転送トランジスタ271によってサンプルホールドされたアナログメモリ231の一端の電位Vmemは以下の1式となる。1式において、ΔVmem0、ΔVfd0である。Vmem=VDDΔVmem=VDDα1×α2×ΔVfd1また、α2は以下の2式となる。2式において、CLはクランプ容量260の容量値であり、CSHはアナログメモリ231の容量値である。ゲインの低下をより小さくするため、クランプ容量260の容量CLはアナログメモリ231の容量CSHよりも大きいことがより望ましい。[期間T5の動作]期間T5,T6では、アナログメモリ231,232,233,234に蓄積されている信号電荷に基づく信号が2行単位で順次読み出される。まず、期間T5では、1つのグループを構成する4つの画素100Bのうち同一行に配置された2つの画素100Bからの信号の読み出しが行われる。選択パルスΦSEL1,ΦSEL2がLレベルからHレベルに変化することで、選択トランジスタ291,292がオンとなる。これによって、1式に示した電位Vmemに基づく信号が選択トランジスタ291,292を介して垂直信号線120へ出力される。続いて、リセットパルスΦRST21,ΦRST22がLレベルからHレベルに変化することで、第2リセットトランジスタ221,222がオンとなる。これによって、アナログメモリ231,232がリセットされ、リセット時のアナログメモリ231,232の一端の電位に基づく信号が選択トランジスタ291,292を介して垂直信号線120へ出力される。続いて、リセットパルスΦRST21,ΦRST22がHレベルからLレベルに変化することで、第2リセットトランジスタ221,222がオフとなる。続いて、選択パルスΦSEL1,ΦSEL2がHレベルからLレベルに変化することで、選択トランジスタ291,292がオフとなる。列処理回路350は、1式に示した電位Vmemに基づく信号と、アナログメモリ231,232をリセットしたときのアナログメモリ231,232の一端の電位に基づく信号との差分をとった差分信号を生成する。この差分信号は、1式に示した電位Vmemと電源電圧VDDとの差分に基づく信号であり、光電変換素子201,202に蓄積された信号電荷が電荷保持部230に転送された直後の電荷保持部230の一端の電位と、電荷保持部230の一端がリセットされた直後の電荷保持部230の電位との差分ΔVfdに基づく信号である。したがって、アナログメモリ231,232をリセットすることによるノイズ成分と、電荷保持部230をリセットすることによるノイズ成分とを抑圧した、光電変換素子201,202に蓄積された信号電荷に基づく信号成分を得ることができる。列処理回路350から出力された信号は、水平走査回路400によって、出力チャンネル430,440を介して出力アンプ410,420へ出力される。出力アンプ410,420は、入力された信号を処理し、画像信号として出力する。以上で、1つのグループを構成する4つの画素100Bのうち同一行に配置された2つの画素100Bからの信号の読み出しが終了する。[期間T6の動作]続いて、残りの2つの画素100Bについて、期間T5における画素100Bの動作と同様の動作が行われる。上記の動作では、光電変換素子201,202,203,204から電荷保持部230に転送された信号電荷を電荷保持部230が各画素100Aの読み出しタイミングまで保持していなければならない。電荷保持部230が信号電荷を保持している期間中にノイズが発生すると、電荷保持部230が保持している信号電荷にノイズが重畳され、信号品質SNが劣化する。電荷保持部230が信号電荷を保持している期間以下、保持期間と記載中に発生するノイズの主な要因は、電荷保持部230のリーク電流による電荷以下、リーク電荷と記載と、光電変換素子201,202,203,204以外の部分に入射する光に起因する電荷以下、光電荷と記載である。単位時間に発生するリーク電荷と光電荷をそれぞれqid、qpnとし、保持期間の長さをtcとすると、保持期間中に発生するノイズ電荷Qnはqidqpntcとなる。電荷保持部230の容量をCfd、アナログメモリ231,232,233,234の容量をCmemとし、CfdとCmemの比CmemCfdをAとする。また、前述したように、第1増幅トランジスタ240のゲインをα1、アナログメモリ231,232,233,234と第2転送トランジスタ271,272,273,274の合計のゲインをα2とする。露光期間中に光電変換素子201,202,203,204で発生した信号電荷をQphとすると、露光期間の終了後にアナログメモリ231,232,233,234に保持される信号電荷はA×α1×α2×Qphとなる。光電変換素子201,202,203,204から電荷保持部230に転送された信号電荷に基づく信号は第2転送トランジスタ271,272,273,274によってサンプルホールドされ、アナログメモリ231,232,233,234に格納される。したがって、電荷保持部230に信号電荷が転送されてからアナログメモリ231,232,233,234に信号電荷が格納されるまでの時間は短く、電荷保持部230で発生したノイズは無視することができる。アナログメモリ231,232,233,234が信号電荷を保持している期間に発生するノイズを上記と同じQnと仮定すると、SNはA×α1×α2×QphQnとなる。一方、特許文献2に記載された従来技術のように、容量蓄積部に保持された信号電荷を、増幅トランジスタを介して画素から読み出す場合のSNはQphQnとなる。したがって、本実施形態のSNは従来技術のSNのA×α1×α2倍となる。A×α1×α2が1よりも大きくなるようにアナログメモリ231,232,233,234の容量値を設定する例えば、アナログメモリ231,232,233,234の容量値を電荷保持部230の容量値よりも十分大きくすることによって、信号品質の劣化を低減することができる。本実施形態では、画素100Aで構成されるグループに関しては、垂直方向の位置以下、垂直位置と記載によらず各グループの動作のタイミングは同一である。また、画素100Bで構成されるグループに関しては、垂直位置が異なる各グループの動作のタイミングは、動作の期間毎に応じたタイミングとなる。図8は、画素100A,100Bがn行に配置されている場合のグループ単位の動作のタイミングを模式的に示している。図8の垂直方向の位置が画素100A,100Bの配列における垂直位置すなわち行位置を示し、水平方向の位置が時間位置を示している。リセット期間は図7の期間T1に相当し、信号転送期間は図7の期間T2,T3,T4に相当し、読み出し期間は図7の期間T5,T6に相当する。画素100Aで構成されるグループに関しては、垂直位置によらず各グループのリセット期間および信号転送期間は同一である。一方、画素100Bで構成されるグループに関しては、垂直位置が異なる各グループの信号転送期間は同一であるが読み出し期間は異なる。上述した動作では、同一のグループ内の画素毎に露光のタイミングが異なるが、複数のグループの全体では露光の同時性を実現することができる。次に、本実施形態の変形例を説明する。本実施形態では、第1基板20において4行1列に配置された4つの画素100Aが1つのグループを構成するが、グループを構成する画素100Aの配列はこれに限らない。また、本実施形態では、第2基板21において2行2列に配置された4つの画素100Bが1つのグループを構成するが、グループを構成する画素100Bの配列はこれに限らず、同一の色に対応した画素100Aの光電変換素子で発生した信号電荷が、同一の列に配置された画素100Bのアナログメモリに蓄積されるように画素100Bのグループが決定されていればよい。図9は、画素100Aが構成するグループおよび画素100Bが構成するグループの他の例を示している。図9は、画素100Aが構成するグループを示し、図9は、画素100Bが構成するグループを示している。図9では画素部200A,200Bを構成する画素100A,100Bのうち一部の画素100A,100Bの配列を示しているが、残りの画素100A,100Bの配列も、図9に示す配列と同様である。図9に示すように第1基板20では、2行2列に配置された4つの画素100Aが1つの接続部250を共有する。具体的には、Bに対応する画素100A11とGrに対応する画素100A12とGbに対応する画素100A15とRに対応する画素100A16とが接続部2501を共有する。これらの画素100A11,100A12,100A15,100A16はグループG11を構成する。また、Bに対応する画素100A13とGrに対応する画素100A14とGbに対応する画素100A17とRに対応する画素100A18とが接続部2502を共有する。これらの画素100A13,100A14,100A17,100A18はグループG12を構成する。図9に示すように第2基板21では、2行2列に配置された4つの画素100Bが1つの接続部250を共有する。具体的には、Bに対応する画素100B11とRに対応する画素100B12とGbに対応する画素100B15とGrに対応する画素100B16とが接続部2501を共有する。これらの画素100B11,100B12,100B15,100B16はグループG13を構成する。また、Bに対応する画素100B13とRに対応する画素100B14とGbに対応する画素100B17とGrに対応する画素100B18とが接続部2502を共有する。これらの画素100B13,100B14,100B17,100B18はグループG14を構成する。上記のように、第1基板20における1つのグループ内の合計4画素に対して、第2基板21における1つのグループ内の合計4画素がちょうど重なるように、接続部250およびグループの配置が決定される。グループG11内のそれぞれの画素100AとグループG13内のそれぞれの画素100Bとが対応している。つまり、グループG11内の画素100Aで発生した信号電荷は接続部2501を介してグループG13内の画素100Bに入力され蓄積される。また、グループG12内のそれぞれの画素100AとグループG14内のそれぞれの画素100Bとが対応している。つまり、グループG12内の画素100Aで発生した信号電荷は接続部2502を介してグループG14内の画素100Bに入力され蓄積される。垂直走査回路300A,300Bは、グループG11内のそれぞれの画素100AとグループG13内のそれぞれの画素100Bとを対応付けると共に、グループG12内のそれぞれの画素100AとグループG14内のそれぞれの画素100Bとを対応付け、画素100A,100Bを制御する制御信号を生成し、信号線110A,110Bを介して画素100A,100Bへ出力する。図9に示すように、Bに対応する画素100B11,100B13とRに対応する画素100B12,100B14とが同一の列に配置され、これらの画素から出力された画素信号B信号、R信号は、列処理回路350で処理された後、出力チャンネル430を介して出力アンプ410へ出力される。また、Gbに対応する画素100B15,100B17とGrに対応する画素100B16,100B18とが同一の列に配置され、これらの画素から出力された画素信号G信号は、列処理回路350で処理された後、出力チャンネル440を介して出力アンプ420へ出力される。上述したように、本実施形態では、第2基板21において、同一の色に対応する2以上の画素100Bが同一の列に配置されている。あるいは、第2基板21において、複数の画素100Aに対応する色の配列と複数の画素100Bに対応する色の配列とが異なる。あるいは、同一の色に対応する複数の画素100Aのそれぞれの光電変換素子により生成された信号色信号が、同一の垂直信号線120に接続された複数のアナログメモリ信号蓄積回路のそれぞれに蓄積される。固体撮像装置をこのように構成することによって、画素信号を読み出す過程で同一の色に対応する画素信号間で発生するばらつきを抑制することができる。したがって、読み出された画素信号で構成される画像に発生する縦スジを抑制することができる。特に、人間の目が他の色よりも高い感度を有する緑色Gr,Gbに関して、画素信号を読み出す過程で画素信号間に発生するばらつきを抑制し、読み出された画素信号で構成される画像に発生する縦スジを抑制することができる。また、複数の画素間で一部の回路要素を共有しているため、複数の画素間で回路要素を共有しない場合と比較して、チップ面積を低減することができる。さらに、複数の画素間で第1増幅トランジスタ240および電流源280を共有しているため、同時に動作する電流源の数を抑えることができる。このため、多数の電流源が同時に動作することによる電源電圧の電圧降下やGNDグランド電圧の上昇等の発生を低減することができる。また、画素の全ての回路要素を1枚の基板に配置する場合と比較して、第1基板20の光電変換素子の面積を大きくすることが可能となるため、感度が向上する。さらに、アナログメモリを用いることによって、第2基板21に設ける信号蓄積用の領域の面積を小さくすることができる。また、アナログメモリ231,232,233,234を設けたことによって、信号品質の劣化を低減することができる。特に、アナログメモリの容量値を電荷保持部の容量値よりも大きくする例えば、アナログメモリの容量値を電荷保持部の容量値の5倍以上にすることによって、アナログメモリが保持する信号電荷が、電荷保持部が保持する信号電荷よりも大きくなる。このため、アナログメモリのリーク電流による信号劣化の影響を小さくすることができる。また、クランプ容量260および第2転送トランジスタ271,272,273,274を設けることによって、第1基板20で発生するノイズの影響を低減することができる。第1基板20で発生するノイズには、第1増幅トランジスタ240に接続される回路例えば第1リセットトランジスタ220の動作に由来して第1増幅トランジスタ240の入力部で発生するノイズ例えばリセットノイズや、第1増幅トランジスタ240の動作特性に由来するノイズ例えば第1増幅トランジスタ240の回路閾値のばらつきによるノイズ等がある。また、アナログメモリ231,232,233,234をリセットしたときの信号と、光電変換素子201,202,203,204から電荷保持部230へ信号電荷を転送することによって発生する第1増幅トランジスタ240の出力の変動に応じた信号とを時分割で画素100Bから出力し、画素100Bの外部で各信号の差分処理を行うことによって、第2基板21で発生するノイズの影響を低減することができる。第2基板21で発生するノイズには、第2増幅トランジスタ241,242,243,244に接続される回路例えば第2リセットトランジスタ221,222,223,224の動作に由来して第2増幅トランジスタ241,242,243,244の入力部で発生するノイズ例えばリセットノイズ等がある。本発明に係る第1の画素は例えば画素100Aに対応する。本発明に係る第2の画素は例えば画素100Bに対応する。本発明に係る信号蓄積回路は例えばアナログメモリ231,232,233,234に対応する。本発明に係る出力回路は例えば選択トランジスタ291,292,293,294に対応する。本発明に係る制御部は例えば垂直走査回路300A,300Bに対応する。以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。上記では、2枚の基板が接続部で接続されている固体撮像装置の構成を示したが、3枚以上の基板が接続部で接続されていてもよい。3枚以上の基板が接続部で接続される固体撮像装置の場合、3枚以上の基板のうち2枚の基板が第1の基板と第2の基板に相当する。例えば、本発明の一態様に係る固体撮像装置は、第1の基板と第2の基板とが電気的に接続されている固体撮像装置であって、前記第1の基板は、行列状に配置された複数の第1の画素を備え、前記第2の基板は、行列状に配置された複数の第2の画素を備え、前記複数の第1の画素のそれぞれは、第1~第nnは2以上の整数の色のうちいずれかの色に対応する色信号を生成する光電変換手段を有し、前記複数の第2の画素のそれぞれは、前記光電変換手段により生成された色信号を蓄積する信号蓄積手段と、前記信号蓄積手段に蓄積された色信号を前記第2の画素の外部に出力する出力手段と、を有し、第mmは1~nのいずれかの整数の色に対応する色信号を生成する前記光電変換手段を有する前記第1の画素が、第mの色に対応する前記第1の画素であって、第mmは1~nのいずれかの色に対応する色信号を蓄積する前記信号蓄積手段を有する前記第2の画素が、第mの色に対応する前記第2の画素であって、前記第2の基板において、同一の色に対応する2以上の前記第2の画素が同一の列に配置されていることを特徴とする固体撮像装置。であってもよい。例えば、本発明の一態様に係る固体撮像装置は、第1の基板と第2の基板とが電気的に接続されている固体撮像装置であって、前記第1の基板は、行列状に配置された複数の第1の画素を備え、前記第2の基板は、行列状に配置された複数の第2の画素を備え、前記複数の第1の画素のそれぞれは、第1~第nnは2以上の整数の色のうちいずれかの色に対応する色信号を生成する光電変換手段を有し、前記複数の第2の画素のそれぞれは、前記光電変換手段により生成された色信号を蓄積する信号蓄積手段と、前記信号蓄積手段に蓄積された色信号を前記第2の画素の外部に出力する出力手段と、を有し、第mmは1~nのいずれかの整数の色に対応する色信号を生成する前記光電変換手段を有する前記第1の画素が、第mの色に対応する前記第1の画素であって、第mmは1~nのいずれかの色に対応する色信号を蓄積する前記信号蓄積手段を有する前記第2の画素が、第mの色に対応する前記第2の画素であって、前記複数の第1の画素に対応する色の配列と前記複数の第2の画素に対応する色の配列とが異なることを特徴とする固体撮像装置。であってもよい。例えば、本発明の一態様に係る固体撮像装置は、第1の基板と第2の基板とが電気的に接続されている固体撮像装置であって、前記第1の基板は、行列状に配置された複数の第1の画素を備え、前記第2の基板は、行列状に配置された複数の第2の画素と、列毎に設けられた垂直信号線とを備え、前記複数の第1の画素のそれぞれは、第1~第nnは2以上の整数の色のうちいずれかの色に対応する色信号を生成する光電変換手段を有し、前記複数の第2の画素のそれぞれは、前記垂直信号線に接続され、前記光電変換手段により生成された色信号を蓄積する信号蓄積手段と、前記信号蓄積手段に蓄積された色信号を前記第2の画素の外部に出力する出力手段と、を有し、第mmは1~nのいずれかの整数の色に対応する色信号を生成する前記光電変換手段を有する前記第1の画素が、第mの色に対応する前記第1の画素であって、同一の色に対応する複数の前記第1の画素のそれぞれの前記光電変換手段により生成された色信号が、同一の前記垂直信号線に接続された複数の前記信号蓄積手段のそれぞれに蓄積されることを特徴とする固体撮像装置。であってもよい。例えば、本発明の一態様に係る撮像装置は、第1の基板と第2の基板とが電気的に接続されている撮像装置であって、前記第1の基板は、行列状に配置された複数の第1の画素を備え、前記第2の基板は、行列状に配置された複数の第2の画素を備え、前記複数の第1の画素のそれぞれは、第1~第nnは2以上の整数の色のうちいずれかの色に対応する色信号を生成する光電変換手段を有し、前記複数の第2の画素のそれぞれは、前記光電変換手段により生成された色信号を蓄積する信号蓄積手段と、前記信号蓄積手段に蓄積された色信号を前記第2の画素の外部に出力する出力手段と、を有し、第mmは1~nのいずれかの整数の色に対応する色信号を生成する前記光電変換手段を有する前記第1の画素が、第mの色に対応する前記第1の画素であって、第mmは1~nのいずれかの色に対応する色信号を蓄積する前記信号蓄積手段を有する前記第2の画素が、第mの色に対応する前記第2の画素であって、前記第2の基板において、同一の色に対応する2以上の前記第2の画素が同一の列に配置されていることを特徴とする撮像装置。であってもよい。例えば、本発明の一態様に係る撮像装置は、第1の基板と第2の基板とが電気的に接続されている撮像装置であって、前記第1の基板は、行列状に配置された複数の第1の画素を備え、前記第2の基板は、行列状に配置された複数の第2の画素を備え、前記複数の第1の画素のそれぞれは、第1~第nnは2以上の整数の色のうちいずれかの色に対応する色信号を生成する光電変換手段を有し、前記複数の第2の画素のそれぞれは、前記光電変換手段により生成された色信号を蓄積する信号蓄積手段と、前記信号蓄積手段に蓄積された色信号を前記第2の画素の外部に出力する出力手段と、を有し、第mmは1~nのいずれかの整数の色に対応する色信号を生成する前記光電変換手段を有する前記第1の画素が、第mの色に対応する前記第1の画素であって、第mmは1~nのいずれかの色に対応する色信号を蓄積する前記信号蓄積手段を有する前記第2の画素が、第mの色に対応する前記第2の画素であって、前記複数の第1の画素に対応する色の配列と前記複数の第2の画素に対応する色の配列とが異なることを特徴とする撮像装置。であってもよい。例えば、本発明の一態様に係る撮像装置は、第1の基板と第2の基板とが電気的に接続されている撮像装置であって、前記第1の基板は、行列状に配置された複数の第1の画素を備え、前記第2の基板は、行列状に配置された複数の第2の画素と、列毎に設けられた垂直信号線とを備え、前記複数の第1の画素のそれぞれは、第1~第nnは2以上の整数の色のうちいずれかの色に対応する色信号を生成する光電変換手段を有し、前記複数の第2の画素のそれぞれは、前記垂直信号線に接続され、前記光電変換手段により生成された色信号を蓄積する信号蓄積手段と、前記信号蓄積手段に蓄積された色信号を前記第2の画素の外部に出力する出力手段と、を有し、第mmは1~nのいずれかの整数の色に対応する色信号を生成する前記光電変換手段を有する前記第1の画素が、第mの色に対応する前記第1の画素であって、同一の色に対応する複数の前記第1の画素のそれぞれの前記光電変換手段により生成された色信号が、同一の前記垂直信号線に接続された複数の前記信号蓄積手段のそれぞれに蓄積されることを特徴とする撮像装置。であってもよい。上述した各構成要素や各処理プロセスの任意の組合せを実現するコンピュータプログラムプロダクトも本発明の態様として有効である。コンピュータプログラムプロダクトとは、プログラムコードが記録された記録媒体DVD媒体,ハードディスク媒体、メモリ媒体など、プログラムコードが記録されたコンピュータ、プログラムコードが記録されたインターネットシステム例えば、サーバとクライアント端末を含むシステムなど、プログラムコードが組み込まれた記録媒体、装置、機器やシステムをいう。この場合、上述した各構成要素や各処理プロセスは各モジュールで実装され、その実装されたモジュールからなるプログラムコードがコンピュータプログラムプロダクト内に記録される。例えば、本発明の一態様に係るコンピュータプログラムプロダクトは、第1の基板と第2の基板とが電気的に接続され、前記第1の基板は、行列状に配置された複数の第1の画素を備え、前記第2の基板は、行列状に配置された複数の第2の画素を備え、前記複数の第1の画素のそれぞれは、第1~第nnは2以上の整数の色のうちいずれかの色に対応する色信号を生成する光電変換素子を有し、前記複数の第2の画素のそれぞれは、前記光電変換素子により生成された色信号を蓄積する信号蓄積回路と、前記信号蓄積回路に蓄積された色信号を前記第2の画素の外部に出力する出力回路と、を有し、第mmは1~nのいずれかの整数の色に対応する色信号を生成する前記光電変換素子を有する前記第1の画素が、第mの色に対応する前記第1の画素であって、第mmは1~nのいずれかの色に対応する色信号を蓄積する前記信号蓄積回路を有する前記第2の画素が、第mの色に対応する前記第2の画素であって、前記第1の基板において、第1~第nの色のうち所定の色に対応する2以上の前記第1の画素が異なる列に配置され、前記第2の基板において、前記所定の色に対応する2以上の前記第2の画素が同一の列に配置されている固体撮像装置の前記画素から信号を読み出す処理をコンピュータに実行させるためのプログラムコードが記録されたコンピュータプログラムプロダクトであって、前記光電変換素子が色信号を生成するモジュールと、前記所定の色に対応する複数の前記第1の画素のそれぞれの前記光電変換素子により生成された色信号が、同一の列に配置された複数の前記第2の画素のそれぞれの前記信号蓄積回路に蓄積されるよう、前記光電変換素子により生成された色信号を前記信号蓄積回路に蓄積するモジュールと、前記信号蓄積回路に蓄積された色信号を、前記出力回路を介して前記第2の画素の外部に出力するモジュールと、を含むプログラムコードが記録されたコンピュータプログラムプロダクト。であってもよい。上述した実施形態による各構成要素や各処理プロセスの任意の組合せを実現するためのプログラムも本発明の態様として有効である。このプログラムを、コンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータに読み込ませ、実行させることで、本発明の目的を達成することができる。ここで、コンピュータは、WWWシステムを利用している場合であれば、ホームページ提供環境あるいは表示環境も含むものとする。また、コンピュータ読み取り可能な記録媒体とは、フレキシブルディスク、光磁気ディスク、ROM、CD-ROM等の可搬媒体、コンピュータに内蔵されるハードディスク等の記憶装置のことをいう。さらにコンピュータ読み取り可能な記録媒体とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリRAMのように、一定時間プログラムを保持しているものも含むものとする。また、上述したプログラムは、このプログラムを記憶装置等に格納したコンピュータから、伝送媒体を介して、あるいは伝送媒体中の伝送波により他のコンピュータに伝送されてもよい。ここで、プログラムを伝送する伝送媒体は、インターネット等のネットワーク通信網や電話回線等の通信回線通信線のように、情報を伝送する機能を有する媒体のことをいう。また、上述したプログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能を、コンピュータに既に記録されているプログラムとの組合せで実現できるもの、いわゆる差分ファイル差分プログラムであってもよい。以上、本発明の好ましい実施形態を説明したが、上述した各構成要素や各処理プロセスとして、色々な代替物、変形物、等価物を用いることができる。本明細書に開示された実施形態において、1または複数の機能を実行するために、1つの部品を複数の部品と置き換えてもよいし、複数の部品を1つの部品で置き換えてもよい。このような置換が、本発明の目的を達成するために適切に作用しない場合を除き、このような置換は、本発明の範囲内である。したがって、本発明の範囲は、上記の説明を参照して決められるものではなく、請求項により決められるべきであり、均等物の全範囲も含まれる。請求項において、明示的に断らない限り、各構成要素は1またはそれ以上の数量である。請求項において~のための手段のような語句を用いて明示的に記載する場合を除いて、請求項がミーンズプラスファンクションの限定を含むものと解してはならない。本明細書に使用される用語は特定の実施形態を説明することのみを目的としており、本発明を制限しようとするものではない。本明細書においては、単数形で用語が使用されている場合でも、複数形を排除することが文脈で明確に示されていない限り、その用語は複数形をも同様に含む。以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。"