"p型の埋込み層と、前記p型埋込み層上に設けられており、ヘテロ接合が構成されている窒化物半導体のヘテロ接合層と、を備えており、前記p型埋込み層は、ソース電極側からドレイン電極側に向けて厚みが減少する厚み減少部を有しており、前記厚み減少部では、前記ソース電極側の減少開始点から前記ドレイン電極側の減少終了点までの長さが、前記減少開始点における厚みから前記減少終了点における厚みを減じた厚みよりも長い半導体装置。前記減少開始点よりも前記ソース電極側に設けられている前記p型埋込み層の表面の少なくとも一部に、アルミニウムを含む窒化物半導体のキャップ層をさらに備える請求項1に記載の半導体装置。前記p型埋込み層が、アルミニウムを含む窒化物半導体である請求項1に記載の半導体装置。前記へテロ接合層上に設けられており、前記ソース電極と前記ドレイン電極の間に配置されているゲート電極をさらに備えており、前記へテロ接合層は、第1半導体層と、前記第1半導体層よりもバンドギャップが広い第2半導体層を有しており、前記ゲート電極の下方には、前記p型埋込み層と前記第1半導体層と前記第2半導体層がこの順で並んでいる請求項1~3のいずれか一項に記載の半導体装置。請求項1~4のいずれか一項に記載の半導体装置を製造する方法であって、前記p型埋込み層の前記減少部分は、熱処理によるマストランスポートによって形成されることを特徴とする製造方法。半導体装置500の場合、p型の埋込み層526がヘテロ接合層532の下方全体に設けられている。正孔の排出能力を向上させるためには、ヘテロ接合面503とp型埋込みの層526の間の距離を短くすることが望ましい。しかしながら、ヘテロ接合面503とp型の埋込み層526の間の距離を短くすると、ドレイン電極502とp型の埋込み層526の間の距離も短くなり、ドレイン電極502とp型の埋込み層526の間で電界が集中する。半導体装置500では、ドレイン電極502とp型の埋込み層526の間で絶縁破壊が発生することから、耐圧がドレイン電極502とp型の埋込み層526の間の距離に依存する。このため、半導体装置500では、正孔の排出能力と耐圧の間にトレードオフの関係が存在している。半導体装置600の場合、p型の埋込み層526がゲート部508の下方に選択的に設けられており、ドレイン電極502の下方に設けられていない。2次元電子ガス層を電子が流れることで生成する正孔は、ゲート部508の下方に蓄積することが特に問題であることが知られている。このため、半導体装置600のように、p型の埋込み層526をゲート部508の下方に選択的に設けることにより、正孔の排出能力と耐圧の間に存在するトレードオフの関係が改善される。本発明者らの検討の結果、半導体装置600では、p型の埋込み層526が角部525を有しており、その角部525に電界が集中しやすいことが分かってきた。このため、半導体装置600では、p型の埋込み層526の角部525でアバランシェ破壊が生じていることが分かってきた。本明細書は、p型の埋込み層とヘテロ接合層を備えた半導体装置において、p型の埋込み層に集中する電界を緩和して高耐圧化を実現する技術を提供することを目的とする。本明細書で開示される技術は、p型の埋込み層に角部が形成されていると、その角部における電界集中が問題であるという新規な知見を契機として創作されたものである。本明細書で開示される技術では、p型の埋込み層の厚みがソース電極からドレイン電極に向けて減少しており、上記した半導体装置600のような角部が形成されていない。本明細書で開示される技術では、p型の埋込み層に局所的に高い電界が加わることを緩和することができる。これにより、高耐圧の半導体装置を実現することができる。本明細書で開示する半導体装置は、p型の埋込み層と、p型埋込み層上に設けられているとともにヘテロ接合が構成されている窒化物半導体のヘテロ接合層を備えている。p型埋込み層は、ソース電極側からドレイン電極側に向けて厚みが減少する厚み減少部を有している。p型埋込み層の厚み減少部では、ソース電極側の減少開始点からドレイン電極側の減少終了点までの長さが、減少開始点における厚みから減少終了点における厚みを減じた厚みよりも長い。なお、p型埋込み層が減少終了点において消失する場合、上記減少終了点における厚みはゼロである。上記した半導体装置では、ヘテロ接合面は、p型埋込み層とp型埋込み層上の半導体層ヘテロ接合層を構成している半導体層との間に形成されていてもよい。あるいは、ヘテロ接合面は、ヘテロ接合層がバンドギャップの異なる複数の半導体層で構成されており、その複数の半導体層の間に形成されていてもよい。上記形態の厚み減少部を有するp型埋込み層は、従来のp型埋込み層と明らかに異なる形態を有しており、実質的に角部が形成されていないと評価できる。このため、本明細書で開示する半導体装置では、p型埋込み層に局所的に高い電界が加わることが緩和され、高耐圧な特性を具現化することができる。本明細書で開示する半導体装置では、減少開始点よりもソース電極側に設けられているp型埋込み層の表面の少なくとも一部に、アルミニウムを含む窒化物半導体のキャップ層をさらに備えることが好ましい。このような形態を有する半導体装置は、製造時に有用な形態であることを示している。本明細書で開示される半導体装置の製造方法の一例では、p型埋込み層の減少部分が、熱処理によるマストランスポートによって形成されてもよい。このマストランスポートを生じさせる熱処理を長時間行うと、p型埋込み層の表面を清浄化させる点でも有利である。しかしながら、長時間の熱処理は、p型埋込み層の一部を必要以上にドレイン電極側に移動させる可能性がある。アルミニウムを含む窒化物半導体のキャップ層で覆われたp型埋込み層は、マストランスポートが進行する速度が遅く制御される。このため、p型埋込み層に対して熱処理を長時間実施することができ、p型埋込み層が必要以上にドレイン側に移動することを抑制しながら、p型埋込み層の表面を十分に清浄化することができる。なお、p型埋込み層の表面にキャップ層を設けることに代えて、p型埋込み層自身がアルミニウムを含む窒化物半導体としてもよい。本明細書で開示する半導体装置の一態様では、へテロ接合層上に設けられており、ソース電極とドレイン電極の間に配置されているゲート電極をさらに備えている。また、へテロ接合層は、第1半導体層と、第1半導体層よりもバンドギャップが広い第2半導体層を有しており、ゲート電極の下方には、p型埋込み層と第1半導体層と第2半導体層がこの順で並んでいることが好ましい。この半導体装置は、p型埋込み層によってヘテロ接合面に形成される2次元電子ガス層が空乏化され、ノーマリオフで動作することができる。本明細書で開示される技術によると、高耐圧化された半導体装置が提供される。実施例で開示される技術的特徴の幾つかを以下に整理して記す。特徴1半導体層の材料が、全て窒化物半導体である。窒化物半導体は、シリコン半導体よりも臨界破壊強度が高い。例えば、シリコンの絶縁破壊強度が0.3MV/cmであるのに対し、窒化ガリウムの絶縁破壊強度は3.3MV/cmである。特徴2へテロ接合層は、窒化ガリウムを材料とするi型の第1半導体層と、第1半導体層の表面に設けられている窒化アルミニウムガリウムを材料とする第2半導体層を備えている。第2半導体層は、一般式InxAlyGa1-x-yN0≦x≦0.99,0.01≦y≦1で示される。第2半導体層中のアルミニウムのモル比は、0.10~0.30に調整されていることが好ましい。特徴3キャップ層の材料はアルミニウムを含む窒化ガリウムであり、キャップ層に含まれるアルミニウムのモル比は、窒化ガリウムに対して0.00001~0.01に調整されている。特徴4p型埋込み層のドレイン電極側の一部を除去する除去工程と、除去工程の後にp型埋込み層を熱処理する熱処理工程を備える。熱処理工程により、p型埋込み層のドレイン電極側をマストランスポートさせ、p型埋込み層に厚み減少部が形成される。実施例1図1を参照し、半導体装置100について説明する。半導体装置100は横型の半導体装置であり、下地基板18上にバッファ層20を介して設けられた半導体層34と、ドレイン電極2と、ゲート部8と、ソース電極10と、正孔電極12を備えている。下地基板18の材料にはサファイアが用いられている。バッファ層20の材料には窒化ガリウムGaNが用いられている。半導体層34は、窒化ガリウムを材料とするi型の下側半導体層22と、下側半導体層22上に設けられている窒化ガリウムを材料とするp型の埋込み層26と、下側半導体層22及びp型埋込み層26上に設けられているヘテロ接合層32を備えている。ヘテロ接合層32は、窒化ガリウムを材料とするi型の第1半導体層28と、窒化アルミニウムガリウムAlxGa1-xN,0.01<x<1を材料とするi型又はn型の第2半導体層30を備えている。上記のように、半導体層34の材料は、全て窒化物半導体である。なお、第2半導体層30には、インジウムが含まれていてもよい。すなわち、第2半導体層30の材料は、窒化インジウムアルミニウムガリウムInxAlyGa1-x-yN,0≦x≦0.99,0.01≦y≦1であってもよい。ドレイン電極2は、ヘテロ接合層32の表面に設けられている。ドレイン電極2は、チタンTiとアルミニウムAlとニッケルNiと金Auがこの順に積層された積層体である。なお、チタンが、ヘテロ接合層32側に位置している。ソース電極10は、ドレイン電極2から離れた位置で、ヘテロ接合層32の表面に設けられている。ソース電極10もチタンとアルミニウムとニッケルと金がこの順に積層された積層体であり、チタンが、ヘテロ接合層32側に位置している。ゲート部8は、ドレイン電極2とソース電極10の間に設けられており、ゲート電極4とゲート絶縁膜6を備えている。ゲート電極4は、ゲート絶縁膜6を介してヘテロ接合層32に対向している。ゲート電極4の材料はアルミニウムであり、ゲート絶縁膜6の材料は酸化シリコンSiO2である。正孔電極12は、p型埋込み層26の表面に接触している。正孔電極12は、p型埋込み層26の表面のうちのヘテロ接合層32が設けられていない範囲に設けられている。正孔電極12は、ニッケルと金の積層体であり、ニッケルが、p型埋込み層26側に位置している。第2半導体層30に含まれるアルミニウムAlのモル比は、0.1~0.3に調整されていることが好ましく、半導体装置100では0.25Al0.25Ga0.75Nに調整されている。第2半導体層30に含まれるアルミニウムの濃度は1×1022~1×1023cm-3であり、そのアルミニウムは、第2半導体層30の結晶構造を構成している元素の一つとして捉えることができる。第2半導体層30のバンドギャップは第1半導体層28のバンドギャップよりも広く、第1半導体層28と第2半導体層30によりヘテロ接合面3が構成されている。ドレイン電極2の下方において、第1半導体層28の厚みはおよそ3μmであり、第2半導体層30の厚みはおよそ25nmである。ゲート部8の下方には、p型埋込み層26,第1半導体層28及び第2半導体層30が、この順番で積層されている。p型埋込み層26のドレイン電極2側には、厚み減少部24が形成されている。厚み減少部24の厚みは、ソース電極10側からドレイン電極2側に向かうに従って薄くなっている。それに伴って、ヘテロ接合層32の厚みは、ソース電極10側からドレイン電極2側に向かうに従って厚くなっている。厚み減少部24に対応する位置において、下側半導体層22あるいは、下地基板18,バッファ層20とヘテロ接合層32との距離は、ソース電極10側からドレイン電極2側に向かうに従って短くなっている。厚み減少部24の減少開始点14から減少終了点16までの長さ24bはおよそ2μmであり、厚み減少開始点14の厚み24aはおよそ1μmである。厚み減少部24の表面は、なだらかな曲線の形状を有している。半導体装置100を平面視すると、減少開始点14は、ゲート部8のドレイン電極2側の端部よりもドレイン電極2側に位置している。また、減少終了点16は、ドレイン電極2のソース電極10側端部よりもソース電極10側に位置しており、ドレイン電極2とオーバーラップしていない。すなわち、ドレイン電極2の下方には、p型埋込み層26が存在していない。上記したように、ヘテロ接合層32は、p型埋込み層26の厚み減少部24に対応して、ソース電極10側からドレイン電極2側に向けて厚みが増大している。ヘテロ接合層32の厚みがソース電極10側からドレイン電極2側に向かうに従って厚くすると、半導体層34の表面を平坦にすることができる。しかしながら、第1半導体層28の厚みヘテロ接合層32の厚みは、ソース電極10側からドレイン電極2側に亘って一定でもよい。このような形態は、製造時に有利な形態である。半導体装置100では、p型埋込み層26がソース電極10側からドレイン電極2側に向けて徐々に厚みが減少する厚み減少部24を有しており、p型埋込み層26に角部が存在していない。このため、半導体装置100では、p型埋込み層26に局所的に電界が集中することを抑制することができる。さらに、p型埋込み層26の厚み減少部24は、ゲート部8とドレイン電極2の間の領域所謂ドリフト領域にも広範囲に亘って設けられており、ドリフト領域で生じた正孔を排出する効果が高い。なお、従来の半導体装置600を製造するときは、p型埋込み層626がマストランスポートしないように、p型埋込み層626の加熱温度、加熱時間等を調整する。しかしながら、半導体装置600においても、製造過程において、意図せずp型埋込み層626の角部625が崩れ、p型埋込み層626の厚みがドレイン電極2側に向けて減少することがあり得る。しかしながら、角部625は残存するので、p型埋込み層626に局所的に高い電界がかかることを避けられない。半導体装置100では、上記したように、厚み減少部24の減少開始点14から減少終了点16までの長さ24bは、減少開始点14における厚み24aよりも長い。このように、p型埋込み層26の厚みを緩やかに減少されることにより、p型埋込み層26に局所的な電界がかかることを抑制することができる。なお、このような形状は、製造公差では生じ得ない。半導体装置100は、製造過程において、p型埋込み層26を意図的にマストランスポートさせることにより、厚み減少部24の厚みをなだらかに減少させる。半導体装置100は、従来とは正反対の技術思想に基づいて製造されている。以下に、半導体装置100の製造方法を説明する。まず、図2に示すように、サファイア基板18上にバッファ層20を形成し、バッファ層20上に下側半導体層22を気相成長させる。下側半導体層22は、MOCVD有機金属気相成長法を用いて形成することができる。サファイア基板18上と下側半導体層22の間にバッファ層20が介在しているので、結晶性が良好な下側半導体層22を形成することができる。下側半導体層22の材料は、不純物を含まない窒化ガリウムi型の窒化ガリウムである。その後、下側半導体層22上にp型埋込み層26を気相成長させる。p型埋込み層26は、下側半導体層22が所望する厚みに達したときに原料ガスにp型の不純物を加えることにより、下側半導体層22の結晶成長に続いて、連続的に形成することができる。半導体装置100では、p型の不純物の一例として、マグネシウムMgを使用している。次に、図3に示すように、p型埋込み層26の一部を表面からエッチングし、下側半導体層22の一部を露出させる除去工程。p型埋込み層26に側壁26aが形成される。その後、図4に示すように、p型埋込み層26をアンモニアNH3雰囲気でおよそ1000°Cで10分間加熱する加熱工程。p型埋込み層26の側壁26a部分がマストランスポートし、p型埋込み層26に厚み減少部24が形成される。加熱工程では、厚み減少部24が下側半導体層22の表面全体を覆わないように加熱時間を調整することができる。なお、加熱することによりp型埋込み層26の表面を清浄化することができるので、高品質のp型埋込み層26が得られる。また、加熱時間を調整することにより、厚み減少部24の長さ24bを調整することができる。次に、図5に示すように、第1半導体層28を、p型埋込み層26の表面と下側半導体層22の表面に気相成長させる。第1半導体層28の材料は、i型の窒化ガリウムである。第1半導体層28は、p型埋込み層26を加熱した温度およそ1000°Cで気相成長させる。それにより、第1半導体層28内に取り込まれる酸素濃度を低く抑えることができる。その後、第2半導体層30を、第1半導体層28上に気相成長させる。p型埋込み層26上にヘテロ接合層32が設けられている構造が完成する。その後、p型埋込み層26上のヘテロ接合層32の一部をエッチング除去し、p型埋込み層26の一部を露出させる。露出したp型埋込み層26の表面に正孔電極12を形成し、エッチングされなかったヘテロ接合層32の表面にソース電極10,ゲート部8,ドレイン電極2を形成する。以上の工程により、半導体装置100が完成する。p型埋込み層26の材料は、アルミニウムを含む窒化ガリウムでもよい。この場合、p型埋込み層26に含まれるアルミニウムの濃度は、1×1020cm-3以下であることが好ましい。別表現すると、p型埋込み層26に含まれるアルミニウムのモル比は、窒化ガリウムに対して0.00001~0.01に調整されていることが好ましい。窒化ガリウムにアルミニウムを含ませることにより、マストランスポートを起こり難くすることができる。熱処理工程において、p型埋込み層26を長時間加熱し、p型埋込み層26を十分に清浄化することができる。なお、p型埋込み層26に含まれるアルミニウムの量が多くなりすぎると、加熱工程において、全くマストランスポートが起こらなくなる。また、p型埋込み層26に含まれるアルミニウムの量が多くなりすぎると、正孔を引き抜くことができなくなる。よって、p型埋込み層26にアルミニウムを含有させる場合、アルミニウム濃度は、1×1020cm-3以下であることが好ましい。アルミニウムの濃度が1×1020cm-3以下の場合、アルミニウムは、p型埋込み層26を構成している窒化ガリウム内に導入された不純物として捉えることができる。一方、第2半導体層30のように、窒化ガリウムに含まれるアルミニウムの濃度が1×1022~1×1023cm-3の場合、アルミニウムは、第2半導体層30の結晶構造を構成している元素の一つとして捉えることができる。実施例2半導体装置200について説明する。図6に示すように、半導体装置200は、p型埋込み層26の表面の一部にキャップ層40が設けられている。キャップ層40の材料は窒化ガリウムであり、キャップ層40には、アルミニウムが含まれている。なお、p型埋込み層26の材料は窒化ガリウムであり、アルミニウムを含んでいない。キャップ層40に含まれるアルミニウムのモル比は、窒化ガリウムに対して0.00001~0.01に調整されていることが好ましい。すなわち、キャップ層40に含まれるアルミニウムの濃度は、1×1020cm-3以下であることが好ましい。p型埋込み層26の表面にキャップ層40を設けることにより、p型埋込み層26が過剰にマストランスポートすることを抑制することができる。それにより、p型埋込み層26を長時間加熱することができる。半導体装置200の製造方法を説明する。まず、半導体装置100と同様に、サファイア基板18上にバッファ層20,下側半導体層22,p型埋込み層26を気相成長させる図2を参照。その後、図7に示すように、キャップ層40をp型埋込み層26の表面に気相成長させる。キャップ層40は、p型埋込み層26が所定の厚みに達した後に、原料ガスにアルミニウム成分を含むガスを加えることにより、p型埋込み層26上に連続して形成することができる。次に、図8に示すように、ドライエッチング法によりp型埋込み層26とキャップ層40の一部を除去し、下側半導体層22の表面の一部を露出させる除去工程。その後、図9に示すように、p型埋込み層26及びキャップ層40を、アンモニア雰囲気内で1000°Cで20分加熱する加熱工程。p型埋込み層26はキャップ層40で覆われているので、半導体装置100と比較して、マストランスポートするのに長い時間を要する。この間に、p型埋込み層26の表面が十分に清浄化される。その後の工程は半導体装置100と実質的に同じなので省略する。実施例3図10に示す半導体装置300は、ドレイン電極2側の下側半導体層22の厚みが、ソース電極10側の下側半導体層22の厚みよりも薄い。半導体装置300は、ドレイン電極2側の下側半導体層22の厚みを薄くすることにより、ドレイン電極2の近傍において、半導体装置100よりもヘテロ接合層32の厚みを厚くすることができる。半導体装置300は、半導体装置100よりも高耐圧を実現することができる。半導体装置300の製造方法について説明する。まず、半導体装置100と同様に、サファイア基板18上にバッファ層20,下側半導体層322,p型埋込み層26を気相成長させる図2を参照。次に、図11に示すように、ドライエッチングにより、p型埋込み層26を貫通して下側半導体層322の表層までを除去する除去工程。すなわち、p型埋込み層24をエッチングするときに、オーバーエッチングを行う。半導体装置300では、除去工程以外の工程は、半導体装置100と同じである。半導体装置300は、p型埋込み層24をオーバーエッチングするので、確実にp型埋込み層24が除去される。製造条件がばらついても、下側半導体層322上にp型埋込み層24が残存することが抑制される。半導体装置400について説明する。p型埋込み層426の一部が、ヘテロ接合を構成している。具体的には、減少部424以外のp型埋込み層426が、第1半導体層30とヘテロ接合を構成している。減少部424上には、第1半導体層30と第2半導体層428を備えるヘテロ接合層32が設けられている。半導体装置400ではソース電極410がp型埋込み層426に接しており、ヘテロ接合層32内で生じた正孔が、p型埋込み層426とソース電極410を通じて半導体装置400外に排出される。実施例で説明した半導体装置100,200,300及び400は、ゲート部8がゲート電極4と絶縁膜6を備える絶縁ゲート構造である。ゲート部は、ショットキー構造であってもよい。また、下地基板18は、サファイア以外の材料の基板であってもよい。例えば、シリコンSi基板、炭化珪素SiC基板、酸化亜鉛ZnO基板等を用いてもよい。上記実施例では、p型埋込み層がドレイン電極の下方に全く存在しない。しかしながら、p型埋込み層がドレイン電極側に向かうに従って薄くなり、それに伴ってヘテロ接合層が厚くなる構造を有していれば、p型埋込み層がドレイン電極の下方に存在してもよい。そのような構造であっても、従来の半導体装置よりも高い耐圧を得ることができる。横型の半導体装置の分野では、半導体層内に局所的に高い電界がかからないように、フィールドプレート構造を採用することがある。本明細書で開示した技術は、フィールドプレート構造を有する半導体装置にも好適に適用することができる。以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。"