"SRAMのメモリセルが複数配置されているメモリアレイと、前記メモリアレイへのデータの書き込みおよび前記メモリアレイからのデータの読み出しを行う第1の周辺回路と、前記メモリアレイおよび前記第1の周辺回路と電源線との接続を遮断するスイッチ群とを含むレイアウトの単位が複数配置されていることを特徴とする半導体装置。請求項1に記載の半導体装置において、前記複数配置されているメモリセルは共通のビット線に接続されており、前記レイアウトの単位が複数配置されている方向は前記ビット線の配線の方向であることを特徴とする半導体装置。請求項2に記載の半導体装置において、前記レイアウトの単位の前記ビット線の配線の方向の両端に前記スイッチ群が配置されていることを特徴とする半導体装置。請求項1に記載の半導体装置において、前記第1の周辺回路にはセンスアンプが含まれていることを特徴とする半導体装置。請求項4に記載の半導体装置において、前記複数配置されているレイアウトの単位にそれぞれ含まれる前記センスアンプに接続され、前記複数配置されているレイアウトの単位にそれぞれ含まれる前記センスアンプの内の一の出力を選択するセレクタを含む第2の周辺回路を有することを特徴とする半導体装置。SRAMのメモリセルが複数配置されているメモリアレイと、前記メモリアレイへのデータの書き込みおよび前記メモリアレイからのデータの読み出しを行う第1の周辺回路と、前記メモリアレイと電源線との接続を遮断する第1のスイッチ群と、前記第1の周辺回路と前記電源線との接続を遮断する第2のスイッチ群とを含むレイアウトの単位が複数配置されていることを特徴とする半導体装置。請求項6に記載の半導体装置において、前記複数配置されているメモリセルは共通のビット線に接続されており、前記レイアウトの単位が複数配置されている方向は前記ビット線の配線の方向であることを特徴とする半導体装置。請求項7に記載の半導体装置において、前記レイアウトの単位の前記ビット線の配線の方向の両端に前記スイッチ群が配置されていることを特徴とする半導体装置。請求項6に記載の半導体装置において、前記第1の周辺回路にはセンスアンプが含まれていることを特徴とする半導体装置。請求項9に記載の半導体装置において、前記複数配置されているレイアウトの単位にそれぞれ含まれる前記センスアンプに接続され、前記複数配置されているレイアウトの単位にそれぞれ含まれる前記センスアンプの内の一の出力を選択するセレクタを含む第2の周辺回路を有することを特徴とする半導体装置。SRAMのメモリセルが複数配置されているメモリアレイと、前記メモリアレイへのデータの書き込みおよび前記メモリアレイからのデータの読み出しを行う第1の周辺回路と、前記メモリアレイと第1の電源線との接続を遮断する第1のスイッチ群と、前記第1の周辺回路と第2の電源線との接続を遮断する第2のスイッチ群とを含むレイアウトの単位が複数配置されていることを特徴とする半導体装置。請求項11に記載の半導体装置において、前記複数配置されているメモリセルは共通のビット線に接続されており、前記レイアウトの単位が複数配置されている方向は前記ビット線の配線の方向であることを特徴とする半導体装置。請求項12に記載の半導体装置において、前記レイアウトの単位の前記ビット線の配線の方向の両端に前記スイッチ群が配置されていることを特徴とする半導体装置。請求項11に記載の半導体装置において、前記第1の周辺回路にはセンスアンプが含まれていることを特徴とする半導体装置。請求項14に記載の半導体装置において、前記複数配置されているレイアウトの単位にそれぞれ含まれる前記センスアンプに接続され、前記複数配置されているレイアウトの単位にそれぞれ含まれる前記センスアンプの内の一の出力を選択するセレクタを含む第2の周辺回路を有することを特徴とする半導体装置。本願発明者らは、SRAMを含む半導体装置の設計のレイアウトをするに際し、メモリマクロの記憶容量を増やすために、図2に示すSRAMマクロのレイアウト200を検討した。レイアウト200には、SRAMのメモリセルが複数配置されているメモリアレイ201および直接周辺回路202を有する機能ブロックである繰り返し単位203と、間接周辺回路204と、レイアウトの上下の位置に集中配置されている電源スイッチ群205および206とが含まれる。SRAMのメモリセルが複数配置されているメモリアレイを大規模化すると、メモリセルから信号を読み出すビット線の負荷容量が増大し、メモリマクロの性能が悪化することから、レイアウト200ではメモリアレイを分割して上下方向に並べて配置し、ビット線の負荷を一定以下にしてビット線の負荷容量が増大することによる性能悪化を抑制する。また、繰り返し単位203にはそれぞれに含まれるメモリアレイ201へのデータの書き込みおよびメモリアレイ201からのデータの読み出しの動作に必要な直接周辺回路202が設けられ、複数の繰り返し単位203で共通に用いることができる回路は間接周辺回路204にまとめられている。さらに、SRAMマクロのレイアウト200では、低消費電力化のため、メモリアレイ201、直接周辺回路202および間接周辺回路204と電源線との間で電源遮断できるようレイアウト200の上下の位置に電源スイッチ群205および群206を配置している。通常のレイアウトの設計では、マクロに必要な電力を見積もってから、マクロに必要な電力を供給するに足る駆動力を得るスイッチ群を配置する。したがって、必要な数の繰り返し単位203および間接周辺回路204を配置した後に、配置した繰り返し単位203および間接周辺回路204を駆動するためのスイッチ群を配置する手順となる。よって、レイアウト200に示したようにスイッチ群205および206はレイアウト200の上下の位置に集中配置される。しかしながら、SRAMマクロのレイアウト200では、繰り返し単位203の増減変更をしながら設計をしていくときに、SRAMマクロで必要とされる電力やスイッチ群205および206からの各繰り返し単位203への配線の長さに応じた電圧ドロップを考慮に入れなくてはならず、増減変更のたびにスイッチ群205および206の駆動力や、スイッチ群205および206に接続される配線の設計を見直すことになり、設計の効率が著しく低下することに気がついた。本発明の目的は、電源遮断機能付きで記憶容量の増減変更を伴う設計が容易なSRAMマクロを有する半導体装置を提供することにある。上記課題を解決するために、本発明の半導体装置では、SRAMのメモリセルが複数配置されているメモリアレイと、メモリアレイへのデータの書き込みおよびメモリアレイからのデータの読み出しを行う第1の周辺回路と、メモリアレイおよび第1の周辺回路と電源線との接続を遮断するスイッチ群とを含むレイアウトの単位が複数配置されている。または、本発明の半導体装置では、SRAMのメモリセルが複数配置されているメモリアレイと、メモリアレイへのデータの書き込みおよびメモリアレイからのデータの読み出しを行う第1の周辺回路と、メモリアレイと電源線との接続を遮断する第1のスイッチ群と、第1の周辺回路と電源線との接続を遮断する第2のスイッチ群とを含むレイアウトの単位が複数配置されている。本発明の半導体装置は、繰り返し単位の増減変更で容易に記憶容量を変更して設計することができる。本実施例では、スタティック型のメモリセルを持つSRAMマクロを例として説明する。図5は、本実施例の半導体装置500のレイアウト配置図である。半導体装置500には、複数の回路ブロック501~504と、電源遮断制御ブロック505とが含まれる。回路ブロック501にはメモリマクロであるSRAMマクロ506が含まれる。電源遮断制御ブロック505とSRAMマクロ506とは、電源遮断の制御を行うための電源遮断信号SWDを送信するために電源遮断信号線507で接続されている。また、その他の回路ブロック502~504のSRAMマクロ506や同様に電源遮断を行うマクロに対しても電源遮断信号SWDを送信するために、図5に示したように、電源遮断制御ブロック505と回路ブロック502~504が電源遮断信号線で接続されている。電源遮断制御ブロック505によって電源遮断信号SWDが生成され、電源遮断信号SWDに従いSRAMマクロ506の電源遮断が行われる。例としてSRAMマクロ506の電源遮断のための電源スイッチとしてPMOSトランジスタを用いる場合には、電源遮断制御ブロック505は、通常動作時には電源遮断信号SWDをVSS電位であるロウレベルの信号にして、電源線からSRAMマクロ506に電力を供給できるようにし、半導体装置500の省電力化のための電源遮断状態に移行するためには電源遮断信号SWDをVDDC電位であるハイレベルの信号にして、SRAMマクロ506と電源線の接続を遮断する。図1に、SRAMマクロ506のレイアウトの一例として、SRAMマクロのレイアウト100の概略図を示す。レイアウト100には、メモリアレイ101、直接周辺回路102、および電源スイッチ群105を有する機能ブロックである繰り返し単位103と、間接周辺回路104とが含まれる。各繰り返し単位103の上下の位置に電源スイッチ群105が含まれる。本実施例での説明では、図1に示したように、繰り返し単位103は、電源スイッチ群105の図1の縦方向の繰り返しの配置の位置を境界として区切った領域とする。また、間接周辺回路104の上下にも電源スイッチ群105が配置されている。間接周辺回路104にも同様に電源スイッチ群105が配置されているのは、間接周辺回路104が必要とする電力は繰り返し単位103が必要とする電力と同程度以下であるため、間接周辺回路104のために新たに電源スイッチ群を設計する必要はないからである。SRAMのメモリセルを複数配置したメモリアレイを大規模化すると、メモリセルから信号を読み出すビット線の負荷容量が増大し、メモリマクロの性能が悪化することから、レイアウト100では、メモリアレイを分割して上下方向に並べて配置し、ビット線の負荷を一定以下にしてビット線の負荷容量が増大することによる性能悪化を抑制している。また、繰り返し単位103にはそれぞれに含まれるメモリアレイ101へのデータの書き込みおよびメモリアレイ101からのデータの読み出しの動作に必要な直接周辺回路102が設けられ、複数の繰り返し単位103で共通に用いることができる回路は間接周辺回路104にまとめられている。複数の繰り返し単位103で共通に用いる回路を間接周辺回路104にまとめることで、SRAMマクロ506の繰り返し単位103を増やしたときの面積の増大を抑えることができる。電源スイッチ群105は、半導体装置500からSRAMマクロ506に対して電力を供給するための外部電源線VDDCと、SRAMマクロ506の内部電源線VDDとの間の接続を電源遮断信号SWDに基づいて遮断するためのスイッチである。電源スイッチ群105のスイッチには、例えば複数のPMOSトランジスタが用いられる。以下にSRAMマクロ506の周辺回路の一例について説明する。図3に、図1でレイアウト100として例示したSRAMマクロの繰り返し単位103および周辺回路104の主要部のブロック図を示した。メモリセルMCの配列であるメモリアレイ101には、それぞれがロウ方向図1、図3および図4の横方向に延在するように複数のワード線WLが配設され、メモリセルの配列と接続されている。また、メモリアレイ101には、それぞれがカラム方向図1、図3および図4の縦方向に延在するように複数のビット線対BL、BRが配設され、メモリセルの配列と接続されている。メモリアレイ101の行の選択は、ワード線WLにより行われる。メモリアレイ101の列の選択はビット線対BL,BRによって行われる。図17にメモリセルMCの例を示した。メモリセルは負荷用PチャネルMOSトランジスタLM1と駆動用NチャネルMOSトランジスタDM1から構成される第1インバータ回路と、負荷用PチャネルMOSトランジスタLM2と駆動用NチャネルMOSトランジスタDM2から構成される第2インバータ回路から構成される。第1インバータ回路の出力が第2インバータ回路の入力に接続され、第2インバータ回路の出力は第1インバータ回路の入力に接続されることで、入力された情報を保持している。情報の読み出しあるいは書き込みは、第1インバータおよび第2インバータの出力ノードに接続されるトランスファゲートのNMOSトランジスタTM1,TM2を介してビット線BL,BRから行われる。読み出しあるいは書き込みを行うメモリセルはワード線WLによって選択される。図3に示すように、複数のワード線WLには、ワード線ドライバ回路301を介してロウデコーダ302が接続されている。ロウデコーダ302は、ロウアドレス信号に基づいて、複数のワード線WLの内の対応する1つを選択する。複数のビット線対BL,BRには、カラムデコーダ回路303が接続されている。カラムデコーダ回路303はカラムアドレス信号に基づいて、複数のビット線対BL,BRの内の対応する1対を選択する。センスアンプ回路304は、複数のセンスアンプSAから構成されている。センスアンプ回路304は、メモリアレイ101からカラムデコーダ回路303を介して読み出されたデータを検知増幅し、この増幅したデータを出力データDO0~DOn-1として出力する。プリチャージ回路305は、読み出し及び書き込み動作をする前に、ビット線対BL,BRを例えば電源電位にプリチャージする。プリチャージ回路305は、プリチャージ信号YSRに基づいてプリチャージ動作を実行する。1例としては、プリチャージ回路305はプリチャージ信号YSRがロウレベルの場合にビット線対BL,BRを電源電位にプリチャージし、一方プリチャージ信号YSRがハイレベルの場合にプリチャージを解除する。プリチャージ信号は直接制御回路306からプリチャージドライバ307を介してプリチャージ回路305に供給される。直接制御回路306はSRAMマクロ506の中で繰り返し並べて配置される機能ブロックである繰り返し単位103内の各回路を制御する。直接制御回路306には、間接制御回路308からアドレスデコード信号Aや制御信号CNT等が入力される。直接制御回路306は、間接制御回路308から入力されたアドレスデコード信号Aに基づいて、ロウデコーダ302に供給されるロウアドレス信号およびカラムデコーダ回路303に供給されるカラムアドレス信号を生成する。また、直接制御回路306は例えば制御信号CNTに基づいて、プリチャージ回路305に供給されるプリチャージ信号YSR等を生成する。直接周辺回路102から読み出された出力データDO0~DOn-1は、間接周辺回路104に入力される。間接制御回路308には、SRAMマクロ506の外部からアドレス入力信号ADDや、制御入力信号CNTL等が入力される。間接制御回路308はアドレス入力信号ADDをデコードし、アドレスデコード信号Aを直接制御回路306に供給する。また、間接制御回路308は例えばSRAMマクロ506に入力された制御入力信号CNTLに対して、論理を取った制御信号CNTを直接制御回路306に供給する。更に、アドレス入力信号ADDに基づいた出力選択信号を出力セレクタ回路309に供給する。出力セレクタ回路309は複数の直接周辺回路102のセンスアンプ回路304からの出力データDO0~DOn-1の内の一を出力選択信号に基づき選択し、SRAMマクロ506の出力データとして出力する。以上説明した図3に示したSRAMマクロ506の周辺回路の主要部について、ワードドライバ回路301、ロウデコーダ302、カラムデコーダ回路303、センスアンプ回路304、プリチャージ回路305、直接制御回路306、プリチャージドライバ307は直接周辺回路102に属し、間接制御回路308、出力セレクタ回路309は間接周辺回路104に属する。図4は、図1で示したSRAMマクロ506における電源スイッチ群105、並びにメモリアレイ101、直接周辺回路102、および間接周辺回路104への給電のための内部電源線VDDの配線レイアウト図である。電源スイッチ群105は上記繰り返し単位103毎に分散配置され、電源配線はビット線が配設される方向と同じ縦方向に配設される。電源スイッチ群105を機能ブロックである繰り返し単位103毎に分散配置することで、繰り返し単位103の数を増やしたとしても電源スイッチを介した後の内部電源線VDDの配線長を繰り返し単位の長さの範囲内に短くすることができる。したがって、メモリ容量の変更毎に配線の仕様の変更を行う手間が省け、図2のように電源スイッチを上下に集中配置した場合と比較して、半導体装置の設計が容易になる。また、レイアウト100では、メモリアレイ101と、直接周辺回路102と、メモリアレイ101および直接周辺回路102と半導体装置500からの電源線との接続を遮断するスイッチ群105とを含む機能ブロック103をレイアウトの単位としているので、電源インピーダンスを考慮し直して電源スイッチの設計を改めて行う必要がない。したがって、繰り返し単位103の増減変更で記憶容量を変更できるSRAMマクロの設計を容易にすることができる。すなわち、本発明の半導体装置は、繰り返し単位の増減変更で容易に記憶容量を変更して設計することができる。SRAMマクロ506に半導体装置500から接続される外部電源線VDDCは、図4のように縦方向に配設され、電源スイッチ群105を介して内部電源線VDDに接続される。図4では、縦方向、すなわちビット線の配設される方向のみに外部電源線VDDCを配設しているが、外部電源線VDDCの配線は例えばメッシュ状であってもよく、図4の例に限定するものではない。例えば、外部電源線VDDCに使用する配線層は内部電源線VDDと同一でもよい。また、外部電源線VDDCに、SRAMマクロ506で使用している配線よりも上層の配線を用いてもよい。本実施例では、SRAMマクロ506において、データ幅1ビットの入出力に対応する回路と、その回路にビット線を介して接続されたメモリアレイとを1ビット構成単位401と呼ぶ。本実施例においては、図4の1ビット構成単位401をSRAMマクロ506の左右方向、すなわちワード線が配設される方向に複数配置することで、任意のビット幅構成を実現する。各1ビット構成単位401に対応して、内部電源線VDDが配置される。SRAMマクロの記憶容量は、ワード長と、データ幅に対応するビット幅とで決定される。本実施例では、ワード長は図4の縦方向の構成に対応し、ビット幅は横方向に複数配置された1ビット構成単位401の個数に対応する。SRAMマクロ506の消費電力について、ワード長の大小と、ビット幅の大小とを比較すると、ビット幅の大小の方が活性化する素子の増減が大きい。そのためSRAMマクロ506の消費電力は、ワード長の依存性よりも、ビット幅の依存性の方が大きい。したがって、SRAMマクロ506では、ワード長を伸ばすことに対応する繰り返し単位103の数を増やすことで、消費電力の増加を抑えつつメモリの大容量化を図ることができる。図4の1ビット構成単位401に含まれる電源スイッチ群150は、機能ブロック103毎にビット線が配設される方向の両端に配置される。そのため、1ビット構成単位401を複数配置する際に、電源スイッチ群105も合わせて配置され、SRAMマクロ506が任意のビット幅を実現した場合であっても、内部電源線VDDの配線及び電源スイッチ群105を有する1ビット構成単位401の電源構造は、繰り返し配置される。そのため1ビット構成単位401で電源インピーダンスを設計しておけば、電源スイッチの設計を改めて行うことなく1ビット構成単位401を複数配置することで、任意のビット幅を容易に実現できる。図6は、電源スイッチ群105に着目した回路接続図である。図6に示したように、メモリアレイ101と直接周辺回路102とは、SRAMマクロ506の内部電源線VDDの配線と、例えばグラウンドであるVSSの電位の配線に接続される。内部電源線VDDの配線は、電源遮断信号SWDによって制御されている電源スイッチ群105を介して、半導体装置500からSRAMマクロ506に対して電力を供給する外部電源線VDDCの配線と接続されている。図6ではメモリアレイ101および直接周辺回路102と電源スイッチ群105の接続関係のみ示したが、図6には図示していない間接周辺回路104も含めて、電源スイッチ群105は電源遮断信号SWDによって一体として動作してSRAMマクロ506の電源を遮断する。図6に示した回路が電源を遮断する動作について、図7のタイミングチャートを用いて説明する。通常動作状態から電源遮断状態へ移行する場合は、例えば電源スイッチ群105がPMOSトランジスタで構成されているならば、半導体装置500に配置された電源遮断制御ブロック505で生成される電源遮断信号SWDがロウレベルからハイレベルになる。電源遮断信号SWDによって電源スイッチ群105を構成するPMOSトランジスタがオフ状態となることで、SRAMマクロ506の内部電源線VDDは接続されている外部電源線VDDCから切り離され、SRAMマクロ506のリーク電流により電荷が引き抜かれることで、内部電源線VDDの電位は降下する。最終的にはオフ状態の電源スイッチ群105を介し、SRAMマクロ506に流れるオフ時リーク電流により決定されるVSSに近い電位までVDDの電位は降下する。SRAMマクロ506において、通常動作状態のスタンバイ時に流れる消費電流よりも電源遮断状態の消費電流の方が数十分の1程度に小さくなるため、半導体装置500がSRAMマクロ506を使用しない期間に電源遮断を行うことで、半導体装置500の消費電力を削減できる。半導体装置500がSRAMマクロ506を使用しない期間は、電源遮断信号SWDをハイレベルに制御し、電源遮断状態を維持する。電源遮断状態から通常動作状態へと電源を復帰する場合は、例えば上記と同じく電源遮断スイッチ群105がPMOSトランジスタで構成されているならば、半導体装置500に配置された電源遮断制御ブロック505で生成される電源遮断信号SWDはハイレベルからロウレベルとなる。PMOSトランジスタがオフ状態からオン状態となることで、SRAMマクロ506の内部電源線VDDの電位が徐々に上昇する。最終的に内部電源線VDDは接続される外部電源線VDDCの電位とほぼ等しい電位まで上昇し、通常動作状態となる。本実施例では、メモリアレイ101と、それ以外の回路とで、独立に電源遮断を行う場合について説明する。また、実施例1と異なる点を主に説明する。図9は、本実施例の半導体装置900のレイアウト配置例である。半導体装置900には、複数の回路ブロック901~904と、電源遮断制御ブロック905が含まれる。回路ブロック901にはメモリマクロであるSRAMマクロ906が含まれる。電源遮断制御ブロック905とSRAMマクロ906は、電源遮断の制御を行うため、メモリアレイ用電源遮断信号SWMAを送信するメモリアレイ電源遮断信号線910と、周辺回路電源遮断信号SWMPを送信する周辺回路電源遮断信号線911とが、接続されている。電源遮断制御ブロック905によってメモリアレイ用電源遮断信号SWMAと周辺回路電源遮断信号SWMPが生成される。例としてSRAMマクロ906の電源遮断のための電源スイッチとして、PMOSトランジスタを用いる場合には、電源遮断制御ブロック905は、通常動作時にはメモリアレイ用電源遮断信号SWMAと周辺回路電源遮断信号SWMPをVSS電位であるロウレベルの信号にして、電源線からSRAMマクロ906に電力を供給できるようにする。半導体装置900の省電力化のため電源遮断状態に移行するためには、メモリアレイ用電源遮断信号SWMAと周辺回路電源遮断信号SWMPをVDDC電位であるハイレベルの信号にして、SRAMマクロ906と電源線の接続を遮断する。省電力状態に移行し、かつSRAMマクロ906の記憶を保持する場合には、メモリアレイ用電源遮断信号SWMAをVSS電位であるロウレベルの信号にして、周辺回路電源遮断信号SWMPをVDDC電位であるハイレベルにすることで、電源線からメモリアレイ101に電力を供給することで、記憶されている情報を保持する。SRAMマクロ906が読み出し或いは書き込みを行う動作を説明するためのブロック図は、実施例1で説明した図3と同様であるため省略する。図8は、実施例2に係るSRAMマクロ906の電源配線レイアウトの例である。メモリアレイ電源スイッチ群110及び周辺回路電源スイッチ群111は、繰り返し単位801の上下に分散配置される。電源配線はビット線が設けられる方向と同じ方向に配設され、メモリアレイ電源スイッチ110と接続するメモリアレイ電源線VDDAと、周辺回路電源スイッチ群111と接続する周辺回路電源線VDDPとが設けられる。メモリアレイ電源スイッチ群110及び周辺回路電源スイッチ群111を機能ブロックである繰り返し単位801毎に分散配置することで、繰り返し単位801の数を増やしたとしても電源スイッチを介した後の内部電源線である、メモリアレイ電源線VDDA及び周辺回路電源線VDDPを繰り返し単位の長さの範囲内に短くすることができ、メモリ容量の変更毎に配線の仕様の変更を行う手間が省け、図2のように電源スイッチを上下に集中配置した場合と比較して、半導体装置の設計が容易になる。図8に示すように、繰り返し単位801では、メモリアレイ101と、直接周辺回路102と、メモリアレイ101及び直接周辺回路102と半導体装置900からの電源線との接続を遮断する、メモリアレイ電源スイッチ110および周辺回路電源スイッチ群111とを含む機能ブロックをレイアウトの単位としているので、電源インピーダンスを考慮し直して電源スイッチの設計を改めて行う必要が無く、繰り返し単位の増減変更で記憶容量を変更できるSRAMマクロの設計を容易にすることが出来る。図8では例として縦方向に電源を配設しているが、外部電源線VDDCの配線は例えばメッシュ状であってもよく、図8の例に限定するものではない。また、使用する配線層はSRAMマクロ906で使用している内部電源線と同一でもよく、またSRAMマクロ906で使用している配線よりも上層の配線を用いてもよい。図8に示した例では、図中の左端又は右端の配線直下にメモリアレイ101が配置されるが、図中の中央の配線直下にはメモリアレイ101が配置されていない。そのため、図中中央には周辺回路用電源線VDDPと比較して、メモリアレイ電源線VDDAの配線本数は少なくても電源を供給する上で不足を生じない。このように、必要な電源配線の密度がSRAMマクロ906の中でも異なるため、図8では中央の部分には周辺回路電源線VDDPの配線を多くし、左右のメモリアレイ101が配置されている上方ではメモリアレイ電源線VDDAの配線を多くするように、SRAMマクロ906の内部で電源配線の密度を変えても良い。また実施例1のように任意のビット幅を容易に実現するために、1ビット構成単位毎にメモリアレイ電源スイッチ群110と周辺回路電源スイッチ群111を配置してもよい。図10は、メモリアレイ電源スイッチ群110及び周辺回路電源スイッチ群111に着目した回路接続図である。図10の回路が電源を遮断する動作について、図11のタイミングチャートを用いて説明する。通常動作状態から電源遮断状態へ移行する場合は、例えばメモリアレイ電源スイッチ群110及び周辺回路電源スイッチ群111がPMOSトランジスタで構成されているならば、周辺回路電源遮断信号SWMP及びメモリアレイ電源遮断信号SWMAは、ロウレベルからハイレベルになる。周辺回路電源遮断信号SWMP及びメモリアレイ電源遮断信号SWMAによってメモリアレイ電源スイッチ群110及び周辺回路電源スイッチ群111を構成するPMOSトランジスタがオフ状態となることで、SRAMマクロ906の内部電源線であるVDDA及びVDDPは、接続されている外部電源線VDDCから切り離され、SRAMマクロ906のリーク電流により電荷が引き抜かれることで電位が降下する。最終的にはオフ状態のメモリアレイ電源スイッチ群110及び周辺回路電源スイッチ群111を介し、SRAMマクロ906に流れるオフ時リーク電流により決定される、VSSに近い電位までVDDA及びVDDPの電位は降下する。半導体装置900がSRAMマクロ906を使用しない期間は、周辺回路電源遮断信号SWMPとメモリアレイ電源遮断信号SWMAをハイレベルに制御し、電源遮断状態を維持する。SRAMマクロ906において、スタンバイ時に流れる消費電流より電源遮断状態の消費電流の方が数十分の1程度に小さくなるため、半導体装置900がSRAMマクロ906を使用しない期間に電源を遮断することで消費電力を削減することができる。電源遮断状態から通常状態へと電源を復帰する場合は、例えば上記と同じくメモリアレイ電源スイッチ群110及び周辺回路電源スイッチ群111がPMOSトランジスタで構成されているならば、周辺回路電源遮断信号SWMP及びメモリアレイ電源遮断信号SWMAはハイレベルからロウレベルとなる。PMOSトランジスタがオフ状態からオン状態となることで、SRAMマクロ906の内部電源線VDDA及びVDDPの電位が徐々に上昇する。最終的に電源線VDDA及びVDDPは接続される外部電源線VDDCの電位とほぼ等しい電位まで上昇し、通常動作状態となる。図10の回路において、SRAMマクロ906の記憶する情報を保持するために、メモリアレイ101への電源は遮断せず、間接周辺回路104及び直接周辺回路102の電源は遮断するリテンション動作の例について、図12のタイミングチャートを用いて説明する。通常動作状態からリテンション状態へ移行する場合は、例えばメモリアレイ電源スイッチ群110及び周辺回路電源スイッチ群111がPMOSトランジスタで構成されているならば、周辺回路電源遮断信号SWMPがロウレベルからハイレベルになる。この時、メモリアレイ電源遮断信号SWMAはロウレベルのまま保持される。周辺回路電源遮断信号SWMPによって周辺回路電源スイッチ群111を構成するPMOSトランジスタがオフ状態となることで、SRAMマクロ906の周辺回路電源線VDDPは接続されている外部電源線VDDCから切り離され、SRAMマクロ906のリーク電流により電荷が引き抜かれることで、周辺回路電源線VDDPの電位は降下する。最終的にはオフ状態の周辺回路電源スイッチ群111を介し、SRAMマクロ906に流れるオフ時リーク電流により決定される、VSSに近い電位までVDDPの電位は降下する。このリテンション状態の期間、メモリアレイ電源遮断信号SWMAはロウレベルのまま保持され続け、メモリアレイ電源スイッチ群110はオン状態となり、メモリアレイ電源線VDDAは接続された外部電源線VDDCの電位を維持する。この時、SRAMマクロ906は読み出し或いは書き込みの動作は行わない。そのため、接続された外部電源線VDDCの電位を制御することで、メモリアレイ電源線VDDAの電位をメモリアレイ100が情報を保持できる範囲で小さくし、リーク電流を削減しても良い。また、外部電源線VDDCの電位を変化させず、メモリアレイ電源遮断信号SWMAをロウレベルよりも高い電位に制御することで、メモリアレイ電源線VDDAの電位をメモリアレイ101が情報を保持できる範囲で変化させ、リーク電流を削減しても良い。SRAMマクロ906において、スタンバイ状態に流れる消費電流よりもリテンション状態の消費電流の方が数分の1程度と小さくなるため、半導体装置900がSRAMマクロ906を使用しない期間にはリテンション状態にすることで、消費電力を削減できる。リテンション状態から通常状態へと電源を復帰する場合は、例えば上記と同じくメモリアレイ電源スイッチ群110及び周辺回路電源スイッチ群111がPMOSトランジスタで構成されているならば、周辺回路電源遮断信号SWMPがハイレベルからロウレベルになる。この時、メモリアレイ電源遮断信号SWMAはロウレベルのまま保持される。PMOSトランジスタがオフ状態からオン状態となることで、SRAMマクロ906の周辺回路電源線VDDPの電位が徐々に上昇する。最終的に周辺回路電源線VDDPは接続される外部電源線VDDCの電位とほぼ等しい電位まで上昇し、通常動作状態となる。リテンション状態から通常状態への復帰について、周辺回路電源遮断信号SWMPがハイレベルからロウレベルに変化することで、接続されている外部電源線VDDCに接続される負荷が瞬間的に変化するためノイズが発生する。このノイズを抑制するために、例えば周辺回路電源遮断信号SWMPがPMOSトランジスタで構成されているのであれば、周辺回路電源遮断信号SWMPをハイレベルからロウレベルへ徐々に変化させ、周辺回路電源線VDDPを徐々に接続されているVDDCの電位へ復帰させることで、外部電源線VDDCに発生するノイズを低減することもできる。第3の実施例として、実施例2でのSRAMマクロ906に接続される電源の電位が、メモリアレイ101の電源と、それ以外の周辺回路の電源とで、異なる電位である場合について説明する。以下、実施例1や実施例2と異なる点を主に説明する。読み出し或いは書き込みを行う動作を説明するためのブロック図は、実施例1で説明した図3と同様であるため省略する。但し、異なる電源領域間で信号の送受信を行う場合、例えば直接周辺回路102に備えるワードドライバ回路301などには、適宜レベルシフタ回路などを用いる。図13は、実施例3に係るSRAMマクロ906における電源配線レイアウトの例である。実施例3に係るSRAMマクロ906における電源配線レイアウトの例は、実施例2で説明した図8と同様であり、電源配線をビット線が配設される方向と同じ縦方向に配設し、メモリアレイ電源スイッチ群110及び周辺回路電源スイッチ群111を機能ブロック801毎に分散配置することで、各々の電源インピーダンスの低減を実現する。図13において、メモリアレイ電源線VDDAと周辺回路電源線VDDPは、実施例2で説明した図8と同様に配設される。半導体装置900から接続されるメモリアレイ用の外部電源線VDMAは、メモリアレイ電源スイッチ群110を介してメモリアレイ電源線VDDAに接続される。メモリアレイ電源スイッチ群110はメモリアレイ電源遮断信号SWMAによって制御される。周辺回路用の外部電源線VDMPは周辺回路電源スイッチ群111を介して周辺回路電源線VDDPに接続される。周辺回路電源スイッチ群111は周辺回路電源遮断信号SWMPによって制御される。図13では、例として縦方向にメモリアレイ用の外部電源線VDMA及び周辺回路用の外部電源線VDMPを配設しているが、使用する配線層はSRAMマクロ906の内部電源線と同一の層でもよく、またSRAMマクロ906で使用している配線よりも上層の配線を用いてもよい。この時、周辺回路用の外部電源線VDMPとメモリアレイ用の外部電源線VDMAは異なる電位であるとする。例として、メモリアレイ電源スイッチ群110及び周辺回路電源スイッチ群111に対してPMOSトランジスタを用いると、電源スイッチを配置した際に電位の異なるN型ウェルが隣接する。一般的には電源ドメインの異なるPMOSトランジスタを形成するN型ウェル間には必ず素子分離を行う必要があり、N型ウェルの境界部分は通常の配線間隔に比べて数十倍もの素子の分離領域が必要となる。素子分離を行わない場合、異なる電位のN型ウェルが接触し電気的には異電位のN型ウェルが短絡した状態となる。そのため実施例2と比較して、素子の分離領域が必要となる分だけ面積効率が悪化する。本実施例ではSRAMマクロ906に接続されている2種の電源について、常にメモリアレイ用の外部電源線VDMAの電位が、周辺回路用の外部電源線VDMP以上の電位であり、N型ウェルを共通化することで素子の分離領域を不要とすることができる。したがって、SRAMマクロ906の面積を小さくすることができる。図14に示す、メモリアレイ電源スイッチ群110及び周辺回路電源スイッチ群111に着目した回路接続図を用いてN型ウェルの共通化について説明する。本実施例では図13のように機能ブロック801毎にメモリアレイ電源スイッチ群110及び周辺回路電源スイッチ群111が配置される。その際に、図14で示したように、隣接したN型ウェルを共通にし、半導体装置900から接続されたメモリアレイ用の外部電源線VDMAでN型ウェルの電位を固定する。一般に、PMOSトランジスタはソースドレインゲートボディの4端子素子を備える。PMOSトランジスタを構成する基板に対して電流が流れ込まないためには、ボディはソースとドレインとの両方に関して正になるようにバイアスされなければならない。本実施例において、メモリアレイ電源スイッチ群110のソースにはメモリアレイ用の外部電源線VDMAが接続され、周辺回路電源スイッチ群111のソースには周辺回路用の外部電源線VDMPが接続される。N型ウェルを共通化することはボディを接続することに相当し、電源スイッチを構成するPMOSトランジスタが、常にソースとドレインとの両方に関して正になるようにバイアスされるには、2種の電源のうち常に電位の高い、メモリアレイ用の外部電源線VDMAを接続すればよい。そのため、メモリアレイ用の外部電源線VDMAをボディに対して接続することで、双方の電源スイッチのN型ウェルに対しては電流が流出しないため、素子の分離領域が不要となり、SRAMマクロ906の面積を削減できる。上記の面積が削減できる利点に加えて、周辺回路電源ドメインより高い電位でN型ウェルを固定するため、周辺回路電源スイッチ群111にはバックバイアスが印加されることと等価となり、周辺回路電源スイッチ群111をオフした際に流れるオフ時リーク電流が減少し、電源遮断状態とリテンション状態において、半導体装置900の消費電流を低減することができる。本実施例では、複数配置する機能ブロック毎に電源遮断を行う場合について説明する。以下、実施例1と異なる点について主に説明する。読み出し或いは書き込みを行う動作を説明するためのブロック図は、実施例1で説明した図3と同様であるため省略する。図15は、実施例4に係るSRAMマクロ506における電源配線レイアウトの例である。実施例4に係るSRAMマクロ506における電源配線レイアウトにおいて、メモリアレイ101および周辺回路102を有する機能ブロックである繰り返し単位1501であることと、間接周辺回路104を有することは実施例1と同じである。但し、繰り返し単位1501の領域は、図15に示すように、2つ並べられた電源スイッチ群105の間を境界とする範囲である。また、内部電源線VDDが機能ブロック1501毎に切り離され、機能ブロック1501毎に電源遮断を行うことを特徴とする。また、間接周辺回路104も機能ブロック103と同様に内部電源線VDDが切り離され、独立に電源遮断を行う。図16は、電源スイッチ群105に着目した回路接続図である。各機能ブロック103毎に独立した電源スイッチを備え、それぞれの電源スイッチを制御する電源遮断制御信号SWD1~SWDnが接続される。図16で電源遮断信号SWD1が接続される電源スイッチは、図15の間接周辺回路104の上下に配置されている電源スイッチ群105であり、電源遮断信号SWD2が接続される電源スイッチは、図15の機能ブロック1501の上下に配置されている電源スイッチ群105である。本実施例では、電源遮断制御ブロック505によって電源遮断制御信号SWD1~SWDnが生成され、SRAMマクロ506に接続される。図16に示すように、本実施例の半導体装置では、SRAMマクロ506は各電源スイッチ群105に接続される電源遮断信号SWD1~SWDnに従い、対応する電源スイッチ群105をオフ状態にすることで電源遮断を行う。例として、SRAMマクロ506を構成する複数の機能ブロック103の一つである、機能ブロックAのみ電源遮断へ移行する場合を説明する。例えば電源スイッチ群105がPMOSトランジスタで構成されているならば、半導体装置に配置された電源遮断制御ブロック506で生成される電源遮断信号SWD1~SWDnの中で、機能ブロック1の電源を遮断する信号である電源遮断信号SWD2がロウレベルからハイレベルになる。電源スイッチ群105を構成するPMOSトランジスタは電源遮断信号SWD2がハイレベルになることでオフ状態となり、電源を遮断する機能ブロック1の内部電源線VDDは、接続されている外部電源線VDDCから切り離され、リーク電流により電荷が引き抜かれることで、内部電源線VDDの電位は降下する。最終的にはオフ状態の電源スイッチを介し、オフ時リーク電流により決定される、VSSに近い電位までVDDの電位は降下する。この時、他の電源遮断を行わない機能ブロックについては、対応する電源遮断信号SWD1~SWDnはロウレベルのままであり、通常状態のままとなる。スタンバイ時に流れる消費電流より電源遮断状態の消費電流の方が小さいため、半導体装置が使用しない機能ブロック1の電源を遮断することで、消費電力を削減できる。SRAMマクロ506の中で該当の機能ブロック1を使用しない期間は、対応する電源遮断信号SWD2をハイレベルに制御し、電源遮断状態を維持する。電源遮断状態から通常動作状態へと電源を復帰する場合は、例えば上記と同じく電源遮断スイッチ群105がPMOSトランジスタで構成されているならば、半導体装置に配置された電源遮断制御ブロック505で生成される電源遮断信号SWD1~SWDnの中で、機能ブロック1の電源を復帰させる信号である電源遮断信号SWD2がハイレベルからロウレベルになる。この時、電源を遮断していない機能ブロック103の電源遮断信号SWD1~SWDnはロウレベルのまま保持される。PMOSトランジスタがオフ状態からオン状態となることで、電源が遮断されていた機能ブロック1の内部電源線VDDの電位が徐々に上昇する。最終的に内部電源線VDDは接続される外部電源線VDDCの電位とほぼ等しい電位まで上昇し、通常動作状態となる。本実施例は、SRAMマクロ506に要求される記憶容量が時間的に変化し、例えばある時間は最大の記憶容量が求められるが、それ以外の時間は最大の記憶容量を要求されないアプリケーションで使用される場合に、大容量が要求されない時間は必要無い機能ブロック103の電源を遮断することで、SRAMマクロ506の消費電力を効率的に抑制することができる。また、複数のアプリケーションを実現する半導体装置において、アプリケーション毎に要求される記憶容量が異なる場合であっても、要求される最大の容量を持つSRAMマクロ506を搭載し、大容量が要求されないアプリケーションでは、必要無い機能ブロック103の電源を遮断することで、SRAMマクロ506の消費電力を抑制することができる。本実施例は機能ブロック103毎に電源遮断を行う例を示しているが、実施例2にあるようにメモリアレイ101と、それ以外の回路とで、独立に電源を遮断してもよいし、実施例3にあるようにメモリアレイ101とそれ以外の回路で異なる電位の電源が接続されてもよい。"