"絶縁ゲートと第1端子と第2端子とを有し、前記絶縁ゲートと前記第1端子との間の電圧に応じて前記第1端子と前記第2端子との間に流れる電流を制御する半導体デバイスの検査回路であって、前記半導体デバイスがオン状態になるように前記絶縁ゲートと前記第1端子と前記第2端子とに電圧を加えた後、前記第1端子と前記第2端子との間に電圧を加えた状態で前記第1端子と前記絶縁ゲートを短絡する制御部と、前記第1端子と前記第2端子との間の電圧または電流を測定する測定部と、前記第1端子と前記絶縁ゲートを短絡した後に前記測定部で測定された電圧または電流に基づいて、前記半導体デバイスの良否を判定する判定部と、を備えることを特徴とする半導体デバイスの検査回路。前記判定部は、前記測定部で測定された電圧が電圧判定値より低い場合、または、前記測定部で測定された電流が電流判定値より大きい場合、前記半導体デバイスを不良と判定することを特徴とする請求項1に記載の半導体デバイスの検査回路。前記制御部は、第1電源と前記第1端子との間に接続される第1スイッチと、第2電源と前記絶縁ゲートとの間に接続される第2スイッチと、第3電源と前記第2端子との間に接続される第3スイッチと、前記絶縁ゲートと前記第1端子とを短絡するか否か切り替える第4スイッチと、前記第1から第4スイッチを制御するスイッチ制御部と、を有し、前記スイッチ制御部は、前記第1から第3スイッチをオン、且つ、前記第4スイッチをオフに制御することで前記半導体デバイスをオン状態にして、前記第2スイッチをオフ、且つ、前記第4スイッチをオンに制御することで前記第1端子と前記絶縁ゲートを短絡することを特徴とする請求項1または請求項2に記載の半導体デバイスの検査回路。前記制御部は、前記第2スイッチに直列接続された第1抵抗と、前記第3スイッチに直列接続された第2抵抗と、をさらに有することを特徴とする請求項3に記載の半導体デバイスの検査回路。前記スイッチ制御部は、前記第4スイッチを、所定の短絡時間だけオンに制御した後オフに制御して、前記短絡時間は、前記第4スイッチがオフに制御された後の前記第1端子と前記絶縁ゲートの電圧が等しくなるように設定されていることを特徴とする請求項3または請求項4の何れかに記載の半導体デバイスの検査回路。前記判定部は、前記第4スイッチがオフに制御された後に前記測定部で測定された電圧または電流に基づいて、前記半導体デバイスの良否を判定することを特徴とする請求項5に記載の半導体デバイスの検査回路。前記半導体デバイスはMOSFETであり、前記第1端子はソースであり、前記第2端子はドレインであることを特徴とする請求項1から請求項6の何れかに記載の半導体デバイスの検査回路。前記MOSFETの前記絶縁ゲートは、ストライプ状に並んだ複数のゲートから構成されていることを特徴とする請求項7に記載の半導体デバイスの検査回路。前記半導体デバイスは絶縁ゲートバイポーラトランジスタであり、前記第1端子はエミッタであり、前記第2端子はコレクタであることを特徴とする請求項1から請求項6の何れかに記載の半導体デバイスの検査回路。絶縁ゲートと第1端子と第2端子とを有し、前記絶縁ゲートと前記第1端子との間の電圧に応じて前記第1端子と前記第2端子との間に流れる電流を制御する半導体デバイスの検査方法であって、前記半導体デバイスがオン状態になるように、前記絶縁ゲートと前記第1端子と前記第2端子とに電圧を加える第1のステップと、前記第1のステップの後、前記第1端子と前記第2端子との間に電圧を加えた状態で前記第1端子と前記絶縁ゲートを短絡する第2のステップと、前記第2のステップの後、前記第1端子と前記第2端子との間の電圧または電流を測定する第3のステップと、前記第3のステップで測定された電圧または電流に基づいて、前記半導体デバイスの良否を判定する第4のステップと、を含むことを特徴とする半導体デバイスの検査方法。前記第4のステップにおいて、測定された電圧が電圧判定値より低い場合、または、測定された電流が電流判定値より大きい場合、前記半導体デバイスを不良と判定することを特徴とする請求項10に記載の半導体デバイスの検査方法。第1抵抗を介して前記絶縁ゲートに電圧を加えて、第2抵抗を介して前記第2端子に電圧を加えることを特徴とする請求項10又は請求項11に記載の半導体デバイスの検査方法。前記第2のステップにおいて、前記第1端子と前記絶縁ゲートとを所定の短絡時間だけ短絡した後に解放して、前記短絡時間は、解放された後の前記第1端子と前記絶縁ゲートの電圧が等しくなるように設定されていることを特徴とする請求項10から請求項12の何れかに記載の半導体デバイスの検査方法。前記半導体デバイスはMOSFETであり、前記第1端子はソースであり、前記第2端子はドレインであることを特徴とする請求項10から請求項13の何れかに記載の半導体デバイスの検査方法。前記MOSFETの前記絶縁ゲートは、ストライプ状に並んだ複数のゲートから構成されていることを特徴とする請求項14に記載の半導体デバイスの検査方法。前記半導体デバイスは絶縁ゲートバイポーラトランジスタであり、前記第1端子はエミッタであり、前記第2端子はコレクタであることを特徴とする請求項10から請求項13の何れかに記載の半導体デバイスの検査方法。請求項10から請求項16の何れかに記載の半導体デバイスの検査方法により検査された半導体デバイス。しかしながら、上述したLCRメータやΔVth測定装置は高価であるという問題がある。そこで、本発明は、半導体デバイスを安価に選別できる半導体デバイスの検査回路、半導体デバイスの検査方法、及び、その検査方法により検査された半導体デバイスを提供することを目的とする。本発明の一態様に係る実施例に従った半導体デバイスの検査回路は、絶縁ゲートと第1端子と第2端子とを有し、前記絶縁ゲートと前記第1端子との間の電圧に応じて前記第1端子と前記第2端子との間に流れる電流を制御する半導体デバイスの検査回路であって、前記半導体デバイスがオン状態になるように前記絶縁ゲートと前記第1端子と前記第2端子とに電圧を加えた後、前記第1端子と前記第2端子との間に電圧を加えた状態で前記第1端子と前記絶縁ゲートを短絡する制御部と、前記第1端子と前記第2端子との間の電圧または電流を測定する測定部と、前記第1端子と前記絶縁ゲートを短絡した後に前記測定部で測定された電圧または電流に基づいて、前記半導体デバイスの良否を判定する判定部と、を備えることを特徴とする。前記半導体デバイスの検査回路において、前記判定部は、前記測定部で測定された電圧が電圧判定値より低い場合、または、前記測定部で測定された電流が電流判定値より大きい場合、前記半導体デバイスを不良と判定してもよい。前記半導体デバイスの検査回路において、前記制御部は、第1電源と前記第1端子との間に接続される第1スイッチと、第2電源と前記絶縁ゲートとの間に接続される第2スイッチと、第3電源と前記第2端子との間に接続される第3スイッチと、前記絶縁ゲートと前記第1端子とを短絡するか否か切り替える第4スイッチと、前記第1から第4スイッチを制御するスイッチ制御部と、を有し、前記スイッチ制御部は、前記第1から第3スイッチをオン、且つ、前記第4スイッチをオフに制御することで前記半導体デバイスをオン状態にして、前記第2スイッチをオフ、且つ、前記第4スイッチをオンに制御することで前記第1端子と前記絶縁ゲートを短絡してもよい。前記半導体デバイスの検査回路において、前記制御部は、前記第2スイッチに直列接続された第1抵抗と、前記第3スイッチに直列接続された第2抵抗と、をさらに有してもよい。前記半導体デバイスの検査回路において、前記スイッチ制御部は、前記第4スイッチを、所定の短絡時間だけオンに制御した後オフに制御して、前記短絡時間は、前記第4スイッチがオフに制御された後の前記第1端子と前記絶縁ゲートの電圧が等しくなるように設定されていてもよい。前記半導体デバイスの検査回路において、前記判定部は、前記第4スイッチがオフに制御された後に前記測定部で測定された電圧または電流に基づいて、前記半導体デバイスの良否を判定してもよい。前記半導体デバイスの検査回路において、前記半導体デバイスはMOSFETであり、前記第1端子はソースであり、前記第2端子はドレインであってもよい。前記半導体デバイスの検査回路において、前記MOSFETの前記絶縁ゲートは、ストライプ状に並んだ複数のゲートから構成されていてもよい。前記半導体デバイスの検査回路において、前記半導体デバイスは絶縁ゲートバイポーラトランジスタであり、前記第1端子はエミッタであり、前記第2端子はコレクタであってもよい。本発明の一態様に係る実施例に従った半導体デバイスの検査方法は、絶縁ゲートと第1端子と第2端子とを有し、前記絶縁ゲートと前記第1端子との間の電圧に応じて前記第1端子と前記第2端子との間に流れる電流を制御する半導体デバイスの検査方法であって、前記半導体デバイスがオン状態になるように、前記絶縁ゲートと前記第1端子と前記第2端子とに電圧を加える第1のステップと、前記第1のステップの後、前記第1端子と前記第2端子との間に電圧を加えた状態で前記第1端子と前記絶縁ゲートを短絡する第2のステップと、前記第2のステップの後、前記第1端子と前記第2端子との間の電圧または電流を測定する第3のステップと、前記第3のステップで測定された電圧または電流に基づいて、前記半導体デバイスの良否を判定する第4のステップと、を含むことを特徴とする。前記半導体デバイスの検査方法において、前記第4のステップにおいて、測定された電圧が電圧判定値より低い場合、または、測定された電流が電流判定値より大きい場合、前記半導体デバイスを不良と判定してもよい。前記半導体デバイスの検査方法において、第1抵抗を介して前記絶縁ゲートに電圧を加えて、第2抵抗を介して前記第2端子に電圧を加えてもよい。前記半導体デバイスの検査方法において、前記第2のステップにおいて、前記第1端子と前記絶縁ゲートとを所定の短絡時間だけ短絡した後に解放して、前記短絡時間は、解放された後の前記第1端子と前記絶縁ゲートの電圧が等しくなるように設定されていてもよい。前記半導体デバイスの検査方法において、前記半導体デバイスはMOSFETであり、前記第1端子はソースであり、前記第2端子はドレインであってもよい。前記半導体デバイスの検査方法において、前記MOSFETの前記絶縁ゲートは、ストライプ状に並んだ複数のゲートから構成されていてもよい。前記半導体デバイスの検査方法において、前記半導体デバイスは絶縁ゲートバイポーラトランジスタであり、前記第1端子はエミッタであり、前記第2端子はコレクタであってもよい。本発明の一態様に係る実施例に従った半導体デバイスは、前記半導体デバイスの検査方法により検査された半導体デバイスである。本発明の一態様に係る半導体デバイスの検査回路によれば、半導体デバイスがオン状態になるように絶縁ゲートと第1端子と第2端子とに電圧を加えた後、第1端子と第2端子との間に電圧を加えた状態で第1端子と絶縁ゲートを短絡して、その後に測定部で測定された電圧または電流に基づいて半導体デバイスの良否を判定するようにしている。このようにすると、第1端子と絶縁ゲートとを短絡した後、絶縁ゲートのゲート抵抗が高い半導体デバイスには、ゲート抵抗が低い半導体デバイスより長い時間電流が流れる。よって、測定された電圧または電流に基づいて、ゲート抵抗が高い半導体デバイスを選別できる。このように、回路構成及び制御が簡単なため、半導体デバイスを安価に選別できる。本発明の実施例の説明に先立ち、検査対象としてのN型MOSFET100について、図3から図5を参照して説明する。図3は、N型MOSFET100の一部分の平面図である。N型MOSFET100は、高電圧用のMOSFETであり、ストライプ状に並んだ複数のセルトランジスタ101から構成されている。隣接する2つのセルトランジスタ101,101は、ポリシリコンからなる1つのゲート102を共有している。複数のゲート102はストライプ状に並んでおり、それらの長手方向の両端部は、それぞれ対応するゲートフィンガー103に接続されている。このような構造により、互いに接続された複数のゲート102は、N型MOSFET100の絶縁ゲートGを構成している。図4は、図3中のIV-IV線に沿った断面図である。図4aは良品のN型MOSFET100におけるゲート抵抗が低い2つのセルトランジスタ101,101の構造を示す。図4bは不良品のN型MOSFET100におけるゲート抵抗が高い2つのセルトランジスタ101A,101Aの構造を示す。良品と不良品では、ゲート102の構造が異なる。図4aに示すように、良品のN型MOSFET100は、N型のゲート102と、ドレインに接続されたN型領域103と、チャネル領域としてのP型のウェル104,104と、N型のソース領域105,105と、ゲート酸化膜106と、を備える。N型領域103の表面領域には、所定の距離だけ離間して2つのウェル104,104が形成されている。各々のウェル104,104の表面領域には、ソース領域105が形成されている。2つのソース領域105,105で挟まれたウェル104とN型領域103とウェル104の上方に、一方のソース領域105の端部から、他方のソース領域105の端部まで、ゲート酸化膜106が形成されている。ゲート酸化膜106上にゲート102が形成されている。ゲート102は、P型のポリシリコンへリンをイオン注入して低抵抗のN型のポリシリコンにすることで形成されている。図4bに示すように、不良品のN型MOSFET100では、ゲート102Aの構造が図4aのゲート102と異なる。他の構造は、図4aと同様である。つまり、プロセスばらつき等の影響により、ゲート102Aは、その上部がN型領域102aになり、その下部がP型領域102bになっている。この構造により、セルトランジスタ101Aのゲート抵抗はセルトランジスタ101のゲート抵抗より高くなっている。この構造は、製造工程におけるP型のポリシリコンへのリンの拡散不足により形成されると考えられる。このようなゲート抵抗が高いセルトランジスタ101Aを少なくとも一部に有するN型MOSFET100は、絶縁ゲートGのゲート抵抗が高くなる。図5は、インバータ回路のスイッチング素子として用いられたN型MOSFET100の各端子の信号を示す波形図である。図5aは、良品のN型MOSFET100におけるゲートソース間電圧VGS、ドレインソース間電圧VDSおよびドレイン電流IDの時間変化を示す図である。図5bは、図5aの一部を拡大した図である。良品のN型MOSFET100では、時刻taにてゲートソース間電圧VGSが略0Vになり、ドレインソース間電圧VDSが400Vになった後、ドレイン電流IDはすぐにゼロに近づく。図5cは、不良品のN型MOSFET100におけるゲートソース間電圧VGS、ドレインソース間電圧VDSおよびドレイン電流IDの時間変化を示す図である。図5dは、図5cの一部を拡大した図である。図5cは図5aと同一のスケールであり、図5dは図5bと同一のスケールである。不良品のN型MOSFET100では、時刻taにてゲートソース間電圧VGSが略0Vになり、ドレインソース間電圧VDSが400Vになった後、ドレイン電流IDが流れてしまうIDテール電流。このような現象を踏まえて実験を繰り返した結果、発明者は、N型MOSFET100単独で電気的特性を観測すると、良品と不良品の間に以下の特性差が存在する事を独自に知得した。即ち、良品のN型MOSFET100と比較して、不良品のN型MOSFET100では、オンさせた状態から絶縁ゲートGとソースSとを短絡してオフさせた時に、ゲート抵抗が高いセルトランジスタ101Aに蓄積されたゲートソース間の電荷が、ゲート抵抗が低い他の良品のセルトランジスタ101に放電されるため、オフになるドレイン電流IDがゼロになるまでの時間が遅くなりドレインソース間電圧VDSの変化に違いがあることを、独自に知得した。本発明者は、上述した独自の知得に基づいて本発明をなすに至った。以下、本発明に係る一実施例について図面に基づいて説明する。図1は、本発明の実施例1に係る半導体デバイスの検査回路50の回路図である。図1に示すように、検査回路50は、制御部10と、測定部20と、判定部30と、を備える。本実施例では、検査回路50が検査対象とする半導体デバイスは、絶縁ゲートGと、ソース第1端子Sと、ドレイン第2端子Dとを有し、絶縁ゲートGとソースSとの間の電圧に応じてソースSとドレインDとの間に流れる電流を制御するN型MOSFET100である。N型MOSFET100は、パッケージされていても良く、パッケージされていなくても良い。N型MOSFET100の絶縁ゲートG、ソースS及びドレインDは、それぞれ、検査回路50のゲート接続端子GT、ソース接続端子ST及びドレイン接続端子DTに接続される。制御部10は、ゲート接続端子GT、ソース接続端子ST及びドレイン接続端子DTを介してN型MOSFET100の各端子に加える電圧を制御する。測定部20は、N型MOSFET100のソースSとドレインDとの間のドレインソース間電圧VDSを測定する。判定部30は、所定のタイミングに測定部20で測定されたドレインソース間電圧VDSに基づいて、MOSFET100の良否を判定する。制御部10は、第1スイッチSW1と、第2スイッチSW2と、第3スイッチSW3と、第4スイッチSW4と、第5スイッチSW5と、第1抵抗R1と、第2抵抗R2と、スイッチ制御部11と、を有する。第4スイッチSW4として、本実施例ではN型MOSFETが用いられる。第1スイッチSW1は、第1電源P1例えば電圧0Vとソース接続端子STつまりN型MOSFET100のソースSとの間に接続されている。第1抵抗R1と、第2スイッチSW2と、第5スイッチSW5は、第2電源P2例えば電圧15Vとゲート接続端子GTつまりN型MOSFET100の絶縁ゲートGとの間に、この順番で直列接続されている。第2抵抗R2と第3スイッチSW3は、第3電源P3例えば電圧10Vとドレイン接続端子DTつまりN型MOSFET100のドレインDとの間に、この順番で直列接続されている。第4スイッチSW4は、ドレインが第2スイッチSW2と第5スイッチSW5との接続点に接続され、ソースが第1電源P1に接続されている。第4スイッチSW4は、N型MOSFET100の絶縁ゲートGとソースSとを短絡するか否か切り替える。スイッチ制御部11は、第1スイッチSW1から第5スイッチSW5をオンまたはオフに制御する。第1スイッチSW1と第3スイッチSW3は、同時に制御される。スイッチ制御部11は、短絡信号を第4スイッチSW4のゲートに供給する。次に、図2を参照して検査回路50の動作即ち半導体デバイスの検査方法を説明する。図2は、本発明の実施例1に係る半導体デバイスの検査回路50のタイミング図である。以下に例示する電圧や時間は本実施例において適切な値であり、N型MOSFET100の品種が変わった場合、他の適切な値に設定すればよい。初期状態では、第1から第5スイッチSW1~SW5はオフしている。従って、N型MOSFET100のゲートソース間電圧VGSは約0Vである。そのため、N型MOSFET100はオフ状態である。まず、時刻t1において、制御部10は、N型MOSFET100がオン状態になるように絶縁ゲートGとソースSとドレインDとに電圧を加える。つまり、スイッチ制御部11は、第1から第3スイッチSW1~SW3と第5スイッチSW5をオン、且つ、第4スイッチSW4をオフに制御することでN型MOSFET100をオン状態にする。このとき、ゲートソース間電圧VGSは約15Vになる。また、ドレイン電流IDが流れることにより、第2抵抗R2の電圧降下で、ドレインソース間電圧VDSは約1Vになる。このとき、ドレインソース間電圧VDSが所定の電圧より高い場合、N型MOSFET100を不良と判定して、以下の測定は行わない。この後、時刻t2において、制御部10は、ソースSとドレインDとの間に電圧を加えた状態でソースSと絶縁ゲートGを短絡する。つまり、スイッチ制御部11は、第2スイッチSW2をオフに制御すると共に、短絡信号をオンにして第4スイッチSW4をオンに制御する。これにより、スイッチ制御部11は、第1スイッチSW1、第4スイッチSW4および第5スイッチSW5を介して、ソースSと絶縁ゲートGを短絡する。これにより、ゲートソース間電圧VGSは約0Vになる。また、これにより、時刻t2以降、ドレイン電流IDが減少していくので、ドレインソース間電圧VDSは1Vから上昇していく。次に、時刻t3において、スイッチ制御部11は、短絡信号をオフにする。つまり、スイッチ制御部11は、第4スイッチSW4を、所定の短絡時間時刻t3-時刻t2だけオンに制御した後オフに制御する。短絡時間は、第4スイッチSW4がオフに制御された時刻t3後のソースSと絶縁ゲートGの電圧が略等しくなるように設定されている。短絡時間は、例えば、約1.2μsである。次に、時刻t4時刻t3から時間td後において、判定部30は、第4スイッチSW4がオフに制御された後に測定部20で測定されたドレインソース間電圧VDSに基づいて、N型MOSFET100の良否を判定する。具体的には、判定部30は、測定部20で測定されたドレインソース間電圧VDSが電圧判定値LLより低い場合特性B、N型MOSFET100を不良と判定し、ドレインソース間電圧VDSが電圧判定値LL以上である場合特性A、良と判定する。以上で説明した様に、本実施例によれば、N型MOSFET100がオン状態になるように絶縁ゲートGとソースSとドレインDとに電圧を加えた時刻t1後、ソースSとドレインDとの間に電圧を加えた状態でソースSと絶縁ゲートGを短絡するようにしている時刻t2。そして、その後時刻t4に測定部20で測定されたドレインソース電圧VDSに基づいて、N型MOSFET100の良否を判定するようにしている。このようにすると、ソースSと絶縁ゲートGとを短絡した後、絶縁ゲートGのゲート抵抗が高いN型MOSFET100不良には、ゲート抵抗が低いN型MOSFET100良より長い時間ドレイン電流が流れる。よって、測定されたドレインソース電圧VDSに基づいて、ゲート抵抗が高いN型MOSFET100を選別できる。このように、本実施例の検査回路50は、回路構成及び制御が簡単なため、N型MOSFET100を安価に選別できる。以上、本発明の実施例を詳述してきたが、具体的な構成は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々に変形して実施することができる。以下に、変形の一例について説明する。検査対象上記実施例1では、図3,4に示す構造を有するN型MOSFET100を検査する一例について説明したが、N型MOSFET100の構造はこれに限られない。また、N型MOSFET100に替えて、P型MOSFETを検査することもできる。また、N型MOSFET100に替えて、絶縁ゲートと、エミッタ第1端子と、コレクタ第2端子とを有し、絶縁ゲートとエミッタとの間の電圧に応じてエミッタとコレクタとの間に流れる電流を制御する絶縁ゲートバイポーラトランジスタを検査することもできる。即ち、検査回路50は、絶縁ゲートのゲート抵抗が高いことに起因して、インバータ等のスイッチング素子として用いられてスイッチング動作した時にIDテール電流が流れる半導体デバイスであれば、有効に選別できる。測定部測定部20は、N型MOSFET100のソースSとドレインDとの間のドレイン電流IDを測定しても良い。この場合、判定部30は、第1の実施例と同一のタイミングで、測定部20で測定された電流が電流判定値より大きい場合、N型MOSFET100を不良と判定すればよい。"