"トレンチゲート構造と、横型ゲート構造と、第1導電型を有する半導体材料からなるボディ領域と、第2導電型を有する半導体材料からなる第1ソース領域であって、該第1ソース領域が、前記トレンチゲート構造に隣接する前記ボディ領域内に形成される、前記第1ソース領域と、前記第2導電型を有する半導体材料からなる第2ソース領域であって、該第2ソース領域が前記ボディ領域内に形成される、前記第2ソース領域と、前記第2導電型を有する半導体材料からなるドレイン領域であって、該ドレイン領域が前記ボディ領域に隣接する、前記ドレイン領域とを備え、前記第1ソース領域と前記ドレイン領域との間に配置される前記ボディ領域の第1構成部分は前記トレンチゲート構造に隣接し、前記横型ゲート構造は、前記第2ソース領域と前記ドレイン領域との間に配置される前記ボディ領域の第2構成部分の上に位置する、半導体素子構造。前記ドレイン領域の第1構成部分は前記トレンチゲート構造に隣接し、前記ボディ領域の前記第1構成部分は前記ドレイン領域の前記第1構成部分の上に位置する、請求項1に記載の半導体素子構造。前記第1ソース領域は、前記ボディ領域の前記第1構成部分の上に位置し、前記ボディ領域の前記第1構成部分は、前記ドレイン領域の前記第1構成部分と前記第1ソース領域との間に配置される、請求項2に記載の半導体素子構造。前記ドレイン領域の第2構成部分は、前記横型ゲート構造に隣接し、前記横型ゲート構造は、前記ドレイン領域の前記第2構成部分の上に位置し、前記ボディ領域の前記第2構成部分は、前記ドレイン領域の前記第2構成部分と前記第2ソース領域との間に配置される、請求項2に記載の半導体素子構造。前記トレンチゲート構造及び前記横型ゲート構造は、電気的に接続されて前記半導体素子構造のゲート端子となり、電位が前記ゲート端子に印加されると、垂直方向導電性チャネルが、前記ドレイン領域の前記第1構成部分と前記第1ソース領域との間の前記ボディ領域の前記第1構成部分に形成され、そして水平方向導電性チャネルが、前記ドレイン領域の前記第2構成部分と前記第2ソース領域との間の前記ボディ領域の前記第2構成部分に形成される、請求項4に記載の半導体素子構造。前記ボディ領域の第3構成部分は、前記第1構成部分と前記第2構成部分との間に配置される、請求項1に記載の半導体素子構造。前記第2ソース領域は前記横型ゲート構造に隣接する、請求項1に記載の半導体素子構造。前記トレンチゲート構造及び前記横型ゲート構造は電気的に接続される、請求項1に記載の半導体素子構造。半導体素子構造を形成する方法において、空洞領域を、第1導電型を有する第1半導体材料領域に形成する工程と、第1ゲート構造を前記空洞領域に形成する工程と、第2ゲート構造を前記第1領域の上に形成する工程と、第2導電型を有する第2半導体材料領域を、前記第1半導体材料領域内に形成する工程であって、前記第2領域の第1構成部分が前記第1ゲート構造に隣接し、かつ前記第2領域の第2構成部分が前記第2ゲート構造の下に位置する、前記第2半導体材料領域を形成する工程と、前記第1導電型を有する第3半導体材料領域を、前記第1ゲート構造に隣接する前記第2領域内に形成する工程であって、前記第3領域が前記第2領域の前記第1構成部分の上に位置する、前記第3半導体材料領域を形成する工程と、前記第1導電型を有する第4半導体材料領域を前記第2領域内に形成する工程であって、前記第4領域が前記第2領域の前記第2構成部分に隣接する、前記第4半導体材料領域を形成する工程とを備える、方法。前記第1領域は、前記第1導電型を有するドレイン/ソース領域を含み、前記第2領域を形成する前記工程では、前記第2導電型を有するボディ領域を前記ドレイン/ソース領域内に形成し、前記第3領域を形成する前記工程では、前記第1導電型を有する第1ドレイン/ソース領域を、前記第1ゲート構造に隣接する前記ボディ領域内に形成し、前記第4領域を形成する前記工程では、前記第1導電型を有する第2ドレイン/ソース領域を前記ボディ領域内に形成する、請求項9に記載の方法。前記第2ゲート構造を形成する前記工程では:導電性材料層を前記第1領域の上に形成し、前記導電性材料層の構成部分を除去して、前記第1ゲート構造に隣接する前記第1領域の第1構成部分を露出させる、請求項9に記載の方法。前記第2領域を形成する前記工程では、連続注入を行なって、複数のエンハンスメント領域を前記第2領域内に形成する、請求項9に記載の方法。前記第3領域を形成する前記工程では、第1導電型決定不純物種のイオンを、前記第2領域の前記第1構成部分に注入し、前記第4領域を形成する前記工程では、前記第1導電型決定不純物種のイオンを、前記第2領域の前記第2構成部分に注入する、請求項9に記載の方法。更に、注入マスクを前記第2領域の中心部分の上に形成する工程を含み:前記第3領域を形成する前記工程では、第1導電型決定不純物種のイオンを前記第1構成部分に、前記注入マスクを用いて注入し、前記第4領域を形成する前記工程では、前記第1導電型決定不純物種のイオンを前記第2構成部分に、前記注入マスクを用いて、前記第1導電型決定不純物のイオンを前記第1構成部分に注入するのと同時に注入する、請求項13に記載の方法。前記第1ゲート構造を形成する前記工程では:誘電体材料層を前記空洞領域に形成し、前記誘電体材料層を形成した後に、導電性材料層を前記空洞領域に形成し、前記誘電体材料層は、前記導電性材料層と前記第1領域との間に配置される、請求項9に記載の方法。更に、導電性材料領域を、前記第1ゲート構造及び前記第2ゲート構造に接触するように形成して、前記第1ゲート構造と前記第2ゲート構造との間の電気的な接続を可能にする工程を含む、請求項9に記載の方法。更に、導電性材料層を、前記第2領域、前記第3領域、及び前記第4領域の上に、かつ前記第2領域、前記第3領域、及び前記第4領域に接触するように形成して、前記第2領域、前記第3領域、及び前記第4領域の間の電気的な接続を可能にする工程を含む、請求項9に記載の方法。第1トランジスタ構造であって、該第1トランジスタ構造が:トレンチゲート構造と、第1導電型を有する半導体材料からなるドレイン領域と、第2導電型を有する半導体材料からなるボディ領域であって、該ボディ領域が、前記トレンチゲート構造に隣接する前記ドレイン領域の上に位置する、前記ボディ領域と、前記第1導電型を有する半導体材料からなる第1ソース領域であって、該第1ソース領域が、前記トレンチゲート構造に隣接する前記ボディ領域内に形成される、前記第1ソース領域と、を備える、前記第1トランジスタ構造と、第2トランジスタ構造であって、該第2トランジスタ構造が:前記ドレイン領域の第1構成部分及び前記ボディ領域の第1構成部分の上に位置する横型ゲート構造と、前記第1導電型を有する半導体材料からなる第2ソース領域であって、該第2ソース領域が前記ボディ領域内に形成され、前記ボディ領域の前記第1構成部分が、前記第2ソース領域と前記ドレイン領域の前記第1構成部分との間に配置される、前記第2ソース領域と、を備える、前記第2トランジスタ構造と、を備える、半導体素子構造。更に、前記トレンチゲート構造及び前記横型ゲート構造に接触する導電性材料領域を備える、請求項18に記載の半導体素子構造。更に、前記第1ソース領域、前記第2ソース領域、及び前記ボディ領域に接触する導電性材料を備える、請求項18に記載の半導体素子構造。従来より、トレンMOSFETの必要サイズは、所望のオン状態抵抗により決定されていた。ごく最近では、トレンチMOSFETの必要サイズは、所望のエネルギーまたは、電流耐量及び/又は所望の熱安定性により決定される。図1~12は、例示的な実施形態による半導体素子構造100を形成する方法を示している。以下に更に詳細に説明するように、半導体素子構造100は、トレンチ金属酸化膜半導体電界効果トランジスタMOSFET及び縦型拡散金属酸化膜半導体VDMOSからなるハイブリッド構造である。別の表現をすると、半導体素子構造100は、共通のドレイン領域及びボディ領域を共有するトレンチMOSFET構造及びVDMOS構造を含む。MOSとは正しくは、金属ゲート電極及びゲート絶縁酸化膜を有する素子を指すが、主題は、導電性ゲート電極金属材料または他の導電性材料の何れでもよいを含む任意の半導体素子に利用することができ、この導電性ゲート電極は、ゲート絶縁膜酸化膜または他の絶縁膜の何れでもよいに対して配置され、当該ゲート絶縁膜が今度は、半導体基板に対して配置されて電界効果トランジスタを実現し、そして主題は、金属ゲート電極及びゲート絶縁酸化膜に限定されてはならない。更に、主題は、N型または、Nチャネル素子に関連して本明細書において説明することができるが、主題は、N型素子に限定されるものではなく、かつP型または、Pチャネル素子についても同様にして実現することができる。MOS素子を形成する種々の工程は公知であるので、簡潔性を期すために、多くの従来の工程を本明細書では簡単に説明するか、または公知のプロセス詳細を提供することなく、全て省略する。主題に関するより一層完全な理解は、詳細な説明及び請求項を、以下の図に関連付けて考察しながら参照することにより得られ、これらの図では、同様の参照番号は同様の構成要素を、これらの図全体を通じて指している。以下の詳細な説明は、本質的に単なる例示に過ぎず、そして主題の実施形態、またはこのような実施形態の用途及び用法を限定しようとするものではない。本明細書において使用されるように、exemplaryという単語は、一例として、一つの事例として、または一つの例示として利用されることを意味する。本明細書において例示として記載される任意の実施形態は必ずしも、他の実施形態よりも好ましい、または有利であると解釈される必要はない。更に、前出の技術分野、背景技術、発明の概要、または以下の詳細な説明に提示される何れの明示的な理論によっても、または暗黙の理論によっても拘束されるものではない。図1を参照するに、図示の形成プロセスは、適切な半導体材料基板102を提供し、そして空洞領域104別の表記法として、本明細書ではトレンチと表記されるを半導体材料102内に形成することにより始まる。例示的な実施形態では、半導体材料102は、半導体産業において通常使用されているようなシリコン材料例えば、比較的純度の高いシリコン、またはゲルマニウム、炭素などのような他の元素を混入したシリコンとして実現されるが、他の半導体材料を別の実施形態において用いることができることを理解されたい。従って、これには限定されないが、便宜上、半導体材料102は、本明細書では、別の表記法として、シリコン材料siliconmaterialと表記される。例示的な実施形態では、シリコン材料102には、導電型決定不純物のイオンをドープして、素子構造100の電極領域または端子領域例えば、ドレイン領域を設ける。例えば、Nチャネル素子の場合、シリコン材料102には、約1.0x1016/cm3のドーパント濃度を有するリンイオンまたは、イオン化リンのようなN型イオンをドープすることができる。1つの実施形態によれば、ドープトシリコン材料102は、シリコン材料を半導体基板例えば、バルクシリコン基板、シリコンオンインシュレータ基板などにエピタキシャル成長させ、そしてシリコン材料102をエピタキシャル成長させるために使用される反応ガスにリンイオンを加えて、シリコン材料102にその場ドーピングすることにより形成される。例示的な実施形態では、トレンチ104は、マスク材料層を、シリコン材料102を覆うように形成し、マスク材料をパターニングして、シリコン材料102の除去対象部分を露出させ、そしてシリコン材料102の露出部分を、残りのマスク材料をエッチングマスクとして用いて選択的に除去することにより形成される。図示の実施形態では、酸化膜材料のような誘電体材料層106を、シリコン材料102を覆うように形成し、そしてマスク材料層108を、誘電体材料106を覆うように形成する。マスク材料層108は、窒化膜材料例えば、窒化シリコン、酸窒化シリコンなどのような硬質のマスク材料を、誘電体材料層106を覆うように、誘電体材料層106の形状に忠実に沿って堆積させる誘電体材料層106にコンフォーマルに堆積させることにより形成することができるので、次にエッチングマスクとして用いられるときに下地のシリコン材料102の選択エッチングが可能となる。これには限定されないが、便宜上、マスク材料108は以後、パッド窒化膜と表記することができる。例示的な実施形態では、パッド窒化膜108をパターニングして、トレンチ104用の除去対象のシリコン材料102の構成部分を、残りのシリコン材料102をマスクしながら露出させ、そして異方性エッチャントを利用して、誘電体材料106及びシリコン材料102の露出または、未保護部分を除去することにより、トレンチ104を形成する。例えば、シリコン材料102の露出部分は、フッ化炭素系のプラズマ化学種のような異方性エッチャント化学種を用いるプラズマ反応性イオンエッチングRIEにより、異方性エッチングすることができ、このフッ化炭素系のプラズマ化学種は、シリコン材料102をパッド窒化膜108に対して高い選択性でエッチングする。1つ以上の実施形態によれば、トレンチ104は、シリコン材料102の表面を基準にして約1~2マイクロメートルまたは、ミクロンの範囲の深さまでエッチングして形成される。シリコン材料102内のトレンチ104は、次に当該シリコン材料102内に形成されるトレンチゲート構造の寸法及び/又は形状を画成するが、これについては、図3に関連して以下に更に詳細に説明する。1つ以上の実施形態によれば、トレンチ104を形成した後、形成プロセスを進めて、犠牲酸化膜層をトレンチ104内に形成し、そして犠牲酸化膜層を除去して、トレンチ104の底面及び側壁面の粗さを低減し、そしてトレンチ104のコーナー部に丸みを付けて、不均一な電界がトレンチ104のコーナー部に生じるのを防止する。例えば、犠牲酸化膜層は、図1の素子構造100を高温の酸化雰囲気に曝し、この酸化雰囲気でシリコン材料102の露出表面105,107への酸化膜材料の成長を促進することにより、トレンチ104の底面107及び側壁面105に熱成長させることができる。例示的な実施形態では、犠牲酸化膜層は、約30ナノメートルnm~約100nmの範囲の厚さに形成される。実際、酸化プロセス中、酸化膜材料は、露出誘電体材料106及び/又はパッド窒化膜108の上に成長する可能性もあるが、シリコン材料102の酸化速度は、誘電体材料106及び/又はパッド窒化膜108の酸化速度よりも十分速いので、誘電体材料106及び/又はパッド窒化膜108の上に形成される酸化膜材料の量は無視することができる。次に、犠牲酸化膜層をトレンチ104の底面105及び側壁面107から、酸化膜材料をパッド窒化膜108に対して高い選択性でエッチングする等方性エッチャント化学種を用いて完全に除去することにより、誘電体材料106及びパッド窒化膜108が、犠牲酸化膜層を除去した後もほぼそのまま残るようにする誘電体材料106及び/又はパッド窒化膜108は部分的にエッチングされる可能性はあるが。図1に示すように、犠牲酸化膜層を形成し、そして次にエッチングすると、底面107及び側壁面105が交差する箇所、及びシリコン材料102の側壁面105及び上面が交差する箇所を含むトレンチ104のコーナー部及び周縁部に丸みが付いて、トレンチ104に次の段階で形成されるトレンチゲート構造のゲート誘電体材料の均一性が向上し、そしてトレンチ104のコーナー部における最大電界が小さくなる。次に、図2を参照するに、例示的な実施形態では、形成プロセスを進めて、誘電体材料層110をトレンチ104内に形成する。誘電体材料110は、以下に更に詳細に説明するように、トレンチ104内に形成されるトレンチゲート構造のゲート絶縁膜として機能する。例示的な実施形態では、誘電体材料層110は、二酸化シリコンのような酸化膜材料を、トレンチ104の露出底面105及び側壁面107に、素子構造100を約800°C~約1000°Cの範囲の温度の酸化雰囲気に曝して、トレンチ104内のシリコン材料102の露出面105,107への酸化膜材料の選択成長を促進して熱成長させることにより形成される。これには限定されないが、便宜上、誘電体材料110は、別の表記法として、本明細書では酸化膜材料と表記される。例示的な実施形態では、酸化膜材料110を約70nmの厚さに成長させる。実際、酸化プロセス中、酸化膜材料は、誘電体材料106及び/又はパッド窒化膜108の上に成長する可能性もあるが、シリコン材料102の酸化速度は、誘電体材料106及び/又はパッド窒化膜108の酸化速度よりも十分速いので、誘電体材料106及び/又はパッド窒化膜108の上に形成される酸化膜材料の量は、トレンチ104内に成長する酸化膜材料110と比較すると無視することができる。幾つかの別の実施形態では、誘電体材料110は、高k誘電体材料として実現することができるか、そして/または誘電体材料110はトレンチ104内に、上に説明した熱酸化プロセスの代わりに、堆積プロセスを用いて形成することができることに留意されたい。次に、図3を参照するに、例示的な実施形態では、形成プロセスを進めて、導電性材料層112をトレンチ104内に形成することにより、素子構造100のトレンチゲート構造114を形成する。この点に関して、導電性材料112は、トレンチゲート構造114の導電性ゲート電極材料として機能する。例示的な実施形態では、導電性材料112は多結晶シリコン材料として実現され、この多結晶シリコン材料は、化学気相堆積CVD法により約700°C~約1000°Cの範囲の温度で、シリコン材料102の表面を基準にしてトレンチ104の深さ以上の厚さに、図2の素子構造100を覆うようにコンフォーマルに堆積させる。これには限定されないが、便宜上、トレンチ104内の導電性材料層112は、別の表記法として、第1ポリシリコン材料firstpolysiliconmaterialと表記することができる。例示的な実施形態では、第1ポリシリコン材料112は、ドープトシリコン材料102と同じ導電型を有する不純物ドープ元素を、第1ポリシリコン材料112を形成するために使用される反応ガスに加えることにより、その場ドーピングされる。本明細書において記載される例示的なNチャネル素子の場合、6.5x1020/cm3のドーパント濃度を有する砒素イオンのようなN型不純物ドープ元素を、第1ポリシリコン材料112を形成するために使用される反応ガスに加える。ポリシリコン材料112を、図2の素子構造100を覆うようにコンフォーマルに堆積させた後、形成プロセスを進めて、トレンチ104内に形成されない余分なポリシリコン材料112を全て除去する。この点に関して、1つの実施形態によれば、余分なポリシリコン材料112は、エッチバック平坦化を施し、異方性エッチャントを用いるRIEを行なってポリシリコン材料112を、パッド窒化膜108の上面が露出するまで除去することにより除去される。幾つかの実施形態では、異方性エッチングを継続し、パッド窒化膜108の或る部分、または全ての部分を除去して、トレンチ104内のポリシリコン材料112の高さを、シリコン材料102の表面により一層揃った高さにまで低くすることができる。余分なポリシリコン材料112のエッチバックを行なった後、残っている全てのパッド窒化膜108を、熱リン酸エッチング処理または別の公知のエッチング処理を施すことにより除去して、図3の素子構造100を実現する。トレンチ104内に残っているポリシリコン材料112は、本明細書において記載される例示的なN型ハイブリッドトレンチVDMOS素子構造100のNトレンチゲート構造114として機能する。別の実施形態では、上に説明したエッチバックプロセスの代わりに、化学的機械平坦化CMP法を用いて、ポリシリコン材料112を化学スラリーで所定の時間を掛けて研磨して、CMPを、パッド窒化膜108及び/又はシリコン材料102の上面が露出するときに停止させることができる。次に、図4~6を参照するに、例示的な実施形態では、ポリシリコン材料112をトレンチ104内に形成した後、形成プロセスを進めて、第2導電性材料層116を図3の素子構造100を覆うように形成し、そして第2導電性材料116の複数の構成部分を選択的に除去して、横型ゲート構造118をシリコン材料102の上に画成する。この点に関して、第2導電性材料116は、横型ゲート構造118の導電性ゲート電極材料として機能し、そして第2導電性材料116の複数の構成部分を選択的に除去した後に残る下地部分の誘電体材料106は、横型ゲート構造118のゲート絶縁膜として機能する。例示的な実施形態では、導電性材料116は、無添加多結晶シリコン材料として実現され、この無添加多結晶シリコン材料は、CVDを約700°C~約1000°Cの範囲の温度で実施することにより、図3の素子構造100を覆うようにコンフォーマルに、約500nm~約800nmの範囲の厚さに堆積させると、結果的に図4の素子構造100が得られる。このようにして、幾つかの実施形態では、第2導電性材料116を、第1ポリシリコン材料112をエッチバックした後にシリコン材料102の表面よりも下方のトレンチ104内に残る虞のある全ての未充填空間に充填する。これには限定されないが、便宜上、導電性材料116は別の表記法として、第2ポリシリコン材料と表記することにより、当該導電性材料116をトレンチゲート構造114に使用される第1ポリシリコン材料112から区別することができる。次に、図5を参照するに、第2ポリシリコン材料116をコンフォーマルに堆積させた後、形成プロセスを進めて、トレンチ104及びシリコン材料102の上の第2ポリシリコン材料116の複数の構成部分を選択的に除去して、横型ゲート構造118をシリコン材料102の上に画成する。例えば、マスク材料例えば、フォトレジスト材料、窒化膜材料など層を、第2ポリシリコン材料116を覆うように形成することができ、そしてマスク材料の複数の構成部分を選択的に除去して例えば、フォトリソグラフィ法または適切なエッチャント化学種を用いて、エッチングマスクを画成することができ、このエッチングマスクは、トレンチゲート構造114の上の第2ポリシリコン材料116のこれらの構成部分を露出させ、かつトレンチ104及び/又はトレンチゲート構造114に隣接するシリコン材料102の領域、すなわちトレンチゲート構造114と、続いて形成される横型ゲート構造118との間のシリコン材料102の領域を露出させる。以下に更に詳細に説明するように、トレンチゲート構造114と横型ゲート構造118との間のシリコン材料102の当該領域は、続いて不純物ドープされて、素子構造100のボディ領域を形成する。第2ポリシリコン材料116のこれらの露出部分は、エッチングマスクを用い、異方性エッチャントを用いるRIEを行なって、横型ゲート構造118を形成するための第2ポリシリコン材料116のマスクされるこれらの部分をそのままの状態で残しながら、第2ポリシリコン材料116のこれらの露出部分を除去することにより、選択的に除去される。例示的な実施形態では、第2ポリシリコン材料116は、シリコン材料102のマスクされないこれらの部分の表面が露出するまでエッチングされる。この点に関して、第2ポリシリコン材料116をエッチングするために使用されるエッチャント化学種またはエッチング条件によって、誘電体材料106の全ての露出部分をエッチングすることができる。図6は、第2ポリシリコン材料116をエッチングした後の図5の素子構造100の上面図を示している。図5~6に示すように、横型ゲート構造118の幅は、トレンチゲート構造114の幅と略平行であり、そしてゲート構造114,118は、素子構造100のボディ領域を設けるために続いて不純物ドープされるシリコン材料102の領域を挟んで離間している。図6に示すように、例示的な実施形態では、横型ゲート構造118を形成するために使用されるエッチングマスクをパターニングして、シリコン材料102の幅を超えて延在するトレンチゲート構造114の構成部分の上に堆積する第2ポリシリコン材料116の構成部分120をマスクする。従って、第2ポリシリコン材料116をマスクする部分120は、エッチング後にそのままの状態で残って、横型ゲート構造118を形成し、そして当該マスクする部分120は、2つのゲート構造114と118との間で、ゲート構造114,118の幅と直角なまたは、直交する方向に延在して、トレンチゲート構造114と横型ゲート構造118との間の電気的接続を可能にしている。例示的な実施形態では、当該構成部分120は、アクセスすることができるか、またはそれ以外に、外部素子に接続することができる素子構造100のゲート端子または、ゲート給電部として機能するか、または従来のように上層金属配線層として機能する。図6に示すように、第2ポリシリコン材料116の構成部分120は、連続しているか、またはそれ以外に、横型ゲート構造118、及びトレンチゲート構造114の延長部分の第1ポリシリコン材料112の両方に接触している。このように、トレンチゲート構造114及び横型ゲート構造118が電気的に接続され、そして略同一の電位を有するので、組み合わされて、以下に更に詳細に説明するように、ハイブリッドトレンチVDMOS素子構造100の共通ゲート電極として機能する。次に、図7を参照するに、例示的な実施形態では、横型ゲート構造118を形成した後、形成プロセスを進めて、酸化膜材料のような誘電体材料層122を、トレンチゲート構造114、横型ゲート構造118、及びシリコン材料102を覆うように形成する。例示的な実施形態では、酸化膜材料層122を、シリコン材料102及びポリシリコン材料112,116の露出表面に、図6の素子構造100を、約800°C~約1000°Cの範囲の温度の酸化雰囲気に曝して、露出シリコンへの酸化膜材料の選択成長を促進することにより、約10nm~約30nmの範囲の厚さに熱成長させる。酸化膜材料122は、素子構造100全体に亘って略均一な厚さを有するので、後続のイオン注入処理工程を行なって、より一層均一なドーパントプロファイルを実現することができる。別の実施形態では、酸化膜材料122は、トレンチゲート構造114、横型ゲート構造118、及びシリコン材料102を覆うように、上に説明した熱酸化プロセスの代わりに堆積プロセスを実施することにより堆積させることができる。次に、図8を参照するに、例示的な実施形態では、形成プロセスを進めて、ボディ領域124を、トレンチゲート構造114と横型ゲート構造118との間のシリコン材料102の領域に、シリコン材料102及び第1ポリシリコン材料112の導電型とは逆の導電型決定不純物種のイオンを注入する矢印126で示すことにより形成する。例えば、例示的なNチャネル素子の場合、ボディ領域124を、ボロンイオンまたは、イオン化ボロンのようなP型イオンを、約1x1013/cm3~約2x1013/cm3の範囲のドーパント濃度で、かつ約40keV~約100keVの範囲のエネルギー量で注入することにより形成して、トレンチ104の深さよりも僅かに浅い深さを有するボディ領域124を設けることができる。イオン126をイオン注入した後、形成プロセスを進めて、高温アニールプロセスを加えて、注入イオンを押し込み、そしてボディ領域124を活性化させる。例示的な実施形態では、素子構造100は、アニール炉を用いて約600°C~約1100°Cの範囲の温度に、約80分~160分の時間を掛けて加熱して、ボディ領域124を活性化させることができる。例示的な実施形態では、注入イオンは、縦方向に拡散して、トレンチゲート構造114に隣接するボディ領域124の構成部分の深さを、シリコン材料102の表面を基準とするトレンチ104の深さよりも約0.1~0.2マイクロメートルだけ浅い深さとすることができる。更に、注入イオンは、横方向に拡散して、ボディ領域124が、図8に示すように、横方向に延びて横型ゲート構造118の下に入り込むようになる。ボディ領域124が、N型素子構造100のボディ領域のPボディ部分として機能するのに対し、シリコン材料102のうちのPボディ領域124の形成時に不純物ドープされない残りの部分125例えば、シリコン材料102のうちのイオン126が拡散して入り込むことがない部分は、N型素子構造100のNドレイン領域として機能する。幾つかの実施形態では、ゲート構造114,118は、イオン126をボディ領域124に注入する前にマスクされるようにすることができる。しかしながら、イオン126のドーパント濃度が、第1ポリシリコン材料112及び後続のイオン注入工程におけるドーパント濃度よりも相対的に低いので、イオン126を、ゲート構造114,118をマスクしない状態で注入することができ、素子構造100の性能に悪影響を及ぼすことがない。また、更に他の実施形態では、サイドウォ-ルスペーサを、横型ゲート構造118の周りに従来のように形成して、横型ゲート構造118下のボディ領域124のゲート長方向のエクステンション領域を制御することができる。次に、図9を参照するに、例示的な実施形態では、ボディ領域124を形成した後、形成プロセスを進めて、電極領域または端子領域例えば、ソース領域をボディ領域124内に、ボディ領域124の導電型とは逆の導電型決定不純物種のイオンを注入する矢印132で示すことにより形成する。例示的な実施形態では、ソース領域128,130をボディ領域124内に、図8の素子構造100を注入マスク134例えば、フォトレジストなどでマスクすることにより形成し、この注入マスク134は、ボディ領域124の中心または、内側部分をマスクし、かつゲート構造114,118に隣接するボディ領域124の構成部分を露出されたままの状態とする。次に、ソース領域128,130を、ボディ領域124の導電型とは逆の導電型決定不純物種のイオン132を、注入マスク134を用いて注入することにより形成する。図示のように、ソース領域128,130の注入深さは、シリコン材料102の表面を基準とするボディ領域124の深さよりも浅いので、トレンチ104に隣接するボディ領域124の構成部分は、ソース領域128の下に配置され、かつトレンチ104に隣接するドレイン領域125の構成部分の上に配置される。1つの実施形態によれば、Nチャネル素子の場合、Nソース領域128,130を、リンイオンまたは、イオン化リンを約1.5x1015/cm3のドーパント濃度で、かつ約40keV~約100keVの範囲のエネルギー量で注入し、かつ砒素イオンまたは、イオン化砒素を約6x1015/cm3のドーパント濃度で、かつ約60keV~約120keVの範囲のエネルギー量で注入してイオン注入工程を同時に施すことにより形成する。例示的な実施形態では、ゲート構造114,118はマスクされず、かつイオン132を露出ポリシリコン材料112,116に、ソース領域128,130の形成時に注入することにより不純物ドープされる。イオン132を注入した後、形成プロセスを進めて、マスク134を除去し、そして高温アニールプロセスを加えて、注入イオンを押し込み、そしてソース領域128,130を活性化させる。例示的な実施形態では、素子構造100を、アニール炉を用いて約1000°Cの温度に、約30分の時間を掛けて加熱して、ソース領域128,130を活性化させる。次に、図10を参照するに、ソース領域128,130を形成した後、形成プロセスを進めて、エンハンスメント領域136,138,140をボディ領域124内に、ボディ領域124と同一の導電型決定不純物種のイオンを注入する矢印142で示すことにより形成する。この点に関して、領域124,136,138,140は合体して素子構造100のボディ領域となる。例示的な実施形態では、ボディエンハンスメント領域136,138,140は、素子構造100を注入マスク144でマスクすることにより形成され、この注入マスク144は、ゲート構造114,118、及びソース領域128,130をマスクし、かつソース領域128と130との間に配置されるシリコン材料102及び/又はボディ領域124の中心または、内側部分を露出されたままの状態にする。次に、ボディエンハンスメント領域136,138,140を、連続注入を行なって形成することにより所望のドーパントプロファイルを実現する。この点に関して、例示的な実施形態では、深いイオン注入を行なって、深いボディエンハンスメント領域136を形成し、続いて中エネルギーイオン注入を行なって、中間ボディエンハンスメント領域138を形成し、続いて浅いイオン注入を行なって、浅いボディエンハンスメント領域140を形成する。イオン142を注入した後、形成プロセスを進めて、マスク144を除去し、そして高温アニールプロセスを加えて、注入イオンを押し込み、そしてボディエンハンスメント領域136,138,140を活性化させる。例示的な実施形態では、高速熱アニール処理を行なって、素子構造100を、約500°C~約1000°Cの範囲の温度に加熱する。本明細書において記載される例示的なNチャネル素子の場合、ボディエンハンスメント領域136,138,140は、P型イオンを注入することにより形成されて、ボディエンハンスメント領域136,138,140が、Nチャネル素子のPボディ領域として機能するようになる。例示的な実施形態では、深いボディエンハンスメント領域136を、P型イオン例えば、ボロンイオンを、約1x1013/cm3のドーパント濃度で、かつ約160keV~約260keVの範囲のエネルギー量で注入することにより形成する。深いボディエンハンスメント領域136を形成した後、中間ボディエンハンスメント領域138を、P型イオンを、約2x1015/cm3のドーパント濃度で、かつ約80keVのエネルギー量で注入することにより形成する。中間ボディエンハンスメント領域138を形成した後、浅いボディエンハンスメント領域140を、P型イオンを、約1.2x1015/cm3のドーパント濃で、かつ約20keV~約50keVの範囲のエネルギー量で注入することにより形成する。これらのイオン注入工程におけるエネルギー量が異なっているので、注入イオンがアニール中に拡散した後、図10に示すように、シリコン材料102の表面を基準として、深いボディエンハンスメント領域136の深さは、Pボディ領域124の深さよりも浅く、中間ボディエンハンスメント領域138の深さは、深いボディエンハンスメント領域136の深さよりも浅く、そして浅いボディエンハンスメント領域140の深さは、中間ボディエンハンスメント領域138の深さよりも浅い。これらの注入工程が連続して行なわれるので、浅いボディエンハンスメント領域140は、最高のドーパント濃度を有し、中間ボディエンハンスメント領域138は、浅いボディエンハンスメント領域140よりも低いドーパント濃度を有し、深いボディエンハンスメント領域136は、中間ボディエンハンスメント領域138よりも低いドーパント濃度を有し、そしてPボディ領域124は、深いボディエンハンスメント領域136よりも低いドーパント濃度を有する。素子構造100のボディのドーパント濃度を高くする他に、ボディエンハンスメント領域136,138,140によって、寄生バイポーラトランジスタの形成を防止することができ、そして素子構造100のエネルギー耐量を高めることができる。次に、図11を参照するに、ボディエンハンスメント領域136,138,140を形成した後、形成プロセスを進めて、誘電体材料層146を、ゲート構造114,118、ソース領域128,130、及びボディ領域124,136,138,140を覆うように形成する。例示的な実施形態では、誘電体材料層146を、二酸化シリコンのような酸化膜材料を、約700°C~1000°Cの範囲の温度で、約500nmの厚さに、ゲート構造114,118、ソース領域128,130、及びボディ領域124,136,138,140を覆うようにコンフォーマルに堆積させることにより形成して、図11に示す素子構造100を実現する。誘電体材料146は、ゲート構造114,118を、図12に関連して説明するように、後続の段階で形成される導電層から電気的に絶縁する層内誘電体層として機能する。次に、図12を参照するに、例示的な実施形態では、誘電体材料層146を形成した後、形成プロセスを進めて、少なくともソース領域128,130の構成部分の上の、そしてソース領域128と130との間に配置されるボディ領域124,136,138,140の構成部分の上の誘電体材料146の構成部分を選択的に除去する。この点に関して、マスク材料を塗布して、ゲート構造114,118の上の誘電体材料146のこれらの構成部分をマスクし、そしてパターニングして、少なくともソース領域128,130の構成部分の上の、そしてソース領域128と130との間に配置されるボディ領域124,136,138,140の構成部分の上の誘電体材料146の構成部分を露出させることができる。次に、誘電体材料146の露出部分を、マスク材料に対して選択性を示す異方性エッチャント化学種を用いるRIEを行なうことにより除去する。このようにして、図12に示すように、ゲート構造114,118の上の誘電体材料146の構成部分がそのままの状態を保持するのに対し、少なくともソース領域128,130の構成部分の上の、そしてソース領域128と130との間のボディ領域124,136,138,140の構成部分の上の誘電体材料146の構成部分は除去される。例示的な実施形態では、誘電体材料146の構成部分を選択的に除去した後、形成プロセスを進めて、1つ以上の導電性材料層148,150を、ソース領域128,130及びボディ領域124,136,138,140の露出部分の上に形成することにより、図12の素子構造100が得られる。例示的な実施形態では、第1導電性材料層148を、窒化チタンのような導電性金属材料を、約400°C~1000°Cの範囲の温度で、約10nm~約100nmの厚さに、残りの誘電体材料146の上に、そしてソース領域128,130及びボディ領域124,136,138,140の露出部分の上にコンフォーマルに堆積させることにより形成する。導電性材料148は、ソース領域128,130、及びボディ領域124,136,138,140に接触することにより、素子構造100のソース領域128,130とボディ領域124,136,138,140との間の電気的接続を可能にする。このようにして、ソース領域128,130、及びボディ領域124,136,138,140は同一電位を有する。例示的な実施形態では、第1導電性材料層148を形成した後、第2導電性材料層150を、銅材料のような別の導電性金属材料を、約400°C~1000°Cの範囲の温度で、約0.4ミクロンの厚さに、導電性金属材料148の上にコンフォーマルに堆積させることにより形成する。このようにして、導電性材料層150は、ソース領域128,130、及びボディ領域124,136,138,140に、下地の導電性金属材料148を介して電気的に接続されると同時に、ゲート構造114,118から誘電体材料146を挟んで分離されるか、またはそれ以外に絶縁される。例示的な実施形態では、導電性材料層150は、アクセスすることができるか、またはそれ以外に、外部素子に接続することができる素子構造100のソース端子として機能するか、または従来のように上層金属配線層として機能する。この点に関して、導電性金属材料150が、素子構造100の金属コンタクトとなるのに対し、導電性材料148は、導電性金属材料150とソース領域128,130、及びボディ領域124,136,138,140との間の接触を向上させる薄いバッファ層となる。図12を参照し続けると、完成後のハイブリッドトレンチVDMOS素子構造100は、トレンチトランジスタ構造または、トレンチMOSFETと、そしてVDMOSトランジスタ構造と、を含む。トレンチトランジスタ構造は、トレンチゲート構造114例えば、酸化膜材料110及び第1ポリシリコン材料112と、トレンチゲート構造114及び/又はトレンチ104に隣接するソース領域128と、トレンチゲート構造114及び/又はトレンチ104に隣接するドレイン領域125の構成部分と、そしてトレンチゲート構造114及び/又はトレンチ104に隣接し、かつソース領域128とトレンチゲート構造114及び/又はトレンチ104に隣接するドレイン領域125の構成部分との間に垂直方向に配置されるボディ領域124,136,138,140の構成部分と、により構成される。VDMOSトランジスタ構造は、横型ゲート構造118例えば、誘電体材料106及び第2ポリシリコン材料116と、横型ゲート構造118に隣接し、かつ横型ゲート構造118の下に位置するドレイン領域125の構成部分と、横型ゲート構造118に隣接し、かつ横型ゲート構造118の下に位置するボディ領域124,136,138,140の構成部分と、そして横型ゲート構造118に隣接するソース領域130例えば、横型ゲート構造118に隣接し、かつ横型ゲート構造118の下に位置するボディ領域124,136,138,140の構成部分に隣接するソース領域130と、により構成される。この点に関して、ドレイン領域125及びボディ領域124,136,138,140は、トレンチトランジスタ構造及びVDMOSトランジスタ構造により共有される。トレンチゲート構造114と横型ゲート構造118との間が電気的に接続されるので、ハイブリッドトレンチVDMOS素子構造100の閾値電圧を上回る電圧がゲート構造114,118に例えば、構成部分120に印加されると、トレンチゲート構造114に沿って例えば、トレンチ側壁面105に沿って、Nドレイン領域125とNソース領域128との間のボディ領域124,136,138,140の構成部分の内部を垂直方向に延びる第1導電性チャネルが形成され、そして横型ゲート構造118に沿って、Nドレイン領域125とNソース領域130との間のボディ領域124,136,138,140の構成部分の内部を水平方向または、横方向に延びる第2導電性チャネルが形成される。このようにして、ハイブリッドトレンチVDMOS素子構造100を流れる合計電流は、2つの導電性チャネルに分かれて流れることにより、素子構造100が消費するエネルギーを垂直方向及び水平方向に放散させることができる。従って、電流が、異なる方向を向いた2つの導電性チャネルに分かれて流れるようにして、エネルギーを多数の方向に分散させることにより、ハイブリッドトレンチVDMOS素子構造100は、より均一な熱分布を実現し、かつハイブリッドトレンチVDMOS素子構造100のチップサイズを、従来のトレンチMOSFETよりも小さくすることができるので、同じ電流耐量及び/又はエネルギー耐量を実現することができる。別の表現をすると、所望の電流耐量及び/又はエネルギー耐量要求を満たすために、ハイブリッドトレンチVDMOS素子構造100は、従来のトレンチMOSFETよりも小さい面積で済ませることができる。トレンチゲート構造114の誘電体材料110及び/又は導電性材料112の特性例えば、厚さ、誘電率などは、ハイブリッドトレンチVDMOS素子構造100のトレンチトランジスタ部分の性能を最適化するように、横型ゲート構造118の誘電体材料106及び/又は導電性材料116の特性例えば、厚さ、誘電率などとは独立して選択することができ、横型ゲート構造118の誘電体材料106及び/又は導電性材料116の特性が今度は、性能を最適化するように独立して選択することができ、そして/または誘電体材料106の誘電率は、ハイブリッドトレンチVDMOS素子構造100のVDMOSトランジスタ部分の性能を最適化するように選択することができる。次に、図13を参照するに、1つ以上の実施形態によれば、図1~12に関連して上に説明した形成プロセスを実施して、一対のトレンチゲート構造214と、そしてこれらのトレンチゲート構造214の間に配置される単一の横型ゲート構造218と、を有する半導体素子構造200を形成することができる。この点に関して、導電性材料212及び誘電体材料210により構成されるトレンチゲート構造214は、第1導電型を有する半導体材料領域202の両側に形成されるトレンチ204内に形成することができる。これらのトレンチゲート構造214を形成した後、導電性材料216及び誘電体材料206を備える横型ゲート構造218を半導体材料202の上に形成し、この場合、横型ゲート構造218が、これらのトレンチゲート構造214の間の半導体材料202の上に配置されて、横型ゲート構造218とこれらのトレンチゲート構造214との間の半導体材料202の構成部分が露出されたままの状態で残る。上に説明したように、横型ゲート構造218を形成した後、誘電体材料層222を、ゲート構造214,218、及び半導体材料202の上に形成し、そして深いボディ領域224を各トレンチゲート構造214に隣接して、第2導電型を有するイオンを、横型ゲート構造218とこれらのトレンチゲート構造214との間の半導体材料202のこれらの構成部分に注入することにより形成する。この点に関して、横型ゲート構造218は、これらのトレンチゲート構造214の間の半導体材料202の内側中心部分をマスクする。上に説明したように、注入イオンは横方向に拡散して、これらのボディ領域224が横方向に延びて横型ゲート構造218の下に入り込むようになる。これらのボディ領域224を形成した後、これらのボディ領域224の内側中心部分の上に位置し、かつこれらのトレンチゲート構造214及び横型ゲート構造218に隣接するこれらのボディ領域224の構成部分を露出させるマスクを形成し、そして第1導電型のイオンを、これらのボディ領域224の露出部分に、マスク及び横型ゲート構造218を注入マスクとして使用して注入することにより、トレンチトランジスタソース領域群228を、これらのトレンチゲート構造214に隣接するこれらのボディ領域224内に形成し、そしてVDMOSトランジスタソース領域群230を、横型ゲート構造218に隣接するこれらのボディ領域224内に形成する。ソース領域228,230を形成した後、ソース領域228,230、及びゲート構造214,218をマスクし、そしてボディ領域224と同じ導電型を有するイオンを、ソース領域228と230との間のこれらのボディ領域224の露出内側または、中心部分に注入して、ボディエンハンスメント領域236,238,240を形成する。図示のように、これらのソース領域228はソース領域群230から、ボディ領域224,236,238,240の内側または、中心部分を挟んで分離される。ボディエンハンスメント領域236,238,240を形成した後、誘電体材料246をゲート構造214,218の上に、これらのゲート構造214と218との間のソース領域228,230の構成部分、及びボディ領域224,236,238,240の内側または、中心部分が露出したままの状態で残るように形成し、そして導電性材料248,250を、ソース領域228,230の露出部分、及びボディ領域224,236,238,240の露出部分の上に形成する。導電性材料248,250をソース領域228,230、及びボディ領域224,236,238,240に電気的に接続すると同時に、ゲート構造214,218から誘電体材料246を挟んで分離するか、またはそれ以外に絶縁し、そして上に説明したように、最上層の導電性材料250は、アクセスすることができるか、またはそれ以外に、外部素子に接続することができる素子構造200のソース端子として機能するか、または従来のように上層金属配線層として機能する。トレンチゲート構造214の導電性材料212と横型ゲート構造218の導電性材料216との間が電気的に接続されるので、半導体素子構造200の閾値電圧を超える電圧がゲート構造214,218に印加されると、一対の導電性チャネルが、トレンチゲート構造214に沿って、これらのトレンチゲート構造214に隣接するボディ領域224,236,238,240のこれらの構成部分の間で、かつドレイン領域225とこれらのソース領域228との間で垂直方向に延びるように形成される。更に、一対の導電性チャネルが、横型ゲート構造218の下に位置するドレイン領域225の構成部分とこれらのソース領域230との間のボディ領域224,236,238,240のこれらの構成部分の内部の横型ゲート構造218の下を水平方向または、横方向に延びるように形成される。このようにして、素子構造200を流れる電流は、より大きな領域に分かれて流れることにより、素子構造200が消費するエネルギーをより大きな領域に亘って放散することができる。従って、電流を、垂直方向及び水平方向に分散させることにより、熱を垂直方向及び水平方向に放散させ、そして素子構造200は、より均一な熱分布を実現し、これによって今度は、素子構造200のチップサイズまたは、チップ面積を、従来のトレンチMOSFETよりも小さくすることができることにより、同じ電流耐量及び/又はエネルギー耐量を実現することができる。結論として、本発明の例示的な実施形態に従って構成される装置及び方法は、以下の通りである:半導体素子構造に関する装置が提供される。例示的な実施形態では、前記半導体素子構造は、トレンチゲート構造と、横型ゲート構造と、第1導電型を有する半導体材料からなるボディ領域と、第2導電型を有する半導体材料からなる第1ソース領域と、前記第2導電型を有する半導体材料からなる第2ソース領域と、そして前記第2導電型を有する半導体材料からなるドレイン領域と、を含む。前記第1ソース領域は、前記トレンチゲート構造に隣接する前記ボディ領域内に形成され、前記第2ソース領域は前記ボディ領域内に形成され、そして前記ドレイン領域は前記ボディ領域に隣接する。前記第1ソース領域と前記ドレイン領域との間に配置される前記ボディ領域の第1構成部分は、前記トレンチゲート構造に隣接し、そして前記横型ゲート構造は、前記第2ソース領域と前記ドレイン領域との間に配置される前記ボディ領域の第2構成部分の上に位置する。1つの実施形態では、前記ドレイン領域の第1構成部分は、前記トレンチゲート構造に隣接し、そして前記ボディ領域の前記第1構成部分は、前記ドレイン領域の前記第1構成部分の上に位置する。別の実施形態では、前記第1ソース領域は、前記ボディ領域の前記第1構成部分の上に位置し、そして前記ボディ領域の前記第1構成部分は、前記ドレイン領域の前記第1構成部分と前記第1ソース領域との間に配置される。別の実施形態では、前記ドレイン領域の第2構成部分は前記横型ゲート構造に隣接し、前記横型ゲート構造は、前記ドレイン領域の前記第2構成部分の上に位置し、そして前記ボディ領域の前記第2構成部分は、前記ドレイン領域の前記第2構成部分と前記第2ソース領域との間に配置される。1つの実施形態では、前記トレンチゲート構造及び前記横型ゲート構造は、電気的に接続されて前記半導体素子構造のゲート端子となり、電位が前記ゲート端子に印加されると、垂直方向導電性チャネルが、前記ドレイン領域の前記第1構成部分と前記第1ソース領域との間の前記ボディ領域の前記第1構成部分に形成され、そして水平方向導電性チャネルが、前記ドレイン領域の前記第2構成部分と前記第2ソース領域との間の前記ボディ領域の前記第2構成部分に形成される。別の実施形態では、前記ボディ領域の第3構成部分は、前記第1構成部分と前記第2構成部分との間に配置される。更に別の実施形態では、前記第2ソース領域は前記横型ゲート構造に隣接する。別の実施形態では、半導体素子構造を形成する方法が提供される。前記方法は、空洞領域を、第1導電型を有する第1半導体材料領域に形成する工程と、第1ゲート構造を前記空洞領域に形成する工程と、第2ゲート構造を前記第1領域の上に形成する工程と、第2導電型を有する第2半導体材料領域を、前記第1半導体材料領域内に形成する工程と、前記第1導電型を有する第3半導体材料領域を、前記第1ゲート構造に隣接する前記第2領域内に形成する工程と、そして前記第1導電型を有する第4半導体材料領域を、前記第2領域内に形成する工程と、を含む。前記第2領域の第1構成部分は、前記第1ゲート構造に隣接し、そして前記第2領域の第2構成部分は、前記第2ゲート構造の下に位置し、前記第3領域は、前記第2領域の前記第1構成部分の上に位置し、そして前記第4領域は、前記第2領域の前記第2構成部分に隣接する。1つの実施形態によれば、前記第1領域は、前記第1導電型を有するソース/ドレイン領域を含み、前記第2領域を形成する前記工程では、前記第2導電型を有するボディ領域を前記ソース/ドレイン領域内に形成し、前記第3領域を形成する前記工程では、前記第1導電型を有する第1ソース/ドレイン領域を、前記第1ゲート構造に隣接する前記ボディ領域内に形成し、そして前記第4領域を形成する前記工程では、前記第1導電型を有する第2ソース/ドレイン領域を前記ボディ領域内に形成する。別の実施形態では、前記第2ゲート構造を形成する前記工程では、導電性材料層を前記第1領域の上に形成し、そして前記導電性材料層の構成部分を除去して、前記第1領域の第1構成部分を露出させ、前記第1構成部分は前記第1ゲート構造に隣接する。1つの別の実施形態では、前記第2領域を形成する前記工程において、連続注入を行なって、複数のエンハンスメント領域を前記第2領域内に形成する。更に別の実施形態では、前記第3領域を形成する前記工程において、第1導電型決定不純物種のイオンを前記第2領域の前記第1構成部分に注入し、そして前記第4領域を形成する前記工程において、前記第1導電型決定不純物種のイオンを前記第2領域の前記第2構成部分に注入する。更に別の実施形態では、前記方法は更に、注入マスクを、前記第2領域の中心部分の上に形成し、前記第3領域を形成する前記工程では、第1導電型決定不純物種のイオンを前記第1構成部分に前記注入マスクを用いて注入し、そして前記第4領域を形成する前記工程では、前記第1導電型決定不純物種のイオンを前記第2構成部分に前記注入マスクを用いて、前記第1導電型決定不純物種のイオンを前記第1構成部分に注入するのと同時に注入する。別の実施形態によれば、前記第1ゲート構造を形成する前記工程では、誘電体材料層を空洞領域に形成し、そして前記誘電体材料層を形成した後に、導電性材料層を前記空洞領域に形成し、前記誘電体材料層は、前記導電性材料層と前記第1領域との間に配置される。更に別の実施形態では、前記方法は更に、導電性材料領域を、前記第1ゲート構造及び前記第2ゲート構造に接触するように形成して、前記第1ゲート構造と前記第2ゲート構造との間の電気的な接続を可能にする工程を含む。別の実施形態によれば、前記方法は更に、導電性材料層を、前記第2領域、前記第3領域、及び前記第4領域の上に、かつ前記第2領域、前記第3領域、及び前記第4領域に接触するように形成して、前記第2領域、前記第3領域、及び前記第4領域の間の電気的な接続を可能にする工程を含む。別の実施形態によれば、半導体素子構造に関する装置が提供される。前記半導体素子構造は、第1トランジスタ構造と、そして第2トランジスタ構造と、を含む。前記第1トランジスタ構造は、トレンチゲート構造と、第1導電型を有する半導体材料からなるドレイン領域と、第2導電型を有する半導体材料からなり、かつ前記トレンチゲート構造に隣接する前記ドレイン領域の上に位置するボディ領域と、そして第1導電型を有する半導体材料からなり、かつ前記トレンチゲート構造に隣接する前記ボディ領域内に形成される第1ソース領域と、を含む。前記第2トランジスタ構造は、前記ドレイン領域の第1構成部分、及び前記ボディ領域の第1構成部分の上に位置する横型ゲート構造であって、前記ドレイン領域の前記第1構成部分が前記横型ゲート構造に隣接する、前記横型ゲート構造と、そして前記第1導電型を有する半導体材料からなり、かつ前記ボディ領域内に形成される第2ソース領域と、を含み、前記ボディ領域の前記第1構成部分は、前記第2ソース領域と前記ドレイン領域の前記第1構成部分との間に配置される。1つの実施形態では、前記半導体素子構造は更に、前記トレンチゲート構造及び前記横型ゲート構造に接触する導電性材料領域を備える。別の実施形態では、前記半導体素子構造は更に、前記第1ソース領域、前記第2ソース領域、及び前記ボディ領域に接触する導電性材料を備える。少なくとも1つの例示的な実施形態をこれまでの詳細な説明に提示してきたが、非常に多くの変形例が存在することを理解されたい。また、本明細書において記載される例示的な実施形態または実施形態群は決して、特許請求する主題の範囲、適用可能性、または構成を限定するものではないことを理解されたい。そうではなく、これまでの詳細な説明は、この技術分野の当業者に、記載される実施形態または実施形態群を実施するための有用な指針を提供する。種々の変更を構成要素の機能及び配置に、本特許出願の出願時の公知の均等物及び予測可能な均等物を含む、請求項により規定される範囲から逸脱しない限り加えることができることを理解されたい。"