"第1電極、記憶層および第2電極をこの順に有し、前記記憶層は、前記第1電極側に設けられた抵抗変化層と、前記第2電極側に設けられたイオン源層と、前記抵抗変化層と前記イオン源層との間に設けられた中間層と、前記イオン源層と前記中間層との間および前記中間層と前記抵抗変化層との間の少なくとも一方に設けられると共に、遷移金属あるいはその窒化物を含むバリア層とを備えた記憶素子。前記バリア層は、銅Cu,チタンTi,ジルコニウムZr,ハフニウムHf,バナジウムV,ニオブNb,タンタルTa,クロムCr,モリブデンMo,およびタングステンWのうちの少なくとも1種類の遷移金属元素を含む、請求項1に記載の記憶素子。前記バリア層の膜厚は0.1nmよりも厚く1nmよりも薄い、請求項1に記載の記憶素子。前記イオン源層は、アルミニウムAl,銅Cu,銀Agおよび亜鉛Znのうち少なくとも1種のイオン化可能な金属元素を含むと共に、酸素O,テルルTe,硫黄SおよびセレンSeのうちの少なくとも1種類を含む、請求項1に記載の記憶素子。前記バリア層は、前記イオン源層に含まれる前記金属元素の前記第1電極側への移動を抑制する、請求項4に記載の記憶素子。前記中間層は前記イオン源層よりも抵抗が高く、前記金属元素の移動が可能な電解質層である、請求項1に記載の記憶素子。前記中間層はTeおよびAlを含む、請求項1に記載の記憶素子。前記抵抗変化層は、前記イオン源層および前記中間層の少なくとも一方に含まれる金属元素の酸化物と、前記バリア層に含まれる遷移金属元素の酸化物とを含む、請求項1に記載の記憶素子。前記抵抗変化層は、前記イオン源層および中間層の少なくとも一方に含まれるAlの拡散により形成されたアルミニウム酸化物を含む層と、前記遷移金属の酸化物を含む層との積層構造、または、前記アルミニウム酸化物と前記遷移金属の酸化物とが混在した構造を有する、請求項1に記載の記憶素子。前記第1電極および前記第2電極への電圧印加によって前記抵抗変化層内に前記金属元素を含む低抵抗部が形成されることにより抵抗値が変化する、請求項1に記載の記憶素子。第1電極、記憶層および第2電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、前記記憶層は、前記第1電極側に設けられた抵抗変化層と、前記第2電極側に設けられたイオン源層と、前記抵抗変化層と前記イオン源層との間に設けられた中間層と、前記イオン源層と前記中間層との間または前記中間層と前記抵抗変化層との間の少なくとも一方に設けられると共に、遷移金属あるいはその窒化物を含むバリア層とを有する記憶装置。しかしながら、不揮発性メモリを微細化すると、メモリ素子を駆動するトランジスタは駆動電流が減少するのに対し、メモリ素子は素子面積が小さくなることにより抵抗が上昇する傾向がある。従って、微細化に伴いトランジスタの駆動電流は減少する一方で、素子を微細化するほど書き込み電流および電圧が上昇する。このため、十分な書き込みおよび消去が行われず素子特性が低下するという問題があった。本発明はかかる問題点に鑑みてなされたもので、その目的は、低電圧および低電流動作時における書き込みおよび消去特性が向上した記憶素子および記憶装置を提供することにある。本発明の記憶素子は、第1電極、記憶層および第2電極をこの順に有し、記憶層は、第1電極側に設けられた抵抗変化層と、第2電極側に設けられたイオン源層と、抵抗変化層とイオン源層との間に設けられた中間層と、イオン源層と中間層との間および中間層と抵抗変化層との間の少なくとも一方に設けられると共に、遷移金属あるいはその窒化物を含むバリア層とを備えたものである。本発明の記憶装置は、第1電極、記憶層および第2電極をこの順に有する複数の記憶素子と、複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、記憶素子として本発明の記憶素子を用いたものである。本発明の記憶素子記憶装置では、記憶層を形成したのちに、イオン源層に含まれる可動イオン金属イオンが中間層へ拡散し、更に、第1電極上へ移動して酸化される。酸化された金属イオンは酸化膜、即ち抵抗変化層を形成し、これにより記憶素子は高抵抗な初期状態高抵抗状態となる。この初期状態高抵抗状態の素子に対して正方向例えば第1電極側を負電位、第2電極側を正電位の電圧または電流パルスが印加されると、第1電極はカソード極となり、イオン源層あるいは中間層に含まれる金属イオンが抵抗変化層へ移動し、第1電極での還元反応によって第1電極上の抵抗変化層で電子と結合してメタルに近い状態となる。あるいは、抵抗変化層を形成する酸化膜自体が還元されて欠陥を生じ、不純物準位を形成する。これにより、記憶層内に金属元素を含む低抵抗部伝導パスが形成され、抵抗変化層の抵抗が低くなる記録状態。この低抵抗な状態の素子に対して負方向例えば第1電極側を正電位、第2電極側を負電位へ電流パルスが印加されると、第1電極はアノード極となる。これにより酸化反応がおこり、メタル状態の金属元素による伝導パスはイオン化してイオン源層中へ溶解する。あるいは、中間層と第1電極との間で活性な金属元素が近傍の酸素と結合することによって酸化膜が形成されて抵抗変化層の抵抗が高い状態となる初期状態または消去状態。ここでは、イオン源層と中間層との間または中間層と抵抗変化層との間の少なくとも一方に遷移金属あるいはその窒化物を含むバリア層を設けることにより、過剰な金属イオンの移動を抑制することが可能となる。本発明の記憶素子または記憶装置によれば、イオン源層と中間層との間または中間層と抵抗変化層との間の少なくとも一方に遷移金属あるいはその窒化物を含むバリア層を設けるようにしたので、記憶層の形成後あるいは電圧印加時における過剰な可動イオンの移動が抑制され、必要以上の抵抗値の上昇を抑えることができる。即ち、書き込みおよび消去特性が向上する。以下、本発明の実施の形態について、以下の順に図面を参照しつつ説明する。[一実施の形態]1記憶素子イオン源層と中間層との間にバリア層を有する記憶素子2記憶装置[変形例]中間層と抵抗変化層との間にバリア層を有する記憶素子[実施例][第1の実施の形態]記憶素子図1は、本発明の一実施の形態に係る記憶素子1の断面構成図である。この記憶素子1は、下部電極10第1電極、記憶層20および上部電極30第2電極をこの順に有するものである。下部電極10は、例えば、後述図2のようにCMOSComplementaryMetalOxideSemiconductor回路が形成されたシリコン基板41上に設けられ、CMOS回路部分との接続部となっている。この下部電極10は、半導体プロセスに用いられる配線材料、例えば、タングステンW,窒化タングステンWN,銅Cu,アルミニウムAl,モリブデンMo,タンタルTaおよびシリサイド等により構成されている。下部電極10がCu等の電界でイオン伝導が生じる可能性のある材料により構成されている場合にはCu等よりなる下部電極10の表面を、W,WN,窒化チタンTiN,窒化タンタルTaN等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。また、後述のイオン源層21にAlが含まれている場合には、Alよりもイオン化しにくい材料、例えばクロムCr,W,コバルトCo,Si,金Au,パラジウムPd,Mo,イリジウムIr,チタンTi等の少なくとも1種を含んだ金属膜や、これらの酸化膜または窒化膜を用いることが好ましい。本実施の形態の記憶層20は上部電極30側から順にイオン源層21,バリア層22,中間層23および抵抗変化層24が積層された構造を有する。イオン源層21は、抵抗変化層24内に伝導パスを形成する陽イオンとなる元素および陰イオン化可能な元素を含む。なお、前述した可動イオン金属イオンとは、ここでは陽イオンのことである。陽イオン化可能な元素としては、例えばCu,Al,銀Agおよび亜鉛Zn等の金属元素を1種あるいは2種以上を含む。また、陰イオン化するイオン導電材料としては、テルルTe,硫黄SおよびセレンSe等のカルコゲン元素を少なくとも1種以上含み、あるいは酸素Oを含んでいてもよい。イオン源層21はここでは上部電極30に接して設けられている。金属元素とカルコゲン元素とは結合し、金属カルコゲナイド層を形成している。この金属カルコゲナイド層は、主に非晶質構造を有し、イオン供給源としての役割を果たすものである。陽イオン化可能な金属元素は、書き込み動作時にイオン源層21や中間層23中を移動し、カソード電極上で還元されて金属状態あるいは金属状態に近い伝導パスフィラメントを形成する。このため、イオン源層21や中間層23中で移動可能であるという観点では、上記Cu,Al,AgおよびZn等が望ましく、上記カルコゲン元素が含まれるイオン源層21中において金属状態で存在することが可能な化学的に安定であるという観点では上記金属元素のほかに、例えば周期律表上の第3族~第11族の遷移金属が挙げられる。これら元素のうちの1種あるいは2種以上を用いることができる。この他に、銀AgおよびSiなどをイオン源層21の添加元素として用いるようにしてもよい。また、上述した伝導パスの安定化およびイオン源層21の抵抗率の調整のために上記遷移金属の中でも特に、ジルコニウムZr,ハフニウムHf,チタンTi,Mo,W,ニオブNb,Taを用いることが好ましく、白金Pt,Cr,マンガンMnおよび鉄Feを含んでいてもよい。このようなイオン源層21の具体的な材料としては、例えば、ZrTeAl,TiTeAl,CrTeAl,WTeAlおよびTaTeAlが挙げられる。また、例えば、ZrTeAlに対して、Cuを添加したCuZrTeAl,さらにGeを添加したCuZrTeAlGe,更に、添加元素を加えたCuZrTeAlSiGeとしてもよい。あるいは、Alの他にMgを用いたZrTeMgとしてもよい。イオン源層21を構成する金属元素としては、Zrの代わりに、Mo,Mn,Hfなどの他の遷移金属元素を選択した場合でも同様な添加元素を用いることは可能であり、例えばCuMoTeAl,CuMnTeAlなどとすることも可能である。更に、イオン導電材料としては、Te以外にSやSe、あるいはヨウ素Iを用いてもよく、具体的にはZrSAl,ZrSeAl,ZeIAl,CuGeTeAl等を用いてもよい。更に、TaあるいはW等を添加してもよい。なお、イオン源層21には、記憶層20における高温熱処理時の膜剥がれを抑止するなどの目的で、その他の元素が添加されていてもよい。例えば、SiやGeは、保持特性の向上も同時に期待できる添加元素であり、イオン源層21にZrと共に添加することが好ましい。バリア層22はイオン源層21と中間層23との間に設けられている。バリア層22は、イオン源層21から下部電極10側への可動イオン可動イオンの移動を制御するものであり、具体的には、イオン源層21から中間層23への可動イオンの過剰な移動および下部電極10表面における酸化膜の形成を抑制するものである。このバリア層22を形成することにより、記憶素子1の抵抗値の上昇が抑えられる。バリア層22の膜厚は0.1nmよりも厚く1nmより薄くすることが好ましい。バリア層22の厚みが薄すぎると可動イオンの移動が十分に抑制されず、上述したように下部電極10に高抵抗な酸化膜が形成されるため記憶素子1の抵抗値が上昇する。また、バリア層22の厚みが厚すぎると記憶素子1の抵抗値が低抵抗化し、書き込みおよび消去時の抵抗分離幅が狭くなりデータ保持特性が低下する。バリア層22の材料としては、遷移金属あるいはその窒化物を少なくとも1種類用いることができる。具体的には、Cu,Ti,Zr,Hf,バナジウムV,ニオブNb,Ta,Cr,Mo,およびWが挙げられる。中間層23は、可動イオンとなる金属元素を効率的にイオン化し、可動イオンの移動を促進する電解質層であり、陰イオン化するイオン導電材料を含むものである。中間層23は、イオン源層21よりも導電性が低く、イオン源層21より電圧バイアスが印加されやすいことから可動イオンが移動しやすい。このため、中間層23の膜厚によって記憶素子1の抵抗値を調整することができる。具体的には、中間層23の膜厚は、例えば4nm以上10nm以下とすることが好ましい。中間層23の膜厚が薄すぎる場合には、イオン源層21から抵抗変化層24への可動イオンの移動を促進する効果が低下する。また、中間層23の膜厚が厚すぎる場合には、イオン源層21から抵抗変化層24への可動イオンの移動を促進する効果が高くなり、抵抗値が上昇しすぎて、書き込みおよび消去がしにくくなる虞がある。中間層23は、例えば、陰イオン成分として挙動するTeと、可動な陽イオンとして挙動するAlとを主成分とする化合物から構成されている。このような化合物としては、例えばAlTeが挙げられる。また、可動な陽イオンとして、Alの他にCu,Zn,Agを用いてもよく、その化合物としてCuTe,ZnTe,AgTeを含んでいてもよい。あるいはMgを含んでMgTeとしてもよい。このTeを含有する化合物の組成は、例えばAlTeではAlの含有量は20原子以上60原子以下であることが好ましい。また、陰イオン成分としては、Teの他に硫黄SあるいはセレンSe等のカルコゲン元素を含んでいてもよい。中間層23におけるカルコゲン元素含有量に対するアルミニウム含有量の比アルミニウム濃度は、イオン源層21におけるカルコゲン元素含有量に対するアルミニウム含有量の比アルミニウム濃度よりも小さいことが好ましい。中間層23中のアルミニウムAlはイオン源層21との濃度勾配による拡散によりもたらされると考えられるので、例えばAl2Te3の化学量論的組成よりも少なくなると考えられる。そのため、中間層23中のアルミニウムAlのほとんどはイオン状態で存在していると考えられる。また、中間層23は上述したようにイオン源層21よりも導電性が低く、イオン源層21よりも抵抗値が高い。このため、印加した電位が効果的にイオン駆動に用いられ、上述した保持特性の向上や低電流での不揮発メモリ動作に結びつくことが可能となる。抵抗変化層24は下部電極10側にあり、ここでは下部電極10に接して設けられている。この抵抗変化層24は、下部電極10と上部電極30との間に所定の電圧を印加した場合にその抵抗値が変化する。本実施の形態では、この抵抗変化層24は、中間層23と接していても安定な半導体あるいは絶縁体と、可動な陽イオンの酸化物との積層構造あるいはこれらが混在した構造を有している。抵抗変化層24の材料としては、例えば、Ti,Zr,Hf,Ta,W等の遷移金属元素のうちの少なくとも1種を含む酸化物もしくは酸窒化物、あるいは窒化物が挙げられ、これらは抵抗変化層24が中間層23と接していてもカソード反応に対して安定である点で望ましい。また、高い抵抗値を有し、抵抗変化率が大きくなるという点で、Al酸化物が好ましい。更に、中間層23にCuTe,ZnTe,AgTeとして含むことができるCu,Zn,Agの酸化物を含んでいてもよく、あるいはMgTeが中間層23に含まれる場合にはMg酸化物を含んでいてもよい。なお、記憶層20を形成する時点では、抵抗変化層24には、例えば中間層23と接していても安定な半導体層であるTiO2が下部電極10上に形成されているが、次第にイオン源層21や中間層23に含まれる可動イオン、例えばアルミニウムイオンがイオン源層21から中間層23を経由して下部電極側へ拡散する。これにより、抵抗変化層24はTiO2上にAl酸化物が形成されたり、TiO2とAl酸化物とが混在した状態となる。即ち、抵抗変化層24は、酸化還元に寄与するAl酸化膜と、TiO2等の不要な酸化還元を防ぐ半導体あるいは絶縁体を含む層とが積層構造あるいは混合層となる。また、抵抗変化層24には、上記元素の他に、抵抗変化層24をより高抵抗化するSiや希土類酸化物などの高抵抗な酸化物を添加してもよい。上部電極30は、下部電極10と同様に公知の半導体配線材料を用いることができるが、ポストアニールを経てもイオン源層21と反応しない安定な材料が好ましい。本実施の形態の記憶素子1では、図示しない電源回路パルス印加手段から下部電極10および上部電極30を介して電圧パルスあるいは電流パルスを印加すると、記憶層20の電気的特性抵抗値が変化するものであり、これにより情報の書き込み,消去,更に読み出しが行われる。以下、その動作を具体的に説明する。まず、上部電極30が例えば正電位、下部電極10側が負電位となるようにして記憶素子1に対して正電圧を印加する。これによりイオン源層21に含まれる金属元素がイオン化して抵抗変化層24に拡散し、下部電極10側でのカソード反応によって、電子と結合し抵抗変化層24で金属状態に還元されて析出する。その結果、低抵抗の金属元素のフィラメントが形成される。もしくは、下部電極10側でのカソード反応によって、抵抗変化層24中の高抵抗な酸化膜は還元されて欠陥を生じ、不純物準位を形成する。これにより抵抗変化層24中に伝導パスが形成されて記憶層20の抵抗値が低くなり、初期状態の抵抗値高抵抗状態よりも低い抵抗値低抵抗状態へ変化する。その後、正電圧を除去して記憶素子1にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が書き込まれたことになる。一度だけ書き込みが可能な記憶装置、いわゆる、PROMProgrammableReadOnlyMemoryに用いる場合には、前記の記録過程のみで記録は完結する。一方、消去が可能な記憶装置、すなわち、RAMRandomAccessMemoryあるいはEEPROMElectronicallyErasableandProgrammableReadOnlyMemory等への応用には消去過程が必要であるが、消去過程においては、上部電極30が例えば負電位、下部電極10側が正電位になるように記憶素子1に対して負電圧を印加する。これにより、抵抗変化層24内に形成されていたフィラメントを構成する金属元素がアノード反応によりイオン化し、中間層23あるいはイオン源層21に溶解する。即ち、フィラメントが消滅、または減少する。もしくは、不純物準位が形成された抵抗変化層24中の環化物層がアノード反応により酸化され、酸化層中の欠陥が修復される。即ち、不純物準位が消滅して抵抗変化層24の抵抗値が高くなる。その後、負電圧を除去して記憶素子1にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより書き込まれた情報を消去することが可能になる。このような過程を繰り返すことにより、記憶素子1に情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。例えば、抵抗値の高い状態を0の情報に、抵抗値の低い状態を1の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で0から1に変え、負電圧の印加による情報の消去過程で1から0に変えることができる。なお、ここでは記憶素子を低抵抗化する動作および高抵抗化する動作をそれぞれ書き込み動作および消去動作に対応させたが、その対応関係は逆に定義してもよい。記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比は大きいほど好ましい。但し、抵抗変化層24の抵抗値が大き過ぎる場合には、書き込み、つまり低抵抗化することが困難となり、書き込み閾値電圧が大きくなり過ぎることから、初期抵抗値は1GΩ以下に調整される。抵抗変化層24の抵抗値は、例えば、抵抗変化層24の厚みや含まれる陰イオンの量などにより制御することが可能である。本実施の形態では、上述したように、イオン源層21がZr,Al,Geなどを含有することが好ましい。以下、その理由について説明する。イオン源層21中に陰イオン化するカルコゲン元素と共に、Zr,Al,Cuが含まれている場合には、上述したCu,Alなどの可動な陽イオンが中間層23へ拡散しても、イオン源層21は機械的構造を保つことが出来るため、マトリクス構造が安定に維持される。なおかつ、一定割合のZrがイオン化せずに金属状態のままでいるために、イオン源層21の導電性を高く保つことが出来る。Zrは、可動性は低いながらも可動イオンとして働き、Cu、Alなどのイオン移動性が高い金属元素と混在した伝導パスを形成する。書き込み動作時にカソード電極上で還元されたZrによる伝導パスは、陰イオン化するカルコゲン元素を多く含んでいる中間層23と接していても酸化しにくく溶解しづらいため化学的に安定である。一方で、CuやAlはカルコゲン元素を多く含んだ中間層23ではイオン化しやすいが、逆にイオン化しやすいために金属状態に近いCuやAlは中間層23と接すると化学的な安定性が低く酸化されやすい。このため、書き込み電圧パルスが印加されていない状態データ保持状態では、再びイオン化し高抵抗状態へと遷移する。従って、CuやAlなどの上述した可動性の高いイオンによる伝導パスのみよりもZrをイオン源層に含んでいるほうが低抵抗状態を保持しやすい。また、Zrと適量のCuを組み合わせることは、非晶質化を促進すると共に、イオン源層21の微細構造を均一に保つため、抵抗値の保持性能の向上に寄与する。また、消去時の高抵抗状態の保持に関して、イオン源層21にAlを含んでいる場合について説明する。記憶層20を形成した直後で中間層23中のAl濃度が低い場合や、消去動作により上部電極30が負の電位にバイアスされた場合には、イオン源層21中に含まれるAlはイオン化し、中間層23を経由して抵抗変化層24へ移動し、Al酸化物を形成する。Al酸化物はカルコゲン元素を多く含んだ中間層23と接していても化学的に安定であるので、長期間の放置でも高抵抗を保持する。そのため不要な還元反応が起こりにくく、室温よりも高温状態で保持した場合や、長時間にわたり保持した場合でも高抵抗状態を維持する。加えて、抵抗変化層の自己再生の観点から繰り返し回数の増加にも寄与する。なお、イオン源層21のマトリクス構造の安定化や膜剥がれ防止のためにGeなどを含んでもよい。このように、イオン源層21にZr,Al,Cu,Geなどが含まれている場合には、従来の記憶素子に比して広範囲の抵抗値保持性能、書き込み消去の高速動作性能が向上すると共に繰り返し回数が増加する。更に、例えば低抵抗から高抵抗へと変化させる際の消去電圧を調整して高抵抗状態と低抵抗状態との間の中間的な状態を作り出せば、その状態を安定して保持することができる。よって、2値だけでなく多値のメモリを実現することが可能となる。なお、高抵抗から低抵抗へと変化させる際の書き込み電流を変更して抵抗変化層24の酸化状態を制御することにより、中間的な状態を作り出すことが可能である。また、Zrの他に上述した遷移金属元素、特にHf,Mo,W,Nb,Ta,Pt,Cr,MnおよびFeを用いることにより、イオン源層21の微細構造を安定化し、フィラメントの保持、即ち抵抗変化層24の低抵抗状態の保持特性が改善する。以下、本実施の形態の記憶素子10の製造方法について説明する。まず、選択トランジスタ等のCMOS回路が形成された基板上に、例えばTiNよりなる下部電極10を形成する。その後、必要であれば逆スパッタ等で、下部電極10の表面上の酸化物等を除去する。続いて、抵抗変化層24、中間層23、バリア層22およびイオン源層21および上電極30までを各層の材料に適応した組成からなるターゲットを用いてスパッタリング装置内で、各ターゲットを交換することにより、各層を連続して成膜する。電極径は50-300nmφである。合金膜は構成元素のターゲットを用いて同時成膜する。上部電極30まで成膜したのち、上部電極30に接続する配線層図示せずを形成し、全ての記憶素子1と共通電位を得るためのコンタクト部を接続する。そののち、積層膜にポストアニール処理を施す。以上により図1に示した記憶素子1が完成する。この記憶素子1では、上述のように上部電極30および下部電極10にそれぞれ正電位または負電位になるように電圧を印加することによって、抵抗変化層24中に伝導パスが形成される。これにより抵抗変化層24の抵抗値が低くなり、書き込みが行われる。次に、上部電極30および下部電極10の各々に書き込み時とは逆極性の電圧を印加する。これにより抵抗変化層24内に形成された伝導パスの金属元素が再びイオン化して中間層22あるいはイオン源層21に溶解することによって抵抗変化層24の抵抗値が上昇し、あるいは抵抗変化層24の酸化膜中の欠陥による不純物準位が消失することにより抵抗値が上昇し消去が行われる。抵抗変化メモリの大容量化、即ち、記憶素子1を微細化すると、駆動トランジスタの電流値が小さくなる。このため、抵抗変化メモリを大容量化するためには、記憶素子1の動作電流値を抑えることが重要である。具体的には、微細化による駆動用トランジスタの低電流化およびダイオードの耐性から少なくとも100μA以下とする必要がある。抵抗変化メモリを低抵抗状態書き込み状態にスイッチさせる際の電流値は、トランジスタの駆動電流値を変更することによって制御することができる。即ち、トランジスタの駆動電流値を小さくすることによって抵抗変化メモリを低抵抗状態にする電流値が抑えられる。但し、書き込み時に形成される伝導パスは、メタル状態まで還元されていない不完全な還元状態であるため、再び酸化されて高抵抗になりやすい。また、大電流で書き込んだ際に形成される金属フィラメントに比べて細いために不安定となる。また、抵抗変化メモリを高抵抗状態消去状態にスイッチさせる際の電流値を抑える場合には、書き込み時と同様にトランジスタの駆動電流値を小さくすればよい。但し、トランジスタの駆動電圧が小さいと、抵抗変化メモリでは発熱が小さくなると共に、電圧がトランジスタや抵抗変化メモリの無駄な個所へ分圧される影響が顕在化し、動作マージンが急激に劣化する。従来用いられている記憶素子としては、例えば下部電極/下部電極酸化膜抵抗変化層/中間層/イオン源層/上部電極という構成が挙げられる。このような記憶素子では、イオン源層から供給される可動イオン例えばAlイオンがイオン源層よりもイオン伝導しやすい中間層を介して下部電極表面に移動する。記憶層の形成直後には、下部電極表面に到達した可動イオンは酸化され、高抵抗な酸化膜を形成する。下部電極表面に接する抵抗変化層では、可動イオンあるいは可動イオンの酸化膜の酸化還元反応により、伝導パスが形成されると共に酸化膜が減少し抵抗変化層の抵抗値が変化する。中間層は陰イオン化する元素例えばTeと陽イオン化する元素例えばAlの組成比が高い。このため、中間層を設けることにより、可動イオンは動きやすくなるが、一方で過剰な可動イオンの移動によるAl酸化物が過剰に形成され、中間層自体の抵抗値と合わせて素子抵抗が上昇しやすい傾向がある。メモリを大容量化するためには、上述のようにメモリを構成する記憶素子および駆動トランジスタの微細化が必要であるが、前述のようにトランジスタを微細化すると駆動電流が減少する。このため、メモリの大容量化には低電流での動作が可能な記憶素子が必要となる。上記のような構成を有する記憶素子では、素子抵抗を低減することによって低電流での動作が可能になる。素子抵抗を低減するためには中間層の厚みを減少することで対応できるが、可動イオンが動きやすい中間層の厚みを薄くすると可動イオンの移動を容易にする中間層の効果が少なくなるため、低電流でのスイッチング例えば高抵抗状態から低抵抗状態への抵抗値の変動が困難となり、書き込みおよび消去等の素子特性が低下する。このため、中間層を厚くし、抵抗値を低減することが求められる。しかしながら、上述したように中間層を厚くした場合には可動イオンが下部電極上に移動して酸化膜を形成しやすくなるため、素子抵抗が増大するという問題があった。これに対して、本実施の形態の記憶素子1では、イオン源層21と中間層23との間に遷移金属あるいはその窒化物を含むバリア層22を設けることにより、イオン源層21から過剰に供給される可動イオン例えばAlイオンの移動が抑制される。これにより、下部電極10表面における金属酸化膜例えばAlOxの形成が防止される。以上のように本実施の形態の記憶素子1では、イオン源層21と中間層23との間に遷移金属あるいはその窒化物を含むバリア層22を設けるようにしたので、イオン源層21から過剰に供給される可動イオン例えばAlイオンの移動が抑制され、下部電極10表面における金属酸化膜例えばAlOxの形成が防止される。即ち、中間層23の膜厚を保ちつつ、素子抵抗の上昇を防止することが可能となる。よって記憶素子1の抵抗値を抑えつつ、記憶素子1へのデータの書き込みおよび消去特性が向上する。[記憶装置]上記記憶素子1を多数、例えば列状やマトリクス状に配列することにより、記憶装置メモリを構成することができる。このとき、各記憶素子1に、必要に応じて、素子選択用のMOSトランジスタ、或いはダイオードを接続してメモリセルを構成し、更に、配線を介して、センスアンプ、アドレスデコーダ、書き込み消去読み出し回路等に接続すればよい。図2および図3は多数の記憶素子1をマトリクス状に配置した記憶装置メモリセルアレイの一例を表したものであり、図2は断面構成、図3は平面構成をそれぞれ表している。このメモリセルアレイでは、各記憶素子1に対して、その下部電極10側に接続される配線と、その上部電極30側に接続される配線とを交差するよう設け、例えばこれら配線の交差点付近に各記憶素子1が配置されている。各記憶素子1は、抵抗変化層24、イオン源層21および上部電極30の各層を共有している。すなわち、抵抗変化層24、イオン源層21および上部電極30それぞれは各記憶素子1に共通の層同一層により構成されている。上部電極30は、隣接セルに対して共通のプレート電極PLとなっている。一方、下部電極10は、メモリセル毎に個別に設けられることにより、隣接セル間で電気的に分離されており、各下部電極10に対応した位置に各メモリセルの記憶素子1が規定される。下部電極10は各々対応するセル選択用のMOSトランジスタTrに接続されており、各記憶素子1はこのMOSトランジスタTrの上方に設けられている。MOSトランジスタTrは、基板41内の素子分離層42により分離された領域に形成されたソース/ドレイン領域43とゲート電極44とにより構成されている。ゲート電極44の壁面にはサイドウォール絶縁層が形成されている。ゲート電極44は、記憶素子1の一方のアドレス配線であるワード線WLを兼ねている。MOSトランジスタTrのソース/ドレイン領域43の一方と、記憶素子1の下部電極10とが、プラグ層45、金属配線層46およびプラグ層47を介して電気的に接続されている。MOSトランジスタTrのソース/ドレイン領域43の他方は、プラグ層45を介して金属配線層46に接続されている。金属配線層46は、記憶素子1の他方のアドレス配線であるビット線BL図3参照に接続されている。なお、図3においては、MOSトランジスタTrのアクティブ領域48を鎖線で示しており、コンタクト部51は記憶素子1の下部電極10、コンタクト部52はビット線BLにそれぞれ接続されている。このメモリセルアレイでは、ワード線WLによりMOSトランジスタTrのゲートをオン状態として、ビット線BLに電圧を印加すると、MOSトランジスタTrのソース/ドレインを介して、選択されたメモリセルの下部電極10に電圧が印加される。ここで、下部電極10に印加された電圧の極性が、上部電極30プレート電極PLの電位に比して負電位である場合には、上述のように記憶素子1の抵抗値が低抵抗状態へと遷移する。これにより選択されたメモリセルに情報が書き込まれる。次に、下部電極10に、上部電極30プレート電極PLの電位に比して正電位の電圧を印加すると、記憶素子1の抵抗値が再び高抵抗状態へと遷移する。これにより選択されたメモリセルに書き込まれた情報が消去される。書き込まれた情報の読み出しを行うには、例えば、MOSトランジスタTrによりメモリセルを選択し、そのセルに対して所定の電圧または電流を印加する。このときの記憶素子1の抵抗状態により異なる電流または電圧を、ビット線BLあるいはプレート電極PLの先に接続されたセンスアンプ等を介して検出する。なお、選択したメモリセルに対して印加する電圧または電流は、記憶素子1の抵抗値の状態が遷移する電圧等の閾値よりも小さくする。本実施の形態の記憶装置では、上述のように各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能なPROM、電気的に消去が可能なEEPROM、或いは、高速に書き込み消去再生が可能な、いわゆるRAM等、いずれのメモリ形態でも適用することが可能である。[変形例]図4は本発明の変形例に係る記憶素子2の断面構成を表したものである。上記実施の形態と同一構成部分については同一符号を付してその説明は省略する。記憶素子2は、下部電極10第1電極、記憶層60および上部電極30第2電極をこの順に有し、記憶層60が上部電極30側からイオン源層61,中間層63,バリア層64および抵抗変化層62の順に積層された点が上記実施の形態と異なる。イオン源層61は、上述したイオン源層21と同様の構成、即ち、陽イオン化するAl、Cu、銀Ag,亜鉛Znおよび陰イオン化するカルコゲン元素と共に、Ti,Zr,Hf,V,Nb,Ta,Cr,MoおよびWからなる遷移金属の群のうちの少なくとも1種を含んでいる。また、中間層62および抵抗変化層63も同様に、上述した中間層23および抵抗変化層24と同様の構成を用いることができる。即ち、中間層62は、陰イオン成分と可動な陽イオン成分からなり、例えばAlTeの他に、CuTe,ZnTe,AgTe,MgTeや、また、陰イオン成分をTeの代わりに硫黄SあるいはセレンSe等のカルコゲン元素としてもよい。抵抗変化層63は、Ti,Zr,Hf,Ta,W等の遷移金属元素のうちの少なくとも1種を含む酸化物、酸窒化物、あるいは窒化物と、可動イオンであるAl,Cu,Ag,Znの酸化物からなり、その他にも高抵抗なGe,Mg,Si,希土類元素の酸化物を含んでいてもよい。バリア層64は、イオン源層61から下部電極側への可動イオンの移動を制御するものであり、中間層62と抵抗変化層63との間に設けられている。バリア層64の材料としては、上述したバリア層22と同様に、遷移金属あるいはその窒化物を少なくとも1種類用いることができる。具体的には、Cu,Ti,Zr,Hf,V,Nb,Ta,Cr,Mo,およびWが挙げられる。また、バリア層64の膜厚は0.1nmよりも厚く1nmより薄くすることが好ましい。本変形例の記憶素子2では、バリア層64を中間層62と抵抗変化層63との間に設けることにより、上記実施の形態の記憶素子1と同様の効果を得ることができる。[実施例]以下、本発明の具体的な実施例について説明する。上記実施の形態と同様にして図1および図4に示した記憶素子1,2を作製した。まず、下地にトランジスタを組み込んだTiNよりなる下部電極10をアルゴンプラズマによるクリーニングおよびプラズマ酸化をしたのち、下部電極10上にスパッタリング装置を用いて記録層20,60および上部電極30を形成した。電極径は150nmφとした。また、合金からなる層は、構成元素のターゲットを用いて同時に成膜した。続いて、上部電極30の表面に対してエッチングを行い、中間電位Vdd/2を与えるための外部回路接続用のコンタクト部分に接続されるように厚さ200nmの配線層Al層を形成した。そののち、ポストアニール処理として真空熱処理炉において、2時間、340°Cの加熱処理を施した。このようにして、図2および図3に示したメモリセルアレイとして組成および膜厚の異なる実験例1~12を作製した。なお、プラズマ酸化によって形成された抵抗変化層24,63の膜厚は、XRRXrayReflectometer:X線反射法やXPSXrayPhotoelectronSpectroscopy:X線光電子分光によって分析したところ約1nmであった。これら実験例1~12において、上部電極4に接続された上部配線をVdd/2の中間電位に接地し、選択するメモリセルのゲート電極即ちワード線WLに電圧を印加してオン状態とした。次に、トランジスタTrのソース/ドレイン13のうち、記憶素子10に接続されていない方に接続されている電極、即ちビット線BLに、パルス幅10ns、書き込み時の電流を約100μA、印加電圧を3.0Vを印加する書き込み動作を4kbitのメモリセルアレイに対して行い、その後に抵抗値を読み出した。続いて、ゲート電極に電圧を印加してオン状態にし、パルス幅10ns、消去時の電流を約100μA、印加電圧を2.0Vを印加する消去動作を行い、消去状態の抵抗値を読み出した。次いで、メモリセルアレイを2kbitずつ書き込み低抵抗状態および消去高抵抗状態を行い、各状態の抵抗分布と10kΩ以下の抵抗値に書き込みができるビットの動作割合を調べた。実験例1~12における各層の組成は以下のとおりである。実験例1,4~7の各層の積層順序は下部電極/抵抗変化層/中間層/バリア層/イオン源層/上部電極であり、実験例8~12の各層の積層順序は下部電極/抵抗変化層/バリア層/中間層/イオン源層/上部電極となっている。また、実験例2,3についてはバリア層が形成されていない。なお、実験例1~12における抵抗変化層TiOxの膜厚は約1nmであり、更に、1~2nmのAlOxが自己生成して抵抗変化層24,64となる。イオン源層21,61の膜厚は60nm、上部電極W30の膜厚は50nmである。バリア層22,62および中間層23,63の膜厚は表1に示す。実験例1TiN/TiOx/Te/Zr/CuZrTeAlGe/W実験例2TiN/TiOx/Te/CuZrTeAlGe/W実験例3TiN/TiOx/Te/CuZrTeAlGe/W実験例4TiN/TiOx/Te/Zr/CuZrTeAlGe/W実験例5TiN/TiOx/Te/Zr/CuZrTeAlGe/W実験例6TiN/TiOx/Te/Zr/CuZrTeAlGe/W実験例7TiN/TiOx/Te/Zr/CuZrTeAlGe/W実験例8TiN/TiOx/CuZr/Te/CuZrTeAlGe/W実験例9TiN/TiOx/CuZr/Te/CuZrTeAlGe/W実験例10TiN/TiOx/CuZr/Te/CuZrTeAlGe/W実験例11TiN/TiOx/CuZr/Te/CuZrTeAlGe/W実験例12TiN/TiOx/CuZr/Te/CuZrTeAlGe/W表1は、実験例1~12のバリア層22,62および中間層23,63の膜厚、消去抵抗高抵抗状態の抵抗値のメジアンおよび累積度数分布から求めた書き込み動作率の一覧である。図5は、実験例1~12の繰り返し試験後の抵抗分布累積度数分布を表したものである。まず、実験例1~3における書き込み動作率について比較する。中間層23の膜厚を5nmとした実験例3では書き込み動作率が99.95以上であった。これに対して、中間層23の膜厚を10nmとした実験例2では2程度しか書き込み動作ができなかった。これは、図5Bから明らかなように、中間層23の膜厚を厚くしたことにより素子抵抗が増大し、書き込み閾値電圧や電流が上昇したため書き込みができなくなったものと考えられる。一方、実験例1は中間層23の膜厚が10nmで実験例3と同様であるが、書き込み動作率は99.9であり、良好な動作特性を示した。これはイオン源層21と中間層23の間の界面にZrからなるバリア層22を設けたことにより、下部電極10側への過剰なAlイオンの拡散が抑制され、下部電極10と抵抗変化層24との界面における高抵抗膜AlOxの形成が抑制されたため素子抵抗の上昇が抑えられたものと考えられる。次に、実験例1および実験例3の低電流の動作について比較する。図7A,Bは、実験例1図7Aおよび実験例3図7Bについて書き込み/消去時の印加電圧を3.0V/2.0V、書き込み/消去時のパルス幅を10ns/10ns、電流を50μAとして106回の低電流繰り返し耐久試験を行った結果である。実験例1では106回以上の良好なデータ保持特性を示したのに対し、実験例3では102回程度でデータ保持特性が失われた。これは中間層23の厚みに起因したものであると考えられる。中間層23として厚さ10nmのTe層を積層させた実験例1では、Alイオンが移動しやすいためイオン源層成膜直後にAlTe層が形成される。AlTe層は厚いほど抵抗が高く、AlTe層により大きな電圧バイアスが分圧されるので、Alイオンの移動を促進する効果がある。よって、消去時に抵抗変化層24中に形成されたAlの伝導パスがイオン源層21へ戻りやすい。このため実験例1は実験例3よりも消去特性に優位性を示したと考えられる。以上のことから、バリア層22を設けたことにより中間層23の膜厚を厚くしても下部電極10側へのAlイオンの過剰な拡散が抑制され、Alイオンの移動度を保持したまま素子抵抗の上書が抑えられたことがわかる。即ち、バリア層22を設けることにより、記憶素子1の低抵抗化および低電流動作特性を両立することができる。また、実験例1および実験例4~7を用いてバリア層22の膜厚とメジアン抵抗および抵抗分離幅との関係を説明する。図8A,Bは、図5A,D~F,図6Aに示した結果をもとにバリア層22の膜厚とメジアン抵抗との関係図8Aおよびバリア層22の膜厚と抵抗分離幅との関係図8Bを表したものである。メジアン抵抗は、図8Aからわかるようにバリア層22の膜厚の増加に伴って小さくなる。即ち、バリア層22を設けることによって素子抵抗の上昇が抑えられたといえる。但し、図8Bからわかるように、バリア層22の膜厚が厚すぎると抵抗分離幅が小さくなり、抵抗分離特性が低くなる。実験例1の中間層23は実験例4~7と比較して膜厚が2倍厚いため素子抵抗が大きくなっていることが容易に推察される。以上の結果から、記憶素子1の低抵抗化および低電流動作特性を両立可能なバリア層22の膜厚は、少なくとも0.1nmよりも厚く1nmよりも薄いことが好ましいといえる。次に、中間層63と抵抗変化層64との間にバリア層62を設けた実験例8~12の膜厚とメジアン抵抗および抵抗分離幅との関係を説明する。図9A,Bは、図6B~Fに示した結果をもとにバリア層62の膜厚とメジアン抵抗との関係図9Aおよびバリア層22の膜厚と抵抗分離幅との関係図9Bを表したものである。メジアン抵抗は、図9Aからわかるように、上記実験例1,4~7と同様に、バリア層62の膜厚の増加に伴って小さくなる。具体的には、バリア層64を設けていない実験例387MΩに対して実験例8,11ではそれぞれ4.5MΩおよび71kΩと抵抗が小さくなっている。但し、バリア層の厚みを1nmとした実験例12は素子抵抗が低下し過ぎたことにより、図6Fに示したように書き込み動作率が低下した。具体的には事件例8~11の書き込み動作率が99.9以上であるのに対し、実験例12は67.7に低下した。また、図9A,Bから記憶素子2の低抵抗化および低電流動作特性を両立可能なバリア層22の膜厚は、上記実験例1,4~7と同様に、少なくとも0.1nmよりも厚く1nmよりも薄いことが好ましいといえる。また、図8A,Bおよび図9A,Bの結果から、バリア層22,62を設けることにより、その位置および材料に関係なく、記憶素子1,2の素子抵抗が低減されると共に、低電流動作特性が向上することがわかった。以上、実施の形態,変形例および実施例を挙げて本発明を説明したが、本発明は、上記実施の形態等に限定されるものではなく、種々変形することが可能である。例えば、上記実施の形態および変形例では、記憶素子1,2およびメモリセルアレイの構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。具体的には、上記実施の形態および変形例ではバリア層2262を1層イオン源層21と中間層23との間、または中間層63と抵抗変化層64との間に設けた例を挙げて説明したが、イオン源層と中間層との間および中間層と抵抗変化層との間の両方に設けてもよい。更に、例えば、上記実施の形態等において説明した各層の材料、または成膜方法および成膜条件などは限定されるものではなく、他の材料としてもよく、または他の成膜方法としてもよい。例えば、イオン源層21,61には、上記組成比率を崩さない範囲で、他の遷移金属元素、例えばTi,Hf,V,Nb,Ta,Cr,Mo,Wを添加してもよい。また、Cu,Agまたは亜鉛Zn以外にも、ニッケルNiなどを添加してもよい。"