半導体基板の1つの面側に二次元アレイ状に配列形成された複数の画素部を有し、前記半導体基板の他の面側からp半導体層、p-半導体層及びn-半導体層が順次形成されたエピタキシャル構造の裏面照射型固体撮像素子であって、前記複数の画素部が形成された画素領域から前記半導体基板の端面に向かって前記画素領域を順次囲むpウエル、nガードリング及びpガードリングが形成されたことを特徴とする裏面照射型固体撮像素子。前記pウエル、前記nガードリング及び前記pガードリングのそれぞれに電圧を印加するpウエル端子、nガードリング端子及びpガードリング端子と、前記p半導体層に電圧を印加する裏面端子とを有し、各端子に印加される電圧が、nガードリング端子電圧>pウエル端子電圧≧pガードリング端子電圧≧裏面端子電圧の関係であることを特徴とする請求項1に記載の裏面照射型固体撮像素子。請求項1又は請求項2に記載の裏面照射型固体撮像素子と、前記裏面照射型固体撮像素子を駆動する駆動回路と、前記裏面照射型固体撮像素子の複数の画素部からの信号を処理して映像信号を出力する信号処理回路とを備えたことを特徴とする撮像装置。しかしながら、特許文献4、5に開示されたものは、薄片化した基板の端面にボロンのイオン注入をして局所的にレーザアニールで活性化するという特別なプロセスを追加したものであった。そのため、特許文献4、5に開示されたものでは、薄片化した基板を1枚ずつ取り扱う必要があり、作製が困難であるという課題があった。本発明は、従来の課題を解決するためになされたものであり、従来の素子の作製プロセスに特別なプロセスを追加することなく、端面で発生した電子が画素部に混入することによって生じるノイズを低減することができる裏面照射型固体撮像素子及びそれを備えた撮像装置を提供することを目的とする。本発明の裏面照射型固体撮像素子は、半導体基板の1つの面側に二次元アレイ状に配列形成された複数の画素部を有し、前記半導体基板の他の面側からp半導体層、p-半導体層及びn-半導体層が順次形成されたエピタキシャル構造の裏面照射型固体撮像素子であって、前記複数の画素部が形成された画素領域から前記半導体基板の端面に向かって前記画素領域を順次囲むpウエル、nガードリング及びpガードリングが形成された構成を有している。この構成により、本発明の裏面照射型固体撮像素子は、複数の画素部が形成された画素領域から半導体基板の端面に向かって画素領域を順次囲むpウエル、nガードリング及びpガードリングが形成された構造なので、従来の素子の作製プロセスに特別なプロセスを追加することなく、製造することができる。また、この構成により、本発明の裏面照射型固体撮像素子は、端面で発生した電子の画素部混入を防止するので、端面で発生した電子が画素部に混入することによって生じるノイズを低減することができる。また、本発明の裏面照射型固体撮像素子は、前記pウエル、前記nガードリング及び前記pガードリングのそれぞれに電圧を印加するpウエル端子、nガードリング端子及びpガードリング端子と、前記p半導体層に電圧を印加する裏面端子とを有し、各端子に印加される電圧が、nガードリング端子電圧>pウエル端子電圧≧pガードリング端子電圧≧裏面端子電圧の関係である構成を有している。この構成により、本発明の裏面照射型固体撮像素子は、端面で発生した電子が画素部に混入することによって生じるノイズを低減することができる。本発明の撮像装置は、裏面照射型固体撮像素子と、前記裏面照射型固体撮像素子を駆動する駆動回路と、前記裏面照射型固体撮像素子の複数の画素部からの信号を処理して映像信号を出力する信号処理回路とを備えた構成を有している。この構成により、本発明の撮像装置は、裏面照射型固体撮像素子を備えるので、従来のものよりもノイズを低減した映像信号を得ることができる。本発明は、従来の素子の作製プロセスに特別なプロセスを追加することなく、端面で発生した電子が画素部に混入することによって生じるノイズを低減することができるという効果を有する裏面照射型固体撮像素子及びそれを備えた撮像装置を提供することができるものである。以下、本発明の実施形態について図面を用いて説明する。なお、本発明に係る裏面照射型固体撮像素子を、CCDChargeCoupledDeviceを有する撮像素子に適用した例を挙げて説明する。まず、本発明に係る裏面照射型固体撮像素子の一実施形態における構成について図1及び図2に基づき説明する。図1は、本実施形態における裏面照射型固体撮像素子100の平面模式図である。図2は、図1に示した線分S-Sにおける裏面照射型固体撮像素子100の端部の断面模式図である。図1、図2に示すように、本実施形態における裏面照射型固体撮像素子100は、複数の画素部10、画素領域20、pウエル30、nガードリング40、pガードリング50、酸化膜60、光電変換部80を有する。また、裏面照射型固体撮像素子100は、複数の画素部10が形成された側である半導体基板の表面101、光を入射する裏面102を有する。さらに、裏面照射型固体撮像素子100は、素子の外縁である4つの端面103~106を有する。ここで、図2にはX軸及びZ軸が図示されている。X軸の原点は、端面103から画素領域20側に向かって100μmの位置である。Z軸の原点は、素子表面側のシリコンとシリコン酸化膜の境界である。複数の画素部10は、半導体基板の1つの面表面101側に設けられた画素領域20に二次元アレイ状に配列されて形成されている。複数の画素部10は、それぞれ、CCD転送路11と、転送ゲート電極12とを備えている。画素領域20から各端面103~106に向かって、画素領域20を囲むように、pウエル30、nガードリング40及びpガードリング50が順次形成されている。pウエル30にはpウエル端子31が設けられている。nガードリング40にはnガードリング端子41が設けられている。pガードリング50にはpガードリング端子51が設けられている。半導体基板の表面101側には、pウエル端子31の配線32、nガードリング端子41の配線42、pガードリング50の配線52が、画素領域20から各端面103~106に向かって、画素領域20を囲むように形成されている。酸化膜60は、pウエル30、nガードリング40及びpガードリング50の上面に形成されている。光電変換部80は、半導体基板の他の面裏面102側から、p半導体層70、p-半導体層72及びn-半導体層73が順次形成された構成を有する。これら各層は、エピタキシャル成長法によって形成されたものである。p半導体層70には裏面端子71が設けられている。次に、前述の構成において、各端子に電圧を印加したとき、端面103に発生する電子の動きについて説明する。検討結果によれば、各端子に印加する電圧としては、例えば、pウエル端子31には8V、pガードリング端子51には0V、nガードリング端子41には27V、裏面端子71には0Vが好ましい。ここで、pガードリング端子51の印加電圧はpウエル端子31の印加電圧以下で裏面端子71の印加電圧以上であればよい。また、nガードリング端子41の印加電圧はpウエル端子31及びpガードリング端子51の各印加電圧よりも大きければよい。すなわち、各端子に印加される電圧が、[数1]の関係を有することが好ましい。[数1]nガードリング端子電圧>pウエル端子電圧≧pガードリング端子電圧≧裏面端子電圧なお、裏面端子71の印加電圧はpガードリング端子51の印加電圧以下で負電圧であってもよいが、両者間の電位差が大きくなることは好ましくない。[数1]に示した関係を有する印加電圧を各端子に印加した状態で、図2に示した端面103側の、p-半導体層72とn-半導体層73との接合面の点P1で電子と正孔の対が発生すると、電子及び正孔は次のように移動する。点Pで発生した正孔は、経路Qに沿って、裏面端子71に向かって移動する。一方、点Pで発生した電子は、経路Rに沿って、nガードリング40に向かって移動する。ここで、電子の移動について、計算機によるシミュレーション結果に基づき、図3を用いて説明する。図3は、図2に示した裏面照射型固体撮像素子100の断面における電位分布及び電荷転送のシミュレーション結果を示している。このシミュレーション結果は、図2に示した各端子に前述の電圧、すなわち、pウエル端子31に8V、pガードリング端子51に0V、nガードリング端子41に27V、裏面端子71に0Vを印加した場合の結果である。電位分布図における各線は等電位線を表している。電荷転送のシミュレーション結果点線は、キャリアが電子の場合のみを計算して表している。電子は、電界強度が最大となる方向に加速されるため、統計的には等電位線に対して垂直な方向に移動する。したがって、図3に示すように、点P1で発生した電子は、まず、等電位線に対して垂直な方向である図中上側に進み、点P2に達した後、点P2から等電位線に対して垂直な方向である経路Rに沿って進み、到着位置である点P3に移動する。この点P3は、nガードリング40内の一点である。図3に示したシミュレーション結果によれば、端面103の点P1において発生した電子が、画素部10に混入することはなく、点P1で発生した全ての電子が点P3に移動することとなる。したがって、裏面照射型固体撮像素子100は、端面103で発生した電子による、画素部10でのノイズ発生を防止することができる。次に、図4a、bは、図2に示した裏面照射型固体撮像素子100の断面における各点A~Fを結んだ線上の電位を模式的に示す図である。図4bは、電子のエネルギーに対する電位を示しており、図中の上方が低い電位、下方が高い電位を表している。図4bにおいて、点Aは裏面端子71の電位を表し、この電位は0Vである。点Bはn-半導体層73の電位を表している。この点Bは空乏化しており電位は3V程度である。点Cはpガードリング端子51の電位を表し、この電位は0Vである。点Dはnガードリング端子41の電位を表し、この電位は27Vである。点Eはpウエル端子31の電位を表し、この電位は8Vである。点Fは電子正孔対の発生位置の電位を表している。この点Fで発生した電子は、エネルギーの低い方、すなわち点Fから点Bを経て点Dに移動する。ここで、点Dから点Eへは電位の障壁があるので、電子は点Dから点Eには移動しない。したがって、点Fで発生した電子は、画素部10に混入せず、画素部10においてノイズを発生させない。なお、以上の説明では、端面103で発生する電子を例に挙げたが、裏面照射型固体撮像素子100は、他の端面104~106において発生する電子に対しても同様の効果が得られる。図1及び図2に示した画素領域20の周囲の各配線及び各端子の構造は、従来のCCD作製プロセスにおいてレイアウトを一部追加することで実現することができ、裏面照射型固体撮像素子100は、新たに特別な追加プロセスを必要としない。また、pウエル端子31、nガードリング端子41及びpガードリング端子51の各端子に電位を与える回路は、従来の駆動回路に端子数を増やすことで実現することができ、裏面照射型固体撮像素子100は、特別な駆動回路を必要としない。したがって、裏面照射型固体撮像素子100は、従来の作製方法をそのまま適用し、設計に新規構造を一部追加するだけで効果が得られる。以下、本実施形態における裏面照射型固体撮像素子100の作製方法の一例について具体的に説明する。はじめに、裏面照射型固体撮像素子100の作製に使用するnp二重エピタキシャル構造基板を作製する。このnp二重エピタキシャル構造基板の作製方法は、例えば、前述の特許文献3に記載されており、公知であるので説明を省略する。次に、np二重エピタキシャル構造基板の表面側に、pウエル30をイオン注入と活性化アニールにより形成する。イオン種にはボロンを使用する。pガードリング50のウエルも、マスクレイアウトに同部位のレイアウトを追加することにより、pウエル30を形成すると同時に同じプロセスで形成することができる。次に、CCD転送路11をイオン注入と活性化アニールにより形成する。イオン種にはヒ素又はリンを使用する。n型層のCCD転送路11とnガードリング40のパターンをマスクに描画することにより、CCD転送路11の形成と同じ工程でnガードリング40のn型層も同時に形成することができる。次に、pウエル30及びpガードリング50のコンタクトのための濃いドーピング層を形成する。pウエル30及びpガードリング50の濃いドーピングのためのパターンをマスクに描画することにより、両者は同じ工程で同時に形成することができる。そして、表面酸化、転送ゲート電極12の形成、酸化膜60の堆積を行う。次に、例えばフォトリソグラフィ法とエッチング法とを組み合わせて酸化膜60をパターニングし、pウエル端子31、pガードリング端子51を形成するためのコンタクトホールを酸化膜60に設け、引き続きnガードリング端子41を形成するためのコンタクトホールを酸化膜60に設ける。そして、pウエル端子31、nガードリング端子41及びpガードリング端子51の各配線とパッドを形成する。素子の各部位が形成された後、ウエハをブレードダイシングにより切断し、1枚ずつのチップとする。すなわち、素子の外周はブレードダイシングによる切断加工によって形成される。次に、裏面薄片化工程として、素子を研磨により200μm程度の厚さにした後、画素部10を開け、その周囲を隠すようなシールドを設け、選択エッチングによりp半導体層70を取り除いていく。p型濃度が下がり始めると選択エッチングがストップするので、平坦な鏡面の裏面102が得られる。その後、裏面102の周囲部分に裏面端子71を形成する。以上のプロセスにより、画素部10に発生するノイズを抑制する裏面照射型固体撮像素子100を形成することができる。この構造は、従来の裏面照射型固体撮像素子の作製プロセスを変更することなく、nガードリング40及びpガードリング50のレイアウトを従来のマスクレイアウトに追加することにより実現することができる。したがって、裏面照射型固体撮像素子100は、大量生産にも容易に対応することができる。以上のように、本実施形態における裏面照射型固体撮像素子100は、複数の画素部10が形成された画素領域20から各端面103~106に向かって画素領域20を順次囲むpウエル30、nガードリング40及びpガードリング50が形成された構造なので、従来の素子の作製プロセスに特別なプロセスを追加することなく、製造することができる。また、この構成により、本発明の裏面照射型固体撮像素子100は、各端面103~106で発生した電子が画素部10に混入することを防止できるので、各端面103~106で発生した電子が画素部10に混入することによって生じるノイズを低減することができる。本実施形態における裏面照射型固体撮像素子100は、例えばデジタルカメラ、デジタルビデオカメラ等の撮影装置に適用することができる。以下、本実施の形態における裏面照射型固体撮像素子100を有する撮像装置について図5を用いて説明する。図5は、本実施の形態における撮像装置を示すブロック構成図である。図5に示すように、本実施の形態における撮像装置200は、撮像部210、駆動回路220、アナログ信号処理部201、アナログデジタル変換以下AD変換という。部202、デジタル信号処理部203、映像信号メモリ204、表示部205を備えている。撮像部210は、レンズ211、裏面照射型固体撮像素子100を備えている。駆動回路220は、電圧印加部221、駆動クロック出力部222を備えている。なお、アナログ信号処理部201及びデジタル信号処理部203は、本発明に係る信号処理回路を構成する。また、図示を省略したが、撮像装置200は、プログラムに基づいて装置全体の制御を行う制御部を有する。裏面照射型固体撮像素子100は、図1、図2に示した構成を有しており、pウエル端子31、nガードリング端子41及びpガードリング端子51は、前述の[数1]に示した関係を有する各電圧を電圧印加部221から入力する。また、裏面照射型固体撮像素子100に設けられたCCD転送路11及び転送ゲート電極12は、信号電荷の転送を制御する駆動クロックを駆動クロック出力部222から入力する。前述の構成により、裏面照射型固体撮像素子100は、レンズ211を通過した光信号を複数の画素部10で受光し、受光信号をアナログ信号処理部201に出力する。アナログ信号処理部201は、撮像部210から出力されるアナログ信号を自動利得調整AGCや相関二重サンプリング処理等のアナログ信号処理を行って、AD変換部202に出力する。AD変換部202は、アナログ信号処理部201が出力するアナログ信号をデジタル信号に変換し、デジタル信号処理部203に出力する。デジタル信号処理部203は、補間処理やホワイトバランス補正、RGB/YC変換処理等のデジタル信号処理を行って、映像信号メモリ204に出力する。映像信号メモリ204は、デジタル信号処理部203からのデジタル値の映像信号を入力して記憶するとともに、表示部205及び外部装置図示省略に映像信号を出力する。表示部205は、例えば、映像信号出力装置や液晶ディスプレイで構成され、映像信号メモリ204が記憶した映像信号を表示する。以上のように、撮像装置200は、画素部10に生じるノイズを低減することができる裏面照射型固体撮像素子100を具備することにより、従来のものよりもノイズを低減した映像信号を得ることができる。なお、前述の実施形態において、本発明に係る裏面照射型固体撮像素子をCCD型の撮像素子に適用した例を挙げて説明したが、本発明はこれに限定されるものではなく、例えばCMOS型の撮像素子に適用することもできる。