電圧源端子と連通する第1端子を有する第1インダクタと、前記第1インダクタの第2端子と連通するドレイン端子を有する第1トランジスタと、前記第1トランジスタのソース端子と連通するソース端子を有する第2トランジスタと、前記第2トランジスタのドレイン端子と連通する第1端子および基準電位と連通する第2端子を有する第2インダクタとを備え、前記第1トランジスタおよび前記第2トランジスタの前記ドレイン端子は、互いに容量結合されているクラスAB増幅器。前記第1トランジスタおよび前記第2トランジスタの前記ソース端子と連通する第1端子を有する第1キャパシタンスをさらに備え、前記第1キャパシタンスの第2端子は、前記クラスAB増幅器の電圧入力と連通する請求項1に記載のクラスAB増幅器。前記第1トランジスタおよび前記第2トランジスタのゲート端子と連通する第1端子を有する第1キャパシタンスをさらに備え、前記第1キャパシタンスの第2端子は、前記クラスAB増幅器の電圧入力と連通する請求項1に記載のクラスAB増幅器。前記第1インダクタと並列に接続された第1可変キャパシタンスと、前記第2インダクタと並列に接続された第2可変キャパシタンスとをさらに備える請求項1に記載のクラスAB増幅器。前記第1トランジスタの前記ドレイン端子と連通する第1端子および前記第2トランジスタの前記ドレイン端子と連通する第2端子を有する第1キャパシタンスをさらに備える請求項1に記載のクラスAB増幅器。前記第1トランジスタの前記ドレイン端子と連通する第1端子を有するN個のキャパシタンスと、前記N個のキャパシタンスの第2端子とそれぞれ連通する第1端子および前記第2トランジスタの前記ドレイン端子と連通する第2端子を有するN個の抵抗とをさらに備え、Nは、ゼロより大きい整数である請求項1に記載のクラスAB増幅器。前記電圧源端子と連通する第1端子を有する第3インダクタと、前記第3インダクタの第2端子と連通するドレイン端子を有する第3トランジスタと、前記第3トランジスタのソース端子と連通するソース端子を有する第4トランジスタと、前記第4トランジスタのドレイン端子と連通する第1端子および基準電位と連通する第2端子を有する第4インダクタとをさらに備え、前記第3トランジスタおよび前記第4トランジスタの前記ドレイン端子は、容量結合されている請求項1に記載のクラスAB増幅器。互いに直列に接続され、前記第1トランジスタおよび前記第2トランジスタの前記ドレイン端子にそれぞれ並列に接続された第1キャパシタンスおよび第2キャパシタンスと、互いに直列に接続され、前記第3トランジスタおよび前記第4トランジスタの前記ドレイン端子にそれぞれ並列に接続された第3キャパシタンスおよび第4キャパシタンスとをさらに備える請求項7に記載のクラスAB増幅器。前記第1キャパシタンスと前記第2キャパシタンスとの間と、前記第1トランジスタおよび前記第2トランジスタの前記ソース端子とに接続された第1端子、および前記第3キャパシタンスと前記第4キャパシタンスとの間と、前記第3トランジスタおよび前記第4トランジスタの前記ソース端子とに接続された第2端子を有する第5キャパシタンスをさらに備える請求項8に記載のクラスAB増幅器。前記第1キャパシタンスおよび前記第2キャパシタンスの第1端子と連通する一端を有する第6キャパシタンスと、前記第3キャパシタンスおよび前記第4キャパシタンスの第1端子と連通する一端を有する第7キャパシタンスとをさらに備える請求項9に記載のクラスAB増幅器。入力信号と連通するゲート端子を有する第3トランジスタと、前記第3トランジスタの端子と連通するタンク回路と、前記第3トランジスタの前記端子と、前記第1トランジスタおよび前記第2トランジスタの前記ソース端子とに連通する整合回路とを有する入力ドライバをさらに備える請求項1に記載のクラスAB増幅器。前記第1トランジスタおよび前記第2トランジスタの前記ソース端子と連通する第1端子を有する第1キャパシタンスと、前記第3トランジスタおよび前記第4トランジスタの前記ソース端子と連通する第1端子を有する第2キャパシタンスと、前記第1キャパシタンスおよび前記第2キャパシタンスの第2端子と連通する第5インダクタとをさらに備える請求項7に記載のクラスAB増幅器。差動入力信号の第1極性と連通するゲート端子および前記第1キャパシタンスの前記第2端子と連通する第1端子を有する第5トランジスタと、前記差動入力信号の第2極性と連通するゲート端子および前記第2キャパシタンスの前記第2端子と連通する第1端子を有する第6トランジスタとをさらに備える請求項12に記載のクラスAB増幅器。前記第1インダクタ、前記第2インダクタ、前記第3インダクタ、および前記第4インダクタとそれぞれ結合された第5インダクタ、第6インダクタ、第7インダクタ、および第8インダクタを有する電力結合器をさらに備える請求項7に記載のクラスAB増幅器。前記電力結合器に接続されたアンテナをさらに備える請求項14に記載のクラスAB増幅器。前記第1トランジスタ、前記第2トランジスタ、前記第3トランジスタ、および前記第4トランジスタ、ならびに前記第1インダクタ、前記第2インダクタ、前記第3インダクタ、および前記第4インダクタは第1ループに接続され、前記第5インダクタ、前記第6インダクタ、前記第7インダクタ、および前記第8インダクタは、前記第1ループの外側および内側の一方に配置された第2ループに接続される請求項14に記載のクラスAB増幅器。前記第1トランジスタおよび前記第2トランジスタの前記ソース端子と連通する第1端子を有する第1キャパシタンスと、前記第3トランジスタおよび前記第4トランジスタの前記ソース端子と連通する第1端子を有する第2キャパシタンスと、前記第1キャパシタンスおよび前記第2キャパシタンスの第2端子と連通する第5インダクタとをさらに備え、前記第1トランジスタ、前記第2トランジスタ、前記第3トランジスタ、および前記第4トランジスタ、ならびに前記第1インダクタ、前記第2インダクタ、前記第3インダクタ、および前記第4インダクタは第1ループに接続され、前記第5インダクタ、前記第6インダクタ、前記第7インダクタ、および前記第8インダクタは、前記第1ループの外側および内側の一方に配置された第2ループに接続され、前記第5インダクタは、8の字形に配置される請求項14に記載のクラスAB増幅器。前記第5インダクタは、前記第1ループおよび前記第2ループの内側に配置される請求項17に記載のクラスAB増幅器。前記第1キャパシタンスおよび前記第2キャパシタンスならびに前記第5インダクタは、前記クラスAB増幅器の中心周波数において第1インピーダンスを有し、前記クラスAB増幅器の第2高調波周波数および第3高調波周波数においてそれぞれ第2インピーダンスおよび第3インピーダンスを有し、前記第2インピーダンスおよび前記第3インピーダンスは、前記第1インピーダンスより高い請求項12に記載のクラスAB増幅器。前記第1トランジスタはNMOSトランジスタであり、前記第2トランジスタはPMOSトランジスタである請求項1に記載のクラスAB増幅器。電圧源端子と連通する第1端子を有する第1インダクタと、前記第1インダクタの第2端子と連通するドレイン端子を有する第1トランジスタと、前記第1トランジスタのソース端子と連通するソース端子を有する第2トランジスタと、前記第2トランジスタのドレイン端子と連通する第1端子および基準電位と連通する第2端子を有する第2インダクタと、前記電圧源端子と連通する第1端子を有する第3インダクタと、前記第3インダクタの第2端子と連通するドレイン端子を有する第3トランジスタと、前記第3トランジスタのソース端子と連通するソース端子を有する第4トランジスタと、前記第4トランジスタのドレイン端子と連通する第1端子および基準電位と連通する第2端子を有する第4インダクタとを備え前記第1トランジスタおよび前記第3トランジスタの前記ドレイン端子は容量結合されており、前記第2トランジスタおよび前記第4トランジスタの前記ドレイン端子は容量結合されており、差動信号の第1極性が前記第1トランジスタおよび前記第3トランジスタのゲートに入力され、前記差動信号の第2極性が前記第2トランジスタおよび前記第4トランジスタのゲートに入力されるクラスAB増幅器。クラスAB増幅器は、電圧源端子と連通する第1端子を有する第1インダクタを備える。第1トランジスタは、第1インダクタの第2端子と連通するドレイン端子を有する。第2トランジスタは、第1トランジスタのソース端子と連通するソース端子を有する。第2インダクタは、第2トランジスタのドレイン端子と連通する第1端子および基準電位と連通する第2端子を有する。第1トランジスタおよび第2トランジスタのドレイン端子は、互いに容量結合されている。他の観点では、第1キャパシタンスは、第1トランジスタおよび第2トランジスタのソース端子に連通する第1端子を有する。第1キャパシタンスの第2端子は、クラスAB増幅器の電圧入力と連通している。他の観点では、第1キャパシタンスは、第1トランジスタおよび第2トランジスタのゲート端子と連通する第1端子を有する。第1キャパシタンスの第2端子は、クラスAB増幅器の電圧入力と連通している。他の観点では、第1可変キャパシタンスは、第1インダクタと並列に接続されている。第2可変キャパシタンスは、第2インダクタと並列に接続されている。第1キャパシタンスは、第1トランジスタのドレイン端子と連通する第1端子および第2トランジスタのドレイン端子と連通する第2端子を有する。他の観点では、N個のキャパシタンスは、第1トランジスタのドレイン端子と連通する第1端子を有する。N個の抵抗は、N個のキャパシタンスの第2端子とそれぞれ連通する第1端子および第2トランジスタのドレイン端子と連通する第2端子を有し、Nはゼロより大きい整数である。他の観点では、第3インダクタは、電圧源端子と連通する第1端子を有する。第3トランジスタは、第3インダクタの第2端子と連通するドレイン端子を有する。第4トランジスタは、第3トランジスタのソース端子と連通するソース端子を有する。第4インダクタは、第4トランジスタのドレイン端子と連通する第1端子および基準電位と連通する第2端子を有する。第3トランジスタおよび第4トランジスタのドレイン端子は、容量結合されている。他の観点では、第1キャパシタンスおよび第2キャパシタンスは、互いに直列に接続され、第1トランジスタおよび第2トランジスタのドレイン端子とそれぞれ並列に接続されている。第3キャパシタンスおよび第4キャパシタンスは、互いに直列に接続され、第3トランジスタおよび第4トランジスタのドレイン端子とそれぞれ並列に接続されている。他の観点では、第5キャパシタンスは、第1キャパシタンスと第2キャパシタンスとの間と、第1トランジスタおよび第2トランジスタのソース端子とに接続された第1端子を有する。第5キャパシタンスは、第3キャパシタンスと第4キャパシタンスとの間と、第3トランジスタおよび第4トランジスタのソース端子とに接続された第2端子を有する。第6キャパシタンスは、第1キャパシタンスおよび第2キャパシタンスの第1端子と連通する一端を有する。第7キャパシタンスは、第3キャパシタンスおよび第4キャパシタンスの第1端子と連通する一端を有する。他の観点では、入力ドライバは、入力信号と連通するゲート端子を有する第3トランジスタと、第3トランジスタの端子と連通するタンク回路と、第3トランジスタの上記端子ならびに第1トランジスタおよび第2トランジスタのソース端子に連通する整合回路とを備える。他の観点では、第1キャパシタンスは、第1トランジスタおよび第2トランジスタのソース端子と連通する第1端子を有する。第2キャパシタンスは、第3トランジスタおよび第4トランジスタのソース端子と連通する第1端子を有する。第5インダクタは、第1キャパシタンスおよび第2キャパシタンスの第2端子と連通する。他の観点では、第5トランジスタは、差動入力信号の第1極性と連通するゲート端子および第1キャパシタンスの第2端子と連通する第1端子を有する。第6トランジスタは、差動入力信号の第2極性と連通するゲート端子および第2キャパシタンスの第2端子と連通する第1端子を有する。他の観点では、電力結合器は、第1、第2、第3、および第4インダクタにそれぞれ結合された第5、第6、第7、および第8インダクタを備える。アンテナが電力結合器に接続される。第1、第2、第3、および第4トランジスタ、ならびに第1、第2、第3、および第4インダクタは、第1ループに接続される。第5、第6、第7、および第8インダクタは、第1ループの内側および外側の一方に配置された第2ループに接続される。他の観点では、第1キャパシタンスは、第1トランジスタおよび第2トランジスタのソース端子と連通する第1端子を有する。第2キャパシタンスは、第3トランジスタおよび第4トランジスタのソース端子と連通する第1端子を有する。第5インダクタは、第1キャパシタンスおよび第2キャパシタンスの第2端子と連通する。第1、第2、第3、および第4トランジスタならびに第1、第2、第3、および第4インダクタは、第1ループに接続される。第5、第6、第7、および第8インダクタは、第1ループの内側および外側の一方に配置された第2ループに接続される。第5インダクタは、8の字形に配置される。第5インダクタは、第1ループおよび第2ループの内側に位置付けられる。他の観点では、第1キャパシタンスおよび第2キャパシタンス、ならびに第5インダクタは、クラスAB増幅器の中心周波数において第1インピーダンスを有し、クラスAB増幅器の第2の高調波周波数および第3の高調波周波数においてそれぞれ第2インピーダンスおよび第3インピーダンスを有する。第2インピーダンスおよび第3インピーダンスは、第1インピーダンスより高い。第1トランジスタはNMOSトランジスタであり、第2トランジスタはPMOSトランジスタである。クラスAB増幅器は、電圧源端子と連通する第1端子を有する第1インダクタを備える。第1トランジスタは、第1インダクタの第2端子と連通するドレイン端子を有する。第2トランジスタは、第1トランジスタのソース端子と連通するソース端子を有する。第2インダクタは、第2トランジスタのドレイン端子と連通する第1端子および基準電位と連通する第2端子を有する。第3インダクタは、電圧源端子と連通する第1端子を有する。第3トランジスタは、第3インダクタの第2端子と連通するドレイン端子を有する。第4トランジスタは、第3トランジスタのソース端子と連通するソース端子を有する。第4インダクタは、第4トランジスタのドレイン端子と連通する第1端子および基準電位と連通する第2端子を有する。第1トランジスタおよび第3トランジスタのドレイン端子は、容量結合されている。第2トランジスタおよび第4トランジスタのドレイン端子は、容量結合されている。差動信号の第1極性は、第1トランジスタおよび第3トランジスタのゲートに入力され、差動信号の第2極性は、第2トランジスタおよび第4トランジスタのゲートに入力される。本開示のさらなる応用領域が、詳細な説明、特許請求の範囲、および図面から明らかになるであろう。詳細な説明および特定の実施例は、例示目的だけに意図されており、本開示の範囲を限定することは意図されていない。以下の記載は、本質的に例示だけを目的としており、開示およびその応用法もしくは利用法を限定することは全く意図していない。本明細書で使用されるA、B、およびCのうち少なくとも1つという文言は、非排他的論理ORを用いる論理AまたはBまたはCを意味するものと解されるべきである。方法に含まれる段階は、本開示の原理を変化させることなく別の順序で実行してもよい。図1および図2を参照すると、一方が接地されたsingle-ended構成のプッシュ-プルクラスAB増幅器50および100が示されている。図1では、増幅器50は、共通ゲート構成に配置されている。増幅器50は、直列に接続された第1インダクタL1、第1トランジスタT1、第2トランジスタT2、および第2インダクタL2を備える。第1トランジスタT1はNMOSトランジスタであってよく、第2トランジスタT2はPMOSトランジスタであってよいが、その他の種類のトランジスタを使用することもできる。トランジスタT1およびT2の入力は、ACグラウンド、別のバイアス、または基準信号に接続されてよい。可変キャパシタンスC1およびC2を、それぞれインダクタL1およびL2に並列に接続してよい。インダクタL1は、基準電位にVddに接続されてよい。インダクタL2は、接地電位Vssに接続されてよい。キャパシタンスCcmを、第1トランジスタT1および第2トランジスタT2のドレイン端子に接続してよい。入力信号は、入力キャパシタンスCinを介して、第1トランジスタT1および第2トランジスタT2のソース端子に印加されてよい。出力信号Vo1およびVo2は、キャパシタンスCcmの端子間で取り出してよい。図2では、プッシュ-プルクラスAB増幅器100が示されている。増幅器100は、共通ソース構成に配置されている。トランジスタT1およびT2のソース端子は、ACグラウンド、別のバイアス、または基準信号に接続されてよい。増幅器100は、入力信号Vinが第1トランジスタT1および第2トランジスタT2のゲートに印加される点を除いて、増幅器50と同様である。図1および図2の両方において、キャパシタンスCcmにより、偶数次高調波の逆位相が相殺されるので、出力信号Vo1およびVo2から偶数次高調波が除去される。キャパシタンスCcmは、トランジスタの不整合を補償し、歪みを減少させる性質がある。従来の電力増幅器と異なり、増幅器50および100は、電圧振幅が2Vddより高くなる可能性がある。トランジスタT1とトランジスタT2との間のソースノードはフローティング状態にあり、低い側の電圧はグラウンドを下回る場合がある。キャパシタンスCcmの値は、キャパシタンスC1およびC2よりも大きくなるよう選択してよい。出力信号Vo1およびVo2は、任意の適切な方法で再結合してよい。一例では、以下に記載するように、変圧器を介した誘導結合を用いて出力信号Vo1およびVo2を再結合してよい。図3を参照すると、別のプッシュ-プルクラスAB増幅器150が示されている。キャパシタンスCcmは、第1トランジスタT1と第2トランジスタT2との間に並列に接続されたキャパシタンスおよび抵抗の1つ以上の直列接続対に置き換えられている。特に、キャパシタンスC31、C32、、およびC3Nは、キャパシタンスR11、R12、、およびR1Nとそれぞれ直列に接続されており、Nはゼロより大きい整数である。いくついかの実施例では、キャパシタンスC31、C32、、およびC3Nは、同じ値または異なる値を有するよう選択される。いくつかの実施例では、抵抗R11、R12、、およびR1Nは、同じ値または異なる値を有するよう選択される。キャパシタンスおよび抵抗の使用により、振動が減少する傾向がある。図4を参照すると、別のプッシュ-プルクラスAB増幅器200が示されている。増幅器200は、図3の増幅器150の差動型の実施例である。増幅器200は、直列に接続された第3インダクタL3、第3トランジスタT3、第4トランジスタT4、および第4インダクタL4をさらに備える。第4トランジスタT4はNMOSトランジスタであってよく、第3トランジスタT3はPMOSトランジスタであってよいが、他の種類のトランジスタを使用することもできる。トランジスタT1、T2、T3、およびT4の入力は、ACグラウンド、別のバイアス、または参照信号に接続されてよい。可変キャパシタンスC3およびC4は、インダクタL3およびL4とそれぞれ並列に接続されてよい。インダクタL4は、基準電位Vddに接続されてよい。インダクタL3は、接地電位Vssに接続されてよい。差動入力信号は、入力キャパシタンスCinを介して第3トランジスタT3および第4トランジスタT4のソース端子に印加されてよい。出力信号Vo3およびVo4は、第3トランジスタT3および第4トランジスタT4の端子間で取り出してよい。キャパシタンスC51、C52、、およびC5Nが、抵抗R11、R12、、およびR1Nとそれぞれ直列に接続されており、Nはゼロより大きい整数である。キャパシタンスC51、C52、、およびC5Nと、抵抗R11、R12、、およびR1Nとの1つ以上の対が、第1トランジスタT1と第2トランジスタT2との間に並列に接続されている。キャパシタンスC61、C62、、およびC6Nが、抵抗R21、R22、、およびR2Nとそれぞれ直列に接続されており、Nはゼロより大きい整数である。キャパシタンスC61、C62、、およびC6Nと、抵抗R21、R22、、およびR2Nとの1つ以上の対が、第3トランジスタT3と第4トランジスタT4との間に並列に接続されている。図5を参照すると、別のプッシュ-プル増幅器250が示されている。追加的なキャパシタンスC5からC11を設けてよい。キャパシタンスC5およびC6は、共通モードキャパシタンスCcmの一方に取って代わっており、互いに直列に接続され、トランジスタT1およびT2に並列に接続されている。キャパシタンスC7およびC8は、共通モードキャパシタンスCcmの他方に取って代わっており、互いに直列に接続され、トランジスタT3およびT4に並列に接続されている。キャパシタンスC10の一端は、キャパシタンスC5およびC6の第1端子と、トランジスタT1およびT2のソース端子とに接続されている。キャパシタンスC10の他端は、キャパシタンスC7およびC8の第1端子と、トランジスタT3およびT4のソース端子とに接続されている。可変キャパシタンスC11の一端は、キャパシタンスC6の第2端子と、トランジスタT2のドレイン端子とに接続されている。可変キャパシタンスC11の他端は、キャパシタンスC8の第2端子と、トランジスタT3のドレイン端子とに接続されている。可変キャパシタンスC9の一端は、キャパシタンスC5の第2端子と、トランジスタT1のドレイン端子とに接続されている。可変キャパシタンスC9の他端は、キャパシタンスC7の第2端子と、トランジスタT4のドレイン端子とに接続されている。たとえば、誘導結合ループをインダクL1、L2、L3、およびL4に結合して、アンテナ等の出力を駆動してよい。図6を参照すると、別のプッシュ-プルクラスAB増幅器270が示されており、これは電力結合器280を備えている。増幅器270は、直列に接続された第1インダクタL1、第1トランジスタT1、第2トランジスタT2、および第2インダクタL2を備えている。増幅器270は、直列に接続された第3インダクタL3、第3トランジスタT3、第4トランジスタT4、および第4インダクタL4をさらに備えている。キャパシタンスC1、C2、C3、およびC4は、インダクタL1、L2、L3、およびL4と並列に配置された可変キャパシタンスであってよい。共通モードキャパシタンスC5およびC6が、トランジスタT1およびT2と、トランジスタT3およびT4とに、それぞれ並列に配置されている。電力結合器280は、第1、第2、第3、および第4のインダクタL1、L2、L3、およびL4にそれぞれ結合されて第1、第2、第3、および第4の変圧器を形成する第1、第2、第3、および第4のインダクタS1、S2、S3、およびS4を有する。いくつかの例では、出力はアンテナ不図示もしくはその他の負荷に結合されてよい。図7を参照すると、一方が接地された増幅器50の入力ドライバ300の例が示されている。整合回路matchingnetwork304は、キャパシタンスCinおよびインダクタL3を有する。タンク回路306は、インダクタL4およびキャパシタンスC3を有する。入力信号Vinは、トランジスタT3のゲートに入力される。タンク回路306および整合回路304は、入力信号をトランジスタT1およびT2のソースに結合する。図8を参照すると、差動増幅器350の入力ドライバ340の例が示されている。増幅器350は、増幅器50の要素を備えている。増幅器350は、直列に接続された第3インダクタL3、第3トランジスタT3、第4トランジスタT4、および第4インダクタL4をさらに備えている。トランジスタT1、T2、T3、およびT4の入力は、ACグラウンド、別のバイアス、または基準信号に接続されてよい。可変キャパシタンスC3およびC4は、インダクタL3およびL4とそれぞれ並列に接続されてよい。インダクタL4は、基準電位Vddに接続されてよい。インダクタL3は、接地電位Vssに接続されてよい。キャパシタンスC5、インダクタLin、およびキャパシタンスC6が、トランジスタT1およびT2のソースと、トランジスタT3およびT4のソースとの間に直列に接続されている。トランジスタT5およびT6のドレインまたはソースが、インダクタLinと、キャパシタンスC5およびC6との間にそれぞれ接続されている。トランジスタT5およびT6のドレインまたはソースは、Vssに接続されている。差動入力信号の一方の極性VinがトランジスタT5のゲートに結合され、差動入力信号の他方の極性Vin-がトランジスタT6のゲートに結合される。インダクタLinは、バイアス信号、基準電位、または接地電位に接続されてよい中心タップを有してよい。キャパシタンスC5およびC6、並びにインダクタLinにより設けられる接続によって、ソースディジェネレーションが提供される。この接続によって、中心周波数では短絡等の低インピーダンス接続が提供され、その他の周波数ではより高いインピーダンスでの接続が提供される。たとえば、この接続では、第2および第3の高調波周波数harmonicfrequenciesにおいて、インピーダンスが高くなる。図9を参照すると、別のプッシュ-プルクラスAB増幅器600が示されており、これは電力結合器630を備えている。増幅器600は、直列に接続された第1インダクタL1、第1トランジスタT1、第2トランジスタT2、および第2インダクタL2を備えている。増幅器600は、直列に接続された第3インダクタL3、第3トランジスタT3、第4トランジスタT4、および第4インダクタL4をさらに備えている。第1キャパシタンスC1、インダクタLin、および第2キャパシタンスC2が直列に接続されている。第1キャパシタンスC1は、第1トランジスタT1および第2トランジスタT2のソース端子にも接続されている。第2キャパシタンスC2は、第3トランジスタT3および第4トランジスタT4のソース端子にも接続されている。キャパシタンスC3が、トランジスタT1およびT3のドレインに接続されている。キャパシタンスC4が、トランジスタT2およびT4のドレインに接続されている。差動信号の第1極性VinがトランジスタT1およびT3のゲートに入力される。差動信号の第2極性Vin-がトランジスタT2およびT4のゲートに入力される。電力結合器630は、第1、第2、第3、および第4インダクタL1、L2、L3、およびL4にそれぞれ結合されて、第1、第2、第3、および第4変圧器を形成する第1、第2、第3、および第4インダクタS1、S2、S3、およびS4を備えている。いくつかの例では、出力は、アンテナ不図示または別の負荷に結合してよい。図10を参照すると、増幅器600および電力結合器630の例示的な見取り図が示されている。第1ループ704は、第1、第2、第3、および第4インダクタS1、S2、S3、およびS4を有する。第2ループ708によって、トランジスタ対VddおよびVssへの接続が設けられる。第1および第2ループ704および708は、円形、楕円形、長方形、正方形、もしくはその他の一般的な閉形状を有してよい。インダクタLinは、第1および第2ループ704および708の内側または外側に配置されてよい。インダクタLinは、8の字形を有してよい。第1ループ704は、平面図において、第2ループ708の内側または外側に配置されてよい。第1ループ704の電流は、インダクタS1、S2、S3、およびS4を同一方向に流れる。たとえば図5および図6には2本の脚legが示されているが、追加的なトランジスタ対を有する追加的な脚を用いることができる。図11を参照すると、4つのトランジスタ対用の増幅器730および電力結合器740の例示的な見取り図が示されている。第1ループ744は、第2ループ748のインダクタに結合するインダクタを有する。あくまでもたとえばであるが、第1および第2ループ744および748は、円形、楕円形、長方形、正方形、もしくはその他の一般的な閉形状を有してよい。インダクタLinは、第1および第2のループ744および748の内側または外側に配置されてよい。第1ループ744は、平面図において、第2ループ748の内側または外側に配置されてよい。本開示の広範な教示は、多様な形態で実施することができる。したがって、本開示は特定の例を含むが、図面、明細書、および以下の特許請求の範囲を検討することでその他の変更が明らかになるので、本開示の真の範囲をこれらに限定するべきでない。