"結晶化されたSixGe1-x0≦x<1層を含む第1の電極と、金属元素を含む第2の電極と、前記第1及び第2の電極間に配置され、アモルファスSi層を含む可変抵抗部と、前記第1、第2の電極に電圧を印加する制御回路とを具備する記憶装置。前記第1の電極及び前記アモルファスSi層間に、Siもしくは金属の酸化物、酸窒化物もしくは窒化物絶縁層をさらに具備する請求項1に記載の記憶装置。前記第1の電極は、前記SixGe1-x層及び前記アモルファスSi層間に、結晶化されたSi層を有する請求項1または2に記載の記憶装置。前記SixGe1-xx=0を除く層は、その組成に濃度勾配を有し、前記アモルファスSiに最も近い部分でSi濃度が最も高い請求項1乃至3のいずれか1項に記載の記憶装置。実施形態は、アモルファスシリコンを記憶部に用いる記憶装置のセット電圧を低減可能な技術を提案する。実施形態によれば、記憶装置は、結晶化されたSixGe1-x0≦x<1層を含む第1の電極と、金属元素を含む第2の電極と、前記第1及び第2の電極間に配置され、アモルファスSi層を含む可変抵抗部と、前記アモルファスSi層内の前記金属元素を含むフィラメントの長さを制御する制御回路とを備える。a-Siメモリは、p型シリコン電極と、AgやCu等の金属電極とにより、可変抵抗部となるアモルファスシリコンを挟んだ2端子素子のメモリである。a-Siメモリにおいては、アモルファスシリコンとp型シリコン電極との間に伝導帯オフセットが生じている。その結果、p型シリコン電極を固定電位とし、Ag等の金属電極に正電圧を印加すると、p型シリコン電極は空乏化し、電圧が分配される。つまり、p型シリコン電極が空乏化された分の電圧だけa-Siメモリのスイッチングには高電圧が必要となる。また、a-Siメモリのメモリセルは、可変抵抗部にアモルファスシリコン、p型シリコン電極に単結晶シリコン又は多結晶シリコン、と2種類の結晶相のSiを積層する構造をとる。この場合、p型シリコン電極の活性化アニール時に、可変抵抗部のアモルファスシリコンが結晶化し、メモリセルの体積変化と導電性変化により、メモリセルの特性が変化する、という問題が発生する。以下、図面を参照しながら実施形態を説明する。[基本構成]実施形態は、アモルファスSiを記憶部可変抵抗部に用いる記憶装置例えば、抵抗変化メモリ等の不揮発性半導体記憶装置、プローブ等のアクセス機構により記録部をアクセスする次世代記憶装置等に適用される。このような記憶装置において、記憶部を、結晶化されたSixGe1-x0≦x<1層を含む第1の電極と、金属元素を含む第2の電極と、第1及び第2の電極間に配置され、アモルファスSi層を含む可変抵抗部とにより構成する。そして、第1及び第2の電極間に印加する電圧により、アモルファスSi層内に発生する、第2の電極内に含まれる金属元素から構成されるフィラメントの長さや太さ等の形状を制御し、書き込みセット/消去リセット動作を行う。従来は、図4、5に示すように、第1の電極に、結晶化されたSi層を用いていたため、第一に、その結晶化されたSi層とアモルファスSi層との伝導帯オフセットが大きく、セット動作時に大きなセット電圧が必要とされた。また、第二に、その結晶化されたSi層を形成するときのアニールにより、意図せず、可変抵抗部としてのアモルファスSi層が結晶化され、特性が変化することがあった。これに対し、図6、7に示すように、第1の電極に、不純物がドープされかつ結晶化されたSixGe1-x0≦x<1層を使用すれば、第一に、その結晶化されたSixGe1-x層とアモルファスSiとの伝導帯オフセットが小さくなるため、セット電圧を小さくし、高速書き込みを実現できる。また、第二に、その結晶化されたSixGe1-x層を形成するときのアニール温度が、アモルファスSi層が結晶化する温度約600°Cよりも低いため、アモルファスSiの結晶化を防止し、特性の変化を抑えることができる。これにより、アモルファスSiを記憶部可変抵抗部に用いる記憶装置の動作電圧を低減し、かつ、それを低温プロセスで形成可能とする。[記憶装置の構成例]図1は、不揮発性半導体記憶装置のブロック図である。メモリセルアレイ1は、クロスポイント型、1トランジスタ-1可変抵抗素子型等の構造を有する。クロスポイント型では、ワード線WLとビット線BLとの間に配置されるメモリセルMCを備える。メモリセルMCは、可変抵抗素子と、セレクタの役割をする整流素子とを備える。可変抵抗素子と整流素子は、直列接続される。なお、可変抵抗素子が整流機能を有していれば、整流素子はなくともかまわない。カラム制御回路2は、ビット線BLが延びる方向のメモリセルアレイ1の端部に配置される。カラム制御回路2は、メモリセルMCに対するデータの読み出し、書き込み及び消去において、ビット線BLの電圧を制御する。ロウ制御回路3は、ワード線WLが延びる方向のメモリセルアレイ1の端部に配置される。ロウ制御回路3は、メモリセルMCに対するデータの読み出し、書き込み及び消去において、ワード線WLの電圧を制御する。データ入出力バッファ4は、外部ホストとの間でデータのやりとりを行う。このデータには、読み出し、書き込み及び消去のコマンドデータ、アドレスデータや、読み出し/書き込みデータなどが含まれる。データ入出力バッファ4は、書き込みデータをカラム制御回路2に転送し、カラム制御回路2からの読み出しデータを外部に出力する。アドレスデータは、データ入出力バッファ4を経由して、アドレスレジスタ5に一時記憶される。また、アドレスデータは、カラム制御回路2及びロウ制御回路3に転送される。コマンドデータは、データ入出力バッファ4を経由して、コマンドインタフェース6に転送される。コマンドインタフェース6は、外部ホストからの制御信号を受け、データ入出力バッファ4に入力されたデータの種類を判断し、それがコマンドデータであれば、コマンドデータをステートマシン7に転送する。ステートマシン7は、不揮発性半導体記憶装置全体の動作、例えば、読み出し、書き込み、消去、データの入出力等の管理を行う。また、外部ホストは、ステートマシン7が管理するステータス情報を受け取り、動作結果を判断することも可能である。このステータス情報は、書き込み及び消去の制御にも利用される。また、ステートマシン7によって制御回路の一部であるパルスジェネレータ8が制御される。この制御により、パルスジェネレータ8は、任意の電圧、任意のタイミングのパルスを出力することが可能となる。例えば、アドレスデータがアドレスレジスタ5からステートマシン7に供給されるため、ステートマシン7は、読み出し/書き込みの対象となるメモリセルアレイ1内の選択メモリセルを判別可能である。パルスジェネレータ8は、この選択メモリセルに対する電圧パルスを生成する。また、生成された電圧パルスは、カラム制御回路2及びロウ制御回路3により、所定のワード線WL及びビット線BLに転送可能である。尚、メモリセルアレイ1は、クロスポイント型、1トランジスタ-1素子型等の構造に係わらず、三次元構造にすることが可能である。この場合、メモリセルアレイ1以外の周辺回路は、メモリセルアレイ1の直下のシリコン基板に形成することができる。これにより、不揮発性半導体記憶装置のチップ面積を、メモリセルアレイ1の面積にほぼ等しくすることも可能である。図2は、メモリセルアレイ1の例を示している。図3は、図2のIII-III線に沿う断面図である。ビット線BL0~BL2は、カラム方向に延び、ワード線WL0~WL2は、ロウ方向に延びる。メモリセルMCは、ビット線BL0~BL2とワード線WL0~WL2の交差部に配置される。ビット線BL及びワード線WLは、熱に強く、かつ、抵抗値の低い材料が望ましく、例えば、W、WSi、Mo、MoSi、NiSi、CoSi等の金属材料や、カーボンナノチューブ、グラフェンといったカーボン材料等を用いることができる。メモリセルMCは、直列接続される可変抵抗素子VR及び整流素子RDから構成される。可変抵抗素子VRの上下には、バリアメタル及び接着層として機能する電極EL2,EL1が配置される。同様に、整流素子RDの上下にも、バリアメタル及び接着層として機能する電極EL3,EL2が配置される。尚、整流素子RDと可変抵抗素子VRの位置関係は、逆でも良い。また、電極EL2は、整流素子RDに接触する電極と可変抵抗素子VRに接触する電極との積層から構成されていても良い。さらに、ワード線WL1/可変抵抗素子VR/ビット線BL0の積層であってもかまわない。電極EL1,EL2,EL3は、例えば、Pt、Au、Ag、Cu、Zn、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PtIrOx、PtRhOx、Rh、TaAlN等が用いられる。また、電極EL1,EL2,EL3は、配向性を一様にするためのメタル膜を含んでいても良いし、バッファ層、バリアメタル層、接着層等を含んでいても良い。可変抵抗素子VRは、アモルファスシリコンを含み、かつ、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるものが用いられる。また、整流素子RDは、MIMダイオード、PINダイオード等の整流機能を有するものが用いられる。[比較例]図4は、メモリセルの比較例を示している。同図aは、電極下部電極EL1上に可変抵抗素子VRが形成され、可変抵抗素子VR上に電極上部電極EL2が形成される。同図bは、電極下部電極EL2上に可変抵抗素子VRが形成され、可変抵抗素子VR上に電極上部電極EL1が形成される。可変抵抗素子VRは、ノンドープアモルファスシリコンを本体とし、可変抵抗体として機能する。電極EL1は、少なくとも可変抵抗素子VRに接触する部分に、結晶化されたシリコン層、例えば、多結晶シリコン層を有する。電極EL2は、少なくとも可変抵抗素子VRに接触する部分に、金属層、例えば、Ag層を有する。図5は、図4のメモリセルのエネルギーバンド図を示している。ノンドープアモルファスシリコンSiの価電子帯の極大エネルギー値Evと伝導帯の極小エネルギーEcとの間のバンドギャップΔE-siは、約1.12eVであり、不純物例えば、p型不純物がドープされた多結晶シリコンの価電子帯の極大エネルギー値Evと伝導帯の極小エネルギーEcとの間のバンドギャップΔE-psiも、約1.12eVである。また、ノンドープアモルファスシリコンと不純物がドープされた多結晶シリコンの価電子帯オフセットΔEvは、約0.5eVとなるため、両者の伝導帯オフセットΔEcも、約0.5eVとなる。ここで、Mid-gapは、価電子帯の極大エネルギー値Evと伝導帯の極小エネルギーEcとの中間値バンドギャップΔE-si,ΔE-psiの中間値である。しかし、比較例の構造では、可変抵抗素子VRを高抵抗状態から低抵抗状態に変化させる書き込み動作セット動作において、書き込みに必要なセット電圧が大きく、高速書き込みに不利となる問題がある。また、図4bの構造の場合、可変抵抗素子VRとしてのアモルファスシリコンを形成した後に、上部電極EL1としての結晶化シリコンを形成する必要がある。この時、上部電極EL1の活性化アニール時に、可変抵抗素子VRとしてのアモルファスシリコンが結晶化し、可変抵抗素子VRの体積変化と導電性変化により、メモリセルの特性が変化するという問題が発生する。また、図4aの構造の場合、例えば、メモリセルアレイの構造をクロスポイント型とし、かつ、メモリセルアレイを3次元化すると、上層にあるメモリセルの下部電極EL1の活性化アニール時に、下層にあるメモリセルの可変抵抗素子VRとしてのアモルファスシリコンが結晶化し、下層にあるメモリセルの体積変化と導電性変化により、そのメモリセルの特性が変化するという問題が発生する。以下の実施例では、以上の問題を同時に解決する。[第1の実施例]図6は、メモリセルの第1の実施例を示している。同図aは、電極下部電極EL1上に可変抵抗素子VRが形成され、可変抵抗素子VR上に電極上部電極EL2が形成される。同図bは、電極下部電極EL2上に可変抵抗素子VRが形成され、可変抵抗素子VR上に電極上部電極EL1が形成される。可変抵抗素子VRは、ノンドープアモルファスシリコンを本体とし、可変抵抗体として機能する。電極EL1は、少なくとも可変抵抗素子VRに接触する部分に、結晶化されたゲルマニウムGe層、又は、結晶化されたシリコンゲルマニウムSiGe層を有する。電極EL2は、少なくとも可変抵抗素子VRに接触する部分に、金属原子を含む導電層を有する。金属原子を含む導電層は、例えば、Ag、Fe、Co、Ni、Cu、Au、Znの群から選択される少なくとも1つの原子を含む。図7は、図6のメモリセルのエネルギーバンド図を示している。ノンドープアモルファスシリコンSiの価電子帯の極大エネルギー値Evと伝導帯の極小エネルギーEcとの間のバンドギャップΔE-siは、約1.12eVである。また、不純物例えば、p型不純物がドープされ、結晶化されたGe又はSiGeSixGe1-x:0≦x<1の価電子帯の極大エネルギー値Evと伝導帯の極小エネルギーEcとの間のバンドギャップΔE-geは、約0.66eVSixGe1-x:x=0≦ΔE-ge<約1.12eVSixGe1-x:x=1、の範囲内にある。また、ノンドープアモルファスシリコンと、不純物がドープされ、結晶化されたGe又はSiGeの価電子帯オフセットΔEvは、約0.5eVとなるため、両者の伝導帯オフセットΔEcは、約0.04eV≦ΔEc<約0.5eVの範囲内にある。ここで、Mid-gapは、価電子帯の極大エネルギー値Evと伝導帯の極小エネルギーEcとの中間値バンドギャップΔE-si,ΔE-geの中間値である。即ち、第1の実施例の構造では、伝導帯オフセットΔEcを従来よりも低減することができるため、可変抵抗素子VRを高抵抗状態から低抵抗状態に変化させる書き込み動作セット動作において、電子電流を増加させることができる。このため、書き込みに必要なセット電圧を小さくし、高速書き込みを実現することができる。この効果を図14に示す。同図では、伝導帯オフセットΔEcをパラメータに、可変抵抗素子高抵抗状態VRにかかる電圧Vgとそれに流れる電流Iがどのように変化するかを示している。同図によれば、電圧Vgを固定したとき、電極EL1にGe又はSiGeを使用した場合の電流Iは、電極EL1にSiを使用した場合の電流Iよりも大きくなることが分かる。また、価電子帯オフセットΔEvは、従来と変わらないため、可変抵抗素子VRを低抵抗状態から高抵抗状態に変化させる消去動作リセット動作において、選択メモリセルと非選択メモリセルとの電圧マージンを十分に確保できる。さらに、Ge及びSiGeが結晶化する温度は、Siが結晶化する温度よりも低い。即ち、Ge及びSiGeは、Siに比べて、低温での活性化アニールが可能であるため、不揮発性半導体記憶装置の製造プロセスにおいて、可変抵抗素子VRとしてのアモルファスシリコンが結晶化する、という事態を回避できる。このため、メモリセルの特性を向上させることが可能になる。この点は、製造方法の項目において説明する。[セット/リセット動作]図8は、メモリセルの動作の一例を示す模式図である。可変抵抗素子ノンドープアモルファスSiVRは、初期状態においてリセット状態高抵抗状態にあるものとする。また、電極EL1は、p型不純物がドープされた多結晶Ge層とし、電極EL2は、Ag層とする。書き込み動作セット動作では、例えば、電極EL2に正電圧、電極EL1に固定電圧例えば、接地電圧を印加すると、電極EL2内のAg原子がイオン化され、可変抵抗素子VR内を拡散し、電極EL1側に移動する。電極EL1側に移動したイオン化されたAg原子は、電極EL1から電子を受け取り、金属として析出するため、金属フィラメントMFを形成する。この金属フィラメントMFは、電極EL1から電極EL2に向かって次第に延びていくため、電極EL1,EL2間の抵抗値は、この金属フィラメントMFの長さや太さ等の形状に反比例して低下する。そして、最終的には、例えば、金属フィラメントMFの先端は、電極EL2に接触するため、可変抵抗素子VRは、高抵抗状態から低抵抗状態へ遷移する。これがセット動作である。ここで、電極EL1に多結晶Ge層を用いることで、図14に示すように、ノンドープアモルファスSiとp型不純物がドープされた多結晶Geとの伝導帯オフセットΔEcを約0.04eVにすることができるため、セット電圧の低減と高速動作に貢献することができる。これに対し、可変抵抗素子VRを低抵抗状態から高抵抗状態に遷移させる消去リセット動作は、可変抵抗素子VRの本体に逆極性の電場を印加することにより行われる。この時、金属フィラメントMFは、次第に短くなり、電極EL2から切断される。これにより、可変抵抗素子VRは、低抵抗状態から高抵抗状態へ遷移する。[製造方法]第1の実施例に係わるメモリセルの製造方法について説明する。本例では、メモリセルのうち可変抵抗部の製造方法について示し、整流素子部についての説明は省略する。また、メモリセルは、図6aに示す構造を対象とし、配線部については、一般的なBEOL工程BackEndOfLineにより形成可能であるため、その説明は省略する。まず、PE-CVDPlasmaEnhancedChemicalVaporDepositionにより、下部電極EL1として、ボロンBをドープしたアモルファスゲルマニウムa-Ge層を形成する。この時のボロンのドープ濃度は、例えば、1×1020cm-3である。この後、結晶化のためのアニールを施すことにより、下部電極EL1としてのp型多結晶Ge層を形成する。この時のアニール温度は、例えば、300°Cである。次に、PE-CVDにより、下部電極EL1上に可変抵抗素子VRとしてのアモルファスシリコンSi層を形成する。この時の堆積温度は、例えば、300°Cである。本例では、ボロンをドープしたアモルファスゲルマニウムの堆積時には、原料ガスとして、ジボランガスとゲルマンガスの混合ガスを用い、アモルファスシリコンの堆積時には、原料ガスとして、ジシランガスを用いる。但し、アモルファスシリコンの堆積に関しては、より高温で堆積したいときは、ジシランガスに代えて、シランガスを用いることも可能である。尚、本例では、アモルファスゲルマニウム層及びアモルファスシリコン層は、それぞれ、PE-CVDにより形成したが、これに代えて、LP-CVDLowPressureChemicalVaporDepositionを用いてもよい。また、スパッタリング、電子線蒸着、又は、MBDMolecularBeamDeposition等のPVDPhysicalVaporDepositionを用いてもよい。次に、抵抗加熱蒸着法により、可変抵抗素子VR上に、上部電極EL2として、Ag層を形成する。そして、PEPPhotoEngravingProcessにより、Ag層上にレジストパターンを形成した後、このレジストパターンをマスクにして、RIEReactiveIonEtchingにより、下部電極EL1、可変抵抗素子VR及び上部電極EL2の加工を行う。以上の工程により、メモリセルが完成する。尚、本例の製造プロセスにおいて、Geの活性化アニールは、Si層等のそれ以外の部材の活性化アニールとまとめて同時に行ってもよい。[第1の実施例の効果]可変抵抗素子の本体を構成するアモルファスSi層の一端側に、アモルファスSi層内に電気伝導路金属フィラメントを形成する金属原子を含む電極を有するメモリセルにおいて、アモルファスSi層の他端側に、不純物がドープされ、結晶化されたGe又はSiGeから構成される電極を設けることにより、セット電圧を低減できる。また、電極にSiGeを用いる場合、SiGeの組成に濃度勾配を設け、可変抵抗素子としてのアモルファスSiに最も近い部分でSi濃度を最も高くしてもよい。また、結晶化されたGe又はSiGeを形成するときのアニール温度は、アモルファスSi層を堆積するときの温度と同じ、又は、それ未満である。即ち、結晶化されたGe又はSiGeを形成するときのアニール温度を、アモルファスSi層が結晶化する温度約600°Cよりも低くできるため、可変抵抗素子としてのアモルファスSiの結晶状態を維持できる。結果として、不揮発性半導体記憶装置の特性を向上できる。[第2の実施例]図9は、メモリセルの第2の実施例を示している。同図aは、電極下部電極EL1上に結晶分離層ILが形成され、結晶分離層IL上に可変抵抗素子VRが形成され、可変抵抗素子VR上に電極上部電極EL2が形成される。同図bは、電極下部電極EL2上に可変抵抗素子VRが形成され、可変抵抗素子VR上に結晶分離層ILが形成され、結晶分離層IL上に電極上部電極EL1が形成される。可変抵抗素子VRは、ノンドープアモルファスシリコンを本体とし、可変抵抗体として機能する。電極EL1は、少なくとも可変抵抗素子VR側の部分に、結晶化されたゲルマニウムGe層、又は、結晶化されたシリコンゲルマニウムSiGe層を有する。電極EL2は、少なくとも可変抵抗素子VRに接触する部分に、金属原子を含む導電層を有する。金属原子を含む導電層は、例えば、Ag、Fe、Co、Ni、Cu、Ag、Au、Znの群から選択される少なくとも1つの原子を含む。また、電極EL1と可変抵抗素子VRとの間には、結晶分離層ILが配置される。結晶分離層ILは、電極EL1を構成する結晶化されたSixGe1-x0≦x<1の結晶構造と、可変抵抗素子VRを構成するアモルファスシリコンの結晶構造とを分離する機能を有する。結晶分離層ILは、Siもしくは金属の酸化物、酸窒化物もしくは窒化物が用いられる。例えば、シリコン酸化物、シリコン酸窒化物、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物、チタン酸化物、ランタン酸化物、プロセオジム酸化物、ジスプロシウム酸化物の群から選択される1つ、又は、これら酸化物又は窒化物のシリケート、アルミネート又は窒素混合膜、例えば、HfSiO、ZrSiO、TiSiO、LaSiO、PrSiO、DySiO、HfAlO、ZrAlO、TiAlO、LaAlO、PrAlO、DyAlO、LaAlSiO、PrAlSiO、DyAlSiO、HfSiON、ZrSiON、TiSiONの郡から選択される1つである。なお、結晶分離層ILは、結晶を分離しやすくするため、また、電極EL2から拡散してくる金属層をブロックするために、アモルファスであることが望ましい。また、結晶分離層ILとして、高誘電率材料いわゆるHigh-k材料を用いると、結晶分離層ILでの電位降下を低減することができる。また、結晶分離層ILとして、SiO2を用い、電極EL1として、SiGeを用いるとき、SiO2は、SiGeを酸化することによって形成してもよい。また、結晶分離層ILの厚さは、可変抵抗素子VRに流れる電流量を稼ぐために、直接トンネル電流が発生する条件下で決めるのが望ましい。直接トンネル電流を流すのに望ましい結晶分離層ILの厚さは、3nm以下である。また、電極EL1の結晶情報を可変抵抗素子VRに引き継がないようにするには、結晶分離層ILの厚さは、1原子層に相当する0.3nm以上であることが望ましい。従って、望ましい結晶分離層ILの厚さは、0.3nm以上、3nm以下の範囲内となる。図10は、図9のメモリセルのエネルギーバンド図を示している。ノンドープアモルファスシリコンSiの価電子帯の極大エネルギー値Evと伝導帯の極小エネルギーEcとの間のバンドギャップΔE-siは、約1.12eVである。また、不純物例えば、p型不純物がドープされ、結晶化されたGe又はSiGeSixGe1-x:0≦x<1の価電子帯の極大エネルギー値Evと伝導帯の極小エネルギーEcとの間のバンドギャップΔE-geは、約0.66eVSixGe1-x:x=0≦ΔE-ge<約1.12eVSixGe1-x:x=1の範囲内にある。また、ノンドープアモルファスシリコンと、不純物がドープされ、結晶化されたGe又はSiGeの価電子帯オフセットΔEvは、約0.5eVとなるため、両者の伝導帯オフセットΔEcは、約0.04eV≦ΔEc<約0.5eVの範囲内にある。ここで、Mid-gapは、価電子帯の極大エネルギー値Evと伝導帯の極小エネルギーEcとの中間値バンドギャップΔE-si,ΔE-geの中間値である。結晶分離層のバンドギャップΔE-iに関し、例えば、結晶分離層がSiO2のとき、ΔE-iは、約8.9eVであり、結晶分離層がSiNのとき、ΔE-iは、約4.8eVであり、結晶分離層がLaOのとき、ΔE-iは、約6.5eVである。また、ノンドープアモルファスシリコンと結晶分離層の伝導帯オフセットΔEc’に関し、例えば、結晶分離層がSiO2のとき、ΔEc’は、約3.2eVであり、結晶分離層がSiNのとき、ΔEc’は、約2.0eVであり、結晶分離層がLaOのとき、ΔEc’は、約3.1eVである。即ち、第2の実施例の構造でも、伝導帯オフセットΔEcを従来よりも低減することができるため、可変抵抗素子VRを高抵抗状態から低抵抗状態に変化させる書き込み動作セット動作において、電子電流を増加させることができる。このため、書き込みに必要なセット電圧を小さくし、高速書き込みを実現することができる。ここで、結晶分離層は、可変抵抗素子に流れる電流量を狭窄する恐れがあるが、伝導帯オフセットΔEcを低減することにより、従来と同様の電流量を確保することができる。これは、結晶分離層ILが通すトンネル電流が大きいほど、顕著となる。また、セット時の電流Ionを大きく取れるため、リセット時の電流Ioffとの比を拡大し、メモリウィンドウを広げることができる。また、価電子帯オフセットΔEvは、従来と変わらないため、可変抵抗素子VRを低抵抗状態から高抵抗状態に変化させる消去動作リセット動作において、選択メモリセルと非選択メモリセルとの電圧マージンを十分に確保できる。さらに、Ge及びSiGeが結晶化する温度は、Siが結晶化する温度よりも低い。即ち、Ge及びSiGeは、Siに比べて、低温での活性化アニールが可能であるため、不揮発性半導体記憶装置の製造プロセスにおいて、可変抵抗素子VRとしてのアモルファスシリコンが結晶化する、という事態を回避できる。このため、メモリセルの特性を向上させることが可能になる。[セット/リセット動作]図11は、メモリセルの動作の一例を示す模式図である。可変抵抗素子ノンドープアモルファスSiVRは、初期状態においてリセット状態高抵抗状態にあるものとする。また、電極EL1は、p型不純物がドープされた多結晶Si0.5Ge0.5層とし、電極EL2は、Co層とし、結晶分離層ILは、シリコン酸化膜とする。書き込み動作セット動作では、例えば、電極EL2に正電圧、電極EL1に固定電圧例えば、接地電圧を印加すると、電極EL2内のCo原子がイオン化され、可変抵抗素子VR内を拡散し、電極EL1側に移動する。電極EL1側に移動したイオン化されたCo原子は、結晶分離層ILのトンネル電流を介して、電極EL1から電子を受け取り、金属として析出するため、金属フィラメントMFを形成する。この金属フィラメントMFは、結晶分離層ILから電極EL2に向かって次第に延びていくため、電極EL1,EL2間の抵抗値は、この金属フィラメントMFの長さや太さ等の形状に反比例して低下する。そして、最終的には、例えば、金属フィラメントMFの先端は、電極EL2に接触するため、可変抵抗素子VRは、高抵抗状態から低抵抗状態へ遷移する。これがセット動作である。ここで、電極EL1に多結晶Si0.5Ge0.5層を用いることで、図14に示すように、ノンドープアモルファスSiとp型不純物がドープされた多結晶SiGeとの伝導帯オフセットΔEcを約0.3eVにすることができるため、セット電圧の低減と高速動作に貢献することができる。また、イオン化されたCo原子が可変抵抗素子VR内を拡散し電極EL1に到達するとき、電極EL1としての多結晶SiGe層に深い準位が形成されるが、結晶分離層ILによってCo原子の電極EL1への拡散を防止できるため、電流量の制御が容易となる。これに対し、可変抵抗素子VRを低抵抗状態から高抵抗状態に遷移させる消去リセット動作は、可変抵抗素子VRの本体に逆極性の電場を印加することにより行われる。この時、金属フィラメントMFは、次第に短くなり、電極EL2から切断される。これにより、可変抵抗素子VRは、低抵抗状態から高抵抗状態へ遷移する。[製造方法]第2の実施例に係わるメモリセルの製造方法について説明する。本例では、メモリセルのうち可変抵抗部の製造方法について示し、整流素子部についての説明は省略する。また、メモリセルは、図6aに示す構造を対象とし、配線部については、一般的なBEOL工程により形成可能であるため、その説明は省略する。まず、PE-CVDにより、下部電極EL1として、ボロンBをドープしたアモルファスシリコンゲルマニウムa-SiGe層を形成する。この時のボロンのドープ濃度は、例えば、1×1020cm-3である。続けて、ALDAtomicLayerDepositionにより、下部電極EL1上に結晶分離層ILとしてSiO2層を形成する。この後、結晶化のためのアニールを施すことにより、下部電極EL1としてのp型多結晶SiGe層を形成する。この時のアニール温度は、例えば、500°Cである。次に、LP-CVDにより、結晶分離層IL上に可変抵抗素子VRとしてのアモルファスシリコンSi層を形成する。この時の堆積温度は、例えば、520°Cである。本例では、ボロンをドープしたアモルファスシリコンゲルマニウムの堆積時には、原料ガスとして、ジボランガスとゲルマンガスの混合ガスを用い、アモルファスシリコンの堆積時には、原料ガスとして、ジシランガスを用いる。但し、アモルファスシリコンの堆積に関しては、より高温で堆積したいときは、ジシランガスに代えて、シランガスを用いることも可能である。尚、アモルファスシリコンゲルマニウム層及びアモルファスシリコン層は、それぞれ、PE-CVD、LP-CVD、スパッタリング、電子線蒸着、及び、MBD等のPVDのうちの1つの方法により形成できる。次に、電子線蒸着法により、可変抵抗素子VR上に、上部電極EL2として、Co層を形成する。そして、PEPにより、Co層上にレジストパターンを形成した後、このレジストパターンをマスクにして、RIEにより、下部電極EL1、結晶分離層IL、可変抵抗素子VR及び上部電極EL2の加工を行う。以上の工程により、メモリセルが完成する。尚、本例の製造プロセスにおいて、SiGeの活性化アニールは、それ以外の部材の活性化アニールとまとめて同時に行ってもよい。[第2の実施例の効果]第2の実施例では、第1の実施例に示した効果の他、以下に示す効果が得られる。結晶分離層ILにより、電極EL1の結晶情報を可変抵抗素子VRに引き継がないようにすることが可能になるため、可変抵抗素子としてのアモルファスSi層の結晶状態をより安定化することができる。[第3の実施例]図12は、メモリセルの第3の実施例を示している。同図aは、電極下部電極EL1,EL1’上に結晶分離層ILが形成され、結晶分離層IL上に可変抵抗素子VRが形成され、可変抵抗素子VR上に電極上部電極EL2が形成される。同図bは、電極下部電極EL2上に可変抵抗素子VRが形成され、可変抵抗素子VR上に結晶分離層ILが形成され、結晶分離層IL上に電極上部電極EL1,EL1’が形成される。可変抵抗素子VRは、ノンドープアモルファスシリコンを本体とし、可変抵抗体として機能する。電極EL1は、少なくとも可変抵抗素子VR側の部分に、結晶化されたゲルマニウムGe層、又は、結晶化されたシリコンゲルマニウムSiGe層を有する。電極EL1’は、結晶化されたシリコンSi層を有する。電極EL2は、少なくとも可変抵抗素子VRに接触する部分に、金属原子を含む導電層を有する。金属原子を含む導電層は、例えば、Ag、Fe、Co、Ni、Cu、Ag、Au、Znの群から選択される少なくとも1つの原子を含む。また、電極EL1’と可変抵抗素子VRとの間には、結晶分離層ILが配置される。結晶分離層ILについては、第2の実施例と同様なので、説明を割愛する。第3の実施例は、第2の実施例と比べると、電極EL1と結晶分離層ILとの間に、電極EL1’を新たに設けた点に特徴を有する。例えば、電極EL1を、結晶化されたGe又はSiGeとし、電極EL1’を、結晶化されたSiとすることにより、結晶分離層ILの両界面双方にSiが接することになり、金属イオン可動域における界面の均質性を向上させ、素子ばらつきを低減できる。なお、結晶分離層ILがない場合にも、金属イオン可動域における構成元素を低減することができ、素子ばらつきを低減できる。例えば、電極EL1,EL1’により、伝導帯の電位障壁の形状を階段状又はスロープ状とすることにより、トンネル電流を増加させ、セット時において、従来よりも大きな電流量Ionを可変抵抗素子VRに流すことができる。このため、リセット時の電流Ioffとの比を拡大し、メモリウィンドウを広げることができる。なお、トンネル電流を確保するために、電極EL1’の厚さは3nm以下が好ましい。また、価電子帯オフセットは、従来と変わらないため、可変抵抗素子VRを低抵抗状態から高抵抗状態に変化させる消去動作リセット動作において、選択メモリセルと非選択メモリセルとの電圧マージンを十分に確保できる。さらに、Ge及びSiGeが結晶化する温度は、Siが結晶化する温度よりも低い。即ち、Ge及びSiGeは、Siに比べて、低温での活性化アニールが可能であるため、不揮発性半導体記憶装置の製造プロセスにおいて、可変抵抗素子VRとしてのアモルファスシリコンが結晶化する、という事態を回避できる。このため、メモリセルの特性を向上させることが可能になる。[セット/リセット動作]図13は、メモリセルの動作の一例を示す模式図である。可変抵抗素子ノンドープアモルファスSiVRは、初期状態においてリセット状態高抵抗状態にあるものとする。また、電極EL1は、p型不純物がドープされた多結晶Ge層とし、電極EL1’は、p型不純物がドープされた多結晶Si層とし、電極EL2は、Cu層とし、結晶分離層ILは、SiNとする。書き込み動作セット動作では、例えば、電極EL2に正電圧、電極EL1,EL1’に固定電圧例えば、接地電圧を印加すると、電極EL2内のCu原子がイオン化され、可変抵抗素子VR内を拡散し、電極EL1,EL1’側に移動する。電極EL1,EL1’側に移動したイオン化されたCu原子は、結晶分離層ILのトンネル電流を介して、電極EL1,EL1’から電子を受け取り、金属として析出するため、金属フィラメントMFを形成する。この金属フィラメントMFは、結晶分離層ILから電極EL2に向かって次第に延びていくため、電極EL1,EL1’と電極EL2との間の抵抗値は、この金属フィラメントMFの長さに反比例して低下する。そして、最終的には、例えば、金属フィラメントMFの先端は、電極EL2に接触するため、可変抵抗素子VRは、高抵抗状態から低抵抗状態へ遷移する。これがセット動作である。ここで、電極EL1に多結晶Ge層を用いることで、図14に示すように、ノンドープアモルファスSiとp型不純物がドープされた多結晶Geとの伝導帯オフセットΔEcを約0.04eVにすることができるため、セット電圧の低減と高速動作に貢献することができる。また、イオン化されたCu原子が可変抵抗素子VR内を拡散するとき、電極EL1,EL1’としての半導体層多結晶SiGe/多結晶Si層に深い準位が形成されるが、結晶分離層ILによってCu原子の電極EL1,EL1’への拡散を防止できるため、電流量の制御が容易となる。さらに、電極EL1,EL1’の積層構造により、伝導帯の電位障壁の形状の制御が容易となる。このため、セット動作時における電流量と電圧量の制御が容易となる。これに対し、可変抵抗素子VRを低抵抗状態から高抵抗状態に遷移させる消去リセット動作は、可変抵抗素子VRの本体に逆極性の電場を印加することにより行われる。この時、金属フィラメントMFは、次第に短くなり、電極EL2から切断される。これにより、可変抵抗素子VRは、低抵抗状態から高抵抗状態へ遷移する。ところで、第3の実施例においても、第2の実施例と同様に、例えば、可変抵抗素子VRは、アモルファスシリコン内にそれよりも低抵抗の複数の低抵抗粒子を有していてもよい。この場合、金属フィラメントMFの長さを制御することにより、1つの可変抵抗素子VRに3値以上の複数の値を記憶する多値化を実現することが容易となる。[製造方法]第3の実施例に係わるメモリセルの製造方法について説明する。本例では、メモリセルのうち可変抵抗部の製造方法について示し、整流素子部についての説明は省略する。また、メモリセルは、図6aに示す構造を対象とし、配線部については、一般的なBEOL工程により形成可能であるため、その説明は省略する。まず、PE-CVDにより、電極EL1として、ボロンBをドープしたアモルファスゲルマニウムa-Ge層を形成する。この時のボロンのドープ濃度は、例えば、1×1020cm-3である。続けて、PE-CVDにより、電極EL1上に、電極EL1’として、ボロンBをドープしたアモルファスシリコンa-Si層を形成する。この時のボロンのドープ濃度は、例えば、1×1020cm-3である。この後、結晶化のためのアニールを施すことにより、電極EL1としてのp型多結晶Ge層を形成すると共に、電極EL1’としてのp型多結晶Si層を形成する。この時のアニール温度は、例えば、500°Cである。ここで、アモルファスシリコンが結晶化される温度は、既に述べているように、約600°Cであるが、この温度以上でアニールを行うと、例えば、メモリセルアレイを三次元化したときの下層のメモリセル内の可変抵抗素子アモルファスシリコンが結晶化されてしまう問題が発生する。そこで、ここでのアニール温度は、アモルファスシリコンが結晶化される通常の温度である600°C未満、即ち、500°Cとする。また、アニール温度を500°Cとしても、電極EL1’としてのアモルファスシリコンを多結晶シリコンに結晶化することができる。なぜなら、電極SiEL1’は、電極GeEL1を結晶核として結晶化させることができるからである。即ち、電極EL1’としてのアモルファスシリコンは、アニール温度500°Cでも十分に結晶化される。なお、この結晶化アニールにおいて、不純物の活性化も行われる。次に、ALDにより、電極EL1’上に、結晶分離層ILとしてSiN層を約1nmの厚さで形成する。続けて、LP-CVDにより、結晶分離層IL上に可変抵抗素子VRとしてのアモルファスシリコンSi層を形成する。この時の堆積温度は、例えば、520°Cである。本例では、ボロンをドープしたアモルファスGeの堆積時には、原料ガスとして、ジボランガスとゲルマンガスの混合ガスを用い、ボロンをドープしたアモルファスSiの堆積時には、原料ガスとして、ジボランガスとジシランガスの混合ガスを用いる。但し、アモルファスSiの堆積に関しては、より高温で堆積したいときは、ジシランガスに代えて、シランガスを用いることも可能である。また、SiNの堆積時には、原料ガスとして、ジクロロシランおよびアンモニアを用い、可変抵抗素子VRとしてのアモルファスSiの堆積時には、原料ガスとして、ジシランガスを用いる。但し、アモルファスSiの堆積に関しては、より高温で堆積したいときは、ジシランガスに代えて、シランガスを用いることも可能である。尚、Ge層及びSi層は、それぞれ、PE-CVD、LP-CVD、スパッタリング、電子線蒸着、及び、MBD等のPVDのうちの1つの方法により形成できる。次に、スパッタリング法により、可変抵抗素子VR上に、上部電極EL2として、Cu層を形成する。そして、PEPにより、Cu層上にレジストパターンを形成した後、このレジストパターンをマスクにして、RIEにより、下部電極EL1,EL1’、結晶分離層IL、可変抵抗素子VR及び上部電極EL2の加工を行う。以上の工程により、メモリセルが完成する。尚、本例の製造プロセスにおいて、電極EL1,EL1’としてのGe及びSiの活性化アニールは、両者同時に行っているが、別々に行ってもよい。また、これらの活性化アニールは、これら以外の部材の活性化アニールとまとめて同時に行ってもよい。[第3の実施例の効果]第2の実施例では、第1の実施例に示した効果の他、以下に示す効果が得られる。結晶化されたGe又はSiGeと結晶分離層ILとの間に、結晶化されたSi層を形成することにより、結晶分離層ILの両界面双方にSiが接することになり、金属イオン可動域における界面の均質性を向上させ、素子ばらつきを低減できる。しかも、この結晶化されたSi層は、結晶化されたGe又はSiGeの結晶状態を引き継ぐため、シリコンが結晶化する温度約600°Cよりも低い温度で、結晶化させることができる。この電位障壁の形状の制御は、電極にSiGeを用いる場合、SiGeの組成に濃度勾配を設けることと併用して行ってもよい。この場合、SiGeの組成に濃度勾配は、可変抵抗素子としてのアモルファスSiに最も近い部分でSi濃度を最も高くする。なお、第3の実施例においては、結晶分離層ILがなくてもかまわない。ただし。この場合、第2の実施例に記載された効果は伴わない。[適用例]以下、適用例について説明する。図15は、実施形態のメモリセルをクロスポイント型抵抗変化メモリに適用した場合の斜視図を示している。図16a~dは、それぞれ、メモリセル構造の例を示し、図15のXVI-XVI線に沿う断面図に相当する。ビット線BL00~BL02,BL10~BL12は、カラム方向に延び、ワード線WL0~WL2は、ロウ方向に延びる。ビット線BL10~BL12は、ビット線BL00~BL02よりも上に形成される。メモリセルMC0,MC1は、ビット線BL00~BL02,BL10~BL12とワード線WL0~WL2の交差部に配置される。メモリセルMC0,MC1は、直列接続される可変抵抗素子VR及び整流素子RDから構成される。可変抵抗素子VRの上下には、電極EL2,EL1が配置される。同様に、整流素子RDの上下にも、電極EL3,EL2が配置される。図16aの場合、ビット線BL01及びワード線WL2間のメモリセルMC0、並びに、ワード線WL2及びビット線BL11間のメモリセルMC1は、共に、下から上に向かって、電極EL1、可変抵抗素子VR、電極EL2、整流素子RD、電極EL3の順番で形成される。図16bの場合、ビット線BL01及びワード線WL2間のメモリセルMC0、並びに、ワード線WL2及びビット線BL11間のメモリセルMC1は、ワード線WL2に対して対称に配置される。即ち、ビット線BL01及びワード線WL2間のメモリセルMC0は、下から上に向かって、電極EL1、可変抵抗素子VR、電極EL2、整流素子RD、電極EL3の順番で形成される。また、ワード線WL2及びビット線BL11間のメモリセルMC1は、下から上に向かって、電極EL3、整流素子RD、電極EL2、可変抵抗素子VR、電極EL1の順番で形成される。図16cの場合、ビット線BL01及びワード線WL2間のメモリセルMC0、並びに、ワード線WL2及びビット線BL11間のメモリセルMC1は、共に、下から上に向かって、電極EL3、整流素子RD、電極EL2、可変抵抗素子VR、電極EL1の順番で形成される。図16dの場合、ビット線BL01及びワード線WL2間のメモリセルMC0、並びに、ワード線WL2及びビット線BL11間のメモリセルMC1は、ワード線WL2に対して対称に配置される。即ち、ビット線BL01及びワード線WL2間のメモリセルMC0は、下から上に向かって、電極EL3、整流素子RD、電極EL2、可変抵抗素子VR、電極EL1の順番で形成される。また、ワード線WL2及びビット線BL11間のメモリセルMC1は、下から上に向かって、電極EL1、可変抵抗素子VR、電極EL2、整流素子RD、電極EL3の順番で形成される。図17及び図19は、実施形態のメモリセルを1トランジスタ-2可変抵抗素子型不揮発性メモリに適用した場合の斜視図を示している。図18は、図17のXVIII-XVIII線に沿う断面図であり、図20は、図19のXX-XX線に沿う断面図である。ビット線BL0,BL1は、カラム方向に延び、ワード線WL0は、ロウ方向に延びる。ビット線BL0,BL1は、ロウ方向に並んで配置される。メモリセルMC0,MC1は、ビット線BL0と、下部電極LE又は上部電極UEとの間に配置される。下部電極LE又は上部電極UEは、コンタクトプラグP1,P2を介して、セレクタとしてのFETFieldEffectTransistorのソース/ドレインの一端に接続される。本例では、メモリセルMC0,MC1は、例えば、電極EL1、可変抵抗素子VR及び電極EL2から構成される。図17及び図18の場合、下部電極LE及びビット線BL0間のメモリセルMC0、並びに、ビット線BL0及び上部電極UE間のメモリセルMC1は、ビット線BL0に対して対称に配置される。即ち、下部電極LE及びビット線BL0間のメモリセルMC0は、下から上に向かって、電極EL2、可変抵抗素子VR、電極EL1の順番で形成される。また、ビット線BL0及び上部電極UE間のメモリセルMC1は、下から上に向かって、電極EL1、可変抵抗素子VR、電極EL2の順番で形成される。図19及び図20の場合、下部電極LE及びビット線BL0間のメモリセルMC0,MC1は、例えば、共に、下から上に向かって、電極EL2、可変抵抗素子VR、電極EL1の順番で形成される。[むすび]実施形態によれば、アモルファスシリコンを記憶部に用いる記憶装置の動作電圧を低減し、かつ、それを低温プロセスで形成できる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"