"情報処理装置に搭載されるDC-DCコンバータであって、電力入力ノードと電力出力ノードとの間に設けられているインダクタと、前記インダクタへの電力の入力経路および前記インダクタからの電力の放出経路をスイッチングする複数のスイッチング素子と、前記出力ノードにおける出力に応じた帰還信号に基づいて、パルス周波数変調である第1のパルスを生成する第1のパルス生成部と、前記帰還信号に基づいて、可聴周波数帯の上限として規定した第1周波数以上の周波数のパルス幅変調信号である第2のパルスを生成する第2のパルス生成部と、前記第1のパルスまたは前記第2パルスのいずれかに基づいて前記スイッチング素子を駆動するドライバと、前記情報処理装置が低負荷状態でない場合には前記第2のパルスを前記ドライバに供給し、前記情報処理装置が低負荷状態となった場合には前記第1のパルスを前記ドライバに供給するように制御する制御部と、を備えたDC-DCコンバータ。前記情報処理装置が低負荷状態である場合に、前記第1のパルスの周波数が前記可聴周波数帯の下限として規定した所定の第2周波数以上となったときには、前記第2のパルスを前記ドライバに供給することを特徴とする、請求項1に記載されたDC-DCコンバータ。請求項1または請求項2に記載されたDC-DCコンバータを備えた、情報処理装置。電力入力ノードと電力出力ノードとの間に設けられているインダクタと、前記インダクタへの電力の入力経路および前記インダクタからの電力の放出経路をスイッチングする複数のスイッチング素子とを備えたDC-DCコンバータを制御するための制御回路であって、周波数変調方式により前記DC-DCコンバータを動作させるための第1信号を生成する第1信号生成部と、可聴周波数帯の上限として設定された周波数以上の周波数でのパルス幅変調方式により前記DC-DCコンバータを動作させるための第2信号を生成する第2信号生成部と、前記DC-DCコンバータによって供給される電力により動作する処理装置から小出力電流を示す制御信号を検出した場合に前記第1信号生成部により生成される前記第1信号に基づいて前記DC-DCコンバータを動作させ、その動作中に前記第1信号における信号周期が前記可聴周波数帯の周波数となることが検出された場合に前記第2信号生成部により生成される前記第2信号に基づいて前記DC-DCコンバータを動作させる制御部と、を備えた制御回路。ところで、スイッチング周波数が人間の可聴周波数帯に入らないようにするため常に例えば20kHz以上で動作させようとすると、低負荷状態での効率が悪くなるという課題があった。つまり、低負荷状態では負荷電流が少なくて済み、20kHz以上でスイッチング動作を行う必要がないが、その状態でも常に20kHz以上の固定周波数で動作させることになるためスイッチング素子の消費電力が大きく、効率が悪化する。よって、本発明の1つの側面では、低負荷状態での効率を改善したDC-DCコンバータを提供することを目的とする。情報処理装置に搭載されるDC-DCコンバータが提供される。このDC-DCコンバータは、電力入力ノードと電力の出力ノードとの間に設けられているインダクタと、前記インダクタへの電力の入力経路および前記インダクタからの電力の放出経路をスイッチングする複数のスイッチング素子と、前記出力ノードにおける出力電圧あるいは出力電流に応じた帰還信号に基づいて、パルス周波数変調である第1のパルスを生成する第1のパルス生成部と、前記帰還信号に基づいて、可聴周波数帯の上限として規定した第1周波数以上の周波数のパルス幅変調信号である第2のパルスを生成する第2のパルス生成部と、前記第1のパルスまたは前記第2パルスのいずれかに基づいて前記スイッチング素子を駆動するドライバと、前記情報処理装置が低負荷状態でない場合には前記第2のパルスを前記ドライバに供給し、前記情報処理装置が低負荷状態となった場合には前記第1のパルスを前記ドライバに供給するように制御する制御部と、を備える。開示のDC-DCコンバータによれば、低負荷状態での効率を改善することができる。1第1の実施形態以下、第1の実施形態のDC-DCコンバータについて説明する。本実施形態のDC-DCコンバータ1は、例えばパーソナルコンピュータや各種サーバ装置等の情報処理装置に組み込まれて、所望の電源電圧を得るために利用される。本実施形態のDC-DCコンバータ1は、スイッチング素子をそのスイッチング周波数が人間の可聴周波数帯に入らないように動作させる。以下の実施形態の説明では一例として、人間の可聴周波数帯の下限を20Hzとし、上限20kHzとする。このとき、DC-DCコンバータ1は、高負荷状態では20kHz以上の周波数でスイッチング素子を動作させ、低負荷状態では20Hz以下の周波数でスイッチング素子を動作させる。例えば、本実施形態のDC-DCコンバータ1は、低負荷状態となり負荷電流が小さくなると20Hz以下の周波数でスイッチング素子を動作させ、負荷が増加して20Hz以上の周波数でスイッチング素子を動作させる状況になると、20kHz以上の周波数でスイッチング素子を動作させる。これにより、可聴周波数帯を避けつつ、低負荷時の効率を高め、かつ負荷が増大した場合でも適切に動作させることができる。また、本実施形態のDC-DCコンバータ1は、上述したパーソナルコンピュータや各種サーバ装置等の情報処理装置におけるサスペンド状態あるいはスリープ状態といった低負荷状態に移行する制御信号を利用する。このような低負荷状態では、情報処理装置に搭載されたデバイスや電子回路のうちの一部に電力が供給されてそれらは動作し、その他については電力の供給が停止され動作停止することになる。そのため、低負荷状態時後述の省電力モード時には高負荷状態時後述の通常モード時に比べて、情報処理装置はその動作に必要とする電流量電力量が低下する。よって、情報処理装置は、低負荷状態時には小電流の出力を要求することになる。つまり、この制御信号は、情報処理装置が小出力電流で動作することを示しているといえる。DC-DCコンバータ1はこの制御信号に基づいて低負荷状態を検出するようにしたため、後述するように、DC-DCコンバータ1は、比較的簡易な回路構成によって実現できるようになっている。図1は、本実施形態のDC-DCコンバータ1の概略の回路図である。図1に示すように、DC-DCコンバータ1は、DC-DCコントローラ10を備えている。DC-DCコントローラ10は、入力ノードN1入力電圧VINが印加されるノードと負荷Lの間に配置されるハイサイドスイッチとしてのPMOSトランジスタQ1と、負荷Lとグランドの間に配置されるローサイドスイッチとしてのNMOSトランジスタQ2とを駆動する。入力ノードN1と出力ノードN2との間にインダクタL1が設けられている。PMOSトランジスタQ1およびNMOSトランジスタQ2は、インダクタL1への電力の入力経路およびインダクタL1からの電力の放出経路をスイッチングする素子である。出力電圧Vout負荷Lに接続される出力ノードN2の電圧は、各トランジスタの共通ドレインからLCフィルタインダクタL1,キャパシタC0を介して取り出される。なお、PMOSトランジスタQ1およびNMOSトランジスタQ2は、複数のスイッチング素子の一例である。出力電圧Voutを抵抗R1,R2によって分圧した信号FB以下、帰還信号FBという。がDC-DCコントローラ10へ帰還される。DC-DCコントローラ10は、帰還信号FBと、情報処理装置から与えられる所定の制御信号とに基づいて、トランジスタQ1,Q2のON/OFFを制御する。図2は、本実施形態のDC-DCコンバータ1が組み込まれている情報処理装置2のハードウエア構成を示すブロック図である。図2に示すように、情報処理装置2は、CPU231、チップセット232、RAM233、BIOS-ROM234、電源供給部235、HDD236、入出力デバイス237、通信インタフェース238、および、表示装置239を含む。チップセット232は、情報処理装置2内の各部とデータバスおよび制御バスによって接続されている。本実施形態のDC-DCコンバータ1は、例えば、情報処理装置2の電源供給部235の一部として構成されてよく、情報処理装置2内の各部のいずれかがDC-DCコンバータ1の負荷となりうる。CPU231は、情報処理装置2の起動とともに不揮発性記憶装置であるHDD236内に格納されているオペレーティングシステムOSやOS上で実行されるプログラムをRAM233内にロードして実行する。RAM233は揮発性記憶装置であり、CPU231のメインメモリである。RAM233には、プログラムがロードされるほか、CPU231が参照するデータが一時的に格納される。チップセット232は、CPU231と他の各部とのインタフェースのための制御回路、各部を制御するためのレジスタを含む。チップセット232は、例えば汎用インタフェースであるGPIに対応してよい。BIOS-ROM234は、BIOSBasicInputOutputSystemを記憶する。BIOSは、ハードウエアとの基本的な入出力処理を行うための基本入出力システムプログラムである。通信インタフェース238は、インターネットあるいはLANを介して、図示しない他の装置と通信を行うためのインタフェース回路を含む。表示装置239は、例えば、マトリクス状に画素単位で配置された薄膜トランジスタを含むLCDモニタと、その薄膜トランジスタを駆動するための駆動回路とを含み、CPU231から与えられる画像データをモニタ上に表示する。電源供給部235は、情報処理装置2の各部への電源を供給する。上述したように、本実施形態のDC-DCコンバータ1は、電源供給部235の一部として構成されうる。チップセット232は、通常モードあるいは省電力モード例えば、サスペンドモード、スリープモード等に応じて電源供給部235に対して、情報処理装置2内の各部の給電状態を制御するための制御信号を供給する。以下では、情報処理装置2が省電力状態、すなわち、DC-DCコンバータ1の出力が低負荷状態のときの制御信号がサスペンド信号である場合を一例として説明する。なお、サスペンド信号は、非サスペンドモードでHレベル、サスペンドモードでLレベルとなる論理信号である。図3は、DC-DCコントローラ10の概略の回路図である。図3に示すように、DC-DCコントローラ10は、PFMコンパレータ11、PWMコンパレータ12、信号発生部15、スイッチング制御部20およびドライバ25を有する。なお、PFMコンパレータ11は第1のパルス生成部の一例であり、PWMコンパレータ12は第2のパルス生成部の一例である。DC-DCコントローラ10において、PFMコンパレータ11は、非反転入力端子には所定の参照電圧Vrefが入力され、反転入力端子には帰還信号FBが入力されており、サスペンド信号の論理レベルとは無関係に常時動作している。本例では説明を簡略化するためにPFMコンパレータ11が常時動作するものとしたが、PFMコンパレータ11はPWMコンパレータ12でのパルス生成がなされた場合に動作が止まるようにしてもよい。一方、PWMコンパレータ12は、第1の非反転入力端子には所定の参照電圧Vrefが入力され、第2の非反転入力端子には帰還信号FBが入力され、反転入力端子には信号発生部15で生成される三角波信号SGoutが入力される。信号発生部15は、スイッチング制御部20から送られるSG駆動信号HレベルまたはLレベルの論理信号がHレベルである限り、所定の周波数の三角波信号SGoutをPWMコンパレータ12へ供給し、これによりPWMコンパレータ12は動作する。PWMコンパレータ12の動作は、以下のとおりである。すなわち、三角波信号SGoutの電圧が最大値から最小値に向かって下降するときには、三角波信号SGoutの電圧が帰還信号FBの電圧よりも小さくなるタイミングでPWMコンパレータ12の出力信号PWMoutがLレベルからHレベルに変化する。三角波信号SGoutの電圧が最小値から最大値に向かって上昇するときには、三角波信号SGoutの電圧が参照電圧Vrefよりも大きくなるタイミングでPWMコンパレータ12の出力信号PWMoutがHレベルからLレベルに変化する。PWM動作を行う場合には、スイッチング周波数は三角波信号SGoutの周波数によって定まる。本実施形態では、三角波信号SGoutの周波数は、可聴周波数帯の上限として規定される20kHz以上に設定されているものとする。信号発生部15は、スイッチング制御部20から送られるSG駆動信号がLレベルである場合には、参照電圧Vref以下の一定の電圧、例えばグランド電圧である出力信号SGoutをPWMコンパレータ12へ供給し、これによりPWMコンパレータ12は停止する。スイッチング制御部20は、後述するように、制御信号サスペンド信号またはPFMコンパレータ11の出力信号PFMoutの周波数に基づいて、PFMコンパレータ11の出力信号PFMoutあるいはPWMコンパレータ12の出力信号PWMoutをドライバ25へ供給する。ドライバ25は、各コンパレータの出力信号を、少なくともPMOSトランジスタQ1およびNMOSトランジスタQ2を駆動できる程度の電圧まで増幅した信号を生成し、各トランジスタを駆動する。なお、信号PFMoutは第1のパルスの一例であり、信号PWMoutは第2のパルスの一例である。次に、図4を参照して、DC-DCコントローラ10内のスイッチング制御部20についてさらに説明する。図4に示す回路例では、スイッチング制御部20は、周波数カウンタ21、OR回路22およびスイッチ23を備える。周波数カウンタ21は、PFMコンパレータ11の出力信号PFMoutの周波数を計数し、その計数結果に応じた検出信号として20Hz検出信号を出力する。20Hz検出信号は、PFMコンパレータ11の出力信号PFMoutの周波数が20Hzを超えるときにHレベル、出力信号PFMoutの周波数が20Hzを超えないときにLレベルとなる論理信号である。周波数カウンタ21の回路構成例を図5に示す。また、周波数カウンタ21の動作を示すタイミングチャートを図6に示す。図5において、周波数カウンタ21は、5ビットカウンタ210と、インバータ212,214,216と、AND回路220とを備える。5ビットカウンタ210は、例えば汎用のバイナリカウンタで構成されてよい。図5において、5ビットカウンタ210は、アッパーバー付きCK端子、リセット端子CLR、出力端子Q1~Q5が設けられている。5ビットカウンタ210では、1Hzの基準パルスがCLR端子に入力され図6a参照、基準パルスの立ち下がりのタイミングでカウンタがリセットされ、出力端子Q1~Q5がすべてLレベルとなる。PFMコンパレータ11の出力信号PFMoutはアッパーバー付きCK端子に入力される。12ビットカウンタ210は、信号PFMoutの立ち下がりのタイミングでカウントアップして、そのバイナリカウント値が出力端子Q1~Q5に出力される。パルスが10個計数されると図6b参照、出力端子Q1,Q2,Q3,Q4,Q5はそれぞれ、L,H,L,H,Lレベルとなり、インバータ212,214,216を介してAND回路220の入力端子5端子入力はすべてHレベルとなる。その結果、AND回路220の出力信号20Hz検出信号がHレベルとなる図6c参照。なお、この周波数カウンタ21はPFMコンパレータ11の出力信号PFMoutの周波数が20Hz以下であることを検出するための一構成例であり、他の構成や方法によってそれを検出するようにしてもよい。図4に戻ると、スイッチング制御部20のOR回路22は、周波数カウンタ21から出力される20Hz検出信号と、外部から入力される制御信号サスペンド信号とのORをとってSG駆動信号を出力する。すなわち、SG駆動信号は、PFMコンパレータ11の出力信号PFMoutが20Hz以上となるか、または、情報処理装置2が非サスペンドモードとなるときに、HレベルのSG駆動信号を出力する。スイッチ23は、OR回路22の出力論理レベルに応じて、PFMコンパレータ11の出力信号PFMoutまたはPWMコンパレータ12の出力信号PWMoutをドライバ25へ出力する。次に、図7~9のタイミングチャートを参照して、本実施形態のDC-DCコンバータ1の動作を説明する。図7は、DC-DCコンバータ1がPWM動作を行うときのスイッチング動作を示すタイミングチャートである。図8は、DC-DCコンバータ1がPFM動作を行うときのスイッチング動作を示すタイミングチャートである。図9は、DC-DCコンバータ1がPFM動作を行うときに負荷が変化したときのスイッチング動作の変化を示すタイミングチャートである。図7を参照すると、PWM動作を行う場合、PWMコンパレータ12の動作は、以下のとおりである。すなわち、図7a,bに示すように、三角波信号SGoutの電圧が最大値から最小値に向かって下降するときには、三角波信号SGoutの電圧が帰還信号FBの電圧よりも小さくなるタイミングでPWMコンパレータ12の出力信号PWMoutがLレベルからHレベルに変化する。三角波信号SGoutの電圧が最小値から最大値に向かって上昇するときには、三角波信号SGoutの電圧が参照電圧Vrefよりも大きくなるタイミングでPWMコンパレータ12の出力信号PWMoutがHレベルからLレベルに変化する。なお、図7cに示すPMOSトランジスタQ1のON時間は、入出力電圧差によって固定となる。図8を参照すると、PFM動作を行うときには、PFMコンパレータ11は、参照電圧Vrefと帰還信号FBを比較し、その比較結果に基づいて信号PFMoutパルス信号を出力する。ここで、図8の時刻t1においてDC-DCコンバータ1の出力側から帰還される帰還信号FBが参照電圧Vrefよりも少しでも低下すると、PFMコンパレータ11の出力信号PFMoutはLレベルからHレベルへ変化し、それによってPMOSトランジスタQ1がOFFからONへ変化する。PMOSトランジスタQがONとなってDC-DCコンバータ1の出力電圧Voutが持ち上げられると、帰還信号FBの電圧レベルが増加し、その結果時刻t2においてPFMコンパレータ11の出力信号PFMoutはHレベルからLレベルへ変化する。その後は、キャパシタC0に充電された電荷が負荷電流として消費されて徐々に低下し、時刻t3になると、上記時刻t1のときと同じ動作となる。PFM動作を行うときには、上述した時刻t1~t3の動作が順次繰り返される。図9を参照すると、負荷電流が大きい場合と負荷電流が小さい場合とでスイッチング動作の変化が示される。負荷電流が小さい場合には、負荷電流が大きい場合よりも、キャパシタC0に充電された電荷が負荷電流として消費されないため、帰還信号FBの低下の勾配が緩やかとなる。そのため、負荷電流が小さい場合には、負荷電流が大きい場合よりも、PMOSトランジスタQ1がON状態となるタイミングの間隔が長くなる。負荷電流が増加していくと、PFMコンパレータ11の出力信号PFMoutのパルスおよびPMOSトランジスタQ1のスイッチングの周波数が増加していく。なお、出力側のキャパシタC0の容量を増加させることで、PFM動作を行うときにスイッチング周波数を常時20Hz以下とするようにすることも物理的には可能であるが、回路規模が増大する、あるいはコストが上昇する等の虞を招来する。そのため、本実施形態では、後述するように、PFMコンパレータ11の出力信号PFMoutの周波数を検出し、その検出結果に応じてPWM/PFM動作に切り替えるようにしている。以上説明したPWM/PFM動作はスイッチング動作の一例であり、一般的に知られている。また、駆動トランジスタについても、PMOSトランジスタQ1とNMOSトランジスタQ2との組み合わせ構成にて説明しているが、他の構成であってもよい。次に、図10および図11を参照して、本実施形態のDC-DCコンバータ1の全体動作を説明する。図10は、DC-DCコンバータ1の状態遷移図である。図11は、DC-DCコンバータ1の全体動作を示すタイミングチャートである。図10に示すように、本実施形態のDC-DCコンバータ1は、20kHz以上のスイッチング周波数のPWM/PFM動作である状態1と、20Hz以下のスイッチング周波数のPFM動作である状態2の2状態の間を遷移する。図11における期間1では、情報処理装置2が通常モードで動作しており、制御信号サスペンド信号はHレベル非サスペンドモードである。このとき、OR回路22の出力であるSG駆動信号はHレベルとなり、信号発生部15は、所定の周波数の三角波信号である出力信号SGoutをPWMコンパレータ12へ供給し、これによりPWMコンパレータ12は動作する。また、PFMコンパレータ11は常に動作している。よって、期間1は、PWM/PFM動作期間図10の状態1となる。なお、PWM/PFM動作期間では、PWM動作およびPFM動作の双方が行われるが、周波数の高いPWM動作が支配的な期間である。PWM/PFM動作期間では、DC-DCコンバータ1は20kHz以上の可聴周波数帯外の一定のスイッチング周波数で動作する。ここで、20Hz検出信号は、PFMコンパレータ11の出力信号PFMoutの周波数に応じてHレベルまたはLレベルのいずれかとなる。図11における期間2では、情報処理装置2が通常モードからサスペンドモードに変化し、その結果、制御信号サスペンド信号はLレベルサスペンドモードとなる。なお、期間2の開始当初は、出力が低負荷状態であるとする。制御信号サスペンド信号がLレベルに変化したことに伴い図10のサスペンドトリガ、OR回路22の出力であるSG駆動信号はLレベルとなり、参照電圧Vref以下の一定の電圧、例えばグランド電圧である出力信号SGoutをPWMコンパレータ12へ供給し、これによりPWMコンパレータ12は停止する。また、PFMコンパレータ11は常に動作している。よって、期間2では、PFM動作期間図10の状態2となる。PFM動作では、図9に示したように負荷電流に応じてスイッチングが行われるため、効率的なスイッチング動作となる。ここで、期間2で動作している途中で負荷が増大した場合を想定する。例えば、情報処理装置2がサスペンドモードの状態でUSBポートに外部メモリ例えばUSBメモリ等が挿入された場合などである。このとき、情報処理装置2がサスペンドモードであるにも関わらず、DC-DCコンバータ1の負荷が増大する。図11では、DC-DCコンバータ1の負荷が増大するタイミングが期間3の始期である。負荷の増大に応じてスイッチング周波数が増加し、PFMコンパレータ11の出力のパルス信号PFMoutの周波数が20Hzに達した場合には、周波数カウンタ21の出力信号20Hz検出信号がHレベルに変化し、OR回路22の出力であるSG駆動信号はHレベルとなる。その結果、期間1と同様に、負荷が増加した後の期間3は、PWM/PFM動作期間図10の状態1となる。以上説明したように、本実施形態のDC-DCコンバータ1によれば、DC-DCコンバータ1は、情報処理装置2が通常モードである場合などの高負荷状態では20kHz以上の周波数でスイッチング素子をPWM動作させ、情報処理装置2がサスペンドモードとなる場合などの低負荷状態では20Hz以下の周波数でスイッチング素子をPFM動作させる。そのため、人間の可聴周波数帯を避けつつ、低負荷状態での効率を高めることができる。また、本実施形態のDC-DCコンバータ1によれば、情報処理装置2がサスペンドモードである場合などの低負荷状態から負荷が増大すると、その負荷の増大をPFMパルスの周波数を検出し、スイッチング周波数が人間の可聴周波数帯の下限とした規定した値を超えた場合には、スイッチング素子をPWM動作させる。そのため、本実施形態のDC-DCコンバータ1では、可聴周波数帯を避けつつ、低負荷時の効率を高め、かつ負荷が増大した場合でも適切に動作させることができる。2第2の実施形態以下、第2の実施形態のDC-DCコンバータについて説明する。第1の実施形態のDC-DCコンバータ1は、出力電圧をDC-DCコントローラ10へ帰還してスイッチング動作を行う電圧制御型のDC-DCコンバータであった。これに対し、本実施形態のDC-DCコンバータ3は、出力電流をDC-DCコントローラ10へ帰還してスイッチング動作を行う電流制御型のDC-DCコンバータである。第1の実施形態のDC-DCコンバータ1と本実施形態のDC-DCコンバータ3とでは、後述するように回路構成に大きな違いはなく、同一の部位について同一符号を付して重複説明を省略する。図12は、本実施形態のDC-DCコンバータ3の概略の回路図である。図12に示すように、DC-DCコンバータ3は、負荷電流を検出するためのセンス抵抗Rsが設けられ、このセンス抵抗Rsの両端のノードの電圧CSP,CSNがDC-DCコントローラ10へ帰還させられる。図13に示すように、本実施形態のDC-DCコントローラ100は、電圧CSP,CSNの差分電圧を増幅するためのオペアンプ101が設けられる。オペアンプ101は、電圧CSP,CSNの差分電圧を増幅して帰還信号FBを生成し、PFMコンパレータ11の反転入力端子と、PWMコンパレータ12の非反転入力端子とに帰還信号FBを供給する。この帰還信号FBは、第1の実施形態における帰還信号FBと同一である。本実施形態のDC-DCコンバータ3において、上述した以外の動作は第1の実施形態のDC-DCコンバータ1と同じである。以上、本発明の実施形態について詳細に説明したが、本発明のDC-DCコンバータは上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのは勿論である。"