"複数本のゲート線と複数本のドレイン線がマトリクス状に配置された表示パネルと、各ゲート線に走査信号を出力する走査ドライバと、各ドレイン線に表示データ信号を出力するデータドライバと、前記走査ドライバから走査信号を出力するタイミングおよび前記データドライバからデータ信号を出力するタイミングを制御する表示制御回路とを有する表示装置であって、前記データドライバは、表示データを一時的に保持するデータラッチ回路と、前記データラッチ回路から時分割して送られてくる表示データが1水平同期期間分揃うまで保持する第1のラッチ回路と、前記1水平同期期間分の表示データを保持する第2のラッチ回路と、前記第2のラッチ回路で保持している表示データを受け取り、前記表示データの信号レベルを変換するレベルシフタ回路と、前記レベルシフタ回路で変換した表示データの信号レベルに応じたアナログ信号を生成するデコーダ回路と、前記デコーダ回路で生成したアナログ信号を増幅する出力回路と、前記出力回路で増幅したアナログ信号をドレイン線に出力するスイッチ回路と、前記第2のラッチ回路から前記レベルシフタに前記表示データを転送する際に、前記複数本のドレイン線を複数のブロックに分割し、ブロック毎に前記表示データを転送するタイミングをずらす水平同期信号遅延回路とを有することを特徴とする表示装置。前記第2のラッチ回路は、ラッチ回路とマルチプレクサ回路を有し、前記水平同期信号遅延回路は、前記ラッチ回路用の遅延回路と、前記マルチプレクサ回路用の遅延回路を有することを特徴とする請求項1に記載の表示装置。前記水平同期信号遅延回路は、前記ドレイン線の配置方向の中央付近のブロックから端部のブロックに向かうにつれて前記表示データを転送するタイミングを遅延させることを特徴とする請求項1または請求項2に記載の表示装置。しかしながら、前記従来の液晶表示装置では、たとえば、下記に示すような問題点があることを、本願発明者らは見いだした。a前記データドライバから各ドレイン線に表示データ信号を出力するときに、すべてのドレイン線に同じタイミングで出力している。しかし、ゲート線の走査信号入力端に近い画素と遠い画素とでは、走査信号の波形が異なるため、TFT素子の表示データ信号階調電圧信号の書き込み時間にばらつきが生じるという問題がある。b前記データドライバでは、水平同期信号によってデータラッチが一括して行われるタイミングで瞬時電流が発生する。このとき、瞬時電流に起因する電源電圧の変動により、データドライバおよび表示装置の信頼性が低下するという問題がある。c前記走査ドライバが複数のドライバICからなる場合、前記表示データ用の走査信号を出力するゲート線と、黒表示挿入用の走査信号を出力するゲート線は、チップ間以上の間隔を開けなければならないという問題がある。なぜなら、同一のドライバICに接続された2本のゲート線に対して、一方に表示データ用の走査信号を出力し、他方に黒表示挿入用の走査信号を出力するという制御ができないためである。そのため、複数のドライバICをカスケード接続した場合、表示データ用のゲート線と黒表示挿入用のゲート線との間隔の設定には限界があるという問題がある。d前記ドライバでは、シフトレジスタの前段のロジック回路の動作電圧に対し、前記TFT素子に対して供給する電圧が非常に高く、従来のレベルシフタ回路のMOSトランジスタのサイズでは動作しないという問題がある。また、レベルシフタ回路を動作させるためには、従来の倍以上のサイズのMOSトランジスタが必要となり、ドライバICが大きくなるという問題がある。前記aの問題について具体的に説明すると、ゲート線に入力された走査信号は、入力端の近傍ではシャープな波形であるが、入力端から遠ざかるにしたがってなまった波形になるために生じる。従来のデータドライバでは、各ドレイン線に表示データ信号を一括出力するので、ゲート線の入力端の近端または遠端のどちらかに書き込みタイミングを設定している。そのため、どちらか一方の端側で書き込みが不十分の状況が発生し、表示品質が低下するという問題がある。前記bの問題について具体的に説明すると、前記データドライバにおいて、水平同期信号によってラッチ回路から一括出力されるデータは、レベルシフタ回路を同時に駆動し、デコーダ回路の所定の階調電圧を選択する。このとき、高耐圧系高電圧動作部の電源とグランドGNDの間には、出力数分のレベルシフタ回路の電流が流れることになる。そのため、出力数が増えれば、その分瞬時電流が大きくなり、電源電圧の変動が大きくなる。このような問題は、たとえば、カーナビゲーションシステムなどの車載用の液晶表示装置で顕著である。本発明の目的は、液晶表示装置において、ゲート線の延在方向の画素のTFT素子の書き込み時間のばらつきを低減することが可能な技術を提供することにある。本発明の他の目的は、液晶表示装置において、データドライバで生じる瞬時電流のピーク値を小さくし、データドライバおよび表示装置の信頼性を向上させることが可能な技術を提供することにある。本発明の他の目的は、液晶表示装置において、複数の走査ドライバICをカスケード接続し、かつ、表示データ用の走査信号を出力するゲート線と黒表示挿入用の走査信号を出力するゲート線の組み合わせの自由度を高くすることが可能な技術を提供することにある。本発明の他の目的は、液晶表示装置において、従来のサイズのMOSトランジスタでレベルシフタ回路を動作させることが可能な技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。本願において開示される発明の概略を説明すれば、以下の通りである。1複数本のゲート線と複数本のドレイン線がマトリクス状に配置された表示パネルと、各ゲート線に走査信号を出力する走査ドライバと、各ドレイン線に表示データ信号を出力するデータドライバと、前記走査ドライバから走査信号を出力するタイミングおよび前記データドライバからデータ信号を出力するタイミングを制御する表示制御回路とを有する表示装置であって、前記データドライバは、前記複数本のドレイン線を複数のブロックに分割し、前記表示制御回路からの水平同期クロックに基づいて、各ブロックのドレイン線へデータ信号を出力するタイミングをブロック毎に設定する内部コントロール信号を生成する内部コントロール信号生成回路と、前記ブロックの分割の設定、前記データ信号を出力するタイミングの遅延方向および遅延幅の設定、内部コントロール信号の立ち上がりおよび立ち下がりの設定を記録したレジスタ回路とを有し、前記データ信号をブロック毎に出力する機能を有する表示装置である。2前記1において、前記内部コントロール信号生成回路は、前記ゲート線の、前記走査信号の入力端に近いブロックから遠いブロックに向けて、前記データ信号を出力するタイミングを遅らせる表示装置である。3前記1または2において、前記データドライバは、共通バス配線に接続された複数個のドライバICからなり、前記各ドライバICは、それぞれ前記内部コントロール信号生成回路およびレジスタ回路を有し、前記表示制御回路は、前記ブロックの分割の設定、前記データ信号を出力するタイミングの遅延方向および遅延幅の設定、内部コントロール信号の立ち上がりおよび立ち下がりの設定を前記ドライバIC毎にまとめたレジスタデータを生成して各ドライバICに出力しており、前記各ドライバICは、入力されたレジスタデータのうち、自身のドライバICに割り当てられたレジスタデータに基づいて、内部コントロール信号を生成する表示装置である。4前記3において、前記各ドライバICは、それぞれを識別するアドレス情報を有し、前記表示制御回路は、前記アドレス情報を含むレジスタデータを生成して各ドライバICに出力する表示装置である。5前記3において、前記各ドライバICは、自身のドライバICに割り当てられたレジスタデータの読み込みが終了した後、次段のドライバICにキャリー信号を転送する表示装置である。6複数本のゲート線と複数本のドレイン線がマトリクス状に配置された表示パネルと、各ゲート線に走査信号を出力する走査ドライバと、各ドレイン線に表示データ信号を出力するデータドライバと、前記走査ドライバから走査信号を出力するタイミングおよび前記データドライバからデータ信号を出力するタイミングを制御する表示制御回路とを有する表示装置であって、前記データドライバは、表示データを一時的に保持するデータラッチ回路と、前記データラッチ回路から時分割して送られてくる表示データが1水平同期期間分揃うまで保持する第1のラッチ回路と、前記1水平同期期間分の表示データを保持する第2のラッチ回路と、前記第2のラッチ回路で保持している表示データを受け取り、前記表示データの信号レベルを変換するレベルシフタ回路と、前記レベルシフタ回路で変換した表示データの信号レベルに応じたアナログ信号を生成するデコーダ回路と、前記デコーダ回路で生成したアナログ信号を増幅する出力回路と、前記出力回路で増幅したアナログ信号をドレイン線に出力するスイッチ回路と、前記第2のラッチ回路から前記レベルシフタに前記表示データを転送する際に、前記複数本のドレイン線を複数のブロックに分割し、ブロック毎に前記表示データを転送するタイミングをずらす水平同期信号遅延回路とを有する表示装置である。7前記6において、前記第2のラッチ回路は、ラッチ回路とマルチプレクサ回路を有し、前記水平同期信号遅延回路は、前記ラッチ回路用の遅延回路と、前記マルチプレクサ回路用の遅延回路を有する表示装置である。8前記6または7において、前記水平同期信号遅延回路は、前記ドレイン線の配置方向の中央付近のブロックから端部のブロックに向かうにつれて前記表示データを転送するタイミングを遅延させる表示装置である。9複数本のゲート線と複数本のドレイン線がマトリクス状に配置された表示パネルと、各ゲート線に走査信号を出力する走査ドライバと、各ドレイン線に表示データ信号を出力するデータドライバと、前記走査ドライバから走査信号を出力するタイミングおよび前記データドライバからデータ信号を出力するタイミングを制御する表示制御回路とを有する表示装置であって、前記走査ドライバは、複数個のドライバICからなり、各ドライバICは、表示データ制御用の第1のシフトレジスタ回路と、黒挿入データ用の第2のシフトレジスタ回路と、前記第1のシフトレジスタ回路の出力または第2のシフトレジスタ回路の出力のいずれか一方を選択するセレクタスイッチ回路とを有する表示装置である。10前記9において、前記走査ドライバは、前記第1のシフトレジスタまたは第2のシフトレジスタ回路の出力を受け取り、前記受け取った出力の信号レベルを変換するレベルシフタ回路を有し、前記セレクタスイッチ回路と前記レベルシフタ回路の間に、前記レベルシフタ回路の出力信号を3値の異なる電圧レベルを持つ出力信号に変換するラッチ回路を有する表示装置である。11前記9または10において、前記各ドライバICは、カスケード接続されている表示装置である。12複数本のゲート線と複数本のドレイン線がマトリクス状に配置された表示パネルと、各ゲート線に走査信号を出力する走査ドライバと、各ドレイン線に表示データ信号を出力するデータドライバと、前記走査ドライバから走査信号を出力するタイミングおよび前記データドライバからデータ信号を出力するタイミングを制御する表示制御回路とを有する表示装置であって、前記走査ドライバは、シフトレジスタ回路からの出力信号の信号レベルを変換するレベルシフタ回路を有し、前記レベルシフタ回路は、低電圧電源で動作する第1の回路部と、高電圧電源で動作する第2の回路部とを有し、前記第1の回路部は、入力された信号を一時的に保持するラッチ回路を有し、前記第2の回路部は、少なくとも2つのPチャネルMOSトランジスタおよび2つのNチャネルMOSトランジスタを有し、第1のNチャネルMOSトランジスタは、ゲート電極が前記第1の回路部の第1の出力端と接続され、ドレイン電極が第1のPチャネルMOSトランジスタのドレイン電極および第2のPチャネルMOSトランジスタのゲート電極と接続されており、第2のNチャネルMOSトランジスタは、ゲート電極が前記第1の回路部の第2の出力端と接続され、ドレイン電極が前記第2のPチャネルMOSトランジスタのドレイン電極および前記第1のPチャネルMOSトランジスタのゲート電極と接続されている表示装置である。13前記12において、前記第1の回路部は、第3のPチャネルMOSトランジスタ、第3のNチャネルMOSトランジスタ、第4のNチャネルMOSトランジスタ、第5のNチャネルMOSトランジスタとを有し、前記第3のPチャネルMOSトランジスタは、ゲート電極が前記シフトレジスタ回路の出力と第1のイネーブル信号に基づく入力信号の入力端と接続され、前記第3のNチャネルMOSトランジスタは、ゲート電極が第2のイネーブル信号の入力端と接続され、ドレイン電極が前記第3のPチャネルMOSトランジスタのドレイン電極およびNOTゲートを介して前記第4のNチャネルMOSトランジスタのゲート電極と接続されており、前記第4のNチャネルMOSトランジスタは、ソース電極が第3のPチャネルMOSトランジスタのドレイン電極と接続されており、前記第5のNチャネルMOSトランジスタは、ゲート電極が第3のイネーブル信号の入力端と接続され、ドレイン電極が前記第4のNチャネルMOSトランジスタのドレイン電極と接続されており、前記第1の出力端は、前記第3のPチャネルMOSトランジスタのドレイン電極と接続されており、前記第2の出力端は、前記第3のPチャネルMOSトランジスタのドレイン電極と前記第4のNチャネルMOSトランジスタのソース電極のノードより後段にNOTゲートを介して接続されている表示装置である。14前記13において、前記第2のイネーブル信号および第3のイネーブル信号は、差動アンプ回路で生成する表示装置である。本発明の表示装置では、ゲート線の延在方向に並んだ各画素のTFT素子への書き込み時間のばらつきを低減するために、前記データドライバの構成およびデータドライバに入力される制御データを、前記手段1から手段5までのようにする。すなわち、前記手段1のように、前記データドライバにおいて、前記内部コントロール信号を生成し、ブロック毎に異なるタイミングで表示データ信号を出力する。このとき、各ブロックのドレイン線に表示データ信号を出力するタイミングは、たとえば、前記手段2のように、ゲート線の入力端から遠いブロックの出力タイミングを遅らせるようにする。このようにすれば、前記走査信号の波形がシャープな入力端に近い画素のTFT素子への書き込み時間と、入力端から遠い画素のTFT素子への書き込み時間を合わせることができる。そのため、書き込み時間のばらつきによる表示品質の低下を防げる。また、前記データドライバが共通バス配線に接続された複数個のドライバICからなる場合は、たとえば、前記手段3のように、ドライバIC毎に内部コントロール信号の設定に必要なレジスタデータをまとめて各ドライバICに入力すればよい。このとき、前記各ドライバICがアドレス情報を持っていれば、前記レジスタデータは前記手段4のようにすればよい。また、アドレス情報を持っていない場合は、前記手段5のようにすればよい。また、本発明の表示装置では、データドライバで生じる瞬時電流のピーク値を小さくし、データドライバおよび表示装置の信頼性を向上させるために、前記データドライバの構成を、前記手段6から手段8までのようにする。すなわち、前記第2のラッチ回路からレベルシフタ回路に表示データを転送するときに、複数のブロックに分け、複数回にわけて転送する。このとき、第2のラッチ回路の構成は、たとえば、前記手段7のようにする。また、前記ブロック毎に表示データを転送するときには、たとえば、前記手段8のように転送する。このようにすることで、レベルシフタ回路が駆動したときに発生する瞬時電流を分散させ、ピーク値を下げることができる。そのため、データドライバおよび表示装置の信頼性を向上させることができる。また、本発明の表示装置では、複数の走査ドライバICをカスケード接続し、かつ、任意のゲート線に黒表示挿入用の走査信号を出力するために、走査ドライバの構成を、前記手段9のようにする。このようにすることで、同一のドライバICに接続された異なるゲート線に対して、表示データ用の走査信号と黒表示挿入用の走査信号を同時に出力することができる。またこのとき、前記手段10のようにすれば、データの取り込み時間を長くすることができ、表示画質がさらに向上する。また、前記手段9および手段10のような構成にすることで、前記手段11のように複数のドライバICをカスケード接続することが可能となる。また、本発明の表示装置では、従来のサイズのMOSトランジスタでレベルシフタ回路を動作させるために、レベルシフタ回路の構成を、前記手段12のようにする。このとき、前記第1の回路部の構成は、たとえば、前記手段13および手段14のようにする。このようにすることで、前記第1の回路部のMOSトランジスタは最小のサイズで構成できるとともに、反転させるために電流を流す必要が無くなる。そのため、消費電流を抑えることができ、MOSトランジスタのサイズを大きくしなくても、レベルシフタ回路を動作させることができる。以下、本発明について、図面を参照して実施の形態実施例とともに詳細に説明する。なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。図1乃至図3は、本発明が適用される表示装置の概略構成を示す模式図であり、図1は液晶表示装置の構成例を示すブロック図、図2は液晶表示パネルの構成を示す回路図、図3は1画素の構成および動作を説明する図である。本発明が適用される表示装置は、たとえば、図1に示すように、液晶表示パネル1と、データドライバ2と、走査ドライバ3と、タイミングコントローラ4と、液晶駆動電源5とを有する液晶表示装置である。前記液晶表示パネル1は、たとえば、図2および図3に示すように、複数本のドレイン線DLと複数本のゲート線GLがマトリクス状に配置されており、各ドレイン線DLはデータドライバ2に接続されており、各ゲート線GLは走査ドライバ3に接続されている。また、液晶表示パネル1では、隣接する2本のドレイン線DLと隣接する2本のゲート線GLで囲まれた領域が1つの画素領域となっており、各画素領域にはTFT素子および画素電極PX、ならびに共通電極CTが配置されている。このとき、TFT素子のゲート電極は一方のゲート線GLと接続しており、ドレイン電極は一方のドレイン線DLと接続している。また、TFT素子のソース電極は画素電極PXと接続している。また、画素電極PXは、共通信号線CLに接続された共通電極CTとの間で容量素子を形成している。このような液晶表示パネル1で画像を表示するときには、データドライバ2から各ドレイン線DLに表示データ信号を出力しておき、走査ドライバ3から各ゲート線GLに走査信号を順次出力していく。このとき、データドライバ2および走査ドライバ3における各信号の出力のタイミングはタイミングコントローラ4によって制御されている。図4乃至図6は、本発明による実施例1の液晶表示装置の動作原理を説明するための模式図であり、図4はドレイン線の分割方法を説明する図、図5は表示データの出力方法を説明する図、図6は遅延量の設定方法を説明する図である。本実施例1の液晶表示装置は、前記液晶表示パネル1においてゲート線GLの延在方向に並んだ各画素のTFT素子にデータを書き込む時間のばらつきを防ぐことを目的とした表示装置である。このような液晶表示装置では、たとえば、図4に示すように、液晶表示パネル1に配置された複数本のドレイン線DLを、複数のブロックDBL1~DBLnに分ける。そして、データドライバ2から各ドレイン線DLに表示データ信号階調電圧信号を出力するときには、たとえば、図5に示すように、各ブロックDBL1~DBLnに出力するタイミングをずらす。このとき、具体的には、図5に示したように、ゲート線GLの入力端走査ドライバ3に最も近いブロックDBL1から最も遠いブロックDBLnに向けて、出力のタイミングを遅延させる。また、表示データ信号の出力タイミングを遅延させるときの遅延量遅延時間は、各ブロックDBL2~DBLnでのゲート線GLの走査信号の波形のなまりの度合いに基づいて設定する。ゲート線GLに入力される走査信号の理想的な波形は、たとえば、図6に点線で示した走査信号の波形Vgのように矩形である。しかし、走査ドライバ3からゲート線GLに出力された走査信号は、各ブロックの領域に到達するまでに波形がなまってしまう。このとき、走査ドライバ3から最も近いブロックDBL1での走査信号の波形Vgは、図6に示したように立ち上がりが鋭く、立ち下がりも鋭い。一方、走査ドライバ3から最も遠いブロックDBLnでの走査信号の波形Vgは、図6に示したように立ち上がりがゆるく、立ち下がりが鈍い。従来の液晶表示装置では、図6の下側に示したように、すべてのドレイン線に対して同じタイミングで表示データ信号DATAを出力している。また、液晶表示装置では通常、走査信号と表示データ信号のタイミングは、次の表示データ信号が書き込まれないように、ゲート遠端の波形Vgと表示データ信号DATAの最低電位との関係によって決定される。そのため、ゲート近端の波形Vgのように立ち上がりおよび立ち下がりが鋭い領域での書き込み時間WTne,WTne’は、ゲート遠端の書き込み時間WTf,WTf’に比べて短くなる。そこで、本実施例1の液晶表示装置では、ブロックDBL1に対しては、走査信号の波形Vgと表示データ信号DATAの最低電位との関係から表示データ信号DATAの出力タイミングを決定する。そして、ブロックDBLnに対しては、走査信号の波形Vgと表示データ信号DATAの最低電位との関係から表示データ信号DATAの出力タイミングを決定する。このようにすれば、たとえば、図6に示したように、ゲート近端のブロックDBL1における表示データ信号DATAの書き換え時刻と、ゲート遠端のブロックDBLnにおける表示データ信号DATAの書き換え時刻にΔt秒の差が生じる。つまり、ゲート近端のブロックDBL1への表示データ信号の出力タイミングをΔt秒だけ早くすることで、ゲート近端のブロックDBL1での書き込み時間の不足を補うことができる。これにより、ゲート近端のブロックDBL1における書き込み時間WT1,WT1’と、ゲート遠端のブロックDBLnにおける書き込み時間WTn,WTn’をほぼ等しくすることができる。なお、図6では走査ドライバ3から最も近いブロックDBL1と最も遠いブロックDBLnのみを示しているが、実際には、すべてのブロックDBL1~DBLnでの表示データの書き込み時間がほぼ等しくなるように出力タイミングを設定する。図7乃至図17は、本実施例1の液晶表示装置におけるデータドライバの構成例および動作を説明する模式図であり、図7はデータドライバの構成例を示すブロック図、図8は表示データの出力タイミングを説明する図、図9は内部コントロール信号の生成方法を説明する図、図10は内部コントロール信号生成回路の初段の構成例を示す回路図、図11は内部コントロール信号生成回路のシフトレジスタ用クロックの構成例を示す回路図、図12は内部コントロール信号生成回路の2段目以降の構成例を示す回路図、図13および図14はレジスタデータの入力方法を説明する図、図15乃至図17はレジスタデータの入力例を説明する図である。本実施例1の液晶表示装置において、データドライバ2から各ブロックDBL1~DBLnのドレイン線DLに表示データ信号を出力するタイミングをずらす遅延させる場合、データドライバ2を、たとえば、図7に示すような構成にする。図7に示したデータドライバ2の構成のうち、データラッチ回路201、シフトレジスタ202、1stラッチ回路203、2ndラッチ回路204A、3rdラッチ回路204B、レベルシフタ回路205、デコーダ回路206、基準電圧生成回路207、出力回路208、スイッチ回路209の構成は、従来のデータドライバも備える構成である。そして、本実施例1の表示装置では、前記各構成回路に加え、前記内部コントロール信号を生成する内部コントロール信号生成回路210と、内部コントロール信号の生成に用いる設定を記憶しておくディレイレジスタ回路211とを備える。データドライバ2では、外部から入力される表示データを、まず、データラッチ回路201で一時的に保持し、時分割して1stラッチ回路203に送る。1stラッチ回路203は、時分割して送られてくる表示データが1水平同期期間分揃うまで各表示データを保持する。そして、1水平同期期間分揃ったら2ndラッチ回路204Aに送る。2ndラッチ回路204Aは、水平同期信号に合わせて、保持している表示データを3rdラッチ回路204Bに送る。3rdラッチ回路204Bは、内部コントロール信号生成回路210からの内部コントロール信号に合わせて、表示データをレベルシフタ回路205に送る。レベルシフタ回路205は、受け取った表示データの信号レベルを変換してデコーダ回路206に送る。デコーダ回路206は、基準電圧生成回路207で生成した基準電圧とレベルシフタ回路205から受け取った表示データに基づいて、表示データの信号レベルに応じた階調電圧信号アナログ信号を生成し、出力回路208に送る。また、1stラッチ回路203は、表示データを2ndラッチ回路204に送る一方で、各ブロックDBL1~DBLnの出力タイミングを示すレジスタデータをディレイレジスタ回路211に送る。ディレイレジスタ回路211は、レジスタデータに基づいて出力タイミングの設定に必要な情報を内部コントロール信号生成回路210に送る。内部コントロール信号生成回路210は、受け取った情報に基づいて内部コントロール信号を生成し、3rdラッチ回路204Bと出力回路208とに送る。このとき生成される内部コントロール信号は、たとえば、図8のCL1D1~CL1Dnで示すように、データドライバ2の内部で生成されるクロックCL2に同期するように、各ブロックDBL1~DBLnの出力タイミングを設定した信号である。出力回路208は、デコーダ回路206から受け取った階調電圧信号を増幅し、内部コントロール信号に基づいてブロック毎に設定されたタイミングで階調電圧信号をスイッチ回路209に送る。そして、スイッチ回路209は受け取った階調電圧信号から順にドレイン線DLに出力する。内部コントロール信号生成回路210で内部コントロール信号を生成するときには、たとえば、図9に示すように、内部コントロール信号CL1D1~CL1D5の立ち上がり設定RS1およびCL1D1とEQ1との立ち下がりエッジの設定RS2、遅延幅の設定RS3、遅延ブロックの分割の設定RS4、遅延させる方向の設定RS5、イコライズ信号EQの設定が必要である。このとき、内部コントロール信号の立ち上がり設定RS1および立ち下がり設定RS2は、たとえば、レジスタ設定により内部クロックCL2のカウント数で設定する。また、遅延幅の設定RS3は、内部クロックCL2を分周したシフトレジスタ用クロックで設定する。また、遅延ブロックの分割の設定RS4は、たとえば、前段の内部コントロール信号に対して遅延させる場合は1、遅延させない場合は0に設定する。また、遅延させる方向の設定RS5は、1番目のブロックDBL1からN番目のブロックDBLNに向けて遅延させるか、その逆かを設定する。またこのとき、最初に出力するブロックの内部コントロール信号CL1D1はカウンタ回路により生成し、残りの内部コントロール信号CL1D2~CL1D5はシフトレジスタにより生成する。前記最初に出力するブロックの内部コントロール信号CL1D1およびイコライズ信号EQP1を生成するカウンタ回路は、たとえば、図10に示すような構成にする。このカウンタ回路では、フリップフロップ回路と、内部コントロール信号の立ち上がり設定RS1および立ち下がり設定RS2、ならびにイコライズ信号の立ち下がり設定RS6を用い、タイミングコントローラから入力された水平同期クロックCL1Pと、内部クロックCL2などから内部コントロール信号CL1D1とイコライズ信号EQP1を生成する。また、残りの内部コントロール信号については、前記カウンタ回路で生成した内部コントロール信号CL1D1に基づき、この内部コントロール信号CL1D1からどれだけ遅延させるかをシフトレジスタ用クロック回路およびシフトレジスタ回路で設定し、生成する。このとき、シフトレジスタ用クロック回路は、たとえば、図11に示すような構成にする。このシフトレジスタ用クロック回路では、内部クロックCL2の1周期を基準とし、その2倍、4倍、8倍、16倍の遅延クロックを生成する。また、前記シフトレジスタ回路は、たとえば、図12のような構成にする。このシフトレジスタでは、前記カウンタ回路で生成した内部コントロール信号CL1D1および前記シフトレジスタ用クロック回路で生成した遅延クロックと、遅延ブロックの分割の設定RS4および遅延させる方向の設定RS5から、残りのブロックの内部コントロール信号CL1D2~CL1DNを生成する。ところで、前記データドライバは、通常、複数個のドライバICドライバチップDDからなり、図13および図14に示すように、各ドライバICDDは共通バス配線で接続されている。このとき、各配線には、それぞれのドライバICDDに送るべきデータがまとめて送信されている。そのため、各ドライバICDDが、受け取ったデータのうち、どの部分が自身のドライバICのためのデータであるか判別できるようにしておく必要がある。このとき、たとえば、図13に示すように、各ドライバICDDに識別のためのアドレス情報を持たせているならば、各ドライバIC用のデータの先頭にアドレス情報を付加して送信する。このようにすれば、各ドライバICDDは自身のアドレス情報が付加された分を割り当てられたデータとして読み取ることができる。また、各ドライバICDDにアドレス情報を持たせない場合は、1番最初のデータから数えて何番目のデータが各ドライバICのデータの入力開始データかを指定しておき、図14に示すように、各ドライバICDDが自身に割り当てられたデータを読み終えた時点で、キャリー信号を次段のドライバICに転送する。以下に、データドライバの入力インタフェースの一例として、miniLVDSと呼ばれるインタフェースの場合の表示データの入力方法について、図15乃至図17を用いて説明する。前記miniLVDSインタフェースでは、通常、データ入力線共通バス配線は6本であり、表示データは、図15に示すように、シリアルデータでタイミングコントローラ4から転送されてくる。このとき、2ndドライバdriverは、1stドライバdriverからのキャリーがイネーブル信号EIOとなり、データを取り込み始める。そして、たとえば、図16に示すように、CS信号がHになっているときをレジスタ設定モードとし、データの先頭の8bitの値に内部コントロール信号を生成するために必要なレジスタ設定用の値を書き込むようにしておけば、それに基づいてディレイレジスタ回路211の値を設定する。表示データの先頭にレジスタ設定用の値を書き込むときには、たとえば、図17に示すように、データ線LV0で転送されるデータの先頭の8bit分R00~R07、データ線LV1で転送されるデータの先頭の8bit分R10~R17、データ線LV2で転送されるデータの先頭の8bit分R20~R27、データ線LV3で転送されるデータの先頭の8bit分R30~R37、データ線LV4で転送されるデータの先頭の8bit分R40~R47、データ線LV5で転送されるデータの先頭の8bit分R50~R57に書き込まれる。このとき、データ線LV0で転送されるデータの先頭の8bit分R00~R07には、たとえば、下記表1に示すように、遅延方向と遅延幅を設定する値を書き込む。つまり、遅延方向が1番目のブロックから17番目のブロックの場合、たとえば、データ線LV0で転送されるデータビットR01を1とし、データビットR02を0にする。また、遅延幅に関しては、設定する幅と対応するデータビットのみを1とし、残りのデータビットは0とする。また、データ線LV1で転送されるデータの先頭の8bit分R10~R17およびデータ線LV2で転送されるデータの先頭の8bit分R20~R27には、たとえば、下記表2および表3に示すように、遅延ブロックの分割、すなわちどのブロックとブロックの間を遅延させるかを設定する値を書き込む。つまり、遅延を発生させたいブロック間と対応するデータビットのみを1とし、残りのデータビットは0とする。また、データ線LV3で転送されるデータの先頭の8bit分R30~R37には、たとえば、下記表41に示すように、内部コントロール内部CL1信号の立ち上がりを設定する値を書き込む。この立ち上がり設定は、クロックの8bitカウンタ数で指定し、各データビットR30~R37の値1または0の組み合わせに応じて立ち上がり時間が設定される。またこのとき、具体的には、たとえば、下記表42に示すように、各データビットR30~R37の値で決まる8ビットカウンタ数に応じて、立ち上がり時間遅延クロック数が0クロック遅延無しから255クロックのいずれかに設定される。また、データ線LV4で転送されるデータの先頭の8bit分R40~R47には、たとえば、下記表51に示すように、内部コントロール内部CL1信号の立ち下がりを設定する値を書き込む。この立ち下がり設定も、クロックの8bitカウンタ数で指定し、各データビットR40~R47の値1または0の組み合わせに応じて立ち下がり時間が設定される。またこのとき、具体的には、たとえば、下記表52に示すように、各データビットR30~R37の値で決まる8ビットカウンタ数に応じて、立ち下がり時間遅延クロック数が0クロック遅延無しから255クロックのいずれかに設定される。また、データ線LV5で転送されるデータの先頭の8bit分R50~R57には、たとえば、下記表61に示すように、イコライズ信号の立ち上がりを設定する値を書き込む。この立ち上がり設定も、クロックの8bitカウンタ数で指定し、各データビットR50~R57の値1または0の組み合わせに応じて立ち上がり時間が設定される。またこのとき、具体的には、たとえば、下記表62に示すように、各データビットR30~R37の値で決まる8ビットカウンタ数に応じて、立ち下がり時間遅延クロック数が0クロック遅延無しから8クロックのいずれかに設定される。図18および図19は、表示データの転送方法を説明するための模式図であり、図18は走査ドライバが一辺のみに配置されている場合の転送方法の例を示す図、図19は走査ドライバが対向する二辺に配置されている場合の転送方法の例を示す図である。本実施例1で説明した表示データ信号の出力方法では、各ブロックの出力タイミングを遅延させるだけでなく、遅延させる方向も制御することができる。前記液晶表示パネル1として一般的なものは、たとえば、図18に示すように、表示パネルの1つの辺に走査ドライバドライバICGDが配置されており、各ゲート線に入力された操作信号の伝達方向は一方向である。このような液晶表示パネルの場合、タイミングコントローラ4からの表示データおよびレジスタデータを、図18に示すように、前記走査ドライバから最も近いドライバICDD1から遠いドライバICDD8に順に入力していき、走査ドライバから遠くなるにつれて遅延幅が大きくなるような内部コントロール信号を生成すればよい。しかしながら、前記液晶表示パネル1には、たとえば、図19に示すように、走査ドライバのドライバICGDがパネルの対向する二辺に配置されているものもある。このような液晶表示パネルの場合、図19に示すように、遅延方向が互いに逆向きの2種類のゲート線がある。そのため、本実施例1のように、遅延させる方向も制御できるようにしておけば、図19に示したような液晶表示パネルの場合でも、各ブロックを通過するゲート線の遅延方向にあわせて各ブロックの表示データの出力タイミングを遅延させることができる。以上説明したように、本実施例1の液晶表示装置によれば、ドレイン線を複数のブロックに分割し、各ブロックへの表示データの出力のタイミングをずらす遅延させることで、ゲート線の延在方向に並んだ各画素のTFT素子のデータ書き込み時間を等しくすることができる。そのため、データの書き込み不足による表示むら、表示品質の低下を防ぐことができる。図20乃至図22は、本発明による実施例2の表示装置の概略構成を示す模式図であり、図20はデータドライバの構成例を示すブロック図、図21および図22は水平同期信号遅延回路からデコーダ回路までの構成例を示す回路ブロック図である。本実施例2の液晶表示装置は、前記データドライバ2で発生する瞬時電流のピーク値を低くし、データドライバ2や表示装置の信頼性の低下を防ぐことを目的とした表示装置である。このような液晶表示装置では、データドライバ2は、たとえば、図20に示すような構成にする。図20に示したデータドライバ2の構成のうち、データラッチ回路201、シフトレジスタ202、1stラッチ回路203、2ndラッチ回路204、レベルシフタ回路205、デコーダ回路206、基準電圧生成回路207、出力回路208、スイッチ回路209、クロック生成回路212の構成は、従来のデータドライバも備える構成である。そして、本実施例2の表示装置では、前記各構成回路に加え、水平同期信号遅延回路213を備える。水平同期信号遅延回路213は、たとえば、図21および図22に示すように、フリップフロップ回路のようなクロック同期型の遅延回路で構成される。またこのとき、2ndラッチ回路204で保持している各ドレイン線に出力する表示データは、いくつかのブロックに分割し、ブロック単位で水平同期信号を遅延させる遅延信号を生成し、2ndラッチ回路に入力する。このとき、表示データは、たとえば、10ブロックから20ブロック程度に分割する。また、データドライバ2が一般的なドット反転に対応したドライバの場合、図22に示すように、レベルシフタ回路が動作するタイミングとしてHVデコーダDecorderまたはLVデコーダDecorderを選択するマルチプレクサを有するので、この切り替えのタイミングも変える必要がある。そのため、本実施例2では、水平同期信号遅延回路213に、前記マルチプレクサパルスを遅延させる遅延信号Φ1を生成する系統と、前記2ndラッチ回路のデータラッチパルスを遅延させる遅延信号Φ2を生成する系統の2つ系統の遅延回路を設ける。このとき、2ndラッチ回路204の各ブロックには、水平同期信号CL1をクロック同期の遅延回路で生成した遅延信号Φ2が入力される。そのため、2ndラッチ回路204は、遅延信号Φ2の種類に応じて、ブロック単位で複数回に分けて1stラッチ回路203で保持している1水平同期期間分の表示データを取り込む。つまり、従来は一括で取り込んでいた表示データを複数回に分けて取り込むことにより、1度に駆動するレベルシフタ回路の数を減少させる。そのため、レベルシフタ回路を駆動させ、デコーダ回路で階調電圧を選択するときに発生する瞬時電流の集中を回避できる。その結果、瞬時電流のピーク値を低くでき、電源電圧の変動を小さくすることができる。そのため、データドライバ2や表示装置の信頼性を向上させることができる。図23は、表示データの取り込みの遅延方法を説明するための模式図である。2ndラッチ回路204による表示データの取り込みを遅延させるときには、たとえば、図23に示すように、分割したブロックのうち、中心にあるブロックから出力が開始され、両端に向かうにしたがって遅延して出力するようにするのが好ましい。図23に示した例では、2ndラッチ回路204を20ブロックに分割し、一方の端のブロックから順に1,2,3,...,20と番号を付けているとする。このとき、中心にある10番目および11番目ブロックから出力を開始し、両端の1番目のブロックと20番目のブロックが最後に出力されることになる。このようにすると、たとえば、データドライバが複数のドライバICからなり、各ドライバICが図20乃至図22に示したような構成になっている場合に、ドライバIC毎のブロックむらが発生する可能性を低減できる。以上説明したように、本実施例2の表示装置によれば、2ndラッチ回路204で1水平同期期間分の表示データを取り込むときに、複数のブロックに分けて分割して取り込むことにより、レベルシフタ回路を駆動させたときの瞬時電流の集中を回避でき、データドライバ2や表示装置の信頼性を向上させることができる。また、瞬時電流による電源電圧の変動を小さくすることができるので、バイパスコンデンサなどの変動を抑制する回路部品を排除することができる。そのため、本実施例2の構成は、たとえば、カーナビゲーションシステムなどの車載用の液晶表示装置などに適用して好ましい。また、本実施例2では、前記瞬時電流の集中を回避するデータドライバの構成および動作について説明したが、この構成に、たとえば、前記実施例1で説明した構成を組み合わせてもよいことはもちろんである。つまり、水平同期信号遅延回路213を設けて2ndラッチ回路204による表示データの取り込みを分散させて瞬時電流の集中を回避するとともに、データドライバからの出力のタイミングをブロック毎に遅延させてもよい。なお、ブロック間の位相が、たとえば、半周期でもずれた構成であれば、特に制限されない。図24および図25は、本発明による実施例3の表示装置の概略構成を示す模式図であり、図24は走査ドライバの構成例を示すブロック図、図25はシフトレジスタ回路の構成例を示す回路ブロック図である。本実施例3の液晶表示装置は、画像映像を表示する際に、一定の間隔で黒表示を挿入する液晶表示装置において、複数の走査ドライバICをカスケード接続し、かつ、表示データ用の走査信号を出力するゲート線と黒表示挿入用の走査信号を出力するゲート線の組み合わせの自由度を高くすることを目的とした表示装置である。このような液晶表示装置では、走査ドライバ3は、たとえば、図24に示すように、入力部301、シフトレジスタ部302、レベルシフタ回路303、3値セレクタ回路304、出力バッファ回路305、出力部306を備える。このうち、入力部301および出力バッファ回路305、並びに出力部306は、従来の走査ドライバ3と同様の構成でよい。また、前記シフトレジスタ部302は、図24および図25に示すように、第1のシフトレジスタシフトレジスタ1302aと、第2のシフトレジスタシフトレジスタ2302bと、各シフトレジスタ302a,302bの出力のいずれか一方をレベルシフタ回路303に出力するセレクタスイッチ302cを備える。このとき、第1のシフトレジスタ302aは表示データ用のシフトレジスタとし、第2のシフトレジスタ302bは黒表示挿入用のシフトレジスタとする。図26は、本実施例3の表示装置における走査信号のタイミング波形を示す模式図である。本実施例3の表示装置の走査ドライバ3は、表示データ用の第1のシフトレジスタ302aと黒表示挿入用の第2のシフトレジスタ302bを有する。このとき、各シフトレジスタ302a,302bにはそれぞれ独立したDIO信号を入力し、第1のシフトレジスタ302aには第1のDIO信号DIO1を入力し、第2のシフトレジスタ302bには第2のDIO信号DIO2を入力する。またこのとき、第2のDIO信号DIO2は入力信号のタイミングで制御する。このとき、各DIO信号DIO1,DIO2とセレクタスイッチ302cに入力する選択信号RSLのタイミング波形の関係は、たとえば、図26に示したようになる。本実施例3の表示装置では、第1のシフトレジスタ302aからの出力による表示データ用の走査信号は、たとえば、図26に示すように、開始時間t1から時間t21までの間にS1SFT1~S1SFT17が出力される。一方、第2のシフトレジスタ302bからの出力による黒表示挿入用の走査信号は、たとえば、図26に示すように、開始時間t1から時間t21までの間にS2SFT1~S2SFT10が出力される。このとき、各ゲート線GLに対して端から順にX1~XMの番号を付け、時間t11からt21の間に走査信号が出力されるゲート線の関係は、図26に示したようになる。たとえば、黒表示挿入用の走査信号S2SFT1,S2SFT2が出力されるタイミングは、表示データ用の走査信号S1SFT12が出力されている。従来のようなシフトレジスタが1つの場合、同一チップ内でこのような状況になると、表示データ信号を残しておきたい画素、すなわちゲート線GLX12に接続された画素に黒データが書き込まれてしまう。一方、本実施例3のようにシフトレジスタを2つにすれば、黒データが書き込まれてしまうことはない。図26に示した例において、t14またはt19のタイミングでは、S1のシフトレジスタ出力を選択し、表示データ用の走査信号が出力される。すなわち、ゲート線GLX12またはX16に接続された画素に表示データが書き込まれる。本実施例3のようにシフトレジスタを2つにすると、t14またはt19の同周期内であるタイミングのうち、t15または120では、S1ではなくS2のシフトレジスタ出力を選択し、黒表示挿入用の走査信号が出力される。すなわち、ゲート線GLX1~X2またはX3~X6に接続された画素に黒表示データが書き込まれる。ただし、このとき、t14またはt19で表示データ用の走査信号が出力されたゲート線GLX12またはX16に接続された画素は影響を受けない。そのため、表示データ信号を残しておきたい画素、すなわちゲート線GLX12に接続された画素に黒データが書き込まれるのを防げる。そのため、同一チップから表示データ用の走査信号と黒表示挿入用の走査信号を出力することが可能となる。また、これにより、複数のチップドライバICをカスケード接続することが可能となる。図27は、本実施例3の走査ドライバにおける3値セレクタ回路の構成例を示す回路図である。また、図28は、3値セレクタ回路の動作を説明する波形図である。また、図29は、3値出力の場合の走査信号の出力波形を示す図である。本実施例3の走査ドライバでは、レベルシフタ回路303および3値セレクタ回路304により走査信号の3値出力を行う。このとき、3値セレクタ回路304は、たとえば、図27に示すような回路構成にする。このような構成にすると、たとえば、図28に示すように、表示レベルVON,非表示レベルVOFFの2つのレベルに加え、非表示レベルVOFF以下の第3のレベルVEEを設けることができる。このようにすると、実際に各ゲート線X1X2...に出力される操作信号の波形は、図28に示すようになる。図30は、3値出力の作用効果を説明する図である。なお、図30では、上側が3値出力の場合の波形、下側が比較のための従来の2値出力の場合の波形を示している。本実施例3のように、表示レベルVONおよび非表示レベルVOFF、ならびに非表示レベルVOFF以下の第3のレベルVEEを設けた場合、ゲート線に入力された走査信号の波形は、図30に示すように、表示レベルVONから立ち下がり、非表示レベルVOFFに戻るときに、一度非表示レベルVOFF以下の第3のレベルVEEになる。このとき、表示レベルVONからの立ち下がりは、従来の2値出力の場合に比べて鋭くなり、立ち下がり時間が短縮される。そのため、データの取り込み時間を長くすることが可能となる。従来の走査ドライバのように、表示レベルVONと非表示レベルVOFFの2値しかない回路構成に対して3値出力を行うことは、回路規模の増加を意味する。また、表示データ用の走査信号と黒表示挿入用の走査信号を独立に制御しながら3値出力をするとなると、単純な論理回路の組み合わせだけでなく、データをラッチする必要がある。しかも、そのようなレベルシフタ以降の回路を高耐圧系高電圧動作系で構成する必要がある。そのため、回路規模だけでなく構成が複雑になり、ドライバICのチップサイズが大きくなる。一方、本実施例3のように、2つのシフトレジスタ回路302a,302bを設け、そのいずれか一方の出力を選択して3値出力させることで、回路規模の増加などを抑えることができ、ドライバICのチップサイズの大型化を抑えることができる。以上説明したように、本実施例3の液晶表示装置によれば、シフトレジスタ回路302を、表示データ用の第1のシフトレジスタ回路302a、黒表示挿入用の第2のシフトレジスタ回路302b、各シフトレジスタの出力のいずれか一方を選択してレベルシフタ回路303に送るセレクタスイッチ302cで構成することにより、同一チップから表示データ用の走査信号と黒表示挿入用の走査信号を出力することが可能となる。また、これにより、複数のチップドライバICをカスケード接続することが可能となる。また、レベルシフタ回路303および3値セレクタ回路304により走査信号を3値出力させることで、各画素のTFT素子のデータの取り込み時間を長くすることができ、表示画質を向上させることができる。また、本実施例3の走査ドライバにおいて、黒表示挿入用のデータに関しては、タイミングおよび出力数を制御する信号を各チップドライバICに入力し、チップ内でカウンタ回路、ラッチ回路等を用いて黒表示挿入用のデータを生成し、制御することも可能である。また、レベルシフタ回路303として、差動式レベルシフタ回路を用いることで、高耐圧系で構成しているラッチ回路の制御信号回路を小規模で構成し、供給することが可能である。図31および図32は、シフトレジスタ回路の構成例を示す図であり、図31は模式的に示した回路図、図32は図31の回路を具体的に示した回路図である。本実施例3の走査ドライバにおいて、各シフトレジスタ回路302a,302bは、たとえば、図31および図32に示したような構成になっているのが一般的である。しかしながら、データを転送する機能があれば、このような構成に限らず、他の回路構成であってもよい。図33および図34は、本発明による実施例4の表示装置の概略構成を示す模式図であり、図33はデータドライバの構成例を示すブロック図、図34はレベルシフタ回路の構成例を示す回路図である。本実施例4の液晶表示装置は、従来のサイズのMOSトランジスタでレベルシフタ回路を動作させることを目的とした表示装置である。このような液晶表示装置では、走査ドライバは、たとえば、図33に示すような構成にする。なお、図33に示した構成は、出力数分だけ繰り返し必要となる回路ブロックおよびこのブロックを制御するための信号の構成を示しており、入力部301、シフトレジスタ302、レベルシフタ回路303、出力バッファ回路305、出力部306を備える。また、本実施例4の走査ドライバにおいて、シフトレジスタ302は、前記実施例3で説明したような構成ではなく、従来の一般的な構成でよい。また、レベルシフタ回路303は、前記実施例3のような3値出力を行う必要はなく、従来の2値出力の回路構成でよい。ただし、本実施例4では、レベルシフタ回路303は、図34に示すように、初段をラッチ方式の回路303aとし、2段目は従来のような襷がけと呼ばれる方式の回路303bとする。このような構成のレベルシフタ回路303において、初段のラッチ方式の回路303aでは、NANDゲートから入力された信号LVINをクロック1周期分保持し、次の信号が入力される前に、3種類のイネーブル信号ENBN,HENB,HENBNで入力信号LVINの制御および信号保持部分のリセットを行う。図35は、本実施例4のレベルシフタ回路の動作を説明する模式図である。本実施例4のレベルシフタ回路303では、図35に示すように、まず、第1のイネーブル信号HENBおよび第2のイネーブル信号HENBNで保持部分のノードリセットを行う。次に、第3のイネーブル信号ENBNで入力信号LVINの取り込みを行う。そして、取り込んだ入力信号LVINをクロック1周期分保持する。そして、次の周期の信号が入力される前に、第1のイネーブル信号HENBおよび第2のイネーブル信号HENBNで保持部分のノードリセットを行う。このような動作をした場合、初段の回路303aから2段目の回路303bに転送される2つの信号T,Bは、図35のようになる。そのため、2段目の回路303bを経て出力される出力信号OUTは、図35のようになる。図36は、本実施例4のレベルシフタ回路と比較するための従来のレベルシフタ回路の構成例を示す図である。また、図37は、図36に示したレベルシフタ回路の動作を示す図である。従来のレベルシフタ回路は、通常、2段目の回路303bのような襷がけ方式の回路を2段にした構成であり、たとえば、図36に示すように、2つのインバータ回路からの出力信号a,bを初段の襷がけ方式の回路の2つのPチャネルMOSトランジスタの各ゲートに入力する。そして、2つのNチャネルMOSトランジスタのドレインからの出力信号c,dを2段目の襷がけ方式の回路の2つのNチャネルMOSトランジスタの各ゲートに入力する。そして、2つのPチャネルMOSトランジスタのドレインから出力をそれぞれインバータ回路に入力し、最終的に2つの出力信号OUT1,OUT2が取り出される。このとき、レベルシフタ回路に入力される信号LVIN、インバータ回路からの出力信号a,b、初段の襷がけ方式の回路からの出力信号c,d、最終的に2つの出力信号OUT1,OUT2は、たとえば、図37のようになる。またこのとき、図37における入力信号LVINと最終的な出力信号OUT1の関係は、図35における入力信号LVINと出力信号OUTの関係と一致している。そのため、図34に示したレベルシフタ回路は、図36に示したレベルシフタ回路と同等の機能を有すると言える。また、図34のレベルシフタ回路と図36に示したレベルシフタ回路を比較した場合、MOSトランジスタ回路の数は同等である。しかしながら、図34に示した回路構成のほうが電流を必要としないため、1個あたりのトランジスタサイズを小さくすることができる。また、初段の回路を従来の襷がけ方式からラッチ方式の回路303aにすることにより、レベルシフタ回路全体のサイズを小さくすることができる。しかしながら、ラッチ方式の回路303aでは、第1のイネーブル信号HENBおよび第2のイネーブル信号HENBNとして、高耐圧信号を入力する必要がある。この第1のイネーブル信号HENBおよび第2のイネーブル信号HENBNを生成する回路は、襷がけ方式の回路でもよいが、差動方式の回路にすることで、チップサイズをより小さくすることができる。図38は、高耐圧のイネーブル信号を生成する差動回路の構成例を示す回路図である。第1のイネーブル信号HENBおよび第2のイネーブル信号HENBNを生成するには、たとえば、図38に示すような差動アンプ回路を用いる。ただし、本実施例4では、小信号を増幅するアンプとしてではなく、電圧変換回路として用いる。このようにすることで、ラッチ方式の回路303aで必要な高耐圧のイネーブル信号HENB,HENBNを生成し、供給することができる。図39は、本実施例4の効果を説明する模式図である。なお、図39では、左から、本実施例4のレベルシフタ回路303の寸法、差動アンプ回路の寸法、従来のレベルシフタ回路の寸法を示している。従来のレベルシフタ回路は、流れる電流を大きくするためにMOSトランジスタのサイズを大きくする必要があり、たとえば、図39に示すように、1段目初段の襷がけ方式の回路の面積が大きくなってしまう。一方、本実施例4のレベルシフタ回路303では、MOSトランジスタを反転させるための電流を流す必要が無く、1段目のラッチ方式の回路303aを小さくすることができる。ただし、ラッチ方式の回路303aに供給する高耐圧のイネーブル信号HENB,HENBNを生成するための電圧変換回路差動アンプ回路が必要である。しかしながら、図39に示すように、本実施例4のレベルシフタ回路303の縦寸法205μmと電圧変換回路差動アンプ回路の縦寸法275μmを足しても、従来のレベルシフタ回路の縦寸法635μmに比べて小さくできる。以上説明したように、本実施例4の液晶表示装置によれば、レベルシフタ回路303の構成を、初段はラッチ方式の回路303a、2段目は襷がけ方式の回路303bとすることで、チップドライバIC上でのレベルシフタ回路303の面積を小さくすることができる。また、本実施例4では、初段の回路をラッチ方式の回路303aとしたが、入力信号LVINを保持できる回路構成であれば、他の回路でもよい。また、本実施例4では、初段はラッチ方式の回路303a、2段目は襷がけ方式の回路303bとしているが、これに限らず、たとえば、2段目もラッチ方式の回路にしてもよい。また、本実施例4では、図38に示したような電圧変換回路差動アンプ回路を用いて初段のラッチ方式の回路303aに供給する高耐圧のイネーブル信号HENB,HENBNを生成したが、これに限らず、たとえば、走査ドライバの外部から直接高耐圧信号を供給してもよい。また、本実施例4では、従来の構成の走査ドライバにおいて、レベルシフタ回路303の構成を変えた例を挙げたが、この構成に、前記実施例3で説明した構成を組み合わせてもよい。以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることはもちろんである。"