"m個mは正の整数の画素にそれぞれ対応するように設けられクロック信号に基づき入力データが順次に転送されるように直列に接続されたm個のフリップフロップからなるシフトレジスタと、各フリップフロップに対応するように設けられ、各フリップフロップからの出力信号の論理値に応じて第1電圧または第2電圧のいずれかを選択する電圧選択部と、各フリップフロップに対応するように設けられ、前記電圧選択部によって選択された電圧を各フリップフロップに対応する画素の表示状態に反映させるための表示素子部とを備えることを特徴とする、表示装置。各フリップフロップは、入力信号を取り込んで転送用データとして保持する第1ラッチ部と、前記転送用データを取り込んで出力用データとして保持するとともに前記出力用データに基づいて前記出力信号を出力する第2ラッチ部とを含むこと特徴とする、請求項1に記載の表示装置。前記第1ラッチ部は、入力端子に前記入力信号が与えられる、前記クロック信号に基づいて動作する第1クロックドインバータと、入力端子が前記第1クロックドインバータの出力端子に接続された第1インバータと、入力端子が前記第1インバータの出力端子に接続され、出力端子が前記第1インバータの入力端子に接続された、前記クロック信号に基づいて動作する第2クロックドインバータとからなり、前記第2ラッチ部は、入力端子が前記第1インバータの出力端子に接続された、前記クロック信号に基づいて動作する第3クロックドインバータと、入力端子が前記第3クロックドインバータの出力端子に接続された第2インバータと、入力端子が前記第2インバータの出力端子に接続され、出力端子が前記第2インバータの入力端子に接続された、前記クロック信号に基づいて動作する第4クロックドインバータとからなり、前記第2インバータの出力端子から前記出力信号が出力されることを特徴とする、請求項2に記載の表示装置。前記第1ラッチ部は、入力端子に前記入力信号が与えられる、前記クロック信号に基づいて動作する第1クロックドインバータと、一端が前記第1クロックドインバータの出力端子に接続され、他端に所定電位が与えられる容量とからなり、前記第2ラッチ部は、入力端子が前記第1クロックドインバータの出力端子に接続された、前記クロック信号に基づいて動作する第3クロックドインバータと、入力端子が前記第3クロックドインバータの出力端子に接続された第2インバータと、入力端子が前記第2インバータの出力端子に接続され、出力端子が前記第2インバータの入力端子に接続された、前記クロック信号に基づいて動作する第4クロックドインバータとからなり、前記第2インバータの出力端子から前記出力信号が出力されることを特徴とする、請求項2に記載の表示装置。前記m個のフリップフロップに対応するm個のデータが前記入力データとして前記シフトレジスタに与えられ、前記m個のデータがそれぞれ対応するフリップフロップに含まれる前記第1ラッチ部に前記転送用データとして保持された後、前記クロック信号の動作が停止すること特徴とする、請求項2に記載の表示装置。各フリップフロップに対応するように設けられた白色表示機能部を更に備え、前記m個のフリップフロップに対応するm個のデータが前記入力データとして前記シフトレジスタに与えられ、前記白色表示機能部は、前記m個のデータがそれぞれ対応するフリップフロップに含まれる前記第1ラッチ部に前記転送用データとして保持されるまでの期間、各画素の表示状態を白色表示で維持すること特徴とする、請求項2に記載の表示装置。前記白色表示機能部は、各画素の表示状態を白色表示で維持するか否かを示す指示信号に基づいて前記表示素子部に前記出力信号を与えるか否かを制御するための第1スイッチと、前記指示信号に基づいて前記表示素子部に白色表示用の電圧を与えるか否かを制御するための第2スイッチとを備え、前記指示信号の論理値に応じて前記出力信号または前記白色表示用の電圧のいずれかが前記表示素子部に与えられることを特徴とする、請求項6に記載の表示装置。制御信号に基づいて入力電圧の大きさを制御する電圧制御部を更に備え、前記表示素子部において、画素の表示状態は、前記電圧選択部によって選択された電圧と所定の第3電圧との差に基づいて変化し、前記電圧制御部は、前記入力電圧として前記第1電圧および前記第2電圧を受け取り、前記制御信号が予め定められたレベルになっている時に、前記第1電圧および前記第2電圧を前記第3電圧と同じ大きさにすることを特徴とする、請求項1に記載の表示装置。前記m個の画素および前記m個のフリップフロップはi行×j列のマトリクス状に構成され、各行において隣接するフリップフロップは互いに接続され、連続する任意の3行に着目したとき、1行目のj列目のフリップフロップと2行目のj列目のフリップフロップとが接続されるとともに2行目の1列目のフリップフロップと3行目の1列目のフリップフロップとが接続され、または、1行目の1列目のフリップフロップと2行目の1列目のフリップフロップとが接続されるとともに2行目のj列目のフリップフロップと3行目のj列目のフリップフロップとが接続されていることを特徴とする、請求項1に記載の表示装置。前記m個の画素および前記m個のフリップフロップはi行×j列のマトリクス状に構成され、各行において隣接するフリップフロップは互いに接続され、連続する任意の2行に着目したとき、1行目のj列目のフリップフロップと2行目の1列目のフリップフロップとが接続されていることを特徴とする、請求項1に記載の表示装置。各画素は、n個nは2以上の整数の副画素によって構成され、前記フリップフロップは、各画素に含まれるn個の副画素にそれぞれ対応するように設けられ、各画素に対応するn個のフリップフロップが互いに異なるシフトレジスタを構成するように、前記シフトレジスタはn個設けられ、前記n個のシフトレジスタには、前記入力データとして互いに異なるデータが与えられることを特徴とする、請求項1に記載の表示装置。各画素に含まれるn個の副画素を形成するn個の画素電極の面積が互いに異なることを特徴とする、請求項11に記載の表示装置。各画素は、赤色,緑色,および青色にそれぞれ対応する3個の副画素によって構成され、前記3個の副画素にそれぞれ対応する3個のシフトレジスタには、前記入力データとして赤色用のデータ,緑色用のデータ,および青色用のデータがそれぞれ与えられることを特徴とする、請求項11に記載の表示装置。従来のメモリ液晶ディスプレイは、メモリ機能を有さない一般的な液晶表示装置と同様、ゲートドライバやソースドライバを備えている。ゲートドライバ92やソースドライバ93は、図23に示したように、画素メモリ部90の周辺領域に形成されている。このため、装置の小型化を図ったとき、パネル全体のサイズに対する表示領域画素メモリ部90が形成されている領域に相当するの占める割合が比較的小さくなり、製品のデザイン性が損なわれてしまう。そこで、本発明は、パネル基板上の回路面積を低減しつつ、メモリを用いた駆動による低消費電力化を実現することのできる表示装置を提供することを目的とする。本発明の第1の局面は、m個mは正の整数の画素にそれぞれ対応するように設けられクロック信号に基づき入力データが順次に転送されるように直列に接続されたm個のフリップフロップからなるシフトレジスタと、各フリップフロップに対応するように設けられ、各フリップフロップからの出力信号の論理値に応じて第1電圧または第2電圧のいずれかを選択する電圧選択部と、各フリップフロップに対応するように設けられ、前記電圧選択部によって選択された電圧を各フリップフロップに対応する画素の表示状態に反映させるための表示素子部とを備えることを特徴とする。本発明の第2の局面は、本発明の第1の局面において、各フリップフロップは、入力信号を取り込んで転送用データとして保持する第1ラッチ部と、前記転送用データを取り込んで出力用データとして保持するとともに前記出力用データに基づいて前記出力信号を出力する第2ラッチ部とを含むこと特徴とする。本発明の第3の局面は、本発明の第2の局面において、前記第1ラッチ部は、入力端子に前記入力信号が与えられる、前記クロック信号に基づいて動作する第1クロックドインバータと、入力端子が前記第1クロックドインバータの出力端子に接続された第1インバータと、入力端子が前記第1インバータの出力端子に接続され、出力端子が前記第1インバータの入力端子に接続された、前記クロック信号に基づいて動作する第2クロックドインバータとからなり、前記第2ラッチ部は、入力端子が前記第1インバータの出力端子に接続された、前記クロック信号に基づいて動作する第3クロックドインバータと、入力端子が前記第3クロックドインバータの出力端子に接続された第2インバータと、入力端子が前記第2インバータの出力端子に接続され、出力端子が前記第2インバータの入力端子に接続された、前記クロック信号に基づいて動作する第4クロックドインバータとからなり、前記第2インバータの出力端子から前記出力信号が出力されることを特徴とする。本発明の第4の局面は、本発明の第2の局面において、前記第1ラッチ部は、入力端子に前記入力信号が与えられる、前記クロック信号に基づいて動作する第1クロックドインバータと、一端が前記第1クロックドインバータの出力端子に接続され、他端に所定電位が与えられる容量とからなり、前記第2ラッチ部は、入力端子が前記第1クロックドインバータの出力端子に接続された、前記クロック信号に基づいて動作する第3クロックドインバータと、入力端子が前記第3クロックドインバータの出力端子に接続された第2インバータと、入力端子が前記第2インバータの出力端子に接続され、出力端子が前記第2インバータの入力端子に接続された、前記クロック信号に基づいて動作する第4クロックドインバータとからなり、前記第2インバータの出力端子から前記出力信号が出力されることを特徴とする。本発明の第5の局面は、本発明の第2の局面において、前記m個のフリップフロップに対応するm個のデータが前記入力データとして前記シフトレジスタに与えられ、前記m個のデータがそれぞれ対応するフリップフロップに含まれる前記第1ラッチ部に前記転送用データとして保持された後、前記クロック信号の動作が停止すること特徴とする。本発明の第6の局面は、本発明の第2の局面において、各フリップフロップに対応するように設けられた白色表示機能部を更に備え、前記m個のフリップフロップに対応するm個のデータが前記入力データとして前記シフトレジスタに与えられ、前記白色表示機能部は、前記m個のデータがそれぞれ対応するフリップフロップに含まれる前記第1ラッチ部に前記転送用データとして保持されるまでの期間、各画素の表示状態を白色表示で維持すること特徴とする。本発明の第7の局面は、本発明の第6の局面において、前記白色表示機能部は、各画素の表示状態を白色表示で維持するか否かを示す指示信号に基づいて前記表示素子部に前記出力信号を与えるか否かを制御するための第1スイッチと、前記指示信号に基づいて前記表示素子部に白色表示用の電圧を与えるか否かを制御するための第2スイッチとを備え、前記指示信号の論理値に応じて前記出力信号または前記白色表示用の電圧のいずれかが前記表示素子部に与えられることを特徴とする。本発明の第8の局面は、本発明の第1の局面において、制御信号に基づいて入力電圧の大きさを制御する電圧制御部を更に備え、前記表示素子部において、画素の表示状態は、前記電圧選択部によって選択された電圧と所定の第3電圧との差に基づいて変化し、前記電圧制御部は、前記入力電圧として前記第1電圧および前記第2電圧を受け取り、前記制御信号が予め定められたレベルになっている時に、前記第1電圧および前記第2電圧を前記第3電圧と同じ大きさにすることを特徴とする。本発明の第9の局面は、本発明の第1の局面において、前記m個の画素および前記m個のフリップフロップはi行×j列のマトリクス状に構成され、各行において隣接するフリップフロップは互いに接続され、連続する任意の3行に着目したとき、1行目のj列目のフリップフロップと2行目のj列目のフリップフロップとが接続されるとともに2行目の1列目のフリップフロップと3行目の1列目のフリップフロップとが接続され、または、1行目の1列目のフリップフロップと2行目の1列目のフリップフロップとが接続されるとともに2行目のj列目のフリップフロップと3行目のj列目のフリップフロップとが接続されていることを特徴とする。本発明の第10の局面は、本発明の第1の局面において、前記m個の画素および前記m個のフリップフロップはi行×j列のマトリクス状に構成され、各行において隣接するフリップフロップは互いに接続され、連続する任意の2行に着目したとき、1行目のj列目のフリップフロップと2行目の1列目のフリップフロップとが接続されていることを特徴とする。本発明の第11の局面は、本発明の第1の局面において、各画素は、n個nは2以上の整数の副画素によって構成され、前記フリップフロップは、各画素に含まれるn個の副画素にそれぞれ対応するように設けられ、各画素に対応するn個のフリップフロップが互いに異なるシフトレジスタを構成するように、前記シフトレジスタはn個設けられ、前記n個のシフトレジスタには、前記入力データとして互いに異なるデータが与えられることを特徴とする。本発明の第12の局面は、本発明の第11の局面において、各画素に含まれるn個の副画素を形成するn個の画素電極の面積が互いに異なることを特徴とする。本発明の第13の局面は、本発明の第11の局面において、各画素は、赤色,緑色,および青色にそれぞれ対応する3個の副画素によって構成され、前記3個の副画素にそれぞれ対応する3個のシフトレジスタには、前記入力データとして赤色用のデータ,緑色用のデータ,および青色用のデータがそれぞれ与えられることを特徴とする。本発明の第1の局面によれば、表示装置には、各画素に対応するように設けられたフリップフロップが直列に接続されることによって構成されたシフトレジスタと、各フリップフロップからの出力信号に応じて2つの電圧のいずれかを選択する電圧選択部と、電圧選択部によって選択された電圧を各フリップフロップに対応する画素の表示状態に反映させるための表示素子部とが設けられている。フリップフロップは1ビットのデータの保持が可能であるので、各フリップフロップにおいて、入力データを次段のフリップフロップに転送しつつ、当該入力データを電圧選択部に与えることにより対応する画素の表示状態を当該入力データに基づく表示状態にすることが可能となる。すなわち、従来の一般的な表示装置に設けられている駆動回路走査信号線駆動回路,映像信号線駆動回路を備えることなく、表示画像用のデータをシフトレジスタに与えることによって、シフトレジスタを構成する全てのフリップフロップすなわち各画素に対応するメモリに表示画像に対応するデータを与えることができる。ここで、各フリップフリップにおいてラッチされたデータの内容は次に書き換えられるまで保持されるので、不必要に電力が消費されることなく同じ内容の画像を表示し続けることが可能となる。以上より、従来と比較して回路面積を低減しつつ、メモリを用いた駆動による低消費電力化が可能な表示装置が実現される。本発明の第2の局面によれば、本発明の第1の局面と同様、従来と比較して回路面積を低減しつつ、メモリを用いた駆動による低消費電力化が可能な表示装置が実現される。本発明の第3の局面によれば、本発明の第1の局面と同様、従来と比較して回路面積を低減しつつ、メモリを用いた駆動による低消費電力化が可能な表示装置が実現される。本発明の第4の局面によれば、各フリップフロップの第1ラッチ部は、1個のクロックドインバータと1個の容量とによって構成されている。このため、比較的少ない数のトランジスタでフリップフロップが実現されるので、パネル基板上の回路面積を効果的に低減することが可能となる。本発明の第5の局面によれば、シフトレジスタを構成する全てのフリップフロップに表示画像に対応するデータが保持された後、クロック信号の動作は停止する。このため、同じ内容の画像の表示が継続している期間中、クロック信号に起因する電力消費が無くなり、消費電力が効果的に低減される。本発明の第6の局面によれば、シフトレジスタを構成するフリップフロップの全てに表示画像に基づくデータが保持されるまでの期間、全ての画素の表示状態は白色表示となる。このため、画像が表示される際あるいは画像の内容が変化する際には、全画面白色表示が行われた後、表示すべき画像が表示される。これにより、ノイズが視認されにくくなる。本発明の第7の局面によれば、比較的簡易な構成の回路を備えることによって、画像が表示される際あるいは画像の内容が変化する際のノイズの発生が抑制される。本発明の第8の局面によれば、シフトレジスタを構成するフリップフロップの全てに表示画像に基づくデータが保持されるまでの期間、制御信号を予め定められたレベルにしておくことによって、全ての画素の表示状態を白色表示ノーマリーホワイト方式の場合または黒色表示ノーマリーブラック方式の場合にすることができる。このため、画像が表示される際あるいは画像の内容が変化する際、全画面白色表示または全画面黒色表示が行われた後に表示すべき画像を表示することが可能となる。これにより、ノイズが視認されにくくなる。本発明の第9の局面によれば、隣接するフリップフロップ間を接続する配線の面積が小さくなるので、メモリを用いた駆動のための回路面積が効果的に低減される。本発明の第10の局面によれば、画素およびフリップフロップがマトリクス状に配置されている表示装置において、シフトレジスタに与えられたデータは全ての行で同じ方向に転送される。このため、各フリップフロップに保持されるべき表示画像用のデータの生成が容易となる。本発明の第11の局面によれば、1つの画素は複数個の副画素によって構成され、副画素毎に表示状態を白色表示または黒色表示にすることができる。これにより、メモリを用いた駆動による低消費電力化が可能な表示装置において、中間調表示が可能となる。本発明の第12の局面によれば、n個の画素電極についての面積比を調整することによって、中間調の明るさを調整することができる。また、n個の画素電極の面積を同じにする場合と比較して、表示可能な階調の数が大きくなる。本発明の第13の局面によれば、3個の副画素にそれぞれ対応するようカラーフィルタや色表示機能を備えることによって、カラー表示が可能となる。これにより、メモリを用いた駆動による低消費電力化が可能なカラー表示装置が実現される。以下、添付図面を参照しつつ、本発明の一実施形態について説明する。<1.液晶表示装置の概略構成>図2は、本発明の一実施形態に係る液晶表示装置の概略構成を示すブロック図である。図2に示すように、この液晶表示装置は、画素メモリ部10と端子部19とが形成されるパネル基板100と、パネル基板100の外部例えばフレキシブル回路基板に設けられる画素メモリ駆動部200とによって構成されている。画素メモリ部10には、i行×j列で構成された画素メモリユニットPMUが含まれている。なお、1つの画素メモリユニットPMUが1画素分の構成要素となっている。画素メモリユニットPMUは1ビットのデータの保持が可能となっており、各画素メモリユニットPMUに保持されたデータの値に応じて画像が表示される。端子部19には、画素メモリ駆動部200からパネル基板100へと延びる信号配線とパネル基板100内に配設された信号配線とを接続するための端子が設けられている。画素メモリ駆動部200は、画素メモリユニットPMUを動作させるための信号等を画素メモリ部10に供給する。なお、以下においては、画素メモリ部10は9個3行×3列の画素メモリユニットPMUからなるものと仮定する。図3は、画素メモリ部10の構成を示すブロック図である。図3に示すように、画素メモリ部10には9個の画素メモリユニットPMU1~PMU9が含まれている。それら全ての画素メモリユニットPMU1~PMU9には、共通的に、2相のクロック信号CK,CKBと、画素の表示状態を白色表示にするための白色表示用電圧VWと、画素の表示状態を黒色表示にするための黒色表示用電圧VBLとが与えられる。また、画素メモリユニットPMU1には、画素の表示状態を指定するための表示用データDATAが与えられる。ところで、各画素メモリユニットPMUには、1ビットのデータを保持することができるフリップフロップが含まれている。そして、画素メモリユニットPMU1~PMU9のそれぞれに含まれるフリップフロップ111~119が図4に示すように直列に接続されることによって、シフトレジスタ110が構成されている。従って、画素メモリユニットPMU1に与えられた表示用データDATAは、クロック信号CK,CKBに基づいて、画素メモリユニットPMU2~PMU9に順次に転送される。また、本実施形態においては、図3に示すように、1行目の3列目の画素メモリユニットPMU3内のフリップフロップと2行目の3列目の画素メモリユニットPMU4内のフリップフロップとが接続され、2行目の1列目の画素メモリユニットPMU6内のフリップフロップと3行目の1列目の画素メモリユニットPMU7内のフリップフロップとが接続されている。<2.画素メモリユニットの構成および動作概要>図1は、画素メモリユニットPMUの構成を示すブロック図である。図1に示すように、画素メモリユニットPMUは、フリップフロップ11と電圧選択部12と液晶容量13とを備えている。フリップフロップ11は、信号Qn前段のフリップフロップ11からの出力信号を入力信号として受け取り、クロック信号CK,CKBに基づき信号Qn1と信号Qn1の論理反転信号とを出力信号として出力する。なお、以下においては、信号Qn1の論理反転信号のことを信号Qn1Bと表す。電圧選択部12は、信号Qn1と信号Qn1Bとに基づいて白色表示用電圧VWまたは黒色表示用電圧VBLのいずれかを選択し、その選択した電圧を画素電極電圧VLCとして出力する。液晶容量13は画素電極と共通電極とによって形成されており、画素電極電圧VLCと共通電極電圧VCOMとの差に応じて画素の表示状態が変化する。図5は、フリップフロップ11の具体的な構成例を示す回路図である。このフリップフロップ11は、信号Qnを取り込んで転送用データとして保持するための第1ラッチ部111と、転送用データを取り込んで出力用データとして保持するとともに出力用データに基づいて信号Qn1と信号Qn1Bとを出力するための第2ラッチ部112とによって構成されている。第1ラッチ部111は、入力端子に信号Qnが与えられるクロックドインバータ以下、第1クロックドインバータという。141と、入力端子が第1クロックドインバータ141の出力端子に接続されたインバータ以下、第1インバータという。142と、入力端子が第1インバータ142の出力端子に接続されるとともに出力端子が第1インバータ142の入力端子に接続されたクロックドインバータ以下、第2クロックドインバータという。143とによって構成されている。なお、第1インバータ142の出力端子は、後述する第3クロックドインバータ146の入力端子にも接続されている。第2ラッチ部112は、入力端子が第1インバータ142の出力端子に接続されたクロックドインバータ以下、第3クロックドインバータという。146と、入力端子が第3クロックドインバータ146の出力端子に接続されたインバータ以下、第2インバータという。147と、入力端子が第2インバータ147の出力端子に接続されるとともに出力端子が第2インバータ147の入力端子に接続されたクロックドインバータ以下、第4クロックドインバータという。148とによって構成されている。なお、信号Qn1は第2インバータ147の出力端子から出力され、信号Qn1Bは第4クロックドインバータ148の出力端子から出力される。なお、第1クロックドインバータ141および第4クロックドインバータ148については、クロック信号CKがハイレベルかつクロック信号CKBがローレベルの時にはインバータとして機能し、クロック信号CKがローレベルかつクロック信号CKBがハイレベルの時には入力端子-出力端子間が電気的に切り離される。また、第2クロックドインバータ143および第3クロックドインバータ146については、クロック信号CKがハイレベルかつクロック信号CKBがローレベルの時には入力端子-出力端子間が電気的に切り離され、クロック信号CKがローレベルかつクロック信号CKBがハイレベルの時にはインバータとして機能する。以上のような構成により、このフリップフロップ11では、クロック信号CKがハイレベルかつクロック信号CKBがローレベルとなっている期間中に与えられる信号Qnの値が転送用データとして第1ラッチ部111に保持される。そして、クロック信号CKがハイレベルからローレベルに変化し、かつ、クロック信号CKBがローレベルからハイレベルに変化するタイミングで、転送用データとして第1ラッチ部111に保持されている信号Qnの値が信号Qn1の波形として現れる。また、転送用データは第2ラッチ部112に保持されるため、信号Qn1の波形は、次に、クロック信号CKがハイレベルからローレベルに変化し、かつ、クロック信号CKBがローレベルからハイレベルに変化する時点まで維持される。図6は、電圧選択部12の具体的な構成例を示す回路図である。この電圧選択部12には、P型TFTとN型TFTとからなるCMOSスイッチ121,122が含まれている。CMOSスイッチ121については、入力端子には白色表示用電圧VWが与えられ、出力端子は画素電極に接続されている。CMOSスイッチ121のN型TFTのゲート端子には信号Qn1が与えられ、CMOSスイッチ121のP型TFTのゲート端子には信号Qn1Bが与えられる。CMOSスイッチ122については、入力端子には黒色表示用電圧VBLが与えられ、出力端子は画素電極に接続されている。CMOSスイッチ122のN型TFTのゲート端子には信号Qn1Bが与えられ、CMOSスイッチ122のP型TFTのゲート端子には信号Qn1が与えられる。以上のような構成により、信号Qn1がハイレベルかつ信号Qn1Bがローレベルの時には、CMOSスイッチ121がオン状態かつCMOSスイッチ122がオフ状態となり、白色表示用電圧VWが画素電極に与えられる。一方、信号Qn1がローレベルかつ信号Qn1Bがハイレベルの時には、CMOSスイッチ121がオフ状態かつCMOSスイッチ122がオン状態となり、黒色表示用電圧VBLが画素電極に与えられる。<3.駆動方法>次に、図4および図7を参照しつつ、本実施形態における画素メモリ部10の駆動方法について説明する。なお、図7に示す信号波形図の先頭の波形に付した符号は、各時点に表示用データDATAによってフリップフロップ111に入力されている1ビットのデータを本説明において識別するための符号である。図7では、例えば、時点t5から時点t6までの期間には表示用データDATAによってデータD5がフリップフロップ111に入力されることが示されている。時点t1においては、表示用データDATAとしてデータD1がフリップフロップ111に入力されている。時点t1には、クロック信号CKがハイレベルからローレベルに変化し、かつ、クロック信号CKBがローレベルからハイレベルに変化する。このため、データD1の値に基づいて、フリップフロップ111の出力信号Q1がハイレベルとなる。なお、出力信号Q1は、電圧選択部12図6参照に与えられるとともに、フリップフロップ112にも与えられる。時点t2においては、表示用データDATAとしてデータD2がフリップフロップ111に入力されている。フリップフロップ111からの出力信号Q1はフリップフロップ112に与えられているので、この時、データD1がフリップフロップ112に入力されている。また、時点t2には、時点t1と同様、クロック信号CKがハイレベルからローレベルに変化し、かつ、クロック信号CKBがローレベルからハイレベルに変化する。これにより、データD2の値に基づいて、フリップフロップ111の出力信号Q1はハイレベルで維持され、データD1の値に基づいて、フリップフロップ112の出力信号Q2はハイレベルとなる。以上のようにして、時点t3以降においても、表示用データDATAとしてフリップフロップ111に入力されたデータが順次にフリップフロップ112~119へと転送されていく。これにより、表示用データDATAとしてのデータD1~D9のフリップフロップ111への入力の終了後には、フリップフロップ111の出力信号Q1のレベルはデータD9に基づくレベルとなり、フリップフロップ112の出力信号Q2のレベルはデータD8に基づくレベルとなり、、フリップフロップ119の出力信号Q9のレベルはデータD1に基づくレベルとなる。なお、表示用データDATAとしてのデータD1~D9の全てが、対応するフリップフロップ内の第1ラッチ部111に保持された後、クロック信号CK,CKBの動作は停止する。フリップフロップ111~119からは上記出力信号Q1~Q9およびそれらの論理反転信号が出力される。それらの信号は、各フリップフロップ11に対応する電圧選択部12に与えられる。ここで、図8を参照しつつ、電圧選択部12に与えられる白色表示用電圧VWおよび黒色表示用電圧VBLの波形について説明する。共通電極電圧VCOMについては所定期間毎にハイレベルとローレベルとが交互に繰り返されている。白色表示用電圧VWと共通電極電圧VCOMとは位相が同じにされている。黒色表示用電圧VBLと共通電極電圧VCOMとは位相が180度ずらされている。白色表示用電圧VWおよび黒色表示用電圧VBLのハイレベル側の電位は共通電極電圧VCOMのハイレベル側の電位とほぼ等しくされている。白色表示用電圧VWおよび黒色表示用電圧VBLのローレベル側の電位は共通電極電圧VCOMのローレベル側の電位とほぼ等しくされている。以上より、白色表示用電圧VWの電位と共通電極電圧VCOMの電位との差はほぼ0で維持される。一方、黒色表示用電圧VBLの電位と共通電極電圧VCOMの電位との差は黒色表示用電圧VBLの振幅にほぼ相当する大きさで維持される。図9は、液晶印加電圧と透過率との関係を示す図である。なお、図9に示す関係は、ノーマリーホワイト方式が採用されている液晶表示装置におけるものである。図9より、液晶印加電圧が小さいほど透過率は大きくなって液晶印加電圧が大きいほど透過率が小さくなることが把握される。図9において、電圧Vaは白色表示用電圧VWの電位と共通電極電圧VCOMの電位との差に相当し、電圧Vbは黒色表示用電圧VBLの電位と共通電極電圧VCOMの電位との差に相当する。また、上述したように、信号Qn1がハイレベルかつ信号Qn1Bがローレベルの時には白色表示用電圧VWが画素電極に与えられ、信号Qn1がローレベルかつ信号Qn1Bがハイレベルの時には黒色表示用電圧VBLが画素電極に与えられる図6参照。画素電極に白色表示用電圧VWが与えられた画素メモリユニットPMUにおいては画素の表示状態が白色表示とされる。画素電極に黒色表示用電圧VBLが与えられた画素メモリユニットPMUにおいては画素の表示状態が黒色表示とされる。以上より、図7に示したような波形の表示用データDATAが画素メモリ駆動部200から画素メモリ部10に与えられたときには、フリップフロップ111,114,115,117,118,および119の出力信号Q1,Q4,Q5,Q7,Q8,およびQ9はハイレベルとなり、フリップフロップ112,113,および116の出力信号Q2,Q3,およびQ6はローレベルとなる。その結果、図10に示すように、画素メモリユニットPMU1,PMU4,PMU5,PMU7,PMU8,およびPMU9に対応する画素の表示状態は白色表示となり、画素メモリユニットPMU2,PMU3,およびPMU6に対応する画素の表示状態は黒色表示となる。また、図11に示すような波形の表示用データDATAが画素メモリ駆動部200から画素メモリ部10に与えられたときには、フリップフロップ112,114,116,および118の出力信号Q2,Q4,Q6,およびQ8はハイレベルとなり、フリップフロップ111,113,115,117,および119の出力信号Q1,Q3,Q5,Q7,およびQ9はローレベルとなる。その結果、図12に示すように、画素メモリユニットPMU2,PMU4,PMU6,およびPMU8に対応する画素の表示状態は白色表示となり、画素メモリユニットPMU1,PMU3,PMU5,PMU7,およびPMU9に対応する画素の表示状態は黒色表示となる。<4.効果>本実施形態によれば、各画素メモリユニットPMUに対応するように、画素メモリユニットPMU内のフリップフロップ11からの出力信号に応じて白色表示用電圧VWまたは黒色表示用電圧VBLのいずれかを選択する電圧選択部12と、電圧選択部12によって選択された電圧を各フリップフロップ11に対応する画素の表示状態に反映させるための液晶容量13とが設けられている。また、画素メモリ部10内の複数の画素メモリユニットPMUのそれぞれに含まれるフリップフロップ11が直列に接続されることによって、シフトレジスタ110が構成されている。フリップフロップ11は1ビットのデータの保持が可能であるので、各フリップフロップ11において、入力データを次段のフリップフロップ11に転送しつつ、対応する画素の表示状態を入力データに基づく表示状態にすることが可能となる。すなわち、ゲートドライバやソースドライバを備えることなく、シフトレジスタ110に表示用データDATAを与えることによって全ての画素メモリユニットPMU内のフリップフロップ11に表示画像に対応するデータを与えることができる。各フリップフリップ11においてラッチされたデータの内容は次に書き換えられるまで保持されるので、不必要に電力が消費されることなく同じ内容の画像を表示し続けることが可能となる。以上のように、従来と比較してパネル基板上の回路面積を低減しつつ、メモリを用いた駆動による低消費電力化が可能な液晶表示装置が実現される。また、本実施形態によれば、全ての画素メモリユニットPMU内のフリップフロップ11に表示画像に対応するデータが保持された後、クロック信号CK,CKBの動作は停止する。このため、同じ内容の画像の表示が継続している期間中、クロック信号CK,CKBに起因する電力消費が無くなり、消費電力が効果的に低減される。<5.変形例>以下、上記実施形態の変形例について説明する。<5.1第1の変形例>図13は、上記実施形態の第1の変形例における画素メモリ部10の構成を示すブロック図である。本変形例においては、1行目の3列目の画素メモリユニットPMU13内のフリップフロップ11と2行目の1列目の画素メモリユニットPMU14内のフリップフロップ11とが接続され、2行目の3列目の画素メモリユニットPMU16内のフリップフロップ11と3行目の1列目の画素メモリユニットPMU17内のフリップフロップ11とが接続されている。従って、表示用データDATAは全ての行で同じ方向に転送される。このため、奇数行目と偶数行目とで表示用データDATAの転送方向が異なる上記実施形態と比較して、表示用データDATAの生成が容易となる。<5.2第2の変形例>図14は、上記実施形態の第2の変形例における画素メモリ部10の構成を示すブロック図である。本変形例においては、画素メモリ部10に含まれる全ての画素メモリユニットPMU内のフリップフロップ11によって1つのシフトレジスタが構成されるのではなく、各行の全ての画素メモリユニットPMU内のフリップフロップ11によって1つのシフトレジスタが構成されている。従って、本変形例においては、画素メモリ部10には3つのシフトレジスタが含まれている。また、本変形例においては、表示用データDATAをサンプリングするためのサンプリング回路15が画素メモリ部10内に設けられている。このサンプリング回路15は、画素メモリユニットPMU21~PMU23内のフリップフロップ11に保持されるべきデータが表示用データDATAとして与えられている時には当該表示用データDATAを画素メモリユニットPMU21に与え、画素メモリユニットPMU24~PMU26内のフリップフロップ11に保持されるべきデータが表示用データDATAとして与えられている時には当該表示用データDATAを画素メモリユニットPMU24に与え、画素メモリユニットPMU27~PMU29内のフリップフロップ11に保持されるべきデータが表示用データDATAとして与えられている時には当該表示用データDATAを画素メモリユニットPMU27に与える。このようにして、本変形例によっても、表示画像に対応するデータを画素メモリ部10に含まれる全ての画素メモリユニットPMU内のフリップフロップ11に格納することができる。<5.3第3の変形例>図15は、上記実施形態の第3の変形例における画素メモリ部10の構成を示すブロック図である。本変形例においては、1つの画素は2つの副画素によって構成されている。なお、ここでは、一方の副画素に対応して設けられている画素メモリユニットのことを第1画素メモリユニットといい、他方の副画素に対応して設けられている画素メモリユニットのことを第2画素メモリユニットという。図15に示すように、画素メモリ部10には9個の第1画素メモリユニットPMU11~PMU19と9個の第2画素メモリユニットPMU21~PMU29とが含まれている。クロック信号CK,CKB,白色表示用電圧VW,および黒色表示用電圧VBLについては、第1画素メモリユニットPMU11~PMU19および第2画素メモリユニットPMU21~PMU29に共通的に与えられる。表示用データについては、第1画素メモリユニットPMU11と第2画素メモリユニットPMU21とに異なるデータが与えられる。図15においては、第1画素メモリユニットPMU11に与えられる表示用データには符号DATA1を付し、第2画素メモリユニットPMU21に与えられる表示用データには符号DATA2を付している。また、第1画素メモリユニットPMU11~PMU19に含まれるフリップフロップによって1つのシフトレジスタが構成され、第2画素メモリユニットPMU21~PMU29に含まれるフリップフロップによって別の1つのシフトレジスタが構成されている。すなわち、本変形例においては、2系統のシフトレジスタが設けられている。このような構成において、第1画素メモリユニットPMU11~PMU19内のフリップフロップおよび第2画素メモリユニットPMU21~PMU29内のフリップフロップに上記実施形態と同様にして1ビットのデータを保持させることによって、各画素について、第1画素メモリユニットPMU1に対応する副画素以下、第1副画素という。の表示状態と第2画素メモリユニットPMU2に対応する副画素以下、第2副画素という。の表示状態とを独立して制御することが可能となる。このため、本変形例によると、中間調表示が可能となる。ところで、第1副画素を形成する画素電極と第2副画素を形成する画素電極との面積比を様々な値にすることによって、面積階調による様々な中間調表示が可能となる。例えば、第1副画素を形成する画素電極E1と第2副画素を形成する画素電極E2とを図16Aに示すようにパネル基板上に形成することができる。このとき、画素電極E1については、第1画素メモリユニットPMU1内のフリップフロップに保持されたデータに基づく電圧が印加され、画素電極E2については、第2画素メモリユニットPMU2内のフリップフロップに保持されたデータに基づく電圧が印加される。画素電極E1に白色表示用電圧VWが印加され、画素電極E2に黒色表示用電圧VBLが印加された場合、画素の表示状態は図16Bに示すようなものとなる。ここで、画素電極E1および画素電極E2の双方に白色表示用電圧VWを印加することもできる。また、画素電極E1および画素電極E2の双方に黒色表示用電圧VBLを印加することもできる。さらに、画素電極E1に黒色表示用電圧VBLを印加して画素電極E2に白色表示用電圧VWを印加することもできる。このように、画素電極E1の面積と画素電極E2の面積とを異ならせることによって、4階調の階調表示が可能となる。また、例えば、図17Aに示すように、第2副画素を形成する画素電極E4が第1副画素を形成する画素電極E3に取り囲まれるよう、画素電極E3と画素電極E4とをパネル基板上に形成することもできる。ここで、画素電極E3に白色表示用電圧VWが印加され、画素電極E4に黒色表示用電圧VBLが印加された場合、画素の表示状態は図17Bに示すようなものとなる。なお、1つの画素内の副画素の構成については上述した例には限定されない。例えば、1つの画素が3個以上の副画素によって構成されていても良い。また、複数個の副画素を形成する複数個の画素電極について、面積比や位置関係をさまざまなものにすることができる。さらに、カラーフィルタが形成されている表示装置や色表示機能を有する表示装置例えば有機EL表示装置において、1つの画素を3個の副画素によって構成し、それら3個の副画素に対応する3系統のシフトレジスタにR赤色,G緑色,およびB青色のデータをそれぞれ与えるようにしても良い。これにより、カラー表示が可能となる。<5.4第4の変形例>上記実施形態においては、表示用データDATAとして1ビットのデータがフリップフロップ111に入力される毎に、9個の画素によって表示される画像が変化する。このような画像の変化はノイズとして視認される。そこで、本変形例においては、全てのフリップフロップ内の第1ラッチ部111にそれぞれ対応するデータが保持されるまでの期間、全ての画素の表示状態を白色表示とする回路以下、白色表示回路という。が設けられている。なお、本変形例においては、この白色表示回路によって白色表示機能部が実現されている。図18は、白色表示回路16の具体的な構成例を示す回路図である。この白色表示回路16は、P型TFTとN型TFTとからなる2個のCMOSスイッチ161,162と、1個のインバータ163とによって構成されている。CMOSスイッチ161については、入力端子には白色表示用電圧VWが与えられ、出力端子は画素電極に接続されている。CMOSスイッチ161のN型TFTのゲート端子には指示信号Sが与えられ、CMOSスイッチ161のP型TFTのゲート端子はインバータ163の出力端子に接続されている。CMOSスイッチ162については、入力端子には信号Qn1が与えられ、出力端子は画素電極に接続されている。CMOSスイッチ162のN型TFTのゲート端子はインバータ163の出力端子に接続され、CMOSスイッチ162のP型TFTのゲート端子には指示信号Sが与えられている。インバータ163については、入力端子には指示信号Sが与えられ、出力端子はCMOSスイッチ161のP型TFTのゲート端子およびCMOSスイッチ162のN型TFTのゲート端子に接続されている。以上のような構成において、指示信号Sがハイレベルであれば、CMOSスイッチ161はオン状態となり、CMOSスイッチ162はオフ状態となる。これにより、白色表示用電圧VWが画素電極に与えられる。一方、指示信号Sがローレベルであれば、CMOSスイッチ161はオフ状態となり、CMOSスイッチ162はオン状態となる。これにより、信号Qn1各フリップフロップからの出力信号Q1~Q9が画素電極に与えられる。ここで、全てのフリップフロップ内の第1ラッチ部111にそれぞれ対応するデータが保持されるまでの期間図7および図11の時点t1から時点t9までの期間には指示信号はハイレベルとされ、それ以降の期間図7および図11の時点t9以降の期間には指示信号はローレベルとされる。このため、画像が表示される際あるいは画像の内容が変化する際には、全画面白色表示が行われた後、表示すべき画像が表示される。これにより、ノイズが視認されにくくなる。<5.5第5の変形例>上記第4の変形例においては、各画素に対応するように画素メモリ部10内に白色表示回路16が設けられていた。これに対して、本変形例においては、図19に示すように、全ての画素の表示状態を白色表示にするための構成要素として、画素メモリ部10の外部に電圧制御回路17が設けられている。電圧制御回路17には、白色表示用電圧VWin,黒色表示用電圧VBLin,共通電極電圧VCOMin,および制御信号Sが入力される。そして、電圧制御回路17は、制御信号Sに基づき、白色表示用電圧VW,黒色表示用電圧VBL,および共通電極電圧VCOMを出力する。図20は、電圧制御回路17の具体的な構成例を示す回路図である。この電圧制御回路17は、1個のインバータ171と、P型TFTとN型TFTとからなる4個のCMOSスイッチ172~175とによって構成されている。インバータ171については、入力端子には制御信号Sが与えられ、出力端子は、CMOSスイッチ172のN型TFTのゲート端子,CMOSスイッチ173のP型TFTのゲート端子,CMOSスイッチ174のN型TFTのゲート端子,およびCMOSスイッチ175のP型TFTのゲート端子に接続されている。CMOSスイッチ172については、入力端子には白色表示用電圧VWinが与えられ、出力端子は白色表示用電圧VWを伝達するための配線に接続されている。CMOSスイッチ172のN型TFTのゲート端子はインバータ171の出力端子に接続され、CMOSスイッチ172のP型TFTのゲート端子には制御信号Sが与えられている。CMOSスイッチ173については、入力端子には共通電極電圧VCOMinが与えられ、出力端子は白色表示用電圧VWを伝達するための配線に接続されている。CMOSスイッチ173のP型TFTのゲート端子はインバータ171の出力端子に接続され、CMOSスイッチ173のN型TFTのゲート端子には制御信号Sが与えられている。CMOSスイッチ174については、入力端子には黒色表示用電圧VBLinが与えられ、出力端子は黒色表示用電圧VBLを伝達するための配線に接続されている。CMOSスイッチ174のN型TFTのゲート端子はインバータ171の出力端子に接続され、CMOSスイッチ174のP型TFTのゲート端子には制御信号Sが与えられている。CMOSスイッチ175については、入力端子には共通電極電圧VCOMinが与えられ、出力端子は黒色表示用電圧VBLを伝達するための配線に接続されている。CMOSスイッチ175のP型TFTのゲート端子はインバータ171の出力端子に接続され、CMOSスイッチ175のN型TFTのゲート端子には制御信号Sが与えられている。以上のような構成において、制御信号Sがハイレベルであれば、CMOSスイッチ173,175はオン状態となり、CMOSスイッチ172,174はオフ状態となる。これにより、共通電極電圧VCOMinが白色表示用電圧VWとして画素メモリ部10に与えられるとともに、共通電極電圧VCOMinが黒色表示用電圧VBLとして画素メモリ部10に与えられる。このとき、白色表示用電圧VW,黒色表示用電圧VBL,および共通電極電圧VCOMの大きさ電位が同じになるので、ノーマリーホワイト方式が採用されている液晶表示装置においては、全ての画素の表示状態は白色表示となる。一方、制御信号Sがローレベルであれば、CMOSスイッチ172,174はオン状態となり、CMOSスイッチ173,175はオフ状態となる。これにより、白色表示用電圧VWinが白色表示用電圧VWとして画素メモリ部10に与えられるとともに、黒色表示用電圧VBLinが黒色表示用電圧VBLとして画素メモリ部10に与えられる。このとき、画素の表示状態は、フリップフロップに保持されたデータに基づくものとなる。なお、ノーマリーブラック方式が採用されている液晶表示装置においては、制御信号Sがハイレベルとなっている時、全ての画素の表示状態は黒色表示となる。ここで、図21に示すように、全てのフリップフロップ内の第1ラッチ部111図5参照にそれぞれ対応するデータが保持されるまでの期間については制御信号Sをハイレベルとし、それ以降の期間については制御信号Sをローレベルとすれば良い。これにより、上記第4の変形例と同様、画像が表示される際あるいは画像の内容が変化する際には、全画面白色表示が行われた後、表示すべき画像が表示される。これにより、ノイズが視認されにくくなる。さらに、本変形例においては、画素の表示状態を白色表示にするための回路を画素毎に備える必要はないので、比較的簡易な構成で画素の表示状態を制御することが可能となる。<5.6第6の変形例>図22は、上記実施形態の第6の変形例におけるフリップフロップの具体的な構成例を示す回路図である。このフリップフロップは、上記実施形態と同様、信号Qnを取り込んで転送用データとして保持するための第1ラッチ部113と、転送用データを取り込んで出力用データとして保持するとともに出力用データに基づいて信号Qn1と信号Qn1Bとを出力するための第2ラッチ部114とによって構成されている。第1ラッチ部113は、入力端子に信号Qnが与えられる第1クロックドインバータ141と、一端が第1クロックドインバータ141の出力端子に接続され他端が接地された容量144とによって構成されている。なお、第1クロックドインバータ141の出力端子は、後述する第3クロックドインバータ146の入力端子にも接続されている。第2ラッチ部114は、入力端子が第1クロックドインバータ141の出力端子に接続された第3クロックドインバータ146と、入力端子が第3クロックドインバータ146の出力端子に接続された第2インバータ147と、入力端子が第2インバータ147の出力端子に接続されるとともに出力端子が第2インバータ147の入力端子に接続された第4クロックドインバータ148とによって構成されている。なお、信号Qn1は第3クロックドインバータ146の出力端子から出力され、信号Qn1Bは第2インバータ147の出力端子から出力される。以上のような構成により、このフリップフロップでは、クロック信号CKがハイレベルかつクロック信号CKBがローレベルとなっている期間中に与えられる信号Qnの値に応じて容量144に電荷が蓄積される。本変形例においては、電荷の蓄積によって容量144の両端間に生じる電位差が転送用データとしての役割を果たす。そして、クロック信号CKがハイレベルからローレベルに変化し、かつ、クロック信号CKBがローレベルからハイレベルに変化するタイミングで、転送用データとして第1ラッチ部113に保持されている信号Qnの値が信号Qn1の波形として現れる。また、転送用データは第2ラッチ部114に保持されるため、信号Qn1の波形は、次に、クロック信号CKがハイレベルからローレベルに変化し、かつ、クロック信号CKBがローレベルからハイレベルに変化する時点まで維持される。本変形例によれば、第1ラッチ部113に含まれるトランジスタの数が上記実施形態と比較して6個少ない。このため、パネル基板上の回路面積を更に低減しつつ、メモリを用いた駆動による低消費電力化を実現することのできる表示装置を安価に提供することが可能となる。<6.その他>上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ELElectroLuminescence等の他の表示装置にも本発明を適用することができる。"