"電圧を生成して出力し、前記生成する電圧の大きさを調整する機能を有する電圧生成回路と、オン状態のときに互いに導通する第1および第2の導通端子を有し、前記第1の導通端子が前記電圧生成回路の出力ノードと配線を介して接続される第1のスイッチと、前記第1のスイッチの前記第2の導通端子に接続された配線を充電するための充電回路とを備えた半導体装置。前記充電回路は、入力されたデジタル値をアナログ電圧に変換して出力するデジタルアナログ変換器を含み、前記第1のスイッチの前記第2の導通端子に接続された配線は、前記デジタルアナログ変換器から出力されたアナログ電圧によって充電される、請求項1に記載の半導体装置。前記充電回路から前記第1のスイッチの前記第2の導通端子までの配線の長さは、前記第1のスイッチの前記第1の導通端子から前記電圧生成回路までの配線の長さよりも長い、請求項1に記載の半導体装置。前記充電回路は、第2のスイッチをさらに含み、前記デジタルアナログ変換器の出力ノードは、前記第2のスイッチを介して、前記第1のスイッチの前記第2の導通端子に接続された配線と接続され、前記半導体装置は、入力されたアナログ電圧をデジタル値に変換して出力するアナログデジタル変換器と、第3のスイッチとをさらに備え、前記アナログデジタル変換器の入力ノードは、前記第3のスイッチを介して、前記第1のスイッチの前記第2の導通端子に接続された配線と接続される、請求項2に記載の半導体装置。基準電圧を生成して出力し、前記生成する基準電圧の大きさを調整する機能を有する基準電圧生成回路と、前記基準電圧に基づいて内部電源電圧を生成する内部電源電圧生成回路と、前記内部電源電圧を駆動電圧として動作する内部回路と、オン状態のときに互いに導通する第1および第2の導通端子を有し、前記第1の導通端子が前記基準電圧生成回路の出力ノードと接続される第1のスイッチと、前記第1のスイッチの前記第2の導通端子に接続された配線を充電するための充電回路とを備えた半導体装置。前記充電回路は、入力されたデジタル値をアナログ電圧に変換して出力するデジタルアナログ変換器を含み、前記第1のスイッチの前記第2の導通端子に接続された配線は、前記デジタルアナログ変換器から出力されたアナログ電圧によって充電される、請求項5に記載の半導体装置。前記充電回路から前記第1のスイッチの前記第2の導通端子までの配線の長さは、前記第1のスイッチの前記第1の導通端子から前記基準電圧生成回路までの配線の長さよりも長い、請求項5に記載の半導体装置。前記充電回路は、第2のスイッチをさらに含み、前記デジタルアナログ変換器の出力ノードは、前記第2のスイッチを介して、前記第1のスイッチの前記第2の導通端子に接続された配線と接続され、前記半導体装置は、入力されたアナログ電圧をデジタル値に変換して出力するアナログデジタル変換器と、第3のスイッチとをさらに備え、前記アナログデジタル変換器の入力ノードは、前記第3のスイッチを介して、前記第1のスイッチの前記第2の導通端子に接続された配線と接続される、請求項6に記載の半導体装置。従来の基準電圧のトリミング手法では基準電圧の測定精度に問題がある。すなわち、内部電源電圧の観測結果に基づいて基準電圧生成回路のトリミングを行なう場合には、基準電圧生成回路の誤差だけでなく内部電源電圧生成回路の誤差も含めて観測していることになる。ボルテージフォロア回路を介して基準電圧を測定する方法の場合には、観測されたデータにはボルテージフォロア回路のオフセットの影響が含まれている。いずれの場合も、基準電圧の測定精度に限界があるので、基準電圧を所望の値に合わせこむことは困難である。既に説明したように、ボルテージフォロア回路を介さずに基準電圧生成回路とADCとを直接接続するとボルテージフォロア回路のオフセットの影響を受けないが、チャージシェアによって基準電圧が変動するという問題が生じる。基準電圧が変動すると、基準電圧に基づいて生成される内部電源電圧も大きく変動することになるため、内部電源電圧を受けて動作する内部回路が暴走したり破壊されたりする可能性がある。この発明の目的は、電圧生成回路を備えた半導体装置において、電圧生成回路の電荷供給能力が十分でない場合であってもチャージシェアを引き起こすことなく、電圧生成回路の出力電圧を従来よりも高精度に検出できるようにすることである。この発明の実施の一形態による半導体装置は、電圧生成回路と、第1のスイッチと、充電回路とを備える。電圧生成回路は、電圧を生成して出力し、生成する電圧の大きさを調整する機能を有する。第1のスイッチは、オン状態のときに互いに導通する第1および第2の導通端子を有し、第1の導通端子が電圧生成回路の出力ノードと配線を介して接続される。充電回路は、第1のスイッチの第2の導通端子に接続された配線を充電する。上記の実施の形態によれば、第1のスイッチを介して電圧生成回路に接続される配線を、充電回路によって充電することができる。このため、電圧生成回路の電荷供給能力が十分でない場合であってもチャージシェアを引き起こすことなく、電圧生成回路の出力電圧を従来よりも高精度に検出できる。以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。[マイクロコンピュータチップの全体構成]図1は、この発明の実施の一形態による半導体装置の構成を示すブロック図である。図1にはこの発明が適用される代表的な半導体装置の一例としてマイクロコンピュータチップ1が示されている。図1を参照してマイクロコンピュータチップ1は、外部電源電圧VCCが与えられる電源端子2と、接地電圧VSSが与えられる接地端子3と、外部電源電圧AVCCが与えられる電源端子4と、接地電圧AVSSが与えられる接地端子5とを含む。電源端子2および4はマイクロコンピュータチップ1の外部では共通の電源に接続してもよいが、マイクロコンピュータチップ1内ではこれらの電源端子2,4は直接接続されない。したがって、外部電源電圧VCCおよびAVCCは互いに独立した電源電圧として扱われる。同様に、接地端子3および5は外部の共通の接地に接続されるが、マイクロコンピュータチップ1上ではこれらの接地端子3,5は直接接続されない。したがって、接地電圧VSSおよびAVSSは互いに独立した接地電圧として扱われる。特に電源端子4および接地端子5には、流入するノイズによって内部回路が破壊されないように保護回路が取り付けられるのが望ましい。この実施の形態では、外部電源電圧VCC,AVCCは3.3Vである。マイクロコンピュータチップ1は、さらに、基準電圧生成回路11と、内部電源電圧生成回路12と、内部回路としてのVDD系ロジック回路13と、アナログテストバスAnalogTestBus24と、増幅器VFと、ADC22と、デジタルアナログ変換器DAC:DigitaltoAnalogConverter21と、スイッチSW1~SW6とを含む。増幅器VFは、基準電圧生成回路11の出力インピーダンスの変換を行なうボルテージフォロアとして用いられる。基準電圧生成回路11、内部電源電圧生成回路12、および増幅器VFは、電源端子2に接続された電源線2Aを介して外部電源電圧VCCを受け、接地端子3に接続された接地線3Aを介して接地電圧VSSを受ける。DAC21およびADC22は、電源端子4を介して外部電源電圧AVCCを受け、接地端子5を介して接地電圧AVSSを受ける。基準電圧生成回路11は、外部電源電圧VCCに基づいて、外部電源電圧VCCおよび環境温度に対する依存性の極めて小さな基準電圧Vrefを生成して出力する。基準電圧生成回路11には、生成する電圧を調整する機能トリミング機能が設けられる。この実施の形態では、基準電圧生成回路11としてBGR回路が用いられる。BGR回路によって約1.1Vの基準電圧が生成される。基準電圧生成回路11の詳細な構成については、図2~図5を参照して後述する。内部電源電圧生成回路12は、基準電圧Vrefに基づいて、VDD系ロジック回路13を駆動するための駆動電圧である内部電源電圧VDDを生成する。内部電源電圧生成回路12には、生成する電圧を調整する機能トリミング機能が設けられる。この実施の形態の場合、内部電源電圧生成回路12は、基準電圧Vrefを目標値とするフィードバック制御によって、外部電源電圧VCCの変動に影響されない一定の電圧1.5Vを生成する。内部電源電圧生成回路12の構成の詳細については、図6を参照して後述する。VDD系ロジック回路13は、内部電源電圧生成回路12の出力ノードから引き出された内部電源電圧VDD供給用の配線23と接続され、内部電源電圧VDDを駆動電圧として動作する。VDD系ロジック回路13には、接地線3Aを介して接地電圧VSSが与えられる。図1に示すように、VDD系ロジック回路13は、中央処理装置CPU:CentralProcessingUnit16、RAMRandomAccessMemory14、ROMReadOnlyMemory15、タイマ回路TMR17、ダイレクトメモリアクセスDMA:DirectMemoryAccess制御回路18、およびシリアル通信インターフェースSCI:SerialCommunicationInterface19などを含む。アナログテストバス24は、基準電圧Vrefおよび内部電源電圧VDDの値を調整するときに、基準電圧生成回路11とADC22、および内部電源電圧生成回路12とADC22とを接続するためのバスとして用いられる。アナログテストバス24は、スイッチSW2を介して基準電圧生成回路11の出力ノードと接続され、スイッチSW3を介して内部電源電圧VDD供給用の配線23と接続される。アナログテストバス24は、さらに、スイッチSW1を介してボルテージフォロアとして用いられる増幅器VFの出力ノードと接続される。この実施の形態のマイクロコンピュータチップ1では、ボルテージフォロアを用いなくても基準電圧Vrefの測定が可能であるので、増幅器VFおよびスイッチSW1は必ず必要なわけはない。ADC22は、入力されたアナログ電圧をデジタル値に変換して出力する。ADC22の入力ノードはスイッチSW5を介してアナログテストバス24に接続される。これにより、ADC22の入力ノードには、スイッチSW5およびアナログテストバス24を介して基準電圧Vrefや内部電源電圧VDDが入力される。DAC21は、入力されたデジタル値をアナログ電圧に変換して出力する。DAC21の出力ノードは、スイッチSW4を介してアナログテストバス24と接続される。後述するように、DAC21およびスイッチSW4は、基準電圧VrefをADC22によって測定するときに、アナログテストバス24を含めてスイッチSW2に接続される配線を予め充電するための充電回路20として用いられる。マイクロコンピュータチップ1は、さらに、モニタ端子6と、アナログ入力端子7と、アナログ出力端子8とを含む。図示を省略しているが、マイクロコンピュータチップ1には複数の汎用入出力端子なども設けられる。モニタ端子6は、スイッチSW6を介してアナログテストバス24と接続される。モニタ端子6は、外部機器によって基準電圧Vrefおよび内部電源電圧VDDを測定するときに、外部に基準電圧Vrefおよび内部電源電圧VDDを出力するための端子として用いられる。アナログ入力端子7は、ADC22の入力ノードと接続され、外部から入力されたアナログ電圧をADC22に入力するための端子として設けられる。アナログ出力端子8は、DAC21の出力ノードと接続され、DAC21から出力されたアナログ電圧を外部に出力するための端子として設けられる。上記の各構成要素を接続する配線の長さは、次のような関係を満たすことが望ましい。基準電圧生成回路11からスイッチSW2までの配線の長さは、スイッチSW2からスイッチSW4までの配線アナログテストバス24の一部を含むの長さよりも短く、したがって、スイッチSW2からDAC21までの配線の長さよりも短いことが望ましい。スイッチSW4からスイッチSW3までの配線の長さは、スイッチSW4からスイッチSW2までの配線の長さよりも短いことが望ましい。基準電圧生成回路11からスイッチSW2までの配線の長さは、内部電源電圧生成回路12からスイッチSW3までの配線配線23を含むの長さよりも短いことが望ましい。スイッチSW4からスイッチSW5までの配線の長さは、スイッチSW4からスイッチSW2までの配線の長さよりも短いことが望ましい。[基準電圧生成回路の構成]図2は、図1の基準電圧生成回路11の構成を示す回路図である。図3は、図2のバイアス発生回路30の構成を示す回路図である。図2、図3に示す基準電圧生成回路11は、YOkuda他の文献ATrimmingFreeCMOSBandgapReferenceCircuitwithSub1VSupplyVoltageOperation、2007SymposiumonVLSICircuitsDigestofTechnicalPapers、p9697に開示されたBGR回路である。図2、図3を参照して、基準電圧生成回路11は、バイアス発生回路30と、PMOSPositivechannelMetalOxideSemiconductorトランジスタ31と、NPN型のバイポーラトランジスタ32と、n1個の抵抗素子RA1~RAn1抵抗素子RAと総称すると、n個のスイッチSWA1~SWAnとを含む。バイアス発生回路30は、PMOSトランジスタM1~M3と、NPN型のバイポーラトランジスタTr1~T3と、オペアンプA1,A2と、抵抗素子RDとを含む。バイポーラトランジスタTr3はk個のバイポーラトランジスタが並列接続されたものである。スイッチSWA1~SWAnの各々は、NMOSNegativechannelMOSトランジスタまたはトランスミッションゲートなどによって構成される。以下では、まず、基準電圧生成回路11を構成する要素間の接続について説明する。トランジスタM1,Tr1はこの順で電源線2Aと接地線3Aとの間に直列に接続される。同様に、トランジスタM2,Tr2はこの順で電源線2Aと接地線3Aとの間に直列に接続され、トランジスタM3,Tr3および抵抗素子RDはこの順で電源線2Aと接地線3Aとの間に直列に接続される。トランジスタ31,32およびn1個の抵抗素子RAn1,RAn,...,RA1は、この順で電源線2Aと接地線3Aとの間に直列に接続される。トランジスタTr1および32は、ベースとコレクタとが接続されたダイオード接続のトランジスタである。トランジスタ32のコレクタノード33の電圧が、基準電圧Vrefとして出力される。スイッチSWA1~SWAnは、抵抗素子RA1~RAnとそれぞれ並列に接続され、トリミング制御信号TRC1によって各々がオンまたはオフに制御される。トリミング制御信号TRC1は、図1のVDD系ロジック回路13内に設けられたレジスタ図示省略の設定値に応じた多ビットnビットの信号である。トリミング制御信号TRC1に応じてスイッチSWA1~SWAnが選択的にオンまたはオフに切替えられることによって、トランジスタ32のエミッタと接地線3Aとの間の抵抗値が調整される。オペアンプA1は、その反転入力端子がPMOSトランジスタM1のドレインノード34に接続され、その非反転入力端子がPMOSトランジスタM2のドレインノード35に接続され、その出力端子がバイポーラトランジスタTr1~Tr3のベースに接続される。オペアンプA2は、その非反転入力端子がPMOSトランジスタM3のドレインノード36に接続され、その反転入力端子がPMOSトランジスタM1のドレインノード34に接続され、その出力端子がPMOSトランジスタM1~M3,31のゲートに接続される。オペアンプA2の出力電圧をVbとする。次に、基準電圧生成回路11の動作について説明する。基準電圧生成回路11において、PMOSトランジスタM1~M3,31のサイズチャネル幅Wとチャネル長との比W/Lが等しいとすると、各PMOSトランジスタに流れる電流Iref以下、基準電流Irefと称するは等しい。バイポーラトランジスタTr1,Tr3のベースエミッタ間電圧をそれぞれVbe1,Vbe3とし、抵抗素子RDの抵抗値をrdとする。オペアンプA2によって、PMOSトランジスタM1のドレインノード34の電位と、PMOSトランジスタM3のドレインノード36の電位とが等しくなるように基準電流Irefが決定されるので、基準電流Irefは、Vbe1=Vbe3Iref×rd...の関係を満たす。上式1から、基準電流Irefは、Iref=Vbe1-Vbe3/rd...と求まる。オペアンプA1は、オペアンプA2のオフセットによって基準電流Irefが変動するのを抑制するために設けられている。バイポーラトランジスタ32のベースエミッタ間電圧をVbe4とし、トランジスタ32のエミッタから接地線3Aまでの抵抗値をraとすると、基準電圧Vrefは、Vref=Vbe4Iref×ra=Vbe4Vbe1-Vbe3×ra/rd...で与えられる。上式3において、Vbe4の温度係数は負であり、Vbe1-Vbe3の温度係数は、B/q×lnkただし、Bはボルツマン定数、qは電気素量、lnは自然対数、kはバイポーラトランジスタTr3の並列接続数を表わすとなって正になる。したがって、抵抗値の比ra/rdを調整することによって出力電圧Vrefの温度係数を0にすることができる。抵抗値raはトリミング制御信号TRC1により調整可能であるので、半導体装置の作製プロセスの影響で温度係数および抵抗値の比ra/rdが設計値からずれても抵抗値raを調整することによって、基準電圧Vrefの温度係数をほぼ0にすることができる。図4は、図1の基準電圧生成回路11の変形例としての基準電圧生成回路11Aの構成を示す回路図である。図5は、図4のバイアス発生回路30Aの構成を示す回路図である。図4、図5を参照して、基準電圧生成回路11Aは、抵抗素子RA1~RAn1およびスイッチSWA1~SWAnに代えて抵抗素子RBがトランジスタ32のエミッタと接地線3Aとの間に設けられる点で図2、図3の基準電圧生成回路11と異なる。基準電圧生成回路11Aは、さらに、抵抗素子RDに代えてn1個の抵抗素子RE1~REn1抵抗素子REと総称するおよびn個のスイッチSWE1~SWEnが設けられる点で図2、図3の基準電圧生成回路11と異なる。抵抗素子RE1~REn1は、この順で接地線3AとトランジスタTr3のエミッタとの間に直列に接続される。スイッチSWE1~SWEnは、抵抗素子RE1~REnとそれぞれ並列に接続され、トリミング制御信号TRC1によって各々がオンまたはオフに制御される。すなわち、トランジスタTr3のエミッタと接地線3Aとの間の抵抗値式3の抵抗値rdに相当するがトリミング制御信号TRC1によって調整できる。したがって、図2、図3に示した基準電圧生成回路11の場合と同様に基準電圧Vrefの温度係数をほぼ0に調整できる。[内部電源電圧生成回路の構成]図6は、図1の内部電源電圧生成回路12の構成を示す回路図である。図6を参照して、内部電源電圧生成回路12は、差動アンプ40と、PMOSトランジスタ41と、m1個mは2以上の整数の抵抗素子RC_0~RC_m抵抗素子RCと総称すると、選択回路42とを含む。差動アンプ40の反転入力端子には基準電圧Vrefが入力され、非反転入力端子は選択回路42の出力ノードに接続され、出力端子はPMOSトランジスタ41のゲートに接続される。PMOSトランジスタ41のソースは電源線2Aに接続される。抵抗素子RC_0~RC_mは、この順で接地線3AとPMOSトランジスタ41のドレインとの間に直列に接続される。PMOSトランジスタのドレインノード43から内部電源電圧VDDが出力される。選択回路42は、抵抗素子RC_0~RC_mのm個の接続ノードのうち、トリミング制御信号TRC2によって選択されたノードの電圧を差動アンプ40の非反転入力端子に出力する。トリミング制御信号TRC2は、図1のVDD系ロジック回路13内に設けられたレジスタ44の設定値に応じた多ビットの信号である。上記の構成によってPMOSトランジスタ41は可変抵抗のように機能する。すなわち、PMOSトランジスタ41のドレイン電圧が所望の電圧より低くなればPMOSトランジスタ41のソースからドレインへの電荷流入を増やす方向に作用し、PMOSトランジスタ41のドレイン電圧が所望の電圧より高くなればPMOSトランジスタ41のソースからドレインへの電荷の流入を絞る方向に作用する。この結果、PMOSトランジスタ41のドレイン電圧が常に所望の電圧内部電源電圧VDDで安定するようなネガティブフィードバックが働く。内部電源電圧VDDを何ボルトに合わせるかは、PMOSトランジスタ41のチャネル間抵抗の設計値すなわち、PMOSトランジスタ41のチャネル長L、チャネル幅W、およびドーパント注入量の設計値や拡散レシピの設定などと、P型ウェル等で形成される抵抗素子RCの抵抗の設計値すわなち、P型ウェル抵抗の長さL、幅W、およびドーパント注入量や拡散レシピ等の設定などで決まる。ただし、製造工程のゆらぎによってこれらの設計値と実際の値とには誤差が生じるので、誤差が生じても内部電源電圧VDDが所望の値になるように、差動アンプ40の反転入力端子に入力される電圧値がトリミング制御信号TRC2によって調整される。[スイッチSW1~SW6の構成]図7は、図1のスイッチSW1,SW2,SW3の詳細な構成を示す回路図である。図7に示すスイッチは、導通端子TM1,TM2と、これらの導通端子TM1,TM2間に設けられたPMOSトランジスタ50およびNMOSトランジスタ51によって構成されるトランスミッションゲートと、外部電源電圧VCCによって駆動されるインバータ52とを含む。PMOSトランジスタ50のゲートにはスイッチ制御信号SCが入力され、NMOSトランジスタ51のゲートには、インバータ52によってスイッチ制御信号SCの論理レベルを反転させた信号が入力される。スイッチ制御信号SCは、スイッチSW1,SW2,SW3にそれぞれ対応して設けられSC1,SC2,SC3と記載する、図1のVDD系ロジック回路13内に設けられたレジスタ図示省略の設定値に応じて論理レベルが切り替わる。スイッチ制御信号SCがハイレベルHレベルのとき導通端子TM1,TM2間が非導通状態になる。スイッチ制御信号SCがローレベルLレベルのとき導通端子TM1,TM2間が導通状態になる。図8は、図1のスイッチSW4,SW5,SW6の詳細な構成を示す回路図である。図8に示すスイッチは、導通端子TM1,TM2と、PMOSトランジスタ53~55と、NMOSトランジスタ56~58と、外部電源電圧AVCCによって駆動されるインバータ59とを含む。PMOSトランジスタ53,54が導通端子TM1,TM2間に直列に接続されるとともに、NMOSトランジスタ56,57が導通端子TM1,TM2間に直列かつPMOSトランジスタ53,54の直列接続接続体と並列に接続されることによって、T型トランスミッションゲートが構成される。PMOSトランジスタ53,54の接続ノード60は、PMOSトランジスタ55を介して電源端子4と接続される。NMOSトランジスタ56,57の接続ノード61は、NMOSトランジスタ58を介して接地端子5と接続される。PMOSトランジスタ53,54のゲートおよびNMOSトランジスタ58のゲートにはスイッチ制御信号SCが入力される。PMOSトランジスタ55のゲートおよびNMOSトランジスタ56,57のゲートには、インバータ59によってスイッチ制御信号SCの論理レベルを反転させた信号/SCが入力される。スイッチ制御信号SCは、スイッチSW4,SW5,SW6にそれぞれ対応して設けられSC4,SC5,SC6と記載する、図1のVDD系ロジック回路13内に設けられたレジスタ図示省略の設定値に応じて論理レベルが切替わる。スイッチ制御信号SCがHレベルのとき導通端子TM1,TM2間が非導通状態になるとともにノード60の電圧が外部電源電圧AVCCに初期化され、ノード61の電圧が接地電圧AVSSに初期化される。スイッチ制御信号SCがLレベルのとき、導通端子TM1,TM2が導通状態になる。外部端子に直結する箇所や、ノイズに対して慎重に取り扱うべき信号線に対しては、図8に示すT型トランスミッションゲート構成のスイッチを使用し、そうでない箇所についてはより回路面積が小さくなる図7のスイッチを使用するのが一般的な使い分け方である。[基準電圧生成回路のトリミング方法]図9は、図1の基準電圧生成回路11のトリミング手順を示すフローチャートである。図1、図9を参照して、ステップS1でトリミング対象のマイクロコンピュータチップ1に外部電源電圧VCC,SVCCが投入される。次のステップS2で、マイクロコンピュータチップ1に内蔵されたROM15もしくはRAM14または外部メモリに格納されたプログラムに従って、内蔵のCPU16が起動する。初期状態では、スイッチSW1~SW6はオフ状態である。次のステップS3で、CPU16は、DAC21につながるスイッチSW4とADC22につながるスイッチSW5とがオン状態になるように、スイッチSW1~SW6の開閉を制御するレジスタの値を設定する。このとき、スイッチSW1~SW3,SW6はオフ状態のままである。次のステップS4で、CPU16は、所望のアナログ電圧約1.1Vが出力されるようにDAC21にデジタル値を入力する。この結果、DAC21からの出力電圧によって配線がプリチャージされるステップS5。図10は、図9のステップS5について説明するための図である。図9、図10を参照して、DAC21からアナログテストバス24までの配線、アナログテストバス24、アナログテストバス24からADC22までの配線、およびアナログテストバス24からスイッチSW1,SW2,SW3の各々までの配線がプリチャージされる。図10では、プリチャージされた配線を太線で示している。後述するステップS8で基準電圧Vrefを測定するときに基準電圧Vrefの変動をできるだけ抑制するためには、スイッチSW2を基準電圧生成回路11の近傍に配置することによって、基準電圧生成回路11からスイッチSW2までの配線の長さをスイッチSW2からDAC21までの配線の長さよりも短くすることが望ましい。次のステップS6で、CPU16は、ADC22によってDACの出力をダミー測定する。ADC22の検出値が所望の電圧値になっていることによって配線のプリチャージの完了を確認することができるが、ステップS6は必ずしも必要なステップではない。CPU16は、ADC22による測定によってプリチャージの完了が確認できたら、あるいは、プリチャージを開始してから所定の時間が経過したら、スイッチSW4をオフ状態にすることによってプリチャージを完了する。次のステップS7で、CPU16は、基準電圧生成回路11につながるスイッチSW2と、ADC22につながるスイッチSW5とがオン状態になるように、スイッチSW1~SW6の開閉を制御するレジスタの値を設定する。このとき、スイッチSW1,SW3,SW4,SW6はオフ状態である。その後、ステップS8で、CPU16は、ADC22によって基準電圧生成回路11の出力電圧を測定する。図11は、図9のステップS7、S8を説明するための図である。図11では、基準電圧生成回路11から出力される基準電圧Vrefが供給される配線を太線で示している。図10と比較すれば明らかなように、基準電圧Vrefが供給される配線は、既にプリチャージ済みであるのでチャージシェアが生じないことがわかる。図9の次のステップS9で、CPU16は、ステップS8でADC22によって検出された電圧が所望の電圧値になっているか否かを判定する。検出電圧が所望の電圧値に等しい場合にはステップS9でYES、処理が終了する。検出電圧が所望の電圧値に等しくない場合にはステップS9でNO、次のステップS10において、CPU16は、トリミング制御信号TRC1に対応するレジスタの値を変更する。その後、ステップS3~S9の処理を繰返す。[チャージシェアの問題点]図12は、チャージシェアが発生した場合の内部電源電圧の時間変動を示す図である。図1、図12を参照して、プリチャージを行なわずに、基準電圧生成回路11の出力ノードを寄生容量の大きな配線と接続した場合図12の時刻t1、基準電圧生成回路11は大きな電荷供給能力を有していないため、チャージシェアによって基準電圧Vrefが一時的に低下する。基準電圧Vrefが低下すると内部電源電圧生成回路12の出力である内部電源電圧VDDも低下する図12の時刻t2。このとき、内部電源電圧生成回路12はフィードバック制御によって常に一定の内部電源電圧を出力しようとする回路なので、内部電源電圧VDDの低下を、フィードバック系を通して検知した時点で、内部電源電圧VDDを設定値である1.5Vまで復帰させようとする。このとき、一時的に昇圧しすぎて内部電源電圧VDDはオーバーシュートする図12の時刻t3。その後、図12に示すような電圧変動を経て、最終的には内部電源電圧VDDは再び設定値である1.5Vに戻る図12の時刻t4。この発明の発明者らは、図12のアンダーシュート、オーバーシュートがどのくらいの大きさであるかシミュレーションを行なった。シミュレーションでは、150nmプロセスを想定し、配線の寄生容量を5pFとし、内部電源電圧VDDの設定値を1.5Vとした。この結果、内部電源電圧VDDは1.1V付近までアンダーシュートし、2.2V付近までオーバーシュートした。内部回路の動作可能範囲を1.5V±10とすると、アンダーシュート時の1.1Vの電圧値は動作下限電圧1.35Vを下回る電圧であり、CPUが動作不良になったり暴走したりする可能性がある。オーバーシュート時の2.2Vの電圧値は、内部回路の絶対最大定格2.1Vを超える電圧であり、内部回路を破壊しかねない。この実施の形態によるマイクロコンピュータチップ1の場合には、充電回路20によって配線をプリチャージしてから基準電圧生成回路11とADC22とを接続するのでチャージシェアは生じない。したがって、CPUの動作不良や暴走、内部回路の破壊の可能性はない。充電回路20として用いるのは、マイクロコンピュータチップに通常設けられているDACであるので余分な回路を設ける必要がないというメリットもある。さらに、従来のようにボルテージフォロアを介した基準電圧Vrefの測定ではないので、従来よりも正確に基準電圧Vrefを測定することができる。今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"