"入力信号の反転信号を出力ノードに出力する反転回路と、前記反転信号の立ち上がり時間および立ち下がり時間の各々を短縮させるエッジ駆動回路とを備え、前記エッジ駆動回路は、電源電圧のラインと前記出力ノードとの間に直列接続された第1導電型の第1および第2のトランジスタと、前記出力ノードと基準電圧のラインとの間に直列接続された第2導電型の第3および第4のトランジスタと、前記反転信号を予め定められた時間だけ遅延させて前記第1および前記第4のトランジスタの制御電極に与える遅延回路とを含み、前記入力信号が第1の論理レベルである場合は、前記第2および第4のトランジスタがオンするとともに、前記第1および第3のトランジスタがオフし、前記入力信号が第2の論理レベルである場合は、前記第1および第3のトランジスタがオンするとともに、前記第2および第4のトランジスタがオフし、前記入力信号が前記第1の論理レベルから前記第2の論理レベルに変化したときは、前記予め定められた時間だけ前記第3および第4のトランジスタがともにオンし、前記入力信号が前記第2の論理レベルから前記第1の論理レベルに変化したときは、前記予め定められた時間だけ前記第1および第2のトランジスタがともにオンする、半導体装置。さらに、前記電源電圧が予め定められた電圧よりも低下した場合に第1の信号を出力する電圧センサと、前記半導体装置の温度が予め定められた温度よりも上昇した場合に第2の信号を出力する温度センサと、前記遅延回路の出力ノードと前記第1および第4のトランジスタの制御電極との間に設けられ、前記第1および第2の信号のうちの少なくとも1つの信号が出力されている場合は、前記遅延回路の出力信号を前記第1および第4のトランジスタの制御電極に通過させ、前記第1および第2の信号が出力されていない場合は、前記第1および第4のトランジスタをオフさせるゲート回路とを備える、請求項1に記載の半導体装置。前記反転回路は、前記電源電圧のラインと前記出力ノードとの間に接続された第1導電型の第5のトランジスタと、前記出力ノードと前記基準電圧のラインとの間に接続された第2導電型の第6のトランジスタとを含み、前記入力信号が第1の論理レベルである場合は、前記第5のトランジスタがオンするとともに、前記第6のトランジスタがオフし、前記入力信号が第2の論理レベルである場合は、前記第6のトランジスタがオンするとともに、前記第5のトランジスタがオフし、さらに、前記遅延回路の出力ノードと前記第1および第4のトランジスタの制御電極との間に設けられ、通常動作時は、前記遅延回路の出力信号を前記第1および第4のトランジスタの制御電極に通過させ、前記第5のトランジスタをプルアップ抵抗素子として使用するプルアップモード時は、前記第1および第4のトランジスタをオフさせる第1のゲート回路と、前記反転回路の前段に設けられ、前記通常動作時は、前記入力信号を前記反転回路に通過させ、前記プルアップモード時は、前記第5のトランジスタをオンさせるとともに、前記第6のトランジスタをオフさせる第2のゲート回路とを備える、請求項1に記載の半導体装置。しかし、従来のインバータでは、電流駆動能力を大きくするために第1および第2のトランジスタのサイズを大きくすると、入力信号の論理レベルが反転する際に第1および第2のトランジスタに流れる貫通電流が大きくなり、消費電流が増大するという問題があった。また、特許文献1の出力バッファでは、出力信号の立ち上がり時間および立下り時間が長くなり、後段の回路において貫通電流が増加するという問題がある。また、特許文献2のバッファでは、立ち上がりエッジ検出回路と立ち下がりエッジ検出回路を設けたので、構成が複雑になるという問題がある。それゆえに、この発明の主たる目的は、貫通電流が小さく、出力信号の立ち上がり時間および立下り時間が短く、構成が簡単な半導体装置を提供することである。この発明に係る半導体装置は、入力信号の変化するタイミングに合せて所定の期間供給する電流量を増加させる。この発明に係る半導体装置では、インバータ構造のバッファ回路に流れる貫通電流を抑制するとともに、動作の高速化を図ることができる。まず、この発明に係る半導体装置の概略構成およびその効果について説明する。この発明に係る半導体装置は、入力信号の反転信号を出力ノードに出力する反転回路と、反転信号の立ち上がり時間および立ち下がり時間の各々を短縮させるエッジ駆動回路とを備えたものである。エッジ駆動回路は、電源電圧のラインと出力ノードとの間に直列接続された第1導電型の第1および第2のトランジスタと、出力ノードと基準電圧のラインとの間に直列接続された第2導電型の第3および第4のトランジスタと、反転信号を予め定められた時間だけ遅延させて第1および第4のトランジスタの制御電極に与える遅延回路とを含む。入力信号が第1の論理レベルである場合は、第2および第4のトランジスタがオンするとともに、第1および第3のトランジスタがオフする。入力信号が第2の論理レベルである場合は、第1および第3のトランジスタがオンするとともに、第2および第4のトランジスタがオフする。入力信号が第1の論理レベルから第2の論理レベルに変化したときは、予め定められた時間だけ第3および第4のトランジスタがともにオンする。入力信号が第2の論理レベルから第1の論理レベルに変化したときは、予め定められた時間だけ第1および第2のトランジスタがともにオンする。この発明に係る半導体装置では、入力信号の論理レベルが変化したとき、第1および第2のトランジスタまたは第3および第4のトランジスタを遅延回路の遅延時間だけオンさせる。したがって、簡単な構成で、出力信号の立ち上がり時間および立ち下がり時間を短くすることができる。また、大きな負荷を駆動する場合でも、反転回路の電流駆動能力を大きくする必要がないので、貫通電流の増大を抑制することができる。以下、本発明の半導体装置について図面を用いて詳細に説明する。[実施の形態1]本発明の実施の形態1による半導体装置のクロックドライバは、図1に示すように、インバータ1およびエッジ駆動回路2を備える。インバータ1は、入力ノードN1に与えられたクロック信号CLKBの反転信号CLKを出力ノードN2に出力する。エッジ駆動回路2は、クロック信号CLKの立ち上がり時に、出力ノードN2に電流を供給してクロック信号CLKの立ち上がり時間を短くする。また、エッジ駆動回路2は、クロック信号CLKの立ち下がり時に、出力ノードN2から電流を引き抜いてクロック信号CLKの立ち下がり時間を短くする。すなわち、インバータ1は、電源電圧VCCのラインと出力ノードN2との間に接続されたPチャネルMOSトランジスタP1と、出力ノードN2と接地電圧VSSのラインとの間に接続されたNチャネルMOSトランジスタQ1とを含む。トランジスタP1,Q1のゲートは、ともに入力ノードN1に接続される。入力ノードN1には、クロック信号CLKBが与えられる。エッジ駆動回路2は、電源電圧VCCのラインと出力ノードN2との間に接続されたPチャネルMOSトランジスタP2,P3と、出力ノードN2と接地電圧VSSのラインとの間に接続されたNチャネルMOSトランジスタQ2,Q3と、遅延回路3とを含む。トランジスタP3,Q2のゲートは、入力ノードN1に接続されている。遅延回路3は、クロック信号CLKを所定時間だけ遅延させたクロック信号CLKDをトランジスタP2,Q3のゲートに与える。遅延回路3は、たとえば、直列接続された偶数段のインバータを含む。エッジ駆動回路2のトランジスタP2,P3,Q2,Q3のサイズすなわち電流駆動能力は、インバータ1のトランジスタP1,Q1のサイズよりも十分に大きな値に設定されている。図2a~cは、図1に示したクロックドライバの動作を示すタイムチャートである。特に、図2aはクロックドライバに入力されるクロック信号CLKBの波形を示し、図2bはクロックドライバから出力されるクロック信号CLKの波形を示し、図2cは遅延回路3の出力クロック信号CLKDの波形を示している。図2a~cにおいて、時刻t0ではクロック信号CLKBはLレベルにされている。このとき、トランジスタP1,P3,Q3がオンするとともに、トランジスタQ1,Q2,P2がオフし、クロック信号CLK,CLKDはともにHレベルになっている。時刻t1において、クロック信号CLKBがLレベルからHレベルに向けて上昇を開始する。時刻t2において、クロック信号CLKBがトランジスタQ1,Q2のしきい値電圧VTHNを超えると、トランジスタQ1,Q2がオンするとともに、トランジスタP1,P3がオフする。これにより、出力ノードN2からトランジスタQ1の経路とトランジスタQ2,Q3の経路とを介して接地電圧VSSのラインに電流が流出し、クロック信号CLKが急激にLレベルに立ち下げられる。クロック信号CLKがLレベルに立ち下げられると、遅延回路3の遅延時間経過後の時刻t3において、遅延回路3の出力クロック信号CLKDがLレベルに立ち下げられる。これにより、トランジスタQ3がオフしてエッジ駆動回路2による出力ノードN2からの電荷の引き抜きが停止されるとともに、トランジスタP2がオンして次の電荷供給の準備が完了する。次いで時刻t4において、クロック信号CLKBがHレベルからLレベルに向けて下降を開始する。時刻t5において、電源電圧VCCとクロック信号CLKBの電圧との差がトランジスタP1,P3のしきい値電圧VTHPの絶対値を超えると、トランジスタP1,P3がオンするとともに、トランジスタQ1,Q2がオフする。これにより、電源電圧VCCのラインからトランジスタP1の経路とトランジスタP2,P3の経路とを介して出力ノードN2に電流が供給され、クロック信号CLKが急激にHレベルに立ち上げられる。クロック信号CLKがHレベルに立ち上げられると、遅延回路3の遅延時間経過後の時刻t6において、遅延回路3の出力クロック信号CLKDがHレベルに立ち上げられる。これにより、トランジスタP2がオフしてエッジ駆動回路2による出力ノードN2への電荷の供給が停止するとともに、トランジスタQ3がオンして次の電荷引き抜きの準備が完了する。図3は、クロック信号CLKの波形を示すタイムチャートである。時刻t0~t1では、入力クロック信号CLKBがLレベルにされており、インバータ1によってクロック信号CLKがHレベルに維持されている。時刻t1~t2において、入力クロック信号CLKBがLレベルからHレベルに転じると、インバータ1のトランジスタQ1に加えて、エッジ駆動回路2のトランジスタQ2,Q3もオンし、クロック信号CLKがLレベルに急峻に立ち下げられる。クロック信号CLKがLレベルに立ち下げられると、遅延回路3の遅延時間の経過後に、トランジスタQ3がオフされるとともに、トランジスタP2がオンする。時刻t2~t3では、入力クロック信号CLKBがHレベルにされており、インバータ1によってクロック信号CLKがLレベルに維持される。時刻t3~t4において、入力クロック信号CLKBがHレベルからLレベルに転じると、インバータ1のトランジスタP1に加えて、エッジ駆動回路2のトランジスタP2,P3もオンし、クロック信号CLKがHレベルに急峻に立ち上げられる。クロック信号CLKがHレベルに立ち上げられると、遅延回路3の遅延時間の経過後に、トランジスタP2がオフされるとともに、トランジスタQ3がオンする。時刻t4~t5では、入力クロック信号CLKBがLレベルにされており、インバータ1によってクロック信号CLKがHレベルに維持される。この実施の形態1では、簡単な構成で、出力クロック信号CLKの立ち上がり時間および立ち下がり時間を短くすることができ、後段の回路の貫通電流を低減することができる。また、エッジ駆動回路2では貫通電流が発生しないので、大きな負荷を駆動する場合でもクロックドライバにおける無駄な消費電流の増大を抑制することができる。なお、大きな負荷を駆動するためにインバータ1のトランジスタP1,Q1を大きくすると、インバータ1における貫通電流が大きくなり、無駄な消費電流が増大する。図4は、実施の形態1の変更例を示す回路ブロック図であって、図1と対比される図である。図4において、この変更例では、エッジ駆動回路2にバッファ4が追加される。バッファ4は、クロック信号CLKBをトランジスタP3,Q2のゲートに伝達させる。図1のクロックドライバでは、大きな負荷を駆動するためにトランジスタP2,P3,Q2,Q3のサイズを大きくすると、それらのゲート容量値が大きくなり、クロック信号CLKBのスルーレートが悪くなり、インバータ1における貫通電流が増大する恐れがある。それに対して、図4のクロックドライバではバッファ4を設けたので、クロック信号CLKBのスルーレートが悪くなるのを防止することができ、インバータ1における貫通電流の増大を防止することができる。[実施の形態2]図5は、この発明の実施の形態2による半導体装置の要部を示す回路ブロック図である。図5において、この半導体装置は、出力バッファ10、出力端子DO、エッジ駆動回路12、低電圧センサ15、温度センサ16、およびゲート回路ORゲート17を備える。出力バッファ10は、内部データ信号DOBの反転信号DOを出力端子TOに出力する。低電圧センサ15は、電源電圧VCCが所定電圧よりも高い場合は信号φ15を非活性化レベルのLレベルにし、電源電圧VCCが所定電圧よりも低い場合は信号φ15を活性化レベルのHレベルにする。電源電圧VCCが所定電圧よりも低下した場合は、出力バッファ10の駆動能力が低下する。温度センサ16は、半導体装置の温度が所定温度よりも低い場合は信号φ16を非活性化レベルのLレベルにし、半導体装置の温度が所定温度よりも高い場合は信号φ16を活性化レベルのHレベルにする。半導体装置の温度が所定温度よりも上昇した場合は、出力バッファ10の駆動能力が低下する。ゲート回路17は、センサ15,16の出力信号φ15,φ16の論理和信号φ17を出力する。エッジ駆動回路12は、信号φ17がHレベルである場合に活性化され、データ信号DOの立ち上がり時に、出力端子TOに電流を供給してデータ信号DOの立ち上がり時間を短くする。また、エッジ駆動回路12は、信号φ17がHレベルである場合に活性化され、データ信号DOの立ち下がり時に、出力端子TOから電流を引き抜いてデータ信号DOの立ち下がり時間を短くする。すなわち、出力バッファ10は、電源電圧VCCのラインと出力端子TOとの間に接続されたPチャネルMOSトランジスタP1と、出力端子TOと接地電圧VSSのラインとの間に接続されたNチャネルMOSトランジスタQ1と、出力制御回路11とを含む。出力制御回路11は、内部データ信号DOBに従って制御信号D1,D2を生成する。制御信号D1,D2は、それぞれトランジスタP1,Q1のゲートに与えられる。出力制御回路11は、内部データ信号DOBがLレベルである場合は制御信号D1,D2をLレベルにする。これにより、トランジスタP1がオンするとともにトランジスタQ1がオフし、データ信号DOがHレベルにされる。また、出力制御回路11は、内部データ信号DOBがHレベルである場合は制御信号D1,D2をHレベルにする。これにより、トランジスタP1がオフするとともにトランジスタQ1がオンし、データ信号DOがLレベルにされる。また、出力制御回路11は、制御信号D1,D2をLレベルからHレベルに切換えるときは、制御信号D1をHレベルにした後に制御信号D2をHレベルにする。これにより、トランジスタP1がオフした後にトランジスタQ1がオンすることとなり、トランジスタP1,Q1が同時にオンして貫通電流が流れることが防止される。また、出力制御回路11は、制御信号D1,D2をHレベルからLレベルに切換えるときは、制御信号D2をLレベルにした後に制御信号D1をLレベルにする。これにより、トランジスタQ1がオフした後にトランジスタP1がオンすることとなり、トランジスタP1,Q1が同時にオンして貫通電流が流れることが防止される。エッジ駆動回路12は、電源電圧VCCのラインと出力端子TOとの間に接続されたPチャネルMOSトランジスタP2,P3と、出力端子TOと接地電圧VSSのラインとの間に接続されたNチャネルMOSトランジスタQ2,Q3と、遅延回路3と、ゲート回路13,14を含む。トランジスタP3,Q2のゲートは、それぞれ制御信号D1,D2を受ける。遅延回路3は、データ信号DOを所定時間だけ遅延させた信号DODを生成する。ゲート回路13は、信号φ17,DODを受け、信号φ17がLレベルである場合はHレベルの信号を出力してトランジスタP2をオフ状態に固定し、信号φ17がHレベルである場合は遅延回路3の出力信号DODを通過させてトランジスタP2のゲートに与える。ゲート回路ANDゲート14は、信号φ17,DODを受け、信号φ17がLレベルである場合はLレベルの信号を出力してトランジスタQ3をオフ状態に固定し、信号φ17がHレベルである場合は遅延回路3の出力信号DODを通過させてトランジスタQ3のゲートに与える。したがって、信号φ17がLレベルである場合は、エッジ駆動回路12は非活性状態に固定される。また、信号φ17がHレベルである場合は、エッジ駆動回路12は図1のエッジ駆動回路2と同様の構成になる。図6a~fは、図5に示した半導体装置の動作を示すタイムチャートである。特に、図6aは内部データ信号DOBの波形を示し、図6bcはそれぞれ制御信号D1,D2の波形を示し、図6dは信号φ17がLレベルである場合のデータ信号DOの波形を示している。また、図6eは信号φ17がHレベルであってエッジ駆動回路12が無い場合すなわち従来の場合におけるデータ信号DOの波形を示し、図6fは本実施の形態2におけるデータ信号DOの波形を示している。図6a~fにおいて、初期状態では内部データ信号DOBはLレベルであるものとする。この場合、出力制御回路11によって制御信号D1,D2がともにLレベルにされ、トランジスタP1がオンするとともにトランジスタQ1がオフし、データ信号DOはHレベルにされている。信号φ17がLレベルである場合は、エッジ駆動回路12は非活性化されている。ある時刻に内部データ信号DOBがLレベルからHレベルに立ち上げれると、制御信号D1,D2が順次Hレベルに立ち上げられる。これにより、トランジスタP1がオフした後にトランジスタQ1がオンし、図6dに示すように、データ信号DOが急速にLレベルに立ち下げられる。電源電圧VCCが所定電圧よりも低下した場合と、半導体装置の温度が所定温度よりも上昇した場合は、トランジスタP1,Q1の駆動能力が低下する。したがって、エッジ駆動回路12が無い従来は、図6eに示すように、データ信号DOの立ち下がり時間が長くなる。これに対して本実施の形態2では、電源電圧VCCが所定電圧よりも低下した場合と、半導体装置の温度が所定温度よりも上昇した場合は、信号φ17がHレベルになり、エッジ駆動回路12が活性化される。初期状態では、出力制御回路11によって制御信号D1,D2がともにLレベルにされ、トランジスタP1,P3,Q3がオンするとともにトランジスタQ1,Q2,P2がオフし、データ信号DOはHレベルにされている。ある時刻に内部データ信号DOBがLレベルからHレベルに立ち上げれると、制御信号D1,D2が順次Hレベルに立ち上げられる。これにより、トランジスタP1,P3がオフした後にトランジスタQ1,Q2がオンし、図6fに示すように、データ信号DOが急速にLレベルに立ち下げられる。なお、初期状態で内部データ信号DOBがHレベルにされている場合は、出力制御回路11によって制御信号D1,D2がともにHレベルにされ、トランジスタP1,P3,Q3がオフするとともにトランジスタQ1,Q2,P2がオンし、データ信号DOはLレベルにされている。ある時刻に内部データ信号DOBがHレベルからLレベルに立ち下げられると、制御信号D2,D1が順次Lレベルに立ち下げられる。これにより、トランジスタQ1,Q2がオフした後にトランジスタP1,P3がオンし、データ信号DOが急速にHレベルに立ち上げられる。この実施の形態2では、簡単な構成で、出力データ信号DOの立ち上がり時間および立ち下がり時間を短くすることができ、データ信号DOを受信する回路の貫通電流を低減することができる。また、エッジ駆動回路12では貫通電流が発生しないので、大きな負荷を駆動する場合でも半導体装置における無駄な消費電流を抑制することができる。[実施の形態3]図7は、この発明の実施の形態3による半導体装置の出力バッファを示す回路ブロック図である。図7において、この出力バッファは、インバータ1、エッジ駆動回路2A,2B,2C、および出力端子TOを備える。インバータ1は、内部データ信号DOBの反転信号DOを生成して出力端子TOに出力する。インバータ1の構成は、図1で示した通りである。エッジ駆動回路2A,2B,2Cの各々は、内部データ信号DOBの立ち上がり時に、出力端子TOから電流を引き抜いてデータ信号DOの立ち下がり時間を短くする。また、エッジ駆動回路2A,2B,2Cの各々は、内部データ信号DOBの立ち下がり時に、出力端子TOに電流を供給してデータ信号DOの立ち上がり時間を短くする。エッジ駆動回路2Aの構成は、図4で示したエッジ駆動回路2と同じである。エッジ駆動回路2B,2Cの各々の構成は、図1で示したエッジ駆動回路2と同じである。内部データ信号DOBは、バッファ4を介してエッジ駆動回路2A,2B,2CのトランジスタP3,Q2のゲートに与えられる。また、エッジ駆動回路2A,2B,2Cは、それぞれ遅延回路3A,3B,3Cを含む。遅延回路3A,3B,3Cの遅延時間をそれぞれTa,Tb,Tcとすると、Ta<Tb<Tcとなっている。次に、この出力バッファの動作について説明する。初期状態では、内部データ信号DOBはLレベルにされているものとする。これにより、エッジ駆動回路2A,2B,2Cの各々において、トランジスタP3がオンするとともにトランジスタQ2がオフする。また、データ信号DOがHレベルになり、遅延回路3A,3B,3Cの出力信号DODa,DODb,DODcはともにHレベルになり、エッジ駆動回路2A,2B,2Cの各々において、トランジスタP2がオフするとともにトランジスタQ3がオンする。次に、内部データ信号DOBがLレベルからHレベルに立ち上げられると、データ信号DOがHレベルからLレベルに立ち下げられる。また、エッジ駆動回路2A,2B,2Cの各々において、トランジスタP3がオフするとともにトランジスタQ2がオンする。これにより、出力端子TOからエッジ駆動回路2A,2B,2CのトランジスタQ2,Q3を介して接地電圧VSSのラインに電流が流出し、データ信号DOの立ち下がり速度が速められる。また、遅延時間Ta,Tb,Tcの経過後にそれぞれ遅延回路3A,3B,3Cの出力信号DODa,DODb,DODcが順次Lレベルに立ち下げられ、エッジ駆動回路2A,2B,2CのトランジスタQ3が順次オフされるとともにトランジスタP2が順次オンする。したがって、出力端子TOから接地電圧VSSのラインに電流を引き抜く駆動能力は、遅延時間Ta,Tb,Tcの経過に伴って順次減少するので、データ信号DOのアンダーシュートが抑制される。所定時間経過後に、内部データ信号DOBがHレベルからLレベルに立ち下げられると、データ信号DOがLレベルからHレベルに立ち上げられる。また、エッジ駆動回路2A,2B,2Cの各々において、トランジスタQ2がオフするとともにトランジスタP3がオンする。これにより、電源電圧VCCのラインからエッジ駆動回路2A,2B,2CのトランジスタP2,P3を介して出力端子TOに電流が流入し、データ信号DOの立ち上がり速度が速められる。また、遅延時間Ta,Tb,Tcの経過後にそれぞれ遅延回路3A,3B,3Cの出力信号DODa,DODb,DODcが順次Hレベルに立ち上げられ、エッジ駆動回路2A,2B,2CのトランジスタP2が順次オフされるとともにトランジスタQ3が順次オンする。したがって、電源電圧VCCのラインから出力端子TOに電流を供給する駆動能力は、遅延時間Ta,Tb,Tcの経過に伴って順次減少するので、データ信号DOのオーバーシュートが抑制される。この実施の形態3では、簡単な構成で、データ信号DOの立ち上がり時間および立ち下がり時間を短縮するとともに、データ信号DOのオーバーシュートおよびアンダーシュートを抑制することができる。また、エッジ駆動回路2A,2B,2Cでは貫通電流が発生しないので、大きな負荷を駆動する場合でも半導体装置における無駄な消費電流を抑制することができる。[実施の形態4]図8は、この発明の実施の形態4による半導体装置の出力バッファを示す回路ブロック図である。図8において、この出力バッファは、インバータ1、エッジ駆動回路20、ゲート回路23~25、および出力端子TOを備える。この出力バッファは、出力モード、プルアップモード、プルダウンモードを有する。出力モードは、内部データ信号DOBの反転信号DOを出力端子TOに出力するモードである。プルアップモードは、インバータ1のトランジスタP1図1参照をオンさせるとともにトランジスタQ1図1参照をオフさせてトランジスタP1をプルアップ抵抗素子として使用するモードである。インバータ1のトランジスタP1のオン抵抗値は大きいので、オンさせたトランジスタP1をプルアップ抵抗素子として使用することが可能である。プルダウンモードは、インバータ1のトランジスタQ1をオンさせるとともにトランジスタP1をオフさせてトランジスタQ1をプルダウン抵抗素子として使用するモードである。インバータ1のトランジスタQ1のオン抵抗値は大きいので、オンさせたトランジスタQ1をプルダウン抵抗素子として使用することが可能である。また、この出力バッファには、内部データ信号DOBの他に、信号EN,D/Uが入力される。信号ENがLレベルにされた場合は、信号D/Uに関係なく、出力モードが設定される。信号ENがHレベルにされて信号D/UがLレベルにされると、プルアップモードが設定される。信号ENがHレベルにされて信号D/UがHレベルにされると、プルダウンモードが設定される。ゲート回路ANDゲート23は、信号D/U,ENを受け、信号D/U,ENの論理積信号を出力する。ゲート回路24は、信号EN,DOBを受け、信号ENの反転信号と内部データ信号DOBとの論理積信号を出力する。ゲート回路ORゲート25は、ゲート回路23,24の出力信号の論理和信号を出力する。インバータ1は、ゲート回路25の出力信号の反転信号DOを出力端子TOに出力する。エッジ駆動回路20は、図4のエッジ駆動回路2にゲート回路21,22を追加したものである。ゲート回路21ORゲートは、信号ENと遅延回路3の出力信号DODとを受け、それらの論理和信号をトランジスタP2のゲートに与える。ゲート回路21は、信号ENがLレベルである場合は、遅延回路3の出力信号DODをトランジスタP2のゲートに通過させる。信号ENがHレベルである場合は、ゲート回路21の出力信号がHレベルになってトランジスタP2がオフする。ゲート回路22は、信号ENと遅延回路3の出力信号DODとを受け、信号ENの反転信号と遅延回路3の出力信号DODとの論理積信号をトランジスタQ3のゲートに与える。ゲート回路22は、信号ENがLレベルである場合は、遅延回路3の出力信号DODをトランジスタQ3のゲートに通過させる。信号ENがHレベルである場合は、ゲート回路22の出力信号がLレベルになってトランジスタQ3がオフする。次に、この出力バッファの動作について説明する。出力モード時は、信号ENがLレベルにされる。これにより、内部データ信号DOBがゲート回路24,25を通過してインバータ1に与えられる。また、遅延回路3の出力信号DODがゲート回路21,22を通過してトランジスタP2,Q3のゲートに与えられる。この場合、出力バッファは、図4のクロックドライバと同じ構成になる。インバータ1は、内部データ信号DOBの反転信号DOを生成して出力端子TOに出力する。エッジ駆動回路2は、内部データ信号DOBの立ち上がり時に、出力端子TOから電流を引き抜いてデータ信号DOの立ち下がり時間を短くする。また、エッジ駆動回路20は、内部データ信号DOBの立ち下がり時に、出力端子TOに電流を供給してデータ信号DOの立ち上がり時間を短くする。また、プルアップモード時は、信号EN,D/UがそれぞれHレベルおよびLレベルにされる。これにより、ゲート回路25の出力信号がLレベルになり、インバータ1のトランジスタP1がオンするとともにトランジスタQ1がオフし、トランジスタP1がプルアップ抵抗素子として使用される。また、ゲート回路21,22の出力信号がそれぞれHレベルおよびLレベルになり、トランジスタP2,Q3がオフしてエッジ駆動回路20が非活性化される。また、プルダウンモード時は、信号EN,D/UがともにHレベルにされる。これにより、ゲート回路25の出力信号がHレベルになり、インバータ1のトランジスタQ1がオンするとともにトランジスタP1がオフし、トランジスタQ1がプルダウン抵抗素子として使用される。また、ゲート回路21,22の出力信号がそれぞれHレベルおよびLレベルになり、トランジスタP2,Q3がオフしてエッジ駆動回路20が非活性化される。この実施の形態4では、簡単な構成で、データ信号DOの立ち上がり時間および立ち下がり時間を短縮することができる。また、エッジ駆動回路20では貫通電流が発生しないので、大きな負荷を駆動する場合でも半導体装置における無駄な消費電流を抑制することができる。また、インバータ1のトランジスタP1をプルアップ抵抗素子として使用し、トランジスタQ1をプルダウン抵抗素子として使用することができる。[実施の形態5]図9は、この発明の実施の形態5による半導体装置の出力バッファを示す回路ブロック図である。図9において、この出力バッファは、インバータ30、エッジ駆動回路31、および出力端子TOを備える。この出力バッファは、出力モードとオープンドレインモードを有する。出力モードは、内部データ信号DOBの反転信号DOを出力端子TOに出力するモードである。オープンドレインモードは、内部データ信号DOBがHレベルである場合は出力端子TOをLレベルにし、内部データ信号DOBがLレベルである場合は出力端子TOをハイインピーダンス状態にするモードである。オープンドレインモードは、たとえば出力端子TOがプルアップ抵抗素子を介して電源電圧VCCのラインに接続されている場合に設定される。出力バッファによって出力端子TOがハイインピーダンス状態にされると、出力端子TOは電源電圧VCCHレベルに充電される。また、この出力バッファには、内部データ信号DOBの他に、信号ODが入力される。信号ODがLレベルにされた場合は、出力モードが設定される。信号ODがHレベルにされると、オープンドレインモードが設定される。インバータ30は、図4のインバータ1にPチャネルMOSトランジスタP4を追加したものである。PチャネルMOSトランジスタP4,P1は、電源電圧VCCのラインと出力端子TOとの間に直列接続される。NチャネルMOSトランジスタQ1は、出力端子TOと接地電圧VSSのラインとの間に接続される。トランジスタP4のゲートは、信号ODを受ける。トランジスタP1,Q1のゲートは、内部データ信号DOBを受ける。信号ODがHレベルである場合は、トランジスタP4がオフされる。内部データ信号DOBがLレベルである場合は、トランジスタQ1がオフして出力端子TOはハイインピーダンス状態にされる。内部データ信号DOBがHレベルである場合は、トランジスタQ1がオンしてデータ信号DOがLレベルにされる。信号ODがLレベルである場合は、トランジスタP4がオンする。この場合は、インバータ30は、内部データ信号DOBの反転信号をデータ信号DOとして出力端子TOに出力する。エッジ駆動回路31は、図4のエッジ駆動回路2にゲート回路ORゲート32,33を追加したものである。ゲート回路32は、信号ODと遅延回路3の出力信号DODとを受け、それらの論理和信号をトランジスタP2のゲートに与える。ゲート回路33は、信号ODと遅延回路3の出力信号DODとを受け、それらの論理和信号をトランジスタQ3のゲートに与える。ゲート回路32,33は、信号ODがLレベルである場合は、遅延回路3の出力信号DODをトランジスタP2,Q3のゲートに通過させる。信号ODがHレベルである場合は、ゲート回路32,33の出力信号がHレベルになり、トランジスタP2がオフするとともにトランジスタQ3がオンする。次に、この出力バッファの動作について説明する。出力モード時は、信号ODがLレベルにされる。これにより、インバータ30が活性化される。また、遅延回路3の出力信号DODがゲート回路32,33を通過してトランジスタP2,Q3のゲートに与えられる。この場合、出力バッファは、図4のクロックドライバと同じ構成になる。インバータ30は、内部データ信号DOBの反転信号DOを生成して出力端子TOに出力する。エッジ駆動回路2は、内部データ信号DOBの立ち上がり時に、出力端子TOから電流を引き抜いてデータ信号DOの立ち下がり時間を短くする。また、エッジ駆動回路31は、内部データ信号DOBの立ち下がり時に、出力端子TOに電流を供給してデータ信号DOの立ち上がり時間を短くする。また、オープンドレインモード時は、信号ODがHレベルにされる。これにより、ゲート回路32,33を出力信号がHレベルになり、トランジスタP2がオフするとともにトランジスタQ3がオンする。内部データ信号DOBがHレベルである場合は、トランジスタQ1~Q3がオンし、出力端子TOがトランジスタQ1の経路とトランジスタQ2,Q3の経路とを介して接地電圧VSSのラインに接続され、データ信号DOがLレベルにされる。内部データ信号DOBがLレベルである場合は、トランジスタQ1~Q3がオフし、出力端子TOがハイインピーダンス状態にされる。出力端子TOがプルアップ抵抗素子を介して電源電圧VCCのラインに接続されている場合は、出力端子TOはHレベルにされる。この実施の形態5では、データ信号DOの立ち上がり時間および立ち下がり時間を短縮することができる。また、エッジ駆動回路31では貫通電流が発生しないので、大きな負荷を駆動する場合でも半導体装置における無駄な消費電流を抑制することができる。また、内部データ信号DOBがHレベルである場合はデータ信号DOをLレベルにし、内部データ信号DOBがLレベルである場合は出力端子TOをハイインピーダンス状態にするオープンドレインモードを実現できる。[実施の形態6]図10は、この発明の実施の形態6による半導体装置の出力バッファを示す回路ブロック図である。図10において、この出力バッファは、インバータ1、エッジ駆動回路41,42、および出力端子TOを備える。インバータ1は、内部データ信号DOBの反転信号であるデータ信号DOを出力端子TOに出力する。インバータ1の構成は、図1で示した通りである。エッジ駆動回路41は、図8で示したエッジ駆動回路20と同じ構成である。ゲート回路21は、信号EN1,DODの論理和信号をトランジスタP2のゲートに与える。ゲート回路22は、信号EN1の反転信号と信号DODの論理積信号をトランジスタQ3のゲートに与える。信号EN1がHレベルである場合は、ゲート回路21,22の出力信号がそれぞれHレベルおよびLレベルになり、トランジスタP2,Q3がオフしてエッジ駆動回路41が非活性化される。信号EN1がLレベルである場合は、信号DODがゲート回路21,22を通過してトランジスタP2,Q3のゲートに与えられ、エッジ駆動回路41が活性化される。この場合、エッジ駆動回路41は、内部データ信号DOBの立ち上がり時に、出力端子TOから電流を引き抜いてデータ信号DOの立ち下がり時間を短くする。また、エッジ駆動回路41は、内部データ信号DOBの立ち下がり時に、出力端子TOに電流を供給してデータ信号DOの立ち上がり時間を短くする。エッジ駆動回路42は、図8で示したエッジ駆動回路20からバッファ4を除去したものである。エッジ駆動回路42のトランジスタP3,Q2のゲートは、エッジ駆動回路41のバッファ4の出力信号を受ける。ゲート回路21は、信号EN2,DODの論理和信号をトランジスタP2のゲートに与える。ゲート回路22は、信号EN2の反転信号と信号DODの論理積信号をトランジスタQ3のゲートに与える。信号EN2がHレベルである場合は、ゲート回路21,22の出力信号がそれぞれHレベルおよびLレベルになり、トランジスタP2,Q3がオフしてエッジ駆動回路42が非活性化される。信号EN2がLレベルである場合は、信号DODがゲート回路21,22を通過してトランジスタP2,Q3のゲートに与えられ、エッジ駆動回路42が活性化される。この場合、エッジ駆動回路42は、内部データ信号DOBの立ち上がり時に、出力端子TOから電流を引き抜いてデータ信号DOの立ち下がり時間を短くする。また、エッジ駆動回路42は、内部データ信号DOBの立ち下がり時に、出力端子TOに電流を供給してデータ信号DOの立ち上がり時間を短くする。たとえば、エッジ駆動回路41の電流駆動能力をDとし、エッジ駆動回路42の電流駆動能力をエッジ駆動回路41の電流駆動能力Dの2倍の2Dに設定したものとする。この場合、信号EN1,EN2をともにHレベルにすると、エッジ駆動回路41,42がともに非活性化されてエッジ駆動回路41,42の電流駆動能力は0となる。また、信号EN1,EN2をそれぞれLレベルおよびHレベルにすると、エッジ駆動回路41が活性化されるとともにエッジ駆動回路42が非活性化され、エッジ駆動回路41,42の電流駆動能力はDとなる。また、信号EN1,EN2をそれぞれHレベルおよびLレベルにすると、エッジ駆動回路41が非活性化されるとともにエッジ駆動回路42が活性化され、エッジ駆動回路41,42の電流駆動能力は2Dとなる。また、信号EN1,EN2をともにLレベルにすると、エッジ駆動回路41,42がともに活性化されてエッジ駆動回路41,42の電流駆動能力は3Dとなる。したがって、エッジ駆動回路41,42の電流駆動能力を0,D,2D,3Dの4段階で切換えることができ、出力信号DOのスルーレートを調整するとともに、出力信号DOのオーバーシュートおよびアンダーシュートを調整することができる。この実施の形態6では、データ信号DOの立ち上がり時間および立ち下がり時間を短縮することができる。また、エッジ駆動回路41,42では貫通電流が発生しないので、大きな負荷を駆動する場合でも半導体装置における無駄な消費電流を抑制することができる。また、出力信号DOのスルーレートを調整するとともに、出力信号DOのオーバーシュートおよびアンダーシュートを調整することができる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"