複数の第1配線、第2配線、並びに、前記第1配線及び第2配線によって選択される複数のメモリセルを有するセルアレイと、前記メモリセルのデータを消去する消去シーケンスを実行する消去回路とを備え、前記消去回路は、前記消去シーケンスにおいて、複数の前記第1配線で選択される複数の前記メモリセルからなる選択メモリセル群を消去状態に遷移させる消去動作を実行し、前記消去動作後、前記選択メモリセル群に対して過消去状態を解消するソフトプログラム動作を実行し、前記ソフトプログラム動作後、前記選択メモリセル群の一部である第1部分選択メモリセル群及び他の一部である第2部分選択メモリセル群のいずれか一方の部分選択メモリセル群に対して当該部分選択メモリセル群に所定の第1閾値以上の閾値を持つメモリセルが所定数以上含まれているかを確認する第1ソフトプログラムベリファイ動作を実行し、前記第1ソフトプログラムベリファイ動作後、前記選択メモリセル群のメモリセルの閾値が前記第1閾値よりも高い所定の第2閾値よりも低いことを確認する第2ソフトプログラムベリファイ動作を実行することを特徴とする不揮発性半導体記憶装置。前記第1ソフトプログラム動作が実行される部分選択メモリセル群は、前記第1部分選択メモリセル群及び第2部分選択メモリセル群のうち消去状態への遷移速度が全体として遅い方であることを特徴とする請求項1記載の不揮発性半導体記憶装置。前記第1部分選択メモリセル群は、前記選択メモリセル群のうち偶数番目の前記第1配線で選択される複数の前記メモリセルからなり、前記第2部分選択メモリセル群は、前記選択メモリセル群のうち奇数番目の前記第1配線で選択される複数の前記メモリセルからなることを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。前記消去回路は、前記選択メモリセル群を消去状態に遷移させた後、前記ソフトプログラムの実行前において、前記選択メモリセル群のメモリセルの閾値が消去状態を示す閾値よりも低いことを確認する消去ベリファイを実行することを特徴とする請求項1~3のいずれか1項記載の不揮発性半導体記憶装置。消去回路は、消去動作を前記消去ベリファイ動作をパスするまで繰り返し実行し、前記第1ソフトプログラム動作が実行される部分選択メモリセル群は、前記第1部分選択メモリセル群及び第2部分選択メモリセル群のうち前記消去ベリファイをパスするまでの前記消去動作の繰り返し回数が多い方であることを特徴とする請求項1~4のいずれか1項記載の不揮発性半導体記憶装置。実施形態は、消去シーケンスの処理時間を短縮した不揮発性半導体記憶装置を提供することを目的とする。実施形態に係る不揮発性半導体記憶装置は、複数の第1配線、第2配線、並びに、前記第1配線及び第2配線によって選択される複数のメモリセルを有するセルアレイと、前記メモリセルのデータを消去する消去シーケンスを実行する消去回路とを備え、前記消去回路は、前記消去シーケンスにおいて、複数の前記第1配線で選択される複数の前記メモリセルからなる選択メモリセル群を消去状態に遷移させる消去動作を実行し、前記消去動作後、前記選択メモリセル群に対して過消去状態を解消するソフトプログラム動作を実行し、前記ソフトプログラム動作後、前記選択メモリセル群の一部である第1部分選択メモリセル群及び他の一部である第2部分選択メモリセル群のいずれか一方の部分選択メモリセル群に対して当該部分選択メモリセル群に所定の第1閾値以上の閾値を持つメモリセルが所定数以上含まれているかを確認する第1ソフトプログラムベリファイ動作を実行し、前記第1ソフトプログラムベリファイ動作後、前記選択メモリセル群のメモリセルの閾値が前記第1閾値よりも高い所定の第2閾値よりも低いことを確認する第2ソフトプログラムベリファイ動作を実行することを特徴とする。以下、図面を参照しながら実施形態に係る不揮発性半導体装置について説明する。[NAND型フラッシュメモリの構造]図1は、実施形態に係るNAND型フラッシュメモリ不揮発性半導体記憶装置の全体構成の概略であり、図2は、そのセルアレイ100の等価回路である。NAND型フラッシュメモリの基本単位であるNANDセルユニットNANDストリングNUは、直列接続された複数のメモリセルMC0~MC63とその両端に配置された2つの選択トランジスタSG1、SG2を基本構成とする。また、図1及び図2に示す場合、選択ゲートトランジスタSG1、SG2にそれぞれ隣接して、データ記憶を行わないダミーセルMDD、MDSが挿入されている。これらダミーセルMDD、MDSはアクセスができない他、他のメモリセルMC0~MC63と同様に構成されている。なお、以下では、これらダミーセルMDD、MDSが設けられた場合について説明するが、ダミーセルMDD、MDSがない場合であっても、本実施形態と同様の効果を得ることができる。NANDセルユニットNUは、その一端が選択トランジスタSG1を介してビット線BL第2配線に接続され、他端が選択トランジスタSG2を介して、メモリアレイ100内で共通のソース線CELSRCに接続されている。1つのメモリセルMCは、シリコン基板のP型ウェルに形成されたN型ソース/ドレイン拡散層を有し、電荷蓄積層としての浮遊ゲートと制御ゲートの積層ゲート構造を有する。この浮遊ゲートに保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルの閾値を変化させて、1ビットのデータ、あるいは多ビットのデータを記憶させる。NANDセルユニットNU内の各メモリセルMC0~MC63及びダミーセルMDD、MDSの制御ゲートは別々のワード線WL0~WL63第1配線及びダミーワードWLDD、WLDSに接続され、選択ゲートトランジスタSG1、SG2のゲートはそれぞれ選択ゲート線SGD、SGSに接続される。ワード線WL0~WL63、ダミーワード線WLDD、WLDS及び選択ゲート線SGD、SGSを共有するNANDセルユニットNUの集合は、データ一括消去の単位となるブロックBLKを構成する。通常図示のように、ビット線BLの方向に複数のブロックBLKi、BLKi1、が配列される。NAND型フラッシュメモリは、種々の動作をコマンド入力を伴って実現している。たとえば、メモリセルにデータを書き込む際の一連の処理である書き込みシーケンスでは、データロードコマンドをI/Oバッファ1からコマンドレジスタ2にラッチし、書き込み先アドレスをI/Oバッファ1を介してアドレスレジスタ3にラッチし、続いて、書き込みデータをI/Oバッファ1を介してセンスアンプ回路ページバッファ30にロードする。この後、書き込み実行コマンドをI/Oバッファ1を介してコマンドレジスタ2にラッチすると、内部で自動的に書き込みシーケンスが開始される。即ち、書き込み実行コマンドが入力されると、コントローラ4が書き込みシーケンスを開始する。コントローラ4は、書き込みシーケンスにおいては、書き込みシーケンスに必要な電圧の制御や、書き込みパルス印加する書き込み動作や書き込みベリファイ動作のタイミング制御、所望の書き込みシーケンスが終了するまで書き込み動作と書き込みベリファイ動作を繰り返す制御など行う。同様に、コントローラ4は、消去実行コマンドが入力されると、消去回路として、消去シーケンスに必要な制御を行う。高電圧発生回路5は、コントローラ4に制御されて、書き込み電圧や書き込みパス電圧の他、ワード線/選択ゲート線ドライバ20やページバッファドライバ6に必要な高電圧昇圧電圧を発生する。ワード線/選択ゲート線ドライバ20は、ワード線電圧を制御する、NANDセルユニットNU内のワード線WL数に等しい数のCGデコーダドライバ26と、ドレイン側選択ゲート線SGDを制御するSGDドライバ22、ソース側選択ゲート線SGSを制御するSGSドライバ23、ダミーワード線WLDD、WLDSを駆動するCGD、CGSドライバ24、25、及びブロックデコーダ11用の昇圧電源電圧VRDECを出力するためのVRDECドライバ21を有する。これらのドライバ21~26は、セルアレイ100の複数のブロックBLKで共有される。NAND型フラッシュメモリでは、選択されたNANDセルユニットNUの複数のワード線WLに対して複数の電圧を用いて動作させることが必要であるため、ロウアドレスの中で、NANDセルユニットNU内のワード線WLを選択するページアドレスが、CGデコーダドライバ26のそれぞれに入力されている。セルアレイ100の各ブロックBLKのワード線WL端部には、ブロック選択機能を持つ狭義のロウデコーダ10が配置されている。ロウデコーダ10は、アドレスレジスタ3からブロックアドレスを受けてこれをデコードするブロックデコーダ11と、このブロックデコーダ11の出力により共通に制御されて書き込み、消去及び読み出しに必要な電圧を選択ブロック内のワード線WLや選択ゲート線に伝達するための転送トランジスタアレイ12とを有する。ブロックデコーダ11には、転送トランジスタアレイ12の共通ゲートTGに所望の電圧を出力するためのレベルシフト回路が含まれる。転送トランジスタアレイ12の各一端は、ドライバ21~26の出力に接続され、他端はセルアレイ100内のワード線WL、ダミーワード線WLDD、WLDS、選択ゲート線SGD及びSGSに接続される。例えば、書き込み動作においては、選択ワード線WLに書き込み電圧Vpgm20V程度を印加する必要がある。このとき転送トランジスタ12の共通ゲートTGには、VRDECドライバ21から供給されるVpgmVtVtは転送トランジスタの閾値相当の電圧が印加される。NAND型フラッシュメモリは、書き込みと消去にFNトンネル電流を用いる。特に書き込み動作においては、NOR型フラッシュメモリと異なり、1つのメモリセルMCの閾値シフトに必要な電流が微小であるため同時に多数のメモリセルMCを書き込むことができる。したがって、書き込み、読み出しの一括処理単位のページ長を、2KByteや4KByteと大きくすることができる。ページバッファを構成するセンスアンプ回路30内のセンスユニットSAも、ページ長と同数含まれている。カラムデコーダ7は、例えば書き込みデータをロードする場合には、アドレスレジスタ3から送られるカラムアドレスをデコードして、I/Oバッファ1と選択されたセンスユニットSAを接続して、カラムアドレス毎の書き込みデータをセンスアンプ回路30にセットする。メモリセルからデータを読み出す際の一連の処理である読み出しシーケンスでは、その逆であり、一括してページバッファ30に読み出したデータを、カラムアドレスに従って選択されたセンスユニットSAからI/Oバッファ1に出力する。図1では省略しているが、実際にはI/Oバッファ1とページバッファ30の間には、所定のサイクルでデータの入出力を実現するための回路が組み込まれている。[メモリセルの閾値状態とデータ割り付け]図3は、4値データ記憶方式を適用した場合のメモリセルの閾値状態とデータの関係を示す。この例では、1つのメモリセルに記憶する2ビットデータを、2つのロウアドレスに割り付けている。すなわち、下位ビットLowerBitは、下位ページが選択された場合に読み出しされるデータである。上位ビットUpperBitは、上位ページが選択された場合に読み出されるデータである。閾値が負の消去状態ERがデータ11であり、閾値の順に並ぶ正閾値の書き込み状態A、B、Cにそれぞれデータ01、00、10が割り付けられる。[書き込み方法]次に、このようなデータの割付法における書込み方法の一例を図4と図5に示す。図4は、下位ページ書き込みの様子を示す。下位ページ書き込みは、データの下位ビットに基づいて実行する。下位ビットが1の場合データが11又は01の場合、メモリセルを閾値状態ERに維持させる。逆に、下位ビットが0の場合データが00又は10の場合、メモリセルを閾値状態ERから閾値状態Aと閾値状態Bとの中間にある閾値状態LMに一旦遷移させておく。図5は、上位ページ書き込みの様子を示す。上位ページ書き込みは、データの上位ビットに基づいて実行する。もし、メモリセルが閾値状態ERならば、上位ビットが1の場合データが11の場合、メモリセルを閾値状態ERに維持させる。逆に、上位ビットが0の場合データが01の場合、メモリセルを消去状態ERから閾値状態Aまで遷移させる。一方、メモリセルが閾値状態LMならば、上位ビットが0の場合データが00の場合、メモリセルを閾値状態LMから閾値状態Bまで遷移させる。逆に、上位ビットが1の場合データが10の場合、メモリセルを閾値状態LMから閾値状態Cまで遷移させる。この4値データ記憶方式では、下位ページ書き込みを上位ページ書き込みに先行させることが必要となる。データ書き込みは、選択ブロックの全メモリセルを一括消去した後、ページ毎に行われる。例えば、ソース線CELSRC側の選択ゲート線SGDに近いワード線WL0から順にワード線選択を行い、1ページに含まれる全メモリセルに対して同時に書き込みシーケンスが実行される。[消去方法]次に、メモリセルのデータの消去方法について説明する。データの消去は、概ね次のようなシーケンスで実現されている。始めに、メモリセルの浮遊ゲートから電子を放出させメモリセルの閾値状態を消去状態まで遷移させる消去動作を実行する。続いて、消去動作によってメモリセルの閾値状態が消去状態まで遷移したかを確認する消去ベリファイ動作を実行する。この消去ベリファイをパスするまで、消去動作を繰り返し実行する。続いて、消去動作によって閾値が深く行き過ぎたメモリセルを書き戻すソフトプログラム動作を実行する。続いて、ソフトプログラム動作によってメモリセルの閾値が正常に書き戻されたことを確認するインテリジェントソフトプログラムベリファイ動作第1ソフトプログラムベリファイ動作、ITSPベリファイ動作と呼ぶを実行する。このITSPベリファイ動作をパスするまで、ソフトプログラム動作を繰り返し実行する。続いて、ソフトプログラム動作によってメモリセルの閾値が書き戻され過ぎていないことを確認するソフトプログラムベリファイ動作第2ソフトプログラムベリファイ動作を実行する。このソフトプログラムベリファイ動作をパスするまで、消去動作、消去ベリファイ動作、ソフトプログラム動作及びITSPベリファイ動作を繰り返し実行する。そして、ソフトプログラムベリファイ動作をパスすると消去シーケンスが終了となる。ここで、問題になるのが、微細化に伴うNANDセルユニット毎のワード線の増加と、セル電流の減少である。ベリファイ動作消去ベリファイ動作、ITSPベリファイ動作及びソフトプログラムベリファイ動作時において、NANDセルユニットのオン抵抗が増加してセル電流が低減してしまうと、ビット線充電時間を十分に長くしないと誤読み出しが生じてしまう。そこで、偶数番目のワード線と奇数番目のワード線とを交互に選択して、ベリファイ動作を実行するようにする。この場合、全てのワード線を選択する場合に比べて選択ワード線が半分になるため、NANDセルユニットのオン抵抗を低減でき、セル電流を確保することができる。その結果、同じ充電時間でも誤読み出しの発生を低減させることができる。しかし、この方法では、ベリファイ動作毎に、偶数番目のワード線を選択して行うベリファイと奇数番目のワード線を選択して行うベリファイが必要となるため、消去シーケンスの処理時間が増大してしまう。そこで、本実施形態では、ITSPベリファイ動作時において、偶数番目のワード線を選択して行うベリファイ及び奇数番目のワード線を選択して行うベリファイのいずれか一方を省略した消去シーケンスを採用する。図6は、本実施形態に係るNAND型フラッシュメモリの消去シーケンスである。なお、以下の説明において、選択ブロックの全てのワード線を選択した時に選択されるメモリセルのまとまりを選択メモリセル群、選択ブロックの偶数番目のワード線を選択した時に選択されるメモリセルのまとまりを第1部分選択メモリセル群、選択ブロックの奇数番目のワード線を選択した時に選択されるメモリセルのまとまりを第2部分選択メモリセル群と呼ぶことにする。図6中においては、これら選択メモリセル群、第1部分選択メモリセル群及び第2部分選択メモリセル群をそれぞれ全WL、EvenWL及びOddWLと表記している。これらの表記は、図7及び図10~図13においても同様である。また、上記説明のように、消去シーケンスにおいて第1部分選択メモリセル群及び第2部分選択メモリセル群の両方に対してITSPベリファイ動作を実行するNAND型フラッシュメモリを比較例に係るNAND型フラッシュメモリと呼ぶ。始めに、ステップS1において、消去動作で全ワード線に印加される消去電圧Veraの初期値を設定する。続いて、ステップS2において、カウンタCTREvenWL及びCTROddWLをリセットする。カウンタCTREvenWLは、第1部分選択メモリセル群の全メモリセルが消去ベリファイをパスするまでの消去動作の回数を保持するカウンタである。同様に、カウンタCTROddWLは、第2部分選択メモリセル群の全メモリセルが消去ベリファイをパスするまでの消去動作の回数を保持するカウンタである。但し、カウンタCTROddWLは、後述するステップS11において、カウンタCTREvenWLとの比較に用いるだけなので、カウンタCTROddWLには、カウンタEvenWLの保持する値以上の値しか保持されない。これらカウンタCTREvenWL及びCTROddWLとして、例えば、コントローラ4に含まれるレジスタ等を用いることができる。ステップS1及びS2における第1部分選択メモリセル群及び第2部分選択メモリセル群の閾値分布を図7に示す。続いて、ステップS3において、選択メモリセル群に対する消去動作を実行する。この消去動作は、選択ブロックの全ワード線を0Vとし、セルアレイが形成されたp型ウェルに正の昇圧された消去電圧Vera=18~20Vを印加して行われる。これにより、選択メモリセル群の全てのメモリセルで浮遊ゲートの電子が放出された負の閾値状態消去状態が得られる。この消去動作では、閾値分布の下限値制御は行われないため、選択メモリセル群の中には、過消去状態のメモリセルも含まれている。また、この消去動作では、選択メモリセル群の閾値分布の下限を制御していないため、選択メモリセル群の閾値分布は最終的な消去状態の閾値分布ERよりも広い閾値分布ER0となる。続いて、ステップS4において、第1部分選択メモリセル群に対する消去ベリファイ動作を行う。この消去ベリファイ動作は、第1部分選択メモリセル群のメモリセルが負の閾値電圧Vev例えば、-0.8Vまで遷移したことを確認する動作である。図8は、第1部分選択メモリセル群に対する消去ベリファイ動作時のバイアス状態を示す図である。消去ベリファイ動作時は、予めビット線BLを0Vにプリチャージしておきに、図8に示すように、奇数番目のワード線WL1、WL3、、ダミーワード線WLDS及びWLDDに読み出し電圧Vreadを与えると共に、偶数番目のワード線WL0、WL2、に0Vを与える。そして、ソース線CELSRCからビット線BL側にセル電流を流して、ビット線BLが電圧-Vev例えば、0.8Vまで充電されるか否かを検出する。電圧-Vevまで充電されれば、第1部分選択メモリセル群の全てのメモリセルの閾値が電圧Vev以下であるため、第1部分選択メモリセル群が消去ベリファイをパスしたことになる。一方、第1部分選択メモリセル群が消去ベリファイをパスしなかった場合、ステップS5において、カウンタCTREvenWLをインクリメントすると共に、ステップS6において、カウンタCTROddWLをインクリメントする。その後、ステップS7において、消去電圧Veraをステップアップした後、再びステップS3に処理を戻す。続いて、ステップS8において、第2部分選択メモリセル群に対する消去ベリファイ動作を行う。この消去ベリファイ動作は、第2部分選択メモリセル群のメモリセルが負の閾値電圧Vev例えば、-0.8Vまで遷移したことを確認する動作である。図9は、第2部分選択メモリセル群に対する消去ベリファイ動作時のバイアス状態を示す図である。消去ベリファイ動作時は、予めビット線BLを0Vにプリチャージしておきに、図9に示すように、偶数番目のワード線WL0、WL2、、ダミーワード線WLDS及びWLDDに読み出し電圧Vreadを与えると共に、奇数番目のワード線WL1、WL3、に0Vを与える。そして、ソース線CELSRCからビット線BL側にセル電流を流して、ビット線BLが電圧-Vev例えば、0.8Vまで充電されるか否かを検出する。電圧-Vevまで充電されれば、第2部分選択メモリセル群の全てのメモリセルの閾値が電圧Vev以下であるため、第2部分選択メモリセル群が消去ベリファイをパスしたことになる。一方、第2部分選択メモリセル群が消去ベリファイをパスしなかった場合、ステップS6において、カウンタCTROddWLをインクリメントする。その後、ステップS7において、消去電圧Veraをステップアップした後、再びステップS3に処理を戻す。例えば、1回目の消去動作ステップS3終了後の第1部分選択メモリセル群及び第2部分選択メモリセル群の閾値分布ER0が図10のように得られたとする。この場合、第1部分選択メモリセル群の閾値分布の上限が電圧Vev以下であるため、第1部分選択メモリセル群は消去ベリファイをパスするステップS4。その結果、カウンタCTREvenWLは0のままである。一方、第2部分選択メモリセル群の閾値分布の上限が電圧Vevを超えているため、第2部分選択メモリセル群は消去ベリファイをパスしないステップS6。その結果、カウンタCTROddWLはインクリメントされて1となるステップS7。更に、第2部分選択メモリセル群が消去ベリファイをパスしなかったため、消去電圧Veraをステップアップした後ステップS7、2回目の消去動作を実行するステップS3。この2回目の消去動作終了後の第1部分選択メモリセル群及び第2部分選択メモリセル群の閾値分布ER0が図11のように得られたとする。図11の場合、第1部分選択メモリセル群の閾値分布は勿論のこと、第2部分選択メモリセル群の閾値分布も電圧Vev以下に遷移しているため両者共に消去ベリファイをパスすることになる。したがって、図10及び図11に示す例の場合、最終的なカウンタCTREvenWL、CTROddWLの値は、それぞれ0、1となる。このようにカウンタCTROddWLの値がカウンタCTREvenWLの値よりも大きい場合、第1部分選択メモリセル群の消去速度が、第1部分部分選択メモリセル群の消去速度よりも遅いことを意味する。一方、カウンタCTROddWLの値がカウンタCTREvenWLの値と同じ場合、第1部分選択メモリセル群の消去速度が、第2部分選択メモリセル群の消去速度と比べて、同程度或いは遅いことを意味する。ステップS4及びステップS8における消去ベリファイをいずれもパスしたら、続くステップS9において、過消去状態を解消するためのソフトプログラム動作でも用いる書き込み電圧Vspgmの初期値を設定する。なお、上記説明では、ステップS4及びS8の消去ベリファイは、第1部分選択メモリセル群或いは第2部分選択メモリセル群に含まれる全てのメモリセルの閾値が電圧Vev以下であることを条件に消去ベリファイをパスするようにしているが、これに替えて、予め許容フェイル数を設定しておいた上で、閾値が電圧Vev以下に達していないメモリセル数が許容フェイル数以下であることを条件に消去ベリファイをパスするようにしても良い。続いて、ステップS10において、選択メモリセル群に対するソフトプログラム動作を行う。ソフトプログラム動作は、選択ブロックの全てのワード線に書き込み電圧Vspgmを与えて、選択メモリセル群の全てのメモリセルで浮遊ゲートに電子を注入させる動作として行われる。続いて、ステップS11において、カウンタCTREvenWLとカウンタCTROddWLの値を比較する。その結果、カウンタCTREvenWLの値がカウンタCTROddWLの値と同じ場合、即ち、第1部分選択メモリセル群の消去速度が第2部分選択メモリセル群の消去速度と比べて同程度か或いは遅い場合、第1部分選択メモリセル群に対するITSPベリファイ動作図6ではITSPVと表記するを実行しステップS12、第2部分選択メモリセル群に対するITSPベリファイ動作は実行しない。一方、カウンタCTROddWLの値がカウンタEvenWLの値よりも大きい場合、即ち、第2部分選択メモリセル群の消去速度が第1部分選択メモリセル群の消去速度よりも遅い場合、第2部分選択メモリセル群に対するITSPベリファイ動作を実行しステップS13、第1部分選択メモリセル群に対するITSPベリファイ動作は実行しない。なお、図6に示す消去シーケンスでは、第1部分選択メモリセル群と第2部分選択メモリセル群の消去速度が同程度であった場合、第1部分選択メモリセル群に対するITSPベリファイ動作を実行しているが、その逆で、第2部分選択メモリセル群に対するITSPベリファイ動作を実行しても同じ効果を得ることができる。但し、この場合、図6の示したEvenWL及びOddWLを相互に入れ替えた消去シーケンスで実行することに留意されたい。ステップS12に示すITSPベリファイ動作は、図8に示すバイアス状態によって、セル電流が流れずビット線BLが電圧-VitspvVitspvは、例えば0.8Vに充電されないNANDセルユニット数が所定数を超えていることを確認する動作である。また、ステップS13に示すITSPベリファイ動作は、図9に示すバイアス状態によって、セル電流が流れずビット線BLが電圧-Vitspv第1閾値である電圧Vitspvは、例えば0.8Vに充電されないNANDセルユニット数が所定数を超えていることを確認する動作である。ステップS12又はS13におけるITSPベリファイをパスしなかった場合、書き込み電圧Vspgmをステップアップした後ステップS14、再びステップS10に処理を移す。一方、ステップS12又はS13におけるITSPベリファイをパスした場合、これ以上のソフトプログラム動作は、メモリセルの閾値を書き戻し過ぎることにつながるため、ソフトプログラム動作を終了する。例えば、1回目のソフトプログラム動作ステップS10終了後の第1部分選択メモリセル群及び第2部分選択メモリセル群の閾値分布ER0が図12のように得られたとする。図10及び図11を用いて説明した例を前提にすると、ITSPベリファイ動作の対象は第2部分選択メモリセル群となるステップS11及びS13。この場合、第2部分選択メモリセル群のメモリセルの閾値分布ER0の上限は、電圧Vitpsv例えば、-0.8Vまで達しおらず、当然、ITSPベリファイをパスしない。更に、第2部分選択メモリセル群がITSPベリファイをパスしなかったため、書き込み電圧Vspgmをステップアップした後ステップS14、選択メモリセル群に対する2回目のソフトプログラム動作を実行するステップS10。その結果、セル電流が流れずビット線が電圧-Vitspvまで充電されないNANDセルユニット数が所定数以上になったとする。この場合、第1部分選択メモリセル群及び第2部分選択メモリセル群の閾値分布ER0は図13のようになっていると考えられる。つまり、第2部分選択メモリセル群の閾値分布の上限は、電圧Vitspvを適度に超えたと言えるため、ITSPベリファイをパスすることとなる。ここで、ステップS11において、消去速度が遅い部分選択メモリセル群を選択している理由について言及しておく。消去速度が遅い場合、部分選択メモリセル群に含まれるメモリセルの全体的な中性閾値は高く、これに伴い、書き込み速度が速いと考えることができる。したがって、消去速度が遅い部分選択メモリセル群の閾値分布は、消去速度が速い部分選択メモリセル群の閾値分布よりも、ソフトプログラムによって速く書き戻されることになる。この場合、消去速度が遅い部分選択メモリセル群についてITSPベリファイ動作を実行すれば、消去速度が速い部分選択メモリセル群を含めた選択メモリセル群全体としてメモリセルの閾値が書き戻され過ぎることはない。つまり、過度のソフトプログラム動作を回避したい場合、消去速度が遅い部分選択メモリセル群に対するITSPベリファイ動作をすれば十分と言える。なお、本実施形態に係るITSPベリファイ動作はメモリセルの中性閾値の特性を利用しているため、第1部分選択メモリセル群及び第2部分選択メモリセル群双方の閾値分布の上裾を見て閾値分布の下裾を検証する比較例に係るITSPベリファイ動作と比べてみても、本実施形態に係るITSPベリファイ動作の精度は劣るものではない。このように、本実施形態では、第1部分選択メモリセル群及び第2部分選択メモリセル群のうち消去速度が速い部分選択メモリセル群に対するITSPベリファイ動作を省略している。そのため、比較例に係るNANDフラッシュメモリよりも、ITSPベリファイ動作の処理時間を半分程度に減らす事ができる。この場合でも、上記理由の通り、過度なソフトプログラムを回避することができる。ITSPベリファイをパスしたら、続くステップS15において、先のITSPベリファイ動作時のベリファイ電圧Vitspvよりも少し高いベリファイ電圧Vspv第2閾値例えば、-0.4Vを設定して、第1部分選択メモリセル群の全てのメモリセルの閾値が電圧Vspv以下であることを確認するソフトプログラムベリファイ動作図6ではSPVと表記するを実行する。これによって、第1部分選択メモリセル群がソフトプログラムベリファイをパスしたら、続くステップS16において、第2部分選択メモリセル群に対するソフトプログラムベリファイ動作を実行する。ソフトプログラムベリファイ動作は、図8及び図9に示すように、ベリファイ電圧が電圧Vspv例えば、-0.4Vであることを除き、消去ベリファイ動作と同じである。第1部分選択メモリセル群及び第2部分選択メモリセル群が共にソフトプログラムベリファイをパスした場合、選択メモリセル群の全てのメモリセルの閾値が電圧-Vspv以下であり、ソフトプログラム動作によって書き戻され過ぎていないことが確認できたため消去シーケンスが終了となる。一方、第1部分選択メモリセル群及び第2部分選択メモリセル群の少なくとも一方がソフトプログラムベリファイをパスしなかった場合、ステップS1の消去動作から再び実行することになる。[まとめ]以上説明した実施形態によれば、消去シーケンスにおいて、第1部分選択メモリセル群及び第2部分選択メモリセル群のいずれか一方に対してITSPベリファイ動作を実行し、他方に対してITSPベリファイ動作を実行しないため、比較例に係るNAND型フラッシュメモリよりも消去シーケンスの処理時間を短くすることができる。この場合であっても、ITSPベリファイ動作の対象として消去速度が遅い部分選択メモリセル群を選択しているため、比較例に係るNAND型フラッシュメモリの場合と同程度のITSPベリファイ動作の効果を得られる。[その他]以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。