基板及び前記基板と交互する方向に積層される複数のメモリセルを含む不揮発性メモリ装置のプログラム方法に於いて、選択された少なくとも1つのビットラインに第1正電圧を印加し、非選択された少なくとも1つのビットラインに第2正電圧を印加し、選択されたストリング選択ラインに第3正電圧を印加し、非選択されたストリング選択ラインに第4正電圧を印加し、ワードラインにプログラム動作電圧を印加することを含み、前記第1乃至第3電圧は正電圧であることを特徴とするプログラム方法。前記第1電圧は前記第2電圧より低いレベルを有し、前記第3電圧は前記第4電圧より高いレベルを有し、前記第4電圧は前記第1電圧より低いレベルを有することを特徴とする請求項1に記載のプログラム方法。前記第2電圧は電源電圧であることを特徴とする請求項1記載のブログラム方法。前記選択されたビットラインはプログラムされるメモリセルに対応することを特徴とする請求項1記載のプログラム方法。前記非選択されたビットラインはプログラム禁止されるメモリセルに対応することを特徴とする請求項1記載のプログラム方法。前記複数のメモリセルのグループは各々ナンドストリングを構成し、前記ワードラインに前記プログラム動作を印加することは、前記選択されたビットラインを共有するナンドストリング及び前記非選択されたビットラインを共有する複数のナンドストリングにプログラム動作電圧を印加することを含むことを特徴とする請求項1記載のプログラム方法。前記第3電圧は電源電圧であることを特徴とする請求項1記載のプログラム方法。前記基板から同一の高さに位置するメモリセルに接続されるワードラインの中の一部のワードラインは、共通に接続され、前記プログラム動作電圧は、前記共通に接続されたワードラインに印加されることを特徴とする請求項1に記載のプログラム方法。前記第4電圧は、正電圧であることを特徴とする請求項1記載のプログラム方法。前記第4電圧は、前記第3正電圧より低いレベルを有することを特徴とする請求項9に記載のプログラム方法。前記第1電圧は、前記第2正電圧より低いレベルを有することを特徴とする請求項9に記載のプログラム方法。前記第1電圧は、前記第4正電圧と同一のレベルを有することを特徴とする請求項9に記載のプログラム方法。前記非選択されたストリング選択ラインに前記第4正電圧を印加した後に、前記非選択されたストリング選択ラインに接地電圧を印加することを特徴とする請求項9に記載のプログラム方法。前記プログラム動作電圧は、前記非選択されたストリング選択ラインに接地電圧が印加された後に、前記ワードラインに印加されることを特徴とする請求項13に記載のプログラム方法。前記第4電圧は、前記第3電圧と同一のレベルを有することを特徴とする請求項13記載のプログラム方法。前記非選択されたストリング選択ラインに前記第4正電圧が印加されるとき、前記選択されたビットラインに前記第1正電圧より低いレベルを有する第5正電圧を印加することを特徴とする請求項13に記載のプログラム方法。前記第5電圧は正のレベルを有することを特徴とする請求項16記載のプログラム方法。前記第1正電圧は前記第2正電圧と同一のレベルを有することを特徴とする請求項16記載のプログラム方法。前記第1正電圧は、前記第3正電圧より低いレベルを有することを特徴とする請求項13に記載のプログラム方法。選択されたメモリセルのチャンネル電圧は、前記プログラム動作電圧が印加される間に正電圧に形成されることを特徴とする請求項1記載のプログラム方法。基板及び前記基板と交互する方向に積層される複数のメモリセルを含むメモリセルアレイと、ビットラインを通じて前記メモリセルアレイに接続される読み出し及び書き込み回路を含み、プログラム動作の際に、前記読み出し及び書き込み回路は、プログラムされるメモリセルに対応するビットラインの正電圧を印加するように構成されることを特徴とする不揮発性メモリ装置。プログラム動作の際に、前記読み出し及び書き込み回路は、プログラム禁止されたメモリセルに対応するビットラインに第2正電圧を印加するように構成されることを特徴とする請求項21記載の不揮発性メモリ装置。前記正電圧は前記第2正電圧より低いレベルを有することを特徴とする請求項22記載の不揮発性メモリ装置。前記複数のメモリセルのグループは各々ナンドストリングを構成し、前記ビットラインの各々は前記ナンドストリングの内少なくても2つと接続され、プログラム動作の際に、前記少なくても2つのナンドストリングに接続されたワードラインにプログラム動作電圧を伝送するように構成されるデコーダをさらに含むことを特徴とする請求項21記載の不揮発性メモリ装置。前記プログラム動作電圧は選択ワードラインに伝送されるプログラム電圧及び非選択ワードラインに伝送されるパス電圧を含むことを特徴とする請求項24記載の不揮発性メモリ装置。各ナンドストリングは前記基板と交互する方向に延長され、前記ビットラインの内対応するビットラインに接続されることを特徴とする請求項24記載の不揮発性メモリ装置。前記読み出し及び書き込み回路は前記ビットラインに各々対応するページバッファを含み、各ページバッファは、プログラム動作の際に、書き込みデータを受信及び貯蔵するように構成されるラッチと、前記ラッチに貯蔵された書き込みデータがプログラムデータの場合、対応するビットラインを前記正電圧にセットアップするように構成されるバイアス回路を含むことを特徴とする請求項21記載の不揮発性メモリ装置。前記バイアス回路は第1及び第2トランジスタを含み、前記第1トランジスタのゲートノードは前記ラッチに接続され、前記トランジスタの第1ノードは基準電圧を提供され、前記トランジスタの第2ノードは前記第2トランジスタのゲートノードに接続され、前記第2トランジスタの第1ノードは電源電圧を提供され、前記第2トランジスタの第2ノードは前記対応するビットラインに接続されることを特徴とする請求項27記載の不揮発性メモリ装置。前記バイアス回路は、前記第2トランジスタの前記第2ノード及び前記対応するビットラインの間に接続される第3トランジスタをさらに含み、前記第3トランジスタはプログラム動作信号に応答して前記第2トランジスタの前記第2ノード及び前記対応するビットラインを電気的に接続することを特徴とする請求項28記載の不揮発性メモリ装置。ワードライン及び選択ラインを通じて前記メモリセルアレイに接続されるデコーダをさらに含み、プログラム動作の際に、前記読み出し及び書き込み回路は、選択されたビットラインに第1正電圧を印加し、非選択されたビットラインに第2正電圧を印加するように構成され、プログラム動作の際に、前記デコーダは、前記選択ラインの中の選択された選択ラインに第3正電圧を印加し、非選択された選択ラインに第4正電圧を印加し、前記ワードラインにプログラム動作電圧を印加するように構成されることを特徴とする請求項21記載の不揮発性メモリ装置。プログラム動作の際に、前記アドレスデコーダは前記非選択された選択ラインに前記第4正電圧を印加する後、接地電圧を印加するように構成されることを特徴とする請求項30記載の不揮発性メモリ装置。不揮発性メモリ装置と、前記不揮発性メモリ装置を制御するように構成されるコントローラを含み、前記不揮発性メモリ装置は、基板及び前記基板と交互する方向に積層される複数のメモリセルを含むメモリセルアレイと、ビットラインを通じて前記メモリセルアレイに接続される読み出し及び書き込み回路を含み、プログラム動作の際に、前記読み出し及び書き込み回路はプログラムされるメモリセルに対応するビットラインに正電圧を印加するように構成されることを特徴とするメモリシステム。前記コントローラ及び前記不揮発性メモリ装置は半導体ドライブSSD、SolidStateDriveを構成することを特徴とする請求項32記載のメモリシステム。前記コントローラ及び前記不揮発性メモリ装置は、メモリカードを構成することを特徴とする請求項32記載のメモリシステム。本発明の目的は信頼性を有する不揮発性メモリ装置およびそのプログラム方法と、それを含むメモリシステムを提供することである。基板及び前記基板と交互する方向に積層される複数のメモリセルを含む本発明の実施形態による不揮発性メモリ装置のプログラム方法において、選択された少なくとも1つのビットラインに第1正電圧を印加し、非選択された少なくとも1つのビットラインに第2正電圧を印加し、選択されたストリング選択ラインに第3正電圧を印加し、非選択されたストリング選択ラインに第4正電圧を印加し、ワードラインにプログラム動作電圧を印加することを含み、前記第1乃至第3電圧は正電圧である。実施形態として、前記第1電圧は前記第2電圧より低いレベルを有し、前記第3電圧は前記第4電圧より高いレベルを有し、前記第4電圧は前記第1電圧より低いレベルを有する。実施形態として、前記第2電圧は電源電圧である。実施形態として、前記選択されたビットラインはプログラムされるメモリセルに対応する。実施形態として、前記非選択されたビットラインはプログラム禁止されるメモリセルに対応する。実施形態として、前記複数のメモリセルのグループは各々ナンドストリングを構成し、前記ワードラインに前記プログラム動作を印加することは、前記選択されたビットラインを共有するナンドストリング及び前記非選択されたビットラインを共有する複数のナンドストリングにプログラム動作電圧を印加することを含む。実施形態として、前記第3電圧は電源電圧である。実施形態として、前記基板から同一の高さに位置するメモリセルに接続されるワードラインの中の一部のワードラインは共通に接続され、前記プログラム動作電圧は、前記共通に接続されたワードラインに印加される。実施形態として、前記第4電圧は、正電圧である。実施形態として、前記第4電圧は、前記第3正電圧より低いレベルを有する。実施形態として、前記第1電圧は、前記第2正電圧より低いレベルを有する。実施形態として、前記第1電圧は、前記第4正電圧と同一のレベルを有する。実施形態として、前記非選択されたストリング選択ラインに前記第4正電圧を印加した後に、前記非選択されたストリング選択ラインに接地電圧を印加することをさらに含む。実施形態として、前記プログラム動作電圧は、前記非選択されたストリング選択ラインに接地電圧が印加された後に、前記ワードラインに印加される。実施形態として、前記第4電圧は、前記第3電圧と同一のレベルを有する。実施形態として、前記非選択されたストリング選択ラインに前記第4正電圧が印加される時、前記選択されたビットラインに前記第1正電圧より低いレベルを有する第5正電圧を印加する。実施形態として、前記第5電圧は正のレベルを有する。実施形態として、前記第1正電圧は前記第2正電圧と同一のレベルを有する。実施形態として、前記第1正電圧は、前記第3正電圧より低いレベルを有する。実施形態として、選択されたメモリセルのチャンネル電圧は、前記プログラム動作電圧が印加される間に正電圧に形成される。実施形態として、基板及び前記基板と交互する方向に積層される複数のメモリセルを含むメモリセルアレイと、ビットラインを通じて前記メモリセルアレイに接続される読み出し及び書き込み回路を含み、プログラム動作の際に、前記読み出し及び書き込み回路は、プログラムされるメモリセルに対応するビットラインの正電圧を印加するように構成される。実施形態として、プログラム動作の際に、前記読み出し及び書き込み回路は、プログラム禁止されたメモリセルに対応するビットラインに第2正電圧を印加するように構成される。実施形態として、前記正電圧は前記第2正電圧より低いレベルを有する。実施形態として、前記複数のメモリセルのグループは各々ナンドストリングを構成し、前記ビットラインの各々は前記ナンドストリングの内少なくても2つと接続され、プログラム動作の際に、前記少なくても2つのナンドストリングに接続されたワードラインにプログラム動作電圧を伝送するように構成されるデコーダをさらに含む。実施形態として、前記プログラム動作電圧は選択ワードラインに伝送されるプログラム電圧及び非選択ワードラインに伝送されるパス電圧を含む。実施形態として、各ナンドストリングは前記基板と交互する方向に延長され、前記ビットラインの内対応するビットラインに接続される。実施形態として、前記読み出し及び書き込み回路は前記ビットラインに各々対応するページバッファを含み、各ページバッファは、プログラム動作の際に、書き込みデータを受信及び貯蔵するように構成されるラッチと、前記ラッチに貯蔵された書き込みデータがプログラムデータの場合、対応するビットラインを前記正電圧にセットアップするように構成されるバイアス回路を含む。実施形態として、前記バイアス回路は第1及び第2トランジスタを含み、前記第1トランジスタのゲートノードは前記ラッチに接続され、前記トランジスタの第1ノードは基準電圧を提供され、前記トランジスタの第2ノードは前記第2トランジスタのゲートノードに接続され、前記第2トランジスタの第1ノードは電源電圧を提供され、前記第2トランジスタの第2ノードは前記対応するビットラインに接続される。実施形態として、前記バイアス回路は、前記第2トランジスタの前記第2ノード及び前記対応するビットラインの間に接続される第3トランジスタをさらに含み、前記第3トランジスタはプログラム動作信号に応答して前記第2トランジスタの前記第2ノード及び前記対応するビットラインを電気的に接続する。実施形態として、ワードライン及び選択ラインを通じて前記メモリセルアレイに接続されるデコーダをさらに含み、プログラム動作の際に、前記読み出し及び書き込み回路は、選択されたビットラインに第1正電圧を印加し、非選択されたビットラインに第2正電圧を印加するように構成され、プログラム動作の際に、前記デコーダは、前記選択ラインの中の選択された選択ラインに第3正電圧を印加し、非選択された選択ラインに第4正電圧を印加し、前記ワードラインにプログラム動作電圧を印加するように構成される。実施形態として、プログラム動作の際に、前記アドレスデコーダは前記非選択された選択ラインに前記第4正電圧を印加する後に、接地電圧を印加するように構成される。本発明の実施形態によるメモリシステムは不揮発性メモリ装置と、前記不揮発性メモリ装置を制御するように構成されるコントローラを含み、前記不揮発性メモリ装置は基板及び前記基板と交互する方向に積層される複数のメモリセルを含むメモリセルアレイと、ビットラインを通じて前記メモリセルアレイに接続される読み出し及び書き込み回路を含み、プログラム動作の際に、前記読み出し及び書き込み回路はプログラムされるメモリセルに対応するビットラインに正電圧を印加するように構成される。実施形態として、前記コントローラ及び前記不揮発性メモリ装置は半導体ドライブSSD、SolidStateDriveを構成する。実施形態として、前記コントローラ及び前記不揮発性メモリ装置は、メモリカードを構成する。本発明によると、プログラム動作の際に選択ビットラインに正電圧が印加される。従って、チャンネル電圧及びビットライン電圧の差による電流漏れが減少して不揮発性メモリ装置の信頼性が向上する。以下に、本発明が属する技術分野から通常の知識を有する者が本発明を容易に実施できるように、本発明の実施形態等について添付図面を参照して詳細に説明する。同一の構成要素については同一の参照番号を付与して説明する。図1は本発明の第1実施形態による不揮発性メモリ装置100を示すブロック図である。図1を参照すると、本発明の実施形態による不揮発性メモリ装置100はメモリセルアレイ110、アドレスデコーダ120、読み込み及び書き込み回路130、データ入出力回路140、そして制御ロジック150を含む。メモリセルアレイ110はワードラインWLを通じてアドレスデコーダ120に接続され、ビットラインBLを通じて読み込み及び書き込み回路130に接続される。メモリセルアレイ110は複数のメモリセルを含む。例示的に、メモリセルアレイ110はセル当たり1つ以上のビットを貯蔵することができるように構成される。アドレスデコーダ120はワードラインWLを通じてメモリセルアレイ110に接続される。アドレスデコーダ120は制御ロジック150の制御に応じて動作する。アドレスデコーダ120は外部からアドレスADDRを受信する。アドレスデコーダ120は受信されたアドレスADDRの中の行アドレスをデコードして、複数のワードラインWLの中の対応するワードラインを選択する。また、アドレスデコーダ120は受信されたアドレスADDRの中の列アドレスをデコードして、デコードされた列アドレスを読み込み及び書き込み回路130に送信する。例示的に、アドレスデコーダ120は行デコーダ、列デコーダ、アドレスバッファ等の構成要素を含む。読み込み及び書き込み回路130はビットラインBLを通じてメモリセルアレイ110に接続され、データラインDLを通じてデータ入出力回路140に接続される。読み込み及び書き込み回路130は制御ロジック150の制御に応じて動作する。読み込み及び書き込み回路130はアドレスデコーダ120からデコードされた列アドレスを受信する。読み込み及び書き込み回路130はデコードされた列アドレスを利用して、ビットラインBLを選択することができる。例示的に、読み込み及び書き込み回路130はデータ入出力回路140からデータを受信し、受信されたデータをメモリセルアレイ110に記入する。読み込み及び書き込み回路130はメモリセルアレイ110からデータを読み込み、読み込まれたデータをデータ入出力回路140に伝送する。読み込み及び書き込み回路130はメモリセルアレイ110の第1貯蔵領域からデータを読み込み、読み込まれたデータをメモリセルアレイ110の第2貯蔵領域に記入する。例えば、読み込み及び書き込み回路130はコピーバックcopyback動作を行う。例示的に、読み込み及び書き込み回路130はページバッファ又は、ページレジスタ、列選択回路のようなよく知られている構成要素等を含む。他の例として、読み込み及び書き込み回路130は検知増幅器、書き込みドライバ、列選択回路のようなよく知られている構成要素等を含む。データ入出力回路140はデータラインDLを通じて読み込み及び書き込み回路130に接続される。データ入出力回路140は制御ロジック150の制御に応じて動作する。データ入出力回路140は外部とデータDATAをやりとりするように構成される。データ入出力回路140は外部から受信されるデータDATAをデータラインDLを通じて読み込み及び書き込み回路130に送信する。データ入出力回路140は読み込み及び書き込み回路からデータラインDLを通じて受信するデータDATAを外部に出力するように構成される。例示的に、データ入出力回路140はデータバッファのようなよく知られている構成要素を含む。制御ロジック150はアドレスデコーダ120、読み込み及び書き込み回路130、そしてデータ入出力回路140に接続される。制御ロジック150はフラッシュメモリ装置100の全般的な動作を制御する。制御ロジック150は外部から受信される制御信号CTRLに応じて動作する。図2は図1のメモリセルアレイ110を示すブロック図である。図2を参照すると、メモリセルアレイ110は複数のメモリブロックBLK1~BLKzを含む。各メモリブロックBLKは3次元構造又は、垂直構造を有する。例えば、各メモリブロックBLKは第1~第3方向に沿って延長される構造物を含む。例えば、各メモリブロックBLKは第2方向に沿って延長される複数のNANDストリングNSを含む。例えば、第1及び第3方向に沿って複数のNANDストリングNSが構成される。各NANDストリングNSはビットラインBL、ストリング選択ラインSSL、接地選択ラインGSL、ワードラインWL、そして共通ソースラインCSLに接続される。即ち、各メモリブロックは複数のビットラインBL、複数のストリング選択ラインSSL、複数の接地選択ラインGSL、複数のワードラインWL、そして共通ソースラインCSLに接続される。メモリブロックBLK1~BLKzは図3を参照してさらに詳しく説明する。図3は図2のメモリブロックBLK1~BLKzの中の1つであるBLKiの第1実施形態を示す斜視図である。図4は図3のメモリブロックBLKiのI-I′線による断面図である。図3及び図4を参照すると、メモリブロックBLKiは第1~第3方向に沿って延長される構造物を含む。先ず、基板111が構成される。例示的に、基板111は第1型不純物がドープされたシリコン物質を含む。例えば、基板111はp型不純物がドープされたシリコン物質を含む。例えば、基板111はp型ウェル例えば、ポケットpウェルを含む。基板111はp型ウェルを囲むn型ウェルをさらに含む。以下に、基板111はp型シリコンであるものと仮定して説明する。しかし、基板111はp型シリコンに限定されない。基板111上に、第1方向に沿って延長される複数のドープドープ領域311~314が構成される。例えば、複数のドープ領域311~314は基板111と異なる第2型を有する。例えば、複数のドープ領域311~314はn型を有する。以下に、第1から第4ドープ領域311~314はn型であるものと仮定する。しかし、第1から第4ドープ領域311~314はn型に限定されない。第1及び第2ドープ領域311、312間に対応する基板111上の領域には、第1方向に沿って延長される複数の絶縁物質層112が第2方向に沿って順に構成される。例えば、複数の絶縁物質層112及び基板111は第2方向に沿って予め設定された距離だけ離隔されて構成される。例えば、複数の絶縁物質層112はそれぞれ第2方向に沿って予め設定された距離だけ離隔されて構成される。絶縁物質層112はシリコン酸化物SiliconOxideのような絶縁物質を含む。第1及び第2ドープ領域311、312間に対応する基板111上の領域において、第1方向に沿って順に配置され、第2方向に沿って絶縁物質層112を貫通する複数のピラー113が構成される。例示的に、複数のピラー113はそれぞれ絶縁物質層112を貫通して基板111と接続される。例示的に、各ピラー113は複数の物質から構成される。例えば、各ピラー113の表面層114は第1型にドープされるシリコン物質を含む。例えば、各ピラー113の表面層114は基板111と同一型にドープされるシリコン物質を含む。以下に、各ピラー113の表面層114はp型シリコンを含むものと仮定する。しかし、各ピラー113の表面層114はp型シリコンに限定されない。各ピラー113の内部層115は絶縁物質から構成される。例えば、各ピラー113の内部層115はシリコン酸化物SiliconOxideのような絶縁物質を含む。第1及び第2ドープ領域311、312間の領域において、絶縁物質層112、ピラー113、そして基板111の露出された表面に沿って絶縁膜116が構成される。例示的に、絶縁膜116の厚さは絶縁物質層112間の距離の1/2より小さい。即ち、絶縁物質層112の中の第1絶縁物質の下面に構成される絶縁膜116、そして第1絶縁物質の下部の第2絶縁物質の上面に構成される絶縁膜116間に、絶縁物質層112及び絶縁膜116の他に異なる物質が配置される領域が構成される。第1及び第2ドープ領域311、312間の領域には、絶縁膜116の露出された表面上に第1導電物質層211~291が構成される。例えば、基板111に隣接する絶縁物質層112及び基板111間に第1方向に沿って延長される第1導電物質層211が構成される。さらに詳しくは、基板111に隣接する絶縁物質層112の下面の絶縁膜116及び基板111間に、第1方向に延長される第1導電物質層211が構成される。絶縁物質層112の中の特定絶縁物質層の上面の絶縁膜116及び特定絶縁物質層の上部に配置された絶縁物質層の下面の絶縁膜116間に、第1方向に沿って延長される第1導電物質層が構成される。例示的に、絶縁物質層112間に、第1方向に延長される複数の第1導電物質層221~281が構成される。また、絶縁物質層112上の領域に第1方向に沿って延長される第1導電物質層291が構成される。第1導電物質層211~291は金属からなる。第1導電物質層211~291はポリシリコン等のような導電物質から構成しても良い。第2及び第3ドープ領域312、313間の領域には、第1及び第2ドープ領域311、312上の構造物と同一の構造物が構成される。例示的に、第2及び第3ドープ領域312、313間の領域には、第1方向に延長される複数の絶縁物質層112、第1方向に沿って順に配置され、第3方向に沿って複数の絶縁物質層112を貫通する複数のピラー113、複数の絶縁物質層112及び複数のピラー113の露出された表面に構成される絶縁膜116、そして第1方向に沿って延長される複数の第1導電物質層212~292が構成される。第3及び第4ドープ領域313、314間の領域には、第1及び第2ドープ領域311、312上の構造物と同一の構造物が構成される。例示的に、第3及び第4ドープ領域312、313間の領域には、第1方向に延長される複数の絶縁物質層112、第1方向に沿って順に配置され、第3方向に沿って複数の絶縁物質層112を貫通する複数のピラー113、複数の絶縁物質層112及び複数のピラー113の露出された表面に構成される絶縁膜116、そして第1方向に沿って延長される複数の第1導電物質層213~293が構成される。複数のピラー113上にドレイン320がそれぞれ構成される。例示的に、ドレイン320は第2型にドープされるシリコンからなる。ドレイン320はn型にドープされるシリコンから構成しても良い。ドレイン320はn型シリコンを含むものと仮定する。しかし、ドレイン320はn型シリコンに限定されない。例示的に、各ドレイン320の幅は対応するピラー113の幅より大きい。例えば、各ドレイン320は対応するピラー113の上面にパッド形態に構成される。ドレイン320上に、第3方向に延長される第2導電物質層331~333が構成される。第2導電物質層331~333は第1方向に沿って順に配置される。第2導電物質層331~333はそれぞれ対応する領域のドレイン320と接続される。例示的に、ドレイン320及び第3方向に延長される第2導電物質層333はそれぞれコンタクトプラグcontactplugを通じて接続される。例示的に、第2導電物質層331~333は金属からなる。第2導電物質層331~333はポリシリコン等のような導電物質から構成しても良い。図3及び図4において、各ピラー113は絶縁膜116の隣接した領域及び複数の第1導電ライン211~291、212~292、213~293の中の隣接した領域とともにストリングを形成する。例えば、各ピラー113は絶縁膜116の隣接した領域及び第1導電ライン211~291、212~292、213~293の中の隣接した領域とともにNANDストリングNSを形成する。NANDストリングNSは複数のトランジスタの構造TSを含む。トランジスタの構造TSは図5を参照してさらに詳しく説明する。図5は図4のトランジスタの構造TSを示す断面図である。図3乃至図5を参照すると、絶縁膜116は第1から第3サブ絶縁膜117、118、119を含む。ピラー113のp型シリコン114はボディbodyとして動作する。ピラー113に隣接した第1サブ絶縁膜117はトンネリング絶縁膜として動作する。例えば、ピラー113に隣接した第1サブ絶縁膜117は熱酸化膜を含む。第2サブ絶縁膜118は電荷貯蔵膜として動作する。例えば、第2サブ絶縁膜118は電荷捕獲層として動作する。例えば、第2サブ絶縁膜118は窒化膜又は金属酸化膜例えば、アルミニウム酸化膜、ハフニウム酸化膜を含む。第1導電物質層233に隣接した第3サブ絶縁膜119はブロッキング絶縁膜として動作する。例示的に、第1方向に延長された第1導電物質層233と隣接する第3サブ絶縁膜119は単一層又は多層に形成される。第3サブ絶縁膜119は第1及び第2サブ絶縁膜117、118より高い誘電定数を持つ高誘電膜例えば、アルミニウム酸化膜、ハフニウム酸化膜からなる。第1導電物質層233はゲート又は、制御ゲートとして動作する。即ち、ゲート又は、制御ゲートとして動作する第1導電物質層233、ブロッキング絶縁膜として動作する第3サブ絶縁膜119、電荷貯蔵膜として動作する第2サブ絶縁膜118、トンネリング絶縁膜として動作する第1サブ絶縁膜117、そしてボディとして動作するp型シリコン114はトランジスタ又は、メモリセルトランジスタの構造を形成する。例示的に、第1から第3サブ絶縁膜117~119はONOoxide-nitride-oxideを構成する。以下に、前記ピラー113のp型シリコン114は第2方向のボディと称する。メモリブロックBLKiは複数のピラー113を含む。即ち、メモリブロックBLKiは複数のNANDストリングNSを含む。さらに詳しくは、メモリブロックBLKiは第2方向又は、基板と垂直方向に延長される複数のNANDストリングNSを含む。各NANDストリングNSは第2方向に沿って配置される複数のトランジスタの構造TSを含む。各NANDストリングNSの複数のトランジスタの構造TSの中の少なくとも1つはストリング選択トランジスタSSTとして動作する。各NANDストリングNSの複数のトランジスタの構造TSの中の少なくとも1つは接地選択トランジスタGSTとして動作する。ゲート又は、制御ゲートは第1方向に延長される第1導電物質層211~291、212~292、213~293に対応する。即ち、ゲート又は、制御ゲートは第1方向に延長されてワードライン、そして少なくとも2つの選択ライン例えば、少なくとも1つのストリング選択ラインSSL及び少なくとも1つの接地選択ラインGSLを形成する。第3方向に延長される第2導電物質層331~333はNANDストリングNSの一端に接続される。例示的に、第3方向に延長される第2導電物質層331~333はビットラインBLとして動作する。即ち、1つのメモリブロックBLKiにおいて、1つのビットラインBLに複数のNANDストリングが接続される。第1方向に延長される第2型ドープ領域311~314がNANDストリングの他端に構成される。第1方向に延長される第2型ドープ領域311~314は共通ソースラインCSLとして動作する。即ち、メモリブロックBLKiは基板111に垂直方向第2方向に延長される複数のNANDストリングを含み、1つのビットラインBLに複数のNANDストリングNSが接続されるNANDフラッシュメモリブロック例えば、電荷捕獲型として動作する。図3乃至図5において、第1導電ライン211~291、212~292、213~293は9個の層に構成されている。しかし、第1導電ライン211~291、212~292、213~293は9個の層に限定されない。例えば、第1導電ラインは8個の層、16個の層等に構成しても良い。即ち、1つのNANDストリングにおいて、トランジスタは8個、16個等、複数に構成される。図3乃至図5において、1つのビットラインBLに三つのNANDストリングNSが接続されている。しかし、1つのビットラインBLに接続されるNANDストリングNSの数はこれに限定されない。例示的に、メモリブロックBLKiにおいて、1つのビットラインBLにm個のNANDストリングNSが接続される。このとき、1つのビットラインBLに接続されるNANDストリングNSの数だけ、第1方向に延長される第1導電物質層211~291、212~292、213~293の数及び共通ソースラインCSLとして動作するドープ領域311~314の数も調整される。図3乃至図5において、第1方向に延長される1つの第1導電物質層に三つのNANDストリングNSが接続されている。しかし、1つの第1導電物質に三つのNANDストリングNSが接続されるものに限定されない。例えば、1つの第1導電物質に、n個のNANDストリングNSが接続される。このとき、1つの第1導電物質に接続されるNANDストリングNSの数だけ、ビットライン331~333の数も調整される。図6は図3乃至図5を参照して説明するメモリブロックBLKiの等価回路BLKi_1を示す回路図である。図3乃至図6を参照すると、第1ビットラインBL1及び共通ソースラインCSL間にNANDストリングNS11~NS31が構成される。第2ビットラインBL2及び共通ソースラインCSL間にNANDストリングNS12、NS22、NS32が構成される。第3ビットラインBL3及び共通ソースラインCSL間に、NANDストリングNS13、NS23、NS33が構成される。第1から第3ビットラインBL1~BL3は第3方向に延長される第2導電物質層331~333にそれぞれ対応する。各NANDストリングNSのストリング選択トランジスタSSTは対応するビットラインBLと接続される。各NANDストリングNSの接地選択トランジスタGSTは共通ソースラインCSLと接続される。各NANDストリングNSのストリング選択トランジスタSST及び接地選択トランジスタGST間にメモリセルMCが構成される。以下に、行及び列単位でNANDストリングNSを定義する。1つのビットラインに共通に接続されるNANDストリングNSは1つの列を形成する。例えば、第1ビットラインBL1に接続されるNANDストリングNS11~NS31は第1列に対応する。第2ビットラインBL2に接続されるNANDストリングNS12~NS32は第2列に対応する。第3ビットラインBL3に接続されるNANDストリングNS13~NS33は第3列に対応する。1つのストリング選択ラインSSLに接続されるNANDストリングNSは1つの行を形成する。例えば、第1ストリング選択ラインSSL1に接続されるNANDストリングNS11~NS13は第1行を形成する。第2ストリング選択ラインSSL2に接続されるNANDストリングNS21~NS23は第2行を形成する。第3ストリング選択ラインSSL3に接続されるNANDストリングNS31~NS33は第3行を形成する。続いて、各NANDストリングNSにおいて、高さが定義される。例示的に、各NANDストリングNSにおいて、接地選択トランジスタGSTに隣接するメモリセルMC1の高さは1である。各NANDストリングNSにおいて、ストリング選択トランジスタSSTに隣接するほどメモリセルの高さは増加する。各NANDストリングNSにおいて、ストリング選択トランジスタSSTに隣接するメモリセルMC7の高さは7である。同一の行のNANDストリングNSはストリング選択ラインSSLを共有する。異なる行のNANDストリングNSは異なるストリング選択ラインSSL1、SSL2、SSL3にそれぞれ接続される。同一の行のNANDストリングNSの同一の高さのメモリセルはワードラインWLを共有する。同一の高さを有するとともに異なる行に対応するNANDストリングNSのワードラインWLは共通に接続される。同一の行のNANDストリングNSは接地選択ラインGSLを共有する。異なる行のNANDストリングNSは接地選択ラインGSLを共有する。即ち、NANDストリングNS11~NS13、NS21~NS23、NS31~NS33は接地選択ラインGSLに共通に接続される。共通ソースラインCSLはNANDストリングNSに共通に接続される。例えば、基板111上の活性領域で、第1から第4ドープ領域311~314が互いに接続されCSLになる。図6に図示されているように、同一の高さのワードラインWLは共通に接続される。従って、特定の高さのワードラインWLが選択されるとき、それに接続される全てのNANDストリングNSが選択される。異なる行のNANDストリングNSは異なるストリング選択ラインSSLに接続されている。従って、ストリング選択ラインSSL1~SSL3を選択及び非選択することによって、同一のワードラインWLに接続されたNANDストリングNSの中の非選択行のNANDストリングNSが対応するビットラインから分離され、そして選択行のNANDストリングNSが対応するビットラインに接続される。即ち、ストリング選択ラインSSL1~SSL3を選択及び非選択することによって、NANDストリングNSの行が選択される。そして、ビットラインBL1~BL3を選択することによって、選択行のNANDストリングNSが列単位に選択される。例示的に、プログラム及び読み込み動作のときに、ストリング選択ラインSSL1~SSL2の中の1つが選択される。即ち、プログラム及び読み込み動作はNANDストリングNS11~NS13、NS21~NS23、NS31~NS33の行単位に行なわれる。例示的に、プログラム及び読み込み動作のときに、選択行の選択ワードラインに選択電圧が印加され、非選択ワードラインに非選択電圧が印加される。例えば、選択電圧はプログラム電圧Vpgm又は読み込み電圧Vrである。例えば、非選択電圧はパス電圧Vpass又は非選択読み込み電圧Vreadである。即ち、プログラム及び読み込み動作はNANDストリングNS11~NS13、NS21~NS23、NS31~NS33の選択行のワードライン単位に行なわれる。例示的に、プログラムの実行が行われるべきメモリセルに対応するビットラインに第1電圧が印加される。そして、プログラムの実行が禁止されるべきメモリセルに対応するビットラインに第2電圧が印加される。プログラムの実行が行われるべきメモリセルに対応するビットラインを選択ビットラインと称する。そして、プログラムの実行が禁止されるべきメモリセルに対応するビットラインを非選択ビットラインと称する。また、プログラム動作の際に、NANDストリングNS11~NS13、NS21~NS23、NS31~NS33の第1行が選択されるものと仮定する。そして、第2ビットラインBL2が選択されるものと仮定する。また、第1及び第3ビットラインBL1、BL3が非選択されるものと仮定する。図7及び図8は図6のメモリブロックのプログラム電圧条件の第1実施形態を示すテーブルである。例示的に、第1行のNANDストリングNS11~NS13の電圧条件が図7に図示されている。そして、第2行のNANDストリングNS21~NS23の電圧条件が図8に図示されている。第3行のNANDストリングNS31~NS33の電圧条件は第2行のNANDストリングNS21~NS23の電圧条件と同一である。従って、第3行のNANDストリングNS31~NS33の電圧条件の図示は省略する。図6及び図7を参照すると、選択ビットラインBL2に接地電圧Vssが印加される。そして、非選択ビットラインBL1、BL3に電源電圧Vccが印加される。選択行のストリング選択ラインSSL1にストリング選択ライン電圧VSSLが印加される。例えば、ストリング選択ライン電圧VSSLはNANDストリングNS11~NS13のストリング選択トランジスタSSTのしきい値電圧より高いレベルを有する。ワードラインWL1~WL7にプログラム電圧Vpgm及びパス電圧Vpassが印加される。例えば、選択ワードラインにパス電圧Vpassが印加された後に、プログラム電圧Vpgmが印加される。非選択ワードラインにパス電圧Vpassが印加される。例えば、プログラム電圧Vpgm及びパス電圧VpassはワードラインWL1~WL7に印加されるプログラム動作電圧である。接地選択ラインGSLに接地電圧Vssが印加される。接地選択ラインGSLに接地電圧Vssが印加されるので、NANDストリングNS11~NS13のメモリセルMC1~MC7は共通ソースラインCSLと電気的に分離される。ワードラインWL1~WL7にパス電圧Vpassが印加されるとき、NANDストリングNS11~NS13のメモリセルMC1~MC7にチャンネルが形成される。NANDストリングNS11~NS13のストリング選択トランジスタSSTがターンオンされているので、ビットラインBL1~BL3にセットアップされた電圧によってNANDストリングNS11~NS13のメモリセルMC1~MC7のチャンネルがセットアップされる。例えば、NANDストリングNS12のメモリセルMC1~MC7のチャンネルに接地電圧Vssが印加される。NANDストリングNS11、NS13のメモリセルMC1~MC7のチャンネルに電源電圧Vccがそれぞれ印加される。以下では、選択ビットライン例えば、BL2に接続された選択行のNANDストリング例えば、NS12のメモリセルMC1~MC7のチャンネルを選択チャンネルと称する。非選択ビットライン例えば、BL1、BL3に接続された選択行のNANDストリング例えば、NS11、NS13のメモリセルMC1~MC7のチャンネルを第1非選択チャンネルと称する。例示的に、プログラム動作の際に、ワードラインWL1~WL7にパス電圧Vpassが印加される。パス電圧Vpassは高電圧である。ワードラインWL1~WL7にパス電圧Vpassが印加されるとき、選択チャンネルの電圧は接地電圧に維持される。ワードラインWL1~WL7にパス電圧Vpassが印加されるとき、第1非選択チャンネルの電圧はパス電圧Vpassによるカップリングの影響によって上昇する。例えば、第1非選択チャンネル等の電圧は非選択ビットラインBL1、BL3から供給される電圧から上昇する。第1非選択チャンネルの電圧が特定レベル例えば、ストリング選択ライン電圧VSSL及びストリング選択トランジスタSSTのしきい値電圧の差に達すると、第1非選択チャンネルに対応するストリング選択トランジスタSSTはターンオフされる。即ち、第1非選択チャンネルはフローティングされる。その後に、パス電圧Vpassによるカップリングの影響によって、第1非選択チャンネルの電圧はさらに上昇する。ワードラインWL1~WL7にパス電圧Vpassが印加された後に、選択ワードラインにプログラム電圧Vpgmが印加される。プログラム電圧Vpgmは高電圧である。プログラム電圧Vpgmはパス電圧Vpassより高いレベルを有する。選択ワードラインにプログラム電圧Vpassが印加されるとき、選択チャンネルの電圧は接地電圧Vssを維持する。即ち、選択メモリセルの制御ゲートにプログラム電圧Vpgmが印加され、選択メモリセルのチャンネルに接地電圧Vssが印加される。プログラム電圧Vpgm及び接地電圧Vssの電圧の差によって、選択メモリセルからFowler-Nordheimトンネリングが発生する。F-Nトンネリングによって、選択メモリセルのプログラム動作が実行される。選択ワードラインにプログラム電圧Vpgmが印加されるとき、第1非選択チャンネルの電圧はプログラム電圧Vpgmによるカップリングの影響によって上昇する。例えば、第1非選択チャンネルの電圧は第1ブースト電圧Vboost1に上昇する。プログラム電圧Vpgm及び第1ブースト電圧Vboost1の差はF-Nトンネリングを誘発しない。即ち、選択行から、非選択ビットラインBL1、BL3に対応するメモリセルはプログラムが禁止される。図6乃至図8を参照すると、非選択行のNANDストリングNS21~NS23は選択行のNANDストリングNS11~NS13とビットラインBL1~BL3をそれぞれ共有する。従って、非選択行のNANDストリングNS21~NS23に印加されるビットライン電圧は選択行のNANDストリングNS11~NS13に印加されるビットライン電圧と同一である。非選択行のストリング選択ラインSSL2に接地電圧Vssが印加される。選択行のNANDストリングNS11~NS13及び非選択行のNANDストリングNS21~NS23はワードラインWL1~WL7を共有する。従って、非選択行のワードラインWL1~WL7の電圧は選択行のワードラインWL1~WL7の電圧と同一である。選択行のNANDストリングNS11~NS13及び非選択行のNANDストリングNS21~NS23は接地選択ラインGSLを共有する。従って、非選択行の接地選択ラインGSLの電圧は選択行の接地選択ラインGSLの電圧と同一である。非選択行のストリング選択ラインSSLに接地電圧Vssが印加されるので、非選択行のNANDストリングNS21~NS23はビットラインBL1~BL3と電気的に分離される。非選択行の接地選択ラインGSLに接地電圧Vssが印加されるので、非選択行のNANDストリングNS21~NS23は共通ソースラインCSLと電気的に分離される。即ち、非選択行のNANDストリングNS21~NS23のメモリセルMC1~MC7はフローティングされる。プログラム動作の際に、ワードラインWL1~WL7にパス電圧Vpassが印加される。ワードラインWL1~WL7にパス電圧Vpassが印加されるとき、非選択行のNANDストリングNS21~NS23にチャンネル以下では、第2非選択チャンネルと称するがそれぞれ形成される。非選択行のNANDストリングNS21~NS23のメモリセルMC1~MC7がフローティングされているので、第2非選択チャンネルもフローティング状態になる。従って、パス電圧Vpassによるカップリングの影響によって、第2非選択チャンネルの電圧は上昇する。パス電圧Vpassが印加された後に、選択ワードラインにプログラム電圧Vpgmが印加される。プログラム電圧Vpgmによるカップリングの影響によって、第2非選択チャンネルの電圧は上昇する。例えば、第2非選択チャンネルの電圧は第2ブースト電圧Vboost2に上昇する。プログラム電圧Vpgm及び第2ブースト電圧Vboost2の差はF-Nトンネリングを誘発しない。従って、非選択行のNANDストリングNS21~NS23からプログラムが禁止される。プログラム電圧Vpgm及びパス電圧Vpassは高電圧である。従って、プログラム電圧Vpgm及びパス電圧Vpassによるカップリングの影響によって生成される第2ブースト電圧Vboost2も高電圧になる。非選択行のNANDストリングNS21~NS23から、ストリング選択トランジスタSSTの両端に第2ブースト電圧Vboost2による電界が形成される。各NANDストリングのストリング選択トランジスタSSTの両端に形成される電界の大きさが増加するほど、NANDストリングのチャンネルからストリング選択トランジスタSSTを通じてビットラインに電流漏れが発生する確率が増加する。NANDストリングのチャンネルからストリング選択トランジスタSSTを通じてビットラインに電流漏れが発生すると、NANDストリングのチャンネル電圧が減少する。NANDストリングのチャンネル電圧が減少すると、プログラム禁止されたNANDストリングのメモリセルがソフトプログラムされる。即ち、各NANDストリングのストリング選択トランジスタSSTの両端に形成される電界の大きさが増加すると、プログラムの攪乱が発生する可能性が高まる。例示的に、第1ビットラインBL1に電源電圧Vccが印加される。第1ビットラインBL1に接続されるNANDストリングNS21のチャンネル電圧は第2ブースト電圧Vboost2である。従って、NANDストリングNS21のストリング選択トランジスタSSTの両端に、第2ブースト電圧Vboost2及び電源電圧Vccの差に対応する電界が形成される。同様に、NANDストリングNS23のストリング選択トランジスタSSTの両端に、第2ブースト電圧Vboost2及び電源電圧Vccの差に対応する電界が形成される。第2ビットラインBL2に接地電圧Vssが印加される。第2ビットラインBL2に接続されたNANDストリングNS22のチャンネル電圧は第2ブースト電圧Vboost2である。従って、NANDストリングNS22のストリング選択トランジスタSSTの両端に、第2ブースト電圧Vboost2及び接地電圧Vssの差に対応する電界が形成される。以下では、各NANDストリングのストリング選択トランジスタSSTの両端に形成される電界をストリング電界と称する。即ち、選択ビットライン例えば、BL2に接続される非選択行のNANDストリング例えば、NS22のストリング電界は非選択ビットライン例えば、BL1又はBL3に接続される非選択行のNANDストリング例えば、NS21又はNS23のストリング電界より大きい。従って、選択ビットラインBL2に接続される非選択行のNANDストリングNS22からプログラムの攪乱が発生する確率が非選択ビットラインBL1又はBL3に接続される非選択行のNANDストリングNS21又はNS23からプログラムの攪乱が発生する確率より大きい。このような問題を防止するために、本発明の実施形態による不揮発性メモリ装置は、選択ビットラインに第1正電圧を印加し、非選択ビットラインに第2正電圧を印加するように構成される。図9は図1の不揮発性メモリ装置100のプログラム方法を示す順序図である。図1及び図9を参照すると、S110段階で、選択ビットラインに第1正電圧が印加される。例えば、選択ビットラインに第1ビットライン電圧VBL1が印加される。第1ビットライン電圧VBL1は電源電圧Vccより低いレベルを有する。例えば、読み込み及び書き込み回路130は選択ビットラインに第1ビットライン電圧VBL1をセットアップする。S120段階で、非選択ビットラインに第2正電圧が印加される。例えば、非選択ビットラインに第2ビットライン電圧VBL2が印加される。第2ビットライン電圧VBL2は電源電圧Vccである。例えば、読み込み及び書き込み回路130は非選択ビットラインに第2ビットライン電圧VBL2をセットアップする。S130段階で、ワードラインにプログラム動作電圧が印加される。例えば、選択ワードラインにプログラム電圧Vpgmが印加され、非選択ワードラインにパス電圧Vpassが印加される。アドレスデコーダ120はワードラインにプログラム動作電圧を供給する。図10は図9のプログラム方法による電圧変化を示すタイミング図である。図9及び図10を参照すると、第1時間t1から第2時間t2でビットラインのセットアップが行なわれる。ビットラインのセットアップはS110段階及びS120段階と同様に行なわれる。例えば、ビットラインBLの中の選択ビットラインに第1ビットライン電圧VBL1が印加され、非選択ビットラインに第2ビットライン電圧VBL2が印加される。例示的に、第1ビットライン電圧VBL1は電源電圧Vccより低いレベルを有する。例えば、第1ビットライン電圧VBL1は0.1Vから0.5Vの範囲内のレベルを有する。例えば、第1ビットライン電圧VBL1は0.3Vである。例えば、第2ビットライン電圧VBL2は電源電圧Vccである。第2時間t2から第3時間t3で、チャンネルのブーストが行なわれる。選択行のNANDストリングに対応するストリング選択ラインSSLにストリング選択ライン電圧VSSLが印加される。ストリング選択ライン電圧VSSLはストリング選択トランジスタSSTのしきい値電圧より高いレベルを有する。例えば、ストリング選択ライン電圧VSSLは電源電圧Vccである。即ち、選択行のNANDストリングはビットラインBLと電気的に接続される。非選択行のNANDストリングに対応するストリング選択ラインSSLに接地電圧Vssが印加される。即ち、非選択行のNANDストリングはビットラインBLと電気的に分離される。選択ワードライン及び非選択ワードラインにパス電圧Vpassが印加される。即ち、NANDストリングのメモリセルにチャンネルがそれぞれ形成される。第3時間t3でプログラムが実行される。例えば、選択ワードラインにプログラム電圧Vpgmが印加される。ビットラインのセットアップ区間、チャンネルのブースト区間、そしてプログラム区間から、接地選択ラインGSLに接地電圧Vssが印加される。即ち、NANDストリングは共通ソースラインCSLと電気的に分離される。図10から、ストリング選択ライン電圧VSSL及びパス電圧Vpassは第2時間に印加されるものと説明した。しかし、ストリング選択ライン電圧VSSL及びパス電圧Vpassは第2時間に印加されるものに限定されない。例えば、選択行のNANDストリングに対応するストリング選択ラインSSLにストリング選択ライン電圧VSSLが印加された後、選択ワードライン及び非選択ワードラインにパス電圧Vpassが印加されても良い。図11及び図12は図10の電圧変化に基づくプログラム電圧条件をそれぞれ示すテーブルである。図7を参照して説明したように、選択行のNANDストリングNS11~NS13の電圧条件が図11に図示されている。そして、図8を参照して説明したように、非選択行のNANDストリングNS21~NS23の電圧条件が図12に図示されている。図10及び図11を参照すると、選択ビットラインBL2に第1ビットライン電圧VBL1が印加され、非選択ビットラインBL1、BL3に第2ビットライン電圧VBL2がそれぞれ印加される。第1ストリング選択ラインSSL1にストリング選択ライン電圧VSSLが印加される。ワードラインWLにパス電圧Vpass及びプログラム電圧Vpgmが印加される。接地選択ラインGSLに接地電圧Vssが印加される。図7を参照して説明したように、非選択ビットラインBL1、BL3に対応するNANDストリングNS11、NS13のチャンネルは第1ブースト電圧Vboost1にブーストされる。従って、非選択ビットラインBL1、BL3に対応するNANDストリングNS11、NS13はプログラムが禁止される。選択ビットラインBL2に対応するNANDストリングNS12のチャンネル電圧は第1ビットライン電圧VBL1である。第1ビットライン電圧VBL1は電源電圧Vccより低いレベルを有する。従って、プログラム電圧Vpgm及び第1ビットライン電圧VBL1間の電圧の差によって、選択ビットラインBL2に対応するNANDストリングNS12からプログラムが実行される。図10乃至図12を参照すると、選択ビットラインBL2に第1ビットライン電圧VBL1が印加され、非選択ビットラインBL1、BL3に第2ビットライン電圧VBL2がそれぞれ印加される。第2ストリング選択ラインSSL2に接地電圧Vssが印加される。ワードラインWLにパス電圧Vpass及びプログラム電圧Vpgmが印加される。接地選択ラインGSLに接地電圧Vssが印加される。図8を参照して説明したように、非選択行のNANDストリングNS21~NS23のチャンネル電圧は第2ブースト電圧Vboost2に上昇する。選択ビットラインBL2に第1ビットライン電圧VBL1が印加される。従って、選択ビットラインBL2に接続される非選択行のNANDストリングNS22のストリング電界は第2ブースト電圧Vboost2及び第1ビットライン電圧VBL1の差に基づいて形成される。図7及び図8を参照して説明した電圧条件と比較すると、選択ビットラインBL2に接続される非選択行のNANDストリングNS22のストリング電界が減少する。従って、プログラムの攪乱が防止され、不揮発性メモリ装置100の信頼性が向上する。図13は図1の不揮発性メモリ装置100のプログラム方法の第2実施形態を示す順序図である。図1及び図13を参照すると、S210段階で、ビットラインがセットアップされる。例えば、図9乃至図12を参照して説明したように、選択ビットラインに第1正電圧、即ち、第1ビットライン電圧VBL1が印加される。非選択ビットラインに第2正電圧、即ち、第2ビットライン電圧VBL2が印加される。S220段階で、チャンネルがセットアップされる。例えば、プログラムされるべきNANDストリングのチャンネル及びプログラムの実行が禁止されるべきNANDストリングのチャンネルは接地電圧Vssより高い正電圧にセットアップされる。S230段階で、ワードラインにプログラム動作電圧が印加される。例えば、選択ワードラインにプログラム電圧Vpgmが印加され、非選択ワードラインにパス電圧Vpassが印加される。図14は図13のプログラム方法による電圧変化を示すタイミング図である。図13及び図14を参照すると、第1時間t1から第2時間t2でビットラインのセットアップが行なわれる。ビットラインのセットアップはS210段階から説明したように行なわれる。例えば、ビットラインBLの中の選択ビットラインに第3ビットライン電圧VBL3が印加され、非選択ビットラインに第2ビットライン電圧VBL2が印加される。例示的に、第3ビットライン電圧VBL3は電源電圧Vccより低いレベルを有する。例えば、第2ビットライン電圧VBL2は電源電圧Vccである。第2時間t2から第3時間t3で、チャンネルのセットアップが行なわれる。例えば、選択されたストリング選択ラインSSL、即ち、選択行のNANDストリングに接続されたストリング選択ラインSSLに第1ストリング選択ライン電圧VSSL1が印加される。非選択されたストリング選択ラインSSL、即ち、非選択行のNANDストリングに接続されたストリング選択ラインSSLに第2ストリング選択ライン電圧VSSL2が印加される。第1ストリング選択ライン電圧VSSL1及び第2ストリング選択ライン電圧VSSL2は正電圧である。第2ストリング選択ライン電圧VSSL2は第1ストリング選択ライン電圧VSSL1より低いレベルを有する。例えば、第1ストリング選択ライン電圧VSSL1は電源電圧Vccである。例えば、第2ストリング選択ライン電圧VSSL2はストリング選択トランジスタSSTをターンオンする電圧である。このとき、選択行のNANDストリングの中の選択ビットラインに接続されたNANDストリングのチャンネルは第3ビットライン電圧VBL3及び第1ストリング選択ライン電圧VSSL1によってセットアップされる。選択行のNANDストリングの中の非選択ビットラインに接続されたNANDストリングのチャンネルは第2ビットライン電圧VBL2及び第1ストリング選択ライン電圧VSSL1によってセットアップされる。非選択行のNANDストリングの中の選択ビットラインに接続されたNANDストリングのチャンネルは第3ビットライン電圧VBL3及び第2ストリング選択ライン電圧VSSL2によってセットアップされる。非選択行のNANDストリングの中の非選択ビットラインに接続されたNANDストリングのチャンネルは第2ビットライン電圧VBL2及び第2ストリング選択ライン電圧VSSL2によってセットアップされる。第3時間t3から第4時間t4で、チャンネルのブーストが行なわれる。例えば、選択及び非選択ワードラインWLにパス電圧Vpassが印加される。NANDストリングのチャンネルが第2及び第3ビットライン電圧VBL2、VBL3、そして第1及び第2ストリング選択ライン電圧VSSL1、VSSL2によって正電圧にセットアップされる。従って、ワードラインWLにパス電圧Vpassが印加されるとき、プログラムの実行が禁止されるべきNANDストリングのチャンネル電圧は正電圧からブーストされる。第4時間t4でプログラムが実行される。例えば、選択ワードラインにプログラム電圧Vpgmが印加される。ビットラインのセットアップ区間、チャンネルのセットアップ区間、チャンネルのブースト区間、そしてプログラム区間で、接地選択ラインGSLに接地電圧Vssが印加される。即ち、NANDストリングは共通ソースラインCSLと電気的に分離される。図15及び図16は図14の電圧変化に基づくプログラム電圧条件を示すテーブルである。図11を参照して説明したように、選択行のNANDストリングNS11~NS13の電圧条件が図15に図示されている。そして、図12を参照して説明したように、非選択行のNANDストリングNS21~NS23の電圧条件が図16に図示されている。図14及び図15を参照すると、選択ビットラインBL2に第3ビットライン電圧VBL3が印加され、非選択ビットラインBL1、BL3に第2ビットライン電圧VBL2がそれぞれ印加される。第1ストリング選択ラインSSL1に第1ストリング選択ライン電圧VSSL1が印加される。第2ストリング選択ラインSSL2に第2ストリング選択ライン電圧VSSL2が印加される。ワードラインWLにパス電圧Vpass及びプログラム電圧Vpgmが印加される。接地選択ラインGSLに接地電圧Vssが印加される。図10を参照して説明したように、非選択ビットラインBL1、BL3に対応するNANDストリングNS11、NS13のチャンネルは第1ブースト電圧Vboost1にブーストされる。例えば、NANDストリングNS11、NS13のチャンネルの電圧は第2ビットライン電圧VBL2及び第1ストリング選択ライン電圧VSSL1によってセットアップされるレベルでブーストされる。従って、非選択ビットラインBL1、BL3に対応するNANDストリングNS11、NS13はプログラムが禁止される。選択ビットラインBL2に対応するNANDストリングNS12のチャンネル電圧は第3ビットライン電圧VBL3である。第3ビットライン電圧VBL3は電源電圧Vccより低いレベルを有する。また、第3ビットライン電圧VBL3のレベルは第3ビットライン電圧VBL3及び第1ストリング選択ライン電圧VSSL1によってブーストされないように設定される。従って、プログラム電圧Vpgm及び第3ビットライン電圧VBL3間の電圧の差によって、選択ビットラインBL2に対応するNANDストリングNS12からプログラムが実行される。図14乃至図16を参照すると、選択ビットラインBL2に第3ビットライン電圧VBL3が印加され、非選択ビットラインBL1、BL3に第2ビットライン電圧VBL2がそれぞれ印加される。第2ストリング選択ラインSSL2に第2ストリング選択ライン電圧VSSL2が印加される。ワードラインWLにパス電圧Vpass及びプログラム電圧Vpgmが印加される。接地選択ラインGSLに接地電圧Vssが印加される。非選択行のNANDストリングNS21~NS23のチャンネル電圧は第3ブースト電圧Vboost3に上昇する。例えば、NANDストリングNS21、NS23のチャンネル電圧は第2ビットライン電圧VBL2及び第2ストリング選択ライン電圧VSSL2によってセットアップされるレベルでブーストされる。NANDストリングNS22のチャンネル電圧は第3ビットライン電圧VBL3及び第2ストリング選択ライン電圧VSSL2によってセットアップされるレベルでブーストされる。例えば、第3ビットライン電圧VBL3のレベルは第3ビットライン電圧VBL3及び第2ストリング選択ライン電圧VSSL2によってブーストされないように設定される。例示的に、第3ビットライン電圧VBL3は第2ストリング選択ライン電圧VSSL2と同一のレベルを有する。選択ビットラインBL2に第3ビットライン電圧VBL3が印加される。従って、選択ビットラインBL2に接続される非選択行のNANDストリングNS22のストリング電界は第3ブースト電圧Vboost3及び第3ビットライン電圧VBL3の差に基づいて形成される。図7及び図8を参照して説明した電圧条件と比較すると、選択ビットラインBL2に接続される非選択行のNANDストリングNS22のストリング電界が減少する。従って、プログラムの攪乱が防止され、不揮発性メモリ装置100の信頼性が向上される。また、選択ビットラインBL2に接続される非選択行のNANDストリングNS22のチャンネル電圧は第3ビットライン電圧VBL3及び第2ストリング選択ライン電圧VSSL2によってセットアップされるレベルでブーストされる。従って、NANDストリングNS22のブーストが安定的に実行され、NANDストリングNS22に接続されたメモリセルのプログラムの攪乱が防止される。図17は図13のプログラム方法による電圧変化の第2実施形態を示すタイミング図である。図13及び図17を参照すると、第1時間t1から第2時間t2でビットラインのセットアップが行なわれる。例えば、ビットラインBLの中の選択ビットラインに第4ビットライン電圧VBL4が印加され、非選択ビットラインに第2ビットライン電圧VBL2が印加される。例示的に、第4ビットライン電圧VBL4は電源電圧Vccである。例えば、第2ビットライン電圧VBL2は電源電圧Vccである。第2時間t2から第3時間t3で、チャンネルのセットアップが行なわれる。例えば、選択されたストリング選択ラインSSL、即ち、選択行のNANDストリングに接続されるストリング選択ラインSSLに第1ストリング選択ライン電圧VSSL1が印加される。非選択されたストリング選択ラインSSL、即ち、非選択行のNANDストリングに接続されるストリング選択ラインSSLに第3ストリング選択ライン電圧VSSL3が印加される。例示的に、第1ストリング選択ライン電圧VSSL1及び第3ストリング選択ライン電圧VSSL3は正電圧である。例えば、第3ストリング選択ライン電圧VSSL3は第1ストリング選択ライン電圧VSSL1と同一のレベルを有する。例えば、第1ストリング選択ライン電圧VSSL1は電源電圧Vccである。第3ストリング選択ライン電圧VSSL3は電源電圧Vccである。このとき、選択行のNANDストリングの中の選択ビットラインに接続されるNANDストリングのチャンネルは第3ビットライン電圧VBL3及び第1ストリング選択ライン電圧VSSL1によってセットアップされる。選択行のNANDストリングの中の非選択ビットラインに接続されるNANDストリングのチャンネルは第2ビットライン電圧VBL2及び第1ストリング選択ライン電圧VSSL1によってセットアップされる。非選択行のNANDストリングの中の選択ビットラインに接続されるNANDストリングのチャンネルは第3ビットライン電圧VBL3及び第3ストリング選択ライン電圧VSSL3によってセットアップされる。非選択行のNANDストリングの中の非選択ビットラインに接続されるNANDストリングのチャンネルは第2ビットライン電圧VBL2及び第3ストリング選択ライン電圧VSSL3によってセットアップされる。第3時間t3から第4時間t4で、非選択されたストリング選択ラインの電圧が接地電圧Vssに放電される。選択されたビットラインの電圧が第4ビットライン電圧VBL4から第5ビットライン電圧VBL5に落ちる。第4時間t4から第5時間t5で、チャンネルのブーストが行なわれる。例えば、選択及び非選択ワードラインWLにパス電圧Vpassが印加される。NANDストリングのチャンネルが第2及び第3ビットライン電圧VBL2、VBL3、そして第1及び第3ストリング選択ライン電圧VSSL1、VSSL3によって正電圧にセットアップされる。従って、ワードラインWLにパス電圧Vpassが印加されるとき、プログラムの実行が禁止されるべきNANDストリングのチャンネル電圧は正電圧からブーストされる。第5時間t5でプログラムが実行される。例えば、選択ワードラインにプログラム電圧Vpgmが印加される。ビットラインのセットアップ区間、チャンネルのセットアップ区間、チャンネルのブースト区間、そしてプログラム区間で、接地選択ラインGSLに接地電圧Vssが印加される。即ち、NANDストリングは共通ソースラインCSLと電気的に分離される。図18及び図19は図17の電圧変化に基づくプログラム電圧条件を示すテーブルである。例示的に、図11を参照して説明したように、選択行のNANDストリングNS11~NS13の電圧条件が図18に図示されている。そして、図12を参照して説明したように、非選択行のNANDストリングNS21~NS23の電圧条件が図19に図示されている。図17及び図19を参照すると、選択ビットラインBL2に第4ビットライン電圧VBL4が印加された後に、第5ビットライン電圧VBL5が印加され、非選択ビットラインBL1、BL3に第2ビットライン電圧VBL2が印加される。第1ストリング選択ラインSSL1に第1ストリング選択ライン電圧VSSL1が印加される。第2ストリング選択ラインSSL2に第3ストリング選択ライン電圧VSSL3が印加された後に、接地電圧Vssが印加される。ワードラインWLにパス電圧Vpass及びプログラム電圧Vpgmが印加される。接地選択ラインGSLに接地電圧Vssが印加される。図15を参照して説明したように、非選択ビットラインBL1、BL3に対応するNANDストリングNS11、NS13のチャンネルは第1ブースト電圧Vboost1にブーストされる。例えば、NANDストリングNS11、NS13のチャンネルの電圧は第2ビットライン電圧VBL2及び第1ストリング選択ライン電圧VSSL1によってセットアップされるレベルでブーストされる。従って、非選択ビットラインBL1、BL3に対応するNANDストリングNS11、NS13はプログラムが禁止される。選択ビットラインBL2に対応するNANDストリングNS12のチャンネル電圧は第5ビットライン電圧VBL5である。第5ビットライン電圧VBL5は電源電圧Vccより低いレベルを有する。また、第5ビットライン電圧VBL5のレベルは第5ビットライン電圧VBL5及び第1ストリング選択ライン電圧VSSL1によってブーストされないように設定される。従って、プログラム電圧Vpgm及び第5ビットライン電圧VBL5間の電圧の差によって、選択ビットラインBL2に対応するNANDストリングNS12からプログラムが実行される。図17乃至図19を参照すると、選択ビットラインBL2に第4ビットライン電圧VBL4が印加された後に、第5ビットライン電圧VBL5が印加され、非選択ビットラインBL1、BL3に第2ビットライン電圧VBL2が印加される。第2ストリング選択ラインSSL2に第3ストリング選択ライン電圧VSSL3が印加された後に、接地電圧Vssが印加される。ワードラインWLにパス電圧Vpass及びプログラム電圧Vpgmが印加される。接地選択ラインGSLに接地電圧Vssが印加される。非選択行のNANDストリングNS21~NS23のチャンネル電圧は第4ブースト電圧Vboost4に上昇する。例えば、NANDストリングNS21、NS23のチャンネル電圧は第2ビットライン電圧VBL2及び第3ストリング選択ライン電圧VSSL3によってセットアップされるレベルでブーストされる。NANDストリングNS22のチャンネル電圧は第4ビットライン電圧VBL4及び第3ストリング選択ライン電圧VSSL3によってセットアップされるレベルでブーストされる。パス電圧Vpass及びプログラム電圧Vpgmが印加されるとき、選択ビットラインBL2に第5ビットライン電圧VBL5が印加される。従って、選択ビットラインBL2に接続される非選択行のNANDストリングNS22のストリング電界は第4ブースト電圧Vboost4及び第5ビットライン電圧VBL5の差に基づいて形成される。図7及び図8を参照して説明した電圧条件と比較すると、選択ビットラインBL2に接続される非選択行のNANDストリングNS22のストリング電界が減少する。従って、プログラムの攪乱が防止され、不揮発性メモリ装置100の信頼性が向上する。非選択されるストリング選択ラインSSL2に接地電圧Vssが印加される。従って、選択ビットラインBL2及び非選択行のNANDストリングNS22間の電流漏れが減少する。選択ビットラインBL2に接続される非選択行のNANDストリングNS22のチャンネル電圧は第4ビットライン電圧VBL4及び第3ストリング選択ライン電圧VSSL3によってセットアップされるレベルでブーストされる。従って、NANDストリングNS22のブーストが安定的に実行され、NANDストリングNS22に接続されるメモリセルのプログラムの攪乱が防止される。図20は図1の読み込み及び書き込み回路130を示すブロック図である。図20を参照すると、読み込み及び書き込み回路130は複数のページバッファ131~13mを含む。ページバッファ131~13mはビットラインBL1~BLm及びデータラインDL1~DLm間にそれぞれ接続される。書き込み動作のときに、各ページバッファは対応するデータラインから書き込みデータを受信するように構成される。各ページバッファは受信された書き込みデータを貯蔵する。貯蔵された書き込みデータに基づいて、各ページバッファは対応するビットラインをセットアップする。例えば、受信された書き込みデータがプログラムデータであるとき、各ページバッファは対応するビットラインを第1ビットライン電圧VBL1にセットアップする。例えば、受信された書き込みデータがプログラム禁止データであるとき、各ページバッファは対応するビットラインを第2ビットライン電圧VBL2にセットアップする。図21は図20のページバッファの第1実施形態を示す回路図である。図21を参照すると、ページバッファ400はラッチ410、選択回路420、ロード回路430、検知回路440、Yゲート回路450、そしてバイアス回路460を含む。ラッチ410はビットライン選択回路420、検知回路440、Yゲート回路450、そしてバイアス回路460に接続される。例示的に、ラッチ410の第1ノードN1は選択回路420、Yゲート回路450、そしてバイアス回路460に接続される。ラッチ410の第2ノードN2は検知回路440及びバイアス回路460に接続される。書き込み動作のときに、ラッチ410は書き込みデータを貯蔵するように構成される。読み込み動作のときに、ラッチ410は読み込まれたデータを貯蔵するように構成される。選択回路420はビットラインBL、ラッチ410、ロード回路430、検知回路440、Yゲート回路450、そしてバイアス回路460に接続される。例えば、書き込み動作のときに、選択回路420は選択信号BLSLTに応じてラッチ410及びビットラインBLを電気的に接続するように構成される。例えば、選択回路420はスイッチを含む。例えば、選択回路420はトランジスタを含む。選択回路420は選択信号BLSLTに応じて動作する。ロード回路430はビットラインBL、選択回路420、そして検知回路440に接続される。例えば、読み込み動作のときに、ロード回路430は検知ノードSOを電源電圧Vccで充電するように構成される。例えば、ロード回路430はスイッチを含む。例えば、ロード回路430はトランジスタを含む。ロード回路430はフリーチャージ信号PREに応じて電源電圧VccをビットラインBLに供給するように構成される。検知回路440はビットラインBL、ラッチ410、選択回路420、ロード回路430、そしてバイアス回路460に接続される。読み込み動作のときに、検知回路440はラッチ信号LATに応じて検知ノードSOの電圧レベルをラッチ410に伝送するように構成される。読み込み動作のときにラッチ信号LATが活性化される。このとき、検知ノードSOの電圧レベルに応じて第1トランジスタT1が動作する。即ち、検知ノードSOの電圧レベルがハイであるとき、検知回路440は接地電圧Vssをラッチ410に印加する。検知ノードSOの電圧レベルがローであるとき、検知回路440は接地電圧Vssをラッチ410に印加しない。即ち、読み込み動作のときに、検知ノードSOの電圧レベルに応じてラッチ410の状態が変化する。例えば、検知回路440は少なくとも2つのスイッチを含む。例えば、検知回路440は第1及び第2トランジスタT1、T2を含む。第1トランジスタT1はビットラインBL、ラッチ410、選択回路420、ロード回路430、そしてバイアス回路460に接続される。第2トランジスタT2はラッチ信号T2に応じて第1トランジスタT1に接地電圧Vssを印加するように構成される。Yゲート回路450はラッチ410、選択回路420、そしてバイアス回路460に接続される。例えば、読み込み及び書き込み動作のときに、Yゲート回路450はデータラインDL及びラッチ410を接続するように構成される。例えば、読み込み動作のときに、Yゲート回路450はラッチ410に貯蔵された読み込みデータをデータラインDLに伝送するように構成される。例えば、書き込み動作のときに、Yゲート回路450はデータラインDLを通じて受信されるデータをラッチ410に伝送するように構成される。例えば、Yゲート回路450はスイッチを含む。例えば、Yゲート回路450はトランジスタを含む。例えば、Yゲート回路450は列アドレスYAに応じて動作するように構成される。バイアス回路460はラッチ410、選択回路420、ロード回路430、検知回路440、そしてYゲート回路450に接続される。例えば、プログラム動作の際に、バイアス回路460はラッチ410に貯蔵された書き込みデータによってビットラインBLを選択するように構成される。例えば、バイアス回路410は第1ビットライン電圧VBL1をビットラインBLに印加するように構成される。例えば、ラッチ410に貯蔵された書き込みデータがプログラムデータであるとき、バイアス回路460はビットラインBLに第1ビットライン電圧VBL1を印加するように構成される。例えば、バイアス回路460は少なくとも三つのスイッチを含む。例えば、バイアス回路460は第3から第5トランジスタT3~T5を含む。第3トランジスタT3はラッチ410の第2ノードN2の電圧レベルに応じて、基準電圧Vrefを第4トランジスタT4に印加するように構成される。第4トランジスタT4は第3トランジスタT3から印加される電圧に応じて、電源電圧Vccを第5トランジスタT5に印加するように構成される。第5トランジスタT5はプログラム信号PGM_Sに応じて第4トランジスタT4の出力をラッチ410の第1ノードN1に伝送するように構成される。プログラム動作の際に、アドレスADDR及び書き込みデータが受信される。アドレスADDRの中の列アドレスに応じて、Yゲート回路450がターンオンされる。Yゲート回路450がターンオンされると、書き込みデータがラッチ410に伝送される。その後に、選択信号BLSLTが活性化される。選択信号BLLSTが活性化されると、選択回路420はラッチ410の第1ノードN1及びビットラインBLを電気的に接続する。書き込みデータがプログラムデータであるとき、ラッチ410の第1ノードN1の電圧はローレベルである。そして、ラッチ410の第2ノードN2の電圧はハイレベルである。ラッチ410の第2ノードN2の電圧がハイレベルであれば、第3トランジスタT3がターンオンされる。従って、基準電圧Vrefが第4トランジスタT4のゲートに印加される。第4トランジスタT4は電源電圧Vccノード及び第5トランジスタT5間に接続される。第3トランジスタT3から受信される基準電圧Vrefに応じて、第4トランジスタT4は電源電圧Vccを第5トランジスタT5に印加する。例示的に、第4トランジスタT4を通じて第5トランジスタT5に印加される電圧のレベルは第4トランジスタT4のゲート電圧、即ち、基準電圧Vrefより低い。例示的に、第4トランジスタT4を通じて第5トランジスタT5に印加される電圧のレベルが第1ビットライン電圧VBL1になるように、基準電圧Vrefのレベルが設定される。即ち、第3トランジスタT3を通じて印加される基準電圧Vrefに応じて、第4トランジスタT4は電源電圧Vccのレベルを第1ビットライン電圧VBL1のレベルに調節して第5トランジスタT5に印加する。書き込み動作のときに、プログラム信号PGM_Sが活性化される。従って、書き込み動作のときに、バイアス回路460の出力がビットラインBLに供給される。即ち、書き込みデータがプログラムデータであるとき、ビットラインBLは第1ビットライン電圧VBL1にセットアップされる。書き込みデータがプログラム禁止データであるとき、ラッチ410の第1ノードN1の電圧はハイレベルである。そして、ラッチ410の第2ノードN2の電圧はローレベルである。ラッチ410の第2ノードN2の電圧がローレベルであれば、バイアス回路460の第3トランジスタT3はターンオフされる。従って、第4トランジスタT4もターンオフされ、バイアス回路460及びビットラインBLは電気的に分離される。ラッチ410の第1ノードN1の電圧がハイレベルであるので、ビットラインBLはハイレベルにセットアップされる。例えば、ビットラインBLは第2ビットライン電圧VBL2にセットアップされる。上述したように、本発明の実施形態によるページバッファ400はプログラムデータに対応するビットラインを第1ビットライン電圧VBL1で駆動し、そしてプログラム禁止データに対応するビットラインを第2ビットライン電圧VBL2で駆動するように構成される。従って、不揮発性メモリ装置100の信頼性が向上する。図22は図20のページバッファの第2実施形態400′を示す回路図である。図22を参照すると、ページバッファ400′はラッチ410、選択回路420、ロード回路430、検知回路440、Yゲート回路450、そしてバイアス回路470を含む。ラッチ410、選択回路420、ロード回路430、検知回路440、そしてYゲート回路450は図21を参照して説明したものと同様に構成される。従って、ラッチ410、選択回路420、ロード回路430、検知回路440、そしてYゲート回路450の詳細な説明は省略する。第4トランジスタT4が欠けていることを除けば、バイアス回路470は図21を参照して説明したバイアス回路450と同一に構成される。第3トランジスタT3はラッチ410の第2ノードN2の電圧レベルに応じて、基準電圧Vrefを印加するように構成される。基準電圧Vrefは第5トランジスタT5に印加される。第5トランジスタT5はプログラム信号PGM_Sに応じてターンオンされる。即ち、第5トランジスタT5はプログラム信号PGM_Sに応じて第3トランジスタT3の出力をビットラインBLに伝送するように構成される。例示的に、書き込みデータがプログラムデータであるとき、第3トランジスタT3はターンオンされる。即ち、書き込みデータがプログラムデータであるとき、ビットラインBLは基準電圧Vrefにセットアップされる。例示的に、基準電圧Vrefのレベルは第1ビットライン電圧VBL1のレベルに設定される。図23は図20のページバッファの第3実施形態500を示す回路図である。図23を参照すると、ページバッファ500は第1ラッチ510、第1選択回路520、ロード回路530、検知回路540、Yゲート回路550、バイアス回路560、第2ラッチ610、データ伝送回路620、そしてダンプ回路630を含む。第1ラッチ510、第1選択回路520、ロード回路530、検知回路540、Yゲート回路550、そしてバイアス回路560は図21を参照して説明したラッチ410、選択回路420、ロード回路430、検知回路440、Yゲート回路450、そしてバイアス回路460と同様に構成される。従って、第1ラッチ510、第1選択回路520、ロード回路530、検知回路540、Yゲート回路550、そしてバイアス回路560の詳細な説明は省略する。第2ラッチ610はデータ伝送回路620及びダンプ回路630に接続される。第2ラッチ610は書き込みデータ又は読み込みデータを貯蔵するように構成される。データ伝送回路620は第2ラッチ610、Yゲート回路550、そして第2選択回路640に接続される。データ伝送回路620はYゲート回路550を通じて受信されるデータをラッチ610に伝送するように構成される。例示的に、データ伝送回路620は少なくとも2つのスイッチを含む。例えば、データ伝送回路620は第6及び第7トランジスタT6、T7を含む。第6トランジスタT6はデータ信号DIに応じて動作する。第7トランジスタT7はデータ反転信号nDIに応じて動作する。第6及び第7トランジスタT6、T7は第2ラッチ610の両端及びYゲート回路550間にそれぞれ接続される。ダンプ回路630は第2ラッチ610、第1選択回路520、ロード回路530、そして検知回路540に接続される。ダンプ回路630は第2ラッチ610に貯蔵されたデータを第1ラッチ510に伝送するように構成される。例えば、ダンプ回路630は少なくとも1つのスイッチを含む。例えば、ダンプ回路630は少なくとも1つのトランジスタを含む。ダンプ回路630はダンプ信号DUMPに応じて動作する。ダンプ信号DUMPが活性化されると、第2ラッチ610のデータは検知ノードSOに伝送される。このとき、ラッチ信号LATが活性化されると、検知ノードSOの電圧レベルによって第1ラッチ510のデータが変更される。即ち、第2ラッチ610のデータが第1ラッチ510に送信される。第2選択回路640は第1ラッチ510、第1選択回路520、バイアス回路560、そしてYゲート回路550に接続される。例えば、読み込み動作のときに、第2選択回路640は第1ラッチ510に貯蔵された読み込みデータをYゲート回路550を通じてデータラインDLへ伝送するように構成される。例えば、第2選択回路640は少なくとも1つのスイッチを含む。例えば、第2選択回路640は少なくとも1つのトランジスタを含む。第2選択回路640は第2選択信号PBD0に応じて動作する。図24は図20のページバッファの第4実施形態500′を示す回路図である。図24を参照すると、ページバッファ500′は第1ラッチ510、第1選択回路520、ロード回路530、検知回路540、Yゲート回路550、バイアス回路570、第2ラッチ610、データ伝送回路620、そしてダンプ回路630を含む。第1ラッチ510、第1選択回路520、ロード回路530、検知回路540、Yゲート回路550、第2ラッチ610、データ伝送回路620、そしてダンプ回路630は図23を参照して説明したものと同様に構成される。バイアス回路570は図22を参照して説明したバイアス回路470と同一である。図21乃至図24を参照して、ページバッファの構成要素等を説明した。しかし、ページバッファは図21乃至図24の構成要素に限定されない。例示的に、ページバッファ500又は500′はキャッシュプログラムを実行するように構成される。例えば、第1書き込みデータが第1ラッチ510にロードされる。第1書き込みデータがプログラムされる間に、第2書き込みデータが第2ラッチ610にロードされる。第1書き込みデータのプログラムが完了されると、第2書き込みデータが第1ラッチ610にダンプされる。その後に、第2書き込みデータのプログラムが実行される。同様に、第2書き込みデータのプログラムが実行される間に、第3書き込みデータが第2ラッチ610にロードされる。キャッシュプログラムが実行されると、不揮発性メモリ装置100の動作速度が向上される。例示的に、ページバッファ500又は500′はマルチレベルプログラムを実行するように構成される。例えば、メモリセルに最下位ビットLSB、LeastSignificantBitデータが貯蔵されているものと仮定する。ページバッファ500又は500′はメモリセルに貯蔵された最下位ビットデータを読み込み、第2ラッチ610に貯蔵する。ページバッファ500又は500′は最上位ビットMSB、MostSignificantBitデータを受信する。例えば、最上位ビットデータは書き込みデータである。ページバッファ500又は500′は受信された最上位ビットデータを第1ラッチ510に貯蔵する。第1及び第2ラッチ510、610に貯蔵された最下位ビットデータ及び書き込みデータ又は最上位ビットデータに基づいて、ページバッファ500又は500′はマルチレベルプログラムを実行する。図25は図3乃至図5を参照して説明するメモリブロックBLKiの等価回路の第1応用例を示す回路図である。図6を参照して説明した等価回路と比較すると、メモリブロックBLKi_1の各NANDストリングNSに側面トランジスタLTRがさらに構成される。側面トランジスタLTRは接地選択トランジスタGSTと共通ソースラインCSLとの間に接続される。側面トランジスタLTRのゲート又は、制御ゲートは接地選択トランジスタGSTのゲート又は、制御ゲートとともに接地選択ラインGSLに接続される。図3乃至図6に図示されているように、基板111に隣接する導電ライン211、212、213は接地選択ラインGSLに対応する。導電ライン211、212、213に予め設定された電圧が印加されると、第2方向のボディ114の中の導電ライン211、212、213に対応する領域にチャンネルが形成される。また、導電ライン211、212、213に予め設定された電圧が印加されると、基板111から導電ライン211、212、213に隣接した領域にチャンネルが形成される。基板111に形成されるチャンネルは共通ソースラインCSLに対応するドープ領域311~314及び第2方向のボディ114に形成されるチャンネルを連結する。共通ソースラインCSL及びメモリセルMC1~MC3のチャンネルは接地選択ラインGSLの電圧によって形成される基板に垂直なチャンネル及び基板に平行なチャンネルを通じて電気的に接続される。即ち、共通ソースラインCSL及びメモリセルMC1~MC3間に、接地選択ラインGSLによって駆動され、基板に垂直なトランジスタ及び基板と平行なトランジスタが動作する。基板に垂直なトランジスタは図25に図示された接地選択トランジスタGSTであり、基板に平行なトランジスタは図25に図示された側面トランジスタLTRである。図26は図3乃至図5を参照して説明するメモリブロックBLKiの等価回路の第2応用例BLKi_2を示す回路図である。図6のメモリブロックBLKiと比較すると、各NANDストリングNSにおいて、メモリセルMC1~MC6及び共通ソースラインCSL間に2つの接地選択トランジスタGST1、GST2が構成される。また、同一な高さの接地選択トランジスタGST1又はGST2に対応する接地選択ラインGSL1、GSL2は共通に接続される。また、同一のNANDストリングNSに対応する接地選択ラインGSL1、GSL2は共通に接続される。図27は図3乃至図5を参照して説明したメモリブロックBLKiの等価回路の第3応用例BLKi_3を示す回路図である。図26のメモリブロックBLKi_2と比較すると、各NANDストリングNSにおいて、メモリセルMC1~MC5及びビットラインBL間に2つのストリング選択トランジスタSST1、SST2が構成される。図28は図3乃至図5を参照して説明したメモリブロックBLKiの等価回路の第4応用例BLKi_4を示す回路図である。図27のメモリブロックBLKi_3と比較すると、同一のNANDストリングNSに対応するストリング選択ラインSSLは共通に接続される。図29は図3乃至図5を参照して説明したメモリブロックBLKiの等価回路の第5応用例BLKi_5を示す回路図である。図6のメモリブロックBLKiと比較すると、各NANDストリングからストリング選択トランジスタSST及びメモリセルMC1~MC6間にダミーメモリセルDMCが構成される。ダミーメモリセルDMCはダミーワードラインDWLに共通に接続される。即ち、ストリング選択ラインSSL1~SSL3及びワードラインWL1~WL6間にダミーワードラインDWLが構成される。図30は図3乃至図5を参照して説明したメモリブロックBLKiの等価回路の第6応用例BLKi_6を示す回路図である。図6のメモリブロックBLKiと比較すると、各NANDストリングから接地選択トランジスタGST及びメモリセルMC1~MC6間にダミーメモリセルDMCが構成される。ダミーメモリセルDMCはダミーワードラインDWLに共通に接続される。即ち、接地選択ラインGSL及びワードラインWL1~WL6間にダミーワードラインDWLが構成される。図31は図3乃至図5を参照して説明したメモリブロックBLKiの等価回路の第7応用例BLKi_7を示す回路図である。図6のメモリブロックBLKiと比較すると、各NANDストリングからストリング選択トランジスタSST及びメモリセルMC1~MC5間にダミーメモリセルDMCが構成される。ダミーメモリセルDMCは第1ダミーワードラインDWL1に共通に接続される。即ち、ストリング選択ラインSSL1~SSL3及びワードラインWL1~WL6間に第1ダミーワードラインDWL1が構成される。各NANDストリングから接地選択トランジスタGST及びメモリセルMC1~MC5間にダミーメモリセルDMCが構成される。ダミーメモリセルDMCは第2ダミーワードラインDWL2に共通に接続される。即ち、接地選択ラインGSL及びワードラインWL1~WL5間にダミーワードラインDWL2が構成される。図32は図3のメモリブロックBLKiの他の実施形態を示す斜視図である。図3のメモリブロックBLKiと比較すると、メモリブロックBLKi′において、ピラー113′は四角柱の形態からなる。また、第1方向に沿って配置されるピラー113′間に、絶縁物質101が構成される。例示的に、絶縁物質101は第2方向に沿って延長されて基板111に接続される。また、絶縁物質101はピラー113′が形成される領域を除いた部分から第1方向に沿って延長される。即ち、図3を参照して説明した第1導電物質層211~291、212~292、213~293は絶縁物質101によって第1部分211a~291a、212a~292a、213a~293a及び第2部分211b~291b、212b~292b、213b~293bに分離される。第1及び第2ドープ領域311、312上の領域から、各ピラー113′は第1導電物質の第1部分211a~291a及び絶縁膜116と、1つのNANDストリングNSを形成し、第1導電物質の第2部分211b~291b及び絶縁膜116と、他の1つのNANDストリングNSとを形成する。第2及び第3ドープ領域312、313上の領域から、各ピラー113′は第1導電物質の第1部分212a~292a及び絶縁膜116と、1つのNANDストリングNSを形成し、第1導電物質の第2部分212b~292b及び絶縁膜116と、他の1つのNANDストリングNSとを形成する。第3及び第4ドープ領域313、314上の領域から、各ピラー113′は第1導電物質の第1部分213a~293a及び絶縁膜116と、1つのNANDストリングNSを形成し、第1導電物質の第2部分213b~293b及び絶縁膜116と、他の1つのNANDストリングNSとを形成する。即ち、絶縁物質101を利用して各ピラー113′の両側面に構成される第1導電物質の第1及び第2部分211a~291a、211b~291bを分離することによって、各ピラー113′は2つのNANDストリングNSを形成する。図33は図2のメモリブロックの第2実施形態を示す斜視図である。図34は図33のメモリブロックBLKjのII-II′線による断面図である。図33及び図34を参照すると、基板111上の第2型ドープ領域315がピラー113の下部にプレートの形態に構成されることを除けば、メモリブロックBLKjは図3乃至図31を参照して説明したものと同様に構成される。従って、メモリブロックBLKjの等価回路も図3乃至図31を参照して説明したものと同様に構成される。図35は図2のメモリブロックの第3実施形態を示す斜視図である。図36は図35のメモリブロックBLKpのIII-III′線による断面図である。図35及び図36を参照すると、基板111上にプレート形態の第2型ドープ領域315が構成される。第1導電物質221′~281′はプレートの形態から構成される。ピラー113′の表面層116′は絶縁膜を含む。ピラー113′の表面層116′は図1乃至図34を参照して説明した絶縁膜116と同様にデータを貯蔵する。例えば、表面層116′はトンネリング絶縁膜、電荷貯蔵膜、そしてブロッキング絶縁膜を含む。ピラー113′の中間層114′はp型シリコンを含む。ピラー113′の中間層114′は第2方向のボディとして動作する。ピラー113′の内部層115′は絶縁物質を含む。図37は図2のメモリブロックの第4実施形態を示す斜視図である。図38は図37のメモリブロックBLKqのIV-IV′線による断面図である。図37及び図38を参照すると、基板111上に、第1方向に沿って延長される第1から第4上部ワードラインUW1~UW4が第2方向に沿って順に構成される。第1から第4上部ワードラインUW1~UW4は第2方向に沿って予め設定された距離だけ離隔されている。第1方向に沿って順に配置され、第2方向に沿って第1から第4上部ワードラインUW1~UW4を貫通する第1上部ピラーUP1が構成される。第1から第4上部ワードラインUW1~UW4から第3方向に離隔されている基板111上に、第1方向に沿って延長される第1から第4下部ワードラインDW1~DW4が第2方向に沿って順に構成される。第1から第4下部ワードラインDW1~DW4は第2方向に沿って予め設定された距離だけ離隔されている。第1方向に沿って順に配置され、第2方向に沿って第1から第4下部ワードラインDW1~DW4を貫通する第1下部ピラーDP1が構成される。そして、第1方向に沿って順に配置され、第2方向に沿って第1から第4下部ワードラインDW1~DW4を貫通する第2下部ピラーDP2が構成される。例示的に、第1下部ピラーDP1及び第2下部ピラーDP2は第2方向に沿って平行に配置される。第1から第4下部ワードラインDW1~DW4から第3方向に離隔されている基板111上に、第1方向に沿って延長される第5から第8上部ワードラインUW5~UW8が第2方向に沿って順に構成される。第5から第8上部ワードラインUW5~UW8は第2方向に沿って予め設定された距離だけ離隔されている。第1方向に沿って順に配置され、第2方向に沿って第5から第8上部ワードラインUW5~UW8を貫通する第2上部ピラーUP2が構成される。第1及び第2下部ピラーDP1、DP2の上部に第1方向に延長される共通ソースラインCSLが構成される。例示的に、共通ソースラインCSLはn型シリコンである。例示的に、共通ソースラインCSLが金属又はポリシリコンのような極性を持ちない導電物質から構成されるとき、共通ソースラインCSLと、第1及び第2下部ピラーDP1、DP2との間にn型ソースが追加に構成される。例示的に、共通ソースラインCSLと、第1及び第2下部ピラーDP1、DP2はコンタクトプラグを通じてそれぞれ接続される。第1及び第2上部ピラーUP1、UP2上にドレイン320がそれぞれ構成される。例示的に、ドレイン320はn型シリコンから構成される。ドレイン320上に第3方向に沿って延長される複数のビットラインBL1~BL3が第1方向に沿って順に構成される。前記ビットラインBL1~BL3は金属からなる。前記ビットラインBL1~BL3及びドレイン320はコンタクトプラグを通じて接続される。第1及び第2上部ピラーUP1、UP2はそれぞれ表面層116′′及び内部層114′′を含む。第1及び第2下部ピラーDP1、DP2はそれぞれ表面層116′′及び内部層114′′を含む。第1及び第2上部ピラーUP1、UP2、そして第1及び第2下部ピラーDP1、DP2の表面層116′′はブロッキング絶縁膜、電荷貯蔵膜、そしてトンネリング絶縁膜を含む。トンネリング絶縁膜は熱酸化膜を含む。電荷貯蔵膜118は窒化膜又は金属酸化膜例えば、アルミニウム酸化膜、ハフニウム酸化膜等を含む。ブロッキング絶縁膜は119は単一層又は多層に形成される。ブロッキング絶縁膜119はトンネリング絶縁膜及び電荷貯蔵膜より高い誘電定数を持つ高誘電膜例えば、アルミニウム酸化膜、ハフニウム酸化膜等からなる。例示的に、トンネリング絶縁膜、電荷貯蔵膜、そしてブロッキング絶縁膜はONOoxide-nitride-oxideを構成する。第1及び第2上部ピラーUP1、UP2、そして第1及び第2下部ピラーDP1、DP2の内部層114′′はp型シリコンからなる。第1及び第2上部ピラーUP1、UP2、そして第1及び第2下部ピラーDP1、DP2の内部層114′′はボディとして動作する。第1上部ピラーUP1及び第1下部ピラーDP1は第1パイプラインコンタクトPC1を通じて接続される。例示的に、第1上部ピラーUP1及び第1下部ピラーDP1の表面層等116′′は第1パイプラインコンタクトPC1の表面層等を通じてそれぞれ接続される。第1パイプラインコンタクトPC1の表面層等は第1上部ピラーUP1及び第1下部ピラーDP1の表面層等116′′と同一の物質から構成される。例示的に、第1上部ピラーUP1及び第1下部ピラーDP1の内部層等114′′は第1パイプラインコンタクトPC1の内部層等を通じてそれぞれ接続される。第1パイプラインコンタクトPC1の内部層は第1上部ピラーUP1及び第1下部ピラーDP1の内部層114′′と同一の物質からなる。即ち、第1上部ピラーUP1及び第1から第4上部ワードラインUW1~UW4は第1上部ストリングを形成し、第1下部ピラーDP1及び第1から第4下部ワードラインDW1~DW4は第1下部ストリングを形成する。第1上部ストリング及び第1下部ストリングはそれぞれ第1パイプラインコンタクトPC1を通じて接続される。第1上部ストリングの一端にドレイン320及びビットラインBL1~BL3が接続される。第1下部ストリングの一端に共通ソースラインCSLが接続される。即ち、第1上部ストリング及び第1下部ストリングはビットラインBL1~BL3及び共通ソースラインCSL間に接続される複数のストリングを構成する。同様に、第2上部ピラーUP2及び第5から第8上部ワードラインUW5~UW8は第2上部ストリングを構成し、第2下部ピラーDP2及び第1から第4下部ワードラインDW1~DW4は第2下部ストリングを構成する。第2上部ストリング及び第2下部ストリングは第2パイプラインコンタクトPC2を通じて接続される。第2上部ストリングの一端にドレイン320及びビットラインBL1~BL3が接続される。第2下部ストリングの一端に共通ソースラインCSLが接続される。即ち、第2上部ストリング及び第2下部ストリングはビットラインBL1~BL3及び共通ソースラインCSL間に接続される複数のストリングを構成する。1つのストリングに8個のトランジスタが構成され、第1から第3ビットラインBL1~BL3にそれぞれ2つのストリングが接続されることを除けば、メモリブロックBLKqの等価回路は図6と同様である。しかし、メモリブロックBLKqのワードライン、ビットライン、そしてストリングの数は限定されない。例示的に、第1及び第2パイプラインコンタクトPC1、PC2内のボディ114′′にチャンネルを形成するために、第1及び第2パイプラインコンタクトゲート図示せずがそれぞれ構成される。例示的に、第1及び第2パイプラインコンタクトゲートは第1及び第2パイプラインコンタクトPC1、PC2の表面上に構成される。例示的に、隣接した下部ピラーDP1、DP2から下部ワードラインDW1~DW4が共有されている構造を説明した。しかし、上部ピラーUP1、又はUP2に隣接する上部ピラーが追加されるとき、その隣接する上部ピラーは上部ワードラインUW1~UW4又はUW5~UW8を共有するように構成しても良い。図39は図1の不揮発性メモリ装置100を含むメモリシステム1000を示すブロック図である。図39を参照すると、メモリシステム1000は不揮発性メモリ装置1100及びコントローラ1200を含む。不揮発性メモリ装置1100は図1乃至図38を参照して説明したものと同様に構成される。コントローラ1200はホストHost及び不揮発性メモリ装置1100に接続される。ホストからの要求に応じて、コントローラ1200は不揮発性メモリ装置1100をアクセスするように構成される。例えば、コントローラ1200は不揮発性メモリ装置1100の読み込み、書き込み、消去、そしてバックグラウンドbackground動作を制御する。コントローラ1200は不揮発性メモリ装置1100及びホストの間にインタフェースを提供する。コントローラ1200は不揮発性メモリ装置1200を制御するためのファームウェアfirmwareを駆動するように構成される。図1のように、コントローラ1200は不揮発性メモリ装置1100に制御信号CTRL及びアドレスADDRを提供するように構成される。そして、コントローラ1200は不揮発性メモリ装置1200とデータDATAをやりとりするように構成される。例えば、コントローラ1200はRAMRandomAccessMemory、プロセシングユニットprocessingunit、ホストインタフェースhostinterface、そしてメモリインタフェースmemoryinterfaceのような構成要素等をさらに含む。RAMはプロセシングユニットの動作メモリ、不揮発性メモリ装置1100及びホストの間のキャッシュメモリ、そして不揮発性メモリ装置1100及びホストの間のバッファメモリとして利用される。プロセシングユニットはコントローラ1200の全般的な動作を制御する。ホストインタフェースはホスト及びコントローラ1200の間のデータ交換を行なうためのプロトコルを含む。コントローラ1200はUSBUniversalSerialBusプロトコル、MMCmultimediacardプロトコル、PCIperipheralcomponentinterconnectionプロトコル、PCI-EPCI-expressプロトコル、ATAAdvancedTechnologyAttachmentプロトコル、Serial-ATAプロトコル、Parallel-ATAプロトコル、SCSIsmallcomputersmallinterfaceプロトコル、ESDIenhancedsmalldiskinterfaceプロトコル、そしてIDEIntegratedDriveElectronicsプロトコル等のような様々なインタフェースプロトコルを通じて外部ホストと通信できるように構成される。メモリインタフェースは不揮発性メモリ装置1100とインタフェースする。例えば、メモリインタフェースはNANDインタフェース又はNORインタフェースを含む。メモリシステム1000は誤り訂正ブロックをさらに構成しても良い。誤り訂正ブロックは誤り訂正コードECCを利用して不揮発性メモリ装置1100から読み込まれたデータの誤りを検出し、訂正する。例えば、誤り訂正ブロックはコントローラ1200の構成要素として提供される。また、誤り訂正ブロックは不揮発性メモリ装置1100の構成要素として提供される。コントローラ1200及び不揮発性メモリ装置1100は1つの半導体装置に集積される。例えば、コントローラ1200及び不揮発性メモリ装置1100は1つの半導体装置に集積されて、メモリカードを構成する。また、コントローラ1200及び不揮発性メモリ装置1100は1つの半導体装置に集積されてPCカードPCMCIA、personalcomputermemorycardinternationalassociation、コンパクトフラッシュ登録商標カードCF、スマートメディアカードSM、SMC、メモリスティック、マルチメディアカードMMC、RS-MMC、MMCmicro、SDカードSD、miniSD、microSD、SDHC、ユニバーサルフラッシュ記憶装置UFS等のようなメモリカードを構成する。コントローラ1200及び不揮発性メモリ装置1100は1つの半導体装置に集積されて半導体ドライブSSD、SolidStateDriveを構成する。半導体ドライブSSDは半導体メモリにデータを貯蔵する貯蔵装置を含む。メモリシステム10が半導体ドライブSSDとして利用される場合、メモリシステム10に接続されるホストの動作速度は画期的に改善される。他の例として、メモリシステム10はコンピュータ、UMPCUltraMobilePC、ワークステーション、ネットブックnet-book、PDAPersonalDigitalAssistants、ポータブルportableコンピュータ、ウェブタブレットwebtablet、無線電話wirelessphone、モバイルフォンmobilephone、スマートフォンsmartphone、e-ブックe-book、PMPportablemultimediaplayer、携帯用ゲーム機、ナビゲーションnavigation装置、ブラックボックスblackbox、デジタルカメラdigitalcamera、デジタル音声録音機digitalaudiorecorder、デジタル音声再生機digitalaudioplayer、デジタル映像録画機digitalpicturerecorder、デジタル映像再生機digitalpictureplayer、デジタル動画録画機digitalvideorecorder、デジタル動画再生機digitalvideoplayer、情報を無線環境から送受信できる装置、ホームネットワークを構成する様々な電子装置、コンピュータネットワークを構成する様々な電子装置、テレマティクスネットワークを構成する様々な電子装置、RFID装置、又はコンピューティングシステムを構成する様々な電子装置に提供される。不揮発性メモリ装置1100又はメモリシステム1000は様々な形態のパッケージとして実装される。例えば、不揮発性メモリ装置1100又はメモリシステム1000はPoPPackageonPackage、BallgridarraysBGAs、ChipscalepackagesCSPs、PlasticLeadedChipCarrierPLCC、PlasticDualIn-LinePackagePDIP、DieinWafflePack、DieinWaferForm、ChipOnBoardCOB、CeramicDualIn-LinePackageCERDIP、PlasticMetricQuadFlatPackMQFP、ThinQuadFlatPackTQFP、SmallOutlineSOIC、ShrinkSmallOutlinePackageSSOP、ThinSmallOutlineTSOP、ThinQuadFlatPackTQFP、SystemInPackageSIP、MultiChipPackageMCP、Wafer-levelFabricatedPackageWFP、Wafer-LevelProcessedStackPackageWSP等のような方式にパッケージ化されて実装される。図40は図39のメモリシステム1000の応用例を示すブロック図である。図40を参照すると、メモリシステム2000は不揮発性メモリ装置2100及びコントローラ2200を含む。不揮発性メモリ装置2100は複数の不揮発性メモリチップを含む。複数の不揮発性メモリチップは複数のグループに分割される。複数の不揮発性メモリチップの各グループは1つの共通チャンネルを通じてコントローラ2200と通信できるように構成される。図40において、複数の不揮発性メモリチップは第1乃至第kチャンネルCH1~CHkを通じてコントローラ2200と通信することができる。各不揮発性メモリチップは図1乃至図38を参照して説明した不揮発性メモリ装置100と同様に構成される。図40において、1つのチャンネルに複数の不揮発性メモリチップが接続されている。しかし、1つのチャンネルには1つの不揮発性メモリチップが接続されるようにメモリシステム2000が構成されても良い。図41は図40のメモリシステム2000を含むコンピューティングシステム3000を示すブロック図である。図41を参照すると、コンピューティングシステム3000は中央処理装置3100、RAMRandomAccessMemory3200、ユーザーインタフェース3300、電源3400、そしてメモリシステム2000を含む。メモリシステム3500はシステムバス3500を通じて、中央処理装置3100、RAM3200、ユーザーインタフェース3300、そして電源3400に電気的に接続される。ユーザーインタフェース3300を通じて伝送され、中央処理装置3100によって処理されたデータは、メモリシステム2000に貯蔵される。図41において、不揮発性メモリ装置2100はコントローラ2200を通じてシステムバス3500に接続されている。しかし、不揮発性メモリ装置2100はシステムバス3500に直接接続されても良い。図41には図40のメモリシステム2000が図示されている。しかし、図41のメモリシステム2000は図39のメモリシステム1000に構成しても良い。また、コンピューティングシステム3000は図39及び図40のメモリシステム1000、2000を共に構成しても良い。上述した本発明の実施形態は、本発明の範囲と技術的思想から外れない限度内で様々に変形可能である。従って、本発明の範囲は実施形態に限らず、後述する特許請求範囲及び均等技術によって決められるべきである。