複数のメモリセルを含むメモリセルアレイと、入出力パッドと、前記メモリセルから読み出したデータを、前記入出力パッドを介して外部に出力し、且つ、外部から書き込みデータおよびコマンドを、前記入出力パッドを介して入力するためのI/O回路と、前記メモリセルの、書き込み、読み出し、又は消去動作に必要な第1の電源電圧が印加される第1の電源電圧パッドと、前記第1の電源電圧よりも低く且つ前記I/O回路に供給するための第2の電源電圧が印加される第2の電源電圧パッドと、前記第1の電源電圧を降圧し、前記第2の電源電圧よりも高い第1の降圧電圧を出力する第1の降圧回路と、前記第2の電源電圧を降圧し、前記第1の降圧電圧よりも低い第2の降圧電圧を出力する第2の降圧回路と、前記第1の電源電圧以下、且つ、前記第2の電源電圧以上の電圧が必要であり、前記第1の降圧電圧が供給される第1の内部回路と、前記第2の降圧電圧が供給される第2の内部回路と、を備えることを特徴とする不揮発性半導体メモリ。複数のメモリセルを含むメモリセルアレイと、前記メモリセルの、書き込み、読み出し、又は消去動作に必要な第1の電源電圧が印加される第1の電源電圧パッドと、前記第1の電源電圧よりも低い第2の電源電圧が印加される第2の電源電圧パッドと、前記第1の電源電圧を降圧し、前記第2の電源電圧よりも高い第1の降圧電圧を出力する第1の降圧回路と、前記第2の電源電圧を降圧し、前記第1の降圧電圧よりも低い第2の降圧電圧を出力する第2の降圧回路と、前記第1の電源電圧以下、且つ、前記第2の電源電圧以上の電圧が必要であり、前記第1の降圧電圧が供給される第1の内部回路と、前記第2の降圧電圧が供給される第2の内部回路と、を備えることを特徴とする不揮発性半導体メモリ。前記第2の降圧回路は、前記第2の電源電圧が低下することにより前記第2の降圧電圧が所定レベル以下になった場合、前記第1の電源電圧を降圧して前記第2の降圧電圧を生成して出力する、ことを特徴とする請求項1または2に記載の不揮発性半導体メモリ。前記第2の降圧回路は、前記第1の電源電圧パッドと前記第2の降圧電圧を出力するための降圧出力端子との間に接続された第1の出力用MOSトランジスタと、前記第2の電源電圧パッドと前記降圧出力端子との間に接続された第2の出力用MOSトランジスタと、前記第2の降圧電圧を第1の分圧比で分圧した第1の分圧電圧を出力し、且つ、前記第2の降圧電圧を前記第1の分圧比よりも小さい第2の分圧比で分圧した第2の分圧電圧を出力する分圧回路と、前記第1の分圧電圧と基準電圧とを比較し、その比較結果に応じて前記第1の出力用MOSトランジスタの動作を制御するための第1のゲート信号を出力する第1のオペアンプと、前記第2の分圧電圧と前記基準電圧とを比較し、その比較結果に応じて前記第2の出力用MOSトランジスタの動作を制御するための第2のゲート信号を出力する第2のオペアンプと、を有し、前記第1のオペアンプは、前記第1の分圧電圧が前記基準電圧よりも高い場合、前記第1の出力用MOSトランジスタをオフするように前記第1のゲート信号を出力し、一方、前記第1の分圧電圧が前記基準電圧以下である場合、前記第1の出力用MOSトランジスタをオンするように前記第1のゲート信号を出力し、前記第2のオペアンプは、前記第2の分圧電圧が前記基準電圧よりも高い場合、前記第2の出力用MOSトランジスタをオフするように前記第2のゲート信号を出力し、一方、前記第2の分圧電圧が前記基準電圧以下である場合、前記第2の出力用MOSトランジスタをオンするように前記第2のゲート信号を出力することで、前記第2の降圧電圧を生成することを特徴とする請求項3に記載の不揮発性半導体メモリ。前記第2の電源電圧パッドの電圧を検出する電圧検出回路をさらに備え、前記電圧検出回路は、前記第2の電源電圧パッドの電圧が前記基準検出値以上である場合、前記第2の電源電圧を降圧して前記第2の降圧電圧を生成して出力するように、前記第2の降圧回路に対して、第2の制御信号を出力し、前記第2の電源電圧パッドの電圧が前記基準検出値未満である場合、前記第1の電源電圧を降圧して前記第2の降圧電圧を生成して出力するように、前記第2の降圧回路に対して、第1の制御信号を出力し、前記第2の降圧回路は、前記第1の制御信号に応じて、前記第1のオペアンプを活性化して、前記第1の電源電圧から前記第2の降圧電圧を生成し、また、前記第2の制御信号に応じて、前記第2のオペアンプを活性化して、前記第2の電源電圧から前記第2の降圧電圧を生成することを特徴とする請求項4に記載の不揮発性半導体メモリ。消費電力および消費電流を低減することが可能なNAND型フラッシュメモリを提供する。実施例に従った不揮発性半導体メモリは、複数のメモリセルを含むメモリセルアレイを備える。不揮発性半導体メモリは、入出力パッドを備える。不揮発性半導体メモリは、前記メモリセルから読み出したデータを、前記入出力パッドを介して外部に出力し、且つ、外部から書き込みデータおよびコマンドを、前記入出力パッドを介して入力するためのI/O回路を備える。不揮発性半導体メモリは、前記メモリセルの、書き込み、読み出し、又は消去動作に必要な第1の電源電圧が印加される第1の電源電圧パッドを備える。不揮発性半導体メモリは、前記第1の電源電圧よりも低く且つ前記I/O回路に供給するための第2の電源電圧が印加される第2の電源電圧パッドを備える。不揮発性半導体メモリは、前記第1の電源電圧を降圧し、前記第2の電源電圧よりも高い第1の降圧電圧を出力する第1の降圧回路を備える。不揮発性半導体メモリは、前記第2の電源電圧を降圧し、前記第1の降圧電圧よりも低い第2の降圧電圧を出力する第2の降圧回路を備える。不揮発性半導体メモリは、前記第1の電源電圧以下、且つ、前記第2の電源電圧以上の電圧が必要であり、前記第1の降圧電圧が供給される第1の内部回路を備える。不揮発性半導体メモリは、前記第2の降圧電圧が供給される第2の内部回路を備える。以下、各実施例について、図面に基づいて説明する。なお、以下の実施例では、不揮発性半導体メモリとしてNAND型フラッシュメモリを例として説明する。しかし、他のNOR型フラッシュメモリ等の不揮発性半導体メモリについても、同様に説明される。図1は、実施例1に係るNAND型フラッシュメモリ100の構成を示すブロック図である。図1に示すように、不揮発性半導体メモリであるNAND型フラッシュメモリ100は、メモリセルアレイ1と、ロウデコーダ2と、ビット線制御回路3と、カラムデコーダ4と、I/O回路データ入出力バッファ5と、内部電位発生回路6と、動作制御回路7と、アドレスバッファ8と、ワード線電位制御回路9と、ウェル電位制御回路10と、ソース電位制御回路11と、ベリファイ回路12と、ページバッファ13と、コマンドバッファ14と、入出力パッド101と、第1の電源電圧パッド102と、第2の電源電圧パッド103と、を備える。メモリセルアレイ1は、ロウ方向のワード線WLとカラム方向のビット線BLとにそれぞれ接続され、マトリックス状に配置された複数のNANDストリングを有する。このNANDストリングは、直列に接続された複数のメモリセルと、その両端に接続された2つの選択ゲートSGSトランジスタとSGDトランジスタから成る。ソース側の選択ゲートはソース線SRCに、ドレイン側の選択ゲートはビット線BLにそれぞれ接続されている。ロウデコーダ2は、ワード線駆動回路図示せずを含み、メモリセルアレイ1のワード線選択及び駆動を行う。ビット線制御回路3は、ビット線BLの電位を制御する回路図示せずと、ベリファイリードおよび読み出し動作時にビット線の電圧もしくは電流をセンスするセンスアンプ図示せずと、を有している。また、ページバッファ13は、読み出し結果または書き込みデータ等のページデータを格納するデータラッチ回路図示せずを有している。ビット線制御回路3は、ビット線BLの電位を制御することにより、書き込み制御や、ベリファイリード、読み出し動作を行う。NAND型フラッシュメモリは、通常、512バイトから8Kバイトのページ単位で、書き込み動作および読み出し動作を行う。すなわち、ビット線制御回路3は、ページ内の512バイトから8Kバイトに対応するビット線BLの制御を同時に行うことができる。カラムデコーダ4は、メモリセルアレイ1のビット線に接続されたビット線制御回路3およびページバッファ13の選択を行う。I/O回路データ入出力バッファ5は、メモリセルから読み出したデータを、入出力パッド101を介して外部に出力し、且つ、外部から書き込みデータおよびコマンドを、入出力パッド101を介して入力するようになっている。データ読み出し時、ビット線制御回路3に読み出されたデータは、I/O回路データ入出力バッファ5に出力される。内部電位発生回路6は、電源電圧を昇圧または降圧して、ビット線制御回路3、カラムデコーダ4、I/O回路データ入出力バッファ5、動作制御回路7、アドレスバッファ8、ワード線電位制御回路9、ウェル電位制御回路10、およびソース電位制御回路11、ベリファイ回路12、ページバッファ13、コマンドバッファ14に供給する電圧を、発生させる。この内部電圧制御回路6は、第1、第2の降圧回路6a1、6a2、6b1と、昇圧回路6dと、を有する。ワード線電位制御回路9は、メモリセルアレイ1のワード線制御制御ゲートに供給するワード線電位を制御し、その電圧をロウデコーダ2に供給する。ウェル電位制御回路10は、メモリセルアレイ1のウェル電位を制御する。ソース電位制御回路11は、メモリセルアレイ1のソース電位を制御する。チップ外部から入出力パッド101に対して、チップイネーブル信号CE、書き込みイネーブル信号WE、読み出しイネーブル信号RE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE等の外部制御信号が、また入出力パッド101に対してコマンドコードが入力されると、I/O回路データ入出力バッファ5を介してコマンドコードがコマンドバッファ14に供給される。コマンドバッファ14は、このコマンドコードをデコードし、動作制御回路7にコマンド信号として供給する。動作制御回路7は、コマンドバッファ14を介して供給されるコマンド信号に基づき、動作モードに応じて、ロウデコーダ2、ビット線制御回路3、カラムデコーダ4、I/O回路データ入出力バッファ5、内部電位発生回路6、ワード線電位制御回路9、ウェル電位制御回路10、ソース線電位制御回路11、ベリファイ回路12、およびページバッファ13を制御して、データ書き込み、消去、および読み出しのシーケンス制御を行う。動作制御回路7が読み出し、書き込み、消去などの各種動作を制御する信号を出力することにより、ロウデコーダ2、ビット線制御回路3、内部電位発生回路6、ワード線電位制御回路9、ウェル電位制御回路10、およびソース線電位制御回路11は、各種動作のための電位を生成する。また、動作制御回路7がベリファイ動作を制御する信号を出力することにより、ベリファイ回路12はベリファイ動作を行う。I/O回路5から供給されたメモリセルのアドレスは、アドレスバッファ8介してロウデコーダ2及びカラムデコーダ4に転送される。ベリファイ回路12は、ベリファイリード時にビット線制御回路3でセンスされた結果に基づいて、所定のメモリセルに対して書き込み対象のページ内または消去対象のブロック内の全て、もしくは、許容数を除いて全てのメモリセルのしきい値電圧がベリファイレベルまで達しているか書き込まれているか、又は消去されているかを判別する。そして、ベリファイ回路12は、この判別した結果を、動作制御回路7に出力する。そして、動作制御回路7は、このベリファイした結果に基づいて、ロウデコーダ2、ビット線制御回路3、ワード線電位制御回路9、ウェル電位制御回路10、ソース線電位制御回路11、およびページバッファ13を制御し、書き込み対象ページ内全てまたは消去対象ブロック内全てのメモリセルのしきい値電圧がベリファイレベルに達するまで、書き込み動作または消去動作を継続する。また、第1の電源電圧パッド102は、該メモリセルの、書き込み、読み出し、又は消去動作に必要な第1の電源電圧Vcc例えば、3.3Vが印加される。第2の電源電圧パッド103は、第1の電源電圧Vccよりも低く且つI/O回路5に供給するための第2の電源電圧VccQ例えば、1.8Vが印加される。ここで、図1に示すように、内部電位発生回路6は、第1の降圧回路6a1、6a2と、第2の降圧回路6b1と、昇圧回路6dと、を有する。昇圧回路6dは、第1の電源電圧パッド102から供給された第1の電源電圧Vccを昇圧した昇圧電圧を出力する。なお、この昇圧回路6dには、第1の降圧回路6a1、および第2の降圧回路6b1からも、それぞれ第1の降圧電圧VDDH1と第2の降圧電圧VDDL1が供給されるようになっている。第1の降圧回路6a1、6a2は、第1の電源電圧パッド102から供給された第1の電源電圧Vccを降圧し、第2の電源電圧VccQよりも高い第1の降圧電圧VDDH1例えば、2.6V、VDDH2例えば、2.4Vを出力する。第2の降圧回路6b1は、第2の電源電圧パッド103から供給された第2の電源電圧VccQを降圧し、第1の降圧電圧VDDH1よりも低い第2の降圧電圧VDDL1例えば、1.7Vを出力する。ここで、図1において、点線A、Bで囲まれた第1の降圧電圧VDDH1、VDDH2が供給される第1の内部回路は、第1の電源電圧Vcc以下、且つ、第2の電源電圧VccQ以上の電圧すなわち、第1の降圧電圧VDDH1、VDDH2がその動作に必要な回路である。この第1の内部回路には、例えば、ロウデコーダ2、ビット線制御回路3が該当する。また、点線Cで囲まれた第2の内部回路は、第2の降圧電圧VDDL1が供給される回路である。この第2の内部回路には、例えば、カラムデコーダ4、I/O回路データ入出力バッファ5、動作制御回路7、アドレスバッファ8、ベリファイ回路12、ページバッファ13、コマンドバッファ14が該当する。また、昇圧回路6dから昇圧電圧が供給される第3の内部回路は、第1の電源電圧Vcc以上の電圧供給が必要な回路である。この第3の内部回路は、ビット線制御回路3、ワード線電位制御回路9、ソース電位制御回路10、ウェル電位制御回路11、が該当する。なお、I/O回路5は、第2の電源電圧パッド103から第2の電源電圧VccQを供給されるが、必要に応じて、第1、第2の降圧回路6a1、6b1からも第1、2の降圧電圧VDDH1、VDDL1が供給される。ここで、図2は、図1に示すNAND型フラッシュメモリ100の降圧回路6b1の構成の一例を示す図である。なお、図1に示す降圧回路6a1、6a2も図2と同様の回路構成を有する。図2に示すように、第2の降圧回路6b1は、出力用MOSトランジスタnMOSトランジスタMn1と、分圧回路Rdと、オペアンプOP1と、を有する。出力用MOSトランジスタMn1は、第2の電源電圧パッド103第2の電源電圧パッド103に電気的に接続された端子を含むと、第2の降圧電圧VDDL1を出力するための降圧出力端子T1との間に接続されている。分圧回路Rdは、第2の降圧電圧VDDL1を分圧抵抗R1、R2で決まる分圧比R2/R1R2で分圧した分圧電圧MONを出力する。なお、この分圧比は、分圧抵抗R2の抵抗を変化させるトリミングすることにより、調整可能である。オペアンプOP1は、分圧電圧MONと基準電圧Vrefとを比較し、その比較結果に応じて出力用MOSトランジスタMn1の動作を制御するためのゲート信号NGを出力する。このオペアンプOP1は、分圧電圧MONが基準電圧Vrefよりも高い場合、出力用MOSトランジスタMn1をオフするようにゲート信号NGを出力し、一方、分圧電圧MONが基準電圧Vrefよりも低い場合、出力用MOSトランジスタMn1をオンするようにゲート信号NGを出力する。これにより、第2の降圧回路6b1は、該分圧比の調整により決まる目標出力電圧になるように、第2の降圧電圧VDDL1を制御する。図3は、図1に示すNAND型フラッシュメモリ100の降圧回路6b1の構成の他の例を示す図である。なお、図1に示す降圧回路6a1、6a2も図3と同様の回路構成を有する。図3に示すように、第2の降圧回路6b1は、出力用MOSトランジスタpMOSトランジスタMn1と、分圧回路Rdと、オペアンプOP2と、を有する。出力用MOSトランジスタMp1は、第2の電源電圧パッド103又は第2の電源電圧パッド103に接続された端子と、第2の降圧電圧VDDL1を出力するための降圧出力端子T1との間に接続されている。分圧回路Rdは、第2の降圧電圧VDDL1を分圧抵抗R1、R2で決まる分圧比で分圧した分圧電圧MONを出力する。なお、この分圧比は、可変抵抗である分圧抵抗R2の抵抗を変化させるトリミングすることにより、調整可能である。オペアンプOP2は、分圧電圧MONと基準電圧Vrefとを比較し、その比較結果に応じて出力用MOSトランジスタMp1の動作を制御するためのゲート信号PGを出力する。このオペアンプOP2は、分圧電圧MONが基準電圧Vrefよりも高い場合、出力用MOSトランジスタMp1をオフするようにゲート信号PGを出力し、一方、分圧電圧MONが基準電圧Vref以下である場合、出力用MOSトランジスタMp1をオンするようにゲート信号PGを出力する。これにより、図2の例と同様に、第2の降圧回路6b1は、該分圧比の調整により決まる目標出力電圧になるように、第2の降圧電圧VDDL1を制御する。既述のように、昇圧回路6dには第1の電源電圧Vcc3.3Vを供給し、第2の電源電圧VccQ1.8Vよりも高い電圧が必要な回路ビット線制御回路3、ローデコーダ2、等に対しては、第1の電源電圧Vccから降圧した第1の降圧電圧VDDH1、VDDH2を供給し。その他の回路に対しては、第2の電源電圧VccQから降圧した第2の降圧電圧VDDL1を供給する。これにより、第2の降圧電圧VDDL1が供給されて動作する回路の消費電力と消費電流大幅が大幅に減るので、チップとしての消費電力と消費電流は従来技術に対して大きく削減できる。以上のように、本実施例1に係るNAND型フラッシュメモリ100によれば、消費電力および消費電流を低減することができる。既述の実施例1では、第1の電源電圧Vccから2つの降圧電圧VDDH1、VDDH2を生成し、第2の電源電圧VccQから1つの降圧電圧VDDL1を生成する場合について説明した。本実施例2においては、第1の電源電圧Vccから1つの降圧電圧VDDH1を生成し、第2の電源電圧VccQから2つの降圧電圧VDDL1、VDDL2を生成する場合について説明する。図4は、実施例2に係るNAND型フラッシュメモリ200の構成を示すブロック図である。なお、図4において、図1の符号と同じ符号は、実施例1と同様の構成を示す。図4に示すように、NAND型フラッシュメモリ200は、実施例1と比較して、第1の降圧回路6a2に代えて、第2の降圧回路6b2を備える。この第2の降圧回路6b2は、第2の電源電圧パッド103から供給された第2の電源電圧VccQを降圧し、第1の降圧電圧VDDH1よりも低い第2の降圧電圧VDDL2例えば、1.7Vを出力する。この第2の降圧電圧VDDL2は、例えば、実施例1の第1の降圧電圧VDDH2に代えてビット線制御回路3に供給される。すなわち、本実施例2においては、第1の電源電圧Vccから1つの降圧電圧VDDH1を生成し、第2の電源電圧VccQから2つの降圧電圧VDDL1、VDDL2を生成する。なお、NAND型フラッシュメモリ200のその他の構成は、実施例1のNAND型フラッシュメモリ100と同様である。このように、実施例2に係るNAND型フラッシュメモリ200は、大きな電流を消費するビット線制御回路センスアンプ3の電圧供給元を第1の電源電圧Vcc3.3Vから第2の電源電圧VccQ1.8Vに下げられたことにより、実施例1と比較して、更に大幅に消費電力と消費電流を下げることが可能になる。以上のように、本実施例2に係るNAND型フラッシュメモリ200によれば、消費電力および消費電流を低減することができる。既述の実施例1、2では、第2の降圧回路が第2の電源電圧VccQからのみ第2の降圧電圧を生成する場合について説明した。この場合、第2の電源電圧VccQのドロップにより、第2の降圧電圧も低下してしまう。そこで、本実施例3においては、第2の降圧回路が第2の電源電圧VccQと第1の電源電圧Vccとから第2の降圧電圧を生成して、第2の降圧電圧をより確実に目標出力電圧に維持する場合について説明する。図5は、実施例3に係るNAND型フラッシュメモリ300の構成を示すブロック図である。なお、図5において、図1の符号と同じ符号は、実施例1と同様の構成を示す。図5に示すように、第2の降圧回路6b1には、第1、第2の電源電圧パッド102、103を介して、第1の電源電圧Vccおよび第2の電源電圧VccQが供給される。そして、第2の降圧回路6b1は、第2の電源電圧VccQが低下することにより第2の降圧電圧VDDL1が所定レベル以下になった場合、第1の電源電圧Vccを降圧して第2の降圧電圧VDDL1を生成して出力するようになっている。例えば、I/O回路5のための第2の電源電圧VccQは、データの入出力動作中に、ドロップし得る。そこで、第2の電源電圧VccQから供給されている電源線の電圧がドロップした時には、第1の電源電圧Vccから供給してドロップを抑制する。ここで、図6は、図5に示すNAND型フラッシュメモリ300の降圧回路6b1の構成の一例を示す図である。なお、図6では、出力用MOSトランジスタがpMOSトランジスタである場合について例示しているが、出力用MOSトランジスタがnMOSトランジスタであってもよい。図6に示すように、第2の降圧回路6b1は、第1の出力用MOSトランジスタpMOSトランジスタM1と、第2の出力用MOSトランジスタpMOSトランジスタM2と、分圧回路Rdcと、第1のオペアンプOP1cと、第2のオペアンプOP2cと、を有する。第1の出力用MOSトランジスタM1は、第1の電源電圧パッド102第1の電源電圧パッド102に電気的に接続された端子を含むと、第2の降圧電圧VDDL1を出力するための降圧出力端子Tcとの間に接続されている。第2の出力用MOSトランジスタM2は、第2の電源電圧パッド103第2の電源電圧パッド103に電気的に接続された端子を含むと、降圧出力端子Tcとの間に接続されている。分圧回路Rdcは、第2の降圧電圧VDDL1を分圧抵抗R1c~R3cで決まる第1の分圧比R2cR3c/R1cR2cR3cで分圧した第1の分圧電圧MON1を出力し、且つ、第2の降圧電圧VDDL1を該第1の分圧比よりも小さい分圧抵抗R1c~R3cで決まる第2の分圧比R3c/R1cR2cR3cで分圧した第2の分圧電圧MON2を出力する。なお、この第1、第2の分圧比は、可変抵抗である分圧抵抗R3cの抵抗を変化させるトリミングすることにより、調整可能である。第1のオペアンプOP1cは、第1の分圧電圧MON1と基準電圧Vrefとを比較し、その比較結果に応じて第1の出力用MOSトランジスタM1の動作を制御するための第1のゲート信号を出力する。この第1のオペアンプOP1cは、第1の分圧電圧MON1が基準電圧Vrefよりも高い場合、第1の出力用MOSトランジスタM1をオフするように第1のゲート信号PG1を出力する。一方、この第1のオペアンプOP1cは、第1の分圧電圧MON1が基準電圧Vref以下すなわち、第2の降圧電圧VDDL1が該所定レベル以下の場合である場合、第1の出力用MOSトランジスタM1をオンするように第1のゲート信号PG1を出力する。第2のオペアンプOP2cは、第2の分圧電圧MON2と基準電圧Vrefとを比較し、その比較結果に応じて第2の出力用MOSトランジスタM2の動作を制御するための第2のゲート信号PGを出力する。この第2のオペアンプOP2cは、第2の分圧電圧MON2が基準電圧Vrefよりも高い場合、第2の出力用MOSトランジスタM2をオフするように第2のゲート信号PG2を出力する。一方、この第2のオペアンプOP2cは、第2の分圧電圧MON2が基準電圧Vref以下である場合、第2の出力用MOSトランジスタM2をオンするように第2のゲート信号PG2を出力する。ここで、図7は、図6に示す降圧回路6b1が出力する降圧電圧と降圧回路6b1の詳細動作の関係を示す波形図である。例えば、時間t1~t3において、第2の降圧電圧VDDL1が設定電圧である1.7Vを下回っており、結果、第2の分圧電圧MON2が基準電圧Vref以下であるので、第2のオペアンプOP2cは、第2の出力用MOSトランジスタM2をオンするように第2のゲート信号PG2を出力する。しかし、この時間t1~t3において、第2の降圧電圧VDDL1が設定電圧である1.65Vを下回っておらず、第1の分圧電圧MON1が基準電圧Vrefより高いので、第1のオペアンプOP1cは、第1の出力用MOSトランジスタM1をオフするように第1のゲート信号PG1を出力する。すなわち、時間t1~t3において、第2の降圧回路6b1は、第2の降圧電圧VDDL1が目標出力電圧1.7Vになるように、第2の出力用MOSトランジスタM2のみを制御経路2して第2の電源電圧VccQから第2の降圧電圧VDDL1を生成する。その後、時間t5~t7において、第2の降圧電圧VDDL1が設定電圧である1.7Vを下回っており、結果、第2の分圧電圧MON2が基準電圧Vref以下であるので、第2のオペアンプOP2cは、第2の出力用MOSトランジスタM2をオンするように第2のゲート信号PG2を出力する。さらに、この時間t5~t7において、第2の降圧電圧VDDL1が設定電圧である1.65Vを下回っており、第1の分圧電圧MON1が基準電圧Vref以下になるので、第1のオペアンプOP1cは、第1の出力用MOSトランジスタM1をオンするように第1のゲート信号PG1を出力する。すなわち、時間t5~t7において、第2の降圧回路6b1は、第2の降圧電圧VDDL1が目標出力電圧1.7Vになるように、第2の出力用MOSトランジスタM2を制御経路2し、且つ第1の出力用MOSトランジスタM1を制御経路1して、第2の降圧電圧VDDL1が1.65Vを下回らないように、第1の電源電圧Vccと第2の電源電圧VccQから第2の降圧電圧VDDL1を生成する。このように、第2の降圧回路6b1は、第2の降圧電圧VDDL1が1.65Vまで落ち込まなければ、第2の電源電圧VccQから電流を供給して、第2の降圧電圧VDDL1を制御する。第2の降圧電圧VDDL1が1.65Vを下回ると、第1の電源電圧Vccからも電流を供給して、第2の降圧電圧VDDL1の落ち込みを防ぐ。経路1の供給の方が、オーバードライブが大きいので、供給電流量は大きくできる。従って、第2の降圧電圧VDDL1が1.65Vよりも落ちるのを防ぐことができる。なお、追加の第2の電源電圧パッド103に第2の電源電圧VccQが供給されない場合は、第2のオペアンプOP2を非活性にして、第2の出力用MOSトランジスタM2がオフするように第2のゲート信号PG2を制御し、第1の電源電圧Vccから降圧して第2の降圧電圧VDDL1を生成して動作させることができる。例えば、従来、D/Sテスト時には、プローブカードの低コスト化のために、限られた電源電圧パッドを供給しない。しかし、上述のように、第1の電源電圧パッド102にのみにしか電源供給されていなくても、従来のパッドの構成に対応したテストに対しても、第1の電源電圧Vccから降圧して第2の降圧電圧VDDL1を生成して動作させることができるので問題ない。なお、NAND型フラッシュメモリ300のその他の構成機能は、図1に示すNAND型フラッシュメモリ100と同様である。以上のように、本実施例3に係るNAND型フラッシュメモリ300によれば、第2の電源電圧のドロップの影響を低減しつつ、消費電力および消費電流を低減することができる。既述の実施例3では、実施例1の変形例として、第1の電源電圧Vccから2つの降圧電圧VDDH1、VDDH2を生成し、第1の電源電圧Vccおよび第2の電源電圧VccQから1つの降圧電圧VDDL1を生成する場合について説明した。本実施例4においては、本実施例2の変形例として、第1の電源電圧Vccから1つの降圧電圧VDDH1を生成し、第1の電源電圧Vccおよび第2の電源電圧VccQから2つの降圧電圧VDDL1、VDDL2を生成する場合について説明する。図8は、実施例4に係るNAND型フラッシュメモリ400の構成を示すブロック図である。なお、図8において、図5の符号と同じ符号は、実施例3と同様の構成を示す。図8に示すように、第2の降圧回路6b1、6b2には、第1、第2の電源電圧パッド102、103を介して、第1の電源電圧Vccおよび第2の電源電圧VccQが供給される。そして、第2の降圧回路6b1、6b2は、第2の電源電圧VccQが低下することにより第2の降圧電圧VDDL1、VDDL2が所定レベル以下になった場合、第1の電源電圧Vccを降圧して第2の降圧電圧VDDL1、VDDL2を生成して出力するようになっている。このような第2の降圧回路6b1、6b2の構成は、既述の図6に示す構成と同様であり、第2の降圧回路6b1、6b2が出力する降圧電圧と降圧回路6b1、6b2の詳細動作の関係も図7に示す関係と同様である。すなわち、実施例3と同様に、例えば、I/O回路5のための第2の電源電圧VccQは、データの入出力動作中に、ドロップし得る。そこで、第2の電源電圧VccQから供給されている電源線の電圧がドロップして、第2の降圧電圧VDDL1およびVDDL2がドロップした時には、第1の電源電圧Vccから供給して、第2の降圧電圧VDDL1およびVDDL2のドロップを抑制する。なお、NAND型フラッシュメモリ400のその他の構成機能は、図2に示すNAND型フラッシュメモリ100と同様である。以上のように、本実施例4に係るNAND型フラッシュメモリ400によれば、第2の電源電圧のドロップの影響を低減しつつ、実施例3と同様に、消費電力および消費電流を低減することができる。既述の実施例3、4では、第2の降圧回路が第2の電源電圧VccQと第1の電源電圧Vccとから第2の降圧電圧を生成する場合の例について説明した。本実施例5においては、実施例3の変形例として、第2の電源電圧VccQの電圧に応じて、第2の降圧回路の活性化を制御する構成の一例について説明する。図9は、実施例5に係るNAND型フラッシュメモリ500の構成を示すブロック図である。なお、図9において、図5の符号と同じ符号は、実施例3と同様の構成を示す。図9に示すように、NAND型フラッシュメモリ500は、実施例3と比較して、第2の電源電圧パッド103の電圧を検出する電圧検出回路104をさらに備える。この電圧検出回路104は、第2の電源電圧パッド103の電圧が予め設定された基準検出値以上である場合、第2の電源電圧VccQを降圧して第2の降圧電圧VDDL1を生成して出力するように、第2の降圧回路6b1に対して、第2の制御信号S2を出力する。さらに、電圧検出回路104は、第2の電源電圧パッド103の電圧が該基準検出値未満である場合、少なくとも、第1の電源電圧Vccを降圧して第2の降圧電圧VDDL1を生成して出力するように、第2の降圧回路6b1に対して、第1の制御信号S1を出力する。この場合、電圧検出回路104は、さらに、第2の電源電圧VccQを降圧して第2の降圧電圧VDDL1を生成して出力するように、第2の降圧回路6b1に対して、第2の制御信号S2を出力するようにしてもよい。ここで、図10は、図9に示すNAND型フラッシュメモリ500の降圧回路6b1の構成の一例を示す図である。なお、図10において、図6の符号と同じ符号は、実施例3と同様の構成を示す。図10に示すように、第2の降圧回路6b1は、実施例3と比較して、第1のオペアンプOP1cに第1の制御信号S1が入力され、第2のオペアンプOP2cに第2の制御信号S2が入力されるようになっている。そして、第2の降圧回路6b1は、第1の制御信号S1に応じて、第1のオペアンプOP1cを活性化し、第1の出力トランジスタM1のオン/オフを制御する。また、第2の制御信号S2に応じて、第2のオペアンプOP2cを活性化し、第2の出力トランジスタM2のオン/オフを制御する。このオペアンプの活性化が制御される点以外は、第2の降圧回路6b1の具体的な動作は、実施例3の図7に基づいて説明した動作と同様である。なお、NAND型フラッシュメモリ500のその他の構成機能は、実施例3のNAND型フラッシュメモリ300と同様である。以上のように、本実施例5に係るNAND型フラッシュメモリ500によれば、実施例3と同様に、第2の電源電圧のドロップの影響を低減しつつ、消費電力および消費電流を低減することができる。既述の実施例5では、実施例3の変形例として、第2の電源電圧VccQの電圧に応じて、第2の降圧回路の活性化を制御する構成の一例について説明した。本実施例6においては、実施例4の変形例として、第2の電源電圧VccQの電圧に応じて、第2の降圧回路の活性化を制御する構成の一例についてについて説明する。図11は、実施例6に係るNAND型フラッシュメモリ600の構成を示すブロック図である。なお、図11において、図8の符号と同じ符号は、実施例4と同様の構成を示す。図11に示すように、NAND型フラッシュメモリ600は、実施例4と比較して、第2の電源電圧パッド103の電圧を検出する電圧検出回路104をさらに備える。実施例5と同様に、この電圧検出回路104は、第2の電源電圧パッド103の電圧が予め設定された基準検出値以上である場合、第2の電源電圧VccQを降圧して第2の降圧電圧VDDL1、VDDL2を生成して出力するように、第2の降圧回路6b1、6b2に対して、第2の制御信号S2を出力する。さらに、電圧検出回路104は、第2の電源電圧パッド103の電圧が該基準検出値未満である場合、少なくとも、第1の電源電圧Vccを降圧して第2の降圧電圧VDDL1、VDDL2を生成して出力するように、第2の降圧回路6b1、6b2に対して、第1の制御信号S1を出力する。この場合、電圧検出回路104は、さらに、第2の電源電圧VccQを降圧して第2の降圧電圧VDDL1、VDDL2を生成して出力するように、第2の降圧回路6b1、6b2に対して、第2の制御信号S2を出力するようにしてもよい。このような第2の降圧回路6b1、6b2の構成は、既述の図10に示す構成と同様である。なお、NAND型フラッシュメモリ600のその他の構成機能は、実施例4のNAND型フラッシュメモリ400と同様である。以上のように、本実施例6に係るNAND型フラッシュメモリ600によれば、実施例4と同様に、第2の電源電圧のドロップの影響を低減しつつ、消費電力および消費電流を低減することができる。本実施例7においては、第1、第2の電源電圧パッド等の具体的なレイアウトの一例について説明する。なお、以下では、実施例1のNAND型フラッシュメモリ100の構成に適用した例について説明するが、他の実施例のNAND型フラッシュメモリについても同様である。図12は、図1に示すNAND型フラッシュメモリ100の各構成のレイアウトの一例を示す図である。なお、図12において、図1の符号と同じ符号は、実施例1と同様の構成を示す。図12に示す周辺回路領域100xには、I/O回路データ入出力バッファ5と、内部電位発生回路6と、動作制御回路7と、アドレスバッファ8と、ワード線電位制御回路9と、ウェル電位制御回路10と、ソース電位制御回路11と、ベリファイ回路12と、コマンドバッファ14と、入出力パッド101と、第1の電源電圧パッド102と、第2の電源電圧パッド103と、後述の接地電圧パッドと、が配置されている。ここで、図13は、図12に示す周辺回路領域100xに注目したレイアウトの一例を示す図である。なお、図13に示す接地電圧パッド105は、図1においては省略されている。図13に示すように、周辺回路領域100xには、入出力パッド101、第1の電源電圧パッド102、第2の電源電圧パッド103、接地電圧パッド105が並んで配置されている。特に、周辺回路領域100xの中央付近および右側端部において、第1の電源電圧パッド102と第2の電源電圧パッド103とは、隣接して配置されている。これにより、第2の降圧回路6b1を、昇圧回路6dおよび第1の降圧回路6a1、6a2に近接してレイアウトする場合に、第2の電源電圧VccQを供給するための電源線の配線抵抗の低減を図ることができる。以上のように、本実施例7によれば、配線抵抗の低減を図りつつ、消費電力および消費電流を低減することができる。なお、実施形態は例示であり、発明の範囲はそれらに限定されない。