"第1のシリコン貫通ビア100fの第1の端部131を、第1の半導体チップ15の第1の側に近接する第1のダイシール125に接続するステップと、前記第1のシリコン貫通ビアの第2の端部133を、前記第1の側の反対側である前記第1の半導体チップの第2の側に近接する第2のダイシール115に接続するステップと、を含む、製造方法。前記第1のダイシールをグラウンドに電気的に接続するステップを含む、請求項1の方法。前記第1の半導体チップは静電放電ダイオード190を備え、前記方法は、前記第1のダイシールを前記静電放電ダイオードに電気的に接続するステップを含む、請求項1の方法。前記第1のシリコン貫通ビアの前記第1の端部を、前記第1の半導体チップの前記第1の側に近接する第2および第3のダイシールに接続し、前記第1のシリコン貫通ビアの前記第2の端部を、前記第1の半導体チップの前記第2の側に近接する第4のダイシールに接続するステップを含む、請求項1の方法。第2のシリコン貫通ビアの第1の端部を前記第1の半導体チップの前記第1の側に近接する第3のダイシールに接続し、前記第2のシリコン貫通ビアの第2の端部を前記第1の半導体チップの前記第2の側に近接する第4のダイシールに接続するステップを含む、請求項1の方法。導体部材160を前記第1および第2のシリコン貫通ビアの隣接する表面に接続するステップを含む、請求項5の方法。第2の半導体チップ25を前記第1の半導体チップに積層するステップを含む、請求項1の方法。前記第1のシリコン貫通ビアを前記第1の半導体チップの導通回路195に電気的に接続するステップを含む、請求項1の方法。前記第1の半導体チップのゲッタリング層330を通して前記第1のシリコン貫通ビアを横断するステップを含む、請求項1の方法。第1の半導体チップ15内に、第1の端部131および第2の端部133を含む第1のシリコン貫通ビア100iを形成するステップと、前記第1のシリコン貫通ビアの前記第1の端部とオーミック接触して第1のダイシール125を形成するステップと、前記第1のシリコン貫通ビアの前記第2の端部とオーミック接触して第2のダイシール115を形成するステップと、を含む、製造方法。前記第1のダイシールをグラウンドに電気的に接続するステップを含む、請求項10の方法。前記第1の半導体チップは静電放電ダイオード190を備え、前記方法は、前記第1のダイシールを前記静電放電ダイオードに電気的に接続するステップを含む、請求項10の方法。前記第1のシリコン貫通ビアの前記第1の端部とオーミック接触して第3のダイシールを形成し、前記第1のシリコン貫通ビアの前記第2の端部とオーミック接触して第4のダイシールを形成するステップを含む、請求項10の方法。第1および第2の端部を備えた、前記第1の半導体チップ内の第2のシリコン貫通ビアと、前記第2のシリコン貫通ビアの前記第1の端部とオーミック接触する第3のダイシールと、前記第2のシリコン貫通ビアの前記第2の端部とオーミック接触する第4のダイシールとを形成するステップを含む、請求項10の方法。前記第1および第2のシリコン貫通ビアの隣接表面間に導体部材160を形成するステップを含む、請求項14の方法。前記第1の半導体チップに第2の半導体チップ25を積層するステップを含む、請求項10の方法。前記第1のシリコン貫通ビアを前記第1の半導体チップの導通回路195に電気的に接続するステップを含む、請求項10の方法。前記第1の半導体チップにおいて前記第1のシリコン貫通ビアに接触するゲッタリング層330を形成するステップを含む、請求項10の方法。少なくとも前記第1のシリコン貫通ビアは、コンピュータ読取可能媒体内に記憶された命令を使用して形成される、請求項10の方法。第1の側と、反対側である第2の側とを有し、前記第1の側に近接する第1のダイシール125と、前記第2の側に近接する第2のダイシール115とを含む第1の半導体チップ15と、前記第1のダイシールに接続された第1の端部131と、前記第2のダイシールに接続された第2の端部133とを有する第1のシリコン貫通ビア100fと、を備える、装置。前記第1のダイシールはグラウンドに電気的に接続されている、請求項20の装置。前記第1の半導体チップは、前記第1のダイシールに電気的に接続された静電放電ダイオード190を備える、請求項20の装置。前記第1の側に近接し、前記第1のシリコン貫通ビアの前記第1の端部に接続された第3のダイシールと、前記第2の側に近接し、前記第1のシリコン貫通ビアの前記第2の端部に接続された第4のダイシールとを備える、請求項20の装置。前記第1の側に近接する第3のダイシールと、前記第2の側に近接する第4のダイシールと、前記第3のダイシールに接続された第1の端部および前記第4のダイシールに接続された第2の端部を有する第2のシリコン貫通ビアとを備える、請求項20の装置。前記第1および第2のシリコン貫通ビアの隣接表面に接続された導体部材160を備える、請求項24の装置。前記第1の半導体チップに積層された第2の半導体チップ25を備える、請求項20の装置。前記第1の半導体チップは、前記第1のシリコン貫通ビアに電気的に接続された導通回路195を備える、請求項20の装置。前記第1の半導体チップにおいて前記第1のシリコン貫通ビアと接触するゲッタリング層330を備える、請求項20の装置。第1の側と、反対側の第2の側とを有し、前記第1の側に近接する第1のダイシール125と、前記第2の側に近接する第2のダイシール115とを含む第1の半導体チップ15と、前記第1のダイシールに接続された第1の端部131と、前記第2のダイシールに接続された第2の端部133とを有する第1のシリコン貫通ビア100iと、を備える、コンピュータ読取可能媒体に記憶された命令で実現される、装置。本発明の実施形態の一態様により、第1の半導体チップの第1の側に近接する第1のダイシールに第1のシリコン貫通ビアの第1の端部を接続することを含む製造方法が提供される。第1のシリコン貫通ビアの第2の端部は、第1の側の反対側である第1の半導体チップの第2の側に近接する第2のダイシールに接続される。本発明の実施形態の別の態様により、第1の半導体チップ内に第1のシリコン貫通ビアを形成することを含む製造方法が提供される。第1のシリコン貫通ビアは第1の端部と第2の端部を含む。第1のダイシールは、第1のシリコン貫通ビアの第1の端部とオーミック接触して形成される。第2のダイシールは、第1のシリコン貫通ビアの第2の端部とオーミック接触して形成される。本発明の実施形態の別の態様により、第1の側と反対側の第2の側を有する第1の半導体チップを含み、第1の側に近接する第1のダイシールと第2の側に近接する第2のダイシールとを含む装置が提供される。第1の半導体チップは、第1のダイシールに接続された第1の端部と、第2のダイシールに接続された第2の端部とを有する第1のシリコン貫通ビアも含む。本発明の実施形態の別の態様により、第1の側と第2の対向する側とを有する第1の半導体チップを含み、第1の側に近接する第1のダイシールと、第2の側に近接する第2のダイシールとを含む装置が提供される。第1の半導体チップは、第1のダイシールに接続された第1の端部と、第2のダイシールに接続された第2の端部とを有する第1のシリコン貫通ビアも含む。この装置は、コンピュータ読取可能媒体内に記憶された命令で具現される。本発明の上記および他の利点は、以下の詳細な説明を読み、以下の図面を参照すると明らかになる。1以上の半導体チップを含む半導体チップデバイスの様々な実施形態が、本明細書において示されている。1例では、前側のダイシールと後側のダイシールとの間に接続された複数のTSVを備える少なくとも1つの半導体チップを含む。複数のTSVは、半導体チップに対して機械的強度を向上させ、接地および他の電流用の電気的経路としての役目を果たすことができる。以下でさらに詳細に説明される。以下の図面においては、2以上の図で同一の要素が表示される場合には、通常は参照番号が繰り返される。ここで、図面、特に図1を参照すると、回路基板20上に実装された半導体チップ15を含む半導体チップデバイス10の例示的実施形態の分解斜視図が示される。半導体チップ15は、1以上の他の半導体チップを有するように適合される。他の半導体チップの1つは符号25として示され、積層された配設で半導体チップ15の上に実装される。半導体チップ15は、導電性ピラー、はんだ継手または他の種類の相互接続物であってもよい複数の相互接続構造によって、回路基板20と電気的に結合してもよい。図示された実施形態においては、半導体チップ15は、回路基板20の対応するはんだ構造物30へ冶金的に結合する半導体チップの各々のはんだ構造物不可視から構成されてもよい複数のはんだ継手によって、回路基板20と電気的に結合してもよい。さらに、回路基板20は、複数の入力/出力構造物によって、別の回路基板または他のデバイス等の他の電子デバイスと電気的に結合してもよい。図示された実施形態においては、入力/出力構造物は、はんだボール35の配列から構成される。しかし、当業者は、ピングリッド配列、ランドグリッド配列、または他の種類の相互接続構造物等の他の種類の相互接続構造物も同様に使用できることを理解するであろう。本明細書で開示される半導体チップ15の例示的構造物は、特定の電子機能に依存しない。したがって、半導体チップ15および半導体チップ25は、例えば、マイクロプロセッサ、グラフィックプロセッサ、複合マイクロプロセッサ/グラフィックプロセッサ、特定用途向け集積回路、メモリデバイス、レーザ等のアクティブオプティカルデバイス、パッシブオプティカルデバイス等の電子装置内に使用される多様な異なる種類の回路デバイスのいずれかであってもよく、シングルまたはマルチコアであってもよく、あるいは追加ダイスとともに横方向に積層されてもよい。さらに、半導体チップ15および半導体チップ25の一方または両方は、複数の論理回路付き、または無しのインターポーザとして構成されてもよい。つまり、チップという用語はインターポーザを含む。半導体チップ15および半導体チップ25は、シリコンまたはゲルマニウム等のバルク半導体、あるいはシリコンオンインシュレータ材料等のインシュレータ材料上の半導体、他のチップ材料、またはインシュレータ材料から構築されてもよい。本明細書で開示される半導体チップ15の例示的構造物は、特定の電子回路基板機能に依存しない。すわなち、回路基板20は、半導体チップパッケージ基板、回路カード、または実質的に任意の他の種類のプリント回路基板であってもよい。回路基板20にモノリシック構造を使用できるが、さらに典型的な構成ではビルドアップ設計を利用する。この点では、回路基板20は、1以上のビルドアップレイヤーが上部に形成され、追加の1以上のビルドアップレイヤーが下部に形成される中央コアから構成されてもよい。コア自体は1以上のレイヤーのスタックから構成されてもよい。半導体チップパッケージ基板として実装される場合には、回路基板20内のレイヤーの数は4から16以上まで変化することができるが、4未満の数を使用してもよい。同様に、いわゆるコアレス設計も使用してもよい。回路基板20のレイヤーは、金属相互接続部が組み込まれている様々な周知のエポキシ材料等の絶縁材料から構成されてもよい。ビルドアップ以外のマルチレイヤー構成を使用することができる。任意選択的に、回路基板20は、パッケージ基板または他のプリント回路基板に適切な周知のセラミックまたは他の材料からなってもよい。半導体チップ15,25、ならびに、例えば、他の回路基板等の別のデバイスとの間の電源、接地、および信号伝達を提供するために、回路基板20には、多くの導体トレースおよびビア、ならびに他の構造物不可視が設けられる。回路基板20は、図示されているボールグリッド配列等の入力/出力配列により、別のデバイス図示せずへ電気的に接続されてもよい。ボールグリッド配列は、各々のボールパッド図示せずに冶金的に結合される上記複数のはんだボール35を含む。ボールパッド図示せずは、複数の相互接続トレースおよびビアならびに図示されていない他の構造によって回路基板20内の種々の導体パッドに相互接続される。半導体チップ15の更なる詳細は、断面2-2で得られる図1の断面図である図2と併せて説明される。上記で簡単に説明したように、半導体チップ15は、回路基板20の相互接続された構造物30と冶金的に接合するように設計された複数の入力/出力構造物を含んでもよい。これらの例示的な相互接続構造物の数種は見えていて、複数のはんだバンプ40a,40b,40c,40d,40eから構成されてもよい。はんだバンプ40a,40b,40c,40d,40eは、鉛フリーまたは鉛系はんだ等の様々な種類のはんだからなってもよい。適切な鉛フリーはんだの例は、錫-銀約97.3Sn、2.7Ag、錫-銅約99Sn、1Cu、錫-銀-銅約96.5Sn、3Ag、0.5Cu等を含む。鉛系はんだの例は、共晶比率において、または共晶比率付近等で錫-鉛はんだを含む。上記で説明されたように、はんだバンプ40a,40b,40c,40d,40eは、所望に応じて、導電性ピラーまたは他の種類の相互接続構造物に置き換えられてもよい。ここでは、はんだバンプ40a,40b,40c,40d,40eは、それぞれバンプ下金属UBM45a,45b,45c,45d,45eに連結される。UBM金属構造45a,45b,45c,45d,45eは、絶縁材のモノリシックまたはラミネートフィルムであってもよい不動態構造50上およびこの内部で形成される。さらに、UBM構造45a,45b,45c,45d,45eは、導体構造またはパッド55a,55b,55c,55d,55eに接続される。導体パッド55a,55b,55c,55d,55eは、中間誘電および金属層図示せずの複数の交互層を含む金属層60の一部を実際に形成する導体パッドから構成されてもよい。導体55a,55b,55c,55d,55eならびに金属層60は縮尺通りに示されていないので、図2は多少概略的な性質のものであることが理解されるべきである。いずれの場合にも、金属層60に使用される中間誘電層図示せずは、周知の二酸化ケイ素、他の種類のケイ酸塩ガラス、低K誘電フィルム等から構成されてもよい。層60内の金属構造、ならびに導体パッド55a,55b,55c,55d,55eならびにUBM構造45a,45b,45c,45d,45eは、銅、銀、ニッケル、プラチナ、金、アルミニウム、パラジウム、またはこれらの合金もしくはラミネート等の種々の導体からなってもよく、メッキ、プラズマ支援等によるもしくはこれによらない化学蒸着CVD、化学エッチングレーザーアブレーション等によるリソグラフィー等の周知の材料配置およびパターン化技術により形成されてもよい。半導体チップ15は、バルク半導体階層または層65と、多くのトランジスタ、コンデンサおよび他の回路デバイスが形成されてもよいデバイス階層または層70と、金属階層または層60とを有し得る多層構造である。金属層60は、デバイス層70上に連続的にビルドアップされる中間誘電体層の間に挟み込まれる一連の金属層として形成されてもよい。半導体チップ15は、半導体チップ25等の他の半導体チップを上部に積層するように設計されてもよいので、裏側の金属スキームが提供される。この点では、再分配層RDL75は半導体層65の上に形成されてもよい。RDL75は、同じレベルまたは異なるレベルであってもよい1以上のRDL金属構造80と織り合わされたビルドアップまたは別の方法により堆積された絶縁材料の1つ以上の層のモノリシックまたはラミネート構造であってもよい。RDL75の上には、絶縁または不動態層85および複数の入力/出力構造90が設けられてもよい。不動態層85は、モノリシックまたはラミネートの複数の絶縁フィルムであってもよく、本明細書の他の場所に記載される不動態構造層50と同じ種類の材料からなってもよい。入力/出力構造90は、導電性ピラー、パッド、はんだ継手等であってもよく、図1に記載される半導体チップ25との電気的インターフェースを確立するために使用される。相互接続構造90は、銅、銀、ニッケル、プラチナ、金、アルミニウム、パラジウム、これらの合金またはラミネート、はんだ等の種々の導体からなってもよい。RDL構造80は、1以上の相互接続構造90に接続されてもよい。半導体チップ15の対向する側95,97間には、より具体的にはRDL構造80と、導体パッド55a,55b,55c,55d,55eとの間には、導電経路を確立するために、複数のTSV100a,100b,100c,100d,100eが半導体層65内に形成されており、各TSVは、デバイス層70および金属層60を通して延在し、RDL構造80を導体パッド55a,55b,55c,55d,55eに接合するようにしてもよい。更なるTSV100f,100g,100h,100iが同じ層または階層60,65,70内に形成されてもよく、以下でさらに詳細に説明される様々な有用な機能を提供してもよい。すなわち、TSV100a,100b,100c,100d,100eは、従来のチップ貫通相互接続の役割を果たしてもよい。構造的に言えば、TSV100a等の所与のTSVの端部105は、対応する導体パッド55と接触し、TSV100aの対向端部110はRDL構造80の1つと接触する。半導体層65は、シリコン以外の材料からなってもよく、二酸化ケイ素、テトラエチルオルトシリケート等の絶縁材料からなってもよいという点で、TSVおよび半導体という用語は本明細書では総称的に使用されることが理解されるべきである。本明細書で開示される全ての導体構造のように、TSV100a,100b,100c,100d,100e,100f,100g,100h,100iは、20の倍数、数100、またはそれ以上の数になってもよく、銅、タングステン、グラフェン、アルミニウム、プラチナ、金、パラジウム、これらの合金等の様々な材料からなってもよい。クラッド構造が望まれる。この具体的実施形態においては、半導体チップ15には、前側ダイシール115,120、ならびに後側ダイシール125,130が設けられてもよい。前および後という用語は多少恣意的なものである。前側および後側ダイシール115,120,125,130は、図2においてコラム状の構造として表示されるが、当業者は、ダイシール115,120,125,130が実際には半導体チップ15の周辺に延在するフレーム状構造として構成されてもよいことを理解するであろう。これらの構造的態様は、後の図に示される。前側ダイシール115,120は金属層60で製作されてもよく、以下でさらに詳細に説明されているように、種々の金属層および金属層60内の中間誘電体層と同じビルドアップ形態で製作されてもよい。後側ダイシール125,130は、同様に、同じ種類の導体材料蒸着、誘電体材料蒸着およびRDL75を製作するために使用されるパターン化技術を使用して、RDL75内に製作されてもよい。TSV100f,100g,100h,100iは、前側および後側ダイシール115,120,125,130と接触した状態で、半導体チップ15内に形成されてもよい。多くの異なる種類の配設が考えられる。この例示的実施形態においては、TSV100f,100iは、前側ダイシール115と後側ダイシール125との間で接続されてもよく、かつ、TSV100g,100hは、前側ダイシール120と後側ダイシール130との間で接続されてもよい。構造的に言えば、TSV100f等の所与のTSVの端部131は前側ダイシール115と接触し、TSV100fの反対側の端部133は後側ダイシール125と接触する。周辺に位置するTSV100f,100g,100h,100iは多くの機能を果たしてもよい。試験および実際の作動の両方に関連する熱サイクル中には、半導体チップ15は曲げモーメントM1およびM2を受ける場合がある。ダイシール115,120,125,130に接続された周辺TSV100f,100g,100h,100iは、半導体チップ15を強化し、両モーメントM1およびM2による曲げに抵抗する。さらなる利点が以下で説明される。破線楕円135によって囲まれる図2の部分は、図14において拡大して示され、本明細書で説明されるダイシール115,120,125,130の例示的な構造的特徴を説明するために使用される。断面3-3で得られる断面図であって、図1に記載される半導体チップの断面図である図3を参照することで、半導体チップ15のさらなる詳細が理解され得る。図2において見えていたTSV100a,100b,100c,100d,100e,100f,100g,100h,100iは、図3が図2の断面に対して実質的に垂直な断面であるものの、図3においても見えることに留意する。断面3-3の位置のために、半導体層65は断面で示されるが、上記の前側ダイシール115,120は半導体層65によって分かりにくくなっているので、仮想線で示される。上記で説明されたように、前側ダイシール115,120は、図3に示されるように、半導体チップ15の全周に延在する実質的なフレーム状構造のようにと同様に構成され、これにより従来の亀裂止め機能を提供してもよい。実際に、図3に示されていない後側ダイシール125,130は、前側ダイシール115,120について示されているように、同じ種類のフレーム状構造を有してもよいことが理解されるべきである。最外ダイシール115に接続されるTSVの数は、実際には多くてもよい。これらの追加TSVはまとめて140の番号が付けられ、ダイシール115と同じフットプリントをたどってもよい。内側の前側ダイシール120に接続されるTSVの数もずっと多くてもよく、まとめて145の番号が付けられ、同様にダイシール120のフットプリントをたどってもよい。TSV100a,100b,100c,100d,100e、およびまとめて150の番号が付けられる追加のTSV等のチップ貫通相互接続用に予定されたTSVの配設は、半導体チップ15の内部接続要件に応じて、実質的に無限数の構成で配設されてもよい。TSV100f,100g,100h,100i、またその相手側TSV140および145は、上記で開示された曲げ補強に加えて、半導体チップの種々の機能を果たしてもよい。様々なTSV100f,100g,100h,100i,140,145が果たす技術的機能の1つは、半導体チップ15の内部部分155へ向かう亀裂伝搬に対する散在バリヤを提供するという亀裂止めの役割である。しかし、また以下でより詳細に検討されるように、TSV100f,100g,100h,100i,140,145は、同様に種々の他の機能も提供してもよい。周辺に配置されたTSVの亀裂止め能力は、TSV部材、またはバーの追加により、さらに向上される場合がある。ダイシールに接続された周辺TSVだけでなく、多重TSVバーも組み込んだ半導体チップ15′の例示的実施形態は、図3と同様の断面図であるが、この代替の例示的な半導体チップ15′の断面図である図4を参照して理解され得る。ここでは、半導体チップ15′は本明細書の他の記載にて説明されている前側ダイシール115,120を含んでもよい。さらに、複数のTSV140は本明細書の他の記載にて説明されているようにダイシール115に接続されてもよく、複数のTSV145は本明細書の他の記載にて説明されているようにダイシール120に接続されてもよい。ただし、ダイシール115に接続されるTSV140のうちいくつかまたは全ては、TSV部材またはバー160によって、ダイシール120に接続されるTSV145の1つに対して横方向に接続されてもよい。TSVバー160は、多数の異なる種類の配設において隣接するTSV140と145との間で接続されてもよい。例えば、半導体チップ15′の片側165に近接するTSVバー160のうちいくつかはジグザグパターンで接続されてもよく、同じ側165に近接する他のものは平行な配列に配置されてもよい。所望される場合TSV140の全てを隣接するTSV145に接合するために、TSVバー160を使用することができることが理解されるべきである。TSVバー160の数本または全てはアーチ形状とすることさえもできる。ここで、断面5-5で得られる図4の断面図である図5を参照して、TSVバー160の例示的な構造が理解され得る。図5を参照する前に、断面5-5は半導体チップ15′の側170に近接するTSV160のうち1つを通過することに留意するべきである。このような背景に伴って、図5に注目する。ここでは、TSV140,145の2つのTSVと、介在するTSVバー160と同様に、ダイシール115および120は断面で表示される。断面5-5は基本的に半導体チップ15′の厚さ方向に向いているので、例えば、半導体チップ15と共通する、半導体層65、デバイス層70、金属層60、不動態層50、RDL75、ならびに後側ダイシール125,130、さらに不動態層85等の構造的特徴も同様に見えている。従来の意味の円筒または丸型部材のバーではないTSVバー160はTSV140および145の間に延在し、異なるクロスハッチングで示されるが、実際には、TSV140および145と同じ材料からなってもよく、同時に形成されてもよいことに留意する。したがって、TSVバー160は、実際には、更に円形断面に反して、ほぼ長方形断面のピラー状の形状となってもよい。しかし、当業者には、TSVバー160の実際のフットプリントは様々な形状をとってもよいことが理解されるであろう。図2に記載される半導体チップの例示的実施形態においては、所与の周辺TSV、例えば、TSV100aは、前側ダイシール115と後側ダイシール125との間で接続され、別の分離したTSV100bは、前側ダイシール120と後側ダイシール130との間で接続される。しかし、行き渡っているリソグラフィーおよび材料配置工程の大きい柔軟性のために、所与のTSVは半導体チップの片側の2以上のダイシールおよび反対側の2以上のダイシールに接続されるように、TSVサイズおよび構成が調整されてもよい。この点に関して、ここでは、図2と同様の断面図であるが、半導体チップ15′′の代替の例示的実施形態を示す図6に注目する。半導体チップ15′′は、図2に記載される半導体チップ15と実質的に同一であってもよいので、両方の実施形態に共通する同一の特徴には別々には番号が付けられていない。しかし、前側ダイシール115,120、ならびに後側ダイシール125,130には番号が付けられていることに留意する。この具体的実施形態においては、大きいフットプリントのTSV175が前側ダイシール115と120との間、および後側ダイシール125と130との間に接続されてもよく、また別の大きいフットプリントのTSV180が前側ダイシール115と120との間、および後側ダイシール125と130との間に接続されてもよい。実際には、TSV175,180は、本明細書で説明される他の実施形態の周辺TSVと同じ程度の多さで半導体チップ15′′の全周に延在してもよい。このような周辺TSVは、半導体チップの対向する側のダイシール間に接続されるという構造的長所に加えて、多くの他の関連機能を提供するために用いられうる。この点に関して、図2と同様の断面図であるが、半導体チップ15′′′の代替の例示的実施形態を示す図7に注目する。半導体チップ15′′′は、以下で説明される数か所の大きな例外があるが、基本的には図2を参照して説明した半導体チップ15と同一である。したがって、半導体チップ15′′′と半導体チップ15との両方に共通する構造的特徴は、図7においては別々には番号が付けられていない。しかし、明確にするために、前側ダイシール115,120、後側ダイシール125,130は、周辺TSV100f,100g,100h,100iと同様に番号が付けられている。この例示的な実施形態は、周辺TSVによって果たされる場合がある数種の電気的機能を示す。この点に関しては、前側ダイシール115,120の一方または両方、ならびにこの例においては、ダイシール120は、チップグラウンド185に接続されてもよい。半導体チップ15′′′の周囲のTSV100gおよびTSV100gと同様の他のもの図示せずもダイシール130へ接続されるので、静電放電または他の不要な電流が、半導体チップ15′′′の片側97からチップグラウンド185へと導かれる場合がある。追加の任意選択的な特徴は、ダイシール115,120の1以上の電気的接続に関係し、この例では、静電放電ダイオード190へのダイシール120の接続である。ここでも、TSV100hは、ダイシール120,130の両方に接続されているので、ESDまたは他の発生源によるスプリアス電流が安全にESDダイオード190へ誘導されてもよい。チップグラウンド185とESDダイオード190との両方は、所望に応じて、金属層60内またはデバイス層70内においても別の構造として製作されてもよい。ESDダイオード190は、ESD保護を提供するのに充分なサイズの周知のpnおよびnp接合ダイオードとして構築されてもよく、予想されるどのような電流にも対応できる多数のダイオードからなってもよい。周辺TSV100f等の周辺TSVは、電気的経路としての役目を果たすことができるので、亀裂を検出する補助となる追加の電気的機能を果たしてもよい。例えば、導通回路195は、デバイス層70内に組み込まれてもよく、また論理的観点から、単に周知の種類の導通試験機として構成されてもよい。導通回路195は、電気的にTSV100fに電気的に接続されてもよく、これにより、ダイシール115,125の両方に電気的に接続されてもよい。TSV100fに近接する半導体層65内で伝搬する亀裂が、TSV100fおよび/またはTSV100fに近接するダイシール115,125の部分を破壊するほど激しい場合には、このような破壊により、導通回路195によって検出される開回路をもたらす場合がある。したがって、導通回路195が開状態を検出する場合はいつも、検出結果は問題となる亀裂を反映する場合がある。ここで、図8,9,10,11,12,13、ならびに処理の予備段階での半導体チップ15の断面図である図8を最初に参照することにより、複数のTSVを形成するための例示的な工程が理解され得る。この段階では、デバイス層70は、複数の周知の処理ステップを使用して製作されている。金属層75も完全に、もしくは部分的に形成されてもよく、またはTSV形成前に形成されてもよい。この時点では、半導体チップ15は、図2に示されるTSVおよびRDL75の形成後の最終厚さより大きい、半導体層65によって主に占められる厚さZを有する。この時点で、適切なリソグラフィーマスク200が金属層60に適用され、リソグラフィーによりパターン転写されて引き続き形成されるTSV100a,100b,100c,100d,100e,100f,100g,100h,100iの所望の配置に対応する開口部200a,200b,200c,200d,200e,200f,200g,200h,200iを作成してもよい。マスク200は、周知のフォトレジスト材料からなってもよく、ポジティブまたはナガティブトーンとすることができる。任意選択的に、非接触または硬質マスクでも使用できる。ここで図9を参照すると、マスク200のパターン化の後では、半導体層65内に深いトレンチを形成するために、材料除去工程が使用されてもよい。トレンチには、210a,210b,210c,210d,210e,210f,210g,210h,210iの番号が付けられている。トレンチ210a,210b,210c,210d,210e,210f,210g,210h,210iは、プラズマ支援有り、または無しの化学的エッチング処理または他の材料除去技術により形成されてもよい。過剰な加熱を避けるように注意すべきであるが、レーザーアブレーションを使用することも可能である。当然ながら、マスク200内の開口部200a,200b,200c,200d、200e、200f、200g、200hおよび200iは、最終的に形成されたトレンチ210a,210b,210c,210d,210e,210f,210g,210h,210iのための所望のフットプリントを有するようにパターン化される。後で形成されるTSVの組成に応じて、半導体層65への接着を容易にし、TSVの原子、分子またはさらに大きい部分が半導体層65およびデバイス層70内へ移動するのを防止するために、トレンチ210a,210b,210c,210d,210e,210f,210g,210h,210i内にライナーフィルムを塗布する必要があり得る。図10は、さらに大きい拡大率で示されるトレンチ210fの断面図である。ライナー層230は、トレンチ210f内に形成されており、トレンチ210fの側壁だけでなく、デバイス層70および金属層60の側壁もコーティングしてもよい。ライナー層230は、二酸化ケイ素等の様々な材料からなってもよい。プラズマ支援有り、または無しの周知のCVD技術は、ライナー層230を付着させるために使用されてもよい。図9に示される他のトレンチ210a,210b,210c,210d,210e,210f,210g,210h,210iに関して、同じ技術が使用されてもよい。図9に示されるマスク200は、灰化、溶液剥離等により、または非接触マスクが使用される場合には、リフトオフにより、ライナー層230の形成の前または後で除去されてもよい。図8および9に示されるエッチングマスク200の除去の後で、TSV100a,100b,100c,100d,100e,100f,100g,100h,100iは、図11に示されるように、各々のトレンチ210a,210b,210c,210d,210e,210f,210g,210hおよび210i内に形成されてもよい。本明細書の他の場所で記載されているように、TSV100a,100b,100c,100d,100e,100f,100g,100h,100iは、所望により、完全形成コラムまたは環状TSVとして、各々のトレンチ200,205,210,215,220,225内に形成されてもよい。メッキ工程は単一ステップのバイアスメッキ工程であってもよいし、または所望により、後にバイアスメッキ工程が続く非バイアスシード層メッキ工程であってもよい。TSV100a,100b,100c,100d,100e,100f,100g,100h,100iが、後で形成されるRDL75図2に示す内の構造物とオーミック接触を確立できるようにするために、図12に示されるように、半導体層65は薄く形成されてもよい。ここでは、半導体層65の部分235は化学機械平坦化CMPにより有利に除去されてもよいが、CMPと併せて、またはCMPの代わりに、他の材料除去技術も使用することができる。露出したTSV100a,100b,100c,100d,100e,100f,100g,100h,100iを備えた薄い半導体チップ15が図13に示される。露出したTSV100a,100b,100c,100d,100e,100f,100g,100h,および100iを備えている、図2に示されるRDL75は、RDL75の複雑さに応じて、多重層にわたって効果がある周知の絶縁材料堆積および導体材料堆積、ならびにパターン化技術を使用して、製作されてもよい。同様に、不動態構造85および相互接続構造90の製作が、RDL75の形成の後に続いてもよい。特にCMPが使用される場合の、図12に示される材料除去工程により、窪み、削り溝および掻き傷等のある種の表面欠陥がもたらされる場合がある。このような表面欠陥により、亀裂形成を生じ得る局部的な応力集中を高度に生成する、急激に変化する表面が形成され得る。したがって、このような表面欠陥を滑らかにするために、後の薄化エッチング工程を実施することが望ましい場合がある。例えば、層65の1ミクロンの数分の一程度を除去するために、湿式エッチングを使用してもよい。緩衝HFスピンエッチング等のシリコンまたは層65を構成することとなるいずれかの材料をエッチングするために適した周知の湿潤エッチング液を使用してもよい。再度、図1を参照すると、半導体チップ25は、半導体チップ15の上に積層され、さらに使用されるチップ間インターフェースに応じて、はんだリフロー、圧縮結合または他の技術によって半導体チップ15と電気的に接続されてもよい。必要に応じて、半導体チップ25を、半導体チップ15の上にウェハレベルで、またはダイレベルで積層される可能性があることを、当業者は理解するであろう。半導体チップ15,25は単独で、またはまとめて回路基板20へ装着されてもよい。上記で説明したように、図2の破線の楕円135は後側のダイシール125の小さい部分を囲んでいる。楕円135内の部分は図14で拡大して示されている。図2の破線の楕円135がこの位置になっているので、TSV100iの小さい部分、半導体層65、不動態層85、およびダイシール125の上記の小さい部分が見えている。本明細書の他の場所に記載されたように、本明細書で開示されるダイシールのいずれかは、導電性ビアによって相互接続される複数の積層導体構造として製作されてもよい。本実施例において、またTSV100iから上へ進んで現われるダイシール125の部分は、1対の導電性ビア240、導体トレース245、他の対のビア250、他の導体トレース255、他の対のビア260、他の導体トレース265、最後の対のビア270、および最後の導体トレース275から構成されてもよい。ビア240,250,260,270,導体245,255,265,275は、中間誘電フィルム280,285,290,295が組み入れられている積層された配設内に形成されてもよい。ビア240,250,260,270、ならびに導体構造245,255,265,275の数および配設は、大幅に変化してもよい。ここで、半導体層65、デバイス層70および金属層60を貫通するTSV100f′の代替の例示的な実施形態の断面図である図15に注目する。ここでは、TSV100f′はクラッド配設をとってもよく、したがって、ジャケット300およびポリマーコア305から構成されてもよい。ジャケット300は、銅、タングステン、グラフェン、アルミニウム、プラチナ、金、パラジウム、これらの合金等からなってもよい。ポリマーコア305は、所望により、導電または非導電でもよい種々のポリマーからなってもよい。実施例には、Namics119、周知のエポキシ等が挙げられる。これらの、所謂、環状TSVは、メッキ工程中の厳重に管理された電場の生成によって慎重に調整されたメッキによって形成することができる。所与の半導体チップのTSVのいずれか、または全てが、上記のように配設されてもよい。上記の具体的実施形態においては、種々のTSVは上部から下部までの連続構造として製作される。しかし、TSV用に多段構造が使用可能であることを、当業者は理解するであろう。この点に関して、図15と同様の断面図であるが、半導体層65、デバイス層70および金属層60を貫通するTSVの代替の例示的な実施形態の断面図である図16に注目する。ここでは、TSV100f′′は積層セグメント310および315を含んでもよい。積層セグメント310および315の数および配列は変化してもよい。所与の半導体チップのTSVのいずれか、または全てが、上記のように配設されてもよい。開示された実施形態のいずれかでは、TSVを1以上のダイシールへ接続することの有益な態様と、半導体チップの一部から他の部分への不要な不純物の転換を補助し得る追加の有用な特徴とを組み合わせてもよい。この点に関して、半導体チップ15′′′′の代替の例示的な実施形態の断面である図17に注目する。半導体チップ15′′′′は、実質的に図1および2に記載される半導体チップ15と同一であってもよく、明らかな例外があるが、本明細書の別の場所で説明されている。したがって、不動態層50、金属層60、半導体層65、デバイス層70、TSV100f,100g,100h,100i、ならびにダイシール115,120,125,130のいくつかは番号が付けられているが、一方で、図2において番号が付けられているエレメントの多くは、図示の簡略化のために、図17においては繰り返されていない。この例示的な実施形態では、半導体チップと、TSVからダイシールへの接続とを用いて何がなされ得るかを具体的に示している。ここでは、ゲッタリング層330を、TSV100a,100b,100f,100gのうち1つ以上が横切るように半導体チップ15′′′′内に形成してもよい。特に、周辺TSVダイシール100f,100g,100h,100iにとっては、ゲッタリング層330を横切ることが望ましい。技術的目的は、ダイシール115,120,125,130のうち1つまたは他のものに近接する半導体チップ15′′′′に侵入する場合がある、アスタリスク335によって概略的に示される不純物の選択的移動を容易にすることである。このような不純物は、TSV100f,100g,100h,100iに下方向または上方向に沿って、ダイシール115,120,125,130からゲッタリング層330へ離され、すなわち、両方とも不純物の汚染影響を比較的受け易いデバイス層70および金属層60から離される。典型的な種類の不純物335には、ナトリウム、カリウム、鉄および同様な種類のイオンが挙げられる。半導体チップ15′′′′内にゲッタリング層330を作成するために、様々な技術が使用されてもよい。1つの例示的な実施形態においては、図18に記載されるように、半導体チップ15上で鉄インプラントが実施されてもよい。ここでは、半導体チップ15′′′′は、図17に記載される方向から上下逆に記載され、種々のTSV100f,100g,100h,100i、金属層60およびデバイス層70の形成前のものであって、かつ半導体層65が初期の厚さZから薄くされる前のものである。図17に示される後で形成されたデバイス層70の場所は338の番号が付けられる。インプラントされた種340は、酸素または他の周知のゲッタリング種であってもよい。インプラントの目的は、半導体チップ15の半導体層65の格子構造の付随的な崩壊とともに格子間酸素または他の種を確立することである。鉄のインプラントには、種々のパラメータが使用されてもよい。この例示的な実施形態においては、約1E16から1E17cm-2の用量で、また約100から120KeVのエネルギーで、インプラントが実施されてもよい。問題なくデバイス層70が容易に形成されることを可能にするように、充分な深さでゲッタリング層330のピーク濃度を位置決めするために、インプラントのエネルギーが調整されるべきである。半導体チップの電導性を変更する種が局部的に調整可能である場合には、酸素または恐らくはボロンあるいはリン等の適切な不純物の雰囲気に付随して発生する材料の選択的エピタキシャル成長による等のインプラント以外の方法によってゲッタリング層330を形成することも可能かもしれない。所定位置にゲッタリング層330があると、図19に記載されるように、デバイス層70が製作されてもよい。ここでも、デバイス層70の製作は、多数の論理回路およびコンポーネントであってもよいものを製作するために必要な、20の数倍、数百、それ以上の異なる処理ステップが関与する場合があることを当業者は理解するであろう。デバイス層70の形成に続いて、他の例示的実施形態のために、本明細書のいずれかに記載される技術を使用して、図17に記載される半導体層65および他のコンポーネント内にTSV100f,100g,100h,100iを作成するために、半導体チップ15′′′′がさらに処理されてもよい。本明細書において開示される例示的な実施形態のいずれかは、例えば、半導体、磁気ディスク、光ディスクまたは他の記憶媒体等のコンピュータ読取可能媒体に配置される命令、またはコンピュータデータ信号としての命令で、実現されてもよい。命令またはソフトウェアは、本明細書に開示される回路構造を合成し、かつ/またはシミュレーションする能力があってもよい。例示的な実施形態においては、CadenceAPD、Encore等の電子設計自動化プログラムが、開示された回路構造を合成するために使用されてもよい。開示された回路構造を製作するために、結果的に発生するコードが使用されてもよい。本発明は様々に修正され、かつ代替の形式にされやすいかもしれないが、特定の実施形態が図面の実施例により示され、本明細書において詳細に説明された。しかし、本発明は開示される特定の形式に限られることを意図されていないことが理解されるべきである。むしろ、本発明は、以下に添付される特許請求の範囲によって定義される本発明の精神および範囲内に入る全ての修正、等価および代替を対象とする。"