半導体素子レベルの回路シミュレーション用のネットリストを、論理を構成する複数の駆動回路に分割するネットリスト分割部と、前記複数の駆動回路のそれぞれに含まれるMOSトランジスタのゲート長およびゲート幅からゲートサイズを算出するゲートサイズ算出部と、前記複数の駆動回路のそれぞれによって駆動される後段の素子の負荷容量を算出する負荷容量算出部と、算出されたゲートサイズおよび算出された負荷容量に基づいて、前記複数の駆動回路のそれぞれに対するファンアウトを算出するファンアウト算出部と、を備えていることを特徴とする、回路設計検証装置。前記ネットリストに含まれるトランスファーゲートを抽出するトランスファーゲート抽出部をさらに備え、前記負荷容量算出部は、前記複数の駆動回路のそれぞれと、前記複数の駆動回路のそれぞれによって駆動される後段の素子との間に、抽出されたトランスファーゲートが接続されている場合には、該後段の素子に対する負荷容量に該トランスファーゲートの拡散層容量を組み入れることを特徴とする、請求項1に記載の回路設計検証装置。前記ゲートサイズは、インバータ換算のゲートサイズであることを特徴とする、請求項1または2に記載の回路設計検証装置。算出されたファンアウトを所定の閾値によってフィルタリングして出力する出力部を備えていることを特徴とする、請求項1ないし3のいずれか1項に記載の回路設計検証装置。半導体素子レベルの回路シミュレーション用のネットリストを、論理を構成する複数の駆動回路に分割する工程と、前記複数の駆動回路のそれぞれに含まれるMOSトランジスタのゲート長およびゲート幅からゲートサイズを算出する工程と、前記複数の駆動回路のそれぞれによって駆動される後段の素子の負荷容量を算出する工程と、算出されたゲートサイズおよび算出された負荷容量に基づいて、前記複数の駆動回路のそれぞれに対するファンアウトを算出する工程と、を含むことを特徴とする、設計回路検証方法。前記ネットリストに含まれるトランスファーゲートを抽出する工程と、前記複数の駆動回路のそれぞれと、前記複数の駆動回路のそれぞれによって駆動される後段の素子との間に、抽出されたトランスファーゲートが接続されている場合には、該後段の素子に対する負荷容量に該トランスファーゲートの拡散層容量を組み入れる工程と、を含むことを特徴とする、請求項5に記載の設計回路検証方法。前記ゲートサイズは、インバータ換算のゲートサイズであることを特徴とする、請求項5または6に記載の設計回路検証方法。算出されたファンアウトを所定の閾値によってフィルタリングして出力する工程を含むことを特徴とする、請求項5ないし7のいずれか1項に記載の設計回路検証方法。以下の分析は、本発明者によってなされたものである。特許文献1および特許文献2に記載されたシステムは、NAND回路、NOR回路のように、構成が決まった特定の回路を対象としている。しかし、DRAMのような大規模アナログ回路においては、NAND回路およびNOR回路以外の回路が複雑に組み合わされている。これらの文献に記載された技術によると、特定の回路以外の駆動回路が接続された回路構成において、ファンアウトを計算することが困難となる。また、駆動回路のファンアウトを計算して回路動作検証を行なう従来の方法によると、回路シミュレーションのネットリスト以外に、データベース等の多くの情報を駆動回路ごとに予め用意する必要があり、操作性が損なわれる。そこで、回路シミュレーション用のネットリストに基づいて、当該回路のファンアウトを計算できるようにすることが課題となる。本発明の第1の視点に係る回路設計検証装置は、半導体素子レベルの回路シミュレーション用のネットリストを、論理を構成する複数の駆動回路に分割するネットリスト分割部と、前記複数の駆動回路のそれぞれに含まれるMOSトランジスタのゲート長およびゲート幅からゲートサイズを算出するゲートサイズ算出部と、前記複数の駆動回路のそれぞれによって駆動される後段の素子の負荷容量を算出する負荷容量算出部と、算出されたゲートサイズおよび算出された負荷容量に基づいて、前記複数の駆動回路のそれぞれに対するファンアウトを算出するファンアウト算出部と、を備えている。本発明の第2の視点に係る回路設計検証方法は、コンピュータが、半導体素子レベルの回路シミュレーション用のネットリストを、論理を構成する複数の駆動回路に分割する工程と、前記複数の駆動回路のそれぞれに含まれるMOSトランジスタのゲート長およびゲート幅からゲートサイズを算出する工程と、前記複数の駆動回路のそれぞれによって駆動される後段の素子の負荷容量を算出する工程と、算出されたゲートサイズおよび算出された負荷容量に基づいて、前記複数の駆動回路のそれぞれに対するファンアウトを算出する工程と、を含む。本発明に係る回路設計検証装置および回路設計検証方法によると、回路シミュレーション用のネットリストに基づいて、当該回路のファンアウトを計算することが可能となる。はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。図1を参照すると、本発明の回路設計検証装置10は、半導体素子レベルの回路シミュレーション用のネットリスト20を、論理を構成する複数の駆動回路に分割するネットリスト分割部11と、前記複数の駆動回路のそれぞれに含まれるMOSトランジスタのゲート長およびゲート幅からゲートサイズを算出するゲートサイズ算出部12と、前記複数の駆動回路のそれぞれによって駆動される後段の素子の負荷容量を算出する負荷容量算出部13と、算出されたゲートサイズおよび算出された負荷容量に基づいて、前記複数の駆動回路のそれぞれに対するファンアウトを算出するファンアウト算出部14と、を備えている。また、回路設計検証装置10は、ネットリスト20に含まれるトランスファーゲートを抽出するトランスファーゲート抽出部15をさらに備え、負荷容量算出部13は、前記複数の駆動回路のそれぞれと、前記複数の駆動回路のそれぞれによって駆動される後段の素子との間に、抽出されたトランスファーゲートが接続されている場合には、該後段の素子に対する負荷容量に該トランスファーゲートの拡散層容量を組み入れるようにしてもよい。ここで、上記のゲートサイズを、インバータ換算のゲートサイズとしてもよい。また、回路設計検証装置10は、算出されたファンアウトを所定の閾値によってフィルタリングして出力する出力部16を備えていてもよい。本発明に係る回路設計検証装置は、半導体素子レベルの回路シミュレーション用ネットリストからファンアウトを計算する。これにより、回路動作検証を容易にかつ高速に行なう。また、本発明に係る回路設計検証装置によると、シミュレーション用のネットリストに基づいて、大規模な回路に対する動作検証を行うことが可能となる。実施形態1第1の実施形態に係る回路設計検証装置について、図面を参照して説明する。図1は、本実施形態に係る回路設計検証装置10の構成を一例として示すブロック図である。図1を参照すると、回路設計検証装置10は、ネットリスト分割部11、ゲートサイズ算出部12、負荷容量算出部13、ファンアウト算出部14、および、出力部16を備えている。図2は、回路設計検証装置10の動作の概要を説明するための図である。図2を参照すると、全体回路の駆動回路へのグループ化が行われ、駆動回路ごとにファンアウトが計算される様子が示されている。まず、ネットリスト分割部11は、全体回路を表すネットリスト20に対し、前処理として、回路の階層展開、抵抗素子削除、MOSトランジスタの直列並列縮退を行なう。次に、ネットリスト分割部11は、これらの操作を施したネットリストを、論理を構成する駆動回路DR1~DR6のグループに分ける。ゲートサイズ算出部12は、駆動回路ごとに、MOSのゲート長およびゲート幅を算出する。次に、ゲートサイズ算出部12は、算出した駆動回路のゲート長およびゲート幅から代表的なゲートサイズを計算する。代表的なゲートサイズとして、一例として、インバータ換算のゲートサイズ以下等価ゲートサイズという。を採用してもよい。一方、負荷容量算出部13は、駆動回路の出力部分と後段の素子の接続関係を検索して、素子のゲート容量、拡散層容量及び配線容量から負荷に相当する合計容量を計算する。ファンアウト算出部14は、等価ゲートサイズと負荷容量からファンアウトを計算する。これらの操作をすべての駆動回路に対して行うことで、高速かつ容易に回路全体についての回路動作検証が可能となる。図3は、本実施形態に係る回路設計検証装置10の動作を一例として示すフローチャートである。図3を参照して、回路設計検証装置10の動作について説明する。通常、回路シミュレーション用のネットリストは、回路ブロック毎に階層化されている。ネットリスト分割部11は、この階層化されたネットリストを階層展開するステップS1。次に、ネットリスト分割部11は、ネットリストから、ファンアウト計算に不要な抵抗素子を削除し、MOS素子の直列並列縮退を施すステップS2。次に、ネットリスト分割部は、ネットリストを、論理を構成する駆動回路のグループへ分割するステップS3。ゲートサイズ算出部12は、駆動回路のファンアウトを計算するために、駆動回路ごとに等価ゲートサイズを計算するステップS4。次に、負荷容量算出部13は、駆動回路の出力と接続されている素子を検索するステップS5。負荷容量算出部13は、駆動回路に接続されている素子のゲート容量や拡散層容量から合計容量を計算して、負荷容量とするステップS6。次に、ファンアウト算出部14は、計算した駆動回路の等価ゲートサイズと負荷容量のバランス比率を計算する。この比率が、駆動回路のファンアウトとなるステップS7。すべての駆動回路に対して、等価ゲートサイズの計算ステップS4、接続関係の検索ステップS5、負荷容量の計算ステップS6、および、ファンアウトの計算ステップS7を繰り返して行なうステップS8。最後に、出力部16は、求めたファンアウトを、一例として、ファイルに出力するステップS9。なお、出力部16は、ファイルに出力する際、閾値によってフィルタリングするようにしてもよい。これにより、検証に要する工数を削減することができる。図4は、ネットリスト分割部11の動作について説明するための図である。図4を参照して、設計回路中の全MOSトランジスタに対して論理を構成する駆動回路にグループ分けする方法について説明する。ネットリスト分割部11は、階層展開や抵抗を削除したネットリストに対して、トランジスタの接続関係を検索する。検索は、一例として、トランジスタのソースドレイン端子を交点とし、電源グランド対地を終端とするようなグラフ理論に基づく幅優先探索で行なうことができる。このルールでグループ化した回路は、ゲート端子を入力とし、PMOSトランジスタ以下、単にPMOSという。とNMOSトランジスタ以下、単にNMOSという。の共有節点を出力とする駆動回路となる。容量素子例えば、図4の容量素子C11は、そのまま負荷容量に組み入れる。例えば、図4の左側に示した駆動回路DR7において、PMOSP4とNMOSN3の共有節点が出力接点となる。また、図4の中央に示した駆動回路DR8において、PMOSP6とNMOSN6の共有節点が出力接点となる。さらに、図4の右側に示した駆動回路DR9において、PMOSP7とNMOSN7の共有節点が出力節点となる図5は、ゲートサイズ算出部12の動作について説明するための図である。図5を参照して、駆動回路を代表するゲート長等価ゲートサイズという。を計算する方法について説明する。ここでは、駆動回路を構成するMOSに制限を与えないインバータ換算のゲート長を求める方法を示す。等価ゲートサイズを求めるには、出力に相当する節点例えば、図5のPMOSP13とNMOSN12との共有節点から駆動回路のグループの終端になる電源グランド対地までを、グラフ理論に基づく深さ優先探索で経路検索する。直列接続されたMOS同士についてはゲート長およびゲート幅を合成し、並列接続されたMOSについては別の等価ゲートサイズとして計算すればよい。図5においては、経路1および経路2のそれぞれに沿って計算されたゲートサイズが、等価ゲートサイズとなる。図6は、負荷容量算出部13の動作について説明するための図である。図6を参照して、MOSトランジスタのゲート容量や拡散層容量の計算方法について説明する。負荷容量算出部13は、駆動回路DR10の出力節点に接続されているすべてのMOS素子のゲート端子やソースドレイン端子の容量及び配線容量を算出し、総合計を求める。この合計した容量が、駆動回路DR10に対する負荷容量となる。図7は、ファンアウト算出部14の動作について説明するための図である。図7を参照して、図5において算出された等価ゲートサイズと、図6において算出された負荷容量とのバランス比率を求める方法を示す。まず、ファンアウト算出部14は、等価ゲートサイズから容量を求める。次に、ファンアウト算出部14は、求めた容量を使用して、図7において点線で囲んだ組み合わせのように、PMOSP31側およびNMOSN31側のそれぞれについて容量の比を計算する。この比の計算をすべての駆動回路に対して行うことで、MOSトランジスタに対する駆動能力を求めることができる。実施形態2第2の実施形態に係る回路設計検証装置について、図面を参照して説明する。図1を参照すると、本実施形態の回路設計検証装置10は、さらに、トランスファーゲート抽出部15を備えている。図8は、本実施形態に係る回路設計検証装置の動作について説明するための図である。図8を参照して、駆動回路DR11と負荷容量との間にトランスファーゲートが存在する場合の処理方法について説明する。図8において、負荷容量は、PMOSP42およびNMOSN42のゲート容量である。トランスファーゲートは信号を制御通過させる回路であり、負荷容量として取り扱うことができる。トランスファーゲートはPMOSとNMOSが対になった回路であり、容易に識別することができる。図8を参照すると、PMOSP41とNMOSN41とから成るトランスファーゲートが、駆動回路と駆動回路によって駆動される後段の素子PMOSP42およびNMOSN42との間に設けられている。トランスファーゲート抽出部15は、全体回路のグループ化を行なう前に、まず、トランスファーゲート回路を識別する。負荷容量算出部13は、駆動回路間の接続関係を調べる際に、図8に示すように、トランスファーゲートが挟まれている場合には、トランスファーゲートの後段に接続された合計容量に対して、トランスファーゲート自身の拡散層容量を組み入れて負荷容量を算出する。実施形態3第3の実施形態に係る回路設計検証装置について、図面を参照して説明する。図9は、本実施形態に係る回路設計検証装置の動作について説明するための図である。図9を参照して、抵抗素子を削除する代わりに抵抗素子を容量換算し、負荷容量として組み入れる方法について説明する。図9を参照すると、抵抗素子を容量換算する場合には、抵抗値をMOSトランジスタがオンしたときのON抵抗に置き換える。MOSに置き換えることができれば、さらに、トランスファーゲートに置き換えることができる。トランスファーゲートに置き換えた場合には、拡散層容量とみなすことができる。以上のようにして、抵抗素子を負荷容量に変換することができる。したがって、本実施形態によると、第1の実施形態と異なり、ネットリストを駆動回路に分割する前に抵抗素子を削除する必要がなくなる。本発明に係る回路設計検証装置は、概略以下の動作にしたがって、ネットリストからファンアウトを計算する。1まず、半導体素子レベルの回路シミュレーション用ネットリストから論理を構成する駆動回路にグループ分けして駆動回路の接続に組み直す。2次に、ネットリストをグループ分けして接続を組み直した駆動回路ごとに、MOSトランジスタのゲート長およびゲート幅からMOSのゲートサイズを求め、回路能力の指標となる駆動能力を算出する。3次に、駆動回路が駆動すべき後段の素子の接続関係を検索し、素子のゲート容量または拡散層容量、および、配線容量から合計容量を求め、負荷の指標となる負荷容量を算出する。4次に、駆動回路の代表的なゲートサイズと負荷容量との比から、ファンアウトを算出する。5算出した結果をユーザが指定した閾値でフィルタリングしてファイル等に出力する。かかる回路設計検証装置によると、以下の効果がもたらされる。第1に、全MOSトランジスタの回路シミュレーションを行うことなく、MOSトランジスタレベルの駆動能力を検証することができる。第2に波形を目視することに頼らず、数値結果に基づく客観的な設計検証が可能となる。第3に、NAND回路、NOR回路のみならず、複雑な組み合わせを有する回路を検証することができる。第4に、データベース等の特別な情報を用意することなく、回路シミュレーション用ネットリストからファンアウトを計算することができる。以上のことから、本発明に係る回路設計検証装置および回路設計検証方法によると、大規模アナログ回路の検証工数を大幅に短縮することができる。なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。