"各々第1電極と第2電極との間に記憶層を有する複数の記憶素子と、ワード線により制御される複数のアクセストランジスタとを備え、前記第1電極は、それぞれ前記アクセストランジスタを介して第1ビット線に接続され、二つの第1電極が、隣り合う異なるアクセストランジスタを介して同一の第1ビット線に接続されていると共に一つの記憶層を共有し、前記一つの記憶層は一本の第2ビット線に接続されている記憶装置。前記第2電極が、前記第2ビット線の機能を兼ねている請求項1記載の記憶装置。前記記憶層は、前記第1電極上部の絶縁膜に設けられた孔に埋め込まれている請求項1記載の記憶装置。前記第2ビット線は、前記第1ビット線に平行な方向に設けられている請求項1記載の記憶装置。前記第1ビット線と前記アクセストランジスタとを接続するビットコンタクト電極と、前記第1電極と前記アクセストランジスタとを接続するノードコンタクト電極とを備え、前記第1ビット線は前記ワード線に直交する方向に設けられ、前記ビットコンタクト電極は、前記第1ビット線に重なると共に、隣り合う2本のワード線の間に設けられ、前記ノードコンタクト電極は、前記第1電極に重なると共に、前記隣り合う2本のワード線のそれぞれを間にして前記ビットコンタクト電極の反対側に設けられている請求項1記載の記憶装置。前記記憶層は、前記ワード線の延長方向に平行な方向に隣り合う二つの第1電極を覆うドット状のパターンで設けられている請求項5記載の記憶装置。前記記憶層は、テルルTe,硫黄SおよびセレンSeのうち少なくとも1種のカルコゲン元素と共にイオン化可能な金属元素を含むイオン源層と、前記イオン源層よりも抵抗値の高い材料よりなる抵抗変化層とを含む請求項1記載の記憶装置。半導体基板に複数のアクセストランジスタを形成し、前記複数のアクセストランジスタにワード線を接続する工程と、前記複数のアクセストランジスタの各々にビットコンタクト電極を接続し、前記ビットコンタクト電極に第1ビット線を接続する工程と、前記複数のアクセストランジスタの各々にノードコンタクト電極を接続し、前記ノードコンタクト電極の上に第1電極を形成する工程と、前記第1電極上部を絶縁膜で覆う工程と、前記絶縁膜に孔を形成し、前記孔内に、隣り合う異なる前記アクセストランジスタを介して同一の前記第1ビット線に接続された二つの第1電極を露出させる工程と、前記孔を記憶層材料膜で埋め込む工程と、前記孔からはみ出した前記記憶層材料膜を化学機械研磨により除去することにより、前記孔内に、前記二つの第1電極によって共有される一つの記憶層を形成する工程と、一つの前記記憶層に一本の第2ビット線を接続する工程とを含む記憶装置の製造方法。前記第2ビット線は、各々前記第1電極と第2電極との間に前記記憶層を有する複数の記憶素子における前記第2電極を構成している請求項8記載の記憶装置の製造方法。一方、近年では、高速書換え/読出し動作が可能で、微細化にも有利な抵抗変化型不揮発メモリReRAM:ResistiveRAM。素子に電界を掛けることで抵抗を変化させ、その状態を維持することでメモリ機能をもたせる素子が、次世代メモリの有力候補として盛んに開発されている。このReRAMをアレイに組んで安定動作させるために、一つの選択素子アクセストランジスタと一つの抵抗変化素子とで1セルを構成する1TTransistor1RResistance型メモリセルが、基本構成として検討されている。抵抗変化素子記憶素子は、例えば、可逆的な抵抗変化によるメモリ機能を示す記憶層を、上部電極と下部電極との間に挟み込んだ構成を有している。ReRAMで微細セルを実現する場合も、上述した1T1C型のDRAMセルをベースとし、DRAMのキャパシタ部分をReRAMの抵抗変化素子に置き換える構造にすることで、既に量産化された微細DRAMプロセスとの親和性が高いプロセスフローを構築できることが期待される。ところで、DRAMの場合、セルへの接続は、一本のBLBitline,一本のWLWordLineおよびセル共通のプレートがあり、このプレート電位をVc/2に固定してBLをGNDまたはVcのどちらかに設定することで1/0を記憶している。因みに、低電圧化の進んだ微細世代では、Vc<3V程度で動作させる。ReRAMの場合、通常、書込み動作に2V以上の電位差が必要である。高抵抗から低抵抗に変化させる場合と、低抵抗から高抵抗に変化させる場合とで、電界を掛ける方向が逆になるバイポーラタイプでは、DRAMと同じようにプレート電位を固定して動作させようとしても、Vc<3Vでは電位差が不足し、書込みが行えない。そこで、バイポーラタイプのReRAMは、記憶層を挟み込む上部電極および下部電極の両方の電位を変化させ、書込みに必要な電位差を確保する必要がある。しかし、プレートの容量が大きいと、電位を高速に変化させることが難しいため、記憶層を上部電極と合わせて微細加工し、プレートを二本目のBLとして分割することが求められる。しかしながら、ReRAMの記憶層はドライエッチング加工が難しい材料を含んでおり、記憶素子の微細化が困難であるという問題があった。本開示の目的は、記憶素子の微細化が可能な記憶装置およびその製造方法を提供することにある。本開示による記憶装置は、各々第1電極と第2電極との間に記憶層を有する複数の記憶素子と、ワード線により制御される複数のアクセストランジスタとを備えたものである。第1電極は、それぞれアクセストランジスタを介して第1ビット線に接続されている。二つの第1電極が、隣り合う異なるアクセストランジスタを介して同一の第1ビット線に接続されていると共に一つの記憶層を共有している。この一つの記憶層は一本の第2ビット線に接続されている。本開示の記憶装置では、第1ビット線と第2ビット線との両方の電位をVcまたはGNDに相補的に変化させることにより、記憶素子の第1電極と第2ビット線との間にVcまたは-Vcの電圧が印加される。これにより、記憶層の抵抗値が低下低抵抗状態;書き込み状態または上昇高抵抗状態;消去状態する。なお、書き込み動作および消去動作を低抵抗化および高抵抗化のいずれに対応させるかは定義の問題であるが、本明細書では低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。本開示による記憶装置の製造方法は、以下のA~Gの工程を含むものである。A半導体基板に複数のアクセストランジスタを形成し、複数のアクセストランジスタにワード線を接続する工程B複数のアクセストランジスタの各々にビットコンタクト電極を接続し、ビットコンタクト電極に第1ビット線を接続する工程C複数のアクセストランジスタの各々にノードコンタクト電極を接続し、ノードコンタクト電極の上に第1電極を形成する工程D第1電極上部を絶縁膜で覆う工程E絶縁膜に孔を形成し、孔内に、隣り合う異なるアクセストランジスタを介して同一の第1ビット線に接続された二つの第1電極を露出させる工程F孔を記憶層材料膜で埋め込む工程G孔からはみ出した記憶層材料膜を化学機械研磨により除去することにより、孔内に、二つの第1電極によって共有される一つの記憶層を形成する工程H一つの記憶層に一本の第2ビット線を接続する工程本開示の記憶装置、または本開示の記憶装置の製造方法によれば、二つの第1電極が、隣り合う異なるアクセストランジスタを介して同一の第1ビット線に接続されていると共に一つの記憶層を共有しており、この一つの記憶層は一本の第2ビット線に接続されているようにしたので、記憶層の平面形状を単純化し、寸法ルールを緩和することが可能となる。よって、困難なドライエッチング加工は不要となり、絶縁膜の孔への埋め込みおよび化学機械研磨により容易に記憶層を形成可能となる。従って、記憶素子の微細化が可能となる。以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。1.第1の実施の形態記憶層の上に上部電極を直接設ける例2.第2の実施の形態記憶層の上に絶縁膜を設け、この絶縁膜に開口したコンタクト孔を介して上部電極を記憶層に接続する例3.第3の実施の形態PCMの例4.第4の実施の形態ReRAMの例第1の実施の形態図1は、本開示の第1の実施の形態に係る記憶装置の平面構成を表したものである。図2は、図1のII-II線における断面構成、図3は、図1のIII-III線における断面構成をそれぞれ表したものである。また、図4は、この記憶装置1の等価回路を表したものである。この記憶装置1は、基板11に、複数のアクセストランジスタTrおよび複数の記憶素子20を有している。アクセストランジスタTrのゲートは、図4に示したように、ワード線WLに接続されている。アクセストランジスタTrのソースまたはドレインの一方は、図4に示したように、ビットコンタクト電極BCを介して第1ビット線1BLに接続されている。アクセストランジスタTrのソースまたはドレインの他方は、図4に示したように、ノードコンタクト電極NCを介して記憶素子20の第1電極下部電極21に接続されている。基板11は、例えばシリコンSi基板により構成され、その表面には、アクセストランジスタTrの拡散層活性領域11Aが設けられている。拡散層11Aは、素子分離層11Bにより互いに分離されている。ワード線WLは、基板11上に例えば図1において縦方向に配置されている。ワード線WLの側面は、図2および図3に示したように、絶縁層12Aにより覆われている。第1ビット線1BLは、ワード線WLに直交する方向、例えば図1において横方向に設けられている。第1ビット線1BLには、図4に示したようにビットコンタクト電極BCを間にして二つのアクセストランジスタTrが接続されている。なお、ワード線WLおよび第1ビット線1BLの幅は最小寸法ルールフォトリソグラフィによる加工限界Fに等しく、第1ビット線1BLのピッチは最小寸法ルールFの3倍3F、ワード線WLのピッチは最小寸法ルールFの2倍2Fである。ビットコンタクト電極BCは、第1ビット線1BLとアクセストランジスタTrの拡散層11Aとを接続するものであり、図1に示したように、第1ビット線1BLに重なると共に、隣り合う2本のワード線WLの間に設けられている。ノードコンタクト電極NCは、記憶素子20の第1電極21とアクセストランジスタTrの拡散層11Aとを接続するものであり、図1に示したように、第1電極21に重なると共に、ビットコンタクト電極BCを挟んで隣り合う2本のワード線WLのそれぞれを間にしてビットコンタクト電極BCと反対側に設けられている。ノードコンタクト電極NCと拡散層11Aとの間には、図2および図3に示したように、接続プラグ13が設けられている。ビットコンタクト電極BCは、隣り合う二つのアクセストランジスタTrにより共有され、ノードコンタクト電極NCは各アクセストランジスタTrに一つずつ設けられている。従って、一つのアクセストランジスタTrは、図1において模式的に点線で囲んで示したように、一つのビットコンタクト電極BCの半分と、一つのノードコンタクト電極NCとを含む平行四辺形の領域である。一アクセストランジスタTr当たりの面積は6F2であり、極めて高密度な配置となっている。なお、ビットコンタクト電極BCおよび接続プラグ13は、図2および図3に示したように、層間絶縁膜14Aにより分離されている。第1ビット線1BLは、図2および図3に示したように、層間絶縁膜14Bに設けられたコンタクト孔を介してビットコンタクト電極BCに接続されている。ノードコンタクト電極NCおよび第1ビット線1BLは、図2および図3に示したように、層間絶縁膜14Cにより分離されている。記憶素子20は、複数のアクセストランジスタTrの各々に対して一つずつ配置され、例えば、第1電極下部電極21と第2ビット線2BLとの間に、記憶層22を有している。第1電極21と、記憶層22と、第2ビット線2BLとは、基板11の側からこの順に積層されている。第1電極21は、複数のアクセストランジスタTrの各々に対して一つずつ、例えばノードコンタクト電極NCの上に設けられている。第1電極21は、図2および図4に示したように、それぞれノードコンタクト電極NCおよびアクセストランジスタTrを介して第1ビット線1BLに接続されている。第1電極21は、半導体プロセスに用いられる配線材料、例えば、Wタングステン,WN窒化タングステン,チタンTi,窒化チタンTiN,窒化タンタルTaNにより構成されている。第2ビット線2BLは、第1電極下部電極21に対する第2電極上部電極としての機能を有するものであり、第1ビット線1BLと同じ方向に延在する複数の平行な線状の電極として設けられている。第2ビット線2BLは、第1電極21と同様に公知の半導体プロセスに用いられる配線材料、例えばタングステンWにより構成されている。図5は、記憶層22の一例を表したものである。記憶層22は、電圧印加によって抵抗値が可逆的に変化するものであり、例えば、第1電極21の側から順に、抵抗変化層22Aおよびイオン源層22Bをこの順に積層した構成を有している。イオン源層22Bは、陰イオン化するイオン伝導材料として、テルルTe,硫黄SおよびセレンSeのうち少なくとも1種のカルコゲン元素を含んでいる。また、イオン源層22Bは、陽イオン化可能な元素として、例えば銀Ag,銅Cuおよび亜鉛Znなどの金属元素を1種あるいは2種以上含む。金属元素とカルコゲン元素とは結合し、金属カルコゲナイド層を形成している。この金属カルコゲナイド層は、主に非晶質構造を有し、イオン供給源としての役割を有するものである。陽イオン化可能な金属元素は、書き込み動作時に第1電極21上で還元されて金属状態の伝導パスフィラメントを形成するため、上述したカルコゲン元素が含まれるイオン源層22B中において金属状態で存在することが可能な化学的に安定な元素が好ましい。このような金属元素としては、上記の金属元素のほかに、例えば周期律表上の4A,5A,6A族の遷移金属、すなわちTi,ジルコニウムZr,ハフニウムHf,バナジウムV,ニオブNb,タンタルTa,クロムCr,モリブデンMoおよびWが挙げられる。これら元素のうちの1種または2種以上を用いることができる。イオン源層22Bは、更に、アルミニウムAl,ゲルマニウムGe,シリコンSi等の添加元素を含んでいてもよい。このようなイオン源層22Bの具体的な組成としては、例えば、ZrTeAl、TiTeAl、CrTeAl、WTeAlおよびTaTeAlが挙げられる。抵抗変化層22Aは、イオン源層22Bよりも抵抗値の高い材料により構成され、電気伝導上のバリアとしての機能を有している。また、抵抗変化層22Aは、第1電極21と第2ビット線2BLとの間に所定の電圧を印加した際にその抵抗値が変化するものである。抵抗変化層22Aの構成材料は、イオン源層22Bと接していても安定である絶縁体あるいは半導体であれば何れの物質でもよい。具体的な材料としては、ガドリニウムGd等の希土類元素、Al,マグネシウムMg,Ta,Si等を少なくとも1種含む酸化物、窒化物、あるいは弗化物等が挙げられる。この他、陰イオン成分として挙動する、Te,SおよびSe等のカルコゲン元素を含む化合物を用いてもよい。具体的には、例えばTeを用いた場合にはAlTe,MgTeまたはZnTe、あるいは更に窒素Nを含んだAlTeN等が挙げられる。なお、上述した記憶層22の構成および材料は一例であり、他の構成を有していてもよく、また他の材料により構成されていてもよい。例えば、記憶層22は、単層でも、二層でも、あるいはそれ以上でもよい。また、記憶層22の構成元素の数や種類についても限定はない。このような記憶層22は、図1に示したように、ワード線WLの延長方向に平行な方向に隣り合う二つの第1電極21を覆うドット状のパターンで設けられている。すなわち、二つの第1電極21が、隣り合う異なるアクセストランジスタTrを介して同一の第1ビット線1BLに接続されていると共に一つの記憶層22を共有している。この一つの記憶層22は一本の第2ビット線2BLに接続されている。これにより、この記憶装置1では、記憶素子20の微細化が可能となっている。以下、このことについて詳しく説明する。上述したように、抵抗変化型の記憶素子20では、書込みに必要な電位差を確保するために、DRAMにおけるプレートを二本目のビット線として分割する必要がある。図6および図7は、そのために、記憶層22を第2ビット線2BLと同一の平面形状とした参照例を表したものである。図6では、記憶層22および第2ビット線2BLを、アクセストランジスタTrの平面形状に沿って均一な幅の折れ線状のパターンで設けるようにしたものであり、すべての部分で最小寸法ルールのL/SLineandSpaceパターンとなっている。図7では、記憶層22および第2ビット線2BLが、同一の第1ビット線1BLに付属するすべてのビットコンタクト電極BCおよびノードコンタクト電極NCを被覆するようにしたものである。そのため、ノードコンタクト電極NC近傍では部分的に寸法ルールが緩和されているが、ビットコンタクト電極BC近傍では最小寸法ルールとなっている。ここで、記憶層22は、上述したように、銅Cuのようなドライエッチングが難しい材料を含む、複雑な元素の組み合わせで構成されている。そのため、銅Cu配線と同様に、微細な世代で記憶素子20を加工する場合には、絶縁膜の溝に記憶層22の材料を埋め込み、溝からはみ出した材料を化学機械研磨CMP;ChemicalMechanicalPolishingにより削り取る、いわゆるダマシンプロセスを用いるほうが、材料自体のドライエッチング加工よりも有利と考えられる。しかしながら、最小寸法ルールで、かつ複雑なパターンを形成することは、例えダマシンプロセスを用いても、リソグラフィによるパターニング、溝加工後の埋め込み、CMPの均一性確保など、難易度は高い。例えば図6では、パターンは均一な繰り返しであるが、すべての部分で最小寸法ルールのL/Sパターンとなっており、埋め込みおよびCMPの歩留まりを確保することは難しい。図7では、ノードコンタクト電極NC近傍では部分的に寸法ルールが緩和されているが、ビットコンタクト電極BC近傍では最小寸法ルールの幅の部分図7において矢印Aを付した部分を埋め込む必要があり、加工を困難にしている。また、幅の広い部分と狭い部分とを同時に埋め込み、CMP加工する必要があり、条件の調整が困難になる。更に、単純な繰り返しパターンではないので、リソグラフィ工程でのプロセスウィンドウも狭いものとなる。更に、記憶層22の材料の抵抗は、一般的にビットライン配線として用いるには高すぎる。このため、更に抵抗の低い材料により裏打ち配線を形成しなければならず、工程増をもたらすことになる。そこで、本実施の形態では、図8に示したように、記憶層22のビットコンタクト電極BC近傍の幅の狭い部分を削除してドット状としている。これにより、記憶層22の平面形状を単純化し、寸法ルールを緩和することが可能となる。よって、後述する製造工程において、困難なドライエッチング加工は不要となり、絶縁膜の孔への埋め込みおよびCMPにより容易に記憶層22を形成可能となる。記憶層22は二つの記憶素子20ごとに分割された形となるので、それらを第2電極上部電極でつなぎ、第2ビット線2BLを構成する必要がある。そこで、本実施の形態では、図1に示したように、一つの記憶層22に一本の第2ビット線2BLを接続するようにしている。これにより、第2ビット線2BLも単純なL/Sパターンとすることが可能となると共に、記憶層22と第2ビット線2BLとを電気的に接続することが可能となる。第2ビット線2BLの幅は、例えば最小寸法ルールFの2倍2F程度に広くすることが可能となる。第2電極上部電極または第2ビット線2BLには、高速動作を実現するために、従来の裏打ち配線と同様に、ある程度抵抗の低い材料が必要になる。しかし、第2電極上部電極または第2ビット線2BLには、銅Cuのような難エッチング材料を用いる必要はなく、通常のドライエッチング加工可能なタングステンW等の配線材料により構成することが可能である。記憶層22は、例えば図2および図3に示したように、第1電極21上部の絶縁膜15に設けられた孔15Aに埋め込まれている。絶縁膜15は、例えば、通常の半導体プロセスで用いられているシリコン酸化膜またはシリコン窒化膜により構成することが可能である。絶縁膜15の厚みは、例えば、後述する製造工程における記憶層22の埋め込みを考慮して、その世代の最小寸法ルールよりも少し厚い程度に抑えることが望ましい。この記憶装置1は、例えば次のようにして製造することができる。図9ないし図17は、この記憶装置1の製造方法を工程順に表したものである。まず、シリコンよりなる基板11に、通常のLSILargeScaleIntegratedcircuitプロセスにより素子分離層11Bを形成したのち、複数のアクセストランジスタTrおよび周辺回路図示せずを構成するトランジスタを形成する。この際、アクセストランジスタTrのゲートはワード線WLとなる。ワード線WLの側面は、絶縁層12Aで被覆する。続いて、アクセストランジスタTrの上に層間絶縁膜14Aを形成し、この層間絶縁膜14Aにコンタクト孔を設けて、例えばリンPを含むポリシリコン等の導電材料で埋め込むことにより、ビットコンタクト電極BCおよび接続プラグ13を形成する。そののち、層間絶縁膜14A,ビットコンタクト電極BCおよび接続プラグ13の上に、層間絶縁膜14Bを形成し、この層間絶縁膜14Bにコンタクト孔を設ける。続いて、タングステンW等の導電材料膜を形成し、エッチング等により加工することにより、図9および図10に示したように、ビットコンタクト電極BC上に第1ビット線1BLを形成する。続いて、図11および図12に示したように、第1ビット線1BLおよび層間絶縁膜14Bの上に、層間絶縁膜14Cを形成し、この層間絶縁膜14Cにコンタクト孔を設けて、導電材料で埋め込む。これにより、接続プラグ13上にノードコンタクト電極NCを形成する。なお、ここまでの製造工程は、通常のCOBCapacitorOverBitLine型DRAMプロセスの形成フローを用いることが可能である。そののち、図13および図14に示したように、ノードコンタクト電極NC上に、第1電極21を形成する。その手法としては、ノードコンタクト電極NC上に微細なホールを形成して第1電極21で埋め込む方法、ノードコンタクト電極NC上に自己整合的に導電層例えば金属シリサイド層を形成する方法などがある。図14では、例えば、後者の場合を表している。ただし、図11および図12に示したノードコンタクト電極NCの埋め込み材料をそのまま用いることが可能であれば、この工程は不要である。続いて、同じく図13,図14および図15Aに示したように、第1電極21および層間絶縁膜14Cの上に、絶縁膜15を形成する。図15Bに示したように、この絶縁膜15に、ドット状パターンの孔15Aを設ける。孔15A内には、隣り合う異なるアクセストランジスタTrを介して同一の第1ビット線1BLに接続された二つの第1電極21を露出させる。換言すれば、孔15A内に、ワード線WLの延長方向に平行な方向に隣り合う二つの第1電極21を露出させる。孔15Aは、単純な繰り返しパターンとなるので、光の干渉効果を活用し、リソグラフィ工程の露光マージンを確保しやすくなる。絶縁膜15に孔15Aを設けたのち、孔15A内の第1電極21の表面処理例えばスパッタエッチクリーニング処理を施し、図15Cに示したように、絶縁膜15の全面に、記憶層材料膜22Cを形成する。記憶層材料膜22Cの形成方法は特に限定されないが、CVDChemicalVaporDeposition法またはスパッタ法により形成することが可能である。スパッタ法の場合は、孔15Aの内部を高い被覆性をもって埋め込むことが可能なので、指向性スパッタ法,バイアススパッタ法または高温スパッタ法のような手法も考えられる。指向性スパッタ法は、記憶層22の材料よりなるスパッタターゲットと基板との距離を長くして、基板から見たターゲットの見込み角を狭くし、圧力を下げて途中の散乱を減らし、スパッタ粒子のドット底部への堆積効率を向上させたスパッタ方法である。バイアススパッタ法は、基板側にもバイアスを掛けてAr等のイオン化したスパッタガスを入射させ、孔15Aの肩の部分に堆積した記憶層22の材料を一部削りながら成膜するスパッタ法である。孔15Aの底部へ堆積する量が増加する。高温スパッタ法は、材料の融点に近い温度に基板を加熱しながらスパッタ成膜することで、一度基板表面に付着したスパッタ材料を流動させ、孔15Aの内部を埋め込むスパッタ法である。記憶層22の材料は融点の低い金属を含んでいる場合も多いため適用しやすい。あるいは、通常のスパッタ法で成膜後、加熱してリフローさせてもよい。本実施の形態では、記憶層材料膜22Cは、二つの第1電極21を囲む孔15Aをまとめて埋め込むので、最小寸法ルールの幅の孔15Aを埋め込む必要はない。また、孔15Aの深さが最小寸法ルールよりも少し深い程度であれば、アスペクト比孔15Aの深さ/孔15Aの幅を1以下に抑制することが可能であり、上記のいずれの手法でも埋め込むことが可能である。また、複数の材料を成膜するためには、同時に複数のターゲットからスパッタ成膜するCo-スパッタ、初めから複数材料により形成された合金ターゲットを用いる方法、酸素や窒素を含有させたい場合は、そのガス雰囲気、あるいはArガス等との混合ガス雰囲気で形成させる反応性スパッタ等を組み合わせてもよい。孔15Aを記憶層材料膜22Cで埋め込んだのち、図15Dに示したように、孔15Aからはみ出した記憶層材料膜をCMP化学機械研磨により除去する。これにより、図16および図17に示したように、孔15A内に記憶層22を形成する。ここでは、孔15Aが単純な繰り返しパターンであるので、局所的な研磨レートのばらつきやディッシングの問題を抑制最適化しやすくなり、十分なプロセスマージンを確保することが可能となる。記憶層22を形成したのち、記憶層22の上に、第2ビット線2BLを形成するための導電膜図示せずを形成する。この導電膜は、タングステンW等、通常の半導体プロセスで用いられている加工し易い材料よりなる単層膜または積層膜でよい。成膜方法も通常のスパッタ成膜でよいが、特に手法を限定するものではない。また、この導電膜は記憶素子20の上部電極も兼ねるので、記憶層22上面とのコンタクトがとれるよう、成膜前にエッチング等の前処理を行ってもよい。記憶層22の上に導電膜を形成したのち、この導電膜を、例えばリソグラフィ工程およびエッチング工程により、第2電極上部電極としての第2ビット線2BLのパターンに加工する。ここで形成される第2ビット線2BLのパターンは、最小寸法ルールより緩いピッチの単純なL/Sパターンでよく、比較的容易に実現可能である。最後に、第2ビット線2BLを絶縁膜図示せずで覆い、更に上部の配線層図示せずと接続するコンタクト孔図示せずを開孔し、通常の半導体配線工程に準ずる形で回路パターン図示せずを形成する。以上により、図1ないし図4に示した記憶装置1が完成する。この記憶装置1では、第1ビット線1BLと第2ビット線2BLとの両方の電位をVcまたはGNDに相補的に変化させることにより、記憶素子20の第1電極21と第2ビット線2BLとの間に図示しない電源パルス印加手段からVcまたは-Vcの電圧が印加され、記憶層22の電気的特性、例えば抵抗値が変化するものであり、これにより情報の書き込みおよび消去が行われる。以下、その動作を具体的に説明する。まず、第2ビット線2BLが例えば正電位、第1電極21側が負電位となるようにして記憶素子20に対して正電圧を印加する。これにより、記憶層22において、イオン源層22Bから例えばCuおよび/またはZrなどの陽イオンがイオン伝導し、下部電極21側で電子と結合して析出し、その結果、第1電極21と抵抗変化層22Aとの界面に金属状態に還元された低抵抗のZrおよび/またはCuなどの導電パスフィラメントが形成される。若しくは、抵抗変化層22Aの中に導電パスが形成される。よって、抵抗変化層22Aの抵抗値が低くなり、初期状態の高抵抗状態から低抵抗状態へ変化する。その後、正電圧を除去して記憶素子20にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が書き込まれたことになる。一度だけ書き込みが可能な記憶装置、いわゆる、PROMProgrammableReadOnlyMemoryに用いる場合には、前記の記録過程のみで記録は完結する。一方、消去が可能な記憶装置、すなわち、RAMRandomAccessMemory或いはEEPROMElectronicallyErasableandProgrammableReadOnlyMemory等への応用には消去過程が必要である。消去過程においては、第2ビットライン2BLが例えば負電位、第1電極21側が正電位になるように、記憶素子20に対して負電圧を印加する。これにより、抵抗変化層22内に形成されていた導電パスのZrおよび/またはCuが酸化してイオン化し、イオン源層22Bに溶解若しくはTe等と結合してCu2Te、CuTe等の化合物を形成する。すると、Zrおよび/またはCuによる導電パスが消滅、または減少して抵抗値が高くなる。あるいは、更にイオン源層22B中に存在するAlやGeなどの添加元素がアノード極上に酸化膜を形成して、高抵抗な状態へ変化する。その後、負電圧を除去して記憶素子20にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより、書き込まれた情報を消去することが可能になる。このような過程を繰り返すことにより、記憶素子20に情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。そして、例えば、抵抗値の高い状態を0の情報に、抵抗値の低い状態を1の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で0から1に変え、負電圧の印加による情報の消去過程で1から0に変えることができる。記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比は大きいほど好ましい。但し、抵抗変化層の抵抗値が大き過ぎる場合には、書き込み、つまり低抵抗化することが困難となり、書き込み閾値電圧が大きくなり過ぎることから、初期抵抗値は1GΩ以下が望ましい。抵抗変化層22Aの抵抗値は、例えば、希土類元素の酸化物により構成される場合には、その厚みや含まれる酸素の量などにより制御することが可能である。なお、書き込み動作および消去動作を低抵抗化および高抵抗化のいずれに対応させるかは定義の問題であるが、本明細書では低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。このように本実施の形態では、二つの第1電極21が、隣り合う異なるアクセストランジスタTrを介して同一の第1ビット線1BLに接続されていると共に一つの記憶層22を共有し、この一つの記憶層22は一本の第2ビット線2BLに接続されているようにしたので、記憶層22の平面形状を単純化し、寸法ルールを緩和することが可能となる。よって、ドライエッチング加工の難しい材料を用いた場合でも、絶縁膜15の孔15Aへの埋め込みおよびCMPにより容易に記憶層22を形成可能となる。また、記憶層22への第2ビット線2BLの電気的接続も容易に行うことが可能となり、従来のような裏打ち配線も不要となる。従って、微細な記憶素子20を安定して生産することが可能となり、記憶素子20の微細化が可能となる。第2の実施の形態図18および図19は、本開示の第2の実施の形態に係る記憶装置1Aの平面構成を表したものである。この記憶装置1Aは、記憶層22の上に絶縁膜16を設け、この絶縁膜16のコンタクト孔16Aを介して第2ビット線2BLを記憶層22に接続するようにしたものである。このことを除いては、記憶装置1Aは、上記第1の実施の形態と同様の構成を有している。上述した第1の実施の形態では、記憶層22が薄く、第2ビット線2BLが厚い場合に、第2ビット線2BL加工のオーバーエッチ時に記憶層22上部を深く削り取る、またはダメージを与えて十分な素子特性が得られなくなる可能性がある。本実施の形態では、記憶層22の上に絶縁膜16を設け、この絶縁膜16のコンタクト孔16Aを介して第2ビット線2BLを記憶層22に接続することにより、そのような可能性を小さくし、高い素子特性を維持することが可能となる。絶縁膜16の材料は、通常の半導体プロセスで用いられているシリコン酸化膜、シリコン窒化膜あるいは低誘電率膜、またはその積層膜等、特に限定するものではない。絶縁膜16の厚みは、第2ビット線2BLを形成する際の導電膜のオーバーエッチに耐えられる厚みが必要である。図20ないし図23は、この記憶装置1Aの製造方法の主要部を工程順に表したものである。なお、第1の実施の形態と製造工程が重複する部分については、図9ないし図17を参照して説明する。まず、シリコンよりなる基板11に、第1の実施の形態と同様にして、通常のLSIプロセスにより素子分離層11Bを形成したのち、複数のアクセストランジスタTrおよび周辺回路図示せずを構成するトランジスタを形成する。この際、アクセストランジスタTrのゲートはワード線WLとなる。ワード線WLの側面は、絶縁層12Aで被覆する。続いて、第1の実施の形態と同様にして、アクセストランジスタTrの上に層間絶縁膜14Aを形成し、この層間絶縁膜14Aにコンタクト孔を設けて、例えばリンPを含むポリシリコン等の導電材料で埋め込むことにより、ビットコンタクト電極BCおよび接続プラグ13を形成する。そののち、第1の実施の形態と同様にして、図9および図10に示した工程により、層間絶縁膜14A,ビットコンタクト電極BCおよび接続プラグ13の上に、層間絶縁膜14Bを形成し、この層間絶縁膜14Bにコンタクト孔を設ける。続いて、タングステンW等の導電材料膜を形成し、エッチング等により加工することにより、ビットコンタクト電極BC上に第1ビット線1BLを形成する。続いて、第1の実施の形態と同様にして、図11および図12に示した工程により、第1ビット線1BLおよび層間絶縁膜14Bの上に、層間絶縁膜14Cを形成し、この層間絶縁膜14Cにコンタクト孔を設けて、導電材料で埋め込む。これにより、接続プラグ13上にノードコンタクト電極NCを形成する。なお、ここまでの製造工程は、第1の実施の形態と同様に、通常のCOB型DRAMプロセスの形成フローを用いることが可能である。そののち、第1の実施の形態と同様にして、図13および図14に示した工程により、ノードコンタクト電極NC上に、第1電極21を形成する。続いて、第1の実施の形態と同様にして、同じく図13,図14および図15Aに示した工程により、第1電極21および層間絶縁膜14Cの上に、絶縁膜15を形成する。第1の実施の形態と同様にして、図15Bに示した工程により、この絶縁膜15に、ドット状パターンの孔15Aを設ける。孔15A内には、隣接する異なるアクセストランジスタTrを介して同一の第1ビット線1BLに接続された二つの第1電極21を露出させる。換言すれば、孔15A内に、ワード線WLの延長方向に平行な方向に隣接する二つの第1電極21を露出させる。孔15Aは、単純な繰り返しパターンとなるので、光の干渉効果を活用し、リソグラフィ工程の露光マージンを確保しやすくなる。絶縁膜15に孔15Aを設けたのち、孔15A内の第1電極21の表面処理例えばスパッタエッチクリーニング処理を施し、第1の実施の形態と同様にして、図15Cに示した工程により、絶縁膜15の全面に、記憶層材料膜22Cを形成する。孔15Aを記憶層材料膜22Cで埋め込んだのち、第1の実施の形態と同様にして、図15Dに示した工程により、孔15Aからはみ出した記憶層材料膜をCMPにより除去する。これにより、第1の実施の形態と同様にして、図16および図17に示した工程により、孔15A内に記憶層22を形成する。ここでは、孔15Aが単純な繰り返しパターンであるので、局所的な研磨レートのばらつきやディッシングの問題を抑制最適化しやすくなり、十分なプロセスマージンを確保することが可能となる。記憶層22を形成したのち、図20および図21に示したように、記憶層22の上に、上述した厚みおよび材料よりなる絶縁膜16を形成する。続いて、図22および図23に示したように、絶縁膜16の記憶層22上の位置に、コンタクト孔16Aを開孔する。コンタクト孔16Aは、ドット状の記憶層22の各々について一個開孔すればよいため、二つの第1電極21が一つのドット状の記憶層22を共有しているレイアウトでは、コンタクト孔16Aのピッチも緩く、コンタクト孔16Aを容易に形成することが可能である。絶縁膜16にコンタクト孔16Aを設けたのち、第2ビット線2BLを形成するための導電膜図示せずを形成する。この導電膜は、タングステンW等、通常の半導体プロセスで用いられている加工し易い材料よりなる単層膜または積層膜でよい。成膜方法も通常のスパッタ成膜でよいが、特に手法を限定するものではない。また、コンタクト孔16A底部に露出した記憶層22の抵抗を下げるため、エッチング等の前処理を行ってもよい。記憶層22の上に導電膜を形成したのち、この導電膜を、例えばリソグラフィ工程およびエッチング工程により、第2ビット線2BLのパターンに加工する。ここで形成される第2ビット線2BLのパターンは、最小寸法ルールより緩いピッチの単純なL/Sパターンでよく、比較的容易に実現可能である。また、タングステンW等の導電膜がある程度厚くても、RIE加工時に下地となる絶縁膜16との選択比は確保し易いため、オーバーエッチング時に記憶層22にダメージを与えるおそれも小さい。最後に、第1の実施の形態と同様にして、第2ビット線2BLを絶縁膜図示せずで覆い、更に上部の配線層図示せずと接続するコンタクト孔図示せずを開孔し、通常の半導体配線工程に準ずる形で回路パターン図示せずを形成する。以上により、図18ないし図19に示した記憶装置1Aが完成する。この記憶装置1Aの動作は第1の実施の形態と同様である。このように本実施の形態では、絶縁膜16のコンタクト孔16Aを介して第2ビット線2BLを記憶層22に接続するようにしたので、第1の実施の形態の効果に加えて、第2ビット線2BLが記憶層22に比べて厚い場合でも、微細な記憶素子20を安定して生産することが可能になる。第3の実施の形態図24は、本開示の第3の実施の形態に係る記憶装置1の記憶素子20Aの構成を表したものである。この記憶装置1は、記憶素子20AがPCMPhaseChangeMemory相変化型メモリにより構成されていることを除いては、上記第1または第2の実施の形態と同様の構成、作用および効果を有し、第1または第2の実施の形態と同様にして製造することができる。よって、対応する構成要素には同一の符号を付して説明する。記憶素子20Aは、第1電極21および第2ビット線2BLとの間に、Ge2Sb2Te5などのGeSbTe合金よりなる記憶層24を有するPCMである。記憶層24は、電流の印加により結晶状態と非晶質状態アモルファス状態との相変化を生じ、この相変化に伴って抵抗値が可逆的に変化するものである。この記憶装置1では、第1ビット線1BLと第2ビット線2BLとの両方の電位をVcまたはGNDに相補的に変化させることにより、記憶素子20の第1電極21と第2ビット線2BLとの間に図示しない電源パルス印加手段からVcまたは-Vcの電圧が印加され、記憶層24が高抵抗の非晶質状態から低抵抗の結晶状態へとまたは、低抵抗の結晶状態から高抵抗の非晶質状態へ変化する。このような過程を繰り返すことにより、記憶素子20Aに情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。第4の実施の形態図25は、本開示の第4の実施の形態に係る記憶装置1の記憶素子20Bの構成を表したものである。この記憶装置1は、記憶素子20BがReRAMResistiveRandomAccessMemory抵抗変化型メモリにより構成されていることを除いては、上記第1または第2の実施の形態と同様の構成、作用および効果を有し、第1または第2の実施の形態と同様にして製造することができる。よって、対応する構成要素には同一の符号を付して説明する。記憶素子20Bは、第1電極21および第2ビット線2BLとの間に、NiO,TiO2,PrCaMnO3などの酸化物よりなる記憶層25を有するReRAMであり、酸化物への電圧の印加により抵抗値が可逆的に変化するものである。この記憶装置1では、第1ビット線1BLと第2ビット線2BLとの両方の電位をVcまたはGNDに相補的に変化させることにより、記憶素子20の第1電極21と第2ビット線2BLとの間に図示しない電源パルス印加手段からVcまたは-Vcの電圧が印加され、記憶層25が高抵抗状態から低抵抗状態へとまたは、低抵抗状態から高抵抗状態へ変化する。このような過程を繰り返すことにより、記憶素子20Bに情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。以上、実施の形態を挙げて本開示を説明したが、本開示は、上記実施の形態に限定されるものではなく、種々変形することが可能である。例えば、上記実施の形態において説明した各層の材料、または成膜方法および成膜条件などは限定されるものではなく、他の材料としてもよく、または他の成膜方法としてもよい。また、例えば、上記実施の形態では、記憶素子20,20A,20Bおよび記録装置1,1Aの構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。例えば、上記実施の形態では、記憶素子20の第2電極上部電極と第2ビット線2BLとを兼用する場合について説明したが、記憶素子20の第2電極を、第2ビット線2BLとは別に設けることも可能である。なお、本技術は以下のような構成を取ることも可能である。1各々第1電極と第2電極との間に記憶層を有する複数の記憶素子と、ワード線により制御される複数のアクセストランジスタとを備え、前記第1電極は、それぞれ前記アクセストランジスタを介して第1ビット線に接続され、二つの第1電極が、隣り合う異なるアクセストランジスタを介して同一の第1ビット線に接続されていると共に一つの記憶層を共有し、前記一つの記憶層は一本の第2ビット線に接続されている記憶装置。2前記第2電極が、前記第2ビット線の機能を兼ねている前記1記載の記憶装置。3前記記憶層は、前記第1電極上部の絶縁膜に設けられた孔に埋め込まれている前記1または2記載の記憶装置。4前記第2ビット線は、前記第1ビット線に平行な方向に設けられている前記1ないし3のいずれか1項に記載の記憶装置。5前記第1ビット線と前記アクセストランジスタとを接続するビットコンタクト電極と、前記第1電極と前記アクセストランジスタとを接続するノードコンタクト電極とを備え、前記第1ビット線は前記ワード線に直交する方向に設けられ、前記ビットコンタクト電極は、前記第1ビット線に重なると共に、隣り合う2本のワード線の間に設けられ、前記ノードコンタクト電極は、前記第1電極に重なると共に、前記隣り合う2本のワード線のそれぞれを間にして前記ビットコンタクト電極の反対側に設けられている前記1ないし4のいずれか1項に記載の記憶装置。6前記記憶層は、前記ワード線の延長方向に平行な方向に隣り合う二つの第1電極を覆うドット状のパターンで設けられている前記5記載の記憶装置。7前記記憶層は、テルルTe,硫黄SおよびセレンSeのうち少なくとも1種のカルコゲン元素と共にイオン化可能な金属元素を含むイオン源層と、前記イオン源層よりも抵抗値の高い材料よりなる抵抗変化層とを含む前記1ないし6のいずれか1項に記載の記憶装置。8半導体基板に複数のアクセストランジスタを形成し、前記複数のアクセストランジスタにワード線を接続する工程と、前記複数のアクセストランジスタの各々にビットコンタクト電極を接続し、前記ビットコンタクト電極に第1ビット線を接続する工程と、前記複数のアクセストランジスタの各々にノードコンタクト電極を接続し、前記ノードコンタクト電極の上に第1電極を形成する工程と、前記第1電極上部を絶縁膜で覆う工程と、前記絶縁膜に孔を形成し、前記孔内に、隣り合う異なる前記アクセストランジスタを介して同一の前記第1ビット線に接続された二つの第1電極を露出させる工程と、前記孔を記憶層材料膜で埋め込む工程と、前記孔からはみ出した前記記憶層材料膜を化学機械研磨により除去することにより、前記孔内に、前記二つの第1電極によって共有される一つの記憶層を形成する工程と、一つの前記記憶層に一本の第2ビット線を接続する工程とを含む記憶装置の製造方法。9前記第2ビット線は、各々前記第1電極と第2電極との間に前記記憶層を有する複数の記憶素子における前記第2電極を構成している前記8記載の記憶装置の製造方法。"