光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、アナログ電圧が所定値を超える場合、前記アナログ電圧を前記画素の電源電圧として供給し、前記アナログ電圧が所定値以下の場合、前記アナログ電圧を昇圧してから前記画素の電源電圧として供給するアナログ電圧安定化回路とを備えることを特徴とする固体撮像装置。前記画素アレイ部の選択行を指定する垂直レジスタと、前記アナログ電圧安定化回路から供給される電源電圧に基づいて駆動電圧を生成し、前記選択行に属する画素に印加するレベルシフタとをさらに備えることを特徴とする固体撮像装置。前記画素は、光電変換を行うフォトダイオードと、前記フォトダイオードに蓄積された電荷に応じた信号を検出する検出ノードと、前記フォトダイオードに蓄積された電荷を前記検出ノードに読み出す読み出しトランジスタと、前記検出ノードにて検出された信号を増幅する増幅トランジスタと、前記検出ノードをリセットするリセットトランジスタとを備え、前記リセットトランジスタは、デプレッション型トランジスタにて構成されることを特徴とする請求項1または2に記載の固体撮像装置。前記アナログ電圧安定化回路は、前記アナログ電圧に基づいてモニタ電圧を生成するモニタ電圧生成部と、前記モニタ電圧と参照電圧とを比較するコンパレータと、前記コンパレータの比較結果に基づいて前記アナログ電圧を昇圧するアナログ電圧昇圧回路とを備えることを特徴とする請求項1から3のいずれか1項に記載の固体撮像装置。前記コンパレータはヒステリシス型コンパレータであることを特徴とする請求項4に記載の固体撮像装置。前記モニタ電圧をA/D変換するA/Dコンバータをさらに備え、前記アナログ電圧昇圧回路は、前記A/Dコンバータの出力に基づいて駆動力を調整することを特徴とする請求項4または5に記載の固体撮像装置。前記アナログ電圧を昇圧してから前記画素の電源電圧として供給するタイミングは、1フレームの先頭または電源投入直後であることを特徴とする請求項1から6のいずれか1項に記載の固体撮像装置。前記アナログ電圧安定化回路から供給される電源電圧をドレイン電圧としてソースから電圧出力するバッファトランジスタをさらに備えることを特徴とする請求項1から7のいずれか1項に記載の固体撮像装置。本発明の一つの実施形態の目的は、画素用電源としてアナログ電源を使用した場合においても、画素飽和信号量のばらつきの増大を抑制することが可能な固体撮像装置を提供することである。実施形態の固体撮像装置によれば、画素アレイ部と、アナログ電圧安定化回路とが設けられている。画素アレイ部は、光電変換した電荷を蓄積する画素がマトリックス状に配置されている。アナログ電圧安定化回路は、アナログ電圧が所定値を超える場合、前記アナログ電圧を前記画素の電源電圧として供給し、前記アナログ電圧が所定値以下の場合、前記アナログ電圧を昇圧してから前記画素の電源電圧として供給する。以下、実施形態に係る固体撮像装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。第1実施形態図1は、第1実施形態に係る固体撮像装置の概略構成を示すブロック図である。図1において、この固体撮像装置には、光電変換した電荷を蓄積する画素2がロウ方向およびカラム方向にマトリックス状に配置された画素アレイ部1、画素アレイ部1の選択行を指定する垂直レジスタ3、アナログ電圧安定化回路7から供給される電源電圧VEに基づいて駆動電圧を生成し、選択行に属する画素2に印加するレベルシフタ4、各画素2の読み出しや蓄積のタイミングを制御するタイミングジェネレータ5、アナログ電圧VANAに基づいて負電圧または接地電圧を生成する負/接地電圧生成回路6およびアナログ電圧VANAに基づいて電源電圧VEを生成するアナログ電圧安定化回路7が設けられている。なお、本明細書において、アナログ電圧VANAとはアナログ回路用電圧を言う。また、画素2に印加される駆動電圧は、読み出し信号READおよびリセット信号RSTおよび行選択信号ADRとして用いることができる。ここで、アナログ電圧安定化回路7は、アナログ電圧VANAが所定値を超える場合、アナログ電圧VANAを画素2の電源電圧VEとして供給し、アナログ電圧VANAが所定値以下の場合、アナログ電圧VANAを昇圧してから画素2の電源電圧VEとして供給することができる。このアナログ電圧安定化回路7には、半導体のバンドギャップに依存した基準電圧VBを出力するバンドギャップリファレンス回路8、基準電圧VBに基づいて参照電圧VREFを発生する参照電圧発生回路9、アナログ電圧VANAの電圧値を検出するアナログ電圧検出部10およびアナログ電圧検出部10からの指示に基づいてアナログ電圧VANAを昇圧するアナログ電圧昇圧回路11が設けられている。なお、アナログ電圧昇圧回路11は、チャージポンプ回路でもよいし、スイッチドキャパシタ回路であってもよい。図2は、図1の画素2の構成例を示す回路図である。図2において、画素2には、フォトダイオードPD、読み出しトランジスタTa、リセットトランジスタTbおよび増幅トランジスタTcが設けられている。また、増幅トランジスタTcとリセットトランジスタTbと読み出しトランジスタTaとの接続点には検出ノードとしてフローティングディフュージョンFDが形成されている。そして、読み出しトランジスタTaのソースは、フォトダイオードPDに接続され、読み出しトランジスタTaのゲートには、読み出し信号READが入力される。また、リセットトランジスタTbのソースは、読み出しトランジスタTaのドレインに接続され、リセットトランジスタTbのゲートには、リセット信号RSTが入力され、リセットトランジスタTbのドレインには、電源電圧VEが供給される。また、増幅トランジスタTcのソースは、垂直信号線VLINに接続され、増幅トランジスタTcのゲートは、読み出しトランジスタTaのドレインに接続され、増幅トランジスタTcのドレインには、電源電圧VEが供給される。なお、リセットトランジスタTbは、デプレッション型トランジスタを用いることが好ましい。また、図2の例では、画素2としてアドレストランジスタが設けられていない構成を示したが、行選択信号ADRが入力されるアドレストランジスタが設けられている画素を用いるようにしてもよい。そして、アナログ電圧検出部10にはアナログ電圧VANAが入力され、アナログ電圧VANAの電圧値が検出される。アナログ電圧検出部10において、参照電圧VREFと比較されることにより、アナログ電圧VANAが所定値を超えるかどうかが判定され、アナログ電圧VANAが所定値を超える場合、そのアナログ電圧VANAが電源電圧VEとして画素2およびレベルシフタ4に供給される。一方、アナログ電圧VANAが所定値以下の場合、その判定結果がアナログ電圧昇圧回路11に出力される。そして、アナログ電圧昇圧回路11において、アナログ電圧VANAが昇圧されることで電源電圧VEが生成され、画素2およびレベルシフタ4に供給される。なお、アナログ電圧VANAを昇圧する場合、アナログ電圧VANAの電圧仕様の上限値位になるように昇圧後のアナログ電圧VANAを設定することが好ましい。また、アナログ電圧VANAを昇圧してから画素2およびレベルシフタ4の電源電圧VEとして供給するタイミングは、画素2の読み出し動作に影響を与えないように、1フレームの先頭または電源投入直後であることが好ましい。そして、垂直レジスタ3において、画素アレイ部1の行が順次選択され、その選択行がレベルシフタ4に伝えられる。そして、レベルシフタ4において、電源電圧VEのレベルがシフトされることでリセット信号RSTおよび読み出し信号READが生成され、垂直レジスタ3にて指定された選択行の画素2に順次印加される。ここで、リセット信号RSTが画素2に印加されると、リセットトランジスタTbがオンし、リセットトランジスタTbを介してフローティングディフュージョンFDの電位が電源電圧VEに設定される。そして、その時のリセットレベルが増幅トランジスタTcを介して垂直信号線VLINに読み出され、画素2の信号からリセットレベルが検出される。次に、読み出し信号READが画素2に印加されると、読み出しトランジスタTaがオンし、フォトダイオードPDに蓄積されていた電荷が読み出しトランジスタTaを介してフローティングディフュージョンFDに転送される。そして、その時の読み出しレベルが増幅トランジスタTcを介して垂直信号線VLINに読み出され、画素2の信号から読み出しレベルが検出される。そして、これらのリセットレベルおよび読み出しレベルとの差分がとられることで各画素2の信号成分がCDSにてデジタル化される。この時の非選択行では、その非選択行が前回選択された時の読み出し状態の経過後にゼロセット状態に設定される。このゼロセット状態では、その非選択行が前回選択された時に、リセットトランジスタTbにリセット信号RSTが印加されるとともに、電源電圧VEがグランド電位に一旦落とされる。この結果、リセットトランジスタTbがオンし、リセットトランジスタTbを介してフローティングディフュージョンFDの電位がグランド電位に設定される。このため、その非選択行の増幅トランジスタTcがオフされ、非選択行から垂直信号線VLINに信号が読み出されるのが防止される。ここで、画素用電源としてアナログ電源VANAを使用することで電源回路の大規模化を抑制することが可能となるとともに、アナログ電源VANAの電圧値に応じてアナログ電源VANAを昇圧することで、アナログ電源VANAのばらつきが大きい場合においても画素用電源を安定供給する事ができ、画素飽和信号量のばらつきの増大を抑制することが可能となる。また、アナログ電圧VANAが所定値を超える場合、アナログ電圧VANAを画素2の電源電圧VEとしてそのまま供給することにより、アナログ電圧安定化回路7にて発生するノイズが電源電圧VEに重畳されるのを防止することができ、画素特性を安定させることができる。また、リセットトランジスタTbとしてデプレッション型トランジスタを用いることにより、リセットトランジスタTbのドレインに電源電圧VEが供給される場合においても、リセット信号RSTのレベルを電源電圧VEよりも大きな電圧に昇圧させることなく、リセットトランジスタTbをオンさせることができ、レベルシフタ4の大規模化を抑制することができる。なお、図1の実施形態では、リセットトランジスタTbのドレインと増幅トランジスタTcのドレインとで電源電圧VEを共用した場合を例にとったが、リセットトランジスタTbのドレインと増幅トランジスタTcのドレインとで電源電圧VEを分けるようにしてもよい。この場合、セットトランジスタTbのドレインと増幅トランジスタTcのドレインとでアナログ電圧昇圧回路11を別個に設けるようにしてもよい。図3は、図1のアナログ電圧安定化回路7の動作を示すフローチャートである。図3において、アナログ電圧VANAがアナログ電圧検出部10に入力されるとS1、抵抗分圧などの方法にてアナログ電圧VANAが1/2に分圧されるS2。次に、アナログ電圧検出部10において、アナログ電圧VANAの分圧値と参照電圧VREFとが比較されS3、アナログ電圧VANAが必要電圧に達しているか検知する。そして、アナログ電圧VANAの分圧値が参照電圧VREFを超える場合、そのアナログ電圧VANAが電源電圧VEとして画素2およびレベルシフタ4に供給されるS4。一方、アナログ電圧VANAの分圧値が参照電圧VREF以下の場合、アナログ電圧昇圧回路11において、アナログ電圧VANAが昇圧されることで電源電圧VEが生成され、画素2およびレベルシフタ4に供給されるS5。例えば、アナログ電圧VANAが2.3V~2.8Vの電源仕様であり、実際は2.4Vのアナログ電圧VANAが外部から供給されるものとする。この場合、例えば、参照電圧VREFが1.35Vとすると、1/2VANA=1.2Vとなり、1/2VANAがVREF以下となる。このため、アナログ電圧昇圧回路11にてアナログ電圧VANAが2.4Vから2.8Vになるように昇圧し、画素2およびレベルシフタ4に供給させることができる。また、2.7Vのアナログ電圧VANAが外部から供給される場合は、1/2VANA=1.36Vとなり、1/2VANAがVREFを越える。このため、アナログ電圧昇圧回路11にてアナログ電圧VANAを昇圧させることなく、アナログ電圧VANAをそのまま画素2およびレベルシフタ4に供給させることができる。これにより、アナログ電圧VANAの電源仕様が2.3V~2.8Vである場合においても、電源電圧VEを2.7V~2.8Vの変動に抑えられ、画素電源のばらつきを抑えることができる。図4は、図1のアナログ電圧安定化回路7の具体的な構成例を示すブロック図である。図4において、アナログ電圧安定化回路7には、バンドギャップリファレンス回路8、参照電圧発生回路9、アナログ電圧昇圧回路11、モニタ電圧生成部12、ヒステリシス型コンパレータP0およびスイッチW1、W2が設けられている。アナログ電圧昇圧回路11には、スイッチW3が設けられている。ここで、モニタ電圧生成部12は、アナログ電圧VANAに基づいてモニタ電圧を生成することができる。このモニタ電圧を生成する方法としては、例えば、アナログ電圧VANAの抵抗分圧などを用いることができる。ヒステリシス型コンパレータP0は、モニタ電圧生成部12にて生成されたモニタ電圧を参照電圧VREFと比較することができる。スイッチW1~W3は、ヒステリシス型コンパレータP0の出力に基づいて、アナログ電圧VANAの出力をオン/オフすることができる。そして、アナログ電圧VANAがモニタ電圧生成部12に入力されると、アナログ電圧VANAが分圧されることで、モニタ電圧が生成され、ヒステリシス型コンパレータP0に出力される。そして、ヒステリシス型コンパレータP0において、モニタ電圧が参照電圧VREFと比較され、モニタ電圧が参照電圧VREFを超える場合、スイッチW1がオンされることで、アナログ電圧VANAが電源電圧VEとして画素2およびレベルシフタ4に供給される。一方、モニタ電圧が参照電圧VREF以下の場合、スイッチW2、W3がオンされることで、アナログ電圧VANAがアナログ電圧昇圧回路11にて昇圧され、電源電圧VEとして画素2およびレベルシフタ4に供給される。なお、アナログ電圧昇圧回路11から出力される電圧を設定値に一致させるため、アナログ電圧昇圧回路11の出力をモニタするモニタ回路を設け、そのモニタ結果に基づいてアナログ電圧昇圧回路11の出力を制御するようにしてもよい。図5aは、非ヒステリシス型コンパレータの構成例を示す回路図、図5bは、ヒステリシス型コンパレータの構成例を示す回路図、図6aは、非ヒステリシス型コンパレータの入出力波形を示す図、図6bは、ヒステリシス型コンパレータの入出力波形を示す図である。図5aにおいて、1/2VANAとVREFとが非ヒステリシス型コンパレータP1にて比較されるものとする。ここで、図6aに示すように、アナログ電圧VANAにノイズが重畳されているものとすると、アナログ電圧VANAが参照電圧VREFを境として変動し、非ヒステリシス型コンパレータP1の出力Pout1が不安定になる。一方、図5bにおいて、非ヒステリシス型コンパレータP1に入力抵抗R1と帰還抵抗R2を追加することでヒステリシス型コンパレータP0が構成されている。ここで、ヒステリシス型コンパレータP0では、2個のしきい値VT1、VT2が設定される。そして、1/2VANAとVREFとがヒステリシス型コンパレータP0にて比較されるものとすると、1/2VANAがしきい値VT1、VT2間にある場合は、ヒステリシス型コンパレータP0の出力Pout2の反転が防止される。このため、アナログ電圧VANAが参照電圧VREFを境として変動する場合においても、図6bに示すように、ヒステリシス型コンパレータP0の出力Pout2は安定になる。第2実施形態図7は、第2実施形態に係る固体撮像装置の概略構成を示すブロック図である。図7において、この固体撮像装置には、図1の構成にバッファ回路13が追加されている。バッファ回路13は、アナログ電圧安定化回路7から供給される電源電圧VEのノイズによる変動を低減させることができる。このバッファ回路13には、バッファトランジスタ15および正昇圧回路14が設けられている。なお、バッファトランジスタ15としては、例えば、Nチャンネル電界効果トランジスタを用いることができる。ここで、バッファトランジスタ15は、アナログ電圧安定化回路7から供給される電源電圧VEを、ドレイン電圧としてソース電圧を画素2およびレベルシフタ4に出力することができる。正昇圧回路14は、バッファトランジスタ15のしきい値電圧分だけ電源電圧VEを昇圧し、バッファトランジスタ15のゲートに供給することとする。そして、アナログ電圧安定化回路7から電源電圧VEがバッファトランジスタ15のドレインに供給されると、バッファトランジスタ15のソースフォロア動作により、バッファトランジスタ15のソースから電源電圧VEが画素2およびレベルシフタ4に出力される。ここで、アナログ電圧安定化回路7から供給される電源電圧VEをドレイン電圧としてバッファトランジスタ15のゲートソース間のソースフォロア動作を介してソース電圧を画素2およびレベルシフタ4に供給することにより、画素2およびレベルシフタ4に供給される電源電圧VEのノイズを低減することができ、画素特性を安定させることができる。なお、正昇圧回路14からバッファトランジスタ15のゲートに供給される電圧のノイズを低減するために、正昇圧回路14に容量を付加するなどしてリップルなどを除去してから、バッファトランジスタ15のゲートに印加させるようにしてもよい。また、正昇圧回路14は、アナログ電圧昇圧回路11の一部を流用して構成するようにしてもよい。第3実施形態図8は、第3実施形態に係る固体撮像装置に適用されるアナログ電圧安定化回路の概略構成を示すブロック図である。図8において、この固体撮像装置には、図4の構成にA/Dコンバータ16が追加され、アナログ電圧昇圧回路11の代わりアナログ電圧昇圧回路11 ́が設けられている。このA/Dコンバータ16は、モニタ電圧生成部12から出力されたモニタ電圧をA/D変換し、アナログ電圧昇圧回路11 ́に出力することができる。アナログ電圧昇圧回路11 ́は、A/Dコンバータ16の出力に基づいて駆動力を調整することができる。すなわち、アナログ電圧昇圧回路11 ́は、A/Dコンバータ16の出力に基づいてアナログ電圧VANAの大小を推測することができる。そして、アナログ電圧VANAが大きい場合には、アナログ電圧昇圧回路11 ́の駆動力を低下させ、アナログ電圧VANAが小さい場合には、アナログ電圧昇圧回路11 ́の駆動力を上昇させることができる。なお、図8の実施形態では、モニタ電圧生成部12から出力されたモニタ電圧をA/Dコンバータ16に入力する方法について説明したが、アナログ電圧VANAをA/Dコンバータ16に入力するようにしてもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。