"複数の第1のローカルビット線と、前記複数の第1のローカルビット線に対応し、それら複数の第1のローカルビット線の配線長よりも配線長が長い第1のグローバルビット線と、複数の第1のローカルスイッチ制御線と、前記複数の第1のローカルスイッチ制御線にそれぞれ対応し、それら複数の第1のローカルスイッチ制御線の配線長よりもそれぞれ配線長が長い複数のメインスイッチ制御線と、前記複数の第1のローカルスイッチ制御線の電位にそれぞれ対応して、前記複数の第1のローカルビット線と前記第1のグローバルビット線との間の電気的な接続を制御する複数の第1の階層スイッチと、前記複数のメインスイッチ制御線の電位にそれぞれ対応して、前記複数の第1のローカルスイッチ制御線をそれぞれ駆動する複数の第1のローカルスイッチドライバと、前記複数のメインスイッチ制御線を選択的に活性化する複数のメインスイッチドライバと、を備えることを特徴とする半導体装置。複数の第2のローカルビット線と、前記複数の第2のローカルビット線に対応し、それら複数の第2のローカルビット線の配線長よりも配線長が長い第2のグローバルビット線と、前記複数のメインスイッチ制御線の配線長よりもそれぞれ配線長が短い複数の第2のローカルスイッチ制御線と、前記複数の第2のローカルスイッチ制御線の電位にそれぞれ対応して、前記複数の第2のローカルビット線と前記第2のグローバルビット線との間の電気的な接続を制御する複数の第2の階層スイッチと、前記複数のメインスイッチ制御線の電位にそれぞれ対応して、前記複数の第2のローカルスイッチ制御線をそれぞれ駆動する複数の第2のローカルスイッチドライバと、を更に備えることを特徴とする請求項1に記載の半導体装置。前記複数の第1及び複数の第2ローカルビット線にそれぞれ接続される複数の第1及び複数の第2のメモリセルと、前記複数の第1及び複数の第2のメモリセルをそれぞれ選択する複数の第1及び複数の第2のサブワード線と、それぞれが、前記複数の第1のサブワード線の1つ及び複数の第2のサブワード線の1つに共通に対応する複数のメインワード線と、前記複数のメインワード線の電位に応じて、前記複数の第1のサブワード線を選択的に活性化する複数の第1のサブワードドライバと、前記複数のメインワード線の電位に応じて、前記複数の第2のサブワード線を選択的に活性化する複数の第2のサブワードドライバと、前記複数のメインワード線を選択的に活性化する複数のメインワードドライバと、を更に備えることを特徴とする請求項2に記載の半導体装置。前記第1及び第2のグローバルビット線の信号電圧をそれぞれ増幅する第1及び第2のセンスアンプを更に備える、ことを特徴とする請求項2または3に記載の半導体装置。前記複数のメインワードドライバには、アドレスに応じて生成されるデコード信号群が供給され、前記メインスイッチドライバには、前記デコード信号群と、動作タイミングを規定する一又は複数の制御信号と、がそれぞれ供給される、ことを特徴とする請求項3に記載の半導体装置。前記複数のメインワードドライバのそれぞれのゲート段数及び前記複数のメインスイッチドライバのそれぞれのゲート段数は、同一である、ことを特徴とする請求項3または5に記載の半導体装置。前記複数の第1のサブワードドライバ及び前記複数の第1のローカルスイッチドライバは、同一のゲート段数で構成され、前記複数の第2のサブワードドライバ及び前記複数の第2のローカルスイッチドライバは、同一のゲート段数で構成される、ことを特徴とする請求項3、5及び6のいずれか一項に記載の半導体装置。前記第1のサブワードドライバ及び前記第1のローカルスイッチドライバ、並びに前記第2のサブワードドライバ及び前記第2のローカルスイッチドライバは、それぞれ相補トランジスタで構成されるインバータ回路を含む、ことを特徴とする請求項7に記載の半導体装置。前記第1のグローバルビット線及び前記複数の第1のローカルビット線は、第1の方向に延在し、前記複数の第1のローカルスイッチ制御線及び前記複数のメインスイッチ制御線は、前記第1の方向と交差する第2の方向に延在する、ことを特徴とする請求項1に記載の半導体装置。前記第1及び第2のグローバルビット線及び前記複数の第1及び第2のローカルビット線は、第1の方向に延在し、前記複数の第1及び第2のローカルスイッチ制御線、並びに前記複数のメインスイッチ制御線は、前記第1の方向と交差する第2の方向に延在する、ことを特徴とする請求項2に記載の半導体装置。前記第1及び第2のグローバルビット線、並びに前記複数の第1及び第2のローカルビット線は、第1の方向に延在し、前記複数の第1及び第2のローカルスイッチ制御線、前記複数のメインスイッチ制御線、前記複数の第1及び第2のサブワード線、並びに前記複数のメインワード線は、いずれも前記第1の方向と交差する第2の方向に延在する、ことを特徴とする請求項3に記載の半導体装置。それぞれ複数の第1のメモリセルに接続され、それぞれ第1の方向に延在する複数の第1のローカルビット線と、前記複数の第1のローカルビット線に対応し、前記第1の方向に延在する第1のグローバルビット線と、前記第1の方向と交差する第2の方向に延在する複数の第1のローカルスイッチ制御線と、前記複数の第1のローカルスイッチ制御線にそれぞれ対応し、それら複数の第1のローカルスイッチ制御線の配線長よりもそれぞれ配線長が長く、前記第2の方向に延在する複数のメインスイッチ制御線と、前記複数の第1のローカルスイッチ制御線の電位にそれぞれ応じて、前記複数の第1のローカルビット線と前記第1のグローバルビット線との間の電気的な接続を制御する複数の第1の階層スイッチと、前記複数のメインスイッチ制御線の電位にそれぞれ応じて、前記複数の第1のローカルスイッチ制御線をそれぞれ駆動する複数のローカルスイッチドライバと、前記複数のメインスイッチ制御線を選択的に活性化する複数のメインスイッチドライバと、前記複数の第1のメモリセルを選択し、前記第2の方向に延在する複数の第1のサブワード線と、前記複数の第1のサブワード線にそれぞれ対応し、前記第2の方向に延在する複数のメインワード線と、前記複数のメインワード線の電位に応じて、前記複数の第1のサブワード線を選択的に活性化する複数の第1のサブワードドライバと、前記複数のメインワード線を選択的に活性化する複数のメインワードドライバと、を備える、ことを特徴とする半導体装置。前記複数のメインワードドライバ及び前記複数のメインスイッチドライバは、前記第1の方向に並んで配置される、ことを特徴とする請求項12に記載の半導体装置。前記複数のメインワードドライバのうち第1の数の複数のメインワードドライバ、及び前記複数のメインスイッチドライバのうち1つのメインスイッチドライバとは、1つのセットで示すメインドライバとして、複数の前記メインドライバが前記第1の方向に並んで配置される、ことを特徴とする請求項13に記載の半導体装置。アドレスに応じて生成され、前記複数のメインワードドライバ及び前記複数のメインスイッチドライバに供給されるデコード信号群の配線が前記第1の方向に延在し、動作タイミングを規定する一又は複数の制御信号の配線が前記第1の方向に延在する、ことを特徴とする請求項13または14に記載の半導体装置。前記複数の第1のサブワードドライバ及び前記複数の第1のローカルスイッチドライバは、前記第1の方向に並んで配置される、ことを特徴とする請求項12乃至15のいずれか一項に記載の半導体装置。前記複数の第1のサブワードドライバのうち第1の数の複数の第1のサブワードドライバ、及び前記複数の第1のローカルスイッチドライバのうち1つの第1のローカルスイッチドライバを1つのセットで示すサブドライバとして、複数の前記サブドライバが前記第1の方向に並んで配置される、ことを特徴とする請求項16に記載の半導体装置。第1及び第2のローカルビット線と、前記第1及び第2のローカルビット線にそれぞれ対応し、それら第1及び第2のローカルビット線のそれぞれの配線長よりも配線長が長い第1及び第2のグローバルビット線と、第1及び第2のローカルスイッチ制御線と、前記第1及び第2のローカルスイッチ制御線にそれぞれ対応し、それら第1及び第2のローカルスイッチ制御線のそれぞれの配線長よりも配線長が長いメインスイッチ制御線と、前記第1及び第2のローカルスイッチ制御線の電位にそれぞれ対応して、前記第1及び第2のローカルビット線と前記第1及び第2のグローバルビット線との間の電気的な接続をそれぞれ制御する第1及び第2の階層スイッチと、前記メインスイッチ制御線の電位に対応して、前記第1及び第2のローカルスイッチ制御線をそれぞれ駆動する第1及び第2のローカルスイッチドライバと、前記メインスイッチ制御線を活性化するメインスイッチドライバと、を備えることを特徴とする半導体装置。前記第1及び第2のローカルビット線にそれぞれ接続される複数の第1及び複数の第2のメモリセルと、前記複数の第1及び複数の第2のメモリセルをそれぞれ選択する複数の第1及び複数の第2のサブワード線と、それぞれが、前記複数の第1のサブワード線の1つ及び複数の第2のサブワード線の1つに共通に対応する複数のメインワード線と、前記複数のメインワード線の電位に応じて、前記複数の第1のサブワード線を選択的に活性化する複数の第1のサブワードドライバと、前記複数のメインワード線の電位に応じて、前記複数の第2のサブワード線を選択的に活性化する複数の第2のサブワードドライバと、前記複数のメインワード線を選択的に活性化する複数のメインワードドライバと、を更に備える、ことを特徴とする請求項18に記載の半導体装置。前記第1及び第2のグローバルビット線の信号電圧をそれぞれ増幅する第1及び第2のセンスアンプを更に備える、ことを特徴とする請求項18または19に記載の半導体装置。前記複数のメインワードドライバには、アドレスに応じて生成されるデコード信号群が供給され、前記メインスイッチドライバには、前記デコード信号群と、動作タイミングを規定する一又は複数の制御信号と、がそれぞれ供給される、ことを特徴とする請求項19に記載の半導体装置。前記複数のメインワードドライバのそれぞれのゲート段数及び前記メインスイッチドライバのゲート段数は、同一である、ことを特徴とする請求項19または21に記載の半導体装置。前記複数の第1のサブワードドライバ及び前記第1のローカルスイッチドライバは、同一のゲート段数で構成され、前記複数の第2のサブワードドライバ及び前記第2のローカルスイッチドライバは、同一のゲート段数で構成される、ことを特徴とする請求項19、21及び22のいずれか一項に記載の半導体装置。前記複数の第1のサブワードドライバ及び前記第1のローカルスイッチドライバ、並びに前記複数の第2のサブワードドライバ及び前記第2のローカルスイッチドライバは、それぞれ相補トランジスタで構成されるインバータ回路を含む、ことを特徴とする請求項23に記載の半導体装置。前記第1及び第2のグローバルビット線、並びに前記第1及び第2のローカルビット線は、第1の方向に延在し、前記第1及び第2のローカルスイッチ制御線、並びに前記メインスイッチ制御線は、前記第1の方向と交差する第2の方向に延在する、ことを特徴とする請求項18に記載の半導体装置。前記第1及び第2のグローバルビット線、並びに前記第1及び第2のローカルビット線は、第1の方向に延在し、前記第1及び第2のローカルスイッチ制御線、前記メインスイッチ制御線、前記複数の第1及び複数の第2のサブワード線、並びに前記複数のメインワード線は、前記第1の方向と交差する第2の方向に延在する、ことを特徴とする請求項19に記載の半導体装置。前記第1及び第2のグローバルビット線の信号電圧をそれぞれ増幅する第1及び第2のセンスアンプを更に備える、ことを特徴とする請求項18乃至26のいずれか一項に記載の半導体装置。請求項1、12又は18に記載の半導体装置と、前記半導体装置とバスを介して接続され、前記半導体装置の動作を制御するコントローラと、を備える、ことを特徴とする情報処理システム。上述のメモリセルアレイの規模が大きくなる場合、スイッチ制御線を介して複数の階層スイッチの接続を制御する必要がある。メモリセルアレイの階層化の規模の増大により階層スイッチの個数が増えるほどスイッチ制御線の負荷が増大し、ローカルビット線とグローバルビット線とを電気的に接続するタイミング制御が、メモリセルアレイのそれぞれの場所において異なってくる。これは、スイッチ制御線の寄生抵抗及び寄生容量が大きくなることによる時定数の増加によるものである。ローカルビット線及びグローバルビット線へのアクセスタイミングと階層スイッチのタイミングがスキューを有し、メモリアレイのアクセス速度が低下する。また、ワード線構成の階層化により、サブワード線を駆動するサブワードドライバや、メインワード線を駆動するメインワードドライバの回路規模も大きくなっていく。このように、階層化されたメモリセルアレイを採用する場合は、階層化に関連する回路群を配置するためにチップサイズが増大する。上記課題を解決するために、本発明の半導体装置は、複数の第1のローカルビット線と、前記複数の第1のローカルビット線に対応し、それら複数の第1のローカルビット線の配線長よりも配線長が長い第1のグローバルビット線と、複数の第1のローカルスイッチ制御線と、前記複数の第1のローカルスイッチ制御線にそれぞれ対応し、それら複数の第1のローカルスイッチ制御線の配線長よりもそれぞれ配線長が長い複数のメインスイッチ制御線と、前記複数の第1のローカルスイッチ制御線の電位にそれぞれ対応して、前記複数の第1のローカルビット線と前記第1のグローバルビット線との間の電気的な接続を制御する複数の第1の階層スイッチと、前記複数のメインスイッチ制御線の電位にそれぞれ対応して、前記複数の第1のローカルスイッチ制御線をそれぞれ駆動する複数の第1のローカルスイッチドライバと、前記複数のメインスイッチ制御線を選択的に活性化する複数のメインスイッチドライバと、を備えて構成される。本発明の半導体装置によれば、下位のローカルビット線と上位のグローバルビット線とに階層化されたビット線構成において、階層スイッチを制御するための構成として、ローカルスイッチ制御線とメインスイッチ制御線を配置するとともに、ローカルスイッチ制御線を駆動するローカルスイッチドライバと、メインスイッチ制御線を選択的に活性化するメインスイッチドライバとを設けることで、階層スイッチの制御を適切に行うことができる。例えば、ローカルスイッチ制御線及びメインスイッチ制御線並びにそれらに関連するローカルスイッチドライバ及びメインスイッチドライバは、小さい回路規模で構成できるとともに、複数のローカルビット線のそれぞれのアクセスに対応したタイミングスキューが小さな階層スイッチの制御を行うことができる。また、上記課題を解決するために、本発明の半導体装置は、それぞれ複数の第1のメモリセルに接続され、それぞれ第1の方向に延在する複数の第1のローカルビット線と、前記複数の第1のローカルビット線に対応し、前記第1の方向に延在する第1のグローバルビット線と、前記第1の方向と交差する第2の方向に延在する複数の第1のローカルスイッチ制御線と、前記複数の第1のローカルスイッチ制御線にそれぞれ対応し、それら複数の第1のローカルスイッチ制御線の配線長よりもそれぞれ配線長が長く、前記第2の方向に延在する複数のメインスイッチ制御線と、前記複数の第1のローカルスイッチ制御線の電位にそれぞれ応じて、前記複数の第1のローカルビット線と前記第1のグローバルビット線との間の電気的な接続を制御する複数の第1の階層スイッチと、前記複数のメインスイッチ制御線の電位にそれぞれ応じて、前記複数の第1のローカルスイッチ制御線をそれぞれ駆動する複数のローカルスイッチドライバと、前記複数のメインスイッチ制御線を選択的に活性化する複数のメインスイッチドライバと、前記複数の第1のメモリセルを選択し、前記第2の方向に延在する複数の第1のサブワード線と、前記複数の第1のサブワード線にそれぞれ対応し、前記第2の方向に延在する複数のメインワード線と、前記複数のメインワード線の電位に応じて、前記複数の第1のサブワード線を選択的に活性化する複数の第1のサブワードドライバと、前記複数のメインワード線を選択的に活性化する複数のメインワードドライバと、を備えて構成される。また、上記課題を解決するために、本発明の半導体装置は、第1及び第2のローカルビット線と、前記第1及び第2のローカルビット線にそれぞれ対応し、それら第1及び第2のローカルビット線のそれぞれの配線長よりも配線長が長い第1及び第2のグローバルビット線と、第1及び第2のローカルスイッチ制御線と、前記第1及び第2のローカルスイッチ制御線にそれぞれ対応し、それら第1及び第2のローカルスイッチ制御線のそれぞれの配線長よりも配線長が長いメインスイッチ制御線と、前記第1及び第2のローカルスイッチ制御線の電位にそれぞれ対応して、前記第1及び第2のローカルビット線と前記第1及び第2のグローバルビット線との間の電気的な接続をそれぞれ制御する第1及び第2の階層スイッチと、前記メインスイッチ制御線の電位に対応して、前記第1及び第2のローカルスイッチ制御線をそれぞれ駆動する第1及び第2のローカルスイッチドライバと、前記メインスイッチ制御線を活性化するメインスイッチドライバと、を備えて構成される。以上説明したように本発明によれば、ビット線構成が階層化されたメモリセルアレイにおいて、小さい回路規模でチップ面積を増加させることなく、適切な階層スイッチの制御を行うことができるとともに、適切なタイミングで階層スイッチの動作を制御してアクセス速度の低下を確実に防止することができる。本発明の課題を解決する技術思想の代表的な例は以下に示される。ただし、本願の請求対象は、この技術思想に限定されるものではなく、本願の特許請求の範囲に記載された内容にあることは言うまでもない。図1に示すように、本発明の技術思想の一例は、少なくともビット線構成が階層化されたメモリセルアレイを有する半導体装置に対して適用されるものである。図1の半導体装置は、グローバルビット線GBLとローカルビット線LBLとに階層化されたビット線構成を有している。図1の下部には、便宜上、矢印にて互いに直交するX方向及びY方向を示している。X方向は、グローバルビット線GBL及びローカルビット線LBLの延在方向に一致し、Y方向は、メインワード線MWL、サブワード線SWL、メインスイッチ制御線MSL、及びローカルスイッチ制御線LSLの延在方向に一致する。図1では、グローバルビット線GBLとローカルビット線LBLを1本ずつ示している。実際には、複数のグローバルビット線GBLがY方向に展開されて配置される。1本のグローバルビット線GBLに対して、複数のローカルビット線LBLがX方向に区分されて展開されて配置される。グローバルビット線GBLとローカルビット線LBLは、それぞれX方向に延在する。1本のローカルビット線LBLの長さは、1本のグローバルビット線GBLの長さよりも短い。複数のメモリセルMCは、ローカルビット線LBLに接続する。ここでは、ローカルビット線LBLの1本分の区分範囲内の構成を説明するが、他の区分範囲内でも同様の構成となっている。また、図1においては、ローカルスイッチ制御線LSLと、ローカルスイッチ制御線LSLに対応するメインスイッチ制御線MSLとが配置され、ローカルスイッチ制御線LSLの電位に応じてローカルビット線LBLとグローバルビット線GBLとの間の電気的接続を制御する階層スイッチSWが設けられている。さらに、メインスイッチ制御線MSLの電位に応じてローカルスイッチ制御線LSLを駆動するローカルスイッチドライバLSDと、ローカルスイッチ制御線LSLを選択的に活性化するメインスイッチドライバMSDが設けられている。1つのローカルスイッチドライバLSDは、Y方向に展開する複数のローカルビット線LBLにそれぞれ対応する複数の階層スイッチSWを駆動する。階層スイッチSWの数については、後述する。一方、ビット線構成に加えてワード線構成を階層化する場合は、ローカルビット線LBLに接続される複数のメモリセルMCと、各メモリセルMCを選択するサブワード線SWLと、サブワード線SWLに対応するメインワード線MWLを配置することができる。この場合、メインワード線MWLの電位に応じてサブワード線SWLを選択的に活性化するサブワードドライバSWDと、メインワード線MWLを選択的に活性化するメインワードドライバMWDを設けてもよい。さらに、グローバルビット線GBLの信号電圧を増幅するセンスアンプSAを設けてもよい。1つのローカルスイッチドライバLSDが複数の階層スイッチSWを駆動する数は、サブワードドライバSWDがY方向に展開する複数のローカルビット線LBLにそれぞれ対応する複数のメモリセルMCを駆動する数に等しい。言い換えれば、Y方向に延在する1つのローカルスイッチ制御線LSLの長さは、Y方向に延在する1つのサブワード線SWLの長さにほぼ等しい。1つのローカルスイッチドライバLSDは、複数のサブワードドライバSWDに隣接し、それらがともにX方向に展開して配置される。更に、1つのメインスイッチ制御線MSLは、Y方向に展開する複数のローカルスイッチドライバLSDを駆動する。メインスイッチ制御線MSL及びローカルスイッチ制御線LSLは、Y方向に延在する。1本のローカルスイッチ制御線LSLの長さは、1つのメインスイッチ制御線MSLの長さよりも短い。1つのメインスイッチドライバMSDは、Y方向に展開する複数のローカルスイッチドライバLSDを駆動する。1つのメインスイッチドライバMSDが複数のローカルスイッチドライバLSDを駆動する数は、メインワードドライバMWDがY方向に展開する複数のサブワードドライバSWDを駆動する数に等しい。Y方向に延在する1本のメインスイッチ制御線MSLの長さは、Y方向に延在する1本のメインワード線MWLの長さにほぼ等しい。1つのメインスイッチドライバMSDは、複数のメインワードドライバMWDに隣接し、それらがともにX方向に展開して配置される。図1の構成を採用することにより、階層化されたビット線構成において各々の階層スイッチSWの接続状態を制御する場合、ローカルスイッチドライバLSDとメインスイッチドライバMSDは、いずれも小さい回路規模で構成でき、ローカルスイッチ制御線LSLとメインスイッチ制御線MSLに沿ったスペースに配置することで、余分なレイアウト面積を付加する必要がない。また、階層化されたビット線構成で問題となるタイミングスキュー等を要因とするアクセス速度の低下に対し、メインスイッチドライバMSDをXデコーダ領域内図1の下部に配置することで容易にタイミング制御を行うことができ、アクセス速度の低下を有効に防止することができる。以下、本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。以下では、半導体装置の一例として、ビット線構成が階層化されたDRAMDynamicRandomAccessMemoryに対して本発明を適用した実施形態について順次説明する。[第1実施形態]以下、本発明を適用した第1実施形態のDRAMについて説明する。図2は、第1実施形態のDRAMの全体構成を示すブロック図である。図2に示すDRAMは、複数のワード線WLと複数のビット線BLの各交点に配置された多数のメモリセルMCを含むアレイ領域10と、アレイ領域10に付随するロウ系回路領域11及びカラム系回路領域12とを備えている。後述するように、アレイ領域10内のビット線BLは、上位階層のグローバルビット線GBLと下位階層のローカルビット線LBLとに階層化されている。アレイ領域10内のワード線WLは、上位階層のメインワード線MWLと下位階層のサブワード線SWLとに階層化されている。ロウ系回路領域11には、複数のワード線WLに対応して設けられる多数の回路群が含まれ、カラム系回路領域12には、複数のビット線BLに対応して設けられる多数の回路群が含まれる。外部から時分割で入力されるアドレスにはロウアドレスとカラムアドレスが含まれ、ロウアドレスはロウアドレスバッファ13に保持されてロウ系回路領域11に送られ、カラムアドレスはカラムアドレスバッファ14に保持されてカラム系回路領域12に送られる。カラム系回路領域12は、入出力制御回路15によりデータバッファ16とのデータ転送が制御され、外部との間でデータ入出力DQが行われる。コマンドデコーダ17は、外部から入力される制御信号に基づきDARMに対するコマンドを判別して制御回路18に送出する。制御回路18は、コマンドデコーダ17により判別されるコマンドの種別に応じてDRAMの各部の動作を制御する。制御回路18は、アレイ領域10やその周辺回路の動作を制御し、DRAMの各部に制御信号を送出する。また、モードレジスタ19は、上記アドレスに基づきDRAMの動作モードを選択的に設定し、その設定情報を制御回路18に送出する。次に図3は、第1実施形態のDRAMの主要部の構成を示す図である。図3においては、第1実施形態のDRAMのうち、アレイ領域10における単位領域であるメモリセルアレイARYと、アレイ領域10に隣接するXデコーダ領域における回路群とが含まれる。なお、図3の下部には、図1と同様、矢印にてX方向及びY方向を示しているが、それぞれの意味は図1と同様である。上述したように、メモリセルアレイARYのビット線構成は、グローバルビット線GBLとローカルビット線LBLとに階層化されている。メモリセルアレイARYの両側には、それぞれ複数のセンスアンプSAを含むセンスアンプ列SAAが配置されている。メモリセルアレイARY内に配置される複数のグローバルビット線GBLは、その配置順に、両側のセンスアンプ列SAAの各センスアンプSAと交互に接続されている千鳥配置。なお、図3に示すメモリセルアレイARYは、いわゆるオープンビット線構造である。各々のセンスアンプSAは、グローバルビット線GBLを伝送される信号電圧を増幅して2値の判定結果を出力する。また、各々のセンスアンプSAには、グローバルビット線GBLを所定のプリチャージ電位にプリチャージするプリチャージ回路が含まれる。センスアンプSA内のプリチャージ回路により、グローバルビット線GBLがプリチャージされることに加え、階層スイッチSWを介してローカルビット線LBLをプリチャージすることができる。各1本のグローバルビット線GBLに対応して、例えば、X方向に沿って区分されるM本のローカルビット線LBLが配置されている。この場合、ローカルビット線LBLにより区分される単位領域は1つのサブアレイSARYを構成する。一方、メモリセルアレイARY内には、L本のグローバルビット線GBLがY方向に並んで配置される。よって、各1本のグローバルビット線GBLにM本のローカルビット線LBLが対応する構成では、メモリセルアレイARY内にM×L本のローカルビット線LBLが配置され、M個のサブアレイSARYがX方向に並ぶ配置となる。例えば、メモリセルアレイARYには、各1本のグローバルビット線GBLに対応して16本のローカルビット線LBLが配置される16個のサブアレイSARY。この場合、ローカルビット線LBLの配線長は、グローバルビット線GBLの配線長の約16分の1になる。DRAMの多層構造において、通常、グローバルビット線GBLの配線層がローカルビット線LBLの配線層の上層に配置される。例えば、グローバルビット線GBLを上層の低抵抗メタルで形成し、ローカルビット線LBLを下層の高抵抗の拡散層における埋め込みビット線として形成することができる。このような構造を採用する場合、ローカルビット線LBLの配線長を短くすることで、配線抵抗を抑制することができる。また、メモリセルアレイARYのワード線構成は、それぞれY方向に延びるメインワード線MWLとサブワード線SWLとに階層化されている。各々のメインワード線MWLは、その一端がXデコーダ領域内のメインワードドライバMWDに接続されるとともに、メモリセルアレイARY内の複数のサブワードドライバSWDに接続されている。これら複数のサブワードドライバSWDは、Y方向に一定間隔で並んで配置されている。例えば、各々のメインワード線MWLは、Y方向に並ぶ8個のサブワードドライバSWDに接続され、各々のサブワードドライバSWDには、互いに反対方向に延びる2本のサブワード線SWLが接続されている。すなわち、それぞれのサブワード線SWLは、X方向の両側に隣接するサブワードドライバSWDと交互に接続されている千鳥配置。各1本のメインワード線MWLに対応して、例えば、Y方向に沿って区分されるN本のサブワード線SWLが配置されている。この場合、サブワード線SWLにより区分される単位領域は1つのグループアレイGARYを構成する。一方、メモリセルアレイARY内には、P本のメインワード線MWLがX方向に並んで配置される。よって、各1本のメインワード線MWLにN本のサブワード線SWLが対応する構成では、メモリセルアレイARY内にN×P本のサブワード線SWLが配置され、N個のグループアレイGARYがY方向に並ぶ配置となる。メモリセルアレイARYは、複数のセグメントアレイSGARYを含む。1つのセグメントアレイSGARYは、1つのサブアレイSARYと1つのグループGARYとの交点のエリアで示される。言い換えれば、第1の数のサブワードドライバSWD及び第1の数に対応するローカルスイッチドライバLSDを1つのセットとして、そのセットはM区分を定義する。1つのセグメントアレイSGARYは、Y方向に展開して配置される2つのセットの間で定義される。ローカルスイッチドライバLSDについては、後述する。メモリセルアレイARY内には、それぞれのローカルビット線LBLとそれぞれのサブワード線SWLの各交点に形成された複数のメモリセルMCが配置されている。メモリセルアレイARYにおいては、ロウアドレスに応じてメインワードドライバMWD及びサブワードドライバSWDが選択的に活性化され、対応するメモリセルMCを選択することができる。各々のメモリセルMCは、サブワード線SWLによって選択的に導通制御される選択トランジスタQ0と、情報蓄積ノードSNの電荷として情報を保持するキャパシタCSとからなり、キャパシタCSにはプレート電圧VPLTが供給される。さらに、メモリセルアレイARYのスイッチ制御線の構成は、それぞれY方向に延びるメインスイッチ制御線MSLとローカルスイッチ制御線LSLとに階層化されている。各々のメインスイッチ制御線MSLは、その一端がXデコーダ領域内のメインスイッチドライバMSDに接続されるとともに、メモリセルアレイARY内の複数のローカルスイッチドライバLSDに接続されている。これら複数のローカルスイッチドライバLSDは、Y方向に一定間隔で並んで配置されている。例えば、各々のメインスイッチ制御線MSLは、Y方向に並ぶ8個のローカルスイッチドライバLSDに接続され、各々のローカルスイッチドライバLSDには各1本のローカルスイッチ制御線LSLが接続されている。各々のローカルスイッチ制御線LSLには、それぞれローカルビット線LBLの一端に設けられた階層スイッチSWが接続されている。各々の階層スイッチSWは、ゲートに接続されるローカルスイッチ制御線LSLの電位に応じて、ローカルビット線LBLとグローバルビット線GBLとの間の電気的接続を制御する1個のNMOSトランジスタからなる。図3の構成においては、メモリセルアレイARY内のローカルビット線LBLの本数と同数の階層スイッチSWが配置されることになる。なお、Y方向におけるローカルスイッチドライバLSDの数とサブワードドライバSWDの数図1では8個ずつは、同じであることが望ましい。次に図4は、図3のXデコーダ領域におけるメインワードドライバMWD及びメインスイッチドライバMSDの配置と制御配線の構成の概要を示すブロック図である。図4に示すように、1つのサブアレイSARYに対応するドライバ群には、X方向に並ぶ16個のメインワードドライバMWD及び1個のメインスイッチドライバMSDとにより構成される。よって、Xデコーダ領域には、サブアレイSARYの個数に対応する複数のドライバ群が繰り返し配置されている。また、Xデコーダ領域においては、各メインワードドライバMWD及び各メインスイッチドライバMSDに供給されるデコード信号群RF7T、RF5T、RF2Tの配線群と、各メインスイッチドライバMSDに供給される制御信号RAT、RBTの各配線がそれぞれ配置されている。それぞれのデコード信号群RF7T、RF5T、RF2Tは、ロウアドレスの構成ビットに応じてXデコーダ回路により生成される。デコード信号群RF7Tは4系統のデコード信号RF7T<3:0>から構成され、デコード信号群RF5Tは4系統のデコード信号RF5T<3:0>から構成され、デコード信号群RF2Tは8系統のデコード信号RF2T<7:0>から構成される。そして、メインワードドライバMWD及びメインスイッチドライバMSDの各々に対して、デコード信号群RF7T、RF5T、RF2Tの配線群が異なる組合せで接続される。例えば、図4の左端のドライバ群の各メインワードドライバMWDに供給されるデコード信号群RF7T、RF5T、RF2Tについては、RF7T<0>、RF5T<0>、RF2T<0>~RF2T<7>の8つの組合せと、RF7T<0>、RF5T<1>、RF2T<0>~RF2T<7>の8つの組合せが含まれる。他のドライバ群については、デコード信号群RF7T、RF5Tが順次増加していく。このようにして、ロウアドレスに適合する1つのメインワードドライバMWDを選択することができる。一方、それぞれの制御信号RAT、RBTは、周辺回路領域における後述の制御信号生成回路により生成される。これらの制御信号RAT、RBTの各配線は、単位のドライバ群に1個ずつ含まれるメインスイッチドライバMSDに接続される。制御信号RAT、RBTの役割は、メインスイッチドライバMSD及びローカルスイッチドライバLSDを通じて、対応する階層スイッチSWに所望のリセットタイミングを付与することにあるが、詳細については後述する。次に、図3及び図4の構成のうちメインワードドライバMWD及びメインスイッチドライバMSDの構成及び動作について説明する。図5Aは、メインワードドライバMWDの回路構成例を示し、図5Bは、メインスイッチドライバMSDの回路構成例を示している。図5Aにおいては、隣接する8個のメインワードドライバMWD例えば、図4の左端の8個のメインワードドライバMWDが含まれ、各々のメインワードドライバMWDに含まれるトランジスタQ10~Q16と、8個のメインワードドライバMWDに対して共通のトランジスタQ20、Q21とが設けられている。図5Aの最上部のメインワードドライバMWDにおいては、PMOS型とNMOS型の1対のトランジスタからなる3段のインバータ回路が含まれる。すなわち、初段のインバータは1対のトランジスタQ10PMOS、Q11NMOSからなり、次段のインバータは1対のトランジスタQ13PMOS、Q14NMOSからなり、最終段のインバータは1対のトランジスタQ15PMOS、Q16NMOSからなる。初段のインバータは、正電位VPPとノードNaとの間に接続され、次段と最終段の各インバータには、正電位VPPとグランド電位VSSとの間に接続されている。また、PMOS型のトランジスタQ12は、正電位VPPと初段のインバータの出力ノードNb次段のインバータの入力ノードとの間に接続され、そのゲートが次段のインバータの出力ノードNc最終段のインバータの入力ノードに接続されている。最終段のインバータの出力ノードNdがメインワード線MWLに接続されている。なお、トランジスタQ10~Q16として高耐圧トランジスタが用いられるが、その説明は省略する。図5Aの入力側の回路部分おいて、トランジスタQ20のゲートに上述のデコード信号RF7T<0>が印加され、トランジスタQ21のゲートに上述のデコード信号RF5T<0>が印加され、トランジスタQ21のソースには制御信号RM1が印加される。また、トランジスタQ20のソースは8個のメインワードドライバMWDの各ノードNaに接続される。各デコード信号RF7T<0>、RF5T<0>がともにハイレベルで、制御信号RM1がローレベルのとき、1対のトランジスタQ20、Q21が導通して、各メインワードドライバMWDのトランジスタQ11のソースノードNaにローレベルの電位が印加される。なお、制御信号RM1、RM2はいずれも周辺回路領域で生成される。トランジスタQ10のゲートには制御信号RM2が印加され、トランジスタQ11のゲートには上述のデコード信号RF2T<0>が印加される。また、それ以降の7個のメインワードドライバMWDの各トランジスタQ11のゲートには、デコード信号RF2T<1>~RF2T<7>の順にそれぞれ印加される。よって、デコード信号群RF7T、RF5T、RF2Tが全てハイレベルとなる1個のメインワードドライバMWDが選択的に活性化される。一方、図5Bに示すメインスイッチドライバMSDにおいては、3段のインバータ回路の部分の7個のトランジスタQ30~Q36と、入力側の回路部分の3個のトランジスタQ40~Q42とが設けられている。このうち、3段のインバータ回路のトランジスタQ30~Q36の回路構成は、図5AのメインワードドライバMWDのトランジスタQ10~Q16の回路構成と概ね共通である。ただし、図5Bでは、トランジスタQ30のゲートに制御信号RBTが印加され、トランジスタQ31のゲートに制御信号RATが印加されている。また、図5Bの最終段のインバータの出力ノードNdがメインスイッチ制御線MSLに接続されている。なお、トランジスタQ30~Q36として高耐圧トランジスタが用いられるが、その説明は省略する。また、図5Bの入力側におけるトランジスタQ40、Q41の回路部分は、図5Aの入力側におけるトランジスタQ20、Q21の回路部分と同様であり、デコード信号RF7T<0>、RF5T<0>及び制御信号RM1の接続関係も共通している。ただし、図5Bにおいては、上記の回路部分に加えて、トランジスタQ40、Q41の間のノードNeと制御信号RM1の配線との間に挿入されるトランジスタQ42が追加されている。このトランジスタQ42のゲートには、デコード信号RF5T<1>が印加される。よって、デコード信号RF7T<0>がハイレベルで、制御信号RM1がローレベルであることに加え、デコード信号RF5T<0>、RF5T<1>の少なくとも一方がローレベルであるとき、図5BのメインスイッチドライバMSDが活性化される。なお、図5のメインワードドライバMWD及びメインスイッチドライバMSDに含まれるNMOS型のトランジスタとしては、高い閾値電圧を有する高Vtトランジスタが用いられる。ただし、図5のメインワードドライバMWD及びメインスイッチドライバMSDに供給されるグランド電位VSSを、より電圧値が低い負電位VKKで置き換えてもよい。その場合は、後述する図7のサブワードドライバSWD及びローカルスイッチドライバLSDのNMOS型のトランジスタは、通常の閾値電圧を有するトランジスタ例えば、トランジスタQ20、Q40と同じ閾値を用いることができる。図5A及び図5Bにおいて、1個のメインワードドライバMWDと1個のメインスイッチドライバMSDの回路構成を比べると、3段のインバータ回路の部分は共通であり、入力側の回路部分もトランジスタ1個分トランジスタQ42の違いがあるのみである。よって、Xデコーダ領域内のレイアウトにおいて、図4に示すようにメインワードドライバMWD及びメインスイッチドライバMSDを並べて配置したとき、ほぼ同サイズかつ同形状の領域に構成することができるので、レイアウト面積の増加及びタイミングスキューの抑制が可能となる。図6は、メインスイッチドライバMSDに供給される制御信号RAT、RBTを生成する制御信号生成回路20の構成例を示している。図6に示す制御信号生成回路20は、ディレイ素子21と、2つのNANDゲート22、23と、レベルシフタ24を含んで構成される。制御信号生成回路20には、動作タイミングを規定する制御信号R1ACB、R2ACBが制御回路不図示から供給される。一方の制御信号R1ACBはビット線プリチャージ動作のタイミングに関連する制御信号であり、他方の制御信号R2ACBはワード線選択動作のタイミングに関連する制御信号である。これらの制御信号R1ACB、R2ACBは、いずれもハイレベルが電源電圧Vperi、かつローレベルがグランド電位VSSであり、ハイレベルのときに活性化される。図6において、ディレイ素子21は、制御信号R2ACBを入力し、制御信号R2ACBを所定の遅延時間だけ遅延したリセット信号RSを出力する。一方のNANDゲート22は、制御信号R2ACBとリセット信号RSとを入力し、両信号のNAND演算結果を制御信号RATとして出力する。制御信号RATは、ハイレベルが電源電圧Vperi、かつローレベルがグランド電位VSSである。他方のNANDゲート23は、制御信号R1ACBとリセット信号RSとを入力し、両信号のNAND演算結果を出力する。レベルシフタ24は、NANDゲート23の出力信号のレベルを変換し、それをハイレベルが正電位VPP、かつローベルがグランド電位VSSの制御信号RBTとして出力する。制御信号RAT、RBTは、ともにハイレベルのときに活性化され、その活性期間のタイミングがディレイ素子21の遅延時間に依存して定まる。次に、図3の構成のうちサブワードドライバSWD及びローカルスイッチドライバLSDの構成及び動作について説明する。図7Aは、サブワードドライバSWDの回路構成例を示し、図7BはローカルスイッチドライバLSDの回路構成例を示している。図7Aに示すサブワードドライバSWDは、高耐圧トランジスタのPMOS型のトランジスタQ50と、高耐圧トランジスタのNMOS型のトランジスタQ51、Q52から構成されている。インバータを構成する1対のトランジスタQ50、Q51は、サブワード選択線FXTと負電位VKKとの間に直列接続され、各ゲートがメインワード線MWLに接続されている。一方、トランジスタQ50、Q51の間のノードNfはサブワード線SWLに接続されている。また、トランジスタQ52は、ノードNfと負電位VKKとの間に接続され、そのゲートがサブワード選択線FXBに接続されている。サブワード選択線FXTがハイレベルで、サブワード選択線FXBがローレベルのとき、サブワードドライバSWDが活性化される。このとき、入力側のメインワード線MWLが選択レベルのローレベルになると、出力側のサブワード線SWLがハイレベルに駆動される。なお、トランジスタQ51,52は、高Vtトランジスタである。一方、図7Bに示すローカルスイッチドライバLSDは、高耐圧トランジスタのPMOS型のトランジスタQ60と、高耐圧トランジスタのNMOS型のトランジスタQ61から構成されている。インバータを構成する1対のトランジスタQ60、Q61は、正電位VPPと負電位VKKとの間に直列接続され、各ゲートがメインスイッチ制御線MSLに接続されている。また、トランジスタQ60、Q61の間のノードNgはローカルスイッチ制御線LSLに接続されている。ローカルスイッチドライバLSDにおいては、入力側のメインスイッチ制御線MSLが選択レベルのローレベルになると、出力側のローカルスイッチ制御線LSLがハイレベルに駆動され、ローカルスイッチ制御線LSLに対応する階層スイッチSWが接続状態に制御される。なお、トランジスタQ61は、高Vtトランジスタである。なお、図7のサブワードドライバSWD及びローカルスイッチドライバLSDに含まれるNMOS型のトランジスタとしては、貫通電流防止の観点から、高Vtトランジスタを用いることが望ましい。図7A及び図7Bにおいて、サブワードドライバSWDとローカルスイッチドライバLSDの回路構成を比べると、インバータの部分が共通であり、図7AのトランジスタQ52の部分が図7Bでは空き領域となっている点のみ異なる。よって、メモリセルアレイARY内のレイアウトにおいて、サブワードドライバSWD及びローカルスイッチドライバLSDを並べて配置したとき、サブワードドライバSWDと同サイズかつ同形状の領域に、ローカルスイッチドライバLSDを構成することができるので、レイアウト面積の増加及びタイミングスキューを抑制することができる。次に、図8を参照して第1実施形態のメモリセルアレイARYの動作について説明する。図8は、1本のメインワード線MWLに対応する1本のサブワード線SWLが活性化して選択メモリセルMCのデータを読み出す際のメモリセルアレイARY各部の動作波形を示している。図8の初期時点でアクセス期間が開始されると、制御信号R1ACB図6がハイレベルからローレベルに活性化される。これにより、制御信号RBT、RM2がそれぞれローレベルからハイレベルに活性化されるとともに、ビット線イコライズ信号BLEQがハイレベルからローレベルになってビット線プリチャージ動作が解除される。このとき、プリチャージ動作に伴い、1対のグローバルビット線の電位が所定のプリチャージ電位に保持されている。次いで、制御信号R2ACB図6がハイレベルからローレベルに活性化される。これにより、制御信号RATがローレベルからハイレベルに活性化され、制御信号RM1がハイレベルからローレベルに活性化される。また、選択されたメインワードドライバMWDが入力側の制御信号RM1によって活性化されるので図5A、対応するメインスイッチ制御線MSLがローレベルに駆動されるとともに、対応するローカルスイッチ制御線LSLがハイレベルに駆動される。また、選択されたサブワード線SWLがハイレベルに駆動される。その結果、選択されたメモリセルMCから読み出されたデータがローカルビット線LBLから階層スイッチSWを経由してグローバルビット線GBLに読み出される。その後、センスアンプSAにより、1対のグローバルビット線GBLが増幅され、それぞれハイレベルとローレベルに変化する。一方、図6の制御信号生成回路20において、制御信号R2ACBの変化が所定時間だけ遅延してリセット信号RSをハイレベルからローレベルに変化させる。次いで、図8のアクセス期間が終了すると、制御信号R1ACBがハイレベルに戻される。これにより、制御信号RM1がハイレベルに戻され、対応するメインワードドライバMWDとサブワードドライバSWDを介して、ハイレベルのサブワード線SWLがローレベルに戻される。続いて、制御信号R2ACBがハイレベルに戻される。これにより、制御信号RM2がローレベルに戻されるとともに、ビット線イコライズ信号BLEQが再びハイレベルになってビット線プリチャージ動作が開始される。このとき、センスアンプSAの増幅動作が終了し、1対のグローバルビット線GBLの電位は再び所定のプリチャージ電位に収斂する。その後、図6の制御信号生成回路20において、制御信号R2ACBの変化が所定時間だけ遅延してリセット信号RSをローレベルからハイレベルに変化させる。これにより、制御信号RAT、RBTがハイレベルからローレベルに非活性化される。このとき、対応するメインワードドライバMWDが制御信号RAT、RBTによって非活性になるので図5B、対応するメインスイッチ制御線MSLがハイレベルに戻されるとともに、対応するローカルスイッチ制御線LSLがローレベルに戻される。以上により、図8の動作が完了する。このように、図8に示す動作においては、ビット線イコライズ信号BLEQを立ち上げるタイミングから、階層スイッチSWの活性化期間の終了時点を十分に遅らせことができる。これにより、センスアンプSA内のプリチャージ回路により、グローバルビット線GBLから階層スイッチSWを経由してローカルビット線LBLをプリチャージするのに要する時間を確保することができる。[第2実施形態]以下、本発明を適用した第2実施形態のDRAMについて説明する。第2実施形態のDRAMは、多くの点で第1実施形態と共通するので、以下では主に第1実施形態と異なる点を説明する。第2実施形態において、図2、図3、図7の各構成は第1実施形態と共通であるため、説明を省略する。図9は、第2実施形態のXデコーダ領域におけるメインワードドライバMWD及びメインスイッチドライバMSDの配置と制御配線の構成の概要を示すブロック図であり、第1実施形態の図4に対応している。図9において、デコード信号群RF7T、RF5T、RF2Tの配線群と制御信号RATの配線に関しては、図4と同様である。図9において、図4と異なるのは、図4の制御信号RBTの配線が設けられていない点である。すなわち、図5の各メインスイッチドライバMSDには、デコード信号群RF7T、RF5Tと制御信号RATのみが供給されている。図10は、第2実施形態のメインスイッチドライバMSDの回路構成例を示している。なお、メインワードドライバMWDは、第1実施形態の図5Aと同様の回路構成を有するので、説明を省略する。図10において、第1実施形態の図5Bと異なるのは、初段のインバータの1対のトランジスタQ30、Q31の各ゲートに、制御信号RATが共通に印加される点である。それ以外の構成は、図5Bと共通である。図11は、メインスイッチドライバMSDに供給される制御信号RATを生成する制御信号生成回路30の構成例を示している。図11に示す制御信号生成回路30は、ディレイ素子31と、NANDゲート32と、レベルシフタ33を含んで構成される。制御信号生成回路30には、図6と同様の制御信号R2ACBが供給されるが、図6の制御信号R1ACBは供給されていない。図11において、ディレイ素子31及びNANDゲート32は、図6のディレイ素子21及びNANDゲート22と同様である。また、レベルシフタ33は、NANDゲート32の出力信号のレベルを変換し、それをハイレベルが正電位VPP、かつローレベルがグランド電位VSSの制御信号RATとして出力する。図11において、制御信号RATの活性化条件は、図6の場合と同様である。次に、図12を参照して第2実施形態のメモリセルアレイARYの動作について説明する。図12は、第1実施形態の図8と同様の動作状態におけるメモリセルアレイARY各部の動作波形を示している。図12において、図8と異なる点は、制御信号RBTが用いられないことのみである。それ以外の動作波形については、図8と共通であるため、説明を省略する。以上のように、第2実施形態の構成を採用する場合であっても、第1実施形態と同様、メモリセルMCへのアクセス速度の低下を防止する効果を得られる。これに加えて、第2実施形態の構成を採用すれば、図9に示すようにXデコーダ領域の各メインスイッチドライバMSDに接続される2本の配線制御信号RAT、RBTを1本の配線制御信号RATに削減することができるので、チップ面積の縮小に有利な構成を実現することができる。[情報処理システム]次に、半導体装置を含む情報処理システムに対して本発明を適用する場合を説明する。図13は、上記各実施形態において開示された構成を備える半導体装置100と、この半導体装置100の動作を制御するコントローラ200とを含む情報処理システムの構成例を示している。半導体装置100は、メモリセルアレイ部101と、バックエンドインターフェース部102と、フロントエンドインターフェース部103とを備えている。メモリセルアレイ部101には、本実施形態の電流値変化型メモリセルアレイMCからなるメモリセルアレイ10が配置されている。バックエンドインターフェース部102には、メモリセルアレイ10の周辺の回路群が含まれる。フロントエンドインターフェース部103は、コマンドバス及びI/Oバスを経由して、コントローラ200との間で通信を行うための機能を有する。なお、図13では、1個の半導体装置100のみを示しているが、複数の半導体装置100を設けてもよい。コントローラ200は、コマンド発行回路201と、データ処理回路202とを備え、システム全体の動作及び半導体装置100の動作を制御する。コントローラ200は、システム内のコマンドバス及びI/Oバスに接続されることに加え、システム外部とのインターフェースをも備えている。コマンド発行回路201は、コマンドバスを経由して半導体装置100に対してコマンドを送信する。データ処理回路202は、I/Oバスを経由して半導体装置100との間でデータを送受信し、制御に必要な処理を実行する。なお、本実施形態の半導体装置100が、図13のコントローラ200自体に含まれる構成であってもよい。図13の情報処理システムは、例えば、電子機器に搭載されるシステムであり、パーソナルコンピュータ、通信電子機器、自動車等の移動体の電子機器、その他産業で使用される電子機器、民生で使用される電子機器に搭載することができる。以上、上記各実施形態に基づき説明した本発明の技術思想は、揮発性及び不揮発性の階層化ビット線構成を有する半導体装置に対して広く適用することができる。また、本発明を適用する場合の各種回路については、上記実施形態と添付図面で開示された回路形式に限られることなく、多様な回路形式を採用することができる。また、メモリセルアレイARYは、フォールデッドビット線構造であっても、本発明の適用は可能である。また、ローカルスイッチドライバLSDは、1本のローカルビット線LBLに複数設けることも可能である。この場合、対応する階層スイッチSWの数も複数となる。また、階層スイッチSWは、ローカルビット線LBLの中央に設けてもよい。この場合、対応するローカルスイッチドライバLSDは、1つのサブアレイSARY内において、複数のサブワードドライバSWDの間に配置される。メインスイッチドライバMSDも同様であり、複数のメインワードドライバMWDの間に配置される。また、図3において、各々のローカルスイッチドライバLSDには、互いに反対方向に延びる2本のローカルスイッチ制御線LSLを接続させてもよい。すなわち、それぞれのローカルスイッチ制御線LSLは、Y方向の両側に隣接するローカルスイッチドライバLSDと交互に接続される千鳥配置。また本発明は、上記各実施形態で開示した半導体装置に限られることなく、多様な半導体装置に適用することができる。本発明は、例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct等の半導体装置全般に対して適用可能である。また、本発明を適用可能な半導体装置の製品形態としては、例えば、SOCSystemonChip、MCPMultiChipPackage、POPPackageonPackageなど、多様なパッケージ形態を有する半導体装置を挙げることができる。本発明のトランジスタとしては、電界効果トランジスタFieldEffectTransistorFETであればよく、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFT等の様々なFETに適用できる。また、装置内に一部のバイポーラ型トランジスタを有してもよい。さらに、NMOSトランジスタNチャネル型MOSトランジスタは、第1導電型の電界効果トランジスタの代表例であり、PMOSトランジスタPチャネル型MOSトランジスタは、第2導電型の電界効果トランジスタの代表例である。なお、本発明の技術思想及び各実施形態で開示された第1導電型のトランジスタNMOSトランジスタを第2導電型のトランジスタPMOSトランジスタで置き換える場合は、電位関係の上下が逆になることに留意する必要がある。本発明の適用対象には、種々の開示要素の多様な組み合わせ又は選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想に従って当業者であればなし得るであろう各種変形、修正を含むことは言うまでもない。"