"アナログ信号の入力に対して縦続接続された複数の積分器と、上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、少なくとも初段の上記積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用デジタルアナログDA変換器と、上記最終段の積分器の入力段側に配置され、当該最終段の積分器の前段の積分器の出力と、少なくとも他の経路から少なくとも一つの第1の係数を持つ第1の抵抗を介しての供給される少なくとも一つの経路信号とを加算する加算器と、を有し、上記最終段の積分器は、演算増幅器と、積分容量と、第2の係数を持つ第2の抵抗と、を含み、上記演算増幅器の一入力端子と出力端子間に直列に上記積分容量と上記第2の抵抗が接続され、開ループ伝達関数の各次数の係数が、上記第1の抵抗の第1の係数と上記第2の抵抗の第2の係数に応じて決定されるΔΣ変調器。上記最終段の積分器の入力側には抵抗を介して縦続接続される少なくとも2段の積分器と、少なくとも初段の積分器の出力を上記第1の抵抗を介して上記最終段の積分器の入力側の上記加算器にフィードフォワードするフィードフォワード経路と、を含む請求項1記載のΔΣ変調器。上記最終段の積分器の入力側の上記加算器に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用の第2のDA変換器をさらに有する請求項2記載のΔΣ変調器。上記第2のDA変換器の出力と上記最終段の積分器とを結合する容量と、上記容量と直列に接続された第3の抵抗と、を有する請求項3記載のΔΣ変調器。上記最終段の積分器が共振器を形成し、上記直列接続された積分容量と第2の抵抗の接続部が、上記量子化器の2段前の積分器の入力側にフィードバックされている請求項2記載のΔΣ変調器。アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタルAD変換機能を有するΔΣ変調器を有し、上記ΔΣ変調器は、アナログ信号の入力に対して縦続接続された複数の積分器と、上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、少なくとも初段の上記積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用デジタルアナログDA変換器と、上記最終段の積分器の入力段側に配置され、当該最終段の積分器の前段の積分器の出力と、少なくとも他の経路から少なくとも一つの第1の係数を持つ第1の抵抗を介しての供給される少なくとも一つの経路信号とを加算する加算器と、を有し、上記最終段の積分器は、演算増幅器と、積分容量と、第2の係数を持つ第2の抵抗と、を含み、上記演算増幅器の一入力端子と出力端子間に直列に上記積分容量と上記第2の抵抗が接続され、開ループ伝達関数の各次数の係数が、上記第1の抵抗の第1の係数と上記第2の抵抗の第2の係数に応じて決定される信号処理システム。しかしながら、この回路2ではフィードフォワード容量Cffを追加したため積分器INT1に容量性の負荷が生じてしまい帯域を制限するため消費電力の増加を招く。さらに、積分器INT4についても、積分器INT1の出力電圧がCffというアドミタンスにより変換された周波数の高い電流を入力できなければいけないため消費電力が増加する。上記の問題を避けるために、フィードフォワードとフィードバックを併用する技術が提案されている非特許文献1参照。図7は、フィードバックとフィードフォワードを併用したΔΣ変調器を示す図である。図7のΔΣ変調器1Dでは、フィードフォワード型において必要となる量子化器直前の加算器をはずすことはできている代わりに、DA変換器が2つ必要になっているためやはり消費電力と回路規模が増大する。本発明は、消費電力や回路規模の増加を伴うことなくΔΣ型変調器および信号処理システムを提供することにある。本発明の第1の観点のΔΣ変調器は、アナログ信号の入力に対して縦続接続された複数の積分器と、上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、少なくとも初段の上記積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用DA変換器と、上記最終段の積分器の入力段側に配置され、当該最終段の積分器の前段の積分器の出力と、少なくとも他の経路から少なくとも一つの第1の係数を持つ第1の抵抗を介しての供給される少なくとも一つの経路信号とを加算する加算器と、を有し、上記最終段の積分器は、演算増幅器と、積分容量と、第2の係数を持つ第2の抵抗と、を含み、上記演算増幅器の一入力端子と出力端子間に直列に上記積分容量と上記第2の抵抗が接続され、開ループ伝達関数の各次数の係数が、上記第1の抵抗の第1の係数と上記第2の抵抗の第2の係数に応じて決定される。本発明の第2の観点の信号処理システムは、アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタルAD変換機能を有するΔΣ変調器を有し、上記ΔΣ変調器は、アナログ信号の入力に対して縦続接続された複数の積分器と、上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、少なくとも初段の上記積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用DA変換器と、上記最終段の積分器の入力段側に配置され、当該最終段の積分器の前段の積分器の出力と、少なくとも他の経路から少なくとも一つの第1の係数を持つ第1の抵抗を介しての供給される少なくとも一つの経路信号とを加算する加算器と、を有し、上記最終段の積分器は、演算増幅器と、積分容量と、第2の係数を持つ第2の抵抗と、を含み、上記演算増幅器の一入力端子と出力端子間に直列に上記積分容量と上記第2の抵抗が接続され、開ループ伝達関数の各次数の係数が、上記第1の抵抗の第1の係数と上記第2の抵抗の第2の係数に応じて決定される。本発明によれば、消費電力や回路規模の増加を伴うことなくΔΣ型変調器を実現することができる。以下、本実施形態を図面に関連付けて説明する。なお、説明は以下の順序で行う。1.第1の実施形態2.第2の実施形態3.第3の実施形態4.第4の実施形態<1.第1の実施形態>[ΔΣ変調器の第1の概略構成]図8は、本第1の実施形態に係るΔΣ変調器の概略構成を示す図である。本第1の実施形態に係るΔΣ変調器10は、図8に示すように、第1の積分器INT11、第2の積分器INT12、第3の積分器INT13、第4の積分器14、および量子化器Quan11を有する。ΔΣ変調器10は、第1の加算器ADD11、第2の加算器ADD12、およびフィードバックループに配置されるデジタルアナログDA変換器DAC11を有する。また、本第1の実施形態に係るΔΣ変調器10では、第4の積分器INT14の出力に係数a2’が掛けられた後、経路信号として第1の加算器ADD11に入力されるようにフィードフォワード経路FFW11が形成されている。同様に、本第1の実施形態に係るΔΣ変調器10では、第3の積分器INT13の出力に係数a3’が掛けられた後、経路信号として第1の加算器ADD11に入力されるようにフィードフォワード経路FFW12が形成されている。本第1の実施形態に係るΔΣ変調器10は、量子化器Quan11の出力を第1の加算器ADD11にフィードバックさせるDA変換器は配置されていない。図8において、uはアナログ入力信号を表し、Tuはアナログ信号の入力端子を表し、vはデジタル出力信号を表し、TVはデジタル信号の出力端子を表している。a1’は第2の係数に相当し第1の積分器INT11の処理に適用される係数を表し、Qは量子化器Quan11の実効利得を表している。DA変換器DAC11の利得は1に設定されている。ΔΣ変調器10において、第2の加算器ADD12の第1入力端子がアナログ信号の入力端子Tuに接続され、第2入力端子がDA変換器DAC11の出力に接続されている。第2の加算器ADD12の出力が第4の積分器INT14の入力に接続されている。第4の積分器INT14の出力が第3の積分器INT13の入力に接続され、かつ、係数a2’のフィードフォワード経路FFW11を介して第1の加算器ADD11の第1の入力端子に接続されている。第3の積分器INT13の出力が第2の積分器INT12の入力に接続され、かつ、係数a3’のフィードフォワード経路FFW12を介して第1の加算器ADD11の第1の入力端子に接続されている。第2の積分器INT12の出力が第1の加算器ADD11の第2の入力端子に接続され、第2の加算器ADD11の出力が第1の積分器INT11の入力に接続され、第1の積分器INT11の出力が量子化器Quan11の入力に接続されている。量子化器Quan11の出力がデジタル信号の出力端子Tvに接続され、このデジタル信号はDA変換器DAC11に帰還フィードバックされている。係数a2’および数a3’が第1の係数に相当する。表1は、本第1の実施形態に係る図8のΔΣ変調器10と比較例としての図7のΔΣ変調器1Dの開ループ伝達関数の各次数の係数を示している。本第1の実施形態に係るΔΣ変調器10では、図7のΔΣ変調器1Dと比較すると第1の積分器INT11の伝達特性として周波数に依存しない係数a1’を用いている。さらに図7中のa2a3で表されるフィードフォワード係数をそれぞれ第1の係数a2’a3’とし、図7のDAC1を不要として取り外している。上述したように、表1は、図7に示すΔΣ変調器と本第1の実施形態に係る図8のΔΣ変調器それぞれの開ループ伝達関数の各次数の係数を示している。図7のΔΣ変調器1Dと図8のΔΣ変調器10の各次数の係数が同じであれば両者は等価であると言える。そこで、図8において各経路の係数を求めるためには図7もしくは図5もしくは図1Bの係数を元にして、次の式5で表される連立方程式の解を用いればよい。連立方程式を解くと各係数a1’a2’a3’は3次方程式の解となる。3次方程式の解は2つの共役な複素解と1つの実数解となるがこのうちの実数解を用いれば抵抗だけで実現可能である。抵抗は小さい面積で実現でき、電力も消費しないため図7の変調器と比べて低消費電力化と小面積化が達成できる。図9は、図8における第1の積分器の構成例を示す回路図である。図9の回路は、演算増幅器OTA11、抵抗Ra1’,Ra2’,Ra3’,R4、および容量Cにより構成されている。ここで抵抗Ra1’が第2の抵抗に相当し、抵抗Ra2’およびRa3’が第1の抵抗に相当する。演算増幅器OTA11の正側入力端子が抵抗Ra2’を介して第4の積分器INT14の出力電圧Vint4の供給ラインに接続され、抵抗Ra3’を介して第3の積分器INT13の出力電圧Vint3の供給ラインに接続されている。さらに、演算増幅器OTA11の正側入力端子は抵抗R4を介して第2の積分器INT12の出力電圧Vint2の供給ラインに接続されている。演算増幅器OTA11の正側入力端子と各Ra2’,Ra3’,R4との接続部により第1の加算器ADD11が形成されている。演算増幅器OTA11の正側入力端子と出力端子間に抵抗Ra1’と容量Cが直列に接続されている。演算増幅器OTA11の負側入力端子は接地されている。図9において、抵抗Ra2’とRa3’は、回路構成上に通常配置されるもとから存在する抵抗の値を変更するだけであり、第1の積分器INT11を構成するには追加する素子はRa1’だけでよい。このとき式5の係数a1’が正の数でないと負の抵抗が必要となり図9の回路が実現できないことになるが、係数a1’が必ず正の数であることを以下のように示すことができる。式5をa1’について解くと、次のようになる。一方、3次方程式は2つの共役な複素解と1つの実数解なので解をそれぞれα±βiとγとおくと式6は、次の式7のように表せる。式7を展開して定数項xを求めると、次のようになる。ここで式8と式6の定数項と比較すると、次のようになる。a1は元にしたΔΣ変調器の1次の係数であり正の数である。また、αの2乗とβの2乗が正の数であることは自明である。これによりγは必ず正の数となり、抵抗を用いて図9の回路が実現可能である。<2.第2の実施形態>[ΔΣ変調器の第2の概略構成]図10は、本第2の実施形態に係る遅延補償のための帰還経路を有する連続時間系4次ΔΣ変調器の概略構成を示す図である。図11は、比較例である遅延補償のための帰還経路を有する連続時間系4次ΔΣ変調器を示す図である。本第2の実施形態に係るΔΣ変調器10Aが第1の実施形態に係るΔΣ変調器10と異なる点は、以下の通りである。ΔΣ変調器10Aは、第2のDA変換器DAC12を有し、量子化器Quan11の出力がDA変換器DAC12に帰還フィードバックされ、DA変換器12の出力が第1の積分器INT11の入力側に接続されている。DA変換器DAC12の利得はkに設定されている。[図10のΔΣ変調器の具体的構成]図12は、本第2の実施形態に係る遅延補償のための帰還経路を有する連続時間系4次ΔΣ変調器の具体的な構成例を示す図である。図12のΔΣ変調器10Aは、連続時間系4次ΔΣ変調器として形成されている。図12のΔΣ変調器10Aは、差動の入力信号を受信する回路として構成されている。図12において、uは正側アナログ入力信号を、-uは負側アナログ信号を、Voutはデジタル出力信号をそれぞれ表している。ΔΣ変調器10Aは、図12に示すように、第1のアナログ信号入力端子Tup、第2のアナログ信号入力端子Tum、入力抵抗R11,R12、デジタル信号の出力端子TVoutを有する。ΔΣ変調器10Aは、第2のDA変換器DAC12の第1の出力端子TVDAC1に対して直列に接続された抵抗Ra01および容量Ca01、並びに、第2の出力端子TVDAC2に対して直列に接続された抵抗Ra02および容量Ca02を有する。抵抗Ra01および抵抗Ra02が第3の抵抗に相当する。ΔΣ変調器10Aは、第1のDA変換器DAC11の第1の出力端子TVDAC3に対し接続された抵抗RDAC1、並びに、第2の出力端子TVDAC4に対して接続された抵抗RDAC2を有する。ΔΣ変調器10Aは、第2の積分器INT12の出力部に、第1の加算器ADD11および、第2のDA変換器DAC12側の容量Ca01、並びに、容量Ca02に接続された抵抗R41,R42を有する。ΔΣ変調器10Aは、第3の積分器INT13の出力部に、第2の積分器INT12の入力に接続された抵抗R31,R32を有し、かつ、フィードフォワード経路FFW12Aが接続されている。フィードフォワード経路FFW12Aには抵抗Ra3’が接続されている。ΔΣ変調器10Aは、第4の積分器INT14の出力部に、第4の積分器INT12の入力に接続された抵抗R21,R22を有し、かつ、フィードフォワード経路FFW11Aが接続されている。フィードフォワード経路FFW11Aには抵抗Ra2’が接続されている。第1の加算器ADD11は、抵抗R41、抵抗Ra2’、抵抗Ra3’、および容量Ca01の接続点により第1端子TADD1が形成され、抵抗R42、抵抗Ra2’、抵抗Ra3’、および容量Ca02の接続点により第2端子TADD2が形成されている。第2の加算器ADD12は、抵抗R11、抵抗RDAC1の接続点により第3端子TADD3が形成され、抵抗R12、抵抗RDAC2の接続点により第4端子TADD4が形成されている。第1の積分器INT11は、差動入出力の演算増幅器OTA11、および容量C41、C42、抵抗Ra1’,Ra1’を有する。演算増幅器OTA11は、正負側入力端子非反転入力端子が第1の加算器ADD11の第1端子TADD1に接続され、負側入力端子反転入力端子-が第1の加算器ADD11Aの第2端子TADD2に接続されている。演算増幅器OTA11の正側出力端子が量子化器Quan11の正側入力端子に接続され、負側出力端子が量子化器Quan11の負側入力端子に接続されている。そして、演算増幅器OTA11の負側出力端子と正側入力端子間に容量C41と抵抗Ra1’が直列に接続されている。演算増幅器OTA11の正出力端子と負側出力端子間に容量C42と抵抗Ra1’が直列に接続されている。第2の積分器INT12は、差動入出力の演算増幅器OTA12、および容量C31、C32を有する。演算増幅器OTA12は、正負側入力端子非反転入力端子が抵抗R31に接続され、負側入力端子反転入力端子-が抵抗R32に接続されている。演算増幅器OTA12の正側出力端子が抵抗R41に接続され、負側出力端子が抵抗R42に接続されている。そして、演算増幅器OTA12の負側出力端子と正側入力端子間に容量C31が接続されている。演算増幅器OTA12の正出力端子と負側出力端子間に容量C32が接続されている。第3の積分器INT13は、差動入出力の演算増幅器OTA13、および容量C21、C22を有する。演算増幅器OTA13は、正負側入力端子非反転入力端子が抵抗R21に接続され、負側入力端子反転入力端子-が抵抗R22に接続されている。演算増幅器OTA13の正側出力端子が抵抗R31に接続され、負側出力端子が抵抗R32に接続されている。そして、演算増幅器OTA13の負側出力端子と正側入力端子間に容量C21が接続されている。演算増幅器OTA13の正出力端子と負側出力端子間に容量C22が接続されている。第4の積分器INT14は、差動入出力の演算増幅器OTA14、および容量C11、C12を有する。演算増幅器OTA14は、正負側入力端子非反転入力端子が第3端子TADD3に接続され、負側入力端子反転入力端子-が第4端子TADD4に接続されている。演算増幅器OTA14の正側出力端子が抵抗R21に接続され、負側出力端子が抵抗R22に接続されている。そして、演算増幅器OTA14の負側出力端子と正側入力端子間に容量C11が接続されている。演算増幅器OTA14の正出力端子と負側出力端子間に容量C12が接続されている。このような構成を有する図12のΔΣ変調器10Aは、上述したように、連続時間系4次1ビットフィードフォワード型ΔΣ変調器として形成され、第2のDA変換器DAC12が最終段目の帰還DA変換器とループ遅延補償の役割を兼ねている。ところで、連続時間系のΔΣ変調器では量子化器出力からDA変換器の出力までの信号遅延が安定性を劣化させる。これを補うために遅延補償のための0次周波数特性に依存しないの帰還経路を持たせる技術が知られている。図11中のDA変換器DAC12Aが遅延補償のために追加した回路となっており量子化器Quan11の直前入力段の加算器を省略するためにDA変換器DAC12Aの利得をsa0とし微分特性をもたせている。DA変換器DAC12Aの出力は第1の積分器INT11を通過し積分されるため結果的に量子化器Quan11の入力では周波数に依存しない帰還信号が得られる。図10および図12は、図11のΔΣ変調器に対して本技術を適用した概念図および具体的な回路図である。図10および図12中の各次数の係数a1’a2’とa3’の導出は図8の場合と全く同じである。また、遅延補償のためのDA変換器DAC12の利得kは第1の積分器INT11の伝達関数の変更に伴って以下のようにする必要がある。これは、第1の積分器INT11に関する変更と同様に容量と直列に抵抗を追加するだけで簡単に行える。そのうえ、図5の変調器において問題であった容量により電圧電流変換された周波数成分の高い信号を低減させる効果もあるため第1の積分器INT11の要求仕様を緩和させることができる。<3.第3の実施形態>[ΔΣ変調器の第3の概略構成]図13は、本第2の実施形態に係るNTFに伝送零点を有する連続時間系4次ΔΣ変調器の概略構成を示す図である。図14は、比較例であるNTFに伝送零点を有する連続時間系4次ΔΣ変調器を示す図である。本第3の実施形態に係るΔΣ変調器10Bが第2の実施形態に係るΔΣ変調器10Aと異なる点は、以下の通りである。ΔΣ変調器10Bは、遅延補償経路の第2のDA変換器をなくし、第3の積分器INT13と第2の積分器INT12との間の第3の加算器ADD13が配置されている。そして、ΔΣ変調器10Bは、第3の積分器INT13の出力を利得a4をもって第4の積分器INT14の入力側に帰還させるフィードバック経路FDB11が形成されている。さらに、ΔΣ変調器10Bは、第1の積分器INT11の出力を利得a5をもって第2の積分器INT12の入力側第3の加算器ADD13に帰還させるフィードバック経路FDB12が形成されている。[図13のΔΣ変調器の具体的構成]図15は、本第3の実施形態に係るNTFに伝送零点を有する連続時間系4次ΔΣ変調器の具体的な構成例を示す図である。図15のΔΣ変調器10Bは、図12の回路の第2のDA変換器DAC12、抵抗Ra01および容量Ca01、並びに、抵抗Ra02および容量Ca02が配置されていない。そして、図12の回路構成に、フィードバック経路FDB11およびFDB12が追加されている。フィードバック経路FDB11には抵抗Ra4が接続され、フィードバック経路FDB12には抵抗Ra5が接続されている。図14はNTFに伝送零点を追加した連続時間系ΔΣ変調器を示している。図14のΔΣ変調器は、第1の積分器INT11の出力から第2の積分器INT12の入力へ、同様に第3の積分器INT13の出力から第4の積分器INT14の入力へそれぞれ帰還をかけることにより共振器を作り全体として2つの伝送零点をつくっている。これによりノイズシェイピング効果を高めることが可能となり、上記の遅延補償と合わせてΔΣ変調器の設計においては一般的な技術となっている。図13と図15はそれぞれ図14のΔΣ変調器に対して本技術を適用した概念図と回路図を示している。図13中の各次数の係数a1’a2’とa3’の導出も図8の場合と全く同じである。NTFに伝送零点を持たせた場合は本技術を適用する際に、第1の積分器INT11の出力から第2の積分器INT12の入力へ帰還をかけると次のようになる。第1の積分器INT11に追加した抵抗Ra1の影響により共振器図13中点線部のクオリティファクターが低下し、ノイズシェイピング効果が薄れてしまう。共振器のクオリティファクターを低下させないためには,図15に示す通り第1の積分器INT11中の容量C41と抵抗Ra1’、並びに、容量C42とRa1’の間の接続部接続点から第2の積分器INT12の入力部へ帰還をかける回路とすればよい。本実施形態によれば、無線通信における受信機をはじめとし、オーディオ機器や医療計測器等に応用される連続時間系ΔΣ型AD変換器において開ループ利得の1次の係数を与えるDA変換器を抵抗の追加、および値の変更により省略可能としている。この技術を用いることで、消費電力や回路規模の増加などを全く伴わずにΔΣ変調器を構成することが可能である。<4.第4の実施形態>図16は、本第4の実施形態に係る信号処理システムの構成例を示すブロック図である。本信号処理システム100は、第1から第3の実施形態に係るAD変換器として機能するΔΣ変調器10~10Bが適用可能な信号処理システムとして形成されている。信号処理システム100としては、通信機の受信装置の信号処理システム等が例示される。本信号処理システム100は、アナログ信号処理回路110、AD変換器130、およびデジタル信号処理回路130を含んで構成されている。信号処理システム100において、AD変換器130として、第1から第3の実施形態に係るAD変換器として機能するΔΣ変調器10~10Bのいずれかが適用可能である。図16の信号処理システム100では、信号処理をできるだけデジタル信号処理回路130で行い、アナログ信号処理回路110の規模を小さくすることで、小型化高効率化が見込める。ここで、上記のようなシステムを実現する、すなわちアナログ信号処理回路110で行っていた信号処理をデジタル信号処理回路130で行うためには、できるだけ元の信号の情報を損なわずにAD変換することが必要になる。このため、高いSN比を持つAD変換器が必要となる。なお、上述した実施形態においては、概略構成としてシングル動作を例に説明したが、本技術は、シングル動作、差動動作のどちらでも適用可能である。本技術は、以下のような構成もとることができる。1アナログ信号の入力に対して縦続接続された複数の積分器と、上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、少なくとも初段の上記積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用DA変換器と、上記最終段の積分器の入力段側に配置され、当該最終段の積分器の前段の積分器の出力と、少なくとも他の経路から少なくとも一つの第1の係数を持つ第1の抵抗を介しての供給される少なくとも一つの経路信号とを加算する加算器と、を有し、上記最終段の積分器は、演算増幅器と、積分容量と、第2の係数を持つ第2の抵抗と、を含み、演算増幅器の一入力端子と出力端子間に直列に上記積分容量と上記第2の抵抗が接続され、開ループ伝達関数の各次数の係数が、上記第1の抵抗の第1の係数と上記第2の抵抗の第2の係数に応じて決定されるΔΣ変調器。2上記最終段の積分器の入力側には抵抗を介して縦続接続される少なくとも2段の積分器と、少なくとも初段の積分器の出力を上記第1の抵抗を介して上記最終段の積分器の入力側の上記加算器にフィードフォワードするフィードフォワード経路と、を含む上記1記載のΔΣ変調器。3上記最終段の積分器の入力側の上記加算器に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用の第2のDA変換器をさらに有する上記1または2に記載のΔΣ変調器。4上記第2のDA変換器の出力と上記最終段の積分器とを結合する容量と、上記容量と直列に接続された第3の抵抗と、を有する上記3記載のΔΣ変調器。5上記最終段の積分器が共振器を形成し、上記直列接続された積分容量と第2の抵抗の接続部が、上記量子化器の2段前の積分器の入力側にフィードバックされている上記1または2記載のΔΣ変調器。6アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタルAD変換機能を有するΔΣ変調器を有し、上記ΔΣ変調器は、アナログ信号の入力に対して縦続接続された複数の積分器と、上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、少なくとも初段の上記積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用DA変換器と、上記最終段の積分器の入力段側に配置され、当該最終段の積分器の前段の積分器の出力と、少なくとも他の経路から少なくとも一つの第1の係数を持つ第1の抵抗を介しての供給される少なくとも一つの経路信号とを加算する加算器と、を有し、上記最終段の積分器は、演算増幅器と、積分容量と、第2の係数を持つ第2の抵抗と、を含み、演算増幅器の一入力端子と出力端子間に直列に上記積分容量と上記第2の抵抗が接続され、開ループ伝達関数の各次数の係数が、上記第1の抵抗の第1の係数と上記第2の抵抗の第2の係数に応じて決定される信号処理システム。"