"第1導電型の半導体層と、前記半導体層における活性領域に形成した第1トレンチの内部にエピタキシャル成長させて形成した第2導電型半導体材料からなる複数の柱状埋込層と、前記活性領域を囲む周辺耐圧領域に形成したリング状の第2トレンチ、当該第2トレンチの内面に形成した絶縁膜及び前記第2トレンチの内部に前記絶縁膜を介して形成した導電性材料層を有し、逆バイアス時には前記導電性材料層及び前記柱状埋込層に挟まれた部分の前記半導体層を空乏化させる周辺耐圧構造と、前記周辺耐圧領域を囲む周辺領域に形成した第3トレンチの内部にエピタキシャル成長させて形成した第2導電型半導体材料からなる1又は2以上の第2柱状埋込層とを備えることを特徴とする半導体装置。請求項1に記載の半導体装置において、前記半導体層、前記複数の柱状埋込層及び前記1又は2以上の第2柱状埋込層は、単結晶シリコンからなることを特徴とする半導体装置。請求項1又は2に記載の半導体装置において、前記複数の柱状埋込層は、各々が第1間隔で平行に形成され、前記複数の柱状埋込層のうち前記周辺耐圧構造に最も近い柱状埋込層と前記周辺耐圧構造との間隔は、前記第1間隔より狭いことを特徴とする半導体装置。請求項3に記載の半導体装置において、前記1又は2以上の第2柱状埋込層のうち前記周辺耐圧構造に最も近い第2柱状埋込層と前記周辺耐圧構造との間隔は、前記第1間隔より狭いことを特徴とする半導体装置。請求項4に記載の半導体装置において、前記第2柱状埋込層として、各々が前記第1間隔以下の間隔で平行に形成された2以上の第2柱状埋込層を備えることを特徴とする半導体装置。請求項1~5のいずれかに記載の半導体装置において、前記柱状埋込層の底部の深さ位置は、前記導電性材料層の底部の深さ位置と等しいことを特徴とする半導体装置。請求項1~6のいずれかに記載の半導体装置において、前記第2柱状埋込層の底部の深さ位置は、前記導電性材料層の底部の深さ位置と等しいことを特徴とする半導体装置。ショットキーバリアダイオードであることを特徴とする請求項1~7のいずれかに記載の半導体装置。プレーナーゲート型MOSFETであることを特徴とする請求項1~7のいずれかに記載の半導体装置。トレンチゲート型MOSFETであることを特徴とする請求項1~7のいずれかに記載の半導体装置。プレーナーゲート型IGBTであることを特徴とする請求項1~7のいずれかに記載の半導体装置。トレンチゲート型IGBTであることを特徴とする請求項1~7のいずれかに記載の半導体装置。スーパージャンクション構造を有する半導体装置であることを特徴とする請求項1~12のいずれかに記載の半導体装置。請求項1に記載の半導体装置を製造するための半導体装置の製造方法であって、第1導電型の半導体層を準備する半導体層準備工程と、前記周辺耐圧領域に前記周辺耐圧構造を形成する周辺耐圧構造形成工程と、前記半導体層の表面に形成した所定パターンの第1絶縁膜をマスクとして前記活性領域及び前記周辺領域にそれぞれ前記第1トレンチ及び前記第3トレンチを形成し、前記第1トレンチ及び前記第3トレンチの内部に前記第1絶縁膜の表面の高さ位置を超える高さ位置まで第2導電型半導体材料をエピタキシャル成長させることにより、前記活性領域に柱状埋込層を形成するとともに前記周辺領域に第2柱状埋込層を形成する埋込層形成工程と、前記柱状埋込層及び第2柱状埋込層を前記第1絶縁膜の表面の高さ位置までCMP法によって研磨して除去するCMP工程とを含むことを特徴とする半導体装置の製造方法。しかしながら、本発明の発明者らの研究によれば、先願に係る半導体装置900においては、製造工程中に第1絶縁膜932が削られ過ぎることに起因して素子周辺部での耐圧が低下してしまう場合があるという問題があることがわかった。図15は、先願に係る半導体装置800を製造する製造工程の要部を説明するために示す図である。図15aはCMPChemicalMechanicalPolishing工程直前の断面図であり、図15bはCMP工程直後の断面図である。なお、図15中、符号917は柱状埋込層の本体部を示す。すなわち、先願に係る半導体装置900を製造する際には、図15a及び図15bに示すように、エピタキシャル成長法によって柱状埋込層918を形成する際に形成されてしまうキャップ部919をCMP法により除去する工程が必要となるが、先願に係る半導体装置900においては、活性領域R1と周辺領域R3とで表面構造が大きく異なるため、CMP工程を実施中に周辺耐圧領域R3の近傍で第1絶縁膜932が削られ過ぎてしまうことに起因して素子周辺部での耐圧が低下してしまう場合があるのである。なお、このような問題はスーパージャンクション構造を有する半導体装置だけに存在する問題ではなく、活性領域に柱状埋込層を有する半導体装置全般に存在する問題である。そこで、本発明は、このような問題を解決するためになされたものであり、素子周辺部での耐圧を高くしながら周辺領域の面積を小さくすることが可能な構造を有する半導体装置を製造可能であり、かつ、上記したCMP工程に起因して素子周辺部での耐圧が低下してしまうことのない半導体装置を提供することを目的とする。また、そのような半導体装置を製造可能な半導体装置の製造方法を提供することを目的とする。[1]本発明の半導体装置は、第1導電型の半導体層と、前記半導体層における活性領域に形成した第1トレンチの内部にエピタキシャル成長させて形成した第2導電型半導体材料からなる複数の柱状埋込層と、前記活性領域を囲む周辺耐圧領域に形成したリング状の第2トレンチ、当該第2トレンチの内面に形成した絶縁膜及び前記第2トレンチの内部に前記絶縁膜を介して形成した導電性材料層を有し、逆バイアス時には前記導電性材料層及び前記柱状埋込層に挟まれた部分の前記半導体層を空乏化させる周辺耐圧構造と、前記周辺耐圧領域を囲む周辺領域に形成した第3トレンチの内部にエピタキシャル成長させて形成した第2導電型半導体材料からなる1又は2以上の第2柱状埋込層とを備えることを特徴とする。[2]本発明の半導体装置においては、前記半導体層、前記複数の柱状埋込層及び前記1又は2以上の第2柱状埋込層は、単結晶シリコンからなることが好ましい。[3]本発明の半導体装置においては、前記複数の柱状埋込層は、各々が第1間隔で平行に形成され、前記複数の柱状埋込層のうち前記周辺耐圧構造に最も近い柱状埋込層と前記周辺耐圧構造との間隔は、前記第1間隔より狭いことが好ましい。[4]本発明の半導体装置においては、前記1又は2以上の第2柱状埋込層のうち前記周辺耐圧構造に最も近い第2柱状埋込層と前記周辺耐圧構造との間隔は、前記第1間隔より狭いことが好ましい。[5]本発明の半導体装置においては、前記第2柱状埋込層として、各々が前記第1間隔以下の間隔で平行に形成された2以上の第2柱状埋込層を備えることが好ましい。[6]本発明の半導体装置においては、前記柱状埋込層の底部の深さ位置は、前記導電性材料層の底部の深さ位置と等しいことが好ましい。[7]本発明の半導体装置においては、前記第2柱状埋込層の底部の深さ位置は、前記導電性材料層の底部の深さ位置と等しいことが好ましい。[8]本発明の半導体装置は、ショットキーバリアダイオードであってもよい。[9]本発明の半導体装置は、プレーナーゲート型MOSFETであってもよい。[10]本発明の半導体装置は、トレンチゲート型MOSFETであってもよい。[11]本発明の半導体装置は、プレーナーゲート型IGBTであってもよい。[12]本発明の半導体装置は、トレンチゲート型IGBTであってもよい。[13]本発明の半導体装置は、スーパージャンクション構造を有する半導体装置であってもよい。[14]本発明の半導体装置の製造方法は、本発明の半導体装置を製造するための半導体装置の製造方法であって、前記第1導電型の半導体層を準備する半導体層準備工程と、前記周辺耐圧領域に前記周辺耐圧構造を形成する周辺耐圧構造形成工程と、前記半導体層の表面に形成した所定パターンの第1絶縁膜をマスクとして前記活性領域及び前記周辺領域にそれぞれ前記第1トレンチ及び前記第3トレンチを形成し、前記第1トレンチ及び前記第3トレンチの内部に前記第1絶縁膜の表面の高さ位置を超える高さ位置まで第2導電型の半導体材料をエピタキシャル成長させることにより、前記活性領域に柱状埋込層を形成するとともに前記周辺領域に第2柱状埋込層を形成する埋込層形成工程と、前記柱状埋込層及び第2柱状埋込層を前記第1絶縁膜の表面の高さ位置までCMP法によって研磨して除去するCMP工程とを含むことを特徴とする。本発明の半導体装置によれば、周辺耐圧領域に上記した周辺耐圧構造を備えるため、第1導電型の半導体層と第2導電型の柱状埋込層との間のpn接合に逆バイアスが印加された場合には、周辺耐圧構造の絶縁膜が必要な耐圧の大部分を担うようになるため、先願に係る半導体装置900の場合と同様に、素子周辺部での耐圧を高くすることができる。また、本発明の半導体装置によれば、周辺領域にいわゆるダミーの柱状埋込層第2柱状埋込層を配設していることから、活性領域と周辺領域とで表面構造が大きく異なることがなくなるため、CMP工程を実施中に周辺耐圧領域の近傍で第1絶縁膜が削られ過ぎてしまうことがなくなり、その結果、CMP工程に起因して素子周辺部での耐圧が低下してしまうことがなくなる。さらにまた、本発明の半導体装置によれば、周辺領域ではなく周辺耐圧領域において耐圧を維持するようにしているため、第2柱状埋込層は2~5本程度で十分であり、従来の高耐圧半導体装置800の場合のように第2柱状埋込層を数十本設ける必要がなく、素子周辺部での耐圧を高くしながら周辺領域を小さくすることができる。このため、本発明の半導体装置は、素子周辺部での耐圧を高くしながら周辺領域の面積を小さくすることが可能な構造を有する半導体装置を製造可能であり、かつ、上記したCMP工程に起因して素子周辺部での耐圧が低下してしまうことのない半導体装置となる。本発明の半導体装置の製造方法によれば、本発明の半導体装置を製造することができる。以下、本発明の半導体装置及び半導体装置の製造方法について、図に示す実施の形態に基づいて説明する。[実施形態1]1.実施形態1に係る半導体装置100の構成まず、実施形態1に係る半導体装置100の構成を説明する。図1は、実施形態1に係る半導体装置100を説明するために示す図である。図1aは実施形態1に係る半導体装置100の平面図であり、図1bは図1aのX-X’断面図であり、図1cは図1aのY-Y’断面図である。なお、図1aにおいては、理解を容易にするために、柱状埋込層118、導電性材料層126及び第2柱状埋込層130のみを示している。実施形態1に係る半導体装置100は、スーパージャンクション構造を有するショットキーバリアダイオードであり、図1aに示すように、活性領域R1と、活性領域R1を囲む周辺耐圧領域R2と、周辺耐圧領域R2を囲む周辺領域R3とに分画されている。実施形態1に係る半導体装置100は、図1bに示すように、n-型ドリフト層114と、柱状埋込層118と、周辺耐圧構造120と、第2柱状埋込層130と、周辺絶縁膜132と、ショットキーバリアメタル層146と、カソード電極層150とを備える。n-型ドリフト層114は、n型半導体基板112の上部にエピタキシャル成長させることにより形成されたものであって、n型半導体基板112とn-型ドリフト層114とで半導体基体110を構成する。n-型ドリフト層114の厚さは、例えば10μmであり、n-型ドリフト層の不純物濃度は、例えば1.5×1016cm-3である。柱状埋込層118は、n-型ドリフト層114における活性領域R1に形成した第1トレンチ116の内部にエピタキシャル成長させて形成したp型半導体材料第2導電型半導体材料からなる。柱状埋込層118の本数は使用目的や構造に合わせて適宜変更することができる。p型半導体材料の不純物濃度は、例えば4.5×1016cm-3である。柱状埋込層118の底部の深さ位置は全て同じであり、後述する導電性材料層126の底部の深さ位置と等しい。柱状埋込層118の深さは、例えば5.5μmであり、幅は、例えば0.5μmである。柱状埋込層118は、それぞれ第1間隔d1で平行に形成されている。第1間隔d1は、例えば1.5μmである。周辺耐圧構造120は、第2トレンチ122、絶縁膜124及び導電性材料層126を有し、逆バイアス時には導電性材料層126及び柱状埋込層118に挟まれた部分を空乏化させる。柱状埋込層118のうち周辺耐圧構造120に最も近い柱状埋込層118と周辺耐圧構造120との間隔は、第1間隔d1より狭い第2間隔d2である。第2間隔d2は、例えば1.0μmである。第2トレンチ122は、周辺耐圧領域R2に形成されたリング状の溝で、例えば幅が2.5μmであり、深さが6.5μmである。実施形態1においては第2トレンチの形状を正方形としたが、長方形などの他の四角形、他の多角形、角を丸くした多角形及び円形としてもよい。絶縁膜124は、第2トレンチ122の内面に形成された熱酸化膜であり、厚さは例えば1.0μmである。導電性材料層126は、第2トレンチ122の内部に絶縁膜124を介して形成され、例えば高濃度の不純物を含有するポリシリコンからなる。第2柱状埋込層130は、周辺領域R3に形成され、p型半導体材料からなる2本の柱状埋込層である。第2柱状埋込層130の本数は使用目的や構造に合わせて適宜変更することができる。p型半導体材料の不純物濃度は、例えば4.5×1016cm-3である。第2柱状埋込層130は、各々が第1間隔d1以下の第4間隔d4で平行に形成される。第2間隔d4は、例えば、1.0μmとすることができる。実施形態1においては、第2柱状埋込層130は、各々が第4間隔d4で等しい間隔で形成するが、第1間隔d1以下であればそれぞれ異なる間隔としてもよく、例えば、周辺耐圧構造120から離れるにつれて短くなっていくように形成してもよい。また、第2柱状埋込層130のうち周辺耐圧構造120に最も近い第2柱状埋込層と周辺耐圧構造120との間隔は、第1間隔d1より狭い第3間隔d3である。また、第2柱状埋込層130の底部の深さ位置は全て同じ深さで、導電性材料層126の底部の深さ位置と等しくなるように形成されている。第3間隔d3は、例えば1.0μmである。また、第2柱状埋込層130の底部の深さは、例えば5.5μmである。周辺絶縁膜132は、酸化膜からなる。ショットキーバリアメタル層146は、n-型ドリフト層114とはショットキー接合を形成し、柱状埋込層118及び導電性材料層126とはオーミック接合を形成する。ショットキーバリアメタル層146の材料は例えば白金であり、ショットキーバリアメタル層146の厚さは例えば200nmである。カソード電極層150は、電極材料である金属例えば、ニッケルを半導体基体110の裏面に蒸着して形成する。カソード電極層150の厚さは、例えば200nmである。実施形態1に係る半導体装置100は、図1aにおけるY-Y’に沿った方向においても、図1cに示すように、周辺耐圧構造120の内側に柱状埋込層118が形成され、かつ、周辺耐圧構造120の外側に第2柱状埋込層130が形成されている。2.実施形態1に係る半導体装置100の製造方法次に、実施形態1に係る半導体装置100の製造方法を以下に示す各工程に沿って説明する。図2~図4は、実施形態1に係る半導体装置の製造方法を説明するために示す図である。図2a~図2d、図3a~図3d及び図4a~図4dは各工程図である。1.半導体層準備工程まず、n型半導体基板112と、n型半導体基板112の表面側にエピタキシャル成長方により形成したn-型ドリフト層114とを有する半導体基体110を準備する図2a参照。。n型半導体基板112としては、例えばシリコン基板を用いることができるが、炭化珪素SiCや窒化ガリウムGaNからなる基板を用いてもよい。2.周辺耐圧構造形成工程次に、周辺耐圧構造120を形成する。周辺耐圧構造形成工程は、第2トレンチ形成工程と、絶縁膜形成工程と、導電性材料層形成工程とからなる。2-1.第2トレンチ形成工程周辺耐圧構造形成工程においては、まず、n-型ドリフト層114の表面側からリング状の第2トレンチ122を形成する。具体的には、n-型ドリフト層114の表面に熱酸化法又はCVD法により第1絶縁膜である第1絶縁膜132’を形成した後、図示しないレジスト膜厚さ:例えば0.8μm。を形成し、写真工程を実施することにより、第2トレンチ形成部に開口部を設け、当該開口部における第1絶縁膜132’をドライエッチングにより除去する。次に、レジスト酸化膜を取り除き、その後、第1絶縁膜132’をマスクとしてn-型ドリフト層114をドライエッチングすることにより、n-型ドリフト層114の表面にリング状の第2トレンチ122を形成する図2b参照。。2-2.絶縁膜形成工程周辺耐圧構造形成工程においては、ケミカルドライエッチングや犠牲酸化等で第2トレンチ122の底部及び側面のダメージ層を取り除きつつラウンド化を行った後、半導体基体110を熱酸化することにより第2トレンチ122の内部に絶縁膜124を形成する図2c参照。。なお、ここでは絶縁膜124を熱酸化により形成したが、CVD法にて形成してもよい。2-3.導電性材料層形成工程周辺耐圧構造形成工程においては、次に、第2トレンチ122の内部に絶縁膜124を介して導電性材料層126を形成する。具体的には、n-型ドリフト層114の表面側から導電性材料126’を堆積させる図2d参照。。その後、n-型ドリフト層114の表面の高さ位置より上部に位置する導電性材料を除去することにより導電性材料層126を形成する図3a参照。。以上の周辺耐圧構造形成工程により周辺耐圧構造120が形成される。3埋込層形成工程次に、活性領域R1に柱状埋込層118を形成するとともに周辺領域R3に第2柱状埋込層130を形成する。埋込層形成工程は、第1トレンチ及び第3トレンチ形成工程と、柱状埋込層及び第2柱状埋込層形成工程とからなる。3-1.第1トレンチ及び第3トレンチ形成工程第1トレンチ及び第3トレンチ形成工程においては、まず、導電性材料を熱酸化することにより導電性材料層126の上部にトレンチマスクとなる酸化膜を形成する図3b参照。。当該酸化膜は第1絶縁膜132’の一部を構成する。続いて、図示しないレジスト膜厚さ:例えば0.8μm。を形成し、写真工程を実施することにより、柱状埋込層及び第2柱状埋込層の形成位置に開口部を設け、当該開口部における第1絶縁膜132’をドライエッチングにより除去する。次に、レジスト膜を取り除き、その後、第1絶縁膜132’をマスクとしてn-型ドリフト層114をドライエッチングすることにより、n-型ドリフト層114の表面に第1トレンチ116及び第2トレンチ128を形成する図3c参照。。3-2.柱状埋込層及び第2柱状埋込層形成工程埋込層形成工程においては、第1トレンチ116及び第2トレンチ128の内面について、ケミカルドライエッチングや犠牲酸化、水素アニール等により、第1トレンチ形成工程のドライエッチングによるダメージ層除去を行った後、p型不純物を含むドーパントガスを導入しながら第1絶縁膜132’表面の高さ位置を超える高さ位置までp型の単結晶シリコンをエピタキシャル成長させる。このことにより活性領域R1に、第1絶縁膜132’表面の高さ位置までの本体部117と第1絶縁膜132’表面の高さ位置を超えた部分であるキャップ部119とからなる柱状埋込層118’を形成するとともに、周辺領域R3に第1絶縁膜132’表面の高さ位置までの本体部129と第1絶縁膜132’表面の高さ位置を超えた部分であるキャップ部131とからなる第2柱状埋込層130’を形成する図3d参照。。4CMP工程次に、埋込層形成工程で形成されたキャップ部119131を第1絶縁膜132’の表面の高さ位置までCMP法によって研磨して除去する図4a参照。。5周辺絶縁膜工程次に、本体部117,129をドライエッチングによりn-型ドリフト層114の表面の高さ位置まで除去する。このことにより、柱状埋込層118及び第2柱状埋込層130が形成される図4b参照。。その後、第1絶縁膜132’間に露出している柱状埋込層118及び第2柱状埋込層130の表面を熱酸化することで第2柱状埋込層130表面に後に周辺絶縁膜132となるための酸化膜を形成する。当該酸化膜は第1絶縁膜132’の一部を構成する。その後、レジスト膜Mを形成し、写真工程を実施することにより、活性領域R1全体及び周辺耐圧領域R2の所定の部分に開口部を設け、当該開口部における第1絶縁膜132’をドライエッチングにより除去する。このとき、周辺領域R3に残った第1絶縁膜132’が周辺絶縁膜132となる図4c参照。。その後、レジスト膜Mを取り除く。6電極形成工程次に、周辺絶縁膜工程で設けた開口部に、n-型ドリフト層114とはショットキー接合を形成し、柱状埋込層118及び導電性材料層126とはオーミック接合を形成するショットキーバリアメタル層146を形成するとともに、半導体基体110の裏面側に位置するn型半導体基板112の裏面側にカソード電極層150を形成する図4d参照。。上記の工程を順次実施することにより、実施形態1に係る半導体装置100を製造することができる。3.実施形態1に係る半導体装置100の効果実施形態1に係る半導体装置100によれば、周辺耐圧領域R2に上記した周辺耐圧構造120を備えるため、n-型ドリフト層114とp型の柱状埋込層118との間のpn接合に逆バイアスが印加された場合には、周辺耐圧構造120の絶縁膜124が必要な耐圧の大部分を担うようになるため、先願に係る半導体装置900の場合と同様に、素子周辺部での耐圧を高くすることができる。また、実施形態1に係る半導体装置100によれば、周辺領域R3にいわゆるダミーの柱状埋込層第2柱状埋込層を配設していることから、活性領域R1と周辺領域R3とで表面構造が大きく異なることがなくなるため、CMP工程を実施中に周辺耐圧領域120の近傍で第1絶縁膜132が削られ過ぎてしまうことがなくなり図3d及び図4a並びに図15a及び図15b参照。、その結果、CMP工程に起因して素子周辺部での耐圧が低下してしまうことがなくなる。さらにまた、本発明の半導体装置100によれば、周辺領域R3ではなく周辺耐圧領域R2において耐圧を維持するようにしているため、第2柱状埋込層は2~5本程度で十分であり、従来の半導体装置800の場合のように第2柱状埋込層を数十本設ける必要がなく、素子周辺部での耐圧を高くしながら周辺領域を小さくすることができる。このため、本発明の半導体装置100は、素子周辺部での耐圧を高くしながら周辺領域の面積を小さくすることが可能な構造を有する半導体装置を製造可能であり、かつ、上記したCMP工程に起因して素子周辺部での耐圧が低下してしまうことのない半導体装置となる。また、実施形態1に係る半導体装置100によれば、複数の柱状埋込層118は、第1間隔d1で平行に形成されているため、特定の部分に電界が集中することを防ぐことが可能となり、空乏層を広い範囲に広げることができる。このため、活性領域R1において耐圧を高くすることが可能となる。また、実施形態1に係る半導体装置100によれば、複数の柱状埋込層118のうち周辺耐圧構造120に最も近い柱状埋込層118と周辺耐圧構造120との間隔は、第1間隔d1より狭い第2間隔d2であるため、逆バイアス時に活性領域R1と周辺耐圧構造R2とで挟まれた領域を確実に空乏化することが可能となる。また、実施形態1に係る半導体装置100によれば、周辺耐圧構造120に最も近い第2柱状埋込層130と周辺耐圧構造120との間隔は、第1間隔d1より狭い第3間隔d3であるため、逆バイアス時に周辺耐圧領域R2と周辺領域R3とで挟まれた領域まで確実に空乏化することが可能となる。また、実施形態1に係る半導体装置100によれば、第2柱状埋込層130として、各々が第1間隔d1以下の間隔d4で平行に形成された2以上の第2柱状埋込層130を備えるため、逆バイアス時に空乏層を複数の第2柱状埋込層130のうち最外周の第2柱状埋込層130まで広げることが可能となり、素子周辺での耐圧をより一層高くすることが可能となる。また、実施形態1に係る半導体装置100によれば、柱状埋込層118の底部の深さ位置が、導電性材料層126の底部の深さ位置と等しいため、複数の柱状埋込層118から下方に伸びた空乏層の底部を滑らかにすることが可能となり、逆バイアス時に柱状埋込層の底部や周辺耐圧構造の底部に電界が集中することがなくなる。このため、活性領域R1から周辺耐圧領域R2にかけての耐圧を高くすることが可能となる。また、実施形態1に係る半導体装置100によれば、第2柱状埋込層130の底部の深さ位置が、導電性材料層126の底部の深さ位置と等しいため、周辺耐圧構造120及び第2柱状埋込層130から下方に伸びた空乏層の底部を滑らかにすることが可能となり、逆バイアス時に第2柱状埋込層の底部や周辺耐圧構造の底部に電界が集中することがなくなる。このため、周辺耐圧領域R2から周辺領域R3にかけての耐圧を高くすることが可能となる。また、実施形態1に係る半導体装置100は、スーパージャンクション構造を有する高耐圧の半導体装置であるため、半導体基体110における特定の部分に電界が集中することを抑制することが可能となり、空乏層をn-型ドリフト層及び柱状埋込層に広げることができる。そのため、活性領域における耐圧を高くすることが可能となる。また、実施形態1に係る半導体装置100によれば、図1aにおけるY-Y’に沿った方向においても、図1aにおけるX-X’に沿った方向の場合と同様に、周辺耐圧構造120の外側に第2柱状埋込層130が形成されているため、柱状埋込層を形成する過程で形成されてしまうキャップ部をCMP法により除去するCMP工程において、周辺領域にもキャップ部が形成されるため、図15bに示すように、周辺領域R3において第1絶縁膜132’が削れ過ぎてしまうことがなくなるこのため、CMP工程に起因して素子周辺での耐圧が低下してしまうことがなくなる図3d及び図4a参照。。[実施形態2]図5は、実施形態2に係る半導体装置200を説明するために示す図である。図5aは実施形態2に係る半導体装置200の平面図であり、図5bは図5aにおけるX-X’断面図を示す図であり、図5cは図5aにおけるY-Y’断面図を示す図である。なお、図5aにおいては、図1aの場合と同様に、理解を容易にするために、柱状埋込層218、導電性材料層226及び第2柱状埋込層230のみを示す。図5a中、符号GPはゲートパッドを示す。図6は、実施形態2に係る半導体装置の製造方法を説明するために示す図である。図6a~図6dは工程図である。なお、図6a~図6bに示す工程は、図2a~図3dに示す工程と同様であるため、図2b~図3cに示す工程については図示を省略する。また、図6c~図6dに示す工程は、一般的なプレーナーゲート型MOSFETの製造方法の場合と同様であるため、図6c~図6dの間にある工程は図示を省略する。実施形態2に係る半導体装置200は、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、図5bに示すように、半導体装置がプレーナーゲート型MOSFETである点が実施形態1に係る半導体装置100の場合と異なる。すなわち、実施形態2に係る半導体装置200は、図5bに示すように、ボディ領域234と、ソース領域236と、ゲート絶縁膜240及びゲート電極層242からなるゲート電極構造238と、ソース電極層246と、ドレイン電極層250とを備えるプレーナーゲート型MOSFETである。このように、実施形態2に係る半導体装置200は、半導体装置がプレーナーゲート型MOSFETである点が実施形態1に係る半導体装置100の場合とは異なるが、実施形態1に係る半導体装置100と同様の以下の特徴を有するため、実施形態1に係る半導体装置100が有する効果と同様の効果を有する。すなわち、実施形態2に係る半導体装置200によれば、図5bに示すように、周辺耐圧領域R2に上記した周辺耐圧構造220を備えるため、n-型ドリフト層214とp型の柱状埋込層218との間のpn接合に逆バイアスが印加された場合には、周辺耐圧構造220の絶縁膜224が必要な耐圧の大部分を担うようになるため、先願に係る半導体装置900の場合と同様に、素子周辺部での耐圧を高くすることができる。また、実施形態2に係る半導体装置200によれば、図5bに示すように、周辺領域R3にいわゆるダミーの柱状埋込層第2柱状埋込層230を配設していることから、活性領域R1と周辺領域R3とで表面構造が大きく異なることがなくなるため、CMP工程を実施中に周辺耐圧領域220の近傍で第1絶縁膜232が削られ過ぎてしまうことがなくなり図6b及び図6c参照。。その結果、CMP工程に起因して素子周辺部での耐圧が低下してしまうことがなくなる。さらにまた、実施形態2に係る半導体装置200によれば、周辺領域R3ではなく周辺耐圧領域R2において耐圧を維持するようにしているため、第2柱状埋込層は2~5本程度で十分であり、従来の半導体装置800の場合のように第2柱状埋込層を数十本設ける必要がなく、素子周辺部での耐圧を高くしながら周辺領域を小さくすることができる。このため、実施形態2に係る半導体装置200は、素子周辺部での耐圧を高くしながら周辺領域の面積を小さくすることが可能な構造を有する半導体装置を製造可能であり、かつ、上記したCMP工程に起因して素子周辺部での耐圧が低下してしまうことのない半導体装置となる。なお、実施形態2に係る半導体装置200は、半導体装置がプレーナーゲート型MOSFETである点以外の点では実施形態1に係る半導体装置100の場合と同様の構成を有するため、実施形態1に係る半導体装置100が有する効果のうち同様の効果を有する。[実施形態3]図7は、実施形態3に係る半導体装置300を説明するために示す図である。図7aは実施形態3に係る半導体装置300の平面図であり、図7bは図7aにおけるX-X’断面図を示す図であり、図7cは図7aにおけるY-Y’断面図を示す図である。なお、図7aにおいては、図5aの場合と同様に、理解を容易にするために、柱状埋込層318、導電性材料層326及び第2柱状埋込層330のみを示す。図7a中、符号GPはゲートパッドを示す。図8は、実施形態3に係る半導体装置の製造方法を説明するために示す図である。図8a~図8dは工程図である。なお、図8a~図8bに示す工程は、図2a~図3dに示す工程と同様であるため、図2b~図3cに対応する工程については図示を省略する。また、図8c~図8dに示す工程は、一般的なトレンチゲート型MOSFETの製造方法の場合と同様であるため、図8c~図8dの間にある工程は図示を省略する。実施形態3に係る半導体装置300は、基本的には実施形態2に係る半導体装置200と同様の構成を有するが、図7bに示すように、半導体装置がトレンチゲート型MOSFETである点で実施形態2に係る半導体装置200の場合と異なる。すなわち、実施形態3に係る半導体装置300は、図7bに示すように、ボディ領域334と、ソース領域336と、ゲート絶縁膜340及びゲート電極層342からなるゲート電極構造338と、ソース電極層346と、ドレイン電極層350とを備えるトレンチゲート型MOSFETである。このように、実施形態3に係る半導体装置300は、半導体装置がトレンチゲート型MOSFETである点が実施形態2に係る半導体装置200の場合とは異なるが、実施形態2に係る半導体装置200と同様の以下の特徴を有するため、実施形態2に係る半導体装置200が有する効果と同様の効果を有する。すなわち、実施形態3に係る半導体装置300によれば、図7bに示すように、周辺耐圧領域R2に上記した周辺耐圧構造320を備えるため、n-型ドリフト層314とp型の柱状埋込層318との間のpn接合に逆バイアスが印加された場合には、周辺耐圧構造320の絶縁膜324が必要な耐圧の大部分を担うようになるため、先願に係る半導体装置900の場合と同様に、素子周辺部での耐圧を高くすることができる。また、実施形態3に係る半導体装置300によれば、図7bに示すように、周辺領域R3にいわゆるダミーの柱状埋込層第2柱状埋込層330を配設していることから、活性領域R1と周辺領域R3とで表面構造が大きく異なることがなくなるため、CMP工程を実施中に周辺耐圧領域320の近傍で第1絶縁膜332が削られ過ぎてしまうことがなくなり図8b及び図8c参照。。その結果、CMP工程に起因して素子周辺部での耐圧が低下してしまうことがなくなる。さらにまた、実施形態3に係る半導体装置300によれば、周辺領域R3ではなく周辺耐圧領域R2において耐圧を維持するようにしているため、第2柱状埋込層は2~5本程度で十分であり、従来の半導体装置800の場合のように第2柱状埋込層を数十本設ける必要がなく、素子周辺部での耐圧を高くしながら周辺領域を小さくすることができる。このため、実施形態3に係る半導体装置300は、素子周辺部での耐圧を高くしながら周辺領域の面積を小さくすることが可能な構造を有する半導体装置を製造可能であり、かつ、上記したCMP工程に起因して素子周辺部での耐圧が低下してしまうことのない半導体装置となる。なお、実施形態3に係る半導体装置300は、半導体装置がトレンチゲート型MOSFETである点以外の点では実施形態2に係る半導体装置200の場合と同様の構成を有するため、実施形態2に係る半導体装置200が有する効果のうち同様の効果を有する。[実施形態4]図9は、実施形態4に係る半導体装置400を説明するために示す図である。図9aは実施形態4に係る半導体装置400の平面図であり、図9bは図9aにおけるX-X’断面図を示す図であり、図9cは図9aにおけるY-Y’断面図を示す図である。なお、図9aにおいては、図5aの場合と同様に、理解を容易にするために、柱状埋込層418、導電性材料層426及び第2柱状埋込層430のみを示す。図9a中、符号GPはゲートパッドを示す。図10は、実施形態4に係る半導体装置の製造方法を説明するために示す図である。図10a~図10dは工程図である。なお、図10a~図10bに示す工程は、図2a~図3dに示す工程と同様であるため、図2b~図3cに対応する工程については図示を省略する。また、図10c~図10dに示す工程は、一般的なプレーナーゲート型IGBTの製造方法の場合と同様であるため、図10c~図10dの間にある工程は図示を省略する。実施形態4に係る半導体装置400は、基本的には実施形態2に係る半導体装置200と同様の構成を有するが、図9bに示すように、半導体装置がプレーナーゲート型IGBTである点で実施形態2に係る半導体装置200の場合と異なる。すなわち、実施形態4に係る半導体装置400は、図9bに示すように、ボディ領域434と、エミッタ領域436と、ゲート絶縁膜440及びゲート電極層442からなるゲート電極構造438と、エミッタ電極層446と、コレクタ電極層450とを備え、実施形態2のn型半導体基板212の代わりにp型半導体層412を備えるプレーナーゲート型IGBTである。このように、実施形態4に係る半導体装置400は、半導体装置がプレーナーゲート型IGBTである点が実施形態2に係る半導体装置200の場合とは異なるが、実施形態2に係る半導体装置200と同様の以下の特徴を有するため、実施形態2に係る半導体装置200が有する効果と同様の効果を有する。すなわち、実施形態4に係る半導体装置400によれば、図9bに示すように、周辺耐圧領域R2に上記した周辺耐圧構造420を備えるため、n-型ドリフト層414とp型の柱状埋込層418との間のpn接合に逆バイアスが印加された場合には、周辺耐圧構造420の絶縁膜424が必要な耐圧の大部分を担うようになるため、先願に係る半導体装置900の場合と同様に、素子周辺部での耐圧を高くすることができる。また、実施形態4に係る半導体装置400によれば、図9bに示すように、周辺領域R3にいわゆるダミーの柱状埋込層第2柱状埋込層430を配設していることから、活性領域R1と周辺領域R3とで表面構造が大きく異なることがなくなるため、CMP工程を実施中に周辺耐圧領域420の近傍で第1絶縁膜432が削られ過ぎてしまうことがなくなり図10b及び図10c参照。。その結果、CMP工程に起因して素子周辺部での耐圧が低下してしまうことがなくなる。さらにまた、実施形態4に係る半導体装置400によれば、周辺領域R3ではなく周辺耐圧領域R2において耐圧を維持するようにしているため、第2柱状埋込層は2~5本程度で十分であり、従来の半導体装置800の場合のように第2柱状埋込層を数十本設ける必要がなく、素子周辺部での耐圧を高くしながら周辺領域を小さくすることができる。このため、実施形態4に係る半導体装置400は、素子周辺部での耐圧を高くしながら周辺領域の面積を小さくすることが可能な構造を有する半導体装置を製造可能であり、かつ、上記したCMP工程に起因して素子周辺部での耐圧が低下してしまうことのない半導体装置となる。なお、実施形態4に係る半導体装置400は、半導体装置がプレーナーゲート型IGBTである点以外の点では実施形態2に係る半導体装置200の場合と同様の構成を有するため、実施形態2に係る半導体装置200が有する効果のうち同様の効果を有する。[実施形態5]図11は、実施形態5に係る半導体装置500を説明するために示す図である。図11aは実施形態5に係る半導体装置500の平面図であり、図11bは図11aにおけるX-X’断面図を示す図であり、図11cは図11aにおけるY-Y’断面図を示す図である。なお、図11aにおいては、図9aの場合と同様に、理解を容易にするために、柱状埋込層518、導電性材料層526及び第2柱状埋込層530のみを示す。図11a中、符号GPはゲートパッドを示す。図12は、実施形態5に係る半導体装置の製造方法を説明するために示す図である。図12a~図12dは工程図である。なお、図12a~図12bに示す工程は、図2a~図3dに示す工程と同様であるため、図2b~図3cに対応する工程については図示を省略する。また、図12c~図12dに示す工程は、一般的なトレンチゲート型IGBTの製造方法の場合と同様であるため、図12c~図12dの間にある工程は図示を省略する。実施形態5に係る半導体装置500は、基本的には実施形態4に係る半導体装置400と同様の構成を有するが、図11bに示すように、半導体装置がトレンチゲート型IGBTである点で実施形態4に係る半導体装置400の場合と異なる。すなわち、実施形態5に係る半導体装置500は、図11bに示すように、ボディ領域534と、エミッタ領域536と、ゲート絶縁膜540及びゲート電極層542からなるゲート電極構造538と、エミッタ電極層546と、コレクタ電極層550とを備えるトレンチゲート型IGBTである。このように、実施形態5に係る半導体装置500は、半導体装置がトレンチゲート型IGBTである点が実施形態4に係る半導体装置400の場合とは異なるが、実施形態4に係る半導体装置400と同様の以下の特徴を有するため、実施形態4に係る半導体装置400が有する効果と同様の効果を有する。すなわち、実施形態5に係る半導体装置500によれば、図11bに示すように、周辺耐圧領域R2に上記した周辺耐圧構造520を備えるため、n-型ドリフト層514とp型の柱状埋込層518との間のpn接合に逆バイアスが印加された場合には、周辺耐圧構造520の絶縁膜524が必要な耐圧の大部分を担うようになるため、先願に係る半導体装置900の場合と同様に、素子周辺部での耐圧を高くすることができる。また、実施形態5に係る半導体装置500によれば、図11bに示すように、周辺領域R3にいわゆるダミーの柱状埋込層第2柱状埋込層530を配設していることから、活性領域R1と周辺領域R3とで表面構造が大きく異なることがなくなるため、CMP工程を実施中に周辺耐圧領域520の近傍で第1絶縁膜532が削られ過ぎてしまうことがなくなり図12b及び図12c参照。。その結果、CMP工程に起因して素子周辺部での耐圧が低下してしまうことがなくなる。さらにまた、実施形態5に係る半導体装置500によれば、周辺領域R3ではなく周辺耐圧領域R2において耐圧を維持するようにしているため、第2柱状埋込層は2~5本程度で十分であり、従来の半導体装置800の場合のように第2柱状埋込層を数十本設ける必要がなく、素子周辺部での耐圧を高くしながら周辺領域を小さくすることができる。このため、実施形態5に係る半導体装置500は、素子周辺部での耐圧を高くしながら周辺領域の面積を小さくすることが可能な構造を有する半導体装置を製造可能であり、かつ、上記したCMP工程に起因して素子周辺部での耐圧が低下してしまうことのない半導体装置となる。なお、実施形態5に係る半導体装置500は、半導体装置がトレンチゲート型IGBTである点以外の点では実施形態4に係る半導体装置400の場合と同様の構成を有するため、実施形態4に係る半導体装置400が有する効果のうち同様の効果を有する。以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。1上記各実施形態においては、ショットキーバリアダイオード、MOSFET及びIGBTを例にとって本発明の高耐圧半導体装置を説明したが、本発明はこれに限定されるものではない。周辺耐圧領域に周辺耐圧構造を形成することが可能な半導体装置であれば本発明を適用することが可能である。2上記各実施形態においては、第1導電型をn型とし、第2導電型をp型とした場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、第1導電型をp型とし、第2導電型をn型とした場合にも本発明を適用可能である。3上記各実施形態においては、柱状埋込層の上部にp型半導体領域をさらに形成した高耐圧半導体装置に本発明の発明を適用してもよい。このような構成とすることにより、柱状埋込層とアノード電極層、ソース電極層又はエミッタ電極層と良好なオーミック接続を取ることが可能となる。"