"複数のテストからテストを選択する信号を生成する第1生成部と、前記信号に基づいた電位を生成する電位生成部と、前記電位生成部に接続された1の配線と、前記配線と接続され、前記配線の電位に基づいた前記信号を抽出する抽出部と、変換された前記信号に基づいてテスト信号を生成する第2生成部とを備えることを特徴とする半導体装置。前記第1生成部、前記電位生成部、前記抽出部、及び前記第2生成部を前記半導体装置の空き領域に配置することを特徴とする請求項1記載の半導体装置。前記電位生成部は、前記第1生成部に電源経路の一端が接続された第1トランジスタと、前記第1生成部に接続された第1シフトレジスタと、前記第1シフトレジスタに電源経路の一端が接続された第2トランジスタとを備え、前記第1トランジスタの電源経路の他端と前記第2トランジスタの電源経路の他端が共通に配線に接続されることを特徴とする請求項2記載の半導体装置。前記抽出部は、判定部、選択部を有し、前記判定部は、前記配線の電位と基準電位とが入力される第1オペアンプと前記配線の電位を分圧した電位と前記基準電位とが入力される第2オペアンプとを備えることを特徴とする請求項3記載の半導体装置。前記選択部は、前記第1オペアンプの出力端子と前記第2オペアンプの出力端子とが入力端子に接続されたNANDゲートを備えることを特徴とする請求項4記載の半導体装置。本実施形態は、回路面積の増大を防止可能な半導体装置を提供する。本実施形態の半導体装置は、複数のテストからテストを選択する信号を生成する第1生成部と、前記信号に基づいた電位を生成する電位生成部と、前記電位生成部に接続された1の配線と、前記配線と接続され、前記配線の電位に基づいた前記信号を抽出する抽出部と、変換された前記信号に基づいてテスト信号を生成する第2生成部とを備えることを特徴とする。次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付して重複する説明を省略する。第1実施形態本実施形態は、半導体記憶装置の一例として、積層ゲート構造のメモリセルを用いたNAND型フラッシュメモリを用いて説明する。NAND型フラッシュメモリに限定されるわけではなく、その他の半導体記憶装置であってもよい。[NAND型フラッシュメモリの構成]本実施形態に係るNAND型フラッシュメモリを、図1を用いて説明する。図1に示すように、NAND型フラッシュメモリは、メモリセルアレイ1、ロウデコーダ2、ドライバ回路3、電圧発生回路4、データ入出力回路5、制御部6、ソース線SLドライバ7、センスアンプ8、及びテスト部9を備える。<メモリセルアレイ>メモリセルアレイ1は、複数の不揮発性のメモリセルMTを含んだブロックBLK0乃至BLKsを備えるsは自然数。ブロックBLK0乃至BLKsの各々は、複数のNANDストリング11を備える。このNANDストリング11は、複数の不揮発性のメモリセルと、選択トランジスタST1、ST2を含む。図1に示すように、64個のメモリセルは、選択トランジスタST1、ST2間に、その電流経路が直列接続されるようにして配置される。直列接続されたメモリセルMTの一端側のドレイン領域は選択トランジスタST1のソース領域に接続され、他端側のソース領域は選択トランジスタST2のドレイン領域に接続されている。またメモリセルMTは、隣接するもの同士でソース、ドレインを共有している。なお、直列接続されるメモリセルMTの個数は64個に限られず、128個や256個、512個等であってもよく、その数は限定されるものではない。メモリセルMTは、2値以上のデータを保持可能とする。このメモリセルMTの構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層例えば絶縁膜と、電荷蓄積層上に形成された絶縁膜電荷蓄積層より誘電率の高い絶縁膜と、この絶縁膜上に形成された制御ゲートとを有するMONOS構造である。なお、メモリセルMTの構造は、FG型であってもよい。FG型とは、p型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート導電層と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだ構造である。メモリセルMTの制御ゲートはワード線WLに電気的に接続され、ドレインはビット線BLに電気的に接続され、ソースはソース線SLに電気的に接続されている。同一行にあるメモリセルMTの制御ゲートはワード線WL0~WL63のいずれかに共通接続され、同一行にあるメモリセルMTの選択トランジスタST1、ST2のゲート電極は、それぞれセレクトゲート線SGD1、SGS1に共通接続されている。また、メモリセルアレイ1において同一列にある選択トランジスタST1のドレインは、いずれかのビット線BL0~BLnに共通接続される。選択トランジスタST2のソースはソース線SLに共通接続される。また、同一のワード線WLに接続された複数のメモリセルMTには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルMTはブロックBLK単位で一括してデータが消去される。<ロウデコーダ>ロウデコーダ2は、ブロックデコーダ20、及び転送トランジスタNチャネルMOSトランジスタ21乃至23を備える。ブロックデコーダ20は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部6から与えられたブロックアドレスをデコードし、その結果に基づいてブロックBLKを選択する。ブロックデコーダ20からブロック選択信号が転送トランジスタ21乃至23に転送される。これにより、転送トランジスタ21乃至23はオン状態となる。これにより、ブロックデコーダ20から与えられる選択信号に基づいて、ロウデコーダ2はセレクトゲート線SGD1、SGS1、及びワード線WL0~WL63に対し、ドライバ回路3から与えられた電圧をそれぞれ転送する。<ドライバ回路>ドライバ回路3は、セレクトゲート線SGD1、SGS1毎に設けられたセレクトゲート線ドライバ31、32、及びワード線WL毎に設けられたワード線ドライバ33を備える。本実施形態では、ワード線ドライバ33、セレクトゲート線ドライバ31、及び32は、ブロックBLK0乃至ブロックBLKsに設けられる。セレクトゲート線ドライバ31は、データの書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線SGD1を介して、例えば信号sgdを選択トランジスタST1のゲートに転送する。なお、信号sgdは、その信号がLレベルであった場合、0Vとされ、Hレベルであった場合電圧VDD例えば、1.8Vする。また、セレクトゲート線ドライバ31と同様にセレクトゲート線ドライバ32は、選択ブロックBLKに対応するセレクトゲート線SGS1を介し、データの書き込み時、読み出し時、データのベリファイ時にセレクトゲート線SGS1を介してそれぞれ必要とする電圧を選択トランジスタST2のゲートに転送する。この時、セレクトゲート線ドライバ32は選択トランジスタST2のゲートに信号sgsを転送する。信号sgsは、その信号がLレベルであった場合0Vとされ、Hレベルであった場合電圧VDDとする。<電圧発生回路>電圧発生回路4は、外部から与えられる電圧を昇圧または降圧することにより、データのプログラム、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、ドライバ回路3に供給する。<データ入出力回路>データ入出力回路5は、図示せぬI/O端子を介してホストhostから供給されたアドレス及びコマンドを制御部6に出力する。また、データ入出力回路5は、書き込みデータを、データ線Dlineを介してセンスアンプ8に出力する。また、データをホストに出力する際は、制御部6の制御に基づき、センスアンプ8が増幅したデータを、データ線Dlineを介して受け取った後、I/O端子を介してホストへ出力する。<制御部>制御部6は、NAND型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路5を介して、図示せぬホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部6はアドレス、及び動作シーケンスに基づき、ブロック選択信号/カラム選択信号を生成する。制御部6は、前述したブロック選択信号をロウデコーダ2に出力する。また、制御部6はカラム選択信号をセンスアンプ8に出力する。カラム選択信号とは、センスアンプ8のカラム方向を選択する信号である。また、制御部6には、図示せぬメモリコントローラから供給された制御信号が与えられる。制御部6は供給された制御信号により、図示せぬI/O端子を介してホストhostからデータ入出力回路5に供給された信号がアドレスであるのか、データであるのかを区別する。<ソース線SLドライバ>ソース線SLドライバ7は、制御部6により入力される内部制御信号で動作する。例えば、消去の際に、ソース線SLドライバ7は制御部6により制御されて、ソース線SL側からビット線BLに電圧VDDが転送される。<センスアンプ>センスアンプ8は、読み出し動作の際には、メモリセルアレイ1から読み出されたデータをセンス増幅して一時的に保持し、データ線Dlineを介してデータ入出力回路5に転送する。また、書き込み動作の際には、ビット線BLを介して、センスアンプ8は、データ入出力回路5から転送されたデータをメモリセルアレイ1に転送する。<テスト部>テスト部9は、例えばファンクション検査や直流/交流検査以下、AC/DC検査ともいうを行う。このテスト部9は、ロウデコーダ2、データ入出力回路5、センスアンプ8に接続される。テスト部9の具体的な構成について、図2を用いて説明する。説明の便宜上、図2では、3種類のテストの場合を例として説明する。ノードAがHレベルとなり選択されたテスト、ノードBがHレベルとなり選択されたテスト、ノードCがHレベルとなり選択されたテストの3種類である。図2に示すように、テスト部9は、テスト選択信号を生成する第1生成部90と、第1生成部90により生成されたテスト選択信号ごとに応じた電位を生成する電位生成部100と、判定部110と、選択部120と、選択されたテスト信号を生成する第2生成部130、配線140とを有する。なお、判定部110と選択部120を合わせて抽出部とも呼ぶ。<<第1生成部>>第1生成部90は、データ入出力回路5から入力されたアドレスが入力されて、このアドレスに基づいてテスト選択信号を生成する。<<電位生成部>>電位生成部100は、第1生成部90と電気的に接続される。電位生成部100は、テスト選択信号に基づいて所望の電位を生成する機能を有する。電位生成部100は、複数のシフトレジスタ101a,101b図2におけるL/Sを示すと、複数のクロックドインバータ102a~102fと、トランジスタSW1~SW3とを有する。クロックドインバータ102aの入力端子は、ノードN1、ノードAを介して第1生成部90と接続される。クロックドインバータ102aの出力端子は、クロックドインバータ102bの入力端子に接続される。クロックドインバータ102aの出力端子は、トランジスタSW1の電源経路の一端に接続される。トランジスタSW1の電源経路の他端は、配線140に接続される。トランジスタSW1のゲートは、ノードN1と接続されており、ノードN1の電位が供給される。シフトレジスタ101aは、ノードBを介して第1生成部90に接続される。クロックドインバータ102cの入力端子は、ノードN2を介してシフトレジスタ101aと接続される。クロックドインバータ102cの出力端子は、クロックドインバータ102dの入力端子に接続される。クロックドインバータ102dの出力端子は、トランジスタSW2の電源経路の一端に接続される。トランジスタSW2の電源経路の他端は、配線140に接続される。トランジスタSW2のゲートは、ノードN2と接続されており、ノードN2の電位が供給される。ここで、ノードN2の電位は、シフトレジスタ101aにより昇圧されているため、ノードN1の電位より高い。シフトレジスタ101bは、ノードCを介して第1生成部90に接続される。クロックドインバータ102eの入力端子は、ノードN3を介してシフトレジスタ101bと接続される。クロックドインバータ102eの出力端子は、クロックドインバータ102fの入力端子に接続される。クロックドインバータ102fの出力端子は、トランジスタSW3の電源経路の一端に接続される。トランジスタSW3の電源経路の他端は、配線140に接続される。トランジスタSW3のゲートは、ノードN3と接続されており、ノードN3の電位が供給される。ここで、ノードN3の電位は、シフトレジスタ101aにより昇圧されているため、ノードN1の電位より高い。また、例えば、本実施形態では、シフトレジスタ101bは、シフトレジスタ101aよりも昇圧する能力が高く、ノードN3の電位は、ノードN2の電位より高いものとする。<<判定部>>判定部110は、配線140の電位に基づいて抵抗R1~R3と、オペアンプ111a~111cとを有する。抵抗R1~R3は、配線140と接地との間で、直列に接続される。具体的には、図2に示すように、抵抗R1の一端が配線140に接続され、抵抗R3の一端が接地される。オペアンプ111aの第1入力端子は、配線140と抵抗R1の一端と共有に接続されており、第2入力端子には、基準電位VREFが供給される。オペアンプ111aの第1入力端子には、配線140の電位が供給される。オペアンプ111bの第1入力端子は、抵抗R1の他端と抵抗R2の一端との間にあるノードN4に接続されており、第2入力端子には、基準電位VREFが供給される。オペアンプ111bの第1入力端子は、配線140の電位を分圧した電位が供給される。オペアンプ111cの第1入力端子は、抵抗R2の他端と抵抗R3の一端との間にあるノードN5に接続されており、第2入力端子には、基準電位VREFが供給される。オペアンプ111cの第1入力端子は、オペアンプ111bの第1入力端子同様、配線140の電位を分圧した電位が供給される。<<選択部>>選択部120は、判定部110より出力されるデータに基づいて、テストを選択する信号に変換するための機能を有する。選択部120は、複数のNANDゲート121a~121cと、複数のインバータ122a~122cとを有する。NANDゲート121aの入力端子は、判定部110のオペアンプ111aの出力端子、NANDゲート121bの出力端子、及びNANDゲート121cの出力端子に接続される。NANDゲート121bの入力端子は、判定部110のオペアンプ111aの出力端子、オペアンプ111bの出力端子、及びNANDゲート121cの出力端子に接続される。NANDゲート121cの入力端子は、判定部110のオペアンプ111a~111cの出力端子に接続される。NANDゲート121a~121cそれぞれの出力端子は、対応するインバータ122a~122cの入力端子に接続される。インバータ122a~122cの出力端子は、第2生成部130に接続される。<<第2生成部>>第2生成部130は、選択部120により出力されたデータに基づいて、所望のテスト信号を生成する機能を有する。第2生成部130は、図2に示すように、センスアンプ8及びロウデコーダ12に接続される。[テスト部の動作方法]次に、本実施形態のテスト部の動作方法について図3乃至図8の回路図を用いて説明する。前述したように、図2では、3種類のテストの場合を例として説明する。1ノードAがHレベルとなり選択されたテスト、2ノードBがHレベルとなり選択されたテスト、3ノードCがHレベルとなり選択されたテストの3つに分けて説明する。説明の便宜上、抵抗R1を8kΩ、抵抗R2を4kΩ、抵抗R3を4kΩとし、基準電位VREFを1.8Vと仮定し説明する。1ノードAがHレベルとなり選択されたテストを実行する場合まず、ノードAがHレベルとなり選択されたテストを実行する場合において、テスト部の動作を説明する。図3に示すように、第1生成部90から所望の電位が電位生成部100に出力される。その結果、ノードAをHレベル例えば、2V、ノードB,CをLレベルとなる。図3に示すように、ノードN1を介して、トランジスタSW1のゲートがHレベルとなり、トランジスタSW1がオン状態となる。一方で、ノードB,Cに接続されたトランジスタSW2,SW3はオフ状態となる。その結果、配線140に2Vの電位が供給される。図4に示すように、配線140の電位2Vを抵抗分割することで、オペアンプ111a~111cの第1入力端子には、それぞれ2V、1V、0.5Vが入力される。基準電位VREFが1.8Vであるため、判定部110のノードGはHレベルとなり、判定部110のノードJ,KはいずれもLレベルとなる。したがって、図4に示すように、NANDゲート121a~121cに、ノードGのHレベル、ノードJ,KのLレベルが入力されることで、選択部120のノードMはHレベル、ノードNは、Lレベル、ノードOはLとなる。なお、NANDゲート121cの出力端子は、NANDゲート121bの入力端子に接続されており、NANDゲート121cとNANDゲート121bの出力端子は、NANDゲート121aの入力端子に接続されている。したがって、配線1本を介して、複数のテストからテストを選択する信号を所望の電位に変換し、その電位を1本の配線を介して、判定部110、選択部120に出力する。判定部110に入力された所望の電位からテストを選択する信号を生成できる。2ノードBがHレベルとなり選択されたテストを実行する場合図5に示すように、第1生成部90から所望の電位が電位生成部100に出力される。その結果、ノードBをHレベル例えば、2V、ノードA,CをLレベルとなる。ノードBに接続されたシフトレジスタ101aにより、例えば6Vまで昇圧される。ノードN2を介して、トランジスタSW2のゲートがHレベルとなり、トランジスタSW2がオン状態となる。一方で、ノードA,Cに接続されたトランジスタSW1,SW3はオフ状態となる。その結果、配線140に6Vの電位が供給される。図6に示すように、配線140の電位6Vを抵抗分割することで、オペアンプ111a~111cの第1入力端子には、それぞれ6V、3V、1.5Vが入力される。基準電位VREFが1.8Vであるため、判定部110のノードG,JはいずれもHレベルとなり、判定部110のノードKはLレベルとなる。したがって、図6に示すように、NANDゲート121a~121cに、ノードG,JのHレベル、ノードKのLレベルが入力されることで、選択部120のノードM,OはLレベル、ノードNは、Hレベルとなる。なお、NANDゲート121cの出力端子は、NANDゲート121bの入力端子に接続されており、NANDゲート121cとNANDゲート121bの出力端子は、NANDゲート121aの入力端子に接続されている。したがって、配線1本を介して、複数のテストからテストを選択する信号を所望の電位に変換し、その電位を1本の配線を介して、判定部110、選択部120に出力する。判定部110に入力された所望の電位からテストを選択する信号を生成できる。3ノードCがHレベルとなり選択されたテストを実行する場合図7に示すように、第1生成部90から所望の電位が電位生成部100に出力される。その結果、ノードCをHレベル例えば、2V、ノードA,BをLレベルとなる。ノードCに接続されたシフトレジスタ101bにより、例えば12V≧6Vまで昇圧される。ノードN3を介して、トランジスタSW3のゲートがHレベルとなり、トランジスタSW3がオン状態となる。一方で、ノードA,Bに接続されたトランジスタSW1,SW2はオフ状態となる。その結果、配線140に12Vの電位が供給される。図8に示すように、配線140の電位12Vを抵抗分割することで、オペアンプ111a~111cの第1入力端子には、それぞれ12V、6V、3Vが入力される。基準電位VREFが1.8Vであるため、判定部110のノードG~KはいずれもHレベルとなる。したがって、図8に示すように、NANDゲート121a~121cに、ノードG~KいずれもHレベルが入力されることで、選択部120のノードMはLレベル、ノードNは、Lレベル、ノードOはMとなる。なお、NANDゲート121cの出力端子は、NANDゲート121bの入力端子に接続されており、NANDゲート121cとNANDゲート121bの出力端子は、NANDゲート121aの入力端子に接続されている。したがって、配線1本を介して、複数のテストからテストを選択する信号を所望の電位に変換し、その電位を1本の配線を介して、判定部110、選択部120に出力する。判定部110に入力された所望の電位からテストを選択する信号を生成できる。[第1実施形態の効果]以上より、回路面積の増大を防止可能な半導体装置を提供できる。以下、具体的に図9を用いて説明する。比較例において、複数のテストを実行するテスト部では、テストを選択する信号を生成する第1生成部と、テスト信号を生成する第2生成部を有し、その間に複数の配線をもうければならない。第1生成部や第2生成部は、半導体装置内に空き領域メモリセルアレイや周辺回路がない領域に設ければ、半導体装置の面積を増大させる要因とはならないが、第1生成部と第2生成部とを接続する配線は、メモリセルアレイや周辺回路などのレイアウトを考慮し配置されるため、回路面積を増大させる原因となる。例えば、メモリセルアレイや周辺回路によって、迂回するような配線としなければならないとすると、回路面積が増大する。しかしながら、本実施形態のテスト部では、配線140は1本である。第1生成部90と、電位生成部100と、判定部110と、選択部120と、第2生成部130を半導体装置内に空き領域に配置する。このとき、たとえメモリセルアレイや周辺回路によって、配線140が迂回するように配置しなければならないとしても、1本であり複数本でないため、比較例と比べて、回路面積の増大を低減できる。変形例1第1実施形態では、テスト部9を空き領域に配置したが、変形例1では、テスト部9を下記の条件を満たす領域に配置する点で相違し、その他の構成や動作は第1実施形態の半導体装置と同様である。変形例1では、下記の1及び2を満たすように、テスト部9を配置する。具体的には、1テスト部9のうち、第1生成部90と、電位生成部100と、判定部110と、選択部120と、第2生成部130とを配置する領域には、その領域の上方に他の配線例えば高耐圧トランジスタのゲートに接続される配線がない領域であり、2高耐圧トランジスタのゲートに接続される配線が、配線140に隣接しないように配置される。例えば、配線140と高耐圧トランジスタのゲートに接続される配線との間にシールド用の配線を形成する。また、配線140と高耐圧トランジスタのゲートに接続される配線を異なる層に形成する。[変形例1の効果]以上により、本変形例1は、第1実施形態と同様の効果を奏する。また、例えば、配線140が、高耐圧トランジスタのゲートに接続される配線と隣接すると、高耐圧トランジスタのゲートに接続される配線の電圧ノイズにより、配線140のデータが誤データとなる可能性がある。しかし、本変形例1の半導体装置では、高耐圧トランジスタのゲートに接続される配線が、配線140に隣接しないため、かかるデータが誤データとなる可能性を低減できる。テストデータは通常のデータよりも信頼性を高くする必要があり、かかるレイアウトの変更を行うことで、一層のデータの信頼性を向上できる。なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。"