プリント基板に実装された半導体チップと、前記プリント基板に形成され、前記半導体チップに電気的に接続された端子電極と、前記端子電極に被覆されたメッキ層と、前記端子電極に電気的に接続されたメッキ引き出し線と、前記メッキ引き出し線に設けられた切断部とを備えることを特徴とする半導体モジュール。前記切断部を介して前記メッキ引き出し線の端部に対向するように前記プリント基板に形成された定電位パターンをさらに備えることを特徴とする請求項1に記載の半導体モジュール。前記定電位パターンは電源パターンまたはグランドパターンであることを特徴とする請求項2に記載の半導体モジュール。前記端子電極上に形成されハンダボールをさらに備えることを特徴とする請求項1から3のいずれか1項に記載の半導体モジュール。前記メッキ引き出し線が覆われるように前記プリント基板に形成されたソルダレジスト層と、前記切断部が露出するように前記ソルダレジスト層に形成された開口部を備えることを特徴とする請求項1から4のいずれか1項に記載の半導体モジュール。端子電極および前記端子電極に電気的に接続されたメッキ引き出し線を基材に形成する工程と、前記端子電極および前記メッキ引き出し線の一部を露出させる開口部が設けられたソルダレジスト層を前記基材に形成する工程と、前記開口部を介して露出された前記端子電極および前記メッキ引き出し線の一部を被覆するメッキ層を形成する工程と、前記開口部を介して前記メッキ引き出し線を切断する工程と、前記基材に半導体チップを実装する工程とを備えることを特徴とする半導体モジュールの製造方法。端子電極、定電位パターンおよび前記端子電極と前記定電位パターンとの間に電気的に接続されたメッキ引き出し線を基材に形成する工程と、前記端子電極および前記メッキ引き出し線の一部を露出させる開口部が設けられたソルダレジスト層を前記基材に形成する工程と、前記開口部を介して露出された前記端子電極および前記メッキ引き出し線の一部を被覆するメッキ層を形成する工程と、前記開口部を介して前記メッキ引き出し線を切断する工程と、前記基材に半導体チップを実装する工程とを備えることを特徴とする半導体モジュールの製造方法。本発明の一つの実施形態の目的は、メッキ引き出し線によるスタブノイズを低減することが可能な半導体モジュールおよび半導体モジュールの製造方法を提供することである。実施形態の半導体モジュールによれば、半導体チップと、端子電極と、メッキ層と、メッキ引き出し線と、切断部とが設けられている。半導体チップは、プリント基板に実装されている。端子電極は、前記プリント基板に形成され、前記半導体チップに電気的に接続されている。メッキ層は、前記端子電極に被覆されている。メッキ引き出し線は、前記端子電極に電気的に接続されている。切断部は、前記メッキ引き出し線に設けられている。以下、実施形態に係る半導体モジュールについて図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。第1実施形態図1aは、第1実施形態に係る半導体モジュールの概略構成を示す断面図、図1bは、第1実施形態に係る半導体モジュールの概略構成を示す平面図である。なお、図1aは、図1bのA-A線で切断した断面図である。図1aおよび図1bにおいて、プリント基板11の表面には、端子電極12a、12bが形成されている。なお、プリント基板11としては、多層基板を用いるようにしてもよいし、ビルドアップ基板を用いるようにしてもよい。また、プリント基板11の基材は、例えば、ガラスエポキシ樹脂を用いるようにしてもよいし、ポリイミドまたはポリエステルなどのシート基板を用いるようにしてもよい。そして、端子電極12a、12bの表面が露出されるようにして、ソルダレジスト層13がプリント基板11の表面に形成されている。ここで、ソルダレジスト層13から露出された端子電極12a、12bの表面にはメッキ層14bが形成されている。また、プリント基板11の表面側には、半導体チップ15a、15bが実装されている。なお、半導体チップ15bには、例えば、NAND型などのフラッシュメモリ、抵抗変化型メモリなどの不揮発性半導体記憶装置以下、NANDメモリと記すを形成することができる。半導体チップ15aには、例えば、NANDメモリをドライブ制御するコントローラを形成することができる。なお、NANDメモリのドライブ制御としては、例えば、NANDメモリの読み書き制御、ブロック選択、誤り訂正、ウェアレベリングなどを挙げることができる。ここで、半導体チップ15a、15bにはパッド電極16a、16bがそれぞれ形成されている。そして、パッド電極16a、16は、ボンディングワイヤ17a、17bをそれぞれ介して端子電極12a、12bに電気的に接続されている。また、プリント基板11の表面側には封止樹脂18が設けられ、半導体チップ15a、15bおよびボンディングワイヤ17a、17bが封止樹脂18にて封止されている。なお、封止樹脂18としては、例えば、エポキシ樹脂またはシリコン樹脂などを用いることができる。一方、プリント基板11の裏面には、端子電極22およびメッキ引き出し線23が形成されている。ここで、メッキ引き出し線23は端子電極22に接続され、プリント基板11の端部に延伸されている。そして、メッキ引き出し線23に切断部24が設けられることで、メッキ引き出し線23が途中で分断されている。なお、メッキ引き出し線23が端子電極22にスタブ配線として付加される量を減らすために、メッキ引き出し線23の切断部24は、端子電極22の近傍に配置することが好ましい。また、プリント基板11の裏面には、端子電極22およびメッキ引き出し線23を避けるようにして定電位パターン21が形成されている。なお、定電位パターン21は、グランドパターンであってもよいし、電源パターンであってもよい。そして、端子電極22およびメッキ引き出し線23の切断部24の表面が露出されるようにして、ソルダレジスト層27がプリント基板11の裏面に形成されている。なお、メッキ引き出し線23においてソルダレジスト層27にて露出される範囲は切断部24よりも広くとることができる。そして、ソルダレジスト層27から露出された端子電極22およびメッキ引き出し線23の一部の表面にはメッキ層14aが形成されている。また、定電位パターン21はメッキ引き出し線23にて分断されている。そして、メッキ引き出し線23にて分断された定電位パターン21は、スルーホール25に接続された異層配線26を用いることで互いに電気的に接続されている。また、端子電極22上には、ハンダボール28が形成されている。なお、端子電極12a、12b、22は、プリント基板11の内部配線を介して電気的に接続することができる。また、端子電極12a、12b、22、定電位パターン21およびメッキ引き出し線23は、例えば、Cuパターンにて構成することができる。メッキ層14a、14bは、例えば、AuとNiの積層構造を用いることができる。ここで、メッキ引き出し線23をプリント基板11に残したままメッキ引き出し線23に切断部24を設けることにより、メッキ引き出し線23がソルダレジスト層27から露出される範囲を必要以上に拡大することなく、端子電極22に付加されるスタブ配線を減らすことができる。このため、プリント基板11の信頼性の低下を抑制しつつ、信号に付加されるスタブノイズを低減することができ、信号品質の低下を抑制することができる。第2実施形態図2aは、第2実施形態に係るプリント基板の製造方法を示す平面図、図2b~図2dは、第2実施形態に係るプリント基板の製造方法を示す断面図である。なお、図2bは、図2aのB-B線で切断した断面図である。図2aおよび図2bにおいて、基材10は個片化領域20ごとに区画されている。そして、基材10の裏面の各個片化領域20に端子電極22およびメッキ引き出し線23を形成するとともに、メッキ引き出し線23に接続された給電線PL1および給電端子PL2を基材10の裏面の各個片化領域20外に形成する。また、基材10の表面の各個片化領域20に端子電極12a、12bを形成する。なお、基材10の表面においても、端子電極12a、12bに接続されたメッキ引き出し線および給電線を形成することができる。次に、図2cに示すように、基材10の表面にソルダレジスト層13を形成し、フォトエッチングなどの方法にてソルダレジスト層13をパターニングすることで端子電極12a、12bの表面を露出させる。また、基材10の裏面にソルダレジスト層27を形成し、フォトエッチングなどの方法にてソルダレジスト層27をパターニングすることで端子電極22およびメッキ引き出し線23の一部の表面を露出させる。次に、図2dに示すように、電界メッキ槽内において、給電線PL1およびメッキ引き出し線23を介して端子電極22に給電することにより、ソルダレジスト層27から露出された端子電極22の表面にメッキ層14aを形成する。また、端子電極12a、12bに接続されたメッキ引き出し線を介して端子電極12a、12bに給電することにより、ソルダレジスト層13から露出された端子電極12a、12bの表面にメッキ層14bを形成する。第3実施形態図3aは、第3実施形態に係る半導体モジュールの製造方法を示す平面図、図3b~図3fは、第3実施形態に係る半導体モジュールの製造方法を示す断面図である。なお、図3bは、図3aのB-B線で切断した断面図である。図3aおよび図3bにおいて、図2dの工程の後、ソルダレジスト層27から露出されたメッキ引き出し線23に切断部24を形成することにより、メッキ引き出し線23を途中で分断する。次に、図3cに示すように、基材10の表面側に半導体チップ15a、15bを実装する。そして、ボンディングワイヤ17a、17bをそれぞれ介してパッド電極16a、16bと端子電極12a、12bとをそれぞれ電気的に接続する。次に、図3dに示すように、インジェクションモールドなどの方法を用いることにより、基材10の表面側には封止樹脂18を形成し、半導体チップ15a、15bおよびボンディングワイヤ17a、17bを封止樹脂18にて封止する。次に、図3eに示すように、基材10の裏面側において端子電極22上にハンダボール28を形成する。次に、図3fに示すように、ダイシングなどの方法を用いることにより、各個片化領域20ごとに基材10を切断する。第4実施形態図4は、第4実施形態に係る半導体記憶装置の概略構成を示すブロック図である。図4において、半導体モジュール1には、コントローラ2およびNANDメモリ3が搭載されている。なお、この半導体モジュール1は、例えば、図1aの構成を用いることができる。そして、コントローラ2は、NANDメモリ3、CPUチップセット4およびDRAM5と接続されている。ここで、コントローラ2とCPUチップセット4との間のデータ通信は、例えば、SATA規格に準拠することができる。例えば、SATA1の規格ではデータ転送速度は150MB/sec、1ビット当たりでは8倍の1000Mbit/secになる。一方、コントローラ2とDRAM5との間のデータ通信は、DDR200の規格に準拠することができる。例えば、DDR200では作動周波数は200MHz、実周波数は100MHzとなる。ここで、半導体モジュール1として図1aの構成を用いた場合、コントローラ2は、図1aのハンダボール28を介してCPUチップセット4およびDRAM5と電気的に接続される。このため、メッキ引き出し線23に切断部24を設けることにより、端子電極22に付加されるスタブ配線を減らすことができ、コントローラ2とCPUチップセット4またはDRAM5との間でやり取りされる信号に付加されるスタブノイズを低減することができる。なお、コントローラ2とNANDメモリ3との間のデータ通信は、コントローラ2とCPUチップセット4またはDRAM5との間のデータ通信に比べてデータ転送速度が遅い。ここで、半導体モジュール1として図1aの構成を用いた場合、コントローラ2は、端子電極12a、12bを介してNANDメモリ3と電気的に接続される。このため、端子電極12a、12bに接続されているメッキ引き出し線については、必ずしも切断部を設ける必要はない。第5実施形態図5a~図8aおよび図5b~図8bは、第5実施形態に係る半導体モジュールの各層ごとの概略構成を示す平面図、図9は、図5aのF-F線で切断した概略構成を示す断面図である。なお、この第5実施形態では、4層基板を用いた場合を例にとった。また、図5aはプリント基板31上の実装状態、図5bはプリント基板31の第1層目配線層、図6aはプリント基板31の第2層目配線層、図6bはプリント基板31の第3層目配線層、図7aはプリント基板31の切断部55形成前の第4層目配線層、図7bはプリント基板31の切断部55形成後の第4層目配線層、図8aはプリント基板31の第1層目配線層のソルダレジスト層36、図8bはプリント基板31の第4層目配線層のソルダレジスト層45の構成を示す。また、図5a~図8aおよび図5b~図8bにおいて、グランドパターンおよび電源パターンは省略した。図5aおよび図9において、プリント基板31の表面には、端子電極34、44a、44bが形成されている。そして、端子電極34、44a、44bの表面が露出されるようにして、ソルダレジスト層36がプリント基板31の表面に形成されている。ここで、ソルダレジスト層36から露出された端子電極34、44a、44bの表面にはメッキ層48bが形成されている。また、プリント基板31の表面側には、半導体チップ32、41-1~41-8が実装されている。なお、各半導体チップ41-1~41-8には、例えば、NANDメモリを形成することができる。半導体チップ32には、例えば、NANDメモリをドライブ制御するコントローラを形成することができる。ここで、半導体チップ32にはパッド電極33が形成され、各半導体チップ41-1~41-8にはパッド電極43-1~43-8がそれぞれ形成されている。なお、パッド電極43-1~43-8は各半導体チップ41-1~41-8の一端に沿って配置することができる。そして、半導体チップ41-1~41-8は、パッド電極43-1~43-8が露出するように互いにずらされながらプリント基板31上に順次積層されている。この時、半導体チップ41-1~41-5は、一定方向にずらして配置し、半導体チップ41-6~41-8は、その反対方向にずらして配置することができる。そして、パッド電極33は、ボンディングワイヤ35を介して端子電極34に電気的に接続されている。パッド電極43-1~43-4は、ボンディングワイヤ42-1~42-4を介して端子電極44aに電気的に接続されている。パッド電極43-5~43-8は、ボンディングワイヤ42-5~42-8を介して端子電極44bに電気的に接続されている。なお、ボンディングワイヤ42-1~42-8を形成する場合、半導体チップ41-1~41-4をプリント基板31上に実装してからボンディングワイヤ42-1~42-4を形成し、その後に半導体チップ41-5~41-8をプリント基板31上に実装してからボンディングワイヤ42-5~42-8を形成することができる。また、図5bにおいて、第1層目配線層31-1には、端子電極34、44a、44b、信号線51-1、メッキ引き出し線52-1およびスルーホール53-1、54-1が形成されている。ここで、メッキ引き出し線52-1は、端子電極34、44a、44bに接続されている。また、スルーホール53-1は、自層の信号線51-1を異層の信号線に接続することができる。スルーホール54-1は、自層のメッキ引き出し線52-1を異層のメッキ引き出し線に接続することができる。また、図6aにおいて、第2層目配線層31-2には、信号線51-2、メッキ引き出し線52-2およびスルーホール53-2、54-2が形成されている。ここで、スルーホール53-2は、自層の信号線51-2を異層の信号線に接続することができる。スルーホール54-2は、自層のメッキ引き出し線52-2を異層のメッキ引き出し線に接続することができる。また、図6bにおいて、第3層目配線層31-3には、信号線51-3、メッキ引き出し線52-3およびスルーホール53-3、54-3が形成されている。ここで、スルーホール53-3は、自層の信号線51-3を異層の信号線に接続することができる。スルーホール54-3は、自層のメッキ引き出し線52-3を異層のメッキ引き出し線に接続することができる。また、図7aにおいて、図7bの切断部55の形成前の第4層目配線層31-4には、端子電極46、信号線51-4、メッキ引き出し線52-4およびスルーホール53-4、54-4が形成されている。ここで、メッキ引き出し線52-4は、端子電極46に接続されている。また、スルーホール53-4は、自層の信号線51-4を異層の信号線に接続することができる。スルーホール54-4は、自層のメッキ引き出し線52-4を異層のメッキ引き出し線に接続することができる。そして、図7bに示すように、端子電極46にメッキ層48aを形成した後、メッキ引き出し線52-4に切断部55を形成することにより、メッキ引き出し線52-4を途中で分断する。また、図8aにおいて、プリント基板31の表面には、端子電極34、44a、44b、信号線51-1、メッキ引き出し線52-1およびスルーホール53-1、54-1が覆われるようにソルダレジスト層36が形成されている。ここで、ソルダレジスト層36には、端子電極34、44a、44bの表面を露出させる開口部56が形成されている。また、図8bおよび図9において、プリント基板31の裏面には、端子電極46、信号線51-4、メッキ引き出し線52-4およびスルーホール53-4、54-4が覆われるようにソルダレジスト層45が形成されている。ここで、ソルダレジスト層45には、端子電極46および切断部55の表面を露出させる開口部57、58が形成されている。端子電極46にはメッキ層48aを介してハンダボール47が接合されている。ここで、メッキ引き出し線52-4に切断部55を設けることにより、端子電極46に付加されるスタブ配線を短縮するために、メッキ引き出し線52-4を全て除去する必要がなくなる。このため、メッキ引き出し線52-4全体に渡ってソルダレジスト層45を除去する必要がなくなり、信号線51-4およびスルーホール53-4、54-4がソルダレジスト層45から露出されるのを防止することが可能となることから、信号品質の低下を抑制することができる。なお、上述した第5実施形態では、半導体チップ41-5~41-8をプリント基板31上に8層分だけ積層する方法について説明したが、この積層数は8に限定されることなく、1層以上なら何層でもよい。第6実施形態図10aは、第6実施形態に係る半導体モジュールの概略構成を示す断面図、図10bは、第6実施形態に係る半導体モジュールの概略構成を示す平面図である。なお、図10aは、図10bのC-C線で切断した断面図である。図10aおよび図10bにおいて、この半導体モジュールでは、図1の半導体モジュールのプリント基板11の代わりにプリント基板11 ́が設けられている。プリント基板11 ́には、プリント基板11の定電位パターン21およびメッキ引き出し線23の代わりに定電位パターン21 ́およびメッキ引き出し線23 ́が設けられている。なお、定電位パターン21 ́は、グランドパターンであってもよいし、電源パターンであってもよい。ここで、メッキ引き出し線23 ́には切断部24が設けられている。そして、メッキ引き出し線23 ́の端部は定電位パターン21 ́に対向するように配置されている。例えば、メッキ引き出し線23 ́は定電位パターン21 ́にて取り囲まれるように配置するようにしてもよい。なお、メッキ引き出し線23 ́に切断部24が形成される前は、メッキ引き出し線23 ́は定電位パターン21 ́に接続される。そして、メッキ引き出し線23 ́が定電位パターン21 ́に接続された状態で、端子電極22の表面にメッキ層14aを形成することができる。そして、端子電極22の表面にメッキ層14aが形成された後、メッキ引き出し線23 ́に切断部24を形成することができる。ここで、メッキ引き出し線23 ́に切断部24が形成される前に、メッキ引き出し線23 ́を定電位パターン21 ́に接続することにより、メッキ引き出し線23 ́にて定電位パターン21 ́が分断されるのを防止することができる。このため、定電位パターン21 ́を接続するために、図1のスルーホール25および異層配線26を設ける必要がなくなり、異層配線26を避けるために信号線を迂回させる必要がなくなることから、信号品質を向上させることができる。第7実施形態図11a~図14aおよび図11b~図14bは、第7実施形態に係る半導体モジュールの各層ごとの概略構成を示す平面図である。なお、この第7実施形態では、4層基板を用いた場合を例にとった。また、図11aはプリント基板61上の実装状態、図11bはプリント基板61の第1層目配線層、図12aはプリント基板61の第2層目配線層、図12bはプリント基板61の第3層目配線層、図13aはプリント基板61の切断部77形成前の第4層目配線層、図13bはプリント基板61の切断部77形成後の第4層目配線層、図14aはプリント基板61の第1層目配線層のソルダレジスト層36、図14bはプリント基板61の第4層目配線層のソルダレジスト層45の構成を示す。図11aにおいて、プリント基板61の表面には、端子電極34、44a、44bが形成されている。そして、端子電極34、44a、44bの表面が露出されるようにして、ソルダレジスト層36がプリント基板61の表面に形成されている。ここで、ソルダレジスト層36から露出された端子電極34、44a、44bの表面にはメッキ層48bが形成されている。また、プリント基板61の表面側には、半導体チップ32、41-1~41-8が実装されている。そして、パッド電極33は、ボンディングワイヤ35を介して端子電極34に電気的に接続されている。パッド電極43-1~43-4は、ボンディングワイヤ42-1~42-4を介して端子電極44aに電気的に接続されている。パッド電極43-5~43-8は、ボンディングワイヤ42-5~42-8を介して端子電極44bに電気的に接続されている。また、図11bにおいて、第1層目配線層61-1には、端子電極34、44a、44b、信号線71-1、メッキ引き出し線72-1およびスルーホール73-1、74-1が形成されている。ここで、メッキ引き出し線72-1は、端子電極34、44a、44bに接続されている。また、スルーホール73-1は、自層の信号線71-1を異層の信号線に接続することができる。スルーホール74-1は、自層のメッキ引き出し線72-1を異層のメッキ引き出し線に接続することができる。また、図12aにおいて、第2層目配線層61-2には、信号線71-2、メッキ引き出し線72-2、スルーホール73-2、74-2、グランドパターン75-2および電源パターン76-2が形成されている。ここで、スルーホール73-2は、自層の信号線71-2を異層の信号線に接続することができる。スルーホール74-2は、自層のメッキ引き出し線72-2を異層のメッキ引き出し線に接続することができる。また、図12bにおいて、第3層目配線層61-3には、信号線71-3、メッキ引き出し線72-3、スルーホール73-3、74-3、グランドパターン75-3および電源パターン76-3が形成されている。ここで、スルーホール73-3は、自層の信号線71-3を異層の信号線に接続することができる。スルーホール74-3は、自層のメッキ引き出し線72-3を異層のメッキ引き出し線に接続することができる。また、図13aにおいて、図13bの切断部77の形成前の第4層目配線層61-4には、端子電極46、信号線71-4、メッキ引き出し線72-4、スルーホール73-4、74-4、グランドパターン75-4および電源パターン76-4が形成されている。なお、メッキ引き出し線72-4は、グランドパターン75-4または電源パターン76-4にて周囲を取り囲まれるように配置することができる。ここで、メッキ引き出し線72-4は、端子電極46に接続されるとともに、グランドパターン75-4または電源パターン76-4に接続されている。また、スルーホール73-4は、自層の信号線71-4を異層の信号線に接続することができる。スルーホール74-4は、自層のメッキ引き出し線72-4を異層のメッキ引き出し線に接続することができる。そして、図13bに示すように、端子電極46にメッキ層48aを形成した後、メッキ引き出し線72-4に切断部77を形成し、メッキ引き出し線72-4をグランドパターン75-4および電源パターン76-4と分断する。この時、切断部77は、メッキ引き出し線72-4の端部がグランドパターン75-4および電源パターン76-4と対向するように配置することができる。また、図14aにおいて、プリント基板61の表面には、端子電極34、44a、44b、信号線71-1、メッキ引き出し線72-1およびスルーホール73-1、74-1が覆われるようにソルダレジスト層36が形成されている。ここで、ソルダレジスト層36には、端子電極34、44a、44bの表面を露出させる開口部78が形成されている。また、図14bにおいて、プリント基板61の裏面には、端子電極46、信号線71-4、メッキ引き出し線72-4、スルーホール73-4、74-4、グランドパターン75-4および電源パターン76-4が覆われるようにソルダレジスト層45が形成されている。ここで、ソルダレジスト層45には、端子電極46および切断部77の表面を露出させる開口部57、79が形成されている。ここで、メッキ引き出し線72-4に切断部77が形成される前に、メッキ引き出し線72-4をグランドパターン75-4または電源パターン76-4に接続することにより、メッキ引き出し線72-4にてグランドパターン75-4および電源パターン76-4が分断されるのを防止することができる。第8実施形態図15aは、第8実施形態に係る半導体モジュールの概略構成を示す断面図、図15bは、第8実施形態に係る半導体モジュールの概略構成を示す平面図である。なお、図15aは、図15bのD-D線で切断した断面図である。図15aおよび図15bにおいて、プリント基板81の表面には、端子電極82a、82bおよびメッキ引き出し線80が形成されている。そして、端子電極82a、82bの表面が露出されるようにして、ソルダレジスト層83がプリント基板81の表面に形成されている。ここで、ソルダレジスト層83から露出された端子電極82a、82bの表面にはメッキ層84bが形成されている。また、プリント基板81の表面側には、半導体チップ85aおよびプリント基板101が実装され、プリント基板101の表面側には、半導体チップ85bが実装されている。なお、半導体チップ85bには、例えば、NANDメモリを形成することができる。半導体チップ85aには、例えば、NANDメモリをドライブ制御するコントローラを形成することができる。ここで、半導体チップ85aにはパッド電極86aが形成されている。そして、パッド電極86aは、ボンディングワイヤ87aを介して端子電極82aに電気的に接続されている。また、プリント基板81の表面側には封止樹脂88aが設けられ、半導体チップ85aおよびボンディングワイヤ87aが封止樹脂88aにて封止されている。また、プリント基板101の表面には、端子電極102が形成されている。そして、端子電極102の表面が露出されるようにして、ソルダレジスト層103がプリント基板101の表面に形成されている。また、半導体チップ85bにはパッド電極86bが形成されている。そして、パッド電極86bは、ボンディングワイヤ87bを介して端子電極102に電気的に接続されている。また、プリント基板101の表面側には封止樹脂88bが設けられ、半導体チップ85bおよびボンディングワイヤ87bが封止樹脂88bにて封止されている。また、プリント基板101の裏面には、端子電極98が形成されている。そして、端子電極98の表面が露出されるようにして、ソルダレジスト層97がプリント基板101の裏面に形成されている。そして、端子電極98上には、ハンダボール99が形成され、ハンダボール99がメッキ層84bを介して端子電極82bに接合されている。一方、プリント基板81の裏面には、メッキ引き出し線93が形成され、メッキ引き出し線93に切断部94が設けられることで、メッキ引き出し線93が途中で分断されている。ここで、メッキ引き出し線93に切断部94が設けられる前は、メッキ引き出し線93は、スルーホール92およびメッキ引き出し線80を介して端子電極82a、82bに電気的に接続される。なお、メッキ引き出し線93が端子電極82bにスタブ配線として付加される量を減らすために、メッキ引き出し線93の切断部94は、スルーホール92の近傍に配置することが好ましい。また、プリント基板81の裏面には、スルーホール92およびメッキ引き出し線93を避けるようにして定電位パターン91が形成されている。なお、定電位パターン91は、グランドパターンであってもよいし、電源パターンであってもよい。そして、メッキ引き出し線93の切断部94の表面が露出されるようにして、ソルダレジスト層104がプリント基板81の裏面に形成されている。なお、メッキ引き出し線93においてソルダレジスト層104にて露出される範囲は切断部94よりも広くとることができる。そして、ソルダレジスト層104から露出されたメッキ引き出し線93の一部の表面にはメッキ層84aが形成されている。また、定電位パターン91はメッキ引き出し線93にて分断されている。そして、メッキ引き出し線93にて分断された定電位パターン91は、スルーホール95に接続された異層配線96を用いることで互いに電気的に接続されている。ここで、メッキ引き出し線93をプリント基板81に残したままメッキ引き出し線93に切断部94を設けることにより、メッキ引き出し線93がソルダレジスト層104から露出される範囲を必要以上に拡大することなく、端子電極82bに付加されるスタブ配線を減らすことができる。このため、プリント基板81の信頼性の低下を抑制しつつ、信号に付加されるスタブノイズを低減することができ、信号品質の低下を抑制することができる。第9実施形態図16a、図17a、図16bおよび図17bは、第9実施形態に係る半導体モジュールの各層ごとの概略構成を示す平面図である。なお、この第9実施形態では、4層基板を用いた場合を例にとった。また、図16aはプリント基板111上の実装状態、図16bはプリント基板111の第1層目配線層、図17aはプリント基板111の切断部137形成前の第4層目配線層、図17bはプリント基板111の切断部137形成後の第4層目配線層の構成を示す。プリント基板111の第2層目配線層および第3層目配線層については省略した。図16aにおいて、プリント基板111の表面には端子電極114が形成されている。ここで、端子電極114の表面はメッキを施すことができる。また、半導体チップ112にはパッド電極113が形成されている。そして、半導体チップ112はプリント基板111の表面に実装され、パッド電極113は、ボンディングワイヤ115を介して端子電極114に電気的に接続されている。また、プリント基板111の表面には、ハンダボール122を介してBGA121が実装されている。なお、BGA121には、例えば、NANDメモリが形成された半導体チップを搭載することができる。半導体チップ112には、例えば、NANDメモリをドライブ制御するコントローラを形成することができる。また、図16bにおいて、第1層目配線層111-1には、端子電極114、133、メッキ引き出し線131-1、スルーホール132-1およびグランドパターン134が形成されている。なお、端子電極133には、図16aのハンダボール122を接合することができる。ここで、メッキ引き出し線131-1は、端子電極114およびスルーホール132-1に接続されている。また、スルーホール132-1は、自層のメッキ引き出し線131-1を異層のメッキ引き出し線に接続することができる。また、図17aにおいて、図17bの切断部137の形成前の第4層目配線層111-4には、メッキ引き出し線131-4、スルーホール132-4および電源パターン135、136が形成されている。ここで、スルーホール132-4は、自層のメッキ引き出し線131-4を異層のメッキ引き出し線に接続することができる。そして、図17bに示すように、端子電極114、133にメッキを施した後、メッキ引き出し線131-4に切断部137を形成することにより、メッキ引き出し線131-4を途中で分断する。第10実施形態図18aは、第10実施形態に係る半導体モジュールの概略構成を示す断面図、図18bは、第10実施形態に係る半導体モジュールの概略構成を示す平面図である。なお、図18aは、図18bのE-E線で切断した断面図である。図18aおよび図18bにおいて、この半導体モジュールでは、図15の半導体モジュールのプリント基板81の代わりにプリント基板81 ́が設けられている。プリント基板81 ́には、プリント基板81の定電位パターン91およびメッキ引き出し線93の代わりに定電位パターン91 ́およびメッキ引き出し線93 ́が設けられている。なお、定電位パターン91 ́は、グランドパターンであってもよいし、電源パターンであってもよい。ここで、メッキ引き出し線93 ́には切断部94が設けられている。そして、メッキ引き出し線93 ́の端部は定電位パターン91 ́に対向するように配置されている。例えば、メッキ引き出し線93 ́は定電位パターン91 ́にて取り囲まれるように配置するようにしてもよい。なお、メッキ引き出し線93 ́に切断部94が形成される前は、メッキ引き出し線93 ́は定電位パターン91 ́に接続される。そして、メッキ引き出し線93 ́が定電位パターン91 ́に接続された状態で、端子電極82a、82の表面にメッキ層84bを形成することができる。そして、端子電極82a、82bの表面にメッキ層84bが形成された後、メッキ引き出し線93 ́に切断部94を形成することができる。ここで、メッキ引き出し線93 ́に切断部94が形成される前に、メッキ引き出し線93 ́を定電位パターン91 ́に接続することにより、メッキ引き出し線93 ́にて定電位パターン91 ́が分断されるのを防止することができる。第11実施形態図19は、第11実施形態に係る半導体モジュールの各層ごとの概略構成を示す平面図である。図19において、この半導体モジュールでは、図17bの第4層目配線層111-4の代わりに第4層目配線層111-4 ́が設けられている。第4層目配線層111-4 ́には、4層目配線層111-4の電源パターン135、メッキ引き出し線131-4および切断部137の代わりに電源パターン135 ́、メッキ引き出し線131-4 ́および切断部137 ́が設けられている。ここで、メッキ引き出し線131-4 ́の端部は電源パターン135 ́に対向するように配置されている。なお、メッキ引き出し線131-4 ́に切断部137 ́が形成される前は、メッキ引き出し線131-4 ́は電源パターン135 ́に接続される。そして、メッキ引き出し線131-4 ́が電源パターン135 ́に接続された状態で、図16aの端子電極133の表面にメッキを施すことができる。そして、端子電極133の表面にメッキが施された後、メッキ引き出し線131-4 ́に切断部137 ́を形成することができる。ここで、メッキ引き出し線131-4 ́に切断部137 ́が形成される前に、メッキ引き出し線131-4 ́を電源パターン135 ́に接続することにより、メッキ引き出し線131-4 ́にて電源パターン135 ́が分断されるのを防止することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。