第1導電型の第1クラッド層と、前記第1クラッド層上に形成された活性層と、前記活性層上に形成された第2導電型の第2クラッド層と、前記第2クラッド層上の所定の領域に形成された第2導電型のリッジ部と、前記第2クラッド層上における前記リッジ部の近傍の領域に凹部を介して配置されたランド部と、前記リッジ部に接続する電極と、を備え、前記ランド部は、前記第2クラッド層上に形成された第2導電型の第3クラッド層と、前記第3クラッド層上に形成された第2導電型のコンタクト層と、前記コンタクト層上に形成された第1導電型層と、を備え、前記リッジ部は、前記第2クラッド層上に形成された前記第3クラッド層と、前記第3クラッド層上に形成された前記コンタクト層と、を備え、前記電極は前記リッジ部の前記コンタクト層と接続していることを特徴とする半導体レーザ素子。第1導電型の半導体基板上に、第1導電型の第1クラッド層、活性層、第2導電型の第2クラッド層、第2導電型のエッチングストップ層、第2導電型の第3クラッド層、第2導電型のコンタクト層及び第1導電型層を順次成膜する成膜工程と、前記成膜工程の後に、前記第1導電型層、前記コンタクト層及び前記第3クラッド層を部分的にエッチングして、前記エッチングストップ層上に前記第3クラッド層、前記コンタクト層及び前記第1導電型層を有するリッジ部と、前記リッジ部の近傍に凹部を介して配置され、前記エッチングストップ層上に前記第3クラッド層、前記コンタクト層及び前記第1導電型層を有するランド部と、を形成するエッチング工程と、前記エッチング工程の後に、前記リッジ部及び前記ランド部を覆うように前記エッチングストップ層上に保護膜を形成する保護膜形成工程と、前記保護膜形成工程の後に、前記リッジ部の上面における前記保護膜及び前記第1導電型層をエッチングして前記リッジ部の前記コンタクト層を露出させる開口部を形成する開口部形成工程と、前記開口部形成工程の後に、前記保護膜上に、前記リッジ部の前記コンタクト層に前記開口部を介して接続する電極を形成する電極形成工程と、を含むことを特徴とする半導体レーザ素子の製造方法。しかしながら、特許文献1等に記載された半導体レーザ素子は、供給電流に高周波電流を重畳させて駆動した場合に、リッジ部の直下以外の領域に容量成分が発生することにより、リッジ部の直下以外の領域にも電流が流れてしまう。これにより、従来の半導体レーザ素子では、発光に寄与しない電流によって、電極に供給した電流の利用効率が低下する問題があった。この問題のため、従来の半導体レーザ素子では、電流閾値が上がってしまい、余計な熱が発生することで耐熱性が低下していた。そこで、本発明は、上述した実情に鑑みて提案されたものであり、電流の利用効率を高めた半導体レーザ素子及びその製造方法を提供することを目的とする。上記の課題を解決する第1の発明に係る半導体レーザ素子は、第1導電型の第1クラッド層12と、前記第1クラッド層12上に形成された活性層13と、前記活性層13上に形成された第2導電型の第2クラッド層14と、前記第2クラッド層14上の所定の領域に形成された第2導電型のリッジ部2と、前記第2クラッド層14上における前記リッジ部2の近傍の領域に凹部を介して配置されたランド部3と、前記リッジ部2に接続する電極20と、備え、前記ランド部3は、前記第2クラッド層14上に形成された第2導電型の第3クラッド層16と、前記第3クラッド層16上に形成された第2導電型のコンタクト層18と、前記コンタクト層18上に形成された第1導電型層21と、備え、前記リッジ部2は、前記第2クラッド層14上に形成された前記第3クラッド層16と、前記第3クラッド層16上に形成された前記コンタクト層18と、を備え、前記電極20は前記リッジ部2の前記コンタクト層18と接続していることを特徴とする。上記の課題を解決する第2の発明に係る半導体レーザ素子の製造方法は、第1導電型の半導体基板11上に、第1導電型の第1クラッド層12、活性層13、第2導電型の第2クラッド層14、第2導電型のエッチングストップ層15、第2導電型の第3クラッド層16、第2導電型のコンタクト層18及び第1導電型層21を順次成膜する成膜工程と、前記成膜工程の後に、前記第1導電型層21、前記コンタクト層18及び前記第3クラッド層16を部分的にエッチングして、前記エッチングストップ層15上に前記第3クラッド層16、前記コンタクト層15及び前記第1導電型層21を有するリッジ部2と、前記リッジ部2の近傍に凹部を介して配置され、前記エッチングストップ層15上に前記第3クラッド層16、前記コンタクト層18及び前記第1導電型層21を有するランド部3と、を形成するエッチング工程と、前記エッチング工程の後に、前記リッジ部2及び前記ランド部3を覆うように前記エッチングストップ層15上に保護膜19を形成する保護膜形成工程と、前記保護膜形成工程の後に、前記リッジ部2の上面における前記保護膜19及び前記第1導電型層21をエッチングして前記リッジ部2の前記コンタクト層18を露出させる開口部を形成する開口部形成工程と、前記開口部形成工程の後に、前記保護膜19上に、前記リッジ部2の前記コンタクト層18に前記開口部を介して接続する電極20を形成する電極形成工程と、を含むことを特徴とする。本発明によれば、リッジ部近傍の第2導電型の領域に第1導電型層を積層しているので、リッジ部に流れるべき電流がリッジ部近傍の発光に寄与しない領域に流れることを抑制して、電流の利用効率を従来よりも高めることができる。以下、本発明の実施の形態について図面を参照して説明する。本発明を適用した実施形態として示すエアリッジ型半導体レーザ素子は、例えば図1に示すようにGaAs基板1上に形成され、図2に示すように構成される。図1は、GaAs基板1上に、MO-CVDMetalOrganicChemicalVaporDeposition;有機金属気相成長法によってAlGaInP系材料を成膜し、当該成膜面上にエアリッジ共振器パターンを形成した状態を示している。このエアリッジ共振器パターンは、リッジ部2、ランド部3及びエッチング部4を所定の位置関係にレイアウトして構成される。GaAs基板1の成膜面には、略直方体状のリッジ部2と、リッジ部2の両脇に形成された凹形状溝状のエッチング部4、リッジ部2の両脇にエッチング部4をそれぞれ介してランド部3が形成されている。ランド部3は、リッジ部2と同じ高さ位置に上面を有し、リッジ部2の上面面積よりも広く形成されている。このレイアウトによって、リッジ部2の近傍にエッチング部4をランド部3が配置された構成となるエアリッジ隣接部。図1に示した断面A-Aにおけるリッジ部2の長手方向と垂直する断面図を、図2に示す。n型のGaAs基板11上には、nクラッド層12第1クラッド層が形成されている。nクラッド層12は、n型第1導電型半導体である。nクラッド層12は、n型のGaAs基板11上にGaAsのバッファ層を形成し、AlGaInP層にSiドーピングして形成される。このnクラッド層12は、例えば2800nmの膜厚で形成されている。nクラッド層12上には、MQWmultiquantumwell:多重量子井戸活性層13が形成されている。MQW活性層13は、AlGaInP層とGaInP層とを交互に多層に形成されてなる。このMQW活性層13は、例えばトータルで100nmの膜厚で形成されている。MQW活性層13上には、第1pクラッド層14第2クラッド層が形成されている。第1pクラッド層14は、p型第2導電型半導体である。第1pクラッド層14は、AlGaInP層にMgやZnをドーピングして形成される。第1pクラッド層14は、例えば170nmの膜厚で形成されている。第1pクラッド層14上には、エッチングストッパ層としてのp型MQBmultiquantumbarriers:多重量子障壁層15が形成されている。p型MQB層15は、エッチング部4を形成する際にエッチング深度が第1p型クラッド層14にまで及ばないようエッチングストッパ層として機能する。p型MQB層15は、GaInP層とAlGaInP層とを交互に多層に形成されており、MgやZnをドーピングして形成される。p型MQB層15は、例えばトータルで34nmの膜厚で形成されている。リッジ部2は、p型MQB層15上に順次成膜された、第2pクラッド層16第3クラッド層、p型の障壁緩和層17、及びp型のコンタクト層18を備えている。第2pクラッド層16は、p型第2導電型半導体である。第2pクラッド層16は、AlGaInP層にMgやZnをドーピングして形成される。第2pクラッド層16は、例えば1250nmの膜厚で形成されている。障壁緩和層17は、GaInP層にZnをドーピングして形成される。障壁緩和層17は、例えば40nmの膜厚で形成されている。コンタクト層18は、GaAs層にZnをドーピングして形成される。コンタクト層18は、例えば150nmの膜厚で形成されている。コンタクト層18は、p型半導体である。ランド部3におけるコンタクト層18上には、n型GaAs層21が形成されている。このn型GaAs層21は、GaAs層にSiをドーピングして形成される。n型GaAs層21は、例えば100nmの膜厚で形成されている。このn型GaAs層21は、リッジ部2のコンタクト層18上からは除去されている。コンタクト層18上にn型GaAs層21が形成されることによって、ランド部3には、NP構造が形成される。このn型GaAs層21は、膜厚が厚いほど、厚さ方向において流れる電流を抑制する効果を高めるが、他の素子特性を考慮した膜厚とされる。リッジ部2、ランド部3、及びエッチング部4を覆うようにp型MQB層15上に窒化シリコンSiN膜19が形成されている。SiN膜19は、例えば140nmの膜厚で形成されている。このSiN膜19は、リッジ部2の上面にコンタクト層18を露出させる開口部19aが形成されている。SiN膜19上には上記開口部19aを介してコンタクト層18にオーミックコンタクトするp側電極金メッキ電極20が形成されている。GaAs基板11の下層にはn側電極金メッキ電極が形成されているが省略している。このようなエアリッジ型半導体レーザ素子は、第1pクラッド層14上の所定の領域にリッジ部2を形成し、第1pクラッド層14上リッジ部2の近傍の領域にエッチング部4を介してランド部3を配置しており、リッジ部2にp側電極金メッキ電極20を接続している。このエアリッジ型半導体レーザ素子は、リッジ部2が、第2pクラッド層16とコンタクト層18とを含み、p側電極金メッキ電極20がリッジ部2のコンタクト層18と接続している。一方、ランド部3は、第2pクラッド層16と障壁緩和層17に加え、障壁緩和層17上にn型GaAs層21が形成されている。つぎに、上述したエアリッジ型半導体レーザ素子の製造方法について説明する。先ず、図3に示すように、GaAs基板11上に、nクラッド層12、MQW活性層13、第1pクラッド層14、p型MQB層15、第2pクラッド層16、障壁緩和層17、コンタクト層18及びn型GaAs層21を順次成膜する成膜工程。このように、エピタキシャル成膜最上層を、n型GaAs層21で終端させる。次の工程では、n型GaAs層21、コンタクト層18、障壁緩和層17及び第2pクラッド層16を部分的にエッチング除去することにより、p型MQB層15上に第2pクラッド層16、コンタクト層18及びn型GaAs層21を有するリッジ部2と、リッジ部2の近傍に凹部を介して配置され、p型MQB層15上に第2pクラッド層16、コンタクト層18及びn型GaAs層21を有するランド部3とを形成するエッチング工程。次の工程では、図5に示すように、リッジ部2、ランド部3及びエッチング部4を覆うようにp型MQB層15上に窒化シリコン膜19を形成する保護膜形成工程。次の工程では、図6に示すように、窒化シリコン膜19の全体に亘ってレジスト膜23を形成した後、レジスト膜23にリッジ部2の上面を露出させる開口パターン23aを形成する。次の工程では、図7に示すように、レジスト膜23をエッチングマスクとして開口パターン23aが形成されている領域の窒化シリコン膜19及びn型GaAs層21をエッチング除去して、リッジ部2のコンタクト層18を露出させる開口部を形成する開口部形成工程。窒化シリコン膜19はCF4ガス等を用いたドライエッチング等によって除去することができる。n型GaAs層21はCl2SiCl4Arの混合ガス等を用いたドライエッチングやウェットエッチングによって除去することができる。なお、レジスト膜23をエッチングマスクとして開口パターン23aが形成されている領域の窒化シリコン膜19を除去した後、窒化シリコン膜19をエッチングマスクとして開口パターン23aが形成されている領域のn型GaAs層21を除去するようにしてもよい。その後、窒化シリコン膜19上に、リッジ部2のコンタクト層17と開口部を介してオーミックコンタクトするp側電極金めっき電極を形成し、GaAs基板11の下面にGaAs基板11とオーミックコンタクトするn側電極金めっき電極を形成することにより、図2に示したエアリッジ型半導体レーザ素子を作製することができる。以上のようなエアリッジ型半導体レーザ素子によれば、リッジ部2に隣接するランド部3のp型半導体であるコンタクト層17上にn型GaAs層20を形成して、NP構造を有する。エアリッジ型半導体レーザ素子は、p側電極19とn側電極との間に供給電流に高周波電流を重畳させて印加した場合に、容量成分となったランド部3にも電流が流れようとするが、NP構造によってランド部3に流れる電流が抑制される。したがって、ランド部3に流れる電流が抑制された分の電流がリッジ部2に流れる。これにより、上述したエアリッジ型半導体レーザ素子によれば、電流の利用効率を高めて、電流閾値を下げ、発光時の発熱を抑制できる。なお、上述の実施の形態は本発明の一例である。このため、本発明は、上述の実施形態に限定されることはなく、この実施の形態以外であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。