"一方の主表面側に開口する第1トレンチと、前記主表面側に開口し、前記第1トレンチよりも浅い第2トレンチとが形成され、炭化珪素からなる基板と、前記第1トレンチの壁面上に接触して配置されたゲート絶縁膜と、前記ゲート絶縁膜上に接触して配置されたゲート電極と、前記第2トレンチの壁面上に接触して配置されたコンタクト電極とを備え、前記基板は、前記基板の前記主表面および前記第1トレンチの前記壁面を含むソース領域と、前記ソース領域に接触し、前記第1トレンチの前記壁面を含むボディ領域と、前記ボディ領域に接触し、前記第1トレンチの前記壁面を含むドリフト領域とを含み、前記第1トレンチは、前記ソース領域および前記ボディ領域を貫通しつつ、前記ドリフト領域に達するように形成されており、前記第2トレンチは、前記ソース領域を貫通しつつ、前記ボディ領域に達するように形成されている、半導体装置。前記コンタクト電極は、前記基板の前記主表面上に接触することなく配置されている、請求項1に記載の半導体装置。前記第2トレンチの前記壁面を構成する面は、{0001}面に交差する面である、請求項1または2に記載の半導体装置。前記第1および第2トレンチを含む前記基板の厚み方向に沿った断面において、前記第2トレンチの最底部の前記壁面から{0001}面に平行に延在する仮想の直線は、前記第2トレンチに対向する前記第1トレンチの前記壁面に交差する、請求項1~3のいずれか1項に記載の半導体装置。前記第1および第2トレンチを含む前記基板の厚み方向に沿った断面において、前記仮想の直線は、前記ドリフト領域に交差することなく前記第2トレンチに対向する前記第1トレンチの前記壁面に交差する、請求項4に記載の半導体装置。前記基板の前記主表面を構成する面は、{0001}面に対して8°以下のオフ角を有する面である、請求項1~5のいずれか1項に記載の半導体装置。前記第1トレンチの前記壁面と前記基板の前記主表面とのなす角は、鈍角である、請求項1~6のいずれか1項に記載の半導体装置。前記第1トレンチの前記壁面を構成する面は、{0001}面に対して50°以上65°以下のオフ角を有する面である、請求項1~7のいずれか1項に記載の半導体装置。前記ボディ領域の不純物濃度は、1.0×1017cm-3以上5.0×1018cm-3以下である、請求項1~8のいずれか1項に記載の半導体装置。炭化珪素からなり、主表面を有する基板を準備する工程と、前記基板に活性領域を形成する工程と、前記基板の前記主表面側に開口する第1トレンチを形成する工程と、前記基板の前記主表面側に開口し、前記第1トレンチよりも浅い第2トレンチを形成する工程と、前記第1トレンチの壁面上に接触するようにゲート絶縁膜を配置する工程と、前記ゲート絶縁膜上に接触するようにゲート電極を配置する工程と、前記第2トレンチの壁面上に接触するようにコンタクト電極を配置する工程とを備え、前記活性領域を形成する工程では、前記基板の前記主表面を含むソース領域と、前記ソース領域に接触するボディ領域と、前記ボディ領域に接触するドリフト領域とが形成され、前記第1トレンチを形成する工程では、前記ソース領域および前記ボディ領域を貫通しつつ前記ドリフト領域に達し、前記ソース領域、前記ボディ領域および前記ドリフト領域が露出する前記壁面を有する前記第1トレンチが形成され、前記第2トレンチを形成する工程では、前記ソース領域を貫通しつつ前記ボディ領域に達する前記第2トレンチが形成される、半導体装置の製造方法。特許文献1において提案されているMOSFETでは、ソース電極は、ソース領域に接触するとともに、ソース領域に隣接するコンタクト領域を介してボディ領域に接続されている。そのため、たとえばMOSFETの動作状態の切替オン状態からオフ状態において、ソース領域とコンタクト領域との間のpn接合から伸張する空乏層の影響によりソース電極からボディ領域へのホールの注入が阻害され、結果としてMOSFETの応答速度が低下するという問題点がある。非特許文献1において提案されているMOSFETでは、ソース電極と基板との接触面がトレンチ底面よりもドレイン電極側に形成されている。そのため、ソース電極を構成する金属がドリフト領域へ容易に拡散することにより上記接触面からドリフト領域へ積層欠陥が伸張し、結果としてMOSFETの耐圧特性が低下するという問題点がある。本発明は、上記課題に鑑みてなされたものであり、その目的は、耐圧特性の低下が抑制され、かつ応答速度が向上した半導体装置およびその製造方法を提供することである。本発明に従った半導体装置は、一方の主表面側に開口する第1トレンチと、上記主表面側に開口し、第1トレンチよりも浅い第2トレンチとが形成され、炭化珪素からなる基板と、第1トレンチの壁面上に接触して配置されたゲート絶縁膜と、ゲート絶縁膜上に接触して配置されたゲート電極と、第2トレンチの壁面上に接触して配置されたコンタクト電極とを備えている。基板は、基板の上記主表面および第1トレンチの上記壁面を含むソース領域と、ソース領域に接触し、第1トレンチの上記壁面を含むボディ領域と、ボディ領域に接触し、第1トレンチの上記壁面を含むドリフト領域とを含んでいる。第1トレンチは、ソース領域およびボディ領域を貫通しつつ、ドリフト領域に達するように形成されている。第2トレンチは、ソース領域を貫通しつつ、ボディ領域に達するように形成されている。本発明に従った半導体装置において、コンタクト電極は、ソース領域を貫通しつつボディ領域に達する第2トレンチの壁面上に接触して配置されるため、コンタクト領域を介することなくボディ領域に接触している。そのため、本発明に従った半導体装置においては、ソース領域とコンタクト領域との間のpn接合から伸張する空乏層の影響を受けることなく、コンタクト電極からボディ領域へホールまたは電子を注入することができる。これにより、半導体装置の動作状態の切替が容易となり、結果として半導体装置の応答速度が向上する。また、本発明に従った半導体装置において、第2トレンチは、第1トレンチよりも浅く形成されている。そのため、第1トレンチ下のドリフト領域において、コンタクト電極を構成する金属の拡散に起因する欠陥の伸張が抑制され、その結果半導体装置の耐圧低下が抑制される。このように、本発明に従った半導体装置によれば、耐圧特性の低下が抑制され、かつ応答速度が向上した半導体装置を提供することができる。上記半導体装置において、コンタクト電極は、基板の上記主表面上に接触することなく配置されていてもよい。これにより、コンタクト電極とゲート電極との短絡を回避することが容易となる。上記半導体装置において、第2トレンチの上記壁面を構成する面は、{0001}面に交差する面であってもよい。これにより、コンタクト電極を構成する金属の基板への拡散が容易となり、その結果コンタクト電極と基板との接触抵抗をより低減することができる。上記半導体装置では、第1および第2トレンチを含む基板の厚み方向に沿った断面において、第2トレンチの最底部の上記壁面から{0001}面に平行に延在する仮想の直線は、第2トレンチに対向する第1トレンチの上記壁面に交差してもよい。これにより、半導体装置の耐圧特性の低下をより効果的に抑制することができる。上記半導体装置では、第1および第2トレンチを含む基板の厚み方向に沿った断面において、上記仮想の直線は、ドリフト領域に交差することなく第2トレンチに対向する第1トレンチの上記壁面に交差してもよい。これにより、半導体装置の耐圧特性の低下をさらに効果的に抑制することができる。上記半導体装置において、基板の上記主表面を構成する面は、{0001}面に対して8°以下のオフ角を有する面であってもよい。これにより、炭化珪素からなる基板をより容易に準備することができる。上記半導体装置において、第1トレンチの上記壁面と基板の上記主表面とのなす角は、鈍角であってもよい。これにより、半導体装置のオン抵抗をより低減することができる。上記半導体装置において、第1トレンチの上記壁面を構成する面は、{0001}面に対して50°以上65°以下のオフ角を有する面であってもよい。これにより、半導体装置のチャネル移動度をより向上させることができる。上記半導体装置において、ボディ領域の不純物濃度は、1.0×1017cm-3以上であってもよい。これにより、コンタクト電極とボディ領域との接触抵抗をより低減することができる。また、ボディ領域の不純物濃度は、5.0×1018cm-3以下であってもよい。このように、ボディ領域の不純物濃度は、炭化珪素からなる基板の結晶性の低下を回避することが可能な範囲に設定することができる。本発明に従った半導体装置の製造方法は、炭化珪素からなり、主表面を有する基板を準備する工程と、基板に活性領域を形成する工程と、基板の上記主表面側に開口する第1トレンチを形成する工程と、基板の上記主表面側に開口し、第1トレンチよりも浅い第2トレンチを形成する工程と、第1トレンチの壁面上に接触するようにゲート絶縁膜を配置する工程と、ゲート絶縁膜上に接触するようにゲート電極を配置する工程と、第2トレンチの壁面上に接触するようにコンタクト電極を配置する工程とを備えている。活性領域を形成する工程では、基板の上記主表面を含むソース領域と、ソース領域に接触するボディ領域と、ボディ領域に接触するドリフト領域とが形成される。第1トレンチを形成する工程では、ソース領域およびボディ領域を貫通しつつドリフト領域に達し、ソース領域、ボディ領域およびドリフト領域が露出する上記壁面を有する第1トレンチが形成される。第2トレンチを形成する工程では、ソース領域を貫通しつつボディ領域に達する第2トレンチが形成される。本発明に従った半導体装置の製造方法によれば、耐圧特性の低下が抑制され、かつ応答速度が向上した上記本発明に従った半導体装置を製造することができる。以上の説明から明らかなように、本発明に従った半導体装置およびその製造方法によれば、耐圧特性の低下が抑制され、かつ応答速度が向上した半導体装置およびその製造方法を提供することができる。以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中においては、個別方位を、集合方位を<>、個別面を、集合面を{}でそれぞれ示す。また、負の指数については、結晶学上、-バーを数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。まず、本発明の一実施の形態に係る半導体装置としてのMOSFET1の構造について説明する。図1を参照して、MOSFET1は、炭化珪素からなり、主表面10aを有する基板10と、ゲート絶縁膜20と、ゲート電極30と、層間絶縁膜40と、コンタクト電極としてのソース電極50と、ソースパッド電極60と、ドレイン電極70と、ドレインパッド電極80とを備えている。基板10は、ベース基板11と、半導体層12とを含み、半導体層12にはドリフト領域13と、ボディ領域14と、ソース領域15とが形成されている。また、基板10には、主表面10a側に開口する第1トレンチ16と、主表面10a側に開口し、第1トレンチ16よりも浅い第2トレンチ17とが形成されている。ベース基板11は、炭化珪素からなり、たとえばN窒素などのn型不純物を含むことにより導電型がn型となっている。ドリフト領域13は、ベース基板11の主表面11a上に形成されている。ドリフト領域13は、ベース基板11と同様に、たとえばN窒素などのn型不純物を含むことにより導電型がn型となっており、その濃度はベース基板11よりも低くなっている。ボディ領域14は、ドリフト領域13上ベース基板11側とは反対側に形成されている。ボディ領域14は、たとえばAlアルミニウムやB硼素などのp型不純物を含むことにより導電型がp型となっている。ソース領域15は、ボディ領域14上ドリフト領域13側とは反対側に形成されている。ソース領域15は、たとえばPリンなどのn型不純物を含むことにより、ベース基板11およびドリフト領域13と同様に導電型がn型となっている。また、ソース領域15に含まれるn型不純物の濃度は、ドリフト領域13よりも高くなっている。第1トレンチ16は、壁面16aと底面16bとを有し、ソース領域15およびボディ領域14を貫通しつつドリフト領域13に達するように形成されている。具体的には、第1トレンチ16は、壁面16aがソース領域15と、ボディ領域14と、ドリフト領域13とに含まれ、かつ底面16bがドリフト領域13内に位置するように形成されている。また、第2トレンチ17は、壁面17aと底面17bとを有し、ソース領域15を貫通しつつ、ボディ領域14に達するように形成されている。具体的には、第2トレンチ17は、壁面17aがソース領域15と、ボディ領域14とに含まれ、かつ底面17bがボディ領域14内に位置するように形成されている。このように、基板10は、基板10の主表面10aおよび第1トレンチ16の壁面16aを含むソース領域15と、ソース領域15に接触し、第1トレンチ16の壁面16aを含むボディ領域14と、ボディ領域14に接触し、第1トレンチ16の壁面16aを含むドリフト領域13とを含んでいる。ゲート絶縁膜20は、たとえばSiO2二酸化珪素からなり、第1トレンチ16の壁面16aおよび底面16b、ならびに基板10の主表面10a上に接触して配置されている。ゲート電極30は、たとえば不純物が添加されたポリシリコンなどの導電体からなっており、第1トレンチ16内を充填するようにゲート絶縁膜20上に接触して配置されている。層間絶縁膜40は、たとえばSiO2二酸化珪素からなっており、ゲート絶縁膜20およびゲート電極30上に接触して配置されている。具体的には、層間絶縁膜40は、ゲート絶縁膜20とともにゲート電極30を取り囲むように配置されており、ゲート電極30をソース電極50に対して電気的に絶縁している。ソース電極50は、第2トレンチ17の壁面17aおよび底面17b上に接触して配置されている。具体的には、ソース電極50は、ソース領域15に対してオーミック接触することができる材料、たとえばNixSiyニッケルシリサイド、TixSiyチタンシリサイド、AlxSiyアルミシリサイドおよびTixAlySizチタンアルミシリサイドなどからなり、ソース領域15およびボディ領域14に接触して配置されている。ドレイン電極70は、ベース基板11の主表面11aとは反対側の主表面11b上に接触して形成されている。ドレイン電極70は、ベース基板11に対してオーミック接触することができる材料、たとえばソース電極50と同様の材料からなっており、ベース基板11に対して電気的に接続されている。ソースパッド電極60は、層間絶縁膜40およびソース電極50上に接触して配置されている。具体的には、ソースパッド電極60は、たとえばAlアルミニウムなどの導電体からなり、ソース電極50を介してソース領域15と電気的に接続されている。ドレインパッド電極80は、ドレイン電極70上に接触して配置されている。具体的には、ドレインパッド電極80は、ソースパッド電極60と同様にたとえばAlアルミニウムなどの導電体からなり、ドレイン電極70を介してベース基板11に電気的に接続されている。次に、本実施の形態に係る半導体装置としてのMOSFET1の動作について説明する。図1を参照して、ゲート電極30に印加された電圧が閾値電圧未満の状態、すなわちオフ状態では、ソース電極50とドレイン電極70との間に電圧が印加されても、ボディ領域14とドリフト領域13との間に形成されるpn接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極30に閾値電圧以上の電圧が印加されると、ボディ領域14において第1トレンチ16の壁面16aに沿うようにキャリアが蓄積し、反転層が形成される。その結果、ソース領域15とドリフト領域13とが電気的に接続され、ソース電極50とドレイン電極70との間に電流が流れる。以上のようにして、MOSFET1は動作する。以上のように、本実施の形態に係る半導体装置としてのMOSFET1において、ソース電極50は、ソース領域15を貫通しつつボディ領域14に達する第2トレンチ17の壁面17a上に接触して配置されるため、コンタクト領域を介することなくボディ領域14に接触している。そのため、MOSFET1においては、ソース領域15とコンタクト領域との間のpn接合から伸張する空乏層の影響を受けることなく、ソース電極50からボディ領域14へホールを注入することができる。これにより、MOSFET1の動作状態の切替が容易となり、結果としてMOSFET1の応答速度が向上する。また、MOSFET1において、第2トレンチ17は、第1トレンチ16よりも浅く形成されている。そのため、第1トレンチ16下のドリフト領域13において、ソース電極50を構成する金属の拡散に起因する欠陥の伸張が抑制され、その結果MOSFET1の耐圧低下が抑制される。このように、本実施の形態に係る半導体装置としてのMOSFET1は、耐圧特性の低下が抑制され、かつ応答速度が向上した半導体装置となっている。また、MOSFET1において、ソース電極50は、図1に示すように第2トレンチ17の壁面17aおよび底面17bに接触し、かつ基板10の主表面10a上に接触することなく配置されていてもよい。これにより、ソース電極50が基板10の主表面10a上に接触して配置される場合に比べて、ソース電極50とゲート電極30との距離がより大きくなる。その結果、MOSFET1を微細化した場合などにおいて、ソース電極50とゲート電極30との短絡を回避することが容易となる。また、MOSFET1において、第2トレンチ17の壁面17aを構成する面は、{0001}面に交差する面であってもよい。炭化珪素からなる基板10は、{0001}面に平行な方向において金属が拡散し易いという特性を有している。そのため、ソース電極50に接触する第2トレンチ17の壁面17aを{0001}面に交差する面とすることにより、ソース電極50を構成する金属の基板10内への拡散が容易となり、その結果ソース電極50と基板10との接触抵抗をより低減することができる。また、MOSFET1では、第1および第2トレンチ16,17を含む基板10の厚み方向に沿った断面において、第2トレンチ17の最底部の壁面17aから{0001}面に平行に延在する仮想の直線A-Aは、第2トレンチ17に対向する第1トレンチ16の壁面16aに交差してもよい。具体的には、図1に示すように、直線A-Aは、ドリフト領域13に交差することなく第2トレンチ17に対向する第1トレンチ16の壁面16aに交差してもよい。これにより、ソース電極50を構成する金属のドリフト領域13への拡散、特に第1トレンチ16の底面16b下のドリフト領域13への拡散をより効果的に抑制することができる。その結果、MOSFET1の耐圧特性の低下をより効果的に抑制することができる。また、MOSFET1において、基板10の主表面10aを構成する面は、{0001}面に対して8°以下のオフ角を有する面であってもよい。炭化珪素は、<0001>方向において容易に成長させることができる。そのため、基板10の主表面10aを構成する面を{0001}面に対して上記範囲のオフ角を有する面とすることにより、炭化珪素からなる基板10をより容易に準備することができる。また、MOSFET1において、第1トレンチ16の壁面16aと基板10の主表面10aとのなす角は鈍角であってもよい。これにより、ソース電極50とドレイン電極70との間におけるキャリアの通過領域をより広く確保することが可能となり、結果としてMOSFET1のオン抵抗をより低減することができる。また、MOSFET1において、第1トレンチ16の壁面16aを構成する面は、{0001}面に対して50°以上65°以下のオフ角を有する面であってもよい。これにより、MOSFET1のチャネル移動度をより向上させることができる。また、MOSFET1において、ボディ領域14のp型不純物濃度は、1.0×1017cm-3以上であってもよい。これにより、ソース電極50とボディ領域14との接触抵抗をより低減することができる。また、ボディ領域14のp型不純物濃度は、5.0×1018cm-3以下であってもよい。このように、ボディ領域14の不純物濃度は、炭化珪素からなる基板10の結晶性の低下を回避することが可能な範囲に設定することができる。また、MOSFET1においては、ソース電極50は、コンタクト領域を介することなくボディ領域14に対して接続されるため、コンタクト領域を形成する工程が省略可能となり、製造工程をより効率化することができる。また、上述のように、第1トレンチ16の壁面16aを構成する面として{0001}面に対して上記範囲のオフ角を有する面を採用した場合には、ボディ領域の不純物濃度とMOSFET1のチャネル移動度との相反関係が小さくなり、ボディ領域14のp型不純物濃度を上記範囲とした場合においても、MOSFET1のチャネル移動度の低下を抑制することができる。次に、本発明の一実施の形態に係る半導体装置の製造方法について説明する。本実施の形態に係る半導体装置の製造方法においては、上記本実施の形態に係る半導体装置としてのMOSFET1を製造することができる。図2を参照して、まず、工程S10として、基板準備工程が実施される。この工程S10では、以下に説明する工程S11および工程S12が実施されることにより、炭化珪素からなる基板10が準備される。まず、工程S11として、ベース基板準備工程が実施される。この工程S11では、たとえば4H-SiCからなるインゴット図示しないをスライスすることにより、図3に示すように炭化珪素からなるベース基板11が準備される。次に、工程S12として、エピタキシャル成長層形成工程が実施される。この工程S12では、図3を参照して、エピタキシャル成長により、ベース基板11の主表面11a上に半導体層12が形成される。このようにして、ベース基板11と半導体層12とを含み、主表面10aを有する基板10が準備される。次に、工程S20として、活性領域形成工程が実施される。この工程S20では、以下に説明する工程S21およびS22が実施されることにより、基板10内に活性領域が形成される。まず、工程S21として、イオン注入工程が実施される。この工程S21では、図4を参照して、まず、たとえばAlアルミニウムイオンが、半導体層12内に注入されることにより、導電型がp型のボディ領域14が形成される。次に、たとえばPリンイオンが、半導体層12内において、上記Alイオンの注入深さよりも浅く注入されることにより、導電型がn型のソース領域15が形成される。また、半導体層12において、ボディ領域14およびソース領域15のいずれも形成されない領域は、ドリフト領域13となる。このようにして、基板10の主表面10aを含むソース領域15と、ソース領域15に接触するボディ領域14と、ボディ領域14に接触するドリフト領域13とが半導体層12内に形成される。次に、工程S22として、活性化アニール工程が実施される。この工程S22では、基板10を加熱することにより、上記工程S21において導入された不純物が活性化される。これにより、不純物が導入された領域において所望のキャリアが生成する。このようにして、基板10に活性領域が形成される。次に、工程S30として、第1トレンチ形成工程が実施される。この工程S30では、図5および図6を参照して、主表面10a側に開口し、壁面16aと底面16bとを有する第1トレンチ16が基板10に形成される。具体的には、図5を参照して、まず、たとえばP-CVDPlasma-ChemicalVaporDeposition法により、主表面10aの第1トレンチ16を形成すべき領域に開口を有し、SiO2二酸化珪素からなるマスク90が形成される。次に、たとえばSF6六フッ化硫黄ガスおよび酸素を含む雰囲気中において、誘導接合型反応性イオンエッチングICP-RIE:InductiveCoupledPlasmaReactiveIonEtchingなどにより、図中矢印に示す方向へ基板10のエッチングを進行させる。次に、図6を参照して、たとえば塩素などのハロゲン系ガスおよび酸素を含む雰囲気中において熱エッチングが施される。そして、上記エッチング処理が完了した後にマスク90が除去される。このようにして、ソース領域15およびボディ領域14を貫通しつつドリフト領域13に達し、ソース領域15、ボディ領域14およびドリフト領域13が露出する壁面16aおよび底面16bを有する第1トレンチ16が形成される。次に、工程S40として、第2トレンチ形成工程が実施される。この工程S40では、図7を参照して、上記工程S30と同様に基板10のエッチングを進行させることにより、ソース領域15を貫通しつつボディ領域14に達し、ソース領域15およびボディ領域14が露出する壁面17aおよび底面17bを有する第2トレンチ17が形成される。次に、工程S50として、ゲート絶縁膜形成工程が実施される。この工程S50では、図8を参照して、たとえば酸素を含む雰囲気中において基板10を加熱することにより、基板10の主表面10a、第1トレンチ16の壁面16aおよび底面16b、ならびに第2トレンチ17の壁面17aおよび底面17bを覆うように、SiO2二酸化珪素からなるゲート絶縁膜20が形成される。次に、工程S60として、ゲート電極形成工程が実施される。この工程S60では、図9を参照して、たとえばLPLowPressureCVD法により、第1トレンチ16内を充填するように不純物が添加されたポリシリコン膜が形成される。これにより、ゲート絶縁膜20上に接触するゲート電極30が形成される。次に、工程S70として、層間絶縁膜形成工程が実施される。この工程S70では、図10を参照して、たとえばCVD法により、SiO2二酸化珪素からなる層間絶縁膜40が、ゲート絶縁膜20とともにゲート電極30を取り囲むように形成される。次に、工程S80として、オーミック電極形成工程が実施される。この工程S80では、図11を参照して、まず、ソース電極50を形成すべき領域において、層間絶縁膜40およびゲート絶縁膜20が除去され、ソース領域15およびボディ領域14が露出した領域が形成される。そして、当該領域にたとえばNiからなる金属膜が形成される。一方、ベース基板11の主表面11aとは反対側の主表面11b上に、同様にNiからなる金属膜が形成される。そして、上記金属膜が加熱することにより、上記金属膜の少なくとも一部がシリサイド化され、基板10に対して電気的に接続されたソース電極50およびドレイン電極70が形成される。次に、工程S90として、パッド電極形成工程が実施される。この工程S90では、図1を参照して、たとえば蒸着法により、Alアルミニウムなどの導電体からなるソースパッド電極60が、ソース電極50および層間絶縁膜40を覆うように形成される。また、ドレイン電極70上において、ソースパッド電極60と同様に、たとえば蒸着法によりAlアルミニウムなどの導電体からなるドレインパッド電極80が形成される。以上の工程S10~S90が実施されることによりMOSFET1が製造され、本実施の形態に係る半導体装置の製造方法が完了する。このように、本実施の形態に係る半導体装置においては、耐圧特性の低下が抑制され、かつ特性が向上した上記本実施の形態に係る半導体装置としてのMOSFET1を製造することができる。また、上記本実施の形態では、第1および第2トレンチ16,17が底面16b,17bを有する場合についてのみ説明したが、本発明の半導体装置およびその製造方法はこれに限られるものではない。たとえば、底面を有さないV型の第1および第2トレンチを有するMOSFETおよびその製造方法においても、本発明の半導体装置およびその製造方法を採用することができる。また、上記本実施の形態では、MOSFETおよびその製造方法についてのみ説明したが、本発明の半導体装置およびその製造方法はこれに限られるものではない。たとえば、IGBTInsulatedGateBipolarTransistorなど、耐圧特性の低下の抑制、および応答速度の向上が要求される半導体装置およびその製造方法においても、本発明の半導体装置およびその製造方法を採用することができる。今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。"