"半導体基板の表層において第1の方向に延在し、且つ、この第1の方向と直交する方向に並んで形成された複数の第1の溝部と、前記複数の第1の溝部内にそれぞれ形成された複数の第1の埋め込み配線と、前記第1の方向と交差する第2の方向に延在し、且つ、この第2の方向と直交する方向に並んで形成された複数の第2の溝部と、前記複数の第2の溝部内にそれぞれ形成された複数の第2の埋め込み配線と、前記第1及び第2の溝部によって区画された各領域から突出された複数のピラー部と、前記ピラー部の側面に不純物を拡散させることによって形成されると共に、前記第1の埋め込み配線と電気的に接続される第1の不純物拡散層と、前記ピラー部の上面に不純物を拡散させることによって形成された第2の不純物拡散層と、前記ピラー部の側面と前記第1の埋め込み配線との間に介在されるゲート絶縁膜と、前記第1の埋め込み配線と電気的に接続されるコンタクトプラグが埋め込まれる第1のコンタクトホールと、前記第2の埋め込み配線と電気的に接続されるコンタクトプラグが埋め込まれる第2のコンタクトホールとを備え、前記第1の溝部は、その一部が幅広となる形状を有し、前記第1の埋め込み配線は、前記第1の溝部の幅広となる部分に埋め込まれた状態で配置され、前記第1のコンタクトホールは、前記第1の溝部の間に位置すると共に、前記第1の溝部の幅広となる部分に埋め込まれた第1の埋め込み配線に至る深さで形成されていることを特徴とする半導体装置。前記半導体基板の表層に形成された素子分離用の溝部に素子分離絶縁膜を埋め込むことによって形成された素子分離領域と、この素子分離領域によって区画形成された素子形成領域とを備え、前記複数のピラー部が並ぶ素子形成領域よりも外側の素子分離領域において、前記素子分離絶縁膜に形成された第1の溝部の下部側が上部側よりも幅広となる形状を有することを特徴とする請求項1に記載の半導体装置。前記第2の埋め込み配線の上面が前記第1の埋め込み配線の下面よりも下方に位置するように、前記第2の溝部が前記第1の溝部よりも深い位置にあることを特徴とする請求項1又は2に記載の半導体装置。前記ピラー部の両側面において、前記ゲート絶縁膜を介して前記第1の埋め込み配線の一部が対向するダブルゲート構造を有することを特徴とする請求項1~3の何れか一項に記載の半導体装置。前記第2の不純物拡散層とコンタクトプラグを介して接続されるキャパシタを備えることを特徴とする請求項1~4の何れか一項に記載の半導体装置。半導体基板の表層に第1の方向に延在し、且つ、この第1の方向と直交する方向に並ぶ複数の第1の溝部を形成する工程と、前記複数の第1の溝部内にそれぞれ第1の埋め込み配線を埋め込み形成する工程と、前記第1の方向と交差する第2の方向に延在し、且つ、この第2の方向と直交する方向に並ぶ複数の第2の溝部を形成する工程と、前記複数の第2の溝部内にそれぞれ第2の埋め込み配線を埋め込み形成する工程と、前記第1及び第2の溝部によって区画された各領域から突出されたピラー部の側面に不純物を拡散させることによって、前記第1の埋め込み配線と電気的に接続される第1の不純物拡散層を形成する工程と、前記ピラー部の上面に不純物を拡散させることによって第2の不純物拡散層を形成する工程と、前記ピラー部の側面と前記第2の埋め込み配線との間に介在されるゲート絶縁膜を形成する工程と、前記第1の埋め込み配線と電気的に接続されるコンタクトプラグが埋め込まれる第1のコンタクトホールを形成する工程と、前記第2の埋め込み配線と電気的に接続されるコンタクトプラグが埋め込まれる第2のコンタクトホールを形成する工程とを含み、前記第1の溝部を形成する工程では、その一部が幅広となる形状を有する第1の溝部を形成し、前記第1の埋め込み配線を形成する工程では、前記第1の溝部の幅広となる部分に埋め込まれた状態で第1の埋め込み配線を形成し、前記第1のコンタクトホールを形成する工程では、前記第1の溝部の間に位置すると共に、前記第1の溝部の幅広となる部分に埋め込まれた第1の埋め込み配線に至る深さで第1のコンタクトホールを形成することを特徴とする半導体装置の製造方法。前記半導体基板の表層に素子分離用の溝部を形成し、この素子分離用の溝部に素子分離絶縁膜を埋め込むことによって、素子分離領域と、この素子分離領域によって区画された素子形成領域とを形成する工程とを含み、前記複数のピラー部が並ぶ素子形成領域よりも外側の素子分離領域において、前記素子分離絶縁膜に、その下部側が上部側よりも幅広となる形状を有する第1の溝部を形成することを特徴とする請求項6に記載の半導体装置の製造方法。前記第2の埋め込み配線の上面が前記第1の埋め込み配線の下面よりも下方に位置するように、前記第2の溝部を前記第1の溝部よりも深く形成することを特徴とする請求項6又は7に記載の半導体装置の製造方法。前記ピラー部の両側面において、前記ゲート絶縁膜を介して前記第1の埋め込み配線の一部が対向するダブルゲート構造を形成することを特徴とする請求項6~8の何れか一項に記載の半導体装置の製造方法。前記上部不純物拡散層とコンタクトプラグを介して接続されるキャパシタを形成する工程を含むことを特徴とする請求項6~9の何れか一項に記載の半導体装置の製造方法。ここで、従来の縦型トランジスタを備えた半導体装置の平面レイアウトを図25aに示し、図25a中に示す線分A-A’による半導体装置の断面を図25bに示し、図25a中に示す線分B-B’による半導体装置の断面を図25cに示す。この半導体装置は、図25a~cに示すように、半導体基板100の表層に素子分離用の溝部101と、この素子分離用の溝部101に素子分離絶縁膜102を埋め込むことによって形成された素子分離領域103と、この素子分離領域103によって区画形成された素子形成領域104とを備えている。また、半導体基板100の表層には、Y方向に延在するビット線形成用の溝部105と、X方向に延在するワード線形成用の溝部106とが、互いに交差直交する方向に複数並んで形成されている。これにより、ビット線形成用の溝部105とワード線形成用の溝部106との間の各領域からは、複数のピラー部107が柱状に突出形成されており、この柱状部分が縦型トランジスタを構成することになる。各ビット線形成用の溝部105には、埋め込みビット線108が埋め込み形成されている。また、各ピラー部107の一側面には、縦型トランジスタのソース/ドレインとなる下部不純物拡散層109が形成されている。そして、埋め込みビット線108は、このY方向に沿って並ぶ各ピラー部107の下部不純物拡散層109と電気的に接続されている。ワード線形成用の溝部106の両側面には、ゲート絶縁膜図示せず。を介して埋め込みワード線110が形成されている。また、縦型トランジスタは、各ピラー部107の両側面において、ゲート絶縁膜を介して埋め込みワード線110の一部ゲート電極となる部分が対向する、いわゆるダブルゲート構造を有している。さらに、各ピラー部107の上面には、縦型トランジスタのドレイン/ソースとなる上部不純物拡散層111が形成されている。ところで、上述した従来の半導体装置では、複数のピラー部107が並ぶ素子形成領域104よりも外側にある素子分離領域103において、上記埋め込みビット線108と電気的に接続されるコンタクトプラグ図示せず。が埋め込まれるビット用コンタクトホール112と、上記埋め込みワード線111と電気的に接続されるコンタクトプラグ図示せず。が埋め込まれるワード用コンタクトホール113とが形成されている。このうち、ワード用コンタクトホール113については、上述した隣接する埋め込みワード線110の間で開口されるものの、この開口径にバラツキが生じることによって、開口径が小さくなる場合がある。この場合、ワード用コンタクトホール113の側面から一対の埋め込みワード線110を露出させることが困難となる。その結果、ワード用コンタクトホール113に埋め込まれたコンタクトプラグが埋め込みワード線110と非導通になるといった問題があった。本発明に係る半導体装置は、半導体基板の表層において第1の方向に延在し、且つ、この第1の方向と直交する方向に並んで形成された複数の第1の溝部と、複数の第1の溝部内にそれぞれ形成された複数の第1の埋め込み配線と、第1の方向と交差する第2の方向に延在し、且つ、この第2の方向と直交する方向に並んで形成された複数の第2の溝部と、複数の第2の溝部内にそれぞれ形成された複数の第2の埋め込み配線と、第1及び第2の溝部によって区画された各領域から突出された複数のピラー部と、ピラー部の側面に不純物を拡散させることによって形成されると共に、第1の埋め込み配線と電気的に接続される第1の不純物拡散層と、ピラー部の上面に不純物を拡散させることによって形成された第2の不純物拡散層と、ピラー部の側面と第1の埋め込み配線との間に介在されるゲート絶縁膜と、第1の埋め込み配線と電気的に接続されるコンタクトプラグが埋め込まれる第1のコンタクトホールと、第2の埋め込み配線と電気的に接続されるコンタクトプラグが埋め込まれる第2のコンタクトホールとを備え、第1の溝部は、その一部が幅広となる形状を有し、第1の埋め込み配線は、第1の溝部の幅広となる部分に埋め込まれた状態で配置され、第1のコンタクトホールは、第1の溝部の間に位置すると共に、第1の溝部の幅広となる部分に埋め込まれた第1の埋め込み配線に至る深さで形成されていることを特徴とする。また、本発明に係る半導体装置の製造方法は、半導体基板の表層において第1の方向に延在し、且つ、この第1の方向と直交する方向に並ぶ複数の第1の溝部を形成する工程と、複数の第1の溝部内にそれぞれ第1の埋め込み配線を埋め込み形成する工程と、第1の方向と交差する第2の方向に延在し、且つ、この第2の方向と直交する方向に並ぶ複数の第2の溝部を形成する工程と、複数の第2の溝部内にそれぞれ第2の埋め込み配線を埋め込み形成する工程と、第1及び第2の溝部によって区画された各領域から突出されたピラー部の側面に不純物を拡散させることによって、第1の埋め込み配線と電気的に接続される第1の不純物拡散層を形成する工程と、ピラー部の上面に不純物を拡散させることによって第2の不純物拡散層を形成する工程と、ピラー部の側面と第2の埋め込み配線との間に介在されるゲート絶縁膜を形成する工程と、第1の埋め込み配線と電気的に接続されるコンタクトプラグが埋め込まれる第1のコンタクトホールを形成する工程と、第2の埋め込み配線と電気的に接続されるコンタクトプラグが埋め込まれる第2のコンタクトホールを形成する工程とを含み、第1の溝部を形成する工程では、その一部が幅広となる形状を有する第1の溝部を形成し、第1の埋め込み配線を形成する工程では、第1の溝部の幅広となる部分に埋め込まれた状態で第1の埋め込み配線を形成し、第1のコンタクトホールを形成する工程では、第1の溝部の間に位置すると共に、第1の溝部の幅広となる部分に埋め込まれた第1の埋め込み配線に至る深さで第1のコンタクトホールを形成することを特徴とする。以上のように、本発明では、その一部が幅広となる形状を有する第1の溝部が形成され、この第1の溝部の幅広となる部分に埋め込まれた状態で第1の埋め込み配線が形成される。これにより、第1のコンタクトホールを形成した際に、径のバラツキによって第1のコンタクトホールの径が小さくなった場合でも、この第1のコンタクトホールの側面から第1の埋め込み配線を確実に露出させることができる。したがって、第1のコンタクトホールに埋め込まれたコンタクトプラグが第1の埋め込み配線と非導通となることを防ぐことが可能である。以下、本発明を適用した半導体装置及びその製造方法について、図面を参照して詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。半導体装置先ず、図1、図2及び図3に示す本発明を適用した半導体装置1の構造について説明する。なお、図1は、この半導体装置1の外観を示す要部斜視図であり、図2は、この半導体装置1の平面レイアウトを示す要部平面図であり、図3は、この半導体装置1の構造を示す要部断面図である。但し、図1及び図2においては、この半導体装置1の特徴部分を見易くするために、一部の構成を省略して示している。また、図1Cにおいては、C-C’線よりも下層については図2中の線分B-B’による半導体装置1の断面を、C-C’線よりも上層については図2中の線分A-A’による半導体装置1の断面を示している。本発明を適用した半導体装置1は、図1~図3に示すように、最終的にDRAMとして機能させるものであり、半導体基板2の表層に形成された素子分離用の溝部3と、この素子分離用の溝部3に素子分離絶縁膜4を埋め込むことによって形成された素子分離領域5と、この素子分離領域5によって区画形成された素子形成領域6とを備えている。半導体基板2は、例えば所定濃度の不純物を含有するシリコン基板などからなり、この半導体基板2の面内のうち、素子分離領域5は、STIと呼ばれる領域であり、素子形成領域6は、素子分離絶縁膜4によって絶縁分離された活性領域である。また、半導体基板2の表層には、その面内においてY方向第1の方向に延在するストライブ状のビット線形成用の溝部第1の溝部7と、X方向第2の方向に延在するストライブ状のワード線形成用の溝部第2の溝部8とが、互いに交差直交する方向に複数並んで形成されている。これにより、ビット線形成用の溝部7とワード線形成用の溝部8との間の各領域からは、複数のピラー部9が柱状に突出形成されており、この柱状部分が縦型トランジスタTrを構成することになる。ビット線形成用の溝部7は、ワード線形成用の溝部8よりも深い位置にある。そして、このビット線形成用の溝部7の底部には、絶縁膜10を介して埋め込みビット線第2の埋め込み配線11が埋め込み形成されている。また、Y方向に沿って並ぶ各ピラー部9の一側面には、不純物を拡散させることによって、縦型トランジスタTrのソース/ドレインとなる下部不純物拡散層第1の不純物拡散層12が形成されている。そして、埋め込みビット線11は、このY方向に沿って並ぶ各ピラー部9の下部不純物拡散層12と電気的に接続されている。さらに、各ピラー部9の上面には、上記下部不純物拡散層12に拡散させる不純物とは逆の導電型を有する不純物を拡散させることによって、縦型トランジスタTrのドレイン/ソースとなる上部不純物拡散層第2の不純物拡散層13が形成されている。ワード線形成用の溝部8は、上記埋め込みビット線11の上面よりも上方且つピラー部9の上面半導体基板2の表面よりも下方に位置している。そして、このワード線形成用の溝部8の両側面には、ゲート絶縁膜14を介して埋め込みワード線第1の埋め込み配線15が形成されている。また、この埋め込みワード線15の上面は、上記埋め込みビット線11の下面よりも下方に位置している。さらに、ワード線形成用の溝部8には、絶縁膜16が埋め込まれている。縦型トランジスタTrは、各ピラー部9の両側面において、ゲート絶縁膜14を介して埋め込みワード線15の一部ゲート電極となる部分が対向する、いわゆるダブルゲート構造を有している。また、X方向に沿って並ぶ各ピラー部9を挟んで対向する一対の埋め込みワード線15は、その両端が連結された構造を有している。すなわち、これら一対の埋め込みワード線15は、全体としてループ状を為して、Xの方向に沿って並ぶ各ピラー部9の周囲を囲むように形成されている。半導体装置1は、各ピラー部9の上部不純物拡散層13とコンタクトプラグ17を介して接続される複数のキャパシタ18を備えている。キャパシタ18は、下部電極膜19と容量絶縁膜20と上部電極膜21とが順に積層されて構成されている。このうち、下部電極膜19は、円柱形状を有してコンタクトプラグ17と接続されている。容量絶縁膜20は、下部電極膜19を覆うように形成されている。上部電極膜21は、下部電極膜19の外側に埋め込まれた状態で容量絶縁膜20の面上を覆うように形成されている。なお、キャパシタ18については、このような構造以外にも、シリンダー型やクラウン型などであってもよく、その構造について特に限定されるものではない。この半導体装置1では、上述した縦型トランジスタTrとキャパシタ18とから1つのメモリーセルが構成されている。そして、このようなメモリーセルが素子形成領域6内のX及びY方向に亘ってマトリックス状に複数並んで配置されることによって、4F2Fは最小加工寸法の最密レイアウトが実現可能となっている。なお、実際の素子形成領域6には、上述したメモリーセルが多数配置されているものの、これらのメモリーセルを全て図示することは困難なことから、便宜上、メモリーセルの数を減らした状態で図示している。また、実際のメモリーセルの数については、特に限定されないものの、数千~数十万個程度である。ところで、上述した複数のピラー部9が並ぶ素子形成領域6よりも外側にある素子分離領域5には、図1、図2及び図4a,bに示すように、上記埋め込みビット線11と電気的に接続されるコンタクトプラグ22が埋め込まれるビット用コンタクトホール第2のコンタクトホール23と、上記埋め込みワード線15と電気的に接続されるコンタクトプラグ24が埋め込まれるワード用コンタクトホール第1のコンタクトホール25とが設けられている。このうち、ビット用コンタクトホール23は、X方向において隣接する埋め込みビット線11の一端と他端とに互い違いに配置されたコンタクト形成領域26上に、それぞれ形成されている。一方、ワード用コンタクトホール25は、上記素子分離絶縁膜4に形成された孔部であって、X方向に沿って並ぶ各ピラー部9を挟んで対向する一対の埋め込みワード線15の間に位置すると共に、これら一対の埋め込みワード線15に至る深さで形成されている。ここで、ワード用コンタクトホール25については、上記一対の埋め込みワード線15の間で開口されるものの、この開口径にバラツキが生じることによって、開口径が小さくなる場合がある。これに対して、本発明では、ワード線形成用の溝部8の一部が幅広となる形状を有している。具体的に、このワード線形成用の溝部8は、その上端開口部から深さ方向に一定の幅で形成された上部溝8aと、この上部溝8aの下方に連続して上部溝部8aよりも幅方向に膨らんで形成された下部溝8bとを有することによって、その下部側が上部側よりも幅広となる断面形状を有している。そして、上記一対の埋め込みワード線15は、このワード線形成用の溝部8の幅広となる部分、すなわち下溝部8bの両側面に埋め込まれた状態で配置されている。これにより、一対の埋め込みワード線15は、ワード線形成用の溝部8の幅広となる部分において、互いに近接した状態でその幅方向の厚みが厚くなっている。したがって、本発明を適用した半導体装置1では、開口径のバラツキによってワード用コンタクトホール25の開口径が小さくなる場合でも、このワード用コンタクトホール25の側面から一対の埋め込みワード線15を確実に露出させることが可能である。そして、このワード用コンタクトホール25に埋め込まれたコンタクトプラグ24が一対の埋め込みワード線15と非導通となることを防止することが可能である。半導体装置の製造方法次に、本発明を適用した半導体装置の製造方法について図5~図24を参照して説明する。なお、図5~図24の各図において、aは、各工程中における要部平面図を示し、bは、各工程中における線分A-A’による断面図を示し、cは、各工程中における線分B-B’による断面図を示すものとする。また、以下の説明では、上記半導体装置1と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。本発明を適用した半導体装置の製造方法では、先ず、図5に示すように、加工前の半導体基板2を用意し、この半導体基板2の全面を覆うシリコン窒化膜からなるマスク層31を形成した後、この上にフォトリソグラフィ技術を用いて上記素子分離用の溝部3を形成する位置に開口部32aを有するレジストパターン32を形成する。その後、このレジストパターン32を用いた異方性ドライエッチングによりマスク層31をパターニングする。これにより、マスク層31には、上記素子形成用の溝部3に対応した開口部31aが形成される。次に、図6に示すように、このパターニングされたマスク層31を用いた異方性ドライエッチングにより、開口部31aから露出した部分をパターニングする。これにより、半導体基板2の表層に上記素子形成用の溝部3を形成することができる。次に、図7に示すように、半導体基板2の全面に亘ってシリコン酸化膜を上記素子形成用の溝部3に埋め込むのに十分な厚みで成膜した後に、このシリコン酸化膜が成膜された面を化学的機械研磨により研磨しながらマスク層31が露出するまで平坦化する。これにより、上記素子形成用の溝部3に埋め込まれた素子分離絶縁膜4を形成することができる。次に、図8に示すように、この上に全面に亘ってレジスト層33を形成した後、図9に示すように、フォトリソグラフィ技術を用いて、上記ビット線形成用の溝部7及びコンタクト形成領域26を形成する位置に開口部33aを有するレジストパターンを形成する。その後、図10に示すように、このレジストパターンを用いた異方性ドライエッチングにより開口部33aから露出した部分をパターニングする。これにより、上記ビット線形成用の溝部7及びコンタクト形成領域26を形成することができる。その後、図11に示すように、レジスト層33をマスク層31上から除去する。次に、図12に示すように、上記下部不純物拡散層12を形成する。この下部不純物拡散層12は、例えば、イオン注入法を用いて、Y方向に沿って並ぶ各ピラー部9の一側面に不純物を拡散させることによって形成することができる。次に、図12に示すように、上記埋め込みビット線11を形成する。この埋め込みビット線11は、例えば、熱酸化法により上記ビット線形成用の溝部7の内側にライナー膜となるシリコン酸化膜34を形成した後、CVD法によりチタン膜及び窒化チタン膜を溝部7の内側に完全に埋め込まれない厚みで形成し、その上に溝部7の内側に埋め込まれた状態で半導体基板2の表面を覆うタングステン膜を形成した後、これらチタン膜、窒化チタン膜及びタングステン膜をエッチバックすることによって、溝部7の内側に埋め込み形成することができる。次に、図12に示すように、半導体基板2の全面に亘って、ライナー膜となるシリコン酸窒化膜35を形成した後、上記ビット線形成用の溝部7の内側に埋め込まれた上記絶縁膜16を形成する。この絶縁膜16は、例えば、溝部7内に回転塗布法により有機SODSpinonDielectrics膜を形成し、この有機SOD膜を酸化性雰囲気中で熱処理することによって変換されたシリコン酸化膜を形成する。そして、このシリコン酸化膜を異方性ドライエッチングによりエッチバックすることによって、溝部7の内側に埋め込み形成することができる。次に、図13に示すように、この上に、フォトリソグラフィ技術を用いて上記ワード線形成用の溝部8を形成する位置に開口部36aを有するレジストパターン36を形成する。次に、図14に示すように、開口部36aから露出した部分を異方性ドライエッチングでパターニングすることによって、上記ワード線形成用の溝部8を構成する上部溝8aを形成する。次に、図15に示すように、レジストパターン36をシリコン窒化膜35上から除去する。次に、図16に示すように、上部溝部8aの両側面を覆う一対のサイドウォール膜37を形成する。このサイドウォール膜37を形成する際は、半導体基板2の表面を覆うシリコン窒化膜を形成する。このシリコン窒化膜は、上部溝8aの内側に完全に埋め込まれない厚みとする。そして、異方性のドライエッチングによりシリコン窒化膜をエッチバックし、上部溝8aの側面のみにシリコン窒化膜を残す。これにより、上部溝8aの両側面を覆うサイドウォール膜37を形成することができる。次に、図17に示すように、上部溝8aの底面に位置する素子分離絶縁膜シリコン酸化膜4を等速エッチングにより除去する。具体的には、フッ酸含有溶液を用いたウェットエッチングにより、シリコン窒化膜サイドウォール膜37に対してシリコン酸化膜素子分離絶縁膜4を選択的に除去する。また、このウェットエッチングは等方性エッチングのため、上部溝8aの底面に位置するシリコン酸化膜素子分離絶縁膜4が深さ方向と幅方向にエッチングされることによって、上部溝8aの下には、この上部溝8aよりも幅広となる下部溝8bが形成される。これにより、上記ワード線形成用の溝部8は、その上端開口部から深さ方向に一定の幅で形成された上部溝8aと、この上部溝8aの下方に連続して上部溝部8aよりも幅方向に膨らんで形成された下部溝8bとを有することによって、その下部側が上部側よりも幅広となる断面形状を有して形成される。次に、図示を省略するものの、サイドウォール膜37を除去した後に、ワード線形成用の溝部8の内面のうち、半導体基板シリコン基板2が露出した部分を熱酸化ISSG:InSituSteamGenerationにより酸化させることによって、シリコン酸化膜からなる上記ゲート絶縁膜14図18において図示せず。を形成する。次に、図18に示すように、ワード線形成用の溝部8に埋め込まれた状態で半導体基板2の面上を覆う導電膜38を形成した後、この導電膜38が形成された面を化学的機械研磨により研磨しながら、ストッパとなる上記シリコン窒化膜35の表面が露出するまで平坦化を行う。その後、溝部8内に埋め込まれた導電膜38をエッチバックし、この導電膜38が下部溝8aに埋め込まれた状態とする。次に、図19に示すように、CVD法によりワード線形成用の溝部8上部溝8aの内側に完全に埋め込まれない厚みでシリコン酸化膜39を形成した後、このシリコン酸化膜39を異方性のドライエッチングによりエッチバックし、上部溝8aの側面のみにシリコン酸化膜39を残す。次に、図20に示すように、シリコン酸化膜39をマスクにして、導電膜38をエッチングにより掘り下げながら、この導電膜38を分断する。これにより、ワード線形成用の溝部8下部溝8bの両側面に上記埋め込みワード線15が形成される。その後、シリコン酸化膜39を除去する。次に、図21に示すように、半導体基板2の全面に亘ってライナー膜となるシリコン窒化膜40を形成する。さらに、回転塗布法により有機SODSpinonDielectrics膜を形成し、この有機SOD膜を酸化性雰囲気中で熱処理することによって変換されたシリコン酸化膜41をワード線形成用の溝部8に埋め込むのに十分な厚みで形成する。そして、このシリコン酸化膜41が形成された面を化学的機械研磨により研磨しながら、シリコン窒化膜40の表面が露出するまで平坦化を行う。次に、図22に示すように、CVD法を用いて半導体基板2の全面を覆う非晶質カーボン膜やシリコン膜等を順次積層したハードマスク層42を形成する。次に、図23に示すように、この上にフォトリソグラフィ技術を用いて上記ビット用コンタクトホール23及びワード用コンタクトホール25を形成する位置に開口部43aを有するレジストパターン43を形成する。次に、図24に示すように、このレジストパターン43を用いた異方性ドライエッチングによりハードマスク層42をパターニングする。このとき、レジストパターン43は、エッチングの進行に伴って、ハードマスク層42の上から除去されるが、このレジストパターン43の形状がハードマスク層42にそのまま転写される。これにより、ハードマスク層42には、上記ビット用コンタクトホール23及びワード用コンタクトホール25を形成する位置に開口部42aが形成される。そして、このパターニングされたハードマスク層42を用いた異方性ドライエッチングにより開口部42aから露出した部分をパターニングすることで、上記ビット用コンタクトホール23及びワード用コンタクトホール25を形成する。ここで、上記ワード用コンタクトホール25については、上記埋め込みワード線15の間で開口されるものの、この開口径にバラツキが生じることによって、開口径が小さくなる場合がある。これに対して、本発明では、上記ワード線形成用の溝部8の幅広となる部分、すなわち下溝部8bの両側面に、上記埋め込みワード線15が埋め込み形成されている。これにより、上記埋め込みワード線15は、ワード線形成用の溝部8の幅広となる部分において、互いに近接した状態でその幅方向の厚みが厚くなっている。したがって、本発明では、開口径のバラツキによってワード用コンタクトホール25の開口径が小さくなる場合でも、このワード用コンタクトホール25の側面から埋め込みワード線15を確実に露出させることが可能である。そして、上記ビット用及びワード用コンタクトホール23,25を形成した後は、図示を省略するものの、ハードマスク層42を除去した後、半導体基板2の全面に亘って、CVD法によりバリア膜となる窒化チタン膜を形成した後、タングステン等の導電膜を上記ビット用及びワード用コンタクトホール23,25に埋め込むのに十分な厚さで形成する。そして、この導電膜が形成された面を化学的機械研磨により研磨しながら、シリコン窒化膜の表面が露出するまで平坦化を行う。これにより、上記ビット用及びワード用コンタクトホール23,25に埋め込まれたコンタクトプラグ22,24図示せず。が形成される。本発明では、上述したようにワード用コンタクトホール25の側面から埋め込みワード線15を確実に露出させることができるため、このワード用コンタクトホール25に埋め込まれたコンタクトプラグ24が埋め込みワード線15と非導通となることを防止することが可能である。"