"半導体基板の画素アレイ内に設けられた単位セル形成領域と、前記単位セル形成領域内に設けられ、被写体からの光信号に基づいた信号電荷を生成する画素と、前記単位セル形成領域内に設けられ、前記画素からフローティングディフュージョンに転送された前記信号電荷に対応した電位を増幅するアンプトランジスタと、を具備し、前記アンプトランジスタのゲート電極は、前記半導体基板の第1の溝内にゲート絶縁膜を介して埋め込まれた第1の埋め込み部を含んでいる、ことを特徴とする固体撮像装置。トランジスタのチャネル幅方向において、前記第1の埋め込み部の側面は半導体領域に対向する、ことを特徴とする請求項1に記載の固体撮像装置。前記単位セル形成領域内の前記画素と前記フローティングディフュージョンとの間に設けられ、前記フローティングディフュージョンに対する前記信号電荷の転送を制御するトランスファゲートを、さらに具備し、前記トランスファゲートのゲート電極は、前記半導体基板の第2の溝内にゲート絶縁膜を介して埋め込まれた第2の埋め込み部を含んでいる、ことを特徴とする請求項1又は2に記載の固体撮像装置。前記半導体基板の表面に対して垂直方向において、前記第2の埋め込み部の底部の位置は、前記画素を形成している不純物層の不純物濃度の中心の近傍に配置されている、ことを特徴とする請求項3に記載の固体撮像装置。前記半導体基板の表面に対して垂直方向において、前記フローティングディフュージョン側における前記第2の埋め込み部の底部の位置は、前記画素側における前記第2の埋め込み部の底部の位置と前記半導体基板の表面との間の位置に設けられている、ことを特徴とする請求項3乃至4のいずれか1項に記載の固体撮像装置。イメージセンサの画質を改善する技術を提案する。本実施形態の固体撮像装置は、半導体基板の画素アレイ内に設けられた単位セル形成領域と、前記単位セル形成領域内に設けられ、被写体からの光信号に基づいた信号電荷を生成する画素と、前記単位セル形成領域内に設けられ、前記画素からフローティングディフュージョンに転送された前記信号電荷に対応した電位を増幅するアンプトランジスタと、を具備し、前記アンプトランジスタのゲート電極は、前記半導体基板の第1の溝内にゲート絶縁膜を介して埋め込まれた第1の埋め込み部を含んでいる。[実施形態]以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。1第1の実施形態図1乃至図10を参照して、第1の実施形態に係る固体撮像装置について説明する。a構成図1乃至図8を用いて、第1の実施形態に係る固体撮像装置の構成について、説明する。図1は、本実施形態の固体撮像装置以下、イメージセンサとよぶのチップのレイアウト例を示す模式図である。図2は、画素アレイ及びその近傍の回路構成を示す図である。図1に示されるように、本実施形態のイメージセンサ100において、画素アレイ120及び画素アレイ120の動作を制御するための回路アナログ回路又はロジック回路130が、1つの半導体基板チップ110内に設けられている。画素アレイ120は、複数の単位セルUCを含む。各単位セルUCは、外部からの入射光を電気信号へ変換するための光電変換部以下では、画素とよぶを含む。1つの単位セルUCは、少なくとも1つの画素を含む。画素は、例えば、フォトダイオードのような光電変換素子を用いて、形成される。各単位セルUCは、画素に対応するように、画素からの信号の出力を制御する画素制御ユニット信号走査部ともよばれるを含む。画素制御ユニット内の制御素子は、例えば、電界効果トランジスタを用いて形成される。画素制御ユニットは、トランスファゲートやアンプトランジスタとよばれる制御素子を含んでいる。各単位セルUCは、信号検出部を含む。信号検出部は、画素の信号が出力され、その信号を保持する。例えば、半導体基板内の不純物半導体層拡散層を用いて形成される。信号検出部としての拡散層は、フローティングディフュージョンとよばれる。単位セルUCの内部構成の詳細については、後述する。互いに隣接する単位セルUC及びそれに含まれる画素は、半導体基板110内の素子分離領域素子分離部9によって、電気的に分離されている。各単位セルUC及び画素の形成領域は、素子分離領域5に取り囲まれている。画素アレイ120とアナログ/ロジック回路周辺回路ともよばれる130との間において、素子分離領域が、半導体基板110内に設けられている。図2は、本実施形態における画素アレイ120の断面構造を示している。尚、図2において、図示の簡単化のため、単位セルUCの構成要素として、画素1としてのフォトダイオード1及び制御素子2としてのトランスファゲート2のみが図示されている。また、図2において、図示の簡単化のため、画素アレイ120と同じチップ110内に形成されたアナログ/ロジック回路は、図示を省略する。半導体基板110の画素アレイ120内に、複数の単位セルUCが設けられている。画素としてのフォトダイオード1は、例えば、P型の半導体基板110内に設けられている。フォトダイオード1は、例えば、P型の半導体基板10内に設けられた少なくとも1つの不純物半導体層10を含んでいる。不純物半導体層10は、例えば、N型の導電型を有する。フォトダイオード1は、被写体からの光信号を、その光量に応じた電荷信号電荷に変換する。フォトダイオード1は、変換した電荷を蓄積する。フローティングディフュージョン6は、半導体基板110内に設けられたN型の不純物半導体層60によって、形成されている。トランスファゲート2としての電界効果トランジスタは、フォトダイオード1とフローティングディフュージョン6との間に設けられている。トランスファゲート2のゲート電極20は、ゲート絶縁膜例えば、シリコン酸化膜を介して、半導体基板110上に形成されている。フォトダイオード1が蓄積している信号電荷を読み出す際に、トランスファゲートは、オンされる。オン状態のトランスファゲート2のゲート電極20下方の半導体基板110内、即ち、トランジスタ2のチャネル領域内に、チャネル反転層が形成される。このチャネルを経由して、フォトダイオード1の不純物半導体層10内の信号電荷が、フローティングディフュージョン6に転送される。フローティングディフュージョン6に出力された信号電荷は、画素に接続された画素制御ユニット内の制御素子によって検知及び増幅され、単位セルUC及び画素アレイ120の外部へ出力される。フォトダイオード1の表面層間絶縁膜75側に、表面シールド層78が、設けられている。表面シールド層78は、不純物半導体層例えば、P型不純物半導体層である。例えば、表面シールド層78は、トランスファゲート11のチャネル領域から離間するように、フォトダイオード1が含む不純物半導体層10の表層に設けられている。表面シールド層78の上面は、層間絶縁膜75に接触する。表面シールド層78は、層間絶縁膜75に起因する不純物例えば、炭素が、フォトダイオード1が含む不純物半導体層10内に拡散するのを抑制する。上述のように、各単位セルUC間に、素子分離領域9が設けられている。素子分離領域9内において、素子分離層90が、半導体基板110内に設けられている。素子分離層90によって、互いに隣接する単位セルUCが、電気的に分離される。素子分離層90は、半導体基板110内に形成された不純物半導体層でもよいし、半導体基板110内の素子分離溝に埋め込まれた絶縁体でもよい。層間絶縁膜75は、半導体基板110上に形成された電界効果トランジスタ2のゲート電極20を、覆っている。層間絶縁膜75内には、配線や遮光層としての複数のメタル層70が、設けられている。層間絶縁膜75及びメタル層70は、多層配線技術によって、層間絶縁膜75内に形成されている。異なる配線レベルのメタル層70は、層間絶縁膜75内に埋め込まれたプラグ72によって、接続されている。例えば、メタル層70は、アルミニウムAl或いは銅Cuを用いて、形成される。配線としてのメタル層70及びプラグ72によって、素子分離層90によって分離された各素子が、互いに接続される。以下では、電界効果トランジスタ2のゲート電極20及び層間絶縁膜75が設けられた面第1の面を半導体基板10の表面とよび、その面に対して垂直方向において、その面に対向する面第2の面を半導体基板10の裏面とよぶ。尚、半導体基板110は、シリコン単結晶基板でもよいし、SOISiliconOnInsulator基板でもよい。例えば、本実施形態のイメージセンサ100は、単板式の画素アレイ120を含む。単板式の画素アレイ120は、単一の画素アレイ120で複数の色情報を取得する。1つの画素にそれぞれ対応するように、赤、青及び緑のうち少なくとも1色のフィルタが取り付けられている。図2に示されるように、カラーフィルタCFは、半導体基板10上の層間絶縁膜75を介して、画素アレイ120上方に設けられている。カラーフィルタCFと層間絶縁膜75との間には、保護膜図示せずや接着層図示せずが設けられている。カラーフィルタCFは、例えば、赤R、緑G及び青Bのうちいずれか1つの色対応する波長帯域の光を透過する各フィルタが、複数個配列されたパターンを有する。1つの画素に対して1色のフィルタが対応するように、複数のフィルタが所定のパターンで配列されている。これによって、単板式のイメージセンサが形成される。尚、カラーフィルタCFは、赤、緑、青に加え、可視光の全波長域を透過させる白Wのフィルタや黄色のフィルタを含んでいてもよい。カラーフィルタCFは、例えば、ベイヤー配列や、WRGB配列などの配列パターンを有する。マイクロレンズアレイMLは、カラーフィルタCFを介して、画素アレイ120上方に設けられている。マイクロレンズアレイMLは、1つの画素フォトダイオードに対応する1つのマイクロレンズが、2次元に配列されることによって、形成されている。マイクロレンズアレイMLは、被写体からのイメージセンサに対する光を集光する。被写体からの光は、マイクロレンズML、カラーフィルタCF及び層間絶縁膜75を経由して、単位セルUC内のフォトダイオード1に照射される。本実施形態のイメージセンサ100は、多層配線を含む層間絶縁膜75が設けられた面素子が形成された面が、被写体からの光の受光面となる。本実施形態のように、半導体基板110表面上の層間絶縁膜75上に、マイクロレンズML及びカラーフィルタCFが設けられ、半導体基板10の表面側から入射した光が光電変換されるイメージセンサのことを、表面照射型イメージセンサとよぶ。尚、アナログ回路及びロジック回路が設けられた領域の上方において、層間絶縁膜75上に、パッド図示せずが設けられてもよい。パッドは、層間絶縁膜75内に設けられたプラグによって、配線70及び素子トランジスタに接続される。また、半導体基板10の裏面に、パッドが設けられてもよい。半導体基板10の裏面に設けられたパッドは、半導体基板10を貫通する電極貫通電極ともよばれるによって、配線70及び素子に接続される。パッドによって、イメージセンサを含むチップが、他のチップ例えば、ドライバチップ又は電源に、電気的に接続される。図3は、画素アレイ120及びその近傍の回路の回路構成例を示す図である。複数の単位セルUCは、画素アレイ120内に、配置されている。各単位セルUCは、読み出し信号線RD1,RD2と垂直信号線VSLとの交差位置に、設けられている。図3に示される単位セルUCは、1つの単位セルUCが2つの画素1A,1Bを含む2画素1セル構造を有している。2画素1セル構造の単位セルUCにおいて、画素制御ユニットの一部及び信号検出部が、2つの画素光電変換部1A,1Bに対して共通化されている。単位セルUCの画素制御ユニットは、例えば、5つの電界効果トランジスタ2A,2B,3,4,5によって形成される。各電界効果トランジスタ2A,2B,3,4,5は、例えば、nチャネル型MOSトランジスタである。単位セルUCに含まれる5つの電界効果トランジスタのことを、トランスファゲート2A,2B、アンプトランジスタ5、アドレストランジスタ4及びリセットトランジスタ3とそれぞれよぶ。2画素1セル構造の単位セルUCにおいて、2つのトランスファゲート2A,2Bが、各画素1A,1Bにそれぞれ対応するように、設けられている。単位セルUCの画素1A,1Bは、フォトダイオード1A,1Bによって形成される。フォトダイオード1A,1Bのアノードは、接地されているグランド端子に接続されている。フォトダイオード1A,1Bのカソードは、トランスファゲート2A,2Bの電流経路を介して、信号検出部6としてのフローティングディフュージョンに、接続されている。上述のように、フォトダイオード1A,1Bは、マイクロレンズ及びカラーフィルタを通過した光を電気信号信号電荷に変換し、その電荷を蓄積する。フォトダイオード1A,1B内の電荷によって、フォトダイオード1A,1Bの端子間に電位差が生じる。以下では、フォトダイオード1A,1Bを区別しない場合には、フォトダイオード1と示す。トランスファゲート2A,2Bは、各フォトダイオード1A,1Bの信号電荷の蓄積及び放出をそれぞれ制御する。トランスファゲート2A,2Bのゲートは、読み出し信号線RD1,RD2にそれぞれ接続されている。トランスファゲート2A,2Bの電流経路の一端は、フォトダイオード1A,1Bのカソードにそれぞれ接続される。トランスファゲート2A,2Bの電流経路の他端は、フローティングディフュージョンFDに接続されている。以下では、トランスファゲート2A,2Bを区別しない場合には、トランスファゲート2と示す。トランスファゲート2は、リードトランジスタともよばれる。2画素1セル構造の単位セルUCにおいて、リセットトランジスタ3、アドレストランジスタ4及びアンプトランジスタ5は、2つの画素1A,1Bに共有されている。リセットトランジスタ3は、フローティングディフュージョンFDの電位アンプトランジスタ5のゲート電位をリセットする。リセットトランジスタ3のゲートは、リセット信号線RSTに接続されている。リセットトランジスタ3の電流経路の一端は、フローティングディフュージョンFDに接続され、リセットトランジスタ3の電流経路の他端は、電源端子例えば、グランド端子に接続されている。リセットトランジスタ3は、リセットゲートともよばれる。アドレストランジスタ4は、単位セルUCを選択する活性化するための選択素子として機能する。アドレストランジスタ4のゲートは、アドレス信号線ADRに接続されている。アドレストランジスタ4の電流経路の一端は、アンプトランジスタ5の電流経路の他端に接続され、アドレストランジスタ134の電流経路の他端は、電源端子例えば、グランド端子に接続されている。アドレストランジス4は、アドレスゲート又は行選択トランジスタともよばれる。アンプトランジスタ5は、フローティングディフュージョンFDが保持する画素1からの信号を増幅する。アンプトランジスタ5のゲートは、フローティングディフュージョンFDに接続されている。アンプトランジスタ5の電流経路の一端は、垂直信号線VSLに接続され、アンプトランジスタ5の電流経路の他端は、アドレストランジスタ4の電流経路の一端に接続されている。アンプトランジスタ5によって増幅された信号は、単位セル又は画素の信号として垂直信号線VSLに出力される。アンプトランジスタ5は、単位セルUC内において、ソースフォロワとして機能する。アンプトランジスタ5は、アンプゲートともよばれる。尚、単位セルUCは、アドレストランジスタ4を含まなくともよい。この場合、アドレス信号線ADRも設けられず、アンプトランジスタ5の電流経路の他端は、電源端子例えば、グランド端子に接続される。本実施形態のイメージセンサ100において、単位セルUCは、2画素1セル構造に限定されない。例えば、4画素1セル構造や8画素1セル構造のように、1つの単位セルUCが、3以上の画素フォトダイオードを含み、1つの単位セルUC内において、3以上の画素が1つのフローティングディフュージョン信号検出部6及び1つの画素制御ユニット3,4,5を共有する構造でもよい。本実施形態のイメージセンサ100は、1つの単位セルUCが1つの画素フォトダイオードを含む1画素1セル構造でもよい。例えば、複数の単位セルUCは、2μmから3μm程度のピッチ、又は2μm以下のピッチで、画素アレイ120内に配置されている。画素アレイ120の動作を制御する周辺回路130として、タイミング生成回路80、垂直シフトレジスタ81、水平シフトレジスタ82、アンプ回路83及び水平選択スイッチトランジスタ84、負荷トランジスタ86が、画素アレイ120と同じチップ110内に設けられている。なお、これら以外の周辺回路が、画素アレイ120と同じチップ110内に設けられている。タイミング生成回路80は、画素アレイ120の動作タイミングを制御する。タイミング生成回路80は、垂直シフトレジスタ81及び水平シフトレジスタ82が出力する制御信号を生成するタイミングを、制御する。垂直シフトレジスタ81は、読み出し信号線RD1,RD2、アドレス信号線ADR及びリセット信号線RSTに接続されている。垂直シフトレジスタ81は、タイミング発生回路80から指示された動作タイミングに基づいて、読み出し制御線RD1,RD2、アドレス制御線ADR及びリセット制御線RSTの電位を制御し、画素アレイ120内の複数の単位セルUCをロウ単位で制御及び選択する。すなわち、垂直シフトレジスタ81は、各単位セル内のトランジスタ2A,2B,3,4,5のオン及びオフを制御するための制御信号電圧パルスを、所定の動作タイミングで、各制御線RD1,RD2,RST,ADRに出力する。そして、垂直シフトレジスタ81は、共通の制御線RD1,RD2,RST,ADRに接続された複数のトランジスタを、一括にオン又はオフにする。水平シフトレジスタ82は、水平選択トランジスタ84のゲートに接続されている。水平シフトレジスタ82は、タイミング発生回路80から指示された動作タイミングに基づいて、水平選択トランジスタ84のゲートに、水平選択パルスを供給し、画素アレイ120のカラムを制御する。水平選択トランジスタ84の電流経路の一端は、水平信号線HSLに接続され、水平選択トランジスタ84の電流経路の他端は、垂直信号線VSLの一端に接続されている。水平選択トランジスタ84は、水平シフトレジスタ82からの水平選択パルスによって、活性化又は非活性化される。負荷トランジスタ86の電流経路の一端は、垂直信号線VSLの他端に接続されている。負荷トランジスタ86は、ダイオード接続されている。すなわち、負荷トランジスタ86の電流経路の他端は、負荷トランジスタ86のゲートに接続されている。負荷トランジスタ86の電流経路の他端は、電源端子例えば、グランド端子に接続されている。負荷トランジスタ86は、垂直信号線VSLに対する定電流源として用いられる。アンプ回路88の入力端子は、水平信号線HSLに接続されている。アンプ回路88は、オン状態の水平選択トランジスタを介して垂直信号線VSLから水平信号線HSLに出力された単位セルUCからの信号を、検知及び増幅する。アンプ回路88によって増幅された単位セルUCの信号は、後段の回路、例えば、AD変換回路または画像処理回路に出力される。画素アレイ120からの信号は、AD変換回路によって、アナログ-デジタル変換処理やCDSCorrelatedDoubleSampling:相関二重サンプリング処理が施される。そして、AD変換回路からの出力信号デジタルデータは、画像処理回路によって補正処理や特徴量の計算処理が実行される。これによって、例えば、画素アレイ120の1フレーム分に対応する画像が、形成される。ここで、イメージセンサの動作の一例について、説明する。タイミング発生回路80から指示された動作タイミングに基づいて、選択された画素アレイ120のロウに対応するリセット制御線RSTが、垂直シフトレジスタ81によって、Hレベルに設定され、リセットトランジスタ3がオンされる。これによって、フローティングディフュージョン6の電位がリセットされる。また、タイミング発生回路80から指示された動作タイミングに基づいて、選択された画素アレイ120のロウに対応するアドレス制御線ADRが、垂直シフトレジスタ81によって、Hレベルに設定される。これによって、アドレストランジスタ4がオンされる。オン状態のアドレストランジスタ4を経由して、アンプトランジスタ5の電流経路の他端が、電源端子例えば、グランド端子に接続される。リセット状態のフローティングディフュージョン6の電位が、アンプトランジスタ5のゲートに印加される。フローティングディフュージョン6の電位の大きさに応じて、アンプトランジスタ5が駆動する。リセット状態の電位が印加されたアンプトランジスタ5の駆動力に応じて、垂直信号線VSLの電位が変動する。このように、リセット状態のフローティングディフュージョン6の電位によって駆動されたアンプトランジスタ5からの出力が、単位セルUCの出力として、垂直信号線VSLに出力される。本実施形態において、フローティングディフュージョン6がリセット状態である場合における単位セルからの出力信号のことを、リセット信号又はリセット電圧とよぶ。タイミング発生回路80から指示された動作タイミングに基づいて、水平選択トランジスタ84が、水平シフトレジスタ82からの水平選択パルスによって、それぞれオンされる。これによって、垂直信号線VSLに出力されたリセット信号が、オン状態の水平選択トランジスタ84の電流経路チャネル及び水平信号線HSLを経由して、アンプ回路88に出力される。アンプ回路88は、取得したリセット信号を検知及び増幅し、後段の回路例えば、AD変換回路、画像処理回路に出力する。リセット制御線RSTがLレベルに設定され、リセットトランジスタ3がオフされる。フローティングディフュージョン6の電位は、フローティング状態となる。単位セルUC内のフォトダイオード1A,1Bは、所定の動作タイミングで、被写体から光を取得し、その光信号を電気信号信号電荷に変換する。フォトダイオード1A,1Bは、信号電荷を蓄積している。この間において、読み出し制御線RD1,RD2の信号レベルは、Lレベル例えば、-1.0V程度に設定されている。単位セルUC内の2つのフォトダイオード1A,1Bにそれぞれ対応するトランスファゲート2A,2Bは、オフされている。タイミング発生回路80から指示された動作タイミングに基づいて、垂直シフトレジスタ81が、Hレベル例えば、5V程度の信号の読み出し信号を出力する。読み出し信号線RD1,RD2を介して、Hレベルの信号は、トランスファゲート2A,2Bとしてのトランジスタのゲートに印加され、トランスファゲート2A,2Bが、オンする。単位セルUC内の2つのフォトダイオード1A,1Bに蓄積された信号電荷は、オン状態のトランスファゲートの電流経路チャネルを経由して、フローティングディフュージョン6に、読み出される。また、所定のタイミングで、アドレストランジスタ4がオンされ、アンプトランジスタ5の電流経路の他端が、電源端子に接続される。フォトダイオード1からの信号電荷量に対応したフローティングディフュージョン6の電位が、アンプトランジスタ5のゲートに印加される。フローティングディフュージョン6の電位の大きさフォトダイオード1からの信号電荷量に応じて、アンプトランジスタ5が駆動する。信号電荷量に対応した電位が印加されたアンプトランジスタ5の駆動力に応じて、垂直信号線VSLの電位が変動する。このように、信号電荷の保持状態のフローティングディフュージョン6の電位によって駆動されたアンプトランジスタ5からの出力が、単位セルUCの出力として、垂直信号線VSLに出力される。フローティングディフュージョン6がフォトダイオードからの信号電荷を保持している場合における単位セルからの出力信号のことを、画素信号又は画素電圧とよぶ。そして、水平選択トランジスタ84が、指示された動作タイミングで水平シフトレジスタ82からの水平選択パルスによって、それぞれオンされる。これによって、垂直信号線VSLに出力された画素信号が、オン状態の水平選択トランジスタの電流経路チャネルを経由して、アンプ回路88に出力される。アンプ回路88は、取得した画素信号を検知及び増幅し、後段の回路例えば、AD変換回路、画像処理回路に出力する。以上の処理が、画素アレイ120のロウ単位で、順次実行される。例えば、単位セルUCからのリセット信号及び画素信号は、後段の回路例えば、AD変換回路によって、デジタル変換処理及び相関2重サンプリングCDS:CorrelatedDoubleSampling処理され、デジタルの画素データが形成される。形成された画素データに基づいて、後段の回路例えば、画像処理装置によって、画素アレイ120の1フレーム分の画像が形成される。ここでは、1つの単位セルUC内の2つのフォトダイオード1A,1Bの両方が、同時にフローティングディフュージョン6に導通させる例が示している。しかし、それぞれのフォトダイオード1A,1Bの特性例えば、光感度に応じて、フォトダイオード1A,1Bが片方ずつフローティングディフュージョン6に導通するように、2つの読み出し制御線RD1,RD2の電位が制御されてもよい。これによって、単位セルUC内のトランスファゲート2A,2Bが片方ずつ活性化オンされる。尚、本実施形態において述べられたイメージセンサの動作は一例であって、単位セルUCの回路構成や、画素アレイ及び周辺回路の構成に応じて、イメージセンサの動作は、適宜変更される。図4は、画素アレイ120の平面構造を示す図である。図4において、画素アレイ120内における2画素1セル構造の単位セルUCのレイアウトが示されている。図4に示されるように、単位セルUCの形成領域UA内において、2つの画素1A,1Bが形成される領域PAA,PABと画素制御ユニットが形成される領域AAとが設けられている。単位セルUCが形成される領域UAのことを、単位セル形成領域UAとよぶ。画素が形成される領域PAA,PABのことを、画素形成領域PAA,PABとよぶ。画素形成領域PAA,PABを区別しない場合には、画素形成領域PAと表記する。画素制御ユニットが形成される領域AAのことを、画素制御ユニット形成領域AAとよぶ。単位セル形成領域UAは、画素アレイ120内の単位セルUCごとに、素子分離領域90,95によって区画されている。単位セル形成領域UAは、素子分離領域90,95によって、取り囲まれている。画素形成領域PA及び画素制御ユニット形成領域AAは、半導体基板チップ110内に設けられた半導体領域である。1つの単位セル形成領域UAにおいて、2つの画素形成領域PAA,PAB及び1つの画素制御ユニット形成領域AAは、半導体基板110内において連続した半導体領域である。1つの単位セル形成領域UA内において、2つの画素形成領域PAA,PABの互いに隣接する一角が、長方形状の画素制御ユニット形成領域AAの長手方向延在方向の一端に、それぞれ接続されている。画素形成領域PAは、矩形状四角形状の平面形状を有する。画素制御ユニット形成領域AAは、ライン状長方形状の平面形状を有する。1つの単位セル形成領域内の2つの画素形成領域PAA,PABは、素子分離領域素子分離層90を挟んで、y方向に隣接している。例えば、1つの単位セル形成領域UA内の2つの画素形成領域PAA,PABは、素子分離層90としての不純物半導体層によって、区画されている。但し、絶縁体からなる素子分離層90が、単位セル形成領域UA内の2つの画素形成領域PAA,PABを区画してもよい。例えば、互いに異なる単位セル形成領域UAの画素形成領域PAは、素子分離層としての絶縁体によって、電気的に分離されている。単位セル形成領域UA内の2つの画素形成領域PAA,PABは、y方向において、互いに異なる2つの単位セル形成領域UAの画素制御ユニット形成領域AAに挟まれたレイアウトになっている。互いに異なる単位セル形成領域UAの複数の画素形成領域PAA,PABが、y方向に互い違いにジグザグにずれるように、x方向に沿って配列されている。x方向に隣接する2つの単位セル形成領域UAの2つの画素形成領域間に、x-y平面に対して斜め方向に隣接する単位セル形成領域UAの画素形成領域が、レイアウトされている。画素制御ユニット形成領域AAは、素子分離層95としての絶縁体によって、区画されている。x方向に沿って配列された複数の単位セル形成領域UAにおいて、複数の画素制御ユニット形成領域AAは、x方向に沿って同一直線上に配列するように、画素アレイ120内にレイアウトされている。複数の画素制御ユニット形成領域AAは、y方向において、互いに異なる単位セル形成領域UAに属する2つの画素形成領域PAA,PAB間に挟まれるように、画素アレイ120内に、レイアウトされている。画素制御ユニット形成領域AAの長手方向の他端は、x方向に隣接する他の単位セル形成領域UAの2つの画素形成領域PAA,PAB間に、配置されている。図4に示されるように、トランスファゲートリードトランジスタ2のゲート電極20は、ゲート絶縁膜を介して、画素形成領域PAと画素制御ユニット形成領域AAとの接続部半導体領域上に、設けられている。トランスファゲート2のゲート電極20は、画素制御ユニット形成領域AAの延在方向に対して、斜め方向に傾いている。トランスファゲート2のチャネル長方向は、画素制御ユニット形成領域AAの延在方向に対して、斜め方向になっている。2つの画素1A,1Bに対応するトランスファゲート2A,2Bのオン/オフによって、連続した半導体領域からなる画素形成領域PAA,PABと画素制御ユニット形成領域AAとが、電気的に接続される、又は、電気的に分離される。画素形成領域PAは、フォトダイオード1を形成するための不純物半導体層を含む。フォトダイオード1を形成するための不純物半導体層10A,10Bは、1つの層でもよいし、不純物濃度の異なる複数の層からなる積層構造でもよい。例えば、画素形成領域PA内のフォトダイオード1の不純物半導体層が、トランスファゲート2の電流経路の一端ソース/ドレイン領域として、用いられている。フローティングディフュージョン6としての不純物半導体層60は、画素制御ユニット形成領域AA内に設けられる。フローティングディフュージョン6は、2つのトランスファゲート2A,2Bのゲート電極20とリセットトランジスタ3のゲート電極30とに囲まれるように、画素制御ユニット形成領域AA内にレイアウトされる。不純物半導体層60上に、コンタクトプラグ図示せずが設けられている。フローティングディフュージョン6は、トランスファゲート2の電流経路の他端ソース/ドレイン領域として、用いられている。リセットトランジスタ3のゲート電極30は、ゲート絶縁膜を介して、画素制御ユニット形成領域AA上に設けられている。リセットトランジスタ3のチャネル長方向は、画素制御ユニット形成領域AAの延在方向長手方向に、一致している。トランジスタのチャネル幅方向におけるリセットトランジスタ3のゲート電極30の一端及び他端は、素子分離領域上に配置されている。フローティングディフュージョン6が、実質的に、リセットトランジスタ3の電流経路の一端ソース/ドレイン領域となる。リセットトランジスタ3の電流経路の他端は、画素ユニット形成領域AA内に設けられた不純物半導体層である。アドレストランジスタ4は、画素制御ユニット形成領域AAの長手方向において、フローティングディフュージョンが設けられている側一端とは反対側の端部に、配置されている。アドレストランジスタ4のゲート電極40は、ゲート絶縁膜を介して、画素制御ユニット形成領域AA上に設けられている。アドレストランジスタ4の電流経路の一端及び他端は、画素ユニット形成領域AA内に設けられた不純物半導体層である。アドレストランジスタ4の電流経路の他端としての不純物半導体層は、画素制御ユニット形成領域AAの延在方向の端部フローティングディフュージョン6が設けられた側と反対側に設けられている。アドレストランジスタ4の電流経路の他端としての不純物半導体層は、他のトランジスタと共有されない。アドレストランジスタ4の他のトランジスタと共有されない不純物半導体層上に、例えば、コンタクトプラグ図示せずが設けられている。アンプトランジスタ5は、画素制御ユニット形成領域AA内において、リセットトランジスタ3とアドレストランジスタ4との間に、レイアウトされている。リセットトランジスタ3のゲート電極30とアドレストランジスタ4のゲート電極40との間において、アンプトランジスタ5のゲート電極50が、ゲート絶縁膜を介して、画素制御ユニット形成領域AA上に設けられている。アンプトランジスタ5の電流経路の一端としての不純物半導体層は、リセットトランジスタ3の電流経路の他端としての不純物半導体層と、共有されている。アンプトランジスタ5の電流経路の他端としての不純物半導体層は、アドレストランジスタ4の電流経路の一端としての不純物半導体層と、共有される。アンプトランジスタ5のゲート電極50は、配線及びプラグを介して、フローティングディフュージョン6に接続されている。このように、画素制御ユニット内の各トランジスタ2,3,4,5は、隣接するトランジスタ間でソース/ドレイン電流経路の一端及び他端としての不純物半導体層を共有する。これによって、単位セル形成領域UCの占有面積が縮小され、単位セルUCの微細化が図られる。尚、リセットトランジスタ3と同様に、アドレストランジスタ4及びアンプトランジスタ5のチャネル長方向は、画素制御ユニット形成領域AAの延在方向長手方向に、対応する。リセットトランジスタ3、アドレストランジスタ4及びアンプトランジスタ5のチャネル幅方向は、画素制御ユニット形成領域AAの幅方向に対応する。トランジスタのチャネル幅方向において、アドレストランジスタ4及びアンプトランジスタ5のゲート電極40,50の一端及び他端は、素子分離領域上に配置されている。図5乃至図7を用いて、本実施形態の固体撮像装置イメージセンサの単位セルが含むトランジスタの断面構造について、説明する。図5は、本実施形態の固体撮像装置における単位セルUC内のトランジスタの構造を示す鳥瞰図である。図6及び図7は、本実施形態の固体撮像装置における単位セルUC内のトランジスタの構造を示す断面図である。尚、図5乃至図7において、図示の明確化のため、単位セル内のトランジスタのゲート電極を覆う層間絶縁膜の図示は、省略される。図5に示されるように、本実施形態のイメージセンサ100において、単位セルUCが含むトランジスタのゲート電極50は、半導体基板110内に埋め込まれた部分151を有する。トランジスタ5のゲート電極50の半導体基板に埋め込まれた部分151のことを、埋め込み部151とよぶ。ゲート電極50の埋め込み部150以外の部分のことを、上層部150とよぶ。上層部150は、半導体基板表面に対して垂直方向において、半導体基板110の上面ソース/ドレイン領域52の上面の位置より上側層間絶縁膜側に位置する部分であって、上層部150の上部及び側部は、層間絶縁膜図示せずによって、覆われている。ゲート電極50の上層部150は、半導体基板110の上面よりも半導体基板の底部に対して反対側層間絶縁膜側へ突出している。上層部150のことを、突起部150とよぶ場合もある。ゲート電極50の一部分埋め込み部151が、半導体基板110内に埋め込まれることによって、ゲート絶縁膜51を介して対向するゲート電極50と半導体基板チャネル領域110との面積が、増大する。その結果として、トランジスタゲート電極の平面的なサイズが小さくなっても、トランジスタのチャネル領域の寸法チャネル長/チャネル幅を大きくできる。例えば、埋め込み部151を含むゲート電極50を有するトランジスタ5は、アンプトランジスタ5である。図6は、本実施形態のイメージセンサ100が含むアンプトランジスタ5の断面構造を示す図である。図6のaは、図4のVIA-VIAに沿う断面であって、トランジスタのチャネル長方向に沿うアンプトランジスタ5の断面構造を示している。図6のbは、図4のVIB-VIBに沿う断面であって、トランジスタのチャネル幅方向に沿うアンプトランジスタ5の断面構造を示している。図5及び図6に示されるように、アンプトランジスタ5のゲート電極50の埋め込み部151は、半導体基板110内に形成された溝RC1内に、設けられている。アンプトランジスタ5のゲート絶縁膜51は、溝RC1の内側面及び底面に沿って設けられている。ゲート電極50の埋め込み部151は、ゲート電極50の上層部突起部150の底面から半導体基板120側へ突出している。半導体基板表面に対して垂直方向において、ゲート電極50の底面の一部分は、埋め込み部151が形成されていることによって、半導体基板110の上面ソース/ドレイン領域の上面より、半導体基板110の底部側へ後退している。図6のaに示されるように、チャネル長方向における埋め込み部151の側面は、ゲート絶縁膜52を挟んで、ソース/ドレイン領域としての不純物半導体層52に隣り合っている。トランジスタのチャネル長方向におけるゲート電極50の断面形状は、ほぼ矩形状になっている。図6のbに示されるように、チャネル幅方向における埋め込み部151の側面と素子分離層95との間には、ゲート絶縁膜51と半導体領域110とが、設けられている。チャネル幅方向における埋め込み部151の両側面は、ゲート絶縁膜51を挟んで、半導体領域半導体基板110に対向する。トランジスタのチャネル幅方向におけるゲート電極50の断面形状は、下向きに凸型の断面形状になっている。ゲート絶縁膜51は、半導体基板110と上層部150との間、及び、半導体基板110と埋め込み部151の側面及び底面との間に設けられている。トランジスタのチャネル幅方向における埋め込み部151の寸法幅W1は、トランジスタのチャネル幅方向における上層部152の幅より小さい。埋め込み部151の幅W1は、ゲート絶縁膜52の膜厚の2倍の寸法より大きい。例えば、トランジスタのチャネル長方向における埋め込み部151の寸法L1は、トランジスタのチャネル長方向における上層部150の寸法L2と実質的に同じである。トランジスタのチャネル幅方向における埋め込み部151の幅W1は、トランジスタのチャネル幅方向における画素制御ユニット形成領域AAの幅WAAより小さいことが好ましい。これは、埋め込み部151の幅W1と画素制御ユニット形成領域AAの幅WAAとが同じ大きさである場合、素子分離層95と埋め込み部151の側面とが接触し、埋め込み部151のチャネル幅方向の側面と半導体領域110との対向面積が、素子分離層95と埋め込み部151の側面とが接触しない場合に比較して、減少するからである。それゆえ、埋め込み部151の幅W1が画素制御ユニット形成領域AAの幅WAAよりも小さくなるように、埋め込み部151及びそれを埋め込む溝RC1の寸法が設定されることが好ましい。半導体基板110表面に対して垂直方向深さ方向において、ゲート電極50の埋め込み部151の底面の位置は、ソース/ドレイン領域52の上面よりも半導体基板110の底部側に位置後退している。例えば、半導体基板110表面に対して垂直方向深さ方向において、ゲート電極50の埋め込み部151の底面の位置は、素子分離層95の底面の位置よりも半導体基板110の底部側に位置している。尚、ゲート電極50の埋め込み部151の底面の位置は、ソース/ドレイン領域52の上面の位置と素子分離層95の底面の位置との中間の位置に、設定されてもよい。例えば、半導体基板110表面に対して垂直方向深さ方向において、ゲート電極50の埋め込み部151は、寸法厚さd1を有している。埋め込み部151の寸法d1は、半導体基板110表面に対して垂直方向における上層部150の寸法より大きくともよいし、小さくともよい。本実施形態のイメージセンサ100のように、アンプトランジスタ5が、半導体基板110内に埋め込まれた部分151を有する場合、アンプトランジスタ5のチャネル幅ゲート幅の寸法は、ほぼWAA2×d1となる。このように、チャネル幅方向における埋め込み部151の側面が、半導体領域110と対向する寸法d1に応じて、アンプトランジスタ5のチャネル幅が、大きくなる。すなわち、本実施形態のイメージセンサ100において、埋め込み部151の寸法d1を大きくすることによって、半導体基板表面に対して水平方向における平面的なゲート電極50と半導体基板110との対向面積に比較して、アンプトランジスタ5のチャネル幅を、大きくできる。また、アンプトランジスタ5のチャネル長ゲート長は、ゲート電極50が埋め込み部151を有することによって、寸法厚さd1に応じて、大きくなる。例えば、埋め込み部151が設けられた部分において、アンプトランジスタ5のチャネル長ゲート長はWAA2×d1となる。このように、トランジスタ5のゲート電極50が半導体基板110に埋め込まれた部分151を有することによって、アンプトランジスタ5のゲート電極50と半導体領域110との対向面積を大きくでき、トランジスタのチャネル寸法チャネル幅及びチャネル長を大きくできる。尚、図5及び図6に示される例では、溝RC1の断面形状は、矩形状になっている。ただし、溝RC1の断面形状は、半円状又は半楕円状でもよい。この場合、溝RC1の底部は所定の曲率を有し、溝RC1及びゲート電極50の埋め込み部151の底面は曲面になる。図7に示されるように、トランスファゲートリードトランジスタ2が、埋め込み部121を含むゲート電極20を有していてもよい。図7のaは、図4のVIIA-VIIA線に沿う断面であって、トランジスタのチャネル長方向に沿うトランスファゲート2の断面構造を示している。図7のbは、図4のVIIB-VIIB線に沿う断面であって、トランジスタのチャネル幅方向に沿うトランスファゲート2の断面構造を示している。図7に示されるように、図6に示された画素制御ユニットのトランジスタアンプトランジスタ5のゲート電極50と同様に、トランスファゲート2は、上層部突起部120と埋め込む部121とを含むゲート電極20を有している。トランスファゲート2のゲート電極20の埋め込み部121は、半導体基板110内に形成された溝RC2内に設けられている。半導体基板110と埋め込み部121との間には、ゲート絶縁膜21が設けられている。図7のaに示されるように、埋め込み部121のチャネル長方向における一方の側面は、ゲート絶縁膜21を挟んで、フローティングディフュージョンとしての不純物半導体層60に隣り合う。埋め込み部121のチャネル長方向における他方の側面は、ゲート絶縁膜21を挟んで、半導体領域110及び表面シールド層78,79に隣り合う。フォトダイオード1を形成するための不純物半導体層と埋め込み部121の側面上のゲート絶縁膜21との間には、半導体領域が設けられている。但し、フォトダイオードの不純物層10の側面は、埋め込み部121の側面上のゲート絶縁膜21に接触してもよい。例えば、埋め込み部121に隣り合う表面シールド層78の部分89の不純物濃度は、フォトダイオード1の不純物半導体層10の表層における表面シールド層78の不純物濃度より低い。埋め込み部121に隣り合う表面シールド層78の部分79のことを、低濃度シールド層79とよぶ。低濃度シールド層79は、低濃度の不純物半導体層が形成された後、ゲート電極20の側面に側壁膜を形成し、再度イオン注入を行って、高濃度の表面シールド層78を形成することによって、形成される。図7のbに示されるように、トランジスタのチャネル幅方向において、トランスファゲート2のゲート電極20の埋め込み部の幅W2は、トランスファゲート2のチャネル領域を挟んでいる素子分離層90間の間隔WAA’より小さい。それゆえ、埋め込み部121のチャネル幅方向における両側面は、ゲート絶縁膜21を挟んで、半導体領域110に対向する。尚、トランスファゲートのチャネル幅方向に設けられた素子分離層90は、絶縁体でもよい。例えば、半導体基板110の表面に対して垂直方向において、フォトダイオードの不純物半導体10の底面の位置は、トランスファゲート2のゲート電極20の埋め込み部121の底面の位置よりも半導体基板110の底部裏面側に、設定されている。半導体基板110の表面に対して垂直方向において、フローティングフュージョン6の不純物半導体層60の底面の位置は、フォトダイオード1の不純物半導体10の底面の位置と埋め込み部121の底面の位置との間の位置深さに設定されている。例えば、画素形成領域PAを区画する素子分離層不純物半導体層90の底面の位置は、フォトダイオード1の不純物半導体10の底面の位置よりも半導体基板110の底部側に設定されている。トランスファゲート2のゲート電極20が、埋め込み部121を含むことによって、半導体基板110表面に対して垂直方向深さ方向において、トランスファゲート2のゲート電極20の底面の位置が、画素としてのフォトダイオード1の不純物半導体層10における不純物濃度が高い領域フォトダイオード1のポテンシャルの中心、不純物濃度の中心に、近接する。例えば、半導体基板110表面に対して垂直方向において、トランスファゲート2のゲート電極20の底面の位置が、フォトダイオード1の不純物半導体層10の不純物濃度の中心最も不純物濃度が高い位置の位置と、実質的に同じ位置深さに配置されることが好ましい。これによって、図8に示されるように、被写体からの光に応じてフォトダイオード1が蓄積した電荷のほぼ全てを、フローティングディフュージョン6へ転送できる。図8は、本実施形態のイメージセンサ100において、フォトダイオード1に蓄積された電荷信号電荷がフローティングディフュージョン6としての不純物半導体層60に転送される場合における、信号電荷の移動経路を模式的に示している。図8のA1は、半導体基板110の表面の位置を示している。図8のA2は、半導体基板表面に対して垂直方向における、トランスファゲート2のゲート電極20の埋め込み部121の位置深さを示している。図8のA3は、半導体基板表面に対して垂直方向における、フォトダイオード1の不純物半導体層10の不純物濃度が最も高い位置不純物濃度の中心を示している。トランスファゲート2のゲート電極20の埋め込み部121の底部は、半導体基板110の表面に対して垂直方向において、半導体基板110の表面A1と不純物半導体層からなるフォトダイオード1の不純物濃度の中心の位置A3との間の位置A2に、設けられている。例えば、A1-A2間の寸法を示すd2は、半導体基板110表面に対して垂直方向における埋め込み部121の寸法厚さに相当する。尚、アンプトランジスタ5の埋め込み部151の厚さd1は、トランスファゲートの埋め込み部121の厚さd2と同じでもよいし、異なってもよい。フォトダイオード1からの信号電荷は、トランスファゲート2のゲート電極20の底面に形成されたチャネルを経由して、フローティングディフュージョン6に移動する。本実施形態のイメージセンサ100において、トランスファゲート2のゲート電極20が埋め込む部121を含み、そのゲート電極20の底面が、半導体基板110の表面A1よりも半導体基板110の底部側に突出する。そのため、半導体基板10の表面に対して垂直方向において、プレーナ構造のトランジスタのようにゲート電極の底面が半導体基板10表面A1と実質的に同じ位置に配置されている構造ゲート電極が埋め込み部を有さない構造に比較して、埋め込み部121を含むゲート電極20の底面は、フォトダイオード1の不純物濃度の中心ポテンシャルの中心A3の近傍に、配置される。そして、フォトダイオード1の不純物濃度の中心A3とトランスファゲート2のチャネルゲート電極20の底面A2との距離が小さくなる。それゆえ、フォトダイオード1の不純物濃度の中心A3から半導体基板110の表面A1へ向かって信号電荷が移動する場合に比較して、フォトダイオード1からフローティングディフュージョン6への電荷の転送が、容易になる。その結果として、フォトダイオード1が蓄積している信号電荷が、フローティングディフュージョン6へほぼ完全に転送される。図5乃至図7に示されるように、本実施形態のイメージセンサ100において、単位セルUC内の電界効果トランジスタ2,5は、半導体基板110の溝RC1,RC2内に埋め込まれた部分埋め込み部121,151を含むゲート電極20,50を有している。例えば、フローティングディフュージョン60の電位を増幅するアンプトランジスタ5は、埋め込み部151を含むゲート電極50を有する。アンプトランジスタ5のゲート電極50の埋め込み部151は、ゲート電極50の上層部突起部150の底面から半導体基板110の底部側半導体基板110の裏面側へ、突出している。埋め込み部50のチャネル幅方向の側面は、ゲート絶縁膜51を介して、半導体領域110と対向する。これによって、アンプトランジスタ5のチャネル幅が、トランジスタ形成領域画素制御ユニット領域の幅より大きくなり、アンプトランジスタ5の実効的なチャネル幅が増大する。例えば、アンプトランジスタ5のゲート電極50の埋め込み部151によって、アンプトランジスタ5のチャネル長も、大きくなる。このように、トランジスタの平面的なサイズが微細化されたとしても、トランジスタ5のゲート電極50の埋め込み部151の側面と半導体領域チャネル領域との間で、半導体基板の表面に対して水平方向におけるゲート電極と半導体領域との対向面積を確保できる。本実施形態のイメージセンサ100は、単位セルUC内のトランジスタのゲート電極50と半導体領域110との対向面積を増大でき、そのトランジスタのチャネル領域を拡大できる。この結果として、本実施形態のイメージセンサ100によれば、単位セルUC内の電界効果トランジスタの微細化に伴って、例えば、1/fノイズフリッカーノイズのような、トランジスタ5に起因するノイズが悪化するのを抑制できる。本実施形態のイメージセンサ100によれば、画素の動作を制御する単位セルUC内のトランジスタのチャネル領域の面積の増大によって、ノイズを低減できる。それゆえ、アンプトランジスタ5のチャネル領域を経由して垂直信号線VSLに出力される画素単位セルからの信号に、トランジスタのノイズが含まれるのを抑制できる。また、電界効果トランジスタのチャネル幅を大きくできることによって、トランジスタの電流駆動力を大きくできる。電界効果トランジスタのチャネル長が大きくできることによって、トランジスタのリーク電流を、小さくできる。例えば、画素からの信号を増幅するためのアンプトランジスタ5のように、トランジスタの動作特性が、画素からの信号、すなわち、画像の画質に影響を及ぼす可能性がある単位セル内のトランジスタに、埋め込み部を含むゲート電極を有するトランジスタを用いることが好ましい。したがって、本実施形態のイメージセンサ100によれば、イメージセンサによって形成される画像の画質を、向上できる。また、本実施形態のイメージセンサ100において、フォトダイオードの電荷を転送するためのトランスファゲート2は、埋め込み部121を含むゲート電極を有する。これによって、半導体基板表面に対して垂直方向において、トランスファゲート2のゲート電極20の底面の位置が、フォトダイオード1の不純物濃度の中心ポテンシャルの中心の領域の近傍に、配置される。それゆえ、フォトダイオード1からフローティングディフュージョン6への信号電荷の転送経路を、フォトダイオード1の不純物濃度の中心の近くに形成でき、フォトダイオード1が蓄積した信号電荷のほとんどを、フローティングディフュージョンFDへ、比較的容易に転送できる。この結果として、本実施形態のイメージセンサ100は、信号電荷がフォトダイオード1内に残存した場合において画像に生じる残像を、抑制できる。例えば、画素サイズの微細化に追従して、単位セルUC内のトランジスタ及びトランジスタ形成領域の面積は微細化され、トランジスタの平面的なサイズは縮小される。本実施形態のように、ゲート電極20,50の一部分を半導体基板110内に埋め込み、3次元的にゲート電極-半導体領域の対向面積を確保し、トランジスタの実効的なチャネル寸法を増大することによって、単位セル画素の微細化に起因するトランジスタの動作特性の劣化を抑制できる。本実施形態では、アンプトランジスタ5及びトランスファゲート2の両方のゲート電極20,50が、埋め込み部151,121を有する例について述べた。但し、本実施形態のイメージセンサ100は、アンプトランジスタ5のみが、埋め込む部151を含むゲート電極50を有してもよい。また、本実施形態のイメージセンサ100は、トランスファゲート2のみが、埋め込む部121を含むゲート電極20を有してもよい。さらには、リセットトランジスタ3及びアドレストランジスタ4が、埋め込み部を含むゲート電極を有していてもよい。尚、実施形態のイメージセンサは、表面照射型イメージセンサを例に説明されているが、裏面照射型イメージセンサに適用にされてもよい。すなわち、裏面照射型イメージセンサの単位セルUCにおいて、トランスファゲート2及びアンプトランジスタ5の少なくとも一方が、図5乃至図7に示される構造を有する。裏面照射型イメージセンサは、半導体基板110の裏面が、被写体からの光の受光面となる。裏面照射型イメージセンサは、半導体基板の裏面側に、カラーフィルタ及びマイクロレンズが設けられている。埋め込み部121,151を含むゲート電極20,50を有する電界効果トランジスタが単位セルUC内に設けられた裏面照射型イメージセンサにおいても、上述で述べた表面照射型イメージセンサと実質的に同じ効果が得られる。以上のように、本実施形態の固体撮像装置によれば、イメージセンサが形成する画像の画質を改善できる。b製造方法図5乃至図10を参照して、第1の実施形態の固体撮像装置例えば、イメージセンサの製造方法について説明する。図9は、第1の実施形態のイメージセンサの製造方法の一工程を示す断面工程図を示している。図9のaは、トランジスタのチャネル長方向に沿うトランスファゲートが形成される領域200及びアンプトランジスタが形成される領域500の断面工程図を示している。図9のbは、トランジスタのチャネル幅方向に沿うトランスファゲートが形成される領域200及びアンプトランジスタが形成される領域500の断面工程図を示している。以下では、トランスファゲートが形成される領域200のことを、トランスファゲート形成領域200とよび、アンプトランジスタが形成される領域500のことを、アンプトランジスタ形成領域500とよぶ。図9に示されるように、半導体基板110内に、素子分離層90,95が形成され、単位セル形成領域UCの画素形成領域PAA及び画素制御ユニット形成領域AAが、区画される。例えば、画素形成領域PAAを区画するために、素子分離層90としての不純物半導体層90が、半導体基板110内に形成される。また、画素制御ユニット形成領域AAを区画するために、素子分離層95としての絶縁体が、半導体基板110内に形成される。パターニングされたマスク例えば、レジストマスクが、フォトリソグラフィ技術及びエッチングによって、半導体基板110上に形成される。そのマスク図示せずは、画素形成領域PAAに開口部を有している。そのマスクが画素形成領域PAA以外の領域を覆った状態で、フォトダイオードの構成部材を形成するためのイオン注入が、実行される。これによって、フォトダイオード1が、半導体基板110の画素形成領域PAA内に、形成される。フォトダイオード1を形成するためのマスクが除去された後、マスク99Aが、半導体基板110上に形成される。マスク99Aは、トランスファゲート及びアンプトランジスタのゲート電極の位置に、開口部が形成されるように、パターニングされている。開口部を有するマスク99Aに基づいて、半導体基板110が、例えば、RIEReactiveIonEtchingを用いて、エッチングされる。これによって、トランスファゲート形成領域200及びアンプトランジスタ形成領域500内において、電界効果トランジスタのゲート電極の形成位置に、溝RC1,RC2が、半導体基板110内に実質的に同時に形成される。アンプトランジスタ形成領域500内において、形成された溝RC1の幅W1が、アンプトランジスタ形成領域画素制御ユニット形成領域500の幅WAAより小さくなるように、開口部がマスク99A内に形成されている。それゆえ、トランジスタのチャネル幅方向において、溝RC1と素子分離層95との間のマスク99Aで覆われた領域において、半導体領域半導体基板110が残存している。溝RC1の幅W1は、後の工程で形成されるトランジスタのゲート絶縁膜の膜厚の2倍以上の寸法に設定されている。トランスファゲート形成領域200内において、半導体基板110の表面に対して垂直方向における溝RC2の寸法深さd2は、半導体基板110の表面に対して垂直方向におけるフォトダイオード1の不純物濃度の中心不純物濃度が最も高い位置の近傍の位置に、設定されることが好ましい。例えば、アンプトランジスタ形成領域500内の溝RC1の深さ溝RC1の底面の位置d1は、溝RC1の底面が素子分離層95の底面より半導体基板110の底部側に位置する寸法に、設定される。トランスファゲート形成領域200内の溝RC2とアンプトランジスタ形成領域500内の溝RC1が、共通の工程で形成される場合、アンプトランジスタ形成領域500内の溝RC1の深さd1は、トランスファゲート形成領域200内の溝RC2の深さd2と実質的に同じ大きさに設定される。但し、アンプトランジスタ形成領域500内の溝RC1の深さd1は、トランスファゲート形成領域200内の溝RC2の深さd2と異なってもよい。溝RC1,RC2の深さd1,d2が互いに異なる場合、溝RC1,RC2はそれぞれ異なる工程で形成される。例えば、リセットトランジスタの形成領域及びアドレストランジスタの形成領域において、マスク99Aに開口部は形成されない。リセットトランジスタ及びアドレストランジスタの形成領域は、溝RC1,RC2の形成のためのエッチング時に、マスク99Aに覆われている。それゆえ、リセットトランジスタ及びアドレストランジスタの形成領域内において、半導体基板110内に溝は、形成されない。図10は、第1の実施形態のイメージセンサの製造方法の一工程を示す断面工程図を示している。図10のaは、トランジスタのチャネル長方向に沿うトランスファゲート形成領域200及びアンプトランジスタ形成領域500の断面工程図を示している。図10のbは、トランジスタのチャネル幅方向に沿うトランスファゲート形成領域200及びアンプトランジスタ形成領域500の断面工程図を示している。図10に示されるように、溝RC1,RC2を形成するためのマスクが除去された後、トランジスタのゲート絶縁膜21,51が、例えば、熱酸化法によって、半導体基板110上に、形成される。これによって、半導体基板110の露出面及び溝RC1,RC2の内部に、ゲート絶縁膜21,51が、形成される。トランジスタのチャネル幅方向及びチャネル長方向における溝RC1,RC2の寸法は、ゲート絶縁膜21,51の膜厚の2倍より大きい寸法に設定されている。それゆえ、溝RC1,RC2は、ゲート絶縁膜21,51によって埋め込まれることは無い。半導体基板110上及びゲート絶縁膜21,51上に、導電体例えば、導電性ポリシリコン層97が、例えば、CVDChemicalVaporDeposition法によって、堆積される。溝RC1,RC2内に、導電体97が埋め込まれる。導電体97上に、所定のゲート電極のパターンに対応したマスク図示せずが、フォトリソグラフィ技術及びエッチングによって、形成される。パターニングされたマスクに基づいて、導電体97が、例えば、RIE法によって、加工される。これによって、図6乃至図7に示されるように、トランスファゲート2及びアンプトランジスタ5のゲート電極20,50が、ゲート絶縁膜21,51上に、形成される。本実施形態のイメージセンサ100の製造方法において、形成されたゲート電極20,50は、半導体基板110の溝RC1,RC2内に形成された埋め込み部121,151と、埋め込み部121,151より上側半導体基板110の底部側と反対側の上層部120,150と、を含んでいる。形成されたゲート電極20,50の埋め込み部121,151の側面は、ゲート絶縁膜21,51を挟んで、半導体領域に対向する。尚、トランスファゲート2及びアンプトランジスタ5のゲート絶縁膜21,52及びゲート電極20,50の形成と同時に、リセットトランジスタ、アドレストランジスタ及び周辺回路の電界効果トランジスタのゲート絶縁膜及びゲート電極が、形成される。形成されたゲート電極50をマスクに用いて、トランジスタ50のソース/ドレイン領域としての不純物半導体層52が、例えば、イオン注入法によって、半導体基板110内に形成される。また、フローティングディフュージョン6としての不純物半導体層60、フォトダイオード1の上面の表面シールド層80が、順次形成される。例えば、ゲート電極に対する側壁絶縁膜の形成及びゲート電極上にシリサイド層を形成するためのシリサイド処理が、実行される。そして、図2に示されるように、層間絶縁膜75、遮光膜又は配線としてのメタル層70及び配線間を接続するプラグ72が、多層配線技術によって、形成される。そして、フォトダイオード1の位置に対応するように、カラーフィルタCF及びマイクロレンズMLが、層間絶縁膜75上に、形成される。パッドが、層間絶縁膜75上又は半導体基板110の裏面上に、形成される。以上の工程によって、本実施形態のイメージセンサ100が完成する。本実施形態のイメージセンサの製造方法において、トランスファゲート形成領域200とアンプトランジスタ形成領域500との両方に、溝RC1,RC2を形成し、埋め込み部121,151を含むゲート電極を有する電界効果トランジスタ2,5を形成する例について述べた。但し、トランスファゲート領域200内にのみ、又は、アンプトランジスタ形成領域500内にのみ、ゲート電極20,50の一部121,151を埋め込む溝RC1,RC2が形成され、トランスファゲート2又はアンプトランジスタ5のいずれか一方のゲート電極20,50のみに、埋め込み部121,151が形成されてもよい。また、リセットトランジスタ及びアドレストランジスタの形成領域内においても、トランスファゲート形成領域200及びアンプトランジスタ形成領域500と同様に、ゲート電極の一部を埋め込む溝を形成し、埋め込み部を含むゲート電極を有する電界効果トランジスタを形成してもよい。また、電界効果トランジスタ、フォトダイオード及びフローティングディフュージョンの構成部材の形成順序は、整合性が確保されていれば、上記の順序に限定されない。例えば、単位セルUCのトランジスタが形成された後に、フォトダイオードが形成されてもよい。以上のように、本実施形態のイメージセンサの製造方法において、半導体基板110内に形成された溝RC1,RC2内に、導電体が埋め込まれ、その導電体を所定のゲートパターンに加工する。これによって、半導体基板110内に埋め込まれた部分121,151を含むゲート電極20,50を有するトランジスタとフォトダイオード1とを含む単位セルUCが、形成される。本実施形態のイメージセンサの製造方法において、埋め込み部151を含むゲート電極を有するアンプトランジスタ5が、形成される。形成されたアンプトランジスタ5のゲート電極50において、上層部150の底面及び埋め込み部151の底面に加えて、埋め込み部151の側面が、半導体領域半導体基板110に対向する。これによって、本実施形態のイメージセンサ100において、フォトダイオード1の動作を制御する単位セルUC内のトランジスタの実効的なチャネル領域の寸法が増大できる。その結果として、素子の微細化に伴うトランジスタのノイズ例えば、1/fノイズの増大を抑制できる。それゆえ、本実施形態のイメージセンサ100は、画像にノイズが含まれるのを低減できる。また、本実施形態のイメージセンサの製造方法において、埋め込み部121を含むゲート電極を有するトランスファゲート2が、形成される。形成されたトランスファゲート2のゲート電極20が、埋め込み部121を有することによって、ゲート電極20の底面の位置が、フォトダイオード1の不純物濃度の中心の位置に近づく。これによって、フォトダイオード1の不純物濃度の中心とフローティングディフュージョン6との間における信号電荷の移動距離が、信号電荷を半導体基板110の表面近傍まで移動させる場合よりも、短くなる。その結果として、フォトダイオード1が蓄積する信号電荷のほとんどを、比較適容易に、フローティングディフュージョン6としての不純物半導体層60に転送できる。それゆえ、本実施形態の製造方法によって形成されたイメージセンサは、形成される画像に残像が生じるのを抑制できる。以上のように、本実施形態のイメージセンサの製造方法によれば、画質を改善できるイメージセンサを提供できる。2変形例図11乃至図15を参照して、本実施形態の固体撮像装置例えば、イメージセンサの変形例について述べる。単位セルUC内の電界効果トランジスタ例えば、アンプトランジスタの構造は、トランジスタが、上層部及び埋め込み部を含むゲート電極50を有していれば、上述の例例えば、図6及び図7に限定されない。図11乃至図13は、本実施形態のイメージセンサ100の単位セルUCが含むアンプトランジスタ5の変形例を示す図である。図11のaは、アンプトランジスタ5のチャネル幅方向の断面構造を示している。図11のaに示されるように、単位セルUC内のトランジスタのゲート電極50の断面形状は、下向きの凹型の断面形状でもよい。例えば、トランジスタのチャネル幅方向の一端及び他端において、埋め込み部1511,1512が、ゲート電極50内に設けられる。2つの埋め込み部1511,1512のうち、一方の埋め込み部1511の片側の側面は、素子分離層95の側面に接触し、他方の埋め込み部1512の片側の側面は、素子分離層95の側面に接触する。2つの埋め込み部1511,1512の素子分離層95に接しない側の側面間には、半導体領域半導体基板110が、設けられている。チャネル幅方向の断面において、下向きに凹型の断面形状のゲート電極50を有するアンプトランジスタ5のチャネル幅は、WAA2×d1となる。図11のbは、図11のaに示されるアンプトランジスタ5の製造方法の一例を示す図である。例えば、図11のbに示されるように、図9に示されるイメージセンサの製造工程において、チャネル幅方向におけるアンプトランジスタ形成領域の素子分離層95の側面が露出するように、開口部がマスク99内に形成される。これによって、チャネル幅方向において凹型の断面形状のゲート電極50を有するアンプトランジスタ5を、形成できる。尚、トランジスタのチャネル長方向の断面において、ゲート電極50が下向きに凹型の断面形状を有していてもよい。図6のアンプトランジスタ5において、アンプトランジスタ5のゲート電極50が、1つの埋め込み部151を含む例が示されている。図12に示されるように、2以上の埋め込み部1511,1512が、ゲート電極50に設けられてもよい。例えば、複数の埋め込み部1511,1512は、トランジスタのチャネル長方向に延在する。図12は、図11と異なる変形例におけるアンプトランジスタ5のチャネル幅方向の断面構造を示している。図12に示されるように、2つの埋め込み部1511,1512がゲート電極50に設けられた場合、トランジスタのチャネル幅方向における2つの埋め込み部1511,1512の両側面が、ゲート絶縁膜51を挟んで、半導体領域110とそれぞれ対向する。この場合、2つの埋め込み部1511,1512を含むゲート電極50を有するアンプトランジスタ5のチャネル幅は、WAA4×d1となる。図12に示される構造の場合、図9及び図11に示されるイメージセンサの製造工程において、アンプトランジスタ形成領域500内のチャネル幅方向におけるアンプトランジスタ形成領域の素子分離層95の側面が露出しないように、複数の開口部が、アンプトランジスタ形成領域500を覆うマスク99内に、形成される。このように、複数の埋め込み部1511,1512が、トランジスタ5のゲート電極50の上層部150に接続されるように、ゲート電極50内に設けられることによって、ゲート電極50と半導体領域110との対向面積を、さらに増大できる。尚、図12に示される例では、2つの埋め込み部1511,1512が、ゲート電極50内に設けられているが、3以上の埋め込み部が、ゲート電極50内に設けられてもよい。図13を用いて、図11及び図12と異なる変形例のアンプトランジスタ5の構造について説明する。図13は、アンプトランジスタ5のチャネル長方向の断面構造を示している。図13に示されるように、チャネル長方向におけるアンプトランジスタ5のゲート電極50の断面形状において、埋め込み部151の側面上のゲート絶縁膜51とソース/ドレイン領域としての不純物半導体層52との間に、半導体領域半導体基板110が設けられていてもよい。この場合、チャネル長方向におけるゲート電極20の断面形状は、下向きの凸型の断面形状となる。チャネル長方向の断面形状が、図13に示される構造で、チャネル幅方向の断面形状が、図6のbに示される構造である場合、埋め込み部の平面形状は、十字状の平面形状となる。図13に示されるアンプトランジスタにおいて、トランジスタのチャネル長方向におけるゲート電極50の埋め込み部151の寸法L1は、ゲート電極50の上層部150の寸法L2より小さい。例えば、チャネル長方向における溝RC1の寸法は、ゲート絶縁膜52の膜厚の2倍の寸法より大きい。図13に示されるアンプトランジスタ5において、トランジスタ5のチャネル長は、L22×d1で示される。すなわち、アンプトランジスタのチャネル長は、埋め込み部の深さ方向の寸法d1の2倍の寸法に応じて、大きくなる。トランジスタのチャネル長が増大することによって、トランジスタ5がオフ状態時におけるリーク電流を、低減できる。尚、トランジスタのチャネル長方向の断面において、ゲート電極50が複数の埋め込み部を含むように、アンプトランジスタ5が形成されてもよい。この場合、埋め込み部は、トランジスタのチャネル幅方向に延在し、アンプトランジスタ5のチャネル長が、増大する。例えば、トランスファゲート、リセットトランジスタ及びアドレストランジスタのゲート電極が、図11乃至図13に示されるゲート電極を有していてもよい。図14及び図15は、本実施形態のイメージセンサの単位セルUCが含むトランスファゲート2の変形例を示す図である。図14のaに示されるように、トランスファゲート2のゲート電極20が含む埋め込み部121の断面形状は、矩形状に限定されない。例えば、トランジスタのチャネル長方向におけるトランスファゲート2における埋め込み部125及び埋め込み部が設けられる溝RC3の断面形状は、三角形状でもよい。図14のaに示されるトランスファゲート2において、トランジスタのチャネル長方向において、埋め込み部125のフォトダイオード1側の一端の底部は、フォトダイオード1の不純物濃度の中心の位置A3近傍に、配置されている。また、トランジスタのチャネル長方向において、埋め込み部125のフローティングディフュージョン6側の他端の底部は、半導体基板110の表面A1近傍に、配置されている。埋め込み部125のフローティングディフュージョン6側の底部の位置は、フローティングディフュージョン6の上面の位置と実質的に同じ位置に配置されている。埋め込み部125のフォトダイオード1側の底部は、フォトダイオード1の不純物濃度の中心の位置A3と実質的に同じ位置に、配置されることが好ましい。図14のaに示されるトランスファゲート2において、トランジスタ2のチャネル長方向におけるゲート電極20の埋め込み部125の一端の底部の位置と他端の底部の位置とが、互いに異なっている。トランスファゲート2のゲート電極20において、埋め込み部125のフローティングディフュージョン6側の底部は、埋め込み部125のフォトダイオード1側の底部よりも、半導体基板の表面に対して垂直方向において半導体基板110の表面側層間絶縁膜75側に位置している。半導体基板110表面に対して垂直方向において、埋め込み部125のフローティングディフュージョン6側の底部の位置は、埋め込み部125のフォトダイオード1側の底部の位置A2と半導体基板110の表面A1との間の位置に、配置されている。図7に示されるトランスファゲート2の構造において、フォトダイオード1からの信号電荷を取り込むために、フローティングディフュージョン6としての不純物半導体層6の底部の位置が、埋め込み部121の底部よりも深い位置に形成される。図7に示される例のように、ゲート電極20の埋め込み部の底部の全体が、フォトダイオードの不純物濃度の中心A3の位置に設定されている場合、フローティングディフュージョン6としての不純物半導体層60は、半導体基板110の深い位置まで形成される。トランスファゲート2のゲート電極20の埋め込み部121の底部の位置は、フローティングディフュージョン6側からフォトダイオード1側に向かうにしたがって、徐々に半導体基板10の底部側に後退する。尚、トランスファゲート2のゲート電極20の埋め込み部121は、例えば、フォトダイオード1側の底部の位置がフローティングディフュージョン6側の底部の位置よりも半導体基板110の底部側に位置していれば、例えば、階段状のように、段階的に急峻に変化してもよい。図14のbは、図14のaに示されるトランスファゲートの製造工程の一工程を示している。図14のbに示されるように、図14のaのトランジスタのチャネル長方向におけるゲート電極20の埋め込み部125の断面形状が三角形状のトランスファゲート2において、例えば、グレーティングマスクやハーフトーンマスクを用いた中間露光によって、溝RC3の形成領域内において膜厚の異なるレジストマスク99Cが、形成される。例えば、レジストマスク99Cは、フォトダイオード形成領域PA側の膜厚が薄く、フローティングディフュージョン形成領域側の膜厚がフォトダイオード形成領域PA側の膜厚より厚くされる。このような膜厚が異なるマスク99Cを用いて、三角形状の断面構造を有する溝RC1が、トランスファゲート形成領域200内の半導体基板110内に、形成される。埋め込み部125の底部の位置が段階的に変化するゲート電極20を有するトランスファゲート2の製造工程において、埋め込み部151を含むゲート電極50を有するアンプトランジスタ5の製造工程とそれぞれ異なる工程によって、各領域200,500内に、溝RC1,RC2が、形成されてもよい。図14のaに示されるように、埋め込む部125のフローティングディフュージョン6側の端部が、フローティングディフュージョン6の上面の近傍に位置することによって、フローティングディフュージョン6としての不純物半導体層60を半導体基板110の深い位置まで形成しなくともよくなる。その結果として、フローティングディフュージョン6を形成するためのプロセスの難度を低減でき、イメージセンサの製造コストを低減できる。この場合においても、トランスファゲートの埋め込む部125のフォトダイオード1側の底部は、半導体基板110表面に対して垂直方向におけるフォトダイオード1の不純物濃度の中心の位置A3の近傍に配置されているため、フォトダイオード1の信号電荷の転送を、比較的容易に実行できる。図15に示されるように、トランスファゲート2のゲート電極20において、チャネル幅方向における埋め込み部121の側面上のゲート絶縁膜21は、素子分離層例えば、不純物半導体層90に接触してもよい。つまり、チャネル幅方向において、トランスファゲート2において、その埋め込み部121と素子分離層90との間に、半導体領域110が存在しなくともよい。トランジスタのチャネル幅方向における埋め込み部121の幅W2は、トランジスタのチャネル幅方向におけるトランスファゲート形成領域内の素子分離層90間の間隔WAA’と実質的に同じ大きさを有している。このように、トランスファゲート2において、埋め込み部121の底部の全体の位置が、フォトダイオードの不純物濃度の中心の位置に近づくことによって、フォトダイオード1からの信号電荷を、フローティングディフュージョン6に、効率よく転送できる。以上のように、実施形態のイメージセンサの変形例は、実施形態のイメージセンサと同様に、イメージセンサが形成する画像の画質を改善できる。[その他]本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"