算術演算および論理演算を行う演算手段と、前記演算手段が行う演算に用いられるデータを保持する読み書き可能な揮発性レジスタと、前記揮発性レジスタの保持する前記データを並行して保持する読み書き可能な不揮発性メモリと、前記揮発性レジスタに前記データを書き込む第1の書込手段と、前記揮発性レジスタの前記データが書き込まれるたびに、並行して、前記不揮発性メモリに当該データを書き込む第2の書込手段と、電源がオンになったとき、前記不揮発性メモリが保持するデータを前記揮発性レジスタに書き戻す書戻手段とを備える情報処理装置。前記不揮発性メモリと前記揮発性レジスタとの間にデータ転送バスをさらに備え、前記書戻手段は、前記データ転送バスを介して、前記不揮発性メモリが保持するデータを前記揮発性レジスタに書き戻すことを特徴とする請求項1に記載の情報処理装置。前記不揮発性メモリが、前記演算手段が行う演算に用いられる前記データに加えて、前記情報処理装置をリセットするリセットベクタを保持するとともに、前記データまたは前記リセットベクタのいずれを前記揮発性レジスタに書き戻すかを指定する指定手段をさらに備え、前記書戻手段が、前記指定手段によって指定された前記データまたは前記リセットベクタのいずれかを前記揮発性レジスタに書き戻すことを特徴とする請求項1または2に記載の情報処理装置。前記情報処理装置をリセットするリセットベクタを保持する不揮発性リセットベクタメモリと、前記データまたは前記リセットベクタのいずれを前記揮発性レジスタに書き戻すかを指定する指定手段と、前記指定手段によって指定された前記データを保持する前記不揮発性メモリと前記リセットベクタを保持する前記不揮発性リセットベクタメモリのいずれかに接続を切り替える切替手段とをさらに備え、前記書戻手段が、前記切替手段により接続が切り替えられた前記不揮発性メモリまたは前記不揮発性リセットベクタメモリから、前記データまたは前記リセットベクタのいずれかを前記揮発性レジスタに書き戻すことを特徴とする請求項1または2に記載の情報処理装置。前記情報処理装置が少なくとも当該情報処理装置の動作を制御するプログラムを保持する不揮発性メインメモリをさらに備えることを特徴とする請求項1ないし4のいずれか1項に記載の情報処理装置。前記不揮発性メモリが、MRAM、FeRAM、PRAM、ReRAMのいずれかであることを特徴とする請求項1ないし5のいずれか1項に記載の情報処理装置。前記不揮発性メインメモリが、MRAM、FeRAM、PRAM、ReRAMのいずれかであることを特徴とする請求項5または6に記載の情報処理装置。画像を記録材に形成する画像形成部と、算術演算および論理演算を行う演算手段と、当該演算手段が行う演算に用いられるデータを保持する読み書き可能な揮発性レジスタと、当該揮発性レジスタの保持する当該データを並行して保持する読み書き可能な不揮発性メモリと、当該揮発性レジスタに当該データを書き込む第1の書込手段と、当該揮発性レジスタの当該データが書き込まれるたびに、並行して、当該不揮発性メモリに当該データを書き込む第2の書込手段と、電源がオンになったとき、前記不揮発性メモリが保持するデータを前記揮発性レジスタに書き戻す書戻手段とを備え、前記画像形成部を制御する制御部とを備える画像形成装置。ところで、情報処理装置では、オフの状態からオンの状態に移行させたとき、そのオフの状態に移行する直前の状態に速やかに復帰し、オフ状態に移行する直前の状態から継続して処理が行えることが求められている。本発明は、電源がオンの状態に移行したとき、オフ状態に移行する直前の状態に復帰し、オフ状態に移行する直前の状態から継続して処理が行える情報処理装置等を提供することを目的とする。請求項1に記載の発明は、算術演算および論理演算を行う演算手段と、前記演算手段が行う演算に用いられるデータを保持する読み書き可能な揮発性レジスタと、前記揮発性レジスタの保持する前記データを並行して保持する読み書き可能な不揮発性メモリと、前記揮発性レジスタに前記データを書き込む第1の書込手段と、前記揮発性レジスタの前記データが書き込まれるたびに、並行して、前記不揮発性メモリに当該データを書き込む第2の書込手段と、電源がオンになったとき、前記不揮発性メモリが保持するデータを前記揮発性レジスタに書き戻す書戻手段とを備える情報処理装置である。請求項2に記載の発明は、前記不揮発性メモリと前記揮発性レジスタとの間にデータ転送バスをさらに備え、前記書戻手段は、前記データ転送バスを介して、前記不揮発性メモリが保持するデータを前記揮発性レジスタに書き戻すことを特徴とする請求項1に記載の情報処理装置である。請求項3に記載の発明は、前記不揮発性メモリが、前記演算手段が行う演算に用いられる前記データに加えて、前記情報処理装置をリセットするリセットベクタを保持するとともに、前記データまたは前記リセットベクタのいずれを前記揮発性レジスタに書き戻すかを指定する指定手段をさらに備え、前記書戻手段が、前記指定手段によって指定された前記データまたは前記リセットベクタのいずれかを前記揮発性レジスタに書き戻すことを特徴とする請求項1または2に記載の情報処理装置である。請求項4に記載の発明は、前記情報処理装置をリセットするリセットベクタを保持する不揮発性リセットベクタメモリと、前記データまたは前記リセットベクタのいずれを前記揮発性レジスタに書き戻すかを指定する指定手段と、前記指定手段によって指定された前記データを保持する前記不揮発性メモリと前記リセットベクタを保持する前記不揮発性リセットベクタメモリのいずれかに接続を切り替える切替手段とをさらに備え、前記書戻手段が、前記切替手段により接続が切り替えられた前記不揮発性メモリまたは前記不揮発性リセットベクタメモリから、前記データまたは前記リセットベクタのいずれかを前記揮発性レジスタに書き戻すことを特徴とする請求項1または2に記載の情報処理装置である。請求項5に記載の発明は、前記情報処理装置が少なくとも当該情報処理装置の動作を制御するプログラムを保持する不揮発性メインメモリをさらに備えることを特徴とする請求項1ないし4のいずれか1項に記載の情報処理装置である。請求項6に記載の発明は、前記不揮発性メモリが、MRAM、FeRAM、PRAM、ReRAMのいずれかであることを特徴とする請求項1ないし5のいずれか1項に記載の情報処理装置である。請求項7に記載の発明は、前記不揮発性メインメモリが、MRAM、FeRAM、PRAM、ReRAMのいずれかであることを特徴とする請求項5または6に記載の情報処理装置である。請求項8に記載の発明は、画像を記録材に形成する画像形成部と、算術演算および論理演算を行う演算手段と、当該演算手段が行う演算に用いられるデータを保持する読み書き可能な揮発性レジスタと、当該揮発性レジスタの保持する当該データを並行して保持する読み書き可能な不揮発性メモリと、当該揮発性レジスタに当該データを書き込む第1の書込手段と、当該揮発性レジスタの当該データが書き込まれるたびに、並行して、当該不揮発性メモリに当該データを書き込む第2の書込手段と、電源がオンになったとき、前記不揮発性メモリが保持するデータを前記揮発性レジスタに書き戻す書戻手段とを備え、前記画像形成部を制御する制御部とを備える画像形成装置である。請求項1の発明によれば、不揮発性メモリを備えない場合に比べ、電源がオンの状態に移行したとき、オフ状態に移行する直前の状態に復帰し、オフ状態に移行する直前の状態から継続して処理が行える。請求項2の発明によれば、本構成を備えない場合に比べ、オフ状態に移行する直前の状態により速やかに復帰できる。請求項3、4の発明によれば、本構成を備えない場合に比べ、電源がオンの状態に移行したとき、オフ状態に移行する直前の状態への復帰またはリセットを選択することができる。請求項5の発明によれば、本構成を備えない場合に比べ、メインメモリの情報を保持する電力もしくはハードディスクドライブ等へのメインメモリデータの退避時間を抑制できる。請求項6、7の発明によれば、本構成を備えない場合に比べ、情報処理装置の動作速度の低下を抑制できる。請求項8発明によれば、本構成を備えない場合に比べ、電源がオンの状態に移行したとき、オフ状態に移行する直前の状態に復帰し、オフ状態に移行する直前の状態から継続して画像形成が行える。以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。[第1の実施の形態]情報処理装置1図1は第1の実施の形態が適用される情報処理装置1の全体構成の一例を示した図である。情報処理装置1は、中央処理ユニット以下ではCPUと表記する。10、読み書き可能な不揮発性記憶素子から構成される不揮発性メインメモリ31、読み書き可能な揮発性記憶素子で構成される揮発性メインメモリ32、後述するデータ/アドレスバス41および外部バス42に接続されるバスブリッジ40、ユーザから情報処理装置1を制御するための信号などが入力されるUIIFユーザインプットインターフェース50、インターネットや電話網などの通信回線に接続される通信IF通信インターフェース60、外部機器と接続されるIOIF入出力インターフェース70、シリアル通信が行なわれるSBIFシリアルバスインターフェース80、電源ユニット90を備えている。さらに、情報処理装置1は、データ/アドレスバス41、外部バス42を備えている。なお、揮発性記憶素子および不揮発性記憶素子は、ともに情報1/0を保持する機能記憶機能を有する素子をいう。揮発性とは、電力の供給がある場合には情報1/0を保持する機能記憶機能を有するが、電力の供給がなくなった場合には情報1/0を保持する機能記憶機能が失われる、つまり保持ができなくなることをいう。一方、不揮発性とは、電力の供給がある場合に加え、電力の供給がなくなった場合においても、情報1/0を保持記憶し続ける機能記憶機能を有していることをいう。揮発性記憶素子および不揮発性記憶素子については、後に詳述する。ここでは、不揮発性メインメモリ31と揮発性メインメモリ32とは、メインメモリ主記憶30を構成する。そして、不揮発性メインメモリ31は、オペレーションシステム以下ではOSと表記する。、アプリケーションプログラム以下ではプログラムと表記する。、テキスト、定数、変数などを保持する。一方、揮発性メインメモリ32は、一時的にデータなどを保持する作業領域ワークエリアとして使用される。なお、OSを必要としない場合もある。なお、メインメモリ30は、情報1/0を保持する機能記憶機能を有し、CPU10からアドレスを指定して、そのアドレスで指定されたメインメモリ30の領域番地に保持された情報1/0を直接読み書きアクセスできる。次に、CPU10の構成を説明する。CPU10は、演算手段の一例としての論理演算及び算術演算を行うALUArithmeticLogicalUnit:論理算術演算ユニット11、同様に演算手段の一例としての浮動小数点演算を行うFPUFloatingPointUnit:浮動小数点演算ユニット12、割り込み処理を行う割込ユニット13InterruptUnitを備えている。さらに、CPU10は、これらの演算および処理を実行するにあたってデータ、アドレスなどを保持記憶する読み書き可能な揮発性記憶素子で構成される揮発性レジスタ14を備えている。ここでは、揮発性レジスタ14が保持するデータ、アドレスなどをまとめてデータと表記する。また、CPU10は、データの読み出しロードおよび保持ストアを制御するL/Sユニットロード/ストアユニット15、命令を復号デコードする命令ユニット16を備えている。さらに、CPU10は、読み書き可能な不揮発性記憶素子で構成される不揮発性メモリ17を備えている。後述するように、不揮発性メモリ17は、揮発性レジスタ14が保持するデータを並行して保持する。さらにまた、CPU10は、データをキャッシュするデータキャッシュ18、命令をキャッシュする命令キャッシュ19、バスブリッジ40と接続されるバスIFバスインターフェイス20を備えている。そして、CPU10は、上述のALU11、FPU12、割込ユニット13、揮発性レジスタ14、L/Sユニット15、命令ユニット16、不揮発性メモリ17、データキャッシュ18、命令キャッシュ19、バスIF20を制御する制御ユニット21を備えている。そしてまた、CPU10は、ALU11、FPU12、割込ユニット13、揮発性レジスタ14、L/Sユニット15、命令ユニット16、制御ユニット21に接続され、これらの間において、データまたは命令を入出力するための内部バス22を備えている。ここでは、CPU10を構成するALU11、FPU12、割込ユニット13、揮発性レジスタ14、L/Sユニット15、命令ユニット16、不揮発性メモリ17、データキャッシュ18、命令キャッシュ19、バスIF20、制御ユニット21、内部バス22は、例えばシリコンで構成された一個の半導体チップとして構成されているとする。なお、これらのユニットのうちのいくつかまたはこれらのユニットの一部などが他の半導体チップなどで構成され、CPU10の外部に置かれてもよい。第1の実施の形態におけるCPU10では、データキャッシュ18、命令キャッシュ19などは、電力の供給がある場合には情報1/0を保持する記憶機能を有しているが、電力の供給がなくなった場合には保持できなくなる。ALU11、FPU12は、内部に演算レジスタを有し、電力の供給がある場合には情報1/0を保持する記憶機能を有しているが、電力の供給がなくなった場合には記憶機能が失われ、保持できなくなる。割込ユニット13、命令ユニット16、バスIF20、制御ユニット21なども、それぞれ内部にレジスタを有し、電力の供給がある場合には情報1/0を保持する記憶機能を有しているが、電力の供給がなくなった場合には記憶機能が失われ、保持できなくなる。バスブリッジ40、UIIF50、通信IF60、IOIF70、SBIF80も同様である。前述したように、不揮発性メインメモリ31と揮発性メインメモリ32とは、メインメモリ30を構成する。すなわち、不揮発性メインメモリ31と揮発性メインメモリ32とは、一連のアドレスで読み書き可能である。なお、不揮発性メインメモリ31と揮発性メインメモリ32とは、メインメモリ30においてアドレスが重ならないように配置されていればよい。このとき、不揮発性メインメモリ31と揮発性メインメモリ32とは、アドレス番地が連続するように配置されてもよく、不揮発性メインメモリ31と揮発性メインメモリ32との間で、アドレスが飛んで配置されてもよい。また、不揮発性メインメモリ31と揮発性メインメモリ32とのいずれが先アドレスが若い順にあってもよい。さらに、不揮発性メインメモリ31および揮発性メインメモリ32の少なくとも一方が2以上に分かれ、アドレスが相互に入り込むように構成されてもよい。また、情報処理装置1のメインメモリ30は、不揮発性メインメモリ31と揮発性メインメモリ32とを備えるとして説明したが、不揮発性メインメモリ31で構成されてもよい。次に、情報処理装置1における接続関係を説明する。CPU10のバスIF20は、データ、アドレス、命令などが双方向に送受信可能なように、バスブリッジ40に接続されている。そして、バスブリッジ40には、データ/アドレスバス41および外部バス42が接続されている。そして、データ/アドレスバス41には、メインメモリ30を構成する不揮発性メインメモリ31と揮発性メインメモリ32とが接続されている。データ/アドレスバス41は、アドレスバスとデータバスとを備えている。アドレスバスは、CPU10がメインメモリ30のアドレス番地を指定アクセスする信号を送信するための信号線であって、例えば32ビット幅でアクセスする場合には、アドレスバスは32本の信号線から構成されている。また、データバスは、アドレスで指定されたメインメモリ30の領域番地からデータや命令を読み出すため、データや命令を信号として送信する信号線である。また、アドレスで指定されたメインメモリ30の領域にデータを書き込むため、データを信号として送信する信号線でもある。すなわち、メインメモリ30のアドレスが指定されると、メインメモリ30からデータまたは命令を読み出したり、メインメモリ30にデータを書き込んだりできる。例えば32ビット幅でデータまたは命令の送受信をする場合には、データバスは32本の信号線から構成されている。このように、メインメモリ30は、CPU10がアクセス可能な空間アドレス空間例えばアドレスが32ビットの場合は4Gの空間に配置され、アドレスで指定されたメインメモリ30の領域から予め設定されたビット幅例えばビット幅が32ビットの場合は4バイトのデータまたは命令がビット並列で送受信される。ここでは、データ/アドレスバス41は、データバスとアドレスバスとが分けられて構成されているとして説明したが、データバスおよびアドレスバスのそれぞれの一部または全部を共用するように構成されてもよい。外部バス42には、UIIF50、通信IF60、IOIF70、SBIF80が接続されデータや命令などが送受信可能に接続されている。そして、外部バス42も、データ/アドレスバス41と同様に、データや命令などを送受信するビット幅に対応した数の信号線から構成されている。電源ユニット90は、CPU10、バスブリッジ40、UIIF50、通信IF60、IOIF70、SBIF80のそれぞれに電力を供給するように接続されている。なお、図1において、電源ユニット90から電力を供給する配線ラインの表記を省略する。次に、CPU10の内部の接続関係を説明する。CPU10の内部バス22には、ALU11、FPU12、割込ユニット13、揮発性レジスタ14、L/Sユニット15、命令ユニット16、制御ユニット21が並列に接続されている。そして、ALU11、FPU12、割込ユニット13、揮発性レジスタ14、L/Sユニット15、命令ユニット16、制御ユニット21と内部バス22との間で、データ、アドレスなどが双方向に送受信できるようになっている。内部バス22は、データ、アドレスなどが送受信されるビット幅、例えば32ビットである場合にはビット幅に対応した32本の信号線から構成されている。不揮発性メモリ17は、データが双方向に送受信できるようにL/Sユニット15に接続されている。データキャッシュ18は、データが双方向に送受信できるようにL/Sユニット15に接続されている。さらに、データキャッシュ18は、メインメモリ30とデータが双方向に送受信できるように、バスIF20に接続されている。命令キャッシュ19は命令を命令ユニット16に送信できるように接続されている。また、命令キャッシュ19はメインメモリ30から命令を受信できるようにバスIF20に接続されている。前述したように、不揮発性メモリ17および不揮発性メインメモリ31は、読み書き可能な不揮発性記憶素子により構成され、電源ユニット90からの電力の供給がある場合に加え、電力の供給がなくなった場合においても、情報1/0を保持する保持し続ける記憶機能を有している。一方、揮発性レジスタ14および揮発性メインメモリ32は、読み書き可能な揮発性記憶素子により構成され、電源ユニット90からの電力の供給がある場合には情報1/0を保持する記憶機能を有するが、電力の供給がなくなった場合には情報1/0を保持する記憶機能が失われ、保持ができなくなる。以下、揮発性記憶素子と比較しながら、不揮発性記憶素子を説明する。なお、これらにおける素子は、記憶の単位主にビットであるセルを構成するもの単位素子に加え、セルを集合して構成された部品後述するDRAMなどおよび装置後述するHDDも表記するものとする。揮発性記憶素子の例としては、静電容量キャパシタに蓄えられた電荷の有無により情報1/0を保持するDRAMdynamicRAM、フリップフロップFFによるラッチ効果によって、情報1/0を保持するSRAMstaticRAMがある。これらは、半導体チップに、記憶の単位であるセルがマトリクス状に配置されている。そして、セル間に格子状に設けられた配線とその配線に接続されて形成された駆動回路とにより、任意のセルにアクセスでき、情報1/0を読み書きできる。このため、これらはRAMrandomaccessmemoryと呼ばれている。DRAMは、セルの大きさがSRAMに比べて小さく、高集積化に向くので、大容量であることが求められる揮発性メインメモリ32として用いられる。ただし、DRAMでは、時間の経過とともに静電容量に蓄積された電荷が減衰する。このため、保持した情報1/0が時間の経過によって失われないよう、予め定められた時間間隔で、電荷を元に戻すリフレッシュが行われる。SRAMは、フリップフロップFFによるラッチ効果により、情報1/0が保持される。SRAMはセルの大きさがDRAMに比べて大きいが、DRAMに比べ高速に読み書きができるので、揮発性レジスタ14、データキャッシュ18、命令キャッシュ19などに用いられる。一方、不揮発性記憶素子には、磁極の向きにより情報1/0を保持する磁性媒体を円板上に形成したHDDハードディスクドライブがある。HDDは、大容量であるが機械的機構によって情報1/0を読み書きするため、情報1/0の読み書き速度アクセス速度が遅い。また、不揮発性記憶素子には、MOSトランジスタのゲート電極フローティングゲートに蓄積した電荷の有無により情報1/0を保持するフラッシュメモリ、EEPROMElectricallyErasableProgrammableROMなどがある。フラッシュメモリおよびEEPROMは、電気的に状態1/0の読み書きができるが、前述のSRAM、DRAMに比べ、読み書き速度が、特に書き込み速度が遅い。そして、フラッシュメモリ、EEPROMは、書き換え回数に制限がある。さらに、不揮発性記憶素子には、磁気メモリmagnetoresistiveRAM:MRAMと表示する。、強誘電体メモリferroelectricRAM:FeRAMと表記する。、相変化メモリphasechangeRAM:PRAMと表記する。、抵抗メモリresistanceRAM:ReRAMと表記する。などがある。MRAMは、2枚の磁性積層膜をトンネル磁気抵抗膜で挟み、重ねた磁性積層膜の磁化のなす相対角度によりトンネル磁気抵抗膜の抵抗が変化する磁気抵抗magnetoresistive:MR効果を用いて情報1/0を保持する。FeRAMは、PZTPbZr、TiO3などの強誘電体の分極を用いて情報1/0を保持する。PRAMは、カルコゲナイドの相変化にともなう抵抗変化により情報1/0を保持する。ReRAMは、電圧の印加による電気抵抗の大きな変化CERcolossalelectro-resistance効果を利用し、抵抗変化により情報1/0を保持する。これらの不揮発性記憶素子MRAM、FeRAM、PRAM、ReRAMは、DRAM、SRAMと同様に半導体基板上にセルをマトリクス状に高密度に配置でき、一体形成された駆動回路により高速な読み書きができる。さらに、書き換え回数の制限が原理的にない、または書き換え可能な回数が極めて大きい以下では、書き換え回数の制限が小さいと表記する。このため、これらの不揮発性記憶素子MRAM、FeRAM、PRAM、ReRAMは、SRAM、DRAMと同様にメインメモリ30、データキャッシュ18、命令キャッシュ19などに適用しやすい。本実施の形態では、不揮発性メモリ17および不揮発性メインメモリ31を一例としてMRAMで構成されているとして説明する。なお、MRAM以外のFeRAM、PRAM、ReRAMで構成してもよいし、アクセス速度や書き換え回数に制約を受けない場合には、HDD、フラッシュメモリ、EEPROMなどであってもよい。一方、揮発性レジスタ14はSRAMで構成され、揮発性メインメモリ32はDRAMで構成されているとして説明する。揮発性レジスタ14および不揮発性メモリ17次に、揮発性レジスタ14および不揮発性メモリ17について説明する。図2は、揮発性レジスタ14および不揮発性メモリ17の構成の一例を説明する図である。図2aは揮発性レジスタ14の構成、図2bは不揮発性メモリ17の構成を示している。まず、図2aに示した揮発性レジスタ14を説明する。揮発性レジスタ14は、一例として複数の揮発性レジスタ14-1~14-37を備えている。それぞれの揮発性レジスタ14-1~14-37は、それぞれアドレス不図示を有し、そのアドレスにより区別される。揮発性レジスタ14-1~14-32は、用途が固定されていない汎用レジスタR1~R32と表記する。である。例えば、ALU11の演算のためのデータ、アドレス、メインメモリ30上に設けられたスタックのアドレススタックポインタなどを保持するために用いられる。なお、スタックは一時的にデータを保持する。揮発性レジスタ14-33は、FPU12の演算結果を保持する浮動小数点レジスタFPRと表記する。である。揮発性レジスタ14-34は、コンディションレジスタステータスレジスタCRと表記する。で、CPU10のコンディションステータスを保持する。コンディションステータスとしては、ALU11における演算においてオーバーフローが生じたときに設定されるオーバーフローフラグ、キャリーが発生したときに設定されるキャリーフラグ、負の値となったときに設定されるネガティブフラグなどがある。揮発性レジスタ14-35は、リンクレジスタLRと表記する。であって、サブルーチンコールで分岐した場合の戻りアドレスを保持する。揮発性レジスタ14-36は、コントロールレジスタCTRと表記する。であって、コンディションレジスタの各種フラグをリセット解除したり、CPU10の動作速度を落として低消費電力状態にしたりするなど、CPU10を特殊な状態にすることを指示する。そして、揮発性レジスタ14-37は、プログラムカウンタPCと表記する。であって、次に実行される命令が保持されたメインメモリ30のアドレスを保持する。ここでは記載していないが、揮発性レジスタ14は、少ないビット数で大きなアドレス空間を指定するためのページレジスタおよびセグメントレジスタを含んでもよい。さらに、揮発性レジスタ14は、メインメモリ30のアドレスを相対的に指定するためのオフセットを格納するインデックスレジスタを含んでもよい。このように、揮発性レジスタ14は、一般的なCPUにおいて設けられるレジスタをさらに備えたものであってよい。以下では、揮発性レジスタ14に保持されるデータ、アドレスなどをまとめてデータと表記する。前述したように、揮発性レジスタ14はSRAMであるので高速な読み書きが可能である。次に、図2bに示した不揮発性メモリ17を説明する。不揮発性メモリ17は、揮発性レジスタ14のそれぞれの揮発性レジスタ14-1~14-37に対応して設けられた複数の不揮発性メモリ17-1~17-37を備えている。それぞれの不揮発性メモリ17-1~17-37は、それぞれがアドレス不図示を有し、そのアドレスにより区別される。そして、後述するように、不揮発性メモリ17-1~17-37は、それぞれ対応する揮発性レジスタ14-1~14-37と同じデータを保持記憶している。例えば、不揮発性メモリ17-1NR1は、揮発性レジスタ14-1R1のデータを保持する。なお、図2bでは、不揮発性メモリ17のそれぞれの不揮発性メモリ17-1~17-37は、揮発性レジスタ14-1~14-37の符号R1~R32、FPR、CR、LR、CTR、PCにNを付して、NR1~NR32、NFPR、NCR、NLR、NCTR、NPCと表記する。情報処理装置1の動作次に、情報処理装置1の動作を説明する。まず、情報処理装置1を初回に使用するため電源ユニット90をオンにする直前の状態初期状態について説明する。本実施の形態では、情報処理装置1は、初期状態において、メインメモリ30の不揮発性メインメモリ31にOS、プログラムなどが書き込まれた状態メインメモリイメージ主記憶イメージが構成された状態になっているとする。そして、不揮発性メモリ17の不揮発性メモリ17-37NPCにリセットベクタが設定されているとする。ここで、メインメモリイメージおよびリセットベクタについて説明する。CPU10が不揮発性メモリ17を備えず、且つメインメモリ30が不揮発性メインメモリ31を備えない情報処理装置1を考える。電源ユニット90から電力が供給されるオンになると、図示しないパワーオンリセット回路が働き揮発性レジスタ14の揮発性レジスタ14-37PCにリセットベクタが設定される。リセットベクタは、情報処理装置1の外部に設けられたフラッシュメモリに格納されたBootプログラムのスタートアドレスを指し示す様に構成する。パワーオンリセットが解除されると、前記Bootプログラムによって、情報処理装置1の外部に設けられたフラッシュメモリやHDD等に保持されていたOS、プログラムなどが、SBIF80などを介して順に読み出され、揮発性メインメモリ32で構成されたメインメモリ30に書き込まれる。そして、OS、プログラムにおいて用いられるテキスト、定数などがメインメモリ30上に書き込まれる。もし、HDD、フラッシュメモリに保存されたOSおよび/またはプログラムなどが圧縮されたものであれば、伸張されてメインメモリ30上に書き込まれる展開される。OS、プログラムなどの書き込み展開によりメインメモリ30上に設定された一連のデータをメインメモリイメージ主記憶イメージと表記する。メインメモリ30にメインメモリイメージが書き込まれ設定されたら、揮発性レジスタ14-37PCをメインメモリ30のOS起動箇所に変更することで、情報処理装置1が動作可能な状態になる。HDD、フラッシュメモリなどの不揮発性の記憶媒体は、SRAM、DRAMに比べて、読み書きの速度アクセス速度が遅いため、OS、プログラムなどをメインメモリ30上に書き込むために時間を要する。このため、情報処理装置1は、電源ユニット90がオンになっても、直ちには動作できない。一方、第1の実施の形態の情報処理装置1では、メインメモリ30が不揮発性メインメモリ31を有しているので、メインメモリイメージをあらかじめ不揮発性メインメモリ31に書き込んでおけば、電源ユニット90がオンになった時に、OS、プログラムなどをメインメモリ30に書き込む必要がない。また、CPU10は不揮発性メモリ17を有しているので、不揮発性メモリ17-37NPCにデータとしてリセットベクタを書き込んで置くことができる。すなわち、第1の実施の形態の情報処理装置1の初期状態では、不揮発性メインメモリ31にメインメモリイメージが予め書き込まれており、不揮発性メモリ17-37NPCにデータとしてリセットベクタが書き込まれている。なお、メインメモリイメージの不揮発性メインメモリ31への書き込み設定は、前述したメインメモリ30が不揮発性メインメモリ31を備えず、CPU10が不揮発性メモリ17を備えない情報処理装置1と同様に、SBIF80などを介して情報処理装置1の外部に設けたHDD、フラッシュメモリ等から、OS、プログラムを順に読み出して、不揮発性メインメモリ31に書き込めばよい。HDD等の代わりに、通信IF60に接続された通信回線ネットワークなどを介して読み込んでもよい。また、別途構成したメインメモリイメージそのものをデータとして、SBIF80や通信IF60を介して読み込み、不揮発性メインメモリ31に書き込んでもよいし、メインメモリイメージが書き込まれた不揮発性メインメモリ31を搭載してもよい。また、不揮発性メモリ17-37NPCへのリセットベクタの書き込みは、SBIF80を介してリセットベクタが書き込まれたHDD、フラッシュメモリ等を接続し、バスIF20からデータキャッシュ18、L/Sユニット15を介して、不揮発性メモリ17-37NPCに書き込めばよい。HDD等の代わりに、通信IF60に接続された通信回線ネットワークなどを介して読み込んでもよい。次に、情報処理装置1が初期状態から動作状態になるまでのフローを説明する。前述したように、初期状態の情報処理装置1では、メインメモリイメージがメインメモリ30の不揮発性メインメモリ31に書き込まれ、かつ不揮発性メモリ17の不揮発性メモリ17-37NPCにリセットベクタが書き込まれている。図3は、情報処理装置1が、初期状態から動作状態になるまでのフローを説明するフローチャートである。以下では、図1、図2を参照しつつ、図3のフローチャートにしたがって、情報処理装置1が初期状態から動作状態になるまでのフローを説明する。情報処理装置1の電源ユニット90がオンになると、情報処理装置1のハードウエアが初期化されるハードウエア初期化ステップ101。ハードウエア初期化とは、不揮発性メモリ17および不揮発性メインメモリ31を除いて、ALU11、FPU12、割込ユニット13、揮発性レジスタ14、L/Sユニット15、命令ユニット16、データキャッシュ18、命令キャッシュ19、バスIF20、揮発性RAM32、バスブリッジ40、UIIF50、通信IF60、IOIF70、SBIF80のすべてがリセットされることをいう。ここで、リセットとは、ALU11、FPU12、割込ユニット13、L/Sユニット15、命令ユニット16、バスIF20、バスブリッジ40、UIIF50、通信IF60、IOIF70、SBIF80にそれぞれ内蔵されたレジスタが保持する情報が初期値に設定されることをいう。同様に、通信IF60、IOI/F70、SBIF80に接続された機器もリセットされる。ハードウエア初期化ののち、不揮発性メモリ17-37NPCが保持していたデータリセットベクタが揮発性レジスタ14-37PCに書き込まれるステップ102。図4は、図3のステップ102において、不揮発性メモリ17-37NPCが保持していたデータリセットベクタを揮発性レジスタ14-37PCに転送するルートを説明する図である。このデータの転送は、ハードウエア初期化が終了すると直ちにハードウエアによって行われる。例えば、制御ユニット21によって制御されるワイヤードロジックなどで行なわれる。ここでは、ワイヤードロジックなどのハードウエアで行われる制御をハードウエア制御と表記する。まず、不揮発性メモリ17において不揮発性メモリ17-37NPCを指定するアドレスが設定され、不揮発性メモリ17-37NPCが保持するデータリセットベクタがL/Sユニット15を介して、内部バス22に読み出される。そして、揮発性レジスタ14における揮発性レジスタ14-37PCのアドレスが設定され、揮発性レジスタ14-37PCにリセットベクタが書き込まれる。この不揮発性メモリ17-37NPCが保持するデータの揮発性レジスタ14-37PCへの書き込みデータの転送を、上述したようにハードウエア制御によって行うと短い時間で実行できる。なお、データの転送をソフトウエアによる制御ソフトウエア制御によって実行してもよい。前述したように、メインメモリ30の不揮発性メインメモリ31には、メインメモリイメージが記憶されているので、揮発性レジスタ14-37PCにリセットベクタが書き込まれると、情報処理装置1は動作状態になる。ここでは、不揮発性メモリ17-37NPCに保持されたデータリセットベクタを揮発性レジスタ14-37PCに書き込んだ。このとき、他の揮発性レジスタ14-1~14-36のデータは、リセットベクタによって起動されたBootプログラムによって順次設定されることになる。このとき、他の揮発性レジスタ14-1~14-36のデータも、不揮発性メモリ17-37NPCに保持されたデータリセットベクタを揮発性レジスタ14-37PCに書き込むときに書き込んでもよい。これには、初期状態において、揮発性レジスタ14-1~14-36に書き込むデータを、対応する不揮発性メモリ17-1~17-36に書き込んでおく。そして、ステップ102において、不揮発性メモリ17-1~17-36のデータを順に読み出して、揮発性レジスタ14-1~14-36に順に書き込めばよい。次に、動作状態の情報処理装置1における揮発性レジスタ14および不揮発性メモリ17に関連する動作を説明する。第1の実施の形態では、揮発性レジスタ14の揮発性レジスタ14-nここでは、nは1から37の整数へのデータの書き込みを伴う命令は、不揮発性メモリ17の不揮発性メモリ17-nへのデータの書き込みも同時に指定するようになっている。すなわち、同じデータが、揮発性レジスタ14-nと不揮発性メモリ17-nとに並行して書き込まれるようになっている。例として、ALU11に加算を命令するコマンドADDコマンドで説明する。ADDコマンドは、4つのオペラントを有し、ADDR3NR3R1R2で表されるとする。すなわち、揮発性レジスタ14-1R1に保持されたデータに揮発性レジスタ14-2R2に保持されたデータを加えたデータ加算結果を、揮発性レジスタ14-3R3および不揮発性メモリ17-3NR3に書き込むことを指示する。図5は、ADDコマンドにおける情報処理装置1の動作を説明するフローチャートである。図6は、ADDコマンドにおけるデータの動きを説明する図である。図5および図6を参照しつつ、ADDコマンドにおける情報処理装置1の動作を説明する。揮発性レジスタ14-37PCに設定されたアドレスにより、不揮発性メインメモリ31からADDコマンドが読み出されるとする。命令ユニット16がADDコマンドをデコードすると、制御ユニット21は、揮発性レジスタ14の揮発性レジスタ14-1R1に記憶されたデータ図6ではAと表記する。と揮発性レジスタ14-2R2に記憶されたデータ図6ではBと表記する。とを順に内部バス22に読み出し、ALU11が内蔵する不図示の演算レジスタX、Yにそれぞれ設定するステップ201。そして、ALU11が加算ADDを実行すると、加算結果ABがALU11の内蔵する不図示の演算レジスタXに設定されるステップ202。次に、制御ユニット21は、ALU11の演算レジスタXの加算結果ABを、ALU11から内部バス22に読み出し、揮発性レジスタ14-3R3に書き込むステップ203。また、加算結果ABの揮発性レジスタ14-3R3への書き込みステップ203と並行して、加算結果ABをL/Sユニット15に送信する。すると、L/Sユニット15は加算結果ABを不揮発性メモリ17-3NR3に書き込むステップ204。制御ユニット21は、不揮発性メモリ17-3NR3への書き込みの完了を待つことなく、L/Sユニット15に送信した段階で次の動作に移行する。すなわち、制御ユニット21から見たとき、不揮発性メモリ17へのデータの書き込みは書きっぱなしである。このようにして、情報処理装置1の動作におけるオーバヘッドを抑制できる。なお、上記のADDコマンドにおける揮発性レジスタ14-3R3へのデータの書き込みは、第1の書込手段の一例としての制御ユニット21により制御されるワイヤードロジックなどのハードウエアにより実行されるハードウエア制御。同様に、不揮発性メモリ17-3NR3へのデータの書き込みは、第2の書込手段の一例としての制御ユニット21およびL/Sユニット15により制御されるワイヤードロジックなどのハードウエアにより実行されるハードウエア制御。以上、ADDコマンドを例として、揮発性レジスタ14および不揮発性メモリ17の動作を説明した。第1の実施の形態の情報処理装置1では、揮発性レジスタ14-1~14-37のいずれにデータの書き込みが行われても、対応する不揮発性メモリ17-1~17-37に同じデータが並行して書き込まれる。なお、不揮発性メモリ17-1~17-37にそれ以前に書き込まれたデータがあっても、新たなデータが上書きされる。すなわち、電源ユニット90がオンであると、不揮発性メモリ17-1~17-37は、揮発性レジスタ14-1~14-37がそれぞれ保持する最も新しく更新されたデータを保持することになる。なお、不揮発性メモリ17は、高速に読み書きが可能なMRAMで構成されている。そして、不揮発性メモリ17へのデータの書き込みは、上述したように書きっぱなしである。よって、不揮発性メモリ17へデータの書き込みを行っても、情報処理装置1の動作に遅延が生じることが抑制される。次に、情報処理装置1の電源ユニット90をオフにしたのち、電源ユニット90をオンに再起動したときの情報処理装置1の動作について説明する。一連の処理が終了して電源ユニット90をオフにすると、図1に示す情報処理装置1は、不揮発性メモリ17およびメインメモリ30の不揮発性メインメモリ31を除いて、保持していたすべての情報0/1が失われる。すなわち、ALU11、FPU12、割込ユニット13、揮発性レジスタ14、L/Sユニット15、命令ユニット16、データキャッシュ18、命令キャッシュ19、バスIF20、メインメモリ30の揮発性RAM32、バスブリッジ40、UIIF50、通信IF60、IOIF70、SBIF80に保持されていた情報1/0が失われる。一方、不揮発性メモリ17不揮発性メモリ17-1~17-37には、電源ユニット90がオフになる直前の揮発性レジスタ14揮発性レジスタ14-1~14-37に保持されていたデータが保持されている。そして、不揮発性メインメモリ31には、OS、プログラム、定数、テキストなどのメインメモリイメージおよび電源ユニット90がオフになる直前に保持されていた変数などが、失われることなく保持されている。図7は、情報処理装置1の電源ユニット90を再びオンに再起動したとき、情報処理装置1が動作可能になるまでのフローを説明するフローチャートである。電源ユニット90がオンになると、図3のステップ101と同様に、ハードウエア初期化が行われるステップ301。ハードウエア初期化に続いて、不揮発性メモリ17が保持していたデータが揮発性レジスタ14に転送され、揮発性レジスタ14に書き戻されるステップ302。この書き戻しは、ハードウエア初期化が終了すると直ちに、書戻手段の一例としての制御ユニット21およびL/Sユニットによって制御されるワイヤードロジックなどのハードウエアによって行なわれるハードウエア制御。このとき、不揮発性メモリ17-1~17-37のそれぞれのデータが、順に揮発性レジスタ14-1~14-37に書き戻される。具体的に説明すると、不揮発性メモリ17-1の保持していたデータがL/Sユニット15を介して内部バス22に読み出される。そして、揮発性レジスタ14-1にそのデータが書き戻される。次に、不揮発性メモリ17-2の保持していたデータがL/Sユニット15を介して内部バス22に読み出され、揮発性レジスタ14-2に書き戻される。同様にして、不揮発性メモリ17-37の保持していたデータがL/Sユニット15を介して内部バス22に読み出され、揮発性レジスタ14-37に書き戻されて終了する。すなわち、電源ユニット90がオフになる直前の揮発性レジスタ14に保持されていたデータが不揮発性メモリ17に退避されていて、電源ユニット90がオンになると、不揮発性メモリ17のデータが揮発性レジスタ14にハードウエア制御により書き戻される。ハードウエア制御によると、ソフトウエア制御による場合に比べ、転送および書き戻しに要する時間を短くできる。この結果、揮発性レジスタ14は、電源ユニット90がオフになる直前の状態に復帰する。そして、メインメモリ30の不揮発性メインメモリ31はメインメモリイメージを保持している。よって、揮発性レジスタ14-37PCの保持するデータアドレスで指定されるメインメモリ30のアドレスから命令を呼び出すことにより、情報処理装置1は、電源ユニット90がオフになる直前の状態から、継続して処理を実行することができる。すなわち、情報処理装置1は、揮発性レジスタ14のデータが、電源ユニット90がオフになる直前の状態に復帰させれば、電源ユニット90がオフになる直前の状態から継続して動作させることができる。また、ハードウエア制御にて退避してあった不揮発性メモリ17のデータを揮発性レジスタ14への書き戻すと、電源ユニット90をオンにした直後に、割込ユニット13に割込み要求が発生しても対応しうる。そして、不揮発性メモリ17へのデータの書き込みは、揮発性レジスタ14へのデータの書き込みと並行して行なわれる。このようにすることで、情報処理装置1が一連の処理を終了して、電源ユニット90がオフになるとき、揮発性レジスタ14のデータを不揮発性メモリ17に書き込む退避のための処理ルーチンを別途行う必要がない。よって、第1の実施の形態では、情報処理装置1が一連の処理を終了すると直ちに電源ユニット90をオフにできる。つまり、突発的に電源ユニット90がオフになって、揮発性レジスタ14のデータを不揮発性メモリ17へ転送退避できなかったということを抑制できる。さらに、不揮発性メモリ17が、高速な読み書きが可能で、書き換え回数の制限が小さい不揮発性記憶素子で構成されていれば、不揮発性メモリ17への書き込みのための待ち時間ウエイティングを設けたり、クロック周波数を小さく設定してCPU10の動作を遅くしたりしなくともよい。よって、第1の実施の形態では、揮発性レジスタ14のデータを不揮発性メモリ17へ転送退避しても、情報処理装置1の動作速度に制約を与えない。なお、上記の説明においては、メインメモリ30に不揮発性メインメモリ31を含んでいるとした。しかし、メインメモリ30を揮発性メインメモリ32のみで構成し、メインメモリ30をオン状態に維持したり、バッテリーなどでバックアップしたりしてもよい。また、上記の説明においては、揮発性レジスタ14および不揮発性メモリ17へのデータの書き込み、不揮発性メモリ17の保持するデータの揮発性レジスタ14への書き戻しをハードウエア制御で行うとしたが、処理速度に制約がなければ、ソフトウエア制御で行ってもよい。画像形成装置100次に、上記の情報処理装置1を、画像形成装置100の制御部として構成する場合を説明する。図8は、画像形成装置100の構成の一例を示す図である。画像形成装置100は、図1に示した情報処理装置1に、ボタンなどユーザが信号を送信するためのUIユーザインターフェイス120、プリンタなどの画像形成部130、スキャナなどの画像読取部140、通信回線200後述する図9参照とデータなどの送受信を行う送受信部150を備えた構成となっている。ここでは、UI120は情報処理装置1のUIIF50に、画像形成部130は情報処理装置1のIOIF70に、画像読取部140はSBIF80に、そして送受信部150は、通信IF60にそれぞれ接続されているとして説明する。図9は、画像形成装置100と通信回線200に接続された機器との関係を説明した図である。画像形成装置100は、送受信部150を介して、インターネット、電話網などの通信回線200に接続されている。そして、通信回線200には、コンピュータCOM300、ファクシミリ装置400、サーバ500などが接続されている。画像形成装置100の基本的な動作を説明する。画像形成装置100は、画像読取部140から読み取った画像を、画像形成部130により用紙などの記録材に印刷する。なお、画像形成部130は、LEDなどにより感光体ドラムに潜像を書き込み、潜像をトナーで現像して記録材に転写する方式でもよく、インクジェットなどで記録材に像を形成する方式でもよい。画像読取部140は、受光素子アレイをスキャンさせる方式であってもよく、CCDなどの撮像素子で画像を読み取る方式でもよい。また、画像形成装置100は、通信回線200を介してコンピュータCOM300またはファクシミリ装置400から送信された画像などのデータを画像形成部130により記録材に印刷する。一方、画像形成装置100は、画像読取部140が読み取った画像などのデータを、送受信部150から通信回線200を介して画像形成装置100の外部に置かれたコンピュータCOM300および/またはファクシミリ装置400に送信する。さらに、画像形成装置100は、通信回線200を介してサーバ500から、サーバ500に保管されたメインメモリイメージやリセットベクタなどを情報処理装置1の不揮発性メインメモリ31や不揮発性メモリ17-37NPCに書き込んでもよい。このような画像形成装置100は、使用されないときは通電されていないことが好ましい。そして、使用しようとするときに速やかに動作可能になることが望ましい。画像形成装置100には、すべての機能が動作可能な状態オン状態である通常モードと、一部の機能のみが動作可能な状態オン状態で、他のほとんどの機能が停止した状態オフ状態である節電モードとが設けられる。節電モードの画像形成装置100は、通信回線200を介してファクシミリを受信したとき、またはユーザから使用を開始する信号を受信したときなどに通常モードに復帰する。節電モードを、図8を参照して説明する。節電モードにおいて、節電の効果を高めるためには、制御部である情報処理装置1のCPU10、メインメモリ30、バスブリッジ40もオフ状態になっていることが好ましい。さらに、電源ユニット90もオフ状態になっていることが好ましい。すなわち、節電モードでは、UI120、送受信部150、後述する情報処理装置1の電源ユニット90の給電制御回路90aのみがオン状態になっていて、情報処理装置1のCPU10、メインメモリ30、バスブリッジ40、電源ユニット90の給電制御回路90aをのぞいた部分、および画像形成部130、画像読取部140がオフ状態になっている。そして、UI120および送受信部150のそれぞれから情報処理装置1の電源ユニット90の給電制御回路90aに信号が送られるように信号線が設けられている。電源ユニット90に設けられた給電制御回路90aは、UI120または送受信部150からの信号を受信して、電源ユニット90をオンにして、オフ状態であった情報処理装置1のCPU10、メインメモリ30、バスブリッジ40、および画像形成部130、画像読取部140に電力の供給を開始する。すなわち、節電モードにあっても、UI120、送受信部150および情報処理装置1の電源ユニット90の給電制御回路90aには、不図示の電源から電力が供給されている。なお、情報処理装置1の電源ユニット90が画像形成部130、画像読取部140に電力を供給するとしたが、給電制御回路90aと同様な給電制御回路を備え、UI120または送受信部150からの信号により、画像形成部130および画像読取部140に電力の供給を開始するようにしてもよい。図10は、画像形成装置100の通常モードと節電モードとを比較する図である。図10aは通常モード、図10bは節電モードを示している。オン状態にある部分を実線で囲むとともに網点を付して示している。一方、オフ状態にある部分を破線で囲って示している。図10aに示す通常モードでは、情報処理装置1、UI120、画像形成部130、画像読取部140、送受信部150がすべてオン状態にある。一方、図10bに示す節電モードでは、UI120、送受信部150、情報処理装置1の電源ユニット90の給電制御回路90aがオン状態にあって、画像形成部130、画像読取部140、電源ユニット90の給電制御回路90aを除く情報処理装置1がオフ状態休止状態になっている。節電モードにあるときに、画像読取部140がスキャナである場合、ユーザが画像形成装置100を使用するためスキャナの上蓋を持ち上げるとする。スキャナの上蓋はUI120の一つであるので、ユーザがスキャナの上蓋を持ち上げることにより、UI120から、画像形成装置100を起動することを指示する信号が情報処理装置1の電源ユニット90の給電制御回路90aに送られる。これにより、電源ユニット90がオンになる。そして、前述したように、情報処理装置1の不揮発性メモリ17に保持されたデータが、揮発性レジスタ14に転送され、情報処理装置1は、電源ユニット90がオフになる直前節電モードに入る前の状態に復帰する。画像形成部130、画像読取部140にも電源ユニット90から電力が供給され、それぞれが動作状態になる。これにより、画像形成装置100は、節電モードに入る直前の状態に戻る。前述したように、不揮発性メモリ17に保持されたデータは揮発性レジスタ14に速やかに書き戻されるとともに、メインメモリ30の不揮発性メインメモリ31にメインメモリイメージ等が保持されているため、画像形成装置100は、節電モードから通常モードへ速やかに復帰する。同様に、節電モードにあるときに、通信回線200を介してファクシミリ装置400からデータを受信すると、送受信部150が検知して、画像形成装置100を起動することを指示する信号が情報処理装置1の電源ユニット90の給電制御回路90aに送られる。そして、上述した場合と同様に、情報処理装置1は、電源ユニット90がオフになる直前節電モードに入る前の状態に復帰する。そして、画像形成部130、画像読取部140にも電源ユニット90から電力が供給され、それぞれが動作状態になる。これにより、画像形成装置100は、節電モードに入る直前の状態に戻る。画像形成装置100は、節電モードから通常モードへの復帰によって、節電モードに移行する直前の状態から継続して処理が行える。よって、第1の実施の形態で説明した情報処理装置1は、画像形成装置100の制御部として用いることができる。なお、画像形成装置100の制御部が、不揮発性メモリ17および不揮発性メインメモリ31を備えない情報処理装置1である場合、通常モードから節電モードに移行するときに、揮発性レジスタ14のデータをオン状態に維持またはバッテリーバックアップした揮発性メインメモリ32に退避し、節電モードから通常モードに移行するとき、揮発性メインメモリ32に退避したデータを揮発性レジスタ14に書き戻すことが考えられる。しかし、この方式では、通常モードから節電モードに移行するとき、揮発性レジスタ14のデータを揮発性メインメモリ32に退避するための時間ルーチンが必要なこと、節電モードから通常モードに移行するとき、同様に揮発性メインメモリ32のデータを揮発性レジスタ14に書き戻すための時間ルーチンが必要となる。よって、本実施の形態の情報処理装置1を制御部として使用した画像形成装置100に比べ、画像形成装置100の節電モードから通常モードへの移行および通常モードから節電モードへの移行において時間待ち時間が長くなってしまう。また、揮発性メインメモリ32をオン状態に維持またはバッテリーバックアップするには電力の供給が必要である。以上では節電モードから通常モードに移行する場合について説明した。UI120、送受信部150、電源ユニット90の給電制御回路90aを含めてすべてがオフ状態の停止モードから、通常モードに移行する場合についても同様である。すなわち、不揮発性メモリ17に保持されたデータを揮発性レジスタ14に速やかに書き戻すので、画像形成装置100は停止モードから通常モードへの復帰が速やかに行われる。さらに、メインメモリ30が不揮発性メインメモリ31を備え、メインメモリイメージ等を保持していれば、さらに停止モードから通常モードへの移行がより速やかに行われる。第2の実施の形態第1の実施の形態では、電源ユニット90がオンになったとき、不揮発性メモリ17に保持されたデータ退避されたデータを、L/Sユニット15および内部バス22を介して、揮発性レジスタ14に書き戻した。この方法では、制御ユニット21によるハードウエア制御に基づいて、不揮発性メモリ17-1~17-37のデータを順にL/Sユニット15を介して内部バス22に読み出し、揮発性レジスタ14-1~14-37に書き戻した。第2の実施の形態の情報処理装置1では、不揮発性メモリ17と揮発性レジスタ14との間に、データを転送する専用のデータ転送バス23を設けている。すなわち、第1の実施の形態の情報処理装置1におけるL/Sユニット15を介さない。よって、不揮発性メモリ17のデータの揮発性レジスタ14への書き戻しのための所要時間が短くなる。図11は、第2の実施の形態における情報処理装置1の構成の一例を示す図である。これにより、第2の実施の形態の情報処理装置1では、電源ユニット90がオンになると、データ転送バス23を介して不揮発性メモリ17のデータが揮発性レジスタ14へ書き戻される。データ転送バス23を介した不揮発性メモリ17のデータの揮発性レジスタ14への書き戻しは、例えばカウンタを用いたシーケンサによるハードウエア制御により行える。例えば、書き戻すデータの数をカウンタに設定し、カウンタの値を減算しつつ0になるまで、不揮発性メモリ17のデータを順に揮発性レジスタ14に転送して、書き戻せばよい。また、DMAダイレクトメモリアクセスによるハードウエア制御により行ってもよい。この場合、送信元の不揮発性メモリ17の先頭アドレス、書き戻すデータの数、転送先の揮発性レジスタ14の先頭アドレスを設定することで、不揮発性メモリ17の保持するデータを揮発性レジスタ14へ転送して、書き戻せる。これらの方法では、各データをそれぞれ少ないクロック数で連続して転送できるため、データの書き戻しにかかる所要時間が短くなる。以上説明したように、第2の実施の形態では、第1の実施の形態に比べ、電源ユニット90をオンにしたときの、不揮発性メモリ17のデータの揮発性レジスタ14への書き戻しにかかる所要時間が短く、情報処理装置1が動作可能になるまでの時間が短くなる。なお、詳細な説明は省略するが、第2の実施の形態における情報処理装置1を、第1の実施の形態で説明した画像形成装置100の制御部情報処理装置1としてもよい。第3の実施の形態第1の実施の形態および第2の実施の形態では、電源ユニット90をオンにしたときに、不揮発性メモリ17に退避されたデータ、すなわち電源ユニット90をオフにする直前の揮発性レジスタ14のデータを揮発性レジスタ14に書き戻した。しかし、場合によっては、電源ユニット90がオフになる直前の揮発性レジスタ14のデータに書き戻すのではなく、揮発性レジスタ14-37PCをリセットベクタとしたい場合ある。すなわち、情報処理装置1をリセットしたい場合がある。このときは、情報処理装置1は、揮発性レジスタ14-37PCにリセットベクタが設定されると動作可能な状態となる。前述したように、第1の実施の形態および第2の実施の形態では、CPU10の揮発性レジスタ14-37PCのデータは、情報処理装置1の動作が進むにつれ常に変化する。これにつれて、揮発性レジスタ14-37PCに対応する不揮発性メモリ17-37NPCのデータも変化する。そこで、第3の実施の形態では、リセットベクタを保持する不揮発性リセットベクタメモリ24を設けた。図12は、第3の実施の形態における情報処理装置1の構成の一例を示す図である。第3の実施の形態における情報処理装置1は、図11に示した第2の実施の形態の情報処理装置1において、リセットベクタを保持する不揮発性リセットベクタメモリ24および切替手段の一例としてのスイッチユニット25を備えている。そして、データ転送バス23は、スイッチユニット25の切り替えにより、不揮発性メモリ17または不揮発性リセットベクタメモリ24のいずれかに接続されるようになっている。他の構成は、第2の実施の形態の情報処理装置1と同様であるので、説明を省略する。よって、第3の実施の形態では、スイッチユニット25により、データ転送バス23の接続を不揮発性メモリ17または不揮発性リセットベクタメモリ24のいずれかに切り替えることで、電源ユニット90がオンになったときに、揮発性レジスタ14に、電源ユニット90をオフにする直前の揮発性レジスタ14のデータを書き戻すか、またはリセットベクタを書き込むかいずれかを選択することができる。不揮発性リセットベクタメモリ24は、不揮発性メモリ17、不揮発性メインメモリ31と同様に、MRAM、FeRAM、PRAM、ReRAMなどの高速に読み書き可能で、書き換え回数の制限が小さい不揮発性記憶素子で構成されてもよい。しかし、書き換える回数や動作速度が制約にならないときは、EEPROM、フラッシュメモリ、HDDなどであってもよい。次に、第3の実施の形態における情報処理装置1の動作を説明する。スイッチユニット25は、情報処理装置1の外部からの信号に基づいて、データ転送バス23の接続を、不揮発性メモリ17または不揮発性リセットベクタメモリ24のいずれに切り替える。すると、情報処理装置1の外部からの信号により、電源ユニット90をオンにしたとき、揮発性レジスタ14に、不揮発性メモリ17のデータを書き戻すか、またはリセットベクタを書き込むかのいずれかを選択することができる。情報処理装置1の外部からの信号の一例としては、図8に示したUI120を特殊ブートスイッチとし、これを押しながら情報処理装置1を起動する電源ユニット90のスイッチを押すと、指定手段の一例としてのUI120がリセットベクタを選択する信号を発信するとしてよい。一方、特殊ブートスイッチを押さないで、情報処理装置1を起動する電源ユニット90のスイッチを押すと、UI120が不揮発性メモリ17のデータを選択する信号を発信するとしてよい。また、UI120に接続された複数のスイッチを同時に押しながら情報処理装置1を起動する電源ユニット90のスイッチを押すと、UI120がリセットベクタを選択する信号を発信し、複数のスイッチを同時に押さないで情報処理装置1を起動する電源ユニット90のスイッチを押すと、UI120が不揮発性メモリ17のデータを選択する信号を発信するとしてよい。さらに、情報処理装置1の起動するボタン電源ユニット90のスイッチを長押しすると、UI120がリセットベクタを選択する信号を発信し、起動するボタン電源ユニット90のスイッチを短く押すと、UI120が不揮発性メモリ17のデータを選択する信号を発信するとしてよい。リセットベクタが選択された場合は、データ転送バス23は、スイッチユニット25を介して不揮発性リセットベクタメモリに接続される。なお、データ転送バス23のスイッチユニット25を介した不揮発性リセットベクタメモリ24への接続は、情報処理装置1の外部からの信号によるトランジスタスイッチの切り替えなどのハードウエア制御で行う。そして、第2の実施の形態における不揮発性メモリ17の保持するデータの揮発性レジスタ14への書き戻しと同様に、不揮発性リセットベクタメモリ24の保持するリセットベクタが揮発性レジスタ14-37PCに書き込まれる。これにより、情報処理装置1はリセットベクタで指定されたメインメモリ30のアドレスから実行するプログラムの先頭アドレスを読み出して、動作を開始する。一方、不揮発性メモリ17が選択された場合は、データ転送バス23は、スイッチユニット25を介して不揮発性メモリ17に接続される。そして、第2の実施の形態と同様に、不揮発性メモリ17の保持するデータが揮発性レジスタ14に転送される。よって、詳細な説明を省略する。なお、詳細な説明は省略するが、第3の実施の形態における情報処理装置1を、第1の実施の形態で説明した画像形成装置100の制御部情報処理装置1としてもよい。第4の実施の形態第3の実施の形態では、図12に示したように、不揮発性メモリ17と不揮発性リセットベクタメモリ24とを分けて設けた。しかし、不揮発性メモリ17と不揮発性リセットベクタメモリ24とはともに不揮発性であればよい。よって、不揮発性メモリ17に、リセットベクタを収容する不揮発性メモリ17-38を設けてもよい。第4の実施の形態の情報処理装置1では、第1の実施の形態の情報処理装置1図1参照の不揮発性メモリ17にリセットベクタを保持する不揮発性メモリ17-38を追加した。図13は、第4の実施の形態の情報処理装置1の不揮発性メモリ17の構成の一例を説明する図である。第4の実施の形態の情報処理装置1の不揮発性メモリ17は、電源ユニット90がオフになる直前の揮発性レジスタ14のデータを保持退避する不揮発性メモリ17-1~17-37と、リセットベクタを格納する不揮発性メモリ17-38とを備える。不揮発性メモリ17-1~17-37は、図2bに示した第1の実施の形態における不揮発性メモリ17-1~17-37と同じである。リセットベクタを格納する不揮発性メモリ17-38は、不揮発性メモリ17-37に引き続いて設けられている。なお、第4の実施の形態の情報処理装置1は、第2の実施の形態の情報処理装置1が備えたデータ転送バス23を有しない。よって、CPU10の大きさ面積が、データ転送バス23を有する場合に比べて小さい。次に、図1を参照して、電源ユニット90がオンになるときの動作を説明する。電源ユニット90がオンになるとき、第3の実施の形態と同様にして、リセットベクタが選択されると、リセットベクタが保持されている不揮発性メモリ17-38のアドレスが指定される。そして、リセットベクタが不揮発性メモリ17-38から、L/Sユニット15を介して内部バス22に読み出される。そして、内部バス22に読み出されたリセットベクタが、揮発性レジスタ14-37PCに書き込まれる。これは、第1の実施の形態で説明したように、制御ユニット21によって制御されるハードウエアにより実行されるハードウエア制御。これにより、情報処理装置1はリセットベクタで指定されたメインメモリ30のアドレスから実行するプログラムの先頭アドレスを読み出して、動作を開始する。一方、電源ユニット90がオンになるとき、制御ユニット21がリセットベクタを指定する信号を受信しないときは、不揮発性メモリ17から読み出すアドレスを、不揮発性メモリ17-1に設定する。そして、不揮発性メモリ17から不揮発性メモリ17-1~17-37のデータを、L/Sユニット15を介して内部バス22に順に読み出す。そして、揮発性レジスタ14の揮発性レジスタ14-1~14-37に順に書き戻す。これにより、情報処理装置1は、電源ユニット90がオフになる直前の状態に復帰し、オフになる直前の状態から継続して処理を実行する。なお、詳細な説明は省略するが、第4の実施の形態における情報処理装置1を、第1の実施の形態で説明した画像形成装置100の制御部情報処理装置1としてもよい。第5の実施の形態第5の実施の形態では、第2の実施の形態の情報処理装置1の不揮発性メモリ17に、リセットベクタを保持する不揮発性メモリ17-38を追加した。よって、不揮発性メモリ17は、第4の実施の形態と同様に、図13に示す構成を有している。そして、第5の実施の形態では、データ転送バス23を介して、不揮発性メモリ17-1~17-37の保持するデータを揮発性レジスタ14に書き戻したり、不揮発性メモリ17-38の保持するリセットベクタを揮発性レジスタ14-37PCに書き込んだりする。リセットベクタまたは不揮発性メモリ17-1~17-37の保持するデータのいずれを選択する方法は、第4の実施の形態と同様であるので、説明を省略する。また、不揮発性メモリ17-1~17-37のそれぞれのデータの揮発性レジスタ14への書き戻しと、不揮発性メモリ17-38のリセットベクタの揮発性レジスタ14への書き込みは、図11に示した第2の実施の形態と同様であって、データ転送バス23を介して行われる。よって、これらについての詳細な説明を省略する。そして、詳細な説明は省略するが、第5の実施の形態における情報処理装置1を、第1の実施の形態で説明した画像形成装置100の制御部情報処理装置1としてもよい。以上説明したように、第1の実施の形態から第5の実施の形態の情報処理装置1は、MRAM、FeRAM、PRAM、ReRAMなどの高速に読み書きでき、書き換え回数の制限が小さい不揮発性メモリで構成された不揮発性メモリ17を備え、揮発性レジスタ14へのデータの書き込みと並行して、不揮発性メモリ17に同じデータが書き込まれる。これにより、電源ユニット90がオフにされたのち、再びオンにされたとき、不揮発性メモリ17の保持するデータを揮発性レジスタ14に書き戻すことで、情報処理装置1を電源ユニット90がオフになった直後の状態に復帰させることができる。よって、電源ユニット90がオフになった直前の状態から、情報処理装置1の動作を再開できる。また、第1の実施の形態から第5の実施の形態では、不揮発性メモリ17をデータキャッシュ18とは別に設けた。しかし、データキャッシュ18を不揮発性記憶素子で構成し、その一部を不揮発性メモリ17としてもよい。さらに、不揮発性メモリ17が不揮発性記憶素子から構成され、データキャッシュ18が揮発性記憶素子で構成されていても、不揮発性メモリ17とデータキャッシュ18とを一つのメモリ空間アドレス空間に配置してもよい。不揮発性メモリ17およびデータキャッシュ18のアクセス速度が同程度であれば、データキャッシュ18のアクセス速度で、データを不揮発性メモリ17に書き込む退避することができる。さらに、第1の実施の形態から第5の実施の形態では、不揮発性メインメモリ31と揮発性メインメモリ32とを設けたが、不揮発性メインメモリ31のみとしてもよい。