与えられる電気的パルスに応じてその抵抗値が増加および減少する遷移金属酸化物を備えた抵抗変化素子を駆動するための駆動方法であって、前記遷移金属酸化物は、第1の遷移金属酸化物層と、当該第1の遷移金属酸化物層よりも酸素不足度が小さい第2の遷移金属酸化物層とが積層されて構成されており、前記駆動方法は、第1の極性の電圧パルスである書き込み電圧パルスを前記遷移金属酸化物に与えることによって、当該遷移金属酸化物の抵抗状態を高から低へ変化させる、1回以上の書き込み過程と、前記第1の極性とは異なる第2の極性の電圧パルスである消去電圧パルスを前記遷移金属酸化物に与えることによって、当該遷移金属酸化物の抵抗状態を低から高へ変化させる、1回以上の消去過程とを有し、第1回目から第N回目Nは1以上までの前記書き込み過程における書き込み電圧パルスの電圧値をVw1とし、第N1回目以降の前記書き込み過程における書き込み電圧パルスの電圧値をVw2とした場合に|Vw1|>|Vw2|を満たし、且つ、第1回目から第M回目Mは1以上までの前記消去過程における消去電圧パルスのパルス幅をte1とし、第M1回目以降の前記消去過程における消去電圧パルスのパルス幅をte2とした場合にte1>te2を満たしており、第M回目の消去過程の次に第N1回目の前記書き込み過程が続く、抵抗変化素子の駆動方法。第1回目から第M回目までの前記消去過程における消去電圧パルスの電圧値をVe1とし、第M1回目以降の前記消去過程における消去電圧パルスの電圧値をVe2とした場合に|Ve1|>|Ve2|をさらに満たす、請求項1に記載の抵抗変化素子の駆動方法。第1回目から第N回目までの前記書き込み過程における書き込み電圧パルスのパルス幅をtw1とした場合にtw1<te1をさらに満たす、請求項1または請求項2に記載の抵抗変化素子の駆動方法。te2×10≦te1をさらに満たす、請求項1乃至請求項3の何れかに記載の抵抗変化素子の駆動方法。|Ve1|≧|Vw1|且つ|Ve2|≧|Vw2|をさらに満たす、請求項1乃至請求項4の何れかに記載の抵抗変化素子の駆動方法。前記第2の遷移金属酸化物の抵抗値は、前記第1の遷移金属酸化物の抵抗値よりも大きい、請求項1乃至請求項5の何れかに記載の抵抗変化素子の駆動方法。前記第1の遷移金属酸化物を構成する第1の遷移金属と、前記第2の遷移金属酸化物を構成する第2の遷移金属とは互いに異なり、前記第2の遷移金属の標準電極電位は、前記第1の遷移金属の標準電極電位より低い、請求項1乃至請求項6の何れかに記載の抵抗変化素子の駆動方法。前記第1の遷移金属酸化物は、TaOx但し、0.8≦x≦1.9で表される組成を有するタンタル酸化物で構成され、前記第2の遷移金属酸化物は、TaOy但し、2.1≦y<2.5で表される組成を有するタンタル酸化物で構成される、請求項1乃至請求項6の何れかに記載の抵抗変化素子の駆動方法。第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在し、両電極間に与えられる電気的パルスに応じてその抵抗値が増加および減少する遷移金属酸化物を具備する抵抗変化素子と、駆動部とを備え、前記遷移金属酸化物は、第1の遷移金属酸化物層と、当該第1の遷移金属酸化物層よりも酸素不足度が小さい第2の遷移金属酸化物層とが積層されて構成されており、前記駆動部は、第1の極性の電圧パルスである書き込み電圧パルスを前記第1電極と前記第2電極との間に与えることによって、前記遷移金属酸化物の抵抗状態を高から低へ変化させる書き込み過程と、前記第1の極性とは異なる第2の極性の電圧パルスである消去電圧パルスを前記第1電極と前記第2電極との間に与えることによって、前記遷移金属酸化物の抵抗状態を低から高へ変化させる消去過程とを実行し、第1回目から第N回目Nは1以上までの前記書き込み過程における書き込み電圧パルスの電圧値をVw1とし、第N1回目以降の前記書き込み過程における書き込み電圧パルスの電圧値をVw2とした場合に|Vw1|>|Vw2|を満たし、且つ、第1回目から第M回目Mは1以上までの前記消去過程における消去電圧パルスのパルス幅をte1とし、第M1回目以降の前記消去過程における消去電圧パルスのパルス幅をte2とした場合にte1>te2を満たしており、第M回目の消去過程の次に第N1回目の前記書き込み過程が続く、不揮発性記憶装置。第1回目から第M回目までの前記消去過程における消去電圧パルスの電圧値をVe1とし、第M1回目以降の前記消去過程における消去電圧パルスの電圧値をVe2とした場合に|Ve1|>|Ve2|をさらに満たす、請求項9に記載の不揮発性記憶装置。第1回目から第N回目までの前記書き込み過程における書き込み電圧パルスのパルス幅をtw1とした場合にtw1<te1をさらに満たす、請求項9または請求項10に記載の不揮発性記憶装置。te2×10≦te1をさらに満たす、請求項9乃至請求項11の何れかに記載の不揮発性記憶装置。|Ve1|≧|Vw1|且つ|Ve2|≧|Vw2|をさらに満たす、請求項9乃至請求項12の何れかに記載の不揮発性記憶装置。前記第2の遷移金属酸化物の抵抗値は、前記第1の遷移金属酸化物の抵抗値よりも大きい、請求項9乃至請求項13の何れかに記載の不揮発性記憶装置。前記第1の遷移金属酸化物を構成する第1の遷移金属と、前記第2の遷移金属酸化物を構成する第2の遷移金属とは互いに異なり、前記第2の遷移金属の標準電極電位は、前記第1の遷移金属の標準電極電位より低い、請求項9乃至請求項14の何れかに記載の不揮発性記憶装置。前記第1の遷移金属酸化物は、TaOx但し、0.8≦x≦1.9で表される組成を有するタンタル酸化物で構成され、前記第2の遷移金属酸化物は、TaOy但し、2.1≦y<2.5で表される組成を有するタンタル酸化物で構成される、請求項9乃至請求項14の何れかに記載の不揮発性記憶装置。前記第1電極または前記第2電極に電気的に接続された電流制御素子をさらに備える、請求項9乃至請求項16の何れかに記載の不揮発性記憶装置。前記電流制御素子が選択トランジスタである、請求項17に記載の不揮発性記憶装置。前記電流制御素子がダイオードである、請求項17に記載の不揮発性記憶装置。与えられる電気的パルスに応じてその抵抗値が増加および減少する遷移金属酸化物を備えた抵抗変化素子に対して初期処理を行うための初期処理方法であって、前記遷移金属酸化物は、第1の遷移金属酸化物層と、当該第1の遷移金属酸化物層よりも酸素不足度が小さい第2の遷移金属酸化物層とが積層されて構成されており、第1の極性でかつ電圧値がVw2の書き込み電圧パルスを前記遷移金属酸化物に与えることによって、前記遷移金属酸化物の抵抗状態を高から低へ変化させる書き込み過程と、前記書き込み過程に続いて、前記第1の極性とは異なる第2の極性でかつパルス幅がte2の消去電圧パルスを前記遷移金属酸化物に与えることによって、前記遷移金属酸化物の抵抗状態を低から高へ変化させる消去過程と、を繰り返すことによって、前記抵抗変化素子へのデータの書き込みと消去とが行われる場合に、前記初期処理方法は、前記第1の極性でかつ|Vw1|>|Vw2|を満たす電圧値Vw1の電圧パルスを前記遷移金属酸化物に与えることによって、前記遷移金属酸化物の抵抗状態を高から低へ変化させる、1回以上の初期書き込み過程と、前記初期書き込み過程に続いて、前記第2の極性でかつte1>te2を満たすパルス幅te1の電圧パルスを前記遷移金属酸化物に与えることによって、前記遷移金属酸化物の抵抗状態を低から高へ変化させる、1回以上の初期消去過程と、を含み、最後の前記初期消去過程の次に最初の前記書き込み過程が続く、抵抗変化素子の初期処理方法。しかしながら、前記第1の従来技術においては、動作の安定性や再現性が不十分であるといった課題を有していることが判明している。さらに、Pr0.7Ca0.3MnO3のようなペロブスカイト構造を有する酸化物結晶では、その結晶化のために通常650°C~850°Cという高温を必要とするため、半導体製造プロセスに導入すると、他の材料が劣化するという問題もある。また、前記第2の従来技術においては、抵抗変化動作に必要な初期パルス印加条件について説明されているが、複数回のデータ書き換えの繰り返し動作エンデュランス動作時のデータの安定化については言及されていない。本発明は斯かる事情に鑑みてなされたものであり、その主たる目的は、低温で製造可能な抵抗変化素子の駆動方法であって、抵抗変化素子を安定に抵抗変化させることができる抵抗変化素子の駆動方法、及びその方法を実施する不揮発性記憶装置を提供することにある。上述した課題を解決するために、本発明に係る抵抗変化素子の駆動方法の1つの態様は、与えられる電気的パルスに応じてその抵抗値が増加および減少する遷移金属酸化物を備えた抵抗変化素子を駆動するための駆動方法であって、前記遷移金属酸化物は、第1の遷移金属酸化物層と、当該第1の遷移金属酸化物層よりも酸素不足度が小さい第2の遷移金属酸化物層とが積層されて構成されており、前記駆動方法は、第1の極性の電圧パルスである書き込み電圧パルスを前記遷移金属酸化物に与えることによって、当該遷移金属酸化物の抵抗状態を高から低へ変化させる、1回以上の書き込み過程と、前記第1の極性とは異なる第2の極性の電圧パルスである消去電圧パルスを前記遷移金属酸化物に与えることによって、当該遷移金属酸化物の抵抗状態を低から高へ変化させる、1回以上の消去過程とを有し、第1回目から第N回目Nは1以上までの前記書き込み過程における書き込み電圧パルスの電圧値をVw1とし、第N1回目以降の前記書き込み過程における書き込み電圧パルスの電圧値をVw2とした場合に|Vw1|>|Vw2|を満たし、且つ、第1回目から第M回目Mは1以上までの前記消去過程における消去電圧パルスのパルス幅をte1とし、第M1回目以降の前記消去過程における消去電圧パルスのパルス幅をte2とした場合にte1>te2を満たしており、第M回目の消去過程の次に第N1回目の前記書き込み過程が続く。また、本発明に係る抵抗変化素子の駆動方法の1つの態様では、第1回目から第M回目までの前記消去過程における消去電圧パルスの電圧値をVe1とし、第M1回目以降の前記消去過程における消去電圧パルスの電圧値をVe2とした場合に|Ve1|>|Ve2|をさらに満たしてもよい。また、本発明に係る抵抗変化素子の駆動方法の1つの態様では、第1回目から第N回目までの前記書き込み過程における書き込み電圧パルスのパルス幅をtw1とした場合にtw1<te1をさらに満たしてもよい。また、本発明に係る抵抗変化素子の駆動方法の1つの態様において、te2×10≦te1をさらに満たすことが好ましい。また、本発明に係る抵抗変化素子の駆動方法の1つの態様において、|Ve1|≧|Vw1|且つ|Ve2|≧|Vw2|をさらに満たすことが好ましい。また、本発明に係る抵抗変化素子の駆動方法の1つの態様において、前記第2の遷移金属酸化物の抵抗値は、前記第1の遷移金属酸化物の抵抗値よりも大きいことが好ましい。また、本発明に係る抵抗変化素子の駆動方法の1つの態様において、前記第1の遷移金属酸化物を構成する第1の遷移金属と、前記第2の遷移金属酸化物を構成する第2の遷移金属とは互いに異なり、前記第2の遷移金属の標準電極電位は、前記第1の遷移金属の標準電極電位より低いことが好ましい。また、本発明に係る抵抗変化素子の駆動方法の1つの態様において、前記第1の酸化物は、TaOx但し、0.8≦x≦1.9で表される組成を有するタンタル酸化物で構成され、前記第2の酸化物は、TaOy但し、2.1≦y<2.5で表される組成を有するタンタル酸化物で構成されることが好ましい。また、本発明に係る不揮発性記憶装置の1つの態様は、第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在し、両電極間に与えられる電気的パルスに応じてその抵抗値が増加および減少する遷移金属酸化物を具備する抵抗変化素子と、駆動部とを備え、前記遷移金属酸化物は、第1の遷移金属酸化物層と、当該第1の遷移金属酸化物層よりも酸素不足度が小さい第2の遷移金属酸化物層とが積層されて構成されており、前記駆動部は、第1の極性の電圧パルスである書き込み電圧パルスを前記第1電極と前記第2電極との間に与えることによって、前記遷移金属酸化物の抵抗状態を高から低へ変化させる書き込み過程と、前記第1の極性とは異なる第2の極性の電圧パルスである消去電圧パルスを前記第1電極と前記第2電極との間に与えることによって、前記遷移金属酸化物の抵抗状態を低から高へ変化させる消去過程とを実行し、第1回目から第N回目Nは1以上までの前記書き込み過程における書き込み電圧パルスの電圧値をVw1とし、第N1回目以降の前記書き込み過程における書き込み電圧パルスの電圧値をVw2とした場合に|Vw1|>|Vw2|を満たし、且つ、第1回目から第M回目Mは1以上までの前記消去過程における消去電圧パルスのパルス幅をte1とし、第M1回目以降の前記消去過程における消去電圧パルスのパルス幅をte2とした場合にte1>te2を満たしており、第M回目の消去過程の次に第N1回目の前記書き込み過程が続いている。また、本発明に係る不揮発性記憶装置の1つの態様では、第1回目から第M回目までの前記消去過程における消去電圧パルスの電圧値をVe1とし、第M1回目以降の前記消去過程における消去電圧パルスの電圧値をVe2とした場合に|Ve1|>|Ve2|をさらに満たしてもよい。また、本発明に係る不揮発性記憶装置の1つの態様では、第1回目から第N回目までの前記書き込み過程における書き込み電圧パルスのパルス幅をtw1とした場合にtw1<te1をさらに満たしてもよい。また、本発明に係る不揮発性記憶装置の1つの態様において、te2×10≦te1をさらに満たすことが好ましい。また、本発明に係る不揮発性記憶装置の1つの態様において、|Ve1|≧|Vw1|且つ|Ve2|≧|Vw2|をさらに満たすことが好ましい。また、本発明に係る不揮発性記憶装置の1つの態様において、前記第2の遷移金属酸化物の抵抗値は、前記第1の遷移金属酸化物の抵抗値よりも大きいことが好ましい。また、本発明に係る不揮発性記憶装置の1つの態様において、前記第1の遷移金属酸化物を構成する第1の遷移金属と、前記第2の遷移金属酸化物を構成する第2の遷移金属とは互いに異なり、前記第2の遷移金属の標準電極電位は、前記第1の遷移金属の標準電極電位より低いことが好ましい。また、本発明に係る不揮発性記憶装置の1つの態様において、前記第1の遷移金属酸化物は、TaOx但し、0.8≦x≦1.9で表される組成を有するタンタル酸化物で構成され、前記第2の遷移金属酸化物は、TaOy但し、2.1≦y<2.5で表される組成を有するタンタル酸化物で構成されることが好ましい。また、本発明に係る不揮発性記憶装置の1つの態様において、前記第1電極または前記第2電極に電気的に接続された電流制御素子をさらに備えることが好ましい。この電流制御素子は選択トランジスタであってもよく、ダイオードであってもよい。また、本発明に係る抵抗変化素子の初期処理方法の1つの態様は、与えられる電気的パルスに応じてその抵抗値が増加および減少する遷移金属酸化物を備えた抵抗変化素子に対して初期処理を行うための初期処理方法であって、前記遷移金属酸化物は、第1の遷移金属酸化物層と、当該第1の遷移金属酸化物層よりも酸素含有率が高い第2の遷移金属酸化物層とが積層されて構成されており、第1の極性でかつ電圧値がVw2の書き込み電圧パルスを前記遷移金属金属酸化物に与えることによって、前記遷移金属酸化物の抵抗状態を高から低へ変化させる書き込み過程と、前記書き込み過程に続いて、前記第1の極性とは異なる第2の極性でかつパルス幅がte2の消去電圧パルスを前記遷移金属酸化物に与えることによって、前記金属酸化物の抵抗状態を低から高へ変化させる消去過程と、を繰り返すことによって、前記抵抗変化素子へのデータの書き込みと消去とが行われる場合に、前記初期処理方法は、前記第1の極性でかつ|Vw1|>|Vw2|を満たす電圧値Vw1の電圧パルスを前記遷移金属酸化物に与えることによって、前記遷移金属酸化物の抵抗状態を高から低へ変化させる、1回以上の初期書き込み過程と、前記書き込み過程に続いて、前記第2の極性でかつte1>te2を満たすパルス幅te1の電圧パルスを前記遷移金属酸化物に与えることによって、前記遷移金属酸化物の抵抗状態を低から高へ変化させる、1回以上の初期消去過程と、を含み、最後の前記初期消去過程の次に最初の前記書き込み過程が続く。本発明に係る抵抗変化素子の駆動方法によれば、抵抗変化素子を安定に抵抗変化させることができる。また、この駆動方法を実施する本発明の不揮発性記憶装置によれば、安定動作可能な記憶装置を実現することができる。以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。実施の形態1[抵抗変化素子の構成]まず、本発明の実施の形態1の抵抗変化素子の構成について説明する。図1は、本発明の実施の形態1の抵抗変化素子の構成の一例を示した模式図である。図1に示すように、本実施の形態の抵抗変化素子10は、基板1と、基板1の上に形成された下部電極2と、下部電極2の上に形成された抵抗変化層3と、抵抗変化層3の上に形成された上部電極4とを備えている。下部電極2及び上部電極4は、抵抗変化層3と電気的に接続されている。基板1は、例えばシリコン基板により構成される。また、上部電極4は、例えば、Au金、Pt白金、Irイリジウム、及びCu銅のうちの1つまたは複数の材料を用いて構成される。抵抗変化層3は、第1の遷移金属酸化物層3aと第2の遷移金属酸化物層3bとが積層されている。本実施形態においては、その一例として、第1タンタル酸化物層3aと第2タンタル酸化物層3bとが積層されて構成されている。ここで、第2タンタル酸化物層3bの酸素含有率は、第1タンタル酸化物層3aの酸素含有率よりも高くなっている。言い換えると、第2タンタル酸化物層3bの酸素不足度は、第1タンタル酸化物層3aの酸素不足度よりも少ない。酸素不足度とは、それぞれの遷移金属酸化物において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタルTaの場合、化学量論的な酸化物の組成はTa2O5であるので、TaO2.5と表現できる。TaO2.5の酸素不足度は0である。例えばTaO1.5の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度=2.5-1.5/2.5=40となる。また、Ta2O5の酸素含有率は、総原子数に占める酸素原子の比率O/TaOとなり、71.4となる。したがって、酸素不足型のタンタル酸化物の酸素含有率は0より大きく、71.4より小さいことになる。第1タンタル酸化物層3aの組成をTaOxとした場合にxが0.8以上1.9以下であり、且つ、第2タンタル酸化物層3bの組成をTaOyとした場合にyが2.1以上2.5未満である場合に、抵抗変化層3の抵抗値を安定して変化させることができた。したがって、x及びyは上記の範囲内にあることが好ましい。抵抗変化層3の厚みは、1μm以下であれば抵抗値の変化が認められるが、200nm以下であることが好ましい。パターニングプロセスにリソグラフィーを使用する場合に、加工し易く、しかも抵抗変化層3の抵抗値を変化させるために必要となる電圧パルスの電圧値を低くすることができるからである。他方、電圧パルス印加時のブレークダウン絶縁破壊をより確実に回避するという観点からは、抵抗変化層3の厚みは少なくとも5nm以上であることが好ましい。また、第2タンタル酸化物層3bの厚みについては、大きすぎると初期抵抗値が高くなりすぎる等の不都合があり、また小さすぎると安定した抵抗変化が得られないという不都合があるため、1nm以上8nm以下程度が好ましい。上述したように構成される抵抗変化素子10を動作させる場合、下部電極2及び上部電極4が、電源5の異なる端子に電気的に接続される。この電源5は、抵抗変化素子10を駆動するための電気的パルス印加装置として機能し、下部電極2と上部電極4との間に所定の極性、電圧及び時間幅の電気的パルス電圧パルスを下部電極2と上部電極4との間に印加することができるように構成されている。なお、以下では、電極間に印加される電圧パルスの電圧が、下部電極2を基準にした上部電極4の電位で特定されるものとする。[抵抗変化素子の製造方法]次に、抵抗変化素子10の製造方法について説明する。まず、基板1上に、スパッタリング法により、厚さ0.2μmの下部電極2を形成する。その後、Taターゲットをアルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、下部電極2の上にタンタル酸化物層を形成する。ここで、タンタル酸化物層における酸素含有率は、アルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。次に、上記のようにして形成されたタンタル酸化物層の最表面を酸化することによりその表面を改質する。これにより、タンタル酸化物層の表面に、当該タンタル酸化物層の酸化されなかった領域第1領域よりも酸素含有率の高い領域第2領域が形成される。これらの第1領域及び第2領域が第1タンタル酸化物層3a及び第2タンタル酸化物層3bにそれぞれ相当し、このようにして形成された第1タンタル酸化物層3a及び第2タンタル酸化物層3bによって抵抗変化層3が構成されることになる。次に、上記のようにして形成された抵抗変化層3の上に、スパッタリング法により、厚さ0.2μmの上部電極4を形成することにより、抵抗変化素子10が得られる。なお、下部電極2及び上部電極4並びに抵抗変化層3の大きさ及び形状は、マスク及びリソグラフィーによって調整することができる。本実施の形態では、上部電極4及び抵抗変化層3の大きさを0.5μm×0.5μm面積0.25μm2とし、下部電極2と抵抗変化層3とが接する部分の大きさも0.5μm×0.5μm面積0.25μm2とした。また、本実施の形態では、第1タンタル酸化物層3aの組成をTaOxx=1.54とし、第2タンタル酸化物層3bの組成をTaOyy=2.47としている。なお、本発明の実施の形態における酸化物層の組成解析には、すべてラザフォード後方散乱法RBSを用いている。さらに、抵抗変化層3の厚みを30nmとし、第1タンタル酸化物層3aの厚みを22nm、第2タンタル酸化物層3bの厚みを8nmとしている。なお、本実施形態においては、x=1.54、y=2.47の場合にて説明をしているが、これに限ることなく、xの範囲は0.8≦x≦1.9、yの範囲は2.1≦y<2.5であれば、本実施形態での抵抗変化特性と同様に、安定した抵抗変化を実現できる。[抵抗変化素子の動作]次に、上述した製造方法により得られた抵抗変化素子10の動作について説明する。以下では、抵抗変化層3の抵抗値が所定の高い値例えば、20000Ωにある場合を高抵抗状態といい、同じく所定の低い値例えば、700Ωにある場合を低抵抗状態という。電源5を用いて、負極性のつまり、下部電極2を基準に上部電極4が負電圧となる電圧パルスであって振幅が書き込みしきい値電圧より大きい書き込み電圧パルスを下部電極2及び上部電極4間に印加することにより、抵抗変化層3の抵抗値が減少し、抵抗変化層3が高抵抗状態から低抵抗状態へ変化する。以下では、これを書き込み過程という。他方、電源5を用いて、正極性のつまり、下部電極2を基準に上部電極4が正電圧となる電圧パルスであって振幅が消去しきい値電圧より大きい消去電圧パルスを下部電極2及び上部電極4間に印加することにより、抵抗変化層3の抵抗値が増加し、抵抗変化層3が低抵抗状態から高抵抗状態へ変化する。以下では、これを消去過程という。なお、抵抗変化層3が低抵抗状態にある場合に、書き込み電圧パルスと同極性である負極性の電圧パルスが下部電極2及び上部電極4間に印加されたとしても、抵抗変化層3は低抵抗状態のまま変化しない。同様にして、抵抗変化層3が高抵抗状態にある場合に、消去電圧パルスと同極性である正極性の電圧パルスが下部電極2及び上部電極4間に印加されたとしても、抵抗変化層3は高抵抗状態のまま変化しない。上記の書き込み過程及び消去過程を繰り返すことにより、抵抗変化素子10が動作する。なお、連続して書き込み過程または消去過程を実行する所謂オーバーライト上書きが行われる場合もある。本実施の形態では、抵抗変化素子10が製造された直後の第1回目から第N回目Nは1以上までの書き込み過程以下、第1書き込み過程というにおける書き込み電圧パルス以下、第1書き込み電圧パルスというの電圧値をVw1とし、第N1回目以降の書き込み過程以下、第2書き込み過程というにおける書き込み電圧パルス以下、第2書き込み電圧パルスというの電圧値をVw2とした場合に、|Vw1|>|Vw2|を満たすようにする。また、抵抗変化素子10が製造された後の第1回目から第M回目Mは1以上までの消去過程以下、第1消去過程というにおける消去電圧パルス以下、第1消去電圧パルスというの電圧値をVe1とし、第M1回目以降の消去過程以下、第2消去過程というにおける消去電圧パルス以下、第1消去電圧パルスというの電圧値をVe2とした場合に、|Ve1|>|Ve2|を満たすようにする。なお、第1回目の書き込みからオーバーライトが行われる場合、すなわち上記第1書き込み過程が複数回発生する場合に、上記のNが2以上となる。同様に、上記第1消去過程が複数回発生する場合に、上記のMが2以上となる。また、オーバーライトではなく、第1書き込み過程と第1消去過程とを複数回交互に繰り返し実行する場合があり、この場合もN及びMが2以上となる。このように、N及びMは1以上の値であるが、これらN及びMが1以上の何れの値であっても、第2書き込み過程は第1消去過程の次に続くように設定される。すなわち、第1書き込み過程と第2書き込み過程との間には必ず第1消去過程が存在し、第1書き込み過程と第2書き込み過程とが連続しないように設定される。第2書き込み過程が第1消去過程の次に続かず、第2書き込み過程が第1書き込み過程の次に続く場合第1書き込み過程と第2書き込み過程とが連続する場合、安定した抵抗変化を実現することが困難となるからである。上述した本発明の実施の形態1の抵抗変化素子10の駆動方法をフローチャートに表すと図2の通りになる。まず、電圧値Vw1の電圧パルスによって第1書き込み過程を実行するS101。このとき、抵抗変化層3は、初期状態の高抵抗状態HRから低抵抗状態LRへ変化する。次に、電圧値Ve1の電圧パルスによって第1消去過程を実行するS102。このとき、抵抗変化層3は、低抵抗状態から高抵抗状態へ変化する。その後、第2書き込み過程及び第2消去過程を繰り返すステップS103を実行する。具体的には、電圧値Vw2の電圧パルスによる第2書き込み過程S103Aと、電圧値Ve2の電圧パルスによる第2消去過程S103Bとを繰り返す。ここで、ステップS103Aを実行したときには、抵抗変化層3が高抵抗状態から低抵抗状態へ変化し、ステップS103Bを実行したときには、抵抗変化層3が低抵抗状態から高抵抗状態へ変化する。なお、上述したように、上記のN及びMのいずれか一方または両方が2以上になる場合は、ステップS101及びステップS102のいずれか一方または両方が繰り返し実行されることになる。本発明は、図2のフローチャートによって示される動作が実行される具体的な状況を限定しないが、一例を挙げれば、ステップS101及びステップS102は、製造された抵抗変化素子に対する初期処理として、抵抗変化素子の出荷前に工場にて実行され、ステップS103は、ユーザが抵抗変化素子を実際に使用するデータを書き込み、消去するために実行されるとしてもよい。後ほど詳しく述べるように、製造後の初期抵抗状態にある抵抗変化素子に対してステップS101及びステップS102を実施することで、抵抗変化素子の安定した動作及び良好なエンデュランス特性を実現することができる。そのため、抵抗変化素子に対して、出荷前にステップS101及びステップS102を実行し、所望の抵抗状態の変化が起きたことを確認することで、製品の良否判定と、動作特性を向上させる処理とを、一度に済ませることができる。図3は、抵抗変化層3の抵抗状態の変化の一例を示すグラフである。この例では、第1書き込み電圧パルスの電圧値Vw1を-3.0Vとし、第2書き込み電圧パルスの電圧値Vw2を-2.0Vとしている。また、第1消去電圧パルスの電圧値Ve1を4.0Vとし、第2消去電圧パルスの電圧値Ve2を2.5Vとしている。なお、何れの場合も、パルス幅は100nsとしている。また、第1書き込み過程および第1消去過程をそれぞれ1回ずつ実行している。図3を参照すると、抵抗変化層3の抵抗状態の変化が安定していることが分かる。このように、|Vw1|>|Vw2|且つ|Ve1|>|Ve2|を満たすように電圧パルスを両電極間に印加することにより、抵抗変化素子10を安定して動作させることが可能になる。なお、本実施の形態では、|Ve1|≧|Vw1|且つ|Ve2|≧|Vw2|の条件も満たしている。この点も、抵抗変化素子10の安定動作に寄与していると考えられる。次に、抵抗変化素子10がメモリとして使用され、1ビットデータの書き込みおよび読み出し処理を行う場合について、説明する。なお、以下では、抵抗変化層3が低抵抗状態にある場合を1に対応させ、高抵抗状態にある場合を0に対応させる。図4は、本発明の実施の形態1の抵抗変化素子10を動作させる回路の構成の一例及び抵抗変化素子10にデータを書き込む場合における動作例を示す図である。図4に示すように、この回路は、抵抗変化素子10と、第1端子11及び第2端子12とを備えている。抵抗変化素子10の上部電極4は第1端子11に電気的に接続されており、下部電極2は第2端子12に電気的に接続されている。図5は、本発明の実施の形態1の抵抗変化素子10にデータを書き込む場合書き込み過程及び消去する場合消去過程における抵抗変化層3の抵抗値の変化を示す図である。なお、書き込み過程及び消去過程においては、図4に示すように、第2端子12は接地グランド:GNDされ、第1端子11に電圧パルスが供給される。電圧パルスは、下部電極2及び接地点を基準に特定される。抵抗変化素子10が初期状態にある場合抵抗変化層3の抵抗値が初期抵抗値にある場合に、負極性の第1書き込み電圧パルス電圧値Vw1が第1端子11に供給されると、図5に示すように、抵抗変化層3の抵抗値は初期抵抗値から減少し、抵抗変化層3が低抵抗状態Raとなる。これにより、1を表す1ビットデータが書き込まれたことになる。次に、正極性の第1消去電圧パルス電圧値Ve1が第1端子11に供給されると、抵抗変化層3が低抵抗状態Raから高抵抗状態Rbへ変化する。これにより、0を表す1ビットデータが書き込まれたことになる。その後、抵抗変化層3が高抵抗状態Rbにある場合において、負極性の第2書き込み電圧パルス電圧値Vw2が第1端子11に供給されると、抵抗変化層3は高抵抗状態Rbから低抵抗状態Raへ変化する。他方、抵抗変化層3が低抵抗状態Raにある場合において、正極性の第2消去電圧パルス電圧値Ve2が第1端子11に供給されると、抵抗変化層3は低抵抗状態Raから高抵抗状態Rbへ変化する。この回路においても、上述したとおり、|Vw1|>|Vw2|且つ|Ve1|>|Ve2|を満たすように電圧パルスを第1端子11へ供給することにより、抵抗変化素子10が安定して動作するメモリとして機能することになる。図6は、本発明の実施の形態1の抵抗変化素子10を動作させる回路の構成の一例及び抵抗変化素子10に書き込まれたデータを読み出す場合における動作例を示す図である。図6に示すように、データの読み出しを行う場合には、第2端子12は接地グランド:GNDされ、第1端子11に読出電圧が供給される。この読出電圧は、下部電極2及び接地点を基準に特定される。通常、読み出し電圧は、書き込まれたデータが書き換わらないよう、書き込みしきい値電圧及び消去しきい値電圧の振幅以下の電圧に設定される。図7は、データの読み出しの際に、本発明の実施の形態1の抵抗変化素子10を備える回路を流れる電流の電流値と抵抗変化層3の抵抗値との関係を示す図である。第1端子11に読出電圧が供給されると、抵抗変化層3の抵抗値に応じた電流が回路を流れる。すなわち、図7に示すように、抵抗変化層3が低抵抗状態Raにある場合は電流値Iaの電流が回路を流れ、高抵抗状態Rbにある場合は電流値Ibの電流が回路を流れる。図6に示すように第2端子12が接地され、例えば0.4Vの読出電圧が第1端子11に供給された場合に、第1端子11と第2端子12との間に流れる電流の電流値を検出することにより、抵抗変化層3が高低の何れの抵抗状態にあるのかを判別する。具体的には、検出した電流値がIaであれば、抵抗変化層3が低抵抗状態Raにあると判別する。その結果、抵抗変化素子10に書き込まれたデータが1であることが分かる。他方、検出した電流値がIbであれば、抵抗変化層3が高抵抗状態Rbにあると判別する。その結果、抵抗変化素子10に書き込まれたデータが0であることが分かる。このようにして、抵抗変化素子10に書き込まれたデータの読み出しが行われる。本実施の形態の抵抗変化素子10は、電源を切ったとしても抵抗値が変化しない。そのため、この抵抗変化素子10を用いることにより、不揮発性記憶装置を実現することができる。図8Aは、本発明の実施の形態1の抵抗変化素子10に電圧値を順次変化させながら複数の電圧パルスを与えた場合における抵抗変化層3の抵抗値の変化のヒステリシス特性を示すグラフである。図8Aの横軸に示す電圧は、第2端子12を基準にして第1端子11に印加された電圧値を表している。測定に用いた抵抗変化素子10は、抵抗変化層3の厚みが30nm、第1タンタル酸化物層3aの厚みが22nm、第2タンタル酸化物層3bの厚みが8nmである。第1タンタル酸化物層3aの組成は、タンタル酸化物をTaOxと表記したときにx=1.54であり、第2タンタル酸化物層3bの組成は、タンタル酸化物をTaOyと表記したときにy=2.47である。図8Aに示すように、電圧パルスの電圧値が0から-3.0V程度に至るまでの間、抵抗変化層3の抵抗値は初期抵抗値を維持したままであり、-3.0V程度のしきい値電圧VL1になったときに急激に減少する。その後、電圧パルスの電圧値が-3.0V程度から-3.5V程度の最低電圧を経て3.5Vに至るまでの間、抵抗変化層3の抵抗値は低い状態を維持し、3.5V程度のしきい値電圧VH1になったときに上昇の予兆を示し、さらに4.0V程度の最高電圧を経て3.3V程度になったときに抵抗変化層3の抵抗値は急激に上昇する。次に、電圧パルスの電圧値が3.3V程度から0Vに至るまでの間、抵抗変化層3の抵抗値は高い状態を維持する。ここまでが、図8Aにおいて第1サイクルと示した点の軌跡である。次に、電圧パルスの電圧値が0Vから-1.0V程度に至るまでの間、抵抗変化層3の抵抗値は高い状態を維持し、-1.0V程度のしきい値電圧VL2になったときに急激に減少する。その後、電圧パルスの電圧値が-1.0V程度から-1.5V程度の最低電圧を経て1.7V程度に至るまでの間、抵抗変化層3の抵抗値は低い状態を維持し、1.7V程度のしきい値電圧VH2になったときに急激に上昇する。次に、1.7V程度から2.0V程度の最高電圧を経て0Vに至るまでの間、抵抗変化層3の抵抗値は高い状態を維持する。ここまでが、図8Aにおいて第2サイクルと示した点の軌跡である。さらに、電圧パルスの電圧値が0から-0.7V程度に至るまでの間、抵抗変化層3の抵抗値は高い状態を維持し、-0.7V程度のしきい値電圧VL3になったときに急激に減少する。その後、電圧パルスの電圧値が-0.7V程度から-1.5V程度の最低電圧を経て1.7V程度に至るまでの間、抵抗変化層3の抵抗値は低い状態を維持し、1.7V程度のしきい値電圧VH3になったときに急激に上昇する。次に、1.7V程度から2.0V程度の最高電圧を経て0Vまでの間、抵抗変化層3の抵抗値は高い状態を維持する。ここまでが、図8Aにおいて第3サイクルと示した点の軌跡である。なお、第4サイクルと示した点の軌跡も、この第3サイクルの場合と同様になっている。さらに、抵抗変化素子10から抵抗変化層の厚みを変えて製造した別の抵抗変化素子を用いて同様の実験を行った。別の抵抗変化素子は、抵抗変化層3の厚みが50nm、第1タンタル酸化物層3aの厚みが45nm、第2タンタル酸化物層3bの厚みが5nmである。第1タンタル酸化物層3aの組成は、タンタル酸化物をTaOxと表記したときにx=1.54であり、第2タンタル酸化物層3bの組成は、タンタル酸化物をTaOyと表記したときにy=2.47である。図8Bは、上述した別の抵抗変化素子のヒステリシス特性を示すグラフである。図8Aに示される抵抗変化素子10の特性と比べて、各しきい値電圧の値は異なるが、類似した形状のグラフで表される特性が見られる。発明者らは、図8Aおよび図8Bの結果を含む、複数の実験の結果から、抵抗変化素子のヒステリシス特性には一般に次の性質があることを見出した。i第nnは1以上サイクルにおいて抵抗変化層が低抵抗状態になるしきい値電圧VLnの絶対値は、抵抗変化層が初期抵抗状態にある第1サイクルにおいて最も大きく、第2サイクル以降では小さくなる。ii各サイクルとも、抵抗変化層が高抵抗状態になるしきい値電圧VHnは、そのサイクルで抵抗変化層を低抵抗状態にするために印加した負極性の電圧パルスの最低電圧と比べて、絶対値において等しいか、より大きい。なお、図8Aでは、第1サイクルのしきい値電圧VH1において抵抗変化層の抵抗値が上昇する予兆が見られるものの直ちに高抵抗状態になっていない。このような挙動は、後の考察から、実験回路に直列に挿入された保護抵抗に関係していることが分かった。保護抵抗の値を抵抗変化層の厚みに応じて適切に選択することで、図8Bのようなグラフで表されるヒステリシス特性が得られる。以上の結果から、例えば図8Aのヒステリシス特性に従って、第1書き込み電圧パルスの電圧値Vw1を-3.0V程度のしきい値電圧VL1よりも低い-3.5Vに設定し、第1消去電圧パルスの電圧値Ve1を絶対値においてVw1よりも大きい4.0V程度に設定することにより、第1書き込み過程及び第1消去過程を実行することが可能であることが分かる。また、|VL1|>|VL2|及び|VH1|>|VH2|となることから、|Vw1|>|Vw2|及び|Ve1|>|Ve2|を満たすことを考慮すると、第2書き込み電圧パルスの電圧値Vw2を-0.7V乃至-2.5V程度の範囲内に設定し、第2消去電圧パルスの電圧値Ve2を1.7V乃至3.5V程度の範囲内に設定することが適当であるといえる。そのため、図2を参照しながら上述したように、本実施の形態においては、Vw1及びVw2をそれぞれ-3.0V及び-2.0Vとし、Ve1及びVe2をそれぞれ4.0V及び2.5Vとしている。次に、各電圧パルスの電圧値の大小関係が抵抗変化素子のエンデュランス特性に影響する点について説明する。図9は、|Ve1|>|Ve2|である場合におけるエンデュランス特性の良否を調べた結果を示すグラフである。また、図10は、|Ve1|≦|Ve2|である場合におけるエンデュランス特性の良否を調べた結果を示すグラフである。なお、ここでは、安定した抵抗変化が100回繰り返された場合をエンデュランス特性が良好である○印とし、そうでない場合をエンデュランス特性が不良である×印としている。用いた電圧パルスのパルス幅はいずれも100nsである。図9に示すように、|Ve1|>|Ve2|が成立し、且つ|Vw1|>|Vw2|が成立する場合は、エンデュランス特性が良好となっている。これに対し、図9及び図10に示すように、|Ve1|>|Ve2|及び|Vw1|>|Vw2|の少なくとも何れかが成立しない場合は、エンデュランス特性が不良となっている。本実施の形態の抵抗変化素子10の駆動方法においては、|Ve1|>|Ve2|及び|Vw1|>|Vw2|の何れもが成立する。したがって、上記の実験結果を踏まえると、本実施の形態の駆動方法により、抵抗変化素子10の良好なエンデュランス特性が得られることが分かる。[比較例1]以下、比較例1の抵抗変化素子の駆動方法について説明する。なお、この比較例1の駆動方法で駆動される抵抗変化素子の構成は、前述した抵抗変化素子10と同様であるため、説明を省略する。図11は、第1書き込み電圧パルスの電圧値Vw1及び第2書き込み電圧パルスの電圧値Vw2が-2.0Vと同一であって、且つ第1消去電圧パルスの電圧値Ve1及び第2消去電圧パルスの電圧値Ve2が2.5Vと同一である場合における、比較例1の抵抗変化素子が備える抵抗変化層の抵抗状態の変化を示すグラフである。なお、何れの場合も、パルス幅は100nsとしている。図11に示すように、比較例1においては、抵抗変化層の抵抗値は初期抵抗値のままであり、抵抗状態の変化がみられない。したがって、この比較例1の駆動方法では抵抗変化素子をメモリに用いることはできない。[比較例2]次に、比較例2の抵抗変化素子の駆動方法について説明する。なお、この比較例2のの駆動方法で駆動される抵抗変化素子の構成も、前述した抵抗変化素子10と同様であるため、説明を省略する。図12は、第1書き込み電圧パルスの電圧値Vw1及び第2書き込み電圧パルスの電圧値Vw2が-3.0Vと同一であって、且つ第1消去電圧パルスの電圧値Ve1及び第2消去電圧パルスの電圧値Ve2が4.0Vと同一である場合における、比較例2の抵抗変化素子が備える抵抗変化層の抵抗状態の変化を示すグラフである。なお、何れの場合も、パルス幅は100nsとしている。図12に示すように、比較例2においては、パルス数が10程度までは抵抗変化層の抵抗状態の変化がみられるものの、それ以降は低抵抗状態における抵抗値と高抵抗状態における抵抗値との差が著しく小さくなる場合があり、パルス数が90以降になると当該差が小さい状況が続いている。これらの比較例1及び2から分かるように、|Vw1|=|Vw2|及び|Ve1|=|Ve2|が成立する駆動方法では、抵抗変化素子を安定的に駆動することができない。これに対し、本実施の形態の抵抗変化素子10の駆動方法では、図3に示すように、安定した動作を得ることができる。上述したように、|Vw1|>|Vw2|及び|Ve1|>|Ve2|を満たす駆動方法は、抵抗変化素子10に良好なエンデュランス特性を与えているが、第2書き込み過程と第2消去過程とを多くの回数繰り返すうちに、各々の第2書き込み過程と第2消去過程との後に抵抗変化素子10が取る抵抗値にばらつきが生じる場合がある。発明者らは、そのような抵抗値のばらつきの低減策を検討すべく、第1書き込み電圧パルスのパルス幅tw1と第1消去電圧パルスのパルス幅te1とを変えていくつかの実験を行った。その結果、第1書き込み電圧パルスのパルス幅tw1よりも第1消去電圧パルスのパルス幅te1を大きくすることが、前述した抵抗値のばらつきを低減するために有効であり、好ましくは、第1消去電圧パルスのパルス幅te1が第1書き込み電圧パルスのパルス幅tw1の10倍以上であることが望ましいことを見出した。以下では、実験の内容を説明し、実験の結果から得られた、より安定なエンデュランス特性を実現するための抵抗変化素子の駆動方法について説明する。実験では、まず、4つの抵抗変化素子に、それぞれパルス幅tw1とパルス幅te1との組み合わせが異なる第1書き込み電圧パルスおよび第1消去電圧パルスを与えて第1書き込み過程と第1消去過程とを1回ずつ行った後、第2書き込み過程と第2消去過程とを交互に少なくとも400サイクル行い、各々のサイクルの第2書き込み過程後の低抵抗状態LRにおける抵抗値と、第2消去過程後の高抵抗状態HRにおける抵抗値とを測定した。図13A~図13Dは、それぞれの抵抗変化素子に印加した第1書き込み電圧パルス、第1消去電圧パルス、第2書き込み電圧パルス、および第2消去電圧パルスの波形を模式的に示す図である。詳細には、図13Aでは、tw1とte1とが等しく小さい100nsであり、図13Bでは、tw1が100nsで、te1がそれよりも大きい10μsであり、図13Cでは、tw1が1msで、te1がそれよりも小さい100nsであり、図13Dでは、tw1とte1とが等しく大きい1msである。なお、いずれの場合も、tw1およびte1以外の条件には、前述した実施の形態で説明した好適条件を用いた。すなわち、第1書き込み電圧パルスの電圧値Vw1は-3.0Vであり、第1消去電圧パルスの電圧値Ve1は4.0Vである。また、第2書き込み電圧パルスの電圧値Vw2は-2.0V、パルス幅は100nsであり、第2消去電圧パルスの電圧値Ve2は2.5V、パルス幅は100nsである。実験では、それぞれの抵抗変化素子に、第1書き込み電圧パルスおよび第1消去電圧パルスを1回ずつ印加し、続いて、第2書き込み電圧パルスおよび第2消去電圧パルスを交互に少なくとも400回ずつ印加して、抵抗状態を変化させることを試みた。図14A~図14Dは、それぞれ図13A~図13Dに示した波形の電圧パルスを抵抗変化素子に印加した場合の、抵抗変化素子の抵抗値の変化の一例を示すグラフである。ここで、個々の抵抗値は、抵抗変化素子の抵抗状態を変化させない程度に低い読み出し電圧具体的には0.4Vを印加して抵抗変化素子に流れる電流を測定し、測定された電流から算出した値である。tw1よりもte1が大きい場合図14B、高抵抗状態HRにおける抵抗値のばらつきは、tw1とte1とが等しく小さい場合図14Aのばらつきよりも小さかった。tw1よりもte1が小さい場合図14C、第2消去過程で抵抗値が全く上がらず、抵抗変化素子はメモリとして全く機能しなかった。また、tw1とte1とが等しく大きい場合図14D、第2消去過程での抵抗値の上昇量が小さく、高抵抗状態HRにおける抵抗値と低抵抗状態LRにおける抵抗値との差が小さくなった。図15A~図15Dは、それぞれ図14A~図14Dに示される抵抗値の分布を説明する図であり、第2書き込み過程後の低抵抗状態LRで測定された個々の電流値とその標準偏差値とで表される座標、および第2消去過程後の高抵抗状態HRで測定された個々の電流値とその標準偏差値とで表される座標を、プロットした分布図である。tw1とte1とが等しく小さい場合図15A、高抵抗状態HRにおける電流値の分布幅は24μA2μA~26μAであるのに対し、tw1よりもte1が大きい場合図15B、この分布幅は9μA3μA~12μAに狭まった。しかし、te1とtw1とが等しく大きい場合図15D、この分布幅は16μAまでしか狭まらなかった。この分布幅は抵抗値のばらつきであり、狭いほど抵抗値の再現性がよい繰り返し精度が高いことを意味している。また、tw1とte1とが等しく小さい場合図15A、高抵抗状態HRにおける電流値の最大値と低抵抗状態LRにおける電流値と最小値との差が10μAであるのに対し、tw1よりもte1が大きい場合図15B、この差が20μAに広がった。しかし、te1とtw1とが等しく大きい場合図15D、この差は7μAに狭まってしまった。この差は抵抗状態の弁別窓であり、大きいほど抵抗状態の弁別がしやすくなることを意味している。これらの実験の結果から、抵抗変化素子の高抵抗状態HRにおける抵抗値の分布幅を縮め、かつ、高抵抗状態HRの抵抗値と低抵抗状態LRの抵抗値との差を広げるために、第1消去電圧パルスのパルス幅te1を第1書き込み電圧パルスのパルス幅tw1よりも大きくする駆動方法が有効であることが分かる。そのような駆動方法を用いることによって、抵抗変化素子の抵抗値特に高抵抗状態HRにおける抵抗値のばらつきを抑制し、抵抗変化素子のより安定なエンデュランス特性を実現することができる。発明者らは、さらに、第1消去電圧パルスのパルス幅te1の第1書き込み電圧パルスのパルス幅tw1に対する好適範囲を調べるために、第1書き込み電圧パルスのパルス幅tw1を100nsに固定し、第1消去電圧パルスのパルス幅te1をtw1の1倍100ns、10倍1μs、100倍10μs、10000倍1ms、1000000倍100msとした場合について、それぞれ第2書き込み過程後の低抵抗状態LRにおける電流値、および第2消去過程後の高抵抗状態HRにおける電流値を測定した。図16A~図16Eは、前述した場合のそれぞれにおける抵抗値の分布を説明する図であり、第2書き込み過程後の低抵抗状態LRにおいて測定された電流値、および第2消去過程後の高抵抗状態HRにおいて測定された電流値の分布を、図15A~図15Cと同様の表記にて表した分布図である。なお、比較の便宜のため、図16A、図16Cに、それぞれ図15A、図15Bを再掲している。図16A~図16Eに見られるように、第1消去電圧パルスのパルス幅te1をtw1の10倍1μsとした場合図16B、第2消去過程後の高抵抗状態HRにおける電流値の分布幅は12μA3μA~15μAであり、その分布幅はte1をそれよりも大きくしても顕著には縮まらなかった。また、第1消去電圧パルスのパルス幅te1をtw1の10倍1μsとした場合図16B、高抵抗状態HRにおける電流値の最大値と低抵抗状態LRにおける電流値と最小値との差が19μAであり、その差はte1をそれよりも大きくしても顕著には広がらなかった。これらの実験の結果から、第1消去電圧パルスのパルス幅te1が第1書き込み電圧パルスのパルス幅tw1の10倍以上である駆動方法を用いることによって、抵抗変化素子の抵抗値特に高抵抗状態における抵抗値のばらつきを抑制し、抵抗変化素子のより安定なエンデュランス特性が実現できることが分かる。発明者らは、抵抗変化素子の抵抗値のばらつきを低減するために有効な、別の駆動条件を見出すべく、第2消去電圧パルスのパルス幅te2に対する第1消去電圧パルスのパルス幅te1の大きさを変えていくつかの実験を行った。その結果、第1消去電圧パルスのパルス幅te1を第2消去電圧パルスのパルス幅te2以上とすることによっても、良好なエンデュランス特性が実現できることが分かった。さらに、この実験から、第1消去電圧パルスの電圧値Ve1の絶対値と第2消去電圧パルスの電圧値Ve2の絶対値が等しいにもかかわらず、良好なエンデュランス特性が得られるパルス幅の条件が存在することも分かった。以下では、実験の内容を説明し、実験の結果から得られた、より安定なエンデュランス特性を実現するための抵抗変化素子の駆動方法について説明する。実験は、前述の実験と同様に、4つの抵抗変化素子を用いて行われた。図17は、各抵抗変化素子に印加した第1書き込み電圧パルス、第1消去電圧パルス、第2書き込み電圧パルス、および第2消去電圧パルスの波形を模式的に示す図である。詳細には、第2消去電圧パルスのパルス幅te2を100nsに固定し、第1消去電圧パルスのパルス幅te1をte2の1倍100ns、10倍1μs、100倍10μs、10000倍1msとした各異なる波形の電圧パルスをそれぞれ対応する抵抗変化素子に印加し、第2書き込み過程後の低抵抗状態LRにおける電流値、および第2消去過程後の高抵抗状態HRにおける電流値を測定した。なお、いずれの場合も、te1およびte2以外の条件は、第1書き込み電圧パルスの電圧値Vw1は-3.0V、パルス幅は100nsであり、第1消去電圧パルスの電圧値Ve1は2.5Vである。また、第2書き込み電圧パルスの電圧値Vw2は-2.0V、パルス幅は100nsであり、第2消去電圧パルスの電圧値Ve2は2.5Vである。図18A~図18Dは、各波形の電圧パルスを抵抗変化素子に印加した場合に得られた抵抗値の分布を説明する図であり、第2書き込み過程後の低抵抗状態LRで測定された個々の電流値とその標準偏差値とで表される座標、および第2消去過程後の高抵抗状態HRで測定された個々の電流値とその標準偏差値とで表される座標を、プロットした分布図である。図18B~図18Dに見られるように、いずれの場合も、高抵抗状態HRにおける電流値の分布の上限は高々15μA程度に抑えられ、また、高抵抗状態HRにおける電流値の最大値と低抵抗状態LRにおける電流値と最小値との差すなわち、抵抗状態を弁別するためのウィンドウは、23μA図18Bから19μA図18Dと広く確保されているが、図18Aは、高抵抗状態HRにおける電流値の最大値が低抵抗状態LRにおける電流値の最小値の分布の下限を上回り、ウィンドウが無い状態である。これらの実験の結果から、抵抗変化素子の高抵抗状態HRにおける抵抗値の分布幅を縮め、かつ、高抵抗状態HRの抵抗値と低抵抗状態LRの抵抗値との差を広げるために、第1消去電圧パルスのパルス幅te1を第2消去電圧パルスのパルス幅te2より大きくする駆動方法が有効であることが分かる。そのような駆動方法を用いることによって、抵抗変化素子の抵抗値特に高抵抗状態HRにおける抵抗値のばらつきを抑制し、抵抗変化素子のより安定なエンデュランス特性を実現することができる。実施の形態2実施の形態2は、実施の形態1において説明した抵抗変化素子を備える不揮発性記憶装置である。以下、この不揮発性記憶装置の構成及び動作について説明する。[不揮発性記憶装置の構成]図19は、本発明の実施の形態2の不揮発性記憶装置の構成の一例を示すブロック図である。図19に示すように、不揮発性記憶装置200は、抵抗変化素子を具備するメモリアレイ201と、アドレスバッファ202と、制御部203と、行デコーダ204と、ワード線ドライバ205と、列デコーダ206と、ビット線/プレート線ドライバ207とを備えている。ここで、制御部203と、ワード線ドライバ205と、ビット線/プレート線ドライバ207とを、駆動部208と総称する。メモリアレイ201は、図19に示すように、縦方向に延びる2本のワード線W201、W202と、当該ワード線W201、W202と交差して横方向に延びる2本のビット線B201、B202と、当該ビット線B201、B202に一対一で対応して設けられる横方向に延びる2本のプレート線P201、P202と、ワード線W201、W202及びビット線B201、B202との各交差点に対応してマトリクス状に設けられた4個のトランジスタT211、T212、T221、T222と、当該4個のトランジスタT211、T212、T221、T222に一対一で対応してマトリクス状に設けられたメモリセルMC211、MC212、MC221、MC222と、を具備している。なお、これらの各構成要素の個数または本数は上記のものに限定されるわけではない。例えば、メモリアレイ201は上記のように4個のメモリセルを具備しているが、これは一例であり、5個以上のメモリセルを具備する構成であってもよい。上述したメモリセルMC211、MC212、MC221、MC222は、実施の形態1において図4を参照して説明した素子に相当する。図4を併せて参照しながらメモリアレイ201の構成についてさらに説明すると、トランジスタT211及びメモリセルMC211は、ビット線B201とプレート線P201との間に設けられており、トランジスタT211のソースとメモリセルMC211の第1端子11とが接続されるべく直列に並んでいる。より詳しくは、トランジスタT211は、ビット線B201とメモリセルMC211との間で、ビット線B201及びメモリセルMC211と接続されており、メモリセルMC211は、トランジスタT211とプレート線P201との間で、トランジスタT211及びプレート線P201と接続されている。また、トランジスタT211のゲートはワード線W201に接続されている。なお、他の3個のトランジスタT212、T221、T222及びこれらのトランジスタT212、T221、T222と直列に配置される3個のメモリセルMC212、MC221、MC222の接続状態は、トランジスタT211及びメモリセルMC211の場合と同様であるので、説明を省略する。以上の構成により、トランジスタT211、T212、T221、T222のそれぞれのゲートに、ワード線W201、W202を介して所定の電圧活性化電圧が供給されると、トランジスタT211、T212、T221、T222のドレイン及びソース間が導通することになる。アドレスバッファ202は、外部回路図示せずからアドレス信号ADDRESSを受け取り、このアドレス信号ADDRESSに基づいて行アドレス信号ROWを行デコーダ204に出力するとともに、列アドレス信号COLUMNを列デコーダ206に出力する。ここで、アドレス信号ADDRESSは、メモリセルMC211、MC212、MC221、MC222のうちの選択されるメモリセルのアドレスを示す信号である。また、行アドレス信号ROWは、アドレス信号ADDRESSに示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号COLUMNは、同じく列のアドレスを示す信号である。制御部203は、外部回路から受け取ったモード選択信号MODEに応じて、記憶モード、リセットモード、及び再生モードのうちのいずれか1つのモードを選択する。記憶モードにおいて、制御部203は、外部回路から受け取った入力データDinに応じて、記憶電圧印加を指示する制御信号CONTをビット線/プレート線ドライバ207に出力する。また、再生モードの場合、制御部203は、再生電圧印加を指示する制御信号CONTをビット線/プレート線ドライバ207に出力する。この再生モードでは、制御部203はさらに、ビット線/プレート線ドライバ207から出力される信号IREADを受け取り、この信号IREADに応じたビット値を示す出力データDoutを外部回路へ出力する。この信号IREADは、再生モードのときにプレート線P201、P202を流れる電流の電流値を示す信号である。さらに、リセットモードにおいて、制御部203は、リセット電圧印加を指示する制御信号CONTをビット線/プレート線ドライバ207に出力する。行デコーダ204は、アドレスバッファ202から出力された行アドレス信号ROWを受け取り、この行アドレス信号ROWに応じて、2本のワード線W201、W202のうちの何れか一方を選択する。ワード線ドライバ205は、行デコーダ204の出力信号に基づいて、行デコーダ204によって選択されたワード線に活性化電圧を印加する。列デコーダ206は、アドレスバッファ202から出力された列アドレス信号COLUMNを受け取り、この列アドレス信号COLUMNに応じて、2本のビット線B201、B202のうちの何れか一方を選択するとともに、2本のプレート線P201、P202のうちの何れか一方を選択する。ビット線/プレート線ドライバ207は、制御部203から記憶電圧印加を指示する制御信号CONTを受け取ると、列デコーダ206の出力信号に基づいて、列デコーダ206によって選択されたビット線に記憶電圧VWRITEを印加するとともに、同じく選択されたプレート線を接地状態にする。また、ビット線/プレート線ドライバ207は、制御部203から再生電圧印加を指示する制御信号CONTを受け取ると、列デコーダ206の出力信号に基づいて、列デコーダ206によって選択されたビット線に再生電圧VREADを印加するとともに、同じく選択されたプレート線を接地状態にする。その後、ビット線/プレート線ドライバ207は、そのプレート線を流れる電流の電流値を示す信号IREADを制御部203に出力する。また、ビット線/プレート線ドライバ207は、制御部203からリセット電圧印加を指示する制御信号CONTを受け取ると、列デコーダ206の出力信号に基づいて、列デコーダ206によって選択されたビット線にリセット電圧VRESETを印加するとともに、同じく選択されたプレート線を接地状態にする。ここで、実施の形態1で説明した駆動方法を実現するために、例えば、記憶電圧VWRITEの電圧値は、例えば、第1書き込み過程においては-3.5Vに、第2書き込み過程においては-2.5Vにそれぞれ設定され、そのパルス幅が100nsに設定される。また、再生電圧VREADの電圧値は、例えば0.4Vに設定される。さらに、リセット電圧VRESETの電圧値は、例えば、第1消去過程においては4.0Vに、第2消去過程においては2.5Vにそれぞれ設定され、そのパルス幅は、第1消去過程においては10μsに設定され、第2消去過程においては100nsに設定される。なお、第1消去過程におけるパルス幅は、第1書き込み過程におけるパルス幅よりも大きく設定され、好ましくは、第1書き込み過程におけるパルス幅の10倍以上に設定される。また、別の好適な駆動条件においては、例えば、記憶電圧VWRITEの電圧値は、第1書き込み過程においては-3.0Vに、第2書き込み過程においては-2.0Vにそれぞれ設定され、そのパルス幅が100nsに設定される。また、再生電圧VREADの電圧値は、例えば0.4Vに設定される。さらに、リセット電圧VRESETの電圧値は、例えば、第1消去過程においては2.5Vに、第2消去過程においては2.5Vにそれぞれ設定され、そのパルス幅は、第1消去過程においては10μsに設定され、第2消去過程においては100nsに設定される。なお、第1消去過程におけるパルス幅は、第2消去過程におけるパルス幅よりも大きく設定され、好ましくは、第2消去過程におけるパルス幅の10倍以上に設定される。このような電圧値およびパルス幅が異なる複数の電圧パルスは、例えば、複数種の電圧を複数種のパルス幅で生成可能な電圧発生回路図示省略を用いて生成される。どの電圧値の電圧パルスをどのパルス幅で生成するかを決定する方法の一例が、以下の動作例で詳細に説明される。[不揮発性記憶装置の動作]以下、上述したように構成される不揮発性記憶装置200の動作例を、上記の記憶モードメモリセルに入力データDinを書き込むモード、リセットモードメモリセルに書き込まれたデータをリセットするモード、及び再生モードメモリセルに書き込まれたデータを出力データDoutとして出力再生するモードの各モードに分けて説明する。ここで、上記の第1書き込み過程及び第2書き込み過程は記憶モードにおいて実行され、第1消去過程及び第2消去過程はリセットモードにおいて実行される。なお、説明の便宜上、モード選択信号MODEには、記憶モードにおいて上記の第1書き込み過程及び第2書き込み過程のいずれを実行するかを指定し、かつリセットモードにおいて上記の第1消去過程及び第2消去過程のいずれを実行するかを指定する情報が含まれているものとする。すなわち、制御部203は、モード選択信号MODEを介して、外部回路から、第1書き込み過程、第2書き込み過程、第1消去過程、第2消去過程のうちのいずれを実行すべきかを指定される。また、アドレス信号ADDRESSは、メモリセルMC211のアドレスを示す信号であるものとする。記憶モード制御部203は、外部回路から入力データDinを受け取る。ここで、制御部203は、この入力データDinが1である場合に、記憶電圧印加を示す制御信号CONTをビット線/プレート線ドライバ207に出力する。一方、制御部203は、入力データDinが0である場合には制御信号CONTを出力しない。記憶電圧印加を示す制御信号CONTには、モード選択信号MODEの指定に応じて、上記の第1書き込み電圧パルスおよび第2書き込み電圧パルスのうちの何れをメモリセルに印加すべきかを示す情報が含まれる。ビット線/プレート線ドライバ207は、制御部203から記憶電圧印加を示す制御信号CONTを受け取ると、列デコーダ206によって選択されたビット線B201に記憶電圧VWRITEを印加する。また、ビット線/プレート線ドライバ207は、列デコーダ206によって選択されたプレート線P201を接地状態にする。このとき、行デコーダ204によって選択されたワード線W201には、ワード線ドライバ205によって活性化電圧が印加されている。そのため、トランジスタT211のドレイン及びソース間が導通状態となっている。このため、第1書き込み過程においては、記憶電圧VWRITEとして、電圧値が-3.5Vでパルス幅が100nsの第1書き込み電圧パルスが、メモリセルMC211に印加される。また、第2書き込み過程においては、記憶電圧VWRITEとして、電圧値が-2.5Vでパルス幅が100nsの第2書き込み電圧パルスが、メモリセルMC211に印加される。これにより、メモリセルMC211は、高抵抗状態から低抵抗状態へと変化する。他方、メモリセルMC221、MC222には書き込み電圧パルスは印加されず、且つメモリセルMC212と直列接続されたトランジスタT212のゲートには活性化電圧が印加されないため、メモリセルMC212、MC221、MC222の抵抗状態は変化しない。このようにして、メモリセルMC211のみを低抵抗状態へ変化させることができ、これにより、メモリセルMC211に、低抵抗状態に対応する1を示す1ビットデータが書き込まれる1ビットデータが記憶される。なお、メモリセルMC211への書き込みが完了すると、アドレスバッファ202に新たなアドレス信号ADDRESSが入力され、上記の不揮発性記憶装置200の記憶モードにおける動作が、メモリセルMC211以外のメモリセルに対して繰り返される。再生モード制御部203は、再生電圧印加を指示する制御信号CONTをビット線/プレート線ドライバ207に出力する。ビット線/プレート線ドライバ207は、制御部203から再生電圧印加を指示する制御信号CONTを受け取ると、列デコーダ206によって選択されたビット線B201に再生電圧VREADを印加する。また、ビット線/プレート線ドライバ207は、列デコーダ206によって選択されたプレート線P201を接地状態にする。このとき、行デコーダ204によって選択されたワード線W201には、ワード線ドライバ205によって活性化電圧が印加されている。そのため、トランジスタT211のドレイン及びソース間が導通状態となっている。このため、再生電圧VREADとして、0.4Vの電圧が、メモリセルMC211に印加される。これにより、メモリセルMC211の抵抗値に応じた電流値を示す電流が、メモリセルMC212を介して、プレート線P201に流れ込む。なお、メモリセルMC221、MC222には測定電圧が印加されず、且つメモリセルMC212と特列接続されたトランジスタT212のゲートには活性化電圧が印加されないため、メモリセルMC212、MC221、MC222には上記電流が流れない。次に、ビット線/プレート線ドライバ207は、プレート線P201を流れる電流の電流値を測定し、その測定値を示す信号IREADを制御部203に出力する。制御部203は、その信号IREADに示された電流値に応じた出力データDoutを外部へ出力する。例えば、信号IREADに示された電流値が、メモリセルMC211が低抵抗状態のときに流れる電流の電流値に相当する場合、制御部203は、1を示す出力データDoutを出力する。このようにして、メモリセルMC211のみにメモリセルMC211の抵抗値に応じた電流が流れ、当該電流がプレート線P201に流出される。これにより、メモリセルMC211から1を示す1ビットデータが読み出される1ビットデータが再生される。なお、メモリセルMC211からの読み出しが完了すると、アドレスバッファ202に新たなアドレス信号ADDRESSが入力され、上記の不揮発性記憶装置200の再生モードにおける動作が、メモリセルMC211以外のメモリセルに対して繰り返される。リセットモード制御部203は、リセット電圧印加を示す制御信号CONTをビット線/プレート線ドライバ207に出力する。リセット電圧印加を示す制御信号CONTには、モード選択信号MODEの指定に応じて、上記の第1消去電圧パルスおよび第2消去電圧パルスのうちの何れをメモリセルに印加すべきかを示す情報が含まれる。前述したように、第1消去電圧パルスのパルス幅は、第1書き込み電圧パルスのパルス幅よりも大きく、好ましくは、10倍以上である。ビット線/プレート線ドライバ207は、制御部203からリセット電圧印加を示す制御信号CONTを受け取ると、列デコーダ206によって選択されたビット線B201にリセット電圧VRESETを印加する。また、ビット線/プレート線ドライバ207は、列デコーダ206によって選択されたプレート線P201を接地状態にする。このとき、行デコーダ204によって選択されたワード線W201には、ワード線ドライバ205によって活性化電圧が印加されている。そのため、トランジスタT211のドレイン及びソース間が導通状態となっている。このため、第1消去過程においては、リセット電圧VRESETとして、電圧値が4.0Vでパルス幅が10μsの第1消去電圧パルスが、メモリセルMC211に印加される。また、第2消去過程においては、リセット電圧VRESETとして、電圧値が2.5Vでパルス幅が100nsの第2消去電圧パルスが、メモリセルMC211に印加される。これにより、メモリセルMC211は、低抵抗状態から高抵抗状態へと変化する。他方、メモリセルMC221、MC222には消去電圧パルスは印加されず、且つメモリセルMC212と直列接続されたトランジスタT212のゲートには活性化電圧が印加されないため、メモリセルMC212、MC221、MC222の抵抗状態は変化しない。このようにして、メモリセルMC211のみを高抵抗状態へ変化させることができる。これにより、メモリセルMC211に記憶された低抵抗状態に対応する1を示す1ビットデータが、高抵抗状態に対応する0にリセットされる。なお、メモリセルMC211のリセットが完了すると、アドレスバッファ202に新たなアドレス信号ADDRESSが入力され、上記の不揮発性記憶装置200のリセットモードにおける動作が、メモリセルMC211以外のメモリセルに対して繰り返される。以上のように、不揮発性記憶装置200は、記憶モードにおいて、第1書き込み電圧パルスの電圧値の絶対値を第2書き込み電圧パルスの電圧値の絶対値よりも大きくしている。また、リセットモードにおいて、第1消去電圧パルスの電圧値の絶対値を第2消去電圧パルスの電圧値の絶対値よりも大きく、かつ第1消去電圧パルスのパルス幅を第1書き込み電圧パルスのパルス幅よりも大きくしている。これにより、安定した動作及び良好なエンデュランス特性を実現することができる。また、別の構成として、不揮発性記憶装置が、初期処理としての第1書き込み過程および第1消去過程を、全てのメモリセルに対して自律的に実行してもよい。そのような不揮発性記憶装置では、例えば、制御部に、初期処理済みか否かを示すフラグレジスタと、全てのメモリセルを順次指定できるアドレスカウンタとが追加されてもよい図示省略。制御部は、アドレスカウンタで順次指定される全てのメモリセルに対して第1書き込み過程および第1消去過程を実行し終えた後、フラグレジスタの値を初期処理済みに更新し、その後、外部回路からのアクセスに応じて、第2書き込み過程および第2消去過程を実行する。実施の形態3実施の形態3は、実施の形態1において説明した抵抗変化素子を備えるクロスポイント型の不揮発性記憶装置である。ここで、クロスポイント型の不揮発性記憶装置とは、ワード線とビット線との交点立体交差点にアクティブ層を介在させた態様の記憶装置である。以下、この実施の形態3の不揮発性記憶装置の構成及び動作について説明する。[不揮発性記憶装置の構成]図20は、本発明の実施の形態3の不揮発性記憶装置の構成の一例を示すブロック図である。図20に示すように、クロスポイント型の不揮発性記憶装置100は、抵抗変化素子を具備するメモリアレイ101と、アドレスバッファ102と、制御部103と、行デコーダ104と、ワード線ドライバ105と、列デコーダ106と、ビット線ドライバ107とを備えている。ここで、制御部103と、ワード線ドライバ105と、ビット線ドライバ107とを、駆動部108と総称する。メモリアレイ101は、図20に示すように、互いに平行にして縦方向に延びるように形成された複数のワード線W101、W102、W103、...と、これらのワード線W101、W102、W103、...と交差し、互いに平行にして横方向に延びるように形成された複数のビット線B101、B102、B103、...とを具備している。ここで、ワード線W101、W102、W103、...は、基板図示せずの主面に平行な第1の平面内において形成されており、ビット線B101、B102、B103、...は、その第1の平面より上方に位置し且つ第1の平面に実質的に平行な第2の平面内において形成されている。そのため、ワード線W101、W102、W103、...とビット線B101、B102、B103、...とは立体交差しており、その立体交差点に対応して、複数のメモリセルMC111、MC112、MC113、MC121、MC122、MC123、MC131、MC132、MC133、...以下、メモリセルMC111、MC112、...と表すが設けられている。個々のメモリセルMCは、直列に接続された抵抗変化素子と、例えば双方向ダイオードで構成される電流制御素子D111、D112、D113、D121、D122、D123、D131、D132、D133、...とを具備しており、当該抵抗変化素子はビット線B101、B102、B103、...と、電流制御素子は抵抗変化素子及びワード線W101、W102、W103...とそれぞれ接続されている。なお、この抵抗変化素子として、実施の形態1の抵抗変化素子10を用いることができる。アドレスバッファ102は、外部回路図示せずからアドレス信号ADDRESSを受け取り、このアドレス信号ADDRESSに基づいて行アドレス信号ROWを行デコーダ104に出力するとともに、列アドレス信号COLUMNを列デコーダ106に出力する。ここで、アドレス信号ADDRESSは、メモリセルMC112、MC121、...のうちの選択されるメモリセルのアドレスを示す信号である。また、行アドレス信号ROWは、アドレス信号ADDRESSに示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号COLUMNは、同じく列のアドレスを示す信号である。制御部103は、外部回路から受け取ったモード選択信号MODEに応じて、書き込みモード上記の第1及び第2書き込み過程並びに第1及び第2消去過程に該当及び読み出しモードのうちのいずれか1つのモードを選択する。書き込みモードにおいて、制御部103は、外部回路から受け取った入力データDinに応じて、書き込み電圧パルスまたは消去電圧パルスをワード線ドライバ105に出力する。また、読み出しモードの場合、制御部103は、読み出し再生電圧をワード線ドライバ105に出力する。この読み出しモードでは、制御部103はさらに、ワード線ドライバ105から出力される信号IREADを受け取り、この信号IREADに応じたビット値を示す出力データDoutを外部回路へ出力する。この信号IREADは、読み出しモードのときにワード線W101、W102、W103、...を流れる電流の電流値を示す信号である。行デコーダ104は、アドレスバッファ102から出力された行アドレス信号ROWを受け取り、この行アドレス信号ROWに応じて、ワード線W101、W102、W103、...のうちの何れか一つを選択する。ワード線ドライバ105は、行デコーダ104の出力信号に基づいて、行デコーダ104によって選択されたワード線に活性化電圧を印加する。列デコーダ106は、アドレスバッファ102から出力された列アドレス信号COLUMNを受け取り、この列アドレス信号COLUMNに応じて、ビット線B101、B102、B103、...のうちの何れか一つを選択する。ビット線ドライバ107は、列デコーダ106の出力信号に基づいて、列デコーダ106によって選択されたビット線を接地状態にする。なお、本実施の形態は、1層型のクロスポイント型記憶装置であるが、メモリアレイを積層することにより積層型のクロスポイント型記憶装置としてもよい。また、抵抗変化素子と電流制御素子とは、その位置関係が入れ替わっていてもよい。すなわち、ワード線が抵抗変化素子に、ビット線が電流制御素子にそれぞれ接続されていてもよい。さらに、ビット線及びワード線のうちのいずれか一方または両方が抵抗変化素子へ電力を供給する構成であってもよい。すなわち、ビット線及びワード線のいずれか一方を接地し、他方から抵抗変化素子に電源電圧を印加して電力を供給してもよく、また、ビット線及びワード線の両方にそれぞれ接地電圧と異なる電源電圧を印加し、これらビット線とワード線との間に設けられる所定の電圧差にて抵抗変化素子に電力を供給してもよい。[不揮発性記憶装置の動作]以下、上述したように構成される不揮発性記憶装置100の動作例を、上記の書き込みモード及び読み出しモードの各モードに分けて説明する。なお、ビット線及びワード線を選択する方法、並びに電圧パルスを印加する方法などについては、周知のものが利用可能であるため、詳細な説明を省略する。また、説明の便宜上、モード選択信号MODEには、書き込みモードが上記の第1書き込み過程、第2書き込み過程、第1消去過程、及び第2消去過程のいずれに該当するかを指定する情報が含まれているものとする。制御部103は、モード選択信号MODEを介して、外部回路から、第1書き込み過程、第2書き込み過程、第1消去過程、第2消去過程のうちのいずれを実行すべきかを指定される。以下では、メモリセルMC122に対して書き込み/読み出しを行う場合を例にして説明する。書き込みモードメモリセルMC122に1を表す1ビットデータを書き込む記憶する場合、ビット線ドライバ107によりビット線B102が接地され、ワード線ドライバ105によりワード線W102と制御部103とが電気的に接続される。そして、制御部103により、ワード線W102に書き込み電圧パルスが印加される。ここで、実施の形態1で説明した駆動方法を実現するために、例えば、書き込み電圧パルスの電圧値は、モード選択信号MODEの指定に応じて、第1書き込み過程においては-3.5Vに、第2書き込み過程においては-2.5Vにそれぞれ設定される。また、書き込み電圧パルスのパルス幅は、第1書き込み過程および第2書き込み過程の何れにおいても100nsに設定される。また、別の好適な駆動条件においては、書き込み電圧パルスの電圧値は、第1書き込み過程においては-3.0Vに、第2書き込み過程においては-2.0Vにそれぞれ設定され、パルス幅は何れも100nsに設定される。以上のような動作により、メモリセルMC122の抵抗変化素子には書き込み電圧パルスが印加されるので、メモリセルMC122の抵抗変化素子は、1に対応する低抵抗状態になる。他方、メモリセルMC122に0を表す1ビットデータを書き込む記憶する場合には、ビット線ドライバ107によりビット線B102が接地され、ワード線ドライバ105によりワード線W102と制御部103とが電気的に接続される。そして、制御部103により、ワード線W102に消去電圧パルスが印加される。ここで、実施の形態1で説明した駆動方法を実現するために、例えば、消去電圧パルスの電圧値は、モード選択信号MODEの指定に応じて、第1消去過程においては4.0Vに、第2消去過程においては2.5Vにそれぞれ設定される。また、消去電圧パルスのパルス幅は、第1消去過程においては10μsに設定され、第2消去過程においては100nsに設定される。なお、第1消去過程における消去電圧パルスのパルス幅は、第1書き込み過程における書き込み電圧パルスのパルス幅よりも大きく設定され、好ましくは、第1書き込み過程における書き込み電圧パルスのパルス幅の10倍以上に設定される。また、別の好適な駆動条件においては、消去電圧パルスの電圧値は第1消去過程においては2.5Vに、第2消去過程においては2.5Vにそれぞれ設定される。また、消去電圧パルスのパルス幅は、第1消去過程においては10μsに設定され、第2消去過程においては100nsに設定される。なお、第1消去過程における消去電圧パルスのパルス幅は、第2消去過程における消去電圧パルスのパルス幅よりも大きく設定され、好ましくは、第2消去過程における消去電圧パルスのパルス幅の10倍以上に設定される。以上のような動作により、メモリセルMC122の抵抗変化素子には書き込み電圧パルスが印加されるので、メモリセルMC122の抵抗変化層は、0に対応する高抵抗状態になる。読み出しモードメモリセルMC122に書き込まれているデータを読み出す場合、ビット線ドライバ107によりビット線B102が接地され、ワード線ドライバ105によりワード線W102と制御部103とが電気的に接続される。そして、制御部103により、ワード線W102に読出電圧が印加される。ここで、読出電圧の電圧値は0.4Vに設定される。メモリセルMC122に読出電圧が印加されると、メモリセルMC122の抵抗変化層の抵抗値に応じた電流値を有する電流がビット線B102とワード線W102との間に流れる。制御部103は、この電流の電流値を検知し、その電流値と読出電圧とに基づいてメモリセルMC122の抵抗状態を検出する。メモリセルMC122の抵抗変化層が低抵抗状態であれば、メモリセルMC122に書き込まれているデータが1であることが分かる。他方、高抵抗状態であれば、メモリセルMC122に書き込まれているデータが0であることが分かる。以上のように、不揮発性記憶装置100は、書き込みモードにおいて、第1書き込み電圧パルスの電圧値の絶対値を第2書き込み電圧パルスの電圧値の絶対値よりも大きくし、且つ、第1消去電圧パルスの電圧値の絶対値を第2消去電圧パルスの電圧値の絶対値よりも大きくしている。これにより、安定した動作及び良好なエンデュランス特性を実現することができる。なお、本実施の形態の不揮発性記憶装置においても、前述の実施の形態の不揮発性記憶装置について行った説明と同様にして、初期処理としての第1書き込み過程および第1消去過程を、全てのメモリセルに対して自律的に実行してもよい。その他の実施の形態上記の実施の形態で説明した抵抗変化素子の駆動方法、およびそのような駆動方法を実行する不揮発性記憶装置においても、極めて稀に、第2書き込み過程または第2消去過程における書き込みに失敗するつまり、抵抗変化層が所望の抵抗状態に変化しない場合がある。そのような書き込みの失敗は、電圧パルスの印加後に抵抗変化素子が所望の抵抗状態になっているか例えば、第2書き込み過程の後であれば低抵抗状態になっているかを検証するベリファイ過程を実行することで検出される。詳細は省略するが、別の実験の結果から、そのような失敗が検出された場合に、前述した第1書き込み過程における第1書き込み電圧パルスと同じ条件の回復書き込み電圧パルスを印加する回復書き込み過程と、前述した第1消去過程における第1消去電圧パルスと同じ条件の回復消去電圧パルスを印加する回復消去過程とをこの順に実行することによって、良好な抵抗変化特性を回復できることが分かっている。ここで、回復書き込み電圧パルスおよび回復消去電圧パルスの条件とは、具体的に、回復書き込み電圧パルスの電圧値をVw3、パルス幅をtw3とし、回復消去電圧パルスの電圧値をVe3、パルス幅をte3とし、第2書き込み電圧パルスの電圧値をVw2とし、第2回復消去電圧パルスの電圧値をVe2とした場合に、|Vw3|>|Vw2|、|Ve3|>|Ve2|、かつtw3<te3である。したがって、第2書き込み過程および第2消去過程の少なくとも一方において、所望の抵抗状態に変化させることに失敗した場合に、上記の条件を満たす回復書き込み電圧パルスを用いた回復書き込み過程と、上記の条件を満たす回復消去電圧パルスを用いた回復消去過程とをこの順に行う抵抗変化素子の駆動方法、およびそのような駆動方法を実行する不揮発性記憶装置も本発明に含まれる。また、上記の各実施の形態において、抵抗変化層はタンタル酸化物の積層構造で構成されていたが、本発明はこれに限定されるわけではなく、酸素不足型の遷移金属酸化物の積層構造により構成されていればよい。例えば、ハフニウムHf酸化物の積層構造またはジルコニウムZr酸化物の積層構造などであってもよい。ハフニウム酸化物の積層構造を採用する場合は、第1ハフニウム酸化物の組成をHfOxとし、第2ハフニウム酸化物の組成をHfOyとすると、第1、第2ハフニウム酸化物ともに化学量論組成に対して酸素不足型の組成とし、xが0.9以上1.6以下程度であって、yが1.89以上1.97以下程度であることが好ましい。また、第2ハフニウム酸化物の膜厚は、3~4nmが好ましい。また、ジルコニウム酸化物の積層構造を採用する場合は、第1ジルコニウム酸化物の組成をZrOxとし、第2ジルコニウム酸化物の組成をZrOyとすると、第1、第2ジルコニウム酸化物ともに化学量論組成に対して酸素不足型の組成とし、xが0.9以上1.4以下程度であって、yが1.8以上2以下程度であることが好ましい。また、第2ジルコニウム酸化物の膜厚は、1~5nmが好ましい。上記の酸素不足型ハフニウム酸化物および酸素不足型ジルコニウム酸化物は、上述した実施形態にて説明した酸素不足型タンタル酸化物と同様の製造方法で作成することができる。また、抵抗変化層を構成する遷移金属としては、その他の材料として、チタンTi、ニオブNb、タングステンW等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。さらに、図1において、積層構造にて構成された抵抗変化層3は、第1の遷移金属酸化物層3aを構成する第1の遷移金属と、第2の遷移金属酸化物層3bを構成する第2の遷移金属とは、異なる材料を用いてもよい。この場合、第2の遷移金属酸化物層3bは、第1の遷移金属酸化物層3aよりも酸素不足度が小さい、つまり抵抗が高い方が好ましい。このような構成とすることにより、抵抗変化時に上部電極4及び下部電極2間に印加された電圧は、第2の遷移金属酸化物層3bにより多くの電圧が分配され、第2の遷移金属酸化物層3b中で発生する酸化還元反応をより起こしやすくすることができる。また、第1の遷移金属と第2の遷移金属とが互いに異なる材料を用いる場合、第2の遷移金属の標準電極電位は、第1の遷移金属の標準電極電位より小さい方が好ましい。例えば、第1の遷移金属酸化物層3aに、酸素不足型のタンタル酸化物を用い、第2の遷移金属酸化物層3bにTiO2を用いることにより、安定した抵抗変化動作が得られる。チタン標準電極電位=-1.63eVはタンタル標準電極電位=-0.6eVより標準電極電位が低い材料である。標準電極電位は、その値が大きいほど酸化しにくい特性を表す。第2の遷移金属酸化物層3bに第1の遷移金属酸化物層3aより標準電極電位が小さい金属の酸化物を配置することにより、第2の遷移金属酸化物層3b中でより酸化還元反応が発生しやすくなる。上記の各材料の積層構造の抵抗変化膜における抵抗変化現象は、いずれも抵抗が高い第2の遷移金属酸化物層3b中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。また、上部電極4は、例えば、白金Pt、イリジウムIrなど、第2の遷移金属酸化物層3bを構成する遷移金属及び下部電極2と比べて、標準電極電位がより高い材料で構成する。このような構成とすることにより、上部電極4と第2の遷移金属酸化物層3bの界面近傍の第2の遷移金属酸化物層3b中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。なお、遷移金属酸化物の組成は、オージェ電子分光分析法AES:AugerElectronSpectroscopy、X線光電子分光法XPS:X-rayPhotoelectronSpectroscopy、あるいはラザフォード後方散乱分析RBS:RutherfordBackscatteringSpectrometry等を用いることにより分析できるが、組成の絶対値をもっとも正確に分析できる手法は、RBS法である。上記のハフニウム酸化物やジルコニウム酸化物においても、各遷移金属酸化物の組成分析は、RBS法を用いて行った。