"基板の厚さ方向に貫通する貫通電極構造を形成する工程と、前記基板の一方の主面に露出した前記貫通電極構造の第1の表面に、水素プラズマ処理を施す工程と、前記基板の他方の主面に露出した前記貫通電極構造の第2の表面に、半田膜を形成する工程と、を有する半導体装置の製造方法。前記第1の表面がニッケル若しくは銅を含む金属である請求項1に記載の半導体装置の製造方法。前記半田膜は、スズを含む合金である請求項1又は2に記載の半導体装置の製造方法。前記半田膜は、スズと銀の合金である請求項3に記載の半導体装置の製造方法。前記水素プラズマ処理は、前記第2の表面に半田膜を形成した後、前記第1の表面に実施される請求項1ないし4のいずれか1項に記載の半導体装置の製造方法。前記水素プラズマ処理は、前記第2の表面に半田膜を形成した後、前記第1の表面と前記第2の表面に形成された半田膜に実施される請求項1ないし4のいずれか1項に記載の半導体装置の製造方法。前記貫通電極構造を形成する工程は、前記基板を厚さ方向に貫通する導体プラグを形成する工程と、前記基板の一主面上に形成される層間絶縁膜中に前記導体プラグと接続する配線構造を形成する工程と、前記配線構造に接続され、前記一主面側に露出する外部端子を形成する工程とを含む請求項1ないし6のいずれか1項に記載の半導体装置の製造方法。前記導体プラグを形成する工程は、前記一主面側に露出する外部端子と対向する他の主面側において、他の主面側に露出する外部端子と前記導体プラグを一体に形成する工程を有する請求項7に記載の半導体装置の製造方法。厚さ方向に貫通する第1の貫通電極構造を備えた第1の基板であって、該第1の基板の一方の主面に露出する前記第1の貫通電極構造の水素プラズマ処理された第1の表面と、厚さ方向に貫通する第2の貫通電極構造を備えた第2の基板であって、該第2の基板の一方の主面に露出する前記第2の貫通電極構造の第2の表面に形成された半田膜とを接触させるようにして積層する工程と、加熱により前記半田膜を溶融させて、前記第1の貫通電極構造の第1の表面と前記第2の貫通電極構造の第2の表面とを接合する工程と、を有することを特徴とする半導体装置の製造方法。前記水素プラズマ処理された第1の表面がニッケル若しくは銅を含む金属である請求項8に記載の半導体装置の製造方法。前記半田膜は、スズを含む合金である請求項8又は9に記載の半導体装置の製造方法。前記半田膜は、スズと銀の合金である請求項11に記載の半導体装置の製造方法。厚さ方向に貫通する第1の貫通電極構造を備える第1の基板と、前記第1の基板上に配置され、厚さ方向に貫通する第2の貫通電極構造を備える第2の基板と、前記第1の貫通電極構造のうち前記第2の基板と対向する第1の表面と、前記第2の貫通電極構造のうち前記第1の基板と対向する第2の表面に形成され、前記第1の貫通電極構造の第1の表面と前記第2の貫通電極構造の第2の表面とを電気的に接続する半田膜と、を有し、前記第1の表面と前記半田膜との接触界面には金を含む導電膜が介在しないことを特徴とする半導体装置。前記第1の表面はニッケル若しくは銅を含む金属である請求項13に記載の半導体装置。前記第1の表面は水素プラズマ処理された表面である請求項13又は14に記載の半導体装置。前記半田膜は、スズを含む合金である請求項13ないし15のいずれか1項に記載の半導体装置。前記半田膜は、スズと銀の合金である請求項16に記載の半導体装置の製造方法。前記貫通電極構造は、基板を厚さ方向に貫通する導体プラグと、前記基板の一主面上に形成される層間絶縁膜中に前記導体プラグと接続する配線構造と、前記配線構造に接続され、前記一主面側に露出する外部端子とを含む請求項13ないし17のいずれか1項に記載の半導体装置。前記導体プラグは銅を主体とする導電体である請求項18に記載の半導体装置。前記外部端子は、銅を主体とするバンプ電極と該バンプ電極表面に形成されたニッケルを主体とする導電性保護膜とを有する請求項18又は19に記載の半導体装置。前記外部端子は、銅を主体とするバンプ電極と該バンプ電極表面に形成された半田膜とを有する請求項18又は19に記載の半導体装置。当該特許文献1の技術について、本発明者の検討により以下のことが分かった。半導体装置の高性能化、小型化の要求に伴い、積層チップの薄型化が望まれる動向にある。貫通電極同士の接合個所においては、各構成膜の薄膜化が検討されている。例えば、表面半田Sn-Ag合金膜を薄膜化した場合、リフロー時、表面Sn-Ag合金中に拡散する裏面Auの濃度が高まることになる。Sn-Ag合金膜中のAuの濃度が高まると、Sn-Au合金が形成され易くなる。本発明者の検討によれば、Sn-Au合金は機械的に脆く、クラックの発生/接合不良の一原因になり得る。このように、特許文献1の技術においては、半導体装置の小型化が要求されるにつれ、機械強度向上の観点から改善の余地があることが分かった。本発明では、半田接続される貫通電極の接点部位に、機械的に脆いSn-Au合金の生成を抑制するため、通常酸化防止に使用されるAuを用いずに、接合強度に優れ、抵抗の少ない接点構造を提供する。すなわち、本発明の一実施形態によれば、基板の厚さ方向に貫通する貫通電極構造を形成する工程と、前記基板の一方の主面に露出した前記貫通電極構造の第1の表面に、水素プラズマ処理を施す工程と、前記基板の他方の主面に露出した前記貫通電極構造の第2の表面に、半田膜を形成する工程と、を有する半導体装置の製造方法が提供される。また、本発明の別の実施形態によれば、厚さ方向に貫通する第1の貫通電極構造を備えた第1の基板であって、該第1の基板の一方の主面に露出する前記第1の貫通電極構造の水素プラズマ処理された第1の表面と、厚さ方向に貫通する第2の貫通電極構造を備えた第2の基板であって、該第2の基板の一方の主面に露出する前記第2の貫通電極構造の第2の表面に形成された半田膜とを接触させるようにして積層する工程と、加熱により前記半田膜を溶融させて、前記第1の貫通電極構造の第1の表面と前記第2の貫通電極構造の第2の表面とを接合する工程と、を有することを特徴とする半導体装置の製造方法が提供される。加えて、本発明のさらに別の実施形態によれば、厚さ方向に貫通する第1の貫通電極構造を備える第1の基板と、前記第1の基板上に配置され、厚さ方向に貫通する第2の貫通電極構造を備える第2の基板と、前記第1の貫通電極構造のうち前記第2の基板と対向する第1の表面と、前記第2の貫通電極構造のうち前記第1の基板と対向する第2の表面に形成され、前記第1の貫通電極構造の第1の表面と前記第2の貫通電極構造の第2の表面とを電気的に接続する半田膜と、を有し、前記第1の表面と前記半田膜との接触界面には金を含む導電膜が介在しないことを特徴とする半導体装置が提供される。貫通電極形成後に外部に露出する端子表面を水素プラズマ処理することで、外部端子表面の酸化膜を除去できるのみならず、外部端子表面が水素プラズマ処理されることで再酸化を防止できる。従って、外部端子表面の酸化を防止するための金属膜例えばAuが不要となる。これにより、複数の半導体チップを積層し、貫通電極の外部端子同士を接続する際に一方のチップの水素プラズマ処理された外部端子表面と他方のチップの外部端子表面に形成した半田とをリフロー接合すると、従来技術の問題点となる酸化防止の金属膜が半田側に拡散して機械的に脆い層が形成される懸念がなく、機械強度を向上できる。これは、半導体装置の薄型化の要求により半田膜が薄くなるに従って、より効果的である。また、酸化防止の金属膜が不要となること自体、パッケージの薄型縮小化に効果的である。本発明において、貫通電極構造とは、半導体チップの基板半導体基板を貫通して形成したTSV金属プラグと一つの半導体チップ内でTSVに接続されたコンタクトプラグ、配線、外部端子バンプ電極を含む。また、場合によっては、半導体チップを貫通して両主面に露出する一つの貫通電極を意味する。特に、本発明では、金属材料からなる外部端子を両主面に露出する貫通電極構造を指す。以下、図面を参照して本発明の実施形態を具体的に説明するが、本発明はこれらの実施形態のみに限定されるものではなく、本発明の範囲内において適宜変更可能なものである。実施形態例1図1は、本発明が適用されるTSV構造を備えた半導体装置半導体チップ50の一例を示すもので、aはTSV構造部分を示す概略断面図、b、cは半導体チップ50の表面側と裏面側の概略平面図をそれぞれ示す。図1aはb、cのA1-A1での断面図に相当する。半導体基板1には、TSVを素子領域DAから絶縁する絶縁リング2が設けられており、絶縁リング2で囲まれたTSV形成領域にシード層16とCuプラグ18からなるTSV19が形成される。この例では、TSV19は外部端子バンプ部と一体に形成される例を示しているが、別体に形成されていても良い。TSV19のバンプ部表面には半田膜Sn-Ag合金層20が形成される。一方、半導体素子3の形成される表面側には、層間絶縁膜4中に導体配線及びプラグからなる配線構造5が形成される。層間絶縁膜4は酸化シリコン等で形成する。配線構造5の最下層は、TSV19と接続するパッド電極であり、例えば、タングステンなどの金属で形成される。上層の配線層はアルミニウムなどの導電体で形成することができる。配線構造5の最上部は表面保護膜6で覆われている。表面保護膜6には配線構造5の最上部を露出する開口が形成されており、開口内にバンプ電極11が形成されている。バンプ電極11は、シード層7,主体となるCu層9で構成されている。バンプ電極表面は、導電性保護層であるNi層10で保護されている。ここで、裏面のTSV19から表面のバンプ電極11までをTSV構造21とする。図1に示す例では、半導体チップ50の中央部に2列にTSV構造21を複数配列した構造を示しているが、これに限定されるものではない。次に、この半導体チップ50の製造方法及びこの半導体チップ50を複数積層した半導体モジュール100の製造方法について説明する。図2~8は、半導体チップの製造工程を示す工程断面図であり、それぞれ、図1aに相当する。図9は複数の半導体チップを積層する前の前処理工程を、図10は複数の半導体チップを積層接続した状態を示し、図11はパッケージ化した半導体モジュール及びその部分拡大図を示す。まず、図2に示すように、半導体基板1の一主面側表面に、絶縁リングを埋設するための溝を形成する。溝は、半導体基板1の他の主面裏面を研削することで露出する深さ以上に形成する。溝内には、窒化シリコン膜2aと酸化シリコン膜2bが埋め込まれる。窒化シリコン膜2aは、TSVに用いるCuの拡散バリアとなる。この例では2重の絶縁リングを形成する場合を示しているが、1重の絶縁リングであっても良い。続いて、図3に示すように、半導体基板1の表面に常法に従って半導体素子3を形成し、層間絶縁膜4中に配線構造5を形成する。さらに、DRAMを含む半導体装置ではキャパシタも形成する。表面保護膜6として窒化シリコン膜6aとポリイミド膜パッシベーション膜6bを形成した後、バンプ電極用の開口部を形成する。開口部の形成は、まず、ポリイミド膜6bをパターニングし、さらに、フォトレジストを用いたフォトリソグラフィ工程により窒化シリコン膜6aをエッチングする。その後、表面側全面に金属シード層7Cu/Tiをスパッタ法で形成する。次に、図4に示すように、バンプ電極形成用のレジストパターン8を形成した後、Cu膜9を電解メッキにより形成する。さらに、導電性保護膜としてNi膜10を電解メッキ法により形成する。Ni膜10は、0.5~3μmの範囲で形成することができる。ここで、Ni膜10の表面を便宜的に第1の表面という。バンプ電極形成用のレジストパターン8を除去し、さらに、表面に露出する金属シード層7を除去することでバンプ電極11が形成される。半導体基板の表面側全面に接着剤層12を塗布し、さらに光熱変換層LightToHeatConverterLTHC13を介して基板サポートシステムWaferSupportSystemWSS14に貼り付ける。WSS14としては、透明なガラス板や硬質樹脂板を使用できる図5。この後に、半導体基板1の裏面側を所定の厚さ40~100μm程度となるまで研削バックグラインドして薄肉化すると共に、先に形成しておいた絶縁リング2の裏面側の端部を露出させる。研削は、荒削り、精削り、CMPの順で行った。次に、WSS14に保持したまま、裏面側に裏面保護膜15を例えば、窒化シリコン膜で形成する。さらに、TSVのための開口を、絶縁リング2で囲まれた領域内にフォトリソグラフィ技術及びドライエッチング技術により形成する。この時、配線構造5の最下層のタングステンパッドがエッチングストッパとなる。開口形成後、裏面全面に金属シード層Cu/Ti16をスパッタ法で形成する図6。次に、TSV形成用のフォトレジスト膜17を金属シード層16上に形成し、形成した開口部内及び開口部周囲のフォトレジスト膜17を除去する。開口部周囲のフォトレジスト膜17は、TSVと一体に形成するバンプ部の形状に合わせて適宜調整される。電解メッキ法によりCuプラグ18を形成し、続いて、半田膜Sn-Ag合金層20を電解メッキ法により形成する図7。なお、半田膜20は本発明においてTSV構造には含まれないものとする。半田膜20は、2~7μmの範囲で形成することができる。ここで、半田膜20の形成されるCuプラグ18の表面を便宜的に第2の表面という。半田膜20としては、Sn-Ag合金層を例示しているが、本発明ではこれに限定されず、Snを含有する半田であればいずれも同様の効果を奏する。Sn-Ag合金以外では、SnPb合金、SnBi合金、SnCu合金等を挙げることができる。環境への配慮から鉛フリー半田を用いることがより好ましい。次に、TSV形成用のフォトレジスト膜17を除去し、基板裏面に露出する金属シード層16を除去する。これにより、半田膜20を表面に有するTSV19が形成される。次に、半田膜20がTSV19のバンプ部中央で盛り上がる凸状ようにアニールを行うバンプリフロー。バンプリフローでのアニール温度は、半田が溶融する温度以上であればよく、通常は、300°C以下で実施される。さらに、LTHC層13にレーザーを照射してWSS14を剥離し、接着剤層12を除去する。最後に、ダイシングを行い、個々の半導体チップ50に切り分ける図8。次に、個々の半導体チップ50を積層する前の処理として、本発明ではTSV構造の露出する外部端子に対して水素プラズマ処理を行う図9。水素プラズマ処理は基板表面側のバンプ電極11において露出するNi膜10の表面第1の表面に対して行う。これにより、Ni膜10表面の自然酸化膜が除去され、さらに表面が水素化されることで再酸化されにくくなる。このように水素プラズマ処理を行うことで、従来必要とされた酸化防止膜としてのAu膜の形成が不要となる。ここで、表面が水素化されたNi膜を10’と表記する。水素プラズマ処理は、以下の条件で実施することができる。導入ガス:H2濃度3~100Ar、N2等による希釈、流量500~2000sccm温度:室温~150°C時間:10~30秒圧力:1.3~13hPa1~10TorrRF電力:300~2000Wなお、この時、裏面の半田膜20の表面が同時に水素プラズマ処理されてもよい。また、Ni膜10を形成した場合で説明しているが、Ni膜10を形成せずにCu膜9が露出して第1の表面を構成している場合も水素プラズマ処理により同様の効果が得られる。水素プラズマ処理後、半導体チップを図10に示すように積層し、加圧状態で半田膜20をリフローする。ここでは、上記で説明した方法で製造し、同じ構造のTSV構造を備えた半導体チップ50a~50dを接合した状態を示す。中央の半導体チップ50bと50cに着目すると、半導体チップ50b第1の基板の水素プラズマ処理されたNi膜10’第1の表面と半導体チップ50c第2の基板のTSVプラグ第2の表面がリフローした半田膜20により接合される。各半導体チップの表面側のバンプ電極11Ni膜10と、裏面側のTSV19のバンプ部半田膜20との位置合わせを行い、一定の圧力で押し付けながら、半田の融点以上で300°C程度までの温度を加えて、半田膜20をリフローさせる。以上により、TSV構造同士が接合される。接合時に加える圧力荷重は、TSV構造、特に配線構造5に対して影響しない範囲で実施する。例えば、1つのバンプ電極あたり10~150g程度となるように設定すればよい。また、加熱の手段は、リフロー炉やオーブンの使用、ハロゲンランプの熱輻射、加熱体の接触等から選択すればよく、特に限定されない。なお、水素プラズマ処理後、半田リフローによる接合までの間、各半導体チップは酸素を含む雰囲気例えば大気に曝露させないことが好ましい。最後に、各半導体チップ間にアンダーフィル樹脂22を充てんする。続いて、最下層の半導体チップ50aのTSV構造21の外部端子をパッケージ基板23に接続し、モールド樹脂24、ソルダーボールからなるボールグリッドアレイBGA25を形成することで、図11に示す半導体モジュール100が完成する。図11は、半導体チップ50a~50hの8個のチップを積層した場合を示しており、図11bは一部分の拡大図を示している。なお、この例では、同じTSV構造を有する同じ大きさの半導体チップを積層した場合を示しているが、異なる大きさ、種類の半導体チップを積層してもよい。例えば、外形寸法の大きいメモリチップ上に外形寸法の小さいロジックチップを積層することもできる。また、積層数も本例に限定されるものではなく、所望の装置構成を構築するように適宜選択すればよい。また、最上層に配置する半導体チップにはTSV19を有さない半導体チップバンプ電極11を一主面のみに有するやTSV19は有するもののバンプ電極11を有さない半導体チップを接続することも可能である。その場合、半田層は接合面積の大きい端子表面に形成され、接合面積の小さい端子表面は、本発明に係る水素プラズマ処理の施された端子Au膜を含まないであることが好ましい。また、TSV構造としても、TSV構造の形成される半導体チップの集積回路に電気的に接続する機能を有するTSV構造と、半導体チップの集積回路には接続されず、積層する他の半導体チップに対してのみ電気信号を供給するTSV構造とを混在させても良い。さらに、TSVの貫通する基板としては、シリコン等の半導体基板に限定されず、SOI基板や化合物半導体に使用されるサファイア基板など無機材料を含む基板であっても良い。実施形態例2実施形態例1では、絶縁リング2を最初に形成し、TSVを最後に形成するViaFastViaLast方式によるTSV構造について説明したが、本例では絶縁リング及びTSVを最後に形成するViaLast方式で形成する例について説明する。図12は、本例に係る半導体チップ60の一例を示すもので、aはTSV構造部分を示す概略断面図、b、cは半導体チップの表面側と裏面側の概略平面図をそれぞれ示す。図12aはb、cのA2-A2での断面図に相当する。図1に示した半導体チップ50との違いは、絶縁リング32がTSVのサイドウォールとして形成されている点である。この半導体チップ60の製造方法およびこの半導体チップ60を用いた半導体モジュール200の製造方法について図13~図16を参照して説明する。まず、図2に示す絶縁リングの形成は行わずに、図3~図5までを同様に実施して、ウエハの表面にバンプ電極11を形成したものを用意する。なお、ウエハ表面の平坦性を維持するため、素子面の形成は厚いウエハのままで実施して、WSS14に同様に保持したのちにウエハ裏面の研削を行うことが好ましい。裏面研削後、図13に示すように、裏面に裏面保護膜15を形成し、続いてTSV開口31を形成する。次に、全面に窒化シリコン膜32aと酸化シリコン膜32bを形成した後、ドライエッチングでエッチバックし、開口底部に配線構造5最下層のタングステンパットを露出させる。これにより開口31の側壁に絶縁リング32が形成される図14。その後は、実施形態例1と同様に金属シード膜16,Cuプラグ18、半田膜20を形成する。続いて、実施形態例1と同様にバンプリフローを行った後、WSS14からの剥離、個々の半導体チップへのダイシングを行う。その後は、実施形態例1と同様にNi膜10に対して水素プラズマ処理を施し図15、同様に外部端子同士の接合を行う図16。最後に、実施形態例1と同様に各半導体チップ間にアンダーフィル樹脂の充てん、最下層の半導体チップのTSV構造の外部端子をパッケージ基板に接続、モールド樹脂、BGAを形成することで、本実施形態例に係る半導体モジュール200図示せずが完成する。実施形態例3実施形態例3では、半導体基板の一主面側に半導体素子を形成した後、同主面側からTSV構造を形成するViaMiddle方式の例について説明する。図17は、本例に係る半導体チップ70の一例を示すもので、aはTSV構造部分を示す概略断面図、b、cは半導体チップの表面側と裏面側の概略平面図をそれぞれ示す。図17aはb、cのA3-A3での断面図に相当する。図12示した半導体チップ60との違いは、TSV19が半導体基板1上の層間絶縁膜の上部近くまで形成されており、裏面にバンプ形状が形成されていない点、上面のバンプ電極44表面に半田層45が形成され、裏面のTSV19表面にNi層46が形成されている点である。この半導体チップ70の製造方法およびこの半導体チップ70を用いた半導体モジュール300の製造方法について図18~図22を参照して説明する。まず、図2に示す絶縁リングの形成は行わずに、半導体基板1の一主面上に半導体素子3を形成し、層間絶縁膜の一部4aを形成する。さらに、層間絶縁膜4aからさらに半導体基板1の所定の深さまでTSV用の開口41を形成する。続いて、開口41内に絶縁リング42用の絶縁膜として窒化シリコン膜42a、酸化シリコン膜42bを成膜し、実施形態例1と同様に金属シード膜16,Cuプラグ18を形成する。なお、Cuプラグ形成領域をフォトレジスト等で区画する必要はなく、層間絶縁膜4a上のCu膜及び金属シード膜16はCMP等で連続して除去し、表面を平坦化する図18。次に、上層配線、コンタクトを形成して配線構造43を形成する。保護膜6として窒化シリコン膜6a、ポリイミド膜パッシベーション膜6bを上記の実施形態例と同様に形成する。続いて、ポリイミド膜をパターニングし、窒化シリコン膜6aにバンプ電極用の開口を形成する。金属シード層7Cu/Tiをスパッタ法により全面に形成した後、実施形態例1と同様にバンプ電極形成用のフォトレジストパターン図示せずを形成する。次に、電気メッキ法によりCu膜9と半田膜SnAg45を、実施形態例1に示すTSVと同様にして形成する。フォトレジストを除去し、露出する金属シード層7も除去する。実施形態例1と同様に、バンプリフローにより半田膜45表面を凸に変形した後、接着剤12、LTHC13を介して支持体WSS14に貼付する図19。続いて、実施形態例1と同様に、半導体基板1の裏面を研削してTSV19の下面を露出させた後、裏面保護膜15を形成する。さらに、露出したTSV19表面に表面保護膜としてNi膜46を形成することで、TSV構造47バンプ電極11、配線構造43、TSV19、Ni膜46が形成される。その後、実施形態例1と同様に、レーザー光を照射してLTHC13の粘着性を低下させることでWSS14を剥離し、接着剤12を除去し、ダイシングを行うことで、図20に示す半導体チップ70が完成する。その後は、実施形態例1と同様にNi膜46に対して水素プラズマ処理を施し図21、同様に外部端子同士の接合を行う図22。最後に、実施形態例1と同様に各半導体チップ間にアンダーフィル樹脂の充てん、最下層の半導体チップのTSV構造の外部端子をパッケージ基板に接続、モールド樹脂、BGAを形成することで、本実施形態例に係る半導体モジュール300図示せずが完成する。"