入力ポートと、出力ポートと、制御電圧が入力される制御ポートと、前記入力ポートと前記出力ポートの間を接続する伝送路と、前記伝送路と接地端子の間に設けられたシャントスイッチと、を備え、前記シャントスイッチは、そのドレイン、ソースの一方が前記伝送路と接続され、そのドレイン、ソースの他方が接地端子に接続されたFETFieldEffectTransistorと、前記FETのゲートと前記制御ポートの間に設けられた第1抵抗と、前記FETのゲートと前記伝送路の間に設けられた第2抵抗と、を備えることを特徴とするスイッチモジュール。前記第1抵抗と前記第2抵抗それぞれの抵抗値は、実質的に等しいことを特徴とする請求項1に記載のスイッチモジュール。前記第2抵抗の抵抗値は、前記第1抵抗の抵抗値の0.1倍~1倍の範囲であることを特徴とする請求項1に記載のスイッチモジュール。前記第1抵抗および前記第2抵抗それぞれの抵抗値は、a前記第2抵抗と、前記FETのゲートドレイン間容量、ゲートソース間容量のうち前記第2抵抗に並列な一方との合成インピーダンスと、b前記ゲートと前記制御ポートの間の抵抗成分と、前記FETのゲートソース間容量、ゲートドレイン間容量の他方との合成インピーダンスと、が少なくともひとつの周波数で等しくなるように定められていることを特徴とする請求項1に記載のスイッチモジュール。前記FETのゲートソース間容量とそのゲートドレイン間容量は実質的に等しく、前記第1抵抗と前記第2抵抗の抵抗値は実質的に等しいことを特徴とする請求項4に記載のスイッチモジュール。前記第1抵抗および前記第2抵抗それぞれの抵抗値は、前記入力ポートに入力される信号の周波数として想定される範囲において、a前記第2抵抗と、前記FETのゲートドレイン間容量、ゲートソース間容量のうち前記第2抵抗に並列な一方との合成インピーダンスと、b前記ゲートと前記制御ポートの間の抵抗成分と、前記FETのゲートソース間容量、ゲートドレイン間容量の他方との合成インピーダンスと、の比は、0.8:0.2~0.5:0.5の範囲に含まれるように定められていることを特徴とする請求項1に記載のスイッチモジュール。前記制御ポートと前記FETのゲートの間に、前記第1抵抗と直列に、アノードが前記ゲート側となる向きで設けられたダイオードをさらに備え、前記ゲートと前記制御ポートの間の抵抗成分は、前記第1抵抗に加えて、前記ダイオードのオン抵抗を含むことを特徴とする請求項2から6のいずれかに記載のスイッチモジュール。前記シャントスイッチが、共通の前記伝送路に対して、複数個接続されることを特徴とする請求項1から7のいずれかに記載のスイッチモジュール。前記伝送路の経路上に、前記シャントスイッチよりも入力ポート側に設けられたシリーズスイッチをさらに備え、前記シリーズスイッチは、前記伝送路の経路上に設けられた第2FETと、第2制御電圧が印加される第2制御ポートと、前記第2制御ポートと前記第2FETのゲートの間に設けられた第3抵抗と、前記第2FETのゲートと前記入力ポートの間に設けられた第4抵抗と、を備えることを特徴とする請求項1から8のいずれかに記載のスイッチモジュール。前記出力ポートは複数個設けられ、前記伝送路は、前記出力ポートごとに設けられ、を備え、前記シャントスイッチは、前記伝送路ごとに設けられることを特徴とする請求項1から9のいずれかに記載のスイッチモジュール。ひとつの半導体基板上に集積化されることを特徴とする請求項1から10のいずれかに記載のスイッチモジュール。請求項1から11のいずれかに記載のスイッチモジュールを備えることを特徴とする試験装置。本発明者は、このようなスイッチモジュール100rについて検討した結果、以下の課題を認識するに至った。図1cは寄生素子等を考慮したスイッチモジュール100rの導通状態の等価回路図である。スイッチモジュール100rの導通状態において、FET22はオフであり、抵抗RDSは、FET22のオフ状態におけるドレインソース間抵抗オフ抵抗を示す。CGDはゲートドレイン間容量を、CGSはFET22のゲートソース間容量を示す。半導体製造プロセスにもよるが、ここではCGD≒CGSが成り立つものとする。図1dは、スイッチモジュール100rの交流信号に対する等価回路図である。交流信号に対して、制御電圧VCを生成するドライバの出力インピーダンスは十分に低いため、制御ポートP3は高周波成分に対して接地されているとみなすことができる。スイッチモジュール100rの導通状態において、スイッチモジュール100rには入力ポートP1への入力信号が伝搬する。したがって、FET22のドレインソース間電圧VDSは、入力信号の電圧VINと等しくなる。またFET22のゲートには、ドレインソース間電圧VDSを、ゲートドレイン間インピーダンスZGDと、ゲートソース間インピーダンスZGSに応じて分圧された電圧が発生する。なおFETのソースは接地されているため、入力電圧VINは、ドレインソース間電圧VDSに対応する。ZGD=1/ωCGDZGS=RC//1/ωCGS//は、並列なインピーダンス成分の合成を表す演算子である。図2は、ドレインソース間電圧VDSに対する、ゲートドレイン間電圧VGD、ゲートソース間電圧VGSそれぞれの比率VGD/VDS、VGS/VDSの周波数依存性を示す図である。比率は、和が1となるように正規化される。ここでは、CGS=CGD=30fF、RC=10kΩ、RDS=100kΩとしている。ω>>1/ωRCCGが成り立つ高周波領域では、RCは無視しうるため、ZGS≒1/ωCGSが成り立つ。すなわちZGS≒ZGDが成り立ち、分圧比は0.5となる。一方、ω<<1/ωRCCGが成り立つ低周波領域では、CGSが無視しうるため、ZGS≒RCが成り立つ。したがって、ZGS<<ZGSとなる。図3は、FETのドレインソース間、ゲートドレイン間、ゲートソース間それぞれの電圧波形図である。図3では、入力電圧VINの周波数が低い領域の波形が示される。入力電圧VIN、すなわちドレインソース間電圧VDSは、接地電位を中心としてスイングする。FET22をオフするために、制御ポートP3には負の制御電圧VCが入力される。ゲートドレイン間電圧VGDおよびゲートソース間電圧VGSは、負の制御電圧VCを中心として、逆相でスイングする。そしてそれらの振幅の比は、図2に示す周波数依存性を有しており、低周波領域では、VGD:VGS=0.9:0.1となる。ここで、伝送路10を伝搬する入力電圧の歪み特性は、ゲートドレイン間電圧VGDの最大値VGD-Maxと、FETのしきい値電圧Vthとの差ΔVが大きいほど良く、差ΔVが小さくなるほど悪化する。なぜなら、ゲートドレイン間電圧VGDがしきい値電圧Vth程度に大きくなると、FET22が完全なオフ状態を保てなくなり、ゲートドレイン間電圧VGDに応じて、オフ抵抗RDSが変動するようになるからである。なお、ゲートソース間電圧VGSの最大値とFETのしきい値電圧Vthとの差が小さくなる場合も歪み特性は悪化するが、図2から明らかなように、ゲートソース間電圧VGSの振幅は、ゲートドレイン間電圧VGDの振幅以下であることが保証されるため、ここでは考慮しない。電位差ΔVを大きくするためには、以下のアプローチが考えられる。第1は、FETのしきい値電圧Vthを浅く、すなわち、0Vに近づけることである。しかしながらFETのしきい値電圧Vthは半導体製造プロセス固有の値であるため、このアプローチをとる場合、採用可能な半導体製造が著しく制約されることとなる。第2は、制御電圧VCを下げることである。ところが制御電圧VCを下げると、ゲートドレイン間電圧VGSの最小値VGS-Minもこれに追従して低下することとなる。これにより、ゲートドレイン間耐圧VGDOに対する尤度が低下し、回路の信頼性に影響を及ぼすこととなり好ましくない。そもそも現状において、制御電圧VCは、ゲートドレイン耐圧を考慮して決定されており、制御電圧VCをさらに低下させることは困難である。すなわち、図1bのスイッチモジュール100rは、低周波数領域において歪み特性が悪化するという本質的な問題を有している。本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、半導体スイッチの低周波数領域での歪み特性の改善にある。本発明のある態様は、スイッチモジュールに関する。スイッチモジュールは、入力ポートと、出力ポートと、制御電圧が入力される制御ポートと、入力ポートと出力ポートの間を接続する伝送路と、伝送路と接地端子の間に設けられたシャントスイッチと、を備える。シャントスイッチは、そのドレイン、ソースの一方が伝送路と接続され、そのドレイン、ソースの他方が接地端子に接続されたFETFieldEffectTransistorと、FETのゲートと制御ポートの間に設けられた第1抵抗と、FETのゲートと伝送路の間に設けられた第2抵抗と、を備える。この態様によると、第2抵抗を設けることにより、それが無い場合に比べて、低周波成分に対する、FETのゲートと伝送線路の間のインピーダンスを小さくすることができる。FETのゲートと伝送線路間の合成インピーダンスと、FETのゲートと接地端子間の合成インピーダンスを近づけることができ、FETのゲートと伝送線路の間の電圧を従来よりも低くすることができ、歪み特性を改善することができる。第1抵抗と第2抵抗それぞれの抵抗値は、実質的に等しくてもよい。あるいは、第2抵抗の抵抗値は、第1抵抗の抵抗値の0.5倍~2倍の範囲であってもよい。第1抵抗および第2抵抗それぞれの抵抗値は、a第2抵抗と、FETのゲートドレイン間容量、ゲートソース間容量のうち第2抵抗に並列な一方との合成インピーダンスと、bゲートと制御ポートの間の抵抗成分と、FETのゲートソース間容量、ゲートドレイン間容量の他方の合成インピーダンスと、が少なくともひとつの周波数で等しくなるように定められていてもよい。FETのゲートソース間容量とそのゲートドレイン間容量は実質的に等しく、第1抵抗と第2抵抗の抵抗値は実質的に等しくてもよい。この場合、すべての周波数帯域において、FETのゲートと伝送線路間の合成インピーダンスと、FETのゲートと接地端子間の合成インピーダンスが等しくなるため、広い周波数帯域で歪み特性を改善できる。第1抵抗および第2抵抗それぞれの抵抗値は、入力ポートに入力される信号の周波数として想定される範囲において、a第2抵抗と、FETのゲートドレイン間容量、ゲートソース間容量のうち第2抵抗に並列な一方との合成インピーダンスと、bゲートと制御ポートの間の抵抗成分と、FETのゲートソース間容量、ゲートドレイン間容量の他方との合成インピーダンスと、の比は、0.8:0.2~0.5:0.5の範囲に含まれるように定められていてもよい。ある態様のスイッチモジュールは、制御ポートとFETのゲートの間に、第1抵抗と直列に、アノードがゲート側となる向きで設けられたダイオードをさらに備えてもよい。ゲートと制御ポートの間の抵抗成分は、第1抵抗に加えて、ダイオードのオン抵抗を含んでもよい。ある態様のスイッチモジュールは、ひとつの半導体基板上に集積化されてもよい。本発明の別の態様は、試験装置に関する。試験装置は、上述のいずれかの態様のスイッチモジュールを備える。この態様によれば、広い周波数帯域において、被試験デバイスを低歪みで試験することができる。なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。本発明のある態様によれば、低周波数帯域における歪み特性を改善できる。以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。本明細書において、部材Aが、部材Bと接続された状態とは、部材Aと部材Bが物理的に直接的に接続される場合や、部材Aと部材Bが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、部材Cが、部材Aと部材Bの間に設けられた状態とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。図4aは、実施の形態に係るスイッチモジュール100の構成を示す回路図である。スイッチモジュール100は、入力ポートP1、出力ポートP2、制御ポートP3、伝送路10、シャントスイッチ20、を備える。スイッチモジュール100は、ひとつの半導体基板上に集積化されたいわゆるMMICMonolithicMicrowaveIntegratedCircuitとして構成される。図4aのスイッチモジュール100は、図1aのスイッチモジュール100rと同様の機能を有する。すなわち、導通状態においてはシャントスイッチ20がオフとなり、入力ポートP1に入力された入力信号を、出力ポートP2から出力し、遮断状態において、シャントスイッチ20がオンとなり、入力信号を遮断する。シャントスイッチは、FET22、第1抵抗R1、第2抵抗R2を含む。本実施の形態では、シャントスイッチ20がNチャンネルのFET22を含む場合を説明する。FET22は、MESFETMetalSemiconductorFieldEffectTransistorであってもよいし、HEMTHighElectronMobilityTransistorであってもよい。伝送路10は、入力ポートP1と出力ポートP2の間を接続する。制御ポートP3には、シャントスイッチの状態を切りかえるための制御電圧VCが入力される。FET22のドレイン、ソースの一方本実施の形態においてドレインは、伝送路10と接続される。FET22のドレイン、ソースの他方本実施の形態においてソースは、接地端子に接続される。第1抵抗R1は、FET22のゲートと制御ポートP3の間に設けられる。第2抵抗R2は、FET22のゲートと伝送路10の間に設けられる。以上がスイッチモジュール100の基本的な構成である。続いて、第1抵抗R1および第2抵抗R2それぞれの抵抗値の好ましい設計方法を説明する。図4bは、図4aのスイッチモジュール100の導通状態における等価回路図である。スイッチモジュール100の導通状態において、FET22はオフである。抵抗RDSは、FET22のオフ抵抗である。CGSはFET22のゲートソース間容量、CGDはゲートドレイン間容量を示す。図4cは、スイッチモジュール100の高周波成分に対する等価回路図である。交流信号に対して、制御電圧VCを生成するドライバの出力インピーダンスは十分に低いため、制御ポートP3は高周波成分に対しては接地とみなすことができる。第1抵抗R1および第2抵抗R2の抵抗値は、a第2抵抗R2と、FET22のゲートドレイン間容量、ゲートソース間容量のうち第2抵抗R2に並列な一方本実施の形態において、ゲートドレイン間容量CGDとの合成インピーダンスZGDと、bFET22のゲートと制御ポートP3の間の抵抗成分、すなわち第1抵抗R1と、FET22のゲートソース間容量、ゲートドレイン間容量の他方本実施の形態において、ゲートソース間容量CGSとの合成インピーダンスZGSと、の関係から決定される。合成インピーダンスZGD、ZGSはそれぞれ、式1、2で与えられる。ZGD=R2//CGD=1/R2jωCGD-1...1ZGS=R1//CGS=1/R1jωCGD-1...2半導体製造プロセスによっては、FETのゲートソース間容量CGSと、ゲートドレイン間容量CGDを実質的に等しく設計することが可能である。この場合には、第1抵抗R1と第2抵抗R2の抵抗値を実質的に等しくすることが望ましい。なお第1抵抗R1の抵抗値は、伝送路10を伝搬する入力信号が、制御ポートP3に漏れるのを十分に遮断しうる程度に大きく、たとえば数kΩ以上で構成することが望ましい。抵抗R1、R2の抵抗値は高ければ高いほど望ましいが、MMICで構成される抵抗は、抵抗値と面積が比例する。したがって現実的な回路面積を考慮すると、抵抗R1、R2は、数kΩ~20kΩの範囲としてもよい。このように設計されたスイッチモジュール100の動作を説明する。スイッチモジュール100の導通状態において、FET22のドレインソース間電圧VDSは、入力信号の電圧VINと等しくなる。図5は、FET22のドレインソース間電圧VDSに対する、ゲートドレイン間電圧VGD、ゲートソース間電圧VGSそれぞれの比率VGD/VDS、VGS/VDSの周波数依存性を示す図である。ここでは、CGS=CGD=30fF、R1=R2=10kΩ、RDS=100kΩとしている。CGS=CGD、R1=R2が成り立つとき、周波数にかかわらず、ZGD=ZGSが成り立つ。したがって、分圧比は周波数によらずに0.5:0.5となり、ゲートドレイン間電圧VGDとゲートソース間電圧VGSの振幅は等しくなる。図6は、FETのドレインソース間、ゲートドレイン間、ゲートソース間それぞれの電圧波形図である。入力電圧VIN、すなわちドレインソース間電圧VDSは、接地電位を中心としてスイングする。上述のように、ドレインソース間電圧VDSは、0.5:0.5で分圧されため、ゲートソース間電圧VGS、ゲートドレイン間電圧VGDは、制御電圧VCを中心として、互いに逆相で等しい振幅でスイングする。以上がスイッチモジュール100の動作である。スイッチモジュール100の利点は、図5の波形図と図3の波形図との対比によって明確となる。図1bのスイッチモジュール100rでは、低周波領域において、ゲートドレイン間電圧VGDの振幅と、ゲートソース間電圧VGSの振幅の比は、0.9:0.1程度であった。これにより、ゲートドレイン電圧VGDのピーク電圧が高くなり、しきい値電圧VthとのマージンΔVが小さくなり、歪み特性が悪化していた。これに対して、図4aのスイッチモジュール100では、ゲートドレイン間電圧VGDの振幅と、ゲートソース間電圧VGSの振幅の比は、0.5:0.5となる。つまり図4aのスイッチモジュール100におけるゲートドレイン間電圧VGDの振幅は、図1bのスイッチモジュール100rにおけるゲートドレイン電圧VGDの振幅の5/9倍小さくなる。これにより、ゲートドレイン電圧VGDのピーク電圧は、入力電圧VINの振幅VDSの0.4倍、低くなり、しきい値電圧VthとのマージンΔVは、VDS×0.4だけ大きくなる。これにより、スイッチモジュール100は低周波領域において良好な歪み特性を得ることができる。歪み特性の指標のひとつとして、P1dBが利用される。P1dBは、1dB利得圧縮点とも呼ばれる。理想的な線形デバイスでは、入力信号に対する利得は一定である。ところが、入力信号の信号レベルが増大するに従って、利得が低下する。P1dBは、入力信号の利得が、理想状態から1dB低下するポイントでの入力信号レベルを示す。図7は、図4aのスイッチモジュール100のP1dB特性の周波数依存性を示す。特性Iが図4aのスイッチモジュール100の特性を、特性IIが図1bのスイッチモジュール100rの特性を示す。図4aのスイッチモジュール100では、図1bのスイッチモジュール100bに比べて、1MHzにおけるP1dB特性が、約3.5dB改善されることがわかる。このように、本実施の形態に係るスイッチモジュール100によれば、図1bのスイッチモジュール100rに比べて歪み特性を改善することができる。以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。CGD=CGSが成り立つ場合について説明したが、半導体製造プロセスによっては、2つの容量CGDとCGSが異なる場合もあり得る。この場合であっても、第1抵抗R1と第2抵抗R2の抵抗値を実質的に等しく設計することにより、低周波領域での歪み特性を改善することができる。なぜなら、FETのゲート容量CGD、CGSは、FETのサイズにも依存するが、典型的には数fF~数pFのオーダーであるため、式1、2で与えられる合成インピーダンスは、MHz程度の低周波領域において抵抗成分が支配的となる。したがって、第1抵抗R1と第2抵抗R2の抵抗値を実質的に等しく設計することにより、低周波領域における合成インピーダンスZGD、ZGSの値を近づけることができ、ゲートドレイン間電圧VGDの振幅を小さくすることができ、歪み特性を改善することができる。なお、第1抵抗R1と第2抵抗R2は完全に等しくする必要はなく、スイッチモジュール100に要求される歪み特性を満足するように、抵抗値を決めればよい。スイッチモジュール100をMMICで構成する場合、抵抗の回路面積は、抵抗値に応じて増大するため、抵抗値を極力小さく設計したい場合がある。このような場合、要求される歪み特性を満たす範囲において、第2抵抗の抵抗値を小さく設計すればよい。具体的には第2抵抗R2を、第1抵抗R1の0.5倍~2倍の範囲で設計してもよい。第1抵抗R1の0.5倍程度の第2抵抗R2であっても、ゲートドレイン間に挿入することにより、歪み特性を改善することができる。FETのゲート容量CGD、CGSを一致させることが困難な場合、すべての周波数帯域において、合成インピーダンスZGD、ZCSは異なる周波数依存性を有するため、すべての周波数で一致させることはできない。一方で、ある状況においては、あるピンポイントの周波数、もしくは限定された狭い周波数範囲において、良好な歪み特性を実現したい場合がある。この場合、合成インピーダンスZGD、ZGSが、入力信号として想定される周波数範囲内のターゲットとなる周波数もしくは周波数範囲において等しくなるように、第1抵抗R1と第2抵抗R2の抵抗値を定めてもよい。あるいは、別の状況においては、なるべく広い周波数範囲で歪み特性を改善することを優先させたい場合もある。この場合、入力信号として想定される全周波数範囲において、合成インピーダンスZGD、ZGSの比が、所定の範囲に含まれるように、第1抵抗R1と第2抵抗R2の抵抗値を定めてもよい。具体的には、全周波数範囲において、合成インピーダンスZGD、ZGSの比を、0.8:0.2~0.5:0.5の範囲に含まれるように、抵抗値R1、R2を決定してもよい。比が0.2:0.8の場合であっても、比0.1:0.9に比べれば、ゲートドレイン間電圧VGDを、0.8/0.9倍に圧縮することができ、これにより電圧マージンΔVが増大するため、歪み特性を改善することができる。図8は、第1の変形例に係るスイッチモジュール100aの構成を示す回路図である。スイッチモジュール100aは、ダイオードD1をさらに備える。ダイオードD1は、制御ポートP3とFET22のゲートの間に、第1抵抗R1と直列に、かつアノードがFET22のゲート側となる向きで設けられる。この変形例では、合成インピーダンスZGSを計算する際の、FET22のゲートと制御ポートP3の間の抵抗成分R1’として、第1抵抗R1に加えて、ダイオードD1のオン抵抗RONの和を利用すればよい。FET22としては、PチャンネルのFETを用いてもよい。この場合、上述の説明において、ドレインをソースと、ソースをドレインと読み替えてもよい。実施の形態では、入力ポートP1が1つ、出力ポートP2が1つのSPSTスイッチを説明したが、実施の形態に係るスイッチモジュール100を、入力ポートP1を共通として2個並列に接続してSPDTSinglePortDoubleThrow構成としてもよいし、3個並列に接続してSP3TSinglePortTripleThrow構成としてもよい。あるいは、任意のN個Nは2以上の整数のスイッチモジュールを並列に接続してもよい。図9は、マルチポートのスイッチモジュール100bの構成を示す回路図である。図10は、第2の変形例に係るスイッチモジュール100cの構成を示す回路図である。スイッチモジュール100cに示すように、入力ポートP1と出力ポートP2の間の伝送路10には、複数のシャントスイッチ20を接続してもよい。スイッチモジュール100cは、シャントスイッチ20に加えてシリーズスイッチ30をさらに備える。シリーズスイッチ30は、伝送路10の経路上に、シャントスイッチ20よりも入力ポートP1側に設けられる。シリーズスイッチ30は、入力ポートP1、出力ポートP2間が導通状態において、オン状態となる。つまり、シャントスイッチ20と相補的に制御される。シリーズスイッチ30を設けることにより、スイッチモジュール100cの遮断状態における入力ポートP1、出力ポートP2間のアイソレーションを高めることができる。スイッチモジュール100cが、図9に示すようなマルチポートのスイッチマトリクスに利用される場合、シリーズスイッチ30は、シャントスイッチ20と同様に構成することが望ましい。なぜなら、あるチャンネルを遮断状態とするとき、そのチャンネルのシリーズスイッチ30はオフ、そのチャンネルのシャントスイッチ20はオンとなり、シリーズスイッチ30が、別のチャンネルに対して、オフ状態のシャントスイッチとして作用するためである。シリーズスイッチ30は、第2FET32、第2制御ポートP4、第3抵抗R3、第4抵抗R4を備える。第2FET32は、伝送路10の経路上に設けられる。第2制御ポートP4には、第2制御電圧VC2が印加される。第3抵抗R3は、第2制御ポートP4と第2FET32のゲートの間に設けられる。第4抵抗R4は、第2FET32のゲートと入力ポートP1の間に設けられる。シリーズスイッチ30をこのように構成することにより、遮断状態のチャンネルのシリーズスイッチ30が、導通状態のチャンネルの歪み特性を悪化させるのを抑制できる。最後に、スイッチモジュール100の用途を説明する。スイッチモジュール100は、半導体試験装置に利用される。図11は、半導体試験装置の構成例を示すブロック図である。たとえば半導体試験装置2は、信号発生器SG、シグナルアナライザSA、スイッチモジュール100_1、100_2を備える。信号発生器SGは、DUT被試験デバイス1に供給すべき高周波の試験信号を生成する。シグナルアナライザSAは、DUT1からの信号を解析する。たとえばシグナルアナライザSAは、デジタルサンプラ、スペクトラムアナライザ、ネットワークアナライザ、変調解析回路などを備えてもよい。スイッチモジュール100は、このような試験装置2において、ある経路の遮断、導通を切りかえたり、複数の信号経路のうち任意のものを選択するために設けられる。その構成は、上述の実施の形態あるいはその変形例で説明した通りである。試験装置2に、上述のスイッチモジュール100を利用することにより、信号発生器SGが発生した信号を、低歪みでDUT1に供給でき、あるいはDUT1が発生した信号を、低歪みでシグナルアナライザに入力できるため、試験精度を高めることができる。なお、スイッチモジュール100の位置は例示であり、試験装置2の任意の箇所で利用することができる。またスイッチモジュール100の用途は試験装置2には限定されず、幅広い周波数の信号を利用するさまざまなアプリケーションに利用できる。実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。