"電気的信号に基づいて可逆的に抵抗状態が変化する抵抗変化型素子を有するメモリセルを備えた抵抗変化型不揮発性記憶装置であって、基板と、前記基板の主面と平行な面において直交する方向をX方向およびY方向とし、前記基板の主面に積層される方向をZ方向とした場合に、X方向に延びるビット線がY方向に複数並べられて構成された層がZ方向に積層されて構成された複数層分のビット線と、前記複数層分のビット線の層間のそれぞれに形成され、Y方向に延びるワード線がX方向に複数並べられて構成された層がZ方向に積層されて構成された複数層分のワード線と、前記複数層分のビット線と前記複数層分のワード線との交点のそれぞれに形成され、当該ビット線と当該ワード線とに挟まれた複数の前記メモリセルを有するメモリセルアレイであって、前記複数層分のビット線のうち、Y方向の位置が同一である複数層分のビット線と、当該複数のビット線と交差する前記ワード線との間に挟まれた複数の前記メモリセルを基本アレイ面とした場合に、Y方向に並んで配置された複数の前記基本アレイ面から構成される基本アレイ面群を複数、X方向およびY方向にマトリクス上に配置して構成されたメモリセルアレイと、前記複数の基本アレイ面のそれぞれに対応して設けられた複数の選択ビット線用グローバルビット線と、前記複数の基本アレイ面に対応して設けられた非選択ビット線用グローバルビット線と、前記複数の基本アレイ面のそれぞれに対応して設けられた、複数組の第1の選択スイッチ素子、第2の選択スイッチ素子、第3の選択スイッチ素子および第4の選択スイッチ素子の組と、を備え、前記複数の基本アレイ面のそれぞれは、さらに、当該基本アレイ面内の偶数層のビット線のみを互いにZ方向に接続する第1の内部配線と、当該基本アレイ面内の奇数層のビット線のみを互いにZ方向に接続する第2の内部配線とを有し、前記複数の基本アレイ面のそれぞれについて、当該基本アレイ面内の前記第1の内部配線は、当該基本アレイ面に対応する、前記第1の選択スイッチ素子および前記第2の選択スイッチ素子の組のうちの一方を介して、当該基本アレイ面に対応する前記選択ビット線用グローバルビット線と接続され、当該基本アレイ面内の前記第2の内部配線は、当該基本アレイ面に対応する、前記第1の選択スイッチ素子および前記第2の選択スイッチ素子の組のうちの他方を介して、当該基本アレイ面に対応する前記選択ビット線用グローバルビット線と接続され、前記基本アレイ面群を構成する前記複数の基本アレイ面の一つを第1の基本アレイ面とし、当該第1の基本アレイ面とY方向において隣接する、前記複数の基本アレイ面の他の一つを第2の基本アレイ面とする時、前記第1の基本アレイ面内の前記第1の内部配線と、前記第2の基本アレイ面内の前記第2の内部配線とがY方向において互いに隣接し、かつ、前記第1の基本アレイ面内の前記第2の内部配線と、前記第2の基本アレイ面内の前記第1の内部配線とがY方向において互いに隣接し、前記第1の基本アレイ面内の前記第1の内部配線は、当該第1の基本アレイ面に対応する前記第1の選択スイッチ素子を介して、当該第1の基本アレイ面に対応する前記選択ビット線用グローバルビット線と接続され、あるいは当該第1の基本アレイ面に対応する前記第3の選択スイッチ素子を介して前記非選択ビット線用グローバルビット線と接続され、かつ、前記第1の基本アレイ面内の前記第2の内部配線は、当該第1の基本アレイ面に対応する前記第2の選択スイッチ素子を介して当該第1の基本アレイ面に対応する前記選択ビット線用グローバルビット線と接続され、あるいは当該第1の基本アレイ面に対応する前記第4の選択スイッチ素子を介して前記非選択ビット線用グローバルビット線と接続され、前記第2の基本アレイ面内の前記第2の内部配線は、当該第2の基本アレイ面に対応する前記第1の選択スイッチ素子を介して、当該第2の基本アレイ面に対応する前記選択ビット線用グローバルビット線に接続され、あるいは当該第2の基本アレイ面に対応する前記第3の選択スイッチ素子を介して前記非選択ビット線用グローバルビット線と接続され、かつ、前記第2の基本アレイ面内の前記第1の内部配線は、当該第2の基本アレイ面に対応する前記第2の選択スイッチ素子を介して当該第2の基本アレイ面に対応する前記選択ビット線用グローバルビット線と接続され、あるいは当該第2の基本アレイ面に対応する前記第4の選択スイッチ素子を介して前記非選択ビット線用グローバルビット線と接続され、前記複数の基本アレイ面に対応する前記複数の第1の選択スイッチ素子、前記複数の第2の選択スイッチ素子、前記複数の第3の選択スイッチ素子および前記複数の第4の選択スイッチ素子において、前記複数の第1の選択スイッチ素子は共通の第1のビット線選択信号で電気的な接続および非接続が制御され、前記複数の第2の選択スイッチ素子は共通の第2のビット線選択信号で電気的な接続および非接続が制御され、前記複数の第3の選択スイッチ素子は共通の第3のビット線選択信号で電気的な接続および非接続が制御され、前記複数の第4の選択スイッチ素子は共通の第4のビット線選択信号で電気的な接続および非接続が制御される抵抗変化型不揮発性記憶装置。前記複数の基本アレイ面のそれぞれにおいて、前記第1の選択スイッチ素子および前記第3の選択スイッチ素子は、それぞれ、一方が接続される場合他方は非接続となるよう、前記第1のビット線選択信号および前記第3のビット線選択信号で制御され、前記第2の選択スイッチ素子および前記第4の選択スイッチ素子は、それぞれ、一方が接続される場合他方は非接続となるよう、前記第2のビット線選択信号および前記第4のビット線選択信号で制御され、かつ前記第1の選択スイッチ素子および前記第2の選択スイッチ素子は、それぞれ、一方が接続される場合他方は非接続となるよう、前記第1のビット線選択信号および前記第2のビット線選択信号で制御される、請求項1に記載の抵抗変化型不揮発性記憶装置。前記複数の第1の選択スイッチ素子および前記複数の第3の選択スイッチ素子は、それぞれ、n型MOSトランジスタおよびp型MOSトランジスタの一方および他方で構成され、前記複数の第2の選択スイッチ素子および前記複数の第4の選択スイッチ素子は、それぞれ、n型MOSトランジスタおよびp型MOSトランジスタの一方および他方で構成され、前記第1のビット線選択信号と前記第3のビット線選択信号とは同一の信号であり、前記第2のビット線選択信号と前記第4のビット線選択信号とは同一の信号であり、前記第1のビット線選択信号と前記第2のビット線選択信号のうち一方が、対応する前記第1から第4の選択スイッチ素子を接続するよう制御し、前記第1のビット線選択信号と前記第2のビット線選択信号のうち他方が、対応する前記第1から第4の選択スイッチ素子が非接続となるよう制御する、請求項1および2のいずれかに記載の抵抗変化型不揮発性記憶装置。前記複数の第1の選択スイッチ素子および前記複数の第2の選択スイッチ素子はn型MOSトランジスタで構成され、前記複数の第3の選択スイッチ素子および前記複数の第4の選択スイッチ素子はp型MOSトランジスタで構成される、請求項3に記載の抵抗変化型不揮発性記憶装置。さらに、前記複数の選択ビット線用グローバルビット線のうちの少なくとも一つを選択し、選択した少なくとも一つの選択ビット線用グローバルビット線に対して読み出し用電圧を印加すること、および、前記非選択ビット線用グローバルビット線に対して予め定められたプリチャージ電圧を印加することを行うグローバルビット線デコーダ/ドライバと、前記グローバルビット線デコーダ/ドライバで選択された少なくとも一つの選択ビット線用グローバルビット線に対応する基本アレイ面内のメモリセルの抵抗状態を読み出す読み出し回路と、前記グローバルビット線デコーダ/ドライバを制御する制御回路とを備え、前記制御回路は、前記基本アレイ面内のメモリセルから読み出し動作を行う時、前記非選択ビット線用グローバルビット線を介して前記基本アレイ面のビット線に前記プリチャージ電圧が印加されるように、前記グローバルビット線デコーダ/ドライバを制御する、請求項1乃至4のいずれかに記載の抵抗変化型不揮発性記憶装置。さらに、前記複数の選択ビット線用グローバルビット線のうちの少なくとも一つを選択し、選択した少なくとも一つの選択ビット線用グローバルビット線に対して読み出し用電圧を印加すること、および、前記非選択ビット線用グローバルビット線を駆動することを行うグローバルビット線デコーダ/ドライバと、前記グローバルビット線デコーダ/ドライバで選択された少なくとも一つの選択ビット線用グローバルビット線に対応する基本アレイ面内のメモリセルの抵抗状態を読み出す読み出し回路と、前記グローバルビット線デコーダ/ドライバを制御する制御回路と、を備え、前記制御回路は、前記基本アレイ面内のメモリセルから読み出し動作を行う時、前記非選択ビット線用グローバルビット線がフローティング状態となるように、前記グローバルビット線デコーダ/ドライバを制御する、請求項1乃至4のいずれかに記載の抵抗変化型不揮発性記憶装置。前記非選択ビット線用グローバルビット線は、前記第1の基本アレイ面に対応する前記選択ビット線用グローバルビット線と平行し、かつ、隣接して配置されるとともに、前記第2の基本アレイ面に対応する前記選択ビット線用グローバルビット線と平行し、かつ、隣接して配置されている、請求項1乃至6のいずれかに記載の抵抗変化型不揮発性記憶装置。前記複数の基本アレイ面のそれぞれについて、当該基本アレイ面内の前記第1の内部配線は、Z方向に、当該基本アレイ面内の奇数層のビット線を隔てて隣接する当該基本アレイ面内の全ての偶数層のビット線間を単一のビアで接続し、当該基本アレイ面内の前記第2の内部配線は、Z方向に、当該基本アレイ面内の偶数層のビット線を隔てて隣接する当該基本アレイ面内の全ての奇数層のビット線間を単一のビアで接続している、請求項1乃至7のいずれかに記載の抵抗変化型不揮発性記憶装置。さらに、前記複数の基本アレイ面のそれぞれについて、当該基本アレイ面に対応する前記第1の選択スイッチ素子の一端、および、当該基本アレイ面に対応する前記第2の選択スイッチ素子の一端と、当該基本アレイ面に対応する前記選択ビット線用グローバルビット線の間に電流制限回路を備える、請求項1乃至8のいずれかに記載の抵抗変化型不揮発性記憶装置。さらに、前記第1の基本アレイ面内のメモリセルから読み出し動作を行う時、前記第2の基本アレイ面内のメモリセルからは同時に読み出し動作を行わないようにする読み出し制御回路を備える、請求項1乃至9のいずれかに記載の抵抗変化型不揮発性記憶装置。前記読み出し制御回路は、前記第1の基本アレイ面内のメモリセルから読み出し動作を行う時、さらに、前記第1の基本アレイ面とY方向において隣接しない第3の基本アレイ面内のメモリセルから同時に読み出し動作を行うようにする、請求項10に記載の抵抗変化型不揮発性記憶装置。しかしながら、上記従来の不揮発性記憶装置は、集積回路として実現した場合に、そのレイアウト面積が大きくなり、高集積化が困難になるという問題がある。たとえば、前記特許文献5で示される構造では、同一アレイ面内の奇数層のワード線を駆動するドライバと偶数層のワード線を駆動するドライバは各々、異なる制御信号で制御され、かつ異なる駆動回路に接続されている。また、あるアレイ面と、それに隣接するアレイ面のドライバは各々、異なる制御信号で制御され、かつ異なる駆動回路に接続されている。従って、2個のアレイ面に対しドライバは4個必要となる上、前記4個のドライバは各々、異なる駆動回路に接続する必要があり、ドライバの一端を共通にすることはできないため、ドライバ回路のレイアウト面積が大きくなり、その結果、不揮発性記憶装置の高集積化が困難になるという課題がある。この課題に対し、特許文献6では、同一アレイ面内の奇数層、偶数層のビット線を各々、共通のコンタクトビアに接続する階層ビット線構造とし、さらには前記奇数層のビット線、偶数層のビット線が接続された各コンタクトビアを、各々選択スイッチを用いて選択し、その選択スイッチの拡散領域の一方を共通にすることにより、レイアウト面積の増加を抑制できることが示されている。また、複数の面内の奇数層ビット線用の選択スイッチのゲートを共通に接続し、同様に偶数層ビット線用の選択スイッチのゲートを共通に接続してブロックを構成し、前記ブロック単位でアクセスを行うことにより、レイアウト面積を削減できることが、あわせて示されている。ここで、メモリセルアレイの設計では一般に、面積は極力小さくすることが要求され、ビット線およびワード線は各々、実装するプロセスにおいて許容される最小間隔で配線される。一方で、微細化により隣接する配線間隔が小さくなると配線間の結合容量couplingcapacitanceが大きくなるため、選択したビット線および選択したワード線に隣接する非選択のビット線または非選択のワード線に容量結合により信号が伝達されることによって、選択したビット線および選択したワード線の信号の動きに影響が生じる。特許文献6で示されている構造図25では、基本アレイ面群400において、ブロック内部に位置するアレイ面内のメモリセルを選択する場合と、ブロック端部に位置するアレイ面内のメモリセルを選択する場合とで、選択ビット線に隣接する非選択ビット線における信号の動きが異なり、メモリセルに記憶された抵抗値が同一であっても、選択したメモリセルの位置によって選択線における信号の動きに差が生じ、読み出し速度にばらつきが発生するという課題があるこの動作の詳細については後述する。このため、前記ばらつき分だけ読み出し速度にマージンを設けて回路設計を行うか、ビット線およびワード線の配線間隔にマージンを設けてレイアウト設計を行うか、いずれかの対策をする必要がある。前記の問題を鑑み、本発明は抵抗変化型不揮発性記憶素子を用いた不揮発性記憶装置であって、読み出し回路の設計にマージンを設けることなく、メモリセルアレイのビット線およびワード線を、実装するプロセスにおいて許容される最小間隔で配線することを可能とする不揮発性記憶装置を提供することを目的とする。上記目的を達成するために、本発明に係る抵抗変化型不揮発性記憶装置の一形態は、電気的信号に基づいて可逆的に抵抗状態が変化する抵抗変化型素子を有するメモリセルを備えた抵抗変化型不揮発性記憶装置であって、基板と、前記基板の主面と平行な面において直交する方向をX方向およびY方向とし、前記基板の主面に積層される方向をZ方向とした場合に、X方向に延びるビット線がY方向に複数並べられて構成された層がZ方向に積層されて構成された複数層分のビット線と、前記複数層分のビット線の層間のそれぞれに形成され、Y方向に延びるワード線がX方向に複数並べられて構成された層がZ方向に積層されて構成された複数層分のワード線と、前記複数層分のビット線と前記複数層分のワード線との交点のそれぞれに形成され、当該ビット線と当該ワード線とに挟まれた複数の前記メモリセルを有するメモリセルアレイであって、前記複数層分のビット線のうち、Y方向の位置が同一である複数層分のビット線と、当該複数のビット線と交差する前記ワード線との間に挟まれた複数の前記メモリセルを基本アレイ面とした場合に、Y方向に並んで配置された複数の前記基本アレイ面から構成される基本アレイ面群を複数、X方向およびY方向にマトリクス上に配置して構成されたメモリセルアレイと、前記複数の基本アレイ面のそれぞれに対応して設けられた複数の選択ビット線用グローバルビット線と、前記複数の基本アレイ面に対応して設けられた非選択ビット線用グローバルビット線と、前記複数の基本アレイ面のそれぞれに対応して設けられた、複数組の第1の選択スイッチ素子、第2の選択スイッチ素子、第3の選択スイッチ素子および第4の選択スイッチ素子の組とを備え、前記複数の基本アレイ面のそれぞれは、さらに、当該基本アレイ面内の偶数層のビット線のみを互いにZ方向に接続する第1の内部配線と、当該基本アレイ面内の奇数層のビット線のみを互いにZ方向に接続する第2の内部配線とを有し、前記複数の基本アレイ面のそれぞれについて、当該基本アレイ面内の前記第1の内部配線は、当該基本アレイ面に対応する、前記第1の選択スイッチ素子および前記第2の選択スイッチ素子の組のうちの一方を介して、当該基本アレイ面に対応する前記選択ビット線用グローバルビット線と接続され、当該基本アレイ面内の前記第2の内部配線は、当該基本アレイ面に対応する、前記第1の選択スイッチ素子および前記第2の選択スイッチ素子の組のうちの他方を介して、当該基本アレイ面に対応する前記選択ビット線用グローバルビット線と接続され、前記基本アレイ面群を構成する前記複数の基本アレイ面の一つを第1の基本アレイ面とし、当該第1の基本アレイ面とY方向において隣接する、前記複数の基本アレイ面の他の一つを第2の基本アレイ面とする時、前記第1の基本アレイ面内の前記第1の内部配線と、前記第2の基本アレイ面内の前記第2の内部配線とがY方向において互いに隣接し、かつ、前記第1の基本アレイ面内の前記第2の内部配線と、前記第2の基本アレイ面内の前記第1の内部配線とがY方向において互いに隣接し、前記第1の基本アレイ面内の前記第1の内部配線は、当該第1の基本アレイ面に対応する前記第1の選択スイッチ素子を介して、当該第1の基本アレイ面に対応する前記選択ビット線用グローバルビット線と接続され、あるいは当該第1の基本アレイ面に対応する前記第3の選択スイッチ素子を介して前記非選択ビット線用グローバルビット線と接続され、かつ、前記第1の基本アレイ面内の前記第2の内部配線は、当該第1の基本アレイ面に対応する前記第2の選択スイッチ素子を介して当該第1の基本アレイ面に対応する前記選択ビット線用グローバルビット線と接続され、あるいは当該第1の基本アレイ面に対応する前記第4の選択スイッチ素子を介して前記非選択ビット線用グローバルビット線と接続され、前記第2の基本アレイ面内の前記第2の内部配線は、当該第2の基本アレイ面に対応する前記第1の選択スイッチ素子を介して、当該第2の基本アレイ面に対応する前記選択ビット線用グローバルビット線に接続され、あるいは当該第2の基本アレイ面に対応する前記第3の選択スイッチ素子を介して前記非選択ビット線用グローバルビット線と接続され、かつ、前記第2の基本アレイ面内の前記第1の内部配線は、当該第2の基本アレイ面に対応する前記第2の選択スイッチ素子を介して当該第2の基本アレイ面に対応する前記選択ビット線用グローバルビット線と接続され、あるいは当該第2の基本アレイ面に対応する前記第4の選択スイッチ素子を介して前記非選択ビット線用グローバルビット線と接続され、前記複数の基本アレイ面に対応する前記複数の第1の選択スイッチ素子、前記複数の第2の選択スイッチ素子、前記複数の第3の選択スイッチ素子および前記複数の第4の選択スイッチ素子において、前記複数の第1の選択スイッチ素子は共通の第1のビット線選択信号で電気的な接続および非接続が制御され、前記複数の第2の選択スイッチ素子は共通の第2のビット線選択信号で電気的な接続および非接続が制御され、前記複数の第3の選択スイッチ素子は共通の第3のビット線選択信号で電気的な接続および非接続が制御され、前記複数の第4の選択スイッチ素子は共通の第4のビット線選択信号で電気的な接続および非接続が制御されることを特徴とする。これにより、第1の基本アレイ面内の第1の内部配線と、第1の基本アレイ面にY方向に隣接する第2の基本アレイ面内の第2の内部配線とが、Y方向において互いに隣接し、かつ、第1の基本アレイ面内の第2の内部配線と、第2の基本アレイ面内の第1の内部配線とが、Y方向において互いに隣接するので、選択するビット線の位置によらず、選択ビット線と同じ配線層においてつまり、Y方向において隣接する非選択のビット線が非選択ビット線用グローバルビット線に接続されて電位が固定される。よって、選択ビット線における信号は、当該選択ビット線の位置によって動きに差を生じるという問題がなくなる。また、読み出し回路の設計にマージンを設けることなく、メモリセルアレイのビット線およびワード線を、実装するプロセスにおいて許容される最小間隔で配線することが可能となる。ここで、前記複数の基本アレイ面のそれぞれにおいて、前記第1の選択スイッチ素子および前記第3の選択スイッチ素子は、それぞれ、一方が接続される場合他方は非接続となるよう、前記第1のビット線選択信号および前記第3のビット線選択信号で制御され、前記第2の選択スイッチ素子および前記第4の選択スイッチ素子は、それぞれ、一方が接続される場合他方は非接続となるよう、前記第2のビット線選択信号および前記第4のビット線選択信号で制御され、かつ前記第1の選択スイッチ素子および前記第2の選択スイッチ素子は、それぞれ、一方が接続される場合他方は非接続となるよう、前記第1のビット線選択信号および前記第2のビット線選択信号で制御されるのが好ましい。これにより、第1のビット線選択信号が選択される時第1の選択スイッチ素子が接続になる時、第2および第3のビット線選択信号は非選択第2および第3の選択スイッチ素子が非接続、第4のビット線選択信号は選択第4の選択スイッチ素子が接続となるので、選択するビット線の位置によらず、選択ビット線と同じ配線層においてつまり、Y方向において隣接する非選択のビット線は非選択ビット線用グローバルビット線に接続され、電位が固定されるように制御される。ここで、前記複数の第1の選択スイッチ素子および前記複数の第3の選択スイッチ素子は、それぞれ、n型MOSトランジスタおよびp型MOSトランジスタの一方および他方で構成され、前記複数の第2の選択スイッチ素子および前記複数の第4の選択スイッチ素子は、それぞれ、n型MOSトランジスタおよびp型MOSトランジスタの一方および他方で構成され、前記第1のビット線選択信号と前記第3のビット線選択信号とは同一の信号であり、前記第2のビット線選択信号と前記第4のビット線選択信号とは同一の信号であり、前記第1のビット線選択信号と前記第2のビット線選択信号のうち一方が、対応する前記第1から第4の選択スイッチ素子を接続するよう制御し、前記第1のビット線選択信号と前記第2のビット線選択信号のうち他方が、対応する前記第1から第4の選択スイッチ素子が非接続となるよう制御するのが好ましい。これにより、第1のビット線選択信号と第3のビット線選択信号とは共通化され、さらに、第2のビット線選択信号と第4のビット線選択信号とは共通化されているので、2種類のビット線選択信号だけを用いて、複数の基本アレイ面のそれぞれにおける2つの内部配線の一方を選択ビット線用グローバルビット線に接続するとともに他方を非選択ビット線用グローバルビット線に接続する制御が可能となり、その制御が簡素化される。ここで、前記複数の第1の選択スイッチ素子および前記複数の第2の選択スイッチ素子はn型MOSトランジスタで構成され、前記複数の第3の選択スイッチ素子および前記複数の第4の選択スイッチ素子はp型MOSトランジスタで構成されるのが好ましい。これにより大きな駆動能力が必要とされる選択ビット線側の選択スイッチ素子である第1の選択スイッチ素子および第2の選択スイッチ素子にn型MOSトランジスタ、大きな駆動能力が必要ではない非選択ビット線固定側の選択スイッチ素子である第3の選択スイッチ素子および第4の選択スイッチ素子にp型MOSトランジスタが用いられるので、レイアウト面積をより小さくすることができる。また、さらに、前記複数の選択ビット線用グローバルビット線のうちの少なくとも一つを選択し、選択した少なくとも一つの選択ビット線用グローバルビット線に対して読み出し用電圧を印加すること、および、前記非選択ビット線用グローバルビット線に対して予め定められたプリチャージ電圧を印加することを行うグローバルビット線デコーダ/ドライバと、前記グローバルビット線デコーダ/ドライバで選択された少なくとも一つの選択ビット線用グローバルビット線に対応する基本アレイ面内のメモリセルの抵抗状態を読み出す読み出し回路と、前記グローバルビット線デコーダ/ドライバを制御する制御回路とを備え、前記制御回路は、前記基本アレイ面内のメモリセルから読み出し動作を行う時、前記非選択ビット線用グローバルビット線を介して前記基本アレイ面のビット線に前記プリチャージ電圧が印加されるように、前記グローバルビット線デコーダ/ドライバを制御しもよい。これにより、メモリセルからの読み出しにおいて、非選択ビット線用グローバルビット線を介して基本アレイ面のビット線にプリチャージ電圧が印加されるので、プリチャージ動作が高速化される。ここで、さらに、前記複数の選択ビット線用グローバルビット線のうちの少なくとも一つを選択し、選択した少なくとも一つの選択ビット線用グローバルビット線に対して読み出し用電圧を印加すること、および、前記非選択ビット線用グローバルビット線を駆動することを行うグローバルビット線デコーダ/ドライバと、前記グローバルビット線デコーダ/ドライバで選択された少なくとも一つの選択ビット線用グローバルビット線に対応する基本アレイ面内のメモリセルの抵抗状態を読み出す読み出し回路と、前記グローバルビット線デコーダ/ドライバを制御する制御回路とを備え、前記制御回路は、前記基本アレイ面内のメモリセルから読み出し動作を行う時、前記非選択ビット線用グローバルビット線がフローティング状態となるように、前記グローバルビット線デコーダ/ドライバを制御してもよい。非選択ビット線用グローバルビット線の配線容量は通常大きいため、フローティング状態としてもほとんど電圧が変化しない場合が多い。よって、非選択ビット線用グローバルビット線を駆動しないでフローティング状態とすることにより、消費電流を低減することができる。また、前記非選択ビット線用グローバルビット線は、前記第1の基本アレイ面に対応する前記選択ビット線用グローバルビット線と平行し、かつ、隣接して配置されるとともに、前記第2の基本アレイ面に対応する前記選択ビット線用グローバルビット線と平行し、かつ、隣接して配置されてもよい。これにより、非選択ビット線用グローバルビット線が、選択ビット線用グローバルビット線のシールド線として機能するので、読み出し動作時の他の配線からのノイズが低減される。また、前記複数の基本アレイ面のそれぞれについて、当該基本アレイ面内の前記第1の内部配線は、Z方向に、当該基本アレイ面内の奇数層のビット線を隔てて隣接する当該基本アレイ面内の全ての偶数層のビット線間を単一のビアで接続し、当該基本アレイ面内の前記第2の内部配線は、Z方向に、当該基本アレイ面内の偶数層のビット線を隔てて隣接する当該基本アレイ面内の全ての奇数層のビット線間を単一のビアで接続してもよい。これにより、第1の内部配線を単一の貫通ビア構造とすることで、偶数層のビット線を形成する時点では、奇数層貫通ビアは形成されておらず、ビア領域において偶数層のビット線間は基本アレイ面間の2倍の間隔が空くことになり、製造プロセスが容易となる。同様に、第2の内部配線を単一の貫通ビア構造とすることで、奇数層のビット線を形成する時点では、偶数層貫通ビアは形成されておらず、ビア領域において奇数層のビット線間は基本アレイ面間の2倍の間隔が空くことになり、製造プロセスが容易となる。また、さらに、前記複数の基本アレイ面のそれぞれについて、当該基本アレイ面に対応する前記第1の選択スイッチ素子の一端、および、当該基本アレイ面に対応する前記第2の選択スイッチ素子の一端と、当該基本アレイ面に対応する前記選択ビット線用グローバルビット線の間に電流制限回路を備えてもよい。これにより、第1の選択スイッチ素子および第2の選択スイッチ素子と選択ビット線用グローバルビット線との間に電流制限回路が挿入されるので、例えば抵抗変化型素子を低抵抗化し過ぎたためにその後の動作が不安定になるという不具合が回避される。また、さらに、前記第1の基本アレイ面内のメモリセルから読み出し動作を行う時、前記第2の基本アレイ面内のメモリセルからは同時に読み出し動作を行わないようにする読み出し制御回路を備えてもよい。このとき、前記読み出し制御回路は、前記第1の基本アレイ面内のメモリセルから読み出し動作を行う時、さらに、前記第1の基本アレイ面とY方向において隣接しない第3の基本アレイ面内のメモリセルから同時に読み出し動作を行うのが好ましい。これにより、基本アレイ面群内の、任意の複数基本アレイ面内のメモリセルを同時に選択する読み出す場合に、各選択ビット線にY方向において隣接するビット線が常に非選択ビット線となるので、選択するメモリセルビット線の位置によってY方向の隣接線における信号の挙動が異なるために読み出し速度がばらつくという問題がなくなる。本発明によると、多層に積層されたメモリセルアレイからなる抵抗変化型不揮発性記憶装置を、読み出し回路の読み出し速度にマージンを設けて読み出し回路を設計しなくてもよく、かつ集積回路として実装するプロセスにおいて許容される最小配線間隔で構成することができるため、抵抗変化型不揮発性記憶装置の小面積化を図ることが可能である。以下、本発明に係る抵抗変化型不揮発性記憶装置の実施形態について、図面を参照して詳細に説明する。<本発明に係る抵抗変化型不揮発性記憶装置の構成>メモリセル図1Aは本実施形態における抵抗変化型不揮発性記憶装置が備えるメモリセルクロスポイントメモリセルの回路図である。図1Aに示すように、本実施形態では、極性の異なる所定の閾値以上の電圧または電流の印加によりメモリセルの抵抗値が変化する双方向bipolar型メモリセルを前提とする。双方向型メモリセルは、抵抗変化が双方向の電圧または電流の印加において生じる抵抗変化型不揮発性記憶素子1以下、抵抗変化型素子1ともいうと、この抵抗変化型素子1に直列に接続された双方向bidirectionalダイオード素子2とによって構成されている。抵抗変化型素子1は、少なくとも低抵抗状態と高抵抗状態とになり得るものであり、異なる極性の電気的信号の印加に基づいて可逆的に抵抗値抵抗状態が変化することにより情報を記憶することができる。すなわち、抵抗変化型素子1は、低抵抗状態のときに、抵抗変化型素子1への印加電圧が第1の極性を有し、その絶対値が所定の第1の電圧を越えたとき、高抵抗状態に変化し、高抵抗状態のときに第1の電圧の印加方向印加極性とは反対方向第2の極性の抵抗変化型素子1への印加電圧の絶対値が所定の第2の電圧を越えたとき、低抵抗状態に変化する特性を有する。双方向ダイオード素子2は、印加電圧に対して非線形な電流特性を有し、かつ双方向正電圧領域および負電圧領域において電流が流れる双方向性を有する。図2に双方向ダイオード素子2の電圧-電流特性の一例を示す。It>0は双方向ダイオード素子2の閾値電圧を決定する所定の電流値、V1は第1の閾値電圧正の閾値電圧、V2は第2の閾値電圧負の閾値電圧を表す。図2に示すように、この特性は非線形であって、電圧VがV2<V<V1を満たす領域では、抵抗が大きく実質的に電流が流れない。このとき、双方向ダイオード素子2を流れる電流をIとすると、Iは、-It<I<Itの関係を満たしている。一方、電圧VがV≦V2またはV1≦Vを満たす領域では、急激に抵抗値が低下して大きな電流が流れるようになる。このとき、V1≦Vを満たす領域においてIt≦Iとなり、V≦V2を満たす領域においてI≦-Itとなっている。ここで閾値電圧を決定するための所定の電流Itとは、任意に決めうる値であり、ダイオードが制御する素子の特性や、ダイオードの特性によって決まる。通常は、実質的に電流が流れない状態から大きな電流が流れる状態へ切り替わった時点の電流として、閾値電流を決定する。なお、図2では、正電圧時の電流の大きさと負電圧時の電流の大きさが原点対称に記載されているが、これらは必ずしも対称である必要はない。例えば|V1|<|V2|であったり、|V2|<|V1|であったりしてもよい。また、ビット線とワード線との間に設けられた双方向型メモリセルによって、1ビットの記憶素子が実現される。なお、本発明に係る抵抗変化型不揮発性記憶装置が備えるメモリセルの構成は、図1Bに示すような、抵抗変化型素子1と単方向ダイオード素子2aとからなる単方向型メモリセルや、図1Cに示すような抵抗変化型素子1のみで構成したダイオードレスメモリセルを採用することも可能である。ここで、図1Aおよび図1Bでは、抵抗変化型素子の一端がビット線に接続され、抵抗変化型素子の他方の端とダイオード素子の一端とが接続され、ダイオード素子の他方の端とワード線とが接続されているが、抵抗変化型素子の一端をワード線に接続し、抵抗変化型素子の他方の端とダイオード素子の一端とを接続し、ダイオード素子の他方の端とビット線とを接続しても良い。図3Aおよび図3Bはメモリセルを含む立体構造を示す概念図である。図3Aはいわゆる単層クロスポイントメモリセルの立体構造であり、直交するように配置されたビット線とワード線との交点の位置に、ビット線とワード線とに挟まれて、メモリセルMCが構成されている。図3Bはいわゆる多層クロスポイントメモリセルの立体構造であり、図3Aの単層クロスポイントメモリセルが積み重ねられた構造になっている。図4Aは本実施形態における各種メモリセルの断面構造の例である。図4Aにおいて、下部配線11および上部配線12は、一方がビット線であり、他方がワード線である。そして、下部配線11と上部配線12との間に、下部電極13、ダイオード層14、内部電極15、抵抗変化層16、および上部電極17が、順に形成されている。つまり、図4Aの構成において、ダイオード素子2は、下部電極13、ダイオード層14、および内部電極15で構成され、抵抗変化型素子1は、内部電極15、抵抗変化層16、および上部電極17で構成される。なお、抵抗変化層16に関しては、酸素不足型の遷移金属酸化物を用いることができる。遷移金属酸化物にはタンタル酸化物を用いることができ、その組成をTaOxと表した場合には、0<x<2.5となる。つまり化学量論的組成であるTa2O5より酸素の含有量が少ないことが必要である。特に、本実施形態におけるTaOx膜は、0.8≦x≦1.9であることが望ましい。遷移金属酸化物としては、他にハフニウム酸化物やジルコニウム酸化物を用いることができる。ハフニウム酸化物の組成をHfOxと表した場合には、少なくとも0<x<2.0であることが必要である。さらに、0.9≦x≦1.6であることが望ましい。また、ジルコニウム酸化物の組成をZrOxと表した場合には、少なくとも0<x<2.0であることが必要である。さらに、0.9≦x≦1.4であることが望ましい。図4Bは本実施形態におけるメモリセルの断面構造の他の例であり、抵抗変化層が積層構造になったものである。すなわち、抵抗変化層16は、第1の抵抗変化層16aと第2の抵抗変化層16bの積層構造で構成される。ここで、第2の抵抗変化層16bは、第1の抵抗変化層16aより酸素含有量が多く、膜厚は薄いことが好ましい。例えば、タンタル酸化物を用いた場合、第1のタンタル酸化物層組成:TaOx16aと第2のタンタル酸化物層組成:TaOy16bの積層構造で構成されている。ここで、0<x<2.5、およびx<yを満足することが好ましい。より好適には、第2のタンタル酸化物層TaOy16bが上部電極17に接しており、膜厚が1nm以上8nm以下であり、かつ、0.8≦x≦1.9および2.1≦yを満足することが好ましい。積層構造の抵抗変化層にハフニウム酸化物を用いる場合には、第1のハフニウム酸化物層組成:HfOx16aと第2のハフニウム酸化物層組成:HfOy16bの積層構造で構成される。ここで、0<x<2.0、およびx<yを満足することが好ましい。より好適には、第2のハフニウム酸化物層HfOy16bが上部電極17に接しており、膜厚が4nm以上5nm以下であり、かつ、0.9≦x≦1.6および1.8<yを満足することが好ましい。また、積層構造の抵抗変化層にジルコニウム酸化物を用いる場合には、第1のジルコニウム酸化物層組成:ZrOx16aと第2のジルコニウム酸化物層組成:ZrOy16bの積層構造で構成される。ここで、0<x<2.0、およびx<yを満足することが好ましい。より好適には、第2のジルコニウム酸化物層ZrOy16bが上部電極17に接しており、膜厚が1nm以上5nm以下であり、かつ、0.9≦x≦1.4および1.9<yを満足することが好ましい。なお、第2の抵抗変化層16bと接する上部電極17は、例えば、Au金、Pt白金、Irイリジウム、Pdパラジウム、Cu銅およびAg銀等、第2の抵抗変化層16bを構成する金属例えばTa、Hf、あるいはZrの標準電極電位より標準電極電位が高い材料のうちの1つまたは複数の材料を用いて構成され、内部電極15は上部電極17を構成する材料の標準電極電位より標準電極電位が小さい材料例えば、W、Ni、あるいはTaN等で構成されることが好ましい。図4Cおよび図4Dは本実施形態におけるメモリセルの断面構造の他の例である。図4Cでは、内部電極15が省かれており、図4Dでは、さらに下部電極13および上部電極17が省かれ、下部配線11、上部配線12が各々下部電極、上部電極も兼用している。図4Cの構成において、ダイオード素子2は、下部電極13、ダイオード層14、および抵抗変化層16ダイオード素子2の他方の電極を兼ねるで構成され、抵抗変化型素子1は、ダイオード層14抵抗変化型素子1の他方の電極を兼ねる、抵抗変化層16、および上部電極17で構成される。図4Dの構成において、ダイオード素子2は、下部配線11、ダイオード層14、および抵抗変化層16ダイオード素子2の他方の電極を兼ねるで構成され、抵抗変化型素子1は、ダイオード層14抵抗変化型素子1の他方の電極を兼ねる、抵抗変化層16、および上部配線12で構成される。メモリセルの構造が簡単になるにつれて、用いることができる材料が制限される。また、図4Eは図1Cのダイオードレスメモリセルの断面構造の一例である。なお、図4C、図4Dおよび図4Eのいずれにおいても、図4Bと同様に、抵抗変化層16を積層構造にすることが可能である。なお、図4A~図4Eは、ダイオード素子の上に抵抗変化型素子を配置する構造で示しているが、抵抗変化型素子の上にダイオード素子を配置する構成にしてもよい。図5は本実施形態におけるメモリセルの電流-電圧の関係を示すグラフである。図5のグラフは図1Aの回路図のメモリセルの電流-電圧特性に対応する。図5において、横軸はビット線-ワード線間にかかる電圧、縦軸はメモリセルに流れる電流である。また、図5中に示すLRセルはメモリセルより厳密には、メモリセル中の抵抗変化型素子が低抵抗状態である場合、HRセルはメモリセルより厳密には、メモリセル中の抵抗変化型素子が高抵抗状態である場合を表す。図5に示すように、いまメモリセルが低抵抗状態であるLRセルとすると、電圧が上昇してメモリセルへの印加電圧が2V程度を超えたとき、電流が大きく増加する。電圧がさらに上昇して4Vに近くなったとき、メモリセルの抵抗値が急激に変化して高抵抗状態になりHRセル、電流が大きく減少する。一方、メモリセルへの印加電圧を減少させて-4V程度を下回ったとき、メモリセルの抵抗値が急激に変化して低抵抗状態になりLRセル、電流が大きく増加する。このように、抵抗変化が印加電圧の極性について双方向に生じる。第1の実施の形態図6は第1の実施の形態に係る抵抗変化型不揮発性記憶装置における基本アレイ面群100の構成を示す回路図である。図6において、ビット線サブビット線ともいうが延びる方向をX方向、ワード線が延びる方向をY方向、ビット線やワード線の層が重なる方向をZ方向としている。言い換えると、メモリセルが形成されるベースとなる基板不図示の主面と平行な面において直交する方向をX方向およびY方向とし、その基板の主面に積層される方向をZ方向としている。図6において、ビット線BLは、X方向に延びるビット線がY方向に複数並べられて構成されたものを層とした場合に、Z方向に積層された複数の層基本アレイ面、図6では4層の基本アレイ面で1つの基本アレイ面群を構成に形成されている。ワード線WLは、Y方向に延びるワード線がX方向に複数並べられて構成されたものを層とした場合に、ビット線の間の各層図6では3層に形成されている。そして、基本アレイ面群100において、各ビット線BLと各ワード線WLとの3次元的な交点位置に、各メモリセルMCが当該ビット線BLと当該ワード線WLとに挟まれて形成されている。なお、図の簡略化のために、メモリセルMCの一部およびワード線の一部については、図示を省略している。そして、Z方向に揃ったつまり、Y方向の位置が同一である各層のビット線BL群毎に、ワード線WLとの間に形成されたメモリセルMCによって、基本アレイ面0~3がそれぞれ構成されている。つまり、複数層分のビット線BLのうち、Y方向の位置が同一である複数層分のビット線と、当該複数のビット線と交差するワード線WLとの間に挟まれた複数のメモリセルの集まりが一つの基本アレイ面である。各基本アレイ面0~3において、ワード線WLは共通である。図6の例では、各基本アレイ面0~3において、メモリセルMCがX方向に32個、Z方向に6個、配置されている。また基本アレイ面群100は、Y方向に並ぶ4個の基本アレイ面0~3によって、構成されている。なお図6では、基本アレイ面群100基本アレイ面群0に隣接する他の基本アレイ面群基本アレイ面群1中の基本アレイ面4も、あわせて図示している。ただし、基本アレイ面におけるメモリセルの個数や、Y方向に並ぶ基本アレイ面の個数は、これに限定されるものではない。そして、各基本アレイ面0~3において、それぞれ、各基本アレイ面内の偶数層のビット線BLBL_e0~BL_e3が、第1のビア群121~124を介して各々、共通に接続されており、また奇数層のビット線BLBL_o0~BL_o3が、第2のビア群131~134を介して各々、共通に接続されている。つまり、複数の基本アレイ面0~3のそれぞれは、当該基本アレイ面内の偶数層のビット線BLのみを互いにZ方向に接続する第1のビア群121~124と、当該基本アレイ面内の奇数層のビット線のみを互いにZ方向に接続する第2のビア群131~134とを有する。なお、第1のビア群121~124は、本発明に係る第1の内部配線の一例であり、第2のビア群131~134は、本発明に係る第2の内部配線の一例である。なお、図6に示されるように、偶数層のビット線BL_e0とは、基本アレイ面0における4層のビット線のうち、最上層から第2番目と第4番目の層のビット線を指し、偶数層のビット線BL_e1とは、基本アレイ面1における4層のビット線のうち、最上層から第2番目と第4番目の層のビット線を指し、偶数層のビット線BL_e2とは、基本アレイ面2における4層のビット線のうち、最上層から第2番目と第4番目の層のビット線を指し、偶数層のビット線BL_e3とは、基本アレイ面3における4層のビット線のうち、最上層から第2番目と第4番目の層のビット線を指す。また、奇数層のビット線BL_o0とは、基本アレイ面0における4層のビット線のうち、最上層から第1番目と第3番目の層のビット線を指し、奇数層のビット線BL_o1とは、基本アレイ面1における4層のビット線のうち、最上層から第1番目と第3番目の層のビット線を指し、奇数層のビット線BL_o2とは、基本アレイ面2における4層のビット線のうち、最上層から第1番目と第3番目の層のビット線を指し、奇数層のビット線BL_o3とは、基本アレイ面3における4層のビット線のうち、最上層から第1番目と第3番目の層のビット線を指す。ここで、基本アレイ面0および2では、それぞれ、偶数層のビット線BLBL_e0およびBL_e2を共通に接続する第1のビア群121および123は、Y方向から見て、基本アレイ面0および2内の左側に配置され、奇数層のビット線BLBL_o0およびBL_o2を共通に接続する第2のビア群131および133は、Y方向から見て、基本アレイ面0および2内の右側に配置されている。一方、基本アレイ面1および3では、それぞれ、偶数層のビット線BLBL_e1およびBL_e3を共通に接続する第1のビア群122および124は、Y方向から見て、基本アレイ面1および3内の右側に配置され、奇数層のビット線BLBL_o1およびBL_o3を共通に接続する第2のビア群132および134は、Y方向から見て、基本アレイ面1および3内の左側に配置されている。つまり、基本アレイ面群0を構成する複数の基本アレイ面0~3の一つを第1の基本アレイ面とし、当該第1の基本アレイ面とY方向において隣接する他の一つを第2の基本アレイ面とする時、第1の基本アレイ面内の第1のビア群121~124と、第2の基本アレイ面内の第2のビア群131~134とがY方向において互いに隣接し、かつ、第1の基本アレイ面内の第2のビア群131~134と、第2の基本アレイ面内の第1のビア群121~124とがY方向において互いに隣接している。さらに、基本アレイ面0~3のそれぞれに対応させて、選択ビット線に、書き込み、消去、及び読み出し時に所定電圧を供給するためのグローバルビット線GBL000~GBL003がY方向に延びて形成されている。また、各基本アレイ面0~3毎に、第1の選択スイッチ素子101~104および第2の選択スイッチ素子111~114がそれぞれ設けられている。図6では、第1の選択スイッチ素子101~104および第2の選択スイッチ素子111~114は、n型MOSトランジスタによって構成されているものとしている。ここで、選択スイッチ素子としてn型MOSトランジスタを用いたのは、同じゲート幅、構成のトランジスタの場合、一般的にn型MOSトランジスタのほうがp型MOSトランジスタより駆動能力が高いためである。なお、グローバルビット線GBL000~GBL003は、本発明に係る選択ビット線用グローバルビット線の一例である。つまり、本明細書では、選択ビット線用グローバルビット線を単にグローバルビット線ともいう。さらには、複数の基本アレイ面0~3の全体に対応させて、非選択ビット線に固定電位を供給するための非選択ビット線用グローバルビット線GBL_NSがY方向に延びて形成されている。また、各基本アレイ面0~3毎に、第3の選択スイッチ素子501~504および第4の選択スイッチ素子511~514がそれぞれ設けられている。図6では、第3の選択スイッチ素子501~504および第4の選択スイッチ素子511~514は、n型MOSトランジスタによって構成されているものとしている。なお、非選択ビット線用グローバルビット線GBL_NSは、本発明に係る非選択ビット線用グローバルビット線の一例である。第1の選択スイッチ素子101~104は、それらのゲートが共通に接続され、それぞれ、当該基本アレイ面に係る対応するグローバルビット線GBL000~GBL003と、当該基本アレイ面におけるビア群121、132、123および134との電気的な接続/非接続は、ゲートに供給される第1のビット線選択信号BLs_f0に従って切り替え制御される。第2の選択スイッチ素子111~114は、それらのゲートが共通に接続され、それぞれ、当該基本アレイ面に係る対応する選択ビット線用グローバルビット線GBL000~GBL003と、当該基本アレイ面におけるビア群131、122、133および124との電気的な接続/非接続は、ゲートに供給される第2のビット線選択信号BLs_s0に従って切り替え制御される。第1の選択スイッチ素子101~104と第2の選択スイッチ素子111~114は、第1の選択スイッチ素子101と第2の選択スイッチ素子111、第1の選択スイッチ素子102と第2の選択スイッチ素子112、第1の選択スイッチ素子103と第2の選択スイッチ素子113、および第1の選択スイッチ素子104と第2の選択スイッチ素子114とが、それぞれ対をなして構成される。第1のビット線選択信号BLs_f0および第2のビット線選択信号BLs_s0により、第1の選択スイッチ素子または第2の選択スイッチ素子のうち1つが接続オンされた時、対をなす第2の選択スイッチ素子または第1の選択スイッチ素子は非接続オフとなり、偶数層あるいは奇数層のビット線のうち一方が対応するグローバルビット線GBL000~GBL003に接続されるよう制御される。さらに、第3の選択スイッチ素子501~504は、非選択ビット線用グローバルビット線GBL_NSと、基本アレイ面0~3におけるビア群121、132、123、134との電気的な接続/非接続は、それらのゲートに共通に供給される第3のビット線選択信号BLns_f0に従って切り替え制御される。第4の選択スイッチ素子511~514は、非選択ビット線用グローバルビット線GBL_NSと、基本アレイ面0~3におけるビア群131、122、133、124との電気的な接続/非接続は、それらのゲートに共通に供給される第4のビット線選択信号BLns_s0に従って切り替え制御される。ここで、第1の選択スイッチ素子101~104と第3の選択スイッチ素子501~504は、第1の選択スイッチ素子101と第3の選択スイッチ素子501、第1の選択スイッチ素子102と第3の選択スイッチ素子502、第1の選択スイッチ素子103と第3の選択スイッチ素子503、および第1の選択スイッチ素子104と第3の選択スイッチ素子504がそれぞれ対をなして構成される。同様に、第2の選択スイッチ素子111~114と第4の選択スイッチ素子511~514は、第2の選択スイッチ素子111と第4の選択スイッチ素子511、第2の選択スイッチ素子112と第4の選択スイッチ素子512、第2の選択スイッチ素子113と第4の選択スイッチ素子513、および第2の選択スイッチ素子114と第4の選択スイッチ素子514がそれぞれ対をなして構成される。第1のビット線選択信号BLs_f0および第3のビット線選択信号BLns_f0により、第1の選択スイッチ素子101~104または第3の選択スイッチ素子501~504のうち1つが接続オンされた時、対をなす第3の選択スイッチ素子501~504または第1の選択スイッチ素子101~104は非接続オフされるよう制御される。同様に、第2のビット線選択信号BLs_s0および第4のビット線選択信号BLns_s0により、第2の選択スイッチ素子111~114または第4の選択スイッチ素子511~514のうち1つが接続オンされた時、対をなす第4の選択スイッチ素子511~514または第2の選択スイッチ素子111~114は非接続オフされるよう制御される。上記の第1から第4の選択スイッチ素子の制御により、各基本アレイ面において、偶数層または奇数層のビット線のうち一方が対応するグローバルビット線GBL000~GBL003に接続された場合、偶数層または奇数層のビット線のうちの他方のビット線は非選択ビット線用グローバルビット線GBL_NSに接続されるよう制御される。このような選択スイッチ素子の構成により、Y方向に隣接する2つの基本アレイ面について着目すると、以下の制御がおこなわれる。つまり、隣接する2つの基本アレイ面のうちの一方である第1の基本アレイ面では、第1の基本アレイ面内の第1のビア群121~124は、当該第1の基本アレイ面に対応する第1の選択スイッチ素子101~104を介して、当該第1の基本アレイ面に対応するグローバルビット線GBL000~GBL003と接続され、あるいは当該第1の基本アレイ面に対応する第3の選択スイッチ素子501~504を介して非選択ビット線用グローバルビット線GBL_NSと接続され、かつ、第1の基本アレイ面内の第2のビア群131~134は、当該第1の基本アレイ面に対応する第2の選択スイッチ素子111~114を介して当該第1の基本アレイ面に対応するグローバルビット線GBL000~GBL003と接続され、あるいは当該第1の基本アレイ面に対応する第4の選択スイッチ素子511~514を介して非選択ビット線用グローバルビット線GBL_NSと接続される。一方、隣接する2つの基本アレイ面のうちの一方である第2の基本アレイ面では、第2の基本アレイ面内の第2のビア群131~134は、当該第2の基本アレイ面に対応する第1の選択スイッチ素子101~104を介して、当該第2の基本アレイ面に対応するグローバルビット線GBL000~GBL003に接続され、あるいは当該第1の基本アレイ面に対応する第3の選択スイッチ素子501~504を介して非選択ビット線用グローバルビット線GBL_NSと接続され、かつ、第2の基本アレイ面内の第1のビア群121~124は、当該第2の基本アレイ面に対応する第2の選択スイッチ素子111~114を介して当該第2の基本アレイ面に対応するグローバルビット線GBL000~GBL003と接続され、あるいは当該第2の基本アレイ面に対応する第4の選択スイッチ素子511~514を介して非選択ビット線用グローバルビット線GBL_NSと接続される。このような構成とすることにより、選択ビット線にY方向で隣接する非選択ビット線が常に非選択ビット線用グローバルビット線GBL_NSに接続されてその電位が固定されるため、選択されたメモリセルの読み出し時に、隣接する非選択ビット線の電位変動による読み出し動作への影響を抑制することができ、安定した読み出し動作が実現できる。つまり、上述した第1の基本アレイ面内の第1のビア群と、第1の基本アレイ面にY方向に隣接する第2の基本アレイ面内の第2のビア群とが、Y方向において互いに隣接し、かつ、第1の基本アレイ面内の第2のビア群と、第2の基本アレイ面内の第1のビア群とが、Y方向において互いに隣接するので、選択するビット線の位置によらず、選択ビット線と同じ配線層においてつまり、Y方向において隣接する非選択のビット線が非選択ビット線用グローバルビット線に接続されて電位が固定される。よって、選択ビット線における信号は、当該選択ビット線の位置によって動きに差を生じるという問題がなくなる。また、読み出し回路の設計にマージンを設けることなく、メモリセルアレイのビット線およびワード線を、実装するプロセスにおいて許容される最小間隔で配線することが可能となる。また、この構成により、本実施形態における抵抗変化型不揮発性記憶装置は、上述した多層クロスポイント構造が実現されている。加えて、ビット線BLとグローバルビット線GBLを用いた階層ビット線方式が実現されている。さらに、各基本アレイ面0~3において、各基本アレイ面内の偶数層のビット線BLおよび奇数層のビット線BLを、第1のビア群および第2のビア群を介してそれぞれ共通に接続することによって、階層ビット線方式を実現するための選択スイッチ素子の数を2個に減らすことができる。これにより、アレイサイズの小さな基本アレイ面群を、レイアウト面積を増大させることなく、実現することができる。また、偶数層のビット線BLおよび奇数層のビット線BLと、非選択ビット線用グローバルビット線GBL_NSとを接続するために、さらに第3の選択スイッチ素子501~504および第4の選択スイッチ素子511~514という2個の選択スイッチ素子を設けることにより、ビット線の非選択時に非選択ビット線用グローバルビット線GBL_NSを用いて電位を固定することが可能である。第2の実施の形態図7は第2の実施の形態に係る抵抗変化型不揮発性記憶装置における基本アレイ面群100の構成を示す回路図である。基本アレイ面0~4のメモリセルアレイ部分の構成は、図6の場合と同様である。図7では、第1の選択スイッチ素子101~104および第2の選択スイッチ素子111~114は、n型MOSトランジスタによって構成されているものとしている。さらには、複数の基本アレイ面0~3の全体に対応させて、一本の非選択ビット線用グローバルビット線GBL_NSがY方向に延びて形成されている。また、各基本アレイ面0~3毎に、第3の選択スイッチ素子501~504および第4の選択スイッチ素子511~514がそれぞれ設けられている。図7では、第3の選択スイッチ素子501~504および第4の選択スイッチ素子511~514は、p型MOSトランジスタによって構成されているものとしている。ここで第3の選択スイッチ素子、第4の選択スイッチ素子として、p型MOSトランジスタを用いたのは、非選択ビット線を固定するには駆動能力は小さくて良く、同じゲート幅の場合にn型MOSトランジスタより駆動能力の小さいp型MOSトランジスタを用いることができるためである。なお、非選択ビット線用グローバルビット線GBL_NSは、本発明に係る非選択ビット線用グローバルビット線の一例である。第1の選択スイッチ素子101~104は、それらのゲートが共通に接続され、それぞれ、当該基本アレイ面に係る対応するグローバルビット線GBL000~GBL003と、当該基本アレイ面におけるビア群121、132、123および134との電気的な接続/非接続は、ゲートに供給される第1のビット線選択信号BLs_f0に従って切り替え制御される。第2の選択スイッチ素子111~114は、それらのゲートが共通に接続され、それぞれ、当該基本アレイ面に係る対応するグローバルビット線GBL000~GBL003と、当該基本アレイ面におけるビア群131、122、133および124との電気的な接続/非接続は、ゲートに供給される第2のビット線選択信号BLs_s0に従って切り替え制御される。第3の選択スイッチ素子501~504はp型MOSトランジスタによって構成され、非選択ビット線用グローバルビット線GBL_NSと、基本アレイ面0~3におけるビア群121、132、123、134との電気的な接続/非接続は、第3のビット線選択信号ここでは、第1のビット線選択信号BLs_f0に従って切り替え制御される。つまり、第1のビット線選択信号BLs_f0によって、第1の選択スイッチ素子101~104は、基本アレイ面0~3に対応するグローバルビット線GBL000~GBL003と、基本アレイ面0~3におけるビア群121、132、123、134とが、それぞれ電気的に非接続となる様に制御されると同時に、第3の選択スイッチ素子501~504は、非選択ビット線用グローバルビット線GBL_NSと、基本アレイ面0~3におけるビア群121、132、123、134とを、それぞれ接続する様に制御される。このように、本実施の形態では、第1のビット線選択信号BLs_f0は、第1の選択スイッチ素子101~104の電気的な接続および非接続を共通に制御する第1のビット線選択信号であるだけでなく、第3の選択スイッチ素子501~504の電気的な接続および非接続を共通に制御する第3のビット線選択信号でもある。言い換えれば、第1のビット線選択信号BLs_f0と第3のビット線選択信号とは同一の信号である。第4の選択スイッチ素子511~514はp型MOSトランジスタによって構成され、非選択ビット線用グローバルビット線GBL_NSと、基本アレイ面0~3におけるビア群131、122、133、124との電気的な接続/非接続は、第4のビット線選択信号ここでは、第2のビット線選択信号BLs_s0に従って切り替え制御される。つまり、第2のビット線選択信号BLs_s0によって、第2の選択スイッチ素子111~114は、当該基本アレイ面0~3に対応するグローバルビット線GBL000~GBL003と、基本アレイ面0~3におけるビア群131、122、133、124とが電気的に非接続となる様に制御されると同時に、第4の選択スイッチ素子511~514は、非選択ビット線用グローバルビット線GBL_NSと、当該基本アレイ面0~3におけるビア群131、122、133、124とが接続する様に制御される。このように、本実施の形態では、第2のビット線選択信号BLs_s0は、第2の選択スイッチ素子111~114の電気的な接続および非接続を共通に制御する第2のビット線選択信号であるだけでなく、第4の選択スイッチ素子511~514の電気的な接続および非接続を共通に制御する第4のビット線選択信号でもある。言い換えれば、第2のビット線選択信号BLs_s0と第4のビット線選択信号とは同一の信号である。この構成により、本実施の形態における抵抗変化型不揮発性記憶装置は、上述した多層クロスポイント構造が実現されている。加えて、ビット線BLとグローバルビット線GBLを用いた階層ビット線方式が実現されている。さらに、各基本アレイ面0~3において、各基本アレイ面内の偶数層のビット線BLおよび奇数層のビット線BLを、第1のビア群および第2のビア群を介してそれぞれ共通に接続することによって、階層ビット線方式を実現するための選択スイッチ素子の数を2個に減らすことができる。これにより、アレイサイズの小さな基本アレイ面群を、レイアウト面積を増大させることなく、実現することができる。また、偶数層のビット線BLおよび奇数層のビット線BLと、非選択ビット線用グローバルビット線GBL_NSとを接続するために、さらに第3の選択スイッチ素子501~504および第4の選択スイッチ素子511~514という2個の選択スイッチ素子が必要であるが、これら第3の選択スイッチ素子501~504および第4の選択スイッチ素子511~514のゲートは各々、第1の選択スイッチ素子101~104のゲート、第2の選択スイッチ素子111~114のゲートと共通にすることができるため、ゲートの配線は容易である簡素化される。従って、非選択ビット線を固定するための回路を、少ないレイアウト面積の増加で実現することができる。また、この構成では、基本アレイ面0において、偶数層のビット線BL_e0が、第1のビア群121を介して、第1の選択スイッチ素子101と第3の選択スイッチ素子501とに接続され、奇数層のビット線BL_o0が、第2のビア群131を介して、第2の選択スイッチ素子111と第4の選択スイッチ素子511とに接続されている。一方で、基本アレイ面0に対してY方向において隣接する基本アレイ面1では、偶数層のビット線BL_e1が、第1のビア群122を介して、第2の選択スイッチ素子112と第4の選択スイッチ素子512とに接続され、奇数層のビット線BL_o1が、第2のビア群132を介して、第1の選択スイッチ素子102と第3の選択スイッチ素子502とに接続されている。また、基本アレイ面群100内の各基本アレイ面内の第1の選択スイッチ素子101~104と第3の選択スイッチ素子501~504とは、それらのゲートが共通に第1のビット線選択信号BLs_f0に接続され、それぞれの選択スイッチ素子のゲートに供給される第1のビット線選択信号BLs_f0によりそれぞれの選択スイッチ素子の電気的な接続オン/非接続オフが制御され、第1のビット線選択信号BLs_f0が選択オンされて第1の選択スイッチ素子101~104が接続オンに制御される時は、第3の選択スイッチ素子501~504は非接続オフに制御され、第1のビット線選択信号BLs_f0が非選択オフされて第1の選択スイッチ素子101~104が非接続オフに制御される時は、第3の選択スイッチ素子501~504は接続オンに制御される。同じく第2の選択スイッチ素子111~114と第4の選択スイッチ素子501~504とは、それらのゲートが共通に第2のビット線選択信号BLs_s0に接続され、それぞれの選択スイッチ素子のゲートに供給される第2のビット線選択信号BLs_s0によりそれぞれの選択スイッチ素子の電気的な接続オン/非接続オフが制御され、第2のビット線選択信号BLs_s0が選択オンされて第2の選択スイッチ素子111~114が接続オンに制御される時は、第4の選択スイッチ素子501~504は非接続オフに制御され、第2のビット線選択信号BLs_s0が非選択オフされて第2の選択スイッチ素子111~114が非接続オフに制御される時は、第4の選択スイッチ素子501~504は接続オンに制御される。また、第1のビット線選択信号BLs_f0と第2のビット線選択信号BLs_s0は、本実施例の動作時には、一方が選択されたときは、他方が非選択となるよう制御される。よって、第1のビット線選択信号BLs_f0が選択されると、基本アレイ面0では、偶数層のビット線BL_e0が第1のビア群121および第1の選択スイッチ素子101を介して、グローバルビット線GBL000に接続され、奇数層のビット線BL_o0は第2のビア群131および第4の選択スイッチ素子511を介して、非選択ビット線用グローバルビット線GBL_NSに接続され、基本アレイ面1では、奇数層のビット線BL_o1が第2のビア群132および第1の選択スイッチ素子112を介して、グローバルビット線GBL001に接続され、偶数層のビット線BL_e1は第1のビア群122および第3の選択スイッチ素子502を介して、非選択ビット線用グローバルビット線GBL_NSに接続される。基本アレイ面2は基本アレイ面0と同様であり、基本アレイ面3は基本アレイ面1と同様である。すなわち、この構成では、ある基本アレイ面群100の第1のビット線選択信号BLs_f0が選択されて、ある基本アレイ面で偶数層のビット線がグローバルビット線に接続されている時、その基本アレイ面にY方向において隣接する2つの基本アレイ面では、偶数層のビット線はグローバルビット線とは電気的に非接続になり、かつ非選択ビット線用グローバルビット線GBL_NSに接続されるという特徴がある。なお、奇数層のビット線についても前記と同様の関係が成り立ち、さらにはこの関係は、選択される基本アレイ面の位置によらず、常に成り立つ。このような構成により、第1の基本アレイ面0~3内の第1のビア群121、122、123、124の内の1つと、第1の基本アレイ面0~3にY方向に隣接する第2の基本アレイ面0~3内の第2のビア群131、132、133、134の内の1つとが、Y方向において互いに隣接し例えば、121と132、かつ、第1の基本アレイ面0~3内の第2のビア群131、132、133、134の内の1つと、第2の基本アレイ面0~3内の第1のビア群121、122、123、124の内の1つとが、Y方向において互いに隣接する例えば、131と122ので、選択するビット線の位置によらず、選択ビット線と同じZ方向の配線層において、Y方向に隣接する非選択のビット線が非選択ビット線用グローバルビット線に接続されて電位が固定される。よって、選択ビット線における信号は、当該選択ビット線の位置によって動きに差を生じるという問題がなくなる。また、読み出し回路の設計にマージンを設けることなく、メモリセルアレイのビット線およびワード線を、実装するプロセスにおいて許容される最小間隔で配線することが可能となる。なお、本実施の形態では、第1の選択スイッチ素子101~104および第2の選択スイッチ素子111~114はn型MOSトランジスタによって構成され、第3の選択スイッチ素子501~504および第4の選択スイッチ素子511~514はp型MOSトランジスタによって構成されているものとしたが、本発明に係る抵抗変化型不揮発性記憶装置は、このような構成に限定されない。第1の選択スイッチ素子101~104および第3の選択スイッチ素子501~504が、それぞれ、n型MOSトランジスタおよびp型MOSトランジスタの一方および他方で構成され、第2の選択スイッチ素子111~114および第4の選択スイッチ素子511~514が、それぞれ、n型MOSトランジスタおよびp型MOSトランジスタの一方および他方で構成されていればよい。<周辺回路との接続関係>図8は図7の第2の実施の形態に示す基本アレイ面群100とその周辺回路との接続関係を示す回路図である。図8において、グローバルビット線デコーダ/ドライバ202はグローバルビット線GBLおよび非選択ビット線用グローバルビット線GBL_NSを駆動制御する。つまり、グローバルビット線デコーダ/ドライバ202は、複数のグローバルビット線のうちの少なくとも一つを選択し、選択した少なくとも一つのグローバルビット線に対して、読み出し用電圧を印加すること、および、非選択ビット線用グローバルビット線GBL_NSを駆動することを行う。サブビット線選択回路203はアドレス信号A0~Axに応じて、第1のビット線選択信号BLs_f0および第2のビット線選択信号BLs_s0を制御する。なお、図8の構成は第1の実施の形態においても適用できる。その場合には、第1の実施の形態においてサブビット線選択回路203は、さらに第3のビット線選択信号BLns_f0および第4のビット線選択信号BLns_s0も制御する。ワード線デコーダ/ドライバ201は各ワード線WLを駆動制御する。図9は抵抗変化型不揮発性記憶装置の主要部300を示す回路図である。図9に示すように、実際の装置では、図7に示す基本アレイ面群100を複数個図7では、縦方向にn1個配置してブロックを構成し、ブロックを複数個配置してメモリセルアレイ200を構成する。各ブロック内では、グローバルビット線およびワード線は共通である。図9の例では、基本アレイ面群100がn1×16個、配置されている。ワード線デコーダ/ドライバ201は各ワード線WLを駆動制御し、グローバルビット線デコーダ/ドライバ202は各グローバルビット線GBLおよび非選択ビット線用グローバルビット線GBL_NSを駆動制御する。サブビット線選択回路203はアドレス信号A0~Axに応じて、各基本アレイ面群100に対する第1の制御信号BLs_f0~BLs_fnおよび第2の制御信号BLs_s0~BLs_snを制御する。なお、図9の構成は第1の実施の形態においても適用できる。その場合には、第1の実施の形態においては、サブビット線選択回路203は第3のビット線選択信号BLns_f0および第4のビット線選択信号BLns_s0も制御する。また、図9では、非選択ビット線用グローバルビット線GBL_NSを、各ブロックに対し個別に設けているが、複数のブロックで共通に設けてもよい。<抵抗変化型不揮発性記憶装置>図10は抵抗変化型不揮発性記憶装置500の全体構成を示す回路図である。図10において、主要部300が図9に示す構成に相当している。図10において、アドレス入力回路211は、消去高抵抗化サイクル、書き込み低抵抗化サイクルまたは読み出しサイクルの間、外部からのアドレス信号を一時的にラッチし、ラッチしたアドレス信号をサブビット線選択回路203、グローバルビット線デコーダ/ドライバ202、およびワード線デコーダ/ドライバ201へ出力する。制御回路212は、複数の入力信号を受けて、消去サイクル、書き込みサイクル、読み出しサイクル、およびスタンバイ時の状態を表す信号を、サブビット線選択回路203、グローバルビット線デコーダ/ドライバ202、ワード線デコーダ/ドライバ201、書き込み回路214、およびデータ入出力回路215へそれぞれに相応した信号として出力する。また制御回路212は、消去サイクル、書き込みサイクル、および読み出しサイクル時の消去、書き込み、または読み出しパルス発生トリガー信号をパルス発生回路213へ出力する。パルス発生回路213は、消去サイクル、書き込みサイクル、および読み出しサイクル内の各消去、書き込み、または読み出し時間パルスを任意の期間tp_E,tp_W,またはtp_Rの期間発生し、グローバルビット線デコーダ/ドライバ202およびワード線デコーダ/ドライバ201へ出力する。<本発明に係る抵抗変化型不揮発性記憶装置500の動作>図11、図12Aおよび図12Bは、図7に示す第2の実施の形態に示す基本アレイ面群の動作タイミング図である。メモリの動作は、図11に示す書き込みサイクル、消去サイクル、スタンバイ、および図12Aおよび図12Bに示す読み出しサイクルの、4つに大きく分けられる。以下に示す動作は、第1の実施の形態についても同様に説明できる。第1の実施の形態では、第1のビット線選択信号BLs_f0、第2のビット線選択信号BLs_s0のうち、選択された方に、選択電圧Vselが印加される時、さらに第3のビット線選択信号BLns_f0および第4のビット線選択信号BLns_s0に、それぞれ第2のビット線選択信号BLs_s0および第1のビット線選択信号BLs_f0と同様の信号が印加される。まず、書き込みサイクルを説明する。図11に、書き込み動作の一例として、ビット線BL_e2およびワード線WL00000に接続されたメモリセルに書き込む低抵抗化する場合を示す。書き込みサイクルでは、選択されたメモリセルの抵抗変化型素子が、高抵抗状態から低抵抗状態に変化する。まず、選択されたグローバルビット線図11ではGBL002と、選択されたワード線図11ではWL00000に、プリチャージ電圧Vpが印加される。これ以外の非選択グローバルビット線、非選択ビット線用グローバルビット線GBL_NS、非選択ワード線には、プリチャージ電圧は印加されない。また、第1のビット線選択信号BLs_f0、第2のビット線選択信号BLs_s0のうち、選択された方図11ではBLs_f0に、選択電圧Vselが印加され、選択ビット線図11ではBL_e2はプリチャージ電圧Vpにプリチャージされる。非選択グローバルビット線、非選択ビット線、非選択ワード線は、選択ビット線、選択ワード線からメモリセルを介した回り込み電流により、プリチャージ電圧Vpにプリチャージされる。次に、選択グローバルビット線GBL002に書き込み電圧Vwが印加されることにより、選択ビット線BL_e2に、書き込み電圧Vwが印加される。あわせて、選択ワード線WL00000に0Vが印加され、選択ビット線BL_e2および選択ワード線WL00000に接続されたメモリセルに、書き込み電圧Vwが印加されることによって、メモリセルへの書き込みが行われる。この時、非選択ビット線は、選択ビット線BL_e2の電圧Vwと、選択ワード線WL00000の電圧0Vによって決まる、0Vより高く、Vwより低い安定電圧Vwnbに変化し、非選択ワード線は同じく0Vより高く、Vwより低い安定電圧Vwnwに変化するため、非選択のメモリセルには、書き込み電圧Vwより小さい電圧しか印加されない。次に、消去サイクルを説明する。図11に、消去動作の一例として、ビット線BL_e2およびワード線WL00000に接続されたメモリセルを消去高抵抗化する場合を示す。消去サイクルでは、基本的な動作は書き込みサイクルと同様であるが、選択されたメモリセルに、プリチャージ電圧Vpに対し逆極性の電圧Veが加わる点が異なる。まず、選択されたグローバルビット線図11ではGBL002と、選択されたワード線図11ではWL00000に、プリチャージ電圧Vpが印加される。これ以外の非選択グローバルビット線、非選択ビット線用グローバルビット線GBL_NS、非選択ワード線には、プリチャージ電圧は印加されない。また、第1のビット線選択信号BLs_f0、第2のビット線選択信号BLs_s0のうち、選択された方図11ではBLs_f0に、選択電圧Vselが印加され、選択ビット線図11ではBL_e2はプリチャージ電圧Vpにプリチャージされる。非選択グローバルビット線、非選択ビット線、非選択ワード線は、選択ビット線、選択ワード線からメモリセルを介した回り込み電流により、プリチャージ電圧Vpにプリチャージされる。次に、選択ワード線WL00000に、消去電圧Veが印加される。あわせて、選択グローバルビット線に0Vが印加されることにより、選択ビット線BL_e2に0Vが印加され、選択ビット線BL_e2および選択ワード線WL00000に接続されたメモリセルに、消去電圧Veが印加されることによって、メモリセルの消去が行われる。この時、非選択ビット線は、選択ワード線WL00000の電圧Veと、選択ビット線BL_e2の電圧0Vによって決まる、0Vより高く、Veより低い安定電圧Venbに変化し、非選択ワード線は同じく0Vより高く、Veより低い安定電圧Venwに変化するため、非選択のメモリセルには、消去電圧Veより小さい電圧しか印加されない。次に、読み出しサイクルを説明する。図12Aに、読み出し動作の一例として、ビット線BL_e2およびワード線WL00000に接続されたメモリセルを読み出す場合を示す。読み出しサイクルでは、まず選択グローバルビット線図12AではGBL002に、プリチャージ電圧VPR_GBLが印加され、これ以外の非選択グローバルビット線には、プリチャージ電圧VPR_NGBLが印加される。非選択ビット線用グローバルビット線GBL_NSには、プリチャージ電圧VPR_NGBLが印加される。また、第1のビット線選択信号BLs_f0、第2のビット線選択信号BLs_s0のうち、選択された方図12AではBLs_f0に、選択電圧図12AではVselが印加され、これ以外の非選択のビット線選択信号には、非選択電圧図12Aでは0Vが印加される。非選択の基本アレイ面群では、第1および第2のビット線選択信号には、非選択電圧が印加される。選択ワード線図12AではWL00000、非選択ワード線には電圧は印加されない。以上の電圧印加により、選択グローバルビット線GBL002によって、選択ビット線図12AではBL_e2はプリチャージ電圧VPR_SBLにプリチャージされ、非選択グローバルビット線、非選択ビット線用グローバルビット線GBL_NSによって、非選択ビット線はプリチャージ電圧VPR_NSBLにプリチャージされる。また、選択ビット線、非選択ビット線からメモリセルを介して、選択ワード線、非選択ワード線はVPR_WLにプリチャージされる。ここで、選択グローバルビット線と非選択グローバルビット線、もしくは選択グローバルビット線のみでプリチャージを行ってもよいが、前記のように選択グローバルビット線、非選択グローバルビット線、非選択ビット線用グローバルビット線GBL_NSを用いてプリチャージを行うことにより、高速にプリチャージを行うことができる。つまり、制御回路212は、基本アレイ面内のメモリセルから読み出し動作を行う時、非選択ビット線用グローバルビット線GBL_NSを介して基本アレイ面のビット線にプリチャージ電圧が印加されるように、グローバルビット線デコーダ/ドライバ202を制御してもよい。次に、選択グローバルビット線GBL002への電圧印加を停止し、選択ワード線WL00000の電圧を、VPR_WLから0Vに変化させる。これ以外の非選択ワード線には、電圧は印加されない。非選択ビット線用グローバルビット線GBL_NSには、VPR_NGBLを印加し続ける。これにより、選択したメモリセルに読み出し電圧VPR_SBLが印加され、メモリセルの抵抗変化型素子の抵抗値に応じて、選択ビット線BL_e2、選択グローバルビット線GBL002に蓄積された電荷が放電する。この選択グローバルビット線GBL002の電位が判定電圧VREFとなるまでの時間ΔtRDを、図10の読み出し回路216で検出することにより、メモリセルが低抵抗状態にあるか、高抵抗状態にあるかを判定する。ここで、選択ワード線WL00000がVPR_WLから0Vに変化したことにより、非選択ビット線、非選択ワード線は各々、VPR_NSBL、VPR_WLから、選択ビット線BL_e2、選択ワード線WL00000の電圧によって定まる安定電圧へと変化する。このとき、選択ビット線BL_e2に同じ層でつまり、Y方向において隣接する非選択ビット線はビット線BL_e1およびBL_e3となるが、この両非選択ビット線BL_e1、BL_e3は、第2のビット線選択信号BLs_s0によって、非選択ビット線用グローバルビット線GBL_NSに接続されているため、プリチャージ電圧VPR_NSBLから変化せず、選択ビット線における信号の動きに影響を与えない。なお、前記において、非選択ビット線用グローバルビット線GBL_NSには、VPR_NGBLを印加し続けたが、非選択ビット線用グローバルビット線GBL_NSの配線容量は通常大きいため、フローティング状態としてもほとんど電圧が変化しない場合が多い。このような場合は、非選択ビット線用グローバルビット線GBL_NSは駆動せず、フローティング状態とすることにより、消費電流を低減することが可能である。つまり、制御回路212は、基本アレイ面内のメモリセルから読み出し動作を行う時、非選択ビット線用グローバルビット線GBL_NSがフローティング状態となるように、グローバルビット線デコーダ/ドライバ202を制御してもよい。また、図12Bに、読み出し動作の別の一例である、ビット線BL_e3およびワード線WL00000に接続されたメモリセルを読み出す場合を示す。抵抗変化型素子の抵抗値は、前記のビット線BL_e2およびワード線WL00000に接続されたメモリセルと同じであるとする。読み出しサイクルでは、まず選択グローバルビット線図12BではGBL003に、プリチャージ電圧VPR_GBLが印加され、これ以外の非選択グローバルビット線には、プリチャージ電圧VPR_NGBLが印加される。非選択ビット線用グローバルビット線GBL_NSには、プリチャージ電圧VPR_NGBLが印加される。また、第1のビット線選択信号BLs_f0、第2のビット線選択信号BLs_s0のうち、選択された方図12BではBLs_s0に、選択電圧図12BではVselが印加され、これ以外の非選択のビット線選択信号には、非選択電圧図12Bでは0Vが印加される。選択ワード線図12BではWL00000、非選択ワード線には電圧は印加されない。以上の電圧印加により、グローバルビット線GBL003によって、選択ビット線図12BではBL_e3はプリチャージ電圧VPR_SBLにプリチャージされ、非選択グローバルビット線、非選択ビット線用グローバルビット線GBL_NSによって、非選択ビット線はプリチャージ電圧VPR_NSBLにプリチャージされる。また、選択ビット線、非選択ビット線からメモリセルを介して、選択ワード線、非選択ワード線はVPR_WLにプリチャージされる。なお、選択グローバルビット線と非選択グローバルビット線、もしくは選択グローバルビット線のみでプリチャージを行ってもよいことは、非選択ビット線BL_e2および選択ワード線WL00000に接続されたメモリセルを読み出す場合と同様である。次に、選択グローバルビット線GBL003への電圧印加を停止し、選択ワード線WL00000の電圧を、VPR_WLから0Vに変化させる。これ以外の非選択ワード線には、電圧は印加されない。非選択ビット線用グローバルビット線GBL_NSには、VPR_NGBLを印加し続ける。これにより、選択したメモリセルに読み出し電圧VPR_SBLが印加され、メモリセルを通して選択ビット線BL_e3、選択グローバルビット線GBL003に蓄積された電荷が放電する。この選択グローバルビット線GBL003の電位が判定電圧VREFとなるまでの時間ΔtRDを、図10の読み出し回路216で検出することにより、メモリセルが低抵抗状態にあるか、高抵抗状態にあるかを判定する。ここで、選択ワード線WL00000がVPR_WLから0Vに変化したことにより、非選択ビット線、非選択ワード線は各々、VPR_NSBLおよびVPR_WLから、選択ビット線BL_e3、選択ワード線WL00000の各々の電圧によって定まる安定電圧へと変化する。このとき、選択ビット線BL_e3に同じ層でつまり、Y方向において隣接する非選択ビット線はビット線BL_e2およびBL_e4となるが、この両非選択ビット線BL_e2、BL_e4は各々、ビット線選択信号BLs_f0、BLs_f1によって、非選択ビット線用グローバルビット線GBL_NSに接続されているため、プリチャージ電圧VPR_NSBLから変化しない。すなわち、選択ビット線に隣接する非選択ビット線は、選択ビット線BL_e2および選択ワード線WL00000に接続されたメモリセルを読み出す場合と同様、プリチャージ電圧VPR_NSBLから変化せず、選択ビット線における信号の動きに影響を与えないため、選択メモリセルの抵抗変化型素子の抵抗値が同じであれば、グローバルビット線の電位が判定電圧VREFとなるまでの時間ΔtRDは、選択ビット線BL_e2および選択ワード線WL00000に接続されたメモリセルを読み出す場合と、概ね同じ値となる。一方、メモリセルアレイが従来例である特許文献6、すなわち図25で示される構成の場合を考える。図26Aに、読み出し動作の一例として、ビット線BL_e2およびワード線WL00000に接続されたメモリセルを読み出す場合を示す。読み出しサイクルでは、まず選択グローバルビット線図26AではGBL002に、プリチャージ電圧VPR_GBLが印加される。これ以外の非選択グローバルビット線には、電圧を印加してもしなくても良い。また、偶数層選択信号BLs_e0および奇数層選択信号BLs_o0のうち、選択された方図26AではBLs_e0に、選択電圧Vselが印加され、これ以外の非選択の層選択信号には、非選択電圧図26Aでは0Vが印加される。選択ワード線図26AではWL00000、非選択ワード線には電圧は印加されない。以上の電圧印加により、グローバルビット線GBL002によって、選択ビット線図26AではBL_e2はプリチャージ電圧VPR_SBLにプリチャージされ、選択ビット線BL_e2からメモリセルを介して、選択ワード線WL00000、非選択ワード線はVPR_WLに、選択、非選択ワード線からメモリセルを介して、非選択ビット線はVPR_NSBLに各々、プリチャージされる。次に、選択グローバルビット線GBL002への電圧印加を停止し、選択ワード線WL00000の電圧を、VPR_WLから0Vに変化させる。これ以外の非選択ワード線には、電圧は印加されない。これにより、選択したメモリセルに読み出し電圧VPR_SBLが印加され、メモリセルの抵抗変化型素子の抵抗値に応じて、選択ビット線BL_e2および選択グローバルビット線GBL002に蓄積された電荷が放電する。この選択グローバルビット線GBL002の電位が判定電圧VREFとなるまでの時間ΔtRDを、図10の読み出し回路216で検出することにより、メモリセルが低抵抗状態にあるか、高抵抗状態にあるかを判定する。ここで、選択ワード線WL00000がVPR_WLから0Vに変化したことにより、非選択ビット線および非選択ワード線は各々、VPR_NSBL、VPR_WLから、選択ビット線BL_e2および選択ワード線WL00000の電圧によって定まる安定電圧へと変化する。このとき、図25に示すように、選択ビット線BL_e2に同じ層でつまり、Y方向において隣接する非選択ビット線は、ビット線BL_e1およびBL_e3となる。この両非選択ビット線BL_e1およびBL_e3は、偶数層選択信号BLs_e0によって、それぞれ、グローバルビット線GBL001およびGBL003と接続されているが、グローバルビット線の配線の負荷容量は大きいため、両非選択ビット線BL_e1およびBL_e3における信号は前記安定電圧に向かって遅い速度で変化する。この隣接する非選択ビット線BL_e1およびBL_e3の電圧の変化は、それぞれ、選択ビット線BL_e2と隣接する非選択ビット線BL_e1およびBL_e3との間の配線間容量を介して、選択ビット線BL_e2へと伝播するため、図12Aの場合と比較すると、選択ビット線BL_e2における信号の変化の速度は速くなる。また、図26Bに、メモリセルアレイが従来例の構成の場合の、読み出し動作の別の一例である、ビット線BL_e3およびワード線WL00000に接続されたメモリセルを読み出す場合を示す。抵抗変化型素子の抵抗値は、前記のビット線BL_e2およびワード線WL00000に接続されたメモリセルと同じであるとする。読み出しサイクルでは、まず選択グローバルビット線図26BではGBL003に、プリチャージ電圧VPR_GBLが印加される。これ以外の非選択グローバルビット線には、電圧を印加してもしなくても良い。また、偶数層選択信号BLs_e0および奇数層選択信号BLs_o0のうち、選択された方図26BではBLs_e0に、選択電圧Vselが印加され、これ以外の非選択の層選択信号には、非選択電圧図26Bでは0Vが印加される。選択ワード線図26BではWL00000、非選択ワード線には電圧は印加されない。以上の電圧印加により、グローバルビット線GBL003によって、選択ビット線図26BではBL_e3はプリチャージ電圧VPR_SBLにプリチャージされ、選択ビット線BL_e3からメモリセルを介して、選択ワード線WL00000、非選択ワード線はVPR_WLに、選択、非選択ワード線からメモリセルを介して、非選択ビット線はVPR_NSBLに各々、プリチャージされる。プリチャージ終了後、選択グローバルビット線GBL003への電圧印加を停止し、選択ワード線WL00000の電圧を、VPR_WLから0Vに変化させる。これ以外の非選択ワード線には、電圧は印加されない。これにより、選択したメモリセルに読み出し電圧VPR_SBLが印加され、メモリセルを通して選択ビット線BL_e3および選択グローバルビット線GBL003に蓄積された電荷が放電する。この選択グローバルビット線GBL003の電位が判定電圧VREFとなるまでの時間ΔtRDを、図10の読み出し回路216で検出することにより、メモリセルが低抵抗状態にあるか、高抵抗状態にあるかを判定する。ここで、選択ワード線WL00000がVPR_WLから0Vに変化したことにより、非選択ビット線および非選択ワード線は各々、VPR_NSBLおよびVPR_WLから、選択ビット線BL_e3および選択ワード線WL00000の電圧によって定まる安定電圧へと変化する。このとき、図25に示すように、選択ビット線BL_e3に同じ層でつまり、Y方向において隣接する非選択ビット線は、ビット線BL_e2およびBL_e4となる。この非選択ビット線BL_e2は、偶数層選択信号BLs_e0によって、グローバルビット線と接続されており、配線の負荷容量は大きいため、図26Aの場合と同様、非選択ビット線BL_e2における信号は前記安定電圧に向かって遅い速度で変化する。一方、非選択ビット線BL_e4は、層選択信号BLs_e1によって偶数層選択スイッチ素子405が非接続状態であるので、グローバルビット線から切断されており、配線の負荷容量は小さいため、非選択ビット線BL_e4における信号は前記安定電圧に向かって速く変化する。この隣接する非選択ビット線の変化は、選択ビット線と、隣接する非選択ビット線との間の配線間容量を介して、選択ビット線へと伝播するが、一方の隣接非選択ビット線BL_e2において信号が変化する速度が速く、他方の隣接非選択ビット線BL_e4において信号が変化する速度が遅いため、選択ビット線BL_e3における信号の変化の速度は、図26Aの場合よりさらに速くなる。すなわち、隣接非選択ビット線BL_e2における信号の変化の速度は遅く、隣接非選択ビット線BL_e4における信号の変化の速度は速いが、前記の通り、ビット線BL_e2およびワード線WL00000に接続されたメモリセルを読み出す場合の隣接非選択ビット線BL_e1、BL_e3の変化は、ともに遅い。従って、選択メモリセルの抵抗変化型素子の抵抗値が同じであっても、グローバルビット線の電位が判定電圧VREFとなるまでの時間ΔtRDは、ビット線BL_e2およびワード線WL00000に接続されたメモリセルを読み出す場合より速くなり、判定時間にばらつきが生じる。以上のように、メモリアセルレイが従来例の構成の場合では、メモリセルの抵抗変化型素子の抵抗値が同じであっても、読み出すメモリセルの位置によって読み出し時間にばらつきが生じるが、メモリセルアレイが本実施形態の構成の場合においては、読み出すメモリセルの位置によらず読み出し時間にばらつきが生じない、という特徴を有する。隣接しない基本アレイ面からの同時読み出し以上では、読み出しサイクルにおいて基本アレイ面群100内の1つの基本アレイ面から、1つのメモリセルのみを読み出す場合について説明した。すなわち、グローバルビット線を1本のみ選択して読み出し動作を行う場合を示したが、図7に示す基本アレイ面群の回路構成では、基本アレイ面群中に含まれる基本アレイ面の数に対応するグローバルビット線を備えている。基本アレイ面群内ではワード線は共通であるため、読み出しサイクルにおいて、これら複数のグローバルビット線を同時に選択することにより、複数の基本アレイ面上の同じワード線に接続されたメモリセルを、同時に読み出すことが可能である。しかしながら、基本アレイ面群内の、任意の複数基本アレイ面内のメモリセルを同時に選択する場合、各選択ビット線に対してY方向における両側で隣接するビット線が、双方とも非選択ビット線となる場合、一方が選択ビット線で他方が非選択ビット線となる場合、あるいは双方とも選択ビット線となる場合の、3つの場合が生じ得る。従って、前記図25、図26Aおよび図26Bで説明した従来の回路構成の場合と同様に、選択するメモリセルビット線の位置によってY方向における隣接線における信号の挙動が異なるため、読み出し速度がばらつくという課題がある。この課題は、ある基本アレイ面内のビットを読み出す場合、その基本アレイ面とはY方向の両側において隣接しない基本アレイ面内のビットを同時に読み出すことにより、解決することができる。例えば、図7の回路構成の場合では、制御回路212による制御の下で、グローバルビット線デコーダ/ドライバ202は、基本アレイ面0内のメモリセルを選択する時は、同時に基本アレイ面2内のメモリセルを選択すれば良く、基本アレイ面1内のメモリセルを選択する時は、同時に基本アレイ面3内のメモリセルを選択すれば良い。つまり、第1の基本アレイ面内のメモリセルから読み出し動作を行う時、隣接する第2の基本アレイ面内のメモリセルからは同時に読み出し動作を行わない、言い換えると、第1の基本アレイ面内のメモリセルから読み出し動作を行う時、さらに、第1の基本アレイ面とY方向において隣接しない第3の基本アレイ面内のメモリセルから同時に読み出し動作を行うような読み出し制御回路を設けてもよい。そのような読み出し制御回路は、制御回路212とグローバルビット線デコーダ/ドライバ202とによって実現される。図13に、図7の回路構成における同時読み出し動作の一例である、選択ビット線BL_e1および選択ワード線WL00000に接続されたメモリセルと、選択ビット線BL_e3および選択ワード線WL00000に接続されたメモリセルとを同時に読み出す場合を示す。動作の概要は図12Bの場合と同様であるが、グローバルビット線デコーダ/ドライバ202は、グローバルビット線GBL003に加え、グローバルビット線GBL001も同時に選択できる点が異なる。この時、選択ビット線の一つであるBL_e1にY方向において隣接する非選択ビット線は、ビット線BL_e0およびBL_e2になるが、この両非選択ビット線BL_e0およびBL_e2はビット線選択信号BL_f0により、非選択ビット線用グローバルビット線GBL_NSに接続されている。一方、もう一つの選択ビット線であるBL_e3にY方向において隣接する非選択ビット線は、ビット線BL_e2およびBL_e4になるが、この両非選択ビット線BL_e2およびBL_e4も各々、ビット線選択信号BL_f0およびBL_f1により、非選択ビット線用グローバルビット線GBL_NSに接続されている。よって、選択ビット線BL_e1およびBL_e3は両方とも、Y方向において隣接する非選択ビット線が非選択ビット線用グローバルビット線GBL_NSに接続されているため、図12A、図12Bの場合と同様、選択メモリセルの抵抗変化型素子の抵抗値が同じであれば、グローバルビット線の電位が判定電圧VREFとなるまでの時間ΔtRDは、両者で概ね同じ値となる。なお、ビット線BL_e0およびワード線WL00000に接続されたメモリセルとビット線BL_e2およびワード線WL00000に接続されたメモリセルとを同時に読み出す場合、およびビット線BL_e0およびワード線WL00000に接続されたメモリセルとビット線BL_e3およびワード線WL00000に接続されたメモリセルとを同時に読み出す場合についても同様に、選択ビット線にY方向において隣接する非選択ビット線は、全て非選択ビット線用グローバルビット線GBL_NSに接続される。ゆえに以上の3つの場合について、選択メモリセルの抵抗変化型素子の抵抗値が同じであれば、グローバルビット線の電位が判定電圧VREFとなるまでの時間ΔtRDは、3つの場合について概ね同じ値となる。以上では、読み出し動作において、選択グローバルビット線の蓄積電荷を選択セルを介して放電し、選択グローバルビット線GBL002の電位が判定電圧VREFとなるまでの時間ΔtRDを、図10の読み出し回路216で検出することにより、メモリセルが低抵抗状態にあるか、高抵抗状態にあるかを判定する方式について説明したが、読み出し方法は前記に限るものではない。例えば、読み出し回路216内にセンスアンプ回路を設け、選択グローバルビット線をセンスアンプ回路に接続し、前記の電位変動を増幅して検出してもよい。また、メモリセルが低抵抗状態にあるか高抵抗状態にあるかを判定する時間は、一般に用いられるレプリカ回路を用いて生成してもよい。さらには、読み出し回路216内に負荷電流印加回路を設け、負荷電流印加回路から選択グローバルビット線に一定の負荷電流を流してもよい。この場合、選択セルが高抵抗状態の場合は選択グローバルビット線が放電せず、選択セルが低抵抗状態の場合のみ選択グローバルビット線が放電するように負荷電流量を設定することにより、一定時間後の選択グローバルビット線の電位を参照電位と比較することで、抵抗状態の判定が可能となる。また、前記負荷電流量は、一般に用いられるレプリカ回路を用いて生成してもよい。何れの読み出し方法においても、読み出し動作時において、選択されたビット線に隣接する非選択のビット線を非選択ビット線用グローバルビット線GBL_NSに接続することにより安定した読み出しが可能となる。<基本アレイ面群の物理的構造レイアウト>図14、図15は、第2の実施の形態に係る基本アレイ面群の物理的構造の一実施形態を示す図である。図14は平面図であり、図15は、それぞれ、基本アレイ面0および2、並びに、基本アレイ面1および3の断面図である。図14において、左右方向がビット線BLの延びるX方向、上下方向がワード線WLの延びるY方向であり、紙面に直交する方向がZ方向である。図15において、左右方向がビット線BLの延びるX方向、上下方向がZ方向、紙面に直交する方向がワード線WLの延びるY方向である。図14、図15に示す物理的構造では、基板3の上に、複数のメモリセルMCが配置された基本アレイ面群が形成されている。そして、グローバルビット線GBL0~GBL3、非選択ビット線用グローバルビット線GBL_NSは、最下層のビット線BLのさらに下層第1配線166の層において、Y方向に延びて形成されている。また、第1、第2の選択スイッチ素子はn型MOSFETによって、第3、第4の選択スイッチ素子はp型MOSFETによって構成されており、グローバルビット線GBL0~GBL3、非選択ビット線用グローバルビット線GBL_NSのさらに下の、基板3に形成された拡散層106a、106b、およびゲート107によって、構成されている。なお、第1の実施の形態においては、第1、第2、第3、および第4の選択スイッチ素子は、すべてn型MOSFETまたはp型MOSFETによって構成されていてもよい。グローバルビット線GBL0~GBL3と拡散層106a、非選択ビット線用グローバルビット線GBL_NSと拡散層106bとは、第1ビア165を介して、接続されている。また、各基本アレイ面0~3において、偶数層の各ビット線ここでは、2層分のビット線BLは、偶数層のビット線間を接続する第1のビア群121~124第1奇数層貫通ビア162を含むを介して、共通に接続されているBL_e0~BL_e3。同様に、奇数層の各ビット線ここでは、2層分のビット線BLは、奇数層のビット線間を接続する第2のビア群131~134第2偶数層貫通ビア163を介して、共通に接続されているBL_o0~BL_o3。そして、共通に接続された偶数層のビット線BL_e0~BL_e3は、それぞれ第3ビア151を介して第2配線168に接続されており、共通に接続された奇数層のビット線BL_o0~BL_o3は、それぞれ第1偶数層貫通ビア161を介して第2配線168に接続されている。ここで、図15のaは基本アレイ面0および2の断面図を、図15のbは基本アレイ面1および3の断面図を示している。図15のaに示す様に、基本アレイ面0および2では、偶数層のビット線BL_e0およびBL_e2をそれぞれ第2配線168に接続する第1のビア群121および123は、それぞれ基本アレイ面内の左側に配置されており、奇数層のビット線BL_o0およびBL_o2をそれぞれ第2配線168に接続する第2のビア群131および133は、それぞれ基本アレイ面内の右側に配置されている。一方で、図15のbに示す様に、基本アレイ面1および3では、偶数層のビット線BL_e1およびBL_e3をそれぞれ第2配線168に接続する第1のビア群122および124は、それぞれ基本アレイ面内の右側に配置されており、奇数層のビット線BL_o1およびBL_o3をそれぞれ第2配線168に接続する第2のビア群132および134は、それぞれ基本アレイ面内の左側に配置されている。図16および図17は、図14、図15に示す物理的構造のうち、第3ビア151および第1偶数層貫通ビア161より下の層の部分について、各層毎に分解した平面図であり、図18は同じく、第3ビア151および第1偶数層貫通ビア161より上の層について、各層毎に分解した平面図である。なお、図16は、図15に対応する平面図であり、図17は、非選択ビット線用グローバルビット線GBL_NSを選択されたグローバルビット線のシールド線として機能させる場合の変形例に係る平面図である。以下、図16~図18を用いて、本実施形態に係る基本アレイ面群の物理的構造をさらに詳細に説明する。図16のaは第1、第2、第3、および第4の選択スイッチ素子を構成する拡散層およびゲートから第1ビア165までが形成された状態を示す平面図である。図16のaに示すように、図7に示した第1の選択スイッチ素子101~104、第2の選択スイッチ素子111~114、第3の選択スイッチ素子501~504、および第4の選択スイッチ素子511~514は、拡散層106a、106bおよびゲート107107aおよび107bからなるMOSFETによって構成されている。また、基本アレイ面0における第1の選択スイッチ素子101および第2の選択スイッチ素子111を構成するMOSFETは、ソースまたはドレインとなる拡散領域の一方を共有するMOSFETペアを構成している。同じく第3の選択スイッチ素子501および第4の選択スイッチ素子511を構成するMOSFETは、ソースまたはドレインとなる拡散領域の一方を共有するMOSFETペアを構成している。同様に、基本アレイ面1における第1の選択スイッチ素子102および第2の選択スイッチ素子112、基本アレイ面2における第1の選択スイッチ素子103および第2の選択スイッチ素子113、および基本アレイ面3における第1の選択スイッチ素子104および第2の選択スイッチ素子114もそれぞれ、拡散領域を共有するMOSFETペアを構成している。同様に、基本アレイ面1における第3の選択スイッチ素子502および第4の選択スイッチ素子512、基本アレイ面2における第3の選択スイッチ素子503および第4の選択スイッチ素子513、および基本アレイ面3における第3の選択スイッチ素子504および第4の選択スイッチ素子514もそれぞれ、拡散領域を共有するMOSFETペアを構成している。さらに、基本アレイ面0および基本アレイ面1の第3の選択スイッチ素子501および502と第4の選択スイッチ素子511および512は、ともにp型MOSFETで構成される場合は、ウェルを共通に形成するため、隣接して配置される。同様に、基本アレイ面2および基本アレイ面3の第3の選択スイッチ素子503および504と第4の選択スイッチ素子513および514は、ともにp型MOSFETで構成される場合は、ウェルを共通に形成するため、隣接して配置される。前記8つのMOSFETペアは、ゲート長方向がY方向に一致するように配置されており、かつ、X方向に並べられている。なお、MOSFETペアの個数は、基本アレイ面群内の基本アレイ面の数に比例しており、基本アレイ面がnnは2以上の整数個のとき、MOSFETペアは2×n個並べられることになる。また、8つのMOSFETペアにおいて、第1の選択スイッチ素子101~104を構成するMOSFETここでは、n型のゲートおよび第3の選択スイッチ素子501~504を構成するMOSFETここでは、p型のゲートは互いに共通に接続されて第1の選択ゲート107aが形成されているとともに、第2の選択スイッチ素子111~114を構成するMOSFETここでは、n型のゲートおよび第4の選択スイッチ素子511~514を構成するMOSFETここでは、p型のゲートが互いに共通に接続されて第2の選択ゲート107bが形成されている。第1の選択ゲート107aには第1のビット線選択信号BLs_f0が与えられ、第2の選択ゲート107bには第2のビット線選択信号BLs_s0が与えられる。ここで、第3の選択スイッチ素子501~504および第4の選択スイッチ素子511~514は、非選択ビット線を固定できる程度の駆動能力があれば十分であり、トランジスタの駆動能力は第1の選択スイッチ素子101~104および第2の選択スイッチ素子111~114に比べ小さくて良い。従って、第1の選択スイッチ素子101~104と第2の選択スイッチ素子111~114のみを設ける場合に対し、第3の選択スイッチ素子501~504および第4の選択スイッチ素子511~514を追加して設ける場合においても、ゲート幅の小さいトランジスタで構成でき、少ない面積増加でレイアウト配置を行うことが可能である。また、各MOSFETペアにおいて共有された拡散領域には、グローバルビット線GBL0~GBL3、非選択ビット線用グローバルビット線GBL_NSと接続するための第1ビア141等がそれぞれ形成されている。また、第1の選択スイッチ素子101~104、第3の選択スイッチ素子501~504の他方の拡散領域には、ビット線BL_e0、BL_o1、BL_e2、およびBL_o3と接続するための第1ビア142等がそれぞれ形成されており、第2の選択スイッチ素子111~114、第4の選択スイッチ素子511~514の他方の拡散領域には、ビット線BL_o0、BL_e1、BL_o2、およびBL_e3と接続するための第1ビア143等がそれぞれ形成されている。図16のaにおいて、基本アレイ面0~3基本アレイ面群0は、Y方向に並んで配置され、基本アレイ面群0の対応する選択スイッチ群上記の例では16個の選択スイッチは、基本アレイ面群0の下に基本アレイ面群0のフットプリント以下形状および大きさで配置される。図16のbは図16のaの構造上に、グローバルビット線を含む複数の第1配線166と複数の第2ビア167が形成された状態を示す平面図である。図16のbに示すように、グローバルビット線GBL0~GBL3、非選択ビット線用グローバルビット線GBL_NSはそれぞれ、Y方向に延びており、各MOSFETペアの共有化された拡散領域と第1ビア141等共有化された拡散領域に配置された第1ビアによって接続されている。また、第1の選択スイッチ素子101~104および第3の選択スイッチ素子501~504の他方の拡散領域と第1ビア142等共有化されていない拡散領域に配置された第1ビアを介して接続された配線144等が、設けられている。そしてこの配線に、ビット線BL_e0、BL_o1、BL_e2、およびBL_o3と接続するための第2ビア167あるいはビア145、147等が形成されている。さらに、第2の選択スイッチ素子111~114、第4の選択スイッチ素子511~514の他方の拡散領域と第1ビア143等を介して接続された配線146等が設けられている。そしてこの配線146等を、ビット線BL_o0、BL_e1、BL_o2、およびBL_e3と接続するための第2ビア167ビア147等が形成されている。図16のcは図16のbの構造上に、第2配線168と第3ビア151および第1偶数層貫通ビア161が形成された状態を示す平面図である。この第2配線168は、グローバルビット線GBLおよび非選択ビット線用グローバルビット線GBL_NSと基本アレイ面群との間に設けられた配線層に形成されている。図16のcに示すように、基本アレイ面0および基本アレイ面2の第3ビア151と、基本アレイ面1および基本アレイ面3の第1偶数層貫通ビア161とが、複数の第2配線168の左端にY方向に並んで配置されており、基本アレイ面0および2の第1偶数層貫通ビア161と、基本アレイ面1および3の第3ビア151とが、複数の第2配線168の右端にY方向に並んで配置されている。すなわち、基本アレイ面0において共通に接続された偶数層のビット線BL_e0、基本アレイ面1において共通に接続された奇数層のビット線BL_o1、基本アレイ面2において共通に接続された偶数層のビット線BL_e2、および基本アレイ面3において共通に接続された奇数層のビット線BL_o3のそれぞれの共通接続のためのビア領域が第2配線168の左端にY方向に隣接して配置されているとともに、基本アレイ面0において共通に接続された奇数層のビット線BL_o0、基本アレイ面1において共通に接続された偶数層のビット線BL_e1、基本アレイ面2において共通に接続された奇数層のビット線BL_o2、および基本アレイ面3において共通に接続された偶数層のビット線BL_e3のそれぞれの共通接続のためのビア領域が第2配線168の右端にY方向に隣接して配置されている。また、図15の断面図から分かるように、共通に接続されたビット線BLのビア群は、この配線層におけるビア領域から、基板3に対して垂直方向に延びている。そして、第3ビア151と、選択スイッチ素子101、112、103、および114、選択スイッチ素子501、512、503、および514の他方の拡散領域に接続されている第2ビア145等とを接続するように、複数の配線148が設けられている。また、第1偶数層貫通ビア161と、選択スイッチ素子111、102、113、および104、選択スイッチ素子511、502、513、および504の他方の拡散領域に接続されている第2ビア147等とを接続するように、複数の配線149が設けられている。これにより、ビア151、161は各々、対応する第1の選択スイッチ素子101~104、第3の選択スイッチ素子501~504、第2の選択スイッチ素子111~114、および第4の選択スイッチ素子511~514のいずれかの、共有されていない方の拡散領域に接続されたことになる。このように、グローバルビット線と基本アレイ面群との間に配線層を設けて、共通接続されたビット線と対応する選択スイッチ素子との電気的接続に、この配線層の配線を介在させることによって、選択スイッチ素子の配置がビット線コンタクト領域の配置に律束されることがなく、よって、自由度の高い配置やサイズ構成が可能になる。なお、第3ビア151および第1偶数層貫通ビア161より下の層について、図17のbに示すように、Y方向において2つの隣接するグローバルビット線に対し、非選択ビット線用グローバルビット線GBL_NSが共有化されるよう隣接し、かつ平行になるように形成しても良い。つまり、非選択ビット線用グローバルビット線GBL_NSは、第1の基本アレイ面0に対応するグローバルビット線GBL0と平行し、かつ、隣接して配置されるとともに、第2の基本アレイ面1に対応するグローバルビット線GBL1と平行し、かつ、隣接して配置されてもよい。ここで、非選択ビット線用グローバルビット線GBL_NSは、読み出し動作時に一定電圧に駆動され、配線容量は大きい。従って前記配線構造を用いることにより、非選択ビット線用グローバルビット線GBL_NSを選択されたグローバルビット線のシールド線として機能させることが可能となり、読み出し動作時の他の配線からのノイズを低減することができる。図18のaは図16のc、もしくは図17のcの構造上に形成された偶数層のビット線を示す平面図である。図18のaに示すように、偶数層のビット線BLBL_e0~BL_e3は、Z方向に共通する偶数層の各ビット線間を接続する第1のビア群121~124を介して前記偶数層の各ビット線が共通に接続されており、さらに図16のc、図17のcに示した第3ビア151に接続されている。なお、図18のaや他の平面図において、メモリセルMCは矩形で表されているが、実際の仕上がり寸法では円形状になる。ここで、偶数層のビット線を形成する時点では、奇数層貫通ビアは形成されておらず図中、点線の部分、ビア領域において偶数層のビット線間は基本アレイ面間の2倍の間隔が空いている図中、BL_e0とBL_e2との間、およびBL_e1とBL_e3の間ため、プロセスが容易となる利点がある。図18のbは図16のc、もしくは図17のcの構造上に形成されたワード線を示す平面図である。また、図18のbでは、メモリセルMCの1ビットのサイズピッチを破線の矩形で示している。ここでは、X方向ビット線方向のピッチとY方向ワード線方向のピッチとを等しくしているが、等しくなくてもよい。図18のcは図16のc、もしくは図17のcの構造上に形成された奇数層のビット線を示す平面図である。図18のcに示すように、奇数層のビット線BLBL_o0~BL_o3は、Z方向に共通する奇数層の各ビット線間を接続する第2のビア群131~134を介して前記奇数層の各ビット線が共通に接続されており、さらに図16のc、図17のcに示した第1偶数層貫通ビア161に接続されている。また、奇数層のビット線を形成する時点では、偶数層貫通ビアは形成されておらず図中、点線の部分、ビア領域において奇数層のビット線間は基本アレイ面間の2倍の間隔が空いている図中、BL_o0とBL_o2との間、およびBL_o1とBL_o3の間ため、プロセスが容易となる利点がある。なお、第1のビア群121~124および第2のビア群131~134は、図19、図20に示すように、ビア群に接続しないワード線、ビット線層にも上下のビアを接続するための孤立した配線パターンを配置し、各配線層間をビアで接続することにより形成しても良い。なお、図19は、図15に示される断面の変形例を示し、図20は、図18に示される平面の変形例を示している。<本発明に係る抵抗変化型不揮発性記憶装置500の特徴>本願発明者らは、多層型の階層ビット線の構造を考えるにあたって、以下の点に注目した。第1点目として、読み出し動作時に、選択ビット線にY方向で隣接する非選択ビット線における信号の動きが、選択ビット線の位置によらず、常に一定電圧に固定されるように配線および回路を構成、制御することによって、読み出し速度のばらつきをなくせると考えた。本発明に係る抵抗変化型不揮発性記憶装置500では、ある基本アレイ面で偶数層のビット線が選択される時は常に、Y方向の両隣で隣接する基本アレイ面内の偶数層のビット線が非選択ビット線用グローバルビット線GBL_NSに接続されるように、また、ある基本アレイ面で奇数層のビット線が選択される時は常に、Y方向の両隣で隣接する基本アレイ面内の奇数層のビット線が非選択ビット線用グローバルビット線GBL_NSに接続されるように、ビット線およびビット線選択スイッチを構成、制御することにより、選択するビット線の位置によらず、Y方向の両隣で隣接する非選択ビット線の電位が非選択ビット線用グローバルビット線GBL_NSにより固定されるようにしている。この配線および回路の構成、制御によって、選択位置による読み出し速度のばらつきをなくせるため、ビット線を最小間隔で配線することが可能となる。第2点目として、層が重なる方向であるZ方向において、奇数層を隔てて隣接する偶数層のビット線間を単一のビア第1奇数層貫通ビア162等で接続し、同じく偶数層を隔てて隣接する奇数層のビット線間を単一のビア第2偶数層貫通ビア163等で接続することにより、各ビア群に接続しないワード線、ビット線層では配線層を設けない様な、ビアの物理的構造を考えた。このビアの物理的構造により、偶数層のビット線を形成する時点では、第1奇数層貫通ビアは形成されておらず、ビア領域において偶数層のビット線間は基本アレイ面間の2倍の間隔が空いているため、プロセスが容易となる利点がある。奇数層の形成についても同様である。第3の実施の形態抵抗変化型不揮発性記憶装置では、書き込みあるいは消去動作時において、書き込み動作あるいは消去動作時にメモリセルに流れる電流の量を制限することが必要とされる場合がある。たとえば、本発明の実施例として示した遷移金属酸化物を用いた抵抗変化型素子の場合、抵抗変化型素子を高抵抗状態から低抵抗状態に変化させる場合書き込み動作時である。この場合は、図7に示した本発明の実施形態に係る基本アレイ面群の構成に対し、図21のように電流制限回路171~175、181~185を、第1の選択スイッチ素子101~105および第2の選択スイッチ素子111~115とグローバルビット線GBL000~GBL003との間に設ければよい。具体的には、電流制限回路は、基本アレイ面ごとに、第1の選択スイッチ素子101~105と第2の選択スイッチ素子111~115との接続点と、グローバルビット線GBL000~GBL003との間に、一対のn型MOSトランジスタ171~175とp型MOSトランジスタ181~185とで構成される並列回路を挿入することで構成される。これは、抵抗変化素子の構造をすべて同じ構造でアレイを構成した場合、偶数層のビット線と奇数層のビット線で書きこみ時にメモリセルに流す電流の向きが逆になるため、いずれの層のメモリセルにおいても書き込み時の電流制限をかけられるようにするためである。書き込み動作あるいは消去動作において、例えば一対のn型MOSトランジスタおよびp型MOSトランジスタのうち、ソースフォロワ動作となる一方のトランジスタだけをオンさせることで、基板バイアス効果により、オンしたトランジスタが電流制限回路として動作する。すなわち、メモリセルからグローバルビット線に向けて電流を流す場合には、p型MOSトランジスタだけをオンさせ、一方、グローバルビット線からメモリセルに向けて電流を流す場合には、n型MOSトランジスタだけをオンさせることで、書き込み動作時にメモリセルに流れる電流を制限することができる。これにより、抵抗変化型素子を高抵抗状態から低抵抗状態に変化させるときに、その抵抗変化型素子が過剰な電流のために低抵抗化し過ぎ、その後の動作が不安定になるという不具合が回避される。なお、図6、図7、図21に示す基本アレイ面群で構成されたメモリセルアレイでは、端部以外の基本アレイ面図6、図7、図21では例えば、基本アレイ面1には、2個の基本アレイ面前記の例では、基本アレイ面0、2が隣接しているが、端部の基本アレイ面図6、図7、図21では基本アレイ面0には、1個図6、図7、図21では基本アレイ面1のアレイ面のみが隣接する。よって、端部の基本アレイ面をアクセスする時のみ、他の基本アレイ面をアクセスする時と読み出し速度が異なる懸念があるが、これは基本アレイ面0に対しY方向に、基本アレイ面1ではない側に隣接させてダミーの基本アレイ面を配置することで、解決可能である。この場合、前記ダミーの基本アレイ面の第1の選択スイッチ素子、第2の選択スイッチ素子をともにオフ状態、第3の選択スイッチ素子、第4の選択スイッチ素子をともにオン状態に固定して、ビット線を非選択ビット線用グローバルビット線GBL_NSに接続しておけば良い。<本発明の抵抗変化型不揮発性記憶装置500による効果>次に、本発明の抵抗変化型不揮発性記憶装置500が備えるメモリセルアレイ構成について、特に読み出し動作時の選択ビット線と、選択ビット線にY方向において隣接する非選択ビット線における信号の動きとに注目して、その効果を説明する。図25に示す従来のメモリセルアレイの構成では、選択するビット線の位置によって、選択ビット線と同じ配線層においてつまり、Y方向において両側で隣接する非選択のビット線が、両方ともビット線選択スイッチ素子偶数層選択スイッチ素子401~405、奇数層選択スイッチ素子411~415によってグローバルビット線と接続されるか、一方がビット線選択スイッチ素子によってグローバルビット線と接続され、かつ他方がグローバルビット線から切断されるか、の2つの場合がある。これに対し、図6および図7に示す本発明の抵抗変化型不揮発性記憶装置500が備えるメモリセルアレイの構成では、選択するビット線の位置によらず、選択ビット線と同じ配線層においてつまり、Y方向において両側で隣接する非選択ビット線が、両方ともビット線選択スイッチ素子第3の選択スイッチ素子501~505、第4の選択スイッチ素子511~515によって非選択ビット線用グローバルビット線GBL_NSに接続され、一定電圧に固定されることを特徴としている。従来のメモリセルアレイの構成では、選択するビット線の位置によって、Y方向の両側で隣接する非選択のビット線における信号の動きが異なり、配線間容量による非選択ビット線から選択ビット線への影響に差が生じる。このため、選択したメモリセルの抵抗変化型素子の抵抗値が同じ場合でも、選択した位置によって選択ビット線における信号の動きに差が生じ、読み出し速度にばらつきが生じる。図25で示した基本アレイ面群の構成の場合について、選択ビット線BL_e2および選択ワード線WL00000に接続されたメモリセルを読み出した場合の非選択ビット線BL_e1、選択ビット線BL_e2、非選択ビット線BL_e3における信号の動きをシミュレーションにより求めた結果を、図22Aに示す。また、選択ビット線BL_e3および選択ワード線WL00000に接続されたメモリセルを読み出した場合の非選択ビット線BL_e2、選択ビット線BL_e3、非選択ビット線BL_e4における信号の動きをシミュレーションにより求めた結果を、図22Bに示す。図22Aに示すように、選択ビット線BL_e2および選択ワード線WL00000に接続されたメモリセルを読み出す場合は、隣接する非選択ビット線は両方とも、遅い速度で安定電圧へと変化する一方、図22Bに示すように、選択ビット線BL_e3および選択ワード線WL00000に接続されたメモリセルを読み出す場合は、隣接する非選択ビット線における信号の一方は遅い速度で、他方は速い速度で安定電圧へと変化することがわかる。以上のように、Y方向において隣接する非選択ビット線における信号の動きに差があるため、B選択ビット線L_e2および選択ワード線WL00000に接続されたメモリセルを読み出した場合の読み出し時間は39nsであるが、選択ビット線BL_e3および選択ワード線WL00000に接続されたメモリセルを読み出した場合の読み出し時間は33nsであり、選択位置によって6nsの差が生じていることを確認できる。一方、本発明の抵抗変化型不揮発性記憶装置500が備えるメモリセルアレイの構成では、選択するビット線の位置によらず、Y方向において両側で隣接する非選択ビット線は一定電圧に固定されているため、配線間容量による選択ビット線への影響に差は生じない。このため、選択したメモリセルの抵抗変化型素子の抵抗値が同じ場合、選択した位置によって選択ビット線における信号の動きに差は生じず、読み出し速度にばらつきが生じない。図7で示した基本アレイ面群の構成の場合について、図22Aおよび図22Bと同様に選択ビット線BL_e2および選択ワード線WL00000に接続されたメモリセルを読み出した場合、選択ビット線BL_e3および選択ワード線WL00000に接続されたメモリセルを読み出した場合の各々について、選択ビット線、隣接する非選択ビット線における信号の動きをシミュレーションにより求めた結果を、図23Aおよび図23Bに示す。図23Aおよび図23Bのように、隣接する非選択ビット線は両方とも、一定電圧図23Aおよび図23Bでは2.8Vに固定されている。このため、選択ビット線BL_e2および選択ワード線WL00000に接続されたメモリセルを読み出した場合の読み出し時間は39ns、選択ビット線BL_e3および選択ワード線WL00000に接続されたメモリセルを読み出した場合の読み出し時間も39nsであり、選択位置によって、差が生じていないことがわかる。以上のように、本発明の抵抗変化型不揮発性記憶装置が備えるメモリセルアレイの構成では、選択する位置によらず読み出し時間が一定となり、配線間容量による非選択ビット線における信号の動きによる影響を考慮する必要がないため、読み出し回路に余分なマージンを設けることなく、ビット線を最小間隔で配線することが可能となる。また前記結果は一例として、図6および図7で示す基本アレイ面群の場合を示したが、図6および図7の場合より配線層の数、および同一ビット線上のメモリセルの個数がより多くなると、配線間容量による影響はさらに顕著となるため、その影響を考慮する必要がない本発明の抵抗変化型不揮発性記憶装置が備えるメモリセルアレイの構成は、より有用なものとなる。以上、本発明に係る抵抗変化型不揮発性記憶装置について、3つの実施の形態およびその変形例に基づいて説明したが、本発明は、実施の形態およびその変形例に限定されるものではない。本発明の主旨を逸脱しない範囲で、本実施の形態および変形例に対して当業者が思いつく各種変形を施して得られる形態や、実施の形態および変形例における構成要素を任意に組み合わせて得られる他の形態も、本発明に含まれる。たとえば、図6および図7に示される本実施形態における抵抗変化型不揮発性記憶装置が備えるメモリセルアレイは、複数の基本アレイ群で構成され、かつ、各基本アレイ群は4つの基本アレイ面から構成されたが、本発明に係る抵抗変化型不揮発性記憶装置が備えるメモリセルアレイは、このような構成に限定されるものではなく、少なくとも一つの基本アレイ群だけから構成されてもよいし、一つの基本アレイ群が少なくとも2つの基本アレイから構成されてもよい。少なくとも2つの基本アレイ面から構成されたメモリセルアレイであれば、第1の基本アレイ面内の第1のビア群偶数層のビット線を接続するビア群と、第2の基本アレイ面内の第2のビア群奇数層のビット線を接続するビア群とが、Y方向において互いに隣接し、かつ、第1の基本アレイ面内の第2のビア群と、第2の基本アレイ面内の第1のビア群とが、Y方向において互いに隣接するという特徴を備えることができるからである。"