半導体基板と、前記半導体基板上に積層され、垂直方向に直列接続された複数のメモリセルを含むメモリセルアレイと、前記半導体基板上に設けられ、所望の電圧を前記メモリセルアレイに供給する電源回路とを備え、前記電源回路は、前記メモリセルアレイに供給する電圧を生成するポンプ回路と、前記ポンプ回路の出力端子に接続され、前記出力端子の電圧値が所定の値を下回った場合に前記ポンプ回路を作動させる制御信号を出力するリミッタ回路と、前記出力端子に一端が接続され、前記出力端子の電圧を調整するように構成されたキャパシタと、前記キャパシタの他端に接続され、前記制御信号に基づき所定の電流値の定電流を用いて前記キャパシタを充電するブースト回路と、前記ブースト回路の充電動作を停止させるスイッチとを備え、前記キャパシタは、前記メモリセルアレイの直下に設けられたことを特徴とする不揮発性半導体記憶装置。前記ブースト回路は、前記定電流の電流値を変更可能に構成されたことを特徴とする請求項1記載の不揮発性半導体記憶装置。前記ブースト回路は、所定の電圧を前記メモリセルアレイに供給する期間に前記キャパシタを充電する動作を実行するよう構成されていることを特徴とする請求項2記載の不揮発性半導体記憶装置。前記メモリセルアレイは、前記メモリセルを直列接続してなるメモリストリング、及び前記メモリストリングの両端にそれぞれ接続された選択トランジスタをそれぞれ備える複数のメモリユニットと、複数の前記メモリユニットの一端に接続された複数のビット線と、複数の前記メモリユニットの他端に接続されたソース線とを備え、前記メモリストリングは、前記半導体基板に対して垂直方向に延び、複数の前記メモリセルのボディ及び前記選択トランジスタのボディとして機能する柱状半導体層と、前記柱状半導体層の側面を取り囲むように形成された電荷蓄積層と、前記電荷蓄積層を介して前記柱状部の側面を取り囲み且つ層間絶縁膜を介して積層され、前記メモリセルのゲートと電気的に接続された第1導電層とを備えることを特徴とする請求項1乃至3のいずれか記載の不揮発性半導体記憶装置。一対の前記柱状半導体層の下端を連結する連結半導体層を備えることを特徴とする請求項4記載の不揮発性半導体記憶装置。本実施形態は、チップ面積を削減することのできる不揮発性半導体記憶装置を提供する。一の実施形態に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板上に積層され、垂直方向に直列接続された複数のメモリセルを含むメモリセルアレイと、半導体基板上に設けられ、所望の電圧をメモリセルアレイに供給する電源回路とを備える。電源回路は、メモリセルアレイに供給する電圧を生成するポンプ回路と、ポンプ回路の出力端子に接続され、出力端子の電圧値が所定の値を下回った場合にポンプ回路を作動させる制御信号を出力するリミッタ回路と、出力端子に一端が接続され、出力端子の電圧を調整するように構成されたキャパシタと、キャパシタの他端に接続され、制御信号に基づき所定の電流値の定電流を用いてキャパシタを充電するブースト回路と、ブースト回路の充電動作を停止させるスイッチとを備える。キャパシタは、メモリセルアレイの直下に設けられる。半導体基板上に積層されたメモリセルを有するメモリセルアレイの下方には、デコーダやドライバ、メモリセルアレイに電圧を供給する電源回路等を含む各種の制御回路を設けることが検討できる。しかしながら、積層型NAND型フラッシュメモリにおいて、チップ面積を最小にするためにこれらの制御回路をいかに効率よくメモリセルアレイの下部に配置するかが課題となる。以下、図面を参照して、不揮発性半導体記憶装置の実施形態について説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。[第1実施形態][第1実施形態の不揮発性半導体記憶装置の構成]先ず、図1を参照して、第1実施形態に係る不揮発性半導体記憶装置の概略構成について説明する。第1実施形態に係る不揮発性半導体記憶装置は、図1に示すように、メモリセルアレイMA、及び周辺回路CCを備える。なお、周辺回路CCの具体的構成については後述する。メモリセルアレイMAは、図1に示すように、m列のメモリブロックMB1、...MBm以下、メモリブロックMBと記載する場合もあるを有する。各メモリブロックMBは、n行、2列のメモリユニットMU1、1~MU2、n以下、メモリユニットMUと記載する場合もあるを有する。メモリユニットMUは、メモリストリングMS、ソース側選択トランジスタSSTr、及びドレイン側選択トランジスタSDTrを有する。メモリユニットMUの一端はビット線BLに接続され、メモリユニットMUの他端はソース線SLに接続される。即ち、ドレイン側選択トランジスタSDTrの電流経路の一端は、ビット線BLに接続され、ソース側選択トランジスタSSTrの電流経路の一端は、ソース線SLに接続される。メモリストリングMSは、図1に示すように、直列接続されたメモリトランジスタMTr1~MTr8メモリセル、及びバックゲートトランジスタBTrを有する。メモリトランジスタMTr1~MTr4、MTr5~MTr8は、各々、直列接続される。バックゲートトランジスタBTrは、メモリトランジスタMTr4とメモリトランジスタMTr5との間に設けられる。メモリトランジスタMTr1~MTr8は、その電荷蓄積層に電荷を蓄積することによって、データを保持する。バックゲートトランジスタBTrは、少なくともメモリストリングMSを動作の対象として選択した場合に導通状態とされる。メモリブロックMB1~MBmにおいて、n行2列のメモリトランジスタMTr1~MTr8のゲートには、各々、共通にワード線WL1~WL8が接続される。n行2列のバックゲートトランジスタBTrのゲートには、共通にバックゲート線BGが接続される。ソース側選択トランジスタSSTrのドレインは、メモリストリングMSのソースメモリトランジスタMTr1のソースに接続される。ソース側選択トランジスタSSTrのソースは、ソース線SLに接続される。各メモリブロックMBの奇数列目1列目、3列目、5列目、...、偶数列目2列目、4列目、6列目、...に並ぶソース側選択トランジスタSSTrのゲートには、各々、共通にソース側選択ゲート線SGS1、SGS2以下、ソース側選択ゲート線SGSと記載する場合もあるが接続される。ドレイン側選択トランジスタSDTrのソースは、メモリストリングMSのドレインメモリトランジスタMTr8のドレインに接続される。ドレイン側選択トランジスタSSTrのドレインは、ビット線BLに接続される。各メモリブロックMBの奇数列目、偶数列目に並ぶドレイン側選択トランジスタSDTrのゲートには、各々、共通にドレイン側選択ゲート線SGD1、SGD2以下、ドレイン側選択ゲート線SGDが接続される。[積層構造]次に、図2及び図3を参照して、第1実施形態に係るメモリブロックMBの積層構造について説明する。図2は、メモリセルアレイMAを示す斜視図である。図3は、メモリセルアレイMAを示す断面図である。メモリブロックMBは、図2及び図3に示すように、半導体基板20上に順次積層されたバックゲート層30、メモリ層40、選択トランジスタ層50、及び配線層60を有する。バックゲート層30は、バックゲートトランジスタBTrとして機能する。メモリ層40は、メモリトランジスタMTr1~MTr8として機能する。選択トランジスタ層50は、ドレイン側選択トランジスタSDTr、及びソース側選択トランジスタSSTrとして機能する。配線層60は、ソース線SL、及びビット線BLとして機能する。バックゲート層30は、図2及び図3に示すように、バックゲート導電層31を有する。バックゲート導電層31は、バックゲート線BG、及びバックゲートトランジスタBTrのゲートとして機能する。バックゲート導電層31は、半導体基板20と平行なロウ方向及びカラム方向に2次元的に広がるように形成される。バックゲート導電層31は、例えば、ポリシリコンpoly-Siの材料を用いる。バックゲート層30は、図3に示すように、メモリゲート絶縁層43及び連結半導体層44Bを有する。メモリゲート絶縁層43は、連結半導体層44Bとバックゲート導電層31との間に設けられる。連結半導体層44Bは、バックゲートトランジスタBTrのボディチャネルとして機能する。連結半導体層44Bは、バックゲート導電層31に埋め込まれるように形成される。連結半導体層44Bは、上面からみてカラム方向を長手方向とする略矩形状に形成される。連結半導体層44Bは、ロウ方向及びカラム方向にマトリクス状に形成される。連結半導体層44Bは、例えば、ポリシリコンpoly-Siの材料を用いる。メモリ層40は、図2及び図3に示すように、バックゲート層30の上層に形成される。メモリ層40は、ワード線導電層41a~41dを有する。ワード線導電層41aは、ワード線WL4、及びメモリトランジスタMTr4のゲートとして機能する。また、ワード線導電層41aは、ワード線WL5、及びメモリトランジスタMTr5のゲートとしても機能する。ワード線導電層41bは、ワード線WL3、及びメモリトランジスタMTr3のゲートとして機能する。また、ワード線導電層41bは、ワード線WL6、及びメモリトランジスタMTr6のゲートとしても機能する。ワード線導電層41cは、ワード線WL2、及びメモリトランジスタMTr2のゲートとして機能する。また、ワード線導電層41cは、ワード線WL7、及びメモリトランジスタMTr7のゲートとしても機能する。ワード線導電層41dは、ワード線WL1、及びメモリトランジスタMTr1のゲートとして機能する。また、ワード線導電層41dは、ワード線WL8、及びメモリトランジスタMTr8のゲートとしても機能する。ワード線導電層41a~41dは、層間絶縁層を挟んで積層される。ワード線導電層41a~41dは、カラム方向に所定ピッチをもってロウ方向を長手方向として延びる部分を有する。ワード線導電層41a~41dは、例えば、ポリシリコンpoly-Siの材料を用いる。メモリ層40は、図3に示すように、メモリゲート絶縁層43、及び柱状半導体層44Aを有する。メモリゲート絶縁層43は、柱状半導体層44Aとワード線導電層41a~41dとの間に設けられている。柱状半導体層44Aは、メモリトランジスタMTr1~MTr8のボディチャネルとして機能する。柱状半導体層44Aは、ワード線導電層41a~41d、及び層間絶縁層を貫通するように形成される。柱状半導体層44Aは、半導体基板20に対して垂直方向に延びる。一対の柱状半導体層44Aは、連結半導体層44Bのカラム方向の端部近傍に整合するように形成される。柱状導体層44Aは、例えば、ポリシリコンpoly-Siの材料を用いる。すなわち、バックゲート層30及びメモリ層40において、メモリ半導体層44は、一対の柱状半導体層44A、及びその下端を連結する連結半導体層44Bを有し、メモリストリングMSのボディチャネルとして機能する。メモリ半導体層44は、メモリ層40の層間絶縁層、及びバックゲート導電層31に埋め込まれるように形成される。メモリ半導体層44は、ロウ方向からみてU字状に形成される。メモリゲート絶縁層43は、ブロック絶縁層43a、電荷蓄積層43b、トンネル絶縁層43cを有する。ブロック絶縁層43aは、柱状半導体層44Aの側面及び連結半導体層44Bの側面に形成される。電荷蓄積層43bは、ブロック絶縁層43aの側面に形成される。電荷蓄積層43bは、電荷を蓄積可能に構成される。トンネル絶縁層43cは、電荷蓄積層43bとメモリ半導体層44との間に形成される。ブロック絶縁層43a、及びトンネル絶縁層43cは、例えば、酸化シリコンSiO2の材料を用いる。電荷蓄積層43bは、例えば、窒化シリコンSiNの材料を用いる。上記バックゲート層30の構成を換言すると、バックゲート導電層31は、メモリゲート絶縁層43を介して連結半導体層44Bの側面及び下面を取り囲むように形成される。また、上記メモリ層40の構成を換言すると、ワード線導電層41a~41dは、メモリゲート絶縁層43を介して柱状半導体層44Aの側面を取り囲むように形成される。選択トランジスタ層50は、図2及び図3に示すように、ソース側導電層51a、ドレイン側導電層51bを有する。ソース側導電層51aは、ソース側選択ゲート線SGS、及びソース側選択トランジスタSSTrのゲートとして機能する。ドレイン側導電層51bは、ドレイン側選択ゲート線SGD、及びドレイン側選択トランジスタSDTrのゲートとして機能する。ソース側導電層51aは、メモリ半導体層44を構成する一方の柱状半導体層44Aの上層に形成される。ドレイン側導電層51bは、ソース側導電層51aと同層であって、メモリ半導体層44を構成する他方の柱状半導体層44Aの上層に形成される。複数のソース側導電層51a、及びドレイン側導電層51b、は、カラム方向に所定ピッチをもってロウ方向に延びる。ソース側導電層51a、及びドレイン側導電層51bは、例えば、ポリシリコンpoly-Siの材料を用いる。選択トランジスタ層50は、図3に示すように、ソース側ゲート絶縁層53a、ソース側柱状半導体層54a、ドレイン側ゲート絶縁層53b、及びドレイン側柱状半導体層54bを有する。ソース側柱状半導体層54aは、ソース側選択トランジスタSSTrのボディチャネルとして機能する。ドレイン側柱状半導体層54bは、ドレイン側選択トランジスタSDTrのボディチャネルとして機能する。ソース側ゲート絶縁層53aは、ソース側導電層51aと、ソース側柱状半導体層54aとの間に設けられている。ソース側柱状半導体層54aは、ソース側導電層51aを貫通するように形成される。ソース側柱状半導体層54aは、ソース側ゲート絶縁層53aの側面及び一対の柱状半導体層44Aの一方の上面に接続され、半導体基板20に対して垂直方向に延びるように柱状に形成される。ソース側ゲート絶縁層53aは、例えば、酸化シリコンSiO2の材料を用いる。ソース側柱状半導体層54aは、例えば、ポリシリコンpoly-Siの材料を用いる。ドレイン側ゲート絶縁層53bは、ドレイン側導電層51bと、ドレイン側柱状半導体層54bとの間に設けられている。ドレイン側柱状半導体層54bは、ドレイン側導電層51bを貫通するように形成される。ドレイン側柱状半導体層54bは、ドレイン側ゲート絶縁層53bの側面及び一対の柱状半導体層44Aの他方の上面に接続され、半導体基板20に対して垂直方向に延びるように柱状に形成される。ドレイン側ゲート絶縁層53bは、例えば、酸化シリコンSiO2の材料を用いる。ドレイン側柱状半導体層54bは、例えば、ポリシリコンpoly-Siの材料を用いる。配線層60は、ソース線層61、ビット線層62、及びプラグ層63を有する。ソース線層61は、ソース線SLとして機能する。ビット線層62は、ビット線BLとして機能する。ソース線層61は、ソース側柱状半導体層54aの上面に接し、ロウ方向に延びるように形成される。ビット線層62は、プラグ層63を介してドレイン側柱状半導体層54bの上面に接し、カラム方向に延びるように形成される。ソース線層61、ビット線層62、及びプラグ層63は、例えば、タングステンW等の金属の材料を用いる。[第1実施形態における動作の制御対象]次に、図4を参照して、以下に説明する動作の制御対象について説明する。周辺回路CCは、プログラム動作時、図4に示すように各種配線を選択、非選択として、それぞれの配線の電圧を制御する。動作は、選択メモリブロックs-MB内の選択メモリユニットs-MUに含まれる選択メモリトランジスタs-MTrを対象として実行される。例えば、図4に示す例では、メモリブロックMB1が選択メモリブロックs-MBとされ、その他のメモリブロックMBが非選択メモリブロックns-MBとされる。選択メモリブロックs-MBであるメモリブロックMB1中のメモリユニットMU1、kが選択メモリユニットs-MUとされ、メモリブロックMB1中のその他のメモリユニットMUが非選択メモリユニットns-MUとされる。選択メモリユニットs-MU内において、メモリトランジスタMTr3が選択メモリトランジスタs-MTrとされ、その他のメモリトランジスタMTrが非選択メモリトランジスタns-MTrとされる。例えば、図4に示す例では、ビット線BLkが選択ビット線s-BLとされ、その他のビット線BLが非選択ビット線ns-BLとされる。選択メモリブロックs-MBにおいて、ワード線WL3が選択ワード線s-WLとされ、その他のワード線WLが非選択ワード線ns-WLとされる。また、選択メモリブロックs-MBにおいて、ソース側選択ゲート線SGS1及びドレイン側選択ゲート線SGD1が、各々、選択ソース側選択ゲート線s-SGS、及び選択ドレイン側選択ゲート線s-SGDとされ、ソース側選択ゲート線SGS2及びドレイン側選択ゲート線SGD2が、各々、非選択ソース側選択ゲート線ns-SGS、及び非選択ドレイン側選択ゲート線ns-SGDとされる。[第1実施形態のプログラム動作]次に、図5を参照して、第1実施形態に係るプログラム動作を具体的に説明する。図5は、第1実施形態に係るプログラム動作時のタイミングチャートである。図5aは、選択メモリユニットs-MUに関係する配線の電圧を示す。図5bは、非選択メモリユニットns-MUに関係する配線の電圧を示す。図5cは、非選択メモリブロックns-MBに関係する配線の電圧を示す。図5a~図5cに示すように、先ず、時刻t11から、選択ビット線s-BLの電圧が2.5Vまで上げられる。また、選択ドレイン側選択ゲート線s-SGDの電圧が4Vまで上げられる。他方、選択ソース側選択ゲート線s-SGSは電圧VSSに保持される。続いて、時刻t12にて、例えばセンスアンプS/Aとビット線BLとの間に設けられたトランジスタを制御して選択ビット線s-BLに接続されたトランジスタをオフ状態として、選択ビット線s-BLはフローティング状態とされる。また、非選択ビット線ns-BLの電圧は2Vまで上げられ、ソース線SLの電圧は2.5Vまで上げられる。これらに伴うカップリングにより、選択ビット線s-BLの電圧は、4Vまで上がる。次に、時刻t13にて、選択ドレイン側選択ゲート線s-SGDは2.5Vまで降下される。続いて、時刻t14から、選択ワード線s-WL及び非選択ワード線ns-WLは電圧VPASSまで上げられる。これにより、選択メモリユニットs-MUにおいて、非選択メモリトランジスタns-MTrは導通状態となる。その後、選択ワード線s-WLは電圧VPGMまで上げられる。これにより、選択メモリユニットs-MU内にて、選択メモリトランジスタs-MTrのゲートに高電圧が印加される。すなわち、選択メモリトランジスタs-MTrに対してプログラム動作が実行される。上記時刻t11~t14において、非選択ドレイン側選択ゲート線ns-SGD、及び非選択ソース側選択ゲート線ns-SGSは、電圧Vssに保持される。これにより、非選択メモリユニットns-MUにおいて、ドレイン側選択トランジスタSDTr、及びソース側選択トランジスタSSTrは非導通状態に保持される。よって、非選択メモリユニットns-MUにおいて、メモリトランジスタMTrのゲートに高電圧は印加されず、それらメモリトランジスタMTrに対してプログラム動作は禁止される。上記時刻t11~t14において、非選択メモリブロックns-MBにおいて、ワード線WL、ドレイン側選択ゲート線SGD、及びソース側選択ゲート線SGSは電圧VSSに保持される。よって、非選択メモリブロックns-MBにおいて、メモリトランジスタMTrのゲートに高電圧は印加されず、それらメモリトランジスタMTrに対してプログラム動作は禁止される。[第1実施形態の読み出し動作]次に、図6を参照して、第1実施形態に係る読み出し動作について説明する。図6は、第1実施形態に係る読み出し動作時のタイミングチャートである。なお、説明の便宜上、図6では、隣接する複数のビット線BLを同時に読み出す方式AllBitLineセンス方式:ABLセンス方式を採用した場合のタイミングチャートを示す。しかし、実施の形態の読み出し方式はこれに限定されるものではなく、他の読み出し方式であっても良い。先ず、時刻t21から、選択ワード線s-WLが電圧VCGRVまで上げられ、非選択ワード線ns-WLが電圧VREADまで上げられる。続いて、時刻t22にて、選択ソース側選択ゲート線s-SGD、及び選択ドレイン側選択ゲート線s-SGDが電圧VSG4Vまで上げられる。また、ビット線BLが電圧VBL2Vまで上げられ、ソース線SLが電圧VSL1.5Vまで上げられる。以上により、選択メモリトランジスタs-MTrのデータに応じて、ビット線BLからソース線SLに電流が流れる。この電流を検知して、選択メモリトランジスタs-MTrのデータが読み出される。[周辺回路CCの構成]次に、図7を参照して、上記第1の実施の形態の周辺回路CCの具体的構成について説明する。周辺回路CCは、図7に示すように、アドレスデコーダ回路11、昇圧回路12a~12d、ワード線駆動回路13a、13b、バックゲート線駆動回路14、選択ゲート線駆動回路15a、15b、ソース線駆動回路16a、ビット線駆動回路16b、センスアンプ回路17、シーケンサ18、及びロウデコーダ19a、19bを有する。アドレスデコーダ回路11は、バスを介してロウデコーダ19a、19bに接続される。アドレスデコーダ回路11は、信号BADをロウデコーダ19a、19bに出力する。信号BADは、メモリブロックMBブロックアドレスを指定する信号である。昇圧回路12a~12dは、基準電圧を昇圧させた昇圧電圧を生成する。昇圧回路12aは、ワード線駆動回路13a、13bに接続される。昇圧回路12aは、昇圧した電圧をワード線駆動回路13a、13bに転送する。昇圧回路12bは、ソース線駆動回路16aに接続される。昇圧回路12bは、昇圧した電圧をソース線駆動回路16aに出力する。昇圧回路12cは、ビット線駆動回路16bに接続される。昇圧回路12cは、昇圧した電圧をビット線駆動回路16bに出力する。昇圧回路12dは、ロウデコーダ19a、19bに接続される。昇圧回路12dは、昇圧した信号VRDECをロウデコーダ19a、19bに出力する。ワード線駆動回路13aは、ロウデコーダ19aに接続される。ワード線駆動回路13aは、信号VCG5~VCG8をロウデコーダ19aに出力する。ワード線駆動回路13bは、ロウデコーダ19bに接続される。ワード線駆動回路13bは、信号VCG1~VCG4をロウデコーダ19bに出力する。信号VCG1~VCG8は、選択メモリブロックMB内のワード線WL1~WL8を駆動する際に用いられる。バックゲート線駆動回路14は、ロウデコーダ19bに接続される。バックゲート線駆動回路14は、信号VBGをロウデコーダ19bに出力する。信号VBGは、選択メモリブロックMBのバックゲート線BGを駆動する際に用いられる。選択ゲート線駆動回路15aは、ロウデコーダ19aに接続される。選択ゲート線駆動回路15aは、信号VSGS2、信号VSGD1、及び信号VSGOFFをロウデコーダ19aに出力する。選択ゲート線駆動回路15bは、ロウデコーダ19bに接続される。選択ゲート線駆動回路15bは、信号VSGS1、信号VSGD2、及び信号VSGOFFをロウデコーダ19bに出力する。信号VSGS1、VSGS2は、各々、選択メモリブロックMB内のソース側選択ゲート線SGS1、SGS2を駆動する際に用いられる。信号VSGD1、VSGD2は、各々、選択メモリブロックMB内のドレイン側選択ゲート線SGD1、SGD2を駆動する際に用いられる。信号VSGOFFは、非選択メモリブロックMBのソース側選択ゲート線SGS1、SGS2、及びドレイン側選択ゲート線SGD1、SGD2を駆動する際に用いられる。上記信号VSGS2、信号VSGD1、及び信号VSGOFFは、選択ゲート線駆動回路15aからロウデコーダ19aを介して各種配線に入力される。また、信号VSGOFF、VSGD2、VSGS1は、選択ゲート線駆動回路15bからロウデコーダ19bを介して各種配線に入力される。ソース線駆動回路16aは、ソース線SLに接続される。ソース線駆動回路16aは、信号VSLをソース線SLに出力する。信号VSLは、ソース線SLを駆動する際に用いられる。ビット線駆動回路16bは、ビット線BLに接続される。ビット線駆動回路16bは、転送トランジスタTrを介して選択的に信号VBLをビット線BLに供給する。信号VBLは、ビット線BLを駆動する際に用いられる。センスアンプ回路17は、ビット線BLに接続される。センスアンプ回路17は、ビット線BLの電圧の変化に基づきメモリトランジスタMTr1~MTr8の保持データを判定する。シーケンサ18は、上記回路11~17に接続される。シーケンサ18は、回路11~17に制御信号を供給し、それら回路を制御する。ロウデコーダ19a、19bは、一つのメモリブロックMBに対して、各々一つ設けられる。ロウデコーダ19aは、ワード線WL5~8、ソース側選択ゲート線SGS2、及びドレイン側選択ゲート線SGD1に接続される。ロウデコーダ19bは、ワード線WL1~4、バックゲート線BG、ドレイン側選択ゲート線SGD2、及びソース側選択ゲート線SGS1に接続される。ロウデコーダ19aは、信号BAD、信号VCG5~VCG8に基づき、ワード線WL5~8を介してメモリトランジスタMTr5~MTr8のゲートに信号VCG5<i>~VCG8<i>を入力する。また、ロウデコーダ19aは、信号BAD、信号VSGS2、及び信号SGOFFに基づき、ソース側選択ゲート線SGS2を介して選択的にメモリブロックMBの2列目に位置するソース側選択トランジスタSSTrのゲートに信号VSGS2<i>を入力する。また、ロウデコーダ19aは、信号BAD、信号VSGD1、及び信号SGOFFに基づき、ドレイン側選択ゲート線SGD1を介して選択的にメモリブロックMBの1列目に位置するドレイン側選択トランジスタSDTrのゲートに信号VSGD1<i>を入力する。ロウデコーダ19aは、電圧変換回路VCa、第1転送トランジスタTra1~Tra6、及び第2転送トランジスタTrb1、Trb2を有する。電圧変換回路VCaは、アドレスデコーダ回路11、昇圧回路12d、第1転送トランジスタTra1~Tra6のゲート、及び第2転送トランジスタTrb1、Trb2のゲートに接続される。電圧変換回路VCaは、信号BAD、及び信号VRDECに基づき信号VSELa<i>を生成し、第1転送トランジスタTra1~Tra6のゲートに出力する。また、電圧変換回路VCaは、信号BAD、信号VRDECに基づき、信号VUSELa<i>を生成し、第2転送トランジスタTrb1、Trb2のゲートに出力する。第1転送トランジスタTra1~Tra4は、各々、ワード線駆動回路13aとワード線WL5~WL8との間に接続される。第1転送トランジスタTra1~Tra4は、各々、信号VCG5~VCG8、VSELa<i>に基づき、ワード線WL5~WL8に信号VCG5<i>~VCG8<i>を出力する。第1転送トランジスタTra5は、選択ゲート線駆動回路15aとドレイン側選択ゲート線SGD1との間に接続される。第1転送トランジスタTra6は、選択ゲート線駆動回路15aとソース側選択ゲート線SGS2との間に接続される。第2転送トランジスタTrb1は、選択ゲート線駆動回路15aとドレイン側選択ゲート線SGD1との間に接続される。第2転送トランジスタTrb2は、選択ゲート線駆動回路15aとソース側選択ゲート線SGS2との間に接続される。ロウデコーダ19bは、信号BAD、及び信号VCG1~VCG4に基づき、ワード線WL1~4を介してメモリトランジスタMTr1~MTr4のゲートに信号VCG1<i>~VCG4<i>を入力する。また、ロウデコーダ19bは、信号BAD、及び信号VBGに基づき、バックゲート線BGを介してバックゲートトランジスタBTrのゲートに信号VBG<i>を入力する。また、ロウデコーダ19bは、信号BAD、信号VSGS1、及び信号SGOFFに基づき、ソース側選択ゲート線SGS1を介して選択的にメモリブロックMBの1列目に位置するソース側選択トランジスタSSTrのゲートに信号VSGS1<i>を入力する。また、ロウデコーダ19bは、信号BAD、信号VSGD2、及び信号SGOFFに基づき、ドレイン側選択ゲート線SGD2を介して選択的にメモリブロックMBの2列目に位置するドレイン側選択トランジスタSDTrのゲートに信号VSGD2<i>を入力する。ロウデコーダ19bは、電圧変換回路VCb、第1転送トランジスタTrc1~Trc7、及び第2転送トランジスタTrd1、Trd2を有する。電圧変換回路VCbは、アドレスデコーダ回路11、昇圧回路12d、第1転送トランジスタTrc1~Trc7のゲート、及び第2転送トランジスタTrd1、Trd2のゲートに接続される。電圧変換回路VCbは、信号BAD、信号VRDECに基づき信号VSELb<i>を生成し、第1転送トランジスタTrc1~Trc7のゲートに出力する。また、電圧変換回路VCbは、信号BAD、信号VRDECに基づき信号VUSELb<i>を生成し、第2転送トランジスタTrd1、Trd2のゲートに出力する。第1転送トランジスタTrc1~Trc4は、各々、ワード線駆動回路13bとワード線WL1~WL4との間に接続される。第1転送トランジスタTrc1~Trc4は、信号VCG1~VCG4、VSELb<i>に基づき、ワード線WL1~WL4に信号VCG1<i>~VCG4<i>を出力する。第1転送トランジスタTrc5は、バックゲート線駆動回路14とバックゲート線BGとの間に接続される。第1転送トランジスタTrc5は、信号VBG、及び信号VSELb<i>に基づき、バックゲート線BGに信号VBG<i>を出力する。第1転送トランジスタTrc6は、選択ゲート線駆動回路15bとソース側選択ゲート線SGS1との間に接続される。第1転送トランジスタTrc7は、選択ゲート線駆動回路15bとドレイン側選択ゲート線SGD2との間に接続される。第2転送トランジスタTrd1は、選択ゲート線駆動回路15bとソース側選択ゲート線SGS1との間に接続される。第2転送トランジスタTrd2は、選択ゲート線駆動回路15bとドレイン側選択ゲート線SGD2との間に接続される。次に、図8及び図9を参照して、ロウデコーダ19を介して、ワード線WL、ドレイン側選択ゲート線SGD、ソース側選択ゲート線SGSを駆動する駆動回路について説明する。図8に示すように、ワード線駆動回路13は、上述の各動作に必要な電圧VPGM、VCGRV、VPASS、VREAD等信号VCGを、配線VCGSEL、VCGUSEL等からメモリセルアレイMAに供給する。また、ワード線駆動回路13は、放電機能を有する放電回路SGDISを有する。選択ゲート線駆動回路15は、レベルシフタLSHVXを用いて上述の動作に必要な電圧を調整した後、信号VSGD、VSGSとしてメモリセルアレイMAに供給する。図9は、上述のロウデコーダ19及びワード線駆動回路13に動作電圧VRDEC及びVBSTをそれぞれ供給する昇圧回路12a、12dを示す回路図である。昇圧回路12a、12dは、プログラム動作又は読み出し動作時に、スイッチSWVPP又はSWVPASSの制御に基づき電圧VPGMH、VREADHを動作電圧VBST、VRDECとして転送する。また、昇圧回路12a、12dは、放電回路VBSTDIS又は充電回路VRDECVDDをそれぞれ有する。[比較例に係る電源回路]まず、比較例の電源回路について図10乃至図12を参照して説明した後、第1実施形態の電源回路について説明する。図10は、比較例に係る周辺回路の回路配置図であり、図11は、比較例に係る周辺回路のブロック図である。図10に示すように、半導体基板上に、上述のロウデコーダ19や各種ドライバ回路、センスアンプS/A等を含む周辺回路が形成される。また、周辺回路の動作に必要な電圧を供給する電源回路PCも基板上に形成される。上述したように、メモリセルアレイMAは3次元的に積層されて形成されており、このメモリセルアレイMAの下部の領域図10の斜線部分にも周辺回路の一部が設けられる。図10では、メモリセルアレイMAの下部の領域にセンスアンプS/Aが設けられた例を示している。図11に示すように、比較例の電源回路PCは、メモリセルアレイMAに供給する電圧を発生させるポンプ回路130を備える。ポンプ回路130により生じた各動作に必要な電圧VPGM、VREAD、VPASS等は、出力端子VOUTからワード線駆動回路13及びロウデコーダ19を介してメモリセルアレイMAのワード線WLに供給される。また、電源回路PCは、ポンプ回路130の出力端子VOUTに接続されたリミッタ回路140を備える。リミッタ回路140は、出力端子VOUTの電圧値が所定の値を下回った場合にポンプ回路130を作動させるイネーブル信号ENをポンプ回路130に出力する。そして、電源回路PCは、ポンプ回路130の出力端子VOUTに一端が接続され、出力端子VOUTの電圧を調整するキャパシタCAP’を備える。次に、図12を参照して比較例の電源回路PCの動作について説明する。図12は、比較例に係る周辺回路の動作波形図である。図12aは、プログラム動作時に、電圧VPGMを選択ワード線WLに印加する際の電圧波形図であり、図12bは、プログラム動作時の電圧VPASS又は読み出し動作時の電圧VREADを非選択ワード線WLに印加する際の電圧波形図である。図12の時刻st1、st2に示すように、ポンプ回路130とワード線WLが接続されてワード線WLに電圧が印加される時、ポンプ回路130の出力端子VOUTの電圧が低下する。これは、電圧VPGMや電圧VREAD等に充電されたキャパシタCAP’と、ワード線WLの負荷容量との間で電荷の分配がおきるためである。リミッタ回路140は、この電圧の低下を検知してイネーブル信号ENをHレベルにして出力し、ポンプ回路130を作動させる。ポンプ回路130は、低下した電圧が電圧VPGMや電圧VREAD等に戻るまで動作を継続する。この時、電圧が電圧VPGMや電圧VREAD等に戻るまでの時間が長くなると、半導体記憶装置の動作速度に影響する。そのため、ポンプ回路130は、ワード線WLの立ち上げに許容される時間例えば5μs内に電圧VPGMや電圧VREAD等まで上昇させるように構成する必要がある。その場合、強力なポンプ回路130が必要となり、回路面積が増加するおそれがある。このため、メモリセルアレイMAの下方にポンプ回路130を配置することも検討できる。しかしながら、その場合には、ポンプ回路130とメモリセルアレイMAとの間の寄生容量が増えるおそれがある。また、メモリセルアレイMAの下方に設けることができる配線数に制限があること等の種々の理由によりポンプ回路130の効率が落ち、設計も困難となる。そのため、メモリセルアレイMAの下方の領域にポンプ回路130を設けることは難しい。[第1実施形態に係る電源回路]このような観点から、第1実施形態では、以下に示すような電源回路PCの構成及び配置を採用する。以下、本実施形態に係る電源回路PCを、図13乃至図17を参照して説明する。図13は、第1実施形態に係る周辺回路の回路配置図であり、図14は、第1実施形態に係る周辺回路のブロック図である。ここで、比較例と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。図13及び図14に示すように、第1実施形態の電源回路PCは、ブースト回路150及びスイッチ160を有する点で比較例の電源回路PCと異なる。また、第1実施形態のキャパシタCAPは、比較例のキャパシタCAP’よりも大きなサイズで形成されており、容量も大きい点で比較例と異なる。図13に示すように、第1実施形態においては、半導体基板上のメモリセルアレイMAの下方の領域図13の斜線部分には、センスアンプS/AとともにキャパシタCAPが設けられる。図13では、1つのメモリセルアレイMAの直下の領域にキャパシタCAPが形成された例を示しているが、キャパシタCAPは複数のメモリセルアレイMAのそれぞれの直下の領域に設けられていてもよい。また、図14に示すように、本実施形態のブースト回路150は、キャパシタCAPに接続され、イネーブル信号ENに基づき所定の定電流を用いてキャパシタCAPを充電する。また、スイッチ160は、後述するブーストイネーブル信号BTENに基づきブースト回路150の充電動作を停止させる機能を有する。図15及び図16は、第1実施形態に係るブースト回路150及びスイッチ160と、ポンプ回路130及びリミッタ回路140との構成をそれぞれ示す回路図である。図15に示すように、ブースト回路150は、NAND回路151及びカレントミラー回路152を備える。NAND回路151は、イネーブル信号EN及びブーストイネーブル信号BTENが双方ともHレベルの際に、Lレベルの信号を出力する。また、カレントミラー回路152は、NMOSトランジスタMN1~MN3、PMOSトランジスタMP1~MP3及びインバータ153を有する。トランジスタMN1のドレインは定電流供給端子に接続される。トランジスタMN1のドレイン及びゲートと、トランジスタMN2のゲートとが接続され、カレントミラー対を構成する。また、トランジスタMN1、MN2のソースは、トランジスタMN3のドレインに接続され、トランジスタMN3のソースは接地される。NAND回路151の出力端子は、インバータ153の入力端子に接続され、インバータ153の出力端子がトランジスタMN3のゲートに接続される。トランジスタMP2のドレインはトランジスタMN2のドレインに接続される。トランジスタMP2のドレイン及びゲートと、トランジスタMP3のゲートとが接続され、カレントミラー対を構成する。また、トランジスタMP2、MP3のソースは、トランジスタMP1のドレインに接続され、トランジスタMP1のソースは電源端子に接続される。NAND回路151の出力端子は、トランジスタMP1のゲートに接続される。そして、スイッチ160は、入力端子にブーストイネーブル信号BTENが入力されるインバータ161と、トランジスタMN4及びMP4とを有する。トランジスタMP4は、ソースにトランジスタMP3のドレインが接続され、ゲートにNAND回路151の出力端子が接続される。トランジスタMN4は、ソースが接地され、ゲートにインバータ161の出力端子が接続される。トランジスタMP4、MN4のドレインはともにノードBTに接続される。ブースト回路150に、Hレベルのイネーブル信号EN及びHレベルのブーストイネーブル信号BTENが入力されると、NAND回路151は、Lレベルの信号を出力する。このLレベルの信号は、インバータ153を介してトランジスタMN3のゲートに入力されるとともに、トランジスタMP1のゲートに入力される。その結果、トランジスタMP1及びMN3は導通して、カレントミラー回路152が動作を開始する。このとき、電流Irefが、定電流端子からカレントミラー対を介してトランジスタMP4へ向けて流れる。ブーストイネーブル信号BTENがHレベル、NAND回路151の出力信号がLレベルの場合、スイッチ160内のトランジスタMP4は導通し、トランジスタMN4は導通しない。定電流は、カレントミラー回路152からトランジスタMP4を介してノードBTに流れてキャパシタCAPが充電される。ブーストイネーブル信号BTENがLレベルの際には、ノードBTはトランジスタMN4を介して放電される。図16に示すように、ポンプ回路130は、クロック信号CLK及びイネーブル信号ENが双方ともHレベルの際に、クロック信号CLKと同相の信号を出力するAND回路131を備える。AND回路131から出力された信号は、インバータ群132により発振信号φ1、/φ1として出力される第1ステージ。また、ポンプ回路130は、ダイオード接続されたトランジスタ133a~133eを有する。このうちトランジスタ133aは電源に接続される。また、各トランジスタ133の接続ノードN1~N4には、ポンピングキャパシタ134a~134dがそれぞれ接続される。発振信号φ1、/φ1は、ポンピングキャパシタ134の他端に交互に供給される。このポンプ回路130の第2ステージ部分はチャージポンプになっており、トランジスタ133eから動作に必要な電圧が出力される。リミッタ回路140のノードVMONは、抵抗RLを介してポンプ回路130の出力端子VOUTに接続される。リミッタ回路140は作動増幅器141を有し、作動増幅器141の反転入力端子及び非反転入力端子には、ノードVMON及び基準電圧VREFがそれぞれ接続される。この作動増幅器141は、ノードVMONの電圧が基準電圧VREFを下回った場合、イネーブル信号ENをHレベルにする。このイネーブル信号ENがポンプ回路130のAND回路131に入力される。次に、図17を参照して第1実施形態の電源回路PCの動作について説明する。図17は、第1実施形態に係る周辺回路の動作波形図である。図17aは、プログラム動作時に、電圧VPGMを選択ワード線WLに印加する際の電圧波形図であり、図17bは、プログラム動作時の電圧VPASS又は読み出し動作時の電圧VREADを非選択ワード線WLに印加する際の電圧波形図である。図17の時刻st1、st2に示すように、ポンプ回路130とワード線WLが接続されて、ワード線WLに電圧が印加される時、ポンプ回路130の出力電圧が低下する。ここで、本実施形態のキャパシタCAPは、メモリセルアレイMAの直下の領域に設けられており、その容量が大きい。そのため、ポンプ回路130の電圧の低下量は、図12に示す比較例に比べて小さい。また、本実施形態の電源回路PCでは、時刻st1、st2にブーストイネーブル信号BTENをHレベルにする。また、リミッタ回路140は、ポンプ回路130の電圧の低下を検知してイネーブル信号ENをHレベルにして出力している。そのため、時刻st1、st2以降はブースト回路150が作動してノードBTを充電する。ポンプ回路130の出力が所望の電圧に戻り、リミッタ回路140から出力されるイネーブル信号ENがLレベルになると、ノードBTの充電は停止する時刻st3、st4。その後、ポンプ回路130から選択ワード線WLに電圧を印加する期間時刻st3~st5、st4~st6は、ブーストイネーブル信号BTENがHレベルに保たれ、ノードBTの充電状態は維持される。時刻st5、st6において、動作が終了してワード線WLを放電する際、ブーストイネーブル信号BTENはLレベルにされる。これにより、ノードBTが放電され、ポンプ回路130の出力端子VOUTも放電される。この後、出力端子VOUTが電圧VPGMや電圧VREADに戻るまでポンプ回路130が動作する。[第1実施形態の効果]比較例のポンプ回路130は、ワード線WLの立ち上げに許容される時間内に電圧VPGMや電圧VREAD等まで上昇させるため、強力なポンプ回路が必要である。このため、ポンプ回路のキャパシタCAPの面積が増大し、回路面積が増加するおそれがある。これに対し、本実施形態の電源回路PCでは容量の大きなキャパシタCAPをメモリセルアレイMAの直下の領域に設けており、回路面積が増加を防止しつつ、ポンプ回路のキャパシタCAPの面積が増大できる。その結果、チップ面積を削減することのできる不揮発性半導体記憶装置を提供できる。また、本実施形態の電源回路PCでは容量の大きなキャパシタCAPをブースト回路150によって充電できるため、ポンプ回路130の出力端子VOUTの電圧の低下量を小さくすることができる。また、ワード線WL及びキャパシタCAPの放電後に再度出力端子VOUTを充電する必要があるが、これは、次回の動作までに終了していればよい。出力端子VOUTの充電までの許容時間が長くなるため、ポンプ回路130の構成を大きくする必要がない。その結果、メモリセルアレイMAの下部領域の外に配置されるポンプ回路130の面積を削減することができる。充電までの許容時間が長くなることはピーク電流削減にも効果的ある。例えばNAND型フラッシュメモリの1チップ当たりピーク電流を減らすことにより、SSDSolidStateDriveなどのシステムで多数のNANDフラッシュメモリのチップを同時に動作させる時、より多くのチップを動作させることができる。その結果、メモリチップからなるシステムとしてもデータ転送スピードが上げられる。また、サイズの大きいキャパシタCAPは、メモリセルアレイMAの下部に配置されるため、チップ面積が増大することはない。よって、電源回路PC全体としてはチップ面積を削減することができる。キャパシタCAPは、ブースト回路150からの定電流により、充電速度を制御しながら充電する。これにより、所望の電圧まで充電された後、充電を即座に停止させ、電圧がオーバーシュートすることを防ぐことができる。[第2実施形態]次に、第2実施形態の不揮発性半導体記憶装置を、図18及び図19を参照して説明する。本実施形態の不揮発性半導体記憶装置の全体構成は、第1実施形態と同様であり、その詳細な説明は省略する。また、第1実施形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。図18は、第2実施形態に係るブースト回路150、スイッチ160の構成を示す回路図である。本実施形態のブースト回路は、ノードBTを充電するための定電流の値を変更可能に構成されている点で第1実施形態と異なる。図18に示すように、本実施形態のリミッタ回路140は、ブースト回路150の出力端子VOUTの電圧に応じて2種類のイネーブル信号EN1、EN2を出力する。イネーブル信号EN2は、イネーブル信号EN1よりも基準電圧が低く設定された信号である。出力端子VOUTの電圧が低下すると、まずイネーブル信号EN1、EN2が双方ともHレベルになり、出力端子VOUTの電圧が上昇していくとイネーブル信号EN2、EN1の順番でLレベルに変化する。ブースト回路150は、イネーブル信号EN2及びブーストイネーブル信号BTENが双方ともHレベルの際に、Hレベルの信号を出力するAND回路151’を備える。また、ブースト回路150は、カレントミラー回路152内にNMOSトランジスタMN5~MN7を有する。トランジスタMN5は、トランジスタMN2とトランジスタMN3との間に直列に接続され、ゲートにAND回路151’の出力信号が入力される。トランジスタMN6、MN7は、トランジスタMP2とトランジスタMN3との間に直列に接続される。トランジスタMN6のゲートは、トランジスタMN1、MN2のゲートに接続され、トランジスタMN7のゲートは電源端子に接続される。イネーブル信号EN1、EN2が双方ともHレベルである場合、トランジスタMN5~MN7は導通状態となり、カレントミラー回路152からトランジスタMP4を介してノードBTに流れる定電流の値が第1実施形態よりも大きくなる。そして、出力端子VOUTの電圧が上昇し、イネーブル信号EN2がLレベルになると、トランジスタMN5が非導通状態となり、ノードBTに流れ込む定電流の値が減少する。図19は、第2実施形態に係る周辺回路の動作波形図である。図19に示すように、時刻st1において、ブーストイネーブル信号BTEN及びイネーブル信号EN1、EN2が全てHレベルとなるとノードBTの充電が開始する。この開始当初の充電は、ノードBTに流れ込む定電流の量が多く、充電速度が速い。その後、時刻st1’でイネーブル信号EN2がLレベルになるとノードBTの充電速度は遅くなり、イネーブル信号EN1がLレベルになるとノードBTの充電が終了する。[第2実施形態の効果]本実施形態の電源回路PCでも容量の大きなキャパシタCAPをメモリセルアレイMAの直下の領域に設けており、ポンプ回路130の出力端子VOUTの電圧の低下量を小さくすることができる。また、サイズの大きいキャパシタCAPは、メモリセルアレイMAの下部に配置されるため、チップ面積が増大することはない。よって、電源回路PC全体としてはチップ面積を削減することができる。キャパシタCAPは、ブースト回路150からの定電流の電流値を変化させることができる。これにより、充電速度を制御しながら充電することが可能になる。これにより、ノードBTの電圧が所望の電圧に近づいたら充電速度を抑えることができる。その結果、電圧がオーバーシュートをすることをより効果的に防ぐことができる。[その他]本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、実施形態で説明した周辺回路や電源回路の構成は一例として示したものであり、種々の構成を採用することができる。