"基板の上方に設けられたキャリア走行層と、前記キャリア走行層の上方に設けられたキャリア供給層と、前記キャリア供給層の上方に設けられ、ゲート電極と接続されたエッチングストッパ層と、前記エッチングストッパ層の上方に設けられ、ソース電極及びドレイン電極とそれぞれ接続され、前記エッチングストッパ層よりも伝導帯エネルギーが低いキャップ層と、前記キャップ層と前記エッチングストッパ層との間に設けられたSiデルタドーピングとを有することを特徴とする半導体装置。前記Siデルタドーピングは、開口を備え、前記開口により前記エッチングストッパ層が露出する領域において、ゲート電極が前記エッチングストッパ層とショットキー接続されていることを特徴とする請求項1記載の半導体装置。前記開口により露出する領域における前記エッチングストッパ層の厚さは、前記Siデルタドーピングが設けられている領域の前記エッチングストッパ層の厚さよりも薄いことを特徴とする請求項2記載の半導体装置。基板の上方に設けられたキャリア走行層と、前記キャリア走行層の上方に設けられ、ゲート電極と接続されたキャリア供給層と、前記キャリア供給層の上方に設けられ、ソース電極及びドレイン電極にそれぞれ接続され、前記キャリア供給層よりも伝導帯エネルギーが低いキャップ層と、前記キャップ層と前記キャリア供給層との間に設けられたSiデルタドーピングとを有することを特徴とする半導体装置。前記Siデルタドーピングは、開口を備え、前記開口により前記キャリア供給層が露出する領域において、ゲート電極が前記キャリア供給層とショットキー接続されていることを特徴とする請求項4記載の半導体装置。前記開口により露出する領域における前記キャリア供給層の厚さは、前記Siデルタドーピングが設けられている領域の前記キャリア供給層の厚さよりも薄いことを特徴とする請求項5記載の半導体装置。基板の上方にキャリア走行層を形成する工程と、前記キャリア走行層の上方にキャリア供給層を形成する工程と、前記キャリア供給層の上方にエッチングストッパ層を形成する工程と、前記エッチングストッパ層上にSiデルタドーピングを形成する工程と、前記Siデルタドーピングの上方に、前記エッチングストッパ層よりも低い伝導帯エネルギーを有するキャップ層を形成する工程と前記キャップ層の上方にソース電極及びドレイン電極を形成する工程と、前記Siデルタドーピングを貫通する開口を形成する工程と、前記開口により前記エッチングストッパ層が露出する領域において、前記エッチングストッパ層と接続するゲート電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。前記開口を形成する工程は、前記キャップ層を貫通するように前記開口を形成することを特徴とする請求項7記載の半導体装置の製造方法。前記開口を形成する工程は、前記開口により露出する領域における前記エッチングストッパ層の厚さが、前記Siデルタドーピングが設けられている領域の前記エッチングストッパ層の厚さよりも薄くなるように前記開口を形成することを特徴とする請求項8記載の半導体装置。基板の上方にキャリア走行層を形成する工程と、前記キャリア走行層の上方にキャリア供給層を形成する工程と、前記キャリア供給層上にSiデルタドーピングを形成する工程と、前記Siデルタドーピングの上方に、前記キャリア供給層よりも低い伝導帯エネルギーを有するキャップ層を形成する工程と、前記キャップ層の上方にソース電極及びドレイン電極を形成する工程と、前記Siデルタドーピングを貫通する開口を形成する工程と、前記開口により前記キャリア供給層が露出する領域において、前記キャリア供給層とショットキー接続するゲート電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。しかしながら、ゲート長の短縮化やチャネル層の材料の改良だけでは、トランジスタの遅延時間をさらに短縮することは困難である。例えば、トランジスタを構成するソース電極及びドレイン電極のコンタクト抵抗も、寄生抵抗として作用するため、遅延時間に影響を及ぼす要因の一つとなっている。開示の技術は、信号の高速化を図ることができる半導体装置及びその製造方法を提供することを目的とする。開示の技術の一観点によれば、基板の上方に設けられたキャリア走行層と、前記キャリア走行層の上方に設けられたキャリア供給層と、前記キャリア供給層の上方に設けられ、ゲート電極と接続されたエッチングストッパ層と、前記エッチングストッパ層の上方に設けられ、ソース電極及びドレイン電極とそれぞれ接続され、前記エッチングストッパ層よりも伝導帯エネルギーが低いキャップ層と、前記キャップ層と前記エッチングストッパ層との間に設けられたSiデルタドーピングとを有する半導体装置が提供される。開示の技術によれば、信号の高速化を図ることができる半導体装置及びその製造方法を提供することができる。以下、本発明の実施形態について、図1乃至図4を参照して具体的に説明する。図1及び図2は、本発明の実施形態における半導体装置の一例を示す図である。図1は本発明の実施形態における半導体装置の一例を示す平面図である。図2は図1に示す一点鎖線A-A’における断面図の一例である。本発明の実施形態では、図2に示すように、例えば厚さ600μmの半絶縁性InP基板1の上方に、例えば厚さ200nm程度のノンドープInAlAsバッファ層2、厚さ10nm程度のノンドープInGaAs電子走行層3、厚さ3nm程度のノンドープInAlAsスペーサ層4、Siデルタドーピング5、厚さ6nm程度のノンドープInAlAsバリア層6、及び厚さ3nm程度のノンドープInP層7がこの順で形成されている。ここで、ノンドープInGaAsチャネル層3は、2次元電子ガス2DEGが走行する電子走行層として用いられる。また、ノンドープInAlAsスペーサ層4、Siデルタドーピング5、及びノンドープInAlAsバリア層6は、ノンドープInGaAsチャネル層3に電子を供給するための電子供給層として用いられる。また、ノンドープInPバリア層7は、後述するリセスを形成する際のエッチングストッパ層として用いられる。また、ノンドープInPバリア層7は、ノンドープInAlAsバリア層6におけるAlの酸化を防止するための保護膜としての機能も有している。ノンドープInPバリア層7の上方には、厚さ20nm程度のn型InGaAsキャップ層9が形成されている。n型InGaAsキャップ層9には、例えばSiが2×1019cm-23程度ドーピングされている。ノンドープInPバリア層7とn型InGaAsキャップ層9との間には、Siがシート状にドープされたSiデルタドーピング8が形成されている。さらに、n型InGaAsキャップ層9には、n型InGaAsキャップ層9とSiデルタドーピング8とを貫通し、ノンドープInPバリア層7の一部を露出する開口10が備えられている。なお、開口10によって形成される凹部は、リセスと呼ばれている。開口10内のノンドープInPバリア層7上にはゲート電極11が形成されている。ゲート電極11は、Siデルタドーピング8と離間するように配置され、ノンドープInPバリア層7にショットキー接触している。n型InGaAsキャップ層9の上方には、ソース電極12及びドレイン電極13が形成されている。ここで、ソース電極12及びドレイン電極13は、n型InGaAsキャップ層9にオーミック接触している。さらに、n型InGaAsキャップ層9の上方には、ソース電極12及びドレイン電極13が形成されていない領域に、絶縁膜として、例えばSiO2層14が形成されている。ゲート電極11は、SiO2層14の開口15から突出するように形成されている。ここで、半導体装置において問題となる信号遅延について説明する。半導体装置の全遅延時間ttotalは、真性遅延時間tintrinsicと寄生遅延時間textrinsicの和により表すことができる。1ここで、真性遅延時間は、2により表すことができる。式2に示すように、ゲート長Lgを短縮するか、あるいは電子速度vを増大させることにより、真性遅延時間を短縮することができる。一方、寄生遅延時間は、ソース電極及びドレイン電極のコンタクト抵抗と、ソース-ゲート間及びゲート-ドレイン間を流れる2次元電子ガスに起因するシート抵抗に依存する。このうち、シート抵抗は、主に成長したエピタキシャル結晶における2次元電子ガスの移動度及び電子密度に依存する。また、コンタクト抵抗は、キャップ層からバリア層を介してチャネル層に至るまでのエネルギーバンド構造に影響される。ここで、半導体装置における伝導帯のバンド構造図について、図3を参照して説明する。図3及び図4は、半導体装置における伝導帯のバンド構造の一例を示す図である。図3は、図2に示す半導体装置において、Siデルタドーピング8が形成されていない場合における伝導帯のバンド構造図である。図4は、図2に示す半導体装置における伝導帯のバンド構造図である。図3に示すように、n型InGaAsキャップ層9側のノンドープInAlAsバリア層6、及びノンドープInP層7のエネルギーがn型InGaAsキャップ層9に比べて高く、電子がn型InGaAsキャップ層9からノンドープInGaAsチャネル層3に流れる上でのエネルギー障壁となっている。このため、ソース電極からn型InGaAsキャップ層9を通って流れてきた電子は、伝導帯エネルギーレベルの高いノンドープInP層7及びノンドープInAlAsバリア層6を熱電流として乗り越え、またはノンドープInAlAsバリア層6中を量子力学的なトンネル効果により通過するトンネル電流としてノンドープInGaAsチャネル層3へ流れる。しかしながら、図3に示すバンド構造では、上述のエネルギー障壁が存在するため、熱電流は殆どノンドープInP層7及びノンドープInAlAsバリア層6を乗り越えられず、トンネル電流が、n型InGaAsキャップ層9とノンドープInGaAsチャネル層3との間を流れる電流として寄与している。これに対して、図4に示すように、ノンドープInPバリア層7とn型InGaAsキャップ層9との間にSiデルタドーピング8を形成した場合、Siデルタドーピング近傍の伝導帯は曲げられてエネルギーが大きく下がる。すなわち、n型InGaAsキャップ層9とノンドープInGaAsチャネル層3との間における伝導帯のエネルギーが下がり、電子はトンネル電流だけでなく熱電流としてもバリア層を通過しやすくなる。熱電流は、エネルギー障壁を超えることによって流れることから、アレニウス型プロットで表現できるものとする。図1及び図2に示す半導体装置において、Siデルタドーピング8が形成されていない場合に流れる熱電流Epreviousは、3と表すことができる。ここで、kBはボルツマン定数、Tは絶対温度である。また、図2に示す半導体装置内を流れる熱電流Epresentは、4と表すことができる。したがって、3、4式より熱電流の比増加率は、5と表すことができる。バリアの高さの低減量をEpresent-Eprevious=02eV、kB=138×10-23、T=300Kとすると、5式は6となり、熱電流は大幅に増大することが分かる。一方、トンネル電流は、熱電流ほど顕著ではないものの、ポテンシャルバリアが低くなったことによりバリア層への電子の量子力学的な浸み込みが大きくなるため、増大させることができる。このように、本発明の構成によれば、バリア層における伝導帯のエネルギーが下がることでキャップ層とチャネル層との間を流れる電流の総量が増え、ソース電極及びドレイン電極のコンタクト抵抗を低減させることができる。その結果、寄生遅延時間の短縮が可能となり、半導体装置の高速化を図ることができる。また、図2に示すように、開口10は、n型InGaAsキャップ層9とSiデルタドーピング8とを貫通するように設けられており、この構成により、ゲート電極11の直下にはSiデルタドーピング8が存在せず、ゲート電極11は、Siデルタドーピング8と離間するように形成されている。Siデルタドーピング8が存在しない領域では、Siデルタドーピング8が存在する領域に比べて伝導帯のエネルギーが高くなる。したがって、Siデルタドーピング8が存在しない領域の上にゲート電極11を形成することにより、ノンドープInPバリア層7がショットキー障壁として機能し、チャネル層からゲート電極へ流れるゲートリーク電流を抑制することができる。このように、キャップ層とSiデルタドーピングとを貫通するようにキャップ層に開口を設けることにより、ソース電極及びドレイン電極の直下においてはコンタクト抵抗の低減を図るとともに、ゲート電極の直下においては、ゲートリーク電流を抑制することができる。次に、本発明の実施形態に係る半導体装置の製造方法を説明する。ここでは、図1に示す一点鎖線A-A’における断面図を用いて説明する。図5乃至図11は、本発明の実施形態における半導体装置の製造方法の一例を示す断面図である。まず、図5aに示すように、半絶縁性InP基板1上に、例えば分子線エピタキシーMBE:MolecularBeamEpitaxy法により、厚さ200nm程度のノンドープIn0.52Al0.48Asバッファ層2、厚さ10nm程度のノンドープInGaAs電子走行層3、厚さ3nm程度のノンドープIn0.52Al0.48Asスペーサ層4、Si-δデルタドーピング5、厚さ6nm程度のノンドープInAlAsバリア層6、及び厚さ3nm程度のノンドープInPバリア層7をこの順で形成する。その後、図5bに示すように、ノンドープInPバリア層7上にSiをシート状にドーピングするSiデルタドーピング8。ノンドープInPバリア層7上へのSiのドーピングは、電流経路におけるポテンシャルバリアを一様に下げ、結晶欠陥を抑える観点から、Si-δデルタドーピングとすることが好ましい。Si-δデルタドーピングを行う場合のドーピング量としては、例えば5×1012cm-2~1×1013cm-2程度が好ましい。ドーピング量が5×1012cm-2を下回ると、伝導帯のバンドの曲がりが小さくなり、寄生抵抗に起因する遅延時間が長くなる、他方、ドーピング量が1×1013cm-2を上回ると、Siデルタドーピングに起因する結晶欠陥が発生しやすくなる。その後、図6aに示すように、Siデルタドーピング8上に厚さ20nm程度のn型In0.53Ga0.47Asキャップ層9を形成する。続いて、例えば隣接する半導体装置の境界をメサ状に加工する等の方法によって半導体装置毎に電気的に分離させた後、図6bに示すように、例えばフォトリソグラフィ等によりソース電極11及びドレイン電極12を形成する。ソース電極11及びドレイン電極12の材料としては、例えば下層からTi/Pt/Au層を用いることができる。次に、図7aに示すように、ソース電極11とドレイン電極12との間に露出するn型キャップ層9上に、例えばプラズマCVDChemicalVaporDeposition法により、絶縁膜として、例えば20nm程度のSiO2膜14を形成する。次に、図7bに示すように、ソース電極12、ドレイン電極13及びSiO2膜14の上に、第1のフォトレジスト膜15、第2のフォトレジスト膜16及び第3のフォトレジスト膜17をこの順に積層する。ここで、第2のフォトレジスト膜16は、第1のフォトレジスト膜15及び第3のフォトレジスト膜17よりも露光感度が高いフォトレジストを用いる。例えば、下層の第1のフォトレジスト膜15及び上層の第3のフォトレジスト膜17を日本ゼオン社製ZEPにより形成し、中間の第2のフォトレジスト膜16をMCC社MicrolithographyChemicalCorporation製PMGIにより形成する。例えば、第1のフォトレジスト膜15の厚さは200nm程度、第2のフォトレジスト膜16の厚さは450nm程度、第3のフォトレジスト膜17の厚さは250nm程度である。次に、電子ビーム露光装置を用いて、ゲート電極を形成する領域の上方の第2のフォトレジスト膜16及び第3のフォトレジスト膜17に電子ビームを照射する。このとき、電子ビームの照射条件を、例えば加速電圧が50kV、照射量が100μC/cmとすると、最下層の第1のフォトレジスト膜15は殆ど露光されず、中間層及び最上層の第2のフォトレジスト膜16及び第3のフォトレジスト膜17を露光することができる。その後、第3のフォトレジスト膜17の現像には、例えばメチルイソブチルケトンとメチルエチルケトンの混合溶液高感度現像液を用い、第2のフォトレジスト膜16の現像にはシプレー社製SD1を用いて、第2のフォトレジスト膜16及び第3のフォトレジスト膜17を順次現像する。これにより、図8aに示すように、ゲート電極11を形成する領域の上方の第2のフォトレジスト膜16及び第3のフォトレジスト膜17が除去される。このとき、前述したように、第2のフォトレジスト膜16は第3のフォトレジスト膜17よりも感度が高いので、中間の第2のフォトレジスト膜16の開口幅は上層の第3のフォトレジスト膜17の開口幅より大きくなる。続いて、下層の第1のフォトレジスト膜15に開口を形成する。電子ビーム露光装置を用いて、例えば加速電圧50kV、照射量1nC/cmの条件で、開口を形成する領域を露光する。その後、メチルイソブチルケトンとイソプロピルアルコールの混合溶液低感度現像液を用いてフォトレジスト膜を現像処理すると、図8bに示すような、絶縁膜14を露出する開口18を形成することができる。次に、図9aに示すように、第1のフォトレジスト膜15をマスクとして、例えばエッチングにより絶縁膜14を除去することにより、絶縁膜14を貫通する開口19を形成し、n型In0.53Ga0.47Asキャップ層9を露出させる。ここで、絶縁膜14としてSiO2を用いる場合は、例えばCF4ガスを用いて反応性イオンエッチング法によりエッチングを行うのが好ましい。次に、図9bに示すように、第1のフォトレジスト膜15及び絶縁膜14をマスクとして、n型In0.53Ga0.47Asキャップ層9及びSiデルタドーピング8を例えばウェットエッチングリセスエッチングにより溶解除去する。これにより、n型InGaAsキャップ層9及びSiデルタドーピング8を貫通し、ノンドープInPバリア層7を露出する開口10が形成される。リセスエッチングに用いるエッチング液としては、例えばクエン酸C6H8O7と過酸化水素水H2O2とを含む混合溶液を用いる。混合溶液としては、例えば質量比でクエン酸:水12のクエン酸溶液を生成し、生成したクエン酸溶液を用いて、体積比でクエン酸溶液:過酸化水素水=1:1になるように生成した混合溶液を用いることができる。クエン酸と過酸化水素水との混合溶液を用いた場合、各層におけるエッチング速度は、n型InGaAsキャップ層9では80nm/min程度、ノンドープInAlAsバリア層6では8nm/min程度、ノンドープInPバリア層7では0.8nm/min程度である。このため、クエン酸と過酸化水素水とを含む混合溶液を用いてエッチングを行うと、n型InGaAsキャップ層9をリセスエッチングした後のノンドープInP層7及びノンドープInAlAsバリア層6のエッチング速度が小さくなる。このため、エッチングを所望の場所で停止させるための時間制御は比較的容易であり、Siデルタドーピング8を選択的に除去し易くなる。なお、リセスエッチングを行う際は、ノンドープInPバリア層7とn型InGaAsキャップ層9との界面近傍でなく、ノンドープInPバリア層7の途中で停止するように時間制御することもできる。図10は、ノンドープInPバリア層7の途中でエッチングが停止するようにエッチング時間を制御した場合における断面図の一例である。図10に示すように、エッチングによって露出する領域におけるノンドープInPバリア層7の厚さt1が、Siデルタドーピング8が形成されている領域、すなわち開口されていない部分のノンドープInPバリア層7の厚さt2よりも薄くなっている。この方法によれば、エッチング工程におけるエッチング深さの精度の許容範囲が広がるため、例えばエッチング不足によりSiデルタドーピング8の一部が残存することによる不良が発生し、半導体装置の製造歩留まりが低下するのを防ぐことができる。次に、図11aに示すように、例えば真空蒸着法及びリフトオフ法を使用してゲート電極11としてTi/Pt/Au層をこの順で形成する。これにより、開口18,19を通ってノンドープInP層7と電気的に接続するゲート電極11が形成される。その後、第3のフォトレジスト膜17及び第2のフォトレジスト膜16を除去した後、更に第1のレジスト膜15を除去する。このようにして、図11bに示す本実施の形態の半導体装置を製造することができる。変形例次に、本発明の実施形態における半導体装置の変形例について、図12及び図13を参照して説明する。図12は、本発明の実施形態における半導体装置の変形例を示す断面図であり、図1に示す一点鎖線A-A’における断面図である。なお、図12中、図2と同一部分には同一符号を付し、その説明は省略する。変形例では、図12に示すように、ノンドープInPバリア層7がノンドープInAlAsバリア層6とn型InGaAsキャップ層9との間に存在せず、ノンドープInAlAsバリア層6のn型InGaAsキャップ層9側にSiデルタドーピング20が形成されている。さらに、n型InGaAsキャップ層9には、n型InGaAsキャップ層9とSiデルタドーピング20とを貫通し、ノンドープInAlAsバリア層6の一部を露出する開口10が備えられている。また、開口10内に露出するノンドープInAlAsバリア層6上にはゲート電極11が形成されている。ゲート電極11は、Siデルタドーピング20と離間するように配置され、ノンドープInAlAsバリア層6にショットキー接触している。n型InGaAsキャップ層9よりも上層の構成は、図2に示す構成とほぼ同様である。図13は、図12に示す半導体装置における伝導帯のバンド構造図である。図13に示すように、ノンドープInAlAsバリア層6のn型InGaAsキャップ層9側にSiデルタドーピング20を形成した場合、Siデルタドーピング20近傍の伝導帯が曲げられ、エネルギーが大きく下がる。このように、変形例においても、キャップ層とチャネル層との間における伝導帯のエネルギーが下がるため、キャップ層とチャネル層との間を流れる電流の総量が増え、コンタクト抵抗の低減を図ることができる。以上、本発明の好ましい実施の形態について詳述したが、本発明は特定の実施の形態に限定されるものではなく、種々の変形や変更が可能である。例えば、図2に示す実施形態では、Siデルタドーピング8とn型InGaAsキャップ層9とをほぼ同じ開口面積になるように貫通する開口10を示したが、ゲート電極11がSiデルタドーピング8と離間されるように形成されていれば良く、Siデルタドーピング8の開口面積をn型InGaAsキャップ層9の開口面積よりも小さくすることもできる。あるいは、開示した実施形態と異なる材料により構成された半導体装置を変形例とすることも可能である。例えば、チャネル層をGaAs、バリア層をAlGaAs、キャップ層をn型GaAsとして構成した半導体装置において、バリア層とキャップ層との間にSiデルタドーピングを設けることもできる。また、チャネル層をInGaAs、バリア層をAlGaAs、キャップ層をn型InGaAsとして構成した半導体装置において、バリア層とキャップ層との間にSiデルタドーピングを設けることもできる。また、チャネル層をInGaAs、バリア層をAlGaAs、キャップ層をn型InGaAs、n型GaAsまたはn型InGaAsとn型GaAsとの積層によって構成した半導体装置において、バリア層とキャップ層との間にSiデルタドーピングを設けることもできる。また、チャネル層をGaN、バリア層をAlGaNまたはInAlN、キャップ層をn型GaNとして構成した半導体装置において、バリア層とキャップ層との間にSiデルタドーピングを設けることもできる。あるいは、バリア層のキャップ層近傍ないしは、キャップ層のバリア層近傍、またはこれらの両方に、高濃度Siドーピング領域を設けた構成とすることもできる。このうち、キャップ層のバリア層はn型キャップ層よりもSiドーピング量を高くすることにより、キャップ層においても伝導帯のエネルギーを下げることができるため、コンタクト抵抗の低減を図ることができる。"