基板領域上に記憶保持機能を有するゲート絶縁構造体とゲート導体とをこの順に有し、前記基板領域内にソース領域とドレイン領域とを有する電界効果トランジスタを備え、前記電界効果トランジスタは、前記ゲート絶縁構造体の状態によってゲート基板領域間電圧-ドレイン電流特性が非ヒステリシス特性またはゲート電圧の上昇時と下降時でのドレイン電流差の小さいヒステリシス曲線を描く疑似非ヒステリシス特性である第1動作状態と、ゲート基板領域間電圧-ドレイン電流特性がヒステリシス特性である第2動作状態とを取ることが可能であって、前記電界効果トランジスタを前記ゲート導体-前記基板領域間の電圧の制御により前記第1動作状態と前記第2動作状態とに切り換えて動作させることを特徴とする半導体集積回路。前記電界効果トランジスタは、論理演算回路の要素としての動作と不揮発性記憶素子としての動作が可能であり、論理演算回路の要素としての動作から不揮発性記憶素子としての動作に移行する際には、該電界効果トランジスタはその移行する直前の論理状態を記憶し、不揮発性記憶素子としての動作から論理演算回路の要素としての動作に復帰する際には、該電界効果トランジスタはその記憶内容を保持した状態で復帰することを特徴とする請求項1に記載の半導体集積回路。基板領域上に記憶保持機能を有するゲート絶縁構造体とゲート導体とをこの順に有し、前記基板領域内にソース領域とドレイン領域とを有する電界効果トランジスタ複数個備え、前記電界効果トランジスタは、前記ゲート絶縁構造体の状態によってゲート基板領域間電圧-ドレイン電流特性が非ヒステリシス特性またはゲート電圧の上昇時と下降時でのドレイン電流差の小さいヒステリシス曲線を描く疑似非ヒステリシス特性である第1動作状態と、ゲート基板領域間電圧-ドレイン電流特性がヒステリシス特性である第2動作状態とを取ることが前記ゲート導体-前記基板領域間の電圧の制御により可能であって、前記電界効果トランジスタの内第1群に属するトランジスタは前記第1動作状態で動作し、前記電界効果トランジスタの内第2群に属するトランジスタは前記第2動作状態で動作することを特徴とする半導体集積回路。ゲート絶縁構造体が強誘電体を含むことを特徴とする請求項1から3のいずれかに記載の半導体集積回路。ゲート絶縁構造体がpまたはn型基板領域上に積層する絶縁体層とその絶縁体上に積層する強誘電体層の2層構造を含むことを特徴とする請求項4に記載の半導体集積回路。ゲート絶縁構造体が層中あるいは界面にトラップ電荷を捕捉し保持できる絶縁体層を含むことを特徴とする請求項1から3のいずれかに記載の半導体集積回路。ゲート絶縁構造体が電荷を捕捉し保持できる導体層を含むことを特徴とする請求項1から3のいずれかに記載の半導体集積回路。上述した不揮発メモリアレイ回路、プログラム可能な不揮発ロジックアレイ回路、および、不揮発ロジック回路では、従来、シリコンやシリコン酸化物およびシリコン窒化物のみで作製される記憶保持機能を持たない電界効果トランジスタの他に、ビスマスや鉛などの特殊な材料をゲート絶縁構造体材料に含み、かつ、前記記憶保持機能を持たない電界効果トランジスタとは異なる製造工程を要する、不揮発記憶保持機能を持つ電界効果トランジスタも使用していた。従って、記憶回路用途に用いる不揮発記憶保持機能を持つ電界効果トランジスタと、論理演算回路用途に用いる記憶保持機能を持たない電界効果トランジスタの、ゲート絶縁構造体材料と製造工程の異なる少なくとも2種類の電界効果トランジスタを同一半導体基板上に作製するためには、同一の種類の電界効果トランジスタを同一半導体基板上に作製する場合よりも製造工程数が大幅に増加するという問題があった。また、上記の少なくとも2種類の電界効果トランジスタを同一半導体基板上に作製するためには、前述の特殊な材料のシリコンやシリコン酸化物およびシリコン窒化物への拡散汚染による歩留まり低下の懸念があった。また、上記の拡散汚染による歩留まり低下を抑制するため、互いに異なる種類の電界効果トランジスタ間の半導体基板上の配置間隔は、同一の種類の電界効果トランジスタ間の導体基板上の配置間隔よりも広くとる必要があり、レイアウト面積の増大という問題があった。さらに、少なくとも2種類の電界効果トランジスタを同一半導体基板上に配置した場合に半導体基板上のレイアウト面積の増大を抑えるため、不揮発記憶保持機能を持つ電界効果トランジスタ同士を一箇所またはあらかじめ限定された数箇所の領域に集めて不揮発記憶保持機能を持つ電界効果トランジスタの各々が選択できるように配線したメモリ回路領域を構成し、メモリ回路領域以外の離れた場所に集めて配置された記憶保持機能を持たない電界効果トランジスタで構成されたロジック回路領域へは配線を延長または交差させて接続するレイアウトによって、回路全体として記憶機能と論理演算機能を併せ持つ所望の回路を実現していたため、メモリ回路とロジック回路間の配線引き回しによるレイアウト面積の増大という問題があった。本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、第1に、不揮発記憶保持機能を持つ電界効果トランジスタを有する半導体集積回路を製造工程数の増加を伴うことなく製造できるようにすることであり、第2に、材料拡散汚染による歩留まり低下を抑制することであり、第3に、レイアウト面積を増大させることなく不揮発記憶保持機能を持つ電界効果トランジスタを有する半導体集積回路を製造できるようにすることである。上記の目的を達成するため、本発明によれば、基板領域上に記憶保持機能を有するゲート絶縁構造体とゲート導体とをこの順に有し、前記基板領域内にソース領域とドレイン領域とを有する電界効果トランジスタを備え、前記電界効果トランジスタは、前記ゲート絶縁構造体の状態によってゲート基板領域間電圧-ドレイン電流特性が非ヒステリシス特性またはゲート電圧の上昇時と下降時でのドレイン電流差の小さいヒステリシス曲線を描く疑似非ヒステリシス特性である第1動作状態と、ゲート基板領域間電圧-ドレイン電流特性がヒステリシス特性である第2動作状態とを取ることが可能であって、前記電界効果トランジスタを前記ゲート導体-前記基板領域間の電圧の制御により前記第1動作状態と前記第2動作状態とに切り換えて動作させることを特徴とする半導体集積回路、が提供される。また、上記の目的を達成するため、本発明によれば、基板領域上に記憶保持機能を有するゲート絶縁構造体とゲート導体とをこの順に有し、前記基板領域内にソース領域とドレイン領域とを有する電界効果トランジスタ複数個備え、前記電界効果トランジスタは、前記ゲート絶縁構造体の状態によってゲート基板領域間電圧-ドレイン電流特性が非ヒステリシス特性またはゲート電圧の上昇時と下降時でのドレイン電流差の小さいヒステリシス曲線を描くヒステリシス特性である第1動作状態と、ゲート基板領域間電圧-ドレイン電流特性がヒステリシス特性である第2動作状態とを取ることが前記ゲート導体-前記基板領域間の電圧の制御により可能であって、前記電界効果トランジスタの内第1群に属するトランジスタは前記第1動作状態で動作し、前記電界効果トランジスタの内第2群に属するトランジスタは前記第2動作状態で動作することを特徴とする半導体集積回路、が提供される。本発明によれば、不揮発記憶保持用途の電界効果トランジスタと論理演算用途ないし制御用途の電界効果トランジスタの製造工程を別々に行う必要がなく、不揮発記憶保持用途の電界効果トランジスタと論理演算用途ないし制御用途の電界効果トランジスタを同一半導体基板上に同一構造に作製できるので、製造工程が短縮され簡素化される。しかも、製造材料拡散汚染問題が解決するので、歩留まりの向上を期待することができる。また、互いに異なる種類の電界効果トランジスタ間の半導体基板上の配置間隔確保のためのレイアウト面積増大とメモリ回路とロジック回路間の配線引き回しによるレイアウト面積増大の問題を回避することが可能となる。次に、本発明の好ましい実施の形態について図面を参照して詳細に説明する。図1は、本発明の第1の実施の形態の半導体集積回路を示すブロック図である。本実施の形態の半導体集積回路200には、論理演算を行う論理回路部201と、揮発性であるがリフレッシュが必要でないSRAMが形成されたSRAM部202と、揮発性でかつリフレッシュが必要なDRAMが形成されたDRAM部203と、不揮発メモリが形成されたNVRAM部204とが搭載されている。これらの回路部201~204を構成するトランジスタは、図4、図6を参照して後に説明されるnチャネル電界効果トランジスタあるいはpチャネル電界効果トランジスタである。これらのトランジスタは、ゲート絶縁構造体に強誘電体膜などを持つことにより記憶保持機能を有しており、ゲート電圧-ドレイン電流特性がヒステリシス曲線を描く。しかし、ゲート-基板領域間の電圧が一定範囲内にある場合には、ヒステリシス曲線を描かない非ヒステリシス曲線かあるいは描いてもゲート電圧の上昇時と下降時での電流差の小さいヒステリシス曲線疑似非ヒステリシス曲線を描く。本実施の形態において、論理回路部201、SRAM部202およびDRAM部203において用いられるトランジスタは、非ヒステリシス曲線ないし疑似非ヒステリシス曲線の特性を利用する。従って、論理回路部201、SRAM部202およびDRAM部203は通常のMOS型トランジスタを用いた回路と同様の回路構成を採り、同様の回路動作を行う。一方、NVRAM部204において記憶保持動作を行うトランジスタでは、ヒステリシス曲線を描く特性が利用される。NVRAM部204は、例えば後に図13、図14を参照して説明される構成のメモリセルを縦横に規則的に配列したものである。以上のように、本実施の形態は、非ヒステリシス曲線ないし疑似非ヒステリシス曲線を描く特性のみを利用するトランジスタと、ヒステリシス曲線を描く特性のみを利用するトランジスタとが混載されたものである。図2は、本発明の第2の実施の形態の半導体集積回路を示すブロック図である。本実施の形態の半導体集積回路300には、論理演算を行う論理回路部301のみが搭載されている。そして、論理回路部301は先の実施の形態にある記憶保持機能を有するトランジスタを含み、この記憶保持機能を有するトランジスタのゲート電圧-ドレイン電流特性は先の実施の形態の場合と同じくヒステリシス曲線を描く。論理回路部301は、その動作モードとして、論理演算モードと、記憶書込みモードと、記憶保持モードにおいて動作する。論理演算モードにおいては、論理回路部301に属する記憶保持機能を有するトランジスタは、非ヒステリシス曲線ないし疑似非ヒステリシス曲線の特性において用いられる。記憶書込みモードでは、論理回路部301に属し記憶保持機能を有するトランジスタの一部またはすべては、ヒステリシス曲線の特性において用いられ記憶書込みモードに移行する直前の論理状態を記憶する。そして、記憶保持モードにおいては、論理状態を記憶したトランジスタはその内容を保持する。論理演算モードに復帰する場合には、論理状態を記憶したトランジスタはその記憶内容保持した状態で論理演算モードに移行し、通常の論理演算モードに復帰する。本実施の形態においては、非ヒステリシス曲線ないし疑似非ヒステリシス曲線を描く特性のみを利用するトランジスタと、非ヒステリシス曲線ないし疑似非ヒステリシス曲線を描く特性とヒステリシス曲線を描く特性の両方を利用するトランジスタとが混載される。図3は、本発明の第3の実施の形態の半導体集積回路を示すブロック図である。本実施の形態の半導体集積回路400には、論理演算を行う論理回路部401と、揮発性メモリのSRAMが形成されたSRAM部402と、同じく揮発性のメモリであるDRAMが形成されたDRAM部403と、不揮発メモリが形成されたNVRAM部404とが搭載されている。これらの回路部401~404を構成するトランジスタは、先の実施の形態の場合と同様に、ゲート絶縁構造体に強誘電体膜などを持つことにより記憶保持機能を有するnチャネル電界効果トランジスタあるいはpチャネル電界効果トランジスタである。本実施の形態の回路において、論理回路部401は、第2の実施の形態の論理回路部301と同様の動作を行い、その他のSRAM部402と、DRAM部403と、NVRAM部404は、第1の実施の形態の対応回路と同様の動作を行う。従って、本実施の形態においては、非ヒステリシス曲線ないし疑似非ヒステリシス曲線を描く特性のみを利用するトランジスタと、ヒステリシス曲線を描く特性のみを利用するトランジスタと、非ヒステリシス曲線ないし疑似非ヒステリシス曲線を描く特性とヒステリシス曲線を描く特性の両方を利用するトランジスタとが混載される。次に、本発明の半導体集積回路において用いられるトランジスタの特性について説明する。本発明の半導体集積回路において用いられる、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に任意に切り替えることが可能なnチャネル型電界効果トランジスタは、図4にその構造の一例を示すように、n型ソース領域13と、n型ドレイン領域14と、p型半導体基板もしくは半導体基板のp型ウェル領域もしくはSOI基板の半導体層などのp型領域であるp型基板領域15の上に、記憶保持層を含むゲート絶縁構造体12およびゲート導体11がこの順に積層されたものである。そして、等価回路図である図4bに示されるように、ゲート導体11はゲート端子16に接続され、n型ソース領域13はソース端子17に接続され、n型ドレイン領域14はドレイン端子18に接続され、p型基板領域15はp型基板端子19に接続されている。n型ソース領域13に対するn型ドレイン領域14の電位であるドレイン-ソース間電位差に正の電圧を与えてn型ドレイン領域に接続された外部導体からn型ドレイン領域14に流れ込む電流すなわちドレイン電流の絶対値の、p型基板領域15に対するゲート導体11の電位であるゲート-p型基板領域間電位差電圧に対する依存性を示すグラフ曲線が、ドレイン電流の絶対値を縦軸にとり、かつ、ゲート-p型基板領域間電位差電圧を横軸にとった場合に、図5、にそのグラフ曲線の一例を示すように、ゲート-p型基板領域間電位差電圧が第1電圧V1と第2電圧V2の間にあっては、第2電圧V2を与えた時のドレイン電流の絶対値が第1電圧V1を与えた時のドレイン電流の絶対値より大きく、すなわちドレイン-ソース間抵抗が小さく、ゲート-p型基板領域間電位差電圧を第1電圧V1から第2電圧V2に増加させたときのグラフ曲線と第2電圧V2から第1電圧V1まで減少させたときのグラフ曲線が一致する第1非ヒステリシス曲線21を描くか、あるいは、近似しているが一致しない第1ヒステリシス曲線22を描く。そして、ゲート-p型基板領域間電位差電圧が第3電圧V3と第4電圧V4の間にあっては、ゲート-p型基板領域間電位差電圧を第3電圧V3から第4電圧V4に増加させたときのグラフ曲線と第4電圧V4から第3電圧V3まで減少させたときのグラフ曲線が一致しない第2ヒステリシス曲線23を描く。本発明の半導体集積回路において用いられる、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に任意に切り替えることが可能なpチャネル型電界効果トランジスタは、図6にその構造の一例を示すように、p型ソース領域33と、p型ドレイン領域34と、n型半導体基板もしくは半導体基板のn型ウェル領域もしくはSOI基板の半導体層などのn型領域であるn型基板領域35の上に、記憶保持層を含むゲート絶縁構造体32およびゲート導体31がこの順に積層されたものである。そして、等価回路図である図6bに示されるように、ゲート導体31はゲート端子36に接続され、p型ソース領域33はソース端子37に接続され、p型ドレイン領域34はドレイン端子38に接続され、n型基板領域35はn型基板端子39に接続されている。p型ソース領域33に対するp型ドレイン領域34の電位であるドレイン-ソース間電位差に負の電圧を与えてp型ドレイン領域に接続された外部導体からp型ドレイン領域34に流れ込む電流すなわちドレイン電流の絶対値の、n型基板領域35に対するゲート導体31の電位であるゲート-n型基板領域間電位差電圧に対する依存性を示すグラフ曲線が、ドレイン電流の絶対値を縦軸にとり、かつ、ゲート-n型基板領域間電位差電圧を横軸にとった場合に、図7、にそのグラフ曲線の一例を示すように、ゲート-n型基板領域間電位差電圧が第5電圧V5と第6電圧V6の間にあっては、第5電圧V5を与えた時のドレイン電流の絶対値が第6電圧V6を与えた時のドレイン電流の絶対値より大きく、すなわちドレイン-ソース間抵抗が小さく、ゲート-n型基板領域間電位差電圧を第5電圧V5から第6電圧V6に増加させたときのグラフ曲線と第6電圧V6から第5電圧V5まで減少させたときのグラフ曲線が一致する第2非ヒステリシス曲線41を描くか、あるいは、近似するが一致しない第3ヒステリシス曲線42を描く。そして、ゲート-n型基板領域間電位差電圧が第7電圧V7と第8電圧V8の間にあっては、ゲート-n型基板領域間電位差電圧を第7電圧V7から第8電圧V8に増加させたときのグラフ曲線と第8電圧V8から第7電圧V7まで減少させたときのグラフ曲線が一致しない第4ヒステリシス曲線43を描く。本発明による半導体集積回路には、このような特性を有するnチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタのいずれか一方または両方の電界効果トランジスタが含まれる。nチャネル型電界効果トランジスタが含まれる場合には、第1非ヒステリシス曲線21または第1ヒステリシス曲線22と、第2ヒステリシス曲線23の、両方の特性を利用し、pチャネル型電界効果トランジスタが含まれる場合には、第2非ヒステリシス曲線41または第3ヒステリシス曲線42と、第4ヒステリシス曲線43の、両方の特性を利用する。以上のように、記憶保持層を含むゲート絶縁構造体を有するnチャネル型またはpチャネル型電界効果トランジスタのゲート-基板領域間に変動する電位差を与え、その電位差電圧値と変動振幅を制御することによって、ゲート-基板領域間電位差電圧を適当に小さい固定電圧にした後も、ゲート-基板領域間電位差電圧を変化させる直前の前記電界効果トランジスタがオンまたはオフ状態のいずれであったかが明確に判別できる強い記憶状態と、ゲート-基板領域間電位差電圧を適当に小さい固定電圧にした後には、ゲート-基板領域間電位差電圧を変化させる直前の前記電界効果トランジスタがオンまたはオフ状態のいずれであったかが明確には判別できない弱い記憶状態を、電気的に選択することができる。この弱い記憶状態には、その極限である非記憶状態が含まれる。nチャネル型あるいはpチャネル型電界効果トランジスタは、ゲート絶縁構造体11、31が層中あるいは界面にトラップ電荷を捕捉し保持できる絶縁体層を含むこともある。また、ゲート絶縁構造体が電荷を捕捉し保持できる導体層を含む場合も有り得る。これらの形態のように、ゲート絶縁構造体がゲート絶縁構造体外部から注入された電荷を補足することにより記憶保持機能をもつ場合においては、記憶保持可能な程度に大きい振幅のゲート-基板領域間電位差電圧の印加によって描かれる第2および第4ヒステリシス曲線のうち、例えば第2ヒステリシス曲線23は、ゲート導体から該ゲート電極層直下のゲート絶縁構造体の内部あるいはゲート導体-ゲート絶縁構造体界面に電子が注入放出される場合には反時計回りとなり、一方、基板領域からゲート絶縁構造体の内部あるいはゲート絶縁構造体-基板界面に電子が注入放出される場合には時計回りとなるように、その周回する方向は注入される電荷の正負と注入される方向にも依存し必ずしも一様ではない。また、ゲート絶縁構造体への電荷注入によって、nチャネル型およびpチャネル型の電界効果トランジスタの閾値電圧も変化するため、記憶保持機能を利用しない第1および第2非ヒステリシス曲線11、41あるいは第1および第3ヒステリシス曲線22、42は、それらの曲線の一部を第2および第4ヒステリシス曲線23、43と共有する場合もあるが、まったく重ならないこともあり得る。図5、および図7、には第1および第2非ヒステリシス曲線あるいは第1および第3ヒステリシス曲線が第2および第4ヒステリシス曲線とまったく重ならない場合のグラフ曲線の一例を示す。また、本発明によって提供される半導体集積回路の一実施の形態では、nチャネル型電界効果トランジスタは、ドレイン電流の絶対値を縦軸とし、かつ、ゲート-p型基板領域間電位差電圧を横軸とするグラフにおいて、図8、にそのグラフ曲線の一例を示すように、ゲート-p型基板領域間電位差電圧を第1電圧V1と同じであるかまたはより小さい第3電圧V3から、第2電圧V2と同じであるかまたはより大きい第4電圧V4に増加させた場合には、第1電圧V1と第2電圧V2の間で、第1非ヒステリシス曲線21または第1ヒステリシス曲線22よりも下に位置する曲線を描き、ゲート-p型基板領域間電位差電圧を第4電圧V4から第3電圧V3まで減少させた場合には、第1電圧V1と第2電圧V2の間で、第1非ヒステリシス曲線または第1ヒステリシス曲線よりも上に位置する曲線を描き、第3電圧V3と第4電圧V4の間で第2ヒステリシス曲線23を描く電気的特性を有する。また、pチャネル型電界効果トランジスタが、ドレイン電流の絶対値を縦軸とし、かつ、ゲート-n基板領域間電位差電圧を横軸とするグラフにおいて、図9、にそのグラフ曲線の一例を示すように、ゲート-n基板領域間電位差電圧を第5電圧V5と同じであるかまたはより小さい第7電圧V7から、第6電圧V6と同じであるかまたはより大きい第8電圧V8に増加させた場合には、第5電圧V5と第6電圧V6の間で、第2非ヒステリシス曲線41または第3ヒステリシス曲線42よりも下に位置する曲線を描き、ゲート-n型基板領域間電位差電圧を第8電圧V8から第7電圧V7まで減少させた場合には、第5電圧V5と第6電圧V6の間で、第2非ヒステリシス曲線41または第3ヒステリシス曲線42よりも上に位置する曲線を描き、第7電圧V7と第8電圧V8の間で第4ヒステリシス曲線43を描く電気的特性を有する。以上のように、記憶保持層を含むゲート絶縁構造体を有するnチャネル型またはpチャネル型電界効果トランジスタのゲート-基板領域間に変動する電位差を与え、その電位差電圧値と変動振幅を制御することによって、ゲート-基板領域間電位差電圧を適当に小さい固定電圧にした後も、ゲート-基板領域間電位差電圧を変化させる直前の電界効果トランジスタがオンまたはオフ状態のいずれであったかが明確に判別できる強い記憶状態と、ゲート-基板領域間電位差電圧を適当に小さい固定電圧にした後には、ゲート-基板領域間電位差電圧を変化させる直前の前記電界効果トランジスタがオンまたはオフ状態のいずれであったかが明確には判別できない弱い記憶状態を、電気的に選択することができる。この弱い記憶状態には、その極限である非記憶状態が含まれる。また、nチャネル型電界効果トランジスタに弱い記憶状態を与える第1非ヒステリシス曲線21または第1ヒステリシス曲線22が、例えば図8、のように、強い記憶状態を与える第2ヒステリシス曲線23の内側に含まれ、かつ、pチャネル型電界効果トランジスタに弱い記憶状態を与える第2非ヒステリシス曲線41または第3ヒステリシス曲線42が、例えば図9、のように、強い記憶状態を与える第4ヒステリシス曲線43の内側に含まれることにより、特に、nチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタを用いて相補型論理回路を構成した場合に、相補型論理回路のなかで相補型回路構成をとる任意の回路要素1段の出力の1と0が切り替わる閾値となる入力電圧の値が、強い記憶状態と弱い記憶状態とで等しく設定することができ、相補型論理回路の回路設計が容易になる。nチャネル型あるいはpチャネル型電界効果トランジスタは、ゲート絶縁構造体に強誘電体を含むことがある。強誘電体層1層構造の他、ゲート絶縁構造体が絶縁体層とその絶縁体上に積層する強誘電体層の2層、あるいは絶縁体層と導体層と強誘電体層を含む多層構造であることもある。これらの形態のように、ゲート絶縁構造体が分極を保持する強誘電性により記憶保持機能をもつ場合においては、記憶保持可能な程度に大きい振幅のゲート-基板領域間電位差電圧の印加によって描かれる第2および第4ヒステリシス曲線の周回する方向は、第2ヒステリシス曲線では反時計回りとなり、第4ヒステリシス曲線では時計回りとなる。また、ゲート絶縁構造体が分極を保持する強誘電性により記憶保持機能をもつ場合においては、記憶保持機能を利用しない第1および第2非ヒステリシス曲線あるいは第1および第3ヒステリシス曲線は、それらの曲線の一部を第2および第4ヒステリシス曲線と共有する場合もあるが、nチャネル型電界効果トランジスタの場合には、ゲート-p基板領域間電位差電圧が、特に第1電圧V1と第2電圧V2の間では、図8、にその一例を示すように、第2ヒステリシス曲線23の内側に位置することもあり、pチャネル型電界効果トランジスタの場合には、ゲート-n基板領域間電位差電圧が、特に第5電圧V5と第6電圧V6の間では、図9にその一例を示すように、第4ヒステリシス曲線43の内側に位置することもあり得る。次に、本発明の実施の形態において用いられるnチャネル型電界効果トランジスタを、論理演算用途および記憶保持用途に兼用し、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替える動作方法の一例を以下に説明する。すなわち、演算時間帯にあっては、時間とともにnチャネル型電界効果トランジスタのゲート-p型基板領域間電位差電圧が第1電圧V1と第2電圧V2の間の適宜低電圧状態あるいは高電圧状態を取るのに応じてドレイン-ソース間抵抗は高抵抗状態と低抵抗状態を取り、高抵抗状態の場合にはnチャネル型電界効果トランジスタはオフ状態と見なされ、低抵抗状態の場合にはnチャネル型電界効果トランジスタはオン状態であって、かつ、ソース電位の高低に従ったドレイン電位の高低を決定する。そして、記憶書込み動作時にあっては、ゲート-p型基板領域間電位差電圧が記憶書込み動作開始直前に第2電圧V2である場合には、さらにそのゲート-p型基板領域間電位差電圧を第2電圧V2から第4電圧V4へ変化させ、ゲート-p型基板領域間電位差電圧が記憶書込み動作開始直前に第1電圧V1である場合には、さらにそのゲート-p型基板領域間電位差電圧を第1電圧V1から第3電圧V3へ変化させて記憶書込みを行った後、ゲート-p型基板領域間電位差電圧を第3電圧V3と第4電圧V4の間の適切な固定電圧値である第9電圧V9図15参照に設定すると共に、ソース電位を零または零に近い値もしくは開放にする。また、記憶保持時間帯にあっては、ゲート-p型基板領域間電位差電圧を第9電圧V9に保ち、かつ、ソース電位を零または零に近い値もしくは開放のまま保つことによって、記憶書込み動作直前のドレイン-ソース間抵抗状態の高低をデジタル的に2値として記憶し、演算再開時には、ソース電位を記憶書込み動作開始直前の演算時間帯における値に戻すことによって、記憶保持時間帯に記憶されていたドレイン-ソース間抵抗が低ければ、すなわちnチャネル型電界効果トランジスタにオン状態が記憶されていれば演算再開時に復元されたソース電位の高低に従ったドレイン電位の高低が再現され、記憶保持時間帯に記憶されていたドレイン-ソース間抵抗が高ければ、すなわちnチャネル型電界効果トランジスタにオフ状態が記憶されていれば引き続きnチャネル型電界効果トランジスタのオフ状態が継続されることにより、nチャネル型電界効果トランジスタのオンオフいずれの場合にも記憶書込み動作直前のドレイン電位が再現されて該ドレイン電位が次段のなんらかのトランジスタのゲート-基板領域間電位差電圧を与えることにより、これを初期状態として演算を再開する。次に、本発明の実施の形態において用いられるpチャネル型電界効果トランジスタを、論理演算用途および記憶保持用途に兼用し、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替える動作方法の一例を以下に説明する。すなわち、演算時間帯にあっては、時間とともにpチャネル型電界効果トランジスタのゲート-n型基板領域間電位差電圧が第5電圧V5と第6電圧V6の間の適宜低電圧状態あるいは高電圧状態を取るのに応じてドレイン-ソース間抵抗は低抵抗状態と高抵抗状態を取り、低抵抗状態の場合にはpチャネル型電界効果トランジスタはオン状態であって、かつ、ソース電位の高低に従ったドレイン電位の高低を決定し、高抵抗状態の場合にはpチャネル型電界効果トランジスタはオフ状態と見なされ、記憶書込み動作時にあっては、ゲート-n型基板領域間電位差電圧が記憶書込み動作開始直前に第5電圧V5である場合には、さらに該ゲート-n型基板領域間電位差電圧を第5電圧V5から第7電圧V7へ変化させ、ゲート-n型基板領域間電位差電圧が記憶書込み動作開始直前に第6電圧V6である場合には、さらにゲート-n型基板領域間電位差電圧を第6電圧V6から第8電圧V8へ変化させて記憶書込みを行った後、ゲート-p型基板領域間電位差電圧を第7電圧V7と第8電圧V8の間の適切な固定電圧値である第10電圧V10図17参照に設定すると共に、ソース電位を零または零に近い値もしくは開放にする。そして、記憶保持時間帯にあっては、ゲート-n型基板領域間電位差電圧を第10電圧に保ち、かつ、ソース電位を零または零に近い値もしくは開放のまま保つことによって、記憶書込み動作直前のドレイン-ソース間抵抗状態の高低をデジタル的に2値として記憶し、演算再開時には、ソース電位を記憶書込み動作開始直前の演算時間帯における値に戻すことによって、記憶保持時間帯に記憶されていたドレイン-ソース間抵抗が低ければ、すなわちpチャネル型電界効果トランジスタにオン状態が記憶されていれば演算再開時に復元されたソース電位の高低に従ったドレイン電位の高低が再現され、記憶保持時間帯に記憶されていたドレイン-ソース間抵抗が高ければ、すなわちpチャネル型電界効果トランジスタにオフ状態が記憶されていれば引き続きpチャネル型電界効果トランジスタのオフ状態が継続されることにより、pチャネル型電界効果トランジスタのオンオフいずれの場合にも記憶書込み動作直前のドレイン電位が再現されてドレイン電位が次段のなんらかのトランジスタのゲート-基板領域間電位差電圧を与えることにより、これを初期状態として演算を再開する。このような動作方法を用いることにより、論理演算用途の電界効果トランジスタと記憶保持用途の電界効果トランジスタを区別せずに同一の電界効果トランジスタを兼用し、同一の電界効果トランジスタの論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に任意に切り替えることができる。これにより、従来、論理演算用途の電界効果トランジスタと記憶保持用途の電界効果トランジスタを互いに異なる製造工程によって作り分けることにより発生していた諸問題、すなわち、製造工程数の増加と、材料拡散汚染による歩留まり低下の懸念と、互いに異なる種類の電界効果トランジスタ間の半導体基板上の配置間隔確保のためのレイアウト面積増大と、メモリ回路とロジック回路間の配線引き回しによるレイアウト面積増大を抑制することができる。次に、本発明の実施の形態において用いられるnチャネル型電界効果トランジスタのゲート-p型基板領域間電位差電圧、および、同pチャネル型電界効果トランジスタのゲート-n型基板領域間電位差電圧を任意に変化させるための回路構成の一例を以下に説明する。すなわち、本発明で用いる回路は、図10a、bにその一例を示すように、制御端子103、108の状態によって入力端子105、110と出力端子104、109の導通状態と非導通状態を選択できるスイッチ回路要素102、107を少なくとも一つと、2端子の抵抗要素101、106を少なくとも一つ有する。この抵抗要素は、印加電圧に対して電流が線形応答する抵抗だけでなく、印加電圧に対して電流が非線形応答をする抵抗体、例えば一般的な電界効果トランジスタのソース-ドレイン領域間抵抗体も含むような、広義の抵抗体を指す。nチャネル型電界効果トランジスタを含む場合には、図10aに示すように、nチャネル型電界効果トランジスタ111のゲート端子に抵抗要素101の一方の端子とスイッチ回路要素102の出力端子104を接続し、抵抗要素101の他方の端子の高電源電圧VHIGH0とスイッチ回路要素102の制御端子103の状態と該スイッチ回路の入力端子105の低電源電圧VLOW0の状態に応じて、演算時間帯には、nチャネル型電界効果トランジスタ111のゲート-p型基板領域間電位差電圧の高電圧状態と低電圧状態を任意に選択できるようにする。記憶書込み動作時にあっては、nチャネル型電界効果トランジスタ111のゲート-p型基板領域間電位差電圧が高電圧状態であればさらに上げ高電源電圧VHIGH0の電圧を引き上げ、あるいはゲート-p型基板領域間電位差電圧が低電圧状態であればさらに下げる低電源電圧VLOW0の電圧を引き下げる。pチャネル型電界効果トランジスタを含む場合には、図10bに示すように、pチャネル型電界効果トランジスタ112のゲート端子に抵抗要素106の一方の端子とスイッチ回路要素107の出力端子109を接続し、抵抗要素106の他方の端子の高電源電圧VHIGH0とスイッチ回路要素107の制御端子108の状態とスイッチ回路の入力端子110の低電源電圧VLOW0の状態に応じて、演算時間帯には、pチャネル型電界効果トランジスタ112のゲート-n型基板領域間電位差電圧の高電圧状態と低電圧状態を任意に選択する。そして、記憶書込み動作時にあっては、pチャネル型電界効果トランジスタのゲート-n型基板領域間電位差電圧が高電圧状態であればさらに上げ高電源電圧VHIGH0の電圧を引き上げ、あるいはゲート-n型基板領域間電位差電圧が低電圧状態であればさらに下げる低電源電圧VLOW0の電圧を引き下げる。本発明の実施の形態において用いられるnチャネル型電界効果トランジスタのゲート-p型基板領域間電位差電圧、および、同pチャネル型電界効果トランジスタのゲート-n型基板領域間電位差電圧を任意に変化させる回路の別の一例を以下に説明する。すなわち、本発明で用いる回路は、図11にその一例を示すように、一方のスイッチ回路要素が導通状態であれば他方のスイッチ回路要素が非導通状態であるような少なくとも2つのスイッチ回路要素113、116または117、120を有する。nチャネル型電界効果トランジスタを含む場合には、図11aに示すように、nチャネル型電界効果トランジスタ111のゲート端子に2つのスイッチ回路要素113、116の出力端子を接続し、2つのスイッチ回路要素113、116の制御端子114、115の状態と入力端子の電源電圧VHIGH0、VLOW0に応じて、演算時間帯には、nチャネル型電界効果トランジスタ111のゲート-p型基板領域間電位差電圧の高電圧状態と低電圧状態を任意に選択する。そして、記憶書込み動作時にあっては、nチャネル型電界効果トランジスタ111のゲート-p型基板領域間電位差電圧が高電圧状態であればさらに上げ高電源電圧VHIGH0の電圧を引き上げ、あるいはゲート-p型基板領域間電位差電圧が低電圧状態であればさらに下げる低電源電圧VLOW0の電圧を引き下げる。pチャネル型電界効果トランジスタを含む場合には、図11bに示すように、pチャネル型電界効果トランジスタ112のゲート端子に2つのスイッチ回路要素117、120の出力端子を接続し、2つのスイッチ回路要素117、120の制御端子の状態と入力端子の電位に応じて、演算時間帯には、pチャネル型電界効果トランジスタ112のゲート-n型基板領域間電位差電圧の高電圧状態と低電圧状態を任意に選択する。そして、記憶書込み動作時にあっては、pチャネル型電界効果トランジスタ112のゲート-n型基板領域間電位差電圧が高電圧状態であればさらに上げ高電源電圧VHIGH0の電圧を引き上げ、あるいはゲート-n型基板領域間電位差電圧が低電圧状態であればさらに下げる低電源電圧VLOW0の電圧を引き下げる。以上のように、スイッチ回路要素の出力を前段の回路の出力として本段の回路のゲート端子に接続することによって、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替えようとする本段の回路のゲート-基板領域間電位差電圧、すなわち、nチャネル型電界効果トランジスタ111のゲート-p型基板領域間電位差電圧、および、pチャネル型電界効果トランジスタ112のゲート-n型基板領域間電位差電圧を任意に変化させることができる。上記の1つまたは2つ以上のスイッチ回路要素は、nチャネル型電界効果トランジスタあるいはpチャネル型電界効果トランジスタを含んで構成される場合もある。このスイッチ回路に含まれるnチャネル型電界効果トランジスタあるいはpチャネル型電界効果トランジスタは、本段の回路同様に論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に任意に切り替えることが可能なタイプのものであってもよく、本段の回路とは異なり不揮発記憶機能を持たない従来のものであってもよい。前者の場合には、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替えようとする電界効果トランジスタと、そのゲート-基板領域間電位差電圧を変動させるための回路を構成する電界効果トランジスタを同じゲート絶縁構造体を有する電界効果トランジスタで兼用することができる。すなわち、回路を構成するすべての電界効果トランジスタを、同じゲート絶縁構造体を有する電界効果トランジスタで兼用することが可能となる。図12a、bが示す一例では、一方のスイッチ回路要素が単一のゲート絶縁構造体に記憶保持層を含むnチャネル型電界効果トランジスタで構成され、もう一方のスイッチ回路要素が単一のpチャネル型電界効果トランジスタで構成される。このそれぞれ単一の電界効果トランジスタのゲート端子スイッチ回路要素の制御端子が互いに接続されているため、一方のスイッチ回路要素が導通状態であれば他方のスイッチ回路要素が非導通状態である。本発明の半導体集積回路の一実施の形態では、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替えることの出来るnチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタのいずれか一方または両方の電界効果トランジスタを含み、nチャネル型電界効果トランジスタが含まれる場合には、第1非ヒステリシス曲線または第1ヒステリシス曲線と、第2ヒステリシス曲線の、両方の特性を利用し、pチャネル型電界効果トランジスタが含まれる場合には、第2非ヒステリシス曲線または第3ヒステリシス曲線と、第4ヒステリシス曲線の、両方の特性を利用する。また、本発明で用いる回路では、少なくとも一つのnチャネル型電界効果トランジスタが、第1非ヒステリシス曲線または第1ヒステリシス曲線と、第2ヒステリシス曲線の、両方の特性を利用し、少なくとも一つのpチャネル型電界効果トランジスタが、第2非ヒステリシス曲線または第3ヒステリシス曲線と、第4ヒステリシス曲線の、両方の特性を利用する場合もある。また、nチャネル型電界効果トランジスタを2つ以上含み、該nチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが、第1非ヒステリシス曲線または第1ヒステリシス曲線の特性を利用し、他の少なくとも一つの電界効果トランジスタが第2ヒステリシス曲線の特性を利用する。同様に、本発明の半導体集積回路の一実施の形態では、pチャネル型電界効果トランジスタ2つ以上含み、該pチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが、第2非ヒステリシス曲線または第3ヒステリシス曲線の特性を利用し、他の少なくとも一つの電界効果トランジスタが第4ヒステリシス曲線の特性を利用する。また、本発明の半導体集積回路の一実施の形態では、nチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタの両方の電界効果トランジスタを含み、nチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが第1非ヒステリシス曲線または第1ヒステリシス曲線の特性を利用し、pチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが第4ヒステリシス曲線の特性を利用する。同様に、本発明の半導体集積回路の一実施の形態では、nチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタの両方の電界効果トランジスタを含み、nチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが第2ヒステリシス曲線の特性を利用し、pチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタが第2非ヒステリシス曲線または第3ヒステリシス曲線の特性を利用する。また、本発明の半導体集積回路の一実施の形態では、nチャネル型電界効果トランジスタまたはpチャネル型電界効果トランジスタを含む。nチャネル型電界効果トランジスタを含む場合には、nチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタのゲート-p型基板領域間電位差電圧を、第1電圧V1から第2電圧V2の範囲のみで変化させて第1非ヒステリシス曲線または第1ヒステリシス曲線の特性のみを利用し、また、pチャネル型電界効果トランジスタを含む場合には、pチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタのゲート-n型基板領域間電位差電圧を、第5電圧V5から第6電圧V6の範囲のみで変化させて第2非ヒステリシス曲線または第3ヒステリシス曲線の特性のみを利用する。また、本発明の半導体集積回路の一実施の形態では、nチャネル型電界効果トランジスタまたはpチャネル型電界効果トランジスタを含む。nチャネル型電界効果トランジスタを含む場合には、nチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタのゲート-p型基板領域間電位差電圧を、第3電圧V3から第4電圧V4の範囲のみで変化させて第2ヒステリシス曲線の特性のみを利用し、pチャネル型電界効果トランジスタを含む場合には、pチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタのゲート-n型基板領域間電位差電圧を、第7電圧V7から第8電圧V8の範囲のみで変化させて第4ヒステリシス曲線の特性のみを利用する。以上のように本発明によれば、メモリ回路またはロジック回路の回路機能に関わらず、その回路を構成するすべての電界効果トランジスタをゲート絶縁構造体に記憶保持材料を含むnおよびpチャネル型電界効果トランジスタで構成することができ、各々の電界効果トランジスタのゲート-基板領域間に印加する電圧の大きさと印加タイミングを制御することによって、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替えることができる。このことにより、従来は別々に用意されていた記憶保持用途の電界効果トランジスタと論理演算用途の電界効果トランジスタの製造工程を分ける必要がなくなる。すなわち、nチャネル型電界効果トランジスタに論理演算機能のみが要求される場合にはゲート-p型基板領域間電位差電圧を第1電圧V1から第2電圧V2の範囲のみで変化させて用い、pチャネル型電界効果トランジスタに論理演算機能のみが要求される場合にはゲート-n型基板領域間電位差電圧を第5電圧V5から第6電圧V6の範囲のみで変化させて用いる。また、nチャネル型電界効果トランジスタに不揮発記憶書き込みと保持機能のみが要求される場合にはゲート-p型基板領域間電位差電圧を不揮発記憶書き込み時に第3電圧V3から第4電圧V4の範囲のみで変化させ、不揮発記憶保持時に第3電圧V3と第4電圧V4の間に含まれる固定電圧である第9電圧V9にして用い、pチャネル型電界効果トランジスタに不揮発記憶書き込みと保持機能のみが要求される場合にはゲート-n型基板領域間電位差電圧を不揮発記憶書き込み時に第7電圧V7から第8電圧V8の範囲のみで変化させ、不揮発記憶保持時に第7電圧V7と第8電圧V8の間に含まれる固定電圧である第10電圧V10にして用いればよい。また、nチャネル型電界効果トランジスタを論理演算と不揮発記憶書き込みおよび保持用途に兼用する場合には、ゲート-p型基板領域間電位差電圧として第1電圧V1から第2電圧V2または第3電圧V3から第4電圧V4の、2つの範囲の電圧と第9電圧V9の固定電圧を任意に選択して印加できるようにしておけばよく、同様にpチャネル型電界効果トランジスタを論理演算と不揮発記憶書き込みおよび保持に兼用する場合には、ゲート-n型基板領域間電位差電圧として第5電圧V5から第6電圧V6または第7電圧V7から第8電圧V8の、2つの範囲の電圧と第10電圧の固定電圧を任意に選択して印加できるようにしておけばよい。ここで、論理演算に必要なゲート-基板領域間電位差電圧の電圧範囲は不揮発記憶書き込みに必要な電圧範囲と比較して小さく出来る。不揮発記憶書き込みに必要なゲート-基板領域間電位差電圧の電圧範囲は電界効果トランジスタのゲート絶縁構造体材料の記憶保持能力すなわち単位印加電界あたりの分極電荷保持量または捕獲電荷保持量とゲート絶縁構造体の各層の膜厚で決定される。また、論理演算に必要なゲート-基板領域間電位差電圧の電圧範囲を小さくするほどヒステリシス曲線の電圧幅が小さくなり、論理演算の速度が速くなる。ヒステリシス曲線の電圧幅が小さくなった極限は非ヒステリシス曲線であると見なせる。論理演算に必要なゲート-基板領域間電位差電圧の許容最小値は、電界効果トランジスタのオンとオフの状態が判別できる値である。また、本発明の半導体集積回路の一実施の形態では、外部より供給される外部電源電位を受けて内蔵または外部隣接する定電圧発生回路の動作により内部電源電圧を発生する手段を備え、nチャネル型不揮発記憶可能な電界効果トランジスタの論理演算動作に必要な大小の内部電源電圧:第2電圧V2および第1電圧V1の他、不揮発記憶の書き込みに必要な大小の内部電源電圧:第4電圧V4および第3電圧V3と、pチャネル型不揮発記憶可能な電界効果トランジスタの論理演算動作に必要な大小の内部電源電圧:第6電圧V6および第5電圧V5の他、不揮発記憶の書き込みに必要な大小の内部電源電圧:第8電圧V8および第7電圧V7と、nチャネル型電界効果トランジスタの不揮発記憶保持に必要な固定保持電圧第9電圧V9と、pチャネル型電界効果トランジスタの不揮発記憶保持に必要な固定保持電圧第10電圧を利用する。第9電圧V9あるいは第10電圧は零電位と等しいこともある。前述のように、論理演算に必要なゲート-基板領域間電位差電圧の電圧範囲は、不揮発記憶書き込みに必要な電圧範囲と比較して小さく、電界効果トランジスタのオンとオフの状態が判別できる程度に小さければ小さいほど、論理演算の速度が速くなるが、一方で、第1から第10までの多数の電源が必要となる。しかし、第2電圧V2と第6電圧V6を等しくする、または、第1電圧V1と第5電圧V5を等しくする、または、第4電圧V4と第8電圧V8を等しくする、または、第3電圧V3と第7電圧V7を等しくする、または、第9電圧V9と第10電圧V10を等しくする、のいずれかあるいは全てを採用することによって、nチャネル型電界効果トランジスタおよびpチャネル型電界効果トランジスタの高速動作に最適なゲート-基板領域間電位差電圧では必ずしもない電圧をゲート基板領域間に印加することによって、論理演算速度が遅くなることがあり得るが、必要な電源電位の種類が減少して電源電位発生回路を構成するトランジスタ数が減少し、また、電源配線数が減少してレイアウト面積の縮小にも貢献できる。また、同様に第1電圧V1と第3電圧V3を等しくする、または、第2電圧V2と第4電圧V4を等しくする、または、第5電圧V5と第7電圧V7を等しくする、または、第6電圧V6と第8電圧V8を等しくする、のいずれか一つあるいは複数を採用することによって、nチャネル型電界効果トランジスタおよびpチャネル型電界効果トランジスタの論理演算時にも記憶書き込みが可能な程度に大きい電圧振幅をゲート基板領域間に印加することによって論理演算速度が遅くなることがあり得るが、必要な電源電位の種類が減少して電源電位発生回路を構成するトランジスタ数が減少し、また、電源配線数が減少してレイアウト面積の縮小にも貢献できる。また、本発明の半導体集積回路の一実施の形態では、nチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタの両方の電界効果トランジスタを含み、nチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタとpチャネル型電界効果トランジスタのうち少なくとも一つの電界効果トランジスタの、ドレイン端子同士を接続し、かつ、ゲート端子同士を接続した相補型回路要素を含む。また、本発明の半導体集積回路の一実施の形態では、nチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタの両方の電界効果トランジスタを含み、少なくとも一つのnチャネル型電界効果トランジスタが第1非ヒステリシス曲線または第1ヒステリシス曲線と、第2ヒステリシス曲線の両方の特性を利用し、少なくとも一つのpチャネル型電界効果トランジスタが第2非ヒステリシス曲線または第3ヒステリシス曲線と、第4ヒステリシス曲線の両方の特性を利用し、演算時間帯においても記憶保持時間帯においてもnチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタのうちどちらか一方の電界効果トランジスタのドレイン-ソース間抵抗が高抵抗状態にあれば他方の電界効果トランジスタのドレイン-ソース間抵抗が低抵抗状態にあるような、相補型回路要素を含む。また、本発明の半導体集積回路の一実施の形態では、NOT、または、NAND、または、NORの相補型論理演算、またはそれらを組み合わせた複合論理演算を行う。NOT、NAND、NORの論理回路例の他にも、フリップフロップ回路を含めCMOS構成によるすべての論理演算回路を本発明の不揮発記憶機能を持つ相補型論理演算回路で置き換えることが可能である。相補型回路要素を構成するnチャネル型電界効果トランジスタまたはpチャネル型電界効果トランジスタの基板領域電位をソース端子の電位とは独立に与えることができるが、基板領域電位は電界効果トランジスタのそれぞれのソース端子に接続することもできる。また、相補型回路要素では、論理回路を構成するnチャネル型電界効果トランジスタまたはpチャネル型電界効果トランジスタのゲート-基板領域間電位差電圧はゲート電位の変動のみならず基板領域電位の変動によっても制御することが可能である。以上のように、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替えることが可能な電界効果トランジスタを用いて相補型回路要素を構成することによって、不揮発記憶機能を持たない従来のCMOSロジック回路および論理演算に不向きなメモリ回路を、従来のロジック機能とメモリ機能を損なうことなく本発明による電界効果トランジスタで置き換えることが可能で、しかも論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替えることが可能であることによって、ロジック回路には不揮発記憶機能が、また、メモリ回路には論理演算機能が付加される。さらに、従来のCMOSロジック回路およびメモリ回路を、回路構成の変更無く本発明による電界効果トランジスタで置き換えることにより、所望の機能を得るために開発された従来の設計資産を有効に活用することができる。また、本発明の半導体集積回路の一実施の形態では、nチャネル型電界効果トランジスタまたはpチャネル型電界効果トランジスタを制御トランジスタとして利用し、別のnチャネル型電界効果トランジスタまたはpチャネル型電界効果トランジスタをメモリトランジスタとして利用し、制御トランジスタのドレイン端子をメモリトランジスタのゲート端子に接続した回路を1回路単位として、該回路単位を縦横に規則的に並べたメモリセルアレイを有する。このようなメモリセルアレイを構成するメモリセルの一例を図13に示す。nチャネル型電界効果トランジスタまたはpチャネル型電界効果トランジスタからなる制御トランジスタ51は、そのドレインが、nチャネル型電界効果トランジスタまたはpチャネル型電界効果トランジスタからなるメモリトランジスタ52のゲートに接続される。制御トランジスタのソースは第1ワード線53に、そのゲートは第2ワード線54に接続され、メモリトランジスタ52のソースはソース線55に、そのドレインはビット線56に接続される。メモリトランジスタ52のソースとソース線55との間、あるいは、ドレインとビット線56との間にダイオードを接続するようにしてもよい。このメモリセルにおいて、通常の使用形態では、制御トランジスタ51は、第1非ヒステリシス曲線または第1ヒステリシス曲線あるいは第2非ヒステリシス曲線または第3ヒステリシス曲線の特性のみを利用し、メモリトランジスタ52は、第2ヒステリシス曲線あるいは第4ヒステリシス曲線の特性のみを利用する。メモリセルを制御トランジスタを用いることなく構成することもできる。その一例を図14に示す。メモリトランジスタ61のゲートはワード線62に、ソースはソース線63に、ドレインはビット線64に接続される。メモリトランジスタ61のソースとソース線63との間、あるいは、ドレインとビット線64との間にダイオードを接続するようにしてもよい。このメモリセルにおいて、通常の使用形態では、メモリトランジスタ61は、第2ヒステリシス曲線あるいは第4ヒステリシス曲線の特性のみを利用するが、アレイ中のメモリデータを領域単位で一括消去する場合には、第1非ヒステリシス曲線または第1ヒステリシス曲線あるいは第2非ヒステリシス曲線または第3ヒステリシス曲線の特性を利用する。上記一括消去後は、ゲート絶縁構造体が強誘電体を含む場合は強誘電体層に加わる減分極電界が極めて小さくなるので、上記一括消去の動作はメモリアレイの使用寿命を延ばすことなどに役立つ。以上のように、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替えることが可能な電界効果トランジスタを用いてメモリセルアレイを構成することによって、従来のメモリセルアレイのメモリ機能を損なうことなく本発明による電界効果トランジスタで置き換えることが可能で、アレイ内の電界効果トランジスタの任意の一部を論理演算用途に転用することもでき、メモリセルアレイを書き換え可能なロジックアレイとして活用することも可能となる。次に、図15を参照して、本発明に用いる、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替えることが可能なnチャネル型電界効果トランジスタの電気的特性をさらに詳細に説明する。ソース-ドレイン領域間電流のゲート-p型基板領域間電圧依存性をあらわす電気的特性の一例を図15に、また、ソース-ドレイン領域間電流のソース-ドレイン領域間電圧依存性をあらわす電気的特性の一例を図15に、それぞれ示す。図15の中の矢印付き実線は第2ヒステリシス曲線の周回の向きを示し、矢印付き破線は第1ヒステリシス曲線の周回の向きを示す。図15のS1の曲線はゲート-p型基板領域間電位差電圧をいったん第4電圧V4にした後で第9電圧V9に戻した場合の不揮発オン記憶状態に相当する曲線の例を表し、図15のS2の曲線はゲート-p型基板領域間電位差電圧を第1電圧V1から第2電圧V2の範囲で変化させた場合の非記憶状態での論理演算のオン状態に相当する曲線の例を表し、S3の曲線はゲート-p型基板領域間電位差電圧をいったん第3電圧V3にした後で第9電圧V9に戻した場合の不揮発オフ記憶状態に相当する曲線の例を表す。一例として、ゲート導体に厚さ220nmのPt層、ゲート絶縁構造体に強誘電体SrBi2Ta2O9層厚さ420nmと絶縁体HfAlO層厚さ11nmの2層構造SrBi2Ta2O9層はPt側、基板領域にp型シリコンを用いることによって図15の特性に対応するnチャネル型電界効果トランジスタの実験結果を図16、に示す。この実験に用いたトランジスタのゲート長は3μm、ゲート幅は100μmである。図16は上述のnチャネル型電界効果トランジスタのソース-ドレイン領域間電流ドレイン電流のゲート-p型基板領域間電圧依存性をあらわす電気的特性を測定した結果である。第1電圧が1V、第2電圧が3V、第3電圧が6V、第4電圧が8Vである。第9電圧を18Vに選んだ。p型基板端子は接地し、ドレイン端子に01Vを印加して測定した。図16の中の矢印付き実線は第2ヒステリシス曲線の周回の向きを示し、矢印付き破線は第1ヒステリシス曲線の周回の向きを示す。また、図16は上述のnチャネル型電界効果トランジスタのソース-ドレイン領域間電流のソース-ドレイン領域間電圧依存性をあらわす電気的特性を測定した結果である。すなわち、S1は、ゲート-p型基板領域間電位差電圧を一度8Vにした後で18Vに固定して測定した曲線であり、S2は、ゲート-p型基板領域間電位差電圧を1Vと3Vの間で掃印した後これを3Vに固定して測定した曲線であり、S3は、ゲート-p型基板領域間電位差電圧を一度6Vにした後で18Vに固定して測定した曲線である。図17は、本発明に用いる、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替えることが可能なpチャネル型電界効果トランジスタの電気的特性をさらに詳細に説明する図である。ソース-ドレイン領域間電流のゲート-n型基板領域間電圧依存性をあらわす電気的特性の一例を図17に、また、ソース-ドレイン領域間電流のソース-ドレイン領域間電圧依存性をあらわす電気的特性の一例を図17に、それぞれ示す。図17の中の矢印付き実線は第4ヒステリシス曲線の周回の向きを示し、矢印付き破線は第3ヒステリシス曲線の周回の向きを示す。図17のS1の曲線はゲート-p型基板領域間電位差電圧をいったん第7電圧V7にした後で第10電圧V10に戻した場合の不揮発オン記憶状態に相当する曲線の例を表し、図15のS2の曲線はゲート-p型基板領域間電位差電圧を第5電圧V5から第6電圧V6の範囲で変化させた場合の非記憶状態での論理演算のオン状態に相当する曲線の例を表し、S3の曲線はゲート-p型基板領域間電位差電圧をいったん第8電圧V8にした後で第10電圧V10に戻した場合の不揮発オフ記憶状態に相当する曲線の例を表す。次に、本発明の実施例について説明する。本発明の実施例1である、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替えることが可能なNOT論理回路を図18に示す。このNOT論理回路を単体で使用する場合には本段の回路の入力電圧VINを独立に与えることもできるが、一方でこのNOT論理回路を複合回路の中の一回路として用いる場合には図18に示すように、本段の回路の入力電圧VINは前段の回路の高電源電圧VHIGH1または前段の回路の低電源電圧VLOW1のいずれかが前段の回路のオン状態にあるトランジスタのソース-ドレイン領域間オン抵抗で降下した値にすることもできる。後者の場合、前段の回路のオフ状態にあるトランジスタのソース-ドレイン領域間オフ抵抗は通常十分に大きいため、ソース-ドレイン領域間は遮断状態とみなすことができ、本段の回路の入力電圧VINは、前段の回路の出力の論理値に従って前段の回路の高電源電圧VHIGH1または前段の回路の低電源電圧VLOW1のいずれかとほぼ等しい電位になる。上記前段の回路は、本段の回路同様に論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に任意に切り替えることが可能なnチャネル型電界効果トランジスタおよびpチャネル型電界効果トランジスタから構成される場合もあるが、本段の回路とは異なり不揮発記憶機能を持たない従来のnおよびpチャネル型電界効果トランジスタから構成される場合もある。本段の回路を構成するnチャネル型電界効果トランジスタ111が図5または図8に例示された特性を有するnチャネル型電界効果トランジスタであって、かつ、本段の回路を構成するpチャネル型電界効果トランジスタ112が図7または図9に例示された特性を有するpチャネル型電界効果トランジスタであった場合、本段の回路が論理演算状態時には前段の回路の高電源電圧VHIGH1をVHIGH1=VCC1、かつ前段の回路の低電源電圧VLOW1をVLOW1=VSS1とする。そして、本段の回路が記憶書き込み時には、VHIGH1をVHIGH1=VCC2とし、かつ、VLOW1をVLOW1=VSS2とする。また、本段の回路が不揮発記憶保持時には、VHIGH1と、VLOW1をVHIGH1=VLOW1=V0とすると、各VCC1、VSS1、VCC2、VSS2、と、本段の回路を構成するnチャネル型電界効果トランジスタのp型基板電極電位VPSUB2と、pチャネル型電界効果トランジスタのn型基板電極電位VNSUB2との関係は、本段の回路を構成するnチャネル型電界効果トランジスタの論理演算時のゲート-p型基板領域間電位差電圧の下限値である第1電圧V1と上限値である第2電圧V2と、記憶書き込み時のゲート-p型基板領域間電位差電圧の下限値である第3電圧V3と上限値である第4電圧V4と、不揮発記憶保持時のゲート-p型基板領域間電位差電圧の固定電圧値である第9電圧V9と、本段の回路を構成するpチャネル型電界効果トランジスタの、論理演算時のゲート-n型基板領域間電位差電圧の下限値である第5電圧V5と上限値である第6電圧V6と、記憶書き込み時のゲート-n型基板領域間電位差電圧の下限値である第7電圧V7と上限値である第8電圧V8と、不揮発記憶保持時のゲート-n型基板領域間電位差電圧の固定電圧値である第10電圧V10を用いて、以下のようにすることができる。すなわち、VCC1V2VPSUB2V6VNSUB2、VSS1V1VPSUB2V5VNSUB2、VCC2V4VPSUB2V8VNSUB2、VSS2V3VPSUB2V7VNSUB2、V0V9VPSUB2V10VNSUB2、のようにすることができる。この場合に、図18のNOT論理回路の、前段の回路を制御する電源電圧印加のタイミングと、本段のNOT論理演算回路の入力電圧と出力電圧の関係の一例を図19に示す。すなわち、図19に前段回路の電源電圧のタイミングを、図19に本段回路の入出力電圧の推移を、図19に本段回路の電源電圧のタイミングをそれぞれ示す。図19に示すように、前段の回路の電源電圧VHIGH1およびVLOW1は、本段回路の論理演算状態時には、VHIGH1をVCC1に、VLOW1をVSS1にし、本段の回路のnチャネル型電界効果トランジスタ111、すなわち図5または図8の特性を有するnチャネル型電界効果トランジスタの第1非ヒステリシス曲線21または第1ヒステリシス曲線22と、本段の回路のpチャネル型電界効果トランジスタ112、すなわち図7または図9の特性を有するpチャネル型電界効果トランジスタの第2非ヒステリシス曲線41または第3ヒステリシス曲線42を利用する。本段回路の記憶書き込み時には、前記VHIGH1をVCC2に、前記VLOW1をVSS2とし、本段の回路のnチャネル型電界効果トランジスタ111、すなわち図5または図8の特性を有するnチャネル型電界効果トランジスタの第2ヒステリシス曲線23と、本段の回路のpチャネル型電界効果トランジスタ112、すなわち図7または図9のpチャネル型電界効果トランジスタの第4ヒステリシス曲線43を利用し、記憶書込み動作直前にVINがVCC1、従ってVOUTがVLOW2であった場合、すなわち本段の回路のnチャネル型電界効果トランジスタがオン状態で、かつ、pチャネル型電界効果トランジスタがオフ状態であった場合には、記憶書込み動作によってVINがVCC1からVCC2を経てV0になるのに従って、オン状態であった本段の回路のnチャネル型電界効果トランジスタは不揮発オン記憶状態になり、かつ、オフ状態であった本段の回路のpチャネル型電界効果トランジスタは不揮発オフ記憶状態になる。本段回路の不揮発記憶保持時には、VHIGH1とVLOW1を共にV0に固定することで、本段のNOT論理演算回路は図19のように論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替えることができる。前段の回路の高電源電圧VHIGH1は本段の回路の高電源電圧VHIGH2と等しい場合もあり、また、前段の回路の低電源電圧VLOW1は、本段の回路の低電源電圧VLOW2と等しい場合もある。次に、図18の本段の回路を再度、論理演算回路として演算開始させる場合には、図18の本段の回路の電源電圧VHIGH2とVLOW2を、記憶書込み動作直前の論理演算状態でNOT論理演算回路として動作していた場合の電源電圧、すなわち本実施例ではVHIGH2VCC1、VLOW2VSS1に、各々回復することによって、図19に示すように、前段の回路の電源電圧の復帰により再度VINが決定されるのを待つことなく、本段の回路のnチャネル型電界効果トランジスタおよびpチャネル型電界効果トランジスタのどちらかオン状態を記憶していた側の電界効果トランジスタのソース電源電圧がVOUTに再現されるから、論理演算回路として演算再開直後のVOUTの10は記憶書込み動作直前のVOUTの10と、デジタル的に判断して等しい。すなわち、本発明の実施例1によれば、電源電圧回復後速やかに、元信号VINの再度の入力が無くても、演算回路の途中に位置する電界効果トランジスタのオン/オフ情報を、図19のように、不揮発記憶および再現することができるから、演算を初めからやり直す必要がない。本実施例において、上記V0は、零電位であってもよい。なお、前段の回路の電源電圧を例えばVHIGH1VCC1、VLOWVSS1に回復させるタイミングを本段の回路の電源電圧をVHIGH2VCC1、VLOW2VSS1に回復させるタイミングから適宜遅らせることも回路構成動作によっては、有効である。また、記憶させる本段の回路の数に限りはなく、集積回路の中に本段の回路を分散させて置くだけでなく、本段の回路を連続して置くことも出来る。言い換えれば集積回路全体を本段の回路とすることもできる。全ての本段の回路で、論理演算状態と記憶書込み状態と不揮発記憶状態を電気的に切り替えることが出来る。記憶書込み動作では、本段の回路の前段にあたる回路の電源電圧を図19と同様にVcc2とVss2にした後V0に固定し、不揮発記憶保持時には、前記前段にあたる回路の電源電圧をV0のままにし、演算再開時には、本段の回路の電源電圧を図19と同様にVcc1とVss1にすればよい。本段の回路が連続して配置される場合には、言うまでもなく上記前段にあたる回路が本段の回路にもなり得る。本発明の実施例1によれば、論理演算回路部分とメモリ回路部分を同じ電界効果トランジスタの集合で兼用することができるから、論理演算回路部分とメモリ回路部分を分けて同じ半導体基板上の離れた場所に配置する必要性がなくなり、同じ半導体基板上の離れた場所に混載されたメモリあるいは同じチップパッケージ内の別の半導体基板上にあるメモリへ、電源オフ直前にデータを転送し退避する必要がなくなる。図18の本段のNOT論理回路は、実施例2において、図20、図21に示すように、nチャネル型電界効果トランジスタ111またはpチャネル型電界効果トランジスタ112と抵抗要素151、152を用いて構成される。この抵抗要素は、印加電圧に対して電流が線形応答する抵抗だけでなく、印加電圧に対して電流が非線形応答をする抵抗体、例えば一般的な電界効果トランジスタのソース-ドレイン領域間抵抗体も含むような、広義の抵抗体を指す。図20の回路の場合、抵抗要素151の抵抗値は図20の回路のnチャネル型電界効果トランジスタ111のオフ状態におけるソース-ドレイン領域間抵抗値の110以下まで小さく、オン状態におけるソース-ドレイン領域間抵抗値の10倍以上大きいことが望ましい。図18の本段のNOT論理回路に図20のように抵抗要素を用いることによって、回路の作製工程を簡素化することができる利点がある。同様に図21の回路の場合、抵抗要素152の抵抗値は図21の回路のpチャネル型電界効果トランジスタ112のオフ状態におけるソース-ドレイン領域間抵抗値の110以下まで小さく、オン状態におけるソース-ドレイン領域間抵抗値の10倍以上大きいことが望ましい。図18の本段のNOT論理回路に図21のように抵抗要素を用いることによって、回路の作製工程を簡素化することができる利点がある。本発明の実施例3である、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替えることが可能なNAND論理回路例を図22に示し、また、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替えることが可能なNOR論理回路例を図23に示す。これらNAND論理回路例においても、NOR論理回路例においても、図19と同様に、前段の回路の電源電圧を制御することによって、本段の回路の論理演算状態と、記憶書込み状態と、不揮発記憶保持状態を、電気的に切り替えることが可能であり、論理演算動作の再開時に本段の回路の電源を再立ち上げすることによって、前段の回路の出力によって決定される入力電圧VIN1および入力電圧VIN2の再入力を待つことなく、本段の回路の構成トランジスタの不揮発オンまたは不揮発オフの記憶に従って、記憶書込み直前のVOUTとデジタル的に等価な10をもつVOUTが再現される。上述のNOT、NAND、NORの各論理回路例では、各論理回路を構成するnチャネル型電界効果トランジスタまたはpチャネル型電界効果トランジスタの基板領域電位をソース端子の電位とは独立に与えることができるが、各基板領域電位は電界効果トランジスタのそれぞれのソース端子に接続することもできる。また、上述の不揮発記憶機能を持つNOT、NAND、NORの論理回路例では、これらの論理回路を構成するnチャネル型電界効果トランジスタまたはpチャネル型電界効果トランジスタのゲート-基板領域間電位差電圧はゲート電位の変動のみならず基板領域電位の変動によっても制御することが可能である。図19の電源電圧印加方法を応用すれば、上述の不揮発記憶機能を持つNOT、NAND、NORの論理回路例の他にも、フリップフロップ回路を含めCMOS構成によるすべての論理演算回路を、本発明による、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替えることが可能なnチャネル型電界効果トランジスタおよびpチャネル型電界効果トランジスタで構成される論理回路で置き換えることが可能である。実施例4として、本発明をCPUに適用した場合の実施例を図24に示す。CPUは大きく分けて、演算レジスタ181と演算回路182からなる演算部192と、命令レジスタ183と、命令デコーダ184と、制御信号生成回路185と、汎用レジスタ186およびプログラムカウンタ187と、アドレス制御回路188からなる制御部193を有しており、各部は、バス189を介して外部のメモリ190と入出力インタフェース191とデータをやりとりしている。演算部192と制御部193のどちらにも記憶機能を要するレジスタと呼ばれる回路ブロックが含まれる。この回路において、VCC1V2VPSUB2V6VNSUB2、VSS1V1VPSUB2V5VNSUB2、VCC2V4VPSUB2V8VNSUB2、VSS2V3VPSUB2V7VNSUB2、V0V9VPSUB2V10VNSUB2、とした場合に、例えば、これから演算を行なうための数値や、演算実行後の結果、現在実行しているコードのメモリアドレスや、CPUの状態などを一時的に格納しておく回路、すなわち演算レジスタ181、命令レジスタ183、汎用レジスタ186およびプログラムカウンタ187の各種レジスタ回路を構成する電界効果トランジスタに、本発明による、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に任意に切り替えることが可能なnチャネル型電界効果トランジスタと同pチャネル型電界効果トランジスタを用い、これら演算レジスタ181、命令レジスタ183、汎用レジスタ186およびプログラムカウンタ187の各種レジスタ回路に対して記憶書き込み動作に必要な電源電位、すなわち前記VCC2とVSS2、を配線する。このことにより、これら各種レジスタ回路のデータを他の離れた場所に位置する記憶装置へ転送することなく、これら各種レジスタ回路の回路を構成する電界効果トランジスタのオンまたはオフ状態が記憶書込みおよび不揮発記憶保持され、電源再投入後には、これから演算を行なうための数値や、演算実行後の結果、現在実行しているコードのメモリアドレスや、CPUの状態などを各種レジスタ回路に再入力あるいは再計算により再発生しなくても、記憶書込み直前の各種レジスタ回路の回路状態が再現される。上記のように電源配線の接続箇所を限定することにより、大規模回路の中の一部の回路ブロックのみを論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に任意に切り替えることが可能になり、電源配線の配置によるレイアウト面積の増大を抑えることが出来る。また、大規模な演算の途中経過を特定の要所で不揮発記憶保持し、電源再投入後にはその記憶情報を始点として演算を再開することができるから、演算の最終結果を出すまでの時間は演算を初めからやり直すよりも速く、かつ、より低消費電力で実現することが可能である。本発明によれば、従来のCMOS論理回路を不揮発記憶可能な電界効果トランジスタにすべて置き換えることが可能で、また不揮発記憶可能な電界効果トランジスタそれ自体が一つのメモリセルになり得るからメモリ回路も当然ながら不揮発記憶可能な電界効果トランジスタにすべて置き換えることが可能である。したがって本発明によれば、従来のCMOS論理演算回路およびメモリ回路の置き換えが可能であるから、設計資産を有効に活用して設計期間を短縮することが可能である。また、本発明によれば、不揮発記憶可能な電界効果トランジスタをメモリ回路に応用する場合に、従来のメモリ回路のように多数のメモリセルをアレイ状に並べてひとところに集積する必要が必ずしもなく、論理回路の中でも不揮発記憶を必要とするような演算結果が発生するノードに直接必要な個数ずつ分散させて配置することができる。このようにすることで、回路のなかの必要な場所にメモリ回路を必要な数だけ分散配置できるため、回路全体の機能に応じた効率的なレイアウトを行うことができる。また、本発明によれば、電界効果トランジスタに電気的に書き換え可能な不揮発記憶を持たせることが可能であることの特性を生かし、電界効果トランジスタでゲートアレイあるいはロジックアレイを構成することができ、それによって基板実装後にも外部端子からの電圧印加によって再プログラム可能な論理演算回路とメモリ回路を混載したセミカスタムLSIを作製することが可能である。