"半導体基板の主面に平行なX方向に延伸する複数のワード線と、前記複数のワード線の上方に設けられる複数のダイオード層と、それぞれが、前記半導体基板の主面に平行かつ前記X方向と交差するY方向に延伸し前記複数のダイオード層の上方に設けられる第1ゲート半導体層と、Y方向に延伸し第1ゲート半導体層の上方に設けられ絶縁層を介して互いに積層される複数の第2ゲート半導体層と、Y方向に延伸し前記複数の第2ゲート半導体層の上方に設けられる第3ゲート半導体層と、を有し、X方向に周期的に設けられる複数の積層体と、前記複数の第1ゲート半導体層の間に絶縁層を介して設けられ、前記ダイオード層と電気的に接続される複数の第1チャネル層と、前記複数の第2ゲート半導体層および前記第3ゲート半導体層の側面のうちX側および-X側に設けられる複数の第1ゲート絶縁膜層と、前記複数の第2ゲート半導体層および前記第3ゲート半導体層の側面のうちX側に前記第1ゲート絶縁膜層を介して設けられ、Y方向に周期的に設けられ、前記第1チャネル層と電気的に接続される複数の第2チャネル層と、前記複数の第2ゲート半導体層の側面のうちX側に前記第1ゲート絶縁膜層および前記第2チャネル層を介して設けられ、Y方向に周期的に設けられ、前記第1チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる複数の第1抵抗変化材料層と、前記複数の第2ゲート半導体層および前記第3ゲート半導体層の側面のうち-X側に前記第1ゲート絶縁膜層を介して設けられ、Y方向に周期的に設けられ、前記第1チャネル層と電気的に接続される複数の第3チャネル層と、前記複数の第2ゲート半導体層の側面のうち-X側に前記第1ゲート半導体層および前記第3チャネル層を介して設けられ、Y方向に周期的に設けられ、前記第1チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる複数の第2抵抗変化材料層と、前記半導体基板の主面を基準として前記複数のワード線のそれぞれの鉛直上方に設けられ、X方向に延伸し、前記複数の第2チャネルおよび前記複数の第3チャネルと電気的に接続される複数のビット線と、を有し、前記複数のワード線のそれぞれは、他の前記ワード線と結束され、前記複数のビット線のそれぞれは、他の前記ビット線と結束され、前記複数のワード線のうち結束される2本のそれぞれの鉛直上方に設けられる2本の前記ビット線は、電気的に分離されることを特徴とする半導体記憶装置。請求項1において、前記複数のワード線のそれぞれは、隣接する2本ずつ結束され、前記複数のビット線のそれぞれは、隣接する2本ずつ結束されることを特徴とする半導体記憶装置。請求項1において、前記複数のワード線のそれぞれは、隣接する2本ずつ結束され、前記複数のビット線のうち奇数本目は結束され、前記複数のビット線のうち偶数本目は結束されることを特徴とする半導体記憶装置。請求項1において、前記複数のワード線のそれぞれは、隣接する3本ずつ結束され、前記複数のビット線のうち3m本目mは自然数は結束され、前記複数のビット線のうち3m1本目は結束され、前記複数のビット線のうち3m2本目は結束されることを特徴とする半導体記憶装置。請求項1において、前記複数のダイオード層のそれぞれは、X方向に延伸することを特徴とする半導体記憶装置。請求項1において、前記複数のダイオード層のそれぞれは、X方向において絶縁膜を介して周期的に設けられることを特徴とする半導体記憶装置。請求項1において、前記複数のワード線、前記複数のビット線、前記複数のダイオード層、前記複数の積層体、前記複数の第1ゲート絶縁膜層、前記複数の第1チャネル層、前記複数の第1抵抗変化材料層、前記第1トランジスタ層、および前記第2トランジスタ層を含むメモリアレイが複数個互いに積層され、前記複数のメモリアレイ間のコンタクトは、前記複数のワード線のそれぞれが結束される部分および前記複数のビット線のそれぞれが結束される部分に設けられることを特徴とする半導体記憶装置。半導体基板の主面に平行なX方向に延伸する複数のワード線と、それぞれが、前記半導体基板の主面に平行かつ前記X方向と交差するY方向に延伸し前記複数のワード線の上方に設けられる第1ゲート半導体層と、Y方向に延伸し第1ゲート半導体層の上方に設けられ絶縁層を介して互いに積層される複数の第2ゲート半導体層と、Y方向に延伸し前記複数の第2ゲート半導体層の上方に設けられる第3ゲート半導体層と、を有し、X方向に周期的に設けられる複数の積層体と、前記複数の第1ゲート半導体層の間に絶縁層を介して設けられ、前記ワード線と電気的に接続される複数の第1チャネル層と、前記複数の第2ゲート半導体層および前記第3ゲート半導体層の側面のうちX側および-X側に設けられる複数の第1ゲート絶縁膜層と、前記複数の第2ゲート半導体層および前記第3ゲート半導体層の側面のうちX側に前記第1ゲート絶縁膜層を介して設けられ、Y方向に周期的に設けられ、前記第1チャネル層と電気的に接続される複数の第2チャネル層と、前記複数の第2ゲート半導体層の側面のうちX側に前記第1ゲート半導体層および前記第2チャネル層を介して設けられ、Y方向に周期的に設けられ、前記第1チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第1抵抗変化材料層と、前記複数の第2ゲート半導体層および前記第3ゲート半導体層の側面のうち-X側に前記第1ゲート絶縁膜層を介して設けられ、Y方向に周期的に設けられ、前記第1チャネル層と電気的に接続される複数の第3チャネル層と、前記複数の第2ゲート半導体層の側面のうち-X側に前記第1ゲート半導体層および前記第3チャネル層を介して設けられ、Y方向に周期的に設けられ、前記第1チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第2抵抗変化材料層と、前記半導体基板の主面を基準として前記複数のワード線のそれぞれの鉛直上方に設けられ、X方向に延伸、前記複数の第2チャネルおよび前記複数の第3チャネルと電気的に接続される複数のビット線と、を有し、前記複数のワード線のそれぞれは、隣接する2本ずつ結束され、前記複数のビット線のそれぞれは、隣接する2本ずつ結束され、前記複数のワード線のうち結束される2本のそれぞれの鉛直上方に設けられる2本の前記ビット線は、電気的に分離されることを特徴とする半導体記憶装置。請求項8において、前記複数のワード線および前記複数のビット線のそれぞれに駆動電位を印加するドライバをさらに有し、前記Y方向に、N個の前記積層体が並んで設けられNは、N≧2である整数、前記第2チャネルまたは前記第3チャネルのうち、前記Y方向に並んだm番目の前記積層体と前記第1ゲート絶縁膜層を介して接続されるものを選択する際にmは、2≦m≦N―1である整数、am番目の前記積層体と電気的に接続される前記ワード線が、m―1番目の前記積層体と電気的に接続される前記ワード線と結束されている場合は、前記ドライバは、m番目以下の前記積層体に接続される前記ワード線のそれぞれ、および、m―1番目以下の前記積層体に接続される前記ビット線のそれぞれに、第1電位を印加し、m1番目以上の前記積層体に接続される前記ワード線のそれぞれ、および、m番目の前記積層体に接続される前記ビット線のそれぞれに、前記第1電位と異なる第2電位を印加し、bm番目の前記積層体と電気的に接続される前記ワード線が、m1番目の前記積層体と電気的に接続される前記ワード線と結束されている場合は、前記ドライバは、m番目以上の前記積層体に接続される前記ワード線のそれぞれ、および、m1番目以上の前記積層体に接続される前記ビット線のそれぞれに、第3電位を印加し、m―1番目以下の前記積層体に接続される前記ワード線のそれぞれ、および、m―1番目以下の前記積層体に接続される前記ビット線のそれぞれに、前記第3電位と異なる第4電位を印加することを特徴とする半導体記憶装置。請求項9において、前記ドライバは、前記第1電位を前記第2電位より高電位とする第1動作と、前記第1電位を前記第2電位より低電位とする第2動作とを切り替えられ、前記ドライバは、前記第3電位を前記第4電位より高電位とする第3動作と、前記第3電位を前記第4電位より低電位とする第4動作とを切り替えられることを特徴とする半導体記憶装置。請求項8において、前記複数のワード線、前記複数のビット線、前記複数の積層体、前記複数の第1ゲート絶縁膜層、前記複数の第1チャネル層、前記複数の第1抵抗変化材料層、前記第1トランジスタ層、および前記第2トランジスタ層メモリアレイが複数個互いに積層され、前記複数のメモリアレイ間のコンタクトは、前記複数のワード線のそれぞれが結束される部分および前記複数のビット線のそれぞれが結束される部分に設けられることを特徴とする半導体記憶装置。請求項8において、前記第1電位と前記第3電位は等しく、前記第2電位と前記第4電位は等しいことを特徴とする半導体記憶装置。半導体基板の上方に設けられる第1プレートと、前記第1プレートの上方に設けられる第2プレートと、それぞれが、前記半導体基板の主面に平行なY方向に延伸し前記第1プレートの上方に設けられる第1ゲート半導体層と、前記Y方向に延伸し第1ゲート半導体層の上方に設けられ絶縁層を介して互いに積層される複数の第2ゲート半導体層と、前記Y方向に延伸し前記複数の第2ゲート半導体層の上方に設けられる第3ゲート半導体層と、を有し、前記半導体基板の主面に平行かつ前記Y方向と交差するX方向に周期的に設けられる複数の積層体と、前記複数の第1ゲート半導体層の間に絶縁層を介して設けられる複数の第1チャネル層と、前記複数の第2ゲート半導体層および前記第3ゲート半導体層の側面のうちX側および-X側に設けられる複数の第1ゲート絶縁膜層と、前記複数の第2ゲート半導体層および前記第3ゲート半導体層の側面のうちX側に前記第1ゲート絶縁膜層を介して設けられ、前記Y方向に周期的に設けられ、前記第1チャネル層および前記第2プレートと電気的に接続される複数の第2チャネル層と、前記複数の第2ゲート半導体層の側面のうちX側に前記第1ゲート半導体層および前記第2チャネル層を介して設けられ、前記Y方向に周期的に設けられ、前記第1チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第1抵抗変化材料層と、前記複数の第2ゲート半導体層および前記第3ゲート半導体層の側面のうち-X側に前記第1ゲート絶縁膜層を介して設けられ、前記Y方向に周期的に設けられ、前記第1チャネル層および前記第2プレートと電気的に接続される複数の第3チャネル層と、前記複数の第2ゲート半導体層の側面のうち-X側に前記第1ゲート半導体層および前記第3チャネル層を介して設けられ、前記Y方向に周期的に設けられ、前記第1チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第2抵抗変化材料層と、前記第1プレートと前記複数の第1ゲート半導体層の間に設けられ、前記複数の第1チャネルのうち前記Y方向に隣接する2つを選択する第1トランジスタ層と、前記第1トランジスタ層と前記第1ゲート半導体層の間に設けられ、前記複数の第1チャネルのうち前記Y方向に隣接する2つを選択する第2トランジスタ層と、を有することを特徴とする半導体記憶装置。請求項13において、前記第1プレート、前記第2プレート、前記複数の積層体、前記複数の第1ゲート絶縁膜層、前記複数の第1チャネル層、前記複数の第2チャネル層、前記複数の第3チャネル層、前記複数の第1抵抗変化材料層、前記複数の第2抵抗変化材料層、前記第1トランジスタ層、および前記第2トランジスタ層を含むメモリアレイが複数個互いに積層され、前記複数のメモリアレイ間のコンタクトは、前記第1プレートおよび前記第2プレートに設けられることを特徴とする半導体記憶装置。請求項13において、前記複数の第1チャネルのうち、前記第1トランジスタ層によって選択される2つと、前記第2トランジスタ層によって選択される2つとは、異なることを特徴とする半導体記憶装置。しかしながら、特許文献1に記載の相変化メモリには、以下のような課題が存在する。それは、上下の電極配線がメモリセルのピッチと同ピッチでストライプ状に加工されているため電極配線幅が狭く、電極配線と周辺回路を接続するコンタクトが配線幅程度の大きさにしかできずコンタクト抵抗が大きくなることである。その結果、電流を流してメモリセルを動作させる際にコンタクト部で電圧降下し動作に必要な電圧が高くなってしまう。その結果周辺回路の増大やメモリセルの信頼性が低下することになる。特にメモリセルを微細化し配線幅が狭くなる場合、そして多層積層しコンタクト孔の深さが深くなる場合に問題は深刻である。メモリセルの微細化と多層積層化は大容量化に必須である。特許文献2は、隣接する選択トランジスタがエンハンスメント型、ディプレッション型になるようにマスクを用いてイオン打込みを行い、金属配線を結束する方法を開示している。しかしながら、イオン打込みで打ち込まれイオンは拡散するため、微細化が進むと、隣接する選択トランジスタをエンハンスメント型、ディプレッション型に作り分けるのが難しくなる。そこで、本発明の目的は、微細化により好適なメモリセルアレイにおいて、コンタクト抵抗を低減することである。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。第1に、半導体記憶装置であって、半導体基板の主面に平行なX方向に延伸する複数のワード線と、複数のワード線の上方に設けられる複数のダイオード層と、それぞれが、半導体基板の主面に平行かつX方向と交差するY方向に延伸し複数のダイオード層の上方に設けられる第1ゲート半導体層と、Y方向に延伸し第1ゲート半導体層の上方に設けられ絶縁層を介して互いに積層される複数の第2ゲート半導体層と、Y方向に延伸し複数の第2ゲート半導体層の上方に設けられる第3ゲート半導体層と、を有し、X方向に周期的に設けられる複数の積層体と、複数の第1ゲート半導体層の間に絶縁層を介して設けられ、ダイオード層と電気的に接続される複数の第1チャネル層と、複数の第2ゲート半導体層および第3ゲート半導体層の側面のうちX側および-X側に設けられる複数の第1ゲート絶縁膜層と、複数の第2ゲート半導体層および第3ゲート半導体層の側面のうちX側に第1ゲート絶縁膜層を介して設けられ、Y方向に周期的に設けられ、第1チャネル層と電気的に接続される複数の第2チャネル層と、複数の第2ゲート半導体層の側面のうちX側に第1ゲート絶縁膜層および第2チャネル層を介して設けられ、Y方向に周期的に設けられ、第1チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる複数の第1抵抗変化材料層と、複数の第2ゲート半導体層および第3ゲート半導体層の側面のうち-X側に第1ゲート絶縁膜層を介して設けられ、Y方向に周期的に設けられ、第1チャネル層と電気的に接続される複数の第3チャネル層と、複数の第2ゲート半導体層の側面のうち-X側に第1ゲート半導体層および第3チャネル層を介して設けられ、Y方向に周期的に設けられ、第1チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる複数の第2抵抗変化材料層と、半導体基板の主面を基準として複数のワード線のそれぞれの鉛直上方に設けられ、X方向に延伸、複数の第2チャネルおよび複数の第3チャネルと電気的に接続される複数のビット線と、を有し、複数のワード線のそれぞれは、他のワード線と結束され、複数のビット線のそれぞれは、他のビット線と結束され、複数のワード線のうち結束される2本のそれぞれの鉛直上方に設けられる2本のビット線は、電気的に分離されることを特徴とする。第2に、半導体記憶装置であって、半導体基板の主面に平行なX方向に延伸する複数のワード線と、それぞれが、半導体基板の主面に平行かつX方向と交差するY方向に延伸し複数のワード線の上方に設けられる第1ゲート半導体層と、Y方向に延伸し第1ゲート半導体層の上方に設けられ絶縁層を介して互いに積層される複数の第2ゲート半導体層と、Y方向に延伸し複数の第2ゲート半導体層の上方に設けられる第3ゲート半導体層と、を有し、X方向に周期的に設けられる複数の積層体と、複数の第1ゲート半導体層の間に絶縁層を介して設けられ、ワード線と電気的に接続される複数の第1チャネル層と、複数の第2ゲート半導体層および第3ゲート半導体層の側面のうちX側および-X側に設けられる複数の第1ゲート絶縁膜層と、複数の第2ゲート半導体層および第3ゲート半導体層の側面のうちX側に第1ゲート絶縁膜層を介して設けられ、Y方向に周期的に設けられ、第1チャネル層と電気的に接続される複数の第2チャネル層と、複数の第2ゲート半導体層の側面のうちX側に第1ゲート半導体層および第2チャネル層を介して設けられ、Y方向に周期的に設けられ、第1チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第1抵抗変化材料層と、複数の第2ゲート半導体層および第3ゲート半導体層の側面のうち-X側に第1ゲート絶縁膜層を介して設けられ、Y方向に周期的に設けられ、第1チャネル層と電気的に接続される複数の第3チャネル層と、複数の第2ゲート半導体層の側面のうち-X側に第1ゲート半導体層および第3チャネル層を介して設けられ、Y方向に周期的に設けられ、第1チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第2抵抗変化材料層と、半導体基板の主面を基準として複数のワード線のそれぞれの鉛直上方に設けられ、X方向に延伸し、複数の第2チャネルおよび複数の第3チャネルと電気的に接続される複数のビット線と、を有し、複数のワード線のそれぞれは、隣接する2本ずつ結束され、複数のビット線のそれぞれは、隣接する2本ずつ結束され、複数のワード線のうち結束される2本のそれぞれの鉛直上方に設けられる2本のビット線は、電気的に分離されることを特徴とする。第3に、半導体記憶装置であって、半導体基板の上方に設けられる第1プレートと、第1プレートの上方に設けられる第2プレートと、それぞれが、半導体基板の主面に平行なY方向に延伸し第1プレートの上方に設けられる第1ゲート半導体層と、Y方向に延伸し第1ゲート半導体層の上方に設けられ絶縁層を介して互いに積層される複数の第2ゲート半導体層と、Y方向に延伸し複数の第2ゲート半導体層の上方に設けられる第3ゲート半導体層と、を有し、半導体基板の主面に平行かつY方向と交差するX方向に周期的に設けられる複数の積層体と、複数の第1ゲート半導体層の間に絶縁層を介して設けられる複数の第1チャネル層と、複数の第2ゲート半導体層および第3ゲート半導体層の側面のうちX側および-X側に設けられる複数の第1ゲート絶縁膜層と、複数の第2ゲート半導体層および第3ゲート半導体層の側面のうちX側に第1ゲート絶縁膜層を介して設けられ、Y方向に周期的に設けられ、第1チャネル層および第2プレートと電気的に接続される複数の第2チャネル層と、複数の第2ゲート半導体層の側面のうちX側に第1ゲート半導体層および第2チャネル層を介して設けられ、Y方向に周期的に設けられ、第1チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第1抵抗変化材料層と、複数の第2ゲート半導体層および第3ゲート半導体層の側面のうち-X側に第1ゲート絶縁膜層を介して設けられ、Y方向に周期的に設けられ、第1チャネル層および第2プレートと電気的に接続される複数の第3チャネル層と、複数の第2ゲート半導体層の側面のうち-X側に第1ゲート半導体層および第3チャネル層を介して設けられ、Y方向に周期的に設けられ、第1チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第2抵抗変化材料層と、第1プレートと複数の第1ゲート半導体層の間に設けられ、複数の第1チャネルのうちY方向に隣接する2つを選択する第1トランジスタ層と、第1トランジスタ層と第1ゲート半導体層の間に設けられ、複数の第1チャネルのうちY方向に隣接する2つを選択する第2トランジスタ層と、を有することを特徴とする。本発明により、微細化により好適なメモリセルアレイにおいて、コンタクト抵抗を低減することができる。以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、特徴的な構成について説明した箇所は各実施例に限定されるわけでなく、共通の構成をとる場合には同様の効果を得られることをあらかじめ述べておく。<メモリアレイ構成>図1は本発明の実施例1の半導体記憶装置の一部立体模式図であり、メモリセルアレイ、配線、コンタクトの一部が示されている。ワード線2、ワード線2と周辺回路とを接続するコンタクト孔LC、p型不純物がドープされたポリシリコン層40pと低濃度の不純物がドープされたポリシリコン層50pとn型不純物がドープされたポリシリコン層60pからなるダイオード層PD、メモリセルのゲートポリシリコン層21p、22p、23p、24p、選択トランジスタのゲートポリシリコン層81p、82p、メモリセルのゲートポリシリコン層に給電するための金属配線GL1、GL2、GL3、GL4、メモリセルのゲートポリシリコン層21p、22p、23p、24pと配線GL1、GL2、GL3、GL4をそれぞれ接続するコンタクトGC1、GC2、GC3、GC4、ビット線3から構成される部分が図1に示されている。ワード線2は、隣り合う2本どうしがメモリアレイの外側で結束されていて電気的に短絡されていて、その結束部MLCにコンタクト孔LCが形成されていて周辺回路と接続されている。LCは配線の結束部MLCに形成されるので、個々の配線幅よりも大きく形成することができる。このため、コンタクトLCの抵抗は、配線1本の幅に形成する場合と比較して低抵抗である。図示されていないが、ビット線3についてもMAの反対側で隣合う2本どうしがメモリアレイの外側で結束されていて、その結束部MLCにコンタクト孔LCが形成されていて周辺回路と接続されている。ワード線2に形成されるコンタクトLCと同様に配線1本の幅に形成する場合と比較して低抵抗である。図2は、図1のMAを積層することで大容量化を推進した場合の立体模式図である。図1と同様の構造を積層し、ワード線2、202を結束した構造になっている。図示していないがビット線3、203もMAの反対側で結束されている。後述するように、ワード線2、202、ビット線3、203へのコンタクトLCを低抵抗にすることは、特に図2のようにメモリアレイMAを積層し大容量化を推進する場合に有益である。メモリアレイMAを積層していくと金属配線の位置は周辺回路が形成されている半導体基板から上層に離れることになり、周辺回路とMAの金属配線を接続するコンタクトの抵抗が増大する。図2のLCのように大きなコンタクトを用いることで、コンタクト抵抗の増大を抑制することができる。ここで、ワード線2およびビット線3の結束方法を説明する。ワード線2のそれぞれは、他のワード線2と結束される。係る構成によって、図2に示すように、複数のメモリアレイを積層した構成において、メモリアレイ間のコンタクトをワード線2の結束部に設けることが可能となり、メモリアレイ間のコンタクト抵抗の増大を抑制しうるためである。図2では簡単のため省略しているが、ビット線3についても同様に、他のビット線3と結束される。その際に、ワード線2とビット線3とを、同一のパタンで結束してはいけない。すなわち、図1に示す配線の結束パタンにおいては、ワード線のうち結束される2本のそれぞれの鉛直上方半導体基板の主面に垂直にZ軸を取った場合、Z方向に設けられる2本のビット線3が、電気的に分離されることを特徴とする。係る特徴を有することで、後述する選択トランジスタとの組み合わせによりY方向の選択動作を実現するためである選択動作の詳細は後述する。以上をまとめると、本実施例に係るワード線2とビット線3は、1ワード線のそれぞれが他のワード線と結束され、2ビット線のそれぞれが他のビット線と結束され、3結束される2本のワード線のそれぞれの鉛直上方に設けられる2本のビット線が電気的に分離されることを特徴とする。係る特徴によって、ワード線およびビット線のそれぞれの結束部分にコンタクトを設けることが可能となり、コンタクト抵抗を低減しうる。図3は図1のうち、特にメモリアレイMAの部分を抜き出して示した図である。X方向に延伸する複数のワード線2の上にポリシリコンからなるダイオード層PDが設けられている。ここで、ダイオード層PDはX方向において絶縁膜図示しないを介して周期的に設けられているが、図15のように、ダイオード層PDもX方向に延伸する構成にすることも可能である。ゲートポリシリコン層81p、21p、22p、23p、24p、82pと絶縁膜層11、12、13、14、15、71の積層膜は、ワード線2の延伸方向と垂直なY方向にストライプ状にパターニングされている。ビット線3はワード線2と平行なX方向に延伸するストライプ形状で、絶縁膜71上にn型ポリシリコン層48pを介して配置されている。ゲートポリシリコン層81p、21p、22p、23p、24p、82pと絶縁膜層11、12、13、14、15、71の積層膜のスペース部分ではビット線3の下部では、ゲートポリシリコン層21p、22p、23p、24pの側壁、絶縁膜層11、12、13、14の側壁と絶縁膜15の側壁の下部にはゲート絶縁膜9、チャネルポリシリコン層8p、絶縁膜層10、相変化材料層7が順に積層される。絶縁膜層10は、相変化材料層7とチャネルポリシリコン層8p間の拡散を防止するための層である。両面の相変化材料層7の間には絶縁膜層91が埋め込まれている。絶縁膜層15の側壁の上部とゲートポリシリコン層82p、絶縁膜層71の側壁ではゲート絶縁膜層9、チャネルポリシリコン層8pが積層されている。両面のチャネルポリシリコン層8p間には絶縁膜層92が埋め込まれている。ゲートポリシリコン層21p、22p、23p、24p、82pと絶縁膜層11、12、13、14、15、71の積層膜のスペース部分のビット線3の下部の底部では、ポリシリコン層42pの上表面とチャネルポリシリコン層8pが接触している。ポリシリコン層42pは更にポリシリコン層41pを介して配線2に繋がっている。このように、図3のメモリアレイMAは、Y方向に延伸しダイオード層PDの上方に設けられる第1ゲート半導体層81pと、Y方向に延伸し第1ゲート半導体層の上方に設けられ絶縁膜11~15を介して互いに積層される複数の第2ゲート半導体層21p~24pと、Y方向に延伸し第2ゲート半導体層の上方に設けられる第3ゲート半導体層82pと、を有する積層体が、X方向に周期的に設けられる構成を有する。そして、第1ゲート半導体層の間に絶縁体を介して設けられ、ダイオード層PDと電気的に接続される第1チャネル層41pと、第2ゲート半導体層および第3ゲート半導体層の側面のうちX側および-X側に設けられる複数の第1ゲート絶縁膜層9と、第2ゲート半導体層および第3ゲート半導体層の側面のうちX側に第1ゲート半導体層を介して設けられ、Y方向に周期的に設けられ、第1チャネル層と電気的に接続される複数の第2チャネル層8pXと、同様に-X側に設けられる複数の第3チャネル層8p-Xと、第2ゲート半導体層の側面のうちX側に第1ゲート絶縁膜層および第2チャネル層を介して設けられ、Y方向に周期的に設けられ、流れる電流によって抵抗値が変化する材料からなる複数の第1抵抗変化材料層と、同様に-X側に設けられる複数の第2抵抗変化材料層とを有する。ここで、第1ゲート半導体層および第1チャネル層は、X方向の選択を行う第1のX選択トランジスタ層をなす。第3ゲート半導体層、第2チャネルおよび第3チャネルも同様に、第2のX選択トランジスタ層をなす。第2ゲート半導体層、第2チャネルおよび第1抵抗変化材料層、並びに、第2ゲート半導体層、第3チャネルおよび第2抵抗変化材料層は、それぞれメモリセルSMC、USMCをなす。係る構成によって、最小加工寸法をFとしたとき、X方向の2F周期にX側とーX側の2つのメモリセルを形成することが可能となり、よりメモリセルの微細化に寄与しうるものである。また、3次元的なメモリアレイMAが記憶素子として機能するためには、X、Y、Zのそれぞれの方向における選択動作が可能であれば良いが、上述のメモリアレイ構成によって係る選択動作が可能である。その理由については後述する。本発明の半導体記憶装置は、相変化材料層7に含まれるGe2Sb2Te5などの相変化材料がアモルファス状態と結晶状態とで抵抗値が異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読み出しは抵抗変化型素子の両端に電位差を与え、素子に流れる電流を測定することで、素子の高抵抗状態と低抵抗状態とを判別することで行える。相変化材料を高抵抗の状態であるアモルファス状態から低抵抗の状態である結晶状態に変化させる動作、すなわちセット動作は、アモルファス状態の相変化材料を結晶化温度以上に加熱し10-6秒程度以上保持することで結晶状態にすることでできる。また、結晶状態の相変化材料は、融点以上の温度まで加熱し液体状態にした後、急速に冷却することでアモルファス状態にすることができる。<Z方向の選択動作>図4では、図3のメモリセルアレイMAのXZ平面における断面のうち一部分を抜き出して示している。絶縁膜層31は、図1、2、3では分かりやすさのために省いていたが、PD間スペースに埋め込まれた絶縁膜である。このようなトランジスタと相変化素子が並列接続されたメモリセルが直列に接続されたセル、すなわちチェインセルでは、例えば以下のような動作が行われる以下の説明で、単に0Vと言った場合には、リセット動作時、セット動作時、読み出し動作時のどの場合でも0Vを印加することを意味する。選択セルSMCが接続されているゲート線GL1には0Vを印加し、チャネルポリシリコン層8pをチャネルとするトランジスタをOFF状態にする。選択セルSMCが接続されていないゲート線GL2、GL3、GL4には5Vを印加し、トランジスタをON状態にする。ビット線BL1には0V、ワード線WL1にはリセット動作時、セット動作時、読み出し動作時にそれぞれ5、4、2Vを印加する。選択トランジスタのゲートポリシリコンは、SMCと接続されている側のゲート、すなわちSTGLU1に5Vを印加しトランジスタをON状態にする。SMCが接続されていない側のゲート、すなわちSTGLU2には0Vを印加しトランジスタをOFF状態にする。また、ダイオードPD直上の選択トランジスタでは、選択セルと反対側のSTGLDmだけをON状態にする。なお金属配線3直下の選択トランジスタゲートは、2本飛ばしで結束され、金属配線STGLU1、STGLU2、STGLU3に接続される。それに対して、ダイオードPD直上の選択トランジスタは1本ごとに金属配線に接続され、独立な電位を給電できるようにする。非選択セルUSMC1ではトランジスタがON状態でチャネルの抵抗が低くなり、またON状態になっているSTGL1のチャネルポリシリコン層8pも抵抗が低くなっている。USMC1部分での相変化材料層7の状態によらず、ほぼ同じ電流が流れるようにすることができる。SMCではトランジスタがOFF状態であるため電流は相変化材料層7を流れる。リセット動作、セット動作時には、SMCで相変化材料層7を流れる電流によって相変化材料7の抵抗値を変化させて動作を行う。読出し動作時には、SMCで相変化材料層7を流れる電流値を判定し動作を行う。非選択セルUSMC2、非選択セルUSMC3のトランジスタはそれぞれSMC、USMC1のトランジスタとゲート電圧が共通なので、USMC2のトランジスタはOFF状態、USMC3のトランジスタはON状態である。STGLU2がゲートポリシリコン層82pに接続された選択トランジスタはOFF状態であるので、USMC2、USMC3を経由した電流は流れない。したがって相変化材料層7に電流が流れるのはSMCだけになり、選択的な動作が可能である。図5には、図4のメモリセルアレイ部の等価回路図を示す。以上より、Z方向の選択動作が可能であることがわかる。<X方向の選択動作>図6では、図3のXZ平面における断面図を示しており、リセット動作、セット動作、読出し動作を行う際の、選択トランジスタと、ゲート配線GL1、GL2、GL3、GL4の関係を示している。図4と同様に、WLnの電位、5/4/2Vはそれぞれ、リセット動作時、セット動作時、読出し動作時の電位である。図6の他の端子の電位の表記も同様に、順にリセット動作時、セット動作時、読出し動作時の電位を表している。下側の選択トランジスタでは、STGLDmだけをON状態にし、上側の選択トランジスタではSTGLU1をON状態にすると、電流が流れるパスは選択セルSMCを含む経路だけに限られる。以上をまとめると、第1ゲート半導体層および第1チャネルを含むX選択トランジスタ層TXL1と、第3ゲート半導体層および第2チャネル、並びに第3ゲート半導体層および第2チャネルを含むX選択トランジスタ層TXL2によって、メモリアレイMAのX方向の選択動作が可能となる。その理由は以下の通りである以下、チャネル層8pのうち、各ゲート半導体層を含む積層体のX側に設けられるものを8pX、-X側に設けられるものを8p-Xのように表記する。末尾の数字は添番である。X選択トランジスタ層TXL1は、そのX側および-X側のチャネル層を同時に選択する。例えば図6のように、STGLDmに5/5/5Vを印加すると、チャネル層8pX1および8p-X1が選択され、ダイオード層PDと電気的に接続される。しかし、X選択トランジスタ層TXL1で選択されるチャネル層はこれら2つだけではない。チャネル層41pおよびポリシリコン層42pによって、チャネル層8pX1と8p-X2は同時にダイオード層PDと電気的に接続されることが可能であり、チャネル層8p-X1と8pX2は同時にダイオード層PDと電気的に接続されることが可能であるためである。すなわち、STGLDmに5/5/5Vが印加された際に選択されるチャネル層は、8pX1、8p-X1、8pX2、8p-X2の4つであり、X選択トランジスタ層TXL1は、都合4つのチャネル層を選択するトランジスタ層である。これに対し、X選択トランジスタ層TXL2が選択するチャネル層は2つである。例えば図6のように、STGLU1に5/5/5Vが印加された場合に選択されるチャネル層は8p-X2と8pX3だけである。従って、X選択トランジスタ層TXL2によって選択されるチャネル層は、絶縁膜を介して直接接続されている2つだけである。これらを踏まえると、図6のように、X選択トランジスタ層TXL1とTXL2において、選択状態とするゲート半導体層をX方向に1つずらすことで、X方向に1つのチャネル層を選択可能となる。図6においては、TXL1において8pX1、8p-X1、8pX2、8p-X2の4つが、TXL2において8p-X2と8pX3の2つが選択状態となり、他のチャネル層は非選択状態となるため、結果として選択状態となり電流が流れるチャネル層は、TXL1とTXL2の両者によって選択される8p-X2のみである。従って、本実施例の構成によりX方向の選択動作が可能となる。<Y方向の選択動作および第1の結束方法>図7は、図3のメモリアレイMAのYZ平面における断面のうち、特にポリシリコン8pでの断面を示している。例えば、WLn-1,WLnのペアと、BLn-2,BLn-1のペアの電位をリセット動作時、セット動作時、読出し動作時に5/4/2Vとする。他の配線電位は全て0Vとする。WLnとBLnの間はPDに順バイアスが印加されるので電流が流れる。WLn-1とBLn-1の間、WLn1とBLn1の間などは等電位であるために電流は流れない。WLn-2とBLn-2の間はPDに逆バイアスが印加されるので電流は流れない。従って、係る構成で、Y方向の選択が可能なことが分かる。このように、本実施例に係る構成によって、X,Y、Zの全ての方向の選択動作が可能となり、選択セルSMCだけを動作させることが可能なことがわかる。なお、例えば、WLn-1,WLnのペアと、BLn-2,BLn-1のペアの電位をリセット動作時、セット動作時、読出し動作時に5/4/2Vとし、BLn,BLn1のペアに0Vを印加し、他の下部配線は全て0V、他の上部配線は全て5/4/2Vとするなどの動作も可能である。なお、選択チェインはWLnとBLnの間のチェインだけに限る必要はなく、たとえばWLn-1,WLn、WLn-5,WLn-4、BLn-2,BLn-1、BLn-6,BLn-5の電位をリセット動作時、セット動作時、読出し動作時に5/4/2Vとし、他の配線電位を全て0Vとすると、X方向とZ方向の座標が同一のWLnとBLnの間のチェインとWLn-4とBLn-4の間にチェインの2か所を選択できる。図8には図7の配線接続を実現するためのワード線2、ビット線3及びそれらへのコンタクトLCのレイアウトを示す。それぞれ隣接2本ずつを結束し、面積が大きくなった結束部MLCにコンタクトLCを形成する。図8ではワード線2、ビット線3のコンタクトをそれぞれアレイの一方で形成している。なお、ワード線2のレイアウトを明確に示すために図8のAにおいてはビット線3を省いて図示している。このように、図7および8においては、ワード線のそれぞれが隣接する2本ずつ結束され、ビット線のそれぞれが隣接する2本ずつ結束され、かつワード線のうち結束される2本の鉛直上方に設けられる2本のビット線は、電気的に分離されることを特徴とする。係る構成によって、ワード線およびビット線のそれぞれの結束部においてコンタクト抵抗を低減しつつ、Y方向の選択動作を実現することが可能となる。その上で、後述する他の結線方法と比較して、結線パタンをより平易にできる。<第2の結束方法>ワード線2、ビット線3の結束方法は、図7、8の方法だけには限られない。別の方法の例を図9、10に示す。図9は図3のYZ平面における断面のうち特にポリシリコン8pでの断面を示している。ワード線2は図7と同様に隣接する2本どうしを結束するが、ビット線3は1本おきに結束している。WLn-1,WLnのペアにリセット動作時、セット動作時、読出し動作時にそれぞれ5/4/2Vを印加し、選択セルが含まれる経路で接続されるBL1は0V、もう一方のBL2はWLn-1,WLnのペアと同じ電位を印加する。WLn、BL1間はPDに順バイアスが印加されるので電流が流れる。WLn-1、BL2間は等電位なので電流が流れない。WLn-2、BL1間なども等電位なので電流が流れない。WLn1、BL2間などはPDに逆バイアスが印加されるので電流が流れない。したがってWLn、BL1間だけに電流を流すことができ、図7、8の例と同様にY方向の選択が可能である。図10に図9の結束方式に対応するレイアウトを示す。配線2のコンタクトは全て片側で形成している。上部配線3は偶数番目と奇数番目をそれぞれアレイの両側で結束しコンタクトを形成している。それぞれのコンタクトLCは、面積が大きくなった結束部MLCに形成する。大きなコンタクトLCを形成できるので抵抗を低減でき、さらに、図8に係るレイアウトと比較して、BL1とBL2に対応した2つのコンタクトがあれば良いので、コンタクト数を低減できる。また、ドライバ回路についても、BL1、BL2に対応した2つがあれば良いので個数を低減できる。このように図9および10に係る結束方法は、ワード線のそれぞれが隣接する2本ずつ結束され、ビット線のうち奇数本目どうし、偶数本目どうしが結束されることを特徴とする。係る特徴により、コンタクト抵抗を低減し、さらにコンタクト数とドライバ回路数を削減することが可能となる。なお、選択セルはWLn、BL1のチェインだけに限る必要はなく、たとえばWLn-1,WLn、WLn1,WLn2のペア、BL2の電位をリセット動作時、セット動作時、読出し動作時に5/4/2Vとし、他の配線電位を全て0Vとする。X方向とZ方向の座標が同一のWLn、BL1間のチェインとWLn2、BL1間のチェインの2か所を選択できる。<第3の結束方法>更に別の結束方法の例を図11、12に示す。図11はY方向で見た断面でポリシリコン8pでの断面を示している。ワード線2は連続する3本を結束する。ビット線3は2本とばしで結束する。WLn-1,WLn,WLn1の組にリセット動作時、セット動作時、読出し動作時にそれぞれ5/4/2Vを印加し、選択セルが含まれる経路で接続されるBL1は0V、他のBL2、BL3はWLn-1,WLn,WLn1の組と同じ電位を印加する。WLn、BL1間はPDに順バイアスが印加されるので電流が流れる。WLn-1、BL2間とWLn1、BL3間は等電位なので電流が流れない。WLn-3、BL1間なども等電位なので電流が流れない。WLn2、BL2間、WLn-2、BL3間などはPDに逆バイアスが印加されるので電流が流れない。したがってWLn、BL1間だけに電流を流すことができ、図7、8の例、図9、10の例と同様にY方向の選択が可能である。図12に図11の結束方式に対応するレイアウトを示す。それぞれのコンタクトLCは、面積が大きくなった結束部MLCに形成する。大きなコンタクトLCを形成できるので抵抗を低減できる。さらに、図8や図10のレイアウトと比較して、ワード線を駆動するドライバ回路数を削減する効果がある。このように、図11および12に係る結束方法は、ワード線のそれぞれが隣接する3本ずつ結束され、ビット線のうち3m本目、3m1本目、3m2本目mは自然数が結束されることを特徴とする。係る構成によって、コンタクト抵抗を低減しつつ、ワード線を駆動するドライバ回路数の削減が可能となる。なお、選択セルはWLn、BL1のチェインだけに限る必要はなく、たとえばWLn-1,WLn,WLn1の組と、WLn2,WLn3,WLn4の組、BL2、BL3の電位をリセット動作時、セット動作時、読出し動作時に5/4/2Vとし、他の配線電位を全て0Vとする。X方向とZ方向の座標が同一のWLn、BL1間のチェインとWLn3、BL1間のチェインの2か所を選択できる。<結束方法および選択動作のまとめ>図13に、実施例1の3種類の配線結束方法に対して、Y方向の選択動作を実現するための電圧条件をまとめる。本実施例1の半導体記憶装置は、配線を結束してコンタクトLCを大きく形成することができるのでコンタクト抵抗を低減することができ、配線1本ごとにコンタクトを形成する場合と比較して図2のようにMAの積層を推進していく場合に有利である。図14に従来技術と本発明の技術でのMA積層数に対するコンタクト抵抗の増大の仕方を比較する。本発明の技術を用いることでよりMA積層数を増加させることができ、半導体記憶装置の大容量化を推進できる。<ダイオード層の変形例>図15に、ダイオード層PDの変形例を示す。図3では、ダイオードPDはピラー形状に加工され、21p~24pなどの積層膜が除去された部分の下部だけに存在したが、X方向に延在していても良い。係る構成によって、ピラー形状への加工工程や、絶縁膜31を充填する工程を省略し、製造コストを低減することが可能となる。ただし、図15でY方向に隣接するPD間では分断されている必要がある。X方向は図6で説明した方法で選択する。金属配線の結束方法は、既に述べたものと同様の方法を用いることができ、その結果、MA積層数を増加させることができ、半導体記憶装置の大容量化を推進できる。図16は本発明の実施例2の半導体記憶装置の一部立体模式図であり、メモリセルアレイ、配線、コンタクトの一部が示されている。実施例1と比較して、実施例2はダイオード層PDを用いていない点が異なる。図17abは実施例2のY方向の断面を示した図であり、ポリシリコン8pでの断面を示している。下部電極配線ワード線2、上部電極配線ビット線3、ともに図7と同様に隣接する2本どうしを結束する。図17aのように、2本ずつ結束されたワード線のうち番号が大きい側この場合はn番目のワード線WLnに選択チェインが接続されている場合は、そのワード線WLnを含む2本のワード線に、リセット動作時、セット動作時、読出し動作時にそれぞれ5/4/2Vを印加する。選択セルを介してWLnの反対側のBLnには0Vを印加する。WLn、BLn間には電位差が生じるため電流が流れる。また、ダイオードが存在しないので、選択セルが含まれる電極間以外で電流が流れないようにする。具体的には、Y方向の番号がn以下のワード線とn-1以下のビット線は全てリセット動作時、セット動作時、読出し動作時にそれぞれ5/4/2Vを印加し、Y方向に番号がn1以上のワード線とn以上のビット線は全てリセット動作時、セット動作時、読出し動作時に0Vを印加する。これにより、WLn、BLn間以外は等電位になるため電流が流れない。以上の駆動方式によって、WLn、BLn間のみに電流を流せるので、Y方向の選択が可能であることが分かる。図17bのように、2本ずつ結束されたワード線ののうち番号が小さい側この場合はn-1番目のワード線WLn-1に選択チェインが接続されている場合は、そのワード線WLn―1を含む2本のワード線に、リセット動作時、セット動作時、読出し動作時にそれぞれ5/4/2Vを印加する。選択セルを介してWLn-1の反対側のBLn-1には0Vを印加する。WLn-1、BLn-1間には電位差が生じるため電流が流れる。ダイオードが存在しないため、選択セルが含まれる電極間以外で電流が流れないようにするため、Y方向の番号がn-2以下のワード線とn-1以下のビット線は全てリセット動作時、セット動作時、読出し動作時にそれぞれ0Vを印加し、Y方向に番号がn-1以上のワード線とn以上のビット線は全てリセット動作時、セット動作時、読出し動作時に5/4/2Vを印加する。これによりWLn-1、BLn-1間以外は等電位になるため電流が流れない。以上の駆動方式によって、WLn―1、BLn-1間のみに電流を流せるので、Y方向の選択が可能であることが分かる。なお、図17abのどちらの場合も、X方向は図6で説明した方法で選択する。このように、本実施例に係る半導体記憶装置は、半導体基板の主面に平行なX方向に延伸する複数のワード線2それぞれが、半導体基板の主面に平行かつX方向と交差するY方向に延伸し複数のワード線の上方に設けられる第1ゲート半導体層81pと、Y方向に延伸し第1ゲート半導体層の上方に設けられ絶縁層を介して互いに積層される複数の第2ゲート半導体層21p~24pと、Y方向に延伸し複数の第2ゲート半導体層の上方に設けられる第3ゲート半導体層82pと、を有し、X方向に周期的に設けられる複数の積層体と、複数の第1ゲート半導体層の間に絶縁層を介して設けられ、ワード線と電気的に接続される複数の第1チャネル層81pと、複数の第2ゲート半導体層および第3ゲート半導体層の側面のうちX側および-X側に設けられる複数の第1ゲート絶縁膜層9と、複数の第2ゲート半導体層および第3ゲート半導体層の側面のうちX側に第1ゲート絶縁膜層を介して設けられ、Y方向に周期的に設けられ、第1チャネル層と電気的に接続される複数の第2チャネル層8pXと、複数の第2ゲート半導体層の側面のうちX側に第1ゲート半導体層および第2チャネル層を介して設けられ、Y方向に周期的に設けられ、第1チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第1抵抗変化材料層7と、複数の第2ゲート半導体層および第3ゲート半導体層の側面のうち-X側に第1ゲート絶縁膜層を介して設けられ、Y方向に周期的に設けられ、第1チャネル層と電気的に接続される複数の第3チャネル層8p-Xと、複数の第2ゲート半導体層の側面のうち-X側に第1ゲート半導体層および第3チャネル層を介して設けられ、Y方向に周期的に設けられ、第1チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第2抵抗変化材料層7と、半導体基板の主面を基準として複数のワード線のそれぞれの鉛直上方に設けられ、X方向に延伸、複数の第2チャネルおよび複数の第3チャネルと電気的に接続される複数のビット線3と、を有し、複数のワード線のそれぞれは、隣接する2本ずつ結束され、複数のビット線のそれぞれは、隣接する2本ずつ結束され、複数のワード線のうち電気的に結束される2本のそれぞれの鉛直上方に設けられる2本のビット線は、電気的に分離されることを特徴とする。係る構成によって、コンタクト抵抗を低減しつつ、さらに、ダイオード層PDを排除することが可能となる。その際のドライバの印加電圧としては、第2チャネルまたは第3チャネルのうち、Y方向に並んだm番目の積層体と第1ゲート絶縁膜層を介して接続されるものを選択する際にmは、2≦m≦N―1である整数、am番目の積層体と電気的に接続されるワード線が、m―1番目の積層体と電気的に接続されるワード線と結束されている場合は、m番目以下の積層体に接続されるワード線のそれぞれ、および、m―1番目以下の積層体に接続されるビット線のそれぞれに、第1電位を印加し、m1番目以上の積層体に接続されるワード線のそれぞれ、および、m番目の積層体に接続されるビット線のそれぞれに、第1電位と異なる第2電位を印加する。また、bm番目の積層体と電気的に接続されるワード線が、m1番目の積層体と電気的に接続されるワード線と結束されている場合は、m番目以上の積層体に接続されるワード線のそれぞれ、および、m1番目以上の積層体に接続されるビット線のそれぞれに、第3電位を印加し、m―1番目以下の積層体に接続されるワード線のそれぞれ、および、m―1番目以下の積層体に接続されるビット線のそれぞれに、第3電位と異なる第4電位を印加する。係る電圧印加により、選択動作を実現できるためである。なお、本実施例ではダイオードPDが無いため電圧関係を上下の配線で入れ換えることにより、逆方向に電流を流してメモリを動作させることもできる。すなわち、ドライバは、第1電位を第2電位より高電位とする第1動作と、第1電位を第2電位より低電位とする第2動作とを切り替えられ、第3電位を第4電位より高電位とする第3動作と、第3電位を第4電位より低電位とする第4動作とを切り替えられることをさらなる特徴とする。縦型のメモリアレイの動作では、チェインが選択された場合に上側の電極ビット線を0Vにして下側の電極ワード線に正電圧を印加して動作させる場合、ビット線に近いセルを選択する場合と遠いセルを選択する場合で選択セルに印加される電圧が異なるので特性にばらつきを生じさせる。選択セルに印加される電圧が異なるのは選択チェイン内の非選択セルの寄生抵抗チャネル抵抗によるものである。ビット線に近いセルを選択する場合とワード線に近いセルを選択する場合で、ビット線、ワード線に電位を入れ換えることで選択チェイン内の非選択セルの寄生抵抗起因のばらつきを抑制することができる。また、選択セルはWLn、BLnの間のチェインだけに限る必要はなく、たとえばWLn-1とWLnにリセット動作時、セット動作時、読出し動作時にそれぞれ5/4/2Vを印加し、他の配線電位を全て0VとするとX方向とZ方向の座標が同一のWLn、BLn間のチェインとWLn-1、BLn-1間のチェインの2か所を選択できる。配線とコンタクトのレイアウトは図8と同様にできる。コンタクトLCの抵抗を低減できるので、MA積層数を増加させることができ、半導体記憶装置の大容量化を推進できる。<結束部の変形例>図18は結束部の変形例であり、メモリセルアレイ、配線、コンタクトの一部が示されている。図7、8や図16の例では、配線をMA内のセルのピッチに合せて微細加工し、MAの外部において結束部MLCで結束していたが、内部でも結束されていて良い。係る構成によって、各配線のXY平面における形状をより長方形に近いものとすることが可能となり、コンタクトLCの抵抗を低減できるのみならず、ワード線、ビット線を太くできるのでワード線、ビット線の抵抗も低減できる。ダイオード層PDを用いる場合も用いない場合も、MLC部のコンタクトLCのレイアウトは図8と同様にできる。係る構成によって、コンタクトLCの抵抗を低減できるので、MA積層数を増加させることができ、半導体記憶装置の大容量化を推進できる。実施例1、2では、Y方向の選択を実現するために電極配線をストライプ状に加工していたが、プレート状にすることもできる。そのためにはX方向の選択とY方向の選択の両方を選択トランジスタで行えば良い。図19は、Y方向の選択を実現する選択トランジスタで、X方向に延在する2段のストライプゲートとX方向、Y方向ともに分断されたピラー上のシリコン141p~144p、ゲート絶縁膜などからなる。図19に示すように、1段目のY選択トランジスタ層TYL1でSTG1,mだけにON電圧を印加することで、ゲートの両側の2か所のチャネルシリコン141pだけがON状態にできる。更に2段目のY選択トランジスタ層TYL2で、STG2,m1だけにON電圧を印加することで、下部電極102と電気的に導通するのは端子Ty,m,2だけとなる。このように、本実施例におけるY方向の選択動作は、第1プレート102と複数の第1ゲート半導体層81pの間に設けられ、複数の第1チャネル41pのうちY方向に隣接する2つを選択する第1トランジスタ層TYL1と、第1トランジスタ層と第1ゲート半導体層の間に設けられ、複数の第1チャネルのうちY方向に隣接する2つを選択する第2トランジスタ層TYL2により実現される。特に、第1チャネルのうち、第1トランジスタ層によって選択される2つと、第2トランジスタ層によって選択される2つとは異なる。図20は、X方向の選択を実現する選択トランジスタであってY方向に延在する1段のストライプゲートとX方向、Y方向ともに分断されたピラー上のシリコン145p、146p、ゲート絶縁膜などからなる選択トランジスタSTG3と、チェインセルアレイ、ビット線3などを示している。図20に示すように、1段目の選択ゲートでSTG3,nだけにON電圧を印加することでゲートの両側の2か所チャネルシリコン145pだけをON状態にできる。更に2段目の選択トランジスタで、STG4,n1だけにON電圧を印加することで、図20に示すただ1つのチェインを選択することができる。すなわち、X方向の構成および選択動作は図6と同様である。このように、本実施例に係る半導体記憶装置は、半導体基板の上方に設けられる第1プレート102と、第1プレートの上方に設けられる第2プレート103と、それぞれが、半導体基板の主面に平行なY方向に延伸し第1プレートの上方に設けられる第1ゲート半導体層81pと、Y方向に延伸し第1ゲート半導体層の上方に設けられ絶縁層を介して互いに積層される複数の第2ゲート半導体層21p~24pと、Y方向に延伸し複数の第2ゲート半導体層の上方に設けられる第3ゲート半導体層82pと、を有し、半導体基板の主面に平行かつY方向と交差するX方向に周期的に設けられる複数の積層体と、複数の第1ゲート半導体層の間に絶縁層を介して設けられる複数の第1チャネル層41pと、複数の第2ゲート半導体層および第3ゲート半導体層の側面のうちX側および-X側に設けられる複数の第1ゲート絶縁膜層9と、複数の第2ゲート半導体層および第3ゲート半導体層の側面のうちX側に第1ゲート絶縁膜層を介して設けられ、Y方向に周期的に設けられ、第1チャネル層および第2プレートと電気的に接続される複数の第2チャネル層8pXと、複数の第2ゲート半導体層の側面のうちX側に第1ゲート半導体層および第2チャネル層を介して設けられ、Y方向に周期的に設けられ、第1チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第1抵抗変化材料層7と、複数の第2ゲート半導体層および第3ゲート半導体層の側面のうち-X側に第1ゲート絶縁膜層を介して設けられ、Y方向に周期的に設けられ、第1チャネル層および第2プレートと電気的に接続される複数の第3チャネル層8p-Xと、複数の第2ゲート半導体層の側面のうち-X側に第1ゲート半導体層および第3チャネル層を介して設けられ、Y方向に周期的に設けられ、第1チャネル層と電気的に接続され、流れる電流によって抵抗値が変化する材料からなる第2抵抗変化材料層7と、第1プレートと複数の第1ゲート半導体層の間に設けられ、複数の第1チャネルのうちY方向に隣接する2つを選択する第1トランジスタ層TYL1と、第1トランジスタ層と第1ゲート半導体層の間に設けられ、複数の第1チャネルのうちY方向に隣接する2つを選択する第2トランジスタ層TYL2と、を有することを特徴とする。係る構成によって、図19の選択方式でY方向を選択し、図20の選択方式でX方向を選択するようにできる。X、Y方向ともに選択動作を実現するために電極2を分離し独立な電位を印加する、あるいは電極3を分離し独立な電位を印加するといったことが必要なくなるので、電極2、電極3はプレート状にすることができる。図21が本実施例の半導体記憶装置の一部立体模式図である。図21においては、簡単のためSTG1間の構造、STG2間の構造、および積層体間の構造を省略している。実施例2と同様に、ダイオードPDが無いため、動作時には上下の電極の電位はどちらが高い電位でも良い。すなわち実施例2と同様に、上向きの電流でメモリセルを動作させることも下向きの電流でメモリセルを動作させることも可能である。また、実施例1および2と比較して、ワード線2、ビット線3はそれぞれ全ての配線どうしで結束されているのでMLC部を大きくできるのでコンタクトLCもさらに大きくできる。したがってコンタクトLCの抵抗をさらに低減できるので、MA積層数を増加させることができ、半導体記憶装置の大容量化を推進できる。図2の例ではMAを積層する際に、上部の金属配線と下部の金属配線をそれぞれの層で別々に形成していたが、下のMA層の上部電極配線と、上のMA層の下部電極配線を図22のように共用することもできる。上下どちらのMA層を選択するかは選択トランジスタで選べる。MLC部のレイアウトは実施例1~3と同様の方式を用いることができる。コンタクトLCも大きくできる。したがってコンタクトLCの抵抗を低減できるので、MA積層数を増加させることができ、半導体記憶装置の大容量化を推進できる。"