炭化珪素からなる第1または第2導電型の基板1と、前記基板1の上に形成され、前記基板1よりも低不純物濃度とされた第1導電型の炭化珪素からなるドリフト層2と、前記ドリフト層2の上に形成された第2導電型の炭化珪素からなるベース領域3と、前記ベース領域3の上層部に形成され、前記ドリフト層2よりも高濃度の第1導電型の炭化珪素にて構成されたソース領域4と、前記ベース領域3の上層部に形成され、前記ベース層3よりも高濃度の第2導電型の炭化珪素にて構成されたコンタクト領域5と、前記ソース領域4の表面から前記ベース領域3よりも深くまで形成され、一方向を長手方向として形成されたトレンチ6と、前記トレンチ6の内壁面に形成されたゲート絶縁膜8と、前記トレンチ6内において、前記ゲート絶縁膜8の上に形成されたゲート電極9と、前記ソース領域4および前記ベース領域3に電気的に接続されたソース電極11と、前記基板1の裏面側に形成されたドレイン電極13とを備え、前記ゲート電極9への印加電圧を制御することで前記トレンチ6の側面に位置する前記ベース領域3の表面部に反転型のチャネル領域を形成し、前記ソース領域4および前記ドリフト層2を介して、前記ソース電極11および前記ドレイン電極13の間に電流を流す反転型のトレンチゲート構造の半導体スイッチング素子を備えた炭化珪素半導体装置であって、前記ベース領域3の下方に配置されると共に前記トレンチ6よりも深い位置まで形成され、前記トレンチ6の長手方向と交差する複数の第2導電型のディープ層10を有し、前記ディープ層10の全部もしくは一部が前記トレンチ6の内壁面から離間していること特徴とする炭化珪素半導体装置。前記トレンチ6の側面から前記ディープ層10が第1所定距離離間していることを特徴とする請求項1に記載の炭化珪素半導体装置。前記ディープ層10は、下層領域と上層領域の二層構造とされ、前記上層領域において、前記トレンチ6の側面から前記ディープ層10が第1所定距離離間していることを特徴とする請求項2に記載の炭化珪素半導体装置。前記ドリフト層2のうち前記トレンチ6の側面において該トレンチ6と前記ディープ層10との間に位置する部分は、該ドリフト層2のうち前記ディープ層10よりも下方に位置する部分より不純物濃度が高くされた電流拡散層2aとされていることを特徴とする請求項2または3に記載の炭化珪素半導体装置。前記トレンチ6の底部から前記ディープ層10とは第2所定距離離間していることを特徴とする請求項1ないし4のいずれか1つに記載の炭化珪素半導体装置。前記ディープ層10は、下層領域と上層領域の二層構造とされ、前記下層領域において、前記トレンチ6の底部から前記ディープ層10が第2所定距離離間していることを特徴とする請求項5に記載の炭化珪素半導体装置。複数の前記ディープ層10のうちの一部が選択的に前記トレンチ6の内壁面から離間している構造の前記ディープ層10とされていることを特徴とする請求項1ないし6のいずれか1つに記載の炭化珪素半導体装置。前記ディープ層10は、前記ベース領域3と電気的に接続されていることを特徴とする請求項1ないし7のいずれか1つに記載の炭化珪素半導体装置。しかしながら、上記特許文献1のようにp型ディープ層を設ける構造は、ゲート絶縁膜への電界集中を防ぐ上では効果的であるが、p型ディープ層によって電流経路が狭められ、隣り合うp型ディープ層間においてJFET領域を形成するため、オン抵抗の上昇を招く。本発明は上記点に鑑みて、トレンチゲート構造を構成するトレンチに対して交差するようにディープ層を形成する場合において、オン抵抗の低減を図ることができるSiC半導体装置を提供することを目的とする。上記目的を達成するため、請求項1に記載の発明では、ゲート電極9への印加電圧を制御することでトレンチ6の側面に位置するベース領域3の表面部に反転型のチャネル領域を形成し、ソース領域4およびドリフト層2を介して、ソース電極11およびドレイン電極13の間に電流を流す反転型のMOSFETを備えた炭化珪素半導体装置であって、ベース領域3の下方に配置されると共にトレンチ6よりも深い位置まで形成され、トレンチ6の長手方向と交差する複数の第2導電型のディープ層10を有し、ディープ層10の全部もしくは一部がトレンチ6の内壁面から離間していること特徴としている。このように、ディープ層10の全部もしくは一部がトレンチ6の内壁面から離間した構造となるようにしている。このため、オン時にゲート電極9にゲート電圧を印加してチャネルが形成されたときに、チャネルの幅を広くすることができる。したがって、ディープ層10をトレンチ6と接するように形成する場合と比較してJFET領域の幅を広くすることができ、JFET抵抗を低減することができるため、オン抵抗の低減を図ることが可能となる。例えば、請求項2に記載したように、トレンチ6の側面からディープ層10が第1所定距離離間した構造とすることができる。この場合、請求項3に記載したように、ディープ層10を下層領域と上層領域の二層構造とし、上層領域において、トレンチ6の側面からディープ層10が第1所定距離離間した構造となるようにすることができる。請求項4に記載の発明では、ドリフト層2のうちトレンチ6の側面において該トレンチ6とディープ層10との間に位置する部分は、該ドリフト層2のうちディープ層10よりも下方に位置する部分より不純物濃度が高くされた電流拡散層2aとされていることを特徴としている。このような構造の場合、ゲート電極9に対してゲート電圧を印加したときに、トレンチ6の側面のうち電流拡散層2aが形成されている部分でより広範囲に電流が流れるように電流の流れる範囲を分散でき、より電流経路を広くすることができる。このため、より隣り合うディープ層10の間に構成されるJFET領域でのJFET抵抗を低減することができ、よりオン抵抗の低減を図ることが可能となる。また、請求項5に記載したように、トレンチ6の底部からディープ層10が第2所定距離離間した構造とすることもできる。この場合、請求項6に記載したように、ディープ層10を下層領域と上層領域の二層構造とし、下層領域において、トレンチ6の底部からディープ層10が第2所定距離離間した構造となるようにすることができる。請求項7に記載の発明では、複数のディープ層10のうちの一部が選択的にトレンチ6の内壁面から離間している構造のディープ層10とされていることを特徴としている。このように、複数のディープ層10のうちの一部にのみ選択的に請求項1ないし6に記載の構造のディープ層10を設けるようにしても良い。請求項8に記載の発明では、ディープ層10は、ベース領域3と電気的に接続されていることを特徴としている。このように、ディープ層10をベース領域3と電気的に接続することで、ディープ層10をベース領域5の電位、つまりソース電位に固定することができる。なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。第1実施形態本発明の第1実施形態について説明する。ここではSiC半導体装置に備えられるトレンチゲート構造の半導体スイッチング素子として反転型のMOSFETについて説明する。図1は、本実施形態にかかるトレンチゲート構造のMOSFETの斜視断面図である。この図は、MOSFETの1セル分を抽出したものに相当する。本図ではMOSFETの1セル分しか記載していないが、図1に示すMOSFETと同様の構造のMOSFETが複数列隣り合うように配置されている。また、図2a~図2dは、図1のMOSFETの断面図である。図2aは、図1中のA-A線においてxz平面と平行に切断したときの断面、図2bは、図1中のB-B線においてxz平面と平行に切断したときの断面、図2cは、図1中のC-C線においてyz平面と平行に切断したときの断面、図2dは、図1中のD-D線においてyz平面と平行に切断したときの断面である。図1および図2a~図2dに示すMOSFETは、SiCからなるn型基板1が半導体基板として用いられている。n型基板1は、窒素等のn型不純物濃度が例えば1.0×1019/cm3とされ、厚さが300μm程度とされている。このn型基板1の表面には、窒素等のn型不純物濃度が例えば3.0×1015~2.0×1016/cm3で厚さ10~15μm程度のSiCからなるn型ドリフト層2が形成されている。このn型ドリフト層2の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付け、n型ドリフト層2のうちn型基板1側の方がn型基板1から離れる側よりも高濃度となるようにすると好ましい。例えば、n型ドリフト層2のうちn型基板1の表面から3~5μm程度の部分の不純物濃度が2.0×1015/cm3程度他の部分よりも高くなるようにすると良い。このようにすると、n型ドリフト層2の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。このn型ドリフト層2の表層部にはp型ベース領域3が形成されており、さらに、p型ベース領域3の上層部分にはn型ソース領域4およびp型コンタクト層5が形成されている。p型ベース領域3は、ボロンもしくはアルミニウム等のp型不純物濃度が例えば1.0×1016~2.0×1019/cm3、厚さ2.0μm程度で構成されている。n型ソース領域4は、表層部における窒素等のn型不純物濃度表面濃度が例えば1.0×1021/cm3、厚さ0.3μm程度で構成されている。p型コンタクト層5は、例えば表層部におけるボロンもしくはアルミニウム等のp型不純物濃度表面濃度が例えば1.0×1021/cm3、厚さ0.3μm程度で構成されている。n型ソース領域4は、後述するトレンチゲート構造の両側に配置されており、p型コンタクト層5は、n型ソース領域4を挟んでトレンチゲート構造と反対側に備えられている。また、p型ベース領域3およびn型ソース領域4を貫通してn型ドリフト層2に達するように、例えば幅が0.5~2.0μm、深さが2.0μm以上例えば2.4μmのトレンチ6が形成されている。このトレンチ6の側面と接するように上述したp型ベース領域3およびn型ソース領域4が配置されている。さらに、トレンチ6の内壁面はゲート酸化膜8にて覆われており、ゲート酸化膜8の表面に形成されたドープドPoly-Siにて構成されたゲート電極9により、トレンチ6内が埋め尽くされている。ゲート酸化膜8は、トレンチ6の内壁面を熱酸化することで形成されており、ゲート酸化膜8の厚みはトレンチ6の側面側と底部側共に100nm程度となっている。このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図1中のy方向を長手方向として延設されている。そして、複数のトレンチゲート構造が図1中のx方向に平行に並べられることでストライプ状とされている。また、上述したn型ソース領域4およびp型コンタクト層5もトレンチゲート構造の長手方向に沿って延設された構造とされている。さらに、n型ドリフト層2のうちp型ベース領域3よりも下方位置において、トレンチゲート構造に対して交差する方向に延設されるようにp型ディープ層10が形成されている。p型ディープ層10は、一定深さとされ、p型ベース領域3と接続されることで、p型ベース領域3と同電位に固定されている。本実施形態の場合、p型ディープ層10は、トレンチゲート構造におけるトレンチ6の側面のうちチャネル領域が構成される部分に対する法線方向図1中のx方向、つまりトレンチ6の長手方向に対する垂直方向に延設され、それがトレンチ6の長手方向において複数本並べられて配置されている。このp型ディープ層10は、トレンチ6の底部よりも深く形成されており、n型ドリフト層2の表面からの深さが例えば2.6~3.0μm程度p型ベース領域3の底部からの深さが例えば0.6~1.0μmとされ、ボロンもしくはアルミニウム等のp型不純物濃度が例えば1.0×1017/cm3~1.0×1019/cm3とされている。また、p型ディープ層10は、p型ベース領域3と接することでp型ベース領域3と同電位に固定される。具体的には、p型ディープ層10は、全部もしくは一部がトレンチ6の内壁面から離間した構造、すなわち少なくともトレンチ6の側面もしくは底面のいずれか一方と接していないレイアウトとされている。本実施形態では、トレンチゲート構造の側面と底面の双方と接しないように、トレンチゲート構造から離間した場所にのみp型ディープ層10を形成してある。すなわち、上記したようにトレンチ6の側面の法線にp型ディープ層10を延設しているが、トレンチ6が形成される位置において、トレンチ6の側面から第1所定距離離れ、かつ、底面から第2所定距離離れた位置までp型ディープ層10を形成せず、p型ディープ層10が凹形状となるようにしている。このため、トレンチ6の側面および底面では、p型ディープ層10がn型ドリフト層2よりも下方に備えられた構造となり、トレンチ6の内壁面からはp型ディープ層10が露出していない状態となっている。図3は、トレンチゲート構造におけるゲート酸化膜8やゲート電極9などを省略して示したトレンチ6近傍の様子を示した部分斜視断面図である。図1や図2a~図2dおよび図3に示されるように、本実施形態のp型ディープ層10は、最もn型基板1側となる底部からトレンチ6の底部より所定深さ深い位置までの部位はトレンチ6の底部も含めてトレンチ6の長手方向に対する垂直方向にライン状に形成されている。しかし、p型ディープ層10は、トレンチ6の底部より所定深さ深い位置からそれよりも浅い位置の部位ではトレンチ6の幅よりも大きな寸法分形成されていないためライン状となっておらず、トレンチ6の底部の周囲がn型ドリフト層2で囲まれるようにしてある。このように、p型ディープ層10は、ライン状に形成されている部分を下層領域、トレンチ6の位置で分断されてライン状となっていない部分を上層領域とした二層構造で構成されている。そして、上層領域において、p型ディープ層10がトレンチ6の側面から第1所定距離離間させられた構造とされている。このため、本実施形態の場合、ゲート電極9に対してゲート電圧を印加したときに、トレンチ6の側面にチャネルが形成されると、チャネルの幅はトレンチ6の周囲においてはp型ディープ層10が形成されていない場合と同様となり、チャネル幅が広くなる。つまり、オン時に、トレンチ6の側面についてはn型ドリフト層2を通じて電流が流れることができる。したがって、トレンチ6の周囲においてp型ディープ層10を形成しないようにすることで、p型ディープ層10をトレンチ6の側面および底面の双方に接するように形成した場合と比較してJFET領域の幅を広くすることができ、JFET抵抗を低減することが可能となる。また、n型ソース領域4およびp型コンタクト層5の表面やゲート電極9の表面には、ソース電極11やゲート配線図示せずが形成されている。ソース電極11およびゲート配線は、複数の金属例えばNi/Al等にて構成されており、少なくともn型SiC具体的にはn型ソース領域4やnドープの場合のゲート電極9と接触する部分はn型SiCとオーミック接触可能な金属で構成され、少なくともp型SiC具体的にはp型コンタクト層5やpドープの場合のゲート電極9と接触する部分はp型SiCとオーミック接触可能な金属で構成されている。なお、これらソース電極11およびゲート配線は、層間絶縁膜12上に形成されることで電気的に絶縁されており、層間絶縁膜12に形成されたコンタクトホールを通じてソース電極11はn型ソース領域4およびp型コンタクト層5と電気的に接触させられ、ゲート配線はゲート電極9と電気的に接触させられている。そして、n型基板1の裏面側にはn型基板1と電気的に接続されたドレイン電極13が形成されている。このような構造により、nチャネルタイプの反転型のトレンチゲート構造のMOSFETが構成されている。このような反転型のトレンチゲート構造のMOSFETは、以下のように動作する。まず、ゲート電極9にゲート電圧を印加する前の状態では、p型ベース領域3に反転層が形成されない。したがって、ドレイン電極13に正の電圧を加えたとしても、n型ソース領域4から電子はp型ベース領域3内に到達することはできず、ソース電極11とドレイン電極13との間に電流が流れない。次に、オフ時ゲート電圧=0V、ドレイン電圧=650V、ソース電圧=0Vには、ドレイン電極13に電圧を加えても逆バイアスになるため、p型ベース領域3とn型ドリフト層2の間より空乏層が広がる。このとき、p型ベース領域3の濃度がn型ドリフト層2より高いので、空乏層はほとんどn型ドリフト層2側に広がる。例えば、p型ベース領域3の不純物濃度をn型ドリフト層2の不純物濃度の10倍とした場合、p型ベース領域3側に約0.7μm伸び、n型ドリフト層2側に約7.0μm伸びるが、p型ベース領域3の厚みを2.0μmと空乏層の伸び量よりも大きくしてあるため、パンチスルーしないようにできる。そして、ドレイン0Vの場合より空乏層が広がっているため、絶縁体として振舞う領域は更に広がっているので、ソース電極11とドレイン電極13との間に電流が流れない。また、ゲート電圧が0Vになっているため、ドレイン-ゲート間にも電界がかかる。このため、ゲート酸化膜8の底部にも電界集中が発生し得る。しかしながら、トレンチ6よりも深いp型ディープ層10を備えた構造としているため、p型ディープ層10とn型ドリフト層2とのPN接合部での空乏層がn型ドリフト層2側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート酸化膜8に入り込み難くなる。そして、耐圧を見込んでp型ディープ層10の幅を設定してあるため、より高電圧がゲート酸化膜8に入り込まないようにすることが可能となる。これにより、ゲート酸化膜8内での電界集中、特にゲート酸化膜8のうちのトレンチ6の底部での電界集中を緩和することが可能となり、ゲート酸化膜8が破壊されることを防止することが可能となる。一方、オン時ゲート電圧=20V、ドレイン電圧=1V、ソース電圧=0Vには、ゲート電極9にゲート電圧として20Vが印加されるため、p型ベース領域3のうちトレンチ6に接している表面にチャネルが形成される。このため、ソース電極11から注入された電子はn型ソース領域4からp型ベース領域3に形成されたチャネルを通った後、n型ドリフト層2に到達する。これにより、ソース電極11とドレイン電極13との間に電流を流すことができる。さらに、本実施形態では、p型ディープ層10をトレンチ6の周囲に形成せず、p型ディープ層10がトレンチ6の側面から第1所定距離離れ、底面から第2所定距離離れた位置まで形成されていない構造とされている。このため、オン時にゲート電極9にゲート電圧を印加してチャネルが形成されたときに、チャネルの幅を広くすることができる。すなわち、トレンチ6の周囲においては、p型ディープ層10が形成されていないため、トレンチ6の側面および底面の周囲のn型ドリフト層2にも電流が流れるように電流経路を広げることが可能となる。このため、p型ディープ層10をトレンチ6と接するように形成する場合と比較してJFET領域の幅を広くすることができ、JFET抵抗を低減することが可能となる。次に、図1に示すトレンチゲート構造のMOSFETの製造方法について説明する。図4~図5は、図1に示すトレンチゲート構造のMOSFETの製造工程を示した断面図である。図4および図5中、左側に図1中のB-B線においてxz平面と平行に切断した断面図図2bと対応する場所を示してあり、右側に図1中のD-D線においてyz平面と平行に切断した断面図図2dと対応する場所を示してある。以下、これらの図を参照して説明する。図4aに示す工程まず、窒素等のn型不純物濃度が例えば1.0×1019/cm3で厚さ300μm程度のn型基板1を用意する。このn型基板1の表面に窒素等のn型不純物濃度が例えば3.0×1015~2.0×1016/cm3で厚さ15μm程度のSiCからなるn型ドリフト層2をエピタキシャル成長させる。続いて、n型ドリフト層2の表面にLTOなどで構成されるマスク20を形成したのち、フォトリソグラフィ工程を経て、p型ディープ層10のうちの上層領域の形成予定領域においてマスク20を開口させる。そして、マスク20上からp型不純物例えばボロンやアルミニウムのイオン注入を行う。例えばボロンもしくはアルミニウム濃度が1.0×1016~1.0×1019/cm3となるようにイオン注入を行っている。このような工程により、トレンチ6の形成予定領域の周囲において、p型ディープ層10が形成されないようにしつつ、p型ディープ層10のうちの上層領域を形成できる。図4bに示す工程フォトリソグラフィ工程を経て、p型ディープ層10のうちの下層領域の形成予定領域においてマスク20を開口させる。そして、マスク20上からp型不純物例えばボロンやアルミニウムのイオン注入を行う。このときのイオン注入の濃度については、図4aに示す工程と同様としている。この後、マスク20を除去したのち、注入されたイオンを活性化する。なお、ここではp型ディープ層10のうちの上層領域を形成するためのp型不純物のイオン注入を行ったのちに、下層領域を形成するためのp型不純物のイオン注入を行うようにしたが、これらの順番を逆にしても良い。ただし、この場合には別々のマスクを用いてイオン注入を行うことが必要になることから、上記した順番で形成することでマスク共通化を図ることが可能となり、上層領域と下層領域とをセルフアラインで形成でき、これらをマスクズレの影響無く形成することが可能となる。図4cに示す工程n型ドリフト層2の表面に、ボロンもしくはアルミニウム等のp型不純物濃度が例えば1.0×1015~2.0×1019/cm3、厚さ2.0μm程度となるp型不純物層をエピタキシャル成長させることにより、p型ベース領域3を形成する。図5aに示す工程続いて、p型ベース領域3の上に、例えばLTO等で構成されるマスク図示せずを成膜したのち、フォトリソグラフィ工程を経て、n型ソース領域4の形成予定領域上においてマスクを開口させる。その後、n型不純物例えば窒素をイオン注入する。さらに、先程使用したマスクを除去した後、再びマスク図示せずを成膜し、フォトリソグラフィ工程を経て、p型コンタクト層5の形成予定領域上においてマスクを開口させる。その後、p型不純物例えばボロンやアルミニウムをイオン注入する。そして、注入されたイオンを活性化することで、窒素等のn型不純物濃度表面濃度が例えば1.0×1021/cm3、厚さ0.3μm程度のn型ソース領域4を形成すると共に、ボロンもしくはアルミニウム等のp型不純物濃度表面濃度が例えば1.0×1021/cm3、厚さ0.3μm程度のp型コンタクト層5を形成する。その後、マスクを除去する。図5bに示す工程p型ベース領域3、n型ソース領域4およびp型コンタクト層5の上に、図示しないエッチングマスクを成膜したのち、トレンチ6の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いたエッチングを行ったのち、必要に応じて犠牲酸化工程を行うことで、トレンチ6を形成する。このとき、先に行ったp型ディープ層10の形成工程図4a、bの工程において、トレンチ6の形成予定領域の周囲においてp型ディープ層10を形成しないようにしているため、トレンチ6の周囲にはp型ディープ層10が形成されておらず、これらが接していない状態となる。この後、エッチングマスクを除去する。図5cに示す工程ゲート酸化膜形成工程を行うことにより、トレンチ6内を含む基板表面全面にゲート酸化膜8を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化熱酸化によりゲート酸化膜8を形成する。続いて、ゲート酸化膜8の表面にn型不純物をドーピングしたポリシリコン層を例えば600°Cの温度下で440nm程度成膜したのち、エッチバック工程等を行うことにより、トレンチ6内にゲート酸化膜8およびゲート電極9を残す。この後の工程に関しては、従来と同様であるため図示しないが、層間絶縁膜12を成膜したのち、層間絶縁膜12をパターニングしてn型ソース領域4やp型コンタクト層5に繋がるコンタクトホールを形成すると共に、ゲート電極9に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極11やゲート配線を形成する。また、n型基板1の裏面側にドレイン電極13を形成する。これにより、図1に示したMOSFETが完成する。以上説明したように、本実施形態のSiC半導体装置によれば、p型ディープ層10の全部もしくは一部がトレンチ6の内壁面から離間した構造、すなわち少なくともトレンチ6の側面もしくは底面のいずれか一方と接していないレイアウトとしてある。具体的には、p型ディープ層10をトレンチ6の周囲に形成せず、p型ディープ層10がトレンチ6の側面から第1所定距離離れ、底面から第2所定距離離れた位置まで形成されていない構造としてある。このため、オン時にゲート電極9にゲート電圧を印加してチャネルが形成されたときに、チャネルの幅を広くすることができる。したがって、p型ディープ層10をトレンチ6と接するように形成する場合と比較してJFET領域の幅を広くすることができ、JFET抵抗を低減することができるため、オン抵抗の低減を図ることが可能となる。第2実施形態本発明の第2実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対してp型ディープ層10の構造を変更したものであり、基本構造に関しては第1実施形態と同様であるため、第1実施形態と異なっている部分に関してのみ説明する。図6は、本実施形態にかかるSiC半導体装置の斜視断面図である。また、図7aは図6のE-E線においてxz平面と平行に切断したときの断面図、図7bは、図6中のF-F線においてyz平面と平行に切断したときの断面図である。図6および図7a、bに示すように、本実施形態では、第1実施形態と異なりp型ディープ層10がトレンチ6の底部とは接した状態にしているが、トレンチ6の側面については第1実施形態と同様にp型ディープ層10がその一部と接しないようにしている。すなわち、トレンチ6の側面の法線にp型ディープ層10を延設しているが、上層領域では、p型ディープ層10がトレンチ6の側面から第1所定距離離間して配置されるようにしている。このような構造の場合、ゲート電極9に対してゲート電圧を印加したときに、トレンチ6の側面のうちn型ドリフト層2が残されている部分では電流が流れるようにでき、電流経路を広くすることができる。このため、第1実施形態と比較すれば効果は少なくなるものの、隣り合うp型ディープ層10の間に構成されるJFET領域でのJFET抵抗を低減することができるため、オン抵抗の低減を図ることが可能となる。また、本実施形態の構造のSiC半導体装置の製造方法は、基本的には第1実施形態と同様であり、図4a、bに示したp型ディープ層10の形成の際のイオン注入深さを第1実施形態に対して変更し、p型ディープ層10のうち下層領域がトレンチ6の底部よりも浅い位置まで形成されるようにすれば良い。第3実施形態本発明の第3実施形態について説明する。本実施形態のSiC半導体装置も、第1実施形態に対してp型ディープ層10の構造を変更したものであり、基本構造に関しては第1実施形態と同様であるため、第1実施形態と異なっている部分に関してのみ説明する。図8は、本実施形態にかかるSiC半導体装置の斜視断面図である。また、図9aは図8のG-G線においてxz平面と平行に切断したときの断面図、図9bは、図8中のH-H線においてyz平面と平行に切断したときの断面図である。図8および図9a、bに示すように、本実施形態では、第1実施形態と異なりp型ディープ層10がトレンチ6の側面とは接した状態にしているが、トレンチ6の底部については第1実施形態と同様にp型ディープ層10と接しないようにしている。すなわち、トレンチ6が形成される位置において、トレンチ6の底面から第2所定距離離れた位置までp型ディープ層10を形成しないようにしている。このような構造の場合、ゲート電極9に対してゲート電圧を印加したときに、トレンチ6の底面に残されたn型ドリフト層2では電流が流れるようにでき、電流経路を広くすることができる。このため、第1実施形態と比較すれば効果は少なくなるものの、隣り合うp型ディープ層10の間に構成されるJFET領域でのJFET抵抗を低減することができるため、オン抵抗の低減を図ることが可能となる。また、本実施形態の構造のSiC半導体装置の製造方法は、基本的には第1実施形態と同様であり、図4aに示したp型ディープ層10の上層領域の形成の際のイオン注入に用いるマスク20のマスクパターンを変更するだけで良い。第4実施形態本発明の第4実施形態について説明する。本実施形態のSiC半導体装置は、第2実施形態に対して電流経路を拡大する部分の濃度をより高濃度となるようにしたものであり、基本構造に関しては第1実施形態と同様であるため、第1実施形態と異なっている部分に関してのみ説明する。図10は、本実施形態にかかるSiC半導体装置の斜視断面図である。また、図11aは図10のI-I線においてxz平面と平行に切断したときの断面図、図11bは、図10中のJ-J線においてyz平面と平行に切断したときの断面図である。図10および図11a、bに示すように、本実施形態でも、第2実施形態と同様に、p型ディープ層10がトレンチ6の側面の一部と接していない状態とされている。しかし、第2実施形態と異なり、少なくともp型ディープ層10がトレンチ6から離された場所においてn型ドリフト層2の不純物濃度を高くした電流拡散層2aを形成している。すなわち、トレンチ6の側面の法線にp型ディープ層10を延設しているが、上層領域では、p型ディープ層10がトレンチ6の側面から第1所定距離離間して配置されるようにし、トレンチ6の側面とp型ディープ層10との間に電流拡散層2aが形成されるようにしている。また、本実施形態では、n型ドリフト層2のうち複数のp型ディープ層10の間に位置する箇所の表層部、つまりn型ドリフト層2のうちp型ディープ層10の上層領域と同じ深さとなる部位も電流拡散層2aとされている。このような構造の場合、ゲート電極9に対してゲート電圧を印加したときに、トレンチ6の側面のうち電流拡散層2aが形成されている部分でより広範囲に電流が流れるように電流の流れる範囲を分散でき、より電流経路を広くすることができる。このため、第2実施形態と比較して、より隣り合うp型ディープ層10の間に構成されるJFET領域でのJFET抵抗を低減することができ、よりオン抵抗の低減を図ることが可能となる。また、本実施形態の構造のSiC半導体装置の製造方法は、基本的には第1実施形態と同様であるが、電流拡散層2aを形成する工程が含まれることが異なる。電流拡散層2aの形成は、エピタキシャル成長もしくはイオン注入のいずれによって行っても良く、第1実施形態で説明した図4a、bの工程の代わりに以下の工程を行えば良い。例えば、n型ドリフト層2の表面にp型ディープ層10の下層領域の形成予定領域が開口するマスクを形成したのち、そのマスクを用いてp型不純物をイオン注入し、下層領域を形成する。そして、マスクを除去した後、n型ドリフト層2およびp型ディープ層10の下層領域の表面に電流拡散層2aをエピタキシャル成長させ、さらにp型ディープ層10の上層領域の形成予定領域が開口するマスクを形成する。そして、そのマスクを用いてp型不純物をイオン注入し、上層領域を形成する。その後は、図4c以降の工程を経ることで本実施形態にかかるSiC半導体装置を製造することができる。また、他の方法により、本実施形態にかかるSiC半導体装置を製造することもできる。例えば、n型ドリフト層2の表面にp型ディープ層10の下層領域の形成予定領域が開口するマスクを形成したのち、そのマスクを用いてp型不純物をイオン注入し、下層領域を形成する。そして、マスクを除去した後、n型ドリフト層2およびp型ディープ層10の下層領域の表面にp型ディープ層10の上層領域をエピタキシャル成長させ、さらにp型ディープ層10の上層領域の形成予定領域以外が開口するマスクを形成する。そして、そのマスクを用いてn型不純物をイオン注入し、電流拡散層2aを形成する。その後は、図4c以降の工程を経ることで本実施形態にかかるSiC半導体装置を製造することができる。また、第2実施形態と同様に、p型ディープ層10を形成したのち、n型不純物のイオン注入によって電流拡散層2aを形成しても良い。すなわち、マスク20を除去した後に電流拡散層2aの形成予定領域が開口するマスクを再び配置し、その後、n型不純物をイオン注入して電流拡散層2aが形成されるようにしても良い。また、電流拡散層2aを形成するためのn型不純物のイオン注入については、p型ディープ層10の形成前後のいずれに行っても良く、p型ディープ層10のうちの上層領域と下層領域の形成工程の間に行っても良い。なお、ここではp型ディープ層10の上層領域と同じ深さの位置において、p型ディープ層10以外の部分が全域電流拡散層2aとなるようにする場合について説明したが、少なくともトレンチ6の側面とp型ディープ層10との間に電流拡散層2aを配置すれば、電流経路の低抵抗化を図ることが可能となり、よりオン抵抗低減が可能となる。第5実施形態本発明の第5実施形態について説明する。本実施形態のSiC半導体装置は、p型ディープ層10を第1実施形態の構造とする場合において第4実施形態の電流拡散層2aを形成したものであり、基本構造に関しては第1実施形態と同様であるため、第1実施形態と異なっている部分に関してのみ説明する。図12は、本実施形態にかかるSiC半導体装置の斜視断面図である。また、図13aは図12のK-K線においてxz平面と平行に切断したときの断面図、図13bは、図12中のL-L線においてyz平面と平行に切断したときの断面図である。図12および図13a、bに示すように、本実施形態でも、第1実施形態と同様に、p型ディープ層10がトレンチ6の底面および側面の一部と接していない状態とされており、さらに、第4実施形態と同様に、トレンチ6の側面からp型ディープ層10までの間や、n型ドリフト層2のうち複数のp型ディープ層10の間に位置する箇所の表層部に電流拡散層2aが形成されるようにしている。このように、p型ディープ層10がトレンチ6の底面および側面の一部と接していない状態とされる形態に対して、電流拡散層2aを形成するようにしても良い。このようにすれば、第1実施形態よりもさらに電流拡散層2aにて電流経路を広げることができる分、さらにJFET抵抗を低減でき、よりオン抵抗低減を図ることが可能となる。なお、本実施形態の構造のSiC半導体装置の製造方法は、基本的には第1実施形態と同様であるが、電流拡散層2aを形成する工程が含まれることが異なる。電流拡散層2aの形成は、エピタキシャル成長もしくはイオン注入のいずれによって行っても良く、第1実施形態で説明した図4a、bの工程の後に、以下の工程を行うようにしても良い。例えば、図4a、bのp型ディープ層10の形成工程の前に電流拡散層2aをエピタキシャル成長させておけば良い。また、図4a、bの工程を行った後、n型不純物のイオン注入によって電流拡散層2aを形成しても良い。すなわち、マスク21を除去した後に電流拡散層2aの形成予定領域が開口するマスクを再び配置し、その後、n型不純物をイオン注入して電流拡散層2aが形成されるようにしても良い。また、電流拡散層2aを形成するためのn型不純物のイオン注入を図4aの工程の前後のいずれかに変更しても良い。なお、ここでもp型ディープ層10の上層領域と同じ深さの位置において、p型ディープ層10以外の部分が全域電流拡散層2aとなるようにする場合について説明したが、少なくともトレンチ6の側面とp型ディープ層10との間に電流拡散層2aを配置すれば、電流経路の低抵抗化を図ることが可能となり、よりオン抵抗低減が可能となる。第6実施形態本発明の第6実施形態について説明する。本実施形態のSiC半導体装置は、p型ディープ層10を第3実施形態の構造とする場合において第4実施形態の電流拡散層2aを形成したものであり、基本構造に関しては第3実施形態と同様であるため、第3実施形態と異なっている部分に関してのみ説明する。図14は、本実施形態にかかるSiC半導体装置の斜視断面図である。また、図15aは図14のM-M線においてxz平面と平行に切断したときの断面図、図15bは、図14中のN-N線においてyz平面と平行に切断したときの断面図である。図14および図15a、bに示すように、本実施形態でも、第3実施形態と同様に、p型ディープ層10がトレンチ6の底面と接していない状態とされており、さらに、第4実施形態と同様に、トレンチ6の側面に接するように、トレンチ6の側面よりトレンチ6から第1所定距離離間して配置されたp型ディープ層10までの間に電流拡散層2aが形成されるようにしている。このように、p型ディープ層10がトレンチ6の底面と接していない状態とされる形態に対して、電流拡散層2aを形成するようにしても良い。このようにすれば、第1実施形態よりもさらに電流拡散層2aを形成して電流経路を広げることができる分、さらにJFET抵抗を低減でき、よりオン抵抗低減を図ることが可能となる。なお、本実施形態の構造のSiC半導体装置の製造方法は、基本的には第5実施形態と同様であり、p型ディープ層10の上層領域の下部を形成する際のマスクパターンを変更し、p型ディープ層10がトレンチ6の側面とは接するが底部に接しないようにすれば良い。他の実施形態1上記各実施形態では、複数本並列的に並べたp型ディープ層10をすべて同様の構造としたが、複数本のうちの必要な本数だけ、上記各実施形態で示した構造とすることもできる。また、上記各実施形態で示した構造のp型ディープ層10を組み合わせることもできる。図16は、その一例を示したものであり、トレンチゲート構造におけるゲート酸化膜8やゲート電極9などを省略して示したトレンチ6近傍の様子を示した部分斜視断面図である。図16aに示すように、第1実施形態の構造をp型ディープ層10のうちの一部にのみ選択的に設けるようにしても良い。また、図16bに示すように、第1実施形態の構造のp型ディープ層10と第3実施形態の構造のp型ディープ層10を組み合わせるようにしても良い。さらに、図16cに示すように、第1実施形態の構造のp型ディープ層10と第2実施形態の構造のp型ディープ層10とで組み合わせることもできる。2上記第1、第2実施形態では、p型ディープ層10をx方向に延設した場合について説明したが、各p型ディープ層10をトレンチ6の長手方向に対して斜め方向に交差する形状にしたり、X方向において複数に分割した形状としても良い。p型ディープ層10をトレンチ6の長手方向に対して斜め方向に交差する構造とする場合、等電位分布の偏りなどを抑制するために、トレンチ6の長手方向に対する垂直方向に伸びる線を対称線として、p型ディープ層10を線対称のレイアウトにするのが好ましい。3上記各実施形態では、第1導電型をn型、第2導電型をp型としたnチャネルタイプのMOSFETを例に挙げて説明したが、各構成要素の導電型を反転させたpチャネルタイプのMOSFETに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のMOSFETを例に挙げて説明したが、同様のトレンチゲート構造のIGBTに対しても本発明を適用することができる。IGBTは、上記各実施形態に対して基板1の導電型をn型からp型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。4上記各実施形態では、ゲート絶縁膜として熱酸化によるゲート酸化膜8を例に挙げて説明したが熱酸化によらない酸化膜もしくは窒化膜などを含むものであっても構わない。