ゲートフィンガー電極と接続され、このゲートフィンガー電極長手方向に引き出されるゲート電極と、前記ゲートフィンガー電極に対向して配置されるドレインフィンガー電極と接続され、このドレインフィンガー電極長手方向に引き出されるドレイン電極と、前記ゲートフィンガー電極に対向して配置されるソースフィンガー電極と接続され、このソースフィンガー電極横手方向の両サイドに引き出される2つのソース電極と、を有するユニットFETと、前記ユニットFETが、前記ソース電極間を結ぶ略直線方向に複数個並列配置され、隣り合うユニットFET間に存在する2つのソース電極の両方を共通して高周波グランド面と接続する第1の接地インダクタンス値を有する第1のビアホールと、隣り合うユニットFETが存在しない側のソース電極上に配置され、前記高周波グランド面に接続する第2の接地インダクタンス値を有する第2のビアホールと、を有する半導体電力増幅器。前記第2の接地インダクタンス値は、前記複数のユニットFETの各ソース接地インダクタンス値が同一となる値に設定される請求項1記載の半導体電力増幅器。前記第1のビアホールおよび前記第2のビアホールが、同一サイズの標準ビアホール径を有する場合に、前記第2のビアホールと、この第2のビアホールに接続される前記ソース電極の間に、インダクタ成分を有するインダクタ配線を有する請求項1記載の半導体電力増幅器。前記第1のビアホールが標準ビアホール径を有している場合に、前記第2のビアホールのビアホール径は、前記第1のビアホールのビアホール径に比べて小さく形成される請求項1記載の半導体電力増幅器。前記第2のビアホールが標準ビアホール径を有している場合に、前記第1のビアホールのビアホール径は、前記第2のビアホールのビアホール径に比べて大きく形成される請求項1記載の半導体電力増幅器。本発明が解決しようとする課題は、上記問題を解決し、ビアホールの数を少なくしてもループ発振などの特性劣化が生じにくい半導体電力増幅器を提供することである。上記課題を達成するために、実施形態の半導体電力増幅器は、ゲートフィンガー電極と接続され、このゲートフィンガー電極長手方向に引き出されるゲート電極と、前記ゲートフィンガー電極に対向して配置されるドレインフィンガー電極と接続され、このドレインフィンガー電極長手方向に引き出されるドレイン電極と、前記ゲートフィンガー電極に対向して配置されるソースフィンガー電極と接続され、このソースフィンガー電極横手方向の両サイドに引き出される2つのソース電極と、を有するユニットFETと、前記ユニットFETが、前記ソース電極間を結ぶ略直線方向に複数個並列配置され、隣り合うユニットFET間に存在する2つのソース電極の両方を共通して高周波グランド面と接続する第1の接地インダクタンス値を有する第1のビアホールと、隣り合うユニットFETが存在しない側のソース電極上に配置され、前記高周波グランド面に接続する第2の接地インダクタンス値を有する第2のビアホールと、を有する。以下、実施形態について図1から図9を参照しながら詳細に説明する。本実施形態に係るユニットFETの構成図を図1aに示し、図1bにはその等価回路を示す。また、図2は図1aに示すA-A’面での断面図を示している。本実施形態のユニットFETは、マルチフィンガー型FETであって、半絶縁性半導体基板10上に形成された活性領域11上に櫛の歯状に配置された複数のゲートフィンガー電極12と、このゲートフィンガー電極12を挟んで対向させた複数のドレインフィンガー電極13および複数のソースフィンガー電極14が交互に形成されている。なお、図2ではユニットFETを構成する活性領域11の詳細な内部構造については図示していない。また、複数のゲートフィンガー電極12を接続し、このゲートフィンガー電極長手方向ゲート長方向に引き出されるゲート電極15、複数のドレインフィンガー電極13を接続し、ドレインフィンガー電極長手方向に引き出されるドレイン電極16、複数のソースフィンガー電極14と接続し、このソースフィンガー電極横手方向の両サイドに引き出される2つのソース電極17上にビアホール18が形成される。図2に示すように、半絶縁半導体基板10に設けたビアホール18は、ユニットFETのソース電極17と、このユニットFETが実装される高周波グランドとが裏面電極19で接続される。ビアホール18は、ビアホールパッド20とソース電極17とが接続されており、そのビアホールパッド直径をWOとし、裏面電極19と接続されるビアホール直径をWIとする。このようなビアホール18は寄生インダクタンスを有しており、図1bに示すように、ユニットFETの各ビアホール18をそれぞれインダクタンス21で表すと、接地インダクタンスは2つのインダクタンス21の並列で表される。今、各ビアホール18のインダクタンス21を2Lとすると、ユニットFETの接地インダクタンスは、2つのインダクタンス212Lの並列値となることからLとなる。単体のユニットFETで高出力を得るためには、ゲート長やゲート幅などを大きくする必要があるが、マルチフィンガー型FETは、フィンガー数を増やすことで容易に等価的なゲート幅を大きくできるため高周波特性を犠牲にすることなく高出力化できるという利点がある。しかしながら、フィンガー数を増やすとユニットFETの幅が大きくなる。入力インピーダンスが高く、高利得が得られるソース接地回路を用いて半導体電力増幅器を構成する場合、このようなマルチフィンガー型FETの接地インダクタンスについて、ビアホールの接地点やビアホールの大きさなどを十分考慮する必要がある。ソース電極の接地インダクタンスが大きいとそれに応じて利得が低下することが知られている。また、複数のユニットFETを同位相で並列駆動する場合に、それぞれのユニットFETの接地インダクタンスが異なると、利得のばらつきに起因する位相特性が異なり不安定極が発生することからループ発振を起こしやすくなる。図3は、ユニットFETの並列駆動において、それぞれのユニットFETでビアホールを独立して配置した例であり、図4はユニットFET間のビアホールを共通化して配置した例である。図3aで配置するビアホール18は、図1と同じビアホールパッド直径WO、ビアホール直径WI、インダクタンス2Lを有するものとする。ここで、このビアホールを標準ビアホールと定義する。この時、図3bに示すように、各ユニットFETの接地インダクタンスはLとなり、二つのユニットFETの接地インダクタンスは等しくなる。また、チップサイズが大きくならないようにユニットFET間に配置するビアホール18を共通化して配置したのが図4aである。この時、共通化して配置したビアホールを共通ビアホール18K、共通化せず独立して配置したビアホールを独立ビアホール18Dとする。共通ビアホール18Kのインダクタンスは、1ユニットFET当たりで換算すると、4Lとなることから、図4bの等価回路に示すように、各ユニットFETの接地インダクタンスは1.3Lとなる。このように、ユニットFETの並列駆動数が2つの場合には、各ユニットFETの接地インダクタンスは等しくなるため、ループ発振については問題を生じないが、利得の減少を生じる。利得の減少を防止するためには、共通ビアホール18Kのインダクタンスの低減が有効である。すなわち、共通ビアホール18Kのインダクタンスの低減のためには、標準ビアホールのビアホール径WIよりも大きなビアホール径を有するビアホールを配置すればよい。具体的には、インダクタンスがLとなるようなビアホール径WIを設定することが好ましい。ビアホールパッド直径WOを一定とする場合には、この直径よりは大きくできないため適宜、ユニットFETの動作電流値などを勘案してそのビアホール径WIを決定すればよい。ビアホール径WIを大きくすることにより利得の減少をある程度補償できる。また、利得の減少があってもループ発振の問題が発生しないため、ビアホール径WIの調整はせず利得補償は後段の増幅段で行うようにしてもよい。図5は、2段4分岐構成の半導体電力増幅器の構成例である。また、図6はその等価回路である。入力端子INから入力された高周波信号は、分波器PDにて2分岐され2つのユニットFET50a、50bで並列に増幅される。各ユニットFET50a、50bで増幅された高周波信号は、さらに2分岐されて4つのユニットFET51a、51b、51c、51dで並列に増幅される。各ユニットFET51a、51b、51c、51dからの出力される4つの出力信号は、合波器PCで合波されて出力される。また、各ユニットFET50a、50b、51a、51b、51c、51dとの信号入出力間には、使用する周波数帯でインピーダンス整合するように、線路、抵抗、インダクタンス、キャパシタンスなどから構成される整合回路MNが挿入される。図5に示すように、2段目のユニットFET51a、51b、51c、51dの隣り合うFETユニット間には共通ビアホール18Kを配置する。したがってユニットFET51b、51cの両端に配置する2つのビアホールは共通ビアホール18Kであり、ユニットFET51a、51bについては、片方は独立ビアホールとなり、もう片方は共通ビアホールとなる。この時、図6に示すように、ユニットFET51a、51dの接地インダクタンスは、独立ビアホール18Kのインダクタンス2Lと共通ビアホール18Kの1ユニットFETあたりのインダクタンス4Lから求めると1.3Lとなる。一方、ユニットFET51b、51cの接地インダクタンスは2つの共通ビアホール18Kの1ユニットFETあたりのインダクタンス4Lから求めると2Lとなる。このように、並列駆動する各ユニットFETの接地インダクタンスが異なると、利得および位相特性がばらつき、各ユニットFETのバランスが悪くなりループ発振する可能性が生じる。<第1の実施形態>上述のように各ユニットFETの接地インダクタンスは、使用するビアホール18のインダクタンスに大きく影響を受ける。半導体電力増幅器としての回路の安定性を高めるためにはビアホール18のインダクタンスを低減することが求められ、半絶縁性半導体基板10の厚さを薄くしたり、ビアホール18のビアホール径WIを大きくすることでインダクタンスの低減は可能である。しかし、物理的なレイアウトなどの関係でビアホール径WIを大きくできない場合には、各ユニットFETの接地インダクタンスを揃えてループ発振を防止する。図7は、独立ビアホール18Dと共通ビアホール18Kを有するユニットFET51a、51dの構成例である。ユニットFET51b、51cの接地インダクタンスと等しくするために、独立ビアホール18Dとソース電極17との間に、インダクタ配線71を加える。インダクタ配線71は、ユニットFETの動作電流量を満足する範囲内で細く設定し、さらにソース電極17から接地面までのインダクタンンスが2Lとなるように線路長を設定することが好ましい。従ってインダクタ配線のインダクタンスは、0.7Lであることが好ましい。このように設定されたインダクタ配線71によって、ユニットFET51a、51dの接地インダクタンスは2Lとなり、ユニットFET51c、51dと同じ接地インダクタンスになる。従って、第1の実施形態によれば、2段目のユニットFET51a、51b、51c、51dのすべての接地インダクタンスが等しくなるため、利得特性、位相特性が等しくなる。このため半導体電力増幅器の安定性が向上しループ発振を防止できる。<第2の実施形態>図8は、独立ビアホールユニット18Dと共通ビアホールユニット18Kを有するユニットFET51a、51dの別の構成例である。ユニットFET51b、51cの接地インダクタンスと等しくするために、標準ビアホール径WIよりも小さいビアホール径WISを有する独立ビアホール18DSを配置する。独立ビアホール18DSのビアホール径WISは、ユニットFETの動作電流量を満足する範囲内でインダクタンンスが4Lとなるように小さく設定する。このように設定された独立ビアホール18DSによって、ユニットFETの接地インダクタンスは、2Lとなり、ユニットFET51c、51dと同じ接地インダクタンスになる。従って、第2の実施形態によれば、2段目のユニットFET51a、51b、51c、51dのすべての接地インダクタンスが2Lと等しくなるため、利得特性、位相特性が等しくなる。このため半導体電力増幅器の安定性が向上しループ発振を防止できる。さらに、第1の実施形態に加え、インダクタ配線71を使用しないためチップレイアウトに余裕を持たせることが可能である。また、ビアホールパッド径WOを大きくする必要がないため従来と同じチップレイアウトが可能となる。<第3の実施形態>図9は、ソース電極17の両方に共通ビアホールユニット18Kを有するユニットFET51b、51cの構成例である。ユニットFET51a、51b、51c、51dの接地インダクタンスを等しくするために、標準ビアホール径WIよりも大きいビアホール径WILを有する共通ビアホール18KLを配置する。共通ビアホール18KLのビアホール径WILは、インダクタンンスがLとなるように大きくする。このように設定された独立ビアホール18KLによって、ユニットFET51a、51b、51c、51dの接地インダクタンスは、すべてLとなる。従って、第3実施形態によれば、2段目のユニットFET51a、51b、51c、51dのすべての接地インダクタンスが等しくなるため、利得特性、位相特性が等しくなり、半導体電力増幅器の安定性が向上し、ループ発振を防止できる。さらに、第2の実施形態に加え、ビアホールパッド径WOを大きくすることなく、すべてのユニットFETの接地インダクタンスを低減できるため、安定性を向上させながら利得の向上も得られる。また、上述の標準ビアホールは、インダクタンス容量の調整範囲をL~4Lまで調整できるようなビアホール径WIとビアホールバッド径WOを有することが好ましい。また、ビアホールは円形として説明したが必ずしも円形である必要はない。以上述べた本実施形態によれば、ビアホールの数を少なくしてもループ発振などが生じにくい半導体電力増幅器を提供することが可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。例えば、分岐数、増幅段数を多くしても適用可能である。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。