クロック信号が入力されると、内部の複数のノードにおいてポンピング動作を行い、入力端子に供給される電荷を前記複数のノードを介して出力端子へと順次転送し、前記出力端子から出力電圧を発生する昇圧回路と、第1の制御信号が活性レベルであって、前記出力電圧が予め設定された電圧に達しない場合、活性レベルの検知信号を出力し、前記第1の制御信号が活性レベルであって、前記出力電圧が予め設定された電圧に達した場合、非活性レベルの前記検知信号を出力する電圧検出回路と、前記検知信号が活性レベルの場合、前記クロック信号を前記昇圧回路へ出力し、前記検知信号が非活性レベルの場合、前記クロック信号の前記昇圧回路への出力を停止するクロック信号制御回路と、を備え、前記クロック信号制御回路は、前記検知信号が非活性レベルであっても、前記第1の制御信号が前記電圧検出回路に入力されるよりも先に入力される第2の制御信号のレベルに応じて前記クロック信号を前記昇圧回路へ出力する、ことを特徴とする半導体装置。前記第2の制御信号は、前記半導体装置への電源投入時において入力されることを特徴とする請求項1に記載の半導体装置。前記第2の制御信号は、前記半導体装置が、前記昇圧回路に接続される内部回路が動作状態から待機状態となるパワーダウンモードから、前記内部回路が前記待機状態から前記動作状態となるパワーダインイグジットモードへ移行すると、入力されることを特徴とする請求項1または請求項2のいずれか一項に記載の半導体装置。前記クロック信号制御回路は、活性レベルのオシレータ駆動信号が入力すると前記クロック信号を所定の周期で発生するオシレータと、前記オシレータ駆動信号を発生する駆動信号発生回路と、前記昇圧回路の前記出力電圧が前記予め設定された電圧に到達するまでの遅延時間が設定された第1の遅延回路を有し、前記第2の制御信号が入力されると、前記遅延時間の期間において活性レベルとなる第1の遅延信号を発生する遅延信号発生回路と、を含み、前記駆動信号発生回路は、前記第1の遅延信号、及び前記検知信号に基づいて前記オシレータ駆動信号を発生することを特徴とする請求項1から請求項3のいずれか一項に記載の半導体装置。前記遅延信号を遅延させた第2の遅延信号を発生する第2の遅延回路と、前記第2の遅延信号が活性レベルの期間に、前記出力電圧と前記予め設定された電圧とを比較し、前記出力電圧が前記予め設定された電圧に比べて高い場合、前記昇圧回路の前記出力を、前記入力端子が接続される電源とは異なる電源へと充電または放電する充放電回路と、を備えたことを特徴とする請求項4に記載の半導体装置。特許文献1に示される定電圧発生回路において、クロック信号制御回路は、外部クロック半導体装置の外部端子から供給されるクロックに基づいて、オシレータを起動させる。この定電圧発生回路を搭載した半導体装置が、電源投入時において外部クロックの入力を許可しない場合、電圧検出回路が検出した検出電圧が基準電圧より低い場合であっても、クロック信号制御回路において、オシレータは起動されない。そのため、昇圧回路は、チャージポンプの内部ノードにおいてポンピング動作を行うことができず、内部回路に予め設定された電圧定電圧を供給することができない。内部回路は、定電圧が供給されない状態で動作すると、正規の動作電圧で動作することができないため、誤動作する可能性が高くなる。従って、内部回路が誤動作を起さないために、定電圧発生回路が定電圧を発生するまで、内部回路の動作を停止させる対策をとることが考えられる。しかしながら、内部回路に正規の動作電圧が供給されるまで動作を停止させれば、内部回路の動作開始時刻が遅れてしまう。また、定電圧発生回路を搭載した半導体装置が、外部クロック信号の入力を許可する通常動作において、内部回路が待機状態動作を行わないスタンバイ状態となる動作モードパワーダウンモードへ移行する場合がある。このパワーダウンモードでは、内部回路は、電流を消費しないので、電源投入時と異なり定電圧が既に供給されている。そのため、クロック信号制御回路はオシレータを停止状態にする。しかしながら、昇圧回路におけるチャージポンプ各々は、キャパシタにより構成されるので、パワーダウンモードの期間が長くなるにつれて、チャージポンプの内部ノードの電位がキャパシタのリーク電流により、定電圧を出力した状態の電位プリチャージ電位から降下してしまう。そのため、半導体装置がパワーダウンモードから抜け出てイグジットして、内部回路が待機状態から動作状態へ移行した場合、電圧検出回路が検出する検出電圧は基準電圧より低くなり、クロック信号制御回路はオシレータを起動する。これにより、昇圧回路におけるチャージポンプ各々は、ポンピング動作を開始するが、内部ノードの電位がプリチャージ電位に比べて降下した状態からポンピング動作を行うことになるため、昇圧回路の出力電圧は降下しドロップし、内部回路は定電圧で動作できなくなる。つまり、電源投入時と同じく、内部回路が誤動作する可能性が高くなる。内部回路が誤動作を起さないために、電源投入時と同じく、定電圧発生回路が定電圧を発生するまで、内部回路の動作を停止させる対策をとることが考えられるが、これでは、電源投入時と同じく内部回路の動作開始時刻が遅れてしまう。本発明は、クロック信号が入力されると、内部の複数のノードにおいてポンピング動作を行い、入力端子に供給される電荷を前記複数のノードを介して出力端子へと順次転送し、前記出力端子から出力電圧を発生する昇圧回路と、第1の制御信号が活性レベルであって、前記出力電圧が予め設定された電圧に達しない場合、非活性レベルの検知信号を出力し、前記第1の制御信号が活性レベルであって、前記出力電圧が予め設定された電圧に達した場合、活性レベルの前記検知信号を出力する電圧検出回路と、前記検知信号が非活性レベルの場合、前記クロック信号を前記昇圧回路へ出力し、前記検知信号が活性レベルの場合、前記クロック信号の前記昇圧回路への出力を停止するクロック信号制御回路と、を備え、前記クロック信号制御回路は、前記検知信号が活性レベルであっても、前記第1の制御信号が前記電圧検出回路に入力されるよりも先に入力される第2の制御信号のレベルに応じて前記クロック信号を前記昇圧回路へ出力する、ことを特徴とする半導体装置である。本発明によれば、クロック信号制御回路は、第1の制御信号が活性レベルになるよりも先に入力される第2の制御信号のレベルに応じて、クロック信号を昇圧回路に対して出力する。このため、電源投入時において、第2の制御信号をクロック信号制御回路に入力することで、電圧検出回路が検出した検出電圧が基準電圧より低い場合であっても、クロック信号制御回路は、クロック信号をチャージポンプ各々へ供給できる。また、昇圧回路は内部ノードにおいてポンピング動作を行って定電圧を発生し、この定電圧を内部回路に対して供給できる。そのため、内部回路が誤動作を起さないために、内部回路の動作を停止させる必要がなく、従来に比べて内部回路の動作開始時刻を早めることができる。また、半導体装置のパワーダウンモード期間が長くなっても、パワーダウンモードからイグジットして、第1の制御信号より先に第2の制御信号を与えることで、昇圧回路の内部ノードの電位をプリチャージ電位に戻し、昇圧回路の出力電圧の降下ドロップを抑制できる。そのため、内部回路が誤動作を起さないために、内部回路の動作を停止させる必要がなく、従来に比べて内部回路の動作開始時刻を早めることができる。まず、昇圧回路、電圧検出回路、及びクロック信号制御回路を有する定電圧発生回路10bを備えた半導体装置について、図5を用いてその問題点を説明する。図5は、定電圧発生回路10bの回路構成を示す図である。定電圧発生回路10bは、昇圧回路20チャージポンプ回路、電圧検出回路30、及びクロック信号制御回路40bを含んで構成される。昇圧回路20は、NMOSトランジスタ21、チャージポンプ20a、チャージポンプ20b、及びチャージポンプ20cを含んで構成される。NMOSトランジスタ21N型チャネルMOSトランジスタにおいて、ドレインは電源VCCに、ソースは接続点N23に接続され、ゲートは電源VCCにそれぞれ接続される。チャージポンプ20aは、スイッチング素子23a、キャパシタC23を含んで構成される。スイッチング素子23aは、NMOSトランジスタ23により構成され、ドイレン及びゲートは接続点N23に、ソースは接続点N24に接続される。また、キャパシタC23は、一端が接続点N23に接続され、他端がクロック信号発生回路50に接続されてクロック信号φ1が入力される。スイッチング素子23aは、ポンピング動作により、出力側の接続点N24ノードの電位が入力側の接続点N23より高くなった場合、電荷が逆流し接続点N24の電位が下がるのを阻止する整流素子である。また、チャージポンプ20bは、スイッチング素子24a、キャパシタC24を含んで構成される。スイッチング素子24aは、NMOSトランジスタ24により構成され、ドイレン及びゲートは接続点N24に、ソースは昇圧回路20の接続点N25に接続される。また、キャパシタC24は、一端が接続点N24に接続され、他端がクロック信号発生回路50に接続されてクロック信号φ2が入力される。スイッチング素子24aは、スイッチング素子23aと同様、ポンピング動作により、出力側の接続点N25の電位が入力側の接続点N24より高くなった場合、電荷が逆流し接続点N25の電位が下がるのを阻止する整流素子である。また、チャージポンプ20cは、スイッチング素子25a、キャパシタC25を含んで構成される。スイッチング素子25aは、NMOSトランジスタ25により構成され、ドイレン及びゲートは接続点N25に、ソースは昇圧回路20の接続点N26に接続される。また、キャパシタC25は、一端が接続点N25に接続され、他端がクロック信号発生回路50に接続されてクロック信号φ1が入力される。スイッチング素子25aは、スイッチング素子23a、及びスイッチング素子24aと同様、ポンピング動作により、出力側の接続点N26の電位が入力側の接続点N25より高くなった場合、電荷が逆流し接続点N26の電位が下がるのを阻止する整流素子である。昇圧回路20は、チャージポンプ20cの接続点N26に、出力電圧VPP定電圧を出力する。定電圧発生回路10bにおいて、昇圧回路20は、3段のチャージポンプチャージポンプ20a~チャージポンプ20cにより構成されるが、勿論3段に限られるものではなく、出力電圧VPPとして要求される定電圧のレベルに応じて、4段以上のチャージポンプにより構成してもよい。また、昇圧回路20を構成するスイッチング素子として、MOSトランジスタを用いているが、ダイオードであってもよい。電圧検出回路30は、最終段のチャージポンプ20cが出力電圧VPP定電圧を発生したか否かを検出する。電圧検出回路30は、抵抗R1、及び抵抗R2からなる分圧回路、コンパレータ31、インバータ回路32、及びアンド回路33を含んで構成される。分圧回路は、抵抗R1及び抵抗R2により、出力電圧VPPをGNDとの間で分圧し、分圧により得られた分圧電圧Vdを、コンパレータ31の正転入力端子に出力する。コンパレータ31は、予め設定された基準電圧VREFと分圧電圧Vdとを比較し、比較結果信号を出力する。コンパレータ31が出力する比較結果信号は、分圧電圧Vd>基準電圧VREFである場合、Hレベルとなり、分圧電圧Vd<基準電圧VREFである場合、Lレベルとなる。ここで、分圧電圧Vdは、出力電圧VPP×R2/R1R2で表されるから、コンパレータ31は、出力電圧VPPが予め設定された電圧基準電圧VREF×R1R2/R2に達しない場合、Lレベルの比較結果信号を出力し、達した場合、Hレベルの比較結果信号を出力する。インバータ回路32は、コンパレータ31が出力する比較結果信号のレベルを反転し、反転した信号を、アンド回路33の一方の入力端子に出力する。アンド回路33は、他方の入力端子にチャージポンプイネーブル信号CPEが入力され、一方の入力端子に入力されるインバータ回路32が出力する比較結果信号の論理反転信号との論理積を演算し、演算結果として検知信号VUPTをクロック信号制御回路40bに出力する。ここで、チャージポンプイネーブル信号CPEは、先行技術文献におけるクロックに対応する信号である。つまり、チャージポンプイネーブル信号CPEは、半導体装置外部から入力される信号ではないが、電源投入時には、非活性レベルLレベルにリセットされている信号である。チャージポンプイネーブル信号CPEは、チャージポンプを活性化するための信号であり、後述する制御信号RESETTより遅れて活性レベルHレベルになり、アンド回路33に入力される。以上の構成により、電圧検出回路30は、チャージポンプイネーブル信号CPEがHレベル、かつ、分圧電圧Vd<基準電圧VREFである場合にのみ、検知信号VUPTを非活性レベルLレベルから活性レベルHレベルへと変化させる。検知信号VUPTがHレベルにあるとき、オシレータ51の発振が行われ、昇圧回路20においてポンピング動作が行われる。クロック信号制御回路40bは、インバータ回路60a、オシレータ51、アンド回路57、ナンド回路58を含んで構成される。オシレータ51、アンド回路57、及びナンド回路58によりクロック信号発生回路50を構成する。インバータ回路60aは、検知信号VUPTのレベルを反転し、検知信号VUPTを反転した信号であるオシレータ駆動信号OSCACTBを、オシレータ51のノア回路52の一方の入力に対して出力する。オシレータ51は、オシレータ駆動信号OSCACTBが活性レベルLレベルになると発振を開始する。オシレータ51は、ノア回路52、インバータ回路53~インバータ回路56を含んで構成される。アンド回路57は、ノア回路52の出力信号とインバータ回路55の出力信号とが入力され、両出力信号がいずれもHレベルの期間にHレベルとなるクロック信号φ1を発生する。また、ナンド回路58は、負論理の2入力ナンド回路であり、ノア回路52の出力信号とインバータ回路55の出力信号とが入力され、両出力信号がいずれもLレベルの期間にHレベルとなるクロック信号φ2を発生する。以上の構成により、クロック信号制御回路40bに入力される検知信号VUPTがHレベルのとき、インバータ回路60aは、オシレータ駆動信号OSCACTBをLレベルにする。これにより、オシレータ51は、発振を開始し、オシレータ駆動信号OSCACTBがLレベルである発振期間中に、Hレベルの期間が互いにオーバーラップすることのないクロック信号φ1、及びクロック信号φ2を周期的に発生し、昇圧回路20に対して出力する。以上の構成を備える定電圧発生回路10bの、電源投入時の動作について図6に示すタイミング波形図を用いて説明する。なお、簡単のためにクロック信号φ1、クロック信号φ2の振幅はVCCで、0VLレベルとVCCHレベルの間で振幅するものとし、キャパシタC23、キャパシタC24、及びキャパシタC25の容量は、それぞれのキャパシタの一端が接続される各接続点の寄生容量に比べて十分に大きいものとする。また、スイッチング素子23a~スイッチング素子25aを構成するNMOSトランジスタ23~NMOSトランジスタ25の閾値電圧はそれぞれVTHであるものとする。時刻t0に電源を投入すると、接続点N23、接続点N24、接続点N25、接続点N26出力電圧VPPの電位は、それぞれVCC-VTH、VCC-2VTH、VCC-3VTH、VCC-4VTHとなる。これは、接続点N23には、電源電圧VCCがNMOSトランジスタ21の閾値電圧VTH分降下して現れるからである。また、接続点N24には、接続点N23の電位VCC-VTHがNMOSトランジスタ23の閾値電圧VTH分降下して現れるからである。また、接続点N25には、接続点N24の電位VCC-2VTHがNMOSトランジスタ24の閾値電圧VTH分降下して現れるからである。また、接続点N26には、接続点N25の電位VCC-3VTHがNMOSトランジスタ25の閾値電圧VTH分降下して現れるからである。時刻t1において、電圧検出回路30のアンド回路33に入力されるチャージポンプイネーブル信号CPEがHレベルになると、このときはまだ分圧電圧Vd<基準電圧VREFであるので、コンパレータ31はLレベルの比較結果信号を出力する。これにより、電圧検出回路30は、アンド回路33から、Hレベルの検知信号VUPTを出力する。クロック信号制御回路40bにおいて、インバータ回路60aは、オシレータ駆動信号OSCACTBをHレベル非活性レベルからLレベル活性レベルへ変化させる。オシレータ51は、発振を開始し、アンド回路57、ナンド回路58は、それぞれHレベルの期間が互いにオーバーラップしないクロック信号φ1、クロック信号φ2を、昇圧回路20のキャパシタC23及びキャパシタC25の他端、キャパシタC24の他端に出力する。時刻t2において、クロック信号制御回路40bが出力するクロック信号φ1がHレベルになると、キャパシタC23は、その一端が接続される接続点N23の電位をVCC-VTHから2VCC-VTHまで上昇させる。また、キャパシタC25は、その一端が接続される接続点N25の電位をVCC-3VTHから2VCC-3VTHまで上昇させる。これにより、NMOSトランジスタ23、NMOSトランジスタ25が導通し、それぞれ接続点N24、接続点N26に電荷を転送する。接続点N24、接続点N26の電位は上昇し、それぞれVCC-2VTHから接続点N23の電位よりVTH低い2VCC-2VTH、VCC-4VTHから接続点N25の電位よりVTH低い2VCC-4VTHとなる。クロック信号φ1がLレベルになると、キャパシタC23は、その一端が接続される接続点N23の電位を2VCC-VTHからVCC-VTHまで下降させる。また、キャパシタC25は、その一端が接続される接続点N25の電位を2VCC-3VTHからVCC-3VTHまで下降させる。このとき、NMOSトランジスタ23、NMOSトランジスタ25は逆方向への電荷の流れを阻止するので、接続点N24、接続点N26の電位は、それぞれ上昇した電位である2VCC-2VTH、2VCC-4VTHのままである。時刻t3において、クロック信号制御回路40bが出力するクロック信号φ2がHレベルになると、キャパシタC24は、一端が接続される接続点N24の電位を2VCC-2VTHから3VCC-2VTHまで上昇させる。これにより、NMOSトランジスタ24が導通し、接続点N25に電荷を転送する。接続点N25の電位は上昇し、VCC-3VTHから3VCC-3VTHとなる。このとき、このとき、NMOSトランジスタ23は逆方向への電荷の流れを阻止するので、接続点N23の電位は、電源電圧VCCよりVTH低いVCC-VTHのままである。クロック信号φ2がLレベルになると、キャパシタC24は、その一端が接続される接続点N24の電位を3VCC-2VTHから2VCC-2VTHまで下降させる。しかし、NMOSトランジスタ25は逆方向への電荷の流れを阻止するので、接続点N25の電位は、3VCC-3VTHのままである。時刻t4において、クロック信号制御回路40bが出力するクロック信号φ1が再びHレベルになると、キャパシタC23は、その一端が接続される接続点N23の電位をVCC-VTHから2VCC-VTHまで上昇させる。また、キャパシタC25は、その一端が接続される接続点N25の電位を3VCC-3VTHから4VCC-3VTHまで上昇させる。これにより、NMOSトランジスタ23、NMOSトランジスタ25が導通し、それぞれ接続点N24、接続点N26に電荷を転送する。接続点N24の電位は、仮に2VCC-2VTHより低くなっていても、接続点N23から電荷が補充され、時刻t2における電位と同じ2VCC-2VTHになる。また、接続点N26の電位は上昇し、接続点N25の電位よりVTH低い4VCC-4VTHとなる。クロック信号φ1がLレベルになると、キャパシタC23は、その一端が接続される接続点N23の電位を2VCC-VTHからVCC-VTHまで下降させる。また、キャパシタC25は、その一端が接続される接続点N25の電位を4VCC-3VTHから3VCC-3VTHまで下降させる。このとき、NMOSトランジスタ23、NMOSトランジスタ25は逆方向への電荷の流れを阻止するので、接続点N24、接続点N26の電位は、それぞれ2VCC-2VTH、4VCC-4VTHのままである。このように、定電圧発生回路10bでは、昇圧回路20のチャージポンプの台数を3段としているので、クロック信号の3回クロック信号φ1が2回、クロック信号φ2が1回の計3回の入力で、接続点N26の電位は4VCC-4VTとなり、昇圧回路20はこの電位と等しい定電圧を発生することになる。なお、一般にn段のチャージポンプで構成した場合、クロック信号のn回クロック信号φ1、クロック信号φ2の合計の入力で、定電圧としてn1×VCC-VTHを得ることができる。なお、n回で定電圧に到達するのは、接続点間における必要な電荷の移動が上述したように理想的に一回で行われる場合であって、実際はさらに多くのポンピング動作により、内部接続点の電位はプリチャージ電位へ、出力電圧VPPは所定の定電圧この場合4VCC-4VTHに到達する。また、基準電圧VREFを、この定電圧を抵抗R1、抵抗R2により分圧した分圧電圧Vdと等しくなるように、予め設定しておくことで、コンパレータ31は、Hレベルの比較結果信号を出力する。これにより、時刻t5において、電圧検出回路30は検知信号VUPTをLレベル非活性レベルに変化させる。クロック信号制御回路40bにおいて、インバータ回路60aは、オシレータ駆動信号OSCACTBを非活性レベルHレベルに変化させる。こにより、オシレータ51は発振を停止し、クロック信号φ1、クロック信号φ2をいずれもLレベル非活性レベルに維持する時刻t5~t6。接続点N23の電位は、NMOSトランジスタ21によりVDD-VTHに維持され、接続点N24、接続点N25の電位は、それぞれキャパシタC24により2VCC-2VTH、キャパシタC25により3VCC-3VTHに維持される。これらの電位が、昇圧回路20における内部ノードのプリチャージ電位に相当する電位である。時刻t6において、昇圧回路20が出力電圧VPP定電圧を供給する内部回路図5において不図示が動作を始めると、昇圧回路20が供給する電流を消費するので、出力電圧VPPが下降する。分圧電圧Vd<基準電圧VREFであるので、コンパレータ31はLレベルの比較結果信号を出力する。このとき、電圧検出回路30のアンド回路33に入力されるチャージポンプイネーブル信号CPEがHレベルであるので、電圧検出回路30は、アンド回路33から、Hレベルの検知信号VUPTを出力する。クロック信号制御回路40bにおいて、インバータ回路60aは、オシレータ駆動信号OSCACTBをHレベル非活性レベルからLレベル活性レベルへ変化させる。オシレータ51は、発振を開始し、アンド回路57、ナンド回路58は、それぞれHレベルの期間が互いにオーバーラップしないクロック信号φ1、クロック信号φ2を、昇圧回路20のキャパシタC23及びキャパシタC25の他端、キャパシタC24の他端に出力する。これらのクロック信号の出力時刻は、時刻t8、時刻t9、時刻t10であり、これらの時刻は、先に説明した時刻t2、時刻t3、時刻t4にそれぞれ対応する。しかしながら、接続点N23、接続点N24、接続点N25の電位が、図6に示すように、プリチャージ電位に維持されている場合、時刻t8~時刻t10において、時刻t2~時刻t4において行われたほどの電荷の移動は不要である。例えば、接続点N23から接続点N24へ、時刻t2においてVCC×キャパシタC24の容量値に相当する電荷の移動が行われ、接続点N24のプリチャージが電位への充電が行われる。また、接続点N24から接続点N25へ、時刻t3において2VCC×キャパシタC25の容量値に相当する電荷の移動が行われ、接続点N25のプリチャージ電位への充電が行われる。また、接続点N25から接続点N26へ、時刻t2、時刻t3、及び時刻t4各々においてVCC×内部回路が、出力電圧VPPが供給される配線に対して有する容量に相当する電荷の移動が行われ、接続点N26及び内部回路の充電が行われる。これに対して、時刻t8~時刻t10においては、昇圧回路20は、内部回路が消費する電流に応じた電荷を内部回路に供給すれば足りる。そのため、上で説明した各内部接続点のプリチャージに伴う電荷の移動に比べて、電荷の移動が少なくて足り、少ないポンピング動作で定電圧を供給できるわけである。しかしながら、定電圧発生回路10bの構成では、電源投入時において、時刻t2~時刻t4における電荷の移動は必要である。そのため、定電圧へ到達するまでのポンピング動作の回数も増え、昇圧回路から動作電流が供給される内部回路の定電圧でのスタート時刻が遅れてしまう。図6で説明すれば、時刻t1にチャージポンプイネーブル信号CPEが入力されて、その後各チャージポンプの接続点がプリチャージ電位まで到達するポンピング動作を行う時間が必要となり、この時間が経過した後でなければ内部回路は正規の電圧で定電圧で動作できないことになる。また、プリチャージ電位が確保されたとしても、時刻t5から時刻t6までの時間が長い場合、接続点のプリチャージ電位を維持するのはキャパシタであるので、長時間経過した場合、キャパシタの電流リークによりプリチャージ電位は下降する。例えば、全ての電荷がリークした場合、接続点N24、接続点N25の電位は、時刻t0~時刻t1と同じく、それぞれVCC-2VTH、VCC-3VTHとなるこの電位まで、NMOSトランジスタ21により補償される。時刻t5~時刻t6の時間が長時間となる場合としては、定電圧発生回路10bが搭載される半導体装置が、動作モードとしてパワーダウンモードを備えている場合が考えられる。このようなパワーダウンモードを備えていない半導体装置の場合、昇圧回路20が出力電圧VPPを供給する内部回路が動作する時刻図6における時刻t6において、昇圧回路20から内部回路への電荷供給が行われ、内部回路が動作することにより出力電圧VPPが降下ドロップする図5において実線で示す。一方、パワーダウンモードを備えている半導体装置の場合、この電圧ドロップは、昇圧回路20の内部ノードである接続点N24、及び接続点N25の電位が降下した場合、更に大きくなる図5において破線で示す。電圧ドロップが大きい場合、昇圧回路20におけるポンピング動作の回数も増え、出力電圧VPPの定電圧レベルへの回復に時間がかかってしまう。そのため、昇圧回路20に接続される内部回路は、電源投入時と同様に、昇圧回路20の各ノードがプリチャージ電位に復帰し、昇圧回路20のポンプ能力が最大能力に復帰するまで、正規の電圧で定電圧で動作できないことになる。このように、関連する定電圧発生回路10bでは、電源投入後や長期パワーダウンモード後に、昇圧回路20内の内部ノード接続点N24、接続点N25が期待される電位プリチャージ電位になっていない場合がある。そのため、検知信号VUPTが活性レベルHレベルになって、オシレータ51が動作しても、昇圧回路20のポンプ能力内部ノード各々がポンピング動作を行い、定電圧を所定時間内に内部回路に供給し、出力電圧VPPのドロップを防ぐことが落ちてしまい、定電圧が供給される内部回路の動作開始時刻が遅くなってしまう。[第1の実施形態]そのため、本実施形態の定電圧発生回路では、この電圧ドロップを防ぐため、内部回路の動作前に、昇圧回路20の内部ノード各接続点をプリチャージ電位に充電し、ポンプ能力が落ちないようにすることを特徴とする。図1は、定電圧発生回路10の構成を示すブロック図である。定電圧発生回路10は、昇圧回路20、電圧検出回路30、及びクロック信号制御回路40を含んで構成される。図1において、図5と同様の構成については同一の符号を付し、その説明を省略する。なお、図1に示すクロック信号VOSCが、図5を用いて説明したクロック信号φ1、及びクロック信号φ2に相当するクロック信号である。図1に示すように、クロック信号制御回路40は、クロック信号発生回路50、駆動信号発生回路60、及び遅延信号発生回路70を含んで構成される。クロック信号制御回路40において、図5に示すクロック信号制御回路40bと同様の構成については同一の符号を付し、その説明を省略する。駆動信号発生回路60は、インバータ回路62、及びノア回路61を含んで構成される。インバータ回路62は、入力が遅延信号発生回路70の出力である接続点Aに接続され、出力がノア回路61の一方の入力に接続される。インバータ回路62は、接続点Aに現れる電位を反転して、ノア回路61に対して出力する。ノア回路61は、図5に示すインバータ回路60aに対応する回路であり、電圧検出回路30の出力信号である検知信号VUPTとインバータ回路62との否定論理和演算を行い演算結果であるオシレータ駆動信号OSCACTBをクロック信号発生回路50に対して出力する。この構成により、駆動信号発生回路60は、検知信号VUPTが、非活性レベルであるLレベルであっても、遅延信号発生回路の出力接続点Aが非活性レベルHレベルから活性レベルLレベルになると、オシレータ駆動信号OSCACTBを活性レベルLレベルに変化させる。遅延信号発生回路70は、ノア回路71、ノア回路72、インバータ回路73、及び遅延回路74を含んで構成される。ノア回路71は、一方の入力端子に入力される制御信号RESETTと、他方の入力端子に入力されるノア回路72の出力信号との否定論理和演算を行い、演算結果をインバータ回路62に対して出力する。ノア回路72は、一方の入力端子に入力されるノア回路71の出力信号と、他方の入力端子に入力されるインバータ回路73の出力信号との否定論理和演算を行い、演算結果をノア回路71の他方の入力端子に対して出力する。インバータ回路73は、遅延回路74の出力信号のレベルを反転して、ノア回路72の他方の入力端子に対して出力する。遅延回路74は、入力が接続点Aに接続され、ノア回路71の出力信号を遅延させて、遅延させた出力信号をインバータ回路73に対して出力する。ここで、制御信号RESETTは、定電圧発生回路10を搭載する半導体装置への電源投入時において、遅延信号発生回路70に入力される信号である。本実施形態において、制御信号RESETTは、外部から入力されるか、半導体装置の内部で生成されるかは問わない。例えば、半導体装置が専用端子を備え、この専用端子を介して制御信号RESETTが直接入力されてもよい。或いは、半導体装置がコマンドデコーダを備え、このコマンドデコーダが半導体装置の外部から供給されるコマンドを、昇圧回路20の内部ノード図5における各接続点をプリチャージ電位へ移行させるコマンドであると解釈して、この制御信号RESETTを遅延信号発生回路70に対して出力する構成としてもよい。また制御信号RESETTは、半導体装置が動作モードとしてパワーダウンモードを備える場合、昇圧回路20に接続される内部回路が動作状態から待機状態となる当該パワーダウンモードから、この内部回路が今度は待機状態から動作可能状態となるパワーダウンイグジットモードへ移行すると、遅延信号発生回路70に入力される構成としてもよい。また、遅延回路74に設定される遅延時間は、クロック信号発生回路50がクロック信号を周期的に発生して、昇圧回路20においてポンピング動作を行う内部ノード図5における各接続点がプリチャージ電位図6において時刻t5における電位に達成するまでの時間が設定されていればよい。図2は、定電圧発生回路10のタイミング波形図である。時刻t1において、制御信号RESETTが遅延信号発生回路70に入力されると、遅延信号発生回路70は、時刻t1から時刻t2の期間、接続点Aの電位をLレベル活性レベルにする。これにより、駆動信号発生回路60は、時刻t1から時刻t2の期間と同一期間、オシレータ駆動信号OSCACTBを活性レベルLレベルにする。クロック信号発生回路50は、オシレータ駆動信号OSCACTBを活性レベルにある期間、クロック信号VOSCクロック信号φ1、及びクロック信号φ2を昇圧回路20に対して出力する。昇圧回路20において、内部ノード各接続点の電位がプリチャージ電位へと充電される。これにより、昇圧回路20から出力電圧VPPが供給される内部回路が電源投入後に動作する前に、昇圧回路20は定電圧をポンプ能力が高い状態で内部回路に供給することができる。つまり、チャージポンプイネーブル信号CPEが入力されて電圧検出回路30が活性化し、その後内部回路が動作することにより出力電圧VPPがドロップするが、このとき昇圧回路20のポンプ能力を最大能力にしておくことができるので、電圧ドロップを抑制できる。このため、内部回路は正規の定電圧に近い、電圧ドロップが抑制された状態で誤動作なく、かつ、従来に比べて早くつまり従来の様にポンプ能力の回復を待つことなく動作開始することができる。[第2の実施形態]図3は、定電圧発生回路10aの構成を示すブロック図である。定電圧発生回路10aは、昇圧回路20、電圧検出回路30、クロック信号制御回路40aを含んで構成される。図3において、図1、及び図5と同様の構成については同一の符号を付し、その説明を省略する。図3に示すように、クロック信号制御回路40aは、クロック信号発生回路50、駆動信号発生回路60、遅延信号発生回路70、及びオーバーシュート抑制回路80制御信号RESETT入力時のポンピング動作により出力電圧VPPが定電圧以上に過上昇することを抑制する回路を含んで構成される。クロック信号制御回路40aにおいて、図1に示すクロック信号制御回路40と同様の構成については同一の符号を付し、その説明を省略する。オーバーシュート抑制回路80は、遅延回路82、PMOSトランジスタ81P型チャネルMOSトランジスタ、及びコンパレータ83、及びNMOSトランジスタ84を含んで構成される。遅延回路82第2の遅延回路は、ノア回路71の出力信号遅延信号を遅延させた信号を、接続点Bから発生し、PMOSトランジスタ81のゲートに対して出力する。PMOSトランジスタ81は、ソースが電源電圧VCCを供給する電源線に接続され、ゲートが接続点B遅延回路82の出力に接続され、ドレインがコンパレータ83の電源端子に接続される。コンパレータ83は、電源端子がPMOSトランジスタ81のドレインに接続されて動作し、昇圧回路20の出力電圧VPPと、基準電圧VR図5に示す基準電圧VREFと同電位であってよいとを比較し、比較結果信号をNMOSトランジスタ84のゲートに対して出力する。コンパレータ83は、出力電圧VPPが基準電圧VR以上の場合、Hレベルの比較結果信号を出力し、出力電圧VPPが基準電圧VR未満の場合、Lレベルの比較結果信号を出力する。NMOSトランジスタ84充放電回路は、ドレインが昇圧回路20の出力に接続され、ゲートがコンパレータ83の出力に接続され、ソースが接地される。NMOSトランジスタ84は、コンパレータ83の比較結果信号がHレベルの場合、オン導通して出力電圧VPPのレベルを降下させ、比較結果信号がLレベルの場合、オフ非導通する。なお、遅延回路82に設定される遅延時間は、例えば、予め出力電圧VPPの基準電圧VRに対する上昇の程度を、測定或いは計算機シミュレーションにより求め、NMOSトランジスタにより、上昇した出力電圧VPPを基準電圧VRまで降下できる程度の時間である。図4は、定電圧発生回路10aのタイミング波形図である。時刻t1において、昇圧回路20がポンピング動作を開始して、出力電圧VPPを供給するが、出力電圧VPPが基準電圧VREFになると、電圧検出回路30は検知信号VUPTを活性レベルHレベルにする。これにより、クロック信号発生回路50は、クロック信号VOSCの昇圧回路20への供給を停止するが、クロック信号の供給停止までの間に出力電圧VPPが過上昇する。そのため、コンパレータ83及びNMOSトランジスタ84により、時刻t1~時刻t3の期間において、出力電圧VPPを、過上昇した電圧分だけ、つまり基準電圧VRからの上昇分だけ降下させる。[第3の実施形態]図7は、以上説明した定電圧発生回路10または定電圧発生回路10aを半導体装置100、例えばクロックに同期して動作するSDRAMシンクロナスダイナミックランダムアクセスメモリに適用した場合の概略構成を示す。なお、図7に示されている各回路ブロックは、全て単結晶シリコンのような1個の半導体チップ上に形成される。各回路ブロックは、例えば、PMOSトランジスタ及びNMOSトランジスタ等の複数のトランジスタで構成される。また、○印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドであり、図示されている外部端子の他に外部から供給される電源電圧が印加される電源電圧端子が設けられる。半導体装置100は、定電圧発生回路10、メモリセルアレイ11、アドレスバッファ12、ロウデコーダ13、カラムデコーダ14、センスアンプ15、コマンドデコーダ16、モードレジスタ17、データ入出力回路19、及びクロック生成回路16aを含んで構成される。メモリセルアレイ11は、複数のメモリセルが行及び列のマトリックス状に配置された例えば4つのバンクBANK0~4から構成される。また、各バンクは、記憶領域であるメモリセル領域111を有している。例えば、メモリセル領域111におけるメモリセル111mは、ワード線11aとビット線11bの交点に配置される。クロック生成回路16aは、外部から供給される一定周波数のクロック信号CLKおよびクロックが有効であることを示すクロックイネーブル信号CKEに基づいて内部回路コマンドデコーダ16、制御回路18、データ入出力回路19を動作させる内部クロック信号を生成する。半導体装置100に外部から供給される制御信号としては、クロック信号CLK及びクロックイネーブル信号CKEの他に次の制御信号がある。チップを選択状態にするチップセレクト信号/CS以下、外部メモリ制御信号CSとする、行アドレスストローブ信号/RAS以下、外部メモリ制御信号RASとする、列アドレスストローブ信号/CAS以下、外部メモリ制御信号CASとする、データの書込み動作を指示するライトイネーブル信号/WE以下、外部メモリ制御信号WEとするなどである。これらの信号のうち符号の前に/が付されているものは、ロウレベルLレベルが有効レベルであることを意味している。コマンドデコーダ16は、これらの外部メモリ制御信号であるCS信号、RAS信号、CAS信号、及びWE信号とアドレス信号の一部をデコードして、外部から供給されるコマンドを復号する。本実施例の半導体装置100に供給されるコマンドとしては、半導体装置の内部回路の活性化を指示するACTコマンド、読出しを指示するREADコマンド、書込みを指示するWRTコマンド、モードレジスタ17への動作モードの設定を指示するMRSコマンド、ACTコマンドにより活性化された内部回路の非活性化を指示するPREコマンドなどがある。また、本実施形態において、コマンドデコーダ16に供給されるコマンドとしてリセットコマンドがある。また、本実施形態において、コマンドデコーダ16に供給されるコマンドとして、内部回路の待機状態への移行を指示するパワーダウンエントリコマンドがある。このパワーダウンエントリコマンドが供給されると、半導体装置100の内部回路は待機状態へ移行する。内部回路を、この待機状態から動作可能状態へ移行させるには、新たに内部回路の動作可能状態への復帰を指示するパワーダウンイグジットコマンドをコマンドデコーダ16に供給する必要がある。コマンドデコーダ16は、外部メモリ制御信号であるCS信号、RAS信号、CAS信号、及びWE信号をコマンド信号として、内部クロック信号に同期して取り込み、復号する。また、コマンドデコーダ16は、復号したコマンドに対応して内部コマンド信号、例えば、アクティブコマンドACTコマンド、ライトコマンドWRTコマンド、リードコマンドREADコマンド、プリチャージコマンドPREコマンドそれぞれに対応して内部アクティブ信号、内部ライト信号、内部リード信号、内部プリチャージ信号などを制御回路18へ出力する。また、本実施形態において、コマンドデコーダ16は、リセットコマンドが供給されると、内部リセット信号を制御回路18に出力する。また、本実施形態において、コマンドデコーダ16は、パワーダウンエントリコマンドが供給されると、内部プリチャージ信号を制御回路18に出力し、パワーダウンイグジットコマンドが供給されると内部リセット信号を制御回路18に出力する。モードレジスタ17は、外部メモリ制御信号であるCS信号、RAS信号、CAS信号、及びWE信号の活性レベルの組み合わせ入力によりアドレス信号を保持し、テスト動作モードへのエントリなど各動作モードの初期設定を行う。制御回路18は、モードレジスタに設定された各動作モード、コマンドデコーダ16からの内部コマンド信号に対応して、半導体装置100内の各回路アドレスバッファ12、ロウデコーダ13、カラムデコーダ14、センスアンプ15、データ入出力回路19を制御する制御信号を発生する。例えば、制御回路18は、ロウデコーダ13、カラムデコーダ14、センスアンプ15、データ入出力回路19を活性制御する活性化を示す活性非活性制御信号を、内部アクティブ信号、内部プリチャージ信号の論理レベルの変化に対応してタイミング制御し、出力する。また、制御回路18は、データ入出力回路19を活性制御するライト制御信号を、内部ライト信号の論理レベルの変化に対応してタイミング制御して出力する。また、制御回路18は、チャージポンプイネーブル信号CPEを、内部アクティブ信号の論理レベルの変化に対応してタイミング制御して、定電圧発生回路10における電圧検出回路30に対して出力する。また、本実施形態において、制御回路18は、制御信号RESETTを、内部リセット信号の論理レベルの変化に対応してタイミング制御して、定電圧発生回路10におけるクロック信号制御回路40に対して出力する。これにより、制御信号RESETTは、リセットコマンドまたはパワーダウンイグジットコマンドが半導体装置100に供給されると、クロック信号制御回路40に入力される。アドレスバッファ12は、ACTコマンドにより活性化された状態で、外部から入力されるメモリセルの位置を示すアドレスデータ以下、アドレスと略すを、マルチプレックス方式で内部に取り込む。マルチプレックス方式とは、ACTコマンドによりメモリセルの位置を示す行アドレスロウアドレスを、READコマンドまたはWRTコマンドによりメモリセルの位置を示す列アドレスカラムアドレスを、時系列に取り込む方式である。ロウデコーダ13は、ACTコマンドにより活性化された状態で、アドレスバッファ12により取り込まれたロウアドレスをデコードし、メモリセルアレイ11内の対応するワード線例えば上記ワード線11aを選択する。選択されたワード線に接続される複数のメモリセルは、それぞれのビット線メモリセル111mであればビット線11bと接続され、各メモリセルのデータはビット線に読み出される。本実施形態において、ロウデコーダ13は、電源電圧として定電圧発生回路10から出力電圧VPPが供給され、選択するワード線の電位を昇圧する。これにより、メモリセルにビット線のHレベルと等しいレベルを書き込むことができる。センスアンプ15は、ACTコマンドにより活性化され、内部リード信号または内部ライト信号によりビット線に読み出された電圧を増幅し、半導体装置が読み出し動作にあるとき、増幅したデータを選択されるカラムスイッチ及びI/O線を介して、データ入出力回路19へ出力する。また、センスアンプ15は、半導体装置が書き込み動作にあるとき、データ入出力回路19からカラムスイッチ及びI/O線を介して入力されるデータをメモリセルへ書き込む。カラムデコーダ14は、ACTコマンドに続くWRTコマンドまたはREADコマンドにより活性化された状態で、アドレスバッファ12により取り込まれたカラムアドレスをデコードしてメモリセル領域111内の対応するカラムビット線を選択する。データ入出力回路19は、半導体装置の読み出し動作において、メモリセルアレイ11からI/O線を介して読み出されたデータを、データ入出力端子DQ0~DQ15を介して外部に出力する。また、データ入出力回路19は、書き込み動作において外部からデータ入出力端子DQ0~DQ15を介して入力されるデータをラッチして、I/O線を介してセンスアンプ15へ供給する。なお、データ入出力回路19は、外部から供給される制御信号DQMに基づいて例えば16ビットのデータDQ0~DQ15をマスク有効するかしないかを決定するように構成されている。定電圧発生回路10は、本発明の特徴的部分である回路である。これについては後述し、ここでは、本発明に関係するコマンドが、外部から供給される場合、半導体装置100が行う動作について簡単に述べる。まず、外部からのクロック信号CLKの立ち上り時に、外部メモリ制御信号CS、RASがLレベルであり外部メモリ制御信号CAS、WEがHレベルであるときに、コマンドデコーダ16にACTコマンドが入力される。このとき、コマンドデコーダ16の内部コマンド信号のうち、内部アクティブ信号がLレベルからHレベルへ変化する。この内部アクティブ信号のHレベルへの変化に対応して、半導体装置100の内部でアクティブ動作が行われる。すなわち、ロウデコーダ13及びアドレスバッファ12は、活性化を示す活性非活性制御信号が入力され、活性化される。また、ACTコマンド入力と同時に、外部入力のアドレス信号がアドレスバッファ12にラッチされる。そして、活性化されたロウデコーダ13は、ラッチされたアドレス信号をデコードし、メモリセルアレイ11のワード線を選択し、選択したワード線のレベルを昇圧する。また、ACTコマンド入力により、センスアンプ15、データ入出力回路19も、活性化を示す活性非活性制御信号が入力され、活性化される。制御回路18は、内部で活性化を示す活性非活性制御信号をタイミング調整し、センスアンプ15へ出力する。タイミング調整した信号が入力されるセンスアンプ15は、ビット線の電圧を増幅する。次に、書き込み動作においては、クロック信号CLKの立ち上り時に、外部メモリ制御信号CS、CAS、WEがLレベルであり、外部メモリ制御信号RASがHレベルであるときに、コマンドデコーダ16にWRTコマンドが入力される。このとき、コマンドデコーダ16の内部コマンド信号の中で、内部ライト信号がLレベルからHレベルへ変化する。この内部ライト信号のHレベルへの変化に対応して、半導体装置100の内部でライト動作が行われる。すなわち、既にACTコマンドにより活性化されているアドレスバッファ12は、今度はWRTコマンドとともに入力される外部入力のアドレス信号をラッチし、WRTコマンドにより活性化されるカラムデコーダ14は、ラッチされたアドレス信号に基づいて、メモリセルアレイ11のビット線を選択する。制御回路18は、ライト制御信号をタイミング制御し、データ入出力回路19へ出力する。ライト制御信号が入力されるデータ入出力回路19は、選択されたメモリセルアレイ11のビット線をI/O線及びカラムスイッチを介して、センスアンプ15とともに駆動し、外部から入力されるデータを、メモリセルに書き込む。特にメモリセルにHレベルのデータを書き込む場合、ワード線が定電圧発生回路10、及びロウデコーダ13により昇圧されることで、ビット線のHレベルと同じレベルを書き込むことができる。また、読み出し動作においては、クロック信号CLKの立ち上り時に、外部メモリ制御信号CS、CASがLレベルであり、外部メモリ制御信号RAS、WEがHレベルであるときに、コマンドデコーダ16にREADコマンドが入力される。このとき、コマンドデコーダ16の内部コマンド信号の中で、内部リード信号がLレベルからHレベルへ変化する。この内部リード信号のHレベルへの変化に対応して、半導体装置100の内部でリード動作が行われる。すなわち、既にACTコマンドにより活性化されているアドレスバッファ12は、今度はREADコマンドとともに入力される外部入力のアドレス信号をラッチし、READコマンドにより活性化されるカラムデコーダ14は、ラッチされたアドレス信号に基づいて、メモリセルアレイ11のビット線を選択する。制御回路18は、リード制御信号をタイミング制御し出力する。リード制御信号が入力されるデータ入出力回路19は、センスアンプ15により増幅されたメモリセルアレイ11のビット線の電圧が、カラムスイッチ及びI/O線を介して入力され、メモリセルのデータを外部へ読み出す。読み出し動作または書き込み動作に続いてスタンバイ状態に移行する際、クロック信号CLKの立ち上り時に、外部メモリ制御信号CS、RAS、WEがLレベルであり、外部メモリ制御信号CASがHレベルであるときに、コマンドデコーダ16にPREコマンドが入力される。このとき、コマンドデコーダ16の内部コマンド信号の中で、内部プリチャージ信号がLレベルからHレベルへ変化する。この内部プリチャージ信号のHレベルへの変化に対応して、半導体装置100の内部でプリチャージ動作が行われる。すなわち、ロウデコーダ13は、非活性化を示す活性非活性制御信号が入力されて非活性化され、メモリセルアレイ11のワード線が非選択状態となり、メモリセルアレイ11のビット線が所定の電圧へプリチャージされ、半導体装置100はスタンバイ状態IDLEとなる。また、PREコマンド入力により、カラムデコーダ14、センスアンプ15、データ入出力回路19にも、非活性化を示す活性非活性制御信号が入力され、非活性化される。また、パワーダウンエントリコマンドがコマンドデコーダ16に供給されて、内部回路がスタンバイ状態待機状態へ移行する場合も、上記と同様にロウデコーダ13を含む各内部回路は非活性化される。またテスト動作モードへ移行するには、クロック信号CLKの立ち上り時に、外部メモリ制御信号CS、RAS、WE、CASが全てLレベルであるときに、コマンドデコーダ16にMRSコマンドが入力される。モードレジスタ17は、MRSコマンドが入力され、入力されるアドレスの論理が所定の論理である場合、半導体装置100がテスト動作モードへ移行することを示すコードMRSコードを生成する。このMRSコードは、モードレジスタ17にラッチされ、テスト回路の有効制御を行うために用いられる。本実施形態では、定電圧発生回路10の出力電圧VPPが供給される内部回路としてロウデコーダ13を例にとって説明するが、勿論ロウデコーダ13に限られるものではなく、昇圧電圧を使用する他の回路であってもよい。半導体装置100の電源投入時に、コマンドデコーダ16にリセットコマンドが供給されると、制御回路18は制御信号RESETTを定電圧発生回路10に出力する。これにより、定電圧発生回路10において、ポンピング動作が行われ、出力電圧VPPがロウデコーダ13に供給される。その後、ACTコマンドの入力により、制御回路18は、チャージポンプイネーブル信号CPEを、定電圧発生回路10における電圧検出回路30に対して出力する。ロウデコーダ13は、ワード線を駆動するが、ワード線に接続された負荷メモリセルにより出力電圧VPPは降下する。電圧検出回路30は、出力電圧VPPを分圧した分圧電圧Vdが基準電圧VRより低くなったと判定し、検知信号VUPTを活性レベルHレベルに変化させ、クロック信号制御回路40に対して出力する。クロック信号制御回路40は、クロック信号発生回路50におけるオシレータ51を発振させるオシレータ駆動信号OSCACTBを活性レベルLレベルに変化させる。クロック信号発生回路は、クロック信号VOSCを昇圧回路20に対して出力する。昇圧回路20は、内部ノードにおいてポンピング動作を行い、出力電圧VPPのドロップ分に対応する電荷をロウデコーダ13に供給する。このとき、昇圧回路20における各ノードは、チャージポンプイネーブル信号CPEより先にクロック信号制御回路40に入力される制御信号RESETTにより、プリチャージ電位まで充電されている。これにより、昇圧回路20のポンプ能力は最大能力に確保され、出力電圧の大幅なドロップは抑制される。つまり、ロウデコーダ13は、ACTコマンド入力から、従来必要であった昇圧回路20の内部ノードをプリチャージ電位へ充電するポンピング動作に要する時間の経過を待つことなく、ACTコマンド入力から所定の定電圧でワード線昇圧動作を実行することができる。なお、本実施形態において、リセットコマンド入力を例にとって説明しているが、この構成に限ることなく、例えば半導体装置100が、制御信号RESETT入力用の専用端子を有している場合、この専用端子を介して、定電圧発生回路10におけるクロック信号制御回路40が制御信号RESETTを受け取る構成としてもよい。あるいは、半導体装置100が、電源投入時に活性レベルのパワーオンリセット信号を発生するパワーオンリセット回路を備えている場合、このパワーオンリセット信号から制御信号RESETTを発生する構成、あるいはパワーオンリセット信号そのものを制御信号RESETTとする構成としてもよい。また、半導体装置100がパワーダウンモードへ移行する場合、コマンドデコーダ16にパワーダウンエントリコマンドが供給されると、内部プリチャージ信号を、制御回路18に出力する、制御回路18は、ロウデコーダ13を含む半導体装置100の内部回路を待機状態へ移行させる。この待機状態から抜け出るコマンドとして、パワーダウンイグジットコマンドがコマンドデコーダ16に供給されると、制御回路18は制御信号RESETTを定電圧発生回路10に出力する。定電圧発生回路10において、昇圧回路20における各ノードは制御信号RESETTの入力により、プリチャージ電位までポンピング動作を行い、昇圧回路20のポンプ能力は十分確保される。その後、ACTコマンドの入力により、制御回路18は、チャージポンプイネーブル信号CPEを、定電圧発生回路10における電圧検出回路30に対して出力する。ロウデコーダ13は、ワード線を駆動するが、ワード線に接続された負荷メモリセルにより出力電圧VPPは降下する。電圧検出回路30は、出力電圧VPPを分圧した分圧電圧Vdが基準電圧VRより低くなったと判定し、検知信号VUPTを活性レベルHレベルに変化させ、クロック信号制御回路40に対して出力する。クロック信号制御回路40は、クロック信号発生回路50におけるオシレータ51を発振させるオシレータ駆動信号OSCACTBを活性レベルLレベルに変化させる。クロック信号発生回路は、クロック信号VOSCを昇圧回路20に対して出力する。昇圧回路20は、内部ノードにおいてポンピング動作を行い、出力電圧VPPのドロップ分に対応する電荷をロウデコーダ13に供給する。このとき、昇圧回路20における各ノードは、チャージポンプイネーブル信号CPEより先にクロック信号制御回路40に入力される制御信号RESETTにより、プリチャージ電位まで充電されている。これにより、昇圧回路20のポンプ能力は最大能力に確保され、出力電圧の大幅なドロップは抑制される。つまり、ロウデコーダ13は、電源投入時と同じく、ACTコマンド入力から、従来必要であった昇圧回路20の内部ノードをプリチャージ電位へ充電するポンピング動作に要する時間の経過を待つことなく、ACTコマンド入力から所定の定電圧でワード線昇圧動作を実行することができる。このように、本発明の半導体装置は、クロック信号VOSCクロック信号φ1、φ2が入力されると、内部の複数のノード接続点N23~接続点N25においてポンピング動作を行い、入力端子に供給される電荷を複数のノードを介して出力端子へと順次転送し、出力端子から出力電圧を発生する昇圧回路20を備える。また、本発明の半導体装置は、第1の制御信号チャージポンプイネーブル信号CPEが活性レベルHレベルであって、出力電圧VPPが予め設定された電圧基準電圧VREF×R1R2/R2に達しない場合、活性レベルHレベルの検知信号VUPTを出力し、第1の制御信号CPEが活性レベルHレベルであって、出力電圧VPPが予め設定された電圧に達した場合、非活性レベルLレベルの検知信号VUPTを出力する電圧検出回路30を備える。また、本発明の半導体装置は、検知信号VUPTが活性レベルHレベルの場合、クロック信号VOSCを昇圧回路20へ出力し、検知信号VUPTが非活性レベルLレベルの場合、クロック信号VOSCの昇圧回路20への出力を停止するクロック信号制御回路40または40aを備える。この半導体装置において、クロック信号制御回路40または40aは、検知信号VUPTが非活性レベルLレベルであっても、第1の制御信号チャージポンプイネーブル信号CPEが電圧検出回路30に入力されるよりも先に入力される第2の制御信号制御信号RESETTのレベルに応じてクロック信号VOSCを昇圧回路20へ出力する、ことを特徴とする。本発明によれば、クロック信号制御回路40は、第1の制御信号チャージポンプイネーブル信号CPEが活性レベルHレベルになるよりも先に入力される第2の制御信号制御信号RESETTのレベルに応じて、クロック信号VOSCを昇圧回路20に対して出力する。このため、電源投入時において、第2の制御信号をクロック信号制御回路に入力することで、電圧検出回路30が検出した検出電圧が基準電圧VREFより低い場合であっても、クロック信号制御回路40は、クロック信号VOSCをチャージポンプ各々へ供給できる。また、昇圧回路20は内部ノードにおいてポンピング動作を行って定電圧を発生し、この定電圧を内部回路に対して供給できる。そのため、内部回路が誤動作を起さないために、内部回路の動作を停止させる必要がなく、従来に比べて内部回路例えばロウデコーダ13の動作開始時刻を早めることができる。また、半導体装置100のパワーダウンモード期間が長くなっても、パワーダウンモードからイグジットして、第1の制御信号より先に第2の制御信号を与えることで、昇圧回路20の内部ノードの電位をプリチャージ電位に戻し、昇圧回路20の出力電圧VPPの降下ドロップを抑制できる。そのため、内部回路が誤動作を起さないために、内部回路の動作を停止させる必要がなく、従来に比べて内部回路の動作開始時刻を早めることができる。本願の技術思想は、定電圧発生回路を有する半導体装置に適用できる。更に、図面で開示した各ブロックの接続方法や回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。本発明の実施形態においては、主にメモリMemoryでの実施例を開示したが、これに限られず、メモリ以外の半導体装置、例えば、CPUCentralProcessingUnit、MCUMicroControlUnit、DSPDigitalSignalProcessor、ASICApplicationSpecificIntegratedCircuit、ASSPApplicationSpecificStandardProduct等の半導体装置全般に、本発明を適用することができる。更にこれらの半導体装置は、冗長メモリセルとレギュラーメモリセルを含んでいても良い。また、このような本発明が適用された半導体装置の製品形態としては、例えば、SOCシステムオンチップ、MCPマルチチップパッケージやPOPパッケージオンパッケージなどが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタFieldEeffectTransistorFETであれば良く、MOSMetalOxideSemiconductor以外にもMISMetalInsulatorSemiconductor、TFT等の様々なFETに適用できる。トランジスタ等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、PMOSトランジスタP型チャネルMOSトランジスタは、第2導電型のトランジスタ、NMOSトランジスタN型チャネルMOSトランジスタは、第1導電型のトランジスタの代表例である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得る各種変形、修正を含むことは勿論である。