交互に積層して設けられた複数の電極膜及び層間絶縁膜を有した積層体と、前記積層体を積層方向に貫く半導体ピラーと、前記半導体ピラーと前記電極膜との間に設けられた電荷蓄積膜と、前記半導体ピラーの側面に設けられた添加部と、を備え、前記半導体ピラーは、ゲルマニウムを含む半導体材料を用いて形成され、前記添加部は、酸化アルミニウムを用いて形成されたことを特徴とする半導体記憶装置。前記半導体ピラーは、アルミニウムを含むことを特徴とする請求項1記載の半導体記憶装置。前記半導体ピラーは、中空状を呈し、前記半導体ピラーの内側面及び外側面の少なくともいずれかに前記添加部が設けられたことを特徴とする請求項1または2に記載の半導体記憶装置。電極膜と、層間絶縁膜と、を交互に複数積層して積層体を形成する工程と、前記積層体の積層方向に延びる貫通孔を形成する工程と、前記貫通孔の内部に電荷蓄積層を形成する工程と、前記電荷蓄積層の内部にゲルマニウムを含む半導体ピラーを形成する工程と、前記半導体ピラーにアルミニウムを添加する工程と、を備えたことを特徴とする半導体記憶装置の製造方法。前記アルミニウムを添加する工程において、前記半導体ピラーの側面に酸化アルミニウムからなる添加部を形成し、加熱することで前記添加部から前記半導体ピラーにアルミニウムを添加することを特徴とする請求項4記載の半導体記憶装置の製造方法。前記アルミニウムを添加する工程において、前記半導体ピラーの側面に第1のアルミニウム膜を形成し、酸素ガス雰囲気中において加熱することで前記第1のアルミニウム膜から前記半導体ピラーの内部にアルミニウムを添加するとともに、前記添加膜を酸化させて添加部を形成することを特徴とする請求項4記載の半導体記憶装置の製造方法。電極膜と、層間絶縁膜と、を交互に複数積層して積層体を形成する工程と、前記積層体に積層方向に延びる貫通孔を形成する工程と、前記貫通孔の内部に電荷蓄積層を形成する工程と、前記電荷蓄積層の内部にゲルマニウムを含む半導体ピラーを形成する工程と、前記半導体ピラーの外側面に第1のアルミニウム膜を形成する工程と、前記半導体ピラー中に前記第1のアルミニウム膜の少なくとも一部を拡散させるとともに前記半導体ピラーの内側面に第2のアルミニウム膜を形成する熱処理工程と、酸素ガス雰囲気中において加熱することで前記第2のアルミニウム膜を酸化する工程と、を備えたことを特徴とする半導体記憶装置の製造方法。本発明が解決しようとする課題は、読み出し速度の向上を図ることができる半導体記憶装置及びその製造方法を提供することである。実施形態に係る半導体記憶装置は、交互に積層して設けられた複数の電極膜及び層間絶縁膜を有した積層体と、前記積層体を積層方向に貫く半導体ピラーと、前記半導体ピラーと前記電極膜との間に設けられた電荷蓄積膜と、前記半導体ピラーの側面に設けられた添加部と、を備えている。そして、前記半導体ピラーは、ゲルマニウムを含む半導体材料を用いて形成され、前記添加部は、酸化アルミニウムを用いて形成されている。以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。また、半導体記憶装置には、データを記憶するメモリセルが形成されたメモリ領域と、メモリ領域のメモリセルを駆動する周辺回路が形成された周辺回路領域とが設けられる。この場合、周辺回路領域については既知の技術を適用することができるので周辺回路領域についての例示は省略し、ここではメモリ領域についての例示をする。第1の実施形態図1は、第1の実施形態に係る半導体記憶装置を例示する模式斜視断面図である。図2は、メモリストリングス部分を例示する模式断面図である。また、図1、図2におけるX方向、Y方向、Z方向は互いに直交する方向を表し、X方向及びY方向は基板11の主面に平行な方向、Z方向は基板11の主面に直交する方向積層方向としている。なお、図1においては、煩雑となることを避けるために導電部分のみを示し、絶縁部分は図示を省略している。本実施形態に係る半導体記憶装置1は、3次元積層型のフラッシュメモリである。後述するように、半導体記憶装置1においては、複数の電極膜WLが相互に離隔して積層されており、これらの電極膜WLを複数の半導体ピラーSPが貫くことにより、電極膜WLと半導体ピラーSPとの交差部分毎にセルトランジスタが形成されている。また、各セルトランジスタには電荷蓄積膜が設けられており、この電荷蓄積膜に電荷を蓄積させることにより、各セルトランジスタがデータを記憶するメモリセルとして機能する。図1、図2に示すように、半導体記憶装置1には、例えば、単結晶シリコンを用いた基板11が設けられている。基板11の表層部分には、イオンインプランテーションによりソース線SLが形成されている。基板11上には、下部ゲート積層体ML1が設けられている。下部ゲート積層体ML1においては、絶縁膜12、下部選択ゲート電極LSG及び絶縁膜13がこの順に積層されている。また、下部ゲート積層体ML1の上方には、メモリ積層体ML2が設けられている。メモリ積層体ML2は、積層して設けられた複数の電極膜WLと、電極膜WL同士の間に設けられた層間絶縁膜14とを有している。電極膜WLは半導体記憶装置1のワード線として機能する。層間絶縁膜14は電極膜WL同士を絶縁する絶縁膜として機能する。最上層の電極膜WL上にも層間絶縁膜14が設けられている。なお、図1に示す例では、電極膜WLは4層設けられているが、電極膜WLの層数はこれに限定されない。更に、メモリ積層体ML2の上方には、上部ゲート積層体ML3が設けられている。上部ゲート積層体ML3においては、絶縁膜15、上部選択ゲート電極USG及び絶縁膜16がこの順に積層されている。上部選択ゲート電極USG及び下部選択ゲート電極LSGは、それぞれ1枚の導電膜がY方向に分断されて形成されたものであり、X方向に延びる複数本の配線状の導電部材となっている。上部選択ゲート電極USG及び下部選択ゲート電極LSGの周囲は、絶縁膜17によって埋め込まれている。これに対して、電極膜WLは消去ブロック単位で分断されており、消去ブロック内ではXY平面に平行な1枚の導電膜となっている。なお、電極膜WLも、上部選択ゲート電極USG及び下部選択ゲート電極LSGと同様に、Y方向に分断されていてもよい。下部選択ゲート電極LSG、電極膜WL及び上部選択ゲート電極USGは、導電材料、例えば、不純物が導入されて導電性が付与されたアモルファスシリコン又はポリシリコンなどにより形成されている。絶縁膜12~17は、絶縁材料、例えば、シリコン酸化物により形成されている。なお、各膜間の任意の位置に、例えばシリコン窒化物からなるストッパ膜等、製造プロセス上必要な膜が設けられていてもよい。そして、下部ゲート積層体ML1、メモリ積層体ML2及び上部ゲート積層体ML3以下、総称して積層体MLというには、積層方向Z方向に延びる複数本の貫通孔18が形成されている。各貫通孔18は積層体ML全体を貫いている。各貫通孔18の内部には、半導体ピラーSPが形成されている。そのため、半導体ピラーSPは積層体MLを貫くことになる。半導体ピラーSPは、中空の柱状筒状を呈しており、例えば、半導体ピラーSPの形状を円筒状とすることができる。ここで、ポリシリコンなどのシリコンを用いて半導体ピラーSPを形成するようにすれば、メモリ積層体ML2の積層数が増え、NAND列の直列抵抗が増えたときに読み出し速度が低下するという問題が生じるおそれがある。このことは、シリコンチャネルにおけるキャリアの移動度が低いことに起因する。この場合、シリコン以上の高い移動度を生じさせることのできる半導体材料としてはゲルマニウムがあるが、ゲルマニウムの成膜後に結晶化を行うとゲルマニウムの膜中にホール生成を行う欠陥が多く生じ所望の閾値が得られなくなるという新たな問題が生ずる。本実施形態においては、ゲルマニウムを含む半導体材料を用いて半導体ピラーSPを形成するようにしている。ゲルマニウムを含む半導体材料としては、例えば、ゲルマニウム単体、シリコンゲルマニウムなどを例示することができる。そして、半導体ピラーSPの側面には、酸化アルミニウムアルミナを用いて形成された添加部25が設けられ、半導体ピラーSPの内部にはアルミニウムが添加されている。ゲルマニウムを含む半導体材料にアルミニウムを添加することができれば、ゲルマニウムに起因する欠陥の修復を図ることができる。そのため、キャリアの移動度を高めることができ、且つ、欠陥が少なく所望の閾値が得られ、特性のばらつきが少ない半導体ピラーSPを形成することができる。なお、添加部25の配置や半導体ピラーSPの内部にアルミニウムを添加することに関する詳細は後述する。また、半導体ピラーSPは積層体MLの積層方向全長にわたって設けられており、半導体ピラーSPの下端部は基板11のソース線SLに接続されている。また、半導体ピラーSPの上端部はプラグ導電層26を介してビット線BLに接続されている。プラグ導電層26は、例えば、不純物が導入されて導電性が付与されたシリコンやゲルマニウムなどを用いて形成されたものとすることができる。また、貫通孔18の内側面上に、ブロック絶縁膜22、電荷蓄積膜23及びトンネル絶縁膜24がこの順に積層されている。ブロック絶縁膜22は、半導体記憶装置1の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。ブロック絶縁膜22は、電荷蓄積膜23を形成する材料の誘電率よりも高い誘電率を有した材料を用いて形成されたものとすることができる。ブロック絶縁膜22は、例えば、酸化アルミニウムを用いて形成されたものとすることができる。電荷蓄積膜23は、半導体ピラーSPと電極膜WLとの間に設けられている。電荷蓄積膜23は、電荷を保持する能力を有する膜であり、例えば、電子のトラップサイトを含む膜とすることができる。電荷蓄積膜23は、例えば、シリコン窒化物を用いて形成されたものとすることができる。トンネル絶縁膜24は、通常は絶縁性であるが、半導体記憶装置1の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜とすることができる。トンネル絶縁膜24は、例えば、単層のシリコン酸化膜やONO膜oxidenitrideoxide膜:酸化物-窒化物-酸化物膜などを用いて形成されたものとすることができる。また、ブロック絶縁膜22、電荷蓄積膜23、トンネル絶縁膜24は半導体ピラーSPと上部選択ゲート電極USGとの間にも設けられ、上部ゲート絶縁膜が形成されることになる。これにより、上部ゲート積層体ML3においては、半導体ピラーSPをチャネル領域を含むボディ領域とし、上部ゲート絶縁膜をゲート絶縁膜とし、上部選択ゲート電極USGをゲート電極とした上部選択トランジスタが形成される。また、ブロック絶縁膜22、電荷蓄積膜23、トンネル絶縁膜24は半導体ピラーSPと下部選択ゲート電極LSGとの間にも設けられ、下部ゲート絶縁膜が形成されることになる。これにより、下部ゲート積層体ML1においては、半導体ピラーSPをチャネル領域を含むボディ領域とし、下部ゲート絶縁膜をゲート絶縁膜とし、下部選択ゲート電極LSGをゲート電極とした下部選択トランジスタが形成される。また、上部ゲート積層体ML3の上方には、Y方向に延びる複数のビット線BLが設けられている。ビット線BLは、タングステンなどの金属を用いて形成されている。各ビット線BLは、Y方向に沿って配列された各列の半導体ピラーSPの直上域を通過するように配設されている。ビット線BLは、半導体ピラーSPの上端部にプラグ導電層26を介して接続されている。これにより、半導体ピラーSPは、ビット線BLとソース線SLとの間に接続される。そして、本実施形態においては、トンネル絶縁膜24と半導体ピラーSPとの間に酸化アルミニウムを用いて形成された添加部25が設けられている。また、半導体ピラーSPにはアルミニウムが含まれている。半導体ピラーSPに含まれるアルミニウムは、添加部25から添加されたものである。ゲルマニウムを含む半導体材料にアルミニウムを添加すればゲルマニウムにおける欠陥をアルミニウムで終端することができるので欠陥の修復を図ることができる。この場合、図2に例示をしたように、半導体ピラーSPが中空状である場合には、半導体ピラーSPの内側面に添加部25を形成することもできるし、半導体ピラーSPの内側面及び外側面に添加部25を形成することもできる。すなわち、半導体ピラーSPの内側面及び外側面の少なくともいずれかに添加部25を形成するようにすることができる。なお、添加部25は膜状を呈するものであってもよいが、例えば、半導体ピラーSPの内部を埋め込むようにして形成されたものであってもよい。また、添加部25は必ずしも連続的に形成されている必要はなく、半導体ピラーSPに添加されたアルミニウムの分布が大きく偏らなければ途切れていてもよい。また、必ずしも半導体ピラーSPの全域にわたって添加部25が形成されている必要はなく、少なくともチャネルとして機能する部分にアルミニウムを添加することができるような範囲に添加部25が形成されていればよい。本実施形態によれば、半導体ピラーSPは、ゲルマニウムを含む半導体材料を用いて形成されている。また、酸化アルミニウムを用いた添加部25が形成され、半導体ピラーSPの内部にアルミニウムが添加されている。そのため、キャリアの移動度を高めることができ、且つ、欠陥が少なく所望の閾値が得られ、特性のばらつきを抑制することができる半導体記憶装置1とすることができる。第2の実施形態図3は、第2の実施形態に係る半導体記憶装置を例示する模式斜視断面図である。図4は、メモリストリングス部分を例示する模式断面図である。また、図3、図4におけるX方向、Y方向、Z方向は互いに直交する方向を表し、X方向及びY方向は基板11の主面に平行な方向、Z方向は基板11の主面に直交する方向積層方向としている。なお、図3においては、煩雑となることを避けるために導電部分のみを示し、絶縁部分は図示を省略している。本実施形態に係る半導体記憶装置3も、3次元積層型のフラッシュメモリである。ただし、基板11の上層部分にはソース線が形成されておらず、その替わりにバックゲート電極31が形成されている。基板11の上層部分には絶縁膜11aが形成され、絶縁膜11aの上に、例えば、不純物がドープされたポリシリコン膜などを用いたバックゲート電極31が形成されている。また、半導体記憶装置3においては、下部ゲート積層体ML1は設けられておらず、基板11とメモリ積層体ML2との間には、接続部材32が設けられている。接続部材32は、Y方向に延びる棒状の導電性部材であり、Y方向において隣り合う一対の半導体ピラーSPの下端部同士を電気的に接続しており、半導体ピラーSPと一体的に形成されている。また、半導体記憶装置3においては、各電極膜WLは上部選択ゲート電極USG毎に溝54により分断されており、1つの上部選択ゲート電極USGの直下域に、電極膜WLが多段に配列されている。すなわち、電極膜WLは、YZ平面においてマトリクス状に配列されており、相互に離隔している。これにより、電極膜WLのうち、1つの接続部材32に接続された一対の半導体ピラーSPの一方が貫く部分と他方が貫く部分とは、相互に離隔している。また、この一対の半導体ピラーSPは、相互に異なる上部選択ゲート電極USGを貫いている。また、半導体記憶装置3においては、上部選択ゲート電極USGとビット線BLとの間に、ソース線SLが設けられている。ソース線SLはX方向、すなわち、ビット線BLに対して直交する方向に延びている。そして、ソース線SLの幅は、上部選択ゲート電極USG及び電極膜WLの幅よりも広く、Y方向に配列された2列の半導体ピラーSPの直上域にわたって配置されており、これらの2列の半導体ピラーSPが接続されている。そして、接続部材32に接続された一対の半導体ピラーSPのうち、一方がソース線SLに接続され、他方がビット線BLに接続されている。メモリ積層体ML2と、ソース線SL、ビット線BLなどとの間には、絶縁膜55~58が設けられている。本実施形態においても、トンネル絶縁膜24と半導体ピラーSPとの間に酸化アルミニウムを用いて形成された添加部25が設けられている。また、半導体ピラーSPにはアルミニウムが含まれている。半導体ピラーSPに含まれるアルミニウムは、添加部25から添加されたものである。ゲルマニウムを含む半導体材料にアルミニウムを添加すればゲルマニウムにおける欠陥をアルミニウムで終端することができるので欠陥の修復を図ることができる。この場合、前述したものと同様に、半導体ピラーSPが中空状である場合には、半導体ピラーSPの内側面に添加部25を形成することもできるし、半導体ピラーSPの内側面及び外側面に添加部25を形成することもできる。すなわち、半導体ピラーSPの内側面及び外側面の少なくともいずれかに添加部25を形成するようにすることができる。また、添加部25は膜状を呈するものであってもよいし、例えば、半導体ピラーSPの内部を埋め込むようにして形成されたものであってもよい。また、添加部25は必ずしも連続的に形成されている必要はなく、半導体ピラーSPに添加されたアルミニウムの分布が大きく偏らなければ途切れていてもよい。また、必ずしも半導体ピラーSPの全域にわたって添加部25が形成されている必要はなく、少なくともチャネルとして機能する部分にアルミニウムを添加することができるような範囲に添加部25が形成されていればよい。本実施形態によれば、半導体ピラーSPは、ゲルマニウムを含む半導体材料を用いて形成されている。また、酸化アルミニウムを用いた添加部25が形成され、半導体ピラーSPの内部にアルミニウムが添加されている。そのため、キャリアの移動度を高めることができ、且つ、欠陥が少なく所望の閾値が得られ、特性のばらつきを抑制することができる半導体記憶装置3とすることができる。第3の実施形態次に、半導体記憶装置1の製造方法について例示する。なお、以下の説明では、図1及び図2に示す構成要素と同じ構成要素については同じ符号を用いて説明する。そのため、各構成要素の位置関係などは図1、図2を参照するものとする。まず、基板11の上層部分における所望の位置に素子分離膜図示せずを形成する。そして、メモリ領域に不純物を導入し、ソース線SLを形成する。なお、ソース線SLは、素子分離構造により電気的に分離された配線構造の拡散層により構成してもよく、または、基板11に埋め込まれたメタル配線により構成してもよい。ソース線SLは、ビット線BLと同じ配列周期で同じ方向に延びる配線構造とすることができる。一方、周辺回路領域図示せずにはPウエル及びNウエル等を形成し、各ドライバ回路を構成するトランジスタのソースドレインを形成する。次に、これらのトランジスタのゲートを形成する。次に、基板11上のメモリ領域に絶縁材料を堆積させて平坦化し、絶縁膜12を形成する。次に、この絶縁膜12の上に例えばアモルファスシリコンを堆積させて、下部選択ゲートLSGを形成する。次に、下部選択ゲートLSGの上に絶縁膜13を形成する。これにより、絶縁膜、下部選択ゲート及び絶縁膜からなる下部ゲート積層体ML1が形成される。次に、下部ゲート積層体ML1上に、例えばシリコン酸化物等の絶縁材料を堆積させて、層間絶縁膜14を形成する。次に、層間絶縁膜14上に電極膜WLを形成する。以後、層間絶縁膜14と電極膜WLとを交互に積層させる。一例では、層間絶縁膜14及び電極膜WLを4層ずつ形成する。これにより、メモリ積層体ML2が形成される。次に、メモリ積層体ML2上に、例えばシリコン酸化物からなる絶縁膜15を形成し、例えばアモルファスシリコンを堆積させて上部選択ゲートUSGを形成し、例えばシリコン酸化物からなる絶縁膜16を形成する。これにより、上部選択ゲートUSGを含む上部ゲート積層体ML3が形成される。次に、フォトリソグラフィ法及びRIEReactiveIonEtching:反応性イオンエッチング法を用いて、上部ゲート積層体ML3、メモリ積層体ML2、下部ゲート積層体ML1を積層方向に貫通し基板11まで到達する貫通孔18を形成する。このとき、マトリクス状に配列された複数個の貫通孔18が同時に形成される。次に、ブロック絶縁膜22、電荷蓄積膜23、トンネル絶縁膜24、半導体ピラーSP、添加部25を形成する。図5は、ブロック絶縁膜22、電荷蓄積膜23、トンネル絶縁膜24、半導体ピラーSP、添加部25の形成を例示するための模式断面図である。なお、図5においては煩雑となることを避けるために、貫通孔18の中心線18aに対して片方側のみを表すものとしている。図5aに示すように、半導体ピラーSPの外側面に添加部25を形成するようにすることができる。この場合には、貫通孔18の内壁から順にブロック絶縁層22となる膜と、電荷蓄積層23となる膜と、トンネル絶縁膜24となる膜と、添加部25と、半導体ピラーSPと、をこの順に形成する。例えば、ブロック絶縁膜22となる膜を酸化アルミニウムを用いて形成し、電荷蓄積膜23となる膜をシリコン窒化膜を用いて形成し、トンネル絶縁膜24となる膜をシリコン酸化膜やONO膜を用いて形成し、添加部25を酸化アルミニウムを用いて形成し、半導体ピラーSPをゲルマニウムやシリコンゲルマニウムなどのゲルマニウムを含む半導体材料を用いて形成するようにすることができる。なお、これらの形成方法には、例えば、CVD法ChemicalVaporDeposition法:化学気相成長法などの既知の成膜技術を適用することができる。また、図5bに示すように、半導体ピラーSPの内側面に添加部25を形成するようにすることができる。この場合には、貫通孔18の内壁から順にブロック絶縁層22となる膜と、電荷蓄積層23となる膜と、トンネル絶縁膜24となる膜と、半導体ピラーSPと、添加部25と、をこの順に形成する。なお、これらの形成は、図5aにおいて例示をしたものと同様とすることができる。また、必ずしも半導体ピラーSPの全域にわたって添加部25を形成する必要はない。少なくともチャネルとして機能する部分にアルミニウムを添加することができるような範囲に添加部25を形成すればよい。例えば、図5bに示すように、上部選択ゲート電極USGに対向する部分よりも下方の領域に添加部25を形成するようにすることができる。また、図5cに示すように、半導体ピラーSPの外側面及び内側面に添加部25を形成するようにすることができる。この場合には、貫通孔18の内壁から順にブロック絶縁層22となる膜と、電荷蓄積層23となる膜と、トンネル絶縁膜24となる膜と、添加部25と、半導体ピラーSPと、添加部25と、をこの順に形成する。なお、これらの形成は、図5aにおいて例示をしたものと同様とすることができる。次に、添加部25から半導体ピラーSPの内部にアルミニウムを添加、拡散させる。例えば、図5a~bに例示をしたようにして半導体ピラーSPの側面に酸化アルミニウムを用いて添加部25を形成し、加熱することで添加部25から半導体ピラーSPの内部にアルミニウムを添加、拡散させるようにすることができる。ゲルマニウムを含む半導体材料にアルミニウムを添加すればゲルマニウムにおける欠陥をアルミニウムで終端することができるので欠陥の修復を図ることができる。図6は、他の実施形態に係るブロック絶縁膜22、電荷蓄積膜23、トンネル絶縁膜24、半導体ピラーSP、添加部25の形成を例示するための模式断面図である。なお、図6においては煩雑となることを避けるために、貫通孔18の中心線18aに対して片方側のみを表すものとしている。図5に例示をしたものは、半導体ピラーSPの側面に酸化アルミニウムを用いた添加部25を形成し、これを加熱することで半導体ピラーSPの内部にアルミニウムを添加、拡散させる場合である。これに対し、図6に例示をするものは、半導体ピラーSPの側面にアルミニウムを用いた添加膜第1のアルミニウム膜25aを形成し、これを酸素ガス雰囲気中で加熱することで半導体ピラーSPの内部にアルミニウムを添加、拡散させるとともに、アルミニウムを用いた添加膜25aを酸化させて酸化アルミニウムを用いた添加部25を形成する場合である。例えば、図6aに示すように、半導体ピラーSPの外側面に添加部25となる添加膜25aを形成するようにすることができる。この場合、添加膜25aはアルミニウムを用いて形成することができ、形成の手順としては図5aに例示をした場合の添加部25を添加膜25aに置き換えるようにすればよい。また、図6bに示すように半導体ピラーSPの外側面に添加部25となる添加膜25aを形成したり、図6cに示すように半導体ピラーSPの外側面及び内側面に添加部25となる添加膜25aを形成したりすることができる。なお、これらの場合における添加膜25aの形成手順としては、図5b、図5cに例示をした場合の添加部25を添加膜25aに置き換えるようにすればよい。次に、添加膜25aから半導体ピラーSPの内部にアルミニウムを添加、拡散させるとともに、添加膜25aを酸化させて添加部25を形成する。例えば、図6a~bに例示をしたようにして半導体ピラーSPの側面にアルミニウムを用いて添加膜25aを形成し、酸素ガス雰囲気中において加熱することで添加膜25aから半導体ピラーSPの内部にアルミニウムを添加、拡散させるとともに、添加膜25aを酸化させて添加部25を形成するようにすることができる。ゲルマニウムを含む半導体材料にアルミニウムを添加すればゲルマニウムにおける欠陥をアルミニウムで終端することができるので欠陥の修復を図ることができる。図7も、他の実施形態に係るブロック絶縁膜22、電荷蓄積膜23、トンネル絶縁膜24、半導体ピラーSP、添加部25の形成を例示するための模式断面図である。なお、図7においては煩雑となることを避けるために、貫通孔18の中心線18aに対して片方側のみを表すものとしている。図7に例示をするものは、半導体ピラーSPの側面にアルミニウムを用いた添加膜25aを形成し、これを置換熱処理することでゲルマニウムに、アルミニウムを添加、拡散させるようにする場合である。この場合、例えば、置換熱処理を行う熱処理工程において、半導体ピラーSP中にアルミニウム膜25aの少なくとも一部を拡散させるとともに半導体ピラーSPの内側面にアルミニウム膜第2のアルミニウム膜を形成する。例えば、まず、図7aに示すように、半導体ピラーSPの外側面に添加部25となる添加膜25aを形成する。この場合、図7bに示すように、半導体ピラーSPの内側面に添加部25となる添加膜25aを形成するようにすることもできる。次に、置換熱処理を行う。置換熱処理を行うと、図7cに示すように、アルミニウムを用いた添加膜25aにおけるアルミニウムの結晶粒界25a1をゲルマニウムが通過する。そして、アルミニウムの結晶粒界25a1を通過したゲルマニウムは貫通孔18の軸方向に成長して再度半導体ピラーSPが形成される。この際、ゲルマニウムの単結晶化を図ることができるので欠陥の発生を抑制することができる。また、置換熱処理を行う際に添加膜25aから半導体ピラーSPの内部にアルミニウムを添加、拡散させることができる。そのため、欠陥が発生したとしてもゲルマニウムにおける欠陥をアルミニウムで終端することができるので欠陥の修復を図ることができる。置換熱処理は、例えば、酸素のない環境例えば、不活性ガス雰囲気中などにおいて、400°C~500°C程度に加熱することで行うようにすることができる。また、置換熱処理において、時間管理などを行うことで添加膜25aと再度形成される半導体ピラーSPとの相対的な位置を制御することができる。例えば、図7dに示すように、添加膜25aの内部に半導体ピラーSPが再度形成されるようにすることができる。次に、添加膜25aを酸化させて添加部25を形成する。例えば、酸素ガス雰囲気中において加熱を行い添加膜25aを酸化させて添加部25を形成するようにすることができる。この際、添加膜25aから半導体ピラーSPの内部にアルミニウムを添加、拡散させることもできる。その後、上部ゲート積層体ML3の上方にプラグ導電層26、ビット線BLなどを形成する。例えば、上部ゲート積層体ML3の上方にプラグ導電層26、ビット線BLとなる膜を形成し、フォトリソグラフィ法及びRIE法を用いて、ビット線BL、プラグ導電層26などを所望の形状に加工するようにすることができる。第4の実施形態次に、半導体記憶装置3の製造方法について例示する。なお、以下の説明では、図3及び図4に示す構成要素と同じ構成要素については同じ符号を用いて説明する。そのため、各構成要素の位置関係などは図3、図4を参照するものとする。まず、基板11上のメモリ領域に絶縁層11a、バックゲート電極BGを形成する。そして、既知のリソグラフィ法及びRIE法を用いて、隣接する半導体ピラーSPを接続するための凹部をバックゲート電極BG中に形成し、凹部内に非晶質シリコンなどを用いた犠牲膜を埋め込む。次に、前述したものと同様にして、メモリ積層体ML2を形成する。次に、フォトリソグラフィ法及びRIE法を用いて、メモリ積層体ML2の積層方向に延びる溝54を形成する。溝54は、Y方向に隣接する電極膜WLを分離するための溝となる。そして、溝54内にシリコン酸化物を埋め込み絶縁膜55を形成する。次に、上部選択ゲート電極USGとなる膜を形成する。そして、フォトリソグラフィ法及びRIE法を用いて、上部選択ゲート電極USGとなる膜、絶縁膜55、メモリ積層体ML2を積層方向に貫通し凹部に連通する貫通孔18を形成する。次に、アルカリウエットエッチング法などを用いて凹部内に埋め込まれた犠牲膜を貫通孔18を介して選択的に除去する。次に、図5~図7において例示をした場合と同様にして、ブロック絶縁膜22、電荷蓄積膜23、トンネル絶縁膜24、半導体ピラーSP、添加部25を形成する。この際、半導体ピラーSPの側面に酸化アルミニウムを用いた添加部25を形成し、これを熱処理することで半導体ピラーSPの内部にアルミニウムを添加、拡散させるようにすることができる。また、半導体ピラーSPの側面にアルミニウムを用いた添加膜25aを形成し、これを酸素ガス雰囲気中で加熱することで半導体ピラーSPの内部にアルミニウムを添加、拡散させるとともに、添加膜25aを酸化させて添加部25を形成することができる。また、半導体ピラーSPの側面にアルミニウムを用いた添加膜25aを形成し、置換熱処理を行うことで欠陥の発生の少ない半導体ピラーSPを再度形成するとともに、再度形成された半導体ピラーSPの内部にアルミニウムを添加、拡散させる。そして、酸素ガス雰囲気中において加熱を行い添加膜25aを酸化させて添加部25を形成するとともに、添加膜25aから半導体ピラーSPの内部にアルミニウムを添加、拡散させることができる。その後、上部選択ゲート電極USGの上方にプラグ導電層26となる膜、ビット線BLとなる膜、ソース線SLとなる膜を成膜し、フォトリソグラフィ法及びRIE法を用いて、ビット線BL、ソース線SL、プラグ導電層26などを所望の形状に加工するようにすることができる。以上に例示をした実施形態によれば、読み出し速度の向上を図ることができる半導体記憶装置及びその製造方法を実現することができる。以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。