入力されたタイミング信号に基づいて、連続する第1~第3の出力タイミングにおいて出力するための第1~第3の出力制御信号を生成するアンプ出力制御回路と、前記第1の出力制御信号に基づいて、階調電圧を出力する第1のアンプ回路と、前記第2の出力制御信号に基づいて、階調電圧を出力する第2のアンプ回路と、前記第3の出力制御信号に基づいて、階調電圧を出力する第3のアンプ回路と、を備え、連続する前記第1及び第2の出力タイミングの時間間隔を第1間隔、連続する前記第2及び第3の出力タイミングの時間間隔を第2間隔、EMC規格におけるEMIの規制対象となる周波数の逆数を周期Tとすると、前記第1間隔と前記第2間隔との最大公約数が、前記周期Tの最小値よりも小さい表示装置駆動回路。入力されたタイミング信号に基づいて、連続する第1~第3の出力タイミングにおいて出力するための第1~第3の出力制御信号を生成するアンプ出力制御回路と、前記第1の出力制御信号に基づいて、階調電圧を出力する第1のアンプ回路と、前記第2の出力制御信号に基づいて、階調電圧を出力する第2のアンプ回路と、前記第3の出力制御信号に基づいて、階調電圧を出力する第3のアンプ回路と、を備え、連続する前記第1及び第2の出力タイミングの時間間隔を第1間隔、連続する前記第2及び第3の出力タイミングの時間間隔を第2間隔、EMC規格におけるEMIの規制対象となる周波数の逆数を周期Tとすると、任意の前記周期Tに対して、前記第1間隔及び前記第2間隔の少なくとも一方が、前記周期Tの整数倍とならない表示装置駆動回路。前記アンプ出力制御回路は、前記第1の出力制御信号が入力され、前記第2の出力制御信号を出力する第1の遅延回路と、前記第2の出力制御信号が入力され、前記第3の出力制御信号を出力する第2の遅延回路と、を備え、前記第1間隔が前記第1の遅延回路の遅延量であり、前記第2間隔が前記第2の遅延回路の遅延量であることを特徴とする請求項1又は2に記載の表示装置駆動回路。前記第1の遅延回路は、カスケード接続された第1の遅延インバータと、第1のインバータとを備え、前記第2の遅延回路は、カスケード接続された第2の遅延インバータと、第2のインバータとを備えることを特徴とする請求項3に記載の表示装置駆動回路。前記第1のインバータの遅延量と前記第2のインバータの遅延量とが等しく、前記第1の遅延インバータの遅延量と、前記第2の遅延インバータの遅延量とが異なることを特徴とする請求項4に記載の表示装置駆動回路。前記第1及び第2の遅延インバータが、それぞれ1対のPMOSトランジスタ及びNMOSトランジスタを備え、前記第1の遅延インバータのPMOSトランジスタ及びNMOSトランジスタのチャネルの寸法の少なくとも一方と、前記第2の遅延インバータのPMOSトランジスタ及びNMOSトランジスタのチャネルの寸法の少なくとも一方とが異なることを特徴とする請求項4又は5に記載の表示装置駆動回路。前記第1及び第2の遅延インバータが、それぞれ1対のPMOSトランジスタ及びNMOSトランジスタを備え、前記第1及び第2の遅延インバータの少なくとも一方が、出力に接続された容量をさらに備えることを特徴とする請求項4乃至6のいずれか一項に記載の表示装置駆動回路。前記第1及び第2の遅延インバータの少なくとも一方が、出力に接続された抵抗をさらに備えることを特徴とする請求項4乃至6のいずれか一項に記載の表示装置駆動回路。前記第1及び第2の遅延インバータが、それぞれ1対のPMOSトランジスタ及びNMOSトランジスタを備え、前記第1及び第2の遅延インバータの少なくとも一方が、PMOSトランジスタと電源との間に設けられた第1の抵抗及びNMOSトランジスタとグランドとの間に設けられた第2の抵抗をさらに備えることを特徴とする請求項4乃至6のいずれか一項に記載の表示装置駆動回路。前記アンプ回路は、差動増幅器と、当該差動増幅器の出力に接続されたスイッチ回路と、を備え、前記スイッチ回路がオンとなることにより、前記階調電圧を出力することを特徴とする請求項1~9のいずれか一項に記載の表示装置駆動回路。前記第1~第3のアンプ回路をそれぞれ複数有することを特徴とする請求項1~10のいずれか一項に記載の表示装置駆動回路。第1のアンプ回路を第1の出力タイミングにおいて駆動し、第2のアンプ回路を前記第1の出力タイミングと連続した第2の出力タイミングにおいて駆動し、第3のアンプ回路を前記第2の出力タイミングと連続した第3の出力タイミングにおいて駆動し、連続する前記第1及び第2の出力タイミングの時間間隔を第1間隔、連続する前記第2及び第3の出力タイミングの時間間隔を第2間隔、EMC規格におけるEMIの規制対象となる周波数の逆数を周期Tとすると、前記第1間隔と前記第2間隔との最大公約数を、前記周期Tの最小値よりも小さくする表示装置駆動方法。発明者は以下の課題を見出した。EMIの発生量は、EMCElectromagneticCompatibility規格により規制されている。EMC規格の国際基準は、国際電気標準会議IEC:InternationalElectrotechnicalCommission:の国際無線障害特別委員会CISPR:InternationalSpecialCommitteeonRadioInterferenceにより規定されたCISPR22である。日本では、このCISPR22を受け、情報処理装置等電波障害自主規制協議会VCCI:VoluntaryControlCouncilforInformationTechnologyEquipmentにより、VCCI規格として規定されている。ここで、CISPR22及びVCCI規格のいずれにおいても、EMIの規制対象となる最大周波数は現状1000[MHz]=1[GHz]である。特許文献1において、例えば、図7のアンプ回路36-1~36-Nの駆動タイミングの時間間隔td=2[ns]であるとすると、2[ns]周期で電源電流ピークが発生する。この電流ピークの発生による電源電流波形の周波数fは、f=1/td=1/2[ns]=500[MHz]となる。即ち、EMC規格による規制対象となる。より詳細には、この周波数fの電源電流波形が、ライン毎に繰り返されることになる。ここで、この周波数fの電源電流波形が、ライン毎に打ち消しあえば、EMIは発生しない。しかしながら、この周波数fの電源電流波形が、ライン毎に共振する場合、EMC規格の規制対象となるEMIを発生してしまうおそれがあった。また、特許文献2では、上述の通り、各ドライバの駆動タイミングの時間間隔td=特定クロック周期×nnは自然数の値を取り得る。従って、時間間隔tdは特許文献1のように一定になるとは限らない。しかしながら、時間間隔tdが一定でなくても、時間間隔tdの最大公約数を周期とするEMIが発生し得る。この場合、この時間間隔tdの最大公約数も、特定クロック周期×mmは自然数となる。そのため、特定クロック周期の1/mの周波数を有するEMIが発生し得ることになる。つまり、少なくとも特定クロックの周波数が1[GHz]以下であれば、発生するEMIの周波数はEMC規格の規制対象となる。そのため、特許文献1と同様に、EMC規格の規制対象となるEMIを発生してしまうおそれがあった。本発明に係る表示装置駆動回路は、入力されたタイミング信号に基づいて、連続する第1~第3の出力タイミングにおいて出力するための第1~第3の出力制御信号を生成するアンプ出力制御回路と、前記第1の出力制御信号に基づいて、階調電圧を出力する第1のアンプ回路と、前記第2の出力制御信号に基づいて、階調電圧を出力する第2のアンプ回路と、前記第3の出力制御信号に基づいて、階調電圧を出力する第3のアンプ回路と、を備え、連続する前記第1及び第2の出力タイミングの時間間隔を第1間隔、連続する前記第2及び第3の出力タイミングの時間間隔を第2間隔、EMC規格におけるEMIの規制対象となる周波数の逆数を周期Tとすると、前記第1間隔と前記第2間隔との最大公約数が、前記周期Tの最小値よりも小さいものである。本発明に係る表示装置駆動方法は、第1のアンプ回路を第1の出力タイミングにおいて駆動し、第2のアンプ回路を前記第1の出力タイミングと連続した第2の出力タイミングにおいて駆動し、第3のアンプ回路を前記第2の出力タイミングと連続した第3の出力タイミングにおいて駆動し、連続する前記第1及び第2の出力タイミングの時間間隔を第1間隔、連続する前記第2及び第3の出力タイミングの時間間隔を第2間隔、EMC規格におけるEMIの規制対象となる周波数の逆数を周期Tとすると、前記第1間隔と前記第2間隔との最大公約数を、前記周期Tの最小値よりも小さくするものである。本発明では、連続する前記第1及び第2の出力タイミングの時間間隔を第1間隔、連続する前記第2及び第3の出力タイミングの時間間隔を第2間隔、EMC規格におけるEMIの規制対象となる周波数の逆数を周期Tとすると、前記第1間隔と前記第2間隔との最大公約数が、前記周期Tの最小値よりも小さい。そのため、EMIの発生が抑制された表示装置駆動回路を提供することができる。本発明によれば、EMIの発生が抑制された表示装置駆動回路を提供することができる。以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。実施の形態1図1を参照して本発明の第1の実施の形態に係る表示装置駆動回路について説明する。図1は、実施の形態1に係る表示装置駆動回路を用いた表示装置のブロック図である。図1に示すように、この表示装置は、実施の形態1に係る表示装置駆動回路であるソースドライバSourceDriver100、タイミングコントローラTimingController200、ゲートドライバGateDriver300、表示部400、4n本のソースラインSL11~SL4n、m本のゲートラインGL1~GLmを備えている。ここで、ソースドライバ100は、アンプ出力制御回路AmplifierOutputController101、4つのアンプ群AG1~AG4を備えている。さらに、アンプ群AG1は、n個のアンプ回路AC11~AC1nを備えている。アンプ群AG2は、n個のアンプ回路AC21~AC2nを備えている。アンプ群AG3は、n個のアンプ回路AC31~AC3nを備えている。アンプ群AG4は、n個のアンプ回路AC41~AC4nを備えている。なお、アンプ群AGの個数は4つに限定されるものではなく、3つ以上であればよい。また、各アンプ群AG1~AG4に含まれるアンプ回路の個数は1つ以上であればよい。さらに、本実施の形態では、各アンプ群AG1~AG4に含まれるアンプ回路の個数は、n個ずつであり等しいが、これに限定されることはない。また、表示部400は、4n本のソースラインSL11~SL4nと、m本のゲートラインGL1~GLmとの交差部に、4n×m個の画素PEを有している。図示されていないが、画素PEは、スイッチング素子であるTFTと画素容量とを備えている。TFTのゲート端子はゲートラインGLに、ソース端子はソースラインSLに、ドレイン端子は画素容量に接続されている。また、例えば、液晶表示装置の場合、画素容量はTFTのドレイン電極に接続された画素電極と、共通電極と、両電極間に挟まれた液晶層と、を備えている。タイミングコントローラTimingController200は、ソースドライバ100に対し、ソースドライバ制御信号SDC、タイミング信号であるストローブ信号STB、画像データDATAを送信する。また、タイミングコントローラTimingController200は、ゲートドライバ300に対し、ゲートドライバ制御信号GDCを送信する。なお、ストローブ信号STBは、画像制御信号である水平同期信号Hsync、不図示に同期してタイミングコントローラ200内で生成される信号であり、1ライン分の画像データD11~D4n全てがアンプ回路AC11~AC4nの入力端子に設定されるタイミングを示す信号である。ソースドライバ100は、ソースドライバ制御信号SDCに基づいて、画像データDATAから4n個のアンプ回路AC11~AC4nに入力する階調電圧D11~D4nを生成する。また、ソースドライバ100内のアンプ出力制御回路101は、ストローブ信号STBに基づいて、出力制御信号C1~C4を生成し、4つのアンプ群AG1~AG4のそれぞれに出力する。より詳細には、アンプ群AG1のアンプ回路AC11~AC1nのそれぞれに、出力制御信号C1が入力される。アンプ群AG2のアンプ回路AC21~AC2nのそれぞれに、出力制御信号C2が入力される。アンプ群AG3のアンプ回路AC31~AC3nのそれぞれに、出力制御信号C3が入力される。アンプ群AG4のアンプ回路AC41~AC4nのそれぞれに、出力制御信号C4が入力される。アンプ回路AC11は、入力された階調電圧D11を増幅する。そして、入力された出力制御信号C1に応じたタイミングにおいて、増幅した階調電圧をソースラインSL11に対して出力する。同様に、アンプ群AG1に属するアンプ回路AC1nは、出力制御信号C1に応じたタイミングにおいて、入力された階調電圧D1nを増幅した階調電圧をソースラインSL1nに対して出力する。つまり、アンプ群AG1に属するアンプ回路AC11~AC1nは、ソースラインSL11~SL1nに対して同時に出力する。同様に、アンプ群AG2に属するアンプ回路AC21~AC2nは、入力された階調電圧D21~D2nを増幅した階調電圧を、ソースラインSL21~SL2nに対して、入力された出力制御信号C2に応じたタイミングにおいて同時に出力する。アンプ群AG3に属するアンプ回路AC31~AC3nは、入力された階調電圧D31~D3nを増幅した階調電圧を、ソースラインSL31~SL3nに対して、入力された出力制御信号C3に応じたタイミングにおいて同時に出力する。アンプ群AG4に属するアンプ回路AC41~AC4nは、入力された階調電圧D41~D4nを増幅した階調電圧を、ソースラインSL41~SL4nに対して、入力された出力制御信号C4に応じたタイミングにおいて同時に出力する。ゲートドライバ300は、ゲートドライバ制御信号GDCに基づいて、ゲートラインGL1~GLmを順に選択する。具体的には、ゲートラインGL1が選択されると、ゲートラインGL1に接続された表示部400の4n個の画素PEのTFTがオンする。この状態で、アンプ群AG1~AG4からソースラインSL11~SL4nに対し、異なるタイミングで1回ずつ階調電圧が出力される。これにより、ゲートラインGL1に接続された各画素PEの液晶層に対して階調電圧が印加される。次に、ゲートラインGL2が選択され、同様に、ゲートラインGL2に接続された各画素PEの液晶層に対して階調電圧が印加される。これが、最終のゲートラインGLmまで繰り返され、1フレーム分の画像が描画される。次に、図2を用いて、実施の形態1に係るソースドライバ100の駆動タイミング及び電源電流波形について説明する。図2は、実施の形態1に係る表示装置駆動回路による駆動タイミングを示すタイミングチャートa及び電源電流波形bである。まず、図2aを用いて、ソースドライバ100の駆動タイミングについて説明する。図2aに示すように、アンプ出力制御回路101に入力されるストローブ信号STBは、時刻t1でLLowからHHighへ切り換わる。アンプ出力制御回路101により、ストローブ信号STBから生成される出力制御信号C1は、本実施の形態ではストローブ信号STBと同じ時刻t1に、LからHへ切り換わる。これにより、出力制御信号C1が入力されるアンプ群AG1に属するアンプ回路AC11~AC1nがオフからオンに切り換わり、ソースラインSL11~SL1nに対し、階調電圧が出力される。次に、アンプ出力制御回路101により、ストローブ信号STBから生成される出力制御信号C2は、時刻t2に、LからHへ切り換わる。これにより、出力制御信号C2が入力されるアンプ群AG2に属するアンプ回路AC21~AC2nがオフからオンに切り換わり、ソースラインSL21~SL2nに対し、階調電圧が出力される。次に、アンプ出力制御回路101により、ストローブ信号STBから生成される出力制御信号C3は、時刻t3に、LからHへ切り換わる。これにより、出力制御信号C3が入力されるアンプ群AG3に属するアンプ回路AC31~AC3nがオフからオンに切り換わり、ソースラインSL31~SL3nに対し、階調電圧が出力される。最後に、アンプ出力制御回路101により、ストローブ信号STBから生成される出力制御信号C4は、時刻t4に、LからHへ切り換わる。これにより、出力制御信号C4が入力されるアンプ群AG4に属するアンプ回路AC41~AC4nがオフからオンに切り換わり、ソースラインSL41~SL4nに対し、階調電圧が出力される。なお、図2の例では、アンプ群AG1~AG4がこの順番で駆動されるが、駆動する順番は、これに限定されることはない。次に、図2bを用いて、電源電流波形について説明する。時刻t1でアンプ回路AC11~AC1nがオフからオンに切り換わることにより、破線で示した電源電流I1が発生する。この電源電流I1は、時刻t1から急激に立ち上がってピークを示した後、充電が進むにつれて減少する。同様に、時刻t2でアンプ回路AC21~AC2nがオフからオンに切り換わることにより、破線で示した電源電流I2が発生する。電源電流I2も電源電流I1と同様に推移する。同様に、時刻t3でアンプ回路AC31~AC3nがオフからオンに切り換わることにより、破線で示した電源電流I3が発生する。電源電流I3も電源電流I1と同様に推移する。同様に、時刻t4でアンプ回路AC41~AC4nがオフからオンに切り換わることにより、破線で示した電源電流I4が発生する。電源電流I4も電源電流I1と同様に推移する。実際の電源電流波形は、電源電流I1~I4を合成したものであり、図2bにおいて実線で示されている。この合成された電源電流波形のピークの間隔は、出力タイミングの間隔と同じになっている。ここで、出力制御信号C1によるアンプ群AG1の出力タイミング時刻t1と出力制御信号C2によるアンプ群AG2の出力タイミング時刻t2との時間間隔t2-t1をTI1とする。アンプ群AG2の出力タイミング時刻t2と出力制御信号C3によるアンプ群AG3の出力タイミング時刻t3との時間間隔t3-t2をTI2とする。アンプ群AG3の出力タイミング時刻t3と出力制御信号C4によるアンプ群AG4の出力タイミング時刻t4との時間間隔t4-t3をTI3とする。本実施の形態においては、時間間隔TI1≠TI2≠TI3が成立する。これに対し、特許文献1のように出力タイミングの間隔が一定値TIであると、周波数f=1/TIのEMIが発生するおそれがある。しかしながら、本実施の形態では、少なくともTI1≠TI2であるため、このようなEMIが発生するおそれがない。なお、本実施の形態では、時間間隔TI1~TI3が全て異なっているが、少なくとも2つの時間間隔が異なればよい。また、本実施の形態では、時間間隔TI1~TI3は特定クロック周期の整数倍正の整数倍、つまり自然数倍ではない。上述の通り、時間間隔が一定でなくても、時間間隔の最大公約数を周期とするEMIが発生し得る。特許文献2のように、特定クロックの周期の整数倍の時間間隔であると、時間間隔の最大公約数も、特定クロック周期の整数倍となる。そのため、当該特定クロックの周波数又はそれ以下の周波数を有するEMIが発生するおそれがある。しかしながら、本実施の形態では、時間間隔TI1~TI3が特定クロック周期の整数倍ではないため、このようなEMIが発生するおそれがない。ここで、EMC規格におけるEMIの規制対象となる周波数をfemi[Hz]とし、その逆数である周期をTemi=1/femi[s]とする。一般化すると、全ての時間間隔TI1~TI3が、ある上記周期Temiの整数倍となると、規制対象のEMIが発生し得る。換言すると、全ての時間間隔TI1~TI3の最大公約数が、上記周期Temiの範囲に含まれれば、規制対象のEMIが発生し得る。逆に、任意の上記周期Temiに対して、時間間隔TI1~TI3の少なくともいずれか1つが、当該周期Temiの整数倍とならなければ、規制対象となるEMIの発生を防止することができる。換言すると、全ての時間間隔TI1~TI3の最大公約数が、上記周期Temiの範囲外であれば、規制対象となるEMIの発生を防止することができる。本実施の形態では、時間間隔TI1~TI3の最大公約数を、EMC規格におけるEMIの規制対象となる周波数femi[Hz]の逆数である周期Temiの最小値よりも小さくなるようにする。これにより、規制対象のEMIの発生を防止することができる。例えば、上述の通り、CISPR22及びVCCI規格のいずれにおいても、EMIの規制対象となる最大周波数femimaxは現状1[GHz]である。この場合、時間間隔TI1~TI3の最大公約数を1/1[GHz]=1[ns]より小さくすればよい。例えば、時間間隔TI1~TI3のいずれか2つの差の絶対値を1[ns]よりも小さくすれば、自ずと時間間隔TI1~TI3の最大公約数は1[ns]以下となる。これにより、発生するおそれがあるEMIの周波数を規制対象外とすることができる。EMC規格が改定された場合であっても、同様の思想により時間間隔の最大公約数を、EMC規格におけるEMIの規制対象となる周波数femi[Hz]の逆数である周期Temiの最小値よりも小さくすればよい。より分かり易く説明するため、具体例を考える。まず、比較例として、時間間隔TI1=TI2=TI3=2.0[ns]とすると、時間間隔TI1~TI3の最大公約数も2.0であるから、1/2.0[ns]=500[MHz]のEMIが発生するおそれがある。これに対し、本実施の形態の一実施例として、時間間隔TI1=2.0[ns]を基準として、TI2=TI10.1[ns]、TI3=TI10.3[ns]とする。つまり、時間間隔TI1=2.0[ns]、TI2=2.1[ns]、TI3=2.3[ns]とする。ここで、時間間隔TI1~TI3の最大公約数を求める。最大公約数は、整数の概念であるが、時間間隔TI1~TI3を0.1[ns]により規格化することにより、容易に求めることができる。これにより、時間間隔TI1~TI3がTI1/0.1=20、TI2/0.1=21、TI3/0.1=23と整数化される。これら3つの整数の最大公約数は1であるから、時間間隔TI1=2.0[ns]、TI2=2.1[ns]、TI3=2.3[ns]の最大公約数は1×0.1=0.1[ns]となる。そのため、発生するおそれのあるEMIの周波数fはf=1/0.1[ns]=10GHzとなり、EMC規格におけるEMIの規制対象外となる。現実的にも、電源線には随所にフィルターとしてバイパスコンデンサがあり、また寄生誘導及び寄生容量によるフィルター回路が形成されている。そのため、この周波数の電源電流が長い距離を伝搬することはない。従って、EMC規格をクリアすれば、現実的にもEMIによる悪影響は生じない。さらに、いくつか具体例を考える。2例目として、時間間隔TI1=2.0[ns]を基準として、TI2=TI10.1[ns]、TI3=TI10.05[ns]とする。つまり、時間間隔TI1=2.0[ns]、TI2=2.1[ns]、TI3=2.05[ns]とする。ここで、時間間隔TI1~TI3の最大公約数を求める。上記と同様に、0.01[ns]により規格化して時間間隔TI1~TI3を整数化すると、TI1/0.01=200、TI2=210、TI3=205となる。この最大公約数は5であるから、時間間隔TI1=2.0[ns]、TI2=2.1[ns]、TI3=2.05[ns]の最大公約数は5×0.01=0.05[ns]となる。そのため、発生するおそれのあるEMIの周波数fはf=1/0.05[ns]=20GHzとなり、EMC規格におけるEMIの規制対象外となる。3例目として、時間間隔TI1=2.0[ns]を基準として、TI2=TI1×2-0.2[ns]、TI3=TI10.2[ns]N:正の整数とする。つまり、時間間隔TI1=2.0[ns]、TI2=3.8[ns]、TI3=2.2[ns]とする。ここで、時間間隔TI1~TI3の最大公約数を求める。0.1[ns]により規格化して時間間隔TI1~TI3を整数化すると、TI1/0.1=20、TI2/0.1=38、TI3/0.1=22となる。この最大公約数は2であるから、時間間隔TI1=2.0[ns]、TI2=3.8[ns]、TI3=2.2[ns]の最大公約数は2×0.1=0.2[ns]となる。そのため、発生するおそれのあるEMIの周波数fはf=1/0.2[ns]=5GHzとなり、EMC規格におけるEMIの規制対象外となる。実施の形態2次に、本発明の第2の実施の形態に係る表示装置駆動回路について説明する。図3は、本発明の第2の実施の形態に係る表示装置駆動回路の構成図である。本実施の形態に係る表示装置駆動回路であるソースドライバ100は、実施の形態1に係るソースドライバ100のより具体的な構成例である。本実施の形態に係るアンプ出力制御回路101は、3つの遅延回路DC1~DC3を備えている。ここで、遅延回路DC1は、カスケード接続された遅延インバータD-INV1とインバータINV1とから構成されている。遅延回路DC2は、カスケード接続された遅延インバータD-INV2とインバータINV2とから構成されている。遅延回路DC3は、カスケード接続された遅延インバータD-INV3とインバータINV3とから構成されている。インバータINV1~INV3はいずれも同一の遅延量を有している。一方、遅延インバータD-INV1~D-INV3は互いに異なる遅延量を有している。図2に示した時間間隔TI1が遅延回路DC1の遅延量に相当する。同様に、時間間隔TI2が遅延回路DC2の遅延量に相当する。時間間隔TI3が遅延回路DC3の遅延量に相当する。また、本実施の形態では、アンプ回路AC11が、差動増幅器A11とスイッチSW11を備えている。差動増幅器A11の非反転入力端子には、階調電圧D11が入力され、反転入力端子には差動増幅器A11の出力がフィードバックされている。また、差動増幅器A11の出力には、スイッチSW11の一端が接続されている。そして、スイッチSW11の他端が、ソースラインSL11に接続されている。従って、出力制御信号C1がLからHに切り換わるとスイッチSW11がオフからオンへ切り換わり、差動増幅器A11からの出力信号がソースラインSL11へ出力される。他のアンプ回路ACについても同様である。なお、スイッチSW11の具体的構成は特に限定されないが、NMOSトランジスタとPMOSトランジスタとのソースとドレイン及びドレインとソースをそれぞれ接続し、それぞれのゲートに逆の値の信号を印加してオンとオフとを制御するCMOSトランファゲートを用いることが好ましい。次に、図4を用いて、遅延回路DC1の構成について説明する。遅延回路DC2、DC3についても同様の構成とすることができる。図4は、アンプ出力制御回路101を構成する遅延回路DC1の回路図である。遅延インバータD-INV1は、PMOSトランジスタP1とNMOSトランジスタN1とを備える。PMOSトランジスタP1のソースは電源VDDに接続され、ドレインはNMOSトランジスタN1のドレインに接続されている。NMOSトランジスタN1のソースは接地されているつまり、グランドGNDに接続されている。PMOSトランジスタP1及びNMOSトランジスタN1のゲートには出力制御信号C1が共通に入力される。そして、PMOSトランジスタP1及びNMOSトランジスタN1のドレイン同士が接続されたノードから遅延インバータD-INV1の出力信号が出力される。インバータINV1は、PMOSトランジスタP1とNMOSトランジスタN1とを備える。PMOSトランジスタP2のソースは電源VDDに接続され、ドレインはNMOSトランジスタN2のドレインに接続されている。NMOSトランジスタN2のソースは接地されている。PMOSトランジスタP2及びNMOSトランジスタN2のゲートには遅延インバータD-INV1の出力信号が共通に入力される。そして、PMOSトランジスタP2及びNMOSトランジスタN2のドレイン同士が接続されたノードから出力制御信号C2が出力される。遅延インバータD-INV1の遅延量を大きくするには、PMOSトランジスタP1及びNMOSトランジスタN1のチャネル幅Wとチャネル長Lとの比W/Lの少なくともいずれか一方を小さくする。例えば、遅延インバータD-INV1のPMOSトランジスタP1についてW/L=2[μm]/5.0[μm]、NMOSトランジスタN1についてW/L=1[μm]/5.0[μm]とする。また、遅延インバータD-INV2のPMOSトランジスタ不図示についてW/L=2[μm]/5.2[μm]、NMOSトランジスタ不図示についてW/L=1[μm]/5.2[μm]とする。そして、遅延インバータD-INV3のPMOSトランジスタ不図示についてW/L=2[μm]/5.3[μm]、NMOSトランジスタ不図示についてW/L=1[μm]/5.3[μm]とする。これにより、遅延回路DC1~DC3の遅延量を互いに異なるものとすることができる次に、図5を用いて、遅延回路DC1の他の構成について説明する。遅延回路DC2、DC3についても同様の構成とすることができる。図5は、アンプ出力制御回路101を構成する遅延回路DC1の回路図である。遅延インバータD-INV1は、PMOSトランジスタP1とNMOSトランジスタN1に加え、抵抗R、容量Cとを備えている。図4と同様に、PMOSトランジスタP1のソースは電源VDDに接続され、ドレインはNMOSトランジスタN1のドレインに接続されている。NMOSトランジスタN1のソースは接地されている。PMOSトランジスタP1及びNMOSトランジスタN1のゲートには出力制御信号C1が共通に入力される。そして、PMOSトランジスタP1及びNMOSトランジスタN1のドレイン同士が接続されたノードには抵抗Rの一端が接続されている。抵抗Rの他端には容量Cの一端が接続されている。容量Cの他端は接地されている。抵抗Rと容量Cとが接続されたノードから遅延インバータD-INV1の出力信号が出力される。ここで、RC時定数を変えることにより、遅延インバータD-INV1の遅延量を変えることができる。なお、抵抗Rは必須ではなく、容量Cのみを接続してもよい。この場合、PMOSトランジスタP1またはNMOSトランジスタN1のオンになっている方のオン抵抗と容量Cとの時定数で遅延時間が制御できる。逆に、容量Cも必須ではなく、抵抗Rのみを接続してもよい。この場合、抵抗RとPMOSトランジスタP2およびNMOSトランジスタN2のゲート容量との時定数で遅延時間が制御できる。次に、図6を用いて、遅延回路DC1の他の構成について説明する。遅延回路DC2、DC3についても同様の構成とすることができる。図6は、アンプ出力制御回路101を構成する遅延回路DC1の回路図である。遅延インバータD-INV1は、PMOSトランジスタP1とNMOSトランジスタN1に加え、抵抗R1、R2とを備える。PMOSトランジスタP1のソースは抵抗R1の一端に接続され、抵抗R1の他端が電源VDDに接続されている。PMOSトランジスタP1のドレインはNMOSトランジスタN1のドレインに接続されている。NMOSトランジスタN1のソースは抵抗R2の一端に接続され、抵抗R2の他端が接地されている。PMOSトランジスタP1及びNMOSトランジスタN1のゲートには出力制御信号C1が共通に入力される。そして、PMOSトランジスタP1及びNMOSトランジスタN1のドレインが接続されたノードから遅延インバータD-INV1の出力信号が出力される。抵抗R1、R2の値を変化させることにより、遅延インバータD-INV1の遅延量を変えることができる。ここで、抵抗R1及び抵抗R2は受動素子の抵抗に限らず、一定のバイアス値を与えたMOSトランジスタで構成してもよい。この場合、バイアス値を適当に制御することにより遅延値を制御することができる。あるいは、一定のバイアス値に代えて、出力制御信号C1をゲートに印加したMOSトランジスタでもよい。また、図4~図6を用いて説明した遅延量の変更方法は組み合わせて用いることができる。実施の形態1及び実施の形態2では、ソースドライバ100を構成するICチップの概念を示さなかった。もちろん、1つのソースドライバチップが実施の形態のソースドライバ100である場合がある。しかし、表示装置には複数のICチップでソースドライバを構成するものがある。この場合、実施の形態のソースドライバ100と同一の構成を持つ1つのソースドライバICチップを複数実装し、共通にストローブ信号STBを入力しても実施の形態と同様の効果は十分に得ることができる。また、実施の形態のソースドライバ100における1つ以上のアンプ群を1つのソースドライバICチップとして複数のソースドライバICチップを実装してもよい。各ソースドライバICチップに、ソースドライバICチップ外部のアンプ出力制御回路からのアンプ出力制御信号を入力しても同様に効果がある。さらに、1つのソースドライバICチップを実施の形態のソースドライバ100と同様の構成にして複数のソースドライバICチップを実装し、ソースドライバICの外部にさらにアンプ出力制御回路を備える構成としてもよい。各ソースドライバICチップに入力するストローブ信号STBnnはソースドライバの数以下の自然数を各ソースドライバICチップのストローブ信号として入力するように階層構造にするとさらに効果がある。これらの場合も、表示部のソースラインに信号を出力するタイミングが、上記実施の形態において説明した条件を満たすようにすることが重要である。以上説明したとおり、本実施の形態に係る表示装置駆動回路では、出力タイミングの時間間隔の最大公約数を、EMC規格におけるEMIの規制対象となる最大周波数に対応する周期よりも小さくする。これにより、EMC規格の規制対象となるEMIを発生することがない。つまり、EMIの発生が抑制された表示装置駆動回路を提供することができる。以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。