"2つの外側半導体層の間に挟み込まれた内側半導体層を有する歪みダブルへテロ構造を備えるメモリであって、前記内側半導体層の格子定数は前記外側半導体層の格子定数とは異なっており、その結果として生じる前記ダブルへテロ構造における格子歪みが、前記内側半導体層の内部において少なくとも1つの量子ドットの形成を誘導し、前記少なくとも1つの量子ドットはその中に電荷キャリアを蓄えることが可能であり、前記格子歪みにより、前記少なくとも1つの量子ドットは、1.15eV以上の放出障壁を有し、かつ、1000nm3毎の少なくとも3つのエネルギー状態のエネルギー状態密度をもたらし、前記少なくとも3つのエネルギー状態は全て、50meV以下のエネルギーバンド内に位置づけられる、メモリ。前記少なくとも3つのエネルギー状態の各々が2つの電荷キャリアを蓄えることが可能な、請求項1に記載のメモリ。前記少なくとも3つのエネルギー状態の各々が正孔を蓄え、かつ、2つの正孔を蓄えることが可能な、請求項2に記載のメモリ。前記少なくとも3つのエネルギー状態は正孔を蓄えることが可能であり、かつ、前記歪みダブルへテロ構造にバイアスが与えられていない場合、エネルギー的にフェルミ準位よりも上に位置づけられる、請求項1に記載のメモリ。前記メモリが、前記少なくとも1つの量子ドットを充電又は放電するために正孔を輸送することが可能な二次元正孔ガス層を備える、請求項1に記載のメモリ。前記二次元正孔ガス層と前記少なくとも1つの量子ドットの間に、半導体超格子が配置される、請求項5に記載のメモリ。前記半導体超格子が少なくとも2つの量子井戸を備え、その各々が少なくとも1つのエネルギー状態をもたらす、請求項6に記載のメモリ。前記2つの量子井戸の前記正孔エネルギー状態が、前記歪みダブルへテロ構造にバイアスが与えられていない場合、フェルミ準位よりも上に位置づけられる、請求項7に記載のメモリ。前記少なくとも2つの量子井戸の前記エネルギー状態のエネルギー的な位置が、前記歪みダブルへテロ構造にバイアスが与えられていない場合、互いに異なっている、請求項7に記載のメモリ。前記歪みダブルへテロ構造に外部バイアス電圧を印加することにより、前記少なくとも2つの量子井戸の前記エネルギー状態を、互いに対して、及び前記少なくとも1つの量子ドットの前記エネルギー状態に対してシフトすることが可能な、請求項9に記載のメモリ。前記歪みダブルへテロ構造に消去電圧を印加することにより、前記少なくとも2つの量子井戸の前記エネルギー状態を整列させることが可能であるため、共鳴トンネル効果により、前記半導体超格子を通して、正孔が前記少なくとも1つの量子ドットからトンネルすることが可能であり、バイアスを与えられていない状態においては、前記少なくとも2つの量子井戸の前記エネルギー準位は不整合であり、正孔の共鳴トンネル効果は不可能とされる、請求項10に記載のメモリ。前記二次元正孔ガス層が前記メモリの電界効果トランジスタの一部であり、前記電界効果トランジスタのゲート電極が、前記歪みダブルへテロ構造に対して電圧を印加することを可能とする、請求項11に記載のメモリ。前記電界効果トランジスタの前記ゲート電極と前記歪みダブルへテロ構造との間に中間層が配置され、前記中間層は、隣接する前記歪みダブルへテロ構造の外側半導体層よりも小さなバンドギャップを有する、請求項12に記載のメモリ。前記中間層と前記隣接する外側半導体層との接合部分における伝導帯不連続を特徴とする、請求項13に記載のメモリ。前記電界効果トランジスタのゲート接触がオーム接触であり、前記中間層がn型にドープされる、請求項12に記載のメモリ。前記電界効果トランジスタの前記ゲート接触がショットキー接触である、請求項13に記載のメモリ。内側半導体層及び2つの外側半導体層が、それぞれGaAs,Sb及びAl,GaAs、又はそれぞれGaAs,Sb及びGaPで構成されるメモリ。前記内側半導体層における前記量子ドットが規則的配列構造で配置される、請求項1に記載のメモリ。本発明の目的の一つは、高速な書込み及び消去時間、高い耐久性と併せて長期の蓄積時間を提供するメモリを提供することである。本発明の一実施形態は、2つの外側半導体層の間に挟み込まれた内側半導体層を有する歪みダブルへテロ構造を備えるメモリに関する。内側半導体層の格子定数は外側半導体層の格子定数とは異なっており、その結果として生じるダブルへテロ構造における格子歪みが、内側半導体層の内部において少なくとも1つの量子ドットの形成を誘導する。この少なくとも1つの量子ドットは、その中に電荷キャリアを蓄えることが可能である。この格子歪みにより、この少なくとも1つの量子ドットは、1.15eV以上の放出障壁を有し、かつ、1000nm3毎の少なくとも3つのエネルギー状態のエネルギー状態密度をもたらし、これら少なくとも3つのエネルギー状態は全て、50meV以下のエネルギーバンド内に位置づけられる。好適には、これら少なくとも3つのエネルギー状態の各々は、2つの電荷キャリアを蓄えることが可能である。これら少なくとも3つのエネルギー状態の各々が好適には正孔を蓄え、かつ、2つの正孔を蓄えることが可能である。閉じ込められた正孔のエネルギー状態は、電子のエネルギー状態よりも間隔が近接しており、それ故に、エネルギー分布に関して、電子よりも遥かに高いキャリア密度を示す。そのため、正孔のエネルギー状態は、電子のエネルギー状態よりも、単位体積当たりでより多くのキャリアを蓄えることができる。バイナリ情報単位当たりのより多数の蓄えられたキャリアは、蓄積情報の信頼性を増大させる。好適な一実施形態によれば、これら少なくとも3つのエネルギー状態は、歪みダブルへテロ構造にバイアスが与えられていない場合、エネルギー的にフェルミ準位よりも上に位置づけられる。好適には、このメモリは、少なくとも1つの量子ドットを充電又は放電するために正孔を輸送することが可能な二次元正孔ガス層を備える。特に好適な一実施形態によれば、この二次元正孔ガス層と少なくとも1つの量子ドットとの間に、半導体超格子が配置される。この半導体超格子は、少なくとも2つの量子井戸を備え得るものであり、その各々が少なくとも1つのエネルギー状態をもたらす。この2つの量子井戸の正孔エネルギー状態は、歪みダブルへテロ構造にバイアスが与えられていない場合、フェルミ準位よりも上に位置づけられ得る。好適には、この少なくとも2つの量子井戸のエネルギー状態のエネルギー的位置は、歪みダブルへテロ構造にバイアスが与えられていない場合、互いに異なっている。好適には、歪みダブルへテロ構造に外部バイアス電圧を印加することにより、この少なくとも2つの量子井戸のエネルギー状態を、互いに対して、及び少なくとも1つの量子ドットのエネルギー状態に対してシフトすることが可能である。歪みダブルへテロ構造に消去電圧を印加することにより、この少なくとも2つの量子井戸のエネルギー状態が整列され得るため、共鳴トンネル効果により、半導体超格子を通して、正孔が少なくとも1つの量子ドットからトンネルすることが可能である。バイアスを与えられていない状態においては、この少なくとも2つの量子井戸のエネルギー準位は不整合する場合があり、正孔の共鳴トンネル効果は不可能とされ得る。この実施形態において、蓄積状態から消去状態への切り替えには、ごく小さな消去電圧のみが必要とされる。電界は僅かにのみ増強され、結果としてメモリセルの高い耐久性をもたらす。この二次元正孔ガス層は、メモリの電界効果トランジスタの一部であり得るものであり、この電界効果トランジスタのゲート電極が、歪みダブルへテロ構造に電圧を印加することを可能とする。この電界効果トランジスタのゲート電極と歪みダブルへテロ構造との間には、中間層が配置され得るものであり、この中間層は、隣接する歪みダブルへテロ構造の外側半導体層よりも小さなバンドギャップを有する。この中間層と隣接する外側半導体層との接合部分には、伝導帯不連続が位置づけられ得る。かかる伝導帯不連続は、歪みダブルへテロ構造にバイアスが与えられた場合に、電子が歪みダブルへテロ構造に到達することを阻止し得る。この電界効果トランジスタのゲート接触はオーム接触であってよく、中間層はn型にドープされ得る。あるいは、電界効果トランジスタのゲート接触は、ショットキー接触であり得る。内側半導体層、及び2つの外側半導体層は、それぞれGaAs,Sb及びAl,GaAs、又はそれぞれGaAs,Sb及びGaPで構成され得る。内側半導体層における量子ドットは、アレイ配置され得る。本発明の上述の利点及びその他の利点を得るための手法が容易に理解されるように、添付の図面において例示される本発明の特定の実施形態を参照することにより、簡潔に上述された本発明の、より具体的な説明を行う。これらの図面は本発明の典型的な実施形態を描写するのみであり、したがって本発明の範囲を限定するものとみなされるべきものではなく、本発明は、以下のとおりの添付図面を用いることによる追加的な特異性及び細部と共に描写され、説明されることを理解されたい。本発明の好適な実施形態は、図面への参照によって最も良く理解され得るものであり、図面においては、同一又は類似の部分には全体を通して同じ参照符号が与えられている。本明細書で概略的に説明される本発明は、広範に亘って変化し得ることが容易に理解されるであろう。したがって、以下の、本発明の例示的実施形態についてのより詳細な説明は、請求された本発明の範囲を限定することを意図したものではなく、単に本発明の現時点での好適な実施形態を表すものである。以下に説明する実施形態は、正孔の蓄積が可能なIII-V族量子ドットQDに基づくものであり得る。正孔の蓄積は、スケーラビリティ及び蓄積時間に関して、重要な利点を提供する。QD内に閉じ込められた正孔のエネルギー準位は、そのより大きな有効質量に起因して、電子のエネルギー準位よりもさらに間隔が近接している。そのため、所与の体積において、電子よりも少なくとも一桁多い正孔を蓄積することが可能である。加えて、正孔閉じ込めタイプIIシステム例えば、GaSb/AlGaAsQDは大きな正孔局在化エネルギーをもたらし、結果として、不揮発性メモリの基本的な必須条件である、室温での十年以上の蓄積時間をもたらす。QDの基底状態における閉じ込められた正孔の局在化エネルギー、ひいては放出障壁は、様々なIII-V族QDについて図11に要約されている10。蓄積時間は、熱的に活性化された放出の一般的な反応速度式が予測したとおり、局在化エネルギーに対する指数関数的依存性を示す。蓄積時間は、約50meVの局在化エネルギーの増加に対して一桁ずつ増加する。GaAs,Sb/Al,GaAs及びGaAs,Sb/GaPに基づくメモリが10年以上の蓄積時間に到達し得ることが確認できる。本発明の第1の例示的実施形態は、電荷キャリアとして電子の代わりに正孔を用いるInAs/GaAsQDメモリに関する。監視の為、通常用いられる電子チャネルは、QD層の下に組み込まれる二次元正孔ガス2DHGに置き換えられる。蓄積時間、書込み時間、及び消去時間の静的測定及び時間分解測定は、正孔に基づくQDメモリコンセプトの実行可能性を実証する。図1の例示的実施形態は、2DHGにごく接近した単一のInAs/GaAsQD層を有する量子井戸変調ドープ電界効果トランジスタで構成される。この層構造の概略的な断面図を図1に示す。はじめに、1μm厚のドープされていないGaAsバッファ層10を、ドープされていないGaAs基板15上に成長させた。2DHGは、40nmのp型ドープp=21018cm-3GaAs層20、7nm厚のドープされていないGaAsスペーサー層25、及び8nm厚のIn0.25Ga0.75As量子井戸30によって形成した。その後、20nmのドープされていないGaAs層35を蒸着し、その後に単一のInAsQD層40通常~1.8MLが続く。最後に、180nmのドープされていないGaAsキャップ45によってこの層構造が完成した。ヘテロ構造は、化学ウェットエッチングを用いて310460μm2のアクティブエリアを有するホールバーに加工された図1bを参照。ソース領域50及びドレイン領域55は、2DHGに至るオーム接触60を形成するために、400°Cで3分間アニール処理を行ったNi/Zn/Au合金を用いて金属化させた。ゲート65は、Ni/Auにより、ショットキー接触として形成した。ゲート電極70におけるホール測定は、電荷キャリア密度と、77Kにおける81011cm-2/Vs及び4350cm2/Vsという2DHGの移動性と、を生じさせた。図2は、3つのメモリ操作、すなわち蓄積、書込み、消去における本構造の価電子帯を概略的に示す。蓄積位置において図2a、QD内の正孔の結合ポテンシャルは、論理1を蓄積するために必要な放出障壁を表す。論理0空のQDとして定義されるを蓄積するためには捕捉障壁が必要となり、これはショットキー接触のバンド曲がりによって形成される。両論理状態の蓄積時間は、QDの放出プロセス及び捕捉プロセスによって制限される。この構造において、放出障壁及び捕捉障壁に渡って熱的に補助されたトンネル効果は、放電及び充電プロセスを引き起こす。放出速度及び捕捉速度は、障壁の高さすなわち、局在化エネルギー及び捕捉障壁の高さ、温度、及び電界に左右される。論理1を書き込むために図2b、ゲートに負バイアスが掛けられる。これにより、バンド曲がりによって形成された捕捉障壁が完全に除去され、数ナノ秒に至る高速な書込み時間を実現することができる。このようにして、このQDメモリコンセプトは、書込み操作中にほぼゼロまで下げられることが可能な、より大きな障壁高さを用いることにより、フラッシュのSiO2障壁の欠点を解決する。DRAMの書込み時間と同等の書込み時間、又はより短い書込み時間さえ可能である。情報の消去の為図2c、QDの位置における電界は正バイアスを与えることにより増強され、これによりトンネル放出が生じる。蓄積情報の読み出しは、QD層の下の2DHGを介して行われる。QDに蓄えられたキャリアは2DHG内の電荷密度及び移動性を減少させ、その結果、QDが満たされている場合の2DHGのコンダクタンスの低下をもたらす。2DHGのコンダクタンスに対するQDに蓄えられた正孔の影響を調べる為に、ドレインソース間の固定電圧100mVを用いて、ドレイン電流ID対ゲート電圧VGを暗中で測定した。図3aは、温度50Kで測定されたヒステリシスを示す。測定サイクルは、QD状態をフェルミ準位の下へと推移させ、QDを2DHGからの正孔で満たす、10msの長さの電荷パルスVG=1Vで開始する図2bを参照。ゲート電圧が1.5Vにスイープされると、2DHGがおよそ1.1Vでピンチオフされるまで、ドレイン電流は減少する。ダウンスイープ中、スイープ時間がQDにおける正孔蓄積時間よりも短い場合、QDは満たされたままである。VG=1.5Vのとき、QD状態はフェルミ準位を上回り図2cを参照、トンネル放出がQDを放電する。ゲート電圧がスイープされ-1Vに戻ると、より大きな電流が観測され、明確なヒステリシスの開きをもたらす。このヒステリシスは、ダウンスイープ中の2DHGのコンダクタンスに対するQD内に蓄えられた正孔の影響により生じる。充電されたQDはクーロン散乱の中心として作用し、2DHGの移動性を減少させる。加えて、ガウスの法則を用いて、QD内の正孔の移動は、2DHG内におけるキャリア密度の減少をもたらすことを予測する。電荷キャリア密度の減少及び移動性の減少の両方が、ダウンスイープ中のコンダクタンスを減少させ、アップスイープと比べてより低い電流トレースをもたらす。アップスイープに関するヒステリシスの開きの最大値は、2つの異なるスイープ時間における温度の関数として、図3bに示される。1msのスイープ時間を用いるとき、ヒステリシスの開きは、20Kにおける32から85Kにおけるほぼゼロへと低下する。この低下は、温度の上昇に伴うQDの電荷キャリア蓄積時間の減少、すなわち、温度が高いほど、ダウンスイープ中により多くの正孔が放出されることに由来する。7において、深い準位に起因する高温メモリ効果が、異なるInAsQD構造について報告されている。ここでは、このような高温メモリ効果の欠如が、深い準位ではなく、QDこそがメモリユニットとしての役割を果たしていることを証明している。この結論は、深い準位の過渡分光法による、類似のInAs/GaAsQDからの正孔放出についての以前の研究によって裏付けられ、この研究においては、1msのスイープ時間に対する85Kにおけるヒステリシスの消滅と一致して、QDの正孔基底状態について、90Kにおける5msの熱放出時定数が得られた。100msのスイープ時間は、このより緩やかなダウンスイープの間にQD内に蓄えられているより多くの正孔が放出されるため、1msと比較して、ヒステリシスの開きを更に減少させる。より高いQD密度、及び/又は複数のQD層を用いることで、ヒステリシスの開きの最大値が増大することが予測される。初期にQDが満たされているか、又は空であるか、の両方についての、異なる畜電圧Vstにおけるドレイン電流の時間分解測定によって、QDメモリプロトタイプのメモリ操作を研究した。QDは、-0.8V又は2Vのそれぞれのゲート電圧を印加することにより、充電又は放電される。この論理1又は0の初期化の後、ゲート電圧は畜電圧へと急激に変えられ、ドレイン電流が、時間の関数として測定された。図4は、3つの異なる畜電圧0V、0.4V、及び0.7Vについての、50Kにおける過渡電流を示す。上部の過渡電流は、2DHGのコンダクタンスの減少をもたらし、したがってドレイン電流の減少をもたらす、初期に空であるQDへの正孔捕捉を表す。下部の過渡電流は、十分に満たされたQDからの正孔放出を表し、したがって、ドレイン電流は平衡状態まで増加する。畜電圧の0Vから0.4V、そして更に0.7Vへの変化は、複合的な効果をもたらす図4a~4c。すなわち、両方の過渡電流の時定数を増大させ、捕捉過渡電流の振幅を減少させ、放出過渡電流の振幅を増大させる。これらの効果は、構造に対して正の畜電圧が印加されたときの、捕捉及び放出のプロセスの変化によって説明が可能である。図4a~cの右側には、3つの畜電圧に対する価電子帯のプロファイルが示される。過渡電流の振幅は、移動した正孔量を表し、捕捉に関してフェルミ準位より下の準位の数、及び放出に関してフェルミ準位より上の準位の数と相関している。より大きな正の畜電圧はフェルミ準位をQDの基底状態に向かってシフトさせ、したがって、放出される正孔はより多く、捕捉される正孔はより少なくなり、そのため振幅が変化する。フェルミ準位のシフトは、捕捉及び放出障壁の高さ図4におけるEbarの増大をもたらすため、時定数の延長にも関連する。本メモリ構造の書込み時間及び消去時間が測定された。書込み時間及び消去時間の測定のために、時定数の拡張された期間に亘って、QDからの放出及びQD内への捕捉の調査を可能とする方法が用いられた。10nsまでパルス幅を漸減するとともに書込み/消去パルスを印加した後に、0.4Vの蓄積位置におけるヒステリシスの開きが測定された。パルス幅がQDの任意の充電/放電の為には短すぎる場合に、ヒステリシスの開きは消失する。書込み/消去の時間は、ヒステリシスの開きが最大値の50まで減少したときのパルス幅として規定された。図5aは、20K及び50Kにおける、書込みパルス電圧に応じた書込み時間を示す。より負である書込みパルスは、書込み中の捕捉障壁の減少をもたらし、したがって、書込み時間は指数関数的に減少する。|0.5|Vよりも大きな書込みパルスで書込み時間は飽和し始め、書込みパルス-1.75Vで最小値の80nsに到達する。この飽和状態は、現在、本デバイスのRCローパスのおよそ2MHzの寄生遮断周波数に起源を有する。より大きな寄生遮断周波数を有するより小さなデバイスにおいては、遥かに高速の書込み時間が期待される。消去時間は、図5bに示される。50Kにおける350nsの最小消去時間は、2.5Vの消去パルスの場合に得られた。書込み及び消去時間の温度依存性もまた、より高い温度における熱捕捉速度及び熱放出速度の増大を反映するものである。要約すると、第1の例示的実施形態は、電荷キャリア蓄積のためにInAs/GaAsQDを用いるメモリデバイスに基づく正孔に関する。QDの充電及び放電は、ゲート電圧によって明確に制御される。蓄積情報の読み出しには、32以下の相対ヒステリシス開きを有する2DHGを用いる。典型的なDRAMのものよりも8倍だけ大きな値である80nsまで短縮された書込み時間、及び、典型的なフラッシュメモリのものよりも4桁高速である350nsの消去時間が実証された。この結果は、QDがメモリとして働くという仮定を支持する。本発明の第2の例示的実施形態を、図6~8を参照しながら更に詳細に説明する。図6は、GaAs,Sbで構成され得る、2つの外側半導体層120及び125の間に挟みこまれた内側半導体層115を有する、歪みダブルへテロ構造110を備えるメモリ105を示す。この外側半導体層120及び125は、Al,GaAsで構成され得る。内側半導体層115の格子定数は外側半導体層120及び125の格子定数とは異なっており、これにより格子歪みが作り出されている。ダブルへテロ構造110内にもたらされたこの格子歪みは、内側半導体層の内部における少なくとも1つの量子ドットの形成を誘導し、この少なくとも1つの量子ドットは、その中に電荷キャリアを蓄えることが可能な少なくとも3つのエネルギー状態186をもたらす。この格子歪みにより、少なくとも1つの量子ドットは、1.15eV以上の放出障壁Ebを有し、1000nm3毎の少なくとも3つのエネルギー状態のエネルギー状態密度をもたらす。これら少なくとも3つのエネルギー状態は全て、50meV以下のエネルギーバンドΔWb内に位置づけられる。、少なくとも3つのエネルギー状態の各々が2つの正孔を蓄えることを可能とされるエネルギーバンドΔWbが提供される。図6は、バイアスが与えられていない状態におけるメモリ105を示す。正孔の少なくとも3つのエネルギー準位がエネルギー的にフェルミ準位Efよりも上であることが確認できる。更に、図6は、少なくとも1つの量子ドットを充電又は放電するために正孔を輸送することが可能な二次元正孔ガス層130を示す。この二次元正孔ガス層130は、本メモリの電界効果トランジスタの一部である。この電界効果トランジスタのゲート電極135が、歪みダブルへテロ構造110に対して電圧を印加することを可能とする。図6のメモリは更に、電界効果トランジスタのゲート電極135と歪みダブルへテロ構造110との間に配置された中間層140を備える。この中間層140は、隣接する歪みダブルへテロ構造110の外側半導体層120よりも小さなバンドギャップを有する。このより小さなバンドギャップが、中間層140と隣接する外側半導体層120との接合部分に、伝導帯不連続ΔELをもたらす。この伝導帯不連続ΔELは、正のバイアス電圧が印加された場合に、ゲート135に由来する電子が外側半導体層120へと入り込むことを阻止する。したがって、この伝導帯不連続ΔELは、内側半導体層115内での電子と正孔の再結合を回避する。好適には、電界効果トランジスタのゲート接触はオーム接触であり、また、好適には、中間層140はn型にドープされる。図7は、歪みダブルへテロ構造に対して書込み電圧を印加した後の、図6のメモリ105を示す。正孔185が二次元正孔ガス層130から出て、内側半導体層115内に配置された量子ドットのエネルギー状態186に落ち込む場合があることが確認できる。図8は、歪みダブルへテロ構造に対して消去電圧を印加した後のメモリ105を示す。量子ドットのエネルギー状態に蓄えられた正孔185が、エネルギー障壁190をトンネルし、二次元正孔ガス層120に到達し得ることが確認できる。本発明の第3の例示的実施形態を、図9~10を参照しながら更に詳細に説明する。図9は、2つの外側半導体層120及び125の間に挟み込まれた内側半導体層115を有する歪みダブルへテロ構造110を備えるメモリ105を示す。中間層140が、ゲート電極135と外側半導体層120の間に配置される。更に、メモリ105は、内側半導体層115内に位置づけられた少なくとも1つの量子ドットを充電又は放電するために正孔を輸送することが可能な二次元正孔ガス層130を備える。ここまで、第3の例示的実施形態は、図6~8に関連して説明した第2の実施形態と一致する。第2の実施形態に加えて、第3の実施形態は、二次元正孔ガス層130と外側半導体層125の間に配置された半導体超格子200を備える。この半導体超格子200は、2つの量子井戸210及び220を備える。量子井戸210及び220の各々は、少なくとも1つのエネルギー状態230をもたらす。図9において、歪みダブルへテロ構造110はバイアスを与えられていない。量子井戸210及び220のエネルギー状態230のエネルギー的な位置は、互いに異なっていることが確認できる。エネルギー状態230の不整合により、量子ドットのエネルギー状態に取り込まれた正孔は半導体超格子200をトンネルすることができず、そのため、二次元正孔ガス層130に到達することができない。図10は、歪みダブルへテロ構造に対して外部消去バイアス電圧を印加した後の第3の実施形態を示す。バイアス電圧により、量子井戸210及び220のエネルギー状態230は、互いに対して、及び少なくとも1つの量子ドットのエネルギー状態186に対してシフトする。この整列が、共鳴トンネル効果に基づき、半導体超格子200を通して、正孔185が量子ドットからトンネルすることを可能にする。正孔は二次元正孔ガス層130に到達することが可能であり、少なくとも1つの量子ドットのエネルギー状態は空となる。第1及び第2の実施形態において、消去プロセスは、放出障壁全体を通した正孔のトンネル効果に基づく。そのため、消去時間は放出障壁の高さに依存する。1.15eV以上の放出障壁に関しては、高速な消去時間を得るために、MV/cmの範囲における強い電界が必要とされる[11]。この強い電界は、格子欠陥を生じさせ得るため、メモリセルの大きな電力消費と、低い耐久性をもたらす。第3の実施形態は、これらの問題を解決する。ここでは、消去プロセスは、超格子を通した共鳴トンネル効果によってなされる。正孔の共鳴トンネル効果を可能とするための、量子井戸のエネルギー状態の整列のためには、小さな電圧のみが必要とされる。その結果、電界は僅かにのみ増強される。これにより、2つの問題、すなわち大きな電力消費と低い耐久性は、解決される。高速な消去時間及び高い耐久性と併せて、長期の蓄積時間を有するメモリが実現可能である。図11は、種々の材料系における達成可能な蓄積時間を示す。GaAs,Sb/Al,GaAs及びGaAs,Sb/GaPに基づくメモリが、10年以上の蓄積時間に到達し得ることが確認できる。文献[1]P.Pavan,R.Bez,P.Olivo,andE.Zanoni,Proc.IEEE85,12481997.[2]R.Waser,NanoelectronicsandInformationTechnology_Wiley,Weinheim,2003.[3]G.W.Burr,B.N.Kurdi,J.C.Scott,C.H.Lam,K.Gopalakrishnan,andR.S.Shenoy,IBMJ.Res.Dev.52,4492008.[4]J.J.Finley,M.Skalitz,M.Arzberger,A.Zrenner,G.Bohm,andG.Abstreiter,Appl.Phys.Lett.73,2618_1998_.[5]K.Koike,K.Saitoh,S.Li,S.Sasa,M.Inoue,andM.Yano,Appl.Phys.Lett.76,14642000.[6]H.Pettersson,L.Baath,N.Carlson,W.Seifert,andL.Samuelson,Appl.Phys.Lett.79,782001.[7]C.Balocco,A.M.Song,andM.Missous,Appl.Phys.Lett.85,59112004.[8]D.Nataraj,N.Ooike,J.Motohisa,andT.Fukui,Appl.Phys.Lett.87,1931032005.[9]C.R.Muller,L.Worschech,J.Heinrich,S.Hofling,andA.Forchel,Appl.Phys.Lett.93,0635022008.[10]A.Marent,M.Geller,A.Schliwa,D.Feise,K.Potschke,andD.Bimberg,N.AkcayandN.Oncan,Appl.Phys.Lett.91,2421092007.[11]T.Nowozin,A.Marent,M.Geller,N.Akcay,N.Oncan,D.Bimberg,Appl.Phys.Lett.94,4,0421082009"