"同時にデータが読み出される複数の第1のビット線と、前記複数の第1のビット線ごとに設けられた複数の電圧変化検出回路と、第2のビット線と、第1の制御信号に応じて前記複数の第1のビット線のいずれかを選択して前記第2のビット線に接続する複数の選択回路と、前記第2のビット線に接続されたセンスアンプとを備え、前記センスアンプは、前記複数の電圧変化検出回路の出力が接続された第1のセンスアンプ活性化信号によって制御されることを特徴とするデータ伝送回路。請求項1記載のデータ伝送回路において、前記複数の第1のビット線ごとに設けられ、かつ前記第1のセンスアンプ活性化信号によって制御される複数のローカルセンスアンプを更に備えたことを特徴とするデータ伝送回路。請求項2記載のデータ伝送回路において、前記第2のビット線に接続されたセンスアンプは、前記第1のセンスアンプ活性化信号によって活性化される第2のセンスアンプ活性化信号によって制御されることを特徴とするデータ伝送回路。請求項1記載のデータ伝送回路において、前記複数の選択回路は、前記第1のセンスアンプ活性化信号によって制御されることを特徴とするデータ伝送回路。請求項1記載のデータ伝送回路において、前記複数の第1のビット線ごとに設けられた複数のプリチャージ回路と、前記複数の第1のビット線ごとに設けられた複数の読み出し回路とを更に備え、少なくとも前記複数の読み出し回路は、前記第1のセンスアンプ活性化信号によって制御されることを特徴とするデータ伝送回路。請求項1記載のデータ伝送回路において、強制活性化信号に応じて前記第1のセンスアンプ活性化信号を活性化する強制活性化回路を更に備えたことを特徴とするデータ伝送回路。請求項6記載のデータ伝送回路を備えた半導体記憶装置であって、前記強制活性化信号は、書き込みイネーブル信号であることを特徴とする半導体記憶装置。請求項1記載のデータ伝送回路において、強制非活性化信号に応じて前記第1のセンスアンプ活性化信号を非活性化する強制非活性化回路を更に備えたことを特徴とするデータ伝送回路。請求項1記載のデータ伝送回路において、同一の選択回路に接続された前記複数の第1のビット線のうち少なくとも1つの第1のビット線は、第2の制御信号に応じて同時にデータ出力が行われないことを特徴とするデータ伝送回路。請求項1記載のデータ伝送回路を備えた半導体記憶装置であって、前記複数の第1のビット線の各々に複数のメモリセルが接続されていることを特徴とする半導体記憶装置。請求項10記載の半導体記憶装置において、前記複数のメモリセルは、共通の制御信号によって読み出しが開始され、かつ前記共通の制御信号と平行となる方向に隣接していることを特徴とする半導体記憶装置。請求項10記載の半導体記憶装置において、同一の選択回路に接続された前記複数の第1のビット線どうしは、前記複数の第1のビット線と平行となる方向に連なっていることを特徴とする半導体記憶装置。請求項10記載の半導体記憶装置において、前記複数の選択回路を通して同一の前記センスアンプに接続された前記複数の第1のビット線を含むメモリブロックごとに電源制御回路を備え、前記電源制御回路は前記メモリブロックに含まれる前記複数のメモリセルの電源に接続されていることを特徴とする半導体記憶装置。請求項10記載の半導体記憶装置において、同一の出力端子から遡って接続されている複数のメモリセルを有するビットブロックごとに電源制御回路を備え、前記電源制御回路は前記ビットブロックに含まれる前記複数のメモリセルの電源に接続されていることを特徴とする半導体記憶装置。請求項10記載の半導体記憶装置において、同一の出力端子から遡って接続されている複数のメモリセルを有する各ビットブロック中の前記複数のメモリセルの形状は、ビットブロックごとに異なっていることを特徴とする半導体記憶装置。請求項10記載の半導体記憶装置において、前記複数の選択回路を通して同一の前記センスアンプに接続された前記複数の第1のビット線を含む各メモリブロック中の前記複数のメモリセルの形状は、メモリブロックごとに異なっていることを特徴とする半導体記憶装置。通常、センスアンプを用いる半導体記憶装置においては、ワード線が起動してメモリセルのデータがビット線対に読み出され、ビット線対の電位差が100mV前後に達した時点でセンスアンプを活性化するように、センスアンプ起動タイミングはインバータやNANDゲート等の論理ゲートや、レプリカ回路等からなる遅延回路を用いて設計する。しかし、前述した論理ゲートからなる遅延回路はメモリセルとデバイスやレイアウトが異なるためそれぞれのデバイスのばらつきに相関がなく、最適なビット線電位差のときにセンスアンプを起動することを安定的に行うことが困難である。次に、レプリカ回路によるセンスアンプ活性化信号生成回路の問題点を説明する。従来、微細化によりチップ面内におけるトランジスタの特性ばらつきが顕著となってきている。そのため、レプリカ回路を用いる場合、読み出し対象となるメモリセルの近くにレプリカ回路を配置することが望ましい。しかし、全てのビットに対して近接したレプリカ回路を設けると、メモリアレイの面積増大を招く。一方、面積増大を避けるため、最小限のレプリカ回路を配置した場合、センスアンプ起動タイミングのマージンに過不足が発生する。一方、特許文献1で記載されている回路構成では、ワード線が起動してビット線対に電位差が現れ、いずれか一方のビット線の電圧が検出トランジスタの閾値に達したことを検出することによりセンスアンプを起動するため、ビット線対の最適な電位差時にセンスアンプを起動することができる。しかし、特許文献1に開示されている回路では次のような課題があった。1点目として、特許文献1の回路構成では、ビット線のいずれかが検出トランジスタの閾値に達するまでセンスアンプは活性化されない。トランジスタの閾値はリーク電流やノイズに対する信頼性等に配慮し200mV以上が一般的である。そのため、センスアンプが起動するまでの時間が、センスアンプの起動タイミングを遅延回路によって設計する場合と比べて余計に掛かってしまう。2点目として、検出トランジスタの閾値に達した後、検出トランジスタのゲートを駆動する能力は非常に低い。なぜなら、ビット線と検出トランジスタとセンスアンプとはビット線の電圧変化を増幅しているのではなく、ビット線対の電圧をバッファで受けて当該ビット線対にフィードバックしているに過ぎないからである。以上、上記2つの理由から、特許文献1で開示されている回路構成では、読み出し動作の高速化が困難である。本発明の目的は、半導体記憶装置における読み出し動作の信頼性向上と高速化とを実現することにある。本発明に係る代表的な構成は、同時にデータが読み出される複数の第1のビット線と、前記複数の第1のビット線ごとに設けられた複数の電圧変化検出回路と、第2のビット線と、第1の制御信号に応じて前記複数の第1のビット線のいずれかを選択して前記第2のビット線に接続する複数の選択回路と、前記第2のビット線に接続されたセンスアンプとを備え、前記センスアンプは前記複数の電圧変化検出回路の出力が接続された第1のセンスアンプ活性化信号によって制御されることを特徴とするデータ伝送回路を備えた構成を採用したものである。本発明によれば、特に半導体記憶装置において、複数の電圧変化検出回路の出力によりセンスアンプの起動タイミングを決定することとしたので、読み出し動作の信頼性向上と高速化とを実現することができる。以下、本発明を限定のためではなく、例示説明のための添付図面に示す実施形態に基づき詳細に説明する。なお、SRAMStaticRandomAccessMemoryを例として説明するが、本発明は別の分野においても応用が可能である。《第1の実施形態》図1に、本発明の第1の実施形態に係る半導体記憶装置の回路図を示す。図1の概略構成を説明すると、各々複数のメモリセル110が接続された2つのローカルビット線102と、これらのローカルビット線102ごとに設けられた電圧変化検出回路112と、第1ブロック121及び第2ブロック122の電圧変化検出回路112の出力が接続されたセンスアンプ活性化信号105と、グローバルビット線104と、カラム選択信号SEL0及びSEL1106に応じて2つのローカルビット線102のいずれかを選択してグローバルビット線104に接続するカラム選択回路113と、グローバルビット線104上のセンスアンプ114とを備え、センスアンプ114はセンスアンプ活性化信号105によって制御されている。図1の例では、第1ブロック121がローカルビット線102としてビット線対BIT0,NBIT0を、第2ブロック122がローカルビット線102としてビット線対BIT1,NBIT1をそれぞれ有する。これら第1及び第2ブロック121,122は、共通のワード線101を有する。複数のローカルビット線102の各々とグローバルビット線104とにプリチャージ回路111が設けられ、プリチャージ制御信号103がLOWを保持する間、ローカルビット線102とグローバルビット線104とがHIGHにプリチャージされるようになっている。このプリチャージ制御信号103は、インバータ125を介してNMOS型のプリディスチャージトランジスタTNPD0のゲートにも供給される。プリディスチャージトランジスタTNPD0は、センスアンプ活性化信号105をLOWにリセットするためのトランジスタである。電圧変化検出回路112の各々はPMOS型の検出トランジスタTPD0,TPD1により、カラム選択回路113の各々はPMOS型の選択トランジスタTPT0,TPT1によりそれぞれ構成されている。また、センスアンプ114は、自身のグラウンド側にNMOS型のイネーブルトランジスタTNE0を有し、このイネーブルトランジスタTNE0のゲートにセンスアンプ活性化信号105が接続されている。そして、グローバルビット線104に現れた微少電位差がセンスアンプ114により増幅され、出力バッファ115を経て出力データDO107が出力されるようになっている。図1に示す回路の読み出し動作について説明する。待機状態ではプリチャージ制御信号103がLOWになっており、カラム選択回路113を構成する選択トランジスタTPT0,TPT1がオンしており、プリチャージ回路111によりローカルビット線102とグローバルビット線104とがHIGHにプリチャージされている。また、センスアンプ活性化信号105はプリディスチャージトランジスタTNPD0によってLOWにディスチャージされている。読み出しサイクルでは、まず、プリチャージ制御信号103がLOWからHIGHに変化し、プリチャージ回路111とプリディスチャージトランジスタTNPD0とがオフする。次に、カラム選択信号SEL0がHIGHからLOWに変化することにより、選択された第1ブロック121のローカルビット線102とグローバルビット線104とが、選択トランジスタTPT0,TPT1を介して接続される。次に、ワード線101がLOWからHIGHに遷移し、第1ブロック121と第2ブロック122とにおいてそれぞれのローカルビット線102にそれぞれのメモリセル110から記憶データが読み出される。このとき、第1ブロック121の選択トランジスタTPT0,TPT1がオンし、第2ブロック122の選択トランジスタTPT0,TPT1がオフしているものとすると、第1ブロック121のローカルビット線102とグローバルビット線104とは互いに接続されているため、HIGHからLOWへの遷移が遅い。それに対し、第2ブロック122のローカルビット線102は負荷容量が少ないためHIGHからLOWへ早く変化する。第2ブロック122のビット線BIT1又はNBIT1のいずれかがHIGHからLOWに変化し、PMOSトランジスタの閾値付近まで降下すると、第2ブロック122の電圧変化検出回路112の検出トランジスタTPD0又はTPD1のいずれかがオンし、センスアンプ活性化信号105がLOWからHIGHに変化する。これにより、イネーブルトランジスタTNE0がオンし、センスアンプ114が起動する。これにより、グローバルビット線104に現れた微少電位差が増幅され、出力バッファ115を経て出力データ107が出力される。本構成の利点について説明する。本構成では、選択されなかった方の負荷容量が少ないローカルビット線102の遷移を利用して電圧変化を検出することで、読み出し対象のローカルビット線102に微少電位差が生じた段階で、センスアンプ活性化信号105を生成することが可能となる。これにより、メモリセル110の特性ばらつきに追随し、かつチップ面内ばらつきの影響を受けにくいセンスアンプ活性化信号生成回路を構成することができ、高い信頼性と高速読み出しとの両立が可能となる。また、センスアンプ活性化信号105が自動的に調整されるため、コンパイラ等により半導体記憶装置を合成する場合、個別のタイミング調整が不要となり、工数削減が可能となり、開発期間の短縮が可能となる。また、本構成では既存の回路資源を利用してセンスアンプ活性化信号105のタイミング回路を構成するため、従来のレプリカ方式と比べて面積オーバーヘッドが少ないため、小面積化が可能となる。次に、以上の効果を更に大きくするための手段を説明する。さて、グローバルビット線104の遷移よりローカルビット線102の遷移の方が早いことが望ましい。そのためには、選択トランジスタTPT0,TPT1のサイズを小さくすることにより、ローカルビット線102とグローバルビット線104との間の抵抗を大きくすればよい。選択トランジスタTPT0,TPT1の抵抗によりローカルビット線102の負荷容量とグローバルビット線104の負荷容量との接続が弱くなり、ローカルビット線102の遷移を高速化することができるのである。また、検出トランジスタTPD0,TPD1に閾値の低いトランジスタを用いたり、検出トランジスタTPD0,TPD1の閾値を基板制御によって下げたりすれば、ローカルビット線102の電圧変化を早めに検出することができる。また、ローカルビット線102のプリチャージ電圧を下げたり、データ読み出しに先立ってローカルビット線102の電圧を下げたりすることで、検出トランジスタTPD0,TPD1によるローカルビット線102の電圧変化を検出するタイミングを早めることができる。また、図1のタイプのメモリセル110の代わりに図2や図3に示すメモリセル210を用いることも可能である。図2及び図3において、201は書き込みワード線、202は書き込みビット線、203は読み出しワード線、204は読み出しビット線である。図2や図3に示すメモリセル210を用いれば、読み出しビット線204の遷移すなわち図1中のローカルビット線102の遷移を更に早めることができる。なお、図1では選択候補が第1ブロック121と第2ブロック122との2ブロックであり、非選択のブロックが1つのブロックである例を示しているが、選択候補となるブロックの数を増やし、以てデータ読み出し時に非選択となるブロックの数を増やすことで、センスアンプ活性化信号105の駆動能力を向上させ、読み出しの高速化を実現できる。或いは、非選択となるブロックの数を増やし十分なセンスアンプ活性化信号105の駆動能力が得られる場合、検出トランジスタTPD0,TPD1のサイズを小さくすることが可能となり、ローカルビット線102の負荷容量が削減され高速化が可能となる。また、複数のメモリセル110で同時に読み出しをして論理和をとるため、ばらつきにより特性の悪いメモリセル110が存在していた場合でも、他のメモリセル110で補助されるため、ばらつきの影響による読み出し速度の劣化を抑制することができる。第1の変形例図4に、第1の変形例に係る半導体記憶装置の回路図を示す。図1との違いは、第1ブロック121と第2ブロック122とのそれぞれのローカルビット線102にもセンスアンプ114を備えている点である。また、グローバルビット線104に接続されたセンスアンプ114では、センスアンプ活性化信号105をバッファ126で遅延させて利用することで、より確実な増幅タイミングに設定することができる。この構成のメリットは、ローカルビット線102の電圧変化も早めることで、読み出しを更に高速化させることができる点である。第2の変形例図5に、第2の変形例に係る半導体記憶装置の回路図を示す。図1の回路との違いは、ローカルビット線102のプリチャージ回路111とカラム選択回路113とがセンスアンプ活性化信号105によって制御される点である。また、メモリセル110の読み出しもセンスアンプ活性化信号105によって制御されるようになっている。具体的に説明すると、ローカルワード線301が複数のメモリセル110に共通に接続される。そして、ワード線101とローカルワード線301との間に、互いに直列接続された2個のPMOSトランジスタ302,303と1個のNMOSトランジスタ304とが介在する。これにより、センスアンプ活性化信号105がLOWにディスチャージされている状態ではワード線101の論理がローカルワード線301へ伝播するものの、センスアンプ活性化信号105がLOWからHIGHへ遷移した後はローカルワード線301がLOWに保持される。また、プリチャージ制御信号103と、バッファ305を介したセンスアンプ活性化信号105とがNORゲート306に入力され、このNORゲート306の出力によりローカルビット線102のプリチャージ回路111が制御される。更に、カラム選択信号106とセンスアンプ活性化信号105とがORゲート307,308に入力され、これらのORゲート307,308の出力によりカラム選択回路113が制御される。図5の構成のメリットは、カラム選択回路113にて選択されたローカルビット線102の電圧変化がグローバルビット線104に伝播した直後に、又はグローバルビット線104のセンスアンプ114が起動した直後に、ローカルビット線102とグローバルビット線104との接続を切断することで、グローバルビット線104の負荷を減らし、グローバルビット線104の遷移を高速化することが可能となることにある。また、ローカルビット線102とグローバルビット線104との接続を切り離した直後にローカルワード線301をオフして、ローカルビット線102のプリチャージを開始できるため、プリチャージ期間を長く確保することができる。それにより、高周波数動作への対応が可能となる。或いはサイクルタイムに余裕がある場合であれば、プリチャージ回路111のトランジスタサイズを緩和して小面積化を図り、かつローカルビット線102の負荷削減により読み出しの高速化を図ることができる。また、ローカルビット線102の無駄な充放電による消費電力の増大を抑制することができる。また、一般的にセンスアンプ活性化信号のタイミングはデバイスワースト条件に合わせて設計し、ローカルビット線に一定の電位差が生じたタイミングでセンスアンプを活性化すると同時にローカルビット線とグローバルビット線とを分離する。これにより、グローバルビット線の高速化と同時に、ローカルビット線を完全には振幅させないようにして低消費電力化を図っている。しかし、デバイスベスト条件では、センスアンプ活性化信号が活性化されるまでにメモリセルによってローカルビット線が完全に振幅してしまうため、ローカルビット線の充放電電流が増大してしまう。本構成ではデイバスベスト条件でローカルビット線102の電圧が変化したことを電圧変化検出回路112によって検出してローカルビット線102の完全な振幅動作を抑制することができ、低消費電力化を図ることが可能となる。なお、図5の例ではグローバルビット線104にセンスアンプ114を備えた構成例を示したが、ローカルビット線102にもセンスアンプ114を設けた構成も可能である。その場合、図4で示した効果により高速化を図ることができる。第3の変形例図6に、第3の変形例に係る半導体記憶装置の回路図を示す。図4との違いは、ローカルビット線102のセンスアンプ114に、HIGHのセンスアンプ強制活性化信号401が与えられたときにオンするセンスアンプ強制活性化トランジスタTNE1が接続されている点である。この構成によれば、デバイスワースト条件では、高速化のためセンスアンプ強制活性化信号401によりセンスアンプ114を起動させて読み出しを行い、デバイスベスト条件では、電圧変化検出回路112の出力によってセンスアンプ114を起動することにより、ワースト条件での高速化とベスト条件での低消費電力化との両立を実現することができる。従来構成では、高電圧高速動作に合わせてセンスアンプ強制活性化信号401のタイミングを決定すると、低電圧においてはセンスアンプ強制活性化信号401のタイミングが早すぎるために誤読み出しを起こすという課題があった。しかし、この構成において、高電圧ではセンスアンプ強制活性化信号401によりセンスアンプ114を起動させて読み出しを行い、低電圧では電圧変化検出回路112の出力によってセンスアンプ114を起動することにより、高速高電圧動作と低速低電圧動作との両立を図ることが可能となる。このとき、低電圧でセンスアンプ強制活性化信号401を活性化させないようにする手段として、低電圧モード制御信号を用いたり、センスアンプ強制活性化信号401の生成回路においてフィードバック回路を用いてセンスアンプ強制活性化信号401が低電圧で活性化されないようにすること等が可能である。また、本構成では、低速動作に限定して使用することを前提として、救済信号によってセンスアンプ強制活性化信号401を恒久的に非活性化することで、センスアンプ強制活性化信号401のタイミングが早すぎることに起因する不具合を解消することが可能となる。或いは、センスアンプ強制活性化信号401を書き込み時に活性化することにより、センスアンプ114を書き込み回路の補助として利用することが可能となる。これにより、書き込み速度の向上、又は書き込み回路のトランジスタサイズ緩和による小面積化が可能となる。このとき、センスアンプ強制活性化トランジスタTNE1のソース電源をグランドレベル以下の電圧にすることで、書き込み特性の向上を図ることができる。或いは、センスアンプ強制活性化信号401を高い電圧によって駆動することでも、同様に書き込み特性の向上を図ることができる。これにより書き込み速度の高速化、又は書き込みトランジスタサイズ緩和により小面積化、負荷容量の緩和が実現できる。なお、図6の構成ではローカルビット線102のセンスアンプ114のみにセンスアンプ強制活性化信号401を接続しているが、グローバルビット線104のセンスアンプ114にも同様に設けることが可能であり、ローカルビット線102のセンスアンプ114の起動と別タイミングでグローバルビット線104のセンスアンプ114を制御することも可能である。或いは、図1においてグローバルビット線104のセンスアンプ114にセンスアンプ強制活性化トランジスタTNE1を接続することでも同等の効果が得られる。第4の変形例図7に、第4の変形例に係る半導体記憶装置の回路図を示す。図6の構成との違いは、センスアンプ強制活性化信号401がセンスアンプ114にではなく、PMOSトランジスタ502を介してセンスアンプ活性化信号105に接続されている点である。図7の例では、図6の回路に比べ素子数が少ないため、小面積化が可能である。第5の変形例図8に、第5の変形例に係る半導体記憶装置の回路図を示す。図7の回路との違いは、ローカルビット線102のセンスアンプ114を活性化するイネーブルトランジスタTNE0にそれぞれカラム選択信号SEL0,SEL1が接続されている点である。この構成によると、読み出し時、或いは書き込み時に非選択カラムの無駄な充放電を抑制することができ、低消費電力化を図ることができる。更に、図8の構成では、図7の構成に対してトランジスタの追加無しに実現できるため小面積化が実現できる。第6の変形例図9に、第6の変形例に係る半導体記憶装置の回路図を示す。図8に示す構成との違いは、ローカルビット線102とグローバルビット線104とに接続されたセンスアンプ114のイネーブルトランジスタTNE0のソースに、それぞれHIGHのセンスアンプ強制非活性化信号701が与えられたときにオンするセンスアンプ強制非活性化トランジスタTNE2が接続されている点である。この構成によると、書き込み時にセンスアンプ114が起動するのを防止することができる。また、電圧変化検出回路112の検出速度が速くセンスアンプ起動タイミングのマージンに不足が生じた場合に、センスアンプ強制非活性化信号701をアクティブにするタイミングを遅くすることにより、センスアンプ114の起動タイミングによる不具合を回避することができる。第7の変形例図10に、第7の変形例に係る半導体記憶装置の回路図を示す。図9との違いは、センスアンプ強制非活性化信号701がセンスアンプ114にではなく、NMOSトランジスタ702を介してセンスアンプ活性化信号105に接続されている点である。この構成では、図9に比べ素子数を削減することができるため小面積化が図れる。また、センスアンプ114の引き抜きトランジスタの直列段数が少ないため、センスアンプ114の起動後の増幅速度が向上し、高速化が実現できる。《第2の実施形態》図11に、本発明の第2の実施形態に係る半導体記憶装置の回路図を示す。図11の構成によると、同一のバンク選択回路113に接続された複数のローカルビット線BITU0/NBITU0及びBITD0/NBITD0102どうしは、これらのローカルビット線102と平行となる方向に連なっている。図11に示す回路構成と図4に示す回路構成との違いは、共通のワード線WL[0]及びWL[1]101が接続され同時に読み出しが行われるメモリセル110を含む複数のローカルビット線102をビット線方向に隣接して備えており、図4のカラム選択信号SEL0及びSEL1106、カラム選択回路113は、それぞれ図11のバンク選択信号SEL_0U及びSEL_0D106、バンク選択回路113に相当する点である。図11において、TPT0、TPT1、TPT2及びTPT3は選択トランジスタであり、TPD0、TPD1、TPD2及びTPD3は検出トランジスタである。図11の構成のメリットは、センスアンプ114をUビット及びDビットで共通して持つことができるため、小面積化が可能となることである。また、図4の場合に比べてワード線方向への配線が削減できるため、グローバルビット線104の容量の削減が実現し、高速化が可能となる。また、図11の構成では、ワード線101とバンク選択信号106との組み合わせで同一ローカルビット線102上の1つのメモリセル110を選択する構成であるため、デコードの論理がワード線101とバンク選択信号106とに分散されるので、ワード線101の論理軽減が可能となり高速化が実現する。更に、ローカルビット線102に接続されるメモリセル110の数を減らし、ワード線101のデコード論理を、バンク選択信号106の論理により軽減することにより、ワード線101の起動と、ローカルビット線102の遷移とを早めることができる。また、ローカルビット線102にある程度の電圧変化が生じた時点でバンク選択信号106が確定することにより、ワード線起動時間と、ローカルビット線変化時間と、バンク選択信号起動時間との時間配分の最適化が可能となり、読み出し動作の高速化を実現することができる。《第3の実施形態》図12に、本発明の第3の実施形態に係る半導体記憶装置の回路図を示す。図12において、1001は低電力動作制御信号、1002及び1003はORゲート、1004、1005、1006及び1007はANDゲート、1010はサブバンクワードデコーダSBWDEC、1011はバンクデコード回路BNKDEC、1013は遅延回路、WLU[0]、WLU[1]、WLD[0]及びWLD[1]はワード線である。図12の構成によれば、低電力動作制御信号1001がLOWの場合には図11に示す構成と同様の動作を行うが、低電力動作制御信号1001がHIGHのときには、選択されたサブバンクのワード線しか起動しない。このため、選択されないサブバンクのローカルビット線102の充放電が発生しないため低消費電力化を図ることができる。一方、同時に読み出しが行われるローカルビット線102の数が減少することによりセンスアンプ活性化信号105の駆動能力が低下する。その問題は、遅延回路1013によってセンスアンプ強制活性化信号401の起動タイミングが制御されるセンスアンプ強制活性化トランジスタTNE1を設けることで解消することが可能である。なお、図12においては同時に読み出しが行われるサブバンクは第1及び第2ブロック121,122のうちのいずれかになっているが、本発明では同時に読み出しが行われるサブバンクの数は1つに限定しない。また、上記説明において低電力動作制御信号1001は動的に変化する信号ということに限定せず、固定入力信号として利用することも可能である。《第4の実施形態》図13に、本発明の第4の実施形態に係る半導体記憶装置の回路図を示す。図13に示す構成は、上下左右に隣接する4個のサブブロック121,122,123,124に共有されたセンスアンプ114が、これらのサブブロック121~124の各々に備えられた電圧変化検出回路112によって制御されることを特徴とする。図13において、BITU0/NBITU0、BITD0/NBITD0、BITU1/NBITU1、BITD1/NBITD1はローカルビット線であり、SEL_0U、SEL_0D、SEL_1U、SEL_1Dはバンク選択信号であり、TPT0、TPT1、TPT2、TPT3、TPT4、TPT5、TPT6及びTPT7は選択トランジスタであり、TPD0、TPD1、TPD2、TPD3、TPD4、TPD5、TPD6及びTPD7は検出トランジスタである。図13の構成では、図1と図11とを組み合わせた効果が期待できる。また、隣接4サブブロック121~124からセンスアンプ114までの距離が一定となるため、センスアンプ活性化信号105の配線負荷の低減が可能となり、高速化が実現できる。《第5の実施形態》図14に、本発明の第5の実施形態に係る半導体記憶装置の回路図を示す。図1との違いは、電圧変化検出回路112の出力を、第2のカラム選択回路1101においてカラム選択信号106に従って選択し、グローバルビット線104に接続している点である。この構成によると、センスアンプ114のみの場合に比べて、グローバルビット線104の遷移を高速化できる。なお、図1から図14に示した半導体記憶装置において、同一のセンスアンプにカラム選択回路を介して接続された各ローカルビット線からなるメモリブロックに存在するメモリセルの動作電流値を、メモリブロックごとに変えることにより、それぞれのビットの読み出し速度の要求値や、メモリブロックの物理的配置に応じて読み出し速度、消費電力、面積の最適化ができる。例えば、高速に読み出す必要があるビットや、出力端子から遠方にあるメモリブロックからの読み出し速度を高速化し、高速化の必要がないメモリブロックに関しては小面積化と低消費電力化を図ることが可能となる。動作電流値にバリエーションを持たせる手段としては、メモリセルの形状に変化を持たせる方法、メモリセルの素材に変化を持たせる方法、メモリセルを構成するトランジスタの拡散層に含まれる原子の比率に変化を持たせる方法等が含まれる。更に、図15に示すように、メモリブロックごとに電源制御回路1510を設け、メモリブロック121,122中に存在するメモリセル110の電源を制御することにより、上記同様、それぞれのビットの読み出し速度の要求値や、メモリブロックの物理的配置に応じて読み出し速度、消費電力、面積の最適化ができる。メモリセルの動作電流値にバリエーションを持たせる方法に比べて、メモリブロックごとに電源制御回路1510を設ける方法では、チップのフロアプランが決まってビットごとの正確な要求値が確定した時点での調整が容易になるというメリットや、チップの製造後での調整が可能になるというメリット等がある。その他、図16に示すように、同一の出力端子から遡って接続されるビットブロック1610,1611中のメモリセル110同士で同一の電源制御回路1510を共通化することにより、出力信号ごとに読み出し速度の調整が可能になるという効果が得られ、かつ、メモリブロック121,122単位に電源制御回路1510を設ける場合に比べて小面積化が可能となる。なお、メモリブロックごと又はビットブロックごとに、メモリセル110の形状が異なっていてもよい。例えば、第1ブロック121を構成するメモリセル110と、第2ブロック122を構成するメモリセル110とでは、対応するトランジスタのゲート幅又はゲート長が異なっていてもよい。また、メモリセル110内のトランジスタも、必ずしもゲート幅、ゲート長が同じである必要はない。また、上記説明ではメモリセルのバリエーションを持たせる単位や電源制御回路を設ける単位はメモリブロックごと又はビットブロックごと、というように限定して説明したが、その他のバリエーションも可能である。なお、本発明の第1の実施形態にて図2及び図3に示したメモリセル210の構成は、第1~第7の変形例や第2~第5の実施形態でも利用可能である。また、本発明の趣旨を逸脱しない範囲で、複数の実施形態及び変形例における各構成要素を任意に組み合わせてもよい。"