"データ保持可能な不揮発性の半導体記憶部と、前記半導体記憶部の温度を計測する温度計測部と、前記半導体記憶部の温度を変化させる温度可変部と、ホスト機器から受信したデータを前記半導体記憶部に転送する転送部、前記温度計測部からの温度情報を記憶する温度記憶部、及び前記温度記憶部に記憶された温度情報に基づいて、前記温度可変部を制御する温度制御部を具備する制御回路と、を具備することを特徴とするメモリシステム。前記温度制御部は、前記半導体記憶部へのデータ書込み若しくは消去の場合と、それ以外の場合とで、前記半導体記憶部の温度が異なるように前記温度可変部の制御を変えることを特徴とする請求項1に記載のメモリシステム。前記温度制御部は、前記半導体記憶部へのデータ書込み若しくは消去の場合、それ以外の場合よりも、前記半導体記憶部の温度が下がるように前記温度可変部を制御することを特徴とする請求項1または2に記載のメモリシステム。前記温度制御部は、前記半導体記憶部へのデータ書込み若しくは消去の場合、それ以外の場合よりも、前記半導体記憶部の温度が上がるように前記温度可変部を制御することを特徴とする請求項1または2に記載のメモリシステム。前記温度可変部は、ペルチェ素子であることを特徴とする請求項1乃至4のいずれか一項に記載のメモリシステム。前記ペルチェ素子の一端に電源を供給する場合、または他のペルチェ素子の一端に電源を供給する場合は、前記ペルチェ素子の前記一端に、前記他のペルチェ素子の前記一端を電気的に接続し、前記ペルチェ素子の他端に電源を供給する場合、または前記他のペルチェ素子の他端に電源を供給する場合は、前記ペルチェ素子の前記他端に、前記他のペルチェ素子の前記他端を電気的に接続することを特徴とする請求項5に記載のメモリシステム。前記半導体記憶部は、複数の不揮発性のメモリセルが配列されたメモリセルアレイであり、前記温度可変部を含む周辺回路と共に同一半導体チップ上に形成され、前記周辺回路は、前記半導体記憶部の温度を上昇させる場合、前記半導体記憶部に前記データの書込みを行うことなく、前記半導体記憶部へのデータの入出力を繰り返すことを特徴とする請求項1乃至6の何れか一項に記載のメモリシステム。高品質なメモリシステムを提供する。実施形態のメモリシステムは、データ保持可能な不揮発性の半導体記憶部と、前記半導体記憶部の温度を計測する温度計測部と、前記半導体記憶部の温度を変化させる温度可変部と、ホスト装置ホスト機器から受信したデータを前記半導体記憶部に転送する転送部、前記温度計測部からの温度情報を記憶する温度記憶部、及び前記温度記憶部に記憶された温度情報に基づいて、前記温度可変部を制御する温度制御部を具備する制御回路と、を具備する。以下、実施形態の詳細を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。参照符号を構成する数字の後ろのアルファベットは、同じ数字を含んだ参照符号によって参照され且つ同様の構成を有する要素同士を区別するために用いられている。同じ数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は、数字のみを含んだ参照符号により参照される。例えば、参照符号1a、1bを付された要素を相互に区別する必要がない場合、これらの要素を包括的に参照符号1として参照する。以下の各実施形態に係るメモリシステムは、SSDsolidstatedeviceを用いて説明される。しかしながら、各実施形態はSSDに限定されるものではない。下記の実施形態の理解を容易にするために、まずSSDの基本的な構成について説明する。<SSDの構成>まず、各実施形態に共通であるSSD1の基本的な構成について概略的に説明する。図1は、各実施形態に係るSSDメモリシステム1の基本的な構成を模式的に示したブロック図である。図1に示すように、SSD1は、データ保存用の複数のNAND型フラッシュメモリを備えるNANDフラッシュメモリパッケージ単に、NANDメモリまたはNANDパッケージ等とも称す2、データ転送用または作業領域用のDRAM4、これらを制御するドライブ制御回路5、及び外部電源10から電源が供給される電源回路6を備えている。SSD1は、ATAインターフェースATAI/F7またはSATAインターフェースSATAI/F図示せずを介して、パーソナルコンピュータ等のホスト装置11との間でデータを送受信する。尚、ホスト装置11等と接続を行うSSD1のインターフェースとして、ATA/SATAだけでなく、PCE-EPCIエクスプレス等も用いることが可能である。電源回路6は、外部電源10から供給された電源を用いて複数の内部電源を生成する。これらの内部電源は、例えばNANDメモリ2等のSSD1内の各部に供給される。また、電源回路6は、外部電源10の立ち上がりまたは立ち下りを検知して、パワーオンリセット信号またはパワーオフリセット信号を生成する。これらパワーオンリセット信号及びパワーオフリセット信号は、ドライブ制御回路5に送られる。ドライブ制御回路5は、例えば、第1のバス50、CPU51、ROMreadonlymemory52、DRAMコントローラ53、NANDコントローラ54、及びSRAMstaticrandomaccessmemory55を備えている。第1のバス50には、ドライブ制御回路5全体を制御するCPU51が接続されている。また、第1のバス50には、各管理プログラムFW:firmwareのブート用プログラムが格納されたROM52が接続されている。また、第1のバス50には、DRAM4の制御を行うDRAMコントローラ53が接続され、NANDメモリ2の制御を行うNANDコントローラ54が接続され、データ作業領域として使用されるSRAM55が接続されている。更に、第1のバス50には、電源回路6からのパワーオン/オフリセット信号を受けて、リセット信号及びクロック信号を各部に供給するクロックコントローラ56が接続されている。このクロックコントローラ56は、例えばメモリシステム内で時間を計測する際に用いられる。第2のバス3は、NANDメモリ2とドライブ制御回路5とを接続する。尚、NANDコントローラ54と第2のバス3とが接続されても良いし、第1のバス50と第2のバス3とが直接接続されても良い図中破線矢印参照。NANDメモリ2は、第2のバス3を介してドライブ制御回路5に接続されている。またNANDメモリ2は、それぞれが同一の回路構成のフラッシュメモリである複数のメモリチップ不図示を備える。ここで、NANDメモリ2は、任意のメモリチップを用いることができ、より具体的には、例えば、あらゆるタイプのNAND型フラッシュメモリチップが用いられることが可能である。尚、図1では、NANDメモリ2は8個配置されているが、8個に限らず、適宜変更可能である。<CPUの構成>次に、図2を用いて、CPU51の機能的な構成について概略的に説明する。CPU51は、例えばデータ管理部51a、ATAコマンド処理部51b、セキュリティ管理部51c、温度管理部51d、温度制御部51e、ブートローダ51f、初期化管理部51gを備えている。データ管理部51aは、NANDコントローラ54を介して、NANDメモリ2とDRAM4と間のデータ転送、NANDメモリ2に関する各種機能を制御する。ATAコマンド処理部51bは、及びDRAMコントローラ53を介して、データ管理部51aと協動してデータ転送処理を行う。セキュリティ管理部51cは、データ管理部51a及びATAコマンド処理部51bと協動して各種のセキュリティ情報を管理する。温度管理部51dは、後述する温度センサが測定したNANDメモリ2の温度情報等を管理する。この温度情報等は、適宜書き換えることが可能である。また、複数のNANDメモリ2や、複数のNANDチップの温度情報等を管理する場合は、例えば専用のテーブルを用意し、該テーブルで温度情報等をNANDメモリ2やNANDチップの識別番号と関連付けて記憶する。温度制御部51eは、後述する発熱素子、及び温度センサ等を制御する。例えば、温度制御部51eは、ホスト装置11からNANDメモリ2への書込みコマンドが発行された場合、温度管理部51dに記憶されたNANDメモリ2の温度情報を確認し、所定の値より大きいか否かを判定し、その結果により、発熱素子の制御温度制御コマンドの発行を行う。詳細な説明は後述する。ブートローダ51fは、パワーオン時、各管理プログラムFWをNANDメモリ2からSRAM55にロードする。初期化管理部51gは、ドライブ制御回路5内の各コントローラ/回路の初期化を行う。<NANDメモリの構成>次に、図3、及び図4を用いてNANDメモリ2の構成について概略的に説明する。図3は、実施形態に係るNANDメモリ2の基本的な構成について概略的に示した断面図である。図4は、実施形態に係るNANDチップの基本的な構成について概略的に示したブロック図である。図3に示すように、複数のNANDチップは、例えば樹脂製のパッケージ2aによって封止されている。具体的には、図3に示されているように、プリント基板2b上に複数のNANDチップ1~kkは1以上の整数である単に複数のチップ2cとも称すが積層されている。各チップ2cは、プリント基板2b上の配線パターン図示せずにワイヤ2dにより接続されている。プリント基板2bの裏面には、外部接続端子例えばBGAballgridarrayが設けられている。そして、プリント基板2b、チップ2c、ワイヤ2dは、例えば樹脂製のパッケージ2aにより封止されている。図4に示すように、複数のNANDチップ1~kのうちの一つのNANDチップ2cを例に挙げて説明する。NANDチップ2cは、メモリセルアレイ20、ロウデコーダ21、カラムゲート22、アドレスレジスタ23、データ入出力バッファ24、コマンドI/F25、及びステートマシン26を備えている。ロウデコーダ21は、ロウアドレスデコーダ及びワード線ドライバを含んでいる。ロウデコーダ21は、動作モードとロウアドレス信号が指定するアドレスとに基づいて、メモリセルアレイ20内の複数のワード線及びセレクトゲート線の電位を制御する。カラムゲート22は、カラムアドレス信号に基づいて、メモリセルアレイ20内のビット線を選択する。また、カラムゲート22には、簡単のため、センスアンプS/Aも含まれているとする。ロウデコーダ21及びカラムゲート22により選択されたアドレスに基づいて、書込みデータ或いは読み出しデータが、センスアンプ及びデータ入出力バッファ24を経由して、メモリセルアレイ20に入出力される。アドレスレジスタ23は、データ入出力バッファに24に供給されたアドレスデータを、メモリセルアレイ20に供給する。データ入出力バッファ24は、外部入出力部外部I/Oとも記載するを介してドライブ制御回路5に接続されている。そして、ドライブ制御回路5から受信した外部制御信号を受信し、ドライブ制御信号5とチップ2cとの間において、データは、外部I/Oを介して送受信される。コマンドI/F25は、データ入出力バッファ24から供給された外部制御信号をステートマシン26に供給する。ステートマシン動作制御回路26は、外部制御信号に基づき、チップ2cの動作モード書込み、消去、読み出しなどを決定する。そして、それらの動作モードに応じて、ステートマシン26は、ロウデコーダ21、及びカラムゲート22等の動作を制御する。尚、ロウデコーダ21、カラムゲート22、アドレスレジスタ23、データ入出力バッファ24、コマンドI/F25、及びステートマシン26をまとめて周辺回路等とも呼ぶ。<メモリセルアレイの概要>図5は、実施形態に係るメモリセルアレイ20の基本的な構成について概略的に示したブロック図である。また、図6は、図5に示される複数のメモリブロックのうち、1つのメモリブロックの回路例を示している。メモリセルアレイ20は、複数のメモリブロックBLOCK1~BLOCKmmは1以上の整数であるから構成される。複数のメモリブロックBLOCK1~BLOCKmは、ビット線BL方向カラム方向に並んで配置される。図6に示すように、1つのメモリブロックは、ワード線WL方向ロウ方向に並んだ複数のNANDセルセルユニット、またはNANDストリングス等とも称すを含む。1つのNANDセルは、直列接続される複数のメモリセルトランジスタ単にメモリセルとも称すMTと、一端のメモリセルトランジスタMTのドレインに接続される選択ゲートトランジスタST1と、他端のメモリセルのソースに接続される選択ゲートトランジスタST2とを含む。メモリセルトランジスタMTは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層と、電荷蓄積層上に形成されたゲート絶縁膜と、更にゲート絶縁膜上に形成された制御ゲート電極とを有する。なお、メモリセルトランジスタMTの個数は8個に限られず、16個や32個、64個、128個、256個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタMTは、隣接するもの同士でソース、ドレインを共有している。そして、選択ゲートトランジスタST1、ST2間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタMTの一端側のドレイン領域は選択ゲートトランジスタST1のソース領域に接続され、他端側のソース領域は選択ゲートトランジスタST2のドレイン領域に接続されている。ビット線BL0~BLq-1qは1以上の整数であるは、選択ゲートトランジスタST1のドレインと接続される。ソース線SLは、選択ゲートトランジスタST2のソースに接続される。尚、ビット線BL0~BLq-1についても、これらを区別しない場合には一括してビット線BLと呼ぶ。また、選択トランジスタST1、ST2は必ずしも両方必要ではなく、NANDセルを選択出来るのであればいずれか一方のみが設けられていても良い。ワード線WL0~WLn-1nは1以上の整数であるは、WL方向に延び、WL方向に隣接するメモリセルで共有接続される。なお説明の簡単化のため、以下ではワード線WL0~WL7を区別しない場合には、単にワード線WLと呼ぶことがある。セレクトゲート線SGD、SGSはそれぞれ、メモリセルの選択トランジスタST1、ST2のゲート電極で共有接続される。また、同一のワード線WLに接続された複数のメモリセルトランジスタMTには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、同一行にある複数のNANDセルは一括してデータが消去され、この単位をメモリブロックと呼ぶ。次に、図7を用いて上記構成のメモリセルアレイ20の平面図について説明する。図7に示すように、p型半導体基板中にはビット線BL方向に沿ったストライプ形状の素子領域AAactiveareaが、ビット線BL方向に直交するワード線WL方向に沿って複数設けられている。隣接する素子領域AA間にはビット線BL方向に延びる素子分離領域STIshallowtrenchisolationが形成され、この素子分離領域STIによって素子領域AAは電気的に分離されている。半導体基板上には、複数の素子領域AAを跨ぐようにして、ワード線WL方向に沿ったストライプ形状のワード線WL及びセレクトゲート線SGD,SGSが形成されている。そして、ワード線WLと素子領域AAとが交差する領域にはメモリセルトランジスタMTが設けられ、セレクトゲート線SGD、SGSと素子領域AAとが交差する領域には、それぞれ選択トランジスタST1、ST2が設けられている。ビット線BL方向で隣接するワード線WL間、セレクトゲート線間、及びワード線WLとセレクトゲート線との間の素子領域AAには、メモリセルトランジスタMT及び選択トランジスタST1、ST2のソース領域またはドレイン領域となる不純物拡散層が形成されている。ビット線BL方向で隣接するセレクトゲート線SGD間の素子領域AAに形成される不純物拡散層は、選択トランジスタST1のドレイン領域として機能する。そしてこのドレイン領域上にはコンタクトプラグCP1が形成される。コンタクトプラグCP1は、ビット線BL方向に沿って設けられたストライプ形状のビット線BL図示せずに接続される。また、ビット線BL方向で隣接するセレクトゲート線SGS間の素子領域AAに形成される不純物拡散層は、選択トランジスタST2のソース領域として機能する。そしてこのソース領域上には、コンタクトプラグCP2が形成される。コンタクトプラグCP2は図示せぬソース線SLに接続される。次に、図8及び図9を用いて、上記構成のメモリセルアレイ20の断面構成について説明する。図8は、図7においてA-A線に沿った断面図、図9は、図7においてB-B線に沿った断面図を示している。図7に示すように、p型半導体基板psubstrate200の表面領域内にn型ウェル領域nwell201、更にn型ウェル領域201上にp型ウェル領域pwell202が形成されている。尚、これらのp型半導体基板200、n型ウェル領域201、及びp型ウェル領域202を単に半導体基板200~202と称しても良い。p型ウェル領域202の活性領域AA上に、トンネル絶縁膜204として機能する例えば、シリコン酸化膜が形成され、トンネル絶縁膜204上にメモリセルトランジスタMT及び選択トランジスタST1、ST2のゲート構造が形成されている。メモリセルトランジスタMTにおけるトンネル絶縁膜204は、電子がトンネルするトンネル膜として機能する。メモリセルトランジスタMTのゲート構造は、積層構造を有する。すなわち、トンネル絶縁膜204上に形成された電極膜205、電極膜205上に形成された絶縁膜206、及び絶縁膜206上に形成された電極膜207を備えている。電極膜205は、電荷を蓄積する電荷蓄積層として機能し、また絶縁膜206は、電極膜205に電荷を閉じこめるように機能する。また電極膜207は、制御ゲートワード線WLとして機能する。以下、メモリセルトランジスタMTにおける電極膜205、絶縁膜206、及び電極膜207を、それぞれ電荷蓄積膜205、ゲート絶縁膜206、及び制御ゲート電極207と呼ぶことがある。電荷蓄積膜205は、メモリセルトランジスタMT毎に分離され、ゲート絶縁膜206及び制御ゲート電極207はワード線WL方向で隣接するメモリセルトランジスタMT間で共通に接続されている。すなわち、各メモリセルトランジスタMTの制御ゲート電極膜207は、ワード線に沿った方向において、隣接する素子分離領域を跨いで、隣接する活性領域AA間で共通接続されている。選択トランジスタST1、ST2のゲート構造は、トンネル絶縁膜204上に形成された電極膜205、電極膜205の一部上に形成された絶縁膜206、及び絶縁膜206上と電極膜205の一部上とに形成された電極膜207を備えている。選択トランジスタST1、ST2のゲート構造において、電極膜205の一部は、電極膜207と電気的に接続されている。そして、ここでは便宜上、電極膜207をゲート電極207とも称す。選択トランジスタST1、ST2においては、ゲート電極207はワード線WL方向で隣接するもの同士で共通接続されている。そして、ゲート電極207が、セレクトゲート線SGS、SGDとして機能する。またゲート電極間に位置するp型半導体基板200表面内には、n型不純物拡散層203が形成されている。n型不純物拡散層203は、隣接するトランジスタ同士で共用されており、ソースSまたはドレインDとして機能する。また、隣接するソースとドレインとの間の領域ゲート電極直下の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、n型不純物拡散層203及びチャネル領域によって、メモリセルトランジスタMT及び選択トランジスタST1、ST2が形成されている。更にp型半導体基板200上には、上記メモリセルトランジスタMT及び選択トランジスタST1、ST2を被覆するようにして、層間絶縁膜208が形成されている。層間絶縁膜208中には、ソース側の選択トランジスタST2の不純物拡散層ソース203に達するコンタクトプラグCP2が形成されている。また層間絶縁膜208中には、ドレイン側の選択トランジスタSTの不純物拡散層ドレイン203に達するコンタクトプラグCP1が形成されている。次に、図8に示すように、p型半導体基板シリコン基板200の表面領域内にn型ウェル領域201、更にn型ウェル領域201上にp型ウェル領域202が形成されている。チャネル幅方向ワード線WL方向で隣接するメモリセルトランジスタMTのp型ウェル領域202、トンネル絶縁膜204、及び電荷蓄積膜205間には、STIShallowTrenchIsolation型の素子分離絶縁膜素子分離領域209として、例えばPSZポリシラザン等が形成されている。電荷蓄積膜205及び素子分離絶縁膜209上には、ゲート絶縁膜206が形成されている。ゲート絶縁膜206上には制御ゲート電極207が形成されている。そして、制御ゲート電極207上には層間絶縁膜208が形成される。第1の実施形態次に、NANDメモリの温度を意図的に変化させ、所望の温度でNANDメモリへの書込みまたは消去動作を行う第1の実施形態に係るメモリシステムについて、上述したSSDを例に用いて説明する。<第1の実施形態に係るメモリシステムの概要>まず、図10を用いて、第1の実施形態に係るSSDメモリシステム1の基本的な構造を概略的に説明する。尚、基本的なSSDの構成は上述したものと同様であるので、詳細な説明は省略する。図10は、第1の実施形態に係るメモリシステムの基本的な構成を模式的に示したブロック図である。図10に示すように、SSD1内において、例えばNANDメモリ2上に発熱素子温度可変部8が配置されている。発熱素子8は、直流電流を流すことによって、素子自体の温度を変化させることができる。この発熱素子8は、例えば電源回路6を介さずに外部電源10から直接電力を受けても良い。また、SSD1内において、例えばNANDメモリ2の温度を計測するための温度センサ9が配置されている。この温度センサ9は、例えばドライブ制御回路5の第1のバス50に接続されている。温度センサ9の配置例として、例えば、複数のNANDメモリ2が配置される領域の中心領域図中の温度センサ9a参照や、複数のNANDメモリ2から離れた領域図中の温度センサ9b参照等がある。具体的には、温度センサ9aは4つ複数のNANDメモリ2に囲まれ、ドライブ制御回路5よりもNANDメモリ2の近くに配置されている。また、温度センサ9bは、NANDメモリ2よりもドライブ制御回路5の近くに配置されている。この他にも、NANDメモリ2の温度が計測できる場所であるなら、温度センサ9の場所はどこでも良い。本実施形態では、温度センサ9は一つだけ設ければ良い。複数の温度センサ9を設ける場合については、下記で説明している。次に、図11を用いて、第1の実施形態に係る温度センサ9と、ドライブ制御回路5との接続関係を概略的に説明する。図11に示すように、温度センサ9は、バス50aを介してドライブ制御回路5からクロックが供給される。また、温度センサ9は、バス50bを介して、測定した温度情報をデータとしてドライブ制御回路5に供給する。<ペルチェ素子の構造>次に、第1の実施形態に係る発熱素子8について説明する。第1の実施形態では、発熱素子8として例えばペルチェ素子が用いられている。ペルチェ素子とは、直流電流を流すことによって、一方の面から他方の面に熱を移動させる効果を有する熱電変換デバイスで、冷却と加熱及び温度制御を行うことができる半導体素子のことである。図12は、第1の実施形態に係るNANDメモリ2と、ペルチェ素子8との配置関係を模式的に示した断面図である。図12に示すように、SSD1の基板1a上に配置されたNANDメモリ2上にペルチェ素子8aが配置されている。また、基板1aの裏面NANDメモリ2が配置される面を表面とするにペルチェ素子8bを配置しても良い。この場合、NANDメモリ2の下方に配置されることがより望ましい。ペルチェ素子8a、8b単にペルチェ素子8とも称すは、例えばセラミック基板81a、81bに挟まれている。そして、例えばペルチェ素子8aは、セラミック基板81aをNANDメモリ2に隣接するように配置されている。図13は、第1の実施形態に係るペルチェ素子8の基本的な構造を模式的に示した斜視図である。図13に示すように、ペルチェ素子8は、x軸方向、及びx軸に直交するy軸方向が形成する平面に平行なセラミック基板81a,81bの間において、銅電極83a及び83bによって互いに結合されたp型熱電半導体単にp型半導体とも称す82a及びn型熱電半導体単にn型半導体とも称す82bを備える。そして、このp半導体82a、n半導体82b、銅電極83a、及び83bの組の一端は、銅電極83cを介してリード線84aに接続され、他端は、銅電極83dを介してリード線84bに接続される。図14は、第1の実施形態に係るペルチェ素子8の基本的な構造を模式的に示した断面図である。図14に示すように、セラミック基板81a上に銅電極83c、83d、及び複数の銅電極83bが配置される。銅電極83cにはリード線84aが設けられ、銅電極83dにはリード線84bが設けられている図示せず。更に、銅電極83c上にはp半導体82aが配置され、そして、x-y平面に垂直なz軸方向に沿ったp半導体82aの上面には銅電極83aが接続される。そして、銅電極83aの他端にn半導体82bの上面が接続され、z軸方向に沿ったn半導体82bの下面は、セラミック基板81a上に設けられた銅電極83bの一端に接続される。このようにp半導体82aと、n半導体82bとは、銅電極83を介して交互に結合され、銅電極83c及び銅電極83dの間において電気的に直列結合される。そして、銅電極83aを覆うようにセラミック基板81bが設けられる。尚、図示したペルチェ素子8におけるp半導体82a、n半導体82b、及び銅電極83の個数等はペルチェ素子を説明するための一例であり、これに限らない。<ペルチェ素子の基本動作>次に、図15、及び図16を用いてペルチェ素子8の基本的な動作について概略的に説明する。図15、及び図16は、第1の実施形態に係るペルチェ素子8の基本的な動作を模式的に示した断面図である。図15に示すように、リード線84aから電流を流し、p半導体82aからn半導体82bへと直流電流を流す図中矢印I1参照と、PN結合部分銅電極83aでは放熱現象が発生し、NP結合部分銅電極83bでは吸熱現象が発生する。このため、銅電極83a及びセラミック基板81bは、ペルチェ素子8に電流を流す前よりも高温になり、銅電極83b及びセラミック基板81aは、低温になる。図16に示すように、リード線84b不図示から電流を流し、n半導体82bからp半導体82aへと直流電流を流す図中矢印I2参照と、PN結合部分銅電極83bでは放熱現象が発生し、NP結合部分銅電極83aでは吸熱現象が発生する。このため、銅電極83b及びセラミック基板81aは、ペルチェ素子8に電流を流す前よりも高温になり、銅電極83a及びセラミック基板81bは、低温になる。このように、電源の極性を逆にすることで、熱の移動も逆になる。そのため、電流の向きを変えることで、銅電極83a、及び83bにおける放熱及び吸熱を選択することができる。<ペルチェ素子の接続方法>次に、ペルチェ素子8と外部電源10との接続方法について説明する。図17は、外部電源10と、ペルチェ素子8との接続関係を示しており、SSD1内には、両者を接続するスイッチ10a、及び10bが設けられている。図17に示すように、ペルチェ素子8のリード線84aは、スイッチ10aに接続され、リード線84bは、スイッチ10bに接続されている。温度制御部51eの命令に従って、このスイッチ10a、及び10bは例えば連動して動作する。スイッチ10aの接続先としては、外部電源10から電源が供給されるノードN1及び接地電位が供給されるノードN2の二つがある。また、スイッチ10bの接続先としては、外部電源10から電源が供給されるノードN4及び接地電位が供給されるノードN3の二つがある。次に、図18、及び図19を用いて、第1の実施形態に係るペルチェ素子8に流れる電流について概略的に説明する。図18に示すように、スイッチ10aをノードN1に接続し、スイッチ10bをノードN3に接続する場合、外部電源10から、ノードN1、リード線84a、ペルチェ素子8、リード線84b、ノードN3へと電流が流れる図中矢印参照I3。これにより、セラミック基板81bの温度が上昇し、セラミック基板81aの温度が低下する。図19に示すように、スイッチ10aをノードN2に接続し、スイッチ10bをノードN4に接続する場合、外部電源10から、ノードN4、リード線84b、ペルチェ素子8、リード線84a、ノードN2へと電流が流れる図中矢印参照I4。これにより、セラミック基板81aの温度が上昇し、セラミック基板81bの温度が低下する。このように、スイッチ10a及び10bを切り替えることで、ペルチェ素子8の放熱及び吸熱の方向を制御することができる。<第1の実施形態に係るメモリシステムの動作>次に、図20を用いて、第1の実施形態に係るメモリシステム1のNANDメモリ2への書込み動作1000について説明する。[ステップS1001]ホスト装置11からCPU51のATAコマンド処理部51bに、NANDメモリ2への書込みコマンド所定のコマンドが入力されると、温度制御部51eは、ATAコマンド処理部51bに、コマンドの実行を一時停止させて、例えば温度センサ9に、SSD1またはNANDメモリ2の温度を測定させる。そして、温度センサ9は、測定結果温度情報を温度管理部51dに供給する。そして、該温度情報は、温度管理部51dに保持される。また、温度センサ9は、SSD1またはNANDメモリ2の温度を定期的例えば所定のクロックおきに測定して、温度管理部51dに測定結果を供給しても良い。[ステップS1002]温度制御部51eは、温度管理部51dに保持されているSSD1またはNANDメモリ2の温度情報を確認し、該温度が所定の温度閾値Tth1適宜変更可能よりも高いか低いかを判定する。[ステップS1003]ステップS1002において、温度制御部51eによって該温度が所定の温度閾値Tth1よりも高いと判断された場合、例えば温度制御部51eによってペルチェ素子8のNANDメモリ2に接しているセラミック基板81aの温度を下げるための温度制御コマンドがATAコマンド処理部51bに発行される。そして、ATAコマンド処理部51bは、該温度制御コマンドに基づいて、セラミック基板81aが吸熱側になるように、上述したペルチェ素子8及び外部電源10間のスイッチを切り替えることによって外部電源10からリード線84aを介してペルチェ素子8に電源が供給される。また、この際、例えばNANDメモリ2の温度が25°C程度になるように制御する。また、NANDメモリ2の温度が周囲温度例えば室温等よりも30度程度低くなるように制御しても良い。[ステップS1004]ステップS1002において、該温度が所定の温度閾値Tth1よりも低い場合、NANDメモリ2への書込みが行われる。つまり、温度制御部51eは、ATAコマンド処理部51bによって一時的に停止させていた書込みコマンドの発行許可を出す。ATAコマンド処理部51bはこれを受けてNANDメモリ2への書込みコマンドを発行する。尚、書込み動作以外の消去動作の場合トンネル絶縁膜に電子を通過させる場合でも、上述した動作1000と同様に動作する。次に、図21を用いて、第1の実施形態に係るメモリシステム1のNANDメモリ2への書込み動作若しくは消去動作が行われない場合の動作1100について説明する。[ステップS1101]例えば所定の時間例えば所定のクロック経過してもNANDメモリ2への書込みコマンドがCPUに入力されないと、温度制御部51eは、温度センサ9にSSD1またはNANDメモリ2の温度を測定させる。そして、温度センサ9は、測定結果温度情報を温度管理部51dに供給する。そして、該温度情報は、温度管理部51dに保持される。また、温度センサ9は、SSD1またはNANDメモリ2の温度を定期的に測定して、温度管理部51dに測定結果を供給しても良い。[ステップS1102]温度制御部51eは、温度管理部51dに保持されている該温度情報を確認し、該温度が所定の温度閾値Tth2適宜変更可能よりも高いか低いかを判定する。[ステップS1103]ステップS1102において、温度制御部51eによって該温度が所定の温度閾値Tth2よりも低いと判断された場合、例えば温度制御部51eによってペルチェ素子8のNANDメモリ2に接しているセラミック基板81aの温度を上げるための温度制御コマンドがATAコマンド処理部51bに発行される。そして、ATAコマンド処理部51bは、該温度制御コマンドに基づいて、セラミック基板81aが放熱側になるように、上述したペルチェ素子8及び外部電源10間のスイッチを切り替えることによって外部電源10からリード線84bを介してペルチェ素子8に電源が供給される。また、この際、例えばNANDメモリ2の温度が85°C程度になるように制御する。また、NANDメモリ2の温度が周囲温度よりも40度程度高くなるように制御しても良い。このように、本実施形態では、NANDメモリ2を低温にした状態で動作電流を流し、NANDメモリ2に動作電流を流さない場合は、NANDメモリ2を高温にした状態で放置している。尚、動作1000、及び動作1100における温度閾値Tth1、及びTth2はそれぞれ異なっていても良いし、同じでも良い。<第1の実施形態に係るメモリシステムの作用効果>上述した実施形態によれば、メモリシステムSSD1は、データ保持可能な不揮発性の半導体記憶部NANDメモリ2と、半導体記憶部2の温度を計測する温度計測部温度センサ9とを備えている。また、メモリシステム1は、半導体記憶部2の温度を変化させる温度可変部発熱素子8と、ホスト装置11から受信したデータを半導体記憶部2に転送する転送部ATAコマンド処理部51b、温度計測部9からの温度情報を記憶する温度記憶部温度管理部51d、及び温度記憶部51dに記憶された温度情報に基づいて、温度可変部8を制御する温度制御部51eを具備する制御回路ドライブ制御回路5と、を具備している。また、温度制御部51eは、メモリ回路20へのデータ書込み若しくは消去の場合と、それ以外の場合とで、半導体記憶部2の温度が異なるように温度可変部8の制御を変えている。より具体的には、温度制御部51eは、メモリ回路20へデータ書込み若しくは消去を行う場合、それ以外の場合よりも、半導体記憶部2の温度が下がるように温度可変部8を制御している。ここで、図22~24を用いて第1の実施形態に係るメモリシステムの作用効果について具体的に説明する。図22は、メモリセルトランジスタMTのトンネル絶縁膜204にトラップされる電子密度と、トンネル絶縁膜204中における半導体基板202からの距離との関係を示したグラフである。横軸は、半導体基板202から電荷蓄積層205に向う方向に沿った、半導体基板202とトンネル絶縁膜204との境界からの距離を示している。縦軸はトンネル絶縁膜204にトラップされる電子密度を示している。T1は、高温で書込み/消去等の動作以下、W/E動作とも称すを行い、低温で放置した場合を示している。T2は、低温でW/E動作を行い、低温で放置した場合を示している。T3は、高温でW/E動作を行い、高温で放置した場合を示している。T4は、低温でW/E動作を行い、高温で放置した場合を示している。メモリセルトランジスタMTのW/E動作において、トンネル絶縁膜204を介して半導体基板202と電荷蓄積膜205との間で電子を移動させると、トンネル絶縁膜204に電子がトラップされていく。高温でW/E動作を行うと、低温でW/E動作を行った場合よりも多くの電子がトンネル絶縁膜204にトラップされる。トンネル絶縁膜204にトラップされた電子は、が半導体基板202へと抜けていくデトラップ距離をトンネリングフロントと呼ぶ。トンネリングフロントとは、トンネル絶縁膜204にトラップされた電子が半導体基板202へと抜ける、半導体基板202から電荷蓄積層205に向う方向に沿った、半導体基板202とトンネル絶縁膜204との境界面からの距離xのことである。つまり、トンネリングフロントと半導体基板202との間の電子が、トンネル絶縁膜204から半導体基板202へデトラップされる。トンネリングフロントの深さxは、x=slnt/t0で定義される。sは後述するグラフの傾き、tはメモリセルトランジスタMTの温度、t0は物質毎に決まっている定数である。高温になればなるほど、sが大きくなるので、xの値が大きくなり、トンネル絶縁膜204における半導体基板202からのデトラップ距離が大きくなる。これによると、T4において、電子のトラップ量が少なく、且つデトラップ量も多い事もわかる。尚、W/E動作を繰返すことで、メモリセルトランジスタMTのトンネル絶縁膜204内に中性トラップが増えていく。トンネル絶縁膜204内の中性トラップの増加は、例えばkn1=knM-kna-bDkn式2で定義される。尚、knは中性トラップ数であり、nはW/E回数である。また、Mは形成され得る中性トラップの数の上限定数であり、M-Knは中性トラップになっていないサイト数マージンである。さらに、aはW/E動作1回辺りのトラップに化ける割合であり、bは今存在するトラップが単位時間に消える割合である。そして、Dは、n回目のW/E動作とn1回目のW/E動作との時間間隔である。メモリセルトランジスタMTを高温にすることで、係数bが増加するので、トンネル絶縁膜204中のトラップ数の増加を抑制することができる。次に、図23を用いてメモリセルトランジスタMTの閾値について説明する。横軸は、メモリセルトランジスタMTの閾値Vtであり、縦軸はセル数である。閾値分布C1は、例えば書込み動作直後の閾値分布を示し閾値分布C2~4はそれぞれ、書込み動作から所定の時間放置した場合の閾値分布を示している。メモリセルの閾値は、書込み動作後からの放置時間に依存して変動する。該放置時間の長さとしては、閾値分布C3は閾値分布C2よりも長く、閾値分布C4は閾値分布C3よりも長い。ところで、n1は、所定の存在確率である。ここでは、n1における閾値分布C1の下限VAを基準とする。n1における閾値分布C2の下限VBと、基準閾値VAとの差をdVtとする。同様に、閾値分布C3の下限VC、及び閾値分布C4の下限VDと、基準閾値VAとの差をdVtとする。n1における閾値分布の下限が閾値VR1よりも低くなると、閾値VR1よりも閾値の低いセルをECCで直せなくなってしまう。例えば、n1における閾値分布C3の下限VCは、閾値VR1と等しい。閾値分布C3において閾値VR1を越えてしまったセル領域E1参照はECCによって救済されない。しかし、この領域E1のセルが救済できなくても、NANDメモリの信頼性を保つことができる。ところで、n1における閾値分布C4の下限VDは、閾値VR1よりも低い。そして、閾値分布C4において閾値VR1を越えてしまったセル領域E2参照はECCによって救済されない。このような場合、ECCによって救済できないセルの数が多すぎるため、NANDメモリの信頼性を保つことができなくなる。そのため、n1における閾値分布の下限が閾値VR1よりも低くなることは、NANDメモリの信頼性を確保する上で望ましくない。図24は、放置時間と閾値の変動量との関係を示した図である。横軸はメモリセルトランジスタMTへの書込みが行われてからメモリセルトランジスタMTが放置された時間を表し、縦軸はメモリセルトランジスタMTの閾値の変動量を示している。横軸において、メモリセルトランジスタMTの閾値の変動が大きくなり始めた時間t1を基準としている。また、縦軸におけるVR2は、上述で説明した閾値VAからVR1を引いた値dVtである。すなわち、値dVtが閾値VR2よりも値が大きい場合、図23に示すn1におけるメモリセルトランジスタMTの閾値分布の下限が閾値VR1よりも低くなり、ECCによって救済できなくなるメモリセルトランジスタの数が閾値を超えてしまう。このため、この閾値VR2までがメモリセルトランジスタMTの寿命として考える。L1a破線は、高温でW/E動作を行い、低温で放置した場合の放置時間と閾値変動との関係を示したグラフであり、L1は、L1aを近似した線である。L2a破線は、低温でW/E動作を行い、低温で放置した場合の放置時間と閾値変動との関係を示したグラフであり、L2は、L2aを近似した線である。L3a破線は、高温でW/E動作を行い、高温で放置した場合の放置時間と閾値変動との関係を示したグラフであり、L3は、L3aを近似した線である。L4a破線は、低温でW/E動作を行い、高温で放置した場合の放置時間と閾値変動との関係を示したグラフであり、L4は、L4aを近似した線である。時刻t2において、L1aとL1が一致する。時刻t3において、L2aとL2が一致する。時刻t4において、L1の閾値変動量が閾値VR2に達する。つまり、高温でW/E動作を行い、低温で放置した場合のメモリセルトランジスタMTは時刻t4で寿命となる。時刻t5において、L3aとL3が一致する。時刻t6において、L2の閾値変動量が閾値VR2に達する。つまり、低温でW/E動作を行い、低温で放置した場合のメモリトランジスタMTは時刻t6で寿命となる。時刻t7において、L4aとL4が一致する。時刻t8において、L3の閾値変動量が閾値VR2に達する。つまり、高温でW/E動作を行い、高温で放置した場合のメモリトランジスタMTは時刻t8で寿命となる。時刻t9において、L4の閾値変動量が閾値VR2に達する。つまり、低温でW/E動作を行い、高温で放置した場合のメモリトランジスタMTは時刻t9で寿命となる。尚、各時刻において、時刻t1<t2<t3<t4<t5<t6<t7<t8<t9の関係が成立している。尚、電荷を移動させていない時は高温ほど劣化の回復が大きく起る。低温でNANDメモリ2へのW/E動作電荷の移動を行い、それ以外の時は高温状態を保持してNANDメモリ2を放置した場合、トンネル絶縁膜にトラップされる電子を抑制し、また、トンネル絶縁膜にトラップされた電子をより多くデトラップし、更にトンネル絶縁膜を回復することができ、トンネル絶縁膜の劣化を抑制することができる。ところで、例えば薄膜のシリコン酸化膜SiO2に電流を流すことにより低電界でリークSILC:stressinducedleakagecurrentが発生することが知られている。しかし、このようなモードにおいてもトンネル絶縁膜中に電子を移動させる時の温度を低くし、トンネル絶縁膜中に電子を移動させない時は温度を高くすることにより絶縁膜の劣化を低減乃至遅らせることができる。更に加えて、メモリトランジスタMTの閾値変動量dVtを他の場合と比較して最も少なくすることができるため、メモリセルトランジスタMTの寿命は、他の状態のメモリセルトランジスタと比べて、最も長くなる。第2の実施形態次に、第2の実施形態に係るSSDメモリシステムについて、上述したSSDを例に用いて説明する。第2の実施形態に係るメモリシステムは、書込み動作等の時にNANDメモリ2の温度を上昇させ、それ以外の場合にはNANDメモリ2の温度を下げる点で第1の実施形態に係るメモリシステムと異なる。尚、第2の実施形態のSSD1の基本的な構成や、基本的な温度制御は、上述した実施形態で説明したものと同様なので、詳細な説明は省略する。<第2の実施形態に係るメモリシステムの動作>図25を用いて、第2の実施形態に係るメモリシステム1のNANDメモリ2への書込み動作について説明する。[ステップS1201、S1202]上述で説明したステップS1001、及びステップS1002と同様の動作を行う。[ステップS1203]上述で説明したステップS1103と同様に、ステップS1202において、温度制御部51eによって該温度が所定の温度閾値Tth1よりも低いと判断された場合、例えば温度制御部51eによってペルチェ素子8のNANDメモリ2に接しているセラミック基板81aの温度を上げるための温度制御コマンドがATAコマンド処理部51bに発行される。そして、ATAコマンド処理部51bは、セラミック基板81aが放熱側になるように、上述したペルチェ素子8及び外部電源10間のスイッチを切り替えることによって外部電源10からリード線84bを介してペルチェ素子8に電源が供給される。[ステップS1204]ステップS1202において、該温度が所定の温度閾値Tthよりも高い場合、NANDメモリ2への書込みが行われる。つまり、温度制御部51eは、ATAコマンド処理部51bによって一時的に停止させていた書込みコマンドの発行許可を出す。ATAコマンド処理部51bはこれを受けてNANDメモリ2への書込みコマンドを発行する。また、例えば消去動作の場合であっても、本実施形態に係るメモリシステムは、上述した動作1200と同様に動作する。次に、図26を用いて、第2の実施形態に係るメモリシステム1のNANDメモリ2への書込み動作若しくは消去動作が行われない場合の動作1300について説明する。[ステップS1301、S1302]上述で説明したステップS1101、及びステップS1102と同様の動作を行う。[ステップS1303]上述で説明したステップS1003と同様に、ステップS1302において、温度制御部51eによって該温度が所定の温度閾値Tth2よりも高いと判断された場合、例えば温度制御部51eによってペルチェ素子8のNANDメモリ2に接しているセラミック基板81aの温度を下げるための温度制御コマンドがATAコマンド処理部51bに発行される。そして、ATAコマンド処理部51bは、該温度制御コマンドに基づいて、セラミック基板81aが吸熱側になるように、上述したペルチェ素子8及び外部電源10間のスイッチを切り替えることによって外部電源10からリード線84aを介してペルチェ素子8に電源が供給される。尚、本ステップにおいて、必ずしもペルチェ素子8を用いて強制的に吸熱を行う必要はなく、NANDメモリ2の温度が下がるまで待っても良い。また、動作1200、及び動作1300における温度閾値Tth1、及びTth2はそれぞれ異なっていても良いし、同じでも良い。このように、本実施形態では、NANDメモリ2を高温にした状態で動作電流を流し、NANDメモリ2に動作電流を流さない場合は、NANDメモリ2を低温にした状態で放置している。<第2の実施形態に係るメモリシステムの作用効果>上述した実施形態によれば、温度制御部51eは、メモリ回路20へデータ書込み若しくは消去を行う場合、それ以外の場合よりも、半導体記憶部2の温度が上がるように温度可変部8を制御している。メモリセルトランジスタMTは、一般的に高温状態にすることで、メモリセルトランジスタMTのデータ保持特性が低下するが、書込み時のストレスが低減される。本実施形態では、高温でNANDメモリ2へのW/E動作電荷の移動を行い、それ以外の時は低温状態を保持してNANDメモリ2を放置しているので、書込み中の書込みストレスを低減することができ、放置時のデータ保持特性を向上させることができる。第3の実施形態次に、第3の実施形態に係るメモリシステムについて、上述したSSDを例に用いて説明する。第3の実施形態に係るメモリシステムは、メモリブロックを消去する前に高温放置し、その後メモリブロックを消去する。図27を用いて、第3の実施形態に係るメモリシステム1のメモリブロック消去方法1400を説明する。ところで、所定のメモリブロックに保持されているデータが不要になった場合、該メモリブロックを一括消去して、再利用できるように、空にしておくことがある。このような動作によって空になったメモリブロックをスペアブロックと呼ぶ。[ステップS1401]スペアブロックを用意する為に、ホスト装置11からメモリブロックの消去コマンドが発行される。この際、ATA処理部51bに入力された該コマンドは温度制御部51eによって一旦保留される。温度制御部51eが、ATA処理部51bにコマンド発行の許可を出さない限り、メモリブロックの消去動作は行われない。[ステップS1402]温度制御部51eは、温度制御コマンドを発行し、発熱素子を用いて対象のメモリブロックを所定の温度例えば55°C程度まで上昇させる。そして、対象のメモリブロックの温度を上昇させた状態で所定の時間例えば10秒程度が経過するまで放置する。この際、温度制御部51eは、対象のメモリブロックの温度を最も効率よく計測できる温度センサを用いて、適宜温度計測を行う。尚、温度制御部51eは、対象メモリブロックの温度を上昇させる前に、温度管理部51dに記憶された温度情報を確認しても良いし、温度センサ9に対象のメモリセルブロックの温度を計測させても良い。対象のメモリセルブロックの温度が所定の温度以上であったら、温度制御コマンドを発行せずに、所定の時間が経過するまで放置する。[ステップS1403]該所定の時間が経過した場合、例えば温度制御部51eはATAコマンド制御部51bにコマンド発行の許可を出す。これにより、ATAコマンド制御部51bは、ホスト装置11から供給されたメモリブロックの消去コマンドを発行し、該メモリブロックの消去動作を行う。<第3の実施形態に係るメモリシステムの作用効果>上述した実施形態によれば、メモリブロックに記憶されているデータが不要となり、該メモリブロック内のデータを消去し、再利用する場合において、該メモリブロック内のデータを消去する前に、該メモリブロックを高温状態にして、所定の時間放置している。このように、メモリブロック内にデータを保持している場合は、メモリブロックが高温になることでデータ保持特性が劣化してしまうので、該メモリブロックを高温にすることは好ましくない。しかし、メモリセルトランジスタのトンネル絶縁膜を回復する場合は、メモリブロックを高温にすることが望ましい。また、電荷蓄積層に電子が保持されている状態でメモリブロックを高温にすることで、更に効率的にトンネル絶縁膜を回復することができる。尚、本実施形態では、スペアブロックについて説明したが、これに限らず、データが不必要となったメモリセルブロックを高温にすることで、トンネル絶縁膜を回復させることができる。また、メモリセルブロックの温度の制御方法等は、上述した方法であればどのような方法でも良い。また、該メモリブロックに必ずしもデータが保持されている必要は無い。第4の実施形態次に、第4の実施形態に係るメモリシステムについて、上述したSSDを例に用いて説明する。第4の実施形態に係るメモリシステムは、発熱素子としてペルチェ素子8を用いない点で第1の実施形態に係るメモリシステムと異なる。本実施形態では、素子の両端に電位差を生じさせることにより、素子内に電流を流し、その結果素子が発熱するような発熱素子80用いる。本実施形態に係る発熱素子は、例えば、温度制御部51eの温度制御コマンドに基づいて、電源回路6から電力が供給される。図28~34を用いて、第4の実施形態に係るメモリシステムの発熱素子の配置例について説明する。図28は、発熱素子の配置例を例示的に示したメモリセルブロックの回路図である。図28に示すように、発熱素子80としてWタングステンをワード線WLに沿って配置している。図29は、ビット線BLに沿ったNANDセルの断面図である。ここでは、例示的に3種類の発熱素子の配置方法を示している。図29に示すように、発熱素子80は、例えば80a、80b、80cに示すような配置が考えられる。発熱素子80aは、互いに隣接するメモリセルトランジスタMTの電荷蓄積膜205間に配置されている。発熱素子80bは、各メモリセルトランジスタMTの制御ゲート電極207の上方に配置されている。発熱素子80cは、半導体基板200の上にシリコン酸化膜等の絶縁層201aを設け、絶縁層201a上に半導体層202を形成する場合において、メモリセルトランジスタMTのゲート構造電荷蓄積膜205、ゲート絶縁膜206、及び制御ゲート電極207の積層構造の下方の絶縁層201aに埋め込まれている。図30は、発熱素子の配置例を例示的に示したメモリセルブロックの回路図である。図30に示すように、発熱素子80をビット線BLに沿って配置している。図31は、ワード線WLに沿ったNANDセルの断面図である。ここでは、例示的に3種類の発熱素子の配置方法を示している。図31に示すように、発熱素子80は、例えば80d、80e、80fに示すような配置が考えられる。発熱素子80dは、互いに隣接するメモリセルトランジスタMT間の素子分離絶縁膜209内に配置されている。発熱素子80eは、各メモリセルトランジスタMTの制御ゲート電極207の上方に配置されている。発熱素子80fは、半導体基板200上にシリコン酸化膜等の絶縁層201aを設け、絶縁層201a上に半導体層202を形成する場合において、メモリセルトランジスタMTのゲート構造電荷蓄積膜205、ゲート絶縁膜206、及び制御ゲート電極207の積層構造の下方の絶縁層201aに埋め込まれている。図32は、発熱素子80の配置例を例示的に示したメモリセルブロックの回路図である。図32に示すように、複数の発熱素子80はそれぞれ独立しており、メモリセルトランジスタMTの近傍例えば制御ゲート電極の上方、またはメモリセルトランジスタMTのゲート構造の下方に配置されている。図33は、発熱素子80の配置例を例示的に示したメモリセルブロックの回路図である。図33に示すように、発熱素子80はメモリセルブロックをオーバーラップするように配置している。この発熱素子80は、例えば層間絶縁膜208中に設けられても良いし、半導体基板200、201、若しくは202内に設けられても良いし、後述する絶縁層201a内に設けても良い。図34は、ビット線BLに沿ったNANDセルの断面図である。図34に示すように、発熱素子80gは、半導体基板200上にシリコン酸化膜等の絶縁層201aを設け、絶縁層201a上に半導体層202を形成する場合において、メモリセルトランジスタMTのゲート構造下方全面に埋め込まれている。尚、本実施形態では発熱素子としてタングステンを用いているが、これに限らず、電流を流すことで温度が上がる物質であるのであれば、どのようなものでも良い。ここで発熱素子80の配置方法を種々説明したが、この発熱素子80は、よりトンネル絶縁膜204の近くに配置することがより好ましい。<第4の実施形態に係るメモリシステムの作用効果>上述した実施形態によれば、発熱素子80としてタングステンWを用いている。タングステンは、メモリセルトランジスタMTの近くに形成することができ、所望のメモリセルトランジスタMTの温度を制御することが可能となる。つまり、ペルチェ素子8よりも細かく制御することが可能である。第5の実施形態次に、第5の実施形態に係るメモリシステムについて、上述したSSDを例に用いて説明する。第5の実施形態に係るメモリシステムは、発熱素子自体を用いないで、ダミー書込み動作による発熱方法を用いる点で第1の実施形態に係るメモリシステムと異なる。ここで、本実施形態のダミー書込み動作の一連の流れについて、例えば第2の実施形態に係るメモリシステムの動作1200NANDメモリ2への書込み動作時に、NANDメモリ2の温度を上昇させる動作を例に挙げて説明する。まず、ホスト装置11から、NANDメモリ2への書込みコマンドがATAコマンド処理部51bへと発行される。続いて温度制御部51eは、ATAコマンド処理部51bにホスト装置11からコマンドが入力されたことを認識すると、温度管理部51dに記憶されているNANDメモリ2の温度を計測する図25のステップS1201を参照。そして、温度制御部51eによって、NANDメモリ2の温度が、所定の温度に達しているかいなかの判定が行われる図25のステップS1202を参照。NANDメモリ2の温度が所定の温度に達していないと判定された場合、温度制御部51eは、温度制御コマンドをNANDコントローラ54に発行する。NANDコントローラ54は、これにより、対象のNANDメモリ2に対してデータインコマンドを発行し、且つメモリセルアレイ20は非選択とする。このように、実際にメモリセルアレイ20にはデータを書込まないが、周辺回路においてデータの送受信を行う動作をダミー書込み動作等と称す。このダミー書込み動作を行うと、例えばデータ入出力バッファ24図3参照のチャージポンプ等は、データインにより動作するが、実際にメモリセルアレイ20には書込みは行われない。このように、ダミー書込み動作によってメモリセルアレイ20の周辺回路温度可変部の温度を上昇させることができる図25のステップS1203を参照。例えば所定の時間経過後、再び温度制御部51eによってNANDメモリ2の温度計測が行われる。そしてNANDメモリ2の温度が所定の温度に達していると判定された場合、温度制御部51eは、NANDコントローラ54によって一時的に停止させていた書込みコマンドの発行許可を出す。NANDコントローラ54はこれを受けてNANDメモリ2への書込みコマンドを発行する。以上のように、本実施形態では、ダミー書込み動作により、周辺回路の温度を上昇させることで、メモリセルアレイ20の温度を間接的に上昇させるものである。この温度調整方法は、例えば第1の実施形態及び第3の実施形態にも適用することが可能である。<第5の実施形態に係るメモリシステムの作用効果>上述した実施形態によれば、周辺回路にデータの入出力を繰り返し、メモリ回路20には実際にデータの書込みを行わないことで、周辺回路の温度を制御している。これによれば、より少ない構成で、上述した第1~第3の実施形態を行うことが可能となる。尚、ダミー書込み動作に用いられるデータイン用のデータはホスト装置11から供給されても良い。第6の実施形態次に、第6の実施形態に係るメモリシステムについて、上述したSSDを例に用いて説明する。第6の実施形態は、NANDパッケージ2毎またはNANDチップ2c毎に温度センサを配置するという点で第1の実施形態とは異なる。図35~37を用いて、第6の実施形態に係るメモリシステム1の温度センサ9の配置例について説明する。図35は、第6の実施形態に係るNANDメモリ2の基本的な構成を模式的に示した断面図である。図36aは、第6の実施形態に係るNANDメモリ2の基本的な構成を模式的に示した断面図であり、図36bは、第6の実施形態に係るNANDメモリ2の基本的な構成を模式的に示した平面図である。図37は、第6の実施形態に係るNANDチップ2cの基本的な構成を模式的に示したブロック図である。図35に示すように、温度センサ9は例えば、NANDパッケージ2内に封入されていても良い。例えば、温度センサ9cはNANDパッケージ2内のメモリチップ2cの最上面に配置される。この場合、温度センサ9cからワイヤ2eがプリント基板2b上の配線パタン図示せずに接続される。または、温度センサ9dは、プリント基板2b上に配置される。この場合、温度センサ9dはプリント基板2b上の配線パタンに直接接続される。そして、これらの温度センサ9c、9dは、パッケージ2aに封止される。図36に示すように、温度センサ9は例えば、NANDパッケージ2の近くに配置されていても良い。例えば、図36a、bに示すように温度センサ9eをパッケージ2a上に配置されても良い。この場合、温度センサ9eは、ワイヤ2eを、パッケージ2aに設けられた開口部2fを介して、パッケージ2a内に通す。そして、ワイヤ2eは基板1aに設けられたバス3に接続される。または温度センサ9fはNANDパッケージ2の下方の基板1aの裏面NANDパッケージ2が設けられた面を表面とするに設けても良い。この場合、ワイヤ1cを介してバス3に接続される。図37に示すように、温度センサ9は例えばメモリチップ2c内に設けられても良い。例えば、温度センサ9gはメモリセルアレイ20の近傍に設けられる。または、温度センサ9hはロウデコーダ21内に設けられても良い。または、温度センサ9iはメモリセルアレイ20の真ん中に設けられても良い。次に、図38を用いて、第6の実施形態に係る温度センサと、ドライブ制御回路との接続関係を説明する。図38に示すように、各温度センサ9は、バス50aを介してドライブ制御回路5からクロックが供給される。また、各温度センサ9は、バス50bを介して、測定した温度情報をデータとしてドライブ制御回路5に供給する。<第6の実施形態に係るメモリシステムの作用効果>上述した実施形態によれば、温度センサ9を、所望の場所に形成することができ、SSD内の温度のみならず、NANDメモリ2毎、またはNANDチップ2c毎の温度を正確に管理することが可能となる。第7の実施形態次に、第7の実施形態に係るメモリシステムについて、上述したSSDを例に用いて説明する。第7の実施形態に係るメモリシステムは、NANDパッケージ2毎またはNANDチップ2c毎の温度を計測することで、NANDパッケージ2毎またはNANDチップ2c毎に温度制御を行う点で第1の実施形態に係るメモリシステムと異なる。<温度テーブル>例えば第6の実施形態で説明したように、NANDパッケージ2毎またはNANDチップ2c毎に温度センサ9を配置することで、NANDパッケージ2毎またはNANDチップ2c毎の温度情報を温度管理部51dに記憶することができる。図39は、NANDチップ毎の温度情報を保持するための温度テーブルチップ毎を示している。図39に示すように、NANDチップ2cにはそれぞれ識別番号チップNoとも称すが割り当てられている。この場合、温度センサ9は、図37に示すように、NANDチップ2c毎に配置されている。図40は、NANDパッケージ毎の温度情報を保持するための温度テーブルパッケージ毎を示している。図40に示すように、NANDパッケージ2にはそれぞれ識別番号パッケージNoとも称すが割り当てられている。この場合、温度センサ9は、図35、36に示すように、NANDパッケージ2毎に配置されている必要がある。<温度テーブルの適用>次に、例えばNANDチップ毎に、第1の実施形態に係るメモリシステムのNANDチップへの書込み動作1000に上述した温度テーブルを適用する場合について簡単に説明する。NANDチップ2cへの書込みコマンド所定のコマンドがCPU51に入力されると、温度制御部51eは、各温度センサ9に、NANDチップ2c毎の温度を測定させる。そして、各温度センサ9は、測定結果温度情報を温度管理部51dに供給する。そして、温度情報はNANDチップ2cの識別子と関連付けられて、温度管理部51dの温度テーブルチップ毎に保持される。また、各温度センサ9は、温度を定期的に測定して、温度管理部51dに供給しても良い図20のステップS1001参照。次に、温度制御部51eは、温度管理部51dの温度テーブルを確認し、所定の温度閾値Tthよりも高いNANDチップ2cがあるか否かを判定する図20のステップS1002参照。ステップS1002において、温度制御部51eによって、所定の温度閾値Tthよりも低いNANDチップ2cがないと判断された場合、所定のNANDチップ2cの温度を下げるための温度制御コマンドが発行される。この温度の下げ方としては、ペルチェ素子8を用いても良いし、空冷つまり放置でも良い図20のステップS1003参照。尚、冷却されるNANDチップ2cの数は適宜選択可能であるとする。例えば、複数のNANDチップ2cの中で、最も温度の低いNANDチップ2cのみを冷却することも可能である。ステップS1002において、所定の温度閾値Tth1よりも高いNANDチップ2cがある場合、例えばその中で最も好ましい温度適宜設定可能な温度に近いNANDチップ2cに書込み動作を行う図20のステップS1004参照。例えば、温度閾値Tth1が50°C、好ましい温度が80°Cで設定されている場合、50°C以上かつ80°Cに近いチップNo1の半導体チップ2cに書込み動作が行われる。尚、書込み動作以外の消去動作のようなNANDメモリ2に動作電流を流す場合、つまり、トンネル絶縁膜に電子を通過させる場合であれば、上述したように動作する。次に、NANDチップ2c毎に、第1の実施形態に係るメモリシステムのNANDメモリへの書込み動作若しくは消去動作が行われない場合の動作1100に上述した温度テーブルを適用する場合について簡単に説明する。例えば所定の時間NANDチップ2cへの書込みコマンドがCPUに入力されないと、温度制御部51eは、温度制御部51eは、各温度センサ9に、NANDチップ2c毎の温度を測定させる。そして、各温度センサ9は、測定結果温度情報をNANDチップ2cの識別子と関連付けられて、温度管理部51dの温度テーブルチップ毎に保持される図21のステップS1101参照。次に、温度制御部51eは、温度管理部51dの温度テーブルを確認し、所定の温度閾値Tthよりも低いNANDチップ2cがあるか否かを判定する図21のステップS1102参照。ステップS1102において、温度制御部51eによって、所定の温度閾値Tthよりも低いNANDチップ2cがあると判断された場合、該NANDチップ2cの温度を上げるための温度制御コマンドが発行される。この温度の上げ方としては、ペルチェ素子8を用いても良いし、Wを用いても良いし、NANDチップ2cへのダミーデータインによる発熱方法を用いても良い図21のステップS1103参照。尚、ここでは詳細に説明しないが、第2の実施形態で説明した動作1200、1300にも同様に温度テーブルを適用することが可能である。また、NANDパッケージ毎に温度制御を行う場合については、上述したNANDチップ毎に温度制御を行う場合と同様の方法で行うことが可能である。<第7の実施形態に係るメモリシステムの作用効果>上述した実施形態によれば、NANDメモリ2毎、またはNANDチップ2c毎の温度情報を用いることで、より詳細にNANDメモリ2毎、またはNANDチップ2c毎の温度制御を行うことができる。尚、NANDチップ2c毎に温度制御を行うためには、第4、5の実施形態で説明したように、チップ毎に温度制御を行える発熱方法がより望ましい。第8の実施形態次に、第8の実施形態に係るメモリシステムについて、上述したSSDを例に用いて説明する。第8の実施形態に係るメモリシステムは、ペルチェ素子8のゼーベック効果を用いて、回生エネルギーとしてSSD1のシステムに利用する点で第1の実施形態に係るメモリシステムと異なる。ゼーベック効果とは、周知の物理現象で、熱に差があるもので半導体素子を挟むと、半導体素子が電気を発生させる現象を指す。図41は、外部電源10と、ペルチェ素子8cと、ペルチェ素子8dとの接続関係を示しており、SSD1内には、両者を接続するスイッチ10c、10d、10f、10g、10i、10k、10l、10n、10p、10q、及び整流素子10e、10h、10j、10mが設けられている。そして、スイッチ10c、10d、10f、10g、10i、10k、10l、10n、10p、及び10qは、例えば温度制御部51eの命令に従って動作する。図41は、少なくとも隣接する二つのペルチェ素子8c、8dを互いに電気的に接続する場合の回路の一例である。尚ペルチェ素子8c、8dは、セラミック基板81a側がNANDメモリ2上面に近接するように配置されている。ペルチェ素子8cのリード線84aは、スイッチ10cに接続されている。そしてスイッチ10cは、ノードN5またはノードN6との接続を切り替える。ノードN5には、整流素子10e、スイッチ10f、及びスイッチ10gが接続されている。また、ノードN6は接地電位が供給されている。ペルチェ素子8cのリード線84bは、スイッチ10iに接続されている。そしてスイッチ10iは、ノードN7またはノードN8との接続を切り替える。ノードN7には、整流素子10j、スイッチ10k、及びスイッチ10lが接続されている。また、ノードN8は接地電位が供給されている。ペルチェ素子8dのリード線84aは、スイッチ10nに接続されている。そしてスイッチ10nは、ノードN9またはノードN10との接続を切り替える。ノードN9には、スイッチ10f、整流素子10h、及びスイッチ10gが接続されている。また、ノードN10は接地電位が供給されている。ペルチェ素子8dのリード線84bは、スイッチ10pに接続されている。そしてスイッチ10pは、ノードN11またはノードN12との接続を切り替える。ノードN11には、スイッチ10k、整流素子10m、及びスイッチ10lが接続されている。また、ノードN12は接地電位が供給されている。また、外部電源10の一端にはノードN5及びノードN9との接続を切り替えるスイッチ10dが接続され、他端にはノードN7及びノードN11との接続を切り替えるスイッチ10qが接続されている。次に、図42を用いて、ペルチェ素子8dに蓄積された熱セラミック基板81a及び81bの温度差を電流としてペルチェ素子8cに再利用する方法を説明する。また、ペルチェ素子8dには、例えばリード線84aから電流が流されて、セラミック基板81aは吸熱状態であり、セラミック基板81bは放熱状態であるものとする。図42に示すように、スイッチ10cをノードN5に接続し、スイッチ10dをノードN5に接続し、更にスイッチ10iをノードN8に接続する場合、外部電源10から、ノードN5、リード線84aを介してペルチェ素子8cへと電流が流れる図中矢印I5参照。また、スイッチ10nをノードN9に接続し、スイッチ10fをオンし、更にスイッチ10pをノードN12に接続する場合、ペルチェ素子8dのセラミック基板81a、81bの温度差に基づいて、ペルチェ素子8dのリード線84aから、ノードN9、整流素子10e、ノードN5、ペルチェ素子8cのリード線84aを介してペルチェ素子8cへと電流が流れる図中矢印I6参照。このように、ペルチェ素子8dのセラミック基板81a、81bの温度差を利用することで、電流をペルチェ素子8cに供給することができる。また、図43を用いて、ペルチェ素子8cに蓄積された熱を電流としてペルチェ素子8dに再利用する方法を説明する。また、ペルチェ素子8cには、例えばリード線84aから電流が流されて、セラミック基板81aは吸熱状態であり、セラミック基板81bは放熱状態であるものとする。図43に示すように、スイッチ10nをノードN9に接続し、スイッチ10dをノードN9に接続し、更にスイッチ10pをノードN12に接続する場合、外部電源10から、ノードN9、リード線84aを介してペルチェ素子8dへと電流が流れる図中矢印I7参照。スイッチ10cをノードN5に接続し、スイッチ10gをオンし、更にスイッチ10iをノードN8に接続する場合、ペルチェ素子8cのセラミック基板81a、81bの温度差に基づいて、ペルチェ素子8cのリード線84aから、ノードN5、整流素子10h、ノードN9、ペルチェ素子8dのリード線84aを介してペルチェ素子8dへと電流が流れる図中矢印I8参照。このように、ペルチェ素子8cのセラミック基板81a、81bの温度差を利用することで、電流をペルチェ素子8dに供給することができる。また、図44を用いて、ペルチェ素子8dに蓄積された熱を電流としてペルチェ素子8cに再利用する方法を説明する。また、ペルチェ素子8cには、例えばリード線84bから電流が流されて、セラミック基板81aは放熱状態であり、セラミック基板81bは吸熱状態であるものとする。図44に示すように、スイッチ10iをノードN7に接続し、スイッチ10qをノードN7に接続し、更にスイッチ10cをノードN6に接続する場合、外部電源10から、ノードN7、リード線84bを介してペルチェ素子8cへと電流が流れる図中矢印I9参照。スイッチ10pをノードN11に接続し、スイッチ10kをオンし、更にスイッチ10nをノードN10に接続する場合、ペルチェ素子8dのセラミック基板81a、81bの温度差に基づいて、ペルチェ素子8dのリード線84bから、ノードN11、整流素子10j、ノードN7、ペルチェ素子8cのリード線84bを介してペルチェ素子8cへと電流が流れる図中矢印I10参照。また、図45を用いて、ペルチェ素子8cに蓄積された熱を電流としてペルチェ素子8dに再利用する方法を説明する。また、ペルチェ素子8dには、例えばリード線84bから電流が流されて、セラミック基板81aは放熱状態であり、セラミック基板81bは吸熱状態であるものとする。図45に示すように、スイッチ10pをノードN11に接続し、スイッチ10qをノードN11に接続し、更にスイッチ10nをノードN10に接続する場合、外部電源10から、ノードN11、リード線84bを介してペルチェ素子8dへと電流が流れる図中矢印I11参照。スイッチ10iをノードN7に接続し、スイッチ10lをオンし、更にスイッチ10cをノードN6に接続する場合、ペルチェ素子8cのセラミック基板81a、81bの温度差に基づいて、ペルチェ素子8cのリード線84bから、ノードN7、整流素子10m、ノードN11、ペルチェ素子8dのリード線84bを介してペルチェ素子8dへと電流が流れる図中矢印I12参照。尚、図46は、隣接する二つのペルチェ素子を互いに電気的に接続する場合の回路の他の例であり、図46に示すように、ペルチェ素子8が基板1aの裏に配置されている場合でも、本実施形態は実施可能である。<第8の実施形態に係るメモリシステムの作用効果>上述した実施形態によれば、ペルチェ素子8cの第1のリード線84aに電源を供給する場合、または他のペルチェ素子8dの第1のリード線84aに電源を供給する場合は、ペルチェ素子8cの第1のリード線84aに、他のペルチェ素子8dの第1のリード線84aを電気的に接続し、ペルチェ素子8cの第2のリード線84bに電源を供給する場合、または他のペルチェ素子8dの第2のリード線84bに電源を供給する場合は、ペルチェ素子8cの第2のリード線84bに、他のペルチェ素子8dの第2のリード線84bを電気的接続している。このように、二つ以上のペルチェ素子8のリード線を適宜接続することにより、一方のペルチェ素子8の放熱及び吸熱による温度差によって生成される電力を、もう一方のペルチェ素子8への電源として利用することで、例えば外部電源10が供給するべき電力を抑制することが可能となる。これにより、メモリシステム1の低電力化を図ることが可能となる。<変形例等>尚、第4の実施形態で説明した発熱素子は、第1~3の実施形態の発熱素子として適用可能である。しかし、第4の実施形態で説明した発熱素子自体は吸熱することはできないので、NANDメモリ2の冷却が必要な場合は、空冷による冷却方法を用いる。更に、第5の実施形態で説明したNANDチップ2cの周辺回路を発熱素子として機能させる方法は、第1~第3の実施形態においても適用可能である。また、第6の実施形態で説明した温度センサは、第1~第5の実施形態において適用可能である。また、第7の実施形態で説明したような、NANDチップ毎、またはNANDパッケージ毎に温度制御を行う方法は、第3~第5の実施形態においても適用可能である。更に、第8の実施形態で説明したようなペルチェ素子間において、ペルチェ素子の熱を電気として再利用する方法は、第1~3、6、及び7の実施形態においても適用可能である。また、ペルチェ素子の熱を電力として再利用する場合第8の実施形態参照、メモリシステム内の他の電源として利用しても良い。上述した各実施形態において、メモリシステムの一例として、SSDを用いて説明したが、SSDに限る話ではなく、不揮発性メモリ、及び前記不揮発性メモリを制御する制御部を有するメモリシステムであれば、本実施形態を適用することが可能である。NANDメモリ2は、プリント基板2b、チップ2c、及びワイヤ2dを樹脂製のパッケージ2aにより封止するパッケージ方法を用いているが、このパッケージ方法に限定されない。また、上述した各実施形態において、発熱素子ペルチェ素子を含むによる温度制御に関しては、温度制御が行われる時間や、温度は適宜変更可能しても良い。また、メモリセルトランジスタMTの電荷蓄積層には、導電材料を用いても良いし、電荷トラップ型の絶縁膜を用いても良い。以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。"