被検証回路を示すネットリストを保持するステップと、前記被検証回路に含まれる順序回路間のパスを抽出するステップと、前記順序回路の出力がメタステーブル状態になることを許容して設定されるセットアップ時間およびホールド時間を示す緩和制約時間に対する入力信号のタイミング余裕度を算出するステップと、前記タイミング余裕度に基づいて、前記順序回路の出力信号の値が確定する出力遅延時間を算出するステップと、前記順序回路間のパスにおける遅延時間を示す伝搬遅延時間を算出するステップと、前記出力遅延時間と前記伝搬遅延時間と前記緩和制約時間とに基づいてタイミング検証するステップとを具備する静的パス遅延解析手法を用いて遅延計算タイミング検証を行う論理回路の遅延計算タイミング検証方法。前記出力遅延時間を算出するステップは、前記順序回路の出力がメタステーブル状態になることを許容せずに設定されるセットアップ時間およびホールド時間を示す一般制約時間を満たして入力される信号に応答して出力される信号の前記出力遅延時間は、所定の固定遅延時間とし、前記一般制約時間と前記緩和制約時間との間で変化する入力信号に応答して出力される信号の前記出力遅延時間は、前記入力信号の変化点のタイミングに基づいて可変の遅延時間とする請求項1に記載の論理回路の遅延計算タイミング検証方法。前記パスに信号を出力する素子に入力される信号の前記タイミング余裕度をスラックAとして保持するステップと、前記スラックAに基づいて算出され、前記パスから信号を入力する素子に入力される信号の前記タイミング余裕度をスラックBとして保持するステップとをさらに具備する請求項1または請求項2に記載の論理回路の遅延計算タイミング検証方法。前記スラックAと前記スラックBとが実質的に同じになるまで前記出力遅延時間を算出するステップを繰り返す請求項3に記載の論理回路の遅延計算タイミング検証方法。被検証回路を示すネットリストを格納するネットリスト格納部と、前記被検証回路に含まれる順序回路間のパスを抽出するパス抽出部と、前記順序回路の出力がメタステーブル状態になることを許容して設定されるセットアップ時間およびホールド時間を示す緩和制約時間に対する入力信号のタイミング余裕度と、前記タイミング余裕度に基づいて、前記順序回路の出力信号の値が確定する出力遅延時間と、前記順序回路間のパスにおける遅延時間を示す伝搬遅延時間とを算出する遅延計算部と、前記出力遅延時間と前記伝搬遅延時間と前記緩和制約時間とに基づいてタイミング検証するタイミング検証部とを具備する静的パス遅延解析手法を用いて遅延計算タイミング検証を行う遅延検証装置。さらに、前記タイミング余裕度に応じて増減する前記出力遅延時間を前記タイミング余裕度に関連付けて保持する素子遅延データベースを具備し、前記遅延計算部は、前記順序回路の出力がメタステーブル状態になることを許容せずに設定されるセットアップ時間およびホールド時間を示す一般制約時間を満たして入力される信号に応答して出力される信号の前記出力遅延時間を前記素子遅延データベースに設定される所定の固定遅延時間とし、前記一般制約時間と前記緩和制約時間との間で変化する入力信号に応答して出力される信号の前記出力遅延時間を、前記素子遅延データベースを参照して算出される前記入力信号の変化点のタイミングに基づく可変の遅延時間とする請求項5に記載の遅延検証装置。前記パスに信号を出力する素子に入力される信号の前記タイミング余裕度をスラックAとして保持する第1記憶ワークエリアと、前記スラックAに基づいて算出され、前記パスから信号を入力する素子に入力される信号の前記タイミング余裕度をスラックBとして保持する第2記憶ワークエリアとをさらに具備する請求項5または請求項6に記載の遅延検証装置。前記遅延計算部は、前記スラックAと前記スラックBとが実質的に同じであると前記タイミング検証部が判定するまで前記出力遅延時間の算出を繰り返す請求項7に記載の遅延検証装置。請求項1から請求項4のいずれかに記載の論理回路の遅延計算タイミング検証方法をコンピュータに実行させるためのプログラム。本発明は、より実動作に近いタイミング判定を行うことができる論理回路の遅延計算タイミング検証方法および遅延検証装置を提供する。以下に、[発明を実施するための形態]で使用される番号符号を用いて、課題を解決するための手段を説明する。これらの番号符号は、[特許請求の範囲]の記載と[発明を実施するための形態]との対応関係を明らかにするために付加されたものである。ただし、それらの番号符号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。本発明の観点では、静的パス遅延解析手法を用いて遅延計算タイミング検証を行う論理回路の遅延計算タイミング検証方法は、被検証回路を示すネットリストを保持するステップと、被検証回路に含まれる順序回路間のパスを抽出するステップと、順序回路の出力がメタステーブル状態になることを許容して設定されるセットアップ時間およびホールド時間を示す緩和制約時間に対する入力信号のタイミング余裕度を算出するステップと、タイミング余裕度に基づいて、順序回路の出力信号の値が確定する出力遅延時間を算出するステップと、順序回路間のパスにおける遅延時間を示す伝搬遅延時間を算出するステップと、出力遅延時間と伝搬遅延時間と緩和制約時間とに基づいてタイミング検証するステップとを具備する。本発明の他の観点では、静的パス遅延解析手法を用いて遅延計算タイミング検証を行う遅延検証装置10は、ネットリスト格納部14と、パス抽出部12と、遅延計算部12と、タイミング検証部12とを具備する。ネットリスト格納部は、被検証回路を示すネットリストを格納する。パス抽出部は、被検証回路に含まれる順序回路間のパスを抽出する。遅延計算部は、順序回路の出力がメタステーブル状態になることを許容して設定されるセットアップ時間およびホールド時間を示す緩和制約時間に対する入力信号のタイミング余裕度と、タイミング余裕度に基づいて、順序回路の出力信号の値が確定する出力遅延時間と、順序回路間のパスにおける遅延時間を示す伝搬遅延時間とを算出する。タイミング検証部は、出力遅延時間と伝搬遅延時間と緩和制約時間とに基づいてタイミング検証する。本発明によれば、より実動作に近いタイミング判定を行うことができる論理回路の遅延計算タイミング検証方法および遅延検証装置を提供することができる。図面を参照して本発明の実施の形態を説明する。図1は、本発明の実施の形態に係る論理回路の遅延検証装置の機能構成を示す図である。遅延検証装置10は、遅延計算タイミング検証部12、ネットリスト格納部14、素子遅延データベース16、タイミングレポート格納部18を具備する。ネットリスト格納部14は、検証対象の設計回路を示すネットリストを格納する。素子遅延データベース16は、ネットリストに含まれる各素子の遅延値に関する情報を保持する。遅延計算タイミング検証部12は、ネットリスト格納部14に格納されるネットリストに基づいて、素子遅延データベース16を参照して素子間のパスの遅延時間を計算し、タイミング検証を行う。タイミング検証結果は、タイミングレポートとしてタイミングレポート格納部18に格納される。このような遅延検証装置10は、図2に示されるように、コンピュータ上で動作するソフトウェアによって実現され得る。遅延検証装置10を実現するソフトウェアを搭載するコンピュータは、CPU22と、記憶部23と、入出力部21とを具備する。ネットリスト格納部14、素子遅延データベース16、タイミングレポート格納部18は記憶部23上に設定され、そのデータは遅延計算タイミング検証部12を実現するソフトウェアであるツールと共に記憶部23に記憶される。CPU22は、記憶部23に格納される遅延計算タイミング検証部12を実現するツールプログラムを読み出して実行する。プログラム実行によりCPU22は、記憶部23に格納されるネットリスト、素子遅延データを参照して遅延計算およびタイミング検証を行って、タイミング検証結果を示すタイミングレポート遅延違反レポートを記憶部23に格納する。入出力部21は、動作に必要なパラメータを入力し、結果を表示したり外部の補助記憶装置に格納したりする。図3には、フリップフロップにおいて、データ入力信号が変化してからクロックエッジまでの時間以降、データ変化タイミングと称すと、そのクロックエッジからフリップフロップの出力信号が変化するまでの時間以降、出力遅延時間と称すとの関係が示される。横軸に示されるデータ変化タイミングは、0の場合にクロック信号の変化クロックエッジと、データ入力信号の変化とが同時であることを示し、データ変化タイミングが大きくなるほど、データ入力信号の変化がクロックエッジの時刻より前の離れた時刻で起きることを示している。本実施の形態では、フリップフロップがメタステーブル状態で動作することを許容しない一般的なセットアップ時間を時間TD4で表す。したがって、データ変化タイミングが時間TD4より大きい場合、一般的なセットアップ時間の制約を満たし、フリップフロップはメタステーブル状態にならない。すなわち、データ変化タイミングが時間TD4より大きいときの出力遅延時間は、データ変化タイミングに依存しない時間T0で一定になる。一方、データ変化タイミングが時間TD4より小さくなると、フリップフロップはクロックエッジ付近からメタステーブル状態になる。メタステーブル状態が継続する時間は、データ変化タイミングに依存する。すなわち、フリップフロップのメタステーブル状態が解消されて出力の値が確定するまで時間を要し、出力遅延時間が長くなる。データ変化タイミングが時間TD0より短くなると、出力遅延時間が急激に長くなり、出力遅延時間の算出精度が低下する。データ変化タイミングがさらに短くなって時間TDMより小さくなると、フリップフロップは変化した入力信号を取り込めなくなる。ここでは、実動作においてメタステーブル状態が許容される最短のデータ変化タイミングすなわち実用的なセットアップ時間として時間TD0を設定し、タイミング検証においてタイミング違反とされない最短のデータ変化タイミングとする。そのときの出力遅延時間は、T4とする。すなわち、データ変化タイミングが時間TD4以上ではメタステーブル状態にならずにフリップフロップの出力が変化し、出力遅延時間は一定の時間T0になる。データ変化タイミングが時間TD0~TD4では、メタステーブルが許容され、出力遅延時間がデータ変化タイミングに応じて時間T4~T0の間で変化する。データ変化タイミングが時間TD0以下となる場合、実動作に支障をきたすとしてタイミング違反と判定される。出力遅延時間は、素子遅延データベース16に登録される。データ変化タイミングの時間に応じて出力遅延時間が変化するため、例えば、表形式、関数形式等により、所定のデータ変化タイミングに対応する出力遅延時間が求められるように格納される。本実施の形態では、時間TD0、時間TD4の他にデータ変化タイミングが時間TD0~TD4の間で、時間TD1、TD2、TD3が、対応する出力遅延時間T3、T2、T1と関連付けられて登録される。時間の大小関係は、TD0<TD1<TD2<TD3<TD4、T0<T1<T2<T3<T4となる。これ以外のデータ変化タイミングに対応する出力遅延時間は、補間により算出されるものとする。また、セットアップ時間のスラック余裕度を定義する。ここでは、データ変化タイミングが時間TD0に対してどの程度余裕を有するかをスラックとして算出する。すなわち、データ変化タイミングの時間TDから時間TD0を差し引いた差分がセットアップ制約時間TD0に対するタイミング余裕度スラックとなる。このスラック値に応じて出力遅延時間が定まる。したがって、データ変化タイミングが時間TD0であれば、スラック値SLは、SL=SL0=TD0-TD=0となり、出力遅延時間が固定値になるようなデータ変化タイミング時間TD4では、SL=SL4=TD4-TD0となる。ここで、データ変化タイミングが時間TD1、TD2、TD3のときのスラック値SLをそれぞれSL1、SL2、SL3とすると、SL4=TD4-TD0SL3=TD3-TD0SL2=TD2-TD0SL1=TD1-TD0SL0=TD0-TD0=0となる。メタステーブル状態におけるフリップフロップの実動作上の遅延値として、スラック値がSL0のときの出力遅延時間をT4、SL1のときの出力遅延時間をT3、SL2のときの出力遅延時間をT2、SL3のときの出力遅延時間をT1とし、非メタステーブル状態における遅延値として、スラック値SL4における出力遅延時間をT0とする。これらの出力遅延時間は、図4に示されるように、スラック値に関連付けられて素子遅延データベース16に登録される。スラック値SLは、データ変化タイミングを時間TDとすると、SL=TD-TD0により算出されるため、SL4以上の値や負値になることもある。本実施の形態では、スラック値に応じてメタステーブル状態のフリップフロップの出力遅延時間を計算するが、スラック値がSL4を超える場合には一定の出力遅延時間T0を適用する。また、スラック値が負値となる場合には、フリップフロップの出力遅延時間は、時間T4より大きくなるが、ここでは素子遅延データベース16に定義される最大遅延時間である時間T4を適用する。また、スラック値がT0~T4の間の値である場合、出力遅延時間は近似値に補間されてもよい。図5は、本実施の形態に係る論理回路の遅延検証装置10の動作を示すフローチャートである。図6に示される回路を例に、タイミング検証の動作を説明する。タイミング検証の対象となる同期回路40は、図6に示されるように、フリップフロップ41、42、43と、組み合わせ回路50、60とを備え、データ入力端子DTからデータ入力信号を入力し、データ出力端子QOUTからデータ出力信号を出力する。データ入力端子DTは、フリップフロップ41のD入力ノードに接続されるパスP0。データ入力端子DTから入力されるデータ入力信号D1は、遅延なしにフリップフロップ41に入力されるものとする。フリップフロップ41のQ出力ノードは、組み合わせ回路50を介してフリップフロップ42のD入力ノードに接続されるパスP1。この組み合わせ回路50の遅延時間はτ50とする。したがって、フリップフロップ41の出力信号Q1は、組み合わせ回路50により論理演算されて遅延時間τ50の後、値が確定した入力信号D2としてフリップフロップ42に入力される。フリップフロップ42のQ出力ノードは、組み合わせ回路60を介してフリップフロップ43のD入力ノードに接続されるパスP2。この組み合わせ回路60の遅延時間はτ60とする。したがって、フリップフロップ42の出力信号Q2は、組み合わせ回路60により論理演算されて遅延時間τ60の後、値が確定した入力信号D3としてフリップフロップ43に入力される。フリップフロップ43のQ出力ノードは、データ出力端子QOUTに接続されパスP3、フリップフロップ43の出力信号Q3が遅延なしに出力される。フリップフロップ41、42、43のC入力ノードは、クロック端子CLKに接続され、それぞれクロック信号C1、C2、C3が入力される。ここでは、説明を簡単にするためにクロック信号の供給経路には遅延がないものとし、クロック信号C1、C2、C3は同時に変化する。このような同期回路40を示すネットリストがネットリスト格納部14に記憶されている。ここでは、組み合わせ回路50の遅延時間τ50が大きくフリップフロップ42がメタステーブル状態になり、組み合わせ回路60の遅延時間τ60が短い場合τ61、長い場合τ63、その中間の場合τ62について、図5を参照して遅延検証装置10の動作を説明する。まず組み合わせ回路60の遅延時間τ60=τ61の場合を説明する。遅延計算タイミング検証部12は、タイミング検証が開始されると、まず検証対象の同期回路40を示すネットリストをネットリスト格納部14から取り込むステップS12。続いてタイミング検証の条件が設定されるステップS14。タイミング検証の条件は、動作クロックの周期や外部入力端子、出力端子の遅延値等であり、クロック端子CLKに入力されるクロック信号の周期、データ入力端子DTおよびデータ出力端子QOUTの遅延値が設定される。設計回路である同期回路40における順序回路間の信号経路を示すパスが抽出されるステップS16。ネットリストに基づいて、同期回路40に含まれる全てのタイミングを解析されるパスの始点及び終点が抽出される。ここでは、パスP0始点:データ入力端子DT、終点:フリップフロップ41のD入力ノード、パスP1始点:フリップフロップ41のQ出力ノード、終点:フリップフロップ42のD入力ノード、パスP2始点:フリップフロップ42のQ出力ノード、終点:フリップフロップ43のD入力ノード、パスP3始点:フリップフロップ43のQ出力ノード、終点:データ出力端子QOUTが抽出される。但し、パスP0は、データ入力端子DTから初段のフリップフロップ41までのパスであり、検証対象から除かれる。また、パスP3は、最終段のフリップフロップ43からデータ出力端子QOUTまでのパスであり、出力遅延時間は算出されるが、スラックには影響しない。解析パスが抽出されると、素子遅延データベース16を参照して遅延計算/タイミング検証1が行われるステップS18。遅延計算/タイミング検証1では、全てのフリップフロップはメタステーブル状態ではないものとして、各フリップフロップの出力遅延値は、非メタステーブル時の出力遅延時間T0と仮定される。同期回路40の各パスについて、データ変化タイミングが算出される。パスP1では、図7に示されるように、フリップフロップ41の出力信号Q1図7cは、クロックエッジ図7aに対して設定値である時間T0遅れて値が確定し、組み合わせ回路50における遅延時間τ50経過後、フリップフロップ42の入力信号D2の値が確定する図7d。この入力信号D2のデータ変化タイミングは、時間TD2である。このデータ変化タイミングは、時間TD4より短く、フリップフロップ42は、入力信号D2の変化に伴ってメタステーブル状態で動作する。なお、パスP0では、フリップフロップ41の入力信号D1のデータ変化タイミングは、時間TD40であり、時間TD4より長い。したがって、フリップフロップ41はメタステーブル状態にならない図7b。パスP2では、図8に示されるように、フリップフロップ42の出力信号Q2図8cは、クロックエッジ図8aに対して設定値である時間T0遅れて値が確定し、組み合わせ回路60における遅延時間τ61経過後、フリップフロップ43の入力信号D3の値が確定する図8d。この入力信号D3のデータ変化タイミングは、時間TD44である。このデータ変化タイミングは、時間TD4より長く、フリップフロップ43は、入力信号D3の変化に伴って非メタステーブル状態で動作する。なお、図8bには、フリップフロップ42の入力信号D2のタイミングが示され、パスP1において入力信号D2は、フリップフロップ42がメタステーブル状態で動作するタイミングで変化する。また、パスP3の信号であるフリップフロップ43の出力信号Q3のタイミングが図8eに示される。このように、遅延計算/タイミング検証1ステップS18では、パスP1においてデータ変化タイミングが時間TD2、パスP2においてデータ変化タイミングが時間TD44と得られ、スラックが計算される。計算されたスラックは、スラックAとして以下のようにレポートされる。スラックAパスP1:スラックSL=TD2-TD0=SL2パスP2:スラックSL=TD44-TD0>SL4スラックAは、記憶部23にワークエリアとして確保される領域26に格納される。スラックが計算されると、終了判定Aが行われるステップS20。終了判定Aでは、ステップS18において求められたスラックAを参照して、各パスのスラックがSL4以上であれば、タイミングに問題なしとしてタイミング検証は終了するステップS20-YES。スラックAとして、SL4未満負値含むのスラックがレポートされている場合ステップS20-NO、メタステーブル状態のフリップフロップが存在するため、メタステーブル状態における出力遅延時間を用いる遅延計算/タイミング検証2が行われるステップS22。同期回路40の場合、パスP1のスラックがSL2<SL4であるため、遅延計算/タイミング検証2が実施される。遅延計算/タイミング検証2ステップS22では、スラックAおよび素子遅延データベース16を参照して遅延計算が行われ、タイミング検証される。すなわち、非メタステーブル状態のフリップフロップの出力遅延時間には既定の時間T0が用いられ、メタステーブル状態のフリップフロップの出力遅延時間には素子遅延データベース16を参照してスラック値に対応する出力遅延時間が用いられる。各フリップフロップの出力遅延時間がスラック値に基づいて設定されることが異なるが、遅延計算/タイミング検証1と同じように、順序回路間の各パスに対してスラックAにレポートされたスラック値に対応するデータ変化タイミングが算出され、セットアップ制約時間TD0に対するタイミング余裕度スラックが計算され、スラックBとしてレポートされる。同期回路40の場合、パスP0、P1は変化なく、説明を省略する。パスP2では、スラック値がSL2であるから、図4に示されるように、フリップフロップ42の出力遅延時間は、T2となる。したがって、図9に示されるように、クロックエッジ図9aに対して時間TD2前に変化する入力信号D2図9bを受けたフリップフロップ42は、出力遅延時間T2後に値が確定する出力信号Q2を出力する図9c。フリップフロップ43の入力信号D3は、その変化点から組み合わせ回路60の遅延時間τ61後に値が確定する図9d。すなわち、信号が確定するまでの時間が増加T2-T0し、入力信号D3のデータ変化タイミングは、時間TD42となる。時間TD42は、時間TD4より長く、フリップフロップ43はメタステーブル状態にならずに動作し、出力信号Q3の出力遅延時間は時間T0となる図9e。したがって、スラックBとして以下の結果がレポートされる。スラックBパスP1:スラックSL=TD2-TD0=SL2パスP2:スラックSL=TD42-TD0>SL4スラックBは、記憶部23にワークエリアとして確保される領域28に格納される。メタステーブル状態を考慮したスラックが計算されると、終了判定Bが行われるステップS24。終了判定Bでは、領域26に格納されるスラックAと、領域28に格納されるスラックBとに基づいて、判定がなされる。この終了判定Bにおいて、SL4以上のスラック値はSL4とみなし、負値のスラック値は0とみなして各パスのスラック値を比較する。各パスにおいてスラックAとスラックBとが同じである場合、同期回路40内のメタステーブル状態のフリップフロップに対して実動作に近い出力遅延値によるタイミング検証が完了しているため、検証処理を終了するステップS24-YES。これ以外の場合、すなわち、スラック値SLが0=SL0≦SL<SL4で、スラックAとスラックBとが異なる場合、処理を続けるステップS24-NO。この場合、領域28に格納されるスラックBが領域26に格納されるスラックAに移されステップS26、再度、回路内の全パスにおいて、メタステーブル状態によるフリップフロップの出力遅延時間の増加が考慮される遅延計算/タイミング検証2が行われるステップS22。遅延時間τ60=τ61の組み合わせ回路60を含む同期回路40では、スラックAパスP1:スラックSL=TD2-TD0=SL2パスP2:スラックSL=TD44-TD0>SL4スラックBパスP1:スラックSL=TD2-TD0=SL2パスP2:スラックSL=TD42-TD0>SL4とレポートされており、パスP2のスラック値がTD44-TD0>TD42-TD0>TD4と異なっているが、共にSL4より大きく、検証処理は終了となる。このとき、タイミング違反が検出されないため、タイミング調整のための回路修正は不要である。次に、同期回路40内の組み合わせ回路60の遅延時間τ60が時間τ61より長い時間τ62である場合の遅延検証装置10の動作を説明する。ステップS12からステップS18まで遅延時間τ60が時間τ61の場合と同じ処理となる。したがって、パスP1については、図7に示されるように、フリップフロップ42の入力信号D2のスラック値はSL2となる。また、パスP2については、図10に示されるように、組み合わせ回路60の遅延時間が時間τ62になるため、フリップフロップ42の出力遅延時間が時間T0とすると図10c、フリップフロップ43の入力信号D3のデータ変化タイミングは、クロックエッジ図10aに対して時間TD43前になる図10d。この時間TD43は、時間TD4より長く、スラック値はSL4より大きい。したがって、スラックAは、以下のようにレポートされる。スラックAパスP1:スラックSL=TD2-TD0=SL2パスP2:スラックSL=TD43-TD0>SL4このスラックAは、記憶部23にワークエリアとして確保される領域26に格納される。スラックが計算されると、終了判定Aが行われるステップS20。パスP1のスラック値がSL2であるから、終了判定Aでは、終了とならずステップS20-NO、遅延計算/タイミング検証2ステップS22が行われる。遅延計算/タイミング検証2ステップS22では、スラックAおよび素子遅延データベース16を参照して遅延計算が行われ、タイミング検証される。すなわち、非メタステーブル状態のフリップフロップの出力遅延時間には既定の時間T0が用いられ、メタステーブル状態のフリップフロップの出力遅延時間には素子遅延データベース16を参照してスラック値に対応する出力遅延時間が用いられる。順序回路間の各パスに対してスラックAにレポートされたスラック値に対応するデータ変化タイミングが算出され、セットアップ制約時間TD0に対するタイミング余裕度スラックが計算され、スラックBとしてレポートされる。同期回路40遅延時間τ60=τ62の場合、パスP0、P1は変化なく、説明を省略する。パスP2において、スラック値がSL2であるから、図4に示されるように、フリップフロップ42の出力遅延時間は、T2となる。したがって、図11に示されるように、クロックエッジ図11aに対して時間TD2前に値が確定する入力信号D2図11bを受けたフリップフロップ42は、出力遅延時間T2後に値が確定する出力信号Q2を出力する図11c。フリップフロップ43の入力信号D3は、その変化点から組み合わせ回路60の遅延時間τ62後に値が確定する図11d。すなわち、信号の確定時間が増加T2-T0し、入力信号D3のデータ変化タイミングは、時間TD3となる。時間TD3は、時間TD4より短く、このタイミングで変化する信号が入力されるフリップフロップ43はメタステーブル状態となる図11e。パスP3では、フリップフロップ43は同期回路40の最終段の順序回路でありスラックに影響しないが、フリップフロップ43の入力信号D3におけるスラックは、スラックAに基づいて検証される。フリップフロップ43の入力信号は、スラックSL4を満たしているため、出力信号Q3の出力遅延時間は、時間T0となる図11e破線。したがって、スラックBとして以下の結果がレポートされる。スラックBパスP1:スラックSL=TD2-TD0=SL2パスP2:スラックSL=TD3-TD0=SL3スラックBは、記憶部23にワークエリアとして確保される領域28に格納される。メタステーブル状態を加味したスラックが計算されると、終了判定Bが行われるステップS24。終了判定Bでは、領域26に格納されるスラックAと、領域28に格納されるスラックBとに基づいて、判定がなされる。この終了判定Bにおいて、SL4以上のスラック値はSL4とみなし、負値のスラック値は0とみなして各パスのスラック値を比較する。各パスにおいてスラックAとスラックBとが同じである場合、同期回路40内のメタステーブル状態のフリップフロップに対して実動作に近い出力遅延値によるタイミング検証が完了しているため、検証処理を終了するステップS24-YES。スラックAとスラックBとが異なる場合、処理を続けるステップS24-NO。この場合、領域28に格納されるスラックBが領域26に格納されるスラックAに移されステップS26、再度、回路内の全パスにおいて、メタステーブル状態によるフリップフロップの出力遅延時間の増加が考慮される遅延計算/タイミング検証2が行われるステップS22。遅延時間τ60=τ62の組み合わせ回路60を含む同期回路40では、スラックAパスP1:スラックSL=TD2-TD0=SL2パスP2:スラックSL=TD43-TD0>SL4スラックBパスP1:スラックSL=TD2-TD0=SL2パスP2:スラックSL=TD3-TD0=SL3<SL4とレポートされており、パスP2のスラック値が異なるため、スラックBの値がスラックAに代入されるステップS26。スラックAパスP1:スラックSL=TD2-TD0=SL2パスP2:スラックSL=TD3-TD0=SL3このスラックAを適用して、再度、遅延計算/タイミング検証2ステップS22が行われ、同期回路14に含まれる順序回路間の各パスのセットアップ制約時間TD0に対するタイミング余裕度スラックであるスラックBが算出される。フリップフロップ41、42の入力信号におけるスラックは変わらず、出力遅延時間の変化はない。スラックAに登録されるパスP2のスラック値がSL3に変更されたため、フリップフロップ43はメタステーブル状態となる期間を有し、フリップフロップ43の出力遅延時間は、時間T1となる図11e実線。フリップフロップ43は同期回路40の最終段のフリップフロップであり、順序回路間パスのスラックに影響しない。したがって、スラックBとして以下がレポートされる。スラックBパスP1:スラックSL=TD2-TD0=SL2パスP2:スラックSL=TD3-TD0=SL3<SL4スラックBは、記憶部23にワークエリアとして確保される領域28に格納される。終了判定Bにおいて、スラックAとスラックBとは、その値が全て同じになるため、処理終了と判定されるステップS24-YES。タイミング違反は検出されないため、タイミング調整するための回路修正は不要である。更に同期回路40内の組み合わせ回路60の遅延時間τ60が時間τ62より長い時間τ63である場合の遅延検証装置10の動作を説明する。ステップS12からステップS18まで遅延時間τ60が時間τ61の場合と同じ処理となる。したがって、パスP1については、図7に示されるように、フリップフロップ42の入力信号D2のスラック値はSL2となる。また、パスP2については、図12に示されるように、組み合わせ回路60の遅延時間が時間τ63になるため、フリップフロップ42の出力遅延時間が時間T0とすると図12c、フリップフロップ43の入力信号D3のデータ変化タイミングは、クロックエッジ図12aに対して時間TD2前になる図12d。この時間TD2は、時間TD4より短く、スラック値はSL2となる。パスP3では、フリップフロップ43は同期回路40の最終段の順序回路でありスラックに影響しないが、図12eに示されるように、フリップフロップ43は出力遅延時間T0で値を確定する出力信号Q3を出力する。このときのスラックAは、以下のようにレポートされる。スラックAパスP1:スラックSL=TD2-TD0=SL2パスP2:スラックSL=TD2-TD0=SL2このスラックAは、領域26に格納される。スラックが計算されると、終了判定Aが行われるステップS20。パスP1、P2のスラック値がSL2であるから、終了判定Aでは、終了とならずステップS20-NO、遅延計算/タイミング検証2ステップS22が行われる。遅延計算/タイミング検証2ステップS22では、スラックAおよび素子遅延データベース16を参照して遅延計算が行われ、タイミング検証される。すなわち、非メタステーブル状態のフリップフロップの出力遅延時間には既定の時間T0が用いられ、メタステーブル状態のフリップフロップの出力遅延時間には素子遅延データベース16を参照してスラック値に対応する出力遅延時間が用いられる。順序回路間の各パスに対してスラックAにレポートされたスラック値に対応するデータ変化タイミングが算出され、セットアップ制約時間TD0に対するタイミング余裕度スラックが計算され、スラックBとしてレポートされる。同期回路40遅延時間τ60=τ63の場合、パスP0、P1は変化なく、説明を省略する。パスP2では、スラック値がSL2であるから、図4に示されるように、フリップフロップ42の出力遅延時間はT2となる。したがって、図13に示されるように、クロックエッジ図13aに対して時間TD2前に値が確定する入力信号D2図13bを受けたフリップフロップ42は、出力遅延時間T2後に値が確定する出力信号Q2を出力する図13c。フリップフロップ43の入力信号D3は、その変化点から組み合わせ回路60の遅延時間τ63後に値が確定する図13d。すなわち、信号の確定時間が増加T2-T0し、入力信号D3のデータ変化タイミングは、時間TDBとなる。時間TDBは、セットアップ制約時間TD0より短く、スラックは負値となる。パスP3では、フリップフロップ43は、同期回路40の最終段の順序回路でありスラックに影響しないが、フリップフロップ43の入力信号D3におけるスラックは、スラックAに基づいて検証される。この処理では、フリップフロップ43の入力信号は、スラックSL2であるから、出力信号Q3の出力遅延時間は時間T2となる図13e。したがって、スラックBとして以下の結果がレポートされる。スラックBパスP1:スラックSL=TD2-TD0=SL2パスP2:スラックSL=TDB-TD0<0スラックBは、記憶部23にワークエリアとして確保される領域28に格納される。メタステーブル状態を加味したスラックが計算されると、終了判定Bが行われるステップS24。終了判定Bでは、領域26に格納されるスラックAと、領域28に格納されるスラックBとに基づいて、判定がなされる。この終了判定Bにおいて、SL4以上のスラック値はSL4とみなし、負値のスラック値は0とみなして各パスのスラック値を比較する。各パスにおいてスラックAとスラックBとが同じである場合、同期回路40内のメタステーブル状態のフリップフロップに対して実動作に近い出力遅延値によるタイミング検証が完了しているため、検証処理を終了するステップS24-YES。スラックAとスラックBとが異なる場合、処理を続けるステップS24-NO。この場合、領域28に格納されるスラックBが領域26に格納されるスラックAに移されステップS26、再度、回路内の全パスにおいて、メタステーブル状態によるフリップフロップの出力遅延時間の増加が考慮される遅延計算/タイミング検証2が行われるステップS22。遅延時間τ60=τ63の組み合わせ回路60を含む同期回路40では、スラックAパスP1:スラックSL=TD2-TD0=SL2パスP2:スラックSL=TD2-TD0=SL2スラックBパスP1:スラックSL=TD2-TD0=SL2パスP2:スラックSL=TDB-TD0<0とレポートされており、パスP2のスラック値が異なるため、スラックBの値がスラックAに代入されるステップS26。スラックAパスP1:スラックSL=TD2-TD0=SL2パスP2:スラックSL=TDB-TD0<0このスラックAを適用して、再度、遅延計算/タイミング検証2ステップS22が行われ、同期回路14に含まれる順序回路間の各パスのセットアップ制約時間TD0に対するタイミング余裕度スラックであるスラックBが算出される。フリップフロップ41、42の入力信号におけるスラックは変わらず、出力遅延時間の変化はない図14a~d。スラックAに登録されるパスP2のスラック値が負値であるため、フリップフロップ43の出力遅延時間は、時間T4となる図14e。フリップフロップ43は同期回路40の最終段のフリップフロップであり、順序回路間パスのスラックに影響しない。したがって、スラックBとして以下がレポートされる。スラックBパスP1:スラックSL=TD2-TD0=SL2パスP2:スラックSL=TDB-TD0<0スラックBは、記憶部23にワークエリアとして確保される領域28に格納される。終了判定Bにおいて、スラックAとスラックBとでは、パスP1のスラック値が一致し、パスP2のスラック値が共に負値であるため、処理終了と判定されるステップS24-YES。パスP2のスラック値が共に負値であるため、パスP2はタイミング違反であり、違反パスについてタイミングレポートが生成される。タイミングレポートは、タイミングレポート格納部18に登録され、処理は終了する。タイミングレポートに記録された違反パスは、タイミング調整のための回路修正が行われる。本実施の形態においては、セットアップタイミングを例に説明したが、ホールドタイミングに関しては、図3に示されるメタステーブル状態の遅延時間をホールドタイミングに関して別途算出して適用することにより、セットアップタイミングの検証と同様に処理でき、より実時間の動作に近いタイミングで判定されるため、ホールドタイミング違反を削減することができる。以上説明したように、本発明では、図5に示されるように、フリップフロップのメタステーブル状態を実動作において支障をきたさない程度許容するように緩和された制約時間に基づいてタイミング検証が実施されステップS18、緩和された制約時間に対するスラックスラックAを参照してメタステーブル状態のフリップフロップが抽出される。抽出されたメタステーブル状態のフリップフロップに対して、それぞれのパスのスラックに対応する実動作の遅延値に基づいて算出された遅延値を適用して遅延計算/タイミング検証が全パスのスラック値に変動がなくなるまで繰り返し行われるステップS22~S26。フリップフロップの後段のパスのタイミングに余裕があり、メタステーブル状態による遅延を吸収可能なパスは、実動作に支障のないパスであり、本発明の遅延検証装置では、タイミング違反と判定されない。したがって、本発明によれば、より実動作に近いタイミング判定を行うことができ、実動作に支障のないタイミング違反の判定を削減することができる。以上、実施の形態を参照して本願発明を説明したが、本願発明は上記実施の形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。