独立してアクセスが可能な複数のメモリバンクを有する半導体記憶装置であって、前記複数のメモリバンクと1対1で対応し、自己に対応するメモリバンク内のメモリセルからデータを読み出す複数のリードアンプと、前記複数のメモリバンク内の不良メモリセルの代わりとなる救済メモリセルと、外部との間でデータの入出力を行う入出力部と、前記不良メモリセルのアドレスを受け付けた場合にヒット信号を出力する判定部と、前記ヒット信号に応答して、前記不良メモリセルを有するメモリバンクに対応する特定リードアンプと前記入出力部とを非接続状態にし、かつ、前記複数のリードアンプのうち前記特定リードアンプとは異なる所定リードアンプと前記入出力部とを接続状態にする接続制御部と、を含み、前記所定リードアンプは、データ読出し時に前記ヒット信号に応答して、前記救済メモリセルからデータを読み出し、当該データを前記入出力部に出力する、半導体記憶装置。請求項1に記載の半導体記憶装置において、前記複数のリードアンプは、当該リードアンプの数以下の複数のグループに分けられており、前記特定リードアンプと前記所定リードアンプとは互いに異なるグループに属し、前記接続制御部は、前記ヒット信号に応答して、前記特定リードアンプが属する特定グループと前記入出力部とを非接続状態にし、かつ、前記所定リードアンプが属する所定グループと前記入出力部とを接続状態にする、半導体記憶装置。しかしながら、上述した半導体記憶装置では、読み出し制御技術を実現する手法に問題があることを本願発明者は明らかにした。以下、この問題について説明する。特許文献1に記載の半導体記憶装置では、読み出し制御技術を実現する手法として、不良メモリセルからデータを読み出す時に、その不良メモリセルからデータを読み出すリード/ライトアンプを停止するという手法が用いられている。この場合、リード/ライトアンプごとに、リード/ライトアンプの停止動作を制御する切換制御回路が必要となり、また、切換制御回路からの信号に応答して動作を停止する機能を、各リード/ライトアンプに設けなければならず、構成が複雑となるという問題があった。また、関連技術の半導体記憶装置では、読み出し制御技術を実現する手法として、不良メモリセルを指定するカラム選択信号を無効にするという手法が用いられている。この場合、不良メモリセルへのアクセスタイミングに同期して、不良メモリセルを指定するカラム選択信号を無効にしなければならず、カラム選択信号を無効にする処理を高速かつ高精度に行う必要があり、タイミング設計が難しくなるという問題があった。本発明の半導体記憶装置は、独立してアクセスが可能な複数のメモリバンクを有する半導体記憶装置であって、前記複数のメモリバンクと1対1で対応し、自己に対応するメモリバンク内のメモリセルからデータを読み出す複数のリードアンプと、前記複数のメモリバンク内の不良メモリセルの代わりとなる救済メモリセルと、外部との間でデータの入出力を行う入出力部と、前記不良メモリセルのアドレスを受け付けた場合にヒット信号を出力する判定部と、前記ヒット信号に応答して、前記不良メモリセルを有するメモリバンクに対応する特定リードアンプと前記入出力部とを非接続状態にし、かつ、前記複数のリードアンプのうち前記特定リードアンプとは異なる所定リードアンプと前記入出力部とを接続状態にする接続制御部と、を含み、前記所定リードアンプは、データ読出し時に前記ヒット信号に応答して、前記救済メモリセルからデータを読み出し、当該データを前記入出力部に出力する。本発明によれば、不良メモリセルのアドレスが受け付けられた場合、接続制御部は、特定リードアンプと入出力部とを非接続状態にし、かつ、所定リードアンプと入出力部とを接続状態にする。そして、所定リードアンプは、救済メモリセルからデータを読み出し、そのデータを入出力バッファに出力する。このため、不良メモリセルのアドレスを指定したデータ読み出し指令が発生した場合に、特定リードアンプが不良メモリセルから誤ったデータを読み出しても、特定リードアンプと入出力部とが非接続状態であるため、その誤ったデータは入出力部に到達しない。一方、不良メモリセルのアドレスを指定したデータ読み出し指令が発生した場合に、所定リードアンプと入出力部とが接続状態となるため、所定リードアンプが救済メモリセルから読み出したデータは、入出力部に到達する。よって、不良メモリセルからのデータ読み出しを無効にし、救済メモリセルからのデータ読み出しを有効にすることができる。また、本発明によれば、特許文献1に記載の半導体記憶装置では必要であった、切換制御回路と、各リード/ライトアンプに動作停止機能を設けることを不要にでき、構成の簡略化を図ることができる。また、本発明によれば、関連技術の半導体記憶装置のように、不良メモリセルを指定するカラム選択信号を無効にする必要がないので、タイミング設計が容易になる。以下、本発明の一実施形態について図面を参照して説明する。図1は、本発明の一実施形態の半導体記憶装置を示したブロック図である。図1において、図10に示したものと同一構成のものには同一符号を付してある。ここで、図1に示した半導体記憶装置と、図10に示した半導体記憶装置と、の相違点を説明する。図1に示した半導体記憶装置は、AF回路102の代わりに判定部であるAF回路202を有する。また、図1に示した半導体記憶装置は、メモリバンク151に対応するアンプ制御部158の代わりにアンプ制御部C2581を有する。また、図1に示した半導体記憶装置は、メモリバンク155に対応するアンプ制御部158の代わりにアンプ制御部C2585を有する。また、図1に示した半導体記憶装置は、リードライトバススイッチ106および107の代わりにリードライトバススイッチRWBSSWA206およびリードライトバススイッチRWBSSWB207を有する。また、図1に示した半導体記憶装置は、救済メモリ142~149の代わりに救済メモリセルAFCell243および247を有する。また、図1に示した半導体記憶装置は、切換回路134~141の代わりにデコード部D234およびアクセス制御部E235Aおよび235Bを有する。また、図1に示した半導体記憶装置では、AF回路202がメモリバンクごとに設けられていない。リードライトバススイッチ206および207は、接続制御部200に含まれる。リードアンプ118~125は、リードアンプ118~125の数以下の複数のグループに分けられている。本実施形態では、リードアンプ118~125は、第1グループと第2グループとからなる2つのグループに分けられている。第1グループには、リードライトスイッチ110~113を介してリードライトバスA108と接続するリードアンプ118~121が属する。第2グループには、リードライトスイッチ114~117を介してリードライトバスB109と接続するリードアンプ122~125が属する。以下、図1に示した半導体記憶装置について、図10に示した半導体記憶装置と異なる点を中心に説明する。図2は、AF回路202を示した図である。なお、図2において、図11に示したものと同一構成のものには同一符号を付してある。図2に示したAF回路202と、図11に示したAF回路102と、の相違点は、AF回路202が、メモリバンク150~153のいずれかに存在する第1不良メモリセルのXアドレスXAとYアドレスYAとバンクアドレスBSとの組み合わせである第1特定アドレスと、メモリバンク154~157のいずれかに存在する第2不良メモリセルのXアドレスXAとYアドレスYAとバンクアドレスBSとの組み合わせである第2特定アドレスと、を格納する点である。図2において、AF回路202は、AF回路2020および2021を含む。AF回路2020は、アンチヒューズ2020aと、比較回路2020bと、AFイネーブルスイッチ102cと、バッファ102dと、AND回路2020eと、を含む。アンチヒューズ2020aと比較回路2020bは、判定回路2020fに含まれる。アンチヒューズ2020aは、第1特定アドレスを格納する。比較回路2020bは、アンチヒューズ2020a内の第1特定アドレスXアドレスXAとYアドレスYAとバンクアドレスBSと、アドレスバッファ101からのアドレスXアドレスXAとYアドレスYAとバンクアドレスBSと、を比較する。比較回路2020bは、複数の排他的論理和回路102b1を含む。AF回路2020は、アンチヒューズ2020aに格納された第1不良メモリセルのアドレスXアドレスXAとYアドレスYAとバンクアドレスBSが、アドレスバッファ101からのアドレスXアドレスXAとYアドレスYAとバンクアドレスBSと一致すると、信号AFHIT0を1にする。なお、信号AFHIT0=1は、ヒット信号の一例である。AF回路2021は、アンチヒューズ2021aと、比較回路2021bと、AFイネーブルスイッチ102cと、バッファ102dと、AND回路2021eと、を含む。アンチヒューズ2021aと比較回路2021bは、判定回路2021fに含まれる。アンチヒューズ2021aは、第2特定アドレスを格納する。比較回路2021bは、アンチヒューズ2021a内の第2特定アドレスXアドレスXAとYアドレスYAとバンクアドレスBSと、アドレスバッファ101からのアドレスXアドレスXAとYアドレスYAとバンクアドレスBSと、を比較する。比較回路2021bは、比較回路2020bと同様に複数の排他的論理和回路を含む。AF回路2021は、アンチヒューズ2021aに格納された第2不良メモリセルのアドレスXアドレスXAとYアドレスYAとバンクアドレスBSが、アドレスバッファ101からのアドレスXアドレスXAとYアドレスYAとバンクアドレスBSと一致すると、信号AFHIT1を1にする。信号AFHIT1=1は、ヒット信号の一例である。図3は、メモリバンク150に対応するデコード部234を示した図である。なお、メモリバンク151~157に対応するデコード部234では、図3に示したデコード部234へ入力するバンクアドレスBS0が自デコード部に対応するバンクアドレスとなる。デコード部234は、YプリデコーダYPDC234aと、YデコーダYDEC234bと、を含む。Yプリデコーダ234aは、YアドレスYA28とバンクアドレスBS0を用いてYS選択信号を生成する。なお、Yプリデコーダ234aは、図12に示したYプリデコーダ162と異なり、信号AFHIT0およびAFHIT1を入力しない。このため、Yプリデコーダ234aは、信号AFHIT0およびAFHIT1に応じた動作を行わない。Yデコーダ234bは、YS選択信号を用いてカラム選択信号CSLを生成し、カラム選択信号CSLをメモリバンク150に出力する。メモリバンク150は、カラム選択信号CSLとYアドレスYA01とを用いて、メモリバンク150内のカラムを選択する。なお、メモリバンク151~157に対応するデコード部234では、Yデコーダ234bは、カラム選択信号CSLをメモリバンク151~157へそれぞれ出力する。メモリバンク151~157は、カラム選択信号CSLとYアドレスYA01とを用いて、自バンク内のカラムを選択する。図4は、アクセス制御部235Bと救済メモリセル247とを示した図である。アクセス制御部235Bは、OR回路OR4とNAND回路NAND10とインバータINV26とを含む。アクセス制御部235Bは、信号AFHIT0が1でありヒット信号、かつ、リードコマンドRCMDとライドコマンドWCMDのいずれかが1のとき、つまり、第1不良メモリセルからのデータの読み出し指令または第1不良メモリセルへのデータの書き込み指令があったとき、信号AFCSL1を1にする。救済メモリセル247は、第1不良メモリセルを救済する冗長メモリセルである。救済メモリセル247は、信号AFCSL1が1のときにメイン入出力線MIONおよびMIOBと接続する。図5は、救済メモリセル247を示した図である。救済メモリセル247は、NMOSトランジスタNMOS12およびNMOS13とインバータINV27およびINV28とからなる。なお、アクセス制御部235Aでは、図4に示したアクセス制御部235Bに入力する信号AFHIT0が信号AFHIT1となり、信号AFCSL1の代わりに信号AFCSL0が救済メモリ243に出力される。また、救済メモリセル243では、図5に示した救済メモリセル247に入力する信号AFCSL1が信号AFCSL0となる。図6は、メモリバンク155に対応するアンプアンプ制御部2585を示した図であり、図6aは、アンプ制御部2585の入出力を説明するためのブロック図であり、図6bは、アンプ制御部2585の一例を示した図である。アンプ制御部2585は、OR回路OR5~OR8と、NAND回路NAND11~NAND13と、インバータINV29~INV35と、を含む。アンプ制御部2585は、バンクアドレスBS5とリードコマンドRCMDとを受け付けた場合、または、信号AFHIT0=1とリードコマンドRCMDとを受け付けた場合、データアンプイネーブル信号DAEと、リードスイッチ信号RSWと、プリチャージ信号PIOBとを、リードアンプ123に出力する。また、アンプ制御部2585は、バンクアドレスBS5とライトコマンドWCMDとを受け付けた場合、または、信号AFHIT0=1とライトコマンドWCMDとを受け付けた場合、ライトスイッチ信号WSWと、ライトアンプイネーブル信号WAEと、プリチャージ信号PIOBとを、ライトアンプ131に出力する。なお、アンプ制御部2581では、図6に示したアンプ制御部2585に入力する信号AFHIT0が信号AFHIT1となり、バンクアドレスBS5の代わりにバンクアドレスBS1が入力し、データアンプイネーブル信号DAEとリードスイッチ信号RSWとプリチャージ信号PIOBとがリードアンプ119に出力され、ライトスイッチ信号WSWとライトアンプイネーブル信号WAEとプリチャージ信号PIOBとがライトアンプ127に出力される。図7は、リードライトバススイッチ206を示した図であり、図7aは、リードライトバススイッチ206の入出力および接続関係を説明するためのブロック図であり、図7bは、リードライトバススイッチ206の一例を示した図である。リードライトバススイッチ206は、OR回路OR9と、NAND回路NAND14~NAND15と、インバータINV36~INV38と、トランスファゲートTG3と、を含む。リードライトバススイッチ206は、信号AFHIT0およびAFHIT1が共に0である状況では、バンクアドレスBS0~BS3のいずれかが1である場合に、リードライトバスA108をリードライトバスT105に接続し、バンクアドレスBS0~BS3のすべてが0である場合に、リードライトバスA108をリードライトバスT105と切り離す。リードライトバススイッチ206は、信号AFHIT0が1かつ信号AFHIT1が0の場合には、リードライトバスA108をリードライトバスT105と切り離す。リードライトバススイッチ206は、信号AFHIT0が0かつ信号AFHIT1が1の場合には、リードライトバスA108をリードライトバスT105と接続する。図8は、リードライトバススイッチ207を示した図であり、図8aは、リードライトバススイッチ207の入出力および接続関係を説明するためのブロック図であり、図8bは、リードライトバススイッチ207の一例を示した図である。リードライトバススイッチ207は、OR回路OR10と、NAND回路NAND16~NAND17と、インバータINV39~INV41と、トランスファゲートTG4と、を含む。リードライトバススイッチ207は、信号AFHIT0およびAFHIT1が共に0である状況では、バンクアドレスBS4~BS7のいずれかが1である場合には、リードライトバスB109をリードライトバスT105に接続し、バンクアドレスBS4~BS7のすべてが0である場合には、リードライトバスB109をリードライトバスT105と切り離す。リードライトバススイッチ207は、信号AFHIT1が1かつ信号AFHIT0が0の場合には、リードライトバスB109をリードライトバスT105と切り離す。リードライトバススイッチ207は、信号AFHIT1が0かつ信号AFHIT0が1の場合には、リードライトバスB109をリードライトバスT105と接続する。このように、本実施形態による半導体記憶装置は、独立してアクセスが可能な複数のメモリバンク150~157を有する半導体記憶装置であって、複数のメモリバンク150~157と1対1で対応し、自己に対応するメモリバンクのメモリセルからデータを読み出す複数のリードアンプ118~125と、メモリバンク150~153内の不良メモリセルの代わりとなる救済メモリセル247と、外部との間でデータの入出力を行う入出力部104と、不良メモリセルのアドレス特定アドレスを受け付けた場合にヒット信号信号AFHIT0=1を出力する判定部202と、ヒット信号に応答して、不良メモリセルを有するメモリバンクに対応する特定リードアンプリードアンプ118~121のいずれかと入出力部104とを非接続状態にし、かつ、複数のリードアンプ118~125のうち特定リードアンプとは異なる所定リードアンプ123と入出力部104とを接続状態にする接続制御部200と、を含み、所定リードアンプ123は、データ読出し時にヒット信号に応答して、救済メモリセル247からデータを読み出し、そのデータを入出力部104に出力する。また、本実施形態では、複数のリードアンプ118~125は、リードアンプ118~125の数以下の複数のグループリードアンプ118~121が属する第1グループと、リードアンプ122~125が属する第2グループと、の2つのグループに分けられており、特定リードアンプリードアンプ118~121のいずれかと所定リードアンプ123とは互いに異なるグループに属し、接続制御部200は、ヒット信号に応答して、特定リードアンプリードアンプ118~121のいずれかが属する特定グループ第1グループと入出力部104とを非接続状態にし、かつ、所定リードアンプ123が属する所定グループ第2グループと入出力部104とを接続状態にする。次に、動作を説明する。図9は、本実施形態の半導体記憶装置のデータ読出し動作を説明するためのタイミングチャートである。以下では、第1不良メモリセルがメモリバンク150に存在するものとする。この場合、リードアンプ118が特定リードアンプとなり、リードアンプ123が所定リードアンプとなる。以下では、第1不良メモリセルのアドレスを指定したデータ読み出し指令が発生した場合の動作を説明する。この場合、AF回路2020からの信号AFHIT0が1ヒット信号:HITとなり、AF回路2020からの信号AFHIT1が0となる。信号AFHIT0が1となり信号AFHIT1が0となると、リードライトバススイッチA206は、リードライトバスA108をリードライトバスT105と切り離し、リードライトバススイッチ207は、リードライトバスB109をリードライトバスT105と接続する。また、信号AFHIT0が1になると、アクセス制御部235Bからの信号AFCSL1が1となり、救済メモリセル247が、リードアンプ123と接続されたメイン入出力線MIONおよびMIOTと接続する。一方、第1不良メモリセルのアドレスを指定したデータ読み出し指令の発生に伴い、メモリバンク150に対応するデコード部234は、第1不良メモリセルのYアドレスおよびバンクアドレスBSに応じたカラム選択信号CSLを生成し、これに伴い、第1不良メモリセルが、リードアンプ118と接続されたメイン入出力線MIONおよびMIOTと接続する。続いて、メモリバンク155に対応するリードアンプ123は、メイン入出力線MIONおよびMIOTを介して救済メモリセル247内のデータを読み取り、そのデータを、リードライトスイッチ115を介してリードライトバスB109に出力し、一方、メモリバンク150に対応するリードアンプ118は、メイン入出力線MIONおよびMIOTを介して第1不良メモリセル内のデータWrongDataを読み取り、そのデータWrongDataを、リードライトスイッチ110を介してリードライトバスA108に出力する。このとき、リードライトバススイッチA206およびB207が、リードライトバスA108をリードライトバスT105と切り離し、リードライトバスB109をリードライトバスT105と接続している。このため、第1不良メモリセル内のデータWrongDataと救済メモリセル247内のデータのうち、救済メモリセル247内のデータのみが、リードライトバスB109およびリードライトバスT105を通って、入出力バッファ104に到達し、データ入出力端子DQから出力される。なお、第2不良メモリセルのアドレスを指定したデータ読み出し指令が発生した場合には、以下の通りとなる。なお、以下では、第2不良メモリセルはメモリバンク157に存在するとする。この場合、AF回路2020からの信号AFHIT0が0となり、AF回路2021からの信号AFHIT1が1ヒット信号となり、リードライトバススイッチA206がリードライトバスA108をリードライトバスT105と接続し、リードライトバススイッチ207がリードライトバスB109をリードライトバスT105と切り離す。そして、救済メモリセル243内のデータが、リードアンプ119によってリードライトバスA108に出力され、第2不良メモリセル内のデータWrongDataがリードアンプ125によってリードライトバスB109に出力される。そして、第2不良メモリセル内のデータWrongDataと救済メモリセル243内のデータのうち、救済メモリセル243内のデータのみが、リードライトバスA108およびリードライトバスT105を通って、入出力バッファ104に到達し、データ入出力端子DQから出力される。本実施形態によれば、メモリバンク150内の不良メモリセルのアドレスが受け付けられた場合、接続制御部200は、リードアンプ118と入出力バッファ104とを非接続状態にし、かつ、リードアンプ123と入出力バッファ104とを接続状態にする。そして、リードアンプ123は、救済メモリセル247からデータを読み出し、そのデータを入出力バッファ104に出力する。このため、メモリバンク150内の不良メモリセルのアドレスを指定したデータ読み出しが発生した場合に、リードアンプ118が不良メモリセルにアクセスして不良メモリセルから誤ったデータを読み出しても、リードアンプ118と入出力バッファ104とが非接続状態であるため、その誤ったデータは入出力バッファ104に到達しない。一方、メモリバンク150内の不良メモリセルのアドレスを指定したデータ読み出しが発生した場合に、リードアンプ123と入出力バッファ104とが接続状態となるため、リードアンプ123が救済メモリセル247から読み出したデータは、入出力バッファ104に到達する。よって、不良メモリセルからのデータ読み出しを無効にし、救済メモリセル247からのデータ読み出しを有効にすることができる。また、本実施形態によれば、特許文献1に記載の半導体記憶装置では必要であった、リード/ライトアンプごとに設けられリード/ライトアンプの動作を制御する切換制御回路と、各リード/ライトアンプに動作停止機能を設けることを不要にでき、構成の簡略化を図ることができる。また、本実施形態によれば、関連技術の半導体記憶装置のように、不良メモリセルを指定するカラム選択信号を無効にする必要がないので、タイミング設計が容易になる。また、本実施形態では、接続制御部200は、AF回路202が第1不良メモリセルのアドレスを受け付けてヒット信号を出力した場合に、リードアンプ118が属する特定グループ第1グループと入出力バッファ104とを非接続状態にし、かつ、リードアンプ123が属する所定グループ第2グループと入出力バッファ104とを接続状態にする。この場合、リードアンプと入出力バッファ104との接続関係をグループ単位で制御することが可能になる。また、特定グループに属するリードアンプのいずれを特定リードアンプとしても、各グループと入出力バッファ104との接続関係は変わらないので、特定グループに属するリードアンプの任意の1つを特定リードアンプとすることが可能になる。なお、上記実施形態では、複数のリードアンプを2つのグループに分けたが、グループの数は2つに限らず、複数のリードアンプの数以下であればよい。また、上記動作の説明では、第1不良メモリセルがメモリバンク150に存在し、第2不良メモリセルがメモリバンク157に存在するとしたが、例えば、第1不良メモリセルはメモリバング150~153のいずれかに存在するものでよく、第2不良メモリセルはメモリバング154~157のいずれかに存在するものでよい。また、上記実施形態では、救済メモリセル243がリードアンプ119と接続したが、救済メモリセル243は、第1グループに属するリードアンプ118~121のいずれかと接続すればよい。また、上記実施形態では、救済メモリセル247がリードアンプ123と接続したが、救済メモリセル247は、第2グループに属するリードアンプ122~125のいずれかと接続すればよい。また、上記実施形態では、メモリバンクの数を7としたが、メモリバンクの数は7に限らず複数であればよい。以上説明した実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。