"基材上に酸化物半導体膜をパターン形成する工程と、活性化処理により前記酸化物半導体膜にソース電極接続領域及びドレイン電極接続領域を形成する工程と、前記ソース電極接続領域及びドレイン電極接続領域が形成された酸化物半導体膜を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマCVD法でゲート絶縁膜を形成する工程と、前記ゲート絶縁膜にコンタクトホールを開けてソース電極及びドレイン電極を前記ソース電極接続領域及びドレイン電極接続領域にそれぞれ接続するとともに前記酸化物半導体膜上に前記ゲート絶縁膜を介してゲート電極を形成し、同時に第1回路配線群を形成する工程と、前記ソース電極、前記ドレイン電極、前記ゲート電極及び前記第1回路配線群上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に第2回路配線群を形成する工程とを少なくとも有し、前記ゲート絶縁膜の厚さを100nm~500nmの範囲とし、前記層間絶縁膜の厚さを1μm以上且つ前記ゲート絶縁膜の2倍~10倍の厚さとすることを特徴とする薄膜トランジスタアレー基板の製造方法。前記塗布法でのゲート絶縁膜が、ケイ素系無機化合物膜又は有機系化合物膜であり、前記反応性スパッタリング法又は前記パルスプラズマCVD法でのゲート絶縁膜が、金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜である、請求項1に記載の薄膜トランジスタアレー基板の製造方法。基材と、該基材上に設けられた所定パターンの酸化物半導体膜と、該酸化物半導体膜上に設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられたゲート電極と、前記ゲート絶縁膜にコンタクトホールを介して前記酸化物半導体膜に接続されたソース電極及びドレイン電極と、前記ゲート絶縁膜上に設けられた第1回路配線群と、前記ゲート電極、前記ソース電極、前記ドレイン電極及び前記第1回路配線群上に設けられた層間絶縁膜と、該層間絶縁膜上に設けられた第2回路配線群とを少なくとも有し、前記ゲート絶縁膜が、ケイ素系無機化合物膜、有機系化合物膜、又は金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜であり、前記ゲート絶縁膜の厚さが100nm~500nmの範囲であり、前記層間絶縁膜の厚さが前記ゲート絶縁膜の2倍~10倍の厚さであることを特徴とする薄膜トランジスタアレー基板。基材上に酸化物半導体膜をパターン形成する工程と、活性化処理により前記酸化物半導体膜にソース電極接続領域及びドレイン電極接続領域を形成する工程と、前記ソース電極接続領域及びドレイン電極接続領域が形成された酸化物半導体膜を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマCVD法でゲート絶縁膜を形成する工程と、前記ゲート絶縁膜にコンタクトホールを開けてソース電極及びドレイン電極を前記ソース電極接続領域及びドレイン電極接続領域にそれぞれ接続するとともに前記酸化物半導体膜上に前記ゲート絶縁膜を介してゲート電極を形成し、同時に第1回路配線群を形成する工程と、前記ソース電極、前記ドレイン電極、前記ゲート電極及び前記第1回路配線群上に層間絶縁膜を形成する工程と、該層間絶縁膜上に第2回路配線群を形成する工程と、容量素子及び/又は抵抗素子を形成する工程とを少なくとも有し、前記ゲート絶縁膜の厚さを100nm~500nmの範囲とし、前記層間絶縁膜の厚さを1μm以上且つ前記ゲート絶縁膜の2倍~10倍の厚さとすることを特徴とする薄膜集積回路装置の製造方法。基材と、該基材上に設けられた所定パターンの酸化物半導体膜と、該酸化物半導体膜上に設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられたゲート電極と、前記ゲート絶縁膜にコンタクトホールを介して前記酸化物半導体膜に接続されたソース電極及びドレイン電極と、前記ゲート絶縁膜上に設けられた第1回路配線群と、前記ゲート電極、前記ソース電極、前記ドレイン電極及び前記第1回路配線群上に設けられた層間絶縁膜と、該層間絶縁膜上に設けられた第2回路配線群と、容量素子及び/又は抵抗素子と、を少なくとも有し、前記ゲート絶縁膜が、ケイ素系無機化合物膜、有機系化合物膜、又は金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜であり、前記ゲート絶縁膜の厚さが100nm~500nmの範囲であり、前記層間絶縁膜の厚さが前記ゲート絶縁膜の2倍~10倍の厚さであることを特徴とする薄膜集積回路装置。上記したトレードオフの問題を解決するために、本発明者は、コプレナー型構造の薄膜トランジスタを有するアレー基板について検討した。コプレナー型構造は、チャネル領域とソース電極接続領域及びドレイン電極接続領域活性化処理領域とが同一層上同一プレーン上に形成される構造であるので、例えば図1Eにも示すように、ゲート電極とソース電極及びドレイン電極はゲート絶縁膜を形成併せてゲート絶縁膜にコンタクトホールを形成した後に同時に形成される。そのため、アレー基板を構成するアレー配線や回路配線は、ゲート電極とソース電極及びドレイン電極の形成時に同時に形成されるとともに、その後に形成した層間絶縁膜上に形成される。したがって、このコプレナー型構造の薄膜トランジスタを有するアレー基板では、トランジスタ特性はゲート絶縁膜の厚さを制御することによって達成でき、アレー配線や回路配線の層間絶縁性は層間絶縁膜の厚さを制御することによって達成できるという利点がある。しかしながら、コプレナー型構造の薄膜トランジスタを有するアレー基板であっても、半導体膜を例えばIGZO系の酸化物半導体で形成した場合、その酸化物半導体膜上に形成するゲート絶縁膜の成膜手段例えばプラズマCVD法等によっては、酸化物半導体膜に酸素欠陥等による特性低下が生じてしまう。なお、そうした特性を回復するためには、その後に例えば250°C以上のアニール処理を別途行う必要があり、工数が増すと共に、薄膜トランジスタの層構成に非耐熱材料を使用できないという難点がある。本発明は、上記課題を解決するためになされたものであって、その目的は、酸化物半導体膜を採用したコプレナー型の薄膜トランジスタを有するアレー基板において、良好な薄膜トランジスタ特性を有し、且つ表示品質や回路配線の層間絶縁性を確保できる薄膜トランジスタアレー基板の製造方法、及び製造された薄膜トランジスタアレー基板を提供することにある。また、本発明の他の目的は、薄膜トランジスタアレー基板を含む薄膜集積回路装置の製造方法、及び製造された薄膜集積回路装置を提供することにある。1上記課題を解決するための本発明に係る薄膜トランジスタアレー基板の製造方法は、基材上に酸化物半導体膜をパターン形成する工程と、活性化処理により前記酸化物半導体膜にソース電極接続領域及びドレイン電極接続領域を形成する工程と、前記ソース電極接続領域及びドレイン電極接続領域が形成された酸化物半導体膜を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマCVD法でゲート絶縁膜を形成する工程と、前記ゲート絶縁膜にコンタクトホールを開けてソース電極及びドレイン電極を前記ソース電極接続領域及びドレイン電極接続領域にそれぞれ接続するとともに前記酸化物半導体膜上に前記ゲート絶縁膜を介してゲート電極を形成し、同時に第1回路配線群を形成する工程と、前記ソース電極、前記ドレイン電極、前記ゲート電極及び前記第1回路配線群上に層間絶縁膜を形成する工程と、該層間絶縁膜上に第2回路配線群を形成する工程とを少なくとも有し、前記ゲート絶縁膜の厚さを100nm~500nmの範囲とし、前記層間絶縁膜の厚さを1μm以上且つ前記ゲート絶縁膜の2倍~10倍の厚さとすることを特徴とする。この発明によれば、酸化物半導体膜を用いたコプレナー型の薄膜トランジスタを有するアレー基板の製造方法において、酸化物半導体膜上に設けるゲート絶縁膜の形成を、酸化物半導体膜にダメージを与えない上記複数の手段で行うので、酸化物半導体膜の特性を回復させるための熱処理例えば250°C以上の熱処理を必要とせず、その結果、そうした熱処理で問題が生じる可能性のある樹脂層やプラスチック基材等を制約なく採用することができる。しかも本発明は、薄膜トランジスタを構成するゲート絶縁膜の厚さを100nm~500nmの範囲とし、層間絶縁膜の厚さを1μm以上且つゲート絶縁膜の2倍~10倍の厚さとしたので、トランジスタ特性が良好になるように制御でき、アレー配線や回路配線の層間絶縁性を確保することができる。その結果、トランジスタ特性の低下を伴わずに表示品質を向上させることができる薄膜トランジスタアレー基板を提供できる。また、コプレナー型構造であるので、マスクを用いたフォトリソグラフィ工程の回数を低減した方法で製造され、低コスト化を実現できる。本発明に係る薄膜トランジスタアレー基板の製造方法において、前記塗布法でのゲート絶縁膜が、ケイ素系無機化合物膜又は有機系化合物膜であることが好ましく、前記反応性スパッタリング法又は前記パルスプラズマCVD法でのゲート絶縁膜が、金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜であることが好ましい。2上記課題を解決するための本発明に係る薄膜トランジスタアレー基板は、基材と、該基材上に設けられた所定パターンの酸化物半導体膜と、該酸化物半導体膜上に設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられたゲート電極と、前記ゲート絶縁膜にコンタクトホールを介して前記酸化物半導体膜に接続されたソース電極及びドレイン電極と、前記ゲート絶縁膜上に設けられた第1回路配線群と、前記ゲート電極、前記ソース電極、前記ドレイン電極及び前記第1回路配線群上に設けられた層間絶縁膜と、該層間絶縁膜上に設けられた第2回路配線群とを少なくとも有し、前記ゲート絶縁膜が、ケイ素系無機化合物膜、有機系化合物膜、又は金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜であり、前記ゲート絶縁膜の厚さが100nm~500nmの範囲であり、前記層間絶縁膜の厚さが1μm以上且つ前記ゲート絶縁膜の2倍~10倍の厚さであることを特徴とする。この発明は、酸化物半導体膜を用いたコプレナー型の薄膜トランジスタを有するアレー基板である。この発明によれば、酸化物半導体膜上に設けられたゲート絶縁膜を上記したいずれかの膜としたので、そのゲート絶縁膜は、塗布法、反応性スパッタリング法又はパルスプラズマCVD法で形成することができ、酸化物半導体膜にダメージを与えることなく形成されてなるものである。その結果、酸化物半導体膜の特性を回復する熱処理例えば250°C以上の熱処理が省略され、低コスト化を実現できる。しかも、本発明は、薄膜トランジスタを構成するゲート絶縁膜の厚さを100nm~500nmの範囲とし、層間絶縁膜の厚さを1μm以上且つゲート絶縁膜の2倍~10倍の厚さとしたので、トランジスタ特性が良好になるように制御でき、アレー配線や回路配線の層間絶縁性を確保することができる。その結果、トランジスタ特性の低下を伴わずに表示品質を向上させることができる薄膜トランジスタアレー基板を提供できる。3上記課題を解決するための本発明に係る薄膜集積回路装置の製造方法は、基材上に酸化物半導体膜をパターン形成する工程と、活性化処理により前記酸化物半導体膜にソース電極接続領域及びドレイン電極接続領域を形成する工程と、前記ソース電極接続領域及びドレイン電極接続領域が形成された酸化物半導体膜を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマCVD法でゲート絶縁膜を形成する工程と、前記ゲート絶縁膜にコンタクトホールを開けてソース電極及びドレイン電極を前記ソース電極接続領域及びドレイン電極接続領域にそれぞれ接続するとともに前記酸化物半導体膜上に前記ゲート絶縁膜を介してゲート電極を形成し、同時に第1回路配線群を形成する工程と、前記ソース電極、前記ドレイン電極、前記ゲート電極及び前記第1回路配線群上に層間絶縁膜を形成する工程と、該層間絶縁膜上に第2回路配線群を形成する工程と、容量素子及び/又は抵抗素子を形成する工程とを少なくとも有し、前記ゲート絶縁膜の厚さを100nm~500nmの範囲とし、前記層間絶縁膜の厚さを1μm以上且つ前記ゲート絶縁膜の2倍~10倍の厚さとすることを特徴とする。この発明によれば、上記した本発明に係る薄膜集積回路装置の製造方法は、上記本発明に係る薄膜トランジスタアレー基板の各製造工程を有し、さらに容量素子及び/又は抵抗素子を形成する工程を有するので、コプレナー型の薄膜トランジスタの作製工程では、酸化物半導体膜上に設けるゲート絶縁膜の形成を、酸化物半導体膜にダメージを与えない上記複数の手段で行う。その結果、酸化物半導体膜の特性を回復させるための熱処理例えば250°C以上の熱処理を必要とせず、そうした熱処理で問題が生じる可能性のある樹脂層やプラスチック基材等を制約なく採用することができる。しかも本発明は、薄膜トランジスタを構成するゲート絶縁膜の厚さを100nm~500nmの範囲とし、層間絶縁膜の厚さを1μm以上且つゲート絶縁膜の2倍~10倍の厚さとしたので、トランジスタ特性が良好になるように制御でき、アレー配線や回路配線の層間絶縁性を確保することができる。その結果、トランジスタ特性の低下を伴わずに表示品質を向上させることができる薄膜集積回路装置を提供できる。4上記課題を解決するための本発明に係る薄膜集積回路装置は、上記した本発明に係る薄膜トランジスタアレー基板を有することを特徴とする。すなわち、基材と、該基材上に設けられた所定パターンの酸化物半導体膜と、該酸化物半導体膜上に設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられたゲート電極と、前記ゲート絶縁膜にコンタクトホールを介して前記酸化物半導体膜に接続されたソース電極及びドレイン電極と、前記ゲート絶縁膜上に設けられた第1回路配線群と、前記ゲート電極、前記ソース電極、前記ドレイン電極及び前記第1回路配線群上に設けられた層間絶縁膜と、該層間絶縁膜上に設けられた第2回路配線群と、容量素子及び/又は抵抗素子と、を少なくとも有し、前記ゲート絶縁膜が、ケイ素系無機化合物膜、有機系化合物膜、又は金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜であり、前記ゲート絶縁膜の厚さが100nm~500nmの範囲であり、前記層間絶縁膜の厚さが1μm以上且つ前記ゲート絶縁膜の2倍~10倍の厚さであることを特徴とする。この発明は、酸化物半導体膜を用いたコプレナー型の薄膜トランジスタを有するアレー基板を有する薄膜集積回路装置である。この発明によれば、酸化物半導体膜上に設けられたゲート絶縁膜を上記したいずれかの膜としたので、そのゲート絶縁膜は、塗布法、反応性スパッタリング法又はパルスプラズマCVD法で形成することができ、酸化物半導体膜にダメージを与えることなく形成されてなるものである。その結果、酸化物半導体膜の特性を回復する熱処理例えば250°C以上の熱処理が省略され、低コスト化を実現できる。しかも、本発明は、薄膜トランジスタを構成するゲート絶縁膜の厚さを100nm~500nmの範囲とし、層間絶縁膜の厚さを1μm以上且つゲート絶縁膜の2倍~10倍の厚さとしたので、トランジスタ特性が良好になるように制御でき、アレー配線や回路配線の層間絶縁性を確保することができる。その結果、トランジスタ特性の低下を伴わずに表示品質を向上させることができる薄膜集積回路装置を提供できる。本発明によれば、近年の低価格化の要請に応えることができ、半導体膜として用いた酸化物半導体膜にダメージを与えない手段を含む薄膜トランジスタアレー基板の製造方法、及び製造された低コストで特性の良い薄膜トランジスタアレー基板、及びその薄膜トランジスタアレー基板を含む薄膜集積回路装置の製造方法、及び製造された薄膜集積回路装置を提供することができる。しかも本発明は、薄膜トランジスタを構成するゲート絶縁膜の厚さを100nm~500nmの範囲とし、層間絶縁膜の厚さを1μm以上且つゲート絶縁膜の2倍~10倍の厚さとしたので、トランジスタ特性が良好になるように制御でき、アレー配線や回路配線の層間絶縁性を確保することができる。その結果、トランジスタ特性の低下を伴わずに表示品質を向上させることができる薄膜トランジスタアレー基板や集積回路装置及びその製造方法を提供できる。以下に、本発明に係る薄膜トランジスタアレー基板及びその製造方法並びに薄膜集積回路装置及びその製造方法について、図面を参照して詳しく説明する。なお、本発明は、その技術的特徴を有すれば種々の変形が可能であり、以下に具体的に示す実施形態に限定されるものではない。[薄膜トランジスタアレー基板及びその製造方法]基本構成本発明に係る薄膜トランジスタアレー基板以下アレー基板50ともいう。の製造方法は、図1及び図2に示すように、基材1上に酸化物半導体膜3をパターン形成する工程と、活性化処理により前記酸化物半導体膜3にソース電極接続領域3s及びドレイン電極接続領域3dを形成する工程と、ソース電極接続領域3s及びドレイン電極接続領域3dが形成された酸化物半導体膜を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマCVD法でゲート絶縁膜4を形成する工程と、ゲート絶縁膜4にコンタクトホール5を開けてソース電極6s及びドレイン電極6dを前記ソース電極接続領域3s及びドレイン電極接続領域3dにそれぞれ接続するとともに前記酸化物半導体膜3上にゲート絶縁膜4を介してゲート電極7を形成し、同時に第1回路配線群17を形成する工程と、ソース電極6s、ドレイン電極6d、ゲート電極7及び第1回路配線群17上に層間絶縁膜18を形成する工程と、層間絶縁膜18上に第2回路配線群19を形成する工程とを少なくとも有している。そして、このアレー基板50の製造方法は、ゲート絶縁膜4の厚さT1を100nm~500nmの範囲とし、層間絶縁膜18の厚さT2を1μm以上且つゲート絶縁膜4の2倍~10倍の厚さとすることに特徴がある。この製造方法で得られた薄膜トランジスタアレー基板50は、図3に示すように、基材1と、基材1上に設けられた所定パターンの酸化物半導体膜3と、酸化物半導体膜3上に設けられたゲート絶縁膜4と、ゲート絶縁膜4上に設けられたゲート電極7と、ゲート絶縁膜4にコンタクトホール5を介して酸化物半導体膜3に接続されたソース電極6s及びドレイン電極6dと、ゲート絶縁膜4上に設けられた第1回路配線17と、ゲート電極7、ソース電極6s、ドレイン電極6d及び第1回路配線群17上に設けられた層間絶縁膜18と、層間絶縁膜18上に設けられた第2回路配線群19とを少なくとも有している。そして、このアレー基板50では、ゲート絶縁膜4が、塗布法で形成したケイ素系無機化合物膜又は有機系化合物膜、又は反応性スパッタリング法若しくはパルスプラズマCVD法で形成した金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜であるように構成されている。さらに、ゲート絶縁膜4の厚さT1が100nm~500nmの範囲であり、層間絶縁膜18の厚さT2が1μm以上且つゲート絶縁膜4の2倍~10倍の厚さであるように構成されている。このように構成されたアレー基板50は、酸化物半導体膜3を用いたコプレナー型の薄膜トランジスタ10を有している。そして、その酸化物半導体膜3上に設けるゲート絶縁膜4の形成を、酸化物半導体膜3にダメージ酸素欠損等による特性低下のこと。以下同じ。を与えない上記複数の手段塗布法、反応性スパッタリング法又はパルスプラズマCVD法で行うので、酸化物半導体膜3の特性を回復させるための熱処理例えば250°C以上の熱処理を必要としない。その結果、そうした熱処理で問題が生じる可能性のある樹脂層やプラスチック基材等を制約なく採用することができるとともに、低コスト化を実現できる。また、コプレナー型構造の薄膜トランジスタ10を製造するので、マスクを用いたフォトリソグラフィ工程の回数を低減させることができ、低コスト化を実現できる。また、コプレナー型構造の薄膜トランジスタ10は、チャネル領域3cとソース電極接続領域3s及びドレイン電極接続領域3d活性化処理領域とを同一層上同一プレーン上に形成するので、ゲート電極7とソース電極6s及びドレイン電極6dとがゲート絶縁膜4を間に挟む部分がなく、そうした部分に起因した寄生容量を低減できるという効果もある。さらに、このアレー基板50は、薄膜トランジスタ10を構成するゲート絶縁膜4の厚さT1を100nm~500nmの範囲とし、層間絶縁膜18の厚さT2を1μm以上且つゲート絶縁膜4の2倍~10倍の厚さとしたので、そのゲート絶縁膜4によってトランジスタ特性が良好になるように制御でき、その層間絶縁膜18によってアレー配線や回路配線等からなる第1回路配線群17と第2回路配線群19との間の層間絶縁性を確保することができる。その結果、トランジスタ特性の低下を伴わずに表示品質を向上させることができる薄膜トランジスタアレー基板50を提供できる。以下、工程順に説明する。酸化物半導体膜のパターン形成工程先ず、図1Aに示すように、酸化物半導体膜3を基材1上にパターン形成する。基材1の種類や構造は特に限定されるものではなく、用途に応じて各種の基材を適用可能である。フレキシブルな材質であっても硬質な材質であってもよい。また、透明基材であっても不透明基材であってもよい。具体的に用いることができる材料としては、例えば、ガラス基材、石英基材、金属基材、セラミックス基材、プラスチック基材等を挙げることができる。なお、プラスチック基材としては、ポリエチレン、ポリプロピレン、ポリエチレンテレフタレート、ポリメタクリレート、ポリメチルメタクリレート、ポリメチルアクリレート、ポリエステル、ポリカーボネート等を挙げることができる。基材1の厚さは、得られる薄膜トランジスタアレー基板50にフレキシブル性を持たせるか否かによっても異なり特に限定されないが、例えばフレキシブル性のアレー基板50とする場合には、厚さ5μm~300μmのプラスチック基材が好ましく用いられる。また、基材1の形状は特に限定されないが、チップ状、カード状、ディスク状等を挙げることができる。なお、枚葉状又は連続状の基材1上に薄膜トランジスタ10を形成した後に個々のチップ状、カード状、ディスク状に分断加工して、所定形状のアレー基板50としてもよい。酸化物半導体膜3は、基材1上に設けられる。酸化物半導体膜3は、薄膜トランジスタ10を構成するチャネル領域3cとして使用できる程度の移動度を有するものであれば、その種類は特に限定されず、現在知られている酸化物半導体膜であっても、今後発見される酸化物半導体膜であってもよい。酸化物半導体膜3を構成する酸化物としては、例えば、InMZnOMはGa,Al,Feのうち少なくとも1種を主たる構成元素とするアモルファス酸化物を挙げることができる。特に、MがGaであるInGaZnO系のアモルファス酸化物が好ましく、この場合、In:Ga:Znの比が1:1:mm<6であることが好ましい。また、Mgをさらに含む場合においては、In:Ga:Zn1xMgxの比が1:1:mm<6で0<x≦1であることが好ましい。なお、組成割合は、蛍光X線XRF装置によって測定したものである。InGaZnO系のアモルファス酸化物については、InとGaとZnの広い組成範囲でアモルファス相を示す。この三元系でアモルファス相を安定して示す組成範囲としては、InxGayZnzO3x/23y/2zで比率x/yが0.4~1.4の範囲であり、比率z/yが0.2~12の範囲にあるように表すことができる。なお、ZnOに近い組成とIn2O3に近い組成で結晶質を示す。また、アモルファス酸化物が、InxGa1x酸化物0≦x≦1、InxZn1x酸化物0.2≦x≦1、InxSn1x酸化物0.8≦x≦1、InxZn,Sn1x酸化物0.15≦x≦1から選ばれるいずれかのアモルファス酸化物であってもよい。本発明では、後述の実施例で用いたInGaZnO系以下IGZOと略す。酸化物半導体膜を好ましく挙げることができる。また、このIGZO系酸化物半導体膜には、必要に応じて、Al、Fe、Sn等を構成元素として加えたものであってもよい。このIGZO系酸化物半導体膜は、可視光を透過して透明膜となるので、全体を透明にしたTFTの製造も可能である。また、このIGZO系酸化物半導体膜は、室温から150°C程度の低温での成膜が可能であることから、ガラス転移温度が200°C未満の耐熱性に乏しいプラスチック基材に対しても好ましく適用できる。酸化物半導体膜3がアモルファスであるか否かは、測定対象となる酸化物半導体膜に入射角度0.5°程度の低入射角によるX線回折を行った場合に、結晶質の存在を示す明瞭な回折ピークが検出されないこと、すなわち所謂ブロード又はハローパターンが見られることで確認できる。そうしたブロードパターンは、微結晶状態の酸化物半導体膜でも見られるので、この酸化物半導体膜3には、そのような微結晶状態の酸化物半導体膜も含まれるものとする。酸化物半導体膜3の形成は、酸化物半導体材料の種類や基材1の耐熱性に応じた成膜手段とパターニング手段が適用される。例えば、成膜手段としてスパッタリング法を適用でき、パターニング手段としてフォトリソグラフィを適用できる。酸化物半導体膜3の厚さは、成膜条件によって任意に設計されるために一概には言えないが、通常10nm~150nmの範囲内であることが好ましく、25nm~100nmの範囲内であることがより好ましい。ところで、従来では、酸化物半導体膜3を成膜した後に250°C以上又は300°C以上の熱処理レーザ照射や熱アニール処理等を施し、半導体特性移動度を向上させていた。その理由は、酸化物半導体膜3上に形成するゲート絶縁膜4をプラズマCVD法で形成していたため、成膜時のプラズマ条件によって、酸化物半導体膜3がダメージを受けていたためである。しかしながら、後述するように、本発明では、酸化物半導体膜3にダメージを与えるプラズマ条件を生じさせるプラズマCVD法によってはゲート絶縁膜4を形成しない。その結果、後の250°C以上又は300°C以上の熱処理工程は不要とすることができる。なお、後述の薄膜集積回路装置60のところでも説明するが、酸化物半導体膜3の形成工程時には、その酸化物半導体膜3と同じ材料で、容量素子20を構成する第1電極用の膜と、抵抗素子30を構成する抵抗体膜用の膜とを同時に成膜し、且つ同時にパターニングする。この第1電極用の膜と抵抗体膜用の膜の厚さは、酸化物半導体膜3の厚さと同じにするのが製造上便利である。なお、第1電極用の膜と、抵抗体膜用の膜は、後の活性化処理で導体化され、容量素子20においては第1電極21を構成し、抵抗素子30においては抵抗体膜33を構成することになる。また、必要に応じて、基板50上には第1下地膜や第2下地膜いずれも図示しないを形成する。第1下地膜や第2下地膜は、その機能や目的に応じて必要な領域のみに形成してもよいし全面に形成してもよい。第1下地膜と第2下地膜は、クロム、チタン、アルミニウム、ケイ素、酸化クロム、酸化チタン、酸化アルミニウム、酸化ケイ素、窒化ケイ素、及び酸窒化ケイ素の群から選択されるいずれかの材料で形成される。例えば密着膜として用いる場合には、クロム、チタン、アルミニウム、又はケイ素等からなる金属系の無機膜が好ましく用いられ、応力緩和膜やバッファ膜熱緩衝膜として用いる場合には、酸化クロム、酸化チタン、酸化アルミニウム、酸化ケイ素、窒化ケイ素、又は酸窒化ケイ素等からなる化合物膜が好ましく用いられ、バリア膜として用いる場合には、酸化ケイ素又は酸窒化ケイ素等からなる化合物膜が好ましく用いられる。これらの膜は、その機能や目的に応じて、単層で設けてもよいし、2層以上を積層してもよい。好ましい例としては、第1下地膜を密着膜として、クロム、チタン、アルミニウム、又はケイ素等からなる金属系の無機膜を形成し、第2下地膜をバッファ膜として、酸化クロム、酸化チタン、酸化アルミニウム、酸化ケイ素、窒化ケイ素、又は酸窒化ケイ素等からなる化合物膜を積層することが好ましい。第1下地膜を密着膜として形成する場合の厚さは、膜を構成する材質によってその範囲は若干異なるが、通常1nm以上200nm以下程度の範囲内であることが好ましい。一方、第2下地膜をバッファ膜として形成する場合の厚さも実際に形成する膜の材質によってその範囲は若干異なるが、その厚さとしては、通常、100nm以上1000nm以下程度の範囲内であることが好ましい。こうした第1下地膜と第2下地膜は、各種の蒸着法、DCスパッタリング法、RFマグネトロンスパッタリング法、プラズマCVD法等の各種の方法で形成することができるが、実際には、膜を構成する材質に応じた好ましい方法が採用される。通常は、DCスパッタリング法やRFマグネトロンスパッタリング法等が好ましく用いられる。活性化処理工程次に、図1Bに示すように、活性化処理により酸化物半導体膜3にソース電極接続領域3s及びドレイン電極接続領域3dを形成する。ここでは、先ず、所定のパターンにパターニングされた酸化物半導体膜3図1A参照を覆うように、感光性レジスト膜を設ける。感光性レジストは市販のものを用いることができる。その後、その感光性レジスト膜をマスク露光し、引き続いて現像して、図1Bに示すように、開口部13を有するマスクパターン12を形成する。このマスクパターン12の開口部13は、酸化物半導体膜3のソース電極接続領域3s及びドレイン電極接続領域3dとなる部分である。その後、活性化処理14を行って、開口部13の酸化物半導体膜3をソース電極接続領域3s及びドレイン電極接続領域3dにする。活性化処理は、アルゴンガス又はCを含むフッ素系ガスを含むプラズマ条件下で行う。その処理条件は、酸化物半導体膜3の組成や特性に応じて任意に設定される。例えば、IGZO系酸化物半導体材料で酸化物半導体材料膜3を形成した場合における活性化処理条件としては、CF4ガス又はCHF3ガス等のCを含むフッ素系ガス又はアルゴンガスを用い、5mW/mm2程度のRF出力で50sec~300secの条件を例示できる。なお、同様の効果が得られるガスであれば、Cを含むフッ素系ガスやアルゴンガス以外であってもよい。こうすることにより、酸化物半導体材料膜3が有する当初の半導体特性を、キャリア密度が1016~1019程度の導電体特性を有する導電体に変化させることができ、良好なソース電極接続領域3s及びドレイン電極接続領域3dとすることができる。一方、活性化処理されない部分の酸化物半導体膜3は、半導体特性のまま保持され、チャネル領域3cとして作用する。なお、後述の薄膜集積回路装置60のところでも説明するように、容量素子20の第1電極用の膜と、抵抗素子30を構成する抵抗体膜用の膜とを、酸化物半導体膜3の形成工程時に併せて形成するが、そうした第1電極用の膜と抵抗体膜用の膜についてもこの活性化処理で導体化する。活性化処理により、容量素子20の第1電極用の膜は第1電極21となり、抵抗素子30を構成する抵抗体膜用の膜は抵抗体膜33となる。このように、第1電極21と抵抗体膜33を別個に形成することなく単一の導体化処理で形成できるので、薄膜集積回路装置を低コストで製造することができる。この工程では、最後に、感光性レジスト膜からなるマスクパターン12を、所定の除去剤で除去する。通常、アルカリ溶液等が用いられる。ゲート絶縁膜の形成工程次に、図1Cに示すように、ソース電極接続領域3s及びドレイン電極接続領域3dが形成された酸化物半導体膜3を覆うようにゲート絶縁膜4を形成する。本発明では、ゲート絶縁膜4の形成を、塗布法、反応性スパッタリング法又はパルスプラズマCVD法で行う。ゲート絶縁膜4の形成材料は、絶縁性が高く、誘電率が比較的高く、ゲート絶縁膜として適しているものであれば各種の材料を用いることができる。具体的には、下記のようにその成膜手段によって異なる。塗布法でゲート絶縁膜4を形成する場合には、塗布形成可能な無機系化合物又は有機系化合物を用いることができる。無機系化合物としては、ケイ素系の無機化合物を好ましく用いることができ、例えば、SOGSpinOnGlass材料、シラザン系ポリシラザン材料、シラン系シリコーン材料等を好ましく用いることができる。一方、有機系化合物としては、各種の樹脂材料を用いることができる。例えば、アクリル系樹脂、フェノール系樹脂、フッ素系樹脂、エポキシ系樹脂、カルド系樹脂、ビニル系樹脂、イミド系樹脂、ノボラック系樹脂等を用いることができる。形成されたゲート絶縁膜4は、酸化ケイ素、アクリル系樹脂膜、フェノール系樹脂膜、フッ素系樹脂膜、エポキシ系樹脂膜、カルド系樹脂膜、ビニル系樹脂膜、イミド系樹脂膜、ノボラック系樹脂膜等となる。特に好ましくは、光硬化性又は熱硬化性のフェノール系樹脂等である。これらの無機系化合物又は有機系化合物は、その種類に応じた溶媒に溶解して塗布溶液とし、その塗布溶液でゲート絶縁膜4を覆うように塗布し、必要に応じ所定の温度例えば100°C~150°Cを加えて溶媒除去等を行って、ゲート絶縁膜4を成膜することができる。溶媒は、材料の種類によって選択されるが、ペグミア等を挙げることができる。なお、ノンソルベントタイプ無溶剤型では、架橋等の反応によりゲート絶縁膜4を形成することができる。塗布法としては、各種の手段を挙げることができ、スピンコート法、ディップコート法、ダイコート法等を挙げることができる。塗布法で形成したゲート絶縁膜4の厚さT1は、その種類によっても異なるが、通常、100nm~500nmの範囲内である。反応性スパッタリング法でのゲート絶縁膜4を形成方法は、放電ガスであるArガスと共に微量のO2やN2ガス等の反応性ガスを入れてゲート絶縁膜4を成膜する方法である。この方法ではスパッタ可能な材料をターゲット材料として用いて成膜する。ターゲット材料としては、ケイ素、イットリウム、アルミニウム、ハフニウム、ジルコニウム、チタン、タンタル、ニオブ、スカンジウム、バリウム、ストロンチウムのうち少なくとも1種又は2種以上の金属、酸化物、窒化物、酸窒化物を挙げることができる。したがって、形成されたゲート絶縁膜4としては、酸化ケイ素膜、窒化ケイ素膜、酸窒化ケイ素膜、酸化イットリウム膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化チタン膜、酸化タンタル膜、酸化ニオブ膜、酸化スカンジウム膜、チタン酸バリウムストロンチウム膜、等を挙げることができる。特に好ましくは、酸化ケイ素膜、窒化ケイ素膜、酸窒化ケイ素膜である。反応性スパッタリング法では、導電性材料をターゲットとして用いてDCモードでスパッタを行い、その導電性材料原子と反応性ガスとが反応して絶縁膜を形成するという原理でゲート絶縁膜4が成膜されるので、酸化物半導体膜3へのダメージを低減することができる。ゲート絶縁膜4は、ターゲット材料と反応性ガスとを選択して成膜されるが、その厚さT1は、通常、100nm~500nmの範囲内である。パルスプラズマCVD法でのゲート絶縁膜4を形成方法は、装置のフィラメントから放出される熱電子によってガス成分をプラズマ化してゲート絶縁膜4を成膜する方法である。原料ガスとしては、テトラメチルシランSiCH34、TEOS等を用い、この方法では、バイアス電圧とパルス周波数とデューティー比パルス1周期中のバイアス電圧のON-OFF比とで条件設定される。各条件は、成膜するゲート絶縁膜4の種類等によって異なるが、通常、バイアス電圧は0.5kW~2.0kW、周波数は13.56MHz、デューティー比は5~50の範囲である。パルスプラズマCVD法では、バイアス電圧のOFF時の作用によって必要以上に原料ガスの分解を行わないので、実効的に加わるRFの要素を低減することができる。その結果、酸化物半導体膜3へのダメージを低減することができる。パルスプラズマCVD法で形成するゲート絶縁膜4の厚さT1は、通常、100nm~500nmの範囲内である。ゲート絶縁膜4の厚さT1は、上記のように、100nm~500nmの範囲であることが、トランジスタ特性とバイアスストレス耐性の点で好ましい。ゲート絶縁膜の厚さT1が100nm未満では、バイアスストレスに対し弱くなると共にゲート絶縁膜の絶縁性が低下し、トランジスタ動作しなくなる。一方、ゲート絶縁膜の厚さが500nmを超えると、厚すぎてトランジスタ特性が低下する。なお、ゲート絶縁膜4の厚さT1の好ましい範囲は200nm~300nmであり、トランジスタ特性をより向上させることができる。上記したゲート絶縁膜4の形成手段では、酸化物半導体膜3へのダメージを低減できるので、その後に従来行っていた250°C以上又は300°C以上の温度での熱処理を省略することができる。熱処理の省略は、工数が減少して低コスト化を実現できるとともに、薄膜トランジスタの構成材料等の選択の幅を増して例えば樹脂層を設けたりプラスチック基材を採用したりすることが可能となるので好ましい。次に、図1Dに示すように、コンタクトホール5を形成する。コンタクトホール5は、ゲート絶縁膜4を形成した後に、そのゲート絶縁膜4をパターニングして形成する。コンタクトホール5は、その後に形成するソース電極6s及びドレイン電極6dを、既に形成したソース電極接続領域3s及びドレイン電極接続領域3dにそれぞれ接続するための開口部である。コンタクトホール5の形成は、従来公知のパターニング手段を採用できる。例えば、市販の感光性レジスト膜をゲート絶縁膜4上に設けた後に、マスク露光と現像を行って、感光性レジスト膜にコンタクトホール形成部を開口し、その後、CF4とO2ガスを用いたドライエッチングにより、露出した部分のゲート絶縁膜4をエッチング除去してコンタクトホール5を形成する。なお、ゲート絶縁膜4の種類に応じてエッチャントが選択される。また、感光性を有する塗布型絶縁膜を用いても同様にコンタクトホール5を形成できる。なお、このゲート絶縁膜4は、後述する薄膜集積回路装置60では容量素子20の誘電体膜23として用いられる。電極及び第1回路配線群形成工程次に、図1Eに示すように、ゲート電極7、ソース電極6s、ドレイン電極6d及び第1回路配線群17を形成する。先ず、コンタクトホール5が形成された後の全面又は所定の領域に、電極層を成膜し、その後、所定のパターンにパターニングして、ゲート電極7と、ソース電極6s及びドレイン電極6dと、それらから必要に応じて延びる第1回路配線群17とを形成する。つまり、このゲート電極7とソース電極6s及びドレイン電極6dと第1回路配線群17とは、同一材料で同時に形成された電極層を所定のパターンにパターニングして形成される。ゲート電極7は、酸化物半導体膜3のチャネル領域3cの上方位置のゲート絶縁膜4上に設けられる。ソース電極6s及びドレイン電極6dは、コンタクトホール5で、酸化物半導体膜3のソース電極接続領域3s及びドレイン電極接続領域3dにそれぞれ接続する態様で設けられる。第1回路配線群17は、ゲート電極7の引き回し配線として、又はソース電極6s及びドレイン電極6dの引き回し配線として、任意の配線パターンで設けられる。また、この第1回路配線群17は、後述する薄膜集積回路装置60では、容量素子20の第2電極22を含むとともに、抵抗素子30の第3電極31と第4電極34を含む。また、第1回路配線群17として、電源配線やグラウンド配線等の各種配線を同時設けることもできる。電極材料としては、種々の導電材料を適用でき、Al、W、Ta、Mo、Cr、Ti、Cu、Au、AlMg、MoW、MoNb等の金属材料;ITOインジウム錫オキサイド、酸化インジウム、IZOインジウム亜鉛オキサイド、SnO2、ZnO等の透明導電材料;ポリアニリン、ポリアセチレン、ポリアルキルチオフェン誘導体、ポリシラン誘導体のような透明な導電性高分子;等を好ましく挙げることができる。電極層の形成は、電極材料の種類に応じた成膜手段とパターニング手段が適用される。例えば、金属材料や透明導電材料で電極層3を形成する場合には、成膜手段としてスパッタリング法を適用でき、パターニング手段としてフォトリソグラフィを適用できる。また、導電性高分子で電極層を形成する場合には、成膜手段として真空蒸着法やパターン印刷法等を適用でき、パターニング手段としてフォトリソグラフィを適用できる。電極層の厚さは、通常、0.05μm~0.3μm程度である。層間絶縁膜形成工程次に、図2Fに示すように、ソース電極6s、ドレイン電極6d、ゲート電極7及び第1回路配線群17上に層間絶縁膜18を形成する。層間絶縁膜18としては、酸化珪素、IGZO系酸化物、窒化珪素等から選ばれる無機酸化物膜、アルキルアルコキシラン、有機シロキサン、ポリイミド等から選ばれる有機膜を挙げることができる。これらの層間絶縁膜18は、塗布法やスパッタリング法等で成膜できる。塗布法で成膜する層間絶縁膜18は、効率的な成膜を実現できる点で好ましい。こうした層間絶縁膜18には、塗布布形成可能な無機系化合物又は有機系化合物を用いることができる。無機系化合物としては、ケイ素系の無機化合物を好ましく用いることができ、例えば、SOGSpinOnGlass材料、シラザン系ポリシラザン材料、シラン系シリコーン材料等を好ましく用いることができる。一方、有機系化合物としては、各種の樹脂材料を用いることができる。例えば、アクリル系樹脂、フェノール系樹脂、フッ素系樹脂、エポキシ系樹脂、カルド系樹脂、ビニル系樹脂、イミド系樹脂、ノボラック系樹脂等を用いることができる。形成された層間絶縁膜18は、酸化ケイ素、アクリル系樹脂膜、フェノール系樹脂膜、フッ素系樹脂膜、エポキシ系樹脂膜、カルド系樹脂膜、ビニル系樹脂膜、イミド系樹脂膜、ノボラック系樹脂膜等となる。特に好ましくは、光硬化性又は熱硬化性のフェノール系樹脂等である。これらの無機系化合物又は有機系化合物は、その種類に応じた溶媒に溶解して塗布溶液とし、その塗布溶液でゲート電極7、ソース電極6s、ドレイン電極6d及び第1回路配線群17等を覆うように塗布し、必要に応じ所定の温度例えば100°C~150°Cを加えて溶媒除去等を行って、層間絶縁膜18を成膜することができる。溶媒は、材料の種類によって選択されるが、ペグミア等を挙げることができる。なお、ノンソルベントタイプ無溶剤型では、架橋等の反応によりゲート絶縁膜4を形成することができる。塗布法としては、各種の手段を挙げることができ、スピンコート法、ディップコート法、ダイコート法等を挙げることができる。塗布法で形成した層間絶縁膜18の厚さT2は、その種類によっても異なるが、他の成膜手段スパッタリング法やパルスプラズマCVD法よりも厚く成膜され、通常、1μm~5μmの範囲内である。塗布法での成膜は、後述するスパッタリング法の場合よりも成膜が容易で厚膜化も容易な点で好ましい。一方、反応性スパッタリング法での層間絶縁膜18の形成方法は、放電ガスであるArガスと共に微量のO2やN2ガス等の反応性ガスを入れて層間絶縁膜18を成膜する方法である。この方法ではスパッタ可能な材料をターゲット材料として用いて成膜する。ターゲット材料としては、ケイ素、イットリウム、アルミニウム、ハフニウム、ジルコニウム、チタン、タンタル、ニオブ、スカンジウム、バリウム、ストロンチウムのうち少なくとも1種又は2種以上の金属、酸化物、窒化物、酸窒化物を挙げることができる。したがって、形成された層間絶縁膜18としては、酸化ケイ素膜、窒化ケイ素膜、酸窒化ケイ素膜、酸化イットリウム膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化チタン膜、酸化タンタル膜、酸化ニオブ膜、酸化スカンジウム膜、チタン酸バリウムストロンチウム膜、等を挙げることができる。特に好ましくは、酸化ケイ素膜、窒化ケイ素膜、酸窒化ケイ素膜である。また、IGZO系酸化物等で形成した層間絶縁膜18は、UV耐性の点で好ましい。IGZO系酸化物からなる層間絶縁膜18は、スパッタリング法で成膜できる。IGZO系酸化物は既述した酸化物半導体膜の説明欄で説明したものと同様であるが、酸化物半導体膜として利用せずに層間絶縁膜として利用するためには、IGZO系酸化物のキャリア濃度が1016/cm3以下であることが必要であり、その結果、IGZO系酸化物膜は絶縁膜として機能する。IGZO系酸化物膜のキャリア濃度を1016/cm3以下とするためには、成膜したIGZO系酸化物膜を半導体特性に変化させるための熱処理250°C以上又は300°C以上のレーザ照射や熱アニール処理等を行わないことによって実現できる。反応性スパッタリング法では、導電性材料をターゲットとして用いてDCモードでスパッタを行い、その導電性材料原子と反応性ガスとが反応して絶縁膜を形成するという原理で層間絶縁膜18を成膜できる。層間絶縁膜18は、ターゲット材料と反応性ガスとを選択して成膜されるが、その厚さT2は、通常、1μm~5μmの範囲内である。パルスプラズマCVD法での層間絶縁膜18を形成方法は、装置のフィラメントから放出される熱電子によってガス成分をプラズマ化して層間絶縁膜18を成膜する方法である。原料ガスとしては、テトラメチルシランSiCH34、TEOS等を用い、この方法では、バイアス電圧とパルス周波数とデューティー比パルス1周期中のバイアス電圧のON-OFF比とで条件設定される。各条件は、成膜する層間絶縁膜18の種類等によって異なるが、通常、バイアス電圧は0.5kW~2.0kW、周波数は13.56MHz、デューティー比は5~50の範囲である。パルスプラズマCVD法では、バイアス電圧のOFF時の作用によって必要以上に原料ガスの分解を行わないので、実効的に加わるRFの要素を低減することができる。その結果、下層に対するダメージを低減することができる。パルスプラズマCVD法で形成する層間絶縁膜18の厚さT2は、通常、1μm~5μmの範囲内である。以上のように、層間絶縁膜18の厚さT2は、1μm以上で且つゲート絶縁膜4の2倍~10倍の厚さとすること、すなわち1μm~5μmの範囲であることが、ピンホールの影響を受けにくい点で好ましい。層間絶縁膜18の厚さT2が1μm未満では、ピンホールの影響を受け、アクティブマトリックス駆動におけるクロストークの原因となる。一方、層間絶縁膜18の厚さT2が5μmを超えると、厚すぎてステップカバレッジの問題やクラックの原因となる。なお、層間絶縁膜18の厚さT2の好ましい範囲は2μm~3μmであり、信頼性をより向上させることができる。第2回路配線群形成工程次に、図2Gに示すように、層間絶縁膜18上に第2回路配線群19を形成する。先ず、層間絶縁膜18に必要に応じてコンタクトホール図示しないを形成した後、その全面又は所定の領域に、電極層を成膜し、その後、所定のパターンにパターニングして、第2回路配線群19を形成する。なお、予め形成したコンタクトホールを介して、形成した電極層と、コンタクトホール内に現れたゲート電極7、ソース電極6s、ドレイン電極6d又は第1回路配線群17とを接続することができる。こうした第2回路配線群19は、ゲート電極7、ソース電極6s、ドレイン電極6d又は第1回路配線群17等の引き回し配線として、又はその他の素子抵抗素子、容量素子、電源配線、グラウンド配線等の引き回し配線として、任意の配線パターンで設けられる。電極材料としては、第1回路配線群17の場合と同様、種々の導電材料を適用でき、Al、W、Ta、Mo、Cr、Ti、Cu、Au、AlMg、MoW、MoNb等の金属材料;ITOインジウム錫オキサイド、酸化インジウム、IZOインジウム亜鉛オキサイド、SnO2、ZnO等の透明導電材料;ポリアニリン、ポリアセチレン、ポリアルキルチオフェン誘導体、ポリシラン誘導体のような透明な導電性高分子;等を好ましく挙げることができる。電極層の形成は、電極材料の種類に応じた成膜手段とパターニング手段が適用される。例えば、金属材料や透明導電材料で電極層を形成する場合には、成膜手段としてスパッタリング法を適用でき、パターニング手段としてフォトリソグラフィを適用できる。また、導電性高分子で電極層を形成する場合には、成膜手段として真空蒸着法やパターン印刷法等を適用でき、パターニング手段としてフォトリソグラフィを適用できる。電極層の厚さは、通常、0.05μm~0.3μm程度である。その他の膜薄膜トランジスタ10の製造工程において、その他の膜が形成されていてもよい。例えば、第2回路配線群19を形成した後に、全体を覆う保護膜図示しないを設けてもよい。保護膜としては、厚さ500nm~1000nm程度のポリイミド膜等の有機保護膜や、厚さ100nm~500nm程度の酸化ケイ素や酸窒化ケイ素等からなるガスバリア性の無機保護膜を好ましく挙げることができる。以上説明したように、本発明に係る薄膜トランジスタアレー基板50の製造方法によれば、ゲート絶縁膜4を、塗布法で形成したケイ素系無機化合物膜又は有機系化合物膜、又は反応性スパッタリング法若しくはパルスプラズマCVD法で形成した金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜であるように形成し、さらに、そのゲート絶縁膜4の厚さT1を100nm~500nmの範囲とし、層間絶縁膜18の厚さT2を1μm以上且つゲート絶縁膜4の2倍~10倍の厚さであるように形成したので、そのゲート絶縁膜4によってトランジスタ特性が良好になるように制御でき、その層間絶縁膜18によってアレー配線や回路配線等からなる第1回路配線群17と第2回路配線群19との間の層間絶縁性を確保することができる。その結果、トランジスタ特性の低下を伴わずに表示品質を向上させることができる薄膜トランジスタアレー基板50を提供できる。[薄膜集積回路装置及びその製造方法]基本構成本発明に係る薄膜集積回路装置60の製造方法は、上記した本発明に係る薄膜トランジスタアレー基板50の作製工程を有する製造方法である。具体的には、基材1上に酸化物半導体膜3をパターン形成する工程と、活性化処理により酸化物半導体膜3にソース電極接続領域3s及びドレイン電極接続領域3dを形成する工程と、ソース電極接続領域3s及びドレイン電極接続領域3dが形成された酸化物半導体膜3を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマCVD法でゲート絶縁膜4を形成する工程と、ゲート絶縁膜4にコンタクトホール5を開けてソース電極6s及びドレイン電極6dをソース電極接続領域3s及びドレイン電極接続領域3dにそれぞれ接続するとともに酸化物半導体膜3上にゲート絶縁膜4を介してゲート電極4を形成し、同時に第1回路配線群17を形成する工程と、ソース電極6s、ドレイン電極6d、ゲート電極7及び第1回路配線群17上に層間絶縁膜18を形成する工程と、層間絶縁膜18上に第2回路配線群19を形成する工程と、容量素子20及び/又は抵抗素子30を形成する工程とを少なくとも有する。そして、ゲート絶縁膜4の厚さT1を100nm~500nmの範囲とし、層間絶縁膜18の厚さT2を1μm以上且つゲート絶縁膜4の2倍~10倍の厚さとするように構成する。図4~図7には、基材1の面内方向X,Y図7参照に少なくとも薄膜トランジスタ10と容量素子20及び/又は抵抗素子30とを有するように薄膜集積回路装置60が製造される。以下、それぞれの作製工程について説明する。なお、受動素子である容量素子20と抵抗素子30は少なくとも一方が設けられているが、両方が設けられていてもよい。また、必要に応じて、ダイオード等の能動素子や、コイルアンテナコイルを含む、インダクタ等の他の受動素子が設けられていてもよい。なお、図7Aでは、パターン配置を分かりやすくするために、絶縁膜3ゲート絶縁膜3、誘電体膜23等は省略して表している。本願において、面内方向とは、In-planeインプレーン:基材面上に並ぶように配列することをいい、基材面の2次元方向のことであり、図7に示すX方向やY方向を指す。積層方向とは、基材1の厚さ方向のことであり、図6に示すZ方向を指している。上にとは、そのものの上に設けられていることを意味し、覆うとは、そのものの上に設けられるとともに、そのものの周りにも設けられていることを意味する。同時とは、同一プロセスで、という意味であり、同一材料とは、成膜時の材料が同じであることを意味する。薄膜トランジスタアレー基板の作製工程薄膜トランジスタアレー基板50の作製工程は、基材1上に酸化物半導体膜3をパターン形成する工程と、活性化処理により酸化物半導体膜3にソース電極接続領域3s及びドレイン電極接続領域3dを形成する工程と、ソース電極接続領域3s及びドレイン電極接続領域3dが形成された酸化物半導体膜3を覆うように、塗布法、反応性スパッタリング法又はパルスプラズマCVD法でゲート絶縁膜4を形成する工程と、ゲート絶縁膜4にコンタクトホール5を開けてソース電極6s及びドレイン電極6dをソース電極接続領域3s及びドレイン電極接続領域3dにそれぞれ接続するとともに酸化物半導体膜3上にゲート絶縁膜4を介してゲート電極4を形成し、同時に第1回路配線群17を形成する工程と、ソース電極6s、ドレイン電極6d、ゲート電極7及び第1回路配線群17上に層間絶縁膜18を形成する工程と、層間絶縁膜18上に第2回路配線群19を形成する工程と、を少なくとも有する。この薄膜トランジスタアレー基板50の作製工程は、図1及び図2、及び上述した本発明に係る薄膜トランジスタアレー基板50の製造方法で詳しく説明した内容と同じであるので、ここではその説明を省略する。容量素子の作製工程容量素子20は、基材1上に設けられた第1電極21と、第1電極21上に設けられた誘電体膜23と、誘電体膜23上に設けられた第2電極22とで少なくとも構成され、それらの各膜はその順で積層方向Zに積層されている。すなわち、誘電体膜23を、第1電極21及び第2電極22が積層方向Zに挟むように構成している。容量素子20で構成する容量は、誘電体膜23ゲート絶縁膜3と同じ。の誘電特性を考慮し、図7で平面視に示すように、第1電極21の面積と第2電極22の面積とを調整し、その平面視での重複部分が任意に設計される。下側の第1電極21は、図4Aに示すように、薄膜トランジスタ10の酸化物半導体膜3と同じ材料で同時にパターン形成し、その後、図4Bに示すように、薄膜トランジスタ10の活性化処理と同時に活性化処理して、その酸化物半導体膜3を導体化して形成される。誘電体膜23は、図4Cに示すように、薄膜トランジスタ10のゲート絶縁膜3と同一材料で同時に形成される。上側の第2電極22は、図4Eに示すように、薄膜トランジスタ10のソース電極6s及びドレイン電極6dと同一材料で同時に形成される。このように、容量素子20を構成する各膜は、薄膜トランジスタ10を構成する膜の形成工程時に同じ厚さで併せて形成される。その結果、別個独立の工程を要さず、製造上極めて有利である。抵抗素子の作製工程抵抗素子30は、基材1上に設けられた抵抗体膜33と、その抵抗体膜33を面内方向の両端で接続する第3電極31及び第4電極32とで構成されている。抵抗素子30で構成する抵抗は、抵抗体膜33活性化処理された酸化物半導体膜3と同じ。の電気抵抗を考慮し、図6及び図7に示すように、その長さを調整して抵抗値が設計される。抵抗体膜33は、図4Aに示すように、薄膜トランジスタ10の酸化物半導体膜3と同じ材料で同時にパターン形成し、その後、図4Bに示すように、薄膜トランジスタ10の活性化処理と同時に活性化処理して、その酸化物半導体膜3を導体化して形成される。第3電極31と第4電極32は、先ず、図4Cに示すように、絶縁膜として、薄膜トランジスタ10のゲート絶縁膜3と同一材料で同時に形成する。その後、図4Dに示すように、薄膜トランジスタ10でコンタクトホール5を形成するのと同時に、上記抵抗体膜33に第3電極31と第4電極32を接続するためのコンタクトホール5’を形成する。そして、図4Eに示すように、薄膜トランジスタ10のゲート電極7及びソース電極6s及びドレイン電極6dと同一材料で同時に形成する。このように、抵抗素子30を構成する各膜は、薄膜トランジスタ10を構成する膜の形成工程時に同じ厚さで併せて形成される。その結果、別個独立の工程を要さず、製造上極めて有利である。なお、これらの容量素子20と抵抗素子30を形成する際に、図7に示すような電源配線やグラウンド配線等の各種配線8,9,9’を同時設けることもできる。層間絶縁膜と第2回路配線群の形成工程次に、図5Fに示すように、薄膜トランジスタ10と容量素子20と抵抗素子30とを覆うように層間絶縁膜18を形成する。その後さらに、図5Gに示すように、その層間絶縁膜18上に任意のパターンの第2回路配線群19を形成する。これら層間絶縁膜18と第2回路配線群19は、薄膜トランジスタアレー基板50の製造方法の説明欄で説明したのと同様であるので、その説明は省略する。薄膜集積回路装置こうして製造された薄膜集積回路装置60は、基材1の面内方向X,Yに少なくとも薄膜トランジスタアレー基板50と容量素子20及び/又は抵抗素子30とを有する。薄膜トランジスタアレー基板50は、基材1と、基材1上に設けられた所定パターンの酸化物半導体膜3と、酸化物半導体膜3上に設けられたゲート絶縁膜4と、ゲート絶縁膜4上に設けられたゲート電極7と、ゲート絶縁膜4にコンタクトホール5を介して酸化物半導体膜3に接続されたソース電極6s及びドレイン電極6dと、ゲート絶縁膜4上に設けられた第1回路配線群17と、ゲート電極7、ソース電極6s、ドレイン電極6d及び第1回路配線群17上に設けられた層間絶縁膜18と、層間絶縁膜18上に設けられた第2回路配線群19とを少なくとも有する。そして、この薄膜トランジスタアレー基板50においては、ゲート絶縁膜4が、ケイ素系無機化合物膜、有機系化合物膜、又は金属酸化物、金属窒化物及び金属酸窒化物から選ばれるいずれかの膜であり、ゲート絶縁膜4の厚さT1が100nm~500nmの範囲であり、層間絶縁膜18の厚さT2が1μm以上且つゲート絶縁膜4の2倍~10倍の厚さである。容量素子20は、薄膜トランジスタアレー基板50を構成するゲート絶縁膜3と同一材料からなる誘電体膜23と、誘電体膜23を積層方向Zに挟み、薄膜トランジスタアレー基板50を構成する活性化処理してなる酸化物半導体膜3と同一材料からなる下側の第1電極21と、薄膜トランジスタアレー基板50を構成するソース電極6s及びドレイン電極6dと同一材料からなる上側の第2電極22とで構成されている。抵抗素子30は、薄膜トランジスタアレー基板50を構成する活性化処理してなる酸化物半導体膜3と同一材料からなる抵抗体膜33と該抵抗体膜33を面内方向に挟み前記ソース電極6s及びドレイン電極6dと同一材料からなる第3電極31及び第4電極32とで構成されている。以上説明したように、この薄膜集積回路装置60によれば、コプレナー型の薄膜トランジスタアレー基板50の作製では、酸化物半導体膜3上に設けるゲート絶縁膜4の形成を、酸化物半導体膜3にダメージ酸素欠損等による特性低下を与えない上記複数の手段で行うので、酸化物半導体膜3の特性を回復させるための熱処理を必要としない。その結果、そうした熱処理で問題が生じる可能性のある樹脂層やプラスチック基材等を制約なく採用することができる。また、コプレナー型構造を製造するので、マスクを用いたフォトリソグラフィ工程の回数を低減させることができる。また、コプレナー型構造は、チャネル領域とソース電極接続領域及びドレイン電極接続領域活性化処理領域とを同一層上同一プレーン上に形成するので、ゲート電極とソース電極及びドレイン電極とがゲート絶縁膜を間に挟む部分が少なく、そうした部分に起因した寄生容量を低減できる。さらに、本発明に係る薄膜集積回路装置60の製造方法は、薄膜トランジスタアレー基板50を構成するゲート絶縁膜4の厚さT1を100nm~500nmの範囲とし、層間絶縁膜18の厚さT2を1μm以上且つゲート絶縁膜4の2倍~10倍の厚さとしたので、トランジスタ特性が良好になるように制御でき、アレー配線や回路配線等の第1回路配線群17と第2回路配線群19との間の層間絶縁性を確保することができる。その結果、トランジスタ特性の低下を伴わずに表示品質を向上させることができる薄膜集積回路装置を提供できる。さらに、容量素子20の作製及び/又は抵抗素子30の作製では、各素子の構成膜を上記薄膜トランジスタアレー基板50の構成膜と同一材料で同時に成膜して構成するので、例えばフォトリソグラフィを共有でき、容量素子20や抵抗素子30のみを形成するための別個のフォトリソグラフィを行う必要がない。その結果、歩留まりがよく、全体としての薄膜集積回路装置60を極めて効率的な手段で製造することができる。また、活性化処理して導体化した酸化物半導体膜3で、容量素子20の第1電極21と抵抗素子30の抵抗体膜33とを作製したので、別個にそれらを設ける必要がなく、低コスト化に極めて有利な構造形態で製造できる。また、容量素子20と抵抗素子30とを薄膜トランジスタ10と同一面内同一プレーンに形成するので、成膜を単純化でき、製造しやすい低コストの薄膜集積回路装置60を製造できる。こうした薄膜集積回路装置60でインバータを構成でき、そのインバータでゲート論理回路であるNORやNANDを形成することができる。[応用例]図8は、本発明に係る薄膜集積回路装置の応用例リングオシレータの回路図であり、図9は、図8に示す応用例リングオシレータの模式的な平面図である。なお、図9では、パターン配置を分かりやすくするために、絶縁膜3ゲート絶縁膜3、誘電体膜23等は省略して表している。図8及び図9に示すリングオシレータ40は、図4~図6に示す薄膜集積回路装置60を複数連結したものであり、全体として負のゲインを持つ複数個の遅延要素をリング状に結合した発振回路である。遅延要素は、本発明の薄膜集積回路装置で構成した奇数個のNOTゲート図8及び図9では3つのインバータ41,42,43である。3つのインバータ41,42,43で構成された図8及び図9の例では、インバータ41,42の出力は鎖状に別のインバータに入力され、最後のインバータ43の出力は最初のインバータ41に入力される。各インバータは有限の遅延時間をもち、最初のインバータ41への入力から有限の遅延時間後に最後のインバータ43が最初のインバータ41への入力の論理否定を出力し、これが再び最初のインバータ41に入力される。このプロセスが繰り返されて発振する。代表的な例を挙げて本発明を更に詳しく説明する。なお、本発明は以下の例に限定解釈されることはない。[実施例1]図1及び図2に示す製造工程で薄膜トランジスタアレー基板50を作製した。先ず、厚さ0.7mmのガラス基材1上に、好ましくは厚さ25nm~100nmであるがここでは厚さ75nmのInGaZnO系酸化物半導体膜3をスパッタリング法ターゲット組成:In:Ga:Zn=1:1:1、圧力0.4Pa、O2流量20sccm、RF500Wで成膜し、その後、フォトリソグラフィによりパターニングして酸化物半導体膜3をアイランド化した図1A参照。パターニングは、シュウ酸を含む酸性混合溶液を用いたウエットエッチングで行った。この酸化物半導体膜3は、薄膜トランジスタアレー基板50においては酸化物半導体膜3となる。次に、全面に感光性レジスト材料を塗布した後に露光、現像して、酸化物半導体膜3のソース電極接続領域3s及びドレイン電極接続領域3dに該当する箇所を開口部13とするマスクパターン12を設けた図1B参照。引き続いて、活性化処理を行って、開口部13で露出するソース電極接続領域3s及びドレイン電極接続領域3dを導体化した図1B参照。このときの活性化処理は、圧力10Pa、Ar:50mL/分、RF300W、200秒の条件でもよいし、圧力10Pa、CF4又はCHF3のフッ素系ガスと酸素とを100:5の割合で、RF300W、200秒の条件で行ってもよいが、ここでは、前者の条件でプラズマ照射を行った。この活性化処理により、酸化物半導体膜中に酸素欠損が生じさせることができ、その結果、半導体特性から導体特性に変化させることができた。次に、そのマスクパターン12をアルカリ溶液又は有機溶剤ここではアルカリ溶液で除去し、引き続いてゲート絶縁膜4を形成した。ゲート絶縁膜4は、反応性スパッタリング法で、ターゲット材料としてボロンドープのシリコンターゲットを用い、圧力1.0Pa、N2:20sccm、DC1.0kWの条件で、厚さ300nmの酸化ケイ素膜をゲート絶縁膜4として成膜した図1C参照。引き続いて、全面に感光性レジスト材料を塗布した後に露光、現像して、ゲート絶縁膜4にコンタクトホール5を形成する部位を開口部とするマスクパターンを設け、そこにCF4とO2ガスを100:5の割合で用いたドライエッチングRF圧力300W、圧力10Pa、時間は任意によりエッチングを行って、ゲート絶縁膜4にコンタクトホール5を形成した図1D参照。次に、厚さ100nmのTi下層/Al上層積層膜をスパッタリング法で成膜した後、フォトリソグラフィでパターニングして、所定パターンのゲート電極7、ソース電極6s、ドレイン電極6d及び第1回路配線群17を形成した図1E参照。Ti/Al積層膜の成膜は、それぞれターゲット材料としてTiとAlの複合材料を用い、0.5Pa、Ar:20sccm、DC900Wの条件で行った。なお、第1回路配線群17は、ゲート電極から引き回した幅20μmのアクティブマトリクスのスキャンラインとして形成した。次に、所定パターンのゲート電極7、ソース電極6s、ドレイン電極6d及び第1回路配線群17を覆うように層間絶縁膜18を形成した。層間絶縁膜18は、スピンコート法でアクリル系樹脂材料からなる厚さ2μmの膜を成膜した図2F参照。さらにその上に、厚さ200nmのAl膜をスパッタリング法で成膜した後、フォトリソグラフィでパターニングして、所定パターンの第2回路配線群19を形成した図2G参照。Al膜の成膜は、ターゲット材料としてAlを用い、0.5Pa、Ar:20sccm、DC900Wの条件で行った。なお、第2回路配線群19は、ソース電極6s及びドレイン電極6dから引き回した幅20μmのアクティブマトリクスのデータラインとして形成した。こうして実施例1に係る薄膜トランジスタアレー基板50を作製した。得られた薄膜トランジスタアレー基板50は、酸化物半導体膜3がプラズマダメージを受けていないため、従来行っていたような250°C以上乃至300°C以上の熱処理は不要であった。熱処理をしなくても、W/L=100μm/100μm、Vd=1.0VにおけるId-Vg曲線から算出される電界効果移動度と閾値電圧はそれぞれ98.61cm2/Vs、0.852Vという特性を得ることができた。なお、このときのId-Vg曲線の測定は、AGILENT製、半導体パラメータアナライザー4156Cで行った。また、ゲート絶縁膜の厚さT1が300nmであったため、高移動度になるという好ましい結果が得られた。また、層間絶縁膜18の厚さT2が2μmであったため、層間リークのない高信頼性を実現できるという好ましい結果が得られた。[実施例2]実施例1において、層間絶縁膜18の成膜条件である塗布液の固形分濃度を30質量から25質量に変更して層間絶縁膜18の厚さを1μmとした他は、実施例1と同様にして実施例2に係る薄膜トランジスタアレー基板50を作製した。[実施例3]実施例1において、層間絶縁膜18の成膜条件である塗布液の固形分濃度を30質量から40質量に変更して層間絶縁膜18の厚さを5μmとした他は、実施例1と同様にして実施例3に係る薄膜トランジスタアレー基板50を作製した。[実施例4]実施例1において、ゲート絶縁膜4の成膜条件である成膜時間を調整して、ゲート絶縁膜48の厚さを100nmとした他は、実施例1と同様にして実施例4に係る薄膜トランジスタアレー基板50を作製した。[実施例5]実施例1において、ゲート絶縁膜4の成膜条件である成膜時間を調整して、ゲート絶縁膜4の厚さを500nmとした他は、実施例1と同様にして実施例3に係る薄膜トランジスタアレー基板50を作製した。[実施例6]実施例1において、層間絶縁膜18の形成材料としてイミド系樹脂を用い、スピンコート法で厚さ2μmの層間絶縁膜18を成膜した。それ以外は実施例1と同様にして、実施例6の薄膜トランジスタアレー基板50を作製した。[実施例7]実施例1において、層間絶縁膜18の形成材料としてフッ素系樹脂を用い、スピンコート法で厚さ2μmの層間絶縁膜18を成膜した。それ以外は実施例1と同様にして、実施例7の薄膜トランジスタアレー基板50を作製した。[実施例8]実施例1において、ゲート絶縁膜4の形成を、10Pa、TMS/O2/Ar1分あたりそれぞれ、50mL/400mL/200mL、RF1.0kW、DUTY比10のパルスプラズマCVD法で厚さ300nmのゲート絶縁膜4を成膜した。それ以外は実施例1と同様にして、実施例8の薄膜トランジスタアレー基板50を作製した。なお、得られた薄膜トランジスタアレー基板50は、酸化物半導体膜3がプラズマダメージを受けていないため、従来行っていたような250°C以上乃至300°C以上の熱処理は不要であった。熱処理をしなくても、W/L=100μm/10μm、Vd=1.0VにおけるId-Vg曲線から算出される電界効果移動度と閾値電圧はそれぞれ4.31cm2/Vs、10.2Vという特性を得ることができた。[実施例9]実施例1において、ゲート絶縁膜4の形成を、Si系メタシロキサン樹脂を塗布して行い、厚さ500nmのゲート絶縁膜4を成膜した。それ以外は実施例1と同様にして、実施例9の薄膜トランジスタアレー基板50を作製した。得られた薄膜トランジスタ10は、酸化物半導体膜3がプラズマダメージを受けていないため、従来行っていたような250°C以上乃至300°C以上の熱処理は不要であった。熱処理をしなくても、W/L=100μm/10μm、Vd=0.1VにおけるId-Vg曲線から算出される電界効果移動度と閾値電圧は、それぞれ3.19cm2/Vs、3.73Vという特性を得ることができた。[実施例10]この実施例10では、薄膜集積回路装置60を作製した。実施例1の薄膜トランジスタアレー基板50の作製と併せて容量素子20と抵抗体膜33を作製した。容量素子20を構成する第1電極21は、実施例1で酸化物半導体膜3を形成する際に併せて成膜し図4A参照、その後の活性化処理によって導体化して形成した図4B参照。容量素子20を構成する誘電体膜23は、実施例1でゲート絶縁膜4を形成する際に併せて形成し図4C、その誘電体膜23上に形成した第2電極22は、実施例1でゲート電極7、ソース電極6s、ドレイン電極6d及び第1回路配線群17を形成する際に併せて形成した図4E。また、抵抗素子30を構成する抵抗体膜33は、実施例1で酸化物半導体膜3を形成する際に併せて成膜し図4A参照、その後の活性化処理によって導体化して形成した図4B参照。抵抗素子30を構成する第3電極31と第4電極32は、実施例1でゲート電極7、ソース電極6s、ドレイン電極6d及び第1回路配線群17を形成する際に併せて形成した図4C~E。なお、実施例1で形成するゲート絶縁膜4は、抵抗素子30においてはパターニング用の膜として利用した図4DE参照。さらに、その上に、実施例1と同様の層間絶縁膜18と第2回路配線群19を形成した。こうして、作製が容易で低コスト化を実現した実施例10の薄膜集積回路装置60を作製した。[実施例11]この実施例11では、図10に示す5段のリングオシレータを作製した。このリングオシレータでは、Vdd:15V、発信周波数:86.88kHz、インバータ1段あたりの遅延時間:1.91μsであった。[実施例12]この実施例12では、実施例11にさらに2段を加え、7段のリングオシレータを作製した。このリングオシレータでは、Vdd:15V、発信周波数:59.92kHz、インバータ1段あたりの遅延時間:2.38μsであった。[比較例1]実施例1において、層間絶縁膜18の成膜条件である塗布液の固形分濃度を30質量から20質量に変更して層間絶縁膜18の厚さを0.5μmとした他は、実施例1と同様にして比較例1に係る薄膜トランジスタアレー基板50を作製した。[比較例2]実施例1において、層間絶縁膜18の成膜条件である塗布液の固形分濃度を30質量から45質量に変化させて層間絶縁膜18の厚さを6μmとした他は、実施例1と同様にして比較例2に係る薄膜トランジスタアレー基板50を作製した。[比較例3]実施例1において、ゲート絶縁膜4の成膜条件である成膜時間を調整し、ゲート絶縁膜48の厚さを50nmとした他は、実施例1と同様にして比較例3に係る薄膜トランジスタアレー基板50を作製した。[比較例4]実施例1において、ゲート絶縁膜4の成膜条件である成膜時間を調整し、ゲート絶縁膜4の厚さを550nmとした他は、実施例1と同様にして比較例4に係る薄膜トランジスタアレー基板50を作製した。[比較例5]実施例1において、層間絶縁膜18の形成材料としてイミド系樹脂を用い、スピンコート法で厚さ0.5μmの層間絶縁膜18を成膜した。それ以外は実施例1と同様にして比較例5の薄膜トランジスタアレー基板50を作製した。[比較例6]実施例1において、層間絶縁膜18の形成材料としてフッ素系を用い、スピンコート法で厚さ0.5μmの層間絶縁膜18を成膜した。それ以外は実施例1と同様にして比較例6の薄膜トランジスタアレー基板50を作製した。[比較例7]実施例1において、ゲート絶縁膜4の形成材料としてパルスプラズマCVD法を用い、厚さ50nmの層間絶縁膜18を成膜した。それ以外は実施例1と同様にして比較例7の薄膜トランジスタアレー基板50を作製した。[比較例8]実施例1において、ゲート絶縁膜4の形成材料としてSi系メタシロキサン樹脂を用い、スピンコート法で厚さ50nmの層間絶縁膜18を成膜した。それ以外は実施例1と同様にして比較例8の薄膜トランジスタアレー基板50を作製した。[層間絶縁性の評価試験]層間絶縁膜の厚さを変化させた実施例と比較例の薄膜トランジスタアレー基板50を用いて、アクティブマトリクスのスキャンラインとデータラインとの間の層間絶縁膜18の絶縁性について検討した。層間絶縁性は、スキャンラインとデータライン間にDC100Vを印加した条件下で、そのスキャンラインとデータラインとのショートの発生によって評価した。その結果を表1に示す。表1中、○はショート確率が4未満のものであり、△はショート確率が4以上8未満のものであり、×はショート確率が8以上のものである。"