複数のメモリデバイスを備えるマルチチップパッケージであって、各メモリデバイスが、内部電源電圧端子に接続された内部電源電圧発生器をさらに備え、各メモリデバイスの前記内部電源電圧端子が、当該マルチチップパッケージ内で一緒に接続される、マルチチップパッケージ。前記メモリデバイスがDRAMデバイスである、請求項1に記載のマルチチップパッケージ。前記内部電源電圧発生器がワード線電源電圧発生器である、請求項2に記載のマルチチップパッケージ。前記内部電源電圧発生器が基板バイアス電源電圧発生器である、請求項2に記載のマルチチップパッケージ。前記メモリデバイスがフラッシュメモリデバイスである、請求項1に記載のマルチチップパッケージ。前記フラッシュデバイスがNANDフラッシュデバイスである、請求項5に記載のマルチチップパッケージ。前記内部電源電圧発生器がページプログラム電源電圧発生器である、請求項6に記載のマルチチップパッケージ。前記内部電源電圧発生器がブロック消去電源電圧発生器である、請求項6に記載のマルチチップパッケージ。前記内部電源電圧発生器が、レギュレータ出力端子、レギュレータ入力端子、およびレギュレータイネーブル端子に接続されたレギュレータをさらに備え、前記第1のメモリデバイスの前記レギュレータイネーブル端子が、当該マルチチップパッケージ内で前記第1のデバイス内の前記レギュレータをイネーブルするために第1の電圧に接続され、第2のメモリデバイスの前記レギュレータイネーブル端子が、当該マルチチップパッケージ内で前記第2のデバイス内の前記レギュレータをディスエーブルするために第2の電圧に接続されている、請求項1に記載のマルチチップパッケージ。前記第1のメモリデバイスの前記レギュレータ出力端子が、第2のメモリデバイスの前記レギュレータ入力端子に接続されている、請求項9に記載のマルチチップパッケージ。マルチチップパッケージを構成する方法であって、内部電源電圧端子に接続された内部電源電圧発生器を各メモリデバイスが有する、複数のメモリデバイスを設けるステップと、前記マルチチップパッケージ内で各メモリデバイスの前記内部電源電圧端子を一緒に接続するステップとを含む方法。前記メモリデバイスがDRAMデバイスである、請求項11に記載のマルチチップパッケージを構成する方法。前記内部電源電圧発生器がワード線電源電圧発生器である、請求項12に記載のマルチチップパッケージを構成する方法。前記内部電源電圧発生器が基板バイアス電源電圧発生器である、請求項12に記載のマルチチップパッケージを構成する方法。前記メモリデバイスがフラッシュメモリデバイスである、請求項11に記載のマルチチップパッケージを構成する方法。前記フラッシュデバイスがNANDフラッシュデバイスである、請求項15に記載のマルチチップパッケージを構成する方法。前記内部電源電圧発生器がページプログラム電源電圧発生器である、請求項16に記載のマルチチップパッケージを構成する方法。前記内部電源電圧発生器がブロック消去電源電圧発生器である、請求項16に記載のマルチチップパッケージを構成する方法。前記内部電源電圧発生器が、レギュレータ出力端子、レギュレータ入力端子、およびレギュレータイネーブル端子に接続されたレギュレータをさらに含み、当該方法が、前記第1のメモリデバイスの前記レギュレータイネーブル端子を前記マルチチップパッケージ内で前記第1のデバイス内の前記レギュレータをイネーブルするために第1の電圧に接続するステップと、第2のメモリデバイスの前記レギュレータイネーブル端子を前記マルチチップパッケージ内で前記第2のデバイス内の前記レギュレータをディスエーブルするために第2の電圧に接続するステップとをさらに含む、請求項11に記載のマルチチップパッケージを構成する方法。前記第1のメモリデバイスの前記レギュレータ出力端子を前記第2のメモリデバイスの前記レギュレータ入力端子に接続するステップをさらに含む、請求項19に記載のマルチチップパッケージを構成する方法。共通パッケージ内の少なくとも1つの他の集積回路デバイスと共有するように適合された内部電源を有する集積回路デバイスであって、前記適合は前記内部電源への第1の外部接続部を含む、集積回路デバイス。前記第1の外部接続部が、ワイヤボンドパッドおよびTSVバンプからなる群から選択される、請求項21に記載の内部電源を有する集積回路デバイス。前記第1の接続部とは異なる電位を有する前記内部電源への第2の接続部をさらに備える、請求項21に記載の内部電源を有する集積回路デバイス。前記電源内のレギュレータと、別の同様な集積回路内のレギュレータをディスエーブルするための前記内部電源への第2の接続とをさらに備える、請求項21に記載の内部電源を有する集積回路デバイス。マルチチップパッケージ内の複数のメモリデバイスを備え、各メモリデバイスが、内部電源電圧端子に接続された内部電源電圧発生器をさらに備え、各メモリデバイスの前記内部電源電圧端子が、前記マルチチップパッケージ内で一緒に接続される、システム。前記メモリデバイスがDRAMデバイスである、請求項23に記載のシステム。前記内部電源電圧発生器がワード線電源電圧発生器である、請求項24に記載のシステム。前記内部電源電圧発生器が基板バイアス電源電圧発生器である、請求項24に記載のシステム。前記メモリデバイスがフラッシュメモリデバイスである、請求項24に記載のシステム。前記フラッシュデバイスがNANDフラッシュデバイスである、請求項27に記載のシステム。前記内部電源電圧発生器がページプログラム電源電圧発生器である、請求項28に記載のシステム。前記内部電源電圧発生器がブロック消去電源電圧発生器である、請求項28に記載のシステム。前記内部電源電圧発生器が、レギュレータ出力端子、レギュレータ入力端子、およびレギュレータイネーブル端子に接続されたレギュレータをさらに備え、前記第1のメモリデバイスの前記レギュレータイネーブル端子が、前記マルチチップパッケージ内で前記第1のデバイス内の前記レギュレータをイネーブルするために第1の電圧に接続され、第2のメモリデバイスの前記レギュレータイネーブル端子が、前記マルチチップパッケージ内で前記第2のデバイス内の前記レギュレータをディスエーブルするために第2の電圧に接続されている、請求項23に記載のシステム。前記第1のメモリデバイスの前記レギュレータ出力端子が、前記第2のメモリデバイスの前記レギュレータ入力端子に接続されている、請求項31に記載のシステム。本発明は、複数の集積回路の内部電圧を一緒に接続するための方法および装置を提供する。これにより、そうでなければアイドル状態にあるリソースの共有化された使用が可能になり、結果として、より大きな容量および縮小されたサイズが得られる。本発明は、単一または複数の電圧の共有に適合することができる。装置は、外部環境からの内部電源への接続を有する集積回路を含む。他の実施形態は、いくつかの内部電源へのアクセスをもたらす。方法はアクセスを利用可能にし、複数の集積回路内部電圧を接続するプロセスおよび制御を含む。他の実施形態は、1つの集積回路が別の同様な集積回路の内部電源を制御することを可能にする。これは、制御される集積回路の電源のレギュレータをディスエーブルする能力によって示され、結果として電力消費が低減され、リソースのより効率的な割当てをもたらす。システムは、一緒に接続されて電源を共有する複数の集積回路を含む。本発明の他の特徴および利点は、添付の図面と共に以下の詳細な説明を読むことにより明らかになるであろう。添付の図面全体を通して同様な特徴は同様な参照番号によって識別されることに留意されたい。メモリダイは、より高い体積効率を得るために単一の基板上に積層し、一緒にパッケージすることができる。パッケージ内のメモリデバイスと、パッケージ上の端子との間の相互接続は、ワイヤボンドまたはTSVによって達成することができる。2010年4月9日に出願された米国特許出願第12757540号は、積層型メモリデバイスのためのチップ選択およびバス構成について述べている。個別にパッケージされたメモリデバイスと同様に、MCPエンクロージャ内の複数のダイは、しばしば同じバスに接続される。図1を参照すると従来型の構成において、上述のtFAW仕様を有する4つのLPDDRDRAMダイが、単一のMCP100内に一緒にパッケージされると仮定する。4つすべてのダイ上のアドレスおよびコマンド入力は一緒に結線されて、MCPアドレスコマンド端子に接続される。同様に双方向データバス端子は、各ダイに共通に接続される。別々のチップイネーブルピンは、コマンドがMCP内の個々のLPDDR2ダイに向かって導かれることを可能にする。クロックは特に示されていないが、アドレスコマンドおよびデータバスの一部として含まれる。電源も4つすべてのダイに共通に供給される。この構成は、個別の個々にパッケージされたメモリデバイスを備えるボードレベルメモリサブシステムと同じ弱点を共有する。各ダイでのバンク活動化はtFAW仕様によって制限され、ダイが一定の数を超えると各ダイをtFAW限界まで働かせるためにはコマンド帯域幅が不十分となる。図2を参照すると本発明の実施形態200では、すべてが従来型のMCP100と同じtFAW仕様をもつLPDDR2機能を有する4つのダイ202、203、204、および205が、単一のMCP201内に一緒にパッケージされると仮定する。これらのダイは、それぞれ共通のバス207を通じた内部Vpp電圧源へのワイヤボンドパッドまたはTSVバンプ接続212、213、214、および215を追加することによって変更されている。第2の実施形態は、同様なやり方でVbbまたはVdd2などの他の内部電圧源への接続をもたらす。結果としてダイ202、203、204、および205すべての電源が並列のときに、回路構成要素のサイズを縮小することができる。MCPエンクロージャまたは封入体内では、ダイ202、203、204、および205のそれぞれのための内部Vpp電源ノード212、213、214、および215は、バス207に一緒に結線される。ダイ202、203、204、および205のそれぞれが50nsのtFAWウィンドウ内で4つのバンクを活動化状態にするのに十分なVpp電流を供給する能力があると仮定すると、4つのダイの間での16個のバンクの配分に関わらず、4つのダイの積層体200はtFAWウィンドウ内での16個のバンクの活動化をサポートすることができる。これは結果として、内部電源をより大きくするための追加のダイ面積の代償なしに、性能の著しい向上をもたらすことができる。図3は、従来型のVppポンプ回路300のブロック図である。容量性ポンプ回路は、Vdd電源から電流を引き出し、レベルをVddより高い電位まで昇圧する。簡単な形の回路によりVddの倍に近いVppレベルを得ることができる。当技術分野では、2×Vddより高い電圧レベルを得るためのより複雑な回路が知られている。Vbbポンプも同様な構造を有する。発振器302は、容量性ポンプ304を制御するためのクロック信号を発生する。各クロックサイクルごとに、ある量の電荷が出力に供給されてVppレベルを増加させる。電荷を保持しかつ、各クロックサイクルごとに電荷を放出することによって引き起こされる電圧ステップを減衰するために、しばしば蓄積コンデンサが出力に接続され、このようなコンデンサはかなり大きくなる場合があり、集積回路チップ上の相当な空間を占有し得る。レギュレータ306はVppのレベルを検出して、Vppが所望のレベルに達した時点を判定する。これが生じたときは、レギュレータ306の出力はローになって発振器302およびポンプ304をディスエーブルする。Vpp電源は、EN入力信号を用いてイネーブルまたはディスエーブルすることができる。メモリ内のデータを維持する必要がないディープパワーダウンモードでは、EN入力信号をローにすることによってレギュレータ306を直接ディスエーブルし、ANDゲート308を用いて発振器302およびポンプ304をターンオフすることができる。動作時はVppレベルが所望のレベルより低いときは、3つのブロック302、304、および306すべてが電力を消費する。Vppが所望のレベルに達したときはレギュレータ306のみが電力を消費する。ディープパワーダウンモードでは電力を節約するために、レギュレータ306はEN入力信号によって完全にターンオフされる。第3の実施形態ではダイの1つだけの中のレギュレータがイネーブルされ、残りのレギュレータはディスエーブルされる。これは自己リフレッシュデータ保持モードにおいて電力を大幅に低減し、これは携帯電話などのハンドヘルド携帯装置において特に重要である。図4は、本発明の第3の実施形態に適した切替え可能な電源400のブロック図である。Vpp電源400は、レギュレータ306をイネーブルするための追加の入力ENR407を有する。ENR407がハイレベルにある場合は、回路は図3のVpp電源と全く同様に機能する。この実施形態ではレギュレータ306は、ENR入力407上のローレベル信号によってディスエーブルすることができる。入力ENR407はANDゲート402の1つの入力に接続され、その結果ENR上に信号があるときはレギュレータ306をディスエーブルする。さらに外部的に供給されるレギュレータ入力RIN406がマルチプレクサ404を通じて接続されて発振器302およびポンプ304を制御する。Vpp電源400はまた、ROUT端子408上に局部的なレギュレータ出力を生じる。図4の電源を組み込んだ、本発明の第3の実施形態の図5を参照する。図1のようにダイ501、502、503、および504のそれぞれのための内部Vpp電源ノード212、213、214、および215は、MCP500内のバス207に一緒に結線される。しかしこの実施形態ではLPDDR2ダイ1501は、論理ハイ511、すなわちENR入力512に印加されたVddレベルの結果としてイネーブルされたレギュレータを有し、LPDDR2ダイ2502、3503、および4504はそれぞれライン521、531、および541上の論理ロー、すなわち対応するENR入力522、523、および524に印加されたVssレベルの結果としてディスエーブルされたレギュレータを有する。ダイ1上のレギュレータ出力ROUT513は、それぞれダイ2502、3503、および4504上のレギュレータ入力523、533、および543RINに接続される。結果としてMCP500内で1つのレギュレータだけがイネーブルされ、電力消費が低減される。前と同様に、短い期間内に複数のバンクが活動化状態にされたときなど、Vppに対する電流駆動要件を満たすために必要なときは、ダイ501、502、503、および504上のすべてのVppポンプを活動化状態にすることができる。この技法はまた、Vbb基板バイアス電源などのMCPDRAM内の他の電源にも適用することができる。これはまた、VprogまたはVersチャージポンプなどのMCP構成でのNANDフラッシュデバイス上の内部電源にも適用することができる。Vppなどのポンプ式電源は、問題なく一緒に連結することができる。各デバイスがそれ自体のレギュレータをイネーブルされた場合は、デバイス間のばらつきにより、各レギュレータはわずかに異なる電圧でポンプをディスエーブルする場合がある。基本的に最も高い閾値を有するレギュレータが、組み合わされたシステムの全体のVppレベルを決定することになる。通常はVpp電源内のレギュレータは、電圧を正確に閾値ポイントに確立するように過剰な電荷を引き出すことはないので、レギュレータ閾値レベルにばらつきがあることによって電力が浪費されることはない。図6は本発明の方法のフローチャートである。上述のように第1のステップは、個々のメモリデバイス上に内部電源に接続された端子を設けることである。従来技術のデバイスではこれらの接続は、他の構成要素にアクセスすることができない。上述のようにこの方法は、DRAM、NANDフラッシュおよびNORフラッシュを含むフラッシュメモリ、PCRAM、および内部電源を含む任意のメモリ素子などの多様なデバイスで正しく機能する。次のステップは、デバイスの端子を一緒に接続してデバイスが電源を共有できるようにすることである。図1に示されるような最も簡単な実施形態では終了する。同じプロセスは続けて、Vbb基板バイアス電源などのMCPDRAM内の電源など、メモリデバイスの内部の他の電圧を接続することができる。これはまたVprogまたはVersチャージポンプなどのMCP構成でのNANDフラッシュデバイス上の内部電源にも適用することができる。内部レギュレータをそれらの内部電源内に有するデバイスでは、このプロセスが続けられる。このような場合はデバイスには、レギュレータ入力およびまたはレギュレータ出力接続部が設けられる。第1のデバイスのレギュレータ出力接続部は、少なくとも1つ、およびしばしばいくつかのデバイスのレギュレータ入力に接続される。これは上述のように、第1のデバイスが他のデバイスのレギュレータをスイッチオンおよびオフして電力を節約し熱の蓄積を低減することを可能にする。諸図はVpp電源の共有のみを示すが、性能を改善し、電力消費を低減し、各個々のダイ内のダイ面積を最適化するように、内部電源の任意の組合せ、または内部電源のすべてをMCPエンクロージャ内で共有することができる。これらの技法は、DRAM、NANDフラッシュおよびNORフラッシュを含むフラッシュメモリ、ならびにPCRAMおよび他の新たなメモリ技術などの他の形のメモリに適用することができる。