"入力されたA/D入力信号の大きさに応じて、入力されたパルス信号を遅延させて伝播するkk:正の整数、k≧2個の遅延素子が円環状に接続された遅延回路と、入力されたサンプリングタイミング信号に応じて、前記遅延回路内のそれぞれの前記遅延素子の出力信号をサンプリングし、該サンプリングしたそれぞれの前記遅延素子の出力信号の値を、サンプリング結果として出力するサンプリング回路と、所定のアナログデジタル変換期間をTsとしたとき、1-1/nTsn:正の整数、n≧2より短い期間の第1のサンプリング期間と、1/nTsの期間の第2のサンプリング期間とを設定し、入力されたアナログ信号を、前記A/D入力信号として前記遅延回路に出力すると共に、前記第1のサンプリング期間を開始するときに前記パルス信号を前記遅延回路に出力し、該第1のサンプリング期間が終了するときに前記サンプリングタイミング信号を前記サンプリング回路に出力して第1のサンプリングを行わせ、該アナログ信号をn倍に増幅し、さらに、複数設定されたアナログオフセット信号の中から、入力されたデジタルオフセット信号に応じて選択されたアナログオフセット信号を加えた増幅アナログ信号を、前記A/D入力信号として前記遅延回路に出力すると共に、前記第2のサンプリング期間を開始するときに前記パルス信号を前記遅延回路に出力し、該第2のサンプリング期間が終了するときに前記サンプリングタイミング信号を前記サンプリング回路に出力して第2のサンプリングを行わせる、A/D制御回路と、前記第1のサンプリングにおける前記サンプリング結果に基づいて、前記アナログ信号の大きさに応じた第1のデジタル信号と、該第1のデジタル信号に基づいた前記デジタルオフセット信号とを生成し、前記第2のサンプリングにおける前記サンプリング結果に基づいて、前記増幅アナログ信号の大きさに応じた第2のデジタル信号を生成し、該デジタルオフセット信号と、該第2のデジタル信号とに基づいて、前記所定のアナログデジタル変換期間Tsに対応した第3のデジタル信号を生成し、生成した該第3のデジタル信号を、前記アナログ信号の大きさに応じたデジタル信号として出力するデジタル生成回路と、を備えることを特徴とするA/D変換装置。前記A/D入力信号の電圧範囲が、前記遅延回路に入力することができる電圧の範囲である入力電圧範囲よりも小さい所定の電圧範囲となるように、前記A/D制御回路に入力する前記アナログ信号の電圧範囲を調整する入力調整回路、をさらに備え、前記A/D制御回路は、前記所定の電圧範囲に基づいて、それぞれの前記アナログオフセット信号を設定する、ことを特徴とする請求項1に記載のA/D変換装置。前記入力調整回路は、前記入力電圧範囲の最大の電圧値から前記第1のデジタル信号の1ビットに対応する電圧値を減算した電圧値を、前記所定の電圧範囲における最大の電圧値として設定する、ことを特徴とする請求項2に記載のA/D変換装置。前記入力調整回路は、前記入力電圧範囲の最小の電圧値に前記第1のデジタル信号の1ビットに対応する電圧値を加算した電圧値を、前記所定の電圧範囲における最小の電圧値として設定する、ことを特徴とする請求項3に記載のA/D変換装置。前記A/D制御回路は、前記所定の電圧範囲の最小の電圧値および最大の電圧値に基づいて、前記デジタルオフセット信号に対応したn個の前記アナログオフセット信号を設定し、前記デジタルオフセット信号に応じて、n個の前記アナログオフセット信号の中から1つのアナログオフセット信号を選択する、ことを特徴とする請求項4に記載のA/D変換装置。前記A/D制御回路は、前記デジタルオフセット信号に対応したmm:正の整数、m≧2n-1個の前記アナログオフセット信号を設定し、該設定される1個目およびm個目の前記アナログオフセット信号は、前記所定の電圧範囲の最小の電圧値および最大の電圧値に基づいた電圧値に設定され、前記デジタルオフセット信号に応じて、m個の前記アナログオフセット信号の中から1つのアナログオフセット信号を選択する、ことを特徴とする請求項2に記載のA/D変換装置。入射された光量に応じた光電変換信号を出力する複数の画素が2次元の行列状に配置された画素部と、入力されたA/D入力信号の大きさに応じて、入力されたパルス信号を遅延させて伝播するkk:正の整数、k≧2個の遅延素子が円環状に接続された遅延回路と、入力されたサンプリングタイミング信号に応じて、前記遅延回路内のそれぞれの前記遅延素子の出力信号をサンプリングし、該サンプリングしたそれぞれの前記遅延素子の出力信号の値を、サンプリング結果として出力するサンプリング回路と、第1のサンプリングのときに、入力されたアナログ信号を、前記A/D入力信号として前記遅延回路に出力し、第2のサンプリングのときに、該アナログ信号をnn:正の整数、n≧2倍に増幅し、さらに、複数設定されたアナログオフセット信号の中から、入力されたデジタルオフセット信号に応じて選択されたアナログオフセット信号を加えた増幅アナログ信号を、前記A/D入力信号として前記遅延回路に出力するアナログ変換回路と、前記第1のサンプリングにおける前記サンプリング結果に基づいて、前記アナログ信号の大きさに応じた第1のデジタル信号と、該第1のデジタル信号に基づいた前記デジタルオフセット信号とを生成し、前記第2のサンプリングにおける前記サンプリング結果に基づいて、前記増幅アナログ信号の大きさに応じた第2のデジタル信号を生成し、該デジタルオフセット信号と、該第2のデジタル信号とに基づいて、所定のアナログデジタル変換期間Tsに対応した第3のデジタル信号を生成し、生成した該第3のデジタル信号を、前記アナログ信号の大きさに応じたデジタル信号として出力するデジタル生成回路と、を具備したA/D変換装置を、前記画素部の各列に対応したA/D変換回路として複数配置したカラムA/D変換回路と、前記所定のアナログデジタル変換期間Tsに対して、1-1/nTsより短い期間の第1のサンプリング期間と、1/nTsの期間の第2のサンプリング期間とを設定し、前記第1のサンプリング期間を開始するときに、前記パルス信号を前記カラムA/D変換回路に備える全ての前記A/D変換回路の前記遅延回路に出力し、該第1のサンプリング期間が終了するときに、前記サンプリングタイミング信号を前記カラムA/D変換回路に備える全ての前記A/D変換回路の前記サンプリング回路に出力して前記第1のサンプリングを行わせ、前記第2のサンプリング期間を開始するときに、前記パルス信号を前記カラムA/D変換回路に備える全ての前記A/D変換回路の前記遅延回路に出力し、該第2のサンプリング期間が終了するときに、前記サンプリングタイミング信号を前記カラムA/D変換回路に備える全ての前記A/D変換回路の前記サンプリング回路に出力して前記第2のサンプリングを行わせる、タイミング生成回路と、を備え、前記カラムA/D変換回路は、前記画素部の各列の前記画素から出力された前記光電変換信号のそれぞれを、対応する前記A/D変換回路に入力するそれぞれのアナログ信号とし、前記第2のサンプリングが終了した後に、それぞれの前記A/D変換回路が出力した前記デジタル信号を、該カラムA/D変換回路からの出力信号としてそれぞれ出力する、ことを特徴とする固体撮像装置。このようなA/D変換回路400において、高速な処理を実行する以下、高速化ということが求められている。そこで、A/D変換回路400の高速化を実現するための方法として、サンプリング期間Tsを短くすることが考えられる。しかしながら、従来のA/D変換回路400の電圧分解能は、サンプリング期間Tsに関係している。そして、従来のA/D変換回路400では、サンプリング期間Tsを長くした方が、電圧分解能が高くなる、という性質を備えている。これは、サンプリング期間Tsが長い方が、パルス信号Pinが遅延素子1を伝播する個数が多くなり、パルス信号Pinが伝搬した遅延素子1の個数を表すデジタル信号Doutの値が大きくなるからである。そして、例えば、同じアナログ信号VinをA/D変換した場合には、デジタル信号Doutの値が大きい方が、デジタル信号Doutの最小単位例えば、最下位ビットが表すアナログ信号Vinの電圧幅である量子化ステップ幅が小さくなり、結果として、電圧分解能が高くなるというものである。ここで、量子化ステップ幅の単位は、[V/LSB]である。このため、A/D変換回路400の高速化を実現する方法として、サンプリング期間Tsを短くしてしまうと、A/D変換回路400の高速化を実現することができる一方、量子化ステップ幅が大きくなり、電圧分解能が低下してしまう、という問題がある。本発明は、上記の課題認識に基づいてなされたものであり、電圧分解能を低下させることなく、高速化することができるA/D変換装置および固体撮像装置を提供することを目的としている。上記の課題を解決するため、本発明のA/D変換装置は、入力されたA/D入力信号の大きさに応じて、入力されたパルス信号を遅延させて伝播するkk:正の整数、k≧2個の遅延素子が円環状に接続された遅延回路と、入力されたサンプリングタイミング信号に応じて、前記遅延回路内のそれぞれの前記遅延素子の出力信号をサンプリングし、該サンプリングしたそれぞれの前記遅延素子の出力信号の値を、サンプリング結果として出力するサンプリング回路と、所定のアナログデジタル変換期間をTsとしたとき、1-1/nTsn:正の整数、n≧2より短い期間の第1のサンプリング期間と、1/nTsの期間の第2のサンプリング期間とを設定し、入力されたアナログ信号を、前記A/D入力信号として前記遅延回路に出力すると共に、前記第1のサンプリング期間を開始するときに前記パルス信号を前記遅延回路に出力し、該第1のサンプリング期間が終了するときに前記サンプリングタイミング信号を前記サンプリング回路に出力して第1のサンプリングを行わせ、該アナログ信号をn倍に増幅し、さらに、複数設定されたアナログオフセット信号の中から、入力されたデジタルオフセット信号に応じて選択されたアナログオフセット信号を加えた増幅アナログ信号を、前記A/D入力信号として前記遅延回路に出力すると共に、前記第2のサンプリング期間を開始するときに前記パルス信号を前記遅延回路に出力し、該第2のサンプリング期間が終了するときに前記サンプリングタイミング信号を前記サンプリング回路に出力して第2のサンプリングを行わせる、A/D制御回路と、前記第1のサンプリングにおける前記サンプリング結果に基づいて、前記アナログ信号の大きさに応じた第1のデジタル信号と、該第1のデジタル信号に基づいた前記デジタルオフセット信号とを生成し、前記第2のサンプリングにおける前記サンプリング結果に基づいて、前記増幅アナログ信号の大きさに応じた第2のデジタル信号を生成し、該デジタルオフセット信号と、該第2のデジタル信号とに基づいて、前記所定のアナログデジタル変換期間Tsに対応した第3のデジタル信号を生成し、生成した該第3のデジタル信号を、前記アナログ信号の大きさに応じたデジタル信号として出力するデジタル生成回路と、を備えることを特徴とする。また、本発明のA/D変換装置は、前記A/D入力信号の電圧範囲が、前記遅延回路に入力することができる電圧の範囲である入力電圧範囲よりも小さい所定の電圧範囲となるように、前記A/D制御回路に入力する前記アナログ信号の電圧範囲を調整する入力調整回路、をさらに備え、前記A/D制御回路は、前記所定の電圧範囲に基づいて、それぞれの前記アナログオフセット信号を設定する、ことを特徴とする。また、本発明の前記入力調整回路は、前記入力電圧範囲の最大の電圧値から前記第1のデジタル信号の1ビットに対応する電圧値を減算した電圧値を、前記所定の電圧範囲における最大の電圧値として設定する、ことを特徴とする。また、本発明の前記入力調整回路は、前記入力電圧範囲の最小の電圧値に前記第1のデジタル信号の1ビットに対応する電圧値を加算した電圧値を、前記所定の電圧範囲における最小の電圧値として設定する、ことを特徴とする。また、本発明の前記A/D制御回路は、前記所定の電圧範囲の最小の電圧値および最大の電圧値に基づいて、前記デジタルオフセット信号に対応したn個の前記アナログオフセット信号を設定し、前記デジタルオフセット信号に応じて、n個の前記アナログオフセット信号の中から1つのアナログオフセット信号を選択する、ことを特徴とする。また、本発明の前記A/D制御回路は、前記デジタルオフセット信号に対応したmm:正の整数、m≧2n-1個の前記アナログオフセット信号を設定し、該設定される1個目およびm個目の前記アナログオフセット信号は、前記所定の電圧範囲の最小の電圧値および最大の電圧値に基づいた電圧値に設定され、前記デジタルオフセット信号に応じて、m個の前記アナログオフセット信号の中から1つのアナログオフセット信号を選択する、ことを特徴とする。また、本発明の固体撮像装置は、入射された光量に応じた光電変換信号を出力する複数の画素が2次元の行列状に配置された画素部と、入力されたA/D入力信号の大きさに応じて、入力されたパルス信号を遅延させて伝播するkk:正の整数、k≧2個の遅延素子が円環状に接続された遅延回路と、入力されたサンプリングタイミング信号に応じて、前記遅延回路内のそれぞれの前記遅延素子の出力信号をサンプリングし、該サンプリングしたそれぞれの前記遅延素子の出力信号の値を、サンプリング結果として出力するサンプリング回路と、第1のサンプリングのときに、入力されたアナログ信号を、前記A/D入力信号として前記遅延回路に出力し、第2のサンプリングのときに、該アナログ信号をnn:正の整数、n≧2倍に増幅し、さらに、複数設定されたアナログオフセット信号の中から、入力されたデジタルオフセット信号に応じて選択されたアナログオフセット信号を加えた増幅アナログ信号を、前記A/D入力信号として前記遅延回路に出力するアナログ変換回路と、前記第1のサンプリングにおける前記サンプリング結果に基づいて、前記アナログ信号の大きさに応じた第1のデジタル信号と、該第1のデジタル信号に基づいた前記デジタルオフセット信号とを生成し、前記第2のサンプリングにおける前記サンプリング結果に基づいて、前記増幅アナログ信号の大きさに応じた第2のデジタル信号を生成し、該デジタルオフセット信号と、該第2のデジタル信号とに基づいて、所定のアナログデジタル変換期間Tsに対応した第3のデジタル信号を生成し、生成した該第3のデジタル信号を、前記アナログ信号の大きさに応じたデジタル信号として出力するデジタル生成回路と、を具備したA/D変換装置を、前記画素部の各列に対応したA/D変換回路として複数配置したカラムA/D変換回路と、前記所定のアナログデジタル変換期間Tsに対して、1-1/nTsより短い期間の第1のサンプリング期間と、1/nTsの期間の第2のサンプリング期間とを設定し、前記第1のサンプリング期間を開始するときに、前記パルス信号を前記カラムA/D変換回路に備える全ての前記A/D変換回路の前記遅延回路に出力し、該第1のサンプリング期間が終了するときに、前記サンプリングタイミング信号を前記カラムA/D変換回路に備える全ての前記A/D変換回路の前記サンプリング回路に出力して前記第1のサンプリングを行わせ、前記第2のサンプリング期間を開始するときに、前記パルス信号を前記カラムA/D変換回路に備える全ての前記A/D変換回路の前記遅延回路に出力し、該第2のサンプリング期間が終了するときに、前記サンプリングタイミング信号を前記カラムA/D変換回路に備える全ての前記A/D変換回路の前記サンプリング回路に出力して前記第2のサンプリングを行わせる、タイミング生成回路と、を備え、前記カラムA/D変換回路は、前記画素部の各列の前記画素から出力された前記光電変換信号のそれぞれを、対応する前記A/D変換回路に入力するそれぞれのアナログ信号とし、前記第2のサンプリングが終了した後に、それぞれの前記A/D変換回路が出力した前記デジタル信号を、該カラムA/D変換回路からの出力信号としてそれぞれ出力する、ことを特徴とする。本発明によれば、A/D変換装置の電圧分解能を低下させることなく、高速化することができるという効果が得られる。<第1の実施形態>以下、本発明の第1の実施形態について、図面を参照して説明する。図1は、本第1の実施形態におけるA/D変換回路の概略構成を示したブロック図である。図1に示したA/D変換回路100は、入力調整回路101と、遅延回路102と、A/D制御回路103と、サンプリング回路104と、デジタル生成回路105と、を備えている。なお、以下の説明においては、図8に示したような従来のA/D変換回路400が、入力されたアナログ信号Vinをデジタル信号DoutにA/D変換するためのサンプリング期間を、Tsとする。本第1の実施形態のA/D変換回路100では、1回のA/D変換期間内に、入力されたアナログ信号Vinをデジタル信号DoutにA/D変換するためのサンプリングを、2回行う。ただし、本第1の実施形態のA/D変換回路100における合計のサンプリング期間は、従来のA/D変換回路400におけるサンプリング期間Tsよりも短い期間である。より具体的には、A/D変換回路100は、1-1/nTsより短いサンプリング期間の1回目のサンプリング以下、第1サンプリングというと、1/nTsのサンプリング期間の2回目のサンプリング以下、第2サンプリングというとの、2回のサンプリングを行う。なお、本第1の実施形態では、上記のnn:正の整数、n≧2の数値が、n=2である場合について説明する。入力調整回路101は、入力されたアナログ信号Vinの電圧の範囲を調整した、アナログ信号Vcを出力する。より具体的には、入力調整回路101は、アナログ信号Vinのダイナミックレンジが、最小値Vminから最大値Vmaxまでの電圧範囲以下、アナログ信号範囲というとなるように、アナログ信号Vinを調整し、調整したアナログ信号Vinを、アナログ信号Vcとして出力する。ここで、アナログ信号範囲は、最小値Vluから最大値Vloまでの遅延回路102の入力電圧範囲以下、A/D入力範囲というよりも小さい狭い範囲である。アナログ信号範囲の最大値Vmaxおよび最小値Vminと、A/D入力範囲の最大値Vloおよび最小値Vluとは、下式1の関係にある。上式1において、ΔVは第1サンプリングのときの量子化ステップ幅である。遅延回路102は、k個k:正の整数、k≧2の円環状に接続されている遅延素子と、バッファ2と、で構成されている。図1においては、初段の遅延素子1aが、否定論理積ゲートNAND回路などのような、2つの入力端子を有する論理ゲート、その他の段の遅延素子1bが、論理否定ゲートNOT回路などのような、1つの入力端子を有する論理ゲートで構成されている場合を示している。なお、以下の説明において、遅延素子1aと遅延素子1bとを区別しない場合には、単に遅延素子1という。初段の遅延素子1aには、パルス信号Pinと、最終段の遅延素子1bの出力信号とが入力される。また、次段以降の各遅延素子1bには、前段の遅延素子1の出力信号が入力される。パルス信号Pinは、初段の遅延素子1aに入力されると、遅延回路102内の走行を開始する。このとき、各遅延素子1は、バッファ2を介して印加された駆動電圧の大きさに応じた伝播遅延時間で、入力されたパルス信号Pinを伝播走行させる。なお、各遅延素子1は、バッファ2を介して印加された駆動電圧アナログ信号Vxが低いほど入力信号パルス信号Pinを長く遅延させる特性を備えている。各遅延素子1から出力された出力信号は、遅延回路102内を走行したパルス信号Pinの走行位置として、サンプリング回路104出力される。A/D制御回路103は、サンプリング制御回路1031と、クロック生成回路1032と、アナログ変換回路1033と、を備えている。サンプリング制御回路1031は、従来のA/D変換回路400のサンプリング期間Tsに対して、第1サンプリングのサンプリング期間Ts1以下、第1サンプリング期間Ts1というが、Ts1<1-1/nTsとなるように、第1サンプリングにおけるサンプリング時刻ts1以下、第1サンプリング時刻ts1というを設定する。また、サンプリング制御回路1031は、従来のA/D変換回路400のサンプリング期間Tsに対して、第2サンプリングのサンプリング期間Ts2以下、第2サンプリング期間Ts2というが、Ts2=1/nTsとなるように、第2サンプリングにおけるサンプリング時刻ts2以下、第2サンプリング時刻ts2というを設定する。そして、サンプリング制御回路1031は、設定した第1サンプリング時刻ts1の数値と、第2サンプリング時刻ts2の数値とを、クロック生成回路1032に出力する。クロック生成回路1032は、第1サンプリングと第2サンプリングとにおけるパルス信号Pinを生成し、遅延回路102に出力する。また、クロック生成回路1032は、サンプリング制御回路1031から入力された第1サンプリング時刻ts1の数値と第2サンプリング時刻ts2の数値とに基づいて、A/D変換回路100の1回のA/D変換期間内に、2回の立ち上がりエッジを備えたサンプリングクロックCkを生成する。より具体的には、パルス信号Pinを遅延回路102に出力した後、第1サンプリング時刻ts1のときに1回目の立ち上がりエッジがあり、再度、パルス信号Pinを遅延回路102に出力した後、第2サンプリング時刻ts2のときに2回目の立ち上がりエッジがあるサンプリングクロックCkを生成する。そして、クロック生成回路1032は、生成したサンプリングクロックCkを、サンプリング回路104に出力する。これより、A/D変換回路100は、サンプリングクロックCkの2回の立ち上がりエッジを用いて、1回のA/D変換期間内に、第1サンプリングと第2サンプリングとの計2回のサンプリングを行う。より具体的には、サンプリングクロックCkの1回目の立ち上がりエッジで第1サンプリングを行い、サンプリングクロックCkの2回目の立ち上がりエッジで第2サンプリングを行う。また、クロック生成回路1032は、サンプリング制御回路1031から入力された第1サンプリング時刻ts1の数値と第2サンプリング時刻ts2の数値とに基づいて、第1サンプリングと第2サンプリングとで、遅延回路102に入力されるアナログ信号Vxを切り替えるためのアナログ切り替え信号Psを生成する。そして、クロック生成回路1032は、生成したアナログ切り替え信号Psを、アナログ変換回路1033に出力する。これにより、遅延回路102に入力されるアナログ信号Vxが、アナログ変換回路1033によって、第1サンプリングと第2サンプリングとで、異なるアナログ信号に切り替えられる。より具体的には、アナログ切り替え信号Psによって、遅延回路102に入力されるアナログ信号Vxが、第1サンプリングではアナログ信号Vcに、第2サンプリングではアナログ変換回路1033で生成されるアナログ信号後述する、アナログ信号Vgに、それぞれ切り替えられる。アナログ変換回路1033は、入力調整回路101から入力されたアナログ信号Vcを、アナログオフセット信号でオフセットしたアナログ信号Vgを生成する。アナログ変換回路1033がアナログ信号Vcをオフセットするためのアナログオフセット信号は、デジタル生成回路105から入力された制御信号後述する、デジタルオフセット信号Dofに応じて切り替える。そして、アナログ変換回路1033は、クロック生成回路1032から入力されたアナログ切り替え信号Psに応じて、入力調整回路101から入力されたアナログ信号Vc、または生成したアナログ信号Vgのいずれか一方のアナログ信号を、アナログ信号Vxとして遅延回路102に出力する。なお、アナログ変換回路1033におけるアナログ信号Vgの生成方法に関する詳細な説明は、後述する。サンプリング回路104は、ラッチエンコーダ回路1041と、カウンタ1042と、ラッチ回路1043と、を備えている。ラッチエンコーダ回路1041は、A/D制御回路103内のクロック生成回路1032から入力されたサンプリングクロックCkの立ち上がりエッジに同期して、遅延回路102内を走行したパルス信号Pinの走行位置を検出する。すなわち、ラッチエンコーダ回路1041は、第1サンプリング時刻ts1および第2サンプリング時刻ts2のときに、それぞれ、パルス信号Pinの走行位置を検出する。また、ラッチエンコーダ回路1041は、検出したそれぞれのパルス信号Pinの走行位置を、それぞれbビットbは正の整数の数値に変換エンコードして、デジタル生成回路105に出力する。カウンタ1042は、サンプリング期間内に遅延回路102を周回したパルス信号Pinの周回数を取得する。より具体的には、カウンタ1042は、第1サンプリング期間Ts1および第2サンプリング期間Ts2のそれぞれのサンプリング期間内に、遅延回路102を周回したパルス信号Pinの周回数を、それぞれ取得する。そして、カウンタ1042は、取得したそれぞれの周回数を、それぞれaビットaは正の整数の計数値としてラッチ回路1043に出力する。ラッチ回路1043は、A/D制御回路103内のクロック生成回路1032から入力されたサンプリングクロックCkの立ち上がりエッジに同期して、カウンタ1042から出力された計数値をラッチし、デジタル生成回路105に出力する。すなわち、ラッチ回路1043は、第1サンプリング時刻ts1および第2サンプリング時刻ts2のときにカウンタ1042から出力されたaビットの計数値をそれぞれラッチし、ラッチしたそれぞれのaビットの計数値を、デジタル生成回路105に出力する。デジタル生成回路105は、サンプリング回路104内のラッチエンコーダ回路1041が取得したパルス信号Pinの走行位置の値、およびサンプリング回路104内のラッチ回路1043が取得したパルス信号Pinの周回数の値を取り込む。そして、デジタル生成回路105は、取り込んだ2つの値に基づいて、サンプリング期間内にパルス信号Pinが伝播した遅延素子1の個数を算出し、算出した遅延素子1の個数を表すデジタル信号に数値化、すなわち、A/D変換する。より具体的には、デジタル生成回路105は、第1サンプリング時刻ts1のときのaビットの計数値とbビットの数値とに基づいて、第1サンプリング期間Ts1のデジタル信号Dout1に数値化し、第2サンプリング時刻ts2のときのaビットの計数値とbビットの数値とに基づいて、第2サンプリング期間Ts2のデジタル信号Dout2に数値化する。また、デジタル生成回路105は、デジタル信号Dout1の数値に基づいて、アナログ信号Vcを、アナログオフセット信号で調整するための制御信号であるデジタルオフセット信号Dofを生成し、生成したデジタルオフセット信号Dofを、アナログ変換回路1033に出力する。デジタルオフセット信号Dofは、デジタル信号Dout1の数値に応じて、アナログオフセット信号を選択するための制御信号である。なお、本第1の実施形態のA/D変換回路100では、n=2であるため、2つのアナログオフセット信号Vmax/nまたはアナログオフセット信号Vmin/nのいずれか一方を選択するための制御信号が、デジタルオフセット信号Dofとして出力される。また、デジタル生成回路105は、デジタルオフセット信号Dofおよびデジタル信号Dout2に基づいて、従来のA/D変換回路400と同様のサンプリング期間Ts>Ts1Ts2内にパルス信号Pinが伝播した遅延素子1の個数を算出し、算出した遅延素子1の個数を表すデジタル信号Doutに数値化する。このようにして、A/D変換回路100では、入力調整回路101に入力したアナログ信号Vinを、最終的なデジタル信号Doutに変換、すなわち、A/D変換する。次に、本第1の実施形態のA/D変換回路100におけるA/D変換の動作手順について説明する。図2は、本第1の実施形態のA/D変換回路100における、サンプリング時刻とデジタル信号との関係、および本第1の実施形態のA/D変換回路100によるアナログデジタル変換動作における各信号のタイミングを示したタイミングチャートである。なお、上述した第1サンプリング期間Ts1は、サンプリング時刻t1sからt1までの期間のことを指し、第2サンプリング期間Ts2は、サンプリング時刻t2sからt2までの期間のことを指す。以下の説明においては、A/D変換回路100内の構成要素の動作を、A/D変換回路100における1回のA/D変換期間であるサンプリング期間Tsum内の各サンプリング時刻の経過に沿って説明する。サンプリング時刻t1s以前の期間では、クロック生成回路1032が、アナログ切り替え信号PsをHighにし、アナログ変換回路1033が、アナログ信号Vxとしてアナログ信号Vcを出力する。これにより、遅延回路102に入力されるアナログ信号Vxは、アナログ信号Vcとなる。サンプリング時刻t1sでは、クロック生成回路1032が、パルス信号Pinを、Highにする。これにより、パルス信号Pinが、遅延回路102内の走行を開始する。このようにして、A/D変換回路100は、1回のA/D変換における第1サンプリングを開始する。サンプリング時刻t1では、ラッチエンコーダ回路1041が、サンプリングクロックCkの立ち上がりエッジに同期して、第1サンプリングにおけるパルス信号Pinの走行位置を検出し、検出したパルス信号Pinの走行位置を、デジタル生成回路105に出力する。また、サンプリング時刻t1では、ラッチ回路1043が、サンプリングクロックCkの立ち上がりエッジに同期して、カウンタ1042が取得した第1サンプリングにおけるパルス信号Pinの周回数をラッチし、デジタル生成回路105に出力する。このようにして、A/D変換回路100は、1回のA/D変換における第1サンプリングを終了する。サンプリング時刻t1からt2sまでの期間以下、アナログ変換期間Taというでは、デジタル生成回路105が、ラッチエンコーダ回路1041から入力されたパルス信号Pinの走行位置の値、およびラッチ回路1043から入力されたパルス信号Pinの周回数の値に基づいて、デジタル信号Dout1を算出し、デジタルオフセット信号Dofを生成する。本第1の実施形態のA/D変換回路100では、n=2であるため、2つのアナログオフセット信号のいずれか一方を選択するための、HighまたはLowの1bitのデジタルオフセット信号Dofが、デジタル信号Dout1の数値に応じて、すなわち、アナログ信号Vcの大きさに応じて生成され、アナログ変換回路1033に出力される。そして、アナログ変換回路1033は、デジタル生成回路105から入力された1bitのデジタルオフセット信号Dofの値HighまたはLowに応じて、アナログ信号Vcを、アナログオフセット信号でオフセットしたアナログ信号Vgを生成する。また、アナログ変換期間Taでは、クロック生成回路1032が、パルス信号Pinを、Lowにする。これにより、パルス信号Pinは、遅延回路102内の走行を停止する。また、アナログ変換期間Taでは、クロック生成回路1032が、アナログ切り替え信号PsをLowにし、アナログ変換回路1033が、アナログ信号Vxとしてアナログ信号Vgを出力する。これにより、遅延回路102に入力されるアナログ信号Vxは、アナログ信号Vgとなる。サンプリング時刻t2sでは、クロック生成回路1032が、パルス信号Pinを、Highにする。これにより、パルス信号Pinが、遅延回路102内の走行を開始する。このようにして、A/D変換回路100は、1回のA/D変換における第2サンプリングを開始する。サンプリング時刻t2では、ラッチエンコーダ回路1041が、サンプリングクロックCkの立ち上がりエッジに同期して、第2サンプリングにおけるパルス信号Pinの走行位置を検出し、検出したパルス信号Pinの走行位置を、デジタル生成回路105に出力する。また、サンプリング時刻t2では、ラッチ回路1043が、サンプリングクロックCkの立ち上がりエッジに同期して、カウンタ1042が取得した第2サンプリングにおけるパルス信号Pinの周回数をラッチし、デジタル生成回路105に出力する。このようにして、A/D変換回路100は、1回のA/D変換における第2サンプリングを終了する。サンプリング時刻t2以降の期間では、デジタル生成回路105が、ラッチエンコーダ回路1041から入力されたパルス信号Pinの走行位置の値、およびラッチ回路1043から入力されたパルス信号Pinの周回数の値に基づいて、デジタル信号Dout2を算出する。また、デジタル生成回路105は、アナログ変換期間Taで生成したデジタルオフセット信号Dof、および算出したデジタル信号Dout2に基づいて、デジタル信号Doutを算出する。そして、算出したデジタル信号Doutを、従来のA/D変換回路400と同様のサンプリング期間TsでA/D変換した最終的なデジタル信号Doutとして出力する。また、サンプリング時刻t2以降の期間では、クロック生成回路1032が、パルス信号Pinを、Lowにする。これにより、パルス信号Pinは、遅延回路102内の走行を停止する。次に、アナログ信号Vgの算出方法について説明する。図3は、本第1の実施形態のA/D変換回路100に備えたアナログ変換回路1033の概略構成を示したブロック図である。図3に示したアナログ変換回路1033は、減算回路1034と、増幅回路1035と、2つn個、n=2のアナログオフセット信号Vmax/nおよびVmin/nと、スイッチ3と、スイッチ4と、を備えている。アナログオフセット信号Vmax/nおよびVmin/nは、アナログ信号Vcをオフセットするために、予め定められたアナログ信号である。本第1の実施形態のA/D変換回路100では、n=2であるため、2つのアナログオフセット信号Vmax/2とアナログオフセット信号Vmin/2とが、予め定められている。スイッチ4は、デジタル生成回路105から入力されたデジタルオフセット信号Dofに応じて、2つのアナログオフセット信号Vmax/nまたはアナログオフセット信号Vmin/nのいずれか一方を、減算回路1034に出力する。スイッチ4の出力端子は、デジタルオフセット信号Dof=Highのとき、アナログオフセット信号Vmax/nの入力端子に接続され、デジタルオフセット信号Dof=Lowのとき、アナログオフセット信号Vmin/nの入力端子に接続される。減算回路1034は、入力調整回路101から入力されたアナログ信号Vcから、スイッチ4を介して入力されたアナログオフセット信号Vmax/nまたはVmin/nのいずれかを減算する。そして、アナログオフセット信号を減算したアナログ信号Vcを、増幅回路1035に出力する。より具体的には、デジタルオフセット信号Dof=Highの場合、減算回路1034は、アナログ信号Vcから、スイッチ4を介して入力されたアナログオフセット信号Vmax/nを減算し、増幅回路1035に出力する。また、デジタルオフセット信号Dof=Lowの場合、減算回路1034は、アナログ信号Vcから、スイッチ4を介して入力されたアナログオフセット信号Vmin/nを減算し、増幅回路1035に出力する。増幅回路1035は、減算回路1034から入力された、アナログオフセット信号Vmax/nまたはVmin/nのいずれかが減算されたアナログ信号Vcを増幅したアナログ信号Vcを生成し、アナログ信号Vgとして出力する。本第1の実施形態のA/D変換回路100では、n=2であるため、増幅回路1035は、アナログオフセット信号が減算されたアナログ信号Vcを2倍に増幅したアナログ信号Vgを生成する。このときのアナログ信号Vgは、下式2で表される。スイッチ3は、クロック生成回路1032から入力されたアナログ切り替え信号Psに応じて、入力調整回路101から入力されたアナログ信号Vc、または増幅回路1035が増幅したアナログ信号Vgいずれか一方を、アナログ変換回路1033が出力するアナログ信号Vxとして、遅延回路102に出力する。スイッチ3の出力端子は、アナログ切り替え信号Ps=Highのとき、アナログ信号Vcの入力端子に接続され、アナログ切り替え信号Ps=Lowのとき、アナログ信号Vgの入力端子に接続される。第1サンプリングのとき、アナログ切り替え信号Ps=Highにより、スイッチ3の出力端子は、アナログ変換回路1033のアナログ信号Vcの入力端子に接続される。これより、アナログ信号Vxはアナログ信号Vcに等しくなり、遅延回路102に出力される。第2サンプリングのとき、アナログ切り替え信号Ps=Lowにより、スイッチ3の出力端子は、増幅回路1035の出力端子に接続される。これより、アナログ信号Vxはアナログ信号Vgに等しくなり、遅延回路102に出力される。次に、A/D変換回路100におけるアナログ信号アナログ信号Vc,アナログ信号Vgおよびデジタル信号デジタル信号Dout1,デジタル信号Dout2,デジタル信号Doutの関係について説明する。図4は、本第1の実施形態のA/D変換回路100におけるアナログ信号とデジタル信号とのそれぞれの関係を示した図である。図4aには、入力調整回路101によって調整されたアナログ信号Vcと、アナログ変換期間Taのときにデジタル生成回路105が算出するデジタル信号Dout1との関係を示している。また、図4bには、入力調整回路101によって調整されたアナログ信号Vcと、アナログ変換回路1033が生成するアナログ信号Vgとの関係を示している。また、図4cには、入力調整回路101によって調整されたアナログ信号Vcと、第2サンプリングのあとにデジタル生成回路105が算出するデジタル信号Dout2との関係を示している。また、図4dは、入力調整回路101によって調整されたアナログ信号Vcと、デジタル生成回路105が最終的に算出するデジタル信号Doutとの関係を示している。なお、図4において、アナログ信号Vcの電圧値Vmは、最小値Vminから最大値Vmaxまでのアナログ信号範囲の中間の電圧値=VmaxVmin/nである。また、ΔVは、第1サンプリングのときの量子化ステップ幅である。以下の説明においては、図4aに示したように、第1サンプリングのときのアナログ信号Vcの電圧値Vmに対応するデジタル信号Dout1の値をDthとし、デジタル信号Dout1の値がDth-1からDthに切り替わるときのアナログ信号Vcの電圧値をVm’とする。図4aに示したように、デジタル生成回路105は、第1サンプリングの結果に基づいて算出したデジタル信号Dout1の値がDout1≧Dthとなった場合、アナログ信号Vcの電圧値は、Vc≧Vm’であると判定し、アナログ変換期間Taにおいて、Highのデジタルオフセット信号Dofを出力する。また、デジタル生成回路105は、第1サンプリングの結果に基づいて算出したデジタル信号Dout1の値がDout1<Dthとなった場合、アナログ信号Vcの電圧値は、Vc<Vm’であると判定し、アナログ変換期間Taにおいて、Lowのデジタルオフセット信号Dofを出力する。すなわち、デジタル生成回路105は、予め定められたデジタル信号Dout1の値Dthを閾値として、HighまたはLowの1bitのデジタルオフセット信号Dofを生成している。このようにしてアナログ変換期間Taでは、デジタル生成回路105が生成したデジタルオフセット信号Dofの値HighまたはLowによって、第1サンプリングのときに入力されたアナログ信号Vcの電圧値と、アナログ信号Vcの電圧値Vmとの大小を判定する。そして、第2サンプリングのときに遅延回路102に入力される、上式2で表されるアナログ信号Vgは、下式3で表される。図4bは、上式3におけるアナログ信号Vcとアナログ信号Vgとの関係を表している。ところで、電圧値がVm’≦Vc≦Vmのアナログ信号Vcが遅延回路102に入力されたとき、アナログ信号Vgは、上式3より、Vg=2Vc-Vmaxとなり、図4bに示したように、アナログ信号Vgの電圧値はVg≦Vminとなる。ここで、仮に、アナログ信号Vcの最小値Vminを、A/D入力範囲最小値Vluから最大値Vloまでにおける最小値Vluに設定した場合を考える。この場合に、電圧値がVm’≦Vc≦Vmのアナログ信号Vcがアナログ変換回路1033に入力されると、アナログ信号Vgの電圧値は、A/D入力範囲の最小値Vluよりも小さくなり、遅延回路102のA/D入力範囲を超えてしまうことも考えられる。以下の説明においては、アナログ信号Vgの電圧値が遅延回路102のA/D入力範囲を超えてしまう現象を、オーバーレンジという。アナログ信号Vgの電圧値は、第1サンプリングのときの量子化ステップ幅であるΔVの幅が大きい、すなわち、第1サンプリング期間Ts1が短いと、よりオーバーレンジとなりやすい。このため、入力調整回路101は、アナログ変換回路1033が生成するアナログ信号Vgがオーバーレンジとならないように、上式1を満たすような、アナログ信号Vcの最小値Vminおよび最大値Vmaxを設定している。本第1の実施形態のA/D変換回路100では、n=2であるため、図4bに示したように、アナログ信号Vgの最小値Vminが、Vmin≧Vlu2ΔVとなるような、アナログ信号Vcの最小値Vminを設定している。図4cは、アナログ信号Vcを横軸として、第2サンプリングのときのアナログ信号Vgに対応するデジタル信号Dout2を縦軸に表している。図4cに示したように、アナログ信号Vcの最小値Vminから電圧値Vm’までの電圧範囲において、デジタル信号Dout2のデジタル信号幅Dw1を、アナログ信号Vcの電圧値Vm’から最大値Vmaxまでの電圧範囲において、デジタル信号Dout2のデジタル信号幅Dw2を、それぞれ取得することができる。ここで、アナログ信号Vcの電圧値Vm’から電圧値Vmまでの電圧範囲におけるデジタル信号Dout2のデジタル信号幅をΔDwとする。このとき、アナログ信号範囲の約1/2=1/n、n=2となるアナログ信号Vcの最小値Vminから電圧値Vmまでの電圧範囲、またはアナログ信号Vcの電圧値Vmから最大値Vmaxまでの電圧範囲におけるデジタル信号幅Dwは、Dw=Dw1ΔDw=Dw2-ΔDwを取得することができる。n=2の場合において、このデジタル信号幅Dwは、従来のA/D変換回路400におけるサンプリング期間Tsのときのアナログ信号Vcの最小値Vminから最大値Vmaxまでの電圧範囲に対応するデジタル信号幅Dwsの1/2=1/n、n=2に等しくなる。すなわち、デジタル信号幅Dwは、Dw=Dws/n=Dws/2となる。これは、A/D変換回路100が、サンプリング期間と電圧分解能が比例する関係にあることから、n=2の場合において、第2サンプリング期間Ts2をサンプリング期間Tsの1/2=1/n、すなわち、Ts2=1/nTs=Ts/2とする代わりに、アナログ信号範囲を2倍n倍、n=2に拡大する処理を行っているためである。図4dは、アナログ信号Vcを横軸として、デジタルオフセット信号Dof、およびデジタル信号Dout2に基づいて算出したデジタル信号Doutを縦軸に表している。デジタル生成回路105は、デジタルオフセット信号Dofに応じて、図4cに示したデジタル信号Dout2のデジタル信号幅Dw2を、デジタル信号幅Dw1の上にオフセットし、図4dに示したような、デジタル信号幅Dwoのデジタル信号Doutを算出する。より具体的には、デジタルオフセット信号Dofの値がHighであるときには、デジタル信号Dout2の値に、予め求めることができるアナログオフセット信号Vmax/nにおけるデジタル信号幅Dw2の値を加算することによって、デジタル信号Doutを算出する。これにより、図4dに示したように、アナログ信号範囲で取得できるデジタル信号Doutのデジタル電圧幅Dwoは、Dwo=Dw1Dw2=2Dwとなり、従来のA/D変換回路400におけるデジタル信号幅Dwsに等しくなる。このように、A/D変換回路100では、図2に示したように、第1サンプリング期間Ts1をTs1<1-1/nTsと設定し、第2サンプリング期間Ts2をTs2=1/nTsと設定する。また、アナログ変換期間Taは、第1サンプリング期間Ts1や第2サンプリング期間Ts2に比べて非常に短い期間とする。これにより、A/D変換回路100では、上述した3つの期間を合計した、A/D変換回路100における1回のA/D変換期間であるサンプリング期間Tsum≒Ts1Ts2を、従来のA/D変換回路400におけるサンプリング期間Tsよりも短い期間とすることができる。また、A/D変換回路100では、第1サンプリングの結果に基づいて算出したデジタル信号Dout1から、アナログ信号Vcをオフセットするためのアナログオフセット信号を選択するデジタルオフセット信号Dofを生成する。そして、生成したデジタルオフセット信号Dofと、第2サンプリングの結果に基づいて算出したデジタル信号Dout2とに基づいて、最終的なデジタル信号Doutを算出する。これにより、A/D変換回路100では、サンプリング期間Tsよりも短いサンプリング期間Tsumにおいても、従来のA/D変換回路400におけるサンプリング期間Tsのときのアナログ信号範囲に対応するデジタル電圧幅Dwoのデジタル信号Doutを取得することができる。上記に述べたとおり、本第1の実施形態のA/D変換回路100は、サンプリング期間Tsよりも短い第1サンプリング期間Ts1で第1サンプリングを行い、第1サンプリングの結果に基づいて、予め定められたn個本第1の実施形態では、n=2のアナログオフセット信号の中から、実際にアナログ信号Vcをオフセットするアナログオフセット信号を選択する。そして、選択したアナログオフセット信号でオフセットし、n倍に増幅したアナログ信号Vc、すなわち、アナログ信号Vgで、サンプリング期間Tsの1/nのサンプリング期間の第2サンプリングを行い、最終的なデジタル信号Doutを算出する。すなわち、本第1の実施形態のA/D変換回路100では、第2サンプリング期間Ts2を1/n本第1の実施形態では、n=2とする代わりに、アナログ信号範囲をn倍2倍に拡大することによって、同様の電圧分解能のデジタル信号Doutを得る。これにより、従来のA/D変換回路400におけるサンプリング期間Tsのときの電圧分解能と同等の電圧分解能を確保した上で、サンプリング期間を短く、すなわち、A/D変換を高速化することができる。なお、本第1の実施形態のA/D変換回路100では、n=2とし、2つのアナログオフセット信号の中から選択したアナログオフセット信号でオフセットし、さらに2倍に増幅したアナログ信号Vcで、従来のサンプリング期間Tsの1/2とした第2サンプリング期間Ts2で第2サンプリングを行う場合について説明した。しかし、アナログオフセット信号の数、増幅する倍数、サンプリング期間Tsを短くするための除数であるnは、2以上の正の整数であればよく、本第1の実施形態で説明した値に限定されるものではない。例えば、n=3とし、3つのアナログオフセット信号の中から選択したアナログオフセット信号でオフセットし、さらに3倍に増幅したアナログ信号Vcで、従来のサンプリング期間Tsの1/3とした第2サンプリング期間Ts2の第2サンプリングを行い、最終的なデジタル信号Doutを算出する構成にすることもできる。なお、本第1の実施形態のA/D変換回路100では、図4bで説明したように、アナログ信号Vcの最小値Vminを、A/D入力範囲最小値Vluから最大値Vloまでにおける最小値Vluに設定した場合に、電圧値がVm’≦Vc≦Vmのアナログ信号Vcがアナログ変換回路1033に入力されると、アナログ信号Vgの電圧値がA/D入力範囲をオーバーレンジしてしまうということが考えられていた。そこで、A/D変換回路100では、入力調整回路101が、アナログ変換回路1033が生成するアナログ信号Vgがオーバーレンジとならないように、アナログ信号Vcの最小値Vminおよび最大値Vmaxを設定していた。しかし、アナログ信号Vgの電圧値がオーバーレンジとならないようにする方法は、本第1の実施形態で説明した方法に限定されるものではない。<第2の実施形態>次に、本発明の第2の実施形態について説明する。本第2の実施形態では、第1の実施形態とは異なる方法で、アナログ信号Vgの電圧値がA/D入力範囲をオーバーレンジしないようにする。なお、本第2の実施形態におけるA/D変換回路の構成は、第1の実施形態のA/D変換回路100に備えたA/D制御回路103内のアナログ変換回路1033が異なる構成となっているのみであり、その他の構成要素は、第1の実施形態のA/D変換回路100と同様の構成である。より具体的には、図1に示した第1の実施形態のA/D変換回路100に備えたアナログ変換回路1033に代わって、後述するアナログ変換回路2033を備えているのみである。従って、本第2の実施形態のA/D変換回路の説明においては、第1の実施形態のA/D変換回路100とは異なる構成、および動作のみを説明して、詳細な説明は省略する。なお、以下の説明においては、本第2の実施形態のA/D変換回路の構成要素において、図1に示した第1の実施形態のA/D変換回路100と同様の構成要素は、同一の符号を用いて説明する。例えば、本第2の実施形態のA/D変換回路も、A/D変換回路100として説明する。本第2の実施形態のA/D変換回路100でも、第1の実施形態のA/D変換回路100と同様に、1回のA/D変換期間内に、2回のサンプリングを行う。ただし、本第2の実施形態のA/D変換回路100では、アナログオフセット信号の数が、第1の実施形態のA/D変換回路100と異なる。なお、本第2の実施形態では、増幅する倍数およびサンプリング期間Tsを短くするための除数であるnn:正の整数、n≧2の数値がn=2、アナログオフセット信号の数であるmm:正の整数、m≧2n-1の数値がm=3、である場合について説明する。本第2の実施形態のA/D変換回路100に備えた入力調整回路101は、第1の実施形態のA/D変換回路100に備えた入力調整回路101と同様に、入力されたアナログ信号Vinの電圧の範囲を、アナログ信号Vinのダイナミックレンジが、最小値Vminから最大値Vmaxまでのアナログ信号範囲となるように調整した、アナログ信号Vcを出力する。ここで、アナログ信号範囲は、第1の実施形態のA/D変換回路100に備えた入力調整回路101と同様に、最小値Vluから最大値Vloまでの遅延回路102のA/D入力範囲よりも小さい狭い範囲である。ただし、本第2の実施形態のA/D変換回路100に備えた入力調整回路101では、アナログ信号範囲の最大値Vmaxおよび最小値Vminと、A/D入力範囲の最大値Vloおよび最小値Vluとは、下式4の関係にある。A/D制御回路103は、サンプリング制御回路1031と、クロック生成回路1032と、アナログ変換回路2033と、を備えている。上述したように、本第2の実施形態のA/D変換回路100では、第1の実施形態のA/D変換回路100に備えたアナログ変換回路1033が、アナログ変換回路2033に代わっている。サンプリング制御回路1031およびクロック生成回路1032は、第1の実施形態のA/D変換回路100に備えたサンプリング制御回路1031およびクロック生成回路1032と同様であるため、詳細な説明は省略する。アナログ変換回路2033は、第1の実施形態のアナログ変換回路1033と同様に、入力調整回路101から入力されたアナログ信号Vcを、アナログオフセット信号でオフセットしたアナログ信号Vgを生成する。アナログ変換回路2033は、デジタル生成回路105から入力されたデジタルオフセット信号Dofに応じて、アナログオフセット信号を切り替える。そして、アナログ変換回路2033は、クロック生成回路1032から入力されたアナログ切り替え信号Psに応じて、入力調整回路101から入力されたアナログ信号Vc、または生成したアナログ信号Vgのいずれか一方のアナログ信号を、アナログ信号Vxとして遅延回路102に出力する。デジタル生成回路105は、デジタル信号Dout1の数値に基づいて、アナログ信号Vcを、アナログオフセット信号で調整するための制御信号であるデジタルオフセット信号Dofを生成し、生成したデジタルオフセット信号Dofを、アナログ変換回路2033に出力する。なお、本第2の実施形態のA/D変換回路100では、m=3であるため、3つのアナログオフセット信号から1つのアナログオフセット信号を選択するためのデジタルオフセット信号Dofを、アナログ変換回路2033に出力する。本第2の実施形態のA/D変換回路100におけるA/D変換の動作手順は、図2に示した第1の実施形態のA/D変換回路100における動作手順タイミングチャートと同様であるため、詳細な説明は省略する。次に、アナログ信号Vgの算出方法について説明する。図5は、本第2の実施形態のA/D変換回路100に備えたアナログ変換回路2033の概略構成を示したブロック図である。図5に示したアナログ変換回路2033は、減算回路2034と、増幅回路2035と、3値m=3のアナログオフセット信号Vmax/n、Vm/n、およびVmin/nと、スイッチ5と、スイッチ6と、を備えている。アナログオフセット信号Vmax/n、Vm/n、およびVmin/nは、アナログ信号Vcをオフセットするために、予め定められたアナログ信号である。本第2の実施形態のA/D変換回路100では、m=3であるため、3つのアナログオフセット信号Vmax/nと、アナログオフセット信号Vm/nと、アナログオフセット信号Vmin/nとが、予め定められている。ここで、アナログオフセット信号VmaxおよびVminの電圧値は、それぞれアナログ信号範囲の最大値Vmaxおよび最小値Vminである。また、アナログオフセット信号Vmの電圧値は、最小値Vminから最大値Vmaxまでのアナログ信号範囲の中間の電圧値=VmaxVmin/2である。スイッチ6は、デジタル生成回路105から入力されたデジタルオフセット信号Dofに応じて、3つのアナログオフセット信号Vmax/n、Vm/n、およびVmin/nの中から、1つのアナログオフセット信号を、減算回路2034に出力する。ここで、デジタル生成回路105から入力されるデジタルオフセット信号Dofは、0、1、2のいずれかの数値を示すことによって、3つのアナログオフセット信号Vmax/n、Vm/n、またはVmin/nの中から、いずれか1つを選択するための制御信号である。スイッチ6の出力端子は、デジタルオフセット信号Dof=2のとき、アナログオフセット信号Vmax/nの入力端子に接続され、デジタルオフセット信号Dof=1のとき、アナログオフセット信号Vm/nの入力端子に接続され、デジタルオフセット信号Dof=0のとき、アナログオフセット信号Vmin/nの入力端子に接続される。減算回路2034は、入力調整回路101から入力されたアナログ信号Vcから、スイッチ6を介して入力されたアナログオフセット信号Vmax/n、Vm/n、またはVmin/nの中のいずれかを減算する。そして、アナログオフセット信号を減算したアナログ信号Vcを、増幅回路2035に出力する。より具体的には、デジタルオフセット信号Dof=2の場合、減算回路2034は、アナログ信号Vcから、スイッチ6を介して入力されたアナログオフセット信号Vmax/nを減算し、増幅回路2035に出力する。また、デジタルオフセット信号Dof=1の場合、減算回路2034は、アナログ信号Vcから、スイッチ6を介して入力されたアナログオフセット信号Vm/nを減算し、増幅回路2035に出力する。また、デジタルオフセット信号Dof=0の場合、減算回路2034は、アナログ信号Vcから、スイッチ6を介して入力されたアナログオフセット信号Vmin/nを減算し、増幅回路2035に出力する。増幅回路2035は、減算回路2034から入力された、アナログオフセット信号Vmax/n、Vm/n、またはVmin/nのいずれかが減算されたアナログ信号Vcを増幅したアナログ信号Vcを生成し、アナログ信号Vgとして出力する。本第2の実施形態のA/D変換回路100では、n=2であるため、増幅回路2035は、アナログオフセット信号が減算されたアナログ信号Vcを2倍に増幅したアナログ信号Vgを生成する。このときのアナログ信号Vgは、下式5で表される。スイッチ5は、クロック生成回路1032から入力されたアナログ切り替え信号Psに応じて、入力調整回路101から入力されたアナログ信号Vc、または増幅回路2035が増幅したアナログ信号Vgいずれか一方を、アナログ変換回路2033が出力するアナログ信号Vxとして、遅延回路102に出力する。スイッチ5の出力端子は、アナログ切り替え信号Ps=Highのとき、アナログ信号Vcの入力端子に接続され、アナログ切り替え信号Ps=Lowのとき、アナログ信号Vgの入力端子に接続される。第1サンプリングのとき、アナログ切り替え信号Ps=Highにより、スイッチ5の出力端子は、アナログ変換回路2033のアナログ信号Vcの入力端子に接続される。これより、アナログ信号Vxはアナログ信号Vcに等しくなり、遅延回路102に出力される。第2サンプリングのとき、アナログ切り替え信号Ps=Lowにより、スイッチ5の出力端子は、増幅回路2035の出力端子に接続される。これより、アナログ信号Vxはアナログ信号Vgに等しくなり、遅延回路102に出力される。次に、本第2の実施形態のA/D変換回路100におけるアナログ信号アナログ信号Vc,アナログ信号Vgおよびデジタル信号デジタル信号Dout1,デジタル信号Dout2,デジタル信号Doutの関係について説明する。図6は、本第2の実施形態のA/D変換回路100におけるアナログ信号とデジタル信号とのそれぞれの関係を示した図である。図6aには、入力調整回路101によって調整されたアナログ信号Vcと、アナログ変換期間Taのときにデジタル生成回路105が算出するデジタル信号Dout1との関係を示している。また、図6bには、入力調整回路101によって調整されたアナログ信号Vcと、アナログ変換回路2033が生成するアナログ信号Vgとの関係を示している。また、図6cには、入力調整回路101によって調整されたアナログ信号Vcと、第2サンプリングのあとにデジタル生成回路105が算出するデジタル信号Dout2との関係を示している。また、図6dは、入力調整回路101によって調整されたアナログ信号Vcと、デジタル生成回路105が最終的に算出するデジタル信号Doutとの関係を示している。なお、図6において、アナログ信号Vcの電圧値Vmは、最小値Vminから最大値Vmaxまでのアナログ信号範囲の中間の電圧値=VmaxVmin/nである。また、ΔVは、第1サンプリングのときの量子化ステップ幅である。以下の説明においては、図6aに示したように、第1サンプリングのときのアナログ信号Vcの電圧値Vmよりも少し大きいアナログ信号Vcの電圧値Vmoに対応するデジタル信号Dout1の値をDthoとし、デジタル信号Dout1の値がDtho-1からDthoに切り替わるときのアナログ信号Vcの電圧値をVmo’とする。また、アナログ信号Vcの電圧値Vmよりも少し小さいアナログ信号Vcの電圧値Vmuに対応するデジタル信号Dout1の値をDthuとし、デジタル信号Dout1の値がDthu-1からDthuに切り替わるときのアナログ信号Vcの電圧値をVmu’とする。図6aに示したように、デジタル生成回路105は、第1サンプリングの結果に基づいて算出したデジタル信号Dout1の値がDout1≧Dthoとなった場合、アナログ信号Vcの電圧値は、Vc≧Vmo’であると判定し、アナログ変換期間Taにおいて、2のデジタルオフセット信号Dofを出力する。また、デジタル生成回路105は、第1サンプリングの結果に基づいて算出したデジタル信号Dout1の値がDthu≦Dout1<Dthoとなった場合、アナログ信号Vcの電圧値は、Vmu’≦Vc<Vmo’であると判定し、アナログ変換期間Taにおいて、1のデジタルオフセット信号Dofを出力する。また、デジタル生成回路105は、第1サンプリングの結果に基づいて算出したデジタル信号Dout1の値がDout1<Dthuとなった場合、アナログ信号Vcの電圧値は、Vc<Vmu’であると判定し、アナログ変換期間Taにおいて、0のデジタルオフセット信号Dofを出力する。すなわち、デジタル生成回路105は、予め定められたデジタル信号Dout1の値DthoおよびDthuを閾値として、0、1、2のいずれかの数値を示す2bitのデジタルオフセット信号Dofを生成している。このようにしてアナログ変換期間Taでは、デジタル生成回路105が生成したデジタルオフセット信号Dofの値0、1、2のいずれかの数値によって、第1サンプリングのときに入力されたアナログ信号Vcの電圧値と、アナログ信号Vcの電圧値とを比較する。そして、第2サンプリングのときに遅延回路102に入力される、上式5で表されるアナログ信号Vgは、下式6で表される。図6bは、上式6におけるアナログ信号Vcとアナログ信号Vgとの関係を表している。ところで、電圧値がVmo’≦Vc≦Vmoのアナログ信号Vcが遅延回路102に入力されたとき、アナログ信号Vgは、上式6より、Vg=2Vc-Vmaxとなり、図6bに示したように、アナログ信号Vgの電圧値はVg>Vminである。また、電圧値がVmu’≦Vc≦Vmuのアナログ信号Vcが遅延回路102に入力されたとき、アナログ信号Vgは、上式6より、Vg=2Vc-Vmとなり、また、図6bに示したように、アナログ信号Vgの電圧値はVg>Vminである。従って、本第2の実施形態のA/D変換回路100では、仮に、アナログ信号Vcの最小値Vminを、A/D入力範囲最小値Vluから最大値Vloまでにおける最小値Vluに設定した場合でも、アナログ信号Vgの電圧値は、A/D入力範囲をオーバーレンジしない。すなわち、本第2の実施形態のA/D変換回路100では、アナログ信号Vcの2つm-1個、m=3の電圧値VmoおよびVmuに対応するデジタル信号Dout1の値DthoおよびDthuを設け、第1サンプリングの結果に基づいて算出したデジタル信号Dout1の値に応じて、デジタルオフセット信号Dofの出力値を決定する。これにより、第1の実施形態のA/D変換回路100では、上式1に示したように、アナログ信号範囲をA/D入力範囲よりもnΔV以上の電圧範囲だけ狭める必要があったが、本第2の実施形態のA/D変換回路100では、上式4に示したように、アナログ信号範囲をA/D入力範囲よりもnΔV以上の電圧範囲だけ狭める必要がなく、アナログ信号Vgのオーバーレンジを回避することができる。このため、本第2の実施形態のA/D変換回路100では、入力調整回路101によるアナログ信号Vinの電圧の範囲の調整は、アナログ信号Vcがアナログ信号範囲となるように調整するのみとなる。このとき、例えば、アナログ信号Vinのダイナミックレンジが、遅延回路102のA/D入力範囲を必ず超えることがないのであれば、本第2の実施形態のA/D変換回路100に入力調整回路101を備えない構成とすることも可能となる。図6cは、アナログ信号Vcを横軸として、第2サンプリングのときのアナログ信号Vgに対応するデジタル信号Dout2を縦軸に表している。図6cに示したように、アナログ信号Vcの最小値Vminから電圧値Vmu’までの電圧範囲において、デジタル信号Dout2のデジタル信号幅Dw1を、アナログ信号Vcの電圧値Vmu’から電圧値Vmo’までの電圧範囲において、デジタル信号Dout2のデジタル信号幅Dw2を、アナログ信号Vcの電圧値Vmo’から最大値Vmaxまでの電圧範囲において、デジタル信号Dout2のデジタル信号幅Dw3を、それぞれ取得することができる。ここで、n=2の場合において、デジタル信号幅Dw1とDw2とDw3との合計値Dw1Dw2Dw3を、従来のA/D変換回路400におけるサンプリング期間Tsのときのアナログ信号範囲に対応するデジタル信号幅Dwsに等しくする、すなわち、Dws=Dw1Dw2Dw3=Dwoとするためには、アナログ信号Vcの電圧値VmoとVmuとを、例えば、下式7のように設定する。図6dは、アナログ信号Vcを横軸として、デジタルオフセット信号Dof、およびデジタル信号Dout2に基づいて算出したデジタル信号Doutを縦軸に表している。デジタル生成回路105は、デジタルオフセット信号Dofに応じて、図6cに示したデジタル信号Dout2のデジタル信号幅Dw1の上にデジタル信号幅Dw2をオフセットし、さらに上に、デジタル信号幅Dw3をオフセットし、図6dに示したような、デジタル信号幅Dwoのデジタル信号Doutを算出する。より具体的には、デジタルオフセット信号Dofの値が1であるときには、デジタル信号Dout2の値に、予め求めることができるアナログオフセット信号Vm/nにおけるデジタル信号幅Dw2の値を加算することによって、デジタル信号Doutを算出する。また、デジタルオフセット信号Dofの値が2であるときには、デジタル信号Dout2の値に、予め求めることができるアナログオフセット信号Vmax/nにおけるデジタル信号幅Dw2とデジタル信号幅Dw3との合計値Dw2Dw3を加算することによって、デジタル信号Doutを算出する。これにより、図6dに示したように、アナログ信号範囲で取得できるデジタル信号Doutのデジタル電圧幅Dwoは、Dwo=Dw1Dw2Dw3=Dwoとなり、従来のA/D変換回路400におけるデジタル信号幅Dwsに等しくなる。これにより、図6dに示したように、アナログ信号範囲で取得できるデジタル信号Doutのデジタル電圧幅Dwoは、Dwo=Dw1Dw2=2Dwとなり、従来のA/D変換回路400におけるデジタル信号幅Dwsに等しくなる。このように、本第2の実施形態のA/D変換回路100でも、第1の実施形態のA/D変換回路100と同様に、1回のA/D変換期間であるサンプリング期間Tsum≒Ts1Ts2を、従来のA/D変換回路400におけるサンプリング期間Tsよりも短い期間とすることができる。また、本第2の実施形態のA/D変換回路100でも、第1の実施形態のA/D変換回路100と同様に、サンプリング期間Tsよりも短いサンプリング期間Tsumにおいても、従来のA/D変換回路400におけるサンプリング期間Tsのときのアナログ信号範囲に対応するデジタル電圧幅Dwoのデジタル信号Doutを取得することができる。また、本第2の実施形態のA/D変換回路100では、アナログ信号Vcの2つm-1個、m=3の電圧値VmoおよびVmuに対応するデジタル信号Dout1の値DthoおよびDthuを設け、第1サンプリングの結果に基づいて算出したデジタル信号Dout1から、アナログ信号Vcをオフセットするためのアナログオフセット信号を選択するデジタルオフセット信号Dofを生成する。これにより、第1の実施形態のA/D変換回路100のように、アナログ信号範囲をA/D入力範囲よりもnΔV以上の電圧範囲だけ狭める必要がなく、アナログ信号Vgの電圧値がA/D入力範囲をオーバーレンジしてしまうことを、回避することができる。上記に述べたとおり、本第2の実施形態のA/D変換回路100は、サンプリング期間Tsよりも短い第1サンプリング期間Ts1で第1サンプリングを行い、第1サンプリングの結果に基づいて、予め定められたm個本第2の実施形態では、m=3のアナログオフセット信号の中から、実際にアナログ信号Vcをオフセットするアナログオフセット信号を選択する。これにより、アナログ信号範囲をA/D入力範囲よりも狭める必要なく、アナログ信号Vgの電圧値がA/D入力範囲からオーバーレンジしてしまうことを、回避する。そして、選択したアナログオフセット信号でオフセットし、n倍に増幅したアナログ信号Vc、すなわち、アナログ信号Vgで、サンプリング期間Tsの1/nのサンプリング期間の第2サンプリングを行い、最終的なデジタル信号Doutを算出する。すなわち、本第2の実施形態のA/D変換回路100でも、第2サンプリング期間Ts2を1/n本第2の実施形態では、n=2とする代わりに、アナログ信号範囲をn倍2倍に拡大することによって、同様の電圧分解能のデジタル信号Doutを得る。これにより、アナログ信号範囲を狭めることなく、従来のA/D変換回路400におけるサンプリング期間Tsのときの電圧分解能と同等の電圧分解能を確保した上で、サンプリング期間を短く、すなわち、A/D変換を高速化することができる。なお、本第2の実施形態のA/D変換回路100では、m=3とし、3つのアナログオフセット信号の中から選択したアナログオフセット信号でオフセットし、さらに、n=2とし、2倍に増幅したアナログ信号Vc、すなわち、アナログ信号Vgで、従来のサンプリング期間Tsの1/2とした第2サンプリング期間Ts2で第2サンプリングを行う場合について説明した。しかし、アナログオフセット信号の数であるmは、3以上の正の整数であればよく、本第2の実施形態で説明した値に限定されるものではない。例えば、n=2,m=4とし、4つのアナログオフセット信号の中から選択したアナログオフセット信号でオフセットし、さらに2倍に増幅したアナログ信号Vcで、従来のサンプリング期間Tsの1/2とした第2サンプリング期間Ts2の第2サンプリングを行い、最終的なデジタル信号Doutを算出する構成にすることもできる。また、本第2の実施形態のA/D変換回路100でも、第1の実施形態のA/D変換回路100と同様に、増幅する倍数およびサンプリング期間Tsを短くするための除数であるnは、2以上の正の整数であればよく、本第2の実施形態で説明した値に限定されるものではない。<第3の実施形態>以下、本発明の第3の実施形態について説明する。図7は、本発明のA/D変換回路を列毎に複数搭載したカラムA/D変換回路方式の固体撮像装置の概略構成を示したブロック図である。図7に示した固体撮像装置300は、画素部301と、垂直走査回路302と、水平走査回路303と、信号処理回路304と、カラムA/D変換回路305と、制御回路306と、を備えている。なお、図7においては、図1に示した本発明の第1、または第2の実施形態のA/D変換回路100を、固体撮像装置300に備えた場合の一例を示している。固体撮像装置300は、画素部301の各画素7が発生した光電変換信号に対して信号処理回路304によって各種の信号処理を行い、その後、カラムA/D変換回路305によってA/D変換してデジタル信号Doutとして出力する。制御回路306は、垂直走査回路302と、水平走査回路303と、信号処理回路304と、カラムA/D変換回路305と、を駆動させるための制御信号を出力する。垂直走査回路302は、制御回路306から出力された制御信号に応じて、画素部301内の画素7を画素部301の行単位で選択し、選択した行の各画素7から生成された光電変換信号を信号処理回路304に出力させる。画素部301は、複数の画素7を行方向および列方向の二次元的に配置した画素アレイである。各画素7は、フォトダイオードを備え、一定の蓄積時間内に入射した光量に応じた光電変換信号を発生し、垂直走査回路302からの選択に応じて、生成した光電変換信号を信号処理回路304に出力する。信号処理回路304は、制御回路306から入力された制御信号に応じて、画素部301から入力された光電変換信号からリセット雑音と1/f雑音とを除去した後、信号を増幅する。信号処理回路304は、増幅した信号をアナログ信号VinとしてカラムA/D変換回路305に出力する。カラムA/D変換回路305は、同じ構成のA/D変換回路100を、画素部301の列の数だけ複数備えている。ただし、カラムA/D変換回路305内に備えたA/D変換回路100は、A/D制御回路103内のクロック生成回路1032、およびサンプリング制御回路1031をそれぞれ備える構成ではなく、全てのA/D変換回路100に共通のクロック生成回路1032、およびサンプリング制御回路1031を1つのみ備えている。図7では、カラムA/D変換回路305内に備えた全てのA/D変換回路100に共通のクロック生成回路1032とサンプリング制御回路1031とをまとめて、タイミング生成回路110として表している。各列に備えたA/D変換回路100のそれぞれは、制御回路306から入力された制御信号に応じて、信号処理回路304から入力されたアナログ信号Vinを、A/D変換したデジタル信号Doutを出力する。水平走査回路303は、制御回路306から入力された制御信号に応じて、カラムA/D変換回路305の各A/D変換回路100によってA/D変換されたデジタル信号Doutを、画素部301の列単位で選択する。水平走査回路303が選択された列のデジタル信号Doutが、固体撮像装置300の出力として順次出力される。上記に述べたように、本第3の実施形態の固体撮像装置300では、画素部301の各画素7が生成した光電変換信号に対して信号処理回路304によって各種の信号処理を行って、アナログ信号Vinを取得する。その後、カラムA/D変換回路305によってアナログ信号VinをA/D変換したデジタル信号Doutを出力する。このとき、カラムA/D変換回路305内の各A/D変換回路100は、従来のA/D変換回路400におけるサンプリング期間Tsよりも短いサンプリング期間Tsumで、従来のA/D変換回路400がサンプリング期間TsでA/D変換したときと同等の電圧分解能のデジタル信号Doutを出力することができる。このことにより、本第3の実施形態の固体撮像装置300内のカラムA/D変換回路305は、図8に示した従来のA/D変換回路400を画素部の各列に備えた、図示しない従来のカラムA/D変換回路がサンプリング期間TsでA/D変換したときの電圧分解能と同等の電圧分解能を確保した上で、サンプリング期間を短くし、高速化することができる。また、本第3の実施形態の固体撮像装置300では、カラムA/D変換回路305内の各A/D変換回路として、図1に示した本発明の第1、または第2の実施形態のA/D変換回路100を備えている。しかし、固体撮像装置300に備えたカラムA/D変換回路305内には、上記に述べたように、全てのA/D変換回路100に共通のタイミング生成回路110クロック生成回路1032およびサンプリング制御回路1031を1つのみ備えている。このため、本第3の実施形態の固体撮像装置300では、クロック生成回路1032およびサンプリング制御回路1031を備えたA/D変換回路100を、画素部301の列毎に備える場合よりも、固体撮像装置300に備えるカラムA/D変換回路305の回路規模を削減することができる。この回路規模の削減は、固体撮像装置300のように、狭小な領域内にA/D変換回路を搭載するような場合において有効であり、固体撮像装置300は、回路規模が削減された状態で、従来の固体撮像装置と同等の電圧分解能のデジタル信号Doutを、高速に出力することができる。なお、本第3の実施形態の固体撮像装置300においては、カラムA/D変換回路305内に、同じ構成のA/D変換回路100を、画素部301の列の数だけ複数備える場合について説明したが、画素部301の複数の列毎に1つのA/D変換回路100を複数備える構成とすることもできる。すなわち、A/D変換回路100を画素部301の複数の列で共有する構成とすることもできる。このような構成であっても、同様に、A/D変換回路100の高速化の効果を得ることができる。また、本第3の実施形態の固体撮像装置300においては、カラムA/D変換回路305内に、全てのA/D変換回路100に共通のタイミング生成回路110クロック生成回路1032およびサンプリング制御回路1031を1つのみ備える場合について説明したが、共通のタイミング生成回路110を、例えば、制御回路306や、水平走査回路303の中に備える構成とすることもできる。また、共通のタイミング生成回路110を、固体撮像装置300の外部の制御装置に備える構成とすることもできる。これにより、固体撮像装置300の回路規模を削減することができる。上記に述べたとおり、本発明を実施するための形態によれば、従来のA/D変換回路におけるサンプリング期間Tsに対して、Ts1<1-1/nTsである第1サンプリング期間Ts1と、Ts2=1/nTsである第2サンプリング期間Ts2とを設定する。また、第1サンプリング期間Ts1や第2サンプリング期間Ts2に比べて非常に短いアナログ変換期間Taを設ける。そして、第1サンプリング期間Ts1で第1サンプリングを行い、アナログ変換期間Taの期間で、第1サンプリングの結果に基づいて、予め定められたn個のアナログオフセット信号の中から、入力されたアナログ信号を実際にオフセットするアナログオフセット信号を選択する。その後、入力されたアナログ信号を選択したアナログオフセット信号でオフセットし、n倍に増幅したアナログ信号で、第2サンプリング期間Ts2の第2サンプリングを行う。そして、アナログオフセット信号を選択するための制御信号の値と第1サンプリングの結果とに基づいて、最終的なデジタル信号を算出する。従来のA/D変換回路が出力するデジタル信号の電圧分解能と同等の電圧分解能を確保した上で、サンプリング期間を短くすることによるA/D変換の高速化を実現することができる。また、本発明を実施するための形態によれば、A/D変換回路を固体撮像装置内に搭載した場合に、従来の固体撮像装置が出力するデジタル信号の電圧分解能と同等の電圧分解能を確保した上で、A/D変換回路のサンプリング期間を短くすることによる固体撮像装置の高速化を実現することができる。これにより、従来の固体撮像装置に対して、デジタル信号の電圧分解能を犠牲にすることなく、高速な固体撮像装置を提供することができる。なお、本実施形態においては、例えば、アナログ変換回路1033およびアナログ変換回路2033において、入力されたアナログ信号Vcからアナログ信号Vgを生成する際に、アナログ信号Vcからアナログオフセット信号を減算した後に増幅する場合について説明した。しかし、アナログ信号Vgを生成する際の処理は、本発明を実施するための形態に限定されるものではない。例えば、入力されたアナログ信号Vcを最初に増幅し、増幅されたアナログ信号Vcからアナログオフセット信号を減算してアナログ信号Vgを生成する構成、つまり、アナログ変換回路1033においては、減算回路1034と増幅回路1035とが逆の配置になっている構成とすることもできる。また、本実施形態においては、例えば、アナログ変換回路1033およびアナログ変換回路2033において、デジタルオフセット信号Dofの値毎に1つアナログオフセット信号を備えている場合の例について説明した。しかし、アナログオフセット信号の電圧値は、図示した実際にアナログ信号Vcをオフセットするアナログオフセット信号の電圧値を実現することができればよく、アナログオフセット信号の構成は、本発明を実施するための形態に限定されるものではない。例えば、複数の電圧値のオフセット信号をアナログ変換回路1033内に備え、デジタルオフセット信号Dofの値に応じて選択されるアナログオフセット信号の電圧値を、複数のオフセット信号の電圧値の組み合わせで実現する構成とすることもできる。より具体的には、例えば、電圧値が1Vのアナログオフセット信号を選択する場合、電圧値が0.3Vのオフセット信号と、電圧値が0.7Vのオフセット信号とを組み合わせて、電圧値が1Vのアナログオフセット信号を実現することもできる。また、本実施形態においては、遅延素子1としてNAND回路およびNOT回路を使用した場合の例について説明したが、遅延素子1として使用する回路は、本発明を実施するための形態に限定されるものではない。例えば、遅延素子1として、NOR回路否定論理和ゲート、差動回路など、様々な構成の遅延素子であってもよい。以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。"