それぞれ、トランジスタと、前記トランジスタに接続された画素電極と、該画素電極に対向して配置された基準電極と、を含み、マトリクス状に配置された複数の画素回路と、対応する前記複数の画素回路にそれぞれ接続される複数のデータ線と、対応する前記複数の画素回路にそれぞれ接続される複数のゲート線と、それぞれ、第1の順序または該第1の順序とは逆の第2の順序で、順に2水平期間以上の水平期間にハイ電圧となるゲート信号を出力する、該ゲート信号が出力される水平期間に応じた数の複数のゲート回路と、前記各ゲート回路を制御し、前記複数のゲート線を走査するゲート信号制御回路と、を含み、前記ゲート信号制御回路は、隣接するゲート線においてゲート信号が出力される期間が重複しないように、前記各ゲート回路にゲート信号の出力を開始させる、ことを特徴とする表示装置。前記各ゲート回路は、前記複数のゲート線のうち奇数番目のゲート線に順にゲート信号を出力する第1のゲート回路と、前記複数のゲート線のうち偶数番目のゲート線に順にゲート信号を出力する第2のゲート回路と、を有し、前記第1のゲート回路が2番目のゲート信号を出力した後に、前記第2のゲート回路がゲート信号の出力を開始することを特徴とする請求項1記載の表示装置。前記各ゲート回路は、前記複数のゲート線のうちk番目のゲート線に順にゲート信号を出力する第1のゲート回路と、前記複数のゲート線のうちk1番目のゲート線に順にゲート信号を出力する第2のゲート回路と、を有し、前記複数のゲート線のうちk2番目のゲート線に順にゲート信号を出力する第3のゲート回路と、を有し、前記第1のゲート回路が2番目のゲート信号を出力した後に、前記第2のゲート回路がゲート信号の出力を開始するとともに、前記第2のゲート回路が2番目のゲート信号を出力した後に、前記第3のゲート回路がゲート信号の出力を開始することを特徴とする請求項1記載の表示装置。前記第1、2、及び3のゲート回路は、前記複数の画素回路が配置された画素領域の左右に配置された2のゲート回路により構成されることを特徴とする請求項3記載の表示装置。前記各ゲート回路には、前記第1の順序または前記第2の順序で順にハイ電圧となる4相のクロック信号がそれぞれ入力される4のクロック信号線が接続され、前記各ゲート回路は、順にゲート信号を出力する複数の基本回路を含み、前記複数の基本回路のうち、前記各ゲート回路が前記第1の順序で順にゲート信号を出力する場合において、k番目にゲート信号を出力する基本回路をk番目の基本回路、前記4相のクロック信号のうちm番目のクロック信号をm番目のクロック信号、ゲート信号のハイ電圧となる期間を水平期間lとすると、前記k番目の基本回路は、k-1番目の基本回路からの出力に応じて第1のノードの電圧を制御する第1のトランジスタと、前記第1のノードがハイ電圧の時に、第2のノードをロー電圧にする第2のトランジスタと、m番目のクロック信号のハイ電圧に応じて、ハイ電圧を出力端子に印加する第3のトランジスタと、k2番目の基本回路からの出力に応じて前記第1のノードの電圧を制御する第4のトランジスタと、m2l番目のクロック信号のハイ電圧に応じて、前記第2のノードをハイ電圧にする第5のトランジスタと、前記第2のノードがハイ電圧の際に、前記出力端子をロー電圧にする第6のトランジスタと、k-2番目の基本回路からの出力に応じて前記第1のノードの電圧を制御する第7のトランジスタと、k1番目の基本回路からの出力に応じて前記第1のノードの電圧を制御する第8のトランジスタと、を有することを特徴とする請求項1乃至4のいずれかに記載の表示装置。前記各ゲート回路が前記第1の順序で順にゲート信号を出力する場合において、前記第1のトランジスタは、k-1番目の基本回路からの出力に応じて前記第1のノードをハイ電圧にし、前記第4のトランジスタは、k2番目の基本回路からの出力に応じて前記第1のノードをロー電圧にし、前記各ゲート回路が前記第2の順序で順にゲート信号を出力する場合において、前記第8のトランジスタは、k1番目の基本回路からの出力に応じて前記第1のノードをハイ電圧にし、前記第7のトランジスタは、k-2番目の基本回路からの出力に応じて前記第1のノードをロー電圧にすることを特徴とする請求項1乃至5のいずれかに記載の表示装置。前記n番目の基本回路は、更に、m番目のクロックのハイ電圧に応じて、前記第1のノードのハイ電圧値を更に増加させるブートストラップ回路を有することを特徴とする請求項1乃至6のいずれかに記載の表示装置。前記n番目の基本回路は、更に、前記第2のノードがロー電圧になるまで、前記第2のノードのハイ電圧を保持する保持容量を有することを特徴とする請求項1乃至7のいずれかに記載の表示装置。しかしながら、上記のような双方向走査駆動が可能なゲート回路においては、順方向走査駆動を行う場合と、逆方向走査駆動を行う場合とで、画素回路に含まれるトランジスタに生じるゲートソース間の寄生容量が異なることから、基準電極に対する画素電極の電圧に差異が生じ、表示品質の低下を招く場合がある。以下、具体的に図を用いて説明する。図13は、本発明の課題を説明するための画素回路の断面の概要を示した図である。具体的には、ドレイン線に平行な方向における画素回路130の断面の概要を示す。図13に示すように、各画素回路130は、主に、TFTを形成するゲート電極131、半導体層132、ソース電極133、及びドレイン電極134と、画素電極135と、基準電極136と、を有する。具体的には、例えば、透明基板137上に、ゲート電極131が配置され、当該ゲート電極131を覆うように、当該ゲート電極131上に、ゲート絶縁膜138が配置される。そして、当該ゲート絶縁膜138上に、半導体層132が配置される。また、当該半導体層132上に、ソース電極133及びドレイン電極134が配置される。また、ソース電極133は、画素電極135に接続され、基準電極136は、画素電極135、ソース電極133、及びドレイン電極134等の上に絶縁膜139を介して積層される。なお、当該画素回路130の構成については、従来と同様であるため、詳細な説明については省略する。図14は、図13に示した各画素回路の等価回路を示す図である。具体的には、図14は、順番に並ぶ複数の画素回路130のうち、n番目の画素回路130と、n1番目の画素回路130を示す。また、図14において、矢印31が順方向駆動においてゲート線が順にオンされる方向を示し、矢印32が逆方向駆動においてゲート線が順にオンされる方向を示す。図14に示すように、TFT142nのゲートは、順番に並ぶ複数のゲート線のうち、n番目のゲート線141nが接続される。基準電極136は、基準電圧線143に接続され、当該画素電極135nと基準電極136によって、画素容量Cstが形成される。画素電極135nは、それぞれ、n-1番目のゲート線141n-1と、n番目のゲート線141nとに、隣接して配置される。ここで、上記図13に示した画素回路130の構成から、画素電極135nとn番目のゲート線141nとの間に、寄生容量Cgp1が、画素電極135nとn-1番目のゲート線141n-1との間に、寄生容量Cgp2が生じる。よって、画素電極135に隣接する各ゲート線141に出力されるゲート信号が、オン電圧からオフ電圧に変化するのに伴い、画素電極135との間に生じる寄生容量とのカップリングにより、画素容量Cstに保持される保持電圧が変動する。つまり、基準電極136に対する画素電極135の電圧が変動するが、具体的には、後述する。なお、下記において、寄生容量Cgp1により低下する電圧をV1、寄生容量Cgp2により低下する電圧をV2として説明する。まず、順方向駆動が行われる場合の当該画素電極135の電圧の変化について、図15を用いて説明する。なお、図15においては、2水平期間オーバーラップ駆動を想定して説明する。ここで、1水平期間1Hとは、1の画素回路130に表示データの書き込みを行う期間に相当する。上記のように、2水平期間オーバーラップ駆動を想定していることから、図15に示すように、n番目のゲート線141nの電圧がハイ電圧となる2水平期間2Hのうち前半の水平期間1Hが終了する時刻t1において、n-1番目の画素回路130へのデータ書き込みが終了する。よって、この時刻t1に、n-1番目のゲート線141n-1の電圧がハイ電圧からロー電圧に変化する。これに伴い、n番目の画素回路130において、画素電極135nとn-1番目のゲート線141n-1との間に存在する寄生容量Cgp2により、電圧V2が低下する。また、このときt1、当該n番目の画素回路130へのデータ信号の入力が始まることから、データ信号線144に供給される表示電圧が、n番目の画素回路130に供給される表示電圧へ変化する。ここで、時刻t1において寄生容量Cgp2による電圧V2の低下が生じるものの、後半の水平期間において、画素電極135nの電圧は、n番目の画素回路130の表示データに応じた表示電圧に近づくので、電圧V2の低下による影響はほとんど受けない。そして、後半の1水平期間1Hが終了する時刻t2において、n番目の画素回路130へのデータ書込みが終了する。よって、この時刻t2に、n番目のゲート線141nの電圧がハイ電圧からロー電圧に変化する。このとき、n番目の画素回路130において、画素電極135nとn番目のゲート線141nとの間に存在する寄生容量Cgp1により、電圧V1が低下し、n番目の画素電極135nの電圧は、所望の表示電圧より、電圧V1が低下された電圧に維持される。また、時刻t2においてn1番目の画素回路130へのデータ信号の入力等が同様に開始される。なお、ここで、いわゆる反転駆動を用いる場合を想定しているので、n番目とn1番目との画素回路130で入力するデータ信号の符号が異なるが、その他の点については同様であるので説明を省略する。上記のように、順方向駆動の場合においては、各画素回路130の画素電極135は、所望の表示電圧より、電圧V1が低下された電圧に維持される。次に、図16を用いて、逆方向走査駆動を行う場合の駆動について説明する。上記のように2水平期間オーバーラップ駆動を想定していることから、n1番目の画素回路130においては、n1番目のゲート線141n1の電圧がハイ電圧となる2水平期間2Hのうち、前半の水平期間Hが終了する時刻t1において、n2番目の画素回路130へのデータ書き込みが終了する。よって、この時刻t1に、n2番目のゲート線141n2の電圧がハイ電圧からロー電圧に変化する。しかしながら、n1番目の画素回路130において、画素電極135n1が、n2番目のゲート線141n2との間に生じる寄生容量は、図13からもわかるように、n1番目のゲート線141n1との間に生じる寄生容量Cgp1や、n番目のゲート線141nとの間に生じる寄生容量Cgp2と比較して、小さいので、この時刻における電圧の変動は小さい。また、後半の1水平期間1Hにおいて、画素電極135n1の電圧は、n1番目の画素回路130の表示データに対応する表示制御電圧に近づくので、電圧の変動による影響はほとんど受けない。また、この時刻t1に、データ信号線144に供給される表示電圧が、n1番目の画素回路130に供給される表示電圧へ変化する。そして、後半の水平期間Hが終了する時刻t2において、n1番目の画素回路130へのデータ書込みが終了する。この時刻t2に、n1番目のゲート線141n1の電圧がハイ電圧からロー電圧に変化する。これに伴い、n1番目の画素回路130において、画素電極135n1とn1番目のゲート線141n1との間に存在する寄生容量Cgp1により、画素電極135n1の電圧が、電圧V1分低下する。この時刻t2より1水平期間H後の時刻t3に、n番目のゲート線141nの電圧がハイ電圧からロー電圧に変化する。これに伴い、画素電極135n1とn番目のゲート線141nとの間に存在する寄生容量Cgp2により、画素電極135n1の電圧が、電圧V2さらに低下する。また、時刻t2においては、n番目の画素回路130へのデータ信号の入力等が同様に開始される。上記のように、いわゆる反転駆動を用いる場合を想定しているので、n番目とn1番目との画素回路130で入力するデータ信号の符号が異なるが、その他の点については同様であるので説明を省略する。つまり、逆方向に走査される場合においては、各画素回路130の画素電極135は、所望の表示電圧より、電圧V1及び電圧V2が低下された電圧に維持される。以上のように、順方向走査駆動を行う場合と、逆方向走査駆動を行う場合とで、基準電極136に対する画素電極135の電圧に差異が生じ、表示品質の低下を招く。本発明は、このような課題を鑑みてなされたものであり、順方向走査駆動する場合と、逆方向走査駆動をする場合とに生じる、画素回路130の保持電圧の差異の影響を抑制し、表示品質が向上される表示装置の提供を、目的とする。1本発明の表示装置は、それぞれ、トランジスタと、前記トランジスタに接続された画素電極と、該画素電極に対向して配置された基準電極と、を含み、マトリクス状に配置された複数の画素回路と、対応する前記複数の画素回路にそれぞれ接続される複数のデータ線と、対応する前記複数の画素回路にそれぞれ接続される複数のゲート線と、それぞれ、第1の順序または該第1の順序とは逆の第2の順序で、順に2水平期間以上の水平期間にハイ電圧となるゲート信号を出力する、該ゲート信号が出力される水平期間に応じた数の複数のゲート回路と、前記各ゲート回路を制御し、前記複数のゲート線を走査するゲート信号制御回路と、を含み、前記ゲート信号制御回路は、隣接するゲート線においてゲート信号が出力される期間が重複しないように、前記各ゲート回路にゲート信号の出力を開始させる、ことを特徴とする。2上記1に記載の表示装置において、前記各ゲート回路は、前記複数のゲート線のうち奇数番目のゲート線に順にゲート信号を出力する第1のゲート回路と、前記複数のゲート線のうち偶数番目のゲート線に順にゲート信号を出力する第2のゲート回路と、を有し、前記第1のゲート回路が2番目のゲート信号を出力した後に、前記第2のゲート回路がゲート信号の出力を開始することを特徴とする。3上記1に記載の表示装置において、前記各ゲート回路は、前記複数のゲート線のうちk番目のゲート線に順にゲート信号を出力する第1のゲート回路と、前記複数のゲート線のうちk1番目のゲート線に順にゲート信号を出力する第2のゲート回路と、を有し、前記複数のゲート線のうちk2番目のゲート線に順にゲート信号を出力する第3のゲート回路と、を有し、前記第1のゲート回路が2番目のゲート信号を出力した後に、前記第2のゲート回路がゲート信号の出力を開始するとともに、前記第2のゲート回路が2番目のゲート信号を出力した後に、前記第3のゲート回路がゲート信号の出力を開始することを特徴とする。4上記3に記載の表示装置において、前記第1、2、及び3のゲート回路は、前記複数の画素回路が配置された画素領域の左右に配置された2のゲート回路により構成されることを特徴とする。5上記1乃至4のいずれかに記載の表示装置において、前記各ゲート回路には、前記第1の順序または前記第2の順序で順にハイ電圧となる4相のクロック信号がそれぞれ入力される4のクロック信号線が接続され、前記各ゲート回路は、順にゲート信号を出力する複数の基本回路を含み、前記複数の基本回路のうち、前記各ゲート回路が前記第1の順序で順にゲート信号を出力する場合において、k番目にゲート信号を出力する基本回路をk番目の基本回路、前記4相のクロック信号のうちm番目のクロック信号をm番目のクロック信号、ゲート信号のハイ電圧となる期間を水平期間lとすると、前記k番目の基本回路は、k-1番目の基本回路からの出力に応じて第1のノードN1の電圧を制御する第1のトランジスタT1と、前記第1のノードN1がハイ電圧の時に、第2のノードN2をロー電圧にする第2のトランジスタT4と、m番目のクロック信号のハイ電圧に応じて、ハイ電圧を出力端子に印加する第3のトランジスタT5と、k2番目の基本回路からの出力に応じて前記第1のノードN1の電圧を制御する第4のトランジスタT9と、m2l番目のクロック信号のハイ電圧に応じて、前記第2のノードN2をハイ電圧にする第5のトランジスタT3と、前記第2のノードN2がハイ電圧の際に、前記出力端子をロー電圧にする第6のトランジスタT6と、k-2番目の基本回路からの出力に応じて前記第1のノードN1の電圧を制御する第7のトランジスタT9Aと、k1番目の基本回路からの出力に応じて前記第1のノードN1の電圧を制御する第8のトランジスタT1Aと、を有することを特徴とする。6上記1乃至5のいずれかに記載の表示装置において、前記各ゲート回路が前記第1の順序で順にゲート信号を出力する場合において、前記第1のトランジスタT1は、k-1番目の基本回路からの出力に応じて前記第1のノードN1をハイ電圧にし、前記第4のトランジスタT9は、k2番目の基本回路からの出力に応じて前記第1のノードN1をロー電圧にし、前記各ゲート回路が前記第2の順序で順にゲート信号を出力する場合において、前記第8のトランジスタT1Aは、k1番目の基本回路からの出力に応じて前記第1のノードN1をハイ電圧にし、前記第7のトランジスタT9Aは、k-2番目の基本回路からの出力に応じて前記第1のノードN1をロー電圧にすることを特徴とする。7上記1乃至6のいずれかに記載の表示装置において、前記n番目の基本回路は、更に、m番目のクロックのハイ電圧に応じて、前記第1のノードN1のハイ電圧値を更に増加させるブートストラップ回路を有することを特徴とする。8上記1乃至7のいずれかに記載の表示装置において、前記n番目の基本回路は、更に、前記第2のノードN2がロー電圧になるまで、前記第2のノードN2のハイ電圧を保持する保持容量を有することを特徴とする。図1は、本発明の実施の形態に係る表示装置の概略を示す図である。図1に示すように、例えば、表示装置100は、TFT等図示せずが形成されたTFT基板102と、当該TFT基板102に対向し、カラーフィルタ図示せずが設けられたフィルタ基板101を有する。また、表示装置100は、TFT基板102及びフィルタ基板101に挟まれた領域に封入された液晶材料図示せずと、TFT基板102のフィルタ基板101側と反対側に接して位置するバックライト103を有する。図2は、本実施の形態におけるゲート回路の配置について説明するための図である。図2に示すように、例えば、第1のゲート回路201、第2のゲート回路202は、マトリクス状に配置された複数の画素回路を含む表示部203の両側にそれぞれ配置される。後述するように、例えば、表示部203の右側に配置された第1のゲート回路201は、奇数番目のゲート線105にゲート信号を出力し、表示部203の左側に配置された第2のゲート回路202は、偶数番目のゲート線105にゲート信号を出力する。なお、詳細については後述する。図3は、TFT基板上に形成された画素回路の概略を説明するための図である。図3に示すように、TFT基板102は、図3の横方向に略等間隔に配置した複数のゲート線105と、図3の縦方向に略等間隔に配置した複数のデータ線107を有する。また、ゲート線105は、対応するゲート回路201、202に接続され、また、データ線107は、ドライバ106に接続される。ゲート回路201、202は、複数のゲート線105それぞれに対応する複数の基本回路図示せずを有する。なお、各基本回路は、ドライバ106からの制御信号115に応じて、1フレーム期間のうち、対応するゲート走査期間信号ハイ期間にはハイ電圧となり、それ以外の期間信号ロー期間にはロー電圧となるゲート信号を、対応するゲート線105に出力するが、詳細には後述する。また、図3においては、左側に配置された第2のゲート回路202のみを示しているが、第1のゲート回路201についても同様である。ゲート線105及びデータ線107によりマトリクス状に区画された各画素領域140は、それぞれ、TFT109、画素電極110、及び、基準電極111を有する。ここで、TFT109のゲートは、ゲート線105に接続され、ドレインは、データ線107に接続され、ソースは、画素電極110に接続される。また、基準電極111は、コモン信号線108に接続され、画素電極110と基準電極111は、互いに対向する。次に、上記のように構成された画素回路の動作について説明する。ドライバ106は、コモン信号線108を介して、基準電極111に、基準電圧を印加する。また、ドライバ106により制御されるゲート回路104は、ゲート線105を介して、TFT109のゲート電極131に、ゲート信号を出力する。更に、ドライバ106は、ゲート信号が出力されたTFT109に、データ線107を介して、映像信号の電圧を供給し、当該映像信号の電圧は、画素電極110に印加される。この際、画素電極110と基準電極111との間に電位差が生じる。そして、ドライバ106が画素電極110と基準電極111との間に生じる電位差を制御することにより、液晶材料の液晶分子の配向等を制御する。ここで、液晶材料には、バックライト103からの光が案内されることから、上記のように液晶分子の配向等を制御することにより、バックライト103からの光の量を調節でき、結果として、画像を表示することができる。図4は、ゲート回路の構成をについて説明するための図である。図4に示すように、各基本回路401は、入力端子IN1、IN2、IN3、IN4、IN5、IN6と、出力端子OUTを有する。ドライバ106は、当該入力端子IN1、IN2に、制御信号115を入力する。ここで、制御信号115は、例えば、順に並んだゲート線のうち奇数番目のゲート線にゲート信号を出力する奇数番目の基本回路401に入力する、4相の互いに位相の異なる基本クロック信号V1、V3、V5、V7、ロー電圧線VGL、補助信号VST、VSTAを含む。また、制御信号115は、例えば、順に並んだゲート線のうち偶数番目のゲート線にゲート信号を出力する偶数番目の基本回路401に入力する、4相の互いに位相の異なる基本クロック信号V2、V4、V6、V8、ロー電圧線VGL、補助信号VST2、VST2Aを含む。なお、奇数番目の基本回路401が第1のゲート回路201を構成し、偶数番目の基本回路401が第2のゲート回路202を構成する。なお、特許請求の範囲におけるゲート信号制御回路は、例えばドライバ106内に含まれる。n番目の基本回路401-nの入力端子IN1、IN2には、それぞれ基本クロック信号Vm、Vm4を入力する。また、n番目の基本回路401-nの入力端子IN3には、n-2番目の基本回路401-n-2からのゲート信号Gn-2を入力し、入力端子IN4には、n-4番目の基本回路401-n-4からのゲート信号Gn-4を入力する。また、n番目の基本回路401-nの入力端子IN5には、n2番目の基本回路401-n2からのゲート信号Gn2を入力し、入力端子IN6には、n4番目の基本回路401-n4からのゲート信号Gn4を入力する。なお、ここで、n番目の基本回路とは、n番目のゲート線105にゲート信号を出力する基本回路に相当する。なお、各ゲート回路201に含まれる複数の基本回路401のうち、1番目の基本回路401図中一番上に位置する基本回路の入力端子IN3及びIN4には、対応するゲート信号がないため、それぞれ補助信号VSTA、VSTを入力する。また、同様に2番目の基本回路401の入力端子IN3には、対応するゲート信号がないため、補助信号VSTを入力する。また、各ゲート回路に含まれる基本回路のうち、最後の基本回路401図中一番下に位置する基本回路の入力端子IN5及びIN6には、対応するゲート信号がないため、それぞれ補助信号VST、VSTAを入力する。同様に、最後から2番目の基本回路401の入力端子IN6には、対応するゲート信号がないため、それぞれ補助信号VSTを入力する。なお、偶数番目の基本回路401についても、上記と同様であるので説明を省略する。また、図4においては、480本のゲート線105及びそれに応じた基本回路401を示しているが、これに限られずその他の数のゲート線105等を有してもよいことはいうまでもない。次に、n番目の基本回路の構成と動作について説明する。図5は、n番目の基本回路の構成の一例を示す図である。図6は、ゲート回路が順方向に走査する場合のタイミングチャートを示す図である。なお、図6において、VST、VSTA、V1、V3、V5、V7は、第1のゲート回路201で使用される信号を示し、VST2、VSTA2、V2、V4、V6、V8は、第2のゲート回路202で使用される信号を示す。また、N1、N2は、それぞれノードN1及びN2の電圧を示す。更に、G1乃至G6は、それぞれ1乃至6番目のゲート線105に出力されるゲート信号を示す。なお、各信号の詳細については後述する。まず、各ゲート回路201、202が順方向に走査する場合について説明する。期間P1には、トランジスタT9Aのゲートに入力されるn-4番目の基本回路401-n-4のゲート信号Gn-4がハイ電圧となるので、トランジスタT9Aはオンされる。これにより、低電圧線VGLの電圧がトランジスタT9Aを介してN1に印加され、N1がロー電圧に維持される。期間P2には、トランジスタT7及びトランジスタT1のゲートに入力されるn-2番目の基本回路401-n-2のゲート信号Gn-2がハイ電圧となるので、トランジスタT7及びトランジスタT1がオンされる。これにより、ノードN1がハイ電圧となり、ノードN2はロー電圧となる。ノードN1がハイ電圧となるので、トランジスタT4及びトランジスタT5がオンする。ここで、トランジスタT4がオンすることによっても、N2がロー電圧となる。また、このとき、トランジスタT5のソースまたはドレインに入力されるクロックVmはロー電圧であるので、ゲート信号Gnはロー電圧である。期間P3には、クロックVmがオンされる。ここで上述のようにN1はハイ電圧であるので、トランジスタT5がオンしている。これにより、ゲート信号GnはクロックVmによりハイ電圧となり、出力端子OUTより出力される。このとき、トランジスタT5のゲート、及び、ソースまたはドレイン間に接続された昇圧容量C1の容量カップリングにより、ノードN1は、更に高電圧となる。期間P4には、トランジスタT1Aのゲート及びソース/ドレインに入力されるn2番目の基本回路401-n2のゲート信号Gn2がハイ電圧となるので、トランジスタT1A及びトランジスタT7Aがオンされる。これにより、N2がロー電圧に維持されるとともに、ノードN1がハイ電圧に維持される。期間P5には、トランジスタT9に入力されるn4番目の基本回路401-n4のゲート信号Gn4がハイ電圧となるので、トランジスタT9がオンし、ノードN1がロー電圧となる。また、クロックVm4がオンするので、クロックVm4が入力されるトランジスタT3がオンし、ノードN2がハイ電圧となる。ノードN2がハイ電圧になると、トランジスタT6がオンし、ゲート信号Gnは、ロー電圧に維持される。また、その後ノードN2のハイ電圧は、ロー電圧線VGL及びノードN2の間に接続された容量C3により、ハイ電圧に維持される。次に、図7を用いて、逆方向に走査される場合のゲート回路201、202の動作について説明する。なお、図6と同様に、図7において、VST、VSTA、V1、V3、V5、V7は、第1のゲート回路201で使用される信号を示し、VST2、VSTA2、V2、V4、V6、V8は、第2のゲート回路202で使用される信号を示す。また、図7においてN1、N2は、それぞれノードN1及びN2の電圧を示す。また、図7において横方向の1目盛は、表示電圧の書き込み期間に相当する1水平期間を示す。期間P1には、n4番目の基本回路401-n4のゲート信号Gn4がハイ電圧となるので、トランジスタT9がオンし、ノードN1はロー電圧を維持する。期間P2には、n2番目の基本回路401-n2のゲート信号Gn2がハイ電圧となるので、トランジスタT1A及びトランジスタT7Aがオンする。これにより、ノードN1がハイ電圧となる。ノードN1がハイ電圧となるので、トランジスタT4がオンする。これにより、ノードN2がロー電圧となる。また、トランジスタT7Aがオンするので、N2は、ロー電圧を維持する。期間P3には、クロックVmがオンされる。ここで上述のようにN1はハイ電圧であるので、トランジスタT5がオンしている。これにより、ゲート信号GnはクロックVmによりハイ電圧となり、出力端子より出力される。このとき、昇圧容量C1の容量カップリングにより、ノードN1は、更に高電圧となる。期間P4には、n-2番目の基本回路401-n-2のゲート信号Gn-2がハイ電圧となるので、トランジスタT1及びトランジスタT7Aがオンされる。これにより、N2がロー電圧に維持されるとともに、ノードN1がハイ電圧に維持される。期間P5には、n-4番目の基本回路401-n-4のゲート信号Gn-4がハイ電圧となるので、トランジスタT9Aがオンし、ノードN1がロー電圧となる。また、クロックVm4がオンするので、トランジスタT3がオンし、ノードN2がハイ電圧となる。ノードN2がハイ電圧になると、トランジスタT6がオンし、ゲート信号Gnは、ロー電圧に維持される。また、その後ノードN2のハイ電圧は、容量C3により、ハイ電圧に維持される。なお、各ゲート回路201、202に含まれる基本回路401のうちのダミー回路各ゲート回路201、202に含まれる上または下から1段目と2段目の基本回路401については、n-4番目、n-2番目、n2番目、またはn4番目の基本回路401からのゲート信号の出力が存在しない場合には、上述のように補助信号VST等が入力される。また、特許請求の範囲におけるk-2番目の基本回路がn-4番目の基本回路401に相当し、k-1番目の基本回路がn-2番目の基本回路401に相当し、k1番目の基本回路がn2番目の基本回路401に相当し、k2番目の基本回路がn4番目の基本回路401に相当する。次に、表示部203の両側に配置された各ゲート回路201、202から出力されるゲート信号の出力タイミングについて説明する。上述のように、順方向に走査する場合、第1のゲート回路201は、順にゲート信号G1、G3、G5を1、3、5番目のゲート線105に出力する。一方、第2のゲート回路202は、順にゲート信号G2、G4、G6を2、4、6番目のゲート線105に出力する。ここで、本実施の形態においては、隣接するゲート線105において、ゲート信号を出力するタイミングが連続しないように、一方のゲート回路201、202の出力タイミングを、他方のゲート回路201、202のゲート信号の出力タイミングに対してずらす。言い換えれば、あるゲート線105にゲート信号ハイ電圧が出力されている場合に、当該ゲート線105に隣接するゲート線105には、ゲート信号が出力されない、つまり、隣接するゲート線105がロー電圧となるように、一方のゲート回路201、202の出力タイミングを、他方のゲート回路201、202のゲート信号の出力タイミングに対してずらす。具体的には、例えば、順方向に走査する場合には、図6に示すように、第1のゲート回路201が3番目のゲート信号5番目のゲート線105に出力されるゲート信号に相当の出力を開始した時点から1水平期間後に、第2のゲート回路202が最初のゲート信号2番目のゲート線105に出力されるゲート信号に相当を開始する。なお、上記のようにあるゲート線105がハイ電圧になるタイミングが、当該ゲート線105に隣接するゲート線105で連続しなければよいので、これに限られず、例えば、第1のゲート回路201が4番目のゲート信号7番目のゲート線105に出力されるゲート信号に相当の出力を開始した時点から1水平期間後に、第2のゲート回路202が最初のゲート信号2番目のゲート線105に出力されるゲート信号に相当を開始する等であってもよい。なお、このとき、対応するゲート信号がハイ電圧になる期間にあわせて、ドライバ内のRAM等を用いて、対応するデータ信号の順序を入れ替えて出力させる。つまり、図6の例で説明すると、例えば、2番目のゲート線105に出力されるゲート信号に対応する2番目のデータ信号は、1番目のゲート信号が出力された後の1H期間内ではなく、5番目のゲート線105に出力されるゲート信号が出力された後の1H期間内に出力させる等である。また、逆方向に走査する場合についても同様に、図7に示すように、隣接するゲート線105において、ゲート信号を出力するタイミングが連続しないように、一方のゲート回路201、202の出力タイミングを、他方のゲート回路201、202のゲート信号の出力タイミングに対してずらす。なお、この場合、逆方向から走査する以外、つまり、再下段のゲート線105に対応するゲート信号から出力を開始する以外は、上記順方向に走査する場合と同様であるので詳細については説明を省略する。上記のように、本実施の形態においては、隣接するゲート線105において、ゲート信号を出力するタイミングが連続しないように、一方のゲート回路201、202の出力タイミングを、他方のゲート回路201、202のゲート信号の出力タイミングに対してずらす。具体的には、例えば、順方向に走査する場合であれば、スタートパルスに相当するVSTまたはVST2のハイ電圧をGn-2に入力されればN1がオンとなり、走査を開始させることができることから、当該VSTまたはVST2のハイ電圧を制御することで、隣接するゲート線105で連続しないように、右側と左側のゲート信号回路の出力タイミングをずらすことができる。これにより、ゲート信号ハイ電圧が出力される期間が隣接するゲート線105で一致しないので、隣接するゲート線105の電位がハイ電圧からロー電圧へ変化する際の画素電位の変動を抑制することができる。具体的には、本実施の形態によれば図15及び図16の例を用いて説明した1の画素回路130に含まれるゲート電極131と画素電極110との間に存在する寄生容量Cgp1により、画素電極110の電位は、電圧V1分低下するが、特に逆方向動作における当該1の画素回路130に隣接する画素回路130のゲート電極131と画素電極135との間に存在する寄生容量Cgp2による電圧V2の低下を効果的に抑制することができる。結果として、双方向に走査可能なゲート回路を備えたより高画質の表示装置を実現することができる。特に、例えば、IPS-Lite方式が採用される表示装置においては、低誘電率の有機保護膜を用いない構造であることから、Cgp1及びCgp2が大きいため、本実施の形態による効果が大きい。なお、本実施の形態においても、例えば、図6及び図7の2番目のゲート線105と5番目のゲート線105のように、ハイ電圧となる期間が重なるゲート線105も存在するが、この場合のゲート電極131と画素電極110との間に存在する寄生容量は、2番目と5番目の画素回路間の距離が隣接する画素回路間の距離と比べて非常に大きいことから、隣接する画素回路間における寄生容量と比べ、非常に小さい。よって、これに伴う画素電極110の電圧の低下は、非常に小さく影響はほとんどない。変形例次に、本発明の変形例について説明する。本変形例では、主に、3水平期間のオーバーラップ駆動を行う点、それに伴い、3のゲート回路を有する点、当該3のゲート回路のそれぞれを左右に分割して配置する点が、上記実施の形態と異なる。なお、下記において、上記実施の形態と同様である点については説明を省略する。図8は、本変形例におけるゲート回路の配置の概要を示す図である。本変形例における表示装置800は、上記実施の形態と同様に、表示部203、ドライバ106、ゲート回路801、802、803を有する。しかしながら、本変形例におけるゲート回路801、802、803は、例えば、順方向に走査される場合には、第1のゲート回路801がk番目のゲート線105にゲート信号を出力し、第2のゲート回路802が、k1番目のゲート線105にゲート信号を出力し、第3のゲート回路803がk2番目のゲート線105にゲート信号を出力する。なお、ここで、kは自然数である。また、例えば、左右に分割して配置する第1乃至第3の各ゲート回路801、802、803は、左または右の一方のゲート回路801、802、803が1番目のゲート信号を出力した後、他方のゲート回路801、802、803が2番目のゲート信号を出力する。なお、逆方向に走査される場合には、逆の順序でゲート信号が出力される他は上記と同様であるので説明を省略する。具体的には、例えば、順方向に走査する場合、第1のゲート回路801は、1、4、7番目のゲート線105に順にゲート信号を出力し、第2のゲート回路802は、2、5、8番目のゲート線105に順にゲート信号を出力し、第3のゲート回路803は、3、6、9番目のゲート線105に順にゲート信号を出力する。また、例えば、第1のゲート回路801のうち、右側に配置された第1のゲート回路801は、1番目のゲート線105にゲート信号を出力した後、左側に配置された第1のゲート回路801が、4番目のゲート線105にゲート信号を出力する等である。図9は、ゲート回路の構成について説明するための図である。上記実施の形態と同様に、各基本回路901は、入力端子IN1、IN2、IN3、IN4、IN5、IN6と、出力端子OUTを有する。ドライバ106は、当該入力端子IN1、IN2に、制御信号115を入力する。ここで、制御信号115は、第1のゲート回路801に入力される4相の互いに位相の異なる基本クロック信号V1、V4、V7、V10、ロー電圧線VGL、補助信号VST、VSTAを含む。また、制御信号115は、第2のゲート回路802に入力される4相の互いに位相の異なる基本クロック信号V2、V5、V8、V11、ロー電圧線VGL、補助信号VST2、VSTA2を含む。また、制御信号115は、例えば、第3のゲート回路802に入力される4相の互いに位相の異なる基本クロック信号V3、V6、V9、V12、ロー電圧線VGL、補助信号VST3、VST3Aを含む。n番目の基本回路901-nの入力端子IN1、IN2には、それぞれ基本クロック信号Vm、Vm6を入力する。また、n番目の基本回路901-nの入力端子IN3には、n-3番目の基本回路901-n-3からのゲート信号Gn-3を入力し、入力端子IN4には、n-6番目の基本回路901-n-6からのゲート信号Gn-6を入力する。また、n番目の基本回路901-nの入力端子IN5には、n6番目の基本回路901-n3からのゲート信号Gn3を入力し、入力端子IN6には、n3番目の基本回路901-n6からのゲート信号Gn6を入力する。なお、ここで、n番目の基本回路とは、n番目のゲート線105にゲート信号を出力する基本回路901に相当する。なお、第1のゲート回路801に含まれる複数の基本回路901のうち、1番目の基本回路901図中一番上に位置する基本回路901の入力端子IN3及びIN4には、対応するゲート信号がないため、それぞれ補助信号VSTA、VSTを入力する。また、同様に2番目の基本回路901の入力端子IN3には、対応するゲート信号がないため、補助信号VSTAを入力する。また、各ゲート回路801、802、803に含まれる基本回路のうち、最後の基本回路901図中一番下に位置する基本回路の入力端子IN5及びIN6には、対応するゲート信号がないため、それぞれ補助信号VSTA、VSTを入力する。同様に、最後から2番目の基本回路901の入力端子IN6には、対応するゲート信号がないため、それぞれ補助信号VSTを入力する。なお、第2のゲート回路802及び第3のゲート回路803についても、上記と同様であるので説明を省略する。また、図9においてはこれらの基本回路901を上記の意味でダミー回路として示した。次に、図10及び図11を用いて、n番目のゲート線105にゲート信号を出力するn番目の基本回路の構成と動作について説明する。図10は、n番目の基本回路の構成の一例を示す。図11は、ゲート回路801、802、803が順方向に走査する場合のタイミングチャートを示す図である。また、図11において、VST、VSTA、V1、V4、V7、V10は、第1のゲート回路801で使用される信号を示し、VST2、VSTA2、V2、V5、V8、V11は、第2のゲート回路802で使用される信号を示し、VST3、VSTA3、V3、V6、V9、V12は、第3のゲート回路803で使用される信号を示す。また、N1、N2は、それぞれノードN1及びN2の電圧を示す。更に、G1乃至G6は、それぞれ1乃至6番目のゲート線105に出力されるゲート信号を示す。また、図11における1目盛は、1水平期間に相当する。なお、各信号の詳細については後述する。まず、各ゲート回路801、802、803が順方向に走査する場合について説明する。期間P1には、n-6番目の基本回路901-n-6のゲート信号Gn-6がハイ電圧となるので、トランジスタT9Aはオンされる。これにより、ノードN1がロー電圧に維持される。期間P2には、n-3番目の基本回路901-n-3のゲート信号Gn-3がハイ電圧となるので、トランジスタT7及びトランジスタT1がオンされる。これにより、N1がハイ電圧となる。ノードN1がハイ電圧となるので、トランジスタT4及びトランジスタT5がオンする。これにより、ノードN2がロー電圧となる。このとき、クロックVmはロー電圧であるので、ゲート信号Gnはロー電圧である。期間P3には、クロックVmがオンされる。ここで上述のようにN1はハイ電圧であるので、トランジスタT5がオンしている。これにより、ゲート信号GnはクロックVmによりハイ電圧となり、出力端子より出力される。このとき、昇圧容量C1の容量カップリングにより、ノードN1は、更に高電圧となる。期間P4には、n3番目の基本回路901-n3のゲート信号Gn3がハイ電圧となるので、トランジスタT1A及びトランジスタT7Aがオンされる。これにより、ノードN2がロー電圧に維持されるとともに、ノードN1がハイ電圧に維持される。期間P5には、n6番目の基本回路901-n6のゲート信号Gn6がハイ電圧となるので、トランジスタT9がオンし、ノードN1がロー電圧となる。また、クロックVm6がオンするので、トランジスタT3がオンし、ノードN2がハイ電圧となる。N2がハイ電圧になると、トランジスタT6がオンし、ゲート信号Gnは、ロー電圧に維持される。また、その後ノードN2のハイ電圧は、容量C3により、ハイ電圧に維持される。次に、図12を用いて、逆方向に走査される場合の基本回路の動作について説明する。なお、図12においても図11と同様に、VST、VSTA、V1、V4、V7、V10は、第1のゲート回路801で使用される信号を示し、VST2、VSTA2、V2、V5、V8、V11は、第2のゲート回路802で使用される信号を示し、VST3、VSTA3、V3、V6、V9、V12は、第3のゲート回路803で使用される信号を示す。また、N1、N2は、それぞれノードN1及びN2の電圧を示す。また、同様に図12における1目盛は1水平期間に相当する。なお、各信号の詳細については後述する。期間P1には、n6番目の基本回路901-n6のゲート信号Gn6がハイ電圧となるので、トランジスタT9がオンし、ノードN1はロー電圧を維持する。期間P2には、n3番目の基本回路901-n3のゲート信号Gn3がハイ電圧となるので、トランジスタT1A及びトランジスタT7Aがオンする。これにより、N1がハイ電圧となる。ノードN1がハイ電圧となるので、T4がオンする。これにより、N2がロー電圧となる。また、トランジスタT7Aがオンするので、ノードN2は、ロー電圧を維持する。期間P3には、クロックVmがオンされる。ここで上述のようにN1はハイ電圧であるので、トランジスタT5がオンしている。これにより、ゲート信号GnはクロックVmによりハイ電圧となり、出力端子より出力される。このとき、昇圧容量C1の容量カップリングにより、ノードN1は、更に高電圧となる。期間P4には、n-3番目の基本回路901-n-3のゲート信号Gn-3がハイ電圧となるので、トランジスタT1及びトランジスタT7Aがオンされる。これにより、ノードN2がロー電圧に維持されるとともに、ノードN1がハイ電圧に維持される。期間P5には、n-6番目の基本回路901-n-6のゲート信号Gn-6がハイ電圧となるので、トランジスタT9Aがオンし、ノードN1がロー電圧となる。また、クロックVm6がオンするので、トランジスタT3がオンし、ノードN2がハイ電圧となる。N2がハイ電圧になると、トランジスタT6がオンし、ゲート信号Gnは、ロー電圧に維持される。また、その後ノードN2のハイ電圧は、容量C3により、ハイ電圧に維持される。なお、各ゲート回路801、802、803に含まれる基本回路のうちのダミー回路各ゲート回路801、802、803に含まれる1段目と2段目の基本回路の回路に相当については、n-6番目、n-3番目、n3番目、またはn6番目の基本回路からのゲート信号の出力がない場合には、上述のように補助信号VST等が入力される。また、特許請求の範囲におけるk-2番目の基本回路がn-6番目の基本回路401に相当し、k-1番目の基本回路がn-3番目の基本回路401に相当し、k1番目の基本回路がn3番目の基本回路401に相当し、k2番目の基本回路がn6番目の基本回路401に相当する。次に、表示部203の両側に配置された各ゲート回路801乃至803から出力されるゲート信号の出力タイミングについて説明する。上述のように、順方向に走査する場合、第1のゲート回路801は、順にゲート信号G1、G4、G7を1、4、9番目のゲート線105に出力する。第2のゲート回路802は、順にゲート信号G2、G5、G8を2、5、8番目のゲート線105に出力する。第3のゲート回路803は、順にゲート信号G3、G6、G9を3、6、9番目のゲート線105に出力する。ここで、隣接するゲート線105において、ゲート信号を出力するタイミングが連続しないように、各ゲート回路801、802、803のゲート信号の出力タイミングを調整する。言い換えれば、あるゲート線105にゲート信号ハイ電圧が出力されている場合に、当該ゲート線105に隣接するゲート線105には、ゲート信号が出力されない、つまり、ロー電圧となるように、各ゲート回路801、802、803のゲート信号の出力タイミングを調整する。具体的には、例えば、図11に示すように、順方向に走査する場合には、第1のゲート回路801が3番目のゲート信号7番目のゲート線105に出力されるゲート信号に相当の出力を開始した時点から1水平期間後に、第2のゲート回路802が最初のゲート信号2番目のゲート線105に出力されるゲート信号に相当を開始し、第2のゲート回路802が3番目のゲート信号8番目のゲート線105に出力されるゲート信号に相当の出力を開始した時点から1水平期間後に、第3のゲート回路803が最初のゲート信号3番目のゲート線105に出力されるゲート信号に相当を開始する。なお、上記のようにあるゲート線105がハイ電圧になるタイミングが、当該ゲート線105に隣接するゲート線105で連続しなければよいので、これに限られず、例えば、第1のゲート回路801が4番目のゲート信号の出力を開始した時点から1水平期間後に、第2のゲート回路802が最初のゲート信号を開始する等であってもよいことはいうまでもない。なお、このとき、対応するゲート信号がハイ電圧になる期間にあわせて、ドライバ内のRAM等を用いて、対応するデータ信号の順序を入れ替えて出力させる。つまり、図11の例で説明すると、例えば、2番目のゲート信号に対応するデータ信号は、7番目のゲート信号が出力された後の1H期間内に出力される等である。また、逆方向に走査する場合についても同様に、図12に示すように、ゲート線105がハイになるタイミングが、隣接するゲート線105で連続しないように、各ゲート回路801、802、803がゲート信号の出力を開始するタイミングを調整する。なお、この場合、逆方向から走査する以外は、上記順方向の場合と同様であるので詳細については説明を省略する。上記のように本変形例によれば、上記実施の形態と同様にゲート信号ハイ電圧が出力される期間が隣接するゲート線105で一致しないので、隣接するゲート線105の電位がハイ電圧からロー電圧へ変化する際の画素電位の変動を抑制することができる。また、第1乃至第3の各ゲート回路801、802、803は、表示領域の両側に分割して構成されていることから、TFT基板において表示領域の両側における面積を同様にすることができる。この場合、当該表示装置800が例えば携帯端末等に実装される場合等において好適である。なお、本発明は、上記実施の形態または変形例に限定されるものではなく、種々の変形が可能であり、上記実施の形態または変形例で示した構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。例えば、上記においては、2水平期間または3水平期間オーバーラップ駆動される場合について説明したが、その他の数の水平期間、例えば、4水平期間、5水平期間等、オーバーラップ駆動される場合に用いてもよい。この場合、l水平期間オーバーラップ駆動される場合、各基本回路においては、m2l番目のクロック信号のハイ電圧に応じてN2がハイ電圧となる。なお、ここで、lは2以上の自然数とする。また、変形例1においては、各ゲート回路801、802、803を表示部203の左右に分割して配置する構成について説明したが、その他の配置であってもよい。例えば、分割せずに左または右の一方に各ゲート回路801、802、803を配置する等であってもよい。また、上記実施の形態または変形例において、いわゆる2ドット反転駆動を行ってもよい。この場合、ある画素回路における画素電極の、隣接する画素回路の画素電極の電位の変化に伴う影響は、相殺される。よって、より高画質な表示装置を実現することができる。なお、本発明の表示装置は、IPS方式の他、VAVerticallyAligned方式やTNTwistedNematic方式の液晶表示装置であってもよいし、有機EL表示装置等であってもよい。