セル領域に縦型の絶縁ゲート型バイポーラトランジスタ100が備えられると共に、該セル領域における前記絶縁ゲート型バイポーラトランジスタ100を囲むようにフリーホイールダイオード200が備えられ、さらに前記セル領域を囲む外周耐圧構造が形成された外周領域が備えられる半導体装置であって、第1導電型のドリフト層1と、前記セル領域および前記外周領域において、前記第1導電型のドリフト層1の裏面側に配置された第2導電型のコレクタ領域2と、前記セル領域において、前記第1導電型のドリフト層1の裏面側における前記コレクタ領域2が配置されていない領域に配置された第1導電型のカソード領域3と、前記ドリフト層1の表面側の表層部において、前記セル領域のうち前記絶縁ゲート型バイポーラトランジスタ100が備えられる領域および前記フリーホイールダイオード200が備えられる領域に形成された第2導電型のベース領域4と、前記ベース領域4の表層部に形成された第1導電型のエミッタ領域5と、前記エミッタ領域5と前記ドリフト層1の間における前記ベース領域4の表面に形成されたゲート絶縁膜7と、前記ゲート絶縁膜7の上に形成されたゲート電極8と、前記ドリフト層1の表面側の表層部において、前記セル領域のうち前記フリーホイールダイオード200が備えられる領域に形成され、前記ベース領域4の外周を囲みつつ、前記ベース領域4と接続され、前記ベース領域4よりも高不純物濃度で深くされた第2導電型のディープウェル層13と、前記エミッタ領域5と前記ベース領域4および前記ディープウェル層13と電気的に接続された上部電極10と、前記コレクタ領域2および前記カソード領域3に電気的に接続された下部電極12とを有し、前記ディープウェル層13の外周側端部を前記ドリフト層1の裏面側に投影した位置より前記カソード領域3と前記コレクタ領域2との境界部までの距離をW1、前記ベース領域4のうち前記絶縁ゲート型バイポーラトランジスタ100と前記フリーホイールダイオード200との境界部から前記ディープウェル層13の外周側端部までの距離をW2、前記ディープウェル層13と前記ベース領域4との境界部を裏面側に投影した位置より前記カソード領域3と前記コレクタ領域2との境界部までの距離をW3、前記ドリフト層1の厚みをL1、前記ドリフト層1内でのキャリアの拡散係数をD、キャリアのライフタイムをτ、前記絶縁ゲート型バイポーラトランジスタ100および前記フリーホイールダイオード200の構造に基づいて決まる第1パラメータをk1、前記ディープウェル層13の構造に基づいて決まる第2パラメータをk2、前記ディープウェル層13と前記ドリフト層1の間のビルトインポテンシャルVAKthに対するスナップバック電圧VSBの比に対して前記第1パラメータk1を掛けた値k1VSB/VAKthをKとすると、距離W1と距離W2および距離W3は、W3≧k2Dτ1/22-L12^1/2かつ、W2≧L1/K1/2ただし、K≧2.5かつW2-W1≧10μmを満たす値とされていることを特徴とする半導体装置。前記距離W3、W2、W1は、W3=k2Dτ1/22-L12^1/2かつW2=L1/K1/2かつW2-W1=10μmであることを特徴とする請求項1に記載の半導体装置。前記ゲート電極8が一方向を長手方向として延設されたゲート構造とされ、前記ゲート構造の長手方向の先端位置においても、前記距離W1と前記距離W2および前記距離W3は、W3≧k2Dτ1/22-L12^1/2かつ、W2≧L1/K1/2ただし、K≧2.5かつW2-W1≧10μmを満たす値とされていることを特徴とする請求項1または2に記載の半導体装置。前記複数のゲート構造の間の一部において、前記エミッタ領域5が形成されない部分を備えることにより、前記エミッタ領域5が形成されていて前記絶縁ゲート型バイポーラトランジスタ100として動作する部分を含む第1の領域と、前記エミッタ領域5が形成されない部分を含み、かつ、当該部分が前記フリーホイールダイオード200として動作する第2の領域とを構成し、前記絶縁ゲート型バイポーラトランジスタ100を囲む前記フリーホイールダイオード200が備えられ部分を第3の領域として、前記第1の領域および前記第2の領域は、前記ゲート構造と同方向が長手方向とされ、前記第3の領域に加えて前記第2の領域にも前記フリーホイールダイオード200を備えた構成とすることを特徴とする請求項3に記載の半導体装置。前記エミッタ領域5が形成されない部分の幅が20μm以上とされていることを特徴とする請求項4に記載の半導体装置。前記カソード領域3は、前記第1の領域の長手方向と同方向を長手方向として形成されていると共に、前記第1の領域の長手方向先端部よりも突き出して配置されており、該長手方向において分割されていることを特徴とする請求項4または5に記載の半導体装置。前記第1の領域は長手方向において複数に分割されていることを特徴とする請求項4または5に記載の半導体装置。分割された前記第1の領域の間の領域に前記ベース領域4のみが形成されることで、当該領域にもフリーホイールダイオード200が構成されていることを特徴とする請求項7に記載の半導体装置。前記カソード領域3は、前記第1の領域の長手方向と同方向を長手方向として形成されており、前記第1の領域の長手方向先端部の方が前記カソード領域3の長手方向先端部よりも突き出して配置されていることを特徴とする請求項7または8に記載の半導体装置。前記分割された前記第1の領域の間の距離W、B2が前記距離W2の2倍以上とされていることを特徴とする請求項7ないし9のいずれか1つに記載の半導体装置。前記第1の領域は、さらに長手方向において複数箇所で分割されており、複数箇所で分割された当該第1の領域の間の領域に前記エミッタ領域5が形成されないことで、当該領域にもフリーホイールダイオード200が構成され、前記カソード領域3は、複数箇所で分割された前記第1の領域の間の領域と対応する位置において前記第1の領域と対応する位置よりも幅広とされていることを特徴とする請求項7ないし10のいずれか1つに記載の半導体装置。前記第1の領域は複数本並べて配置され、隣り合う当該第1の領域のうち対向する辺の一部が凹まされ、該凹まされた領域にもフリーホイールダイオード200が構成されていることを特徴とする請求項4または5に記載の半導体装置。前記カソード領域3は、前記第1の領域の長手方向と同方向を長手方向として形成されており、前記第1の領域の一部が凹まされた領域に設けられた前記フリーホイールダイオード200と対向して、当該凹まされた領域に設けられた前記フリーホイールダイオード200の幅に合せて前記カソード領域3が形成されていることを特徴とする請求項12に記載の半導体装置。前記カソード領域3は、前記第2の領域と対応する場所に形成された領域3aと、該第2の領域と対応する場所に形成された領域3aよりも幅が狭く、かつ、前記第1の領域と対応する場所に形成された領域3bとを有していることを特徴とする請求項4ないし13のいずれか1つに記載の半導体装置。前記ドリフト層1の裏面側において、前記セル領域の外縁部には、前記コレクタ領域2および前記カソード領域3が混在する混在領域15が備えられていることを特徴とする請求項1ないし14のいずれか1つに記載の半導体装置。前記セル領域および前記外周領域において、前記第1導電型のドリフト層1の裏面側に配置され、前記ドリフト層1よりも高不純物濃度とされた第1導電型のフィールドストップ層1aを有し、前記コレクタ領域2および前記カソード領域3は、前記ドリフト層1の裏面側における前記フィールドストップ層1aの表層部に形成されていることを特徴とする請求項1ないし15のいずれか1つに記載の半導体装置。前記ベース領域4を貫通し、一方向を長手方向として複数本が所定の間隔で並べられたトレンチ6を有し、前記ゲート絶縁膜7および前記ゲート電極8が前記トレンチ6内において形成されたトレンチゲート構造であることを特徴とする請求項1ないし16のいずれか1つに記載の半導体装置。しかしながら、FWD200として機能する領域を広げることによってIGBT100の領域を減らすことになるため、IGBT100のオン損失が大きくなるという問題がある。本発明は上記点に鑑みて、FWDのVf-If特性の線形性を改善しつつ、IGBTのオン損失を低減できる半導体装置を提供することを目的とする。上記目的を達成するため、請求項1に記載の発明では、ディープウェル層13の外周側端部をドリフト層1の裏面側に投影した位置よりカソード領域3とコレクタ領域2との境界部までの距離をW1、ベース領域4のうち絶縁ゲート型バイポーラトランジスタ100とフリーホイールダイオード200との境界部からディープウェル層13の外周側端部までの距離をW2、ディープウェル層13とベース領域4との境界部を裏面側に投影した位置よりカソード領域3とコレクタ領域2との境界部までの距離をW3、ドリフト層1の厚みをL1、ドリフト層1内でのキャリアの拡散係数をD、キャリアのライフタイムをτ、絶縁ゲート型バイポーラトランジスタ100およびフリーホイールダイオード200の構造に基づいて決まる第1パラメータをk1、ディープウェル層13の構造に基づいて決まる第2パラメータをk2、ディープウェル層13とドリフト層1の間のビルトインポテンシャルVAKthに対するスナップバック電圧VSBの比に対して第1パラメータk1を掛けた値k1VSB/VAKthをKとすると、距離W1と距離W2および距離W3は、W3≧k2Dτ1/22-L12^1/2かつ、W2≧L1/K1/2ただし、K≧2.5かつ、W2-W1≧10μmを満たす値とされていることを特徴としている。このように、距離W1と距離W2と距離W3が上記3つの数式を満たす値となるようにしている。これにより、深いディープウェル層13がアノードとなるときに、ディープウェル層13からのホール注入が多くなることでFWD200の耐量が低下してしまうことを抑制しつつ、ディープウェル層13のうちセル領域の外縁近傍からのホールが届かず、実質的にアノードとして機能する領域が減少することを抑制することができる。特に、請求項2に記載したように、距離W3、W2、W1が、W3=k2Dτ1/22-L12^1/2かつW2=L1/K1/2かつW2-W1=10μmであると好ましい。なお、上記の構造は、請求項16に記載したように、セル領域および外周領域において、第1導電型のドリフト層1の裏面側に、ドリフト層1よりも高不純物濃度とされた第1導電型のフィールドストップ層1aが配置され、このフィールドストップ層1aの表層部にコレクタ領域2およびカソード領域3が形成される半導体装置に対しても適用できる。また、上記の構造は、請求項17に記載の発明のように、ベース領域4を貫通し、一方向を長手方向として複数本が所定の間隔で並べられたトレンチ6を備え、ゲート絶縁膜7およびゲート電極8がトレンチ6内において形成されたトレンチゲート構造の半導体装置に対して適用すると好ましい。また、請求項3に記載したように、ゲート構造の長手方向の先端位置においても、距離W1と距離W2および距離W3が、W3≧k2Dτ1/22-L12^1/2かつ、W2≧L1/K1/2ただし、K≧2.5かつW2-W1≧10μmを満たすようにすることで、ゲート構造の長手方向の先端位置においても、FWD200の耐量が低下してしまうことを抑制しつつ、ディープウェル層13のうちセル領域の外縁近傍からのホールが届かず、実質的にアノードとして機能する領域が減少することを抑制することができる。請求項4に記載の発明では、複数のゲート構造の間の一部において、エミッタ領域5が形成されない部分を備えることにより、エミッタ領域5が形成されていてIGBT100として動作する部分を含む第1の領域と、エミッタ領域5が形成されない部分を含み、かつ、当該部分がFWD200として動作する第2の領域とを構成し、IGBT100を囲むFWD200が備えられ部分を第3の領域として、第1の領域および第2の領域は、ゲート構造と同方向が長手方向とされ、第3の領域に加えて第2の領域にもFWD200を備えた構成とすることを特徴としている。このように、第1~第3の領域を備えた場合において、第2の領域にもFWD200が備えられるようにすることで、ゲート電圧印加時に動作するFWD200の面積を増やすことが可能となり、スナップバック電圧の低減を図ることが可能となる。この場合において、請求項5に記載したように、エミッタ領域5が形成されない部分の幅が20μm以上とされるようにすると好ましい。このように、第2の領域に備えられるFWD200の幅を20μm以上とすることでFWD200のオン電圧を低減することが可能となる。請求項6に記載の発明では、カソード領域3は、第1の領域の長手方向と同方向を長手方向として形成されていると共に、第1の領域の長手方向先端部よりも突き出して配置されており、該長手方向において分割されていることを特徴としている。このような構成とすれば、分割したカソード領域3の間のコレクタ領域2によって構成されるIGBT100にてIGBT動作させることで電流を流し、電流密度を高くすることで他の部分のIGBT100についてもIGBT動作させるようにする。これにより、IGBT100のスナップバック電圧を低減することが可能となる。これにより、FWD200の面積を増やすことによるスナップバック電圧の低減と、IGBT100を動作させやすくすることによるスナップバック電圧の低減の両立を図ることが可能となる。請求項7に記載の発明では、第1の領域は長手方向において複数に分割されていることを特徴としている。このように、第1の領域を複数に分割するようにしても良い。この場合において、請求項8に記載の発明では、分割された第1の領域の間の領域にベース領域4のみが形成されることで、当該領域にもFWD200が構成されるようにすれば、図12cのW4の広いFWD200の面積を増やすことやこの領域が第3の領域の補助的な役割をすることが可能となり、スナップバック電圧の低減を図ることが可能となる。この場合、さらに、請求項9に記載したように、カソード領域3を第1の領域の長手方向と同方向を長手方向として形成し、第1の領域の長手方向先端部の方がカソード領域3の長手方向先端部よりも突き出して配置されるようにすることもできる。このように、カソード領域3を第1の領域の長手方向と同方向を長手方向として形成する場合において、第1の領域が長手方向において分割されていると、その分割されている領域においてスナップバック電圧が大きくなることが懸念される。しかしながら、第1の領域の長手方向先端部の方がカソード領域3の長手方向先端部よりも突き出して配置されるようにすることで、この領域でIGBT100が形成されるようにできる。このため、この領域でIGBT動作させることで電流を流し、電流密度を高くすることで他の部分のIGBT100についてもIGBT動作させるようにできる。これにより、IGBT100のスナップバック電圧を低減することが可能となる。請求項10に記載の発明では、分割された第1の領域の間の距離W、B2が距離W2の2倍以上とされるようにすることを特徴としている。このように、分割された第1の領域の間の距離W、B2を距離W2の2倍以上に取ることにより、この領域をトレンチゲート構造の両先端位置に配置される第3の領域の代わりとすることもできる。請求項11に記載の発明では、第1の領域は、さらに長手方向において複数箇所で分割されており、複数箇所で分割された当該第1の領域の間の領域にエミッタ領域5が形成されないことで、当該領域にもFWD200が構成され、カソード領域3は、複数箇所で分割された第1の領域の間の領域と対応する位置において第1の領域と対応する位置よりも幅広とされていることを特徴としている。このような構成によれば、分割された第1の領域の間においてダイオード動作させられるFWD200の面積を増やすことやこの領域が第3の領域の補助的な役割をすることができ、よりFWD200のスナップバック電圧を低減できる。請求項12に記載の発明では、第1の領域は複数本並べて配置され、隣り合う当該第1の領域のうち対向する辺の一部が凹まされ、該凹まされた領域にもFWD200が構成されていることを特徴としている。このように、FWD200が構成される領域の幅を広げることにより、その領域に構成されるFWD200がダイオード動作し易くなる。これにより、FWD200の面積が増えることやこの領域が第3の領域の補助的な役割をすることで半導体装置全体のスナップバック電圧を小さくすることが可能になる。この場合、請求項13に記載したように、カソード領域3は、第1の領域の長手方向と同方向を長手方向として形成されており、第1の領域の一部が凹まされた領域に設けられたFWD200と対向して、当該凹まされた領域に設けられたFWD200の幅に合せてカソード領域3が形成されるようにすると好ましい。このような構成によれば、幅広とされたFWD200とされる領域とカソード領域3とが対向したレイアウトとなり、その部分を効率的にダイオード動作させられるため、よりFWD200のスナップバック電圧を低減できる。請求項14に記載の発明では、カソード領域3は、第2の領域と対応する場所に形成された領域3aと、該第2の領域と対応する場所に形成された領域3aよりも幅が狭く、第1の領域と対応する場所に形成された領域3bとを有していることを特徴としている。このような構成によれば、カソード領域3のうちの第2の領域と対応する場所に形成された領域3aについてはダイオード動作を行わせ、第1の領域と対応する場所に形成された領域3bについてはMOS動作を行わせることができる。このため、IGBT動作を基本としつつ、MOS動作も行わせることが可能になることから、スイッチング損失の低減を図ることが可能となる。このようなスイッチング損失の低減効果は、半導体装置をインバータ駆動に適用する場合のように頻繁にスイッチングが行われるような適用形態とされる場合に有効である。請求項15に記載の発明では、ドリフト層1の裏面側において、セル領域の外縁部には、コレクタ領域2およびカソード領域3が混在する混在領域15が備えられていることを特徴としている。このように、セル領域の外縁部においてコレクタ領域2とカソード領域3とを混在させた混在領域15を備えることで、寄生トランジスタがオンし難くなるようにできる。これにより、半導体装置の耐量を向上させられる。また、キャリア再注入を抑制できるため、スイッチング損失の低減を図ることも可能となる。なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。以下、本発明の実施形態について図に基づいて説明する。第1実施形態本発明の第1実施形態について説明する。図1は、本実施形態にかかる半導体装置の断面図、図2は、図1に示す半導体装置の上面レイアウト図である。図1は、図2のA-A断面図に相当している。以下、これらの図を参照して、本実施形態の半導体装置について説明する。図1に示すように、本実施形態の半導体装置は、例えば不純物濃度が1×1013~1×1014cm-3とされたn-型ドリフト層1を構成する半導体基板に対してIGBT100やFWD200を備えることにより構成されている。図1および図2に示したように、IGBT100が備えられるIGBT形成領域とFWD200が備えられるダイオード形成領域がセル領域とされ、セル領域の外周部に外周領域が備えられている。図2に示されるように、半導体装置を構成するチップの中央部がIGBT形成領域とされ、その周囲を囲むようにダイオード形成領域が配置されることでセル領域が構成され、さらにそのセル領域の外周を囲むように外周領域が配置されている。セル領域におけるIGBT形成領域およびダイオード形成領域において、n-型ドリフト層1の裏面側における当該n-型ドリフト層1の表層部には、FS層1aが形成されている。このFS層1aは、n-型ドリフト層1よりも高不純物濃度のn型層にて構成され、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、基板裏面側から注入されるホールの注入量を制御するために備えてある。また、セル領域におけるIGBT形成領域およびダイオード形成領域において、n-型ドリフト層1の裏面側におけるFS層1aの表層部には、コレクタ領域に相当するp型不純物領域2およびカソード領域に相当するn型不純物領域3が形成されている。p型不純物領域2は、ボロン等のp型不純物が注入されて形成され、例えば不純物濃度が1×1017~1×1020cm-3で構成されている。n型不純物領域3は、リン等のn型不純物が注入されて形成され、例えば不純物濃度が1×1019~1×1021cm-3で構成されている。n-型ドリフト層1の裏面側は基本的にはp型不純物領域2とされているが、部分的にn型不純物領域3が形成された構造とされている。図2中の実線ハッチングを示した領域がn型不純物領域3の形成されている領域であり、それ以外の領域がp型不純物領域2の形成されている領域である。図2中の破線ハッチングを示した領域は、p型ディープウェル層13の形成されている領域である。図2に示されるように、n-型ドリフト層1の裏面側は基本的にはp型不純物領域2とされているが、部分的にn型不純物領域3が形成された構造とされている。本実施形態の場合、n型不純物領域3は、セル領域において短冊状のものが複数本ストライプ状に配置された構造とされている。なお、n型不純物領域3のうち短冊状の部分のものは、図2中では5本のものを縦方向に2つに分割したものとして描いてあるが、実際にはそれ以上の多数本が形成されている。また、セル領域におけるIGBT形成領域においては、n-型ドリフト層1の表層部には、所定厚さのp型ベース領域4が形成されている。このp型ベース領域4を貫通してn-型ドリフト層1まで達するように複数個のトレンチ6が形成されており、このトレンチ6によってp型ベース領域4が複数個に分離されている。具体的には、トレンチ6は複数個所定のピッチ間隔で形成されており、図1の奥行き方向紙面垂直方向において各トレンチ6が平行に延設されたストライプ構造、もしくは並行に延設されたのちその先端部において引き回されることで環状構造とされている。そして、環状構造とされる場合、各トレンチ6が構成する環状構造は複数本ずつを1組として多重リング構造が構成され、隣接する多重リング構造同士の長手方向が平行となるように配置されている。隣接するトレンチ6によってp型ベース領域4が複数に分割された状態となるが、少なくともその一部は、チャネル領域を構成するチャネルp層4aとなり、このチャネルp層4aの表層部に、エミッタ領域に相当するn型不純物領域5が形成されている。なお、本実施形態では、分割された各p型ベース領域4がチャネルp層4aとなる場合を図示してあるが、そのうちの一部にn型不純物領域5を形成しないことで、IGBTとして機能する部分を間引いた構造以下、間引き構造というとされても良い。n型不純物領域5は、n-型ドリフト層1よりも高不純物濃度で構成され、p型ベース領域4内において終端しており、かつ、トレンチ6の側面に接するように配置されている。より詳しくは、トレンチ6の長手方向に沿って棒状に延設され、トレンチ6の先端よりも内側で終端した構造とされている。各トレンチ6内は、各トレンチ6の内壁表面を覆うように形成されたゲート絶縁膜7と、このゲート絶縁膜7の表面に形成されたドープトPoly-Si等により構成されるゲート電極8とにより埋め込まれている。ゲート電極8は、図1とは別断面において互いに電気的に接続され、同電位のゲート電圧が印加される様になっている。このような構造により、トレンチゲート構造が構成されている。さらに、n型不純物領域5およびチャネルp層4aは、層間絶縁膜9に形成されたコンタクトホール9aを通じてエミッタ電極に相当する上部電極10と電気的に接続されており、上部電極10や図示しない配線などを保護するように保護膜11が形成されている。そして、p型不純物領域2の裏面側に下部電極12が形成されることにより、IGBT100が構成されている。一方、セル領域におけるダイオード形成領域でも、IGBT形成領域と同様に、n-型ドリフト層1の表層部に所定厚さのp型ベース領域4が形成されている。さらに、p型ベース領域4の周囲を囲むように、p型ベース領域4よりも接合深さが深くされたp型ディープウェル層13が形成されている。このp型ディープウェル層13は、p型ベース領域4よりも高不純物濃度で構成され、例えば不純物濃度が1×1018~1×1019cm-3で構成されている。このため、ダイオード形成領域に備えられたp型ベース領域4およびp型ディープウェル層13をアノードとし、n-型ドリフト層1およびn型不純物領域3をカソードとしてPN接合されたダイオード構造を有するFWD200が構成されている。このFWD200は、p型ディープウェル層13に対して上部電極10がアノード電極として電気的に接続され、n型不純物領域3に対して下部電極12がカソード電極として電気的に接続された構造とされている。このため、IGBT100とFWD200とは、エミッタとアノードとが電気的に接続されると共に、コレクタとカソードとが電気的に接続されることで、同一チップにおいて互いに並列接続された構造とされている。なお、外周領域においては、図示しないが、n-型ドリフト層1の表層部において、セル領域の外周を囲むようにp型ベース領域4よりも深くされたp型拡散層が形成され、更にp型拡散層の外周を囲むようにp型ガードリング層が多重リング構造として形成されるなど、外周耐圧構造が構成されている。この外周耐圧構造により、電界が偏り無く広げら得ることで、半導体装置の耐圧向上が図られている。以上のように、本実施形態にかかるIGBT100とFWD200とを一体化した半導体装置が構成されている。このように構成された半導体装置は、例えば直流-交流変換を行うためのインバータ回路などのスイッチング回路に備えられ、IGBT100がスイッチング素子として機能させられると共に、FWD200がIGBT100をオフしたときに還流電流を流す還流素子として機能させられる。このとき、FWD200では、ダイオード形成領域に備えられたp型ベース領域4およびp型ディープウェル層13がアノードとして機能することで、ダイオード動作を行う。ところが、深いp型ディープウェル層13がアノードとなるために、p型ディープウェル層13からのホール注入が多くなってFWD200の耐量を低下させる可能性がある。一方、図3に示す半導体装置の断面図に表されるように、p型ディープウェル層13からn型不純物領域3までの距離が長いと、キャリアのライフタイムτの関係から、セル終端部、つまりp型ディープウェル層13のうちセル領域の外縁近傍からのホールが届かず、実質的にアノードとして機能する領域が減少する。このため、深いp型ディープウェル層13からのホール注入を抑制してFWD200の耐量を確保しつつ、実質的にアノードとして機能する領域を大きくできるように、各部の設計を行っている。以下、この設計について説明する。図4は、図1に示す半導体装置のダイオード作動を行うときの等価回路を模式的に描いた断面図である。また、図5は、図1に示す半導体装置のVAK-If特性を示した図である。アノード-カソード間電圧VAKは、FWD200の順方向電圧Vfと同等であるため、図5の特性は、FWD200のVf-If特性に相当する。まず、IGBT100とFWD200の等価回路は、図4中に示したものとなる。すなわち、IGBT100のコレクタに対してn-型ドリフト層1の横方向の内部抵抗R1抵抗率ρ1が接続されている。そして、IGBT100のエミッタ-コレクタ間と内部抵抗R1がFWD200に対して並列接続されていると共に、これらFWD200等に対してn-型ドリフト層1の縦方向の内部抵抗R2抵抗率ρ1と、FS層1aの横方向の内部抵抗R3抵抗率ρ2が直列接続されている。また、p型ディープウェル層13の外周側端部をn-型ドリフト層1の裏面側に投影した位置から、n型不純物領域3とp型不純物領域2との境界部までの距離をW1とし、FWD200として機能するp型ベース領域4の端部p型ベース領域4のうちIGBT100とFWD200との境界部最も外側のトレンチ5の側壁からp型ディープウェル層13の外周側端部までの距離をW2とする。p型ディープウェル層13とp型ベース領域4との境界部を裏面側に投影した位置よりカソード領域となるn型不純物領域3とコレクタ領域となるp型不純物領域2との境界部までの距離をW3とする。また、n-型ドリフト層1の厚みをL1、FS層1aの厚みをL2とする。また、図5に示すVAK-If特性より、スナップバック電圧が最も大きくなるときのアノード-カソード間電圧VAKをVAK1とし、FWD200がダイオード動作し始めるときのアノード-カソード間電圧VAKをVAK2とする。また、VAK-If特性が線形となるところから直線を引いたときの切片がp型ディープウェル層13とn-型ドリフト層1との間のビルトインポテンシャル、つまり理論上ダイオード動作するのに必要な電圧であり、このビルトインポテンシャルをVAKthとする。これらに基づき、以下の関係式が成り立つ。まず、数式1に示すように、スナップバック電圧VSBは、VAK1とVAK2の差として表される。数1VSB=VAK1-VAK2また、スナップバック電圧VSBが最も大きくなる時のVAK1は、FWD200がダイオード動作を行っていることが必要であることから、図4中の点Xの電位に基づいて、次式を導くことができる。なお、下記の式で、Iは、IGBT100からn-型ドリフト層1の内部抵抗R1、R2およびFS層1aの内部抵抗R3を通って流れる電流を意味している。また、下記の式では、IGBT100のチャネル抵抗に関しては、非常に小さいことから無視している。数2Vth=IR1数3I=VAK1R1/R1R2R3数4VAK1=VAKth×R1R2R3/R1また、p型ディープウェル層13とn-型ドリフト層1との間のビルトインポテンシャルVAKthは、FWD200がダイオード動作し始めた電圧VAK2とほぼ等しいため、次式で表せる。数5VAK2≒VAKthこの数式5および上記した数式4を上記数式1に代入すると、次式を導出することができる。数6VSB≒R2R3/R1×VAKthそして、R1~R3は、それぞれR1=W2ρ1/L1、R2=ρ1L1/W2、R3=W1ρ2/L2で表されることから、数式6を次式に変換できる。数7VSB≒L1ρ1/W2W1ρ2/L2/W2ρ1/L1×VAKthここで、VSB/VAKthに対してIGBT100およびFWD200の形状や濃度等、IGBT100およびFWD200の構造に基づいて決まる第1パラメータをk1とし、ビルトインポテンシャルVAKthに対するスナップバック電圧VSBの比であるVSB/VAKthに対して第1パラメータを掛けた値=k1VSB/VAKthをKとする。また、ビルトインポテンシャルを表すVAKthは定数であり、スナップバック電圧VSBが小さいほど非線形性が小さくなって線形性が改善されることから、Kが小さくなるほど線形性を改善できる。したがって、次式で表される右辺がそのK以下となるようにすることで、線形性の改善を図ることができる。数8K≧L1ρ1/W2W1ρ2/L2/W2ρ1/L1また、p型ディープウェル層13の外周端部がゲートのバイアスによって影響を受けないダイオードとして動作させるためのW2の条件は、上記数式8に基づいて下記数式9および数式10のように求めることができる。なお、n-型ドリフト層1の抵抗率ρ1に対してFS層1aの抵抗率ρ2は十分に小さいことから、W1ρ2/L2≒0と見なしている。数9K≧L1ρ1/W2/W2ρ1/L1=L12/W22数10W2≧L1/K1/2また外周端部におけるスナップバック電圧を-40°CにおけるVAKth=0.8[V]に対して無視できる0.1V以下にする場合は、実験結果を示した図8よりK≧2.5となる。すなわち、図8中に示しように、L1=135μmとした場合には、W2=85μmのときにスナップバック電圧が0.1Vとなることから、数式9にL1=135μm、W2=85μmを代入すると、K≧2.5となる。同様に、L1=80μmとした場合には、W2=50μmのときにスナップバック電圧が0.1Vとなることから、数式9にL1=80μm、W2=50μmを代入すると、K≧2.56となる。このように、いずれの結果からもK≧2.5を満たすようにすることで、スナップバック電圧を0.1V以下に抑えることが可能となることが判る。なお、図8に示すSim解析では、W1=0μm、L2>0、W3は任意の値に設定している。またW2が数式10を満たしている場合であっても、W1が大きい場合やライフタイムが短い場合は、ディープウェル層13の外周端部から注入されたホールがカソードとなるn型不純物領域3まで届かなくなるため、実効的なW2が短くR1が小さくなりスナップバックが出現する。このため、ライフタイムを例えば2μsとした場合において、W1、W2とスナップバック電圧VSBとの関係について調べた。そのSim結果を図9に示す。また、図10は、本実施形態にかかる半導体装置のVce-If特性について電子線照射量を60kGyとして測定した結果を示した図である。この図においてVceが部分的にマイナス方向に突出したものがスナップバック電圧VSBであり、この図のスナップバック電圧VSBを取り出してプロットしたのが図9に相当する。スナップバック電圧VSBが-40°CのVakth0.8Vに対して無視できる0.1V以下に抑制できるようにするためには、図9より、次式が成り立つ。なお、図9に示す実験では、L1=125μm、W2=85μmL2=1μm、W3は任意の値としている数11W2-W1≧10μm一方、距離W3については、図3に示すように、ホールがp型ディープウェル層13から斜め方向に最短距離でp型不純物領域2とn型不純物領域3との境界位置に向かってホールが注入された時、注入量が大きくなり破壊しないためには、拡散長よりも上で述べた最短距離が十分大きいことが必要となることから、図3中に示した三角形の関係で示される三平方の定理より、数式12が成り立つ。そして、これを変換すると数式13を導出できる。なお、Dは、n-型ドリフト層1内でのキャリアの拡散係数であり、k2は、p型ディープウェル層13の深さ、濃度、耐量等のp型ディープウェル層13の構造に基づいて決まる第2パラメータである。数12W32L12≧k2Dτ1/2数13W3≧k2Dτ1/22-L12^1/2そして、距離W1~W3については、半導体装置の小型化などを考慮すると、上記数式を満たす中で最も小さい値であることが好ましいため、またW1-W3は耐圧の観点から大きな値となることが望ましいため次式が成り立つ関係とするのが良い。数14W2=L1/K1/2かつW2-W1=10μmかつW3=K2DΤ1/22-L12^1/2よって、本実施形態の半導体装置では、距離W1、W2、W3が数式14を満たす値に設定している。以上説明したように、本実施形態の半導体装置では、IGBT100とFWD200を備えた構造において、ダイオード形成領域に備えられたp型ベース領域4およびp型ディープウェル層13をアノードとして機能させることで、ダイオード動作を行わせている。そして、p型ディープウェル層13の外周側端部をn-型ドリフト層1の裏面側に投影した位置より、n型不純物領域3とp型不純物領域2との境界部までの距離W1とFWD200として機能するp型ベース領域4の端部からp型ディープウェル層13の外周側端部までの距離W3が数式14を満たす値となるようにしている。これにより、深いp型ディープウェル層13がアノードとなるときに、p型ディープウェル層13からのホール注入が多くなることでFWD200の耐量が低下してしまうことを抑制しつつ、p型ディープウェル層13のうちセル領域の外縁近傍からのホールが届かせ、実質的にアノードとして機能する領域が減少することを抑制することができる。第2実施形態本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対して異なる場所でもFWDのVf-If特性の線形性を改善できる構成を採用したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。図11aは、本実施形態にかかる半導体装置の上面レイアウト図であり、図11bは、図11aの領域Rの部分拡大図である。なお、図11a、bは断面図ではないが、図を見易くするために部分的にハッチングを示してある。また、図12a~cは、それぞれ、図11bに示すA-A’、B-B’、C-C’断面図である。ただし、図12cについては、より各領域の断面構造が明確になるように、図11bのC-C’断面を更に延長して多くのセル分備えた図としてある。なお、本実施形態の半導体装置では、p型チャネル領域4aの表層部にコンタクト領域4bを形成した構造としてあり、このコンタクト領域4bを介して上部電極10と電気的に接続されるようにしてあるが、基本的な構造は第1実施形態と同様である。図11a、bに示すように、本実施形態の半導体装置は、外周領域内に第1~第3の領域を備えた構成とされている。具体的には、トレンチ6の側面においてエミッタ領域に相当するn型不純物領域5が形成されていてIGBT100として機能する部分が含まれる領域を第1の領域、この第1の領域に併設されたエミッタ領域に相当するn型不純物領域5が形成されておらずFWD200として機能させる部分が含まれる領域を第2の領域、トレンチゲート構造の長手方向の先端位置においてp型不純物領域2が形成されている領域のうちp型ガードリング層14などが形成された外周領域よりも内側つまりセル領域の外縁部におけるFWD200が形成されている領域を第3の領域としている。このようなゲート電極8の先端位置においても、FWD200のVf-If特性の線形性の問題が発生する。このため、第3の領域に備えられるp型ベース領域4とp型ディープウェル層13とによって構成されるFWD200について、第1実施形態と同様に、各種寸法について規定している。具体的には、本実施形態でも、図12a、b中に示したように、p型ディープウェル層13の外周側端部をn-型ドリフト層1の裏面側に投影した位置から、n型不純物領域3とp型不純物領域2との境界部までの距離をW1とし、FWD200として機能するp型ベース領域4の端部p型ベース領域4のうちIGBT100とFWD200との境界部エミッタ領域に相当するn型不純物領域5の先端位置からp型ディープウェル層13の外周側端部までの距離をW2とする。p型ディープウェル層13とp型ベース領域4との境界部を裏面側に投影した位置よりカソード領域となるn型不純物領域3とコレクタ領域となるp型不純物領域2との境界部までの距離をW3とする。また、n-型ドリフト層1の厚みをL1とする。このように構成された半導体装置におけるトレンチゲート構造の先端位置においても、p型ベース領域4とp型ディープウェル層13を長くして内部抵抗を大きくしたいが、これらが長くなり過ぎるとp型ディープウェル層13のうちのセル領域の終端からn型不純物領域3までホールが届かなくなる。このため、W1~W3が上記第1実施形態で示した数式10、11、13、好ましくは数式14の関係を満たすようにすることで、FWD200のVf-If特性の線形性を改善することが可能となる。また、図12cに示すように、第1、第2の領域において、エミッタ領域に相当するn型不純物領域5を形成しない間引き構造としている。このような間引き構造とすることで、その間引き部分にてダイオード動作させ、隣り合うトレンチゲート構造の間にFWD200が構成されるようにしている。この間引き構造のうち、第2の領域に構成される部分の少なくとも一部について、n型不純物領域5が形成されておらずp型ベース領域4のみが形成されている箇所の最も端から端のトレンチゲート構造の間の距離を第2の領域でのFWD200の幅W4とすると、W4≧20μmとなるようにしている。図13は、第2の領域でのFWD200の幅W4とFWD200がオンし始める電圧VFスナップバック電圧VSBに相当との関係を示したグラフである。この図に示されるように、第2の領域でのFWD200の幅W4が20μmを超えるとFWD200がオンし始める電圧VFが急に上昇し始める。この結果に基づき、第2の領域でのFWD200の幅W4が20μm以上となるようにしている。これにより、FWD200のオン電圧を低減することが可能になる。ただしFWDのリカバリーSW損失を低減することを目的にSW動作の直前又は動作中にゲートに電圧を印加するような制御を行う場合、このW4<20μmした方がSW損失を低減できる場合もある。この場合もW1~W3を本特許の条件を満たすことによりFWDの線形性の向上やスナップバックによるVfの急激な上昇を抑制することができる。以上説明したように、トレンチゲート構造の先端位置においても、W1~W3が上記第1実施形態で示した数式10、11、13、好ましくは数式14の関係を満たすようにすることで、FWD200のVf-If特性の線形性を改善することが可能となる。またこの構成で第3の領域と第2の領域の距離を縮めることにより第3の領域がONすることにより上がった電流密度を第2の領域に効率的に伝えられるため線形性がより向上される。さらに、第2の領域でのFWD200の幅W4が20μm以上となるようにすることで、FWD200のオン電圧を低減することが可能になる。第3実施形態本発明の第3実施形態について説明する。本実施形態は、第2実施形態に対して異なる場所でもFWDのVf-If特性の線形性を改善しつつ、IGBTのオン損失を低減できる構成を採用したものであり、その他に関しては第2実施形態と同様であるため、第2実施形態と異なる部分についてのみ説明する。図14は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図14は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、第1の領域を長手方向において2つに分割、つまりエミッタ領域に相当するn型不純物領域5を長手方向方向において2つに分割しており、分割した第1の領域の間においてn型不純物領域5が形成されておらず、隣接するトレンチゲート構造の間の領域にp型ベース領域4のみが形成されることでFWD200が形成されるようにしている。このように、第1の領域を長手方向において2つに分割し、分割した第1の領域の間においてFWD200が構成されるようにしても良い。このようにすれば、エミッタ領域に相当するn型不純物領域5の近くにダイオード動作する第2の領域を形成できる。これによりFWD200の面積が増えることやこの領域が第3の領域の補助的な役割することでより効率的にFWD200の電流密度を向上できることで半導体装置全体のスナップバック電圧を低減することが可能になる。なお、このように第1の領域を長手方向において分割する場合、その第1の領域の間の幅Wを数式10のW2の2倍以上に取ることにより、この領域をトレンチゲート構造の両先端位置に配置される第3の領域の代わりとすることもできる。また、ここでは第1の領域を長手方向において2つに分割する場合について説明したが、複数、つまり2つに限らず3つ以上の数に分割しても構わない。第4実施形態本発明の第4実施形態について説明する。本実施形態は、第2実施形態に対して第1の領域と第2の領域のレイアウトを変更したものであり、その他に関しては第2実施形態と同様であるため、第2実施形態と異なる部分についてのみ説明する。図15は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図14は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、複数本並べられた第1の領域の一部、具体的には隣り合う第1の領域の対向する辺の一部を凹ませた図中破線で囲んだ部分をエミッタ領域に相当するn型不純物領域5が備えられていない領域とし、本実施形態では、この領域を第2の領域とした構成としている。つまり、本実施形態では、上記第2実施形態のように各第1の領域や各第2の領域がそれぞれ同じ幅で構成されているのではなく、第1の領域の間において部分的に第2の領域の幅を広げた構造にしている。このように、一部の第2の領域の幅W4を広げることにより、第2の領域に構成されるFWD200がダイオード動作し易くなる。これにより、FWD200の面積が増えることやこの領域が第3の領域の補助的な役割することでより効率的にFWD200の電流密度を向上できることで半導体装置全体のスナップバック電圧を小さくすることが可能になる。第5実施形態本発明の第5実施形態について説明する。本実施形態も、第2実施形態に対して第1の領域と第2の領域のレイアウトを変更したものであり、その他に関しては第2実施形態と同様であるため、第2実施形態と異なる部分についてのみ説明する。図16は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図16は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、第1の領域を紙面上下方向、つまりトレンチゲート構造の長手方向において複数個に分割し、分割した第1の領域の間に第1の領域とほぼ同寸法の第2の領域が配置されるようにすることで各第1の領域がマトリクス状に配置された構造にしている。つまり、トレンチゲート構造の長手方向に並べぶ第1の領域を1つの列として、第1の領域の列が複数列並べて配置され、隣り合う各列の第1の領域が対向配置される構造とされている。このような構造としても、分割された各第1の領域の間の第2の領域に構成されるFWD200がダイオード動作し易くなる。これにより、FWD200の面積が増えることやこの領域が第3の領域の補助的な役割することでより効率的にFWD200の電流密度を向上できることで半導体装置全体のスナップバック電圧を小さくすることが可能になる。第6実施形態本発明の第6実施形態について説明する。本実施形態は、第5実施形態に対して第1の領域と第2の領域のレイアウトを変更したものであり、その他に関しては第5実施形態と同様であるため、第5実施形態と異なる部分についてのみ説明する。図17は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図17は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、本実施形態でも、第1の領域を紙面上下方向、つまりトレンチゲート構造の長手方向において複数個に分割し、分割した第1の領域の間に第1の領域とほぼ同寸法の第2の領域が配置されるようにしているが、トレンチゲート構造の長手方向に並べぶ第1の領域を1つの列として、第1の領域の列が複数列並べて配置されているものの、隣り合う各列の第1の領域が互いにずれて配置される構造とされている。つまり、各第1の領域が千鳥状に配置された構造とされている。このような構造としても、分割された各第1の領域の間の第2の領域に構成されるFWD200がダイオード動作し易くなる。これにより、FWD200の面積が増えることやこの領域が第3の領域の補助的な役割することでより効率的にFWD200の電流密度を向上できることで半導体装置全体のスナップバック電圧を小さくすることが可能になる。第7実施形態本発明の第7実施形態について説明する。本実施形態は、第6実施形態に対して第1の領域と第2の領域のレイアウトを変更したものであり、その他に関しては第6実施形態と同様であるため、第6実施形態と異なる部分についてのみ説明する。図18は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図18は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、本実施形態でも、第1の領域を紙面上下方向、つまりトレンチゲート構造の長手方向において複数個に分割しているが、第6実施形態と比べて分割場所の間隔を長くした構造としている。このような構造としても、分割された各第1の領域の間の第2の領域に構成されるFWD200がダイオード動作し易くなる。これにより、FWD200の面積が増えることやこの領域が第3の領域の補助的な役割することでより効率的にFWD200の電流密度を向上できることで半導体装置全体のスナップバック電圧を小さくすることが可能になる。第8実施形態本発明の第8実施形態について説明する。本実施形態は、第4実施形態に対して第1の領域と第2の領域のレイアウトを変更したものであり、その他に関しては第4実施形態と同様であるため、第4実施形態と異なる部分についてのみ説明する。図19は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図19は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、本実施形態でも、隣り合う第1の領域の対向する辺の一部を凹ませて第2の領域としているが、第4実施形態のように隣り合う第1の領域の対向する辺の同じ場所に第2の領域を配置するのではなく、互い違いに第2の領域を配置した構造としている。このような構造としても、第2の領域に構成されるFWD200がダイオード動作し易くなり、FWD200の面積が増えることやこの領域が第3の領域の補助的な役割することでより効率的にFWD200の電流密度を向上できることで半導体装置全体のスナップバック電圧を小さくすることが可能になる。第9実施形態本発明の第9実施形態について説明する。本実施形態は、第2実施形態に対して第1~第3の領域のレイアウトを変更したものであり、その他に関しては第2実施形態と同様であるため、第2実施形態と異なる部分についてのみ説明する。図20は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図20は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、本実施形態では、第3の領域をセル領域の外縁部に配置するのではなく、セル領域の中央位置に点在させるように配置し、かつ、第2の領域が第3の領域の間を繋ぐように配置された構造となるようにしている。具体的には、円形状に囲まれた範囲を第3の領域として、第3の領域が正六角形の各角部に配置された形状、つまりハニカム状に配置されたレイアウトとされ、各第3の領域を繋ぐ六角形の各辺に相当する位置に第2の領域が配置されたレイアウトとされている。図中破線はトレンチゲート構造を示しているが、紙面上下方向を長手方向として複数本のトレンチゲート構造が配置されており、その複数本のトレンチゲート構造が交差するように第1~第3の領域がレイアウトされることになる。このトレンチゲート構造のトレンチ6の側面のうち第1の領域と接している場所にはエミッタ領域に相当するn型不純物領域5が備えられ、第2の領域や第3の領域と接している場所にはエミッタ領域に相当するn型不純物領域5が備えられていない構造となるようにしている。このように、第1~第3の領域のレイアウトを変更しても、第2実施形態と同様の効果を得ることができる。また第3の領域同士の距離が短くなるため効率よく第2の領域の電流密度を向上でき、これにより半導体装置全体のスナップバック電圧をより小さくすることが可能になる。第10実施形態本発明の第10実施形態について説明する。本実施形態は、第9実施形態に対して第1~第3の領域のレイアウトを変更したものであり、その他に関しては第9実施形態と同様であるため、第9実施形態と異なる部分についてのみ説明する。図21は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図21は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、本実施形態でも、セル領域の外縁部に配置するのではなく、セル領域の中央位置に点在させるように配置し、かつ、第2の領域が第3の領域の間を繋ぐように配置された構造となるようにしている。そして、円形状に囲まれた範囲を第3の領域として、第3の領域が正方形の各角部に配置された形状、つまりマトリクス状に配置されたレイアウトとされ、各第3の領域を繋ぐ正方形の各辺に相当する位置に第2の領域が配置されたレイアウトとされている。このように、第1~第3の領域のレイアウトを変更しても、第9実施形態と同様の効果を得ることができる。第11実施形態本発明の第11実施形態について説明する。本実施形態も、第9実施形態に対して第1~第3の領域のレイアウトを変更したものであり、その他に関しては第9実施形態と同様であるため、第9実施形態と異なる部分についてのみ説明する。図22は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図22は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、本実施形態でも、セル領域の外縁部に配置するのではなく、セル領域の中央位置に点在させるように配置し、かつ、第2の領域が第3の領域の間を繋ぐように配置された構造となるようにしている。そして、円形状に囲まれる範囲を第3の領域として、第3の領域が正三角形の各角部に配置されたレイアウトとされ、各第3の領域を繋ぐ正三角形の各辺に相当する位置に第2の領域が配置されたレイアウトとされている。このように、第1~第3の領域のレイアウトを変更しても、第9実施形態と同様の効果を得ることができる。第12実施形態本発明の第12実施形態について説明する。本実施形態は、第2実施形態に対して半導体装置の基板裏面側のレイアウトについても考慮したものであり、その他に関しては第2実施形態と同様であるため、第2実施形態と異なる部分についてのみ説明する。図23は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図23は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、本実施形態では、第2実施形態のような第1~第3の領域を備えた構造について、第1の領域の長手方向先端部よりもカソード領域に相当するn型不純物領域3図中一点鎖線で囲んだ領域が図中矢印A1のように突き出すように形成されている。このような構造の場合、IGBT100におけるスナップバック電圧VSBが大きくなることが懸念されることから、本実施形態では、n型不純物領域3を長手方向において図中矢印A2のように分割し、分割したn型不純物領域3の間にコレクタ領域に相当するp型不純物領域2が形成されることでIGBT100が形成されるようにしている。このような構成とすれば、分割したn型不純物領域3の間のp型不純物領域2によって構成されるIGBT100をIGBT動作させることで電流を流し、電流密度を高くすることで他の部分のIGBT100についてもIGBT動作させるようにする。これにより、IGBT100のスナップバック電圧VSBを低減することが可能となる。したがって、FWD200の面積を増やすことによるスナップバック電圧VSBの低減と、IGBT100を動作させやすくすることによるスナップバック電圧VSBの低減の両立を図ることが可能となる。なお、このようにn型不純物領域3を長手方向において分割する場合において、本実施形態ではn型不純物領域3を2つに分割する場合について説明したが、複数、つまり2つに限らず3つ以上の数に分割しても構わない。第13実施形態本発明の第13実施形態について説明する。本実施形態は、第12実施形態に対して半導体装置の基板裏面側のレイアウトについても考慮したものであり、その他に関しては第12実施形態と同様であるため、第12実施形態と異なる部分についてのみ説明する。図24は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図24は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、本実施形態では、第3実施形態のように第1の領域を長手方向において2つに分割した構造について、第1の領域の長手方向先端部がカソード領域に相当するn型不純物領域3図中一点差線で囲んだ領域よりも図中矢印B1のように突き出すように形成されている。このような構造の場合、n型不純物領域3の中央部においてスナップバック電圧VSBが大きくなることが懸念されるが、第1の領域がn型不純物領域3の先端よりも突き出すように配置されることで、この領域でIGBT100が形成されるようにできる。このため、この領域のIGBT100をIGBT動作させることで電流を流し、電流密度を高くすることで他の部分のIGBT100についてもIGBT動作させるようにできる。これにより、IGBT100のスナップバック電圧VSBを低減することが可能となる。このような構造としても、FWD200の面積を増やすことによるスナップバック電圧VSBの低減と、IGBT100を動作させやすくすることによるスナップバック電圧VSBの低減の両立を図ることが可能となる。つまり、第12実施形態のような図中矢印A1のようにn型不純物領域3が第1の領域よりも突き出す場合には、図中矢印A2のようにn型不純物領域3を分割することでIGBT100となる領域を補填し、IGBT100のスナップバック電圧VSBを低減する。逆に、第13実施形態のような図中矢印B1のようにn型不純物領域3よりも第1の領域が突き出していてIGBT100となる領域が存在する場合には、図中矢印B2のように第1の領域を分割することでこの領域に第3の領域を作成し、FWD200のスナップバック電圧VSBを低減できる。この時B2の距離は数式10のW2の2倍以上の距離をとると望ましい。第14実施形態本発明の第14実施形態について説明する。本実施形態は、第13実施形態に対して半導体装置の基板裏面側のレイアウトについても考慮したものであり、その他に関しては第13実施形態と同様であるため、第13実施形態と異なる部分についてのみ説明する。図25は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図25は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、本実施形態では、第13実施形態のように第1の領域を分割してその間に広い第2の領域を配置した構造にしつつ、さらに第1の領域を長手方向において複数箇所で分割した構造としている。そして、複数箇所で分割された第1の領域の間の図中破線で囲んだ部分をエミッタ領域に相当するn型不純物領域5が備えられていない領域とし、本実施形態では、この領域を第2の領域とした構成としている。さらに、n型不純物領域3図中一点鎖線で囲んだ領域が分割された第1の領域の間の第2の領域と対応する部分において、他の部分よりも幅広とされている。このような構成によれば、分割された第1の領域の間においてダイオード動作させられるFWD200の面積を増やすことやこの領域が第3の領域の補助的な役割することでより効率的にFWD200の電流密度を向上できることができ、よりFWD200のスナップバック電圧VSBを低減できる。第15実施形態本発明の第15実施形態について説明する。本実施形態は、第4実施形態に対して半導体装置の基板裏面側のレイアウトについても考慮したものであり、その他に関しては第4実施形態と同様であるため、第4実施形態と異なる部分についてのみ説明する。図26は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図26は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、本実施形態でも、第1の領域の一部を凹ませた図中破線で囲んだ部分をエミッタ領域に相当するn型不純物領域5が備えられていない領域とし、この領域を第2の領域とすることで第2の領域の幅を広げた構成としているが、この第2の領域の幅に合せてn型不純物領域3を配置している。このような構成によれば、幅広とされた第2の領域とn型不純物領域3とが対向したレイアウトとなり、この領域が第3の領域の補助的な役割することでより効率的にFWD200の全体の電流密度を向上しよりFWD200のスナップバック電圧VSBを低減できる。したがって、第12実施形態と同様の効果を得ることができる。第16実施形態本発明の第16実施形態について説明する。本実施形態は、第9実施形態に対して半導体装置の基板裏面側のレイアウトについても考慮したものであり、その他に関しては第9実施形態と同様であるため、第9実施形態と異なる部分についてのみ説明する。図27は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図27は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、本実施形態でも、円形状に囲まれた範囲を第3の領域として、第3の領域が正六角形の各角部に配置された形状、つまりハニカム状に配置されたレイアウトとされ、各第3の領域を繋ぐ六角形の各辺に相当する位置に第2の領域が配置されたレイアウトとされている。そして、これに対応して、各第3の領域が構成する六角形の中心点および各中心を繋ぐ直線部分にコレクタ領域に相当するp型不純物領域2を配置することで、p型不純物領域2が複数の正三角形状に配置されるようにし、その正三角形の線内にカソード領域に相当するn型不純物領域3を配置した構造としている。このように、第1~第3の領域、つまり基板表面側においてIGBT100として機能する部分やFWD200として機能する部分のレイアウトと、基板裏面側においてIGBT100のコレクタ領域となるp型不純物領域2やFWD200のカソード領域となるn型不純物領域3のレイアウトを合せている。これにより、それぞれの第3の領域同士の距離が近くなるため効率的にIGBT動作やダイオード動作を行わせられるため、よりFWD200のスナップバック電圧VSBを低減できる。したがって、第12実施形態と同様の効果を得ることができる。第17実施形態本発明の第17実施形態について説明する。本実施形態は、第10実施形態に対して半導体装置の基板裏面側のレイアウトについても考慮したものであり、その他に関しては第10実施形態と同様であるため、第10実施形態と異なる部分についてのみ説明する。図28は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図27は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、本実施形態でも、円形状に囲まれる範囲を第3の領域として、第3の領域が正方形の各角部に配置された形状、つまりマトリクス状に配置されたレイアウトとされ、各第3の領域を繋ぐ正方形の各辺に相当する位置に第2の領域が配置されたレイアウトとされている。そして、これに対応して、各第3の領域が構成する正方形の中心点および各中心を繋ぐ直線部分にコレクタ領域に相当するp型不純物領域2を配置することで、p型不純物領域2が複数の正方形に配置されるようにし、その正方形の線内にカソード領域に相当するn型不純物領域3を配置した構造としている。このように、第1~第3の領域、つまり基板表面側においてIGBT100として機能する部分やFWD200として機能する部分のレイアウトと、基板裏面側においてIGBT100のコレクタ領域となるp型不純物領域2やFWD200のカソード領域となるn型不純物領域3のレイアウトを合せている。これにより、第16実施形態と同様の効果が得られる。第18実施形態本発明の第18実施形態について説明する。本実施形態は、第11実施形態に対して半導体装置の基板裏面側のレイアウトについても考慮したものであり、その他に関しては第11実施形態と同様であるため、第11実施形態と異なる部分についてのみ説明する。図29は、本実施形態にかかる半導体装置の上面レイアウト図である。なお、図29は断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、本実施形態でも、円形状に囲まれる範囲を第3の領域として、第3の領域が正三角形の各角部に配置されたレイアウトとされ、各第3の領域を繋ぐ正三角形の各辺に相当する位置に第2の領域が配置されたレイアウトとされている。そして、これに対応して、各第3の領域が構成する正三角形の中心点および各中心を繋ぐ直線部分にコレクタ領域に相当するp型不純物領域2を配置することで、p型不純物領域2が複数の正六角形に配置されるようにし、その正六角形の線内にカソード領域に相当するn型不純物領域3を配置した構造としている。このように、第1~第3の領域、つまり基板表面側においてIGBT100として機能する部分やFWD200として機能する部分のレイアウトと、基板裏面側においてIGBT100のコレクタ領域となるp型不純物領域2やFWD200のカソード領域となるn型不純物領域3のレイアウトを合せている。これにより、第16実施形態と同様の効果が得られる。第19実施形態本発明の第19実施形態について説明する。本実施形態は、第12実施形態に対してよりスイッチング損失低減が図れるレイアウトにしたものであり、その他に関しては第12実施形態と同様であるため、第12実施形態と異なる部分についてのみ説明する。図30aは、本実施形態にかかる半導体装置の上面レイアウト図、図30bは、図30aの二点差線で囲んだ領域の部分拡大図である。なお、図30aは断面図ではないが、図を見易くするために部分的にハッチングを示してある。この図に示すように、本実施形態でも、第1~第3の領域を備えた構造について、第1の領域の長手方向先端部よりもn型不純物領域3が突き出すように形成され、n型不純物領域3が長手方向において分割されている構造とされている。分割した各n型不純物領域3の間の距離Lcが200μm以上となるようにレイアウトされている。そして、n型不純物領域3が第2の領域と対応する場所に形成された領域3aだけでなく第1の領域と対応する場所に形成された領域3bを備えた構成とされている。領域3aは、第2の領域の幅に対応する幅とされている。領域3bは、隣接する各領域3aの中央位置に形成され、第1の領域の幅や領域3aの幅よりも狭く、かつ、第1の領域の長手方向と同方向を長手方向として延設されている。このように構成された半導体装置では、n型不純物領域3のうちの領域3aについてはダイオード動作を行わせ、領域3bについてはMOS動作を行わせることができる。すなわち、FWD200として機能する第2の領域と対応する位置に形成された領域3aについてはカソード領域として機能することでダイオード動作させられる。また、IGBT100として機能する第1の領域と対応する位置に形成された領域3bは、MOSFETにおけるドレイン領域として機能することでMOS動作させられる。このため、次のような効果を得ることができる。図31は、本実施形態にかかる半導体装置のVce-Ic特性を調べた図である。また、比較例として領域3bを有しない第12実施形態の半導体装置のVce-Ic特性も図31中に示してある。この図中の小電流領域を確認すると、第12実施形態の半導体装置の場合、Vceが1V近辺からVceの増加に伴って徐々にIcが上昇していく特性になっている。これに対して、本実施形態の半導体装置の場合、Vceが1.5V近辺においてIcが急に上昇し、その後、第12実施形態の半導体装置と同様にVceの増加に伴って徐々にIcが上昇していく特性になる。これは、本実施形態の半導体装置の場合、第12実施形態の半導体装置と比較して低注入化が可能となって、より速くスイッチ行われていることを表しており、スイッチング損失を低減することが可能となる。一般的に、MOSFETはIGBTよりもスイッチング動作が速く、MOSFETの方がIGBTよりもスイッチング損失が小さい。本実施形態の半導体装置では、IGBT動作を基本としつつ、MOS動作も行わせることが可能になることから、スイッチング損失の低減を図ることが可能となる。このようなスイッチング損失の低減効果は、半導体装置をインバータ駆動に適用する場合のように頻繁にスイッチングが行われるような適用形態とされる場合に有効である。また、図中の大電流領域については、本実施形態の半導体装置も第12実施形態の半導体装置もVce-Ic特性がほぼ同様になる。このため、本実施形態の半導体装置によれば、スイッチング周波数の高い低電流でスイッチング損失低減を図りつつ、熱定格を決める大電流領域では第12実施形態の半導体装置と同様の電流特性を得ることが可能となる。さらに、本実施形態では、分割した各n型不純物領域3の間の距離Lcが200μm以上となるようにしている。図32は、FS層のシート抵抗が2.5E-5[Ω/□]、板厚が50μm、基板の比抵抗が65[Ωcm]の場合の距離LcとIGBT100のスナップバック電圧VSBについて調べた結果を示すグラフである。この図に示されるように、距離Lcが長くなるほど、つまりIGBT動作を行うことができる範囲を広くするほど、スナップバック電圧VSBを低下させられる。そして、距離Lcが200μm以上になると、スナップバック電圧VSBが-40°CにおけるVAKth=0.8[V]に対して無視できる0.1V以下にすることが可能になる。このように、距離Lcを200μm以上に設定することで十分にスナップバック電圧VSBを小さくすることが可能となる。なお、本実施形態では、領域3bを隣接する各領域3aの中央位置に形成しているが、他の構造としても良い。図33a~cは、領域3bの他のレイアウトを示した図であり、図30bに相当する部分拡大図である。図33aに示したように領域3bを長手方向において複数に分割した構造としても良いし、図33bに示すように、領域3bを2本配置した構造としても良い。さらに、図33cに示すように、領域3bを2本配置しつつ、それぞれ長手方向において複数に分割し、さらに分割された各領域3bが交互に配置された構造としても良い。また、本実施形態では、n型不純物領域3を長手方向において2つに分割する場合について説明したが、他の構造とすることもできる。図34~図36は、n型不純物領域3を他の構造とする場合の半導体装置のレイアウト図である。図34~図36の二点鎖線で囲んだ領域は、図30bや図33a~cの構造とされている。図34に示すように、第13実施形態と同様、n型不純物領域3を分割しない構造とすることができる。この場合にも、第1の領域の長手方向先端部がn型不純物領域3よりも突き出すように形成されることになるが、この突き出し部分においてIGBT動作を行うことができる範囲を広く取れるため、IGBT100のスナップバック電圧VSBを低減することが可能となる。なお、この構造の場合、n型不純物領域3の先端に対して第1の領域の長手方向先端部が突き出す距離Lcが100μm以上とすることで十分にスナップバック電圧VSBを小さくすることが可能となる。また、図35に示すように、n型不純物領域3を長手方向において複数個に分割した構造としても良い。この場合にも、分割された各n型不純物領域3の間の距離Lcが200μm以上となるようにすると、より十分にスナップバック電圧VSBを小さくすることが可能となる。さらに、図36に示すように、第1の領域の長手方向先端部がn型不純物領域3よりも突き出す構造とされる場合にも、n型不純物領域3を長手方向において分割することができる。この場合にも、n型不純物領域3の先端に対して第1の領域の長手方向先端部が突き出す距離Lcが100μm以上となり、かつ、分割された各n型不純物領域3の間の距離Lcが200μm以上となるようにすると、より十分にスナップバック電圧VSBを小さくすることが可能となる。第20実施形態本発明の第20実施形態について説明する。本実施形態は、第12実施形態に対してよりスイッチング損失低減が図れるレイアウトにしたものであり、その他に関しては第12実施形態と同様であるため、第12実施形態と異なる部分についてのみ説明する。図37aは、セル領域における基板裏面側のレイアウトを示した図であり、図37bは、図37aの部分拡大図である。なお、図中破線で示したセル領域の内部には、実際にはカソード領域に相当するn型不純物領域3も形成されているが、例えば第12~第19実施形態で説明したように様々なレイアウトのものを採用できるため、図37aでは図示を省略してある。図37aに示すように、セル領域の外縁部においてコレクタ領域に相当するp型不純物領域2およびカソード領域に相当するn型不純物領域3が混在する混在領域15が形成されている。この混在領域15は、基本的にはp型不純物領域2とされているが、部分的にn型不純物領域3が形成された構造とされている。具体的には図37bに示すように、複数の正方形状にてn型不純物領域3が点在させられており、その寸法を1μm□~20μm□に設定することで拡散係数=dτ1/2にて規定される拡散長以下となるようにしている。また、点在している各n型不純物領域3の間の間隔が150μm未満に設定することで、定常時やスイッチング時に電流密度が大きくなり過ぎて混在領域15においてIGBT100がオンしてしまうことを抑制している。図38に示す断面図のように、動作中にp型ディープウェル層13とその下に位置するp型不純物領域2との間にキャリアが蓄積されている。このため、スイッチング時に図中矢印で示すようにp型不純物領域2の表面を経路として電子電流が流れてn型不純物領域3に流れ込む。これにより、p型ディープウェル層13とn-型ドリフト層1およびp型不純物領域2とによって構成される寄生PNPトランジスタがオンしてしまう。このため、p型ディープウェル層13とその下に位置するp型不純物領域2との間にホールが再注入されて電流集中が発生し、半導体装置が壊れる可能性がある。このため、本実施形態に示すように、セル領域の外縁部においてp型不純物領域2にn型不純物領域3を点在させた混在領域15を備えることで、寄生PNPトランジスタがオンし難くなるようにできる。これにより、半導体装置の耐量を向上させられる。また、ホール再注入を抑制できるため、スイッチング損失の低減を図ることも可能となる。第21実施形態本発明の第21実施形態について説明する。本実施形態は、第20実施形態に対して混在領域15の構造を変更したものであり、その他に関しては第20実施形態と同様であるため、第20実施形態と異なる部分についてのみ説明する。図39aは、セル領域における基板裏面側のレイアウトを示した図であり、図39bは、図39aの部分拡大図である。なお、セル領域の内部には、実際にはカソード領域に相当するn型不純物領域3も形成されているが、例えば第12~第19実施形態で説明したように様々なレイアウトのものを採用できるため、図39aでは図示を省略してある。図39a、bに示すように、本実施形態では、混在領域15に備えられるn型不純物領域3にてセル領域の外縁部を囲むレイアウトとしている。そして、混在領域15に備えられるn型不純物領域3の幅を20μm以下に設定することで拡散係数=dτ1/2にて規定される拡散長以下となるようにしている。また、各n型不純物領域3の間の間隔を150μm未満に設定することで、定常時やスイッチング時に電流密度が大きくなり過ぎて混在領域15においてIGBT100がオンしてしまうことを抑制している。このような構成としても、第20実施形態と同様の効果を得ることができる。第22実施形態本発明の第22実施形態について説明する。本実施形態も、第20実施形態に対して混在領域15の構造を変更したものであり、その他に関しては第20実施形態と同様であるため、第20実施形態と異なる部分についてのみ説明する。図40aは、セル領域における基板裏面側のレイアウトを示した図であり、図40bは、図40aの部分拡大図である。なお、セル領域の内部には、実際にはカソード領域に相当するn型不純物領域3も形成されているが、例えば第12~第19実施形態で説明したように様々なレイアウトのものを採用できるため、図40aでは図示を省略してある。図40a、bに示すように、本実施形態では、混在領域15に備えられるn型不純物領域3が略四角形状とされるセル領域の各辺の垂直方向に延設されたレイアウトとしている。そして、混在領域15に備えられるn型不純物領域3の幅を1μm~20μmに設定することで拡散係数=dτ1/2にて規定される拡散長以下となるようにしている。また、各n型不純物領域3の間の間隔を150μm未満に設定することで、定常時やスイッチング時に電流密度が大きくなり過ぎて混在領域15においてIGBT100がオンしてしまうことを抑制している。このような構成としても、第20実施形態と同様の効果を得ることができる。第23実施形態本発明の第23実施形態について説明する。本実施形態は、第21実施形態に対して混在領域15の構造を変更したものであり、その他に関しては第21実施形態と同様であるため、第21実施形態と異なる部分についてのみ説明する。図41は、セル領域における基板裏面側のレイアウトを示した図である。なお、セル領域の内部には、実際にはカソード領域に相当するn型不純物領域3も形成されているが、例えば第12~第19実施形態で説明したように様々なレイアウトのものを採用できるため、図41では図示を省略してある。この図に示すように、本実施形態では、混在領域15において、セル領域の外縁部を囲むように配置された複数のn型不純物領域3のうち最も内周側のものを、それよりも外周側に位置しているものよりも太くしている。具体的には、20μmより太く設定することで拡散係数=dτ1/2にて規定される拡散長より太くしている。混在領域15に備えられる各n型不純物領域3の間の間隔を広く取ると、定常時やスイッチング時に電流密度が大きくなり過ぎてIGBT100がオンしてしまう。このため、セル領域の外縁部を囲むように配置された複数のn型不純物領域3のうち最も内周側のものを太くしておくことで、それよりも外側において電流密度を低下させることが可能となる。これにより、混在領域15において定常時やスイッチング時に電流密度が大きくなり過ぎてIGBT100がオンしてしまうことをより抑制することが可能となる。他の実施形態1上記各実施形態では、IGBT100とFWD200を備えた半導体装置の一例について説明したが、各構成の形状を変更するなど、適宜変更可能である。例えば、第2~第23実施形態では、第1~第3の領域を備えた構造について説明した。また、第4~第8実施形態において、図中破線で囲んだエミッタ領域に相当するn型不純物領域5が備えられていない領域を設け、この領域を第2の領域と同じ構造とする場合について説明した。しかしながら、上記各実施形態で説明した構造は単なる一例を示したものであり、第1~第3の領域の構成や第4~第8実施形態において図中破線で囲んだ領域の構成を変更しても良い。図42a~cは、第1の領域のセル構成、第2、第3の領域のセル構成および第4~第8実施形態において図中破線で囲んだ領域のセル構成の一例を示した断面図である。図42aに示すように、第1の領域については、エミッタ領域に相当するn型不純物領域5を形成しないことで、IGBT100として機能する部分を間引いた間引き構造としている。この間引き部分におけるp型ベース領域4内に隣接するトレンチゲート構造を繋ぐようにn型領域ホールストッパHS層20を備えた構造とすることができる。このように、n型領域20を備えることにより、IGBT100がIGBT動作を行う際には、p型ベース領域4のうちn型領域20の下方位置においてキャリアを蓄積することができる。つまり、n型領域20が無い場合には、ホールがp型ベース領域4を通じて上部電極10側に抜けてしまい、オン電圧が高くなることから、オン電圧低下のために、IGBT動作時にできるだけキャリアを蓄積させておき、導電率変調が起こるようにすることが望ましい。このため、n型領域20を備え、p型ベース領域4のうちn型領域20の下方位置においてキャリアを蓄積することで、導電率変調を起こさせることが可能となり、オン電圧低下を実現できる。そして、IGBT形成領域におけるダイオード動作に伴うホール注入が抑えられるため、リカバリ特性を改善することも可能となる。なお、間引き部のp型ベース領域4のうちn型領域20よりも上方に残された部分は接地される。間引き部の近傍のIGBT100がIGBT動作を行う際には、コレクタ-エミッタ間がショートすることになるため、間引き部に構成されるFWD200がダイオード動作しなく可能性がある。このため、p型ベース領域4を接地することで、間引き部に構成されるFWD200が確実にダイオード動作できるようにしている。また、図42bに示すように、第2、第3の領域については、全域間引き部にて構成することもできる。さらに、図42cに示すように、第4~第8実施形態において図中破線で囲んだ領域については、図42aに示した第1の領域の構造から、単にエミッタ領域に相当するn型不純物領域5を除いた構造によって構成することもできる。この場合において、第2の領域を図42bの構造とする場合には、第4~第8実施形態等において図中破線で囲んだ領域と第2の領域とが異なる構造となるが、特に問題はない。2上記各実施形態では、基本的に、第1導電型をn型、第2導電型をp型とするnチャネルタイプのIGBTを例に挙げて説明したが、各部の導電型を反転させたpチャネルタイプのIGBTを適用することもできる。この場合、IGBT以外の他の構成要素についても、導電型を反転させた構造となる。また、上記第1実施形態では、トレンチゲート構造について説明したが、ラテラル型のゲート構造のIGBTについても、距離W1~W3を第1実施形態と同様の関係とすることで、第1実施形態に示した効果を得ることができる。また一部の実施例はDMOSにも適用可能である。3上記第1実施形態では、FS層1aを形成した構造を例に挙げたが、n-型ドリフト層1の裏面に、p型不純物領域2およびn型不純物領域3のみが形成されたFS層1aが備えられていない構造としても良い。