スキャンテスト回路を備えた論理回路内のスキャンフリップフロップで構成されるスキャンチェーンの構成情報及び前記論理回路の設計データ情報を入力し、前記論理回路において、前記スキャンチェーンを含み、前記スキャンチェーンのスキャンフリップフロップの出力によって値が設定されるノード及び前記ノードに接続するゲートを含む1つ又は複数の回路部をそれぞれパラレル領域とし、前記論理回路において前記パラレル領域以外の1つ又は複数の回路部をそれぞれシリアル領域として抽出することで、前記論理回路をパラレル領域とシリアル領域に分割し、分割したパラレル領域とシリアル領域の回路情報を記憶部に記憶する回路分割手段と、前記記憶部からシリアル領域とパラレル領域の回路情報を読み出し、出力と入力が接続関係にあるシリアル領域とパラレル領域の1つ又は複数の組み合せについて、前記出力を含む一方の領域に対してシリアル又はパラレルシミュレーションのうち対応する一方のシミュレーションを行い、前記シミュレーションの結果得られたパタンを用いて、前記入力を含む他方の領域に対してシリアル又はパラレルシミュレーションのうち対応する他方のシミュレーションを行うことで、前記1つ又は複数の組み合せのシリアル領域とパラレル領域の正常回路における論理値を期待値として求め、前記シリアル領域と前記パラレル領域の期待値を記憶部に記憶する期待値計算手段と、前記記憶部から前記シリアル領域と前記パラレル領域の期待値を読み出し、前記テストパタンに対する前記論理回路のテスト出力を入力し、前記テスト出力、及び、前記シリアル領域と前記パラレル領域の前記期待値を用いて、前記論理回路の前記パラレル領域及び前記シリアル領域の故障診断を行う故障診断手段と、を備えた故障箇所推定装置。前記回路分割手段は、前記論理回路の全ノードの状態値を、不定値を含む予め定められた所定の論理値で初期化し、前記スキャンフリップフロップの保持する状態値を、初期化した前記論理値と異なる論理値に設定し、前記スキャンフリップフロップの保持する状態値が変化しないように回路動作及び前記テストパタンを制御しながら、前記論理回路のシミュレーションを実行し、前記論理回路のシミュレーションによって、前記スキャンフリップフロップの保持する前記状態値と同じ論理値に変化したノード及び前記ノードに接続するゲートを含む1つ又は複数の回路部をそれぞれ前記パラレル領域として抽出し、前記論理回路中の前記パラレル領域以外の1つ又は複数の回路部をそれぞれ前記シリアル領域として抽出する、請求項1記載の故障箇所推定装置。前記期待値計算手段は、入力されたテストパタンを用いて、予め定められた一つのシリアル領域又はパラレル領域のシリアル又はパラレルシミュレーションを実行し、前記シリアル又はパラレルシミュレーションの結果得られた前記一つのシリアル領域又はパラレル領域の出力パタンを用いて、前記一つのシリアル領域又はパラレル領域の出力と接続関係にある入力を有する別のパラレル領域又はシリアル領域のパラレル又はシリアルシミュレーションを実行し、前記パラレル又はシリアルパラレルシミュレーションの結果得られた前記別のシリアル領域又はパラレル領域の出力パタンを用いて、前記別のパラレル領域又はシリアル領域の出力と接続関係にある入力を有するさらに別のシリアル領域又はパラレル領域のシリアル又はパラレルシミュレーションを実行し、一方の領域のシミュレーション結果を用いた他方の領域のシミュレーションをシリアル領域とパラレル領域で交互に行い、前記シリアル領域と前記パラレル領域の期待値を求める、請求項1又は2記載の故障箇所推定装置。前記期待値計算手段は、前記テストパタンを用いて、前記シリアル領域のうち、少なくとも前記スキャンチェーンの入力ノードと接続関係にある出力ノードを有する第1の回路部のシリアルシミュレーションを実行し、前記シリアルシミュレーションの結果得られた、前記シリアル領域の前記回路部の前記出力ノードからのパタンを、前記パラレル領域のうち、少なくとも、前記シリアル領域の出力ノードと接続関係にある入力ノードを有する前記スキャンチェーンのスキャンフリップフロップに設定してパラレルシミュレーションを実行し、前記パラレルシミュレーションの結果得られたパタンを用いて、前記シリアル領域のうち、少なくとも、前記パラレル領域の前記スキャンチェーンの出力ノードと接続関係のある入力ノードを有する第2の回路部のシリアルシミュレーションを実行することで、前記シリアル領域と前記パラレル領域のノードの期待値を求める、請求項1又は2記載の故障箇所推装置。前記故障診断手段は、前記シリアル領域の故障候補を、前記シリアル領域の故障候補と接続関係にある前記パラレル領域の出力ノード又は前記スキャンフリップフロップに設定し、前記パラレル領域の故障候補を、前記パラレル領域の故障候補と接続関係にある前記シリアル領域の出力ノードに設定する、請求項1乃至4のいずれか1項に記載の故障箇所推定装置。前記回路分割手段は、A前記論理回路の全ノードの状態値を不定値を含む任意の論理値で初期化し、B前記スキャンフリップフロップの保持する状態値を前記初期化した論理値と異なる論理値に設定し、C前記論理回路のシミュレーションの実行にあたり、C-1それぞれの前記スキャンチェーンの入力端子と出力端子と前記スキャンチェーンの入力端子と出力端子にそれぞれ接続するノードとの間を切断して前記論理回路のシミュレーションを実行、C-2前記スキャンフリップフロップへのクロック信号を供給するノードを切断するか、又は前記テストパタンのクロック入力を削除し前記スキャンフリップフロップに対してクロックを供給せずに前記論理回路のシミュレーションを実行、C-3前記スキャンフリップフロップに設定した状態値の変更を禁止して、前記論理回路のシミュレーションを実行、の前記C-1乃至C-3のいずれかを行い、D前記シミュレーションによって、前記スキャンフリップフロップの保持する状態値と同じ論理値に変化したノード及び前記ノードに接続するゲートを前記パラレル領域として抽出し、前記パラレル領域以外の論理回路をシリアル領域として抽出する、請求項1記載の故障箇所推定装置。前記シリアル領域が、入力された前記テストパタンに応答して複数の前記スキャンチェーンの入力ノードへそれぞれ入力するパタンを生成する第1の回路部と、複数の前記スキャンチェーンの出力ノードからのパタンを受け圧縮して出力する第2の回路部と、を含み、前記期待値計算手段は、前記シリアル領域の前記第1の回路部に、前記テストパタンを印加してシリアルシミュレーションを実行し、前記シリアル領域の前記第1の回路部から生成されるパタン出力データを取得し、前記パラレル領域の回路情報を読み出し、前記パタン出力データを、前記スキャンチェーンの入力パタンとして、前記パラレル領域のパラレルシミュレーションを実行し、前記パラレル領域の出力を前記パラレル領域の期待値をとして取得し、前記パラレル領域のシミュレーションで求めた前記パラレル領域の期待値を、前記シリアル領域の前記第2の回路部に与え、且つ、前記シリアル領域の前記第1の回路部には前記テストパタンを与えてシリアルシミュレーションを実行し、前記シリアル領域の期待値を求める、請求項1記載の故障箇所推定装置。前記故障診断手段は、前記テスト出力に含まれる、故障の影響によって正常回路の期待値とは異なる値を出力する端子又は故障の影響によって正常回路の期待値とは異なる値を取り込むスキャンフリップフロップを含む故障出力端子が属する前記シリアル領域又は前記パラレル領域に対して故障診断を行い、前記故障診断で得られた前記シリアル領域の故障候補に前記パラレル領域と接続関係にある前記シリアル領域の入力端子が含まれる場合、前記入力端子と接続関係にある前記パラレル領域の出力端子又は前記スキャンフリップフロップを故障出力端子として、前記パラレル領域内の故障診断を行い、前記故障診断で得られた前記パラレル領域の故障候補にスキャンフリップフロップが含まれ、且つ、前記スキャンフリップフロップが属するスキャンチェーンの入力端子が前記シリアル領域と接続関係にある、又は、前記シリアル領域と接続関係にある前記パラレル領域の入力端子が含まれる場合、前記入力端子と接続関係にある前記シリアル領域の出力端子を故障出力端子として、前記シリアル領域の故障診断を行い、前記故障診断で得られた前記シリアル領域の故障候補に、前記パラレル領域と接続関係にある前記シリアル領域の入力端子が含まれない場合、又は、前記故障診断で得られた前記パラレル領域の故障候補に、前記シリアル領域と接続関係にある前記パラレル領域の入力端子が含まれず、且つ、スキャンフリップフロップが含まれない、又は、前記故障候補に含まれるスキャンフリップフロップが属するスキャンチェーンの入力端子が前記シリアル領域と接続関係にない場合、故障診断を終了する、請求項1記載の故障箇所推定装置。前記故障診断手段において、前記故障出力端子から故障伝播経路を入力側に追跡することで故障箇所を推定する、故障を定義して論理回路のシミュレーションを実行して、シミュレーション結果と故障出力端子とが一致する箇所を故障箇所として推定する、故障箇所と故障出力端子との対応が記述された辞書を用いて、テスト出力から故障箇所を推定する、のいずれかを行う、請求項1又は8記載の故障箇所推定装置。前記論理回路が、それぞれがスキャンテスト回路を備えた論理回路からなる機能ブロックと、前記機能ブロックを制御するコントローラ回路と、を含む、請求項1乃至9のいずれか1項に記載の故障箇所推定装置。前記故障診断手段から出力される前記パラレル領域の故障候補と前記シリアル領域の故障候補とを表示する表示部を備え、前記表示部は、前記論理回路のレイアウト上に、前記パラレル領域の故障候補と前記シリアル領域の故障候補を、判別を容易化する予め定められた所定の表示形態で表示する、請求項1、5、8、9のいずれか1項に記載の故障箇所推定装置。スキャンテスト回路を備えた論理回路の故障診断を、データ処理装置を用いて行う方法であって、前記論理回路内のスキャンフリップフロップで構成されるスキャンチェーンの構成情報及び前記論理回路の設計データ情報を入力し、前記論理回路において、前記スキャンチェーンを含み、前記スキャンチェーンのスキャンフリップフロップの出力によって値が設定されるノード及び前記ノードに接続するゲートを含む1つ又は複数の回路部をそれぞれパラレル領域とし、前記論理回路において前記パラレル領域以外の1つ又は複数の回路部をそれぞれシリアル領域として抽出することで、前記論理回路を前記パラレル領域とシリアル領域に分割し、分割した前記パラレル領域と前記シリアル領域の回路情報を記憶部に記憶する回路分割ステップと、前記記憶部からシリアル領域とパラレル領域の回路情報を読み出し、出力と入力が接続関係にあるシリアル領域とパラレル領域の1つ又は複数の組み合せについて、前記出力を含む一方の領域に対してシリアル又はパラレルシミュレーションのうち対応する一方のシミュレーションを行い、前記シミュレーションの結果得られたパタンを用いて、前記入力を含む他方の領域に対してシリアル又はパラレルシミュレーションのうち対応する他方のシミュレーションを行うことで、前記1つ又は複数の組み合せのシリアル領域とパラレル領域の正常回路における論理値を期待値として求め、前記シリアル領域と前記パラレル領域の期待値を記憶部に記憶する期待値計算ステップと、前記記憶部から前記シリアル領域と前記パラレル領域の期待値を読み出し、前記テストパタンに対する前記論理回路のテスト出力を入力し、前記テスト出力、及び、前記シリアル領域と前記パラレル領域の前記期待値を用いて、前記論理回路の前記パラレル領域及び前記シリアル領域の故障診断を行う故障診断ステップと、を含む故障箇所推方法。前記回路分割ステップにおいて、前記論理回路の全ノードの状態値を、不定値を含む予め定められた所定の論理値で初期化し、前記スキャンフリップフロップの保持する状態値を、初期化した前記論理値と異なる論理値に設定し、前記スキャンフリップフロップの保持する状態値が変化しないように回路動作及び前記テストパタンを制御しながら、前記論理回路のシミュレーションを実行し、前記論理回路の前記シミュレーションによって、前記スキャンフリップフロップの保持する前記状態値と同じ論理値に変化したノード及び前記ノードに接続するゲートを含む1つ又は複数の回路部をそれぞれ前記パラレル領域として抽出し、前記論理回路中の前記パラレル領域以外の1つ又は複数の回路部をそれぞれ前記シリアル領域として抽出し、前記期待値計算ステップにおいて、前記テストパタンを用いて、前記シリアル領域のうち、少なくとも前記スキャンチェーンの入力ノードと接続関係にある出力ノードを有する第1の回路部のシリアルシミュレーションを実行し、前記シリアルシミュレーションの結果得られた、前記シリアル領域の前記回路部の前記出力ノードからのパタンを、前記パラレル領域のうち、少なくとも、前記シリアル領域の出力ノードと接続関係にある入力ノードを有する前記スキャンチェーンのスキャンフリップフロップに設定してパラレルシミュレーションを実行し、前記パラレルシミュレーションの結果得られたパタンを用いて、前記シリアル領域のうち、少なくとも、前記パラレル領域の前記スキャンチェーンの出力ノードと接続関係のある入力ノードを有する第2の回路部のシリアルシミュレーションを実行することで、前記シリアル領域と前記パラレル領域のノードの期待値を求め、前記故障診断ステップにおいて、前記シリアル領域の故障候補を、前記シリアル領域の故障候補と接続関係にある前記パラレル領域の出力ノード又は前記スキャンフリップフロップに設定し、前記パラレル領域の故障候補を、前記パラレル領域の故障候補と接続関係にある前記シリアル領域の出力ノードに設定する、請求項12記載の故障箇所推方法。前記回路分割ステップにおいて、A前記論理回路の全ノードの状態値を不定値を含む任意の論理値で初期化し、B前記スキャンフリップフロップの保持する状態値を前記初期化した論理値と異なる論理値に設定し、C前記論理回路のシミュレーションの実行にあたり、C-1それぞれの前記スキャンチェーンの入力端子と出力端子と前記スキャンチェーンの入力端子と出力端子にそれぞれ接続するノードとの間を切断して前記論理回路のシミュレーションを実行、C-2前記スキャンフリップフロップへのクロック信号を供給するノードを切断するか、又は前記テストパタンのクロック入力を削除し前記スキャンフリップフロップに対してクロックを供給せずに前記論理回路のシミュレーションを実行、C-3前記スキャンフリップフロップに設定した状態値の変更を禁止して、前記論理回路のシミュレーションを実行、の前記C-1乃至C-3のいずれかを行い、D前記シミュレーションによって、前記スキャンフリップフロップの保持する状態値と同じ論理値に変化したノード及び前記ノードに接続するゲートを前記パラレル領域として抽出し、前記パラレル領域以外の論理回路をシリアル領域として抽出する、請求項12記載の故障箇所推方法。前記シリアル領域が、入力された前記テストパタンに応答して複数の前記スキャンチェーンの入力ノードへそれぞれ入力するパタンを生成する第1の回路部と、複数の前記スキャンチェーンの出力ノードからのパタンを受け圧縮して出力する第2の回路と、を含み、前記期待値計算ステップにおいて、前記シリアル領域の前記第1の回路部に、前記テストパタンを印加してシリアルシミュレーションを実行し、前記シリアル領域の前記第1の回路部から生成されるパタン出力データを取得し、前記パラレル領域の回路情報を読み出し、前記パタン出力データを、前記スキャンチェーンの入力パタンとして、前記パラレル領域のパラレルシミュレーションを実行し、前記パラレル領域の出力を前記パラレル領域の期待値をとして取得し、前記パラレル領域のシミュレーションで求めた前記パラレル領域の期待値を、前記シリアル領域の前記第2の回路部に与え、且つ、前記シリアル領域の前記第1の回路部には前記テストパタンを与えてシリアルシミュレーションを実行し、前記シリアル領域の期待値を求める、請求項12記載の故障箇所推方法。前記故障診断ステップにおいて、前記テスト出力に含まれる、故障の影響によって正常回路の期待値とは異なる値を出力する端子又は故障の影響によって正常回路の期待値とは異なる値を取り込むスキャンフリップフロップを含む故障出力端子が属する前記シリアル領域又は前記パラレル領域に対して故障診断を行い、前記故障診断で得られた前記シリアル領域の故障候補に前記パラレル領域と接続関係にある前記シリアル領域の入力端子が含まれる場合、前記入力端子と接続関係にある前記パラレル領域の出力端子又は前記スキャンフリップフロップを故障出力端子として、前記パラレル領域内の故障診断を行い、前記故障診断で得られた前記パラレル領域の故障候補に、スキャンフリップフロップが含まれ、且つ、前記スキャンフリップフロップが属するスキャンチェーンの入力端子が前記シリアル領域と接続関係にある、又は、前記シリアル領域と接続関係にある前記パラレル領域の入力端子が含まれる場合、前記入力端子と接続関係にある前記シリアル領域の出力端子を故障出力端子として、前記シリアル領域の故障診断を行い、前記故障診断で得られた前記シリアル領域の故障候補に、前記パラレル領域と接続関係にある前記シリアル領域の入力端子が含まれない場合、又は、前記故障診断で得られた前記パラレル領域の故障候補に、前記シリアル領域と接続関係にある前記パラレル領域の入力端子が含まれず、且つ、スキャンフリップフロップが含まれない、又は、前記故障候補に含まれるスキャンフリップフロップが属するスキャンチェーンの入力端子が前記シリアル領域と接続関係にない場合、故障診断を終了する、請求項12記載の故障箇所推方法。スキャンテスト回路を備えた論理回路の故障診断を行う装置を構成するコンピュータに、前記論理回路内のスキャンフリップフロップで構成されるスキャンチェーンの構成情報及び前記論理回路の設計データ情報を入力し、前記論理回路において、前記スキャンチェーンを含み、前記スキャンチェーンのスキャンフリップフロップの出力によって値が設定されるノード及び前記ノードに接続するゲートを含む回路部をパラレル領域とし、前記論理回路において前記パラレル領域以外の回路部をシリアル領域として抽出することで、前記論理回路を前記パラレル領域とシリアル領域に分割し、分割した前記パラレル領域と前記シリアル領域の回路情報を記憶部に記憶する回路分割処理と、前記記憶部からシリアル領域とパラレル領域の回路情報を読み出し、出力と入力が接続関係にあるシリアル領域とパラレル領域の1つ又は複数の組み合せについて、前記出力を含む一方の領域に対してシリアル又はパラレルシミュレーションのうち対応する一方のシミュレーションを行い、前記シミュレーションの結果得られたパタンを用いて、前記入力を含む他方の領域に対してシリアル又はパラレルシミュレーションのうち対応する他方のシミュレーションを行うことで、前記1つ又は複数の組み合せのシリアル領域とパラレル領域の正常回路における論理値を期待値として求め、前記シリアル領域と前記パラレル領域の期待値を記憶部に記憶する期待値計算処理と、前記記憶部から前記シリアル領域と前記パラレル領域の期待値を読み出し、前記テストパタンに対する前記論理回路のテスト出力を入力し、前記テスト出力、及び、前記シリアル領域と前記パラレル領域の前記期待値を用いて、前記論理回路の前記パラレル領域及び前記シリアル領域の故障診断を行う故障診断処理と、を実行させるプログラム。前記回路分割処理において、前記論理回路の全ノードの状態値を不定値を含む予め定められた所定の論理値で初期化し、前記スキャンフリップフロップの保持する状態値を、初期化した前記論理値と異なる論理値に設定し、前記スキャンフリップフロップの保持する状態値が変化しないように回路動作及び前記テストパタンを制御しながら、前記論理回路のシミュレーションを実行し、前記シミュレーションによって、前記スキャンフリップフロップの保持する前記状態値と同じ論理値に変化したノード及び前記ノードに接続するゲートを含む1つ又は複数の回路部をそれぞれ前記パラレル領域として抽出し、前記論理回路中の前記パラレル領域以外の1つ又は複数の回路部をそれぞれ前記シリアル領域として抽出し、前記期待値計算処理において、前記テストパタンを用いて、前記シリアル領域のうち、少なくとも前記スキャンチェーンの入力ノードと接続関係にある出力ノードを有する第1の回路部のシリアルシミュレーションを実行し、前記シリアルシミュレーションの結果得られた、前記シリアル領域の前記回路部の前記出力ノードからのパタンを、前記パラレル領域のうち、少なくとも、前記シリアル領域の出力ノードと接続関係にある入力ノードを有する前記スキャンチェーンのスキャンフリップフロップに設定してパラレルシミュレーションを実行し、前記パラレルシミュレーションの結果得られたパタンを用いて、前記シリアル領域のうち、少なくとも、前記パラレル領域の前記スキャンチェーンの出力ノードと接続関係のある入力ノードを有する第2の回路部のシリアルシミュレーションを実行することで、前記シリアル領域と前記パラレル領域のノードの期待値を求め、前記故障診断処理において、前記シリアル領域の故障候補を、前記シリアル領域の故障候補と接続関係にある前記パラレル領域の出力ノード又は前記スキャンフリップフロップに設定し、前記パラレル領域の故障候補を、前記パラレル領域の故障候補と接続関係にある前記シリアル領域の出力ノードに設定する、請求項17記載のプログラム。前記回路分割処理において、A前記論理回路の全ノードの状態値を不定値を含む任意の論理値で初期化し、B前記スキャンフリップフロップの保持する状態値を前記初期化した論理値と異なる論理値に設定し、C前記論理回路のシミュレーションの実行にあたり、C-1それぞれの前記スキャンチェーンの入力端子と出力端子と前記スキャンチェーンの入力端子と出力端子にそれぞれ接続するノードとの間を切断して前記論理回路のシミュレーションを実行、C-2前記スキャンフリップフロップへのクロック信号を供給するノードを切断するか、又は前記テストパタンのクロック入力を削除し前記スキャンフリップフロップに対してクロックを供給せずに前記論理回路のシミュレーションを実行、C-3前記スキャンフリップフロップに設定した状態値の変更を禁止して、前記論理回路のシミュレーションを実行、の前記C-1乃至C-3のいずれかを行い、D前記シミュレーションによって、前記スキャンフリップフロップの保持する状態値と同じ論理値に変化したノード及び前記ノードに接続するゲートを前記パラレル領域として抽出し、前記パラレル領域以外の論理回路をシリアル領域として抽出する、請求項17記載のプログラム。前記シリアル領域が、入力された前記テストパタンに応答して複数の前記スキャンチェーンの入力ノードへそれぞれ入力するパタンを生成する第1の回路部と、複数の前記スキャンチェーンの出力ノードからのパタンを受け圧縮して出力する第2の回路部と、を含み、前記期待値計算処理において、前記シリアル領域の前記第1の回路部に、前記テストパタンを印加してシリアルシミュレーションを実行し、前記シリアル領域の前記第1の回路から生成されるパタン出力データを取得し、前記パラレル領域の回路情報を読み出し、前記パタン出力データを、前記スキャンチェーンの入力パタンとして、前記パラレル領域のパラレルシミュレーションを実行し、前記パラレル領域の出力を前記パラレル領域の期待値をとして取得し、前記パラレル領域のシミュレーションで求めた前記パラレル領域の期待値を、前記シリアル領域の前記第2の回路部に与え、且つ、前記シリアル領域の前記第1の回路部には前記テストパタンを与えてシリアルシミュレーションを実行し、前記シリアル領域の期待値を求める、請求項17記載のプログラム。前記故障診断処理において、前記テスト出力に含まれる、故障の影響によって正常回路の期待値とは異なる値を出力する端子又は故障の影響によって正常回路の期待値とは異なる値を取り込むスキャンフリップフロップを含む故障出力端子が属する前記シリアル領域又は前記パラレル領域に対して故障診断を行い、前記故障診断で得られた前記シリアル領域の故障候補に、前記パラレル領域と接続関係にある前記シリアル領域の入力端子が含まれる場合、前記入力端子と接続関係にある前記パラレル領域の出力端子又は前記スキャンフリップフロップを故障出力端子として、前記パラレル領域内の故障診断を行い、前記故障診断で得られた前記パラレル領域の故障候補に、スキャンフリップフロップが含まれ、且つ、前記スキャンフリップフロップが属するスキャンチェーンの入力端子が前記シリアル領域と接続関係にある、又は、前記シリアル領域と接続関係にある前記パラレル領域の入力端子が含まれる場合、前記入力端子と接続関係にある前記シリアル領域の出力端子を故障出力端子として、前記シリアル領域の故障診断を行い、前記故障診断で得られた前記シリアル領域の故障候補に、前記パラレル領域と接続関係にある前記シリアル領域の入力端子が含まれない場合、又は、前記故障診断で得られた前記パラレル領域の故障候補に、前記シリアル領域と接続関係にある前記パラレル領域の入力端子が含まれず、且つ、スキャンフリップフロップが含まれない、又は、前記故障候補に含まれるスキャンフリップフロップが属するスキャンチェーンの入力端子が前記シリアル領域と接続関係にない場合、故障診断を終了する、請求項17記載のプログラム。以下に関連技術の分析を与える。特許文献1では、被検査回路全体を組み合わせ回路単位に分割して、故障診断するため、被検査回路全体のシリアルシミュレーションが必要となる。しかしながら、階層設計されたスキャンテスト回路を備えた論理回路など、大規模な回路に対してシリアルシミュレーションを実行することは処理時間が膨大となるため、現実的でない。特許文献2では、主にUDL回路を故障診断の対象としており、圧縮器を診断するためには特許文献1と同じく、UDL回路と圧縮器回路とを含めたシリアルシミュレーションが必要となり処理時間が膨大となる。特許文献3では、UDL回路部のみが故障診断の対象であるため、圧縮器の内部及びパタン生成器の内部は故障診断することができない。本発明の目的は、スキャンテスト設計が施された機能ブロックと、その付加回路とを含む論理回路全体を故障診断可能とする、装置及びプログラムを提供することにある。本発明によれば、概略以下の構成が提供されるただし、以下に制限されるものでないことは勿論である。1つの側面によれば、スキャンテスト回路を備えた論理回路内のスキャンフリップフロップで構成されるスキャンチェーンの構成情報及び前記論理回路の設計データ情報を入力し、前記論理回路において、前記スキャンチェーンを含み、前記スキャンチェーンのスキャンフリップフロップの出力によって値が設定されるノード及び前記ノードに接続するゲートを含む1つ又は複数の回路部をそれぞれパラレル領域とし、前記論理回路において前記パラレル領域以外の1つ又は複数の回路部をそれぞれシリアル領域として抽出することで、前記論理回路をパラレル領域とシリアル領域に分割し、分割したパラレル領域とシリアル領域の回路情報を記憶部に記憶する回路分割手段と、前記記憶部からシリアル領域とパラレル領域の回路情報を読み出し、出力と入力が接続関係にあるシリアル領域とパラレル領域の対の1つ又は複数の組み合せについて、前記出力を含む一方の領域に対してシリアル又はパラレルシミュレーションのうち対応する一方のシミュレーションを行い、前記シミュレーションの結果得られたパタンを用いて、前記入力を含む他方の領域に対してシリアル又はパラレルシミュレーションのうち対応する他方のシミュレーションを行うことで、前記シリアル領域と前記パラレル領域の正常回路における論理値を期待値として求め、前記1つ又は複数の組み合せのシリアル領域とパラレル領域の期待値を記憶部に記憶する期待値計算手段と、前記記憶部から前記シリアル領域と前記パラレル領域の期待値を読み出し、前記テストパタンに対する前記論理回路のテスト出力を入力し、前記テスト出力、及び、前記シリアル領域と前記パラレル領域の前記期待値を用いて、前記論理回路の前記パラレル領域及び前記シリアル領域の故障診断を行う故障診断手段と、を備えた故障箇所推定装置が提供される。あるいは、スキャンテスト回路を備えた論理回路の故障診断を、データ処理装置を用いて行う方法であって、前記論理回路内のスキャンフリップフロップで構成されるスキャンチェーンの構成情報及び前記論理回路の設計データ情報を入力し、前記論理回路において、前記スキャンチェーンを含み、前記スキャンチェーンのスキャンフリップフロップの出力によって値が設定されるノード及び前記ノードに接続するゲートを含む1つ又は複数の回路部をそれぞれパラレル領域とし、前記論理回路において前記パラレル領域以外の1つ又は複数の回路部をそれぞれシリアル領域として抽出することで、前記論理回路を前記パラレル領域とシリアル領域に分割し、分割した前記パラレル領域と前記シリアル領域の回路情報を記憶部に記憶する回路分割ステップと、前記記憶部から前記シリアル領域と前記パラレル領域の回路情報を読み出し、出力と入力が接続関係にあるシリアル領域とパラレル領域の対の1つ又は複数の組み合せについて、前記出力を含む一方の領域に対してシリアル又はパラレルシミュレーションのうち対応する一方のシミュレーションを行い、前記シミュレーションの結果得られたパタンを用いて、前記入力を含む他方の領域に対してシリアル又はパラレルシミュレーションのうち対応する他方のシミュレーションを行うことで、前記1つ又は複数の組み合せのシリアル領域と前記パラレル領域の正常回路における論理値を期待値として求め、前記シリアル領域と前記パラレル領域の期待値を記憶部に記憶する期待値計算ステップと、前記記憶部から前記シリアル領域と前記パラレル領域の期待値を読み出し、前記テストパタンに対する前記論理回路のテスト出力を入力し、前記テスト出力、及び、前記シリアル領域と前記パラレル領域の前記期待値を用いて、前記論理回路の前記パラレル領域及び前記シリアル領域の故障診断を行う故障診断ステップと、を含む故障箇所推方法が提供される。あるいは、スキャンテスト回路を備えた論理回路の故障診断を行う装置を構成するコンピュータに、前記論理回路内のスキャンフリップフロップで構成されるスキャンチェーンの構成情報及び前記論理回路の設計データ情報を入力し、前記論理回路において、前記スキャンチェーンを含み、前記スキャンチェーンのスキャンフリップフロップの出力によって値が設定されるノード及び前記ノードに接続するゲートを含む回路部をパラレル領域とし、前記論理回路において前記パラレル領域以外の回路部をシリアル領域として抽出することで、前記論理回路を前記パラレル領域とシリアル領域に分割し、分割した前記パラレル領域と前記シリアル領域の回路情報を記憶部に記憶する回路分割処理と、前記記憶部から前記シリアル領域と前記パラレル領域の回路情報を読み出し、出力と入力が接続関係にあるシリアル領域とパラレル領域の対の1つ又は複数の組み合せについて、前記出力を含む一方の領域に対してシリアル又はパラレルシミュレーションのうち対応する一方のシミュレーションを行い、前記シミュレーションの結果得られたパタンを用いて、前記入力を含む他方の領域に対してシリアル又はパラレルシミュレーションのうち対応する他方のシミュレーションを行うことで、前記1つ又は複数の組み合せのシリアル領域と前記パラレル領域の正常回路における論理値を期待値として求め、前記シリアル領域と前記パラレル領域の期待値を記憶部に記憶する期待値計算処理と、前記記憶部から前記シリアル領域と前記パラレル領域の期待値を読み出し、前記テストパタンに対する前記論理回路のテスト出力を入力し、前記テスト出力、及び、前記シリアル領域と前記パラレル領域の前記期待値を用いて、前記論理回路の前記パラレル領域及び前記シリアル領域の故障診断を行う故障診断処理と、を実行させるプログラムが提供される。さらに、本発明によれば、上記プログラムを記録したコンピュータで読み出し可能な記録媒体コンピュータで読み出し可能である、プログラム情報を担持可能な任意の媒体、任意のストレージ手段を含むが提供される。本発明によれば、スキャンテスト設計が施された機能ブロックと付加回路とを含む論理回路全体を故障診断することができる。また本発明によれば、診断処理時間を大幅に短縮することができる。本発明の特徴、効果等は上記に限定されるものでなく、以下の記載及び添付図面の内容からも当業者には明らかになるであろう。本発明を実行するための好ましい形態について以下に説明する但し以下に限定されない。いくつかの好ましい形態によれば、装置/システムは、回路分割手段2と、期待値計算手段3と、故障診断手段4を含む。回路分割手段2は、スキャンテスト回路を備えた論理回路内のスキャンフリップフロップで構成されるスキャンチェーンの構成情報及び前記論理回路の設計データ情報入力データ1を入力し、前記論理回路において、前記スキャンチェーンを含み、前記スキャンチェーンのスキャンフリップフロップの出力によって値が設定されるノード及び前記ノードに接続するゲートを含む回路部をパラレル領域とし、前記論理回路において前記パラレル領域以外の回路部をシリアル領域として抽出することで、前記論理回路を前記パラレル領域とシリアル領域に分割する。回路分割手段2は、分割した回路情報を記憶部9に記憶する。期待値計算手段3は、前記記憶部9から前記シリアル領域と前記パラレル領域の回路情報を読み出し、出力と入力が接続関係にあるシリアル領域とパラレル領域の対の1つ又は複数の組み合せについて、前記出力を含む一方の領域に対してシリアル又はパラレルシミュレーションのうち対応する一方のシミュレーションを行い、前記シミュレーションの結果得られたパタンを用いて、前記入力を含む他方の領域に対してシリアル又はパラレルシミュレーションのうち対応する他方のシミュレーションを行うことで、前記1つ又は複数の組み合せのシリアル領域と前記パラレル領域の正常回路における論理値を期待値として求め、前記シリアル領域と前記パラレル領域の期待値を記憶部に記憶する。より詳しくは、いくつかの好ましい形態において、期待値計算手段3は、例えば、入力したテストパタン入力データ1を用いて、予め定められた一つのシリアル領域又は、一つのパラレル領域であってもよいのシリアル又はパラレルシミュレーションを行い、前記シリアル又はパラレルシミュレーションを行った前記一つのシリアル領域又は前記一つのパラレル領域の出力に入力が接続された、別のパラレル領域又は別のシリアル領域が存在する場合、前記一つのシリアル領域又は前記一つのパラレル領域のシリアル又はパラレルシミュレーションの結果得られたパタンを用いて、前記別のパラレル領域又は前記別のシリアル領域のパラレル又はシリアルシミュレーションを行う。さらに、前記別のパラレル領域又は前記別のシリアル領域の出力に入力が接続された、さらに別のシリアル領域又はさらに別のパラレル領域が存在する場合には、前記別のパラレル領域又は前記別のシリアル領域のパラレル又はシリアルシミュレーションの結果得られたパタンを用いて、前記さらに別のシリアル領域又は前記さらに別のパラレル領域のシリアル又はパラレルシミュレーションを行う。このようにして、一方のシミュレーション結果を用いて他方のシミュレーションをシリアル領域とパラレル領域で交互に実行することで、前記シリアル領域と前記パラレル領域の正常回路における論理値を期待値として求め、前記シリアル領域と前記パラレル領域の期待値を記憶部10に記憶する。故障診断手段4は、前記テストパタンに対する前記論理回路のテスト出力入力データ1を入力し、前記テスト出力及び、前記シリアル領域と前記パラレル領域の前記期待値を記憶部10から読み出し、前記論理回路の前記パラレル領域及び前記シリアル領域の故障診断を行う。なお、特に制限されるものでないが、いくつかの好ましい形態において、上記各手段2、3、4等はデータ処理装置コンピュータ上で実行されるプログラムによりその機能処理を実現するようにしてもよい。この場合、データ処理装置コンピュータには、コンピュータ読み出し可能な媒体ストレージ媒体、あるいは有線又は無線ネットワーク等の伝送媒体から当該プログラムをコンピュータに読み出しロードし、当該プログラムを実行することで、上記各手段が実現される。いくつかの好ましい形態において、前記回路分割手段2は、前記論理回路の全ノードの状態値を不定値を含む予め定められた所定の論理値で初期化し、前記スキャンフリップフロップの保持する状態値を、初期化した前記所定の論理値と異なる論理値に設定し、前記スキャンフリップフロップの保持する状態値が変化しないように回路動作及び前記テストパタンを制御しながら、前記論理回路のシミュレーションを実行し、前記シミュレーションによって、前記スキャンフリップフロップの保持する前記状態値と同じ論理値に変化したノード及び前記ノードに接続するゲートを含む回路部1つ又は複数をそれぞれ前記パラレル領域として抽出し、前記論理回路中の前記パラレル領域以外の回路部1つ又は複数をそれぞれ前記シリアル領域として抽出する構成としてもよい。いくつかの好ましい形態において、前記期待値計算手段3は、前記テストパタンを用いて、前記シリアル領域のうち、少なくとも前記スキャンチェーンの入力ノードと接続関係にある出力ノードを有する第1の回路部のシリアルシミュレーションを実行し、前記シリアルシミュレーションの結果得られた、前記シリアル領域の前記第1の回路部の前記出力ノードからのパタンを、前記パラレル領域のうち、少なくとも、前記シリアル領域の出力ノードと接続関係にある入力ノードを有する前記スキャンチェーンのスキャンフリップフロップに設定してパラレルシミュレーションを実行し、前記パラレルシミュレーションの結果得られたパタンを用いて、前記シリアル領域のうち、少なくとも、前記パラレル領域の前記スキャンチェーンの出力ノードと接続関係のある入力ノードを有する第2の回路部のシリアルシミュレーションを実行することで、前記シリアル領域と前記パラレル領域のノードの期待値を求める、構成としてもよい。いくつかの好ましい形態において、前記故障診断手段4は、前記シリアル領域の故障候補を、前記シリアル領域の故障候補と接続関係にある前記パラレル領域の出力ノード又は前記スキャンフリップフロップに設定し、前記パラレル領域の故障候補を、前記パラレル領域の故障候補と接続関係にある前記シリアル領域の出力ノードに設定する、構成としてもよい。いくつかの好ましい形態において、前記回路分割手段2は、A前記論理回路の全ノードの状態値を不定値を含む任意の論理値で初期化し、B前記スキャンフリップフロップの保持する状態値を前記初期化した論理値と異なる論理値に設定し、C前記論理回路のシミュレーションの実行にあたり、C-1それぞれの前記スキャンチェーンの入力端子と出力端子と前記スキャンチェーンの入力端子と出力端子にそれぞれ接続するノードとの間を切断して前記論理回路のシミュレーションを実行し、D前記シミュレーションによって、前記スキャンフリップフロップの保持する状態値と同じ論理値に変化したノード及び前記ノードに接続するゲートを前記パラレル領域として抽出し、前記パラレル領域以外の論理回路をシリアル領域として抽出する構成としてもよい。あるいは、C前記論理回路のシミュレーションの実行にあたり、C-2前記スキャンフリップフロップへのクロック信号を供給するノードを切断するか、又は前記テストパタンのクロック入力を削除し前記スキャンフリップフロップに対してクロックを供給せずに前記論理回路のシミュレーションを実行するようにしてもよい。あるいは、C前記論理回路のシミュレーションの実行にあたり、C-3前記スキャンフリップフロップに設定した状態値の変更を禁止して、前記論理回路のシミュレーションを実行するようにしてもよい。いくつかの好ましい形態において、前記シリアル領域が、入力された前記テストパタンに応答して複数の前記スキャンチェーンの入力ノードへそれぞれ入力するパタンを生成する第1の回路部と、複数の前記スキャンチェーンの出力ノードからのパタンを受け圧縮して出力する第2の回路部と、を含む。この形態において、前記期待値計算手段3は、前記シリアル領域の前記第1の回路に、前記テストパタンを印加してシリアルシミュレーションを実行し、前記シリアル領域の前記第1の回路から生成されるパタン出力データを取得し、前記パラレル領域の回路情報を読み出し、前記パタン出力データを、前記スキャンチェーンの入力パタンとして、前記パラレル領域のパラレルシミュレーションを実行し、前記パラレル領域の出力を前記パラレル領域の期待値をとして取得し、前記パラレル領域のシミュレーションで求めた前記パラレル領域の期待値を、前記シリアル領域の前記第2の回路に与え、且つ、前記シリアル領域の前記第1の回路には前記テストパタンを与えてシリアルシミュレーションを実行し、前記シリアル領域の期待値を求める構成としてもよい。いくつかの好ましい形態において、前記故障診断手段4は、前記テスト出力に含まれる、故障の影響によって正常回路の期待値とは異なる値を出力する端子又は故障の影響によって正常回路の期待値とは異なる値を取り込むスキャンフリップフロップを含む故障出力端子が属する前記シリアル領域又は前記パラレル領域に対して故障診断を行い、前記故障診断で得られた前記シリアル領域の故障候補に、前記パラレル領域と接続関係にある前記シリアル領域の入力端子が含まれる場合、前記入力端子と接続関係にある前記パラレル領域の出力端子又は前記スキャンフリップフロップを故障出力端子として、前記パラレル領域内の故障診断を行い、前記故障診断で得られた前記パラレル領域の故障候補に、スキャンフリップフロップが含まれ、かつ、前記スキャンフリップフロップが属するスキャンチェーンの入力端子が前記シリアル領域と接続関係にある、又は、前記シリアル領域と接続関係にある前記パラレル領域の入力端子が含まれる場合、前記入力端子と接続関係にある前記シリアル領域の出力端子を故障出力端子として前記シリアル領域の故障診断を行い、前記故障診断で得られた前記シリアル領域の故障候補に、前記パラレル領域と接続関係にある前記シリアル領域の入力端子が含まれない場合、又は、前記故障診断で得られた前記パラレル領域の故障候補に、前記シリアル領域と接続関係にある前記パラレル領域の入力端子が含まれず、かつ、スキャンフリップフロップが含まれない、又は、故障候補に含まれるスキャンフリップフロップが属するスキャンチェーンの入力端子が前記シリアル領域と接続関係にない場合、故障診断を終了する構成としてもよい。前記故障診断手段4において、前記故障出力端子から故障伝播経路を入力側に追跡することで故障箇所を推定する、故障を定義して論理回路のシミュレーションを実行して、シミュレーション結果と故障出力端子とが一致する箇所を故障箇所として推定する、故障箇所と故障出力端子との対応が記述された辞書を用いて、テスト出力から故障箇所を推定する、のいずれかを行うようにしてもよい。いくつかの好ましい形態において、前記論理回路は、それぞれがスキャンテスト回路を備えた論理回路からなる機能ブロックと、前記機能ブロックを制御するコントローラ回路と、を含む。いくつかの好ましい形態において、故障診断手段4は、前記パラレル領域の故障候補及び前記シリアル領域の故障候補を表示部7に出力する。前記表示部7は、前記論理回路のレイアウト上に、前記パラレル領域の故障候補と前記シリアル領域の故障候補を、判別を容易化する予め定められた所定の表示形態で表示する構成としてもよい。好ましい形態によれば、スキャンテスト設計が施された機能ブロックとその他の回路とを含む論理回路に対して、スキャンテスト設計が施された機能ブロックパラレル領域と付加回路シリアル領域とに回路分割し、スキャンテスト設計が施された機能ブロックには、パラレルシミュレーション方式を採用し、付加回路にはシリアルシミュレーション方式を採用することで、診断処理時間を大幅に短縮することができる。また、好ましい形態によれば、スキャンテスト設計が施された機能ブロックと付加回路とを含む論理回路全体を故障診断することができる。特に、スキャンテスト回路を有する論理回路がパタン圧縮回路を含んでいても、スキャンテスト設計が施された機能ブロック、及び、パタン圧縮回路を構成する圧縮器及びパタン生成器内を同時に故障診断可能としている。さらに、スキャンテスト回路を有する論理回路が階層設計のコントローラ回路を含む場合、スキャンテスト設計が施された機能ブロック及び、コントローラ回路を同時に故障診断することができる。以下いくつかの例示的な実施形態exemplaryembodimentを説明する。<実施形態1>例示的な実施形態1について説明する。図1は、例示的な実施形態1の装置システムの構成を示す図である。図1を参照すると、実施形態1は、データ処理部8と、出力部5と、表示部7とを含む。データ処理部8は、回路分割手段2と、期待値計算手段3と、故障診断手段4と、分割回路データ記憶部9と、期待値データ記憶部10とを備えている。回路分割手段2は、検査対象の論理回路全体スキャンテスト設計が施された機能ブロックとその付加回路とを含むを、スキャンテスト設計が施された機能ブロックとその他の付加回路とに分割し、分割した回路のデータを、分割回路データ記憶部9に記憶する。分割したスキャンテスト設計が施された機能ブロックをパラレル領域、その他の付加回路をシリアル領域ともいう。期待値計算手段3は、分割回路データ記憶部9から分割回路データスキャンテスト設計が施された機能ブロックとその付加回路を読み出し、分割した回路スキャンテスト設計が施された機能ブロックとその付加回路毎にシミュレーションを行う。分割した回路のシミュレーション結果から、論理回路全体被検査回路全体の期待値データを求め、期待値データ記憶部10に記憶する。故障診断手段4は、期待値データ記憶部10の期待値データと、入力データ1に含まれるテスト結果を用いて、被検査回路全体の故障診断を実行する。出力部5は、故障診断手段4の故障診断結果である被検査回路全体の故障候補をまとめて出力する。表示部7は、出力部5でまとめた被検査回路全体の故障候補を表示媒体へ表示する。<入力データ1>入力データ1は、テスト結果と、スキャンチェーン構成データと、テストパタンと、設計データとを含む。以下、それぞれについて説明する。なお、図1では、単に説明の簡単のため、入力データ1を1つにまとめて表しているが、かかる構成に制限されるものでないことは勿論である。例えばテスト結果と、スキャンチェーン構成データと、テストパタンと、設計データを、個別のファイルあるいはデータとして入力する構成としてもよい。入力データ1の情報は記憶部から入力するようにしてもよいし、他のデータサーバ不図示等から情報をネットワーク等を介してダウンロードするようにしてもよい。<入力データ:テスト結果>テスト結果は、テスタにて被検査回路中の故障の有無を判定された結果ファイルである。すなわち、スキャンチェーンからLSIテスタに出力される値が、テストパタンの持つ期待値正常回路の応答情報と一致しない場合、その情報フェイルログ情報が記録される。図8は、パラレルシミュレーション方式のテスト結果情報の一例を示す図である。テスト結果800は、故障を検出したパラレルシミュレーションのテストパタン番号Testpat801と、該故障影響を取り込んだスキャンFFのビット番号scanbit803と、該故障を検出したテスト結果出力端子名pinname802と、を含む。より詳しくは、図8のテスト結果800は、スキャンチェーンのスキャンビットscanbitが2のスキャンFF2ビット目のスキャンFFが故障影響を取り込み、該2ビット目のスキャンFFが取り込んだ値がスキャンシフトパタンTestpat番号5において出力され、端子名pinname:テスト出力端子1にて故障が検出された、ことを示している。図8には、図示されないが、複数のパタン、及び、複数のビットにて故障が検出されている場合、複数行にわたってテスト結果が記述される。また、シリアルシミュレーション方式のテスト結果では、図8において、テストパタン番号801に故障を検出したシリアルシミュレーションのパタン番号と、その故障を検出したテスト結果出力端子名802とが記述され、スキャンFFのビット番号803は記述されない。<入力データ:スキャンチェーン構成データ>スキャンチェーン構成データは、スキャンチェーンを構成するスキャンFFのインスタンス名と、その並び順と、パタン生成器とスキャンチェーンとの境界の端子名と、圧縮器とスキャンチェーンとの境界の端子名と、を含む。主に、製品の設計過程のテストパタン作成時などでレポートファイルとして得られる。図9に、スキャンチェーンの構成例を示す。スキャンチェーン構成データ900は、スキャンチェーンを構成するスキャンFFのインスタンス名とその並び順903スキャンチェーン1を構成するスキャンFFのインスタンス名と並び順3:Top/macroA/sff3、2:Top/macroA/sff2、1:Top/macroA/sff1、スキャンチェーン2を構成するスキャンFFのインスタンス名と並び順3:Top/macroB/sff3、2:Top/macroB/sff2、1:Top/macroB/sff1と、パタン生成器とスキャンチェーンとの境界端子名901スキャンチェーン1decompressor1/Y、スキャンチェーン2decompressor2/Yと、圧縮器とスキャンチェーンとの境界端子名902スキャンチェーン1compressor1/A、スキャンチェーン2compressor2/Aと、を含む。図9において、階層設計のように、スキャンテスト設計が施された機能ブロックが複数存在する場合にはスキャンチェーンの構成データも機能ブロックの数だけ存在する。<入力データ:テストパタン>テストパタンは、LSIテスタから、検査対象の論理回路のテスト入力端子へ入力する0/1の系列と、入力系列に対する正常論理回路の応答情報期待値とを含む。また、スキャンテストのテストパタンは、シフトパタンとキャプチャパタンとが交互に配置される。図10は、図3の被検査回路に対するテストパタンの構成の一例を示すである。テストパタン1000は、2つのテスト入力端子301、308に入力する0/1の系列1004、1005と、2つのテスト出力端子302、309から出力される信号に対応した正常論理回路の応答情報期待値1006、1007とを含む。正常論理回路の応答情報は、H/Lで表現し、Hはテスト結果1、Lは0に対する応答情報である。図10の系列1004、1005の同一列の2ビットが、2つのテスト入力端子301、308図3参照にパラレルに印加されるフォースパタンを構成し、同一列の1006、1007が、該フォースパタンに対応してテスト出力端子302、309図3参照から出力される信号と比較されるコンペアパタンであり、フォースパタンと対応するコンペアパタンが1つのテストベクトルを構成する。なお、簡単のため、2つのテスト入力端子301、308スキャンチェーン304、305の入力以外の入力端子に入力される信号例えばスキャンクロック、制御信号等のテストパタンは省略されている。テスト入力端子301に入力するスキャンシフトパタンの系列1001、1002、1003は、3ビットである。また、シフトパタン1001、1002、1003の隣接パタン間のパタンは、キャプチャパタンとなる。<パタン圧縮器のテストパタン>パタン圧縮技術に対するテストパタンは、スキャンテスト手法のテストパタンと同様の構成である。図11は、圧縮器を備えた図4の被検査回路に対するテストパタンを示す図である。図11を参照すると、テストパタン1100はテスト入力端子408に入力する0/1の系列1104と、テスト出力端子409から出力される正常論理回路の応答情報1105期待値を備えている。系列1104は、パタン生成器401の入力パタンに対応し、正常論理回路の応答情報1105は、圧縮器402の出力値に対応する。図1の故障診断システムは、入力データ1を用いて、コンピュータ上に、実製品と同じ構造をもつ回路を仮想的に構築し、テスト時の状態をシミュレーションする。特に、スキャンテスト設計が施された機能フロック回路と、その他の回路を含む論理回路全体を対象とした故障個所の推定故障診断を行う。<実施形態の動作>図2は、実施形態1の動作手順を示すフローチャートである。図1、図2、図4を参照して、実施形態1の動作について詳細に説明する。まず、入力データ1より、テストパタンと、スキャンチェーンの構成情報と、設計データとをデータ処理部8に入力し、コンピュータ上に、実製品と同じ構造をもつ論理回路を仮想的に構築する。次に、データ処理部8の各手段処理を、図2の3ステップ201~203で実現する。設計データは、テスト対象となる回路の設計情報である。<回路分割ステップ>回路分割手段2図1参照による回路分割ステップ201図2参照では、被検査回路論理回路全体400図4参照を、パラレルシミュレーションを実行する機能ブロック414パラレル領域と、シリアルシミュレーションを実行する、機能ブロック414以外の付加回路シリアル領域とに分割する。そして、分割した回路情報分割回路データを、分割回路データ記憶部9に記憶する。パラレル領域は、少なくとも、UDL回路403と、スキャンチェーン404、405とを含む機能ブロック414を含む。シリアル領域は、少なくともパタン生成器401と圧縮器402とを含む。特に制限されるものでないが、以下では、回路分割の具体例について、図4のパタン圧縮技術を採用した被検査回路400を用いて説明する。はじめに、被検査回路400の全てのノードを不定値Xで初期化し、機能ブロック414の中にあるスキャンFF406a~406c、407a~407cの保持する状態値を1又は0に設定する。次に、全てのスキャンチェーン404、405の入力端子410、412及びスキャンチェーン404、405の出力端子411、413に接続するノードを全て切断した上で、被検査回路400の1クロック分のシミュレーションを実行する。すなわち、スキャンチェーン404、405の入力端子410、412に接続するパタン生成器401の出力ノードを、該入力端子410、412から切断し、スキャンチェーン404、405の出力端子411、413に接続する圧縮器402の入力ノードを、該出力端子411、413から切断した状態で、被検査回路400の1クロック分のシミュレーションを実行する。このとき、スキャンFF406a~406c、407a~407cはそれぞれシリアルに接続しなくてもよいスキャンモードに設定せず、スキャンFF内のマルチプレクサはスキャン入力端子SIでなくデータ端子Dを選択してもよい。回路分割手段2図1参照は、前記シミュレーションによって、スキャンFFの保持している状態値と同じ論理値に変化したノード、及び、前記ノードに接続するゲート、をパラレル領域として抽出する。すなわち、被検査回路400において、スキャンチェーンの複数のスキャンFFの状態のパラレル出力の影響が及ぶ範囲の回路部は、パラレルシミュレーションが可能であるため、スキャンチェーンとともに、パラレル領域として抽出する。スキャンチェーンの複数のスキャンFFのパラレル値によって値が変化するノードや該ノードに接続するゲートを含む回路部としてスキャンFFの出力を入力とする組み合わせ回路図4のUDL回路403、及び該組み合せ回路の出力に接続される順序回路例えばUDL回路403の出力に接続されるFFスキャンFFが含まれる。回路分割手段2図1参照は、被検査回路400において、前記パラレル領域以外の回路スキャンチェーン無しをシリアル領域として抽出する。シリアル領域は、パラレル領域の入力ノードであるスキャンチェーン図4の404、405の入力に出力が接続された回路部図4の401と、スキャンチェーン図4の404、405の出力に入力が接続された回路部図4の402とを含む。図12は、回路分割手段2図1参照によって、図4の被検査回路400を回路分割した後の構成を示す図である。パタン生成器1204と圧縮器1205は、シリアル領域1201である。機能ブロックはパラレル領域1210である。なお、パタン生成器の出力端子1206、1208は、パラレル領域の入力端子1211、1213と接続関係にあり、パラレル領域の出力端子1212、1214は、圧縮器の入力端子1207、1209と接続関係にある。回路分割手段2では、被検査回路400をパラレル領域とシリアル領域に分割するために、スキャンFFの保持する状態値が変化しないように、回路動作及びテストパタンを制御しながら、シミュレーションを実行し、スキャンFFの保持する状態値と同じ論理値に変化したノード、及び、前記ノードに接続するゲートをパラレル領域として抽出し、前記パラレル領域以外の論理回路をシリアル領域として抽出する。より具体的な例として、例えば、次の1、あるいは2のような方法を用いても良い但し、限定されない。<方法1>1-1被検査回路400の全てのノードを0又は1で初期化し、被検査回路中の機能ブロックの中にある全てのスキャンFFの保持する状態値をXに設定する。1-2次に前記スキャンFFへのクロック信号を供給するノードを切断するか、又は、入力データ1のテストパタンのクロック入力を削除して、被検査回路400の1クロック分のシミュレーションを実行する。1-3前記シミュレーションによって、スキャンFFの保持している状態値と同じ論理値に変化したノード、及び、前記ノードに接続するゲートをパラレル領域として抽出し、被検査回路400において、前記パラレル領域以外の回路をシリアル領域として抽出する。<方法2>2-1まず、被検査回路400の全てのノードを0又は1で初期化し、被検査回路中の機能ブロックの中にある全てのスキャンFFの保持する状態値をXに設定する。2-2次に、前記スキャンFFの保持する状態値の書き換えを禁止して、被検査回路の1クロック分のシミュレーションを実行する。2-3前記シミュレーションによって、スキャンFFの保持している状態値と同じ論理値に変化したノード、及び、前記ノードに接続するゲートをパラレル領域として抽出し、被検査回路400において、前記パラレル領域以外の回路をシリアル領域として抽出する。<期待値計算ステップ>次に、期待値計算手段3図1参照による期待値計算ステップ202図2参照の一例について説明する。期待値計算ステップ202では、分割回路データ記憶部9図1参照より、図2の回路分割ステップ201で分割した回路情報を読み出す。そして、入力データ1図1参照のテストパタンを用いてパラレル領域には、パラレルシミュレーションを実行し、シリアル領域には、シリアルシミュレーションを実行することで、シリアル領域とパラレル領域との期待値を求め、期待値データ記憶部10に記憶する。つまり、期待値データ記憶部10図1参照には、図12のシリアル領域1201の期待値と、図12のパラレル領域1210の期待値とが記憶される。期待値計算ステップ202は、図13に示すように、3つのステップ1301~1303を含む期待値計算手段3図1参照は、ステップ1301~1303を実行する。図4と図12とを用いて、各ステップを以下に説明する。ステップ1301のシリアル領域のシミュレーションパラレル領域の入力パタン算出では、分割回路データ記憶部9図1参照よりシリアル領域1201の回路情報を読み出し、入力データ1図1参照に含まれるテストパタンに基づき、シリアル領域1201におけるシミュレーションを実行し、シリアル領域1201内に存在するパタン生成器1204から生成されるパタンを得る。具体的には、入力データ1のテストパタンを、パタン生成器1204の入力端子1202に印加し、パタン生成器1204の出力端子1206、1208から出力される値を抽出する。入力データ1に含まれるテストパタンのそれぞれについてシミュレーションが全て完了すると、ステップ1302のパラレル領域のシミュレーションパラレル領域の期待値算出へ移行する。ステップ1302のパラレル領域のシミュレーションでは、まず、分割回路データ記憶部9図1参照よりパラレル領域1210の回路情報を読み出す。次に、ステップ1301のシリアル領域のシミュレーションで求めたパタン生成器1204の出力端子1206、1208から出力される値パタン生成器出力データを、スキャンチェーンの入力パタンとして用いることで、パラレル領域1210のパラレルシミュレーションを実行し、パラレル領域1210の出力機能ブロックの出力:スキャンチェーンの出力を、パラレル領域の期待値として、期待値データ記憶部10図1参照に記憶する。スキャンチェーンの入力パタンの全てに関するシミュレーションが完了すると、ステップ1303のシリアル領域のシミュレーションシリアル領域の期待値算出へ移行する。ステップ1302のパラレル領域のシミュレーションを、図13を参照して説明する。ステップ1301のシリアル領域のシミュレーションで求めたパタン生成器1204の出力端子1206の出力値を、当該出力端子1206と接続関係にあるパラレル領域1210の入力端子1211に入力し、パタン生成器1204の出力端子1208の出力値を、当該出力端子1208と接続関係にあるパラレル領域1210の入力端子1213に入力する。入力データ1のテストパタンがシフトパタンである場合、パラレル領域1210内のスキャンチェーンのシフト動作を省略して、スキャンFFに、直接、入力パタンを設定する。キャプチャパタン時には、スキャンチェーンの入力端子に入力パタンを設定して、パラレルシミュレーションを行う。パラレル領域1210の出力端子1212、1214の出力は、期待値として、期待値データ記憶部10図1参照に記憶する。ステップ1303のシリアル領域のシミュレーションでは、まず、分割回路データ記憶部9図1参照より、シリアル領域1201の回路情報を読み出す。次に、入力データ1図1参照のテストパタンを用いて、パタン生成器1204の入力1202に与え、ステップ1302のパラレル領域のシミュレーションで求めたパラレル領域1210の期待値期待値データ記憶部10図1参照に記憶されているを、圧縮器1205の入力1207、1209に与え、シリアルシミュレーションを実行し、パタン生成器1204の出力1206、1208、圧縮器1205の出力1203を、シリアル領域1201の期待値として求め、期待値データ記憶部10に記憶する。パラレル領域1210の期待値を算出した後に、ステップ1303で、再び、シリアル領域1201のシミュレーションを実行することで、シリアル領域1201内の圧縮器1205の入力値が決定される。ステップ1303のシリアル領域のシミュレーションを具体的に説明する。ステップ1302のパラレル領域のシミュレーションで求めたパラレル領域1210の出力端子1212の出力値を、該出力端子1212と接続関係にある圧縮器1205の入力端子1207に設定し、パラレル領域1210の出力端子1214の出力値を、該出力端子1214と接続関係にある圧縮器1205の入力端子1209に設定してシリアルシミュレーションを行う。このとき、ステップ1301のシリアル領域のシミュレーションと同様に、パタン生成器1204の入力端子1202には、入力データ1図1参照のテストパタンが入力される。そして、シリアル領域内の全ノードの期待値は、パラレル領域のシミュレーション1302と同様に、期待値データ記憶部10図1参照に記憶する。入力データ1図1参照のテストパタンの全てのシミュレーションが完了すると、図2の期待値計算ステップ202が終了し、図2の故障診断ステップ203に移行する。なお、図13では、シリアル領域、パラレル領域、シリアル領域の順で実行され、前段ステップのシミュレーションの結果得られたパタンを後段ステップのシミュレーションの入力パタンとして用いる例を説明したが、回路分割される論理回路の構成、及び回路分割の仕方によっては、パラレル領域、シリアル領域、パラレル領域の順で実行され、前段ステップのシミュレーションの結果得られたパタンを後段ステップのシミュレーションの入力パタンとして用い、シリアル領域、パラレル領域の期待値を取得するようにしてもよい。あるいは、シリアル領域、パラレル領域、シリアル領域、パラレル領域、の順で交互にシミュレーションを行うようにしてもよい。同様に、パラレル領域、シリアル領域、パラレル領域、シリアル領域の順で交互にシミュレーションを行うようにしてもよい。<故障診断ステップ>次に、故障診断手段4図1参照による故障診断ステップ203図2参照を説明する。故障診断ステップ203では、図2の期待値計算ステップ202で求めた期待値データを用いて、図14に示したフローに従い、スキャンテスト回路を備えた論理回路全体の故障診断を行う故障診断手段4図1参照は図14に示した各ステップを実行する。まず、ステップ1401の診断対象領域の決定処理において、入力データ1図1参照のテスト結果に含まれる、故障の影響によって正常回路の期待値とは異なる値を出力する端子、又は、故障の影響によって正常回路の期待値とは異なる値を取り込むスキャンFFが属するシリアル領域又はパラレル領域を、故障診断する対象領域診断対象領域に決定する。なお、入力データ1図1参照のテスト結果には、正常回路の期待値とは異なる値を出力した端子と、正常回路の期待値とは異なる値を出力したスキャンFFとが、故障出力端子と記載される。次に、診断対象領域の決定ステップ1401で決定した診断対象領域が、シリアル領域図12の1201である場合、期待値データ記憶部10図1参照より、シリアル領域の期待値図13のステップ1303のシリアル領域のシミュレーションシリアル領域の期待値算出で求められるを読み出し、入力データ1図1参照の前記テスト結果に含まれる故障出力端子に故障を設定して、シリアル領域図12の1201の故障診断1403を実行する。設定した診断対象領域がパラレル領域図12の1210である場合、期待値データ記憶部10図1参照よりパラレル領域の期待値図13のステップ1302のパラレル領域のシミュレーションパラレル領域の期待値算出で求められるを読み出し、入力データ1図1参照の前記テスト結果に含まれる故障出力端子に故障を設定して、パラレル領域の故障診断1405を実行する。シリアル領域の故障診断1403の実行後は、シリアル領域の故障診断結果故障候補を基に、シリアル領域の終了条件1404を評価し、故障診断ステップ203を終了するか、パラレル領域の故障診断1405へ移行するかを決定する。シリアル領域の終了条件1404は、直前のステップ1403で求めたシリアル領域の故障診断結果故障候補に、直前のステップ1403で求めた前記パラレル領域と接続関係のある前記シリアル領域の入力端子が含まれる場合にシリアル領域の終了条件1404が成立せず、ステップ1404のNo分岐、前記シリアル領域の入力端子と接続関係にあるパラレル領域の出力端子例えば図12のパラレル領域1210の出力端子1212、1214又はスキャンFFを、故障出力端子に設定して、パラレル領域の故障診断1405へ移行する。パラレル領域の故障診断1405へ移行しない場合ステップ1404のYes分岐、シリアル領域の終了条件1404の否定、すなわち、直前のステップ1403で求めたシリアル領域の故障候補に、直前のステップ1403で求めた前記パラレル領域と接続関係のある前記シリアル領域の入力端子図12の圧縮器1205の入力端子1207、1209が含まれない場合に、故障診断ステップ203図2参照を終了し、終了するまで行った全ての領域の故障候補を出力部5図1参照へ出力する。一方、パラレル領域の故障診断1405の実行後は、パラレル領域の故障候補を元に、パラレル領域の終了条件1406を評価し、故障診断ステップ203を終了するか、シリアル領域の故障診断1403へ移行するかを決定する。パラレル領域の終了条件1406は、直前のステップ1405で求めたパラレル領域図12の1210の故障候補に、c前記パラレル領域と接続関係にあるシリアル領域の入力端子が含まれる、又は、直前のステップ1405で求めたパラレル領域の故障候補に、d-1スキャンFFが含まれ、且つ、d-2前記スキャンFFが属するスキャンチェーンのスキャン入力端子が前記パラレル領域と接続関係にあるシリアル領域の入力端子である、場合に、前記c、d-2の前記入力端子と接続関係にあるシリアル領域の出力端子図12の1201の出力端子1203を故障出力端子に設定して、シリアル領域の故障診断1403へ移行する。シリアル領域の故障診断1403へ移行しない場合、すなわち、e直前のステップ1405で求めたパラレル領域の故障候補に、前記パラレル領域と接続関係にあるシリアル領域の入力端子が含まれない場合、且つ、f-1直前のステップ1405で求めたパラレル領域の故障候補にスキャンFFが存在しない、または、f-2直前のステップ1405で求めたパラレル領域の故障候補にスキャンFFが存在し、前記スキャンFFが属するスキャンチェーンの入力端子が、前記シリアル領域と接続関係にあるパラレル領域の入力端子ではない、場合に、故障診断ステップ203を終了し、終了するまでに行った全ての領域の故障候補を出力部5図1参照へ出力する。<故障診断の詳細例>次に、故障診断手段4図1参照による故障診断ステップ203図2参照を説明する。図4の論理回路被検査回路400と、前記論理回路に対して回路分割ステップ201を実行した図12の論理回路とを用いて、故障診断ステップ203を詳細に説明する。図4において、パタン生成器401の内部に故障が生じ、その故障の影響がパタン生成器401、機能ブロック414、及び、圧縮器402を順に通過し、テスト出力端子409によって故障検出されたものとする。このとき、入力データ1に相当するテスト結果には、図8のような故障検出情報が含まれる。まず、診断対象領域の決定ステップ1401にて入力データ1図1参照のテスト結果に記載の故障出力端子が属する領域を決定する。今回の例では、故障検出したテスト出力端子409は、図12のテスト出力端子1203に相当し、シリアル領域図12の1201が診断対象領域に決定する。次に、シリアル領域の故障診断1403を実行する。ここでは、シリアル領域図12の1201の期待値を、期待値データ記憶部10図1参照より読み出し、圧縮器図12の1205の出力端子図12の1203を故障検出端子として、シリアル領域図12の1201の故障診断を行い、シリアル領域の故障候補を求める。言い変えると、図12の圧縮器1205の故障診断を行い、圧縮器1205内の故障候補を求める。そして、シリアル領域の終了条件1404図14を判定する。図12の圧縮器1205の入力端子1207が、シリアル領域1201の故障候補に含まれている場合、圧縮器1205の入力端子1207は、パラレル領域図12の1210と接続関係にあるため、図14のパラレル領域の故障診断1405へ移行する。パラレル領域の故障診断1405は、図12のパラレル領域1210の期待値を期待値データ記憶部10図1参照より読み出し、圧縮器1205の入力端子1207と接続関係にあるパラレル領域1210の出力端子1212を故障検出端子として設定して故障診断を行う。パラレル領域1210の故障候補にスキャンFFが含まれ、そのスキャンFFが属するスキャンチェーンの入力端子が、例えばパラレル領域1210の入力端子1211であったとき、パラレル領域の終了条件1406図14を判定して、再度、シリアル領域の診断処理1403図14に移行する。シリアル領域の故障診断1403では、図12のシリアル領域1201の期待値を期待値データ記憶部10図1参照より読み出し、前記故障診断で求まったスキャンチェーンの入力端子がパラレル領域1210の入力端子1211と接続関係にあるパタン生成器1204の出力端子1206を、故障検出端子として、パタン生成器1204の故障候補を求める。そして、シリアル領域の終了条件1404を判定して、故障診断ステップ203図2が終了する。このとき、これまでの故障診断で求めたパラレル領域の故障候補とシリアル領域の故障候補とを全て出力部5図1参照へ出力する。また、故障診断ステップ203図2において、シリアル領域とパラレル領域とを跨ぐ故障シミュレーションを実行して、故障診断精度を高めることができる。例えば、図12のパタン生成器1204の故障診断終了後、故障候補となったパタン生成器1204内のノードに対して、故障シミュレーションを実行する。故障シミュレーションのために仮定した故障の影響は、図12のパタン生成器1204と機能ブロック1210と圧縮器1205とを通過し、圧縮器1205の出力端子1203図4のテスト出力端子409で観測される。図4のテスト出力端子409で観測された故障シミュレーション結果と入力データ1のテスト結果とを比較し、比較した結果が、完全に一致している場合、故障シミュレーション時に仮定した故障が真の故障である可能性が高く、完全に一致していない場合、故障シミュレーション時に仮定した故障は真の故障である可能性が低い。出力部5図1参照では、故障診断ステップ203図2参照によって求めたパラレル領域の故障候補と、シリアル領域の故障候補とをまとめ、出力データ6図1参照とする。表示部7図1参照は、出力データ6を表示して、実行例の動作が完了する。表示部7では、出力データ6を、図15aのようにテキスト形式で表示し、図15bのように、被検査回路400のレイアウト図上に、故障候補をハイライトして表示する。図15aの故障候補リスト1500は、2つの領域の故障候補にて構成され、故障候補1501はパラレル領域の故障候補を示し、故障候補1502はシリアル領域の故障候補を示す。また、図15bのレイアウト図1503は、パラレル領域の故障候補とシリアル領域の故障候補をハイライト表示した図である。パラレル領域の故障候補ノード1504とシリアル領域の故障候補1505ノードとは異なるハイライト色で区別して表示してもよい。<実施形態2>次に実施形態2について説明する。スキャンテスト回路を有する論理回路がパタン圧縮回路を含み、前記論理回路を故障診断する場合、図2の回路分割ステップ201、期待値計算ステップ202、故障診断ステップ203により、パタン圧縮回路に含まれる圧縮器をシリアル領域として故障診断するため、圧縮器の回路構成に依存せずに故障診断を行い、故障候補を求めることができる。圧縮器としては、例えば図16Aの圧縮器1600のように、複数の2入力EXORExclusiveOR:排他的論理和回路ゲート1601のツリー構造であってもよい。初段ツリー末端の2入力EXORの入力には、スキャンチェーンの出力端子がそれぞれ接続される2入力EXORは2入力が一致したとき0、不一致のとき1を出力する。図16Aの例では、4本のスキャンチェーンの出力スキャン出力端子1601_1~1601_42ビット×2の4ビットが2個の2入力EXOR1601_1、1601_2に入力され、出力1603に接続されたEXOR1601_3から1ビット情報に圧縮されて出力される。あるいは、図16Bの圧縮器1604のように、フリップフロップ1605とEXORゲートで構成されるMISRMultipleInputSignatureRegister回路でもよい。3入力EXOR1608_1には、スキャンチェーンの出力1606_1が入力され、さらにEXOR1608_1の出力を入力とするフリップフロップ1605_1の出力スキャン出力端子と、EXOR1608_2の出力を入力とするフリップフロップ1605_2の出力が帰還入力され、3入力EXOR1608_2には、スキャンチェーンの出力スキャン出力端子1606_2が入力され、さらに、EXOR1608_2の出力を入力とするフリップフロップ1605_2と、フリップフロップ1605_1の出力が帰還入力される。なお、3入力EXORは3入力が一致した場合、0、それ以外の場合、1を出力する。あるいは、圧縮器として、圧縮器回路内に不定値Xの伝播を防ぐ仕組みを持つX-tolerant機構を含んでいてもよい。X-tolerant機構について、図17を用いて説明する。X-torelant機構を含む圧縮器1700は、圧縮器1702の入力側にX-torelant機構1701を備える。X-torelant機構1701は単純なANDゲートにて構成され、スキャンチェーンの出力端子図4の411、413に接続するノード1703、1704と、ANDゲート1708、1709を制御するノード1705、1706とが入力される。スキャンチェーンの出力端子図4の411、413から不定値Xが伝搬する場合、X-torelant機構1701のANDゲート1708、1709には、当該ANDゲート1708、1709を制御するノード1705、1706から制御信号0が入力され、ANDゲート1708、1709の出力を強制的に0とする。ANDゲートの制御信号は、パタン生成器などスキャンロジック以外のシリアル領域が生成する。このような仕組みにより、不定値Xの圧縮器1702への入力を防ぐ。<実施形態3>次に実施形態3について説明する。スキャンテスト回路を有する論理回路が、階層設計されコントローラ回路を含んでいても、スキャンテスト回路を有する論理回路全体を故障診断可能としている。例えば、図1、図2、図5を参照して、実施形態3の動作について詳細に説明する。入力データ1より、テストパタンと、スキャンチェーンの構成情報と、設計データとをデータ処理部8図1参照に入力し、コンピュータ上に実製品と同じ構造をもつ論理回路を仮想的に構築する。本実施形態では、コントローラ回路が機能ブロック503図5参照を選択する入力データ1図1参照のテストパタンであるとし、データ処理部8の各手段を、図2に示す3つのステップで実現する。回路分割手段2図2の回路分割ステップ201では、被検査回路500図5参照をパラレルシミュレーションを実行する機能ブロック503図5参照を含む回路パラレル領域、シリアルシミュレーションを実行するコントローラ回路を含む回路シリアル領域に分割し、分割回路データ記憶部9に記憶する。期待値計算手段3図2の期待値計算ステップ202では、前記実施形態1と同様に、図13に示すフローに沿って被検査回路500全体の期待値を求める。シリアル領域のシミュレーション1301では、分割回路データ記憶部9図1参照よりシリアル領域の回路情報を読み出し、入力データ1図1参照のテストパタンを入力としてシリアル領域のシミュレーションを実行してシリアル領域内に存在するコントローラ回路から出力される出力値を得る。例えば、コントローラ回路501図5参照の出力端子と接続のある信号線504図5参照を観測して出力値を抽出する。入力データ1の全てのテストパタンのパタンのシミュレーションが完了すると、パラレル領域のシミュレーション1302へ移行する。パラレル領域のシミュレーション1302では、まず、分割回路データ記憶部9図1参照よりパラレル領域の回路情報を読み出す。次に、シリアル領域のシミュレーション1301にて求めたコントローラ回路501の出力値を、信号線504と接続関係にある機能ブロック503中のスキャンチェーンのスキャン入力端子に設定して、パラレル領域のパラレルシミュレーションを実行する。そしてパラレル領域内の全ノードの期待値を期待値データ記憶部10図1参照に記憶する。全ての入力パタンのシミュレーションが完了すると、シリアル領域のシミュレーション1303へ移行する。シリアル領域のシミュレーション1303では、まず、分割回路データ記憶部9図1参照よりシリアル領域の回路情報を読み出す。次に、入力データ1図1参照のテストパタンと、パラレル領域のシミュレーション1302処理にて求めたパラレル領域の期待値とを用いて、シリアルシミュレーションを実行し、シリアル領域の全ノードの期待値を求めて、期待値データ記憶部10図1参照に記憶する。故障診断手段4図2の故障診断ステップ203以降の処理は、前記実施形態1と同様であるため、説明は省略する。<実施形態4>実施形態4においては、図5に示すように、スキャンテスト回路を有する論理回路が階層設計されコントローラ回路501を含んでおり、機能ブロック502、503はそれぞれ、パタン生成器図4の401と圧縮器図4の402を含んでいる。コントローラ回路501はテスト対象となる機能ブロックを切り替える。コントローラ回路501と機能ブロック502、503とを接続している信号線504、505、506、507について、機能ブロック502、503が図4と同じ構成の場合、信号線504は、機能ブロック503のテスト入力端子図4のテスト入力端子408パタン生成器401の入力端子と接続し、信号線506は、機能ブロック503のテスト出力端子図4のテスト出力端子409圧縮器402の出力端子と接続する。信号線505は、機能ブロック502のテスト入力端子図4のテスト入力端子408パタン生成器401の入力端子と接続し、信号線507は、機能ブロック502のテスト出力端子図4のテスト出力端子409圧縮器402の出力端子と接続される。階層設計された被検査回路のテスト時の動作を説明する。不図示のテスタからテストパタンがコントローラ入力端子508に印加される。コントローラ回路501は、そのテストパタンの一部より、テストすべき機能ブロックを選択する。選択された機能ブロックを例えば機能ブロック503とすると、コントローラ回路501に入力されたテストパタンは、信号線504を介して機能ブロック503に入力される。機能ブロック502、503の各々では、前記実施形態1と同様に動作で、回路分割ステップ201、期待値計算ステップ202、故障診断ステップ203が行われ、スキャンテスト回路を有する論理回路全体を故障診断が行われる。<実施形態5>図2の故障診断ステップ203において、故障診断は、故障出力端子から入力端子側に故障の伝播経路を推測しながら真の故障を追跡する故障診断法であってもよい。また、診断対象の領域に故障を仮定してシミュレーションを行い、そのシミュレーション結果とテスト結果とが一致する箇所を故障候補とする故障シミュレーション法でもよい。さらに、図2の故障診断ステップ203の実行の前に、分割回路データ記憶部9図1の分割回路を対象にした複数個所の故障シミュレーションを実行して故障辞書し、故障診断ステップ203時に、前記故障辞書とテスト出力とを比較して、故障箇所を推定することもできる。<実施形態の作用効果>図18は、上記実施形態の作用効果の一例を説明する図である。図18Aは、2Mゲート規模と6Mゲート規模の論理回路の故障シミュレーションにおいて、パラレルシミュレーションとシリアルシミュレーションの実行時間縦軸、ただし、対数スケールの一例を示している。パラレルシミュレーションの導入により、シリアルシミュレーションと比較して、10の2又は3乗のオーダでシミュレーション時間を短縮している図18A。なお、2MMegaゲート規模と6MMegaゲート規模のスキャンチェーン数は32、最大チェーン長は2151、5059、シミュレーションパタン数はともに10とされる図18B。シミュレーションの実行環境は図18Cに示したものとされる。回路規模が大きくなり、スキャンチェーンの長さが長いほど、パタンシミュレーションのシリアルシミュレーションに対するシミュレーション時間の短縮効果が顕著となる。一方、パタンシミュレーションの実行時間についてみると、6Mゲート規模は2Mゲート規模の2.5程度とされ、回路規模最大チェーン数等にほぼ線形に依存している。このように、論理回路中のパラレルシミュレーションが実施可能な領域パラレル領域は積極的にパラレルシミュレーションを実施することで、現実的な時間での故障診断が可能となる。このために、論理回路をパラレル領域とシリアル領域とを分割する必要があり、また、シリアル領域に対してシリアルシミュレーションを行うことで、階層設計におけるコントローラ回路や、パタン圧縮回路におけるパタン生成器、圧縮器などの付加回路の故障診断が可能となる。なお、上記の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。