第1導電型のコレクタ層1と、前記コレクタ層1上に形成された第2導電型のドリフト層3と、前記ドリフト層3上に形成された第1導電型のベース層4と、前記ベース層4を貫通して前記ドリフト層3に達し、所定方向に延設された複数のトレンチ5と、前記複数のトレンチ5の壁面にそれぞれ形成されたゲート絶縁膜6と、前記ゲート絶縁膜6上にそれぞれ形成されたゲート電極7a、7bと、前記ベース層4の表層部であって、前記トレンチ5の側部に形成された第2導電型のエミッタ層10と、前記エミッタ層10と電気的に接続されるエミッタ電極13と、前記コレクタ層1と電気的に接続されるコレクタ電極14と、を備え、前記ベース層4のうち前記ゲート絶縁膜6と接する部分に反転層15が形成されるターンオン電圧が前記ゲート電極7a、7bに印加されることにより、前記エミッタ電極13と前記コレクタ電極14との間に電流を流す半導体装置において、複数の前記ゲート電極7a、7bは、一部のゲート電極7aが第1ゲートパッド9aに接続されていると共に残部のゲート電極7bが第2ゲートパッド9bに接続され、前記一部のゲート電極7aと前記残部のゲート電極7bとは前記第1、第2ゲートパッド9a、9bを介して互いに独立した制御が可能とされており、ターンオフされる際、前記残部のゲート電極7bに前記反転層15が形成されないターンオフ電圧が印加された後、前記一部のゲート電極7aに前記反転層15が形成されないターンオフ電圧が印加されることを特徴とする半導体装置。前記残部のゲート電極7bには、前記ターンオフ電圧として負電圧が印加されることを特徴とする請求項1に記載の半導体装置。複数の前記ゲート電極7a、7bは、前記所定方向と垂直方向において、前記一部のゲート電極7aと前記残部のゲート電極7bとが交互に配列されていることを特徴とする請求項1または2に記載の半導体装置。前記コレクタ層1に隣接する第2導電型のカソード層を備え、前記ドリフト層3は、前記コレクタ層1および前記カソード層上に形成されていることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。しかしながら、上記特許文献1の半導体装置では、ターンオン時にN-型ドリフト層に多量の正孔が蓄積されるため、ターンオフ時のスイッチング速度が遅くなるという問題がある。本発明は上記点に鑑みて、オン電圧の低減を図りつつ、ターンオフ時のスイッチング速度を速くすることができる半導体装置を提供することを目的とする。上記目的を達成するため、請求項1に記載の発明では、第1導電型のコレクタ層1と、コレクタ層1上に形成された第2導電型のドリフト層3と、ドリフト層3上に形成された第1導電型のベース層4と、ベース層4を貫通してドリフト層3に達し、所定方向に延設された複数のトレンチ5と、複数のトレンチ5の壁面にそれぞれ形成されたゲート絶縁膜6と、ゲート絶縁膜6上にそれぞれ形成されたゲート電極7a、7bと、ベース層4の表層部であって、トレンチ5の側部に形成された第2導電型のエミッタ層10と、エミッタ層10と電気的に接続されるエミッタ電極13と、コレクタ層1と電気的に接続されるコレクタ電極14と、を備え、ベース層4のうちゲート絶縁膜6と接する部分に反転層15が形成されるターンオン電圧がゲート電極7a、7bに印加されることにより、エミッタ電極13とコレクタ電極14との間に電流を流す半導体装置において、以下の点を特徴としている。すなわち、複数のゲート電極7a、7bは、一部のゲート電極7aが第1ゲートパッド9aに接続されていると共に残部のゲート電極7bが第2ゲートパッド9bに接続され、一部のゲート電極7aと残部のゲート電極7bとは第1、第2ゲートパッド9a、9bを介して互いに独立した制御が可能とされており、ターンオフされる際、残部のゲート電極7bに反転層15が形成されないターンオフ電圧が印加された後、一部のゲート電極7aに反転層15が形成されないターンオフ電圧が印加されることを特徴としている。このような半導体装置では、一部のゲート電極7aおよび残部のゲート電極7bは互いに独立した制御が可能とされている。そして、残部のゲート電極7bにターンオフ電圧が印加された後、半導体装置をターンオフするために一部のゲート電極7aにターンオフ電圧が印加される。すなわち、半導体装置がターンオンされているときに、ドリフト層3に蓄積されている正孔または電子の一部が予め引き抜かれることになる。このため、半導体装置がターンオフされた際、つまり一部のゲート電極7aにターンオフ電圧が印加された際、ドリフト層3に蓄製されている正孔または電子の引き抜き期間を短くすることができ、スイッチング速度を向上させることができる。この場合、請求項2に記載の発明のように、残部のゲート電極7bには、ターンオフ電圧として負電圧が印加されることが好ましい。これにより、ベース層4のうち残部のゲート電極7b下のゲート絶縁膜6と接する部分に蓄積層16が形成されるため、正孔または電子をエミッタ電極13から排出しやすくすることができる。また、請求項3に記載の発明のように、複数のゲート電極7a、7bは、所定方向と垂直方向において、一部のゲート電極7aと残部のゲート電極7bとが交互に配列されるものとすることができる。これによれば、一部のゲート電極7aにターンオフ電圧が印加される前に残部のゲート電極7bにターンオフ電圧が印加された際、ドリフト層3に蓄積されている正孔または電子をエミッタ電極13から均等に排出することができる。つまり、ドリフト層3の特定領域に多量の正孔が蓄積されることを抑制することができ、ドリフト層3に蓄積される正孔の量を全体的に均一化することができる。このため、特定領域でスイッチング速度が遅くなることを抑制することができ、ターンオフの高速化を図ることができる。そして、請求項4に記載の発明のように、コレクタ層1に隣接する第2導電型のカソード層を備え、ドリフト層3は、コレクタ層1およびカソード層上に形成されるものとすることができる。このように、コレクタ層1が形成された領域がIGBT領域とされ、カソード層が形成された領域がダイオード領域とされたいわゆるRCReverse-Conducting-IGBTが形成された半導体装置に本発明を適用することもできる。なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。第1実施形態本発明の第1実施形態について図面を参照しつつ説明する。図1は本実施形態における半導体装置の断面構成を示す図である。図1に示されるように、P型コレクタ層1を形成する半導体基板の主表面上には、N型フィールドストップ層以下、FS層という2が形成されており、FS層2上にはN-型ドリフト層3が形成されている。FS層2は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図るために備えられている。そして、N-型ドリフト層3の表層部にはP型ベース層4が形成されている。また、P型ベース層4を貫通してN-型ドリフト層3に達する複数のトレンチ5が形成されている。これら複数のトレンチ5は、本実施形態では、所定の間隔ピッチで形成されており、所定方向図1では紙面垂直方向において平行に延設されたストライプ構造とされている。なお、ここでは複数のトレンチ5がストライプ構造とされているものについて説明するが、トレンチ5は平行に延設された後その先端部において引き回されることで環状構造とされたものであってもよい。各トレンチ5内は、各トレンチ5の内壁表面を覆うように形成された熱酸化膜等からなるゲート絶縁膜6と、このゲート絶縁膜6上に形成されたポリシリコン等により構成されるゲート電極7a、7bとにより埋め込まれており、これによってトレンチゲートが構成されている。図2は、図1に示すゲート電極7a、7bの配置関係を示す平面模式図である。図1および図2に示されるように、各トレンチ5内に形成されたゲート電極7a、7bは、一部のゲート電極7aがゲート配線8を介して通常ゲートパッド9aに接続されていると共に、残部のゲート電極7bがゲート配線8を介してコントロール用ゲートパッド9bに接続されている。通常ゲートパッド9aおよびコントロールゲートパッド9bは、互いに独立した電圧信号が印加されるものである。つまり、一部のゲート電極7aと残部のゲート電極7bには、互いに独立した電圧信号が印加されるようになっている。以下では、通常ゲートパッド9aと電気的に接続されているゲート電極7aを通常ゲート電極7a、コントロールゲートパッド9bと電気的に接続されているゲート電極7bをコントロールゲート電極7bとして説明する。本実施形態では、通常ゲート電極7aおよびコントロールゲート電極7bは、トレンチ5の延設方向と垂直方向に交互に形成されている。また、図1に示されるように、隣接するトレンチ5同士の間に配置されているP型ベース層4の表層部には、トレンチ5の側面に接するようにN型エミッタ層10が形成されていると共に、トレンチ5の側面から離間した位置にP型ボディ領域11が形成されている。具体的には、N型エミッタ層10は、トレンチ5の長手方向に沿ってトレンチ5の側面に接するように棒状に延設され、トレンチ5の先端よりも内側で終端する構造とされている。また、P型ボディ領域11は、2つのN型エミッタ層10に挟まれてトレンチ5の長手方向つまりN型エミッタ層10に沿って棒状に延設されており、トレンチ5の先端よりも内側で終端する構造とされている。これらN型エミッタ層10とP型ボディ領域11は、十分にP型ベース層4よりも高濃度とされており、P型ベース層4内で終端する構造とされている。そして、P型ベース層4の上にはBPSG等で構成される層間絶縁膜12が形成されている。この層間絶縁膜12にはコンタクトホール12aが形成されており、N型エミッタ層10の一部およびP型ボディ領域11が層間絶縁膜12から露出している。そして、層間絶縁膜12の上にはエミッタ電極13が形成されており、このエミッタ電極13はコンタクトホール12aを介してN型エミッタ層10およびP型ボディ領域11に電気的に接続されている。また、P型コレクタ層1の裏面側には、当該P型コレクタ層1と電気的に接続されるコレクタ電極14が形成されている。以上が本実施形態における半導体装置の構成である。なお、本実施形態では、P型、P型が本発明の第1導電型に相当し、N型、N-型、N型が本発明の第2導電型に相当している。また、通常ゲートパッド9aが本発明の第1ゲートパッドに相当し、コントロールゲートパッド9bが本発明の第2ゲートパッドに相当している。次に半導体装置の作動について説明する。図3は、半導体装置の状態を示す模式図であり、aは通常ゲート電極7aおよびコントロールゲート電極7bにターンオン電圧が印加されている状態を示す模式図、bは通常ゲート電極7aにターンオン電圧が印加されていると共にコントロールゲート電極7bにターンオフ電圧として0Vが印加されている状態を示す模式図、cは通常ゲート電極7aにターンオン電圧が印加されていると共にコントロールゲート電極7bにターンオフ電圧として負電圧が印加されている状態を示す模式図である。なお、図3ではN型エミッタ層10、P型ボディ領域11、層間絶縁膜12を省略して示してある。また、ターンオン電圧が印加されるとはP型ベース層4のうちゲート絶縁膜6と接する部分に反転層が形成される電圧が印加されることであり、ゲート-エミッタ間の電圧VgeをMOSゲートの閾値電圧Vthより高くすることである。同様に、ターンオフ電圧が印加されるとはP型ベース層4のうちゲート絶縁膜6と接する部分に反転層が形成されない電圧が印加されることであり、ゲート-エミッタ間の電圧VgeをMOSゲートの閾値電圧Vthより低くすることである。まず、半導体装置がターンオンされる際の状態について説明する。図3aに示されるように、通常ゲートパッド9aおよびコントロールゲートパッド9bを介して通常ゲート電極7aおよびコントロールゲート電極7bにターンオン電圧が印加されると、P型ベース層4のうちトレンチ5に配置されたゲート絶縁膜6と接する部分にN型となる反転層15が形成される。そして、N型エミッタ層10から反転層15を介して電子がN-型ドリフト層3内に流れ込むと共にP型コレクタ層1から正孔がN-型ドリフト層3に流れ込み、伝導度変調によりN-型ドリフト層3の抵抗値が低下してオン状態となる。なお、この際、N-型ドリフト層3に流れ込んだ正孔の一部は、P型ベース層4のうち反転層15とならない部分を介してエミッタ電極13から引き抜かれる。また、通常ゲート電極7aおよびコントロールゲート電極7bには、上記のように互いに独立した制御が可能であるが、ターンオンされるときは同じ電圧が印加される。つまり、従来の半導体装置と同様のオン電圧とされている。次に、半導体装置がターンオフされる際の状態について説明する。図4は、半導体装置がターンオフされる際のタイミングチャートを示す図である。図4に示されるように、半導体装置がターンオフされる際には、時点T1にてコントロールパッド9bを介してコントロールゲート電極7bにターンオフ電圧が印加された後、時点T2にて通常ゲートパッド9aを介して通常ゲート電極7aにターンオフ電圧が印加されてターンオフされる。つまり、図3bに示されるように、コントロールゲート電極7bにターンオフ電圧が印加されてP型ベース層4のうちコントロールゲート電極7b下のゲート絶縁膜6と接する部分の反転層15が消滅し、P型ベース層4における正孔の流通経路が広がってN-型ドリフト層3に蓄積されている正孔の一部がエミッタ電極13から引き抜かれた後、ターンオフされる。このため、通常ゲート電極7aにターンオフ電圧が印加された際、つまり半導体装置がターンオフされる際、N-型ドリフト層3に流れ込んでいる正孔の一部が予め引き抜かれているため、スイッチング速度を速くすることができる。この場合、図3cに示されるように、コントロールゲート電極7bに負電圧が印加されることにより、P型ベース層4に形成されていたN型の反転層15が消滅すると共に反転層15が形成されていた領域にP型の蓄積層16が形成される。つまり、コントロール電極7bに負電圧が印加されることにより、N-型ドリフト層3に流れ込んでいる正孔が蓄積層16に流れ込みやすくなり、さらにスイッチング速度を速くすることができる。ここで、本発明者らがシミュレーションにより得た効果について説明する。図5は、上記半導体装置を負荷に接続したときの回路図である。図5では、電源電圧を500V、コイルの誘導負荷を100μHとし、電流を流す有効面積が1cm2、各トレンチ5の間隔が0.5μmである半導体装置を用いている。図6は、図5に示す回路における半導体装置のスイッチング速度と電流および電圧との関係を示すシミュレーション結果である。図6では、コントロールゲート電極7bにターンオフ電圧が印加された後に通常ゲート電極7aにターンオフ電圧が印加された場合を制御ありとして実線で示し、従来のように各ゲート電極に同時にターンオフ電圧が印加された場合を制御なしとして破線で示している。なお、制御ありの場合には、コントロールゲート電極7bには、通常ゲート電極7aにターンオフ電圧が印加される3μs前にターンオフ電圧が印加されている。また、図6では、ターンオフ電圧として0Vが印加されている。さらに、制御ありの場合は通常ゲート電極7aにターンオフ電圧が印加された時点を0とし、制御なしの場合は各ゲート電極にターンオフ電圧が印加された時点を0としている。図6に示されるように、制御ありの場合には、通常ゲート電極7aにターンオフ電圧が印加されてから約60ns後にコレクタ-エミッタ間電圧が電源電圧の10である50Vに上昇している。そして、約196ns後に、ターンオンされているときに流れる電流の10である50Aに減少している。つまり、コレクタ-エミッタ間の電圧が50Vに上昇してから流れる電流が50Aに減少するまでの時間は約136nsとなる。これに対し、制御なしの場合には、各ゲート電極にターンオフ電圧が印加されてから約110ns後にコレクタ-エミッタ間電圧が50Vに上昇している。そして、約480ns後に電流が50Aに減少している。つまり、コレクタ-エミッタ間の電圧が50Vに上昇してから流れる電流が50Aに減少するまでの時間は370nsとなる。このように、電流を流す有効面積が1cm2であり、各トレンチ5の間隔が0.5μmである半導体装置を上記回路に適用した場合には、コレクタ-エミッタ間の電圧が電源電圧の10である50Vに上昇してから流れる電流がターンオン時の10の50Aに減少するまでの時間をスイッチング速度としたとき、スイッチング速度を234ns速くすることができる。すなわち、スイッチング時間を約63低減することができる。次に、コントロールゲート電極7bにターンオフ電圧が印加される時点と通常ゲート電極7aにターンオフ電圧が印加される時点との時間差について説明する。上記のようにコントロールゲート電極7bに通常ゲート電極7aよりも先にターンオフ電圧が印加されることによって半導体装置がターンオフされる際のスイッチング速度を速くすることができるものの、コントロールゲート電極7bにターンオフ電圧が印加されることによってP型ベース層4のうちコントロール電極7b下のゲート絶縁膜6と接する部分に反転層15が形成されなくなる。このため、N-型ドリフト層3に流れ込む電子および正孔が減少してオン電圧が高くなる。したがって、コントロールゲート電極7bにターンオフ電圧が印加される時点と通常ゲート電極7aにターンオフ電圧が印加される時点との時間差を適宜調整し、オン電圧の上昇を抑制しつつ、スイッチング速度を速くすることが好ましい。言い換えると、導通損失とスイッチング損失との和が一番小さくなるようにすることが好ましい。図7は、コントロールゲート電極7bにターンオフ電圧が印加される時点と通常ゲート電極7aにターンオフ電圧が印加される時点との時間差と、損失についての関係を示すシミュレーション結果である。なお、図7は、電流を流す有効面積が1cm2、各トレンチの間隔が0.5μmとされている半導体装置を用いたシミュレーション結果であり、ターンオフ電圧として0Vが印加されている。また、図7中の全体損失とは、導通損失とスイッチング損失との和のことである。図7に示されるように、コントロールゲート電極7bにターンオフ電圧が印加される時点と通常ゲート電極7aにターンオフ電圧が印加される時点との時間差が大きくなるにつれて、N-型ドリフト層3に蓄積されている正孔が排出されるため、半導体装置がターンオフされたときのスイッチング損失が小さくなる。これに対し、コントロールゲート電極7bにターンオフ電圧が印加される時点と通常ゲート電極7aにターンオフ電圧が印加される時点との時間差が大きくなるにつれて、N-型ドリフト層3に蓄積される正孔が少なくなるため、半導体装置がターンオンされているときの導通損失が大きくなる。そして、コントロールゲート電極7bにターンオフ電圧が印加される時点と通常ゲート電極7aにターンオフ電圧が印加される時点との時間差が約3μsのときに最も全体損失が小さくなる。具体的には、コントロールゲート電極7bにターンオフ電圧が印加される時点と通常ゲート電極7aにターンオフ電圧が印加される時点との時間差がない場合0である場合と比較して、スイッチング損失を56低減することができ、全体損失も19低減することができる。このため、電流を流す有効面積が1cm2、各トレンチ5の間隔が0.5μmである半導体装置の場合には、コントロールゲート電極7bにターンオフ電圧が印加された3μm後に通常ゲート電極7aにターンオフ電圧が印加されることにより、導通損失が上昇することを抑制しつつ、スイッチング損失を小さくすることができる。つまり、オン電圧の低減を図りつつ、スイッチング速度を速くすることができる。なお、コントロールゲート電極7bにターンオフ電圧が印加される時点と通常ゲート電極7aにターンオフ電圧が印加される時点との時間差は、各トレンチ5の間隔やターンオフ電圧として印加される電圧に依存するため、これらに応じて適宜変更されることが好ましい。各トレンチ5の間隔に応じてN-型ドリフト層3に蓄積される正孔の量が異なると共にターンオフ電圧として印加される電圧に応じてN-型ドリフト層3から排出される正孔の量が異なるためである。以上説明したように、本実施形態の半導体装置では、通常ゲート電極7aおよびコントロールゲート電極7bは互いに独立した制御が可能とされている。そして、コントロールゲート電極7bにターンオフ電圧が印加された後、半導体装置をターンオフするために通常ゲート電極7aにターンオフ電圧が印加される。すなわち、半導体装置がターンオンされているときに、N-型ドリフト層3に蓄積されている正孔の一部が予め引き抜かれた後、半導体装置がターンオフされる。このため、半導体装置がターンオフされた際、つまり通常ゲート電極7aにターンオフ電圧が印加された際、N-型ドリフト層3に蓄製されている正孔の引き抜き期間を短くすることができ、スイッチング速度を向上させることができる。また、通常ゲート電極7aとコントロールゲート電極7bとはトレンチ5の延設方向と垂直方向に交互に配列されているため、コントロールゲート電極7bにターンオフ電圧が印加された際、N-型ドリフト層3に蓄積されている正孔を均等に排出することができる。つまり、N-型ドリフト層3の特定領域のみに多量の正孔が蓄積されることを抑制することができ、N-型ドリフト層3に蓄積される正孔の量を全体的に均一化することができる。このため、特定領域でスイッチング速度が遅くなることを抑制することができ、ターンオフの高速化を図ることができる。なお、上記半導体装置は、トレンチゲート型IGBTであれば効果を奏するが、特に、ターンオンされているときにN-型ドリフト層3に正孔が多量に蓄積されるものに適用されると好ましい。すなわち、オン電圧の低減を図るために各トレンチ5の間が極小とされたいわゆる狭メサ型のトレンチゲート型IGBTに適用されると好ましい。他の実施形態上記第1実施形態では、通常ゲート電極7aとコントロールゲート電極7bとが延設方向と垂直方向に交互に配列された例について説明したが、通常ゲート電極7aとコントロールゲート電極7bとは次のように配列されていてもよい。図8は、他の実施形態における半導体装置の断面構成を示す図である。図8に示されるように、コントロール電極7bは通常ゲート電極7aの2つおきに形成されていてもよい。また、特に図示しないが、コントロール電極7bは通常ゲート電極7aの3つおきに形成されていてもよいし、4つおきに形成されていてもよい。さらに、例えば、延設方向と垂直方向において、一方側に通常ゲート電極7aがまとめて形成され、他方にコントロールゲート電極7bがまとめて形成されていてもよい。すなわち、複数のゲート電極のうちの一部がコントロールゲート電極7bとされていればコントロールゲート電極7bに印加される電圧を適宜制御することによって正孔を予め引き抜くことができ、本発明の効果を得ることができる。また、上記第1実施形態では、第1導電型をP型、第2導電型をN型とした例を説明したが、第1導電型をN型、第2導電型をP型としてもよい。さらに、上記第1実施形態において、P型コレクタ層1に隣接するN型のカソード層を備え、P型コレクタ層1およびN型カソード層上にN-型ドリフト層3が形成されていてもよい。つまり、P型コレクタ層1が形成された領域がIGBT領域とされ、カソード層が形成された領域がダイオード領域とされたいわゆるRCReverse-Conducting-IGBTが形成された半導体装置に本発明を適用することもできる。なお、この場合は、P型コレクタ層1とN型カソード層とは格子状に形成されていてもよい。