"複数の誘電体層が積層されたセラミック本体と、上記セラミック本体の外部面に形成されてグラウンドに連結される外部接地電極と、上記誘電体層のうち少なくとも1つに形成され、一端が上記外部接地電極に連結されるインダクタパターン電極と、上記誘電体層のうち少なくとも1つに形成されるキャパシタパターン電極と、上記インダクタパターン電極と上記キャパシタパターン電極とを電気的に連結し、上記外部接地電極によりインダクタンスを発生させる閉ループを形成させる外部端子電極と、上記キャパシタパターン電極と上記インダクタパターン電極との間に備えられ、上記インダクタパターン電極によるインダクタンスの大きさを調節する可変誘電体層とを含む積層型フィルタ。上記外部端子電極は、上記セラミック本体を構成する上記誘電体層と並び方向の電極幅が増加するにつれて上記インダクタパターン電極によるインダクタンスの大きさは減少することを特徴とする請求項1に記載の積層型フィルタ。上記可変誘電体層は、積層数が増加するにつれて、上記インダクタパターン電極によるインダクタンスの大きさも増加することを特徴とする請求項1または2に記載の積層型フィルタ。上記インダクタパターン電極は、同一の誘電体層上に複数個設けられ、それぞれの一端部は上記外部端子電極と電気的に連結されることを特徴とする請求項1から3の何れか1項に記載の積層型フィルタ。上記インダクタパターン電極は、同一の誘電体層上に互いに連結して形成されたことを特徴とする請求項4に記載の積層型フィルタ。上記インダクタパターン電極は、屈曲された構造を有することを特徴とする請求項1から5の何れか1項に記載の積層型フィルタ。上記キャパシタパターン電極は、同一の誘電体層上に複数個設けられ、互いに離隔して形成されたことを特徴とする請求項1から6の何れか1項に記載の積層型フィルタ。上記外部接地電極は、上記セラミック本体の両側面に形成され、上記外部端子電極は、上記外部接地電極が形成されていない上記セラミック本体の外部面に形成されることを特徴とする請求項1から7の何れか1項に記載の積層型フィルタ。上記外部接地電極と上記外部端子電極は、上記セラミック本体の側面に各々単一個設けられることを特徴とする請求項8に記載の積層型フィルタ。上記セラミック本体を構成する少なくとも1つの誘電体層に形成され、上記キャパシタパターン電極と互いに対向してキャパシタンスを形成させる内部接地パターン電極をさらに含む請求項1から9の何れか1項に記載の積層型フィルタ。上記内部接地パターン電極の一端は、グラウンドに連結される外部接地電極と電気的に連結されたことを特徴とする請求項10に記載の積層型フィルタ。上記インダクタパターン電極は、上記セラミック本体内で上記キャパシタパターン電極の上部に位置することを特徴とする請求項1から11の何れか1項に記載の積層型フィルタ。本発明の目的は、インダクタンスの大きさを増加させ、小型化による共振周波数の変化を最小化させる積層型フィルタを提供する。本発明の一実施例による積層型フィルタは、複数の誘電体層が積層されたセラミック本体と、上記セラミック本体の外部面に形成されてグラウンドに連結される外部接地電極と、上記誘電体層のうち少なくとも1つに形成され、一端が上記外部接地電極に連結されるインダクタパターン電極と、上記誘電体層のうち少なくとも1つに形成されるキャパシタパターン電極と、上記インダクタパターン電極と上記キャパシタパターン電極とを電気的に連結し、上記外部接地電極によりインダクタンスを発生させる閉ループを形成させる外部端子電極と、上記キャパシタパターン電極と上記インダクタパターン電極との間に備えられ、上記インダクタパターン電極によるインダクタンスの大きさを調節する可変誘電体層と、を含むことができる。本発明の一実施例による積層型フィルタの上記外部端子電極は、上記セラミック本体を構成する上記誘電体層と並び方向の電極幅が増加するにつれて上記インダクタパターン電極によるインダクタンスの大きさは減少することを特徴とすることができる。本発明の一実施例による積層型フィルタの上記可変誘電体層は、積層数が増加するにつれて上記インダクタパターン電極によるインダクタンスの大きさも増加することを特徴とすることができる。本発明の一実施例による積層型フィルタの上記インダクタパターン電極は、同一の誘電体層上に複数個設けられ、それぞれの一端部は上記外部端子電極と電気的に連結されることを特徴とすることができる。本発明の一実施例による積層型フィルタの上記インダクタパターン電極は、同一の誘電体層上に互いに連結して形成されたことを特徴とすることができる。本発明の一実施例による積層型フィルタの上記インダクタパターン電極は、屈曲された構造を有することを特徴とすることができる。本発明の一実施例による積層型フィルタの上記キャパシタパターン電極は、同一の誘電体層上に複数個設けられ、互いに離隔して形成されたことを特徴とすることができる。本発明の一実施例による積層型フィルタの上記外部接地電極は、上記セラミック本体の両側面に形成され、上記外部端子電極は、上記外部接地電極が形成されていない上記セラミック本体の外部面に形成されることを特徴とすることができる。本発明の一実施例による積層型フィルタの上記外部接地電極と上記外部端子電極は、上記セラミック本体の側面に各々単一個設けられることを特徴とすることができる。本発明の一実施例による積層型フィルタは、上記セラミック本体を構成する少なくとも1つの誘電体層に形成され、上記キャパシタパターン電極と互いに対向してキャパシタンスを形成させる内部接地パターン電極と、をさらに含むことができる。本発明の一実施例による積層型フィルタの上記内部接地パターン電極の一端は、グラウンドに連結される外部接地電極と電気的に連結されたことを特徴とすることができる。本発明の一実施例による積層型フィルタの上記インダクタパターン電極は、上記セラミック本体内で上記キャパシタパターン電極の上部に位置することを特徴とすることができる。本発明による積層型フィルタによると、外部端子電極を用いてインダクタパターン電極によるインダクタンスを具現することができる。また、外部端子電極を用いてインダクタンスを具現するため、鎖交する磁束面積を拡大することができる。また、キャパシタパターン電極とインダクタパターン電極との間に位置した可変誘電体層を調節することでインダクタンスの大きさを増加させることができる。以下では図面を参照し本発明の具体的な実施形態を詳細に説明する。但し、本発明の思想は提示される実施例に制限されず、本発明の思想を理解する当業者は同一の思想の範囲内において他の構成要素を追加、変更、削除等を通じ、退歩的な他の発明や本発明の思想の範囲内に含まれる他の実施例を容易に提案することができるが、これも本願発明の思想の範囲内に含まれる。また、各実施例の図面に示す同一の思想の範囲内で機能が同一の構成要素は同一の参照符号を用いて説明する。図1は、本発明の一実施例による積層型フィルタの外観を示した概略斜視図であり、図2は、本発明の一実施例による積層型フィルタの内部構造を示した概略分解斜視図であり、図3は、本発明の一実施例による積層型フィルタの内部に配置された電極層を投影した概略斜視図である。図1を参照すると、本発明の一実施例による積層型フィルタ200の外観は、セラミック本体100、外部端子電極110及び外部接地電極120を含むことができる。上記セラミック本体100は、複数の誘電体層が積層された積層構造であり、直方体またはそれに類する形状を有することができ、外部面には後述する外部端子電極110が形成されることができる。上記外部端子電極110は、上記積層型フィルタ200の入力及び出力電極として上記セラミック本体100の両側面に形成される1対の電極であり、上記外部接地電極120は、上記外部端子電極110が形成されていない上記セラミック本体100の両側面に形成される1対の電極である。即ち、上記外部接地電極120は、上記セラミック本体100の両側面に形成され、上記外部端子電極110は、上記外部接地電極120が形成されていない上記セラミック本体100の外部面に形成される。また、上記外部接地電極120と上記外部端子電極110とは、上記セラミック本体100の側面に各々単一個設けられることができる。ここで、上記セラミック本体100の底面は、上記積層型フィルタ200が外部基板未図示に実装された際、上記外部基板未図示に対向する面である。以下、上記積層型フィルタ200の内部構造について説明する。図2及び図3を参照すると、本発明の一実施例による積層型フィルタ200は、セラミック本体100、キャパシタパターン電極55、インダクタパターン電極35、外部端子電極110及び可変誘電体層40を含むことができる。セラミック本体100の最上層及び最下層には誘電体カバー層10a、10bが形成されることができ、上記誘電体カバー層10a、10bは上記積層型フィルタ200の内部構造を保護するカバーとして機能することができる。ここで、上記誘電体カバー層10a、10bの構成材料は、特に限定されず、様々なセラミック材料を用いることができる。上記キャパシタパターン電極55は、上記セラミック本体100を構成する複数の誘電体層の1つである第1誘電体層50上に形成されることができ、上記第1誘電体層50は、上記セラミック本体100を構成する誘電体層のうちいずれの層であってもよく、複数の誘電体層に形成されても構わない。ここで、上記キャパシタパターン電極55は、上記第1誘電体層50上に複数個設けられることができ、その形状は特に限定されない。また、上記キャパシタパターン電極55は、同一の誘電体上において互いに離隔して形成されることができる、後述する内部接地パターン電極20a、20b、20cの間でキャパシタンスを具現することができる。したがって、上記キャパシタパターン電極55が同一の誘電体層上において互いに離隔して形成されることで、上記内部接地パターン電極20a、20b、20cの間で形成されるキャパシタンスは複数個設けられることができる。上記キャパシタパターン電極55の一端部は、上記外部端子電極110と電気的に連結され、それ以外の他端部は開放されたまま、上記第1誘電体層50の一面に形成されることができる。上記キャパシタパターン電極55は上記内部接地パターン電極20a、20b、20cと平行に形成されることができ、外部電源の印加時に上記キャパシタパターン電極55に電荷が収束し、キャパシタンスを具現することができる。ここで、上記内部接地パターン電極20a、20b、20cの両端部は、グラウンドに連結される外部接地電極120とそれぞれ電気的に接続されるために上記外部接地電極120に引き出される。このように生成されるキャパシタンスは、対向するキャパシタパターン電極55の面積と上記内部接地パターン電極20a、20b、20cの間隔及び上記セラミック本体100を具現するセラミックの誘電率によって決定されることができる。上記インダクタパターン電極35は、上記セラミック本体100を構成する複数の誘電体層の1つである第2誘電体層30上に形成されることができ、上記第2誘電体層30は、上記セラミック本体100を構成する誘電体層のいずれの層であっても構わない。また、上記インダクタパターン電極35は、所定の長さに延長形成され、上記外部端子電極110にその両端がそれぞれ連結されることができる。これはインダクタンスの具現において入力及び出力電極となる上記外部端子電極110にそれぞれ連結されることによって、入力及び出力電極に電気的に接続されるものである。また、上記インダクタパターン電極35は、同一の誘電体層の間に複数個設けられることができ、互いに連結されることができる。したがって、上記積層型フィルタ200において入力と出力側に形成されたインダクタは互いに連結されるため、本発明による上記積層型フィルタ200は全体的に帯域通過フィルタとして機能することができるものである。ここで、上記インダクタパターン電極35は、基本的に所定の長さを有するように直線または屈曲された構造からなることができ、蛇行または螺旋形状からなることができる。ここで、直線よりは屈曲や蛇行に形成する場合が、さらに小面積で所望のインダクタンスの大きさを具現することができ、これにより積層型フィルタ200のサイズをさらに減少させることができるものである。上記外部端子電極110は、上記セラミック本体100の外部面に形成される端子電極であり、上記キャパシタパターン電極55と上記インダクタパターン電極35とを電気的に連結することができる。上記外部端子電極110とは、入力端子電極及び出力端子電極を意味し、所定周波数及び電圧の電気信号は、上記セラミック本体100の一側面に形成された外部端子電極110を介して入り込み、他側面に形成された外部端子電極110を介して出力されるようになる。この際、上記キャパシタパターン電極55と上記インダクタパターン電極35はLC共振回路を具現することができる。ここで、上記外部端子電極110は上記インダクタパターン電極35を上記キャパシタパターン電極55に連結し、グラウンドに連結される外部接地電極120の間で閉ループ130を形成することで、上記インダクタパターン電極35にインダクタンスを生成させるようにする。上記外部端子電極110によるインダクタンスの生成については、図4を参照して後述する。可変誘電体層40は、上記第1誘電体層50と上記第2誘電体層30との間に備えられ、上記インダクタパターン電極35によるインダクタンスの大きさを調節することができる。即ち、上記可変誘電体層40は、上記キャパシタパターン電極55と上記インダクタパターン電極35との間に備えられ、上記外部端子電極110による閉ループ130の空間を広げることができるため、上記インダクタパターン電極35によるインダクタンス成分を増加させることができる。また、上記可変誘電体層40は、積層数の増加によって積層高さが増加し、これによって上記インダクタパターン電極35によるインダクタンス成分を増加させることもできる。図4は、本発明の一実施例による積層型フィルタのインダクタンスが具現されることを示した概路図である。図4を参照すると、インダクタパターン電極35によるインダクタンスは、上記インダクタパターン電極35、外部端子電極110及び外部接地電極120により形成されることができる。上記第2誘電体層30に形成されたインダクタパターン電極35は上記第2誘電体層30の中央部で互いに連結され、各端部は外部端子電極110に引き出されて電気的に接続される。したがって、それぞれの上記インダクタパターン電極35は、上記外部端子電極110を媒介として上記キャパシタパターン電極55に連結され、これによって上記インダクタパターン電極35により生成されるインダクタと上記キャパシタパターン電極55により生成されるキャパシタとが入力側から同一の電圧が印加されるようになる。また、上記第2誘電体層30に形成された上記インダクタパターン電極35の各他端部は、グラウンドに連結される外部接地電極120に連結されることによってインダクタとして具現し、上記外部接地電極120は上記内部接地パターン電極20a、20b、20cに連結されて、上記内部接地パターン電極20a、20b、20cとカップリングを形成するキャパシタパターン電極55がキャパシタとして具現するようになる。したがって、上記インダクタパターン電極35によるインダクタンスは、上記外部端子電極110によって閉ループ130を形成することによって具現し、結果的に、LC回路を構成することができるようになる。ここで、本発明の一実施例による積層型フィルタ200は、インダクタンスの具現における閉ループ130を形成させるために上記インダクタパターン電極35が形成された第2誘電体層30にビアを形成しなくてもよく、これによって、ビアの形成における問題点を解消することができる。また、上記外部端子電極110を利用すると、ビアを形成する方法に比べてインダクタンスを形成するための閉ループ130の経路を拡大することができるため、鎖交する磁束面積が広くなり、インダクタンスの大きさを増加させることができる。また、上記外部端子電極110は、上記セラミック本体100を構成する上記誘電体層と並び方向の電極幅Wの増加により、上記インダクタパターン電極35によるインダクタンスの大きさを減少させることができる。図5は、本発明の一実施例による積層型フィルタの共振周波数に対するHFSSシミュレーションの結果を示したグラフであり、図6は、本発明の一実施例による積層型フィルタに提供される可変誘電体の積層数積層高さによる共振周波数に対するHFSSシミュレーションの結果を示したグラフである。図5を参照すると、インダクタンスの具現における閉ループ130を形成するために外部端子電極110を用いた積層型フィルタ200は、インダクタパターン電極が形成された誘電体層にビアを形成して具現した積層型フィルタ300よりも共振周波数が低くなったことが分かる。これは、LC回路での共振周波数はであるため、キャパシタパターン電極の面積が一定な状態で共振周波数が減少した点で、インダクタンスの大きさが増加したことが分かる。即ち、積層型フィルタの小型化を達成し、且つインダクタンス値を増加させることができ、共振周波数の変化を最小化することができる。図6を参照すると、インダクタパターン電極35とキャパシタパターン電極55との間に挿入される可変誘電体層40の積層数、即ち、積層高さH,図4を参照によって共振周波数を観察した結果、積層高さH,図4を参照が高いほど、共振周波数は低くなることが分かる。これは、図5の結果と同様に、インダクタンスの値が増加したことを示し、上記可変誘電体層40の積層高さを調節して所望のインダクタンスの値を具現することによって積層型フィルタの小型化を達成し、且つ共振周波数の変化を最小化することができるものである。以上の実施例を通じて、インダクタンスを具現するために外部端子電極110を用いて閉ループを形成した積層型フィルタ200は、小型化を達成しながらもインダクタンスの大きさを増加させることができるため、共振周波数の変化を最小化することができる。また、外部端子電極110の電極幅Wや可変誘電体層40の積層高さHを調節することで、所望のインダクタンス値を具現することができる。"