"定電圧ノードと基準電源との間に,複数のスイッチ素子のオン,オフにより合成抵抗値が可変制御可能な複数の抵抗を有し,前記定電圧ノードに第1の電流を生成する定電流生成回路と,前記第1の電流をカレントミラーにより生成した第2の電流を,内部回路から供給される内部差動信号に応じて,出力端子対に出力する出力駆動回路と,前記出力端子対の出力差動電圧の差が所望の電圧差と一致するように,前記定電流生成回路の複数のスイッチ素子を制御するスイッチ素子制御信号を生成する出力振幅調整部とを有する出力回路。請求項1において,前記出力振幅調整部は,前記入力差動信号に応じて前記出力端子対のいずれかを選択する出力端子選択回路と,前記選択された出力端子の電圧と前記出力差動電圧のコモン電圧との差が,前記所望の電圧差に対応する電圧と一致するように前記スイッチ素子制御信号を生成する抵抗値制御回路とを有する出力回路。請求項2において,前記出力振幅調整部は,さらに,動作状態において,前記内部差動信号が変化していないことを検出した場合に,前記出力端子選択回路の動作を開始させる第1の制御信号を生成し,前記第1の制御信号を生成した後に前記出力端子対のうち前記選択された出力端子の電圧をサンプリングする時間後に前記抵抗値制御回路の動作を開始させる第2の制御信号を生成する内部差動信号モニタ回路を有する出力回路。請求項3において,前記出力振幅調整部は,パワーダウンから復帰したときは,前記内部差動信号モニタ回路を停止させ,前記抵抗値制御回路に,前記選択された出力端子の電圧と前記出力差動電圧のコモン電圧との差が前記所望の電圧差に対応する電圧と一致するまで,前記スイッチ素子制御信号の変更を繰り返し実行させる出力回路。請求項4において,前記出力振幅調整部は,前記パワーダウンから復帰した後の前記動作状態において,前記内部差動信号が変化していないことを検出し,且つ前記選択された出力端子の電圧をサンプリングする時間経過後に,前記抵抗値制御回路による前記スイッチ素子制御信号の変更動作を行う一連の調整動作を,前記選択された出力端子の電圧と前記出力差動電圧のコモン電圧との差が前記所望の電圧差に対応する電圧と一致するまで,繰り返す出力回路。請求項1または2において,前記定電流生成回路は,基準電圧と前記定電圧ノードの電位との差を増幅するオペアンプと,高電位電源と前記定電圧ノードとの間に設けられ前記オペアンプの出力がゲートに供給される第1のトランジスタとを有し,前記出力駆動回路は,前記第1のトランジスタと共に前記カレントミラーを生成する第2のトランジスタを有し,前記第2のトランジスタが生成する前記第2の電流を前記出力端子対の一方の端子から他方の端子に流し,前記定電流生成回路は,更に,前記第2のトランジスタのドレインの電圧がゲートに供給されドレインが前記高電位電源に接続された前記第1,第2のトランジスタと反対導電型の第3のトランジスタと,前記第3のトランジスタのソースがゲートに接続され前記第1のトランジスタと前記複数の抵抗との間に設けられた前記第1,第2のトランジスタと同じ導電型の第4のトランジスタとを有する出力回路。しかしながら,近年の最先端の製造プロセスによれば,抵抗値やトランジスタの特性ばらつきが大きく,それに応じて送信側LSIの出力電流の電流値がばらつき,それに伴い,受信側LSIの入力信号の振幅がばらつくことが多い。また,製造プロセスのばらつきだけでなく,温度による特性ばらつきの問題もあり,特に温度による特性ばらつきは,動作中の入力信号の振幅のばらつきを招く。そこで,本発明の目的は,製造プロセスや動作中の温度変化などによる出力信号の振幅のばらつきを抑制した出力回路を提供することにある。出力回路の第1の側面は,定電圧ノードと基準電源との間に,複数のスイッチ素子のオン,オフにより合成抵抗値が可変制御可能な複数の抵抗を有し,前記定電圧ノードに第1の電流を生成する定電流生成回路と,前記第1の電流をカレントミラーにより生成した第2の電流を,内部回路から供給される内部差動信号に応じて,出力端子対に出力する出力駆動回路と,前記出力端子対の出力差動電圧の差が所望の電圧差と一致するように,前記定電流生成回路の複数のスイッチ素子を制御するスイッチ素子制御信号を生成する出力振幅調整部とを有する。第1の側面によれば,製造プロセスや動作中の温度変化などによる出力信号の振幅のばらつきを抑制することができる。図1は,本実施の形態における出力回路の概略を示す図である。破線40の左側が送信側LSIであり,破線40の右側が受信側LSIである。送信側LSI内の出力回路Txは,第1の電流I1を生成する定電流生成回路10と,第1の電流I1をカレントミラーにより生成した第2の電流I2を出力端子対EXP,EXNに出力する出力駆動回路20とを有する。定電流生成回路10は,定電圧Vrefを生成する定電圧源11と,ソースが高電位電源VDDに接続されたPチャネルMOSトランジスタである第1のトランジスタTr1と,抵抗Raと,定電圧Vrefと第1のトランジスタTr1と抵抗Raとの接続ノードAの電圧との差を増幅するオペアンプ12とを有する。オペアンプ12は入力対の電圧が等しくなるように第1のトランジスタTr1のゲートを駆動するので,接続ノードAは定電圧Vrefと等しい定電圧ノードになる。そして,第1のトランジスタTr1に流れる第1の電流I1は,定電圧ノードAの電圧VAを抵抗Raで除した値に制御される。一方,出力駆動回路20は,第1のトランジスタTr1とカレントミラー回路を構成する第2のトランジスタTr2PMOSトランジスタを有する。第1,第2のトランジスタTr1,Tr2は,ソースが同じ高電位電源VDDに接続され,ゲートが互いに接続されている。したがって,両トランジスタTr1,Tr2のゲートソース間電圧が等しくなり,第2のトランジスタTr2に流れる第2の電流I2と第1のトランジスタTr1に流れる第1の電流I1とは,両トランジスタのサイズゲート幅の比になる。例えば,第2のトランジスタTr2が第1のトランジスタTr1のN倍のサイズを有する場合は,第2の電流I2は第1の電流I1のN倍になる。出力駆動回路20は,内部回路から供給される内部差動信号INP,INNが入力されるインバータ21,22と,インバータ21の出力が入力されるCMOSインバータ回路Tr3,TR4と,インバータ22の出力が入力されるCMOSインバータ回路Tr5,Tr6と,電流源23とを有する。そして,内部差動信号INP,INNがHレベル,Lレベルの場合は,インバータ21,22の出力がLレベル,Hレベルになり,2つのCMOSインバータ回路は,トランジスタTr3,Tr6が導通する。その結果,出力駆動回路20は,第2の電流I2を,トランジスタTr3,出力端子EXP,受信側LSI内の受信回路Rx内の終端抵抗Rp,Rn,出力端子EXN,トランジスタTr6,電流源23との経路で流す。その結果,受信回路Rxは,第2の電流I2と終端抵抗Rp,Rnとを乗じた電圧を振幅電圧とする差動信号を受信する。内部差動信号INP,INNがLレベル,Hレベルの場合は,トランジスタTr5,Tr4が導通し,第2の電流I2は外部端子EXN,受信回路Rx内の終端抵抗Rn,Rp,外部端子EXPの経路で流れる。なお,送信側LSIは,コモン電圧VCMを生成するコモン電圧生成回路30を有し,出力端子対EXP,EXNとの間に設けられた高抵抗Rb,RcRb=Rcとの接続ノードVCMにそのコモン電圧VCMが供給される。これにより,出力端子対EXP,EXNの電圧は,コモン電圧VCMを中心とする差動信号の電圧に制御される。そして,高抵抗Rb,Rcであるため,第2の電流I2はほとんど受信回路Rx内の終端抵抗Rp,Rnに流れる。その結果,受信回路Rxの受信差動信号の振幅はほぼ終端抵抗Rp,Rnと第2の電流I2の乗算値になる。また,終端抵抗Rp,Rnは等しい抵抗値を有する。図1において,第1,第2の電流I1,I2の電流値は,トランジスタTr1,Tr2の閾値電圧などの特性と,抵抗Raの抵抗値などにより決まる。また,出力端子対EXP,EXN間の電圧振幅は,第2の電流I2の電流値と終端抵抗Rp,Rnの抵抗値により決まる。しかしながら,プロセスばらつきにより上記のトランジスタの特性や抵抗値にばらつきが生じる。さらに,動作中の温度変化によってもトランジスタの特性や抵抗値が変動する。そのため,差動出力信号EXP,EXNの振幅が,仕様で定められた振幅とずれる場合がある。本実施の形態の出力回路は,この振幅が所望の振幅になるように制御する回路を有する。図2は,本実施の形態における出力回路の回路図である。図1と同様に,送信側LSI内の出力回路Txは,第1の電流I1を生成する定電流生成回路10と,第1の電流I1をカレントミラーにより生成した第2の電流I2を出力端子対EXP,EXNに出力する出力駆動回路20とを有する。出力駆動回路20と,受信LSI側の受信回路Rxは,図1と同じ回路である。一方,定電流生成回路10では,定電圧ノードAとグランドである基準電源VSSとの間に,複数の抵抗R1~RNと,スイッチ素子制御信号SW1~SWNで制御されるスイッチ素子NMOSトランジスタとをそれぞれ直列に接続した回路が並列接続されている。さらに,出力回路Txは,出力端子EXP,EXNの電圧を監視し,出力差動電圧の振幅が所望の振幅になるようにスイッチ素子制御信号SW1~SWNを生成する出力振幅調整部50を有する。出力差動電圧は,前述のとおり,第1の電流I1に対応する第2の電流I2と終端抵抗Rp,Rnの乗算値になるので,出力振幅調整部50は,出力差動電圧の振幅が大きくなると,スイッチ素子調整信号SW1~SWNのHレベルの数を減らして定電圧ノードAとVSSとの間の抵抗値を高くし第1の電流I1を低くする。逆に,出力差動電圧の振幅が小さくなると,スイッチ素子調整信号SW1~SWNのHレベルの数を増やして定電圧ノードAとVSSとの間の抵抗値を低くし第1の電流I1を高くする。図2に示した定電流生成回路10では,調整用抵抗R1~RNが並列に設けられているが,複数の抵抗R1~RNを定電圧ノードAとVSSとの間に直列に設け,それらの抵抗の両端子間にそれぞれスイッチ素子を設けても良い。図3は,本実施の形態における出力振幅調整部50の構成図である。出力振幅調整部50は,パワーダウンから復帰時の出力振幅調整と動作中の出力振幅調整を制御するスタートアップ回路60と,スタートアップ回路60が生成する逆相のトランスファゲート選択信号TFGS1TFGSx1TFGS2,TFGSx2に応じて,1対のトランスファゲートTFGp,TFGnの一方を導通して,出力端子対EXP,EXNのいずれかを選択する出力端子選択回路62とを有する。トランスファゲートは,PチャネルMOSトランジスタとNチャネルMOSトランジスタとを並列に接続したCMOSスイッチである。選択された出力端子対EXP,EXNの電圧は,サンプリングホールドするサンプルホールドキャパシタCshに保持され,フィードバック電圧FBとして抵抗値制御回路64のコンパレータ群Comp1~8に入力される。抵抗値制御回路64は,コモン電圧VCMと同じ電圧を生成する定電圧源66と,その出力とグランド電源VSSとの間に設けられ8つの基準電圧VR1~VR8を生成する抵抗r0~r8と,8つの基準電圧VR1~VR8それぞれとフィードバック電圧FBとを比較する8つのコンパレータComp1~8とを有する。このコンパレータComp1~8は,例えば,フィードバック電圧FBがそれぞれの基準電圧VR1~8より高ければHレベルを出力する。そして,抵抗値制御回路64は,コンパレータ群Comp1~8の8ビットの出力信号が,出力差動信号の所望の振幅電圧に対応する信号に一致するように,スイッチ素子制御信号SW1~SWNを生成する。出力振幅調整部50は,さらに,動作状態において,内部差動信号INP,INNが変動していないことを監視する内部差動信号モニタ回路70を有する。この内部差動信号モニタ回路70は,動作状態において,抵抗値制御回路を動作させることができるタイミングを検出して,トリガ信号Trig2などを生成する。具体的な動作については,後で詳述する。出力振幅調整部50内の各回路の動作を説明する前に,抵抗値制御回路64によるスイッチ素子制御信号の生成方法について具体例に基づいて説明する。図2において,受信回路Rxの終端抵抗Rp,Rnがそれぞれ50Ω,定電流生成回路10内の抵抗R1~R10N=10もそれぞれ50KΩとし,定電圧源11が生成する定電圧Vrefが1Vとする。そして,第2のトランジスタTr2は,第1のトランジスタTr1の10倍のサイズを有するものとする。理想的な状態では,定電圧ノードAの電圧がVref=1Vであるので,スイッチ素子制御信号SW1~SW5がHレベルでそれらのトランジスタがオンで,SW6~SW10がLレベルでそれらのトランジスタがオフとすると,定電圧ノードAには合成抵抗として10Kになる。したがって,第1のトランジスタTr1に流れる第1の電流I1は,I1=1V/10KΩ=100μAになる。そのため,第2のトランジスタTr2に流れる第2の電流I2は,I2=100μA×10=1mAになり,出力差動電圧の振幅は,50Ω50Ω×1mA=100mVになる。これが理想的な振幅である。次に,製造ばらつきにより抵抗R1~R10が-20に変動したとすると,SW1~SW5=Hレベルで接続された5つの抵抗R1~R5の合成抵抗は8KΩになり,上記と同様の計算によれば,出力差動電圧の振幅は125mVと大きくなる。この場合,第1の電流I1は,I1=1V/8KΩ=125μAになり,I2=1.25mAになっている。そこで,抵抗値調整回路64は,スイッチ制御信号SW5をLレベルに変更しそのトランジスタをオフにして,抵抗R1~R4をオン,R6~R10をオフにするように動作する。その結果,合成抵抗が40KΩ-20を4個並列接続した10KΩになり,I1=100μA,I2=1mAとなり,出力差動信号の振幅は50Ω50Ω×1mA=100mVと,理想状態に戻すことができる。つまり,振幅が大きくなったことに伴ってスイッチ制御信号SW1~SW10のHレベルの数を減らして第1,第2の電流I1,I2を減少させ,理想的な振幅に戻す制御である。振幅が小さくなる場合は,その逆の制御をすればよい。図4は,抵抗値調整回路64における8個のコンパレータComp1~8と,それに基準電圧VR1~VR8を供給する抵抗群の例を示す図である。これによれば,抵抗群の各抵抗の抵抗値と,それにより生成される基準電圧VR1~VR8は,図示される通りである。抵抗値調整回路64の具体的な動作は,次の通りである。まず,抵抗値調整回路64には,理想的な振幅に対応するコンパレータ出力C1~C8の初期値として,00001111が設定されている。また,その初期値に対応するスイッチ制御信号SW1~SW10が1111100000に設定されているとする。つまり,スイッチSW1~SW5に対応するトランジスタがオン,SW6~SW10がオフとする。8個のコンパレータComp1~8は,フィードバック電圧として選択されている出力端子EXNと,基準電圧0.985V~0.915Vとそれぞれ比較する。理想状態では,差動出力電圧の振幅が100mVであるので,Lレベル側の出力端子EXNの電圧は,コモン電圧VCM=1Vよりも50mV低い,0.95Vである。その結果,コンパレータ出力C1~C8は00001111になり,スイッチ制御信号SW1~SW10が1111100000になる。そこで,製造ばらつきや動作状態のばらつきにより出力差動信号の振幅の大きくなり,コンパレータ出力C1~C8が00000111に変化したとする。これに応答して,抵抗値調整回路64は,スイッチ制御信号SW1~SW10を1111000000に変更する。その結果,前述したとおり,第1,第2の電流が減少して,出力差動信号の振幅が小さくなり,理想状態になる。出力差動信号の振幅が小さくなった場合は,上記と逆の制御になる。このように,抵抗値調整回路64に対する基準電圧VR1~VR8は,理想的な振幅50mVに対応するフィードバック電圧FBを中心とする電圧になるように,各抵抗値が設定される。次に,出力振幅調整部50内の各回路の動作を説明する。図5は,スタートアップ回路60の構成図である。スタートアップ回路60は,パワーダウン信号PDの解除パワーダウンからの復帰時のタイミングで出力振幅調整を開始させ,また動作中の出力振幅調整を開始させるスタート判定回路601と,出力振幅調整の開始時に出力端子対の一方を選択する選択信号TFGS1TFGSx1またはTFGS2,TFGSx2を生成するトランスファゲート制御回路602とを有する。トランスファゲート制御回路602は,内部差動信号INP,INNの電位に応じて,定電位側の出力端子EXP,EXNを選択する選択信号TFGS,TFGSxを生成する。一方,スタート判定回路601は,パワーダウン信号PDが解除復帰されると,それに応答して,トランスファゲート制御回路602に選択信号TFGS,TFGSxを出力させる。また,パワーダウンから復帰時の振幅調整終了信号FlagAに応答して,動作開始信号StartをHレベルにする。さらに,通常動作状態においては,内部差動信号INP,INNが変化していない場合に生成されるトリガ信号Trig1に応答して,トランスファゲート制御回路602が選択信号TFGS,TFGSxを出力する。図6は,内部差動信号モニタ回路70の構成図である。内部差動信号モニタ回路70は,通常動作中に内部差動信号INP,INNの電位が変化していないことを検出して振幅調整動作に必要な制御信号Trig1,Trig2を生成する。よって,パワーダウンから復帰した時は,内部回路は未だ動作していないので,内部差動信号INP,INNの電位が変化していないことを検出する必要はない。したがって,パワーダウン信号PDが復帰状態に変化してから,パワーダウン復帰時の振幅調整工程が終了して通常動作の開始を指示するスタート信号StartがHレベルになるまでは,動作しない。一方,スタート信号StartがHレベルになった後の通常動作において,スタートカウンタ71が所定時間をカウントした後,内部差動信号検出カウンタ72が動作を開始し,内部差動信号INP,INNが変化していない間,クロックCLKをカウントし,そのカウント値がメイン回路74に出力される。メイン回路74内のカウント値比較回路75が,カウンタ72が所定のカウント値に達したことを検出すると,第1のトリガ信号Trig1をHレベルにする。この第1のトリガ信号Trig1のHレベルに応答して,図3の出力端子対選択回路62が出力端子対の一方を選択し,第1のトリガ信号Trig1がHレベルの間にその電圧をサンプルホールドキャパシタCshにホールドする。このキャパシタCshの充電時間経過後に,次段制御回路77が第2のトリガ信号Trig2をHレベルにする。第2のトリガ信号Trig2がHレベルの間,コンパレータComp1~8が比較動作を行い,比較結果信号C1~C8を出力する。そして,抵抗値制御回路64が比較結果信号が理想状態の初期値に一致するように,スイッチ制御信号SW1~SWNを変更する。この変更動作は,例えば,比較結果に応じて1ビットずつ変更され,比較動作と変更動作とが逐次的に行われる。また,内部差動信号モニタ回路70は,抵抗調整判定回路73を有し,抵抗値制御回路64が抵抗値の調整が未完了であることを示すフラグ信号FlagBを出力したことに応答して,内部差動信号のモニタ動作を継続してトリガ信号Trig1,2を生成する。また,抵抗値の調整が完了であることを示すフラグ信号FlagCを出力したことに応答して,内部差動信号のモニタ動作を完了する。図7は,抵抗値制御回路64の構成図である。抵抗値制御回路64は,理想状態におけるコンパレータ比較結果である初期値を保持する初期値保持回路67と,第2のトリガ信号Trig2に応答して,コンパレータの比較結果信号C1~C8と初期値とを比較する比較回路66と,比較結果69フィードバック電圧FBが理想値よりも高いか低いか,振幅が狭いか広いかに応じて,スイッチ制御信号SW1~SWNを変更するスイッチ制御回路68とを有する。抵抗値制御回路64は,パワーダウン信号PDが復帰状態を示すことに応答して,コンパレータの比較結果信号C1~C8が理想状態の初期値に一致するように,スイッチ制御信号SW1~SWNを連続的に変化させる。一連の抵抗値調整が終了して理想状態になると,振幅調整の終了を示すフラグ信号FlagAを出力する。一方,パワーダウンから復帰した後の通常動作状態においては,抵抗値制御回路64は,図6の内部差動信号モニタ回路70が内部差動信号INP,INNが変動していないことを検出して出力端子対の一方の電圧をホールドした後に生成される第2のトリガ信号Trig2に応答して,コンパレータの比較結果信号C1~C8が理想状態の初期値に一致するように,スイッチ制御信号SW1~SWNを1ビットずつ変化させる。スイッチ制御信号を変化させるたびに,抵抗値調整が終了していない場合は未終了を示すフラグ信号FlagBを出力し,終了した場合は終了を示すフラグ信号FlagCを出力する。次に,出力振幅調整の動作について説明する。最初に,パワーダウン状態から通常動作に復帰した時に行われる出力振幅調整を説明する。パワーダウン状態から復帰するとパワーダウン信号PDによりスタートアップ回路60内のスタート判定回路601がそれを検出し,トランスファゲート制御回路602に内部差動信号INP,INNに応じたトランスファゲートを選択する選択信号TFGS1TFGSx1TFGS2,TFGSx2を生成させる。パワーダウンから復帰した時は,未だ通常動作が開始されていないので内部差動信号INP,INNは変動せず,いずれか一方がLレベル,他方がHレベルになっている。その理由から,内部差動信号モニタ回路70の動作は停止している。トランスファゲートTFGp,TFGnの何れかが導通して出力端子対EXP,EXNのいずれかの電圧がサンプルホールドキャパシタCshに保持される。そして,抵抗値制御回路64が,フィードバック電圧FBと基準電圧群VR1~VR8との比較結果C1~C8と初期値とを比較し,それらが一致する方向に,スイッチ制御信号SW1~SWNを変更する。抵抗値制御回路64は,スイッチ制御信号の変更を1ビットずつ行い,それを繰り返すことで,比較結果と初期値とが一致すると,出力振幅の完了を示すフラグ信号FlagAを出力する。それに応答して,スタート判定回路601は,スタート信号StartをHレベルに立ち上げて,内部回路の通常動作状態の開始を指示する。次に,通常動作状態での出力振幅調整を説明する。図8は,通常動作状態での出力振幅調整を示す信号波形図である。図8中には,出力振幅調整中に入力差動信号INP,INNが変化して調整が中断した時間T1と,変化せずに正常に出力振幅調整が完了した時間T2とが示されている。まず最初に,時間T2を参照しながら,正常に出力振幅調整が行われる動作について説明する。パワーダウンから復帰した時の出力振幅の調整が完了すると,スタート信号StartがHレベルになり通常動作が開始する。内部差動信号モニタ回路70は,スタート信号StartのHレベルに応答してスタートカウンタ71が所定値までクロックCLKをカウントすると,カウンタ72に動作を開始させる。カウンタ72は内部差動信号INP,INNが変化していない時にクロックCLKをカウントし,そのカウント値をメイン回路74に出力する。カウント値比較回路75がカウント値が所定値に達したこと内部差動信号INP,INNが所定時間変化していないことを検出すると,トリガ信号Trig1を出力する。トリガ信号Trig1=Hレベルになると,それに応答して,スタートアップ回路60内のトランスファゲート制御回路602が内部差動信号INP,INNに従ってLレベル側の出力端子EXP,EXNを選択する選択信号TFGS2TFGSx2,またはTFGS1TFGSx1を出力する。その結果,Lレベル側の出力端子が図3内のサンプルホールドキャパシタCshに接続され,その電圧が保持される。トリガ信号Trig1はこのキャパシタCshの充電に要する時間だけHレベルを維持する。充電が終了すると,内部差動信号モニタ回路70内の次段制御回路77が次のトリガ信号Trig2をHレベルにする。サンプルホールドキャパシタCshに保持された電圧は,フィードバック電圧FBとしてコンパレータComp1~8に入力され,抵抗値制御回路64内の比較回路66がコンパレータ出力C1~C8と初期値とを比較する。そして,スイッチ制御回路68は,その比較結果69に応じて,コンパレータ出力C1~C8が初期値に近づくように,スイッチ制御信号SW1~SWNを切り替える。この比較動作とスイッチ制御信号の切り替えに要する時間だけ,第2のトリガ信号Trig2がHレベルを維持する。スイッチ制御信号SW1~SWNの切り替えによりコンパレータ出力と初期値とが一致しなければ,抵抗値制御回路64はフラグ信号FlagBをHレベルにする。これに応答して,モニタ回路70内の抵抗調整判定回路73がメイン回路74に放電信号CNT=Hレベルを出力させる。これにより,サンプルホールドキャパシタCshはグランドに放電する。これで,1回目のスイッチ制御信号の調整が完了する。FlagBがHレベルになり、且つINP,INNの停止状態であるため,上記と同様の動作が行われる。そして,スイッチ制御信号SW1~SWNの切り替えによりコンパレータ出力と初期値とが一致すれば,抵抗値制御回路64はフラグ信号FlagCをHレベルにする。これにより,通常動作状態での出力振幅の調整を完了する。通常動作状態では,上記の出力振幅調整が繰り返し行われる。通常動作状態においては温度上昇によりトランジスタや抵抗の特性の変化が生じるので,出力振幅調整が繰り返されることが望ましい。ところで,上記の通常動作状態での出力振幅調整中に内部差動信号INP,INNが変化した場合の動作について説明する。図8の時間T1は,第1のトリガ信号Trig1がHレベルの間,つまりLレベル側の出力端子の電圧によりサンプルホールドキャパシタCshが充電中に,内部差動信号INP,INNが変化した場合を示している。第1のトリガ信号Trig1がHレベル中に内部動作信号INP,INNが変化すると,モニタ回路70内のカウンタ72がクリアされ,誤動作防止回路76がそれを検出する。それに伴い,カウント値比較回路75が第1のトリガ信号Trig1をLレベルにし,放電信号CNT=Hを出力する。これにより,その後の抵抗値制御回路64による比較動作とスイッチ制御信号の調整動作は行われず,サンプルホールドキャパシタCshは放電される。その後,上記した出力振幅調整動作が繰り返される。図9は,通常動作状態での出力振幅調整の動作を示す信号波形図である。時間T11は,第2のトリガ信号Trig2がHレベルの間,つまり,抵抗値制御回路64による比較動作とスイッチ制御信号の調整動作中に内部差動信号INP,INNが変化した場合の動作を示し,時間T12は正常に出力振幅調整動作が完了した場合の動作を示している。時間T12の動作は,図8の時間T2と同じである。時間T12においては,第2のトリガ信号Trig2がHレベルの時に内部差動信号INP,INNが変化しても抵抗調整回路64内で行なわれている比較に影響を及ぼさない為そのまま比較を実施する。理由は、第1のトリガ信号Trig1がLレベルになったことによりスタートアップ回路60内のトランスファゲート制御回路602によりトランスファゲート62が両方共にオフしているからである。この時、抵抗値調整が終了すれば、フラグ信号FlagCを出力し動作は終了するが抵抗値調整が終了しない場合は放電信号CNT=Hを出力し、フラグ信号FlagBを出力して出力振幅を調整する。但し内部作動信号INPINNが変化したので、モニタ回路70内のカウンタ72がリセットされる為はじめから出力振幅調整動作が繰り返される。このように,本実施の形態では,通常動作状態においても出力振幅の調整動作を繰り返し行う。その出力振幅調整動作は,内部差動信号INP,INNが変化していない時間帯に行われ,調整動作中に内部差動信号INP,INNが変化すると調整動作が中断されるなどして,誤った調整動作が行われないようにしている。図10は,抵抗値制御回路の変型例を示す図である。図3の例では,8個のコンパレータComp1~8がフィードバック電圧FBと8つの基準電圧VR1~VR8とを比較している。それに対して,図10の例では,2個のコンパレータComp10,11が2つの基準電圧vr10,vr11と比較している。それに伴い,2つの比較結果信号C10,C11が抵抗値制御回路64に入力される。2つの基準電圧vr10,vr11は,フィードバック電圧FBの理想的な電圧の上限値と下限値に対応する。つまり,vr11<FB<vr10の状態が,理想的な出力振幅の状態である。基準電圧vr10,vr11がそのような上限値と下限値になるように抵抗r0,r10,r11が設定されている。そして,抵抗値制御回路64は,2つの比較結果信号C10,C11が,vr11<FB<vr10を示す信号になるように,スイッチ制御信号SW1~SWNを変更する。コンパレータComp10,11が,FB>vr10またはvr11の時にHレベルを出力する場合は,2つの比較結果信号C10,C11が,H,Hの場合はフィードバック電圧FBが基準電圧vr10より高く出力振幅が狭いので,スイッチ制御信号SW1~SWNのHレベルを増やして第1,第2の電流I1,I2を増やすように制御される。逆に,2つの比較結果信号C10,C11が,L,Lの場合は出力振幅が狭いので,スイッチ制御信号SW1~SWNのHレベルを減らして第1,第2の電流I1,I2を減らすように制御される。2つの比較結果信号C10,C11がL,Hになれば,理想状態の振幅になったことになり,スイッチ制御信号の調整は終了する。図11は,定電流生成回路の変形例を示す図である。図1,2に示した定電流生成回路10内のトランジスタTr1と,出力駆動回路20内のトランジスタTr2とは,ソースが電源VDDに接続され,ゲートが互いに接続されて,カレントミラー回路を構成している。両トランジスタTr1,Tr2のゲートソース間電圧Vgsは等しく,ドレイン電流I1,I2はトランジスタサイズ比に制御される。このような動作は,両トランジスタのドレイン電圧が高すぎず,ドレインソース間電圧が十分に高く,両トランジスタが飽和領域で動作していることが条件である。ただし,受信回路Rx側の終端抵抗値や出力電流値によっては,出力駆動回路20内のトランジスタTr2のドレイン電圧が上昇して,トランジスタTr2が飽和領域ではなく線形領域で動作する場合も想定される。そうすると,トランジスタTr2の電流I2がトランジスタTr1の電流I1とトランジスタサイズ比に制御される動作は望めない。図12は,トランジスタTr1,Tr2の動作特性を示す図である。図12は,横軸がドレインソース間電圧Vds,縦軸がドレインソース間電流Idsを示し,3種類のゲートソース間電圧Vgs_1~Vgs_3の場合の動作特性が示されている。カレントミラー回路として想定している動作点80は,飽和領域にあり,両トランジスタTr1,Tr2のゲートソース間電圧は同じであり,それぞれのドレインソース間電圧が多少変化しても電流I1,I2は同等である。ここでは,トランジスタサイズは等しいことを前提にしている。一方,受信回路Rx内の終端抵抗Rp,Rnが大きい場合や出力振幅を大きくする為に出力電流を増やした場合に,第2のトランジスタTr2のドレインソース間電圧が低下して,飽和領域から線形領域内の動作点82に移動すると,I1=I2を実現できなくなる。そこで,図11に示された定電流生成回路10は,第2のトランジスタTr2のドレインノードBの電圧がゲートに供給されドレインが高電位電源VDDに接続されたNチャネルMOSトランジスタの第3のトランジスタTr8と,第3のトランジスタTr8のソースノードDがゲートに接続され第1のトランジスタTr1と複数の抵抗R1~RNとの間に設けられたPチャネルMOSトランジスタの第4のトランジスタTr7とを有する。第2のトランジスタTr2のドレインであるノードBは,NMOSトランジスタTr8のゲートに接続されているので,そのソースであるノードDは閾値電圧Vth8だけノードBより低い。さらに,NMOSトランジスタTr8のソースノードDがPMOSトランジスタTr7のゲートに接続されているので,そのソースであるノードA’は閾値電圧Vth7だけノードDより高い。したがって,NMOSトランジスタTr8とPMOSトランジスタTr7の閾値電圧Vth8,Vth7を等しくしておけば,トランジスタTr1,Tr2のドレインであるノードA’とノードBとはほぼ等しく保たれ,両トランジスタのソースドレイン間電圧Vdsは等しく保たれる。その結果,受信回路Rx内の終端抵抗Rp,Rnなどにより第2のトランジスタTr2のドレインノードBの電位が上昇すると,第1のトランジスタTr1のドレインノードA’の電位も一緒に上昇して,同電位に保たれる。つまり,第1,第2のトランジスタTr1,Tr2は,図12における動作点82で動作することになり,I1=I2を維持することができる。以上の通り,本実施の形態の出力回路によれば,プロセスばらつきや温度変化による特性ばらつきが生じても,出力差動信号の振幅を理想的な振幅に調整することができ,受信回路の振幅の使用を満たすことができる。以上の実施の形態をまとめると,次の付記のとおりである。付記1定電圧ノードと基準電源との間に,複数のスイッチ素子のオン,オフにより合成抵抗値が可変制御可能な複数の抵抗を有し,前記定電圧ノードに第1の電流を生成する定電流生成回路と,前記第1の電流をカレントミラーにより生成した第2の電流を,内部回路から供給される内部差動信号に応じて,出力端子対に出力する出力駆動回路と,前記出力端子対の出力差動電圧の差が所望の電圧差と一致するように,前記定電流生成回路の複数のスイッチ素子を制御するスイッチ素子制御信号を生成する出力振幅調整部とを有する出力回路。付記2付記1において,前記出力振幅調整部は,前記入力差動信号に応じて前記出力端子対のいずれかを選択する出力端子選択回路と,前記選択された出力端子の電圧と前記出力差動電圧のコモン電圧との差が,前記所望の電圧差に対応する電圧と一致するように前記スイッチ素子制御信号を生成する抵抗値制御回路とを有する出力回路。付記3付記2において,前記出力振幅調整部は,さらに,動作状態において,前記内部差動信号が変化していないことを検出した場合に,前記出力端子選択回路の動作を開始させる第1の制御信号を生成し,前記第1の制御信号を生成した後に前記出力端子対のうち前記選択された出力端子の電圧をサンプリングした時間後に前記抵抗値制御回路の動作を開始させる第2の制御信号を生成する内部差動信号モニタ回路を有する出力回路。付記4付記3において,前記出力振幅調整部において,前記抵抗値制御回路は,前記選択された出力端子の電圧と前記出力差動電圧のコモン電圧との差が前記所望の電圧差に対応する電圧と一致するまで,前記スイッチ素子制御信号の変更を繰り返し実行する出力回路。付記5付記3において,前記出力振幅調整部は,パワーダウンから復帰したときは,前記内部差動信号モニタ回路を停止させ,前記抵抗値制御回路に,前記選択された出力端子の電圧と前記出力差動電圧のコモン電圧との差が前記所望の電圧差に対応する電圧と一致するまで,前記スイッチ素子制御信号の変更を繰り返し実行させる出力回路。付記6付記5において,前記出力振幅調整部は,前記パワーダウンから復帰した後の前記動作状態において,前記内部差動信号が変化していないことを検出し,且つ前記選択された出力端子の電圧をサンプリングする時間経過後に,前記抵抗値制御回路による前記スイッチ素子制御信号の変更動作を行う一連の調整動作を,前記選択された出力端子の電圧と前記出力差動電圧のコモン電圧との差が前記所望の電圧差に対応する電圧と一致するまで,繰り返す出力回路。付記7付記1または2において,前記定電流生成回路は,基準電圧と前記定電圧ノードの電位との差を増幅するオペアンプと,高電位電源と前記定電圧ノードとの間に設けられ前記オペアンプの出力がゲートに供給される第1のトランジスタとを有し,前記出力駆動回路は,前記第1のトランジスタと共に前記カレントミラーを生成する第2のトランジスタを有し,前記第2のトランジスタが生成する前記第2の電流を前記出力端子対の一方の端子から他方の端子に流し,前記定電流生成回路は,更に,前記第2のトランジスタのドレインの電圧がゲートに供給されドレインが前記高電位電源に接続された前記第1,第2のトランジスタと反対導電型の第3のトランジスタと,前記第3のトランジスタのソースがゲートに接続され前記第1のトランジスタと前記複数の抵抗との間に設けられた前記第1,第2のトランジスタと同じ導電型の第4のトランジスタとを有する出力回路。付記8付記2において,前記抵抗値制御回路は,前記コモン電圧と前記基準電源との間に直列に設けた複数の抵抗群の接続ノードに生成される複数の比較電圧と,前記選択された出力端子の電圧とを比較する複数のコンパレータを有し,前記複数のコンパレータの比較結果が,前記選択された出力端子の電圧と前記出力差動電圧のコモン電圧との差が前記所望の電圧差に対応する電圧と一致することを示すように前記スイッチ素子制御信号を生成する出力回路。付記9付記8において,前記前記複数の抵抗群が,第1,第2,第3の抵抗を有し,前記複数のコンパレータが,前記第1,第2の抵抗の接続ノードと前記第2,第3の抵抗の接続ノードに生成される第1,第2の比較電圧と,前記選択された出力端子の電圧とを比較する第1,第2のコンパレータを有し,前記抵抗値制御回路は,前記選択された出力端子の電圧が前記第1,第2の比較電圧の間になり前記第1,第2のコンパレータの比較結果が不一致になるように前記スイッチ素子制御信号を生成する出力回路。付記10付記8において,前記前記複数の抵抗群が,第1ないし第NNは4以上の抵抗を有し,前記複数のコンパレータが,前記第1ないし第Nの抵抗のN-1個の接続ノードに生成される第1ないし第N-1の比較電圧と,前記選択された出力端子の電圧とを比較する第1ないし第N-1のコンパレータを有し,前記抵抗値制御回路は,前記N-1個のコンパレータの比較結果が,前記選択された出力端子の電圧と前記出力差動電圧のコモン電圧との差が前記所望の電圧差に対応する電圧に対応する値と一致するように前記スイッチ素子制御信号を生成する出力回路。"