"スピン注入磁化反転型の磁気抵抗効果素子を用いたメモリであって、該磁気抵抗効果素子は、磁化が実質的に固定された第1強磁性層と、磁化の向きがスピン注入によって可変となる第2強磁性層と、前記第1及び第2強磁性層の間に設けられた非磁性層とを有し、1つのメモリセルは、複数個の該磁気抵抗効果素子を有し、前記1つのメモリセル内の複数個の磁気抵抗効果素子の各々の磁化反転に必要なしきい電流量が互いに相違することを特徴とする磁気メモリ。請求項1記載の磁気メモリであって、前記1つのメモリセル内の複数個の磁気抵抗効果素子の磁化反転による抵抗変化量が互いに相違することを特徴とする磁気メモリ。請求項1記載の磁気メモリであって、前記1つのメモリセル内の複数個の磁気抵抗効果素子が電気的に直列に接続されていることを特徴とする磁気メモリ。請求項1記載の磁気メモリであって、前記1つのメモリセル内の複数個の磁気抵抗効果素子に含まれる前記第1強磁性層、前記第2強磁性層、及び、前記非磁性層は、各々同一の材料、膜厚であり、素子面積が互いに相違することを特徴とする磁気メモリ。請求項4記載の磁気メモリであって、前記1つのメモリセル内の複数個の磁気抵抗効果素子はその素子平面形状が相似形であることを特徴とする磁気メモリ。請求項5記載の磁気メモリであって、前記1つのメモリセル内の複数個の磁気抵抗効果素子が層の厚さ方向に積層され、上層の磁気抵抗効果素子より下層の磁気抵抗効果素子の素子面積が大きく平面形状が相似形であることを特徴とする磁気メモリ。請求項1記載の磁気メモリであって、前記複数の磁気抵抗効果素子と電気的に接続された双方向に電流を駆動できる双方向電流駆動素子を有することを特徴とする磁気メモリ。請求項7記載の磁気メモリであって、前記双方向電流駆動素子の両側に、各々一個以上の磁気抵抗効果素子が電気的に接続されていることを特徴とする磁気メモリ。磁化が実質的に固定された第1強磁性層と、磁化の向きがスピン注入によって可変となる第2強磁性層と、前記第1及び第2強磁性層の間に設けられた非磁性層とを夫々が有する複数個の磁気抵抗素子を1つのメモリセル内に有し、前記1つのメモリセル内の複数個の磁気抵抗効果素子の各々の磁化反転に必要なしきい電流量が互いに相違するとともに、前記1つのメモリセル内の複数個の磁気抵抗効果素子が層の厚さ方向に積層され、上層の磁気抵抗効果素子より下層の磁気抵抗効果素子の素子面積が大きく平面形状が相似形である磁気メモリの製造方法であって、前記2以上の磁気抵抗効果素子を一貫して成膜する第一の工程と、前記2以上の磁気抵抗効果素子の上層の磁気抵抗効果素子をパターニングする第二の工程と、前記上層の磁気抵抗効果素子の側壁にサイドウォールを形成する第三の工程と、前記上層の磁気抵抗効果素子およびサイドウォールをマスクにして、下層の磁気抵抗効果素子をパターニングする第四の工程と、を有し、最下層の磁気抵抗効果素子のパターニングまで第3と第四の工程を繰り返すことを特徴とする磁気メモリの製造方法。磁化が実質的に固定された第1強磁性層と、磁化の向きがスピン注入によって可変となる第2強磁性層と、前記第1及び第2強磁性層の間に設けられた非磁性層とを夫々が有する複数個の磁気抵抗素子を1つのメモリセル内に有し、前記1つのメモリセル内の複数個の磁気抵抗効果素子の各々の磁化反転に必要なしきい電流量が互いに相違するとともに、前記1つのメモリセル内の複数個の磁気抵抗効果素子が電気的に直列に接続されている磁気メモリの駆動方法であって、前記複数の直列接続された磁気抵抗効果素子に流す電流量を双方向に制御することで、前記複数の磁気抵抗効果素子を、磁化反転に必要なしきい電流量が低い順に磁化を反転させることを特徴とする磁気メモリの駆動方法。磁化が実質的に固定された第1強磁性層と、磁化の向きがスピン注入によって可変となる第2強磁性層と、前記第1及び第2強磁性層の間に設けられた非磁性層とを夫々が有する複数個の磁気抵抗素子を1つのメモリセル内に有し、前記1つのメモリセル内の複数個の磁気抵抗効果素子の各々の磁化反転に必要なしきい電流量が互いに相違する磁気メモリの駆動方法であって、前記複数の磁気抵抗効果素子の内の最大のしきい電流値を注入してすべての素子の磁化状態を揃える書き込み動作と、前記最大のしきい電流注入後に、次にしきい電流が大きい素子のしきい電流値を逆方向に注入してその素子の磁化状態を反転させる書き込み手順を有することを特徴とする磁気メモリの駆動方法。請求項11記載の磁気メモリの駆動方法であって、前記1つのメモリセル内の複数個の磁気抵抗効果素子が電気的に直列に接続されていることを特徴とする磁気メモリの駆動方法。しかしながら、先行技術文献に示される構造では次に示すような課題がある。まず、特許文献1に示されるメモリセルは、情報を磁界で書き換える型のTMR素子で構成されており、直列に接続された複数のTMR素子のそれぞれに書き込み磁界を発生させるための配線が必要であり、製造工程が増加する以外にそれぞれの配線を駆動するために動作が複雑となる。また、書き換えに必要な磁界は、素子の微細化に伴って増大する欠点がある。また、特許文献2、及び、特許文献3に示されるメモリセルは、たとえば2個のTMR素子を可変抵抗r1、r2で表した場合図1A、図1Bに示すように、r1とr2で決まる4値の抵抗値R1、R2、R3、R4の組み合わせで2ビットの記憶情報が記憶される。r1とr2のそれぞれは、高い値と低い値がとれるから、これらの高低の組み合わせで4値の抵抗値が実現されるからである。たとえば、r1とr2の組み合わせが、それぞれ低低、低高、高低、高高の組み合わせを、それぞれR1、R2、R3、R4に対応させよう。このような素子では、たとえばR1の状態で、並列状態の素子に電流IAを流し、素子r1を高い抵抗にしてR3の状態に書き込む場合、その電流によって素子r2の抵抗状態が変化してはならない。しかし、実際には両素子は並列接続なので、抵抗比に応じて素子r1に流れる電流は変化してしまう。他の書き込み情報の場合にも同様であり、所要電流も並列接続の分だけ増大することになる。特許文献2においては、磁化の向きが固定された強磁性固定層と非磁性の分離層であるトンネル絶縁膜上に、複数個の膜厚が異なる自由層を配置することで図1Aを構成している。膜厚の違いにより各素子の抵抗は変化するが、上記の問題は本質的に解決されない。また、製造方法としては、自由層の形成とその加工を複数回繰り返すことが必要であり、加工によるダメージや微細な形状を形成することが困難、かつ、製造が複雑となる問題を有している。特許文献3においては、同一平面内に形状の異なる磁化反転素子を複数設けて図1Aを構成している。しかし、磁化反転素子においては、一般的に平面形状の異方性を利用して磁化の向き易さを特徴付けているため、その形状は自由に設定できない。また、同じ膜構成の素子の場合、その素子抵抗はほぼその素子面積に反比例するため、各素子に流れる電流密度は一定となる。従って、並列接続素子間で書き換えのしきい電流密度が同じ場合、同時に書き変わってしまう問題が生じる。なお、本構成においても、上記の問題を本質的に解決するものではない。スピン注入磁化反転型素子を用いた多値磁気メモリにおいては、上述のような複雑なメモリ動作や高集積低価格化上の諸問題点を解決する必要がある。上記課題は、電気的に直列接続された磁気抵抗効果素子を2つ以上具備し、該直列接続素子に流す電流の向き、大きさ、その順序によって、該直列接続された素子の内の一つを選択し書き込みを行うことによって解決される。たとえば、同じ膜構成からなる各磁気抵抗効果素子の平面面積を互いに異ならしめることで、各々の磁化反転による抵抗変化量および磁化反転に必要なしきい電流値を互いに相違させることによって解決される。本発明によって、製造が容易で、情報の書き換えが簡潔で、多値記録と読み出しが可能な磁気メモリが実現できる。図2Aに本発明の磁気メモリの基本構成を、図2Bにその電流-抵抗特性を示す。磁気抵抗効果素子1および2は電気的に直列に接続されている。したがってこの特性は、以下に示すように、素子1と2の単独の電流-抵抗特性図3A、図3Bから求めることができる。各磁気抵抗効果素子1、2は、それぞれ磁化が固定された強磁性固定層1a、2a、非磁性のトンネル絶縁膜1b、2b、磁化が可変の自由層1c、2cを有している。ここで、素子1と2において、各層を同じ材料と膜構成にする、必要なら同時に成膜すると、均質な膜厚や特性を確保できる。さらに、電流方向に垂直な面の形状、例えば縦横比を同じにすると、両者の平面面積S1、S2が異なっても、両者の形状異方性の効果を同じにすることが可能となる。このようにすると、磁化が平行状態での抵抗Rpと反平行状態での抵抗Rapの抵抗比TMR比、および、書き換えに必要なしきい電流密度が、素子1と2において一定となる。よって、素子1と2の正方向に電流を流した際に抵抗が変化するしきい電流値I1、I2、および、負-方向のしきい電流値I-1、I-2は、以下のように、素子面積に依存して下記の関係となる。Rap1/Rp1=Rap2/Rp2I2=I1xS2/S1I-2=I-1xS2/S1また、素子抵抗は面積に反比例するので、Rp2=Rp1xS1/S2と表すことができる。従って、素子面積S1、S2を異なる値に選ぶことで、各素子のしきい電流値I-1、I-2、および、抵抗変化量ΔR1=Rap1-Rp1、ΔR2=Rap2-Rp2を簡易に互いに異なる値に設定することができる。なお、図に示す素子特性において、横軸負方向は電子が固定層から自由層に流れる向きとなるので、固定層によりスピン分極された電子が自由層に注入され、磁化が平行状態となる。横軸正方向は逆に磁化が反平行状態となる方向であり、素子抵抗が高くなる方向である。図2Bに示すこれらの素子を直列接続した場合の抵抗対電流の関係は、まず、両磁気抵抗効果素子の自由層の磁化が平行状態の時、その抵抗値はRp1Rp2であり、自由層から固定層の向きに電子を流すと図2Bの横軸正方向、最初に面積が小さくS1しきい電流I1が低い磁気抵抗効果素子1の磁化が反平行状態となり、抵抗はRap1Rp2抵抗変化量ΔR1となる。更に電流を増やしてゆき磁気抵抗効果素子2のしきい電流値I2に達すると、磁気抵抗効果素子2の磁化も反平行状態となり、抵抗はRap1Rap2抵抗変化量ΔR2となる。更には、この両者が反平行の状態から逆方向図2Bの横軸負方向に電流を流すと、電流値I―1において磁気抵抗効果素子1の磁化が平行状態となり、抵抗はRp1Rap2抵抗変化量-ΔR1となる。さらに逆方向の電流をI―2まで増やすと、磁気抵抗効果素子2も平行状態となり、抵抗はRp1Rp2抵抗変化量-ΔR2に戻る。以上で述べたように、2つの磁気抵抗効果素子を接続して図2Bの特性を構築するためには、素子に注入される電流によって2つの磁気抵抗効果素子が同時に書き換わってはならない。すなわち、各磁気抵抗効果素子のしきい電流が異なっていることが必要となるI-1≠I-2。加えて、読み出しにおいては接続された素子全体の抵抗により記憶情報を判別するため、どの素子が書き換わっているかわかるよう、それぞれの素子の書き換えによる抵抗変化量が異なっている必要があるΔR1≠ΔR2。このような特性を用いれば、素子2個から成る1個のメモリセルに2ビットの情報を記憶でき、以下のように、書き込みならびに読み出し動作をさせることができる。本メモリセルにおける書き込みシーケンスの例を図4に示す。素子が平行状態の情報として0、反平行状態を1とし、直列接続素子が両方とも平行状態の場合を00、素子1、2のうち一方が反平行状態となった場合をそれぞれ10、01、両者が反平行状態となった場合を11としている。一般的に、製造直後の状態は、磁場中アニールの工程において全素子の磁気状態が平行状態に均一化されており00となっているが、書き換え動作を経たり、熱的なゆらぎによって、各素子の状態は不定となる。この場合においても、00と11は各々I-2、I2の電流を注入することにより、前状態に拘わらず情報を書き換えることができる。一方で、01の場合は、最初にI2の電流を注入し11を書き込んだ上で、逆方向のI-1の電流を注入する2段階のシーケンスが必要となる。読み出し動作の場合は、書き換え電流以下の少ない電流により抵抗値を読み取ることで達成できる。このように、素子構造が同じで面積の異なる2つの磁気抵抗効果素子を直列に接続することにより、素子間の抵抗変化量と書き換えしきい電流値を異ならしめ、直列接続素子の抵抗値が、Rp1Rp2<Rp1Rap2<Rap1Rp2<Rap1Rap2となる4値のメモリ素子を簡易に実現できる。図5には、本発明の磁気メモリの基本メモリセル構成を示す。直列接続された磁気抵抗効果素子1および2の一方はビット線BLに接続されており、もう一方はメモリセルの選択素子であるトランジスタTrを介して、ソース線SLに接続される。メモリセルは、ビット線BLあるいはソース線SL、およびトランジスタTrのゲート電極であるワード線WLにバイアスを印加することにより選択され、直列接続の磁気抵抗効果素子に電流を注入する。以上、2つの磁気抵抗効果素子を用いて4値メモリの例を記載したが、N個3つ以上の磁気抵抗効果素子を用いることで2N値のメモリ素子を同様に達成できる。その場合においても、各抵抗変化量、しきい電流値はお互いに異なっていることが必要である。磁気抵抗効果素子は、一般的に、磁化が一方向に固定された固定層、トンネル絶縁層、磁化方向がスピン注入磁化反転により切りかえられる自由層からなる。トンネル障壁層の材料として、酸化アルミニウム、酸化マグネシウムなどが用いられるが、抵抗変化がより大きくなる酸化マグネシウムが望ましい。固定層、自由層となる強磁性層については、磁化方向が面内を向いている材料として例えば、Co、Fe、Ni、およびこれらの合金や合金の積層膜が用いられる。特に酸化マグネシウムをトンネル障壁層に用いる場合には、CoFe合金に約20のBを添加したCoFeBを用いると、大きな抵抗変化を得ることができる。さらに抵抗変化を大きくするためには、電子スピンの分極率が大きいハーフメタル材料、たとえばホイスラー合金などを用いることが望ましい。磁化方向が面内を向いている磁気抵抗効果素子では、磁化の安定な磁化容易軸はトンネル磁気抵抗効果素子の自由層の長軸方向となるため、磁化の安定性を増すため、自由層の長軸の長さLと短軸の長さWの比L/Wを1.5から3程度にすることが望ましい。また固定層、自由層となる強磁性層としては、磁化方向が面直方向に向いている垂直磁化膜を用いることもできる。具体的には、CoPt、FePt、CoPd、あるいはFePdなどのL10規則化合金膜、およびそれにCu、Sn、Pb、SbあるいはBi等の比磁性金属が添加された膜、またはCoないしFeと、PtないしPdを交互に積層した膜、Coを基元素とし、それにCr、Ptが添加された膜等を用いることができる。垂直磁化膜は結晶固有の磁気異方性エネルギーが大きいので、トンネル磁気抵抗化素子が微小な面積になっても、不揮発性を保つための熱安定性指数を保つことができる。45nm世代以降の線幅に対して十分の不揮発性を保つためには、前記垂直磁化材料群の一軸磁気異方性エネルギーは、5x106erg/cm3以上であることが望ましい。また、垂直磁化膜を用いる場合は、トンネル磁気抵抗効果素子の形状で磁気異方性を保証する必要がないため、トンネル磁気抵抗効果素子の形状を円形として、よりサイズの微細化を図ることができる。実際のメモリセルは、上記の磁気抵抗効果素子にトランジスタが接続されてメモリセルが構成され、選択されたメモリセル内の磁気抵抗効果素子に電流が流れる。図6~7に、このようなメモリセルで構成されたメモリアレイの一部を示す。図6は、メモリアレイ構成の要部平面図である。図7は、図6のA-A’線に沿った要部断面図、図8は対応する要部電気回路図である。尚、図6A~Cは、それぞれの層をわかりやすいように分解した平面図で、図7のA~C部と主に対応している。図6、7とも、図を見やすくするために、絶縁膜など一部の部材を省略してある。本実施形態の磁気メモリは、半導体基板活性領域3上に形成されMOSFETトランジスタと積層された面積の異なる複数の磁気抵抗効果素子からなるメモリセルによって構成される。メモリセルを構成するトランジスタは、ゲート絶縁膜5、ゲート電極を有し、ゲート電極は図6AのY方向に延在して複数のメモリセルで共有し、ワード線WLを構成している。トランジスタのソースは、メモリセル面積縮小のためX方向に隣接するメモリセルと共有され、コンタクト孔7を介してソース線SLに接続されている。ソース線SLは、図6に示すように、Y方向に延在して複数のメモリセル間で共有される。トランジスタのドレインは、コンタクト孔7、配線8および層間プラグ9を介して、下部電極10に接続されている。下部電極10上には、第1磁気抵抗効果素子1が配置され、その上端は第2の下部電極11に接続されている。同様に、第2の下部電極11上には、第2磁気抵抗効果素子2が配置され、その上端はビット線BLに接続されている。ビット線BLはX方向に延在して複数のメモリセル間で共有される。前記、第1磁気抵抗効果素子1、および、第2磁気抵抗効果素子2は、それぞれ強磁性層1a、2a、非磁性層1b、2b、強磁性層1c、2cを有する。ここで、磁気抵抗効果素子1と2が同じ膜構成であり、かつ、互いに素子面積が異なるよう形成されていることが望ましい。このとき、成膜、製造が容易となり、信頼性を確保の上、書き換えしきい電流や素子抵抗を素子面積に依存して決めることが可能となる。また、図6~8においては2つの磁気抵抗効果素子であって、第1磁気抵抗効果素子1より第2磁気抵抗効果素子2の面積が大きい例を記載しているが、磁気抵抗効果素子を3つ以上積層してもよく、順序に関係なく互いの面積が異なっていれさえすればよい。図8は上記メモリセルの動作を説明する図で、簡単のため8個のメモリセルのみを示している。磁気抵抗効果素子は、その2つの強磁性層における磁化が平行と反並行で抵抗が変化する可変抵抗として記載している。読み出し動作の場合、例えばWL2に1V、BL1に0.2V印加してメモリセルCell21を選択し、直列に接続された磁気抵抗効果素子1と2の直列抵抗を判定する。このとき、他のWL、BL、および、SLは0Vを印加し、他のメモリセルは非選択となっている。一方、書き込み動作の場合、例えばWL2に1V、BL1に1V、SL1に0V印加し、他のWL、BL、および、SLは0V、または、WL2に1V,BL1に0V、SL1に1V印加し、他のWL、SLは0V、他のBLは1V印加することでメモリセルCell21を選択し、直列に接続された磁気抵抗効果素子1と2に双方向に電流を流すことで磁化の向きを変化させる。実施例2においては、2つの磁気抵抗効果素子を各々形成するために、成膜、リソグラフィ、加工、保護絶縁膜形成、平坦化をそれぞれの上下素子に対して繰り返し行う必要があった。このため、製造工程が多く、それぞれの工程が十分均一に再現できないと素子特性のばらつきが問題となりうる。本実施の形態においては、1度に上下2つ分の素子の膜を成膜し、1回のリソグラフィにて上方の素子のみを加工する。下方の素子は、上方の素子とその周辺に形成した保護膜をパターンとして加工することで、リソグラフィなしで上方素子の形状を比例倍した面積で形成することを特徴とする。図9Aは、本発明の実施の形態3である磁気抵抗効果素子の要部断面図である。下層の磁気抵抗効果素子2を、上層の磁気抵抗効果素子1およびサイドウォール13をマスクとして形成することにより、製造工程を簡略し、および、2つの磁気抵抗効果素子の形状が比例倍となるので、特性を高精度に設定できる。トランジスタ、配線、および、電気回路図、メモリセル動作は、実施例2と同じである。本実施の形態の磁気メモリは、実施例2同様、トランジスタのドレインから、コンタクト孔7、配線8および層間プラグ9を介した下部電極10上に、磁気抵抗効果素子2、中間部の導体層12、磁気効果素子1が積層されており、磁気抵抗効果素子1の上端はビット線BLに接続している。前記、第1磁気抵抗効果素子1、および、第2磁気抵抗効果素子2は、強磁性層1a、2a、非磁性層1b、2b、強磁性層1c、2cを有し、磁気効果素子1のサイドウォール13によって、下層の磁気抵抗効果素子2は上層の磁気抵抗効果素子1の形状に比例して、かつ、より面積が大きく形成されている。ここで、図9においては2つの磁気抵抗効果素子を積層した例を記載しているが、磁気抵抗効果素子を3つ以上積層してもよく、互いの面積が異なっていれさえすればよい。また、実施例2同様、磁気抵抗効果素子1と2が同じ膜構成が望ましい。このとき、信頼性を確保の上、書き換えしきい電流や素子抵抗を高精度に制御された素子面積に依存して決めることが可能となる。次に、上記のように構成された磁気メモリの製造方法の一例を説明する。前記実施例2と同様に、トランジスタ、配線層、下部電極10が形成された後、下部電極10上に磁気抵抗効果素子1、中間部導体層12、磁気抵抗効果素子2を成膜する。例えば、スパッタ法を用いて真空一貫で成膜することにより、不純物や加工などのダメージを受けることなく、良質で均一な膜を形成できる。続いて、リソグラフィフォトレジスト14とイオンビームエッチングあるいはプラズマエッチング技術により前記磁気抵抗効果素子1をパターニングする図9B。次に、例えばスパッタ法あるいはCVDChemicalVaporDeposition法により、酸化シリコン膜あるいは窒化シリコン膜などを堆積し、エッチバックすることで、磁気抵抗効果素子1の周囲にサイドウォール13を形成する図9C。さらには、前記磁気抵抗効果素子1および前記サイドウォール13をマスクとして、中間部導体層12および磁気抵抗効果素子2をパターニングすることで、図9に示す積層した磁気抵抗効果素子が形成される。以上のようにして、磁気抵抗効果素子1と磁気抵抗効果素子2の相対位置と面積比を高精度に制御でき、かつ、磁気抵抗効果素子2をパターニングするためのリソグラフィなどを省略することが可能となる。実施例2および3においてはトランジスタの片端に複数の磁気抵抗効果素子を直列に設けていたが、この構成ではトランジスタから磁気抵抗効果素子の方向に電流を流す場合、磁気抵抗効果素子の抵抗がソース抵抗となり、実効的なゲート電圧が低下しトランジスタの駆動能力が低下するソースフォロワとなる。図10ならびに図11は、このような問題を解決する他の実施例である。それぞれには、そのメモリセルの要部断面図ならびにメモリアレイの要部電気回路図が示されている。本実施の形態の磁気メモリは、トランジスタの片端から、コンタクト孔7、配線8および層間プラグ9を介した下部電極10上に磁気抵抗効果素子1が形成されており、磁気抵抗効果素子1の上端はビット線BL1と接続している。トランジスタのもう一端からは、コンタクト孔7、配線8および層間プラグ9を介し、磁気抵抗効果素子2の上端に接続されている。磁気抵抗効果素子2は下部電極10上に形成されており、層間プラグ9を介してソース線SL1に接続している。前記実施例2~3とは、トランジスタの両端に磁気抵抗効果素子を設けている点で相違する。本構成により、ソースフォロワとなる場合のソース抵抗を減少させ、トランジスタの双方向の電流を確保することが可能となる。更には、磁気抵抗効果素子1および2は、図10に示すように、同一のレイヤに強磁性層1a、2a、非磁性層1b、2b、強磁性層1c、2cを有し、各々が同じ膜構成であり、かつ、素子面積が異なるよう形成されていることが望ましい。ここで、磁気抵抗効果素子1は強磁性層1aが、磁気抵抗効果素子2は強磁性層2cがトランジスタ側に接続されている。本構成により、同一レイヤにおいて、一度の磁気抵抗効果素子の成膜と一度のリソグラフィにより、磁気抵抗効果素子1と磁気抵抗効果素子2の形成が可能となり、製造工程の簡略化が実現できる。トランジスタ、配線、および、電気回路図、メモリセル動作は、実施例2と同じであり、実施例2に記載の内容は特段の事情がない限り、本実施例にも適用できる。以上の実施例1~4においては、2つ以上の互いに面積の異なる磁気抵抗効果素子を用いて多値化を実現する例を記載したが、メモリセルの集積度は大きい方の磁気抵抗効果素子面積、あるいは、トランジスタの面積で決まる場合がある。磁気抵抗効果素子の書き換えに必要な電流値が高く、トランジスタ面積の方が十分大きい場合は、本構成でも問題ないが、トランジスタ面積が十分小さい場合、高集積化のためには、以下のような方法が望まれる。多値化のための必要条件は、図2に示すように、各素子の抵抗変化量ΔR1、ΔR2、しきい電流値I1とI2、および、I-1とI-2各々が異なってさえすればよい。したがって、同じ素子面積のもとでも、例えば磁気抵抗効果素子毎にトンネル絶縁膜などの素子膜厚を変えて素子抵抗、および、TMR比を変える、あるいは、長方形素子の縦横比や楕円形素子などのように素子形状を変え、形状異方性の効果によりしきい電流を変える、さらには、材料や膜構成、から素子毎に最適化する、垂直磁化膜を用いるなどの手法によっても本発明の多値化は実現できる。"