基板と、前記基板上に行列状に配置された複数の単位回路と、前記単位回路の行に対応してそれぞれ配置された複数の第1の制御線と、前記単位回路の行に対応してそれぞれ配置された複数の第2の制御線と、前記基板の周縁部に配置された検査用配線とを具備するマトリクス基板であって、前記単位回路の各々は、前記第1の制御線によって導通及び非導通が切り換えられる第1のスイッチング素子と、前記第1のスイッチング素子に直列に接続され、前記第2の制御線によって導通及び非導通が切り換えられる第2のスイッチング素子と、前記第1のスイッチング素子と前記第2のスイッチング素子との接続点に一方の端子が接続された容量素子とを備え、前記検査用配線は、前記行列状に配置された複数の単位回路をN行Nは2以上の整数ごとにまとめた単位のそれぞれを検査用ブロックとしたときに、前記検査用ブロックごとに1本ずつ設けられ、当該検査用ブロックに属するN本の前記第1の制御線同士を電気的に接続した第1の検査用制御線と、前記第1の検査用制御線に接続された第1の検査用端子と、前記検査用ブロックの各々から1本ずつ選択された前記第2の制御線同士を電気的に接続したN本の第2の検査用制御線と、前記第2の検査用制御線に接続された第2の検査用端子とを備えるマトリクス基板。前記検査用ブロックは、前記複数の単位回路を隣接するN行ごとにまとめた単位である請求項1に記載のマトリクス基板。前記検査用配線は、複数の前記検査用ブロックの各々から当該検査用ブロック内での列方向の順番が等しい前記第2の制御線同士を電気的に接続したN本の前記第2の検査用制御線を備える請求項1または2に記載のマトリクス基板。請求項1~3のいずれか1項に記載のマトリクス基板を検査する検査方法であって、前記第2の検査用端子から信号を入力し前記第2のスイッチング素子を導通させて前記容量素子に検査用電荷を書き込み、前記第1の検査用端子から信号を入力し前記第1のスイッチング素子を導通させて前記検査用電荷を読み出す検査方法。しかしながら、上記のような検査回路を用いた検査では、上記テスト端子の制御に加えて検査回路の制御が追加されるため、制御が複雑になることが課題である。また、上記のような検査回路は、製品の通常の動作には不要であり、検査終了後切り離される。このように、検査にのみ用いる回路を追加して設けることは、生産コストの観点からも望ましくない。そこで本発明は、このような状況に鑑みてなされたものであり、マトリクス基板上に検査用の回路を追加することなく、画素容量の検査における制御リソースを低減し、高速な検査が可能なマトリクス基板を提供することを目的とする。上記課題を解決するために、本発明の一態様に係るマトリクス基板は、基板と、前記基板上に行列状に配置された複数の単位回路と、前記単位回路の行に対応してそれぞれ配置された複数の第1の制御線と、前記単位回路の行に対応してそれぞれ配置された複数の第2の制御線と、前記基板の周縁部に配置された検査用配線とを具備するマトリクス基板であって、前記単位回路の各々は、前記第1の制御線によって導通及び非導通が切り換えられる第1のスイッチング素子と、前記第1のスイッチング素子に直列に接続され、前記第2の制御線によって導通及び非導通が切り換えられる第2のスイッチング素子と、前記第1のスイッチング素子と前記第2のスイッチング素子との接続点に一方の端子が接続された容量素子とを備え、前記検査用配線は、前記行列状に配置された複数の単位回路をN行Nは2以上の整数ごとにまとめた単位のそれぞれを検査用ブロックとしたときに、前記検査用ブロックごとに1本ずつ設けられ、当該検査用ブロックに属するN本の前記第1の制御線同士を電気的に接続した第1の検査用制御線と、前記第1の検査用制御線に接続された第1の検査用端子と、前記検査用ブロックの各々から1本ずつ選択された前記第2の制御線同士を電気的に接続したN本の第2の検査用制御線と、前記第2の検査用制御線に接続された第2の検査用端子とを備える。本発明により、マトリクス基板上に検査用の回路を追加することなく、画素容量の検査における制御リソースを低減することができる。これにより、高速な検査が可能なマトリクス基板が実現される。本発明の一態様に係るマトリクス基板は、基板と、前記基板上に行列状に配置された複数の単位回路と、前記単位回路の行に対応してそれぞれ配置された複数の第1の制御線と、前記単位回路の行に対応してそれぞれ配置された複数の第2の制御線と、前記基板の周縁部に配置された検査用配線とを具備するマトリクス基板であって、前記単位回路の各々は、前記第1の制御線によって導通及び非導通が切り換えられる第1のスイッチング素子と、前記第1のスイッチング素子に直列に接続され、前記第2の制御線によって導通及び非導通が切り換えられる第2のスイッチング素子と、前記第1のスイッチング素子と前記第2のスイッチング素子との接続点に一方の端子が接続された容量素子とを備え、前記検査用配線は、前記行列状に配置された複数の単位回路をN行Nは2以上の整数ごとにまとめた単位のそれぞれを検査用ブロックとしたときに、前記検査用ブロックごとに1本ずつ設けられ、当該検査用ブロックに属するN本の前記第1の制御線同士を電気的に接続した第1の検査用制御線と、前記第1の検査用制御線に接続された第1の検査用端子と、前記検査用ブロックの各々から1本ずつ選択された前記第2の制御線同士を電気的に接続したN本の第2の検査用制御線と、前記第2の検査用制御線に接続された第2の検査用端子とを備える。これにより、第1の制御線がまとめて接続された第1の検査用端子と、第2の制御線がまとめて接続された第2の検査用端子とを選択することにより、画素容量の検査における制御リソースを低減することができる。つまり、高速な検査が可能となる。また、これにより、画素容量が異常な発光画素の場所アドレスを個別に特定することができる。また、さらに、前記検査用ブロックは、前記複数の単位回路を隣接するN行ごとにまとめた単位であり、前記検査用配線は、複数の前記検査用ブロックの各々から当該検査用ブロック内での列方向の順番が等しい前記第2の制御線同士を電気的に接続したN本の前記第2の検査用制御線を備えてもよい。これにより、第1の検査用端子及び第2の検査用端子の選択順序制御と、画素容量が異常な発光画素のアドレスの特定とを、さらに簡略化できる。また、本発明の一態様に係るマトリクス基板の画素容量の検査方法は、前記第2の検査用端子から信号を入力し前記第2のスイッチング素子を導通させて前記容量素子に検査用電荷を書き込み、前記第1の検査用端子から信号を入力し前記第1のスイッチング素子を導通させて前記検査用電荷を読み出す。これにより、第1の検査用端子と、第2の検査用端子とへ信号を入力することで、各発光画素の画素容量へ検査用電荷の書込み及び読出しを行うことができる。以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下で説明する本発明の実施の形態は、本発明の好ましい一具体例を示すものである。本実施の形態で示される数値、形状、構成要素、構成要素の配置および接続形態などは、一例であり、本発明を限定する主旨ではない。本発明は、特許請求の範囲だけによって限定される。よって、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素は、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。以下、本発明に係るマトリクス基板及びその検査方法について、図面を用いて詳細に説明する。図1は、本発明の実施の形態に係るマトリクス基板の構成を表す図である。本実施の形態に係るマトリクス基板10は、マトリクス状に配置された複数の発光画素単位回路20を有する。具体的には、マトリクス基板10の列水平方向にm個、行垂直方向にn個の発光画素20が配置されているm、nは自然数。。なお、本実施の形態では、特に断りのない限り発光画素の個数nは5の倍数であるとして説明するが、発光画素20の個数nは5の倍数に限定されるわけではない。それぞれの発光画素20には、マトリクス基板10の列ごとに設けられたデータ線と、マトリクス基板10の行ごとに設けられたゲート線第1の制御線及びマージ線第2の制御線が接続されている。図1では、m列目のデータ線を記号Dmで表す。また、n行目のゲート線を記号Gnで表し、n行目のマージ線を記号Mnで表す。マトリクス基板10の周縁部の検査領域検査配線には、マトリクス基板10の検査用のテスト端子が設けられている。マトリクス基板10の検査領域のうち、図の下側には記号TDで表されるデータ線に対応するテスト端子が設けられる。データ線に対応するテスト端子TDは、データ線に1対1で対応して設けられる。したがって、m列目に対応するテスト端子は、TDmで表される。なお、本実施の形態では、テスト端子TDをデータ線と1対1で対応して設けているが、複数のデータ線ごとにそれぞれのデータ線を接続したテスト端子を設けてもよい。一般的には、製品の量産段階では、検査リソース削減のため、複数のデータ線ごとにそれぞれのデータ線を接続したテスト端子を設け、複数のデータ線それぞれに接続された画素容量の合成画素容量を測定することが多い。マトリクス基板10の検査領域のうち、図の左側には、記号TGで表されるゲート線に対応するテスト端子第1の検査用端子が設けられる。テスト端子TGは、発光画素20を隣接する5行ごとにまとめた単位のそれぞれを検査用ブロックとした場合、当該検査用ブロックに属する5本のゲート線同士を電気的に接続した第1の検査用制御線ごとに設けられる。具体的には、例えば、テスト端子TG1はゲート線G1~G5と接続され、テスト端子TG2はゲート線G6~G10が接続される。つまり、一つのテスト端子TGには5本のゲート線が電気的に接続される。マトリクス基板10の検査領域のうち、図の右側には、記号TMで表されるマージ線に対応するテスト端子第2の検査用端子が設けられる。テスト端子TMは、各々の検査ブロック内から1本ずつ当該検査ブロック内での列方向の順番が等しいマージ線を選択して電気的に接続した第2の検査用配線ごとに設けられる。具体的には、例えば、テスト端子TM1には、マージ線M1、M6、M11、Mn-4が接続され、テスト端子TM2には、マージ線M2、M7、M12、Mn-3が接続される。つまり、マージ線は5本おきに束ねられ、一つのテスト端子TMには、n/5本のマージ線が電気的に接続される。マトリクス基板10の画素容量の検査は、上記のテスト端子に検査装置のプローブを接触させるプロービングを行うことによって行われる。図2は、画素容量の検査装置の一例を表すブロック図である。検査装置50は、マトリクス基板10のそれぞれの発光画素20における画素容量を測定することができる装置であり、PC51、記憶装置52、プローブ53及び検査回路60を備える。PC51は、CPU、メモリ、ディスプレイ、キーボード、マウス、外部との間で信号のやりとりをする信号入出力部インタフェース回路等を備えるパーソナルコンピュータである。機能的には、検査回路60を制御することでマトリクス基板10の各画素容量測定を制御する制御部51aと、検査回路60から出力される信号に基づいて画素容量を算出する演算部51bとを有する。記憶装置52は、ハードディスクや不揮発性メモリ等であり、制御部51aによる制御手順を規定したプログラム及びデータを予め保持しておいたり、演算部51bによる演算結果を格納したりするために用いられる。プローブ53は、検査回路60とマトリクス基板10のテスト端子とを電気的に接続するプローブである。検査回路60は、プローブ53によって選択的に接続されたマトリクス基板10内の1個の画素に対して、制御部51aによる制御の下で、容量測定を行い、その結果を演算部51bに出力する容量測定回路である。なお、マトリクス基板10の画素容量の検査終了後、検査領域検査配線は、図1の点線30a、30b、及び30cの部分で切り離される。したがって、検査終了後、ゲート線及びマージ線は、上記のように束ねられ、接続されているわけではない。次に、発明の実施の形態に係るマトリクス基板10の有する発光画素20の回路構成及び動作について説明する。図3は、本発明の実施の形態に係るマトリクス基板10の有する発光画素20の回路構成及びその周辺回路との接続を示す図である。図3における発光画素20は、スイッチングトランジスタ110第1のスイッチング素子、スイッチングトランジスタ120、及びスイッチングトランジスタ190第2のスイッチング素子と、画素容量130と、駆動トランジスタ140と、発光素子150と、データ線160と、ゲート線170と、マージ線180と、参照電源線200と、正電源線210と、負電源線220とを備える。また、マトリクス基板10を駆動するための周辺回路として、走査線ゲート線及びマージ線駆動回路80と、データ線駆動回路90とが図示されている。走査線駆動回路80は、ゲート線170及びマージ線180に接続されており、ゲート線170及びマージ線180に走査信号を出力することにより、発光画素20の有するスイッチングトランジスタ110、120及び190の導通非導通を制御する機能を有する駆動回路である。データ線駆動回路90は、データ線160に接続されており、映像信号に基づいた信号電圧を発光画素20へ出力する機能を有する駆動回路である。スイッチングトランジスタ110は、ゲートがゲート線170に接続され、ソース及びドレインの一方がデータ線160に接続され、ソース及びドレインの他方が静電保持容量13の電極132に接続される。スイッチングトランジスタ110は、データ線160の信号電圧を静電保持容量13の電極132に印加するタイミングを決定する機能を有する。スイッチングトランジスタ120は、ゲートがゲート線170に接続され、ソース及びドレインの一方が参照電源線200に接続され、ソース及びドレインの他方が画素容量130の電極131に接続される。スイッチングトランジスタ120は、参照電源線200の参照電圧VRを画素容量130の電極131に印加するタイミングを決定する機能を有する。スイッチングトランジスタ110及び120は、例えば、n型の薄膜トランジスタn型TFTで構成される。画素容量130は電極131が駆動トランジスタ140のゲートに接続され、電極132がスイッチングトランジスタ190を介して駆動トランジスタ140のソースに接続されたコンデンサである。画素容量130は、データ線160から供給された信号電圧に対応した電圧を保持する。例えば、スイッチングトランジスタ110及び120がオフ状態となった後に、駆動トランジスタ140のゲートソース電極間電位を安定的に保持し、駆動トランジスタ140から発光素子150へ供給する電流を安定化する機能を有する。駆動トランジスタ140は、ドレインが第2電源線である正電源線210に接続され、ソースが発光素子150のアノードに接続された駆動素子である。駆動トランジスタ140は、ゲート-ソース間に印加された信号電圧に対応した電圧を、当該信号電圧に対応したドレイン電流に変換する。そして、このドレイン電流を信号電流として発光素子150に供給する。駆動トランジスタ140は、例えば、n型の薄膜トランジスタn型TFTで構成される。発光素子150は、カソードが負電源線220に接続され、駆動トランジスタ140により上記信号電流が流れることにより発光する。発光素子150は、例えば、有機EL素子であるが、無機EL素子やLEDなどであってもよい。スイッチングトランジスタ190は、ゲートがマージ線180に接続され、ソース及びドレインの一方が駆動トランジスタ140のソースに接続され、ソース及びドレインの他方が画素容量130の電極132に接続される。スイッチングトランジスタ190は、画素容量130に保持された電位を駆動トランジスタ140のゲートソース電極間に印加するタイミングを決定する機能を有する。スイッチングトランジスタ190は、例えば、n型の薄膜トランジスタn型TFTで構成される。データ線160は、データ線駆動回路90に接続され、発光画素20を含む画素列に属する各発光画素へ接続され、発光強度を決定する信号電圧を供給する機能を有する。ゲート線170は、走査線駆動回路80に接続され、発光画素20を含む画素行に属する各発光画素に接続されている。これにより、ゲート線170は、発光画素20を含む画素行に属する各発光画素へ上記信号電圧を書き込むタイミングを供給する機能、及び当該発光画素の有する駆動トランジスタ140のゲートに参照電圧VRを印加するタイミングを供給する機能を有する。マージ線180は、走査線駆動回路80に接続されている。これにより、マージ線180は、画素容量130の電極132の電位を駆動トランジスタ140のソースに印加するタイミングを供給する機能を有する。なお、図1、及び図3には記載されていないが、参照電源線200、正電源線210及び第2電源線である負電源線220は、それぞれ、他の発光画素にも接続されており電圧源に接続されている。次に、本実施の形態に係るマトリクス基板10の通常の動作について図4を用いて説明する。図4は、本発明の実施の形態に係るマトリクス基板10の動作タイミングチャートである。同図において、横軸は時間を表している。また縦方向には、上から順に、ゲート線170、マージ線180、及びデータ線160に発生する電圧の波形図が示されている。まず、時刻t0において、走査線駆動回路80は、マージ線180の電圧レベルをHIGHからLOWに変化させ、スイッチングトランジスタ190をオフ状態とする。これにより、駆動トランジスタ140のソースと画素容量130の電極132とは非導通となる。なお、本実施の形態において、例えば、マージ線180の電圧レベルのHIGHは20V、LOWは-10Vに設定されている。次に、時刻t1において、走査線駆動回路80は、ゲート線170の電圧レベルをLOWからHIGHに変化させ、スイッチングトランジスタ110及び120をオン状態とする。このとき、画素容量130の電極131には参照電源線200の参照電圧VRが印加され、電極132にはデータ線160よりデータ電圧Vdataが印加される。つまり、発光画素20に印加すべきデータ電圧に対応した電荷を画素容量130に保持させている。また、このとき、駆動トランジスタ140のソースと画素容量130の電極132とは、非導通となっている。さらに、参照電源線200の参照電圧VRは、駆動トランジスタ140のゲートに印加されるが、駆動トランジスタ140がオフ状態となる電位に設定されている。よって、このとき、駆動トランジスタ140のソース-ドレイン電流は流れないので、発光素子150は発光しない。なお、本実施の形態において、例えば、ゲート線170の電圧レベルのHIGHは20V、LOWは-10Vに設定されている。また、VRは0Vに設定されている。時刻t1~時刻t2の期間、ゲート線170の電圧レベルがHIGHであるので、発光画素20の電極132にはデータ線160からデータ電圧Vdataが印加され、同様に、発光画素20を含む画素行に属する各発光画素に対しデータ電圧が供給される。この期間において、参照電源線200には容量性負荷のみが接続されているので、定常電流による電圧降下は発生しない。またスイッチングトランジスタ120のドレイン-ソース間に発生する電位差は、画素容量130の充電が完了した際は0Vとなる。データ線160とスイッチングトランジスタ110についても同様である。よって、画素容量130の電極131及び電極132には、それぞれ、データ電圧Vdata、及び参照電圧VRに対応した正確な電位が書き込まれる。次に、時刻t2において、走査線駆動回路80は、ゲート線170の電圧レベルをHIGHからLOWに変化させ、スイッチングトランジスタ110及び120をオフ状態とする。これにより、画素容量130の電極131と参照電源線200とは非導通となり、かつ、画素容量130の電極132とデータ線160とは非導通となる。次に、時刻t3において、走査線駆動回路80は、マージ線180の電圧レベルをLOWからHIGHに変化させ、スイッチングトランジスタ190をオン状態とする。このとき、駆動トランジスタ140のソースと画素容量130の電極132とは導通する。また、画素容量130の電極131は、参照電源線200と遮断され、電極132はデータ線160と遮断されている。よって、駆動トランジスタ140のゲート電位はソース電位の変動と共に変化し、かつ、ゲート-ソース間には、画素容量130の両端電圧であるVR-Vdataが印加されるので、このVR-Vdataに対応した信号電流が発光素子150に流れる。なお、本実施の形態において、例えば、駆動トランジスタ140のソース電位はスイッチングトランジスタ190の導通により、0Vから10Vに変化する。また、正電源線の電圧VDDは20V、負電源線の電圧VSSは0Vに設定されている。時刻t3~時刻t4の期間、ゲート-ソース間には、画素容量130の両端電圧であるVR-信号電圧が印加され続け、上記信号電流が流れることにより発光素子150は発光を持続する。時刻t0~時刻t4の期間は、画像表示装置1の有する全発光画素の発光強度が更新される1フレーム期間に相当し、時刻t4以降においても時刻t0~時刻t4の期間の動作が繰り返される。次に、本実施の形態に係るマトリクス基板10の画素容量の検査方法について図5及び図6を用いて説明する。図5は、本発明の実施の形態に係るマトリクス基板10の画素容量の検査方法を表す図である。図6は、本発明の実施の形態に係るマトリクス基板10の画素容量の検査のフローチャートである。図5において上段は選択画素230を表し、下段は非選択画素240を表す。選択画素230と非選択画素240は、同一のデータ線160に接続された発光画素20である。検査装置50によってプロービング選択されるテスト端子が、テスト端子TG及びテスト端子TMである場合、選択画素230は、選択画素230のゲート線170がテスト端子TGに接続され、選択画素230のマージ線180がテスト端子TMに接続されている、発光画素20である。一方、非選択画素240は、非選択画素240のゲート線370がテスト端子TGに接続され、非選択画素240のマージ線380がテスト端子TMには接続されていない、発光画素20である。また、選択画素230及び非選択画素240が接続されているデータ線160は、テスト端子TDに接続されている。具体的には、例えば、図1において、テスト端子TG1及びTM1が選択されている場合、選択画素230は、ゲート線G1、マージ線M1、及びデータ線Dmに接続されている発光画素20である。また、このときの非選択画素240はゲート線G1及びマージ線M2~M5に接続され、選択画素230と同一のデータ線Dmに接続されている発光画素20である。以下、例として、図1において、テスト端子TG1及びTM1が選択されている場合に、データ線160がテスト端子TDに接続されている選択画素230及び非選択画素240について説明する。まず、図5のaで示されるライト前半の期間図6のS10において、選択されたテスト端子TG1にHIGHレベルの電圧が印加される。続いて、選択されたテスト端子TM1にHIGHレベルの電圧が印加される。選択画素230のゲート線170は、テスト端子TGに接続されているため、ゲート線170の電圧レベルはHIGHレベルとなる。したがって、選択画素230のスイッチングトランジスタ110および120は、導通状態ONとなる。これにより、画素容量130の電極131は、参照電源線200の参照電圧VRと等しくなる。このとき、参照電源線200の参照電圧VRは、図3及び図4で説明した通常動作時とは異なり、駆動トランジスタ140がオン状態となる電位に設定されている。したがって、駆動トランジスタ140も導通状態となる。続いて、選択画素230のマージ線180は、テスト端子TMに接続されているため、マージ線180の電圧レベルはHIGHレベルとなる。したがって、選択画素230のスイッチングトランジスタ190は導通状態となる。同様に、非選択画素240では、ゲート線170がテスト端子TGに接続されているためゲート線170の電圧レベルは、HIGHレベルとなる。したがって、スイッチングトランジスタ310および320が導通状態となる。このとき、画素容量330の電極331は、参照電源線200の参照電圧VRと等しくなり、駆動トランジスタ340も導通状態となる。また、非選択画素240のマージ線380はテスト端子TMに接続されていないため、マージ線380の電圧レベルは、LOWレベルである。したがって、選択画素230のスイッチングトランジスタ390は非導通状態OFFとなる。このとき、画素容量330の電極332は、データ線160の電位と等しくなる。次に、図5のbで示されるライト後半の期間について説明する。ライト後半の期間図6のS11では、テスト端子TG1に印加される電圧はLOWレベルとなる。このとき、選択画素230では、ゲート線170の電圧レベルはLOWとなるため、スイッチングトランジスタ110及び120は非導通状態である。また、選択画素230では、ライト前半で画素容量130の電極131に参照電源線200の参照電圧VRが充電されているため、駆動トランジスタ140は引き続き導通状態である。また、テスト端子TM1には引き続きHIGHレベルの電圧が印加されているため、マージ線180の電圧レベルはHIGHレベルであり、スイッチングトランジスタ190は導通状態である。したがって、画素容量130の電極132は、正電源線の電圧VDDに等しくなる。すなわち、画素容量130には電荷が充電される書込まれる。これに対し、非選択画素240では、ゲート線170の電圧レベルはLOWとなるため、スイッチングトランジスタ310及び320は非導通状態である。また、非選択画素240では、ライト前半で画素容量330の電極331に参照電源線200の参照電圧VRが充電されているため、駆動トランジスタ340は引き続き導通状態である。また、ライト前半の期間と同様に、マージ線380の電圧レベルは、LOWレベルであるため、スイッチングトランジスタ390は非導通状態である。したがって、画素容量330の電極332は、データ線160の電位と等しいままである。最後に、図5のcで示されるリードの期間について説明する。リードの期間図6のS12では、まず、テスト端子TM1にLOWレベルの電圧が印加される。続いて、テスト端子TG1にHIGHレベルの電圧が印加される。このとき、選択画素230では、スイッチングトランジスタ110及び120は導通状態となる。また、画素容量130の電極131は、参照電源線200の参照電圧VRとなるため、駆動トランジスタ140は導通状態である。一方、マージ線180の電圧レベルはLOWレベルとなり、スイッチングトランジスタ190は非導通状態となる。したがって、選択画素230では、リードの期間においてライト後半で画素容量130に充電された電荷に応じた電流が、データ線160へ流れる。これに対し、非選択画素240では、スイッチングトランジスタ310及び320は導通状態となり、画素容量330の電極331が参照電源線200の参照電圧VRと等しくなるため、駆動トランジスタ340は導通状態となる。また、ライト前半及びライト後半の期間と同様に、スイッチングトランジスタ390は非導通状態OFFである。また、画素容量330の電極332は、引き続き、データ線160の電位と等しいままである。よって、非選択画素240からは、データ線160には電流は流れない。また、当然のことながら、データ線160に接続されたその他の発光画素20選択画素230及び非選択画素240以外の画素からもデータ線160には電流は流れない。以上より、データ線160が接続されたテスト端子TDから、選択画素230の画素容量330に応じた電流のみが取り出せる。具体的には、テスト端子TDmからは、テスト端子TG1、TM1、及びTDmに電気的に接続された選択画素230の画素容量330に応じた電流が取り出せる。上記電流と、ライト前半からライト後半にかけて画素容量330に印加されていた電圧、及び時間から選択画素230の画素容量330を測定することができる。なお、上記電流値から、発光画素20同士の間の相対的な画素容量を測定してもよい。上記のような画素容量の検査の目的は、マトリクス基板10における各発光画素20の画素容量あるいは、その容量から導かれる膜厚等のばらつきを検査し、異常な画素容量を持つ発光画素を検出することである。したがって、相対的な容量であっても有益な情報であることは言うまでもない。以上のようなライト及びリード動作を、選択するテスト端子を変更し、繰り返すことで全ての発光画素の画素容量を測定できる。また、テスト端子の選択順序は、プロービング回数が少なくなるほうが好ましい。例えば、検査装置50は、テスト端子TG1を選択したままテスト端子TM1、TM2、TM3、TM4、TM5を順番に選択する。次に、検査装置50は、テスト端子TM5を選択したまま、テスト端子TG1に代えてテスト端子TG2を選択し、今度は、逆にテスト端子TM5、TM4、TM3、TM2、TM1の順に測定するとよい。以上のように、上記実施の形態で説明したマトリクス基板10によれば、マトリクス基板10の画素容量検査に伴う制御リソースを大幅に低減し、高速な画素容量検査を実現することができる。また、本実施の形態に係るマトリクス基板10では、画素容量が異常な発光画素20の場所アドレスを特定することができる。したがって、通常の動作時に、検査結果から特定したアドレスの発光画素20へ検査結果を元に補正したデータ電圧を印加するように制御することで、発光画素20を狙い通りの輝度で発光させることが可能である。なお、上記実施の形態では、隣接する5本のゲート線が接続されたテスト端子TGを設けたが、ゲート線の接続方法はこれに限定されない。例えば、隣接しないゲート線が所定の本数ずつ接続されたテスト端子TGを設けてもよい。1つのテスト端子TGに接続されるゲート線の本数は、マトリクス基板の垂直方向の画素数を考慮し、テスト端子へのプロービング回数が少なくなるように設定されるのが好ましい。また、例えば、垂直方向の画素数が768画素、つまり、ゲート線の総本数が768本である場合にゲート線を5本ずつ1つのテスト端子TGに接続すると、ゲート線が3本しか接続されないテスト端子TGが設けられる。このような場合であっても、上記実施の形態のように発光画素の画素容量は測定可能であり、このような場合も当然、本発明の範囲内に含まれる。なお、図5では発光素子150及び350が図示されているが、本発明に係るマトリクス基板10の画素容量130の検査は発光素子150がマトリクス基板10に実装されていない状態で行われてもよい。例えば、マトリクス基板10に発光素子150が実装されていない段階と実装された後の段階の両方において画素容量130を測定してもよい。これにより、それぞれの段階での測定結果に基づいてマトリクス基板10の発光画素20の画素容量130と、発光素子150だけの容量とが正確に算出される。なお、本発明は、これらの実施の形態またはその変形例に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態またはその変形例に施したもの、あるいは異なる実施の形態またはその変形例における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。本発明のマトリクス基板10は、例えば、表示パネル用のマトリクス基板として図7に示すようなテレビの製造に好適である。