"トランジスタと、容量素子と、を有し、前記トランジスタは、ゲート電極と、前記ゲート電極上のゲート絶縁層と、前記ゲート絶縁層上で前記ゲート電極と重なる第1の酸化物半導体層と、前記第1の酸化物半導体層上で前記第1の酸化物半導体層と電気的に接続されるソース電極およびドレイン電極と、を有し、前記容量素子は、前記ソース電極または前記ドレイン電極と同一の導電層からなる、第1の電極と、前記第1の電極と接する第2の酸化物半導体層と、前記第2の酸化物半導体層と接する第2の電極と、を有する半導体装置。トランジスタと、容量素子と、を有し、前記トランジスタは、ゲート電極と、前記ゲート電極上のゲート絶縁層と、前記ゲート絶縁層上で前記ゲート電極と重なる第1の酸化物半導体層と、前記第1の酸化物半導体層上で前記第1の酸化物半導体層と電気的に接続されるソース電極およびドレイン電極と、前記第1の酸化物半導体層、前記ソース電極、および前記ドレイン電極上の絶縁層と、前記絶縁層上で第1の酸化物半導体層と重なる電極と、を有し、前記容量素子は、第1の電極と、前記第1の電極と接する第2の酸化物半導体層と、前記第2の酸化物半導体層と接する、前記ソース電極または前記ドレイン電極と同一の導電層からなる第2の電極と、を有する半導体装置。トランジスタと、容量素子と、を有し、前記トランジスタは、ソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極上で、前記ソース電極および前記ドレイン電極と電気的に接続される第1の酸化物半導体層と、前記第1の酸化物半導体層上のゲート絶縁層と、前記ゲート絶縁層上で前記第1の酸化物半導体層と重なるゲート電極と、を有し、前記容量素子は、前記ソース電極または前記ドレイン電極と同一の導電層からなる第1の電極と、前記第1の電極と接する第2の酸化物半導体層と、前記第2の酸化物半導体層と接する第2の電極と、を有する半導体装置。前記第1の電極は、前記第2の酸化物半導体層と接する面に、金属酸化物層を有する、請求項1乃至請求項3のいずれか一に記載の半導体装置。前記第2の電極は、前記第2の酸化物半導体層接する面に、金属酸化物層を有する、請求項1乃至請求項4のいずれか一に記載の半導体装置。前記ゲート電極は、In-Ga-Zn-O-N系化合物導電体を含んで構成される、請求項1乃至請求項5のいずれか一に記載の半導体装置。前記第2の酸化物半導体層は、シリコン、ゲルマニウム、セリウム、チタン、タングステン、アルミニウム、銅、イットリウム、ランタン、バナジウムのいずれか一以上の元素を1×1020atoms/cm3以上含む、請求項1乃至請求項6のいずれか一に記載の半導体装置。前記第1の酸化物半導体層および第2の酸化物半導体層は、非単結晶であって、ab面から見て、三角形、または、六角形の原子配列を有し、且つ、c軸においては、金属元素が層状、または、前記金属元素と酸素元素が層状に配列した相を含む酸化物半導体、または、非単結晶であって、ab面から見て、三角形、または、六角形の原子配列を有し、且つ、c軸においては、金属元素が層状、または、前記金属元素と酸素元素が層状に配列した相を含む酸窒化物半導体、を含んで構成される請求項1乃至請求項7のいずれか一に記載の半導体装置。前記トランジスタと、前記容量素子と、酸化物半導体以外の材料を含んで構成される駆動回路と、を有する、請求項1乃至請求項8のいずれか一に記載の半導体装置。上述の問題に鑑み、開示する発明の一態様では、記憶保持時間において電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。開示する発明では、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。さらに、酸化物半導体材料は誘電率が高いため、容量素子の誘電体として酸化物半導体材料を用いることで、単位面積あたりの容量を大きくすることが可能である。本発明の一態様は、トランジスタと、容量素子と、を有し、トランジスタは、ゲート電極と、ゲート電極上のゲート絶縁層と、ゲート絶縁層上でゲート電極と重なる第1の酸化物半導体層と、第1の酸化物半導体層上で第1の酸化物半導体層と電気的に接続されるソース電極およびドレイン電極と、を有し、容量素子は、ソース電極またはドレイン電極と同一の導電層からなる、第1の電極と、第1の電極と接する第2の酸化物半導体層と、第2の酸化物半導体層と接する第2の電極と、を有する半導体装置である。本発明の別の一態様は、トランジスタと、容量素子と、を有し、トランジスタは、ゲート電極と、ゲート電極上のゲート絶縁層と、ゲート絶縁層上でゲート電極と重なる第1の酸化物半導体層と、第1の酸化物半導体層上で第1の酸化物半導体層と電気的に接続されるソース電極およびドレイン電極と、第1の酸化物半導体層、ソース電極、およびドレイン電極上の絶縁層と、絶縁層上で第1の酸化物半導体層と重なる電極と、を有し、容量素子は、第1の電極と、第1の電極と接する第2の酸化物半導体層と、第2の酸化物半導体層と接する、ソース電極またはドレイン電極と同一の導電層からなる第2の電極と、を有する半導体装置である。本発明の別の一態様は、トランジスタと、容量素子と、を有し、トランジスタは、ソース電極およびドレイン電極と、ソース電極およびドレイン電極上で、ソース電極およびドレイン電極と電気的に接続される第1の酸化物半導体層と、第1の酸化物半導体層上のゲート絶縁層と、ゲート絶縁層上で第1の酸化物半導体層と重なるゲート電極と、を有し、容量素子は、ソース電極またはドレイン電極と同一の導電層からなる第1の電極と、第1の電極と接する第2の酸化物半導体層と、第2の酸化物半導体層と接する第2の電極と、を有する半導体装置である。また、第1の電極と、第2の酸化物半導体層との間に、金属酸化物層を有していてもよい。また、第2の電極と、第2の酸化物半導体層との間に、金属酸化物層を有していてもよい。また、ゲート電極は、In-Ga-Zn-O-N系化合物導電体を含んで構成されていてもよい。また、第2の酸化物半導体層は、シリコン、ゲルマニウム、セリウム、チタン、タングステン、アルミニウム、銅、イットリウム、ランタン、バナジウムのいずれか一以上の元素を1×1020atoms/cm3以上含んでいてもよい。また、第1の酸化物半導体層および第2の酸化物半導体層は、非単結晶であって、ab面から見て、三角形、または、六角形の原子配列を有し、且つ、c軸においては、金属元素が層状、または、金属元素と酸素元素が層状に配列した相を含む酸化物半導体、または、非単結晶であって、ab面から見て、三角形、または、六角形の原子配列を有し、且つ、c軸においては、金属元素が層状、または、金属元素と酸素元素が層状に配列した相を含む酸窒化物半導体、を含んでいてもよい。また、トランジスタと、容量素子と、酸化物半導体以外の材料を含んで構成される駆動回路と、を有していてもよい。なお、上記において、酸化物半導体を用いてトランジスタを構成することがあるが、開示する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、例えば、エネルギーギャップEgが3電子ボルトより大きいワイドギャップ半導体材料より具体的には、例えば炭化シリコンなどを適用してもよい。なお、本明細書等において上や下の用語は、構成要素の位置関係が直上または直下であることを限定するものではない。例えば、ゲート絶縁層上のゲート電極の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、本明細書等において電極や配線の用語は、これらの構成要素を機能的に限定するものではない。例えば、電極は配線の一部として用いられることがあり、その逆もまた同様である。さらに、電極や配線の用語は、複数の電極や配線が一体となって形成されている場合なども含む。また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。なお、本明細書等において、電気的に接続には、何らかの電気的作用を有するものを介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、何らかの電気的作用を有するものには、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、その他の各種機能を有する素子などが含まれる。酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を低減することができる。また、電力の供給がない場合ただし、電位は固定されていることが望ましいであっても、長期にわたって記憶内容を保持することが可能である。また、酸化物半導体材料は誘電率が高いため、容量素子の誘電体として酸化物半導体材料を用いることで、単位面積あたりの容量を大きくすることが可能である。これにより、容量素子の面積が縮小されるため高集積化が可能となり、半導体装置を小型化することができる。また、リフレッシュ動作の頻度をより低くし、消費電力をより低減することが可能である。また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。さらに、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能であるため、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。そのため、酸化物半導体以外の材料を用いたトランジスタ酸化物半導体を用いたトランジスタよりも高速動作が可能なトランジスタを用いた駆動回路などの周辺回路と、酸化物半導体を用いたトランジスタと容量素子を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。なお、本明細書等における第1、第2、第3などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。実施の形態1本実施の形態では、本発明の一態様に係る半導体装置の構成およびその作製方法について、図1乃至図3を参照して説明する。半導体装置の断面構成図1は、半導体装置の構成の例である。図1A~図1Dに、半導体装置の断面を示す。図1Aおよび図1Cに示す半導体装置は、チャネル形成領域に酸化物半導体を用いたトランジスタ160と、誘電体に酸化物半導体を用いた容量素子164を有する。図1Bおよび図1Dに示す半導体装置は、チャネル形成領域に酸化物半導体を用いたトランジスタ162と、誘電体に酸化物半導体を用いた容量素子164を有する。なお、上記トランジスタは、nチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができることはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ160、トランジスタ162および容量素子164に用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない。図1Aにおけるトランジスタ160は、絶縁層140上に設けられたゲート電極148aと、ゲート電極148aを覆うゲート絶縁層146と、ゲート絶縁層146上でゲート電極148aと重なる第1の酸化物半導体層144aと、第1の酸化物半導体層144a上で第1の酸化物半導体層144aと電気的に接続されているソース電極またはドレイン電極142bおよびドレイン電極またはソース電極142aと、を有する。なお、トランジスタ160が設けられるのは絶縁層140上に限られず、たとえば絶縁表面を有する基板上であってもよい。図1Aにおける容量素子164は、第1の電極148bと、第1の電極148bに接する第2の酸化物半導体層144bと、第2の酸化物半導体層144bに接するソース電極またはドレイン電極142bと、を有する。ここでソース電極またはドレイン電極142bは容量素子164の第2の電極として機能する。すなわち、下記のように言うこともできる。容量素子164は、第1の電極148bと、第2の酸化物半導体層144bと、第2の電極と、を有する。該第2の電極は、ソース電極またはドレイン電極142bと同一の導電層からなる。なお、第1の電極148bの仕事関数が、第2の酸化物半導体層144bの電子親和力よりも大きいことが好ましい。例えば、第2の酸化物半導体層144bとしてIn-Ga-Zn-O系酸化物を用いた場合、その電子親和力は4.6電子ボルト程度である。この場合、第2の酸化物半導体層144bの電子親和力より仕事関数が大きい材料としては、窒化インジウム、窒化亜鉛、ニッケル、酸化モリブデン、酸化タングステン、In-Ga-Zn-O-N系化合物導電体等が挙げられる。第1の電極148bの仕事関数-第2の酸化物半導体層144bの電子親和力が0.5電子ボルト以上、好ましくは1電子ボルト以上であれば、ほとんどの場合第2の酸化物半導体層144bに電子の流入が起こらない。つまり第2の酸化物半導体層144bは十分な絶縁性を示し、容量素子に使用できる。第1の電極148bの仕事関数-第2の酸化物半導体層144bの電子親和力が0.5電子ボルト以上の場合でも、ソース電極またはドレイン電極142bの材料によって、ソース電極またはドレイン電極142bから第2の酸化物半導体層144bに電子の流入が起こることがある。これはソース電極またはドレイン電極142bの仕事関数が、第2の酸化物半導体層144bの電子親和力より小さいときに起こりうる。もっともこの場合、第1の電極148bとソース電極またはドレイン電極142bに印加される電圧および電圧の極性によって、電子の流入を起こさずに、容量素子として機能させることも可能である。しかし、ソース電極またはドレイン電極142bを第1の電極148bの材料として挙げた材料、または同等以上の仕事関数である材料で構成すれば、電圧および電圧の極性によらず、容量素子として使用できる。ここで、第1の酸化物半導体層144aおよび第2の酸化物半導体層144bは水素などの不純物が十分に除去されることにより、高純度化されているものであることが望ましい。また十分な酸素が供給されることによりエネルギーギャップ中の欠陥準位が低減されていることが好ましい。具体的には、例えば、第1の酸化物半導体層144aおよび第2の酸化物半導体層144bの水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の第1の酸化物半導体層144aおよび第2の酸化物半導体層144b中の水素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定したものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された第1の酸化物半導体層144aおよび第2の酸化物半導体層144bでは、キャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。例えば、室温でのオフ電流オフ電流をトランジスタのチャネル幅で除した値は10zA/μmから100zA/μm1zAゼプトアンペアは1×10-21A程度となる。このように、i型化真性化または実質的にi型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ160を得ることができる。また、酸化物半導体層はi型化真性化または実質的にi型化されている場合、誘電率を高くすることができる。具体的には、In-Ga-Zn-O系酸化物半導体層の比誘電率は15程度とすることができる。これは酸化シリコンの比誘電率が4程度であることと比較して十分に高い。そのためi型化真性化または実質的にi型化された酸化物半導体層を、容量素子164の誘電体に用いることで、容量素子164の単位面積あたりの容量を大きくすることができる。また、酸化物半導体層は、単結晶、多結晶ポリクリスタルともいう。または非晶質などの状態をとる。好ましくは、酸化物半導体層は、CAAC-OSCAxisAlignedCrystallineOxideSemiconductor層とする。CAAC-OS層は、完全な単結晶ではなく、完全な非晶質でもない。CAAC-OS層は、非晶質相に結晶部を有する結晶-非晶質混相構造の酸化物半導体層である。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡TEM:TransmissionElectronMicroscopeによる観察像では、CAAC-OS層に含まれる非晶質部と結晶部との境界は明確ではない。また、TEMによってCAAC-OS層には粒界グレインバウンダリーともいう。は確認できない。そのため、CAAC-OS層は、粒界に起因する電子移動度の低下が抑制される。CAAC-OS層に含まれる結晶部は、c軸がCAAC-OS層の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て、三角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て、金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸およびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、85°以上95°以下の範囲も含まれることとする。なお、CAAC-OS層において、結晶部の分布が一様でなくてもよい。例えば、CAAC-OS層の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CAAC-OS層へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。CAAC-OS層に含まれる結晶部のc軸は、CAAC-OS層の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC-OS層の形状被形成面の断面形状または表面の断面形状によっては互いに異なる方向を向くことがある。なお、結晶部のc軸の方向は、CAAC-OS層が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。CAAC-OS層を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。また、酸化物半導体層を構成する酸素の一部は窒素で置換されてもよい。また、第2の酸化物半導体層144bは、酸素を化学量論的組成比よりも多く含んでいてもよい。また、シリコン、ゲルマニウム、およびセリウム、チタン、タングステン、アルミニウム、銅、イットリウム、ランタン、バナジウム等の金属のいずれか一以上の元素を含んでいてもよい。これらの元素が含まれていることで、第2の酸化物半導体層144bの絶縁性を高めることができる。含有濃度としては、シリコン、ゲルマニウムおよび金属元素の場合は、1×1020atoms/cm3以上、好ましくは1×1021atoms/cm3以上、より好ましくは5×1021atoms/cm3以上とすることができる。なお、トランジスタ160および容量素子164において、ゲート電極148a、第1の電極148b、ゲート絶縁層146、第1の酸化物半導体層144aおよび第2の酸化物半導体層144bの端部は、テーパー形状であることが好ましい。ここで、テーパー角は、例えば、30°以上60°以下とする。なお、テーパー角とは、テーパー形状を有する層例えば、ゲート電極148aを、その断面基板の表面と直交する面に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。ゲート電極148a、第1の電極148b、ゲート絶縁層146、第1の酸化物半導体層144aおよび第2の酸化物半導体層144bの端部をテーパー形状とすることにより、ソース電極またはドレイン電極142bおよびドレイン電極またはソース電極142aの被覆性を向上し、段切れを防止することができるためである。また、トランジスタ160および容量素子164の上には、絶縁層150が設けられている。図1Bに示すトランジスタ162および容量素子164は、図1Aに示すトランジスタ160および容量素子164の変形例である。図1Aに示す構成と、図1Bに示す構成との相違は、図1Bのトランジスタ162は絶縁層150上に電極152を含む点にある。トランジスタ162は、チャネル形成領域を有する第1の酸化物半導体層144aの上下に、絶縁層を介して2つのゲート電極層が配置された、デュアルゲート型トランジスタである。具体的には、トランジスタ162は、ゲート電極148aと、ゲート電極148a上のゲート絶縁層146と、ゲート絶縁層146上でゲート電極148aと重なる第1の酸化物半導体層144aと、第1の酸化物半導体層144a上で第1の酸化物半導体層144aと電気的に接続されるソース電極またはドレイン電極142bおよびドレイン電極またはソース電極142aを有する。さらに、第1の酸化物半導体層144a、ソース電極またはドレイン電極142bおよびドレイン電極またはソース電極142a上の絶縁層150と、絶縁層150上で第1の酸化物半導体層144aと重なる電極152と、を有する。図1Bにおいて、ゲート電極148aと、電極152は共にゲート電極として機能する。電極152の電位は、ゲート電極148aと同じでもよいし、異なっていてもよく、GND、0V、あるいはフローティング状態であってもよい。ゲート電極148aおよび電極152によって、第1の酸化物半導体層144aにかかる電界を制御することで、トランジスタ162のしきい値電圧を制御することができる。図1Cに示すトランジスタ160および容量素子164は、図1Aのトランジスタ160および容量素子164の変形例である。図1Aに示す構成と、図1Cに示す構成との相違は、図1Cの容量素子164では、第1の電極148bが、第2の酸化物半導体層144bと接する面に金属酸化物層149bを有する点にある。さらに、図1Cの容量素子164では、ソース電極またはドレイン電極142bが、第2の酸化物半導体層144bと接する面に金属酸化物層141bを有する点にある。さらに、図1Cのトランジスタ160では、ドレイン電極またはソース電極142aが、第1の酸化物半導体層144aと接する面に金属酸化物層141a有していてもよい。第2の酸化物半導体層144bと第1の電極148bが接する場合、第1の電極148bにより第2の酸化物半導体層144bから酸素が奪われる可能性がある。第2の酸化物半導体層144bは酸素が奪われると、酸素欠損が増大する。酸素欠損が増大した第2の酸化物半導体層144bは導電性が高くなり、容量素子の誘電体として機能しなくなる恐れがある。そこで、第2の酸化物半導体層144bと接する金属酸化物層149bを有する第1の電極148bとすることが好ましい。金属酸化物層149bにより、第2の酸化物半導体層144bから第1の電極148bに酸素が奪われることを防ぐことができる。さらに、金属酸化物層149bから第2の酸化物半導体層144bへ酸素を供給し、第2の酸化物半導体層144bの酸素欠損をより低減することもできる。また、金属酸化物層141bおよび金属酸化物層141aは、導電性の高い金属酸化物の層であることが好ましい。導電率の高い層を用いることで、容量素子164とトランジスタ160との電気的な接続を良好に保つことができる。また、第2の酸化物半導体層144bとソース電極またはドレイン電極142bが接する場合、ソース電極またはドレイン電極142bにより第2の酸化物半導体層144bから酸素が奪われる可能性がある。第2の酸化物半導体層144bは酸素が奪われると、酸素欠損が増大する。酸素欠損が増大した第2の酸化物半導体層144bは導電性が高くなり、容量素子の誘電体として機能しなくなる恐れがある。そこで、第2の酸化物半導体層144bと接する金属酸化物層141bを有するソース電極またはドレイン電極142bとすることが好ましい。金属酸化物層141bにより、第2の酸化物半導体層144bからソース電極またはドレイン電極142bに酸素が奪われることを防ぐことができる。また、第1の酸化物半導体層144aと接する金属酸化物層141aを有するドレイン電極またはソース電極142aとしてもよい。なおドレイン電極またはソース電極142aは、金属酸化物層141bと同時に形成することができる。金属酸化物層141bおよび金属酸化物層141aを形成することで、第1の酸化物半導体層144aおよび第2の酸化物半導体層144bへ酸素を供給し、第1の酸化物半導体層144aおよび第2の酸化物半導体層144bの酸素欠損をより低減することができる。なお、第2の酸化物半導体層144bから酸素が奪われるか否かは、後の工程の条件等によって左右されうる。第2の酸化物半導体層144bから酸素が奪われない場合は、金属酸化物層149bおよび金属酸化物層141bを形成しなくてもよい。また、図1Cでは金属酸化物層149bおよび金属酸化物層141bを有する場合を図示したがこれに限られない。金属酸化物層149bのみ、または金属酸化物層141bのみを有していてもよい。金属酸化物層149bのみ、または金属酸化物層141bのみを有する場合、単位面積あたりの容量がさらに大きくなるため好ましい。図1Dに示すトランジスタ162および容量素子164は、図1Cのトランジスタ160および容量素子164の変形例である。図1Cに示す構成と、図1Dに示す構成との相違は、図1Dのトランジスタ162は絶縁層150上に電極152を含む点にある。トランジスタ162は、チャネル領域の上下に絶縁層を介して配置された2つのゲート電極層を有する、デュアルゲート型トランジスタである。具体的には、トランジスタ162は、ゲート電極148aと、ゲート電極148a上の第1の酸化物半導体層144aと、第1の酸化物半導体層144a上で第1の酸化物半導体層144aと電気的に接続されるソース電極またはドレイン電極142bおよびドレイン電極またはソース電極142aを有する。さらに、第1の酸化物半導体層144a、ソース電極またはドレイン電極142bおよびドレイン電極またはソース電極142a上の絶縁層150と、絶縁層150上で第1の酸化物半導体層144aと重なる電極152と、を有する。図1Dにおいて、ゲート電極148aと、電極152は共にゲート電極として機能する。電極152の電位は、ゲート電極148aと同じでもよいし、異なっていてもよく、GND、0V、あるいはフローティング状態であってもよい。ゲート電極148aおよび電極152によって、第1の酸化物半導体層144aにかかる電界を制御することで、トランジスタ162のしきい値電圧を制御することができる。半導体装置の作製方法次に、図1Aおよび図1Bに示すトランジスタ160およびトランジスタ162の作製方法について、図2乃至図3を参照して説明する。まず、絶縁層140の上に導電層を形成し、当該導電層を加工して、第1の電極148bおよびゲート電極148aを形成する図2A参照。絶縁層140は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成する。また、絶縁層140は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。絶縁層140は、上述の材料を用いて単層構造または積層構造で形成することができる。本実施の形態では、絶縁層140として、酸化シリコンを用いる場合について説明する。なお、トランジスタ160およびトランジスタ162を形成する場所は、絶縁層140上に限られない。たとえば、絶縁性表面を有する基板上に作製してもよい。基板としては、ガラス基板、セラミック基板、石英基板、サファイア基板等の絶縁体でなる絶縁性基板や、シリコン等の半導体材料でなる半導体基板、金属やステンレス等の導電体でなる導電性基板、これらの表面を絶縁材料で被覆したもの、などを用いることができる。また、プラスチック等の可撓性を有する基板は、耐熱温度が一般的に低い傾向があるが、後の作製工程に耐えられるのであれば用いることが可能である。第1の電極148bおよびゲート電極148aは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、第1の電極148bおよびゲート電極148aは、単層構造としてもよいし、積層構造としてもよい。たとえば、銅-マグネシウム-アルミニウム合金層上に銅が積層された2層構造とすることもできるし、モリブデン、アルミニウム、モリブデンの順に積層された3層構造とすることもできる。また、第1の電極148bおよびゲート電極148aをIn-Ga-Zn-O-N系化合物導電体等の仕事関数の大きい材料を用いて形成してもよい。ゲート電極148aにIn-Ga-Zn-O-N系化合物導電体等の仕事関数の大きい材料を用いることで、トランジスタ160のしきい値電圧等の電気特性を制御することができる。次に、絶縁層を形成し、当該絶縁層を加工して、ゲート電極148aを覆うようにゲート絶縁層146を形成する図2B参照。当該絶縁層を加工し、第1の電極148b上から絶縁層を除くことにより、第1の電極148bと、後に形成される第2の酸化物半導体層144bを接して設けることができる。これにより、容量素子164の誘電体として機能する層を第2の酸化物半導体層144bのみにすることができる。これにより、誘電体として絶縁層と第2の酸化物半導体層144bを積層して用いる場合と比較して、容量素子164の誘電体を薄く形成することができる。容量素子164の誘電体を薄く形成することで、容量素子164の単位面積あたりの容量を大きくすることができる。ゲート絶縁層146は、CVD法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウムなどを含むように形成するのが好適である。ゲート絶縁層146は、単層構造としてもよいし、上記の材料を組み合わせて積層構造としてもよい。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。また、ゲート絶縁層146に、第13族元素および酸素を含む絶縁材料を用いてもよい。酸化物半導体材料には第13族元素を含むものが多く、第13族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。ここで、第13族元素を含む絶縁材料とは、絶縁材料に一または複数種の第13族元素を含むことを意味する。第13族元素を含む絶縁材料としては、例えば酸化アルミニウムがある。酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。また、第1の酸化物半導体層144aに接する絶縁層は、酸素雰囲気下による熱処理や、酸素の添加などにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素の添加は、ドープ、イオンインプランテーションまたはイオンドーピング等を用いて行うことができる。酸素のドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄層表面のみでなく薄層内部に添加することを明確にする趣旨で用いている。また、酸素のドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。例えば、第1の酸化物半導体層144aに接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をAl2OXX=3α、0<α<1とすることができる。酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素欠陥を低減し、酸化物半導体層をi型化又はi型に限りなく近くすることができる。なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁層146に代えて、トランジスタ160の下地層として形成する絶縁層に適用しても良く、後の工程で作製する絶縁層150に適用してもよく、これらのうち複数または全てに適用してもよい。本実施の形態においては、ゲート絶縁層146として、スパッタリング法を用いて形成された10nm以上50nm以下の酸化シリコンを用いることとする。次に、酸化物半導体層を形成し、当該酸化物半導体層を加工して、ゲート絶縁層146上にゲート電極148aと重なるように、第1の酸化物半導体層144aを形成する。同時に、第1の電極148bまたは金属酸化物層149bに接して、第2の酸化物半導体層144bを形成する図2C参照。酸化物半導体層に用いる材料としては、四元系金属酸化物であるIn-Sn-Ga-Zn-O系酸化物や、三元系金属酸化物であるIn-Ga-Zn-O系酸化物、In-Sn-Zn-O系酸化物、In-Al-Zn-O系酸化物、Sn-Ga-Zn-O系酸化物、Al-Ga-Zn-O系酸化物、Sn-Al-Zn-O系酸化物や、二元系金属酸化物であるIn-Zn-O系酸化物、Sn-Zn-O系酸化物、Al-Zn-O系酸化物、Zn-Mg-O系酸化物、Sn-Mg-O系酸化物、In-Mg-O系酸化物、In-Ga-O系酸化物や、In-O系酸化物、Sn-O系酸化物、Zn-O系酸化物などを用いることができる。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In-Ga-Zn-O系酸化物とは、インジウムIn、ガリウムGa、亜鉛Znを有する酸化物層、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。また、酸化物半導体層の厚さは、3nm以上30nm以下とするのが望ましい。酸化物半導体層を厚くしすぎると例えば、厚さ50nm以上、トランジスタがノーマリーオンとなってしまう恐れがあるためである。また、第2の酸化物半導体層144bの厚さに比例して容量素子164の容量が小さくなるためである。酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。酸化物半導体層は、例えば、スパッタリング法などを用いて作製することができる。本実施の形態では、酸化物半導体層を、In-Ga-Zn-O系酸化物のターゲットを用いたスパッタリング法により形成する。In-Ga-Zn-O系酸化物のターゲットとしては、例えば、組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の酸化物ターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比]の組成比の酸化物ターゲットを用いることもできる。酸化物ターゲットの相対密度は、90以上100以下、好ましくは95以上99.9以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、形成した酸化物半導体層を緻密な層とすることができるためである。また、酸化物半導体層は、CAAC-OS層であることが好ましい。不純物を低減し酸素を添加した、i型真性半導体または実質的にi型のCAAC-OS層は、例えば次のように形成することができる。まず、基板に第1の酸化物半導体層をスパッタリング法、分子線エピタキシー法、原子層堆積法またはパルスレーザー蒸着法によって形成する。なお、形成時に基板を加熱することで、非晶質領域に対して結晶領域の占める割合の多い酸化物半導体層とすることができる。例えば、基板温度を150°C以上450°C以下とすればよい。好ましくは、基板温度を200°C以上250°C以下とする。基板温度を高めることによって、CAAC-OSの酸化物をより結晶化させることができる。次に、基板に第1の熱処理を行ってもよい。第1の熱処理を行うことによって、より非晶質領域に対して結晶領域の割合の多い酸化物半導体層とすることができる。第1の熱処理は、例えば200°C以上基板の歪み点未満で行えばよい。好ましくは、200°C以上250°C以下とする。熱処理を行うことによって、酸化物半導体層中に含まれる水素原子を含む物質をさらに除去することができる。雰囲気は限定されないが、酸化性雰囲気、不活性雰囲気または減圧雰囲気で行う。処理時間は3分~24時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体層を形成することができるが、24時間を超える熱処理は生産性の低下を招くため好ましくない。酸化性雰囲気とは酸化性ガスを含む雰囲気である。酸化性ガスとは、酸素、オゾンまたは亜酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、熱処理装置に導入する酸素、オゾン、亜酸化窒素の純度を、8N99.999999以上、好ましくは9N99.9999999以上とする。酸化性雰囲気は、酸化性ガスを不活性ガスと混合して用いてもよい。その場合、酸化性ガスが少なくとも10ppm以上含まれるものとする。ここで、不活性雰囲気とは、窒素、希ガスヘリウム、ネオン、アルゴン、クリプトン、キセノンなどの不活性ガスを主成分とする雰囲気である。具体的には、酸化性ガスなどの反応性ガスが10ppm未満の雰囲気とする。第1の熱処理はRTARapidThermalAnneal装置を用いることができる。RTAを用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、非晶質領域に対して結晶領域の割合の多い酸化物半導体層を形成するための時間を短縮することができる。酸化物として、化学式InMO3ZnOmm>0で表記される材料を用いてもよい。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。例えば、Mとして、Ga、GaおよびAl、GaおよびMnまたはGaおよびCoなどを用いてもよい。また、窒素を5×1019/cm3以上、好ましくは1×1020/cm3以上7原子未満含むIn-Ga-Zn-O系酸化物はc軸配向した六方晶の結晶構造を含む酸化物となり、In-Oの結晶面インジウムと酸素を含む結晶面とIn-Oの結晶面との間に、一層のGaおよびZnを有する層を備える。または、上述の範囲で窒素を含むIn-Ga-Zn-O系酸化物において、In-Oの結晶面とIn-Oの結晶面との間に、複数層のGaおよびZnを有する層を備えても構わない。また、第1の酸化物半導体層上に第2の酸化物半導体層を形成し、酸化物積層体を形成してもよい。第1の酸化物半導体層と第2の酸化物半導体層は、同様の方法で形成することができる。第2の酸化物半導体層を形成する際、基板加熱しながら形成することで、第1の酸化物半導体層を種結晶に、第2の酸化物半導体層を結晶化させることができる。なお、第2の酸化物半導体層を形成した後、第2の熱処理を行ってもよい。第2の熱処理は、第1の熱処理と同様の方法で行えばよい。第2の熱処理を行うことによって、非晶質領域に対して結晶領域の割合の多い酸化物積層体とすることができる。または、第2の熱処理を行うことによって、第1の酸化物半導体層を種結晶に、第2の酸化物半導体層を結晶化させることができる。このとき、第1の酸化物半導体層と第2の酸化物半導体層が同一の元素から構成されるホモ成長としても構わない。または、第1の酸化物半導体層と第2の酸化物半導体層とが、少なくとも一種以上の異なる元素から構成されるヘテロ成長としても構わない。以上の方法で、不純物を低減し酸素を添加することで、i型真性半導体または実質的にi型の、CAAC-OSを形成することができる。このような酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。また、酸化物半導体はi型化真性化または実質的にi型化されている場合、誘電率を高くすることができる。具体的には、In-Ga-Zn-O系酸化物の比誘電率は15程度とすることができる。これは酸化シリコンの比誘電率が4程度であることと比較して十分に高い。そのためi型化真性化または実質的にi型化された酸化物半導体を、容量素子164の誘電体に用いることで、容量素子164の単位面積あたりの容量を大きくすることができる。また、酸化物半導体層を加工して、第1の酸化物半導体層144aおよび第2の酸化物半導体層144bを形成した後、第2の酸化物半導体層144bに酸素を添加してもよい。また第2の酸化物半導体層144bに、シリコン、ゲルマニウム、およびセリウム、チタン、タングステン、アルミニウム、銅、イットリウム、ランタン、バナジウム等の金属のいずれか一以上の元素を添加してもよい。これらの元素を添加することで、第2の酸化物半導体層144bの絶縁性を高めることができる。添加の方法としては、イオン注入法またはイオンドーピング法などを用いることができる。添加濃度としては、酸素の場合は、1×1016atoms/cm3以上2×1020atoms/cm3以下とすることが好ましい。この範囲の酸素濃度とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。シリコン、ゲルマニウムおよび金属元素の場合は、1×1020atoms/cm3以上、好ましくは1×1021atoms/cm3以上、より好ましくは5×1021atoms/cm3以上とすることができる。次に、導電層142を形成する図2D参照。導電層142は、第1の電極148bおよびゲート電極148aと同様の材料および構成で形成することができる。次に、導電層142を加工し、ソース電極またはドレイン電極142bおよびドレイン電極またはソース電極142aを形成する図3A参照。次に、ソース電極またはドレイン電極142b、ドレイン電極またはソース電極142aおよび第1の酸化物半導体層144aを覆うように絶縁層150を形成する。絶縁層150は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成する。絶縁層150に、誘電率の低いlow-k材料を用いることで、絶縁層150上に各種電極や配線を設けた場合、重なりに起因する容量を十分に低減することが可能となるため好ましい。なお、絶縁層150には、上述の材料を用いた多孔性の絶縁層を適用してもよい。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層150は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。絶縁層150は、上述の材料を用いて単層構造または積層構造で形成することができる図3B参照。以上により、酸化物半導体層を用いたトランジスタ160および容量素子164が完成する図3B参照。さらに、絶縁層150上に電極152を形成してもよい。電極152は、第1の電極148bおよびゲート電極148aと同様の材料および構成で形成することができる。電極152によってトランジスタ162はしきい値電圧等の電気特性を制御することができる。以上により、電極152を有するトランジスタ162が完成する図3C参照。次に、図1Cおよび図1Dに示すトランジスタ160およびトランジスタ162の作製方法について説明する。まず、絶縁層140を形成する。絶縁層140については、図1Aについての記載を参酌することができる。次に、絶縁層140の上に導電層を形成し、当該導電層を加工して、第1の電極148bおよびゲート電極148aを形成する。次に、第1の電極148bと後に形成する酸化物半導体層が接する前に、第1の電極148bを酸化して、またはスパッタリング法やCVD法を用いて、金属酸化物層149bを形成する。第1の電極148bおよびゲート電極148aの材料および構成については、図1Aについての記載を参酌することができるが、高密度酸素プラズマ処理または熱酸化により金属酸化物層149bを形成する場合には、第1の電極148bおよびゲート電極148aに、タングステン、チタンあるいはジルコニウムを含む構造とすることが好ましい。これらの酸化物は導電率が高いためである。また、In-Ga-Zn-O-N系化合物を含む層を形成して、金属酸化物層149bとしてもよい。金属酸化物層149bを形成する時は、絶縁層を形成する前でもよいし、ゲート絶縁層146を形成した後でもよい。また第1の電極148bとゲート電極148aの両方に金属酸化物層を積層してもよいし、第1の電極148bのみに積層してもよい。金属酸化物層149bの形成方法は特に限定されないが、例えば高密度酸素プラズマ処理によって行うことができる。高密度酸素プラズマ処理は、例えば、ヘリウム、アルゴン、クリプトン、キセノンなどの希ガスと酸素の混合ガスを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカルOHラジカルを含む場合もあるによって、第1の電極148bの表面を酸化することにより、1nm以上20nm以下、望ましくは5nm以上10nm以下の金属酸化物層149bを形成することができる。上述した高密度酸素プラズマ処理による第1の電極148bの酸化は固相成長であるため、第1の電極148bと金属酸化物層149bとの界面準位密度をきわめて低くすることができる。また、高密度酸素プラズマ処理により第1の電極148bを直接酸化することで、形成される金属酸化物層149bの厚さのばらつきを抑えることが出来る。または、第1の電極148bを熱酸化させることで、金属酸化物層149bを形成するようにしてもよい。このように、熱酸化を用いる場合には、ある程度の耐熱性を有する基板を用いることが必要である。または、スパッタリング法やCVD法で形成した層を加工して金属酸化物層149bを形成してもよい。スパッタリング法による形成方法については、後に記載する酸化物半導体層の形成方法を参酌できる。本実施の形態では、高密度酸素プラズマ処理により5nm以上10nm以下の金属酸化物層149bを形成することとする。金属酸化物層149bにより、後の工程で形成する第2の酸化物半導体層144bから第1の電極148bに酸素が奪われることを防ぐことができる。また、金属酸化物層149bから後の工程で形成する第2の酸化物半導体層144bへ酸素を供給し、第2の酸化物半導体層144bの酸素欠損をより低減することができる。また、導電率の高い金属酸化物層149bを用いることで、容量素子164の容量の減少を防ぐことができる。次に、絶縁層を形成し、当該絶縁層を加工して、ゲート電極148aを覆うようにゲート絶縁層146を形成する。ゲート絶縁層146ついては、図1Aについての記載を参酌することができる。次に、酸化物半導体層を形成し、当該酸化物半導体層を加工して、ゲート絶縁層146上にゲート電極148aと重なるように、第1の酸化物半導体層144aを形成する。同時に、第1の電極148bまたは金属酸化物層149bに接して、第2の酸化物半導体層144bを形成する。酸化物半導体層、第1の酸化物半導体層144aおよび第2の酸化物半導体層144bについては、図1Aについての記載を参酌することができる。次に、金属酸化物層を形成する。金属酸化物層は、CVD法やスパッタリング法等を用いて形成することができる。金属酸化物層は、酸化タングステン、酸化チタン、酸化ジルコニウムあるいはIn-Ga-Zn-O-N系化合物を含む構造とすることが好ましい。これらの金属酸化物は導電率が高いためである。金属酸化物層の厚さは特に限定されないが、例えば1nm以上20nm以下、望ましくは5nm以上10nm以下で形成することができる。次に、導電層142を形成する。導電層142は、第1の電極148bおよびゲート電極148aと同様の材料および構成で形成することができる。なお、導電層142と第1の酸化物半導体層144aおよび第2の酸化物半導体層144bと、が接触する前に、金属酸化物層を形成することが好ましい。次に、導電層142および金属酸化物層を加工し、ソース電極またはドレイン電極142b、金属酸化物層141b、ドレイン電極またはソース電極142a、および金属酸化物層141aを形成する。導電率の高い金属酸化物層141aを用いることで、容量素子164とトランジスタ160との電気的な接続を良好に保つことができる。また、金属酸化物層141bおよび金属酸化物層141aにより、第1の酸化物半導体層144aおよび第2の酸化物半導体層144bから酸素が奪われることを防ぐことができる。さらに、金属酸化物層141bおよび金属酸化物層141aから、第1の酸化物半導体層144aおよび第2の酸化物半導体層144bへ酸素を供給し、第1の酸化物半導体層144aおよび第2の酸化物半導体層144bの酸素欠損を低減することができる。次に、ソース電極またはドレイン電極142b、金属酸化物層141b、ドレイン電極またはソース電極142a、金属酸化物層141a、および第1の酸化物半導体層144aを覆うように絶縁層150を形成する。絶縁層150は、ゲート絶縁層146と同様の材料および構成で形成することができる。以上により、酸化物半導体層を用いたトランジスタ160および容量素子164が完成する図1C参照。さらに、絶縁層150上に電極152を形成してもよい。電極152は、第1の電極148bおよびゲート電極148aと同様の材料および構成で形成することができる。電極152によってトランジスタ162はしきい値電圧等の電気特性を制御することができる。以上により、電極152を有するトランジスタ162が完成する図1D参照。実施の形態2本実施の形態では、実施の形態1と異なる半導体装置の構成およびその作製方法について、図4乃至図8を参照して説明する。半導体装置の断面構成図4は、半導体装置の構成の例である。図4Aおよび図4Bに、半導体装置の断面を示す。図4Aおよび図4Bに示す半導体装置は、チャネル形成領域に酸化物半導体を用いたトランジスタ160と、誘電体に酸化物半導体を用いた容量素子164を有する。図4Aにおけるトランジスタ160は、絶縁層140上に設けられたソース電極またはドレイン電極142bおよびドレイン電極またはソース電極142aと、ソース電極またはドレイン電極142bおよびドレイン電極またはソース電極142a上でソース電極またはドレイン電極142bおよびドレイン電極またはソース電極142aと電気的に接続されている第1の酸化物半導体層144aと、第1の酸化物半導体層144aを覆うゲート絶縁層146と、ゲート絶縁層146上で第1の酸化物半導体層144aと重なるゲート電極148aと、を有する。図4Aにおける容量素子164は、ソース電極またはドレイン電極142bと、ソース電極またはドレイン電極142bに接する第2の酸化物半導体層144bと、第2の酸化物半導体層144bに接する第1の電極148bを有する。ここで、ソース電極またはドレイン電極142bは容量素子164の第2の電極として機能する。すなわち、下記のように言うこともできる。容量素子164は、第1の電極148bと、第2の酸化物半導体層144bと、第2の電極と、を有する。該第2の電極は、ソース電極またはドレイン電極142bと同一の導電層からなる。また、トランジスタ160および容量素子164の上には、絶縁層150が設けられている。図4Bに示すトランジスタ160および容量素子164は、図4Aに示すトランジスタ160および容量素子164の変形例である。図4Aに示す構成と、図4Bに示す構成との相違は、図4Bの容量素子164では、ソース電極またはドレイン電極142bが、第2の酸化物半導体層144bと接する面に金属酸化物層149bを有する点にある。さらに、図4Bの容量素子164では、第1の電極148bが、第2の酸化物半導体層144bと接する面に金属酸化物層141bを有する点にある。さらに図4Bのトランジスタ160では、ドレイン電極またはソース電極142aが第1の酸化物半導体層144aと接する面に金属酸化物層149aを有していてもよい。第2の酸化物半導体層144bとソース電極またはドレイン電極142bが接する場合、ソース電極またはドレイン電極142bにより第2の酸化物半導体層144bから酸素が奪われる可能性がある。第2の酸化物半導体層144bは酸素が奪われると、酸素欠損が増大する。酸素欠損が増大した第2の酸化物半導体層144bは導電性が高くなり、容量素子の誘電体として機能しなくなる恐れがある。そこで、第2の酸化物半導体層144bと接する金属酸化物層149bを有するソース電極またはドレイン電極142bとすることが好ましい。金属酸化物層149bにより、第2の酸化物半導体層144bから酸素が奪われることを防ぐことができる。また、第1の酸化物半導体層144aと接する金属酸化物層149aを有するドレイン電極またはソース電極142aとしてもよい。金属酸化物層149bおよび金属酸化物層149aを形成することで、第2の酸化物半導体層144bへ酸素を供給し、第2の酸化物半導体層144bの酸素欠損をより低減することができる。また、第2の酸化物半導体層144bと第1の電極148bが接する場合、第1の電極148bにより第2の酸化物半導体層144bから酸素が奪われる可能性がある。第2の酸化物半導体層144bは酸素が奪われると、酸素欠損が増大する。酸素欠損が増大した第2の酸化物半導体層144bは導電性が高くなり、容量素子の誘電体として機能しなくなる恐れがある。そこで、第2の酸化物半導体層144bと接する金属酸化物層141bを有する第1の電極148bとすることが好ましい。金属酸化物層141bにより、第2の酸化物半導体層144bからソース電極またはドレイン電極142bに酸素が奪われることを防ぐことができる。また、金属酸化物層141bと同時に、ゲート絶縁層146とゲート電極148aとの間に、金属酸化物層141aを形成してもよい。なお、第2の酸化物半導体層144bから酸素が奪われるか否かは、後の工程の条件等によって左右されうる。第2の酸化物半導体層144bから酸素が奪われない場合は、金属酸化物層149bおよび金属酸化物層141bを形成しなくてもよい。半導体装置の作製方法次に、図4Aに示すトランジスタ160の作製方法について、図5乃至図6を参照して説明する。まず、絶縁層140の上に導電層142を形成する図5A参照。導電層142の材料および構成は、実施の形態1の記載を参酌することができる。次に、導電層142を加工して、ソース電極またはドレイン電極142bおよびドレイン電極またはソース電極142aを形成する図5B参照。次に、酸化物半導体層を形成し、当該酸化物半導体層を加工して、ソース電極またはドレイン電極142bおよびドレイン電極またはソース電極142aと電気的に接続されるように第1の酸化物半導体層144aを形成する。同時に、当該酸化物半導体層を加工して、ソース電極またはドレイン電極142bに接して、第2の酸化物半導体層144bを形成する図5C参照。このとき、第1の熱処理を行うことが好ましい。酸化物半導体層の材料および構成、第1の熱処理については、実施の形態1の記載を参酌することができる。次に、第1の酸化物半導体層144a上に絶縁層を形成し、当該絶縁層を加工して、ゲート絶縁層146を形成する図5D参照。ゲート絶縁層146の材料および構成は、実施の形態1の記載を参酌することができる。絶縁層の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱処理を行うのが望ましい。熱処理は第1の熱処理と同様の方法で行えばよい。絶縁層が酸素を含む場合、第1の酸化物半導体層144aおよび第2の酸化物半導体層144bに酸素を供給し、該第1の酸化物半導体層144aおよび第2の酸化物半導体層144bの酸素欠損を補填して、i型真性半導体または実質的にi型の酸化物半導体層を形成することができる。上述のように、第1の熱処理と第2の熱処理の少なくとも一方を適用することで、酸化物半導体層を、その水素原子を含む物質が極力含まれないように高純度化することができる。なお、本実施の形態では、絶縁層の形成後に第2の熱処理を行っているが、第2の熱処理のタイミングはこれに限定されない。例えば、絶縁層を加工し、ゲート絶縁層146を形成した後に行ってもよい。また、第1の熱処理に続けて第2の熱処理を行ってもよいし、第1の熱処理に第2の熱処理を兼ねさせてもよいし、第2の熱処理に第1の熱処理を兼ねさせてもよい。また、第2の酸化物半導体層144bに酸素ドープを行ってもよい。第2の酸化物半導体層144bに酸素ドープを行うことにより、第2の酸化物半導体層144bをよりi型に近づけることができる。酸素ドープの方法については、実施の形態1のゲート絶縁層についての記載を参酌することができる。次に、導電層148を形成する図6A参照。導電層148の材料および構成は、実施の形態1の記載を参酌することができる。次に、導電層148を加工して、ゲート絶縁層146上に第1の酸化物半導体層144aと重なるように、ゲート電極148aを形成する。同時に、第2の酸化物半導体層144b上に接して、第1の電極148bを形成する図6B参照。次に、第1の電極148b、第2の酸化物半導体層144b、ゲート絶縁層146、ゲート電極148aを覆うように絶縁層150を形成する。絶縁層150の材料および構成は、実施の形態1の記載を参酌することができる図6C参照。以上により、酸化物半導体層を用いたトランジスタ160および容量素子164が完成する図6C参照。次に、図4Bに示すトランジスタ160の作製方法について説明する。まず、絶縁層140の上に導電層142を形成し、導電層142上に金属酸化物層を形成する。導電層142および金属酸化物層の材料および構成は、実施の形態1の記載を参酌することができる。次に、導電層142および金属酸化物層を加工して、ソース電極またはドレイン電極142b、金属酸化物層149b、ドレイン電極またはソース電極142aおよび金属酸化物層149aを形成する。次に、酸化物半導体層を形成し、当該酸化物半導体層を加工して、ソース電極またはドレイン電極142bおよびドレイン電極またはソース電極142aと電気的に接続されるように、第1の酸化物半導体層144aを形成する。同時に、当該酸化物半導体層を加工して、金属酸化物層149bに接して、第2の酸化物半導体層144bを形成する。酸化物半導体層の材料および構成は、実施の形態1の記載を参酌することができる。次に、第1の酸化物半導体層144a上に絶縁層を形成し、当該絶縁層を加工して、ゲート絶縁層146を形成する。ゲート絶縁層146の材料および構成は、実施の形態1および図4Aについての記載を参酌することができる。次に、第1の酸化物半導体層144aおよび第2の酸化物半導体層144bと、導電層148とが接触する前に、第1の酸化物半導体層144aおよび第2の酸化物半導体層144bと導電層148との間に、金属酸化物層を形成する。金属酸化物層の材料および構成は、実施の形態1の記載を参酌することができる。次に、導電層148を形成する。導電層148の材料および構成は、実施の形態1の記載を参酌することができる。次に、金属酸化物層および導電層148を加工して、ゲート絶縁層146上に第1の酸化物半導体層144aと重なるように、金属酸化物層141aおよびゲート電極148aを形成する。同時に、第2の酸化物半導体層144bに接して、金属酸化物層141bおよび第1の電極148bを形成する。次に、第1の電極148b、第2の酸化物半導体層144b、ゲート絶縁層146、ゲート電極148aを覆うように絶縁層150を形成する。絶縁層150の材料および構成は、実施の形態1の記載を参酌することができる。以上により、酸化物半導体層を用いたトランジスタ160および容量素子164が完成する。半導体装置の断面構成図7および図8は、半導体装置の構成の例である。図7A、図7B、および図8A~図8Cに、半導体装置の断面を示す。図7A、図7B、および図8A~図8Cに示す半導体装置は、チャネル形成領域に酸化物半導体を用いたトランジスタ160またはトランジスタ162と、誘電体に酸化物半導体を用いた容量素子164を有する。図7Aにおけるトランジスタ160は、絶縁層140上に設けられたゲート電極148aと、ゲート電極148aを覆うゲート絶縁層146と、ゲート絶縁層146上のソース電極またはドレイン電極142bおよびドレイン電極またはソース電極142aと、ソース電極またはドレイン電極142bおよびドレイン電極またはソース電極142a上でソース電極またはドレイン電極142bおよびドレイン電極またはソース電極142aと電気的に接続され、ゲート絶縁層146上でゲート電極148aと重なる第1の酸化物半導体層144aと、を有する。なお、トランジスタ160は、ゲート絶縁層146上に、ソース電極またはドレイン電極142bおよびドレイン電極またはソース電極142aと接する金属酸化物層を有する構成とすることもできる。図7Aにおける容量素子164は、第1の電極148bと、第1の電極148bに接する第2の酸化物半導体層144bと、第2の酸化物半導体層144bに接するソース電極またはドレイン電極142bと、を有する。ここでソース電極またはドレイン電極142bは容量素子164の第2の電極として機能する。すなわち、下記のように言うこともできる。容量素子164は、第1の電極148bと、第2の酸化物半導体層144bと、第2の電極と、を有する。該第2の電極は、ソース電極またはドレイン電極142bと同一の導電層からなる。なお、容量素子164は、第1の電極148bの、第1の電極148bと第2の酸化物半導体層144bが接する面に、金属酸化物層を有する構成とすることもできる。また、容量素子164は、第2の酸化物半導体層144b上に金属酸化物層を有する構成とすることもできる。また、トランジスタ160および容量素子164の上には、絶縁層150が設けられている。図7Bに示すトランジスタ162および容量素子164は、図7Aに示すトランジスタ160および容量素子164の変形例である。図7Aに示す構成と、図7Bに示す構成との相違は、図7Bのトランジスタ162は絶縁層150上に電極152を含む点にある。トランジスタ162は、チャネル形成領域を有する第1の酸化物半導体層144aの上下に、絶縁層を介して2つのゲート電極層が配置された、デュアルゲート型トランジスタである。具体的には、トランジスタ162は、ゲート電極148aと、ゲート電極148a上のゲート絶縁層146と、ゲート絶縁層146上のソース電極またはドレイン電極142bおよびドレイン電極またはソース電極142aと、ソース電極またはドレイン電極142bおよびドレイン電極またはソース電極142a上でソース電極またはドレイン電極142bおよびドレイン電極またはソース電極142aと電気的に接続される第1の酸化物半導体層144aと、ソース電極またはドレイン電極142b、ドレイン電極またはソース電極142aおよび第1の酸化物半導体層上の絶縁層150と、絶縁層150上で第1の酸化物半導体層144aと重なる電極152と、を有する。図7Bにおいて、ゲート電極148aと、電極152は共にゲート電極として機能する。電極152の電位は、ゲート電極148aと同じでもよいし、異なっていてもよく、GND、0V、あるいはフローティング状態であってもよい。ゲート電極148aおよび電極152によって、第1の酸化物半導体層144aにかかる電界を制御することで、トランジスタ162のしきい値電圧を制御することができる。図8Aに示すトランジスタ160および容量素子164は、図7Aに示すトランジスタ160および容量素子164の変形例である。図7Aに示す構成と、図8Aに示す構成との相違は、容量素子164の容量素子電極の形成方法である。図7Aでは、第1の電極148bの上にソース電極またはドレイン電極142bが設けられるのに対して、図8Aではソース電極またはドレイン電極142bの上に電極147bが設けられる。図8Bに示すトランジスタ160および容量素子164は、図7Bに示すトランジスタ162および容量素子164の変形例である。図7Bに示す構成と、図8Bに示す構成との相違は、容量素子164の容量素子電極の形成方法である。図7Bでは、第1の電極148bの上にソース電極またはドレイン電極142bが設けられるのに対して、図8Bではソース電極またはドレイン電極142bの上に第1の電極148bが設けられる。なお、トランジスタ162は、ゲート絶縁層146上に、ソース電極またはドレイン電極142b、ドレイン電極またはソース電極142aおよび電極152に接する金属酸化物層を有する構成とすることもできる。図8Cにおけるトランジスタ160は、絶縁層140上に設けられた第1の酸化物半導体層144aと、第1の酸化物半導体層144a上で第1の酸化物半導体層144aと電気的に接続されたソース電極またはドレイン電極142bおよびドレイン電極またはソース電極142aと、第1の酸化物半導体層144a、ソース電極またはドレイン電極142bおよびドレイン電極またはソース電極142a上のゲート絶縁層146と、ゲート絶縁層146上で、第1の酸化物半導体層144aと重なるゲート電極148aと、を有する。なお、トランジスタ160は、第1の酸化物半導体層144a上に、ソース電極またはドレイン電極142bと接する金属酸化物層141bと、ドレイン電極またはソース電極142aと接する金属酸化物層141aを有する構成とすることもできる。図8Cにおける容量素子164は、電極147bと、第2の酸化物半導体層144bと、ソース電極またはドレイン電極142bと、を有する。なお、容量素子164は、電極147bの、電極147bと第2の酸化物半導体層144bが接する面に、金属酸化物層を有する構成とすることもできる。また、容量素子164は、第2の酸化物半導体層144b上に金属酸化物層を有する構成とすることもできる。図8Dにおけるトランジスタ160および容量素子164は、図8Cに示すトランジスタ160および容量素子164の変形例である。図8Cに示す構成と、図8Dに示す構成との相違は、図8Dにおけるトランジスタ160は、第1の酸化物半導体層144aに、不純物領域144cおよび不純物領域144dを有する点である。不純物領域144cおよび不純物領域144dは、ソース電極またはドレイン電極142b、ドレイン電極またはソース電極142aおよびゲート電極148aをマスクとして、ゲート絶縁層146を介して不純物の注入を行うことで、自己整合的に形成することができる。不純物としては、V族第15族元素である窒素N、リンP、ヒ素As、アンチモンSbなどを用いることができる。本実施の形態においては、窒素を注入する例について示す。不純物の注入方法としては、イオン注入法またはイオンドーピング法などを用いることができる。イオン注入法は、ソースガスをプラズマ化し、このプラズマに含まれるイオン種を引き出し、質量分離して、所定の質量を有するイオン種を加速して、イオンビームとして、被処理物に注入する方法である。また、イオンドーピング法は、ソースガスをプラズマ化し、所定の電界の作用によりプラズマからイオン種を引き出し、引き出したイオン種を質量分離せずに加速して、イオンビームとして被処理物に注入する方法である。質量分離を伴うイオン注入法を用いて窒素の注入を行うことで、所望の不純物ここでは窒素以外の元素例えば、金属元素等のが第1の酸化物半導体層144aに添加されてしまうのを防ぐことができる。また、イオンドーピング法はイオン注入法に比べてイオンビームの照射される面積を大きくすることができるので、イオンドーピング法を用いて不純物の添加を行うことで、タクトタイムを短縮することができる。不純物領域144cおよび不純物領域144dの窒素濃度は5×1019atoms/cm3以上であると好適である。なお、不純物領域144cおよび不純物領域144dの窒素濃度は、二次イオン質量分析法SIMS:SecondaryIonMassSpectroscopyで測定したものである。また、上記、不純物領域144c、および不純物領域144dの窒素濃度が、1×1020atoms/cm3以上7atomic未満であると、不純物領域144c、および不純物領域144d形成後に加熱処理を行うことで、結晶構造がウルツ鉱型構造になることがある。加熱処理の温度は、300°C以上600°C以下、好ましくは350°C以上500°C以下であるとよい。また、本実施の形態に示したように、ゲート絶縁層146を介して、不純物注入処理を行うことで、第1の酸化物半導体層144aへの過剰なダメージを軽減することができる。なお、本実施の形態においては、ゲート絶縁層146を介して不純物を導入する方法について例示したが、これに限定されない。例えば、後に形成される絶縁層を介して不純物注入処理を行ってもよい。このように、第1の酸化物半導体層144aにおいて、チャネル形成領域を挟むように不純物領域を設けることにより、不純物領域は、チャネル形成領域に比べてエネルギーギャップが小さく、キャリアを流しやすい。したがって、このような構成のトランジスタとすることで、情報の書き込みを高速で行うことができる。また、チャネル形成領域を挟むように不純物領域を設けることにより、ドレイン電極端への電界集中を緩和する構造となる。また、不純物領域144cおよび不純物領域144dは、不純物を注入することで第1の酸化物半導体層144aの抵抗が低くなるため、低抵抗領域n型領域とも呼ぶと呼ぶこともできる。なお、図8Dでは、酸化物半導体に低抵抗領域不純物領域144c、および不純物領域144dを形成する方法について例示したが、酸化物半導体を用いたトランジスタにおいて、ソース領域またはドレイン領域として機能する不純物領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体層の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体層のプラズマにさらされた領域の抵抗率を低下させる方法が開示されているS.Jeonetal.180nmGateLengthAmorphousInGaZnOThinFilmTransistorforHighDensityImageSensorApplication,IEDMTech.Dig.,p.504,2010.。しかしながら、上記作製方法では、ゲート絶縁層を形成した後に、ソース領域またはドレイン領域となるべき部分を露出するべく、ゲート絶縁層を部分的に除去する必要がある。よって、ゲート絶縁層が除去される際に、下層の酸化物半導体層も部分的にオーバーエッチングされ、ソース領域またはドレイン領域となるべき部分の厚さが小さくなってしまう。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要がある。しかし、上記オーバーエッチングは、酸化物半導体層とゲート絶縁層の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。例えば、酸化物半導体層が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を200nm以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体層の厚さは20nm以下、好ましくは10nm以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、酸化物半導体層のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない。しかし、本実施の形態のように、酸化物半導体層への不純物の注入を、酸化物半導体層を露出させず、ゲート絶縁層を残したまま行うことで、酸化物半導体層のオーバーエッチングを防ぎ、酸化物半導体層への過剰なダメージを軽減することができる。従って、トランジスタの特性及び信頼性を高めることができる。なお、本実施の形態で示した構成は、他の実施の形態で示す構成と適宜組み合わせて用いることができる。実施の形態3本実施の形態では、実施の形態1および実施の形態2の半導体装置を用いて構成するメモリセル170の例を、図9を用いて示す。メモリセルの構成図9Aにメモリセル170の断面図を、図9Bにメモリセル170の上面図を、図9Cにメモリセル170の回路図を示す。図9Aおよび図9Bには、図1Aに相当する半導体装置を示すが、本発明の一態様はこれに限られるものではない。図1、図3および図4に示す半導体装置のどれを適用してもよいし、同様の機能を有するこれら以外の半導体装置の構成を適用してもよい。図9A、BおよびCに示すメモリセル170は、トランジスタ160および容量素子164を有する。図9Aに示すメモリセル170において、トランジスタ160のドレイン電極またはソース電極142aは、絶縁層150および絶縁層154に開けられた開口を通して、配線156と電気的に接続されている。なお、図9Aでは絶縁層150および絶縁層154が積層される構成となっているが、これに限られない。絶縁層を3層以上を積層してもよいし、1層のみでもよい。図9Cに示すメモリセル170において、第1の配線ビット線BLとも呼ぶとトランジスタ160のソース電極またはドレイン電極の一方とは、電気的に接続され、第2の配線ワード線WLとも呼ぶと、トランジスタ160のゲート電極とは、電気的に接続されている。そして、トランジスタ160のソース電極またはドレイン電極の他方と、容量素子164の電極の一方とは、電気的に接続され、第3の配線容量線CLとも呼ぶと、容量素子164の電極の他方とは、電気的に接続されている。ここで、トランジスタ160には、実施の形態1および2に記載の酸化物半導体を用いたトランジスタが適用される。実施の形態1および2に記載の酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ160をオフ状態とすることで、容量素子164に与えられた電位を、極めて長時間にわたって保持することが可能である。なお、酸化物半導体を用いたトランジスタ160は、チャネル長Lを10nm以上1000nm以下としているため、消費電力が小さく、動作速度もきわめて大きいという特徴を有する。また、容量素子164には、実施の形態1および2に記載の酸化物半導体を誘電体に用いた容量素子が適用される。酸化物半導体は誘電率が高いため、容量素子164の誘電体として用いることで、容量素子164の単位面積あたりの容量を大きくすることができる。図9Cに示す半導体装置では、容量素子164に与えられた電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。はじめに、情報の書き込みおよび保持について説明する。ここでは簡単のため、第3の配線の電位は固定されているものとする。まず、第2の配線の電位を、トランジスタ160がオン状態となる電位にして、トランジスタ160をオン状態とする。これにより、第1の配線の電位が、容量素子164の電極の一方に与えられる。すなわち、容量素子164には、所定の電荷が与えられる書き込み。その後、第2の配線の電位を、トランジスタ160がオフ状態となる電位にして、トランジスタ160をオフ状態とすることにより、容量素子164に与えられた電荷が保持される保持。トランジスタ160は上述のとおり、極めてオフ電流が小さいので、長時間にわたって電荷を保持できる。次に、情報の読み出しについて説明する。第1の配線に所定の電位定電位を与えた状態で、第2の配線の電位を、トランジスタ160がオン状態となる電位にすると、容量素子164に保持されている電荷量に応じて、第1の配線は異なる電位をとる。このため、第1の配線の電位を見ることで、保持されている情報を読み出すことができる。なお、情報が読み出された場合、容量素子164の電荷は失われるため、再度の書き込みを行う点に留意が必要である。次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第2の配線の電位を、トランジスタ160がオン状態となる電位にして、トランジスタ160をオン状態とする。これにより、第1の配線の電位新たな情報に係る電位が、容量素子164の電極の一方に与えられる。その後、第2の配線の電位を、トランジスタ160がオフ状態となる電位にして、トランジスタ160をオフ状態とすることにより、容量素子164は、新たな情報に係る電荷が与えられた状態となる。このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このため、半導体装置の高速動作が実現される。なお、上記説明は、電子をキャリアとするn型トランジスタnチャネル型トランジスタを用いる場合についてのものであるが、n型トランジスタに代えて、正孔を多数キャリアとするp型トランジスタを用いることができるのはいうまでもない。実施の形態4本実施の形態では、実施の形態1乃至実施の形態3の半導体装置を用いて構成する半導体装置の構成について、図10乃至図12を参照して説明する。半導体装置の構成図10Aに、半導体装置の構成の一例を示す概念図を示す。本発明の一態様に係る半導体装置は、上部に記憶回路を有し、下部に記憶回路を駆動させるために高速動作が必要な駆動回路や制御回路などの周辺回路を有する、積層構造の半導体装置である。なお、駆動回路や制御回路は、論理回路であってもよいし、アナログ回路を有していても構わない。また、演算回路を有していてもよい。図10Aに示す半導体装置は、上部に記憶回路として複数のメモリセルを有するメモリセルアレイ201を有し、下部に、第1の駆動回路211、第2の駆動回路212、第3の駆動回路213、第4の駆動回路214、第5の駆動回路215、コントローラ218、アドレスバッファ221、I/Oバッファ220、などのメモリセルアレイ201を動作させるために必要な周辺回路210を有する。第1の駆動回路211は、コラムデコーダ217a及びセンスアンプ群216aを有し、第2の駆動回路212は、コラムデコーダ217b及びセンスアンプ群216bを有する。図10Aに示す周辺回路210が設けられる基板としては、例えば、シリコンやゲルマニウム、シリコンゲルマニウム、炭化シリコンなどの第14元素でなる半導体基板、また、ガリウムヒ素やインジウムリン等の化合物半導体基板、SOI基板などを適用することができる。なお、一般にSOI基板とは、絶縁表面上にシリコン層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。上述の基板を用いて、周辺回路210を形成することにより、周辺回路210を高速動作させることができるため、好ましい。半導体装置の断面構成図10Bは、半導体装置の断面図である。図10に示す半導体装置は上部にメモリセルアレイ201を有し、下部に周辺回路210を有する。上部のメモリセルアレイ201では、酸化物半導体を用いたトランジスタ160を有し、下部の周辺回路210では、酸化物半導体以外の半導体材料を用いたトランジスタ159を有する。なお、半導体装置の上部に設けられるメモリセル170の詳細については、実施の形態1乃至実施の形態3の記載を参酌することができる。トランジスタ159、トランジスタ160には、nチャネル型トランジスタ、pチャネル型トランジスタのいずれも用いることができる。ここでは、トランジスタ159、トランジスタ160は、いずれもnチャネル型トランジスタとして説明する。また、本発明の一態様において、技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ160および容量素子164に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。トランジスタ159は、半導体材料例えば、シリコンなどを含む基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物領域120と、不純物領域120に接する金属化合物領域124と、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極110と、金属化合物領域124と電気的に接続するソース電極またはドレイン電極130b、ドレイン電極またはソース電極130aと、を有する。また、トランジスタ160を覆うように、絶縁層128が設けられている。ソース電極またはドレイン電極130b、ドレイン電極またはソース電極130aは、絶縁層128に形成された開口を通じて、金属化合物領域124と電気的に接続されている。また、絶縁層128上には、ソース電極またはドレイン電極130bに接して電極136aが形成され、ドレイン電極またはソース電極130aに接して電極136bが形成されている。また、基板100上にはトランジスタ159を囲むように素子分離絶縁層106が設けられている。なお、高集積化を実現するためには、図10Bに示すようにトランジスタ159がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ159の特性を重視する場合には、ゲート電極110の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域120を設けてもよい。図10Bのトランジスタ160には、実施の形態1乃至実施の形態3で示したトランジスタ160またはトランジスタ162を適用することができる。容量素子164には、実施の形態1乃至実施の形態3で示した容量素子164を適用することができる。トランジスタ160および容量素子164の上には絶縁層150および絶縁層154が設けられている。そしてトランジスタ160のドレイン電極またはソース電極142aと配線156は、絶縁層150、絶縁層154などに形成された開口を通して電気的に接続されている。配線156は、メモリセルの一と他のメモリセルとを電気的に接続する配線である。また、配線156は、ドレイン電極またはソース電極142aと、電極126と、を介して電極130cと電気的に接続されている。これにより、下層の周辺回路210と、上層のメモリセルアレイ201とを電気的に接続することができる。図10Bに示す半導体装置において、上部のメモリセルアレイ201と下部の周辺回路210との間に絶縁層140が設けられている。トランジスタ159では、酸化物半導体以外の半導体材料が用いられている。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路論理回路、駆動回路などを好適に実現することが可能である。一方で、トランジスタ160では、酸化物半導体材料が用いられている。本明細書等に開示される酸化物半導体材料を用いたトランジスタは、極めて小さいオフ電流を実現できる。この特性により、メモリセル170において、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を低減することができる。また、電力の供給がない場合ただし、電位は固定されていることが望ましいであっても、長期にわたって記憶内容を保持することが可能である。また、容量素子164には、上述の酸化物半導体を誘電体に用いた容量素子が適用される。酸化物半導体は誘電率が高いため、容量素子164の誘電体として用いることで、容量素子164の単位面積あたりの容量を大きくすることができる。このように、酸化物半導体以外の材料を用いたトランジスタ酸化物半導体を用いたトランジスタよりも高速動作が可能なトランジスタを用いた駆動回路などの周辺回路と、酸化物半導体を用いたトランジスタより広義には、十分にオフ電流が小さいトランジスタおよび酸化物半導体を用いた容量素子を有する記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。なお、図10においては、周辺回路210上に、1層のメモリセルアレイ201を積層させる例について示したが、本発明の一態様はこれに限定されない。図11および図12に示すように、2層以上、メモリセルアレイを積層してもよい。図11及び図12は、記憶装置の断面図である。図11及び図12に示す記憶装置は上部に、多層に形成された複数のメモリセルを有し、下部に周辺回路304を有する。複数のメモリセルのうち、メモリセル370aと、メモリセル370bを代表で示す。なお、メモリセル370aに含まれるトランジスタ371aおよび容量素子372aを代表で示す。メモリセル370bに含まれるトランジスタ371bおよび容量素子372bを代表で示す。トランジスタ371a及びトランジスタ371bは、酸化物半導体層にチャネルが形成されるトランジスタである。酸化物半導体層にチャネルが形成されるトランジスタの構成については、その他の実施の形態において説明した構成と同様であるため、説明は省略する。容量素子372aおよび容量素子372bは、誘電体として酸化物半導体を用いている容量素子である。誘電体として酸化物半導体を用いている容量素子については、その他の実施の形態において説明した構成と同様であるため、説明は省略する。トランジスタ371aのソース電極及びドレイン電極と同じ層に形成された電極351aは、電極352aによって、電極303aと電気的に接続されている。トランジスタ371bのソース電極及びドレイン電極と同じ層に形成された電極351cは、電極352cによって、電極303cと電気的に接続されている。また、周辺回路304は、酸化物半導体以外の半導体材料をチャネル形成領域として用いたトランジスタ301を有する。トランジスタ301は、半導体材料例えば、シリコンなどを含む基板300に素子分離絶縁層306を設け、素子分離絶縁層306に囲まれた領域にチャネルとなる領域を形成することによって得られるトランジスタとすることができる。なお、トランジスタ301は、絶縁表面上に形成されたシリコン層等の半導体層や、SOI基板のシリコン層にチャネルが形成されるトランジスタであってもよい。トランジスタ301の構成については、公知の構成を用いることが可能であるため、説明は省略する。トランジスタ371aが形成された層と、トランジスタ301が形成された層との間には、配線310a及び配線310bが形成されている。配線310aとトランジスタ301が形成された層との間には、絶縁層340aが設けられ、配線310aと配線310bとの間には、絶縁層341aが設けられ、配線310bとトランジスタ371aが形成された層との間には、絶縁層342aが設けられている。同様に、トランジスタ371bが形成された層と、トランジスタ371aが形成された層との間には、配線310c及び配線310dが形成されている。配線310cとトランジスタ371aが形成された層との間には、絶縁層340bが設けられ、配線310cと配線310dとの間には、絶縁層341bが設けられ、配線310dとトランジスタ371bが形成された層との間には、絶縁層342bが設けられている。絶縁層340a、絶縁層341a、絶縁層342a、絶縁層340b、絶縁層341b、絶縁層342bは、層間絶縁層として機能し、その表面は平坦化された構成とすることができる。配線310a、配線310b、配線310c、配線310dによって、メモリセル間の電気的接続や、周辺回路304とメモリセルとの電気的接続等を行うことができる。周辺回路304に含まれる電極303は、上部に設けられた回路と電気的に接続することができる。例えば、図11に示すように、電極355によって電極303は配線310aと電気的に接続することができる。配線310aは、電極353aによって電極351bと電気的に接続することができる。電極351bは、トランジスタ371aと同じ層に形成され、図示しないがトランジスタ371aまたは容量素子372aと電気的に接続することができる。また、電極351bは、電極352bによって、配線353bと電気的に接続することができる。配線353bは、電極303bによって配線310cと電気的に接続することができる。図11では、電極303とトランジスタ371aとの電気的接続は、配線310aを介して行われる例を示したがこれに限定されない。電極303とトランジスタ371aとの電気的接続は、配線310bを介して行われてもよいし、配線310aと配線310bの両方を介して行われてもよい。また、図12に示すように、電極303とトランジスタ371aとの電気的接続は、配線310aも配線310bも介さず行われてもよい。図12では、電極303は、電極353によって、配線353bと電気的に接続されている。配線353bは、トランジスタ371aのソースまたはドレインと電気的に接続される。こうして、電極303とトランジスタ371aとの電気的接続をとることができる。なお、図11及び図12では、2つのメモリセルメモリセル370aと、メモリセル370bが積層された構成を例として示したが、積層するメモリセルの数はこれに限定されない。また、図11及び図12では、トランジスタ371aが形成された層と、トランジスタ301が形成された層との間には、配線310aが形成された配線層と、配線310bが形成された配線層との、2つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ371aが形成された層と、トランジスタ301が形成された層との間に、1つの配線層が設けられていてもよいし、3つ以上の配線層が設けられていてもよい。また、図11及び図12では、トランジスタ371bが形成された層と、トランジスタ371aが形成された層との間には、配線310cが形成された配線層と、配線310dが形成された配線層との、2つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ371bが形成された層と、トランジスタ371aが形成された層との間に、1つの配線層が設けられていてもよいし、3つ以上の配線層が設けられていてもよい。実施の形態5本実施の形態では、先の実施の形態で説明した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図13乃至図16を用いて説明する。携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにSRAMまたはDRAMが使用されている。SRAMまたはDRAMが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、SRAMまたはDRAMを画像データの一時記憶に用いた場合以下の特徴がある。通常のSRAMは図13Aに示すように1つのメモリセルがトランジスタ401~406の6個のトランジスタで構成されており、それをXデコーダー407、Yデコーダー408にて駆動している。トランジスタ403とトランジスタ405、トランジスタ404とトランジスタ406はインバータを構成し、高速駆動を可能としている。しかし1つのメモリセルが6トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をFとしたときにSRAMのメモリセル面積は通常100~150F2である。このためSRAMはビットあたりの単価が各種メモリの中で最も高いという課題がある。それに対して、DRAMはメモリセルが図13Bに示すようにトランジスタ411、容量素子412によって構成され、それをXデコーダー413、Yデコーダー414にて駆動している。1つのセルが1トランジスタ1容量の構成になっており、面積が小さい。DRAMのメモリセル面積は通常10F2以下である。ただし、DRAMは常にリフレッシュが必要であり、書き換えをおこなわない場合でも消費電力が発生するという課題がある。しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、10F2前後であり、且つ頻繁なリフレッシュは不要である。したがって、面積が小さく、且つ消費電力の低減されたメモリセルとすることができる。次に、図14は携帯機器のブロック図である。図14に示す携帯機器はRF回路501、アナログベースバンド回路502、デジタルベースバンド回路503、バッテリー504、電源回路505、アプリケーションプロセッサ506、フラッシュメモリ510、ディスプレイコントローラ511、メモリ回路512、ディスプレイ513、タッチセンサ519、音声回路517、キーボード518などより構成されている。ディスプレイ513は表示部514、ソースドライバ515、ゲートドライバ516によって構成されている。アプリケーションプロセッサ506はCPU507、DSP508、インターフェイス509IF509を有している。一般にメモリ回路はSRAMまたはDRAMで構成されているが、メモリ回路512に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、且つ消費電力が低減された携帯機器とすることができる。次に、図15はディスプレイのメモリ回路600に先の実施の形態で説明した半導体装置を使用した例である。図15に示すメモリ回路600は、メモリ602、メモリ603、スイッチ604、スイッチ605およびメモリコントローラ601により構成されている。メモリ602、メモリ603には、先の実施の形態で説明した半導体装置が適用される。まず、ある画像データがアプリケーションプロセッサ図示しないによって、形成される。この形成された画像データ入力画像データ1は、スイッチ604を介してメモリ602に記憶される。そしてメモリ602に記憶された画像データ記憶画像データ1は、スイッチ605、及びディスプレイコントローラ606を介してディスプレイ607に送られ、表示される。入力画像データ1に変更が無い場合、記憶画像データ1は、通常30~60Hz程度の周期でメモリ602からスイッチ605を介して、ディスプレイコントローラ606から読み出される。次に、例えばユーザーが画面を書き換える操作をしたときすなわち、入力画像データに変更が有る場合、アプリケーションプロセッサは新たな画像データ入力画像データ2を形成する。入力画像データ2はスイッチ604を介してメモリ603に記憶される。この間も定期的にメモリ602からスイッチ605を介して記憶画像データ1は読み出されている。メモリ603に新たな画像データ記憶画像データ2が記憶し終わると、ディスプレイ607の次のフレームより、記憶画像データ2は読み出され、スイッチ605、及びディスプレイコントローラ606を介して、ディスプレイ607に記憶画像データ2が送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ602に記憶されるまで継続される。このようにメモリ602、及びメモリ603は交互にデータの書き込みと、データの読み出しを行うことによって、ディスプレイ607の表示をおこなう。なお、メモリ602、及びメモリ603はそれぞれ別のメモリには限定されず、1つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ602、及びメモリ603に採用することによって、情報の書き込みおよび読み出しが高速で、且つ消費電力が低減されたディスプレイとすることができる。次に、図16は電子書籍のブロック図である。図16に示す電子書籍はバッテリー701、電源回路702、マイクロプロセッサ703、フラッシュメモリ704、音声回路705、キーボード706、メモリ回路707、タッチパネル708、ディスプレイ709、ディスプレイコントローラ710によって構成される。先の実施の形態で説明した半導体装置をメモリ回路707に使用することができる。メモリ回路707は書籍の内容を一時的に保持する機能を持つ。電子書籍の内容を一時的に保持する機能を使用する例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このような場合、本実施の形態の電子書籍はハイライト機能によって、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことができる。すなわちハイライト機能とは、ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期間保存する場合には、情報をフラッシュメモリ704にコピーしてもよい。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、且つ消費電力が低減された電子書籍とすることができる。実施の形態6本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図17を用いて説明する。本実施の形態では、コンピュータ、携帯電話機携帯電話、携帯電話装置ともいう、携帯情報端末携帯型ゲーム機、音響再生装置なども含む、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョン装置テレビ、またはテレビジョン受信機ともいうなどの電子機器に、上述の半導体装置を適用する場合について説明する。図17Aは、ノート型のパーソナルコンピュータであり、筐体801、筐体802、表示部803、キーボード804などによって構成されている。筐体801と筐体802の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、且つ消費電力が低減されたノート型のパーソナルコンピュータが実現される。図17Bは、タブレット型端末810である。タブレット型端末810は、表示部812を有する筐体811と、表示部814を有する筐体813と、操作ボタン815と、外部インターフェイス816を有する。また、タブレット型端末810を操作するスタイラス817などを備えている。筐体811と筐体813の内部には、電子回路が設けられており、電子回路には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、且つ消費電力が低減されたタブレット型端末が実現される。図17Cは、電子ペーパーを実装した電子書籍820であり、筐体821と筐体823の2つの筐体で構成されている。筐体821および筐体823には、それぞれ表示部825および表示部827が設けられている。筐体821と筐体823は、軸部837により接続されており、該軸部837を軸として開閉動作を行うことができる。また、筐体821は、電源831、操作キー833、スピーカー835などを備えている。筐体821、筐体823の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、且つ消費電力が低減された電子書籍が実現される。図17Dは、携帯電話機であり、筐体840と筐体841の2つの筐体で構成されている。さらに、筐体840と筐体841は、スライドし、図17Dのように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体841は、表示パネル842、スピーカー843、マイクロフォン844、操作キー845、ポインティングデバイス846、カメラ用レンズ847、外部接続端子848などを備えている。また、筐体840は、携帯電話機の充電を行う太陽電池セル849、外部メモリスロット850などを備えている。また、アンテナは、筐体841に内蔵されている。筐体840と筐体841の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、且つ消費電力が低減された携帯電話機が実現される。図17Eは、デジタルカメラであり、本体861、表示部867、接眼部863、操作スイッチ864、表示部865、バッテリー866などによって構成されている。本体861内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、且つ消費電力が低減されたデジタルカメラが実現される。図17Fは、テレビジョン装置870であり、筐体871、表示部873、スタンド875などで構成されている。テレビジョン装置870の操作は、筐体871が備えるスイッチや、リモコン操作機880により行うことができる。筐体871およびリモコン操作機880には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、且つ消費電力が低減されたテレビジョン装置が実現される。以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。以下の実施例1および実施例2では、実際に酸化物半導体層を作製し、その比誘電率を測定した結果について図18乃至図20を用いて説明する。図18Aに示すように、p型シリコン基板上に酸化物半導体図中でOSと表記する層を100nm形成し、そのCV容量と電圧を測定した。本実施例では、酸化物半導体としてIn-Sn-Zn-O系酸化物を用いた。具体的にはIn:Sn:Zn=2:1:3原子数比の酸化物ターゲットを用いて酸化物半導体層をスパッタリング法により形成した。得られたCV測定結果から、蓄積容量C0図18B参照を求め、蓄積容量C0から数式1を用いて比誘電率を計算した。ここで、酸化物半導体の誘電率をε、真空の誘電率をε0、面積をS、比誘電率をdとする。図19にCVの測定結果を示す。横軸に印加した電圧、縦軸に容量を示す。サンプル数n=7である。計算の結果、In:Sn:Zn=2:1:3原子数比の酸化物ターゲットを用いて形成された酸化物半導体層の比誘電率dは、約20であった。本実施例では、酸化物半導体としてIn:Ga:Zn=1:1:1原子数比の酸化物ターゲットを用いて形成したIn-Ga-Zn-O系酸化物を用いて、実施例1と同様に比誘電率を測定した。図20にCVの測定結果を示す。サンプル数n=5である。計算の結果、In:Ga:Zn=1:1:1原子数比の酸化物ターゲットを用いて形成された酸化物半導体層の比誘電率dは、約15であった。実施例1および実施例2の結果から、酸化物半導体層の比誘電率は、約4の比誘電率を有する酸化シリコンと比較して十分に高いことが示された。"