第1導電型の第1半導体層が形成された半導体基板と、前記第1半導体層内に形成された一対の溝の中に設けられた一対のトレンチゲートと、前記一対のトレンチゲートの間に、前記一対のトレンチゲート及び前記第1半導体層と接する第2導電型の第2半導体層と、前記第2半導体層及び前記半導体基板の表面と接する前記第2導電型の第3半導体層と、前記一対のトレンチゲートの側面及び前記半導体基板の表面と接する前記第1導電型の第4半導体層と、前記半導体基板の端部に形成され、前記第1半導体層内に前記半導体基板の表面に対して段差を有する段差部の側面及び底面と接する前記第1導電型の第5半導体層と、を備え、前記トレンチゲートは、ゲート絶縁膜とゲート電極とを有し、前記ゲート電極は、前記第1半導体層、前記第2半導体層及び前記第4半導体層と、前記ゲート絶縁膜を介して接することを特徴とする半導体装置。前記溝の底面と前記段差部の底面とは、前記半導体基板の表面からの深さが同じであることを特徴とする請求項1に記載の半導体装置。前記段差部の側面及び底面に、絶縁膜を介して前記ゲート電極と同じ材質の膜を備えることを特徴とする請求項1又は請求項2に記載の半導体装置。第1導電型の第1半導体層が形成された半導体基板と、前記第1半導体層内に形成された3つで一組の溝において、中央の前記溝の中に設けられた第1トレンチゲートと、前記中央の溝を挟む両端の前記溝の中に設けられた一対の第2トレンチゲートと、を備え、前記第1トレンチゲート及び前記第2トレンチゲートの間の領域において、前記第1トレンチゲート、前記第2トレンチゲート及び前記第1半導体層と接する第2導電型の第2半導体層と、前記第2半導体層及び半導体基板の表面と接する前記第2導電型の第3半導体層と、前記第1トレンチゲートの側面及び前記半導体基板の表面と接する前記第1導電型の第4半導体層と、を備え、前記一対の第2トレンチゲートと他の一対の第2トレンチゲートとの間において、前記第1半導体層と接する前記第2導電型の第5半導体層を備え、前記半導体基板の端部において、前記第1半導体層内に前記半導体基板の表面に対して段差を有する段差部が形成してあり、前記段差部の側面及び底面と接する前記第1導電型の第5半導体層を備え、前記第1トレンチゲート及び前記第2トレンチゲートは、それぞれゲート絶縁膜とゲート電極とを有し、前記第1トレンチゲートの前記ゲート電極は、前記第1半導体層、前記第2半導体層及び前記第4半導体層と前記ゲート絶縁膜を介し、前記第2トレンチゲートの前記ゲート電極は、前記第1半導体層及び前記第2半導体層と前記ゲート絶縁膜を介して接することを特徴とする半導体装置。前記第1トレンチゲートの底面と、前記第2トレンチゲートの底面と、前記段差部の底面とは、前記半導体基板の表面からの深さが同じであることを特徴とする請求項4に記載の半導体装置。前記段差部の側面及び底面に、絶縁膜を介して前記第1トレンチゲート及び前記第2トレンチゲートと同じ材質の膜を備えることを特徴とする請求項4又は請求項5に記載の半導体装置。第1導電型の第1半導体層が形成された半導体基板と、前記第1半導体層内に形成された一対の溝と、前記一対の溝の側面及び底面に接するサイドゲートと、を備え、前記一対の溝の間に、前記一対の溝の互いに隣接する側面及び前記第1半導体層と接する第2導電型の第2半導体層と、前記第2半導体層及び半導体基板の表面と接する前記第2導電型の第3半導体層と、前記一対の溝の互いに隣接する側面及び前記半導体基板の表面と接する前記第1導電型の第4半導体層と、を備え、前記半導体基板の端部において、前記第1半導体層内に前記半導体基板の表面に対して段差を有する段差部が形成してあり、前記絶縁膜を介して前記段差部の側面及び底面に前記サイドゲートと同じ材質の膜を備え、前記第2の段差部の側面及び底面と接する前記第1導電型の第5半導体層を備え、前記サイドゲートは、ゲート絶縁膜とゲート電極とを有し、前記ゲート電極は前記第1半導体層と前記ゲート絶縁膜を介して接することを特徴とする半導体装置。前記溝の底面と前記段差部の底面とは、前記半導体基板の表面からの深さが同じであることを特徴とする請求項7に記載の半導体装置。前記ゲート絶縁膜の膜厚は50nm以上150nm以下であることを特徴とする請求項1乃至請求項8の何れか一項に記載の半導体装置。請求項1に記載の半導体装置の製造方法であって、第1導電型の第1半導体層が形成された半導体基板の表面付近に、第2導電型の不純物を第1濃度で注入する第1工程と、前記第1半導体層の表面付近の前記第1濃度で注入される前記第2導電型の不純物よりも浅い位置に、前記第2導電型の不純物を前記第1濃度より高い濃度の第2濃度で注入する第2工程と、前記半導体基板の表面からエッチングして、前記第1半導体層に一対のトレンチゲートを設けるための一対の溝と、前記半導体基板の端部に段差部と、を形成する第3工程と、熱酸化処理によって前記溝の内壁に絶縁膜を形成する第4工程と、前記溝に導電物質を埋め込む第5工程と、前記第4工程において形成された前記絶縁膜であって、前記溝の内壁以外に形成された前記絶縁膜を除去する第6工程と、前記一対の溝の間であって前記溝と接する部分の近傍と、前記段差部の底面及び側面とに、前記第1導電型の不純物を、前記半導体基板の表面に対して斜め方向から注入する第7工程と、を含み、前記第1工程と前記第2工程とは、マスクを変更することなく連続して行い、前記第3工程において、前記溝及び前記段差部を前記半導体基板の表面から同じ深さにエッチングすることを特徴とする半導体装置の製造方法。請求項4に記載の半導体装置の製造方法であって、第1導電型の第1半導体層が形成された半導体基板の表面付近に、第2導電型の不純物を第1濃度で注入する第1工程と、前記第1半導体層の表面付近の前記第1濃度で注入される前記第2導電型の不純物よりも浅い位置に、前記第2導電型の不純物を前記第1濃度より高い濃度の第2濃度で注入する第2工程と、前記半導体基板の表面からエッチングして、前記第1半導体層に第1トレンチゲート及び第2トレンチゲートを設けるための3つで一組の溝と、前記半導体基板の端部に段差部と、を形成する第3工程と、熱酸化処理によって前記溝の内壁に絶縁膜を形成する第4工程と、前記溝に導電物質を埋め込む第5工程と、前記第4工程において形成された前記絶縁膜であって、前記溝の内壁以外に形成された前記絶縁膜を除去する第6工程と、前記一対の溝の間であって前記溝と接する部分の近傍と、前記段差部の底面及び側面とに、前記第1導電型の不純物を、前記半導体基板の表面に対して斜め方向から注入する第7工程と、を含み、前記第1工程と前記第2工程とは、マスクを変更することなく連続して行い、前記第3工程において、前記溝及び前記段差部を前記半導体基板の表面から同じ深さにエッチングすることを特徴とする半導体装置の製造方法。請求項7に記載の半導体装置の製造方法であって、第1導電型の第1半導体層が形成された半導体基板の表面付近に、第2導電型の不純物を第1濃度で注入する第1工程と、前記第1半導体層の表面付近の前記第1濃度で注入される前記第2導電型の不純物よりも浅い位置に、前記第2導電型の不純物を前記第1濃度より高い濃度の第2濃度で注入する第2工程と、前記半導体基板の表面からエッチングして、前記第1半導体層に一対のサイドゲートを設けるための一対の溝と、前記半導体基板の端部に段差部と、を形成する第3工程と、熱酸化処理によって前記溝の内壁及び前記段差部の底面及び側面に絶縁膜を形成する第4工程と、前記溝の底面及び側面と接する角部と、前記段差部の底面及び側面と接する角部と、に接するように導電物質膜を形成する第5工程と、前記第4工程において形成された前記絶縁膜であって、前記溝の前記角部及び前記段差部の前記角部以外に形成された前記絶縁膜を除去する第6工程と、前記一対の溝の間であって前記溝と接する部分の近傍と、前記段差部の底面及び側面とに、前記第1導電型の不純物を、前記半導体基板の表面に対して斜め方向から注入する第7工程と、を含み、前記第1工程と前記第2工程とは、マスクを変更することなく連続して行い、前記第3工程において、前記溝及び前記段差部を前記半導体基板の表面から同じ深さにエッチングすることを特徴とする半導体装置の製造方法。一対の直流端子と、交流の相数と同数の交流端子と、前記一対の直流端子間に接続された、それぞれのスイッチング素子と逆極性のダイオードの並列回路を2個直列に接続した構成からなり、前記並列回路の相互接続点が異なる交流端子に接続された交流の相数と同数の電力変換単位とを備え、前記スイッチング素子が請求項1乃至請求項9の何れか一項に記載の半導体装置であることを特徴とする電力変換装置。しかしながら、特許文献1に記載の絶縁ゲート縦型半導体装置は、ターミネーション領域の構造に関して記載されていない。ターミネーション領域の端部では、横方向への空乏層の伸びを抑制するためn型不純物領域チャネルストッパ層を形成する必要があるが、n型ソース層を形成した後、p型コンタクト層をレジストパターンを用いることなく形成するため、ターミネーション領域の端部にn型不純物領域のみを形成するのは困難である。一方、特許文献2に記載の絶縁ゲート縦型半導体装置では、n型ソース層を形成した後、酸化シリコン膜にコンタクトホールを開口し、酸化シリコン膜をマスクにしてp型コンタクト層を形成する。このため、ターミネーション端部にn型不純物領域を形成することは可能であるが、コンタクトホール部には必ずp型コンタクト層が形成されるため、n型不純物領域と金属電極とを直接コンタクトさせることができない。n型不純物領域の後方にp型コンタクト層を形成し、p型コンタクト層を介してn型不純物領域と金属電極とを電気的に接続させる構造となってしまう。このため、ターミネーションの幅が広くなってしまうという問題がある。本発明は、上記のような問題に鑑みてなされたものであって、製造工程数を削減でき、ターミネーション幅の拡大を抑制できる半導体装置を提供することを課題とする。前記した課題を解決するために、本発明の半導体装置は、第1導電型の第1半導体層が形成された半導体基板と、前記第1半導体層内に形成された一対の溝の中に設けられた一対のトレンチゲートと、前記一対のトレンチゲートの間に、前記一対のトレンチゲート及び前記第1半導体層と接する第2導電型の第2半導体層と、前記第2半導体層及び前記半導体基板の表面と接する前記第2導電型の第3半導体層と、前記一対のトレンチゲートの側面及び前記半導体基板の表面と接する前記第1導電型の第4半導体層と、前記半導体基板の端部に形成され、前記第1半導体層内に前記半導体基板の表面に対して段差を有する段差部の側面及び底面と接する前記第1導電型の第5半導体層と、を備え、前記トレンチゲートは、ゲート絶縁膜とゲート電極とを有し、前記ゲート電極は、前記第1半導体層、前記第2半導体層及び前記第4半導体層と、前記ゲート絶縁膜を介して接するように構成した。本発明の半導体装置によれば、第2半導体層と第3半導体層とを同一のマスクを用いて形成できるため、製造工程数を削減することができる。更に、半導体基板の外縁部に設けられるターミネーション領域の端部において、第1導電型の不純物領域と金属電極とを直接コンタクトさせることができるため、ターミネーション領域の幅の拡大を抑制することができる。本発明を実施する形態について、図面を参照しながら説明する。なお、各図及び各実施形態において、同一又は類似の構成要素には同じ符号を付し、適宜説明を省略する。<第1実施形態>[半導体装置の構成]まず、図1及び図2を参照して、本発明の第1実施形態に係る半導体装置の構成について説明する。なお、図1及び図2に示した半導体装置1は、ゲート電極を有する縦型トランジスタである。更に詳細には、トレンチゲート構造のnチャネル型MOSFETMetalOxideSemiconductorFieldEffectTransistorを有するIGBTInsulatedGateBipolarTransistorである。図1に示すように、第1実施形態に係る半導体装置1は、平面視で、中央部にゲートパッドGP及び電流が流れるアクティブ領域ACTが配置されており、アクティブ領域ACTの周辺を取り囲むようにターミネーション領域TERが配置されている。また、ターミネーション領域TERには、金属電極FPが多重に配置されている。また、図2は、図1のA-B’における断面図であり、A-A’はアクティブ領域ACTの、B-B’はターミネーション領域TERの、断面をそれぞれ示す。図2に示すように、アクティブ領域ACTのA-A’断面においては、コレクタ電極COLに接してホールエミッタ層PEが形成されており、更にn型バッファ層NBとn型ドリフト層NDとp型ベース層PBとp型コンタクト層PCとが順次形成されている。また、半導体基板SUBの表面は酸化シリコン膜OXで被覆されており、酸化シリコン膜OXには、n型ソース層NS及びp型コンタクト層PCとエミッタ電極EMTと、p型ウェル層PW内のp型コンタクト層PCと金属電極FPと、ゲート電極の配線WPとゲートパッドGPと、をそれぞれ電気的に接続するためのコンタクトホールTHが適宜設けられている。なお、本明細書において、半導体基板SUBとは、元の半導体基板SUBそのものであるn型ドリフト層NDのほか、イオン注入により導電型や不純物濃度が変化するホールエミッタ層PE、n型バッファ層NB、p型ベース層PB、p型コンタクト層PC及びn型ソース層NSを含めた半導体層全体を指すものとする。また、半導体基板SUBのエミッタ電極EMTが設けられる側を表面、コレクタ電極COLが設けられる側を裏面と呼ぶこととする。また、半導体基板SUBの上端からn型ドリフト層NDの上部にかけて、一対の溝TR1が形成され、この一対の溝TR1内にそれぞれトレンチゲートTGが形成されている。このトレンチゲートTGは、溝TR1にゲート電極GEがゲート酸化膜GOXを介して埋め込まれた構造を有している。また、ゲート電極GEは、外部と接続するためのゲートパッドGPと配線WPを介して電気的に接続されている。なお、ゲート酸化膜GOXは、トレンチゲートTGの上面を被覆する酸化シリコン膜OXと一体化した絶縁膜を形成している。一対のトレンチゲートTGの間にはエミッタ電極EMTと接してp型コンタクト層PC及びn型ソース層NSが形成されている。更に、p型コンタクト層PCとn型ドリフト層NDとの間にp型ベース層PBが形成されている。従って、トレンチゲートTGは、側面上部でn型ソース層NSと接し、側面でp型ベース層PBと接し、底面及び側面下部でn型ドリフト層NDと接している。また、アクティブ領域ACTにおいて、一対のトレンチゲートTG並びにその間に形成されるp型コンタクト層PC、n型ソース層NS及びp型ベース層PBからなる構造は、この構造を単位として、1つ又は複数の単位が形成される。すなわち、図2のA-B’断面においては、2単位の構造すなわち、二対のトレンチゲートTGが示されている。また、ターミネーション領域TERのB-B’断面においても、A-A’断面と同様にコレクタ電極COLに接してホールエミッタ層PEが形成されており、更にn型バッファ層NBとn型ドリフト層NDとが順次形成されている。ターミネーション領域TERの内側領域では、n型ドリフト層NDと半導体基板SUBの表面とに接してp型ウェル層PWが形成されている。このp型ウェル層PWは、ターミネーション領域TERにおいて平面視で内部を取り囲むように形成され、端部から内側方向図2においては右端から左方向に1重又は多重に形成される。なお、図2に示した例では、p型ウェル層PWは多重に形成されている。また、ターミネーション領域TERの端部においては、段差TR2が設けられており、段差TR2の側面及び底面に接して、チャネルストッパ層CHSが形成されている。p型ウェル層PW及びチャネルストッパ層CHSは、酸化シリコン膜OXに形成されたコンタクトホールTHを介して、それぞれ金属電極FPと接続している。また、図2のA’-B間における半導体装置1の表面には、酸化シリコン膜OXを介して、トレンチゲートTGのゲート電極GEと接続する配線WPが設けられている。更に、この配線WPは、酸化シリコン膜OXに設けられたコンタクトホールTHを介してゲートパッドGPから延在する金属電極と接続されている。[半導体装置の製造方法]次に、図3A及び図3Bを参照適宜図1及び図2参照して、第1実施形態に係る半導体装置1の製造方法について説明する。なお、図3A及び図3Bは、図2に示した断面図におけるA-A’及びB-B’に対応する領域を示したものである。n型バッファ層及びp型ウェル層を形成する工程まず、図3Aaに示すように、n型バッファ層NB及びp型ウェル層PWを形成する。そのために、まず、公知のイオン打ち込み法により、n型シリコンからなる半導体基板SUB厚さ約350μmの裏面にリンイオンを打ち込み、深さ約20μmのn型バッファ層NBを形成する。また、半導体基板SUBの表面に、ターミネーション領域TERのp型ウェル層PWを形成する領域に開口を有するマスクを形成して、公知のイオン打ち込み法により、半導体基板SUBの表面側からボロンイオンを打ち込み、深さ約10μmのp型ウェル層PWを形成する。その後、熱酸化処理を施すことにより、半導体基板SUBの表面には、酸化シリコン膜OX厚さ約2μmが形成される。また、このとき、半導体基板SUBに打ち込んだイオンは、半導体基板SUB内に拡散される。以上の工程により、図3Aaに示す構造が形成される。p型コンタクト層及びp型ベース層を形成する工程次に、図3Abに示すように、p型コンタクト層PC及びp型ベース層PBを形成する。そのために、まず、公知のホトエッチング法により、半導体基板SUBの表面に形成された酸化シリコン膜OXをパターンニングする。なお、このパターニングにより、アクティブ領域ACTの全面、並びにターミネーション領域TERの段差TR2を形成する領域及びp型ウェル層PW上のコンタクトホールTHとなる領域上の酸化シリコン膜OXを除去する。そして、アクティブ領域ACTについてはマスクを用いることなく全面に、また、ターミネーション領域TERにおいてはパターニングした酸化シリコン膜OXをマスクにして、公知のイオン打ち込み法により、面密度約3×1013cm-2の低濃度ボロンイオンPBIの打ち込み第1工程と、面密度約1×1015cm-2の高濃度ボロンイオンPCIの打ち込み第2工程と、を順次に行う。このとき、打ち込みエネルギーは高濃度ボロンイオンPCIよりも低濃度ボロンイオンPBIの方を大きくし、より深くまで打ち込まれるようにする。ここで、高濃度ボロンイオンPCIを打ち込む深さは、例えば、それぞれ数十nmすることができ、低濃度ボロンイオンPBIを打ち込む深さは、例えば、1μm程度以下とすることができる。なお、高濃度ボロンイオンPCI及び低濃度ボロンイオンPBIの打ち込みは、どちらを先に行ってもよいが、より深くに打ち込む低濃度ボロンイオンPBIを先に打ち込むことが好ましい。打ち込んだボロンイオンは、後記するゲート酸化膜を形成する工程において熱酸化処理を施すことにより、半導体基板SUBに拡散し、p型コンタクト層PC及びp型ベース層PBとなる。このように、本実施形態では、p型コンタクト層PC及びp型ベース層PBを形成するためのボロンイオンの打ち込みを、アクティブ領域ACTにマスクを形成することなく、同じ工程で行うことができるため、製造工程数を削減することができる。なお、n型シリコンからなる半導体基板SUBにおいて、イオン打ち込み及び拡散がされずに元のn型シリコンのまま残され、n型バッファ層NB及びp型ウェル層PW及びp型ベース層PBに挟まれた部分がn型ドリフト層NDとなる。溝及び段差を形成する工程次に、図3Acに示すように、溝TR1及び段差TR2を形成する。そのために、公知のホトエッチング法により、アクティブ領域ACTにトレンチゲートTGを形成するための溝TR1深さ約5μmを形成する。また同時に、ターミネーション領域TERの端部では酸化シリコン膜OXをマスクにして段差TR2深さ約5μmを形成する第3工程。また、段差TR2の深さは、トレンチゲートTGを形成するための溝TR1と同じ深さに形成するため、これらは同一のエッチング工程によって形成することができ、段差TR2を形成するために製造工程数を増加することがない。なお、このエッチング工程において、ターミネーション領域TERの端部に打ち込まれた高濃度ボロンイオンPCI及び低濃度ボロンイオンPBIは除去される。このため、後記するトレンチゲート及びn型ソース層、並びにチャネルストッパ層を形成する工程において、ボロンイオンを打ち込むことにより、段差TR2の形成領域に、p型半導体層を介さずに、n型ドリフト層NDと接するn型のチャネルストッパ層CHSを形成することができる。ゲート酸化膜を形成する工程次に、図3Baに示すように、ゲート酸化膜GOXを形成する。そのために、公知の熱酸化処理により半導体基板SUBの表面を酸化し、ゲート酸化膜GOX膜厚約100nmを形成する第4工程。ここで、溝TR1の内壁に形成された酸化膜が、トレンチゲートTGのゲート酸化膜GOXとなる。また、この熱酸化処理において、前記したp型コンタクト層及びp型ベース層を形成する工程で、アクティブ領域ACTA-A’断面に打ち込まれた高濃度ボロンイオンPCI及び低濃度ボロンイオンPBIが拡散し、p型コンタクト層PC及びp型ベース層PBがそれぞれ形成される。同様に、ターミネーション領域TERB-B’断面のp型ウェル層PWに打ち込まれた高濃度ボロンイオンPCI及び低濃度ボロンイオンPBIも拡散し、p型コンタクト層PC及びp型ベース層PBがそれぞれ形成される。但し、低濃度ボロンイオンPBIの拡散により増加するボロンイオン濃度は、元のp型ウェル層PWのボロンイオン濃度に比べて低く、p型ベース層PBと元のp型ウェル層PWとをほとんど区別できない。このため、図3Bにおいては、p型ウェル層PWにおけるp型ベース層PBの記載は省略している。トレンチゲート及びn型ソース層、並びにチャネルストッパ層を形成する工程次に、図3Bbに示すように、トレンチゲートTG及びn型ソース層NS、並びにチャネルストッパ層CHSを形成する。そのために、まず、公知のCVDChemicalVaporDeposition法により、溝TR1にポリシリコン膜をゲート電極GEとして埋め込み、トレンチゲートTGを形成する第5工程。その後、ゲート酸化膜を形成する工程で半導体基板SUBの表面に形成された酸化膜をエッチングして除去する第6工程。このとき、溝TR1のゲート電極GEが埋め込まれた領域の内壁に形成された酸化膜は除去されずに、ゲート酸化膜GOXとして残される。次に、公知のホト工程により、対となるトレンチゲートTGを形成する溝TR1に挟まれたp型コンタクト層PC及びp型ベース層PBの角部と、段差TR2の底面及び側面とを除く領域をマスクし、公知のイオン打ち込み法により、n型不純物であるリンイオンを打ち込み、n型ソース層NS及びチャネルストッパ層CHSを形成する第7工程。このとき、半導体基板SUBの表面に対して斜め方向にn型不純物を注入することにより溝TR1及び段差TR2の側面にもn型不純物層であるn型ソース層NS及びチャネルストッパ層CHSが形成される。酸化シリコン膜、エミッタ電極、金属電極、ホールエミッタ層及びコレクタ電極を形成する工程最後に、酸化シリコン膜OX、エミッタ電極EMT、金属電極FP、ホールエミッタ層PE及びコレクタ電極COLを形成する。そのために、まず、CVD法により、半導体基板SUBの表面に酸化シリコン膜OXを形成する。そして、公知のホトエッチング法により、対となるトレンチゲートTG間に形成されたp型コンタクト層PC及びn型ソース層NSと、段差TR2の底面部のチャネルストッパ層CHSの一部と、p型ウェル層PW上に形成されたp型コンタクト層PCとが露出するように、酸化シリコン膜OXの一部を除去してコンタクトホールTHを形成する。なお、アクティブ領域ACTにおいて、ゲート酸化膜GOXと酸化シリコン膜OXとは一体化された絶縁膜となる。次に、公知のスパッタリング法などにより、半導体基板SUBの表面に金属膜を積層して、エミッタ電極EMT及び金属電極FPを形成する。これによって、酸化シリコン膜OXに形成したコンタクトホールTHを介して、p型コンタクト層PCとn型ソース層NSとエミッタ電極EMTとが接続され、p型ウェル層PWと金属電極FPとが接続され、チャネルストッパ層CHSと金属電極FPとが接続される。また、半導体基板SUBの裏面から、公知のイオン打ち込み法により、ボロンイオンを全面に打ち込むことにより、ホールエミッタ層PEを形成する。その後、半導体基板SUBの裏面に、公知のスパッタリング法などにより、金属層を積層して、コレクタ電極COLを形成する。以上の工程により、図2に示した構造の半導体装置1を得ることができる。第1実施形態に係る半導体装置及びその製造方法によれば、p型コンタクト層PCとp型ベース層PBとは、半導体基板SUBの表面の酸化シリコン膜OX図3Ab参照をマスクにしてイオン打ち込みにより形成するためホトエッチング工程を削減できる。更に、後工程であるゲート酸化膜GOXの形成工程の熱酸化処理によって当該イオンの拡散を行うため、イオン打ち込み後に行うべき熱アニール工程を削減することができる。更に、段差TR2を形成する際に、ターミネーション領域TERの端部に打ち込まれたボロンイオンを除去するため、チャネルストッパ層CHSと金属電極FPとを直接コンタクトさせることが可能となり、リーク電流を防止するためのチャネルストッパ層CHSを設ける領域の拡大を抑制することができる。また、段差TR2部の側面にチャネルストッパ層CHSを形成できるため、チャネルストッパ層CHSを、半導体基板SUBの表面に平行に平面的に形成するよりも、横方向への空乏層の伸びを抑制することができ、チャネルストッパ層としての効果を更に向上することができる。<第2実施形態>[半導体装置の構造]次に、本発明の第2実施形態に係る半導体装置について説明する。まず、図4を参照して、第2実施形態に係る半導体装置1Aの構造について説明する。なお、第2実施形態に係る半導体装置1Aの平面視の構造は、第1実施形態に係る半導体装置1の構造と同様であるから、適宜図1を参照する。また、図4に示した半導体装置1Aは、トレンチゲート構造のnチャネル型MOSFETを有するIGBTである。ここで、図4は、図1のA-B’における断面図であり、A-A’はアクティブ領域ACTの、B-B’はターミネーション領域TERの、断面をそれぞれ示す。図4に示した第2実施形態に係る半導体装置1Aは、図2に示した第1実施形態に係る半導体装置1とは、アクティブ領域ACTA-A’断面の構成が異なっており、ターミネーション領域TERB-B’断面の構成は同じである。第2実施形態に係る半導体装置1Aは、図4に示すように、アクティブ領域ACTA-A’断面にもp型ウェル層PWが形成され、p型ウェル層PWの挟まれた領域にトレンチゲートTGが配置されている。また、トレンチゲートTGの左右両側のp型ウェル層PWのそれぞれに接して、2つのダミーゲートDGが配置されている。第2実施形態に係る半導体装置1Aは、3つで一組の溝TR1内に形成された一対のダミーゲートDGと、一対のダミーゲートDGに挟まれたトレンチゲートTGと、これらの間に形成された各半導体層を単位として、p型ウェル層PWを挟んで、1又は複数の単位が形成される。ここで、トレンチゲートTG及びダミーゲートDGは、図2に示した第1実施形態に係る半導体装置1におけるトレンチゲートTGと同様の形状を有しており、それぞれゲート電極GE及びダミーゲート電極DGEが、ゲート酸化膜GOXを介して溝TR1に埋め込まれて構成されている。トレンチゲートTGのゲート電極GEは、配線WPを介してゲートパッドGPに電気的に接続されている。また、ダミーデートDGのダミーゲート電極DGEは、配線図示せずを介してエミッタ電極EMTと電気的に接続されている。トレンチゲートTGと一対のダミーゲートDGとの間には、コンタクトホールTHを介してエミッタ電極EMTと接するp型コンタクト層PC及びn型ソース層NSが形成されている。更に、p型コンタクト層PCとn型ドリフト層NDとの間にp型ベース層PBが形成されている。従って、トレンチゲートTGは、側面上部でn型ソース層NSと接し、側面でp型ベース層PBと接し、底面及び側面下部でn型ドリフト層NDと接している。また、ダミーゲートDGは、側面上部でp型コンタクト層PCと接し、側面でp型ベース層PBと接し、底面及び側面下部でn型ドリフト層NDと接している。また、p型ベース層PBとn型ドリフト層NDとの間にn型電荷障壁層HBが形成されている。なお、n型電荷障壁層HBは、省略することも可能であるが設けることが好ましい。n型電荷障壁層HBを設けることによって、半導体装置1AがIGBT動作する際に、ホールエミッタ層PEからn型ドリフト層NDへ注入されるホールが、上層へ移動することをバリアして、n型ドリフト層NDにおける電荷密度を高く保つためのものである。ターミネーション領域TERB-B’断面の構成は、図2に示した第1実施形態に係る半導体装置1と同様であるから、説明は省略する。[半導体装置の製造方法]前記したように、ダミーゲートDGは、トレンチゲートTGと同様の構成である。また、p型ウェル層PWには、p型ベース層PB図示せずとp型コンタクト層PCも重なって形成されるが、3層ともボロンイオンの打ち込みによって形成されていることや、p型ウェル層PWの拡散長が約10μmと、この3層の中で最も長いことから、第1実施形態に係る半導体装置1の製造方法と同様な製造方法を用いて、図4に示した構造の半導体装置1Aを得ることができる。n型電荷障壁層を形成する工程n型電荷障壁層HBは、図3Ac又は図3Bbに示した段階の次工程として、公知のホト法により、n型電荷障壁層HBを形成する領域に開口を有するマスクを形成し、公知のイオン打ち込み法で、p型ベース層PBが形成される深さよりも深くn型不純物であるリンイオンを打ち込むことで形成することができる。また、他の構成については、前記したように、図3A及び図3Bに示した第1実施形態に係る半導体装置の製造方法と同様にして製造することができるため、説明は省略する。第2実施形態に係る半導体装置1Aによれば、第1実施形態に係る半導体装置1と同様に、p型コンタクト層PC及びp型ベース層PBを形成するための製造工程数を削減することができる。また、チャネルストッパ層CHSと金属電極FPとを直接コンタクトさせることが可能となり、リーク電流を防止するためのチャネルストッパ層CHSを設ける領域の拡大を抑制することができる。また、段差TR2部の側面にチャネルストッパ層CHSを形成できるため、チャネルストッパ層CHSを、半導体基板SUBの表面に平行に平面的に形成するよりも、横方向への空乏層の伸びを抑制することができ、チャネルストッパ層としての効果を更に向上することができる。更に、第2実施形態に係る半導体装置1Aによれば、スイッチング時にp型ウェル層PWの電位が変動してもダミーゲートDGがトレンチゲートTGの周辺の電位を固定するため、スイッチングノイズを低減することができる。更に、深さ約5μmのダミーゲートDGに対し、深さ約10μmのp型ウェル層PWを形成しているため、ダミーゲートDGの底部の電界集中を緩和することができる。これにより、耐圧やゲート酸化膜GOXの信頼性、宇宙線耐量を向上することができる。また、アクティブ領域に形成するp型ウェル層PWの幅をp型ベース層PBの幅よりも広くしている。これにより、伝導度変調が促進され、スイッチングにおける低オン電圧を実現することができる。更にまた、n型電荷障壁層HBを設けているため、半導体装置1AがIGBT動作する際に、ホールエミッタ層PEからn型ドリフト層NDへ注入されるホールが、上層へ移動することをバリアして、n型ドリフト層NDにおける電荷密度を高く保つことができる。これによって、伝導度変調の効果が増強され、低オン電圧に貢献する。<第3実施形態>[半導体装置の構成]次に、本発明の第3実施形態に係る半導体装置について説明する。まず、図5を参照して、第3実施形態に係る半導体装置1Bの構造について説明する。なお、第3実施形態に係る半導体装置1Bの平面視の構造は、第1実施形態に係る半導体装置1の構造と同様であるから、適宜図1を参照する。また、図5に示した半導体装置1Bは、サイドゲート構造のnチャネル型MOSFETを有するIGBTである。ここで、図5は、図1のA-B’における断面図であり、A-A’はアクティブ領域ACTの、B-B’はターミネーション領域TERの、断面をそれぞれ示す。図5に示した第3実施形態に係る半導体装置1Bは、図2に示した第1実施形態に係る半導体装置1とは、アクティブ領域ACTA-A’断面において、図2に示した第1実施形態に係る半導体装置1における溝TR1よりも幅広の溝TR1が形成され、この幅広の溝TR1の両側の側面にサイドゲートSGを形成していることが異なっている。サイドゲートSGは、図2に示した第1実施形態に係る半導体装置1におけるトレンチゲートTGに相当するものであり、ゲート酸化膜GOXを介してポリシリコンからなるゲート電極GEが溝TR1の底面及び側面に接する角部に埋め込まれている。ゲート電極GEは、配線WPを介してゲートパッドGPと電気的に接続されている。また、半導体基板SUBの表面は酸化シリコン膜OXで被覆されており、酸化シリコン膜OXには、n型ソース層NS及びp型コンタクト層PCとエミッタ電極EMTと、p型ウェル層PW内のp型コンタクト層PCと金属電極FPと、ゲート電極の配線WPとゲートパッドGPと、をそれぞれ電気的に接続するためのコンタクトホールTHが適宜設けられている。なお、ゲート酸化膜GOXは、サイドゲートSGの上面を被覆する酸化シリコン膜OXと一体化した絶縁膜を形成している。また、隣接する溝TR1の、互いに隣接する側面に形成されたサイドゲートSG同士が対となっている。そして、この対となるサイドゲートSGに挟まれた領域に、n型ソース層NS、p型コンタクト層PC及びp型ベース層PBが形成されており、これらで一つの単位を構成している。半導体装置1Bでは、1又は複数のこの単位が形成される。また、ターミネーション領域TERB-B’断面においても、段差TR2の側面に、溝TR1に形成したサイドゲートSGと同様の構造の構造が形成されている。また、この構造内には、サイドゲートSG内のポリシリコンからなるゲート電極GEと同層として形成されるポリシリコン電極POLYが設けられている。なお、ターミネーション領域TERに形成されるポリシリコン電極POLYは、ゲートパッドGPとは接続されず、フローティング状態である。[半導体装置の製造方法]次に、図6を参照適宜図1及び図5参照して、第3実施形態に係る半導体装置1Bの製造方法について説明する。なお、図6は、図5に示した断面図におけるC-C’及びB-B’に対応する領域を示したものである。まず、図6aに示すように、n型バッファ層NB及びp型ウェル層PWを形成すると共に、低濃度ボロンイオンPBI及び高濃度ボロンイオンPCIをイオン注入し、溝TR1及び段差TR2を形成する。なお、酸化シリコン膜OXは、アクティブ領域ACTの全面、並びにターミネーション領域TERの段差TR2を形成する領域及びp型ウェル層PW上のコンタクトホールTHとなる領域上は被覆しないようにパターニングされている。なお、図6aに示す段階までは、図3Aaから図3Acに示した第1実施形態に係る半導体装置1の製造方法と同様にして形成することができる。n型バッファ層及びp型ウェル層を形成する工程図3Aa参照まず、第1実施形態に係る半導体装置の製造方法と同様に、n型シリコンからなる半導体基板SUBの裏面にn型バッファ層NBを形成し、半導体基板SUBの表面にp型ウェル層PWを形成する。p型コンタクト層及びp型ベース層を形成する工程図3Ab参照次に、半導体基板SUBの表面に形成された酸化シリコン膜OXをパターンニングし、酸化シリコン膜OXをマスクにして低濃度ボロンイオンPBIに打ち込み第1工程及び高濃度ボロンイオンPCIの打ち込み第2工程を行う。溝及び段差を形成する工程次に、公知のホトエッチング法により、アクティブ領域ACTに溝TR1深さ約3μmを、ターミネーション領域TERの端部に段差TR2深さ約3μmを形成する第3工程。このエッチング工程において、アクティブ領域ACTの一部及びターミネーション領域TERの端部に打ち込まれた高濃度ボロンイオンPCI及び低濃度ボロンイオンPBIは除去される。このとき、段差TR2の深さは、サイドゲートSGを形成するための溝TR1と同じ深さに形成するため、これらは同一のエッチング工程によって形成することができ、段差TR2を形成するために製造工程数を増加することがない。また、このエッチング工程において、ターミネーション領域TERの端部に打ち込まれた高濃度ボロンイオンPCI及び低濃度ボロンイオンPBIは除去される。このため、後記するn型ソース層及びチャネルストッパ層を形成する工程において、n型不純物であるリンイオンを打ち込むことにより、段差TR2の形成領域に、p型半導体層を介さずに、n型ドリフト層NDと接するn型のチャネルストッパ層CHSを形成することができる。ゲート酸化膜を形成する工程次に、図6bに示すように、ゲート酸化膜GOXを形成する。そのために、公知の熱酸化処理により半導体基板SUBの表面を酸化し、ゲート酸化膜GOX膜厚約100nmを形成する第4工程。また、この熱酸化処理によって、前記したp型コンタクト層及びp型ベース層を形成する工程で、アクティブ領域ACTC-C’断面に打ち込まれた高濃度ボロンイオンPCI及び低濃度ボロンイオンPBIが拡散し、p型コンタクト層PC及びp型ベース層PBがそれぞれ形成される。同様に、ターミネーション領域TERB-B’断面のp型ウェル層PWに打ち込まれた高濃度ボロンイオンPCI及び低濃度ボロンイオンPBIも拡散し、p型コンタクト層PC及びp型ベース層PBがそれぞれ形成される。但し、低濃度ボロンイオンPBIの拡散により増加するボロンイオン濃度は、元のp型ウェル層PWのボロンイオン濃度に比べて低く、p型ベース層PBと元のp型ウェル層PWとをほとんど区別できない。このため、図3Bにおいては、p型ベース層PBの記載は省略している。サイドゲート、ポリシリコン電極及びチャネルストッパ層、並びにn型ソース層を形成する工程次に、図6cに示すように、サイドゲートSG、ポリシリコン電極POLY及びチャネルストッパ層CHS、並びにn型ソース層NSを形成する。そのために、まず、公知のCVD法により、半導体基板SUBの表面にポリシリコン膜を形成し、公知のエッチング法により、不要なポリシリコン膜を除去してゲート電極GE及びポリシリコン電極POLYを形成する第5工程。その後、ゲート酸化膜を形成する工程で半導体基板SUBの表面に形成された酸化膜をエッチングして除去する第6工程。このとき、溝TR1内の領域の酸化膜は除去されずに、ゲート酸化膜GOXとして残される。次に、公知のホト工程により、対となるサイドゲートSGに挟まれたp型コンタクト層PC及びp型ベース層PBの角部と、段差TR2の底面及び側面とを除く領域を、公知のホト工程によりマスクし、公知のイオン打ち込み法により、n型不純物例えばリンイオンを打ち込んでn型ソース層NS及びチャネルストッパ層CHSを形成する第7工程。このとき、半導体基板SUBの表面に対して斜め方向にn型不純物を注入することにより溝TR1及び段差TR2の側面にもn型不純物層であるn型ソース層NS及びチャネルストッパ層CHSが形成される。酸化シリコン膜、エミッタ電極、金属電極、ホールエミッタ層及びコレクタ電極を形成する工程最後に、酸化シリコン膜OX、エミッタ電極EMT、金属電極FP、ホールエミッタ層PE及びコレクタ電極COLを形成する。そのために、まず、公知のCVD法により、半導体基板SUBの表面に酸化シリコン膜OXを形成する。そして、公知のホトエッチング法により、対となるサイドゲートSG間に形成されたp型コンタクト層PC及びn型ソース層NSと、段差TR2の底面部のチャネルストッパ層CHSの一部と、p型ウェル層PW上に形成されたp型コンタクト層PCとが露出するように、酸化シリコン膜OXの一部を除去してコンタクトホールTHを形成する。なお、アクティブ領域ACTにおいて、ゲート酸化膜GOXと酸化シリコン膜OXとは一体化された絶縁膜となる。次に、公知のスパッタリング法などにより、半導体基板SUBの表面に金属膜を積層して、エミッタ電極EMT及び金属電極FPを形成する。これによって、酸化シリコン膜OXに形成したコンタクトホールTHを介して、p型コンタクト層PCとn型ソース層NSとエミッタ電極EMTとが接続され、p型ウェル層PWと金属電極FPとが接続され、チャネルストッパ層CHSと金属電極FPとが接続される。また、半導体基板SUBの裏面から、公知のイオン打ち込み法により、ボロンイオンを全面に打ち込むことにより、ホールエミッタ層PEを形成する。その後、半導体基板SUBの裏面に、公知のスパッタリング法などにより、金属層を積層して、コレクタ電極COLを形成する。以上の工程により、図5に示した構造の半導体装置1Bを得ることができる。第3実施形態に係る半導体装置1Bによれば、第1実施形態に係る半導体装置1と同様に、p型コンタクト層PC及びp型ベース層PBを形成するための製造工程数を削減することができる。また、チャネルストッパ層CHSと金属電極FPとを直接コンタクトさせることが可能となり、リーク電流を防止するためのチャネルストッパ層CHSを設ける領域の拡大を抑制することができる。また、段差TR2部の側面にチャネルストッパ層CHSを形成できるため、チャネルストッパ層CHSを、半導体基板SUBの表面に平行に平面的に形成するよりも、横方向への空乏層の伸びを抑制することができ、チャネルストッパ層としての効果を更に向上することができる。更に、第3実施形態に係る半導体装置1Bによれば、アクティブ領域ACTがトレンチゲート構造ではなくサイドゲート構造となるため、帰還容量を低減できスイッチング損失を低減することができる。更に、ターミネーション領域TERの端部に形成される段差TR2の側面にもサイドゲートSGと同形状のポリシリコン電極POLYが形成される。このポリシリコン電極POLYにより、段差部の急峻な形状が緩和されるため、端部に形成される金属電極FPの段切れを防止することができる。次に、第1実施形態乃至第3実施形態に係る半導体装置1、1A、1Bの変形例について、適宜図1、図2、図4及び図5を参照して説明する。<第1変形例>第1実施形態及び第2実施形態に係る半導体装置1、1Aにおいて、ターミネーション領域TERの端部の段差TR2の側面図2及び図4参照に、図5に示した第3実施形態における半導体装置1Bと同様の、ポリシリコン電極POLYを形成してもよい。これによって、第3実施形態に係る半導体装置1Bと同様に、端部に形成される金属電極FPの段切れを防止することができる。<第2変形例>第1実施形態から第3実施形態に係る半導体装置1、1A、1Bにおいて、半導体基板SUBの厚さは約350μmとしたがこれに限定されるのではない。また、溝TR1、段差TR2の深さも約3μm~5μmとしたがこれに限定されるものではなく、電力容量に応じて適宜に任意の厚さを選ぶことができる。また、n型バッファ層NBは20μmより深くしてもよいし、浅くしてもよい。n型バッファ層NBを20μmより深くした場合は、トランジスタのスイッチングのターンオフ時に、より多くのホールがコレクタ側に残存するため、発振を抑制することができる。また、n型バッファ層NBを20μmより浅くした場合は、n型ドリフト層NDを厚くすることができるため、耐圧が向上する。<第3変形例>第1実施形態から第3実施形態に係る半導体装置1、1A、1Bにおいて、ゲート酸化膜GOXの膜厚は約100nmとしたがこれに限定されるものではない。ゲート酸化膜GOXの膜厚を薄くすれば、トランジスタの電流が増加しオン電圧を低減することができる。また、ゲート酸化膜GOXの膜厚を厚くすれば、ゲート酸化膜GOXの耐圧が向上し、半導体装置の信頼性が向上する。なお、これら、オン電圧の低減と信頼性の向上とはトレードオフの関係にある。このため、低オン電圧と高信頼性とを両立させるためには、ゲート酸化膜GOXの膜厚は50nm以上150nm以下であることが望ましい。<第4変形例>第1実施形態から第3実施形態に係る半導体装置1、1A、1Bにおいては、n型シリコンからなる半導体基板SUBの裏面にホールエミッタ層PEを形成した縦型バイポーラトランジスタIGBTの例を示したが、これに限定されるものではなく、裏面のホールエミッタ層PEを形成せずに、MOSFETとすることも可能である。また、第1実施形態から第3実施形態に係る半導体装置1、1A、1Bにおいては、nチャネル型MOSFETを有するIGBTとしたが、n型とp型とを入れ替えて、pチャネル型MOSFETを有するIGBTとすることもできる。また、pチャネル型MOSFETとすることも可能である。<第4実施形態>次に、図7を参照して、本発明の第4実施形態に係る電力変換装置について説明する。本実施形態に係る電力変換装置は、前記した第1実施形態乃至第3実施形態及び第1変形例乃至第4変形例に係る半導体装置1、1A、1Bなどを、電力変換装置における電力スイッチング素子として適用したものである。図7に示すように、本実施形態に係る電力変換装置2は、一対の直流端子であるP端子200及びN端子201と、交流出力の相数3相と同数の交流端子であるU端子210、V端子211及びW端子212とを有し、電力スイッチング素子として本発明の各実施形態に係る半導体装置であるIGBT101~106を備えた、直流を交流に変換するインバータ装置である。また、電力変換装置2は、前記した一対の直流端子であるP端子200及びN端子201の間に、2個のIGBTが極性を揃えて直列に接続された回路が3組接続されている。また、各IGBT101~106のエミッタ-コレクタ間には、負荷電流を還流させるためのダイオード111~116が逆極性に並列に接続されている。また、各IGBT101~106のゲートパッドGP図1参照には、スイッチングの制御信号を発生する駆動回路121~126が接続されている。また、直列接続された2個のIGBTの接続点は、それぞれ交流端子であるU端子210、V端子211及びW端子212と接続されている。電力変換装置2は、駆動回路121~126によってIGBT101~106のスイッチング動作を制御して、交流端子であるU端子210、V端子211及びW端子212に接続された、例えば、交流モータなどの負荷300に交流電力を供給する。第4実施形態に係る電力変換装置によれば、第1実施形態乃至第3実施形態、又はこれらの各変形例に係る半導体装置などを電力スイッチング素子として用いるため、製造工程数の削減及びターミネーション領域の幅の低減により、安価で小型な電力変換装置を提供することができる。また、本実施形態では、本発明の半導体装置の電力変換装置への適用例として、インバータ装置の場合について説明したが、これに限定されるものではなく、直流-直流コンバータや、交流-直流コンバータなど、他の電力変換装置に適用することもできる。