第1導電型を有する半導体基板と、前記半導体基板の主面の溝の内側にゲート絶縁膜を介して形成されたゲート電極と、前記溝に隣接して前記半導体基板の主面に形成された前記第1導電型と異なる第2導電型を有するチャネル領域と、前記チャネル領域の上面に形成された前記第1導電型の第1半導体層と、前記半導体基板の主面の反対側の裏面に形成された前記第2導電型の第2半導体層と、前記溝に隣接して前記半導体基板の主面に形成された前記第2導電型を有するウエル領域と、前記半導体基板上に形成された層間絶縁膜と、前記ウエル領域の直上の前記層間絶縁膜内に形成された電荷蓄積層とを有することを特徴とする半導体装置。前記電荷蓄積層は負に帯電していることを特徴とする請求項1記載の半導体装置。前記電荷蓄積層は金属酸化膜を含むことを特徴とする請求項1記載の半導体装置。前記電荷蓄積層はポリシリコンまたは窒化シリコンを含むことを特徴とする請求項1記載の半導体装置。前記ウエル領域の前記第2導電型の不純物の濃度は1017cm-3であることを特徴とする請求項1記載の半導体装置。前記半導体基板の主面と前記電荷蓄積層との間の距離は1nmより大きく、10nmより小さいことを特徴とする請求項3記載の半導体装置。前記電荷蓄積層の膜厚は0.1nm以上であることを特徴とする請求項3記載の半導体装置。前記半導体基板の主面と前記電荷蓄積層との間の距離は5nmより大きく、10nmより小さいことを特徴とする請求項4記載の半導体装置。前記電荷蓄積層の膜厚は5nmより大きいことを特徴とする請求項4記載の半導体装置。前記電荷蓄積層の直上には絶縁膜が形成され、前記絶縁膜の直上には前記電荷蓄積層に電位を供給する配線が形成されていることを特徴とする請求項4記載の半導体装置。第1導電型を有する半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の横の前記半導体基板の主面に形成された前記第1導電型と異なる第2導電型を有するチャネル領域と、前記チャネル領域の上面に形成された前記第1導電型の第1半導体層と、前記半導体基板の主面の反対側の裏面に形成された前記第2導電型の第2半導体層と、前記ゲート電極から遠い方の前記チャネル領域の側面に隣接して前記半導体基板の主面に形成された前記第2導電型を有するウエル領域と、前記半導体基板上に形成された層間絶縁膜と、前記ウエル領域の直上の前記層間絶縁膜内に形成された電荷蓄積層とを有することを特徴とする半導体装置。前記電荷蓄積層は負に帯電していることを特徴とする請求項11記載の半導体装置。前記電荷蓄積層は金属酸化膜を含むことを特徴とする請求項11記載の半導体装置。前記電荷蓄積層はポリシリコンまたは窒化シリコンを含むことを特徴とする請求項11記載の半導体装置。前記ウエル領域の前記第2導電型の不純物の濃度は1017cm-3であることを特徴とする請求項11記載の半導体装置。前記半導体基板の主面と前記電荷蓄積層との間の距離は1nmより大きく、10nmより小さいことを特徴とする請求項13記載の半導体装置。前記電荷蓄積層の膜厚は0.1nm以上であることを特徴とする請求項13記載の半導体装置。前記半導体基板の主面と前記電荷蓄積層との間の距離は5nmより大きく、10nmより小さいことを特徴とする請求項14記載の半導体装置。前記電荷蓄積層の膜厚は5nmより大きいことを特徴とする請求項14記載の半導体装置。前記電荷蓄積層の直上には絶縁膜が形成され、前記絶縁膜の直上には前記電荷蓄積層に電位を供給する配線が形成されていることを特徴とする請求項14記載の半導体装置。低抵抗で大電流を駆動することができる性質と高耐圧な性質とを両立させる仕組みは、IGBTの基板を構成するN--ドリフト層の過剰電荷蓄積効果にある。以下に、IGBTの仕組みを説明する。ここでは、例として図15にトレンチ型IGBTの断面図を示す。図15に示すように、N--ドリフト層1を含む基板の裏面には、裏面側から主面側に向かって順にPコレクタ領域3およびNバッファ領域2が形成されている。また、前記基板の裏面に接してコレクタ電極12が形成されている。N--ドリフト層1の主面にはPチャネル領域4およびPウエル領域5が形成され、Pチャネル領域4およびPウエル領域5の間にはゲート電極9が形成されており、ゲート電極9と、N--ドリフト層1、Pチャネル領域4およびPウエル領域5との間にはゲート絶縁膜8が形成されている。ゲート電極9の近傍のPチャネル領域4の上面にはNエミッタ領域6が形成されており、また、Pチャネル領域4の上面にはPエミッタ領域7が形成されている。Nエミッタ領域6およびPエミッタ領域7は、N--ドリフト層1上に形成された層間絶縁膜10を貫通する接続孔内に充填されたエミッタ電極11に電気的に接続されている。エミッタ電極11は前記接続孔内および層間絶縁膜10上に形成されており、前記接続孔内のエミッタ電極11と層間絶縁膜10上のエミッタ電極11とは一体となっている。このような半導体装置において、コレクタ電極12およびエミッタ電極11間に電圧を印加して、ゲート電極9にもオン状態を実現するために必要な電圧を印加すると、ゲート絶縁膜8の近傍のPチャネル領域4に反転層が形成され、電子キャリアがエミッタ電極11からコレクタ電極12に向けて流れ出す。N--ドリフト層1のN型不純物濃度は通常1014cm-3程度であり、一般的に導体として使われるシリコンSiの不純物濃度と比較すると非常に低濃度なため、この時点での電流値は小さい。しかし、Pコレクタ領域3の正孔ホールが拡散電流によりN--ドリフト層1に流れ出すと、これを機に電子はクーロン引力によって正孔に引き付けられ、結果としてN--ドリフト層1中に電荷が過剰に蓄積される。この過剰蓄積効果によって、N--ドリフト層1が伝導度変調を受け抵抗値が小さくなり、IGBTに大きなオン電流を流すことが可能となる。IGBTにはこの過剰蓄積効果を効果的に引き起こすための様々な工夫がされており、その一つがN--ドリフト層1の主面に広い面積でPウエル領域5を形成することである。この領域にP型不純物の層Pウエル領域5を設けることで、正孔がPウエル領域5近づきやすくなり、スイッチング動作時に正孔がN--ドリフト層1全体に広がることを助ける役割を果たす。一方、IGBTのオフ時には電荷はN--ドリフト層1からなくなり、もとの1014cm-3程度の不純物濃度を有するN--型のシリコンに戻り、図2のPウエル領域5およびPチャネル領域4との間に幅広い空乏層が形成されるため、高い耐圧が維持できる。以上に述べたように、IGBTではPウエル領域5を設けることでより大電流を流すことを可能にしているが、この構造を用いることは、同時にスイッチング速度の低下と過渡的なノイズの増大の要因ともなる。スイッチング速度が低下する理由は、N--ドリフト層1および幅広く形成したPウエル領域5に注入された正孔が、オフ時にコレクタ電極12に比較して出口が狭いエミッタ電極11に排出されるまでに時間を要することにある。また、ノイズも正孔がエミッタへ排出される時に起こる。この課題はPウエル領域5の不純物濃度が高いほど顕著となるが、単にPウエル領域5の不純物濃度を低下させただけではPウエル領域5が正孔を引き寄せる機能が低下するため、IGBTのオン抵抗が上昇し、大きな電流を流すことが困難になる。本発明はこのような課題を改善するためになされたものであり、大きな電流と高い耐圧を維持しつつ、スイッチング速度を向上し、ノイズを抑制させる手段を提供するものである。つまり、本発明の目的は、半導体装置の性能を向上させることにある。本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本願の一発明による半導体装置は、第1導電型を有する半導体基板と、前記半導体基板の主面の溝の内側にゲート絶縁膜を介して形成されたゲート電極と、前記溝に隣接して前記半導体基板の主面に形成された前記第1導電型と異なる第2導電型を有するチャネル領域と、前記チャネル領域の上面に形成された前記第1導電型の第1半導体層と、前記半導体基板の主面の反対側の裏面に形成された前記第2導電型の第2半導体層と、前記溝に隣接して前記半導体基板の主面に形成された前記第2導電型を有するウエル領域と、前記半導体基板上に形成された層間絶縁膜と、前記ウエル領域の直上の前記層間絶縁膜内に形成された電荷蓄積層とを有するものである。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。本発明によれば、半導体装置の性能を向上させることができる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。実施の形態1図1に本実施の形態のIGBTを含む半導体装置の平面図を示す。図1には、半導体基板を構成するN--ドリフト層1と、その上面に形成され、N--ドリフト層1の主面に沿う第1方向に延在するゲート電極9と、ゲート電極9よりも上層に形成され、第1方向に延在する電荷蓄積層13とを示している。また、図1にはN--ドリフト層1の上方に形成された配線であって、第1方向に直交してN--ドリフト層1の主面に沿う第2方向に延在するゲート配線9bと、ゲート配線9bを介してゲート電極9に電気的に接続されたゲート電極パッド16とを示している。ここでは、図を分かりやすくするために他の層間絶縁膜などの構造物の図示を省略しており、さらにゲート電極9にハッチングを付している。図1に示すように、平面視において、ゲート電極9および電荷蓄積層13はそれぞれ第2方向に複数並んで配置されている。第2方向に隣り合う電荷蓄積層13同士の間にはゲート電極9が2本、第2方向に並んで配置されている。つまり、隣り合うゲート電極9同士の間には、電荷蓄積層13が存在する領域と電荷蓄積層13が存在しない領域とがある。ゲート電極パッド16およびゲート配線9bはゲート電極9よりも上層に設けられており、ゲート配線9bは第2方向に並ぶ各ゲート電極に電気的に接続され、ゲート電極9にはゲート電極パッド16からゲート配線9bを介して特定の電位が供給される。電荷蓄積層13は、層間絶縁膜図示しないに覆われ、他のいかなる導体とも絶縁された絶縁膜であり、例えば誘電率が酸化シリコンSiO2膜よりも高い高誘電率膜high-k膜などにより構成されている。次に、図2に図1の第2方向に沿うA-A線における断面図を示す。図2には第2方向に並んで形成されたトレンチ型のIGBTを複数示し、また、層間絶縁膜内に形成された電荷蓄積層13を示している。図2に示すように、N--ドリフト層1を含む半導体基板の主面の反対側の裏面には、裏面側から主面側に向かって順にPコレクタ領域3およびNバッファ領域2が形成されている。また、前記基板の裏面に接してコレクタ電極12が形成されている。つまり、半導体基板の裏面に形成されたPコレクタ領域3上にはNバッファ領域2が形成され、Nバッファ領域2上にはN--ドリフト層1が形成されている。なお、本実施の形態の完成した半導体装置に関していう半導体基板は、図2に示すN--ドリフト層1、Pコレクタ領域3、Nバッファ領域2、Pチャネル領域4およびPウエル領域5を含むものとする。N--ドリフト層1の主面には複数のPチャネル領域4および複数のPウエル領域5が第2方向に交互に形成され、Pチャネル領域4およびPウエル領域5の間にはゲート電極9が形成されており、ゲート電極9とN--ドリフト層1との間、ゲート電極9とPチャネル領域4との間、およびゲート電極9とPウエル領域5との間にはゲート絶縁膜8が形成されている。つまり、半導体基板の主面に形成された溝の内側には、ゲート絶縁膜8を介してゲート電極9が形成されている。前記溝の一方の側面に隣接してN--ドリフト層1の主面にPチャネル領域4が形成され、前記溝のもう一方の側面に隣接してN--ドリフト層1の主面にPウエル領域5が形成されている。ゲート電極9はN--ドリフト層1の主面に対して垂直な方向の長さが、N--ドリフト層1の主面に沿う第2方向の幅の長さよりも長いトレンチ型の形状を有しており、N--ドリフト層1の主面に露出するゲート電極9の上面以外のゲート電極9の表面はゲート絶縁膜8により覆われているため、ゲート電極9はN--ドリフト層1と絶縁されている。ゲート電極9は第2方向に複数並んで配置されており、隣り合うゲート電極9同士の間にはPウエル領域5またはPチャネル領域4のいずれか一方が形成されている。なお、ここでは第2方向におけるPチャネル領域4の幅は同方向におけるPウエル領域5の幅よりも小さいものとする。また、Pウエル領域5およびPチャネル領域4の接合深さは、ゲート電極9の底面よりも浅い領域に位置している。ゲート電極9の近傍のPチャネル領域4の上面にはNエミッタ領域6が形成されており、また、Pチャネル領域4の上面にはPエミッタ領域7が形成されている。つまり、Pチャネル領域4の第2方向における両端のそれぞれの上面にはNエミッタ領域6が形成され、それらの二つのNエミッタ領域6の間にはPエミッタ領域7が一つ形成されている。N--ドリフト層1の上面上には絶縁膜10aが形成され、絶縁膜10a上には絶縁膜10bが形成されており、絶縁膜10aと絶縁膜10bとは層間絶縁膜を構成している。つまり、N--ドリフト層1の上面に形成されたPウエル領域5、ゲート絶縁膜8およびゲート電極9の上面は絶縁膜10aにより覆われている。絶縁膜10aおよび絶縁膜10bからなる層間絶縁膜には、Pエミッタ領域7の上面およびNエミッタ領域6の一部を露出する開口部接続孔が形成されている。絶縁膜10b上にはエミッタ電極11が形成されており、エミッタ電極11の一部は前記層間絶縁膜の前記開口部内に充填されており、絶縁膜10bおよび10aを貫通してNエミッタ領域6およびPエミッタ領域7に電気的に接続されている。ここで、Pウエル領域5の直上であって絶縁膜10aおよび絶縁膜10bの間には、Pウエル領域5と同様に第2方向に広い幅を有する電荷蓄積層13が形成されている。本実施の形態の特徴は、図2に示すようなIGBTを含む半導体装置において、Pウエル領域5の直上の前記層間絶縁膜内に、負の電荷を有する電荷蓄積層13を形成することにある。N--ドリフト層1は例えばSiシリコンを含み、N型の不純物例えばPリンまたはAsヒ素が拡散されたN型半導体領域第1導電型の半導体領域である。Pコレクタ領域3は、N--ドリフト層1の裏面主面の反対側の表面に、P型の不純物例えばBホウ素が拡散して形成されたP型半導体領域第2導電型の半導体領域である。Nバッファ領域2は、N--ドリフト層1とPコレクタ領域3との間にN型不純物例えばPリンまたはAsヒ素が拡散して形成されたN型半導体領域である。Pチャネル領域4は、N--ドリフト層1の主面にP型不純物例えばBホウ素が拡散して形成されたP型半導体領域である。Pウエル領域5はN--ドリフト層1の主面にP型不純物例えばBホウ素が拡散して形成されたP型半導体領域である。Nエミッタ領域6はN型不純物例えばPリンまたはAsヒ素が高濃度で拡散されたN型半導体領域である。Pエミッタ領域7は、Pチャネル領域4の上部であって左右のNエミッタ領域6に隣接した位置にP型不純物例えばBホウ素が高濃度で拡散して形成されたP型半導体領域である。ゲート絶縁膜8は熱酸化またはCVDChemicalVaporDeposition法により形成した酸化シリコン膜などからなる絶縁膜であり、半導体基板の主面に形成されたトレンチ溝の内壁に沿って形成されている。ゲート電極9はゲート絶縁膜8が形成された溝の内部を埋めるように形成されたポリシリコンを含む導電膜である。絶縁膜10a、10bは例えば酸化シリコン膜などからなる層間絶縁膜である。エミッタ電極11は例えばAlアルミニウムなどの金属を含む導電性を有する膜であり、Pエミッタ領域7およびNエミッタ領域6と小さな接触抵抗で電気的に接続されるように形成されている。コレクタ電極12は、Pコレクタ領域3と低抵抗で接続されている。また、電荷蓄積層13は、層間絶縁膜中に埋め込まれるように形成されている。すなわち、電荷蓄積層13は他のいずれの導体にも接しておらず、あらゆる導体から絶縁された絶縁膜である。電荷蓄積層13は、フェルミレベルピニングと呼ばれるメカニズムにより膜中に負の電荷を蓄積する材料である金属酸化膜を堆積することにより形成する。電荷蓄積層13の金属酸化膜の膜種には、ハフニウム酸化物HfO2、ハフニウムシリケートHfSiO、アルミナAl2O3、ハフニウムアルミネートHfAlO、ハフニウム窒化アルミネートHfAlON、イットリウム酸化物Y2O3、ランタン酸化物La2O3またはマグネシウム酸化物MgOなどが挙げられる。これらの膜種からなる電荷蓄積層13は、下地に酸化シリコン膜などのフェルミレベルピニングによる電荷の蓄積がない絶縁膜10aを有し、絶縁膜10a上に、MOCVDMetalOrganicChemicalVaporDeposition法またはALDAtomicLayerDeposition法などの方法により形成され、さらにその上には絶縁膜10bが形成されている。電荷蓄積層13を構成する膜種として列記した上記の材料からなる膜は、誘電率が酸化シリコンSiO2膜よりも高い高誘電率膜high-k膜である。ここで、電荷蓄積層13の下地となる絶縁膜10aの膜厚は、電荷蓄積層13内に蓄積した電荷がPウエル領域5に漏れ出ないよう、1nmより大きい膜厚を有していることが必要となる。また、絶縁膜10aの膜厚は、電荷蓄積層13内に蓄積された負電荷がPウエル領域5内に正孔を引き付けるために必要な距離を有している必要があるので、10nm未満の膜厚である必要がある。すなわち、絶縁膜10aの膜厚をxとした場合、膜厚xの大きさは1nm<x<10nmとする。つまり、半導体基板の主面と電荷蓄積層13との間の距離は1nmよりも大きく10nmよりも小さくする。また、電荷蓄積層13の膜厚yは、蓄積させる電荷量に応じて0.1nm以上の膜厚で形成する。つまり、y≧0.1nmとする。なお、上述した絶縁膜10aの膜厚xおよび電荷蓄積層13の膜厚yは、半導体基板であるN--ドリフト層1の主面に対して垂直な方向の各膜の厚さを示すものである。また、図2では図をわかりやすくするために半導体装置の上下方向の縮尺を縮めるなどしているが、実際の製品では、隣り合うNエミッタ領域6同士の間の距離が1~10nm程度になるのに対し、N--ドリフト層1の膜厚は図示されたような形状よりも厚く、絶縁膜10bの上面からNバッファ領域2の下面までの距離は100μm程度となる。次に、本実施の形態の半導体装置の効果について説明する。本実施の形態の半導体装置と異なる半導体装置の例として図15に示すようなIGBTは、上述した本実施の形態のIGBTのように、層間絶縁膜内に電荷蓄積層13図2参照が形成されていない。図15に示すIGBTでは、正孔をN--ドリフト層1内に多く分布させてIGBTのオン時抵抗を低減することを目的として、正孔が引き寄せられやすいPウエル領域5をN--ドリフト層1の主面に形成している。この場合、IGBTのオン電流は低減され、オン時に大電流を流すことが可能となるが、IGBTをオン状態からオフ状態に切替えた際、電子は半導体基板の裏面に形成されたコレクタ電極12を通じて半導体基板内から流れ出て行き、N--ドリフト層1およびPウエル領域5などに分布している正孔は、Pウエル領域5内を通り、Nエミッタ領域6上のエミッタ電極11を通じて半導体基板内から流れ出て行く。このとき、電子が通過するコレクタ電極12と半導体基板との界面の面積に対し、正孔が通過するエミッタ電極11と半導体基板との界面の面積は非常に小さく、また、半導体基板とエミッタ電極11とが接する複数の箇所はそれぞれの間の間隔が大きいため、電子よりも正孔の方が半導体基板内から出て行くのに時間がかかり、IGBTのスイッチング動作が遅くなる問題がある。オン状態からオフ状態にした際の正孔の移動速度を上げる方法として、Pウエル領域5の不純物濃度を低下させることで、正孔がPウエル領域5内の不純物に衝突して移動速度が遅くなることを防ぎ、また、正孔と前記不純物との衝突によりノイズが生じることを防ぐ方法がある。ただし、Pウエル領域5の不純物濃度を低下させると半導体基板内に分布する正孔の数が低下するため、オン抵抗が上昇する。つまり、IGBTのオン抵抗とスイッチング動作速度とはトレードオフの関係となっている。これに対し、本実施の形態の半導体装置では、半導体基板上の層間絶縁膜内であってPウエル領域5の直上に負の電荷を有する電荷蓄積層13を形成している。半導体基板の主面の近傍に電荷蓄積層13が設けられていることにより、半導体基板の底部に多く分布する正孔は電荷蓄積層13内の負電荷に引き寄せられ、半導体基板の底部のみならず、半導体基板の底部から主面にかけて幅広く分布しやすくなる。このため、電荷蓄積層13を設けることで、実効的に、Pウエル領域5の不純物濃度を高くすることと同じ効果を得ることができる。したがって、Pウエル領域5の不純物濃度を過度に高くしなくても、N--ドリフト層1内およびPウエル領域5内に多くの正孔を引き寄せて溜めることができるため、IGBTのオン抵抗を低減することができる。具体的には、電荷蓄積層13に蓄積された負電荷により、Pウエル領域5の不純物濃度は例えば1018cm-3から1017cm-3に低減することができる。言い換えれば、Pウエル領域5内のP型の不純物が1cm3当たりに1017個存在する状態にすることができる。つまり、本実施の形態の半導体装置では、電荷蓄積層13を形成しないIGBTに比べてPウエル領域5の不純物濃度を、例えば半分から10分の1程度に低減することができる。したがって、本実施の形態の半導体装置では、IGBTのスイッチング時の動作速度を、図15に示すような電荷蓄積層13が形成されていないIGBTよりも速くすることができる。また、Pウエル領域5の不純物濃度を低減することにより、オフ時にPウエル領域5を通る正孔がPウエル領域5内の不純物に衝突しにくくなるため、IGBTのノイズ耐性を電荷蓄積層13を有していないIGBTに比べて向上させることができる。以上に述べたように、本実施の形態の半導体装置では、図2に示す電荷蓄積層13を設けることにより、IGBTのオン抵抗を上昇させずに、スイッチング動作速度を向上させることができ、さらにノイズの発生を抑えることができるため、半導体装置の性能を向上させることができる。以下に、本実施の形態の半導体装置の製造方法を図面を用いて説明する。図3~図10は、製造工程中の半導体装置の断面図を示すものである。まず、図3に示すように、主にSiシリコンを含み、N型の不純物例えばPリンまたはAsヒ素が比較的低い濃度で導入されたN--ドリフト層1からなる半導体基板を用意する。次に、フォトリソグラフィ技術およびエッチング技術を使用することにより、N--ドリフト層1の主面に複数のトレンチゲートトレンチ、溝TRを形成する。次に、図4に示すように、トレンチTRの内壁を含むN--ドリフト層1の表面にゲート絶縁膜8を形成する。ゲート絶縁膜8は、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜8は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜8を酸窒化シリコン膜SiONとしてもよい。すなわち、ゲート絶縁膜8と半導体基板との界面に窒素を偏析させる構造としてもよい。続いて、トレンチTRの内部を埋め込むように、N--ドリフト層1上に例えばCVD法を用いてポリシリコン膜P1を形成する。次に、図5に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜P1をパターニングする。このパターニング工程により、トレンチTRを埋め込むゲート電極9が形成される。次に、図6に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、N--ドリフト層1の主面にP型の不純物例えばBホウ素を打ち込んでPウエル領域5を形成する。続いて、同様にフォトリソグラフィ技術およびイオン注入法を使用することにより、N--ドリフト層1の主面にP型の不純物例えばBホウ素を打ち込んでPチャネル領域4を形成する。Pウエル領域5を形成する際はフォトレジスト膜図示しないをマスクとしてPチャネル領域4を形成する領域に不純物が導入されることを防ぎ、Pチャネル領域4を形成する際はフォトレジスト膜図示しないをマスクとしてPウエル領域5を形成する領域に不純物が導入されることを防ぐ。Pウエル領域5およびPチャネル領域4は、いずれもゲート電極9の側壁にゲート絶縁膜8を介して隣接するように形成する。なお、Pウエル領域5およびPチャネル領域4の形成順序はどちらが先であってもよい。このとき、Pウエル領域5およびPチャネル領域4の接合深さが、トレンチTRの下面よりも浅い領域に位置するようにPウエル領域5およびPチャネル領域4を形成する。Pウエル領域5の不純物濃度は、例えば1017cm-3程度であるものとする。次に、図7に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、N--ドリフト層1の主面に形成されたPチャネル領域4の上面にN型の不純物例えばPリンまたはAsヒ素を比較的高濃度で打ち込んでNエミッタ領域6を形成する。続いて、同様にフォトリソグラフィ技術およびイオン注入法を使用することにより、N--ドリフト層1の主面に形成されたPチャネル領域4の上面にP型の不純物例えばBホウ素を比較的高濃度で打ち込んでPエミッタ領域7を形成する。Nエミッタ領域6を形成する際はフォトレジスト膜図示しないをマスクとしてPエミッタ領域7を形成する領域に不純物が導入されることを防ぎ、Pエミッタ領域7を形成する際はフォトレジスト膜図示しないをマスクとしてNエミッタ領域6を形成する領域に不純物が導入されることを防ぐ。Nエミッタ領域6はPチャネル領域4の第2方向における両端部の上面にそれぞれ形成し、Pエミッタ領域7はPチャネル領域4の上面の両端に形成されたNエミッタ領域6の間に形成する。なお、Nエミッタ領域6およびPエミッタ領域7の形成順序はどちらが先であってもよい。このとき、Nエミッタ領域6およびPエミッタ領域7のそれぞれの接合深さは、Pチャネル領域4の接合深さよりも浅くなるようにイオン注入を行う。Pエミッタ領域7はPウエル領域5よりも不純物濃度が高い領域であり、Nエミッタ領域6はN--ドリフト層1よりも不純物濃度が高い領域である。次に、図8に示すように、ゲート絶縁膜8、ゲート電極9、Pウエル領域5、Nエミッタ領域6およびPエミッタ領域7のそれぞれの上面を覆うように、半導体基板上に層間絶縁膜の一部となる絶縁膜10aと、酸化シリコンよりも誘電率が高い部材からなる高誘電率膜とを順次形成した後、フォトリソグラフィ技術およびエッチング技術を用いることにより前記高誘電率膜をパターニングし、前記高誘電率膜からなる電荷蓄積層13を形成する。絶縁膜10aは、例えば酸化シリコン膜を半導体基板上にCVD法を用いて堆積するなどして形成する。このとき、絶縁膜10aの膜厚は1nmよりも大きく、10nmよりも小さくする。電荷蓄積層13は、例えばハフニウム酸化物HfO2、ハフニウムシリケートHfSiO、アルミナAl2O3、ハフニウムアルミネートHfAlO、ハフニウム窒化アルミネートHfAlON、イットリウム酸化物Y2O3、ランタン酸化物La2O3またはマグネシウム酸化物MgOなどを部材として形成する。電荷蓄積層13は、MOCVD法またはALD法などの方法により形成した膜を加工することにより形成することができる。また、電荷蓄積層13は、ゲート絶縁膜8、ゲート電極9、Nエミッタ領域6およびPエミッタ領域7の直上ではなく、Pウエル領域5の直上に形成するものとする。次に、図9に示すように、電荷蓄積層13の表面を覆うように絶縁膜10a上にCVD法などにより絶縁膜10bを形成し、絶縁膜10a、10bからなる層間絶縁膜を形成すした後、CMPChemicalMechanicalPolishing法を用いて絶縁膜10bの上面を研磨して平坦化する。絶縁膜10bは例えば酸化シリコン膜からなる膜である。続いて、前記層間絶縁膜を構成する絶縁膜10a、10bを貫通し、Pエミッタ領域7の上面およびNエミッタ領域6の一部を露出する接続孔を開口し、前記接続孔を埋め込むように導電膜を形成する。前記導電膜は前記接続孔内に充填され、絶縁膜10b上にも形成される。前記導電膜は例えばAlアルミニウムを主に含み、スパッタリング法などにより形成することができる。その後、前記導電膜の上面をCMP法などを用いて研磨し、平坦化することで前記導電膜からなるエミッタ電極11を形成する。次に、図10に示すように、N--ドリフト層1の主面の反対側の裏面にN型の不純物例えばPリンまたはAsヒ素を比較的高濃度で打ち込んでNバッファ領域2を形成する。N--ドリフト層1の裏面からのNバッファ領域2の接合深さはN--ドリフト層1の膜厚に対して極小さく、Nバッファ領域2はゲート電極9が形成されている領域にまで達するものではない。続いて、N--ドリフト層1の裏面にP型の不純物例えばBホウ素を比較的高濃度で打ち込んでPコレクタ領域3を形成する。Pコレクタ領域3はN--ドリフト層1の裏面からNバッファ領域2よりも浅い接合深さで形成する。したがって、Pコレクタ領域3上にNバッファ領域2が位置し、Nバッファ領域2上にN--ドリフト層1が位置することになる。その後、N--ドリフト層1の裏面にスパッタリング法などにより例えばAlアルミニウムからなる裏面電極であるコレクタ電極12を形成することにより、図10に示す本実施の形態の半導体装置が完成する。なお、Pコレクタ領域3、Nバッファ領域2およびコレクタ電極12は、N--ドリフト層1を準備した後であればいつ形成してもよく、ゲート電極9またはエミッタ電極11などを形成する前に形成しても構わない。本実施の形態の半導体装置では、上記の工程により、電子を注入しなくても形成した当初から負の電荷を有している電荷蓄積層13を層間絶縁膜内に形成しているため、前記負の電荷によって正孔を半導体基板の裏面側から主面側に引き寄せることができる。これにより、Pウエル領域5の不純物濃度を低減してもオン抵抗の上昇を防ぐことができるIGBTを実現することを可能としている。したがって、Pウエル領域5の不純物濃度を低減することで、IGBTをオフ時の正孔の移動速度を速めることができるので、半導体装置のスイッチング速度を向上させ、さらにノイズの発生を抑えることができる。実施の形態2図11を用いて本発明の第2の実施形態を説明する。図11は、本実施の形態のIGBTの断面図である。図11に示すように、本実施の形態のIGBTは前記実施の形態1のIGBTとほぼ同様の構造を有しているが、IGBTを構成するMOFETがトレンチ型ではなくプレーナ型である点で前記実施の形態1と異なる。すなわち、N--ドリフト層1の上面上にはゲート絶縁膜8aを介してゲート電極9aが形成されており、ゲート電極9aの横側のN--ドリフト層1の上面にはPチャネル領域4aが形成され、Pチャネル領域4aの上面にはゲート電極9aを挟むようにNエミッタ領域6aが形成されている。つまり、ゲート電極9aの直下のN--ドリフト層1を挟むようにPチャネル領域4aが形成されており、ゲート電極9aの直下のN--ドリフト層1を挟むPチャネル領域4aのそれぞれの上部にNエミッタ領域6aが形成されている。半導体基板上には、このようにPチャネル領域4aおよびNエミッタ領域6aが近傍に形成されたゲート電極9aが複数形成されている。絶縁膜10a、10bを含む層間絶縁膜を貫通する接続孔内に充填されたエミッタ電極11は前記接続孔の底部において層間絶縁膜から露出しているPチャネル領域4aおよびNエミッタ領域6aに接続されている。層間絶縁膜は前記実施の形態1と同様の構造を有しており、第2方向において隣り合うゲート電極9a同士の間の半導体基板上には絶縁膜10aを介して電荷蓄積層13が形成されており、絶縁膜10a上には電荷蓄積層13を覆うように絶縁膜10bが形成され、ゲート電極9aは絶縁膜10a、10bからなる層間絶縁膜により覆われている。電荷蓄積層13の直下のN--ドリフト層1の主面であって、第2方向において隣り合うPチャネル領域4a同士の間の領域には、Pチャネル領域4aに接してPウエル領域5aが形成されている。つまり、Pウエル領域5aは、ゲート電極9aの横のN--ドリフト層1の主面に形成されたPチャネル領域4aの側面のうち、ゲート電極9aから遠い方の側面に隣接してN--ドリフト層1の主面に形成されている。Pウエル領域5aはPチャネル領域4aよりも不純物濃度が低い半導体領域であり、ここではPウエル領域5aおよびPチャネル領域4aはほぼ同様の接合深さを有するものとする。また、ゲート電極9aの直下のN--ドリフト層1の主面であって、第2方向において隣り合うPチャネル領域4a同士の間の領域にはPウエル領域5aが形成されていない。つまり、Pチャネル領域4aは第2方向において複数並んで配置されており、隣り合うPチャネル領域4a同士の間の領域にはPウエル領域5aが形成されている領域とPウエル領域5aが形成されていない領域とがある。本実施の形態のIGBTでは、ゲート電極9aをオン状態にした際にゲート電極9aの直下のN--ドリフト層1の上面とNエミッタ領域6aとの間のPチャネル領域4aの上面にチャネル反転層が形成され、当該チャネルを介してエミッタ電極11とコレクタ電極12との間に電流が流れる。前記実施の形態1で説明したように、正孔がPウエル領域5aおよび電荷蓄積層13の存在により半導体基板の主面側に多く留まることによりIGBTのオン抵抗を下げることを可能としている。IGBTのオフ時には正孔はPウエル領域5aおよびPチャネル領域4aを通ってエミッタ電極11へと流れ出る。本実施の形態では、電荷蓄積層13を設けることにより、電荷蓄積層13を形成しない場合に比べてPウエル領域5aの不純物濃度が低い場合でも、オン抵抗が低下することを防ぐことができる。また、Pウエル領域5aの不純物濃度を低減することができるため、Pウエル領域5a内を正孔が流れる際にノイズが発生することを防ぐことができる。つまり、本実施の形態の半導体装置は前記実施の形態1と異なるMOSFETの構造を有しているが、前記実施の形態1と同様の効果を得ることができる。図11に示すIGBTを形成する際は、まずN--ドリフト層1の主面上に絶縁膜およびポリシリコン膜を形成した後に、前記絶縁膜および前記ポリシリコン膜をパターニングすることで、前記絶縁膜からなるゲート絶縁膜8aと、前記ポリシリコン膜からなるゲート電極9aとを形成する。その後、ゲート電極9aをマスクとしてN--ドリフト層1の主面にP型の不純物例えばBホウ素をイオン注入することによりPウエル領域5aを形成する。続いて、第2方向に隣り合うゲート電極9a同士間の領域の一部のN--ドリフト層1の主面を覆うようにフォトレジスト膜を形成し、前記フォトレジスト膜およびゲート電極9aをマスクとしてN--ドリフト層1の主面にP型の不純物例えばBホウ素を高濃度でイオン注入することによりPチャネル領域4aを形成する。続いて、ゲート電極9aと隣接するN--ドリフト層1の主面であってPチャネル領域4aの上面にフォトリソグラフィ技術およびイオン注入法を用いてN型の不純物例えばPリンまたはAsヒ素を打ち込み、Nエミッタ領域6aを形成する。その他の層間絶縁膜、電荷蓄積層13、エミッタ電極11、Pコレクタ領域3、Nバッファ領域2およびコレクタ電極12は、前記実施の形態1と同様の工程により形成することができる。実施の形態3前記実施の形態1、2では、形成した時点で負に帯電している電荷蓄積層を形成する場合のIGBTについて説明した。本実施の形態では、電荷蓄積層を形成した後に、当該電荷蓄積層に電子を供給することにより電荷蓄積層を負に帯電させることで前記実施の形態1と同様の効果を得るIGBTについて図12および図13を用いて説明する。図12は本実施の形態の半導体装置を構成するIGBTを示す断面図であり、図13は本実施の形態の半導体装置を示す平面図である。図12に示すIGBTは図2を用いて説明したIGBTとほぼ同様の構造を有しているが、前記実施の形態1とは異なり、電荷蓄積層13aはポリシリコンまたは窒化シリコンなどにより構成されており、電荷蓄積層13aの上面上には絶縁膜10cを介して電荷供給用配線14が形成されている。電荷蓄積層13a、絶縁膜10cおよび電荷供給用配線14は絶縁膜10a、10bからなる層間絶縁膜により覆われており、電荷蓄積層13aは絶縁膜10a~10cにより覆われているため、半導体装置内のいずれの導電部からも絶縁されている。このように、電荷蓄積層13aの部材と、電荷蓄積層13aに負の電荷を供給するための電荷供給用配線14と、電荷蓄積層13aおよび電荷供給用配線14間に形成された絶縁膜10cとを有している点で、本実施の形態の半導体装置は前記実施の形態1の半導体装置と異なる。ここで、絶縁膜10aの膜厚xは、Pウエル領域5に電荷がトンネル電流により漏れ出ないように、前記実施の形態1と異なり5nmよりも大きくなるように厚膜化する必要がある。本実施の形態の半導体装置では、前記実施の形態1、2とは異なり、絶縁膜10aの膜厚xを厚膜化しても電荷蓄積層13aに蓄積させる負電荷を増やすことができるため、Pウエル領域5に引き付けられる正孔の量を調節することができる。また、電荷蓄積層13aの膜厚yは、電荷を蓄積するために必要な膜厚として5nmより大きくする必要がある。つまり、本実施の形態では5nm<x<10nm、y>5nmとする。言い換えれば、半導体基板の主面と電荷蓄積層13aとの間の距離は5nmよりも大きく10nmよりも小さくする。図12に示す電荷供給用配線14はN型またはP型不純物をドープしたポリシリコンなど、例えば導電性の材料からなる電荷蓄積層13aに電荷を供給するための配線層である。絶縁膜10cは、電荷供給用配線14から供給された負電荷を電荷蓄積層13a中に留めるために必要な膜であり、例えば酸化シリコン膜などで構成されている。絶縁膜10cの膜厚zは、電荷蓄積層13aから電荷供給用配線14へ電荷が漏れ出ず、かつ外部からの電圧印加により電荷蓄積層13aに負電荷を供給させることが必要なため、4nm<z<15nm程度であることが望ましい。なお、本実施の形態では、絶縁膜10cを形成しない構造を採用することも可能である。この場合、IGBTの動作中は常に外部から電圧を印加し続け、電荷供給用配線14を通して電荷蓄積層13aに電荷を供給し続ける必要がある。また、図12では電荷供給用配線14および絶縁膜10cは電荷蓄積層13aの上部の一方の端部のみに接しているが、電荷蓄積層13aの全体にできるだけ均等に負電荷を供給するために、電荷蓄積層13aの上面全体に広く接していてもよい。本実施の形態では、電荷を蓄積することが可能な電荷蓄積層13aと、電荷蓄積層13aに電荷を供給する電荷供給用配線14とを形成しており、半導体装置の形成後に電荷蓄積層13aに電荷を供給して電荷蓄積層13a内に負の電荷を蓄積させることにより、前記実施の形態1と同様の効果を得ることができる。また、電荷供給用配線14から電荷蓄積層13aに電荷を供給することで、電荷蓄積層13aの負の電荷の量を制御することができるため、半導体装置の設計の自由度を高めることができる。図12に示す半導体装置を形成する場合は、まず、前記実施の形態1において図3~図7を用いて説明した工程を行った後、図8を用いて説明した工程と同様にして、電荷蓄積層13aをポリシリコン膜または窒化シリコン膜などにより形成する。その後、電荷蓄積層13a上に酸化シリコン膜をCVD法などにより形成し、続いて前記酸化シリコン膜上にポリシリコン膜またはAlアルミニウムなどからなる導電膜を形成した後、前記酸化シリコン膜および前記導電膜をパターニングする。これにより、電荷蓄積層13aの直上のみに、前記酸化シリコン膜からなる絶縁膜10cを介して前記導電膜からなる電荷供給用配線14を形成する。この後の工程は図9および図10を用いて説明した工程を行うことにより、図12に示す本実施の形態の半導体装置が完成する。図13のIGBTの平面図に示すように、半導体基板上には第1方向に延在するゲート電極9aが第2方向に複数並んでストライプ状に配置されており、電荷供給用配線14も第1方向に延在し、第2方向に複数並んでストライプ状に配置されている。ただし、隣り合う電荷供給用配線14同士の間には2本のゲート電極9aが配置されている。なお、図では電荷供給用配線14を太い破線により示している。電荷供給用配線14の直下には電荷供給用配線14と重なるように電荷蓄積層13aが設けられている。すなわち、電荷蓄積層13aは第1方向に延在し、第2方向に複数並んで配置されている。複数のゲート電極9aはそれらの上層に形成されたゲート配線9bに電気的に接続されており、ゲート配線9bはゲート電極9aよりも上層に配置されたゲート電極パッド16に電気的に接続されている。同様に、複数の電荷供給用配線14はそれらの上層に形成された電荷供給用配線14bに電気的に接続されており、電荷供給用配線14bは電荷供給用配線14よりも上層に配置された電荷供給用電極パッド17に電気的に接続されている。ここでは、電荷供給用電極パッド17に電圧を印加することにより、電荷供給用配線14bおよび電荷供給用配線14を介して電荷蓄積層13aに負電荷が供給される。なお、電荷供給用電極パッド17は図13に示すように必ずしもゲート電極パッド16の対面に配置する必要はなく、例えばゲート電極パッド16に隣接して配置する、あるいはIGBTが形成された半導体チップ中央に配置するなど任意に配置することができる。実施の形態4前記実施の形態3で説明したように、配線から電荷蓄積層に電荷を供給する構造は前記実施の形態2に示すようなプレーナ型のMOSFETを含むIGBTに適用することもできる。すなわち図14に示すように、プレーナ型のMOSFETを含む複数のIGBT同士の間の層間絶縁膜内にポリシリコン膜または窒化シリコン膜などからなる電荷蓄積層13aを設け、電荷蓄積層13aの上面上に絶縁膜10cを介して電荷供給用配線14を形成することで、前記実施の形態2と同様の効果を得ることができる。また、前記実施の形態3と同様に、電荷供給用配線14から電荷蓄積層13aに電荷を供給することで、電荷蓄積層13aの負の電荷の量を制御することができるため、半導体装置の設計の自由度を高めることができる。以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。