"第1入力端子と第1出力端子とを有する第1インバータと、前記第1出力端子に接続された第2入力端子と前記第1入力端子に接続された第2出力端子とを有する第2インバータと、所定の絶縁性を有する第1ゲート絶縁層を有しゲートがワード線に接続されると共にソースまたはドレインの一方が前記第1インバータの第1出力端子に接続されソースまたはドレインの他方が二つのビット線の一方に接続された第1パスゲートトランジスタと、所定の絶縁性能を有する第2ゲート絶縁層を有しゲートが前記ワード線に接続されると共にソースまたはドレインの一方が前記第2インバータの出力端子に接続されソースまたはドレインの他方が前記二つのビット線の他方に接続された第2パスゲートトランジスタと、を備え半導体基板に形成されてなるスタティックランダムアクセスメモリセルの電圧特性を調整する電圧特性調整方法であって、前記スタティックランダムアクセスメモリセルを通常動作させる際に電源電圧を印加する電源電圧印加点と前記二つのビット線との間の電圧差が、前記スタティックランダムアクセスメモリセルを通常動作させる際の前記電源電圧印加点と前記二つのビット線との間の電圧差より大きい第1電圧差になると共に、前記ワード線と前記二つのビット線との間の電圧差が、前記第1パスゲートトランジスタまたは前記第2パスゲートトランジスタの閾値電圧として予め定められた電圧より大きく且つ前記スタティックランダムアクセスメモリセルを通常動作させる際の前記ワード線と前記二つのビット線との電圧差より小さい第2電圧差になるよう、前記電源電圧印加点に印加する電圧と前記二つのビット線に印加する電圧と前記ワード線に印加する電圧とを調整する電圧調整ステップを備えることを特徴とするスタティックランダムアクセスメモリセルの電圧特性調整方法。請求項1記載のスタティックランダムアクセスメモリセルの電圧特性調整方法であって、前記第2電圧差は、前記第1パスゲートトランジスタまたは前記第2パスゲートトランジスタの閾値電圧より高く前記閾値電圧の2倍の電圧以下の範囲内で予め定められた電圧差である、スタティックランダムアクセスメモリセルの電圧特性調整方法。請求項1または2記載のスタティックランダムアクセスメモリセルの電圧特性調整方法であって、前記電圧調整ステップを実行する前に実行され、前記スタティックランダムアクセスメモリセルを通常動作させる際に前記ビット線に印加する電圧として予め定められた第1ビット電圧および該第1ビット電圧より低い第2ビット電圧のうち前記第1ビット電圧を前記二つのビット線のうちの一方に印加すると共に前記第2ビット電圧を前記二つのビット線のうちの他方に印加した状態で、前記ワード線に前記スタティックランダムアクセスメモリセルを通常動作させる際に前記第1パスゲートトランジスタおよび前記第2パスゲートトランジスタをオンする電圧として予め定められた通常動作時オン制御電圧を印加する書き込みステップ、を備えるスタティックランダムアクセスメモリセルの電圧特性調整方法。請求項1または2記載のスタティックランダムアクセスメモリセルの電圧特性調整方法であって、前記電圧調整ステップを実行する前に実行され、前記ワード線に前記スタティックランダムアクセスメモリセルを通常動作させる際に前記第1パスゲートトランジスタおよび前記第2パスゲートトランジスタをオフする電圧としての通常動作時オフ制御電圧を印加すると共に前記半導体基板に前記スタティックランダムアクセスメモリセルを通常動作させる際に印加する電圧としての通常動作時基板電圧を印加した状態で、前記電源電圧印加点に前記スタティックランダムアクセスメモリセルを通常動作させる際に印加する電源電圧より低い電圧の所定の低電圧を印加する低電源電圧印加ステップ、を備えるスタティックランダムアクセスメモリセルの電圧特性調整方法。請求項4記載のスタティックランダムアクセスメモリセルの電圧特性調整方法であって、前記低電源電圧印加ステップと前記電圧調整ステップとの間に実行され、前記二つのビット線を電気的に浮遊した状態にすると共に前記半導体基板に前記通常動作時基板電圧を印加した状態で、前記ワード線に前記スタティックランダムアクセスメモリセルを通常動作させる際に前記第1パスゲートトランジスタおよび前記第2パスゲートトランジスタをオンする電圧として予め定められた通常動作時オン制御電圧を印加する読み出しステップ、を備えるスタティックランダムアクセスメモリセルの電圧特性調整方法。しかしながら、上述の電圧特性調整方法では、ハロー領域を形成する必要があるため、スタティックランダムアクセスメモリセルを製造する際に不純物をドーピングする工程などを追加する必要があり、製造工程が複雑になってしまう。また、ハロー領域の形成は、通常、複数のスタティックランダムアクセスメモリセルに対して一括して行われるが、製造ばらつきによりメモリセルを構成する各トランジスタの閾値電圧にばらつきが生じてしまい、メモリセルの電圧特性が劣化してしまう。したがって、より簡易な方法で電圧特性を向上させることが望まれる。本発明のスタティックランダムアクセスメモリセルの電圧特性調整方法は、より簡易な方法で電圧特性を向上させることを主目的とする。本発明のスタティックランダムアクセスメモリセルの電圧特性調整方法は、上述の主目的を達成するために以下の手段を採った。本発明のスタティックランダムアクセスメモリセルの電圧特性調整方法は、第1入力端子と第1出力端子とを有する第1インバータと、前記第1出力端子に接続された第2入力端子と前記第1入力端子に接続された第2出力端子とを有する第2インバータと、所定の絶縁性を有する第1ゲート絶縁層を有しゲートがワード線に接続されると共にソースまたはドレインの一方が前記第1インバータの第1出力端子に接続されソースまたはドレインの他方が二つのビット線の一方に接続された第1パスゲートトランジスタと、所定の絶縁性能を有する第2ゲート絶縁層を有しゲートが前記ワード線に接続されると共にソースまたはドレインの一方が前記第2インバータの出力端子に接続されソースまたはドレインの他方が前記二つのビット線の他方に接続された第2パスゲートトランジスタと、を備え半導体基板に形成されてなるスタティックランダムアクセスメモリセルの電圧特性を調整する電圧特性調整方法であって、前記スタティックランダムアクセスメモリセルを通常動作させる際に電源電圧を印加する電源電圧印加点と前記二つのビット線との間の電圧差が、前記スタティックランダムアクセスメモリセルを通常動作させる際の前記電源電圧印加点と前記二つのビット線との間の電圧差より大きい第1電圧差になると共に、前記ワード線と前記二つのビット線との間の電圧差が、前記第1パスゲートトランジスタまたは前記第2パスゲートトランジスタの閾値電圧として予め定められた電圧より大きく且つ前記スタティックランダムアクセスメモリセルを通常動作させる際の前記ワード線と前記二つのビット線との電圧差より小さい第2電圧差になるよう、前記電源電圧印加点に印加する電圧と前記二つのビット線に印加する電圧と前記ワード線に印加する電圧とを調整する電圧調整ステップを備えることを要旨とする。この本発明のスタティックランダムアクセスメモリセルの電圧特性調整方法では、スタティックランダムアクセスメモリセルを通常動作させる際に電源電圧を印加する電源電圧印加点と二つのビット線との間の電圧差が、スタティックランダムアクセスメモリセルを通常動作させる際の電源電圧印加点と二つのビット線との間の電圧差より大きい第1電圧差になると共に、ワード線と二つのビット線との間の電圧差が、第1パスゲートトランジスタまたは第2パスゲートトランジスタの閾値電圧として予め定められた電圧より大きく且つスタティックランダムアクセスメモリセルを通常動作させる際のワード線と二つのビット線との電圧差より小さい第2電圧差になるよう、電源電圧印加点に印加する電圧と二つのビット線に印加する電圧とワード線に印加する電圧とを調整する。ワード線と二つのビット線との間の電圧差が、第1パスゲートトランジスタまたは第2パスゲートトランジスタの閾値電圧として予め定められた電圧より大きくした状態でスタティックランダムアクセスメモリセルを通常動作させる際の電源電圧印加点と二つのビット線との間の電圧差より大きい第1電圧差になるよう電源電圧印加点に印加する電圧と二つのビット線に印加する電圧とワード線に印加する電圧とを調整するから、第1パスゲートトランジスタおよび第2パスゲートトランジスタのうち、第1出力端子および第2出力端子のうちの電圧が高いほうの出力端子に接続されたパスゲートトランジスタの絶縁層に電荷を注入して閾値電圧を高くすることによりスタティックランダムアクセスメモリセルの電圧特性を調整する。電荷を注入する前のパスゲートトランジスタの閾値電圧が高く且つワード線の電圧が低いと、閾値電圧が高いパスゲートトランジスタに流れる電流がさくなるため、絶縁層への電荷の注入が小さくなり電荷注入後の閾値電圧の上昇の程度が小さくなると考えられる。電荷を注入する前のパスゲートトランジスタの閾値電圧が高いときに、ワード線と二つのビット線との間の電圧差をスタティックランダムアクセスメモリセルを通常動作させる際のワード線と二つのビット線との電圧差以上にすると、絶縁層への電荷の注入量が大きくなるため電荷注入後の閾値電圧の上昇の程度が大きくなり、スタティックランダムアクセスメモリの電圧特性が低下すると考えられる。一方、ワード線と二つのビット線との間の電圧差を、第1パスゲートトランジスタまたは第2パスゲートトランジスタの閾値電圧として予め定められた電圧以下とすると、絶縁層への電荷の注入量が小さくなりすぎて、スタティックランダムアクセスメモリの電圧特性の調整ができなくなると考えられる。そこで、電源電圧印加点と二つのビット線との間の電圧差が、スタティックランダムアクセスメモリセルを通常動作させる際の電源電圧印加点と二つのビット線との間の電圧差より大きい第1電圧差になると共に、ワード線と二つのビット線との間の電圧差が、第1パスゲートトランジスタまたは第2パスゲートトランジスタの閾値電圧として予め定められた電圧より大きく且つスタティックランダムアクセスメモリセルを通常動作させる際のワード線と二つのビット線との電圧差より小さい第2電圧差になるよう、電源電圧印加点に印加する電圧と二つのビット線に印加する電圧とワード線に印加する電圧とを調整することにより、電荷を注入する前に閾値電圧が高いパスゲートトランジスタほど閾値電圧の上昇程度が小さくなるため、電荷注入前の閾値電圧に拘わらず電荷の注入後に閾値電圧を所望の範囲内の電圧にすることができ、スタティックランダムアクセスメモリセルの電圧特性の向上を図ることができる。こうして電源電圧印加点,二つのビット線,ワード線へ印加する電圧を調整するだけで電圧特性の向上を図ることができるから、ソースとドレインとの間にハロー領域などを形成するものに比して、より簡易な方法でスタティックランダムアクセスメモリセルの電圧特性の向上を図ることができる。こうした本発明のスタティックランダムアクセスメモリセルの電圧特性調整方法において、前記第2電圧差は、前記第1パスゲートトランジスタまたは前記第2パスゲートトランジスタの閾値電圧より高く前記閾値電圧の2倍の電圧以下の範囲内で予め定められた電圧差である、ものとすることもできる。こうすれば、閾値電圧が高いパスゲートトランジスタに流れる電流がより小さくなるから、閾値電圧が高いパスゲートトランジスタの絶縁層への電荷注入がより抑制されて、スタティックランダムアクセスメモリの電圧特性をより向上させることができる。また、本発明のスタティックランダムアクセスメモリセルの電圧特性調整方法において、前記電圧調整ステップを実行する前に実行され、前記スタティックランダムアクセスメモリセルを通常動作させる際に前記ビット線に印加する電圧として予め定められた第1ビット電圧および該第1ビット電圧より低い第2ビット電圧のうち前記第1ビット電圧を前記二つのビット線のうちの一方に印加すると共に前記第2ビット電圧を前記二つのビット線のうちの他方に印加した状態で、前記ワード線に前記スタティックランダムアクセスメモリセルを通常動作させる際に前記第1パスゲートトランジスタおよび前記第2パスゲートトランジスタをオンする電圧として予め定められた通常動作時オン制御電圧を印加する書き込みステップ、を備えるものとすることもできる。こうすれば、第1インバータの第1出力端子の電圧および第2インバータの第2出力端子の電圧をビット線の電圧に応じた電圧にした状態で、電圧調整ステップを実行することができ、より適正にスタティックランダムアクセスメモリの電圧特性の向上を図ることができる。そして、本発明のスタティックランダムアクセスメモリセルの電圧特性調整方法において、前記電圧調整ステップを実行する前に実行され、前記ワード線に前記スタティックランダムアクセスメモリセルを通常動作させる際に前記第1パスゲートトランジスタおよび前記第2パスゲートトランジスタをオフする電圧としての通常動作時オフ制御電圧を印加すると共に前記半導体基板に前記スタティックランダムアクセスメモリセルを通常動作させる際に印加する電圧としての通常動作時基板電圧を印加した状態で、前記電源電圧印加点に前記スタティックランダムアクセスメモリセルを通常動作させる際に印加する電源電圧より低い電圧の所定の低電圧を印加する低電源電圧印加ステップ、を備えるものとすることもできる。こうすれば、第1インバータの第1出力端子の電圧および第2インバータの第1出力端子の電圧を第1インバータと第2インバータとの電流駆動力のばらつきを反映した電圧とした後で、電圧調整ステップを実行することができ、より適正に、スタティックランダムアクセスメモリセルの電圧特性の向上を図ることができる。この場合において、前記低電源電圧印加ステップと前記電圧調整ステップとの間に実行され、前記二つのビット線を電気的に浮遊した状態にすると共に前記半導体基板に前記通常動作時基板電圧を印加した状態で、前記ワード線に前記スタティックランダムアクセスメモリセルを通常動作させる際に前記第1パスゲートトランジスタおよび前記第2パスゲートトランジスタをオンする電圧として予め定められた通常動作時オン制御電圧を印加する読み出しステップ、を備えるものとすることもできる。こうすれば、第1インバータの第1出力端子の電圧および第2インバータの第1出力端子の電圧を第1インバータ,第2インバータ,第1パスゲートトランジスタ,第2パスゲートトランジスタの電流駆動力のばらつきを反映した電圧にした後で、電圧調整ステップを実行することができ、より適正にスタティックランダムアクセスメモリセルの電圧特性の向上を図ることができる。次に、本発明を実施するための形態を実施例を用いて説明する。図1は、本発明の第1実施例としての電圧特性調整方法により電圧特性が調整されるメモリセル12を複数搭載したSRAMStaticRandomAccessMemory10の構成の概略を示す説明図である。SRAM10は、マトリックス状に配置された複数のワード線WLと複数のビット線BLL,BLRに接続された複数のメモリセル12と、行アドレス信号が与えられたときに与えられた行アドレス信号に対応するワード線WLを選択する行デコーダ14と、列アドレス信号が与えられたときに与えられた列アドレス信号に対応する1組のビット線BLL,BLRを選択する列デコーダ16と、メモリセル12からビット線BLL,BLRに出力された信号を増幅する複数のセンスアンプ18と、選択されたビット線BLL,BLRとデータが入出力される図示しないデータ線とを接続する列選択回路19と、を備える。各メモリセル12については、行方向に配置された複数のメモリセル12が同一のワード線WLに接続され、列方向に配置された複数のメモリセル12が1組のビット線BLL,BLRに接続されている。図2は、メモリセル12の構成の概略を示す回路図である。メモリセル12は、入力端子INLにゲート同士が接続されると共に出力端子OUTLにドレイン同士が接続されたpチャネルMOSトランジスタPL,nチャネルMOSトランジスタNL以下、トランジスタPL,NLというを有するインバータINVLと、入力端子INRにゲート同士が接続されると共に出力端子OUTRにドレイン同士が接続されたpチャネルMOSトランジスタPR,nチャネルMOSトランジスタNR以下、トランジスタPR,NRというを有し入力端子INRがインバータINVLの出力端子OUTLに接続されると共に出力端子OUTRがインバータINVLの入力端子INLに接続されたインバータINVRと、ゲートがワード線WLに接続されオンしたときにビット線BLLと出力端子OUTLとを電気的に接続しオフしたときにビット線BLLと出力端子OUTLとの電気的な接続を解除するnチャネルMOSトランジスタPGL以下、パスゲートトランジスタPGLというと、ゲートがワード線WLに接続されオンしたときにビット線BLRを出力端子OUTRと電気的に接続しオフしたときにビット線BLRと出力端子OUTRとの電気的な接続を解除するnチャネルMOSトランジスタPGR以下、パスゲートトランジスタPGRというとから構成されている。インバータINVL,INVRでは、トランジスタPL,PRはソースが通常動作する際に電源電圧が印加される電源電圧印加点Vddに接続されており、トランジスタNL,NRはソースが通常動作する際に接地電圧Vssが印加される接地電圧印加点Vssに接続されている。ここで、インバータINVL,INVRを構成するトランジスタPL,PR,NL,NR,パスゲートトランジスタPGL,PGRの構造について説明する。トランジスタNL,NR,パスゲートトランジスタPGL,PGRは、図3に示すように、周知のnチャネルMOSトランジスタとして構成されており、導電型がp型となるよう調整されたシリコンSiなどの半導体材料により形成された半導体基板20上に二酸化シリコンSiO2などの絶縁性能が高い材料により形成された絶縁層22と、絶縁層22上に形成されポリシリコンなどの金属材料により形成されゲートとなるゲート電極24と、半導体基板20の絶縁層22の下方の領域を挟むように半導体基板20に形成されソースまたはドレインとして機能する導電型がn型の二つの拡散層26,28とを備える。また、トランジスタPL,PRは、図4に示すように、周知のpチャネルMOSトランジスタとして構成されており、半導体基板20に形成された導電型がn型となるよう調整されたウェル30上に二酸化シリコンSiO2などの絶縁性能が高い材料により形成された絶縁層32と、絶縁層32上に形成されポリシリコンなどの金属材料により形成されゲートとなるゲート電極34と、ウェル30の絶縁層32の下方の領域を挟むようにウェル30に形成されソースまたはドレインとして機能する導電型がp型の拡散層36,38とを備える。トランジスタPL,PR,NL,NR,パスゲートトランジスタPGL,PGRは、同一の半導体基板20上に形成されており、トランジスタPL,PRとトランジスタNL,NR,パスゲートトランジスタPGL,PGRとの間は、図示しない絶縁性能が高い酸化膜などで素子分離されている。こうして構成されたSRAM10では、ウェル30が電源電圧印加点Vddに接続されており、電源電圧印加点Vddに印加する電圧を電圧Vdd,接地電圧印加点Vssに印加する電圧を接地電圧Vss,半導体基板20に印加する電圧を基板電圧Vsubとすると、通常動作時には、電圧Vddが値V1例えば、1.0Vなど,接地電圧Vssが0V,基板電圧Vsubが0Vになるよう電源電圧印加点Vddや接地電圧印加点Vss,半導体基板20に電圧に印加される。こうした電圧の印加は、全てのメモリセル12に対して一括して行なわれる。そして、メモリセル12では、電源電圧印加点Vddや接地電圧印加点Vss,半導体基板20に上述の電圧を印加した状態で、データの書き込み動作や読み出し動作,データ保持動作などにより、出力端子OUTLが電圧の高い状態以下、Hレベルというのときには出力端子OUTRが電圧の低い状態以下、Lレベルというとなり、出力端子OUTLがLレベルのときには出力端子OUTRがHレベルとなる双安定状態を持つ回路として機能する。なお、出力端子OUTL,OUTRの電圧が、HレベルからLレベルに変化したり、LレベルからHレベルに変化することをレベルが反転するというものとした。こうした通常動作時のSRAM10へのデータの書き込み動作は、具体的には、行アドレス信号,列アドレス信号など動作に必要な信号が与えられると共にビット線BLL,BLRの電圧以下、ビット線電圧Vbll,Vblrというが書き込むべきデータに対応する電圧にされると、行アドレス信号に基づいて行デコーダ14により1本のワード線WLが選択されてワード線WLの電圧以下、ワード線電圧Vwlというが値V1となると共に入力された列アドレス信号に基づいて列デコーダ16により1組のビット線BLL,BLRが選択され、選択されたワード線WL,ビット線BLL,BLRに接続されたメモリセル12において出力端子OUTL,OUTRの電圧をビット線BLL,BLRに対応する電圧にすることで行なわれる。また、通常動作時のSRAM10からのデータの読み出し動作は、行アドレス信号,列アドレス信号など動作に必要な信号が与えられると共にビット線BLL,BLRを電源電圧印加点Vddに印加する電圧Vdd値V1にプリチャージした状態で電気的に浮遊状態にすると、行デコーダ14により選択されたワード線WLのワード線電圧Wlが値V1になり、列デコーダ16により選択されたビット線BLL,BLRに接続されたメモリセル12において出力端子OUTL,VRの電圧差に対応して生じるビット線BLL,BLRの電圧差をデータとして読み出すことで行なわれる。さらに、通常動作時のデータ保持動作は、全てのワード線WL,ビット線BLL,BLRを非選択状態にしてパスゲートトランジスタPGL,PGRがオフしてメモリセル12の出力端子OUTL,OUTRの電圧をデータとして保持することで行なわれる。続いて、こうして構成されたSRAM10電圧特性を調整する方法について説明する。図5は、SRAM10の電圧特性を調整する電圧特性調整工程の一例を示す工程図である。この工程は、SRAM10の出荷前などSRAM10の使用を開始する前に行われるものとした。なお、電圧特性調整工程は、メモリセル12の接地電圧印加点Vssを0Vに固定した状態で行なわれる。最初に、SRAM10の選択された1本のワード線WLに接続された複数のメモリセル12に対して、電圧Vddが値V1,基板電圧Vsubが0V,ワード線電圧Vwlが値V1,ビット線電圧Vbllが0V,ビット線電圧Vblrが値V1となるようメモリセル12の電源電圧印加点Vddや半導体基板20,ワード線WL,ビット線BLL,BLRに電圧を印加するステップS100。こうした処理により、複数のメモリセル12の出力端子OUTLをLレベルにすると共に出力端子OUTRをHレベルにすることができ、複数のメモリセル12に一括してデータを書き込むことができる。続いて、電圧Vddが値V1より高い値V1h例えば、3.6Vなど,基板電圧Vsubが0Vより低い値Vsub1例えば、-4.0Vなど,ステップS100の処理で選択したワード線WLのワード線電圧Vwlが値Vwd,ビット線電圧Vbllおよびビット線電圧Vblrが0Vとなるよう複数のメモリセルの電源電圧印加点Vddや半導体基板20,ワード線WL,ビット線BLL,BLRに電圧を所定時間tinj例えば、3secなどの間印加するステップS110。ここで、ワード線電圧Vwl値Vwdは、パスゲートトランジスタPGL,PGRの閾値電圧として予め定められた電圧Vthpg例えば、0.2Vより若干高い電圧として予め定められた電圧例えば、0.45Vなどであるものとした。このように、電源電圧印加点Vddや半導体基板20,ワード線WL,ビット線BLL,BLRに電圧を印加する理由を以下に説明する。図6は、ステップS110の処理におけるパスゲートトランジスタPGRの状態を説明するための説明図である。パスゲートトランジスタPGRでは、図示するように、ドレインに印加されている電圧からソースに印加されている電圧を減じたドレイン電圧Vdが通常動作時より高くなっている。そのため、半導体基板20のドレイン近傍で衝突電離ImpactIonizationによりホットエレクトロンが生じる。このとき、ゲートに印加されている電圧からソースに印加されている電圧を減じたゲート電圧Vgがドレイン電圧Vdより低いため、ドレイン近傍で生じたホットエレクトロンが絶縁層22のドレイン端近傍の位置に注入される。絶縁層22にホットエレクトロンが注入される前後のトランジスタのゲート電圧Vgとドレインからソースへ流れるドレイン電流Idと閾値電圧との関係を図7に示す。こうしたトランジスタでは、図示するように、絶縁層のホットエレクトロンが注入されたエレクトロン注入領域に隣接する拡散層をソースにした場合の閾値電圧Vth_sは、ホットエレクトロンを注入する前の閾値電圧Vthより高くなる。また、閾値電圧Vth_sは、絶縁層のホットエレクトロンが注入されたエレクトロン注入領域に隣接する拡散層をドレインにした場合の閾値電圧Vth_dより高くなる。ステップS110の処理では、ワード線WLのワード線電圧Vwlを値Vwdとした状態で、電圧Vddを値V1h,ビット線電圧Vblrを0Vとすることにより、電源電圧印加点Vddとビット線BLRとの間の電圧差を通常動作時の電圧差V1より高い電圧差V1hとし、ワード線WLとビット線BLRとの間の電圧差を閾値電圧Vthpgより若干高い電圧Vwdとしている。したがって、パスゲートトランジスタPGRが図6に示した状態となっており、パスゲートトランジスタPGRのソースまたはドレインとなる二つの拡散層のうちインバータINVRの出力端子OUTRに接続されているほうの拡散層近傍の絶縁層22にホットエレクトロンが注入される。こうしたホットエレクトロンの注入により、ビット線BLRに接続されている拡散層をソースとした場合の閾値電圧Vth_sをビット線BLRに接続されている拡散層をドレインとした場合の閾値電圧Vth_dより高くすることができる。ここで、メモリセル12における通常動作時のデータの読み出し動作を考える。読み出し時は、ビット線BLL,BLRの電圧を値V1にプリチャージした状態で浮遊させた後に、パスゲートトランジスタPGL,PGRをオンさせる。インバータINVLの出力端子OUTLがHレベル,インバータINVRの出力端子OUTRがLレベルのデータを保持している場合には、図8に示すように、ビット線BLRに接続されている拡散層がドレインとなり、ビット線BLRから出力端子OUTRに電流が流れるため、パスゲートトランジスタPGRは閾値電圧Vth_sで動作することになる。このとき、閾値電圧Vth_sが低いとビット線BLRから出力端子OUTRにより多くの電流が流れて出力端子OUTRの電圧がLレベルからHレベルに反転しやすくなるため、閾値電圧Vth_sはより高くなるほうが望ましい。実施例では、パスゲートトランジスタPGRのソースまたはドレインとなる二つの拡散層のうちインバータINVRの出力端子OUTRに接続されているほうの拡散層近傍の絶縁層22にホットエレクトロンを注入することにより、ホットエレクトロンを注入する前より閾値電圧Vth_sを高くすることができる。これにより、保持しているデータの反転を抑制することができ、読み出し特性の向上を図ることができる。また、通常動作時のデータ書き込み動作を考えると、出力端子OUTLがLレベル,出力端子OUTRがHレベルの状態からデータを反転させて出力端子OUTLがHレベル,出力端子OUTRがLレベルの状態にする場合、すなわち、ビット線BLRに接続されている拡散層をソースにする場合には、図9に示すように、出力端子OUTRからビット線BLRに電流を流して出力端子OUTRを素早くLレベルに引き下げる必要がある。したがって、パスゲートトランジスタPGRの閾値電圧Vth_dはより低いほうが望ましい。実施例では、パスゲートトランジスタPGRにおいて、インバータINVRの出力端子OUTRに接続されている拡散層近傍の絶縁層22にホットエレクトロンを注入するため、閾値電圧Vth_dは、ホットエレクトロンを注入する前の閾値電圧Vthより高くなるが、閾値電圧Vth_sよりも上昇の程度が小さいため、書き込み特性を顕著に悪化させることがない。したがって、データの書き込み特性を顕著に劣化させることなく、読み出し特性を向上させることができる。ホットエレクトロンを注入する前の閾値電圧が高い場合、ステップS110の処理で、ワード線電圧Vwdを通常動作時の電圧V1以上にすると、閾値電圧が高くてもある程度十分な量のホットエレクトロンが絶縁層22に注入されてしまい、閾値電圧が更に上昇して書き込み特性の悪化を招くことがあると考えられる。一方、ワード線電圧Vwdを電圧Vthpg以下とすると、十分な量のホットエレクトロンが絶縁層22に注入することができず、閾値電圧を十分に上昇させることができないと考えられられる。実施例では、ワード線電圧VwlをパスゲートトランジスタPGRの閾値電圧より若干高い電圧Vwdにすることにより、ホットエレクトロンを注入する前の閾値電圧が高いほどパスゲートトランジスタPGRの絶縁層に流れる電流を小さくしてホットエレクトロンの注入量を小さくすることができる。これにより、ホットエレクトロンを注入する前の閾値電圧が高いほど閾値電圧Vth_dの上昇量を小さくすることができ、ホットエレクトロン注入前の閾値電圧に拘わらず、閾値電圧Vth_dを所望の範囲内の電圧にすることができる。これにより、メモリセル12の電圧特性の向上を図ることができる。ステップS110の処理では、電源電圧印加点Vddや半導体基板20,ワード線WL,ビット線BLL,BLRに印加する電圧を調整するだけでメモリセル12のデータの読み出し特性や書き込み特性を向上させることができるから、メモリセル12に不純物をドーピングする工程などを追加するものに比して簡易な方法でメモリセル12の電圧特性の向上を図ることができる。また、ステップS110の処理は、複数のメモリセル12に対して1度で実行することができるから、より簡易な方法でSRAM10全体についてデータの読み出し特性を向上させることができる。また、基板電圧Vsubを通常動作する際に印加する電圧である0Vより低くしているから、ゲートと基板との間の電圧勾配を急峻にすることができ、絶縁層22へのホットエレクトロンの注入量をより多くすることができ、ビット線BLRに接続されている拡散層をドレインとした場合の閾値電圧をより高くすることができる。さらに、ステップS110の処理を実行する前に、ステップS100の処理を実行することにより、パスゲートトランジスタPGL,PGRのうちいずれの絶縁層にエレクトロンを注入するか選択することができ、より適正に電圧特性の向上を図ることができる。続いて、ステップS100,S110の処理で選択されたメモリセル12に対して、電圧Vddが値V1,基板電圧Vsubが0V,ワード線電圧Vwlが値Vwd,ビット線電圧Vbllが値V1,ビット線電圧Vblrが0Vとなるようメモリセルの電源電圧印加点Vddや半導体基板20,ワード線WL,ビット線BLL,BLRに電圧を印加して、複数のメモリセル12の出力端子OUTLをHレベルにすると共に出力端子OUTRをLレベルにして複数のメモリセル12に一括してデータを書き込みステップS120、その後、ステップS110の処理と同じ処理であるステップS130の処理を実行する。こうした処理により、パスゲートトランジスタPGLのソースまたはドレインとなる二つの拡散層のうち、インバータINVLの出力端子OUTLに接続されているほうの拡散層近傍の絶縁層22にホットエレクトロンを注入することができ、メモリセル12の伝で圧特性の向上を図ることができる。なお、こうした電圧特性調整方法では、ワード線電圧Vwlや電圧Vdd,ビット線電圧Vblrを調整するだけで電圧特性の向上を図ることができるから、ソースとドレインとの間にハロー領域などを形成するものに比して、より簡易な方法でスタティックランダムアクセスメモリセルの電圧特性の向上を図ることができる。以上説明した第1実施例のSRAM10の電圧特性調整方法によれば、電源電圧印加点Vddとビット線BLRとの間の電圧差を通常の電圧差V1より高い電圧差V1hとすると共にワード線WLとビット線BLRとの間の電圧差をパスゲートトランジスタPGL,PGRの閾値電圧として予め定められた電圧Vthpgより若干高い電圧として予め定められた電圧Vwdとすることにより、より簡易な方法でメモリセル12の電圧特性の向上を図ることができる。また、基板電圧Vsubを通常動作する際に印加する電圧である0Vより低くしているから、絶縁層22へのホットエレクトロンの注入量をより多くすることができ、ビット線BLRに接続されている拡散層をドレインとした場合の閾値電圧をより高くすることができる。さらに、ステップS110の処理を実行する前に、ステップS100の処理を実行することにより、パスゲートトランジスタPGL,PGRのうちいずれの絶縁層にエレクトロンを注入するか選択することができ、より適正に電圧特性の向上を図ることができる。第1実施例のSRAM10の電圧特性調整方法では、ステップS100,S110の処理で、基板電圧Vsubを0Vより小さい値Vsub1例えば、-4.0Vにするものとしたが、基板電圧Vsubは、ビット線BLL,BLRに印加している電圧以下の電圧にすればよく、例えば、0Vに設定するものとしてもよい。第1実施例のSRAM10の電圧特性調整方法では、ステップS100,S110の処理を実行してパスゲートトランジスタPGRの閾値電圧を調整した後に、ステップS120,S130を実行してパスゲートトランジスタPGLの閾値電圧を調整したが、ステップS120,S130の処理を実行せずにステップS100,S110の処理のみを実行してパスゲートトランジスタPGRの閾値電圧のみ調整するものしてもよいし、ステップS100,S110の処理を実行せずにステップS120,S130の処理のみを実行してパスゲートトランジスタPGLの閾値電圧のみ調整するものしてもよい。また、ステップS100,S120,S130の処理を実行せずにステップS110の処理だけを実行してもよい。この場合、パスゲートトランジスタPGL,PGRのうちどちらの絶縁層にエレクトロンを注入するかを選択することができないが、パスゲートトランジスタPGL,PGRのうちの一方の絶縁層にはエレクトロンを注入することができるから、電圧特性の向上を図ることができる。次に、本発明の第2実施例としてのSRAM10の電圧特性を調整する方法について説明する。図13は、第3実施例のSRAM10の電圧特性を調整する電圧特性調整工程の一例を示す工程図である。この工程は、メモリセル12の接地電圧印加点Vssを0Vに固定した状態で行なわれる。この工程では、最初に、選択した1本のワード線WLに接続された複数のメモリセル12に対して、基板電圧Vsub,ワード線電圧Vwl,ビット線電圧Vbll,Vblrが全て0Vとなるようメモリセル12の半導体基板20,ワード線WL,ビット線BLL,BLRに電圧を印加した状態で、電圧Vddを0Vから値V1より低い値V2例えば、0.6Vとなるよう電源電圧印加点Vddに電圧を印加するステップS100C。ここで、値V2は、電圧Vddを0Vから徐々に上げたときにトランジスタPL,PR,NL,NRの閾値電圧のばらつきにより出力端子OUTL,OUTRのレベルがHレベル,Lレベルのいずれかに固定される電圧として予め実験や解析などにより求めたものを用いるものとした。こうした処理により、トランジスタPL,PR,NL,NRのうち閾値電圧がより低いトランジスタが先にオンし、どのトランジスタが先にオンするかで出力端子OUTL,OUTRの電圧が決まる。例えば、トランジスタPR,NLの閾値電圧がトランジスタPL,NRより低いと、トランジスタPR,NLが先にオンとなりメモリセル12の出力端子OUTLがHレベル、出力端子OUTRがLレベルとなる。以下、説明のため、ステップS100Bの処理が実行された後は、メモリセル12の出力端子OUTLがHレベル、出力端子OUTRがLレベルとなっているものとする。このようにステップS100Bの処理を実行することにより、メモリセル12を構成するトランジスタPL,PR,NL,NRの閾値電圧のばらつきを反映したデータがメモリセル12に保持される。続いて、ワード線電圧Vwlおよび基板電圧Vsubを0Vにすると共に電源電圧印加点Vddの電圧Vddを値V2とし、ビット線電圧Vbll,Vblrが値V2になるようビット線BLL,BLRをプリチャージした後にビット線BLL,BLRを電気的に浮遊状態にし、その後、ワード線電圧Vwlが値V1となるようワード線WLに電圧を印加して、データの読み出しを実行しステップS105C、図5に例示した電圧特性調整工程のステップS110の処理と同様に、1本のワード線WLに接続されている複数のメモリセル12について、電圧Vddが値V1h,基板電圧Vsubが0Vより低い値Vsub1,ワード線電圧Vwlが値Vwd,ビット線電圧Vbllおよびビット線電圧Vblrが0Vとなるようメモリセル12の電源電圧印加点Vddや半導体基板20,ワード線WL,ビット線BLL,BLRに電圧を所定時間tinjの間印加するステップS110。ステップS105Cの処理を実行する理由は以下の通りである。例えば、パスゲートトランジスタPGRの閾値電圧とトランジスタNLの閾値電圧とがトランジスタNRの閾値電圧より低いと、データを読み出す際に、出力端子OUTLはLレベル,出力端子OUTRはHレベルになりやすい。したがって、ステップS105Cの読み出し動作を実行することにより、出力端子OUTL,OUTRのうち閾値電圧が低いパスゲートトランジスタPGRに接続されている出力端子の電圧をなるべくHレベルとするためである。こうした状態で、ステップS110を実行することにより、出力端子OUTL,OUTRのうちHレベルになっている出力端子に接続されたパスゲートトランジスタPGL,PGRにエレクトロンを注入するから、エレクトロンを注入されたパスゲートトランジスタのデータを読み出す際の閾値電圧を高くすることができる。さらに、ワード線電圧VwlをパスゲートトランジスタPGRの閾値電圧より若干高い電圧Vwdにすることにより、ホットエレクトロンを注入する前の閾値電圧が高いほどパスゲートトランジスタPGRの絶縁層に流れる電流を小さくしてホットエレクトロンの注入量を小さくすることができる。これにより、ホットエレクトロンを注入する前の閾値電圧が高いほど閾値電圧Vth_dの上昇量を小さくすることができ、ホットエレクトロン注入前の閾値電圧に拘わらず、閾値電圧Vth_dを所望の範囲内の電圧にすることができる。これにより、メモリセル12における電圧特性の向上を図ることができる。なお、こうした電圧特性調整方法では、ワード線電圧Vwlや電圧Vdd,ビット線電圧Vblrを調整するだけで電圧特性の向上を図ることができるから、ソースとドレインとの間にハロー領域などを形成するものに比して、より簡易な方法でスタティックランダムアクセスメモリセルの電圧特性の向上を図ることができる。以上説明した第2実施例のSRAM10の電圧特性調整方法によれば、基板電圧Vsub,ワード線電圧Vwl,ビット線電圧Vbll,Vblrが全て0Vとなるようメモリセル12の半導体基板20,ワード線WL,ビット線BLL,BLRに電圧を印加した状態で、電圧Vddを0Vから値V1より低い値V2となるよう電源電圧印加点Vddに電圧を印加し、その後、ワード線電圧Vwlが値V2となるようワード線WLに電圧を印加してデータの読み出しを実行し、さらに、その後に、電圧Vddが値V1h,基板電圧Vsubが0Vより低い値Vsub1,ワード線電圧Vwlが値Vwd,ビット線電圧Vbllおよびビット線電圧Vblrが0VとなるようSRAM10のメモリセルの電源電圧印加点Vddや半導体基板20,ワード線WL,ビット線BLL,BLRに電圧を印加することにより、より簡易な手法でメモリセル12のおける電圧特性の向上を図ることができる。第2実施例のSRAM10の電圧特性調整方法では、ステップS105Cの処理とステップS110の処理とを1回ずつ実行するものとしたが、ステップS105Cの処理とステップS110の処理とを複数回に亘って実行するものとしてもよい。ステップS105Cの処理を実行する度に、パスゲートトランジスタPGL,PGRのうちデータの読み出し動作を実行する際に閾値電圧を高くすべきほうのパスゲートトランジスタに出力された出力端子の電圧がHレベルになって、その後のステップS110の処理で読み出し動作を実行する際に閾値電圧を高くすべきほうのパスゲートトランジスタにエレクトロンが注入されるから、一方のパスゲートトランジスタの閾値電圧のみが上がり過ぎるのを抑制することができる。第2実施例のSRAM10の電圧特性調整方法では、ステップS105Cの処理の後に図2に例示した電圧特性調整工程のステップS110の処理と同じ処理を実行するものとしたが、ステップS110の処理に代えて図10に例示した電圧特性調整工程のステップS110Bと同じ処理を実行するものとしてもよい。こうすれば、SRAM10の書き込み特性の向上を図ることができる。第1,第2実施例の電圧特性調整工程では、ステップS110の処理で、ワード線電圧Vwl値Vwdを、パスゲートトランジスタPGL,PGRの閾値電圧として予め定められた電圧Vthpgより若干高い電圧として予め定められた電圧であるものとしたが、ワード線電圧VwlはパスゲートトランジスタPGL,PGRがオンする電圧より高く且つパスゲートトランジスタPGL,PGRの通常動作時の電圧より低い電圧であればよく、好ましくは、電圧Vthpgより高く電圧Vthpgの2倍以下の範囲内の電圧とすることができる。第1,第2実施例の電圧特性調整工程では、ステップS110の処理で、電圧Vddが値V1h,基板電圧Vsubが0Vより低い値Vsub1,ワード線電圧Vwlが値Vwd,ビット線電圧Vbllおよびビット線電圧Vblrが0Vとなるようメモリセル12の電源電圧印加点Vddや半導体基板20,ワード線WL,ビット線BLL,BLRに電圧を所定時間tinjの間印加するものとしたが、こうした電圧を印加する時間はパスゲートトランジスタPGL,PGRの閾値電圧Vh_sを所望の範囲まで十分に高くすることが可能な量のホットエレクトロンを絶縁層22に注入可能な時間あれば如何なる時間としても構わない。第1,第2実施例の電圧特性調整工程では、SRAM10の選択されたワード線WLに接続されたメモリセル12に対して一括して上述の電圧調整工程を行なうものとしたが、SRAM10の全てのメモリセル12に対して一括して行ってもよいし、SRAM10をいくつかのブロックに分けてブロック毎に行なうものとしてもよいし、全てのメモリセル12の一部のみについて上述の電圧特性調整工程を行なうものとしてもよい。第1,第2実施例では、本発明の電圧特性調整工程を図3,図4に例示した構造のトランジスタPL,PR,NL,NRから構成される回路に適用するものとしたが、トランジスタPL,PRが導電型がn型の半導体基板上に形成されてトランジスタNL,NRがn型の半導体基板に形成された導電型がp型のウェルに形成されているものに適用してもよい。第1、第2実施例では、SRAM10のメモリセル12をトランジスタPL,NLにより構成されるインバータINVLとトランジスタPR,NRにより構成されるインバータINVRとを有するものとしたが、インバータINVL,INVRの構成としては入力端子から入力された電圧の論理を反転させて出力端子から出力するものであれば如何なるものとしてもよく、例えば、トランジスタPL,PRに代えて比較的抵抗値の高い抵抗素子を用いるものとしてもよい。第1,第2実施例では、本発明の電圧特性調整方法をSRAM10に適用するものとしたが、図11に例示するように、複数のワード線WLおよびビット線BLL,BLRに加えて複数の読み出し用ワード線RWLと読み出し用ビット線RBLに接続された複数のメモリセル212と、行アドレス信号が与えられたときにワード線WLまたは読み出し用ワード線RWLを選択する行デコーダ214と、列アドレス信号が与えられたときに与えられた列アドレス信号に対応する1組のビット線BLL,BLRまたは1本の読み出し用ビット線RBLを選択する列デコーダ216と、メモリセル212から読み出し用ビット線RBLに出力された信号を増幅する複数のセンスアンプ218と、選択されたビット線BLL,BLR,読み出し用ビット線RBLとデータが入出力される図示しないデータ線とを接続する列選択回路219と、を備えるSRAM210に適用するものとしてもよい。ここで、メモリセル212の構成とSRAM210の動作について説明する。図12は、変形例のメモリセル212の構成の概略を示す回路図である。メモリセル212は、メモリセル12の構成に、さらに、入力端子INRにゲートが接続されソースが接地電圧印加点Vssに接続されたnチャネルMOSトランジスタRN以下、トランジスタRNというと、ゲートが読み出し用ワード線RWLに接続されソースが読み出し用ビット線RBLに接続されると共にドレインがトランジスタRNのドレインに接続されたnチャネルMOSトランジスタRPG以下、読み出し用パスゲートトランジスタRPGというと、を備える。こうして構成されたSRAM210では、通常動作時は、データの書き込み動作については、全ての読み出し用ワード線RWLを非選択状態電圧を0Vにして読み出し用パスゲートトランジスタRPGをオフした状態で上述のSRAM10と同様に行なわれる。また、データの読み出し動作については、通常動作時は、全てのワード線WLを非選択状態にして、行デコーダ14,列デコーダ16により選択された読み出し用ワード線RWL,読み出し用ビット線RBLに接続されたメモリセル212において出力端子OUTLの電圧に対応して生じる読み出し用ビット線RBLの電圧をデータとして読み出すことで行なわれる。さらに、データ保持動作については、通常動作時は、全てのワード線WL,読み出し用ワード線RWL,ビット線BLL,BLR,読み出し用ビット線RBLを非選択状態にしてパスゲートトランジスタPGL,PGR,読み出し用パスゲートトランジスタRPGをオフしてメモリセル12の出力端子OUTL,OUTRの電圧をデータとして保持することで行なわれる。こうしたSRAM210では、全ての読み出し用ビット線RBLを非選択状態にして図5,図10に例示した電圧特性調整工程を実行することで、より簡易な方法でメモリセル212の電圧特性の向上を図ることができる。以上、本発明を実施するための形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。"