"半導体基板上に、メモリセル領域と、周辺回路領域とを有する半導体装置であって、前記メモリセル領域と前記周辺回路領域に跨って延在し、前記メモリセル領域ではビット線を構成し、前記周辺回路領域では前記ビット線に接続する周辺回路用配線の一部と前記周辺回路用配線に接続するゲート電極の一部を構成するメタル積層配線を有し、前記メモリセル領域に配置される前記メタル積層配線の底面の前記半導体基板上面からの高さが、前記周辺回路領域に配置される前記メタル積層配線の底面の前記半導体基板上面からの高さと実質的に同じであることを特徴とする半導体装置。前記メモリセル領域に配置される前記メタル積層配線の底面の前記半導体基板上面からの高さと、前記周辺回路領域に配置される前記メタル積層配線の底面の前記半導体基板上面からの高さとのズレが5nm以内であることを特徴とする請求項1に記載の半導体装置。前記メモリセル領域は、前記半導体基板上に、前記ビット線に接続され不純物を含有する多結晶シリコン膜を有するビット線コンタクトプラグを更に有することを特徴とする請求項1又は2に記載の半導体装置。前記ゲート電極の一部は、前記メタル積層配線の底面の方から順にチタンシリサイド膜、窒化チタン膜、第1金属のシリサイド膜、及び第1金属膜を有し、前記ビット線は、前記ビット線コンタクトプラグの上では、前記メタル積層配線の底面の方から順にチタンシリサイド膜、窒化チタン膜、第1金属のシリサイド膜、及び第1金属膜を有し、前記ビット線は、前記ビット線コンタクトプラグの上以外では、前記底面の方から順にチタン膜、窒化チタン膜、第1金属のシリサイド膜、及び第1金属膜を有することを特徴とする請求項3に記載の半導体装置。前記第1金属は高融点金属であることを特徴とする請求項4に記載の半導体装置。前記第1金属は、タングステン、コバルト、ニッケル及びタンタルからなる群から選択された少なくとも一種の金属であることを特徴とする請求項5に記載の半導体装置。前記メモリセル領域は、埋め込みゲート電極と、前記埋め込みゲート電極と半導体基板の間に設けられたゲート絶縁膜と、前記半導体基板内の埋め込みゲート電極を挟んだ両側に設けられた第1及び第2の不純物拡散層とを更に有し、前記ビット線コンタクトプラグは、前記第1の不純物拡散層に接続されることを特徴とする請求項3~6の何れか1項に記載の半導体装置。前記第1の不純物拡散層は、前記埋め込みゲート電極よりも、前記半導体基板の上面から深い位置まで形成されることを特徴とする請求項7に記載の半導体装置。前記周辺回路領域は、前記ゲート電極を有するnチャネルMOSトランジスタ及びpチャネルMOSトランジスタを有し、前記nチャネルMOSトランジスタのゲート電極は、前記メタル積層配線の下に更にN型不純物を含む多結晶シリコン膜を有し、前記pチャネルMOSトランジスタのゲート電極は、前記メタル積層配線の下に更にP型不純物を含む多結晶シリコン膜を有することを特徴とする請求項1~8の何れか1項に記載の半導体装置。メモリセル領域と、周辺回路領域とを有する半導体基板の各々の領域に、素子分離領域で区画される複数の活性領域を形成する工程と、前記メモリセル領域内の前記活性領域に交差する開口パターンを有するマスク絶縁膜を、前記半導体基板の上面に形成する工程と、前記マスク絶縁膜をマスクとして前記半導体基板をエッチングしてゲートトレンチを形成する工程と、前記ゲートトレンチ内にワード線となる埋め込みゲート電極を埋設形成する工程と、前記埋め込みゲート電極および前記マスク絶縁膜を覆うようにキャップ絶縁膜を形成する工程と、前記周辺回路領域に前記マスク絶縁膜と前記キャップ絶縁膜との合計膜厚に、実質的に等しい厚さの第1のシリコン膜を形成する工程と、前記マスク絶縁膜及び前記キャップ絶縁膜の一部を除去して、前記ゲートトレンチに隣接する前記活性領域の表面を露出させる開口を形成する工程と、前記開口内に第2のシリコン膜を埋設する工程と、前記半導体基板の全面にメタル積層膜を成膜する工程と、前記第1及び第2のシリコン膜に接するように前記メタル積層膜の一部を残留させることにより、前記メモリセル領域と前記周辺回路領域に跨って延在するメタル積層配線を形成する工程と、を有することを特徴とする半導体装置の製造方法。前記第2のシリコン膜を埋設する工程では、ビット線コンタクトプラグを形成することを特徴とする請求項10に記載の半導体装置の製造方法。前記メタル積層配線を形成する工程において、前記メモリセル領域では前記メタル積層配線としてビット線を形成し、前記周辺回路領域では前記メタル積層配線として前記ビット線に接続する周辺回路用配線の一部と前記周辺回路用配線に接続するゲート電極の一部を形成することを特徴とする請求項11に記載の半導体装置の製造方法。前記第1のシリコン膜を形成する工程では、N型不純物を含む第1のシリコン膜と、P型不純物を含む第1のシリコン膜とを形成し、前記メタル積層配線を形成する工程では、前記周辺回路領域において、前記メタル積層配線の下にN型不純物を含む第1のシリコン膜を有する第1のゲート電極と、前記メタル積層配線の下に前記P型不純物を含む第1のシリコン膜を有する第2のゲート電極とを形成し、前記周辺回路領域において、前記第1のゲート電極を含むnチャネルMOSトランジスタ及び前記第2のゲート電極を含むpチャネルMOSトランジスタを形成する工程を更に有することを特徴とする請求項12に記載の半導体装置の製造方法。前記メタル積層膜を成膜する工程では、前記半導体基板の方から順にチタン膜、窒化チタン膜、第1金属のシリサイド膜、及び第1金属膜を成膜することを特徴とする請求項10~13の何れか1項に記載の半導体装置の製造方法。前記メタル積層膜を成膜する工程では、同一の装置内でチタン膜、窒化チタン膜、第1金属のシリサイド膜、及び第1金属膜を成膜することを特徴とする請求項14に記載の半導体装置の製造方法。前記第1金属は高融点金属であることを特徴とする請求項14又は15に記載の半導体装置の製造方法。前記第1金属は、タングステン、コバルト、ニッケル又はタンタルであることを特徴とする請求項16に記載の半導体装置の製造方法。前記第2のシリコン膜を埋設する工程の前に、前記メモリセル領域内の活性領域のゲートトレンチを挟んだ両側に第1及び第2の不純物拡散層を形成する工程を更に有し、前記開口を形成する工程では、前記第1の不純物拡散層を露出させるように開口を形成することを特徴とする請求項10~17の何れか1項に記載の半導体装置の製造方法。前記第1及び第2の不純物拡散層を形成する工程では、ゲートトレンチよりも前記半導体基板の上面から深い位置まで前記第1の不純物拡散層を形成することを特徴とする請求項18に記載の半導体装置の製造方法。前記第1のシリコン膜を形成する工程では、非晶質シリコン膜を形成し、熱処理により、前記非晶質シリコン膜を多結晶シリコン膜に変換する工程を更に有することを特徴とする請求項10~19の何れか1項に記載の半導体装置の製造方法。しかしながら、上記特許文献2のような、多結晶シリコン膜/WSi2膜/WN膜/W膜のような積層構造のゲート電極は、製造工程における熱処理時などに、多結晶シリコン膜中の不純物がWSi2膜中を膜厚方向にWN膜まで拡散して、WN膜中に存在することとなっていた。この結果、多結晶シリコン膜中の不純物濃度が低下し、ゲート電極の空乏化が進むこという問題が発生していた。また、上記ゲート電極を有するMOSトランジスタの閾値電圧が設計値よりも高くなると共に、ばらつきが増大するという問題もあった。また、上記特許文献3に記載されている、第1金属シリサイド膜/TiN膜/第2金属シリサイド膜/W膜からなるメタル積層膜は、耐熱性の点では有効であるものの、このメタル積層膜をDRAMのビット線として用い、メモリセル領域から周辺回路領域まで延在する配線にすると、段差のある部分で断線しやすい問題があった。上記課題を解決するため、一実施形態は、半導体基板上に、メモリセル領域と、周辺回路領域とを有する半導体装置であって、前記メモリセル領域と前記周辺回路領域に跨って延在し、前記メモリセル領域ではビット線を構成し、前記周辺回路領域では前記ビット線に接続する周辺回路用配線の一部と前記周辺回路用配線に接続するゲート電極の一部を構成するメタル積層配線を有し、前記メモリセル領域に配置される前記メタル積層配線の底面の前記半導体基板上面からの高さが、前記周辺回路領域に配置される前記メタル積層配線の底面の前記半導体基板上面からの高さと実質的に同じであることを特徴とする半導体装置に関する。また、前記メタル積層配線は、金属バッファ膜と、金属バッファ膜上のTiN膜と、TiN膜上のWシリサイド膜と、Wシリサイド膜上のW膜からなるものである。他の実施形態は、メモリセル領域と、周辺回路領域とを有する半導体基板の各々の領域に、素子分離領域で区画される複数の活性領域を形成する工程と、前記メモリセル領域内の前記活性領域に交差する開口パターンを有するマスク絶縁膜を前記半導体基板の上面に形成する工程と、前記マスク絶縁膜をマスクとして前記半導体基板をエッチングしてゲートトレンチを形成する工程と、前記ゲートトレンチ内にワード線となる埋め込みゲート電極を埋設形成する工程と、前記埋め込みゲート電極および前記マスク絶縁膜を覆うようにキャップ絶縁膜を形成する工程と、前記周辺回路領域に前記マスク絶縁膜と前記キャップ絶縁膜との合計膜厚に、実質的に等しい厚さの第1のシリコン膜を形成する工程と、前記マスク絶縁膜及び前記キャップ絶縁膜の一部を除去して、前記ゲートトレンチに隣接する前記活性領域の表面を露出させる開口を形成する工程と、前記開口内に第2のシリコン膜を埋設する工程と、前記半導体基板の全面にメタル積層膜を成膜する工程と、前記第1及び第2のシリコン膜に接するように前記メタル積層膜の一部を残留させることにより、前記メモリセル領域と前記周辺回路領域に跨って延在するメタル積層配線を形成する工程と、を有することを特徴とする半導体装置の製造方法に関する。メモリセル領域内と周辺回路領域内およびそれらとの境界に実質的に段差がない状態でメタル積層膜からなるメタル積層配線を形成しているので、段差部で配線が断線する問題を回避できる。また、周辺回路領域のゲート電極においては、シリコン膜中の不純物がシリコン膜の外に拡散することを防止して、ゲート電極の空乏化が進むことを防止できる。MOSトランジスタの閾値電圧が設計値よりも高くなると共にばらつきが増大することを防止できる。これによりセンスアンプを構成するNMOSトランジスタとPMOSトランジスタのアンバランス動作を解消して動作遅延を軽減することができる。以下では、図面を参照して、本発明の具体的な態様を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。第1実施例以下、上記のゲート電極構成をDRAMDynamicRandomAccessMemory半導体装置に適用する例について図3~図23を用いて説明する。最初に、図3~図4を用いて、半導体装置の構成について説明する。図3はDRAMのメモリセル領域を含む平面図、図4Aは、図3に示したA1-A1’方向の断面図を示している。図4Bは周辺回路領域の断面図を示している。図3の平面図を参照すると、X方向に延在し、メモリセル領域の端部に位置する周辺回路のセンスアンプ100に接続される複数のビット線30と、X方向に垂直に交差するY方向に延在するワード線となる複数の埋め込みゲート電極14が配置されている。埋め込みゲート電極14は、メモリセル領域の端部に位置する周辺回路領域のサブワードドライバー200に接続されている。メモリセル領域とセンスアンプ100およびサブワードドライバー200で構成される周辺回路領域との間には、点線で示される境界が存在している。メモリセル領域はX方向を素子分離領域7で分断され、Y方向を素子分離領域4で分断された複数の活性領域AR1とAR2で構成されている。活性領域AR1は、X方向から約30°右下がりに傾斜したX1方向に延在し、Y方向に等ピッチで配置されている。一方、活性領域AR2は、X方向から約30°右上がりに傾斜したX2方向に延在し、Y方向に等ピッチで配置されている。AR1とAR2は、X方向に交互に等ピッチで配置された構成となっている。各々の活性領域ARには、Y方向に延在する2本の埋め込みゲート電極14が交差して配置されている。2本の埋め込みゲート電極14の間に位置する活性領域部分にはビット線30に接続されるビット線拡散層9b第1の不純物拡散層の一部に相当するが形成されている。また、活性領域ARの両端に位置し、埋め込みゲート電極14と素子分離領域7の間に位置する2つの活性領域部分には、キャパシタの下部電極35に接続されるキャパシタ拡散層9a第2の不純物拡散層に相当するがそれぞれ形成されている。Y方向に延在する埋め込み電極14は、Y方向に配置された複数の活性領域ARと、複数の活性領域ARの間に配置された複数の素子分離領域4に跨って形成されている。また、X方向に延在する複数のビット線30の各々は、X方向に配置された複数の活性領域ARのビット線拡散層9bを結ぶ直線上に形成されている。個々の活性領域ARには2つのセルトランジスタTr1およびTr2が形成されている。いずれも埋め込みゲート型のリセスチャネルMOSトランジスタで構成されている。Tr1は、埋め込みゲート電極14と、埋め込みゲート電極14を挟んで両側に位置するキャパシタ拡散層第2の不純物拡散層に相当する9aとビット線拡散層第1の不純物拡散層の一部に相当する9bとで構成されている。便宜上、キャパシタ拡散層9aはドレイン領域であり、ビット線拡散層9bはソース領域となる。バイアス印加状態が逆転すれば各々の領域は入れ替わることとなる。Tr2は、埋め込みゲート電極14と、埋め込みゲート電極14を挟んで両側に位置するビット線拡散層9bとキャパシタ拡散層9aとで構成されている。ビット線拡散層9bは2つのセルトランジスタに共有される構成となっている。図4Aの断面図を参照すると、p型単結晶シリコン基板以下、基板と記す1の表面側に形成された素子分離領域7により活性領域AR1およびAR2が区画されている。各々の活性領域ARには2つのゲートトレンチ11が形成されている。各々のゲートトレンチ11の内面にはゲート絶縁膜13が形成されている。さらに、ゲート絶縁膜13に接してゲートトレンチ11の底部を埋設するように、窒化チタンTiN14aとタングステンW14bの積層膜からなり、ワード線となる埋め込みゲート電極14が形成されている。埋め込みゲート電極14の上面に接して窒化シリコン膜からなるキャップ絶縁膜15が形成されている。各々のゲートトレンチ11と素子分離領域7の間の基板1の表面にはドレイン領域となるキャパシタ拡散層9aが形成されている。キャパシタ拡散層9aの底面は、埋め込みゲート電極14の上面より浅い位置となっているが、埋め込みゲート電極14の上面と同じ位置まで近接してもかまわない。埋め込みゲート電極14の上面より深い位置になるとゲート絶縁膜のリーク電流が増加する懸念があるので好ましくない。一方、ゲートトレンチ11で挟まれた基板1の表面にはソース領域となるビット線拡散層9bが形成されている。ビット線拡散層9bの底面は、ゲートトレンチ11の最深部よりも深い位置となるように形成されている。また、各々のゲートトレンチ11の底面と接する基板1の表面にはトレンチ拡散層12が形成されている。一つ活性領域AR内で隣接するトレンチ拡散層12は、ゲートトレンチ11の最深部より深く形成されたビット線拡散層9bによって接続された状態となっている。したがって、ソース領域第1の不純物拡散層に相当するは、ビット線拡散層9bと、ビット線拡散層9bに接続するトレンチ拡散層12とで構成される構成となる。例えば、Tr1は、ゲートトレンチ11の内面に形成されたゲート絶縁膜13と、ゲート絶縁膜13を覆うように埋設された埋め込みゲート電極14と、ドレイン領域となるキャパシタ拡散層9aと、ソース領域となるビット線拡散層9bおよびトレンチ拡散層12で構成されている。Tr1のチャネル領域は、キャパシタ拡散層9aの底面とトレンチ拡散層12の上端部とで挟まれるゲートトレンチ11の側壁部分であって、ゲート絶縁膜13と接する基板1の表面となる。このような構成、すなわち隣接する埋め込みゲート電極14の間の基板領域をチャネル領域とせずに、高濃度の不純物からなるビット線拡散層9bで置き換え、さらにゲートトレンチ11の底部にトレンチ拡散層12を形成しているので、各々のトランジスタのチャネル領域は、各々のゲートトレンチ11のそれぞれ遠い側の側壁にしか形成されない構成となる。これにより、同一活性領域内に位置する2つの埋め込みゲート電極14の各々に対応するメモリセルの内、一方のメモリセルキャパシタが1情報を記憶している状態で、他方のメモリセルを構成する埋め込みゲート電極がオン、オフ動作を繰り返した時に、1状態にある一方のメモリセルの記憶状態を0に変化させてしまうディスターブ不良を回避できる構成となっている。素子分離領域7の上面およびキャパシタ拡散層9aが形成された基板1の上面には、ゲートトレンチ11を形成する際のマスクとして用いた酸化シリコン膜からなるマスク絶縁膜10が設けられている。さらに、マスク絶縁膜10を覆い、埋め込みゲート電極14上のゲートトレンチ11を埋設するようにキャップ絶縁膜15が設けられている。キャップ絶縁膜15の上面は、マスク絶縁膜10の膜厚とキャップ絶縁膜15の膜厚マスク絶縁膜10上の膜厚を足した分だけ基板1の上面から上方に位置している。各々のゲートトレンチ11を埋設して、基板1の上面より上方に突き出るように形成され、互いに隣接するキャップ絶縁膜15の間に位置するビット線拡散層9bの上面には、ビット線拡散層9bに接してシリコン膜からなるビット線コンタクトプラグ22aが設けられている。ビット線コンタクトプラグ22aの上面はキャップ絶縁膜15の上面と面一となっている。ビット線コンタクトプラグ22aの上面には、メタル積層膜からなるビット線30が形成されている。ビット線30は、ビット線コンタクトプラグ22a又はキャップ絶縁膜15の上面に接する金属バッファ膜23、金属バッファ膜23上に接するTiN膜24、TiN膜24上に接するタングステンシリサイド以下、WSiと記す;第1金属のシリサイド膜に相当する膜25、WSi膜25上に接するW膜第1金属膜に相当する26からなるメタル積層膜で構成されている。金属バッファ膜23の金属にチタンTiを用いた場合、シリコン膜からなるビット線コンタクトプラグ22aの上面に接する部分の金属バッファ膜23はチタンシリサイド以下、TiSiと記す膜となっており、キャップ絶縁膜15の上面に接する部分の金属バッファ膜23はTi膜となっている。W膜26上には窒化シリコン膜からなるカバー絶縁膜28が形成されている。カバー絶縁膜28を含むビット線30の側壁には、窒化シリコン膜からなるサイドウォール絶縁膜31aが形成されている。ビット線30は、ビット線コンタクトプラグ22aの位置で縦方向にみるとポリメタル配線構造となっているが、ビット線コンタクトプラグ22aが存在しないキャップ絶縁膜15上ではシリコン膜を含まないメタル配線構造となっている。したがって、X方向に延在するビット配線全体としてみた場合、シリコン膜がない分だけ配線の高さを低減させることができ、ビット配線の寄生容量を低減できる。したがって、キャパシタの容量が小さくなってもDRAM動作の信頼性を向上させることができる。カバー絶縁膜28を覆うように第1層間絶縁膜33が形成されている。第1層間絶縁膜33にはキャパシタ拡散層9aに接続するキャパシタコンタクトプラグ34が複数、形成されている。キャパシタコンタクトプラグ34の上面に接するキャパシタの下部電極35が形成されている。下部電極35はクラウン構造となっているが、柱状であっても構わない。また、下部電極自体の倒壊や捩れを防止するためのサポート膜が形成されるが、図では省略している。下部電極35を覆うように、全面に容量絶縁膜図では省略しているが形成されている。さらに、容量絶縁膜を覆う上部電極36が形成されている。上部電極36上には第2層間絶縁膜37が形成され、コンタクトプラグ38が形成されている。コンタクトプラグ38に接続して上部配線39が形成されている。図4Bの断面図を参照すると、基板1に素子分離領域4によって区画された、nチャネルMOSトランジスタが形成されるNMOS領域とpチャネルMOSトランジスタが形成されるPMOS領域が設けられている。基板がp型なので、PMOS領域にはnwellが形成されている。各々の領域の基板1の表面にゲート絶縁膜17が形成されている。NMOS領域のゲート絶縁膜17上には、n型不純物を含有する多結晶シリコン膜18aと、多結晶シリコン膜18aの上面に接する金属バッファ膜23、金属バッファ膜23上に接するTiN膜24、TiN膜24上に接するWSi膜25、WSi膜25上に接するW膜26からなるメタル積層膜と、で構成されるゲート電極30aが形成されている。また、PMOS領域のゲート絶縁膜17上には、p型不純物を含有する多結晶シリコン膜18bと、多結晶シリコン膜18bの上面に接する金属バッファ膜23、金属バッファ膜上に接するTiN膜24、TiN膜24上に接するWSi膜25、WSi膜25上に接するW膜26からなるメタル積層膜と、で構成されるゲート電極30bが形成されている。周辺回路領域においては、メタル積層膜30は全て多結晶シリコン膜18b上に形成されているので、多結晶シリコン膜18bに接する金属バッファ膜23は全てTiSi膜で構成されている。W膜26上には窒化シリコン膜からなるカバー絶縁膜28が形成されている。カバー絶縁膜28を含むゲート電極30a、30bの側壁には、窒化シリコン膜からなるサイドウォール絶縁膜31bが形成されている。NMOS領域の基板1表面には、n型不純物を含有するソース/ドレイン拡散層32aが形成され、プレーナ型のnチャネルMOSトランジスタが構成されている。また、PMOS領域の基板1表面にはp型不純物を含有するソース/ドレイン拡散層32bが形成され、プレーナ型のpチャネルMOSトランジスタが構成されている。カバー絶縁膜28を覆うように、第1層間絶縁膜33が形成されている。第1層間絶縁膜には各々のソース/ドレイン拡散層32a、32bに接続するようにコンタクトプラグ34aが形成されている。コンタクトプラグ34aに接続するように、配線35aが形成されている。配線35aを覆うように、第3層間絶縁膜37aが形成されている。第3層間絶縁膜37aにはコンタクトプラグ38aが形成されている。コンタクトプラグ38aに接続するように上部配線39aが形成されている。図4Aに示したメモリセル領域において、ビット線30は、ビット線コンタクトプラグ22aの位置でみるとポリメタル配線構造となっているが、ビット線コンタクトプラグ22aが存在しないキャップ絶縁膜15上ではシリコン膜を含まないメタル配線構造となっている。したがって、X方向に延在するビット配線全体としてみた場合、シリコン膜がない分だけ配線の高さを低減させることができ、ビット配線の寄生容量を低減できる。したがって、キャパシタの容量が小さくなってもDRAM動作の信頼性を向上させることができる。さらに具体的に言えば、ビット線30とビット線拡散層9bとを接続するシリコン膜をキャップ絶縁膜15に挟まれるビット線コンタクトプラグ22aとして形成しているので、X方向に延在するビット線30は、ビット線コンタクトプラグ22aと接続する部分以外の領域ではW膜26、WSi膜25、TiN膜24、Ti膜からなる金属バッファ膜23からなる金属系導体のみで構成され、多結晶シリコン膜がビット線構成部材として含まれていない。したがって、ビット線30自体の高さを低減することができ、ビット線30の寄生容量を低減することができる構成となっている。DRAMにおける蓄積電荷の検出感度は、キャパシタの容量とビット線の寄生容量のバランスで律則される。ビット線の寄生容量が大きければ、それに見合う大きなキャパシタ容量が得られなければDRAMの動作は困難となる。本実施例ではビット線の寄生容量を低減できる構成となっているので、微細化されてキャパシタ容量が小さくなっても動作可能なDRAMを提供することができる。また、図4Aに示したメモリセル領域、および図4Bに示した周辺回路領域において、周辺回路領域に形成されているゲート電極30a、30bを構成するシリコン膜18a、18bの厚さは、メモリセル領域のビット線コンタクトプラグ22aを構成するシリコン膜の厚さビット線コンタクトプラグ22aの底面と上面との距離と実質的に同じとなるように構成されている。すなわち、周辺回路領域のシリコン膜18a、18bの厚さと、メモリセル領域を構成するマスク絶縁膜10とキャップ絶縁膜15の合計膜厚のズレ差は、所定の範囲内となっている。ここでいう、所定の範囲内とは、シリコン膜18a、18bの膜厚方向における上面位置の、キャップ絶縁膜15の膜厚方向における上面位置に対する上下方向のズレが±5nmの範囲内であることを意味する。すなわち、メモリセル領域と周辺回路領域の境界には、シリコン膜18a、18bの膜厚方向における上面位置と、キャップ絶縁膜15の膜厚方向における上面位置とに上下方向のズレが生じることにより段差が発生する。段差の発生は、いずれかが上方に突き出した状態となるが、いずれが上方に突き出した場合でも許容される段差の最大が5nm以下であることを意味している。±5nmの範囲を超えると、メモリセル領域と周辺回路領域に跨って延在し、メモリセル領域ではビット線を構成し、周辺回路領域ではビット線に接続する周辺回路用配線の一部と周辺回路用配線に接続するゲート電極の一部を構成するメタル積層配線が段差部で断線する確率が増加する。上記のように、周辺回路領域に形成される金属バッファ膜23からW膜26までのメタル積層配線と、メモリセル領域に形成される金属バッファ膜23からW膜26までのメタル積層配線とは基板1の表面から実質的に同じ高さの位置に形成されている。すなわち、メモリセル領域に配置されるメタル積層配線ビット線の底面60aの半導体基板上面61からの高さと、周辺回路領域に配置されるメタル積層配線ゲート電極30a、30bの一部の底面60b及び周辺回路用配線の一部の底面の半導体基板上面61からの高さ、のズレ差が所定の範囲内となっている。したがって、メモリセル領域と前記周辺回路領域に跨ってメタル積層配線が延在し、メモリセル領域と周辺回路領域の間に段差がある場合、段差部でメタル積層膜が断線する問題を回避することができる。また、段差がほとんど存在しないため、リソグラフィやエッチング加工の精度を向上させてより微細なビット線、ゲート電極を構成することができる。さらに、周辺回路領域のゲート電極を多結晶シリコン膜18と、多結晶シリコン膜18の上面に接するTiSi膜からなる金属バッファ膜23、金属バッファ膜23上に接するTiN膜24、TiN膜24上に接するWSi膜25、WSi膜25上に接するW膜26からなるメタル積層膜で構成しているので、多結晶シリコン膜中の不純物が多結晶シリコン膜の外に拡散することを防止して、ゲート電極の空乏化が進むことを防止する。MOSトランジスタの閾値電圧が設計値よりも高くなると共にばらつきが増大することを防止する。これによりセンスアンプを構成するnチャネルMOSトランジスタとpチャネルMOSトランジスタのアンバランス動作を解消して動作遅延を軽減することができる。以下に、図5~図16を用いて、半導体装置の製造方法について説明する。各図のA図は、図3に示したメモリセル領域の平面図から一部抜き出した平面図である。B図はA図のA1-A1’方向の断面図、C図はA図のB1-B1’方向の断面図である。D図は周辺回路領域の断面図である。図5に示すように、メモリセル領域においてはX方向にスネーク状に折れ曲がって延在する帯状活性領域のパターンを有し、周辺回路領域においてはトランジスタが形成される活性領域のパターンを有するマスク2を基板1の表面に形成する。基板1にはp型の単結晶シリコン基板を用いる。マスク2には、窒化シリコン膜、非晶質カーボン膜、非晶質シリコン膜などの単層膜あるいは積層膜を用いることができる。基板1の表面に図示しない酸化シリコン膜を形成した後、マスク材料を全面に積層形成し、リソグラフィとドライエッチング法によりメモリセル領域、周辺回路領域の各々に活性領域のパターンとなるマスク2を形成する。メモリセル領域に形成される、X方向にスネーク状に折れ曲がって延在する帯状活性領域のパターンは、X方向に対して右下がりとなるX1方向に延在する部分と、X方向に対して右上がりとなるX2方向に延在する部分とが交互に接続されてX方向に繰り返し配置される構成となっている。次に、図6に示すように、マスク2をマスクとして基板1をドライエッチングし、深さ250~300nmのトレンチ3を形成する。ここでは300nmとする。その後、酸化シリコン膜、窒化シリコン膜の積層膜をトレンチ3内に埋設し、マスク2を除去して第1の素子分離領域4を形成する。メモリセル領域においては、スネーク状の帯状活性領域が第1の素子分離領域4によりY方向に分断される。次に、図7に示すように、メモリセル領域に形成されているスネーク状の帯状活性領域をX方向に分断するマスク5を基板1の表面に形成する。帯状活性領域が折れ曲がることによって生じる複数の頂点部分を露出するようにマスク5が形成される。マスク5にはマスク2と同じ材料を用いることができ、リソグラフィとドライエッチング法により形成される。次に、図8に示すように、マスク5をマスクとして、表面が露出している基板1および第1素子分離領域4をドライエッチング法によりエッチングし、第1素子分離領域4と同じ深さのトレンチ6を形成する。その後、酸化シリコン膜、窒化シリコン膜の積層膜をトレンチ6内に埋設し、マスク5を除去して第2素子分離領域7を形成する。メモリセル領域においては、スネーク状の帯状活性領域が第2素子分離領域7によりX方向に分断される。これにより、メモリセル領域にはX方向を素子分離領域7で分断され、Y方向を素子分離領域4で分断された、基板1からなる複数の活性領域AR1とAR2が形成される。活性領域AR1は、X方向から約30°右下がりに傾斜したX1方向に延在し、Y方向に等ピッチで配置されている。一方、活性領域AR2は、X方向から約30°右上がりに傾斜したX2方向に延在し、Y方向に等ピッチで配置されている。AR1とAR2は、X方向に交互に等ピッチ間隔となるように形成される。本実施例では、個々の活性領域のY方向の幅は35nm、ピッチは70nmとしている。また、X方向の幅は、175nmでピッチは210nmとしている。最小加工寸法Fを35nmとした場合の6F2構成としている。また、素子分離領域7を形成する前後の工程において、周辺回路領域でpチャネルMOSトランジスタが形成されるPMOS領域の基板1中にnwellを形成する。具体的には、PMOS領域以外の領域をホトレジストマスクを形成し、イオン注入法によりボロンBを注入して形成する。次に、図9に示すように、周辺回路領域を覆うホトレジストからなるマスク8を形成する。次いで全面にリンPなどのn型不純物をイオン注入し、メモリセル領域内の活性領域AR1およびAR2の表面部分にn型拡散層9を形成する。n型拡散層9は最終的に形成されるセルトランジスタのソース拡散層あるいはドレイン拡散層となる。次いで、マスク8を除去する。次に、図10に示すように、基板1上の全面に厚さ40nmの酸化シリコン膜を形成し、リソグラフィとドライエッチング法により、メモリセル領域内に形成されるワード線領域を露出させるパターンを有するマスク絶縁膜10を形成する。ワード線領域は複数の活性領域と第1素子分離領域4に跨ってY方向に延在するパターンとなる。ワード線領域は個々の活性領域に対して2本形成される。ワード線領域のX方向の幅は35nmとしている。次いで、マスク絶縁膜10をマスクとして基板1をドライエッチングし、ワード線領域となる深さ150~200nmのゲートトレンチ11を形成する。ここではゲートトレンチ11の最深部の深さを200nmとする。これにより、図9の段階で形成されたn型拡散層9は、後の工程で、キャパシタに接続されるキャパシタ拡散層9aと、ビット線に接続されるビット線拡散層9bに分断される。このゲートトレンチ11のドライエッチングにより、マスク絶縁膜10は膜厚が40nmから25nmに減少している。次に、図11に示すように、イオン注入法を用い、全面にリンもしくはヒ素Asなどのn型不純物を注入する。これにより、ゲートトレンチ11の底部の基板表面にはトレンチ拡散層12が形成される。ゲートトレンチ11の最深部におけるトレンチ拡散層12の深さ方向の幅は10~30nmとする。ここでは20nmとする。トレンチ拡散層12の深さ方向の幅が35nm以上になると、トレンチ拡散層12が隣接する第2素子分離領域7に接してしまい、フローティングボディ状態となり、セルトランジスタの動作を阻害する懸念があるので好ましくない。したがって、トレンチ拡散層12の深さ方向の幅は、ゲートトレンチ11と第2素子分離領域7の間におけるX方向の幅より小さくなるように制御する。次に、図12に示すように、ゲートトレンチ11の内面に厚さ5nmの酸化シリコン膜からなるゲート絶縁膜13を熱酸化法により形成する。次いで、厚さ5nmのTiN14aをCVD法により形成し、さらに厚さ30nmのW14bをCVD法により形成する。ゲートトレンチ11のX方向の幅は35nmとしているので、この段階でゲートトレンチ11は、TiN14aとW14bの積層膜で完全に埋設された状態となる。次いで、TiN14aとW14bからなる積層膜をドライエッチング法によりエッチバックしてゲートトレンチ11内に埋設されたTiN14aとW14bからなる埋め込みゲート電極14を形成する。ゲートトレンチ11の底部を埋設する埋め込みゲート電極14の上面は、ゲートトレンチ11の最深部の深さに対して1/2~4/5の範囲となるように形成する。ここでは3/5となる120nmとする。ゲートトレンチ11の最深部の深さを200nmとしているので、埋め込みゲート電極14の上面は、基板1の上面から80nm深い位置に形成されている。埋め込みゲート電極14はワード線を構成する。この工程におけるエッチバックによりマスク絶縁膜10は、膜厚が25nmから20nmに減少している。また、ゲートトレンチ11内に埋め込みゲート電極14が形成される結果、埋め込みゲート電極14の上方に新たなゲートトレンチ11aが形成される。次に、図13に示すように、新たなゲートトレンチ11aを埋設するように全面に厚さ20nmの窒化シリコン膜からなるキャップ絶縁膜15をCVD法により形成する。これにより、ゲートトレンチ11a以外の領域には、基板1の上面に厚さ20nmのマスク絶縁膜10と厚さ20nmのキャップ絶縁膜15からなる合計40nmの絶縁膜が形成されている。図13Eは、図3の平面図に示した、メモリセル領域と周辺回路領域の間に位置する境界部の断面を示している。境界部は素子分離領域4上に位置している。周辺回路領域と同様にマスク絶縁膜10とキャップ絶縁膜15からなる厚さ40nmの積層絶縁膜が形成されている。次に、図14に示すように、メモリセル領域にホトレジストからなるマスク16を形成し、周辺回路領域に露出しているキャップ絶縁膜15およびマスク絶縁膜10をドライエッチング法により除去する。これにより、周辺回路領域に基板上面が露出する。その後、マスク16を除去する。次に、図15に示すように、周辺回路領域の基板1の表面に酸化シリコン膜からなる厚さ4nmのゲート絶縁膜17を熱酸化法により形成する。次いで、基板1の全面に厚さ40nmの非晶質シリコン膜第1のシリコン膜に相当する18をCVD法により形成する。さらに、保護膜となる酸化シリコン膜19を積層形成する。その後、周辺回路領域のPMOS領域を覆うホトレジストパターンを形成し図示せず、それをマスクとしてNMOS領域の非晶質シリコン膜にPをイオン注入してn型不純物を含有する非晶質シリコン膜18aに変換する。ホトレジストパターンを除去した後、周辺回路領域のPMOS領域を開口する新たなホトレジストパターンを形成し図示せず、それをマスクとしてPMOS領域の非晶質シリコン膜にBをイオン注入してp型不純物を含有する非晶質シリコン膜18bに変換する。ホトレジストパターンを除去した後、メモリセル領域を開口するさらに新たなホトレジストパターン40を形成する。図15Fに、ホトレジストパターン40を形成した段階におけるメモリセル領域と周辺回路領域の間に位置する境界の断面形状を示す。境界においては、非晶質シリコン膜18aと酸化シリコン膜19はメモリセル領域に形成されているキャップ絶縁膜15の上に乗り上げるように形成されている。この状態でホトレジストパターン40の端部40aが酸化シリコン膜19の段差側壁に接するようにホトレジストパターン40を形成する。この後、上面が露出している酸化シリコン膜19とその下に位置する非晶質シリコン膜18aを等速ドライエッチング法により除去する。これにより、メモリセル領域内には窒化シリコン膜からなるキャップ絶縁膜15の上面が露出した状態となる。その後、ホトレジストパターン40を除去すると、図15Eに示すように、メモリセル領域のキャップ絶縁膜15の上面と周辺回路領域の非晶質シリコン膜18aの上面とが面一となる境界部の断面形状が得られる。酸化シリコン膜と非晶質シリコン膜は共にフッ素含有プラズマを用いたドライエッチング法でエッチングすることができる。したがって、例えば、CF4と酸素を含有するプラズマにおいて、CF4と酸素のガス供給量を調整することにより各々等速でエッチングすることができる。次に、図16に示すように、メモリセル領域のビット線拡散層9bの上方を、Y方向に延在するラインで開口するパターンを有するマスク20を形成する。次に、図17に示すように、マスク20をマスクとして上面が露出しているキャップ絶縁膜15をドライエッチングし、さらに連続してマスク絶縁膜10をドライエッチングしてビット線拡散層9bの上面を露出させる。この工程では、キャップ絶縁膜15が窒化シリコン膜からなり、マスク絶縁膜10が酸化シリコン膜からなるので、マスク絶縁膜10を溶液エッチングにより自己整合で除去することもできる。すなわち、キャップ絶縁膜15をドライエッチングしてマスク絶縁膜10の上面が露出した段階でドライエッチングを停止し、次いで、上面が露出したマスク絶縁膜10をHF含有溶液によりエッチングする。HF含有溶液では窒化シリコン膜15はほとんどエッチングされないので、マスク絶縁膜10を自己整合的に除去することができる。これにより、ビット線拡散層9b上にはY方向に延在するトレンチ21が形成される。トレンチ21の底面には、ビット線拡散層9bと第1素子分離領域4とがY方向に交互に露出する。次に、図18に示すように、マスク20を除去する。これにより、開口21は埋め込みゲート電極14を保護するキャップ絶縁膜15を側壁として構成される。開口21の深さ、すなわちキャップ絶縁膜15の側壁の高さは、マスク絶縁膜10とキャップ絶縁膜15の合計膜厚40nmとなっている。次いで、キャップ絶縁膜15をマスクとして全面にPをイオン注入し、ビット線拡散層9bの底面をゲートトレンチ11の最深部よりも深い位置まで形成する。このイオン注入では、注入エネルギーを変えて2段階で注入することができる。最初の段階でゲートトレンチ11の中央、すなわち深さ100nmに投影飛程の中心が位置するように注入エネルギーを選択し、第2段階でゲートトレンチ11の底部に投影飛程の中心が位置するように注入エネルギーを選択する。さらに細かく3段階で注入しても良い。深い位置へのイオン注入を行なう場合、キャップ絶縁膜の膜厚が薄すぎてマスクとして機能しなくなる場合があるが、この場合には、図17で用いたマスク20を除去せずに残して、イオン注入が終了した段階で除去すればよい。これにより、既に形成されている隣接トレンチ拡散層12は深く形成されたビット線拡散層9bを介して接続されると共にビット線拡散層9bと一体化される。なお、深いビット線拡散層9bを形成した後、1000°C、10秒程度の熱処理を施して注入不純物を活性化させ、n型半導体に変換する。この熱処理により、キャパシタ拡散層9aを構成する不純物も活性化され、同じくn型半導体に変換する。また、周辺回路領域に形成されている非晶質シリコン膜18a、18bに含有されている不純物も活性化されると同時に多結晶シリコン膜に変換される。これにより、n型半導体となる多結晶シリコン膜18aおよびp型半導体となる多結晶シリコン膜18bにそれぞれ変換される。次に、図19に示すように、開口21内に上面が露出しているビット線拡散層9bに接続し、開口21を埋設するように、非晶質シリコン膜第2のシリコン膜に相当する22をCVD法により全面に形成する。次に、図20に示すように、非晶質シリコン膜22をドライエッチング法によりエッチバックし、開口21内を埋設する非晶質シリコン膜22aを形成する。この段階では周辺回路領域には酸化シリコン膜19が残存している。この状態で、全面にイオン注入することにより非晶質シリコン膜22a中にPを導入する。さらに、1000°C、10秒程度の熱処理を施して、多結晶化すると共に、導入されたPを活性化させn型半導体に変換する。なお、非晶質シリコン膜22をCVD法で成膜する段階でPを含有する非晶質シリコン膜を形成することもできる。この場合、イオン注入によるPの導入は不要となるが、熱処理は必要である。上記同様、1000°C、10秒程度の熱処理を施して、多結晶化すると共に、導入されたPを活性化させn型半導体に変換する。このように、非晶質シリコン膜に不純物を含有させた状態で熱処理し多結晶シリコン膜に変換された膜の抵抗は、成膜段階で多結晶シリコン状態で形成された膜の抵抗よりも低くなる特長がある。したがって、コンタクト抵抗の低減に有利となる。次いで、周辺回路領域に残存していた酸化シリコン膜19をHF含有溶液により選択的に除去する。この溶液エッチングでは窒化シリコン膜15や多結晶シリコン膜22a、18a、18bはエッチングされない。なお、図15の段階で、周辺回路領域に形成した非晶質シリコン膜18は、その上面がメモリセル領域に形成されているキャップ絶縁膜15の上面と同じ高さとなる膜厚で形成している。したがって、図20の段階では、メモリセル領域の表面を構成しているキャップ絶縁膜15および多結晶シリコン膜22aの上面と、周辺回路領域の表面を構成している多結晶シリコン膜18a、18bの上面とは、基板1からの高さが同じ40nmであり、面一となっている。メモリセル領域と周辺回路領域の境界に5nmより高い段差がある状態で、次工程のビット線およびゲート電極の加工を行なうと段差部分においてビット線が断線する問題が生じる。このため、メモリセル領域と周辺回路領域の境界に生じる段差は5nm以下とする必要がある。段差のないことが最も好ましい状態となる。ビット線幅が40nm以下に微細化された半導体装置の製造では顕著に発生するようになる。本実施例でビット線形成前の段階でメモリセル領域と周辺回路領域の間に段差が生じないように制御しているのでこの問題を回避して製造歩留まりの低下を防止できる。次に、図21に示すように、メモリセル領域の表面と周辺回路領域の表面とが同じ高さに形成された状態で、基板1の全面に、PVD法により厚さ2nmのTiからなる金属バッファ膜23、厚さ10nmのTiN膜24、厚さ2nmのWSi膜25、厚さ20nmのW膜26を順次積層し、メタル積層膜27を形成する。金属バッファ膜23は0.5~5nmの範囲、TiN膜24は1~10nmの範囲、WSi膜25は0.2~2nmの範囲、W膜26は10~30nmの範囲で適用することができる。なお、金属バッファ膜23は、Tiに代えて、TiSi膜を用いることもできる。本実施例では、メモリセル領域と周辺回路領域に段差がないので、段差被覆性が問題とならない。したがって、CVD法を用いる必要がなく、PVD法で形成することができる。Ti膜23からW膜26に至る全てのメタル積層膜27をPVD法で形成することができるのでマルチチャンバーを有する同一装置内で、外部に取り出すことなく連続成膜することができる。これにより、各導体界面に不純物の付着がなく、純水な導体間の接触を維持することができる。次いで、W膜26上に窒化シリコン膜からなるカバー絶縁膜28をCVD法により全面に積層形成する。カバー絶縁膜28をCVD法で形成する際の熱処理により、ビット線コンタクトプラグ22a、シリコン膜18a、18b上に形成されたTi膜からなる金属バッファ膜23は全てTiSi膜に変換される。しかし、キャップ絶縁膜15上に形成された金属バッファ膜23はTi膜がそのまま残存している。次に、図22に示すように、メモリセル領域でX方向に延在するビット線30のパターンと、周辺回路領域でビット線30に接続される周辺回路用配線パターンと、同じく周辺回路領域で周辺回路用配線に接続されるNMOS領域のn型ゲート電極およびPMOS領域のp型ゲート電極のパターンを有するマスク膜29をリソグラフィとドライエッチング法により形成する。マスク膜29はホトレジストや非晶質カーボン膜などを用いることができる。次いで、マスク膜29をマスクとしてカバー絶縁膜28、W膜26、WSi膜25、TiN膜24、金属バッファ膜23からなるメタル積層膜27を順次、エッチングする。さらに、メモリセル領域では、Y方向に隣接するビット線間に位置して開口21内に埋設されている多結晶シリコン膜22aがエッチングされ、周辺回路領域では多結晶シリコン膜18aおよび18bがエッチングされる。これにより、メモリセル領域にはビット線コンタクトプラグ22aを介してビット線拡散層9bに接続されるビット線30が形成され、周辺回路領域にはn型シリコン膜18aとメタル積層膜で構成されるn型ゲート電極30a、p型シリコン膜18bとメタル積層膜で構成されるp型ゲート電極30b、および各々のゲート電極とビット線30を接続する周辺回路用配線30cが形成される。ビット線30は埋め込み形成されたビット線コンタクト22a以外の領域ではメタル積層膜のみで形成され、周辺回路領域の各々のゲート電極および周辺回路用配線はシリコン膜上にメタル積層膜が形成されたポリメタル構造で形成される。本実施例では、ビット線30とビット線拡散層9bとを接続するシリコン膜をキャップ絶縁膜15に挟まれるビット線コンタクトプラグ22aとして形成しているので、X方向に延在するビット線30は、ビット線コンタクトプラグ22aと接続する部分以外の領域ではW膜26、WSi膜25、TiN膜24、金属バッファ膜23からなる金属系導体のみで構成され、多結晶シリコン膜がビット線構成部材として含まれていない。したがって、ビット線30自体の高さを低減することができ、ビット線30の寄生容量を低減することができる構成となっている。DRAMにおける蓄積電荷の検出感度は、キャパシタの容量とビット線の寄生容量のバランスで律則される。ビット線の寄生容量が大きければ、それに見合う大きなキャパシタ容量が得られなければDRAMの動作は困難となる。本実施例ではビット線の寄生容量を低減できる構成となっているので、微細化されてキャパシタ容量が小さくなっても動作可能なDRAMを提供することができる。次に、図23に示すように、マスク膜29を除去した後、メモリセル領域ではビット線30の側壁を保護する窒化シリコン膜からなるサイドウオール絶縁膜31aが形成される。また、周辺回路領域ではゲート電極の側壁を保護するサイドウオール31bが形成される。さらに、NMOS領域にはn型不純物拡散層32aからなるソース/ドレインが形成され、PMOS領域にはp型不純物拡散層からなるソース/ドレインが形成される。以下、図4A、Bに記載したように、第1層間絶縁膜33を形成した後、メモリセル領域では容量コンタクトプラグ34、キャパシタの下部電極35、図示しない容量絶縁膜、上部電極36、第2層間絶縁膜37、コンタクトプラグ38、上部配線39が順次形成される。一方、周辺回路領域では第1層間絶縁膜33、ソース/ドレインコンタクトプラグ34a、配線35a、第3層間絶縁膜37a、コンタクトプラグ38a、上部配線39aが形成される。メモリセル領域と周辺回路領域を併せてDRAMが形成される。なお、本実施例では、メタル積層膜27として、Ti膜からなる金属バッファ膜23、TiN膜24、WSi膜25、W膜26の構成について説明したが、Ti膜23は、PVDで形成した段階ではTi膜の状態であるが、シリコン膜上に形成されたTi膜は、製造途中の熱処理によってシリコンと反応しTiシリサイドTiSi膜に変換されている。したがって、最終構造では、メモリセル領域のビット線コンタクトプラグ22a上、および周辺回路領域のシリコン膜18上のTi膜は、TiSi膜となっている。メモリセル領域のキャップ絶縁膜15上に形成されたビット線30を構成するTi膜23は、最終構造でもTi膜23として保持される。したがって、ビット線コンタクトプラグ22a上を除くビット線30はTi膜23、TiN膜24、WSi膜25、W膜26で構成されるが、ビット線コンタクトプラグ22a上のビット線30、ならびに周辺回路領域のゲート電極30a、30bの一部及び周辺回路用配線30cの一部ではTiSi膜、TiN膜24、WSi膜25、W膜26の構成となっている。一方、Ti膜23に代えて、TiSi膜23を形成した場合は、全ての領域に渡って、TiSi膜23、TiN膜24、WSi膜25、W膜26の構成となる。本実施例によれば、周辺回路領域に形成されるゲート電極30a、30b及び周辺回路用配線30cの最下層を構成するシリコン膜18a、18bの形成を、メモリセル領域を構成するキャップ絶縁膜15の形成後に行なう構成となっている。したがって、シリコン膜18の膜厚を、メモリセル領域に形成されているマスク絶縁膜10とキャップ絶縁膜15の合計膜厚と実質的に同じとなるように形成することができる。これにより、メタル積層膜形成前の段階においてメモリセル領域と周辺回路領域での段差の発生を回避することができる。その結果、段差がなくなるので、周辺回路領域へ接続されるビット線30、すなわちメタル積層膜の段差部での断線を防止できる。また、全体が平坦な状態で金属バッファ膜23、TiN膜24、WSi膜25、W膜26からなるメタル積層膜を形成することができるので、単一材料しか形成できないCVD装置での成膜が不要となり、全て同一の装置内において、基板を外部に取り出すことなく連続して成膜することが可能となる。これにより、周辺回路領域に形成されるゲート電極30a、30bの各材料間の界面に不純物が存在して界面抵抗のばらつきが増大する問題を回避できる。また、従来のゲート電極構造では、シリコン膜上にCVD法により形成するWSi膜、WN膜、W膜からなるメタル積層膜を形成する構成となっており、製造工程における熱処理時に、シリコン膜中の不純物がWSi膜中を膜厚方向にWN膜まで拡散して、WN膜中に捕獲され、この結果、シリコン層中の不純物濃度が低下し、ゲート電極の空乏化が進むこという問題が発生していた。また、上記ゲート電極を有するMOSトランジスタの閾値電圧が設計値よりも高くなると共に、ばらつきが増大するという問題もあった。界面抵抗のばらつき増大および閾値電圧のばらつき増大により周辺回路を構成するセンスアンプのNMOSトランジスタとPMOSトランジスタの動作のアンバランスが増大してセンス感度を低下させる問題があった。しかし、本実施例では、メタル積層膜をTi膜からなる金属バッファ膜23、TiN膜24、WSi膜25、W膜26で構成していることから、上記の問題を回避できる効果がある。なお、第1金属としてはタングステンに限定されるわけではなく、高融点金属を使用することが好ましい。高融点金属としては、タングステン、コバルト、ニッケル及びタンタルからなる群から選択された少なくとも一種の金属を挙げることができる。第2実施例前記第1実施例では、図16の段階で、ゲートトレンチ11を形成し、埋め込みゲート電極14を形成し、キャップ絶縁膜15を形成した後に、開口21を形成してイオン注入により深いビット線拡散層9bを形成している。本実施例では、ゲートトレンチ11を形成する前の段階で深いビット線拡散層9bを形成する半導体装置の製造方法について、図24~図26を用いて説明する。まず、第1実施例に記載した図5~図8の工程にしたがって、X方向にスネーク状に延在する第1素子分離領域4、およびY方向に延在する第2素子分離領域7を形成し、島状に独立した複数の活性領域AR1およびAR2を形成する。次に、図24に示すように、Y方向に延在し、複数の活性領域のビット線拡散層部分を露出させる開口21bを有するマスク8aを形成する。マスク8aにはシリコン酸化膜上に非晶質カーボン膜を積層させた積層膜などを用いる。次いで、マスク8aをマスクとして全面にPをイオン注入し、開口21b内に露出する基板1にビット線拡散層9bを形成する。第1実施例と同様に、ビット線拡散層9bの底面を後の工程で形成するゲートトレンチ11の最深部よりも深い位置まで形成する。このイオン注入では、注入エネルギーを変えて2段階で注入することができる。最初の段階でゲートトレンチ11の中央、すなわち深さ100nmに投影飛程の中心が位置するように注入エネルギーを選択し、第2段階でゲートトレンチ11の底部に投影飛程の中心が位置するように注入エネルギーを選択する。さらに細かく3段階で注入しても良い。また、この段階では、基板1の他の領域に不純物拡散層が形成されていないので、例えば、900°C、2時間程度の熱処理を付加することができる。したがって、比較的低い注入エネルギーで投影飛程の中心が、例えばゲートトレンチ11の中央付近に位置するようにイオンを注入し、その後熱処理を付加することによって、注入された不純物をゲートトレンチ11の底部より深い位置まで熱拡散させる方法を用いることもできる。この熱処理で不純物の活性化も達成される。なお、基板1の他の領域に既に不純物拡散層が形成されている状態で上記の熱処理を付加すると、既に形成されている不純物拡散層の深さも同時に深くなってしまうので好ましくない。次に、図25に示すように、周辺回路領域に形成されているマスク8aを厚さ5nm程度の薄い酸化シリコン膜などからなる保護膜8bで覆った後、メモリセル領域に形成されているマスク8aを除去する。次いで、全面にPをイオン注入し、各々の活性領域のビット線拡散層9bに隣接する基板1の表面にキャパシタ拡散層9aを形成する。この後、例えば、1000°C、10秒の短時間熱処理により、注入されたPを活性化させる。深いビット線拡散層9bをイオン注入法のみで形成した場合には、この熱処理段階で同時に活性化される。なお、1000°C、10秒の熱処理では拡散層の深さの変動は極めて小さく、半導体装置の特性変動に及ぼす影響はない。次に、図26に示すように、周辺回路領域に形成されているマスク8b,8aを除去した後、第1実施例と同様に、基板1上の全面に厚さ40nmの酸化シリコン膜を形成し、リソグラフィとドライエッチング法により、メモリセル領域内に形成されるワード線領域埋め込みゲート電極形成領域を露出させるパターンを有するマスク絶縁膜10を形成する。次いで、マスク絶縁膜10をマスクとして基板1をドライエッチングし、ワード線領域となる深さ200nmのゲートトレンチ11を形成する。次いで、全面にリンもしくはヒ素Asなどのn型不純物をイオン注入する。注入した後、例えば、1000°C、10秒の熱処理を付加して不純物を活性化させ、ゲートトレンチ11の底部の基板表面にトレンチ拡散層12を形成する。ビット線拡散層9b、キャパシタ拡散層9aの形成における熱処理を個々の工程で実施せずに、トレンチ拡散層12の熱処理で同時に行ってもよい。以下、第1実施例の図12に記載の工程へ戻って継続することができる。なお、深いビット線拡散層9bの形成は不要となるので、図18の工程は省略することができる。第1実施例ではトレンチ拡散層12を先の形成し、後の工程で深いビット線拡散層9bを形成することにより隣接するトレンチ拡散層12を接続してビット線拡散層9bと一体化している。これに対し、本実施例では、深いビット線拡散層9bを最初に形成し、トレンチ拡散層12を後の工程で形成することによって、隣接するトレンチ拡散層12を接続しビット線拡散層9bと一体化させる構成となっている。第1実施例では、深いビット線拡散層9bを形成する段階で、キャパシタ拡散層9aや周辺回路領域に形成されるゲート電極30a、30b用の不純物含有多結晶シリコン膜が既に形成されている。したがって、深いビット線拡散層9bを形成するための1000°C、10秒の熱処理を施すと、周辺回路領域に形成されているp型シリコン膜18bに含有されているBがゲート絶縁膜17を介して基板1表面に漏れる懸念がある。あるいは、深いビット線拡散層9bを形成するために、900°C、2時間程度の熱処理を用いると、キャパシタ拡散層9aの深さが深くなりすぎて所望のトランジスタ特性が得られなくなる懸念がある。本実施例では、深いビット線拡散層9bを最初に形成しているので、熱処理が他の構成部材に及ぼす影響を回避することができる。第3実施例本実施例は、周辺回路領域に、1つのMOSトランジスタを有する半導体装置に関するものである。本実施例の半導体装置はメモリセル領域と周辺回路領域を有するが、以下では便宜上、周辺回路領域のMOSトランジスタのみを説明する。図27は、本実施例の半導体装置を表す図である。図27に示すように、半導体基板41上に、ゲート絶縁膜43、ゲート電極が設けられている。半導体基板41内の、ゲート電極を挟んだ両側には、ソース及びドレイン領域56が設けられている。ゲート電極の側壁には、サイドウォール52が形成されている。この半導体基板41、ゲート絶縁膜43、ゲート電極、並びにソース及びドレイン領域56とからMOSトランジスタが形成されている。ゲート電極は、ゲート絶縁膜43側から順に、不純物を含有する多結晶シリコン膜44、TiSi膜48、TiN膜49、第1金属のシリサイド膜50a、及び第1金属の膜51を有する。多結晶シリコン膜上に、TiSi膜48と、TiN膜9を設けることにより、後の工程における熱処理時などに、多結晶シリコン膜中の不純物が第1金属のシリサイド膜にまで拡散することを防止できる。この結果、ゲート電極の空乏化が進むことを防止すると共に、MOSトランジスタの閾値電圧が設計値よりも高くなったり、ばらつきが増大することを防止することができる。また、第1金属のシリサイド膜を設けることにより、ゲート電極の比抵抗を低くすることができる。MOSトランジスタは、nチャネルMOSトランジスタであっても、pチャネルMOSトランジスタであっても良い。例えば、N型不純物を含むN型多結晶シリコン膜、Pウェルからなる半導体基板、N型のソース及びドレイン領域を形成することにより、nチャネルMOSトランジスタとすることができる。また、P型不純物を含むP型多結晶シリコン膜、Nウェルからなる半導体基板、P型のソース及びドレイン領域を形成することにより、pチャネルMOSトランジスタとすることができる。何れのMOSトランジスタであっても、ゲート電極中にTiSi膜48と、TiN膜49を設けることにより、多結晶シリコン膜中の不純物が第1金属のシリサイド膜50aにまで拡散することを、効果的に防止できる。多結晶シリコン膜44としては、表面に凹凸無く形成でき、微細加工に適したアモルファスシリコンで成膜し、後工程の熱処理で結晶化させた多結晶シリコンとするのが好ましい。第1金属は高融点金属であることが好ましい。この高融点金属としては、タングステン、コバルト、二ッケル及びタンタルからなる群から選択された少なくとも一種の金属を用いることができる。"