表面に第1導電型を有する第1の半導体層を有する半導体基板と、前記第1の半導体層の表面から所定の深さに設けられ、前記第1の半導体層よりも低濃度の第1導電型を有する第2の半導体層と、前記第1の半導体層の表面から所定の深さに配設されたジャンクションバリアとして第2導電型を有する複数の第3の埋め込み半導体層と、前記第2の半導体層の表面から前記第3の埋め込み層を囲むように環状に形成された、第2導電型を有するガードリングと、前記第2の半導体層および前記ガードリングに接するように配置された金属層を具備したショットキーバリア型半導体装置。請求項1に記載のショットキーバリア型半導体装置であって、前記ジャンクションバリアは前記第1の半導体層と前記第2の半導体層の層間に中心をもつように配置されたショットキーバリア型半導体装置。請求項1または2に記載のショットキーバリア型半導体装置であって、前記ジャンクションバリアの位置は前記ガードリングの内側に配置されているショットキーバリア型半導体装置。請求項1乃至3のいずれか1項に記載のショットキーバリア型半導体装置であって、前記ジャンクションバリアは前記ガードリングの内側および外側の両方に配置されているショットキーバリア型半導体装置。請求項1乃至4のいずれか1項に記載のショットキーバリア型半導体装置であって、前記ジャンクションバリアは前記ガードリングの外側に配置されているショットキーバリア型半導体装置。請求項1乃至5のいずれか1項に記載のショットキーバリア型半導体装置であって、前記半導体装置はパワー用個別半導体装置を構成するショットキーバリア型半導体装置。上記特許文献2のショットキーバリアダイオードにおいては、埋め込み領域がフローティング構造であるため、埋め込み領域と一導電型半導体層のエネルギーバンドはフラットとなり、順方向電圧印加時に埋め込み領域周囲に空乏層が広がることはなく、ショットキー接合面積を損なうことがない。しかしながら、埋め込まれた埋め込みバリア105BP層の空乏層は、チップ周縁のガードリング部のP型層からの空乏層と同一電位になって初めて空乏層は横方向に延びる。従って、逆耐圧の立ち上がり時のリーク電流はガードリングによって決まるが、空乏層がガードリングと埋め込み層ジャンクションバリアでつながった耐圧ピンチオフ電圧以上に至った電圧で、ガードリングのみの場合よりもリーク電流を低減することが可能となる。このように、逆方向耐圧の立ち上がり時のリーク電流は高くなり、高くなった時点で従来例のような低減策を講じても、全体のリーク電流カーブは高くなる。つまり、ある程度高バイアスの逆方向電圧を印加しないとピンチオフせず、リーク電流IRの低減効果も発現しない。つまりは、低バイアスの逆方向電圧領域のリーク電流IR自体は高くなってしまうという問題がある。本発明は、前記実情に鑑みてなされたもので、低バイアスの逆方向電圧領域からリーク電流IRの低減効果を得ることのできるショットキーバリア型半導体装置を提供することを目的とする。そこで本発明は、表面に第1導電型を有する第1の半導体層を有する半導体基板と、前記第1の半導体層の表面から所定の深さに設けられ、前記第1の半導体層よりも低濃度の第1導電型を有する第2の半導体層と、前記第2の半導体層の表面から所定の深さに配設されたジャンクションバリアとして第2導電型を有する複数の第3の埋め込み半導体層と、前記第1の半導体層の表面で前記第3の埋め込み層を囲むように環状に形成された、第2導電型を有するガードリングと、前記第2の半導体層および前記ガードリングに接するように配置された金属層を具備したことを特徴とする。また本発明は、前記ショットキーバリア型半導体装置であって、前記ジャンクションバリアは前記第1の半導体層と前記第2の半導体層の層間に中心をもつように配置される。また本発明は、前記ショットキーバリア型半導体装置であって、前記ジャンクションバリアの位置は前記ガードリングの内側に配置されている。また本発明は、前記ショットキーバリア型半導体装置であって、前記ジャンクションバリアは前記ガードリングの内側および外側の両方に配置されている。また本発明は、前記ショットキーバリア型半導体装置であって、前記ジャンクションバリアは前記ガードリングの外側に配置されている。また本発明は、前記ショットキーバリア型半導体装置であって、前記半導体装置はパワー用個別半導体装置を構成する。本発明のショットキーバリア型半導体装置によれば、濃度の異なる2層の第1導電型のエピタキシャル層の間に第2導電型の半導体層からなるジャンクションバリアとガードリングを配置することで、ガードリングの側面と2層のエピタキシャル層との3点が交差する地点で電界が最も高くなる。ここでガードリングの側面の地点と、隣接するジャンクションバリアとはジャンクションバリア間の空乏層よりも、より低いピンチオフ電圧でONする。よって、従来の埋め込み構造のショットキーバリア型半導体装置よりも低い逆電圧で空乏層が順につながり、やがてガードリングの内側全域に広がる。その結果、従来の埋め込み構造より低い逆電圧領域からIRを低減可能なショットキーバリア型半導体装置を得るものである。またショットキー接合面積は従来構造と同一のため、順方向電圧VF特性は維持される。以下本発明の実施の形態について、図面を参照しながら詳細に説明する。実施の形態1図1は、本発明の実施の形態1におけるショットキーバリア型半導体装置の断面図である。本実施の形態のショットキーバリア型半導体装置は、N型シリコン基板1上に第1導電型の第1および第2の半導体層として、異なる濃度のN型エピタキシャル層2およびN型エピタキシャル層3を有し、この界面に第2導電型の埋め込み構造のジャンクションバリア5としてのP型領域を所定の間隔で配置したものである。この時Nエピタキシャル層2の濃度はN型エピタキシャル層3よりも高濃度であり、N型エピタキシャル層2およびN型エピタキシャル層3は共にN型シリコン基板1より低濃度である。前記N型エピタキシャル層2の表面には、第2導電型の半導体層からなるガードリング4が形成され、その深さはN型エピタキシャル層2まで達している。そして上述したように、前記N型エピタキシャル層2とN型エピタキシャル層3の間にジャンクションバリア5として複数の第2導電型の半導体層を配置する。ここでジャンクションバリア5は、N型エピタキシャル層2およびN型エピタキシャル層3の層間に中心をもつように配置される。N型エピタキシャル層3とガードリング4に接するようにショットキーメタル6を配置する。本実施の形態のショットキーバリア半導体装置は、前記ショットキーメタル6の上層には電極層7としての金属層を具備し、ガードリング4はジャンクションバリア5の不純物濃度以上の不純物濃度であることを特徴とする。N型シリコン基板1の最表面に形成されたN型エピタキシャル層3上に開口部を備えたシリコン酸化膜8が、その開口部からN型エピタキシャル層3の表面が露出するよう形成される。露出したN型エピタキシャル層3表面にはショットキーメタル6を蒸着し、ショットキー接合状態を形成している。またN型エピタキシャル層2およびN型エピタキシャル層3には、イオン注入法等でボロンを注入することで形成された高濃度P型半導体層であるガードリング4が環状に形成され、アルミニウムからなるアノード電極7がショットキーメタル6を被覆している。さらにN型シリコン基板1のN型エピタキシャル層3と相対する側には、オーミック接触された金、銀などからなるカソード電極9が形成されている。ここで、ジャンクションバリア5の配置は、ガードリング4の濃度および位置、ジャンクションバリア5とNエピタキシャル層2およびN型エピタキシャル層3の濃度との関係によって、ピンチオフ電圧以下の逆耐圧による空乏層でもつながるように、決定する。次に、本発明の実施の形態1のショットキーバリア型半導体装置の製造工程について説明する。図2a~dは、実施の形態1におけるショットキーバリア型半導体装置の製造方法を示す図である。まずNシリコン基板1上に二層エピタキシャル法で二つの濃度を有するエピタキシャル層を順次積層する。そしてこののち、この上層にレジストRを塗布し、フォトリソグラフィーにより図2aに示すようにレジストパターンRを形成する。そしてイオン注入を行いP型のジャンクションバリア5を形成した後、再度、フォトリソグラフィーにより図2bに示すようにレジストパターンRを形成する。そして図2cに示すように、このレジストパターンをマスクとしてP型のガードリング4を形成する。ここでは順次P型のジャンクションバリア5およびガードリング4を形成するため、P型のボロン蒸着、高エネルギー注入、埋め込み拡散を行う。そして、必要によりドライブイン拡散を行って、P型拡散領域を形成し、ガードリング4、ジャンクションバリア5を形成する。その後図2dに示すように表面にシリコン酸化膜8を形成し、これをフォトリソグラフィーによりパターニングする。これによって開口部を形成し、ジャンクションバリア5、ガードリング4の形成されたN型エピタキシャル層2とN型エピタキシャル層3にコンタクトするようにショットキーメタル6を蒸着法、スパッタリング法、あるいはメッキ法により付着させて所定の位置にショットキー接合を形成させる。そして最後にアノード電極7およびカソード電極9を所定の位置に設ける。なお、アノード電極7はワイヤーボンディングを行うために必要な金属であり、その層の金属の構成や形状は適宜変更可能である。またパッシベーション膜についても適宜追加可能である。このように、本発明のショットキーバリア型半導体装置は、エピタキシャル成長層の形成工程において不純物濃度を変えて2層構造とするのみで極めて容易に形成することができる。このようにして形成された本実施の形態のショットキーバリア型半導体装置の逆方向耐圧と逆方向リーク電流IRとの関係を測定した結果を図3に曲線a1で示す。ちなみに曲線b1は図8に示した従来例のショットキーバリア型半導体装置の逆方向耐圧と逆方向リーク電流IRとの関係を測定した結果を示す図、曲線b2は図10に示した従来例のショットキーバリア型半導体装置の逆方向耐圧と逆方向リーク電流IRとの関係を測定した結果を示す図である。これらの比較からもリーク電流の大幅な向上を図ることができることがわかる。このように、従来の2つの構造における特性は、逆方向電圧の立ち上がり時の低バイアス逆電圧領域では、IRカーブに変化は殆ど見られず、逆方向電圧の増加とともにIRも増加する。さらに高電圧側にシフトさせた時、図8の従来の埋め込み構造によるIRカーブは、ピンチオフ電圧に達することによりIRの大きな増加は見られなくなる。しかしながら、本発明の構造によるIRカーブは低バイアス逆方向電圧の時点からピンチオフ電圧に達しているためIRの大きな増加は見られない。一方、VF特性についてはN型エピタキシャル層2とショットキーメタル6や、その面積ΦBnの変化はないため従来例として図8および図10に記載されている様なVF特性を維持することができる。図4は、本発明の実施の形態2におけるショットキーバリア型半導体装置の断面図である。前記実施の形態1では、ジャンクションバリア5はガードリング4の内側に配置したが、本実施の形態では、ジャンクションバリア5をガードリング4の外側にも設け、ガードリングの内側および外側の両方にジャンクションバリア5が配置されたものである。他の構成については、前記実施の形態1のショットキーバリア型半導体装置と同様であるため、ここでは説明を省略し、同一部位には同一符号を示した。次に、本発明の実施の形態2のショットキーバリア型半導体装置の製造工程について説明する。図5a~dは、実施の形態2におけるショットキーバリア型半導体装置の製造方法を示す図である。この工程については、本発明の実施の形態2におけるショットキーバリア型半導体装置の製造工程と同様であり、フォトリソグラフィにおけるレジストRのマスクを変更するのみでよく、耐圧の向上を図ることができる。このようにして形成された本実施の形態のショットキーバリア型半導体装置の逆方向耐圧と逆方向リーク電流IRとの関係を測定した結果を図3に曲線a2で示す。ちなみに曲線a1、曲線b1、曲線b2の比較から、リーク電流は実施の形態1のショットキーバリア型半導体装置と同程度であるが、耐圧は向上することがわかる。図6は、本発明の実施の形態3におけるショットキーバリア型半導体装置の断面図である。前記実施の形態2では、ジャンクションバリア5はガードリング4の内側及び外側に配置したが、本実施の形態では、ジャンクションバリア5をガードリング4の外側にのみ配置したものである。他の構成については、前記実施の形態2のショットキーバリア型半導体装置と同様であるため、ここでは説明を省略し、同一部位には同一符号を示した。次に、本発明の実施の形態3のショットキーバリア型半導体装置の製造工程について説明する。図7a~dは、実施の形態3におけるショットキーバリア型半導体装置の製造方法を示す図である。この工程については、本発明の実施の形態2におけるショットキーバリア型半導体装置の製造工程と同様であり、フォトリソグラフィにおけるレジストRのマスクを変更するのみでよく、耐圧の向上を図ることができる。このようにして形成された本実施の形態のショットキーバリア型半導体装置の逆方向耐圧と逆方向リーク電流IRとの関係を測定した結果を図3に曲線a3で示す。ちなみに曲線a1、曲線a2、曲線b1、曲線b2の比較か、リーク電流は本発明の実施の形態1のショットキーバリア型半導体装置に比べ若干増大するが、耐圧は向上することがわかる。なお、ショットキーメタルとしては、チタン、アルミニウム、ニッケル、モリブデン、バナジウム、クロム、タングステン、パラジウム、白金等の各種金属から選択可能であり、また成膜方法についても、真空蒸着やスパッタリングなどの方法が適用可能である。またカソード電極あるいはアノード電極としてはアルミニウムを含む金属などで形成するが、適宜変更可能であることは言うまでもない。また前記実施の形態では、ジャンクションバリアは前記第1の半導体層と前記第2の半導体層の層間に中心をもつように配置したが、上方あるいは下方に若干シフトした構造であってもよい事は言うまでもない。ガードリングやジャンクションからの空乏層の重なりが最も少なくなるため、層間に中心をもつことで表面電界強度の低減をはかることができる。これにより更なる自己発熱の低減と低損失化を達成することができる。以上の理由から、埋め込みジャンクションの位置は、2層の界面をまたぎ、且つショットキー界面から距離を離した地点が最適となる。また、これらの半導体装置は、縦型動作をするパワー用デバイスであるため、パワー用個別半導体装置を構成する場合に特に有効である。また前記実施の形態では、ジャンクションバリアとガードリングは同一工程で形成したが、不純物濃度、注入深さなどを調整しつつ別工程で形成してもよい。また、ジャンクションバリアのN型半導体層N型エピタキシャル層3中でのP型半導体層の幅はガードリングの幅の2分の1以下であるのが望ましい。これによりP型からなるジャンクションバリア層の幅を狭くして、順方向電流印加時の電流通路としてのN型エピ領域が広くなるので低VF化特性が得られるという効果を奏功する。その他の製造方法N型シリコン基板表面にエピタキシャル成長によりN型半導体層を形成した、NepiNsub基板に、酸化パターニングを行って所定の位置にN型の高エネルギ注入および必要によりドライブイン拡散を行ってN型半導体層上に所望の不純物濃度比抵抗を有するN型層を形成してもよい。以上、本発明の実施例を示したが、本発明の実施の形態は上述した図面及びおよび記述に限定されるものではない。