データ変換器でデジタル信号を処理するシステムであって、符号付きバイナリデータを受け取り、符号付き指標データを供給する指標エンコーダであって、前記符号付き指標データが正指標データおよび負指標データを含む指標エンコーダと、前記正指標データに応答して正入力データを受け取り、前記負指標データに応答して負入力データを受け取るシャッフラと、前記シャッフラから出力データを受け取り、復号化データをアナログ出力ステージに供給するデコーダとを備えることを特徴とするシステム。請求項1に記載のシステムであって、前記指標エンコーダと前記シャッフラとの間に置かれた正データバレルシフタと、前記指標エンコーダと前記シャッフラとの間に置かれた負バレルシフタとをさらに含むことを特徴とするシステム。請求項1に記載のシステムであって、前記指標エンコーダが、正指標データを供給する正出力データノードと、負指標データを供給する負出力ノードとを含むことを特徴とするシステム。請求項1に記載のシステムであって、前記シャッフラが複数のシャッフラセルを含み、各シャッフラセルは、2対の入力を受け取り、2対の出力を供給し、前記出力の対の一方の出力が当該シャッフラセルとは別のシャッフラセルに結合され、前記出力の対の他方の出力がさらに別のシャッフラセルに結合されることを特徴とするシステム。請求項4に記載のシステムであって、前記シャッフラが4対のデータ入力を受け取り、4対のデータ出力を供給することを特徴とするシステム。請求項4に記載のシステムであって、それぞれの前記シャッフラセルが1対の正指標データ入力端子と、1対の負指標データ入力端子と、1対の正指標データ出力端子と、1対の負指標データ出力端子と、クロック信号端子と、リセット信号端子とを含むことを特徴とするシステム。請求項1に記載のシステムであって、前記シャッフラが、正出力、または負出力、またはゼロ出力のいずれか1つを供給するトライレベル論理出力ドライバを含むことを特徴とするシステム。請求項7に記載のシステムであって、それぞれの前記シャッフラセルがフリップフロップを含むことを特徴とするシステム。データ変換器でデジタル信号を処理するシステムであって、符号付きバイナリデータを受け取り、符号付き指標データを供給する指標エンコーダと、前記符号付き指標データを受け取り、正状態出力、または負状態出力、またはゼロ状態出力のいずれか1つをトライレベル論理出力として供給するシャッフラと、前記シャッフラから出力データを受け取り、復号化データをアナログ出力ステージに供給するデコーダとを備えることを特徴とするシステム。請求項9に記載のシステムであって、前記符号付き指標データが正指標データおよび負指標データを含むことを特徴とするシステム。請求項9に記載のシステムであって、前記指標エンコーダと前記シャッフラとの間に置かれた正データバレルシフタと、前記指標エンコーダと前記シャッフラとの間に置かれた負バレルシフタとをさらに含むことを特徴とするシステム。請求項9に記載のシステムであって、前記シャッフラが複数のシャッフラセルを含み、各シャッフラセルは、2対の入力を受け取り、2対の出力を供給し、前記出力の対の一方の出力が当該シャッフラセルとは別の第2シャッフラセルに結合され、前記出力の対の他方の出力がさらに別の第3シャッフラセルに結合されることを特徴とするシステム。請求項12に記載のシステムであって、前記シャッフラが4対のデータ入力を受け取り、4対のデータ出力を供給することを特徴とするシステム。請求項12に記載のシステムであって、それぞれの前記シャッフラセルが1対の正指標データ入力端子と、1対の負指標データ入力端子と、1対の正指標データ出力端子と、1対の負指標データ出力端子と、クロック信号端子と、リセット信号端子とを含むことを特徴とするシステム。請求項9に記載のシステムであって、前記シャッフラが、前記ゼロ状態出力が前記シャッフラによって供給されるときに電流源が基準電圧に結合されることを実現することを特徴とするシステム。データ変換器でデジタル信号を処理する方法であって、指標エンコーダで符号付きバイナリデータを受け取るステップと、符号付き指標データを供給するステップと、シャッフラで前記符号付き指標データを受け取るステップと、正状態出力、または負状態出力、またはゼロ状態出力のいずれか1つをトライレベル論理出力として供給するステップと、デコーダで前記シャッフラから出力データを受け取るステップと、復号化データをアナログ出力ステージに供給するステップとを含むことを特徴とする方法。請求項16に記載の方法であって、トライレベル論理出力を供給する前記ステップが、電流源が基準電圧に結合されるときにゼロ状態出力を供給することを含むことを特徴とする方法。したがって、素子不整合をさらに低減する改良型のシグマデルタノイズ整形DACが求められている。一実施形態によれば、本発明は、データ変換器でデジタル信号を処理するシステムを提供する。このシステムは、符号付きバイナリデータを受け取り、符号付き指標データを供給する指標エンコーダを含む。符号付き指標データは、正指標データおよび負指標データを含む。このシステムはまた、正指標データに応答して正入力データを受け取り、負指標データに応答して負入力データを受け取るシャッフラを含む。このシステムはまた、シャッフラから出力データを受け取り、復号化データをアナログ出力ステージに供給するデコーダを含む。別の実施形態によれば、本発明は、指標エンコーダ、シャッフラ、およびデコーダを含むデータ変換器でデジタル信号を処理するシステムを提供する。指標エンコーダは、符号付きバイナリデータを受け取り、符号付き指標データを供給するためのものである。シャッフラは、符号付き指標データを受け取り、正状態出力、または負状態出力、またはゼロ状態出力のいずれか1つをトライレベル論理出力として供給する。デコーダは、シャッフラから出力データを受け取り、復号化データをアナログ出力ステージに供給するためのものである。別の実施形態によれば、本発明は、データ変換器内のデジタル信号を処理する方法であって、指標エンコーダで符号付きバイナリデータを受け取るステップと、符号付き指標データを供給するステップと、シャッフラで符号付き指標データを受け取るステップと、正状態出力、または負状態出力、またはゼロ状態出力のいずれか1つをトライレベル論理出力として供給するステップと、デコーダでシャッフラから出力データを受け取るステップと、復号化データをアナログ出力ステージに供給するステップとを含む方法を提供する。添付の図面を参照すると、以下の説明をさらに理解することができる。図面は例示のために示したものに過ぎない。本発明は、1、0、および-1、すなわちトライレベル論理データを処理することのできるシャッフラを提供し、具体的には、出力波形中のISIを最小限に抑えるようにBIT、BITB、およびZEROを駆動する3つの信号を生成することのできるDACセルドライバを提供する。本発明は、トライレベル論理指標または符号付き指標エンコーダ、シャッフラ、制御論理デコーダ、およびDACセルドライバを提供する。トライレベル論理指標エンコーダの機能は、符号付きバイナリデータを符号付き指標コードに符号化することである。制御論理デコーダの機能は、シャッフラの出力を出力ステージ用の制御信号に復号化することである。シャッフラの機能は、不整合誤差を帯域外周波数領域に整形することである。図1に、本発明の一実施形態によるシステム10のブロック図を示す。図1に示すように、符号付きバイナリデータが符号付きバイナリ指標エンコーダ12で受信され、符号付きバイナリ指標エンコーダ12は、符号付き指標データを、正データ用のランダムバレルシフタ14と、負データ用のランダムバレルシフタ16の両方に供給する。ランダムバレルシフタ14および16のそれぞれの出力がトライレベル論理シャッフラ18に供給され、シャッフラ18で出力される符号付きシャッフル後指標データが制御論理デコーダ20に供給され、制御論理デコーダ20は制御信号をDACに供給する。素子uiの不整合誤差は、素子の実際の値とすべての素子の平均値との差と定義される。具体的には、N素子指標DACでは、素子uiの誤差は次式で示される。データが1となるごとに、素子uiが選択され、出力に寄与する誤差はeiとなる。データが-1となるごとに、素子uiが選択され、出力に寄与する誤差は-eiとなる。データがゼロであるとき、特定のクロックサイクル中に素子uiが寄与する誤差はゼロである。シャッフラは2つの機能を有する。第1に、シャッフラは、各素子の誤差の平均寄与がゼロとなるように素子を選択する。第2に、他のすべての素子と比較した各素子の平均使用量が均等に保たれる。第1の機能は、本発明の一実施形態によるシャッフラセルによって達成され、第2の機能はシャッフラ全体のバタフライ接続によって達成される。素子の使用量をデータ指向の方式でシャッフルすることにより、不整合誤差がノイズに変換され、帯域外周波数領域に整形される。本発明はまた、乱数発生器で制御される2つのバレルシフタを提供する。これらのバレルシフタは、アイドルトーンがシャッフラセルで生成されないように、シャッフラのデジタル入力信号を逆相関させるように働く。図2A、2B、および2Cに、データが3であり、シフトがそれぞれ0、2、および6であるときの、3ビットランダムバレルシフタの動作を示す。例えば、図2Aでは、データは、22で示されるようにコード3であり、擬似乱数発生器によって生成されるシフト制御は0であり、データは底部の3ビットを占有する。シフト制御が0より大きいとき、データは、対応する位置の数例えば、図2Bおよび2Cの24および26で示されるように、2または6だけ上方にシフトされ、図2Cに示されるように、必要なら循環する。図3に、例示のためにコードの記述的描写がその中で与えられた3ビット符号付き指標論理エンコーダ30を示す。入力データは、符号付きバイナリデータ符号ビットデータ[2]および大きさビットデータ[1]ならびにゼロビットデータ[0]を含むであり、一方出力データは、符号付き指標データpos_out[0]、pos_out[1]、pos_out[2]、neg_out[0]、neg_out[1]、neg_out[2]、およびneg_out[3]を含むである。32のコードで示されるように、正出力および負出力がまず0ゼロ出力に初期化され、次いで、34および36でそれぞれ示されるように、入力データ値に応じて、正出力ビットまたは負出力ビットが1にアサートされる。正出力と負出力が共にアサートされるケースは不正な状態を表すので、そのケースは決してない。図4に、本発明の一実施形態によるシャッフラセル40の概略図を示す。シャッフラセル40は、クロック入力信号と、入力46および48でそれぞれcurrent_state_a信号およびcurrent_state_b信号とを受け取るDフリップフロップ42および44を含む。フリップフロップ42および44のそれぞれのQ出力は、図示される他方のフリップフロップにおけるQ反転信号出力と共に、それぞれNORゲート50および52に供給される。フリップフロップ42のQ出力はnext_state_aを供給し、フリップフロップ44のQ出力はnext_state_bを供給する。NORゲート50の出力は、a_in_posデータと共に排他的論理和XORゲート54に供給され、NORゲート52の出力は、a_in_negデータと共にXORゲート56に供給される。XORゲート54の出力は、b_in_posデータと共にXORゲート58に供給され、XORゲート56の出力は、b_in_negデータと共にXORゲート60に供給される。XORゲート58の出力は、ANDゲート62とNANDゲート64の両方に供給される。XORゲート60の出力はANDゲート66に供給され、NANDゲート64にも供給される。NANDゲート64の出力は、ANDゲート62および66の両方の入力に供給される。ANDゲート62および66の出力は、それぞれフリップフロップ42および44のD入力46および48に供給される。正回路および負回路に対するa/b等化が、加算器70、72、74、および76によって実現される。具体的には、XORゲート54の出力がswap_pos信号を加算器70および72のクロック信号に供給し、XORゲート56がswap_neg信号を加算器74および76のクロック信号に供給する。シャッフラセル40の動作は以下の通りである。クロックの立上り時、状態変数state_aおよびstate_bが更新される。変数state_aは、2つの正出力のどちらが以前に使用されたかを記録し、変数state_bは、2つの負出力のどちらが以前に使用されたかを記録する。具体的には、state_aが1である場合、a_out_posが以前に使用されたものである。同様に、state_bが1である場合、a_out_negが以前に使用されたものである。state_aとstate_bが共に1であるとき、a_out_posおよびa_out_negが共に以前に使用されたことを示し、このことは、a_out_posおよびa_out_negに接続された素子の寄与する誤差が平均され、ゼロに等しいことを意味する。図4のシャッフラセル40に関する論理回路の有効な値についての真理表が図5の80に示されている。合計64個の組合せの入力が存在するが、いくつかの組合せは、共に同時に1となる正入力と負入力を有し、またはstate_aおよびstate_bが共に同時に1に等しくなるので、その組合せは許されない。有効な入力可能な組合せが82で示され、有効な出力可能な組合せが84で示されている。図6に、8本の入力線を受け、8本の出力線を生成する3ビットトライレベル論理シャッフラを示す。セルは、図示するようにデータ線の対がクロスカップル型であるバタフライ接続を使用する。具体的には、回路は、入力データneg_in[3]、pos_in[3]、neg_in[2]、およびpos_in[2]を受け取るスワップセル90を含む。スワップセル92は、入力データneg_in[1]、pos_in[1]、neg_in[0]、およびpos_in[0]を受け取る。セル90からのa_out_negデータおよびa_out_posデータが、セル94のa_in_neg入力およびa_in_pos入力に直接転送され、セル90からのb_out_negデータおよびb_out_posデータがセル96のa_in_neg入力およびa_in_pos入力まで横断する。セル92からのa_out_negデータおよびa_out_posデータが、セル94のb_in_negおよびb_in_pos入力まで横断し、セル92からのb_out_negデータおよびb_out_posデータが、セル96のb_in_neg入力およびb_in_pos入力に直接転送される。図7に、8対の入力を受け取り、8対の出力を生成する4ビットトライレベル論理シャッフラ回路を示す。回路は、図6の回路に関して上記で論じたのと同様に機能するスワップセル100、102、108、および110を含む。回路はまた、やはり図6に関して上記で論じたのと同様に機能するセル104、106、112、および114を含む。図7の回路では第2ステージも設けられ、b_out_negデータおよびb_out_posデータがそれぞれセル116、118、120、および122に直接供給されるが、a_out_negデータおよびa_out_posデータが横断する。具体的には、セル108のa_out_negデータおよびa_out_posデータが、セル120のa_in_negデータ入力およびa_in_posデータ入力まで横断し、セル110のa_out_negデータおよびa_out_posデータが、セル122のa_in_negデータ入力およびa_in_posデータ入力まで横断し、セル112のa_out_negデータおよびa_out_posデータがセル116のa_in_negデータ入力およびa_in_posデータ入力まで横断し、セル114のa_out_negデータおよびa_out_posデータがセル118のa_in_negデータ入力およびa_in_posデータ入力まで横断する。各シャッフラが4つの出力を有するので、したがって2対のプッシュプル電流セルに接続される。図8に、増幅器132、正電流源134と、負電流源136と、図示されるようにBIT_PMOS出力、BITB_PMOS出力、BITB_NMOS出力、およびBIT_MOS出力を供給するのに使用されるスイッチ138、140、142、144、146、および148とを含む、本発明の一実施形態によるDACセル130を示す。図9に、NORゲートベースの設計を使用する、本発明の一実施形態によるDACセル150を示す。具体的には、回路150は、NORゲート152、160、162、および164、ならびにバッファ154、156、158、168、172、および176、ならびに反転器166、170、および174を含む。図10に、NANDゲートベースの設計を使用する、本発明の別の実施形態によるDACセル180を示す。具体的には、回路180は、NORゲート182、NANDゲート190、192、および194、ならびにバッファ184、186、188、196、200、204、ならびに反転器198、202、および206を含む。図11に、本発明の一実施形態のトライレベル論理データ指向シャッフラによる2次4ビットDACの出力のスペクトルプロットを示す。DACは、不整合誤差0.5rmsを有する16個の単位素子を有する。図11は、210で2次ノイズ整形からの40dB/decを示し、212で素子不整合ノイズ整形からの20dB/decを示す。図12に、同一の変換器の-60dBFS出力を示す。具体的には、図12は、214で-100から-50dBFSを示し、216でピークを示し、220で素子不整合を有するシミュレーション結果を示し、218で素子不整合のない理想的な結果を示す。図11および12はどちらも、シャッフラのノイズ整形効果をスペクトルプロットの20dB/decの傾きとして示す。したがって、様々な実施形態では、本発明は、符号付きバイナリデータ入力から符号付き指標データ出力を生成する方法であって、一方が正入力データに応答し、一方が負入力データに応答する2つの指標データ出力を生成するステップを含む方法を提供する。別の実施形態では、本発明は、正および負指標データグループを事前ランダム化する方法を提供し、擬似乱数を生成するステップと、擬似乱数を使用して2つのバレルシフタを制御し、バレルシフタ内の指標データワードの位置をシフトするステップとをさらに含むことができる。別の実施形態では、本発明は、符号付き指標データがシャッフラに入る前に符号付き指標データをグループ化する方法であって、正指標データを2つのグループとして対にするステップと、負指標データを2つのグループとして対にするステップとを含む方法を提供する。別の実施形態によれば、本発明は、符号付き指標データをシャッフルする方法であって、シャッフラセルを生成するステップと、前の状態変数および電流入力に基づいて、状態変数、および前記シャッフラセル内のスワップ制御信号を生成するステップと、シャッフラセルの入力を出力に直接接続するステップと、スワップ制御信号の値に従って、入力を出力に接続する前に入力をスワップするステップとを含む方法を提供する。別の実施形態によれば、本発明は、1対の正指標データ入力端子と、1対の負指標データ入力端子と、1対の正指標データ出力端子と、1対の負指標データ出力端子と、クロック信号端子と、リセット信号端子とを含む符号付き指標データシャッフラセルを提供する。別の実施形態によれば、本発明はさらに、以前のシャッフラセルの正出力対を次のシャッフラセルの正入力対に接続することができること、および以前のシャッフラセルの負出力対を次のシャッフラセルの負入力対に接続することができることを実現し、どちらの接続も、上記で論じたバタフライスタイル接続に従う。別の実施形態によれば、本発明は、シャッフラの出力を復号化する方法であって、正入力および負入力から新しい制御信号を生成するステップであって、どちらの入力もLOWであるときに制御信号がアサートされるステップと、制御信号を1対のスイッチに接続するステップと、正入力を1対のスイッチに接続するステップと、負入力を1対のスイッチに接続するステップとを含む方法を提供する。さらに別の実施形態によれば、本発明は、電流源のドレイン電圧を既知のレベルに保持する方法であって、入力制御信号が共にゼロであるときに電流源を基準電圧バッファ出力に接続するステップを含む方法を提供する。本発明の精神および範囲から逸脱することなく、上記で開示した実施形態に対して多数の変形を行えることを当業者は理解されよう。