抵抗と、一端が接地端子に接続されたキャパシタと、非反転入力端子に前記キャパシタの他端が接続され反転入力端子に自身の出力端子が接続された第1の入力差動対を有し、出力端子に前記抵抗が接続された第1のGmアンプと、非反転入力端子に前記第1のGmアンプの前記出力端子が接続され反転入力端子に自身の出力端子が接続された第2の入力差動対を有し、出力端子に前記キャパシタの前記他端が接続された第2のGmアンプとを備え、前記第1の入力差動対と前記第2の入力差動対とが共通の電流源に接続され、前記第1の入力差動対を構成するMOSトランジスタの寸法と前記第2の入力差動対を構成するMOSトランジスタの寸法の比がN:1であることを特徴とするローパスフィルタ回路。抵抗と、一端が接地端子に接続されたキャパシタと、非反転入力端子に前記キャパシタの他端が接続され反転入力端子に自身の出力端子が接続された第1の入力差動対を有し、出力端子に前記抵抗が接続された第1のGmアンプと、非反転入力端子に前記第1のGmアンプの前記出力端子が接続され反転入力端子に自身の出力端子が接続された第2の入力差動対を有し、出力端子に前記キャパシタの前記他端が接続された第2のGmアンプとを備えることを特徴とするローパスフィルタ回路。前記第1の入力差動対と前記第2の入力差動対とが共通の電流源に接続され、前記第1の入力差動対を構成するMOSトランジスタの寸法と前記第2の入力差動対を構成するMOSトランジスタの寸法の比がN:1であることを特徴とする請求項2に記載のローパスフィルタ回路。前記第1の入力差動対と前記第2の入力差動対とに並列に接続され、ミラー比がN:1のカレントミラー回路をさらに備え、前記カレントミラー回路が、前記抵抗に流れる入力電流を1/Nに圧縮して前記キャパシタへ出力することを特徴とする請求項2に記載のローパスフィルタ回路。前記第1のGmアンプおよび前記第2のGmアンプが、フォールデッドカスコード型構成を有することを特徴とする請求項4に記載のローパスフィルタ回路。そこで、本発明が解決しようとする課題は、能動素子に発生するオフセット電圧の影響を少なくすることのできるローパスフィルタ回路を提供することにある。実施形態のローパスフィルタ回路は、抵抗と、一端が接地端子に接続されたキャパシタと、第1のGmアンプと、第2のGmアンプとを備える。前記第1のGmアンプは、非反転入力端子に前記キャパシタの他端が接続され反転入力端子に自身の出力端子が接続された第1の入力差動対を有し、出力端子に前記抵抗が接続される。前記第2のGmアンプは、非反転入力端子に前記第1のGmアンプの前記出力端子が接続され反転入力端子に自身の出力端子が接続された第2の入力差動対を有し、出力端子に前記キャパシタの前記他端が接続される。以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。第1の実施形態図1は、MOSトランジスタで構成された、本発明の第1の実施形態に係るローパスフィルタ回路の例を示す回路図である。本実施形態のローパスフィルタ回路1は、抵抗Rと、一端が接地端子GNDに接続されたキャパシタCと、非反転入力端子にキャパシタCの他端が接続され、反転入力端子に自身の出力端子OT1が接続された入力差動対DP1第1の入力差動対を有し、出力端子OT1に抵抗Rが接続されたGmアンプ11第1のGmアンプと、非反転入力端子にGmアンプ11の出力端子OT1が接続され、反転入力端子に自身の出力端子OT2が接続された入力差動対DP2第2の入力差動対を有し、出力端子OT2にキャパシタCの他端が接続されたGmアンプ12第2のGmアンプと、を備える。Gmアンプ11は、入力差動対DP1が、PMOSトランジスタP11とPMOSトランジスタP12により構成される。入力差動対DP1は、PMOSトランジスタP11のゲート端子が反転入力端子であり、PMOSトランジスタP12のゲート端子が非反転入力端子である。また、Gmアンプ11は、NMOSトランジスタN11とNMOSトランジスタN12により構成され、入力差動対DP1に接続されるカレントミラー回路CM1を有する。Gmアンプ12は、入力差動対DP2が、PMOSトランジスタP21とPMOSトランジスタP22により構成される。入力差動対DP2は、PMOSトランジスタP21のゲート端子が反転入力端子であり、PMOSトランジスタP22のゲート端子が非反転入力端子である。また、Gmアンプ12は、NMOSトランジスタN21とNMOSトランジスタN22により構成され、入力差動対DP2に接続されるカレントミラー回路CM2を有する。本実施形態のローパスフィルタ回路1では、入力差動対DP1と入力差動対DP2とが共通の電流源I1に接続される。また、入力差動対DP1を構成するPMOSトランジスタP11、P12の寸法と、入力差動対DP2を構成するPMOSトランジスタP21、P22の寸法の比がN:1である。すなわち、PMOSトランジスタP21、P22のゲート長をL、ゲート幅をWとして、PMOSトランジスタP21、P22の寸法をW/Lと表すと、PMOSトランジスタP21、P22の寸法はNW/Lである。本実施形態における、Gmアンプ11のトランスコンダクタンスgm11およびGmアンプ12のトランスコンダクタンスgm12は、以下のように算出される。いま、図2に示すように、電流源I1の出力電流をIrefとし、電流源I1からGmアンプ11の入力差動対DP1へ流れる電流をI1、Gmアンプ12の入力差動対DP2へ流れる電流をI2とする。入力差動対DP1、DP2を構成するPMOSトランジスタの寸法の比がN:1であるので、入力差動対DP1、DP2に流れる電流I1、I2の比もN:1となる。したがって、電流I1、I2は、I1=N/N1IrefI2=1/N1Irefとなる。この電流I1、I2は、入力差動対DP1、DP2を構成するPMOSトランジスタへ2分される。すなわち、入力差動対DP1を構成するPMOSトランジスタP11、P12へはドレイン電流としてI1/2が流れ、入力差動対DP2を構成するPMOSトランジスタP21、P22へはドレイン電流としてI2/2が流れる。ここで、MOSトランジスタのトランスコンダクタンスは、ドレイン電流をId、電流利得係数をβとすると、gm=√2Idβと表される。ただし、β=W/LμCox、W:ゲート幅、L:ゲート長、μ:移動度、Cox:ゲート酸化膜単位容量、である。そこで、入力差動対DP2を構成するPMOSトランジスタP21、P22の電流利得係数をβ0として、Gmアンプ12のトランスコンダクタンスgm12を求めると、gm12=2√2I2/2β0/2=√1/N1Irefβ0となる。また、Gmアンプ11のトランスコンダクタンスgm11は、電流利得係数がNβ0であるので、gm11=2√2I1/2Nβ0/2=√N2/N1Irefβ0=N√1/N1Irefβ0と表わされる。これより、トランスコンダクタンスgm11とgm12の間には、gm11=Ngm12との関係が成り立つ。ここで、図3に示すように、Gmアンプ11には入力電流Iinが流れ、Gmアンプ12には、出力電流Ioutが流れる。このとき、Gmアンプ11およびGmアンプ12は、入力電圧Iin/gm11に一致するよう出力電圧Iout/gm12を変化させる。したがって、入力電流Iinと出力電流Ioutとの間には、Iin/gm11=Iout/gm12の関係が成り立つ。これより、出力電流Ioutは、Iout=gm12/gm11Iin=1/NIinと表される。すなわち、出力電流Ioutは、入力電流Iinの1/Nとなる。このことは、キャパシタCへの充放電電流である出力電流Ioutが、入力電流Iinに対して1/Nに圧縮されることを意味する。このような本実施形態によれば、能動素子の数の少ない、非常に簡単な回路構成で、キャパシタCへの充放電電流を、入力電流に対して1/Nに圧縮することができる。回路を構成する能動素子の数が少ないので、能動素子に発生するオフセット電圧の影響を少なくすることができる。第2の実施形態図4は、本発明の第2の実施形態に係るローパスフィルタ回路の構成の例を示す回路図である。この回路は、Gmアンプ11、12を、それぞれフォールデッドカスコード型で構成している。本実施形態のローパスフィルタ回路2では、Gmアンプ11が、入力差動対DP1と、入力差動対DP1の電流を折り返す折り返し回路FD1と、折り返し回路FD1のアクティブロードAL1と、を有し、Gmアンプ12が、入力差動対DP2と、入力差動対DP2の電流を折り返す折り返し回路FD2と、折り返し回路FD2のアクティブロードAL2と、を有する。入力差動対DP1は、電流Irefを出力する電流源I11に接続されたPMOSトランジスタP31、P32により構成される。折り返し回路FD1は、NMOSトランジスタN31、N32、N33、N34により構成される。また、アクティブロードAD1は、PMOSトランジスタP33、P34、P35、P36により構成されるカレントミラー回路である。同様に、入力差動対DP2は、電流Irefを出力する電流源I12に接続されたPMOSトランジスタP41、P42により構成される。折り返し回路FD2は、NMOSトランジスタN41、N42、N43、N44により構成される。また、アクティブロードAD2は、PMOSトランジスタP43、P44、P45、P46により構成されるカレントミラー回路である。折り返し回路FD1、FD2の各NMOSトランジスタには、電流源I100に接続されたNMOSトランジスタN101、N102によりバイアス電圧が供給される。本実施形態のローパスフィルタ回路2は、Gmアンプ11、12に対して、入力差動対DP1、DP2に並列に接続されたカレントミラー回路をさらに備える。このカレントミラー回路は、入力差動対DP1のPMOSトランジスタP32と共通ゲート入力を有し、PMOSトランジスタP32に並列に接続されたPMOSトランジスタP51と、入力差動対DP2のPMOSトランジスタP42と共通ゲート入力を有し、PMOSトランジスタP42に並列に接続されたPMOSトランジスタP52と、PMOSトランジスタP51、P52の出力に、帰還差動としてのPMOSトランジスタP53、P54と、カレントミラー出力を構成するNMOSトランジスタN51、N52、N53と、を配置したものである。ここで、このカレントミラー回路はミラー比がN:1のカレントミラー回路であり、PMOSトランジスタP53とP54のトランジスタサイズ比がN:1に設定されている。これにより、NMOSトランジスタN51からキャパシタCへの出力電流Ioutは、抵抗Rに流れる入力電流Iinの1/Nに圧縮される。このような本実施例によれば、入力差動対DP1が電流源I11、入力差動対DP2が電流源I12にそれぞれ接続されるので、入力差動対DP1、DP2のソースドレイン間電圧が揃い、入力差動対間で発生するオフセット電圧を圧縮することができる。また、キャパシタCへの出力電流Ioutを発生させるカレントミラー回路は、入力動作電位と出力動作電位が揃うので、カレントミラー比オフセットを低減させることができる。応用回路例図5に、本発明の実施形態のローパスフィルタ回路の応用回路例を示す。ここでは、本発明の第1の実施形態のローパスフィルタ回路1をスイッチングレギュレータ回路に用いた例を示す。図5に示すスイッチングレギュレータ回路は、負荷RLへの出力電圧がフィードバックされる端子NFの電圧と基準電圧Vrefとの差を出力するエラーアンプ100と、エラーアンプ100の出力電圧と三角波発生器300から出力される三角波の振幅とを比較してPWM波を生成し、インダクタンスLを介して接続されているキャパシタCへの充電期間を制御するコンパレータ200と、を有する。ここで、エラーアンプ100は、端子NFへのフィードバック電圧と基準電圧Vrefとの差電圧を電流へ変換するGmアンプ101と、Gmアンプ101の出力電流を積分する積分回路で構成されるものとする。図5に示す例では、エラーアンプ100を構成する積分回路に、本発明の第1の実施形態のローパスフィルタ回路1を用いたものである。なお、ローパスフィルタ回路1の代わりに、第2の実施形態のローパスフィルタ回路2を用いるようにしてもよい。本発明の実施形態のローパスフィルタ回路を用いることにより、積分回路に要求される時定数が大きくても、キャパシタの容量値を小さくすることができ、スイッチングレギュレータ回路を1チップの集積回路として実現することができる。以上説明した少なくとも1つの実施形態のローパスフィルタ回路によれば、能動素子に発生するオフセット電圧の影響を少なくすることができる。また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。