回路面積節約のメモリユニットにおいて、読み取り線に接続され、並びにワード線の制御を受ける第1トランジスターと、該第1トランジスターと電源端の間に接続された第2トランジスターと、該第2トランジスターに接続され、並びにビット線に制御を受け、該第2トランジスターの導通/切断を制御する第3トランジスターと、該第3トランジスターと書き込み線に接続され、該ワード線の制御を受ける第4トランジスターと、を包含することを特徴とする、回路面積節約のメモリユニット。請求項1記載の回路面積節約のメモリユニットにおいて、該読み取り線に接続され、並びに読み取り信号の制御を受ける第5トランジスターをさらに包含することを特徴とする、回路面積節約のメモリユニット。請求項2記載の回路面積節約のメモリユニットにおいて、該第5トランジスターはp型MOSトランジスターとされることを特徴とする、回路面積節約のメモリユニット。請求項1記載の回路面積節約のメモリユニットにおいて、該読み取り線と低電源端に接続され、並びに読み取り信号の制御を受ける第5トランジスターをさらに包含することを特徴とする、回路面積節約のメモリユニット。請求項4記載の回路面積節約のメモリユニットにおいて、該第5トランジスターはp型MOSトランジスターとされることを特徴とする、回路面積節約のメモリユニット。請求項1記載の回路面積節約のメモリユニットにおいて、該ワード線と該ビット線は該第1トランジスター、該第3トランジスターと該第4トランジスターに導通し、データを該第2トランジスターと該第3トランジスターの間に書き込むことを特徴とする、回路面積節約のメモリユニット。請求項1記載の回路面積節約のメモリユニットにおいて、該ワード線は第1トランジスターに導通し、該第2トランジスターと該第3トランジスターの間に保存されたデータを読み取ることを特徴とする、回路面積節約のメモリユニット。請求項1記載の回路面積節約のメモリユニットにおいて、制御回路に接続され、該制御回路は該ワード線、該ビット線、該読み取り線と該書き込み線に接続されて、メモリユニットのデータ書き込み或いはデータ読み取りを制御することを特徴とする、回路面積節約のメモリユニット。請求項8記載の回路面積節約のメモリユニットにおいて、制御回路は、該ワード線に接続されて、該メモリユニットの導通/切断を制御する列デコーダと、該ビット線、該読み取り線と該書き込み線に接続された行デコーダと、該列デコーダと該行デコーダに接続され、並びに制御信号を発生し、且つ該制御信号を該列デコーダと該行デコーダに伝送し、該メモリユニットを制御してデータの読み取り或いは書き込みを実行する制御ユニットと、を包含することを特徴とする、回路面積節約のメモリユニット。請求項1記載の回路面積節約のメモリユニットにおいて、該第1トランジスター、該第2トランジスター、該第3トランジスター及び該第4トランジスターはn型MOSトランジスターであることを特徴とする、回路面積節約のメモリユニット。請求項10記載の回路面積節約のメモリユニットにおいて、該第1トランジスター、該第2トランジスター、該第3トランジスター及び該第4トランジスターのベースは該電源端に接続されたことを特徴とする、回路面積節約のメモリユニット。本発明の目的の一つは、回路面積節約のメモリユニットを提供することにあり、それは四つのトランジスターを使用してメモリユニットを構成し、回路面積節約の目的を達成するものである。請求項1の発明は、回路面積節約のメモリユニットにおいて、読み取り線に接続され、並びにワード線の制御を受ける第1トランジスターと、該第1トランジスターと電源端の間に接続された第2トランジスターと、該第2トランジスターに接続され、並びにビット線に制御を受け、該第2トランジスターの導通/切断を制御する第3トランジスターと、該第3トランジスターと書き込み線に接続され、該ワード線の制御を受ける第4トランジスターと、を包含することを特徴とする、回路面積節約のメモリユニットとしている。請求項2の発明は、請求項1記載の回路面積節約のメモリユニットにおいて、該読み取り線に接続され、並びに読み取り信号の制御を受ける第5トランジスターをさらに包含することを特徴とする、回路面積節約のメモリユニットとしている。請求項3の発明は、請求項2記載の回路面積節約のメモリユニットにおいて、該第5トランジスターはp型MOSトランジスターとされることを特徴とする、回路面積節約のメモリユニットとしている。請求項4の発明は、請求項1記載の回路面積節約のメモリユニットにおいて、該読み取り線と低電源端に接続され、並びに読み取り信号の制御を受ける第5トランジスターをさらに包含することを特徴とする、回路面積節約のメモリユニットとしている。請求項5の発明は、請求項4記載の回路面積節約のメモリユニットにおいて、該第5トランジスターはp型MOSトランジスターとされることを特徴とする、回路面積節約のメモリユニットとしている。請求項6の発明は、請求項1記載の回路面積節約のメモリユニットにおいて、該ワード線と該ビット線は該第1トランジスター、該第3トランジスターと該第4トランジスターに導通し、データを該第2スイッチと該第3スイッチの間に書き込むことを特徴とする、回路面積節約のメモリユニットとしている。請求項7の発明は、請求項1記載の回路面積節約のメモリユニットにおいて、該ワード線は第1スイッチに導通し、該第2トランジスターと該第3トランジスターの間に保存されたデータを読み取ることを特徴とする、回路面積節約のメモリユニットとしている。請求項8の発明は、請求項1記載の回路面積節約のメモリユニットにおいて、制御回路に接続され、該制御回路は該ワード線、該ビット線、該読み取り線と該書き込み線に接続されて、メモリユニットのデータ書き込み或いはデータ読み取りを制御することを特徴とする、回路面積節約のメモリユニットとしている。請求項9の発明は、請求項8記載の回路面積節約のメモリユニットにおいて、制御回路は、該ワード線に接続されて、該メモリユニットの導通/切断を制御する列デコーダと、該ビット線、該読み取り線と該書き込み線に接続された行デコーダと、該列デコーダと該行デコーダに接続され、並びに制御信号を発生し、且つ該制御信号を該列デコーダと該行デコーダに伝送し、該メモリユニットを制御してデータの読み取り或いは書き込みを実行する制御ユニットと、を包含することを特徴とする、回路面積節約のメモリユニットとしている。請求項10の発明は、請求項1記載の回路面積節約のメモリユニットにおいて、該第1トランジスター、該第2トランジスター、該第3トランジスター及び該第4トランジスターはn型MOSトランジスターであることを特徴とする、回路面積節約のメモリユニットとしている。請求項11の発明は、請求項1記載の回路面積節約のメモリユニットにおいて、該第1トランジスター、該第2トランジスター、該第3トランジスター及び該第4トランジスターのベースは該電源端に接続されたことを特徴とする、回路面積節約のメモリユニットとしている。本発明の回路面積節約のメモリユニットは、第1トランジスターに読み取り線が接続され、並びにワード線の制御を受け、第2トランジスターが該第1トランジスターと電源端の間に接続され、第3トランジスターが該第2トランジスターに接続され、ならびにビット線の制御を受け、該第3トランジスターが該第2トランジスターの導通/切断を制御し、第4トランジスターが該第3トランジスターと書き込み線に接続され、ならびにビット線の制御を受ける。こうして、4つのトランジスターを使用してメモリユニットを形成でき、回路面積節約の目的を達成する。本発明の技術内容、構造特徴、達成する目的を詳細に説明するため、以下に実施例を挙げ並びに図面を組み合わせて説明する。図4を参照されたい。図4は本発明の好ましい実施例のメモリユニットの回路図である。図示されるように、本発明の回路面積節約のメモリユニット1は、第1トランジスター10、第2トランジスター12、第3トランジスター14及び第4トランジスター16を包含する。第1トランジスター10は読み取り線DRに接続され、並びにワード線Wの制御を受ける。第2トランジスター12は第1トランジスター10と低電源端VSSに接続される。第3トランジスター14は第2トランジスター12に接続され、並びにビット線Bの制御を受ける。第3トランジスター14は第2トランジスター12の導通/切断を受ける。第4トランジスター16は第3トランジスター14と書き込み線DWに接続され、並びにワード線Wの制御を受ける。これにより、本発明は四つのトランジスターを使用してメモリユニット1を構成し、回路面積節約の目的を達成する。そのうち、第1トランジスター10、第2トランジスター12、第3トランジスター14と第4トランジスター16はn型MOSトランジスターNMOSとされる。後で、本発明のメモリユニット1がいかにデータの読み取り或いは書き込みを行うかについて説明する。さらに、本発明の回路面積節約のメモリユニット1はさらに、制御回路20を包含する。制御回路20はワード線W、ビット線B、読み取り線DR及び書き込み線DWを包含し、これによりメモリユニット1を制御してデータの書き込み或いはデータの読み取りを行う。以下に、制御回路20がいかにメモリユニット1を制御してデータの書き込み或いはデータの読み取りを行うかについて説明を行う。図5Aと図5Bを参照されたい。これらは本発明の好ましい実施例のメモリユニットのデータ書き込みの動作表示図及びタイミング図である。図示されるように、メモリユニット1にデータが書き込まれる時、制御回路20はワード線Wとビット線Bを導通させ、すなわちワード線Wとビット線Bの信号を高準位信号となして、第1トランジスター10、第3トランジスター14、及び第4トランジスター16を導通させる。このとき、制御回路20は書き込み線DWを通して保存データを第2トランジスター12と第3トランジスター14の間の保存端SDに伝送し、データの保存を完成する。図6Aと図6Bも併せて参照されたい。これらは本発明の好ましい実施例のメモリユニット1のデータ読み取りの動作表示図とタイミング図である。図示されるように、本発明の回路面積節約のメモリユニット1はさらに、第5トランジスター18を包含する。第5トランジスター18は読み取り線DRと電源端VDDに接続され、並びに読み取り信号XPCの制御を受ける。この実施例では、第5トランジスター18はp型MOSトランジスターPMOSとされる。当然、第5トランジスター18はn型MOSトランジスターNMOSとすることもできるが、その制御方法は本実施例の記述と反対であり、これは本発明の属する領域における通常の知識を有する者であればわかることであり、ゆえに詳しくは説明しない。メモリユニット1がデータの読み取りを実行する時、制御回路20は読み取り信号XPCを第5トランジスター18に伝送し、第5トランジスター18を導通させて読み取り線DR上にある信号は高準位信号すなわち1となり、すなわち制御回路20が低準位信号の読み取り信号XPCを発生し、並びに低準位信号の読み取り信号XPCを第5トランジスター18に送り、第5トランジスター18を導通させ、電源端VDDに高準位信号を提供させ、並びに高準位信号を読み取り線DRに送り、読み取り線DRに位置する信号を高準位信号すなわち1に変更する。その後、制御回路20はワード線Wを導通させ、すなわちワード線W上に位置する信号を高準位信号に変更するが、ビット線Bは導通させない。このとき、保存端SDに位置する信号すうなわちメモリユニットが保存する保存データは第2トランジスター12と第1トランジスター10をとおり制御回路20に伝送され、こうしてデータの読み取りが完成する。保存端SDに位置する保存データがデジタル信号1である時、読み取り端DRの信号は低準位信号すなわちデジタル信号0に変更され、読み取り端DRの信号は高準位信号すなわちデジタル信号1に維持される。こうして、本発明のメモリユニット1は保存端SDに位置する保存データを読み取ることができる。図7Aと図7Bを併せて参照されたい。これらは本発明の別の好ましい実施例のメモリユニットの回路図及びタイミング図である。図示されるように、本実施例と図4の実施例の異なるところは、本実施例の制御回路20は、読み取り/書き込み端DR/DWを包含し、読み取り端DRと書き込み端DWを整合することにより、制御回路20のピン数を減らし、制御回路20の面積を節約し、ひいては製造コストを節約できる。さらに、本実施例では第6トランジスター13が第2トランジスター12の代わりに採用され、並びに第6トランジスター13はp型MOSトランジスターPMOSとされる。本実施例において、いかにメモリユニット1がデータの読み取りと書き込みを行うかが、図7Bに示され、上述の図5B及び図6Bに示されるデータ書き込みと読み取りと同じ理屈であり、並びに本願発明の属する領域における通常の知識を有する者であれば図5Bと図6Bのタイミング図から、図7Bのタイミング図を了解できる。ゆえに、ここでは図7Bのタイミング図に対するこれ以上の詳しい説明は行わない。図8を併せて参照されたい。これは本発明の好ましい実施例のチップアレイメモリユニット1の回路図である。図示されるように、本発明の回路面積節約のメモリユニット1中の制御回路20は、列デコーダ22、行デコーダ24及び制御ユニット26を包含する。本実施例は複数のメモリユニットを使用する。列デコーダ22はワード線Wに接続されて、これらメモリユニット1の導通/切断を制御し、すなわち、列デコーダ22はこれらメモリユニット1のワード線Wに接続されて、これによりワード線Wの導通/切断を制御してメモリユニット1の導通/切断を制御する。行デコーダ24はビット線B、読み取り線DRと書き込み線DWに接続され、並びにビット線B、読み取り線DR、書き込み線DWの導通/切断を制御し、及びワード線Wの導通/切断の制御と組み合わされて、データの書き込み或いは読み取りを行う。制御ユニット26は列デコーダ22と行デコーダ24に接続され、並びに制御信号を発生し、且つ制御信号を列デコーダ22と行デコーダ24に送ることで、メモリユニット1を制御して読み取り或いは書き込みを行う。このほか、本実施例の制御ユニット26の発生する制御信号は、書き込み信号WP、書き込みデータXDI、読み取り信号XPC、読み取りデータDROとビット線制御信号BPを包含する。メモリユニット1がデータ書き込みを実行する時、制御ユニット26はまず書き込み信号WPを発生し並びに行デコーダ24の複数の行デコードユニット240に伝送した後、さらに書き込みデータXDIをこれら行デコードユニット240を通してメモリユニット1に伝送する。メモリユニット1がデータ読み取りを行う時は、制御ユニット26はまず読み取り信号XPCを発生し並びに行デコーダ24のこれら行デコードユニット240に伝送し、これら行デコードユニット240は読み取り信号XPCに基づきメモリユニット1の読み取りデータDROを読み取り、並びに読み取りデータDROを制御ユニット26に伝送する。そのうち、制御ユニット26はビット線制御信号BPを発生し並びに行デコーダ24のこれら行デコードユニット240に伝送することで、メモリユニット1のビット線Bの導通/切断を制御する。図9Aと図9Bを参照されたい。これらは本発明の別の好ましい実施例のメモリユニットの回路図及びタイミング図である。図示されるように、本実施例の図3の実施例と異なるところは、本実施例の第7トランジスター30、第8トランジスター32、第9トランジスター34と第10トランジスター36がp型MOSトランジスターPMOSとされたことである。本実施例のメモリユニット3が、データの読み取りと書き込みを行う際の第7トランジスター30、第8トランジスター32、第9トランジスター34、及び第10トランジスター36の制御方法は、図4Bと図5Bの反対であるが、その制御方法はほぼ同じであるため、ここでこれ以上詳しくは説明しない。このほか、本実施例は第11トランジスター38を包含し、それはメモリユニット3がデータ読み取りを実行するのに用いられ、それはp型MOSトランジスターPMOS或いはn型MOSトランジスターNMOSとされる。このほか、図10Aと図10Bを併せて参照されたい。これらは本発明の別の実施例のメモリユニットの回路図及びタイミング図である。図示されるように、本実施例の図9Aの実施例と異なるところは、本実施例の制御回路20は、読み取り/書き込み端DR/DWを包含し、読み取り端DRと書き込み端DWが整合されることで、制御回路20のピン数が減らされ、制御回路20の面積が節約され、ひいては製造コストが節約され得るところである。さらに、本実施例の第12トランジスター33が第8トランジスター32の代わりに採用され、並びに第12トランジスター33はn型MOSトランジスターNMOSとされている。この実施例中、メモリユニット3がいかにデータの読み取りと書き込みを行うかについては、図10Bに示されるようであり、それは上述の図9Bに示されるデータの書き込みと読み取りと同様の理屈であり、並びに本願発明の属する領域における通常の知識を有する者であれば図9Bのタイミング図から図10Bのタイミング図を理解できるため、ここでは図10Bのタイミング図に対する詳細な説明は行わない。総合すると、本発明の回路面積節約のメモリユニットは、第1トランジスターに読み取り線が接続され、並びにワード線の制御を受け、第2トランジスターが該第1トランジスターと電源端の間に接続され、第3トランジスターが該第2トランジスターに接続され、ならびにビット線の制御を受け、該第3トランジスターが該第2トランジスターの導通/切断を制御し、第4トランジスターが該第3トランジスターと書き込み線に接続され、ならびにビット線の制御を受ける。こうして、4つのトランジスターを使用してメモリユニットを形成でき、回路面積節約の目的を達成する。本発明は新規性、進歩性及び産業上の利用価値を有し、特許の要件を満たす。以上述べたことは、本発明の実施例にすぎず、本発明の実施の範囲を限定するものではなく、本発明の特許請求の範囲に基づきなし得る同等の変化と修飾は、いずれも本発明の権利のカバーする範囲内に属するものとする。