"第1方向に延在し、第2方向に並んだ複数のセンスアンプアレイと、前記複数のセンスアンプアレイに接続された複数のドライバ部とを具備し、前記複数のセンスアンプアレイの各々は、前記第1方向に延伸するビット線対と、前記ビット線対に接続されたセンスアンプ部と、前記ビット線対に接続され、前記センスアンプ部の両側に設けられたプリチャージ部と、前記ビット線対に接続され、各プリチャージ部の前記センスアンプ部と反対の側に設けられたメモリアレイ部と、前記プリチャージ部と前記センスアンプ部との間の前記ビット線対上に設けられたスイッチ部とを備え、前記メモリアレイ部は、前記第2方向に延伸する複数のワード線と前記ビット線対との交点に対応して設けられた複数のメモリセルを含み、前記プリチャージ部は、プリチャージ期間に前記ビット線対を所定の電位にプリチャージし、前記スイッチ部は、前記メモリセルの選択時に、前記複数のドライバ部のいずれか一つが生成する前記スイッチ部を制御する信号に基づいて、メモリセルデータを伝播する半導体記憶装置。請求項1に記載の半導体記憶装置において、前記ドライバ部は、直列接続された2個のN型トランジスタを含み、前記2個のN型トランジスタのうち、一方のN型トランジスタのソースは電源電位に、他方のN型トランジスタのソースはGND電位にそれぞれ接続され、前記一方のN型トランジスタの閾値電圧は、前記他方のN型トランジスタの閾値電圧よりも低い半導体記憶装置。請求項1又は2に記載の半導体記憶装置において、前記ドライバ部は、前記ビット線対がアクティブである場合のみ前記スイッチ部を駆動する半導体記憶装置。請求項2に記載の半導体記憶装置において、前記一方のN型トランジスタを駆動する選択部と、前記他方のN型トランジスタを駆動する非選択部とを更に具備し、前記選択部の素子は前記電源電位で駆動される半導体記憶装置。請求項1乃至4のいずれか一項に記載の半導体記憶装置において、前記プリチャージ部は、プリチャージ電位がGND電位である半導体記憶装置。請求項1乃至4のいずれか一項に記載の半導体記憶装置において、前記プリチャージ部は、プリチャージ電位が電源電位の1/2である半導体記憶装置。請求項1乃至6のいずれか一項に記載の半導体記憶装置において、前記ドライバ部は、前記ビット線対毎に設けられている半導体記憶装置。図1~図4で説明した特開平10-302469号公報の技術においては、昇圧電圧Vppを生成する昇圧電圧Vpp生成回路の消費電流が増大するという問題がある。その理由について以下に説明する。この技術においては、例えば、メモリセルMC1又はMC2に書き込まれたデータを読み出すとき、ビット線対BL、/BLに生じる差電位をセンスアンプSAに伝播するために、経由するビット線トランスファーゲートQ00、Q01又はQ10、Q11のゲート接点である駆動信号BLTl又はBLTrの電圧値を、センスアンプSAの活性に伴うセルフブートにより電源電圧Vccより高くし、メモリセルMC1又はMC2への書込み電圧をVccレベルにしている。ここで、駆動信号BLTl、BLTrは、メモリセルアレイ10、20のビット線列に沿って配線され、長配線で容量負荷が大きい。そのために、ビット線トランスファーゲートQ00、Q01、Q10、Q11のゲートの駆動信号BLTl、BLTrをVcc電位にプリチャージする必要がある。また、ビット線トランスファーゲートQ00、Q01、Q10、Q11のゲート節点BLTl、BLTrをVcc電位にプリチャージするために、ビット線トランスファーゲートQ00、Q01、Q10、Q11のゲートを駆動するビット線トランスファーゲート駆動回路42、44のビット線トランスファーゲート活性素子であるN型トランジスタN10、N12のゲートに接続されるインバータ素子62、65の電源として昇圧電圧Vpp電位公知例ではVcc3Vに対して5Vの供給が必要である。そのため、昇圧電圧Vpp電位の生成を行う昇圧電圧Vpp生成回路の負荷が増大する。以下に、発明を実施するための形態で使用される番号符号を用いて、課題を解決するための手段を説明する。これらの番号符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。本発明の半導体記憶装置は、第1方向に延在し、第2方向に並んだ複数のセンスアンプアレイ148150と複数のドライバ部112-113、115-116、121-122、124-125とを具備している。複数のセンスアンプアレイ148150の各々は、ビット線対blu-blc-bll、/blu-/blc-/bllと、センスアンプ部102149と、プリチャージ部109-111、118-120と、メモリアレイ部101、104と、スイッチ部114、117、123、126とを備えている。ビット線対blu、/bluなどは、第1方向に延伸する。センスアンプ部102などは、ビット線対blu、/bluなどに接続されている。プリチャージ部109-111などは、ビット線対blu、/bluなどに接続され、センスアンプ部102などの両側に設けられている。メモリアレイ部101などは、ビット線対blu、/bluなどに接続され、各プリチャージ部109-111などのセンスアンプ部102などと反対の側に設けられている。スイッチ部114などは、プリチャージ部109-111などとセンスアンプ部102などとの間のビット線対blu、/bluなど上に設けられている。メモリアレイ部101などは、第2方向に延伸する複数のワード線WLU、WLLとビット線対blu、/bluなどとの交点に対応して設けられた複数のメモリセル128、130、132、134を含んでいる。プリチャージ部109-111などは、プリチャージ期間にビット線対blu、/bluなどを所定の電位にプリチャージする。スイッチ部114などは、メモリセル128などの選択時に、複数のドライバ部112-113などのいずれか一つが生成するスイッチ部114などを制御する信号に基づいて、メモリセルデータを伝播する。本発明は、複数のセンスアンプアレイ148などに対して、1個ではなく、複数個のドライバ部112-113などを設けている。従って、選択されアクティブとなったセンスアンプアレイ148などを担うドライバ部112-113のみ動作すれば良く、1個のドライバ部112-113などがチャージすべきスイッチ部114などのゲート節点guの数を削減させることができる。そのため、選択されアクティブとなったセンスアンプアレイ148などにおいて、セルデータのライト、リードに必要なセンスアンプ部102などの活性に伴う、ビット線blcの上昇幅によるスイッチ部114などのゲート節点guのセルフブートにより、従来では必要だったワード線WLUに用いている昇圧電位Vppの供給を受けることなく、[メモリセルデータ伝播に必要な駆動電位]=[電源電位VCCよりも高い昇圧電位]を確保することができる。そのため、ワード線WLUに用いている昇圧電位Vppを生成する回路の負荷、および消費電流を削減することができる。本発明により、シェアードセンスアンプ方式でセルフブートを用いた半導体記憶装置において、回路面積を縮小し、消費電流を削減することができる。以下、本発明の半導体記憶装置の実施の形態に関して、添付図面を参照して説明する。第1の実施の形態本発明の第1の実施の形態に係る半導体記憶装置の構成について、添付図面を参照して説明する。図5は、本発明の第1の実施の形態に係る半導体記憶装置の構成を示すブロック図である。半導体記憶装置1は、複数のセンスアンプアレイ148と、複数のビット線トランスファーゲート選択回路105と、複数のビット線トランスファーゲート非選択回路106とを具備している。センスアンプアレイ148は、センスアンプ部102と、セルデータ増幅の際にセンスアンプ部102を共用シェアするセルアレイ部101、104と、リード/ライト系素子部103と、ビット線対イコライズ素子としてのN型トランジスタ109、110、111及びN型トランジスタ118、119、120と、ビット線トランスファーゲート素子としてのN型トランジスタ114、117及びN型トランジスタ123、126と、N型トランジスタ114、117及びN型トランジスタ123、126のゲート節点に電位供給するためのドライバ素子であって通常のN型トランジスタ114,117,123,126などよりは小さい閾値電圧で活性化する低VTN型トランジスタ112、115及び通常のN型トランジスタ114,117,123,126などよりは小さい閾値電圧で活性化する低VTN型トランジスタ121、124と、N型トランジスタ113、116及びN型トランジスタ122、125と、センスアンプで増幅する際のリファレンス電位生成用のダミーセル146、147を備えている。低VTN型トランジスタ112、115及び低VTN型トランジスタ121、124は、電源電圧VCCで駆動される。セルアレイ部101は、複数のワード線WLU0~WLUnnは任意、ビット線対blu、/blu、セルデータ伝播スイッチであるN型トランジスタ127、129およびメモリセル128、130を含んでいる。セルアレイ部104は、複数のワード線WLL0~WLLnnは任意、ビット線対bll、/bll、セルデータ伝播スイッチであるN型トランジスタ131、133およびメモリセル132、134を含んでいる。セルアレイ部101、104何れを選択、活性化するかは、アレイ選択信号TGLP、TGUPにより決定され、セルデータ増幅の際はセンスアンプ部102を共用シェアする。ワード線WLU0、WLU1は、それぞれセルデータ伝播スイッチであるN型トランジスタ127、129のゲートに接続される。N型トランジスタ127、129のソースは、それぞれメモリセル128、130に接続される。N型トランジスタ127、129のドレインは、それぞれビット線対blu、/bluに接続される。さらにワード線WLU0、WLU1はセンスアンプアレイ148単位で複数のセルアレイ部101に接続されている。ワード線WLL0、WLL1は、それぞれセルデータ伝播スイッチであるN型トランジスタ131、133のゲートに接続される。N型トランジスタ131、133のソースは、それぞれメモリセル132、134に接続される。N型トランジスタ131、133のドレインは、それぞれビット線対bll、/bllに接続される。さらにワード線WLL0、WLL1はセンスアンプアレイ148単位で複数のセルアレイ部104に接続されている。ビット線blu、/bluのビット線トランスファーゲート素子である高耐圧ではないN型トランジスタ114、117と、ビット線bll、/bllのビット線トランスファーゲート素子である高耐圧ではないN型トランジスタ123、126とは、シェアードセンスアンプ部で共有シェアするセンスアンプ部102と、ライトリード系素子部103と、ダミーセル146、147とを挟んでいる。セルアレイ部101内のビット線対blu、/blu及びセルアレイ部104内のビット線対bll、/bllは、それぞれビット線トランスファーゲート素子である高耐圧ではないN型トランジスタ114、117及びN型トランジスタ123、126を介して、センスアンプ部102の増幅節点であるビット線対blc、/blcに接続される。センスアンプ部102は、P型MOSトランジスタ13とN型MOSトランジスタ14からなるCMOSインバータと、P型MOSトランジスタ15とN型MOSトランジスタ16からなるCMOSインバータとを交差接続してなる。そして、N型のMOSトランジスタ14、16の共通ソースはグランド電位に接続され、P型のMOSトランジスタ13、15の共通ソースはP型のMOSトランジスタ17のソースに接続される。P型のMOSトランジスタ17のドレインはVCCに接続され、ゲートはセンスアンプ部102を駆動するセンスアンプ活性信号SAPを反転するインバータ素子11の出力が接続される。ライト/リード系素子部103はライト/リードバス、カラムスイッチ、アドレスデコーダ等で構成される。ダミーセル146は、センスアンプ部102の増幅節点であるビット線/blcとダミーセル146を駆動するダミーワード線DWL0との間で形成される容量である。ダミーセル147は、センスアンプ部102の増幅節点であるビット線blcとダミーセル147を駆動するダミーワード線DWL1との間で形成される容量である。ビット線トランスファーゲート素子である高耐圧ではないN型トランジスタ114、117のゲート節点gu、/guは、それぞれN型トランジスタを2つ縦に接続したドライバVCCをソースとする低VTであるゲート長大の低VTN型トランジスタ112とGNDをソースとするN型トランジスタ113、VCCをソースとする低VTであるゲート長大の低VTN型トランジスタ115とGNDをソースとするN型トランジスタ116でそれぞれ構成されている。の出力として接続されている。低VTN型トランジスタ112、115のゲートはビット線トランスファーゲート選択信号TGUと接続されている。N型トランジスタ113、116のゲートはビット線トランスファーゲート非選択信号STBUと接続されている。ビット線トランスファーゲート素子である高耐圧ではないN型トランジスタ123、126のゲート節点gl、/glは、それぞれN型トランジスタを2つ縦に接続したドライバVCCをソースとする低VTであるゲート長大の低VTN型トランジスタ121とGNDをソースとするN型トランジスタ122、VCCをソースとする低VTであるゲート長大の低VTN型トランジスタ124とGNDをソースとするN型トランジスタ125とでそれぞれ構成されている。の出力として接続されている。低VTN型トランジスタ121、124のゲートはビット線トランスファーゲート選択信号TGLと接続されている。N型トランジスタ122、125のゲートはビット線トランスファーゲート非選択信号STBLと接続されている。ビット線トランスファーゲート選択信号TGUと、ビット線トランスファーゲート非選択信号STBUは、センスアンプ列に沿ってセンスアンプ列上に配線され、センスアンプアレイ148に複数本接続されている。ビット線トランスファーゲート選択信号TGLと、ビット線トランスファーゲート非選択信号STBLは、センスアンプ列に沿ってセンスアンプ列上に配線され、センスアンプアレイ148に複数本接続されている。ビット線対イコライズ用バランス素子として、ソース、ドレインをビット線対に、ゲートをイコライズ信号PDLUにそれぞれ接続されたN型トランジスタ109が配置されている。ビット線イコライズ用GNDプリチャージ素子として、ドレインをビット線blu、/blu、ソースをGND、ゲートをイコライズ信号PDLUにそれぞれ接続されたN型トランジスタ110、111が配置されている。イコライズ信号PDLUもワード線と同じようにセンスアンプ列に沿って配線され、センスアンプアレイ148に複数本接続されている。ビット線対イコライズ用バランス素子として、ソース、ドレインをビット線対に、ゲートをイコライズ信号PDLLにそれぞれ接続されたN型トランジスタ118が配置されている。ビット線イコライズ用GNDプリチャージ素子として、ドレインをビット線bll、/bll、ソースをGND、ゲートをイコライズ信号PDLLにそれぞれ接続されたN型トランジスタ119、120が配置されている。イコライズ信号PDLLもワード線と同じようにセンスアンプ列に沿って配線され、センスアンプアレイ148に複数本接続している。ビット線トランスファーゲート選択回路は、センスアンプ部102を挟むように2個105、107配置されている。ビット線トランスファーゲート選択回路105は、入力としてアレイ選択信号TGUP、およびアレイ活性化信号/actを有する。アレイ活性化信号/actをインバータ素子134で反転した反転信号と、アレイ選択信号TGUPと、遅延素子136を介したアレイ選択信号TGUPの遅延信号の3つを入力としたNANDゲート135の出力を、インバータ素子137に入力し、その出力をビット線トランスファーゲート選択信号TGUとして出力する。インバータ素子137は、電源電圧VCCで駆動される。ビット線トランスファーゲート選択回路107は、入力としてアレイ選択信号TGLP、およびアレイ活性化信号/actを有する。アレイ活性化信号/actをインバータ素子138で反転した反転信号と、アレイ選択信号TGLPと、遅延素子140を介したアレイ選択信号TGLPの遅延信号の3つを入力としたNANDゲート139の出力を、インバータ素子141に入力し、その出力をビット線トランスファーゲート選択信号TGLとして出力する。インバータ素子141は、電源電圧VCCで駆動される。ビット線トランスファーゲート非選択回路は、センスアンプ部102を挟むように2個106、108配置されている。ビット線トランスファーゲート非選択回路106は、入力としてアレイ選択信号TGLP、およびアレイ活性化信号/actを有する。アレイ活性化信号/actと、アレイ選択信号TGLPの2つを入力としたNORゲート142の出力を、インバータ素子143に入力し、その出力をビット線トランスファーゲート非選択信号STBUとして出力する。ビット線トランスファーゲート非選択回路108は、入力としてアレイ選択信号TGUP、およびアレイ活性化信号/actを有する。アレイ活性化信号/actと、アレイ選択信号TGUPの2つを入力としたNORゲート144の出力を、インバータ素子145に入力し、その出力をビット線トランスファーゲート非選択信号STBLとして出力する。なお、図5の例では、N型トランジスタ114、117及びN型トランジスタ123、126のゲート節点に電位供給するためのドライバ素子であって通常のN型トランジスタ114,117,123,126などよりは小さい閾値電圧で活性化する低VTN型トランジスタ112、115及び通常のN型トランジスタ114,117,123,126などよりは小さい閾値電圧で活性化する低VTN型トランジスタ121、124の組は、ビット線対毎に設けられている。しかし、本発明はこの例に限定されるものではなく、それら低VTN型トランジスタの組が2以上のビット線対毎にただし、少なくとも2組以上設けられていても良い。その場合、それら低VTN型トランジスタの設置面積を低減できる。次に、本発明の第1の実施の形態に係る半導体記憶装置の動作について説明する。図6は、本発明の第1の実施の形態に係る半導体記憶装置の動作を示すタイミングチャートである。この図では、タイミング期間t1~t6における、WLU、DWL、PDLU及びPDLLPDLU/Lで表示、/act、TGU、TGL、SAP、及びblu、/bluの変化をグラフ上側接地電位GND~電源電位VCC~昇圧電位Vppで示し、gu、/gu、blc、/blcの変化をグラフ下側接地電位GND~電源電位VCCで示している。なお、アレイ選択信号TGUP、TGLP、ビット線トランスファーゲート非選択信号STBU、STBLは記載を省略している。以下、この図の例では、図5の上側のセルアレイ部101のメモリセル128が選択される例を示す。その際、アレイ選択信号TGLPはLowレベルGND、TGUPはHighレベルVCCになり、N型トランジスタ123、126はオフするので、セルアレイ部101と104で共用シェアしているセンスアンプ部102は、セルアレイ部101のメモリセルのデータの増幅のために活性化する。説明は省略するが、図5の下側のセルアレイ部104のメモリセル132が選択される場合は、アレイ選択信号TGLPとTGUPの状態が逆になるだけで、それ以降は同様の動作をする。1スタンバイのタイミング期間t1ビット線対イコライズ信号PDLU、PDLLのHighレベルVCCにより、ビット線対blu、/bluがバランスし、プリチャージされているGND。その時間、ビット線トランスファーゲート選択回路105、107の出力であるビット線トランスファーゲート選択信号TGU、TGLは、アレイ活性化信号/actのHighレベルVCCによりLowレベルGNDとなる。また、アレイ選択信号TGUP、TGLPのデコード状態に関係なく、アレイ活性化信号/actはHighレベルVCCであるため、ビット線トランスファーゲート非選択信号STBU、STBL図6にて図示されずはHighレベルVCCになり、セルフブート節点gu、/gu、gl、/glはGNDレベルに初期化されている。2スタンバイ解除、アレイ選択とセルフブート節点へのプリチャージ開始のタイミング期間t2アレイ選択信号TGUP、TGLPのデコードとアレイ活性化信号/actはLowGNDで、選択アレイ側セルアレイ部101側のビット線トランスファーゲート選択信号TGUがHighVCCとなり、非選択アレイ側セルアレイ部104側のビット線トランスファーゲート選択信号TGLはLowGNDのままである。これにより共有シェアしているセンスアンプ部102は、セルアレイ部101のメモリセルのデータの増幅のために活性化することになる。選択アレイ側のビット線トランスファーゲートである高耐圧ではないN型トランジスタ114、117のゲート入力信号gu、/guを出力するビット線トランスファーゲート活性素子である低VTN型トランジスタ112、115は、セルフブート節点gu、/guへプリチャージを開始する。それと並行して選択アレイ側のビット線イコライズ信号PDLUがLowレベルGNDになり、ビット線対blu、/bluのバランス、プリチャージを解除する。3ワード活性、セルフブート節点プリチャージのタイミング期間t3セルフブートの節点である高耐圧ではないN型トランジスタ114、117のゲート節点gu、/guは負荷容量が小さく、高耐圧ではないN型トランジスタ114、117の両方のゲート節点電位はVCC-Vtn112Vtn112:低VTN型トランジスタ112の閾値、Vtn112≒Vtn115:低VTN型トランジスタ115の閾値、低VTN型トランジスタ112と同じものを使用するため、閾値はプロセスばらつき分を含め、ほぼ同じに設定される。並行してワード線WLU0の活性Vppにより、セル128のデータが、ビット線bluに伝搬し、続いてビット線トランスファーゲートである高耐圧ではないN型トランジスタ114を経由して、センスアンプ内ビット線blcに伝搬する。それと共に、ダミーワード線DWL0の活性Vppにより、ダミーセル146の容量分の電荷が、センスアンプ内ビット線/blcに伝搬、GNDレベルから僅かに電位を持ち上げ、続いてビット線トランスファーゲートである高耐圧ではないN型トランジスタ117を経由して、ビット線/bluに伝播する。4センスアンプ活性、セルフブート開始のタイミング期間t4センスアンプ活性信号SAPの活性VCCにより、センスアンプ部102による増幅が開始され、センスアンプ内ビット線blc電位が上昇する。それが、ビット線トランスファーゲートである高耐圧ではないN型トランジスタ114を経由して、ビット線blu電位を上昇させる。ビット線bluの電位上昇に伴い、ビット線トランスファーゲートである高耐圧ではないN型トランジスタ114のセルフブートゲート節点guがセルフブートによりVCC以上に上昇する。VCC以上に上昇した電位がVCCVtn112Vtn112:低VTN型トランジスタ112の閾値に到達した時点で、メモリセル128への書き込み電圧ビット線bluの電位がVCCとなり、読み出す際に必要十分な電荷を確保することが可能となる。セルフブートゲート節点guはセンスアンプ部102の活性期間中、bluの電位降下がないため、ブートされた電位を保持する。セルフブートゲート節点/guの電位はセンスアンプ部102活性の影響を受けることなく、低VTN型トランジスタ115を経由したVCC-Vtn115Vtn115:低VTN型トランジスタ115の閾値に落ち着く。5内部初期化開始、およびセルフブート終了のタイミング期間t5メモリセル128の再書き込み電荷を確保した後、ワード線WLU0、ダミーワード線DWL0が非活性GNDになる。続くセンスアンプ活性信号SAPの非活性GNDを受け、ビット線トランスファーゲートである高耐圧ではないN型トランジスタ114のゲート節点guはGNDレベルに向かう。アレイ活性化信号/actのHighレベルVCCを受けて、ビット線トランスファーゲート選択信号TGUはLowレベルGNDとなる。ビット線トランスファーゲート非選択信号STBUはHighレベルVCCとなり、ビット線/bluのビット線トランスファーゲートである高耐圧ではないN型トランジスタ117のゲート節点/guも、GNDレベルに落ち着く。ビット線対blu、/bluはビット線対イコライザPDLUのHighレベルVCCを受け、GNDレベルにバランス、プリチャージされる。6初期化が行われたタイミング期間t6以降、内部は、それまでのt1からt5を繰り返し動作する。複数のワード線と、ワード線と交差する複数のビット線対により構成され、センスアンプのP型トランジスタとN型トランジスタの両方を共有するシェアードセンスアンプを用いる半導体記憶装置の場合、センスアンプからビット線へのデータHigh伝播時、トランスファーゲートのVT閾値分の電位低下を避けるため、ビット線トランスファーゲートのゲートに昇圧電位を供給することが不可欠となる。特許文献1の例図1~図4では、図3に示すように、ビット線のデータ伝播時にブートが不可欠のビット線トランスファーゲートを駆動する節点BLTl、BLTrが長配線で容量負荷が大きいため、ブート前に十分な電荷を充電すべく、駆動用インバータ62、65に昇圧電圧Vppを用い、前段のドライバであるN型トランジスタN10、N12のゲートに昇圧電位Vppを印加し、その出力をVCCとする構成であった。しかし、本実施の形態では、図5に示すように、上記ブートが不可欠な節点をセンスアンプ列単位センスアンプアレイ148毎で分割したことにより、セルフブート節点gu、/gu、gl、/glで示すようなビット線トランスファーゲートであるN型トランジスタ114、117、123、126のゲート容量と、セルフブート節点gu、/gu、gl、/glに電位を供給するドライバである低VTN型トランジスタ112とN型トランジスタ113、低VTN型トランジスタ115とN型トランジスタ116、低VTN型トランジスタ121とN型トランジスタ122、低VTN型トランジスタ124とN型トランジスタ125の拡散層容量のみとすることでセルフブートがかかる節点の負荷を極小化、セルフブート実行前の電位確保を十分に確実にして効率良くブートがかかるようにしている。それに加えて、更に図5の低VTN型トランジスタ112、115、121、124で示すVCC供給側素子に低VTトランジスタを使用することによって、セルフブート節点gu、/gu、gl、/glに電位を供給するドライバのゲートにVCCレベルの昇圧回路により生成される昇圧電位Vppではなく通常の周辺回路に使用しているVCCを印加し、出力電位をVCC-VTN低VTトランジスタ低VTN型トランジスタ112、121、115、124の閾値、とすることができる。VTNが小さいためVCC-VTNをセルフブーストするとVCCを超えることができるからである。低VTトランジスタのVTNは、通常のN型トランジスタに比べ小さいため、出力電位VCC-VTNとVCCの差は、SAP活性に伴うセルフブートにより上昇する電位幅よりはるかに小さく、セルフブート時、センスアンプ149内High側ビット線blcからメモリセル101内High側ビット線bluに最大電位であるVCCレベルを伝播できる出力、VCCVTNをセルフブート節点guに出力することが十分可能である。そのため、ワード線ドライバを除く昇圧電位Vpp生成回路の削除が可能になり、昇圧電位Vpp供給能力の省電力化、具体的には、電圧比較等を含む昇圧電源生成回路、ポンピング回路、オシレータ等の規模縮小による消費電流の削減という効果がある。なお、本実施の形態では、特許文献1の例に比べブート直前のビット線トランスファーゲートのゲート節点電位が上記低VTの閾値分だけ低くなるが、同節点の容量負荷が、特許文献1の例の長配線分に比べ著しく微小であるため、ブート電位不足にはならない。第2の実施の形態本発明の第1の実施の形態に係る半導体記憶装置の構成について、添付図面を参照して説明する。図7は、本発明の第2の実施の形態に係る半導体記憶装置の構成を示すブロック図である。この半導体記憶装置1aは、第1の実施の形態の半導体記憶装置1図5で示されたビット線対をGNDプリチャージ方式からHfVcc≒VCC×0.5プリチャージ方式に変更した回路を用いている。半導体記憶装置1a図7は、半導体記憶装置1図5と比較して本発明の特徴部分に変更はないが、HfVccプリチャージ方式を用いているので、回路構成に関して以下の3つの点で異なっている。a第1の相違点は、GNDプリチャージ方式では注目セルのビット線がHighなのかLow判定するために必要とされた比較用リファレンスレベル生成のためのダミーワード系回路DWL0、DWL1を含むが不要になる。b第2の相違点は、GNDプリチャージ方式ではビット線のイコライズレベルGNDと、PDLU、PDLLの活性時との電位差、いわゆるVGSゲート、ソース間電圧、実質VCCが十分あり、ビット線対は問題なくイコライズできるが、HfVcc方式では、ビット線のイコライズレベルがHfVcc≒VCC×0.5になってしまうため、いわゆるVGSがGNDプリチャージ方式の半分になってしまうため、PDLU、PDLLの活性時の電位を昇圧する必要がある。PDLU、PDLLの活性時の電位は、昇圧電位Vpp電位までは必要ないものの、VCCより図7で示したN型トランジスタ109、110、111、118、119、120のVTを超える程度に昇圧した電位Vpp2を必要とする。ただし、高耐圧トランジスタは使用せず、電位供給の最適化で対応可能な範囲内である。c半導体記憶装置1図5のセンスアンプ部102では、スウィング幅がGNDからVCC近傍であった。しかし、本方式半導体記憶装置1a図7のセンスアンプ部149では、スウィング幅がHfVccからVCC近傍になるため、セルフブートの昇圧幅が減少する。ただし、これも図7で示したN型トランジスタ114、117、123、126のチャネル幅W、および低VTN型トランジスタ112、115、121、121のチャネル長Lの最適化で電位伝播に必要なブートレベルは十分に確保できる。本実施の形態の半導体記憶装置1aは、図7に示すような回路構成をしている。半導体記憶装置1と比較して、センスアンプ部149にセンスアンプ活性信号SANが追加されている点とダミーワード系素子が削除されている点以外は、基本的に変更はない。センスアンプ部149は、P型MOSトランジスタ13とN型MOSトランジスタ14からなるCMOSインバータと、P型MOSトランジスタ15とN型MOSトランジスタ16からなるCMOSインバータとを交差接続してなる。そして、N型MOSトランジスタ14、16の共通ソースはN型のMOSトランジスタ18のソースに接続される。N型MOSトランジスタ18のドレインはグランド電位に接続され、ゲートには、センスアンプ部149を駆動するセンスアンプ活性信号SANを、インバータ素子12で反転した信号を接続する。P型のMOSトランジスタ13、15の共通ソースには、P型のMOSトランジスタ17のソースが接続される。P型のMOSトランジスタ17のドレインはVCCに接続し、ゲートには、センスアンプ部149を駆動するセンスアンプ活性信号SAPを、インバータ素子11で反転した信号を接続する。制御とそれに伴う動作はプリチャージ電位とブート幅以外、第1の実施の形態と同様である。なお、第1の実施の形態におけるセンスアンプアレイ148は本実施の形態におけるセンスアンプアレイ150に相当する。次に、本発明の第2の実施の形態に係る半導体記憶装置の動作について説明する。図8は、本発明の第2の実施の形態に係る半導体記憶装置の動作を示すタイミングチャートである。この図では、タイミング期間t1~t6における、WLU、PDLU及びPDLLPDLU/Lで表示、/act、TGU、TGL、SAP及びSAN、及びblu、/bluの変化をグラフ上側接地電位GND~HfVcc~電源電位VCC~昇圧電位Vpp2~昇圧電位Vppで示し、gu、/gu、blc、/blcの変化をグラフ下側接地電位GND~HfVcc~電源電位VCCで示している。なお、アレイ選択信号TGUP、TGLP、ビット線トランスファーゲート非選択信号STBU、STBLは記載を省略している。以下、この図の例では、図7の上側のセルアレイ部101のメモリセル128が選択される例を示す。その際、アレイ選択信号TGLPはLowレベルGND、TGUPはHighレベルVCCになり、N型トランジスタ123、126はオフするので、セルアレイ部101と104で共用、シェアしているセンスアンプ部102は、セルアレイ部101のメモリセルのデータの増幅のために活性化する。説明は省略するが、図7の下側のセルアレイ部104のメモリセル132が選択される場合は、アレイ選択信号TGLPとTGUPの状態が逆になるだけで、それ以降は同様の動作をする。1スタンバイのタイミング期間t1ビット線をバランスするのに十分な昇圧電位Vpp2VCCN型トランジスタ109~111、118~120の閾値より高い電位を供給するビット線対イコライズ信号PDLU、PDLLはHighレベルVpp2により、ビット線対blu、/bluがバランス、HfVcc電位にプリチャージされている。それ以外は第1の実施の形態での1と同じであるため、記載を省略する。2スタンバイ解除、アレイ選択とセルフブート節点へのプリチャージ開始のタイミング期間t2ビット線対のプリチャージ電位HfVcc以外は第1の実施の形態での2と差異がないため、記載を省略する。3ワード活性、セルフブート節点プリチャージのタイミング期間t3特許文献1の例図1~図4では複数のセンスアンプアレイ30に接続されて長配線となる制御信号BLTl、BLTrに対し、本実施の形態ではセルフブートの節点である高耐圧ではないN型トランジスタ114、117のゲート節点gu、/guは負荷容量が小さく、高耐圧ではないN型トランジスタ114,117、両方のゲート節点電位は、VCC-Vtn112Vtn112:低VTN型トランジスタ112の閾値、Vtn112≒Vtn115:低VTN型トランジスタ115の閾値、低VTN型トランジスタ112と同じものを使用するため、閾値はプロセスばらつき分を含め、ほぼ同じに設定される。並行してワード線WLU0の活性Vppにより、セル128のデータが、ビット線bluに伝搬し、続いてビット線トランスファーゲートである高耐圧ではないN型トランジスタ114を経由して、センスアンプ内ビット線blcに伝搬する。それと共に、センスアンプ内ビット線/blcは、ビット線トランスファーゲートである高耐圧ではないN型トランジスタ117を経由してビット線/bluと共にHfVcc電位を維持する。4センスアンプ活性、セルフブート開始のタイミング期間t4センスアンプ活性信号SAPおよびSANの活性VCCおよびGNDにより、センスアンプ部149による増幅が開始され、センスアンプ内ビット線blc電位が上昇し、センスアンプ内ビット線/blc電位が下降し始める。それが、ビット線トランスファーゲートである高耐圧ではないN型トランジスタ114を経由して、第1の実施の形態よりはHfVcc分だけ小さくビット線bluの電位を上昇させる。ビット線bluの電位上昇に伴い、ビット線トランスファーゲートである高耐圧ではないN型トランジスタ114のセルフブートゲート節点guがセルフブートによりVCC以上に上昇する。VCC以上に上昇した電位がVCCVtn112Vtn112:低VTN型トランジスタ112の閾値に到達した時点で、メモリセル128への書き込み電圧ビット線bluの電位がVCCとなり、読み出す際に必要十分な電荷を確保することが可能となる。セルフブートゲート節点guはセンスアンプ部149の活性期間中、bluの電位降下がないため、ブートされた電位を保持する。セルフブート節点/guの電位は最終的に、N型トランジスタ115を経由したVCC-Vtn115Vtn115:低VTN型トランジスタ115の閾値に落ち着く。5内部初期化開始、およびセルフブート終了のタイミング期間t5メモリセル128の再書き込み電荷を確保した後、ワード線WLU0が非活性GNDになる。続くセンスアンプ活性信号SAPおよびSANの非活性GNDおよびVCCを受け、ビット線トランスファーゲートである高耐圧ではないN型トランジスタ114のゲート節点guはGNDレベルに向かう。アレイ活性化信号/actはHighレベルVCCを受けて、ビット線トランスファーゲート選択信号TGUはLowレベルGNDとなる。ビット線トランスファーゲート非選択信号STBUはHighレベルVCCとなり、ビット線/bluのビット線トランスファーゲートである高耐圧ではないN型トランジスタ117のゲート節点/guも、GNDレベルに落ち着く。ビット線対blu、/bluはビット線対イコライザPDLUのHighレベルVpp2を受け、HfVcc電位にバランス、プリチャージされる。6初期化が行われたタイミング期間t6以降、内部は、それまでのt1からt5を繰り返し動作する。本実施の形態に示されるように、ビット線のプリチャージ方式における第1の実施の形態で示された技術は、1/2HalfVCC方式でも適用でき、第1の実施の形態と同様の効果も得られる。そのため、本発明は活用範囲が広い。本発明は少なくとも以下の効果を有している。I第1の効果として、消費電流の削減がある。その理由としては、本発明はビット線トランスファーゲート選択回路に昇圧電位Vpp電位を供給することなくセルフブートを得られるため、昇圧電位Vpp生成回路の負荷削減ができるからである。II第2の効果として、回路面積の縮小がある。その理由としては、昇圧電位Vpp生成回路、および関連回路の規模縮小、アレイ内部における高耐圧トランジスタが不要となるからである。本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。"