"半導体基板と、前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御電極層とを備え、前記電極間絶縁膜は、第1のシリコン酸化膜、シリコン窒化膜および第2のシリコン酸化膜を積層形成した積層構造を有し、且つ、前記シリコン窒化膜の膜厚について、前記電荷蓄積層の上面上の部分の膜厚を厚く、前記電荷蓄積層の側面上の部分の膜厚を薄く形成すると共に、前記シリコン窒化膜は、前記素子分離絶縁膜の上面付近上に形成されていないことを特徴とする半導体装置。半導体基板と、前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御電極層とを備え、前記電極間絶縁膜は、第1のシリコン酸化膜、シリコン窒化膜および第2のシリコン酸化膜を積層形成した積層構造を有し、且つ、前記シリコン窒化膜の膜厚について、前記電荷蓄積層の上面上の部分の膜厚を厚く、前記素子分離絶縁膜の上面付近上の部分の膜厚を薄く形成したことを特徴とする半導体装置。前記シリコン窒化膜は、前記素子分離絶縁膜の上面付近上に形成されていないことを特徴とする請求項2記載の半導体装置。前記第1のシリコン酸化膜の膜厚について、前記電荷蓄積層の上面上の部分の膜厚を厚く、前記素子分離絶縁膜の上面付近上の部分の膜厚を薄く形成したことを特徴とする請求項1乃至3のいずれかに記載の半導体装置。前記第2のシリコン酸化膜の膜厚について、前記電荷蓄積層の上面上の部分の膜厚を厚く、前記素子分離絶縁膜の上面付近上の部分の膜厚を薄く形成したことを特徴とする請求項1乃至4のいずれかに記載の半導体装置。そこで、浮遊ゲート電極の先端部上の電極間絶縁膜の膜厚を厚くしてリーク電流を低減できるなどの効果を奏する半導体装置を提供する。本実施形態の半導体装置は、半導体基板と、前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御電極層とを備えた。そして、前記電極間絶縁膜は、第1のシリコン酸化膜、シリコン窒化膜および第2のシリコン酸化膜を積層形成した積層構造を有し、且つ、前記シリコン窒化膜の膜厚について、前記電荷蓄積層の上面上の部分の膜厚を厚く、前記素子分離絶縁膜の上面付近上の部分の膜厚を薄く形成した。以下、複数の実施形態について、図面を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。第1実施形態図1は、本実施形態の不揮発性半導体記憶装置半導体装置のメモリセル領域の平面構造を模式的に示す平面図である。この図1に示すように、メモリセル領域M内には、多数のメモリセルトランジスタTrmがワード線方向およびビット線方向にマトリクス状に配列されており、図示しない周辺回路がメモリセルトランジスタTrmに記憶保持されたデータを読み出し、書き込み、消去可能に構成されている。このようなメモリセル構造を有する不揮発性半導体記憶装置としては、2つの選択トランジスタ間に複数のメモリセルトランジスタTrmを直列接続したセルユニット構造を備えたNAND型のフラッシュメモリ装置が挙げられる。図2aは、各メモリセルのワード線方向ゲート幅方向に沿う断面構造を模式的に示す図図1中のA-A線に沿う断面図であり、図2bは、各メモリセルのビット線方向ゲート長方向に沿う断面構造を模式的に示す図図1中のB-B線に沿う断面図である。この図2a、bを参照しながら、本実施形態のメモリセル領域におけるゲート電極構造について説明する。図2a、bに示すように、p型のシリコン基板1の上部には、素子分離溝4がX方向に離間して複数形成されている。これら素子分離溝4は、活性領域3を図1中のX方向に分離している。素子分離溝4内には、素子分離絶縁膜5が形成されており、素子分離領域STIshallowtrenchisolation2を構成している。メモリセルトランジスタは、シリコン基板1に形成されたn型の拡散層6と、シリコン基板1上に形成されたゲート絶縁膜7と、ゲート絶縁膜7上に設けられたゲート電極MGとを含んで構成される。ゲート電極MGは、電荷蓄積層となる浮遊ゲート電極膜FGと、浮遊ゲート電極膜FG上に形成された電極間絶縁膜9と、電極間絶縁膜9上に形成された制御ゲート電極膜CG制御電極層とを有する。拡散層6は、シリコン基板1の表層におけるメモリセルトランジスタのゲート電極MGの両脇に位置して形成されており、メモリセルトランジスタのソース/ドレイン領域を構成している。ゲート絶縁膜トンネル絶縁膜7は、素子分離絶縁膜5により区画されたシリコン基板1活性領域3上に形成されている。ゲート絶縁膜7としては、例えばシリコン酸化膜を用いている。浮遊ゲート電極膜FGとしては、例えばリン等の不純物がドープされた多結晶シリコン層導電層8を用いている。電極間絶縁膜9は、素子分離絶縁膜5の上面、浮遊ゲート電極膜FGの上部側面、および、浮遊ゲート電極膜FGの上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間の絶縁膜として機能する。電極間絶縁膜9としては、例えば、第1のシリコン酸化膜11、シリコン窒化膜12および第2のシリコン酸化膜13の積層構造の膜、即ち、いわゆるONO積層構造の膜を用いている。本実施形態の場合、電極間絶縁膜9のうちのシリコン窒化膜12の膜厚は、浮遊ゲート電極膜FGの上面先端部上の部分の膜厚が厚く形成され、浮遊ゲート電極膜FGの側面上の部分の膜厚および素子分離絶縁膜5の上面上の部分の膜厚が薄く形成されている。更に、浮遊ゲート電極膜FGの側面上のシリコン窒化膜12の膜厚は、上部から下部へ向けて少しずつ薄くなるように形成されている。この構成の場合、シリコン窒化膜12のうちの浮遊ゲート電極膜FGの上面上の部分の膜厚が厚く、素子分離絶縁膜5の上面付近上の部分の膜厚が薄い構成となっている。そして、第1のシリコン酸化膜11および第2のシリコン酸化膜13の膜厚は、ほぼ均一に形成されている。これにより、電極間絶縁膜9のうちの浮遊ゲート電極膜FGの上面上の部分の膜厚が厚く形成され、浮遊ゲート電極膜FGの側面上の部分の膜厚および素子分離絶縁膜5の上面上の部分の膜厚が薄く形成される。また、制御ゲート電極膜CGは、メモリセルトランジスタのワード線WLとして機能する導電層10で構成される。この導電層ワード線WL10は、個々のメモリセルトランジスタTrmの制御ゲート電極膜CGを連結する。導電層10は、例えばリン等の不純物がドープされた多結晶シリコン層と、この多結晶シリコン層の直上に形成されたタングステンW、コバルトCo、ニッケルNiなどの何れかの金属によってシリサイド化されたシリサイド層との積層構造を有する。シリサイド層は、本実施形態の場合、例えばニッケルシリサイドNiSiで構成される。尚、導電層10をすべてシリサイド層即ち、シリサイド層単体で構成しても良い。また、図2bに示すように、メモリセルトランジスタのゲート電極MGは、Y方向に並設されており、各ゲート電極MGは電極分離用の溝15によって互いに電気的に分離されている。この溝15内にはメモリセル間絶縁膜16が形成されている。このメモリセル間絶縁膜16としては、例えばTEOStetraethylorthosilicateを用いたシリコン酸化膜または低誘電率絶縁膜を用いている。メモリセル間絶縁膜16の上面、制御ゲート電極膜CGの上部側面および上面上には、例えばシリコン窒化膜からなるライナー絶縁膜17が形成されている。このライナー絶縁膜17上には、例えばシリコン酸化膜からなる層間絶縁膜18が形成されている。ライナー絶縁膜17は、シリコン酸化膜からなる層間絶縁膜18の形成時に酸化剤が制御ゲート電極膜CGへ到達することを防ぎ、特に導電層10のシリサイド層の酸化によるワード線WLの高抵抗化を防ぐ機能を有する。また、制御ゲート電極膜CG間はライナー絶縁膜17を完全に埋め込む構造となっていないことから、寄生容量の増大による配線遅延の影響を低減することが可能である。上記構成の不揮発性半導体記憶装置は、図示しない周辺回路からワード線WL及びシリコン基板1のPウェル間に高電界を印加すると共に、各電気的要素ソース/ドレインに適切な所定電圧を与えることによってメモリセルのデータを消去/書き込み可能に構成されている。この場合、書き込み時には、周辺回路が書き込み選択のワード線WL制御ゲート電極膜CGに高電圧を印加すると共に、シリコン基板1のPウェル等に低電圧を印加する。また、消去時には、周辺回路が消去対象のワード線WL制御ゲート電極膜CGに低電圧を印加すると共に、シリコン基板1のPウェルに高電圧を印加する。次に、上記構成の不揮発性半導体記憶装置の製造方法について、図3ないし図11を参照して説明する。尚、図3ないし図11は、不揮発性半導体記憶装置のメモリセル領域の製造方法を模式的に示す断面図であって、図3ないし図10は図1中のA-A線に沿う断面図であり、図11は図1中のB-B線に沿う断面図である。まず、図3に示すように、不純物がドーピングされたシリコン基板1の上面にトンネル絶縁膜としてのゲート絶縁膜7を熱酸化法により例えば6nm程度の厚さ形成する。続いて、ゲート絶縁膜7の上にCVDchemicalvapordeposition法によって浮遊ゲート電極膜FG電荷蓄積層となるリンドープ多結晶シリコン層8を例えば100nm程度の厚さ形成する。次いで、CVD法によってマスク膜としてのシリコン窒化膜19を形成し、更に、CVD法によってマスク膜としてのシリコン酸化膜20を形成する。この後、シリコン酸化膜20上に、フォトレジスト図示しないを塗布し、露光現像することにより上記フォトレジストをパターニングする。次に、上記パターニングしたフォトレジストを耐エッチングマスク第1のレジストマスクにしてRIEreactiveionetching法によりシリコン酸化膜20をエッチングする。そして、エッチング後にフォトレジストを除去し、シリコン酸化膜20をマスクにしてRIE法によりシリコン窒化膜19をエッチングし、次いで、RIE法により多結晶シリコン層8浮遊ゲート電極膜FG、ゲート絶縁膜7及びシリコン基板1をエッチングすることにより素子分離のための溝素子分離溝4を形成する図4参照。この場合、活性領域3の幅寸法及び素子分離溝4の幅寸法は、いずれも例えば50nm程度である。続いて、シリコン酸化膜20上および素子分離溝4内に例えばポリシラザン塗布技術等を用いて素子分離絶縁膜5としてシリコン酸化膜を形成することによって素子分離溝4を埋め込む。この後、図5に示すように、CMP法によってシリコン窒化膜19をストッパーにして平坦化を行うことにより、シリコン窒化膜19上のシリコン酸化膜20を除去し、素子分離溝4内にシリコン酸化膜素子分離絶縁膜5を残す。次いで、マスク材であるシリコン窒化膜19を化学薬液等でエッチングして除去剥離し、多結晶シリコン層8の上面を露出させる。続いて、シリコン酸化膜素子分離絶縁膜5の上側部分を希フッ酸溶液によってエッチング除去する。このとき、特にメモリセル領域については多結晶シリコン層8の側面の上側部分が露出するまで素子分離絶縁膜5をエッチングし、露出させる側面の高さは、例えば50nm程度とする。多結晶シリコン層8の露出した部分は、細く尖った形状となる。これによって、図6に示すような構造を得る。次に、図7ないし図9に示すように、電極間絶縁膜9を全面即ち、素子分離絶縁膜5の上面、浮遊ゲート電極膜FG多結晶シリコン層8の上部側面、並びに、浮遊ゲート電極膜FGの上面に形成する。具体的には、まず、図7に示すように、例えばLP-CVDlowpressurechemicalvapordeposition法を用いて、第1のシリコン酸化膜11をその膜厚がほぼ均一になるように形成する。この場合、LP-CVD法を実行するに際しては、例えばDCSDichlorosilane、SiH2Cl2N2O、または、Si2H6N2Oを原料ガスとして用いることが好ましい。また、LP-CVD法に代えて、ALDAtomicLayerDeposition法で第1のシリコン酸化膜11を形成しても良い。尚、ALD法を実行するに際しては、例えば3DMASトリスジメチルアミノシラン、HSi[NCH32]3O3、または、HCDHexachloroDisilane、Si2Cl6H2Oを原料ガスとして用いることが好ましい。次いで、図8に示すように、第1のシリコン酸化膜11上に例えばプラズマCVD法やプラズマALD法などのステップカバレッジの悪い成膜方法でシリコン窒化膜12を形成する。この成膜により、シリコン窒化膜12の膜厚は、浮遊ゲート電極膜FGの先端部上面上の部分の膜厚が厚く形成され、浮遊ゲート電極膜FGの側面上の部分の膜厚が薄く形成される。更に、浮遊ゲート電極膜FGの側面上のシリコン窒化膜12の膜厚は、上部から下部へ向けて少しずつ薄くなるように形成されている。尚、シリコン窒化膜12の膜厚としては、最厚部分で3~10nm程度となるように設定する。このため、膜厚の制御性から、プラズマALD法を用いることが好ましい。この場合、原料ガスとしては、例えばジシランを使用し、温度を例えば300~500°C程度に設定することが好ましい。この温度範囲に設定すると、シリコン窒化膜12の膜質を良好に保つことが可能である。この後、図9に示すように、シリコン窒化膜12上に例えばLP-CVD法を用いて第2のシリコン酸化膜13を、その膜厚がほぼ均一になるように形成する。この場合、LP-CVD法を実行するに際しては、例えばDCSN2O、または、Si2H6N2Oを原料ガスとして用いることが好ましい。また、LP-CVD法に代えて、ALD法で第2のシリコン酸化膜13を形成しても良い。尚、ALD法を実行するに際しては、例えば3DMASO3、または、HCDH2Oを原料ガスとして用いることが好ましい。さて、上記したようにして電極間絶縁膜9を形成した後は、図10に示すように、電極間絶縁膜9の上に、例えばLPCVD法を用いて制御ゲート電極膜CGとなるリンドープ多結晶シリコン層10を例えば100nm程度の厚さ形成する。次に、多結晶シリコン層10上に例えばCVD法によりRIEのマスク膜としてのシリコン窒化膜21図11参照を形成する。続いて、シリコン窒化膜21上に、前記第1のレジストマスクのパターンと直交するパターンを有する第2のレジストマスク図示せずを形成する。この後、第2のレジストマスクをマスクにしてRIE法によりマスク膜シリコン窒化膜21、多結晶シリコン層10、電極間絶縁膜9、多結晶シリコン層8及びゲート絶縁膜7を順次エッチングし、電極分離用の溝15を形成する図11参照。これにより、浮遊ゲート電極膜FG多結晶シリコン層8、電極間絶縁膜9および制御ゲート電極膜CG多結晶シリコン層10の積層ゲート構造が形成される。積層ゲート構造の幅寸法および積層ゲート構造間の間隔寸法は、いずれも例えば50nm程度である。次いで、膜厚が例えば10nm程度のゲート側壁膜図示しないを、熱酸化法およびCVD法により形成する。続いて、イオン注入法と熱アニールによりソース/ドレイン領域となる不純物拡散層6図2b参照を形成する。次に、溝15内にメモリセル間絶縁膜16図2b参照を形成した後、平坦化し、落とし込む。更に、多結晶シリコン層10の上部にニッケルシリサイド層図示しないを形成した後、図2bに示すように、ライナー絶縁膜17と層間絶縁膜18を形成する。この後、公知の技術を用いて配線等図示しないを形成する。以上のようにして、シリコン基板半導体基板上1上に形成されたゲート絶縁膜7と、ゲート絶縁膜7上に形成された浮遊ゲート電極膜FGと、浮遊ゲート電極膜FG上に形成された電極間絶縁膜9と、電極間絶縁膜9上に形成された制御ゲート電極膜CGと、浮遊ゲート電極膜FG下のチャネル領域を挟む不純物拡散層6とを備えた不揮発性半導体記憶装置が得られる。このようにして得られた不揮発性半導体記憶装置の各メモリセルでは,シリコン基板1と制御ゲート電極膜CGとの間に高電圧を印加することで、カップリング比に応じた電界がゲート絶縁膜7に印加され、ゲート絶縁膜7にトンネル電流が流れる。その結果、浮遊ゲート電極膜FGの蓄積電荷量が変化して、メモリセルの閾値が変化し、データの書き込み或いは消去動作が行われる。実際の不揮発性半導体記憶装置では、複数のメモリセルがワード線方向及びビット線方向に配列されている。このような構成の不揮発性半導体記憶装置としては、例えば、直列接続された複数のメモリセルを選択トランジスタ間に設けた構成を有するNAND型フラッシュメモリ装置がある。ここで、上記した構造の電極間絶縁膜9の作用効果について説明する。電極間絶縁膜9のうちのシリコン窒化膜12の膜厚を、浮遊ゲート電極膜FGの先端部上の部分の膜厚を厚く、浮遊ゲート電極膜FGの側面付近上の部分の膜厚を薄く構成した。これにより、電極間絶縁膜9のうちの浮遊ゲート電極膜FGの先端部電界集中が発生する部分上の部分の物理膜厚が厚くなるから、書き込み時のリーク電流を低減することができ、従って書き込み特性を向上させることができる。また、第1のシリコン酸化膜11と第2のシリコン酸化膜13で挟まれたシリコン窒化膜12の膜厚を厚くしているので、書き込み動作時にシリコン窒化膜12に電子をトラップさせチャージアップさせることが可能となる。このため、膜厚を厚くしたことと共に、チャージアップによる電界緩和を図ることもでき、電極間絶縁膜9のリーク電流を低減して書き込み側のメモリウインドウ書き込みセルのしきい値と消去セルのしきい値との電圧差やリードディスターブ耐性が改善する。そして、電極間絶縁膜9のうちの浮遊ゲート電極膜FGの側面上の部分の物理膜厚が薄くなるから、導電層制御ゲート電極膜CG10の埋め込み性が向上し、歩留まりを改善することができる。この場合、浮遊ゲート電極膜FGの側面に印加される電界は比較的弱いため、この浮遊ゲート電極膜FGの側面上の電極間絶縁膜9の物理膜厚を薄く形成しても、書き込み特性に悪影響を与えることはない。更に、素子分離絶縁膜5の上面付近上のシリコン窒化膜12の膜厚を薄く、即ち、浮遊ゲート電極膜FGの側面上のシリコン窒化膜12の膜厚、および、素子分離絶縁膜5の上面上のシリコン窒化膜12の膜厚を薄く構成したので、ゲート絶縁膜7の近傍のシリコン窒化膜12の膜厚が薄くなることから、この部分のシリコン窒化膜12にトラップされる電子電荷量を少なくすることができる。これにより、書き込み時のターゲットとするしきい値レベルと、実際に書き込むときのしきい値レベルとの差を小さくすることができるから、即ち、ワイドニングしきい値分布を小さくすることができるから、誤書き込みが減少し、メモリセルの信頼性を向上させることができる。第2実施形態図12、図13、図14は、第2実施形態を示すものである。尚、第1実施形態と同一構成には、同一符号を付している。この第2実施形態では、図12、図13、図14に示すように、電極間絶縁膜9のシリコン窒化膜12を、浮遊ゲート電極膜FGの先端部および先端部近傍の側面上に設け、素子分離絶縁膜5の上面および浮遊ゲート電極膜FGの側面のうちの先端部から離れた部分上には設けないように構成した。まず、図12に示す構成では、シリコン窒化膜12を、浮遊ゲート電極膜FGの先端部および先端部近傍の側面上に設ける際に、下方へ延ばす長さを長くした構成である。図13に示す構成は、シリコン窒化膜12の下方へ延ばす長さを図12に示す構成よりも短くした構成である。図14に示す構成は、シリコン窒化膜12の下方へ延ばす長さを図13に示す構成よりも更に短くした構成である。ここで、第2実施形態の製造方法について説明する。電極間絶縁膜9の第1のシリコン酸化膜11上にシリコン窒化膜12を成膜する工程図8参照までは、第1実施形態の製造方法と同じである。この後、酸化力があるラジカルやO3の雰囲気に暴露すると、浮遊ゲート電極膜FGの側面上に形成された薄い膜厚のシリコン窒化膜12が、酸化力があるラジカルやO3によって酸化されてシリコン酸化膜に変化して、消失する。次いで、シリコン窒化膜12および第1のシリコン酸化膜11上に、第2のシリコン酸化膜13を第1実施形態と同様にして形成する。これ以降の製造工程は、第1実施形態と同様にして実行すれば良い。尚、上記した製造方法では、シリコン窒化膜12を成膜した後、酸化力があるラジカルやO3の雰囲気に暴露したが、これに代えて、シリコン窒化膜12上に第2のシリコン酸化膜13をLP-CVD法で形成するときに、通常より温度を高めて、もしくは、酸化剤酸化力があるラジカルやO3の供給量を増やして第2のシリコン酸化膜13を形成しても良い。このように構成しても、浮遊ゲート電極膜FGの側面上に形成された薄い膜厚のシリコン窒化膜12を酸化して消失させることができる。そして、上述した以外の第2実施形態の構成は、第1実施形態と同じ構成となっている。従って、第2実施形態においても、第1実施形態とほぼ同じ作用効果を得ることができる。特に、第2実施形態によれば、素子分離絶縁膜5の上面および浮遊ゲート電極膜FGの側面のうちの先端部から離れた部分上に、シリコン窒化膜12を設けないように構成したので、書き込み時に浮遊ゲート電極膜FGの先端部付近のシリコン窒化膜12にトラップされた電荷が、その後の電荷保持時、読み出し時、または、隣接セルへの書き込み時に、移動しなくなる。このため、メモリセルのしきい値電圧Vthの変動を小さくすることができ、特に、隣接メモリセルとの間に電界差がある場合でも、隣接メモリセルとの間の電荷移動を抑制できるので、メモリセル間干渉耐性が強い構成のメモリセルを実現することができる。第3実施形態図15は、第3実施形態を示すものである。尚、第1実施形態と同一構成には、同一符号を付している。この第3実施形態では、図15に示すように、電極間絶縁膜9において、シリコン窒化膜12だけでなく、第1のシリコン酸化膜11および第2のシリコン酸化膜13の各膜厚についても、浮遊ゲート電極膜FGの先端部上面上の部分の膜厚を厚く形成するように構成した。ここで、第3実施形態の製造方法について説明する。電極間絶縁膜9の第1のシリコン酸化膜11を形成する際に、例えばプラズマCVD法やプラズマALD法を用いてステップカバレッジの悪い成膜方法で第1のシリコン酸化膜11を形成する。この後、第1のシリコン酸化膜11上に、第1実施形態と同様にしてステップカバレッジの悪い成膜方法でシリコン窒化膜12を形成する。次いで、シリコン窒化膜12上に、例えばプラズマCVD法やプラズマALD法等のステップカバレッジの悪い成膜方法で第2のシリコン酸化膜13を形成する。これにより、第1のシリコン酸化膜11、シリコン窒化膜12および第2のシリコン酸化膜13の各膜厚について、浮遊ゲート電極膜FGの先端部上面上の部分の膜厚を厚く形成し、浮遊ゲート電極膜FGの側面上の部分の膜厚および素子分離絶縁膜5の上面上の部分の膜厚を薄く形成することができる。尚、上述した以外の第3実施形態の構成は、第1実施形態と同じ構成となっている。従って、第3実施形態においても、第1実施形態とほぼ同じ作用効果を得ることができる。特に、第3実施形態によれば、第1のシリコン酸化膜11、シリコン窒化膜12および第2のシリコン酸化膜13のすべての膜厚が、浮遊ゲート電極膜FGの先端部上の部分で厚くなるので、浮遊ゲート電極膜FGの先端部での電界緩和効果がより一層大きくなるから、リーク電流をより一層低減することができ、書き込み特性をより一層改善することができる。また、第3実施形態では、第1のシリコン酸化膜11、シリコン窒化膜12および第2のシリコン酸化膜13のすべての膜厚が、浮遊ゲート電極膜FGの側面上の部分で薄くなるので、導電層制御ゲート電極膜CG10の埋め込み性を良好に確保することができる。更に、第3実施形態では、浮遊ゲート電極膜FGの先端部付近で、シリコン窒化膜12の上下のシリコン酸化膜11、13の膜厚が厚くなるため、書き込み動作時に、シリコン窒化膜12にトラップした電荷が、浮遊ゲート電極膜FGまたは制御ゲート電極膜CGへデトラップすることを防止できる。このため、電荷保持特性に優れたメモリセルを実現することができる。第4実施形態図16は、第4実施形態を示すものである。尚、第1実施形態と同一構成には、同一符号を付している。上記した第3実施形態では、第1のシリコン酸化膜11、シリコン窒化膜12および第2のシリコン酸化膜13のすべての膜厚を、浮遊ゲート電極膜FGの先端部上の部分で厚くしたが、これに代えて、図16に示すように、第1のシリコン酸化膜11およびシリコン窒化膜12の各膜厚を、浮遊ゲート電極膜FGの先端部上の部分で厚くするように構成しても良い。このように構成しても、第1実施形態とほぼ同じ作用効果を得ることができる。第5実施形態図17は、第5実施形態を示すものである。尚、第1実施形態と同一構成には、同一符号を付している。上記した第3実施形態では、第1のシリコン酸化膜11、シリコン窒化膜12および第2のシリコン酸化膜13のすべての膜厚を、浮遊ゲート電極膜FGの先端部上の部分で厚くしたが、これに代えて、図17に示すように、シリコン窒化膜12および第2のシリコン酸化膜13の各膜厚を、浮遊ゲート電極膜FGの先端部上の部分で厚くするように構成しても良い。このように構成しても、第1実施形態とほぼ同じ作用効果を得ることができる。特に、第5実施形態によれば、浮遊ゲート電極膜FG側の第1のシリコン酸化膜11の膜厚が、浮遊ゲート電極膜FGの先端部上でも厚くならないので、シリコン窒化膜12に電荷がトラップし易くなる。そして、第5実施形態では、制御ゲート電極膜CG側の第2のシリコン酸化膜13の膜厚が、浮遊ゲート電極膜FGの先端部上で厚いので、上記シリコン窒化膜12にトラップされた電荷が、制御ゲート電極膜CG側に抜けるデトラップすることを防止できる。このため、書き込み飽和特性を改善することができ、メモリウインドウを広く取れると共に、電荷保持特性にも優れたメモリセルを実現することができる。その他の実施形態以上説明した複数の実施形態に加えて以下のような構成を採用しても良い。上記した各実施形態では、電極間絶縁膜9を、シリコン酸化膜11、シリコン窒化膜12及びシリコン酸化膜13のONO積層構造の膜で構成したが、これに限られるものではなく、シリコン窒化膜、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜のNONO積層構造の膜で構成しても良い。この構成の場合、浮遊ゲート電極膜FG多結晶シリコン層8上にシリコン窒化膜を形成するに際しては、多結晶シリコン層8の表面を例えばラジカル窒化してシリコン窒化膜を形成しても良いし、多結晶シリコン層8上にALD法もしくはLP-CVD法にてシリコン窒化膜を形成しても良い。また、電極間絶縁膜9を、NONO積層構造の膜で構成する代わりに、シリコン窒化膜、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜及びシリコン窒化膜のNONON積層構造の膜で構成しても良い。この構成の場合、最上層5層目のシリコン窒化膜を形成するに際しては、4層目のシリコン酸化膜の表面を例えばラジカル窒化してシリコン窒化膜を形成しても良いし、4層目のシリコン酸化膜上にALD法もしくはLP-CVD法にてシリコン窒化膜を形成しても良い。尚、メモリセルの信頼性を上げるために、後から酸化雰囲気のアニールを多用したい場合には、メモリセル間絶縁膜16側の側面からの浮遊ゲート電極膜FGや制御ゲート電極膜CGの酸化防止のため、電極間絶縁膜9をシリコン窒化膜/シリコン酸化膜/シリコン窒化膜/シリコン酸化膜/シリコン窒化膜のNONON積層構造の膜で構成することが好ましい。また、シリコン窒化膜/シリコン酸化膜/シリコン窒化膜/シリコン酸化膜のNONO積層構造の膜で構成した場合は、リーク電流の抑制効果があり、メモリウインドウが広いメモリセルを実現することが可能となる。また、浮遊ゲート電極膜FGおよび制御ゲート電極膜CGの導電層多結晶シリコン層をP型にする場合には、電極との界面での固定電荷の発生を抑制するために、電極間絶縁膜9をシリコン酸化膜/シリコン窒化膜/シリコン酸化膜のONO積層構造の膜で構成した方が好ましい。以上のように、本実施形態の半導体装置によると、電極間絶縁膜9は、第1のシリコン酸化膜11、シリコン窒化膜12および第2のシリコン酸化膜13を積層形成した積層構造を有し、且つ、シリコン窒化膜12の膜厚について、浮遊ゲート電極膜FGの上面上の部分の膜厚を厚く、素子分離絶縁膜5の上面付近上の部分の膜厚を薄く形成したので、リーク電流を低減することができると共に、ワイドニングしきい値分布を小さくすることができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"