第1の方向に複数本並べて配置された活性領域を含む半導体装置であって、前記複数本の活性領域の各々は、前記第1の方向と直交する第2の方向に離間して配置された2つの縦型トランジスタと、該2つの縦型トランジスタの間に位置するピラーと、から成る半導体装置において、前記複数本の活性領域の中央の位置で、前記2つの縦型トランジスタと前記ピラーとを覆う層間絶縁膜上に形成され、前記第1の方向へ延在して配置された吊りワード線と、前記2つの縦型トランジスタ間を接続するために、前記第2の方向に延在し、かつ前記吊りワード配線を迂回するように構成されたトランジスタ間接続配線と、を備えた半導体装置。前記トランジスタ間接続配線は、前記層間絶縁膜上に形成されて、前記2つの縦型トランジスタからそれぞれ前記第2の方向へ延在する2つのトランジスタ延在配線と、前記吊りワード線との短絡を回避するために、前記吊りワード線の下を潜るように迂回する迂回配線と、前記2つのトランジスタ延在配線と前記迂回配線との間を接続する一対のコンタクトプラグと、から成る、請求項1に記載の半導体装置。前記迂回配線は、前記層間絶縁膜の下に形成されて、各活性領域を区画する素子分離領域の側面部に設けられた導電膜から成る、請求項2に記載の半導体装置。前記トランジスタ間接続配線は、前記吊りワード線との短絡を回避するために、前記吊りワード線の下を潜るように迂回する迂回配線から成る、請求項1に記載の半導体装置。前記迂回配線は、前記層間絶縁膜の下に形成されて、各活性領域を区画する素子分離領域の側面部に設けられた導電膜から成る、請求項4に記載の半導体装置。半導体基板の第1の方向に並べて配置された複数本の活性領域の各々に、前記第1の方向と直交する第2の方向で離間して配置された2つの縦型トランジスタと、該2つの縦型トランジスタの間の位置するピラーとを形成する工程と、前記複数本の活性領域の中央の位置で、前記2つの縦型トランジスタと前記ピラーとを覆う層間絶縁膜上に、前記第1の方向へ延在して配置された吊りワード線を形成する工程と、前記2つの縦型トランジスタ間を接続するために、前記第2の方向に延在し、かつ前記吊りワード線を迂回するように構成されたトランジスタ間接続配線を形成する工程と、を具備する半導体装置の製造方法。前記トランジスタ間接続配線を形成する工程は、前記吊りワード線との短絡を回避するために、前記吊りワード線の下を潜るように迂回する迂回配線を形成する工程と、前記迂回配線と接続するように、前記層間絶縁膜に一対のコンタクトプラグを形成する工程と、前記層間絶縁膜上に、前記一対のコンタクトプラグと接続するように、前記2つの縦型トランジスタからそれぞれ延在する2つのトランジスタ延在配線を形成する工程と、を含む、請求項6に記載の半導体装置の製造方法。前記迂回配線は、前記層間絶縁膜の下に形成されて、各活性領域を区画する素子分離領域の側面部に設けられた導電膜から成る、請求項7に記載の半導体装置の製造方法。半導体基板の第1の方向に並べて配置された複数本の活性領域の各々に、前記第1の方向と直交する第2の方向で離間して配置された2つの縦型トランジスタと、該2つの縦型トランジスタの間の位置するピラーとを形成する工程と、前記2つの縦型トランジスタ間を接続するために、前記2つの縦型トランジスタと前記ピラーとを覆う層間絶縁膜の下に形成され、前記第2の方向に延在する迂回配線から成るトランジスタ間接続配線を形成する工程と、前記複数本の活性領域の中央の位置で、前記層間絶縁膜上で、前記第1の方向へ延在して配置された吊りワード線を形成する工程と、を具備する半導体装置の製造方法。前記迂回配線は、各活性領域を区画する素子分離領域の側面部に設けられた導電膜から成る、請求項9に記載の半導体装置の製造方法。上述したように、縦型トランジスタを高耐圧とするために、複数の縦型トランジスタを直列に接続している。このとき、占有エリアを縮小するため、夫々のゲート電極に接続されている吊りワード線を縦型トランジスタよりも上層部に設けて、さらに1本の吊りワード線を取り囲むように、縦型トランジスタを2列にして配置している。しかしながら、直列接続とするために、一方の縦型トランジスタにおけるソース拡散層と他方の縦型トランジスタにおけるドレイン拡散層とをトランジスタ間接続配線によって接続すると、そのトランジスタ間接続配線が吊りワード線と短絡してしまうという問題がある。本発明による半導体装置は、第1の方向に複数本並べて配置された活性領域を含む半導体装置であって、複数本の活性領域の各々は、第1の方向と直交する第2の方向に離間して配置された2つの縦型トランジスタと、2つの縦型トランジスタの間に位置するピラーと、から成る半導体装置において、複数本の活性領域の中央の位置で、2つの縦型トランジスタとピラーとを覆う層間絶縁膜上に形成され、第1の方向へ延在して配置された吊りワード線と、2つの縦型トランジスタ間を接続するために、第2の方向に延在し、かつ吊りワード線を迂回するように構成されたトランジスタ間接続配線と、を備える。また、本発明による半導体装置の製造方法は、半導体基板の第1の方向に並べて配置された複数本の活性領域の各々に、第1の方向と直交する第2の方向で離間して配置された2つの縦型トランジスタと、2つの縦型トランジスタの間の位置するピラーとを形成する工程と、複数本の活性領域の中央の位置で、2つの縦型トランジスタとピラーとを覆う層間絶縁膜上に、第1の方向へ延在して配置された吊りワード線を形成する工程と、2つの縦型トランジスタ間を接続するために、第2の方向に延在し、かつ吊りワード線を迂回するように構成されたトランジスタ間接続配線を形成する工程と、を具備する。本発明によると、吊りワード線を迂回するようにトランジスタ間接続配線を形成しているので、それらの配線が短絡するのを回避することができる。本発明の要旨について説明する。本発明の実施の形態に係る半導体装置では、縦型トランジスタを高耐圧とするために、複数の縦型トランジスタを直列に接続している。このとき、占有エリアを縮小するため、夫々のゲート電極に接続されている吊りワード線を縦型トランジスタよりも上層部に設けて、さらに1本の吊りワード線を取り囲むように、縦型トランジスタを2列にして配置している。しかしながら、直列接続とするために、一方の縦型トランジスタにおけるソース拡散層と他方の縦型トランジスタにおけるドレイン拡散層とをトランジスタ間接続配線で接続すると、そのトランジスタ間接続配線が吊りワード線と短絡してしまうという問題がある。そこで、本発明の実施形態による半導体装置では、吊りワード線との短絡を回避するために、素子分離領域の側面部に設けられた導電膜を迂回配線として用いることを特徴としている。以下、添付図面を参照しながら、本発明の第1の実施例について詳細に説明する。以下の図面において、各構成を分かり易くするために、実際の構造と各構造における縮尺や数等が異なっている。また、XYZ座標系を設定し、各構成の配置を説明する。この座標系において、Z方向はシリコン基板の表面に垂直な方向であり、X方向とY方向はZ方向と直交する方向であって互いに直交する方向である。尚、X方向は第1の方向とも呼ばれ、Y方向は第2の方向とも呼ばれる。図1A、図1B、図1C、および図1Dは、本発明の第2の実施例に係る半導体装置100の構成を示す図面である。図1Aは、本第2の実施例による半導体装置100の平面図である。図1Bは、図1AのAA’線における断面図である。同様に、図1Cは、図1AのBB’線における断面図であり、図1Dは、図1AのCC’線における断面図である。但し、図1Aでは、構成要素の配置状況を明確にするため、コンタクトプラグ上に位置している配線並びに層間絶縁膜は、透過状態として輪郭だけを記載している。図1A~図1Dにおいて、領域50はトランジスタが配置されている活性領域であり、これ以降は活性領域50と称する。P型のシリコンSiからなる半導体基板1上には、素子分離領域2として、絶縁膜で埋め込まれたSTIShallowTrenchIsolationが設けられており、素子分離領域2によって、活性領域50が区画されている。活性領域50には、縦型MOSトランジスタの構造を有する半導体素子51が配置されている。半導体素子51は、縦型トランジスタとも呼ばれる。図1Aでは、半導体素子縦型トランジスタ51を第1乃至第6の半導体素子51a、51b、51c、51d、51e、および51fとして6個記載している。しかしながら、半導体装置100を構成する半導体素子51は6個に限定されるのではなく、半導体装置100の設計仕様によって、半導体素子51の個数は異なっている。これ以降、第1乃至第6の半導体素子51a~51fをまとめて半導体素子51と称することがある。半導体素子51は、半導体基板1のシリコン表面を凹形状として設けた第2のピラー半導体の立体柱1bをチャネル領域としている。第2のピラー1bの下端周辺部には、N型の第1の不純物拡散層8が設けられている。この第1の不純物拡散層8は、第2のピラー1bのチャネル領域に対して、ソース/ドレイン領域S/Dの一方となっている。第2のピラー1bの上方には、N型の第2の不純物拡散層19が設けられている。この第2の不純物拡散層19は、第2のピラー1bに対して、S/Dの他方となっている。第2のピラー1bの側面には、ゲート絶縁膜9を介して、ゲート電極10が第2のピラー1bの外周を取り囲むように設けられている。このように、第2のピラー1bに設けられた縦型MOSトランジスタとなる半導体素子51は、第2のピラー1bの側面を覆っているゲート絶縁膜9と、ゲート絶縁膜9を覆っているゲート電極10と、第2のピラー1bの下端部に位置した第1の不純物拡散層8と、第2のピラー1bの上方に位置した第2の不純物拡散層19と、で構成されている。第2のピラー1b下端の周囲における半導体基板1の表面には、第2の絶縁膜7が設けられている。この第2の絶縁膜7によって、第1の不純物拡散層8とゲート電極10の底部が電気的に絶縁されている。素子分離領域2は、第1の不純物拡散層8よりも深く設けられており、素子分離領域2を挟んで隣接する活性領域50の第1の不純物拡散層8が互いに導通しないようになっている。第2のピラー1bの上方に位置している第2の不純物拡散層19は、ピラーコンタクトプラグ20を介して、第2の配線21と電気的に接続されている。さらに、第2の不純物拡散層19はLDDLightlyDopedDrain領域17を介して、第2のピラー1bと電気的に接続されている。第2の不純物拡散層19とゲート電極10とは、第2のサイドウォール絶縁膜18と第1の絶縁膜3によって絶縁されている。さらにゲート電極10と第2の配線21は、第1層間絶縁膜11と第2層間絶縁膜12とで絶縁されている。なお、第2のサイドウォール絶縁膜18の底部と第2のピラー1bの上面との間には、第1の絶縁膜3が設けられている。第2のピラー1bの下部周辺に位置している第1の不純物拡散層8は、SDコンタクトプラグ13を介して、第1の配線15と電気的に接続されている。活性領域50内のY方向で隣接している第2のピラー1bの間には、第1のピラー1aが設けられている。第1のピラー1aは、ゲート給電用ダミーピラーとも呼ばれる。第1のピラーゲート給電用ダミーピラー1aも、半導体基板1のシリコン表面を凹形状として設けられている。なお第1のピラーゲート給電用ダミーピラー1aは、所定の方向Y方向図1Aでは上下方向、図1B、図1C、および図1Dでは左右方向に延在する島状のパターンとなっている。第1のピラーゲート給電用ダミーピラー1aの上面は、第1の絶縁膜3を介して、第1のマスク膜4で覆われている。第1のマスク膜4上は、第1層間絶縁膜11と第2層間絶縁膜12で覆われている。第1のピラーゲート給電用ダミーピラー1aと第2のピラー1bの側面を囲むように、ゲート電極10が設けられている。第1のピラーゲート給電用ダミーピラー1aと第2のピラー1bの間隔を調整することにより、図1Bに示したように、第1のピラーゲート給電用ダミーピラー1aと第2のピラー1bの隣接スペース部をゲート電極10で充填するように設けることができる。ゲート電極10は、第1のピラーゲート給電用ダミーピラー1aの側面を囲むようにサイドウォール状に設けられているので、第2のピラー1bと対向しない位置でゲートコンタクトプラグ24を接続して、第3の配線23に導通させることができる。したがって、第3の配線23はゲート供給配線とも呼ばれる。また、第3の配線23は、X方向に延在して設けられているので、X方向配線とも呼ばれる。さらに、第3の配線23は、吊りワード線とも呼ばれる。また、素子分離領域2の側面を囲むように、配線10Aがサイドウォール状に設けられている。この配線10Aは、ゲート供給配線吊りワード線23との短絡を避けるために、ゲート供給配線吊りワード線23の下を潜るように迂回しているので、迂回配線とも呼ばれる。このような迂回配線10Aは、素子分離層2の側面部に設けられた導電膜から成る。迂回配線10Aは、ゲート電極10と対峙するように設けられているが、第1層間絶縁膜11によって絶縁されている。また迂回配線10Aは、コンタクトプラグ16を介して、第2の配線21と電気的に接続されている。活性領域50内のY方向で隣接している第2の不純物拡散層19は、夫々ピラーコンタクトプラグ20を介して第2の配線21の一方の端部に接続されているが、さらに双方の第2の配線21の他の端部に接続されたコンタクトプラグ16と、コンタクトプラグ16の底部に接続された迂回配線10Aを介して、電気的に接続されている。このように半導体装置100では、活性領域50内で隣接している半導体素子51が、電気的に直列となるように接続されている。さらに、X方向で隣接している第2の半導体素子51bと第3の半導体素子51c並びに第4の半導体素子51dと第5の半導体素子51eは、第1の配線15で接続されているので、6個の半導体素子51a~51fは、電気的に直列となるように接続されている。Y方向に延在している第2の配線21と迂回配線10Aは、迂回配線10Aを覆っている第1層間絶縁膜11と第2層間絶縁膜12によって、電気的に絶縁されており、X方向に延在している第3の配線23と迂回配線10A並びにX方向に延在している第1の配線15と迂回配線10Aも同様である。ここでは、Y方向に延在している第2の配線21をY方向配線とも呼び、X方向に延在している第3の配線23をX方向配線とも呼ぶ。また、第1乃至第6の半導体素子51a~51fから延在しているY方向配線21を、それぞれ、第1乃至第6のY方向配線21a、21b、21c、21d、21e、および21fと呼ぶことにする。第2の配線Y方向配線21は、半導体素子縦型トランジスタ51から延在しているので、トランジスタ延在配線とも呼ばれる。また、Y方向配線21とX方向配線23は、第2層間絶縁膜12上に設けられている。しかしながら、同一線上に配置された第1のY方向配線21aと第2のY方向配線21bとは、一対のコンタクトプラグ16と迂回配線10Aとによって、対向している夫々の端部から第2層間絶縁膜12の下方へ一旦迂回してから接続されているので、X方向配線吊りワード線23と交わって短絡することはない。換言すれば、第1の半導体素子51aと第2の半導体素子51bとの間を接続するためのトランジスタ間接続配線は、第1のY方向配線トランジスタ延在配線21a、第2のY方向配線トランジスタ延在配線21b、一対のコンタクトプラグ16、および迂回配線導電膜10Aから構成される。なお、同一線上に配置された第3のY方向配線21cと第4のY方向配線21d並びに第5のY方向配線21eと第6のY方向配線21fも同様である。次に、本第1の実施例による半導体装置100の製造方法について詳細に説明する。図2~図16は、本第1の実施例による半導体装置100の製造方法を説明するための工程図である。図2~図16の各々図○において、図○Aは、各工程における半導体装置100の平面図であり、図○Bは、図○AのAA’部における断面図である。同様に、図○Cは、図○AのBB’部における断面図であり、図○Dは、図○AのCC’部における断面図である。各工程の説明は、主として図○Bの断面図を用いて行い、適宜、図○A、図○C、図○Dの図面を追加して図○Bの補足をする。また図○Aでは、構成要素の配置状況を明確にするため、最上層の下地となった構成要素を破線で記載している。図2Aおよび図2Bを参照して、半導体装置100の製造では、まず半導体基板1以降、シリコン基板1と称するを用意し、このシリコン基板1にSTIである素子分離領域2を形成することにより、素子分離領域2に囲まれた活性領域50を形成する。実際のシリコン基板1には多数の活性領域が形成されるが、図2Bには1つの活性領域のみを示している。特に限定されるものではないが、本第1の実施例の活性領域50は矩形状を有している。素子分離領域2の形成では、まずシリコン基板1の主面に270nmの深さを有する溝をドライエッチング法により形成する。次に、溝の内壁を含むシリコン基板1の全面に薄いシリコン酸化膜図示せずを熱酸化法により形成した後、溝の内部を含むシリコン基板1の全面に400~500nmの厚みを有するシリコン窒化膜をCVDChemicalVaporDeposition法によって堆積させる。その後、シリコン基板1上の不要なシリコン窒化膜をCMPChemicalMechanicalPolishingにより除去して、シリコン窒化膜を溝の内部だけに残すことにより、STIとなる素子分離領域2が形成される。次に、図3Bに示されるように、シリコン基板1の全面にシリコン酸化膜である第1の絶縁膜3及びシリコン窒化膜である第1のマスク膜4を形成する。特に限定されるものではないが、第1の絶縁膜3及び第1のマスク膜4はCVD法で形成することができ、第1の絶縁膜3の膜厚は10nm、第1のマスク膜4の膜厚は120nmであることが好ましい。本説明においては、第1の絶縁膜3及び第1のマスク膜4の積層膜を単にハードマスク4Aと呼ぶことがある。ハードマスク4Aは、エッチング時のマスク膜として機能するものである。次に、図4Aおよび図4Bに示されるように、フォトリソグラフィとドライエッチング法によって、ハードマスク4Aをパターニングすることにより、第1および第2のピラー1a、1bを形成する領域のハードマスク4Aと、活性領域50よりも外側の領域にあるハードマスク4Aを残して、それ以外のハードマスク4Aを除去する。次に、図5Bに示されるように、パターニングで残留したハードマスク4Aをエッチングマスクに用いて、ドライエッチング法により、シリコン基板1の露出面を250nmまで掘り下げる。このドライエッチングにより、活性領域50におけるシリコン基板1の露出面に凹部5が形成され、掘り下げられなかった部分は、シリコン基板1の主面に対してほぼ垂直で高さH1が250nmとなった第1および第2のピラー1a、1bとなる。このように、第1および第2のピラー1a、1bは同時に形成されており、第1および第2のピラー1a、1bの上方にハードマスク4Aが残存する。次に、図6Bに示されるように、第1および第2のピラー1a、1bの内壁面に第1のサイドウォール絶縁膜22を形成する。第1のサイドウォール絶縁膜22は、凹部5によって露出したシリコン基板1の全面に、シリコン酸化膜である保護絶縁膜22a及びシリコン窒化膜であるキャップ絶縁膜22bを形成した後、エッチバックすることによって形成することができる。このように、第1および第2のピラー1a、1bの側面部を覆っている保護絶縁膜22a及びキャップ絶縁膜22bの積層膜を第1のサイドウォール絶縁膜22と称することがある。なお、活性領域50の内周面となる素子分離領域2の側面部は、シリコン基板ではないので保護絶縁膜22aは形成されないものの、キャップ絶縁膜22bが形成されて、これも第1のサイドウォール絶縁膜22として機能する。保護絶縁膜22aは熱酸化法によって形成し、キャップ絶縁膜22bはCVD法で形成することができる。特に限定されるものではないが、保護絶縁膜22aの膜厚は10nm、キャップ絶縁膜22bの膜厚は15nmであることが好ましい。従って、第1および第2のピラー1a、1bは25nm厚となった第1のサイドウォール絶縁膜22で覆われているが、活性領域50における凹部5の底面は、半導体基板1の表面シリコン面が露出している。また活性領域50の内周面も15nm厚となった第1のサイドウォール絶縁膜22で覆われている。次に、図7Bに示されるように、活性領域50の凹部5の底面で露出しているシリコン基板1に、シリコン酸化膜である第2の絶縁膜7を熱酸化により形成する。このとき、第1および第2のピラー1a、1bの上面及び側面は、それぞれハードマスク4A及び第1のサイドウォール絶縁膜22によって覆われているので、新たに熱酸化されることはない。また特に限定されるものではないが、第2の絶縁膜7の膜厚は30nmであることが好ましい。次に、第1および第2のピラー1a、1bで構成された凹部5の下方に位置したシリコン基板1に、第1の不純物拡散層8を形成する。第1の不純物拡散層8は、凹部5の底面に形成された第2の絶縁膜7を介して、シリコン基板1中の不純物とは反対の導電型であるN型不純物の砒素Asを1×1015~5×1015atomscm2のドーズ量でイオン注入することにより形成することができる。次に、熱燐酸H3PO4を用いたウェットエッチングより、第1のサイドウォール絶縁膜22を構成しているキャップ絶縁膜22bを除去する。ここで、第1のマスク膜4が同時にエッチングされるため、ウェットエッチングの時間を調節して、エッチング後に第1のマスク膜4が残存するように設定する。第1および第2のピラー1a、1bの上部は、ハードマスク4Aで覆われたままである。引き続き、希フッ酸HFを用いたウェットエッチングによって、第1および第2のピラー1a、1bの側面に形成された保護絶縁膜22aを除去する。ここでも第2の絶縁膜7が同時にエッチングされるため、ウェットエッチングの時間を調節して、エッチング後に第2の絶縁膜7が残存するように設定する。これにより、活性領域50に形成された第1および第2のピラー1a、1bの側面が露出した状態となる。次に、図8Bに示されるように、熱酸化法によって、第1および第2のピラー1a、1bの側面に5nm厚のシリコン酸化膜であるゲート絶縁膜9を形成する。次に、CVD法によって、シリコン基板1上の全面にゲート電極となる不純物を含有した30nm厚のポリシリコンを成膜し、全面エッチバックを行うことによって、第1および第2のピラー1a、1bの側面および活性領域50の内側面にゲート電極10を形成する。ここで、第1および第2のピラー1aと1bの間に形成された凹部5aの幅をゲート電極10の膜厚の2倍以下にしておくことで、凹部5aをゲート電極10で完全に埋め込むことができる。また第2のピラー1bと素子分離領域2の間に形成された凹部5bの幅をゲート電極10の膜厚の2倍以上にしておくと、凹部5bはゲート電極10で完全に埋め込まれずに残留する。この状態で引き続きエッチバックを行うと、凹部5bの底部におけるポリシリコンが除去されて、ゲート電極10は第2のピラー1bと素子分離領域2の側面部に分離される。なお、活性領域50の内側面となる素子分離領域2の側面部に形成されたゲート電極10は、ゲート電極としては機能しないので、今後、配線10Aと称する。この配線10Aは、迂回配線とも呼ばれる。ゲート電極10としては、タングステンW等の金属膜や、ポリシリコンと金属膜の積層体を用いてもよい。次に、図9Bに示されるように、シリコン基板1の全面にCVD法によりシリコン酸化膜からなる第1層間絶縁膜11を形成した後、第1層間絶縁膜11の表面をCMP法により研磨して平坦化する。このとき、第1のマスク膜4がCMPストッパーとしての役割を果すので、第1層間絶縁膜11の膜厚を確実に制御することができる。このようにして、活性領域50内は、第1層間絶縁膜11で埋められた状態となる。次に、図10Aおよび図10Bに示されるように、シリコン基板1の全面にシリコン酸化膜からなる第2のマスク膜6を形成する。第2のマスク膜6は、CVD法によって形成することができ、その膜厚は20nmであることが好ましい。次に、第2のピラー1bの上方に形成された第1のマスク膜4が露出して、第1のピラー1aと素子分離領域2の上方の第1のマスク膜4が露出しないように、フォトリソグラフィとドライエッチング法によって第2のマスク膜6をパターニングする。次に、図11Bに示されるように、露出した第1のマスク膜4をドライエッチング又はウェットエッチング法により除去することにより、第1の絶縁膜3を底面とした第1のスルーホール25を形成する。第1のスルーホール25は、第2のピラー1bを形成する際にマスクとして用いた第1のマスク膜4を除去することで形成されることから、第2のピラー1bに対して自己整合的に形成されている。従って、ゲート電極10で囲まれた第1のスルーホール25の内径は、第2のピラー1bの直径に等しくなる。次に、半導体基板1上の全面にCVD法によってサイドウォール絶縁膜となるシリコン窒化膜を10nmの膜厚で成膜してから、全面エッチバックを行い、代1のスルーホール25の側面に第2のサイドウォール絶縁膜18を形成する。次に、図12Bに示されるように、第2のピラー1bの上部にLDD領域17を形成する。LDD領域17は、第2のピラー1bの上面に形成された第1の絶縁膜3を介して、シリコン基板1中の不純物と逆の導電型を有する低濃度の不純物を浅くイオン注入することにより形成することができる。次に、図13Bに示されるように、第1のスルーホール25をドライエッチングにより掘り下げ、第1のスルーホール25の底部にある第1の絶縁膜3に開口部を設けて、第2のピラー1bの上面を露出させる。そして、第2のピラー1bの上面から第1のスルーホール25の内壁に沿って、シリコンエピタキシャル層19aを選択的エピタキシャル成長法により形成する。次に、図14Bに示されるように、シリコンエピタキシャル層19aへシリコン基板1中の不純物とは反対の導電型を有する高濃度の不純物をイオン注入することにより、第2の不純物拡散層19を形成する。これで、第2の不純物拡散層19が第2のピラー1bに対して自己整合的に形成される。なおここでは、大1のスルーホール25の側面に第2のサイドウォール絶縁膜18を形成しているので、ゲート電極10が第2の不純物拡散層19と短絡することは無い。ここで、第2のサイドウォール絶縁膜18で囲われた第2の不純物拡散層19の直径は、第2のピラー1bの直径に等しい。次に、図15A、図15B、図15C、および図15Dに示されるように、CVD法によって、シリコン基板1の全面にシリコン酸化膜を形成した後、CMP法によって、シリコン酸化膜と第2のマスク膜6を研磨して平坦化する。このとき、第1のマスク膜4がCMPストッパーとしての役割を果すので、第2の不純物拡散層19は、シリコン酸化膜で埋め込まれた状態となる。次に、CVD法によって、シリコン基板1の全面にシリコン酸化膜である第2層間絶縁膜12を形成した後、フォトリソグラフィとドライエッチング法によって、第2層間絶縁膜12と第1層間絶縁膜11とに対してパターニングを行い、第2乃至第5のスルーホール27、28、29、および30を形成する。第2のスルーホール27は、活性領域50の端部を形成している素子分離領域2の側面部上方において、迂回配線10Aをその途中まで分断している。さらに第2のスルーホール27は、途中まで分断した迂回配線10Aと接していた第1のマスク膜4と、第1層間絶縁膜11の一部も除去している。従って、第2のスルーホール27の側面には、第1のマスク膜4と迂回配線10Aと第1層間絶縁膜11の一部が露出しており、第2のスルーホール27の底面も同様である。第3のスルーホール28は、第1のピラー1aの側面部上方において、ゲート電極10をその途中まで分断している。さらに第3のスルーホール28は、途中まで分断したゲート電極10と接していた第1のマスク膜4と、第1層間絶縁膜11の一部も除去している。従って、第3のスルーホール28の側面には、第1のマスク膜4とゲート電極10と第1層間絶縁膜11の一部が露出しており、第3のスルーホール28の底面も同様である。第4のスルーホール29は、第2層間絶縁膜12を貫通して、第2の不純物拡散層19まで達しており、第5のスルーホール30は、第2層間絶縁膜12と第1層間絶縁膜11と第2の絶縁膜7を貫通して、第1の不純物拡散層8まで達している。ここでは、第2乃至第5のスルーホール27~30を同時に形成したが、別々に形成することもできる。次に、図16B、図16C、および図16Dに示されるように、CVD法によって、第2乃至第5のスルーホール27~30の内部を埋め込むようにポリシリコンを成膜して、さらにCMPによって、第2層間絶縁膜12上の余剰なポリシリコンを除去して、それぞれ、コンタクトプラグ16、ゲートコンタクトプラグ24、ピラーコンタクトプラグ20、およびSDコンタクトプラグ13を形成する。ここで、コンタクトプラグ16は、迂回配線10Aに接続され、ゲートコンタクトプラグ24は、ゲート電極10に接続される。また、ピラーコンタクトプラグ20は、第2の不純物拡散層19に接続され、SDコンタクトプラグ13は、第1の不純物拡散層8に接続される。次に、図1A~図1Dに示されるように、シリコン基板1の全面にCVD法、スパッタ法、メッキ法などによって、金属膜を形成し、さらにフォトリソグラフィとドライエッチング法によって、金属膜をパターニングして、第1乃至第3の配線15、21、23を形成する。ここで、金属膜の材料としては、タングステンW、アルミニウムAl、銅Cu等を用いることができる。第1の配線15は、SDコンタクトプラグ13に接続され、第3の配線23はゲートコンタクトプラグ24に接続される。さらに第2の配線21は、コンタクトプラグ16とピラーコンタクトプラグ20とに接続される。これらの工程によって、図1Aから図1Dに示した半導体装置100となる。次に、第1の実施例の効果について説明する。以上の構成による半導体装置100によれば、素子分離領域2の側面部に設けられた配線10Aは、電気的に分離することなく、迂回配線として利用することができる。すなわち、第2層間絶縁膜12上に設けられた第2の配線Y方向配線21は、迂回配線10Aと一対のコンタクトプラグ16を用いて、第2層間絶縁膜12の下方へ迂回させることで、第2層間絶縁膜12上に設けられた第3の配線X方向配線23と短絡するのを回避させることができる。以下、添付図面を参照しながら、本発明の第2の実施例について詳細に説明する。以下の図面において、各構成を分かり易くするために、実際の構造と各構造における縮尺や数等が異なっている。また、XYZ座標系を設定し、各構成の配置を説明する。この座標系において、Z方向はシリコン基板の表面に垂直な方向であり、X方向とY方向はZ方向と直交する方向であって互いに直交する方向である。尚、X方向は第1の方向とも呼ばれ、Y方向は第2の方向とも呼ばれる。図17A、図17B、図17C、図17D、および図17Eは、本発明の第2実施例に係る半導体装置200の構成を示す図面である。図17Aは、第2実施例による半導体装置200の平面図である。図17Bは、図17AのAA’線における断面図である。同様に、図17Cは、図17AのBB’線における断面図であり、図17Dは、図17AのCC’線における断面図であり、図17Eは、図17AのDD’線における断面図である。但し、図17Aでは、構成要素の配置状況を明確にするため、コンタクトプラグ上に位置している配線は、透過状態として輪郭だけを記載している。なおここでは、本第1の実施例の半導体装置100と共通する内容の記載は割愛して、相違点だけを記載する。半導体装置200では、図17Eに示されるように、ピラーコンタクトプラグ20Aの底面を第1のコンタクトプラグ14aと第2のコンタクトプラグ14bとに接続させている。第1のコンタクトプラグ14aの底面は、第2の不純物拡散層19に接続されており、第2のコンタクトプラグ14bの底面は、迂回配線10Aに接続させている。このように、活性領域50内のY方向で隣接している第2の不純物拡散層19は、夫々のピラーコンタクトプラグ20Aと第1のコンタクトプラグ14aと第2のコンタクトプラグ14bに接続されており、さらに双方の第2のコンタクトプラグ14bに接続された迂回配線10Aを介して、電気的に接続されている。X方向に延在している第3の配線X方向配線23と迂回配線10Aは、迂回配線10Aを覆っている第1層間絶縁膜11と第2層間絶縁膜12とによって、電気的に絶縁されている。X方向に延在している第1の配線15と迂回配線10Aも同様である。また、ゲート電極10と第1のコンタクトプラグ14aは、第1のコンタクトプラグ14aの側面を覆っている第2のサイドウォール絶縁膜18によって、電気的に絶縁されている。ゲート電極10と第2のコンタクトプラグ14bも同様である。また、ゲート電極10とピラーコンタクトプラグ20Aは、第1層間絶縁膜11によって、電気的に絶縁されている。従って、活性領域50内のY方向で隣接している第2の不純物拡散層19は、第1層間絶縁膜11内に設けられた迂回配線10Aによって、第2層間絶縁膜12上に設けられている第3の配線X方向配線;吊りワード線23と接触して短絡することなく、接続することができる。換言すれば、第1の半導体素子51aと第2の半導体素子51bとの間を接続するためのトランジスタ間接続配線は、迂回配線導電膜10Aから構成される。なお、第3の半導体素子51cと第4の半導体素子51dとの間を接続するためのトランジスタ間接続配線並びに第5の半導体素子51eと第6の半導体素子51fとの間を接続するためのトランジスタ間接続配線も同様である。次に、本第2の実施例による半導体装置200の製造方法について詳細に説明する。図18~図25は、本第2の実施例による半導体装置200の製造方法を説明するための工程図である。図18~図25の各々図○において、図○Aは、各工程における半導体装置200の平面図であり、図○Bは、図○AのAA’線における断面図である。同様に、図○Cは、図○AのBB’線における断面図であり、図○Dは、図○AのCC’線における断面図であり、図○Eは、図○AのDD’線における断面図である。各工程の説明は、主として図○B、図○Cの断面図を用いて行い、適宜、図○A、図○D、図○Eの図面を追加して、図○B、図○Cの補足をする。また図○Aでは、構成要素の配置状況を明確にするため、最上層の下地となった構成要素を破線で記載している。ここでは、本第1の実施例の半導体装置100と共通する内容の記載は割愛して、相違点だけを記載する。なお、図18までの製造方法は、半導体装置100の製造方法における図2から図9までの製造方法を参照されたい。次に、図18A、図18B、および図18Cに示されるように、シリコン基板1の全面にシリコン酸化膜からなる第2のマスク膜6を形成する。第2のマスク膜6は、CVD法によって形成することができ、その膜厚は20nmであることが好ましい。次に、フォトリソグラフィとドライエッチング法によって第2のマスク膜6をパターニングすることで、第2のピラー1bの上方に形成された第1のマスク膜4を露出させる第1の開口部6Aと、第2のピラー1bに隣接した一方の素子分離領域2の上方に形成された第1のマスク膜4と第1層間絶縁膜11とを露出させる第2の開口部6Bを形成する。次に、図19A、図19B、および図19Cに示されるように、露出した第1のマスク膜4と第1層間絶縁膜11とをドライエッチング法により除去することにより、第1の絶縁膜3を底面とした第1のスルーホール25と、第1の絶縁膜3と迂回配線10Aと第1層間絶縁膜11とを底面とした第2のスルーホール26とを形成する。次に、半導体基板1上の全面にCVD法によってサイドウォール絶縁膜となるシリコン窒化膜を10nmの膜厚で成膜してから、全面エッチバックを行い、第1および第2のスルーホール25、26の側面に第2のサイドウォール絶縁膜18を形成する。次に、図20Bおよび図20Cに示されるように、第2のピラー1bの上部にLDD領域17を形成する。LDD領域17は、第1のスルーホール25によって露出した第1の絶縁膜3を介して、シリコン基板1中の不純物と逆の導電型を有する低濃度の不純物を第2のピラー1bの上部へ浅くイオン注入することにより形成することができる。なお、第1のスルーホール25からと同時に、第2のスルーホール26からもイオン注入されるが、第2のスルーホール26の下方にはピラーが設けられていないので、LDD領域17は形成されない。また、第2のスルーホール26からイオン注入された低濃度の不純物は、第1の絶縁膜3と迂回配線10Aと第1層間絶縁膜11とに留まっており、問題が生じることはない。次に、図21Bおよび図21Cに示されるように、第1のスルーホール25をドライエッチングにより掘り下げ、第1のスルーホール25の底部にある第1の絶縁膜3に開口部を設けて、第2のピラー1bの上面を露出させる。そして、第2のピラー1bの上面から第1のスルーホール25の内壁に沿って、シリコンエピタキシャル層19aを選択的エピタキシャル成長法により形成する。ここで、第2のスルーホール26の底部もドライエッチングにより掘り下げられるが、ピラーが露出することはないので、シリコンエピタキシャル層は形成されない。次に、図22Bおよび図22Cに示されるように、シリコンエピタキシャル層19aへシリコン基板1中の不純物とは反対の導電型を有する高濃度の不純物をイオン注入することにより、第2の不純物拡散層19を形成する。なおここでは、第1のスルーホール25の側面に第2のサイドウォール絶縁膜18を形成しているので、ゲート電極10が第2の不純物拡散層19と短絡することは無い。同様に、第2のスルーホール26の側面にも第2のサイドウォール絶縁膜18を形成しているが、シリコンエピタキシャル層19が形成されていないので、第2の不純物拡散層19は形成されない。また、第2のスルーホール26からイオン注入された高濃度の不純物も、絶縁膜3と迂回配線10Aと第1層間絶縁膜11とに留まっており、問題が生じることはない。次に、図23Bおよび図23Cに示されるように、CVD法によって、シリコン基板1上の全面にコンタクトプラグとなる不純物を含有したポリシリコンである導電膜14を成膜し、第1および第2のスルーホール25、26を完全に埋め込む。次に、図24A、図24B、図24C、図24D、および図24Eに示されるように、CMP法によって、導電膜14と第2のマスク膜6を研磨して平坦化する。このとき、第1のマスク膜4がCMPストッパーとしての役割を果すので、第2の不純物拡散層19は第1のコンタクトプラグ14aで埋め込まれた状態となり、迂回配線10Aの一部も、第2のコンタクトプラグ14bで埋め込まれた状態となる。次に、CVD法によって、シリコン基板1の全面にシリコン酸化膜である第2層間絶縁膜12を形成した後、フォトリソグラフィとドライエッチング法によって、第2層間絶縁膜12と第1層間絶縁膜11とに対してパターニングを行い、第3乃至第5のスルーホール28、29A、30を形成する。第3のスルーホール28は、第1のピラー1aの側面部上方において、ゲート電極10をその途中まで分断している。さらに第3のスルーホール28は、途中まで分断したゲート電極10と接していた第1のマスク膜4と、第1層間絶縁膜11の一部も除去している。従って、第3のスルーホール28の側面には、第1のマスク膜4とゲート電極10と第1層間絶縁膜11の一部が露出しており、第3のスルーホール28の底面も同様である。第4のスルーホール29Aは、第1および第2のコンタクトプラグ14a、14bの上方において、第2層間絶縁膜12を貫通している。従って、第4のスルーホール29Aの側面には、第2層間絶縁膜12が露出しており、底部には、第1および第2のコンタクトプラグ14a、14bとともに、第1層間絶縁膜11の一部が露出している。第5のスルーホール30は、第2層間絶縁膜12と第1層間絶縁膜11と第2の絶縁膜7とを貫通して、第1の不純物拡散層8まで達している。ここでは、第3乃至第5のスルーホール28、29A、30を同時に形成したが、別々に形成することもできる。上述した第1の実施例の半導体装置100では、4種類のスルーホールスルーホール27~30を形成していたが、本第2の実施例の半導体装置200では、3種類のスルーホール28、29A、30に留めているので、ドライエッチングによる加工が容易になる利点がある。さらに第4のスルーホール29Aの形成時に、第1のコンタクトプラグ14aを除去してもよい。第1のコンタクトプラグ14aを除去することによって、接続界面が、第2の不純物拡散層19と第1のコンタクトプラグ14a、並びに第1のコンタクトプラグ14aとピラーコンタクトプラグ20Aの2箇所から、第2の不純物拡散層19とピラーコンタクトプラグ20Aの1個所に低減するので、界面抵抗による迂回配線10Aの電流バラツキを低減させることができる。次に、図25B、図25C、図25D、および図25Eに示されるように、CVD法によって、第3乃至第5のスルーホール28、29A、30の内部を埋め込むように、不純物を含有したポリシリコンを成膜する。次にCMPによって、第2層間絶縁膜12上の余剰なポリシリコンを除去して、SDコンタクトプラグ13、ピラーコンタクトプラグ20A、およびゲートコンタクトプラグ24を形成する。ここで、SDコンタクトプラグ13は、第1の不純物拡散層8に接続されており、ゲートコンタクトプラグ24は、ゲート電極10に接続されている。また、ピラーコンタクトプラグ20Aは、第1および第2のコンタクトプラグ14a、14bを介して、第2の不純物拡散層19と迂回配線10Aに接続されている。次に、図17A~図17Eに示されるように、シリコン基板1の全面にCVD法、スパッタ法、メッキ法などによって、金属膜を形成し、さらにフォトリソグラフィとドライエッチング法によって、金属膜をパターニングして、第1の配線15と第3の配線23とを形成する。ここで、金属膜の材料としては、タングステンW、アルミニウムAl、銅Cu等を用いることができる。第1の配線15は、SDコンタクトプラグ13に接続され、第3の配線23はゲートコンタクトプラグ24に接続される。これらの工程によって、図17Aから図17Eに示した半導体装置200となる。次に、第2の実施例の効果について説明する。以上の構成による半導体装置200によれば、素子分離領域2の側面部に設けられた配線10Aを迂回配線に利用することによって、第2層間絶縁膜12上に設けられた配線同士の短絡を回避させることができる。また、第1および第2のコンタクトプラグ14a、14bを用いることで、第1の実施例による半導体装置100におけるコンタクトプラグ16が不要になるので、スルーホール28、29A、30の形成が容易になる。さらに、第1の実施例による半導体装置100における第2の配線21が不要となるので、半導体装置200の高密度化に伴う占有面積の縮小が容易になる。以上、本発明の好ましい実施例について説明したが、本発明は、上記の実施例に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。