多層配線層と、前記多層配線層を用いて形成され、巻軸が、前記多層配線層に対して平行である複数のソレノイド型インダクタと、少なくても1以上の前記ソレノイド型インダクタと接続され、前記ソレノイド型インダクタの状態を活性化、又は、非活性化する制御回路と、を含む可変インダクタを備えることを特徴とする半導体装置。前記制御回路は、前記多層配線層と接続される半導体基板上に形成される半導体素子により構成されており、前記半導体素子は、前記ソレノイド型インダクタと、前記多層配線層の最下層の配線において接続されている請求項1の半導体装置。さらに、前記制御回路と接続され、前記制御回路に、前記ソレノイド型インダクタの状態を活性化させる、又は、非活性化させる選択回路を備える請求項1又は2の半導体装置。前記複数のソレノイド型インダクタは、それぞれ直列接続され、前記複数のソレノイド型インダクタの出力端のうち、少なくても2以上の出力端を共通接続し、前記可変インダクタの出力端子とする請求項1乃至3のいずれか一に記載の半導体装置。前記ソレノイド型インダクタは、それぞれが巻線部を有する第1スパイラル及び第2スパイラル、並びに前記第1スパイラルの前記巻線部及び前記第2スパイラルの前記巻線部を、外側の端部同士、又は、中心側の端部同士で接続する接続部と、を備えており、前記第1スパイラルは、前記巻軸と平行な第1の方向から見た場合、中心から外側に向かって第1の回転方向に巻かれており、前記第2スパイラルは、前記第1の方向から見た場合、外側から中心に向かって前記第1の回転方向に巻かれており、前記第1スパイラル及び前記第2スパイラルは、前記巻線部のうち前記外側の端部に繋がる部分が、一方のスパイラルでは前記多層配線層に平行に延伸しており、他方のスパイラルでは前記基板に直行に延伸している請求項1乃至4のいずれか一に記載の半導体装置。前記第2スパイラルは、前記第1スパイラルを、前記巻軸に直交する平面に含まれる水平線を基準に鏡映させ、前記巻軸を中心に回転させ、かつ縦横比を変更した形状である請求項5の半導体装置。前記第1スパイラルの前記外側の端部は、前記巻軸に垂直かつ前記第1スパイラルを含む面のうち前記第1スパイラルが位置し、複数の第1角部及び前記複数の第1角部を繋ぐ第1縁部を複数有する第1領域の一つの前記第1角部に位置し、前記第2スパイラルの前記外側の端部は、前記巻軸に垂直かつ前記第2スパイラルを含む面のうち前記第2スパイラルが位置し、複数の第2角部及び前記複数の第2角部を繋ぐ第2縁部を複数有する第2領域の一つの前記第2角部に位置する請求項5又は6の半導体装置。前記第1スパイラルは、前記外側の端部を起点として、前記最上層の配線層を前記第1領域の前記第1縁部に沿って可能な限り延伸してから、残りの前記第1縁部に沿って前記複数の第1角部を経由して前記巻軸を中心に一周巻かれ、その後、前記最上層の配線層の一つ下の配線層のうち前記一周目の終端部に位置する部分を起点として、前記巻軸を中心に一周巻かれ、これが繰り返されることにより、前記外側の端部から前記中心側の端部まで複数回巻かれており、前記第2スパイラルは、前記外側の端部を起点として、前記第2領域の前記第2縁部に沿って可能な限り真下に向けて延伸してから、残りの前記第2縁部に沿って前記複数の第2角部を経由して前記巻軸を中心に一周巻かれ、その後、前記最上層の配線層のうち前記外側の端部の内側に位置する部分を起点として、前記巻軸を中心に一周巻かれ、これが繰り返されることにより、前記外側の端部から前記中心側の端部まで複数回巻かれている請求項7の半導体装置。第1のコイル、及び/又は、第2のコイルは、多層配線層を用いて形成され、巻軸が、前記多層配線層に対して平行である複数のソレノイド型インダクタと、少なくても1以上の前記ソレノイド型インダクタと接続され、前記ソレノイド型インダクタの状態を活性化、又は、非活性化する制御回路と、を含み、前記第1及び第2のコイルにより構成される可変トランスを備えることを特徴とする半導体装置。前記第1及び第2のコイルの少なくとも一方の巻き軸は、他方の中を通っており、前記第1及び第2のコイルは、いずれも、それぞれが巻線部を有するスパイラルを備えており、前記第2のコイルの前記スパイラルは、前記第1のコイルの前記スパイラルよりも小径である請求項9の半導体装置。前記第1のコイルは、巻軸が、前記多層配線層が形成される基板と平行であり、前記第2のコイルは、巻軸が、前記多層配線層が形成される基板と平行であって、前記第1及び第2のコイルの少なくとも一方の巻き軸は、他方の中を通っており、前記第1及び第2のコイルは、いずれも、それぞれが巻線部を有する第1スパイラル及び第2スパイラル、並びに前記第1スパイラルの前記巻線部及び前記第2スパイラルの前記巻線部を、外側の端部同士、または中心側の端部同士で接続する接続部を備えており、前記第1スパイラルは、前記巻軸と平行な第1の方向から見た場合、中心から外側に向かって巻かれており、前記第2スパイラルは、前記第1の方向から見た場合、外側から中心に向かって巻かれており、前記第1のコイルの前記第1スパイラルを含む平面は、前記第2のコイルの前記第1スパイラルを含んでおり、前記第1のコイルの前記第1スパイラルは、前記第2のコイルの前記第1スパイラルを、前記巻軸を回転中心として180°回転させた回転体と同一、または当該回転体の縦横比を変えた形状を備えており、前記第1のコイルの前記第2スパイラルを含む平面は、前記第2のコイルの前記第2スパイラルを含んでおり、前記第1のコイルの前記第2スパイラルは、前記第2のコイルの前記第2スパイラルを、前記巻軸を回転中心として180°回転させた回転体と同一、または当該回転体の縦横比を変えた形状である請求項9の半導体装置。容量と、多層配線層を用いて形成され、巻軸が、前記多層配線層に対して平行である複数のソレノイド型インダクタと、少なくても1以上の前記ソレノイド型インダクタと接続され、前記ソレノイド型インダクタの状態を活性化、又は、非活性化する制御回路と、を含んで構成される可変インダクタと、で構成される電圧制御発振器を含むPLL回路を備えることを特徴とする半導体装置。なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。上述のように、インダクタを使用した電子機器には、高機能化小型化に対する強い要求がある。そのため、インダクタに対しては、インダクタンス値が可変であることに加え、その可変範囲が広いことが要求される。例えば、インダクタンス値が可変なインダクタを、PLL回路の電圧制御発振器に用いる場合を考える。この場合に、インダクタンス値が可変であって、可変範囲が広ければ、単一のインダクタで対応可能な周波数帯域を広げることができる。即ち、可変範囲が広いインダクタには、電子機器の対応可能な周波数帯域を広げるという高機能化への貢献と、周波数帯域を確保するために必要な部品の削減という小型化への貢献と、が期待できる。しかし、上述のように、インダクタンス値は製造過程で一義的に定まってしまい、インダクタを使用する状況アプリケーションに応じて、インダクタンス値を変更することは困難である。また、特許文献1及び2で開示された可変インダクタには、その可変範囲が非常に狭いという問題がある。特許文献1及び2で開示されたインダクタは、インダクタとループ状の導体との間に生じる相互磁気誘導を利用して、インダクタンス値を変更しているためである。可変範囲の基点インダクタンス値の上限になるのは、インダクタ自体が有しているインダクタス値であり、このインダクタンス値をループ状の導体を利用して減少させているにすぎないからである。従って、特許文献1及び2で開示されたインダクタの可変範囲を広げようとすれば、インダクタのスパイラルを大きくする必要があり、インダクタの小型化に対する要望に反する。以上のとおり、インダクタンス値を可変にするインダクタには、解決すべき問題点が存在する。そのため、インダクタンス値を広範囲に可変可能なインダクタを備える半導体装置が、望まれる。本発明の第1の視点によれば、多層配線層と、前記多層配線層を用いて形成され、巻軸が、前記多層配線層に対して平行である複数のソレノイド型インダクタと、少なくても1以上の前記ソレノイド型インダクタと接続され、前記ソレノイド型インダクタの状態を活性化、又は、非活性化する制御回路と、を含む可変インダクタを備える半導体装置が提供される。本発明の第2の視点によれば、第1のコイル、及び/又は、第2のコイルは、多層配線層を用いて形成され、巻軸が、前記多層配線層に対して平行である複数のソレノイド型インダクタと、少なくても1以上の前記ソレノイド型インダクタと接続され、前記ソレノイド型インダクタの状態を活性化、又は、非活性化する制御回路と、を含み、前記第1及び第2のコイルにより構成される可変トランスを備える半導体装置が提供される。本発明の第3の視点によれば、容量と、多層配線層を用いて形成され、巻軸が、前記多層配線層に対して平行である複数のソレノイド型インダクタと、少なくても1以上の前記ソレノイド型インダクタと接続され、前記ソレノイド型インダクタの状態を活性化、又は、非活性化する制御回路と、を含んで構成される可変インダクタと、で構成される電圧制御発振器を含むPLL回路を備える半導体装置が提供される。本発明の各視点によれば、インダクタンス値を広範囲に可変可能なインダクタを備える半導体装置を提供することができる。初めに、図1を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態ように限定することを意図するものではない。上述のように、可変インダクタを生成することは不可能ではないが、そのインダクタンス値の可変範囲は極めて狭いという問題がある。そのため、インダクタンス値を広範囲に可変可能なインダクタを備える半導体装置が、望まれる。そこで、一例として図1に示す半導体装置を提供する。図1に示す半導体装置は、多層配線層と、多層配線層を用いて形成され、巻軸が、多層配線層に対して平行である複数のソレノイド型インダクタと、少なくても1以上のソレノイド型インダクタと接続され、ソレノイド型インダクタの状態を活性化、又は、非活性化する制御回路と、を含んで構成される可変インダクタを備えている。図1に示す半導体装置に含まれるソレノイド型インダクタの巻軸は多層配線層に対して平行であり、多層配線層を効率よく利用しつつインダクタを形成することができる。このようなソレノイド型インダクタを複数接続することによって、可変インダクタの可変範囲を広げる。さらに、各ソレノイド型インダクタに対して制御回路を付して、制御回路によってソレノイド型インダクタを活性化するか、非活性化するか決定する。即ち、可変インダクタから取り出したいインダクタンス値に応じて、いずれのソレノイド型インダクタを活性化するか決定する。すると、可変インダクタのインダクタンス値は活性化しているソレノイド型インダクタの個数によって定まり、インダクタンス値を広範囲に可変可能なインダクタが実現できる。[第1の実施形態]次に、本発明の第1の実施形態について、図面を用いてより詳細に説明する。図4は、本実施形態に係る半導体装置1の構成の一例を示す図である。半導体装置1は、可変インダクタ10と、選択回路20から構成されている。さらに、可変インダクタ10は、ソレノイド型インダクタL1~Lnnは2以上の整数、以下同じと、トランジスタT1~Tnと、から構成されている。ソレノイド型インダクタL1~Lnは半導体基板に対して垂直な面に沿って巻いたインダクタである。図5は、ソレノイド型インダクタL1の構成の一例を示す斜視図である。ソレノイド型インダクタL1は、多層配線層30を用いて形成されており、巻軸は多層配線層30に対してほぼ平行である。なお、多層配線層30は、シリコン基板等の半導体基板40の上に形成される。ソレノイド型インダクタL1は、多層配線層30の最下層から最上層までをビアコンタクト、スルーホールで接続し、最上層で一定の距離で配線する。さらに、最上層から最下層までをビアで接続し、最下層で配線する。ソレノイド型インダクタL1は、このような配線を繰り返すことで形成される。即ち、ソレノイド型インダクタL1は、多層配線層30の配線と、多層配線層30の各層を相互に接続するビアにより形成されるインダクタである。図5においては、5層の多層配線層を利用して、巻軸方向に対して右回りに3回巻いたものがソレノイド型インダクタL1である。なお、本実施形態における説明では、ソレノイド型インダクタL1~Lnは、それぞれ同一の形状であり、同一のインダクタンス値を持つものとする。そのため、他のソレノイド型インダクタL2~Lnについての説明は省略する。トランジスタT1~Tnは、ソレノイド型インダクタL1~Lnに対応して配設される。より具体的には、トランジスタT1~Tnは半導体基板40に形成されるトランジスタである。図6は、本実施形態に係る半導体装置1の多層構造の概念を示す図である。上述のように、半導体装置1は半導体基板40の上に多層配線層30を備えており、多層配線層30を利用してソレノイド型インダクタL1~Lnを形成する。また、トランジスタT1~Tnは半導体基板40に形成される。図7は、可変インダクタ10の構成の一例を示す斜視図である。上述のように、可変インダクタ10は、ソレノイド型インダクタL1~Lnと、トランジスタT1~Tnと、から構成されている。可変インダクタ10は、ソレノイド型インダクタL1~Lnを直列に接続し、各ソレノイド型インダクタL1~Lnに対応して制御回路となるトランジスタT1~Tnを配置したインダクタである。ソレノイド型インダクタL1の入力端を可変インダクタ10の入力端子とする。可変インダクタ10では、ソレノイド型インダクタL1~Lnの最下層における入力端及び出力端間の配線と、トランジスタT1~Tnの各ソース電極を接続する。さらに、トランジスタT1~Tnの各ドレイン電極を共通接続し、可変インダクタ10の出力端子とする。トランジスタT1~Tnの各ゲート電極は、選択回路20図7において図示せずに接続される。選択回路20は、トランジスタT1~Tnの各ゲート電極に対して電圧を供給することで、トランジスタT1~Tnのオンオフを制御する。選択回路20には、トランジスタT1~Tnのオンオフに関する情報がエンコードされた制御信号を受け付け、その制御信号をデコードする回路が考えられる。又は、抵抗ラダー素子を用いて選択回路20に入力されるアナログ電圧に基づきトランジスタT1~Tnを逐次制御することもできる。次に、半導体装置1の動作について説明する。半導体装置1は、可変インダクタ10から取り出したいインダクタンス値に応じてトランジスタT1~Tnのオンオフを制御する。例えば、可変インダクタ10のインダクタンス値を最小に設定する場合には、トランジスタT1をオンにし、他のトランジスタはオフにする。その結果、図4は図8と等価になり、可変インダクタ10のインダクタンス値はソレノイド型インダクタL1のインダクタンス値に等しいものとなる。可変インダクタ10のインダクタンス値を最大に設定する場合には、トランジスタTnをオンにし、他のトランジスタはオフにする。その結果、可変インダクタ10のインダクタンス値は、ソレノイド型インダクタL1~Lnのインダクタンス値の和に等しくなる図9参照。同様に、可変インダクタ10のインダクタンス値をソレノイド型インダクタL1及びL2の和に設定する場合には、トランジスタT2に限りオンとし、他のトランジスタをオフにする。なお、本実施形態における説明では、ソレノイド型インダクタL1~Lnのインダクタンス値は全て等しいものとして説明したが、これに限定する趣旨ではない。ソレノイド型インダクタL1~Lnの各インダクタンス値の設定、及び、選択回路20による制御には、可変インダクタ10の用途に合わせて様々な組み合わせが考えられる。例えば、ソレノイド型インダクタL1のインダクタンス値を大きく設定し、他のソレノイド型インダクタのインダクタス値を相対的に小さく設定する場合を考える。このような場合には、インダクタンスL1のインダクタンス値を基準にして、インダクタンス値の微調整を行うことができる。若しくは、ソレノイド型インダクタL1~Lnの各インダクタンス値を一定の割合で変化させて設定する、又は、全ての異なる値に設定することが考えられる。その結果、可変インダクタ10で選択可能なインダクタンス値のバリエーションを増やすことが可能になる。さらに、本実施形態では、各ソレノイド型インダクタL1~Lnに対して、トランジスタT1~Tnが対になって配置されている場合を説明した。しかし、ソレノイド型インダクタL1~Lnの制御回路であるトランジスタは、必ずしも全てのソレノイド型インダクタL1~Lnに対応して配置されていなくてもよい。可変インダクタ10の用途に可変インダクタ10に求められる分解能に応じて、その制御回路であるトランジスタを配置すればよい。また、ソレノイド型インダクタL1~Lnは直列に接続する必要はあるが、直線状に配置レイアウトする必要はない。ソレノイド型インダクタL1~Lnは、実際の回路に合わせて、最適に配置にすればよい。例えば、図10に示すように、直線状に配置してもよいし、図11に示すようにL字型に配置してもよい。これは、以下の実施形態においても同様である。つまり、可変インダクタ10は設計自由が高い可変インダクタであるといえる。次に、可変インダクタ10の製造方法について説明する。初めに、シリコン基板上にゲート電極を形成する。その後、不純物イオンを注入して加熱し、ソース電極及びドレイン電極を形成することで、トランジスタ層を形成する。続いて、トランジスタ層に絶縁層を積層し、第1の配線層を形成する。第1の配線層とソース電極をビアによって接続する。さらに、第1の配線層に絶縁層を積層し、第2の配線層を形成する。次に、第1の配線層と第2の配線層をビアによって接続する。このように配線層の形成を繰り返して、多層配線層30及び多層配線層30を利用したソレノイド型インダクタL1~Lnを形成する。この際、配線及びビアの銅を同時に埋め込むデュアルダマシン法を初めとしたCMOS生成プロセスを用いることができる。なお、デュアルダマシン法は、130nm以降のプロセス世代への適用が想定される。以上のように、可変インダクタ10では、複数のソレノイド型インダクタL1~Lnを直列に接続し、各ソレノイド型インダクタの下部に配置したトランジスタを選択的に動作させ、オン状態にあるトランジスタの位置に応じたインダクタンス値を取り出す。複数のソレノイド型インダクタL1~Lnを直列に接続しているので、可変インダクタ10の可変範囲インダクタンス値の最大値を広げることができる。また、半導体基板40に形成するソレノイド型インダクタL1~Lnの形状に制限はないため、自由に可変インダクタ10を配置することができる。即ち、可変インダクタ10を含む半導体装置1のレイアウトに関する設計自由度は高く、半導体装置1の面積を最適化することが容易である。さらに、各ソレノイド型インダクタの巻軸は多層配線層30に対して平行であり、そのインダクタンス値は巻数に比例するため、ソレノイド型インダクタのインダクタンス値を、巻数及び巻幅により決定できる点も設計自由度の向上に寄与する。特許文献1及び2において開示された技術では、平面型スパイラルインダクタを使用し、レイアウトを制限していることと比較すれば、本実施形態に係る可変インダクタ10を含む半導体装置1の設計自由度は非常に高い。また、ソレノイド型インダクタL1~Lnと、ソレノイド型インダクタを制御する制御回路トランジスタT1~Tnと、はCOMSプロセスにより一体形成することができる。ソレノイド型インダクタL1~Ln及びその制御回路であるトランジスタを一体として形成することで、効率良く可変インダクタ10を形成できる。その結果、可変インダクタ10を制御する際に必要な構成要素部品によるオーバーヘッドを最小化することができ、可変インダクタ10を含む半導体装置1の小型化が可能になる。[第2の実施形態]続いて、第2の実施形態について図面を参照して詳細に説明する。なお、以下の各図において、第1の実施形態において説明した構成要素と同一構成要素には、同一の符号を表し、その説明を省略する。第1の実施形態においては、多層配線層30に形成したソレノイド型インダクタL1~Lnを用いた可変インダクタ10及び可変インダクタ10を含んだ半導体装置1について説明した。本実施形態では、ソレノイド型インダクタの巻き方を変更し、単位体積あたりの巻数を増加させたソレノイド型インダクタM1~Mnを直列に接続し、上述の制御回路トランジスタを組み合わせた可変インダクタ11を含む半導体装置2について説明する。初めに、ソレノイド型インダクタM1について説明する。図12は、ソレノイド型インダクタM1の構成の一例を示す斜視図である。ソレノイド型インダクタM1は、第1スパイラル100及び第2スパイラル200を含んでいる。第1スパイラル100は、ソレノイド型インダクタM1の巻軸と平行な第1の方向巻軸方向から見た場合、中心から外側に向かって巻かれている。第2スパイラル200は、上記した第1の方向から見た場合、外側から中心に向かって、第1スパイラル100と同一の向きに巻かれている。なお、第1スパイラル100及び第2スパイラル200は、それぞれ同一の平面内に形成されているが、必ずしも同一の平面内に形成されている必要はない。さらに、第1スパイラル100及び第2スパイラル200は、外側の端部において接続されている。より具体的には、外側接続部材300接続部を介して、第1スパイラル100及び第2スパイラル200の外側端部102及び202が接続されている。同様に、第1スパイラル100及び第2スパイラル200の中心側端部104及び204は、中心側接続部材400接続部を介して接続されている。このように、第1スパイラル100及び第2スパイラル200を接続し、ソレノイド型インダクタM1が形成される。ここで、第1スパイラル100及び第2スパイラル200は、いずれも同じ配線層を用いて形成されている。第1スパイラル100及び第2スパイラル200は、いずれの巻軸も多層配線層30に対し平行、かつ、多重に巻かれた構造を有している。即ち、ソレノイド型インダクタM1の巻軸に対して垂直な断面で見た場合に、第1スパイラル100を構成する配線及びビアは同一断面に位置している。第2スパイラル200を構成する配線及びビアも同様である。従って、スパイラルを形成する配線層の数を増やすことにより、スパイラル1つあたりの巻数同一平面内でのターン数が増え、インダクタンス値を大きくすることが容易である。図13は、ソレノイド型インダクタM1の平面図の一例を示す図である。図13に示すように、第1スパイラル100及び第2スパイラル200は、平面視で矩形になっている。図14は、第1スパイラル100の断面図の一例を示す図である。図15は、第2スパイラル200の断面図の一例を示す図である。なお、図14及び図15において、第1スパイラル100及び第2スパイラル200は、5層の配線層を用いて形成されているが、配線層を5層に限定する趣旨ではない。図14に示す断面図において、第1スパイラル100は中心から外側に向けて右回りに形成されている。一方、図15に示す断面図において、第2スパイラル200は外側から中心に向けて、右回りに形成されている第1スパイラルと同一方向。ここで、第1スパイラル100と第2スパイラルの対応関係について説明する。図16は、第1スパイラル100と第2スパイラル200の対応関係を説明するための図である。図16において、左上の形状が第1スパイラル100の形状であり、右下の形状が第2スパイラル200の形状である。第2スパイラル200は、第1のスパイラル100を巻軸を中心にして図中右回りに90°回転させると共に、巻軸に直交する平面に含まれる水平線を基準に鏡映させ、さらに、必要に応じて縦横比を変更した形状となっている。第1のスパイラル100と第2のスパイラル200の対応関係をこのように定めると、第1スパイラル100の外側端部102と、第2スパイラル200の外側端部202と、を互いに対向する位置に配置することができる図12参照。その結果、外側接続部材300は、外側端部102及び外側端部202と同一の配線層に位置する直線状の配線とすることができる。また、第1スパイラル100及び第2スパイラル200を構成する配線層のうち最上層の配線層において、第1スパイラル100及び第2スパイラル200を構成する配線を、第1スパイラル100及び第2スパイラル200の幅径に近づけることができる多層配線層30の幅を最大限利用する。このことにより、第1スパイラル100及び第2スパイラル200の巻線を長くすることができ、第1スパイラル100及び第2スパイラル200を大面積化しなくても、インダクタンス値を増加させることができる。より詳細には、第1スパイラル100の外側端部102と第2スパイラル200の外側端部202は、互いに同一の配線層最上層において、互いに対向する位置に形成されている。また、第1スパイラル100の中心側端部104と、第2スパイラル200の中心側端部204とは、互いに同一の配線層中央に位置する配線層、図14及び15では下から3層目で対向する位置に形成されている。即ち、ソレノイド型インダクタM1の巻軸方向から見た場合、外側端部102と外側端部202は互いに重なっており、中心側端部104と中心側端部204はついても互いに重なっている。ここで、第1スパイラル100の巻線のうち外側端部102に繋がる部分と、第2スパイラル200の巻き線のうち外側端部202に繋がる部分とは、互いに直交する方向に延伸している図12参照。第1スパイラル100の巻線のうち外側端部102に繋がる部分は、基板に対して平行に延伸している。また、第2スパイラル200の巻線のうち外側端部202に繋がる部分は、基板に対して垂直に延伸している。外側接続部材300は、外側端部102及び外側端部202と同一の配線層に位置する直線状の配線である。また、中心側接続部材400は、中心側端部104及び中心側端部204と同一の配線層に位置する直線状の配線である。第1スパイラル100は、第1領域101内に位置している図14参照。ここで、第1領域101は、ソレノイド型インダクタM1の巻軸に垂直かつ第1スパイラル100を含む面のうち、第1スパイラル100が位置する領域として定義される。詳細には、第1領域101は、複数の第1角部と、互いに隣り合う第1角部を繋ぐ複数の第1縁部と、を含んでいる。本実施形態において第1領域101の外形線は、第1スパイラル100の最外周の巻線に沿った矩形として定義される。そして、矩形の4つの角部が、第1角部として定義され、4辺が4つの第1縁部として定義される。第1スパイラル100の外側端部102は、第1スパイラル100を構成する配線層の最上層の配線層、かつ、第1領域101の角部に位置している。第1スパイラル100は、外側端部102を起点として、最上層の配線層を、第1領域101の最外周に沿って可能な限り延伸してから、第1領域101の縁に沿って巻軸を中心に一周巻かれ、最上層より1つ下の配線層のうち一周目の終端部に位置する部分外側端部102の直下に戻る。さらに、第1スパイラル100は、一周目の終端部に位置する部分外側端部102の1つ下の配線層のうち外側端部102の直下を起点として、二周目が、一周目の内側に沿って、巻軸を中心に巻かれる。これを繰り返し、第1スパイラル100は、外側端部102から中心側端部104まで、巻軸を中心に複数回巻かれる。第2スパイラル200は、第2領域201内に位置している図15参照。第2領域201は、ソレノイド型インダクタM1の巻軸に垂直かつ第2スパイラル200を含む面のうち、第2スパイラル200が位置する領域として定義される。詳細には、第2領域201は、複数の第2角部と、互いに隣り合う第2角部を繋ぐ複数の第2縁部と、を含んでいる。本実施形態において第2領域201の外形線は、第2スパイラル200の最外周の巻線に沿った矩形として定義される。そして、矩形の4つの角部が、第2角部として定義され、4辺が4つの第2縁部として定義される。第2スパイラル200も、第1スパイラルと同様に各配線層を可能な限り有効に使って延伸し、巻かれる。以上のように、第1スパイラル100及び第2スパイラル200は、いずれも各配線層を可能な限り有効に使って延伸して巻かれる。その結果、巻線を長くすることができる。ソレノイド型インダクタM1は、中心から外側に向かって巻かれている第1スパイラル100と、外側から中心に向かって巻かれている第2スパイラル200と、を含んで構成される。そのため、第1スパイラル100及び第2スパイラル200は、外側端部102及び202同士、又は、中心側端部104及び204同士を直列に接続されることになる。従って、隣り合う第1スパイラル100及び第2スパイラル200を接続する構造が単純化できる。その結果、ソレノイド型インダクタM1を形成する第1スパイラル100及び第2スパイラル200の数を簡単に増減できる。次に、上記のソレノイド型インダクタM1を複数使用した可変インダクタ11について説明する。図17は、可変インダクタ11の構成の一例を示す斜視図である。可変インダクタ11は、ソレノイド型インダクタM1~Mnを直列接続し、各ソレノイド型インダクタM1~Mnに対応して制御回路となるトランジスタT1~Tnを配置したインダクタである。図17においては、各ソレノイド型インダクタM1~Mnの第1スパイラル100の最下層における配線とトランジスタT1~Tnのソース電極を接続している。さらに、第1の実施形態におけるトランジスタT1~Tnと同様に、各トランジスタT1~Tnのドレイン電極を共通接続すると共に、出力端子としている。なお、図17においては、便宜上、トランジスタT1及びT2のドレイン電極と出力端子間の配線は図示していない。また、トランジスタT1~Tnのゲート電極と選択回路20図17において図示せずを接続する。図18は、図17に示す可変インダクタ11のうちソレノイド型インダクタM1に相当する部分を巻軸に平行に断面した断面図の一例を示す図である。図18に示すように、トランジスタT1は半導体基板40に形成され、ソース電極と第1スパイラル100の配線のうち、最下層に形成される配線と接続される。なお、可変インダクタ11の制御及び動作については、第1の実施形態における可変インダクタ10の制御及び動作と同一のため、説明は省略する。以上のように、隣り合うスパイラル同士を接続する際に、可能な限り最大の巻き方になるソレノイド型インダクタM1~Mnを直列に接続し、可変インダクタ11を構成する。その結果、複数のソレノイド型インダクタM1~Mnを含む可変インダクタ11の可変範囲を広げることが可能になる。また、ソレノイド型インダクタM1~Mnとその制御回路であるトランジスタT1~Tnを一体として形成しているため、可変範囲が広く、かつ、インダクタを可変にする際に必要な領域を最小化した可変インダクタ11を得ることができる。ここで、ソレノイド型インダクタM1の構成には様々な形態が考えられる。以下、その説明をする。図19は、第1スパイラル100の断面図の一例を示す図である。図20は、第2スパイラル200の断面図の一例を示す図である。図19に示すように、ソレノイド型インダクタM1の第1スパイラル100の外側端部102は、第1スパイラル100を構成する配線層の最下層の配線層、かつ、第1スパイラル100の断面の角部に位置していてもよい。この場合、図20に示すように、第2スパイラル200の外側端部202も、第2スパイラル200を構成する配線層の最下層の配線層に位置する。従って、外側接続部材300も最下層の配線層に位置することになる。このように、第1スパイラル100の外側端部102及び第2スパイラル200の外側端部202が、最下層に位置する場合であっても、第1スパイラル100及び第2スパイラル200は、いずれも各配線層を可能な限り有効に使って延伸して巻かれ、巻線を長くすることができる。この場合の第1スパイラル100と第2スパイラル200を接続したソレノイド型インダクタM1の形状は、図21のようになる。図22は、第1スパイラル100の断面図の一例を示す図である。図23は、第2スパイラル200の断面図の一例を示す図である。図22及び図23に示すように、ソレノイド型インダクタM1の巻軸方向から見た場合に、第1スパイラル100の外側端部102と第2スパイラル200の外側端部202とが、互いに逆側に位置していてもよい。この場合の第1スパイラル100と第2スパイラル200を接続したソレノイド型インダクタM1の形状は、図24のようになる。上述した各例では、外側端部102は第1領域101図14参照の角部に位置しており、外側端部202は第2領域201図15参照の角部に位置している。しかし、外側端部102及び103の位置には、様々な場所が考えられる。例えば、外側端部102及び103の位置が、互いに対向しておらず、配線の途中が外側端部103であってもよい。この場合の第1スパイラル100と第2スパイラル200を接続したソレノイド型インダクタM1の形状は、図25のようになる。なお、ソレノイド型インダクタM1の第1スパイラル100と第2スパイラル200をどのように配置し、接続するかは、ソレノイド型インダクタM1が用いられる半導体装置の構造によって適宜選択する。例えば、ソレノイド型インダクタM1が図21や図24に示す構造を有する場合には、ソレノイド型インダクタM1を構成する巻線を最大限長くすることができる。一方、他の配線のレイアウトを考慮した場合には、図25のような構造を採用した方がよい場合もある。いずれの場合においても、ソレノイド型インダクタM1を構成する巻線を長くすることができる点は共通する。ここで、図17の斜視図において、トランジスタT1~Tnは、スパイラル方向に平行巻軸方向に垂直に配置され、第1スパイラル100の最下層の配線と接続されている。しかし、第1スパイラル100と第2スパイラル200の接続を図21のようにする場合第1スパイラル100の外側端部102と第2スパイラル200の外側端部202が、最下層に位置する場合、トランジスタT1~Tnには、スパイラルの外側に配線を伸ばす配置と内側を抜ける配置が考えられる。図26は、可変インダクタ11の斜視図の一例を示す図である。図27は、可変インダクタ11の平面図の一例を示す図である。図26の各ソレノイド型インダクタは、最下層において、第1スパイラル100の外側端部102と第2スパイラル200の外側端部202が接続されている。さらに、トランジスタT1~Tnが、各ソレノイド型インダクタM1~Mnのスパイラルの外側に配置されている。このトランジスタT1~Tnは、第1スパイラル100の外側端部102と第2スパイラル200の外側端部202を接続する配線外側接続部材300とビアを介して接続されている。このように、各ソレノイド型インダクタM1~Mnのスパイラルの外側にトランジスタを配置すると、トランジスタが持つ容量の影響が排除され、各ソレノイド型インダクタM1~Mnにおける寄生容量が減少する。寄生容量が減少すれば、各ソレノイド型インダクタM1~Mnの自己共振周波数を高くすることが可能になるため、より高周波領域での動作が可能になる。図28は、可変インダクタ11の平面図の一例を示す図である。図28においては、各ソレノイド型インダクタM1~Mnに対応するトランジスタT1~Tnが、各ソレノイド型インダクタM1~Mnのスパイラルの内側に配置されている。トランジスタT1~Tnは、第1スパイラル100の外側端部102と第2スパイラル200の外側端部202を接続する配線外側接続部材300とビアを介して接続されている。このように、ソレノイド型インダクタM1~Mnに対応するトランジスタT1~Tnをスパイラルの内側に配置することによって、可変インダクタ21の全体の大きさを縮小することができる。以上のように、隣り合うスパイラル同士を接続する際に、可能な限り最大の巻き方になるようなソレノイド型インダクタM1~Mnを直列に接続し、可変インダクタ11を構成する。その結果、複数のソレノイド型インダクタM1~Mnを含む可変インダクタ11の可変範囲を広げることが可能になる。また、各ソレノイド型インダクタM1~Mnとその制御回路であるトランジスタT1~Tnを一体として形成しているため、可変範囲が広く、かつ、インダクタを可変にする際に必要な領域を最小化した可変インダクタ11を得ることができる。即ち、可変インダクタ21を含む半導体装置2のチップ面積削減に対する効果がより顕著になる。なお、本願発明者による先出願2011年4月12日出願の特願2011-88600号において、本実施形態に係るソレノイド型インダクタを詳細に説明している。上記の特願2011-88600号の開示は、本書に引用をもって繰り込むものとする。[第3の実施形態]続いて、第3の実施形態について図面を参照して詳細に説明する。本実施形態では、第1及び第2の実施形態において説明した可変インダクタ10又は11を用いた可変トランス50を含む半導体装置3について説明する。図29は、本実施形態に係る可変トランス50を含む半導体装置3の構成の一例を示す図である。図29において図4と同一構成要素には、同一の符号を表し、その説明を省略する。可変トランス50は、1次コイル51と、2次コイル52、選択回路20から構成される。可変トランス50では、1次コイル51の巻数を可変にすることによって、可変トランスを実現する。1次コイル51として、第1及び第2の実施形態で説明した、ソレノイド型インダクタコイルを用いる。即ち、多層配線層30を利用して、複数のソレノイド型コイルを形成し、各ソレノイド型コイルに制御回路トランジスタを付し、制御回路を適宜制御することによって、1次コイル51と2次コイル52の巻数比を変更する。巻数比を変更することで、可変トランス50の周波数特性や結合係数といった特性を変更する。次に、可変トランス50の具体的構成について、説明する。ここでは、可変トランス50の形態のうち、1次コイル51が2次コイル52を包含する形態と、1次コイル51と2次コイル52が互いに一部包含抱き合わせする形態について説明する。初めに、1次コイル51が2次コイル52を包含する形態について説明する。図30は、可変トランス50の構成の一例を示す平面図である。図30に示す可変トランス50は、1次コイル51が2次コイル52を包含する形状となっている。図31は、図30のA-A ́断面の一例を示す断面図である。1次コイル51及び2次コイル52は、2次コイル52の方が1次コイル51よりも小径である点を除けば、同じ構成を備えている。また、図30では、1次コイル51及び2次コイル52の巻軸方向で見た場合、1次コイル51を構成する第1スパイラル510と、2次コイル52を構成する第1スパイラル520と、をずらしている。しかし、図31に示すように、第1スパイラル510と、第1スパイラル520とを、同一の断面内に位置させてもよい。さらに、1次コイル51の最下層において、制御回路となるトランジスタを配置する。なお、図29において、トランジスタは1次コイル51の全ての第1スパイラル510に接続することも、一定間隔おきに接続することも可能である。トランジスタをどのような間隔で設置するかは、可変トランス50を使用する回路に応じて適宜変更する。可変トランス50における巻数比を所望の値とするために、各トランジスタのオンオフを制御する。その際の制御は、第1の実施形態における制御と同様のため説明は省略する。次に、1次コイル51と2次コイル52が互いに一部包含抱き合わせする形態について説明する。図32は、可変トランス50の構成の一例を示す平面図である。図32に示す可変トランス50は、1次コイル51と2次コイル52が、互いに一部を包含する形状となっている。図33は、図32におけるB-B ́断面の一例を示す断面図である。図34は、図32におけるC-C ́断面の一例を示す断面図である。これらの図に示す例において、1次コイル51を構成する第1スパイラル511と、2次コイル52を構成する第1スパイラル521は、同一面内に形成されている。詳細には、2次コイル52を構成する第1スパイラル521は、1次コイル51を構成する第1スパイラル511を、巻軸を回転中心として180°回転させた回転体と同一、又は、当該回転体の縦横比を変えた形状である。また、1次コイル51を構成する第2スパイラル512と、2次コイル52を構成する第2スパイラル522は、同一面内に形成されている。詳細には、2次コイル52を構成する第2スパイラル522は、1次コイル51を構成する第2スパイラル512を、巻軸に直交する平面に含まれる水平線を基準に180°回転させた回転体と同一、又は、当該回転体の縦横比を変えた形状である。さらに、1次コイル51の最下層において、制御回路となるトランジスタを配置する。ここでも、トランジスタの配置は可変トランス50を使用する回路に応じて適宜変更する。なお、本実施形態では、可変トランス50の1次コイルとして、第1及び第2の実施形態で説明した可変インダクタ10又は11を使用する場合を説明した。しかし、可変トランス50の2次コイルに対しても可変インダクタ10及び11を使用することも可能である。その場合には、可変トランス50の巻数比に関する選択の自由が大きく広がる。以上のように、2つのソレノイド型コイルによってトランスを構成し、さらに、半導体基板の最下層において、制御回路となるトランジスタを配置する。その結果、可変範囲が広く、かつ、配置効率のよい可変トランスを得ることができる。[第4の実施形態]続いて、第4の実施形態について図面を参照して詳細に説明する。本実施形態においては、第1及び第2の実施形態において説明した可変インダクタ10又は11を用いたPLL回路60を含む半導体装置4について説明する。図35は、本実施形態に係る半導体装置4の構成の一例を示す図である。半導体装置4は、PLL回路60を含んで構成される。PLL回路60は、位相比較器61と、チャージポンプ62と、ループフィルタ63と、電圧制御発振器64と、分周回路65から構成されている。PLL回路60は、位相比較器61において基準クロックREF_CLKとフィードバッククロックFB_CLKの位相差を検出し、チャージポンプ62により昇圧した後にループフィルタ63においてDC電圧に変換する。電圧制御発振器64では、DC電圧に比例した周波数の出力を行なう。電圧制御発振器64の出力は、分周回路65により分周されてフィードバッククロックFB_CLKとして使用される。ここで、電圧制御発振器64における発振周波数の変更方式には、MOSトランジスタを可変容量素子として扱い、このトランジスタ容量素子とインダクタで発振回路を構成することが多い。図36は、トランジスタを可変容量素子として発振回路を構成した電圧制御発振器64aの一例を示す図である。図36の電圧制御発振器64aは、Nチャンネル型MOSトランジスタNM01乃至NM04と、Pチャンネル型MOSトランジスタPM01及びPM02と、インダクタL01から構成されている。インダクタL01は可変インダクタではない。Nチャンネル型MOSトランジスタNM01及びNM02のソース端子は互いに共通接続され、接地端子GNDと接続されている。Nチャンネル型MOSトランジスタNM01のゲート端子は、Nチャンネル型MOSトランジスタNM02のドレイン端子と接続されている。Nチャンネル型MOSトランジスタNM02のゲート端子は、Nチャンネル型MOSトランジスタNM01のドレイン端子と接続されている。Nチャンネル型MOSトランジスタNM01のドレイン端子は、Pチャンネル型MOSトランジスタPM01のドレイン端子、インダクタL01の一端と、Nチャンネル型MOSトランジスタNM03のゲート端子と接続されている。同様に、Nチャンネル型MOSトランジスタNM02のドレイン端子は、Pチャンネル型MOSトランジスタPM02のドレイン端子、インダクタL01の他の一端と、Nチャンネル型MOSトランジスタNM04のゲート端子と接続されている。Nチャンネル型MOSトランジスタNM03のドレイン端子、ソース端子、バックゲート端子は共通接続されている。Nチャンネル型MOSトランジスタNM04も同様に、ドレイン端子、ソース端子、バックゲート端子は共通接続されている。Nチャンネル型MOSトランジスタNM03及びNM04の共通接続された端子は、互いに接続され、電圧制御信号入力端子Vinと接続されている。Nチャンネル型MOSトランジスタNM03及びNM04は、ゲート端子とバックゲート端子間を容量とする可変容量素子として振る舞い、インダクタL01と発振回路を構成することによって差動クロックを生成する。また、電圧制御信号入力端子Vinに印加する電圧以下、電圧制御信号VCNTと呼ぶを変化させることで、Nチャンネル型MOSトランジスタNM03及びNM04のゲートバックゲート間電圧が変化し、Nチャンネル型MOSトランジスタNM03及びNM04の容量値が変化する。その結果、電圧制御信号VCNTにより発振周波数を変化させることができる。このように、電圧制御発振器では、インダクタのインダクタンス値は固定し、MOSトランジスタを可変容量素子として発振周波数を変更することが多い。しかし、MOSトランジスタの容量の可変範囲は限られており、電圧制御発振器の可変範囲を制限している。そこで、第1及び第2の実施形態で説明した可変インダクタ10又は11を、上述のインダクタL01に代えて使用する。図37は、電圧制御発振器64の回路構成の一例を示す図である。図37において、図36と同一の構成要素には同一の符号を付し、説明を省略する。図36に示す電圧制御発振器64aと図37に示す電圧制御発振器64の相違点は、インダクタL01を可変インダクタ10に、Nチャンネル型MOSトランジスタNM03及びNM04をコンデンサC01に、それぞれ置き換えた点である。さらに、電圧制御信号入力端子Vinと選択回路20を接続している。電圧制御発振器64は、電圧制御信号VCNTを選択回路20により受け付け、電圧制御信号VCNTに基づいて可変インダクタ10のインダクタンス値を選択する。その結果、発振周波数帯域が広いPLL回路60を提供することができる。なお、電圧制御発振器64の構成をMOSトランジスタによる可変容量素子と可変インダクタ10又は11の組み合わせとすることができる。その場合には、選択回路20の機能を拡張した選択回路21を使用する図38参照。選択回路21では、電圧制御信号VCNTに基づいて、Nチャンネル型MOSトランジスタNM03及びNM04のゲートバックゲート間電圧を制御するか、又は、可変インダクタ10のインダクタンス値を変更するか適宜選択する。その結果、可変周波数帯域を持ちながら、発振周波数を高精度に制御可能なPLL回路60を提供することができる。なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。