フローティングゲートメモリデバイスの製造方法であって、単結晶半導体基板1を提供する工程と、基板上にトンネル酸化物層2を形成する工程と、トンネル酸化物層の上に保護層3を堆積し、これにより基板上に、トンネル酸化物2と保護層3のスタックを形成する工程と、スタック中に1またはそれ以上の開口部を形成し、半導体基板の領域5を露出させる工程と、洗浄液を用いて露出した基板を洗浄する工程であって、保護層3は洗浄液により実質的に除去されない工程と、基板をエピタキシャルリアクタ中に入れる工程と、およびその後に、任意的に、基板をアニールし、これにより領域5から残った酸化物を除去する工程と、その場エッチングにより保護層3を除去する工程であって、保護層3は、トンネル酸化物層2に対して選択的にエッチングされる工程と、露出した基板領域5をソース領域に用いて、選択エピタキシャル成長により、基板上に単結晶半導体層6をエピタキシャル成長させる工程と、単結晶層6を、1またはそれ以上の柱状のフローティングゲート構造に成形する工程と、を含む方法。半導体材料はシリコンであり、トンネル酸化物層2は熱成長SiO2層であり、保護層3はアモルファスSi層または多結晶Si層である請求項1に記載の方法。半導体材料はシリコンであり、洗浄液は弗化水素HFを含み、その場エッチングプロセスは基板をハロゲン含有前駆体に露出させることにより行われる請求項1または2に記載の方法。ハロゲン含有前駆体は、HClまたはCl2である請求項3に記載の方法。保護層のエッチング対トンネル酸化物層のエッチングの、エッチングプロセスの選択性は、100:1またはそれ以上である請求項1~4のいずれかに記載の方法。単結晶層6を1またはそれ以上の柱状のフローティングゲート構造に成形する工程は、以下のサブ工程:単結晶半導体層6を平坦化する工程、平坦化された単結晶層6の上に誘電体材料からなるハードマスク層7を堆積する工程、ハードマスク層7の上にレジスト層8を堆積してパターニングする工程、ハードマスク層7と単結晶層6をエッチングして、トンネル酸化物層2の上で止めて、これにより柱状構造9の上にハードマスクが残された柱状の単結晶フローティングゲート構造9を形成する工程、柱状のフローティングゲート構造9の間に位置するトンネル酸化物層2の部分を通って、柱状のフローティングゲート構造9の間にトレンチ10をエッチングする工程、トレンチを誘電体材料11で充填して、柱状のフローティングゲート構造9の部分は露出させる工程、柱状のフローティングゲート構造9のそれぞれの横側の上に酸化物層12を熱成長する工程、およびその後に、柱状のフローティングゲート構造9の間および上に、コントロールゲート層13を堆積する工程、を含む請求項1~5のいずれかに記載の方法。フローティングゲート構造9の横側の上に熱成長させた酸化物層12の厚さは、5nmと15nmの間であり、好適には5nmと10nmの間であり、より好適には6nmと8nmの間である請求項6に記載の方法。隣り合う柱状のフローティングゲート構造の間のハーフピッチは、10nmと20nmの間であり、好適には10nmと15nmの間であり、より好適には11nmと13nmの間である請求項7に記載の方法。フローティングゲートメモリデバイスの製造方法であって、単結晶半導体基板1を提供する工程と、基板上にトンネル酸化物層2を形成する工程と、トンネル酸化物の中に1またはそれ以上の開口部を形成し、半導体基板の領域5を露出させる工程と、洗浄液を用いて露出した基板を洗浄する工程と、基板をエピタキシャルリアクタ中に入れる工程と、およびその後に、任意的に、基板をアニールし、これにより領域5から残った酸化物を除去する工程と、露出した基板領域5をソース領域に用いて、選択エピタキシャル成長により、基板上に単結晶半導体層6をエピタキシャル成長させる工程と、単結晶半導体層6を平坦化する工程と、平坦化された単結晶層6の上に誘電体材料からなるハードマスク層7を堆積する工程と、ハードマスク層7の上にレジスト層8を堆積してパターニングする工程と、単結晶層6をエッチングして、トンネル酸化物層2の上で止めて、これにより柱状の単結晶フローティングゲート構造9を形成する工程と、柱状のフローティングゲート構造9の間に位置するトンネル酸化物層2の部分を通って、柱状のフローティングゲート構造9の間にトレンチ10をエッチングする工程と、トレンチを誘電体材料11で充填して、柱状のフローティングゲート構造9の部分は露出させる工程と、柱状のフローティングゲート構造のそれぞれの横側の上に酸化物層12を熱成長する工程と、柱状のフローティングゲート構造9の間および上に、コントロールゲート層13を堆積する工程と、を含む方法。更に、トンネル酸化物層2を形成する工程の後に、トンネル酸化物層の上に保護層3を堆積し、これにより基板1の上にトンネル酸化物層2と保護層3とのスタックを形成する工程を含み、開口部はスタック中に形成されて半導体基板の領域5を露出させ、更に、基板をエピタキシャルリアクタ中に入れる工程と任意的に基板をアニールする工程の後で、単結晶半導体層をエピタキシャル成長させる工程の前に、トンネル酸化物層2に対して保護層3が選択的にエッチングされるその場エッチングプロセスにより、保護層3を除去する工程を含む請求項9に記載の方法。保護層3のエッチング対トンネル酸化物層2のエッチングのエッチングプロセスの選択性は、100:1またはそれ以上である請求項10に記載の方法。基板は単結晶Si基板1であり、トンネル酸化物層2はSiO2の熱成長層であり、保護層はアモルファスSi層または多結晶Si層である請求項10または11に記載の方法。洗浄液は弗化水素HFであり、その場エッチングプロセスは、好適には基板をハロゲン含有前駆体に露出させることにより行われる請求項12に記載の方法。フローティングゲート構造9の横側の上の熱成長酸化物層12の厚さは、5nmと15nmとの間、好適には5nmと10nmとの間、更に好適には6nmと8nmとの間である請求項9~13のいずれかに記載の方法。隣り合った柱状のフローティングゲート構造の間のハーフピッチは、10nmと20nmとの間、好適には10nmと15nmとの間、更に好適には11nmと13nmとの間である請求項14に記載の方法。柱状構造の間にコントロールゲート構造13を有し、単結晶半導体材料からなる、少なくとも1つの柱状のフローティングゲート構造9のアレイを含み、それぞれの柱状構造9は、柱状構造のそれぞれの横側の面の上に酸化物層12を備え、これにより隣のコントロールゲート構造13からそれぞれのフローティングゲート構造9を分離し、酸化物層12の厚さは、5nmと15nmとの間、好適には5nmと10nmとの間、更に好適には6nmと8nmとの間であり、アレイのハーフピッチは、10nmと20nmとの間、好適には10nmと15nmとの間、更に好適には11nmと13nmとの間であるフローティングゲートメモリデバイス。