エミッタ側面12上に配置されているエミッタ電極11および前記エミッタ側面12の反対に位置するコレクタ側面16上に配置されているコレクタ電極15を備えたバイポーラパワー半導体デバイス1であって、前記デバイスは、トレンチゲート電極2および異なる導電型の複数の層を備えた構造を有し、前記トレンチゲート電極2および前記層は、前記エミッタ側面12と平行な平面に配置され、前記エミッタ側面12からの最大距離に配置されるボトムを各々具備し、前記ゲート電極2または前記層は、それまで伸びる、前記エミッタ側面12上に配置され、前記エミッタ電極11と接する、第1の導電型の少なくとも1つのソース領域3と、前記エミッタ側面12上に配置され、前記少なくとも1つのソース領域3を囲み、前記エミッタ電極11および前記少なくとも1つのソース領域3と接する、第2の導電型のベース層4と、前記コレクタ側面16上に配置され、前記コレクタ電極15と接する、前記第2の導電型のコレクタ層8と、前記ベース層4と前記コレクタ層8との間に配置される、前記第1の導電型のドリフト層7と、前記ベース層4と同じ平面に配置され、絶縁層25によって前記ソース領域3、前記ベース層4および前記ドリフト層7から電気的に絶縁され、ゲートボトム211を具備する、前記トレンチゲート電極2と、前記ベース層4と前記ドリフト層7との間に配置される、前記第1の導電型のエンハンスメント層5および前記第2の導電型のウェル層6と、前記エンハンスメント層5は、前記コレクタ側面16の方のベース層4に隣接する、前記ウェル層6は、前記コレクタ側面16の方の前記エンハンスメント層5に隣接する、を具備し、前記デバイス1は、前記エミッタ側面12の方の前記ドリフト層7に隣接する、前記第2の導電型の付加的なウェル層62と、前記エミッタ側面12の方の前記付加的なウェル層62に隣接し、付加的なエンハンスメント層ボトム531まで伸びる、前記第1の導電型の付加的なエンハンスメント層52と、をさらに具備し、前記ゲートボトム211は、前記付加的なエンハンスメント層ボトム531より前記コレクタ側面16に接近して位置する、ことを特徴とするデバイス1。前記デバイス1は、少なくとも1組のさらなる付加的なエンハンスメント層55、55’およびさらなる付加的なウェル層65、65’をさらに具備し、前記少なくとも1つのさらなる付加的なエンハンスメント層55、55’および前記少なくとも1つのさらなる付加的なウェル層65、65’は、前記ウェル層6と前記付加的なエンハンスメント層52との間に積み重ねられ、前記さらなる付加的なエンハンスメント層55、55’の各セットは、前記さらなる付加的なウェル層65、65’より前記エミッタ側面12に接近して配置される、ことを特徴とする請求項1に記載のデバイス1。前記少なくとも1つのさらなる付加的なエンハンスメント層55、55’は、前記ドリフト層7より高いドーピング濃度を有している、ことを特徴とする請求項2に記載のデバイス1。前記エンハンスメント層5の少なくとも1つおよび前記付加的なエンハンスメント層52は、前記ドリフト層7より高いドーピング濃度を有している、ことを特徴とする請求項1~3のうちのいずれかによるデバイス1。前記付加的なウェル層62は、付加的なウェル層ボトム631まで伸び、前記付加的なウェル層ボトム631は、前記ゲートボトム211より前記コレクタ側面16に接近して配置され、前記第1の導電型の接続層58は、それが隣接するように配置され、前記絶縁層25および前記ドリフト層7に接続する、ことを特徴とする請求項1または2に記載のデバイス1。前記接続層58は、前記ゲート電極2と前記ドリフト層7との間のエリア内で前記付加的なウェル層62と同じ平面に配置される、ことを特徴とする請求項1に記載のデバイス1。前記付加的なウェル層62は、前記ゲート電極2と前記ドリフト層7との間のエリアへ伸びる、または、前記付加的なウェル層62は、前記絶縁層25で側面のエリアが制限され、絶縁層25に隣接している、ことを特徴とする請求項6に記載のデバイス1。前記デバイス1は、前記ドリフト層7より高いドーピング濃度を有している前記第1の導電型のアノード層85をさらに具備し、前記アノード層85は、前記コレクタ層8と同じ平面および次に配置される、ことを特徴とする請求項1~7のうちのいずれかによるデバイス1。前記デバイス1は、前記ドリフト層7と前記コレクタ層8との間に配置される前記第1の導電型のバッファ層75をさらに具備する、ことを特徴とする請求項1~8のうちのいずれかによるデバイス1。前記付加的なウェル層64の厚さは、前記付加的なエンハンスメント層ボトム531と前記ゲートボトム211までの最大との間で測定され、すべてのエンハンスメント層5、52、55、55’およびすべてのウェル層6、62、65、65’は、同じ厚さを有している、ことを特徴とする請求項1~9のうちのいずれかによるデバイス1。前記付加的なウェル層64のドーピング濃度は、前記付加的なエンハンスメント層ボトム531と前記ゲートボトム211までの最大との間で測定され、すべてのエンハンスメント層5、52、55、55’およびすべてのウェル層6、62、65、65’は、同じドーピング濃度を有している、ことを特徴とする請求項1~10のうちのいずれかによるデバイス1。ΣNpitpi=kΣNnitniNniは、前記エンハンスメント層5、52、55、55’の前記ドーピング濃度であり、Nniは、前記ウェル層6、62、65、65’の前記ドーピング濃度であり、tpi、tniは、前記層の厚さであり、kは、0.5と2との間、または、0.67と1.5との間のファクターであり、前記付加的なウェル層64の前記厚さおよび前記ドーピング濃度は、前記付加的なエンハンスメント層ボトム531と前記ゲートボトム211までの最大との間で測定される、ことを特徴とする請求項1~11のうちのいずれかによるデバイス1。前記デバイスは、シリコンまたはGaNまたはSiCで作られたウェハに基づいて作られる、ことを特徴とする請求項1~12のうちのいずれかによるデバイス1。図2は、エミッタ側面12に配置されているエミッタ電極11、およびエミッタ側面12の反対に位置するコレクタ側面16に配置されているコレクタ電極15を備えた発明のバイポーラパワー半導体デバイス1を示す。デバイスは、トレンチゲート電極2および異なる導電型の複数の層を備えた構造を有する。トレンチゲート電極2および層は、エミッタ側面12と平行な平面に配置され、エミッタ側面12と平行な平面にボトムそれは、エミッタ側面12からの最大距離に配置され、層またはゲートは、それまで伸びる。を各々具備する。デバイスは、次のものを具備する:エミッタ側面12上に配置され、エミッタ電極11と接する、少なくとも1つのnドープソース領域3と、エミッタ側面12上に配置され、少なくとも1つのソース領域3を囲み、エミッタ電極11および少なくとも1つのソース領域3と接する、pドープベース層4と、コレクタ側面16に配置され、コレクタ電極15と接する、pドープコレクタ層8と、ベース層4とコレクタ層8との間に配置される、nドープドリフト層7と、ベース層と同じ平面に配置され、絶縁層25によってソース領域3、ベース層4およびドリフト層7から電気的に絶縁され、ゲートボトム211を具備する、トレンチゲート電極2と、ベース層4とドリフト層7との間に配置される、nドープエンハンスメント層5およびpドープウェル層6と、エンハンスメント層5は、コレクタ側面16の方のベース層4に隣接する、ウェル層6は、コレクタ側面16の方のエンハンスメント層5に隣接する、エミッタ側面12の方のドリフト層7に隣接する、pドープ付加的なウェル層62と、エミッタ側面12の方の付加的なウェル層62に隣接し、エミッタ側面12からの最大距離である付加的なエンハンスメント層ボトム531を具備する、付加的なnドープエンハンスメント層52と、付加的なエンハンスメント層52は、付加的なエンハンスメント層深さ53でそれまで伸びる、ゲートボトム211は、付加的なエンハンスメント層ボトム531よりコレクタ側面16に接近して位置する。デバイス1は、nドープバッファ層75をさらに具備する。それは、ドリフト層7とコレクタ層8との間に配置される。バッファ層75は、ドリフト層7より高いドーピング濃度を有している。同じ平面では、オーバーラップする平面エミッタ側面と平行があることを意味する。例えば、トレンチゲート電極2およびベース層4は、それに配置されが、層とゲートは、同じ厚さを持つ必要はない。エンハンスメント層5および付加的なエンハンスメント層52は、フローティング層である。それは、三次元で互いに接続されない。三次元は、エミッタ側面12に垂直な平面もある。図15は、発明のエンハンスメント層5、52およびウェル層6、62を間に備えたトレンチゲート電極2の繰り返しの配置を示す。図2または任意の図3~14に示されるような構造は、デバイスが、ウェル層つまり、ウェル層6、付加的なウェル層62、もしあればさらなる付加的なウェル層65、65’と同様に、エンハンスメント層つまり、エンハンスメント層5、付加的なエンハンスメント層52、もしあればさらなる付加的なエンハンスメント層55、55’を備えた2つ以上の複数のトレンチゲート電極2を具備するように、1つのウェハ上で繰り返されてもよい。図3は、発明のデバイスの別の実施形態を示す。それは、さらなる付加的なエンハンスメント層55の1つのセットおよびさらなる付加的なウェル層65をさらに具備する。さらなる付加的なエンハンスメント層55およびさらなる付加的なウェル層65は、ウェル層6と付加的なエンハンスメント層52との間に積み重ねられる。さらなる付加的なエンハンスメント層55は、さらなる付加的なウェル層65よりエミッタ側面12に接近して配置される。図4に示されるように、発明のデバイスは、図5に示されるようなさらなる付加的なエンハンスメント層55およびさらなる付加的なウェル層65の複数のセット56’または2つ具備してもよい。各セット56、56’のために、さらなる付加的なエンハンスメント層55は、さらなる付加的なウェル層65よりエミッタ側面12に接近して配置される。すべての場合については、nドープ層は、トレンチゲート電極2とコレクタ層8との間に配置され、そのため、ゲート電極2からコレクタ層8を分離する。エンハンスメント層5、付加的なエンハンスメント層52、さらなる付加的なエンハンスメント層55またはさらなる付加的なエンハンスメント層55’がある場合にはそのような層は、ドリフト層7より高いドーピング濃度を有している。図6は、発明のデバイスの別の実施形態を示す。その中で、付加的なウェル層62は、付加的なウェル層ボトム631を具備する。それは、ゲートボトム211よりコレクタ側面16に接近して配置される。付加的なウェル層ボトム631は、エミッタ側面12からの最大距離である。付加的なウェル層62は、付加的なウェル層深さ63でそれまで伸びる。そのような深い付加的なウェル層62を有していることによって、トレンチゲートボトム211における絶縁層25とドリフト層7との間にスペースがある。ゲートボトム211は、ゲート深さ21に位置する。そのため、スペースは、トレンチゲート電極2とドリフト層7との間に提供される。このスペースそれは、コレクタ側面16の方のゲート電極の正射影にある、つまり、ゲート電極2とドリフト層7の間では、nチャネルがトレンチゲート電極2とドリフト層7との間に形成されるように、それが絶縁層25およびドリフト層7に隣接するように、第1の導電型の接続層58は、配置される。そのような深い付加的なウェル層52によって、スイッチング損失は、オン状態ロスに影響を及ぼさずに減少される。図6では、接続層58は、ゲート電極2とドリフト層7との間のエリア内の付加的なウェル層62と同じ平面に配置される。図6では、付加的なウェル層62が絶縁層25で側面のエリアが制限されるように、接続層58は、トレンチゲート電極2の側面における絶縁層25と同じ幅を有している。または、付加的なウェル層62がトレンチゲート電極2のゲートボトム211とドリフト層7との間のエリアへ伸びるように、接続層58は、図7に示されるような小さな幅を持つことができる。もちろん、接続層58がトレンチゲート電極2の横方向に伸びるように、接続層58は、さらにより大きな幅を持っていてもよい。別の実施形態では、図10に示されるように、デバイスは、ゲートボトム211よりコレクタ側面16に接近して配置されている付加的なウェル層ボトム631の組合せ、1組のさらなる付加的なエンハンスメント層55’およびさらなる付加的なウェル層65’を具備する。さらに、図11に示されるように、トレンチゲート電極2の側面のスペースは、さらなる付加的なエンハンスメント層55’およびさらなる付加的なウェル層65’のセットで完全に埋めることができる。トレンチゲート電極2より下の接続層58の配置の代わりに、接続層58は、それがトレンチゲート電極2の側面に配置されるような場所で、絶縁層25に隣接して、トレンチゲート電極の側面に配置されてもよい図9。この場合、接続層58は、トレンチゲート電極2とドリフト層7との間にnチャネルを形成する。図12に示されるデバイスでは、ドリフト層7は、バッファ層75が存在しないように、コレクタ層8に隣接する。デバイス1は、nドープアノード層85を備えた逆伝導バイポーラデバイスとして設計されてもよい。それは、同じ平面およびコレクタ層8の次に配置され、ドリフト層7より高いドーピング濃度を有している図13。アノード層85は、複数のnドープゾーンを具備してもよい。複数のpドープゾーンを備えたコレクタ層8は、その間に配置される。nドープゾーンおよびpドープゾーンは、それぞれ、一方の相互接続されたゾーンを具備してもよい。または、ゾーンは、別の導電型の層によって互いから分離される。コレクタ側面16と平行な平面中のアノード層85の合計面積は、一般的に、合計面積の25未満、10未満、またはさらに5未満である。合計面積は、アノード層85およびコレクタ層8のエリアの和である。すべてのウェル層つまり、ウェル層6、付加的なウェル層62、もしある場合は付加的なウェル層65、65’と同様に、すべてのエンハンスメント層つまり、エンハンスメント層5、付加的なエンハンスメント層52、もしある場合はさらなる付加的なエンハンスメント層55、55’は、同じ厚さを持っていてもよい。付加的なウェル層64の厚さは、付加的なエンハンスメント層ボトム531とゲートボトム211までの最大との間で測定される。要するに、付加的なウェル層62にボトム631それは、ゲートボトム211よりコレクタ側面16から遠くにある。を有する場合、付加的なエンハンスメント層ボトム531と付加的なウェル層ボトム631との間の距離は、付加的なウェル層厚さ64として得られる。付加的なウェル層62にボトム631それは、ゲートボトム211よりコレクタ側面16に接近している。を有する場合、付加的なエンハンスメント層ボトム531とゲートボトム211との間の差は、付加的なウェル層厚さ64として得られる。別の実施形態では、すべてのエンハンスメント層5、52、55、55’およびすべてのウェル層6、62、65、65’は、同じドーピング濃度を有している。さらに、この場合、付加的なウェル層62のドーピング濃度は、付加的なエンハンスメント層ボトム531と平面までの最大との間で測定される。ゲートボトム211は、そこに配置される。要するに、付加的なウェル層62がボトムそれは、ゲートボトム211よりコレクタ側面16から遠くにある。を有する場合、ドーピング濃度は、付加的なエンハンスメント層ボトム531と付加的なウェル層ボトム641との間で測定される。各エンハンスメント/ウェル層のドーピング濃度は、1017cm-3までまたはより大きい値を有してもよい。付加的なウェル層62がボトムそれは、ゲートボトム211よりコレクタ側面16に接近して位置する。を有する場合、ドーピング濃度は、付加的なエンハンスメント層ボトム531とゲートボトム211との間で測定される。さらなる実施形態では、それらのドーピング濃度Nniを掛けたエンハンスメント層5、52、55、55’の厚さtniのすべての積の和は、それらのドーピング濃度Npiを掛けたウェル層6、62、65、65’の厚さtpiのすべての積の和とファクターkによって同じである。厚さとドーピング濃度のインデックスiについては、すべてのエンハンスメント層の厚さとドーピング濃度の積またはウェル層が、それぞれ合計されることを示す。既に上に説明されていたように、付加的なウェル層64の厚さおよびドーピング濃度は、付加的なエンハンスメント層ボトム531と平面までの最大との間で測定される。ゲートボトム211は、そこに配置される。ΣNpitpi=kΣNnitnikは、0.5と2との間のファクターである。エンハンスメント層5、52、55、55’とウェル層6、62、65、65’のドーパントの間でより高い等価を達成するために、ファクターkは、0.67と1.5との間の値を持つことができる。図14では、エンハンスメント層5およびウェル層6を具備する別の発明のデバイスが示される。エンハンスメント層5は、コレクタ側面16の方のベース層4に隣接する。ウェル層6は、コレクタ側面16の方のエンハンスメント層5に隣接する。この場合、ウェル層6は、ドリフト層7に直接隣接する。ウェル層6は、ボトム611を有している。それは、エミッタ側面12からの最大距離である。ウェル層6は、ウェル層深さ61でそれまで伸びる。ウェル層ボトム611は、ゲートボトム211よりコレクタ側面16に接近している。ゲートボトム211よりコレクタ側面16に近いウェル層ボトム611を有していることによって、トレンチコーナーにおける高ピーク電界は、縮小されるまたはさらに回避される。それによって、デバイスのスイッチング損失を減少する。付加的なエンハンスメント層52およびウェル層62がデバイスに加えられる場合、これは、図6に示されるようなデバイスに起因する。接続層58は、上特に、図6~9で与えられた説明によって設計することができる。発明のデバイスは、見本となるように、シリコンまたはGaNまたはSiCウェハに基づいて作られる。発明のバイポーラデバイスの製造のために、シリコンまたはGaNまたはSiCで見本となるように作られたウェハが提供される。そのようなウェハ内またはそれぞれにおいては、層は、後に拡散する粒子の注入implantまたは堆積depositionにより、エピタキシャル成長によって一般的に形成される。トレンチゲート電極2の形成のために、エンハンスメント層5、52、55、55’およびウェル層6、62、65、65’は、ギャップを形成するために局所的に除去される。そこに、トレンチゲート電極は、後で作られる。別の実施形態では、層の導電型は切り替えられる、つまり、第1の導電型のすべての層例えば、ソース領域は、p型である。また、第2の導電型のすべての層例えば、ベース領域は、n型である。用語具備するcomprisingは、他のエレメントまたはステップを除外しない、不定冠詞1つaまたは1つanは、複数を除外しないことが、注目されるべきである。さらに、異なる実施形態に記述されたエレメントは、組み合わせられてもよい。請求項での引用符号が請求項の範囲を制限するとして解釈されないことは、さらに注目されるべきである。1バイポーラ半導体デバイス、1’従来技術のバイポーラ半導体デバイス、11エミッタ電極、12エミッタ側面、15コレクタ電極、16コレクタ側面、2トレンチゲート電極、21ゲート深さ、211ゲートボトム、25絶縁層、28さらなる絶縁層、3ソース領域、4ベース層、5エンハンスメント層、52付加的なエンハンスメント層、53付加的なエンハンスメント層深さ、55、55’さらなる付加的なエンハンスメント層、56、56’セット、58接続層、6ウェル層、61ウェル層深さ、611ウェル層ボトム、62付加的なウェル層、63付加的なウェル層深さ、631付加的なウェル層ボトム、64付加的なウェル層厚さ、65、65’さらなる付加的なウェル層、7ドリフト層、75バッファ層、8コレクタ層、85アノード層。