第1乃至第3のN型トランジスタと、第1乃至第3のP型トランジスタと、アナログスイッチと、容量手段とを有し、前記第1のP型トランジスタのドレインは、前記第1のN型トランジスタのドレインと電気的に接続され、前記第1のP型トランジスタのソースは、高電位電源と電気的に接続され、前記第1のN型トランジスタのソースは、低電位電源と電気的に接続され、前記第2のP型トランジスタのドレインは、前記第1のP型トランジスタのゲートと電気的に接続され、前記第2のP型トランジスタのドレインは、前記第3のN型トランジスタのソース又はドレインの一方と電気的に接続され、前記第2のP型トランジスタのゲートは、前記第3のN型トランジスタのゲートと電気的に接続され、前記第2のN型トランジスタのドレインは、前記第1のN型トランジスタのゲートと電気的に接続され、前記第2のN型トランジスタのドレインは、前記第3のP型トランジスタのソース又はドレインの一方と電気的に接続され、前記第2のN型トランジスタのゲートは、前記第3のP型トランジスタのゲートと電気的に接続され、前記アナログスイッチは、前記第3のN型トランジスタのソース又はドレインの他方、及び前記第3のP型トランジスタのソース又はドレインの他方と電気的に接続され、前記容量手段の一方は、前記アナログスイッチ、前記第3のN型トランジスタのソース又はドレインの他方、及び前記第3のP型トランジスタのソース又はドレインの他方と電気的に接続され、前記容量手段の容量は、前記第1のP型トランジスタ及び前記第1のN型トランジスタで発生する容量より大きく、前記アナログスイッチには、第1のラッチ信号、第2のラッチ信号、及びデータ信号が入力され、前記第1のラッチ信号は、前記第2のP型トランジスタのゲート、及び前記第3のN型トランジスタのゲートに入力され、前記第2のラッチ信号は、前記第2のN型トランジスタのゲート、及び前記第3のP型トランジスタのゲートに入力されることを特徴とする半導体装置。第1乃至第3のN型トランジスタと、第1乃至第3のP型トランジスタと、アナログスイッチと、容量手段とを有し、前記第1のP型トランジスタのドレインは、前記第1のN型トランジスタのドレインと電気的に接続され、前記第1のP型トランジスタのソースは、高電位電源と電気的に接続され、前記第1のN型トランジスタのソースは、低電位電源と電気的に接続され、前記第2のP型トランジスタのドレインは、前記第1のP型トランジスタのゲートと電気的に接続され、前記第2のP型トランジスタのドレインは、前記第3のN型トランジスタのソース又はドレインの一方と電気的に接続され、前記第2のP型トランジスタのゲートは、前記第3のN型トランジスタのゲートと電気的に接続され、前記第2のN型トランジスタのドレインは、前記第1のN型トランジスタのゲートと電気的に接続され、前記第2のN型トランジスタのドレインは、前記第3のP型トランジスタのソース又はドレインの一方と電気的に接続され、前記第2のN型トランジスタのゲートは、前記第3のP型トランジスタのゲートと電気的に接続され、前記アナログスイッチは、前記第3のN型トランジスタのソース又はドレインの他方、及び前記第3のP型トランジスタのソース又はドレインの他方と電気的に接続され、前記容量手段の一方は、前記アナログスイッチ、前記第3のN型トランジスタのソース又はドレインの他方、及び前記第3のP型トランジスタのソース又はドレインの他方と電気的に接続され、前記容量手段の他方は、接地され、前記アナログスイッチには、第1のラッチ信号、第2のラッチ信号、及びデータ信号が入力され、前記第1のラッチ信号は、前記第2のP型トランジスタのゲート、及び前記第3のN型トランジスタのゲートに入力され、前記第2のラッチ信号は、前記第2のN型トランジスタのゲート、及び前記第3のP型トランジスタのゲートに入力されることを特徴とする半導体装置。第1乃至第3のN型トランジスタと、第1乃至第3のP型トランジスタと、アナログスイッチと、容量手段とを有し、前記第1のP型トランジスタのドレインは、前記第1のN型トランジスタのドレインと電気的に接続され、前記第1のP型トランジスタのソースは、高電位電源と電気的に接続され、前記第1のN型トランジスタのソースは、低電位電源と電気的に接続され、前記第2のP型トランジスタのドレインは、前記第1のP型トランジスタのゲートと電気的に接続され、前記第2のP型トランジスタのドレインは、前記第3のN型トランジスタのソース又はドレインの一方と電気的に接続され、前記第2のP型トランジスタのゲートは、前記第3のN型トランジスタのゲートと電気的に接続され、前記第2のN型トランジスタのドレインは、前記第1のN型トランジスタのゲートと電気的に接続され、前記第2のN型トランジスタのドレインは、前記第3のP型トランジスタのソース又はドレインの一方と電気的に接続され、前記第2のN型トランジスタのゲートは、前記第3のP型トランジスタのゲートと電気的に接続され、前記アナログスイッチは、前記第3のN型トランジスタのソース又はドレインの他方、及び前記第3のP型トランジスタのソース又はドレインの他方と電気的に接続され、前記容量手段の一方は、前記アナログスイッチ、前記第3のN型トランジスタのソース又はドレインの他方、及び前記第3のP型トランジスタのソース又はドレインの他方と電気的に接続され、前記容量手段の容量は、前記第1のP型トランジスタ及び前記第1のN型トランジスタで発生する容量より大きく、前記アナログスイッチには、第1のラッチ信号、第2のラッチ信号、及びデータ信号が入力され、第3のラッチ信号は、前記第2のP型トランジスタのゲート、及び前記第3のN型トランジスタのゲートに入力され、第4のラッチ信号は、前記第2のN型トランジスタのゲート、及び前記第3のP型トランジスタのゲートに入力されることを特徴とする半導体装置。第1乃至第3のN型トランジスタと、第1乃至第3のP型トランジスタと、アナログスイッチと、容量手段とを有し、前記第1のP型トランジスタのドレインは、前記第1のN型トランジスタのドレインと電気的に接続され、前記第1のP型トランジスタのソースは、高電位電源と電気的に接続され、前記第1のN型トランジスタのソースは、低電位電源と電気的に接続され、前記第2のP型トランジスタのドレインは、前記第1のP型トランジスタのゲートと電気的に接続され、前記第2のP型トランジスタのドレインは、前記第3のN型トランジスタのソース又はドレインの一方と電気的に接続され、前記第2のP型トランジスタのゲートは、前記第3のN型トランジスタのゲートと電気的に接続され、前記第2のN型トランジスタのドレインは、前記第1のN型トランジスタのゲートと電気的に接続され、前記第2のN型トランジスタのドレインは、前記第3のP型トランジスタのソース又はドレインの一方と電気的に接続され、前記第2のN型トランジスタのゲートは、前記第3のP型トランジスタのゲートと電気的に接続され、前記アナログスイッチは、前記第3のN型トランジスタのソース又はドレインの他方、及び前記第3のP型トランジスタのソース又はドレインの他方と電気的に接続され、前記容量手段の一方は、前記アナログスイッチ、前記第3のN型トランジスタのソース又はドレインの他方、及び前記第3のP型トランジスタのソース又はドレインの他方と電気的に接続され、前記容量手段の他方は、接地され、前記アナログスイッチには、第1のラッチ信号、第2のラッチ信号、及びデータ信号が入力され、第3のラッチ信号は、前記第2のP型トランジスタのゲート、及び前記第3のN型トランジスタのゲートに入力され、第4のラッチ信号は、前記第2のN型トランジスタのゲート、及び前記第3のP型トランジスタのゲートに入力されることを特徴とする半導体装置。請求項1乃至請求項4のいずれか一において、前記第1乃至第3のN型トランジスタ及び前記第1乃至第3のP型トランジスタは、薄膜トランジスタであることを特徴とする半導体装置。TFT回路の場合、回路の電源電位は通常、10V程度必要である。それに対してパネル外部でデータ信号などを作製するコントローラICは、TFT回路よりも低い電源電位で動作するため通常、3.3V電圧の信号を作製する。この低い電圧で作製された信号を図2のようなTFT回路に入力しようとする場合、パネル内か外かのレベルシフト回路で電圧を10V程度に持ち上げてから図2の回路に入力することになる。パネル外でレベルシフトする場合、レベルシフトIC、電源IC等の部品数の増加、消費電力の増加などが起きる。また、パネル内でレベルシフトする場合には、レイアウト面積の増加、消費電力の増加、高周波数動作が困難という問題などが生じる。よって、3.3Vの信号をレベルシフトしないで図2の回路に直接入力することが考えられるが、この場合には次のような問題を生じる。例えば、回路の電位をVSSが0V、VDDが9V、データ信号DATAのLOW電位が3V、HIGH電位が6Vとして図2の回路を動作させようとする場合を考える。また、ラッチ信号LAT及び反転ラッチ信号LATBは、電源電位と同じHIGH電位が9V、LOW電位が0Vとし、全てのN型TFTのしきい値を2V、P型TFTのしきい値を-2Vとする。ラッチ信号LATがLOW電位、反転ラッチ信号LATBがHIGH電位のときは、P型TFT1001及びN型TFT1004が完全にオンし、P型TFT1001のソース電極及びドレイン電極のいずれか一方の電位は9Vとなり、N型TFT1004のソース電極及びドレイン電極のいずれか一方の電位は0Vとなる。ここに、HIGH電位6Vのデータ信号DATAが入力されると、N型TFT1003がオンするが、P型TFT1002も入力電圧が低いためオフ領域動作にならないのでオンする。しかし、この時のP型TFT1002及びN型TFT1003のゲートソース間電圧としきい値の差はそれぞれ、-1V及び4Vとなる。通常、移動度とTFTの大きさから求められる、P型TFTの電流能力とN型TFTの電流能力はほぼ等しくなるよう設計するので、ゲートソース間電圧としきい値の差の絶対値が大きいN型TFT1003がP型TFT1002よりも実効的な抵抗が下がり、結果として出力端子OUTPUTからは0V近くの値が出力されることが期待される。この場合、論理的には正しい動作をすることになるが、オフにしたいP型TFT1002がオンしており電源VDD-VSS間を貫通電流が流れ消費電流の増加という問題が生じる。また、次の場合には正常動作しないという更に深刻な問題となる。それは例えば、N型TFTのしきい値が5V、P型TFTのしきい値が-1Vの場合である。ラッチ信号LATがLOW電位、反転ラッチ信号LATBがHIGH電位のときは、前述と同じようにP型TFT1001及びN型TFT1004が完全にオンし、P型TFT1001の出力電極の電位は9Vとなり、N型TFT1004の出力電極の電位は0Vとなる。ここに、HIGH電位6Vのデータ信号DATAが入力されると、P型TFT1002のゲートソース間電圧としきい値の差及びN型TFT1003のゲートソース間電圧としきい値の差はそれぞれ、-2V及び1Vとなる。ここでβP=βNであるとすると、ゲートソース間電圧としきい値の差の絶対値の大きいP型TFT1002がN型TFT1003よりも実効的な抵抗が低くなり、結果としてHIGHのデータ入力に対して出力からはVDDが出てしまい正しく動作しないことになる。TFTのしきい値はTFTの製造プロセスなどによって大きくばらつくので、電源電位よりも低い電圧の信号を図2の回路に直接入力した場合、相対するP型TFT1002とN型TFT1003のしきい値が想定していた値よりも大きくずれてしまうと正常に動作しないことがある。本発明は上記の問題点を鑑みてなされたものであり、TFTで構成された半導体装置において、低消費電力高周波数動作可能でなおかつTFTの特性ばらつきにも強い回路を提供することを課題とするものである。前述の課題を解決するために、本発明では以下のような手段を講じた。初期状態において、データ信号DATAのHIGH、LOWを判定するP型TFT及びN型TFTのゲート電極それぞれに電源電位を入力するTFTと、信号データDATAを取り込む期間において、前記P型TFT及び前記N型TFTのゲート電極にデータ信号DATAを入力する、前記P型TFT及び前記N型TFTと逆極性のTFTを有するデータ読みこみ回路を用いることで、前記P型TFT及び前記N型TFTのいずれか一方のゲート電極にはデータ信号DATAの電位が入りオンし、他方のゲート電極にはよりオフしやすい電位が入る。従来、前記P型TFT及び前記N型TFTのゲート電極にはデータ信号DATAが直接入力されていたが、本発明のデータ読みこみ回路では、前記P型TFT及び前記N型TFTのゲート電極に入力される電位を、より正確に動作させる方向に異ならせることで、動作マージンを向上させることができる。また、トランジスタの特性ばらつきに強く、低消費電力で高周波動作が可能なデータ読みこみ回路を提供することができる。その配置の概略図を図11に示す。図11に示した回路は3つの回路と3つの信号入力部からなる。動作の説明を行う。第1の回路は第1の信号によって、第3の信号または第1の電源を選択して第3の回路に入力し、第2の回路は第2の信号によって、第3の信号または第2の電源を選択して第3の回路に入力する。そして第1の回路と第2の回路が第3の信号を選択した場合は第3の回路の出力が第3の信号に応じた出力信号第3の信号がHIGH電位であれば第2の電源の電位、LOW電位であれば第1の電源の電位を出力し、第1の回路が電源1を選択し、第2の回路が電源2を選択した場合は第3の回路がハイインピーダンスとなる。ここで、第1の回路と第2の回路はその存在によって第3の回路の出力を補償するため、それぞれを第1の補償回路、第2の補償回路と呼ぶ。本発明は、直列に接続されたN型トランジスタ及び第1P型トランジスタと、第2P型トランジスタを有する電気回路であって、前記N型トランジスタのゲート電極及び前記第1P型トランジスタのゲート電極は互いに接続され、前記N型トランジスタのドレイン電極及び前記第1P型トランジスタのドレイン電極は前記第2P型トランジスタのゲート電極に接続され、前記第1P型トランジスタのソース電極は電源に電気的に接続され、前記N型トランジスタのソース電極には信号が入力されることを特徴とする。また、上記構成において、前記N型トランジスタはアナログスイッチに置換されてもよい。また、本発明は、直列に接続された第1N型トランジスタ及びP型トランジスタと、第2N型トランジスタを有する電気回路であって、前記第1N型トランジスタのゲート電極及び前記P型トランジスタのゲート電極は互いに接続され、前記第1N型トランジスタのドレイン電極及び前記P型トランジスタのドレイン電極は前記第2N型トランジスタのゲート電極に接続され、前記第1N型トランジスタのソース電極は電源に電気的に接続され、前記P型トランジスタのソース電極には信号が入力されることを特徴とする。本発明は、上記構成において、前記P型トランジスタをアナログスイッチに置換してもよい。また、本発明は上記構成において、前記信号の振幅が電源電圧よりも小さいことを特徴とする。また、本発明は上記構成を有する電気回路を用いたことを特徴とするラッチ回路である。本発明は、直列に接続された第1N型トランジスタ及び第1P型トランジスタと、入力されたラッチ信号によりデータ信号の入力か、第1の電源電位の入力かを選択し、前記選択された入力を前記第1P型トランジスタのゲート電極に出力する第1補償回路と、入力された反転ラッチ信号によりデータ信号の入力か第2の電源電位の入力かを選択し、前記第1N型トランジスタのゲート電極に前記選択された入力を出力する第2補償回路とを有するラッチ回路であって、前記データ信号は同一の信号線から入力されたものであり、前記ラッチ回路の出力は前記第1N型トランジスタと前記第1P型トランジスタの接続部から取り出すことを特徴とする。また、本発明は、第1の電源にソース電極が接続されている第1P型トランジスタと第2の電源にソース電極が接続されている第1N型トランジスタが直列に接続されている回路と、互いのゲート電極が接続されており、直列に接続されている第2N型トランジスタと第2P型トランジスタからなる第1補償回路と、互いのゲート電極が接続されており、直列に接続されている第3N型トランジスタと第3P型トランジスタからなる第2補償回路とを有するラッチ回路であって、前記第2N型トランジスタ及び前記第3P型トランジスタのソース電極は同じデータ線に接続されており、前記第2P型トランジスタのソース電極は前記第1の電源に接続されており、前記第3N型トランジスタのソース電極は前記第2の電源に接続されており、前記第2N型トランジスタ及び前記第2P型トランジスタのドレイン電極が前記第1P型トランジスタのゲート電極と接続されており、前記第3N型トランジスタ及び前記第3P型トランジスタのドレイン電極が前記第1N型トランジスタのゲート電極と接続されており、前記第1N型トランジスタまたは前記第1P型トランジスタのドレイン電極から出力が取り出されることを特徴とする。このような構成にすることで、レベルシフタが不要になり、低消費電力高周波数動作可能でなおかつTFTの特性ばらつきにも強い回路を提供することができる。本発明によって、レベルシフタが不要となり、パネル外ではレベルシフトIC、電源IC等が減り、部品数の削減、消費電力の低減が可能となる。パネル内ではレイアウト面積の縮小、コンパクト化による歩留まりの向上、消費電力の低減、高周波数で動作が可能となる。また本発明は、ダブルゲートのTFT直列に接続された2つのTFTをシングルゲートのTFTにすることができる。その結果、TFTのゲート幅を大きく設定する必要はなく、またTFTのサイズを小さくすることができるため、高集積化が可能となる。さらに、そのゲートゲート容量を負荷とする素子の負担を軽減し、全体としても負荷が小さくなるため、高周波動作が可能となる。さらに、本発明は、TFTのしきい値バラツキにも強く、信号の振幅が電源電圧より小さくても、信号をそのまま直に用いて正確に動作させることができる。以下、本発明の実施の形態について、図面を参照しながら説明する。ここで特に断りのない限りVDDは9V、VSSは0V、データ信号のHIGH電位は6V、LOW電位は3V、ラッチ信号のHIGH電位は9V、LOW電位は0V、出力のHIGH電位は9V、LOW電位は0Vとする。もちろん、実際の回路においてはこの数値に限定されない。なお、説明の便宜上、以下では本発明の回路をデータ読み込み回路と呼ぶことにする。このデータ読み込み回路は図2で示した従来例における第1のクロックドインバータ1000に相当する。また、本明細書で用いられるTFTはシングルゲート、ダブルゲート、マルチゲートのいずれの構造でもよく、公知の構造を全て用いることができる。実施形態1図1に本実施形態のデータ読みこみ回路の構成を示す。本実施形態のデータ読みこみ回路は第1、第2、第3のP型TFT101、103、106及び第1、第2、第3のN型TFT102、104、105の6個のトランジスタから構成される。第1のP型TFT101のゲート電極には第2のP型TFT103のドレイン電極及び第3のN型TFT105のソース電極及びドレイン電極のいずれか一方が接続され、第1のP型TFT101のソース電極には高電位電源VDDが接続されている。第1のN型TFT102のゲート電極には第2のN型TFT104のドレイン電極及び第3のP型TFT106のソース電極及びドレイン電極のいずれか一方が接続され、第1のN型TFT102のソース電極には低電位電源VSSが接続されている。また、第2のP型TFT103のゲート電極と第3のN型TFT105のゲート電極にはラッチ信号LATが入力され、第2のP型TFT103のソース電極には高電位電源VDDが接続されている。第2のN型TFT104のゲート電極と第3のP型TFT106のゲート電極には反転ラッチ信号LATBが入力され、第2のN型TFT104のソース電極には低電位電源VSSが接続されている。第3のN型TFT105のソース電極及びドレイン電極の他方及び第3のP型TFT106のソース電極及びドレイン電極の他方にはデータ信号DATAが入力されている。そして、第1のP型TFT101のドレイン電極及び第1のN型TFT102のドレイン電極には出力端子OUTPUTが接続されている。次に、動作の説明を行う。データ信号DATAと、ラッチ信号LATと、反転ラッチ信号LATBとの入力を図3Aのようなタイミングチャートに従って行う。ここで、ラッチ信号LATがHIGHであり、反転ラッチ信号LATBがLOWである期間を期間t1、ラッチ信号LATがLOWであり、反転ラッチ信号LATBがHIGHである期間を期間t2とする。データ信号DATAはHIGH、LOWどちらも取りうる但し、期間t1の期間内にはデータ信号は変化しないものとする。それぞれの期間の動作を以下に説明する。期間t1において、HIGH電位のラッチ信号LAT及びLOW電位の反転ラッチ信号LATBによって第2のP型TFT103及び第2のN型TFT104はオフする。このとき、データ信号DATAがHIGHの場合は、第3のP型TFT106及び第1のN型TFT102はオンする。また、第3のN型TFT105、第1のP型TFT101の少なくともいずれか一方の閾値の絶対値が3Vを超えている場合は、第1のP型TFT101はオフするので、出力OUTPUTはVSS電位となる。一方データ信号DATAがLOWの場合は、第3のN型TFT105及び第1のP型TFT101はオンする。また、第3のP型TFT106、第1のN型TFT102の少なくともいずれか一方の閾値の絶対値が3Vを超えている場合は、第1のN型TFT102はオフするので、出力OUTPUTはVDD電位となる。よって、リーク電流もなく低消費電力化が実現できる。また、前記閾値の絶対値が3Vを超えない場合において例としてP型TFTの閾値が-2V、N型TFTの閾値が2Vとする、その動作について説明する。データ信号DATAがHIGHのときは第3のP型TFT106及び第1のN型TFT102がオンするが、第3のN型TFT105及び第1のP型TFT101もオフ領域動作にならずにオンする。この時の第1のP型TFT101及び第1のN型TFT102のゲートソース間電圧としきい値の差はそれぞれ、-1V及び4Vとなる。通常、移動度とTFTの大きさから求められる、P型TFTの電流能力とN型TFTの電流能力はほぼ等しくなるよう設計するので、ゲートソース間電圧としきい値の差の絶対値が大きいN型TFT102がP型TFT101よりも実効的な抵抗が下がり、出力端子OUTPUTからはLOW電位が出力される。一方、データ信号DATAがLOWのときは第3のN型TFT105及び第1のP型TFT101がオンするが、第3のP型TFT106及び第1のN型TFT102もオフ領域動作にならずにオンする。この時の第1のP型TFT101及び第1のN型TFT102のゲートソース間電圧としきい値の差はそれぞれ、-4V及び1Vとなる。よって、第1のP型TFT101が第1のN型TFT102よりも実効的な抵抗が下がり、出力端子OUTPUTにはHIGH電位が出力される。期間t2において、LOW電位のラッチ信号LATによって、第3のN型TFT105はオフ、第2のP型TFT103はオンになり、第1のP型TFT101のゲート電極の電位がVDDとなって第1のP型TFT101がオフする。また同時にHIGH電位の反転ラッチ信号LATBによって、第3のP型TFT106はオフ、第2のN型TFT104はオンになり、第1のN型TFT102のゲート電極の電位がVSSとなり、第1のN型TFT102もまたオフし、データ読み込み回路がハイインピーダンス状態になる。従って、データ信号DATAが期間t2の間に変化しても出力端子OUTPUTの出力に影響を与えない。以上の動作は出力結果を見れば従来例とほとんど変わらないが、本発明のデータ読みこみ回路は従来例と比較して以下の2つの特徴を有する。まず、しきい値が従来例では動作しないような値でも動作させることが可能な点である。例えば、図1においてN型TFTのしきい値を5V、P型TFTのしきい値を-1Vとする。前述したように従来例ではこのしきい値では正常動作しない。このとき、ラッチ信号LATがHIGH、反転ラッチ信号LATBがLOWであるときデータの取り込み動作を考える。なお、HIGH電位のラッチ信号LATにより第2のP型TFT103はオフし、同様にLOW電位の反転ラッチ信号LATBにより第2のN型TFT104はオフしている。また、初期状態として、第1のP型TFT101のゲート電極にかかっている電位はVDD9V、第1のN型TFT102のゲート電極にかかっている電位はVSS0Vである。まず、データ信号DATAがHIGH電位6Vの時を考える。このとき、第3のN型TFT105のしきい値が5Vであるから、第3のN型TFT105のゲートソース間電圧の絶対値がN型TFT105のしきい値の絶対値を下回るため第3のN型TFT105はオフする。一方、第3のP型TFT106はしきい値が-1Vであり、第3のP型TFT106のゲートソース間電圧の絶対値が第3のP型TFT106のしきい値の絶対値を上回るため第3のP型TFT106はオンする。よって、第1のN型TFT102のゲート電極にかかる電位がHIGHのデータ信号DATAとなり第1のN型TFT102がオンする。一方、第1のP型TFT101のゲート電極にかかる電位は9Vであるからオフしたままである。したがって、出力端子OUTPUTからはLOW電位が出力される。次に、データ信号DATAがLOW電位3Vの時を考える。このとき、第3のN型TFT105がオンして第1のP型TFT101のゲート電極の電位がデータ信号DATAの電位と一致し、第3のP型TFT106がオンして第1のN型TFT102のゲート電極の電位がデータ信号DATAと一致する。ここで、第1のN型TFT102のしきい値が5Vであるから第1のN型TFT102のゲートソース間電圧の絶対値がしきい値の絶対値を下回り、第1のN型TFT102はオフする。一方第1のP型TFT101はオンするので出力端子OUTPUTからはHIGH電位が出力される。このように、従来例では動作しないしきい値でも、本発明では動作させることが可能である。もう一つの特徴は応答速度の向上である。図1において、N型TFTのしきい値を2V、P型TFTのしきい値を-2Vとする。このときデータ信号DATAの入力がLOWで、ラッチ信号LATがHIGH、反転ラッチ信号LATBがLOWであるときの出力を考える。このとき、HIGH電位のラッチ信号LATにより第2のP型TFT103はオフし、同様にLOW電位の反転ラッチ信号LATBにより第2のN型TFT104はオフしている。LOW電位であるデータ信号DATAはまず第3のN型TFT105の入力電極と第3のP型TFT106のゲート電極に入力され、HIGH電位のラッチ信号LATによって第3のN型TFT105が、LOW電位の反転ラッチ信号LATBによって第3のP型TFT106がオンする。ここで第3のN型TFT105がオンする直前まではLOW電位のラッチ信号LATによって第2のP型TFT103がオンしていたため、第3のN型TFT105の出力電極の電位はVDDになっている。よって、第3のN型TFT105の出力電極とゲート電極の電位が等しいことから動作は飽和領域となり、第3のN型TFT105のゲートソース間電圧と第3のN型TFT105のしきい値の差は4Vである。一方、第3のP型TFT106は、オンする直前まではHIGH電位の反転ラッチ信号LATBによって第2のN型TFT104がオンしていたため、第3のP型TFT106の出力電極の電位はVSSになっている。よって、第3のP型TFT106のゲートソース間電圧と第3のP型TFT106のしきい値の差は-1Vである。通常、移動度とTFTの大きさから求められるP型TFTの電流能力とN型TFTの電流能力がほぼ等くなるよう設計するので、ゲートソース間電圧としきい値の差の絶対値の大きい第3のN型TFT105の方が第3のP型TFT106よりその実効的な抵抗が下がる。従って、LOW電位であるデータ信号DATAは、第1のN型TFT102よりも第1のP型TFT101のゲート電極に先に伝達される。その結果、第1のN型TFT102よりも第1のP型TFT101のほうが先にオンし、HIGH電位の出力が速く行える。データ信号DATAの入力がHIGHの場合も、同様の原理で第1のN型TFT102のほうが先にオンしLOW電位の出力が速く行える。これらの利点を生かすためには、期間t1の期間内にデータ信号DATAが変化しないようにしておくと動作上好ましい。実施形態2図4に実施形態1とは異なる、実施形態2のデータ読みこみ回路の構成例を示す。本実施形態のデータ読みこみ回路は前記実施形態1に新たに第4のP型TFT201と第4のN型TFT202を追加したものである。第4のP型TFT201のソース電極には第1のP型TFT101のドレイン電極が接続され、第4のN型TFT202のソース電極には第1のN型TFT102のドレイン電極が接続され、第4のP型TFT201のドレイン電極及び第4のN型TFT202のドレイン電極には出力端子OUTPUTが接続されている。また、第4のP型TFT201のゲート電極及び第4のN型TFT202のゲート電極にはデータ信号DATAが入力されている。次に、動作の説明を行う。データ信号DATAと、ラッチ信号LATと、反転ラッチ信号LATBとの入力を図3Aのようなタイミングチャートに従って行う。ここで、ラッチ信号LATがHIGHであり、反転ラッチ信号LATBがLOWである期間を期間t1、ラッチ信号LATがLOWであり、反転ラッチ信号LATBがHIGHである期間を期間t2とする。データ信号DATAはHIGH、LOWどちらも取りうる但し、期間t1の期間内にはデータ信号は変化しないものとする。それぞれの期間の動作は以下のように記述される。期間t1において、HIGH電位のラッチ信号LAT及びLOW電位の反転ラッチ信号LATBによって第2のP型TFT103及び第2のN型TFT104はオフする。このとき、データ信号DATAがHIGHの場合は、第3のP型TFT106、第1のN型TFT102及び第4のN型TFT202はオンする。また、第3のN型TFT105、第1のP型TFT101、第4のP型TFT201の少なくともいずれか一つの閾値の絶対値が3Vを超えている場合は、出力OUTPUTにVDDは出力されず、出力OUTPUTはVSS電位となる。一方データ信号DATAがLOWの場合は、第3のN型TFT105、第1のP型TFT101及び第4のP型TFT201はオンする。また、第3のP型TFT106、第1のN型TFT102、第4のN型TFT202の少なくともいずれか一つの閾値の絶対値が3Vを超えている場合は、出力OUTPUTにVSSは出力されず、出力OUTPUTはVDD電位となる。よって、リーク電流もなく低消費電力化が実現できる。また、前記閾値の絶対値が3Vを超えない場合において例としてP型TFTの閾値が-2V、N型TFTの閾値が2Vとする、その動作について説明する。データ信号DATAがHIGHのときは第3のP型TFT106、第1のN型TFT102及び第4のN型TFT202はオンするが、第3のN型TFT105、第1のP型TFT101及び第4のP型TFT201もまたオフ領域動作にならずにオンする。しかし、この時の第1のP型TFT101及び第1のN型TFT102のゲートソース間電圧としきい値の差はそれぞれ、-1V及び4Vとなる。通常、移動度とTFTの大きさから求められる、P型TFTの電流能力とN型TFTの電流能力はほぼ等しくなるよう設計するので、ゲートソース間電圧としきい値の差の絶対値が大きい第1のN型TFT102及び第4のN型TFT202が第1のP型TFT101及び第4のP型TFT201よりも実効的な抵抗が下がり、結果として出力端子OUTPUTからはLOW電位が出力される。一方、データ信号DATAがLOWのときは第3のN型TFT105、第1のP型TFT101及び第4のP型TFT201がオンするが、第3のP型TFT106、第1のN型TFT102及び第4のN型TFT202もまたオフ領域動作にならずにオンする。しかし、この時の第1のP型TFT101及び第1のN型TFT102のゲートソース間電圧としきい値の差はそれぞれ、-4V及び1Vとなる。よって、ゲートソース間電圧としきい値の差の絶対値が大きい第1のP型TFT101及び第4のP型TFT201が、第1のN型TFT102及び第4のN型TFT202よりも実効的な抵抗が下がり、結果として出力端子OUTPUTにはHIGH電位が出力される。期間t2において、LOW電位のラッチ信号LATによって、第3のN型TFT105はオフになる。そして第2のP型TFT103はオンになり、第1のP型TFT101のゲート電極の電位がVDDとなって、第1のP型TFT101がオフする。また同時にHIGH電位の反転ラッチ信号LATBによって、第3のP型TFT106はオフになる。そして第1のN型TFT104はオンになり、第1のN型TFT102のゲート電極の電位がVSSとなり、第1のN型TFT102もまたオフし、データ読み込み回路がハイインピーダンス状態になる。従って、データ信号DATAが期間の間に変化しても出力端子OUTPUTの出力に影響を与えない。本実施形態の特徴として、前記実施形態1と同様にTFTが従来例では動作しないしきい値でも動作することと応答速度が向上すること、そしてTFTの数を増やすことでN型TFTとP型TFTの抵抗比が上がりより確実に動作しやすいことがあげられる。本実施形態も、前記実施形態1と同様、期間t1の期間内にデータ信号DATAが変化しないようにしておくと動作上好ましい。実施形態3図5に実施形態1及び2とは異なる、実施形態3のデータ読みこみ回路の構成例を示す。本実施形態のデータ読みこみ回路は前記実施形態1に新たに第4のN型TFT301と第4のP型TFT302を追加した。また、前記実施形態1におけるラッチ信号LAT及び反転ラッチ信号LATBを本実施形態では第1のラッチ信号LAT1及び第1の反転ラッチ信号LAT1Bとし、新たに第2のラッチ信号LAT2及び第2の反転ラッチ信号LAT2Bを追加した。第4のN型TFT301のソース電極及びドレイン電極のいずれか一方にはデータ信号DATAが入力され、他方には第3のN型TFT105のソース電極及びドレイン電極のいずれか一方が接続されている。第4のP型TFT302のソース電極及びドレイン電極のいずれか一方にはデータ入力信号DATAが入力され、他方には第3のP型TFT106のソース電極及びドレイン電極のいずれか一方が接続されている。第2のP型TFT103と第3のN型TFT105のゲート電極には第1のラッチ信号LAT1が、また、第2のN型TFT104と第3のP型TFT106のゲート電極には第1のラッチ信号の反転信号である第1の反転ラッチ信号LAT1Bが入力されている。そして第4のN型TFT301のゲート電極には第2のラッチ信号LAT2が、第4のP型TFT302のゲート電極には第2のラッチ信号の反転信号である第2の反転ラッチ信号LAT2Bが入力されている。次に、動作の説明を行う。データ信号DATAと、第1のラッチ信号LAT1と、第1の反転ラッチ信号LAT1B、第1のラッチ信号と周期を同じく位相の異なる第2のラッチ信号LAT2と、第2の反転ラッチ信号LAT2Bとを図3Bのようなタイミングチャートに従って入力する。ここで、第1のラッチ信号LAT1がLOWであり、第2のラッチ信号LAT2がLOWであり、第1の反転ラッチ信号LAT1BがHIGHであり、第2の反転ラッチ信号LAT2BがHIGHである期間を期間t1とする。続いて第1のラッチ信号LAT1がHIGHであり、第2のラッチ信号LAT2がLOWであり、第1の反転ラッチ信号LAT1BがLOWであり、第2の反転ラッチ信号LAT2BがHIGHである期間をt2とする。続いて第1のラッチ信号LAT1がHIGHであり、第2のラッチ信号LAT2がHIGHであり、第1の反転ラッチ信号LAT1BがLOWであり、第2の反転ラッチ信号LAT2BがLOWである期間を期間t3とする。そして第1のラッチ信号LAT1がLOWであり、第2のラッチ信号LAT2がHIGHであり、第1の反転ラッチ信号LAT1BがHIGHであり、第2の反転ラッチ信号LAT2BがLOWである期間を期間t4とする。データ信号DATAはHIGH、LOWどちらも取りうる但し、期間t3の期間内にはデータ信号は変化しないものとする。それぞれの期間の動作は以下のように記述される。期間t1において、LOW電位の第1のラッチ信号LAT1によって、第3のN型TFT105はオフになる。そして第2のP型TFT103はオンになる。一方HIGH電位の第1の反転ラッチ信号LAT1Bによって、第3のP型TFT106はオフになり、第2のN型TFT104はオンになる。よって、第1のP型TFT101のゲート電極の電位がVDDとなって第1のP型TFT101がオフする。また同時に第1のN型TFT102のゲート電極の電位がVSSとなり、第1のN型TFT102もまたオフし、データ読み込み回路がハイインピーダンス状態になる。従って、データ信号DATAが期間t1の期間に変化しても出力端子OUTPUTの出力に影響を与えない。期間t2において、HIGH電位の第1のラッチ信号LAT1によって第3のN型TFT105がオンになり、LOW電位の第1の反転ラッチ信号によってLAT1Bによって第3のP型TFT106がオンになる。同時に第2のP型TFT103及び第2のN型TFT104はオフするが、LOW電位の第2のラッチ信号LAT2により第4のN型TFT301がオフであり、またHIGH電位の第2の反転ラッチ信号LAT2Bにより第4のP型TFT302がオフなので、期間t2の時点では依然として第1のP型TFT101のゲート電極の電位はVDD、また第1のN型TFT102のゲート電極の電位はVSSである。よって第1のP型TFT101、第1のN型TFT102共にオフである。従ってデータ読み込み回路がハイインピーダンス状態になり、データ信号DATAが期間t2の間に変化しても出力端子OUTPUTの出力に影響を与えない。期間t3において、HIGH電位の第1のラッチ信号LAT1及びLOW電位の第1の反転ラッチ信号LAT1Bによって第2のP型TFT103及び第2のN型TFT104はオフする。このとき、データ信号DATAがHIGHの場合は、第4のP型TFT302、第3のP型TFT106及び第1のN型TFT102はオンする。また、第4のN型TFT301、第3のN型TFT105、第1のP型TFT101の少なくともいずれか一つの閾値の絶対値が3Vを超えている場合は、第1のP型TFT101はオフするので、出力OUTPUTはVSS電位となる。一方データ信号DATAがLOWの場合は、第4のN型TFT301、第3のN型TFT105及び第1のP型TFT101はオンする。また、第4のP型TFT302、第3のP型TFT106及び第1のN型TFT102の少なくともいずれか一つの閾値の絶対値が3Vを超えている場合は、第1のN型TFT102はオフするので、出力OUTPUTはVDD電位となる。よって、リーク電流もなく低消費電力化が実現できる。また、前記閾値の絶対値が3Vを超えない場合において例としてP型TFTの閾値が-2V、N型TFTの閾値が2Vとする、その期間t3の動作について説明する。データ信号DATAがHIGHのときは第1のN型TFT102がオンするが、第1のP型TFT101もまたオフ領域動作にならずにオンする。しかし、この時の第1のP型TFT101及び第1のN型TFT102のゲートソース間電圧としきい値の差はそれぞれ、-1V及び4Vとなる。通常、移動度とTFTの大きさから求められる、P型TFTの電流能力とN型TFTの電流能力はほぼ等しくなるよう設計するので、ゲートソース間電圧としきい値の差の絶対値が大きい第1のN型TFT102が第1のP型TFT101よりも実効的な抵抗が下がり、結果として出力端子OUTPUTからはLOW電位が出力される。一方、データ信号DATAがLOWのときは第1のP型TFT101がオンするが、第1のN型TFT102もまたオフ領域動作にならずにオンする。しかし、この時の第1のP型TFT101及び第1のN型TFT102のゲートソース間電圧としきい値の差はそれぞれ、-4V及び1Vとなる。よって、ゲートソース間電圧としきい値の差の絶対値が大きい第1のP型TFT101が第1のN型TFT102よりも実効的な抵抗が下がり、結果として出力端子OUTPUTからはHIGH電位が出力される。期間t4において、第1のラッチ信号LAT1がLOWとなり第3のN型TFT105はオフし、第1の反転ラッチ信号LAT1BがHIGHとなり第3のP型TFT106もまたオフする。一方、第2のP型TFT103及び第2のN型TFT104はオンするため、第1のP型TFT101はゲート電極の電位がVDDとなってオフし、第1のN型TFT102もまたゲート電極の電位がVSSとなりオフする。このためデータ読み込み回路がハイインピーダンス状態になる。従って、データ信号DATAが期間t4の期間内に変化しても出力端子OUTPUTの出力に影響を与えない。以上の動作をまとめると、期間が期間t3のときは入力されるデータ信号DATAに応じた能動的な出力をおこない、その他の期間は出力がハイインピーダンスとなる。第2のラッチ信号LAT2及び第2の反転ラッチ信号LAT2Bは新たにパルス発生器で作り出したものでも良いし、第1のラッチ信号LAT1及び第1の反転ラッチ信号LAT1Bを遅延回路など何らかの手段で遅延させたものでも良い。特に後者はパルス発生器を作る必要が無く容易な手段で実現できるので好ましい。また、第1のラッチ信号LAT1と第2のラッチ信号LAT2、第1の反転ラッチ信号LAT1Bと第2の反転ラッチ信号LAT2Bを入れ替えた、図3Cのタイミングチャートに従って入力した場合を考える。この場合も期間t3において、データ信号DATAに応じた出力が行われ、それ以外ではデータ信号DATAによる出力への影響はない。従って、パルスのタイミングは第1のラッチ信号LAT1と第2のラッチ信号LAT2のどちらが先であっても良い。本実施形態の特徴は、前記実施形態1と同様にTFTが従来例では動作しないしきい値でも動作することと応答速度が向上することである。また、本実施形態は、期間t3の期間内にデータ信号DATAが変化しないようにしておくと動作上好ましい。実施形態4図6に実施形態1乃至3とは異なる、実施形態4のデータ読みこみ回路の構成例を示す。本実施形態のデータ読みこみ回路は前記実施形態1に新たに容量手段410とアナログスイッチ420を追加したものである。アナログスイッチ420はデータ信号DATAの第3のN型TFT105及び第3のP型TFT106への入力を制御する。アナログスイッチ420にはラッチ信号LAT及び反転ラッチ信号LATBが入力されている。容量手段410にはアナログスイッチ420、第3のN型TFT105のソース電極及びドレイン電極のいずれか一方及び第3のP型TFT106のソース電極及びドレイン電極のいずれか一方が接続され、データ信号DATAの電位に応じた電荷を溜め込む。次に、動作の説明を行う。データ信号DATAと、ラッチ信号LATと、反転ラッチ信号LATBとの入力を図3Dのようなタイミングチャートに従って行う。ここで、ラッチ信号LATがLOWであり、反転ラッチ信号LATBがHIGHである期間を期間t1、ラッチ信号LATがHIGHであり、反転ラッチ信号LATBがLOWである期間を期間t2とする。データ信号DATAはHIGH、LOWどちらも取りうる。それぞれの期間の動作は以下のように記述される。期間t1において、LOW電位のラッチ信号LAT及びHIGH電位の反転ラッチ信号LATBによって、アナログスイッチ420がオンして容量手段410にデータ信号に応じた電荷が溜め込まれる。また、LOW電位のラッチ信号LATによって、第3のN型TFT105はオフになる。そして、第2のP型TFT103はオンになり、第1のP型TFT101のゲート電極の電位がVDDとなって第1のP型TFT101がオフする。同時に、HIGH電位の反転ラッチ信号LATBによって、第3のP型TFT106はオフになる。そして第2のN型TFT104はオンになり、第1のN型TFT102のゲート電極の電位がVSSとなり、第1のN型TFT102もまたオフし、データ読み込み回路がハイインピーダンス状態になる。従って、データ信号DATAが期間t1の期間に変化しても出力端子OUTPUTの出力に影響を与えない。期間t2において、HIGH電位のラッチ信号LAT及びLOW電位の反転ラッチ信号LATBによってアナログスイッチ420、第2のP型TFT103及び第2のN型TFT104がオフし、第3のN型TFT105と第3のP型TFT106がオンする。容量手段410に動作期間が期間t1から期間t2に変化した時点でのデータ信号DATAの電位に応じた電荷が溜めこまれているため、第1のP型TFT101のゲート電極及び第1のN型TFT102のゲート電極に、容量手段410に溜め込まれた電荷が入力される。このとき容量手段410から第1のP型TFT101のゲート電極及び第1のN型TFT102のゲート電極への電荷の移動による電位変化データ信号DATAがHIGHのときは電位降下、データ信号DATAがLOWのときは電位上昇が起こるが、この電位変化は容量手段410と第1のP型TFT101及び第1のN型TFT102で発生する容量との比に影響するため、容量手段410が充分大きな容量をとることができれば電位変化を抑えることができる。従って、第1のP型TFT101のゲート電極の電位及び第1のN型TFT102のゲート電極の電位は、期間t1から期間t2に変化した時点でのデータ信号DATAの電位とほぼ同じ値となる。もしこの期間中データ信号DATAの電位がHIGHからLOWあるいはLOWからHIGHに変わった場合でも、前記アナログスイッチ420がオフしているため、出力端子OUTPUTの出力に影響を及ぼさない。本実施形態の特徴は、前記実施形態1と同様にTFTが従来例では動作しないしきい値でも動作することと応答速度が向上することである。また、ラッチ信号LATがHIGHで反転ラッチ信号LATBがLOWで第1のP型TFT101のゲート電極及び第1のN型TFT102のゲート電極にデータ信号DATAの電位を印加するときにはアナログスイッチ420によってデータ信号が遮断されているため、途中でデータ信号が変化しても動作に影響がない。また、本実施形態で用いられる容量手段410はTFTのゲート電極と入力電極との間、もしくはTFTのゲート電極と出力電極との間の容量を用いた容量手段でも、半導体層を形成する材料、ゲート電極を形成する材料、配線材料のうちいずれか2材料と、前記2材料間の絶縁膜とでなる容量手段でも良い。また、データ信号線全体の負荷を小さくするため、アナログスイッチ420の入力端子とデータ信号DATA入力部の間にスイッチ等の、容量手段410にデータ信号DATAを取り込む期間を選択する手段を設けてもよい。実施形態5図7に実施形態1乃至4とは異なる、実施形態5のデータ読みこみ回路の構成例を示す。本実施形態のデータ読みこみ回路は前記実施形態4の第2のP型TFT103、第2のN型TFT104、第3のN型TFT105、第3のP型TFT106及びアナログスイッチ420を制御していた正反のラッチ信号をさらにTFT制御用LAT1LAT1Bとアナログスイッチ制御用LAT2LAT2Bにわけたものである。アナログスイッチ420には第2のラッチ信号LAT2と、第2のラッチ信号LAT2の反転信号である第2の反転ラッチ信号LAT2Bとがそれぞれ入力されている。次に、動作の説明を行う。データ信号DATAと、第1のラッチ信号LAT1と、第1の反転ラッチ信号LAT1B、第1のラッチ信号と周期を同じく位相の異なる第2のラッチ信号LAT2と、第2の反転ラッチ信号LAT2Bとを図3Eのようなタイミングチャートに従って入力する。ここで、第1のラッチ信号LAT1がLOWであり、第2のラッチ信号LAT2がHIGHであり、第1の反転ラッチ信号LAT1BがHIGHであり、第2の反転ラッチ信号LAT2BがLOWである期間を期間t1とする。続いて第1のラッチ信号LAT1がLOWであり、第2のラッチ信号LAT2がLOWであり、第1の反転ラッチ信号LAT1BがHIGHであり、第2の反転ラッチ信号LAT2BがHIGHである期間を期間t2とする。続いて第1のラッチ信号LAT1がHIGHであり、第2のラッチ信号LAT2がHIGHであり、第1の反転ラッチ信号LAT1BがLOWであり、第2の反転ラッチ信号LAT2BがLOWである期間を期間t3とする。データ信号DATAはHIGH、LOWどちらも取りうる。それぞれの期間の動作は以下のように記述される。期間t1において、HIGH電位の第2のラッチ信号LAT2及びLOW電位の第2の反転ラッチ信号LAT2Bによってアナログスイッチ420がオフしている。また、LOW電位の第1のラッチ信号LAT1によって第3のN型TFT105はオフになり、第2のP型TFT103はオンになる。そして第1のP型TFT101のゲート電極の電位がVDDとなって第1のP型TFT101がオフする。また同時にHIGH電位の第1の反転ラッチ信号LAT1Bによって第3のP型TFT106はオフになり、第2のN型TFT104はオンになる。そして第1のN型TFT102のゲート電極の電位がVSSとなり、第1のN型TFT102もまたオフし、データ読み込み回路がハイインピーダンス状態になる。従って、データ信号DATAが期間t1の間に変化しても出力端子OUTPUTの出力に影響を与えない。期間t2において、LOW電位の第2のラッチ信号LAT2及びHIGH電位の第2の反転ラッチ信号LAT2Bによってアナログスイッチ420がオンする。これにより容量手段410にデータ信号DATAの電位に応じた電荷が蓄えられる。このときLOW電位の第1のラッチ信号LAT1によって第2のP型TFT103はオンであり、第1のP型TFT101のゲート電極の電位はVDDとなり、よって第1のP型TFT101がオフになっている。また同時にHIGH電位の第1の反転ラッチ信号LAT1Bによって第2のN型TFT104もオンであり、第1のN型TFT102のゲート電極の電位はVSSとなり、よって第1のN型TFT102もオフする。従ってデータ読み込み回路がハイインピーダンス状態になり、データ信号DATAが期間t2の間に変化しても出力端子OUTPUTの出力に影響を与えない。期間t3において、HIGH電位の第2のラッチ信号LAT2及びLOW電位の第2の反転ラッチ信号LAT2Bによってアナログスイッチ420がオフする。また、HIGH電位の第1のラッチ信号LAT1によって第2のP型TFT103がオフであり、LOW電位の第1の反転ラッチ信号LAT1Bによって第2のN型TFT104がオフである。よって、期間t3でのデータ信号DATAの変化に関係なく、期間t2で容量410に取り込まれた電荷によりデータ信号DATAのHIGH、LOWを判定し、出力端子OUTPUTから出力される。本実施形態の特徴は、TFTが従来例では動作しないしきい値でも動作することである。以下に、本発明の実施例について記載する。本実施例においては、実施形態で用いたデータ読みこみ回路を用いたラッチ回路を示す。図8に本実施例の回路構成を示す。この回路は第1、第2、第3のP型TFT1301、1303、1306と第1、第2、第3のN型TFT1302、1304、1305の6個のトランジスタからなるデータ読みこみ回路1300及びインバータ1310とクロックドインバータ1320から構成される。第1のP型TFT1301のゲート電極には第2のP型TFT1303のドレイン電極及び第3のN型TFT1305のソース電極及びドレイン電極のいずれか一方が接続され、第1のP型TFT1301のソース電極には高電位電源VDDが接続され、第1のP型TFT1301のドレイン電極にはデータ読みこみ回路1300の出力端子OUTPUTが接続されている。第1のN型TFT1302のゲート電極には第2のN型TFT1304のドレイン電極及び第3のP型TFT1306のソース電極及びドレイン電極のいずれか一方が接続され、第1のN型TFT1302のソース電極には低電位電源VSSが接続され、第1のN型TFT1302のドレイン電極にはデータ読みこみ回路1300の出力端子OUTPUTが接続されている。また、第2のP型TFT1303のゲート電極と第3のN型TFT1305のゲート電極にはラッチ信号LATが入力され、第2のP型TFT1303のソース電極には高電位電源VDDが接続され、第3のN型TFT1305のソース電極及びドレイン電極の他方にはデータ信号DATAが入力されている。第2のN型TFT1304のゲート電極と第3のP型TFT1306のゲート電極には反転ラッチ信号LATBが入力され、第2のN型TFT1304のソース電極には低電位電源VSSが接続され、第3のP型TFT1306のソース電極及びドレイン電極の他方にはデータ信号DATAが入力されている。データ読みこみ回路1300の出力端子OUTPUTにはインバータ1310の入力電極が接続され、インバータ1310の出力端子にはクロックドインバータ1320の入力端子が接続され、クロックドインバータ1320の出力には読みこみ回路1300の出力端子が接続されている。クロックドインバータはラッチ信号及び反転ラッチ信号図示せずによって制御を行う。例えば、回路の電源電位をVSSが0V、VDDが9V、データ信号DATAのLOW電位が3V、HIGH電位が6Vとして図8の回路を動作させようとする場合を考える。また、ラッチ信号LAT及び反転ラッチ信号LATBは、電源電位と同じHIGH電位が0V、LOW電位が9Vとし、全てのN型TFTのしきい値を2V、P型TFTのしきい値を-2Vとする。本実施例では読みこみ回路1300は実施形態1と同じ回路を用いているのでデータ信号DATAと、ラッチ信号LATと、反転ラッチ信号LATBとの入力を実施形態1と同じ図3Aに従って行う。ここで、ラッチ信号LATがHIGHであり、反転ラッチ信号LATBがLOWである期間を期間t1、ラッチ信号LATがLOWであり、反転ラッチ信号LATBがHIGHである期間を期間t2とする。データ信号DATAはHIGH、LOWどちらも取りうる但し、期間t1の期間内にはデータ信号は変化しないものとする。それぞれの期間の動作は以下のように記述される。期間t1において、データ信号DATAがHIGHのときは第1のN型TFT1302がオンするが、第1のP型TFT1301もまたオフ領域動作にならずにオンする。しかし、この時の第1のP型TFT1301及び第1のN型TFT1302のゲートソース間電圧としきい値の差はそれぞれ、-1V及び4Vとなる。通常、移動度とTFTの大きさから求められる、P型TFTの電流能力とN型TFTの電流能力はほぼ等しくなるよう設計するので、ゲートソース間電圧としきい値の差の絶対値が大きい第1のN型TFT1302が第1のP型TFT1301よりも実効的な抵抗が下がり、結果として出力端子OUTPUTからはLOW電位が出力される。一方、データ信号DATAがLOWのときは第1のP型TFT1301がオンするが、第1のN型TFT1302もまたオフ領域動作にならずにオンする。しかし、この時の第1のP型TFT1301及び第1のN型TFT1302のゲートソース間電圧としきい値の差はそれぞれ、-4V及び1Vとなる。よって、ゲートソース間電圧としきい値の差の絶対値が大きい第1のP型TFT1301が第1のN型TFT1302よりも実効的な抵抗が下がり、結果として出力端子OUTPUTからはHIGH電位が出力される。このときクロックドインバータ1320はハイインピーダンス状態にあり読みこみ回路1300の出力と競合することはない。期間t2において、LOW電位のラッチ信号LATにより、第3のN型TFT1305はオフになり、第2のP型TFT1303はオンになる。よって第1のP型TFT1301のゲート電極の電位がVDDとなって第1のP型TFT1301がオフする。また同時にHIGH電位の反転ラッチ信号LATBにより、第3のP型TFT1306はオフになり、そして第2のN型TFT1304はオンになる。よって第1のN型TFT1302のゲート電極の電位がVSSとなり、第1のN型TFT1302もオフし、データ読みこみ回路1300がハイインピーダンス状態になる。クロックドインバータ1320はインバータとして機能し、インバータ1310とループを形成する状態になり、ラッチ信号LATがHIGHの時に取り込んだ映像信号が保持される。従って、データ信号DATAが期間t2の期間内に変化しても出力端子OUTPUTの出力に影響を与えない。データ読みこみ回路1300には本実施例に限らず、実施形態1~5であげた回路を全て用いることができる。なお、本実施例ではデータの保持にインバータ1310とクロックドインバータ1320を用いたが、その代わりに2つのインバータを用いても良いし、容量手段などを用いても良い。本実施例においては、実施例1で用いたラッチ回路をソースドライバに用いた例について説明する。ソースドライバとは、入力するデータ信号を取りこみ、駆動する画素に対応するソース線にアナログ変換した信号を出力するというものである。図9にソースドライバの構成図を示す。ソースドライバは、シフトレジスタ1200、ラッチ回路1201、DAC1202によって構成される。通常、ソースドライバにはこのほかにラッチ回路を動作させる際にデータ信号を増幅させるのに必要となるレベルシフタもあるが、本発明によりそれが不要となる。実際のソースドライバでは画素の行数分ソース線が必要なので、表示装置のソースドライバ部分は図9の回路が行数分並ぶことになる。動作について説明する。シフトレジスタ1200から送られたラッチ信号LAT及び反転ラッチ信号LATBはラッチ回路1201に入力される。ラッチ回路1201にはデータ信号DATA、ラッチ信号LAT、反転ラッチ信号LAT及びラッチ回路内のクロックドインバータを制御するサンプリング信号SAMP、反転サンプリング信号SAMPBに応じて入力されたデータ信号DATAを保持及び出力を行いDACに送る。DACでは複数のラッチ回路からの出力に応じて複数の電源階調線VOLから1本を選択する、あるいは2本の電源階調線を選択しその電圧範囲内での電圧を選択してソース線Sourceに出力する。ラッチ回路は実施例1で用いた回路を用いれば良い。シフトレジスタは複数のインバータ、クロックドインバータからなり、入力された信号を1周期もしくは半周期分シフトして出力する。シフトレジスタは公知のものを用いることができる。DACはデジタル信号をアナログ信号に変換するものであり、その構造によってさまざまな形態があるがシフトレジスタと同様、公知のものを用いれば良い。また、DACの後にアナログバッファをつけても良い。また、サンプリング信号及び反転サンプリング信号はラッチ信号及び反転ラッチ信号を用いても良い。さらに、本実施例では、デジタル入力された信号をアナログ出力する例を挙げて説明したが、デジタル入力された信号をデジタル出力することももちろん可能である。本発明を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイヘッドマウントディスプレイ、ナビゲーションシステム、音響再生装置カーオーディオ、オーディオコンポ等、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等、記録媒体を備えた画像再生装置具体的にはDigitalVersatileDiscDVD等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置などが挙げられる。それらの電子機器の具体例を図10に示す。図10Aは液晶ディスプレイもしくはOLEDディスプレイであり、筐体1401、支持台1402、表示部1403などによって構成されている。本発明は表示部1403を有する表示装置の駆動回路に適用が可能である。図10Bはビデオカメラであり、本体1411、表示部1412、音声入力1413、操作スイッチ1414、操作スイッチ1415、バッテリー1416、受像部1417などによって構成されている。本発明は表示部1417を有する表示装置の駆動回路に適用が可能である。図10Cはノート型のパーソナルコンピュータであり、本体1421、筐体1422、表示部1423、キーボード1424などによって構成されている。本発明は表示部1423を有する表示装置の駆動回路に適用が可能である。図10Dは携帯情報端末であり、本体1431、表示部1432、操作ボタン1433、外部インターフェイス1434などによって構成されている。本発明は表示部1432を有する表示装置の駆動回路に適用が可能である。図10Eは音響再生装置、具体的には車載用のオーディオ装置であり、本体1441、表示部1442、操作スイッチ1443、1444などによって構成されている。本発明は表示部1442を有する表示装置の駆動回路に適用が可能である。また、今回は車載用オーディオ装置を例に上げたが、携帯型もしくは家庭用オーディオ装置に用いても良い。図10Fはデジタルカメラであり、本体1451、表示部A1452、接眼部1453、操作スイッチ1454、表示部B1455、バッテリー1456などによって構成されている。本発明は表示部A1452及び表示部B1455を有する表示装置の駆動回路に適用が可能である。図10Gは携帯電話であり、本体1461、音声出力部1462、音声入力部1463、表示部1464、操作スイッチ1465、アンテナ1466などによって構成されている。本発明は表示部1464を有する表示装置の駆動回路に適用が可能である。これらの電子機器に使われる表示装置はガラス基板だけでなく耐熱性のプラスチック基板を用いることもできる。それによってよりいっそうの軽量化を図ることができる。なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。本実施例は、実施形態1~5及び実施例1~2と自由に組み合わせて実施することが可能である。