"行方向にm個で、列方向にn個mは2以上の整数で、nは1以上の整数のメモリブロックを有するブロックアレイと、前記ブロックアレイの任意の行を選択すべきページとして選択するページ選択回路と、前記ページ選択回路で選択されたページに書込むべきデータまたは該ページから読出したデータを格納するページバッファと、を備え、前記メモリブロックのそれぞれは、不揮発性で非破壊読出しが可能な複数のメモリセルからなるメモリセルアレイと、前記メモリセルアレイの任意の行を選択する行選択回路と、前記メモリセルアレイの任意の列を選択する列選択回路と、を有し、行指定コマンドと行アドレスとが与えられると、前記ブロックアレイ内の列方向に並んだ前記n個の前記メモリブロックごとに、前記与えられた行アドレスに対応する特定の行のメモリセル群が選択され、列指定コマンドと列アドレスとが与えられると、前記ブロックアレイ内の行方向に並んだ前記m個の前記メモリブロックごとに、前記与えられた列アドレスに対応する特定の列のメモリセル群が選択され、前記ページ選択回路は、ページ単位での読出しコマンドまたは書き込みコマンドと、対応するページアドレスとが与えられると、その直前に与えられた行指定コマンド、行アドレス、列指定コマンドおよび列コマンドにより選択されたメモリセル群の中で、前記与えられたページアドレスで示すページ内の互いに離隔された複数のメモリセルを、同時に選択することを特徴とする半導体記憶装置。前記ページ選択回路は、ページ単位での読出しコマンドとページアドレスとが与えられると、前記与えられたページアドレスで示すページ内の互いに離隔された複数のメモリセルからデータ同時に読出して、前記ページバッファに格納する制御を行ない、前記ページ選択回路は、ページ単位での書き込みコマンドとページアドレスとが与えられると、前記与えられたページアドレスで示すページ内の互いに離隔された複数のメモリセルに、前記ページバッファ内のデータを書込む制御を行なうことを特徴とする請求項1に記載の半導体記憶装置。外部から順不同に入力された前記行指定コマンド、前記列指定コマンド、前記読出しコマンドおよび前記書き込みコマンドを、入力された順に前記ブロックアレイまたは前記ページ選択回路に供給する周辺制御回路を備えることを特徴とする請求項1または2に記載の半導体記憶装置。前記ブロックアレイと、前記ページ選択回路と、前記ページバッファとを有するバンクが複数個設けられ、前記行指定コマンドおよび前記列指定コマンドは、すべての前記バンクに対して発行されるか、あるいは一部の前記バンクに対して発行され、前記読出しコマンドおよび前記書き込みコマンドは、特定のバンクに対して発行されることを特徴とする請求項1乃至3のいずれかに記載の半導体記憶装置。前記メモリセルは、MRAMセルであることを特徴とする請求項1乃至4のいずれかに記載の半導体記憶装置。半導体記憶装置と、前記半導体記憶装置を制御するコントローラと、を備えるメモリシステムにおいて、前記半導体記憶装置は、行方向にm個で、列方向にn個mは2以上の整数で、nは1以上の整数のメモリブロックを有するブロックアレイと、前記ブロックアレイの任意の行を選択すべきページとして選択するページ選択回路と、前記ページ選択回路で選択されたページに書込むべきデータまたは該ページから読出したデータを格納するページバッファと、を備え、前記メモリブロックのそれぞれは、不揮発性で非破壊読出しが可能な複数のメモリセルからなるメモリセルアレイと、前記メモリセルアレイの任意の行を選択する行選択回路と、前記メモリセルアレイの任意の列を選択する列選択回路と、を有し、行指定コマンドと行アドレスとが与えられると、前記ブロックアレイ内の列方向に並んだ前記n個の前記メモリブロックごとに、前記与えられた行アドレスに対応する特定の行のメモリセル群が選択され、列指定コマンドと列アドレスとが与えられると、前記ブロックアレイ内の行方向に並んだ前記m個の前記メモリブロックごとに、前記与えられた列アドレスに対応する特定の列のメモリセル群が選択され、前記ページ選択回路は、ページ単位での読出しコマンドまたは書き込みコマンドと、対応するページアドレスとが与えられると、その直前に与えられた行指定コマンド、行アドレス、列指定コマンドおよび列コマンドにより選択されたメモリセル群の中で、前記与えられたページアドレスで示すページ内の互いに離隔された複数のメモリセルを、同時に選択することを特徴とするメモリシステム。本実施形態は、読出しおよび書き込み時の回路ノイズを抑制でき、かつ読出しおよび書き込みの手順を簡易化できる半導体記憶装置およびメモリシステムを提供するものである。本実施形態の一態様では、行方向にm個で、列方向にn個mは2以上の整数で、nは1以上の整数のメモリブロックを有するブロックアレイと、前記ブロックアレイの任意の行を選択すべきページとして選択するページ選択回路と、前記ページ選択回路で選択されたページに書込むべきデータまたは該ページから読出したデータを格納するページバッファと、を備える。前記メモリブロックのそれぞれは、不揮発性で非破壊読出しが可能な複数のメモリセルからなるメモリセルアレイと、前記メモリセルアレイの任意の行を選択する行選択回路と、前記メモリセルアレイの任意の列を選択する列選択回路と、を有する。行指定コマンドと行アドレスとが与えられると、前記ブロックアレイ内の列方向に並んだ前記n個の前記メモリブロックごとに、前記与えられた行アドレスに対応する特定の行のメモリセル群が選択される。列指定コマンドと列アドレスとが与えられると、前記ブロックアレイ内の行方向に並んだ前記m個の前記メモリブロックごとに、前記与えられた列アドレスに対応する特定の列のメモリセル群が選択される。前記ページ選択回路は、ページ単位での読出しコマンドまたは書き込みコマンドと、対応するページアドレスとが与えられると、その直前に与えられた行指定コマンド、行アドレス、列指定コマンドおよび列コマンドにより選択されたメモリセル群の中で、前記与えられたページアドレスで示すページ内の互いに離隔された複数のメモリセルを、同時に選択する。以下、図面を参照しながら、本実施形態の実施形態を説明する。図1は本実施形態による半導体記憶装置1の概略構成を示すブロック図である。図1の半導体記憶装置1は、ブロックアレイ2と、ページ選択回路3と、ページバッファ4と、周辺制御回路5とを備えている。ブロックアレイ2は、行方向にm個で、列方向にn個mは2以上の整数で、nは1以上の整数のメモリブロック6を有する。各メモリブロック6は、複数のメモリセルからなるメモリセルアレイ7と、このメモリセルアレイ7の任意の行を選択する行選択回路8と、このメモリセルアレイ7の任意の列を選択する列選択回路9とを有する。ページ選択回路3は、ブロックアレイ2の特定のページを選択する。ここで、ページとは、ブロックアレイ2内の全行m個分のメモリセルアレイ7を合わせた全行から選択される特定の行を指す。選択された特定の行には、列方向のn個分のメモリセルアレイ7の1行分のメモリセル群が含まれている。ページバッファ4は、上述した特定の行のメモリセル群から読出したデータ、または特定の行のメモリセル群に書込むためのデータを格納する。周辺制御回路5は、図1では不図示のプロセッサやコントローラから供給される各種コマンド、アドレスおよびデータをブロックアレイ2側に送出する制御と、メモリセルから読出したデータをプロセッサやコントローラ側に送出する制御とを行なう。プロセッサやコントローラから周辺制御回路5に供給されるコマンドには、例えば、RASコマンド、CASコマンド、READコマンドおよびWRITEコマンドがある。RASコマンドは、ブロックアレイ2中の行方向に並ぶ複数のメモリセルアレイ7ごとに、特定の行を選択する行指定コマンドである。RASコマンドに対応して発行される行アドレスは、各メモリブロック6内の行選択回路8に同時に入力される。各行選択回路8は、対応するメモリセルアレイ7の中から行アドレス上のメモリセルを選択する。図2はRASコマンドと対応する行アドレスが発行された場合の行選択回路8の動作を説明する図である。図2の太実線経路は、RASコマンドと行アドレスによって選択される箇所を示している。図2に示すように、RASコマンドと行アドレスが発行されると、列方向に並ぶn個のメモリセルアレイ7ごとに、行アドレスに対応する特定の行上の複数のメモリセルが選択される。CASコマンドは、ブロックアレイ2中の列方向に並ぶ複数のメモリセルアレイ7ごとに、特定の列を選択する列指定コマンドである。CASコマンドに対応して発行される列アドレスは、各メモリブロック6内の列選択回路9に同時に入力される。各列選択回路9は、対応するメモリセルアレイ7の中から列アドレス上のメモリセルを選択する。図3はCASコマンドと対応する列アドレスが発行された場合の列選択回路9の動作を説明する図である。図3の太実線経路は、CASコマンドと列アドレスによって選択される箇所を示している。図3に示すように、CASコマンドと列アドレスが発行されると、行方向に並ぶm個のメモリセルアレイ7ごとに、列アドレスに対応する特定の列上の複数のメモリセルが選択される。READコマンドは、ブロックアレイ2中のページアドレスに対応する複数のメモリセルからデータを読出す読出しコマンドである。READコマンドに対応して発行されるページアドレスは、ページ選択回路3に入力される。ページ選択回路3は、ブロックアレイ2の中からページアドレスのデータを選択する。選択されたデータは、ページバッファ4に格納される。ページアドレスは、上述したページを単位として、ブロックアレイ2内の特定の行に位置するn個のメモリセルアレイ7のデータを選択するためのアドレスである。READコマンドが発行される前に、RASコマンドとCASコマンドが発行されるため、行選択回路8、列選択回路9およびページ選択回路3で選択された複数のメモリセルのデータがページバッファ4に格納されることになる。図4はREADコマンドと対応するページアドレスが発行された場合のページ選択回路3の動作を説明する図である。図4のブロックアレイ2内の太線枠は、ページアドレスにより選択されるページを示している。READコマンドが発行される前に、RASコマンドとCASコマンドが発行されるため、図4のページ内の○で囲んだ複数のメモリセルのデータが読出されて、ページバッファ4に格納される。このように、同時に読出されるメモリセルは、複数のメモリセルアレイに分散して設けられている。WRITEコマンドは、ブロックアレイ2中のページアドレスに対応する複数のメモリセルにデータを書込む書き込みコマンドである。WRITEコマンドに対応して発行されるページアドレスは、ページ選択回路3に入力される。ページ選択回路3は、ブロックアレイ2の中からページアドレスのデータを選択する。選択されたデータは、ページバッファ4に格納される。ページアドレスは、上述したページを単位として、ブロックアレイ2内の特定の行に位置するn個のメモリセルアレイ7のデータを選択するためのアドレスである。WRITEコマンドが発行される前に、RASコマンドとCASコマンドが発行されるため、行選択回路8、列選択回路9およびページ選択回路3で選択された複数のメモリセルにページバッファ4のデータが書込まれることになる。図5はWRITEコマンドと対応するページアドレスが発行された場合のページ選択回路3の動作を説明する図である。図5のブロックアレイ2内の太線枠がページアドレスにより選択される。WRITEコマンドが発行される前に、RASコマンドとCASコマンドが発行されるため、図5のページ内の○で囲んだ複数のメモリセルに、ページバッファ4のデータが書込まれる。このように、同時に書込まれるメモリセルは、複数のメモリセルアレイに分散して設けられている。本実施形態の半導体記憶装置1は、バンク構成にしてもよいし、しなくてもよい。バンク構成にする場合は、図1のブロックアレイ2、ページ選択回路3およびページバッファ4を含む範囲が一つのバンクになり、複数のバンクを設けることになる。バンク構成の半導体記憶装置1については後述する。このように、第1の実施形態では、ブロックアレイ2の全体に対して、RASコマンドで行選択を行なうとともに、CASコマンドで列選択を行ない、その後、READコマンドとWRITEコマンドで、ページ単位で読出しと書き込みを行なうため、位置的および時間的に分散させて複数のメモリセルに対する読出しと書き込みを行なうことができ、同時に複数のメモリセルの読出しや書き込みを行なっても、回路ノイズの影響を受けなくなる。したがって、MRAMセルのように、読出しや書き込み時に電流を流す必要があるメモリセルであっても、回路ノイズを増大させずに複数のメモリセルの同時読出しや同時書き込みが可能となる。また、本実施形態は、後述するように、RASコマンド、CASコマンド、READコマンドおよびWRITEコマンドを順不動で発行できるという特徴がある。したがって、メモリセルの読出しや書き込みの制御が容易になり、行選択回路8、列選択回路9およびページ選択回路3の内部構成を簡略化できるとともに、読出しと書き込みを共に高速に行なうことができる。第2の実施形態第2の実施形態による半導体記憶装置1は、複数のバンクからなることを特徴とする。図6は複数のバンクからなる半導体記憶装置1を備えた一実施形態によるメモリシステムの概略構成を示すブロック図である。図6のメモリシステムは、8つのバンクb0~b7からなる半導体記憶装置1と、この半導体記憶装置1を制御するコントローラ11とを備えている。図6の半導体記憶装置1は、8つのバンクb0~b7と、CAバッファ12と、DQバッファ13とを有する。各バンクは、図1と同様に構成されており、ブロックアレイ2と、ページ選択回路3と、ページバッファ4とを有する。ブロックアレイ2の内部構成も、図1と同様である。CAバッファ12には、コマンドの種類を識別するためのコマンドアドレス信号CA0~CA9と、クロックイネーブル信号CKEと、チップセレクト信号CS_Nと、クロック信号CK_t,CK_cとがコントローラ11から入力される。DQバッファ13には、データ入出力信号DQ0~DQ31と、データストローブ信号DQS0t~DQS3t、DQS0c~DQS3cと、データマスク信号DM0~DM3とが入力される。図6の半導体記憶装置1は、選択されたバンクに対して、上述した各種コマンドを発行して、図2~図5と同様の動作を行なう。図7は図6の半導体記憶装置1のアドレス割付けの一例を示す図である。図7は、項目Itemsとして、プリフェッチの種類Prefetchと、バンクの総数NumberofBanksと、バンクアドレスBankAddressと、I/Oの数X8、X16、X32とを含む。X8、X16、X32のそれぞれは、行アドレスRowAddressと、列アドレスColumnAddressと、ページアドレスPageAddressと、ページバッファ4サイズPageBufferSizeとを含む。図7には、メモリ容量が1Gビット、2Gビット、4Gビット、8Gビット、16Gビット、32Gビットの各半導体記憶装置1について、上述した各項目の情報が記述されている。なお、図7の各項目や値は一例にすぎず、メモリ容量や各項目の値は、図示された情報以外の情報も取り得る。図8は図1および図6に示す第1および第2の実施形態による半導体記憶装置1の状態遷移図である。半導体記憶装置1に電源電圧を供給すると、パワーオン状態に遷移する。パワーオン状態のときにリセット信号が入力されると、所定のリセット処理が行なわれてIdle状態に遷移する。Idle状態のときにRASコマンドが入力されると、RAS状態に遷移する。RAS状態では、図2のような行選択動作を行なう。一方、Idle状態のときにCASコマンドが入力されると、CAS状態に遷移する。CAS状態では、図3のような列選択動作を行なう。RAS状態のときにCASコマンドが入力されると、CAS状態に遷移する。また、CAS状態のときにRASコマンドが入力されると、RAS状態に遷移する。RAS状態またはCAS状態のときにREADコマンドが入力されると、READ状態に遷移する。READ状態では、図4に示すように、複数のメモリセルからページ単位で読出したデータをページバッファ4に格納する。一方、RAS状態またはCAS状態のときにWRITEコマンドが入力されると、WRITE状態に遷移する。WRITE状態では、図5に示すように、ページバッファ4内のデータを、選択されたページ内の複数のメモリセルに書込む。READ状態のときにWRITEコマンドが入力されると、WRITE状態に遷移し、WRITE状態のときにREADコマンドが入力されると、READ状態に遷移する。また、RAS状態、CAS状態、READ状態またはWRITE状態に遷移してから所定時間が経過すると、自動的にIdle状態に遷移する。図8の状態遷移図からわかるように、本実施形態では、任意のコマンドから他の任意のコマンドに順不同で遷移することができ、各コマンドによる状態遷移が非常にシンプルになる。状態遷移がシンプルということは、半導体記憶装置1内の行選択回路8、列選択回路9およびページ選択回路3の内部構成を簡略化でき、メモリセルへの高速アクセスが可能になることを意味する。これに対して、DRAMでは、プリチャージ動作が必須であること等から、状態遷移が非常に複雑になり、行選択回路8等の内部構成が複雑になり、高速アクセスの制限になる。図9は本実施形態による半導体記憶装置1の各コマンドを入力する際の各信号の論理値の一例を示す図である。図9には、RASコマンドとCASコマンドがそれぞれ2種類設けられている。1種類は特定のバンクにRASコマンドまたはCASコマンドを適用するもので、もう1種類は全バンクにRASコマンドまたはCASコマンドを適用するものである。特定のバンクにRASコマンドまたはCASコマンドを適用する場合は、クロック信号CK_tの立ち上がりのタイミングで、コマンドアドレス信号CA7~CA9で特定のバンクアドレスBA0~BA2を指定し、コマンドアドレス信号CA5とCA6で行アドレスの上位ビット側R10,R11または列アドレスの上位ビット側C10,C11を指定する。また、クロック信号CK_tの立ち下がりのタイミングで、行アドレスの下位ビット側R0~R9または列アドレスの下位ビット側C0~C9を指定する。READコマンドとWRITEコマンドは、全バンクに適用されることはなく、特定のバンクのみに適用される。クロック信号CK_tの立ち上がりのタイミングで、コマンドアドレス信号CA7~CA9で特定のバンクアドレスBA0~BA2を指定し、コマンドアドレス信号CA5とCA6でページアドレスの上位ビット側P10,P11を指定する。また、クロック信号CK_tの立ち下がりのタイミングで、ページアドレスの下位ビット側P0~P9を指定する。図10~図25は本実施形態による半導体記憶装置1のタイミング図である。図10~図14は同一のバンクに対する読出し動作の例を示している。図10は、RASコマンド、CASコマンドおよびREADコマンドが順に発行され、READコマンドが発行されてから3サイクル後に、データストローブ信号DQScがハイで、DQStがロウになりリードレイテンシRL=3、バーストデータの長さを示すバーストレングスBL=4の例を示している。図10からわかるように、RASコマンドが発行されている間に、行アドレスロウアドレスが上位ビット側と下位ビット側に分けて順に入力される。同様に、CASコマンドが発行されている間に列アドレスカラムアドレスが上位ビット側と下位ビット側に分けて順に入力される。同様に、READコマンドが発行されている間にページアドレスが上位ビット側と下位ビット側に分けて順に入力される。図11はRASコマンドの発行を省略する例を示している。RASコマンドの発行が省略された場合は、その直前にRASコマンドが発行されたときの行アドレスがそのまま適用される。図11の場合、CASコマンドとREADコマンドが順に発行されているが、READコマンドが発行された後の動作タイミングは図10と同様である。図12はCASコマンドの発行を省略する例を示している。CASコマンドの発行が省略された場合は、その直前にCASコマンドが発行されたときの列アドレスがそのまま適用される。図12の場合、RASコマンドとREADコマンドが順に発行されているが、READコマンドが発行された後の動作タイミングは図10と同様である。図13はRASコマンドとCASコマンドの発行をともに省略する例を示している。RASコマンドとCASコマンドの発行が省略された場合は、以前にRASコマンドとCASコマンドが発行されたときの行アドレスと列アドレスがそのまま適用される。図13の場合、READコマンドのみが発行され、READコマンドと次のREADコマンドとの間隔は1サイクルである。READコマンドが発行されてから4サイクル後にデータDQが読出される。このため、2つのREADコマンドが連続して発行された場合は、合計8個のバーストデータが連続して読出される。図14は、RASコマンドとCASコマンドの発行を省略して、READコマンドを発行した後にWRITEコマンドを発行する例を示している。READコマンドが発行されてから4サイクル後に4個のバーストデータが読出される。その後、時刻T6付近でWRITEコマンドが発行され、ライトレイテンシWL=1で、書き込み用の4個分のバーストデータが入力される。図15~図19は同一のバンクに対するバースト書き込みの例を示すタイミング図である。図15はRASコマンド、CASコマンドおよびWRITEコマンドが順に発行され、その後に4個のバーストデータが、データストローブ信号DQScとDQStの立ち上がりまたは立ち下がりエッジでラッチできるタイミングで入力される。図16はRASコマンドの発行を省略して、CASコマンドとWRITEコマンドが順に発行される例を示している。RASコマンドの発行が省略された場合は、以前にRASコマンドが発行されたときの行アドレスがそのまま適用される。図17はCASコマンドの発行を省略して、RASコマンドとWRITEコマンドが順に発行される例を示している。CASコマンドの発行が省略された場合は、以前にCASコマンドが発行されたときの列アドレスがそのまま適用される。図18はRASコマンドとCASコマンドの発行をともに省略する例を示している。RASコマンドとCASコマンドの発行が省略された場合は、以前にRASコマンドとCASコマンドが発行されたときの行アドレスと列アドレスがそのまま適用される。図18の場合、WRITEコマンドのみが発行され、WRITEコマンドと次のWRITEコマンドとの間隔は1サイクルである。個々のWRITEコマンドで書込まれるべき4個ずつのバーストデータが連続して入力される。図19は、RASコマンドとCASコマンドの発行を省略して、WRITEコマンドの後にREADコマンドを発行する例を示している。この場合、WRITEコマンドが発行された後に、書き込み用の4個のバーストデータが入力され、その後、所定のリカバリー期間を置いて、READコマンドが発行され、その後3サイクル後にデータストローブ信号DQScとDQStが変化する。図20~図22は複数のバンクに対するバースト読出し動作の例を示すタイミング図である。図20は、まず全バンクを対象として、RASコマンドとCASコマンドを順に発行し、その後、バンクAに対してREADコマンドを発行し、続いて、バンクBに対してREADコマンドを発行する例を示している。これら2つのREADコマンドに応じて、読出されたバーストデータは、時刻T6以降に連続して出力される。図21は、まず全バンクを対象としてRASコマンドを発行した後、バンクAに対してCASコマンドとREADコマンドを順に発行し、続いて、バンクBに対してCASコマンドとREADコマンドを順に発行する例を示している。この場合のバーストデータを読出すタイミングは、図20と同様である。図22は、図21とは逆に、まず全バンクを対象としてCASコマンドを発行した後、バンクAに対してRASコマンドとREADコマンドを順に発行し、続いて、バンクBに対してRASコマンドとREADコマンドを順に発行する例を示している。この場合のバーストデータを読出すタイミングは、図20や図21と同様である。図23~図25は複数のバンクに対するバースト書き込み動作の例を示すタイミング図である。図23は、まず全バンクを対象として、RASコマンドとCASコマンドを順に発行し、その後、バンクAに対してWRITEコマンドを発行し、続いて、バンクBに対してWRITEコマンドを発行する例を示している。これら2つのWRITEコマンドに応じて、書込まれるバーストデータは、時刻T4以降に連続して入力される。図24は、まず全バンクを対象としてRASコマンドを発行した後、バンクAに対してCASコマンドとWRITEコマンドを順に発行し、続いて、バンクBに対してCASコマンドとWRITEコマンドを順に発行する例を示している。この場合、書込まれるバーストデータが入力されるタイミングは、図23と同様である。図25は、図24とは逆に、まず全バンクを対象としてCASコマンドを発行した後、バンクAに対してRASコマンドとWRITEコマンドを順に発行し、続いて、バンクBに対してRASコマンドとWRITEコマンドを順に発行する例を示している。この場合、書込まれるバーストデータが入力されるタイミングは、図23や図24と同様である。このように、本実施形態では、半導体記憶装置1が複数のバンクからなる場合には、全バンクを対象としてRASコマンドとCASコマンドの少なくとも一方を発行してもよいし、各バンクごとにRASコマンドまたはCASコマンドを発行してもよい。これにより、図10~図25に示すように、全部または一部のバンクを対象として、ブロックアレイ2を単位とする行選択と列選択を行なった上で、ページ単位で複数のメモリセルの読出しと書き込みを行なうことができる。その他の実施形態上述した第1および第2の実施形態における半導体記憶装置1内のメモリセルは不揮発性で非破壊読出しが可能なものであれば、具体的な種類は問わない。例えば、MRAM、PRAMPhaseChangeRAM、SPRAMSpinTransferTorqueRAM、およびReRAMResistanceRAMなどの各種の不揮発性で非破壊読出し可能なメモリが適用可能である。図26は第1および第2の実施形態におけるメモリセルとしてMRAMセルを用いた場合の回路図である。図26には、隣り合う2つのメモリセルが図示されている。各メモリセルは、1個のトランジスタQ1と、1個のMTJ素子21とを有する。MTJ素子21の一端はトランジスタQ1の電流経路の一端に接続され、このトランジスタQ1の電流経路の他端は第1ビット線と、隣り合うメモリセル内のトランジスタQ1の他端とに接続され、このトランジスタQ1のゲートはワード線WL1に接続されている。MTJ素子21の他端はビット線BL2に接続されている。MTJ素子21は、ともに強磁性膜の下部固定層と上部可動層の間に絶縁膜を挟み込んだ構造である。書き込み時には、MTJ素子21に電流を流して、上部可動層の磁化方向を変化させる。磁化方向により、MTJ素子21の抵抗値は変化する。読出し時には、MTJ素子21の抵抗値により、上部可動層の磁化方向を検出する。図26のようなMRAMセルを用いてブロックアレイ2を構成すると、書き込みと読出しをともに高速化でき、かつ高集積化も可能となる。また、MRAMセルに対して読出しや書き込みを行なうためには、MTJ素子21に電流を流す必要があり、複数のMRAMセルに対する同時アクセスを行なう場合に、回路ノイズが発生するおそれがあった。これに対して、上述した第1および第2の実施形態では、上述したように位置的および時間的に分散させて複数のメモリセルに対する読出しおよび書き込みを行なうため、回路ノイズの発生を抑制できる。本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。"