"プログラムを記憶する記憶部と、前記記憶部に記憶した前記プログラムを実行することで特定の処理を行なう処理部と、記憶した前記プログラムを前記記憶部から読出し、前記処理部で実行することが可能な命令を生成する演算部と、前記記憶部、前記処理部、および前記演算部を接続し、前記プログラムおよび前記命令を伝送するデータバスと、を備え、前記処理部は、前記データバスを介して前記処理部に入力する前記命令に基づいて算術論理演算を行なう制御レジスタと、前記処理部に入力する前記命令を、前記制御レジスタで処理することが可能な前記命令に変換する変換回路とを有する半導体装置。前記変換回路は、前記処理部に入力する前記命令と、設定値とを入力して演算することで、前記処理部に入力する前記命令を、前記制御レジスタで処理することが可能な前記命令に変換する排他的論理和回路である、請求項1に記載の半導体装置。前記処理部は、前記排他的論理和回路に入力する前記設定値を暗号化する暗号回路をさらに有する、請求項2に記載の半導体装置。前記暗号回路は、前記処理部に記憶してある鍵情報を用いて、前記設定値を暗号化する、請求項3に記載の半導体装置。前記暗号回路は、暗号化した前記設定値と、前記処理部に記憶してある鍵情報とを入力して演算することで、次に前記排他的論理和回路に入力する前記設定値を暗号化する、請求項4に記載の半導体装置。前記処理部は、特性多項式を用いた線形フィードバックシフトレジスタを用いて、前記暗号回路で暗号化した前記設定値を、前記排他的論理和回路に入力するタイミングで変更する変更回路をさらに有する、請求項4に記載の半導体装置。前記変換回路は、前記制御レジスタで処理することが可能な前記命令に変換する処理を行なう、行わないを切替える切替手段を有する、請求項1~6のいずれか1項に記載の半導体装置。前記切替手段は、所定の方法で認証された場合に限り、前記制御レジスタで処理することが可能な前記命令に変換する処理を行なう、行わないを切替えることができる、請求項7に記載の半導体装置。前記変換回路は、鍵情報を用いて暗号化した前記命令を、前記鍵情報に対応した復号鍵を用いて復号化することで、前記処理部に入力する前記命令を、前記制御レジスタで処理することが可能な前記命令に変換する暗号回路である、請求項1に記載の半導体装置。前記変換回路は、前記処理部に入力される前記命令を構成するビット順を、設定値に基づいて入替えることで、前記処理部に入力する前記命令を、前記制御レジスタで処理することが可能な前記命令に変換するセレクタ回路である、請求項1に記載の半導体装置。前記変換回路は、前記処理部に入力される前記命令を構成するビットを複数のグループに分け、分けた前記グループごとに所定の演算を行なうことで、前記処理部に入力する前記命令を、前記制御レジスタで処理することが可能な前記命令に変換する演算器である、請求項1に記載の半導体装置。請求項1~請求項11のいずれか1項に記載の半導体装置と、前記制御レジスタで処理することが可能な前記命令を含む前記プログラムを生成し、前記半導体装置の前記データバスを介して前記記憶部に書込むコンパイラとを備える半導体装置の開発システム。しかし、記憶素子に読出することができる領域を制限することができる機能をICチップに付加して、各社にプログラムを書込む領域を割当てた場合、書込めるプログラムの容量が制限されプログラム開発の自由度が低下する。また、プログラム容量が割当てた領域を超えた場合、割当てた領域の調整を行う作業が発生し、プログラム容量が割当てた領域を超えない場合、記憶素子にプログラムを書込まない無駄な領域が増える。さらに、汎用品のICチップを設計する段階で、記憶素子に読出することができる領域を制限できる機能を追加する必要があるため、製造コストが高価になる。また、ICチップは、記憶素子へ書込むプログラム自体を暗号化する場合、記憶素子の容量を大きくして、暗号化したプログラムを復号化するために別途演算部を設ける必要があるため、製造コストが高価になる。さらに、ICチップは、暗号化したプログラムを復号化するための処理時間が必要になる。それゆえに、本発明は、上記問題点を解決するためになされたものであり、安価な製造コストで、複数の会社が開発した複数のプログラムを記憶素子に書込んだ状態であっても、プログラムの内容が他社許可されない者に分からない半導体装置、および半導体装置の開発システムを提供することを目的とする。上記課題を解決するために、本発明は、プログラムを記憶する記憶部と、記憶部に記憶したプログラムを実行することで特定の処理を行なう処理部と、記憶したプログラムを記憶部から読出し、処理部で実行することが可能な命令を生成する演算部と、記憶部、処理部、および演算部を接続し、プログラムおよび命令を伝送するデータバスとを備える半導体装置である。処理部は、データバスを介して処理部に入力する命令に基づいて算術論理演算を行なう制御レジスタと、処理部に入力する命令を、制御レジスタで処理することが可能な命令に変換する変換回路とを有する。本発明に係る半導体装置は、処理部に入力する命令を、制御レジスタで処理することが可能な命令に変換する変換回路を有するので、プログラムを単に解析しても制御レジスタでどのような処理を行なうのか分からない命令として記憶部に書込むことができる。そのため、本発明に係る半導体装置は、安価な製造コストで、複数の会社が開発した複数のプログラムを記憶部に書込んだ状態であっても、プログラムの内容が他社許可されない者に分からない構成を提供することができる。以下、本発明に係る実施の形態について図面を参照して説明する。実施の形態1図1は、本発明の実施の形態1に係る半導体装置の構成を示すブロック図である。図1に示す半導体装置10は、たとえばICカードやICカードリーダなどのように複数の会社が開発したそれぞれのプログラムを1つのICチップに搭載する組込み機器用のICチップである。半導体装置10は、CPUCentralProcessingUnit1、記憶素子2、IP回路3、データバス4を含んでいる。CPU1は、記憶素子2に記憶したプログラムを読出し、読出したプログラムからIP回路3で実行可能なコマンド命令を生成する処理などを行なう演算部である。記憶素子2は、CPU1やIP回路3で実行するプログラムやデータなどを記憶する記憶部である。IP回路3は、記憶素子2に記憶したプログラムを実行することで特定の処理たとえば画像処理などを行なう処理部である。データバス4は、CPU1、記憶素子2、およびIP回路3を接続し、それぞれの間でプログラムおよび命令を伝送するための伝送経路である。さらに、IP回路3は、ALUArithmeticLogicUnit回路算術論理回路31、A回路32を含んでいる。ALU回路31は、四則演算などの特定の処理を行なうための回路である。ALU回路31は、特定の処理を行なうためコマンドがデータバス4を介してCPU1から伝送されてくる。CPU1は、記憶素子2に記憶してある状態でプログラムを暗号化してあっても、コマンドとしてデータバス4を介してALU回路31に伝送するためにプログラムを復号化する。そのため、データバス4を伝送しているコマンドを解析すれば、ALU回路31で実行する特定の処理の内容が洩れる問題があった。IP回路3内にCPUを設け、データバス4に暗号化したプログラムを伝送する構成であれば、ALU回路31で実行する特定の処理の内容が洩れる可能性は低いが、IP回路3の回路規模が大きくなり、製造コストが高価になる。そこで、半導体装置10は、ALU回路31でどのような処理を行なうのか分からないコマンドとして記憶素子2に書込んでおき、IP回路3内に設けたA回路32でALU回路31が特定の処理を実行できるようなコマンドに変換する。つまり、半導体装置10は、IP回路3内に、コマンドを変換するA回路32を設けることで、記憶素子2のプログラムやデータバス4を介してCPU1からALU回路31に伝送されるコマンドを解析しても、ALU回路31で実行する特定の処理の内容が理解できない構成にしてある。具体的に、IP回路3の構成を説明する。図2は、本発明の実施の形態1に係る半導体装置10のIP回路3の構成を示すブロック図である。図2に示すALU回路31は、複数の制御レジスタC_REG0,C_REG1,C_REG2,複数の制御レジスタを代表して記載する場合、制御レジスタC_REGと記載するを含んでいる。たとえば、ALU回路31が画像処理を行なう場合、制御レジスタC_REGは、ALU回路31に伝送されるコマンドにより、画像の滑らかさを制御する制御レジスタとする。A回路32は、EXOR回路321、設定値保持部322を有し、ALU回路31に伝送されたコマンドと、設定値32ビットとの排他的論理和を演算して、制御レジスタC_REGに演算結果を出力している。設定値は、各社で異なる値にしてあり、コマンドに含まれる情報に基づいて最適な値に設定される。図3は、本発明の実施の形態1に係るA回路32の設定値を説明するための模式図である。図3に示す設定値保持部322は、各社で値の異なる設定値を有し、コマンドが入力されるとコマンドに含まれる情報後述するDECDIN31:0に基づいてEXOR回路321に設定値を出力する。次に、半導体装置10の動作を具体的に説明する。まず、図4は、本発明の実施の形態1に係るALU回路31の制御レジスタの仕様を示す図である。図4に示す制御レジスタC_REGの仕様には、演算するレジスタを指定するコマンドALU_OP2_SEL,ALU_OP1_SEL、演算内容を指定するコマンドENZANについて記載してある。コマンドALU_OP2_SELは、00のときREG20を指定し、01のときREG21を指定し、10のときREG22を指定し、11のときREG23を指定する。コマンドALU_OP1_SELは、00のときREG10を指定し、01のときREG11を指定し、10のときREG12を指定し、11のときREG13を指定する。コマンドENZANは、000のとき加算、001のとき減算、010のとき掛算、011のとき割算、100のときロード、101のときストア、110のときムーブを指定する。制御レジスタM_REGの仕様には、ALU回路31を使用するか、使用しないかを指定するコマンドCORE_ENについて記載してある。コマンドCORE_ENは、0のときALU回路31を使用しない、1のときALU回路31を使用することを指定する。設定値の仕様には、EXOR回路321に出力する設定値を指定するコマンドDECDINについて記載してある。IP回路3に伝送されるコマンドを説明する前に、まずA回路32を有していない場合のコマンドについて説明する。図5は、A回路を有していない従来のIP回路に伝送されるコマンドの内容を説明する図である。図5には、従来のIP回路に伝送される5行分のコマンドが図示されており、当該コマンドの処理内容、制御レジスタC_REGの書込み値、プログラムがそれぞれ図示してある。1行目の処理内容ALUを使用するの場合、プログラムは、制御レジスタM_REGにALU回路31を使用する1を書込むWR内容となるのでM_REGWR1000_00_01となる。2行目の処理内容REG10=REG10REG20の場合、制御レジスタC_REGの書込み値が000加算_00REG10_00REG20で、プログラムは、制御レジスタC_REGに前述の書込み値を書込むWR内容となるのでC_REGWR1000_00_00となる。同様に、3行目の処理内容REG11=REG11-REG22の場合、制御レジスタC_REGの書込み値が001減算_01REG11_10REG22で、プログラムは、制御レジスタC_REGに前述の書込み値を書込むWR内容となるのでC_REGWR1001_01_10となる。4行目の処理内容REG13<=REG21の場合、制御レジスタC_REGの書込み値が011ムーブ_11REG13_01REG21で、プログラムは、制御レジスタC_REGに前述の書込み値を書込むWR内容となるのでC_REGWR1011_11_01となる。5行目の処理内容REG12=REG12REG21の場合、制御レジスタC_REGの書込み値が000加算_10REG12_01REG21で、プログラムは、制御レジスタC_REGに前述の書込み値を書込むWR内容となるのでC_REGWR1000_10_01となる。図5から分かるように、A回路を有していない従来のIP回路に伝送されるコマンドは、制御レジスタC_REGの書込み値の内容が、そのままプログラムの一部の内容になる。そのため、従来の半導体装置では、IP回路に伝送されるコマンドを含むプログラムを解析することで、制御レジスタC_REGにどのような処理をさせようとしているのかが容易に理解することができた。そこで、半導体装置10は、IP回路3にA回路32を設けて、IP回路32に伝送されるコマンドを含むプログラムを解析しても、制御レジスタC_REGにどのような処理をさせようとしているのかが容易に理解できないようにしてある。具体的に、A回路32が、プログラムの内容にある制御レジスタC_REGに書込む値と、設定値との排他的論理和を演算した値を、制御レジスタC_REGに書込む。図6は、A回路32を有するIP回路3に伝送されるコマンドの内容を説明する図である。図6には、IP回路3に伝送される6行分のコマンドが図示されており、当該コマンドの処理内容、制御レジスタC_REGの書込み値、プログラムがそれぞれ図示してある。1行目の処理内容ALUを使用するの場合、プログラムは、制御レジスタM_REGにALU回路31を使用する1を書込むWR内容となるのでM_REGWR1000_00_01となる。2行目の処理内容設定値の書込みの場合、プログラムは、設定値保持部322に設定値101_10_11を書込むWR内容となるので設定値WR1101_10_11となる。3行目の処理内容REG10=REG10REG20の場合、制御レジスタC_REGの書込み値が000加算_00REG10_00REG20である。しかし、プログラムは、制御レジスタC_REGに前述の書込み値と設置値との排他的論理和を演算した値を書込むWR内容となる。具体的に、プログラムは、前述の書込み値000_00_00と設置値101_10_11との排他的論理和を演算した値101_10_11を含むC_REGWR1101_10_11となる。同様に、4行目の処理内容REG11=REG11-REG22の場合、制御レジスタC_REGの書込み値が001減算_01REG11_10REG22である。しかし、プログラムは、前述の書込み値001_01_10と設置値101_10_11との排他的論理和を演算した値100_11_01を含むC_REGWR1100_11_01となる。5行目の処理内容REG13<=REG21の場合、制御レジスタC_REGの書込み値が011ムーブ_11REG13_01REG21である。しかし、プログラムは、前述の書込み値011_11_01と設置値101_10_11との排他的論理和を演算した値110_01_10を含むC_REGWR1110_01_10となる。6行目の処理内容REG12=REG12REG21の場合、制御レジスタC_REGの書込み値が000加算_10REG12_01REG21である。しかし、プログラムは、前述の書込み値000_10_01と設置値101_10_11との排他的論理和を演算した値101_00_10を含むC_REGWR1101_00_10となる。図6から分かるように、A回路32を有するIP回路3に伝送されるコマンドは、制御レジスタC_REGの書込み値の内容と、プログラムの内容とが異なる。そのため、半導体装置10では、IP回路3に伝送されるコマンドを含むプログラムを解析しても、制御レジスタC_REGに書込む値が分からないため、制御レジスタC_REGにどのような処理をさせようとしているのかが容易に理解することができない。また、半導体装置10では、A回路32に設定する設置値を各社ごとに変更することで、複数の会社が開発した複数のプログラムを記憶素子2に記憶しても、プログラムの内容が他社許可されない者に分からない構成することができる。図7は、A社およびB社のA回路32を有するIP回路3に伝送されるコマンドの内容を説明する図である。図7には、IP回路3に伝送される6行分のコマンドが図示されており、当該コマンドの処理内容、制御レジスタC_REGの書込み値、A社のプログラム内での制御レジスタC_REGの書込み値、B社のプログラム内での制御レジスタC_REGの書込み値がそれぞれ図示してある。A社の設定値の書込みは、101_10_11で、B社の設定値の書込みは、010_01_00である。処理内容REG10=REG10REG20の場合、制御レジスタC_REGの書込み値が000加算_00REG10_00REG20である。A社のプログラムでの制御レジスタC_REGの書込み値は、前述の書込み値000_00_00と設置値101_10_11との排他的論理和を演算した値101_10_11となる。B社のプログラムでの制御レジスタC_REGの書込み値は、前述の書込み値000_00_00と設置値010_01_00との排他的論理和を演算した値010_01_00となる。処理内容REG11=REG11-REG22の場合、制御レジスタC_REGの書込み値が001減算_01REG11_10REG22である。A社のプログラムでの制御レジスタC_REGの書込み値は、前述の書込み値001_01_10と設置値101_10_11との排他的論理和を演算した値100_11_01となる。B社のプログラムでの制御レジスタC_REGの書込み値は、前述の書込み値001_01_10と設置値010_01_00との排他的論理和を演算した値011_00_10となる。処理内容REG13<=REG21の場合、制御レジスタC_REGの書込み値が011ムーブ_11REG13_01REG21である。A社のプログラムでの制御レジスタC_REGの書込み値は、前述の書込み値011_11_01と設置値101_10_11との排他的論理和を演算した値011_01_10となる。B社のプログラムでの制御レジスタC_REGの書込み値は、前述の書込み値011_11_01と設置値010_01_00との排他的論理和を演算した値100_10_01となる。処理内容REG12=REG12REG21の場合、制御レジスタC_REGの書込み値が000加算_10REG12_01REG21である。A社のプログラムでの制御レジスタC_REGの書込み値は、前述の書込み値000_10_01と設置値101_10_11との排他的論理和を演算した値101_00_10となる。B社のプログラムでの制御レジスタC_REGの書込み値は、前述の書込み値000_10_01と設置値010_01_00との排他的論理和を演算した値010_11_01となる。図7から分かるように、同じ処理内容であっても、A社とB社とで設定値が異なるので、A社のプログラムでの制御レジスタC_REGの書込み値と、B社のプログラムでの制御レジスタC_REGの書込み値とが大きく異なることが分かる。そのため、A社が、B社のプログラムを解析しても制御レジスタC_REGの書込み値が分からないので、制御レジスタC_REGにどのような処理をさせようとしているのかが理解できない。逆に、B社も、A社のプログラムを解析しても制御レジスタC_REGの書込み値が分からないので、制御レジスタC_REGにどのような処理をさせようとしているのかが理解できない。次に、半導体装置10の具体的な動作手順は、以下のようになる。まず、A回路32に設定値たとえば101_10_11とするを設定値保持部322に書込む。その後、プログラム作成者は、設定値保持部322に書込んだ設定値と、EXOR回路321とを考慮して、制御レジスタC_REGの処理内容を図6に示したプログラムのように作成する。作成したプログラムを、記憶素子2に記憶させる。その後、CPU1は、記憶素子2に記憶したプログラムを実行することで、IP回路3で実行することが可能なコマンドを生成し、該コマンドを含む信号IP_DINをデータバス4を介してIP回路3に入力する。IP回路3は、信号IP_DINが入力されると、図6に示すプログラムの内容IP回路3で実行するコマンドをA回路32で制御レジスタC_REGの書込み値に変換する。その後、制御レジスタC_REGは、A回路32で変換された制御レジスタC_REGの書込み値を実行することで、所望の処理を実行することができる。以上のように、本発明の実施の形態1に係る半導体装置10は、IP回路3に入力するコマンドを、制御レジスタC_REGで処理することが可能なコマンドに変換するA回路32を有するので、A回路32の設定値がわからないと、記憶素子2に記憶されているプログラムを読出しても、制御レジスタC_REGにどのような処理をさせようとしているのかが容易に理解することができない。また、A回路32は、IP回路3に入力するコマンド図6に示すプログラムの内容と、設置値との排他的論理和を演算することで制御レジスタC_REGの書込み値に変換するので、複雑な演算を処理する必要がなくIP回路3に過度の負荷をかけずに、前述の構成を実現することができる。なお、前述では、プログラムを解析しても、他社に制御レジスタC_REGの処理内容を理解できないようにすることについて記載した。しかし、本発明の実施の形態1に係る半導体装置10は、他社に制御レジスタC_REGの処理内容を理解できないようにすることだけでなく、プログラムの実行制御にも効果がある。具体的に、A回路を有していない従来のIP回路の場合、第三者がコマンドの使用頻度解析や漏洩などの何らかの方法で図4に示したALU回路31の制御レジスタの仕様を理解すれば、IP回路3のALU回路31を使用することができる。しかし、A回路32を有するIP回路3では、特定者設定値を知る者のみ、IP回路3のALU回路31を使用することができるので、サイドチャネルアタックなどの不正利用の対策を行なうことができる。なお、サイドチャネルアタックとは、SPA攻撃SimplePowerAnalysisattack:単純電力解析攻撃、DPA攻撃DifferentialPowerAnalysisattack:電力差分解析、タイミング攻撃のような電力解析である。この電力解析は、毎回異なる入力値を用意して同じコマンドを何万回と演算させ、その演算結果や演算毎の消費電力変動を解析することでIP回路3の内部情報を推定する。近年、測定機器の性能向上と低価格化でサイドチャネルアタックが容易に行える環境になっている。そこで、本発明の実施の形態1に係る半導体装置10のように、A回路32を有するIP回路3では、特定者設定値を知る者のみ、IP回路3のALU回路31を使用することIP回路3へのコマンド入力が可能になるので、電力解析のために何万回と同じコマンドを自由に入力することができない。つまり、本発明の実施の形態1に係る半導体装置10に対してサイドチャネルアタックを企図する者は、IP回路3のみを実行させるような不適切なプログラムを用いることができず、半導体装置10全体の全ての処理シーケンスを実行することが必要となり、サイドチャネルアタックを容易に行なうことができない。実施の形態2本発明の実施の形態2に係る半導体装置は、A回路に設定する設定値を秘匿化する構成を備えている。図8は、本発明の実施の形態2に係る半導体装置の構成を示すブロック図である。図8に示す半導体装置11は、たとえばICカードやICカードリーダなどのように複数の会社が開発したそれぞれのプログラムを1つのICチップに搭載する組込み機器用のICチップである。半導体装置11は、CPU1、記憶素子2、IP回路3、データバス4を含んでいる。さらに、IP回路3は、ALU回路31、A回路32、暗号回路33を含んでいる。なお、半導体装置11は、IP回路3に暗号回路33を含んでいる以外、図1に示した半導体装置10の構成と同じであるため、同じ構成要素について同じ符号を付して詳細な説明を繰返さない。A回路32は、EXOR回路321を有し、ALU回路31に伝送されたコマンドと、設定値32ビットとの排他的論理和を演算して、制御レジスタC_REGに演算結果を出力している。設定値は、各社で異なる値にしてあり、コマンドに含まれる情報に基づいて最適な値に設定される。しかし、A回路32の設定値が他社に何らかの方法で知られると、記憶素子2に記憶されているプログラムを読出して、制御レジスタC_REGにどのような処理をさせようとしているのかが容易に理解することができる。そこで、半導体装置11では、IP回路3に暗号回路33を有している。図9は、本発明の実施の形態2に係る半導体装置11の暗号回路33を説明するための模式図である。図9に示す暗号回路33は、平文暗号化されていない文の設定値平文を暗号回路33に入力するとIP回路3に搭載されている秘密情報の鍵で暗号化され、暗号文の設定値暗号文を出力する。逆に、暗号回路33は、暗号文の設定値暗号文を出力すると鍵で復号化され、平文の設定値平文を出力する。半導体装置11は、IP回路3に暗号回路33を有することで、設定値を秘匿化することができる。なお、暗号回路33が、共通鍵暗号方式であるAESAdvancedEncryptionStandard暗号規格で暗号化を行なう場合、128bitの平文を入力し、128bitの鍵を用いて暗号化するので、出力される暗号文は128bitとなる。設定値は、32bitであれば、暗号回路33が出力した暗号文の一部を使用する。たとえば、暗号回路33は、0bit目から31bit目までの32bitの暗号文を使用する場合や、1bit目から32bit目までの32bitの暗号文を使用する場合などがある。前述の暗号回路33では、入力する平文に対して、出力される暗号文は鍵が同じであれば常に同じであるため、使用頻度が増えることで解析される可能性がある。そこで、別の構成の暗号回路33を説明する。図10は、本発明の実施の形態2に係る半導体装置11の別の構成の暗号回路を説明するための模式図である。図10に示す暗号回路33aは、図9に示した暗号回路33と異なり、出力した暗号文を平文とともに入力して暗号化する構成である。そのため、暗号回路33aは、鍵が同じで、同じ平文が入力されても、出力されるたびに暗号文が異なる。図11は、図10に示す暗号回路33aで暗号化した設定値を示す図である。図11に示す設定値は、プログラムの各行で値が異なる。次に、暗号回路33の動作について説明する。図12は、暗号回路33の動作を説明するため図である。プログラムの実行タイミングを示すに図12aおいて、暗号回路33は、最初の暗号回路演算期間プログラムの1行目を実行で、128bitの平文と128bitの鍵とを演算して図12bに示す128bitの設定値を得る。IP回路3は、得た128bitの設定値を4つの32bitの設定値に分け、分けた32bitの設定値を用いて4行分のプログラムを実行するプログラムの2行目~5行目を実行。次の暗号回路演算期間で、128bitの平文と128bitの鍵とを演算して128bitの設定値を得る。IP回路3は、得た128bitの設定値を4つの32bitの設定値に分け、分けた32bitの設定値を用いて次の4行分のプログラムを実行する。以降、暗号回路33およびIP回路3は、同様の処理を繰返す。なお、図12aに示すように、暗号回路演算期間は、プログラムを実行することができない待ち時間となる。しかし、IP回路3内にバッファを搭載することで、暗号回路演算期間もプログラムを実行する構成にすることができる。変形例暗号回路33から出力する設定値をプログラムの各行で異なるように構成するために、特性多項式を用いた線形フィードバックシフトレジスタLFSR:LnearFeedbackShiftRegisterを用いて変形例を示す。図13は、本発明の実施の形態2の変形例に係る半導体装置の構成を示すブロック図である。図13に示す半導体装置11aは、CPU1、記憶素子2、IP回路3、データバス4を含んでいる。さらに、IP回路3は、ALU回路31、A回路32、暗号回路33、M系列回路34を含んでいる。なお、半導体装置11aは、IP回路3にM系列回路34を含んでいる以外、図8に示した半導体装置11の構成と同じであるため、同じ構成要素について同じ符号を付して詳細な説明を繰返さない。M系列回路34は、特性多項式を用いた線形フィードバックシフトレジスタであり、入力した平文の設定値、または暗号文の設定値を、実行するプログラムの各行で異なる値に変化させて出力する回路である。図14は、本発明の実施の形態2に係る半導体装置11aのM系列回路34を説明するための模式図である。図14に示すM系列回路34は、暗号回路33でIP回路3に搭載されている秘密情報の鍵で暗号化され平文の設定値を入力し、実行するプログラムの各行で異なる値に変化させて出力する。図15は、本発明の実施の形態2に係る半導体装置11aのM系列回路34の動作を説明するためのタイミングチャートである。図15のタイミングチャートに示すように、プログラムは、書込み値を制御レジスタC_REGに書込むクロック信号にあわせて1行ごとに実行される。また、M系列回路34は、レジスタであるため暗号回路のように演算期間を考慮する必要がないので、実行するプログラムの各行にあわせて設置値を出力することができ、プログラムを実行することができない待ち時間を不要にすることができる。実施の形態3IP回路に含まれるA回路の機能をON/OFFすることができる構成について説明する。図16は、本発明の実施の形態3に係る半導体装置のIP回路の構成を示すブロック図である。図16に示すIP回路3は、ALU回路31、A回路32を含んでいる。A回路32は、EXOR回路321、設定値保持部322、切替回路323を有している。なお、IP回路3は、切替回路323を含んでいる以外、図2に示したIP回路3の構成と同じであるため、同じ構成要素について同じ符号を付して詳細な説明を繰返さない。また、図16に示すIP回路3を含む半導体装置11の構成も、図1に示した半導体装置10の構成と同じであるため、同じ構成要素について同じ符号を付して詳細な説明を繰返さない。切替回路323は、設定値保持部322で保持した設定値と、IP回路3で実行するコマンドを含む信号IP_DINとの排他的論理和の演算処理を行なうか否かを、信号SECDIN_MODEON/OFFbitの入力により切替える回路である。具体的に、切替回路323は、信号SECDIN_MODEがOFFbit=Lであれば、設定値がEXOR回路321に入力されず、信号IP_DINが直接、制御レジスタC_REGに書込まれる。図17は、本発明の実施の形態3に係るALU回路31の制御レジスタの仕様を示す図である。図17に示すように、制御レジスタM_REGの仕様には、実施の形態1と同様に、ALU回路31を使用するか、使用しないかを指定するコマンドCORE_ENについて記載してある。さらに、制御レジスタM_REGの仕様には、A回路32機能のON/OFF機能なし、A回路32機能のON/OFF機能ありを指定するコマンドSECDIN_MODEについて記載してある。コマンドCORE_ENは、0のときALU回路31を使用しない、1のときALU回路31を使用するを指定する。コマンドSECDIN_MODEは、0のときA回路32機能のON/OFF機能なし、1のときA回路32機能のON/OFF機能ありを指定する。IP回路3が、A回路32機能のON/OFF機能ありで、A回路32機能のOFFとONとを切替えることで、プログラム作成デバックを効果的に行うことができる。つまり、プログラム作成時プログラム開発初期段階において、A回路32機能をOFFとすることで、プログラム作成者は、設定値保持部322に書込んだ設定値と、EXOR回路321とを考慮することなく、プログラム作成デバックを行うことが可能となる。プログラム作成が完了した後に、他社へプログラムを提供するとき自社からプログラム出すや、ICチップ全体でプログラム作成デバッグするとき、A回路32機能をONにすることで、実施の形態1、2で説明したように、他社に制御レジスタC_REGにどのような処理をさせようとしているのかが容易に理解できないようにすることができる。なお、A回路32機能のON/OFF機能なしの場合、プログラム作成者は、プログラム作成デバックのたび、設定値保持部322に書込んだ設定値と、EXOR回路321とを考慮してプログラムの内容を毎回変換する必要があり、作業の負担が大きい。A回路32機能のON/OFF機能なしの場合、プログラム作成者は、プログラム作成デバックを十分行った後に、設定値保持部322に書込んだ設定値と、EXOR回路321とを考慮してプログラムの内容を1回変換するだけでよく、作業の負担が小さい。変形例認証した場合に、IP回路に含まれるA回路の機能をON/OFFすることができる構成について説明する。図18は、本発明の実施の形態3の変形例に係る半導体装置のA回路の構成を示すブロック図である。図18に示すIP回路3は、ALU回路31、A回路32、暗号回路33、M系列回路34、暗号回路認証機能35とを含んでいる。A回路32は、EXOR回路321、設定値保持部322、切替回路323を有している。なお、IP回路3は、暗号回路認証機能35を含んでいる以外、図13に示したIP回路3の構成と同じであるため、同じ構成要素について同じ符号を付して詳細な説明を繰返さない。暗号回路認証機能35は、パスワード入力などで認証を行ない、認証がOKの場合Hを出力し、認証がNGの場合Lを出力する。暗号回路認証機能35がHの場合、制御レジスタC_REGからの読出しが禁止される。なお、制御レジスタC_REGからの読出しを禁止した際は、ポーリングするビットを1つの制御レジスタにまとめることにより、読出せるアドレスを制限しやすくすることができる回路構成を簡単にすることができ、バグの混入を減らすことができる。図19は、本発明の実施の形態3の変形例に係るA回路32を有するIP回路3に伝送されるコマンドの内容を説明する図である。図19には、IP回路3に伝送される7行分のコマンドが図示されており、当該コマンドの処理内容、制御レジスタC_REGの書込み値、プログラムがそれぞれ図示してある。1行目の処理内容ALUを使用するの場合、プログラムは、制御レジスタM_REGにALU回路31を使用する1を書込むWR内容となるのでM_REGWR1000_00_01となる。2行目の処理内容M系列の初期値設定の場合、プログラムは、暗号回路35に鍵と平文とを入力することで設定値の結果101_10_11となる。3行目の処理内容認証の場合、プログラムは、認証処理を行ない、結果がOKとなる。4行目以降は、図6の3行目以降と同じであるため、詳細な説明を繰返さない。実施の形態4本発明の実施の形態4に係る半導体装置は、A回路に排他的論理和回路を用いるのではなく、暗号回路を用いてよりコマンドを秘匿化する構成を備えている。図20は、本発明の実施の形態4に係る半導体装置のIP回路の構成を示すブロック図である。図20に示すIP回路3は、ALU回路31、A回路32、暗号回路33を含んでいる。A回路32は、EXOR回路321に代えて、暗号回路33の出力を、制御レジスタにC_REGに書込むか否かを切替える演算回路324を有している。なお、IP回路3は、演算回路324を含んでいる以外、図2に示したIP回路3の構成と同じであるため、同じ構成要素について同じ符号を付して詳細な説明を繰返さない。また、図20に示すIP回路3を含む半導体装置11の構成も、図1に示した半導体装置10の構成と同じであるため、同じ構成要素について同じ符号を付して詳細な説明を繰返さない。実施の形態1のようにEXOR回路321を用いたA回路32は、入力する信号IP_DINを1bit変化させた場合、制御レジスタC_REGの書込み値が1bit変化するだけである。しかし、暗号回路33を用いたA回路32は、入力する信号IP_DINを1bit変化させた場合でも、制御レジスタC_REGの書込み値が多bit変化する。そのため、暗号回路33を用いたA回路32は、より秘匿性の高いコマンドに変更することができる。図21は、本発明の実施の形態4に係るA回路32を有するIP回路3に伝送されるコマンドの内容を説明する図である。図21には、IP回路3に伝送される6行分のコマンドが図示されており、当該コマンドの処理内容、制御レジスタC_REGの書込み値、暗号文、暗号化されたプログラムがそれぞれ図示してある。1行目の処理内容ALUを使用するの場合、プログラムは、制御レジスタM_REGにALU回路31を使用する1を書込むWR内容となるのでM_REGWR1000_00_01となる。2行目の処理内容復号鍵と復号モードにするの場合、プログラムは、AES設定プログラムを実行する。3行目の処理内容REG10=REG10REG20の場合、暗号回路33は、暗号化されたプログラムのAES_DWINWR1101_11_01から、暗号文101_11_01を復号して、制御レジスタC_REGの書込み値000加算_00REG10_00REG20とする。同様に、4行目の処理内容REG11=REG11-REG22の場合、暗号回路33は、暗号化されたプログラムのAES_DWINWR1001_10_00から、暗号文001_10_00を復号して、制御レジスタC_REGの書込み値001減算_01REG11_10REG22とする。5行目の処理内容REG13<=REG21の場合、暗号回路33は、暗号化されたプログラムのAES_DWINWR1100_11_10から、暗号文100_11_10を復号して、制御レジスタC_REGの書込み値011ムーブ_11REG13_01REG21とする。6行目の処理内容REG12=REG12REG21の場合、暗号回路33は、暗号化されたプログラムのAES_DWINWR1101_00_10から、暗号文101_00_10を復号して、制御レジスタC_REGの書込み値000加算_10REG12_01REG21とする。図21から分かるように、暗号回路33を用いたA回路32は、制御レジスタC_REGの書込み値に対して、暗号文が大幅に異なることになるので、コマンドの秘匿性を高めることができる。本発明の実施の形態4に係るIP回路3の動作について説明する。図22は、本発明の実施の形態4に係る半導体装置のIP回路3の入出力信号を詳しく説明したブロック図である。図23は、本発明の実施の形態4に係る半導体装置のIP回路3の入出力信号のタイミングチャートである。なお、暗号回路33は、AES暗号のECBElectronicCodeBookを利用する場合について説明する。まず、信号SECDIN_MODEをLにして、A回路32の機能を機能なしにしてALU回路31のプログラムを作成する。プログラム作成の完了後、暗号回路33に鍵を入力して、図5に示す2行目から5行目までの制御レジスタC_REGの書込み値を、暗号回路33の入力値として暗号化する。暗号化された制御レジスタC_REGの書込み値を、図21に示す3行目から6行目までの暗号文とし、暗号化されたプログラムとして暗号回路33の入力値として設定する。次に、信号SECDIN_MODEをHにして、A回路32の機能を機能ありにし、暗号回路33の鍵を復号鍵に設定する。図21に示す3行目から6行目までの暗号化されたプログラムを、IP回路3に入力する。A回路32は、暗号回路33から出力した信号AES_RDRDYと、ALU回路31から出力した信号ALU_WRRDYとがともにHであれば、暗号回路33で復号化した制御レジスタC_REGの書込み値を、制御レジスタC_REGに書込むように、信号ALU_CREG_WR_ENをALU回路31に出力する回路構成を含んでいる。また、A回路32は、信号SECDIN_MODEの信号レベルを反転させ、信号AES_DWIN_SELとして出力するインバータ回路も含んでいる。図23のタイミングチャートに示すように、クロック信号CLKにあわせて、信号AES_DWINに書込み、信号AES_DWINの書込み終了後に暗号回路AES33の演算が開始する。暗号回路AES33の演算が終了すると、信号AES_RDRDY、信号ALU_WRRDY、および信号ALU_CREG_WR_ENが出力される。なお、信号ALU_WRRDY、および信号ALU_CREG_WR_ENの周期は、クロック信号CLKの周期の略2倍である。また、暗号回路33は、128bit単位で入力となるので、制御レジスタC_REGの書き込み値が128bit単位でない場合、NOPnooperation等の処理を入れて調整を行なう。実施の形態4に係るIP回路3は、前述したように暗号化した制御レジスタC_REGの書込み値を1度出力した後、暗号化したプログラムを作成する作業が必要になる。この作業をプログラム作成者自身が行なってもよいが、プログラム作成者自身の負担を軽減するために、暗号化した制御レジスタC_REGの書込み値を生成するプログラムであるコンパイラ等を用いてもよい。コンパイラ等を用いることで、プログラム作成者は暗号回路33を考慮することなく、プログラムの作成デバックを効果的に行うことができる。図24は、コンパイラと半導体装置とを組合わせた半導体装置の開発システムの構成を示すブロック図である。図24に示す半導体装置の開発システム100は、半導体装置11と、コンパイラ20とを含んでいる。半導体装置11は、図8に示す半導体装置11と同じ構成であるため、同じ構成要素について同じ符号を付して詳細な説明を繰返さない。コンパイラ20は、制御レジスタC_REGで処理することが可能なコマンドを含むプログラムを生成し、半導体装置11のデータバス4を介して記憶素子2に書込む。具体的に、コンパイラ20は、制御レジスタC_REGの書込み値を、暗号回路33の入力値として暗号化する変換手段201を有している。変換手段201は、ON/OFFbitの入力により、制御レジスタC_REGの書込み値を暗号化する、暗号化しないを切替えることが可能であり、A回路の機能あり、なしと対応して動作する。次に、半導体装置の開発システム100の動作について説明する。まず、変換手段201に、AES暗号の鍵をセットする。図5に示す2行目から5行目までのプログラムから制御レジスタC_REGの書込み値を抜出す。抜出した制御レジスタC_REGの書込み値をAES暗号で暗号化する。なお、変換手段201は、128bit単位で入力となるので、制御レジスタC_REGの書き込み値が128bit単位でない場合、NOPnooperation等の処理を入れて調整を行なう。暗号化した制御レジスタC_REGの書込み値を、図5に示す2行目から5行目までのプログラムの制御レジスタC_REGの書込み値と置換える。さらに、図5に示す2行目から5行目までのプログラムのコマンド名もC_REGからAES_DWINに置換える。変換手段201で変換したプログラムを、データバス4を介して記憶素子2に書込む。コンパイラ20が変換手段201を有することで、半導体装置ICチップ11の提供側は、各社にコンパイラ20を配布する際、会社ごとに異なる鍵と、共用1種類のするコンパイラ20とを配布することが可能になる。配布後の鍵はプログラム開発会社が管理する。そのため、半導体装置11の提供側は、コンパイラ20の提供先の会社が多くても、1種類共用のコンパイラ20を配布するだけで済み、数種類のコンパイラ20を製造作成する時間を短縮コスト削減することができる。また、コンパイラ20のバージョン管理も容易になる。なお、半導体装置11の提供側は、会社ごとに異なる鍵と、共用1種類のコンパイラ20とを別々に配布する場合に限定されるものではなく、たとえば、コンパイラ20の提供先の会社が少なければ、コンパイラ20に埋込んで配布してもよい。つまり、半導体装置11の提供側は、会社ごとに異なる鍵と、共用1種類のコンパイラ20とで構成した各社専用のコンパイラ20を作成し配布することになる。コンパイラ20に鍵を埋め込むことで、半導体装置11の提供側は、どのように制御レジスタC_REGの書込み値を作成しているのかまで秘匿することができる。また、プログラム作成者は、A回路32の機能を知らなくても、従来どおりプログラムを作成することができる。なお、コンパイラ20は、半導体装置ICチップ11を取付けた基板を介して接続されたコンピュータに読込まれ、実行されるソフトウェアである。変形例実施の形態1~4に係るA回路32は、EXOR回路321、または暗号回路35の出力を切替える演算回路324を含む構成であったが、これに限定されるものではなく、IP回路3に入力するコマンド制御レジスタC_REGの書込み値を、制御レジスタC_REGで処理することが可能なコマンド制御レジスタC_REGの書込み値に変換する変換回路であれば、いずれの回路構成であってもよい。たとえば、図25は、本発明の変形例に係るA回路32の構成を示すブロック図である。図25に示すA回路32は、入力した信号IP_DINを、複数の制御レジスタC_REGのいずれか1つに出力するセレクタ回路325を有している。そのため、A社には、入力した信号IP_DIN0が制御レジスタC_REG1、入力した信号IP_DIN1が制御レジスタC_REG0、入力した信号IP_DIN2が制御レジスタC_REG2にそれぞれ出力するようにセレクタ回路325を設定する。B社には、入力した信号IP_DIN0が制御レジスタC_REG2、入力した信号IP_DIN1が制御レジスタC_REG0、入力した信号IP_DIN2が制御レジスタC_REG1にそれぞれ出力するようにセレクタ回路325を設定する。これにより、A回路32にセレクタ回路325を用いて、実施の形態1~4に係るA回路32と同様、A社とB社との間でプログラムの内容を秘匿化することができる。またたとえば、図26は、本発明の別の変形例に係るA回路32の構成を示すブロック図である。図26に示すA回路32は、入力した信号IP_DINの複数のbitの値を演算して、複数の制御レジスタC_REGうちの1つに出力する演算器326を有している。そのため、A社には、入力した信号IP_DIN0~2が制御レジスタC_REG0、入力した信号IP_DIN3~5が制御レジスタC_REG1にそれぞれ出力するように演算器326を設定する。B社には、入力した信号IP_DIN1~2が制御レジスタC_REG0、入力した信号IP_DIN0,4,5が制御レジスタC_REG1にそれぞれ出力するように演算器326を設定する。これにより、A回路32に演算器326を用いて、実施の形態1~4に係るA回路32と同様、A社とB社との間でプログラムの内容を秘匿化することができる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"