半導体基板上に被加工層を形成し、前記被加工層上にハードマスク層を形成し、前記ハードマスク層上に第1のマスク層を形成し、前記第1のマスク層をパターニングし、前記第1のマスク層が除去された領域にカーボン層を形成し、前記カーボン層をパターニングし、第1のエッチング処理により前記カーボン層のパターンを部分的にエッチングして、前記カーボン層のパターンの幅を縮小し、前記カーボン層のパターンの上面および両側面を被覆するよう前記第1のマスク層と同一材料の第2のマスク層を形成し、第2のエッチング処理により前記第2のマスク層をエッチングし、前記カーボン層のパターンの上面の前記第2のマスク層を除去するとともに前記カーボン層のパターンの両側面に前記第2のマスク層を残存させ、第3のエッチング処理により前記第2のマスク層のパターンに挟まれる前記カーボン層を除去し、前記第1のマスク層のパターンおよび前記第2のマスク層のパターンをマスクに前記ハードマスク層をパターニングし、第4のエッチング処理により前記第1のマスク層のパターンおよび前記第2のマスク層のパターンを除去し、前記ハードマスク層のパターンをマスクに前記被加工層をパターニングすることを特徴とする半導体装置の製造方法。前記第1のマスク層のパターンの幅が、前記第2のマスク層のパターンの幅よりも広いことを特徴とする請求項1記載の半導体装置の製造方法。前記ハードマスク層が非晶質または多結晶質シリコン膜であり、前記第1のマスク層および前記第2のマスク層がシリコン酸化膜であることを特徴とする請求項1または請求項2記載の半導体装置の製造方法。前記第1のエッチング処理および前記第2のエッチング処理がアッシングであることを特徴とする請求項1ないし請求項3いずれか一項記載の半導体装置の製造方法。前記カーボン層をパターニングする際に、前記第1のマスク層のパターンに対応する位置にも前記カーボン層に対応する位置から連続するラインスペースパターンが設けられたフォトマスクを用いて露光し、前記第3のエッチング処理の後に、さらに、前記第1のマスク層をパターニングすることを特徴とする請求項1記載の半導体装置の製造方法。本発明が解決しようとする課題は、ラインスペースパターンとラインスペースパターンより幅の広いパターンが混在する場合であっても、両パターンを精度よく加工する半導体装置の製造方法を提供することにある。実施の形態の半導体装置の製造方法は、半導体基板上に被加工層を形成し、前記被加工層上にハードマスク層を形成し、前記ハードマスク層上に第1のマスク層を形成し、前記第1のマスク層をパターニングし、前記第1のマスク層が除去された領域にカーボン層を形成し、前記カーボン層をパターニングし、第1のエッチング処理により前記カーボン層のパターンを部分的にエッチングして、前記カーボン層のパターンの幅を縮小し、前記カーボン層のパターンの上面および両側面を被覆するよう前記第1のマスク層と同一材料の第2のマスク層を形成し、第2のエッチング処理により前記第2のマスク層をエッチングし、前記カーボン層のパターンの上面の前記第2のマスク層を除去するとともに前記カーボン層のパターンの両側面に前記第2のマスク層を残存させ、第3のエッチング処理により前記第2のマスク層のパターンに挟まれる前記カーボン層を除去し、前記第1のマスク層のパターンおよび前記第2のマスク層のパターンをマスクに前記ハードマスク層をパターニングし、第4のエッチング処理により前記第1のマスク層のパターンおよび前記第2のマスク層のパターンを除去し、前記ハードマスク層のパターンをマスクに前記被加工層をパターニングする。第1の実施の形態本実施の形態の半導体装置の製造方法は、半導体基板上に被加工層を形成し、被加工層上にハードマスク層を形成する。そして、ハードマスク層上に第1のマスク層を形成し、第1のマスク層をパターニングする。そして、第1のマスク層が除去された領域にカーボン層を形成し、カーボン層をパターニングする。そして、第1のエッチング処理によりカーボン層を部分的にエッチングして、カーボン層のパターンの幅を縮小する。そして、カーボン層のパターンの上面および両側面を被覆するよう第1のマスク層と同一材料の第2のマスク層を形成し、第2のエッチング処理により第2のマスク層をエッチングし、カーボン層のパターンの上面の第2のマスク層を除去するとともにカーボン層のパターンの両側面に第2のマスク層を残存させる。そして、第3のエッチング処理により第2のマスク層のパターンに挟まれるカーボン層を除去する。そして、第1のマスク層のパターンおよび第2のマスク層のパターンをマスクにハードマスク層をパターニングする。そして、第4のエッチング処理により第1のマスク層のパターンおよび第2のマスク層のパターンを除去する。さらに、ハードマスク層のパターンをマスクに被加工層をパターニングする。なお、本実施の形態では、半導体装置としてNAND型フラッシュメモリ、被加工層としてゲート電極層を加工する場合を例に説明する。NAND型フラッシュメモリのメモリセルトランジスタのゲート電極配線ワード線と、これに隣接している選択ゲートトランジスタのゲート電極配線のように、微細なラインスペースパターンと、幅の広いパターンが混在する場合、両者を一度に精度よくパターニングするリソグラフィー条件の設定が困難となる。本実施の形態の製造方法によれば、幅の広いパターンを先に形成し、その後に微細なラインスペースパターンを形成する。また、加工途中のマスク層に両者のパターンで同一材料を用いる、さらに、最終的な被加工層のエッチングを、肩落ちのないマスク層を用いて行う。これにより、微細なラインスペースパターンと、幅の広いパターンが混在する場合であっても、両者を精度よく加工することが可能となる。図1は、本実施の形態の半導体装置の製造方法の要部を示す工程図である。また、図2~図15は、本実施の形態の半導体装置の製造方法を示す模式断面図である。なお、図4~図15は、メモリセルトランジスタのゲート電極および選択ゲートトランジスタのゲート電極のワード線方向に垂直な断面を示している。本明細書中では、メモリセルトランジスタのゲート電極をメモリセルゲート電極、選択ゲートトランジスタのゲート電極を選択ゲート電極とも称するものとする。まず、図2に示すように、被加工層であるゲート電極層を形成するS102。ゲート電極層は、半導体基板10上に、ゲート絶縁膜12、フローティングゲート電極14、ゲート間絶縁膜16、コントロールゲート電極18、ゲートマスク絶縁膜20の積層構造をそなえる。ゲート間絶縁膜16の一部が除去されることにより開口部22が設けられ、フローティングゲート電極14とコントロールゲート電極18とは物理的に接触するとともに、電気的にも導通している。開口部22が設けられている領域のゲート電極層が、後に選択ゲート電極を構成することになる。半導体基板は、例えば、p型シリコンである。ゲート絶縁膜12は、例えば、熱酸化により形成されるシリコン酸化膜である。フローティングゲート電極14は、例えば、LPCVDLow-Pressuer-Chemical-Vapor-Deposition法により形成されるリンPがドープされた多結晶質シリコン膜である。ゲート間絶縁膜16は、例えば、ONOOxide-Nitride-Oxide膜である。また、コントロールゲート電極18は、例えば、LPCVD法により形成される多結晶質シリコン層18である。そして、ゲートマスク絶縁膜20は、例えば、LPCVD法により形成されるシリコン窒化膜である。さらに、ゲート電極層上には、ハードマスク層として、アモルファスシリコン非晶質シリコン膜24が形成されるS104。アモルファスシリコン膜24は、例えば、LPCVD法により形成される。ハードマスク層に多結晶質シリコン膜を適用することも可能である。また、アモルファスシリコン膜24上には、第1のマスク層としてシリコン酸化膜26が形成されるS106。シリコン酸化膜26は、例えば、LPCVD法により形成されるTEOSTetraethylorthosilicate膜である。次に、図3に示すようにシリコン酸化膜26をパターニングするためのレジストパターン28をリソグラフィー技術により形成するS108。このパターンは、選択ゲート電極を形成するためのパターンである。次に、図4に示すように、レジストパターン28をマスクに、シリコン酸化膜26をRIEReactiveIonEtching法によりエッチングしてパターニングするS110。次に、図5に示すように、レジストパターン28を剥離し、シリコン酸化膜26が除去された領域にカーボン層30を形成するS112。ここで、カーボン層30は、カーボンCを主成分とする材料で構成される。カーボン層30は、例えば、スピンコーティング法やCVDChemicalVaporDeposition法により形成されるアモルファスカーボン膜を、CMPChemicalMechanicalPolishing法により平坦化することで形成される。CMP法による平坦化の際には、シリコン酸化膜26がストッパー膜となる。次に、図6に示すようにカーボン層30をパターニングするためのレジストパターン32をリソグラフィー技術により形成するS114。このパターンは、メモリセルゲート電極を形成するためのパターンである。次に、図7に示すように、レジストパターン32をマスクに、カーボン層30をRIE法によりエッチングしてパターニングするS116。次に、図8に示すように、レジストパターン32を剥離する。次に、図9に示すように、第1のエッチング処理において、カーボン層30のパターンを部分的にエッチングすることにより、カーボン層30のパターンの幅を縮小させる。すなわち、いわゆるスリミングslimmingを行うS118。このエッチングは、例えば、アッシングにより行う。次に、図10に示すように、カーボン層30のパターンの上面および両側面を被覆するよう、第1のマスク層と同一材料の第2のマスク層を形成する。第1のマスク層がシリコン酸化膜26であるため、第2のマスク層としてもシリコン酸化膜34を形成するS120。シリコン酸化膜34は、例えば、LPCVD法により形成されるTEOS膜である。なお、本明細書中同一材料とは、主要な組成が同一で、エッチング等のプロセスに対する特性が同様の材料を意味する。化学組成比のわずかな差異や、含有される不純物種や含有量の差異があったとしても、プロセスに対する特性が同様である材料は同一材料とみなすものとする。次に、図11に示すように第2のエッチング処理において、第2のマスク層であるシリコン酸化膜34を、RIE法により全面エッチングするS122。そしてカーボン層30のパターンの上面のシリコン酸化膜34を除去するとともに、カーボン層30のパターンの両側面に側壁残しによりシリコン酸化膜34を残存させる。このように、第1のマスク層であるシリコン酸化膜26のパターンよりも幅の狭い、第2のマスク層のシリコン酸化膜34のパターンを形成する。いいかえれば、第1のマスク層のパターンの幅が、第2のマスク層のパターンの幅よりも広い。なお、シリコン酸化膜26のパターンの両側面にも側壁残しによりシリコン酸化膜34が残存する。次に、図12に示すように第3のエッチング処理において、第2のマスク層であるシリコン酸化膜34のパターンに挟まれるカーボン層30を除去するS124。このエッチング処理は、例えば、アッシングにより行う。次に、図13に示すように第1のマスク層であるシリコン酸化膜26のパターンおよび第2のマスク層のシリコン酸化膜34のパターンをマスクに、ハードマスク層であるアモルファスシリコン膜24をパターニングするS126。このパターニングはRIE法によるエッチングにより行われる。次に、図14に示すように第4のエッチング処理において、第1のマスク層であるシリコン酸化膜26のパターンおよび第2のマスク層であるシリコン酸化膜34のパターンを除去するS128。このエッチングは、例えば、フッ酸溶液によるウェットエッチングにより行う。次に、図15に示すようにハードマスク層であるアモルファスシリコン膜24のパターンをマスクに、被加工層であるゲート電極層をパターニングするS130。このパターニングは、RIE法によるエッチングにより行う。このパターニングによりゲート電極層が加工され、メモリセルゲート電極MCと選択ゲート電極SGが形成される。なお、アモルファスシリコン膜24は、ゲート電極層の中のゲートマスク絶縁膜20のエッチング中にはエッチングのマスクとして用いられるが、いったんゲートマスク絶縁膜20が加工された後は、コントロールゲート電極18、ゲート間絶縁膜16、フローティングゲート電極14のエッチング中に消失してもよい。以上のように、本実施の形態半導体装置の製造方法では、カーボン層30を芯材とし、シリコン酸化膜34を側壁材とした側壁転写技術を適用してアモルファスシリコン膜24をパターニングする。アッシングによる燃焼で除去できるカーボンを芯材として選択することにより、ウェットエッチングで芯材を除去するプロセスと比較して、芯材除去工程における側壁材の倒れを抑制することができる。本実施の形態の半導体装置の製造方法によれば、ハードマスク層となるアモルファスシリコン膜24のエッチングの際に、マスク材として単一材料のシリコン酸化膜を用いる。したがって、例えば、メモリセルゲート電極MC形成用のマスク材と選択ゲート電極SG形成用のマスク材を異種材料とする場合に比較し、加工が容易となり加工精度が向上する。加工が容易となるのは、単一のマスク材の場合、2種以上の場合に比べ、エッチング条件に対する制約が少なくて済むからである。また、本実施の形態の半導体装置の製造方法によれば、アモルファスシリコン膜24をマスク材として、ゲート電極層をパターニングする前に、側壁残しにより形成されたシリコン酸化膜26、34を剥離する。このため、ゲート電極層をパターニングする際に、肩部の落ちた形状のマスク材を用いることなく加工が可能である。したがって、マスク材の肩落ちを反映して、メモリセルゲート電極の幅が1本おきに変化したり、選択ゲート電極のテーパ形状が顕著になったりする問題が生じにくい。よって、ゲート電極層の寸法ばらつきや形状ばらつきが抑制される。本実施の形態において、肩部の落ちた形状のマスク材を用いない加工を可能にしているのは、ウェットエッチングで剥離しやすい、シリコン酸化膜を側壁転写技術の側壁材として採用していることによる。また、本実施の形態の半導体装置の製造方法によれば、同一ピッチで繰り返される微細なラインアンドスペースのメモリセルゲート電極MCと、メモリセルゲート電極よりも幅広の選択ゲート電極SGのパターンを別々のリソグラフィー工程で形成する。したがって、それぞれのパターンに最適なリソグラフィー条件を適用することが可能となり、加工精度が向上する。また、本実施の形態の半導体装置の製造方法によれば、選択ゲート電極SGのリソグラフィーをメモリセルゲート電極MCのリソグラフィーの前に行う。このことで、ハードマスク層となるアモルファスシリコン膜24のエッチングの際に、マスク材として単一材料のシリコン酸化膜を用いることを容易にしている。また、幅広かつスペースも大きな選択ゲート電極SGのパターンを先に形成し、このパターンにメモリセルゲート電極MCのリソグラフィーの合わせアライメントを行うことになるため、リソグラフィーの合わせが容易になる。したがって、パターン間の合わせズレ量が抑制され精度の高い加工が実現される。また、合わせズレが所定の範囲を超えることによるリワーク数も削減することが可能となる。さらに、本実施の形態の半導体装置の製造方法によれば、選択ゲート電極SGのパターンを先づくりとし、微細なメモリセルゲート電極MCのパターンを後づくりにする。これにより、微細なメモリセルゲート電極MC形成用のマスクパターンが、その形成後のプロセスで倒れることが抑制できる。第2の実施の形態本実施の形態の半導体装置の製造方法は、カーボン層をパターニングする際に、第1のマスク層に対応する位置にもカーボン層に対応する位置から連続するラインスペースパターンが設けられたフォトマスクを用いて露光する。また、第3のエッチング処理の後に、さらに、第1のマスク層をパターニングする。上記以外は、第1の実施の形態と同様である。したがって、第1の実施の形態と重複する内容については一部記載を省略する。本実施の形態によれば、メモリセルゲート電極MCのリソグラフィーの際に、パターンが選択ゲート電極SGのパターンに対してセルフアラインで形成される。したがって、メモリセルゲート電極MCのリソグラフィーの合わせが一層容易になる。図16は、本実施の形態の半導体装置の製造方法の要部を示す工程図である。また、図17~図30は、本実施の形態の半導体装置の製造方法を示す模式断面図である。なお、図17~図30は、メモリセルゲート電極および選択ゲート電極のワード線方向に垂直な断面を示している。まず、図17に示すように、被加工層であるゲート電極層を形成するS102。ゲート電極層は、半導体基板10上に、絶縁膜12、フローティングゲート電極14、ゲート間絶縁膜16、コントロールゲート電極18、ゲートマスク絶縁膜20の積層構造をそなえる。ゲート間絶縁膜16の一部が除去されることにより開口部22が設けられる。さらに、ゲート電極層上には、ハードマスク層として、アモルファスシリコン非晶質シリコン膜24が形成されるS104。また、アモルファスシリコン膜24上には、第1のマスク層としてシリコン酸化膜26が形成されるS106。次に、シリコン酸化膜26をパターニングするためのレジストパターン40をリソグラフィー技術により形成するS108。このパターンは、選択ゲート電極を形成するためのパターンである。このレジストパターン40は、選択ゲート電極のメモリセル電極側のゲート端部を規定するパターンとなっている。次に、図18に示すように、レジストパターン40をマスクに、シリコン酸化膜26をRIE法によりエッチングしてパターニングするS110。次に、図19に示すように、レジストパターン40を剥離し、シリコン酸化膜26が除去された領域にカーボン層30を形成するS112。次に、図20に示すようにカーボン層30をパターニングするためのレジストパターン42aをリソグラフィー技術により形成するS114。このパターンは、メモリセルトランジスタのゲート電極を形成するためのパターンである。このリソグラフィーの際、第1のマスク層であるシリコン酸化膜26のパターンに対応する位置にもカーボン層30に対応する位置から連続するラインスペースパターンが設けられたフォトマスクを用いて露光する。すなわち、図中点線で示す仮想パターン42bのように、本来、選択ゲート電極が形成される位置まで、メモリセルゲート電極のラインスペースパターンを備えたフォトマスクで露光する。このフォトマスクでは、同一ピッチの微細なメモリセルゲート電極のラインスペースパターンが、選択ゲート電極が形成される領域にも連続して設けられている。この場合、仮想パターン42bのように、第1のマスク層であるシリコン酸化膜26上およびその近傍のフォトマスクのパターンは、実際のレジストパターンとしては半導体基板上に形成されない。このため、メモリセルゲート電極のレジストパターン42aを、本来形成すべき領域にのみ、選択ゲート電極のパターンにセルフアラインで形成することが可能となる。これは、カーボン層30とシリコン酸化膜26の反射率の差に起因する現象である。下地膜の反射率、レジスト等のリソグラフィーにおけるプロセス条件を適宜選択することで、このようなセルフアラインでのレジストパターン形成が可能となる。したがって、メモリセルトランジスタのゲート電極を形成するためのリソグラフィーの合わせが一層容易となる。次に、図21に示すように、レジストパターン42aをマスクに、カーボン層30をRIE法によりエッチングしてパターニングするS116。次に、図22に示すように、レジストパターン32を剥離する。次に、図23に示すように、第1のエッチング処理において、カーボン層30のパターンを部分的にエッチングすることにより、カーボン層30のパターンの幅を縮小させる。すなわち、いわゆるスリミングslimmingを行うS118。次に、図24に示すように、レジストパターン42aを剥離した後、カーボン層30のパターンの上面および両側面を被覆するよう、第1のマスク層と同一材料の第2のマスク層を形成する。第1のマスク層がシリコン酸化膜26であるため、第2のマスク層としてもシリコン酸化膜34を形成するS120。次に、図25に示すように第2のエッチング処理において、第2のマスク層であるシリコン酸化膜34を、RIE法により全面エッチングするS122。そしてカーボン層30のパターンの上面のシリコン酸化膜34を除去するとともに、カーボン層30のパターンの両側面に側壁残しによりシリコン酸化膜34を残存させる。次に、図26に示すように第3のエッチング処理において、第2のマスク層であるシリコン酸化膜34のパターンに挟まれるカーボン層30を除去するS124。次に、図27に示すように、再度シリコン酸化膜26をパターニングするためのレジストパターン44をリソグラフィー技術により形成するS132。このパターンは、選択ゲート電極を形成するためのパターンである。このレジストパターン44は、選択ゲート電極のメモリセル電極と反対側のゲート端部を規定するパターンとなっている。次に、図28に示すように、レジストパターン44をマスクに、シリコン酸化膜26をRIE法によりエッチングしてパターニングするS134。次に、図29に示すようにレジストパターン44を剥離した後、第1のマスク層であるシリコン酸化膜26のパターンおよび第2のマスク層のシリコン酸化膜34のパターンをマスクに、ハードマスク層であるアモルファスシリコン膜24をパターニングするS126。次に、図30に示すように第4のエッチング処理において、第1のマスク層であるシリコン酸化膜26のパターンおよび第2のマスク層であるシリコン酸化膜34のパターンを除去するS128。その後、ハードマスク層であるアモルファスシリコン膜24のパターンをマスクに、被加工層であるゲート電極層をパターニングすることで、図15に示すようなメモリセルゲート電極MCと選択ゲート電極SGが形成される。本実施の形態によれば、第1の実施の形態の効果に加え、メモリセルゲート電極MCのレジストパターンを選択ゲート電極のパターンにセルフアラインで形成可能となる。よって、メモリセルゲート電極MCのリソグラフィーの合わせが一層容易になる。以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置や半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置や半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。例えば、実施の形態では、被加工層をNAND型フラッシュメモリのゲート電極層とする場合を例に説明したが、被加工層は例えば、素子領域形成のためのマスク材や半導体基板、ビット線等のダマシンdamascene配線形成のための層間絶縁膜等であってもかまわない。また、例えば、半導体装置としてNAND型フラッシュメモリを例に説明したが、ラインスペースパターンとラインスペースパターンより幅の広いパターンが混在するレイアウトを備える半導体装置であれば、いかなる半導体装置にも本発明は適用可能である。また、例えば、レジストは単層レジストを例に説明したが、多層レジストを用いるプロセスを適用するものであってもかまわない。その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。