マイクロ電子パッケージであって、a第1のマイクロ電子素子と、b水平方向に延在する上側表面及び下側表面と、該上側表面と該下側表面との間に延在するエッジとを有するパッケージ基板と、c前記パッケージ基板上の導電性素子であって、該導電性素子は前記パッケージ基板の前記下側表面に露出する底部端子を含み、前記マイクロ電子素子は前記パッケージ基板の前記上側表面上に配置され、前記マイクロ電子素子は前記パッケージ基板上の該導電性素子のうちの少なくとも幾つかに電気的に接続される、導電性素子と、d前記マイクロ電子素子と前記パッケージ基板の前記上側表面の少なくとも一部とを覆う第1の誘電体塊であって、該第1の誘電体塊は、前記パッケージ基板から離隔し、該パッケージ基板から遠ざかる方に面する上面を画定し、該上面の少なくとも一部は前記マイクロ電子素子上に延在し、該第1の誘電体塊は、該第1の誘電体塊の前記上面に隣接する上部境界から、前記パッケージ基板に隣接する底部境界まで下方に、かつ該パッケージ基板の前記エッジの内側に延在する第1のエッジ面も画定し、該第1の誘電体塊は、前記パッケージ基板に隣接する、水平方向に前記第1のエッジ面の前記底部境界から離れるように延在する上向きの第1のフランジ面を更に画定し、該第1のフランジ面は、前記パッケージ基板から、該パッケージ基板と前記上面との間の垂直距離より短い垂直距離に配置される、第1の誘電体塊と、e前記第1の誘電体塊の前記上面に露出する複数の上部端子と、f前記上部端子から前記上面に沿って延在し、かつ前記第1のエッジ面に沿って延在する複数の第1のトレースであって、該第1のトレースは前記第1のフランジ面に沿って延在する底部分を有し、該底部分は前記パッケージ基板の前記導電性素子に電気的に接続される、複数の第1のトレースとを備えるマイクロ電子パッケージ。前記第1のエッジ面は、前記底部境界が前記上部境界よりも前記マイクロ電子素子から離れるよう、第1の水平方向において前記マイクロ電子素子から離れて傾斜する、請求項1に記載のパッケージ。前記第1の誘電体塊の前記第1のエッジ面は、前記パッケージ基板から一定の垂直距離で前記第1のエッジ面に沿って延在する直線が、前記第1の水平方向において一定の位置を有するように形作られる、請求項2に記載のパッケージ。前記第1の誘電体塊の前記第1のエッジ面は全体に平坦である、請求項2に記載のパッケージ。前記第1の誘電体塊は、前記第1の誘電体塊の前記上面に隣接する上部境界から前記パッケージ基板に隣接する底部境界まで下方に延在する第2のエッジ面を画定し、該第2のエッジ面は、前記底部境界が前記上部境界よりも前記マイクロ電子素子から離れるように、第2の水平方向において前記マイクロ電子素子から離れて傾斜し、前記パッケージは、前記第1の誘電体塊の前記上面に沿って延在し、かつ該第2のエッジ面に沿って前記パッケージ基板に隣接する底部分まで下方に延在する第2のトレースを更に含む、請求項2に記載のパッケージ。前記第2の水平方向は前記第1の水平方向の反対である、請求項5に記載のパッケージ。前記複数のトレースは前記第1のエッジ面に沿って互いに対して実質的に平行に延在する、請求項1に記載のパッケージ。前記トレースは前記第1のエッジ面、及び前記第1の誘電体塊の前記上面に埋め込まれる、請求項1に記載のパッケージ。前記上部端子は前記トレースと一体に形成され、前記第1の誘電体塊の前記上面に埋め込まれる、請求項1に記載のパッケージ。前記トレースは前記第1のエッジ面及び前記上面上に延在する、請求項1に記載のパッケージ。前記トレースと前記第1のエッジ面及び前記上面との間に接着層を更に備える、請求項10に記載のパッケージ。前記第1の誘電体塊の前記第1のフランジ面を貫通して延在し、前記トレースの前記底部分を前記パッケージ基板の前記導電性素子に電気的に接続する導電性ビアコネクタを更に備える、請求項1に記載のパッケージ。前記第1の誘電体塊はオーバーモールドである、請求項1に記載のパッケージ。前記第1の誘電体塊は、前記マイクロ電子素子上に延在し、前記上面を画定する部分と、前記マイクロ電子素子によって覆われない前記上側表面の領域上に配置されるフランジ領域とを有する共形層である、請求項1に記載のパッケージ。前記第1の誘電体塊内に配置され、前記第1のマイクロ電子素子、前記上部端子及び前記底部端子のうちの少なくとも1つに電気的に接続される第2のマイクロ電子素子を更に備える、請求項1に記載のパッケージ。前記上部端子のうちの少なくとも幾つかは前記マイクロ電子素子の上に重なる、請求項1に記載のパッケージ。前記上部端子はエリアアレイを成して配置される、請求項16に記載のパッケージ。前記底部端子は前記上部端子のうちの少なくとも幾つかと位置合わせされる中央端子を含む、請求項17に記載のパッケージ。前記パッケージ基板の一部を覆う補助誘電体塊を更に備え、該補助誘電体塊は前記パッケージ基板から離隔した補助上面を画定し、前記パッケージは該補助上面に露出する補助上部端子を更に備え、該補助上部端子のうちの少なくとも幾つかは前記パッケージ基板の前記導電性素子に電気的に接続される、請求項1に記載のパッケージ。前記補助誘電体塊は、前記補助上面から前記パッケージ基板に向かって延在する補助エッジ面を画定し、該補助エッジ面及び前記第1のエッジ面は、共同で、細長いトレンチを画定し、前記パッケージは該補助エッジ面に沿って延在する補助トレースを更に備え、前記補助上部端子は該補助トレースを通じて前記パッケージ基板の前記導電性素子に接続される、請求項19に記載のパッケージ。請求項18に記載の第1のマイクロ電子パッケージ及び第2のマイクロ電子パッケージをそれぞれ含むアセンブリであって、前記第2のマイクロ電子パッケージの前記中央端子は前記第1のマイクロ電子パッケージの前記上部端部と位置合わせされ、結合される、請求項18に記載の第1のマイクロ電子パッケージ及び第2のマイクロ電子パッケージを含むアセンブリ。請求項1に記載のマイクロ電子パッケージと、該マイクロ電子パッケージの前記上部端子に電気的に接続される第2のマイクロ電子素子とを含むアセンブリ。マイクロ電子パッケージであって、aマイクロ電子素子と、b水平方向に延在する上側表面及び下側表面を有するパッケージ基板であって、前記マイクロ電子素子は該パッケージ基板の前記上側表面上に配置される、パッケージ基板と、c前記マイクロ電子素子と、該マイクロ電子素子の前記上側表面の少なくとも一部とを覆うオーバーモールドであって、該オーバーモールドは、前記パッケージ基板から離隔し、該パッケージ基板から遠ざかる方に面する上面を画定し、該オーバーモールド上面の少なくとも一部は前記マイクロ電子素子上に延在する、オーバーモールドと、d前記オーバーモールドの前記上面に露出する上部端子と、e前記オーバーモールドの前記上面に沿って前記上部端子から延在する複数の中実の金属トレースであって、前記上部端子及び該トレースは前記オーバーモールド内に埋め込まれる金属トレースと、を備える、マイクロ電子パッケージ。前記パッケージ基板は、その上に導電性素子を有し、前記上部端子のうちの少なくとも幾つかは前記導電性素子のうちの少なくとも幾つかに電気的に接続される、請求項23に記載のパッケージ。前記パッケージ基板の前記導電性素子は該パッケージ基板の前記下側表面に露出する底部端子を含む、請求項24に記載のパッケージ。前記上部端子のうちの少なくとも幾つかは前記マイクロ電子素子の上に重なる、請求項23に記載のパッケージ。請求項1及び23のいずれか一項に記載のマイクロ電子パッケージと、該マイクロ電子パッケージに電気的に接続される1つ又は複数の他の電子構成要素とを備えるシステム。ハウジングを更に備え、前記マイクロ電子パッケージ及び前記他の電子構成要素は前記ハウジングに取り付けられる、請求項27に記載のシステム。マイクロ電子パッケージを作製する方法であって、a導電性素子を有するパッケージ基板と、該パッケージ基板の上に重なり、該導電性素子に電気的に接続されるマイクロ電子素子との集合体上に複数のトレースを担持するシートを位置決めするステップであって、それにより、前記トレースのうちの少なくとも幾つかのトレースの一部が前記マイクロ電子素子上に延在する、位置決めするステップと、b前記シートと前記パッケージ基板との間に、かつ前記マイクロ電子素子の周囲に流動性組成物を導入し、該組成物を硬化させるステップであって、前記マイクロ電子素子を覆い、前記シートによって少なくとも部分的に画定される形状を有するオーバーモールドを形成するステップと、c前記パッケージ基板から遠ざかる方に面する、前記オーバーモールドの1つ又は複数の面上に延在する前記トレースを残すように前記シートを除去するステップとを含む、マイクロ電子パッケージを作製する方法。前記シートを位置決めする前記ステップは、前記シートの第1の部分と、前記マイクロ電子素子上に延在する該シートの該第1の部分上の前記トレースの第1の部分とを位置決めすることと、前記シートの第2の部分、及び該シートの該第2の部分上の前記トレースの第2の部分が、前記シートの前記第1の部分から前記パッケージ基板に向かって延在するように、前記シートの前記第2の部分を配置することとを含む、請求項29に記載の方法。前記位置決めするステップは前記シートを変形させることを含む、請求項30に記載の方法。前記位置決めするステップは、前記トレースを担持する前記シートの表面が前記パッケージ基板に面するように実行され、前記導入するステップは、前記流動性組成物が前記トレースを部分的に包囲するように実行される、請求項29に記載の方法。前記シートは金属材料から形成され、前記シートを除去する前記ステップは前記シートの前記金属材料をエッチングすることを含む、請求項32に記載の方法。マイクロ電子パッケージを作製する方法であって、a導電性素子を有するパッケージ基板と、該パッケージ基板の上に重なり、該導電性素子に電気的に接続されるマイクロ電子素子との集合体上に複数のトレースを担持するシートを位置決めするステップであって、該位置決めするステップは、該シートの第1の部分、及び該シートの該第1の部分上の前記トレースの第1の部分が前記マイクロ電子素子上に延在し、前記シートの第2の部分、及び該シートの該第2の部分上の前記トレースの第2の部分が該第1の部分から該パッケージ基板に向かって延在するように実行される、位置決めするステップと、b前記シートと前記パッケージ基板との間に、かつ前記マイクロ電子素子の周囲に流動性組成物を導入するステップと、c前記マイクロ電子素子を覆い、前記シートによって少なくとも部分的に画定される形状を有するオーバーモールドを形成するために前記組成物を硬化させるステップと、d前記トレースの前記第2の部分を前記パッケージ基板の前記導電性素子と電気的に接続するステップとを含む、マイクロ電子パッケージを作製する方法。前記トレースの前記第2の部分を前記導電性素子と電気的に接続する前記ステップは、前記流動性組成物を導入するステップの前に実行される、請求項34に記載の方法。前記シートを位置決めするステップ、並びに前記流動性組成物を導入するステップ及び硬化させるステップは、前記オーバーモールドが、前記マイクロ電子素子上に延在する上面を画定する主要部分と、該主要部分との境界を成し、前記マイクロ電子素子に向かって下方に延在する第1のエッジ面と、該第1のエッジ面から外側に延在する、前記主要部分よりも薄いフランジ部分とを含むように、かつ前記トレースの前記第2の部分が前記フランジ部分上に延在する底部分を含むように実行され、前記第2の部分を電気的に接続する前記ステップは、前記オーバーモールドの前記フランジ部分を貫いて接続部を形成することを含む、請求項34に記載の方法。前記トレースの前記底部分と前記パッケージ基板との間に延在する前記オーバーモールドの前記フランジ部分内にビアを形成するステップを更に含み、前記フランジ部分を貫いて接続部を形成するステップは、前記ビア内にビアコネクタを形成することを含む、請求項36に記載の方法。前記オーバーモールドの前記フランジ部分内にビアを形成するステップは、前記組成物を導入するステップ及び硬化させるステップの後に実行される、請求項37に記載の方法。マイクロ電子パッケージを作製する方法であって、a導電性素子を有するパッケージ基板の下側表面に露出する底部端子を含む、該パッケージ基板と、該パッケージ基板の上側表面の上に重なり、前記導電性素子に電気的に接続されるマイクロ電子素子との集合体上に共形誘電体層を堆積するステップであって、該堆積するステップは、前記共形層の第1の部分が、前記パッケージ基板から離隔し、かつ前記マイクロ電子素子上に延在する上面を画定し、1つ又は複数の付加的な部分が、前記マイクロ電子素子によって覆われるエリアの外側にある前記パッケージ基板に向かって下方に延在する1つ又は複数のエッジ面を画定するように実行される、堆積するステップと、bトレースが前記上面に沿って延在し、少なくとも1つのエッジ面に沿って前記パッケージ基板に向かって延在し、前記トレースの底部分が前記パッケージ基板に隣接して位置決めされるように、前記共形層上に前記トレース及び上部端子を配設するステップと、c前記トレースの前記底部分を前記パッケージ基板上の前記導電性素子のうちの少なくとも幾つかに接続するステップとを含む、マイクロ電子パッケージを作製する方法。前記共形層を堆積するステップは、前記共形層が少なくとも1つのエッジ面の底部境界から延在する少なくとも1つの上向きフランジ面を形成し、各フランジ面が、前記パッケージ基板から、該パッケージ基板と前記上面との間の垂直距離よりも短い垂直距離に配置されるように実行され、前記トレースを配設するステップは、前記トレースの底部分が前記少なくとも1つのフランジ面上に延在するように実行され、前記トレースの前記底部分を接続するステップは、接続部が前記少なくとも1つのフランジ面を貫いて延在するように該接続部を形成することを含む、請求項39に記載の方法。前記トレース及び端子を配設するステップは、前記集合体上に前記共形層を堆積する前に、該共形層上に前記トレース及び前記端子を配設することを含む、請求項40に記載の方法。前記トレース及び端子を配設するステップは、前記集合体上に前記共形層を堆積した後に、該共形層上に前記トレースを堆積することを含む、請求項41に記載の方法。当該技術分野において積重可能なパッケージ、及び上面取り付け用パッドを有する他のパッケージを開発するために向けられてきた著しい努力にもかかわらず、更なる改善が望まれている。本発明の一態様は、マイクロ電子パッケージを提供する。本発明のこの態様によるパッケージは、第1のマイクロ電子素子と、水平方向に延在する上側表面及び下側表面、並びに上側表面と下側表面との間に延在するエッジedgesを有するパッケージ基板とを含むことが望ましい。望ましくは、パッケージ基板は、パッケージ基板の下側表面に露出する底部端子を含む導電性素子を有する。マイクロ電子素子は、パッケージ基板の上側表面上に配置され、パッケージ基板上の導電性素子のうちの少なくとも幾つかに接続されることが好ましい。本発明のこの態様によるパッケージは、マイクロ電子素子と、パッケージ基板の上側表面の少なくとも一部とを覆う誘電体塊を含むことが望ましい。誘電体塊は、パッケージ基板から離隔し、パッケージ基板から遠ざかる方に面する上面を画定する。好ましくは、上面の少なくとも一部は、マイクロ電子素子上に延在する。誘電体塊は、誘電体塊の上面に隣接する上部境界から、パッケージ基板に隣接する底部境界まで下方に延在する第1のエッジ面も画定することが望ましく、底部境界はパッケージ基板のエッジの内側に配置される。好ましくは、誘電体塊は、パッケージ基板に隣接する、水平方向において第1のエッジ面の底部境界から離れて延在する上向きの第1のフランジ面を更に画定し、第1のフランジ面は、パッケージ基板から、パッケージ基板と上面との間の垂直距離よりも短い垂直間隔をおいて配置される。最も好ましくは、パッケージは、誘電体塊の上面に露出する複数の上部端子と、上部端子から上面に沿って延在し、かつ第1のエッジ面に沿って延在する複数の第1のトレースとを含み、第1のトレースは、フランジ面に沿って延在する、パッケージ基板に隣接する底部を有し、底部はパッケージ基板の導電性素子に電気的に接続される。後に更に論じられるように、本発明のこの態様による或るパッケージは、パッケージ基板上の多数の導電性素子に接続される多数の上部端子を設けることができる。これらのパッケージは、例えば、1つのパッケージの上部端子が別のパッケージの底部端子に接続される、積重された構成で用いることができる。本発明の更なる態様によるパッケージは、マイクロ電子素子と、水平方向に延在する上側表面及び下側表面を有するパッケージ基板とを含み、マイクロ電子素子はパッケージ基板の上側表面上に配置される。望ましくは、マイクロ電子素子は、パッケージ基板上の少なくとも幾つかの導電性素子に電気的に接続される。本発明のこの態様によるパッケージは、マイクロ電子素子と、マイクロ電子素子の上側表面の少なくとも一部とを覆うオーバーモールドを含むことが望ましく、オーバーモールドは、パッケージ基板から離隔し、パッケージ基板から遠ざかる方に面する上面を画定し、オーバーモールド上面の少なくとも一部はマイクロ電子素子上に延在する。そのパッケージは、オーバーモールドの上面に露出する上部端子と、上部端子からオーバーモールドの上面に沿って延在する複数のトレースとを更に含むことが望ましく、上部端子及びトレースはオーバーモールド内に埋め込まれる。最も好ましくは、トレースは中実の金属トレースである。本発明の更なる態様は、他の電子デバイスとともに、本発明の前述の態様によるパッケージを組み込むシステムを提供する。例えば、そのシステムは、単一のハウジング内に配置することができ、そのハウジングはポータブルハウジングとすることができる。本発明の更なる態様はマイクロ電子パッケージを作製する方法を提供する。1つのそのような方法は、導電性素子を有するパッケージ基板と、パッケージ基板の上に重なり、導電性素子に電気的に接続されるマイクロ電子素子との集合体上に、複数のトレースを担持するシートのようなキャリアを位置決めするステップを含み、その位置決めするステップは、トレースのうちの少なくとも幾つかのトレースの一部がマイクロ電子素子上に延在するように実施される。本方法は、キャリアとパッケージ基板との間に、かつマイクロ電子素子の周囲に流動性組成物を導入し、その組成物を硬化させるステップであって、マイクロ電子素子を覆い、キャリアによって少なくとも部分的に画定される形状を有するオーバーモールドを形成するステップを含むことが望ましい。好ましくは、本方法は、パッケージ基板から遠ざかる方に面するオーバーモールドの1つ又は複数の表面上に延在するトレースを残すように、キャリアを除去するステップも含む。本発明のこの態様による更なる方法は、導電性素子を有するパッケージ基板と、パッケージ基板の上に重なり、導電性素子に電気的に接続されるマイクロ電子素子との集合体上に複数のトレースを担持するシートのようなキャリアを位置決めするステップを含むことが望ましい。本方法では、位置決めするステップは、キャリアの第1の部分、及びキャリアの第1の部分上のトレースの第1の部分がマイクロ電子素子上に延在し、キャリアの第2の部分、及びキャリアの第2の部分上のトレースの第2の部分が第1の部分からパッケージ基板に向かって延在するように実行されることが望ましい。例えば、キャリアは、その上にトレースを有するシートとすることができ、そのシートは、キャリアの第2の部分がパッケージ基板に向かってキャリアの第1の部分から突出するように、曲げることができるか、又は別の方法で変形させることができる。本方法はまた、シートとパッケージ基板との間に、かつマイクロ電子素子の周囲に流動性組成物を導入するステップと、組成物を硬化させるステップであって、マイクロ電子素子を覆い、キャリアによって少なくとも部分的に画定される形状を有するオーバーモールドを形成するステップとを含むことが望ましい。最も好ましくは、本方法は、トレースの第2の部分をパッケージ基板の導電性素子と電気的に接続するステップを含む。この接続するステップは、オーバーモールドが形成される前又は後に実行することができる。いずれの場合でも、トレースの第2の部分がパッケージ基板に近いことによって、小さな接続を形成するのが容易になり、それにより、ひいては、限られたサイズのパッケージ内に多数のトレースを設けるのに役立つ。マイクロ電子パッケージを作製する更なる方法が、導電性素子を有するパッケージ基板の下側表面に露出する底部端子を含む、パッケージ基板と、パッケージ基板の上側表面の上に重なり、導電性素子に電気的に接続されるマイクロ電子素子との集合体上に共形誘電体層を堆積するステップを含む。望ましくは、堆積するステップは、共形層の第1の部分が、パッケージ基板から離隔し、かつマイクロ電子素子上に延在する上面を画定し、共形層の1つ又は複数の付加的な部分が、マイクロ電子素子によって覆われるエリアの外側にあるパッケージ基板に向かって下方に延在する1つ又は複数のエッジ面を画定するように実行される。本方法は、トレースが上面に沿って延在し、少なくとも1つのエッジ面に沿ってパッケージ基板に向かって延在し、トレースの底部分がパッケージ基板に隣接して位置決めされるように、共形層上にトレース及び上部端子を配設することを含むことが望ましい。望ましくは、本方法は更に、トレースの底部分をパッケージ基板上の導電性素子のうちの少なくとも幾つかに接続することを更に含む。本発明の一実施形態による製造プロセスにおいて利用される構成要素は、例えば、第1の表面32と、反対側にある第2の表面34とを有する銅製のシート図1及び図2のような、金属シート30の形をとるキャリアを組み込む。第1の表面32は複数の導電性トレース36を担持する。トレースは、シート30の第1の表面32上に、導電性材料、好ましくは銅、金、ニッケル及びそれらの組み合わせのような中実の金属からなる細長いストリップとして形成される。トレースは、類似の組成からなる端子38と一体に形成される。端子は、破線によって概略的に示される、シートの第1の部分40内に配置される。トレースは、端子から第2の部分42の中に延在する。この実施形態では、第2の部分42は、第1の部分40の両側にある領域を含む。図1及び図2には、幾つかの端子38及び幾つかのトレース36のみが示されるが、実際には、数百個、又はそれ以上の端子及びトレースが存在することができる。端子38は、第1の部分40内にエリアアレイを成して配置される。本開示において用いられるときに、用語エリアアレイは、端子が、2次元の領域の周辺のみにある行、又はその領域の中心のみにある行のような幾つかの行に集中するのではなく、その領域にわたって概ね分散するような端子のアレイを意味する。図1に示される特定のエリアアレイは直線構成の均一なアレイであるが、これは必須ではない。端子及びトレースは、数多くの既知の、金属加工方法、例えば、もともとシート30よりも厚みのあるシートを、端子及びトレースによって占有されるエリア以外のエリアから金属を除去するようにエッチングすることによって、又はシート上に端子及びトレースをめっきすることによって作製することができる。図1及び図2は、単一のパッケージを作製するのに適したサイズの単一のシートのみを示す。しかしながら、実際には、そのシートは、各部分が図1及び図2に示されるシートを構成し、これらの部分が互いに連続的である、多数の部分を組み込む連続的又は半連続的な要素として設けられることが望ましい。図1及び図2によるシートは、前面50と、背面52と、前面に露出するコンタクト54とを有する半導体チップのようなマイクロ電子素子48を組み込む集合体46図3とともに利用される。集合体46は、上面58と、反対側に面する底面60とを有する概ね平坦な誘電体構造56を組み込む小さな回路パネルの形をとるパッケージ基板も含む。本明細書において用いられるときに、単語上部及び底部は、論じられる要素の座標系を参照しており、通常の重力座標系を参照しない。また、パッケージ基板56は導電性素子も含み、この場合には、導電性素子は、底面60上に延在するトレース62と、誘電体構造の底面にも露出し、トレース62に接続される端子64とを組み込む。また、集合体は、チップ48のコンタクト54をパッケージ基板上のトレース62と接続するワイヤボンド66も含む。パッケージ基板はアパーチャ68を有し、アパーチャは、トレース62がアパーチャ68を通してパッケージ基板の上側表面に露出するように配列される。図3に示される特定の実施形態では、多数の集合体からなるパッケージ基板は、ストリップ、テープ又はシートのような連続的又は半連続的な要素として提供される。したがって、明確に図示するために、図3では、個々のパッケージ基板56間に目に見える境界が存在するが、実際には、プロセスのこの段階では区別できる境界は存在しない場合がある。パッケージ基板46内のアパーチャ68は、トレース62によって完全に閉じられることが望ましい。同様に、ワイヤボンド66がそこを通り抜けてトレースにまで至るアパーチャは、トレースによって完全に覆われることが望ましく、それにより、パッケージは連続的な不浸透性のシートになる。本方法の1つのステップにおいて、多数のキャリア又はシート30を含む要素は、そのパッケージ基板及びチップを有する多数の集合体46を含む要素上に位置決めされる。各キャリア又はシート30は、トレース36及び端子38を担持する第1の表面32がパッケージ基板に面するように位置決めされる。図3の実施形態では、位置決めするステップは、各キャリアシート30を図1及び図2に示される平坦な状態から、各シートの第2の部分42が第1の部分40から面外に曲げられるような変形した状態に変形させることを含み、第2の部分42は、図2において42’で概略的に示されるように第1の表面32の方向に突出している。これは、基本的に任意の従来の形成技術、例えば、箔押機において適合した金属ダイを用いることによって果たすことができる。形成されたキャリアシートは、端子38を担持するキャリアシート30図1の第1の部分40がマイクロ電子素子又はチップ48の上方に延在し、第2の部分42が第1の部分40からパッケージ基板46に向かって延在するように、チップ及びパッケージ基板の集合体上に位置決めされる。この状態において、各キャリアシート30の第2の部分42は、シートの第1の部分40から延在する傾斜した領域70を画定し、さらには、傾斜した領域70から突出するフランジ領域74も画定する。第2の部分42内のトレースは、傾斜した領域70に沿って延在し、さらにはフランジ領域74に沿って延在する。したがって、シートの第2の部分42におけるトレース36の部分は、傾斜した領域70に沿って延在する傾斜部分76と、フランジ部分74上に延在する底部分78とを含む。キャリアシート30がパッケージ基板46上に位置決めされると、トレースの底部分78及びシートのフランジ部分74は、パッケージ基板46の近くに配置される。シート上のトレースの底部分78は、任意の適切な接続部、例えば、ハンダ結合80によって、パッケージ基板上のトレース62に接続される。キャリアシート30上のトレースの位置及びパッケージ基板56上の導電性機構の位置は、極めて高い精度で制御することができる。これは結合プロセスを容易にし、そして小径のボンドの使用を容易にし、それによりトレースを極めて近接して配置できるようになる。キャリアシート上のトレースがパッケージ基板上のトレースに結合された後に、組み立てられた部品がモールド内に配置され、モールドの第1の側82がキャリアシート30を支持するのに対して、モールドの第2の側84がパッケージ基板46を支持する。モールド部品はキャリアシート及びパッケージ基板の上に接近して重なるように示されるが、モールド部品とキャリアシート30又はパッケージ基板46との間は封止するように係合させる必要はない。むしろ、モールド部品は、キャリアシート及びパッケージ基板を物理的に支持し、後に論じられる成形ステップ中にこれらの素子が歪むのを防ぐための役割を果たす。次のステップ図4では、例えば、エポキシのような流動性組成物が、各キャリアシート30と、関連するパッケージ基板46との間の空間内に、かつパッケージ基板上のチップ又はマイクロ電子素子48の周囲に導入される。この流動性組成物が硬化してオーバーモールド86図4を形成する。流動性組成物が導入されるとき、その組成物はキャリアシートと接触し、それにより、キャリアシートによって少なくとも部分的に画定される形状を呈する。また、流動性組成物は流動してトレース及び端子にも密接し、トレース及び端子を部分的に包囲する。しかしながら、キャリアシート30はトレースの表面、特に端子38と密接しているので、キャリアシートに面している端子の面は流動性組成物と接触しないように完全に保護される。また、パッケージ基板46は、パッケージ基板上の端子64を、流動性組成物によって汚れないように保護する。キャリアシート30及びパッケージ基板46は連続的又は半連続的なシートとして設けられるので、いずれか1つの特定のキャリアシート又はパッケージ基板の縁において、モールド部品が流動性組成物を閉じ込める必要はない。流動性組成物は、1つのキャリアシートとパッケージ基板との間の空間内に導入することができ、他のキャリアシートとパッケージ基板との間の空間に流れ込むことができる。そのプロセスの次の段階では、モールド要素82及び84が除去され、成形された集合体の一方においてキャリアシート30が露出したままになり、反対側においてパッケージ基板上の端子64が露出したままになる図5。そのプロセスの次の段階では、例えば、キャリアシートを除去するのに有効であるが、端子38及びトレース36を実質的に無傷のままにするエッチング剤にキャリアシートを晒すことによって、キャリアシート30が除去される。エッチング後に、集合体は、図6に示される構成を有する。その後、集合体は、分離線88に沿って切断され、個々のマイクロ電子パッケージ90が生成される。各パッケージ90図7~図9は、水平方向に延在する上側表面58及び下側表面60と、上側表面と下側表面との間に延在するエッジedges92とを有するパッケージ基板56を含む。また、パッケージ90は、下側表面60に露出するトレース62及び端子64を含む導電性素子も有する。完成したパッケージにおいて、端子64は底部端子と呼ばれる。端子又はトレースのような導電性素子を参照する際に本明細書において用いられるときに、或る表面に露出するという用語は、その表面からその導電性素子に近づくことができることを意味する。例示される特定の実施形態では、底部端子64は、底部端子が下側表面から僅かに突出するように、下側表面60上に配置される。しかしながら、底部端子がパッケージ基板56内に埋め込まれるか、又は基板の上面58上に配置される場合であっても、近づくことができるようにする開口部が基板内に存在するなら、底部端子は下側表面に露出することができる。また、パッケージ90は、チップの形をとる第1のマイクロ電子素子48も含み、そのようなマイクロ電子素子はパッケージ基板の上側表面58上に配置され、導電性素子、すなわち、パッケージ基板上の特定のトレース62及び底部端子64に電気的に接続される。そのパッケージは、上記で論じられた成形プロセス中に形成されるオーバーモールド86の形をとる誘電体塊を更に含み、そのような誘電体塊はマイクロ電子素子48と、パッケージ基板の上側表面の少なくとも一部とを覆う。誘電体塊すなわちオーバーモールド86は、パッケージ基板56から離隔した上面94を画定する。上面94の少なくとも一部は、マイクロ電子素子48上に延在する。また、塊状物すなわちオーバーモールド86は、上面94に隣接する上部境界98から、パッケージ基板56に隣接する底部境界100まで下方に延在し、パッケージ基板のエッジ92の内側に配置される第1のエッジ面96も画定する。すなわち、底部境界100は、パッケージ基板のエッジ92によって囲まれた水平エリア内に配置される。誘電体塊の第1のエッジ面96は、第1の水平方向H1図7、図9及び図10Aにおいてマイクロ電子素子48から離れるように傾斜し、それにより、第1のエッジ面の底部境界100は、水平方向H1において、上部境界98よりもマイクロ電子素子から離れる。第1のエッジ面96は、パッケージ基板56から一定の垂直距離において第1のエッジ面に沿って延在する任意の直線が、第1の水平方向H1において一定の位置に配置されるように形作られる。例えば、パッケージ基板から一定の垂直距離において延在する仮想的な線102図7は、一定の水平位置にも存在することになる。図示される特定の実施形態では、第1のエッジ面は実質的に平坦である。図10Aに最もわかりやすく示されるように、誘電体塊すなわちオーバーモールドは、パッケージ基板56から離れた、上向きの第1のフランジ面104を更に画定する。第1のフランジ面は、第1のエッジ面96の底部境界100から離れて、第1の水平方向H1に延在する。第1のフランジ面104は、パッケージ基板56に隣接して配置される。第1のフランジ面104と、パッケージ基板の上面58との間の距離D1は、誘電体塊の上面94とパッケージ基板の上面58との間の距離DTよりも著しく短い。図7、図9及び図10Aに示されるように、端子38は、誘電体塊の上面94に露出する。完成したパッケージにおいて、端子94は上部端子と呼ばれる。複数のトレース36aが上部端子38のうちの幾つかから上面94に沿って延在し、更には、上部境界96を横切って、第1のエッジ面96に沿って延在する。第1のエッジ面96に沿って延在するトレースの部分は、互いに概ね平行である。トレースは底部分78を含み、底部分は第1のフランジ面104に沿って延在する。本開示において用いられるときに、トレースが或る表面に沿って延在するという言い方は、トレースがその表面に近接し、かつその表面に対して概ね平行に延在することを意味する。図7、図9及び図10Aにおいて示される特定の実施形態では、トレースは上面94、第1のエッジ面96及びフランジ面104内に埋め込まれており、トレースの表面は誘電体塊すなわちオーバーモールド86の表面と概ね同一平面を成している。例えば、図8に示されるように、トレース36aの表面は第1のエッジ面96と同一平面上にある。この特定の同一平面配置は、上面94、第1のエッジ面96及びフランジ面104がキャリアシートによって形成され、形成時にトレースがキャリアシートの表面上に載置されたことに起因する。同様に、上部端子38は、誘電体塊の上面94内に埋め込まれる。埋め込まれたトレース及び端子は、中実の金属、例えば、中実の銅又は銅合金から形成することができる。通常、中実の金属は金属及び結合剤を含む複合材よりも高い導電率を与える。トレース36aの底部分78は、もともとシートのフランジ部分74図3上に存在していたので、フランジ面104上に存在する。トレースの底部分78は、当然、パッケージ基板の導電性素子、特にトレース62に接続されたままであり、それにより、トレース36a、それゆえ、上部端子38のうちの幾つかは、底部端子64のうちの幾つかに、及びマイクロ電子素子48に接続される。パッケージは、上面94から下方に延在し、第1の水平方向H1と反対の第2の水平方向H2においてマイクロ電子素子48から離れるように傾斜する第2のエッジ面108と、第2の水平方向において第2のエッジ面108の底部境界から延在する第2のフランジ面110とを更に含む。そのパッケージは、上部端子38のうちの幾つかから、上部表面94、第2のエッジ面108及び第2のフランジ面110に沿って延在するトレース36bを更に含む。これらの機構は、方向が反対であることを除いて、上記で論じられた第1のエッジ面108、第1のフランジ面104及びトレース36aの機構と同一である。トレース36bは、上部端子38のうちの幾つかを、パッケージ基板上のトレース62のうちの幾つかを通して、底部端子64のうちの幾つかに、及びマイクロ電子素子48に接続する。この構成では、上部端子38のうちの幾つか又は全てが、パッケージ基板上の導電性素子によって、マイクロ電子素子又はチップ48のコンタクト54に接続され、上部端子38のうちの幾つか又は全てが、底部端子64のうちの幾つか又は全てにも接続される。上部端子38は、底部端子64のパターンに対応するパターンで配列される。したがって、図9に示されるように、パッケージ90のうちの2つ以上を1つのスタックに重ねることができ、そのスタック内の底部パッケージ90aの上部端子が次に高いパッケージ90bの底部端子64に接続される。スタックの最も低いパッケージ、すなわち底部パッケージの底部端子64は、より大きな回路基板114上のコンタクトパッド112のような導電性素子に接続することができ、それにより、スタック全体がその回路パネルに取り付けられ、接続される。オーバーモールド又は誘電体塊上に延在するトレース上にハンダマスク図示せずを被着することができる。同様に、必要に応じて、パッケージ基板の導電性機構上にハンダマスクを設けることができる。そのようなハンダマスクは、任意の従来の方法において被着し、パターニングにすることができる。ハンダマスクは、トレースの表面に沿ってハンダが広がるのを制限するための役割を果たす。当然、図1~図10Aを参照して上記で論じられた構成は、様々に変更することができる。例えば、トレース62のような導電性素子は、パッケージ基板56の底面上に存在するように示される。しかしながら、トレースはパッケージ基板の上面に配置することもできるし、更には、パッケージ基板内に配置することもできる。さらに、パッケージ基板は、2つ以上のトレース層を含むこともできる。更なる変形形態図10Bでは、上記で論じられたプロセスが、キャリアシート上のトレースが、誘電体塊を形成するために誘電体組成物を導入する前に、パッケージ基板の導電性機構に接続されないという点で変更される。多数のトレース36aが、誘電体塊の第1のエッジ面96’に沿って延在する。トレース36’が誘電体塊のフランジ面104’に沿って延在する底部分78’を有して形成されるが、成形工程前に、パッケージ基板56’上のトレース62’のような導電性機構には接続されない。キャリア又はシート図示せずの除去の前後いずれかに、誘電体塊のフランジ部分107、すなわち、フランジ面104’の下に配置される部分を貫いてビア105が形成される。これらのビア内に導体109が配置され、トレースの底部78’を誘電体基板56’の導電性素子に接続する。図10Bに示される特定の実施形態では、ビアは基板の底面から形成され、それゆえ、基板を貫いて、かつ誘電体塊又はオーバーモールドのフランジ部分107を貫いて延在し、それにより、ビアは、パッケージ基板の底面上のトレース62’から、誘電体塊上のトレース36’の底部分78’に達する。パッケージ基板の近くにトレースの底部分78’を位置決めすることによって、ビア109を形成するのが非常に容易になる。別の言い方をすると、フランジ面104’との間の距離D1は、パッケージ基板と上面との間の距離DTよりも著しく短い。それゆえ、ビアによって貫通されなければならない距離は、誘電体塊がパッケージ基板全体にわたって延在する平坦な上面を有し、それにより、誘電体塊全体がDTに等しい厚みを有していた場合よりもはるかに短い。これは、相対的に狭い間隔で配置されるトレースを収容するのに必要であるような、相対的に小さな径のビアを形成するのを容易にする。他の実施形態では、ビア105はパッケージ基板を貫通する必要はない。例えば、導電性素子がパッケージ基板56’の上面上のトレースを含む場合、ビアはフランジ面から形成することができ、誘電体塊又はオーバーモールドのフランジ部分107のみを貫通することができる。本発明の更なる実施形態によるプロセス図11及び図12は、トレース236及び上部端子238が誘電体シート230に載置されることを除いて、上記で論じられたプロセスと同様である。上記で論じられたのと同じようにして、誘電体シートが変形され、パッケージ基板256とマイクロ電子素子248との集合体上に位置決めされる。したがって、キャリアの第1の部分240、及びトレース236の対応する第1の部分はマイクロ電子素子上に延在するのに対して、キャリアシートの第2の部分242、及び第2の部分242上に存在するトレース236の部分は、第1の部分240からパッケージ基板256に向かって延在する。ここでも、マイクロ電子素子を覆い、シート230によって少なくとも部分的に画定される形状を有する誘電体塊又はオーバーモールドを形成するように、シートとパッケージ基板との間に、かつマイクロ電子素子の周囲に流動性組成物を導入し、硬化させる。ここでもまた、塊状物又はオーバーモールドは、フランジ面204と、フランジ面の下にあるフランジ部分とを含む。トレース236の部分278がフランジ部分の上に重なり、それゆえ、パッケージ基板に隣接して、かつ上部端子238及びトレースの隣接する部分よりもパッケージ基板に近い距離に配置される。この実施形態では、トレースの底部分278は、誘電体組成物の導入前に、パッケージ基板の導電性機構に接続されない。代わりに、塊状物のフランジ部分を貫いて、かつシート230の対応する部分を貫いてビアが形成され、これらのビア内にビア導体209が形成されて、トレースの底部分278を、トレース262のような、パッケージ基板の導電性素子に接続する。この実施形態でも同様に、シート及びパッケージ基板が、多数の個々のパッケージを形成する要素を組み込む連続的又は半連続的なシート又はテープの形のままである間に、シートを処理し、誘電体塊を成形するプロセスを実行することができる。ビア及びビア導体209を形成する前に、又はその後に、パッケージを互いに切断することができる。図12に示されるような完成したパッケージは、パッケージ構造の一部としてシート230の部分を組み込む。望ましいことに、シート230は誘電体塊286に接着する。このために、シート230は、成形プロセス中にパッケージ基板に面している表面231に接着剤を組み込むことができる。したがって、誘電体シート230は、誘電体塊286に接近して上に重なり、最終的な製造物において誘電体塊に接着する層を形成する。他の実施形態では、流動性誘電体材料自体が、形成された誘電体塊をシートに結合する接着剤としての役割を果たすことができる。一例にすぎないが、シートは、例えば、ポリイミド又はBT樹脂のような、フレキシブルプリント回路において一般的に用いられる材料を含むことができる。また、成形プロセス中に用いられる温度及び圧力にハンダマスクが耐えることができるなら、シートを変形させる前に、シート上にあるトレースの上にハンダマスク図示せずを被着することができる。本発明の更なる実施形態によるプロセス図13は、一対のモールド要素382及び384を用いて、誘電体塊386を形成する。このプロセスにおいて、キャリア及びトレースは成形時には存在しない。誘電体塊は上記で論じられたのと同様の構成を有し、ここでもフランジ面304を画定するフランジ部分307、並びに上面394及び1つ又は複数のエッジ面396を含む。ここでもまた、エッジ面は、上面394における上部境界から、パッケージ基板356のエリア内に配置される底部境界398まで延在する。上記で論じられたように、パッケージ基板356が、より大きなシート又はテープから切断されるとき、パッケージ基板のエッジ394は、成形ステップ後に画定することができる。成形プロセス後に、トレース336及び上部端子338を載置するシート330が、誘電体塊の上面394上に、並びにエッジ面396及びフランジ面304上に被着される。ここでもまた、トレースの底部分が、パッケージ基板356に隣接して配置され、それにより、誘電体塊又はオーバーモールドの相対的に薄いフランジ部分307を貫いて、ビアを容易に形成することができる。ビア内にビア導体309が配置され、シート上のトレース336をパッケージ基板の導電性素子362に電気的に接続する。図14に示される特定の実施形態では、シート330は接着剤301の薄い層によって誘電体塊に結合される。また、シートはハンダマスク層303も載置する。更なる実施形態によるプロセスは、マイクロ電子素子又はチップ448がパッケージ基板456に対して下向きに位置決めされることを除いて、上記で論じられたのと同様の集合体446を用いる。パッケージ基板は、パッケージ基板の上側表面上のトレース463と、パッケージ基板の下側表面上の付加的なトレース462と、底部端子464と、上側表面トレース463を下側表面トレース及び底部端子と接続する貫通導体465とを含む導電性素子を組み込む。マイクロ電子素子又はチップ448のコンタクト454は、例えば、ハンダ結合によって、上側表面導電性素子463に結合される。誘電体塊又はオーバーモールド486は、図13を参照して上記で論じられたモールド要素に類似のモールド要素を用いて形成され、類似の構成を有する。誘電体塊のフランジ部分を貫いて、上向きフランジ面404から上側表面導電性素子463までビア405が形成される。ビア404は、例えば、上側表面導電性素子と係合するモールド上の隆起又は突起によって、成形プロセス中に形成することができる。代替的には、ビア404は、成形後のレーザアブレーション、エッチング、サンドブラスト等のプロセスによって形成することができる。更なる代替形態では、一部はモールドの機構によって、一部はモールド後の処理によって、ビア463を形成することができる。誘電体塊又はオーバーモールド486及びビア404を形成した後に、トレース436及び上部端子438を載置する誘電体シート430が、接着層図示せずを用いて誘電体塊に取り付けられる。この実施形態では、シート430は、誘電体塊に面しているシートの表面上にトレース436を載置する。したがって、端子438が、シート内の開口部439を介して、塊状物の上面494に露出する。これらの開口部は、シート430がオーバーモールドに組み付けられる前に、又はその後に形成することができる。トレース436の底部分478は、ビア404内に配置されるボンド409によって、パッケージ基板456の上側表面導電性素子463に結合される。一例にすぎないが、そのようなボンドは、ハンダ付け、共晶接合、サーモソニックボンディング等によって形成することができる。結合材料は、トレース436上に載置することもできるし、ビア内に堆積することもできる。ここでもまた、トレース底部分478がパッケージ基板に近いことによって、結合プロセス、及び小さなボンドの使用が容易になり、それにより、ひいては、トレース底部分を狭い間隔で配置できるようになる。基板上に多数のトレースを収容することができる。図15及び図16に示されるタイプのパッケージ基板及びマイクロ電子素子は、上記で論じられたプロセス及び構造において利用することができる。また、パッケージ基板に面している側にトレースを有する誘電体シート430は図11及び図12のプロセスに類似のプロセスにおいて用いることができ、その場合、シートはモールド内に配置され、誘電体塊はシートとの接触によって形作られる。この場合、成形プロセス後に開口部439が形成されることが望ましい。本発明の更なる実施形態図17及び図18によるプロセスは、集合体546上に誘電体塊を形成し、その集合体は、図15及び図16を参照して上記で論じられた集合体と同様に、パッケージ基板556に面しているコンタクト554を有する下向きのマイクロ電子素子を有し、それにより、コンタクトはパッケージ基板上の導電性素子に接合される。ここでもまた、集合体は、パッケージ基板556の下側表面上に載置される底部端子564を含む。図17に示される特定の集合体は、マイクロ電子素子又はチップ548とパッケージ基板上側表面との間の空間内に配置されるアンダーフィル501を含む。アンダーフィルは、マイクロ電子素子とパッケージ基板の導電性素子との間の接続部503を包囲することが望ましい。そのプロセスでは、第1の面507及び第2の面509を有する共形誘電体層505が用いられる。共形層が集合体546に被着されるとき、共形層は撓んで、パッケージ基板556の上側表面558、マイクロ電子素子548の露出した表面、及びアンダーフィル501と接触する。したがって、共形層が集合体に被着される時点で、共形層は、このようにして形が一致するだけの十分な軟度及び変形性を有するべきである。一例にすぎないが、共形層はBステージ又は部分的に硬化したエポキシ組成物とすることができ、その組成物はオプションで特定の充填材を含むことができる。被着後に、共形層は、例えば、化学反応によって硬化させることができる。共形層が、集合体546の露出した素子を覆うように変形するとき、共形層の第1の部分は、パッケージ基板556から離隔し、マイクロ電子素子548上に延在する上面594図18を画定するのに対して、共形層の付加的な部分は、マイクロ電子素子548によって覆われるエリアの外側のパッケージ基板のエリアにおいて、パッケージ基板に向かって下方に延在するエッジ面596を画定する。共形層が被着され、硬化した後に、トレース536及び上部端子538が、硬化した層上に形成される。例えば、共形層全体をめっきし、マスクし、選択的にエッチングして、上部端子及びトレースを形成することができる。代替的には、共形層の表面をマスク材料で覆うことができ、その後、レーザ放射に選択的に曝露して、マスクを貫いて溝を彫ることができる。マスク上、及び溝内にシード層を被着することができ、その後、溝を除くあらゆる場所からシード層をリフトオフするように、マスクが除去される。その後、その表面はめっき槽に晒され、それにより、シード層が存在する溝にのみ金属が析出する。誘電体本体上に金属機構を形成するための任意の他の技法を用いることもできる。ここでもまた、上部端子は上面594に露出し、トレース536は、上部端子のうちの少なくとも幾つかから上面594に沿って延在し、エッジ面596に沿ってパッケージ表面556に向かって下方にも延在する。この実施形態でも同様に、トレースの底部分578がパッケージ基板から距離D578に配置され、その距離はパッケージ基板と上面594との間の距離D594よりも短く、それゆえ、パッケージ基板と端子538との間の距離よりも短い。ここでもまた、高さの違いが、底部分とパッケージ基板の導電性素子との接続を容易にする。図18の特定の実施形態では、共形層は、フランジ面504を画定するフランジ部分507を形成し、トレースの底部分578はフランジ面に沿って延在する。底部分は、フランジ部分を貫いてビアを形成し、これらのビア内にビア導体509を析出させることによって、基板の導電性素子に接続される。上記で論じられた他のプロセスと同様に、共形層を被着するプロセスは、多数のパッケージのためのトレース及び端子を有する連続的又は半連続的な共形層を用いて、共通のパッケージ基板を有する多数の集合体からなる大きなシートとして形成される集合体を用いて実施することができる。それらの集合体は、共形層を被着した後に、互いに切断される。図面は縮尺通りでないことは理解されたい。例えば、マイクロ電子素子548及び共形層自体の垂直方向の寸法は、明確に図示するために、大きく誇張されている。実際には、パッケージ基板から上面及び上部端子までの高さ又は距離D594は、概ね数百ミクロン以下、一般的には約400ミクロン以下とすることができるのに対して、トレースの底部分548は、パッケージ基板上方の更に短い距離D578に配置される。共形層はパッケージの誘電体塊を形成する。この関連で、用語誘電体塊は、いかなる特定の最小厚又は形状も意味しない。図17及び図18を参照して上記で論じられたプロセスの1つの変形形態では、共形層は集合体546に被着されるが、トレース536及び上部コンタクト538が既に共形層上の所定の位置にある。例えば、共形層自体が、上部コンタクト及び端子を担持するフレキシブル上層、並びにBステージエポキシのような共形底層のような複数の副層を含むことができる。上記で論じられた機構の多数の更なる変形及び組み合わせを利用することもできる。一例にすぎないが、誘電体塊は、その上にトレースが延在する、1つ、2つ、又は3つ以上のエッジ面を有することができる。また、そのパッケージは、2つ以上のマイクロ電子素子を含むことができる。一例にすぎないが、図19に示されるパッケージは図1~図10Aを参照して上記で論じられたパッケージに類似であるが、誘電体塊786内に2つのマイクロ電子素子748を組み込む。本発明の更なる実施形態によるパッケージ図20は、例えば、図9~図10A及び図10Bに関して上記で論じられたパッケージの対応する要素に概ね類似のマイクロ電子素子848及びパッケージ基板856を組み込む。この実施形態でも同様に、マイクロ電子素子848は、パッケージ基板856上の導電性素子に電気的に接続され、第1の誘電体塊886によって覆われる。ここでもまた、この誘電体塊は、上面894と、上面894からパッケージ基板に向かって延在する第1のエッジ面896とを画定する。また、誘電体塊は、第1の水平方向H1において外側に図20の右側に突出するフランジ部分804も含む。しかしながら、図20の実施形態では、基板856はフランジ部分804を越えて延在する。補助誘電体塊847が、パッケージ基板のこの突出する部分上に配置される。補助誘電体塊847は、第1の誘電体塊886の上面894と同一平面にある上面897を画定する。補助誘電体塊は、上面897からパッケージ基板に向かって下方に延在するエッジ面895も画定する。エッジ面895は、第1の水平方向と反対の第2の水平方向H2において傾斜し、それにより、第1の誘電体塊886の第1のエッジ面896、及び補助誘電体塊897のエッジ面895は、パッケージ基板856に向かって下方において互いに近づく。これらのエッジ面は、共同で、上面894及び897から下方に延在する溝trenchを画定する。そのトレンチ及びエッジ面は、図20に示されるような図面の平面に出入りする方向に延在する細長い構造である。補助誘電体塊897は、エッジ面895の底部境界からマイクロ電子素子848に向かって内側に突出するフランジ領域803を画定する。フランジ領域803は第1の誘電体塊886のフランジ領域804と合体する。これらの誘電体塊及び部分は別々に説明されるが、実際には、一体の誘電体本体の一部であることは理解されたい。上記で論じられた実施形態と同様に、上部端子838は、第1の誘電体塊886の上面894に露出する。上部端子のうちの少なくとも幾つかに接続されるトレース836が、塊状物886の第1のエッジ面896に沿って延在し、パッケージ基板の導電性素子に接続される底部分を有する。しかしながら、図20の実施形態では、補助上部端子837が補助誘電体塊847の上面897に露出する。トレース833がこれらの補助上部端子のうちの少なくとも幾つかから、補助誘電体塊の上面897に沿って、かつ補助誘電体塊847の傾斜したエッジ面895に沿って延在する。パッケージ基板856に隣接して配置されるトレース833の底部分も、パッケージ基板の導電性素子に接続される。上記で論じられた実施形態と同様に、パッケージ基板は、第1の誘電体塊886と位置合わせされ、かつ第1の誘電体塊によって載置される上部端子838と位置合わせされる底部端子のアレイを画定する。図20の実施形態では、パッケージ基板は、補助誘電体塊847上に載置される補助上部端子837と位置合わせされる補助底部端子857も画定する。この実施形態では、第1の誘電体塊886は、第2の水平方向H2において傾斜している第2のエッジ面808も有し、トレース836のうちの幾つかは、上部端子838のうちの幾つかから第2のエッジ面808に沿って延在する。誘電体本体は、第2の補助誘電体塊809を含み、この誘電体塊は、この誘電体塊の上面に露出する補助上部端子811を有し、その誘電体塊の上面から下方に延在し、第1の水平方向H1において傾斜しているエッジ面813を有し、それにより、エッジ面813は、第1の誘電体塊886の第2のエッジ面808と近づく。これらのエッジ面は、共同で、図20に示されるような図面の平面に出入りする方向に延在する更なる細長い溝trenchを画定する。付加的な補助トレース815は、付加的な補助誘電体塊809のエッジ面に沿って延在する。これらのトレースは、パッケージ基板856の導電性素子に接続される。パッケージ基板は、付加的な補助上部端子811と位置合わせされる付加的な補助底部端子817を画定する。補助誘電体塊809は、第1の誘電体塊886の第2のエッジ面808の底部にあるフランジ領域と合体するフランジ領域を画定する。ここでもまた、付加的な補助誘電体塊808及び第1の誘電体塊886は、一体の誘電体本体の一部を形成する。各補助誘電体塊は、上部コンタクト811、837の1つの行又は2つ以上の行を載置することができる。これらの上部コンタクト、及びこれらの上部コンタクトと位置合わせされる補助底部コンタクト857、817は、パッケージのスタックにおける付加的な導電性及び付加的な信号ルーティングを提供する。図20に示されるようなパッケージは互いに積重することができ、補助上部コンタクトが、スタック内の隣のより高い位置のパッケージの補助底部コンタクトと位置合わせされる。第1の誘電体塊の上部コンタクト838は、スタック内の隣のより高い位置のパッケージの底部コンタクト864と位置合わせされる。図20に示されるようなパッケージは、上記で論じられたのと基本的に同じ方法によって作製することができ、上記で論じられた機構を組み込むことができる。一例にすぎないが、パッケージを形成するために用いられるシート又はキャリアは、図21に示される完成したパッケージ内には存在しない。しかしながら、補助誘電体塊を有するパッケージは、図11、図12及び図16を参照して論じられるような誘電体シート等の機構を組み込むことができる。更に別の変形形態では、1つ又は複数のマイクロ電子素子を、補助誘電体塊のうちの1つ又は複数内に配置することができる。本発明の更なる実施形態によるパッケージ図21は、図21のパッケージが第1のエッジ面696及び第2のエッジ面608を有する第1の誘電体塊又は主誘電体塊686を含むという点で、図20のパッケージに類似である。そのパッケージは、誘電体塊686の第1のエッジ面696に近づく傾斜したエッジ面695を有する第1の補助誘電体塊647と、誘電体塊686の第2のエッジ面608に近づく傾斜したエッジ面613を有する第2の補助誘電体塊とを更に含む。ここでもまた、導電性を高めるために、補助上部コンタクト637及び611が補助誘電体塊上に設けられ、補助底部コンタクト617及び657がパッケージ基板の底面上に設けられる。しかしながら、図21のパッケージ内の誘電体塊はフランジ面を含まない。したがって、エッジ面696、608、695及び613は、パッケージ基板656の上側表面658まで途切れることなく延在する。トレースは、各トレースの底部分がエッジ面の底部において終端するように、エッジ面に沿って下方に延在し、その底部において、トレースはパッケージ基板の上側表面上の導電性素子663に接合する。更に別の変形形態では、トレース及び上部端子を保持するために用いられるキャリアは、シート以外の要素とすることができる。例えば、トレース及び端子はモールド要素上に堆積させることができ、その後、モールド要素を用いて、誘電体塊の上面及びエッジ面を形成する。モールドが除去されるとき、上部端子及びトレースは、上記で図1~図10Aを参照して論じられたのと概ね同じようにして、誘電体塊内に埋め込まれたままになる。上記で論じられたパッケージは、様々な電子システムを構成する際に利用することができる。例えば、本発明の更なる実施形態によるシステム900図22は、上記のような2つのパッケージを組み込むスタック904とともに、かつ他の電子構成要素908及び910とともに、上記のような第1のパッケージ902を含む。図示される例では、構成要素908は半導体チップであるのに対して、構成要素910はディスプレイ画面であるが、任意の他の構成要素を用いることができる。当然、明確に例示するために、図22には2つの付加的な構成要素のみが示されるが、そのシステムは、任意の数のそのような構成要素を含むことができる。パッケージ902及び904並びに構成要素908及び910は、破線によって概略的に示される共通のハウジング901に取り付けられ、所望の回路を形成するために必要に応じて互いに電気的に相互接続される。図示される例示的なシステムでは、そのシステムは、フレキシブルプリント回路基板又はリジッドプリント回路基板のような回路パネル907を含み、その回路パネルは、構成要素を互いに相互接続する多数の導体909を含み、そのうちの1つのみが図22に示される。オフボードコネクタ911が構成要素910を回路パネルに接続する。しかしながら、これは例示にすぎない。電気的接続を形成するための任意の適切な構造を用いることができる。ハウジング901は、例えば、携帯電話又は携帯情報端末において使用できるタイプのポータブルハウジングとして示され、画面910はハウジングの表面に露出する。ここでも、図22に示される簡略化されたシステムは例示にすぎない。デスクトップコンピュータ、ルータ等の固定された構成と一般的にみなされるシステムを含む、他のシステムを、上記で論じられたパッケージを用いて作製することができる。上記で検討した特徴のこれらの変形形態及び組み合わせ、並びに他の変形形態及び組み合わせは、本発明から逸脱することなく利用することができるので、好ましい実施形態の上述した説明は、特許請求の範囲によって定義されるような本発明を限定するものではなく説明するものとして受け取られるべきである。