"基板上に設けたチャネル層と、前記チャネル層上又は下にゲート絶縁膜を介して設けられて前記チャネル層のキャリア濃度を制御するゲート電極を有する電界効果型トランジスタにおいて、前記チャネル層材料は、酸化第一スズSnO薄膜であり、前記チャネル層とゲート絶縁膜との界面の欠陥準位密度が5×1014cm-2eV-1以下であり、前記チャネル層は、電子n型及び正孔p型伝導性の両方の動作が可能な同時両極性を有することを特徴とする同時両極性電界効果型トランジスタ。SnO薄膜からなるチャネル層の正孔濃度が1018cm-3以下であることを特徴とする請求項1記載の同時両極性電界効果型トランジスタ。同一平面上に請求項1記載の同時両極性電界効果型トランジスタを少なくとも2個形成して互いに電気的に接続して回路機能を持たせた半導体集積回路装置。請求項1記載の同時両極性電界効果型トランジスタを相補形に配置したゲート構造としたことを特徴とする相補型金属酸化膜半導体ゲート構造CMOS。請求項1記載の同時両極性電界効果型トランジスタを製造する方法において、チャネル層の形成に気相法を用い、該気相法において、SnO焼結体又はSn金属をターゲットとして用いて、基板上に堆積するSnの酸化度合いを成膜室内の雰囲気酸素分圧により制御し、Sn2イオンの含有量が90原子以上で、膜厚が20nm以下、2nm以上のSnO薄膜を成膜することを特徴とする同時両極性電界効果型トランジスタの製造方法。請求項5記載の方法により、同一平面上に同時両極性電界効果型トランジスタを少なくとも2個、同時に形成して互いに電気的に接続することを特徴とする同時両極性電界効果型トランジスタの製造方法。2000年以降、金属酸化物半導体をチャネル層とするTFTは活発に研究されているが、その多くはnチャネルやpチャネルのみで動作する単極性トランジスタである。すなわち、組成や製法が同じ単一の金属酸化物半導体をチャネル層として用いてTFTの使用時に電子及び正孔の両方をキャリアとして両極動作を可能とする同時両極性TFTは実現していない。SnOは、良好なp型伝導性を示し、TFTのチャネル層として用いることによりpチャネルTFT動作も確認されている。しかしながら、SnOはバンドギャップ内に欠陥準位を多く含んでいることから良好な同時両極性チャネル動作はしていない。このような金属酸化物半導体が得られていない主な理由は金属酸化物半導体では、伝導帯を構成する電子軌道は金属のs軌道であり、電子移動度は大きく良好な電気伝導を示すのに対して、価電子帯は酸素の2p軌道で成されているために、価電子帯に存在する正孔の局在性が強く、正孔注入が難しく、また、正孔移動度が小さいことに起因している。よって、同時両極動作可能なTFTを実現するためには、良好な正孔による電気伝導大きな正孔移動度を示す材料をTFTのチャネル層に用いることが有望である。さらに、nチャネル及びpチャネルの両方の動作を単一材料で可能とする同時両極性TFTを使用することで、TFTの製造プロセスの簡略化低コスト化につながる。また、通常のnチャネルTFT及びpチャネルTFTを用いたCMOSインバータ回路では、正及び負のどちらかの入力電圧に対してのみにしか動作しないが、同時両極性TFTを用いることで正及び負の入力電圧に対して動作し大幅な電子回路の簡略化が実現される。したがって、本発明は、単一金属酸化物半導体材料をチャネル層として使用時に極性をp型伝導又はn型伝導に変更できる同時両極性電界効果型トランジスタを実現し、さらに、該同時両極性TFTを用いたCMOS構造の実現を目的とする。本発明者らは、酸化第一スズSnOをチャネル層とするTFTの開発を進めてきたが、p型伝導、n型伝導を作り分けるにはドーピングや成膜条件を工夫するしかなかった。しかし、本発明者らは、SnO膜をチャネル層とした場合、チャネル層とゲート絶縁膜との界面の欠陥準位をある値以下に低減した場合に、ドーピングなしでSnO膜が同時両極性を有するようになり、単一のSnO膜で良好な同時両極性TFT動作を実現することができることを見出した。SnOにおける大きな直接遷移光学バンドギャップは、可視光領域で高い光透過率を与える。よって、SnOをTFTのチャネル層に用いることにより透明な両極性TFTが実現できる。すなわち、本発明は、1基板上に設けたチャネル層と、前記チャネル層上又は下にゲート絶縁膜を介して設けられて前記チャネル層のキャリア濃度を制御するゲート電極を有する電界効果型トランジスタにおいて、前記チャネル層材料は、酸化第一スズSnO薄膜であり、前記チャネル層とゲート絶縁膜との界面の欠陥準位密度が5×1014cm2eV1以下であり、前記チャネル層は、電子n型及び正孔p型伝導性の両方の動作が可能な同時両極性を有することを特徴とする同時両極性電界効果型トランジスタ、であるまた、本発明は、2SnO薄膜からなるチャネル層の正孔濃度が1018cm3以下であることを特徴とする上記1の同時両極性電界効果型トランジスタ、である。また、本発明は、3同一平面上に上記1の同時両極性電界効果型トランジスタを少なくとも2個形成して互いに電気的に接続して回路機能を持たせた半導体集積回路装置、である。また、本発明は、4上記1の同時両極性電界効果型トランジスタを相補形に配置したゲート構造としたことを特徴とする相補型金属酸化膜半導体ゲート構造CMOS、である。また、本発明は、5上記1の同時両極性電界効果型トランジスタを製造する方法において、チャネル層の形成に気相法を用い、該気相法において、SnO焼結体又はSn金属をターゲットとして用いて、基板上に堆積するSnの酸化度合いを成膜室内の雰囲気酸素分圧により制御し、Sn2イオンの含有量が90原子以上で、膜厚が20nm以下、2nm以上のSnO薄膜を成膜することを特徴とする同時両極性電界効果型トランジスタの製造方法、である。また、本発明は、6上記5の方法により、同一平面上に同時両極性電界効果型トランジスタを少なくとも2個、同時に形成して互いに電気的に接続することを特徴とする同時両極性電界効果型トランジスタの製造方法、である。薄膜トランジスタのチャネル層とするSnO薄膜の正孔濃度は、1×1018cm3以下であればTFTが動作するが、より好ましくは8.5×1017cm3以下である。正孔濃度が1×1018cm3超ではTFTが動作しないか、動作困難になる。また、チャネル層と絶縁膜との界面の欠陥準位密度は、5×1014cm2eV1に低減することが必要である。5×1014cm2eV1超では両極性動作せず、p型で動作するのみである。なお、正孔濃度は、室温でホール効果方法により測定した値であり、欠陥準位密度はトランジスタの電流―電圧特性より測定した値である。チャネル層とゲート絶縁膜との界面の欠陥準位密度はTFT動作に大きく影響を及ぼすが、本発明者は、欠陥準位密度の低減にSnO膜の膜厚の制御が有効であることを見出した。すなわち、気相法によりSnOを成膜する際に、膜厚を薄くしていくと欠陥準位密度が低減し、膜厚が20nm程度で同時両極性が発現する。よって、チャネル層とするSnO薄膜の膜厚は、20nm以下、特に、15nm以下が好ましい。より薄くてもよいが2nm未満では、TFT動作のオン電流が減少し、好ましくない。酸化第一スズを構成する2価のスズイオンSn2は、酸化物として安定な4価Sn4と、金属として安定な0価Sn0=錫金属の中間にあるために、比較的容易に2価とは異なる価数状態のSn4やSn0が不純物として混入する可能性があり、これらの不純物を極限まで低減することが良好なTFT動作を得るために望ましい。チャネル層として前記の膜厚とSn4及びSn0の含有量が小さいSnO薄膜作製には酸化度合いを制御可能なパルスレーザ堆積法やスパッタ法を用いることが好ましい。なお、Snの酸化度合いの制御が可能な成膜法であれば、成膜方法はPLD法やスパッタ法に限られるものではない。本発明者らは、後述の実施例1に示す方法で正孔濃度8.5×1017cm-3を有するSnO多結晶薄膜をチャネル層に用いたボトムゲート構造のトランジスタ図1を作製した。該トランジスタのチャネル層とゲート絶縁膜との界面の欠陥準位密度は4.5×1014cm2eV1であり、nチャネル及びpチャネルの両方の動作が可能な同時両極性TFTである。飽和移動度及びオンオフOnOff比は、pチャネルで、0.78cm21、104以上、nチャネルで1.5×104cm21、約101であった。本発明は、正孔移動度が0.1cm21以上、電子移動度が104cm21以上の同時両極性TFTを提供する。該同時両極性TFTは、nチャネル特性及びpチャネル特性の両方の動作が可能であることから、相補形に配置したゲート構造とすることによりCMOS論理回路用のTFTとして用いることができる。本発明者らは、該同時両極性トランジスタを用いてCMOSインバータ回路を作製した。作製したインバータは、正及び負の入力電圧に対して動作し、電圧利得2.5を得た。本発明は、透明金属酸化物半導体をチャネル層として用いる電界効果型トランジスタにおいて、SnO薄膜が単一材料で両極性を呈する材料であることを発見したことにより、該材料の薄膜をチャネル層として用いることによって、電界効果型トランジスタの使用時に極性をp型伝導又はn型伝導に変更できる同時両極性トランジスタを初めて実現したものであり、トランジスタの製造プロセスの簡略化低コスト化につながり、また、CMOS論理回路など実用回路の簡略化、低コスト化などの優れた効果を奏する。また、ディスプレイ回路において単一TFTの代わりにCMO構造を使用することでトランジスタのOFF電流を簡単に落とすことができる。図1は、本発明のSnO薄膜をチャネル層とするTFTの構造の一例であるボトムゲート構造のトランジスタの断面模式図を示している。本発明のTFTはボトムゲート構造に限らず、基板上に設けたチャネル層と、前記チャネル層上又は下にゲート絶縁膜を介して設けられて前記チャネル層のキャリア濃度を制御するゲート電極を有する構造であればよく、トップゲート構造等種々の構造を採用し得る。ソース電極、ドレイン電極、ゲート絶縁膜、及びゲート電極の形成は通常採用されている材料、方法を用いればよい。例えば、n-Si基板1上にゲート絶縁膜となる熱酸化膜SiO2等の絶縁膜2を形成し、この絶縁膜2上にSnO薄膜3を形成する。次いで、SnO薄膜3の両端部に接触してITO等からなるソース電極4、ドレイン電極5を設ける。基板1はゲート電極としても用いられる。本発明の実施の形態においては、基板1は、p型Si基板やn型Si基板等の半導体基板を用いても良いし、SUS基板等の金属基板を用いても良い。さらには、ガラス基板やサファイア基板等の絶縁基板を用いても良い。但し、絶縁基板を用いる場合には、絶縁基板上にバックゲート電極を設ければ良く、複数の両極特性電界効果型トランジスタを集積化した場合には、各両極特性電界効果型トランジスタに対する制御信号Vcを独立して印加することができる。また、Si基板の表面に絶縁膜を形成した絶縁性基板を用いる場合にも、絶縁膜上に各両極特性電界効果型トランジスタに対して別個のバックゲートを設けても良い。本発明の同時両極性電界効果トランジスタのチャネル層の成膜法としては、気相法において、SnO焼結体又はSn金属をターゲットとして用いて、基板上に堆積するSnの酸化度合いを雰囲気酸素分圧により制御し、Sn2イオンの含有量が90原子以上のSnO薄膜を成膜することが好ましい。SnO薄膜は多結晶膜又はアモルファス膜のいずれでもよい。TFTにおけるSnOチャネル層の正孔濃度は、1×1018cm3以下であればTFTが動作するが、より好ましくは8.5×1017cm3以下である。1×1018cm3超ではTFTが動作しないか、動作困難にくなる。また、また、チャネル層と絶縁膜との界面の欠陥準位は5×1014cm2eV1以下に低減することが必要である。5×1014cm2eV1超では両極性動作せず、p型で動作するのみである。気相法によりSnOエピタキシャル薄膜を作製するにためには、基板温度として500°C以上の高温加熱が必要となり、作製できる基板に制限がある。一方、多結晶薄膜は比較的低温で作製できることからプラスチックなどの各種基板に適用できる利点がある。多結晶薄膜作製手法として、基板を意図して加熱して直接基板上に多結晶薄膜を作製する手法に加えて、後述の実験例1に示すように室温でアモルファス状態の薄膜を形成し、その後低温熱処理により多結晶薄膜を作製する手法がある。本発明の同時両極性TFTのチャネル層2は、真空容器中で、ガラス又はプラスチック基板上に、市販品として入手できるSnO焼結体又はSn金属をターゲットとして用いて、SnO薄膜をPLD法やスパッタ法などで堆積させる成膜工程により形成できる。SnO薄膜チャネル層2は、SnO薄膜中に、結晶粒界が存在しないアモルファス状態でも同時両極性を有する。また、基板は熱処理に耐え得る材料であれば制限されない。このSnO多結晶薄膜の成膜工程では、Sn2を安定化させ、純度の高い酸化第一スズを形成するために、基板温度を室温以上700°C以下とし、成膜室内雰囲気の、すなわち、Snの酸化度合いを純度の高い酸化第一スズを形成するようにコントロールする必要がある。そのために、酸素分圧の適正な範囲は予め実験的に求めておく。Sn4及びSn0錫金属の含有量が、出来るだけ少ない方が望ましく、合計で10原子以上になると、SnO2やSnが生成する。SnO2が生成すると著しTFT特性の劣化、また、Snが生成することでTFT動作しなくなるので不適当である。なお、酸素分圧とは、流量制御装置により成膜室内に意図的に導入された酸素ガスの分圧のことを意味する。酸素分圧が大きすぎるときは、Sn4が析出し易い。p型伝導性が得られる最も適切な酸素分圧の範囲は予め実験的に求めることができるが、PLD法の場合、好ましい範囲は1×103Pa超、1×101Pa未満である。多結晶膜薄膜をアモルファス状態の薄膜を形成後の熱処理によって作製する場合、熱処理温度が150°C未満では、SnO多結晶相が得られず、基板温度が300°C超では、SnO多結晶相は得られるものの、Sn4が析出し始める。よって、150~300°Cの熱処理温度が適切である。熱処理温度250°Cで作製したSnO多結晶薄膜は正孔移動度が0.5cm21以上のものが得られる。多結晶膜薄膜又はアモルファス薄膜の薄膜表面をY2O3やSiO2などの絶縁膜でキャップし、熱処理することで電気特性を改善できる。この場合も、基板温度が300°C超では、Sn4が析出し始める。よって、150~300°Cの熱処理温度が適切である。熱処理温度250°Cで作製したSnO多結晶薄膜の正孔濃度は約1017cm3程度である。TFTのソース電極、ドレイン電極、ゲート絶縁膜の形成は通常採用されている材料、方法を用いればよい。ゲート絶縁膜としては、アモルファスアルミナa-Al2O3、Si3N4、SiO2などを用いることができる。ゲート絶縁膜の種類は、界面欠陥準位には関係しない。上記の作製方法により、同一平面上に同時両極性電界効果型トランジスタを少なくとも2個、同時に形成することができる。本発明の同時両極性TFTを同一平面上に少なくとも2個形成して互いに電気的に接続して回路機能を持たせた半導体集積回路装置を作製できる。また、本発明の2つの同時両極性TFTを相補形に配置したゲート構造とすることで相補型金属酸化膜半導体ゲート構造CMOSを特徴とするインバータ回路を作製できる。CMOSゲート構造としては、公知の種々の構造に適用できる。さらに詳しく、実施例に基づいて本発明を説明する。まず、下記の条件で成膜実験を行った。[成膜実験]SnO多結晶薄膜はPLD法により室温でアモルファス薄膜を堆積した後、熱処理をすることで作製した。PLD装置としてはULVAC社製レーザアブレーション成膜装置を用いた。ターゲットにはSnO焼結体を用いて、KrFエキシマレーザを照射してアブレーションを行った。基板とターゲット間の距離は35mmとした。アモルファス薄膜の堆積条件については、基板温度は室温、酸素分圧は102Pa、繰り返し周波数は10Hz、強度は約0.5Jcm2である。また、熱処理は大気中1atm、250°C、30分間行った。上記の成膜条件で無水石英基板上にSnO多結晶薄膜を作製した。SnO膜厚を9.1~110nmの範囲とした。作製したSnO薄膜について、1X線回折計による相の同定、結晶方位の確認、2紫外-近赤外域での光吸収スペクトルの測定、3vanderpauw法による室温でのホール効果測定を行った。図2に、未熱処理と250°C熱処理後の薄膜X線回折パターン2θスキャン、θ=0.5°を示す。X線回折の結果から、石英基板22°付近とSnO薄膜由来29°付近のブロードな回折線のみが観察され、未熱処理膜ではアモルファス状であることが分かる。一方、250°C熱処理後の膜では一連のSnO結晶に帰属にされる回折線のみが観察され、SnO2Sn4やSnSn0などの異相を含まないSnO単相膜であることが分かる。また、このSnO単相膜は特定の結晶面の優先配向を持たない無配向SnO薄膜である。図3に、実験例1で作製したSnO薄膜膜厚18nmの光吸収係数αと光子エネルギーhνの関係を示す。図3に示す2-hνプロットから見積もった直接遷移光学バンドギャップは2.7eV、間接遷移光学バンドギャップは0.75eVであり、報告されているRSivaramasubramaniametalPhysstatsol136215値と一致した。よって、透明チャネルのTFTを形成できることが分かる。図4に、実験例1で作製した膜厚14.2~110nmを有するSnO薄膜のHall効果測定から求めた正孔濃度と正孔移動度を示す。全膜厚領域において、正孔濃度Nhは5~8×1017cm3であったのに対して、正孔移動度μhは膜厚110nmで1.8cm21であり、膜厚減少とともに若干減少する傾向を示したものの、膜厚14.2nmにおいて1.2cm21の正孔移動度を示した。よって、CMOS構造用両極性TFTとして必要な正孔移動度を有していることが分かる。多結晶SnO薄膜をチャネルとして、図1に示す構造のボトムゲート型TFTを作製した。まず、TFTのチャネルとしてSiO2厚さ15nmSi基板上に実験例1で示した方法と同様に多結晶SnO層を形成した。次に、フォトリソグラフィーとPLD法によりITO40nmtからなるソース電極及びドレイン電極を作製した。チャネル長及びチャネル幅に示した伝達特性より、pチャネル動作ではオンオフ比約104桁、nチャネル動作では102桁以上が得られている。また、図6bに、負ゲートバイアスVGS=-1→-10V,-1Vstep及び正ゲートバイアスVGS=5→10V,0.5Vstepによるドレイン電流の変化を示す。図6bに示した出力特性より、負及び正ゲートバイアスによりドレイン電流が増加する両極性チャネルの特性が得られているとともに明確なピンチオフ特性が得られている。この両極性TFTの飽和移動度はpチャネル動作で約0.8cm21、nチャネル動作で約5×104cm21であった。実施例1で作製した同時両極性TFTを相補形に配置してCMOSインバータ回路を作製した。図7に、インバータ回路構成図及びその入出力特性を示す。図7aは、基本ゲート回路の回路構成図であり、2つの同時両極性TFTを平面に配列して一方を正電源に、他方を接地電位に接続し、入力端子を共通にしたいわゆるCMOSインバータの構造とした配置とする。図7b、cの実線はゲート入力電圧に対する出力電圧の変化を示し、点線は電圧利得を示す。図7b及びcより正VDD=5V及び負VDD=-5Vの入力電圧に対してもインバータ動作していることが分かる。これは、同時両極性TFTが、それぞれの入力に対して、nチャネル動作及びpチャネル動作していることに起因している。また、電圧利得として約2.5が得られた。"