第1導電型の第1の半導体層に設けられた第1の溝を覆うように形成された第2導電型の第2の半導体層と、前記第2の半導体層に設けられた第2の溝を覆うように形成され、前記第2の半導体層よりも不純物濃度の高い第2導電型の第3の半導体層と、前記第3の半導体層に接するように前記第2の半導体層に設けられた第3の溝を覆うように形成され、前記第1の半導体層よりも不純物濃度の高い第1導電型の第4の半導体層と、前記第1の半導体層と前記第4の半導体層の間に設けられた前記第2の半導体層に互いに離間して直列配置され、且つ一方端が前記第1の半導体層に接し、他方端が前記第4の半導体層に接する複数の第4の溝にそれぞれ設けられ、前記第4の溝を覆うように形成され、積層形成されたゲート絶縁膜及びゲート電極膜から構成されるトレンチゲートと、を具備し、動作時に前記トレンチゲートの周囲及び前記トレンチゲートの間に前記第2の半導体層とは逆導電型の反転層が形成され、前記第1の半導体層と前記第4の半導体層の間で前記反転層を介してキャリアが流れることを特徴とする半導体装置。直列配置される複数のトレンチゲートは並列状に複数段設けられ、前記第1の半導体層と接するトレンチゲートは1個或いは複数個おきに配置形成されることを特徴とする請求項1に記載の半導体装置。第1導電型の第1の半導体層に設けられた第1の溝を覆うように形成された第2導電型の第2の半導体層と、前記第2の半導体層に設けられ、且つ前記第2の半導体層の上面側から見て前記第1の半導体層側に突き出た形状を有する複数の突起部を備えた第2の溝があって、前記第2の溝を覆うように形成され、前記第2の半導体層よりも不純物濃度の高い第2導電型の第3の半導体層と、前記第2の半導体層に設けられ、且つ前記第3の半導体層に接する第3の溝を覆うように形成され、前記第1の半導体層よりも不純物濃度の高い第1導電型の第4の半導体層と、前記第1の半導体層と前記第4の半導体層の間に設けられた前記第2の半導体層に互いに離間して直列配置され、且つ一方端が前記第1の半導体層に接し、他方端が前記第4の半導体層に接し、且つ前記第2の半導体層を介して前記突起部の一側面部に接する複数の第4の溝があって、前記複数の第4の溝を覆うようにそれぞれ形成され、積層形成されたゲート絶縁膜及びゲート電極膜から構成される第1のトレンチゲートと、前記第1の半導体層と前記第4の半導体層の間に設けられた前記第2の半導体層に互いに離間して直列配置され、且つ一方端が前記第1の半導体層に接し、他方端が前記第4の半導体層に接し、且つ前記第2の半導体層を介して前記突起部の一側面部と相対向する他側面部に接し、且つ前記複数の第4の溝と同一形状を有する複数の第5の溝があって、前記複数の第5の溝を覆うようにそれぞれ形成され、積層形成されたゲート絶縁膜及びゲート電極膜から構成される第2のトレンチゲートと、を具備し、動作時に前記第1及び第2のトレンチゲートの周囲、前記第1のトレンチゲートの間、及び第2のトレンチゲートの間に前記第2の半導体層とは逆導電型の反転層が形成され、前記第1の半導体層と前記第4の半導体層の間で前記反転層を介してキャリアが流れることを特徴とする半導体装置。前記半導体装置がブレークダウンしたとき、前記第1及び第2の半導体層界面近傍の前記第1の半導体層に発生するキャリアは、前記第2及び第3の半導体層を介してソース電極に引き抜かれることを特徴とする請求項3に記載の半導体装置。前記第3及び第4の半導体層はソース電極に接続され、前記第1の半導体層はドレインとなり、前記半導体装置がオンしたとき、前記トレンチゲートの側面にチャネル層が形成されることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。本発明は、高集積度化することができる半導体装置を提供することにある。一つの実施形態によれば、半導体装置は、第1乃至4の半導体層、及びトレンチゲートを有し、動作時にトレンチゲートの周囲及びトレンチゲートの間に第2の半導体層とは逆導電型の反転層が形成され、第1の半導体層と第4の半導体層の間で反転層を介してキャリアが流れる。第2の半導体層は、第1導電型の第1の半導体層に設けられた第1の溝を覆うように形成され、第2導電型を有する。第3の半導体層は、第2の半導体層に設けられた第2の溝を覆うように形成され、第2の半導体層よりも不純物濃度が高く、第2導電型を有する。第4の半導体層は、第3の半導体層に接するように第2の半導体層に設けられた第3の溝を覆うように形成され、第1の半導体層よりも不純物濃度が高く、第1導電型を有する。トレンチゲートは、第1の半導体層と第4の半導体層の間に設けられた第2の半導体層に互いに離間して直列配置され、且つ一方端が第1の半導体層に接し、他方端が第4の半導体層に接する複数の第4の溝にそれぞれ設けられ、第4の溝を覆うように形成され、積層形成されたゲート絶縁膜及びゲート電極膜から構成される。以下本発明の実施形態について図面を参照しながら説明する。第1の実施形態まず、本発明の第1の実施形態に係る半導体装置について、図面を参照して説明する。図1はトレンチパワーMOSトランジスタ示す平面図である。図2は図1のA-A線に沿う断面図である。本実施形態では、直列に配置され、ゲート印加時に溝の側面にチャネルが形成される複数のトレンチゲートを設けている。トレンチパワーMOSトランジスタの動作時、直列配置されるトレンチゲートの間に反転層が形成され、端部のソース層から中央部のN-ドレイン層に反転層を介してキャリアが流れる。図1に示すように、トレンチパワーMOSトランジスタ80には、比較的不純物濃度の低いN-層3に溝21第1の溝が設けられる。溝21第1の溝には、比較的不純物濃度の低いP-層4が埋設される。P-層4には、N-層3と離間して配置される溝22第2の溝が設けられる。N-層3はドリフト層であり、P-層4はトレンチパワーMOSトランジスタ80のボディ層バックゲートである。溝22第2の溝には、P-層4よりも不純物濃度の高いP層6が埋設される。P-層4には、N-層3と離間して配置され、P層6に接する溝23第3の溝が設けられる。溝23第3の溝には、N-層3よりも不純物濃度の高いソース層としてのN層5が埋設される。N-層3は図中、中央部に配置され、P層6は図中、両端部に配置される。N-層3とN層5の間に設けられるP-層4には、四角柱形状を有する溝24が2個直列に離間配置される。一方端の溝24はN-層3に接し、他方端の溝24はN層5に接する。図中水平方向に直列に配置される4個の溝24は縦方向に複数並列配置される。溝24には、ゲート絶縁膜7及びゲート電極膜8から構成されるトレンチゲートTRG例えば、トレンチゲートTRG1乃至4が設けられる。N層5及びP層6はソース電極に接続される。N-層3はドレインとして機能する。トレンチパワーMOSトランジスタ80は、例えば、300V系の3次元NchトレンチゲートパワーMOSトランジスタである。図2に示すように、基板31はN層1、N層2、及びN-層3が積層形成される。基板31はドレインとして機能する。N層1はドレイン電極に接続される。N-層3には溝21が設けられる。溝21には、溝21を覆うようにP-層4が埋設される。P-層4には、N-層3と離間配置される溝22が設けられる。溝22には、溝22を覆うようにP層6が埋設される。P-層4には、N-層3と離間配置され、P層6に接する溝23が設けられる。溝23には、溝23を覆うようにN層5が埋設される。N-層3とN層5の間に設けられるP-層4には、四角柱形状を有し、離間配置される2個の溝24が設けられる。一方端の溝24はN-層3に接し、他方端の溝24はN層5に接する。溝24には、積層形成されるゲート絶縁膜7及びゲート電極膜8から構成されるトレンチゲートTRGが溝24を覆うように埋設される。次に、トレンチパワーMOSトランジスタの動作について図3及び図4を参照して説明する。図3はトレンチゲートTRGにゲート電圧を印加したときのトレンチパワーMOSトランジスタを示す図である。図4は図3のB-B線に沿うトレンチパワーMOSトランジスタの動作時のキャリアの流れを示す図である。図3に示すように、ドレイン、ソース、及びトレンチゲートTRGに電圧が印加されてトレンチパワーMOSトランジスタが動作するとき、トレンチゲートTRGの周囲及びトレンチゲートTRGの間にP-層4とは逆導電型の反転層9チャネル層が形成される。具体的には、ドレインにの高電位側電源電圧、ソースが低電位側電源接地電位、ゲートにのゲート電圧Vgが印加される。ここでは、図中水平方向のトレンチゲートTRGの間隔、及び図中垂直方向のトレンチゲートTRGの間隔を狭く設定している。このため、トレンチパワーMOSトランジスタ80の動作時、トレンチゲートTRG1乃至4の周囲に反転層9が形成される。反転層9には反転層9x及び反転層9yが含まれる。反転層9xは水平方向のトレンチゲートTRGの間に形成され、反転層9yは垂直方向のトレンチゲートTRGの間に形成される。反転層9、反転層9x、及び反転層9yはトレンチパワーMOSトランジスタ80のチャネル層として機能する。この結果、ソース側のN層5からドレイン側のN-層3に流れるキャリアは、反転層9yを流れるルート、反転層9y及び反転層9xを流れるルートがある。また、ソース側に隣接配置されるトレンチゲートTRGから流れるルートがある。このキャリアは、図4に示すように、トレンチゲートTRG1及び2とトレンチゲートTRG4及び3の側面に沿って流れ、中央部のN-層3に集められる。集められたキャリアは、基板31を介してドレイン電極に流れる。トレンチゲートTRG1乃至4の側面部図1のA―A線と並行する側面部は、エレクトロンの移動度が他の面方位よりも大きくなる、例えば{100}面に設定するのが好ましい。トレンチパワーMOSトランジスタ80では、単位面積当たりのドレイン電流密度を大幅に向上することができる。したがってトレンチパワーMOSトランジスタ80のオン抵抗を大幅に低減することができる。なお、直列配置される2個のトレンチゲートTRGの代わりに、水平方向が長い四角柱形状の1個のトレンチゲートを用いた場合、キャリアの流れるルートが減少するので、単位面積当たりのドレイン電流密度が低下してトレンチパワーMOSトランジスタのオン抵抗を低減しにくい。上述したように、本実施形態の半導体装置では、N-層3に設けられた溝21にP-層4が埋設される。P-層4に設けられた溝22にP層6が埋設される。P-層4に設けられ、P層6に接する溝23にN層5が埋設される。N-層3とN層5の間のP-層4に、互いに離間して直列配置され、一方端がN-層3に接し、他方端がN層5に接する2個の溝24が設けられる。溝24には積層形成されるゲート絶縁膜7及びゲート電極膜8から構成されるトレンチゲートTRGが埋設される。トレンチゲートTRG及びトレンチゲートTRG間隔を水平方向及び垂直方向で狭くしている。トレンチパワーMOSトランジスタ80の動作時にトレンチゲートTRGの周囲及びトレンチゲートTRGの間にP-層4とは逆導電型の反転層9が形成され、N層5からN-層3に反転層9を介してキャリアが流れる。このため、単位面積あたりのドレイン電流密度を大きくでき、オン抵抗を大幅に低減することができる。したがって、高集積度化され、特性の向上した3次元NchトレンチパワーMOSトランジスタ80を提供することができる。なお、本実施形態では、トレンチゲートを四角柱形状にしているが、必ずしもこれに限定されるものではない。例えば、図5a及び図5bに示すトレンチパワーMOSトランジスタ80aように、トレンチゲートTRGaを円柱形状にしてもよい。また、円柱形状の代わりに楕円柱形状にしてもよい。また、n角柱形状ただし、nは5以上にしてもよい。また、ドレイン-ソース間に四角柱形状のトレンチゲートを2個直列に配置しているが、必ずしもこれに限定されるものではない。例えば、3個以上直列に配置してもよい。後述する実施形態も同様にトレンチゲートTRGの形状は限定されない。また、3次元NchトレンチゲートパワーMOSトランジスタ80の代わりに、3次元PchトレンチゲートパワーMOSトランジスタに適用してもよい。第2の実施形態次に、本発明の第2の実施形態に係る半導体装置について、図面を参照して説明する。図6はトレンチパワーMOSトランジスタを示す平面図である。本実施形態では、直列に配置され、ゲート印加時に溝の側面にチャネルが形成される複数のトレンチゲートを設けている。トレンチパワーMOSトランジスタの動作時、直列配置されるトレンチゲートの間に反転層が形成され、中央部のソース層から端部のN-ドレイン層に反転層を介してキャリアが流れる。図6に示すように、トレンチパワーMOSトランジスタ81には、N層基板1aに溝40が設けられる。溝40には積層されるN層2a及びN-層3aが埋設される。N-層3aには、溝21a第1の溝が設けられる。溝21a第1の溝には、P-層4が埋設される。P-層4には、N-層3aと離間して配置される溝22a第2の溝が設けられる。溝22a第2の溝には、P-層4よりも不純物濃度の高いP層6が埋設される。P-層4には、N-層3と離間して配置され、P層6に接する溝23a第3の溝が設けられる。溝23a第3の溝には、N-層3よりも不純物濃度の高いN層5が埋設される。N-層3aは図中、端部に配置され、P層6は図中、中央部に配置される。N-層3aとN層5の間に設けられるP-層4には、四角柱形状を有する溝24aが2個直列に離間配置される。一方端の溝24aはN-層3aに接し、他方端の溝24aはN層5に接する。図中水平方向に直列に配置される4個の溝24aは縦方向に複数並列配置される。溝24aには、ゲート絶縁膜7及びゲート電極膜8から構成されるトレンチゲートTRG例えば、トレンチゲートTRG1乃至4が埋設される。N層5及びP層6はソース電極に接続される。N層基板1aはドレイン電極に接続され、N-層3aはドレインとして機能する。トレンチパワーMOSトランジスタ81は、例えば、300V系の3次元NchトレンチゲートパワーMOSトランジスタである。次に、トレンチパワーMOSトランジスタの動作について図7を参照して説明する。図7はトレンチゲートにゲート電圧を印加したときのトレンチパワーMOSトランジスタを示す図である。図7に示すように、ドレイン、ソース、及びトレンチゲートTRGに電圧が印加されてトレンチパワーMOSトランジスタ81が動作するとき、第1の実施形態と同様にトレンチゲートTRG1乃至4の周囲及びトレンチゲートTRG1乃至4の間にP-層4とは逆導電型の反転層9チャネル層が形成される。反転層9には、反転層9x及び反転層9yが含まれる。反転層9xは水平方向のトレンチゲートTRGの間に形成され、反転層9yは垂直方向のトレンチゲートTRGの間に形成される。反転層9、反転層9x、及び反転層9yはトレンチパワーMOSトランジスタ81のチャネル層として機能する。この結果、ソース側のN層5からドレイン側のN-層3に流れるキャリアは、反転層9yを流れるルート、反転層9y及び反転層9xを流れるルートがある。このキャリアは、第1の実施形態と同様にトレンチゲートTRGの側面に沿って流れ、端部のN-層3a、N層2a、及びN層基板1aを介してドレイン電極に流れる。トレンチパワーMOSトランジスタ81では、単位面積当たりのドレイン電流密度を大幅に向上することができる。したがってトレンチパワーMOSトランジスタ81のオン抵抗を大幅に低減することができる。上述したように、本実施形態の半導体装置では、N-層3aに設けられた溝21aにP-層4が埋設される。P-層4に設けられた溝22aにP層6が埋設される。P-層4に設けられ、P層6に接する溝23aにN層5が埋設される。N-層3aとN層5の間のP-層4に、互いに離間して直列配置され、一方端がN-層3aに接し、他方端がN層5に接する2個の溝24aが設けられる。溝24aには積層形成されるゲート絶縁膜7及びゲート電極膜8から構成されるトレンチゲートTRGが埋設される。トレンチゲートTRG及びトレンチゲートTRG間隔を水平方向及び垂直方向で狭くしている。トレンチパワーMOSトランジスタ81の動作時にトレンチゲートTRGの周囲及びトレンチゲートTRGの間にP-層4とは逆導電型の反転層9が形成され、N層5からN-層3aに反転層9を介してキャリアが流れる。このため、単位面積あたりのドレイン電流密度を大きくでき、オン抵抗を大幅に低減することができる。したがって、高集積度化され、特性の向上した3次元NchトレンチパワーMOSトランジスタ81を提供することができる。第3の実施形態次に、本発明の第3の実施形態に係る半導体装置について、図面を参照して説明する。図8はトレンチパワーMOSトランジスタを示す平面図である。本実施形態では、N層の配置を変更している。以下、第1の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。図8に示すように、トレンチパワーMOSトランジスタ82は、第1の実施形態のトレンチパワーMOSトランジスタ80に対してソース層となるN層5の配置を変更している。トレンチパワーMOSトランジスタ82は、第1の実施形態のトレンチパワーMOSトランジスタ80と同様な動作をする。P-層4には、N-層3と離間して配置され、P層6に接する溝23第3の溝が設けられる。溝23第3の溝には、N-層3よりも不純物濃度の高いN層5が埋設される。N-層3は図中、中央部に配置され、P層6は図中、両端部に配置される。N-層3とN層5の間に設けられるP-層4には、四角柱形状を有する溝24が2個直列に離間配置される。一方端の溝24はN-層3に接している。他方端の溝24はN層5と相対向して配置される。図中水平方向に直列に配置される4個の溝24は縦方向に複数並列配置される。溝24には、ゲート絶縁膜7及びゲート電極膜8から構成されるトレンチゲートTRG例えば、トレンチゲートTRG1乃至4が設けられる。N層5及びP層6はソース電極に接続される。N-層3はドレインとして機能する。N層5は、トレンチゲートTRGと図中縦方向の寸法が同じでトレンチゲートTRGに隣接配置されている。図中水平方向に直列に配置される2個のトレンチゲートTRGに挟まれる領域1に配置されるP-層4は、一端がP層6と接し、他端がN-層3に接する構造となっている。ここで、トレンチゲートTRG近傍のドレイン端例えば、領域2でのP-層4/N-層3界面でトレンチパワーMOSトランジスタ82がブレークダウンしたとき、発生するホットキャリアは、N層5の影響を受けずにP-層4/N-層3界面からP層6方向に流れ、最終的にソース電極に流れる。このため、第1の実施形態のトレンチパワーMOSトランジスタ80よりも破壊耐量を向上させることができる。上述したように、本実施形態の半導体装置では、直列に配置される2個のトレンチゲートTRGに挟まれる領域1に配置されるP-層4は、一端がP層6と接し、他端がN-層3に接する。トレンチゲートTRGの周囲及びトレンチゲートTRGの間隔を水平方向及び垂直方向で狭くしている。トレンチパワーMOSトランジスタ82の動作時にトレンチゲートTRG1乃至4の周囲及びトレンチゲートTRG1乃至4の間にP-層4とは逆導電型の反転層9が形成され、N層5からN-層3に反転層9を介してキャリアが流れる。ブレークダウン時に発生するホットキャリアは、N層5の影響を受けずにP-層4及びP層6を介してソース電極に流れる。このため、第1の実施形態の効果の他にトレンチパワーMOSトランジスタ82の破壊耐量を向上することができる。なお、本実施形態では、2個直列に接続されるトレンチゲートTRGを上下方向に繰り返し多数配置しているが、必ずしもこれに限定されるものではない。例えば、図9に示すトレンチパワーMOSトランジスタ82aように、N-層3側に配置されるトレンチゲートTRGを1個おきに配置してもよい。このような配置にすることにより、領域Aで示すP-層4/N-層3接合界面の面積を増大させることができる。P-層4/N-層接合界面の面積の増大により、P-層4/N-層3接合界面から広がる空乏層で保持できる電界を大きくでき、トレンチパワーMOSトランジスタ82aのオフ耐圧を向上させることができる。また、例えば、図10に示すトレンチパワーMOSトランジスタ82bように、N-層3側に配置されるトレンチゲートTRGを中央部で2個づつ削減してもよい。このような配置にすることにより、領域Bで示すP-層4/N-層接合界面の面積の増大により、ゲートに電圧を印加しない状態でゲート電極に挟み込まれたボディ領域であるP-層4が空乏化しているので、トレンチパワーMOSトランジスタ82bのチャネル形成が早くでき、ターンオンを短くすることができる。第4の実施形態次に、本発明の第4の実施形態に係る半導体装置について、図面を参照して説明する。図11はトレンチパワーMOSトランジスタを示す平面図である。図12は図11のC-C線に沿う断面図である。本実施形態では、Pキャリア引き抜き層をトレンチゲートの間に設けている。以下、第1の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。図11に示すように、トレンチパワーMOSトランジスタ83には、P-層4に、N-層3と離間して配置され、N-層3方向に突き出た形状の突起部25を有する溝22b第2の溝が設けられる。溝22b第2の溝には、P-層4よりも不純物濃度の高く、突起部25を有するP層6aが埋設される。P-層4には、N-層3と離間して配置され、P層6aに接する溝23b第3の溝が設けられる。溝23b第3の溝には、N-層3よりも不純物濃度の高いN層5aが埋設される。N-層3は図中、中央部に配置され、P層6aは図中、両端部に配置される。N-層3とN層5aの間に設けられるP-層4には、四角柱形状を有する溝24が2個直列にしたものが2列並列して離間配置される。一方端の溝24はN-層3に接し、他方端の溝24はN層5aに接する。溝24には、ゲート絶縁膜7及びゲート電極膜8から構成されるトレンチゲートTRG例えば、トレンチゲートTRG11乃至14が設けられる。図中左側のN層5aとN-層3の間には、トレンチゲートTRG1及びTRG2と、トレンチゲートTRG1及びTRG2と並列配置されるトレンチゲートTRG11及びTRG12が設けられる。図中垂直方向では、トレンチゲートTRG1及びTRG11の端部には、P-層4を介してP層6aの突起部25が配置される。図中右側のN-層3とN層5の間には、トレンチゲートTRG3及びTRG4と、トレンチゲートTRG3及びTRG4と並列配置されるトレンチゲートTRG13及びTRG14が設けられる。図中垂直方向では、トレンチゲートTRG4及びTRG14の端部には、P-層4を介してP層6aの突起部25が配置される。ここでは、P層6aの突起部25を直列に配置される2個のトレンチゲートTRGの両側に設けているが、必ずしもこれに限定されるものではない。例えば、トレンチゲートTRGの両側、或いは直列に配置されるn個ただし、nは3以上のトレンチゲートTRGの両側に設けてもよい。P層6aの突起部25は、トレンチパワーMOSトランジスタ83がブレークダウンしたときに発生するキャリアを迅速にソース側に引き抜く。詳細は後述する。図12に示すように、P層6aの突起部25は、トレンチゲートTRGに離間配置される。P層6aの突起部25とP層6aの突起部25の間には、P-層4を介して2つのトレンチゲートTRGが直列に配置される。ここでは、P層6aの突起部25をトレンチゲートTRGよりも浅く形成しているが、トレンチゲートTRGよりも深く形成してもよい。また、P層6aをトレンチゲートTRGの底部まで延在させてよい。次に、トレンチパワーMOSトランジスタの動作について図13及び図14を参照して説明する。図13はトレンチゲートにゲート電圧を印加したときのトレンチパワーMOSトランジスタを示す図である。図14はトレンチパワーMOSトランジスタのブレークダウン時に発生するキャリアの流れを説明する図である。図13に示すように、ドレイン、ソース、及びトレンチゲートTRGに電圧が印加されてトレンチパワーMOSトランジスタ83が動作するとき、第1の実施形態と同様にトレンチゲートTRGの周囲及びトレンチゲートTRGの間にP-層4とは逆導電型の反転層9チャネル層が形成される。例えば、トレンチゲートTRG1、TRG2、TRG11、及びTRG12の周囲に反転層9チャネル層が形成される。また、トレンチゲートTRG1とTRG2の間に反転層9xが形成され、TRG11とTRG12の間に反転層9xが形成される。トレンチゲートTRG1とTRG11の間に反転層9yが形成され、トレンチゲートTRG2とTRG12の間に反転層9yが形成される。ここでは、反転層9チャネル層はP-層4に接し、P層6aの突起部25とは接していない。図14に示すように、トレンチパワーMOSトランジスタ83のドレイン側に高電圧が印加されると、N-ドリフト層であるN-層3とP-層4の接合がブレークダウンする。このとき、基板31に対して垂直方向で、トレンチゲートTRGの側面部接合近傍のN-層3にキャリアが発生する。ブレークダウン時に発生したキャリアであるホールは、P-層4⇒P層6aの突起部25⇒P層6a⇒ソース電極へと、基板31に対して水平方向に流れてソース電極から排出される。このように、ブレークダウン時に発生するキャリアは、P層6aの突起部25を経由して迅速にソース電極から排出される。このため、寄生npnバイポーラトランジスタN-層3側がコレクタ、P-層4がベース、N層5a側がエミッタの動作を大幅に抑制することができる。したがって、出力耐圧アバランシェ耐量の低下が抑制され、高い出力耐圧アバランシェ耐量を確保することできる。この結果、トレンチパワーMOSトランジスタ83の破壊耐量の低下を防止することができる。また、トレンチパワーMOSトランジスタ83のASOAreaofSafeOperation素子の2次破壊耐量の低下を防止することができる。更に、動作に不要なキャリアが迅速に引き抜かれるので、閾値電圧Vthの制御が容易となる。上述したように、本実施形態の半導体装置では、N-層3に設けられた溝21にP-層4が埋設される。P-層4に設けられ、突起状の突起部25を有する溝22bにP層6aが埋設される。P-層4に設けられ、P層6aに接する溝23bにN層5aが埋設される。N-層3とN層5aの間のP-層4に、互いに離間して直列配置され、一方端がN-層3に接し、他方端がN層5aに接する2個の溝24が、2列配置される。溝24には積層形成されるゲート絶縁膜7及びゲート電極膜8から構成されるトレンチゲートTRGが埋設される。トレンチゲートTRG及びトレンチゲートTRG間隔を水平方向及び垂直方向で狭くしている。トレンチパワーMOSトランジスタ83の動作時にトレンチゲートTRGの周囲及びトレンチゲートTRGの間にP-層4とは逆導電型の反転層9が形成され、N層5aからN-層3に反転層9を介してキャリアが流れる。トレンチパワーMOSトランジスタ83のブレークダウン時に発生するキャリアがP層6aの突起部25を介して迅速にソース電極から排出される。このため、第1の実施形態の効果の他に、寄生npnバイポーラトランジスタの動作を大幅に抑制することができ、第1の実施形態よりも大幅に出力耐圧の低下が抑制され、高い出力耐圧を有する高集積度化された3次元NchトレンチパワーMOSトランジスタ83を提供することができる。なお、本実施形態では、トレンチパワーMOSトランジスタに適用しているが、必ずしもこれに限定されるものではない。例えば、図15に示すように3次元トレンチIGBT83aにも適用することができる。トレンチIGBT83aでは、N層2、及びN-層3から構成される基板31の裏面側にP層32が設けられる。ここでは、図中右側のP層6aと図中左側のP層6aの間にトレンチゲートTRGaa、TRGbbが設けられる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。本発明は、以下の付記に記載されているような構成が考えられる。付記1第1導電型の第1の半導体層に設けられた第1の溝と、前記第1の溝を覆うように形成された第2導電型の第2の半導体層と、前記第2の半導体層に設けられ、前記第2の半導体層の上面側から見て前記第1の半導体層側に突き出た形状を有する複数の突起部を備えた第2の溝と、前記第2の溝を覆うように形成され、前記第2の半導体層よりも不純物濃度の高い第2導電型の第3の半導体層と、前記第2の半導体層に設けられ、前記第3の半導体層に接する第3の溝と、前記第3の溝を覆うように形成され、前記第1の半導体層よりも不純物濃度の高い第1導電型の第4の半導体層と、前記第1の半導体層と前記第4の半導体層の間に設けられた前記第2の半導体層に互いに離間して並列配置され、一方端が前記第1の半導体層に接し、他方端が前記第4の半導体層に接し、前記第2の半導体層を介して前記突起部の一側面部に接する複数の第4の溝と、前記第1の半導体層と前記第4の半導体層の間に設けられた前記第2の半導体層に互いに離間配置して形成され、一方端が前記第1の半導体層に接し、他方端が前記第4の半導体層に接し、前記第2の半導体層を介して前記突起部の一側面部と相対向する他側面部に接し、前記複数の溝と同一形状を有する複数の第5の溝と、前記第4及び第5の溝を覆うように形成され、積層形成されたゲート絶縁膜及びゲート電極膜から構成されるトレンチゲートと、前記第1の半導体層の前記第2の半導体層と接する面と相対向する面に設けられ、前記第1の半導体層よりも不純物濃度の高い第1導電型の第5の半導体層と、前記第5の半導体層の前記第1の半導体層と接する面と相対向する面に設けられ、前記第2の半導体層よりも不純物濃度の高い第2導電型の第6の半導体層とを具備し、動作時に前記トレンチゲートの周囲及び前記トレンチゲートの間に前記第2の半導体層とは逆導電型の反転層が形成され、前記第1の半導体層と前記第4の半導体層の間で前記反転層を介してキャリアが流れる半導体装置。付記2前記トレンチゲートは、n角柱形状ただし、nは4以上、円柱形状、或いは楕円柱形状を有する付記1に記載の半導体装置。