複数の画素電極上に、複数の帯電粒子を内蔵したマイクロカプセルを配置し、前記画素電極の電位により前記帯電粒子を制御することによって明暗を表示することを特徴とした表示装置において、前記表示装置は前記画素と同一基板上にソース信号線またはゲート信号線を駆動する駆動回路を形成したことを特徴とする表示装置。上述したように、従来の電気泳動ディスプレイにおいては、駆動回路を外付けで実装しているため、コスト、額縁の大きさ、端子接続の信頼性などに問題があった。また、アモルファス用のTFT基板を用いて、電気泳動ディスプレイを構成する場合に、画素電極にかかる電位を保持するのに、画素の保持容量と、画素TFTのオフ電流で決定する時定数相当の書き込みをする必要がある。これは、フリッカ対策のように60Hzでの書き込みをする必要はないが、ある程度の周期でのリフレッシュ書き込みは必要となる。よって、更なる消費電力低減のため、映像を変えない限り書き込みの必要のない、電気泳動表示装置が求められているそこで、本発明は電気泳動表示装置で、書き込み回数のさらに少ないアクティブマトリクス型の電気泳動表示装置を提供することを課題とする。本発明の電気泳動表示装置では、ドライバ回路を内蔵することによって、コストや消費電力および端子部の信頼性改善をはかり、かつ、画素部に保持性の高いメモリ回路を内蔵することによって、書き込み回数を削減し、消費電力の少ない表示装置を提供される。以下に、本発明の電気泳動表示装置の構成について記載する。なお、本明細書において、回路の接続について述べる際には、TFTのソース領域とドレイン領域のうち、いずれか一方を入力電極、残る一方を出力電極と表記する。これは、TFTの耕造上、ソース領域とドレイン領域とを明確に区別することが困難であることを理由とする。本発明では、複数の画素電極上に、複数の帯電粒子を内蔵したマイクロカプセルを配置し、前記画素電極の電位により前記帯電粒子を制御することによって明暗を表示することを特徴とした表示装置において、前記表示装置は前記画素と同一基板上にソース信号線またはゲート信号線を駆動する駆動回路を形成したことを特徴とする表示装置が提供される。本発明では、複数の画素電極上に、複数の帯電粒子を内蔵したマイクロカプセルを配置し、前記画素電極の電位により前記帯電粒子を制御することによって明暗を表示することを特徴とした表示装置において、前記画素電極はそれぞれ1つづつのメモリ回路に接続され、メモリ回路の記憶データによって、前記画素電極の電位が変化することを特徴とした表示装置が提供される。本発明では、画素電極上に、複数の帯電粒子を内蔵したマイクロカプセルを配置し、前記画素電極の電位により前記帯電粒子を制御することによって明暗を表示する表示装置において、基板上に複数の画素電極を有し、前記画素電極は複数のサブ画素電極によって構成され、それ前記サブ画素電極はそれぞれ1つづつのメモリ回路に接続され、メモリ回路の記憶データによって、前記サブ画素電極の電位が変化することを特徴とした表示装置が提供される。本発明では、ソース信号線駆動回路と、ゲート信号線駆動回路と、x×y個の画素がマトリクス状に配置された画素部とを有し、nビットのデジタル映像信号を入力して映像の表示を行う表示装置において、前記x×y個の画素はそれぞれ、n本のソース信号線と、ゲート信号線と、n個のサブ画素とを有し、前記n個のサブ画素はそれぞれ、スイッチング用トランジスタと、メモリ回路と、画素電極とを有し、前記スイッチング用トランジスタのゲート電極はそれぞれ、前記ゲート信号線と電気的に接続され、入力電極は前記n本のソース信号線のうちそれぞれ異なるいずれか1本と電気的に接続され、出力電極は、前記メモリ回路を介して画素電極と電気的に接続され、前記ソース信号線駆動回路は、クロック信号とスタートパルスとにしたがって、順次サンプリングパルスを出力する手段と、前記サンプリングパルスにしたがって、nビットのデジタル映像信号を保持する手段と、前記保持されたnビットのデジタル映像信号を転送する手段と、前記転送されたnビットのデジタル映像信号を、n×x本のソース信号線に並列に出力する手段とを有し、前記ゲート信号線駆動回路は、クロック信号とスタートパルスにしたがって、y本のゲート信号線を順次選択するゲート信号線選択パルスを出力する手段を少なくとも有することを特徴とする表示装置が提供される。本発明では、ソース信号線駆動回路と、ゲート信号線駆動回路と、x×y個の画素がマトリクス状に配置された画素部とを有し、nビットのデジタル映像信号を入力して映像の表示を行う表示装置において、前記x×y個の画素はそれぞれ、ソース信号線と、n本のゲート信号線と、n個のサブ画素とを有し、前記n個のサブ画素はそれぞれ、スイッチング用トランジスタと、メモリ回路と、画素電極とを有し、前記スイッチング用トランジスタのゲート電極はそれぞれ、前記n本のゲート信号線のうちそれぞれ異なるいずれか1本と電気的に接続され、入力電極は前記ソース信号線と電気的に接続され、出力電極は、前記メモリ回路を介して画素電極と電気的に接続され、前記ソース信号線駆動回路は、クロック信号とスタートパルスとにしたがって、順次サンプリングパルスを出力する手段と、前記サンプリングパルスにしたがって、nビットのデジタル映像信号を保持する手段と、前記保持されたnビットのデジタル映像信号を転送する手段と、前記転送されたnビットのデジタル映像信号を、1ビット毎に順次選択して、前記ソース信号線に出力する手段とを有し、前記ゲート信号線駆動回路は、クロック信号とスタートパルスと、マルチプレクス信号とにしたがって、n×y本のゲート信号線を順次選択するゲート信号線選択パルスを出力する手段を少なくとも有することを特徴とする表示装置が提供される。なお、上述した表示装置の画素部に配置されるメモリ回路については、SRAMを用いても良い。また、本発明では上述した表示装置を用いた電子機器が提供される。従来の電気泳動表示装置では、ドライバ回路が外付けであり、コスト、信頼性などで問題があった。また、液晶と同様の保持容量とスイッチTFTの組み合わせで画素を構成していたので、定期的なリフレッシュが必要であり、消費電力を大きくしていた。本発明では、前述したように画素とドライバを一体形成することによって、コスト、信頼性の向上をはかり、かつ画素にメモリ回路を内蔵することによって、書き込み回数を低減し、消費電力を下げることが可能になった。実施の形態1本発明の電気泳動表示装置の構成について以下に説明する。本発明の電気泳動表示装置は、絶縁基板上に、ソース信号線駆動回路またはゲート信号線駆動回路もしくはその両方を有し、画素領域にスイッチング用薄膜トランジスタとメモリ回路を有している。図1は本発明の表示装置の実施の一形態を表している。以下その動作について説明を行う。中央に画素部106が配置されている。画素部の上側には、ソース信号線に入力する信号を制御するための、ソース信号線駆動回路101が配置されている。ソース信号線駆動回路101は、第1のラッチ回路104、第2のラッチ回路105等を有する。画素部の左右には、ゲート信号線に入力する信号を制御するための、ゲート信号線駆動回路102が配置されている。なお、図1においては、ゲート信号線駆動回路102は、画素部の左右両側に配置されているが、片側に配置されていても構わない。ただし、画素部の両側に配置した方が、駆動効率、駆動信頼性の面から見て望ましい。ソース信号線駆動回路101は、図2に示すような構成を有している。図2に例として示すソース信号線駆動回路は、水平方向にx個の画素を持ち、1ビットのデジタル映像信号を入力して2階調の表示を行う表示装置に対応したソース信号線駆動回路であり、フリップフロップ201を複数段用いてなるシフトレジスタ202、NAND203、第1のラッチ回路204、第2のラッチ回路205等を有する。ここで、NAND203に関しては、特に設けなくとも良い。また、図2では図示していないが、必要に応じてバッファ回路、レベルシフタ回路等を配置しても良い。図2を用いて動作について簡単に説明する。まず、シフトレジスタ202にソース側クロック信号、ソース側クロック反転信号、およびソース側スタートパルスが入力され、それにしたがってシフトレジスタ202から順次サンプリングパルスが出力される。図2においては、サンプリングパルスは、NAND203によって、隣接段でのパルスの重複が生じないようになっているが、特にこの手順は設けなくとも良い。その後、NAND203より出力されたサンプリングパルスは、第1のラッチ回路204に入力され、そのタイミングに従って、同じく第1のラッチ回路204に入力されたデジタル映像信号をそれぞれ保持していく。第1のラッチ回路204において、1水平周期分のデジタル映像信号の保持が完了すると、帰線期間中にラッチラッチパルスが入力され、第1のラッチ回路204で保持されているデジタル映像信号は、一斉に第2のラッチ回路205へと転送される。その後、再びシフトレジスタ回路202が動作してサンプリングパルスが出力され、次の水平周期分のデジタル映像信号の保持が開始される。同時に、第2のラッチ回路205で保持されているデジタル映像信号は、ソース信号線に入力され各画素に書き込まれる。ゲート信号線駆動回路102は、図16に示すような構成を有している。図16に例として示すゲート信号線駆動回路は、垂直方向にy個の画素を有し、フリップフロップ1601を複数段用いてなるシフトレジスタ1602、NAND1603、バッファ1604等を有している。ここで、NAND1603に関しては、特に設けなくとも良い。また、図16では図示していないが、必要に応じてレベルシフタ回路等を配置しても良い。図16を用いて動作について簡単に説明する。まず、シフトレジスタ1602にゲート側クロック信号、ゲート側クロック反転信号、およびゲート側スタートパルスが入力され、それにしたがってシフトレジスタ1602から順次パルスが出力される。図16においては、NAND1603を用いて、隣接段のパルスの出力タイミングが重複しないようにしている。その後、バッファ1604を通り、ゲート信号線を順次選択していく。あるゲート信号線が選択されている期間が、1水平期間である。図3に、本発明の電気泳動表示装置の画素部の構成を示す。図3において、点線枠300で囲まれた部分が1画素であり、その構成を図3に示す。それぞれの画素は、ソース信号線301、ゲート信号線302、スイッチング用TFT303、メモリ回路304、電気泳動素子305を有する。スイッチング用TFT303のゲート電極は、ゲート信号線G1~Gyのいずれか1本に接続され、スイッチング用TFT303のソース領域とドレイン領域のうち、一方はソース信号線S1~Sxのいずれか1本に接続され、もう一方はメモリ回路304に接続されている。ソース信号線S1~Sxに入力された信号は、ゲート信号線G1~Gyに入力された信号によって導通状態となったスイッチング用TFT307~309のドレインソース間を介して、メモリ回路310~312に入力される。このメモリ回路の出力の電位に応じて、電気泳動素子313~315が移動し、各画素の輝度が表現される。実施の形態2図4に3ビットの場合の画素の構成例を示す。図4に示す画素は、1画素あたり3ビットのデジタル映像信号が入力され、23=8階調の表示を行う。それぞれの画素は、スイッチング用TFT407~409、メモリ回路410~412、および電気泳動素子413~415を有する。スイッチング用TFT407~409のゲート電極はそれぞれ、ゲート信号線G1~Gyのいずれか一本に接続され、スイッチング用TFT1002のソース領域とドレイン領域とは、一方は、ソース信号線S1~Sxのいずれか一本に接続され、もう一方は、メモリ回路310~312のいずれか1つに接続されている。それぞれの画素において、電気泳動素子を、面積の異なる3つの領域に分けそれぞれの面積比を1:2:4に設定し、それぞれを制御することによって、8階調が実現できる。カラーの場合には3=512色が実現できる。次にこの場合の画素の動作について説明する。3ビットのデジタル映像信号に対応したソース信号線駆動回路の構成例を図17に示す。図17に例として示すソース信号線駆動回路は、水平方向にx個の画素を持ち、1個の画素あたり3本のソース信号線を有し、3ビットのデジタル映像信号を入力して23=8階調の表示を行う表示装置に対応したソース信号線駆動回路であり、フリップフロップ1701を複数段用いてなるシフトレジスタ1702、NAND1703、第1のラッチ回路1704、第2のラッチ回路1705等を有する。第1および第2のラッチ回路は、3ビット分が並列に配置され、3ビットデジタル映像信号の保持を行う。ここで、NAND1703に関しては、特に設けなくとも良い。また、図2では図示していないが、必要に応じてバッファ回路、レベルシフタ回路等を配置しても良い。ゲート信号線駆動回路に関しては、図16に示したものと同様で良い。1つのゲート信号線選択パルスは、1つの画素内のスイッチング用TFT407~409のゲート電極に同時に入力される。図5に示すタイミングチャートは、ソース側クロック信号、ソース側クロック反転信号、ソース側スタートパルス、シフトレジスタ出力、サンプリングパルス、ラッチパルス、およびデジタル映像信号について示されている。タイミングチャートに基づいて、動作を説明する。ある水平期間501に対し、次の水平期間を502で示す。それぞれの水平期間は、ドットサンプリング期間503、505および、水平帰線期間504、506を有している。すなわち、水平期間とは、1段目のサンプリングパルスが出力されてから、再び1段目のサンプリングパルスが出力されるまでの期間であり、ドットサンプリング期間とは、1段目のサンプリングパルスが出力されてから、最終段のサンプリングパルスが出力されるまでの期間である。ある水平期間501に注目する。ドットサンプリング期間においては、サンプリングパルスの出力にしたがって、デジタル映像信号が第1のラッチ回路に保持される。保持のタイミングは、図5の例ではサンプリングパルスのダウンエッジに従っており、3ビット分、すなわち1画素に入力されるデジタル映像信号が同時に保持される。この操作は、1段目から順に行われ、最終段まで続く。最終段の第1のラッチ回路における保持動作が終了すると、水平帰線期間に入る。水平帰線期間において、ラッチパルスが入力されると、第1のラッチ回路に保持されているデジタル映像信号は、一斉に第2のラッチ回路へと転送される。その後、水平帰線期間が終了し、次の水平期間502に入る。第1のラッチ回路においては、同様にデジタル映像信号の保持が行われる。一方、第2のラッチ回路に保持されているデジタル映像信号は、ドットサンプリング期間505の間、正確には次にラッチパルスが入力されるまでの間に、画素部のメモリ回路へと書き込まれる。メモリ回路への書き込み動作は、3ビット分同時に行われる。以下に本発明の実施例について説明する。図6は画素にSRAMを使用した例である。SRAMはインバータを二つ組み合わせて保持機能をもたせたもので、DRAMのようにリフレッシュ動作を必要とせず、一度保持をおこなったら電源を切らない限り、内容が消えないため、映像が変わらない場合は再書き込みが不要である。よって、電気泳動表示装置との組み合わせにおいて、消費電力の低減に大きな効果を発揮する。第二の実施例を図6に示す。図6の画素は、実施例1にて示した、メモリ回路にSRAMを用いたもので、3ビットの階調表現を行う場合の画素構成例である。画素を面積の異なる3つの領域に分けそれぞれの面積比を1:2:4に設定し、白、黒の領域を面積比で変化させることによって、8階調が実現できる。カラーの場合には、3=512色が実現できる。駆動回路の構成は図1および図17で示したものと同じである。また、動作に関しては実施形態にて図5を用いて説明したものと同様であるので、ここでは説明を省略する。図7は、図6に示した構成で、実際に画素部をレイアウトした例を示している。1画素中、1ビットSRAMを3つ有し、それぞれがスイッチング用TFTと接続され、さらに電気泳動素子と接続されている。図中に付してある番号は、図6に対応している。電気泳動素子620~622は、その画素電極の面積を、1:2:4としている。スイッチング用TFT617~619に接続されているゲート信号線には、同じゲート信号線選択パルスが入力される。よって、スイッチング用TFT617~619は、同時にONOFFする。図7において、A-A‘、B-B’、C-C‘で示される断面を、図8に示す。本実施例では、スイッチング用TFTやSRAM等は、トップゲート型のポリシリコンTFTによって構成されている。図中に付してある番号は、図6に対応している。実施例1および実施例2においては、3ビット分のデジタル映像信号はそれぞれ別のソース信号線より、並列して画素に書き込まれていたが、ソース信号線を共有して、各ビットを切り替えて順に書き込むことも出来る。このような書き込みを行う場合のソース信号線駆動回路の構成例を図18に示す。シフトレジスタ1802~第2のラッチ回路1805の構成に関しては、図17に示したものと同様である。ここでは、1本のソース信号線を介して、3ビットのデジタル映像信号を画素内のメモリ回路に書き込むため、第2のラッチ回路1805の出力と、ソース信号線との間に、選択スイッチ1806を設ける。第2のラッチ回路1805までは、3ビットのデジタル映像信号は、各ビットが並列に処理されてきているが、選択スイッチによって、ソース信号線への入力が順番に行われる。その順序は実施者が適宜設定して構わない。図19は、本実施例にて用いるゲート信号線駆動回路の構成例を示している。シフトレジスタ1902~バッファ1904の構成に関しては、図16に示したものと同様で良い。図16におけるバッファ1604と、図19におけるバッファ1904とは、その段数が異なっているが、バッファ出力をHレベルで得るか、Lレベルで得るかの違いで段数を設定すれば良く、ここではその段数等については問わない。実施例1および実施例2においては、1つのゲート信号線選択パルスが、1画素内の3つのスイッチング用TFTを同時に駆動し、それによって3ビット分のデジタル映像信号が同時に書き込まれていたが、本実施例においては、バッファ1904の出力の後、マルチプレクサ1905を用いて、1水平期間を複数のサブ期間分割する。この分割数は、デジタル映像信号のビット数に等しく、本実施例では3分割した。ソース信号線駆動回路に設けられた選択スイッチの切り替えタイミングと、マルチプレクサによる水平期間の分割タイミングが同期しており、各サブ期間で、各ビットのデジタル映像信号の書き込みを行う。図21にタイミングチャートを示す。デジタル映像信号のサンプリングおよびラッチ動作は、実施例1および実施例2と同様である。ある水平期間2101においてサンプリング、保持されたデジタル映像信号は、帰線期間中に第2のラッチ回路へと転送される。その後、次の水平期間2102において、次の行のデジタル映像信号のサンプリング動作が行われている間、第2のラッチ回路からソース信号線にデジタル映像信号が出力され、画素内のメモリ回路に書き込まれる。このとき、マルチプレクス信号によって、画素への書き込み期間が分割され、各ビットのデジタル映像信号が順次画素内のメモリ回路に書き込まれる。なお、ソース信号線駆動回路における選択スイッチが、ソース信号線を選択するタイミングも、マルチプレクス信号に同期する。本実施例では、本発明の電気泳動表示装置の画素部とその周辺に設けられる駆動回路部のTFTを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路部に関しては基本単位であるCMOS回路を図示することとする。また、画素部に関しては、ソース信号線と、スイッチング用TFTと、画素電極の接続部のみを示す。メモリ回路に関しては、SRAMを用いる場合、駆動回路部のCMOS回路と同様の構成であるので、特に図示しない。まず、図12に示すように、コーニング社の7059ガラスや1737ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板5001上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜5002を形成する。例えば、プラズマCVD法でSiH4、NH3、N2Oから作製される酸化窒化シリコン膜5002aを10~200nm形成し、同様にSiH4、N2Oから作製される酸化窒化水素化シリコン膜5002bを50~200nmの厚さに積層形成する。本実施例では下地膜5002を2層構造として示したが、前記絶縁膜の単層膜または2層以上積層させた構造として形成しても良い。島状半導体層5003~5005は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層5003~5005の厚さは25~80nmの厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム合金などで形成すると良い。レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやYAGレーザー、CWレーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数30Hzとし、レーザーエネルギー密度を100~400mJcm2とする。また、YAGレーザーを用いる場合にはその第2高調波を用いパルス発振周波数1~10kHzとし、レーザーエネルギー密度を300~600mJcm2とすると良い。そして幅100~1000μm、例えば400μmで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率を80~98として行う。次いで、島状半導体層5003~5005を覆うゲート絶縁膜5006を形成する。ゲート絶縁膜5006はプラズマCVD法またはスパッタ法を用い、厚さを40~150nmとしてシリコンを含む絶縁膜で形成する。本実施例では、120nmの厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマCVD法でTEOSとO2とを混合し、反応圧力40Pa、基板温度300~400°Cとし、高周波、電力密度0.5~0.8Wcm2で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後400~500°Cの熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。そして、ゲート絶縁膜5006上にゲート電極を形成するための第1の導電膜5007と第2の導電膜5008とを形成する。本実施例では、第1の導電膜5007をTaで50~100nmの厚さに形成し、第2の導電膜5008をWで100~300nmの厚さに形成する。Ta膜はスパッタ法で、TaのターゲットをArでスパッタすることにより形成する。この場合、Arに適量のXeやKrを加えると、Ta膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のTa膜の抵抗率は20μΩcm程度でありゲート電極に使用することが出来るが、β相のTa膜の抵抗率は180μΩcm程度でありゲート電極とするには不向きである。α相のTa膜を形成するために、Taのα相に近い結晶構造をもつ窒化タンタルを10~50nm程度の厚さでTaの下地に形成しておくとα相のTa膜を容易に得ることが出来る。W膜を形成する場合には、Wをターゲットとしたスパッタ法で形成する。その他に6フッ化タングステンを用いる熱CVD法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20μΩcm以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、W中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度99.9999のWターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9~20μΩcmを実現することが出来る。なお、本実施例では、第1の導電膜5007をTa、第2の導電膜5008をWとしたが、特に限定されず、いずれもTa、W、Ti、Mo、Al、Cuなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の組み合わせの一例で望ましいものとしては、第1の導電膜5007を窒化タンタルで形成し、第2の導電膜5008をWとする組み合わせ、第1の導電膜5007を窒化タンタルで形成し、第2の導電膜5008をAlとする組み合わせ、第1の導電膜5007を窒化タンタルで形成し、第2の導電膜5008をCuとする組み合わせ等が挙げられる。また、LDD領域LightlyDopedDrain:低濃度不純物ドレイン領域を小さくして済むような場合は、W単層などの構成にしても良いし、構成は同じでも、テーパー角を立てることによって、LDDの長さを小さくすることができる。次に、レジストによるマスク5009を形成し、電極及び配線を形成するための第1のエッチング処理を行う。本実施例ではICPエッチング法を用い、エッチング用ガスにCF4とCl2を混合し、1Paの圧力でコイル型の電極に500WのRF電力を投入してプラズマを生成して行う。基板側にも100WのRF電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した場合にはW膜及びTa膜とも同程度にエッチングされる。上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。テーパー部の角度は15~45°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10~20程度の割合でエッチング時間を増加させると良い。W膜に対する酸化窒化シリコン膜の選択比は2~4であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は20~50nm程度エッチングされることになる。こうして、第1のエッチング処理により第1の導電層と第2の導電層から成る第1の形状の導電層5010~5013を形成する。このとき、ゲート絶縁膜5006においては、第1の形状の導電層5010~5013で覆われない領域は20~50nm程度エッチングされ薄くなった領域が形成される。そして、第1のドーピング処理を行いN型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を1×1013~5×1014atomscm2とし、加速電圧を60~100keVとして行う。n型を付与する不純物元素として15族に属する元素、典型的にはリンまたは砒素を用いるが、ここではリンを用いる。この場合、導電層5010~5013がn型を付与する不純物元素に対するマスクとなり、自己整合的に第1の不純物領域5014~5016が形成される。第1の不純物領域5014~5016には1×1020~1×1021atomscm3の濃度範囲でn型を付与する不純物元素を添加する。次に、図12に示すように、レジストマスクは除去しないまま、第2のエッチング処理を行う。エッチングガスにCF4とCl2とO2とを用い、W膜を選択的にエッチングする。この時、第2のエッチング処理により第2の形状の導電層5017~5020を形成する。このとき、ゲート絶縁膜5006においては、第2の形状の導電層5017~5020で覆われない領域はさらに20~50nm程度エッチングされ薄くなった領域が形成される。W膜やTa膜のCF4とCl2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。WとTaのフッ化物と塩化物の蒸気圧を比較すると、Wのフッ化物であるWF6が極端に高く、その他のWCl5、TaF5、TaCl5は同程度である。従って、CF4とCl2の混合ガスではW膜及びTa膜共にエッチングされる。しかし、この混合ガスに適量のO2を添加するとCF4とO2が反応してCOとFになり、FラジカルまたはFイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いW膜のエッチング速度が増大する。一方、TaはFが増大しても相対的にエッチング速度の増加は少ない。また、TaはWに比較して酸化されやすいので、O2を添加することでTaの表面が酸化される。Taの酸化物はフッ素や塩素と反応しないためさらにTa膜のエッチング速度は低下する。従って、W膜とTa膜とのエッチング速度に差を作ることが可能となりW膜のエッチング速度をTa膜よりも大きくすることが可能となる。続いて、第2のドーピング処理を行う。この場合、第1のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてn型を付与する不純物元素をドーピングする。例えば、加速電圧を70~120keVとし、1×1013atomscm2のドーズ量で行い、図12で島状半導体層に形成された第1の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第2の形状の導電層5017~5020を不純物元素に対するマスクとして用い、第1の導電層5017a~5020aの下側の領域の半導体層にも不純物元素が添加されるようにドーピングする。こうして、第2の不純物領域5021~5023が形成される。この第2の不純物領域5021~5023に添加されたリンの濃度は、第1の導電層5017a~5020aのテーパー部の膜厚に従って緩やかな濃度勾配を有している。具体的には、第1の導電層5017a~5020aのテーパー部と重なる半導体層において、第1の導電層5017a~5020aのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。続いて、図12に示すように第3のエッチング処理を行う。エッチングガスにCHF6を用い、反応性イオンエッチング法を用いて行う。第3のエッチング処理により、第1の導電層5017a~5020aのテーパー部を部分的にエッチングして、第1の導電層が半導体層と重なる領域が縮小される。第3のエッチング処理によって、第3の形状の導電層5024~5027を形成する。このとき、ゲート絶縁膜5006においては、第3の形状の導電層5024~5027で覆われない領域はさらに20~50nm程度エッチングされ薄くなった領域が形成される。第3のエッチング処理によって、第2の不純物領域5021~5023の一部、つまり、第1の導電層5024a~5027aと重ならない領域に、第3の不純物領域5028~5030が形成される図12。そして、図13に示すように、新たにレジストマスク5031を形成し、Pチャネル型TFTを形成する島状半導体層5003に、第1の導電型とは逆の導電型の第4の不純物領域5032を形成する。第1導電層5025bを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、不純物領域5032においては、一部にそれぞれ異なる濃度でリンが添加されているが、ジボランのドーズ量をリンのドーズ量よりも十分に高くすることにより、P型を付与することが出来る。なお、不純物領域5032においては、そのいずれの領域においても不純物濃度が2×1020~2×1021atomscm3となるようにする。以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第3の形状の導電層5024、5025、5027がゲート電極として機能する。また、5026はソース信号線として機能する。レジストマスク5031を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法を適用することが出来る。熱アニール法では酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400~700°C、代表的には500~600°Cで行うものであり、本実施例では500°Cで4時間の熱処理を行う。ただし、第3の形状の導電層5024~5027に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜を形成した後で活性化を行うことが好ましい。さらに、3~100の水素を含む雰囲気中で、300~450°Cで1~12時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化を行っても良い。次いで、図13Bに示すように、第1の層間絶縁膜5033は酸化窒化シリコン膜から100~200nmの厚さで形成する。その上に有機絶縁物材料から成る第2の層間絶縁膜5034を形成する。第2の層間絶縁膜については、基板表面を十分に平坦化する目的もある。次いで、コンタクトホールを形成するためのエッチング工程を行う。その後、配線5035~5039、およびゲート信号線5040を形成する。なお、本実施例では、書き込み用TFTは、ダブルゲート構造で示したが、シングルゲート構造やトリプルゲート構造でも構わないし、マルチゲート構造でも構わない。以上のようにして、Nチャネル型TFT、Pチャネル型TFTを有する駆動回路部と、書き込み用TFT、保持容量を有する画素部とを同一基板上に形成することができる。本明細書中ではこのような基板をアクティブマトリクス基板と呼ぶ。また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を5枚、Pチャネル領域のマスクパターン、コンタクトホールパターン、第2配線パターンとすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。続いて、第3の層間絶縁膜5041を形成した後、コンタクトホールを形成する。その後、画素部に画素電極をパターニングによって形成する。次いで、画素電極上に、透明液体と帯電粒子とを封入したマイクロカプセル5043を塗布する。マイクロカプセル5043は、前述の通り一般的には80μm前後であるので、印刷法等による塗布が可能であり、画素部の所望の位置にのみマイクロカプセルを塗布すれば良い。その後、透明導電膜でなる対向電極5044を形成する。透明導電膜の材料としては、代表的には酸化インジウムスズIndiumTinOxide:ITO等を用いれば良い。最後に、表面を保護するための保護膜5045を形成し、図13Cに示すようなアクティブマトリクス型電気泳動表示装置が完成する。なお、保護膜は、図13Cにおいては、基板全面に形成しているが、画素部のみに形成されていても良いし、FPC上を除く全面に形成されていても良い。なお、上記の行程により作成されるアクティブマトリクス型液晶表示装置におけるTFTはトップゲート構造をとっているが、ボトムゲート構造のTFTやデュアルゲート構造その他の構造のTFTに対しても本実施例は容易に適用され得る。また、本実施例においては、ガラス基板上を使用しているが、ガラス基板に限らず、プラスチック基板、ステンレス基板、単結晶ウェハ等、ガラス基板以外のものを使用することによっても実施が可能である。特に、弾性に富む基板を用いることによって、表示装置自体にフレキシブル性を持たせることも出来る。本実施例は、実施例1乃至実施例3と自由に組み合わせて実施することが可能である。本発明の電気泳動表示装置には様々な用途がある。本実施例では、本発明の電気泳動表示装置を電子機器に適用した例について述べる。液晶表示装置を組み込んだ半導体装置には、携帯情報端末、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図14および図15に示す。図14は携帯電話であり、本体3001、音声出力部3002、音声入力部3003、表示部3004、操作スイッチ3005、アンテナ3006から構成されている。本発明は表示部3004に適用することができる。図14はビデオカメラであり、本体3011、表示部3012、音声入力部3013、操作スイッチ3014、バッテリー3015、受像部3016から成っている。本発明は表示部3012に適用することができる。図14はパーソナルコンピュータであり、本体3021、表示部3022、キーボード3023等で構成される。本発明は表示部3022に適用することができる。図14は携帯情報端末であり、本体3031、スタイラスペン3032、表示部3033、操作ボタン3034、外部インターフェイス3035で構成されている。本発明は表示部3033に適用することができる。図15はデジタルカメラであり、本体3101、表示部A3102、接眼部3103、操作スイッチ3104、表示部B3105、受像部、バッテリー3106等で構成される。本発明は表示部A3102および表示部B3105に適用することができる。図15は携帯書籍であり、本体3111、表示部3112、記憶媒体3113、操作スイッチ3114等から構成されており、ミニディスクやDVDに記憶されたデータや、受信したデータを表示するものである。本発明は表示部3112に適用することができる。図15はテレビであり、本体3121、スピーカー3122、表示部3123、受信装置3124、増幅装置3125等で構成される。本発明は表示部3123に適用することができる。図15はプログラムを記録した記録媒体を用いるプレーヤーであり、本体3131、表示部3132、スピーカー部3133、記録媒体3134、操作スイッチ3135で構成される。なお、この装置は記録媒体としてDVD、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部3132に適用することができる。