"第1のクロックに同期した入力データを、第2のクロックに同期した出力データとして出力するクロック乗せ換え回路において、独立して書き込みと読み出しが可能な2ポートRAMと、前記2ポートRAMにおいて、前記入力データが書き込まれる書き込みアドレスを制御する書き込みアドレス制御部と、前記書き込みアドレスにおいて、前記入力データが書き込まれないブランクアドレスを検出するブランクアドレス検出部と、前記2ポートRAMにおいて、前記ブランクアドレス以外の前記書き込みアドレスを、前記出力データが読み出される読み出しアドレスに変換する読み出しアドレス変換部とを備えるクロック乗せ換え回路。前記書き込みアドレスの上位ビットと前記読み出しアドレスの上位ビットの位相を同期させる位相同期回路をさらに備え、前記読み出しアドレス変換部は、前記書き込みアドレスの上位ビットの位相に同期した前記読み出しアドレスの上位ビットの位相を反転する請求項1に記載のクロック乗せ換え回路。前記第1のクロックの周波数は、前記第2のクロックの周波数より高く、前記第1のクロックの周波数と前記第2のクロックの周波数との比は、整数比で表される請求項1に記載のクロック乗せ換え回路。前記読み出しアドレス変換部は、前記整数比に応じて、前記ブランクアドレスと前記読み出しアドレスとを対応づけたテーブルに基づいて、前記書き込みアドレスを前記読み出しアドレスに変換する請求項3に記載のクロック乗せ換え回路。第1のクロックに同期した入力データを、第2のクロックに同期した出力データとして出力するクロック乗せ換え回路であって、独立して書き込みと読み出しが可能な2ポートRAMを備えるクロック乗せ換え回路のクロック乗せ換え方法において、前記クロック乗せ換え回路が、前記2ポートRAMにおいて、前記入力データが書き込まれる書き込みアドレスを制御し、前記書き込みアドレスにおいて、前記入力データが書き込まれないブランクアドレスを検出し、前記2ポートRAMにおいて、前記ブランクアドレス以外の前記書き込みアドレスを、前記出力データが読み出される読み出しアドレスに変換するステップを含むクロック乗せ換え方法。しかしながら、特許文献1においては、書き込みフレームパルス信号の位相と読み出しフレームパルス信号に位相とが重ならないことが前提とされているものの、これらの位相が重ならないように設定する手段については開示されておらず、実際に、安定してクロックの乗せ換えを行うことはできない。また、特許文献2の技術では、書き込みアドレスと読み出しアドレスの位相が接近した状態で安定動作している場合でも、クロックの揺らぎによって書き込みアドレスと読み出しアドレスが初期化される可能性があり、クロックの乗せ換えにおけるデータの正当性が保証されない。一方、特許文献3の高次伝送フレームのデスタッフ処理においては、デスタッフの頻度が小さいため、デスタッフによりPLL回路のクロックに変化が生じた場合でも、その変化は軽微であるので、PLL回路の動作には影響しない。しかしながら、特許文献3の技術をクロック乗せ換え回路に適用した場合、書き込みアドレスと読み出しアドレスの位相を制御する位相制御情報の出現の頻度が、デスタッフの頻度より大きくなるため、位相制御情報に誤りが生じた場合、PLL回路の動作に影響を及ぼしてしまう。これにより、PLL回路において再引き込みが行われ、PLL回路の出力クロックが不安定になり、後段のシステムにも影響を及ぼす恐れがある。本技術は、このような状況に鑑みてなされたものであり、より安定してクロックの乗せ換えを行うことができるようにするものである。本技術の一側面のクロック乗せ換え回路は、第1のクロックに同期した入力データを、第2のクロックに同期した出力データとして出力するクロック乗せ換え回路であって、独立して書き込みと読み出しが可能な2ポートRAMと、前記2ポートRAMにおいて、前記入力データが書き込まれる書き込みアドレスを制御する書き込みアドレス制御部と、前記書き込みアドレスにおいて、前記入力データが書き込まれないブランクアドレスを検出するブランクアドレス検出部と、前記2ポートRAMにおいて、前記ブランクアドレス以外の前記書き込みアドレスを、前記出力データが読み出される読み出しアドレスに変換する読み出しアドレス変換部とを備える。前記クロック乗せ換え回路には、前記書き込みアドレスの上位ビットと前記読み出しアドレスの上位ビットの位相を同期させる位相同期回路をさらに設け、前記読み出しアドレス変換部には、前記書き込みアドレスの上位ビットの位相に同期した前記読み出しアドレスの上位ビットの位相を反転させることができる。前記第1のクロックの周波数は、前記第2のクロックの周波数より高く、前記第1のクロックの周波数と前記第2のクロックの周波数との比は、整数比で表されるようにすることができる。前記読み出しアドレス変換部には、前記整数比に応じて、前記ブランクアドレスと前記読み出しアドレスとを対応づけたテーブルに基づいて、前記書き込みアドレスを前記読み出しアドレスに変換させることができる。本技術の一側面のクロック乗せ換え方法は、第1のクロックに同期した入力データを、第2のクロックに同期した出力データとして出力するクロック乗せ換え回路であって、独立して書き込みと読み出しが可能な2ポートRAMを備えるクロック乗せ換え回路のクロック乗せ換え方法であって、前記クロック乗せ換え回路が、前記2ポートRAMにおいて、前記入力データが書き込まれる書き込みアドレスを制御し、前記書き込みアドレスにおいて、前記入力データが書き込まれないブランクアドレスを検出し、前記2ポートRAMにおいて、前記ブランクアドレス以外の前記書き込みアドレスを、前記出力データが読み出される読み出しアドレスに変換するステップを含む。本技術の一側面においては、2ポートRAMにおいて、入力データが書き込まれる書き込みアドレスが制御され、書き込みアドレスにおいて、入力データが書き込まれないブランクアドレスが検出され、2ポートRAMにおいて、ブランクアドレス以外の書き込みアドレスが、出力データが読み出される読み出しアドレスに変換される。本技術の一側面によれば、より安定してクロックの乗せ換えを行うことが可能となる。以下、本技術の実施の形態について図を参照して説明する。なお、説明は以下の順序で行う。1.従来のクロック乗せ換え回路2.本技術を適用したクロック乗せ換え回路3.本技術を適用したクロック乗せ換え回路の具体的な構成例<1.従来のクロック乗せ換え回路>図1は、従来のクロック乗せ換え回路を備えるデータ伝送システムの構成例を示している。図1のデータ伝送システムにおいて、データ多重装置11は、データを多重化し、並直列変換部12に供給する。並直列変換部12は、データ多重装置11からの多重化されたデータを、パラレル-シリアル変換し、シリアル伝送信号として、直並列変換部13に送信する。直並列変換部13は、並直列変換部12から送信されてきたシリアル伝送信号を、シリアル-パラレル変換し、データ分離装置14に供給する。データ分離装置14は、直並列変換部13からのデータを分離する。データ多重装置11は、クロック乗せ換え回路として構成される。データ多重装置11においては、書き込みクロックCKAに同期した入力データDA1乃至DA6が、2ポートRAMRandomAccessMemory21に書き込まれ、読み出しクロックCKBに同期した出力データDB1乃至DB6が、2ポートRAM21から読み出される。書き込みアドレス制御部22は、2ポートRAM21において、入力データDA1乃至DA6が書き込まれる書き込みアドレスを制御する。読み出しアドレス制御部23は、2ポートRAM21において、出力データDB1乃至DB6が読み出される読み出しアドレスを制御する。PLLPhaseLockedLoop回路24は、書き込みクロックCKAに基づいて、読み出しクロックCKBを出力する。読み出しクロックCKBは、書き込みクロックCKAの周波数の54倍の周波数で出力される。すなわち、書き込みクロックCKAの周波数と、読み出しクロックCKBの周波数との比は、4:5とされる。図2は、データ多重装置11によるデータの多重方法について説明する図である。データ多重装置11のクロックの乗せ換えによれば、図2に示されるように、書き込みクロックCKAの4クロック分の入力データDA1乃至DA6は、読み出しクロックCKBの5クロック分の出力データDB1乃至DB6として読み出される。このとき、読み出しクロックCKBの5クロック分の出力データDB1乃至DB6には、図中黒塗りで示される空のデータ以下、ブランクデータというが読み出されるようになる。データ多重装置11は、このブランクデータの領域に新規データを格納し、データ分離装置14に伝送することができる。なお、読み出しアドレス制御部23によって、出力データにおけるブランクデータの位置を表すBLNK信号が生成され、出力データDB1乃至DB6とともに、データ分離装置14に伝送される。このように、データ多重装置11は、クロックの乗せ換えを行うことで、入力データに新規データを多重し、データ分離装置14に伝送することができる。データ分離装置14もまた、クロック乗せ換え回路として構成される。データ分離装置14においては、書き込みクロックRCKBに同期した入力データRDB1乃至RDB6=DB1乃至DB6が、2ポートRAM31に書き込まれ、読み出しクロックRCKAに同期した出力データRDA1乃至RDA6=DA1乃至DA6が、2ポートRAM31から読み出される。書き込みアドレス制御部32は、2ポートRAM31において、入力データRDB1乃至RDB6が書き込まれる書き込みアドレスを制御する。読み出しアドレス制御部33は、2ポートRAM31において、出力データRDA1乃至RDA6が読み出される読み出しアドレスを制御する。PLL回路34は、書き込みアドレスと読み出しアドレスに基づいて、読み出しクロックRCKAを出力する。読み出しクロックRCKAは、書き込みクロックRCKBの周波数の45倍の周波数で出力される。すなわち、書き込みクロックRCKBの周波数と、読み出しクロックRCKAの周波数との比は、5:4とされる。図3は、データ分離装置14によるデータの分離方法について説明する図である。データ分離装置14のクロックの乗せ換えによれば、図3に示されるように、書き込みクロックRCKBの5クロック分の入力データRDB1乃至RDB6は、読み出しクロックRCKAの4クロック分の出力データRDA1乃至RDA6として読み出される。まず、データ分離装置14においては、書き込みアドレス制御部32が、入力データにおけるブランクデータの位置を表すRBLNK信号と書き込みクロックRCKBとに基づいて、書き込みアドレス制御信号41以下、書き込みアドレス41というを生成する。書き込みアドレス41は、図3に示されるように、書き込みアドレス上位、書き込みアドレス下位2bit、および書き込みイネーブル信号を含む。また、読み出しアドレス制御部33は、PLL回路34によって出力される読み出しクロックRCKAに基づいて、読み出しアドレス制御信号42以下、読み出しアドレス42というを生成する。読み出しアドレス42は、図3に示されるように、読み出しアドレス上位および読み出しアドレス下位2bitを含む。ここで、データ分離装置14においては、読み出しアドレス制御部33が、書き込みアドレス上位Wの位相を反転した読み出しアドレス上位RをPLL回路に入力することで、書き込みアドレスと読み出しアドレスとが重ならないように制御される。また、書き込みアドレス制御部32が、RBLNK信号に基づいて、書き込みアドレス下位2bitを0にリセットすることにより、RBLNK信号の位相と書き込みアドレスの位相を同期させるとともに、書き込みイネーブル信号をディスエーブルにすることにより、ブランクデータが2ポートRAM31に書き込まれないようにする。このように、データ分離装置14は、クロックの乗せ換えを行うことで、ブランクデータを含む入力データを、ブランクデータを含まない出力データとして出力するとともに、ブランクデータの領域に新規データが多重されている場合には、RBLNK信号に基づいて、入力データから新規データを分離することができる。しかしながら、RBLNK信号は、シリアル伝送信号として伝送されるため、伝送エラーが発生した場合、PLL回路34の動作に影響を及ぼし、PLL回路34から出力される読み出しクロックRCKAが不連続となるか、またはその周波数が変化し、後段のシステムにも影響を及ぼす恐れがある。そこで、以下においては、安定したクロックの乗せ換えを実現する、本技術を適用したクロック乗せ換え回路について説明する。<2.本技術を適用したクロック乗せ換え回路>[クロック乗せ換え回路の構成例]図4は、上述したデータ分離装置14に対応する、本技術を適用したクロック乗せ換え回路の構成例を示す図である。図4のクロック乗せ換え回路100は、2ポートRAM101、書き込みアドレス制御部102、読み出しアドレスカウンタ103、PLL回路104、ブランクアドレス検出部105、および読み出しアドレス変換部106から構成される。クロック乗せ換え回路100においては、書き込みクロックRCKBに同期した入力データRDB1乃至RDB6が、2ポートRAM101に書き込まれ、読み出しクロックRCKAに同期した出力データRDA1乃至RDA6が、2ポートRAM101から読み出される。書き込みアドレス制御部102は、2ポートRAM101において、入力データRDB1乃至RDB6が書き込まれる書き込みアドレスを制御する。読み出しアドレスカウンタ103は、PLL回路104によって出力される読み出しクロックRCKAに基づいてカウントする。PLL回路104は、書き込みアドレスと読み出しアドレスカウンタ103によるカウントに基づいて、読み出しクロックRCKAを出力する。ブランクアドレス検出部105は、書き込みアドレスと、入力データにおけるブランクデータの位置を表すRBLNK信号とに基づいて、書き込みアドレスにおいて入力データが書き込まれないアドレスブランクアドレスを検出する。読み出しアドレス変換部106は、2ポートRAM101において、ブランクアドレス検出部105によって検出されたブランクアドレス以外の書き込みアドレスを、出力データRDA1乃至RDA6が読み出される読み出しアドレスに変換する。なお、読み出しクロックRCKAは、書き込みクロックRCKBの周波数の45倍の周波数で出力される。すなわち、書き込みクロックRCKBの周波数と、読み出しクロックRCKAの周波数との比は、5:4とされる。[クロック乗せ換え回路の動作]次に、図5を参照して、クロック乗せ換え回路100の動作について説明する。クロック乗せ換え回路100のクロックの乗せ換えによれば、図5に示されるように、書き込みクロックRCKBの5クロック分の入力データRDB1乃至RDB6は、読み出しクロックRCKAの4クロック分の出力データRDA1乃至RDA6として読み出される。図5の入力データRDB1乃至RDB6においては、2クロック目がブランクデータとなっている。まず、クロック乗せ換え回路100においては、書き込みアドレス制御部102が、書き込みクロックRCKBに基づいて、書き込みアドレス制御信号111以下、書き込みアドレス111というを生成する。書き込みアドレス111は、図5に示されるように、書き込みアドレス上位、書き込みアドレス下位2bit、および書き込みイネーブル信号を含む。ブランクアドレス検出部105は、書き込みアドレス111と、入力データにおけるブランクデータの位置を表すRBLNK信号とに基づいてブランクアドレスを検出し、そのブランクアドレスを示すブランクアドレス信号112以下、ブランクアドレス112というを出力する。このブランクアドレス112は、クロック乗せ換え回路100のシステム立ち上げ時から変化しない図5の例では1。読み出しアドレスカウンタ103は、PLL回路104によって出力される読み出しクロックRCKAに基づいてカウントし、読み出しアドレスカウンタ信号113以下、読み出しアドレスカウンタ113というを出力する。読み出しアドレスカウンタ113は、図5に示されるように、読み出しアドレスカウンタ上位および読み出しアドレスカウンタ下位2bitを含む。読み出しアドレス変換部106は、ブランクアドレス検出部105によって出力されるブランクアドレス112と、読み出しアドレスカウンタ103によって出力される読み出しアドレスカウンタ113とに基づいて、読み出しアドレス制御信号114以下、読み出しアドレス114というを生成する。読み出しアドレス114は、図5に示されるように、読み出しアドレス上位および読み出しアドレス下位3bitを含む。ここで、クロック乗せ換え回路100において、書き込みアドレス制御部102は、RBLNK信号にかかわらず自走の状態で動作する。すなわち、RBLNK信号がPLL回路104の動作に影響を及ぼさないようになされている。そして、図5に示される書き込みアドレス111は、書き込みクロックRCKBの5クロックを1周期として出力され、書き込みアドレス上位がPLL回路104の位相比較器に入力されるようになる。なお、書き込みアドレス下位3bitは、図3のように、RBLNK信号に基づいて0にリセットされない。また、PLL回路104の位相比較器には、読み出しクロックRCKAの4クロックを1周期とした読み出しアドレスカウンタ113の読み出しアドレスカウンタ上位が入力されるようになる。これにより、書き込み側の上位bitと読み出し側の上位bitの位相の同期が実現されるようになる。また、クロック乗せ換え回路100において、ブランクアドレス検出部105は、図5に示されるようにRBLNK信号が1となったときすなわち、ブランクデータが書き込まれたとき、書き込みアドレス下位3bit図5の例では1を保持し、ブランクアドレス112として出力する。そして、読み出しアドレス変換部106は、ブランクアドレス112および読み出しアドレスカウンタ下位2bitに読み出しアドレス下位3bitが対応付けられた変換テーブルに基づいて、読み出しアドレス下位3bitを出力する。図6は、この変換テーブルの例を示している。この変換テーブルは、書き込みクロックRCKBの周波数と読み出しクロックRCKAの周波数との比以下、周波数比というに応じて与えられている。具体的には、図6Aは、周波数比が5:4の場合の変換テーブルを示しており、図6Bは、周波数比が6:4の場合の変換テーブルを示しており、図6Cは、周波数比が6:5の場合の変換テーブルを示している。また、図6Dは、周波数比が7:5の場合の変換テーブルを示しており、図6Eは、周波数比が7:4の場合の変換テーブルを示している。なお、図6において、BLPは、ブランクアドレスを示しており、RCNTは、図6A,B,Eにおいては読み出しアドレスカウンタ下位2bitを示しており、図6C,Dにおいては読み出しアドレスカウンタ下位3bitを示している。図5の例では、周波数比は5:4であり、ブランクアドレスBLPは1であるので、例えば、読み出しアドレスカウンタ下位2bitRCNTが2である場合には、図6Aに示される変換テーブルによって、読み出しアドレス下位3bitとして3が出力されるようになる。この変換テーブルは、RBLNK信号が1となった時の書き込みアドレスを読み出しアドレスとしないように与えられている。これにより、書き込み側のブランクデータが、読み出し側で読み出されないようになり、書き込み側の位相に対して読み出し側の位相を簡単に確定させることができる。また、図5に示されるように、読み出しアドレス変換部106は、PLL回路104の位相比較器に入力される、読み出しアドレスカウンタ113の読み出しアドレスカウンタ上位の位相を反転したものを、読み出しアドレス114の読み出しアドレス上位として出力する。これにより、書き込みアドレスと読み出しアドレスとが重ならないように制御される。[クロック乗せ換え処理]ここで、図7のフローチャートを参照して、クロック乗せ換え回路100のクロック乗せ換え処理について説明する。ステップS11において、書き込みアドレス制御部102は、書き込みクロックRCKBに基づいて、書き込みアドレス111を生成する。ステップS12において、ブランクアドレス検出部105は、書き込みアドレス111とRBLNK信号とに基づいてブランクアドレスを検出し、ブランクアドレス112として出力する。ステップS13において、ブランクアドレス検出部105からのブランクアドレス112と、読み出しアドレスカウンタ103によって出力される読み出しアドレスカウンタ113とに基づいて、ブランクアドレスを除いた書き込みアドレス111を、読み出しアドレス114に変換する。以上の構成および処理によれば、RBLNK信号がPLL回路の動作に影響を及ぼすことなく、かつ、書き込みアドレスと読み出しアドレスとが重ならないようにすることができるようになるので、より安定してクロックの乗せ換えを行うことが可能となる。<3.本技術を適用したクロック乗せ換え回路の具体的な構成例>[クロック乗せ換え回路の具体的な構成例]図8は、本技術を適用したクロック乗せ換え回路の具体的な構成例を示す図である。図8のクロック乗せ換え回路200は、2ポートRAM201、PLL回路202、ブランクアドレス検出部203、および読み出しアドレス変換部204から構成される。図8のクロック乗せ換え回路200の2ポートRAM201、ブランクアドレス検出部203、および読み出しアドレス変換部204は、それぞれ、図4のクロック乗せ換え回路100の2ポートRAM101、ブランクアドレス検出部105、および読み出しアドレス変換部106に対応し、同様の機能および構成を有するので、その詳細な説明は省略する。また、図8のクロック乗せ換え回路200のPLL回路202は、図4のクロック乗せ換え回路100の書き込みアドレス制御部102、読み出しアドレスカウンタ103、およびPLL回路104に対応する。PLL回路202は、分周器211,212、位相比較器213、電圧制御発振器VCO:VoltageControlledOscillator214、分周器215,216、および反転器217を備える。分周器211は、入力された信号の周波数を15分周し、分周器212は、入力された信号の周波数を12分周する。位相比較器213は、入力された2つの信号の位相差を電圧に変換し出力する。VCO214は、入力された信号の電圧に応じて出力する信号の周波数を制御する。分周器215は、入力された信号の周波数を14分周し、分周器216は、入力された信号の周波数を12分周する。反転器217は、入力された信号を反転して出力する。なお、図8においても、読み出しクロックRCKAは、書き込みクロックRCKBの周波数の45倍の周波数で出力される。すなわち、書き込みクロックRCKBの周波数と、読み出しクロックRCKAの周波数との比周波数比は、5:4とされる。ここで、図8,9を参照して、クロック乗せ換え回路200の動作について説明する。入力データRDB1乃至RDB6は、書き込みクロックRCKBに同期して、2ポートRAM201に書き込まれる。入力データRDB1乃至RDB6には、書き込みクロックRCKBの5クロックに1回、ブランクデータBLNKDATAが含まれ、そのブランクデータBLNKDATAの時間的な位置は、RBLNK信号によって特定される。分周器211は、書き込みクロックRCKBの周波数を15分周した周波数でカウントし、書き込みアドレスWA20を出力する。なお、WA20は、書き込みアドレスWAの0bit乃至2bitの信号であることを示しており、以下、同様の表記もこれに従うものとする。分周器212は、分周器211からの書き込みアドレスWA20を12分周し、書き込みアドレスWA3として出力する。書き込みアドレスWA3は、2ポートRAM201および位相比較器213に入力される。このようにして、書き込みアドレスWA3は、書き込みアドレスの上位bitとして、書き込みアドレスWA20は、書き込みアドレスの下位bitとして、2ポートRAM201に入力される。ブランクアドレス検出部203は、RBLNK信号によって特定されるブランクデータBLNKDATAの位置に対応する書き込みアドレスWA20をラッチすることで、ブランクアドレス図9の例では、2を検出し、ブランクアドレス信号BLPを出力する。図9に示されるように、ブランクアドレス信号BLPは時間に対して変化しない。さて、VCO214は、位相比較器213の出力の電圧に応じた周波数の信号を出力する。分周器215は、VCO214の出力の周波数を14分周した周波数でカウントし、読み出しアドレスカウンタ信号RCNT10を出力する。分周器216は、分周器215からの読み出しアドレスカウンタ信号RCNT10を12分周し、読み出しアドレスカウンタ信号RCNT2として出力する。反転器217は、分周器216からの読み出しアドレスカウンタ信号RCNT2を反転して、読み出しアドレスRA3として、2ポートRAM201に入力する。このようにして、PLL回路202は、書き込みクロックRCKBの45倍の周波数の読み出しクロックRCKAを出力するようになる。2ポートRAM201の書き込み側においては、ブランクデータBLNKDATAを含む入力データRDB1乃至RDB6が書き込まれるが、読み出し側においては、ブランクデータBLNKDATAが読み出されないようにする必要がある。そこで、読み出しアドレス変換部204は、ブランクアドレス信号BLPおよび読み出しアドレスカウンタ信号RCNT10に基づいて、ブランクアドレスを含まない読み出しアドレスRA20を生成し、2ポートRAM201に入力する。具体的には、読み出しアドレス変換部204は、図6Aに示された変換テーブルを用いて、例えば、ブランクアドレス信号BLPが2の場合、読み出しアドレスカウンタ信号RCNT10が0,1,2,3と変化したときには、2を含まない、0,1,3,4を読み出しアドレスRA20として出力する。このようにして、読み出しアドレスRA3は、読み出しアドレスの上位bitとして、読み出しアドレスRA20は、読み出しアドレスの下位bitとして、2ポートRAM201に入力される。また、反転器217によって、分周器216からの読み出しアドレスカウンタ信号RCNT2が反転されて、読み出しアドレスRA3として、2ポートRAM201に入力されるため、PLL回路202によって、書き込み側の最上位アドレスである書き込みアドレスWA3と、読み出し側の最上位アドレスである読み出しアドレスRA3とは、互いの位相距離が最長となるように制御される。また、PLL回路202は、書き込みクロックRCKBおよび読み出しクロックRCKAの分周だけで動作し、位相比較器213に入力される信号は、シリアル伝送信号として伝送されるRBLNK信号の伝送エラーの影響を受けないので、安定した読み出しクロックRCKAが出力されるようになる。また、以上の動作によれば、入力データRDB1乃至RDB6は、ブランクアドレス信号BLPの値によって、読み出しクロックRCKAを5分割した単位で、その遅延量位相が決定され、出力データRDA1乃至RDA6として読み出されるようになる。図10は、ブランクアドレス信号BLPの値に応じた出力データの遅延量について説明する図である。図10においては、上から順番に、ブランクアドレス信号BLPの値が4である場合、3である場合、2である場合、1である場合、0である場合の出力データの遅延量を示している。なお、ここでも、書き込みクロックRCKBと読み出しクロックRCKAの周波数比は、5:4とする。ブランクアドレス信号BLPの値が4である場合には、書き込みアドレスWA20に0が書き込まれてから、読み出しアドレスRA20から0が読み出されるまでの遅延量Delayは、読み出しクロックRCKAの40クロック分となる。ブランクアドレス信号BLPの値が3である場合には、書き込みアドレスWA20に4が書き込まれてから、読み出しアドレスRA20から4が読み出されるまでの遅延量Delayは、読み出しクロックRCKAの38クロック分となる。ブランクアドレス信号BLPの値が2である場合には、書き込みアドレスWA20に3が書き込まれてから、読み出しアドレスRA20に3が読み出されるまでの遅延量Delayは、読み出しクロックRCKAの36クロック分となる。ブランクアドレス信号BLPの値が1である場合には、書き込みアドレスWA20に2が書き込まれてから、読み出しアドレスRA20から2が読み出されるまでの遅延量Delayは、読み出しクロックRCKAの34クロック分となる。ブランクアドレス信号BLPの値が0である場合には、書き込みアドレスWA20に1が書き込まれてから、読み出しアドレスRA20から1が読み出されるまでの遅延量Delayは、読み出しクロックRCKAの32クロック分となる。図10に示されるように、PLL回路202によって、書き込みアドレスWA3の位相と読み出しアドレスRA3の位相とが同期されていれば、遅延量Delayは、ブランクアドレス信号BLPの値によって常に一定に保たれるようになる。また、PLL回路202を含めて、クロック乗せ換え回路200全体が再起動されるような場合であっても、遅延量Delayのばらつきは、読み出しクロックRCKAの08クロック以内に収まり、02クロックの精度で遅延量Delayを推定することが可能となる。なお、以上においては、書き込みクロックRCKBと読み出しクロックRCKAの周波数比が5:4である場合のクロックの乗せ換えについて説明したが、書き込みクロックRCKBの周波数が読み出しクロックRCKAの周波数より高く、その周波数比が簡単な整数比で表わされる場合には、本技術を適用することが可能である。また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。さらに、本技術は以下のような構成をとることができる。1第1のクロックに同期した入力データを、第2のクロックに同期した出力データとして出力するクロック乗せ換え回路において、独立して書き込みと読み出しが可能な2ポートRAMと、前記2ポートRAMにおいて、前記入力データが書き込まれる書き込みアドレスを制御する書き込みアドレス制御部と、前記書き込みアドレスにおいて、前記入力データが書き込まれないブランクアドレスを検出するブランクアドレス検出部と、前記2ポートRAMにおいて、前記ブランクアドレス以外の前記書き込みアドレスを、前記出力データが読み出される読み出しアドレスに変換する読み出しアドレス変換部とを備えるクロック乗せ換え回路。2前記書き込みアドレスの上位ビットと前記読み出しアドレスの上位ビットの位相を同期させる位相同期回路をさらに備え、前記読み出しアドレス変換部は、前記書き込みアドレスの上位ビットの位相に同期した前記読み出しアドレスの上位ビットの位相を反転する2に記載のクロック乗せ換え回路。3前記第1のクロックの周波数は、前記第2のクロックの周波数より高く、前記第1のクロックの周波数と前記第2のクロックの周波数との比は、整数比で表される1または2に記載のクロック乗せ換え回路。4前記読み出しアドレス変換部は、前記整数比に応じて、前記ブランクアドレスと前記読み出しアドレスとを対応づけたテーブルに基づいて、前記書き込みアドレスを前記読み出しアドレスに変換する3に記載のクロック乗せ換え回路。5第1のクロックに同期した入力データを、第2のクロックに同期した出力データとして出力するクロック乗せ換え回路であって、独立して書き込みと読み出しが可能な2ポートRAMを備えるクロック乗せ換え回路のクロック乗せ換え方法において、前記クロック乗せ換え回路が、前記2ポートRAMにおいて、前記入力データが書き込まれる書き込みアドレスを制御し、前記書き込みアドレスにおいて、前記入力データが書き込まれないブランクアドレスを検出し、前記2ポートRAMにおいて、前記ブランクアドレス以外の前記書き込みアドレスを、前記出力データが読み出される読み出しアドレスに変換するステップを含むクロック乗せ換え方法。"