複数の画素を含み、映像を表示する表示領域及び前記複数の画素を駆動する駆動回路が配置される周辺領域を含む第1基板と、前記第1基板と対向する第2基板と、前記第1基板及び前記第2基板間に配置された液晶層と、前記第1基板及び前記第2基板間の間隔を維持するように前記周辺領域に配置された第1スペーサと、前記第1基板及び第2基板間の間隔を維持し、前記表示領域に配置された第2スペーサと、を含み、前記駆動回路は、第1信号ラインと、前記第1信号ラインと絶縁されるように配置された第2信号ラインと、前記第1信号ライン及び第2信号ライン上に配置され、前記第1信号ライン及び前記第2信号ライン各々の一部を露出させる第1コンタクトホールが形成された第1保護膜と、前記第1保護膜上に配置され、前記第1コンタクトホールを通じて前記第1信号ライン及び前記第2信号ラインを接続するブリッジ電極と、を含み、前記周辺領域は、前記第1コンタクトホールが配置されたコンタクト領域及び前記コンタクト領域以外の非コンタクト領域を含み、前記第1スペーサは前記非コンタクト領域に対応して配置されることを特徴とする表示装置。前記第2基板は、第2ベース基板と、前記第2ベース基板上に配置されたブラックマトリックスと、を含むことを特徴とする請求項1に記載の表示装置。前記ブラックマトリックスは、前記コンタクト領域に対応する第1領域と前記非コンタクト領域に対応する第2領域と、を含み、前記第1領域のブラックマトリックスの厚さは、前記第2領域のブラックマトリックスの厚さより薄いことを特徴とする請求項2に記載の表示装置。前記第2領域のブラックマトリックスの厚さに対する前記第1領域のブラックマトリックスの厚さの比は0.8より小さい、または同一であることを特徴とする請求項3に記載の表示装置。前記ブラックマトリックスは、前記第1スペーサが配置された第1領域と前記第1スペーサが配置されない第2領域とを含み、前記第2領域のブラックマトリックスの厚さは、前記第1領域のブラックマトリックスの厚さより薄いことを特徴とする請求項2に記載の表示装置。前記画素は、第1方向に延長して配置されたゲートラインと、前記ゲートラインと絶縁され、前記ゲートラインと交差して前記第1方向と異なる第2方向に延長されて配置されたデータラインと、第1半導体層を含み、前記ゲートライン及び前記データラインに接続された第1スイッチング素子と、前記第1スイッチング素子上に配置され、前記第1スイッチング素子の少なくとも一部を露出させる第2コンタクトホールを含む第2保護膜と、前記第2保護膜上に配置され、前記第2コンタクトホールを通じて前記第1スイッチング素子に接続される画素電極と、を含むことを特徴とする請求項1に記載の表示装置。前記駆動回路は、前記ゲートラインにゲート信号を供給するゲートドライバを含み、前記ゲートドライバは前記画素を形成するための薄膜形成工程を通じて前記第1基板上に配置されることを特徴とする請求項6に記載の表示装置。前記ゲートドライバは、前記第1信号ライン及び前記第2信号ラインに接続される第2スイッチング素子をさらに含み、前記第1スペーサは互いに隣接する2つの第1コンタクトホール間の非コンタクト領域に対応して前記第2スイッチング素子上に配置されることを特徴とする請求項7に記載の表示装置。前記駆動回路は、前記第1信号ライン及び前記第2信号ラインに接続された第2スイッチング素子をさらに含み、前記第2スイッチング素子は、前記第1半導体層と同一の物質で構成された第2半導体層を含むことを特徴とする請求項6に記載の表示装置。前記ブリッジ電極は前記画素電極と同一の物質で構成されることを特徴とする請求項6に記載の表示装置。前記第1信号ラインは、前記ゲートラインと同一の物質で構成され、前記第2信号ラインは前記データラインと同一の物質で構成されることを特徴とする請求項6に記載の表示装置。前記第1基板及び前記第2基板間に配置され、前記第1基板及び前記第2基板を結合させる結合部材をさらに含み、前記結合部材は、前記駆動回路の少なくとも一部分をカバーすることを特徴とする請求項1に記載の表示装置。前記第1スペーサ及び前記第2スペーサはコラムスペーサであることを特徴とする請求項1に記載の表示装置。前記第1スペーサの高さは前記第2スペーサの高さより低いことを特徴とする請求項13に記載の表示装置。前記駆動回路は、複数のステージを含むゲートドライバをさらに含み、前記第1スペーサは互いに隣接する前記第1コンタクトホール間の非コンタクト領域に対応して配置されることを特徴とする請求項1に記載の表示装置。前記複数のステージの少なくとも1つは、前記第1信号ライン及び前記第2信号ラインに接続された第1スイッチング素子をさらに含み、前記第1スペーサは前記第1スイッチング素子上に配置されることを特徴とする請求項15に記載の表示装置。本発明は、上述した問題点に鑑みてなされたものであって、本発明の目的は、誤動作の発生を防止する表示装置を提供することにある。また、本発明の別の目的は、寄生容量を減少させる表示装置を提供することにある。本発明の一実施形態による表示装置は第1基板を含み、第1基板は複数の画素が配置され、映像を表示する表示領域及び画素を駆動する駆動回路が配置される周辺領域を含む。表示装置は第1基板と対向する第2基板、第1基板及び第2基板間に配置された液晶層、第1スペーサ、及び第2スペーサを含む。第1スペーサは第1基板及び第2基板間の間隔を維持し、周辺領域に対応して配置され、第2スペーサは第1基板及び第2基板間の間隔を維持し、表示領域に対応して配置される。駆動回路は第1信号ライン、第1信号ラインと絶縁されるように配置された第2信号ライン、第1保護膜、及びブリッジ電極を含む。第1保護膜は第1信号ライン及び第2信号ライン上に配置され、第1信号ライン及び第2信号ライン各々の一部を露出させる第1コンタクトホールが形成される。ブリッジ電極は第1保護膜上に配置され、第1コンタクトホールを通じて第1信号ライン及び第2信号ラインを接続する。周辺領域は第1コンタクトホールが配置されたコンタクト領域及びコンタクト領域以外の非コンタクト領域を含み、第1スペーサは非コンタクト領域に対応して配置される。また、本発明の一実施形態による表示装置は第1基板を含み、第1基板は複数の画素を含む表示領域及び画素を駆動する駆動回路が配置される周辺領域を含む。表示装置は第1基板と対向する第2基板、第2基板上に配置された共通電極、第1基板及び第2基板間に配置された液晶層、第1基板上に配置された保護膜、第1基板及び第2基板間の間隔を維持し、周辺領域に対応して配置された第1スペーサ、第1基板及び第2基板間の間隔を維持し、表示領域に対応して配置された第2スペーサを含む。周辺領域は、コンタクト領域と第1スペーサに対応した非コンタクト領域を含み、第1スペーサの高さは、第2スペーサよりも低い。コンタクト領域に対応する共通電極からの保護膜の間隔は、非コンタクト領域に対応する共通電極からの保護膜の間隔よりも大きい。本発明によれば、コラムスペーサを非コンタクト領域のみに形成し、コンタクト領域の腐蝕を防止し、ブラックマトリックスの厚さを調節し、寄生容量ParasiticCapacitanceを減少させ、誤動作を防止する表示装置を提供することができる。以下、添付の図面を参照し、本発明の望ましい実施形態をより詳細に説明する。図1は本発明の一実施形態による表示装置を示す平面図である。図1を参照すれば、表示装置100は第1基板101、第1基板101と対向する第2基板201、第1基板101及び第2基板201の間に配置された液晶層図示せずを含む。第1基板101は第1ベース基板図示せず及び複数の画素PXを含む。第1基板101は映像が表示される表示領域DAと映像が表示されない周辺領域PAに区分される。画素PXは表示領域DAに具備されて映像を表示する。また、第1基板101は複数のゲートラインGL1~GLn、複数のデータラインDL1~DLm、複数の薄膜トランジスタTR及び複数の画素電極PEを含む。ここで、nとmは1以上の自然数である。各画素PXはゲートラインGL1~GLn中から対応するゲートライン、データラインDL1~DLm中から対応するデータライン、薄膜トランジスタTR中から対応する薄膜トランジスタ、及び画素電極PE中から対応する画素電極を具備する。この実施形態において、画素PXは同一の構成及び機能を有するので、説明の便宜のために図1は1つの画素を例として示した。ゲートラインGL1~GLn、データラインDL1~DLm、薄膜トランジスタTR、及び画素電極PEは薄膜形成工程を通じて表示領域DAに対応して第1ベース基板上にマトリックス形状で形成される。ゲートラインGL1~GLnはデータラインDL1~DLmと絶縁されるように交差して配置される。薄膜トランジスタTRは対応するゲートラインに接続されたゲート電極、対応するデータラインに接続されたソース電極、及び画素電極PEに接続されたドレイン電極を含む。画素電極PEは液晶層を配置し、第2基板201上に配置された共通電極CEと対向し、液晶キャパシタClcを形成する。ただし、実施形態によって、共通電極CEは第1基板101に配置されてもよい。また、第1基板101にはゲートラインGL1~GLnにゲート信号を順次供給するためのゲートドライバ110が配置される。ゲートドライバ110は薄膜形成工程を通じて表示領域DA左側の周辺領域に対応し、第1ベース基板上に配置される。図1において、ゲートドライバ110は表示領域DA左側の周辺領域に配置されることを示したが、実施形態によってゲートドライバ110は表示領域DA右側の周辺領域に配置されてもよい。また、ゲートドライバ110は表示領域DA両側に配置してもよい。また、表示領域DA上側の周辺領域に対応し、第1ベース基板上にはデータドライバ120が内蔵されたチップが実装される。チップはデータラインDL1~DLmと電気的に接続されてデータ信号を供給する。ただし、実施形態によって、データドライバ120は第1基板101及び第2基板201の外部に配置されてもよい。図1には示さないが、第1基板101及び第2基板201外部に配置されたタイミングコントローラはデータドライバ120のインターフェースに合うように外部で入力された映像信号のデータフォーマットを変換し、変換された映像信号をデータドライバ120に出力する。また、タイミングコントローラはデータ制御信号をデータドライバ120に出力し、ゲート制御信号をゲートドライバ110に出力する。ゲートドライバ110はゲート制御信号に応答し、ゲートラインGL1~GLnに順次ゲート信号を印加し、ゲートラインGL1~GLnを順次的にスキャニングする。データドライバ120はガンマ電圧発生部図示せずから供給されたガンマ電圧を利用して複数の階調電圧を生成する。データドライバ120はタイミングコントローラから供給されるデータ制御信号に応答し、生成された階調電圧の内映像信号に対応する階調電圧を選択し、選択された階調電圧をデータ信号でデータラインDL1~DLmに各々印加する。図2は図1に示すゲートドライバを示すブロック図である。図2を参照すれば、ゲートドライバ110は回路部CP及び回路部CPに隣接して配置された配線部LPを含む。回路部CPは互いに従属的に接続された第1乃至第n1ステージSRC1~SRCn1を含み、第1乃至第n1ステージSRC1~SRCn1は各々第1乃至第nゲート信号OUT1~OUTnに順次出力する。第1乃至第n1ステージSRC1~SRCn1の各々は、第1クロック端子CK1、第2クロック端子CK2、第1入力端子IN1、第2入力端子IN2、オフ電圧端子V1、リセット端子RE、キャリー端子CR、及び出力端子OUTを含む。第1乃至第n1ステージSRC1~SRCn1の内奇数番目ステージSRC1、SRC3、...、SRCn1の第1クロック端子CK1には第1クロック信号CKVが供給され、第1乃至第n1ステージSRC1~SRCn1の内偶数番号目ステージSRC2、...、SRCnの第1クロック端子CK1には第1クロック信号CKVと他の位相を有する第2クロック信号CKVBが供給される。一方、奇数番目ステージSRC1、SRC3、...、SRCn1の第2クロック端子CK2には第2クロック信号CKVBが供給され、偶数番号目ステージSRC2、...、SRCnの第2クロック端子CK2には第1クロック信号CKVが供給される。第1乃至第n1ステージSRC1~SRCn1それぞれの第1入力端子IN1には開始信号STVまたは以前ステージのゲート信号が入力される。具体的に、第1ステージSRC1の第1入力端子IN1には、回路部CPの動作が開始する開始信号STVが供給される。第2乃至第n1ステージSRC2~SRCn1それぞれの第1入力端子IN1には以前ステージのゲート信号が入力される。一方、第1乃至第n1ステージSRC1~SRCn1それぞれの第2入力端子IN2には次のステージのキャリー信号が入力される。第n1ステージSRCn1はn番目ステージSRCnの第2入力端子IN2にキャリー信号を供給するためにダミーになったステージである。次の第n1ステージSRCn1にはステージが存在しないので、第n1ステージSRCn1の第2入力端子IN2には次のステージのキャリー信号代りに開始信号STVが供給される。第1乃至第n1ステージSRC1~SRCn1のオフ電圧端子V1にはオフ電圧VSSが供給され、第1乃至第n1ステージSRC1~SRCn1のリセット端子REにはn1番目ステージSRCn1から出力された第n1ゲート信号が供給される。奇数番目ステージSRC1、SRC3、...、SRCn1のキャリー端子CR及び出力端子OUTでは第1クロック信号CKVが出力され、偶数番号目ステージSRC2、...SRCnのキャリー端子CR及び出力端子OUTでは第2クロック信号CKVBが出力される。第2乃至第n1ステージSRC2~SRCn1のキャリー端子CRから出力されたキャリー信号は以前ステージの第2入力端子IN2に供給される。また、第1乃至第nステージSRC1~SRCnの出力端子OUTから各々出力された第1乃至第nゲート信号OUT1~OUTnは次のステージの第1入力端子IN1に供給される。一方、配線部LPは第1乃至第5バス信号ラインSL1、SL2、SL3、SL4、SL5を含む。第1バス信号ラインSL1は外部からオフ電圧VSSが入力される。第2バス信号ラインSL2は外部から第1クロック信号CKVが入力され、第3バス信号ラインSL3は外部から第2クロック信号CKVBが入力される。第4バス信号ラインSL4は外部から供給された開始信号STVを第1ステージSRC1の第1入力端子IN1及び第n1ステージSRCn1の第2入力端子IN2に供給する。第5バス信号ラインSL5は、第n1ステージにSRCn1から出力された第n1ゲート信号を第1乃至第n1ステージSRC1~SRCn1のリセット端子REに供給する。第5バス信号ラインSL5、第4バス信号ラインSL4、第3バス信号ラインSL3、第2バス信号ラインSL2、及び第1バス信号ラインSL1は順次回路部CPに隣接して配置される。したがって、第1バス信号ラインSL1は他のバス信号ラインSL2~SL5より第1ベース基板101の外側に配置される。一般に第1バス信号ラインSL1、第2バス信号ラインSL2、第3バス信号ラインSL3、第4バス信号ラインSL4及び第5バス信号ラインSL5は、任意の適切な方法及び順序で配置してもよい。配線部LPは第1接続ラインCL1、第2接続ラインCL2、及び第3接続ラインCL3をさらに含む。第1接続ラインCL1は第1バス信号ラインSL1を回路部CPの第1乃至第n1ステージSRC1~SRCn1のオフ電圧端子V1に接続させる。第2接続ラインCL2は第2バス信号ラインSL2を回路部CPの奇数番目ステージSRC1、SRC3、...、SRCn1の第1クロック端子CK1及び偶数番号目ステージSRC2、...、SRCnの第2クロック端子CK2に接続させる。第3接続ラインCL3は第3バス信号ラインSL3を回路部CPの偶数番号目ステージSRC2、...、SRCnの第1クロック端子CK1及び奇数番目ステージSRC1、SRC3、...、SRCn1の第2クロック端子CK2に接続させる。図3は図2のステージを示す回路図である。図3を参照すれば、各ステージはプルアップ駆動部411、プルダウン駆動部412、キャリー部413、リップル制御部414、及びフレームリセット部415を含む。プルアップ駆動部411は第1トランジスタTR1及び第4トランジスタTR4を含む。第1トランジスタTR1のソース電極は対応するゲートラインGLに電気的に接続され、第1トランジスタTR1のゲート電極は第4トランジスタTR4のソース電極と電気的に接続される。第1クロック端子CK1に入力された信号は第1トランジスタTR1のドレイン電極に印加される。第4トランジスタTR4のドレイン電極とゲート電極は電気的に互いに接続されて第4トランジスタTR4はダイオード機能を有する。第4トランジスタTR4のドレイン電極とゲート電極には開始信号STVまたは以前ステージのキャリー信号が印加される。プルダウン駆動部412は第2トランジスタTR2、第9トランジスタTR9、及び第14トランジスタTR14を含む。第2トランジスタTR2のゲート電極には次のステージのゲート信号が印加され、第2トランジスタTR2のソース電極にはオフ電圧VSSが印加される。第2トランジスタTR2のドレイン電極はゲートラインGLに電気的に接続される。第9トランジスタTR9のゲート電極には、次のステージのゲート信号が印加され、第9トランジスタTR9のソース電極にはオフ電圧VSSが印加される。第9トランジスタTR9のドレイン電極は第1トランジスタTR1のゲート電極が電気的に接続される。第14トランジスタTR14のソース電極にはオフ電圧VSSが印加され、第14トランジスタTR14のドレイン電極はゲートラインGLと電気的に接続される。第1ランジスタTR1及び第2トランジスタTR2はゲートラインGLの一端に接続し、第14トランジスタTR14はゲートラインGLの他端に接続する。第14トランジスタTR14のゲート電極には次のステージのゲート信号が印加される。キャリー部413は第15トランジスタTR15を含む。第15トランジスタTR15のゲート電極とドレイン電極は各々第1トランジスタTR1のゲート電極及びドレイン電極に接続する。第15トランジスタTR15のソース電極から出力されるキャリー信号は第1トランジスタTR1のソース電極から出力されるゲート信号と同一である。第15トランジスタTR15のソース電極は次のステージの第4トランジスタのゲート電極及びドレイン電極に電気的に接続され、キャリー信号は次のステージの第4トランジスタのゲート電極及びドレイン電極に印加される。リップル制御部414は第3トランジスタTR3、第5トランジスタTR5、第7トランジスタTR7、第8トランジスタTR8、第10トランジスタTR10、第11トランジスタTR11、第12トランジスタTR12、及び第13トランジスタTR13を含む。第3トランジスタTR3のソース電極とドレイン電極は、各々第2トランジスタTR2のドレイン電極とソース電極に電気的に接続される。第3トランジスタTR3のゲート電極は第8トランジスタTR8のドレイン電極と電気的に接続される。第5トランジスタTR5のゲート電極には第2クロック端子CK2に入力された信号が印加され、第5トランジスタTR5のソース電極にはオフ電圧VSSが印加される。第5トランジスタTR5のドレイン電極は第15トランジスタTR15のソース電極と電気的に接続される。第7トランジスタTR7のゲート電極とドレイン電極には、第1クロック端子CK1で入力される信号が印加され、第7トランジスタTR7のソース電極は第8トランジスタTR8のドレイン電極と電気的に接続される。第8トランジスタTR8のドレイン電極は第7トランジスタTR7のソース電極及び第3トランジスタTR3のゲート電極と電気的に接続される。また、第8トランジスタTR8のソース電極にはオフ電圧VSSが印加され、第8トランジスタTR8のゲート電極は第13トランジスタTR13のゲート電極、第15トランジスタTR15のソース電極、及び第5トランジスタTR5のドレイン電極と電気的に接続される。第10トランジスタTR10のゲート電極には、第1クロック端子CK1で入力された信号が印加され、第10トランジスタTR10のドレイン電極は第5トランジスタTR5のドレイン電極、第8トランジスタTR8のゲート電極、第13トランジスタTR13のゲート電極、及び第15トランジスタTR15のソース電極に電気的に接続される。第10トランジスタTR10のソース電極は第11トランジスタTR11のソース電極、第6トランジスタTR6のドレイン電極、第9トランジスタTR9のドレイン電極、第4トランジスタTR4のソース電極、第1トランジスタTR1のゲート電極、及び第15トランジスタTR15のゲート電極と電気的に接続される。第11トランジスタTR11のゲート電極には第2クロック端子CK2に入力された信号が印加される。第11トランジスタTR11のソース電極には第10トランジスタTR10のソース電極、第6トランジスタTR6のドレイン電極、第9トランジスタTR9のドレイン電極、第1トランジスタTR1のゲート電極、及び第15トランジスタTR15のゲート電極が電気的に接続される。第11トランジスタTR11のドレイン電極には開始信号STVまたは以前ステージのキャリー信号が印加される。第12トランジスタTR12のゲート電極及びソース電極には第1クロック端子CK1に入力された信号が印加され、第12トランジスタTR12のドレイン電極は第13トランジスタTR13のソース電極、第7トランジスタTR7のソース電極、及び第8トランジスタTR8のドレイン電極と電気的に接続される。第13トランジスタTR13のドレイン電極にはオフ電圧VSSが印加され、第13トランジスタTR13のソース電極は第12トランジスタTR12のドレイン電極、第7トランジスタTR7のソース電極、及び第8トランジスタTR8のドレイン電極と電気的に接続される。第13トランジスタTR13のゲート電極は第8トランジスタTR8のゲート電極及び第15トランジスタTR15のソース電極と電気的に接続される。フレームリセット部415は第6トランジスタTR6を含む。第6トランジスタTR6のゲート電極には最後のステージのゲート信号が印加され、第6トランジスタTR6のドレイン電極には第4トランジスタTR4のソース電極及び第1トランジスタTR1のゲート電極が電気的に接続される。また、第6トランジスタTR6のソース電極にはオフ電圧VSSが印加される。最後のステージのゲート信号が第6トランジスタTR6に印加されると、第6トランジスタTR6がターンオンされ、オフ電圧VSSが第1トランジスタTR1のゲート電極に印加され、全てのステージをリセットする。図4は図1の‘AA’領域を示す平面図である。ただし、説明の便宜のために、図4には各ステージに配置されるコンタクトホール及びスペーサのみ示し、各ステージに具備されるトランジスタ及びこれを接続する信号ラインを省略して示した。図4を参照すれば、ゲートドライバ110は回路部CP及び配線部LPを含む。配線部LPは複数の信号ラインを含み、各信号ラインを接続するための第1コンタクトホールCH1が形成される。図4に示したように、配線部LPの少なくとも一部はシールラント301によりカバーされる。回路部CPは複数のステージSRCi-2~SRCi4を含み、ステージSRCi-2~SRCi4は図4に示すステージ領域SRAi-2~SRAi4に各々具備される。図示しないが、ステージSRCi-2~SRCi4の各々は第1乃至第15トランジスタTR1~TR15を含む。具体的に、例えば、第4トランジスタTR4は第1トランジスタ領域A1内に位置し、第5トランジスタTR5は第2トランジスタ領域A2内に位置し、第6トランジスタTR6は第3トランジスタ領域A3内に位置し、第15トランジスタTR15は第4トランジスタ領域A4内に位置し、第11トランジスタTR11は第5トランジスタ領域A5内に位置し、第9トランジスタTR9及び第10トランジスタTR10は第6トランジスタ領域A6内に位置し、第12トランジスタTR12及び第13トランジスタTR13は第7トランジスタ領域A7内に位置し、第7トランジスタTR7及び第8トランジスタTR8は第8トランジスタ領域A8内に位置し、第1乃至第3トランジスタTR1~TR3は第9トランジスタ領域A9内に位置する。図示しないが、第1乃至第13及び第15トランジスタTR1~TR13、TR15を接続する複数の信号ラインが回路部CP内に配置される。また、回路部CPは信号ラインを接続させるための第1コンタクトホールCH1が形成される。図示しないが、第14トランジスタTR14は表示領域DAの右側に位置した周辺領域に配置される。第1乃至第15トランジスタTR1~TR15の配置は例として説明したが、これに限定されるわけではない。一般的に様々な形状及び配置は、トランジスタ及び信号ラインによって変更してもよい。図4に示したように、周辺領域PAには第1基板101及び第2基板201間の間隔を維持する第1コラムスペーサCS1が第1基板101及び第2基板201の間に配置される。平面上で見る時、第1コラムスペーサCS1は第1コンタクトホールCH1が形成された領域を除外した他の領域に配置される。具体的に、第1コラムスペーサCS1は第1コンタクトホールCH1が形成された領域を除外した他の領域で第1乃至第15トランジスタTR1~TR15及び第1乃至第5バス信号ラインSL1~SL5上に配置される。第1コラムスペーサCS1は図4の第1コラムスペーサCS1で表示された位置に配置され、その各々は第1コラムスペーサCS1で表示された位置に複数個に区分されて配置される。また、第1コラムスペーサCS1の配置は実施形態によって図4に示すように異なる。例えば、隣接する2ステージ領域上に配置されたコラムスペーサは互いに接続され、配置される。第1コラムスペーサCS1に関するより具体的な説明は図5及び図6を参照して説明する。図5は図1のI-I’線を示す断面図である。説明の便宜のために、図5では表示パネルの一部分だけを例として示した。図5を参照すれば、第1基板101は第1ベース基板111、第1ベース基板111上に配置されたゲート電極GE及び第1信号ラインSLAを含む。ゲート電極GE及び第1信号ラインSLAは同一の物質で構成される。第1ベース基板111上にはゲート電極GE及び第1信号ラインSLAをカバーするようにゲート絶縁膜112が配置される。ゲート絶縁膜112上にはソース電極SE、ドレイン電極DE、及び第2信号ラインSLBが配置される。第2信号ラインSLBはソース電極SE及びドレイン電極DEと同一の工程で形成され、同一の物質で構成される。図2の第1乃至第4バス信号ラインSL1~SL4は第1信号ラインSLA、または第2信号ラインSLBであってもよい。ソース電極SEとゲート電極GEとの間及びドレイン電極DEとゲート電極GEとの間には半導体層SLがさらに配置される。ソース電極SE、ドレイン電極DE、及び第2信号ラインSLB上には保護膜113がさらに配置される。保護膜113は有機物質または無機物質で構成される。第2信号ラインSLBは保護膜113によってカバーされ、第1信号ラインSLAはゲート絶縁膜及び保護膜によってカバーされる。保護膜113にはソース電極SE、及びドレイン電極DEの一部を露出させるコンタクトホールが形成される。本発明の実施形態において、周辺領域PAの第1及び第2信号ラインSLA、SLBの一部を露出させるコンタクトホールを第1コンタクトホールCH1といい、表示領域DAのドレイン電極DEの一部を露出させるコンタクトホールを第2コンタクトホールCH2という。図5に示すように、第1及び第2信号ラインSLA、SLBに形成された第1コンタクトホールCH1にはブリッジ電極BEが配置され、第1及び第2信号ラインSLA、SLBを接続させる。また、表示領域DAに配置されたドレイン電極DEの一部を露出させる第2コンタクトホールCH2を通じてドレイン電極DEに接続されるように保護膜113上に画素電極PEが配置される。画素電極PEはドレイン電極DEから出力される信号が印加される。ブリッジ電極BEと画素電極PEは同一の工程で形成され、同一の物質で構成される。第1基板101は周辺領域PAに配置された第1薄膜トランジスタTRA及び表示領域DAに配置された第2薄膜トランジスタTRBを含む。第1薄膜トランジスタTRAはゲートドライバ110に配置されたステージのトランジスタのうちの1つを例として示したものである。第2薄膜トランジスタTRBはゲート電極GEが対応するゲートラインに接続され、ソース電極SEが対応するデータラインに接続され、ゲート信号及びデータ信号が印加されて所定の時点にドレイン電極にデータ電圧を出力する。第1及び第2薄膜トランジスタTRA、TRBに含まれる半導体層SLは同一の物質で構成される。第2基板201は第2ベース基板211及びブラックマトリックス212を配置する。第2ベース基板211は透明なガラス基板であってもよい。ブラックマトリックス212は遮光性物質で形成されてもよく、周辺領域PAに形成される。また、ブラックマトリックス212は表示領域DAのうち非有効領域、すなわち画素電極PEが配置されない領域により形成される。ブラックマトリックス212はクロムCrのような金属物質で構成される。図5に示したように、第2基板201は第2ベース基板211及びブラックマトリックス212上に形成され、透明性導電物質で構成された共通電極CEがさらに配置される。一方、第1基板101及び第2基板201との間には、シールラント301が配置され、熱圧着工程を通じて第1基板101と第2基板201がシールラント301によって結合される。特に、シールラント301はゲートドライバ110の少なくとも一部上に形成され、ゲートドライバ110をカバーする。液晶物質が第1基板101及び第2基板201との間の空間に注入されると、液晶層300が第1基板101及び第2基板201の間に形成される。また、シールラント301はゲートドライバ110と共通電極CEとの間に生成される寄生容量ParasiticCapacitanceを減少させる。表示装置100は第1基板101及び第2基板201の間の間隔を一定に維持するために周辺領域PAに具備された第1コラムスペーサCS1及び表示領域DAに具備された第2コラムスペーサCS2をさらに含む。第1コラムスペーサCS1は第1コンタクトホールCH1が配置されない非コンタクト領域CA2に対応して配置される。第1コラムスペーサCS1は第1コンタクトホールCH1が配置されるコンタクト領域CA1にも形成される場合コンタクト領域CA1周囲に腐蝕が発生し、表示装置100の誤動作を防止する。したがって、第1コラムスペーサCS1を非コンタクト領域CA2だけに形成することによって表示装置100の誤動作の発生を防止する。一方、第2コラムスペーサCS2は表示領域DAのうち、非有効領域に配置される。第1コラムスペーサCS1の高さは第2コラムスペーサCS2より低い。第1及び第2コラムスペーサCS1、CS2の高低差は第1及び第2コラムスペーサCS1、CS2の形成過程で用いるマスクの開口の大きさによって調節する。また、図5で第1コラムスペーサCS1は保護膜113と接しないように、すなわち保護膜113と所定の間隔が離隔されて配置されるが、本発明の実施形態ではこれに限定されない。例えば、第1コラムスペーサCS1は保護膜113と接してもよい。図4を参考すると、第1コラムスペーサCS1は隣接するステージの非コンタクト領域に沿って配置され、ストライプ形状に配置される。図6は図1のI-I’線を示す断面図である。図6は、以下の表示装置に関する具体的な説明において、図5に説明された構成と同一の構成に対しては同一の参照符号を併記し、重複する説明を省略する。図6を参照すれば、周辺領域PAに配置されたブラックマトリックス212は位置によって互いに他の厚さを有する。具体的にコンタクト領域CA1に配置されたブラックマトリックス212は非コンタクト領域CA2に配置されたブラックマトリックスより薄い厚さを有するように形成される。より具体的に、コンタクト領域CA1に対応し、配置されたブラックマトリックスの厚さは非コンタクト領域CA2に対応し、配置されたブラックマトリックスの厚さの比は0.8以下であってもよい。周辺領域PAに配置されたブラックマトリックス212の厚さは第1コラムスペーサCS1の位置によって調節される。具体的に、第1コラムスペーサCS1が上部に配置されないブラックマトリックスの厚さは第1コラムスペーサCS1が上部に配置されたブラックマトリックスの厚さより薄く配置される。ブラックマトリックス212の厚さはブラックマトリックス212の形成工程でハーフトーンマスクまたはスリットマスクを用いて調節する。コンタクト領域CA1にはブリッジ電極BEが配置されるのでブリッジ電極BEと共通電極CEとの間に寄生容量ParasiticCapacitanceが増加する。したがって、コンタクト領域CA1に形成されたブラックマトリックスの厚さを減少させれば、共通電極CEとブリッジ電極BEとの間の距離を増加させることができるので寄生容量ParasiticCapacitanceを減少させることになる。したがって、ブラックマトリックス212の厚さを調節することによって表示装置100の誤動作の発生を防止できる。図6の表示装置と関連し、具体例を説明すれば次の通りである。第1及び第2ベース基板111、211との間の間隔を意味するセルギャップが3.2μm以下である表示装置において、共通電極CEとブリッジ電極BEとの距離は約0.4μm以下になる。一方、ブラックマトリックス212は約1.4μmの厚さに形成され、非コンタクト領域CA2のブラックマトリックスの厚さは維持しながらコンタクト領域CA1のブラックマトリックスの厚さを約1.0μmに減少させる。このような場合、共通電極CEとブリッジ電極BEとの間の距離は約0.8μmとなる。容量は面積に比例し、距離に反比例するので、共通電極CEとブリッジ電極BEとの間の距離を2倍に増加させれば、寄生容量ParasiticCapacitanceを半分に減少させる。図5及び図6では第1基板101及び第2基板201の間隔を維持するスペーサとして、コラムスペーサのみ示したが、実施形態によってビーズスペーサbeadspacerを用いてもよい。以上実施形態を参照して説明したが、該当技術分野の通常の知識を有する当業者は下記の特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることが理解できる。また、本発明に開示された実施形態は、本発明の技術思想を限定するためではなく、下記の特許請求の範囲及びそれと同等な範囲内にある全ての技術は、本発明の権利範囲に含まれることと解析できる。