2本の電源ライン間にトライアックと負荷が直列に接続されており、前記トライアックのT2端子にタイミング抵抗が接続され、前記タイミング抵抗の他端はタイミング容量と双方向性トリガダイオードに接続され、前記タイミング容量の他端は前記トライアックのT1端子に接続され、前記双方向性トリガダイオードの他端は前記トライアックのゲート端子に接続されているトライアック起動回路において、一端が前記トライアックのT2端子に接続され、他端が前記トライアックのT2端子の電位が負になるタイミングを検出する負電位検出回路、及び前記トライアックのT2端子の電位が正になるタイミングを検出する正電位検出回路に共通に接続された第1の高抵抗と、前記負電位検出回路の検出出力により動作されて、前記トライアックのT2端子の電位が負になると前記タイミング容量に充電されている正電荷を放電する正電荷放電回路と、前記正電位検出回路の検出出力により動作されて、前記トライアックのT2端子の電位が正になると前記タイミング容量に充電されている負電荷を放電する負電荷放電回路とを有することを特徴とするトライアック起動回路。2本の電源ライン間にトライアックと負荷が直列に接続されており、前記トライアックのT2端子にタイミング抵抗が接続され、前記タイミング抵抗の他端はタイミング容量と双方向性トリガダイオードに接続され、前記タイミング容量の他端は前記トライアックのT1端子に接続され、前記双方向性トリガダイオードの他端は前記トライアックのゲート端子に接続されているトライアック起動回路において、一端が前記トライアックのT2端子に接続された第1の高抵抗であって、前記第1の高抵抗の他端は第1のPNPトランジスタのエミッタと第3のNPNトランジスタのエミッタに共通に接続され、前記第1のPNPトランジスタのコレクタは第2のNPNトランジスタのベースと第5のダイオードのカソードに接続され、前記第2のNPNトランジスタのエミッタと前記第5のダイオードのアノードは共通に第6のダイオードのアノードに接続され、前記第3のNPNトランジスタのコレクタは第4のPNPトランジスタのベースと第7のダイオードのアノードに接続され、前記第4のPNPトランジスタのエミッタと前記第7のダイオードのカソードは共通に第8のダイオードのカソードに接続され、前記第1のPNPトランジスタのベースと前記第3のNPNトランジスタのベースと前記第2のNPNトランジスタのコレクタと前記第4のPNPトランジスタのコレクタは前記トライアックのT1端子に接続され、前記、第6のダイオードのカソードと前記第8のダイオードのアノードは、前記タイミング抵抗と前記タイミング容量と前記双方向性トリガダイオードの接続点に共通に接続されていることを特徴とするトライアック起動回路。前記第2のNPNトランジスタは、2つのNPNトランジスタをダーリントン接続して構成され、前記第4のPNPトランジスタは、2つのPNPトランジスタをダーリントン接続して構成されていることを特徴とする請求項2に記載のトライアック起動回路。2本の電源ライン間にトライアックと負荷が直列に接続されており、前記トライアックのT2端子にタイミング抵抗が接続され、前記タイミング抵抗の他端はタイミング容量と双方向性トリガダイオードに接続され、前記タイミング容量の他端は前記トライアックのT1端子に接続され、前記双方向性トリガダイオードの他端は前記トライアックのゲート端子に接続されているトライアック起動回路において、前記トライアックのT2端子に第2の高抵抗が接続され、前記第2の高抵抗の他端は第5のNPNトランジスタのベースと、第1のダイオードのアノードと第9のダイオードのカソードに接続され、前記第5のNPNトランジスタのエミッタと前記第9のダイオードのアノードは共通に第2のダイオードのアノードに接続され、前記トライアックのT2端子に第3の高抵抗が接続され、前記第3の高抵抗の他端は第6のPNPトランジスタのベースと、第4のダイオードのカソードと第10のダイオードのアノードに接続され、前記第6のPNPトランジスタのエミッタと前記第10のダイオードのカソードは共通に第3のダイオードのカソードに接続され、前記第1のダイオードのカソードと、前記第5のNPNトランジスタのコレクタと、前記第6のPNPトランジスタのコレクタと、前記第4のダイオードのアノードは、前記トライアックのT1端子に共通に接続され、前記第2のダイオードのカソードと、前記第3のダイオードのアノードは、前記タイミング抵抗と、前記タイミング容量と、前記双方向性トリガダイオードの接続点に共通に接続されていることを特徴とするトライアック起動回路。前記第5のNPNトランジスタは、2つのNPNトランジスタをダーリントン接続して構成され、前記第6のPNPトランジスタは、2つのPNPトランジスタをダーリントン接続して構成されていることを特徴とする請求項4に記載のトライアック起動回路。負荷RLに供給する電力を絞りこむため、RT×CTの時定数を大きくして遅延時間を延ばすと負荷RLへの供給電力を安定して制御できなくなってしまう問題点があった。前述の問題点を具体的に説明する。図5に示したトライアック起動回路においては、AC電源の正負の極性が反転する各半サイクルの開始毎に、最初オフしているトライアックTを所定の遅延時間後に起動させて負荷RLに電力を供給している。そして、タイミング抵抗RTを介して、A点の電圧をタイミング容量CTに印加して、双方向性トリガダイオードSの起動電圧まで、タイミング容量CTを充電させている。従来は、このように、トライアックTを起動させるまでに要する遅延時間を制御することで、負荷RLに供給する電力を調整していた。負荷RLに供給する電力を調整する場合、一般には、タイミング抵抗RTの値を制御していた。タイミング容量CTが起動電圧まで充電されると、双方向性トリガダイオードSの負性特性でトライアックTが起動されてオンするために、タイミング容量CTは放電して初期化される。トライアックTは一旦起動すると、トライアックTに流れる電流が保持電流以下になるまでオン状態を維持する。電源は交流のため、正負の極性が反転する時に、トライアックTに流れる電流が小さくなるため、トライアックTはオフする。よって、次の電源の正負の極性の反転した半サイクルの最初には、トライアックTはオフしている。トライアックTには制御する負荷RLに応じた定格のものを選ぶ必要がある。抵抗が大きくて電流の小さい負荷RLの制御には保持電流の小さいトライアックを選ぶことになる。図6を参照しながら、図5に示したトライアック起動回路の動作を詳細に説明する。図6において、61a~61cは、C点を基準にしたA点の波形、62a~62cは、C点を基準にしたB点の波形、63a~63cは、C点を基準にしたD点の波形負荷RLに印加される電圧波形である。図6a、bに示すように、タイミング抵抗RTを小さくして、負荷RLに大きな電力を供給する状態から、タイミング抵抗RTを大きくしていけば、図6c、に示すように、負荷RLへの供給電力を小さくすることができた。しかし、図6cに示したような大きな、タイミング抵抗RTの値で動作開始すると、電力を小さく絞って安定して動作できていた条件にもかかわらず、図7aに示すように負荷RLに電力が供給されない状態が続くようになってしまう。図7において、71a、71bはC点を基準にしたA点の波形、72a、72bはC点を基準にしたB点の波形、73a、73bはC点を基準にしたD点の波形である。あるいは、図6cに示すように電力を絞った状態の時に、電源電圧変動等で一度電源電圧が下がって、トライアックTに起動がかからないことがあると、図7aに示すように負荷RLに電力が供給されない状態が続くようになってしまう。また、負荷RLの抵抗が大きくて電流が小さい場合は図7bに示すように、一旦、トライアックTが起動してオンしても電源電圧が小さくなると、トライアックTの保持電流以下になって、トライアックTがオフしてしまう。図7a、bに示した例では、AC電源の正負の極性が反転する各半サイクルの最初に、タイミング容量CTが逆向けに充電された状態から始まるので安定に電力調整ができていなかった。これは、従来例ではトライアックTを確実に起動することができるRT×CTの小さい範囲でしか安定に動作しないからである。すなわち、負荷RLを駆動する電力を絞り込む制御を安定して行うことができない問題点があった。本発明は前述の問題点に鑑み、タイミング抵抗の設定を大きくして、負荷への供給電力を絞った時でも、負荷への供給電力を安定して制御できるようにすることを目的とする。本発明のトライアック起動回路は、2本の電源ライン間にトライアックと負荷が直列に接続されており、前記トライアックのT2端子にタイミング抵抗が接続され、前記タイミング抵抗の他端はタイミング容量と双方向性トリガダイオードに接続され、前記タイミング容量の他端は前記トライアックのT1端子に接続され、前記双方向性トリガダイオードの他端は前記トライアックのゲート端子に接続されているトライアック起動回路において、一端が前記トライアックのT2端子に接続され、他端が前記トライアックのT2端子の電位が負になるタイミングを検出する負電位検出回路、及び前記トライアックのT2端子の電位が正になるタイミングを検出する正電位検出回路に共通に接続された第1の高抵抗と、前記負電位検出回路の検出出力により動作されて、前記トライアックのT2端子の電位が負になると前記タイミング容量に充電されている正電荷を放電する正電荷放電回路と、前記正電位検出回路の検出出力により動作されて、前記トライアックのT2端子の電位が正になると前記タイミング容量に充電されている負電荷を放電する負電荷放電回路とを有することを特徴とする。本発明のトライアック起動回路は、2本の電源ライン間にトライアックと負荷が直列に接続されており、前記トライアックのT2端子にタイミング抵抗が接続され、前記タイミング抵抗の他端はタイミング容量と双方向性トリガダイオードに接続され、前記タイミング容量の他端は前記トライアックのT1端子に接続され、前記双方向性トリガダイオードの他端は前記トライアックのゲート端子に接続されているトライアック起動回路において、一端が前記トライアックのT2端子に接続された第1の高抵抗であって、前記第1の高抵抗の他端は第1のPNPトランジスタのエミッタと第3のNPNトランジスタのエミッタに共通に接続され、前記第1のPNPトランジスタのコレクタは第2のNPNトランジスタのベースと第5のダイオードのカソードに接続され、前記第2のNPNトランジスタのエミッタと前記第5のダイオードのアノードは共通に第6のダイオードのアノードに接続され、前記第3のNPNトランジスタのコレクタは第4のPNPトランジスタのベースと第7のダイオードのアノードに接続され、前記第4のPNPトランジスタのエミッタと前記第7のダイオードのカソードは共通に第8のダイオードのカソードに接続され、前記第1のPNPトランジスタのベースと前記第3のNPNトランジスタのベースと前記第2のNPNトランジスタのコレクタと前記第4のPNPトランジスタのコレクタは前記トライアックのT1端子に接続され、前記、第6のダイオードのカソードと前記第8のダイオードのアノードは、前記タイミング抵抗と前記タイミング容量と前記双方向性トリガダイオードの接続点に共通に接続されていることを特徴とする。また、本発明のトライアック起動回路の他の特徴とするところは、前記第2のNPNトランジスタは、2つのNPNトランジスタをダーリントン接続して構成され、前記第4のPNPトランジスタは、2つのPNPトランジスタをダーリントン接続して構成されていることを特徴とする。本発明のトライアック起動回路は、2本の電源ライン間にトライアックと負荷が直列に接続されており、前記トライアックのT2端子にタイミング抵抗が接続され、前記タイミング抵抗の他端はタイミング容量と双方向性トリガダイオードに接続され、前記タイミング容量の他端は前記トライアックのT1端子に接続され、前記双方向性トリガダイオードの他端は前記トライアックのゲート端子に接続されているトライアック起動回路において、前記トライアックのT2端子に第2の高抵抗が接続され、前記第2の高抵抗の他端は第5のNPNトランジスタのベースと、第1のダイオードのアノードと第9のダイオードのカソードに接続され、前記第5のNPNトランジスタのエミッタと前記第9のダイオードのアノードは共通に第2のダイオードのアノードに接続され、前記トライアックのT2端子に第3の高抵抗が接続され、前記第3の高抵抗の他端は第6のPNPトランジスタのベースと、第4のダイオードのカソードと第10のダイオードのアノードに接続され、前記第6のPNPトランジスタのエミッタと前記第10のダイオードのカソードは共通に第3のダイオードのカソードに接続され、前記第1のダイオードのカソードと、前記第5のNPNトランジスタのコレクタと、前記第6のPNPトランジスタのコレクタと、前記第4のダイオードのアノードは、前記トライアックのT1端子に共通に接続され、前記第2のダイオードのカソードと、前記第3のダイオードのアノードは、前記タイミング抵抗と、前記タイミング容量と、前記双方向性トリガダイオードの接続点に共通に接続されていることを特徴とする。また、本発明のトライアック起動回路の他の特徴とするところは、前記第5のNPNトランジスタは、2つのNPNトランジスタをダーリントン接続して構成され、前記第6のPNPトランジスタは、2つのPNPトランジスタをダーリントン接続して構成されていることを特徴とする。本発明のトライアック起動回路によれば、タイミング容量に充電されている正電荷を放電する正電荷放電回路と、タイミング容量に充電されている負電荷を放電する負電荷放電回路とを設けたので、タイミング容量に対し電源から電流を逆向きに流して初期化するのではなく、タイミング容量の両端を放電回路で接続して放電させることで初期化することが可能となり、タイミング抵抗の設定を大きくして、負荷への供給電力を絞った時でも、負荷への供給電力を安定して制御することができる。また、本発明の他の特徴によれば、タイミング容量を放電して初期値にするための、初期化回路の動作電流を小さくすることで、負荷に流れてしまう電流を減らして、負荷へ電力供給を調整する動作に対する影響を減らすようにすることができる。また、本発明のトライアック起動回路のその他の特徴によれば、タイミング容量を放電させる回路と、タイミング容量を放電させる回路の動作を制御する回路と、タイミング容量を放電させる回路がタイミング抵抗を介してタイミング容量を充電する動作に影響しないようにすることができる。背景技術図8に示した例は、図5に示した従来のトライアック起動回路に第1の初期化回路81、第2の初期化回路82が付加されている例である。第1の初期化回路81は第4の抵抗R41、第1のダイオードD1、第2のダイオードD2で構成されている。第2の初期化回路82は、第5の抵抗R42、第3のダイオードD3、第の4ダイオードD4で構成されている。トライアックTのT2端子に第4の抵抗R41例えば、15KΩ程度が接続されA点、第4の抵抗R41の他端は第1のダイオードD1、第2のダイオードD2のアノードに共通に接続されている。また、第1のダイオードD1のカソードは、トライアックTのT1端子C点に接続され、第2のダイオードD2のカソードはタイミング抵抗RTと、タイミング容量CTと、双方向性トリガダイオードSの接続点B点に接続されている。トライアックTのT2端子に第5の抵抗R42例えば、15KΩ程度が接続されA点、第5の抵抗R42の他端は、第3のダイオードD3、第4のダイオードD4のカソードに共通に接続され、第4のダイオードD4のアードはトライアックTのT1端子C点に接続されている。第3のダイオードD3のカソードは、タイミング抵抗RTと、タイミング容量CTと、双方向性トリガダイオードSの接続点B点に接続されている。なお、図8では第1の初期化回路81と、第2の初期化回路82の2つを用いた例を示したが、一方の初期化回路だけでも効果がある。図9aを参照しながら、図8に示したトライアック起動回路の動作を説明する。この例の場合は、タイミング抵抗RTの値が大きすぎてトライアックTに起動が安定して掛らない例である。図9aにおいて、91aはC点を基準にしたA点の波形、92aはC点を基準にしたB点の波形、93aはC点を基準にしたD点の波形である。期間94は、タイミング抵抗RTが大きすぎてトリガ電圧に達せず、トライアックTはオンするどうかのぎりぎりの状態でオンしなかった場合を示している。期間95は、電源の半サイクル終了時にタイミング容量CTが初期化されておらず、電荷が残っている場合は電源から逆方向に電流を流して初期値に戻してしていた。この方法によれば、タイミング容量CTを初期化するために追加した初期化回路81、82の動作電流が負荷RLに常に流れ続けてしまう。このため、小電流なら印加されても動作に差し支えない負荷RLにしか使えない問題があった。図9bに示すように、負荷RLの抵抗が大きい場合例として3.3KΩは、初期化回路の動作電流だけで、負荷RLを駆動してしまう状態になってしまう。これは、電源の正負の極性反転時点で、タイミング容量CTを初期値に戻すためには、第4の抵抗R41、第5の抵抗R42を大きくは選べないためであった。第4の抵抗R41、第5の抵抗R42の抵抗値を大きく選んでしまうと、タイミング容量CTの端子間電圧を初期値に戻すまでの時間が延びてしまう不都合が発生する。以下、図面を参照しながら本発明の実施形態を説明する。第1の実施形態図1に本実施形態によるトライアック起動回路の例を示す。図1示すように、本実施形態のトライアック起動回路においては、電源プラグ11に接続された2本の電源ラインL1、L2間に、トライアックTと負荷RLが直列に接続されており、トライアックTのT2端子にタイミング抵抗RT例として、1KΩ~330KΩの一端が接続されているA点。タイミング抵抗RTの他端はB点において、タイミング容量CT例として、0.022μF~0.1μF、及び双方向性トリガダイオードSに接続されている。また、タイミング容量CTの他端は、C点においてトライアックTのT1端子に接続されている。さらに、双方向性トリガダイオードSの他端は、トライアックTのゲート端子に接続されている。トライアックTのT2端子に、第1の高抵抗R1例として、1MΩが接続されA点、第1の高抵抗R1の他端は第1のPNPトランジスタQ1のエミッタと、第3のNPNトランジスタQ3のエミッタに共通に接続されている。さらに、第1のPNPトランジスタQ1のコレクタは第2のNPNトランジスタQ2のベースと、第5のダイオードD5のカソードに接続されている。第2のNPNトランジスタQ2のエミッタと、第5のダイオードD5のアノードは共通に第6のダイオードD6のアノードに接続され、第3のNPNトランジスタQ3のコレクタは第4のPNPトランジスタQ4のベースと、第7のダイオードD7のアノードに接続されている。また、第4のPNPトランジスタQ4のエミッタと、第7のダイオードD7のカソードは共通に第8のダイオードD8のカソードに接続され、第1のPNPトランジスタQ1のベースと、第3のNPNトランジスタQ3のベースと、第2のNPNトランジスタQ2のコレクタと、第4のPNPトランジスタQ4のコレクタは、トライアックTのT1端子C点に接続されている。第6のダイオードD6のカソードと、第8のダイオードD8のアノードは共通に、タイミング抵抗RTと、タイミング容量CTと、双方向性トリガダイオードSの接続点B点に接続されている。動作の説明本実施形態によるトライアック起動回路は以上のような構成になっており、タイミング抵抗RT、タイミング容量CTの積が電源の周期の1/4程度までは、交流電源の正負の極性が反転する各半サイクルの最初に、タイミング容量CTが充電されていない初期化されているため、従来例の動作を説明した図6a、bと同じ動作になる。図2は、図1に示した本実施形態によるトライアック起動回路の動作を説明する波形図である。この場合は、タイミング抵抗RT、タイミング容量CTの積を大きくした場合の動作を示し、横軸が時間でAC電源の2周期分を表示している。図2において、C点を基準にしたA点の波形21に示すように、電源電圧の最初の正の半サイクルと続く負の半サイクルでは、トライアックTはぎりぎり起動がかからず、続く正の半サイクルと負の半サイクルでは、トライアックTはぎりぎり起動がかった波形を示している。領域I、IIにおいては、正の半サイクルのなかで、C点を基準にしたB点の波形22はA点の電圧を、タイミング抵抗RTを介して、タイミング容量CTに印加して充電している波形となっている。領域IのA点が正の領域では、第1の高抵抗R1を介して、第1のPNPトランジスタQ1のエミッタからベースに電流が流れる。但し、B点の電位が負電位でないので、第2のNPNトランジスタQ2と、第6のダイオードD6はオフであり、電流が流れない。この状態において、第6のダイオードD6には微小なリーク電流だけが流れるだけであるが、第2のNPNトランジスタQ2のベースエミッタ間に逆方向に流れるのを避けるために、第5のダイオードD5が接続されている。よって、第1のPNPトランジスタQ1のコレクタにも電流は流れず、第1の高抵抗R1を介して、第1のPNPトランジスタQ1のエミッタに流れ込んだ電流は全て、第1のPNPトランジスタQ1のベースに流れて、負荷RLに流れる。第1の高抵抗R1の抵抗値は、負荷RLの抵抗値より十分大きく設定してあるので問題にならない。第3のNPNトランジスタQ3のベース、エミッタ間が逆方向にバイアスされているのでオフしている。第3のNPNトランジスタQ3のベースエミッタは、第1のPNPトランジスタQ1のベースエミッタに並列に接続されており、第1のPNPトランジスタQ1のベースエミッタは順方向にバイアスされているため、第3のNPNトランジスタQ3はベースエミッタに深い逆バイアスがかかることはない。タイミング容量CTが正方向に充電されていくと、第8のダイオードD8と、第4のPNPトランジスタQ4のベースエミッタは順方向にバイアスされるが上記の如く、第3のNPNトランジスタQ3がオフしているので、第8のダイオードD8と、第4のPNPトランジスタQ4には電流が流れない。よって、第8のダイオードD8にも電流が流れない。すなわち、領域Iでは、第6のダイオードD6、第8のダイオードD8には電流が流れないので、タイミング抵抗RTを介して、タイミング容量CTを充電する動作に影響を与えない。領域Iの最後には、A点の電圧が下がってB点の電位と同じになっている。領域IIにおいては、A点の電位の極性は正であるが時間ととともに電圧は降下しており、B点に接続されているタイミング容量CTに充電された電荷は、タイミング抵抗RTを介してA点に流れて放電しC点の電位に近付いていく。この状態において、第1のトランジスタQ1~第4のトランジスタQ4、第5のダイオードD5~第8のダイオードD8の動作は領域Iと同様であり、タイミング容量CTに充電された電荷が、タイミング抵抗RTを介して放電する動作に影響を与えない。領域IIIは、A点の電圧の極性が正から負に反転した直後の領域であるので、A点が負の電位のため、第1の高抵抗R1を介して、第3のNPNトランジスタQ3のベースエミッタ間を順方向にバイアスし、第3のNPNトランジスタQ3のベース電流がC点から供給されるため、第3のNPNトランジスタQ3がオンして、第4のPNPトランジスタQ4のベースに電流を流す。第4のPNPトランジスタQ4は、この電流をhfe倍に増幅して、第8のダイオードD8を介して、タイミング容量CTに充電されていた電荷を放電させるSW回路として動作するので、B点の電位は急激にC点の電位まで下がる。第1のPNPトランジスタQ1はベースエミッタ間が逆向きにバイアスされるのでオフしている。第6のダイオードD6は、逆バイアスされるのでオフで微小なリーク電流しか流れない、第2のNPNトランジスタQ2もベースエミッタ間が逆方向にバイアスされるのでオフしている。第5のダイオードD5は、第2のNPNトランジスタQ2に逆バイアスが深く掛からないように、第6のダイオードD6に流れる微小なリーク電流をバイパスさせるためのものである。領域III以降において、A点の電位が正から負に反転した後、タイミング容量CTが放電されてB点の電位がC点まで下がったタイミング容量CTが初期化された後は、第4のPNPトランジスタQ4と、第8のダイオードD8には電流が流れなくなりA点より、タイミング抵抗RTを介して、タイミング容量CTは負方向に充電されていく。以降の動作は、極性が判定している違いのため、領域Iと対称の動作であり説明は省略する。続く正の半サイクル以降は、タイミング抵抗RTがわずかに小さく制御されたため、トライアックTにぎりぎりで起動が掛かって、C点を基準にしたD点の波形図23に示すように、負荷RLに電力の供給が開始されている。本実施形態によるトライアック起動回路の効果の説明本実施形態によれば、電源の正負の極性が反転する半サイクルの開始時に、タイミング容量CTを初期化できている。このため、タイミング抵抗RTの設定を大きくして、負荷RLへの供給電力を絞った時でも、負荷RLへの供給電力を安定に制御できる利点がある。タイミング容量CTを初期化するのに、タイミング容量CTの両端をSW回路で接続して電荷を放電させており、負荷RLに、タイミング容量CTを初期化するための放電電流を流していない。さらに、本実施形態では、タイミング容量CT初期化の為の、初期化回路の動作電流を、第2、第4のトランジスタQ2、Q4で増幅して、タイミング容量CTのSW回路に使っているので、初期化回路の動作電流を小さく設定できる利点がある。このため、抵抗値の高い負荷RLに対しても安定に供給電力の制御ができる利点がある。図10aに第2のトランジスタQ2をダーリントン接続した例を示し、図10bに第4のトランジスタQ4をダーリントン接続した例を示す。図10aに示すように、2個のNPNトランジスタ21、22を、コレクタを並列に接続し、第1トランジスタ21のエミッタを第2トランジスタ22のベースに接続して、1個のトランジスタ2と同じように扱う方式をダーリントン接続という。全体のhFEはそれぞれのトランジスタのhFEの積となる。つまり、小さなベース電流で非常に大きなコレクタ電流を制御することが可能となる。この場合、2つのトランジスタの品種は同じである必要はない。第2のトランジスタQ2をダーリントン接続したトランジスタに置き換えれば、初期化回路に流す動作電流をさらに小さくできる利点がある。図10bの場合も同様に、2個のPNPトランジスタ41、42を、コレクタを並列に接続し、第1トランジスタ41のエミッタを第2トランジスタ42のベースに接続して、1個のトランジスタ4と同じように扱うダーリントン接続の例を示している。前述したように、本実施形態においては充電されているタイミング容量CTに対し、電源から電流を逆向きに流して初期化するのではなく、タイミング容量CTの両端をSW回路で接続して放電させることで初期化するようにした。また、タイミング容量CTを初期値にするための初期化回路の動作電流を小さくするようにした。これにより、負荷RLに流れてしまう電流を減らして、負荷RLへ電力供給を調整する動作に対する影響を減らすことができるようになった。この為に、タイミング容量CTを放電させるSW回路と、タイミング容量CTを放電させるSW回路の動作を制御する回路と、タイミング容量CTを放電させるSW回路が、タイミング抵抗RTを介して、タイミング容量CTを充電する動作に影響しないようにすることができる。第2の実施形態図3に本発明の第2の実施形態の例を示す。トライアック起動回路の構成の説明図3では、電源プラグ11に接続された2本の電源ラインL1、L2間に、トライアックTと負荷RLが直列に接続されており、トライアックTのT2端子にタイミング抵抗RTが接続されA点、タイミング抵抗RTの他端はタイミング容量CTと双方向性トリガダイオードSに接続されB点ている。タイミング容量CTの他端は、トライアックTのT1端子に接続されC点、双方向性トリガダイオードSの他端は、トライアックTのゲート端子に接続され、トライアックTのT2端子に第2の高抵抗R2例として1MΩが接続されA点、第2の高抵抗R2の他端は第5のNPNトランジスタQ5のベースと第1のダイオードD1のアノードと第9のダイオードD9のカソードに接続されている。第5のNPNトランジスタQ5のエミッタと、第9のダイオードD9のアノードは共通に第2のダイオードD2のアノードに接続され、トライアックTのT2端子に第3の高抵抗R3例として1MΩが接続されA点、第3の高抵抗R3の他端は第6のPNPトランジスタQ6のベースと第4のダイオードD4のカソードと第10のダイオードD10のアノードに接続され、第6のPNPトランジスタQ6のエミッタと、第10のダイオードD10のカソードは共通に第3のダイオードD3のカソードに接続されている。第1のダイオードD1のカソードと、第5のNPNトランジスタQ5のコレクタと、第6のPNPトランジスタQ6のコレクタと、第4のダイオードD4のアノードは共通にトライアックTのT1端子C点に接続され、第2のダイオードD2のカソードと、第3のダイオードD3のアノードは共通に、タイミング抵抗RTと、タイミング容量CTと、双方向性トリガダイオードSの接続点B点に接続されている。第2の実施形態のトライアック起動回路の動作の説明本実施形態によるトライアック起動回路は以上のような構成になっており、タイミング抵抗RTの他端はタイミング容量CTの積が電源の周期の1/4程度までは交流電源の正負の極性が反転する各半サイクルの最初に、タイミング容量CTが充電されていない初期化されているため、従来例の動作を説明した図6a、bと同じ動作になる。図4は、図3に示した実施形態の動作を説明する波形図であり、タイミング抵抗RTとタイミング容量CTの積を大きくした場合の動作を示している。図4において、横軸が時間軸を示し、AC電源の2周期分を表示している。図4において、C点を基準にしたA点の波形41に示すように、電源の正の半サイクルと続く負の半サイクルでは、トライアックTはぎりぎり起動がかからず、続く正の半サイクルと負の半サイクルでは、トライアックTはぎりぎり起動がかかった波形を示している。領域I:正の半サイクルのなかでC点を基準にしたB点の波形42はA点の電圧を、タイミング抵抗RTを介して、タイミング容量CTに印加して充電している波形となっている。領域Iの間は、A点から、第2の高抵抗R2を介して、第1のダイオードD1と、第5のNPNトランジスタQ5のベースコレクタ間の並列回路を介して、負荷RLに電流が流れるが、第2の高抵抗R2の値を、負荷RLの抵抗より十分大きく選んであるので問題を起こさない。領域Iの間は、第2のダイオードD2は逆バイアスされているため微小なリーク電流のみしか流れないので、タイミング容量CTの充電動作に影響を与えない。第9のダイオードD9は、第5のNPNトランジスタQ5のベース、エミッタ間に、第2のダイオードD2に流れる微小なリーク電流が逆向きに流れることを防止するためのバイパスとなっている。領域Iの間は、A点から、第3の高抵抗R3を介して、負荷RLには電流は流れない。これは、第3のダイオードD3、第6のPNPトランジスタQ6、第4のダイオードD4が逆バイアスされているため、微小なリーク電流のみしか流れないためである。第10のダイオードD10は微小なリーク電流であっても、第6のPNPトランジスタQ6のベース、エミッタ間に逆向きに電流を流すことを防止するためのバイパスとなっている。領域Iの最後ではB点の波形とA点の波形が重なっている。すなわち、B点はA点の電位から、タイミング抵抗RTを介して、タイミング容量CTを充電してきた電位であるが、起動電位に達する前にA点の電位が下がってしまい、B点と同じになっている。これ以降は、B点の電位は上昇せず下降していくことになる。領域IIにおいては、A点の電位がB点より低い電圧まで下がると、第3のダイオードD3と第6のPNPトランジスタQ6がこれを検出し、第6のPNPトランジスタQ6のベース電流が、第3の高抵抗R3を介してA点に流れる。これにより、第3のダイオーD3を介して、第6のPNPトランジスタQ6のコレクタからベース電流のhfe倍のコレクタ電流が流れ、タイミング容量CTを放電させるSW回路として動作する。このため、B点の電位はA点の電位と同じになる。正確には、第3のダイオーD3の順方向電圧と、第6のPNPトランジスタQ6のベースエミッタ間の順方向電圧の合計の約1.2VだけB点の電位が高い電圧となる。領域IIの間は領域Iと同じく、A点から、第2の高抵抗R2を介して、第1のダイオードD1と、第5のNPNトランジスタQ5のベースコレクタ間の並列回路を介して、負荷RLに電流が流れるが、第2の高抵抗R2の値を、負荷RLの抵抗より十分大きく選んであるので問題を起こさない。第2のダイオーD2は、逆バイアスされているため微小なリーク電流のみしか流れないので、タイミング容量CTの充電動作に影響を与えない。第9のダイオードD9は微小なリーク電流とであっても、第5のNPNトランジスタQ5のベース、エミッタ間に逆向きに電流を流すことを防止するためのバイパスとなっている。領域II以降の動作の説明、すなわち領域III及びIVの説明は、電源の極性が異なることで、第2の高抵抗R2側と第3の高抵抗R3側の回路が入れ替わって対称に動作するので、説明は省略する。さらに続く正の半サイクル以降では、タイミング抵抗RTがわずかに小さく制御されたため、トライアックTにぎりぎりで起動が掛かって、C点を基準にしたD点の波形43に示すように、負荷RLに電力の供給が開始されている。本実施形態によるトライアック起動回路の効果の説明第2の実施形態のトライアック起動回路によれば、電源の正負極性が反転する各半サイクルの最初に、タイミング容量CTを初期化することができるので、RT×CTを大きくしても安定したタイミングで、トライアックTを起動させて、負荷RLに供給する電力を制御することができる。また、タイミング容量CTを初期化するのに、タイミング容量CTの両端に、SW回路を設けて電荷を放電させているので、負荷RLに、タイミング容量CTを初期化するための電流を流していない。さらに、タイミング容量CTの初期化するための、初期化回路の動作電流を、第5のトランジスタQ5、第6のトランジスタQ6の電流増幅率倍大きくした電流で、タイミング容量CTの放電を行うようにした。このため、初期化回路の動作電流を小さくできるので、大きい抵抗の負荷RLの電力制御に使える利点がある。さらに、第5のトランジスタQ5、第6のトランジスタQ6をダーリントン接続したトランジスタに置き換えれば、初期化回路に流す動作電流をさらに小さくできる利点がある。