"パッケージ外壁と、前記パッケージ外壁を貫通する貫通孔と、前記貫通孔にはめ込まれた凸状フィードスルーと、前記凸状フィードスルーに固定され端子電極とを備え、前記端子電極は、相対的に線熱膨張率は低いが抵抗率が高い第1の金属層と、相対的に線熱膨張率は高いが抵抗率が低い第2の金属層とを備えることを特徴とするパッケージ。導体ベースプレートと、前記導体ベースプレート上に配置された半導体装置と、前記半導体装置を内在し、前記導体ベースプレート上に配置された金属壁と、前記金属壁の入出力部に設けられた貫通孔と、前記貫通孔にはめ込まれ、かつ前記導体ベースプレート上に配置されたフィードスルー下層部と、前記貫通孔にはめ込まれ、かつ前記フィードスルー下層部上に配置されたフィードスルー上層部と、前記フィードスルー下層部と前記フィードスルー上層部の間に配置されたストリップラインと、前記ストリップライン上に配置された端子電極とを備え、前記端子電極は、相対的に線熱膨張率は低いが抵抗率が高い第1の金属層と、相対的に線熱膨張率は高いが抵抗率が低い第2の金属層とを有することを特徴とするパッケージ。前記端子電極は、前記パッケージ面に平行な面において、前記第1の金属層と前記第2の金属層の積層構造を備えることを特徴とする請求項1または2に記載のパッケージ。前記端子電極は、前記パッケージ面に垂直な面において、前記第1の金属層と前記第2の金属層の積層構造を備えることを特徴とする請求項1または2に記載のパッケージ。前記端子電極は、前記パッケージ面に平行な面において、前記第1の金属層を前記第2の金属層で挟んだ積層構造を備えることを特徴とする請求項1または2に記載のパッケージ。前記端子電極は、前記パッケージ面に平行な面において、前記第2の金属層を前記第1の金属層で挟んだ積層構造を備えることを特徴とする請求項1または2に記載のパッケージ。前記端子電極は、前記パッケージ面に垂直な面において、前記第1の金属層を前記第2の金属層で挟んだ積層構造を備えることを特徴とする請求項1または2に記載のパッケージ。前記端子電極は、前記パッケージ面に垂直な面において、前記第2の金属層を前記第1の金属層で挟んだ積層構造を備えることを特徴とする請求項1または2に記載のパッケージ。前記第2の金属層はCu、前記第1の金属層はFeNiCo、W、もしくはMoのいずれかであることを特徴とする請求項1~8の内、いずれか1項に記載のパッケージ。前記金属壁に囲まれた前記導体ベースプレート上に前記半導体装置に隣接して配置された入力回路基板および出力回路基板と、前記入力回路基板上に配置され、前記ストリップラインに接続された入力整合回路と、前記出力回路基板上に配置され、前記ストリップラインに接続された出力整合回路と、前記半導体装置と前記入力整合回路および前記出力整合回路を接続するボンディングワイヤとを備えることを特徴とする請求項2に記載のパッケージ。前記金属壁上に配置されたメタルシールリングと、前記メタルシールリング上に配置されたメタルキャップとを備えることを特徴とする請求項10に記載のパッケージ。前記半導体装置は、半絶縁性基板と、前記半絶縁性基板の第1表面に配置されそれぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、前記半絶縁性基板の第1表面に配置され前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、前記ソース端子電極の下部に配置されたVIAホールと、前記半絶縁性基板の第1表面と反対側の第2表面に配置され、前記ソース端子電極に対して前記VIAホールを介して接続された接地電極とを備えることを特徴とする請求項2に記載のパッケージ。前記半絶縁性基板は、GaAs基板、SiC基板、GaN基板、SiC基板上にGaNエピタキシャル層を形成した基板、SiC基板上にGaN/AlGaNからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項12に記載のパッケージ。Cuは線熱膨張率が高く、半田付け時の加熱により膨張、その後の冷却により収縮する。端子電極は、アルミナ製の凸状のフィードスルー構造にロウ付けにより固定されるが、端子電極からの応力を受け、剥がれることがある。気密封止型パッケージにおいて、例えば、アルミナ製の凸状のフィードスルー構造は、端子電極からの応力を受け、クラックが生じ、気密性を失うことがある。本実施の形態は、電流容量が高く、かつ生じる応力が低減されてクラックの発生が抑制され、信頼性の高いパッケージを提供する。本実施の形態に係るパッケージは、パッケージ外壁と、パッケージ外壁を貫通する貫通孔と、貫通孔にはめ込まれた凸状フィードスルーと、凸状フィードスルーに固定され端子電極とを備える。端子電極は、相対的に線熱膨張率は低いが抵抗率が高い第1の金属層と、相対的に線熱膨張率は高いが抵抗率が低い第2の金属層とを備える。次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。第1の実施の形態パッケージ構造実施の形態に係るパッケージ1を説明する模式的鳥瞰構成は、図1に示すように表される。図1aはメタルキャップ10、図1bはメタルシールリング14a、図1cは、金属壁16、図1dは、導体ベースプレート200、フィードスルー下層部20、フィードスルー上層部22およびフィードスルー下層部20上に配置されたストリップライン19a19bの模式的構成をそれぞれ表す。実施の形態に係るパッケージ1は、図1に示すように、メタルキャップ10と、メタルシールリング14aと、金属壁16と、導体ベースプレート200と、導体ベースプレート200上に配置されたフィードスルー下層部20と、フィードスルー下層部20上に配置されたストリップライン19a19bと、フィードスルー下層部20上に配置されたフィードスルー上層部22とを備える。実施の形態に係るパッケージ1の模式的平面パターン構成は、図2に示すように表される。また、図2のI-I線に沿う模式的断面構造は、図3に示すように表される。また、図2のII-II線に沿う模式的断面構造は、図4に示すように表され、図2のIII-III線に沿う模式的断面構造は、図5に示すように表される。実施の形態に係るパッケージ1は、図1~図5に示すように、パッケージ外壁16と、パッケージ外壁16を貫通する貫通孔34と、貫通孔34にはめ込まれた凸状フィードスルー25と、凸状フィードスルー25に固定され端子電極21a21bとを備える。端子電極21a21bは、相対的に線熱膨張率は低いが抵抗率が高い第1の金属層90と、相対的に線熱膨張率は高いが抵抗率が低い第2の金属層80a80bとを備える。さらに詳細に、実施の形態に係るパッケージ1は、図1~図5に示すように、導体ベースプレート200と、導体ベースプレート200上に配置された半導体装置24と、半導体装置24を内在し、導体ベースプレート200上に配置された金属壁16と、金属壁16の入出力部に設けられた貫通孔34と、貫通孔34にはめ込まれ、かつ導体ベースプレート200上に配置されたフィードスルー下層部20と、貫通孔34にはめ込まれ、かつフィードスルー下層部20上に配置されたフィードスルー上層部22と、フィードスルー下層部20とフィードスルー上層部22の間に配置されたストリップライン19a19bと、ストリップライン19a19b上に配置された端子電極21a21bとを備える。ここで、端子電極21a21bは、相対的に線熱膨張率は低いが抵抗率が高い第1の金属層90と、相対的に線熱膨張率は高いが抵抗率が低い第2の金属層80a80bとを有する。また、実施の形態に係るパッケージ1は、図1~図5に示すように、金属壁16に囲まれた導体ベースプレート200上に半導体装置24に隣接して配置された入力回路基板26および出力回路基板28と、入力回路基板26上に配置され、ボンディングワイヤ11を介してストリップライン19aに接続された入力整合回路17と、出力回路基板28上に配置され、ボンディングワイヤ15を介してストリップライン19bに接続された出力整合回路18と、半導体装置24と入力整合回路17出力整合回路18を接続するボンディングワイヤ1214とを備えていても良い。また、実施の形態に係るパッケージ1は、図1~図5に示すように、金属壁16上に配置されたメタルシールリング14aと、メタルシールリング14a上に配置されたメタルキャップ10とを備えていても良い。図3では、導体ベースプレート200は、パッケージベースプレート70に埋め込まれている構造が示されている。このような構造とする理由は、端子電極21a21bの高さが実装側のパッケージベースプレート70上の配線基板60a60bの厚みよりも高いため、実装側のパッケージベースプレート70を掘り込んで、高さを合わせるためである。端子電極21a21bは、半田層50a50bを介して配線基板60a60bに接続されている。尚、図4~図5においては、パッケージベースプレート70は図示を省略している。実施の形態に係るパッケージ1の導体ベースプレート200は、例えば、モリブデン、銅モリブデン合金などの導電性金属によって形成されている。さらに、導体ベースプレート200の表面には、例えば、Au、Ni、Ag、Ag-Pt合金、Ag-Pd合金などのメッキ導体を形成してもよい。パッケージ外壁16は、金属若しくはセラミックで形成可能である。金属壁16の場合には、例えば、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成される。金属壁16の上面には、メタルシールリング14aを介して、半田付けのためのハンダメタル層図示省略が形成される。ハンダメタル層としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。また、実施の形態に係るパッケージ1において、金属壁16は、絶縁性若しくは導電性の接着剤を介して、導体ベースプレート200上に配置される。絶縁性の接着剤としては、例えば、エポキシ樹脂、ガラスなどから形成可能であり、導電性の接着剤としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。メタルキャップ10は、図1に示すように、平板形状を備える。メタルキャップ10は、例えば、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成される。また、フィードスルー下層部20とフィードスルー上層部22は、例えば、セラミックで形成されていても良い。セラミックの材質としては、例えば、アルミナAl2O3、窒化アルミニウムAlN、酸化ベリリウムBeOなどから形成可能である。実施の形態に係るパッケージ1の出力端子近傍のフィードスルー構造の模式的透視構造は、図6に示すように表される。また、実施の形態に係るパッケージ1の出力端子近傍のフィードスルー構造の図2のI-I線に沿う模式的断面構造は、図7aに示すように表され、比較例に係るパッケージの出力端子近傍のフィードスルー構造のI-I線に沿う模式的断面構造は、図7bに示すように表される。実施の形態に係るパッケージ1の構成例では、図6に示すように、フィードスルー下層部20とフィードスルー上層部22からなる凸状フィードスルー25において、ストリップライン19b上に端子電極21bが銀ロウ付けなどによって固定されている。図示は省略するが、同様に、ストリップライン19a上に端子電極21aが銀ロウ付けなどによって固定されている。応力集中点BとクラックAの入る部分について、以下に説明する。半田付け時に暖められた端子電極21は、半田が凝固した後も冷えるに連れて、収縮していく。その際にフィードスルー下層部20からなるセラミック端子の一部を引っ張る。一方、フィードスルー下層部20からなるセラミック端子はパッケージの金属壁16で固定されているため動かない。その結果、図7bに示すように、端子電極21の接合点応力集中点Bと金属壁16との固定面の間が引っ張り応力を受け、クラックAが発生し、フィードスルー下層部20が割れる。端子電極21を例えばCuで形成した場合、この端子電極21は、抵抗率は低いが、線熱膨張率が高くなる。一方、端子電極21を例えばFeNiCoで形成した場合、この端子電極21は、線熱膨張率は低いが、抵抗率が高くなる。実施の形態に係るパッケージ1の端子電極21であって、図6のIV-IV線に沿う模式的断面構造は、図8に示すように表される。また、実施の形態に係るパッケージ1の端子電極21であって、図8と同様にIV-IV線に沿う別の模式的断面構造は、図9に示すように表される。実施の形態に係るパッケージ1において、端子電極21は、パッケージ面に平行な面において、第1の金属層90と第2の金属層80a80bの積層構造を備えていても良い。すなわち、実施の形態に係るパッケージ1において、端子電極21は、パッケージ面に平行な面において、図6、図7aおよび図8に示すように、第1の金属層90を第2の金属層80a80bで挟んだ積層構造を備えていても良い。第1の金属層90を第2の金属層80a80bで挟んだ積層構造にすることによって、反りが生じなくなる。また、反対に、端子電極21は、パッケージ面に平行な面において、第2の金属層を第1の金属層で挟んだ積層構造を備えていても良い。また、実施の形態に係るパッケージ1において、端子電極21は、パッケージ面に垂直な面において、第1の金属層102と第2の金属層100a100bの積層構造を備えていても良い。すなわち、実施の形態に係るパッケージ1において、端子電極21は、パッケージ面に垂直な面において、図9に示すように、第1の金属層102を第2の金属層100a100bで挟んだ積層構造を備えていても良い。第1の金属層102を第2の金属層100a100bで挟んだ積層構造にすることによって、反りが生じなくなる。また、反対に、端子電極21は、垂直な面において、第2の金属層を第1の金属層で挟んだ積層構造を備えていても良い。ここで、第2の金属層はCu、第1の金属層はFeNiCo、W、もしくはMoのいずれかで構成されていても良い。端子電極21をFeNiCoで構成しているとき、抵抗値が高いため端子電極21での発熱量が大きい。溶断に至る電流値は、放熱状態でも異なるが、1mm×0.1mmの断面寸法での電流値は20A程度である。実施の形態に係るパッケージ1では、図8若しくは図9に示すように、第1の金属層90を第2の金属層80a80bで挟んだ積層構造を備えているため、抵抗値が低く、その結果、発熱量が小さい。溶断に至る電流値は、例えば、30A程度になる。実施の形態に係るパッケージ1では、第1の金属層90よりも電流容量が大きく、第2の金属層80a80bよりも線熱膨張率が小さいことから、応力集中点での生じる応力が低減されて信頼性が高くなる端子電極21をCu/FeNiCo/Cu、Cu/W/Cu、Cu/Mo/Cuで形成した場合の各層の厚さの数値例は、以下の通りである。図8に示すように、厚み方向に重ね合わせた場合、80a/90/80bの厚さt1/t2/t3は、概ね0.05mm/0.05mm/0.05mmである。図9に示すように、幅方向に重ね合わせた場合、100a/102/100bの幅L1/L2/L3は、概ね0.3mm/0.3mm/0.3mmである。端子電極21をCu/FeNiCo/Cu、Cu/W/Cu、Cu/Mo/Cuで形成した場合の抵抗率の数値例は、以下の通りである。代表的な構成例1:1:1について概算すると、Cu/FeNiCo/Cu構造で約2.2μΩcm、Cu/W/Cu構造で約2.2μΩcm、Cu/Mo/Cu構造で約2.2μΩcmである。尚、各層の抵抗率は、Cu層は約1.7μΩcm、FeNiCo層は約4.9μΩcm、W層は約5.5μΩcm、Mo層は約5.8μΩcmである。端子電極21をCu/FeNiCo/Cu、Cu/W/Cu、Cu/Mo/Cuで形成した場合の線熱膨張率の数値例は、以下の通りである。Cu/FeNiCo/Cu構造で約9.8106/K、Cu/W/Cu構造で約8.7106/K、Cu/Mo/Cu構造で約9.6106/K、である。尚、各層の線熱膨張率の数値例は、Cu層は約17106/K、FeNiCo層は約5.3106/K、W層は約4.4106/K、Mo層は約5.1106/Kである。また、フィードスルー上層部22の厚さW2を金属壁16の厚さW1よりも厚く形成しても良い。すなわち、フィードスルー下層部20とフィードスルー下層部20上に配置されたフィードスルー上層部22からなる凸状フィードスルー25において、フィードスルー上層部22の厚さW2を金属壁16の厚さW1よりも厚く形成することにより、フィードスルー上層部22とフィードスルー下層部20の重ね合わせエッジにおける応力集中点と応力発生源金属壁16を離すことができ、生じる応力が低減され、この部分の応力集中点におけるクラックの発生を抑制することもできるからである。本実施の形態によれば、端子電極とフィードスルー下層部の接続点における生じる応力が低減されてフィードスルー下層部内のクラックの発生が抑制され、信頼性の高いパッケージを提供することができる。本実施の形態によれば、端子電極は、第1の金属層を第2の金属層で挟んだ積層構造を備えているため第1の金属層よりも電流容量が大きく、第2の金属層よりも線熱膨張率が小さいことから、電流容量が大きく、信頼性が高いパッケージを提供することができる。半導体素子構造実施の形態に係るパッケージ1に搭載される半導体装置24の模式的平面パターン構成の拡大図は、図10aに示すように表され、図10aのJ部分の拡大図は、図10bに示すように表される。また、実施の形態に係るパッケージに搭載される半導体装置24の構成例1~4であって、図10bのV-V線に沿う模式的断面構成例1~4は、それぞれ図11~図14に示すように表される。実施の形態に係るパッケージ1に搭載される半導体装置24において、複数のFETセルFET1~FET10は、図10~図14に示すように、半絶縁性基板110と、半絶縁性基板110の第1表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極124、ソースフィンガー電極120およびドレインフィンガー電極122と、半絶縁性基板110の第1表面に配置され、ゲートフィンガー電極124、ソースフィンガー電極120およびドレインフィンガー電極122ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極G1,G2,...,G10、複数のソース端子電極S11,S12,S21,S22,...,S101,S102およびドレイン端子電極D1,D2,...,D10と、ソース端子電極S11,S12,S21,S22,...,S101,S102の下部に配置されたVIAホールSC11,SC12,SC21,SC22,...,SC101,SC102と、半絶縁性基板110の第1表面と反対側の第2表面に配置され、ソース端子電極S11,S12,S21,S22,...,S101,S102に対してVIAホールSC11,SC12,SC21,SC22,...,SC101,SC102を介して接続された接地電極図示省略とを備える。ゲート端子電極G1,G2,...,G10には、ボンディングワイヤ12が接続され、ドレイン端子電極D1,D2,...,D10には、ボンディングワイヤ14が接続され、ソース端子電極S11,S12,S21,S22,...,S101,S102の下部には、VIAホールSC11,SC12,SC21,SC22,...,SC101,SC102が形成され、VIAホールSC11,SC12,SC21,SC22,...,SC101,SC102の内壁に形成されたバリア金属層図示省略およびバリア金属層上に形成され、VIAホールを充填する充填金属層図示省略を介してソース端子電極S11,S12,S21,S22,...,S101,S102は、接地電極図示省略に接続されている。半絶縁性基板110は、GaAs基板、SiC基板、GaN基板、SiC基板上にGaNエピタキシャル層を形成した基板、SiC基板上にGaN/AlGaNからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。構造例1実施の形態に係るパッケージ1に搭載される半導体装置24のFETセルの構成例1は、図11に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上に配置されたソースフィンガー電極S120、ゲートフィンガー電極G124およびドレインフィンガー電極D122とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118との界面には、2次元電子ガス2DEG:TwoDimensionalElectronGas層116が形成されている。図11に示す構成例1では、高電子移動度トランジスタHEMT:HighElectronMobilityTransistorが示されている。構造例2実施の形態に係るパッケージ1に搭載される半導体装置24のFETセルの構成例2は、図12に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたソース領域126およびドレイン領域128と、ソース領域126上に配置されたソースフィンガー電極S120、窒化物系化合物半導体層112上に配置されたゲートフィンガー電極G124およびドレイン領域128上に配置されたドレインフィンガー電極D122とを備える。窒化物系化合物半導体層112とゲートフィンガー電極G124との界面には、ショットキーコンタクトSchottkyContactが形成されている。図12に示す構成例2では、金属-半導体電界効果トランジスタMESFET:MetalSemiconductorFieldEffectTransistorが示されている。構造例3実施の形態に係るパッケージに搭載される半導体装置24のFETセルの構成例3は、図13に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上に配置されたソースフィンガー電極S120およびドレインフィンガー電極D122と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上のリセス部に配置されたゲートフィンガー電極G124とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118との界面には、2DEG層116が形成されている。図13に示す構成例3では、HEMTが示されている。構造例4実施の形態に係るパッケージに搭載される半導体装置24のFETセルの構成例4は、図14に示すように、半絶縁性基板110と、半絶縁性基板110上に配置された窒化物系化合物半導体層112と、窒化物系化合物半導体層112上に配置されたアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上に配置されたソースフィンガー電極S120およびドレインフィンガー電極D122と、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118上の2段リセス部に配置されたゲートフィンガー電極124とを備える。窒化物系化合物半導体層112とアルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦1118との界面には、2DEG層116が形成されている。図14に示す構成例4では、HEMTが示されている。また、上記の構成例1~4においては、活性領域以外の窒化物系化合物半導体層112を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極120、ゲートフィンガー電極124およびドレインフィンガー電極122の直下の2DEG層116、ソースフィンガー電極120とゲートフィンガー電極124間およびドレインフィンガー電極122とゲートフィンガー電極124間の2DEG層116からなる。素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層AlxGa1xN0.1≦x≦118および窒化物系化合物半導体層112の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素N、アルゴンArなどを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約1×1014ions/cm2であり、加速エネルギーは、例えば、約100keV~200keVである。素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層図示省略が形成されている。この絶縁層としては、例えば、PECVDPlasmaEnhancedChemicalVaporDeposition法によって堆積された窒化膜、アルミナAl2O3膜、酸化膜SiO2、酸窒化膜SiONなどで形成することができる。ソースフィンガー電極120およびドレインフィンガー電極122は、例えば、Ti/Alなどで形成される。ゲートフィンガー電極124は、例えばNi/Auなどで形成することができる。なお、実施の形態に係るパッケージに搭載される半導体装置24において、ゲートフィンガー電極124、ソースフィンガー電極120およびドレインフィンガー電極122の長手方向のパターン長は、マイクロ波/ミリ波/サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約25μm~50μmである。また、ソースフィンガー電極120の幅は、例えば、約40μm程度であり、ソース端子電極S11,S12,S21,S22,...,S101,S102の幅は、例えば、約100μm程度である。また、VIAホールSC11,SC12,SC21,SC22,...,SC101,SC102の形成幅は、例えば、約10μm~40μm程度である。本実施の形態によれば、端子電極は、第1の金属層を第2の金属層で挟んだ積層構造を備えているため第1の金属層よりも電流容量が大きく、第2の金属層よりも線熱膨張率が小さい。このため、電流容量が大きく、信頼性が高いパッケージを提供することができる。本実施の形態によれば、電流容量が高く、かつ生じる応力が低減されてクラックの発生が抑制され、信頼性の高いマイクロ波帯の半導体装置に用いるパッケージを提供することができる。その他の実施の形態本実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。なお、実施の形態に係るパッケージに搭載される半導体装置としては、FET、HEMTに限らず、LDMOSLaterallyDiffusedMetalOxideSemiconductorFieldEffectTransistorやヘテロ接合バイポーラトランジスタHBT:HeterojunctionBipolarTransistorなどの増幅素子、メムスMEMS:MicroElectroMechanicalSystems素子なども適用できることは言うまでもない。このように、ここでは記載していない様々な実施の形態などを含む。"