表面に少なくとも一つ以上の溝部を有している半導体基板と、前記溝部の側壁を覆うように形成されたゲート絶縁膜と、前記溝部に埋めこまれているゲート電極と、前記半導体基板の表面に形成され、前記ゲート電極を介して互いに対向しているソースおよびドレインと、を含み、前記溝部の側壁には、複数の凸凹が形成されている半導体装置。前記溝部に形成されている前記凸凹の断面形状は、角状あるいは半円状である請求項1に記載の半導体装置。前記溝部の前記側壁における前記半導体基板の不純物濃度は、底面における前記半導体基板の前記不純物濃度よりも高い請求項1または2に記載の半導体装置。半導体基板の表面に、側壁に複数の凸凹を有する少なくとも一つ以上の溝部を形成する溝部形成工程と、前記溝部の側壁を覆うようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、ゲート電極を前記溝部に埋め込むゲート電極形成工程と、前記半導体基板の表面に、前記ゲート電極を介して互いに対向するように、ソースドレイン領域を形成するソースドレイン形成工程と、を含む半導体装置の製造方法。前記溝部は、ボッシュ法を用いて形成する請求項4に記載の半導体装置の製造方法。溝トランジスタにおいて、ゲート幅を拡大することによって、ON電流を向上させる必要がある。本発明によれば、表面に少なくとも一つ以上の溝部を有している半導体基板と、上記溝部の側壁を覆うように形成されたゲート絶縁膜と、上記溝部に埋めこまれているゲート電極と、上記半導体基板の表面に形成され、上記ゲート電極を介して互いに対向しているソースおよびドレインと、を含み、上記溝部の側壁には、複数の凸凹が形成されている半導体装置が提供される。さらに、本発明によれば、半導体基板の表面に、側壁に複数の凸凹を有する少なくとも一つ以上の溝部を形成する溝部形成工程と、上記溝部の側壁を覆うようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、ゲート電極を上記溝部に埋め込むゲート電極形成工程と、上記半導体基板の表面に、上記ゲート電極を介して互いに対向するように、ソースおよびドレインを形成するソースドレイン形成工程と、を含む半導体装置の製造方法が提供される。本発明によれば、溝トランジスタにおける溝の側壁に複数の凸凹を設けている。これによって、ゲート幅を拡大した溝トランジスタを得ることができる。本発明によれば、溝トランジスタにおいて、ゲート幅を拡大することよって、ON電流を向上させることができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。第1の実施形態図1aは、本実施形態に係る半導体装置のB-B断面、bは、B-B断面と垂直方向のA-A断面を示す断面図である。図1に示すように、表面に少なくとも一つ以上の溝部250を有している半導体基板40と、溝部250の側壁を覆うように形成されたゲート絶縁膜20と、溝部250に埋めこまれているゲート電極10と、半導体基板40の表面に形成され、ゲート電極10を介して互いに対向しているソースおよびドレイン150と、を含み、溝部250の側壁には、複数の凸凹100が形成されている。なお、ゲート絶縁膜20としては、シリコン酸化膜もしくはハフニウムやアルミニウムを含む酸化物から出来た高誘電率膜といったものが挙げられ、ゲート電極10としては、多結晶シリコンやニッケル、コバルト、チタンのシリコン化合物もしくはチタンやタンタルを含む窒化物といったものが挙げられる。本実施形態に係る半導体装置について、以下、詳細に説明する。図1aおよびbに示すように、本実施形態に係る半導体装置300は、半導体基板40と、半導体基板40の一面側に形成された溝トランジスタを含んでいる。半導体基板40には、シリコン基板などを用いることができる。また、溝トランジスタは、半導体基板40に形成された素子分離膜30と、素子分離膜30で区分された素子形成領域と、該素子形成領域に位置している。半導体基板40の一面の素子分離領域には、p型の不純物拡散領域であるウェル110と、n型の不純物拡散領域であるソースおよびドレイン150が設けられている。さらに、ソースおよびドレイン150の内側には、それぞれ設けられたn型の不純物拡散領域であるオフセット領域130が形成されている。なお、オフセット領域130、およびソースおよびドレイン150は、ウェル110内に形成されている。図1では、構成を分かりやすくするため、ウェル110およびオフセット領域130のみ破線で示している。これらは、ウェル110の内、ゲート長方向においてソースおよびドレイン150の間に設けられている。さらに、オフセット領域130で規定された領域は、p型のチャネル領域120である。また、半導体装置300は半導体基板40の一面の、ソースおよびドレイン150の間にチャネル領域120が、位置している。ただし、溝部250の深さは、素子分離より深く設定することはできない。さらに、溝部250の深さは素子分離と同程度であることが好ましい。各溝部250の側壁および底面には、ゲート絶縁膜20が形成されており、ゲート絶縁膜20の上にはゲート電極10が溝部250に埋め込まれるように設けられている。また、ゲート電極10の側壁には、サイドウォール90が、ゲート電極10の上部には、シリサイド層60が、設けられている。さらに、これら溝トランジスタの上部には層間絶縁膜50が設けられている。この層間絶縁膜50を介して上部の層と電気的に接続させるためコンタクト80が配されている。図2は、本実施形態に係る半導体装置の上面図である。なお、図1は、図2の断面図であり、図1aはB-B断面、図1bはA-A断面を示している。また、図2では、ゲート電極10の記載を省略しており、また、各領域を線のみで示している。図2に示すように、素子分離膜30より内側に、素子形成領域は配されている。この素子形成領域において、ソースおよびドレイン150はゲート長方向にゲート電極10を介して互いに対向するように設けられている。次に、オフセット領域130は、ソースおよびドレイン150より内側に、ゲート長方向にゲート電極10を介して互いに対向するように設けられている。なお、側壁に複数の凸凹100を有した溝部250に埋め込まれているゲート電極10は、ソースドレイン領域150やオフセット領域130よりも内側に配されている。次に、半導体装置300に設けられた複数の凸凹100について、詳細に説明する。図3は、本実施形態に係る半導体装置における溝部を説明するための断面拡大図である。図3に示すように、溝部250の側壁には複数の凸凹100が形成されている。この凸凹100の断面形状は、角状であっても半円状であっても良い。ただし、各凸凹100の深さは、それぞれ、ほぼ等しいことが好ましい。これによって、溝部250の垂直性を向上させることができる。溝部250の垂直性が向上することで、複数の凸凹100に成膜するゲート絶縁膜20の膜厚を、ほぼ一様に制御することができる。なお、凸凹100が角状である場合、凸凹100における凸部を形成している辺のなす角の角度αは、30°以上180°未満の範囲であることが好ましい。これは、単位面積当たりのゲート幅が増すことによってON電流が増え、チップサイズを犠牲にすることなく特性向上に寄与できるという溝トランジスタの特徴に関連している。したがって、溝部250に形成された各凸凹におけるそれぞれの深さを深くすればするほどゲート幅を拡大させることができる。しかしながら、その深さを深くしすぎると不純物注入が困難になる。本実施形態の半導体装置では、例えば、凸凹100における凸部を形成している辺のなす角の角度αは角度αが60°の場合、段差1つ分に対し、一段分の深さの2倍の実効をトランジスタに計上することが出来る。これによって、溝部250の深さを深くすることなく、ゲート幅を拡大することができる。また、溝部250の側壁における不純物濃度は、底面における不純物濃度よりも高いほうが好ましい。この時、半導体装置300のように溝部250の側壁がほぼ垂直であり、かつゲート絶縁膜20の膜厚が均一である場合、溝部250において側壁のみに不純物であるイオンの注入を行う。これによって、ゲート絶縁膜20の膜厚差に起因する閾値電圧の変動を制御することができる。次に、本実施形態に係る半導体装置の製造方法について説明する。図4は、本実施形態に係る半導体装置の製造方法における溝部形成工程において、aは、素子分離膜の形成、bは、エッチング、cは、不純物の注入を説明するための図である。図4に示すように、半導体基板40の表面に、複数の凸凹100を有する少なくとも一つ以上の溝部250を形成する。このとき、溝部250の形成に係るドライエッチングには、ボッシュ法を用いることが好ましい。ボッシュ法とは、MEMS用途エッチャーを用い、側壁保護と底面エッチングを交互に繰り返すことで深掘作業を行うエッチング方法である。具体的には、エッチングガスによるエッチングと、フルオロカーボンガスによるデポ被膜ステップを数秒単位で交互に繰り返す方法である。まず、図4aに示すように、半導体基板上40において、溝トランジスタを形成する領域の周囲に、素子分離膜30を形成する。この素子分離膜30上に、溝部250溝ゲート領域となる箇所の上に位置する部分を開口して、フォトレジスト200を形成する。次に、図4bに示すように、複数の凸凹100を付ける異方性エッチを、ボッシュ法によって形成する。これによって、少なくとも一つ以上の溝部250が形成される。同時に、溝部250の側壁には、複数の凸凹100が形成される。次に、図4cに示すように、フォトレジスト200を残した状態で溝部250の側壁に対して不純物であるイオンの注入を行う。イオンの注入は、高電流または中電流イオン注入機を用いて15°~40°程度の角度を付けて行う。図5および図6は、本実施形態に係る半導体装置の製造方法におけるエッチング方法を説明するための断面写真である。図5および図6に示すように、ボッシュ法を用いドライエッチングすることによって、底面まで幅が変化することがなく、ほぼ垂直な溝部250を形成することが出来る。図7は、本実施形態に係る半導体装置の製造方法における、dは、ゲート絶縁膜形成工程、eはゲート電極形成工程を説明するための図である。図7dに示すように、溝部250の側壁にイオン注入を行った後、溝部250の側壁を覆うようにゲート絶縁膜20を形成する。このとき、ゲート絶縁膜20の膜厚は、ほぼ一様になるように制御される。次に、図7eに示すように、ゲート電極10を溝部250に埋め込むように、ゲート絶縁膜20上に形成する。この時、ゲート電極10は、ポリシリコンをCVD法によって成膜している。次に、半導体基板40の表面に、ゲート電極10を介して互いに対向するように、ソースおよびドレイン150を形成する図示せず。以上の各工程によって、本実施形態に係る半導体装置が形成されている。次に、本実施形態に係る半導体装置の効果について説明する。溝部250の側壁に複数の凸凹100を形成した。つまり、溝部250の深さを変えることなくゲート幅を大きくすることが出来る。これによって、ON電流を増大させることができる。さらに、溝部250は、溝部250の側壁の垂直性が保たれている。これによって、ゲート絶縁膜20の膜厚が一様になるように制御できるため、閾値電圧のバラつきを抑制することができる。通常、素子分離と溝部250の底面の深さが同じである場合において、溝部250の下をチャネル領域120として電流が流れた際、リーク電流が流れる。しかしながら、本願では、溝部250の側壁における不純物濃度が、溝部250の底面よりも高くなるように設けられている。このため、溝部250の下は、チャネル領域120になりにくい。したがって、リーク電流が流れることを抑制することができる。第2の実施形態本実施形態に係る半導体装置300は、第1の実施形態と同じ構成である。このため、第1の実施形態と同様の効果を得ることができる。しかしながら、本実施形態では、半導体装置の製造方法において、フォトレジスト200をドライエッチングのマスクとして用いるのではなく、パターニングされたハードマスク、例えば、マスク酸化膜210をマスクとして用いてドライエッチングを行っているという点で第1の実施形態とは異なっている。以下、本実施形態に係る半導体装置の製造方法について詳細に説明する。図8は、本実施形態に係る半導体装置の製造方法における溝部形成工程において、aは、マスクの形成、bは、素子分離膜の形成、cは、エッチング、dは、不純物の注入を説明するための図である。図9は、本実施形態に係る半導体装置の製造方法における、eは、ゲート酸化膜形成工程、fはゲート電極形成工程を説明するための図である。図8aに示すように、まず溝トランジスタを形成する領域の周囲に、素子分離膜30を形成した後、マスク酸化膜210をCVD法によって成膜する。次に、図8bに示すように、フォトレジスト200をマスクとして、マスク酸化膜210をエッチングすることによりマスク酸化膜210上において溝部250となる箇所の上に位置する部分を、選択的に除去して開口する。次に、第1の実施形態と同様に、複数の凸凹100を付ける異方性エッチを、ボッシュ法によって形成する図8c。これによって、複数の凸凹100を側壁に有した溝部250は、形成される。そして、フォトレジスト200は残した状態で溝部250の側壁に対して不純物であるイオンの注入を行う図8d。次に、第1の実施形態と同様に、溝部250の側壁にイオン注入を行った後、溝部250の側壁を覆うようにゲート絶縁膜20を形成する図9e。ゲート電極10を溝部250に埋め込むように、ゲート絶縁膜20状に形成する図9f。最後に、半導体基板40の表面に、ゲート電極10を介して互いに対向するように、ソースドレイン領域150を形成する図示せず。本実施形態に係る半導体装置の製造方法を行うことによって、フォトレジスト200がドライエッチング時のマスクとイオン注入時のマスクを兼ねる必要がなくなる。このため、イオン注入後におけるフォトレジスト200の硬化の懸念性も、剥離性に対する懸念性もなくなる。さらに、マスク酸化膜210は、フォトレジスト200よりも加工精度が高い。このため、第1の実施形態と比べて、溝部250の形成が容易になる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。