"半導体基板上方に形成された光電変換部と、前記光電変換部で発生した電荷に応じた信号を読みだす前記半導体基板に形成されたMOS型の信号読出し回路とを含む画素がアレイ状に配置された固体撮像素子であって、前記光電変換部は、前記半導体基板上方に形成され前記画素毎に分割される画素電極と、前記画素電極上方に形成される対向電極と、前記画素電極と前記対向電極との間に形成される光電変換層とを含み、前記光電変換層で発生した電荷のうちの正孔が前記画素電極に移動するよう、前記信号読出し回路の電源電圧よりも高いバイアス電圧が前記対向電極には印加され、前記信号読出し回路は、前記半導体基板内に形成され前記画素電極に移動した正孔が蓄積される電荷蓄積部と、前記電荷蓄積部にゲート電極が電気的に接続され、前記電荷蓄積部の電位に応じた信号を出力する出力トランジスタと、前記ゲート電極の電位が所定値以上になるのを防止する保護回路とを含み、前記保護回路は、電源に接続される前記半導体基板内に形成された不純物領域を有し、前記出力トランジスタは、前記電源に接続される前記半導体基板内に形成された不純物領域を有し、隣接する2つの前記画素毎に、前記電源に接続される前記半導体基板内に形成された不純物領域が2つ存在するように、前記保護回路の前記不純物領域及び前記出力トランジスタの前記不純物領域が当該2つの画素で共通化されている固体撮像素子。請求項1記載の固体撮像素子であって、隣接する2つの前記画素の一方の画素の前記保護回路の不純物領域と、当該2つの画素の他方の画素の前記出力トランジスタの不純物領域とが共通化され、隣接する2つの前記画素の一方の画素の前記出力トランジスタの不純物領域と、当該2つの画素の他方の画素の前記保護回路の不純物領域とが共通化されている固体撮像素子。請求項1記載の固体撮像素子であって、隣接する2つの前記画素の一方の画素の前記保護回路の不純物領域と、当該2つの画素の他方の画素の前記保護回路の不純物領域とが共通化され、隣接する2つの前記画素の一方の画素の前記出力トランジスタの不純物領域と、当該2つの画素の他方の画素の前記出力トランジスタの不純物領域とが共通化されている固体撮像素子。請求項1~3のいずれか1項記載の固体撮像素子であって、前記保護回路は、MOSトランジスタにより構成され、前記MOSトランジスタのソース領域が、前記保護回路の不純物領域であり、前記MOSトランジスタのゲート電極とドレイン領域は、それぞれ前記電荷蓄積部に電気的に接続される固体撮像素子。請求項1~3のいずれか1項記載の固体撮像素子であって、前記保護回路は、ダイオードにより構成され、前記ダイオードのアノードが、前記保護回路の不純物領域であり、前記ダイオードのカソードが前記電荷蓄積部に電気的に接続される固体撮像素子。請求項1~5のいずれか1項記載の固体撮像素子を備える撮像装置。特許文献2に記載の信号読出し回路では、保護回路を設ける分、画素サイズが大きくなる。多画素化に対応するためには、画素サイズの縮小が求められるため、画素サイズの増加を招くことなく、保護回路を導入できる技術が求められている。しかしながら、特許文献2には、画素サイズを縮小することについては考慮されていない。本発明は、上記事情に鑑みてなされたものであり、過大光が入射した場合の故障を防ぐことができ、かつ、画素サイズを縮小することのできる積層型の固体撮像素子とこれを備える撮像装置を提供することを目的とする。本発明の固体撮像素子は、半導体基板上方に形成された光電変換部と、前記光電変換部で発生した電荷に応じた信号を読みだす前記半導体基板に形成されたMOS型の信号読出し回路とを含む画素がアレイ状に配置された固体撮像素子であって、前記光電変換部は、前記半導体基板上方に形成され前記画素毎に分割される画素電極と、前記画素電極上方に形成される対向電極と、前記画素電極と前記対向電極との間に形成される光電変換層とを含み、前記光電変換層で発生した電荷のうちの正孔が前記画素電極に移動するよう、前記信号読出し回路の電源電圧よりも高いバイアス電圧が前記対向電極には印加され、前記信号読出し回路は、前記半導体基板内に形成され前記画素電極に移動した正孔が蓄積される電荷蓄積部と、前記電荷蓄積部にゲート電極が電気的に接続され、前記電荷蓄積部の電位に応じた信号を出力する出力トランジスタと、前記ゲート電極の電位が所定値以上になるのを防止する保護回路とを含み、前記保護回路は、電源に接続される前記半導体基板内に形成された不純物領域を有し、前記出力トランジスタは、前記電源に接続される前記半導体基板内に形成された不純物領域を有し、隣接する2つの前記画素毎に、前記電源に接続される前記半導体基板内に形成された不純物領域が2つ存在するように、前記保護回路の前記不純物領域及び前記出力トランジスタの前記不純物領域が当該2つの画素で共通化されているものである。本発明の撮像装置は、前記固体撮像素子を備えるものである。本発明によれば、過大光が入射した場合の故障を防ぐことができ、かつ、画素サイズを縮小することのできる積層型の固体撮像素子とこれを備える撮像装置を提供することができる。以下、本発明の一実施形態を説明するための光電変換層積層型の固体撮像素子について図面を参照して説明する。以下に説明する固体撮像素子は、二次元アレイ状に配置された複数の画素を有し、各画素が、半導体基板上方に形成された光電変換部と、当該光電変換部で発生した電荷に応じた信号を読みだす当該半導体基板に形成されたMOS型の信号読出し回路とを含み、信号読出し回路を構成する素子の不純物領域の一部が、隣接する2つの画素で共通化されているものである。このような構成により、画素サイズを縮小することができる。まず、本実施形態で説明する固体撮像素子の1画素の前提となる構成を説明する。図1は、本発明の一実施形態を説明するための光電変換層積層型の固体撮像素子における画素の基本構成を示す図である。図1に示される画素100は、シリコン等の半導体基板上方に形成される光電変換部Pと、当該半導体基板に形成されたMOS型の信号読出し回路Sとを備える。光電変換部Pは、半導体基板上方に形成された画素電極1と、画素電極1上方に形成された対向電極2と、画素電極1と対向電極2の間に設けられた光電変換層3とを含む。対向電極2には、その上方から光が入射される。対向電極2は、光電変換層3に光を入射させる必要があるため、入射光に対して透明なITO等の導電性材料で構成される。対向電極2は、全ての画素100で共通の一枚構成であるが、画素100毎に分割してあっても良い。画素電極1は、画素100毎に分割された薄膜電極であり、透明又は不透明の導電性材料ITOやアルミニウムや窒化チタン等で構成される。光電変換層3は、入射光のうちの特定の波長域を吸収して、吸収した光量に応じた電荷を発生する有機又は無機の光電変換材料を含んで構成された層である。光電変換層3と対向電極2の間、又は、光電変換層3と画素電極1の間には、電極から光電変換層3に電荷が注入されるのを抑制する電荷ブロッキング層が設けてあってもよい。光電変換層3で発生した電荷のうちの正孔が画素電極1に移動し、電子が対向電極2に移動するように、対向電極2にはバイアス電圧が印加される。光電変換層3が十分に高い感度を発現するように、バイアス電圧には信号読み出し回路Sの電源電圧VDD例えば3Vよりも高い電圧5~20V程度、例えば10Vが用いられる。信号読出し回路Sは、画素電極1と電気的に接続され、画素電極1に移動した正孔を蓄積する不純物領域からなる電荷蓄積部4と、電荷蓄積部4の電位を所定のリセット電位にリセットするためのリセットトランジスタ5と、電荷蓄積部4にゲート電極が接続され、電荷蓄積部4の電位に応じた信号を出力する出力トランジスタ7と、出力トランジスタ7から出力される信号を信号出力線9に選択的に出力する行選択トランジスタ8と、出力トランジスタ7のゲート電極の電位が所定値以上になるのを防止するための保護回路としての保護トランジスタ6とを備える。図2は、図1に示される画素において信号読出し回路Sを構成する素子の不純物領域を専用に設けた場合のレイアウト例を示す平面模式図である。図2においてハッチングを付した領域は、信号読出し回路Sを構成する素子の半導体基板内に形成されるn型不純物領域を示している。図2に示されるように、信号読出し回路Sが形成される領域101は矩形であり、この矩形101の面積が画素100のサイズになる。矩形領域101のうちの左上には、保護トランジスタ6のソース領域62が形成されている。矩形領域101のうちの右上には、出力トランジスタ7のドレイン領域72が形成されている。矩形領域101のうちの左下には、リセットトランジスタ5のドレイン領域52が形成されている。矩形領域101のうちの右下には、行選択トランジスタ8のソース領域82が形成されている。ソース領域62とドレイン領域52の間には、電荷蓄積部4が形成されている。ドレイン領域72とソース領域82の間には、出力トランジスタ7のソース領域及び行選択トランジスタ8のドレイン領域となる不純物領域73が形成されている。電荷蓄積部4とソース領域62との間の半導体基板上には、図示しない絶縁膜を介して、保護トランジスタ6のゲート電極61図2では保護と記載が形成されている。不純物領域73とドレイン領域72との間の半導体基板上には、図示しない絶縁膜を介して、出力トランジスタ7のゲート電極71図2では出力と記載が形成されている。保護トランジスタ6のゲート電極61と出力トランジスタ7のゲート電極71は、同じ材料によって一体的に形成されていてもよいし、別体として形成されていてもよい。保護トランジスタ6のゲート電極61と出力トランジスタ7のゲート電極71には、導電性部材90が接続され、この導電性部材90と電荷蓄積部4とが、配線91によって電気的に接続されている。保護トランジスタ6のソース領域62には、配線H1が接続され、この配線H1が、保護トランジスタ6に電源電圧VDDを供給する電源に接続されている。出力トランジスタ7のドレイン領域72には、配線H2が接続され、この配線H2が、出力トランジスタ7に電源電圧VDDを供給する電源保護トランジスタ6のソース領域62に接続される電源と同じ電源に接続されている。電荷蓄積部4とドレイン領域52との間の半導体基板上には、図示しない絶縁膜を介して、リセットトランジスタ5のゲート電極51図2ではRGと記載が形成されている。不純物領域73とソース領域82との間の半導体基板上には、図示しない絶縁膜を介して、行選択トランジスタ8のゲート電極81図2では行選択と記載が形成されている。リセットトランジスタ5のゲート電極51には、リセット制御線RSが接続されている。行選択トランジスタ8のゲート電極81には、行選択制御線RWが接続されている。リセットトランジスタ5のドレイン領域52には、配線H3が接続され、配線H3には、リセット電源が接続されている。行選択トランジスタ8のソース領域82には、配線H4が接続され、配線H4には、図1に示される信号出力線9が接続されている。なお、信号読出し回路Sにおいて、保護トランジスタ6のソース領域62と、出力トランジスタ7のドレイン領域72とは、同じ電源が接続される不純物領域であるため、画素100内においてこれらを共通化することも可能である。しかし、画素100内で保護トランジスタ6のソース領域62と出力トランジスタ7のドレイン領域72を共通化してしまうと、その他の素子のレイアウトが難しくなり、結果的に画素サイズが大きくなってしまう。そのため、信号読出し回路Sを構成する素子の不純物領域を1つの画素100で専用に設ける場合には、図2のようなレイアウトを採用することが好ましい。図2に示される画素のレイアウトを前提とした場合、隣接する2つの画素100で、信号読出し回路Sを構成する素子の不純物領域の一部を共通化することが容易となり、更なる画素サイズの縮小が可能である。以下では、隣接する2つの画素100で信号読出し回路Sを構成する素子の不純物領域の一部を共通化する具体例について説明する。第一のレイアウト例図3は、図1に示される画素100がアレイ状に複数配置される固体撮像素子における信号読出し回路を構成する素子の不純物領域を共通化した場合のレイアウト例を示す図であり、縦方向に隣接する2つの画素100の信号読出し回路Sの平面レイアウト例を示すものである。図4は、図3に示される2つの画素100の回路図である。なお、図3において、配線H1~H4については符号を省略している。図3のレイアウトは、図2の画素100と、図2のレイアウトを上下反転させた画素100とが、保護トランジスタ6のゲート電極61同士、出力トランジスタ7のゲート電極71同士が向かい合うように配置されたものである。更に、2つの画素100の両方の保護トランジスタ6のソース領域62が共通化され、2つの画素100の両方の出力トランジスタ7のドレイン領域72が共通化されている。図3に示されるように、図2に示される画素を2つ、保護トランジスタ6のソース領域及び出力トランジスタ7のドレイン領域側を軸にして互いに反転させて配置することで、2つの画素の保護トランジスタ6のソース領域同士を共通化し、2つの画素の出力トランジスタ7のドレイン領域同士を共通化することが可能となる。このレイアウトによれば、隣接する2つの画素100で信号読出し回路Sを構成する素子の不純物領域の一部の共通化を行わない場合図2のレイアウトと比較して、1つの画素100あたりの面積を17削減することができる。図5は、図3のレイアウトを利用した2×2画素のレイアウト例を示す図である。なお、図5において、配線H1~H4と、各トランジスタのゲート電極については符号を省略している。図5のレイアウトは、図3に示される2つの画素100の右隣に、この2つの画素100を左右反転させたレイアウトの2つの画素100が配置され、左右に隣接する2つの画素100で、行選択制御線RWが共通化されているものである。図5において、左右に並ぶ2つの画素100の行選択トランジスタ8のゲート電極は、一体的に形成してもよい。図5のレイアウトによれば、更なる画素サイズの削減が可能になる。第二のレイアウト例図6は、図1に示される画素100がアレイ状に複数配置される固体撮像素子における信号読出し回路Sを構成する素子の不純物領域の一部を共通化した場合のレイアウト例を示す図であり、縦方向に隣接する2つの画素100の信号読出し回路Sの平面レイアウト例を示すものである。図7は、図6に示される2つの画素100の回路図である。図6において、配線H1~H4については符号を省略している。図6のレイアウトは、図2のレイアウトの画素100と、図2のレイアウトを180度回転させたレイアウトの画素100とが、保護トランジスタ6のゲート電極61と出力トランジスタ7のゲート電極71が向かい合うように配置されたものである。更に、2つの画素100のうち、上側に配置された画素100の保護トランジスタ6のソース領域62と下側に配置された画素100の出力トランジスタ7のドレイン領域72が共通化され、上側に配置された画素100の出力トランジスタ7のドレイン領域72と下側に配置された画素100の保護トランジスタ6のソース領域62が共通化されている。また、図6において、2つの画素100の各々の出力トランジスタ7のゲート電極71は、各々の行選択トランジスタ8のゲート電極81側にシフトされており、不純物領域73の面積が図2と比較して小さくなっている。不純物領域62,72は、図2のレイアウトと大きさは同じであるため、図6のレイアウトによれば、不純物領域73が小さくなっている分、図2のレイアウトと比較して、1つの画素100あたりの面積を20削減することができる。なお、図3のレイアウトにおいても、ゲート電極71をシフトさせて不純物領域73を小さくすることは可能である。しかし、配線が接続される半導体基板内の不純物領域の面積はこれ以上小さくすることは難しいため、図3においてドレイン領域52、電荷蓄積部4、ソース領域62の面積を小さくすることは難しい。したがって、不純物領域73を小さくすることができても、矩形領域101の縦方向の長さは変わらず、画素サイズをこれ以上小さくすることは難しい。一方、図6のレイアウトによれば、不純物領域73の面積が小さくなった結果、矩形領域101を縦方向に縮めることが容易であるため、矩形領域101の面積を小さくすることができる。このように、図6のレイアウトによれば、図3のレイアウトよりも画素サイズを縮小することができる。図6に示されるように、図2に示される画素を2つ、2つの画素の一方が他方に対して180度回転した形で配置することで、2つの画素の保護トランジスタ6のソース領域と出力トランジスタ7のドレイン領域を共通化することが可能となり、画素サイズの縮小が可能となる。図8は、図6のレイアウトを利用した2×2画素のレイアウト例を示す図である。なお、図8において、配線H1~H4と、各トランジスタのゲート電極については符号を省略している。図8のレイアウトは、図6に示される2つの画素100の右隣に、この2つの画素100を左右反転させた2つの画素100が配置され、左右に隣接する2つの画素100で、行選択制御線RWとリセット制御線RSの各々が共通化されているものである。図8において、左右に並ぶ2つの画素100の行選択トランジスタ8及びリセットトランジスタ5の各々のゲート電極は一体的に形成してもよい。図8のレイアウトによれば、画素を効率よく集積することができるため、多画素化が可能となる。図9は、図6のレイアウトを利用した4×2画素のレイアウト例を示す図である。なお、図9において、配線H1~H4と、各トランジスタのゲート電極については符号を省略している。図9において、上側4つの画素100は、図8のレイアウトと同じである。下側4つの画素100は、図8のレイアウトを上下反転させたものである。図9において縦方向に隣接する2つの画素100のうち、リセットトランジスタ5のゲート電極51同士が向かい合い、かつ、行選択トランジスタ8のゲート電極81同士が向かい合う2つの画素100では、リセットトランジスタ5のドレイン領域52と、行選択トランジスタ8のソース領域82とが共通化されている。図9に示される8つの画素100を1ユニットとして、このユニットを二次元状に並べ、リセットトランジスタ5のドレイン領域52同士、行選択トランジスタ8のソース領域82同士が向かい合う2つの画素100においては、リセットトランジスタ5のドレイン領域52と、行選択トランジスタ8のソース領域82とを共通化することで、図8のレイアウトと比較して更なる画素サイズの削減が可能になる。図9のレイアウトによれば、図2のレイアウトと比較して、1つの画素100あたりの面積を36削減することができる。ここまでは、出力トランジスタ7のゲート電極71の電位が所定値以上になるのを防止するための保護回路として保護トランジスタ6を例にして説明した。保護回路としては、トランジスタに限らず、例えばダイオードを用いてもよい。図10は、保護回路としてダイオードを用いる場合の図4の回路図に対応する図である。図10は、保護トランジスタ6が保護ダイオード6’に変更された点を除いては、図4に示される回路図と同じものである。保護ダイオード6’は、半導体基板内に形成された不純物領域により構成される。保護ダイオード6’の不純物領域であるアノードには出力トランジスタ7のドレイン領域に接続される電源と同じ電源が配線によって接続され、保護ダイオード6’の不純物領域であるカソードは、出力トランジスタ7のゲート電極71に配線によって接続されている。図10の例では、隣接する2つの画素100の各々の保護ダイオード6’のアノード電源が接続される不純物領域が共通化されており、これにより画素サイズの縮小化が図られている。なお、図11に示されるように、隣接する2つの画素100において、保護ダイオード6’のアノードと出力トランジスタ7のドレイン領域72とが共通化される構成としても、図7に示される回路と同様に画素サイズの縮小が可能である。第三のレイアウト例図12は、図3に示されるレイアウト例の変形例を示す図である。図12に示されるレイアウトは、半導体基板内の保護トランジスタ6のソース領域62と、出力トランジスタ7のドレイン領域72との間に、これらソース領域62とドレイン領域72とを連結するn型不純物領域からなる連結領域120が追加された点を除いては、図3に示されるレイアウトと同じである。図12のレイアウトであっても、画素サイズは図3と変わらないため、図2のレイアウトと比較して画素サイズの縮小が可能となる。また、図12のレイアウトによれば、画素間の寄生容量を調整することが可能である。なお、図12のレイアウトにおいては、ソース領域62とドレイン領域72のそれぞれに電源VDDに接続される配線が接続されているが、ソース領域62、ドレイン領域72、及び連結領域120のいずれか1つに、電源VDDに接続される配線が接続されている構成としてもよい。これにより、配線数の削減が可能となる。また、ソース領域62、ドレイン領域72、及び連結領域120は、全てn型不純物領域からなるため、一体的に形成することが可能である。ソース領域62、ドレイン領域72、及び連結領域120が一体的に形成された場合には、この一体的に形成されたn型不純物領域のうちの電荷蓄積部4と対向する部分が、保護トランジスタ6のソース領域として機能し、一体的に形成されたn型不純物領域のうちの不純物領域73と対向する部分が、出力トランジスタ7のドレイン領域として機能し、それ以外の部分が連結領域として機能する。第四のレイアウト例図13は、図6に示されるレイアウト例の変形例を示す図である。図13に示されるレイアウトは、半導体基板内の保護トランジスタ6のソース領域62出力トランジスタ7のドレイン領域72と、出力トランジスタ7のドレイン領域72保護トランジスタ6のソース領域62との間に、これら領域を連結するn型不純物領域からなる連結領域130が追加された点を除いては、図6に示されるレイアウトと同じである。図13のレイアウトであっても、画素サイズは図6と変わらないため、図2のレイアウトと比較して画素サイズの縮小が可能となる。また、図12のレイアウトと同様の効果を得ることができる。以上の説明では、標準的なデザインルールに則りレイアウトを行った場合を例示したが、専用プロセスを構築し、専用のデザインルールを適用することで、更なる画素サイズの縮小が可能となる。この場合にも、標準のプロセスルールを用いた場合と同様の効果を得ることができる。専用プロセス及び専用デザインルールとしては、トラジスタのソース領域、ドレイン領域における配線の接続部分とゲート電極の距離を局所的に短くする、トランジスタのチャネル領域と重なるゲート電極上に配線との接続部を形成する、等が考えられる。また、本明細書では光電変換部Pから取り出して電荷蓄積部4に蓄積する電荷を正孔とし、信号読み出し回路Sのトランジスタを全てnチャネルMOSトランジスタで形成する構成としたが、光電変換部Pから取り出す電荷を電子とし、信号読み出し回路Sを全てpチャネルMOSトランジスタで形成する構成としてもよい。この場合、対向電極には信号読み出し回路の基準電圧例えば0Vよりも低い値例えば-10Vを印加する。この場合にも、保護回路によって過大光に対する耐性を強くすることができると共に、上述してきたレイアウトを採用することで、画素サイズの縮小が可能となる。以上説明してきたように、本明細書には以下の事項が開示されている。開示された固体撮像素子は、半導体基板上方に形成された光電変換部と、前記光電変換部で発生した電荷に応じた信号を読みだす前記半導体基板に形成されたMOS型の信号読出し回路とを含む画素がアレイ状に配置された固体撮像素子であって、前記光電変換部は、前記半導体基板上方に形成され前記画素毎に分割される画素電極と、前記画素電極上方に形成される対向電極と、前記画素電極と前記対向電極との間に形成される光電変換層とを含み、前記光電変換層で発生した電荷のうちの正孔が前記画素電極に移動するよう、前記信号読出し回路の電源電圧よりも高いバイアス電圧が前記対向電極には印加され、前記信号読出し回路は、前記半導体基板内に形成され前記画素電極に移動した正孔が蓄積される電荷蓄積部と、前記電荷蓄積部にゲート電極が電気的に接続され、前記電荷蓄積部の電位に応じた信号を出力する出力トランジスタと、前記ゲート電極の電位が所定値以上になるのを防止する保護回路とを含み、前記保護回路は、電源に接続される前記半導体基板内に形成された不純物領域を有し、前記出力トランジスタは、前記電源に接続される前記半導体基板内に形成された不純物領域を有し、隣接する2つの前記画素毎に、前記電源に接続される前記半導体基板内に形成された不純物領域が2つ存在するように、前記保護回路の前記不純物領域及び前記出力トランジスタの前記不純物領域が当該2つの画素で共通化されているものである。開示された固体撮像素子は、隣接する2つの前記画素の一方の画素の前記保護回路の不純物領域と、当該2つの画素の他方の画素の前記出力トランジスタの不純物領域とが共通化され、隣接する2つの前記画素の一方の画素の前記出力トランジスタの不純物領域と、当該2つの画素の他方の画素の前記保護回路の不純物領域とが共通化されているものである。開示された固体撮像素子は、隣接する2つの前記画素の一方の画素の前記保護回路の不純物領域と、当該2つの画素の他方の画素の前記保護回路の不純物領域とが共通化され、隣接する2つの前記画素の一方の画素の前記出力トランジスタの不純物領域と、当該2つの画素の他方の画素の前記出力トランジスタの不純物領域とが共通化されているものである。開示された固体撮像素子は、前記保護回路は、MOSトランジスタにより構成され、前記MOSトランジスタのソース領域が、前記保護回路の不純物領域であり、前記MOSトランジスタのゲート電極とドレイン領域は、それぞれ前記電荷蓄積部に電気的に接続されるものである。開示された固体撮像素子は、前記保護回路は、ダイオードにより構成され、前記ダイオードのアノードが、前記保護回路の不純物領域であり、前記ダイオードのカソードが前記電荷蓄積部に電気的に接続されるものである。開示された撮像装置は、前記固体撮像素子を備えるものである。"