複数の外付端子を有するデバイスの前記複数の外付端子それぞれに、試験負荷信号を印加する複数の第1のバッファアンプと、前記複数の外付端子の負荷状態をそれぞれ測定して測定結果信号として出力する複数の第2のバッファアンプと、前記複数の第1のバッファアンプから前記試験負荷信号を印加させながら、前記複数の第2のバッファアンプを順次駆動して前記測定結果信号を出力させるよう制御する制御手段と、を備えることを特徴とする評価試験装置。前記制御手段は、ある測定結果信号が所定の閾値を超えているか否かの判定結果を検出日時と共に時系列データとして記憶する、ことを特徴とする請求項1に記載の評価試験装置。前記制御手段は、ある測定結果信号が所定の閾値を超えている場合には、当該測定結果信号に対応するデバイスの外付端子への試験負荷信号の出力を停止するように前記第1のバッファアンプを制御する、ことを特徴とする請求項1或いは請求項2の何れかに記載の評価試験装置。前記デバイスの前記外付端子に電圧を印加し、前記測定結果信号として電流を測定する、ことを特徴とする請求項1から請求項3の何れかに記載の評価試験装置。前記デバイスの前記外付端子に電流を印加し、前記測定結果信号として電圧を測定する、ことを特徴とする請求項1から請求項3の何れかに記載の評価試験装置。複数の外付端子を有するデバイスの前記複数の外付端子それぞれに、試験負荷信号を印加し、前記複数の外付端子の負荷状態をそれぞれ測定し、前記測定した負荷状態を測定結果信号として順次出力する、ことを特徴とする評価試験方法。前記測定結果信号の内のある測定結果信号が所定の閾値を超えているか否かの判定結果を検出日時と共に時系列データとして記憶する、ことを特徴とする請求項6に記載の評価試験方法。前記測定結果信号の内のある測定結果信号が所定の閾値を超えている場合には、当該測定結果信号に対応するデバイスの外付端子への試験負荷信号の出力を停止する、ことを特徴とする請求項6或いは請求項7の何れかに記載の評価試験方法。前記デバイスの前記外付端子に電圧を印加し、前記測定結果信号として電流を測定する、ことを特徴とする請求項6から請求項8の何れかに記載の評価試験方法。前記デバイスの前記外付端子に電流を印加し、前記測定結果信号として電圧を測定する、ことを特徴とする請求項6から請求項8の何れかに記載の評価試験方法。上述した特許文献1に記載のオープンショート試験装置では、時間差のある複数の試験信号を被試験体の外付端子にそれぞれ出力し、その時の外付端子の状態を試験結果として検出するようにしている。そのため、試験信号を出力していない時には、被試験体には負荷が加わってはおらず、試験信号を出力していない時の試験結果を得ることができないようになっている。すなわち、このオープンショート試験装置では、時間的に連続した負荷印加を行う試験を行うことができない、という課題を有している。本発明は上述した課題を解決するためになされたものである。従って、本発明の目的は、時間的に連続した負荷を被試験体に印加して、被試験体の試験を行うことを可能とする、評価試験装置および評価試験方法を提供することにある。本発明の評価試験装置は、複数の外付端子を有するデバイス被試験体の前記複数の外付端子それぞれに、試験負荷信号を印加する複数の第1のバッファアンプを備えている。また、前記複数の外付端子の負荷状態をそれぞれ測定して測定結果信号として出力する複数の第2のバッファアンプを備えている。さらに、前記複数の第1のバッファアンプから前記試験負荷信号を印加させながら、前記複数の第2のバッファアンプを順次駆動して前記測定結果信号を出力させるよう制御する制御手段を備えている。本発明の評価試験方法は、複数の外付端子を有するデバイスの前記複数の外付端子それぞれに、試験負荷信号を印加する。そして、前記複数の外付端子の負荷状態をそれぞれ測定し、前記測定した負荷状態を測定結果信号として順次出力する、ようにしている。本発明によれば、時間的に連続した負荷を被試験体に印加して、被試験体の試験を行うことが可能となる。次に、本発明の実施形態について図面を参照して説明する。[第1の実施形態]図1は、本発明の評価試験装置の第1の実施形態を示すブロック図である。図1に示す評価試験装置100は、被試験体1と接続されるよう構成されている。被試験体1は、評価試験装置100による評価試験を受けるデバイスであり、複数の外付端子22a、2b、2c、2dを有している。外付端子2には、評価試験装置100から試験負荷信号77a、7b、7c、7dが印加されるようになっている。なお、図1に示した被試験体1の外付端子2の数4個は、あくまでも例示であり、この数より少なくてもよいし、或いは、多くてもよい。被試験体1の例としては、ダイオードや集積回路などの単一半導体デバイスや、単体のプリント回路板、或いは、マザーボードとして使用されるプリント回路板などを挙げることができるが、これらに限定されるものではない。評価試験装置100は、負荷バッファアンプ33a、3b、3c、3d、負荷バッファイネーブル制御部1313a、13b、13c、13d、試験信号発生器10を含んでいる。また、測定用バッファアンプ55a、5b、5c、5d、測定用バッファイネーブル制御部1515a、15b、15c、15d、遅延回路20を含んでいる。さらに、加算器21、ADAnaloguetoDigital:エーディー変換器22を含んでいる。またさらに、制御部23、レジスタ24、タイマー25、メモリコントローラ26、メモリ27を含んでいる。試験信号発生器10は、制御部23の制御により被試験体1に印加するための試験信号を発生させる。そして、その試験信号は、各負荷バッファアンプ3を介して、被試験体1の各外付端子2に試験負荷信号77a、7b、7c、7dとして印加される。また、各負荷バッファイネーブル制御部13は、制御部23の制御により、各負荷バッファアンプ3のイネーブル状態を制御する。各測定用バッファアンプ5は、被試験体1の各外付端子2に接続するよう構成されている。そして、被試験体1の各外付端子2から出力される負荷状態を、各外付端子2に対応して設けられている測定用バッファアンプ5で測定する。遅延回路20は、制御部23の制御により、各測定用バッファイネーブル制御部15に対して順次バッファイネーブル信号を遅延させるようにして発生する。また、各測定用バッファイネーブル制御部15は、遅延回路20からのバッファイネーブル信号を受信した際に、各測定用バッファアンプ5をイネーブル状態とするイネーブル信号88a、8b、8c、8dを出力する。すなわち、各測定用バッファアンプ5は、遅延回路20からの時間差を持ったバッファイネーブル信号により、順次、被試験体1の各外付端子2から出力される負荷状態を測定するよう動作する。そして、測定した測定結果信号99a、9b、9c、9dを加算器21に対し順次送出する。加算器21は、各測定用バッファアンプ5から時間差を持って出力される測定結果信号9を加算し、AD変換器22に送出する。AD変換器22は、加算器21から送出された測定結果信号9を加算した加算信号をAD変換し、制御部23に送出する。なお、AD変換器22は遅延回路20と接続されており、遅延回路20が送出しているバッファイネーブル信号を受信するよう構成されている。従って、AD変換器22が、測定結果信号9を加算した加算信号をAD変換するタイミングは、遅延回路20からのバッファイネーブル信号を受信したタイミングで行う。このタイミングは、各測定用バッファイネーブル制御部15が、各測定用バッファアンプ5に対してイネーブル信号8を出力したタイミングと一致している。従って、イネーブル信号8を受信した各測定用バッファアンプ5が測定結果信号9を送出するタイミングと一致するようになっている。制御部23は、評価試験装置100の全体の動作制御を行い、特に、上述したように、試験信号発生器10、負荷バッファイネーブル制御部13、遅延回路20の動作制御を行う。また、レジスタ24、タイマー25、メモリコントローラ26およびメモリ27を接続し、これらの機器の制御も行う。レジスタ24は、評価試験装置100が被試験体1の評価試験を行い、被試験体1の異常状態、すなわち、被試験体1の内部状態がショート短絡している状態、を検出した場合、その状態および検出日時などを記憶する。タイマー25は、年月日と時刻の日時データを発生させる。メモリコントローラ26は、メモリ27へのデータの書き込み、読み出しの制御を行う。メモリ27は、制御部23が生成したデータを記憶すると共に、該データの読み出しを行わせる。特に、メモリ27は、評価試験装置100が検出した被試験体1の状態データを時系列データとして記憶するようになっている。次に、図2を参照して、本実施形態の動作について説明する。図2は、本実施形態の動作を説明するタイミングチャートである。なお、以降の説明において、図1に示した評価試験装置100の構成要素の内の、遅延回路20、加算器21、AD変換器22、制御部23、レジスタ24、タイマー25、メモリコントローラ26、メモリ27をまとめて、制御手段、とも称するものとする。図1の評価試験装置100と被試験体1が接続され、評価試験が開始されると、試験信号発生器10は、制御部23の制御により、設定された試験信号を発生させ、負荷バッファアンプ33a~3dへ出力する。同時に、制御部23は、負荷バッファイネーブル制御部1313a~13dに対し、負荷バッファアンプ3の全てをイネーブルする信号を出力する。このことにより、負荷バッファアンプ33a~3dは全てイネーブル状態となり、試験信号発生器10から入力した試験信号を、試験負荷信号77a~7dとして被試験体1の外付端子22a~2dに印加する。この試験負荷信号7の状態を図2aに示す。すなわち、負荷バッファアンプ33a~3dは、時間的に連続した試験負荷信号7を被試験体1に印加するようになっている。同時に、評価試験装置100の制御部23は、遅延回路20に対し、測定用バッファイネーブル制御部1515a~15dに順次、バッファイネーブル信号を遅延させながら発生させるよう制御する。これにより、測定用バッファイネーブル制御部1515a~15dは、測定用バッファアンプ55a~5dを、順次イネーブル状態とするイネーブル信号88a~8dを出力する。イネーブル信号8は、それぞれ所定の時間幅を持つタイミング信号である。このイネーブル信号8の状態を図2bに示す。このことにより、測定用バッファアンプ55a~5dの各々は、対応するイネーブル信号88a~8dが立ち上がっている期間だけ、対応する外付端子2に現れる負荷状態を測定し、その測定結果信号99a~9dを加算器21に送出することができる。なお、被試験体1の或る外付端子2に対応する負荷状態が所定の範囲を超えている場合、制御部23は当該外付端子2に対応する負荷バッファアンプ3に対する試験負荷信号7だけを立ち下げ、当該負荷バッファアンプ3からの試験負荷信号7の出力を停止させることが望ましい。これは、被試験体1の内部に、設計範囲外の負荷状態を生じさせるショート短絡状態などの不具合が存在する可能性があるからである。以上、図2を参照して、本実施形態の動作について説明した。以上説明したように、本実施形態の評価試験装置100は、複数の外付端子2を有するデバイスすなわち、被試験体1の評価試験を行うことができる。すなわち、本実施形態の評価試験装置100は、複数の外付端子を有するデバイス被試験体1の前記複数の外付端子それぞれに、試験負荷信号を印加する複数の第1のバッファアンプ負荷バッファアンプ3を備えている。また、前記複数の外付端子の負荷状態をそれぞれ測定して測定結果信号として出力する複数の第2のバッファアンプ測定用バッファアンプ5を備えている。さらに、前記複数の第1のバッファアンプから前記試験負荷信号を印加させながら、前記複数の第2のバッファアンプを順次駆動して前記測定結果信号を出力させるよう制御する制御手段を備えている。従って、本実施形態の評価試験装置100によれば、時間的に連続した負荷を被試験体1に印加して、被試験体1の試験を行うことが可能となる。なお、図1に示した評価試験装置100が、被試験体1の評価試験を行う方法としては以下の2種類の方法が有る。すなわち、電圧印加電流測定SVMI:SourceVoltageMeasureCurrentと、電流印加電圧測定SIMV:SourceCurrentMeasureVoltageの2種類の方法である。以下、電圧印加電流測定SVMIを適用した具体例を第2の実施形態として示し、電流印加電圧測定SIMVを適用した具体例を第3の実施形態として示すものとする。[第2の実施形態]以下、図1に示した第1の実施形態に、電圧印加電流測定SVMIを適用した具体例を、本発明による第2の実施形態として説明する。図3は、本発明の評価試験装置の第2の実施形態を示すブロック図である。図3においては、評価試験装置100-1が、被試験体1の外付端子2に電圧を印加するようになっている点だけが、図1の評価試験装置100と異なっている。従って、図3において、図1の構成要素に対応するものは同一の参照数字または符号を付し、その説明を極力省略するものとする。図3に示す評価試験装置100-1は、図1と同様に、被試験体1と接続されるよう構成されている。被試験体1は、評価試験装置100-1による評価試験を受けるデバイスであり、複数の外付端子22a、2b、2c、2dを有している。なお、図3における被試験体1は、その内部回路として、等価的にダイオード30を組み込んだデバイスを、一例として示すものである。評価試験装置100-1は、第1の実施形態と同様に、負荷バッファアンプ33a、3b、3c、3d、負荷バッファイネーブル制御部1313a、13b、13c、13d、試験信号発生器10を含んでいる。また、測定用バッファアンプ55a、5b、5c、5d、測定用バッファイネーブル制御部1515a、15b、15c、15d、遅延回路20を含んでいる。さらに、加算器21、AD変換器22を含んでいる。またさらに、制御部23、レジスタ24、タイマー25、メモリコントローラ26、メモリ27を含んでいる。上述した各構成要素の機能は、第1の実施形態と同様であるため、各機能に関する説明は省略するものとし、第2の実施形態に特有の点について、以下に説明するものとする。図3に示すように、電圧印加電流測定SVMIを適用した評価試験装置100-1は、負荷バッファアンプ33a、3b、3c、3dの出力側に、抵抗器RRa、Rb、Rc、Rdを有している。そして、抵抗器Rを介して、被試験体1の外付端子22a、2b、2c、2dに試験負荷信号77a、7b、7c、7dを印加するようになっている。そして、測定用バッファアンプ55a、5b、5c、5dは、抵抗器RRa、Rb、Rc、Rdの各々両端の電位差を検出することで、被試験体1の外付端子2の負荷状態としての電流を測定するようになっている。また、図3の被試験体1の外付端子2はそれぞれダイオード30を介して接地されている。ここで、各外付端子2にハイレベルの電圧が印加されると、対応するダイオード30は逆バイアス状態となるため、ショート短絡がない限り、当該外付端子2に流れる電流は極めて小さいものとなる。例えば、負荷バッファアンプ3aから負荷電圧Vaが出力され、抵抗器Raを介して、被試験体1の外付端子2aに印加されたとする。この時、被試験体1の外付端子2aに流れる電流Iaは、抵抗器Raの両端に生じる電圧に比例するため、測定用バッファアンプ5aにより測定することができる。例として、負荷電圧Va=0.8V、抵抗器Raの抵抗値=1KΩであるものとする。ここで、被試験体1の外付端子2aに対応するダイオード30或いはその配線に導通が無いハイインピーダンス状態である場合、すなわち、ショート状態で無い場合、Ia=約0mAとなる。逆に、被試験体1の外付端子2aに対応するダイオード30或いはその配線に導通が有るローインピーダンス状態である場合、すなわち、ショート状態である場合、Ia=0.8mAとなる。従って、この電流値を測定して判定することにより、ショート状態の有無の検出が可能となる。次に、図4を参照して、本実施形態の動作について説明する。図4は、本発明の第2の実施形態の動作を説明するタイミングチャートである。なお、以降の説明において、図3に示した評価試験装置100-1の構成要素の内の、遅延回路20、加算器21、AD変換器22、制御部23、レジスタ24、タイマー25、メモリコントローラ26、メモリ27をまとめて、制御手段、とも称するものとする。図3において、評価試験装置100-1により被試験体1の評価試験を実施する場合、被試験体1の外付端子2a、2b、2c、2dに、それぞれ、評価試験装置100-1の負荷バッファアンプ3a、3b、3c、3dの出力側を接続する。このような接続状態で、評価試験が開始されると、制御部23は、評価試験装置100-1内の各種制御を開始する。まず、制御部23は、試験信号発生器10に試験電圧値を設定する。そして、レジスタ24を初期化する。レジスタ24を初期化することにより、レジスタ24が有するショート検出フラグとショート検出日時がリセットされる。また、制御部23は、タイマー25から評価試験の開始日時を取得し、レジスタ24内に記憶させる。次に、制御部23は、レジスタ24内のショート検出フラグがリセットされていることを確認し、試験信号発生器10に、設定された試験信号を発生させ、負荷バッファアンプ33a~3dへ出力させる。同時に、制御部23は、負荷バッファイネーブル制御部1313a~13dに対し、負荷バッファアンプ3の全てをイネーブルする信号を出力する。このことにより、負荷バッファアンプ33a~3dは全てイネーブル状態となる。そして、負荷バッファアンプ33a~3dは、試験信号発生器10から入力した試験信号を、試験負荷信号77a~7dとして被試験体1の外付端子22a~2dに印加する。この試験負荷信号7電圧Vの状態を図4aの下段に示す。すなわち、負荷バッファアンプ33a~3dは、時間的に連続した試験負荷信号7を被試験体1に印加するようになっている。同時に、評価試験装置100-1の制御部23は、遅延回路20に対し、測定用バッファイネーブル制御部1515a~15dに順次、バッファイネーブル信号を遅延させながら発生させるよう制御する。これにより、測定用バッファイネーブル制御部1515a~15dは、測定用バッファアンプ55a~5dを、順次イネーブル状態とするイネーブル信号88a~8dを出力する。イネーブル信号8は、それぞれ所定の時間幅を持つタイミング信号である。このイネーブル信号8の状態を図4aの上段に示す。このことにより、測定用バッファアンプ55a~5dの各々は、対応するイネーブル信号88a~8dが立ち上がっている期間だけ、対応する外付端子2に現れる負荷状態を測定し、その測定結果信号99a~9dを加算器21に送出することができる。この測定結果信号9の状態を図4aの中段に示す。図4aは、被試験体1の内部にショート状態が無い場合を示すものであるため、被試験体1の外付端子2は何れもハイインピーダンス状態であるから、測定結果信号9電流Iは何れもほとんど0に近い値となっている。測定結果信号9は、順次加算器21に出力され、AD変換器22によってディジタル値に変換され、制御部23へ出力される。制御部23は、こうして得られた測定結果信号9を順次入力し、所定の閾値と順次比較し判定する。そして、その判定結果をタイマー25からの日時データと共に、時系列データとしてメモリ27に記憶させる。ここでは、被試験体1の内部はショート状態で無いため、レジスタ24内のショート検出フラグはリセットされたままである。次に、図4bを参照して、測定結果信号9が所定の閾値を超えている場合について説明する。図4bの時間t1において、測定結果信号9aとして所定の閾値を超えた値が現れている。すなわち、時間t1で制御部23に入力された測定結果信号9aは所定の閾値を超えた値となっている。そこで、制御部23は、レジスタ24内の測定結果信号9aに対応するショート検出フラグをセットする。そして、測定結果信号9aに対応する負荷バッファイネーブル制御部13aに対しアンイネーブル信号を出力し、負荷バッファアンプ3aからの試験負荷信号7a電圧Vaの出力を停止する。この状態を、図4b下段の試験負荷信号7aとして示している。なお、他の測定結果信号9が所定の閾値を超えた場合も同様である。以上、図4を参照して、本実施形態の動作について説明した。以上説明したように、本実施形態の評価試験装置100-1は、複数の外付端子2を有するデバイスすなわち、被試験体1の評価試験を行うことができる。すなわち、本実施形態の評価試験装置100-1は、複数の外付端子を有するデバイス被試験体1の前記複数の外付端子それぞれに、試験負荷信号を印加する複数の第1のバッファアンプ負荷バッファアンプ3を備えている。また、前記複数の外付端子の負荷状態をそれぞれ測定して測定結果信号として出力する複数の第2のバッファアンプ測定用バッファアンプ5を備えている。さらに、前記複数の第1のバッファアンプから前記試験負荷信号を印加させながら、前記複数の第2のバッファアンプを順次駆動して前記測定結果信号を出力させるよう制御する制御手段を備えている。また、前記制御手段は、ある測定結果信号が所定の閾値を超えているか否かの判定結果を検出日時と共に時系列データとして記憶する、ようになっている。さらに、前記制御手段は、ある測定結果信号が所定の閾値を超えている場合には、当該測定結果信号に対応するデバイスの外付端子への試験負荷信号の出力を停止するように前記第1のバッファアンプを制御する、ようになっている。またさらに、本実施形態の評価試験装置100-1は、デバイスの外付端子に電圧を印加し、前記測定結果信号として電流を測定する、ようにしている。従って、本実施形態の評価試験装置100-1によれば、時間的に連続した負荷を被試験体1に印加して、被試験体1の試験を行うことが可能となる。また、デバイスの評価試験開始時間や終了時間およびその間のデバイスのオープン或いはショート状態を後に検証することが可能となる。さらに、デバイス内に生じたショート状態の回路には試験負荷信号を負荷せず、当該回路を保護することが可能となる。第3の実施形態次に、図1に示した第1の実施形態に、電流印加電圧測定SIMVを適用した具体例を、本発明による第3の実施形態として説明する。図5は、本発明の評価試験装置の第3の実施形態を示すブロック図である。図5においては、評価試験装置100-2が、被試験体1の外付端子2に電流を印加するようになっている点だけが、図1の評価試験装置100と異なっている。従って、図5において、図1の構成要素に対応するものは同一の参照数字または符号を付し、その説明を極力省略するものとする。図5に示す評価試験装置100-2は、図1と同様に、被試験体1と接続されるよう構成されている。被試験体1は、評価試験装置100-2による評価試験を受けるデバイスであり、複数の外付端子22a、2b、2c、2dを有している。なお、図5における被試験体1は、その内部回路として、等価的にダイオード30を組み込んだデバイスを、一例として示すものである。評価試験装置100-2は、第1の実施形態と同様に、負荷バッファアンプ33a、3b、3c、3d、負荷バッファイネーブル制御部1313a、13b、13c、13d、試験信号発生器10を含んでいる。また、測定用バッファアンプ55a、5b、5c、5d、測定用バッファイネーブル制御部1515a、15b、15c、15d、遅延回路20を含んでいる。さらに、加算器21、AD変換器22を含んでいる。またさらに、制御部23、レジスタ24、タイマー25、メモリコントローラ26、メモリ27を含んでいる。上述した各構成要素の機能は、第1の実施形態と同様であるため、各機能に関する説明は省略するものとし、第3の実施形態に特有の点について、以下に説明するものとする。図5に示すように、電流印加電圧測定SIMVを適用した評価試験装置100-2は、負荷バッファアンプ33a、3b、3c、3dの出力側に、被試験体1の外付端子22a、2b、2c、2dを接続している。そして、被試験体1の外付端子2に試験負荷信号77a、7b、7c、7dを印加するようになっている。ここで、試験負荷信号7は電流Iである。そして、測定用バッファアンプ55a、5b、5c、5dは、被試験体1の外付端子22a、2b、2c、2dの電圧を検出することで、被試験体1の外付端子2の負荷状態としての電圧を測定するようになっている。また、図5の被試験体1の外付端子2はそれぞれダイオード30を介して接地されている。ここで、各外付端子2に電流が印加されると、対応するダイオード30は逆バイアス状態となるため、ショート短絡がない限り、当該外付端子2の電圧は、負荷バッファアンプ33a~3dが出力する電圧と同程度となる。例えば、負荷バッファアンプ3aから負荷電流Iaが出力され、被試験体1の外付端子2aに印加されたとする。この時、被試験体1の外付端子2aに流れる電流Iaは、極めて小さい。すなわち、測定用バッファアンプ5aが測定する電圧値は、負荷バッファアンプ3aの出力電圧と同程度となる。つまり、被試験体1の外付端子2aに対応するダイオード30或いはその配線に導通が無いハイインピーダンス状態である場合ショート状態で無い場合、外付端子2aの電圧値は、負荷バッファアンプ3aの電圧値と同程度となる。逆に、被試験体1の外付端子2aに対応するダイオード30或いはその配線に導通が有るローインピーダンス状態である場合ショート状態である場合、Ia=0.1mAとすると、外付端子2aには多大な電流が流れ、その結果、外付端子2aの電圧値は約0Vとなる。従って、この電圧値を測定して判定することにより、ショート状態の有無の検出が可能となる。なお、第3の実施形態の動作は、第2の実施形態と以下の点でのみ異なるものである。すなわち、被試験体1の外付端子2には、試験負荷信号7として電流Iが印加される。そして、測定用バッファアンプ5は、外付端子2の電圧Vを検出し、当該電圧値を測定結果信号9として制御手段に出力する、点でのみ異なっている。従って、第3の実施形態の動作に関するこれ以上の説明は省略するものとする。以上説明したように、本実施形態の評価試験装置100-2は、複数の外付端子2を有するデバイスすなわち、被試験体1の評価試験を行うことができる。すなわち、本実施形態の評価試験装置100-2は、複数の外付端子を有するデバイス被試験体1の前記複数の外付端子それぞれに、試験負荷信号を印加する複数の第1のバッファアンプ負荷バッファアンプ3を備えている。また、前記複数の外付端子の負荷状態をそれぞれ測定して測定結果信号として出力する複数の第2のバッファアンプ測定用バッファアンプ5を備えている。さらに、前記複数の第1のバッファアンプから前記試験負荷信号を印加させながら、前記複数の第2のバッファアンプを順次駆動して前記測定結果信号を出力させるよう制御する制御手段を備えている。また、前記制御手段は、ある測定結果信号が所定の閾値を超えているか否かの判定結果を検出日時と共に時系列データとして記憶する、ようになっている。さらに、前記制御手段は、ある測定結果信号が所定の閾値を超えている場合には、当該測定結果信号に対応するデバイスの外付端子への試験負荷信号の出力を停止するように前記第1のバッファアンプを制御する、ようになっている。またさらに、本実施形態の評価試験装置100-2は、デバイスの外付端子に電流を印加し、前記測定結果信号として電圧を測定する、ようにしている。従って、本実施形態の評価試験装置100-2によれば、時間的に連続した負荷を被試験体1に印加して、被試験体1の試験を行うことが可能となる。また、デバイスの評価試験開始時間や終了時間およびその間のデバイスのオープン或いはショート状態を後に検証することが可能となる。さらに、デバイス内に生じたショート状態の回路には試験負荷信号を負荷せず、当該回路を保護することが可能となる。なお、本発明の第2の実施形態では、電圧印加電流測定SVMIを適用し、第3の実施形態では、電流印加電圧測定SIMVを適用したものとなっている。従って、本発明の評価試験装置は、評価試験の方法として、電圧印加電流測定SVMI或いは電流印加電圧測定SIMVの何れでも選択できる、という利便性を有している。