"半導体基板と、前記半導体基板の一面に形成され、微細電子素子チップについての入出力信号を処理する半導体集積回路と、前記半導体基板の他面に形成され、前記半導体集積回路と電気的連結手段により連結された信号入出力端子と、を含み、前記半導体集積回路は、電源変換回路を含み、前記電源変換回路に供給された第1大きさの入力電圧は、互いに異なる大きさの複数の出力電圧に変換され、前記微細電子素子チップに供給されることを特徴とするパッケージ回路基板。前記半導体基板は、シリコン基板であり、前記半導体基板の一面に形成された半導体集積回路は、前記シリコン基板上に形成されることを特徴とする請求項1に記載のパッケージ回路基板。前記電源変換回路には、第1大きさの入力電圧のみが供給されることを特徴とする請求項1に記載のパッケージ回路基板。前記半導体基板の他面にN個ここで、Nは自然数の信号入出力端子が形成された場合、前記第1大きさの入力電圧は、K個ここで、K≦N/10、Kは自然数の信号入出力端子を通じて前記電源変換回路に供給されることを特徴とする請求項3に記載のパッケージ回路基板。前記半導体基板上に形成されたキャパシタをさらに含み、前記第1大きさの入力電圧は、前記電源変換回路と前記キャパシタを通じて前記微細電子素子チップに供給されることを特徴とする請求項1に記載のパッケージ回路基板。前記半導体基板の他面にN個ここで、Nは自然数の信号入出力端子が形成された場合、前記第1大きさの入力電圧は、P個ここで、P≦N/20、Pは自然数の信号入出力端子を通じて前記電源変換回路に供給されることを特徴とする請求項5に記載のパッケージ回路基板。微細電子素子チップと、半導体基板と、前記半導体基板の一面に形成され、前記微細電子素子チップと第1の電気的連結手段により連結されて前記微細電子素子チップについての入出力信号を処理する半導体集積回路と、前記半導体基板の他面に形成され、前記半導体集積回路と第2の電気的連結手段により連結された信号入出力端子と、を備えるパッケージ回路基板と、を含み、前記半導体集積回路は、電源変換回路を含み、前記電源変換回路に供給された第1大きさの入力電圧は、互いに異なる大きさの複数の出力電圧に変換され、前記微細電子素子チップに供給されることを特徴とするパッケージ。前記半導体基板は、シリコン基板であり、前記半導体基板の一面に形成された半導体集積回路は、前記シリコン基板上に形成されることを特徴とする請求項7に記載のパッケージ。前記信号入出力端子は、ソルダボールであり、前記第2の電気的連結手段は、前記半導体基板を貫通して形成されたビアホール内の導電性物質であり、前記微細電子素子チップと前記第1の電気的連結手段が形成された前記半導体基板の表面は、絶縁性封止樹脂で封じられることを特徴とする請求項8に記載のパッケージ。前記第1の電気的連結手段は、ワイヤボンディング又はフリップチップボンディングであることを特徴とする請求項9に記載のパッケージ。本発明の技術的課題は、半導体基板を回路基板として使用して回路基板上に能動素子Activeelement又は受動素子Passiveelementをパターン形成して信号入出力端子の個数を減少させて小型化することができ、パッケージ製品特性を向上させ得るパッケージ回路基板を提供するところにある。本発明の他の技術的課題は、半導体基板を回路基板として使用して回路基板上に能動素子又は受動素子をパターン形成して信号入出力端子の個数を減少させて小型化することができ、パッケージ製品特性を向上させ得るパッケージ回路基板を用いたパッケージを提供するところにある。前述した技術的課題を達成するための本発明の一実施形態によるパッケージ回路基板は、半導体基板と、半導体基板の一面に形成され、微細電子素子チップについての入出力信号を処理する半導体集積回路と、半導体基板の他面に形成され、半導体集積回路と電気的連結手段により連結された信号入出力端子と、を含む。また、前述した他の技術的課題を達成するための本発明の一実施形態によるパッケージは、微細電子素子チップと、半導体基板と、半導体基板の一面に形成され、微細電子素子チップと第1の電気的連結手段により連結されて微細電子素子チップについての入出力信号を処理する半導体集積回路と、半導体基板の他面に形成され、半導体集積回路と第2の電気的連結手段により連結された信号入出力端子と、を備えるパッケージ回路基板と、を含む。その他実施形態の具体的な事項は、詳細な説明及び図面に含まれている。前述したように、本発明に従うパッケージ回路基板及びこれを用いたパッケージによれば、小型化され、製品の特性が向上されたパッケージ回路基板及びこれを用いたパッケージを製造することができる。本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。本発明の実施形態による微細電子素子チップは、DRAM、SRAM、フラッシュメモリなどの高集積半導体メモリチップ、MEMSMicroElectroMechanicalSystemsチップ、光電子optoelectronic素子チップ、又はCPU、DSPなどのプロセッサーなどを含む。従って、微細電子素子チップは、同一種類の電子素子チップとしてのみ構成されることもでき、1つの完全な機能を提供するために必要な相異なる種類の電子素子チップから構成されることもできる。ここで、一つの完全な機能を提供するために必要な相異なる種類の電子素子チップから構成された単一チップデータ処理装置は、プロセッサー、メモリ及び周辺装置から構成される。プロセッサーとしては、CISC複合命令セットコンピューティングCPU、又はRISC縮小命令セットコンピューティングCPUなどが使用される。DSPDigitalSignalProcessor又はCPUとDSPの組合がプロセッサーとして使用されることもできる。メモリは、揮発性メモリSRAM、DRAM及び/又は非揮発性メモリマスクROM、EEPROM、Flashから構成されることができる。周辺装置は、ディテクタdetector、カウンター/タイマー、I/O、コントローラなどの一般装置又はLCDコントローラ、グラフィックスコントローラ、ネットワークコントローラなどの特殊目的装置などに多様である。データ処理装置がデータ貯蔵、データの引き出し及び処理などを円滑に遂行するようにこれらプロセッサー、メモリ及び周辺装置は、住所バス、データバス及びコントロールバスなどにより有機的に連結されている。また、本発明に従う微細電子素子チップが実装されるパッケージ回路基板を構成する半導体基板は、シリコンウェーハ、SOISiliconOnInsulatorウェーハ、ガリウム砒素ウェーハ、シリコンゲルマニウムウェーハ、セラミックウェーハ、石英ウェーハなどがあるが、これは例示的なことに過ぎない。こうした半導体基板は、微細加工が容易でその上に実装される微細電子素子チップの動作の効率性又は有用性向上に必要な多様な半導体集積回路を構成することが可能である。ここで、半導体集積回路は、微細電子素子チップにより多様な形態で具現されることができるが、例えば微細電子素子チップが選択的に活性化される2以上の構成要素を含む場合、マルチプレクサ回路を半導体集積回路として使用することができ、微細電子素子チップが2以上の相異なる電源電圧を必要とする場合、電圧変換回路を半導体集積回路として使用することができる。以下、図1A~図1Eを参照して本発明の第1の実施形態を詳細に説明する。図1Aは、本発明の第1の実施形態によるパッケージの平面図である。図1Bは、図1AのA部分を拡大した部分拡大平面図である。図1Cは、図1Aの背面図である。図1Dは、図1AのBB’についての断面図である。そして、図1Eは、図1DのC部分を拡大した部分拡大断面図である。図1A~図1Eに示されたように、本発明の第1の実施形態によるパッケージ100は、パッケージ回路基板105とその上に実装された微細電子素子チップ130とから構成される。このパッケージ回路基板105は、半導体基板110と、半導体基板110の一面にパターンされて形成された半導体集積回路120と、ビアホール150と連結された信号入出力端子160と、から構成される。ここで、半導体基板110は、代表的な例としてシリコンSi基板を使用することができる。そして、微細電子素子チップ130は、半導体基板110の一面に実装されて外部からの信号を処理する役割をする。本実施形態によるパッケージ100で、微細電子素子チップ130は、半導体基板110とワイヤボンディングWireBonding140により電気的に連結される。図1Bに示されたように、半導体基板110上に形成された基板パッド115と微細電子素子チップ130上に形成されたチップパッド135がワイヤボンディング140により電気的に連結される。そして、図1Cに示されたように、半導体基板110の背面には、多数の信号入出力端子160が格子状に配置される。ここで、信号入出力端子160としては、ソルダボールを使用することができる。以下、図1B、図1D及び図1Eを参照して微細電子素子チップ130と信号入出力端子160との入出力信号が伝達される経路を調べる。微細電子素子チップ130上に形成されたチップパッド135と、半導体基板110上に形成された基板パッド115がワイヤボンディング140により電気的に連結され、こうした基板パッド115は、第2の配線パターン120bを通じて半導体集積回路120と電気的に連結される。そして、半導体集積回路120と信号入出力端子160は、第1の配線パターン120aとビアホール150内の導電性物質により電気的に連結される。半導体基板110の所定の部分にエッチング技術又はレーザを用いてビアホール150を形成する。ビアホール150は、半導体基板110の上面に形成された半導体集積回路120と第1の配線パターン120aにより電気的に連結され、半導体基板110の下面に形成された信号入出力端子160と電気的に連結される。ビアホール150の内部を充填する導電性物質としては、Cu、Al、Ag、Au、Niなどを使用するのが望ましい。こうした導電性物質は、スパッタリング、化学気相蒸着Chemicalvapordeposition又は電気鍍金electroplatingなどの方法に形成することができる。微細電子素子チップ130についての入出力信号は、半導体集積回路120を通過して所定の電気的信号処理を遂行した後、信号入出力端子160を通じて外部に伝達される。こうしたパッケージ100がメモリデバイスを構成するとき、信号入出力端子160は、アドレス及び命令信号を伝達しデータを入出力する。図1D及び図1Eに示されたように、微細電子素子チップ130とワイヤボンディング140とを絶縁性封止樹脂170に封じることが望ましい。ここで、絶縁性封止樹脂170は、電気的に接合された部分の信頼性の向上と接合部分の強度の補強を図る。絶縁性封止樹脂170としては、絶縁性のエポキシ樹脂、絶縁性のシリコン樹脂などが使用されることができる。以下、図2A~図2Dを参照して本発明の第2の実施形態を詳細に説明する。図2Aは、本発明の第2の実施形態によるパッケージの平面図である。図2Bは、図2Aの背面図である。図2Cは、図2AのDD’についての断面図である。そして、図2Dは、図2CのE部分を拡大した部分拡大断面図である。図2A~図2Dに示されたように、本発明の第2の実施形態によるパッケージ200は、パッケージ回路基板205とその上に実装された微細電子素子チップ230とから構成される。このパッケージ回路基板205は、半導体基板210と、半導体基板210の一面にパターンされて形成された半導体集積回路220と、ビアホール250と連結された信号入出力端子260と、から構成される。ここで、半導体基板210は、代表的な例としてシリコン基板を使用することができる。そして、微細電子素子チップ230は、半導体基板210の一面に実装されて外部からの信号を処理する役割をする。本実施形態によるパッケージ200で、微細電子素子チップ230は、半導体基板210とフリップチップボンディングFlipChipBonding240により電気的に連結される。図2Dに示されたように、半導体基板210上に形成された基板パッド215と微細電子素子チップ230は、フリップチップボンディング240により電気的に連結される。そして、図2Dに示されたように、半導体基板210の背面には、多数の信号入出力端子260が格子に沿って配置される。ここで、信号入出力端子260としては、ソルダボールを使用することができる。以下、図2Dを参照して微細電子素子チップ230と信号入出力端子260との入出力信号が伝達される経路を調べる。微細電子素子チップ230と半導体基板210上に形成された基板パッド215がフリップチップボンディング240により電気的に連結され、こうした基板パッド215は、半導体集積回路220と電気的に連結される。そして、半導体集積回路220と信号入出力端子260は、配線パターン220aとビアホール250内の導電性物質により電気的に連結される。本実施形態でのビアホール250は、第1の実施形態でのビアホール250と同一な方法に製造し、同一な物質に充填する。微細電子素子チップ230についての入出力信号は、半導体集積回路220を通過して所定の電気的信号処理を遂行した後、信号入出力端子260を通じて外部に伝達される。こうしたパッケージ200がメモリデバイスを構成するとき、信号入出力端子260は、アドレス及び命令信号を伝達しデータを入出力する。図2C及び図2Dに示されたように、微細電子素子チップ230とフリップチップボンディング240を絶縁性封止樹脂270に封じることが望ましい。以下、第1の実施形態と第2の実施形態で説明した半導体集積回路を詳細に説明する。図3は、本発明の半導体集積回路についての実施形態としてマルチプレクサMultiplexorを含むブロック図である。図面符号300は、微細電子素子チップ130,230を構成するモジュールを示し、図面符号350は、半導体基板110,210の一面に形成された半導体集積回路120,220を示し、図面符号360は、ソルダボール又はピンのような外部入出力端子160,260を示すことである。基本入出力システムであるBIOSのセットアップ情報を貯蔵している記憶装置として使用されるROM又はキャッシュメモリとして使用されるSRAMの場合、アドレスバスAddressbus310とデータバスDatabus315は、同時に動作しない。従って、ROM又はSRAMのアドレスバス310とROM又はSRAMのデータバス315に第1のマルチプレクサ352を連結して、I/Oピンを共有することができる。例えば、ROM又はSRAMのアドレスバス310のため26ピンが割り当てられ、ROM又はSRAMのデータバス315のため15ピンが割り当てられる場合、第1のマルチプレクサ352を連結すれば、必要な信号入出力端子360の総数が41ピンから26ピンへ次第に減る効果がある。そして、メインメモリとして使用されるSDRAMで第1のバンクBank320,325と第2のバンク330,335がある場合、SDRAMの第1のバンク320,325とSDRAMの第2のバンク330,335は同時に動作しない。従って、各バンクのアドレスバス320,330又はデータバス325,335は共有することができる。すなわち、SDRAMの第1のバンクのアドレスバス320とSDRAMの第2のバンクのアドレスバス330を第2のマルチプレクサ354に連結し、SDRAMの第1のバンクのデータバス325とSDRAMの第2のバンクのデータバス335を第3のマルチプレクサ356に連結して、I/Oピンを共有することができる。例えば、SDRAMの第1のバンクのアドレスバス320とSDRAMの第2のバンクのアドレスバス330のためそれぞれ15ピンが割り当てられ、SDRAMの第1のバンクのデータバス325とSDRAMの第2のバンクのデータバス335のためそれぞれ32ピンが割り当てられる場合、第2のマルチプレクサ354と第3のマルチプレクサ356とを用いれば、必要な信号入出力端子360の総数が94ピンから47ピンへ次第に減る効果がある。以上、マルチプレクサの実施態様としてROM又はSRAMのアドレスバス310とデータバス315とのマルチプレクサ352と、SDRAMの第1のバンク320,325と第2のバンク330,335とのマルチプレクサ354,356を言及するが、これは例示的なことに過ぎない。図4は、マルチプレクサの論理回路図である。図4に示されたように、マルチプレクサ回路は、第1のクロック信号clkAと制御信号selの反転信号が入力される第1のNANDゲートNAND1と、制御信号selと第2のクロック信号clkBが入力される第2のNANDゲートNAND2と、第1のNANDゲートNAND1の出力信号in1と第2のNANDゲートNAND2の出力信号in2が入力される第3のNANDゲートNAND3と、第3のNANDゲートNAND3の出力信号outを受信して反転された信号clk_outを出力するインバータIV2から構成されている。マルチプレクサ回路は、制御信号selに応じて第1のクロック信号clkAと第2のクロック信号clkBのうち一つを出力信号clk_outとして出力する。図5は、図4に示された第3のNANDゲートNAND3を示した回路図である。図5に示されたように、第3のNANDゲートNAND3は、電源電圧Vccと出力端子outとの間に並列に接続され、ゲートに第1のNANDゲートNAND1の出力信号in1と第2のNANDゲートNAND2の出力信号in2がそれぞれ入力されるPMOSトランジスタP1,P2と、出力端子outと接地電圧Vssとの間に直列に接続され、ゲートに第1のNANDゲートNAND1の出力信号in1と第2のNANDゲートNAND2の出力信号in2がそれぞれ入力されるNMOSトランジスタN1,N2から構成されている。第3のNANDゲートNAND3は、出力信号in1と出力信号in2が全てローLowを有するか、或いはいずれか一つがローを有すれば、出力端子outとしてハイHighを出力する。そして、出力信号in1と出力信号in2が全てハイを有するとき、NMOSトランジスタN1,N2が全て動作して出力端子outとしてローを出力する。図6は、本発明の半導体集積回路についての他の実施形態として電源変換回路を示した回路図である。図6に示されたように、電源変換回路は、抵抗R1,R2,R3とOPアンプOp-Amp1,Op-Amp2とロードキャパシタLoadCapacitorC1,C2とから構成される。システムボードSystemboardから信号入出力端子160,260を通じてパッケージ100,200に電圧V1が供給される。抵抗R1,R2,R3の大きさに比例してロードキャパシタC1,C2に出力される電圧V2,V3が変わる。すなわち、電圧V2と電圧V3は、式と式とを満足する。例えば、272ピンを有したFBGAFinepitchBGAの場合、3.3Vの電源電圧V1に26ピン、2.5Vの電源電圧V2に26ピン、1.2Vの電源電圧V3に3ピンが必要である。だが、本発明の一実施形態である電源変換回路を有した半導体基板を適用すれば、2.5Vの電源電圧V2と1.2Vの電源電圧V3のためのピン、すなわち信号入出力端子160,260は、もう以上必要がなくなる。そして、3.3Vの電源電圧V1の場合パッケージに円滑であり、安定された電源電圧を供給するため多い数のピン、すなわち26ピンを使用した。だが、本発明の一実施形態による半導体基板上に電源変換回路と共にキャパシタのような受動素子を形成した後、これらを通じてシステムボードから微細電子素子チップに電源電圧を供給する場合半導体基板上に形成されたキャパシタが電源電圧を安定化する役割をするため従来技術によるパッケージより少ない数のピンを使用しても円滑で安定された電源電圧を供給することができる。従って、3.3Vの電源電圧V1のためのピンも10ピン以下で縮小されることができる効果がある。従って、電源変換回路を内蔵したパッケージ回路基板を使用したパッケージの場合、総電源電圧V1,V2,V3に必要な信号入出力端子160,260が55ピンから10ピン以下へ次第に減って約80のピン減少効果を得ることができる。こうしたピン個数の減少は、パッケージの小型化に直接的な要因になる。また、電源変換回路を内蔵した半導体基板を使用したパッケージを使用する場合、システムボードを設計するとき、一つの電源電圧のみパッケージに伝達されてより易しくシステムボードを設計することができる。SOCで多様なIPに提供される多様な電源についてシステムボードでパッケージ100,200に一つの電源を供給した後、パッケージ100,200内の半導体基板110,210に電源変換回路を通じて多様な大きさの電源に変換されて各IPに提供されることができる。これにより、各IPの電源についての信号入出力端子160,260から一つの信号入出力端子160,260へ次第に減る効果がある。本発明の一実施形態では、電源電圧の減圧回路のみを例に挙げて説明したが、これに限定されず電源電圧の昇圧回路を適用することもできる。本発明の半導体集積回路についてのさらに他の実施形態として個別受動素子を含む回路を例に挙げることができる。こうした個別受動素子を含む回路は、キャパシタ、インダクタ、抵抗又はこれらの組合から構成されたパスフィルターpassfilterから構成されることができる。個別受動素子を含む回路のうちキャパシタの場合、微細電子素子チップ130,230の高速100MHz以上動作ときに供給電源Powersupplyに変動Fluctuationが発生するが、微細電子素子チップ130,230にキャパシタを連結すれば、安定された高速動作を具現することができる。こうしたキャパシタは、供給電源の誘導性経路Inductivepathを最小化し、また部分電池の役割をする。図7は、本発明の半導体集積回路についての実施形態として個別受動素子を含む回路のうちローパスフィルターLowpassfilterを示した回路図である。図7に示されたように、ローパスフィルター400は、抵抗410、インダクタ420、キャパシタ430などの個別的な受動素子が使用されることができる。このように、受動素子などを半導体基板上にパターンを形成することによって、システムボード上に受動素子を形成する従来のシステムに比べてシステムの小型化を追求することができる。ひいて、個別的な受動素子を連結してローパスフィルター、ハイパスフィルターなどの回路を構成することによって、微細電子素子チップの動作特性を向上させ得る。以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。"