"行列状に配置され、各々が、Nウェル領域に形成された第1および第2のP型MOS負荷トランジスタと、第1のインバータを構成するために前記第1のP型MOS負荷トランジスタと接続された、第1のPウェル領域に形成された第1のN型MOS駆動トランジスタと、第2のインバータを構成するために前記第2のP型MOS負荷トランジスタと接続された、第2のPウェル領域に形成された第2のN型MOS駆動トランジスタと、前記第1のインバータと接続され、前記第1のPウェル領域に形成された第1のN型MOSアクセストランジスタと、前記第2のインバータと接続され、前記第2のPウェル領域に形成された第2のN型MOSアクセストランジスタとを有する、複数のメモリセルを含むメモリアレイと、各々が、対応するメモリセル列に設けられ、前記第1のPウェル領域、前記第2のPウェル領域および前記Nウェル領域を給電するために設けられる行を構成する複数の給電セルとを備え、行方向に沿って前記複数の給電セルに対応して設けられ、前記給電セルと電気的に結合されて、Nウェル領域に第1の電源電圧を供給するための第1の電源供給線と、行方向に沿って前記複数の給電セルに対応して設けられ、前記給電セルと電気的に結合されて、前記第1および第2のPウェル領域に第2の電源電圧を供給するための第2の電源供給線と、行方向に沿って前記複数のメモリセルに対応して設けられ、前記給電セルと電気的に結合されて、前記第1および第2のP型MOS負荷トランジスタに第3の電源電圧を供給するための第3の電源供給線と、行方向に沿って前記複数のメモリセルに対応して設けられ、前記給電セルと電気的に結合されて、前記第1および第2のN型MOS駆動トランジスタに第4の電源電圧を供給するための第4の電源供給線とを含み、前記第1の電源供給線は、第1の金属配線層に形成され、前記第3の電源供給線は、前記第1の金属配線層よりも上の第2の金属配線層に形成され、前記第2および第4の電源供給線は、前記第2の金属配線層よりも上の第3の金属配線層に形成される、半導体記憶装置。行列状に配置され、各々が、Nウェル領域に形成された第1および第2のP型MOS負荷トランジスタと、第1のインバータを構成するために前記第1のP型MOS負荷トランジスタと接続された、第1のPウェル領域に形成された第1のN型MOS駆動トランジスタと、第2のインバータを構成するために前記第2のP型MOS負荷トランジスタと接続された、第2のPウェル領域に形成された第2のN型MOS駆動トランジスタと、前記第1のインバータと接続され、前記第1のPウェル領域に形成された第1のN型MOSアクセストランジスタと、前記第2のインバータと接続され、前記第2のPウェル領域に形成された第2のN型MOSアクセストランジスタとを有する、複数のメモリセルを含むメモリアレイと、各前記メモリセル列に対応して設けられ、各々に対応の列のメモリセルが接続される複数のビット線と、各々が、対応するメモリセル列に設けられ、前記第1のPウェル領域、前記第2のPウェル領域および前記Nウェル領域を給電するために設けられる行を構成する複数の給電セルとを備え、行方向に沿って前記複数の給電セルに対応して設けられ、前記給電セルと電気的に結合されて、Nウェル領域に第1の電源電圧を供給するための第1の電源供給線と、行方向に沿って前記複数の給電セルに対応して設けられ、前記給電セルと電気的に結合されて、前記第1および第2のPウェル領域に第2の電源電圧を供給するための第2の電源供給線と、前記第1の電源供給線は、第1の金属配線層に形成され、前記ビット線は、前記第1の金属配線層よりも上の第2の金属配線層に形成され、前記第2の電源供給線は、前記第2の金属配線層よりも上の第3の金属配線層に形成される、半導体記憶装置。行列状に配置された複数のメモリセルを有するメモリアレイと、メモリセル列にそれぞれ対応して設けられた複数のビット線対と、メモリセル行にそれぞれ対応して設けられた複数のワード線と、対応するメモリセルに第1の電源電圧を供給する複数の第1の電源供給線と、対応するメモリセルに第2の電源電圧を供給する複数の第2の電源供給線と、各々が、対応するメモリセル列に設けられ、第1のPウェル領域、第2のPウェル領域およびNウェル領域を給電するために設けられる行を構成する複数の給電セルとを備え、前記メモリセルは、前記Nウェル領域に設けられ、前記第1の電源電圧が供給されるソースノードを有する第1および第2のP型MOS負荷トランジスタと、第1のインバータを構成するために前記第1のP型MOS負荷トランジスタと接続され、前記第1のPウェル領域に設けられ、前記第2の電源電圧が供給されるソースノードを有する第1のN型MOS駆動トランジスタと、第2のインバータを構成するために前記第2のP型MOS負荷トランジスタと接続され、前記第2のPウェル領域に設けられ、前記第2の電源電圧が供給されるソースノードを有する第2のN型MOS駆動トランジスタと、前記第1のインバータと接続され、前記第1のPウェル領域に形成された第1のN型MOSアクセストランジスタと、前記第2のインバータと接続され、前記第2のPウェル領域に形成された第2のN型MOSアクセストランジスタとを有し、前記給電セルは、前記Nウェル領域に第3の電源電圧を供給するための第3の電源供給線と、前記第1および第2のPウェル領域に第4の電源電圧を供給するための第4の電源供給線とを有し、前記第3の電源供給線は、第1の金属配線層に形成され、前記第1の電源供給線は、前記第1の金属配線層よりも上の第2の金属配線層に形成される、半導体記憶装置。前記Nウェル領域、前記第1および第2のPウェル領域は、前記行方向に対して前記第1のPウェル領域、前記Nウェル領域、前記第2のPウェル領域の順番に配置される、請求項3記載の半導体記憶装置。一方、従来の給電セルにおいては、レイアウト的に以下の問題がある。図23は、従来の給電セルに対して電源線を配設する場合のレイアウト図である。ここでは、図21cおよびdにおいて説明したメタルの一部が示されている。メモリアレイにおいては、Y方向に沿って配線トラックが4本設けられた構成となっている。具体的には、Y方向に沿ってここでは第2の金属配線層に設けられる配線トラック2M0~2M3が示されている。このうち3本はビット線BL,/BLおよび電圧ARVDDを供給する電源線として用いられている。なお、3M0,3M1は、Pウェル電圧VSSBおよびVDDBを供給する電源線を形成する第3の金属配線層に設けられる配線トラックを示している。したがって、Y方向に沿って設けられる、これらのビット線BL,/BLおよび電圧ARVDDの電源線とぶつからないように配線接続するためには、残りの配線トラック1本分の領域を用いて、X方向に沿って設けられる第3の金属配線層に設けられた電源線Nウェル電圧VDDB,VSSBと下地領域の活性領域とのコンタクトをとるためのメタルを配線する必要がある。すなわち、第3の金属配線層から下層へのくい打ち領域を確保する必要がある。ここでは、一例としてX方向に0.1μm、Y方向に0.5μmの上述したメタル253,255がY方向に沿って整列されている場合が示されている。このくい打ち領域は、Nウェル電圧VDDBを供給する電源線およびPウェル電圧VSSBを供給する電源線それぞれに設ける必要があり、ある程度の面積を確保する必要があるためこの2つのくい打ち領域を確保するために給電セルPMCPの面積を縮小することができなかった。すなわち、同一の金属配線層に形成される2本の電源線から下層への配線接続に用いるY方向のメタルの長さにより給電セルのレイアウト面積が大きくなっていたという問題があった。本発明は上記のような問題を解決するためになされたものであって、給電セルのレイアウト面積を縮小することによりメモリアレイ全体のレイアウト面積をさらに縮小することが可能な半導体記憶装置を提供することを目的とする。本発明の一実施例に従う半導体記憶装置は、行列状に配置され、各々が、Nウェル領域に形成された第1および第2のP型MOS負荷トランジスタと、第1のインバータを構成するために第1のP型MOS負荷トランジスタと接続された、第1のPウェル領域に形成された第1のN型MOS駆動トランジスタと、第2のインバータを構成するために第2のP型MOS負荷トランジスタと接続された、第2のPウェル領域に形成された第2のN型MOS駆動トランジスタと、第1のインバータと接続され、第1のPウェル領域に形成された第1のN型MOSアクセストランジスタと、第2のインバータと接続され、第2のPウェル領域に形成された第2のN型MOSアクセストランジスタとを有する、複数のメモリセルを含むメモリアレイと、各々が、対応するメモリセル列に設けられ、第1のPウェル領域、第2のPウェル領域およびNウェル領域を給電するために設けられる行を構成する複数の給電セルとを備え、行方向に沿って複数の給電セルに対応して設けられ、給電セルと電気的に結合されて、Nウェル領域に第1の電源電圧を供給するための第1の電源供給線と、行方向に沿って複数の給電セルに対応して設けられ、給電セルと電気的に結合されて、第1および第2のPウェル領域に第2の電源電圧を供給するための第2の電源供給線と、行方向に沿って、複数のメモリセルに対応して設けられ、給電セルと電気的に結合されて、第1および第2のP型MOS負荷トランジスタに第3の電源電圧を供給するための第3の電源供給線と、行方向に沿って、複数のメモリセルに対応して設けられ、給電セルと電気的に結合されて、第1および第2のN型MOS駆動トランジスタに第4の電源電圧を供給するための第4の電源供給線とを含み、第1の電源供給線は、第1の金属配線層に形成され、第3の電源供給線は、第1の金属配線層よりも上の第2の金属配線層に形成され、第2および第4の電源供給線は、第2の金属配線層よりも上の第3の金属配線層に形成される。本発明の一実施例によれば、給電セルのレイアウト面積を縮小し、メモリアレイ全体の面積を縮小することができる。以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。実施の形態1図1は、本発明の実施の形態1に従う半導体記憶装置1の概略ブロック図である。図1を参照して、本発明の実施の形態1に従う半導体記憶装置1は、制御回路20と、メモリアレイ5と、ワードドライバ10と、列選択回路/入出力制御回路15とを備える。コントロール回路20は、アドレスADDおよび制御信号CTの入力に基づいて半導体記憶装置1全体を制御し、ワードドライバ10および列選択回路/入出力制御回路15に対して必要な指示あるいは制御を実行する。メモリアレイ5は、行列状に集積配置されたメモリセルMCを有し、行方向X方向に沿ってメモリセル行にそれぞれ対応してワード線WLが設けられ、列方向Y方向に沿ってメモリセル列にそれぞれ対応してビット線BL,/BLが設けられる。ワードドライバ10は、ワード線WLを駆動して選択されたメモリセル行に対するアクセスを実行する。また、列選択回路/入出力制御回路15は、制御回路20からの指示に応答してメモリアレイの列選択を実行し、ビット線BL,/BLの列選択動作を実行して、たとえばデータ書込時においては、入力データDINに基づいてビット線BL,/BLを所定の論理レベルに駆動してデータ書込を実行する。また、データ読出時においては、ビット線BL,/BLを介して選択されたメモリセルMCに流れる読出電流に基づいて選択されたメモリセルMCが保持していた出力データDOUTを生成して出力する。メモリアレイ5は、図16で説明したように行列状に集積配置されたメモリセルを有し、所定のメモリセル行ごとに複数の給電セルで構成される給電セル行が設けられ、給電セル行によりウェル給電が実行されるものとする。なお、本願発明においては、特にメモリセルMCのウェル給電を行なう給電セルについて向けられたものであり、主にそのレイアウトパターンについて説明する。図2は、本発明の実施の形態1に従うメモリアレイのメモリセルおよび給電セルのレイアウトパターンを説明する図である。図2を参照して、ここでは、列に対応して2つのメモリセルMCの間に給電セルPMCが設けられており、4つのメモリセルMCと2つの給電セルPMCが示されている。また、メモリセルMCおよび給電セルPMCを形成するための活性領域が配設されるPウェル領域およびNウェル領域が列方向すなわちY方向に延在して行方向すなわちX方向に交互に配設される。また、メモリセルMCおよび給電セルPMCは、境界領域に関して鏡映対称なレイアウトが繰返し配置されており、メモリセルMCおよび給電セルPMCは、Y方向において鏡映対称に活性領域および配線が配設される。また、ここでは、図示しないがメモリセル列において、隣接するメモリセルMC同士については、X方向において鏡映対称に活性領域および配線が配設される。メモリセルMCと給電セルPMCとは、配線接続等は異なるが、レイアウトパターンの均一化を図るために給電セルPMCについても、メモリセルMCと同様のレイアウトパターンを用いて活性領域および配線が配設される。すなわち、列方向において、給電セルPMCは、隣接するメモリセルMCとX方向において鏡映対称な関係となるようなメモリセルMCのレイアウトパターンと同様のダミーのレイアウトパターンを用いて形成される。当該レイアウトパターンを用いることにより、セルレイアウトのレイアウトパターンの連続性を保持してパターンばらつきを低減した均一なレイアウトパターンを成形することが可能となる。図3は、図2で示したセルレイアウトの一部を説明する図である。図3を参照して、ここではメモリセル列の2つのメモリセルMCとその間に設けられた給電セルPMCとが示されている。なお、メモリセルMCのレイアウトパターンについては、図20で説明したのと同様であるので同一部分については、その詳細な説明は繰り返さないとともに、同一部分については同一符号を付記して説明する。以下、本発明の実施の形態1に従う給電セルPMCのレイアウトパターンについて説明する。ここでは、Nウェル電圧VDDBを供給する電源線を第1の金属配線層を用いて形成する場合について説明する。図4は、本発明の実施の形態1に従う給電セルPMCのレイアウトパターンを説明する図である。図4aには、給電セルPMCの下地部分のレイアウトパターンが示されている。ここでは、上述したようにY方向にN型のNウェル領域が直線的に延在して配設され、Nウェル領域の両側にP型のPウェル領域が配設される。これらのNウェル領域およびPウェル領域は、メモリセルMCと共有されて列方向に延在して配置され、これらのNウェル領域およびPウェル領域にダミーレイアウトパターンとして形成されるトランジスタ形成用活性領域を用いてウェル給電を実行するための給電セルが形成される。具体的には、給電セルのPウェル領域には、ウェル電圧を給電するためのダミー活性領域301が配設される。また、他方のPウェル領域には、同様にウェル電圧を給電するためのダミー活性領域303が配設される。また、Nウェル領域には、ウェル電圧を給電するためのダミー活性領域300が配設される。そして、レイアウトパターンの連続性を保持するべくダミーのポリシリコン配線が配設される構成となっている。具体的には、隣接するメモリセルMCのレイアウトパターンと鏡面対称となるようにX方向に沿ってダミーのポリシリコン配線222~225が設けられる。上側領域においては、ポリシリコン配線225は、活性領域100の端部領域をX方向側に沿って配設され、ポリシリコン配線224は、活性領域103および101の端部領域をX方向側に沿って延在して配設される。また、下側領域においては、ポリシリコン配線223は、活性領域201の端部領域をX方向側に沿って延在して配設され、ポリシリコン配線222は、活性領域200,203の端部領域をX方向側に沿って延在して配設される。そして、ポリシリコン配線222~225と電気的に結合されるコンタクトがレイアウトパターンの連続性を保持するべく配設される。具体的には、ポリシリコン配線222と活性領域300とに対して共通のコンタクトをとる共有コンタクト219が配設される。また、ポリシリコン配線223に対してコンタクト217が配設される。また、ポリシリコン配線224と活性領域300とに対して共通のコンタクトをとる共有コンタクト216が配設される。また、ポリシリコン配線225に対してコンタクト213が配設される。そして、ダミー活性領域301には、Pウェルに給電するPウェル電圧VSSBを供給する電源線とコンタクトをとるためのコンタクト302が配設される。また、ダミー活性領域303には、Pウェルに給電するPウェル電圧VSSBを供給する電源線とコンタクトをとるためのコンタクト304が配設される。なお、ここで、示されている点線で囲まれている領域は、Pウェル領域の活性領域301,303に対してP型のイオン注入を行なう領域を示したものである。なお、点線で囲まれていない領域に対しては、N型のイオン注入が実行されるものとする。図21で説明したレイアウトパターンと比較して異なる点は、Pウェル領域に形成されたダミー活性領域207,208をダミー活性領域301,303に置換するとともに、ダミー活性領域204をダミー活性領域300に置換した点が異なる。その他の点については、図21で説明したのと同様である。ダミー活性領域301,303は、Y方向に沿ってそれぞれ対称的に給電セルPMCとメモリセルMCとの境界領域に近づくようにずれたレイアウトパターンとなっている。具体的には、ダミー活性領域301とポリシリコン配線225とが所定間隔空けて近接するようにレイアウトされている。また、ダミー活性領域303とポリシリコン配線223とが所定間隔空けて近接するようにレイアウトされている。そして、ダミー活性領域300のY方向の長さを短くして、共有コンタクト216および219の間隔が短くなって、給電セルの下地領域のY方向の長さが縮小された構成である。なお、ここでは、ダミー活性領域300には、コンタクトが設けられない構成となっている。図4bには、給電セルPMCの第1層の金属配線層までのレイアウトパターンが示されている。図4bに示されるように、第1層には、コンタクト213およびコンタクト302と電気的に接続されるメタル310が設けられる。また、共有コンタクト216および219と電気的に接続されるメタル312が設けられる。また、コンタクト304およびコンタクト217と電気的に接続されるメタル311が設けられる。このメタル312がNウェル電圧VDDBを供給する電源線として用いられる。このメタル312は、給電セルPMC内において、X方向およびY方向に直線的に延在する部分を有し、中心部に対して点対称な形状に形成され、かつ図2に示されるように同一行の隣接する給電セルPMCにおいてそれぞれ共有コンタクト216および219と電気的に結合されるように連続して、延在するように形成される。上側領域においては、同一列を構成する上側の隣接メモリセルMCと給電セルとの境界領域において、列方向のメモリセルMCの上述した活性領域100,101,103がコンタクトを介して接続されるメタルが同一の符号でそれぞれ示されており図20bで説明したのと同様であるのでその詳細な説明は繰り返さない。また、同様に下側領域においては、下側の同一列を構成する下側の隣接メモリセルMCと給電セルとの境界領域において、下側の隣接メモリセルMCを形成するための活性領域200,201,203が示されており、図21bで説明したのと同様であるのでその詳細な説明は繰り返さない。図4cには、給電セルPMCの第2層の金属配線層までのレイアウトパターンが示されている。図4cに示されるように第2層には、コンタクト322を介してメタル310と電気的に結合されるメタル323が設けられる。また、コンタクト320を介してメタル311と電気的に結合されるメタル321が設けられる。また、上側領域に関しては、同一列を構成する上側の隣接メモリセルMCと給電セルとの境界領域において、図20cで説明したメモリセルMCのコンタクト134を介して電気的に結合されるビット線BLを構成するメタル135がY方向に沿って延在して配設されている。また、メモリセルMCのコンタクト138を介して電気的に結合される電圧ARVDDを供給する電源線を構成するメタル137がY方向に沿って延在して配設されている。また、同様に、メモリセルMCのビット線/BLを構成するメタル140がY方向に沿って延在して配設されている。また、同様に下側領域においては、下側の同一列を構成する下側の隣接メモリセルMCと給電セルとの境界領域において、図21cで説明したコンタクト256を介してメタル234とメタル257とが電気的に結合される。また、コンタクト249を介してメタル233とメタル137とが電気的に結合される。また、コンタクト246を介してメタル232とメタル140とが電気的に結合される。図4dには、給電セルPMCの第3層の金属配線層までのレイアウトパターンが示されている。図4dに示されるように第3層には、コンタクト334および335を介してそれぞれメタル323と電気的に結合されるメタル332および333が設けられる。また、コンタクト330および331を介してそれぞれメタル321と電気的に結合されるメタル332および333が設けられる。このメタル332および333がPウェル電圧VSSBを供給する電源線を構成する。また、上側領域に関しては、同一列を構成する上側の隣接メモリセルMCと給電セルとの境界領域において、図20dで説明したメモリセルMCのコンタクト155を介して電気的に結合される電圧ARVSSを供給する電源線を構成するメタル156がX方向に沿って延在して配設されている。また、下側領域に関しては、下側の同一列を構成する下側の隣接メモリセルMCと給電セルとの境界領域において、メタル257がコンタクト266を介してメタル267と電気的に結合される。このメタル267が下側の隣接メモリセルMCに対して設けられる電圧ARVSSを供給する電源線としてX方向に沿って延在して配設されている。すなわち、当該構成においては、Nウェル電圧VDDBに関しては、メタル312~コンタクト216,219~ダミー活性領域300の経路を介してウェル電圧が供給される。一方、Pウェル電圧VSSBに関しては、メタル332,333~コンタクト330,331,334,335~メタル321,323~コンタクト320,322~メタル311,310~コンタクト304,302~ダミー活性領域303,301の経路を介してウェル電圧が供給される。図5は、本発明の実施の形態1に従う給電セルに対して電源線を配設する場合のレイアウト図である。ここでは、図4cおよびdにおいて説明したメタルの一部が示されている。メモリセルアレイにおいて、上述したように第2の金属配線層には配線トラックが4本設けられた構成となっている。具体的には、Y方向に沿ってここでは2M0~2M3が示されている。このうち3本はビット線BL,/BLおよび電圧ARVDDを供給する電源線として用いられている。したがって、残りの2本のNウェル電圧VDDBとVSSBとを配線接続する際に、これらのビット線BL,/BLおよび電圧ARVDDの電源線とぶつからないように配線接続するためには、残りの配線トラック1本分の領域を用いて、下層へのくい打ち領域を確保する必要があるが、本実施の形態1の構成においては、Nウェル電圧VDDBを供給する電源線を第3の金属配線層とは異なる第1の金属配線層のメタルを用いた構成としているため下層へのくい打ち領域を必要とせず、Pウェル電圧VSSBの電源線のくい打ち領域のみ確保すればよい。したがって、従来の給電セルにおいては、上述したようにY方向に沿って、2つのそれぞれ異なるくい打ち領域を確保するためにY方向の長さを縮小することができなかったが本願構成により、1つのくい打ち領域の面積を確保すれば足り、給電セルPMCのY方向の長さを縮小して、給電セルのレイアウト面積を縮小することができる。すなわち、給電セルのレイアウト面積を縮小することによりメモリアレイ全体のレイアウト面積をさらに縮小することが可能となる。図23の構成においては、従来の給電セルPMCPに関して、X方向に沿って設けられる配線トラックがY方向に沿って3本配置可能な程度レイアウトマージンを確保する必要があったが、本発明の実施の形態1に従う給電セルPMCの場合には、X方向に沿って設けられる配線トラックがY方向に沿って2本配置可能な程度に縮小される場合が図5に示されている。なお、本例においては、Pウェル電圧VSSBを補強する目的でPウェル電圧VSSBを供給する2本の電源線が第3の金属配線層の配線トラック3M0,3M1に配置される場合について一例として示しているが、特にPウェル電圧VSSBを供給する電源線は2本である必要は特になく、1本の配線として配線接続を実行する構成とすることも当然に可能である。また、本例においては、メタル312とダミー活性領域300とが共有コンタクト216,219のみを介して電気的に結合されている構成としているが、ダミー活性領域300にメタル312と電気的に結合されるコンタクトを設ける構成とすることも可能である。実施の形態2図6は、本発明の実施の形態2に従うメモリアレイのメモリセルおよび給電セルのレイアウトパターンを説明する図である。図6を参照して、ここでは、列に対応して2つのメモリセルMCの間に給電セルPMCaが設けられており、4つのメモリセルMCと2つの給電セルPMCaが示されている。また、メモリセルMCおよび給電セルPMCaを形成するための活性領域が配設されるPウェル領域およびNウェル領域が列方向すなわちY方向に延在して行方向すなわちX方向に交互に配設される。また、メモリセルMCおよび給電セルPMCaは、境界領域に関して鏡映対称なレイアウトが繰返し配置されており、メモリセルMCおよび給電セルPMCaは、Y方向において鏡映対称に活性領域および配線が配設される。また、ここでは、図示しないがメモリセル列において、隣接するメモリセルMC同士については、X方向において鏡映対称に活性領域および配線が配設される。図7は、図6で示したセルレイアウトの一部を説明する図である。図7を参照して、ここではメモリセル列の2つのメモリセルMCとその間に設けられた給電セルPMCaとが示されている。なお、メモリセルMCのレイアウトパターンについては、図20で説明したのと同様であるので同一部分については、その詳細な説明は繰り返さないとともに、同一部分については同一符号を付記して説明する。以下、本発明の実施の形態2に従う給電セルPMCaのレイアウトパターンについて説明する。ここでは、Pウェル電圧VSSBが供給される活性領域のコンタクトの位置をさらにずらす場合について説明する。図8は、本発明の実施の形態2に従う給電セルPMCaのレイアウトパターンを説明する図である。図8aには、給電セルPMCaの下地部分のレイアウトパターンが示されている。ここでは、上述したようにY方向にN型のNウェル領域が直線的に延在して配設され、Nウェル領域の両側にP型のPウェル領域が配設される。これらのNウェル領域およびPウェル領域は、メモリセルMCと共有されて列方向に延在して配置され、これらのNウェル領域およびPウェル領域にダミーレイアウトパターンとして形成されるトランジスタ形成用活性領域を用いてウェル給電を実行するための給電セルが形成される。そして、本発明の実施の形態2に従う給電セルPMCaのPウェル領域には、上側領域および下側領域の隣接するメモリセルMCで用いられる活性領域がさらに延在して配設される。具体的には、活性領域100,201と置換して、活性領域100および201が給電セルPMCaのPウェル領域まで延在して配設される。ここでは、L字形の活性領域がY方向に沿って鏡面対称となるように折れ曲がった活性領域100およびL字型の活性領域がX方向に沿って鏡面対称となるように折れ曲がった活性領域201が示されており、活性領域100および201は、ダミーのポリシリコン配線225,223によりそれぞれ分離されている。そして、活性領域100の給電セル側のダミーポリシリコン配線225により分離された活性領域分離活性領域には、Pウェルに給電するPウェル電圧VSSBを供給する電源線とコンタクトをとるためのコンタクト401が配設される。また、活性領域201の給電セル側のダミーポリシリコン配線223により分離された活性領域分離活性領域には、Pウェルに給電するPウェル電圧VSSBを供給する電源線とコンタクトをとるためのコンタクト404が配設される。なお、ここで、示されている点線で囲まれている領域は、Pウェル領域の活性領域100,201の一部分に対してP型のイオン注入を行なう領域を示したものである。なお、点線で囲まれていない領域に対しては、N型のイオン注入が実行されるものとする。図4で説明したレイアウトパターンと比較して異なる点は、Pウェル領域に形成された活性領域301,303を削除して活性領域100,201に置換するとともに、活性領域300をダミー活性領域402に置換した点が異なる。その他の点については、図4で説明したのと同様である。上述したように活性領域100,201は、上側領域および下側領域の同一列の隣接するメモリセルMCで用いられる活性領域がさらに延在して配設されたものであり、コンタクト401は、ポリシリコン配線225に沿ってコンタクト109と対称な位置に配設される。また、コンタクト404は、ポリシリコン配線223に沿ってコンタクト218と対称な位置に配設される。図4の構成においては、給電セルに設けられるダミー活性領域301,303とポリシリコン配線225,223および活性領域100,201はそれぞれ独立したものであり、レイアウトのマージンを確保するために所定間隔空けて配設する必要があったが、当該構成においては、上側領域および下側領域の隣接するメモリセルMCで用いられる活性領域を共有し、ゲート分離した活性領域を用いて給電セル側のPウェルに給電するPウェル電圧VSSBを供給する電源線とコンタクトを配設する構成である。そして、ダミー活性領域300と比較してダミー活性領域402のY方向の長さを短くして、共有コンタクト216および219の間隔が短くなって、給電セルの下地領域のY方向の長さが縮小された構成である。図8bには、給電セルPMCaの第1層の金属配線層までのレイアウトパターンが示されている。図8bに示されるように、第1層には、コンタクト213およびコンタクト401と電気的に接続されるメタル416が設けられる。また、共有コンタクト216および219と電気的に接続されるメタル415が設けられる。また、コンタクト404およびコンタクト217と電気的に接続されるメタル417が設けられる。このメタル415がNウェル電圧VDDBを供給する電源線として用いられる。このメタル415は、給電セルPMCa内において、X方向およびY方向に直線的に延在する部分を有し、中心部に対して点対称な形状に形成され、かつ図6に示されるように同一行の隣接する給電セルPMCaにおいてそれぞれ共有コンタクト216および219と電気的に結合されるように連続して、延在するように形成される。上述したように、上側領域においては、同一列を構成する上側の隣接メモリセルMCと給電セルとの境界領域において、列方向のメモリセルMCのコンタクトを介して接続されるメタルが同一の符号でそれぞれ示されており図20bで説明したのと同様であるのでその詳細な説明は繰り返さない。また、同様に下側領域においては、下側の同一列を構成する下側の隣接メモリセルMCと給電セルとの境界領域において、下側の隣接メモリセルMCのコンタクトを介して接続されるメタルが同一符号でそれぞれ示されており図21bで説明したのと同様であるのでその詳細な説明は繰り返さない。図8cには、給電セルPMCaの第2層の金属配線層までのレイアウトパターンが示されている。図8cに示されるように第2層には、コンタクト420を介してメタル416と電気的に結合されるメタル421が設けられる。また、コンタクト422を介してメタル417と電気的に結合されるメタル423が設けられる。また、上側領域に関しては、同一列を構成する上側の隣接メモリセルMCと給電セルとの境界領域において、図20cで説明したメモリセルMCのコンタクト134を介して電気的に結合されるビット線BLを構成するメタル135がY方向に沿って延在して配設されている。また、メモリセルMCのコンタクト138を介して電気的に結合される電圧ARVDD供給する電源線を構成するメタル137がY方向に沿って延在して配設されている。また、同様に、メモリセルMCのビット線/BLを構成するメタル140がY方向に沿って延在して配設されている。また、同様に下側領域においては、下側の同一列を構成する下側の隣接メモリセルMCと給電セルとの境界領域において、図21cで説明したコンタクト256を介してメタル234とメタル257とが電気的に結合される。また、コンタクト249を介してメタル233とメタル137とが電気的に結合される。また、コンタクト246を介してメタル232とメタル140とが電気的に結合される。図8dには、給電セルPMCaの第3層の金属配線層までのレイアウトパターンが示されている。図8dに示されるように第3層には、コンタクト430および432を介してそれぞれメタル421および423と電気的に結合される共通のメタル431が設けられる。このメタル431がPウェル電圧VSSBを供給する電源線を構成する。また、上側領域に関しては、同一列を構成する上側の隣接メモリセルMCと給電セルとの境界領域において、図20dで説明したメモリセルMCのコンタクト155を介して電気的に結合される電圧ARVSSを供給する電源線を構成するメタル156がX方向に沿って延在して配設されている。また、下側領域に関しては、下側の同一列を構成する下側の隣接メモリセルMCと給電セルとの境界領域において、メタル257がコンタクト266を介してメタル267と電気的に結合される。このメタル267が下側の隣接メモリセルMCに対して設けられる電圧ARVSSを供給する電源線としてX方向に沿って延在して配設されている。すなわち、当該構成においては、Nウェル電圧VDDBに関しては、メタル415~コンタクト216,219~ダミー活性領域402の経路を介してウェル電圧が供給される。一方、Pウェル電圧VSSBに関しては、メタル431~コンタクト432,430~メタル423,421~コンタクト422,420~メタル417,416~コンタクト404,401~ゲート分離された活性領域201,100分離活性領域の経路を介してウェル電圧が供給される。当該構成においても、実施の形態1で説明したのと同様に、Nウェル電圧VDDBを供給する電源線を第3の金属配線層とは異なる第1の金属配線層のメタルを用いた構成としているため下層へのくい打ち領域を必要とせず、Pウェル電圧VSSBの電源線のくい打ち領域のみ確保すればよい。したがって、従来の給電セルにおいては、上述したようにY方向に沿って、2つのそれぞれ異なるくい打ち領域を確保するためにY方向の長さを縮小することができなかったが本願構成により、1つのくい打ち領域の面積を確保すれば足り、給電セルPMCのY方向の長さを縮小して、給電セルのレイアウト面積を縮小することができる。すなわち、給電セルのレイアウト面積を縮小することによりメモリアレイ全体のレイアウト面積をさらに縮小することが可能となる。そして、さらに、本発明の実施の形態2に従う給電セルPMCaは、実施の形態1の給電セルPMCよりもレイアウト面積を縮小することができる。図9は、本発明の実施の形態1および2に従う給電セルの第1層のメタルのレイアウトを比較した図である。ここでは、図9aに対応して図4bの第1の金属配線層のメタル部分が示されている。また、図9bに対応して図8bに示される第1の金属配線層のメタル部分が示されている。図9aに示されるように、図4の実施の形態1の給電セルPMCに従う構成においては、給電セルに設けられる活性領域301とポリシリコン配線225および活性領域100はそれぞれ独立したものであり、レイアウトのマージンを確保するために所定間隔空けて配設する必要があったため、コンタクト213とコンタクト302とを電気的に結合する第1の金属配線層に形成されるメタル310については、所定間隔分に対応する長さS0分Y方向に沿って延在したメタル310を形成する必要があったが、本発明の実施の形態2に従う給電セルPMCaに従う構成においては、上側領域のメモリセルMCで用いられる活性領域を共有し、ゲート分離した活性領域を用いて給電セル側のPウェルに給電するPウェル電圧VSSBを供給する電源線とコンタクトを配設する構成であるため、レイアウトマージンを確保する必要がなく、コンタクト213とコンタクト401とを電気的に結合するメタル416については、Y方向に沿って所定間隔分に対応する長さを縮小したレイアウト構成を実現することが可能である。すなわち、本発明の実施の形態2に従う給電セルPMCaに従う構成においては、給電セル側に設けられる活性領域のレイアウトマージン分Y方向に沿ってレイアウトを縮小することが可能である。したがって、本発明の実施の形態1の給電セルPMCのY方向の長さをY0とすると、本発明の実施の形態2の給電セルPMCaの構成においてはY方向の長さをY1<Y0に設計することが可能となり、給電セルのレイアウト面積をさらに縮小することができるとともに、メモリアレイ全体のレイアウト面積をさらに縮小することが可能となる。実施の形態3図10は、本発明の実施の形態3に従うメモリアレイのメモリセルおよび給電セルのレイアウトパターンを説明する図である。図10を参照して、ここでは、列に対応して2つのメモリセルMCの間に給電セルPMCbが設けられており、4つのメモリセルMCと2つの給電セルPMCbが示されている。また、メモリセルMCおよび給電セルPMCbを形成するための活性領域が配設されるPウェル領域およびNウェル領域が列方向すなわちY方向に延在して行方向すなわちX方向に交互に配設される。また、メモリセルMCおよび給電セルPMCbは、境界領域に関して鏡映対称なレイアウトが繰返し配置されており、メモリセルMCおよび給電セルPMCbは、Y方向において鏡映対称に活性領域および配線が配設される。また、ここでは、図示しないがメモリセル列において、隣接するメモリセルMC同士については、X方向において鏡映対称に活性領域および配線が配設される。図11は、図10で示したセルレイアウトの一部を説明する図である。図11を参照して、ここではメモリセル列の2つのメモリセルMCとその間に設けられた給電セルPMCbとが示されている。なお、メモリセルMCのレイアウトパターンについては、図20で説明したのと同様であるので同一部分については、その詳細な説明は繰り返さないとともに、同一部分については同一符号を付記して説明する。以下、本発明の実施の形態3に従う給電セルPMCbのレイアウトパターンについて説明する。ここでは、ダミーのポリシリコン配線を用いてPウェル電圧VSSBを供給する構成について説明する。図12は、本発明の実施の形態3に従う給電セルPMCbのレイアウトパターンを説明する図である。図12aには、給電セルPMCbの下地部分のレイアウトパターンが示されている。ここでは、上述したようにY方向にN型のNウェル領域が直線的に延在して配設され、Nウェル領域の両側にP型のPウェル領域が配設される。これらのNウェル領域およびPウェル領域は、メモリセルMCと共有されて列方向に延在して配置され、これらのNウェル領域およびPウェル領域にダミーレイアウトパターンとして形成されるトランジスタ形成用活性領域を用いてウェル給電を実行するための給電セルが形成される。そして、本発明の実施の形態3に従う給電セルPMCbのPウェル領域には、実施の形態2で説明したように上側領域および下側領域の隣接するメモリセルMCで用いられる活性領域がさらに延在して配設される。具体的には、活性領域100および201が給電セルPMCbのPウェル領域まで延在して配設される。ここでは、L字形の活性領域がY方向に沿って鏡面対称となるように折れ曲がった活性領域100およびL字型の活性領域がX方向に沿って鏡面対称となるように折れ曲がった活性領域201が示されており、活性領域100および201は、ダミーのポリシリコン配線225,223によりそれぞれ分離されている。そして、活性領域100のダミーポリシリコン配線225により分離された領域分離活性領域には、Pウェルに給電するPウェル電圧VSSBを供給する電源線とコンタクトをとるためのコンタクト401が配設される。また、活性領域201のダミーポリシリコン配線223により分離された領域分離活性領域には、Pウェルに給電するPウェル電圧VSSBを供給する電源線とコンタクトをとるためのコンタクト404が配設される。なお、ここで、示されている点線で囲まれている領域は、Pウェル領域の活性領域100,201の一部分に対してP型のイオン注入を行なう領域を示したものである。なお、点線で囲まれていない領域に対しては、N型のイオン注入が実行されるものとする。図8で説明したレイアウトパターンと比較して異なる点は、ダミー活性領域402をダミー活性領域500に置換するととともに、ダミーのポリシリコン配線222および224をそれぞれダミーのポリシリコン配線222および224に置換した点が異なる。その他の点については、図8で説明したのと同様である。ダミー活性領域500は、ダミー活性領域402と比較して、Y方向の長さを短くして、共有コンタクト216および219の間隔が短くなって、給電セルの下地領域のY方向の長さが縮小された構成である。また、ダミーのポリシリコン配線222および224は、図示しないが、X方向に隣接する給電セルの領域にまで延在して配設され、互いに共有する構成にレイアウトされているものとする。図12bには、給電セルPMCbの第1層の金属配線層までのレイアウトパターンが示されている。図12bに示されるように、第1層には、コンタクト213およびコンタクト401と電気的に接続されるメタル416が設けられる。また、共有コンタクト216および219と電気的に接続されるメタル505が設けられる。また、コンタクト404およびコンタクト217と電気的に接続されるメタル417が設けられる。このメタル505は、対応する給電セルPMCbの共有コンタクト216および219のみを互いに電気的に結合するために設けられたメタルであり、実施の形態1および2で説明したように第1層のメタルを用いて隣接する給電セルの共有コンタクト216および219をそれぞれ互いに電気的に結合するように延在して形成されない。本発明の実施の形態3に従う給電セルPMCbは、X方向に互いに隣接する給電セルにおいて、互いに共有されるダミーのポリシリコン配線を用いてNウェル電圧VDDBを供給する。具体的には、図12bにおいては、ポリシリコン配線222および224を用いてNウェル電圧VDDBを供給するものとする。なお、上述したように、上側領域においては、同一列を構成する上側の隣接メモリセルMCと給電セルとの境界領域において、列方向のメモリセルMCのコンタクトを介して接続されるメタルが同一の符号でそれぞれ示されており図20bで説明したのと同様であるのでその詳細な説明は繰り返さない。また、同様に下側領域においては、下側の同一列を構成する下側の隣接メモリセルMCと給電セルとの境界領域において、下側の隣接メモリセルMCのコンタクトを介して接続されるメタルが同一符号でそれぞれ示されており図21bで説明したのと同様であるのでその詳細な説明は繰り返さない。図12cには、給電セルPMCbの第2層の金属配線層までのレイアウトパターンが示されている。図12cに示されるように第2層には、コンタクト501を介してメタル416と電気的に結合されるメタル502が設けられる。また、コンタクト507を介してメタル417と電気的に結合されるメタル504が設けられる。また、上側領域に関しては、同一列を構成する上側の隣接メモリセルMCと給電セルとの境界領域において、図20cで説明したメモリセルMCのコンタクト134を介して電気的に結合されるビット線BLを構成するメタル135がY方向に沿って延在して配設されている。また、メモリセルMCのコンタクト138を介して電気的に結合される電圧ARVDD供給する電源線を構成するメタル137がY方向に沿って延在して配設されている。また、同様に、メモリセルMCのビット線/BLを構成するメタル140がY方向に沿って延在して配設されている。また、同様に下側領域においては、下側の同一列を構成する下側の隣接メモリセルMCと給電セルとの境界領域において、図21cで説明したコンタクト256を介してメタル234とメタル257とが電気的に結合される。また、コンタクト249を介してメタル233とメタル137とが電気的に結合される。また、コンタクト246を介してメタル232とメタル140とが電気的に結合される。図12dには、給電セルPMCbの第3層の金属配線層までのレイアウトパターンが示されている。図12dに示されるように第3層には、コンタクト508および509を介してそれぞれメタル502および504と電気的に結合される共通のメタル510が設けられる。このメタル510がPウェル電圧VSSBを供給する電源線を構成する。また、上側領域に関しては、同一列を構成する上側の隣接メモリセルMCと給電セルとの境界領域において、図20dで説明したメモリセルMCのコンタクト155を介して電気的に結合される電圧ARVSSを供給する電源線を構成するメタル156がX方向に沿って延在して配設されている。また、下側領域に関しては、下側の同一列を構成する下側の隣接メモリセルMCと給電セルとの境界領域において、メタル257がコンタクト266を介してメタル267と電気的に結合される。このメタル267が下側の隣接メモリセルMCに対して設けられる電圧ARVSSを供給する電源線としてX方向に沿って延在して配設されている。すなわち、当該構成においては、Nウェル電圧VDDBに関しては、ポリシリコン配線222~コンタクト219~ダミー活性領域500の経路を介してウェル電圧が供給される。一方、Pウェル電圧VSSBに関しては、メタル510~コンタクト509,508~メタル504,502~コンタクト507,501~メタル417,416~コンタクト404,401~ゲート分離された活性領域201,100分離活性領域の経路を介してウェル電圧が供給される。当該構成においては、Nウェル電圧VDDBを供給する電源線をポリシリコン配線を用いて供給する構成としているため、第3層から下層へのくい打ち領域を必要とせず、Pウェル電圧VSSBの電源線のくい打ち領域のみ確保すればよい。したがって、従来の給電セルにおいては、上述したようにY方向に沿って、2つのそれぞれ異なるくい打ち領域を確保するためにY方向の長さを縮小することができなかったが本願構成により、1つのくい打ち領域の面積を確保すれば足り、給電セルPMCのY方向の長さを縮小して、給電セルのレイアウト面積を縮小することができる。すなわち、給電セルのレイアウト面積を縮小することによりメモリアレイ全体のレイアウト面積をさらに縮小することが可能となる。そして、さらに、本発明の実施の形態3に従う給電セルPMCbは、実施の形態1の給電セルPMCよりもレイアウト面積を縮小することができる。図13は、本発明の実施の形態2および3に従う給電セルの第1層のメタルのレイアウトを比較した図である。ここでは、図13aに対応して図8bの第1の金属配線層のメタル部分が示されている。また、図13bに対応して図12bに示される第1の金属配線層のメタル部分が示されている。図13aに示されるように、図8の実施の形態2の給電セルPMCaに従う構成においては、第1の金属配線層に設けられたメタル415を用いてNウェルにNウェル電圧VDDBを供給する構成を採用していた。具体的には、コンタクト216および219を用いて下地に設けられた活性領域402とメタル415とを電気的に結合させてNウェルにNウェル電圧VDDBを供給する構成としていたが、本発明の実施の形態3に従う構成においては、隣接する給電セルと共有のポリシリコン配線222および224を用いてNウェル電圧VDDBを供給する構成である。メタル505は、コンタクト216および219を互いに電気的に結合することにより、ポリシリコン配線の配線抵抗を抑制するために裏打ちされたメタル配線である。すなわち、X方向に沿って設けられた給電セルPMCbに関して、一方側のポリシリコン配線222から共有コンタクト219を介して活性領域500に対してNウェル電圧VDDBが供給されるとともに、活性領域500およびメタル505と電気的に結合される共有コンタクト219を介して他方側のポリシリコン配線224にNウェル電圧VDDBが供給され、他方側のポリシリコン配線224を介して隣接する給電セルに対してNウェル電圧VDDBが供給される。当該構成により、Nウェル電圧VDDBを供給するための第1層の共有のメタル配線を配設する必要が無く、共有のメタル配線を配設するためのレイアウトマージンを確保する必要が無いため、Y方向に沿って、メタル配線をレイアウトするための長さを縮小したレイアウト構成を実現することが可能である。すなわち、本発明の実施の形態2に従う給電セルPMCaに従う構成においては、第1層の共有のメタル配線分、Y方向に沿ってレイアウトを縮小することが可能である。たとえば、実施の形態2の給電セルのY軸方向の長さをY1とした場合には、実施の形態3の給電セルのY軸方向の長さをY2<Y1に設計することが可能となり、給電セルのレイアウト面積をさらに縮小することができるとともに、メモリアレイ全体のレイアウト面積をさらに縮小することが可能となる。実施の形態4本発明の実施の形態4においては、ダミーのメモリセルに対応して設けられる電源線を用いて、給電セルに供給するウェル電圧をさらに強化する方式について説明する。ここでは、Nウェル電圧VDDBを強化する方式について説明する。図14は、本発明の実施の形態4に従うメモリアレイの行列状に集積配置されるメモリセルおよび給電セルを説明する図である。図14を参照して、ここでは4行のメモリセル行に対応して給電セル行が設けられるとともに、所定のメモリセル列に対応してダミーのメモリセル列を設けた構成である。ダミーのメモリセル列を構成するダミーメモリセルDMCは、通常のメモリセルとして動作せず、電源線とのコンタクトは設けられないものとする。具体的には、図20のメモリセルのレイアウトパターンにおいてダミーメモリセルDMCについては、メタル137とのコンタクト136および138は設けない構成とする。ここで、ダミーのメモリセル列に対応する給電セルであり、かつウェル電圧をさらに強化するための給電セル給電強化セルについて説明する。ここでは、一例として、実施の形態3に従う給電セルPMCbのレイアウトパターンを変形した給電セルPMCcについて説明する。他の給電セルは、本発明の実施の形態3に従う給電セルであり、上記で説明したのと同様であるのでその詳細な説明は繰り返さない。図15は、本発明の実施の形態4に従う給電強化セルPMCcのレイアウトパターンを説明する図である。図15aには、給電セルPMCcの下地部分のレイアウトパターンが示されている。図12で説明した給電セルPMCbと比較して異なる点は、上側領域および下側領域に隣接するメモリセルMCの電圧ARVDDとのコンタクトをとるコンタクト115および220が削除された構成でありその他の点については、同様である。図15bには、給電セルPMCcの第1層の金属配線層までのレイアウトパターンが示されている。図12で説明した給電セルPMCbと比較して異なる点は、上側領域および下側領域に隣接するメモリセルMCの電圧ARVDDとのコンタクトをとるためのメタル125,233およびコンタクト115,220が削除された構成でありその他の点については同様である。図15cには、給電セルPMCcの第2層の金属配線層までのレイアウトパターンが示されている。図12で説明した給電セルPMCbと比較して異なる点は、コンタクト600を介してメタル505とメタル137が電気的に結合されている点である。このメタル137がNウェル電圧VDDBを供給する電源線として構成される。図15dには、給電セルPMCcの第3層の金属配線層までのレイアウトパターンが示されており、図12で説明した構成と同様である。すなわち、当該構成においては、Nウェル電圧VDDBに関しては、ポリシリコン配線222~コンタクト219~ダミー活性領域500の経路を介してウェル電圧が供給されるとともに、メタル137~コンタクト600~メタル505~コンタクト216,219~活性領域500の経路を介してウェル電圧が供給される。当該構成においては、給電強化セルPMCcについて、Nウェル電圧VDDBを供給する電源線をポリシリコン配線のみならず、ダミーのメモリセル列に対応して設けられた電源線を用いて供給する構成としているためさらにウェル電圧を強化して供給することが可能となる。なお、本実施の形態4においては、実施の形態3に従う給電セルPMCbのレイアウトパターンを用いて給電強化セルのレイアウトパターンについて説明したが、特に実施の形態3に従う給電セルPMCbに限られず、実施の形態1および2に従う給電セルのレイアウトパターンを用いて同様の方式に従って給電強化セルを設計することも可能である。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"