窒化物半導体基板の表面に形成された又は窒化物半導体基板以外の基板上に成長した窒化物半導体層の表面に形成された凹状の掘り込み領域を含む加工基板と、該加工基板上に最初に成膜される窒化物半導体下地層を含む、窒化物半導体の多層膜からなる窒化物半導体多層膜とを備えた窒化物半導体素子において、前記掘り込み領域の間隔が、0.1mm以上であり、前記掘り込み領域の上端の側壁面に対する法線と、前記掘り込み領域以外の表面に対する法線とのなす角が60°よりも大きく、前記窒化物半導体下地層が、GaNを組成に含む化合物であることを特徴とする窒化物半導体素子。窒化物半導体基板の表面に形成された又は窒化物半導体基板以外の基板上に成長した窒化物半導体層の表面に形成された凹状の掘り込み領域を含む加工基板と、該加工基板上に最初に成膜される窒化物半導体下地層を含む、窒化物半導体の多層膜からなる窒化物半導体多層膜とを備えた窒化物半導体素子において、前記掘り込み領域の間隔が、0.1mm以上であり、前記窒化物半導体下地層の層厚が0.5μm以下であり、前記窒化物半導体下地層が、GaNを組成に含む化合物であることを特徴とする窒化物半導体素子。前記窒化物半導体多層膜の層厚の総和に対する前記窒化物半導体下地層の層厚の割合が15以下であることを特徴とする請求項1又は2に記載の窒化物半導体素子。しかしながら、上記で示された加工基板を用い、その基板上に窒化物半導体層をMOCVDMetalorganicChemicalVaporDeposition等の成長法で成長させた半導体レーザ素子を作製した場合、クラックの発生に関しては、その抑制効果が見られたものの、大きな歩留まりの向上はみられなかった。歩留まりが大きく改善しなかった原因を解析した結果、窒化物半導体層上に窪みを残すと、基板面内での層厚の不均一性が顕著化し、さらには表面の平坦性が悪化することが分かった。層厚の均一性が悪化することにより、レーザチップ毎の特性が異なってしまい、良品規格内の特性を満たす素子が減少していた。つまり、歩留まりの向上には、クラック発生の低減はもちろんのこと、層厚の均一性や表面の平坦性も同時に向上させる必要があることが分かった。また、窪みにより平坦性が悪化した表面に電極パッドを作製すると、その窪みを通じて電流リークが発生し、レーザの正常な電流-電圧I-V特性が得られないことも分かった。基本的に窪み上には、SiO2などの絶縁膜を形成し、その上に電極パッドを作り込むが、窪みなどの平坦でない領域が表面に存在すると、その上の絶縁膜が均一に成膜されない。絶縁膜を解析した結果、そこには小さなクラックや孔ピットが発生している領域や絶縁膜が非常に薄い領域が多く生じていることが確認された。そして、この不均一な絶縁膜が電流リークを発生する原因となっていることが分かった。そこで本発明は、クラックの発生を防ぎ、かつ層厚の均一性が高く、表面が平坦な窒化物半導体の多層膜を備え、高い歩留まりで電流リークのない窒化物半導体素子を提供することを目的とする。上記目的を達成するために本発明は、窒化物半導体基板の表面に形成された又は窒化物半導体基板以外の基板上に成長した窒化物半導体層の表面に形成された凹状の掘り込み領域を含む加工基板と、該加工基板上に最初に成膜される窒化物半導体下地層を含む、窒化物半導体の多層膜からなる窒化物半導体多層膜とを備えた窒化物半導体素子において、前記掘り込み領域の間隔が、0.1mm以上であり、前記掘り込み領域の上端の側壁面に対する法線と、前記掘り込み領域以外の表面に対する法線とのなす角が60°よりも大きく、前記窒化物半導体下地層が、GaNを組成に含む化合物であることを特徴とする。この構成により、クラックの発生が防がれるとともに、後で成膜される窒化物半導体多層膜の層厚の均一性が高く、表面が平坦となる。また本発明は、窒化物半導体基板の表面に形成された又は窒化物半導体基板以外の基板上に成長した窒化物半導体層の表面に形成された凹状の掘り込み領域を含む加工基板と、該加工基板上に最初に成膜される窒化物半導体下地層を含む、窒化物半導体の多層膜からなる窒化物半導体多層膜とを備えた窒化物半導体素子において、前記掘り込み領域の間隔が、0.1mm以上であり、前記窒化物半導体下地層の層厚が0.5μm以下であり、前記窒化物半導体下地層が、GaNを組成に含む化合物であることを特徴とする。なお、前記窒化物半導体多層膜の層厚の総和に対する前記窒化物半導体下地層の層厚の割合が15以下であることが望ましい。本発明によると、掘り込み領域を有する加工基板を作製し、この加工基板上に最初に窒化物半導体下地層を成膜することにより、クラックの発生を防ぐとともに、基板面内での層厚の均一性が高く、平坦性が良好な表面を得ることができる。その結果、良品規格内の特性を満たす素子が多く得られ、歩留まりを向上させることができる。以下に、本明細書で使用する用語の定義を記す。加工基板とは、表面に凹状の掘り込み領域が形成された窒化物半導体基板、または表面に凹状の掘り込み領域が形成された窒化物半導体層を表面に有する窒化物半導体基板以外の基板例えば、サファイア基板、SiC基板、Si基板、GaAs基板等を指す。窒化物半導体基板とは、少なくともAlxGayInzN0≦x≦1、0≦y≦1、0≦z≦1、xyz=1で構成された基板である。さらに、窒化物半導体基板は、その構成成分である窒素元素の約20以下が、As、PおよびSbの元素群のうち少なくともいずれかの元素で置換されていても構わない。また、窒化物半導体基板は、n型もしくはp型のドーパント等の不純物が添加されていても構わない。不純物としては、Cl、O、S、Se、Te、C、Si、Ge、Zn、Cd、MgおよびBe等を用いることができる。その不純物の総添加量は5×1016/cm3以上5×1020/cm3以下が好ましい。窒化物半導体基板がn型導電性を有するための不純物は、前記不純物群のうち、Si、Ge、O、Se、Clのいずれかが特に好ましい。また、加工基板上に成長した窒化物半導体の多層膜を窒化物半導体多層膜と呼ぶ。そして、窒化物半導体多層膜とは、少なくともAlxGayInzN0≦x≦1、0≦y≦1、0≦z≦1、xyz=1で構成された層である。なお、窒化物半導体多層膜は、その構成成分である窒素元素の約20以下が、As、PおよびSbの元素群のうち少なくともいずれかの元素で置換されていても構わない。また、窒化物半導体多層膜は、n型もしくはp型のドーパント等の不純物が添加されていても構わない。不純物としては、Cl、O、S、Se、Te、C、Si、Ge、Zn、Cd、MgおよびBe等を用いることができる。その不純物の総添加量は5×1016/cm3以上5×1020/cm3以下が好ましい。窒化物半導体多層膜がn型導電性を有するための不純物は、前記不純物群のうち、Si、Ge、S、Se、Teのいずれかが特に好ましく、p型導電性を有するための不純物はMg、Cd、Beのいずれかが特に好ましい。また、窒化物半導体多層膜のうち、加工基板上に最初に成膜される窒化物半導体層を窒化物半導体下地層と呼ぶ。窒化物半導体下地層としては、GaNをはじめ、AlGaN、AlInGaN、AlGaNP、AlGaNAsなどを用いることができる。また、活性層とは、井戸層もしくは井戸層と障壁層から構成された層の総称を指す。例えば、単一量子井戸構造の活性層は、1つの井戸層のみから構成されるか、あるいは、障壁層/井戸層/障壁層から構成される。また、多重量子井戸構造の活性層は複数の井戸層と複数の障壁層から構成される。なお、結晶の面や方位を示す指数が負の場合、絶対値の上に横線を付して表記するのが結晶学の決まりであるが、本明細書では、そのような表記ができないため、絶対値の前に負号-を付して負の指数を表す。以下に、本発明の実施形態を記す。掘り込み領域の形成方法図1aは窒化物半導体多層膜が積層された加工基板の掘り込み領域周辺の概略斜視図であり、図1bは図1aのA-A線断面図である。100が加工基板、101が窒化物半導体多層膜、102が掘り込み領域である。本実施形態においては、表面がC面0001である窒化物半導体基板を使用した。まず、窒化物半導体基板の全面にSiO2等不図示を膜厚が1μmとなるようにスパッタ蒸着する。なお、SiO2等の成膜方法は、他に、ElectronBeam蒸着、プラズマCVD法などを用いてもよい。次に、一般的なフォトリソ工程により、レジストで1-100方向に幅図1b中のWが5μm、周期図1b中のTが250μmのストライプ状のウィンドウを形成する。この周期Tは半導体レーザチップの幅に依存し、チップの幅を200μmとしたい場合は周期Tを200μmとすればよい。その後、ICPInductivelyCoupledPlasma:誘導結合型プラズマ法、もしくはRIEReactiveIonEtching法などにより、SiO2をエッチングし、幅Wが5μmの窒化物半導体基板の表面を露出させることにより窒化物半導体基板を掘り込むためのSiO2のマスクを形成する。その後、窒化物半導体基板をエッチングして掘り込み領域102を形成する。この掘り込み領域が形成された窒化物半導体基板を加工基板100と呼ぶ。エッチングにより形成された加工基板100の掘り込み領域102の深さ図1b中のDは、例えば5μmとすることができる。ここで、掘り込み領域102の深さDは、2μm以上、20μm以下が好ましい。深さDが2μm未満の場合、掘り込み領域102が窒化物半導体多層膜101により埋まってしまうことがある。掘り込み領域102が埋まるとクラックが発生したり、層厚の面内均一性が悪化するなどの問題が生じる。但し、窒化物半導体多層膜101の層厚の総和が4μm以下である場合は、深さDが1μm以上、2μm以下の範囲においてもクラックを防止し、平坦性を維持することができる。一方、深さDが20μmより大きい場合、フォトリソ工程や研磨工程において問題が生じる。例えば、フォトリソ工程においては、レジストの厚さが加工基板100の表面上で均一になりにくく、感光が不十分である領域はレジスト残りの問題が生じることがある。また、研磨工程においては、ウェハーをチップ分割するため研磨して100μm程度まで薄くする際に割れが生じてしまうことがある。また、掘り込み領域102の幅Wは1μm以上が好ましい。1μm未満になると、窒化物半導体多層膜101を成長させたときに掘り込み領域102が完全に埋まってしまう。これは掘り込み領域102の両側から成長してきた窒化物半導体多層膜101が掘り込み領域の上端でブリッジ状になり、掘り込み領域102上で会合するためである。掘り込み領域102が埋まるとクラックが発生したり、層厚の面内均一性が悪化するなどの問題が生じる。ここで、掘り込み領域102は、いわゆるラテラル横方向成長の効果により、基板から結晶成長膜に伸びる欠陥密度を削減する目的で基板に掘り込み領域を設ける技術とは全く異なっている。ラテラル成長の場合、横方向成長による効果を得るために、掘り込み領域の間隔は、通常形成させられる層の膜厚程度以下であり、最大限溝の間隔を広げたとしても、その3倍程度以下である。一方、本発明の掘り込み領域102は、このような目的で設けられたものではなく、クラックを防止する目的で設けるものである。その間隔周期は、窒化物半導体素子の幅程度のオーダであって、0.1mm程度が最小値である。更に、ただ掘り込み領域102を形成しただけでは、平坦性が著しく悪化する。その間隔周期の最大値は4mm以下が好ましい。4mmより大きい間隔周期をおいた場合、膜中に内在する格子歪み、熱膨張係数の違いからくる歪みを有効に開放することが出来ずクラックが生じる。このため、掘り込み領域102の間隔周期は0.1mm以上4mm以下が好ましい。そしてエッチング後、HFなどのエッチャントによりSiO2を完全に除去して窒化物半導体多層膜101を成長する前の基板処理を終了する。上記では、SiO2および窒化物半導体基板のエッチング方法は、気相エッチングを用いたが、液相のエッチャントを用いてエッチングを行ってもよい。また、エッチングによる掘り込みは、窒化物半導体基板上に一度GaN、InGaN、AlGaN、InAlGaN等の窒化物半導体層を成長させた後に行っても構わない。つまり、まず窒化物半導体層の成長を行い、次に掘り込み領域102を形成し、その後、窒化物半導体多層膜101を成長させてもよい。また、窒化物半導体基板以外の基板例えば、サファイア基板、SiC基板、Si基板、GaAs基板等を用いる場合も、基板上に一度GaN、InGaN、AlGaN、InAlGaN等の窒化物半導体層を成長させた後に掘り込み領域102を形成し、その後、窒化物半導体多層膜101を成長させればよい。窒化物半導体多層膜のエピタキシャル成長図2aは窒化物半導体素子の正面図であり、図2bは図2aの上面図である。図3は、図2のB部分の断面図である。図3を参照して、半導体レーザ素子の作製方法について解説する。まずMOCVD装置を用いて、V族原料のNH3とIII族原料のTMGaトリメチルガリウムまたはTEGaトリエチルガリウムに、ドーパント原料としてのシランSiH4を加え、加工基板100に、基板温度1100°Cで、膜厚が0.2μmのn型の下地GaN層103を形成する。下地GaN層103は窒化物半導体下地層の一例である。窒化物半導体下地層としては、他に、AlGaN、AlInGaN、AlGaNP、AlGaNAsなどを用いることができる。次に、基板温度を1050°Cとし、TMAlトリメチルアルミニウムまたはTEAlトリエチルアルミニウムのIII族原料を用いて、3層のn型のクラッド層を成長させる。それらの構成は下地GaN層103側から順に、2.3μm厚のn型Al0.05Ga0.95Nクラッド層104、0.2μm厚のn型Al0.08Ga0.92Nクラッド層105、0.1μm厚のn型Al0.05Ga0.95Nクラッド層106である。そして、n型不純物としてSiを5×1017~1×1019/cm3添加する。続いて、n型GaN光ガイド層Si不純物濃度1×1016~1×1018/cm3107を0.2μm成長させる。その後、基板温度を800°Cに下げ、3周期の、厚さ4nmのIn0.1Ga0.9N井戸層と厚さ8nmのIn0.01Ga0.99N障壁層からなる活性層多重量子井戸構造108を、障壁層/井戸層/障壁層/井戸層/障壁層/井戸層/障壁層の順序で成長させる。障壁層と井戸層、または井戸層と障壁層との間に、1秒以上180秒以内の成長中断を実施すると、各層の平坦性が向上し、発光半値幅が減少するので好ましい。その際、SiH4は、障壁層または障壁層と井戸層の両方に任意に添加していない。活性層108にAsを添加する場合は、AsH3アルシンまたはTBAsターシャリブチルアルシンを、活性層108にPを添加する場合は、PH3ホスフィンまたはTBPターシャリブチルホスフィンを、活性層108にSbを添加する場合は、TMSbトリメチルアンチモンまたはTESbトリエチルアンチモンを、それぞれ原料に用いるとよい。なお、活性層108を形成する際、N原料として、NH3以外にN2H4ヒドラジン、C2N2H8ジメチルヒドラジンあるいはNを含む有機原料を用いても構わない。次に、基板温度を再び1000°Cまで上昇させて、厚さ002μmのp型Al0.2Ga0.8Nキャリアブロック層109、0.02μmのp型GaN光ガイド層110、0.5μmのp型Al0.05Ga0.95Nクラッド層111、および0.1μmのp型GaNコンタクト層112を順次成長させる。p型不純物として原料にEtCP2Mgビスエチルシクロペンタジエニルマグネシウムを用い、Mgを1×1018~2×1020/cm3で添加する。p型GaNコンタクト層112のp型不純物濃度は、p電極113の方向に向かって高くなるようにすることが好ましい。これにより、p電極113形成によるコンタクト抵抗が低減する。また、p型不純物であるMgの活性化を妨げているp型層中の残留水素を除去するために、p型層成長中に微量の酸素を混入させてもよい。上記のようにして作製した窒化物半導体多層膜101の各層厚の総和は3.58μmである。なお窒化物半導体多層膜101は、下地GaN層103、n型Al0.05Ga0.95Nクラッド層104、n型Al0.08Ga0.92Nクラッド層105、n型Al0.05Ga0.95Nクラッド層106、n型GaN光ガイド層107、活性層108、p型Al0.2Ga0.8Nキャリアブロック層109、p型GaN光ガイド層110、p型Al0.05Ga0.95Nクラッド層111、及びp型GaNコンタクト層112から構成される。p型GaNコンタクト層112を成長させた後は、MOCVD装置のリアクター内を全て窒素キャリアガスとNH3に替えて、60°C/分で温度を降下させる。基板温度が800°Cになった時点で、NH3の供給を停止し、5分間その基板温度で待機してから、室温まで降下させる。ここでの基板の保持温度は650°Cから900°Cの間が好ましく、待機時間は、3分以上10分以下が好ましい。また、温度の降下速度は、30°C/分以上が好ましい。このようにして作製された窒化物半導体多層膜101をラマン測定によって評価した結果、MOCVD装置からのウェハー取り出し後のp型化アニールを実行しなくても、成長後すでにp型化の特性が示されていたMgが活性化していた。また、p電極113形成によるコンタクト抵抗も低下していた。なお、上記手法に加えて従来のp型化アニールを組み合わせると、Mgの活性化率がより向上して好ましい。上記の実施形態では、活性層108は、障壁層で始まり障壁層で終わる構成であるが、井戸層で始まり井戸層で終わる構成であってもよい。また、井戸層の層数は、前述の3層に限らず、10層以下であれば閾値電流密度が低く、室温連続発振が可能である。特に2層以上6層以下のとき閾値電流密度が低く好ましい。さらに上記した活性層108に、Alを含有するようにしてもよい。また、ここでは活性層108をなす井戸層と障壁層の両層に不純物としてSiを添加しなかったが、不純物を添加しても構わない。Siのような不純物を活性層108に添加すると発光強度が強くなる傾向にある。このような不純物としては、Si以外に、O、C、Ge、ZnおよびMgのうちのいずれか、またはこれらの2以上を組み合わせて用いることができる。また、不純物の添加量の総和は、約1×1017~8×1018/cm3が好ましい。さらに、不純物を添加する層は井戸層と障壁層の両層に限らず、片方の層のみに不純物を添加してもよい。なお、p型Al0.2Ga0.8Nキャリアブロック層109は、この組成以外であっても構わない。Inを添加したAlGaNとすれば、より低温での成長でp型化するので、結晶成長時に活性層108が受けるダメージを低減することができて好ましい。なお、キャリアブロック層109自体が無くても構わないが、これを設けた方が閾値電流密度は低い。これは、キャリアブロック層109が活性層108にキャリアを閉じ込める働きがあるからである。キャリアブロック層109のAl組成比は、高くなる程キャリアの閉じ込めが強くなって好ましい。また、キャリアの閉じ込めが保持される程度までAl組成比を小さくすれば、キャリアブロック層109内のキャリア移動度が大きくなり電気抵抗が低くなって好ましい。また上記の実施形態では、n型クラッド層104~106とp型クラッド層111にAl0.05Ga0.95NとAl0.08Ga0.92N結晶を用いたが、Alの組成比が0.05と0.08以外のAlGaN結晶であっても構わない。Alの混晶比が高くなると活性層108とのエネルギーギャップ差及び屈折率差が大きくなり、キャリアや光が活性層108に効率良く閉じ込められ、レーザ発振閾値電流密度を低減することができる。また、キャリアおよび光の閉じ込めが保持される程度までAl組成比を小さくすれば、クラッド層104~106でのキャリア移動度が大きくなり、素子の動作電圧を低くすることができる。また上記の実施形態では、n型AlGaNクラッド層104~106は3層構造としたので、垂直横モードの単峰化と光閉じ込め効率が増し、レーザの光学特性の向上とレーザ閾値電流密度の低減が図れた。ただし、n型AlGaNクラッド層は3層に限らず、単層でもそれ以上の層数でも何ら問題はない。また、クラッド層は、上記ではAlGaNの3元混晶としたが、AlInGaN、AlGaNP、AlGaNAs等の4元混晶であってもよい。さらに、p型クラッド層110は、電気抵抗を低減するために、p型AlGaN層とp型GaN層からなる超格子構造、p型AlGaN層とp型AlGaN層からなる超格子構造、またはp型AlGaN層とp型InGaN層からなる超格子構造を有していてもよい。窒化物半導体多層膜の特性本実施形態で作製した窒化物半導体多層膜101には、クラックは見られなかった。更に面内の表面平坦性を触針型の段差計を用いて測定した。図4に、窒化物半導体多層膜101の[1-100]方向の表面平坦性を測定した結果を示す。その結果、測定した600μmの範囲で表面粗さRaが100Å以下であり、凹凸が極めて小さい平坦な表面が得られた。また、基板全面においても詳細にRaを測定した結果、同様に平坦な表面であった。さらに、SEMScanningElectronMicroscopeを用いて窒化物半導体多層膜101の各層厚それぞれの基板面内分布を測定した結果、ばらつきの指標である標準偏差の大きさが、最大でも5以内と小さかった。すなわち、基板面内の各層厚が均一な多層膜であることが分かった。素子化プロセス続いて、加工基板100上に窒化物半導体多層膜101が積層されたウェハーをMOCVD装置から取り出して、窒化物半導体素子チップに加工するプロセス工程を説明する。まず、レーザ光導波領域となるリッジストライプ部114を形成する。これは、エピウェハー表面側より、p型クラッド層111の途中または下端までを、ストライプ状の部分を残してエッチングすることにより行う。ここで、ストライプ幅は1~3μm、好ましくは1.3~2μmとする。その後、リッジストライプ部114以外の部分に絶縁膜115を形成する。ここで、絶縁膜115としてはAlGaNを用いることができる。エッチングされずに残ったp型GaNコンタクト層112は露出しているので、この部分および絶縁膜115上に、p電極113をPd/Mo/Auの順序で蒸着して形成する。絶縁膜115としては上記以外に珪素、チタン、ジルコニア、タンタル、アルミニウム等の酸化物もしくは窒化物を用いることもでき、p電極216の材料としては他に、Pd/Pt/Au、Pd/Au、またはNi/Auのいずれかを用いても構わない。さらに、エピウェハー裏面側窒化物半導体基板面を研磨することにより、ウェハーの厚さを80~200μmに調整し、後でウェハーの分割を行いやすいようにする。n電極116は、加工基板100の裏側にHf/Alの順序で形成した。n電極116の材料としては他に、Hf/Al/Mo/Au、Hf/Al/Pt/Au、Hf/Al/W/Au、Hf/Au、Hf/Mo/Auや、これらのうちのHfをTi、Zrに置き換えたものを用いても構わない。最後に、エピウェハーを、リッジストライプ方向に対して垂直方向に劈開し、共振器長600μmのファブリペロー共振器を作製する。なお、共振器長は250μmから1000μmが好ましい。この工程により、ウェハーは個々の窒化物半導体素子が横に連なったバー状の形態となる。リッジストライプ部114が<1-100>方向に沿って形成された窒化物半導体素子の共振器端面は、窒化物半導体結晶の{1-100}面である。なお、端面で帰還させる手法以外に、内部に回折格子を設けて帰還させるDFBDistributedFeedback、外部に回折格子を設けて帰還させるDBRDistributedBraggReflectorを用いても構わない。ファブリペロー共振器の共振器端面を形成した後、この端面に約80の反射率を有するSiO2とTiO2の誘電体膜を交互に蒸着し、誘電体多層反射膜不図示を形成する。なお、誘電多層反射膜は他の誘電体材料で形成しても構わない。さらにこの後、バーを個々の素子に分割することで、図2の窒化物半導体素子を得る。素子の中央にレーザ光導波領域リッジストライプ部114を配置し、素子の横幅は250μmとする。窒化物半導体素子の特性この窒化物半導体素子は、実験により、発振波長405±2nm、レーザ出力60mW、雰囲気温度70°Cの条件の下、レーザ発振寿命5000時間以上が達成された。また、凹凸の小さな平坦な表面が得られること、および、窒化物半導体多層膜101の各層厚の基板面内均一性が高いことにより、素子毎の特性のばらつきが少なく、高い信頼性を持つことが分かった。その結果、良品規格外の特性の素子が減少し、歩留まりが改善された。表面平坦性とクラック発生との関係掘り込み領域102の深さDと幅Wに対し、下地GaN層103の層厚を変化させた場合の表面平坦性とクラック発生との関係について説明する。図5に、下地GaN層103の厚みのみを0~2.0μmまで変化させた場合の窒化物半導体多層膜101の表面粗さについての結果を示す。ここで、素子特性のばらつき、および、素子の寿命に対する表面粗さの大きさの許容可能な範囲は、300Å以下であることが以前からの実験結果で判っている。この300Åという厚さは、p型層の厚みが0.62μmの場合、素子全体の厚みのおよそ5の大きさに相当する。また、表面粗さが5であることは、各層厚ここでは、p型層の厚みにも同等なばらつきがあることを意味する。p型層の厚みのばらつきは、レーザの特性に最も影響を与える。電流狭窄構造であるリッジストライプ部114を作り込む際に、p型層のうち2μm幅のみをリッジストライプ部114として残し、他の領域はICP等の気相エッチング法を用いてエッチングする。レーザの特性に最も影響を与えるのがリッジストライプ部114の高さ、つまり、活性層108からエッチング領域までの距離であることがわかっているので、基板面内の場所によりp型層の厚みが異なれば、レーザの特性も変わってしまう。したがって、表面粗さが大きいと歩留まりが低下する原因となるばかりか、素子の寿命にも悪い影響を与える。図5より、表面粗さが300Å以下となるのは下地GaN層103の厚みが0.5μm以下の場合であることがわかる。したがって、本発明に用いる下地GaN層103の厚みは0.5μm以下が好ましい。なお、窒化物半導体多層膜101に下地GaN層103以外にGaNを含む場合、窒化物半導体多層膜101におけるGaN層の総和が0.5μm以下であることが望ましい。従って、窒化物半導体多層膜101の層厚の総和に対する下地GaN層103の層厚の割合は15以下であることが好ましい。そこで、下地GaN層103の厚みが0.5μmより大きい場合は、図5に示すように、なぜ表面粗さが大きくなるのか、言い換えれば、なぜ大きな層厚分布が面内に存在するのか、原因の解明のため鋭意研究を行った。その結果、窒化物半導体多層膜101のエピタキシャル成長時に下地GaN層103が影響を受けるため、窒化物半導体多層膜101の各層厚がばらつくことがわかった。図6aは表面の平坦性が良い窒化物半導体多層膜101を有する加工基板100の断面図であり、図6bは表面の平坦性が悪い窒化物半導体多層膜101を有する加工基板100の断面図である。図1と図6を参照して、窒化物半導体多層膜101の各層厚のばらつきが生じる成長メカニズムのモデルについて詳述する。窒化物半導体多層膜101の各層厚のばらつきが大きくなる場合は、図1に示される掘り込み領域102以外の窒化物半導体多層膜101の表面117に対する法線[0001]と、掘り込み領域102の上端の側壁面102aに対する法線Rとのなす角θが60°より小さいときであった。この場合、図6bに示すように、表面117の窒化物半導体多層膜101が掘り込み領域102へ流れ込んでいた。この流れ込みは、窒化物半導体多層膜101のエピタキシャル成長時に、表面117に到達した原料主にGaが表面マイグレーションにより、掘り込み領域102へ流出しやすくなったために起こったものである。図7に、下地GaN層103の厚みが1.0μmのときの窒化物半導体多層膜101の[1-100]方向の表面平坦性を測定した結果を示す。その結果、段差の最も高い部分と、最も低い部分の高低差は300nmもあり、非常に凹凸が大きい表面であった。また、窒化物半導体多層膜101の基板面内の層厚ばらつきを反射膜厚計により評価した。ここでは、反射膜厚計で得られた反射ピークプロファイルを高速フーリエ変換FFTし、各層間で最も屈折率差が大きいp型AlGaNキャリアブロック層109とp型GaN光ガイド層110との界面からの反射ピークを元にp型層の厚みの基板面内分布を評価した。ここで、p型層の厚みとは、p型GaN光ガイド層110、p型AlGaNクラッド層111、および、p型GaNコンタクト層112の3層の総和である。その結果、下地GaN層103の厚みが0.5μmより大きいとき、基板面内の層厚のばらつき標準偏差の大きさも5以上あることがわかった。さらに、SEMにより掘り込み領域102での成長の様子を詳細に観察した。図1と図8を参照して説明する。図8は下地GaN層103が0.5μm以下の窒化物半導体多層膜101を有する加工基板100の断面図である。図8より、下地GaN層103が0.5μm以下のとき、表面117の平坦な領域Yに対し、掘り込み領域102の上端が厚みH分だけ厚くなっているのがわかる。厚みHは0.2~1.5μmの厚みである。またこの場合、図1に示される掘り込み領域102以外の窒化物半導体多層膜101の表面117に対する法線[0001]と、掘り込み領域102の上端の側壁面102aに対する法線Rとのなす角θが60°より大きかった。この角θが60°となる面は、11-22面に相当するものと考えられる。本実施形態においては、角θは80°であった。角θは60°よりも大きければよいが、80°以上が好ましい。これは、角θが60°より大きいほど、流れ込みが起こりやすい11-22面が出現しにくいためである。成長モードのモデル以上の結果より、掘り込み領域102を形成した加工基板100を用いた成長モードのモデルを説明する。原料ガスを流して成長を始めると、Ga原料が表面に到達する。その後、表面をマイグレーション表面拡散して、エネルギー的に安定なサイトにくると、膜に取り込まれる。これを繰り返すことにより膜が形成されていく。この時、下地GaN層103が0.5μm以上の厚さになると、図6bの様に、Ga原子がマイグレーションして表面117から、掘り込み領域102に向かってGa原料が流れ込む。この流れ込みに関しては、掘り込みプロセスの不均一性等の様々な理由により、11-20方向のGa原子の流れ込みが非常に不均一となる。このため、流れ込みが起こる領域と、流れ込みが起きにくい領域が混在することになる。掘り込み領域102への流れ込みが生じた場合、表面117の膜厚は原料効率の関係から薄くなる。逆に流れ込みにくい場合は、表面117の膜厚は厚くなる。このため、平坦性が悪化することになる。つまり、この流れ込みを抑制することにより、平坦性を向上することができる。流れ込みを抑制する成長方法の一つに、掘り込み領域102の上端領域で下地GaN層103の成長速度を相対的に大きくして、Ga原料の掘り込み領域102へ流れ込みを防ぐ障壁図8の厚みHを形成すると層厚の均一化に効果がある。この障壁が形成されるのは、上述したように、下地GaN層103の層厚が0.5μm以下のときである。また上述したように、掘り込み領域102の間隔は0.1mm以上4mm以下が好ましい。また、下地GaN層103の層厚は0.5μm以下であることが好ましい。そして、窒化物半導体多層膜101の総和に対する下地GaN層103の層厚は15以下であることが好ましい。また角θは60°よりも大きければよいが、80°以上が好ましい。さらに、掘り込み領域102の深さDは、2μm以上、20μm以下が好ましく、掘り込み領域102の幅Wは1μm以上が好ましい。