伝送路符号化されたシリアルデータを、シリアル伝送路を介して接続された受信回路に送信する送信回路であって、mビットの制御キャラクタをnビットm<nの符号化シンボルにマッピングする第1の伝送路符号化を行う第1の符号化回路と、前記第1の伝送路符号化よりも、前記受信回路との同期確立に時間を要し、且つ、符号化ロスの少ない伝送路符号化であって、連続するデータキャラクタをスクランブル処理によってビット撹乱した符号化ブロックを生成する第2の伝送路符号化を行う第2の符号化回路と、前記第1の符号化回路と前記第2の符号化回路とのうち、いずれの符号化回路を用いて送信をさせるかを選択する送信制御部と、前記送信制御部の選択結果に応じて生成された符号化シンボルあるいは符号化ブロックをシリアルデータに変換して前記シリアル伝送路に送信するシリアルドライバとを備え、前記送信制御部は、データキャラクタを送信しない期間には前記第1の符号化回路を選択して前記制御キャラクタに基づく符号化シンボルを送信させ、データキャラクタを送信する期間には前記第2の符号化回路に選択を切り替えて前記データキャラクタに基づく符号化ブロックを送信させることを特徴とする送信回路。前記送信制御部は、データキャラクタを送信しない期間で前記シリアルドライバを省電力状態とし、当該省電力状態から復旧してデータキャラクタを送信する際には、当該データキャラクタの送信に先んじて、前記第1の符号化回路を選択した状態のまま、前記第1の伝送路符号化で規定されている同期タイミングを定める同期シンボルの送信を所定期間継続させ、かつ、その後にデータキャラクタの開始位置を示す符号化シンボルの送信後に前記第1の符号化回路から前記第2の符号化回路に切り替えることを特徴とする請求項1記載の送信回路。前記第2の符号化回路は、連続するmビットのデータキャラクタを、所定のスクランブル多項式に基づいてmビットの符号化ブロックにスクランブルし、符号化ブロックを生成すること特徴とする請求項1記載の送信回路。前記シリアルドライバは、前記符号化シンボルと符号化ブロックとの最小公倍数のビット長で構成される符号化フレーム単位で符号化シンボルを変換することを特徴とする請求項3記載の送信回路。前記送信制御部は、データキャラクタの開始位置を示す符号化シンボルを含む符号化フレームの送信後に、前記第1の符号化回路から前記第2の符号化回路に切り替えることを特徴とする請求項4記載の送信回路。前記第2の符号化回路は、連続するnビットのデータキャラクタを、所定のスクランブル多項式に基づいてnビットの符号化ブロックにスクランブルし、符号化ブロックを生成することを特徴とする請求項1記載の送信回路。前記第2の符号化回路は、連続するmビットのデータキャラクタを符号化シンボルと同じnビット単位で入力して、所定のスクランブル多項式に基づいてnビットの符号化ブロックにスクランブルし、符号化ブロックを生成することを特徴とする請求項1記載の送信回路。前記送信制御部は、データキャラクタの開始位置を示す符号化シンボルの送信後に、前記第1の符号化回路から前記第2の符号化回路に切り替えることを特徴とする請求項6又は7記載の送信回路。前記送信制御部は、所定サイズのデータキャラクタの終端となる符号化ブロックの送信後に、用いる符号化回路を前記第2の符号化回路から前記第1の符号化回路に切り替えることを特徴とする請求項8記載の送信回路。前記第2の符号化回路は、連続する所定数のデータキャラクタをスクランブルし、各データキャラクタの先頭毎にsビットの同期ヘッダを付加して符号化ブロックを生成することを特徴とする請求項1記載の送信回路。前記同期ヘッダは、0と1のビット遷移を少なくとも1回含む2ビット以上の付加情報であり、前記同期ヘッダの種類には、データキャラクタの終端を含まない符号化ブロックに付加される非終端同期ヘッダと、データキャラクタの終端を含む符号化ブロックに付加される終端同期ヘッダとがあり、前記送信制御部は、前記終端同期ヘッダを付加した符号化ブロックの送信後に、用いる符号化回路を前記第1の符号化回路から前記第2の符号化回路に切り替えることを特徴とする請求項10記載の送信回路。前記送信制御部は、データキャラクタを送信しない期間において、前記第1の符号化回路から出力される符号化シンボル列を、非選択の第2の符号化回路に入力させ、前記第2の符号化回路は、当該符号化シンボル列によりスクランブラの初期化を行うことを特徴とする請求項1記載の送信回路。mビットの制御キャラクタをnビットm<nの符号化シンボルにマッピングする第1の伝送路符号化により符号化されたシリアルデータ、及び、前記第1の伝送路符号化よりも同期確立に時間を要し、かつ、符号化ロスの少ない伝送路符号化であって、連続するデータキャラクタをスクランブル処理によってビット撹乱した符号化ブロックを生成する第2の伝送路符号化により伝送路符号化されたシリアルデータを、シリアル伝送路を介して接続された送信回路から受信する受信回路であって、前記符号化シンボルを制御キャラクタに復号する第1の復号化回路と、前記符号化ブロックをデスクランブルしてデータキャラクタに復号する第2の復号化回路と、前記第1の復号化回路と前記第2の復号化回路とのうち、いずれの復号化回路を用いての受信をさせるかを選択する受信制御部と、前記シリアル伝送路から受信したシリアルデータを、パラレルデータに変換し、前記パラレルデータを、前記第1の復号化回路と前記第2の復号化回路のうち前記受信制御部により選択された復号化回路に出力するシリアルレシーバとを備え、前記受信制御部は、符号化ブロックを受信しない期間は前記第1の復号化回路を選択し、符号化ブロックを受信する期間は前記第2の復号化回路を選択することを特徴とする受信回路。前記受信制御部は、初期化時、省電力状態からの復旧時に第1の復号化回路を選択し、パケットの終端位置を示す符号化シンボルを受信する、または、所定サイズの符号化ブロックを受信すると、第2の復号化回路から第1の復号化回路に切り替えることを特徴とする請求項13記載の受信回路。前記受信制御部は、パケット開始位置を示す符号化シンボルを受信すると、第1の復号化回路から第2の復号化回路に切り替えることを特徴とする請求項13記載の受信回路。前記受信制御部は、前記第1の復号化回路を選択しているときに、前記シリアル伝送路を介して受信した省電力状態への移行を通知する信号を受けて前記シリアルレシーバを省電力状態とし、前記シリアル伝送路を介して前記送信回路から省電力状態からの復旧を要求する信号を受けて省電力状態から復旧し、同期の確立を要求する同期シンボルを複数回受信して同期を確立した上で、パケット開始位置を示す符号化シンボルの受信後に、当該パケット開始位置で示されるタイミングで、前記第2の復号化回路の選択に切り替えることを特徴とする請求項13記載の受信回路。前記第2の復号化回路は、前記シリアルレシーバから入力されるmビットの符号化ブロックを、所定のスクランブル多項式に基づいてmビットのデータキャラクタにデスクランブルすることを特徴とする請求項13記載の受信回路。前記第2の復号化回路は、前記シリアルレシーバから連続して入力されるnビットの符号化ブロックを、所定のスクランブル多項式に基づいてnビットのデータキャラクタにデスクランブルすることを特徴とする請求項13記載の受信回路。前記第2の復号化回路は、前記シリアルレシーバから連続して入力されるnビットの符号化ブロックを、所定のスクランブル多項式に基づいてデスクランブルして元のmビットのデータキャラクタ列を復号することを特徴とする請求項13記載の受信回路。前記符号化ブロックは、連続する所定数のデータキャラクタをスクランブルし、その先頭毎にsビットの同期ヘッダを付加して生成されたものであり、前記第2の復号化回路は、前記シリアルレシーバから連続して入力される符号化ブロックから前記同期ヘッダを除いて、所定のスクランブル多項式に基づいてデスクランブルして元のデータキャラクタを復号することを特徴とする請求項13記載の受信回路。前記同期ヘッダは、0と1のビット遷移を少なくとも1回含む2ビット以上の情報であり、その種別に、データキャラクタに基づいて生成される符号化ブロックのうち終端を含まない符号化ブロックに用いられる非終端同期ヘッダと、データキャラクタに基づいて生成される符号化ブロックのうち終端を含む符号化ブロックに用いられる終端同期ヘッダとがあり、前記受信制御部は、前記終端同期ヘッダを含む符号化ブロックの受信後に、前記第2の復号化回路から前記第1の復号化回路の選択に切り替えることを特徴とする請求項20記載の受信回路。前記シリアルレシーバは、前記符号化シンボルと前記符号化ブロックとの最小公倍数のビット長で構成される符号化フレーム単位で符号化シンボルに変換することをと空調とする請求項13記載の受信回路。前記受信制御部は、前記符号化ブロックを受信しない期間は、前記第1の復号化回路に入力される符号化シンボル列を、前記第2の復号化回路にも入力させ、前記第2の復号化回路は、入力された符号化シンボル列によりデスクランブラの初期化を行うことを特徴とする請求項13記載の受信回路。シリアル伝送路を介して接続された送信回路と受信回路間で伝送路符号化されたシリアルデータの伝送を行う通信システムであって、前記送信回路は、mビットの制御キャラクタをnビットm<nの符号化シンボルにマッピングする第1の伝送路符号化を行う第1の符号化回路と、前記第1の伝送路符号化よりも、前記受信回路との同期確立に時間を要し、且つ、符号化ロスの少ない伝送路符号化であって、連続するデータキャラクタをスクランブル処理によってビット撹乱した符号化ブロックを生成する第2の伝送路符号化を行う第2の符号化回路と、前記第1の符号化回路と前記第2の符号化回路とのうち、いずれの符号化回路を用いて送信をさせるかを選択する送信制御部と、前記送信制御部の選択結果に応じて生成された符号化シンボルあるいは符号化ブロックをシリアルデータに変換して前記シリアル伝送路に送信するシリアルドライバとを備え、前記送信制御部は、データキャラクタを送信しない期間には前記第1の符号化回路を選択して前記制御キャラクタに基づく符号化シンボルを送信させ、データキャラクタを送信する期間には前記第2の符号化回路に選択を切り替えて前記データキャラクタに基づく符号化ブロックを送信させ、前記受信回路は、前記符号化シンボルを制御キャラクタに復号する第1の復号化回路と、前記符号化ブロックをデスクランブルしてデータキャラクタに復号する第2の復号化回路と、前記第1の復号化回路と前記第2の復号化回路とのうち、いずれの復号化回路を用いての受信をさせるかを選択する受信制御部と、前記シリアル伝送路から受信したシリアルデータを、パラレルデータに変換し、前記パラレルデータを、前記第1の復号化回路と前記第2の復号化回路のうち前記受信制御部により選択された復号化回路に出力するシリアルレシーバとを備え、前記受信制御部は、符号化ブロックを受信しない期間は前記第1の復号化回路を選択し、符号化ブロックを受信する期間は前記第2の復号化回路を選択することを特徴とする通信システム。シリアル伝送路を介して接続された送信回路と受信回路間で伝送路符号化されたシリアルデータの伝送を行う通信システムにおける通信方法であって、前記伝送路符号化には、mビットの制御キャラクタをnビットm<nの符号化シンボルにマッピングする第1の伝送路符号化と、連続するデータキャラクタをスクランブルによってビット撹乱した符号化ブロックを生成する第2の伝送路符号化とが含まれ、前記第2の伝送路符号化は、前記第1の伝送路符号化よりも前記送信回路と前記受信回路との間の同期確立に時間を要し、且つ、符号化ロスが少ないものであり、前記通信システムによる前記通信方法は、前記第1の伝送路符号化と前記第2の伝送路符号化とを切り替えてシリアルデータの伝送を行い、前記符号化ブロックの伝送を行わない期間は、前記第1の伝送路符号化を用いた伝送を行い、前記符号化ブロックの伝送を行う期間は、前記第2の伝送路符号化を用いた伝送を行うことを特徴とする通信方法。送信回路が、伝送路符号化されたシリアルデータを、シリアル伝送路を介して接続された受信回路に送信する送信方法であって、mビットの制御キャラクタをnビットm<nの符号化シンボルにマッピングする第1の伝送路符号化を行う第1符号化ステップと、前記第1の伝送路符号化よりも、前記受信回路との同期確立に時間を要し、且つ、符号化ロスの少ない伝送路符号化であって、連続するデータキャラクタをスクランブル処理によってビット撹乱した符号化ブロックを生成する第2の伝送路符号化を行う第2符号化ステップと、前記第1の伝送路符号化と前記第2の伝送路符号化とのうち、いずれの伝送路符号化を用いて送信をさせるかを選択し、送信を制御する送信制御ステップと、前記選択結果に応じて生成された符号化シンボルあるいは符号化ブロックをシリアルデータに変換して前記シリアル伝送路に送信する送信ステップとを含み、前記送信制御ステップは、データキャラクタを送信しない期間には前記第1の伝送路符号化を選択して前記制御キャラクタに基づく符号化シンボルを送信させ、データキャラクタを送信する期間には前記第2の伝送路符号化に選択を切り替えて前記データキャラクタに基づく符号化ブロックを送信させることを特徴とする送信方法。mビットの制御キャラクタをnビットm<nの符号化シンボルにマッピングする第1の伝送路符号化により符号化されたシリアルデータ、及び、前記第1の伝送路符号化よりも同期確立に時間を要し、かつ、符号化ロスの少ない伝送路符号化であって、連続するデータキャラクタをスクランブル処理によってビット撹乱した符号化ブロックを生成する第2の伝送路符号化により伝送路符号化されたシリアルデータを、シリアル伝送路を介して接続された送信回路から、受信回路が受信する受信方法であって、前記受信回路が備える第1の復号化回路により、前記符号化シンボルを制御キャラクタに復号する第1の復号化ステップと、前記受信回路が備える第2の復号化回路により、前記符号化ブロックをデスクランブルしてデータキャラクタに復号する第2の復号化ステップと、前記第1の復号化回路と前記第2の復号化回路とのうち、いずれの復号化回路を用いての受信をさせるかを選択する受信制御ステップと、前記シリアル伝送路から受信したシリアルデータを、パラレルデータに変換し、前記パラレルデータを、前記第1の復号化回路と前記第2の復号化回路のうち前記受信制御ステップにより選択された復号化回路に出力する出力ステップとを含み、前記受信制御ステップは、符号化ブロックを受信しない期間は前記第1の復号化を選択し、符号化ブロックを受信する期間は前記第2の復号化を選択することを特徴とする受信方法。シンボルマッピング方式は、mビットをnビットに拡大マッピングすることによる冗長性を活かし、例えば、8B/10B方式におけるCOMコンマシンボルK28.5を定義する。つまり、シンボルマッピング方式は、シリアルデータ内でユニークなビットパターンとなる区切りシンボルを定義することができる。シンボルマッピング方式は、この区切りシンボルが存在することによりシリアルデータ内の符号化シンボルの先頭ビットの検出が容易になる。即ち、シンボルマッピング方式は、区切りシンボルがあることにより、正確なタイミングでシリアル-パラレル変換するためのシンボル同期が容易かつ高速に実現できるという利点がある。しかし、シンボルマッピング方式は、単一のデータキャラクタに対して、ランレングスやDCバランスを考慮したマッピングを行って符号化シンボルに変換するため、符号化効率が低く、データ転送効率が低下するという問題を有している。一方、スクランブル方式は、複数のデータキャラクタを束ねた上で、送信すべきデータキャラクタのデータ長に対して比較的短い同期ヘッダを付加するだけなので、シンボルマッピング方式に比べて符号化効率が高いと言える。例えば、シンボルマッピング方式の8B/10B方式では、8ビットのデータキャラクタに対して冗長ビットが2ビットとなるため、252/8の符号化ロスがある。これに対し、スクランブル方式の64B/66B方式では、64ビットのデータキャラクタに対して冗長ビットが2ビットしかないので、約364/66程度しか符号化ロスがない。しかし、スクランブル方式では、データキャラクタがスクランブルによりランダム化され、シリアルデータ内でユニークなビットパターンを定義することができない。このため、スクランブル方式では、シンボルマッピング方式に比べ、シンボル同期ブロック同期に比較的長時間を要する。例えば、64B/66B方式では、2ビットの同期ヘッダが01あるいは10として定義されている。スクランブル方式では、シンボル同期ブロック同期のためには、シリアルデータ内で66ビット毎に周期的に埋め込まれた同期ヘッダを、64ブロック以上連続して検出する必要がある。このため、スクランブル方式では、伝送エラーなどによりシンボル同期が外れた場合や、アイドル期間に伝送を停止して省電力化を図る場合を考慮すると、シンボル同期ブロック同期の復旧に要するオーバーヘッドが大きくなる。つまり、スクランブル方式では、データ伝送の性能が大幅に低下するという課題を有する。本発明の目的は、上記課題に鑑みてなされたものであり、符号化効率の低下に伴うデータ伝送効率の低下を抑制しつつ、シンボル同期の確立を早期に実現することである。上記課題を解決するため、本発明に係る送信回路は、伝送路符号化されたシリアルデータを、シリアル伝送路を介して接続された受信回路に送信する送信回路であって、mビットの制御キャラクタをnビットm<nの符号化シンボルにマッピングする第1の伝送路符号化を行う第1の符号化回路と、前記第1の伝送路符号化よりも、前記受信回路との同期確立に時間を要し、且つ、符号化ロスの少ない伝送路符号化であって、連続するデータキャラクタをスクランブル処理によってビット撹乱した符号化ブロックを生成する第2の伝送路符号化を行う第2の符号化回路と、前記第1の符号化回路と前記第2の符号化回路とのうち、いずれの符号化回路を用いて送信をさせるかを選択する送信制御部と、前記送信制御部の選択結果に応じて生成された符号化シンボルあるいは符号化ブロックをシリアルデータに変換して前記シリアル伝送路に送信するシリアルドライバとを備え、前記送信制御部は、データキャラクタを送信しない期間には前記第1の符号化回路を選択して前記制御キャラクタに基づく符号化シンボルを送信させ、データキャラクタを送信する期間には前記第2の符号化回路に選択を切り替えて前記データキャラクタに基づく符号化ブロックを送信させることを特徴としている。また、本発明に係る受信回路は、mビットの制御キャラクタをnビットm<nの符号化シンボルにマッピングする第1の伝送路符号化により符号化されたシリアルデータ、及び、前記第1の伝送路符号化よりも同期確立に時間を要し、かつ、符号化ロスの少ない伝送路符号化であって、連続するデータキャラクタをスクランブル処理によってビット撹乱した符号化ブロックを生成する第2の伝送路符号化により伝送路符号化されたシリアルデータを、シリアル伝送路を介して接続された送信回路から受信する受信回路であって、前記符号化シンボルを制御キャラクタに復号する第1の復号化回路と、前記符号化ブロックをデスクランブルしてデータキャラクタに復号する第2の復号化回路と、前記第1の復号化回路と前記第2の復号化回路とのうち、いずれの復号化回路を用いての受信をさせるかを選択する受信制御部と、前記シリアル伝送路から受信したシリアルデータを、パラレルデータに変換し、前記パラレルデータを、前記第1の復号化回路と前記第2の復号化回路のうち前記受信制御部により選択された復号化回路に出力するシリアルレシーバとを備え、前記受信制御部は、符号化ブロックを受信しない期間は前記第1の復号化回路を選択し、符号化ブロックを受信する期間は前記第2の復号化回路を選択することを特徴としている。また、本発明に係る通信システムは、シリアル伝送路を介して接続された送信回路と受信回路間で伝送路符号化されたシリアルデータの伝送を行う通信システムであって、前記送信回路は、mビットの制御キャラクタをnビットm<nの符号化シンボルにマッピングする第1の伝送路符号化を行う第1の符号化回路と、前記第1の伝送路符号化よりも、前記受信回路との同期確立に時間を要し、且つ、符号化ロスの少ない伝送路符号化であって、連続するデータキャラクタをスクランブル処理によってビット撹乱した符号化ブロックを生成する第2の伝送路符号化を行う第2の符号化回路と、前記第1の符号化回路と前記第2の符号化回路とのうち、いずれの符号化回路を用いて送信をさせるかを選択する送信制御部と、前記送信制御部の選択結果に応じて生成された符号化シンボルあるいは符号化ブロックをシリアルデータに変換して前記シリアル伝送路に送信するシリアルドライバとを備え、前記送信制御部は、データキャラクタを送信しない期間には前記第1の符号化回路を選択して前記制御キャラクタに基づく符号化シンボルを送信させ、データキャラクタを送信する期間には前記第2の符号化回路に選択を切り替えて前記データキャラクタに基づく符号化ブロックを送信させ、前記受信回路は、前記符号化シンボルを制御キャラクタに復号する第1の復号化回路と、前記符号化ブロックをデスクランブルしてデータキャラクタに復号する第2の復号化回路と、前記第1の復号化回路と前記第2の復号化回路とのうち、いずれの復号化回路を用いての受信をさせるかを選択する受信制御部と、前記シリアル伝送路から受信したシリアルデータを、パラレルデータに変換し、前記パラレルデータを、前記第1の復号化回路と前記第2の復号化回路のうち前記受信制御部により選択された復号化回路に出力するシリアルレシーバとを備え、前記受信制御部は、符号化ブロックを受信しない期間は前記第1の復号化回路を選択し、符号化ブロックを受信する期間は前記第2の復号化回路を選択することを特徴としている。また、本発明に係る通信方法は、シリアル伝送路を介して接続された送信回路と受信回路間で伝送路符号化されたシリアルデータの伝送を行う通信システムにおける通信方法であって、前記伝送路符号化には、mビットの制御キャラクタをnビットm<nの符号化シンボルにマッピングする第1の伝送路符号化と、連続するデータキャラクタをスクランブルによってビット撹乱した符号化ブロックを生成する第2の伝送路符号化とが含まれ、前記第2の伝送路符号化は、前記第1の伝送路符号化よりも前記送信回路と前記受信回路との間の同期確立に時間を要し、且つ、符号化ロスが少ないものであり、前記通信システムによる前記通信方法は、前記第1の伝送路符号化と前記第2の伝送路符号化とを切り替えてシリアルデータの伝送を行い、前記符号化ブロックの伝送を行わない期間は、前記第1の伝送路符号化を用いた伝送を行い、前記符号化ブロックの伝送を行う期間は、前記第2の伝送路符号化を用いた伝送を行うことを特徴としている。また、本発明に係る送信方法は、伝送路符号化されたシリアルデータを、シリアル伝送路を介して接続された受信回路に送信する送信方法であって、mビットの制御キャラクタをnビットm<nの符号化シンボルにマッピングする第1の伝送路符号化を行う第1符号化ステップと、前記第1の伝送路符号化よりも、前記受信回路との同期確立に時間を要し、且つ、符号化ロスの少ない伝送路符号化であって、連続するデータキャラクタをスクランブル処理によってビット撹乱した符号化ブロックを生成する第2の伝送路符号化を行う第2符号化ステップと、前記第1の伝送路符号化と前記第2の伝送路符号化とのうち、いずれの伝送路符号化を用いて送信をさせるかを選択し、送信を制御する送信制御ステップと、前記選択結果に応じて生成された符号化シンボルあるいは符号化ブロックをシリアルデータに変換して前記シリアル伝送路に送信する送信ステップとを含み、前記送信制御ステップは、データキャラクタを送信しない期間には前記第1の伝送路符号化を選択して前記制御キャラクタに基づく符号化シンボルを送信させ、データキャラクタを送信する期間には前記第2の伝送路符号化に選択を切り替えて前記データキャラクタに基づく符号化ブロックを送信させることを特徴としている。また、本発明に係る受信方法は、mビットの制御キャラクタをnビットm<nの符号化シンボルにマッピングする第1の伝送路符号化により符号化されたシリアルデータ、及び、前記第1の伝送路符号化よりも同期確立に時間を要し、かつ、符号化ロスの少ない伝送路符号化であって、連続するデータキャラクタをスクランブル処理によってビット撹乱した符号化ブロックを生成する第2の伝送路符号化により伝送路符号化されたシリアルデータを、シリアル伝送路を介して接続された送信回路から、受信回路が受信する受信方法であって、前記受信回路が備える第1の復号化回路により、前記符号化シンボルを制御キャラクタに復号する第1の復号化ステップと、前記受信回路が備える第2の復号化回路により、前記符号化ブロックをデスクランブルしてデータキャラクタに復号する第2の復号化ステップと、前記第1の復号化回路と前記第2の復号化回路とのうち、いずれの復号化回路を用いての受信をさせるかを選択する受信制御ステップと、前記シリアル伝送路から受信したシリアルデータを、パラレルデータに変換し、前記パラレルデータを、前記第1の復号化回路と前記第2の復号化回路のうち前記受信制御ステップにより選択された復号化回路に出力する出力ステップとを含み、前記受信制御ステップは、符号化ブロックを受信しない期間は前記第1の復号化を選択し、符号化ブロックを受信する期間は前記第2の復号化を選択することを特徴としている。本発明は、符号化効率の低下に伴うデータ転送効率の低下を抑制しつつ、シンボル同期の確立を早期に実現することができる。<実施の形態>以下、本発明の一実施形態である通信システムについて図面を用いて説明する。図1は、通信システムの構成例を示すブロック図である。図1に示すように通信システムは、ホスト装置100とターゲット装置110とを含んで構成される。ホスト装置100とターゲット装置110は、シリアル伝送路121とシリアル伝送路122とを介して接続される。シリアル伝送路121及びシリアル伝送路122は、共に、差動信号方式でのデータ伝送を行うための信号線対である。シリアル伝送路121は、信号線D0とD0-とからなり、ホスト装置100からターゲット装置110へのデータ伝送に用いられる。また、シリアル伝送路122は、信号線D1とD1-とからなり、ターゲット装置110からホスト装置100へのデータ伝送に用いられる。差動信号を伝送する場合には、基本的に、信号線D0-、D1-にはそれぞれ、信号線D0、D1に流される信号とは逆位相の信号が流される。ホスト装置100は、データ処理部101と、インターフェース回路102と、D0端子106と、D0-端子107と、D1端子108と、D1-端子109とを含んで構成される。データ処理部101は、インターフェース回路102を用いたデータ伝送におけるデータの処理を行う機能を有する。データ処理部101は、例えば、送信すべきデータを指定し、インターフェース回路102への伝送、または、インターフェース回路102から伝送されてきたデータの処理をする。インターフェース回路102は、送信回路103と、PLLPhaseLockedLoop104と、受信回路105とを含んで構成される。実データ有効データ、パケットペイロードともいうをターゲット装置110に送信しないアイドル期間においては、送信回路103は、8B/10B方式の符号化を行って制御信号等を、ターゲット装置110に送信する機能を有する。一方、データ処理部101から受け付けた実データをターゲット装置110に送信する期間において、送信回路103は、スクランブル方式の符号化を行って、実データを、ターゲット装置110に送信する機能を有する。送信回路103の詳細構成については、図2を用いて後述する。PLL104は、インターフェース回路102がデータ伝送を実行するためのクロックを生成する機能を有する。受信回路105は、D1端子108とD1-端子109とを介して、ターゲット装置110からシリアル伝送路122に送信された差動信号を受けて、制御信号または実データを復号する機能を有する。受信回路105は、8B/10B方式で符号化された制御信号を受信して8B/10B方式で復号する。また、受信回路105は、実データを受信する期間はスクランブル方式に切り替えて復号する。ターゲット装置110は、バックエンド部111と、インターフェース回路112と、D0端子116と、D0-端子117と、D1端子118と、D1-端子119とを含んで構成される。バックエンド部111は、インターフェース回路112を用いたデータ伝送におけるデータの処理を行う機能を有する。バックエンド部111は、例えば、送信すべきデータを備えられた記録媒体図示せずから読み出し、インターフェース回路112への出力、または、インターフェース回路112から出力されてきたデータを記録媒体に書き込みをする。インターフェース回路112は、受信回路113と、PLL114と、送信回路115とを含んで構成される。受信回路113は、D0端子116と、D0-端子117とを介して、ホスト装置100からシリアル伝送路121に送信された差動信号を受けて復号する機能を有する。受信回路115は、8B/10B方式で符号化された制御信号を受信して8B/10B方式で復号し、実データを受信する期間はスクランブル方式に切り替えて復号する。受信回路113の詳細については、図3を用いて後述する。PLL114は、インターフェース回路112がデータ伝送を実行するためのクロックを生成する機能を有する。送信回路115は、バックエンド部111からの指示により実データパケットペイロードをホスト装置100に送信しないアイドル期間において、8B/10B方式で符号化された制御信号等を、ホスト装置100に送信する機能を有する。なお、送信回路115は、8B/10B方式で符号化された制御信号等を、D1端子118とD1-端子119とを介して差動信号により、ホスト装置100に送信する。一方、送信回路115は、バックエンド部111から受け付けた実データをホスト装置100に送信するとき、スクランブル方式の符号化を行って、ターゲット装置110に送信する機能を有する。なお、送信回路115は、スクランブル方式で符号化された実データを、D1端子118とD1-端子119とを介して差動信号により、ターゲット装置110に送信する。図2は、ホスト装置100の送信回路103の詳細な構成例を示している。本図面を用いて、送信回路103について説明する。なお、ターゲット装置110の送信回路115は、送信データの入力元がデータ処理部101であるかバックエンド部111であるかの差異と、出力先の端子が互いに異なるという差異以外、送信回路103と同等の構成を備える。したがって、送信回路115の詳細構成例についての説明は、割愛する。図2に示すように、送信回路103は、第1の符号化回路201と、第2の符号化回路202と、送信制御部203と、シリアルドライバ204とを含んで構成される。第1の符号化回路201は、送信制御部203から入力された8ビットの制御キャラクタTXC:TXControlcharacterを、10ビットの符号化シンボルにマッピングする。さらに、第1の符号化回路201は、マッピングした10ビットの符号化シンボルをシリアルドライバ204に出力する機能を有する。第2の符号化回路202は、送信制御部203から連続する8ビットのデータキャラクタTXD:TCDatacharacterを入力する。第2の符号化回路202は、入力された連続する8ビットのデータキャラクタTXD:TXDatacharacterを、所定のスクランブル多項式に従ったスクランブル処理によって8ビットの符号化ブロックを生成する。さらに、第2の符号化回路202は、生成した8ビットの符号化ブロックをシリアルドライバ204に出力する機能を有する。送信制御部203は、送信バスTBUSからの送信要求がないアイドル期間においては、送信選択信号TSELをLowとして第1の符号化回路201を選択する。なお、ここでいう選択とは、第1の符号化回路201から出力される符号化シンボルを、シリアライザSER:Serializer205に処理させることと同義である。そして、送信制御部203は、アイドル期間の符号化シンボルを送信するため、8ビットの制御キャラクタTXCを第1の符号化回路201に出力する。ここで、送信制御部203は、8B/10B方式の符号化シンボルとして、通常のデータバイトを示すDシンボルと、制御用のKシンボルとを組み合わせて用いる。この場合、送信制御部203は、DシンボルとKシンボルとのうちいずれのシンボルに、符号化するかを識別させるための1ビットの符号化モードTXM:TXcodingModeも併せて出力する。送信制御部203は、送信バスTBUSから送信要求が発生すると、パケット開始位置を示す符号化シンボルの出力後に送信選択信号TSELを、Highとして第2の符号化回路202に選択を切り替える。そして、送信制御部203は、送信バスTBUSからの送信データパケットペイロードを8ビットのデータキャラクタTXDとして、第2の符号化回路202に出力する。送信制御部203は、パケットペイロードの終端となる符号化ブロックの送信後、再度、送信選択信号TSELをLowにして第1の符号化回路201に選択を切り替える。さらに、送信制御部203は、パケット終端位置を示す符号化シンボルの送信を行うことによりパケット送信を完了する。また、送信制御部203は、受信回路113に伝送する有効データのパケットのデータサイズとして所定のパケットサイズ例えば、512バイトを記憶しておく。送信制御部203は、当該データサイズ分のパケットを送信すると、第2の符号化回路203の選択から、第1の符号化回路201への選択に切り替える。即ち、送信制御部203は、受信選択信号TSELをHighからLowに切り替える。送信制御部203は、送信すべき有効データが送信バスTBUSに残っている場合、再度SOPを送ってから第1の符号化回路201の選択から第2の符号化回路202への選択に切り替えてのデータ伝送を実行する。シリアルドライバ204は、パラレルデータをシリアルデータに変換してシリアル伝送路121に出力する機能を有する。シリアルドライバ204は、SER205と差動ドライバ206とを含んで構成される。SER205は、送信制御部203からの送信選択信号TSELで示される指示に従って、第1の符号化回路201と第2の符号化回路202とから出力された信号の一方を選択する機能を有する。また、SER205は、入力された符号化シンボルあるいは符号化ブロックをシリアルデータに変換して差動ドライバ206に伝達する機能を有する。具体的には、SER205は、送信選択信号TSELがLowを示す場合に、第1の符号化回路201からの出力を選択し、送信選択信号TSELがHighを示す場合に第2の符号化回路202からの出力を選択する機能を有する。差動ドライバ206は、SER205から出力されたシリアルデータを差動信号に変換し、当該差動信号をD0端子106と、D0-端子107とを介してシリアル伝送路121に出力する機能を有する。一般に、差動ドライバ206は、一定の電流源で動作するアナログ回路で構成されえるため、有効なデータを送信していないアイドル期間も電力を消費する。このため、送信制御部203は、シリアルドライバ204のイネーブル信号TXENを制御して、アイドル期間における送信動作を停止させる機能も有する。差動ドライバ206は、イネーブル信号TXENがLowとなって送信動作を停止すると、シリアル伝送路121の両信号線の電位をプルアップあるいはプルダウンして、両信号線を流れる信号の電位の差分である差動振幅を0Vとする。なお、プルダウンは、例えば、差動ドライバ206の出力電位をグランドレベルに固定する構成であってもよい。あるいは、プルダウンは、差動ドライバ206をハイインピーダンス状態にして外付けのプルダウン抵抗器でグランドレベルに固定する構成としてもよい。更に、プルアップ抵抗器は、半導体チップ内のトランジスタで形成されたオンチップ抵抗で構成してもよい。図3は、受信回路113の詳細な構成例を示している。本図面を用いて受信回路113について説明する。なお、受信回路113は、受信したデータの出力元がデータ処理部101であるかバックエンド部111であるかの差異と、受信データを受け取る端子が互いに異なるという差異以外、受信回路105は受信回路113と同等の構成を備える。したがって、受信回路105の詳細構成例についての説明は、割愛する。図3に示すように、受信回路113は、シリアルレシーバ301と、第1の復号化回路302と、第2の復号化回路303と、受信制御部304とを含んで構成される。シリアルレシーバ301は、シリアル伝送路121を介して受信したシリアルデータを、パラレルデータに変換して、第1の復号化回路302または第2の復号化回路303に出力する機能を有する。シリアルレシーバ301は、差動レシーバ305と、デシリアライザDES:DESerializer306とを含んで構成される。差動レシーバ305は、シリアル伝送路121を介して、受信した差動信号を、シリアルデータとしてデシリアライザ306に出力する機能を有する。デシリアライザ306は、入力されたシリアルデータをパラレルデータに変換して、受信制御部304から出力される受信選択信号RSELに従って、第1の復号化回路302または第2の復号化回路303に出力する機能を有する。具体的には、デシリアライザ306は、受信選択信号RSELがLowである場合に、10ビットの符号化シンボルとして第1の復号化回路302に出力する。また、デシリアライザ306は、受信選択信号RSELがHighである場合に、8ビットの符号化ブロックとして第2の復号化回路303に出力する。第1の復号化回路302は、シリアルレシーバ301から、10ビットの符号化シンボルを入力する。さらに、第1の復号化回路302は、入力された10ビットの符号化シンボルを、8B/10B方式の復号化方式に従って、8ビットの制御キャラクタRXC:RXControlcharacterに復号する機能を有する。このとき、第1の復号化回路302は、復号した符号化シンボルが、KシンボルかDシンボルであるかを示す復号化モードRXM:RXcodingModeを受信制御部304に渡す。第2の復号化回路303は、シリアルレシーバ301から、第2の伝送路符号化方式でスクランブルされた8ビットの符号化ブロックを入力する。さらに、第2の復号化回路303は、入力された8ビットの符号化ブロックを、デスクランブルして8ビットのデータキャラクタRXD:RXDatacharacterに復号する機能を有する。受信制御部304は、第1の復号化回路302と第2の復号化回路303との選択を切り替える機能と、第2の復号化回路303により復号されたデータキャラクタを受けて、受信バスRBUSに出力する機能とを有する。受信制御部304は、初期化時や省電力状態からの復旧時において、受信選択信号RSELをLowとし、シンボル同期が得られるまで、第1の復号化回路302を選択する。受信制御部304は、シンボル同期が確立した後、アイドル期間を示す符号化シンボルを受け続ける限り、受信選択信号RSELをLowとして、第1の復号化回路302を選択し続ける。受信制御部304は、パケット開始位置を示す符号化シンボルを受信すると、受信選択信号RSELをHighとして、第2の復号化回路303の選択に切り替える。そして、受信制御部304は、パケットペイロードの終端となる所定サイズの符号化ブロックの受信後に、受信選択信号RSELをLowとして第1の復号化回路302の選択に切り替える。そして、受信制御部304は、パケット終端位置を示す符号化シンボルの受信によって、パケット受信を終了する。また、受信制御部304は、送信回路103から送信されてくる有効データのパケットサイズとして所定のパケットサイズ例えば、512Byteを記憶する。そして、受信制御部304は、第2の復号化回路303を選択したときから、当該所定のパケットサイズ分のパケットを受信すると、第1の復号化回路302の選択に切り替える。本実施形態では、送信回路103と受信側113とで、有効データの送信サイズ所定のパケットサイズを記憶する。これにより、本実施形態は、送信回路103から受信回路113に対して正確に有効データを送信できるとともに、受信回路113で第2の復号化回路303から第1の復号化回路302への選択の切り替えを適切に実行できる。検知回路307は、シリアル伝送路121の両信号線の電位から差動振幅を求め、Low固定信号あるいはHigh固定信号となっている場合に、その旨を受信制御部304に通知する機能を有する。なお、検知回路307の通知により省電力状態への遷移、省電力状態からの復旧が行われるが、その詳細については、後述の第1の変形例において説明する。図4は、第2の符号化回路202に用いるスクランブル方式におけるスクランブラ、及び第2の復号化回路303に用いるデスクランブラの構成を示している。図4aは、生成多項式をX^40X^38X^21X^191としたスクランブラの構成を示しており、第2の符号化回路202の一構成例を示している。図4bは、図4aに示したスクランブラに対応するデスクランブラであり、生成多項式をX^40X^38X^21X^191としたデスクランブラの構成を示している。図4bのデスクランブラは、第2の復号化回路303の一構成例を示している。図4a、図4bにおいて示すスクランブラ及びデスクランブラは、入力データによって初期化が行われる自己同期型のスクランブラ、デスクランブラである。当該スクランブラ及びデスクランブラは、線形フィードバックシフトレジスタLinearFeedbackSiftRegisterにより実現される。図4において、S0からS39及びD0からD39は、それぞれシフトレジスタであり、記号は、ビット単位の排他的論理和を示している。なお、図4において、これらのシフトレジスタはシリアルクロックSCLK:SerialClock同期でシフトする必要がある。しかし、図4と等価の処理は、より低速なパラレルクロックPLCK:ParallelClock同期で並列実行する構成としてもよい。また、図4において、S3~S17、S22~S36、D3~D17、D22~D36のシフトレジスタについては、その表記を省略している。本実施の形態において、図4aに示すスクランブラは、8ビットのデータキャラクタを入力として、8ビットの符号化ブロックにスクランブルする。また、図4bに示すデスクランブラは、8ビットの符号化ブロックを入力として、8ビットのデータキャラクタにデスクランブルする。なお、図4に示した自己同期型のスクランブラ及びデスクランブラは、それらのシフトレジスタS0からS39及びD0からD39に同じ値を共有させる初期化が必要となる。そこで、送信回路では、第1の符号化回路201が選択されている期間に送信される符号化シンボルを、第2の符号化回路202である図4aのスクランブラに入力させる。それにより、シフトレジスタS0からS39は、データキャラクタTXDの入力前に初期化させる。同様に、受信回路では、第1の復号化回路302が選択されている期間に受信した符号化シンボルを、第2の復号化回路303である図4bのデスクランブラに入力させる。このようにして、シフトレジスタD0からD39は、伝送路を介して受信した符号化シンボルによってシフトレジスタS0からS39と同じ値に初期化される。これにより、第1の復号化回路302および第2の復号化回路303は、8ビットのデータキャラクタに対するスクランブル、8ビットの符号化ブロックに対するデスクランブラが実現できる。<データ>ここからは、8B/10B方式における符号化シンボルについて説明する。本実施の形態において、第1の伝送路符号化として採用する8B/10B方式は、8ビットのデータを10ビットのデータに変換する。8B/10B方式は、この変換により発生する2ビット分のデータの冗長性を活かすことで、通常の8ビットデータを表現するDシンボルの他に、送信側と受信側との間の通信を制御するための特殊なKシンボルを利用することができる。図5は、これらの特殊なKシンボルについて、それぞれのKシンボルのシンボル名と、ニーモニックと、機能と、制御キャラクタ16進数と、符号化シンボル2進数との対応を示している。シンボル名は、Kシンボルに便宜上付した名称を示している。ニーモニックは、Kシンボルをニーモニック表現で表現した場合の表記例を示しており、それぞれの機能に関連する表現が使用されることが多い。機能は、Kシンボルで定義されている機能を示している。当該機能とは、通信において必要とされる機能のことであり、例えば、パケットの送信の開始を通知したり、パケットの終端を通知する機能などがある。制御キャラクタは、Kシンボルを16進数で表現した場合の表記を示している。符号化シンボルは、Kシンボルを符号化シンボル2進数で表現した場合の表記を示している。また、送信側から受信側に送信されるKシンボルは、この符号化シンボルである。図5は、Kシンボルのうち、K28.1、K28.3、K28.5、K29.7を示すもので、以下に詳細を説明する。COMCommaシンボルK28.5は、シンボル同期を行うための区切り文字として用いられるシンボルである。このCOMシンボルは、8B/10B方式の符号化シンボル列からなるシリアルデータ内で、他の2つの符号化シンボルの如何なる組み合わせからも生成されないユニークな信号パターンを有するためである。また、シンボル同期とは、シリアルデータ伝送における受信側が、シリアルデータから符号化シンボルの区切り位置先頭ビットを認識し、符号化シンボルを正しくパラレルデータとして受信できている状態を示す。SOPStartOfPacketシンボルK28.1は、パケットの開始位置を受信側に認識させるのに用いられ、パケットの開始位置に付加される。即ち、受信側では、SOPを受け付けると、次のデータが実データパケットペイロードであることを認識する。EOPEndOfPacketシンボルK29.7は、パケットの終端位置を受信側に認識させるのに用いられ、パケットの終端位置に付加される。即ち、受信側は、所定サイズのパケットを受信することでパケットの終端位置を認識しているものの、実際にパケットペイロードのデータ伝送が終了したことをEOPにより正しく認識することができる。LIDLLogicalIdleシンボルK28.3は、送信データがないアイドル期間において出力される論理的なアイドル信号であり、アイドル期間のシンボル同期を維持するために用いられる。ここで、シンボル同期は、初期化時や省電力状態からの復旧時のみならず、予期しない伝送エラー状態から復旧する際にも必要となる。このため、シンボル同期のための区切り文字として用いられるCOMシンボルは、定期的に伝送されることが望ましい。そこで、本実施の形態では、COMシンボルと、COMシンボル以外の符号化シンボルとを組み合わせたシンボルセットとして用いる。これによって、本実施の形態では、確実にCOMシンボルを定期的に伝送することを実現するとともに、他のDシンボルを用いて、アイドル期間や、パケットの開始位置や終端位置の通知を実現することができる。図6は、本実施の形態において用いるシンボルセットの例を示している。図6において、SYNSynchronizationシンボルセットは、COMシンボルK28.5と、特定のDシンボルD31.5からなる。SYNSynchronizationシンボルセットは、初期化時や、省電力状態からの復旧時に、シンボル同期を確立させるために所定期間送信される。図5に示すように、各シンボルセットの第1シンボルは、COMシンボルK28.5となっており、第2シンボルは、COMシンボル以外のシンボルとなっている。これらの制御キャラクタは、シンボルセット単位で送信されることにより、COMシンボルの定期的な伝送と、パケットの開始位置や終端位置の通知などの通信の制御を実現する。なお、以下、特に区別しない限り、SOP、EOP、LIDL、SYNは、それぞれ図6のシンボルセット名に対応するシンボルセットを表すものとする。<動作>次に、本実施の形態に係る通信システムの動作を、図7に示すタイミングチャートを用いて説明する。なお、通信システムの動作の説明では、図1から図3に示した機能ブロック図も用いながら説明する。また、本実施の形態においては、ホスト装置100からターゲット装置110へのデータ伝送について説明する。なお、本明細書において、ターゲット装置110からホスト装置100へのデータ伝送の説明は、ホスト装置100からターゲット装置110へのデータ伝送と同様であるので、その詳細な説明を割愛するものとする。なお、図7の横軸は、時間軸をとっている。また、図7において、図面上Transmitterでくくった信号PCLK、TBUS、TSEL、TXCTXM、TXDは、送信回路で用いられる信号を示している。また、図7において、Receiverでくくった信号RCLK、RRSEL、RXCRXM、RXD、RBUSは、受信回路で用いられる信号を示している。そして、それ以外の信号は、シリアル伝送路121を流れる信号を示している。<送信回路の動作>送信制御部203は、送信バスTBUSを介して、PCLK同期で送信データを入力し、それを8ビットのデータキャラクタTXD単位で第2の符号化回路202に出力する。第2の符号化回路202は、8ビットのデータキャラクタTXDが入力されると、8ビットの符号化ブロックに変換し、シリアルドライバ204に出力する。シリアルドライバ204は、PCLK同期で入力された8ビットの符号化ブロックを、PCLKの8倍の周波数であるSCLKSerialClock同期でシリアルデータに変換する。シリアルドライバ204は、変換されたシリアルデータを、D0端子106とD0-端子107とに差動信号として出力する。このように、PCLKとSCLKとの周波数比が1:8である場合には、シリアルデータへの変換処理が速すぎて送信データが途切れたり、逆に変換処理が遅すぎて滞留したりすることなく、データの送信を実行できる。一方、第1の符号化回路201は、送信制御部203からPCLK同期で入力された8ビットの制御キャラクタTXCを、10ビットの符号化シンボルに変換して、シリアルドライバ204に出力する。そして、シリアルドライバ204は、PCLK同期で入力された10ビットの符号化シンボルを、PCLKの8倍の周波数のSCLK同期でシリアルデータに変換する。すると、シリアルドライバ204は、1PCLKでは8ビット分のデータしかシリアルデータに変換できないため、1PCLKでは、2ビット分の余剰が発生することになり、滞留が発生する。即ち、制御キャラクタを伝送する際、シリアルドライバ204は、入力された符号化シンボルを同じ速度でシリアルデータとして出力することができない。そこで、送信制御部203は、第1の符号化回路201を選択した期間において、符号化シンボル10ビットと符号化ブロック8ビットのビット長の最小公倍数である40ビットの符号化フレームを生成する。送信制御部203は、生成された40ビットの符号化フレーム単位で、符号化シンボルを送信させることとする。40ビットの符号化フレームを出力するには、PCLK同期で5サイクル時間が必要となる。このため、送信制御部203は、符号化フレームに対応する4つの制御キャラクタTXCを、PCLK同期の4サイクル時間で出力する毎に、1サイクルの待機時間を設ける。これによって、第1の符号化回路201からPCLK同期で出力された符号化フレームは、SCLK同期で全てシリアルドライバ204から出力されることになる。即ち、1サイクルの待機時間を設けることにより、ホスト装置100は、1サイクルにつき10ビット符号化シンボルの送信毎に発生する2ビット分の余剰を吸収することができる。[時刻T0から時刻T1]時刻T0から時刻T1までは、送信バスTBUSからの送信要求が無いアイドル期間である。アイドル期間、送信制御部103は、送信選択信号TSELをLowとして第1の符号化回路201を選択する。そして、第1の符号化回路201は、8B/10B方式に基づき、シンボル同期用のシンボルであるCOMと、アイドル信号であるLIDLを組み合わせたシンボルセットを繰り返し出力する。さらに、シリアルドライバ204は、COMと、LIDLのシンボルセットをシリアルデータに変換した符号化フレームを、受信回路113に向けて送信させる。なお、制御キャラクタは、以降、COMとのシンボルセットであることとし、COMとのシンボルセットであることの説明は省略する。なお、送信回路103から送信された信号は、図7にも示すように、送信時から若干の遅延TransmissionLatencyReceptionLatencyを伴って受信回路113に到達する。[時刻T1から時刻T3]以後、送信制御部203は、時刻T1において送信バスTBUSからの送信要求があると、パケットの開始位置を示すSOPを含む符号化フレームを送信させる。そして、時刻T2において、送信制御部203は、送信選択信号TSELをHighに切り替え、送信バスTBUSからの送信データをデータキャラクタTXDとして、8ビット単位で第2の符号化回路202に出力する。ここで、シリアルドライバ204は、第1の符号化回路201から入力したSOPを含む40ビットの符号化フレームに続き、第2の符号化回路202から入力した8ビットの符号化ブロックを連続的に出力する。[時刻T3以降]時刻T3において、送信制御部203は、所定のパケットサイズ分のデータキャラクタTXDの送信が完了する。そして、送信制御部203は、送信選択信号TSELをLowに切り替えて第1の符号化回路201を選択し、パケットの終端位置を示すEOPを含む符号化フレームを送信させる。そして、時刻T4から、送信制御部203は、時刻T0から時刻T1と同様のLIDLからなるアイドル期間であることを示す符号化フレームを送信することになる。なお、送信バスTBUSからの送信データサイズが所定のパケットサイズを超える場合は、時刻T3で送信バスTBUSからの送信要求が継続することになる。よって、これに伴い、送信回路103は、一旦、第2の符号化回路202が選択されている状態から第1の符号化回路201の選択に切り替えて、時刻T1から時刻T2と同様にSOPを含む符号化フレームを送信する。その後に、送信回路103は、再度第2の符号化回路202の選択に切り替えて、残りの送信データをデータキャラクタTXDとして、第2の符号化回路202に8ビット単位で符号化する。そして、送信回路103は、シリアルドライバ204により符号化後の符号化ブロックを連続的に出力することとなる。<受信回路の動作>受信回路113のパケット受信は、送信回路103からシリアル伝送路121に送信するための送信レイテンシTransmissionLatencyが発生する。また、受信回路113のパケット受信は、シリアル伝送路121から受信するための受信レイテンシReceptionLatencyが発生する。このため、図7の送信回路103における時刻T0から時刻T4は、図7の受信回路113における時刻T0’から時刻T4’に、それぞれ対応する。受信回路113における受信制御部304は、受信選択信号RSELをLowとして、第1の復号化回路302を選択している。この期間、シリアルレシーバ301は、シリアル伝送路121からSCLK同期で受信したシリアルデータを、PCLK同期で10ビットの符号化シンボルとして第1の復号化回路302に出力する。ここで、受信回路113は、送信回路103と同様にSCLKとPCLKとの周波数比が1:8であるとする。すると、PCLKの1サイクル時間では、10ビットの符号化シンボルのうち、8ビット分しか受信できないことになる。そこで、シリアルレシーバ301は、PCLK同期の5サイクル毎に4つの符号化シンボルからなる符号化フレームを第2の復号化回路303に出力する構成をとる。一方、受信制御部304は、受信選択信号RSELをHighとして、第2の復号化回路303を選択している。この期間、シリアルレシーバ301は、PCLKの1サイクル時間で8ビットの符号化ブロックの受信ができるため、第2の復号化回路303に対してPCLK同期で連続的に符号化ブロックを出力する構成をとる。[時刻T0’から時刻T1’]受信回路113における受信制御部304は、時刻T0’において、データ受信前のアイドル期間であるため、受信選択信号RSELをLowとして第1の復号化回路302を選択している。そして、シリアルレシーバ301は、時刻T0’以降、LIDLからなる符号化フレームの受信を開始する。第1の復号化回路302は、シリアルレシーバ301から入力された10ビットの符号化シンボルを8ビットの制御キャラクタRXCに変換する。そして、第1の復号化回路302は、受信した符号化シンボルがKシンボルかDシンボルのいずれであったかを示す復号化モードRXMと、共に受信制御部304に出力する。受信制御部304は、LIDLに対応する制御キャラクタRXC及び復号化モードRXMを受信することでアイドル期間の継続を確認する。[時刻T1’から時刻T3’]次に、受信制御部304は、時刻T1’から時刻T2’において、SOPを含む符号化フレームを受信し、当該受信が完了する時刻T2’において、SOPを受けたことを契機に、受信選択信号RSELをHighに切り替える。以降、シリアルレシーバ301は、シリアル伝送路121から受信するシリアルデータを8ビット単位の符号化ブロック毎に切り出し、PCLK同期で第2の復号化回路303に出力する。第2の復号化回路303は、入力された符号化ブロックをデスクランブルし、データキャラクタRXDを生成し、受信制御部304に入力する。そして、受信制御部304は、受信バスRBUSを介して受信データとして出力される。[時刻T3’以降]受信制御部304は、時刻T3’において、所定のパケットサイズ分のデータキャラクタRXDの受信完了後、受信選択信号RSELをLowに切り替えて第1の復号化回路302を選択し、EOPを含む符号化フレームの受信を行う。受信制御部304は、時刻T4’でEOPを含む符号化フレームの受信を完了すると、以降、時刻T0’から時刻T1’と同様のLIDLからなる符号化フレームの受信を継続することになる。ここで、時刻T3’以降において、送信回路113からのデータ送信が継続される場合には、SOPを含む符号化フレームを再び受信することになる。これによって、受信制御部304は、T2’からT3’までと同様にデータ受信を実行する。<まとめ>本実施の形態によると、送信回路103115とそれに対応する受信回路113105は、伝送効率に影響しない。即ち、本実施の形態では、有効データを送信しないアイドル期間において、8B/10B方式のアイドル信号を繰り返し伝送することで、シンボル同期を維持することができる。また、本実施の形態では、たとえ、通信エラーなど何らかの要因によりシンボル同期が外れたとしても、早期のシンボル同期の復旧が果たせる。そして、本実施の形態では、有効データを送信する際に、符号化ロスの無いスクランブル方式で効率的にデータ伝送を実行することができる。<第1の変形例>以下、本発明に係る通信システムの第1の変形例について図面を参照しながら説明する。上記実施の形態では、有効なデータを送信しないアイドル期間中、シンボル同期を維持するためにLIDLからなる符号化フレームを繰り返し伝送することとした。しかし、上記実施の形態では、シンボル同期のためとはいえ、符号化フレームを送信し続ける場合、無駄な電力を消費していたともいえる。そこで、第1の変形例では、このような無駄な電力の消費を低減する構成について説明する。<構成>なお、構成自体は、上記実施の形態に示したものと同様である。第1の変形例におけるインターフェース回路は、上記実施の形態では詳細には示さなかったが、送信制御部203が送信回路103115を省電力状態にする機能を有する。また、受信回路113115は、送信回路103115からの通知を受けて省電力状態に移行する機能と、省電力状態から起動される機能とを有する。より具体的には、図2及び図3において示される送信回路のシリアルドライバ204のイネーブル信号TXEN、及びシリアルレシーバ301のイネーブル信号RXENは、上記実施の形態においていずれも常にEnableであった。これに対し、本第1の変形例では、送信制御部及び受信制御部によりアイドル期間でDisableに制御される点が異なる。<動作>図8に示すタイミングチャートを用いて、第1の変形例に係るデータ伝送について説明する。なお、構成については、図1から図3に示した機能ブロック図を参照するものとする。なお、本第1の変形例では、省電力状態への移行と、省電力状態からの復旧との動作をそれぞれ、図8と図9とを用いて説明する。なお、省電力状態でない状態は、通常状態と呼称することもある。<送信回路の省電力からの復旧動作>[時刻T0から時刻T1]図8に示すように、送信回路103は、時刻T0から時刻T1までの間、送信バスTBUSからの送信要求が無いアイドル期間である。このため、送信制御部203は、シリアルドライバ204のイネーブル信号TXENをDisableとすることで、シリアル伝送路121をプルダウンする。即ちシリアルドライバ204は、これにより、省電力状態となる。[時刻T1から時刻T2]時刻T1において、送信バスTBUSに送信要求が発生すると、送信制御部203は、シリアルドライバ204のイネーブル信号TXENをEnableとし、省電力状態から復旧させる。なお、送信制御部203は、省電力状態からの復旧時、所定期間、シリアライザ205の出力はLow固定とし、差動ドライバ206差動ドライバ206からはLow固定信号を出力することとする。[時刻T2から時刻T3]所定期間のLow固定信号を出力後、時刻T2において、送信制御部203は、第1の符号化回路201を用いてSYNからなる符号化フレームの送信を開始する。ここで、SYNは、図6に示したように、区切り文字であるCOMシンボルと、信号のエッジ密度の高い特定のDシンボルの組み合わせで構成されている。SYNは、シンボル同期の確立のため、省電力状態からの復旧時に送信回路103と受信回路113との間で所定期間伝送される。[時刻T3以降]送信制御部203は、時刻T3からSOPを含む符号化フレームの送信を行う。当該符号化フレームの送信が済むと、送信制御部203は、送信選択信号TSELをHighに切り替え、送信バスTBUSからの送信データをデータキャラクタTXDとして8ビット単位で第2の符号化回路202に出力する。以降、第1の変形例では、上記実施の形態に示したように有効データの送信が行われる。<受信回路の省電力からの復旧動作>[時刻T0’から時刻T1’]図8に示すように、アイドル期間の送信回路103は、シリアル伝送路121をプルダウンした省電力状態であり、時刻T0’から時刻T1’における受信回路113についても同様に省電力状態となる。シリアルレシーバ301のイネーブル信号RXENがDisableの期間、検知回路307は、シリアル伝送路121の差動振幅をモニタリングする。つまり、検知回路307は、シリアル伝送路121のD0信号線と、D0-信号線との電位の差分の絶対値をモニタする。時刻T0’から時刻T1’において、シリアル伝送路121はプルダウンされているため、検知回路307が出力する検知信号DETは、差動振幅がほぼ0であることを示すLowとなっている。そして、Lowである検知信号DETを受けた受信制御部304は、シリアルレシーバ301のイネーブル信号RXENをDisableに維持する。[時刻T1’から時刻T2’]時刻T1’から時刻T2’の間で、検知回路307は、送信回路103から出力を開始したLow固定信号の差動振幅を検知すると、検知信号DETをLowからHighに立ち上げる。これを受けて受信制御部304は、時刻T2’でイネーブル信号RXENをEnableにし、シリアルレシーバ301を省電力状態から復旧させる。イネーブル信号RXENがEnableになったことを受けて差動レシーバ305が立ち上がると、検知回路307は、不要になり、その出力である検知信号DETも未使用状態になる。即ち、検知回路307自体は、稼動しているものの、その検知信号は必要ないため、次に省電力状態からの復旧のトリガとなるまでは参照されない。[時刻T2’から時刻T3’]時刻T2’から時刻T3’において、シリアルレシーバ301は、送信回路103から送信されたSYNからなる符号化フレームを受信する。しかし、この時点で、デシリアライザ306は、起動されたばかりであるため、シンボル同期が確立していない。そのため、デシリアライザ306は、受信した信号を正しい符号化シンボルとして受信できない。したがって、受信制御部304は、デシリアライザ306に入力された信号をモニタリングし、COMシンボルが2シンボル毎に周期的に現れる信号パターンを検出することにより、シンボル同期を確立する。[時刻T3’以降]時刻T3’でシンボル同期が確立すると、デシリアライザ306は、第1の復号化回路302に対し、正しく切り出された10ビットの符号化シンボルを出力する。そして、以降は、上記実施の形態に示したのと同様にSOPを受けてのデータ受信を実行する。即ち、受信回路113は、時刻T3’からSOPを含む符号化フレームの受信を行う。そして、それが完了した時刻T4’以降では、受信選択信号RSELをHighに切り替え、第2の復号化回路303から受信するデータキャラクタRXDを受信データとして送信バスRBUSに出力する。<送信回路の省電力状態への遷移動作>[時刻T4から時刻T6]図9に示すように、送信回路103の送信制御部203は、時刻T5において、所定のパケットサイズ分のデータキャラクタTXDの送信を完了すると、送信選択信号TSELをLowに切り替えて第1の符号化回路201を選択する。そして、シリアルドライバ204は、EOPを含む符号化フレームを送信させる。[時刻T6以降]時刻T6から、送信制御部203は、シリアルドライバ204から所定期間のHigh固定信号を出力させた後に、イネーブル信号TXENをDisableにして省電力状態に遷移させる。これにより、時刻T7以降のシリアル伝送路121は、プルダウンされる。<受信回路113の省電力状態への遷移動作>[時刻T4’から時刻T6’]図9に示すように、受信回路113の受信制御部304は、時刻T5’において、所定のパケットサイズ分のデータキャラクタTXDの受信完了後に、受信選択信号RSELをLowに切り替えて第1の復号化回路302を選択する。そして、シリアルレシーバ301は、EOPを含む符号化フレームの受信を行う。[時刻T6’以降]そして、時刻T6’から、シリアルレシーバ301は、送信回路103から出力されたHigh固定信号FixedHighを受信する。受信制御部304は、High固定信号がデシリアライザ306に入力されると、省電力状態への遷移を開始する。ここで、検知回路307が出力する検知信号DETは、次に省電力状態から復旧するためのトリガとして用いられるため、省電力状態に遷移する前に確実にLowにする必要がある。検知回路307は、Low固定信号のマイナスの差動振幅をHighとして検知するコンパレータであるため、High固定信号のプラスの差動振幅を入力することにより、その出力の検知信号DETを確実にLowにすることができる。したがって、第1の変形例では、High固定信号を受信後、検知信号DETがLowになると、時刻T7’以降、シリアルレシーバ301のイネーブル信号RXENをDisableとして省電力状態に遷移させる。<まとめ>第1の変形例によれば、送信回路103115と、それに対応する受信回路113105は、アイドル期間において省電力状態に遷移することができる。また、省電力状態から復旧する際には、8B/10B方式のユニークな信号パターンであるCOMシンボルを用いることで早期にシンボル同期を確立して、有効データの伝送を再開できる。第1の変形例は、アイドル期間での省電力化を図ることができるので、有効データのデータ伝送が頻繁に発生しない場合において、特に有効となる。<第2の変形例>ここから、本発明に係る実施の形態の第2の変形例について、図面を用いながら説明する。上記実施の形態では、送信データを8ビットのデータキャラクタ単位でスクランブルし、8ビットの符号化ブロックとしていた。しかし、データキャラクタのビット長は、8ビットに限定されるものではない。例えば、図1に示したターゲット装置110をディスプレイ装置とした場合は、RGBの各色で10ビット精度の画素情報をデータキャラクタとして送信することが考えられる。すると、この場合には、制御キャラクタを8B/10B方式で符号化した場合に生成される符号化シンボルと、有効データを送信する第2の符号化方式で生成される符号化ブロックとのビット長が一致することとなる。このように、第2の変形例では、符号化シンボルとデータキャラクタのビット長が等しい場合について説明する。<構成>図10は、第2の変形例に係る送信回路の構成を示すブロック図である。本第2の変形例において、ホスト装置100及びターゲット装置110は、送信回路103、115に換えて、図10に示す送信回路1000を備えるものとする。図10に示す送信回路1000と、図2に示した送信回路103との差異は、第2の符号化回路202に換えて、第2の符号化回路1002を備えている点である。図10に示す第2の符号化回路1002は、以下の点で、上記実施の形態に示した第2符号化回路202と異なる。図10に示す第2の符号化回路1002は、入出力するデータキャラクタTXDと符号化シンボルのビット長が何れも10ビットである点と、第2の符号化回路1002が10ビット単位のデータをスクランブルする点が異なる。また、シリアルドライバ1004には、第1の符号化回路1001からの符号化シンボルか、第2の符号化回路1002からの符号化ブロックをPCLK同期で入力されて符号化を実行する。なお、この符号化シンボルおよび符号化ブロックは、共に10ビットのパラレルデータである。ゆえに、シリアルドライバ1004は、それら10ビットのパラレルデータを入力とし、PCLKの10倍の周波数であるSCLK同期でシリアルデータを出力する。このため、送信制御部1003は、第1の符号化回路1001を選択している期間、上記実施の形態に示したような符号化フレーム毎の待機時間を設定する必要が無い。また、図11に示す受信回路1100は、図3に示した受信回路113と異なり、第2の復号化回路303に換えて、第2の復号化回路1102を備える。そして、第2の復号化回路1102は、10ビットの符号化ブロックを入力されて、10ビット単位でデータの復号を行い、10ビットのデータキャラクタを出力する。また、シリアルレシーバ1101は、第1の復号化回路1102への符号化シンボルか、第2の復号化回路1103への符号化ブロックをPCLK同期で出力する。シリアルレシーバ1101が出力する符号化シンボル及び符号化ブロックは、10ビットのパラレルデータである。シリアルレシーバ1101は、PCLKの10倍の周波数のSCLK同期でシリアルデータを入力され、PCLK同期で10ビットのパラレルデータとして出力する。<動作>以下、第2の変形例に係る送信回路及び受信回路の動作について、図12に示すタイミングチャートを用いて説明する。図12は、第2の変形例における送信回路1000から受信回路1100へのデータ伝送を示すタイミングチャートである。[時刻T0から時刻T1]図12に示すように、送信回路1000は、時刻T0から時刻T1まで送信バスTBUSからの送信要求が無いアイドル期間であり、送信選択信号TSELをLowとして第1符号化回路1001を選択する。そして、第1の符号化回路201は、8B/10B方式に基づくアイドル信号であるLIDLを繰り返し出力する。そして、シリアルドライバ1004は、LIDLをシリアルデータに変換し、受信回路1100に向けて送信する。[時刻T1から時刻T3]以後、送信制御部1003は、時刻T1において送信バスTBUSからの送信要求があると、パケットの開始位置を示すSOPを送信させる。ここで、第2の変形例では、上述の通り、シリアル-パラレル間の処理速度調整を行う必要がないため、符号化シンボルあるいはシンボルセットを符号化フレーム単位で送信させる必要がない。そこで、第2の変形例において、送信制御部1003は、送信要求に応じて即座にSOPを送信させ、時刻T2から第2の符号化回路1002の選択に切り替える。時刻T2以降は、送信バスTBUSからの送信データをデータキャラクタTXDとして10ビット単位で第2の符号化回路1002に出力する。第2の符号化回路1002は、入力された10ビット単位のデータキャラクタをスクランブルし、ビット撹乱した10ビット長の符号化ブロックをシリアルドライバ1004に出力する。そして、シリアルドライバ1004は、入力された符号化ブロックをシリアルデータに変換してシリアル伝送路121に送信する。[時刻T3以降]時刻T3において、送信制御部1003は、所定のパケットサイズ分のデータキャラクタTXDの送信が完了すると、送信選択信号TSELをLowに切り替えて第1の符号化回路1001を選択する。そして、送信制御部1003は、パケットの終端位置を示すEOPを含む符号化フレームを送信させる。そして、送信制御部1003は、時刻T4から、時刻T0から時刻T1と同様にアイドル期間であることを示す符号化シンボルLIDLを、繰り返し送信することになる。なお、送信バスTBUSからの送信データサイズが所定のパケットサイズを超える場合は、時刻T3で送信バスTBUSからの送信要求が継続することになる。よって、これに伴い、送信回路1000は、一旦、第2の符号化回路1002が選択されている状態から第1の符号化回路1001の選択に切り替えて、時刻T1から時刻T2と同様にSOPを含む符号化フレームを送信する。その後、送信回路1000は、再度第2の符号化回路1002の選択に切り替えて、残りの送信データをデータキャラクタTXDとして、第2の符号化回路1002に10ビット単位で符号化させる。そして、送信回路1000は、シリアルドライバ1004に符号化後の符号化ブロックを連続的に出力させることとなる。<受信回路の動作>[時刻T0’から時刻T1’]受信回路1100における受信制御部1104は、時刻T0’において、データ受信前のアイドル期間であるため、受信選択信号RSELをLowとして第1の復号化回路1102を選択している。そして、受信制御部1104は、時刻T0’以降、LIDLを繰り返し受信することでアイドル期間の継続を確認する。[時刻T1’から時刻T3’]次に、受信制御部1104は、時刻T1’から時刻T2’において、SOPを受信する。そして、受信制御部1104は、当該受信が完了する時刻T2’において、SOPを受けたことを契機に、受信選択信号RSELをHighに切り替える。受信選択信号RSELのHighへの切り替えを受けて、シリアルレシーバ1101は、シリアル伝送路121から受信するシリアルデータを10ビット単位の符号化ブロック毎に切り出す。次に、シリアルレシーバ1101は、切り出した10ビットのシリアルデータを、PCLK同期で10ビットのパラレルデータとして第2の復号化回路1103に出力する。第2の復号化回路1103は、入力された符号化ブロックをデスクランブルし、データキャラクタRXDを生成し、受信制御部1104に入力する。そこから、受信制御部1104は、受け付けたデータキャラクタRXDを受信データとして、受信バスRBUSを介してバックエンド部に出力する。[時刻T3’以降]受信制御部1104は、時刻T3’において、所定のパケットサイズ分のデータキャラクタRXDの受信を完了すると、受信選択信号RSELをLowに切り替えて第1の復号化回路1102を選択し、EOPの受信を行う。時刻T4’でEOPの受信を完了すると、受信制御部1104は、以降、時刻T0’から時刻T1’と同様のLIDLの受信を継続することになる。ここで、時刻T3’以降において、受信制御部1104は、送信回路1000からのデータ送信が継続される場合に、SOPを再び受信することとなり、これによって、T2’からT3’までと同様にデータ受信を実行する。<まとめ>第2の変形例によれば、送信回路1000とそれに対応する受信回路1100は、第1の伝送路符号化と第2の伝送路符号化との間の切り替えを、符号化フレーム単位での待機時間の制御を行うことなく、簡易な構成で実現できる。特に、シリアルドライバ1004とシリアルレシーバ1101とは、PCLK同期で扱うパラレルデータのビット長を10ビットで統一できるため、8ビット長と10ビット長のデータを扱う構成とするよりも、構成の簡易化を実現できる。第2の変形例における通信システムでは、送信バスTBUSや受信バスRBUSで扱われるデータキャラクタのビット長が8ビットでも、シリアル伝送路121上では10ビット単位の符号化ブロックとして伝送をすることができる。これにより、上述した構成の簡易化という効果を得ることができる。この場合、送信制御部1003は、送信バスTBUSから入力された8ビットのデータキャラクタ列を、10ビット単位のデータキャラクタTXDに変換し、第2の符号化回路1002に出力する必要がある。ここで、送信データのパケットサイズが10ビットの倍数で無い場合は、パケットサイズが10ビットの倍数となるように、パケット末尾に適切なパディングデータを付加すればよく、送信制御部1003がこの機能を有してもよい。そして、受信制御部1104では、受信した10ビット単位のデータキャラクタRXDを、8ビット単位で受信データに変換し、受信バスRBUSに出力する。ここで、受信制御部1104は、受信データの出力前に、事前に共有されたパケットサイズに応じて、パケット末尾に付加されたパディングデータを除去する必要があり、受信制御部1104がこの機能を有してもよい。<第3の変形例>ここから、本発明に係る実施の形態の第2の変形例について、図面を用いながら説明する。上記実施の形態において、送信データは、第2の符号化回路によってスクランブルされ、シリアルデータとして伝送されるが、その際のランレングスは保証されていない。ゆえに、上記実施の形態では、送信データ依存で0や1が長期間継続することが考えられる。そこで、本第3の変形例では、第2の伝送路符号化として、連続する所定数のデータキャラクタをスクランブルし、その先頭毎に同期ヘッダを付加して符号化ブロックとする方式を適用した場合を説明する。具体的には、第2の伝送路符号化は、64B/66B方式を用いるものとして説明する。64B/66B方式では、8つの連続する8ビットのデータキャラクタをスクランブルして、64ビット長のスクランブルされたデータキャラクタに、2ビットの同期ヘッダを付加して66ビットの符号化ブロックとする。ここで、同期ヘッダは、ランレングス保証のために、ビット遷移を含む01と10とのみを用いることとする。そして、この同期ヘッダについて、01は、非終端同期ヘッダとして用いる。また、10は、終端同期ヘッダTerminatingSynchronizationHeaderTSYNCとして用いる。また、終端識別信号TERMは、非終端同期ヘッダNTSYNCを含む符号化ブロックを非終端ブロックNTBLKと、終端同期ヘッダTSYNCを含む符号化ブロックを終端ブロックTBLKとする。<構成>図13は、第3の変形例における送信回路1300の構成を示すブロック図である。図13に示した送信回路1300は、第2の符号化回路1302が送信制御部1303から終端識別信号TERMを受ける。そして、送信回路1300は、それに応じて同期ヘッダSYNCとして、非終端同期ヘッダNTSYNCか終端同期ヘッダTSYNCのいずれかを出力する構成を備える点で、上記実施の形態の送信回路103と相異する。ここで、終端識別信号TERMは、送信制御部1303から出力する符号化ブロックが非終端ブロックNTBLKであるか終端ブロックTBLKであるかを、受信回路に識別させるために用いられる。また、第2の符号化回路1302は、8つのデータキャラクタTXDをスクランブルし、PCLK同期の8サイクル時間でシリアルドライバ1304に出力する。ここで、第2の符号化回路1302は、8サイクルの最初のサイクルにおいて、2ビットの同期ヘッダSYNCも併せて出力し、PCLK同期の8サイクル時間で同期ヘッダを含む66ビットの符号化ブロックを出力する。シリアルドライバ1304は、SCLK同期の66サイクル時間で、それら符号化ブロックをシリアルデータとしてシリアル伝送路121に出力する。そこで、送信データの入力速度と、シリアルデータの出力速度とを揃えるため、第3の変形例では、PCLKとSCLKの周波数比を8:66とする。なお、速度を揃えるとは、単位時間あたりに入力されるデータ量と出力されるデータ量とを一致させることをいう。図14は、第3の変形例に係る受信回路1400の構成を示す。受信回路1400は、上記実施の形態の受信回路113と略同一の構成をとるが、シリアルドライバ1401から受信制御部1404に対して終端識別信号TERMを出力する点で相異する。ここで、受信制御部1404は、終端識別信号TERMにより、受信データの終端を検知することができるため、上記実施形態とは異なり、送信側と受信側とでパケットサイズを共有しておく必要がない。シリアルレシーバ1401は、シリアル伝送路121からSCLK同期で受信したシリアルデータを、PCLK同期で10ビットの符号化シンボルとして、第1の復号化回路1402に出力する。受信回路1400は、送信回路1300と同様に、PCLKとSCLKとの周波数比を8:66とする。すると、PCLKの1サイクル時間では、10ビットの符号化シンボルを受信することができない。このために、シリアルレシーバ1401では、PCLK同期の40サイクル毎に33個の符号化シンボルからなる符号化フレームを受信することとする。一方、受信制御部1404において、受信選択信号RSELをHighとして、第2の復号化回路1403を選択している期間、シリアルレシーバ1401は、PCLKの8サイクル時間で66ビットの符号化ブロックを受信する。そして、当該符号化ブロック内の有効データである、スクランブル後の8つの8ビットデータキャラクタは、第2の復号化回路1403に対して、PCLK同期の8サイクル時間で連続的に出力される。このとき、シリアルレシーバは同期ヘッダを除去して、スクランブルされた8つの8ビットデータキャラクタを出力する。なお、送信回路1300及び受信回路1400のその他の機能構成については、上記実施の形態と共通するので、詳細な説明については、割愛する。<データ>ここで、第3の変形例における符号化フレームの構成を説明する。第3の変形例では、上記実施の形態と同様に、符号化シンボル10ビット長と符号化ブロック66ビット長とのビット長が異なる。そこで、第3の変形例では、符号化シンボルと符号化ブロックとのビット長の最小公倍数である330ビット10と66の最小公倍数を符号化フレームとする。そして、第1の符号化回路1301が選択されている場合には、330ビットの符号化フレーム単位で符号化シンボルを伝送する。図15は、第3の変形例における符号化フレームの構成を示している。まず、図15aを用いて、第3の変形例に係る符号化フレームの基本構成を説明する。図15aに示すように符号化フレームは、フレーム同期シンボルF:FrameSyncと、16個のシンボルセットSS0~SS15:SymbolSetで構成される。フレーム同期シンボルFは、符号化フレームの先頭に付加されたCOMシンボルK28.5である。また、16個のシンボルセットそれぞれは、上記実施の形態に示したのと同様に、COMシンボルK28.5とそれ以外のシンボルとの組み合わせからなる。従って、符号化フレームは、フレーム同期シンボルFの次の先頭シンボルセットSS0と連続してCOMが発生することになるので、符号化フレーム間の境界を受信側が認識できることになる。図15bは、第3の変形例において、受信回路1400にアイドル期間であることを通知する符号化フレームアイドルフレームの一構成例を示す図である。図15bに示すようにアイドルフレームは、COMシンボルからなるフレーム同期シンボルCと、16個のLIDLからなる。また、図15cは、パケットの開始位置を通知するSOPフレームの一構成を示しており、図15dは、パケットの終端位置を通知するEOPフレームの一構成を示している。図15cに示すようにSOPフレームは、SS0~SS14までのシンボルセットがLIDLであり、SS15のシンボルセットがSOPとなっている。また、図15dに示すように、EOPフレームは、SS0のシンボルセットがEOPであり、SS1~SS15までのシンボルセットがLIDLとなっている。<動作>ここから第3の変形例に係る通信システムの動作を、図16に示すタイミングチャートを用いて説明する。図16は、第3の変形例における通信システムのデータ伝送開始までの動作を示すタイミングチャートである。なお、構成については、図1のシステム図及び図13、図14に示したブロック図を参照しながら説明する。<送信回路のデータ伝送開始までの動作>[時刻T0から時刻T1]図16に示すように、送信制御部1303は、時刻T0から時刻T1までの間送信バスTBUSから送信要求が上がってこないため、アイドル期間にあり、送信選択信号TSELをLowとして、第1の符号化回路1301を選択する。これにより、送信回路1300は、図15bに示すアイドルフレームを受信回路1400に送信する。[時刻T1から時刻T3]送信制御部1303は、時刻T1から次の符号化フレームの送信を開始する。ここで、送信制御部1303は、PCLK同期の5サイクル期間毎に4つの制御キャラクタTXCを出力することとし、その先頭サイクルを待機時間とする。そして、送信制御部1303は、時刻T1のような、符号化フレームの先頭の待機時間においてのみ、フレーム同期シンボルに対応する制御キャラクタTXC、即ち、COMシンボルK28.5を出力する。これにより、送信制御部1303は、時刻T1から時刻T3までのPCLK同期の40サイクル時間で、符号化フレームに対応する33個の制御キャラクタTXCを出力することができる。時刻T2において、送信バスTBUSからの送信要求があると、送信制御部1303は、符号化フレーム内の最終のシンボルセットSS15をSOPとする。そして、送信制御部1303は、時刻T1から時刻T3まで出力させる符号化フレームを、図15cに示したSOPフレームとする。そして、時刻T3において、送信制御部1303は、送信選択信号TSELをHighに切り替え、送信バスTBUSからの送信データをデータキャラクタTXDとして、8ビット単位で第2の符号化回路1302に出力する。[時刻T3以降]送信制御部1303は、時刻T3以降、終端識別信号TERMを非終端NonTerminatingとし、データキャラクタTXDを8個単位で第2の符号化回路1302に出力する。第2の符号化回路1302は、その8個のデータキャラクタTXDをスクランブルすると共に、その先頭に非終端同期ヘッダNTSYNCを付加して、非終端ブロックNTBLKとする。そして、シリアルドライバ1304は、その非終端ブロックNTBLKをシリアルデータに変換して、シリアル伝送路121に出力する。<受信回路1400のデータ伝送開始までの動作>[時刻T0’から時刻T1’]図16に示すように、受信制御部1404は、時刻T0’において、データ受信前のアイドル期間、受信選択信号RSELをLowとして、第1の復号化回路1402を選択し、図15bに示したアイドルフレームを受信する。[時刻T1’から時刻T3’]受信制御部1404は、時刻T1’から次の符号化フレームの受信を開始する。ここで、シリアルレシーバ1401は、PCLK同期の5サイクル時間毎に4つの符号化シンボルを第2の復号化回路1403に出力することとし、その先頭サイクルを待機時間とする。そして、受信制御部1404は、時刻T1’のような符号化フレーム先頭の待機時間においてのみ、フレーム同期シンボルであるCOMを受信する。受信制御部1404は、時刻T1’から時刻T3’までのPCLK同期の40サイクル時間で、符号化フレームに対応する33個の制御キャラクタRXCを受けることができる。受信制御部1404は、時刻T3’において、図15cに示したSOPフレームの受信を完了すると、受信選択信号RSELをHighに切り替える。[時刻T3’以降]シリアルレシーバ1401は、時刻T3’以降、シリアル伝送路121からシリアルデータを66ビット単位の符号化ブロック毎に入力される。シリアルレシーバ1401は、入力された符号化ブロックの先頭の同期ヘッダSYNCを除く64ビットの有効データを、PCLK同期の8サイクル時間で連続的に第2の復号化回路1403に出力する。第2の復号化回路1403において、デスクランブルされたデータキャラクタRXDを、受信制御部1404は、受信バスRBUSを介して受信データとして出力する。ここから、第3の変形例における送信回路1300及び受信回路1400のアイドル期間への遷移動作について説明する。図17は、その遷移動作を示すタイミングチャートである。<送信回路のアイドル期間への遷移動作>[時刻T3から時刻T5]図17に示すように送信制御部1304は、時刻T3以降で、終端識別信号TERMを非終端NonTerminatingとし、非終端ブロックNTBLKの送信を継続させる。そして、送信制御部1304は、時刻T4において、終端識別信号TERMを終端Terminatingに切り替え、送信データの最終の符号化ブロックとして終端ブロックTBLKを送信する。[時刻T5以降]送信回路1300は、終端ブロックTBLKの送信が完了する時刻T5において、送信選択信号TSELをLowに切り替えて、第1の符号化回路1301を選択する。そして、送信回路1300は、以降、図15dに示したEOPフレームを送信する。そして、送信回路1300は、EOPフレームの送信が完了すると時刻T6以降に示すように、図15bに示したアイドルフレームを繰り返し送信し、アイドル期間に遷移する。<受信回路のアイドル期間への遷移動作>[時刻T3’から時刻T5’]図17に示すように受信制御部1404は、時刻T3’以降で、非終端ブロックNTBLKの受信を継続するので、その間、終端識別信号TERMを非終端NonTerminatingとする。そして、受信制御部1404は、時刻T4’からの終端ブロックTBLKの受信により、終端識別信号TERMを終端Terminatingに切り替え、受信データの終端を検知する。[時刻T5以降]受信制御部1404は、終端ブロックTBLKの受信が完了する時刻T5’において、受信選択信号RSELをLowに切り替えて、第1の復号化回路を選択し、以降、図15dに示したEOPフレームを受信する。そして、受信制御部1404は、EOPフレームの受信が完了する時刻T6’以降から、図15dに示したアイドルフレームを繰り返し受信することとなりアイドル期間に遷移する。<まとめ>第3の変形例では、00又は01の同期ヘッダSYNCの付加により、符号化ブロックに必ず0と1のビット遷移が含まれることになる。したがって、送信データでは、ランレングスを限定することができる。また、第3の変形例では、その同期ヘッダSYNCとして、非終端同期ヘッダNTSYNCまたは終端同期ヘッダTSYNCを用いることで、送信回路1300と受信回路1400との間でデータ伝送の終端タイミングを共有する。これにより、第3の変形例では、パケットサイズの事前共有が不要となる。<補足1>以上、本発明に係る送信回路及び受信回路、そして、これらを含む通信システムの実施形態を説明したが、例示した通信システムを以下のように変形することも可能である。また、本発明は、上述の実施形態で示した通りの通信システムに限られないことは勿論である。1上記実施の形態において、第1の伝送路符号化方式は、8B/10B方式を例に挙げたが、8B/10B方式に限らず、mビットのデータをnビットに拡大マッピングするシンボルマッピング方式であればよい。且つ、第1の伝送路符号化方式は、早期に同期の確立が果たせる符号化方式であればよい。また、第2の伝送路符号化方式は、例えば、64B/66Bを例に説明したが、第1の伝送路符号化方式よりも同期の確立が遅くとも、符号化ロスの少ない方式であればどのような方式であってもよい。2上記実施の形態において、スクランブラ及びデスクランブラを自己同期型のスクランブラ、デスクランブラであるとして説明したが、スクランブラ及びデスクランブラは、自己同期型以外のものを用いる構成としてもよい。即ち、送信側が第2の符号化回路202に切り替え、受信側が第2の復号化回路303に切り替えたタイミングで、両回路におけるシフトレジスタS0からS39及びD0からD39を所定の初期値に設定する構成としてもよい。当該初期値の設定について、送信側では、例えば、第2の符号化回路202が予めスクランブラの各シフトレジスタに格納すべき初期値を保持していて、上記切り替えのタイミングで当該初期値を設定することとしてよい。あるいは、送信制御部203がこの設定を行ってもよい。同様に、受信側では、例えば、第2の復号化回路303が予めデスクランブラの各シフトレジスタに格納すべき初期値を保持していて、上記切り替えのタイミングで当該初期値を設定することとしてよい。あるいは、受信制御部304がこの設定を行ってもよい。3上記実施の形態において、受信回路の検知回路は、シリアル伝送路の両信号線の電位に基づく差動振幅を検出して、Low固定信号、High固定信号を検出することとした。なお、検知回路は、これ以外の手法を用いてLow固定信号、High固定信号を検出する構成としてもよい。例えば、検知回路は、シリアル伝送路の一方の信号線のみの電位を検出することとする。そして、送信側は、電位がLowに固定されたLow固定信号、Highに固定されたHigh固定信号を出力する。ただし、検出回路は、制御キャラクタと、Low固定信号及びHigh固定信号との区別ができるようにする。このために、送信側は、Low固定信号及びHigh固定信号を、連続して同じ値の制御キャラクタを出力する時間に対して、それぞれ長い時間出力する構成とする。例えば、8B/10B方式では、連続して同じ値が6クロック以上出力されない。これに対して、送信側は、Low固定信号、High固定信号を6クロック以上出力することで、受信側にLow固定信号、High固定信号を認識させることができる。本発明は、このような構成を採ることで、Low固定信号、High固定信号を検知することとしてもよい。4上記実施の形態において示した生成多項式は、一例であり、送信側と受信側とで、同じ生成多項式が共有されるのであれば、別の生成多項式を用いる構成としてもよい。5上記第3の変形例において、符号化フレームのフレーム同期シンボルFは、COMシンボルK28.5に限定されるものではない。符号化フレームのフレーム同期シンボルFは、送信側と受信側とで、符号化フレームの境界を定める規定がされたシンボルであればよい。また、フレーム同期シンボルFの配置は、予め定められた所定位置であればよく、その配置も先頭に限定されるものではない。例えば、フレーム同期シンボルFは、符号化フレームの末尾に、最終シンボルセットSS15の第2シンボルと同じシンボルを付加することで、上記第3の変形例に示したように、符号化フレームの境界を識別することができる。また、フレーム同期シンボルFは、符号化フレームの途中にフレーム同期シンボルFを挿入する形であってよい。具体的には、フレーム同期シンボルFは、送信側と受信側とで、何番目と何番目のシンボルセット間に挿入したかを規定することで、符号化フレーム間の境界を検出してもよい。6上記第3の変形例において、図15cに示したSOPフレーム、及び図15dに示したEOPフレームにおけるLIDLは、必ずしもLIDLである必要はなく、それ以外のシンボルセットを用いてもよい。例えば、SOPフレームでは、LIDLに換えて、更にSOPを用いることによって、最後のSOPSS15が受信側で通信エラー等により正確に受信できなかった場合の対処としてもよい。また、EOPフレームでは、LIDLに換えて、更にEOPを用いることによって、最初のEOPSS0が受信側で通信エラー等により正確に受信できなかった場合の対処としてもよい。あるいは、第2の変形例に示したように、省電力状態に移行する構成とするのであれば、SOPフレームでは、全てのLIDLに換えて第2の変形例に示したSYNCを用いることとしてもよい。これによって、SOPフレームでは、一つのSOPフレームでシンボル同期を確立しつつ、SOPによるパケットの開始位置の通知を実現できる。また、EOPフレームでは、EOPフレーム最後のシンボルセットSS15をSOPとすることで、連続してのデータ送信を実現する構成としてもよい。即ち、EOPフレームでは、一つの符号化フレームにEOPとしての機能と、SOPとしての機能を持たせてもよい。7上記実施の形態において、図1に示す通信システムは、ホスト装置100とターゲット装置110との間にクロック伝送路を設けて、PLL108とPLL113とが各種クロック生成を行うための基準クロックを共有する構成にしてもよい。8上記実施の形態において、シリアル伝送路を介して伝送されるシリアルデータを差動信号方式で伝送することとしたが、シリアル伝送路は、差動信号方式に限定されるものではなく、シングルエンド方式等の他方式で伝送してもよい。9上記実施の形態のターゲット装置におけるバックエンド部は、以下のような具体例が考えられる。例えば、ターゲット装置が半導体メモリカードであれば、不揮発メモリやそのコントローラを示し、このときホスト装置100は、例えば、PCに搭載された不揮発メモリカードのドライブが該当する。また、ターゲット装置が通信デバイスであれば、バックエンド部は、RFRadioFrequencyトランシーバ、ベースバンド回路やMACMediaAccessControl回路を含む通信モジュール等が該当する。そして、ターゲット装置110が、例えば、ディスプレイ装置やカメラ装置のように、ホスト装置100との間で単方向のみの高速伝送を行うような場合を想定する。この場合、伝送の方向に応じて、ホスト装置100とターゲット装置110のインターフェース回路それぞれは、送信回路と受信回路のうちの一方のみを備える構成としてもよい。10上記実施の形態で示した送信回路及び受信回路は、その機能を実行する回路として実現されてもよいし、1又は複数のプロセッサによりプログラムを実行することで実現されてもよい。また、実施の形態で示した通信システムは、IC、LSIその他の集積回路のパッケージとして構成されるものとしてもよい。このパッケージは各種装置に組み込まれて利用に供され、これにより各種装置は、各実施形態で示したような各機能を実現するようになる。11上述の実施形態で示した通信に係る動作、符号化回路の切り替え処理、復号化回路の切り替え処理等をホスト装置、ターゲット装置等のプロセッサ、及びそのプロセッサに接続された各種回路に実行させるためのプログラムコードからなる制御プログラムは、記録媒体に記録すること、又は各種通信路等を介して流通させ頒布させることもできる。このような記録媒体には、ICカード、ハードディスク、光ディスク、フレキシブルディスク、ROM、フラッシュメモリ等がある。流通、頒布された制御プログラムは、プロセッサに読み出され得るメモリ等に格納されることにより利用に供され、そのプロセッサがその制御プログラムを実行することにより、実施形態で示したような各種機能が実現されるようになる。<補足2>以下、更に本発明の一実施形態としての送信回路、受信回路、通信システムの構成及びその変形例と効果について説明する。1本発明に係る第1の送信回路は、伝送路符号化されたシリアルデータを、シリアル伝送路を介して接続された受信回路に送信する送信回路であって、mビットの制御キャラクタをnビットm<nの符号化シンボルにマッピングする第1の伝送路符号化を行う第1の符号化回路と、前記第1の伝送路符号化よりも、前記受信回路との同期確立に時間を要し、且つ、符号化ロスの少ない伝送路符号化であって、連続するデータキャラクタをスクランブル処理によってビット撹乱した符号化ブロックを生成する第2の伝送路符号化を行う第2の符号化回路と、前記第1の符号化回路と前記第2の符号化回路とのうち、いずれの符号化回路を用いて送信をさせるかを選択する送信制御部と、前記送信制御部の選択結果に応じて生成された符号化シンボルあるいは符号化ブロックをシリアルデータに変換して前記シリアル伝送路に送信するシリアルドライバとを備え、前記送信制御部は、データキャラクタを送信しない期間には前記第1の符号化回路を選択して前記制御キャラクタに基づく符号化シンボルを送信させ、データキャラクタを送信する期間には前記第2の符号化回路に選択を切り替えて前記データキャラクタに基づく符号化ブロックを送信させることを特徴とする。これにより、送信回路は、伝送効率に影響しないアイドル期間では符号化ロスは大きいものの早期の同期の確立が望める第1の符号化回路を選択することができる。また、データキャラクタに基づく符号化ブロック、即ち、パケットペイロードの送信期間では第1の符号化よりも符号化ロスが少なく伝送効率が高効率な第2の符号化回路を選択することができる。2本発明に係る第2の送信回路は、上記第1の送信回路において、前記送信制御部は、データキャラクタを送信しない期間で前記シリアルドライバを省電力状態とし、当該省電力状態から復旧してデータキャラクタを送信する際には、当該データキャラクタの送信に先んじて、前記第1の符号化回路を選択した状態のまま、前記第1の伝送路符号化で規定されている同期タイミングを定める同期シンボルの送信を所定期間継続させ、かつ、その後にデータキャラクタの開始位置を示す符号化シンボルの送信後に前記第1の符号化回路から前記第2の符号化回路に切り替える。これにより、送信回路は、アイドル期間で省電力状態とした場合も、第1の伝送路符号化による制御キャラクタを送信することで、受信側で早期にシンボル同期を確立して、第2の符号化回路の選択に切り替えての高効率なパケット送信が実現できる。3本発明に係る第3の送信回路は、上記第1の送信回路において、前記第2の符号化回路は、連続するmビットのデータキャラクタを、所定のスクランブル多項式に基づいてmビットの符号化ブロックにスクランブルし、符号化ブロックを生成する。これにより、送信回路は、符号化シンボルと符号化ブロックの伝送速度を合わせて第1の符号化回路と第2の符号化回路との切り替えを行える。4本発明に係る第4の送信回路は、上記第3の送信回路において、前記シリアルドライバは、前記符号化シンボルと符号化ブロックとの最小公倍数のビット長で構成される符号化フレーム単位で符号化シンボルを変換する。これにより、転送するデータの転送サイズが互いに異なる第1の伝送路符号化と第2の伝送路符号化との間での、転送サイズの差異によるタイミングのずれを容易に吸収して、通信を行うことができる。5本発明に係る第5の送信回路は、上記第4の送信回路において、前記送信制御部は、データキャラクタの開始位置を示す符号化シンボルを含む符号化フレームの送信後に、前記第1の符号化回路から前記第2の符号化回路に切り替える。これにより、送信回路は、適切に第1の符号化回路から第2の符号化回路への切り替えを実行することができる。6本発明に係る第6の送信回路は、上記第1の送信回路において、前記第2の符号化回路は、連続するnビットのデータキャラクタを、所定のスクランブル多項式に基づいてnビットの符号化ブロックにスクランブルし、符号化ブロックを生成する。これにより、送信回路は、データキャラクタが符号化シンボルと同じビット長の場合、シリアルデータとパラレルデータとの間の処理速度の調整のための待機時間等を必要としない。このため、送信回路は、第1の符号化回路と第2の符号化回路との切り替えを容易に実現できる。7本発明に係る第7の送信回路は、上記第1の送信回路において、前記第2の符号化回路は、連続するmビットのデータキャラクタを符号化シンボルと同じnビット単位で入力して、所定のスクランブル多項式に基づいてnビットの符号化ブロックにスクランブルし、符号化ブロックを生成する。これにより、送信回路は、データキャラクタが符号化シンボルと同じビット長の場合、シリアルデータとパラレルデータとの間の処理速度の調整のための待機時間等を必要としない。このため、送信回路は、第1の符号化回路と第2の符号化回路との切り替えを容易に実現できる。8本発明に係る第8の送信回路は、上記第6又は第7の送信回路において、前記送信制御部は、データキャラクタの開始位置を示す符号化シンボルの送信後に、前記第1の符号化回路から前記第2の符号化回路に切り替える。これにより、送信回路は、適切なタイミングで第1の符号化回路から第2の符号化回路への切り替えを実行することができる。9本発明に係る第9の送信回路は、上記第8の送信回路において、前記送信制御部は、所定サイズのデータキャラクタの終端となる符号化ブロックの送信後に、用いる符号化回路を前記第2の符号化回路から前記第1の符号化回路に切り替える。これにより、送信回路は、符号化ブロックの送信後に、余分なデータを必要とせず、第1の符号化回路と第2の符号化回路との切り替えを容易に実現できる。10本発明に係る第10の送信回路は、上記第1の送信回路において、前記第2の符号化回路は、連続する所定数のデータキャラクタをスクランブルし、各データキャラクタの先頭毎にsビットの同期ヘッダを付加して符号化ブロックを生成する。これにより、送信回路は、第2の符号化回路において同期ヘッダが付加される場合であっても、符号化シンボルと符号化ブロックの伝送速度を合わせて第1の符号化回路から第2の符号化回路に切り替えることができる。11本発明に係る第11の送信回路は、上記第10の送信回路において、前記同期ヘッダは、0と1のビット遷移を少なくとも1回含む2ビット以上の付加情報であり、前記同期ヘッダの種類には、データキャラクタの終端を含まない符号化ブロックに付加される非終端同期ヘッダと、データキャラクタの終端を含む符号化ブロックに付加される終端同期ヘッダとがあり、前記送信制御部は、前記終端同期ヘッダを付加した符号化ブロックの送信後に、用いる符号化回路を前記第1の符号化回路から前記第2の符号化回路に切り替える。これにより、送信回路は、通信相手の受信回路に対し、データキャラクタに基づく符号化ブロック、即ち、パケットペイロードの終端を明示的に通知することができる。12本発明に係る第12の送信回路は、上記第1の送信回路において、前記送信制御部は、データキャラクタを送信しない期間において、前記第1の符号化回路から出力される符号化シンボル列を、非選択の第2の符号化回路に入力させ、前記第2の符号化回路は、当該符号化シンボル列によりスクランブラの初期化を行う。これにより、送信回路は、余分なデータを必要とせず、元から使用することが確定しているデータを流用してスクランブラの初期化を行うことができる。13本発明に係る第1の受信回路は、mビットの制御キャラクタをnビットm<nの符号化シンボルにマッピングする第1の伝送路符号化により符号化されたシリアルデータ、及び、前記第1の伝送路符号化よりも同期確立に時間を要し、かつ、符号化ロスの少ない伝送路符号化であって、連続するデータキャラクタをスクランブル処理によってビット撹乱した符号化ブロックを生成する第2の伝送路符号化により伝送路符号化されたシリアルデータを、シリアル伝送路を介して接続された送信回路から受信する受信回路であって、前記符号化シンボルを制御キャラクタに復号する第1の復号化回路と、前記符号化ブロックをデスクランブルしてデータキャラクタに復号する第2の復号化回路と、前記第1の復号化回路と前記第2の復号化回路とのうち、いずれの復号化回路を用いての受信をさせるかを選択する受信制御部と、前記シリアル伝送路から受信したシリアルデータを、パラレルデータに変換し、前記パラレルデータを、前記第1の復号化回路と前記第2の復号化回路のうち前記受信制御部により選択された復号化回路に出力するシリアルレシーバとを備え、前記受信制御部は、符号化ブロックを受信しない期間は前記第1の復号化回路を選択し、符号化ブロックを受信する期間は前記第2の復号化回路を選択する。これにより、受信回路は、伝送効率に影響しないアイドル期間では符号化ロスは大きいものの早期の同期の確立が望める第1の復号化回路を選択することができる。また、受信回路は、データキャラクタに基づく符号化ブロック、即ち、パケットペイロードの送信期間では第1の符号化よりも符号化ロスが少なく伝送効率が高効率な第2の復号化回路を選択することができる。14本発明に係る第2の受信回路は、上記第1の受信回路において、前記受信制御部は、初期化時、省電力状態からの復旧時に第1の復号化回路を選択し、パケットの終端位置を示す符号化シンボルを受信する、または、所定サイズの符号化ブロックを受信すると、第2の復号化回路から第1の復号化回路に切り替える。これにより、受信回路は、適切に第1の復号化回路と第2の復号化回路との選択を行って、符号化ロスの少ない伝送路符号化を行って伝送されたデータキャラクタの受信を行うことができる。15本発明に係る第3の受信回路は、上記第1の受信回路において、前記受信制御部は、パケット開始位置を示す符号化シンボルを受信すると、第1の復号化回路から第2の復号化回路に切り替える。これにより、受信回路は、適切に第1の復号化回路から第2の復号化回路への切り替えを行って、データキャラクタの受信を行うことができる。16本発明に係る第4の受信回路は、上記第1の受信回路において、前記受信制御部は、前記第1の復号化回路を選択しているときに、前記シリアル伝送路を介して受信した省電力状態への移行を通知する信号を受けて前記シリアルレシーバを省電力状態とし、前記シリアル伝送路を介して前記送信回路から省電力状態からの復旧を要求する信号を受けて省電力状態から復旧し、同期の確立を要求する同期シンボルを複数回受信して同期を確立した上で、パケット開始位置を示す符号化シンボルの受信後に、当該パケット開始位置で示されるタイミングで、前記第2の復号化回路の選択に切り替える。アイドル期間で省電力状態とした場合も、第1の伝送路符号化により符号化された制御キャラクタを受信することで、早期にシンボル同期を確立して、第2の符号化回路の選択に切り替えての高効率なパケット受信が実現できる。17本発明に係る第5の受信回路は、上記第1の受信回路において、前記第2の復号化回路は、前記シリアルレシーバから入力されるmビットの符号化ブロックを、所定のスクランブル多項式に基づいてmビットのデータキャラクタにデスクランブルする。これにより、受信回路は、符号化シンボルと符号化ブロックの伝送速度を合わせて第1の復号化回路から第2の復号化回路に切り替えることができる。18本発明に係る第6の受信回路は、上記第1の受信回路において、前記第2の復号化回路は、前記シリアルレシーバから連続して入力されるnビットの符号化ブロックを、所定のスクランブル多項式に基づいてnビットのデータキャラクタにデスクランブルする。これにより、送信回路は、データキャラクタが符号化シンボルと同じビット長の場合、シリアルデータとパラレルデータとの間の処理速度の調整のための待機時間等を必要としない。このために、送信回路は、第1の復号化回路と第2の復号化回路との切り替えを容易に実現できる。19本発明に係る第7の受信回路は、上記第1の受信回路において、前記第2の復号化回路は、前記シリアルレシーバから連続して入力されるnビットの符号化ブロックを、所定のスクランブル多項式に基づいてデスクランブルして元のmビットのデータキャラクタ列を復号する。これにより、受信回路は、符号化シンボルと符号化ブロックが同じビット長の場合、余分なデータを必要とせず、第1の復号化回路と第2の復号化回路との切り替えを容易に実現できる。20本発明に係る第8の受信回路は、上記第1の受信回路において、前記符号化ブロックは、連続する所定数のデータキャラクタをスクランブルし、その先頭毎にsビットの同期ヘッダを付加して生成されたものであり、前記第2の復号化回路は、前記シリアルレシーバから連続して入力される符号化ブロックから前記同期ヘッダを除いて、所定のスクランブル多項式に基づいてデスクランブルして元のデータキャラクタを復号する。これにより、受信回路は、第2の復号化回路において同期ヘッダが付加された符号化ブロックを復号する場合も、符号化シンボルと符号化ブロックの伝送速度を合わせて第1の復号化回路から第2の復号化回路に切り替えることができる。21本発明に係る第9の受信回路は、上記第8の受信回路において、前記同期ヘッダは、0と1のビット遷移を少なくとも1回含む2ビット以上の情報であり、その種別に、データキャラクタに基づいて生成される符号化ブロックのうち終端を含まない符号化ブロックに用いられる非終端同期ヘッダと、データキャラクタに基づいて生成される符号化ブロックのうち終端を含む符号化ブロックに用いられる終端同期ヘッダとがあり、前記受信制御部は、前記終端同期ヘッダを含む符号化ブロックの受信後に、前記第2の復号化回路から前記第1の復号化回路の選択に切り替える。これにより、受信回路は、データキャラクタに基づく符号化ブロック、即ち、パケットペイロードの終端を明示的に検知することができる。22本発明に係る第10の受信回路は、上記第1の受信回路において、前記シリアルレシーバは、前記符号化シンボルと前記符号化ブロックとの最小公倍数のビット長で構成される符号化フレーム単位で符号化シンボルに変換する。これにより、受信回路は、転送するデータの転送サイズが互いに異なる第1の伝送路符号化と第2の伝送路符号化との間での、転送サイズの差異によるタイミングのずれを気にすることなく符号化シンボルへの変換を行うことができる。23本発明に係る第11の受信回路は、上記第1の受信回路において、前記受信制御部は、前記符号化ブロックを受信しない期間は、前記第1の復号化回路に入力される符号化シンボル列を、前記第2の復号化回路にも入力させ、前記第2の復号化回路は、入力された符号化シンボル列によりデスクランブラの初期化を行う。これにより、受信回路は、余分なデータを必要とせず、元から使用することが確定しているデータを流用してデスクランブラの初期化を行うことができる。24本発明に係る第1の通信システムは、シリアル伝送路を介して接続された送信回路と受信回路間で伝送路符号化されたシリアルデータの伝送を行う通信システムであって、前記送信回路は、mビットの制御キャラクタをnビットm<nの符号化シンボルにマッピングする第1の伝送路符号化を行う第1の符号化回路と、前記第1の伝送路符号化よりも、前記受信回路との同期確立に時間を要し、且つ、符号化ロスの少ない伝送路符号化であって、連続するデータキャラクタをスクランブル処理によってビット撹乱した符号化ブロックを生成する第2の伝送路符号化を行う第2の符号化回路と、前記第1の符号化回路と前記第2の符号化回路とのうち、いずれの符号化回路を用いて送信をさせるかを選択する送信制御部と、前記送信制御部の選択結果に応じて生成された符号化シンボルあるいは符号化ブロックをシリアルデータに変換して前記シリアル伝送路に送信するシリアルドライバとを備え、前記送信制御部は、データキャラクタを送信しない期間には前記第1の符号化回路を選択して前記制御キャラクタに基づく符号化シンボルを送信させ、データキャラクタを送信する期間には前記第2の符号化回路に選択を切り替えて前記データキャラクタに基づく符号化ブロックを送信させ、前記受信回路は、前記符号化シンボルを制御キャラクタに復号する第1の復号化回路と、前記符号化ブロックをデスクランブルしてデータキャラクタに復号する第2の復号化回路と、前記第1の復号化回路と前記第2の復号化回路とのうち、いずれの復号化回路を用いての受信をさせるかを選択する受信制御部と、前記シリアル伝送路から受信したシリアルデータを、パラレルデータに変換し、前記パラレルデータを、前記第1の復号化回路と前記第2の復号化回路のうち前記受信制御部により選択された復号化回路に出力するシリアルレシーバとを備え、前記受信制御部は、符号化ブロックを受信しない期間は前記第1の復号化回路を選択し、符号化ブロックを受信する期間は前記第2の復号化回路を選択する。また、本発明に係る第1の通信システムによる第1の通信方法は、シリアル伝送路を介して接続された送信回路と受信回路間で伝送路符号化されたシリアルデータの伝送を行う通信システムにおける通信方法であって、前記伝送路符号化には、mビットの制御キャラクタをnビットm<nの符号化シンボルにマッピングする第1の伝送路符号化と、連続するデータキャラクタをスクランブルによってビット撹乱した符号化ブロックを生成する第2の伝送路符号化とが含まれ、前記第2の伝送路符号化は、前記第1の伝送路符号化よりも前記送信回路と前記受信回路との間の同期確立に時間を要し、且つ、符号化ロスが少ないものであり、前記通信システムによる前記通信方法は、前記第1の伝送路符号化と前記第2の伝送路符号化とを切り替えてシリアルデータの伝送を行い、前記符号化ブロックの伝送を行わない期間は、前記第1の伝送路符号化を用いた伝送を行い、前記符号化ブロックの伝送を行う期間は、前記第2の伝送路符号化を用いた伝送を行う。これにより、通信システムは、伝送効率に影響しないアイドル期間では符号化ロスは大きいものの早期の同期の確立が望める第1の符号化回路を、選択することができる。また、通信システムは、データキャラクタに基づく符号化ブロック、即ち、パケットペイロードの送信期間では第1の符号化よりも符号化ロスが少なく伝送効率が高効率な第2の符号化回路を選択することができる。