画像処理装置から並列処理によって印刷画像情報を生成する際の前記並列処理用に分担された分担画像情報それぞれに対して第1画像処理を行う複数の画像処理手段と、前記複数の画像処理手段により前記第1画像処理を行った中間処理情報に対して第2画像処理を行う複数の画像補助処理手段と、前記各画像処理手段と前記各画像補助処理手段との間に設けられて前記画像補助処理手段をそれぞれ駆動するための駆動手段と、前記複数の駆動手段が獲得する複数の記憶手段と、前記複数の記憶手段を分割して管理し、前記複数の記憶手段のうち空いている領域に、前記複数の画像処理手段が前記中間処理情報を書き込むように制御するとともに、前記画像補助処理手段に対応する画像処理が可能な前記駆動手段に、前記中間処理情報が書き込まれた領域から当該中間処理情報を読み出して前記第2画像処理を行わせるように前記記憶手段の各領域に対するアクセス制御を行うアクセス制御手段とを具備する画像処理装置。前記アクセス制御手段は、前記画像補助処理手段とのデータ転送を高速で行うために前記記憶手段に予め設定した数だけ確保される各転送バッファの実アドレスそれぞれを前記画像処理手段が参照する論理アドレス空間に生成される連続した単一の論理バッファ領域に対応付けるとともに、該対応付けられた前記転送バッファそれぞれの前記論理バッファ領域の先頭アドレスからのオフセット、前記転送バッファを個別に識別するバッファ識別情報、さらには、前記転送バッファの実アドレスとの対応関係を対応付けて管理する管理手段と、空いている前記転送バッファについて前記管理手段が管理する前記オフセットおよび前記バッファ識別情報を含むバッファ情報を、該空いている転送バッファの獲得を要求した前記画像処理手段に通知する通知手段と、前記通知手段が通知した前記バッファ情報にて特定される前記転送バッファに任意の前記画像処理手段が前記第1画像処理の結果として書き込んだ前記中間処理情報に対する任意の前記画像補助処理手段による前記第2画像処理を実施する補助処理要求を前記通知手段が通知した前記バッファ情報とともに受け付ける受付手段と、前記受付手段にて前記補助処理要求を受け付けた場合には、処理受付が可能な前記補助画像処理手段を駆動する駆動手段を複数ある前記駆動手段の中から決定する決定手段と、前記受付手段にて受け付けた前記バッファ情報を前記決定手段にて決定した前記駆動手段に通知して前記画像補助処理手段による前記第2画像処理を当該駆動手段に要求する要求手段と、前記要求手段から処理を要求された前記駆動手段は、前記要求手段から通知された前記バッファ情報に対応して前記管理手段が管理する実アドレスへの直接アクセスによる前記処理用データの高速転送および該高速転送した前記中間処理情報に対する前記第2画像処理を、当該駆動手段が駆動する前記補助処理手段に対して指示する指示手段と、を具備することを特徴とする請求項1の画像処理装置。前記論理バッファ領域に確保する前記転送バッファ1つあたりのサイズおよび前記駆動手段毎に確保する前記転送バッファの個数を設定する設定手段をさらに具備することを特徴とする請求項2記載の画像処理装置。前記並列処理は、RIP処理であり、前記画像補助処理手段は、DRPによって前記第2画像処理を行うことを特徴とする請求項1乃至3記載の画像処理装置。並列処理によって印刷画像情報を生成する画像処理プログラムであって、コンピュータを、画像処理装置から並列処理によって印刷画像情報を生成する際の前記並列処理用に分担された分担画像情報それぞれに対して第1画像処理を行う複数の画像処理手段、前記複数の画像処理手段により前記第1画像処理を行った中間処理情報に対して第2画像処理を行う複数の画像補助処理手段、前記各画像処理手段と前記各画像補助処理手段との間に設けられて前記画像補助処理手段をそれぞれ駆動するための駆動手段、前記複数の駆動手段が獲得する複数の記憶手段、前記複数の記憶手段を分割して管理し、前記複数の記憶手段のうち空いている領域に、前記複数の画像処理手段が前記中間処理情報を書き込むように制御するとともに、前記画像補助処理手段に対する画像処理が可能な前記駆動手段に、前記中間処理情報が書き込まれた領域から当該中間処理情報を読み出して前記第2画像処理を行わせるように前記記憶手段の各領域に対するアクセス制御を行うアクセス制御手段として機能させる画像処理プログラム。本願発明は、各アクセラレータを駆動するドライバが個別にバッファを獲得することにより、各ドライバが共有する1つのバッファを獲得するものに比べて、バッファの領域を獲得する際の失敗を防ぐとともに、各ドライバのバッファへの書き込みが終了した後に、各アクセラレータへの処理依頼を行うことにより、各アクセラレータの利用効率を向上させることを目的とする。上記課題を解決するために、請求項1の発明は、画像処理装置から並列処理によって印刷画像情報を生成する際の前記並列処理用に分担された分担画像情報それぞれに対して第1画像処理を行う複数の画像処理手段と、前記複数の画像処理手段により前記第1画像処理を行った中間処理情報に対して第2画像処理を行う複数の画像補助処理手段と、前記各画像処理手段と前記各画像補助処理手段との間に設けられて前記画像補助処理手段をそれぞれ駆動するための駆動手段と、前記複数の駆動手段が獲得する複数の記憶手段と、前記複数の記憶手段を分割して管理し、前記複数の記憶手段のうち空いている領域に、前記複数の画像処理手段が前記中間処理情報を書き込むように制御するとともに、前記画像補助処理手段に対する画像処理が可能な前記駆動手段に、前記中間処理情報が書き込まれた領域から当該中間処理情報を読み出して前記第2画像処理を行わせるように前記記憶手段の各領域に対するアクセス制御を行うアクセス制御手段とを具備する。また、請求項2の発明は、請求項1の発明において、前記アクセス制御手段は、前記画像補助処理手段とのデータ転送を高速で行うために前記記憶手段に予め設定した数だけ確保される各転送バッファの実アドレスそれぞれを前記画像処理手段が参照する論理アドレス空間に生成される連続した単一の論理バッファ領域に対応付けるとともに、該対応付けられた前記転送バッファそれぞれの前記論理バッファ領域の先頭アドレスからのオフセット、前記転送バッファを個別に識別するバッファ識別情報、さらには、前記転送バッファの実アドレスとの対応関係を対応付けて管理する管理手段と、空いている前記転送バッファについて前記管理手段が管理する前記オフセットおよび前記バッファ識別情報を含むバッファ情報を、該空いている転送バッファの獲得を要求した前記画像処理手段に通知する通知手段と、前記通知手段が通知した前記バッファ情報にて特定される前記転送バッファに任意の前記画像処理手段が前記第1画像処理の結果として書き込んだ前記中間処理情報に対する任意の前記画像補助処理手段による前記第2画像処理を実施する補助処理要求を前記通知手段が通知した前記バッファ情報とともに受け付ける受付手段と、前記受付手段にて前記補助処理要求を受け付けた場合には、処理受付が可能な前記補助画像処理手段を駆動する駆動手段を複数ある前記駆動手段の中から決定する決定手段と、前記受付手段にて受け付けた前記バッファ情報を前記決定手段にて決定した前記駆動手段に通知して前記画像補助処理手段による前記第2画像処理を当該駆動手段に要求する要求手段と、前記要求手段から処理を要求された前記駆動手段は、前記要求手段から通知された前記バッファ情報に対応して前記管理手段が管理する実アドレスへの直接アクセスによる前記処理用データの高速転送および該高速転送した前記中間処理情報に対する前記第2画像処理を、当該駆動手段が駆動する前記補助処理手段に対して指示する指示手段と、を具備することを特徴とする。また、請求項3の発明は、請求項2の発明において、前記論理バッファ領域に確保する前記転送バッファ1つあたりのサイズおよび前記駆動手段毎に確保する前記転送バッファの個数を設定する設定手段をさらに具備することを特徴とする。また、請求項4の発明は、請求項1乃至3の発明において、前記並列処理はRIP処理であり、前記画像補助処理手段は、DRPによって前記第2画像処理を行うことを特徴とする。また、請求項5の発明は、並列処理によって印刷画像情報を生成する画像処理プログラムであって、コンピュータを、画像処理装置から並列処理によって印刷画像情報を生成する際の前記並列処理用に分担された分担画像情報それぞれに対して第1画像処理を行う複数の画像処理手段、前記複数の画像処理手段により前記第1画像処理を行った中間処理情報に対して第2画像処理を行う複数の画像補助処理手段、前記各画像処理手段と前記各画像補助処理手段との間に設けられて前記画像補助処理手段をそれぞれ駆動するための駆動手段、前記複数の駆動手段が獲得する複数の記憶手段、前記複数の記憶手段を分割して管理し、前記複数の記憶手段のうち空いている領域に、前記複数の画像処理手段が前記中間処理情報を書き込むように制御するとともに、前記画像補助処理手段に対する画像処理が可能な前記駆動手段に、前記中間処理情報が書き込まれた領域から当該中間処理情報を読み出して前記第2画像処理を行わせるように前記記憶手段の各領域に対するアクセス制御を行うアクセス制御手段として機能させることを特徴とする。請求項1、請求項2、および、請求項5の発明によれば、任意の画像処理手段による分担画像情報を処理した中間処理情報の書き込み処理と、画像補助処理手段に対する画像処理が可能な任意の駆動手段に対する中間処理情報の読み出し処理がそれぞれ独立した処理単位として前記記憶手段の各領域に対するアクセス制御が行われるので、画像処理手段が補助画像処理手段の応答を待つ時間が短縮されるとともに、複数ある画像補助処理手段の使用効率を改善することができる。請求項3の発明によれば、請求項2の画像処理装置に対して、使用するバッファ領域のサイズ、個数を適宜調整して、システムのメモリスケーラビリティを向上せしめることができる。請求項4の発明によれば、DRPを画像補助処理装置として使用することができるので、RIP処理などの高負荷による処理をハードウェアにて高速に処理するのみならず、動作中でも複数あるハードウェアロジックのうちの所望のロジックに切り替えて変更することができるので、ハードウェアロジックによるRIP処理中においても柔軟性を持たせることができる。図1は、本実施例における画像処理装置に係る制御構成を示すブロック図である。画像処理装置1は、PostScriptデータをプリンタやイメージセッタの出力解像度にあわせてビットマップデータに変換するRasterImageProcessor処理以下、RIP処理を並列に処理するとともに、複数段階の工程にて処理し、複数ある工程をソフトウェアによる処理工程以下前段処理と、ハードウェア回路による処理工程以下後段処理に分担して行う。図1に示す各RIP処理部90は、アプリケーション層10にあるアプリケーションプロセスであって、RIP処理の前段処理を行い、並列処理のために上位プロセスから各RIP処理部90に分担して与えられたポストスクリプトなどによって記述された画像データの解析処理を含む処理を行い、処理結果として、後段処理を行うアクセラレータ80に引き継ぐための中間データを作成する。アクセラレータ80は、画像処理装置1のCPUにバス接続によって複数接続され、RIP処理の一部をハードウェア回路によって高速に処理する装置である。アクセラレータ80は、例えば、DRPDynamicReconfigurableProcessor等であって、ハードウェアの構成を自由に変えられるだけでなく、動作中であってもリセットする必要なしに、1クロックで回路構成を変更することができるプロセッサである。また、アクセラレータ80は、RIP処理の後段処理として、ラスタライズ処理、スクリーニング処理を行って出力の解像度に合わせて高解像度のビットマップデータを作成する。デバイス管理部45は、オペレーティグシステム40以下OSとするが起動される際に、PCIなどのバスを介して画像処理装置1に複数接続されるアクセラレータ80をそれぞれ検出し、検出したアクセラレータ80の駆動を制御するデバイスドライバ60を検出したアクセラレータに対応して起動する。ドライバ60は、アクセラレータ80と画像処理装置1のメモリ41との間におけるDMA転送を含む各種制御を上位層にあるプロセス、本実施例においてはデバイス選択部20に対して抽象化して提供する。本実施例において、ドライバ60は、予め設定したサイズおよび個数のDMAバッファの領域確保をOS40に要求し、デバイス選択部20からの要求により、RIP処理部90が作成した中間データの自身が制御するアクセラレータ80に対するDMA転送、および、DMA転送した中間データのアクセラレータ80による続く後段処理を制御する。バッファ管理部43は、ドライバ60の初期化処理の際に、所定サイズおよび個数のDMAバッファ物理DMAバッファ50をメモリ41上のカーネルアドレス空間に展開して確保する。DMAバッファ制御ライブラリ30は、OS40のユーザモードで動作するRIP処理部90などのユーザプロセスがアクセスするユーザアドレス空間に対し、連続するアドレス領域を持つ共通バッファ70を生成し、OS40のカーネルアドレス空間に生成されている各物理DMAバッファ50の実アドレスを、共通バッファ70に属する各論理DMAバッファ33にマッピングする。DMAバッファ制御ライブラリ30は、物理DMAバッファ50の各論理DMAバッファ33へのマッピング結果を、アドレス管理テーブル32に記載する。DMAバッファ制御ライブラリ30は、RIP処理部90が指定した個数もしくはサイズの論理DMAバッファ33の空き状況を共通バッファ70において判断し、空きがある場合には、空いている論理DMAバッファ33の論理アドレスを、共通バッファ領域70の先頭からのオフセットで通知する。また、DMAバッファ制御ライブラリ30は、ドライバ60、OS40のカーネルモードで動作するプロセスからの問い合わせに対して共通バッファ領域70の論理DMAバッファ33にマッピングされた物理DMAバッファ50の実アドレスを通知する。デバイス選択部20は、複数のRIP処理部90とドライバ60との間に位置して、画像処理装置1に複数接続されたアクセラレータ80を制御する各ドライバ60の代わりに、RIP処理部90からアクセラレータへの処理要求を仲介して受け付け、任意の空いているアクセラレータ80を制御するドライバ60にRIP処理部90からの処理要求を割り当てる。DMAコントローラ47は、ドライバ60からの要求に基づいて、画像処理装置のメモリ41上の実アドレスにて指定された物理DMAバッファ50と、ドライバ60が駆動制御するアクセラレータ80との間におけるDMA転送を制御する。次に、図1に示す画像処理装置1が起動する際の初期化処理の例を図2のシーケンス図に示して説明する。図2において、画像処理装置1が起動され、画像処理装置1への接続が検出されたアクセラレータ80をOS40が検出すると、検出したアクセラレータ80を制御するドライバ60を、各アクセアレータ80毎に対応付けて起動するS101。各アクセラレータ80に対応して起動されたドライバ60は、予め設定されたサイズおよび個数のDMAバッファの獲得をOS40に要求しS102、OS40は、指定されたサイズおよび個数のDMAバッファ物理DMAバッファ50をメモリ41上のカーネルアドレス空間に生成し、生成されたDMAバッファに関する情報として、DMAバッファ50の実アドレスを獲得要求元のドライバ60に応答しS103、DMAバッファの生成完了通知をOS40から受け付けるとドライバ60は、OS40に対して起動処理の完了をOS40に通知するS104。尚、ドライバ60の初期化処理ステップS101乃至S104は、OS40のデバイス管理部45が検出するアクセラレータ80の数に対応して、各アクセラレータ80を制御する各ドライバ60の初期化処理においてそれぞれ実施される。各ドライバ60の初期化処理が全て完了すると、複数のRIP処理部90を含むアプリケーションプロセスがOS40によって起動されるS105。RIP処理部90の起動による初期化処理において、RIP処理部90は、OS40が獲得した物理DMAバッフ50の初期化要求をDMAバッファ制御ライブラリ30に要求しS106、DMAバッファ制御ライブラリ31は、アクセラレータ80を制御する各ドライバ60それぞれに対して、ドライバ60の初期化処理においてカーネルアドレス空間に生成した各物理DMAバッファ50に関するアドレス情報を問い合わせS107、ドライバ60は、物理DMAバッファ50の実アドレスをDMAバッファ制御ライブラリに応答するS108。DMAバッファ制御ライブラリ30は、RIP処理部90が参照可能なOS40のユーザアドレス空間に共通バッファ領域70として所定数の論理DMAバッファ33を連続して確保するとともに、各ドライバ60に対応してカーネルアドレス空間に生成された各物理DMAバッファ50のメモリ41上の実アドレスを、OS40のユーザアドレス空間にある論理DMAバッファ33それぞれに関連付けを行い以下マッピングとする、マッピングした結果を、図3に示すようなアドレス管理テーブル32に記録しS109、確保した共通バッファ領域70のアドレス領域に関する情報を初期化完了通知としてRIP処理部90に通知するS110。アドレス管理テーブル32には、図3に示すようにユーザアドレス空間に生成された共バッファ領域70の先頭からのオフセットにて特定される論理DMAバッファ33と、当該論理DMAバッファ33を共通バッファ領域70で他の論理DMAバッファ33と区別して特定するバッファ識別子と、さらに、共通バッファ70領域内の論理DMAバッファ33に対応づけてメモリ41上のカーネルアドレス空間に生成されている物理DMAバッファ50の実アドレスがそれぞれ関連づけられて記録される。次に、本実施例によるRIP処理を図4のシーケンス図に示して説明する。図4において、RIP処理部90は、RIP処理部90が依存する上位プロセスからの指示にしたがって、特定のページ画像をポストスクリプトなどによって記述されたページ画像データの解析処理を含む複数段階あるRIP処理のうち所定段階までの前段処理を担当して処理し、前段処理の結果して、アクセラレータ80に続く後段処理を引き継くための所定のデータ形式での中間データを作成し、中間データの作成が完了すると、RIP処理部90は、DMAバッファ制御ライブラリ30に対して論理DMAバッファ33の空きを問い合わせるS201。DMAバッファ制御ライブラリ30は、共通バッファ領域70において空いている論理DMAバッファ33を検索しS202、空きがある論理DMAバッファ33の位置を示す情報として、共通バッファ70先頭からのオフセットをRIP処理部90に応答するS203。RIP処理部90は、DMAバッファ制御ライブラリ30から通知されたオフセットにて特定される論理DMAバッファ33に対し、作成した中間データの書き込み要求を行い、要求の結果、論理DMAバッファ33にマッピングされた物理DMAバッファ50に対して、中間データが書き込まれるS204。RIP処理部90は、中間データの書き込みが完了すると、中間データの書き込みが完了した論理DMAバッファ33の共通バッファ領域70における先頭からのオフセットもしくは当該論理DMAバッファ33の図3に示したアドレス管理テーブル32に記録して管理される当該論理DMAバッファ33に付与されたバッファ識別子をデバイス選択部20に通知し、論理DMAバッファ33に書き込んだ中間データの任意のアクセラレータ80による続く後段処理の要求をデバイス選択部20に要求し、RIP処理部90は、上位プロセスから要求されたRIP処理を終了するS205。RIP処理部90から中間データの処理要求を受け付けたデバイス選択部20は、空いているアクセラレータ80の制御を担当するドライバ60を特定しS206、RIP処理部90から通知された論理DMAバッファ33のオフセットおよびもしくはバッファ識別子を通知するとともに該通知した論理DMAバッファ33に書き込んだ中間データに対するアクセラレータ80でのRIP処理における後段処理を特定したドライバ60に対して要求するS207。デバイス選択部20から処理を要求されたドライバ60は、デバイス選択部20から通知された論理DMAバッファ33のオフセットおよびもしくはバッファ識別子をDMA送制御ライブラリ30に通知し、該通知した論理DMAバッファ33にマッピングされた物理DMAバッファ50の実アドレスを問い合わせるS208。DMAバッファ制御ライブラリ30は、ドライバ60から通知された論理DMAバッファ33のオフセットおよびもしくはバッファ識別子を当該論理DMAバッファ33にマッピングされている物理DMAバッファ50の実アドレスに変換しS209該変換した実アドレスをドライバ60に通知するS210。ドライバ60は、通知された物理DMAバッファ50の実アドレス、および、中間データのDMA転送先となるアクセラレータ80に割り当てられたバスアドレス等を含むデバイス識別情報をDMAコントローラ47に通知し、中間データに対するRIP処理の後段処理をアクセラレータ80に指示するとともに、当該物理DMAバッファ50の実アドレスと、中間データのDMA転送先となるアクセラレータ80のデバイス識別情報を、DMAコントローラ47に通知して当該中間データのアクセラレータ80へのDMA転送を要求するS211。ドライバ60から中間データに対するRIP処理の後段処理の要求を受けたアクセラレータ80は、DMA転送された中間データに対する処理を開始してラスタデータを作成しS212、アクセラレータ80から処理の完了通知を受け付けると当該ドライバ60の指示に基づくアクセラレータ80での中間データに対する処理を終了するS213。