一端に第1の電位が与えられ、他端が、スイッチ端子に接続され、ゲートに第1のゲート電圧信号が入力される第1導電型の第1のMOSトランジスタと、一端が、前記スイッチ端子に接続され、他端には第2の電位が与えられ、ゲートに第2のゲート電圧信号が入力される第2導電型の第2のMOSトランジスタと、前記第1のゲート電圧信号および前記第2のゲート電圧信号を制御することにより、前記第1のMOSトランジスタと前記第2のMOSトランジスタとを相補的にオン、オフするコントローラと、前記スイッチ端子と前記第1の電位または前記第2の電位との短絡を検出し、検出信号を前記コントローラに出力する短絡保護回路と、を備え、前記短絡保護回路は、一端が前記第1の電位が与えられた第1の抵抗と、一端が前記第1の抵抗の他端に接続され、他端が前記スイッチ端子に接続され、ゲートに前記第1のゲート電圧信号が入力され、前記第1のMOSトランジスタと同期してオン又はオフに制御される第1導電型の第3のMOSトランジスタと、前記第1の電位線と前記第3のMOSトランジスタの一端との間で、前記第1の抵抗と並列に接続され、第1の論理信号により制御される第1導電型の第4のMOSトランジスタと、前記第1のゲート電圧信号が前記第1のMOSトランジスタをオンする値であり且つ前記スイッチ端子の端子電圧が予め設定した第1の閾値と前記第2の電位との間にある場合には、前記第4のMOSトランジスタをオフするように前記第1の論理信号を出力する第1の論理回路と、前記第1の抵抗の他端と前記第3のMOSトランジスタの一端との間の第1の検出電圧と、予め設定された第1の基準電圧とを比較し、前記第1の検出電圧が前記第1の基準電圧よりも前記第2の電位に近い場合には、前記スイッチ端子と前記第2の電位とが短絡したことを示す第1の検出信号を出力する第1の検出回路と、有することを特徴とするDC-DCコンバータ。前記コントローラは、前記第1の検出信号に応じて、前記第1のゲート電圧信号を制御することにより、前記第1のMOSトランジスタをオフすることを特徴とする請求項1に記載のDC-DCコンバータ。一端に第1の電位が与えられ、他端が、スイッチ端子に接続され、ゲートに第1のゲート電圧信号が入力される第1導電型の第1のMOSトランジスタと、一端が、前記スイッチ端子に接続され、他端には第2の電位が与えられ、ゲートに第2のゲート電圧信号が入力される第2導電型の第2のMOSトランジスタと、前記第1のゲート電圧信号および前記第2のゲート電圧信号を制御することにより、前記第1のMOSトランジスタと前記第2のMOSトランジスタとを相補的にオン、オフするコントローラと、を備えたDC-DCコンバータに適用可能であり、前記スイッチ端子と前記第1の電位または前記第2の電位との短絡を検出し、検出信号を前記コントローラに出力する短絡保護回路であって、一端に前記第1の電位が与えられた第1の抵抗と、一端が前記第1の抵抗の他端に接続され、他端が前記スイッチ端子に接続され、ゲートに前記第1のゲート電圧信号が入力され、前記第1のMOSトランジスタと同期してオン又はオフに制御される第1導電型の第3のMOSトランジスタと、前記第1の電位線と前記第3のMOSトランジスタの一端との間で、前記第1の抵抗と並列に接続され、第1の論理信号により制御される第1導電型の第4のMOSトランジスタと、前記第1のゲート電圧信号が前記第1のMOSトランジスタをオンする値であり且つ前記スイッチ端子の端子電圧が予め設定した第1の閾値と前記第2の電位との間にある場合には、前記第4のMOSトランジスタをオフするように前記第1の論理信号を出力する第1の論理回路と、前記第1の抵抗の他端と前記第3のMOSトランジスタの一端との間の第1の検出電圧と、予め設定された第1の基準電圧とを比較し、前記第1の検出電圧が前記第1の基準電圧よりも前記第2の電位に近い場合には、前記スイッチ端子と前記第2の電位とが短絡したことを示す第1の検出信号を出力する第1の検出回路と、有することを特徴とする短絡保護回路。前記第1の論理回路は、前記第1のゲート電圧信号が前記第1のMOSトランジスタをオフする値である場合、または、前記端子電圧が前記第1の閾値と前記第1の電位との間にある場合には、前記第4のMOSトランジスタをオフするように前記第1の論理信号を出力することを特徴とする請求項3に記載の短絡保護回路。前記第1の検出回路は、前記第1の検出電圧と、前記第1の基準電圧とを比較し、前記第1の基準電圧が前記第1の検出電圧よりも前記第2の電位に近い場合には、前記第1の検出信号を出力しないことを特徴とする請求項3または4に記載の短絡保護回路。前記第1の論理回路は、入力が前記スイッチ端子および前記第1のMOSトランジスタのゲートに接続され、出力が前記第4のMOSトランジスタのゲートに接続され、前記第1の論理信号を出力するNOR回路を含むことを特徴とする請求項3ないし5のいずれか一項に記載の短絡保護回路。一端に前記第1の電位が与えられた第5の抵抗と、前記第5の抵抗の他端と前記スイッチ端子との間に接続された第6の抵抗と、前記第5の抵抗の他端と前記スイッチ端子との間で、前記第6の抵抗と直列に接続され、ゲートに前記第1のゲート電圧信号が入力され、前記第1のMOSトランジスタと同期してオン又はオフに制御される第1導電型の第17のMOSトランジスタと、をさらに備え、前記NOR回路は、入力が前記第6の抵抗および前記第17のMOSトランジスタを介して前記スイッチ端子に接続されていることを特徴とする請求項3ないし6のいずれか一項に記載の短絡保護回路。前記第1の検出回路は、一端に前記第1の電位が与えられた第3の抵抗と、一端が前記第3の抵抗の他端に接続され、ダイオード接続された第1導電型の第7のMOSトランジスタと、一端が前記第7のMOSトランジスタの他端に接続され、他端には前記第2の電位が与えられた第2導電型の第8のMOSトランジスタと、一端が前記第1の抵抗の他端に接続され、ゲートが前記第7のMOSトランジスタのゲートに接続された第1導電型の第9のMOSトランジスタと、一端が前記第9のMOSトランジスタの他端に接続され、他端には前記第2の電位が与えられ、ゲートが前記第8のMOSトランジスタのゲートに接続された第2導電型の第10のMOSトランジスタと、一端に前記第1の電位が与えられ、定電流を出力する第1の定電流源と、一端が前記第1の定電流源の他端に接続され、他端には前記第2の電位が与えられ、ゲートが前記第8のMOSトランジスタのゲートに接続され、ダイオード接続された第2導電型の第11のMOSトランジスタと、を有し、前記第9のMOSトランジスタの他端と前記第10のMOSトランジスタの一端との間の電圧に基づいて、前記第1の検出信号を出力することを特徴とする請求項1ないし7のいずれか一項に記載の短絡保護回路。前記第1の検出回路は、前記第9のMOSトランジスタの他端と前記第10のMOSトランジスタの一端との間の電圧が入力され、前記第1の検出信号を出力する第1のインバータをさらに有することを特徴とする請求項8に記載の短絡保護回路。前記短絡保護回路は、一端に前記第2の電位が与えられた第2の抵抗と、一端が前記第2の抵抗の他端に接続され、他端が前記スイッチ端子に接続され、ゲートに前記第2のゲート電圧信号が入力され、前記第2のMOSトランジスタと同期してオン又はオフに制御される第2導電型の第5のMOSトランジスタと、前記第2の電位線と前記第5のMOSトランジスタの一端との間で、前記第2の抵抗と並列に接続され、第2の論理信号により制御される第2導電型の第6のMOSトランジスタと、前記第2のゲート電圧信号が前記第2のMOSトランジスタをオンする値であり且つ前記端子電圧が予め設定した第2の閾値と前記第1の電位との間にある場合には、前記第6のMOSトランジスタをオフするように前記第2の論理信号を出力する第2の論理回路と、前記第2の抵抗の他端と前記第5のMOSトランジスタの一端との間の第2の検出電圧と、予め設定された第2の基準電圧とを比較し、前記第2の検出電圧が前記第2の基準電圧よりも前記第1の電位に近い場合には、前記スイッチ端子と前記第1の電位とが短絡したことを示す第2の検出信号を出力する第2の検出回路と、さらに有することを特徴とする請求項1に記載の短絡保護回路。前記第2の論理回路は、前記第2のゲート電圧信号が前記第6のMOSトランジスタをオフする値である場合、または、前記端子電圧が前記第2の閾値と前記第2の電位との間にある場合には、前記第6のMOSトランジスタをオフするように前記第2の論理信号を出力することを特徴とする請求項10に記載の短絡保護回路。前記第2の検出回路は、前記第2の検出電圧と、前記第2の基準電圧とを比較し、前記第2の基準電圧が前記第2の検出電圧よりも前記第1の電位に近い場合には、前記第2の検出信号を出力しないことを特徴とする請求項10または11に記載の短絡保護回路。前記第2の検出回路は、一端に前記第2の電位が与えられた第4の抵抗と、一端が前記第4の抵抗の他端に接続され、ダイオード接続された第2導電型の第12のMOSトランジスタと、一端が前記第12のMOSトランジスタの他端に接続され、他端には前記第1の電位が与えられた第1導電型の第13のMOSトランジスタと、一端が前記第2の抵抗の他端に接続され、ゲートが前記第12のMOSトランジスタのゲートに接続された第2導電型の第14のMOSトランジスタと、一端が前記第14のMOSトランジスタの他端に接続され、他端には前記第1の電位が与えられ、ゲートが前記第13のMOSトランジスタのゲートに接続された第1導電型の第15のMOSトランジスタと、一端に前記第2の電位が与えられ、定電流を出力する第2の定電流源と、一端が前記第2の定電流源の他端に接続され、他端には前記第1の電位が与えられ、ゲートが前記第13のMOSトランジスタのゲートに接続され、ダイオード接続された第1導電型の第16のMOSトランジスタと、を有し、前記第14のMOSトランジスタの他端と前記第15のMOSトランジスタの一端との間の電圧に基づいて、前記第2の検出信号を出力することを特徴とする請求項10ないし12のいずれか一項に記載の短絡保護回路。前記第2の検出回路は、前記第14のMOSトランジスタの他端と前記第15のMOSトランジスタの一端との間の電圧が入力され、前記第2の検出信号を出力する第2のインバータをさらに有することを特徴とする請求項13に記載の短絡保護回路。前記第2の論理回路は、入力が前記スイッチ端子および前記第2のMOSトランジスタのゲートに接続され、出力が前記第6のMOSトランジスタのゲートに接続され、前記第2の論理信号を出力するNAND回路を含むことを特徴とする請求項10ないし14のいずれか一項に記載の短絡保護回路。一端に前記第2の電位が与えられた第7の抵抗と、前記第7の抵抗の他端と前記スイッチ端子との間に接続された第8の抵抗と、前記第7の抵抗の他端と前記スイッチ端子との間で、前記第8の抵抗と直列に接続され、ゲートに前記第2のゲート電圧信号が入力され、前記第2のMOSトランジスタと同期してオン又はオフに制御される第2導電型の第18のMOSトランジスタと、をさらに備え、前記NOR回路は、入力が前記第8の抵抗および前記第18のMOSトランジスタを介して前記スイッチ端子に接続されていることを特徴とする請求項10ないし15のいずれか一項に記載の短絡保護回路。スイッチ端子の短絡状態をより速く検出することが可能な短絡保護回路を提供する。実施形態に従った短絡保護回路は、一端に第1の電位が与えられ、他端が、スイッチ端子に接続され、ゲートに第1のゲート電圧信号が入力される第1導電型の第1のMOSトランジスタと、一端が、前記スイッチ端子に接続され、他端には第2の電位が与えられ、ゲートに第2のゲート電圧信号が入力される第2導電型の第2のMOSトランジスタと、前記第1のゲート電圧信号および前記第2のゲート電圧信号を制御することにより、前記第1のMOSトランジスタと前記第2のMOSトランジスタとを相補的にオン、オフするコントローラと、を備えたDC-DCコンバータに適用可能である。短絡保護回路は、前記スイッチ端子と前記第1の電位または前記第2の電位との短絡を検出し、検出信号を前記コントローラに出力する。短絡保護回路は、一端に前記第1の電位が与えられた第1の抵抗を有する。短絡保護回路は、一端が前記第1の抵抗の他端に接続され、他端が前記スイッチ端子に接続され、ゲートに前記第1のゲート電圧信号が入力され、前記第1のMOSトランジスタと同期してオン又はオフに制御される第1導電型の第3のMOSトランジスタを有する。短絡保護回路は、前記第1の電位線と前記第3のMOSトランジスタの一端との間で、前記第1の抵抗と並列に接続され、第1の論理信号により制御される第1導電型の第4のMOSトランジスタを有する。短絡保護回路は、前記第1のゲート電圧信号が前記第1のMOSトランジスタをオンする値であり且つ前記スイッチ端子の端子電圧が予め設定した第1の閾値と前記第2の電位との間にある場合には、前記第4のMOSトランジスタをオフするように前記第1の論理信号を出力する第1の論理回路を有する。短絡保護回路は、前記第1の抵抗の他端と前記第3のMOSトランジスタの一端との間の第1の検出電圧と、予め設定された第1の基準電圧とを比較し、前記第1の検出電圧が前記第1の基準電圧よりも前記第2の電位に近い場合には、前記スイッチ端子と前記第2の電位とが短絡したことを示す第1の検出信号を出力する第1の検出回路と、有する。以下、実施形態について図面に基づいて説明する。なお、以下の実施形態では、第1の電位線が電源電位に接続され、第2の電源線が接地電位に接続され、第1導電型のMOSトランジスタがpMOSトランジスタであり、第2導電型のMOSトランジスタがnMOSトランジスタである場合について説明する。しかし、回路の極性が逆になる場合、すなわち、第1の電位線が接地電位に接続され、第2の電源線が電源電位に接続され、第1導電型のMOSトランジスタがnMOSトランジスタであり、第2導電型のMOSトランジスタがpMOSトランジスタである場合も同様に説明される。第1の実施形態図1は、第1の実施形態に係るDC-DCコンバータ100の回路構成の一例を示す回路図である。図1に示すように、DC-DCコンバータ100は、出力素子である第1導電型の第1のMOSトランジスタpMOSトランジスタM1と、出力素子である第2導電型の第2のMOSトランジスタnMOSトランジスタM2と、第1のドライバ回路3と、第2のドライバ回路6と、コントローラ7と、短絡保護回路101と、スイッチ端子SWと、を備える。第1のMOSトランジスタM1は、一端ソースが、電源電位VDD第1の電位に接続された第1の電位線11に接続され、他端ドレインが、スイッチ端子SWに接続され、ゲートに第1のゲート電圧信号Mp1Gが入力されるようになっている。すなわち、第1のMOSトランジスタM1の一端ソースには、電源電位VDDが与えられる。なお、第1のMOSトランジスタM1の一端ソースに、図示しない回路または素子を介して電源電位VDDが与えられていてもよい以下、他の構成要素についても同様である。第2のMOSトランジスタM2は、一端ドレインが、スイッチ端子SWに接続され、他端ソースが、接地電位VSSに接続された第2の電位線12に接続され、ゲートに第2のゲート電圧信号Mn1Gが入力されるようになっている。すなわち、第2のMOSトランジスタM2の他端ソースには、接地電位VSSが与えられる。なお、第2のMOSトランジスタM2の他端ソースに、図示しない回路または素子を介して接地電位VSSが与えられていてもよい以下、他の構成要素についても同様である。コントローラ7は、スイッチ制御信号Sinに応じて、第1の制御信号S1および第2の制御信号S2、すなわち第1のゲート電圧信号Mp1Gおよび第2のゲート電圧信号Mn1Gを制御する。これにより、第1のMOSトランジスタM1と第2のMOSトランジスタM2とを相補的にオン、オフする。すなわち、第1のMOSトランジスタM1がオンする場合は、第2のMOSトランジスタM2がオフし、一方、第1のMOSトランジスタがオフする場合は、第2のMOSトランジスタM2がオンする。このコントローラ7による第1のMOSトランジスタM1と第2のMOSトランジスタM2の制御により、DC-DCコンバータ100は、所定の電圧をスイッチ端子SWから出力する。また、コントローラ7は、第1、第2の検出信号Sd1、Sd2に応じて、第1、第2のゲート電圧信号Mp1G、Mn1Gを制御することにより、第1、第2のMOSトランジスタM1、M2をオフするようになっている。第1のドライバ回路3は、コントローラ7が出力する第1の制御信号S1を増幅して第1のゲート電圧信号Mp1Gを出力するようになっている。第2のドライバ回路6は、コントローラ7が出力する第2の制御信号S2を増幅して第2のゲート電圧信号Mn1Gを出力するようになっている。短絡保護回路101は、スイッチ端子SWと、電源電位VDDまたは接地電位VSSとの短絡すなわち、天絡または地絡を検出し、この検出結果に基づいた第1、第2の検出信号Sd1、Sd2をコントローラ7に出力するようになっている。この短絡保護回路101は、図1に示すように、第1の論理回路1と、第1の検出回路2と、第1の抵抗R1と、第1導電型の第3のMOSトランジスタpMOSトランジスタM3と、第1導電型の第4のMOSトランジスタpMOSトランジスタM4と、を有する。第1の抵抗R1は、一端が第1の電位線11に接続されている。すなわち、第1の抵抗R1の一端には、電源電位VDDが与えられる。第3のMOSトランジスタM3は、一端ソースが第1の抵抗R1の他端に接続され、他端ドレインがスイッチ端子SWに接続されている。この第3のMOSトランジスタM3は、ゲートに第1のゲート電圧信号Mp1Gが入力され、第1のMOSトランジスタM1と同期してオン又はオフに制御されるようになっている。すなわち、第1のMOSトランジスタM1がオンするのに同期して第3のMOSトランジスタM3がオンし、一方、第1のMOSトランジスタM1がオフするのに同期して第3のMOSトランジスタM3がオフする。第4のMOSトランジスタM4は、第1の電位線11と第3のMOSトランジスタM3の一端ソースとの間で、第1の抵抗R1と並列に接続されている。この第4のMOSトランジスタM4は、第1の論理信号Q1により制御されるようになっている。第1の論理回路1は、第1のゲート電圧信号Mp1Gが第1のMOSトランジスタM1をオンする値であり且つスイッチ端子SWの端子電圧VSWが予め設定した第1の閾値Vth1と接地電圧VSSとの間にある場合には、第4のMOSトランジスタM4をオフするように第1の論理信号Q1を出力するようになっている。一方、第1の論理回路1は、第1のゲート電圧信号Mp1Gが第1のMOSトランジスタM1をオフする値である場合、または、端子電圧VSWが第1の閾値Vth1と第1の電位との間にある場合には、第4のMOSトランジスタM4をオフするように第1の論理信号Q1を出力するようになっている。この第1の論理回路1は、例えば、図1に示すように、入力がスイッチ端子SWおよび第1のMOSトランジスタM1のゲートに接続され、出力が第4のMOSトランジスタM4のゲートに接続され、第1の論理信号Q1を出力するNOR回路1aを含む。また、第1の検出回路2は、第1の抵抗R1の他端と第3のMOSトランジスタM3の一端との間の第1の検出電圧Vd1と、予め設定された第1の基準電圧VREF1とを比較するようになっている。この第1の検出回路2は、第1の検出電圧Vd1と第1の基準電圧VREF1とを比較し、第1の検出電圧Vd1が第1の基準電圧VREF1よりも接地電位VSSに近い場合には、スイッチ端子SWと接地電位VSSとが短絡したことを示す第1の検出信号Sd1を出力する例えば、第1の検出信号Sd1をHighレベルにする。そして、コントローラ7は、この第1の検出信号Sd1Highレベルに応じて、第1のゲート電圧信号Mp1Gを制御することにより、第1のMOSトランジスタM1をオフする。これにより、第1のMOSトランジスタM1を流れる電流が制限され、スイッチ端子SWの地絡による第1のMOSトランジスタM1の破壊を抑制することができる。一方、第1の検出回路2は、第1の検出電圧Vd1と第1の基準電圧VREF1とを比較し、第1の基準電圧VREF1が第1の検出電圧Vd1よりも接地電位VSSに近い場合には、第1の検出信号Sd1を出力しない例えば、第1の検出信号Sd1をLowレベルにする。この第1の検出回路2は、例えば、図1に示すように、第1の基準電圧VREF1を出力する第1の電圧源2aと、第1の基準電圧VREFと第1の検出電圧Vd1とを比較し、この比較結果に応じて第1の検出信号Sd1を出力する第1のコンパレータComp1と、を有する。また、図1に示すように、短絡保護回路101は、第2の抵抗R2と、第2導電型の第5のMOSトランジスタnMOSトランジスタM5と、第2導電型の第6のMOSトランジスタM6と、第2の論理回路4と、第2の検出回路5と、を有する。第2の抵抗R2は、一端が第2の電位線12に接続されている。すなわち、第2の抵抗R2の一端には、接地電位VSSが与えられる。第5のMOSトランジスタM5は、一端ソースが第2の抵抗R2の他端に接続され、他端ドレインがスイッチ端子SWに接続されている。この第5のMOSトランジスタM5は、ゲートに第2のゲート電圧信号Mn1Gが入力され、第2のMOSトランジスタM2と同期してオン又はオフに制御されるようになっている。すなわち、第2のMOSトランジスタM2がオンするのに同期して第5のMOSトランジスタM5がオンし、一方、第2のMOSトランジスタM2がオフするのに同期して第5のMOSトランジスタM5がオフする。第6のMOSトランジスタM6は、第2の電位線12と第5のMOSトランジスタM5の一端ソースとの間で、第2の抵抗R2と並列に接続されている。この第6のMOSトランジスタは、第2の論理信号Q2により制御されるようになっている。第2の論理回路4は、第2のゲート電圧信号Mn1Gが第2のMOSトランジスタM2をオンする値であり且つ端子電圧VSWが予め設定した第2の閾値Vth2と電源電位VDDとの間にある場合には、第6のMOSトランジスタM6をオフするように第2の論理信号Q2を出力するようになっている。一方、第2の論理回路4は、第2のゲート電圧信号Mn1Gが第6のMOSトランジスタM6をオフする値である場合、または、端子電圧VSWが第2の閾値Vth2と接地電位VSSとの間にある場合には、第6のMOSトランジスタM6をオフするように第2の論理信号Q2を出力するようになっている。この第2の論理回路4は、例えば、入力がスイッチ端子SWおよび第2のMOSトランジスタM2のゲートに接続され、出力が第6のMOSトランジスタM6のゲートに接続され、第2の論理信号Q2を出力するNAND回路4aを含む。また、第2の検出回路5は、第2の抵抗R2の他端と第5のMOSトランジスタM5の一端ソースとの間の第2の検出電圧Vd2と、予め設定された第2の基準電圧VREF2とを比較するようになっている。例えば、第2の検出回路5は、第2の検出電圧Vd2と、第2の基準電圧VREF2とを比較し、第2の検出電圧Vd2が第2の基準電圧VREF2よりも電源電位VDDに近い場合には、スイッチ端子SWと電源電位VDDとが短絡したことを示す第2の検出信号Sd2を出力する例えば、第2の検出信号Sd2をHighレベルにする。そして、コントローラ7は、この第2の検出信号Sd2Highレベルに応じて、第2のゲート電圧信号Mn1Gを制御することにより、第2のMOSトランジスタM2をオフする。これにより、第2のMOSトランジスタM2を流れる電流が制限され、スイッチ端子SWの天絡による第2のMOSトランジスタM2の破壊を抑制することができる。一方、第2の検出回路5は、第2の検出電圧Vd2と、第2の基準電圧VREF2とを比較し、第2の基準電圧VREF2が第2の検出電圧Vd2よりも電源電位VDDに近い場合には、第2の検出信号Sd2を出力しない例えば、第2の検出信号Sd2をLowレベルにする。ここで、図2は、図1に示す第1の検出回路2の具体的な回路構成の一例を示す図である。第1の検出回路2は、第3の抵抗R3と、第1導電型の第7のMOSトランジスタpMOSトランジスタM7と、第2導電型の第8のMOSトランジスタpMOSトランジスタM8と、第1導電型の第9のMOSトランジスタpMOSトランジスタM9と、第2導電型の第10のMOSトランジスタnMOSトランジスタM10と、第1の定電流源IBias1と、第2導電型の第11のMOSトランジスタM11と、第1のインバータINV1と、を有する。第3の抵抗R3は、一端が第1の電位線11に接続されている。すなわち、第3の抵抗R3の一端には、電源電位VDDが与えられる。第7のMOSトランジスタM7は、一端ソースが第3の抵抗R3の他端に接続され、ダイオード接続されている。第8のMOSトランジスタM8は、一端ドレインが第7のMOSトランジスタM7の他端ドレインに接続され、他端ソースが第2の電位線12に接続されている。すなわち、第8のMOSトランジスタM8の他端ソースには、接地電位VSSが与えられる。第9のMOSトランジスタM9は、一端ソースが第1の抵抗R1の他端に接続され、ゲートが第7のMOSトランジスタM7のゲートに接続されている。第10のMOSトランジスタM10は、一端ドレインが第9のMOSトランジスタM9の他端ドレインに接続され、他端ソースが第2の電位線12に接続され、ゲートが第8のMOSトランジスタM8のゲートに接続されている。すなわち、第10のMOSトランジスタM10の他端ソースには、接地電位VSSが与えられる。第1の定電流源IBias1は、一端が第1の電位線11に接続され、定電流を出力するようになっている。すなわち、第1の定電流源IBias1の一端には、電源電位VDDが与えられる。第11のMOSトランジスタM11は、一端ドレインが第1の定電流源IBias1の他端に接続され、他端ソースが第2の電位線12に接続され、ゲートが第8のMOSトランジスタM8のゲートに接続され、ダイオード接続されている。すなわち、第11のMOSトランジスタM11の他端ソースには、接地電位VSSが与えられる。第1のインバータINV1は、第9のMOSトランジスタM9の他端ドレインと第10のMOSトランジスタM10の一端ドレインとの間の電圧が入力され、第1の検出信号Sd1を出力するようになっている。すなわち、第1のインバータINV1は、第9のMOSトランジスタM9の他端と第10のMOSトランジスタM10の一端との間の電圧に基づいて、第1の検出信号Sd1を出力するようになっている。このような構成を有する第1の検出回路2は、第1の抵抗R1の他端の第1の検出電圧Vd1と第3の抵抗R3の他端の第1の基準電圧VREF1とを比較した結果に基づいて、第1の検出信号Sd1を出力するようになっている。また、図3は、図1に示す第2の検出回路5の具体的な回路構成の一例を示す図である。第2の検出回路5は、図3に示すように、例えば、第4の抵抗R4と、第2導電型の第12のMOSトランジスタnMOSトランジスタM12と、第1導電型の第13のMOSトランジスタpMOSトランジスタM13と、第2導電型の第14のMOSトランジスタnMOSトランジスタM14と、第1導電型の第15のMOSトランジスタpMOSトランジスタM15と、第1導電型の第16のMOSトランジスタpMOSトランジスタM16と、第2の定電流源IBias2と、第2のインバータINV2と、を有する。第4の抵抗R4は、一端が第2の電位線12に接続されている。すなわち、第4の抵抗R4の一端には、接地電位VSSが与えられる。第12のMOSトランジスタM12は、一端ソースが第4の抵抗R4の他端に接続され、ダイオード接続されている。第13のMOSトランジスタM13は、一端ドレインが第12のMOSトランジスタM12の他端ドレインに接続され、他端ソースが第1の電位線11に接続されている。すなわち、第13のMOSトランジスタM13の他端ソースには、電源電位VDDが与えられる。第14のMOSトランジスタM14は、一端ソースが第2の抵抗R2の他端に接続され、ゲートが第12のMOSトランジスタM12のゲートに接続されている。第15のMOSトランジスタM15は、一端ドレインが第14のMOSトランジスタM14の他端ドレインに接続され、他端ソースが第1の電位線11に接続され、ゲートが第13のMOSトランジスタM13のゲートに接続されている。すなわち、第15のMOSトランジスタM15の他端ソースには、電源電位VDDが与えられる。第2の定電流源IBias2は、一端が第2の電位線12に接続され、定電流を出力するようになっている。すなわち、第2の定電流源IBias2の一端には、接地電位VSSが与えられる。第16のMOSトランジスタM16は、一端ドレインが第2の定電流源の他端に接続され、他端ソースが第1の電位線11に接続され、ゲートが第13のMOSトランジスタM13のゲートに接続され、ダイオード接続されている。すなわち、第16のMOSトランジスタM16の他端ソースには、電源電位VDDが与えられる。第2のインバータINV2は、第14のMOSトランジスタM14の他端ドレインと第15のMOSトランジスタM15の一端ドレインとの間の電圧が入力され、第2の検出信号Sd2を出力するようになっている。すなわち、第2のインバータINV2は、第14のMOSトランジスタM14の他端ドレインと第15のMOSトランジスタM15の一端ソースとの間の電圧に基づいて、第2の検出信号Sd2を出力するようになっている。このような構成を有する第2の検出回路5は、第2の抵抗R2の他端の第2の検出電圧Vd2と第4の抵抗R4の他端の第2の基準電圧VREF2とを比較した結果に基づいて、第2の検出信号Sd2を出力するようになっている。次に、以上のような構成を有するDC-DCコンバータ100の短絡保護動作の一例について説明する。なお、以下では、一例として、地絡が発生した場合の短絡保護動作の例について説明するが、天絡が発生した場合の短絡保護動作も、回路の極性を逆にすることにより、同様に説明される。図4は、正常な状態地絡が発生しない状態において、第1のMOSトランジスタがオン、オフする場合のDC-DCコンバータ100の動作波形の一例を示す図である。図4に示すように、時間t1において、第1のゲート電圧信号MpG1がHighレベルからLowレベルになると、第1のMOSトランジスタM1がオン第2のMOSトランジスタM2がオフし、端子電圧VSWが上昇し始める。さらに、第1の論理回路1は、第1のゲート電圧信号MpG1がLowレベルになるのを受けて、第1の論理信号Q1をHighレベルにする。このように、第1の論理回路1は、第1のゲート電圧信号Mp1Gが第1のMOSトランジスタM1をオンする値であり且つ端子電圧VSWが第1の閾値Vth1と接地電圧VSSとの間にあるので、第4のMOSトランジスタM4をオフするように第1の論理信号Q1Highレベルを出力する時間t1~t2。そして、第1の論理信号Q1がHighレベルの期間時間t1~t2、第4のMOSトランジスタM4がオフするため、第1の検出回路2は、第1の基準電圧VREF1と、第1の検出電圧Vd1として第1の抵抗R1における電圧降下とを比較することができるようになる。そして、時間t2以降、第1の論理回路1は、端子電圧VSWが第1の閾値Vth1と第1の電位との間にあるので、第4のMOSトランジスタM4をオフするように第1の論理信号Q1Lowレベルを出力する。そして、時間t3において、端子電圧VSWが電源電圧VDDになる。次に、時間t4において、第1のゲート電圧信号MpG1がLowレベルからHighレベルになると、第1のMOSトランジスタM1がオフ第2のMOSトランジスタM2がオンし、端子電圧VSWが下降し始める。さらに、第1の論理回路1は、第1のゲート電圧信号MpG1がHighレベルレベルになるのを受けて、端子電圧VSWの値に拘わらず、第1の論理信号Q1をLowレベルにする。そして、時間t6において、端子電圧VSWが接地電圧VSSになる。このように、第1のMOSトランジスタM1がオンのスイッチング時間の間、第1のゲート電圧信号MpG1の変化に対してスイッチ端子SWの立ち上がり時間には遅れが生じる。これにより、第1のゲート電圧信号MpG1の立下りからスイッチ端子SWの立ち上がりまで第1の論理回路1の第1の閾値Vth1に到達するまでの間に、第4のMOSトランジスタM4をオフさせ、第1の検出回路2による過電流検出が可能となる。このような正常動作の場合、過電流状態とはならないため第1の検出回路2は、過電流を検出せず、動作に影響を与えない。次に、図5は、第1のMOSトランジスタがオン、オフするときに地絡が発生した場合のDC-DCコンバータ100の動作波形の一例を示す図である。図5に示すように、時間t1~t3までは、図4と同様である。そして、時間t7において、地絡が発生すると、端子電圧VSWが降下し始める。そして、時間t8において、第1の論理回路1は、端子電圧VSW第1の閾値Vth1以下になるのを受けて、第1の論理信号Q1をHighレベルにする。そして、時間t9において、端子電圧VSWが接地電圧VSSになる。そして、時間t10において、第1のゲート電圧信号Mp1GがHighレベルになることにより、第1のMOSトランジスタM1がオン第2のMOSトランジスタM2がオフする。さらに、第1の論理回路1は、第1のゲート電圧信号MpG1がHighレベルになるのを受けて、第1の論理信号Q1をLowレベルにする。すなわち、第1の論理回路1は、第1のゲート電圧信号Mp1Gが第1のMOSトランジスタM1をオンする値であり且つ端子電圧VSWが第1の閾値Vth1と接地電圧VSSとの間にある場合には、第4のMOSトランジスタM4をオフするように第1の論理信号Q1Highレベルを出力する時間t8~t10。そして、第1の論理信号Q1がHighレベルの期間時間t8~t10、第4のMOSトランジスタM4がオフするため、第1の検出回路2は、第1の基準電圧VREF1と、第1の検出電圧Vd1として第1の抵抗R1における電圧降下とを比較することができるようになる。これにより、第1の検出回路2は、第1の検出電圧Vd1が第1の基準電圧VREF1よりも接地電位VSSに近いと判断して、スイッチ端子SWと接地電位VSSとが短絡したことを示す第1の検出信号Sd1Highレベルを出力する時間t8~t10。コントローラ7は、この第1の検出信号Sd1Highレベルに応じて、第1のゲート電圧信号Mp1Gを制御することにより、第1のMOSトランジスタM1をオフする。これにより、第1のMOSトランジスタM1を流れる電流が制限され、スイッチ端子SWの地絡による第1のMOSトランジスタM1の破壊を抑制することができる。次に、図6は、地絡が発生した状態において、第1のMOSトランジスタがオン、オフする場合のDC-DCコンバータ100の動作波形の一例を示す図である。図6に示すように、第1のゲート電圧信号MpG1がHighレベル、すなわち、第1のMOSトランジスタM1がオフ第2のMOSトランジスタM2がオンした状態で地絡が発生したものとする時間t11。なお、第2のMOSトランジスタM2がオンしているため、端子電圧VSWに変化は無い。そして、時間t12において、第1のゲート電圧信号MpG1がHighレベルからLowレベルになると、第1のMOSトランジスタM1がオン第2のMOSトランジスタM2がオフする。さらに、第1の論理回路1は、第1のゲート電圧信号MpG1がLowレベルになるのを受けて、第1の論理信号Q1をHighレベルにする。このように、第1の論理回路1は、第1のゲート電圧信号Mp1Gが第1のMOSトランジスタM1をオンする値であり且つ端子電圧VSWが第1の閾値Vth1と接地電圧VSSとの間にあるので、第4のMOSトランジスタM4をオフするように第1の論理信号Q1Highレベルを出力する時間t12~t13。これにより、第1の論理信号Q1がHighレベルの期間時間t12~t13、第4のMOSトランジスタM4がオフするため、第1の検出回路2は、第1の基準電圧VREF1と、第1の検出電圧Vd1として第1の抵抗R1における電圧降下とを比較することができるようになる。そして、第1の検出回路2は、第1の検出電圧Vd1が第1の基準電圧VREF1よりも接地電位VSSに近いと判断して、スイッチ端子SWと接地電位VSSとが短絡したことを示す第1の検出信号Sd1Highレベルを出力する時間t12~t13。コントローラ7は、この第1の検出信号Sd1Highレベルに応じて、第1のゲート電圧信号Mp1Gを制御することにより、第1のMOSトランジスタM1をオフする。これにより、第1のMOSトランジスタM1を流れる電流が制限され、スイッチ端子SWの地絡による第1のMOSトランジスタM1の破壊を抑制することができる。以上のように、第1の実施形態に係る短絡保護回路101によれば、スイッチ端子SWの短絡状態をより速く検出することができる。そして、このような短絡保護回路101はDC-DCコンバータ100に適用可能である。この短絡保護回路101が適用されたDC-DCコンバータ100は、スイッチ端子SWの短絡状態をより速く検出して、この検出結果に応じて出力素子である第1、第2のMOSトランジスタM1、M2に流れる電流を制限することにより、第1、第2のMOSトランジスタM1、M2の破壊をより確実に抑制することができる。変形例1変形例1においては、電源電位VDDと接地電位VSSとの間の電位差が論理回路の動作電圧以上である場合に、端子電圧VSWを間接的に検出するための構成の一例について説明する。図7は、変形例1に係る短絡保護回路の地絡を検出するための構成に注目した回路構成の一例を示す図である。なお、図7において、図1の符号と同じ符号は、図1で示す構成と同様の構成を示す。図7に示すように、短絡保護回路101は、図1に示す回路構成と比較して、第5の抵抗R5と、第6の抵抗R6と、第1導電型の第17のMOSトランジスタpMOSトランジスタM17と、をさらに備える。第5の抵抗R5は、一端が第1の電位線11に接続されている。すなわち、第5の抵抗R5の一端には、電源電位VDDが与えられる。第6の抵抗R6は、第5の抵抗R5の他端とスイッチ端子SWとの間に接続されている。第17のMOSトランジスタM17は、第5の抵抗R5の他端と前記スイッチ端子SWとの間で、第6の抵抗R6と直列に接続され、ゲートが第1、第3のMOSトランジスタM2、M5のゲートに接続されている。この第17のMOSトランジスタM17は、ゲートに第1のゲート電圧信号Mp1Gが入力され、第1、第3のMOSトランジスタM1、M3と同期してオン又はオフに制御されるようになっている。すなわち、第17のMOSトランジスタM17がオンするのに同期して第1、第3のMOSトランジスタM1、M3がオンし、一方、第17のMOSトランジスタM17がオフするのに同期して第1、第3のMOSトランジスタM1、M3がオフする。例えば、第3のMOSトランジスタM3がオンするとき、すなわち、第1のコンパレータComp1が短絡検出可能になるとき、この第17のMOSトランジスタM17がオンする。また、NAND回路2aは、入力が第6の抵抗R6および第17のMOSトランジスタM17を介してスイッチ端子SWに接続されている。このNAND回路2aには、動作電圧として、電源電位VDDと接地電位VSSとの間の電位VREG1が供給される。そして、短絡検出時に第17のMOSトランジスタM17がオンすると、NAND回路2aに入力される電圧は、電源電圧VDDと端子電圧VSWとの電位差を第5、第6の抵抗R5、R6で分圧した電圧になるため、NAND回路2aに入力される電圧を低くすることができる。このように、短絡保護回路101は、端子電圧VSWを間接的に検出する。なお、その他の構成機能は、図1に示すDC-DCコンバータ100と同様である。変形例2変形例2においては、電源電位VDDと接地電位VSSとの間の電位差が論理回路の動作電圧以上である場合に、端子電圧VSWを間接的に検出するための構成の他の例について説明する。図8は、変形例2に係る短絡保護回路の地絡を検出するための構成に注目した回路構成の一例を示す図である。なお、図8において、図1の符号と同じ符号は、図1で示す構成と同様の構成を示す。図8に示すように、短絡保護回路101は、図1に示す回路構成と比較して、第7の抵抗R7と、第8の抵抗R8と、第2導電型の第18のMOSトランジスタnMOSトランジスタM18と、をさらに備える。第7の抵抗R7は、一端が第2の電位線12に接続されている。すなわち、第7の抵抗R7の一端には、接地電位VSSが与えられる。第8の抵抗R8は、第7の抵抗R7の他端とスイッチ端子SWとの間に接続されている。第18のMOSトランジスタM18は、第7の抵抗R7の他端とスイッチ端子SWとの間で、第8の抵抗R8と直列に接続され、ゲートが第2のMOSトランジスタM2のゲートに接続されている。この第18のMOSトランジスタM18は、ゲートに第2のゲート電圧信号Mn1Gが入力され、第2、第5のMOSトランジスタM2、M5と同期してオン又はオフに制御されるようになっている。すなわち、第18のMOSトランジスタM18がオンするのに同期して第2、第5のMOSトランジスタM2、M5がオンし、一方、第18のMOSトランジスタM18がオフするのに同期して第2、第5のMOSトランジスタM2、M5がオフする。例えば、第5のMOSトランジスタM5がオンするとき、すなわち、第2のコンパレータComp2が短絡検出可能になるとき、この第18のMOSトランジスタM18がオンする。また、NOR回路4aは、入力が第8の抵抗R8および第18のMOSトランジスタM18を介してスイッチ端子SWに接続されている。このNOR回路4aには、動作電圧として、電源電位VDDと接地電位VSSとの間の電位VREG2が供給される。そして、短絡検出時に第18のMOSトランジスタM18がオンすると、NOR回路4aに入力される電圧は、端子電圧VSWと接地電位VSSとの電位差を第7、第8の抵抗R7、R8で分圧した電圧になるため、NOR回路4aに入力される電圧を低くすることができる。このように、短絡保護回路101は、端子電圧VSWを間接的に検出する。なお、その他の構成機能は、図1に示すDC-DCコンバータ100と同様である。なお、実施形態は例示であり、発明の範囲はそれらに限定されない。