単相ブラシレスモータを駆動するモータ駆動回路であって、前記モータのロータの位置を示す互いに逆相のホール信号のペアを比較し、それらが交差するゼロクロスタイミングごとにレベルが遷移するゼロクロス検出信号を生成するゼロクロス検出コンパレータと、前記ゼロクロス検出信号を受け、1ゼロクロスタイミングごとに駆動相を切りかえ、前記モータを回転駆動するとともに、2各ゼロクロスタイミングより第1時間幅前の第1時刻から、各ゼロクロスタイミングより前記第1時間幅よりも短い第2時間幅後の第2時刻までの間、前記モータを回生制御する制御回路と、を備えることを特徴とするモータ駆動回路。前記ホール信号のペアの差分を増幅し、前記差分に応じた差分信号を生成する差動アンプをさらに備え、前記制御回路は、前記差分信号を所定の第1しきい値電圧と比較し、比較結果を示す第1タイミング信号を生成する第1タイミングコンパレータを含み、前記第1タイミング信号に応じて、前記第1時刻を設定することを特徴とする請求項1に記載のモータ駆動回路。前記制御回路は、前記ゼロクロス検出信号に応じて、前記第2時刻を設定することを特徴とする請求項2に記載のモータ駆動回路。前記制御回路は、前記ゼロクロス検出信号を、第2時間幅に応じた周期を有するクロック信号によりラッチし、ラッチされた前記ゼロクロス検出信号にもとづき、前記第2時刻を設定することを特徴とする請求項3に記載のモータ駆動回路。前記第1しきい値電圧が本モータ駆動回路の外部から設定可能に構成されることを特徴とする請求項2から4のいずれかに記載のモータ駆動回路。前記ホール信号のペアの差分を増幅し、前記差分に応じた差分信号を生成する差動アンプをさらに備え、前記制御回路は、前記差分信号を所定の第2しきい値電圧と比較し、比較結果を示す第2タイミング信号を生成する第2タイミングコンパレータをさらに含み、前記第2タイミング信号に応じて、前記第2時刻を設定することを特徴とする請求項2に記載のモータ駆動回路。前記ホール信号のペアの差分を増幅し、前記差分に応じた差分信号を生成する差動アンプをさらに備え、前記制御回路は、前記差分信号を所定の第1しきい値電圧と比較し、比較結果を示す第1タイミング信号を生成する第1タイミングコンパレータと、前記差分信号を所定の第2しきい値電圧と比較し、比較結果を示す第2タイミング信号を生成する第2タイミングコンパレータと、を含み、前記第1タイミング信号に応じて前記第1時刻を、前記第2タイミング信号に応じて前記第2時刻を設定することを特徴とする請求項1に記載のモータ駆動回路。前記第1しきい値電圧および前記第2しきい値電圧の少なくとも一方が、本モータ駆動回路の外部から設定可能に構成されることを特徴とする請求項7に記載のモータ駆動回路。前記制御回路は、前記ゼロクロス検出信号のレベル遷移を契機として時間測定を開始するタイマー回路を含み、前記タイマー回路の出力に応じて、前記第1時刻および前記第2時刻の少なくとも一方を設定することを特徴とする請求項1に記載のモータ駆動回路。単相ブラシレスモータを駆動するモータ駆動回路であって、前記モータのロータの位置を示す互いに逆相のホール信号のペアを比較し、それらが交差するゼロクロスタイミングごとにレベルが遷移するゼロクロス検出信号を生成するゼロクロス検出コンパレータと、前記ホール信号のペアの差分を増幅し、前記差分に応じた差分信号を生成する差動アンプと、前記差分信号を所定の第1しきい値電圧と比較し、比較結果を示す第1タイミング信号を生成する第1タイミングコンパレータと、ゼロクロスタイミングごとに駆動相を切りかえ、前記モータを回転駆動するとともに、前記第1タイミング信号に応じた第1時刻から、前記ゼロクロス検出信号に応じた第2時刻までの間、前記モータを回生制御する制御回路と、を備えることを特徴とするモータ駆動回路。前記制御回路は、前記ゼロクロス検出信号を、所定の周期を有するクロック信号によりラッチし、ラッチされた前記ゼロクロス検出信号にもとづき、前記第2時刻を設定することを特徴とする請求項10に記載のモータ駆動回路。単相ブラシレスモータを駆動するモータ駆動回路であって、前記モータのロータの位置を示す互いに逆相のホール信号のペアを比較し、それらが交差するゼロクロスタイミングごとにレベルが遷移するゼロクロス検出信号を生成するゼロクロス検出コンパレータと、前記ホール信号のペアの差分を増幅し、前記差分に応じた差分信号を生成する差動アンプと、前記差分信号を所定の第1しきい値電圧と比較し、比較結果を示す第1タイミング信号を生成する第1タイミングコンパレータと、前記差分信号を所定の第2しきい値電圧と比較し、比較結果を示す第2タイミング信号を生成する第2タイミングコンパレータと、ゼロクロスタイミングごとに駆動相を切りかえ、前記モータを回転駆動するとともに、前記第1タイミング信号に応じた第1時刻から、前記第2タイミング信号に応じた第2時刻までの間、前記モータを回生制御する制御回路と、を備えることを特徴とするモータ駆動回路。前記第1しきい値電圧および前記第2しきい値電圧の少なくとも一方が、本モータ駆動回路の外部から設定可能に構成されることを特徴とする請求項12に記載のモータ駆動回路。ひとつの半導体基板上に一体集積化されることを特徴とする請求項1から13のいずれかに記載のモータ駆動回路。単相ブラシレスのファンモータと、前記ファンモータのロータの位置を示す互いに逆相のホール信号のペアを生成するホール素子と、前記ホール信号のペアにもとづき前記ファンモータを駆動する請求項1から14のいずれかに記載のモータ駆動回路と、を備えることを特徴とする冷却装置。プロセッサと、前記プロセッサを冷却する請求項15に記載の冷却装置と、を備えることを特徴とする電子機器。単相ブラシレスモータを駆動する方法であって、ホール素子により、前記モータのロータの位置を示す互いに逆相のホール信号のペア生成するステップと、前記ホール信号のペアを比較し、それらが交差するゼロクロスタイミングごとにレベルが遷移するゼロクロス検出信号を生成するステップと、前記ゼロクロスタイミングごとに駆動相を切りかえ、前記モータを回転駆動するとともに、各ゼロクロスタイミングより第1時間幅前の第1時刻から、各ゼロクロスタイミングより前記第1時間幅よりも短い第2時間幅後の第2時刻までの間、前記モータを回生制御するステップと、を備えることを特徴とする方法。モータには、相遷移が発生するゼロクロスタイミングにおいて、コイルに発生する逆起電力にともなう電流が流れ、この電流によって、振動やノイズが発生したり、効率が悪化したりする。特許文献1に記載のモータ駆動回路は、ホール信号のペアを比較することにより、ゼロクロスのタイミングを検出し、ゼロクロスのタイミングの前後の区間、モータに対する駆動信号に変化を与えることで、振動やノイズ、消費電力の低減を図っている。本発明は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、より効率的にモータを駆動可能な駆動装置の提供にある。本発明のある態様は、単相ブラシレスモータを駆動するモータ駆動回路に関する。このモータ駆動回路は、モータのロータの位置を示す互いに逆相のホール信号のペアを比較し、それらが交差するゼロクロスタイミングごとにレベルが遷移するゼロクロス検出信号を生成するゼロクロス検出コンパレータと、ゼロクロス検出信号を受け、1ゼロクロスタイミングごとに駆動相を切りかえ、モータを回転駆動するとともに、2各ゼロクロスタイミングより第1時間幅前の第1時刻から、各ゼロクロスタイミングより第1時間幅よりも短い第2時間幅後の第2時刻までの間、モータを回生制御する制御回路と、を備える。この態様によると、第2時間幅を、第1時間幅より短くすることにより、回転駆動から回生制御へと遷移する際の、モータのコイルに流れる電流の上昇を抑制するとともに、回生制御から回転駆動へと遷移する際に、速やかにモータのコイルに電流を流すことができ、駆動効率を高めることができる。ある態様の駆動回路は、ホール信号のペアの差分を増幅し、差分に応じた差分信号を生成する差動アンプをさらに備えてもよい。制御回路は、差分信号を所定の第1しきい値電圧と比較し、比較結果を示す第1タイミング信号を生成する第1タイミングコンパレータを含み、第1タイミング信号に応じて、第1時刻を設定してもよい。この場合、第1しきい値電圧に応じて、第1時間幅の長さを調節することができる。制御回路は、ゼロクロス検出信号に応じて、第2時刻を設定してもよい。制御回路は、ゼロクロス検出信号を、第2時間幅に応じた周期を有するクロック信号によりラッチし、ラッチされたゼロクロス検出信号にもとづき、第2時刻を設定してもよい。この場合、クロック信号の周期に応じて定まる期間を、第2時間幅に設定することができる。第1しきい値電圧が本モータ駆動回路の外部から設定可能に構成されてもよい。この場合、モータの種類やモータの回転数に応じて、第1時間幅の長さを設定できる。ある態様の駆動回路は、ホール信号のペアの差分を増幅し、差分に応じた差分信号を生成する差動アンプをさらに備えてもよい。制御回路は、差分信号を所定の第2しきい値電圧と比較し、比較結果を示す第2タイミング信号を生成する第2タイミングコンパレータをさらに含み、第2タイミング信号に応じて、第2時刻を設定してもよい。この場合、第2しきい値電圧に応じて、第2時間幅の長さを調節することができる。ある態様の駆動回路は、ホール信号のペアの差分を増幅し、差分に応じた差分信号を生成する差動アンプをさらに備えてもよい。制御回路は、差分信号を所定の第1しきい値電圧と比較し、比較結果を示す第1タイミング信号を生成する第1タイミングコンパレータと、差分信号を所定の第2しきい値電圧と比較し、比較結果を示す第2タイミング信号を生成する第2タイミングコンパレータと、を含み、第1タイミング信号に応じて第1時刻を、第2タイミング信号に応じて第2時刻を設定してもよい。この場合、第1、第2しきい値電圧に応じて、第1、第2時間幅の長さを調節することができる。ある態様において、第1しきい値電圧および第2しきい値電圧の少なくとも一方が、本モータ駆動回路の外部から設定可能に構成されてもよい。制御回路は、ゼロクロス検出信号のレベル遷移を契機として時間測定を開始するタイマー回路を含み、タイマー回路の出力に応じて、第1時刻および第2時刻の少なくとも一方を設定してもよい。モータ駆動回路は、1つの半導体基板上に一体集積化されてもよい。なお、ここでの集積化とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。本発明の別の態様は、冷却装置である。この冷却装置は、単相ブラシレスのファンモータと、ファンモータのロータの位置を示す互いに逆相のホール信号のペアを生成するホール素子と、ホール信号のペアにもとづきファンモータを駆動する上述のいずれかの態様のモータ駆動回路と、を備える。本発明のさらに別の態様は、電子機器である。この電子機器は、プロセッサと、プロセッサを冷却する上述の冷却装置と、を備える。本発明によれば、より効率的にモータを駆動できる。以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。本明細書において、部材Aが、部材Bと接続された状態とは、部材Aと部材Bが物理的に直接的に接続される場合や、部材Aと部材Bが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。同様に、部材Cが、部材Aと部材Bの間に設けられた状態とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。また本明細書において、電圧信号、電流信号、あるいは抵抗に付された符号は、必要に応じてそれぞれの電圧値、電流値、あるいは抵抗値を表すものとする。第1の実施の形態図1は、第1の実施の形態に係る駆動回路100を備える電子機器1を示す回路図である。電子機器1は、CPUCentralProcessingUnit2と、冷却装置4を備える。冷却装置4は、単相ブラシレスの直流DCファンモータ6と、ホール素子8と、駆動回路100を備え、モジュール化されている。ファンモータ6は、冷却対称であるCPU2に対向して配置され、ファンモータ6の回転によって発生する風によって、CPU2を冷却する。ホール素子8は、ファンモータ6と近接して設けられ、ファンモータ6のロータの位置を示す互いに逆相のホール信号のペア単にホール信号ともいうH、H-を生成する。駆動回路100は、ホール信号H、H-を受け、それらに応じて、ファンモータ6を駆動する。以下、駆動回路100の具体的な構成を説明する。駆動回路100は、ゼロクロス検出コンパレータ10、差動アンプ12、第1コンパレータ14、第2コンパレータ16、制御回路20、を備え、ひとつの半導体基板上に一体集積化されている。駆動回路100の第1出力端子OUT1、第2出力端子OUT2はそれぞれ、ファンモータ6の一端第1端子P1および他端第2端子P2と接続される。駆動回路100のホール入力端子H1、H2には、ホール素子8が接続されており、ホール信号のペアH、H-が入力される。駆動回路100は、ホール信号H、H-が示すロータの位置に応じて、ファンモータ6のコイルに流れる電流の向き駆動相を交互に切りかえながら、ファンモータ6を駆動する。ゼロクロス検出コンパレータ10は、ホール信号H、H-の電圧レベルを比較し、それらが交差するゼロクロスタイミングごとにレベルが遷移するゼロクロス検出信号S1を生成する。制御回路20は、ゼロクロス検出信号S1を受け、ゼロクロスタイミングを検知する。そして制御回路20は、ゼロクロスタイミングごとに駆動相φ1、φ2、すなわち駆動電流の向きを交互に切りかえながら、ファンモータ6を回転駆動する。制御回路20は、第1駆動相φ1において、ファンモータ6の第1端子P1にハイレベル電圧電源電圧VDDを印加し、第2端子P2にローレベル電圧接地電圧VGNDを印加することにより、第1端子P1から第2端子P2の向きに駆動電流を流す。第2駆動相φ2において制御回路20は、ファンモータ6の第1端子P1にローレベル電圧VGNDを印加し、その第2端子P2にハイレベル電圧VDDを印加することにより、第2端子P2から第1端子P1の向きに駆動電流を流す。制御回路20は、ロジック部22およびドライバ24を含む。ドライバ24は、たとえばトランジスタMH1、MH2、ML1、ML2を含むHブリッジ回路である。第1駆動相φ1においては、トランジスタMH1がオン、トランジスタML1がオフすることにより、第1端子P1にハイレベル電圧VDDが印加され、トランジスタMH2がオフ、トランジスタML2がオンすることにより、第2端子P2にローレベル電圧VGNDが印加される。第2駆動相φ2においては、トランジスタMH1がオフ、トランジスタML1がオンすることにより、第1端子P1にローレベル電圧VGNDが印加され、トランジスタMH2がオン、トランジスタML2がオフすることにより、第2端子P2にハイレベル電圧VDDが印加される。制御回路20は、ファンモータ6をPWMパルス幅変調駆動してもよい。指令値入力端子CNTには外部からファンモータ6の回転数トルクを指示する制御電圧VCNTが入力される。パルス信号生成部30は、制御電圧VCNTに応じたデューティ比を有するパルス信号SPWMを生成する。PWM駆動にはさまざまな方式がありうる。たとえば上側PWM駆動方式では、第1駆動相φ1において、トランジスタMH1がパルス信号SPWMに応じてスイッチングされ、第2駆動相φ2において、トランジスタMH2がパルス信号SPWMに応じてスイッチングされる。下側PWM駆動方式では、第1駆動相φ1において、トランジスタML2がパルス信号SPWMに応じてスイッチングされ、第2駆動相φ2において、トランジスタML1がパルス信号SPWMに応じてスイッチングされる。両側PWM駆動方式では、第1駆動相φ1において、トランジスタMH1とML2がパルス信号SPWMに応じてスイッチングされ、第2駆動相φ2において、トランジスタMH2とML1がパルス信号SPWMに応じてスイッチングされる。たとえばパルス信号生成部30は、オシレータ32およびコンパレータ34を含む。オシレータ32は、所定の周波数の、のこぎり波もしくは三角波の周期電圧VOSCを生成する。オシレータ32は、制御電圧VCNTを周期電圧VOSCと比較し、パルス信号SPWMを生成する。制御端子CNTに、パルス信号SPWMが直接入力されてもよい。ロジック部22は、ゼロクロス検出信号S1およびパルス信号SPWMを受け、それらに応じてトランジスタMH1、MH2、ML1、ML2のゲート信号を生成する。ロジック部22の具体的な構成は特に限定されるものではないことが当業者には理解される。制御回路20は、第1駆動相φ1と第2駆動相φ2の間の、ゼロクロスタイミングを含む前後の所定の期間回生期間φ3という、ファンモータ6を回生制御する。たとえば第1駆動相φ1から第2駆動相φ2に遷移する間の回生期間φ3では、ローサイドトランジスタML2のみがオンする状態、全トランジスタがオフする状態、ローサイドトランジスタML1のみがオンする状態を順に切りかえる。反対に第2駆動相φ2から第1駆動相φ1に遷移する間の回生期間φ3では、ローサイドトランジスタML1のみがオンする状態、全トランジスタがオフする状態、ローサイドトランジスタML2のみがオンする状態を順に切りかえてもよい。この回生制御は、ローサイドトランジスタのボディダイオード寄生ダイオードを経由してファンモータ6に電流が流れる。なお、回生制御の方式は特に限定されるものではないことが当業者には理解される。本実施の形態において、回生期間φ3の始点は、各ゼロクロスタイミングより第1時間幅τ1前の第1時刻t1であり、回生期間φ3の終点は、各ゼロクロスタイミングより第2時間幅τ2後の第2時刻t2に設定され、第2時間幅τ2は、第1時間幅τ1よりも短く定められている。このような回生期間φ3を実現するために、本実施の形態に係る駆動回路100は、差動アンプ12、第1コンパレータ14、第2コンパレータ16を備える。差動アンプ12は、ホール信号H、H-の差分を増幅し、差分に応じた差分信号S2を生成する。具体的には差動アンプ12は、ホール信号H、H-の差分の絶対値に応じた電圧レベルを有する差分信号S2を生成する。たとえば差動アンプ12は、ホール信号H、H-の差を増幅し、増幅された信号を絶対値化し、絶対値化された信号を反転することにより、差分信号S2を生成する。この差分信号S2は、ゼロクロスタイミングごとに最大値をとる周期信号となる。第1コンパレータ14は、差分信号S2を所定の第1しきい値電圧VTH1と比較し、比較結果を示す第1タイミング信号St1を生成する。第2コンパレータ16は、差分信号S2を所定の第2しきい値電圧VTH2と比較し、比較結果を示す第2タイミング信号St2を生成する。第2しきい値電圧VTH2は、第1しきい値電圧VTH1よりも高く設定される。駆動回路100は、第1しきい値電圧VTH1および第2しきい値電圧VTH2を外部から受けるための、第1しきい値電圧設定端子TH1、第2しきい値電圧設定端子TH2を備える。つまり第1しきい値電圧VTH1、第2しきい値電圧VTH2は、外部から設定可能となっている。制御回路20は、第1タイミング信号St1に応じて、回生期間φ3の始点である第1時刻t1を設定し、第2タイミング信号St2に応じて回生期間φ3の終点である第2時刻t2を設定する。以上が駆動回路100の構成である。続いてその動作を説明する。図2は、図1の駆動回路100の動作を示すタイムチャートである。第1タイミング信号St1は、ゼロクロスタイミングより第1時間幅τ1前にハイレベルからローレベルに遷移し、ゼロクロスタイミングより第1時間幅τ1後に、ローレベルからハイレベルに遷移する。この第1時間幅τ1の長さは、差分信号S2の振幅レベルと、第1しきい値電圧VTH1に応じて定まる。また第2タイミング信号St2は、ゼロクロスタイミングより第2時間幅τ2前にハイレベルからローレベルに遷移し、ゼロクロスタイミングより第2時間幅τ2後に、ローレベルからハイレベルに遷移する。この第2時間幅τ2の長さは、差分信号S2の振幅レベルと、第2しきい値電圧VTH2に応じて定まる。制御回路20は、ゼロクロス検出信号S1がハイレベルの区間において、第2タイミング信号St2のポジティブエッジが発生する時刻t2に、第1駆動相φ1を開始し、その後、第1タイミング信号St1のネガティブエッジが発生する時刻t1に、第1駆動相φ1を終了し、回生期間φ3を開始する。続いてゼロクロス検出信号S1がローレベルの区間において、第2タイミング信号St2のポジティブエッジが発生する時刻t2に、回生期間φ3を終了して、第2駆動相φ2を開始する。その後、第1タイミング信号St1のネガティブエッジが発生する時刻t1に、第2駆動相φ2を終了し、回生期間φ3を開始する。制御回路20は、以上の動作を繰り返すことにより、ファンモータ6を駆動する。図3aは、図1の駆動回路100によりファンモータ6を駆動したときの電流の波形図であり、図3bは、比較技術に係る駆動回路によりファンモータ6を駆動したときの電流の波形図を示す。はじめに図3bを参照する。比較技術に係る駆動回路では、ゼロクロスタイミングの前後、同じ時間幅τ3が、回生期間とされる。回生期間の開始の直前に、ファンモータ6のコイルに流れる電流ICOILは跳ね上がり、回生期間中にゼロとなり、次の駆動期間が始まると、そこからコイル電流ICOILが流れ始める。コイルの電流の跳ね上がりは、モータのトルクに寄与せず、抑制されることが望ましい。また、コイル電流ICOILが流れ始めるタイミングが遅くなると、その分、次の駆動相におけるコイル電流ICOILが減少することになるため、好ましくない。比較技術では、時間幅τ3を長くすると、ゼロクロスタイミング直前の電流の跳ね上がりを抑制することはできるが、次の駆動相において、コイルに電流を流し始める時間が遅くなるため、駆動効率が悪化する。反対に、時間幅τ3を短くすると、コイルに電流を流し始める時間は早くなるが、ゼロクロスタイミング直前の電流の跳ね上がりが大きくなるため、駆動効率が悪化する。図3aを参照する。図1の駆動回路100によれば、第1時間幅τ1を第2時間幅τ2よりも長く設定することにより、コイル電流ICOILの跳ね上がりを抑制しつつ、次の相においてコイルに電流ICOILを流し始める時間を早めることができるため、従来に比べて効率を改善することができる。第2の実施の形態図4は、第2の実施の形態に係る駆動回路100aの構成を示す回路図である。駆動回路100aは、第2コンパレータ16に代えて、ラッチ回路40およびオシレータ42を有する。オシレータ42は、第2時間幅τ2に応じた周期TCLKを有するクロック信号CLKを生成する。ラッチ回路40の入力端子にはゼロクロス検出信号S1が入力され、ラッチ回路40のクロック端子には、クロック信号CLKが入力される。ラッチ回路40の出力信号が、第2タイミング信号St2として制御回路20に出力される。図4の駆動回路100aにおいて、ラッチ回路40の出力信号である第2タイミング信号St2は、ゼロクロス検出信号S1のレベルが遷移した後、次のクロック信号CLKが入力されると、レベル遷移する。クロック信号CLKとゼロクロス検出信号S1は非同期であるため、ゼロクロス検出信号S1のレベル遷移から第2タイミング信号St2のレベル遷移までの遅延時間は、最短で実質的にゼロ、最長で実質的にクロック信号CLKの周期TCLKとなる。つまり、第2時間幅τ2は、0~TCLKの間で変化する。したがって、クロック信号CLKの周期TCLKを、第2時間幅τ2として最適な値に応じて定めることにより、τ1>τ2の条件が満たされ、第1の実施の形態と同様に、駆動効率を高めることができる。以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下例示する。第2の実施の形態におけるラッチ回路40およびオシレータ42は、ゼロクロスタイミングから、第2時間幅τ2経過後にレベルが変化する第2タイミング信号St2を生成するタイマー回路と把握することができる。したがってラッチ回路40およびオシレータ42を、ゼロクロス検出信号S1のレベル遷移を契機として時間測定を開始するタイマー回路で構成してもよい。このタイマー回路は、デジタルカウンタ、あるいはキャパシタを用いたアナログ回路で構成してもよい。同様に、第1の第1タイミング信号St1の生成にも、タイマー回路を用いてもよい。実施の形態で説明した信号のハイレベル、ローレベルのロジックの設定は一例であって、論理回路ブロックの構成には様々な変形例が考えられ、こうした変形例も本発明の範囲に含まれる。また実施の形態では、差動アンプ12が、ホール信号H、H-の差を増幅し、増幅された信号を絶対値化し、絶対値化された信号を反転することにより、差分信号S2を生成する場合を説明したが、反転処理は省略してもよい。この場合、図2に示される差分信号S2は上下反転した波形となる。したがって、第1しきい値電圧VTH1を第2しきい値電圧VTH2より高く設定すればよい。実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなく、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められることはいうまでもない。