"電気光学素子及びトランジスタを含む画素が配置されて成り、前記画素は、前記トランジスタのゲート電極と同じ層のメタル層と、前記トランジスタのソース領域及びドレイン領域を形成する半導体層との間に、前記メタル層に電圧が印加されることによって形成される容量素子を有する表示装置。前記メタル層に印加する電圧は、前記半導体層の表面にチャネルを形成できる電圧である請求項1に記載の表示装置。前記メタル層に印加する電圧は、前記メタル層と前記半導体層との間の誘電体の容量をC0、前記メタル層と前記半導体層との間の容量をCとするとき、C/C0=1となる電圧値以上である請求項2に記載の表示装置。前記容量素子は、前記電気光学素子の等価容量の補助として用いられる請求項1に記載の表示装置。前記トランジスタは、前記電気光学素子に対して直列に接続され、当該電気光学素子を駆動する駆動トランジスタであり、前記容量素子は、その一方の電極が前記駆動トランジスタのソース/ドレイン電極に接続されている請求項4に記載の表示装置。前記容量素子は、前記メタル層に印加する電圧として一定の電圧が他方の電極に与えられる請求項5に記載の表示装置。前記画素は、行列状に配置されて画素アレイ部を構成しており、前記一定の電圧は、前記容量素子の他方の電極に行単位で繋がる電圧供給ラインを通して前記容量素子の他方の電極に与えられる請求項6に記載の表示装置。前記容量素子の他方の電極に行単位で繋がる電圧供給ラインを前記画素アレイ部の外周部で束ねることによって当該画素アレイ部の周りに環状の共通電圧供給ラインが形成されており、前記一定の電圧は、前記環状の共通電圧供給ライン及び前記電圧供給ラインを通して前記容量素子の他方の電極に与えられる請求項7に記載の表示装置。前記画素アレイ部が形成されるパネルの両端部側に、前記環状の共通電圧供給ラインに繋がるパッドが形成されており、前記一定の電圧は、前記パッド、前記環状の共通電圧供給ライン及び前記電圧供給ラインを通して前記容量素子の他方の電極に与えられる請求項8に記載の表示装置。前記容量素子は、前記メタル層に印加する電圧としてパルス化された電圧が他方の電極に与えられる請求項5に記載の表示装置。前記駆動トランジスタに電源を供給する電源供給線の電位は、前記電気光学素子を発光駆動する電流を供給するための第1電源電位と、前記電気光学素子に対して逆バイアスを掛けるための第2電源電位とで切り替え可能となっており、前記パルス化された電圧は、前記電源供給線の電位が前記第1電源電位のときに高電位になる請求項10に記載の表示装置。前記パルス化された電圧は、低電位側が前記第2電源電位に設定されている請求項11に記載の表示装置。前記画素は、行列状に配置されて画素アレイ部を構成しており、前記パルス化された電圧は、行単位で前記容量素子の他方の電極に与えられる請求項10に記載の表示装置。前記パルス化された電圧は、前記画素アレイ部を行単位に走査する走査回路から出力される請求項13に記載の表示装置。前記パルス化された電圧は、前段の画素行に属する前記電源供給線から与えられる請求項13に記載の表示装置。前記容量素子の他方の電極は、前段の画素行に属する前記電源供給線に接続されている請求項15に記載の表示装置。電気光学素子及びトランジスタを含む画素が配置されて成り、前記画素は、前記トランジスタのゲート電極と同じ層のメタル層と、前記トランジスタのソース領域及びドレイン領域を形成する半導体層との間に、前記メタル層に電圧が印加されることによって形成される容量素子を有する表示装置を有する電子機器。特許文献1に記載の有機EL表示装置等など、容量素子を含む画素が配置されて成る表示装置においては、一般的に、対向するメタル層-メタル層間に、当該メタル層-メタル層間の絶縁膜を誘電体として容量素子を形成する構成が採られている。この画素内に作り込む容量素子を、メタル層-メタル層間以外に形成することができれば、画素の断面構造の自由度を上げることができる。そこで、本開示は、画素内に作り込む容量素子をメタル層-メタル層間以外に形成することで、画素の断面構造の自由度を上げることを可能にした表示装置及び当該表示装置を有する電子機器を提供することを目的とする。上記目的を達成するために、本開示は、電気光学素子及びトランジスタを含む画素が配置されて成る表示装置において、前記画素は、前記トランジスタのゲート電極と同じ層のメタル層と、前記トランジスタのソース領域及びドレイン領域を形成する半導体層との間に、前記メタル層に電圧が印加されることによって形成される容量素子を有する構成を採っている。この表示装置は、各種の電子機器において、その表示部として用いることができる。トランジスタのゲート電極と同じ層のメタル層と、トランジスタのソース領域及びドレイン領域を形成する半導体層とを対向させた場合において、半導体層に対してメタル層に高い電圧を印加すると、半導体層の表面にチャネルが形成され、ゲート絶縁膜を誘電体として容量が形成される。そこで、メタル層に電圧を印加することによって半導体層の表面にチャネルが形成され、それに伴ってメタル層-半導体層間にゲート絶縁膜を介して形成される容量を、画素内に作り込む容量素子とすることで、画素内に作り込む容量素子をメタル層-メタル層間以外に形成することができる。本開示によれば、画素内に作り込む容量素子を、メタル層-メタル層間以外に形成することができるため、画素の断面構造の自由度を上げることができる。以下、本開示の技術を実施するための形態以下、実施形態と記述するについて図面を用いて詳細に説明する。なお、説明は以下の順序で行う。1.本開示が適用される有機EL表示装置1-1.システム構成1-2.基本的な回路動作1-3.ボトムゲート構造とトップゲート構造2.実施形態の説明2-1.実施例12-2.実施例23.適用例4.電子機器<1.本開示が適用される有機EL表示装置>[1-1.システム構成]図1は、本開示が適用されるアクティブマトリクス型表示装置の基本的な構成の概略を示すシステム構成図である。アクティブマトリクス型表示装置は、電気光学素子に流れる電流を、当該電気光学素子と同じ画素内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタによって制御する表示装置である。絶縁ゲート型電界効果トランジスタとしては、典型的には、TFTThinFilmTransistor;薄膜トランジスタが用いられる。ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機EL素子を、画素画素回路の発光素子として用いるアクティブマトリクス型有機EL表示装置の場合を例に挙げて説明するものとする。図1に示すように、本適用例に係る有機EL表示装置10は、有機EL素子を含む複数の画素20と、当該画素20が行列状に2次元配置されてなる画素アレイ部30と、当該画素アレイ部30の周辺に配置される駆動回路部とを有する構成となっている。駆動回路部は、書込み走査回路40、電源供給走査回路50及び信号出力回路60等からなり、画素アレイ部30の各画素20を駆動する。ここで、有機EL表示装置10がカラー表示対応の場合は、カラー画像を形成する単位となる1つの画素単位画素は複数の副画素サブピクセルから構成され、この副画素の各々が図1の画素20に相当することになる。より具体的には、カラー表示対応の表示装置では、1つの画素は、例えば、赤色Red;R光を発光する副画素、緑色Green;G光を発光する副画素、青色Blue;B光を発光する副画素の3つの副画素から構成される。但し、1つの画素としては、RGBの3原色の副画素の組み合わせに限られるものではなく、3原色の副画素に更に1色あるいは複数色の副画素を加えて1つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色White;W光を発光する副画素を加えて1つの画素を構成したり、色再現範囲を拡大するために補色光を発光する少なくとも1つの副画素を加えて1つの画素を構成したりすることも可能である。画素アレイ部30には、m行n列の画素20の配列に対して、行方向画素行の画素の配列方向に沿って走査線311~31mと電源供給線321~32mとが画素行毎に配線されている。更に、m行n列の画素20の配列に対して、列方向画素列の画素の配列方向に沿って信号線331~33nが画素列毎に配線されている。走査線311~31mは、書込み走査回路40の対応する行の出力端にそれぞれ接続されている。電源供給線321~32mは、電源供給走査回路50の対応する行の出力端にそれぞれ接続されている。信号線331~33nは、信号出力回路60の対応する列の出力端にそれぞれ接続されている。画素アレイ部30は、通常、ガラス基板などの透明絶縁基板上に形成されている。これにより、有機EL表示装置10は、平面型フラット型のパネル構造となっている。画素アレイ部30の各画素20の駆動回路は、アモルファスシリコンTFTまたは低温ポリシリコンTFTを用いて形成することができる。低温ポリシリコンTFTを用いる場合には、図1に示すように、書込み走査回路40、電源供給走査回路50、及び、信号出力回路60についても、画素アレイ部30を形成する表示パネル基板70上に実装することができる。書込み走査回路40は、クロックパルスckに同期してスタートパルスspを順にシフト転送するシフトレジスタ回路等によって構成されている。この書込み走査回路40は、画素アレイ部30の各画素20への映像信号の信号電圧書込みに際して、走査線31311~31mに対して書込み走査信号WSWS1~WSmを順次供給することによって画素アレイ部30の各画素20を行単位で順番に走査線順次走査する。電源供給走査回路50は、クロックパルスckに同期してスタートパルスspを順にシフトするシフトレジスタ回路等によって構成されている。この電源供給走査回路50は、書込み走査回路40による線順次走査に同期して、第1電源電位Vccpと当該第1電源電位Vccpよりも低い第2電源電位Viniとで切り替わることが可能な電源電位DSDS1~DSmを電源供給線32321~32mに供給する。後述するように、電源電位DSのVccp/Viniの切替えにより、画素20の発光/非発光の制御が行なわれる。信号出力回路60は、信号供給源図示せずから供給される輝度情報に応じた映像信号の信号電圧以下、単に信号電圧と記述する場合もあるVsigと基準電圧Vofsとを選択的に出力する。ここで、基準電圧Vofsは、映像信号の信号電圧Vsigの基準となる電位例えば、映像信号の黒レベルに相当する電位であり、後述する閾値補正処理の際に用いられる。信号出力回路60から出力される信号電圧Vsig/基準電圧Vofsは、信号線33331~33nを介して画素アレイ部30の各画素20に対して、書込み走査回路40による走査によって選択された画素行の単位で書き込まれる。すなわち、信号出力回路60は、信号電圧Vsigを行ライン単位で書き込む線順次書込みの駆動形態を採っている。画素回路図2は、画素画素回路20の具体的な回路構成の一例を示す回路図である。画素20の発光部は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である有機EL素子21から成る。図2に示すように、画素20は、有機EL素子21と、有機EL素子21に電流を流すことによって当該有機EL素子21を駆動する駆動回路とによって構成されている。有機EL素子21は、全ての画素20に対して共通に配線所謂、ベタ配線された共通電源供給線34にカソード電極が接続されている。有機EL素子21を駆動する駆動回路は、駆動トランジスタ22、書込みトランジスタ23、保持容量24、及び、補助容量25を有する構成となっている。駆動トランジスタ22及び書込みトランジスタ23としてNチャネル型のTFTを用いることができる。但し、ここで示した、駆動トランジスタ22及び書込みトランジスタ23の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。更に、以下に記述するトランジスタや保持容量、有機EL素子等の結線関係についても、この形態に限られるものではない。駆動トランジスタ22は、一方の電極ソース/ドレイン電極が有機EL素子21のアノード電極に接続され、他方の電極ソース/ドレイン電極が電源供給線32321~32mに接続されている。書込みトランジスタ23は、一方の電極ソース/ドレイン電極が信号線33331~33nに接続され、他方の電極ソース/ドレイン電極が駆動トランジスタ22のゲート電極に接続されている。また、書込みトランジスタ23のゲート電極は、走査線31311~31mに接続されている。駆動トランジスタ22及び書込みトランジスタ23において、一方の電極とは、ソース/ドレイン領域に電気的に接続された金属配線を言い、他方の電極とは、ドレイン/ソース領域に電気的に接続された金属配線を言う。また、一方の電極と他方の電極との電位関係によって一方の電極がソース電極ともなればドレイン電極ともなり、他方の電極がドレイン電極ともなればソース電極ともなる。保持容量24は、一方の電極が駆動トランジスタ22のゲート電極に接続され、他方の電極が駆動トランジスタ22の他方の電極、及び、有機EL素子21のアノード電極に接続されている。補助容量25は、一方の電極が有機EL素子21のアノード電極に、他方の電極が共通電源供給線34にそれぞれ接続されている。この補助容量25は、有機EL素子21の等価容量の容量不足分を補うべく当該等価容量の補助となって、保持容量24に対する映像信号の書込みゲインを高めるために設けられるものである。ここでは、補助容量25の他方の電極を共通電源供給線34に接続するとしているが、他方の電極の接続先としては、共通電源供給線34に限られるものではなく、固定電位のノードであればよい。補助容量25の他方の電極を固定電位のノードに接続することで、有機EL素子21の容量不足分を補い、保持容量24に対する映像信号の書込みゲインを高めるという所期の目的を達成することができる。上記構成の画素20において、書込みトランジスタ23は、書込み走査回路40から走査線31を通してゲート電極に印加されるHighアクティブの書込み走査信号WSに応答して導通状態となる。これにより、書込みトランジスタ23は、信号線33を通して信号出力回路60から供給される、輝度情報に応じた映像信号の信号電圧Vsigまたは基準電圧Vofsをサンプリングして画素20内に書き込む。この書き込まれた信号電圧Vsigまたは基準電圧Vofsは、駆動トランジスタ22のゲート電極に印加されるとともに保持容量24に保持される。駆動トランジスタ22は、電源供給線32321~32mの電源電位DSが第1電源電位Vccpにあるときには、一方の電極がドレイン電極、他方の電極がソース電極となって飽和領域で動作する。これにより、駆動トランジスタ22は、電源供給線32から電流の供給を受けて有機EL素子21を電流駆動にて発光駆動する。より具体的には、駆動トランジスタ22は、飽和領域で動作することにより、保持容量24に保持された信号電圧Vsigの電圧値に応じた電流値の駆動電流を有機EL素子21に供給し、当該有機EL素子21を電流駆動することによって発光させる。駆動トランジスタ22は更に、電源電位DSが第1電源電位Vccpから第2電源電位Viniに切り替わったときには、一方の電極がソース電極、他方の電極がドレイン電極となってスイッチングトランジスタとして動作する。これにより、駆動トランジスタ22は、有機EL素子21への駆動電流の供給を停止し、有機EL素子21を非発光状態にする。すなわち、駆動トランジスタ22は、有機EL素子21の発光/非発光を制御するトランジスタとしての機能をも併せ持っている。この駆動トランジスタ22のスイッチング動作により、有機EL素子21が非発光状態となる期間非発光期間を設け、有機EL素子21の発光期間と非発光期間の割合デューティを制御することができる。このデューティ制御により、1表示フレーム期間に亘って画素が発光することに伴う残像ボケを低減できるために、特に動画の画品位をより優れたものとすることができる。電源供給走査回路50から電源供給線32を通して選択的に供給される第1,第2電源電位Vccp,Viniのうち、第1電源電位Vccpは有機EL素子21を発光駆動する駆動電流を駆動トランジスタ22に供給するための電源電位である。また、第2電源電位Viniは、有機EL素子21に対して逆バイアスを掛けるための電源電位である。この第2電源電位Viniは、基準電圧Vofsよりも低い電位、例えば、駆動トランジスタ22の閾値電圧をVthとするときVofs-Vthよりも低い電位、好ましくは、Vofs-Vthよりも十分に低い電位に設定される。[1-2.基本的な回路動作]続いて、上記構成の有機EL表示装置10の基本的な回路動作について、図3のタイミング波形図を基に図4及び図5の動作説明図を用いて説明する。尚、図4及び図5の動作説明図では、図面の簡略化のために、書込みトランジスタ23をスイッチのシンボルで図示している。図3のタイミング波形図には、走査線31の電位書込み走査信号WS、電源供給線32の電位電源電位DS、信号線33の電位Vsig/Vofs、駆動トランジスタ22のゲート電位Vg及びソース電位Vsのそれぞれの変化を示している。前表示フレームの発光期間図3のタイミング波形図において、時刻t11以前は、前の表示フレームにおける有機EL素子21の発光期間となる。この前表示フレームの発光期間では、電源供給線32の電位DSが第1電源電位以下、高電位と記述するVccpにあり、また、書込みトランジスタ23が非導通状態にある。このとき、駆動トランジスタ22は飽和領域で動作するように設計されている。これにより、図4Aに示すように、駆動トランジスタ22のゲート-ソース間電圧Vgsに応じた駆動電流ドレイン-ソース間電流Idsが、電源供給線32から駆動トランジスタ22を通して有機EL素子21に供給される。従って、有機EL素子21が駆動電流Idsの電流値に応じた輝度で発光する。閾値補正準備期間時刻t11になると、線順次走査の新しい表示フレーム現表示フレームに入る。そして、図4Bに示すように、電源供給線32の電位DSが高電位Vccpから、信号線33の基準電圧Vofsに対してVofs-Vthよりも十分に低い第2電源電位以下、低電位と記述するViniに切り替わる。ここで、有機EL素子21の閾値電圧をVthel、共通電源供給線34の電位カソード電位をVcathとする。このとき、低電位ViniをVini<VthelVcathとすると、駆動トランジスタ22のソース電位Vsが低電位Viniにほぼ等しくなるために、有機EL素子21は逆バイアス状態となって消光する。次に、時刻t12で走査線31の電位WSが低電位側から高電位側に遷移することで、、図4Cに示すように、書込みトランジスタ23が導通状態となる。このとき信号出力回路60から信号線33に対して基準電圧Vofsが供給された状態にあるために、駆動トランジスタ22のゲート電位Vgが基準電圧Vofsになる。また、駆動トランジスタ22のソース電位Vsは、基準電圧Vofsよりも十分に低い電位、即ち、低電位Viniにある。このとき、駆動トランジスタ22のゲート-ソース間電圧VgsはVofs-Viniとなる。ここで、Vofs-Viniが駆動トランジスタ22の閾値電圧Vthよりも大きくないと、後述する閾値補正処理を行うことができないために、Vofs-Vini>Vthなる電位関係に設定する必要がある。このように、駆動トランジスタ22のゲート電位Vgを基準電圧Vofsに固定し、かつ、ソース電位Vsを低電位Viniに固定して確定させて初期化する処理が、後述する閾値補正処理閾値補正動作を行う前の準備閾値補正準備の処理である。従って、基準電圧Vofs及び低電位Viniが、駆動トランジスタ22のゲート電位Vg及びソース電位Vsの各初期化電位となる。閾値補正期間次に、時刻t13で、図4Dに示すように、電源供給線32の電位DSが低電位Viniから高電位Vccpに切り替わると、駆動トランジスタ22のゲート電位Vgが基準電圧Vofsに保たれた状態で閾値補正処理が開始される。すなわち、ゲート電位Vgから駆動トランジスタ22の閾値電圧Vthを減じた電位に向けて駆動トランジスタ22のソース電位Vsが上昇を開始する。ここでは、便宜上、駆動トランジスタ22のゲート電位Vgの初期化電位Vofsを基準とし、当該初期化電位Vofsから駆動トランジスタ22の閾値電圧Vthを減じた電位に向けてソース電位Vsを変化させる処理を閾値補正処理と呼んでいる。この閾値補正処理が進むと、やがて、駆動トランジスタ22のゲート-ソース間電圧Vgsが駆動トランジスタ22の閾値電圧Vthに収束する。この閾値電圧Vthに相当する電圧は保持容量24に保持される。尚、閾値補正処理を行う期間閾値補正期間において、電流が専ら保持容量24側に流れ、有機EL素子21側には流れないようにするために、有機EL素子21がカットオフ状態となるように共通電源供給線34の電位Vcathを設定しておくこととする。次に、時刻t14で、走査線31の電位WSが低電位側に遷移することで、図5Aに示すように、書込みトランジスタ23が非導通状態となる。このとき、駆動トランジスタ22のゲート電極が信号線33から電気的に切り離されることによってフローティング状態になる。しかし、ゲート-ソース間電圧Vgsが駆動トランジスタ22の閾値電圧Vthに等しいために、当該駆動トランジスタ22はカットオフ状態にある。従って、駆動トランジスタ22にドレイン-ソース間電流Idsは流れない。信号書込み移動度補正期間次に、時刻t15で、図5Bに示すように、信号線33の電位が基準電圧Vofsから映像信号の信号電圧Vsigに切り替わる。続いて、時刻t16で、走査線31の電位WSが高電位側に遷移することで、図5Cに示すように、書込みトランジスタ23が導通状態になって映像信号の信号電圧Vsigをサンプリングして画素20内に書き込む。この書込みトランジスタ23による信号電圧Vsigの書込みにより、駆動トランジスタ22のゲート電位Vgが信号電圧Vsigになる。そして、映像信号の信号電圧Vsigによる駆動トランジスタ22の駆動の際に、当該駆動トランジスタ22の閾値電圧Vthが保持容量24に保持された閾値電圧Vthに相当する電圧と相殺される。この閾値キャンセルの原理の詳細については後述する。このとき、有機EL素子21は、カットオフ状態ハイインピーダンス状態にある。従って、映像信号の信号電圧Vsigに応じて電源供給線32から駆動トランジスタ22に流れる電流ドレイン-ソース間電流Idsは、有機EL素子21の等価容量及び補助容量25に流れ込む。これにより、有機EL素子21の等価容量及び補助容量25の充電が開始される。有機EL素子21の等価容量及び補助容量25が充電されることにより、駆動トランジスタ22のソース電位Vsが時間の経過とともに上昇していく。このとき既に、駆動トランジスタ22の閾値電圧Vthの画素毎のばらつきがキャンセルされており、駆動トランジスタ22のドレイン-ソース間電流Idsは当該駆動トランジスタ22の移動度μに依存したものとなる。尚、駆動トランジスタ22の移動度μは、当該駆動トランジスタ22のチャネルを構成する半導体薄膜の移動度である。ここで、映像信号の信号電圧Vsigに対する保持容量24の保持電圧Vgsの比率、即ち、書込みゲインGが1理想値であると仮定する。すると、駆動トランジスタ22のソース電位VsがVofs-VthΔVの電位まで上昇することで、駆動トランジスタ22のゲート‐ソース間電圧VgsはVsig-VofsVth-ΔVとなる。すなわち、駆動トランジスタ22のソース電位Vsの上昇分ΔVは、保持容量24に保持された電圧Vsig-VofsVthから差し引かれるように、換言すれば、保持容量24の充電電荷を放電するように作用する。換言すれば、ソース電位Vsの上昇分ΔVは、保持容量24に対して負帰還がかけられたことになる。従って、ソース電位Vsの上昇分ΔVは負帰還の帰還量となる。このように、駆動トランジスタ22に流れるドレイン-ソース間電流Idsに応じた帰還量ΔVでゲート‐ソース間電圧Vgsに負帰還をかけることで、駆動トランジスタ22のドレイン-ソース間電流Idsの移動度μに対する依存性を打ち消すことができる。この打ち消す処理が、駆動トランジスタ22の移動度μの画素毎のばらつきを補正する移動度補正処理である。より具体的には、駆動トランジスタ22のゲート電極に書き込まれる映像信号の信号振幅Vin=Vsig-Vofsが高い程ドレイン-ソース間電流Idsが大きくなるため、負帰還の帰還量ΔVの絶対値も大きくなる。従って、発光輝度レベルに応じた移動度補正処理が行われる。また、映像信号の信号振幅Vinを一定とした場合、駆動トランジスタ22の移動度μが大きいほど負帰還の帰還量ΔVの絶対値も大きくなるため、画素毎の移動度μのばらつきを取り除くことができる。従って、負帰還の帰還量ΔVは、移動度補正処理の補正量とも言える。移動度補正の原理の詳細については後述する。発光期間次に、時刻t17で、走査線31の電位WSが低電位側に遷移することで、図5Dに示すように、書込みトランジスタ23が非導通状態となる。これにより、駆動トランジスタ22のゲート電極は、信号線33から電気的に切り離されるためにフローティング状態になる。ここで、駆動トランジスタ22のゲート電極がフローティング状態にあるときは、駆動トランジスタ22のゲート-ソース間に保持容量24が接続されていることにより、駆動トランジスタ22のソース電位Vsの変動に連動してゲート電位Vgも変動する。このように、駆動トランジスタ22のゲート電位Vgがソース電位Vsの変動に連動して変動する動作が、換言すれば、保持容量24に保持されたゲート-ソース間電圧Vgsを保ったまま、ゲート電位Vg及びソース電位Vsが上昇する動作がブートストラップ動作である。駆動トランジスタ22のゲート電極がフローティング状態になり、それと同時に、駆動トランジスタ22のドレイン-ソース間電流Idsが有機EL素子21に流れ始めることにより、当該電流Idsに応じて有機EL素子21のアノード電位が上昇する。そして、有機EL素子21のアノード電位がVthelVcathを越えると、有機EL素子21に駆動電流が流れ始めるため有機EL素子21が発光を開始する。また、有機EL素子21のアノード電位の上昇は、即ち、駆動トランジスタ22のソース電位Vsの上昇に他ならない。そして、駆動トランジスタ22のソース電位Vsが上昇すると、保持容量24のブートストラップ動作により、駆動トランジスタ22のゲート電位Vgも連動して上昇する。このとき、ブートストラップゲインが1理想値であると仮定した場合、ゲート電位Vgの上昇量はソース電位Vsの上昇量に等しくなる。故に、発光期間中、駆動トランジスタ22のゲート‐ソース間電圧Vgsは、Vsig-VofsVth-ΔVで一定に保持される。そして、時刻t18で信号線33の電位が映像信号の信号電圧Vsigから基準電圧Vofsに切り替わる。以上説明した一連の回路動作において、閾値補正準備、閾値補正、信号電圧Vsigの書込み信号書込み、及び、移動度補正の各処理動作は、1水平走査期間1Hにおいて実行される。また、信号書込み及び移動度補正の各処理動作は、時刻t16-t17の期間において並行して実行される。分割閾値補正尚、ここでは、閾値補正処理を1回だけ実行する駆動法を採る場合を例に挙げて説明したが、この駆動法は一例に過ぎず、この駆動法に限られるものではない。例えば、閾値補正処理を移動度補正及び信号書込み処理と共に行う1H期間に加えて、当該1H期間に先行する複数の水平走査期間に亘って分割して閾値補正処理を複数回実行する、所謂、分割閾値補正を行う駆動法を採ることも可能である。この分割閾値補正の駆動法によれば、高精細化に伴う多画素化によって1水平走査期間として割り当てられる時間が短くなったとしても、閾値補正期間として複数の水平走査期間に亘って十分な時間を確保することができる。従って、1水平走査期間として割り当てられる時間が短くなっても、閾値補正期間として十分な時間を確保できるため、閾値補正処理を確実に実行できることになる。閾値キャンセルの原理ここで、駆動トランジスタ22の閾値キャンセル即ち、閾値補正の原理について説明する。駆動トランジスタ22は、飽和領域で動作するように設計されているために定電流源として動作する。これにより、有機EL素子21には駆動トランジスタ22から、次式1で与えられる一定のドレイン-ソース間電流駆動電流Idsが供給される。Ids=1/2μW/LCoxVgs-Vth2......1ここで、Wは駆動トランジスタ22のチャネル幅、Lはチャネル長、Coxは単位面積当たりのゲート容量である。図6Aに、駆動トランジスタ22のドレイン-ソース間電流Ids対ゲート-ソース間電圧Vgsの特性を示す。図6Aの特性図に示すように、駆動トランジスタ22の閾値電圧Vthの画素毎のばらつきに対するキャンセル処理補正処理を行わないと、閾値電圧VthがVth1のときに、ゲート-ソース間電圧Vgsに対応するドレイン-ソース間電流IdsがIds1になる。これに対して、閾値電圧VthがVth2Vth2>Vth1のとき、同じゲート-ソース間電圧Vgsに対応するドレイン-ソース間電流IdsがIds2Ids2<Ids1になる。すなわち、駆動トランジスタ22の閾値電圧Vthが変動すると、ゲート-ソース間電圧Vgsが一定であってもドレイン-ソース間電流Idsが変動する。一方、上記構成の画素画素回路20では、先述したように、発光時の駆動トランジスタ22のゲート-ソース間電圧VgsはVsig-VofsVth-ΔVである。従って、これを式1に代入すると、ドレイン-ソース間電流Idsは、次式2で表される。Ids=1/2μW/LCoxVsig-Vofs-ΔV2......2すなわち、駆動トランジスタ22の閾値電圧Vthの項がキャンセルされており、駆動トランジスタ22から有機EL素子21に供給されるドレイン-ソース間電流Idsは、駆動トランジスタ22の閾値電圧Vthに依存しない。その結果、駆動トランジスタ22の製造プロセスのばらつきや経時変化等により、駆動トランジスタ22の閾値電圧Vthが画素毎に変動したとしても、ドレイン-ソース間電流Idsが変動しないために、有機EL素子21の発光輝度を一定に保つことができる。移動度補正の原理次に、駆動トランジスタ22の移動度補正の原理について説明する。図6Bに、駆動トランジスタ22の移動度μが相対的に大きい画素Aと、駆動トランジスタ22の移動度μが相対的に小さい画素Bとを比較した状態で特性カーブを示す。駆動トランジスタ22をポリシリコン薄膜トランジスタなどで構成した場合、画素Aや画素Bのように、画素間で移動度μがばらつくことは避けられない。画素Aと画素Bで移動度μにばらつきがある状態で、駆動トランジスタ22のゲート電極に対して、例えば両画素A,Bに同レベルの信号振幅Vin=Vsig-Vofsを書き込んだ場合を考える。この場合、何ら移動度μの補正を行わないと、移動度μの大きい画素Aに流れるドレイン-ソース間電流Ids1′と移動度μの小さい画素Bに流れるドレイン-ソース間電流Ids2′との間には大きな差が生じてしまう。このように、移動度μの画素毎のばらつきに起因してドレイン-ソース間電流Idsに画素間で大きな差が生じると、画面のユニフォーミティ一様性が損なわれる。ここで、先述した式1のトランジスタ特性式から明らかなように、移動度μが大きいとドレイン-ソース間電流Idsが大きくなる。従って、負帰還における帰還量ΔVは移動度μが大きくなるほど大きくなる。図6Bに示すように、移動度μの大きな画素Aの帰還量ΔV1は、移動度の小さな画素Bの帰還量ΔV2に比べて大きい。そこで、移動度補正処理によって駆動トランジスタ22のドレイン-ソース間電流Idsに応じた帰還量ΔVでゲート-ソース間電圧Vgsに負帰還をかけることにより、移動度μが大きいほど負帰還が大きくかかることになる。その結果、移動度μの画素毎のばらつきを抑制することができる。具体的には、移動度μの大きな画素Aで帰還量ΔV1の補正をかけると、ドレイン-ソース間電流IdsはIds1′からIds1まで大きく下降する。一方、移動度μの小さな画素Bの帰還量ΔV2は小さいために、ドレイン-ソース間電流IdsはIds2′からIds2までの下降となり、それ程大きく下降しない。結果的に、画素Aのドレイン-ソース間電流Ids1と画素Bのドレイン-ソース間電流Ids2とはほぼ等しくなるために、移動度μの画素毎のばらつきが補正される。以上をまとめると、移動度μの異なる画素Aと画素Bがあった場合、移動度μの大きい画素Aの帰還量ΔV1は移動度μの小さい画素Bの帰還量ΔV2に比べて大きくなる。つまり、移動度μが大きい画素ほど帰還量ΔVが大きく、ドレイン-ソース間電流Idsの減少量が大きくなる。従って、駆動トランジスタ22のドレイン-ソース間電流Idsに応じた帰還量ΔVで、ゲート-ソース間電圧Vgsに負帰還をかけることで、移動度μの異なる画素のドレイン-ソース間電流Idsの電流値が均一化される。その結果、移動度μの画素毎のばらつきを補正することができる。すなわち、駆動トランジスタ22に流れる電流ドレイン-ソース間電流Idsに応じた帰還量補正量ΔVで、駆動トランジスタ22のゲート-ソース間電圧Vgsに対して、即ち、保持容量24に対して負帰還をかける処理が移動度補正処理となる。但し、上述したような閾値補正や移動度補正は、本発明において必須の動作ではなく、上述したような各種補正や発光等も、そのような動作やタイミングに限られるものではない。[2-3.ボトムゲート構造とトップゲート構造]とろこで、上記構成の有機EL表示装置10において、画素20のトランジスタ、具体的には、駆動トランジスタ22及び書込みトランジスタ23を形成するTFTは、構造面から、ボトムゲート構造とトップゲート構造とに大別される。ボトムゲート構造は、ゲート電極が半導体層に対して基板側に位置する構造である。トップゲート構造は、ゲート電極が半導体層に対して基板と反対側に位置する構造である。画素20のトランジスタとして、ボトムゲート構造のTFTを用いる場合、ゲート電極のメタル層とソース/ドレイン電極のメタル層との間には、半導体層と膜厚の薄い絶縁膜が介在する。従って、ゲート電極のメタル層とソース/ドレイン電極のメタル層とを対向配置させることで、これらメタル層-メタル層間に、膜厚の薄い絶縁膜を誘電体として容量を形成することができる。そして、このメタル層-メタル層間に絶縁膜を介して形成される容量を、画素20内に作り込む容量素子、例えば、有機EL素子21の等価容量の補助としての機能を持つ補助容量25として用いることができる。一方、画素20のトランジスタとして、トップゲート構造のTFTを用いる場合は、トランジスタ等を含む回路部の上の平坦化を図るために当該回路部の上に絶縁平坦化膜を形成し、その上にソース/ドレイン電極のメタル層を形成する構成が採られる。画素20のトランジスタが駆動トランジスタ22の場合について、図7を用いてより具体的に説明する。図7に示すように、基板、例えばガラス基板71の上に、駆動トランジスタ22の半導体層221が形成されている。この半導体層221において、その中央部の領域がチャネル領域222となり、当該チャネル領域222の両端部側の領域がソース/ドレイン領域223,224となる。そして、半導体層221のチャネル領域222の上にゲート絶縁膜225が成膜され、当該ゲート絶縁膜225の上にゲート電極226が形成される。このようにして形成された駆動トランジスタ22を含むTFT回路部の上の平坦化を図るために、駆動トランジスタ22を含むTFT回路部の上には、絶縁平坦化膜72が形成される。この絶縁平坦化膜72には、半導体層221の両端部のソース/ドレイン領域223,224に臨むコンタクトホール73,74が形成される。そして、平坦化膜72の上に、ソース/ドレイン電極237,238が形成されるとともに、コンタクトホール73,74に配線材料電極材料が埋め込まれることによってソース/ドレイン電極237,238とソース/ドレイン領域223,224とが電気的に接続されている。上述したように、画素20のトランジスタとして、トップゲート構造のTFTを用いる場合は、絶縁平坦化膜72は、主に平坦化を目的とするものであることから、その膜厚についてはゲート絶縁膜225の膜厚に比べて非常に厚くならざるを得ない。そして、絶縁平坦化膜72の膜厚が厚いと、ゲート電極226のメタル層とソース/ドレイン電極237,238のメタル層との間に容量を形成することはできない。このような理由から、画素20内に作り込む容量素子を、メタル層-メタル層間以外に形成することができれば、画素20の断面構造の自由度を上げることができる。この点については、画素20のトランジスタとして、トップゲート構造のTFTを用いる場合に限らず、ボトムゲート構造のTFTを用いる場合においても同様のことが言える。<2.実施形態の説明>本開示の実施形態では、画素20の断面構造の自由度を上げるために、トランジスタのゲート電極と同じ層のメタル層と、トランジスタのソース/ドレイン領域を形成する半導体層との間に、画素内に作り込む容量素子を形成する構成を採る。メタル層-半導体層間に容量素子を形成するには、メタル層に電圧を印加することが必要となる。メタル層-半導体層間に容量素子を形成するに当たって、メタル層に電圧を印加する理由について、図8を用いて以下に説明する。図8には、画素20を駆動する際の動作のような周波数が高い動作での半導体層とメタル層とのC容量-V電圧特性を示す。図8のC-V特性において、横軸は半導体層に対するメタル層の電位を表わしている。また、縦軸はゲート絶縁膜の容量をC0とし、メタル層-半導体層間の容量をCとするときの両者の比C/C0を表わしている。図8のC-V特性において、特性カーブが縦軸と交わる点AのC/C0は、次式で表わされるAC/C0=1/{1K0LD/Ktd}上記の式において、K0はゲート絶縁膜の比誘電率、tdはゲート絶縁膜の厚さ、Kは半導体の比誘電率、LDはキャリアの遮蔽距離である。ここで、画素20のトランジスタが例えばNチャネル型のMOSトランジスタである場合について考える。Nチャネル型のMOSトランジスタの場合、半導体層に対してメタル層に十分高い電圧を印加すると、図8の状態1に示すように、半導体層の表面に電子が蓄積される、即ち、半導体層の表面にチャネルが形成される。これにより、半導体層とメタル層との間に介在するゲート絶縁膜を誘電体として容量が形成される。メタル層に印加する電圧は、半導体層の表面に十分にチャネルが形成されるだけの電圧ということになる。図8のC-V特性において、V1はゲート絶縁膜の容量C0が見えるようになる電圧値、換言すれば、誘電体であるゲート絶縁膜の容量C0がメタル層-半導体層間の容量Cとなる即ち、C/C0=1電圧値である。一方、半導体層に対してメタル層に低い電圧を印加すると、図8の状態2に示すように、半導体層の表面には電子のない空乏領域が広がる。これにより、半導体層とメタル層との間にゲート絶縁膜を誘電体として形成される容量の容量値が小さくなる。上述したことから明らかなように、ゲート絶縁膜を挟んでメタル層と半導体層とが対向して配置されている画素構造においても、メタル層に電圧を印加することで、半導体層の表面にチャネルが形成されるため、ゲート絶縁膜を誘電体として容量を形成することができる。そして、この容量を画素20内に作り込む容量素子、例えば、図2の画素回路における補助容量25として用いることで、画素20内に作り込む容量素子をメタル層-メタル層間以外に形成することができるため、画素20の断面構造の自由度を上げることができる。図9は、本開示の実施形態に係る画素の断面構造を示す断面図である。図9には、図2の画素回路における駆動トランジスタ22及び補助容量25を図示している、即ち、メタル層-半導体層間にゲート絶縁膜を誘電体として形成される容量を補助容量25として用いる例を図示している。また、図9において、図7と同等部位には同一符号を付して示している。図7でも述べたように、ガラス基板71の上には、駆動トランジスタ22を含むTFT回路部が形成されている。駆動トランジスタ22は、ガラス基板71上に形成された半導体層221と、当該半導体層221のチャネル領域222と対向して設けられたゲート電極226と、半導体層221とゲート電極226との間に設けられたゲート絶縁膜225とによって構成されている。半導体層221において、チャネル領域222を挟む両端部がソース/ドレイン領域223,224である。この駆動トランジスタ22を含むTFT回路部の上には、主に平坦化を目的として絶縁平坦化膜72が形成されている。この絶縁平坦化膜72の上には、ソース/ドレイン電極237,238を含む配線層が形成されている。本例の場合、駆動トランジスタ22の一方のソース/ドレイン電極238は、有機EL素子21のアノード電極を兼ねる構成となっている。ソース/ドレイン電極237,238を含む配線層の上にはウインド絶縁膜75が形成されている。そして、ウインド絶縁膜75の開口部凹部76に有機EL素子21の有機層図示せずが形成され、ウインド絶縁膜75の上には有機EL素子21のカソード電極図示せずが全画素共通に形成される。かかる構成の画素構造において、半導体層221は、有機EL素子21の下方まで延在して設けられている。この半導体層221の一方の端部、即ち、ソース/ドレイン領域224は、補助容量25の一方の電極251を兼ねている。この一方の電極251と対向して他方の電極252が、駆動トランジスタ22のゲート電極226と同じメタル層として形成されている。一方の電極251と他方の電極252との間には、ゲート絶縁膜253が設けられている。そして、先述したように、半導体層221、即ち、一方の電極251の表面に十分にチャネルが形成されるだけの電圧を、メタル層である他方の電極252に印加するようにする。これにより、半導体層221の表面に電子が蓄積されるため、ゲート絶縁膜253を誘電体として容量が形成され、当該容量が画素2に作り込む容量素子、本例では、補助容量25となる。上述したように、補助容量25の一方の電極251を半導体層221で形成し、補助容量25の他方の電極252をメタル層で形成した場合において、当該他方の電極252に対する電圧の印加に関する具体的な実施例について以下に説明する。[2-1.実施例1]図10は、実施例1に係る画素回路の回路図であり、図中、図2と同等部位には同一符号を付して示している。本実施例1に係る画素回路では、補助容量25の他方の電極を、図2の画素回路の場合にように、接地レベルの共通電源供給線34に接続するのではなくオープン状態とし、当該他方の電極に対して、外部の電源部図示せずから一定の電圧Vsubを与える構成を採っている。補助容量25の他方の電極に対して外部から一定の電圧Vsubを与えるためのパネルレイアウト例を図11に示す。図11に示すように、画素回路の補助容量25の他方の電極に行単位で繋がる電圧供給ラインL1を、画素アレイ部30の外周部で束ねて、画素アレイ部30の周りに例えば環状に共通電圧供給ラインL2を形成する。そして、環状の共通電圧供給ラインL2に繋がるパッドPAD1,PAD2をパネルの左右両端部側に形成し、これらパッドPAD1,PAD2、共通電圧供給ラインL2、及び、電圧供給ラインL1を通して補助容量25の他方の電極に対して、パネル外部の電源部図示せずから一定の電圧Vsubを与えるようにする。このように、特に、パネルの左右両端部側のパッドPAD1,PAD2から環状の共通電圧供給ラインL2に対して電圧を与えるようにすることで、各画素の補助容量25の他方の電極に対して一定の電圧Vsubを安定に供給できる。これによって、各画素の補助容量25の容量値Csubのばらつきを抑えることができるため、安定した補助容量25の容量値Csubで画素回路を駆動することが可能になる。ここで、外部から与える一定の電圧Vsubとしては、高階調の映像信号の書込み時の駆動トランジスタ22のソース電位に対して、先述した電圧値V1、即ち、ゲート絶縁膜の容量C0が見えるようになる電圧値V1以上の電圧である必要がある。もし、駆動トランジスタ22のソース電位、即ち、半導体層の電位に対して、補助容量25の他方の電極の電位、即ち、メタル層の電位が低くなってしまうと、補助容量25の容量値Csubが減少するため、画素20の発光輝度が低下する。ここで、半導体層の電位に対してメタル層の電位が低くなることで、輝度が低下するメカニズムについて、図12のタイミング波形図を用いて説明する。信号書込み移動度補正時に補助容量25の容量値Csubが規定値よりも小さいと、図12に破線で示すように、駆動トランジスタ22のゲートに映像信号の信号電圧Vsigを書き込んだときのソース電圧Vsの上昇が、大きくなる。これにより、発光直前の駆動トランジスタ22のゲート-ソース間電圧Vgsが小さくなってしまうために、有機EL素子21の輝度が低下する。ここで、有機EL素子21の等価容量の容量値をColedとし、保持容量24の容量値をCsとすると、信号書込み時の駆動トランジスタ22のソース電圧Vsの上昇量ΔVsは次式で表わされる。ΔVs=Vsig-Vofs/CsCsubColed本実施例1に係る画素回路では、補助容量25の他方の電極に対して一定の電圧Vsubを与えるようにしているので問題ないのであるが、もし、発光期間中に補助容量25の容量値Csubが大から小に変動してしまうと、有機EL素子21の特性がデプレッションにシフトしたのと同じ効果を持つことになる。これにより、有機EL素子21の動作点が変動してしまう。そして、有機EL素子21の動作点が画素毎にばらつくと輝度ムラになってしまう。ここで、有機EL素子21の動作点が画素毎にばらつくと輝度ムラになるメカニズムについて、図13及び図14を用いて説明する。半導体容量の容量特性は、図13に示すように、閾値電圧Vth付近の容量値が電圧によって大きく変わるところでばらつきやすい。そのため、補助容量25の他方の電極の電圧Vsubが半導体層の電位、即ち、駆動トランジスタ22のソース電位Vsに対して閾値電圧Vth付近になってしまうと、補助容量25の容量値Csubが大きい画素と、当該容量値Csubが小さい画素とが同一パネル内に混在することになる。図13において、補助容量25の容量値Csubが大きい画素の特性を一点鎖線で示し、補助容量25の容量値Csubが小さい画素の特性を二点鎖線で示している。そして、補助容量25の容量値Csubが大きい画素については、図14に一点鎖線で示すように、駆動トランジスタ22のソース電圧Vsの上昇量が小さいため輝度が高くなる。一方、補助容量25の容量値Csubが小さい画素については、図14に二点鎖線で示すように、駆動トランジスタ22のソース電圧Vsの上昇量が小さいため輝度が低くなる。このように、同一パネル内に輝度が高い画素と輝度が低い画素とが混在することになるため、当該輝度のばらつきが輝度ムラとして視認される。[2-2.実施例2]次に、実施例2に係る画素回路について説明する。実施例2に係る画素回路は回路構成として、図10に示した実施例1に係る画素回路と同じ回路構成を採る。すなわち、補助容量25の他方の電極をオープン状態とする。そして、実施例1では、補助容量25の他方の電極に対して一定の電圧Vsubを与えるようにしていたのに対して、実施例2では、当該他方の電極に対して与える電圧Vsubをパルス化する構成を採る。具体的には、図15のタイミング波形図に示すように、補助容量25の容量値Csubが大きいまま変化して欲しくない期間では、パルス化された電圧Vsubを高電圧VHとする。ここで、高電圧VHは、先述したことから明らかなように、高階調の映像信号の書込み時の駆動トランジスタ22のソース電位に対して電圧値V1以上の電圧である。補助容量25の容量値Csubが大きいまま変化して欲しくない期間は、電源供給線32の電位DSが第1電源電位Vccpとなる期間である。そして、補助容量25の容量値Csubが大きいまま変化して欲しくない期間以外の期間では、パルス化された電圧Vsubを低電圧VLとする。半導体層とメタル層との間に形成される容量は、メタル層に電圧を印加し続けると、特性がエンハンスメントにシフトしてしまうことから信頼性が懸念される。また、エンハンスメントにシフトするスピードも画素によって違うため、当該スピードの違いによって画素間で容量値にばらつきが生じる。このような理由から、電圧Vsubをパルス化し、メタル層に電圧を印加し続けないようにする、換言すれば、補助容量25の両端間に対する電圧の印加時間をできるたけ短くすることで、補助容量25の信頼性を確保することができる。特に、有機EL素子21の消光期間では、駆動トランジスタ22のソース電位Vsが電源供給線32の電位DSの第2電源電位Viniとなることから、パルス化された電圧Vsubの低電圧VLを第2電源電位Viniとする。このように、補助容量25の容量値Csubが大きいまま変化して欲しくない期間以外の期間では、補助容量25の他方の電極の電位を第2電源電位Viniに落とすことにより、補助容量25の両端間の電圧は0Vとなる。そうすることで、補助容量25の信頼性をより確実に確保できるため、容量の信頼性に起因する輝度ムラや輝度低下を防ぐことができる。図16は、実施例2に係る駆動タイミング例を示すタイミング波形図である。図16には、i-1行目とi行目の2つの画素行ラインについての走査線31の電位走査信号WS、電源供給線32の電位DS、及び、パルス化された電圧Vsubの各波形を示している。図16に示すように、パルス化された電圧Vsubについては、1ライン1行毎に1H1水平期間ずらし、また、電源供給線32の電位DSに同期させることが望ましい。そして、上述したように、パルス化された電圧Vsubの高電圧VHを、高階調の映像信号の書込み時の駆動トランジスタ22のソース電位に対して電圧値V1以上の電圧とし、低電圧VLを、電源供給線32の電位DSの第2電源電位Viniとする。補助容量25の他方の電極に対してパルス化された電圧Vsubを供給する、実施例2に係る駆動タイミング例を実現するためのパネル構成例を図17に示す。図17に示すように、走査回路として、書込み走査回路40及び電源供給走査回路50に加えて、補助容量25を生成するための容量生成走査回路80を例えば表示パネル70上に設けるようにする。この容量生成走査回路80は、電源供給走査回路50の動作、具体的には、電源供給線32の電位DSに同期に同期して、画素行を順に走査しつつパルス化された電圧Vsub1~Vsubmを順次出力し、走査線351~35mを通して各画素20の補助容量25の他方の電極に供給する。実施例2の変形例実施例2では、補助容量25の他方の電極に対してパルス化された電圧Vsubを供給する駆動タイミング例を実現するために、補助容量25を生成するための容量生成走査回路80を専用に備える構成を採っているが、その変形例として次の構成を採ることも可能である。すなわち、電圧Vsubをパルス化するという観点からすれば、図18に示すように、前段1行前の画素行に属する電源供給線32の電位DSをパルス化された電圧Vsubとして供給する構成を採ることも可能である。これを実現するには、補助容量25の他方の電極を前段の画素行に属する電源供給線32に接続すればよい。何故ならば、電源供給線32の電位DSの高電位側が高階調の映像信号の書込み時の駆動トランジスタ22のソース電位に対して電圧値V1以上であり、低電位側が第2電源電位Viniであり、電源供給線32の電位DSは、先述した電圧Vsubの電位の条件を満足するからである。この場合、補助容量25の他方の電極に印加される電圧Vsubのタイミングが実施例2の場合のタイミングに対して1Hのずれが生じるが、当該1Hのずれを無視できる程度のものであるとすれば、基本的に、実施例2の場合と同様の作用、効果を得ることができることになる。<3.適用例>上記実施形態では、駆動トランジスタ22及び書込みトランジスタ23の2つのトランジスタと、保持容量24及び補助容量25の2つの容量素子を有する画素回路に適用した場合を例に挙げて説明したが、本開示は当該画素回路への適用に限られるものではない。すなわち、更に多い数のトランジスタを有する画素回路や、更に多い数の容量素子を有する画素回路等に対しても適用可能である。また、上記実施形態においては、有機EL表示装置に適用した場合を例に挙げて説明したが、本開示はこの適用例に限られるものではない。具体的には、本開示は、無機EL素子、LED素子、半導体レーザー素子など、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子発光素子を用いた表示装置全般に対して適用可能である。更には、電流駆動型の電気光学素子を用いた表示装置以外にも、液晶表示装置やプラズマ表示装置等、画素内に容量素子を有する構成を採る表示装置全般に対して適用可能である。<4.電子機器>以上説明した本開示による表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示部表示装置に適用できる。一例として、図19~図23に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなどの表示部に適用することが可能である。先述した実施形態の説明から明らかなように、本開示による表示装置によれば、画素内に作り込む容量素子を、メタル層-半導体層間に容量素子を形成するに当たって、容量素子の信頼性を確保し、輝度ムラや輝度低下を防ぐことができる。従って、あらゆる分野の電子機器において、その表示部として本開示による表示装置を用いることで、高品位の表示画像を得ることができる。本開示による表示装置は、封止された構成のモジュール形状のものをも含む。一例として、画素アレイ部に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やFPCフレキシブルプリントサーキット等が設けられていてもよい。以下に、本開示が適用される電子機器の具体例について説明する。図19は、本開示が適用されるテレビジョンセットの外観を示す斜視図である。本適用例に係るテレビジョンセットは、フロントパネル102やフィルターガラス103等から構成される映像表示画面部101を含み、その映像表示画面部101として本開示による表示装置を用いることにより作製される。図20は、本開示が適用されるデジタルカメラの外観を示す斜視図であり、Aは表側から見た斜視図、Bは裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部111、表示部112、メニュースイッチ113、シャッターボタン114等を含み、その表示部112として本開示による表示装置を用いることにより作製される。図21は、本開示が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体121に、文字等を入力するとき操作されるキーボード122、画像を表示する表示部123等を含み、その表示部123として本開示による表示装置を用いることにより作製される。図22は、本開示が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部131、前方を向いた側面に被写体撮影用のレンズ132、撮影時のスタート/ストップスイッチ133、表示部134等を含み、その表示部134として本開示による表示装置を用いることにより作製される。図23は、本開示が適用される携帯端末装置、例えば携帯電話機を示す外観図であり、Aは開いた状態での正面図、Bはその側面図、Cは閉じた状態での正面図、Dは左側面図、Eは右側面図、Fは上面図、Gは下面図である。本適用例に係る携帯電話機は、上側筐体141、下側筐体142、連結部ここではヒンジ部143、ディスプレイ144、サブディスプレイ145、ピクチャーライト146、カメラ147等を含んでいる。そして、ディスプレイ144やサブディスプレイ145として本開示による表示装置を用いることにより、本適用例に係る携帯電話機が作製される。<5.本開示の構成>1電気光学素子及びトランジスタを含む画素が配置されて成り、前記画素は、前記トランジスタのゲート電極と同じ層のメタル層と、前記トランジスタのソース領域及びドレイン領域を形成する半導体層との間に、前記メタル層に電圧が印加されることによって形成される容量素子を有する表示装置。2前記メタル層に印加する電圧は、前記半導体層の表面にチャネルを形成できる電圧である前記1に記載の表示装置。3前記メタル層に印加する電圧は、前記メタル層と前記半導体層との間の誘電体の容量をC0、前記メタル層と前記半導体層との間の容量をCとするとき、C/C0=1となる電圧値以上である前記2に記載の表示装置。4前記容量素子は、前記電気光学素子の等価容量の補助として用いられる前記1から前記3のいずれかに記載の表示装置。5前記トランジスタは、前記電気光学素子に対して直列に接続され、当該電気光学素子を駆動する駆動トランジスタであり、前記容量素子は、その一方の電極が前記駆動トランジスタのソース/ドレイン電極に接続されている前記4に記載の表示装置。6前記容量素子は、前記メタル層に印加する電圧として一定の電圧が他方の電極に与えられる前記5に記載の表示装置。7前記画素は、行列状に配置されて画素アレイ部を構成しており、前記一定の電圧は、前記容量素子の他方の電極に行単位で繋がる電圧供給ラインを通して前記容量素子の他方の電極に与えられる前記6に記載の表示装置。8前記容量素子の他方の電極に行単位で繋がる電圧供給ラインを前記画素アレイ部の外周部で束ねることによって当該画素アレイ部の周りに環状の共通電圧供給ラインが形成されており、前記一定の電圧は、前記環状の共通電圧供給ライン及び前記電圧供給ラインを通して前記容量素子の他方の電極に与えられる前記7に記載の表示装置。9前記画素アレイ部が形成されるパネルの両端部側に、前記環状の共通電圧供給ラインに繋がるパッドが形成されており、前記一定の電圧は、前記パッド、前記環状の共通電圧供給ライン及び前記電圧供給ラインを通して前記容量素子の他方の電極に与えられる前記8に記載の表示装置。10前記容量素子は、前記メタル層に印加する電圧としてパルス化された電圧が他方の電極に与えられる前記5に記載の表示装置。11前記駆動トランジスタに電源を供給する電源供給線の電位は、前記電気光学素子を発光駆動する電流を供給するための第1電源電位と、前記電気光学素子に対して逆バイアスを掛けるための第2電源電位とで切り替え可能となっており、前記パルス化された電圧は、前記電源供給線の電位が前記第1電源電位のときに高電位になる前記10に記載の表示装置。12前記パルス化された電圧は、低電位側が前記第2電源電位に設定されている前記11に記載の表示装置。13前記画素は、行列状に配置されて画素アレイ部を構成しており、前記パルス化された電圧は、行単位で前記容量素子の他方の電極に与えられる前記10から前記12のいずれかに記載の表示装置。14前記パルス化された電圧は、前記画素アレイ部を行単位に走査する走査回路から出力される前記13に記載の表示装置。15前記パルス化された電圧は、前段の画素行に属する前記電源供給線から与えられる前記13に記載の表示装置。16前記容量素子の他方の電極は、前段の画素行に属する前記電源供給線に接続されている前記15に記載の表示装置。17電気光学素子及びトランジスタを含む画素が配置されて成り、前記画素は、前記トランジスタのゲート電極と同じ層のメタル層と、前記トランジスタのソース領域及びドレイン領域を形成する半導体層との間に、前記メタル層に電圧が印加されることによって形成される容量素子を有する表示装置を有する電子機器。"