"入力信号をサンプリングして次のサンプリング時まで保持するサンプルホールド回路と、前記サンプルホールド回路によって現在保持されている入力信号を、前回までに得られたAD変換結果を利用してAD変換する変換部と、前記変換部によって入力信号のAD変換が実行される度に、新たに得られたAD変換結果と1つ前に得られたAD変換結果との変化量を算出する変化量算出部と、前回までのAD変換結果に基づいて前記変化量算出部によって算出された所定数の変化量を記憶する変化量記憶部と、前記変化量記憶部に記憶されている所定数の変化量のうちで最大変化量を抽出する最大変化量抽出部と、前記最大変化量抽出部によって抽出された最大変化量に基づいて、AD変換によって求める全ビットのうちの1または複数ビットの予測値を決定する変換値予測部とを備え、前記変換部は、前記変換値予測部によって予測値が決定された1または複数ビットを除く残余のビットの値を逐次比較方式によって決定する、アナログデジタル変換装置。前記変換値予測部は、前記最大変化量抽出部によって抽出された最大変化量を前回のAD変換結果に加算することによって予測最大値を算出し、前記最大変化量抽出部によって抽出された最大変化量を前回のAD変換結果から減算することによって予測最小値を算出し、算出した予測最大値と予測最小値とが最上位ビットから1ビット以上連続して一致するか否かを判定し、前記変換値予測部は、最上位ビットから1ビット以上連続して一致する1または複数の不変ビットがある場合には、前記1または複数の不変ビットの全部または最上位ビット側の一部の値を、今回のAD変換の予測値に決定する、請求項1に記載のアナログデジタル変換装置。前記変換値予測部によって予測値が決定されるビットの数には最大値Mが予め設定され、前記変換値予測部は、前記1または複数の不変ビットのビット数が最大値Mよりも大きい場合は、算出した予測最大値または予測最小値のうち上位Mビットの値を今回のAD変換の予測値に決定し、前記変換値予測部は、前記1または複数の不変ビットのビット数が設定された最大値M以下の場合には、前記1または複数の不変ビットの全部の値を今回のAD変換の予測値に決定する、請求項2に記載のアナログデジタル変換装置。前記変換値予測部によって予測値が決定された1または複数ビットよりも下位側の全ビットのAD変換値が全て0または全て1となった場合に、異常と判定する異常判定部をさらに備える、請求項2に記載のアナログデジタル変換装置。前記変換値予測部によって決定された1または複数ビットの予測値に基づく予測範囲の上限値が前記サンプルホールド回路によって保持されている入力信号より小さいか、または、予測範囲の下限値が前記サンプルホールド回路によって保持されている入力信号より大きい場合に、異常と判定する異常判定部をさらに備える、請求項2に記載のアナログデジタル変換装置。前記異常判定部が異常と判定した場合には、前記変換部は、前記変換値予測部によって決定された1または複数ビットの予測値を利用せずに逐次比較方式で全ビットの変換値を決定する、請求項4または5に記載のアナログデジタル変換装置。前記変換値予測部によって予測値が決定されるビットの数には最大値Mが予め設定され、前記変換値予測部は、前記1または複数の不変ビットのビット数が最大値Mよりも大きい場合は、算出した予測最大値または予測最小値のうち上位Mビットの値を今回のAD変換の予測値に決定し、前記変換値予測部は、前記1または複数の不変ビットのビット数が設定された最大値M以下の場合には、前記1または複数の不変ビットの全部の値を今回のAD変換の予測値に決定し、前記異常判定部が異常と判定した場合には、前記変換値予測部は、最大値Mの設定値を現在の設定値よりも小さな値に変更し、変更後の最大値Mに従って今回のAD変換に用いられる予測値を決定する、請求項4または5に記載のアナログデジタル変換装置。前回のAD変換結果に基づいて算出された予測最大値の最上位ビットと予測最小値の最上位ビットとが一致しない場合には、前記変換部は、前記サンプルホールド回路によって現在保持されている入力信号に対応するデジタル値の最上位ビットの値を逐次比較方式によって決定し、その後、前記変換値予測部は、今回のAD変換で求めるNビットから最上位ビットと前記最大変化量抽出部によって抽出された最大変化量の有効ビット数Kに対応するビットとを除いた、第2番目から第N-K番目までの各ビットの予測値を、前記変換部によって決定された最上位ビットの値を反転した値に決定する、請求項2に記載のアナログデジタル変換装置。前記変換部は、前記サンプルホールド回路によって現在保持されている入力信号に対応するデジタル値の最上位ビットの値を逐次比較方式によって決定し、前記変換値予測部は、決定された今回の最上位ビットの値が前回のAD変換結果の最上位ビットの値から変化している場合には、今回のAD変換で求めるNビットから最上位ビットと前記最大変化量抽出部によって抽出された最大変化量の有効ビット数Kに対応するビットとを除いた、第2番目から第N-K番目までの各ビットの予測値を、前記変換部によって決定された最上位ビットの値を反転した値に決定する、請求項1に記載のアナログデジタル変換装置。前記変換値予測部は、今回の最上位ビットの値が前回の最上位ビットの値に一致している場合には、前記最大変化量抽出部によって抽出された最大変化量を前回のAD変換結果に加算することによって予測最大値を算出し、前記最大変化量抽出部によって抽出された最大変化量を前回のAD変換結果から減算することによって予測最小値を算出し、算出した予測最大値と予測最小値とが最上位ビットの次のビットから1ビット以上連続して一致するか否かを判定し、前記変換値予測部は、最上位ビットの次のビットから1ビット以上連続して一致する1または複数の不変ビットがある場合には、前記1または複数の不変ビットの全部または最上位ビット側の一部の値を、今回のAD変換の予測値に決定する、請求項9に記載のアナログデジタル変換装置。前記変化量記憶部は、前記所定数の変化量をそれぞれ記憶するための所定数のレジスタを含み、前記所定数のレジスタの各々には初期値が予め設定される、請求項1または2に記載のアナログデジタル変換装置。前記変換値予測部は、動作状態および非動作状態のいずれかに切換え可能であり、前記変換値予測部は、非動作状態のとき、今回のAD変換に用いられる1または複数の予測値の決定を行わず、前記変換部は、前記変換値予測部が非動作状態のとき、逐次比較方式で全ビットの変換値を決定する、請求項1または2に記載のアナログデジタル変換装置。前記変換値予測部は、AD変換によって求める全ビットのうち1または複数の特定ビットについては、前回までのAD変換結果によらずに予め設定された予測値を与え、前記変換値予測部は、1または複数の特定ビットを除く残余のビットのうち一部を、前記最大変化量抽出部によって抽出された最大変化量に基づいて決定する、請求項1に記載のアナログデジタル変換装置。上記の特開2006-108893号公報特許文献1に記載された技術は、前回までの変換結果の範囲から、今回のアナログ入力の範囲を予測する。そのため、この技術は、比較的安定したアナログ入力値が得られる用途には適しているが、入力値の変動が大きい場合には予測はずれを起こしやすいという問題がある。予測はずれを起こした場合はリカバリー処理として、通常通り全ビットのAD変換を実施することとなる。この発明は、上記の問題点を考慮してなされたものである。この発明の目的は、前回までのAD変換結果を利用して予測変換を行なう逐次比較方式のAD変換装置において、従来よりも予測精度を向上させることで、予測はずれを起こし難くすることである。この発明の実施の一形態によるアナログデジタル変換装置は、サンプルホールド回路と、変換部と、変化量算出部と、変化量記憶部と、最大変化量抽出部と、変換値予測部とを備える。サンプルホールド回路は、入力信号をサンプリングして次のサンプリング時まで保持する。変換部は、サンプルホールド回路によって現在保持されている入力信号を、前回までに得られたAD変換結果を利用してAD変換する。変化量算出部は、変換部によって入力信号のAD変換が実行される度に、新たに得られたAD変換結果と1つ前に得られたAD変換結果との変化量を算出する。変化量記憶部は、前回までのAD変換結果に基づいて変化量算出部によって算出された所定数の変化量を記憶する。最大変化量抽出部は、変化量記憶部に記憶されている所定数の変化量のうちで最大変化量を抽出する。変換値予測部は、最大変化量抽出部によって抽出された最大変化量に基づいて、AD変換によって求める全ビットのうちの1または複数ビットの予測値を決定する。変換部は、変換値予測部によって予測値が決定された1または複数ビットを除く残余のビットの値を逐次比較方式によって決定する。上記の実施の形態によれば、前回までの複数回数のAD変換結果に基づいて抽出された最大変化量にもとづいて今回のAD変換値の予測を行なうので、従来よりも予測精度を上げることができる。以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。<実施の形態1>[AD変換装置1の構成]図1は、この発明の実施の形態1によるAD変換装置1の構成を示すブロック図である。図1を参照して、AD変換装置1は、サンプルホールドS/H:SampleandHold回路10と、AD変換部11と、変換結果を格納するためのレジスタ20,21と、変化量算出回路22と、算出した所定数の変化量を保持する変化量記憶部23と、最大変化量抽出回路24と、変換値予測回路30とを含む。以下の説明では、AD変換装置1によるAD変換の分解能をNビットとする。サンプルホールド回路10サンプルホールド回路10は、入力されたアナログ信号Ainをサンプリングして次のサンプリング時まで保持する。AD変換部11AD変換部11は、サンプルホールド回路10によって現在保持されている入力信号を、前回までに得られたAD変換結果を利用してAD変換する。具体的には、AD変換部11は、比較器12と、逐次比較レジスタ13と、DADigitaltoAnalog変換器14と、予測変換制御回路15とを含む。予測変換制御回路15を含まない場合のAD変換部11の構成は、通常の逐次比較方式と同じである。この場合の具体的なAD変換処理手順は次のとおりである。まず始めに、逐次比較レジスタ13は、最上位ビットMSB:MostSignificantBitを1に設定して、Nビットのデジタル信号10...0を出力する。逐次比較レジスタ13の出力は、DA変換器14によってアナログ信号に変換され比較器12に出力される。比較器12は、サンプルホールド回路10に保持されたアナログ入力信号Ainと、DA変換器14の出力とを比較する。この結果、サンプルホールド回路10の出力が、DA変換器14の出力以下の場合すなわち、比較器12の出力が0の場合には、逐次比較レジスタ13は、MSBを0に戻し、次のビットを1に設定して、Nビットのデジタル信号010...0を出力する。比較器12は、再び、サンプルホールド回路10の出力と、逐次比較レジスタ13の出力信号のDA変換結果とを比較する。一方、サンプルホールド回路10の出力のほうが、デジタル信号10...0のDA変換結果よりも大きい場合すなわち、比較器12の出力が1の場合には、逐次比較レジスタ13は、MSBを1にしたまま、次のビットを1に設定して、Nビットのデジタル信号110...0を出力する。比較器12は、再び、サンプルホールド回路10の出力と、逐次比較レジスタ13の出力信号のDA変換結果とを比較する。このようにして、最上位ビットMSBから最下位ビットLSB:LeastSignificantBitまで全ビットビット数NのAD変換値が決定される。予測変換制御回路15は、変換値予測回路30による予測結果を格納するための予測変換制御レジスタ16を含む。予測変換制御レジスタ16には、AD変換で求めるNビットのうちの上位Uビットの予測値が格納されるなお、このビット数Uは、前回までのAD変換結果に応じて変動する。予測変換制御回路15は、AD変換処理の最初に、予測変換制御レジスタ16に格納されているUビットの予測値を逐次比較レジスタ13の上位Uビットにそれぞれ出力する。逐次比較レジスタ13は、この上位Uビットの予測値を利用して、それよりも下位のN-Uビット第U1ビット目からLSBまでのAD変換値を逐次比較方式によって決定する。レジスタ20,21レジスタ20は、AD変換部11によって入力信号のAD変換が実行される度に新たに得られたNビットの変換結果を格納する。このときレジスタ20に格納されていた1つ前のAD変換結果は、レジスタ21に転送される。変化量算出回路22変化量算出回路22は、AD変換部11によって入力信号AinのAD変換が実行される度に、新たに得られたAD変換結果と1つ前に得られたAD変換結果との変化量を算出する。具体的には、変化量算出回路22は、レジスタ20に保持されているX回目のAD変換結果からレジスタ21に保持されているX-1回目のAD変換結果を減算する。変化量記憶部23変化量記憶部23は、変化量算出回路22によって算出された変化量を現在までのp回分記憶するpは予め設定される。具体的に変化量記憶部23は、変化量を蓄積するためのp個の変化量蓄積レジスタR1~Rpを含む。変化量算出回路22によって算出された変化量はレジスタRpに保持される。このとき、これまでレジスタR2~Rpに保持されていた変化量は、レジスタR1~Rp-1にそれぞれシフトされる。最大変化量抽出回路24最大変化量抽出回路24は、変化量記憶部23に記憶されているp個の変化量の絶対値のうちの最大値最大変化量を抽出する。変換値予測回路30変換値予測回路30は、最大変化量抽出回路24によって抽出された最大変化量と、レジスタ20に保持されている前回X回目の変換結果とに基づいて、今回X1回目のAD変換によって求める全ビットNビットのうち上位1または複数ビットUビットの予測値を生成する。具体的には、図1に示すように変換値予測回路30は、演算器31と、レジスタ32,33と、一致ビット判定部34とを含む。演算器31は、最大変化量抽出回路24によって抽出された最大変化量を前回X回目のAD変換結果に加算することによって予測最大値を算出し、算出した予測最大値をレジスタ32に保持する。予測最大値を算出する際にキャリーが発生した場合には、予測最大値は全ビット1とする。さらに、演算器31は、最大変化量抽出回路24によって抽出された最大変化量を前回X回目のAD変換結果から減算することによって予測最小値を算出し、算出した予測最小値をレジスタ32に保持する。予測最小値を算出する際にボローが発生した場合には、予測最小値は全ビット0とする。一致ビット判定部34は、レジスタ32,33に保持されている予測最大値と予測最小値とが、MSBから1ビット以上連続して一致するか否かを判定する。MSBから1ビット以上連続して一致する不変ビットビット数C、ただし、1≦C<Nがある場合には、一致ビット判定部34は、不変ビットの値を予測値として予測変換制御回路15に出力する。一方、MSBから1ビット以上連続して一致する不変ビットが無い場合すなわち、予測最大値のMSBと予測最小値のMSBとが一致しない場合には、予測変換制御回路15は予測値を設定できない。この場合、AD変換部11は、予測変換を行なわずに逐次比較方式によって入力信号Ainに対応する全ビットのAD変換値を決定する。[AD変換装置1の動作]図2は、図1のAD変換装置1の動作を示すフローチャートである。以下、図1、図2を参照してAD変換装置1の動作について説明する。AD変換1回目第1回目のAD変換図2のステップS101では、AD変換部11は、逐次比較方式によって、サンプルホールド回路10に第1回目の時点で保持されている入力信号Ainに対応する全ビットのAD変換値を決定する。第1回目のAD変換結果は、レジスタ20に格納されるステップS102。AD変換2回目第2回目のAD変換ステップS103では、AD変換部11は、逐次比較方式によって、サンプルホールド回路10に第2回目の時点で保持されている入力信号Ainに対応する全ビットのAD変換値を決定する。次のステップS104で、第1回目X-1回目のAD変換結果がレジスタ20からレジスタ21にシフトされ、第2回目X回目のAD変換結果はレジスタ20に保持される。なお、第2回目のAD変換では、図2のステップS104~S111において、X=2である。次のステップS105で、変化量算出回路22は、レジスタ20に保持された第2回目X回目のAD変換結果とレジスタ21に保持された第1回目X-1回目の変換結果との変化量を算出する。次のステップS106で、変化量算出回路22によって算出された変化量は、変化量蓄積レジスタRpに保持される。このとき、レジスタR2~Rpに保持されていた変化量AD変換2日目の場合には各レジスタの初期値は、レジスタR1~Rp-1にそれぞれシフトされる。次のステップS107で、最大変化量抽出回路24は、変化量蓄積レジスタR1からRpに格納されている変化量の絶対値の最大値AD変換2回目の場合には、第1回目と第2回目の間の変化量の絶対値を抽出する。次のステップS108で、演算器31は次式1,2の演算によって予測最大値および予測最小値を算出する。算出された予測最大値および予測最小値は、レジスタ32,33にそれぞれ格納される。予測最大値=X回目2回目変換結果最大変化量1予測最小値=X回目2回目変換結果-最大変化量2次のステップS109で、一致ビット判定部34は、予測最大値と予測最小値とにMSBから連続して一致するビットがあるか否かを判定する。そして、次のステップS110で、一致ビット判定部34は、MSBから連続した一致ビットの値によってX1回目3回目のAD変換に用いる予測値を生成し、生成した予測値を予測変換制御回路15に出力する。AD変換3回目以降予測変換制御回路15は、ステップS110で生成された予測値を利用してX1回目3回目のAD変換を行なうステップS111。以下、パラメータXの値を1ずつ増加しながら、ステップS104~S111が繰り返される。[予測変換によるAD変換の具体例]以下、図3~図5を参照して、実施の形態1の場合のAD変換処理の具体例について説明する。図3は、入力信号Ainの一例を示す図である。図3の縦軸は、入力信号AinのAD変換結果分解能10ビットを10進数で表わした値を示し、図3の横軸は、AD変換の回数を示す。AD変換は図1のサンプルホールド回路10によって入力信号Ainがサンプリングされる度に実行される。図4は、図3に示す入力信号が入力された場合に、第8回目までのAD変換結果に基づいて第9回目の予測値を生成する方法について説明するための図である。図4に示すように、第8回目のAD変換結果は10進数で表わすと1017であり、最大変化量は148第6回目と第7回目との変化量である。この場合、第8回目のAD変換結果に最大変化量を加算するとオーバーフローが生じるので予測最大値は102311111_11111になる。第8回目のAD変換結果から最大変化量を減じることによって予測最小値は86911011_00101となる。この場合、MSB第9ビットから連続する2ビットの値11が共通するので、この2ビットの値が予測値として第9回目のAD変換に用いられる。図5は、実施の形態1の比較例として従来の予測変換方法によって第9回目の予測値を決定する方法について説明するための図である。入力信号は図4の場合と同じであり、図3に示した入力信号が用いられている。図5に示す予測変換方法では、特開2006-108893号公報特許文献1と同様に第1回目から第8回目のAD変換結果を比較することにより、これら8回の変換結果におけるMSBから連続した一致ビットが検出される。図5の場合、連続して一致するビットはMSBのみであり、MSBの値1が予測値として用いられる。[実施の形態1の効果]予測精度の向上、変換時間の短縮図4と図5を比較すれば明らかなように、本実施の形態の方法による図4の場合の方が、予測精度が高いために、より多くのビットを予測することができすなわち、予測範囲を狭めることができ、結果としてAD変換時間を短縮することができる。さらに、予測精度の向上によって、予測はずれを起き難くすることができる。図6は、図5と同じ予測変換方法を用いた場合において、入力信号のAD変換結果に対応して決まる予測範囲の一例を示す図である。図6において、入力信号のAD変換結果を実線で示し、予測範囲をドットで表示している。AD変換の分解能は8ビットである。図6に示すように、前回までの複数回のAD変換結果を比較して、MSBから連続して一致するビット数が増加するにつれて予測範囲が狭くなる。たとえば、上位2ビットが共通00の場合には、予測範囲は0000_0000から0011_1111である。上位1ビットが共通1の場合には、予測範囲は1000_0000から1111_1111である。MSBから連続して一致するビットがない場合には、全範囲を逐次比較方式によってAD変換しなければならない。図7は、本実施の形態の方法に従ってAD変換を行なう場合において、入力信号のAD変換結果に対応して決まる予測範囲の一例を示す図である。図7において、入力信号のAD変換結果を実線で示し、予測範囲をドットで表示している。入力信号は図6の場合と同じである。AD変換の分解能は8ビットである。図6と図7を比較すれば明らかなように、本実施の形態の方法による図7の場合の方が、予測範囲が狭いすなわち、予測精度が高いことがわかる。このため、AD変換時間を短縮することができる。ただし、入力信号が入力範囲の中央値1000_0000付近の場合には、最上位ビットが変化する場合があるので、予測範囲が全範囲0000_0000~1111_1111となる場合が生じる。このような場合においても予測変換を可能にする方法については、図23~図27を参照して後述する。消費電力の低減図8は、本実施の形態による他の効果について説明するための図である。図8Aのタイミング図は、予測変換を行なわない従来の逐次比較方式の場合を示し、図8Bのタイミング図は、本実施の形態に従って予測変換を行なう場合を示す。AD変換の分解能を10ビットとする。図8Aを参照して、予測変換を行なわない場合には、時刻t1~t2の間で、図1のサンプルホールド回路10は入力信号をサンプルホールドする。次の時刻t2~t4の間でサンプリングされた入力信号に対応する10ビットのAD変換値を決定するために、図1の逐次比較レジスタ13の設定値に対応するアナログ参照信号と入力信号との比較が合計10回行われる。図8Bを参照して、図1の変換値予測回路30によって上位3ビットの予測値が得られている場合には、残りの下位7ビットの変換値を決定するための比較動作が、時刻t2~t3の間で実行される。したがって3回分の比較動作時刻t3~時刻t4を行なわなくてよいので、消費電力が低減される。時間分解能の向上図9は、本実施の形態によるさらに他の効果について説明するための図である。図9Aのタイミング図は、予測変換を行なわない従来の逐次比較方式の場合を示し、図9Bのタイミング図は、本実施の形態に従って予測変換を行なう場合を示す。図9Aを参照して、予測変換を行なわない場合には、1データのAD変換に時刻t1から時刻t3までの時間を要したとする。図9Bを参照して、予測変換を行なう場合には、図8で説明したように比較動作の回数が減るので、1データのAD変換に要する時間が時刻t1から時刻t2までとなって減少する。したがって、AD変換が終了するとすぐに、図1のサンプルホールド回路10が次の入力信号のサンプルホールドを行なうようにすれば、全体として短時間で多くのAD変換結果が得られる。すなわち、入力信号をAD変換する際の時間分解能が向上することがわかる。<実施の形態2>[AD変換装置2の構成]図10は、この発明の実施の形態2によるAD変換装置2の構成を示すブロック図である。図10の変換値予測回路30Aは、予測ビット制御レジスタ35をさらに含む点で、図1の変換値予測回路30と異なる。予測ビット制御レジスタ35には、予測値を設定するビット数の最大値Mが予め格納される。以下の説明では、MSBを含めた上位Mビットを予測対象ビットと称する。予測対象ビットには予測値が設定可能である。図10の変換値予測回路30Aにおいて、演算器31およびレジスタ32,33の動作は図1の場合と同じである。すなわち、演算器31は、最大変化量抽出回路24によって抽出された最大変化量を前回X回目のAD変換結果に加算することによって予測最大値を算出し、算出した予測最大値をレジスタ32に格納する。さらに、演算器31は、最大変化量抽出回路24によって抽出された最大変化量を前回X回目のAD変換結果から減算することによって予測最小値を算出し、算出した予測最小値をレジスタ32に保持する。一致ビット判定部34Aは、レジスタ32,33に保持されている予測最大値と予測最小値とが、MSBから1ビット以上連続して一致するか否かを判定する。MSBから1ビット以上連続して一致する不変ビットのビット数Cが最大値Mよりも大きい場合には、一致ビット判定部34Aは、予測最大値または予測最小値の上位Mビットの値を今回X1回目のAD変換の予測値として予測変換制御回路15に出力する。不変ビットのビット数Cが最大値M以下の場合には、一致ビット判定部34Aは、不変ビットの全部の値を今回X1回目のAD変換の予測値として予測変換制御回路15に出力する。すなわち、MSBから連続して一致する予測対象ビットの値が今回X1回目のAD変換の予測値に利用される。図10のその他の点は図1の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。[AD変換装置2の動作]図11は、図10のAD変換装置2の動作を示すフローチャートである。図11のフローチャートは、図2のステップS109,S110に代えてステップS109A,S110Aが設けられている点で、図2のフローチャートと異なる。ステップS109Aにおいて、図10の一致ビット判定部34Aは、ステップS108で算出された予測最大値と予測最小値とを比較して、MSBから連続して一致する予測対象ビットの有無を判定する。そして、次のステップS110Aで、一致ビット判定部34Aは、MSBから連続して一致した予測対象ビットの値によってX1回目のAD変換に用いる予測値を生成し、生成した予測値を予測変換制御回路15に出力する。図11のその他のステップは図2の場合と同じであるので、同一または相当するステップには同一の参照符号を付して説明を繰り返さない。[実施の形態2の効果]上記のとおり、実施の形態2のAD変換装置2によれば、予測変換で予測値を決定するビット数の上限を任意に設定できるので、予測範囲の縮小拡大が可能になる。<実施の形態3>[AD変換装置3の構成]図12は、この発明の実施の形態3によるAD変換装置3の構成を示すブロック図である。図12のAD変換装置3は、AD変換結果が異常予測範囲外であるか否かを検出するための異常検出回路異常判定部とも称する25をさらに含む点で図1のAD変換装置1と異なる。さらに、AD変換装置3の変化量記憶部23Aには、各レジスタR1~Rpの値を初期化するためのリセット回路RSが設けられる。AD変換結果が予測範囲外の場合、予測値が設定されたビットよりも下位側のビットのAD変換値は全て0または全て1になる。異常検出回路25は、AD変換値がこのように0または1に張り付くことを検出することによって、AD変換結果が異常予測範囲外であることを検出する。異常検出回路25によってAD変換結果の異常が検出された場合には、リセット回路RSはレジスタR1~Rpの値を初期化する。これによって、次回以降のAD変換で誤った予測値が用いられることを防止し、AD変換結果の信頼性を高めることができる。異常検出回路25によってAD変換結果の異常が検出された場合には、さらに、予測変換制御回路15は、変換値予測回路による予測値を利用せずに逐次比較方式で全ビットのAD変換値を決定する。図12のその他の点は図1の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。[AD変換装置3の動作]図13は、図12のAD変換装置3の動作を示すフローチャートである。図12のフローチャートは、ステップS112,S113をさらに含む点で図2のフローチャートと異なる。図12、図13を参照して、ステップS104で、X-1回目の変換結果がレジスタ20からレジスタ21にシフトされ、X回目のAD変換結果がレジスタ20に保持される。このステップS104までのAD変換装置3の動作は図2の場合と同じである。次のステップS112は、予測変換が行なわれる第3回目以降X≧3のAD変換結果に対して実行される。ステップS112において、異常検出回路25は、レジスタ20に保持されたX回目の変換結果と一致ビット判定部34による判定結果とから、サンプルホールド回路10に保持されているアナログ入力信号Ainが予測範囲内か否か、すなわち、予測値が設定されたビットよりも下位のビットのAD変換値が全て0または全て1になっていないかどうかを判定する。この判定の結果、アナログ入力信号Ainが予測範囲内の場合にはステップS112でOK、ステップ105に処理が進む。ステップS105以降の各ステップの動作は図2の場合と同じである。一方、アナログ入力信号Ainが予測範囲外の場合にはステップS112でNG、変化量蓄積レジスタR1~Rpの値がリセットされた後ステップS113,ステップS101に処理が戻る。ステップS101では、AD変換が予測変換を用いずにAD変換が再度実行される。さらに、ステップS103で予測変換を用いずに次の回のAD変換が実行される。その後、ステップS104以降の各ステップが実行される。[AD変換装置3の効果]実施の形態4のAD変換装置4では、各回のAD変換を実行後に、AD変換結果が異常すなわち入力信号が予測範囲外となっているか否かが判定される。そして、AD変換結果が異常の場合には、変化量蓄積レジスタR1~Rpを初期化するとともに、予測変換を用いずにAD変換が再実行されるので、信頼性の高いAD変換結果を得ることができる。<実施の形態4>[AD変換装置4の構成]図14は、この発明の実施の形態4によるAD変換装置3の構成を示すブロック図である。図14のAD変換装置4は、AD変換結果が異常予測範囲外であるか否かを検出するための異常検出回路異常判定部とも称する26をさらに含む点で図1のAD変換装置1と異なる。さらに、図14のAD変換装置4では、AD変換部11Aの構成と、変換値予測回路30Bの一致ビット判定部34Bの構成とが、図1の場合と異なる。具体的に、AD変換部11Aは、比較器12の比較結果を保持するコンペアレジスタ17をさらに含む。変換値予測回路30Bの一致ビット判定部34Bは、予測範囲確認値予測上限値、予測下限値を生成する予測範囲確認値生成部36をさらに含む。以下、上記の異常検出回路26、AD変換部11A、および一致ビット判定部34Bの動作を信号の流れに沿って説明する。まず、一致ビット判定部34Bは、レジスタ32,33に保持されている予測最大値および予測最小値に基づいて、次回のAD変換の予測値を生成するとともに、予測範囲の上限値および下限値を生成する。たとえば、レジスタ32に保持されている予測最大値を10110_00110とし、レジスタ33に保持されている予測最小値を10101_11110とする。この場合、一致ビット判定部34Bは、予測値として上位3ビット101を生成し、予測範囲の上限値予測上限値として10111_11111を生成し、予測範囲の下限値予測下限値として、10100_00000を生成する。すなわち、予測上限値は、予測値が与えられたビットよりも下位のビットを全て1としたものであり、予測下限値は、予測値が与えられたビットよりも下位のビットを全て0としたものである。この後、一致ビット判定部34Bは、生成した予測値、予測上限値、および予測下限値を予測変換制御回路15Aに出力する。予測変換制御回路15Aは、サンプルホールド回路10によって新たに入力信号Ainがサンプリングされると、まず、予測上限値をDA変換器14に出力する。比較器12は、サンプルホールド回路10に保持されている入力信号AinとDA変換後の予測上限値とを比較し、比較結果をコンペアレジスタ17に出力する。次に予測変換制御回路15Aは、予測下限値をDA変換器14に出力する。比較器12は、サンプルホールド回路10に保持されている入力信号AinとDA変換後の予測下限値とを比較し、比較結果をコンペアレジスタ17に出力する。異常検出回路26は、コンペアレジスタ17に保持されている比較結果を受けて、予測上限値に対応するアナログ値がサンプルホールド回路10に保持されている入力信号Ainよりも小さいか否か、もしくは、予測下限値に対応するアナログ値がサンプルホールド回路10に保持されている入力信号Ainよりも大きいか否かを判定する。予測上限値に対応するアナログ値が入力信号Ainよりも小さい場合、もしくは、予測下限値に対応するアナログ値が入力信号Ainよりも大きい場合、異常検出回路26は、予測変換制御回路15Aに異常発生入力信号が予測範囲外であることを通知する。予測変換制御回路15Aは、異常検出回路26から異常発生の通知を受けていない場合には、一致ビット判定部34Bから出力された予測値を利用して、予測値が設定されたビットよりも下位側のビットについて逐次比較方式によってAD変換値を決定する。一方、予測変換制御回路15Aは、異常検出回路26から異常発生の通知を受けている場合には、予測変換を行なわずに全ビットのAD変換値を逐次比較方式によって決定する。図14のその他の点は図1の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。[AD変換装置4によるAD変換動作]図15は、図14のAD変換装置4の動作を示すフローチャートである。図15のフローチャートは、ステップS114~S116をさらに含む点で図1のフローチャートと異なる。図14、図15を参照して、ステップS109で、一致ビット判定部34Bは、ステップS108で算出された予測最大値と予測最小値とを比較して、MSBから連続して一致するビットがあるか否かを判定する。そして、次のステップS110で、一致ビット判定部34Bは、MSBから連続した一致ビットの値によってX1回目のAD変換に用いる予測値を生成し、生成した予測値を予測変換制御回路15Aに出力する。このステップS110までのAD変換装置4の動作は図2の場合と同じである。次のステップS114において、一致ビット判定部34Bは、ステップS109、S110の結果に基づいて予測範囲の確認値予測上限値、予測下限値を生成する。生成された予測上限値および予測下限値は予測変換制御回路15Aに出力される。次のステップS115で、予測上限値および予測下限値が順に予測変換制御回路15AからDA変換器14に出力されることによって、比較器12は、予測上限値に対応するアナログ値とサンプルホールド回路10に保持されている入力信号Ainとを比較するとともに、予測下限値に対応するアナログ値とサンプルホールド回路10に保持されている入力信号Ainとを比較する。異常検出回路26は、予測上限値に対応するアナログ値が入力信号Ain以上であり、かつ、予測下限値に対応するアナログ値が入力信号Ain以下の場合にはステップS115でYES、予測変換制御回路15Aに正常入力信号Ainが予測範囲内を通知する。この場合、予測変換制御回路15Aは、ステップS110で生成された予測値を利用してX1回目のAD変換を行なうステップS111。以下、パラメータXの値を1ずつ増加しながら、ステップS104以降の各ステップが繰り返される。一方、予測上限値に対応するアナログ値が入力信号Ainより小さいか、もしくは、予測下限値に対応するアナログ値が入力信号Ainより大きい場合にはステップS115でNO、異常検出回路26は、予測変換制御回路15Aに異常入力信号Ainが予測範囲外を通知する。この場合、予測変換制御回路15Aは、予測変換によらずにX1回目のAD変換を実行することによって全ビットのAD変換値を逐次比較方式によって決定するステップS116。以下、パラメータXの値を1ずつ増加しながら、ステップS104以降の各ステップが繰り返される。[AD変換装置4の効果]実施の形態4のAD変換装置4では、各回のAD変換を実行する前に、入力信号が予測範囲に入っているか否かが判定されるので、異常予測範囲外という結果になっても変化量蓄積レジスタR1~Rpを初期化する必要がない。そして、異常の場合には、予測変換を用いずにAD変換が実行されるので、実施の形態3の場合よりも信頼性の高いAD変換結果を得ることができる。<実施の形態5>[AD変換装置5の構成]図16は、この発明の実施の形態5によるAD変換装置5の構成を示すブロック図である。実施の形態5のAD変換装置5は、実施の形態2のAD変換装置2と実施の形態3のAD変換装置3とを組み合せたものである。すなわち、図16において、変換値予測回路30Aは、予測ビット制御レジスタ35をさらに含む点で、実施の形態3で説明した図12の変換値予測回路30と異なる。予測ビット制御レジスタ35には、予測値を設定するビット数の最大値Mが格納される。MSBを含めた上位Mビットを予測対象ビットと称する。図16の変換値予測回路30Aにおいて、一致ビット判定部34Aは、レジスタ32,33に保持されている予測最大値と予測最小値とを比較して、MSB側から1ビット以上連続して一致する予測対象ビットの有無を判定する。そして、一致ビット判定部34Aは、MSB側から連続して一致する予測対象ビットがあれば、その値を予測値として予測変換制御回路15に出力する。異常検出回路25は、レジスタ20に保持されたX回目のAD変換結果を受けて、予測値が設定されたビットよりも下位側のビットのAD変換値が全て0または全て1となる異常状態すなわち、AD変換結果が予測範囲外となっているか否かを判定する。異常検出回路25によってAD変換結果の異常が検出された場合には、リセット回路RSはレジスタR1~Rpの値を初期化する。これによって、次回以降のAD変換で誤った予測値が用いられることを防止し、AD変換結果の信頼性を高めることができる。この場合、予測変換制御回路15は、今回と次回のAD変換では、変換値予測回路による予測値を利用せずに逐次比較方式で全ビットのAD変換値を決定する。さらに、異常検出回路25によってAD変換結果の異常が検出された場合には、異常検出回路25は、予測ビット制御レジスタ35に設定されている最大値Mを減少させる。これによってAD変換の予測範囲を広げることができる。図16のその他の点は図1、図12で説明したとおりであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。[AD変換装置5によるAD変換動作]図17は、図16のAD変換装置5の動作を示すフローチャートである。図17のフローチャートは、ステップS113に代えてステップS113Aが設けられている点で、図13のフローチャートと異なる。図16、図17を参照して、ステップS112で、異常検出回路25は、サンプルホールド回路10に保持されているアナログ入力信号Ainが予測範囲内か否か、すなわち、予測値が与えられたビットよりも下位のビットのAD変換値が全て0または全て1になっていないかどうかを判定する。この判定の結果、アナログ入力信号Ainが予測範囲外の場合にステップS112でNG、ステップS113Aに処理が進む。ステップS113Aにおいて、変化量蓄積レジスタR1~Rpの値がリセットされる。さらに、異常検出回路25は、予測ビット制御レジスタ35に設定されている最大値Mを減少させる。これによってAD変換の予測範囲が広がる。その後ステップS101に処理が戻る。図17のフローチャートは、さらに、ステップS109,S110に代えてステップS109A,S110Aがそれぞれ設けられている点で、図13のフローチャートと異なる。ステップS109Aにおいて、図16の一致ビット判定部34Aは、ステップS108で算出された予測最大値と予測最小値とを比較して、MSBから連続して一致する予測対象ビットの有無を判定する。そして、次のステップS110Aで、一致ビット判定部34Aは、MSBから連続して一致した予測対象ビットの値によってX1回目のAD変換に用いる予測値を生成し、生成した予測値を予測変換制御回路15に出力する。図17のその他のステップは図2、図13で説明したとおりであるので、同一または相当するステップには同一の参照符号を付して説明を繰り返さない。[AD変換装置5の効果]実施の形態5のAD変換装置5によれば、予測範囲外の信号が入力された場合に、予測値のビット数が削減されるので、その後のAD変換が予測範囲外となる確率を減らすことができる。<実施の形態5の変形例>[AD変換装置6の構成]図18は、この発明の実施の形態5の変形例によるAD変換装置6の構成を示すブロック図である。実施の形態5の変形例によるAD変換装置6は、実施の形態2のAD変換装置2と実施の形態4のAD変換装置4とを組み合わせたものである。すなわち、図18において、変換値予測回路30Cは、予測ビット制御レジスタ35をさらに含む点で、実施の形態4で説明した図14の変換値予測回路30Bと異なる。予測ビット制御レジスタ35には、予測値を設定するビット数の最大値Mが格納される。MSBを含めた上位Mビットを予測対象ビットと称する。図18の変換値予測回路30Cにおいて、一致ビット判定部34Cは、レジスタ32,33に保持されている予測最大値と予測最小値とを比較して、MSB側から1ビット以上連続して一致する予測対象ビットの有無を判定する。そして、一致ビット判定部34Aは、MSB側から連続して一致する予測対象ビットがあれば、その値を予測値として予測変換制御回路15に出力するともに、予測範囲の上限値および下限値を生成して予測変換制御回路15に出力する。図18のその他の点は図14の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。[AD変換装置6によるAD変換動作]図19は、図18のAD変換装置6の動作を示すフローチャートである。図19のフローチャートは、ステップS109,S110に代えてステップS109A,S110Aがそれぞれ設けられている点で、図15のフローチャートと異なる。ステップS109Aにおいて、図18の一致ビット判定部34Cは、ステップS108で算出された予測最大値と予測最小値とを比較して、MSBから連続して一致する予測対象ビットの有無を判定する。そして、次のステップS110Aで、一致ビット判定部34Aは、MSBから連続して一致した予測対象ビットの値によってX1回目のAD変換に用いる予測値を生成し、生成した予測値を予測変換制御回路15に出力する。図19のその他のステップは図2、図15で説明したとおりであるので、同一または相当するステップには同一の参照符号を付して説明を繰り返さない。[AD変換装置6の効果]AD変換装置6によれば、予測範囲外の信号が入力された場合に、予測値のビット数が削減されるので、その後のAD変換が予測範囲外となる確率を減らすことができる。<実施の形態6>[AD変換装置7の構成]図20は、この発明の実施の形態6によるAD変換装置7の構成を示すブロック図である。図20の変化量記憶部23Bは、初期値設定回路ISを含む点で図1の変化量記憶部23と異なる。初期値設定回路ISは、変化量蓄積レジスタR1~Rpの初期値を設定する。変化量蓄積レジスタR1~Rpに初期値を設定することにより、第2回目のAD変換から予測変換を行なうことができる。なお、各レジスタR1~Rpの初期値として最大値11...1を設定した場合には、第1~第p回目までのAD変換では予測変換が行なわれず、p1回目から予測変換が行なわれることになる。[AD変換装置7によるAD変換動作]図21は、図20のAD変換装置7の動作を示すフローチャートである。図21のフローチャートは、ステップS101の前にステップS119を含む点で図2のフローチャートと異なる。ステップS119では、変化量蓄積レジスタR1~Rpの初期値が設定される。なお、実施の形態6の場合には、第2回目のAD変換から予測変換が可能であるので、図2のフローチャートと異なり、図21のフローチャートにはステップS103が設けられていない。ステップS104~S106は、第2回目以降X≧2から実行される。<実施の形態7>上記の各実施の形態において、変換値予測回路30,30A,30B,30Cは、動作状態および非動作状態のいずれかに切換え可能としてもよい。変換値予測回路30,30A,30B、30Cは、非動作状態のとき、AD変換に用いられる予測値を生成しない。この場合、AD変換部11は、通常の逐次比較方式で全ビットのAD変換値を決定する。変化量記憶部23,23A,23Bは変化量のモニターのみを行なう。<実施の形態8>上記の各実施の形態において、変換値予測回路30,30A,30B,30Cは、AD変換によって求める全ビットのうち1または複数の特定ビットについては、前回までのAD変換結果によらずに予め設定された予測値を直接与えるようにしてもよい。この場合、変換値予測回路30,30A,30B,30Cは、これらの特定ビットを除く残余のビットのうち一部の予測値を、最大変化量抽出回路24によって抽出された最大変化量に基づいて決定する。上記の構成によれば、使用条件や動作時間に応じて値が固定できるビットが予め想定できる場合に、それ以外のビットについて予測変換を行なうことによって、さらなる高速化および低消費電力化が可能になる。<実施の形態9>[実施の形態1~8のAD変換装置の問題点]図22は、これまで説明した各実施の形態によるAD変換装置の問題点について説明するための図である。図22では、入力信号Ainの電圧波形が実線で示される。入力信号Ainの入力電圧範囲は0~5Vである。図22を参照して、入力信号Ainの電圧値が入力電圧範囲の中央値2.5V付近の場合には、図1の予測最大値のMSBと予測最小値のMSBとが異なる確率が高くなる。この場合、MSBから連続して一致するビットが得られないので、全ビットのAD変換を行なうことになる。たとえば、図22で前回の入力電圧がV1の場合には、予測最大値と予測最小値のいずれも2.5Vよりも大きいので、予測最大値のMSBと予測最小値のMSBはいずれも1となり、少なくともMSBについては予測値を設定することができる。ところが、図22において前回の入力電圧がV3の場合には、予測最大値は2.5Vよりも大きくなるMSBは1のに対して、予測最小値は2.5Vよりも小さくなるMSBは0。この場合、今回の入力電圧V4が予測範囲の中に入っているのにもかかわらず、予測変換を行なうことができない。図22において、前回の入力電圧がV5であり、今回の入力電圧がV6である場合も同様である。実施の形態9によるAD変換装置8は、入力信号が入力範囲の中央付近で変動する場合でも、予測変換を可能にするものである。以下、具体的に説明する。[AD変換装置8の構成]図23は、この発明の実施の形態9によるAD変換装置8の構成を示すブロック図である。図23のAD変換装置8では、AD変換部11Bの構成および動作が図1のAD変換装置1のAD変換部11と異なる。さらに、図23のAD変換装置8は、図1と同じ第1の変換値予測回路30の他に、第2の変換値予測回路41を含む点で図1のAD変換装置1と異なる。図23のその他の点は図1の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。AD変換部11Bの構成および動作図23を参照して、AD変換部11Bは、比較器12と、逐次比較レジスタ13と、DA変換器14と、予測変換制御回路15Bと、MSB判定回路40とを含む。このうち、比較器12、逐次比較レジスタ13、およびDA変換器14は図1の場合と同じである。予測変換制御回路15Bは、第1または第2の変換値予測回路30,41から受けた予測結果に基づいて、逐次比較レジスタ13の上位ビットに予測値を設定する。AD変換部11Bは、予測値が設定されたビット以外について逐次比較方式によってAD変換値を決定する。さらに、以下に詳しく説明するように、AD変換部11Bは、全ビットのAD変換に先行してMSBのAD変換値のみを逐次比較方式によって決定する場合がある。MSB判定回路40は、AD変換部11Bが決定した今回のMSBのAD変換値を受けて、レジスタ20に保持されている前回X回目のAD変換結果のMSBと比較し、前回X回目と今回X1回目とでMSBが変化したか否かを判定する。第2の変換値予測回路41の構成および動作第2の変換値予測回路41は、一致ビット判定部34によってMSBから連続して一致するビットが得られなかった場合すなわち、予測最大値のMSBと予測最小値のMSBとが異なる場合、もしくは、MSB判定回路40によって前回X回目と今回X1回目とでMSBが変化していると判定された場合に、AD変換の予測値を生成するために設けられている。図23に示すように、変換値予測回路41は、有効ビット数抽出回路43と、予測値設定回路44と、選択回路42とを含む。有効ビット数抽出回路43は、最大変化量抽出回路24によって抽出された最大変化量について、MSB側から見て最初に1が現れるビット言い換えると、最大変化量の有効ビット数Kを抽出する。全ビット数をNとして、MSB側からLビット目に最初に1が現れるとすると、最大変化量の有効ビット数Kは、N-L-1である。予測値設定回路44は、今回X1回目のMSBが1の場合、MSB側から数えて第2ビット目から第L-1ビット目すなわち、第N-Kビット目までの各ビットの予測値を0にする。予測値設定回路44は、今回X1回目のMSBが0の場合、MSB側から数えて第2ビット目から第L-1ビット目すなわち、第N-Kビット目までの各ビットの予測値を1にする。なお、予測値設定回路44は、最大変化量の有効ビット数KがNまたはN-1の場合すなわち、フルスケールに近い場合、言い換えると、L=1またはL=2の場合には予測値を設定しない。この場合、AD変換部11Bは、予測変換を行なわずに、既にAD変換値が確定しているMSBを除いて、MSBの次のビットからLSBまでを逐次比較方式によって決定する。選択回路42は、予測最大値のMSBと予測最小値のMSBが一致しない場合、もしくは、前回X回目のAD変換結果のMSBと今回X1回目のMSBとが一致しない場合に、予測値設定回路44によって生成された予測値を今回X1回目のAD変換の予測値に選択する。選択回路42は、それ以外の場合には、一致ビット判定部34によって生成された予測値を今回X1回目のAD変換の予測値に選択する。[AD変換の具体例]図24は、図23のAD変換装置8によるAD変換の具体例について説明するための図である。図24には、8ビットの分解能のAD変換において、前回X回目のAD変換結果が0111_1110であり、抽出された最大変化量が0000_0110となる例が記載されている。実施の形態1で説明したように、図23の第1の変換値予測回路30の演算器31は、予測最大値1000_0100および予測最小値0111_1000を算出して、レジスタ32,33にそれぞれ記憶させる。一致ビット判定部34は、予測最大値と予測最小値とを比較して、MSBから連続して一致するビットの有無を判定する。図24に示す例では、予測最大値のMSBと予測最小値のMSBが異なるのでMSBから連続して一致するビットはない。このため、今回X1回目のAD変換結果が1000_0010となっていて、予測最大値と予測最小値の間にあったとしても、予測変換を行なうことができない。一方、本実施の形態の場合には、まず、AD変換部11Bが、今回の入力信号Ainに対応したMSBのAD変換値である1を確定する。さらに、有効ビット数抽出回路43が、最大変化量0000_0110について最初に1が現れるビットである第2ビットMSBから6ビット目を抽出するすなわち、最大変化量の有効ビット数は3である。これらの結果を受けて、予測値設定回路44は、MSB側から数えて第2ビット目から第5ビット目第6ビットから第3ビットまでの予測値を0MSBの値を反転したものに設定する。この予測値は、選択回路42によって選択されることによって、予測変換制御回路15Bに出力される。[AD変換装置8によるAD変換動作]図25は、AD変換装置8によるAD変換手順を示したフローチャートである。図23、図25を参照して、ステップS201で、X回目のAD変換結果がレジスタ20に格納されると、変化量算出回路22がX回目とX-1回目との変化量を算出し、最大変化量抽出回路24は、X回目までの所定回数のAD変換結果に基づいて最大変化量を抽出する。第1の変換値予測回路30の演算器31は、X回目のAD変換結果と抽出された最大変化量に基づいて、予測最大値X回目のAD変換結果最大変化量および予測最小値X回目のAD変換結果-最大変化量を算出してレジスタ32,33に格納する。次のステップS202で、一致ビット判定部34は、予測最大値と予測最小値とを比較して、MSBから1ビット以上連続して一致するビット不変ビットと称するが有るか否かを判定する。不変ビットがある場合にはステップS202でYES、予測変換制御回路15Bは、不変ビットの値を予測値に設定するステップS203。その後、ステップS209で、AD変換部11Bは、不変ビットよりも下位側Lビット目からLSBまでの各ビットのAD変換値を逐次比較方式で決定する。こうして、X1回目のAD変換が完了する。一方、不変ビットが無い場合予測最大値のMSBと予測最小値のMSBが一致しない場合にはステップS202でNO、AD変換部11Bは、サンプルホールド回路10に保持されている入力信号Ainに基づいて、X1回目のAD変換におけるMSBの値のみを決定するステップS204。次のステップS205で、有効ビット数抽出回路43は、最大変化量抽出回路24で抽出された最大変化量について、MSB側から見て最初に1が現れるビットMSBからLビット目とするを抽出する。次に、予測値設定回路44は、ステップSS204で確定したMSBが1の場合ステップS206でYES、MSBの次のビットから第L-1ビット目までの予測値を0に設定するステップS207。予測値設定回路44は、ステップS204で確定したMSBが0の場合ステップS206でNO、MSBの次のビットから第L-1ビット目までの予測値を1に設定するステップS208。なお、予測値設定回路44は、最大変化量の有効ビット数KがNまたはN-1の場合、すなわち、L=1またはL=2の場合には予測値を設定しない。この場合、予測変換制御回路15Bは、予測変換を行なわずに、MSBの次のビットからLSBまでのAD変換値を逐次比較方式によって決定する。ステップS207,S208で予測値が決定されると、次のステップS209で、AD変換部11Bは、Lビット目からLSBまでのAD変換値を逐次比較方式で決定する。こうして、X1回目のAD変換が完了する。[AD変換動作の変形例]図26は、図25のAD変換手順の変形例を示すフローチャートである。図25、図26を参照して、変形例によるAD変換手順では、サンプルホールド回路10によって新しい入力信号Ainがサンプリングされる度に、逐次比較方式によってMSBの値を決定するステップS204が最初に必ず実行される。次のステップS210で、MSB判定回路40は、前回X回目のAD変換結果のMSBと比較して、ステップS204で決定した今回X1回目のMSBが変化しているか否かを判定する。前回からMSBが変化していない場合にはステップS204でNO、ステップS201に処理が進む。ステップS201で、最大変化量抽出回路24は、X回目までの所定回数のAD変換結果に基づいて最大変化量を抽出する。第1の変換値予測回路30の演算器31は、予測最大値X回目のAD変換結果最大変化量および予測最小値X回目のAD変換結果-最大変化量を算出してレジスタ32,33に格納する。次のステップS203で、一致ビット判定部34は、予測最大値と予測最小値とを比較して、MSBから1ビット以上連続して一致するビット不変ビットを検出する。予測変換制御回路15Bは、検出した不変ビットの値を予測値に設定する。その後、ステップS209で、AD変換部11Bは、検出した不変ビットよりも下位のLビット目からLSBまでのAD変換値を逐次比較方式で決定する。こうして、X1回目のAD変換が完了する。一方、前回からMSBが変換している場合にはステップS210でYES、ステップS205に処理が進む。以降の手順ステップS205~S209は、図25の場合と同じであるので、同一のステップには同一の参照符号を付して説明を繰り返さない。[実施の形態9の効果]上記のように実施の形態9のAD変換装置8によれば、入力信号Ainが入力電圧範囲の中央値付近で変動するために、第1の変換値予測回路30で算出される予測最大値のMSBと予測最小値のMSBが異なっている場合や、前回のAD変換値のMSBと今回のAD変換値のMSBとが異なる場合でも、予測変換が可能になる。このため、逐次比較方式によってAD変換を実施するビット数を削減することができるので、AD変換時間を短縮し、消費電力を低減することができる。<実施の形態10>[AD変換装置9の動作]図27は、この発明の実施の形態10によるAD変換装置9の構成を示すブロック図である。図27のAD変換装置9は、異常検出回路25をさらに含む点で図23のAD変換装置8と異なる。異常検出回路25は、実施の形態3の図12で説明したものと同様のものであり、AD変換結果が異常予測範囲外であるか否かを検出する。具体的には、異常検出回路25は、予測値が設定されたビットよりも下位側のビットのAD変換値が、全て0または全て1になっているか否かを検出する。予測変換制御回路15Bは、AD変換結果が異常予測範囲外であることが検出された場合には、逐次比較方式で全ビットのAD変換を再度実行する。さらに、変化量蓄積レジスタR1~Rpの値が初期化される。これによって、次回以降のAD変換で誤った予測値が用いられることを防止し、AD変換結果の信頼性を高めることができる。図27のその他の点は図23の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。[AD変換装置9の効果]実施の形態10のAD変換装置9では、各回のAD変換を実行後に、AD変換結果が異常すなわち入力信号が予測範囲外となっているか否かが判定される。そして、AD変換結果が異常の場合には、変化量蓄積レジスタR1~Rpを初期化するとともに、予測変換を用いずにAD変換が再実行されるので、信頼性の高いAD変換結果を得ることができる。今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"