"半導体基板に、第1のトランジスタを形成する第1の領域、及び、第2のトランジスタを形成する第2の領域を少なくとも含む複数の領域を形成し、前記複数の領域のうち、前記第2のトランジスタのゲート領域を除く領域を覆うレジストマスクを形成し、不活性イオンを、前記第2のトランジスタのゲート領域の半導体基板の表面に注入し、前記レジストマスクを除去し、酸化処理により、前記複数の領域に絶縁膜を形成し、前記第1のトランジスタのゲート電極を前記第1の領域上に、前記第2のトランジスタのゲート電極を前記第2のトランジスタのゲート領域上に形成し、前記第1及び第2のトランジスタのソース電極及びドレイン電極を形成する半導体装置の製造方法。前記酸化処理は、前記第1の領域の絶縁膜を形成する条件で実施されることを特徴とする請求項1記載の半導体装置の製造方法。前記酸化処理によって、前記第1の領域より厚い絶縁膜が前記第2のトランジスタのゲート領域に形成されることを特徴とする請求項1または2記載の半導体装置の製造方法。前記第1及び第2のトランジスタのソース電極及びドレイン電極の形成は、前記第1及び第2のトランジスタのゲート電極が形成された後、前記ゲート電極のサイドウォールを形成し、前記ゲート電極及び前記サイドウォールが形成された領域を除く領域の前記絶縁膜を除去し、前記第1及び第2のトランジスタのソース電極及びドレイン電極を形成することを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置の製造方法。前記第1及び第2のトランジスタのソース電極及びドレイン電極の形成は、前記第1及び第2のトランジスタのゲート電極が形成された後、前記ゲート電極が形成された領域を除く領域の前記絶縁膜を除去し、前記ゲート電極のサイドウォールを形成し、前記第1及び第2のトランジスタのソース電極及びドレイン電極を形成することを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置の製造方法。前記第1の領域は、前記半導体装置を制御するコア部を形成する領域であり、前記第2の領域は、データを入出力する入出力部と、データを保持するメモリ部とのいずれかを形成する領域であることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置の製造方法。前記複数の領域は、半導体基板に犠牲酸化膜を生成して形成され、前記レジストマスクは、前記犠牲酸化膜を除去した後、形成され、前記不活性イオンは、前記犠牲酸化膜を除去した、前記第2のゲート領域の半導体基板の表面に注入されることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置の製造方法。前記複数の領域は、半導体基板に犠牲酸化膜を生成して形成され、前記不活性イオンは、前記犠牲酸化膜を介して前記第2のゲート領域の半導体基板の表面に注入され、前記不活性イオンの注入後、前記犠牲酸化膜を除去することを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置の製造方法。前記複数の領域は、さらに第3のトランジスタを形成する第3の領域を含み、前記第3のトランジスタを形成する工程として、さらに、前記不活性イオンを、前記第2のゲート領域の半導体基板の表面に注入後、前記複数の領域のうち、前記第3のトランジスタのゲート領域以外を覆うレジストマスクを形成し、不活性イオンを、前記第3のトランジスタのゲート領域の半導体基板の表面に注入し、前記複数の領域に絶縁膜を形成後、前記第1及び第2のトランジスタのゲート電極に加え、前記第3のトランジスタのゲート電極を前記第3のゲート領域上に形成し、前記第3のトランジスタのソース電極及びドレイン電極を形成することを特徴とする請求項1乃至8のいずれか一項に記載の半導体の製造方法。前記第2の領域と前記第3の領域とは、一方がデータを入出力する入出力部であり、他方がデータを保持するメモリ部であることを特徴とする請求項9記載の半導体装置の製造方法。ロジック回路用のコアトランジスタを形成するコア部と、DRAMDynamicRandomAccessMemoryセルアレイ用のトランジスタを形成するDRAM部とを混載させた半導体装置であって、前記コアトランジスタは、第1のゲート絶縁膜を有し、前記DRAMセルアレイ用のトランジスタは、膜厚が前記第1のゲート絶縁膜より厚く、ゲート電極が形成される領域と、前記第1のゲート絶縁膜と同じ厚さの領域とを含む第2のゲート絶縁膜を有する半導体装置。入出力回路用のトランジスタを形成するI/O部をさらに備え、前記入出力回路用のトランジスタは、膜厚が前記第1のゲート絶縁膜より厚く、ゲート電極が形成される領域と、前記第1のゲート絶縁膜と同じ厚さの領域とを含む第3のゲート絶縁膜を有することを特徴とする請求項11記載の半導体装置。しかしながら、特許文献1から3に開示されているような方法を用いて、ゲート絶縁膜を厚膜化し、ゲートリークを低減させるには、不活性イオンのある程度の注入量を必要とする。図17にゲートリークとフッ素イオンの注入量との関係を示す。図17に示すように、フッ素イオンの注入量を増やすと、ゲートリークが低減する。従って、ゲートリークを十分に低減させるためには例えば1桁以上、フッ素イオンの注入量を1e15cm-21×1015/cm2近くに設定する必要がある。一方、不活性イオンの注入量を増やすと、注入欠陥起因による接合リークも増加する。図18に接合リークとフッ素イオンの注入量との関係を示す。図18に示すように、フッ素イオン注入量を増やすと、接合リークが増加する。この接合リークは、DRAMセルのデータ保持時間を確保するためには大きな問題となる。このように、不活性イオンの注入によって、異なる膜厚のゲート絶縁膜を形成する半導体装置の製造方法において、接合リークの抑制が困難であった。本発明に係る半導体装置の製造方法の一態様は、半導体基板に、第1のトランジスタを形成する第1の領域、及び、第2のトランジスタを形成する第2の領域を少なくとも含む複数の領域を形成する。続いて、複数の領域のうち、前記第2のトランジスタのゲート領域を除く領域を覆う言い換えると、第2のトランジスタのゲート領域のみ開口させるレジストマスクを形成する。その後、不活性イオンを、前記第2のトランジスタのゲート領域の半導体基板の表面に注入し、前記レジストマスクを除去する。次に、酸化処理により、前記複数の領域に絶縁膜を形成し、前記第1のトランジスタのゲート電極を前記第1の領域上に、前記第2のトランジスタのゲート電極を前記第2のトランジスタのゲート領域上に形成する。その後、前記第1及び第2のトランジスタのソース電極及びドレイン電極を形成する。上述した方法により、第2の領域において、ソース電極、ドレイン電極を形成する領域第2のソース、ドレイン領域へ不活性イオンを注入することなく、ゲート電極を形成する領域第2のゲート領域のみに不活性イオンを注入することができる。その結果、不活性イオンの注入に起因する接合リークの発生を防止することができる。本発明に係る半導体装置の一態様は、ロジック回路用のコアトランジスタを形成するコア部と、DRAMDynamicRandomAccessMemoryセルアレイ用のトランジスタを形成するDRAM部とを混載させた半導体装置である。前記コアトランジスタは、第1のゲート絶縁膜を有する。前記DRAMセルアレイ用のトランジスタは、膜厚が前記第1のゲート絶縁膜より厚く、ゲート電極が形成される領域と、前記第1のゲート絶縁膜と同じ厚さの領域とを含む第2のゲート絶縁膜を有する。本発明によれば、不活性イオンの注入によって、異なる膜厚のゲート絶縁膜を形成する半導体装置の製造方法において、接合リークの発生を抑制することが可能となる。以下、本発明の実施形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明は省略する。本発明の一態様では、ゲート絶縁膜の厚膜化と接合リークの抑制とを、不活性イオンを注入する領域を限定することにより実現する。具体的には、厚膜化したい素子の領域全体に不活性イオンを注入するのではなく、注入領域をゲート電極となるゲート領域に限定して行う。これにより、厚膜化が必要であるゲート領域の酸化膜のみを増膜させ、ソース、ドレインとなるソースドレイン領域には注入欠陥の侵入を最小限にし、接合リークの増加を抑制する。以下に説明する各実施形態では、DRAMを混載する半導体装置を一例として説明する。半導体装置の一例として、ロジック回路用のコアトランジスタを形成するCore部、入出力回路用のトランジスタを形成するI/O部、及びDRAMセルアレイ用のトランジスタを形成するDRAM部を含む3つの領域でトランジスタを形成する工程を説明する。なお、各実施形態では、異なる3種類の膜厚のゲート絶縁膜を形成する工程を説明するが、異なる2種類の膜厚のゲート絶縁膜を形成する場合であっても、本発明の半導体装置の製造方法を適用できることは言うまでもない。以下、図面を参照して各実施形態の半導体装置の製造方法を説明する。実施形態1.図1~9に本発明の実施形態1に係る半導体装置の製造方法の製造工程を説明する断面図を示す。各図面において、説明を容易にするため、各素子の領域Core部、I/O部、DRAM部の境界を、STI2上を縦断する点線で表している。シリコン基板SI基板、半導体基板1に、STI素子分離絶縁膜2を埋め込み、各素子を形成する領域Core部、I/O部及びDRAM部を区画する図1。STIShallowTrenchIsolation形成、Vthしきい値電圧調整のための注入工程までは通常の製造工程と同じであるため詳細な説明を省略する。続いて、シリコン基板1表面の全領域にレジストマスク3を形成した後、リソグラフィ技術を用いて、I/O部の領域全体を開口し、増膜のための不活性イオンの注入を行う図2。ここで、注入する不活性イオンの種類はF、Ar、Nなどの不活性元素であり、注入量は必要な膜厚により調節される。不活性イオンがF、Ar、Nである場合、注入エネルギーは、40keV以下で、注入量は、le14cm-21×1014/cm2以上とする。次に、レジストマスク3を除去し、シリコン基板1表面の全領域にレジストマスク3を形成する。その後、リソグラフィ技術を用いて、DRAM部の領域のうち、ゲート電極となるゲート領域のみを開口し、増膜のための不活性イオンの注入を行う図3。図3において、レジストマスク3が開口された領域が、DRAM部のトランジスタのゲート電極を形成するゲート領域である。ここで、注入する不活性イオンの種類はF、Ar、Nなどの不活性元素であり、注入量は必要な膜厚により調節される。不活性イオンがF、Ar、Nである場合、注入エネルギーは、40keV以下で、注入量は、le14cm-2以上とする。一般には、リソグラフィの精度が20nmで、サイドウォールの幅が20~30nmである。これを考慮すると、ゲート領域のみを開口する場合、サイドウォール直下のLDDLightlyDopedDrainとなる領域第1の拡散層には不活性イオンが注入される可能性があるが、サイドウォール外側のソース電極、ドレイン電極となる領域ソース、ドレイン領域には不活性イオンが注入されることはない。従って、ゲート領域への不活性イオン注入に起因する欠陥がソース、ドレイン領域に生じることはない。言い換えると、不活性イオンを注入する領域をゲート領域に限定することにより、ゲート領域に対する不活性イオン注入に起因する接合リークを抑制することができる。なお、図2に示すI/O部への不活性イオン注入と図3に示すDRAM部のゲート領域への不活性イオン注入との順番は逆でも良い。次に、ゲート絶縁膜となる酸窒化膜形成のため、ゲート酸化及び窒化を行う。具体的には、レジストマスク3を除去し、酸化及び窒化処理を実施して、シリコン基板1の表面に酸窒化膜4を形成する図4。図4では、複数の膜厚の酸窒化膜4を区別するため、符号41~43を用いて示す。以降の説明において、単に酸窒化膜4という場合、酸窒化膜41~43のうちの少なくとも一つを含む。ここでの酸化及び窒化処理は、Core部のゲート絶縁膜を形成する条件に従って実施される。不活性イオン注入処理を実施しているため、Core部及びDRAM部のゲート領域以外の酸窒化膜41、I/O部の酸窒化膜42、及び、DRAM部のゲート領域の酸窒化膜43は、それぞれ異なる膜厚で形成される。これにより、Core部、I/O部、DRAM部それぞれに所望の膜厚の酸窒化膜を形成できる。特に、図4に一部拡大して示すように、DRAM部では、ゲート領域のみ、Core部及びDRAM部のゲート領域以外の酸窒化膜41に比べ、増膜された酸窒化膜43が形成される。なお、拡大した図は説明のため模式的に示しており、酸窒化膜43の輪郭を正確に示すものではない。次に、高誘電率膜5、メタル6、ポリシリコン7を酸窒化膜4上に積層し、ドライエッチングにより、ゲート電極を形成する図5。このとき、酸窒化膜4はエッチングされずに残る。その後、図6に示すように、各素子において、エクステンション、LDDなどの注入を行って第1の拡散層8を形成後、サイドウォール9を形成し、DDDDeeplyDopedDrainの注入を行い、ソース電極及びドレイン電極となる第2の拡散層10を形成する。最後にシリコン基板1表面上に露出している酸窒化膜4を、ドライエッチングまたはウェットエッチングによって除去する。上述した工程では、DRAM部のソース、ドレイン領域には、増膜用の不活性イオン注入による欠陥が発生していない。このため、増膜のための不活性イオン注入によって、接合リークが増加することはない。言い換えると、第2の拡散層10と増膜したゲート絶縁膜43の端部ゲート絶縁膜41とゲート絶縁膜43との境界領域との距離が離れているため、不活性イオン注入に起因する接合リークが増加することはない。加えて、ゲート酸化膜を増膜する場合、リソグラフィ技術の精度により、サイドウォール9が形成される領域の一部分が増膜される可能性が生じる。しかし、増膜されない領域が存在することにより、第1の拡散層8形成において、LDDの深さが浅くなりすぎず、第2の拡散層10との接続が良好に行える。そのため、寄生抵抗増加の問題がない。図6に示すゲート電極及びサイドウォール9の下に存在する絶縁膜に着目すると、Core部及びI/O部では、同じ膜厚の酸窒化膜41、42が存在する。これに対して、DRAM部では、ゲート電極の下に存在する絶縁膜酸窒化膜43がサイドウォール9の下に存在する絶縁膜酸窒化膜43の両側の酸窒化膜より膜厚が厚くなる。これは、DRAM部の不活性イオン注入工程で、ゲート領域のみ開口し、不活性イオンを注入したためである。図7~9に、実施形態1の変形例を示す。素子分離工程図1から酸窒化膜形成工程図4までは実施形態1と同じであるため説明を省略する。ゲート電極形成工程では、図5と同様にゲート電極を形成した後、シリコン基板1の主面表面上に露出している酸窒化膜4をエッチングして除去する図7。その後、各素子において、エクステンション、LDDなどの注入によって第1の拡散層8を形成後、サイドウォール9を形成し、ソース電極及びドレイン電極となる第2の拡散層10をDDDの注入で形成する図8。ゲート電極形成工程において、実施形態1図5では、酸窒化膜4を残したが、実施形態1の変形例図7では、ゲート電極形成後、ドライエッチング又はウェットエッチングで酸窒化膜4を除去する。最終的には、各素子のトランジスタは、図8のような形状になるが、当該変形例の効果は実施形態1と全く同様である。実施形態2.実施形態2では、DRAM部のみでなくI/O部もゲート領域のみに不活性イオンを注入する場合を説明する。図9~13に、本発明の実施形態2に係る半導体装置の製造方法の製造工程を説明する断面図を示す。素子分離工程は図1と同様であるため説明を省略する。図1に示す素子分離工程を終了後、I/O部に対する不活性イオン注入工程を実施する図9。実施形態1との違いは、DRAM部のみでなく、I/O部もゲート電極となるゲート領域のみを開口し、増膜のための不活性イオンの注入を行う。図9において、レジストマスク3が開口された領域が、I/O部のトランジスタのゲート電極を形成するゲート領域である。ここで、注入する不活性イオンの種種はF、Ar、Nなどの不活性元素であり、注入量は必要な膜厚により調節される。不活性イオンがF、Ar、Nである場合、注入エネルギーは、40keV以下で、注入量は、le14cm-2以上とする。実施形態1で説明したように、ゲート領域のみを開口するので、ソース、ドレイン領域には不活性イオンが注入されることはない。従って、そこに注入起因の欠陥も入らない。DRAM部に対する不活性イオン注入工程は、実施形態1の図3と同様である図10。ゲート絶縁膜形成工程では、I/O部のゲート領域の酸窒化膜42とDRAM部のゲート領域の酸窒化膜43それぞれと、他の領域の酸窒化膜41との膜厚が異なるものになる図11。次に、実施形態1と同様に、ゲート電極を形成する図12。最終的には、各素子において、エクステンション、LDDなどの注入を行い第1の拡散層8を形成後、サイドウォール9を形成し、ソース電極及びドレイン電極となる第2の拡散層10をDDDの注入で形成する図13。ここで、I/O部、DRAM部のSD部には、不活性イオンの注入による欠陥が発生していないので、接合リークが増加することはない。なお、図9、10では、I/O部とDRAM部とのゲート絶縁膜の膜厚を異なるものにするため、不活性イオン注入工程を別々に実施した。Core部のゲート絶縁膜と異なる、二つ以上の同じ膜厚のゲート絶縁膜を形成する場合、不活性イオン注入工程は、複数の領域で同時に実施することができる。二つ以上の領域それぞれにゲート領域を開口し、開口した二つのゲート領域に同時に不活性イオン注入を実施し、製造工程を削減することが可能である。加えて、図12、13では、実施形態1の図5,6と同様に最後に酸窒化膜4を除去する場合を説明したが、実施形態1の変形例の図7,8のように、ゲート電極を形成後、酸窒化膜4を除去してもよい。実施形態3.実施形態1,2では、素子分離工程において、酸化膜を形成しないで製造する方法を説明したが、酸化膜以降適宜、犠牲酸化膜ともいうを形成して不活性イオン注入工程を実施してもよい。図14~16は、本発明に係る実施形態3の半導体装置の製造方法の素子分離工程及び不活性イオン注入工程を示す断面図である。素子分離工程では、STI2を埋め込んだ後、酸化処理を実施して酸化膜犠牲酸化膜11を形成する。酸化膜11は、シリコン基板1の表面に直接レジストマスク3を接触させないこと、注入したイオンの濃度分布が深さ方向に広がりを持つことを防止すること、などの理由により設けられる。酸化膜11は、15nm以下の膜厚で形成される。酸化膜11を形成後、不活性イオン注入工程では、酸化膜11を介して不活性イオンの注入を実施する。これ以外は、実施形態1と同様である。I/O部及びDRAM部への不活性イオン注入実施後、酸化膜11を除去し、ゲート絶縁膜形成工程を実施する。ゲート絶縁膜形成工程以降の動作は上記各実施形態と同様であるため説明を省略する。加えて、図14~16は、実施形態1の図1~3において酸化膜11が存在する場合を示しているが、実施形態2の図9、10においても同様に処理することができる。その他の実施形態上記各実施形態では、Core部、I/O部及びDRAM部の3つの素子を形成する場合を説明したが、少なくとも二つの素子を形成する場合、例えばCore部とDRAM部の2つの素子を含む複数素子を形成する場合でも本発明を適用することができる。Core部とDRAM部との二つ、Core部とI/O部、あるいはその他の組合せであってもよい。例えば、第1のトランジスタを形成する第1の領域例えば、Core部、第2のトランジスタを形成する第2の領域DRAM部またはI/O部とし、第2のトランジスタが第1のトランジスタより膜厚の厚いゲート絶縁膜を必要とする場合を説明すると次のようになる。説明をわかりやすくするため、実施形態1の図1~6の中から対応する図面を参照して説明する。まず、第1の領域と第2の領域とを含む複数の領域を区画するSTIを形成する図1の素子分離工程。次に、複数の領域のうち、第2のトランジスタのゲート領域第2のゲート領域を除く領域を覆うレジストマスクを形成する。例えば、図3に示すレジストマスク3を形成する工程にあたる。不活性イオンを、第2のゲート領域のシリコン基板の表面に注入し、その後、レジストマスクを除去する。酸化処理により、複数の領域に絶縁膜酸窒化膜4を形成する図4。このとき、不活性イオンを注入した第2のゲート領域では、他の領域とは異なる膜厚の絶縁膜が形成される例えば、酸窒化膜43。第1のトランジスタのゲート電極を第1の領域上例えば、図5の酸窒化膜41上に、第2のトランジスタのゲート電極を第2のゲート領域上例えば、図5の酸窒化膜43上に形成する図5。その後、第1及び第2のトランジスタのソース電極及びドレイン電極を形成する図6。なお、上記各実施形態では、ゲート絶縁膜として、シリコン基板を酸化及び窒化処理して酸窒化膜を形成する例を説明したがこれに限られるわけではない。例えば、酸化膜を形成する場合でもよい。以上、各実施形態で説明した通り、DRAMを混載する半導体装置において、ゲート絶縁膜の厚膜化を不活性イオンの注入により行うときに、素子全体に不活性イオンを注入するのではなく、注入領域をゲート電極となる領域に限定して行う。これにより、ソース、ドレイン領域への不活性イオンの注入を防止できる。その結果、不活性イオンの注入に起因する接合リークの発生を防止することができる。例えば、この方法の対象となる素子は、DRAM実施形態1、図3やI/O実施形態2、図9である。なお、本発明は上記に示す実施形態に限定されるものではない。本発明の範囲において、上記実施形態の各要素を、当業者であれば容易に考えうる内容に変更、追加、変換することが可能である。"