"NANDタイプの不揮発性メモリセルアレイを半導体基板上に形成する方法であって、伝導性材料間に誘電体の第1の層を介在させ、かつ前記伝導性材料上に第1のタイプの誘電体の第2の層を置いて前記基板に伝導性材料層を形成するステップと、第1の方向の幅を有すると共に前記基板を横断して第2の方向に伸びる長さを有するストリップをなすように少なくとも前記伝導性材料の一部と誘電体の第2の層の一部とを除去するステップであって、前記第1および第2の方向は互いに垂直であるステップと、マスキング素子間で誘電体の第2の層に溝を形成するために前記第2の方向に最小加工寸法に応じた寸法を有する誘電体の第2の層の一部を除去するステップであって、誘電体の第2の層の残ったアイランドの対向する側壁間の第2の方向における誘電体の第2の層の残ったアイランドの寸法を減少させるように前記マスキング素子下の誘電体の第2の層の一部を除去することを含むステップと、第2の方向においてスペーサ間に第1のギャップのセットが存在するように誘電体の第2の層のアイランドの側壁に沿って第2のタイプの誘電体のスペーサを形成するステップと、誘電体の第2の層の残りの部分を前記スペーサ間から除去することにより、第2の方向において前記スペーサ間に第2のギャップのセットを形成するステップと、その後、前記スペーサ間の第1および第2のギャップのセットにおいて露出される伝導性材料層の一部を除去することにより、第2の方向における前記スペーサ間にスペースをおいて前記スペーサ下にフローティングゲートを残すステップと、を含む方法。請求項1記載の方法において、その後、前記フローティングゲートの側壁が前記フローティングゲート間の絶縁材料を通して前記フローティングゲートの両側のコントロールゲートラインの側壁と容量的に結合するように、前記アレイを横断して第1の方向に伸びる長さを有すると共に前記フローティングゲート間のスペースにおいて第2の方向に間隔を置かれたコントロールゲートラインを形成するステップをさらに含む方法。請求項2記載の方法において、前記フローティングゲート間で前記基板に浅いトレンチを形成するステップをさらに含み、前記コントロールゲートラインを形成するステップは、前記基板のトレンチ間に絶縁材料を置いて前記基板のトレンチ内に伸び込むコントロールゲートラインを形成することを含む方法。請求項2または3のいずれか記載の方法において、前記コントロールゲートラインを形成するステップは、前記フローティングゲート間の絶縁材料を通して前記フローティングゲート間の基板領域が容量結合されるように前記コントロールゲートラインの下部分を形成することを含む方法。請求項2または3のいずれか記載の方法において、前記コントロールゲートラインを形成するステップは、始めにドーピングされたポリシリコン材料で前記コントロールゲートラインの下部分を形成し、その後、前記ドーピングされたポリシリコン材料と接触する金属またはシリサイド材料で前記コントロールゲートラインの上部分を形成することを含む方法。請求項5記載の方法において、前記コントロールゲートの上部分を形成することは、前記アレイ上に金属またはシリサイドの連続的な層を形成し、その後、前記コントロールゲートの上部分を前記トレンチ内に互いに絶縁された状態で残すだけの連続的な層のある量を除去するように化学機械研磨操作を実行することを含む方法。2より多い複数の不揮発性メモリトランジスタのストリングが指定されたビットラインに直列に接続可能になっている半導体基板上のNANDタイプのメモリアレイを操作する方法であって、前記メモリトランジスタ間の基板領域と容量結合して位置する伝導性ゲートエレメントの電位を利用して、前記領域を通るストリングに沿ってあるレベルの導電率を前記基板に選択的に提供するステップを含む方法。メモリシステム本発明の種々の態様を実現し得るメモリシステムの例が、図1のブロック図により例示されている。マトリックスをなすように配列された複数のメモリセルMを含むメモリセルアレイ1は、列制御回路2、行制御回路3、c-ソース制御回路4およびc-p-ウェル制御回路5によって制御される。この例では、メモリセルアレイ1は、前に背景技術の欄で説明され、かつ本願明細書において参照により援用されている参考文献において説明されるNANDタイプのメモリセルアレイである。制御回路2は、メモリセルMに記憶されているデータを読み出し、プログラミング動作中にメモリセルMの状態を判定し、プログラミングを促進し或いはプログラミングを抑止するようにビットラインBLの電位レベルを制御するために、メモリセルアレイ1のビットラインBLに接続される。行制御回路3は、ワードラインWLのうちの1つを選択し、読み出し電圧を印加し、列制御回路2により制御されるビットライン電位レベルと結合されるプログラム電圧を印加し、メモリセルMが形成されるp形領域の電圧と結合される消去電圧を印加するためにワードラインWLに接続される。c-ソース制御回路4は、メモリセルMに接続されている共通ソースライン図1でc-ソースとラベルが付されているを制御する。c-p-ウェル制御回路5はc-p-ウェル電圧を制御する。メモリセルMに記憶されているデータは、列制御回路2により読み出されて、I/Oラインおよびデータ入出力バッファ6を介して外部I/Oラインへ出力される。当該メモリセルに格納されるべきプログラムデータは、外部I/Oラインを介してデータ入出力バッファ6に入力され、列制御回路2へ転送される。外部I/Oラインは、コントローラ9に接続される。コントローラ9は、種々のタイプのレジスタと、揮発性ランダムアクセスメモリRAM10を含む他のメモリとを含む。フラッシュメモリデバイスを制御するためのコマンドデータは、コントローラ9と接続されている外部コントロールラインに接続されたコマンド回路7に入力される。コマンドデータは、どんな動作が要求されているかをフラッシュメモリに知らせる。入力されたコマンドは、列制御回路2、行制御回路3、c-ソース制御回路4、c-p-ウェル制御回路5およびデータ入出力バッファ6を制御する状態マシン8へ転送される。状態マシン8は、READY/BUSY或いはPASS/FAILなどのフラッシュメモリについての状況データを出力することができる。コントローラ9は、パーソナルコンピュータ、デジタルカメラ或いはパーソナルデジタルアシスタントなどのホストシステムと接続されるか、或いは接続可能である。メモリアレイ1にデータを格納したり、当該アレイからデータを読み出したりするなどのコマンドを開始し、このようなデータを提供したり、受け取ったりするのはホストである。当該コントローラは、このようなコマンドを、コマンド回路7により解釈され、かつ実行され得るコマンド信号に変換する。当該コントローラは、通常メモリアレイに読み書きされるユーザデータのためのバッファメモリも含む。代表的なメモリシステムは、コントローラ9を含む1つの集積回路チップ11と、メモリアレイおよび関連する制御回路、入出力回路および状態マシン回路を各々含む1つ以上の集積回路チップ12とを含む。もちろん、システムのメモリアレイおよびコントローラ回路を1つ以上の集積回路チップに集積するのが趨勢である。図1のメモリシステムは、ホストシステムの一部として埋め込まれてもよく、或いはホストシステムの差込ソケットに取り外し可能に挿入できるメモリカードに含まれてもよい。このようなカードはメモリシステム全体を包含することができ、或いはコントローラとメモリアレイとが、関連する周辺回路を伴って別々のカードに設けられてもよい。複数のカードの実装例が、例えば米国特許第5,887,145号特許文献6に記載され、その全体が本願明細書において参照により明確に援用されている。第1のNANDアレイの実施形態NANDアレイの数個のメモリセルの主要なコンポーネントが図3に平面図で示され、その等価回路が図14に示され、ここで対応する構成要素には図3と同じ参照番号がプライム記号’付きで付されている。直列接続されたメモリセルの5つのストリング21~25が含まれ、各ストリングに3つのフローティングゲート電荷記憶素子が示されている。ストリング21はフローティングゲート27,28,29を含み、ストリング22はフローティングゲート30,31,32を有し、ストリング23はフローティングゲート33,34,35を含み、ストリング24はフローティングゲート36,37,38を含み、ストリング25はフローティングゲート39,40,41を含む。説明を容易にするために、15個のメモリセルの小さな長方形アレイのみが示されている。このような1つのアレイの実際の実装例は数千個のNANDストリング中に数百万個のこのようなメモリセルを含み、各ストリングは普通16個、32個またはそれ以上のメモリセルを有する。メモリアレイの局所基板電位を共通基板電位とは無関係に電気的に制御できるように、メモリアレイは、通常共通基板内に含まれる1つ以上のウェル領域の上に配置されていることが分かる。この説明の全体にわたってトランジスタのメモリアレイに関しての基板という言葉の使用は、特別に言及されていない限り、このようなウェル領域への言及を含む。NANDストリング21~25の各々は、当該ストリングをグローバルビットラインBL0~BL4図14のうちの異なる1つと基準電位Vsとの間に制御可能に接続するためにストリングの各端に1つずつ、合計で2個の選択トランジスタを含む。Vsは、普通読み出し中は接地にあるけれども、プログラミング中はソース選択トランジスタを横断するリークを最小にするのを助けるために小さな正の値をとることができる。電圧VSSLは、選択トランジスタT0S~T4Sの各々のゲート43~47に印加されて、その各々のメモリセルのストリング21~25の一端のVsへの接続を制御する。ストリング21~25の他端は、選択トランジスタのゲート49~53に印加される電圧VDSLによって各々の選択トランジスタT0D~T4D図14を通して各々のビットラインBL0~BL4に接続される。列制御回路2図1は、書き込まれるべき具体的なデータを表す電圧を各ビットラインに印加するか、或いは読み出し動作中に電圧または電流を感知する。選択トランジスタT0S~T4SおよびT0D~T4D図14は、半導体基板77の表面79図4、5Aおよび5Bに各々のソース領域およびドレイン領域55~64および65~74図3を包含する。典型的な従来技術のNANDアレイは、適切な絶縁誘電体層を間に有するフローティングゲートの行の上で複数のストリングを横断して伸びるコントロールゲートワードラインを含む。結合されたフローティングゲートを、それらの状態をプログラミングし、かつ読み出すために必要な電圧レベルまで高めるために必要とされるコントロールゲート電圧をなるべく低くするために、前述したようにコントロールゲートとフローティングゲートとの間の密結合が望ましい。フローティングゲートの各行のために1つのコントロールゲートワードラインが使用される。フローティングゲートおよびコントロールゲートがy方向にNANDストリングの縦に沿って自己整列したアレイを作るために、コントロールゲートは通常フローティングゲートを形成するためのマスクとして使用され、それらはy方向にコントロールゲートと同じ寸法を有する。このアーキテクチャでは、将来のスケーリングされた技術に適する低いコントロールゲート電圧での動作を可能にするために前述した結合比を高めるために、コントロールゲートとフローティングゲートとの間の結合の領域を増大させる機会は限られている。従って、図3~5に示されているNANDアレイでは、コントロールゲートワードライン81~84は、フローティングゲートの上にではなくてフローティングゲートの間に配置される。各々のコントロールゲートラインは、メモリセルの複数のストリングを横断して伸び、多層酸化物-窒化物-酸化物ONOなどの適切な絶縁誘電体を通して両側のフローティングゲートに容量的に結合される。フローティングゲートの両側の側壁領域を用いることによって付加的な結合領域が得られる。この結合領域を大きくするためにフローティングゲートを普通よりも厚く高くすることができ、その場合、それらの間のコントロールゲートは、追加された結合領域を利用するために少なくともフローティングゲートと同じ厚さにされる。1つの利点は、この結合領域をフローティングゲートおよび基板の結合領域とは大幅に別に制御することができ、結果としてフローティングゲートの基板との結合領域が将来の縮小の際に減じられたとしても望ましい高さの結合比がもたらされることである。これらのコントロールゲートラインのうちの2つが通常の従来技術のNANDアレイの単一のワードラインに取って代わる。例えば、従来のアレイにおけるフローティングゲート27,30,33,36および39の行を横断して延びるワードラインは、2つのコントロールゲートライン81および82WL0およびWL1により取って代わられる。同様に、普通はフローティングゲート28,31,34,37および40の行を横断して伸びる1つのワードラインは、2つのコントロールゲートライン82および83WL1およびWL2により取って代わられる。コントロ─ルライン81~84は、アレイをx方向に横断して伸ばされ、y方向には間に入っているフローティングゲートの長さとそれらの間の誘電体層の厚さとにより分離されている。メモリのフローティングゲートのサイズは通常フォトリソグラフィがxおよびyの両方向に許容する小ささにされるけれども、選択トランジスタ43~47および49~53のチャネル長さy寸法は、最高電圧がその両端間に印加されたときに漏洩を含む全ての伝導を効果的に抑止し得ることを保証する最小特徴サイズより通常は少し大きい。図3のアレイと、当該アレイの付加的特徴とを形成する方法は、主として図4メモリセルの1つのストリングを通る図3のy方向の断面A-A、図5A複数のストリングを横断して伸びるメモリセルの行に沿う図3のx方向の断面B-Bおよび図5Bワードラインに沿う図3のx方向の断面C-Cの直交横断面図を参照して説明され得る。通常は1つ以上のウェルの形成を含む基板77のドーピング後に、トンネル酸化ケイ素SiO2の層91が基板77の表面79上に約8nmの厚さまで成長させられる。その後、通常は低圧化学蒸着LPCVDによって少なくとも当該アレイの領域の上にドーピングされたポリシリコンの第1の層が50から200nmまでの厚さに形成され、後にこれからフローティングゲートが形成される。これは、従来技術のNANDデバイスの普通の第1のポリシリコン層より厚くて、後に形成されるフローティングゲートが従来より厚いという結果をもたらす。次いで、二酸化ケイ素の薄いパッド93が当該ポリシリコン層上に形成され、続いて窒化ケイ素Si3N4の層95が通常100および300nmの間の厚さまで堆積される。次いで、露出している窒化物、酸化物パッド、ポリシリコンおよびトンネル酸化物をエッチングして、基板全体にわたってy方向に伸びると共にx方向にマスク形成プロセスにより分解可能な最小間隔寸法だけ分離された積み重ねストリップを残すために、窒化物層の上にマスクが形成される。これらのストリップの幅は、好ましくはそれらの間隔に等しくされる。当該エッチングは異方性であり、これらのストリップの間の基板77の表面79を露出させる。次の一連のステップは、得られたフローティングゲートの列同士の間にシャロウトレンチアイソレーションShallowTrenchIsolationSTIによる電気的絶縁を提供する。その後、y方向に伸びていてx方向においてポリシリコン/誘電体が積み重ねられているストリップ同士の間に位置するトレンチ97~100図5Aを形成するように、露出された基板表面が異方的にエッチングされる。これらのトレンチは、好ましくは100~300nmの深さまでエッチングされる。露出されたシリコン表面領域に、必要な場合にフィールド酸化物しきい値電圧を局所的に高めるために軽いホウ素ドーズを添加することができる。その後、これらのトレンチと、ポリシリコン/誘電体が積み重ねられているストリップ間のスペースとを完全に埋めるようにアレイ領域全体の上に厚い酸化物層が堆積される。当該積み重ねられているストリップの上の余分な酸化物は、化学機械研磨ChemicalMechanicalPolishingCMPによって、ストップとして使われる窒化物層95まで、除去される。すると、窒化物ストリップ95および厚い酸化物図5Aの領域97~100の上全体に割合に平らな表面が存在することになる。当該技術分野で周知なように、シリコン絶縁トレンチ内の機械的ストレスを軽減し、かつこれらのトレンチ内の厚い酸化物の密度を高めるために高温アニーリングを用いることができる。例えばシリコンにエッチングされたトレンチの中にではなくてシリコン表面の上に厚い絶縁誘電体を形成することによって、シャロウトレンチアイソレーションを使用せずにアレイを形成することも可能である。次のステップで、形成されたばかりのポリシリコン/誘電体ストリップに対して垂直にx方向に伸びるストリップでマスクが形成され、その間のポリシリコン/誘電体ストリップは異方性エッチングによってトンネル誘電体層91まで除去される。当該マスクのストリップとそれらの間のスペースとの幅の合計、当該プロセスのピッチ、はできる限り小さくされる。実際のマスクは、窒化物または酸化物の他の堆積された層の上のフォトレジストであってよく、それはx方向にマスキングストリップを形成するようにマスクされてエッチングされ、続いてこのようにして露出された下の第1のポリシリコン層と露出されたフィールド酸化物領域の一部とをエッチングする。これにより、第1のポリシリコン層の残りのストリップが分離されて個々のフローティングゲートとなる。エッチングプロセスは始めに露出されたフィールド酸化物を約100~200nm除去し、その後、下にあるトンネル酸化物で停止しながら、露出された第1のポリシリコン層全体を選択的に除去するように化学作用が変更される。フローティングゲートを形成することに加えて、図に示されているように選択トランジスタゲート45および51を形成するためにも第1のポリシリコン層を使うことができる。このエッチングの後、x方向の長さを持って第1のポリシリコンのストリップと並んでトレンチが形成される。アクティブ領域の上ではこれらのトレンチはフローティングゲートの全ての高さに加えて、マスキング層93および95の厚さにわたって伸び、フィールド領域の上ではそれらは前述した第1のポリシリコンを分離するステップ中に形成されたときと同じく100~200nmにわたって伸びる。これらのトレンチ内に、コントロールゲートライン81~84、選択ゲートライン80および85、並びにソースライン接点およびビットライン接点が形成される。しかし、これらのコントロールゲートラインを形成する前に、図3の平面図の軽く点が付されている領域に記されている領域においてトレンチにイオンが注入される。図4の横断面図は、このようなメモリトランジスタおよび選択ゲート注入ソース並びにドレイン領域67,72,105,106,62および57を示す。Nイオンは、通常5E13~1E15の範囲内の量で注入されてよい。次いで、誘電体層103が、新たに形成されたトレンチの側壁および底面に従うことを含んで、当該構造の露出した表面の上に形成される。層103は、好ましくはONOであるが、より高い誘電率を有する材料であってもよい。その後、トレンチを完全に埋めると共に誘電体層103を接触させることを含んで、ドーピングされたポリシリコンの第2の層がアレイ領域上に堆積される。その後、このポリシリコンは、ストップとして使われる窒化物層95まで或いは、その代わりに、ONO層103の層95と直接接触している部分までCMPによって当該構造の頂部から除去され、続いて当該ポリシリコンが当該トレンチの中へ小さな距離だけ制御エッチングされる。このポリシリコンも、周囲およびアレイのソースおよびドレイン領域への接点が望まれる領域からもマスキングステップを用いて除去される。コントロールゲートライン81~84、SSLライン80およびDSLライン85はその結果である。これらのラインは、少なくともそれらが誘電体層103を通して容量的に結合されるフローティングゲートと同じ高さまで伸ばされる。これらの細いゲートラインは通常一端から駆動され、メモリアレイの相当の部分に渡って伸びるので、これらの直列抵抗は重要である。従って、この重要事項に対処するために、ドーピングされたポリシリコンを種々の材料と交換したり、或いは種々の材料で補うことができる。コントロールゲートラインの頂部をシリサイドすることができ、またそれらが化学エッチングではなくてCMPによって画定されるので、普通よりも厚い層をこの用途に用いることができる。或いは、ドーピングされた第2のポリシリコンの代わりに、タングステンやモリブデンなどの他の伝導性材料を用いてもよい。さらに他の実施形態では、コントロールゲートは、低抵抗率金属相互配線が頂部にかぶせられたポリシリコンのハイブリッドとして形成され得る。これは、例えば、第2のポリシリコンコントロールゲートライン81~84の露出された頂部表面が部分的に下へエッチングされ、次いで障壁金属の薄いスパッタリングされた層で被覆され、続いてタングステンやモリブデンなどの金属層の堆積が行われるときに、達成され得る。この複合層は、その後、窒化物マスキング層をエッチストップとして用いるCMPを採用してエッチバックされる。得られた相互接続構造は、x方向に伸び、トレンチ内の下にある第2のポリシリコンと電気的に接触し、フローティングゲートの上にあるマスキング誘電体層95によって隣接する類似のワードラインから絶縁されている細い低抵抗率金属ワードラインのストリップを提供する。図5Bは、プロセスのこの段階での図3の断面C-Cの横断面図を示す。次いで、全ての周辺回路とトランジスタとが形成され、NANDストリングのアレイは誘電体絶縁層図示せずで覆われ、標準的なバイア/金属化アルミニウムまたは銅の相互配線の1つ以上の層が続いて全てのビットライン、ソースライン、ワードラインおよびアクセストランジスタを提供する。これらの金属化層は、きわめて細くなり、従って大きなメモリアレイの全体にわたって非常に抵抗的となる可能性のある長いワードラインの抵抗率を下げるために局所的な或いはグローバルな相互配線として使用され得る。選択ゲートを相互接続し、ソース接点およびドレイン接点を実現する方法が幾つかある。1つのこのような方法が図3~5に例示され、ここでSSLライン80およびDSLライン85はP2ワードラインと同じ材料から形成される。選択ゲートトランジスタはP1をそれらのゲート材料として使用するが、それは直接に接触させられるべきであり、浮動状態のままにされるべきではない。これを達成する1つの方法は、水平P2ラインと各P1ゲートとの間の直接接触である。第1のP2の厚さが堆積された後、SSL選択ゲートの共通ソースライン接点に最も近い側とDSL選択ゲートのビットライン接点に最も近い側とにおいてのみ選択的にONO層103を除去するためにマスクが使用される。その後、前述したCMP研磨およびエッチバックの後のP2の複合された厚さが図4に示されているようになるように第2のP2層が堆積される。この第2のP2の堆積は、第1のP2の堆積およびP1ゲート材料の両方とのオーム接触を生じさせ、またP2SSLおよびDSLラインが各々の選択トランジスタのP1ゲートに直接接触することを可能にする。多数のNANDストリングに共通のソース選択トランジスタのソース領域への接点を水平金属ライン図3のM079を用いて生じさせることができ、またドレイン選択トランジスタのドレイン領域への接点をNANDストリングの各列について1つずつの垂直金属ライン図示せずへ生じさせることができる。これらの結線は、通常周辺領域の相互接続と同時に作られる。選択ゲートへの接点を作る代わりの方法図示せずは、通常この場合にも周辺回路および相互接続の形成の際に、各ゲートの頂部に接点領域を開き、これらの領域を選択トランジスタゲートの直ぐ上に位置する水平のポリまたは金属ラインと相互接続することである。コントロールゲートがフローティングゲートと並んで形成されるので、図3~5の構造は普通のNANDアレイより平らな微細構成を有する。この構造の主な利点は、フローティングゲートとコントロールゲートとの間の結合領域が増大していることであり、これは容量結合比の改善につながり、それは当該メモリセルアレイの動作のときにより低いコントロールゲート電圧を使用することを可能にする。さらに、ストリングにおいてフローティングゲート間にコントロールゲートラインが位置しているので、当該フローティングゲートが互いに遮蔽されることになり、これにより隣り合うフローティングゲート同士の列方向の望ましくない結合が大幅に低減されるか、或いは無くなる。また、図4に最もよく示されているように、コントロールゲートライン81~84は、誘電体層91および103を通して基板77のイオン注入されたソースおよびドレイン領域と容量的に結合され得るので、これらの領域における基板表面79の電圧を高める上昇させるために使用され得る。イオン注入のレベルは、コントロールゲートラインがそれらの下の注入された領域を通る伝導のレベルを制御するために使用されるならば、普通より低くすることができ、これをこの構造は可能にする。さらに、おそらく最も重要なことに、フローティングゲート酸化物層の厚さが小さくされないとしても、フローティングゲートおよびその他のエレメントのサイズ、並びにそれらの間のスペースを小さくするために将来のプロセスのピッチの減少を利用することができる。フローティングゲート酸化物の厚さが小さくされなければ、フローティングゲートの電圧を下げることはできない。しかし、フローティングゲートとコントロールゲートとの結合比または結合領域を大きくできるならば、プロセス縮小の要件と矛盾無くコントロールゲート電圧を下げることができる。個々のフローティングゲートの相対する側壁に結合された二重のコントロールゲートを使用すると共にフローティングゲートの厚さを大きくすれば、この結合領域の拡大が提供される。第2のNANDアレイの実施形態図3~5のメモリセルアレイの変化形が図6~10に示され、これらは連続する処理ステップが実行された後のy方向にNANDストリングに沿う横断面図である。第1および第2の実施形態の相当する形成段階の図4および10は、NANDストリングの同じ長さに含まれるメモリセルのフローティングゲートの数が図10では図4より遥かに多くて、殆ど2倍であることを示す。これらの構造はx方向には同じであるように見える。この第2の実施形態の構造は、第1の実施形態について前述したのと同じ特徴および利点を有し、またy方向にかなり小さなメモリセルサイズを有する。これは、使用されるプロセスの最小のリソグラフィ的に分解可能な素子サイズより小さなエレメントを形成するためのアンダーカッティングとスペーサの使用との新規な組み合わせによって達成される。図6は、第2の実施形態によるSTIフィールド酸化物により分離されたポリシリコンP1の垂直ストリップ後にフローティングゲートになるを形成する第1の系列の処理ステップの後の図3のアレイのx方向に沿う横断面B-Bを示す。図6の中間構造を形成する初期ステップは、プロセスの相当する段階で図5Aに示されている第1の実施形態について前述したものと同じである。基板111は1つ以上のウェルを含むように適切にドーピングされ、トンネル酸化物の層115が当該基板の表面113上に成長させられる。その後、当該酸化物の上にドーピングされたポリシリコンの層が堆積され、酸化物パッドがその上に形成され、その上に窒化物層が形成され、次いで当該ポリシリコン/誘電体の層はエッチングされてy方向に伸びるストリップになる。STIトレンチはその後、それらのポリシリコンのストリップ間に形成されて酸化物で埋められる。余分な酸化物は、ストップとして使われる窒化物層までCMPによって除去される。第1の実施形態との1つの差異は、図5Aの95に対応する窒化物層が、例えばウェットエッチを用いて酸化物パッド119から除去されていることである。次いで、高密度化された二酸化ケイ素などの割合に厚い50~200nm誘電体層121が図7に示されているように酸化物パッド119の上に堆積される。次いで、x方向に伸び、リソグラフィ的に分解可能な最小素子サイズにより決まるy方向の幅および間隔を有するストリップを伴ってフォトレジストマスク123がこの誘電体層の上に形成される。次いで、このマスクを通して誘電体層121および119がエッチングされる。得られたストリップの幅は、横方向のアンダーカッティングまたはオーバーエッチングによってマスクストリップの幅より小さくされ得る。得られた割合に厚い誘電体ストリップ121はポリシリコンのストリップとそれらの間の絶縁酸化物とを横断してx方向に伸び、マスクストリップ123を通して形成された当該ストリップ121は、当該マスクストリップ123より細い。酸化物パッド119も、このエッチングステップの結果として除去される。このエッチングステップは、ポリシリコンのストリップ図6の領域97~100間の絶縁酸化物を過度に除去しないように制御される。次の系列のステップを図8に示す。マスク123が除去された後、ポリシリコンのストリップの表面上に薄い約5nmの厚さの酸化物パッド125が再形成される。これに続いて、通常はLPCVDプロセスを用いてアレイ上に窒化ケイ素を堆積し、次いで酸化物ストリップ121の両側で壁に沿ってスペーサ127を残すように当該窒化物を異方的にエッチングする。堆積された窒化物の厚さはスペーサの長さLを主として決定し、これは後述するようにフローティングゲートの長さを決定し、それは当該構造を形成するために使用されるプロセスの最小幅よりかなり小さい。アンダーカットされた酸化物ストリップの幅Wとスペーサの長さL図8とは、好ましくはポリシリコンのストリップ117の長さに沿ってのスペーサ127の間隔が実質的に等しくなるように選択される。というのは後述するようにこれが、結果として得られるフローティングゲートのy方向の間隔を決定するからである。ストリップ121およびスペーサ127の材料は交換されてもよく、ストリップ121が窒化物であり、スペーサ127が酸化物であってもよいが、使用される材料の重要性はスペーサ127を完全に残すと同時にストリップ121をエッチングによって除去し得るようにすることであることにも留意されたい。この除去と他のステップとを図8および9により例示する。窒化物スペーサ127図8の間のギャップは始めに酸化物で埋められるので、酸化物ストリップ121をエッチング除去しても、NANDストリング間に露出されたフィールド絶縁酸化物を過度にエッチングする結果にはならない。CMPは、CMPストップとして使われる窒化物スペーサ127の頂部まで、余分な酸化物を除去する。スペーサ127間のこの酸化物と酸化物ストリップ121とは、その後ポリシリコン層117の上の表面まで逆戻りに一緒に異方的にエッチングされ、それがこの酸化物エッチングを終わらせる終点検出として使用され得る。代わりに、メモリセルのストリング間の露出した絶縁酸化物を保護するために、酸化物ストリップ121が除去されるときにエッチングされない材料でこの絶縁酸化物をマスクすることができ、このマスキング材料は、酸化物ストリップ121が除去された後に除去される。次のステップは、残っている窒化物スペーサ127をマスクとして用いて、ストリップ117などのポリシリコンストリップを分離し、絶縁されたフローティングゲートのアイランドにすることである。ポリシリコンを異方的にエッチングすることにより、フローティングゲート131~138が残される。その後、当該フローティングゲートと、被覆窒化物スペーサとをマスクとして用いて、ソースおよびドレインのイオン注入が行われる。Nイオン注入量は5E13から1E15までの範囲内であってよい。フローティングゲート間の注入された領域141~147はその結果である。フローティングゲート構造131~138が極めて細長く高いけれども、隣接する絶縁酸化物の壁からの支えのおかげで機械的に安定していることに留意すべきである。図10を参照すると、次のステップは、図9に示されている段階で存在するメモリアレイの外面に従う誘電体層151の形成である。誘電体151は、好ましくはONOで100および200nmの間の厚さに作られる。次いで、誘電体層151に接触するフローティングゲート間のギャップを完全に埋めるように、ドーピングされたポリシリコンの第2の層がLPCVDによりアレイ上に堆積される。その後、逆戻りしてONO層151の窒化物層材料まで、或いはONOが使われていなければ当該構造の一部として残っている窒化物スペーサ127の頂部まで、余分なポリシリコン材料がCMPによって除去される。窒化物スペーサ127を横断して残存しているストリンガを除去するために、付加的なポリシリコンエッチングステップが望ましい。その結果は別々のコントロールゲートライン153~159である。これらの導電率を高めるために、第1の実施形態に関して説明した変形例のいずれかを用いてこれらを形成して処理することができる。当該構造の露出した表面はその後にパッシベーション誘電体層により覆われ、続いて金属伝導ラインと、当該ラインをメモリセルのストリングの端のソースおよびドレイン領域と結合させるバイアと、その長さに沿うコントロールゲートラインとを形成する。第2の実施形態が第1の実施形態について前述した全ての利点を有することに加えて、NANDストリングに沿ってフローティングゲートのより高い密度を有することが図10から分かる。この追加された利点は、フローティングゲートの長さLとそれらの間のスペースWとを限定可能な最小リソグラフィの特徴サイズより小さくすることで結果として得られる。他の特徴図11を参照すると、第1の実施形態および第2の実施形態のいずれかによるアレイの動作における付加的な利点が示されている。典型的なNANDストリングでは、さらに縮小されるとき、161および163のところに示されているようにフローティングゲートの側端の酸化物における電子のエッジトラッピングがさらに厳しい問題になり始める。長期にわたる循環プログラミングおよび消去の後に、或る程度のトンネリングした電子が、チャネル領域の上でトンネル酸化物に直に隣接する酸化物の比較的に厚い部分に捉えられたままとなる。この捉えられた電荷はメモリセルトランジスタの伝導状態に寄与し、捉えられた電子が多いほど、読み出し中のしきい値電圧が高くなる。しかし、プログラミング後に当該デバイスを割合に高い温度例えば、125°Cで貯蔵しておけば、この酸化物捕獲されていた電荷を基板へ逆戻りに追い出すことができる。これは、リラクゼーションと称され、プログラミング直後のしきい値電圧より0.3v~0.7v低いしきい値電圧をもたらす可能性がある。このリラクゼーションは、特にフローティングゲートあたりに2より多い記憶状態多状態またはMLC動作で動作するときに重大な問題となり得る。それは、前に大量にプログラムされていた全てのセルでデータが失われるという結果をもたらし得る。このリラクゼーション効果は、前述した実施形態のいずれにおいても、コントロールゲートラインCG1およびCG2がフローティングゲートFGの端のトンネル誘電体の端の直ぐ近くに存在していることと、プログラミング中にこれらのコントロールゲートに高電圧が印加されるということによって、部分的に或いは完全に除去される。その結果として、チャネル領域の外側で、酸化物絶縁体内の遥かに深くまで存在し、従って高温での貯蔵後のリラクゼーションの影響を遥かに受けにくいトラッピングサイトに電子が捕獲されることになる。図12は、前述した実施形態のいずれにも行える改変を、NANDメモリセルのストリングに沿って描かれた横断面図で示す。プロセスの流れは、NAND直列ストリングにおいて隣接するフローティングゲートトランジスタの間のアクティブなシリコンに浅い空洞またはトレンチを導入するように改変され得る。このような2つのトレンチ165および167が図12に示されている。これらトレンチは、基板に対して20nmから50nmの深さまでエッチングを行うことにより形成され、フローティングゲートが形成されてそれらの間の露出されたトンネル誘電体が除去された後に実行される。それからコントロールゲートラインが形成される第2のポリシリコン層の堆積の前に、ソースおよびドレイン領域169および171を形成するために、これらの浅いトレンチのシリコンに燐または砒素が、通常5E13および1E15の間の量まで低エネルギーで注入される。代わりに、通常は処理の初期段階で行われる基板のメモリセルチャネル領域のp形ドーピングは、上に存するコントロールゲートが僅かに正の電圧VCG>0.5Vに保たれるときに、これらのトレンチのシリコン表面が反転されるように充分に低く行われてよい。NANDストリングの隣接するトランジスタ間のソースおよびドレイン領域におけるフィールド誘起反転のこの代替の実施形態では、当該トレンチの表面に沿って反転層を誘起し、従ってNANDストリングに沿って隣接するフローティングゲートトランジスタ間の伝導性を許容するように、コントロールゲート電圧は充分に正の電圧にセットされる。この代替実施形態では、NANDストリングに沿うシリコンのソースおよびドレイン領域へのN注入は、おそらく1E13と5E13との間の非常に低い用量で行われるか、或いは全く省略される。たとえ低用量のN注入であってもこれは、現在は必要であるが、これによって避けられるフローティングゲートの端のトンネル誘電体を損傷させる可能性があり、従って優先的に避けられるので、フローティングゲートトランジスタの外側の直列NANDストリング全体にわたっての電子伝導を容易にするフィールド誘起された反転層の使用はプログラミングおよび消去サイクルの耐久性をさらに改善することができる。いずれの場合にも、このトレンチ内のシリコンがNに注入されてもされなくても、コントロールゲートラインと基板との間のブースティング静電容量は、隣接するフローティングゲート間の横方向間隔Wが非常に小さくても、この非常に浅いトレンチのおかげで大幅に増やされる。NANDアレイの実施形態の動作前述した両方の実施形態の新しいNANDセル構造の基本的要素は、従来のようにフローティングゲートの上にコントロールゲートを積み重ねるのではなくて、各フローティングゲートのために1つではなくて2つのコントロールゲートを形成することである。このことの概略的表示が、ゲート間の結合を示すように図13に示されている。フローティングゲートFGの両側壁と当該フローティングゲートの両側の各々隣接するコントロールゲートCG1およびCG2との間に静電容量結合CCF1およびCCF2が存在する。この結合は、これらのゲートの間に位置するONOまたは他のインターポリ誘電体図示せずを通しての結合である。また、フローティングゲートFGと基板との間の静電容量結合CFSは、トンネル誘電体図示せずを通しての結合である。どのコントロールゲートも、従来の構造で普通行われているようにはフローティングゲートにそれらの頂部表面から必ずしも結合していない。各トランジスタの2つのコントロールゲートとフローティングゲートとの結合の殆どは、それらが共有する垂直壁に沿っている。新しい構成におけるフローティングゲートトランジスタの静電容量結合比は、フローティングゲートと、対向するコントロールゲートとの大きくされた物理的高さから大幅に改善され得る。図13を参照すると、結合比はおおよそ以下のとおりである。γ=CCF1CCF2/CCF1CCF2CFS1通常、コンデンサCFSのトンネル誘電体は7および9ナノメートルの間の厚さのSiO2フィルムを含み、コンデンサCCF1およびCCF2の誘電体は、通常14および18ナノメートルの間の酸化物等価の電気的厚さを有するサンドイッチONO誘電体である。従って、フローティングゲートの2つの垂直壁の各々に沿う容量結合の領域がチャネル結合の領域の2倍であるならば、結合比は約0.66に等しく、これは適切なデバイス動作のために全く充分である。最大プログラム電圧および最大消去電圧をさらに下げることができるようにより高い値が望まれるならば、全てのフローティングゲートをより大きな厚みに形成することによって容易に達成され得る。これは、フローティングゲートと基板との結合領域を増やすことなく、隣接するコントロールゲートとの結合領域を増大させる。新しい構造は、結合比γを減少させず、また高くスケーリングされたNANDデバイスにおいて非常に高いプログラム電圧および消去電圧を保つことを必要とすることなく、最小フローティングゲートトランジスタの特徴サイズを縮小する方法を提供する。二重のコントロールゲートは基板に物理的に近接しているので、コントロールゲートCG1およびCG2の各々と、下にあるソースおよびドレインN拡散との間の容量結合CCS1およびCCS2は、フローティングゲートの頂部にコントロールゲートを有する標準的なNANDに比べて顕著に大きくされる。実際上、これら二重のコントロールゲートは、フローティングゲートおよびコントロールゲートに加えて包含されるように他の人たちにより提案されたブースタプレートの機能のためにも役立つ。本願明細書に記載されているNAND構造のコントロールゲートは、プログラム抑止モードのときにチャネルのブースティングに関して同じ有益な効果を有し、しかも付随する問題を有する独立のブースタプレートを必要とせずにこのような有益な効果を有する。前述した二重のゲートNANDの実施形態の、消去、プログラミング、プログラム抑止および読み出しのための基本動作原理は、NANDトランジスタの選択された行にまたがる2つのコントロールゲートに両側から1つずつ特定のコントロールゲートワードライン電圧を印加する必要があることを除いて、標準的なNAND構造と全く同様である。さらに、選択されたコントロールゲートの各々はNANDトランジスタのフローティングゲートのフローティングゲートにその他方の側で容量的に結合されてもいるので、プログラム妨害状態或いは読み出し抑止状態を防止するために隣接するワードラインの適切な電圧との容量結合を用いなければならない。前述したNANDの実施形態におけるこれらの操作を実行する代表的な電圧のセットが図15のテーブルにより示されている。一例として、フローティングゲート28,31,34,37および40図3および14の行がプログラミングのためにアクセスされることを考察する。2つのコントロールゲートと容量的に結合する単一のフローティングゲートは等価コンデンサ分割器回路をもたらす。説明を目的として、コントロールゲート82、コントロールゲート83および基板とのフローティングゲートの各々の3つの静電容量図13のCCF1,CCF2およびCFSの各々が等しいと仮定する。コントロールゲートライン82および83の各々に20ボルトVCG1およびVCG2が印加され、0ボルトが基板に印加されたとすると、当該行内の各フローティングゲートの電圧は、これら3つの電圧の合計40ボルトを3で割った値、すなわち13.3ボルトとなる。従って、フローティングゲートを基板チャネル領域から分離するトンネル誘電体層で13.3ボルトの電圧降下がある。これは、電子を基板からゲート誘電体を通ってフローティングゲートへトンネリングさせる極めて高い電場を生じさせるファウラー-ノルトハイムのトンネリング。この議論では、いずれかのフローティングゲート上の前の消去またはプログラミングの動作からの正味の負または正の電荷に由来する電圧寄与が含まれていないことに留意しなければならない。プログラミング電圧は通常パルス列で印加され、代表的なパルス持続時間は数マイクロ秒である。フローティングゲート28,31,34,37および40の行がプログラミングされるのと同時に、この行の両側の選択されていない行に影響が及んではならない。フローティングゲート27,30,33,36および39はこれらの隣接する行のうちの一方の中にあり、フローティングゲート29,32,35,38および41は他方の中にある図3および14。しかし、これらのフローティングゲートの各々の一方の側は、この例では20ボルトのコントロールゲート82および83のうちの1つに容量的に結合されている。しかし、これらのフローティングゲートの各々の反対側は、同時にコントロールゲート81または84のうちのいずれかと容量的に結合されている。これらのコントロールゲートの電圧が2ボルトにセットされ、基板が0ボルトであるとすれば、これらの選択されていない行におけるフローティングゲート電圧は約7.3ボルトである。フローティングゲート酸化物の両端間のこの電圧は、プログラミングパルス中に当該酸化物を通して基板チャネルから電子をトンネリングさせるには不十分である。図15のテーブルから、コントロールゲートの選択された行に沿っていないコントロールゲートに印加される電圧が、その行がプログラミングされるか、または読み出される行の下にあるか上にあるかによって、異なる電圧にセットされることに留意されたい。これは、VSに接続されているアレイの側から順番に始まる行がプログラムされるタイプのNANDを想定している。従って、図3および14の実施形態では、選択された行の下のフローティングゲートの前の行が既にプログラムされていることが分かっている。同様に、プログラミング動作に関して、選択された行の上の後の行が消去された状態にあることも分かっている。適切なプログラミングのために、ビットライン電圧0Vがプログラムされるフローティングゲートトランジスタのチャネルに印加されることが必要である。これは、プログラムされるセルとビットラインとの間にあるNANDチェーン中の全ての直列トランジスタがこのプログラミング中にオンに転換されることを必要とする。これは、対応するコントロールゲート電圧が0Vより高いことを、通常は1Vから2Vであることを必要とする。さらに、この議論は図3および14のアレイを参照し、これらは第2のものよりも前述した第1の実施形態の方に特に関連しているけれども、第2の実施形態によるアレイも同様に操作される。適切な読み出し感知が行われるためには、選択された行内にある各ストリング中の1つの選択されたメモリセルトランジスタの適切な問合せを許容するようにNAND中の選択されていないトランジスタの全てが伝導しているべきであり、すなわちオンの状態であるべきである。最高しきい値状態にプログラムされたメモリトランジスタの伝導を保証するためにフローティングゲートで最低で3.3ボルトが必要であり、かつフローティングゲートと基板との静電容量およびフローティングゲートと隣接するコントロールゲートの静電容量が全て等しいとすれば、2つの隣接するコントロールゲート電圧の合計は最低で10ボルトであるべきである。図16は、簡略化のために、8個のトランジスタT0~T7と9個のワードラインWL0~WL8から成る1つのNANDストリングを示しているが、実際のアレイは多数の並列NANDストリングから成り、その各々が図3および14に関して前述したように、16個、32個またはそれ以上のトランジスタを有することが想定される。多状態トランジスタT4が読み出しのために選択され、所望の読み出し手順がビットライン伝導が認められるまでのフローティングゲート電圧の逐次上昇であるとすると、フローティングゲートの電圧は、セルに存する状態と殆ど同数のステップで低い値から高い値3.3vまで順次高められるべきである。例えば、セルに4つの状態が記憶されるとすれば、その4状態を区別するために少なくとも3つの電圧ステップが必要である。この条件を満たす方法はいろいろある。1つの可能なアプローチは、選択されたトランジスタT4の直ぐ隣のワードラインWL4およびWL5の両方にVR0ボルトを加え、この選択されたセルの上および下の両方の次の隣のワードラインWL3およびWL6に10-VR0ボルトを加え、そして全てのワードラインに電圧が印加されるまで、選択されたトランジスタの上および下の両方で外側に作用する残りのワードラインの全てにVR0ボルトおよび10-VR0ボルトのこの交互パターンを続行する。VR0は、隣接するコントロールゲートの両方に印加されたときに最低しきい値状態消去を最低のプログラムされた電荷記憶状態1から区別するコントロールゲート電圧として選択される。代表的な値は0と1ボルトとの間にある。伝導の有無を判定するためにビットライン電流が感知される。これらの電圧条件は、全ての選択されていないトランジスタがそれらの隣のコントロールゲートの合計で10ボルトの電圧を有するという結果をもたらし、さらにその結果として、フローティングゲート電圧は、最高の可能なフローティングゲート状態より高く、かつ全ての選択されていないトランジスタの伝導を保証する3.3ボルトになる。選択されたセルの次の状態を読み出すためにVR0ボルトの全てのワードラインが新しい電圧VR1にセットされ、10-VR0ボルトの全てのワードラインは新しい電圧10-VR1にセットされ、ビットライン電流の有無が感知される。VR0と同様に、VR1は最低のプログラムされた状態1と次に高いプログラムされた状態2とを区別するために選択される。このプロセスは、全ての可能なプログラムされた状態が感知されるまで続行される。このアプローチは、各フローティングゲートにおいて一定の最低必要電圧を維持し、全てのフローティングゲートの電荷状態に対する読み出し妨害条件の可能性を最小にするのに役立つ。選択されたフローティングゲート状態を読み出す1つの代わりのアプローチは、選択されたトランジスタT4の直ぐ隣のワードラインWL4およびWL5の両方にVR0ボルトを加え、選択されたセルの上および下の両方の次の隣のワードラインWL3およびWL6に10-VR0ボルトを加え、全ての残りのワードラインに5ボルトを加えることである。選択されたワードラインの電圧が高められてゆくとき、2つの隣接するワードラインの電圧を同量だけ低くすることができる。このアプローチは、最大4つのコントロールゲートがスイッチングされるという利点を有するが、選択されたトランジスタに隣接するトランジスタのフローティングゲート電圧が前のアプローチの場合の3.3ボルトではなくて5ボルトに保たれるので、これらの隣接するトランジスタに頻繁に必要以上にストレスがかかるという欠点を有する。ブロックごとの消去は、従来技術のNANDブロックと同様に実行される。1つのブロック内の全てのコントロールゲートは0v消去されたブロックまたは浮動消去されていないブロックであり、アレイ全体のための局所基板p-ウェルおよび下のn-ウェルは~20vに高められる。図15のテーブルに示されている電圧は単なる例示に過ぎず、他の電圧でも同じく或いはもっと良く作用するであろうことが理解されよう。例えば、スパイキングおよび過度の高電圧を回避するために、二重のコントロールゲートに印加されて一定のフローティングゲートをアドレス指定する電圧を順序付けするのが好ましい。さらに、全てのコントロールゲートのワードラインとそれに隣接する構造との間に存在する容量結合に依存して前記コントロールゲート上の浮動電圧を動的に維持するように、アドレス指定されたNANDストリング内の任意のコントロールゲートの特定の電圧を一定の電圧レベルにセットしてからそれを後の読み出し動作、書き込み動作または消去動作のときにその電圧レベルで浮動させるのが有利であり得る。このコンセプトは、グローバルワードラインを用いて2つ以上のローカルコントロールゲートワードラインの電圧にアクセスして選択的にセットするために採用され得る。さらに、各フローティングゲートに隣接する種々の誘電体層の厚さが将来の世代で縮小されるとき、付随する短絡および破壊的誘電体ブレークダウンの可能性を伴う過度に高い電場を避けるために全ての電圧を対応的に低下させるべきである。結論本発明の種々の態様をその代表的な実施形態に関して説明してきたが、本発明が添付の特許請求の範囲全体の中でその権利が保護されるべきであることが理解できよう。"