"第1の方向及び該第1の方向と交差する第2の方向に沿って半導体基板上に配列形成された複数の第1の接続領域と、前記複数の第1の接続領域を前記第1の方向に沿った列ごとに電気的に接続する複数の配線と、を含み、前記複数の配線は、前記第2の方向に隣り合う2つの配線が互いに異なる配線層に配置され、かつ平面視において一部が重なってハニカム状に見えるように屈曲させてあることを特徴とする半導体装置。前記複数の配線の各々は、平面視において、前記第1の方向に沿って形成される前記第1の接続領域の列を縫うようにスネークパターン状に配置されることを特徴とする請求項1に記載の半導体装置。前記第2の方向に隣り合う2つの配線の一方は、前記半導体基板上に形成された第1の絶縁膜上に形成され、第1の絶縁膜に形成されたコンタクト開口を通じて前記第1の接続領域にそれぞれ接続され、前記第2の方向に隣り合う2つの配線の他方は、一方よりも上層側に形成された第2の絶縁膜上に形成され、第2の絶縁膜及び前記第1の絶縁膜を貫通して形成されたコンタクトプラグを介して前記第1の接続領域にそれぞれ接続されていることを特徴とする請求項1又は2に記載の半導体装置。前記複数の第1の接続領域は、それぞれ対応する活性領域の中央部に形成され、前記活性領域の両側部にはそれぞれ第2の接続領域が形成され、前記第2の接続領域にはシリンダ型キャパシタが接続されていることを特徴とする請求項1,2又は3に記載の半導体装置。前記複数の第1の接続領域の各々は、前記半導体基板上に形成されるトランジスタのソース領域及びドレイン領域の一方、前記第2の接続領域は、前記トランジスタのソース領域及びドレイン領域の他方であることを特徴とする請求項4に記載の半導体装置。前記第1の方向と前記第2の方向とが90度とは異なる角度をなしていることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。前記第1の方向と前記第2の方向とが直交していることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。半導体基板上に第1の絶縁膜を形成し、第1の方向及び該第1の方向と交差する第2の方向に沿って前記半導体基板上に配列形成されるべき複数の第1の接続領域のうち、前記2の方向に関して奇数番目又は偶数番目に位置する前記第1の方向に沿った列に属する前記第1の接続領域の各々に対応する位置で、前記第1の絶縁膜にコンタクト開口を形成し、前記コンタクト開口を前記第1の方向に沿った列ごとに接続する第1の配線を形成し、前記第1の配線よりも上層側に第2の絶縁膜を形成し、前記複数の第1の接続領域のうち、前記2の方向に関して偶数番目又は奇数番目に位置する前記第1の方向に沿った列に属する前記第1の接続領域の各々に対応する位置で、前記第2の絶縁膜を貫通する第1のコンタクトプラグを形成し、前記第1のコンタクトプラグを前記第1の方向に沿った列ごとに接続する第2の配線を形成する、工程を含み、前記第1の配線と前記第2の配線とは、平面視において一部が重なってハニカム状に見えるように屈曲させて形成されることを特徴とする半導体装置の製造方法。前記第1の配線と前記第2の配線の各々は、平面視において、前記第1の方向に沿って形成される前記第1の接続領域の列を縫うようにスネークパターン状に形成されることを特徴とする請求項8に記載の半導体装置の製造方法。前記コンタクト開口を形成した後、前記半導体基板に不純物を導入して前記複数の第1の接続領域の一部を形成し、前記コンタクトプラグを形成する前に、前記半導体基板に不純物を導入して前記複数の第1の接続領域の残りを形成する、ことを特徴とする請求項8又は9に記載の半導体装置の製造方法。前記第2の配線よりも上層側に第3の絶縁膜を形成し、前記第3の絶縁膜、前記第2の絶縁膜及び前記第1の絶縁膜を貫通する第2のコンタクトプラグを形成し、前記第2のコンタクトプラグに接続されるシリンダ型キャパシタを形成する、ことを特徴とする請求項8,9又は10に記載の半導体装置の製造方法。半導体装置の高集積化が進むと、そこに含まれる素子、例えばMOSFET、も小型化する。これにあわせて配線やコンタクトプラグ等も縮小したいところだが、配線等の縮小は電気抵抗の増加、ひいては消費電力の増加につながるため難しい。そのため、配線等の小型化は、主として、配線間隔を狭めることにより実現される。しかしながら、上述したCOB構造では、ビット線間に容量コンタクトプラグが形成される。このため、半導体装置の更なる高集積化の要求に応えようとしてビット線の間隔を狭めると、容量コンタクトプラグの形成が困難になる。したがって、半導体装置の更なる高集積化の要求に応えるためには、配線によるコンタクトプラグの配置制限を緩和する必要がある。本発明の一実施の形態に係る半導体装置は、第1の方向及び該第1の方向と交差する第2の方向に沿って半導体基板上に配列形成された複数の第1の接続領域と、前記複数の第1の接続領域を前記第1の方向に沿った列ごとに電気的に接続する複数の配線と、を含み、前記複数の配線は、前記第2の方向に隣り合う2つの配線が互いに異なる配線層に配置され、かつ平面視において一部が重なってハニカム状に見えるように屈曲させてあることを特徴とする。また、本発明の他の実施の形態に係る半導体装置の製造方法は、半導体基板上に第1の絶縁膜を形成し、第1の方向及び該第1の方向と交差する第2の方向に沿って前記半導体基板上に配列形成されるべき複数の第1の接続領域のうち、前記2の方向に関して奇数番目又は偶数番目に位置する前記第1の方向に沿った列に属する前記第1の接続領域の各々に対応する位置で、前記第1の絶縁膜にコンタクト開口を形成し、前記コンタクト開口を前記第1の方向に沿った列ごとに接続する第1の配線を形成し、前記第1の配線よりも上層側に第2の絶縁膜を形成し、前記複数の第1の接続領域のうち、前記2の方向に関して偶数番目又は奇数番目に位置する前記第1の方向に沿った列に属する前記第1の接続領域の各々に対応する位置で、前記第2の絶縁膜を貫通する第1のコンタクトプラグを形成し、前記第1のコンタクトプラグを前記第1の方向に沿った列ごとに接続する第2の配線を形成する、工程を含み、前記第1の配線と前記第2の配線とは、平面視において一部が重なってハニカム状に見えるように屈曲させて形成されることを特徴とする。本発明によれば、ビット線を2層に分けて形成するとともにそれらを層方向に見て一部重なるように配置したことで、実質的にビット線の占有面積を減らせるので、コンタクトプラグの配置可能領域を広げることができる。以下、図面を参照して本発明の実施の形態に係る半導体装置について詳細に説明する。ここでは、半導体装置の一例としてDRAMについて説明するが、本発明は、配線間にコンタクトプラグ等を配置する構成の他の半導体装置にも適用可能である。まず、図1及び図2A-図2Cを参照して、本発明の第1の実施の形態に係るDRAM100の構成について説明する。図1は、DRAM100におけるセルアレイ部メモリセル領域の概略構成を示す平面図である。図2A、図2B及び図2Cは、それぞれ図1におけるA-A’線断面図、B-B’線断面図及びC-C’線断面図である。但し、図1では、構成要素の配置状況を明確にするため、容量コンタクトパッド上に位置するキャパシタと、さらにキャパシタ上に位置する上部金属配線とが省略されている。また、図2B及び図2Cは、厳密には、図1のX方向に対して傾きを有するX’方向に平行な断面図であるが、便宜上、X方向に平行な断面図として表している。DRAM100は、半導体基板を用いて製造される。ここでは、半導体基板として単結晶シリコン基板以下、シリコン基板1を用いるものとする。DRAM100は、シリコン基板1上に形成された多数のプレーナ型MOSMetalOxideSemiconductorトランジスタ以下では、MOSトランジスタと称するを含む。セルアレイ領域には、通常、数千から数十万個のMOSトランジスタが含まれる。図1は、数十個のMOSトランジスタが配列形成された領域を示している。MOSトランジスタは、活性領域1Aに形成される。活性領域1Aは、シリコン基板1の表面に設けられた素子分離領域、即ちSTIShallowTrenchIsolation領域9、によって規定される。STI領域9は、シリコン基板1の表面に溝を形成し、絶縁膜6及び7を積層して埋め込んだものである。STI領域9は、X’方向第1の方向に沿って直線的に延び、Y方向第2の方向に所定の間隔で複数形成されている。Y方向に関して隣接する2つのSTI領域9に挟まれた領域が活性領域1Aである。活性領域1Aもまた、X’方向に沿って直線的に延在している。活性領域1Aは、後述する複数の第1のビット線第1の配線と複数の第2のビット線第2の配線とにそれぞれ対応するように、複数の第1の活性領域1Bと複数の第2の活性領域1Cとに分類される。第1の活性領域1Bと第2の活性領域1Cとは、Y方向に関して交互に配置される。第1の活性領域1B及び第2の活性領域1Cの各々に、複数のMOSトランジスタが配列形成される。各MOSトランジスタは、図2B及び図2Cに示すように、活性領域1Aに設けられた溝の内壁を覆っているゲート絶縁膜16と、ゲート絶縁膜16の上面部と側面部の一部を覆っている介在層17と、介在層17の内側に設けられた埋込ワード線23となる導電膜18と、低濃度不純物拡散層11に設けられたソース領域並びにドレイン領域となる不純物拡散層第1の接続領域26並びに不純物拡散層37とを有する構成となっている。低濃度不純物拡散層11は、ゲート絶縁膜16が設けられた領域を除いた活性領域1Aの上部に設けられている。低濃度不純物拡散層11は、シリコン基板1に多く含まれる導電性不純物とは反対の導電型の不純物を拡散させて形成される。また、導電膜18の上面は、ライナー膜20と埋込絶縁膜21で覆われている。図2Aに示される導電膜18Aは、埋め込みワード線23となる導電膜18と同一の導電膜として形成される。しかし、その後のパターニングにより、導電膜18Aは、埋め込みワード線23と電気的に分離される。導電膜18Aは、X’方向に隣接するMOSトランジスタ間を電気的に分離する埋込配線22として機能する。つまり、DRAM100は、フィールドシールドFS方式の素子分離構成を採用している。埋込配線22の電圧を所定の値に維持することにより、寄生トランジスタがオフ状態となるので、同一の活性領域1A上で隣接するMOSトランジスタを電気的に分離することができる。なお、活性領域1AをX方向に素子分離する方式はFS方式に限るものではなく、Y方向の素子分離方式と同様にSTI領域を用いるものでもよい。次に、MOSトランジスタの上方上層側の構成について説明する。上述したMOSトランジスタの各々の上方には、キャパシタ48が形成されている。MOSトランジスタは、キャパシタ48と組み合わされてメモリセルを構成する。キャパシタ48は、シリンダ型のキャパシタであり、下部電極45、容量絶縁膜46および上部電極47で構成されている。下部電極45は、シリンダ形状で、内壁と外壁を有しており、内壁側は容量絶縁膜46と上部電極47で埋め込まれている。次に、MOSトランジスタとキャパシタ48との間の構成について説明する。図2Bにおいて、不純物拡散層26は第1の下部電極膜27に接続されている。第1の下部電極膜27は、第1層間絶縁膜第1の絶縁膜24の上に設けられ、第1層間絶縁膜24に形成された開口を通じて不純物拡散層26に接続される。第1の下部導電膜27の上には第1の上部導電膜28が設けられている。第1の下部導電膜27と第1の上部導電膜28とは、第1のビット線30を構成する。第1のビット線30の上面は第1のマスク膜29で覆われており、その上面部及び側面部は絶縁膜31で覆われている。また、図2Cにおいて、不純物拡散層26は、ビットコンタクトプラグ第1のコンタクトプラグ54を介して第2の下部導電膜27Aに接続されている。第2の下部導電膜27Aは、第2層間絶縁膜第2の絶縁膜34の上に設けられている。第2の下部導電膜27A上には第2の上部導電膜28Aが設けられている。第2の下部導電膜27Aと第2の上部導電膜28Aとは、第2のビット線30Aを構成する。第2のビット線30Aの上面は第2のマスク膜29Aで覆われており、その側面部は絶縁膜31Aで覆われている。第1のビット線30と第2のビット線30Aは、図2Aに示すように、STI領域9の上方で積層される。第1のビット線30と第2のビット線30Aとの間は、第2層間絶縁膜34により電気的に分離される。つまり、第2層間絶縁膜34は、第1のビット線30を覆うように形成され、第2のビット線30Aは、その第2層間絶縁膜34の上に形成される。図1から理解されるように、第1のビット線30及び第2のビット線30Aの各々は、スネークパターン状に蛇行するように形成される。また、第1のビット線30及び第2のビット線30Aは、その一部が互いに重なって、概ねハニカム状に見えるように配置されている。詳述すると、第1のビット線30及び第2のビット線30Aの各々は、互いに隣り合う2つのSTI領域9とオーバラップする第1及び第2の部分と、これら第1の部分と第2の部分との間を接続し、2つのSTI領域9間に位置する活性領域1Aと交差する第3の部分とを有する。ここで、第1の部分は、互いに隣り合う2つのSTI領域9のうち、Y方向の一方の側たとえば、図1の上側に位置するSTI領域9とオーバラップする部分である。また、第2の部分は、互いに隣り合う2つのSTI領域9のうち、Y方向の他方の側たとえば、図1の下側に位置するSTI領域9とオーバラップする部分である。そして、第2のビット線30Aの第1の部分は、それぞれY方向に関して一方の側に位置する第1のビット線30の第2の部分の上に積層されるように配置されている。また、第2のビット線30Aの第2の部分は、それぞれY方向に関して他方の側に位置する第1のビット線30の第1の部分の上に積層されるように配置されている。また、第1のビット線30及び第2のビット線30Aの第3の部分は、概ねY方向に沿って延在する。第1のビット線30の第3の部分は、第1の活性領域1Bと交差し、第2のビット線30Aの第3の部分は、第2の活性領域1Cと交差する。そして、第1のビット線30の第3の部分は、第1の活性領域1Bに設けられたMOSトランジスタの不純物拡散層26に接続される。また、第2のビット線30Aの第3の部分の各々は、第2の活性領域1Cに設けられたMOSトランジスタの不純物拡散層26に接続される。以上のように第1のビット線30及び第2のビット線30Aを配置することにより、第1のビット線30の第1の部分と第2のビット線の第2の部分、若しくは第1のビット線30の第2の部分と第2のビット線の第1の部分は、Y方向に関し、STI領域9に対して一つ置きに存在する。これにより、図1に破線で示すように、ビット線が配置されていない領域、即ち空スペース5が形成される。なお、図1においては、紙面の都合で空スペース5を1個所示しているが、実際の空スペース5はセルアレイ部の複数個所に設けられている。再び図2B及び図2Cを参照すると、MOSトランジスタの不純物拡散層37の上には、容量コンタクトプラグ第2のコンタクトプラグ41及び容量コンタクトパッド42が形成されている。不純物拡散層37は、これら容量コンタクトプラグ41と容量コンタクトパッド42を介して、下部電極45に接続される。容量コンタクトプラグ41は、導電膜38と導電膜40の間に介在層39を挿入した積層構造をもつ。容量コンタクトプラグ41の側面部は、サイドウォール絶縁膜36で覆われている。容量コンタクトパッド42は、キャパシタ48と容量コンタクトプラグ41との間のアライメントマージンを確保するために設けられている。したがって、容量コンタクトパッド42は、容量コンタクトプラグ41の上面を覆っている必要は無い。容量コンタクトパッド42は、容量コンタクトプラグ41上に位置して、少なくともその一部と接続していれば良い。図2Aを参照すると、第1のビット線30と第1のマスク膜29は、第1層間絶縁膜24上において、絶縁膜31と第1のライナー膜32と第1の塗布絶縁膜33以降は、第1SODSpinOnDielectrics33と表記で覆われている。また、第2のビット線30Aと第2のマスク膜29Aは、となる第2層間絶縁膜34上において、絶縁膜31Aと第2のライナー膜32Aと第2の塗布絶縁膜33A以降は、第2SOD33Aと表記で夫々の側面が覆われている。図2B及び図2Cに示すように、容量コンタクトプラグ41の側面に形成されたサイドウォール絶縁膜36は、第1層間絶縁膜24、絶縁膜31、第1のライナー膜32、第1SOD33、第2層間絶縁膜34、絶縁膜31A、第2のライナー膜32A、及び第2SOD33Aで側面が覆われている。また、容量コンタクトパッド42は、第2SOD33Aを保護するためのストッパー膜43で覆われている。ストッパー膜43上には、第3層間絶縁膜44が設けられている。下部電極45は、第3層間絶縁膜44とストッパー膜43を貫通するシリンダホール44A内に形成されるので、第3層間絶縁膜44とストッパー膜43とに接する。第3層間絶縁膜44の上面は、容量絶縁膜46で覆われて、容量絶縁膜46の露出面は上部電極47で覆われている。上部電極47は、第4層間絶縁膜49で覆われている。第4層間絶縁膜49中にはコンタクトプラグ50が設けられている。また、第4層間絶縁膜49上には上部金属配線51が設けられている。キャパシタ48の上部電極47は、コンタクトプラグ50を介して、上部金属配線51と接続されている。上部金属配線51と第4層間絶縁膜49は、保護膜52で覆われている。以上説明したように、本実施の形態に係るDRAM100によれば、ビット線を下層に配置する第1のビット線と上層に配置する第2のビット線に分割して積層している。このような配置では、ビット線を一つの層に配置する場合に比べ、ビット線の配置密度を低減しすることができる。即ち、ビット線を配置しない空きスペースを設けることができる。これにより、半導体基板表面の容量コンタクト部と容量コンタクトプラグとの接触面積を拡大して、接触抵抗が低減された容量コンタクトを有するDRAMを提供することができる。次に、本実施の形態に係るDRAM100の製造方法について、図3から図31を参照しながら説明する。なお、各図において、aは図1におけるA-A’線断面に対応する図、bは図1のB-B’線断面に対応する図、cは図1のC-C’線断面に対応する図を示している。また、図2B及び図2Cと同様に、b及びcは、X’方向に平行な断面をX方向に平行な断面として表示している。まず、図3a及びbに示す状態を得るため、P型のシリコン基板1上に、犠牲膜2とマスク膜3を順次堆積させる。犠牲膜2は、例えば、熱酸化法によるシリコン酸化膜SiO2であってよい。また、マスク膜3は、例えば、熱CVDChemicalVaporDeposition法によるシリコン窒化膜Si3N4であってよい。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、マスク膜3と犠牲膜2とシリコン基板1のパターニングを行う。これにより、シリコン基板1に、活性領域1Aを区画するための素子分離溝4トレンチを形成する。素子分離溝4は、X方向に延在するライン状のパターンとして形成される。活性領域1Aとなる領域は、美成膜2及びマスク膜3で覆われている。次に、図4a及びbに示す状態を得るため、シリコン基板1とマスク膜3の表面に絶縁膜6を形成する。絶縁膜6は、例えば、熱酸化法によるシリコン酸化膜であってよい。この後に、素子分離溝4の内部を充填するように絶縁膜7を堆積させる。絶縁膜7は、例えば、熱CVD法によるシリコン窒化膜であってよい。続いて、絶縁膜7のエッチバックを行い、素子分離溝4の内部にのみ絶縁膜7を残存させる。次に、図5a及びbに示す状態を得るため、素子分離溝4の内部を充填するように埋込膜8を堆積し、その表面を平坦化してマスク膜3を露出させる。埋込膜8は、例えば、プラズマCVD法によるシリコン酸化膜であってよい。また、平坦化には、例えば、CMPChemicalMechanicalPolishing方を用いることができる。この後、ウェットエッチングによって、マスク膜3及び犠牲膜2を除去するとともに、絶縁膜6及び埋込膜8の一部を除去し、埋込膜8の表面位置をシリコン基板1の表面位置に概略一致させる。これにより、STI9を用いたライン状の素子分離領域が形成される。次に、図6a及びbに示すように、シリコン基板1の表面に犠牲膜10を形成する。犠牲膜10は、後えば、熱酸化法によるシリコン酸化膜であってよい。この後、低濃度のN型不純物リン等をイオン注入法でシリコン基板1に注入し、N型の低濃度不純物拡散層11を形成する。低濃度不純物拡散層11は、後に形成されるトランジスタのソース/ドレインSD領域の一部として機能する。次に、図7a及びbに示す状態を得るため、犠牲膜10上に下層マスク層12及び上層マスク層13を順次堆積させ、ゲート電極溝トレンチのパターンとなるように下層マスク層12及び上層マスク層13をパターニングする。ここで、下層マスク膜12は、例えば、CVD法によるシリコン窒化膜であってよい。また、上層マスク膜13は、プラズマCVD法によるカーボン膜アモルファスカーボン膜であってよい。次に、図8a及びbに示すように、ドライエッチングによりシリコン基板1をエッチングし、ゲート電極溝トレンチ15を形成する。ゲート電極溝15は、活性領域1Aと交差するY方向に延在するライン状のパターンとして形成される。STI9と接するゲート電極溝15の側面部分には、薄膜状のシリコン基板1がサイドウォール形状に残存し、トランジスタのチャネル領域14として機能する。また、ゲート電極溝15の内部を除いたシリコン基板1上には、少なくとも一部の下層マスク膜12が残留している。次に、図9a及びbに示すように、ゲート絶縁膜16を形成し、その上に介在層17及び導電層18を順次堆積させる。ゲート絶縁膜16としては、熱酸化で形成したシリコン酸化膜等が利用できる。介在層17は、例えば、CVD法による窒化チタンTiN層であってよい。また、導電層18は、タングステンW層であってよい。次に、図10a及びbに示すように、ゲート電極溝15の底部に導電膜18が残留するように、導電層18をエッチバックする。なお、残留させる導電膜18の高さは、エッチバックの処理時間によって制御することができる。続いて、図11a及びbに示すように、ゲート電極溝15の底部に導電膜18の表面と同じ高さで介在層17が残留するように、ドライエッチングにより不要な介在層17を除去する。なお、残留させる介在層17の高さは、ドライエッチングの処理時間によって制御することができる。このドライエッチングによって、表面高さを介在層17と同じとした導電膜18で構成される埋込ワード線23と埋込配線22をゲート電極溝15の底部に形成することができる。次に、図12a及びbに示すように、残存した導電膜18上およびゲート電極溝15の内壁を覆うように、ライナー膜20を形成し、その上に埋込絶縁膜21を堆積させる。ライナー膜20は、熱CVD法によるシリコン窒化膜であってよい。埋込絶縁膜21としては、プラズマCVD法で形成したシリコン酸化膜や、塗布膜であるSOD膜、あるいはそれらの積層膜が利用できる。SOD膜を用いた場合には高温の水蒸気H2O雰囲気中でアニール処理を行い、固体のシリコン酸化膜に改質する。次に、図13a及びbに示す状態を得るため、ライナー膜20が露出するまで埋込絶縁膜21の表面をCMP法により研磨する。続いて、エッチングにより、埋込絶縁膜21の一部、ライナー膜20の一部、ゲート絶縁膜16の一部、下層マスク膜12及び犠牲膜10を除去し、残留する埋込絶縁膜21の表面が、シリコン基板1の表面と概略同程度の高さになるようにする。これにより、埋込ワード線23および素子分離用の埋込配線22の上面が絶縁される。次に、図14a及びbに示す状態を得るため、第1層間絶縁膜24を形成する。第1層間絶縁膜24は、プラズマCVD法によるシリコン酸化膜であってよい。それから、フォトリソグラフィ技術およびドライエッチング技術を用いて、第1層間絶縁膜24の一部を除去して複数のビットコンタクト開口25を形成する。複数のビットコンタクト開口25は、XY方向に配列形成される。複数のビットコンタクト開口25は、第1の活性領域1B上に形成され、第2の活性領域上1Cには形成されない。各ビットコンタクト開口25の底面部には、シリコン基板1の表面が露出する。ビットコンタクト開口25を形成した後に、N型不純物ヒ素等をイオン注入し、シリコン基板1の表面近傍にN型の不純物拡散層26を形成する。形成したN型の不純物拡散層26は、トランジスタのソースドレイン領域として機能する。次に、図15a及びbに示すように、第1の下部導電膜27、第1の上部導電膜28及び第1のマスク膜を順次堆積させる。第1の下部電極膜27は、不純物拡散層26と第1層間絶縁膜24を覆うように形成される。第1の下部電極膜27は、熱CVD法によるN型の不純物リン等を含有したポリシリコン膜であってよい。第1の上部導電膜28は、スパッタ法によるタングステンであってよい。第1のマスク膜29は、プラズマCVD法によるシリコン窒化膜であってよい。第1のマスク膜29は、例えば、200nm厚に形成されてよい。次に、図16a及びbに示すように、第1の下部導電膜27、第1の上部導電膜28及び第1のマスク膜29の積層膜をライン形状にパターニングし、第1の下部導電膜27と第1の上部導電膜28で構成される第1のビット線30を形成する。なお、以下の説明では、第1のマスク膜29を含めて第1のビット線30と称することがある。第1のビット線30第1の部分及び第2の部分は、埋込ワード線23と交差するX方向に延在するパターンとして形成される。なお、図1では、ビット線30の第1の部分、第2の部分及び第3の部分がそれぞれ直線として描かれているが、少なくとも一部を曲線としてもよい。特に、第1の部分又は第2の部分と第3の部分との接続部分について、その形状を湾曲形状とすることができる。ビットコンタクト開口25内で露出しているシリコン基板1の表面部分で、不純物拡散層26ソースドレイン領域の一方と、第1のビット線30の下層である第1の下部導電膜27とが接続する。次に、図17a及びbに示すように、絶縁膜31及び第1のライナー膜32を順次形成する。絶縁膜31は、第1のビット線30の側面を覆うように形成される。絶縁膜31は、例えば、熱CVD法によるシリコン窒化膜であってよい。絶縁膜31の膜厚は、例えば、30nmとすることができる。第1のライナー膜32は、絶縁膜31の上面を覆うように形成される。第1のライナー膜32は、熱CVD法によるシリコン窒化膜であってよい。第1のライナー膜32の膜厚は、10nmとすることができる。なお、第1のビット線30を構成する第1の下部導電膜27及び第1の上部導電膜28は、周辺回路部において、プレーナ型MOSトランジスタのゲート電極として利用される。また、第1のビット線30の側面を覆う第1の絶縁膜31は、周辺回路部において、ゲート電極のサイドウォールの一部として利用される。次に、図18a及びbに示す状態を得るために、第1SOD膜33を形成する。第1SOD膜33は、第1のビット線30を埋め込むように塗布絶縁膜と塗布した後、高温の水蒸気H2O雰囲気中でアニール処理を行って塗布絶縁膜を固体のシリコン酸化膜に改質することで形成される。続いて、CMP法により、第1SODを研磨し、第1のライナー膜32の上面が露出させる。そして、露出させた第1のライナー膜32及び第1SOD膜33の上面を覆うように、第2層間絶縁膜34を形成する。第2層間絶縁膜34は、プラズマCVD法で形成したシリコン酸化膜であってよい。次に、図19a,b及びcに示す状態を得るため、フォトリソグラフィ技術およびドライエッチング技術を用いて、第2層間絶縁膜34、第1SOD33、第1のライナー膜32、絶縁膜31、及び第1層間絶縁膜24の一部を除去し、複数のビットコンタクト開口25Aを形成する。第2層間絶縁膜34、第1SOD33及び第1層間絶縁膜24がシリコン酸化膜である場合のエッチング条件は、例えば、以下のとおりである。ヘキサフルオロ13ブタジエンC4F6とトリフルオロメタンCHF3と酸素O2を原料ガスとし、流量を30sccmStandardCubicCentimeterperMinuteC4F6と30sccmCHF3と25sccmO2、ソースパワーを500W、バイアスパワーを1000W、ステージ温度を20°C、圧力を25mTorrとする。第1のライナー膜32及び絶縁膜31がシリコン窒化膜である場合のドライエッチング条件は、以下のとおり。トリフルオロメタンと酸素O2を原料ガスとし、流量を80sccmCHF3と20sccmO2、ソースパワーを500W、バイアスパワーを1000W、ステージ温度を20°C、圧力を30mTorrとする。上記条件により、シリコン基板1の法線方向の異方性エッチを実現できる。また、エッチングの対象となる膜毎に条件を変更することで夫々の膜に対する選択比を5以上とすることができる。したがって、シリコン酸化膜である第2層間絶縁膜34と第1SOD33と第1層間絶縁膜24のドライエッチング時に、シリコン窒化膜である第1のマスク膜29が除去されることはなく、ビットコンタクト開口25Aの内部に第1の上部導電膜28が露出することはない。また、シリコン窒化膜である第1のライナー膜32と絶縁膜31のドライエッチング時に、シリコン窒化膜である第1のマスク膜29が露出していたとしても、第1のマスク膜29を第1のライナー膜32及び絶縁膜31よりも十分に厚く形成しておくことで、第1のマスク膜29が残留させることができる。よって、その様な場合でも、ビットコンタクト開口25Aの内部に第1の上部導電膜28が露出することはない。複数のビットコンタクト開口25Aは、XY方向に配列形成される。ビットコンタクト開口25Aは、第2の活性領域1C上に形成され、第1の活性領域上には形成されない。ビットコンタクト開口25Aの底面部にはシリコン基板1の表面が露出する。露出しているシリコン基板1に、N型不純物ヒ素等をイオン注入し、シリコン基板1の表面近傍にN型の不純物拡散層26Aを形成する。形成したN型の不純物拡散層26Aは、トランジスタのソースドレイン領域として機能する。次に、図20a,b及びcに示す状態を得るため、ビットコンタクト開口25Aの内壁を覆うように、シリコン窒化膜を成膜する。シリコン窒化膜の成膜には熱CVD法を用いることができる。この場合の成膜条件は、例えば、ジクロロシランSiH2Cl2とアンモニアNH3を原料ガスとし、夫々の流量を75sccmSiH2Cl2と750sccmNH3にして、加熱温度を630°C、圧力を300Paとする。次に、成膜したシリコン窒化膜をエッチバックし、サイドウォール絶縁膜53を形成する。エッチバックの条件は、例えば、トリフルオロメタンCHF3と酸素O2とアルゴンArを原料ガスとし、流量を80sccmCHF3と20sccmO2と150sccmAr、ソースパワーを1700W、バイアスパワーを3000W、ステージ温度を30°C、圧力を30mTorrとする。次に、サイドウォール絶縁膜53が形成されたビットコンタクト開口25Aの内側に、リンを含有するポリシリコン膜を堆積させる。ポリシリコン膜の堆積には、熱CVD法を用いることができる。成膜条件は、例えば、モノシランSiH4を原料ガスとし、流量を1500sccm、加熱温度を550°Cとする。次に、第2層間絶縁膜34の上面を露出するまでポリシリコン膜の表面を研磨し、ポリシリコン膜の一部を除去し、ビットコンタクトプラグ54を形成する。ビットコンタクト開口25A内で露出していたシリコン基板1の表面で、不純物拡散層26Aソースドレイン領域の一方とビットコンタクトプラグ54とが接続する。次に、図21a,b及びcに示すように、第2の下部導電膜27A,第2の上部導電膜28A及び第2のマスク膜29Aを順次堆積させる。第2の下部導電膜27Aは、第2層間絶縁膜34とビットコンタクトプラグ54とを覆うように形成される。第2の下部導電膜27Aは、N型の不純物リン等を含有するポリシリコン膜であってよい。第2の下部導電膜27Aは、例えば、熱CVD法により形成することができる。第2の上部導電膜28Aは、例えば、スパッタ法によるタングステン膜であってよい。第2のマスク膜29Aは、例えば、プラズマCVD法によるシリコン窒化膜であってよい。次に、図22a,b及びcに示すように、第2の下部導電膜27A、第2の上部導電膜28A及び第2のマスク膜29Aの積層膜をライン形状にパターニングし、第2の下部導電膜27Aと第2の上部導電膜28Aで構成される第2のビット線30Aを形成する。なお、以下の説明では、第2のマスク膜29Aを含めて第2のビット線30Aと称することがある。第2のビット線30A第1の部分及び第2の部分は、埋込ワード線23と交差するX方向に延在するパターンとして形成される。なお、図1では、ビット線30Aの第1の部分、第2の部分及び第3の部分がそれぞれ直線として描かれているが、少なくとも一部を曲線としてもよい。特に、第1の部分又は第2の部分と第3の部分との接続部分について、その形状を湾曲形状とすることができる。第2のビット線30Aの下層である第2の下部導電膜27Aは、ビットコンタクトプラグ54と接続している。これにより、第2の下部導電膜27Aと不純物拡散層26Aソースドレイン領域の一方は、ビットコンタクトプラグ54を介して接続される。次に、図23a,b及びcに示すように、絶縁膜31Aと第2のライナー膜32Aを形成する。絶縁膜31Aは、第2のビット線30Aの側面を覆うように形成される。絶縁膜31Aは、熱CVD法によるシリコン窒化膜であってよい。また、第2のライナー膜32Aは、絶縁膜の上面を覆うように形成される。第2のライナー膜32Aは、熱CVD法によるシリコン窒化膜であってよい。次に、図24a,b及びcに示す状態を得るために、第2のビット線30Aを埋め込むように、塗布絶縁膜である第2SOD膜33Aを堆積させる。続いて、堆積させた第2SOD膜33Aに対して、高温の水蒸気H2O雰囲気中でアニール処理を行い、固体のシリコン酸化膜に改質する。さらに、CMP法によって、第2SOD膜33Aの表面を研磨してその一部を除去し、第2のライナー膜32Aの上面を露出させる。それから、露出させて第2のライナー膜32A及び第2のSOD膜33Aの表面を覆うように層間絶縁膜第3の絶縁膜55を形成する。層間絶縁膜55は、例えば、プラズマCVD法によるシリコン酸化膜であってよい。次に、図25a及びbに示す状態を得るために、フォトリソグラフィ技術およびドライエッチング技術を用いて、容量コンタクト開口35を形成する。このときのドライエッチング条件は、例えば、トリフルオロメタンCHF3とテトラフルオロメタンCF4と酸素O2を原料ガスとし、流量を80sccmCHF3と110sccmCF4と2sccmO2、ソースパワーを500W、バイアスパワーを1000W、ステージ温度を20°C、圧力を5mTorrとする。ここでは、前述した第1のビット線30の側面に形成した絶縁膜31及び第1のライナー膜32をサイドウォールとして用いるSACSelfAlignmentContact法によって、容量コンタクト開口35が形成される。このため、容量コンタクト開口35の内部に第1のビット線30が露出することはない。また、容量コンタクト開口35と活性領域1Aのオーバーラップしている部分で、シリコン基板1の表面が露出する。次に、容量コンタクト開口35の内壁を覆うようにシリコン窒化膜を形成し、形成したシリコン窒化膜をエッチバックしてサイドウォール絶縁膜36を形成する。シリコン窒化膜は、例えば、熱CVD法により形成することができる。続いて、容量コンタクト開口35内に露出するシリコン基板1に、N型不純物リン等をイオン注入し、シリコン基板1の表面近傍にN型の不純物拡散層37を形成する。形成したN型の不純物拡散層37は、トランジスタのソースドレイン領域として機能する。なお、容量コンタクト開口35は、前述した第2のビット線30Aの側面に形成した絶縁膜31Aおよび第2のライナー膜32Aをサイドウォールとして用いるSAC法によって形成することもできる。この場合も、容量コンタクト開口35の内部に第2のビット線30Aが露出することはない。次に、図26a及びbに示す状態を得るために、コンタクト開口35内を埋めるように、リンを含有するポリシリコン膜を堆積させる。ポリシリコン膜の堆積には、熱CVD法を用いることができる。それから、形成したポリシリコン膜をエッチバックし、容量コンタクト開口35の底部にポリシリコン膜を残存させ、導電膜38とする。この後、導電膜38の表面にスパッタ法で介在層39を形成し、容量コンタクト35内をジュ店するように導電膜40を堆積させる。介在層39は、例えば、コバルトシリサイドCoSi層であってよい。また、導電膜40は、CVD法によるタングステン膜であってよい。次に、例えば、CMP法により、第2SOD33Aの表面が露出するまで導電膜40を研磨し、容量コンタクト開口35内だけに導電膜40を残存させる。これにより、導電膜38と介在層39と導電膜40が積層して構成された容量コンタクトプラグ41が形成される。次に、図27a及びbに示すように、容量コンタクトパッド42を形成する。容量コンタクトパッド42を形成するため、例えば、スパッタ法によって、窒化タングステンWN膜及びタングステンW膜を順次堆積させた積層膜を形成する。フォトリソグラフィ技術およびドライエッチング技術を用いて、積層膜をパターニングして、容量コンタクトパッド42を形成する。容量コンタクトパッド42は、容量コンタクトプラグ41と接続するように形成される。次に、図28a及びbに示すように、容量コンタクトパッド42上を覆うようにストッパー膜43を形成し、そのうえに第3層間絶縁膜44を形成する。ストッパー膜43は、例えば、熱CVD法によるシリコン窒化膜であってよい。また、第3層間絶縁膜44は、プラズマCVD法によるシリコン酸化膜であってよい。次に、図29a及びbに示す状態を得るために、フォトリソグラフィ技術及びドライエッチング技術を用いて、シリンダホール44Aを形成する。シリンダホール44Aは、容量コンタクトパッド42の上面を露出させるように、第3層間絶縁膜44およびストッパー膜43を貫通して形成される。次に、シリンダホール44Aの内壁を覆うように、下部電極45を形成する。下部電極45は、CVD法による窒化チタンであってよい。下部電極45の底部は、容量コンタクトパッド42と接続している。次に、図30a及びbに示すように、下部電極45の表面を覆う容量絶縁膜46を形成し、さらに上部電極47を形成する。容量絶縁膜46としては、酸化ジルコニウムZrO2、酸化アルミニウムAl2O3、酸化ハフニウムHfO2やそれらの積層膜を用いることができる。容量絶縁膜46は、ALDAtomicLayerDeposition法により形成することができる。上部電極47は、CVD法による窒化チタンであってよい。次に、図31a及びbに示す状態を得るために、上部電極47を覆う第4層間絶縁膜49を形成する。第4層間絶縁膜49は、プラズマCVD法によるシリコン酸化膜であってよい。続いて、フォトリソグラフィ技術およびドライエッチング技術を用いて、第4層間絶縁膜49にコンタクトホール図示せずを形成する。次に、第4層間絶縁膜49に形成されたコンタクトホールを埋め込むように導電膜を形成する。導電膜として、CVD法によるタングステン膜を用いることできる。次に、第4層間絶縁膜49上の不要な導電膜をCMP法等の方法で除去し、コンタクトホール内にコンタクトプラグ50を形成する。次に、第4層間絶縁膜上に上部金属配線51を形成する。上部金属配線51は、第4層間絶縁膜49上にアルミニウムAlや銅Cu等の金属膜を成膜し、その金属膜をパターニングして形成される。上部金属配線51は、コンタクトプラグ50に接続されるように形成される。これにより、上部金属配線51は、コンタクトプラグ50を介して、上部電極47と接続する。この後、表面に保護膜52を形成すれば、DRAM100のメモリセルが完成する。以上説明したように、本実施形態に係るDRAM100の製造方法によれば、第1のビット線と第2のビット線とが積層される部分を持たせることができ、両ビット線が占有する面積を低減することができる。これにより、容量コンタクトの形成可能領域を拡大し、それに伴い容量コンタクトの断面積を増大させることができる。その結果、容量コンタクトと容量コンタクトプラグとの接触を確実にして接触抵抗を低減することができる。次に、図32を参照して、本発明の第2の実施の形態に係る半導体装置について説明する。図32は、第2の実施の形態に係る半導体装置の一例であるDRAM200の構成を示す平面図である。但し図32においても、図1と同様に、構成要素の配置状況を明確にするため、容量コンタクトパッド上に位置するキャパシタとキャパシタ上に位置する上部金属配線が省略されている。また、一部の容量コンタクトパッドでは、その下層との位置関係を明確にするため、容量コンタクトパッドを透過させて下層を示している。DRAM200は、X方向及びX方向に垂直なY方向に沿って配列形成された複数の活性領域1Aを有している。各活性領域1Aは、X方向及びY方向に関してSTI9STI領域9によって区画されている。つまり、格子状に形成されたSTI9により、矩形の活性領域1Aが区画されている。STI9の幅は、X方向及びY方向のいずれについても最小加工寸法に等しい値FF値に設定されている。活性領域1Aは、長手方向がX方向に延在する矩形に形成されている。活性領域1Aの寸法は、Y方向の短辺がF値、X方向の長辺がF値の5倍の寸法である5Fとなっている。複数の活性領域1Aは、X方向のピッチが6F、Y方向のピッチが2Fで配置されて、メモリセル領域を構成する。メモリセル領域における単位セルは、X方向の3FとY方向の2Fを掛け合わせた6F2の面積を占める。一つの活性領域1Aの中央には、ビット線コンタクトBCとなるビットコンタクト開口25又は25Aが配置される。また、一つの活性領域1Aの両端には、容量コンタクトSCとなる容量コンタクトプラグ41又は41Aが配置される。なお、ビットコンタクト開口25と25Aの形成位置は互いに異なる。即ち、ビットコンタクト開口25が第1層間絶縁膜24に設けられるのに対して、ビットコンタクト開口25Aは第1層間絶縁膜24および第2層間絶縁膜34に設けられる。埋込ワード線23並びに23Aは、複数の活性領域1Aを縦断するようにY方向に延在する。埋込ワード線23及び23AのX方向の幅は、F値に等しい。また、埋込ワード線23と23Aは、一つの活性領域1Aに1本づつ配置されて、その間隔はF値となっている。第1の実施の形態と同様に、第1のビット線30及び第2のビット線30Aは、それぞれ下層側ビット線BL及び上層側BLとなるように、互いに異なる層に形成されている。これらのビット線は、全体としてX方向へ延在する。メモリセル領域は、X方向に連続して繰り返し配置されるビット線単層領域56とビット線積層領域57とを含む。ビット線単層領域56では、第1のビット線30及び第2のビット線30Aの各々が、X方向に対して傾きを有する斜め方向に延在している。このビット線単層領域56において、第1のビット線30がビットコンタクト開口25上を横切り、第2のビット線30Aが、ビットコンタクト開口25Aの上を横切る。また、ビット線積層領域57では、第1のビット線30及び第2のビット線30AがともにX方向に延在し、第1のビット線30と第2のビット線30Aとが第2層間絶縁膜34を介して積層されている。具体的には、各ビット線積層領域57において、第1のビット線30が両隣に位置する第2のビット線30Aのいずれか一方と積層され、第2のビット線30Aが両隣に位置する第1のビット線30のいずれか一方と積層されている。また、ビット線積層領域57において、第1のビット線30及び第2のビット線30Aは、Y方向に隣接する活性領域1Aの列の間に配置される。1本のビット線30又は30Aに着目すると、そのビット線は、X方向に配列された複数の活性領域1Aのビットコンタクト開口25又は25A上を横切り、それら活性領域1Aの列を縫うように配置されている。また、互いに隣り合う2本のビット線30及び30Aは、平面視において、互いに積層されている部分をX方向に結ぶ直線60に関し、線対称に配置されている。さらに、第1のビット線30及び第2のビット線30Aの各々一方の端部にはコンタクトパッドが形成されている。これらコンタクトパッドは、メモリセル領域の外側に配置される周辺回路領域に設けられる。第1のビット線30のコンタクトパッドと第2ビット線30Aのコンタクトパッドとは、互いに反対側の端部に形成される。図32では、第1のビット線30のコンタクトパッドとなる下層BLコンタクト58が右側に、第2のビット線30Aとコンタクトパッドとなる上層BL線コンタクト59が左側に配置されている。以上のように、第1の実施の形態に係るDRAM100の活性領域がX方向に対して傾斜する斜め方向X’方向に直線状に延在しているのに対して、本実施の形態に係るDRAM200の活性領域はX方向に延在したレイアウトとなっている。DRAM200のその他の構成は、DRAM100と同じである。活性領域がX方向に延在するDRAM200においても、第1の実施の形態に係るDRAM100と同様に、ビット線積層領域57においてビット線1本分の空スペースを確保することができる。したがって、容量コンタクトの形成可能領域を拡大することができ、容量コンタクトの断面面積を増大させることが可能となる。その結果、容量コンタクトプラグと容量コンタクトの接触を確実にして接触抵抗を低減することができる。以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。"