"炭化珪素半導体素子の終端領域において、炭化珪素の半導体層にリセスを形成する工程と、前記半導体層の前記リセスを含む領域にイオン注入を行い不純物領域を形成する工程と、前記リセスの内部を含む前記半導体層の表面を熱酸化することで、当該半導体層の表面に酸化層を形成する工程と、前記酸化層を除去する工程とを備えることを特徴とする炭化珪素半導体装置の製造方法。前記酸化層を除去する工程は、前記酸化層が形成された前記半導体層の表面をウェットエッチングすることにより行われる請求項1記載の炭化珪素半導体装置の製造方法。前記酸化層を除去する工程は、前記酸化層が形成された前記半導体層の表面をドライエッチングすることにより行われる請求項1記載の炭化珪素半導体装置の製造方法。炭化珪素半導体素子の終端領域において、炭化珪素の半導体層にリセスを形成する工程と、前記半導体層の前記リセスを含む領域にイオン注入を行い不純物領域を形成する工程と、前記リセスの内部を含む前記半導体層の表面にフォトレジストを塗布して硬化させる工程と、前記フォトレジストが形成された前記半導体層の表面をドライエッチングして、前記フォトレジストを除去する工程とを備えることを特徴とする炭化珪素半導体装置の製造方法。前記リセスを形成する工程は、前記半導体層上に前記リセスの形成領域を開口したレジストパターンを形成する工程と、前記レジストパターンをマスクとする反応性イオンエッチングにより前記リセスを形成する工程とを含み、前記レジストパターンの側壁と前記半導体層の表面とが成す角は80度~90度であり、前記反応性イオンエッチングのDCバイアス電圧は300V以上である請求項1から請求項4のいずれか一項記載の炭化珪素半導体装置の製造方法。前記リセスを形成する工程において、当該リセスの底端部に、深さが0.02μm以上で先端部の曲率半径が0.03μ未満のノッチが形成される請求項1から請求項5のいずれか一項記載の炭化珪素半導体装置の製造方法。炭化珪素の半導体層の表面に形成されたリセスと、前記半導体層の前記リセス底部を含む領域に形成された不純物領域とを含む終端構造を備え、前記不純物領域は、前記リセスの底端部の下で局所的に深く形成されていることを特徴とする炭化珪素半導体装置。前記リセスの底端部の曲率半径は0.05μm以上、10μm以下である請求項7記載の炭化珪素半導体装置。前記リセスの底端部にノッチが形成されていない請求項8記載の炭化珪素半導体装置。一般にガードリングは、半導体素子の耐電圧性能を確実なものとするために比較的高い不純物濃度で形成される。このため半導体素子に高電圧が印加されたときは、ガードリングの不純物領域内では空乏層の伸びが少なく、強い電界が発生しやすい状況になる。特許文献1のようにガードリングがリセスの下に形成されている場合、そのリセスの底端部に強い電界が発生しやすい。さらに本発明者らは、リセス形成のエッチングにおいて、リセスの底端部に先の尖ったノッチ切り欠きが形成されると、その部分の電界が特に強くなることを見出した。そしてリセス底端部のノッチの形成を防止すべく種々のエッチング条件を検討した。検討の結果、エッチング速度を低くすればノッチは小さくなる傾向にあったが、SiCはSiに比べて硬度が高いため、SiC半導体素子の形成にあたって実用的なエッチング速度を保ちつつ、ノッチの発生を抑えることは困難であった。本発明は以上のような課題を解決するためになされたものであり、リセス底部に形成された不純物領域を含む終端構造の形成において、リセスの底端部に発生したノッチを除去あるいは緩やかな形状にすることが可能な炭化珪素半導体装置の製造方法を提供することを目的とする。本発明の第1の局面に係る炭化珪素半導体装置の製造方法は、炭化珪素半導体素子の終端領域において、炭化珪素の半導体層にリセスを形成する工程と、前記半導体層の前記リセスを含む領域にイオン注入を行い不純物領域を形成する工程と、前記リセスの内部を含む前記半導体層の表面を熱酸化することで、当該半導体層の表面に酸化層を形成する工程と、前記酸化層を除去する工程とを備えるものである。本発明の第2の局面に係る炭化珪素半導体装置の製造方法は、炭化珪素半導体素子の終端領域において、炭化珪素の半導体層にリセスを形成する工程と、前記半導体層の前記リセスを含む領域にイオン注入を行い不純物領域を形成する工程と、前記リセスの内部を含む前記半導体層の表面にフォトレジストを塗布して硬化させる工程と、前記フォトレジストが形成された前記半導体層の表面をドライエッチングして、前記フォトレジストを除去する工程とを備えるものである。本発明の第3の局面に係る炭化珪素半導体装置は、炭化珪素の半導体層の表面に形成されたリセスと、前記半導体層の前記リセス底部を含む領域に形成された不純物領域とを含む終端構造を備え、前記不純物領域は、前記リセスの底端部の下で局所的に深く形成されているものである。本発明の第1および第2の局面に係る炭化珪素半導体装置の製造方法によれば、リセスを形成する工程において当該リセスの底端部にノッチが発生しても、その後の工程によりそのノッチを除去あるいは小曲率化することができる。従って、リセス底端部に強い電界が発生することを抑制でき、炭化珪素半導体装置の耐電圧性能を向上できる。本発明の第3の局面に係る炭化珪素半導体装置によれば、不純物領域がリセスの底端部の下で局所的に深く形成されているので、その部分の電界集中を緩和でき、炭化珪素半導体装置の耐電圧性能が向上する。<実施の形態1>図1は、実施の形態1に係る半導体装置の終端領域の構成図である。ここではその一例として、炭化珪素SiC半導体を用いて形成したショットキーバリアダイオードの端部に、終端構造としてガードリングを配設した構成を示している。当該半導体装置は、n型のSiC基板1とその上にエピタキシャル成長させたn型のSiCドリフト層2とから成るエピタキシャル基板を用いて形成されている。SiCドリフト層2の上面には、当該SiCドリフト層2とショットキー接続するアノード電極3が配設される。アノード電極3の上には、配線を接続するためのパッド電極4が形成される。SiC基板1の下面には、当該SiC基板1とオーミック接続するカソード電極4が配設される。また当該半導体装置の上面は、パッド電極4上が開口された保護膜8例えばポリイミドが形成される。図1のように、SiCドリフト層2の表面部分におけるアノード電極3の端部下を含む領域には、アノード電極3の端部下での電界集中を抑制するための、p型の不純物領域であるガードリング6が形成されている。ガードリング6は、SiCドリフト層2に形成されたリセス7の底部に形成されており、アノード電極3の端部はリセス7内まで延在している。この構造により、ガードリング6の底端部とSiCドリフト層2の表面との距離が長くなるので、SiCドリフト層2の表面部分における電界が緩和される。ガードリング6はリセス7の底部のみならずその内壁部分にも形成されている。これにより、ガードリング6の縦断面積が大きくなり、ガードリング6の底端部での電界集中が一層緩和される。以下、本実施の形態に係る半導体装置の製造方法について説明する。先に述べたように本発明はリセス7の底端部に発生するノッチに関するものであるので、本明細書では主にリセス7の形成手法について説明し、その各工程図では図1に点線で囲んだリセス端部10の部分を拡大して示している。はじめに、不純物濃度が比較的高いn型n型のSiC基板1を用意し、その上にエピタキシャル成長によりn型のSiCドリフト層2を形成する。ここではSiC基板1として、面方位が0001である4Hポリタイプのものを使用した。続いて、以下の手順によりSiCドリフト層2の上面にリセス7を形成する。図2はリセス7の形成工程図である。まずSiCドリフト層2上に、ガードリング6の形成領域が開口するようにパターニングされたフォトレジスト9を形成する図2a。そしてフォトレジスト9をマスクにして、反応性ガスにSF6を用いた反応性イオンエッチングRIEを行い、SiCドリフト層2の上面にリセス7を形成する図2b。このときリセス7の底端部にノッチ11が現れる。RIEのエッチングイオンがリセス7のコーナー部分に集中しやすいことや、同部分にRIEに伴う電気的バイアスが加わったことがその原因と推定される。本実施の形態では、リセス7の深さはSiCドリフト層2の表面から0.3μmとした。この工程で形成するリセス7の深さは0.3μmに限られないが、0.5μm以下が好ましい。0.5μmより深いとノッチ11の形状の再現性が不安定となる。なお、必要なマスクパターン数を抑えるために、フォトレジスト9にアライメントマークのパターンも含ませ、リセス7を形成するRIEによって同時にアライメントマークをSiCドリフト層2に形成してもよい。その場合、リセス7の深さは0.03μm以上が好ましい。これよりも浅いと、アライメントマークの視認性が悪く、マスクパターンの位置合わせが困難になるからである。続いて、フォトレジスト9をマスクに用いてアルミニウムAl等のp型不純物のイオン注入を行い、p型の不純物領域であるガードリング6を形成する図2c。そしてフォトレジスト9を除去する図2d。本実施の形態では、フォトレジスト9として、当該フォトレジスト9の側壁とSiCドリフト層2の表面とが成す角が45度以上、80度未満のものを用いた。また、RIEのDCバイアス電圧は0V以上、300V未満とし、リセス7を形成するRIEのエッチング速度を、実用的な速さを保てる範囲で遅くして、できる限りノッチ11が浅くなるようにした。リセス7の断面形状を電子顕微鏡を用いて観察すると、リセス7の底端部に現れたノッチ11の深さは0.01μmであり、その先端部分の曲率半径は約0.03μmと先鋭であった。このように尖ったノッチ11の先端が、リセス7の底端部における高電界を生じさせ、半導体装置の耐電圧低下の要因となる。次に、リセス7に対し以下の処理を行う。図3はその工程図である。リセス7の内部を含むSiCドリフト層2の表面を熱酸化し、厚さ0.1μm程度の酸化層12を形成する図3a。熱酸化処理の温度は1150°Cとした。図3aに示す点線は、酸化層12形成前のリセス7およびノッチ11の形状を示している。SiCドリフト層2は酸化されるときに体積が膨張するため、酸化層12はノッチ11を埋めるように形成され、またノッチ11内に形成される酸化層12の底面は、リセス7形成直後のノッチ11点線の先端よりも緩やかな形状となる。続いて、フッ酸などを用いたウェットエッチングにより酸化層12を除去する。すると上記のような緩やかな形状のノッチ11がリセス7の底端部に残ることになる図3b。酸化層12除去後のノッチ11の断面形状を電子顕微鏡を用いて観察すると、曲率半径が0.13μmの窪みとなっていた。図示は省略するが、その後、SiCドリフト層2の上面にアノード電極3およびパッド電極4および保護膜8を形成し、SiC基板1の底面にカソード電極5を形成する。それにより、図1に示したショットキーバリアダイオードの構成が得られる。本発明者らは、図3の熱酸化処理を行わずに形成した従来のダイオードノッチ11は図2d如く尖っていると、図3の熱酸化処理を施して形成した本発明に係るダイオードノッチ11は図3bの如くなだらかな形状であるそれぞれの耐電圧試験を行い、両者の耐電圧性能を比較した。その結果、従来のダイオードの耐電圧値が450Vであったのに対し、本発明に係るダイオードの耐電圧値は730Vとなり、ノッチ11の曲率半径を大きくつまり曲率を小さくすることによって耐電圧性能が大幅に改善されることが確認できた。このように本実施の形態によれば、リセス7の底端部のノッチ11の形状を緩やかにできるため、その部分に発生する電界の強度を抑制でき、半導体装置の耐電圧を向上させることができる。なお、図3aの工程で形成する酸化層12の厚さは、0.05μm以上、10μm以下が好適である。また酸化層12除去後のリセス7の底端部の曲率ノッチ11の曲率は、形成する酸化層12の厚みにより調節できるが、その曲率半径は0.05μm以上、10μm以下が好適である。<実施の形態2>実施の形態1では、ノッチ11の曲率を小さくする手法を示したが、実施の形態2ではノッチ11を除去する手法を示す。以下、本実施の形態に係る半導体装置の製造方法を説明する。まず実施の形態1と同様の手順により、SiCドリフト層2にリセス7およびガードリング6を形成する。この状態では、図2dに示したようにリセス7の底端部に先鋭なノッチ11が現れる。さらに実施の形態1と同様に、リセス7の内部を含むSiCドリフト層2の表面を熱酸化し、酸化層12を形成する図4a。図4aに示す点線は、酸化層12形成前のリセス7およびノッチ11の形状を示している。その後、実施の形態1では酸化層12を除去するためにウェットエッチングを行ったが、本実施の形態ではドライエッチングを行う。ここではドライエッチングとして、SF6ガスを用いた反応性イオンエッチングRIEを行った。SiCドリフト層2は酸化されるときに体積が膨張するため、酸化層12はノッチ11を埋めるように形成され、その部分は他の部分よりも酸化層12が厚くなっている。そのためRIEを進めると、図4bのようにリセス7の底面およびSiCドリフト層2の上面が先に酸化層12から露出し、ノッチ11の内部のみに酸化層12が残存する状態となる。RIEによるエッチング速度は、被エッチング材量によって異なるが、SF6ガスを用いたRIEにおいてn型SiCであるSiCドリフト層2と、p型SiCであるガードリング6とではほぼ同じエッチング速度である。一方、SiO2を主成分とする酸化層12のエッチング速度は、SiCドリフト層2およびガードリング6のエッチング速度よりも遅い。従って図4bの状態からさらにRIEを進めると、ノッチ11内の酸化層12よりもリセス7の底面およびSiCドリフト層2の上面が速くエッチングされる。そのためノッチ11内の酸化層12が除去されたときには、図4cのようにリセス7の底端部からノッチ11が消え、リセス7の底端部は滑らかな曲面となっている。本実施の形態によれば、リセス7の底端部のノッチ11が除去されるため、その部分に発生する電界の強度を、実施の形態1よりもさらに抑制でき、半導体装置の耐電圧を向上させることができる。なおCF4ガスやCHF3ガス等を用いたRIEでは、SiCよりもSiO2の方がエッチング速度が高くなる。よって酸化層12のRIEにそれらのガスとSF6との混合ガスを用い、その混合比によってSiCとSiO2のエッチング速度の差を調整できる。これを利用して、RIE処理後図4cにおけるリセス7の底端部の形状や曲率を制御することが可能である。また、図4aの工程で形成する酸化層12の厚さは、0.05μm以上、10μm以下が好適である。また酸化層12除去後のリセス7の底端部の曲率半径は0.05μm以上、10μm以下が好適である。<実施の形態3>実施の形態3ではノッチ11を除去する他の手法を示す。以下、本実施の形態に係る半導体装置の製造方法を説明する。まず実施の形態1と同様の手順により、SiCドリフト層2にリセス7およびガードリング6を形成する。この状態では、図2dに示したようにリセス7の底端部に先鋭なノッチ11が現れる。続いて、リセス7の内部を含むSiCドリフト層2の表面にフォトレジスト13を塗布する図5a。ここではフォトレジスト13の厚さ0.3μmだけ塗布した。このときフォトレジスト13はリセス7に充填されるが、リセス7上部のフォトレジスト13の表面は表面張力のため滑らかな曲面になる。よってノッチ11上では他の部分よりもフォトレジスト13は厚くなる。そしてフォトレジスト13を硬化させ、その表面をドライエッチングする。ここではドライエッチングとして、エッチングガスにSF6とCHF3の混合ガスを用いたRIEを行った。上記のようにフォトレジスト13はノッチ11の部分で厚くなっているため、RIEを進めると、図5bのようにリセス7の底面およびSiCドリフト層2の上面が先にフォトレジスト13から露出し、ノッチ11の内部のみにフォトレジスト13が残存する状態となる。従って図5bの状態からさらにRIEを進めると、ノッチ11の内壁がフォトレジスト13で保護されつつ、リセス7の底面およびSiCドリフト層2の上面がエッチングされる。そのためノッチ11内のフォトレジスト13が除去されたときには、図5cのようにリセス7の底端部からノッチ11が消え、リセス7の底端部は滑らかな曲面となっている。なお、図5aに示す点線は、図5bの状態におけるノッチ11とフォトレジスト13の形状を示している。本実施の形態によれば、リセス7の底端部のノッチ11が除去されるため、その部分に発生する電界の強度を、実施の形態1よりもさらに抑制でき、半導体装置の耐電圧を向上させることができる。なお、図5aの工程で塗布するフォトレジスト13の厚さは、0.05μm以上、10μm以下が好適である。またフォトレジスト13除去後のリセス7の底端部の曲率半径は0.05μm以上、10μm以下が好適である。<実施の形態4>実施の形態1では、リセス7を形成するRIEのエッチング速度を実用的な速さを保てる範囲で遅くして、ノッチ11の深さを0.01μm程度に抑え、ノッチ11の小曲率化を容易に行えるようにした。実施の形態4ではそれとは逆に、リセス7の底端部により深いノッチ11を形成することによって半導体装置の耐圧向上を図る技術を提案する。図6は、本実施の形態におけるリセス7の形成工程図である。まずSiCドリフト層2上に、ガードリング6の形成領域が開口するようにパターニングされたフォトレジスト9を形成する図6a。本実施の形態では、フォトレジスト9として、実施の形態1に比べて側壁垂直性の高いものを用いる。具体的には、フォトレジスト9として、フォトレジスト9の側壁とSiCドリフト層2の上面との成す角が80度以上、90度未満となるものを用いる。そしてフォトレジスト9をマスクにして、反応性ガスにSF6を用いた反応性イオンエッチングRIEを行い、SiCドリフト層2の上面にリセス7を形成する図6b。本実施の形態では、RIEを行う際のDCバイアス電圧を高くする。当該CDバイアス電圧は、300V以上が好ましいが、1000Vを超えるとSiCドリフト層2の表面に荒れが生じるため、300V以上、1000V以下とする。その結果、エッチングイオンがリセス7のコーナー部により集中するため、リセス7の底端部に現れるノッチ11はより深くなり、その先端の形状はより先鋭になる。電子顕微鏡を用いて観察すると、ノッチ11の深さは0.07μmであった。またノッチ11の先端部の近傍には、エッチングイオンが集中したことにより、SiCの結晶欠陥不図示が生じる。本実施の形態では、このとき形成されるノッチ11は、深さが0.02μm以上、10μm以下であり、先端部の曲率半径が0.001μm以上、0.03μm未満となる。続いて、フォトレジスト9をマスクに用いてAl等のp型不純物のイオン注入を行い、ガードリング6を形成する図6c。本実施の形態では、ノッチ11が深く形成されており、且つ、その先端部の近傍に結晶欠陥が生じているため、ノッチ11の近傍ではp型不純物が他の部分よりも深く注入される。従って図6cに示すように、ガードリング6はリセス7の端部下方で局所的に厚く深く形成される。そしてフォトレジスト9を除去した後図6d、実施の形態1で図3を用いて説明した手法により、ノッチ11の小曲率化を行う。その結果、図7の如く、ガードリング6の端部が厚く深く、且つ、リセス7の底端部のノッチ11が緩やかな形状となった終端構造を得ることができる。一般に、ガードリング6の底端部には強い電界が発生しやすいが、その部分が厚く形成されることによって、その部分の電界が緩和される効果が得られる。従って、本実施の形態では、実施の形態1よりもリセス7の底端部に発生する電界を低減され、半導体装置の耐電圧特性をさらに向上させることができる。<実施の形態5>実施の形態4では、ノッチ11を深く形成した後、実施の形態1の手法によりその曲率を小さくする例を示したが、実施の形態4は、実施の形態2,3に対しても適用可能である。すなわち、ノッチ11を深く形成した後、実施の形態2又は3の手法により、それを除去してもよい。その結果、図8の如く、ガードリング6の端部が厚く深く、且つ、リセス7の底端部が滑らかな曲面となった終端構造が得られる。これにより、実施の形態2,3よりもリセス7の底端部に発生する電界は低減され、半導体装置の耐電圧特性をさらに向上させることができる。<実施の形態6>以上の各実施の形態においては、半導体素子としてショットキーバリアダイオードを例示したが、本発明はMOSFET等の終端構造に対しても適用可能である。また終端構造としてガードリングを例示したが、リセス底部に形成された不純物領域を含む終端構造、例えばJTE構造、FLR構造あるいはJTEとガードリングとの組み合わせ構造などに広く適用できる。また各実施の形態では、ノッチ11の加工処理小曲率化または除去の前にガードリング6の形成を行うように説明したが、実施の形態1~3においては、ノッチ11の加工処理後にガードリング6を形成してもよい。"