半導体基板の主面の第1領域にメモリ部が配置され、前記主面の第2領域に周辺回路部が配置され、前記メモリ部には、相変化材料により構成された情報保持部と、前記情報保持部に電気的に並列に接続され、前記相変化材料に流す電流経路を切り替える電流切り替え用スイッチとからなる複数のメモリビットが電気的に直列に接続されてなるメモリアレイが形成され、前記周辺回路部には、前記メモリアレイにパルス電流を流すパルス電流源が形成された半導体記憶装置のデータ記録方法であって、前記パルス電流源により生成されたパルス電流の発生期間内に、前記複数のメモリビットのそれぞれの前記電流切り替え用スイッチを逐次的にON/OFFさせ、前記複数のメモリビットのうちの少なくとも一つのメモリビットの前記情報保持部に前記パルス電流の発生期間よりも短い期間の電流を流すことにより、前記複数のメモリビットに逐次的にデータを書き込むことを特徴とする半導体記憶装置のデータ記録方法。前記メモリアレイは、前記半導体基板の主面に対して垂直方向に設けられており、前記垂直方向に沿って前記メモリアレイに前記パルス電流を流すことにより、前記複数のメモリビットを動作させることを特徴とする請求項1記載の半導体記憶装置のデータ記録方法。前記メモリアレイは、前記半導体基板の前記主面に水平な第1方向およびこれと直交する第2方向に沿ってマトリクス状に複数配置されていることを特徴とする請求項1記載の半導体記憶装置のデータ記録方法。前記電流切り替え用スイッチは、多結晶シリコン膜で構成されたゲート電極を有するMOSトランジスタで構成されていることを特徴とする請求項1記載の半導体記憶装置のデータ記録方法。前記相変化材料は、Ge、SbおよびTeを含むカルコゲナイド材料で構成されていることを特徴とする請求項1記載の半導体記憶装置のデータ記録方法。特許文献1に記載された相変化メモリは、大容量化のために、電気的に並列に形成された相変化膜と電流切り替え用スイッチMOSトランジスタとを1組としてメモリビットに対応させている。そして、複数のメモリビットを電気的に直列に接続した構造以下、メモリアレイと呼ぶに対し、ワード線とビット線による選択動作でパルス電流源を接続し、このパルス電流源からの電流パルスによってデータの記録を行う。また、電流切り替え用スイッチの電流チャネルを構成する多結晶シリコンと相変化材料とは共に連続する薄膜として形成することにより、素子作製プロセスの簡素化と大容量化を実現する。こうした素子構造では、微細加工およびメモリアレイに含まれるメモリビット数の増加によって、大容量化と低コスト化を両立させることができる。上記したような構造を有する相変化メモリにおいては、大容量化のためにメモリアレイ内のメモリビット数を増加させると、パルス電流源の負荷抵抗および負荷静電容量が増加し、印加するパルス電流の周波数特性が低下するために、短い電流パルスを発生することが困難になることは自明である。一方、特許文献2に記載されるような、短い電流パルスを連続通電してリセット動作を行う記録方法は、確かに相変化材料の過熱を抑制し、相変化メモリの信頼性を向上させる効果を持つ。しかしながら、この記録方法には、特許文献2に記載されていないパルス間隔に関する重要な制限条件がある。ここでは、相変化メモリ試料の実験結果を通じてこの制限条件を明らかにし、そこから派生する技術課題について述べる。図6は、相変化メモリ試料の構成を示す模式図である。ここでは、0.5mm厚のシリコン単結晶からなる半導体基板10上に100nm厚の酸化シリコン膜31を形成し、その上部に100nm厚のタングステン膜からなる下部電極32を形成した。さらに、下部電極32の上部に150nm厚の酸化シリコン膜33を形成し、この酸化シリコン膜33の一部に形成した孔の内部にタングステンプラグ34を形成した。このタングステンプラグ14の直径は、50nmから1000nmである。その後、酸化シリコン膜33の上部に50nm厚のGe2Sb2Te5膜からなる相変化膜35、50nm厚のタングステン膜からなる上部電極36および10μm厚の酸化シリコン膜37を順次形成した。図7は、連続パルス印加による上記相変化メモリ試料の抵抗変化を示す実験結果である。ここでは、タングステンプラグ34の直径を200nm、各パルスの間隔パルス周期を100μs、連続印加するパルス数を1、2、4、8、16、32とした場合の結果を示している。図7aは、パルス幅が5nsの場合の実験結果である。連続印加する電流パルスの数が1、2、4、8と増えるに従って、より少ない電流で高抵抗化リセット動作を実現できることが判る。また、パルス数が8、16、32の場合には、高抵抗化に必要なパルス電流値がほぼ一定となる。パルス数が1の場合には、高抵抗化のしきい値電流が約35mAであるのに対して、パルス数が8以上の場合には、このしきい値電流が約12mAと約1/3に削減される。図7bは、パルス幅が20nsの場合の実験結果である。パルス幅が5nsの場合と同様に、連続印加するパルス電流の数の増加に従って高抵抗化のしきい値電流の削減効果が見られるが、パルス幅が5nsの場合に比較して削減効果は小さくなる。図7cは、パルス幅が100nsの場合の実験結果である。パルス数に依らず高抵抗化のためのしきい値電流はほぼ一定であり、高感度化効果、すなわち過熱抑止効果は、ほとんど見られなくなる。図7aで得られた高感度化効果の機構を図8を用いて模式的に説明する。本試料の熱シミュレーションの結果から、1回目の電流パルスによる相変化膜35内の温度分布は、タングステンプラグ14の少し上方領域が最大値となり、この部分に最初のアモルファス領域が形成される。続いて2回目の電流パルスの印加により、最初に形成されたアモルファス領域が低温である場合、電流はこの領域を避けて流れるため、追加形成されるアモルファス領域は、最初に形成されたアモルファス領域の周辺となる。そして、電流パルスの印加を繰り返すことによって、最終的にタングステンプラグ14を覆い隠すまでアモルファス領域が拡大した場合に、素子抵抗が大きく観測され、リセット動作が完了する。図9は、別の試料により測定したGe2Sb2Te5からなる相変化膜の電気抵抗率の温度依存性を示す実験結果である。本実験において、初期アモルファス状態にある相変化膜の温度を室温から毎分10°Cの一定レートで昇温しながら電気抵抗率の測定を行った。図に見られるように、室温から約150°Cまでは、温度上昇に対して電気抵抗率が約1/30に低下する可逆的な温度依存領域の後、結晶化による低抵抗化を経て、さらに電気抵抗の低下が見られた。すなわち、結晶化温度以下であっても、アモルファス状態にある相変化膜の電気抵抗は、大きな温度依存性を有することが判る。図8で説明したアモルファス領域の追加行程による高感度記録の機構を効率的に実施するためには、アモルファス領域の温度が十分に低く、パルス電流がそれを避けるように選択的に流れるようにする必要がある。パルス電流のパルス幅が長く、最初のアモルファス領域を避けて電流が流れたとしても、隣接する結晶領域でのジュール発熱による温度上昇が熱伝導によって最初のアモルファス領域に伝われば抵抗が下がり、高感度化効果が失われる。これが図7に示したパルス幅依存性を定めている。また、例えパルス幅が十分に短く、隣接する結晶領域の発熱が伝達する熱拡散時間と同等以下の場合であっても、パルス電流を印加する前の状態でアモルファス領域の温度が高ければ、電流がアモルファス領域にも流れるので、高感度化効果が失われる。後者の影響を定量化するために、パルス幅が5nsの場合について、パルス周期を連続的に変化させた実験を行った。その結果を図10に示す。図に見られるように、前述した動作原理を反映し、パルス間隔が10nsの場合に比較して、20nsの場合には高感度化効果がほとんど得られないことが判る。これは、形成されたアモルファス領域の冷却が不十分なためである。顕著な高感度化効果は、パルス周期が100ns以上で現れる。熱シミュレーションの結果から、このときのアモルファス領域の温度は、70°C以下に冷却されていると予測され、図9の結果から、アモルファス状態の抵抗が結晶状態に比較して十分に大きくなることが判る。以上の結果から、タングステンプラグ14の径が200nmの条件において、パルス幅を5ns、パルス間隔を100ns、パルス数を8として連続パルス印加による相変化材料の過熱抑止高感度化効果を得た場合、結果的に1つのリセット動作に要する時間が800nsとなり、例えば図7に示した100nsパルスによるリセット動作に比較して8倍の時間がかかってしまう。これはすなわち、相変化メモリのデータ記録の転送速度が1/8に低下することを示している。以上の検討結果に基づき、本発明が解決しようとする課題についてまとめる。連続パルス方式によって相変化膜内にアモルファス領域を効率的に追加するためには、アモルファス領域の温度を低温に保つ必要がある。しかし、これはタングステンプラグ径=200nmの条件において、5ns程度のパルス幅と100ns程度のパルス間隔とを条件とする連続電流パルスの生成が必要であることから、データ転送速度の低下が避けられない。微細化によってメモリビットのサイズが小さくなった場合、上述のように、熱伝導による結晶領域からアモルファス領域への熱拡散の時間が短くなるため、さらに短いパルス幅が要求されることが言うまでもない。一方、電流切り替え用スイッチと相変化膜とが電気的に並列に形成されたメモリビットの複数個を電気的に直列に配置したメモリアレイ構造を持ち、1つのメモリアレイを1つのパルス電流源で駆動する方式の相変化メモリにおいては、大容量化のためにメモリアレイ内のメモリビット数を増加させた場合、パルス電流源の周波数特性が低下し、5ns未満の短い電流パルスを発生することが困難になる。以上のように、特許文献1に記載されているような大容量化に適した相変化メモリ構造と、特許文献2に記載された記録方法とを組み合わせ、かつデータ転送速度の低下を防ぐことは困難であることが本発明者によって見出された。本発明の目的は、電流切り替え用スイッチと相変化膜とが電気的に並列に形成されたメモリビットの複数個を電気的に直列に配置したメモリアレイ構造を持つ相変化メモリにおいて、上記の課題を解決し、書き込み電流の低減またはクロスイレーズの抑止により、高速転送速度や高信頼性を実現した相変化メモリのデータ記録方法を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。上記課題を解決するために、本発明では、メモリビットの電流切り替え用スイッチを構成するMOSトランジスタの制御電圧の周波数特性に着目する。一般に、これはゲート電圧等の制御により実現されるが、これは電圧制御でよいため、パルス電流源に比較して小さな実装サイズ、すなわち小さな静電容量で形成することができる。また、ゲート電圧の大きさについては設計事項であるため、これを小さくすることと併せて、パルス電流源に比較してゲート電圧制御系の周波数特性を10倍以上に高めることが可能である。この場合、周波数特性の低いパルス電流源をONにした状態で保持する。次いで、複数のメモリビットのゲート電極のうちの1つを5ns程度の期間OFFすることにより、対応する相変化膜に短いパルス電流を流す。次いで別のメモリビットのゲート電極を同様に5ns程度の期間OFFすることにより、対応する相変化膜に短い電流を流す。上記のようなプロセスを繰り返し、必要な相変化膜に短い電流を流すことにより、アモルファス領域の温度が十分に高くなるための待機期間に相当する前述のパルス間隔の間に、別のメモリビットへのパルス電流印加を行うことによって、実効的にメモリアレイへの並列データ記録を実施する。以上により、電流パルス間隔を並列処理によって実効的に隠蔽することができるため、データ転送速度の低下を回避することが可能になる。前述の結果に従えば、パルス幅=5ns、パルス間隔=100nsが必要な場合、20個以上のメモリビットを持つメモリアレイであれば、原理的にパルス間隔を完全に隠蔽することができるので、20個のメモリビットへの書き込みを5ns×8×20=800nsで完了させることができる。また、100nsのパルスを用いた場合、100ns×20=2000nsに比較してデータ転送速度の向上も図ることができる。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。電流切り替え用スイッチと相変化膜とが電気的に並列に形成され、これを電気的に直列に配置したメモリアレイ構造を持つ相変化メモリにおいて、連続するパルス電流の印加による過熱抑止高感度化を実現することができるので、転送速度性能の向上と信頼性の向上とを共に実現することができる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態を説明する図面においては、構成を分かり易くするために、断面図であってもハッチングを省略する場合がある。図1は、本実施の形態の半導体記憶装置のメモリ部を示す概略断面図、図2は、図1の一部二点鎖線で囲んだ矩形の領域を拡大して示す断面図である。例えばp型の単結晶シリコンからなる半導体基板10の主面には、メモリビットの基板側のコンタクト層となるn型半導体領域11が形成されている。また、n型半導体領域11の上部には、例えば酸化シリコンからなる5層の層間絶縁膜第1層間絶縁膜12、第2層間絶縁膜13、第3層間絶縁膜14、第4層間絶縁膜15、第5層間絶縁膜16が積層されている。第1層間絶縁膜12と第2層間絶縁膜13との間、第2層間絶縁膜13と第3層間絶縁膜14との間、第3層間絶縁膜14と第4層間絶縁膜15との間には、電流切り替え用スイッチを構成するMOSトランジスタのゲート電極20が形成されている。また、第4層間絶縁膜15と第5層間絶縁膜16との間には、メモリアレイ選択用スイッチを構成するMOSトランジスタのゲート電極21が形成されている。ゲート電極20、21は、例えばn型多結晶シリコンからなり、ワード線WLとして機能する。上記5層の層間絶縁膜第1層間絶縁膜12、第2層間絶縁膜13、第3層間絶縁膜14、第4層間絶縁膜15、第5層間絶縁膜16には、第5層間絶縁膜16の上面からn型半導体領域11の上面に達する複数の孔22が形成されている。そして、各孔22の側壁には、ゲート電極20、21のそれぞれの断面部が露出する構造になっている。また、各孔22の側壁には、MOSトランジスタ電流切り替え用スイッチおよびメモリアレイ選択用スイッチのゲート絶縁膜23が形成されている。ゲート絶縁膜23は、例えば酸化シリコンからなる。上記した各孔22の内部において、ゲート絶縁膜23の内側には、MOSトランジスタ電流切り替え用スイッおよびメモリアレイ選択用スイッチの電流チャネルを構成するn型多結晶シリコン膜24が形成されている。また、各孔22の内部において、n型多結晶シリコン膜24のさらに内側には、例えばGe2Sb2Te5からなる相変化膜25が形成されている。なお、メモリアレイ選択用スイッチを構成するMOSトランジスタは、ゲート電極21の電圧制御により電流のON/OFFのみを行えばよいので、その近傍には、相変化膜25が形成されていない。第5層間絶縁膜16の上部には、ビット線BLおよびメタル配線26、27が形成されている。ビット線BLは、孔22の上端部に配置され、孔22の内部のn型多結晶シリコン膜24に電気的に接続されている。また、メタル配線26は、層間絶縁膜の一部に形成されたプラグ28を介して、メモリアレイ選択用スイッチのゲート電極21に電気的に接続されている。さらに、メタル配線27は、層間絶縁膜の一部に形成されたプラグ29を介して、電流切り替え用スイッチのゲート電極20に電気的に接続されている。ビット線BL、メタル配線26、27およびプラグ28は、例えばタングステンや窒化チタンのような金属材料で構成されている。そして、ビット線BL、メタル配線26、27およびn型半導体領域11のそれぞれは、半導体基板10の図示しない領域に形成された周辺回路部に電気的に接続されている。図2メモリビット2個分の領域を示す拡大図に示すように、相変化メモリは、電気的に並列に形成された相変化膜25と、ゲート電極20を有する電流切り替え用スイッチMOSトランジスタとを1組として1メモリビットに対応させている。そして、図1に示すように、孔22の上下方向に沿って配置された複数のメモリビットを電気的に直列に接続した構造メモリアレイを有している。なお、図1には、一つのメモリアレイに3個のメモリビットが直列に接続された例が示されているが、実際のメモリアレイには、さらに多くのメモリビットが直列に接続されている。また、半導体基板10のメモリ部には、上記のように構成された複数のメモリアレイが半導体基板10の主面に水平なX方向第1方向およびこれと直交するY方向第2方向に沿ってマトリクス状に配置されている。このようなメモリ部の構造は、公知の製造技術、例えば特許文献1に記載された製造技術を用いて作製することができる。図3にメモリビットの動作原理を示す。まず、ワード線WLとビット線BLとによる選択動作により所定のメモリビットを選択する。そして、選択メモリビットのゲート電極20に制御電圧を印加してMOSトランジスタをOFFにし、電流チャネルn型多結晶シリコン膜24の抵抗を上げてMOSトランジスタ側に電流が流れないようにする。これにより、MOSトランジスタに並列接続された相変化膜25に電流を流し、メモリビットを動作させる。次に、本実施の形態による相変化メモリへのデータ記録方法について説明する。図4は、図1に示した一つのメモリアレイ、すなわちMOSトランジスタで構成された電流切り替え用スイッチSWと、情報保持部である相変化膜25とが電気的に並列に形成されたメモリビットを直列に複数個bit0、bit1、bit2、...配置したメモリアレイの等価回路を示している。また、ここでは、周辺回路部のパルス電流源40から流れる電流パルスの電流量をI、各電流切り替え用スイッチSWのゲート電極ワード線WL0、WL1、WL2、...に印加するゲート制御電圧をV0、V1、V2、...とする。図5は、リセット時のデータ書き込み方法を説明するタイミングチャートである。図に示すように、パルス電流源から生成される電流量Iの電流パルスをメモリアレイに供給すると、周波数特性が低下するために、立ち上がり時間および立ちさがり時間が長くる。そのため、前述した連続電流パルス方式の効果を十分に発揮することができない。そこで、本実施の形態では、電流パルスをONにしている期間内で、周波数特性の高いゲート制御電圧V0、V1、V2、...を逐次的にLOW状態とし、MOSトランジスタ電流切り替え用スイッチを逐次的にOFFにすることで経路を切り替え、データビットbit0、bit1、bit2、...を構成する相変化膜25に逐次的に電流を流してデータの書き込みを行う。各データビットbit0、bit1、bit2、...の相変化膜25に電流が流れる期間は、対応するMOSトランジスタのゲート制御電圧V0、V1、V2、...がLOWになる期間に制限されるので、連続電流パルス方式の効果を十分に発揮させることが可能となる。また、例えばデータビットbit0の相変化膜25に2回目の電流が流れるまでの期間にデータビットbit1、bit2、...に電流を流すよう、各ゲート制御電圧V1、V2、...を制御する。これにより、各データビットbit0、bit1、bit2、...を構成する相変化膜25に流れる電流は、パルス幅が必要かつ十分に狭く、しかもパルス周期が必要かつ十分に広いという連続電流パルス方式が過熱防止高感度化効果を得る条件を満たすことができる。このとき、各パルス周期は、他のデータビットに電流を流す期間として有効に利用することができるので、転送レートの低下を同時に防ぐことが可能である。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。