ヘテロ接合を有するGaN系積層体と、上記GaN系積層体上に形成されると共に互いに間隔をおいて配置されたソース電極およびドレイン電極と、上記GaN系積層体上に形成されると共に上記ソース電極と上記ドレイン電極との間に配置されたゲート電極とを備え、上記ゲート電極は、上記GaN系積層体に対してショットキー接合する共にTiNまたはWNで作製された電極金属層を有するか、もしくは上記電極金属層からなり、上記電極金属層は、抵抗率が10Ωμm以上であることを特徴とするGaN系化合物半導体装置。ところで、上記従来の技術では、ゲート電極へのリーク電流の抑制が十分でなく、アニール条件や膜厚などを工夫しても、未だ、ゲート電極へのリーク電流を所望の値まで低減させることができなかった。そこで、この発明の課題は、ゲート電極へのリーク電流を大幅に低減できるGaN系化合物半導体装置を提供することにある。本発明者らは、ゲート電極へのリーク電流について、鋭意検討した結果、ゲート電極をなす金属材料として、抵抗率の高い金属材料を用いることにより、ゲートリーク電流が大幅に減少するという現象を発見した。上記ゲート電極は、ショットキー障壁による接合であることから、ゲート電極をなす金属材料の抵抗率が、ゲートリーク電流に関与することの物理的な明確な理由は不明であったが、ゲート電極をなす金属材料として、抵抗率の高い金属材料を用いることにより、ゲートリーク電流が大幅に減少することが本発明者らによる実験により判明した。本発明は、このようなゲート電極の抵抗率がゲートリーク電流に顕著に関与するという本発明者らの実験による発見に基づいて創出された。すなわち、この発明のGaN系化合物半導体装置は、ヘテロ接合を有するGaN系積層体と、上記GaN系積層体上に形成されると共に互いに間隔をおいて配置されたソース電極およびドレイン電極と、上記GaN系積層体上に形成されると共に上記ソース電極と上記ドレイン電極との間に配置されたゲート電極とを備え、上記ゲート電極は、上記GaN系積層体に対してショットキー接合する共にTiNまたはWNで作製されている電極金属層を有するか、もしくは上記電極金属層からなり、上記電極金属層は、抵抗率が10Ωμm以上であることを特徴としている。この発明のGaN系化合物半導体装置によれば、上記ゲート電極は、上記電極金属層が、TiN、或いはWNで作製されていると共に抵抗率が10Ωμm以上であるという構成によって、図8に示すように、ゲート電極をなす金属材料の抵抗率が10Ωμm未満である場合に比べて、ゲートリーク電流を著しく低減できることが判明した。なお、図8に示すゲートリーク電流は、常温で、ソース電極に0Vを印加し、ドレイン電極に5Vを印加し、ゲート電極に-10Vを印加した条件において、測定したゲートリーク電流の値である。この発明のGaN系化合物半導体装置によれば、上記ゲート電極は、上記電極金属層が、TiN或いはWNで作製されていると共に抵抗率が10Ωμm以上であるという構成によって、ゲート電極の電極金属層をなす金属材料の抵抗率が10Ωμm未満である場合に比べて、ゲートリーク電流を著しく低減できることが判明した。以下、この発明を図示の実施の形態により詳細に説明する。図1~図5は、この発明の第1実施形態であるGaN系HFETを製造する工程を順に示す断面図である。まず、図1に示すように、Si基板1上に、MOCVD法を用いて、アンドープAlGaNバッファ層2、アンドープGaNチャネル層3、アンドープAlGaNバリア層4、を順に形成する。このAlGaNバッファ層2とGaNチャネル層3とAlGaNバリア層4がGaN系積層体5を構成している。図1において、符号6は、AlGaNバリア層4とGaNチャネル層3との界面にバンドギャップ差とピエゾ効果により形成される2次元電子ガスを示している。次に、上記アンドープAlGaNバリア層4上に、フォトレジスト層を形成し、露光現像することにより、上記フォトレジスト層に開口を形成し、上記開口を形成したフォトレジスト層をマスクとして、ドライエッチングにより、上記AlGaNバリア層4およびGaNチャネル層3の一部をエッチングする。これにより、図2に示すように、オーミック電極形成領域に、上記AlGaNバリア層4からGaNチャネル層3まで達するリセス1213を形成する。次に、上記開口を形成したフォトレジスト層上およびリセス1213にTiAlを順に蒸着し、リフトオフにより、図3に示すように、リセス1213を埋めると共に上記AlGaNバリア層4上に突き出したソース電極ドレイン電極となるTiAl電極1516を形成する。次に、このTiAl電極1516を熱処理してオーミック電極にし、ソース電極15ドレイン電極16とする。この熱処理の条件は、一例として500°Cで30分としたが、上記熱処理の条件は、これに限らず、例えば、上記熱処理温度を、400°C~600°Cの範囲内で設定してもよい。次に、図4に示すように、上記AlGaNバリア層4および上記TiAl電極1516上に、プラズマCVD法を用いて、シリコン窒化膜であるSiN保護膜7を形成する。このSiN保護膜7の成長温度は、一例として、350°Cとしたが、200°C~400°Cの範囲で設定してもよい。また、上記SiN保護膜7の膜厚は、一例として、150nmとしたが、20nm~250nmの範囲で設定してもよい。また、一例として、上記プラズマCVD法によりSiN保護膜7を形成する際のガス流量比は、N2/NH3/SiH4=645sccm/85sccm/70sccmとした。これにより、ストイキオメトリなシリコン窒化膜よりもシリコンSiの比率の大きなSiN保護膜7を形成できる。このSiN保護膜7によれば、ストイキオメトリなシリコン窒化膜に比べて、電流コラプスをより抑制できる。また、例えば、SiN保護膜7のSiとNとの組成比Si:N=13~1.4:1にすると、Si:N=075:1のストイキオメトリなシリコン窒化膜よりも電流コラプスの抑制に有効である。次に、上記SiN保護膜7を熱処理する。この熱処理は、例えば、窒素雰囲気で、500°Cで5分間とした。また、上記熱処理の温度は、一例として、400°C~600°Cの範囲で設定してもよい。次に、フォトリソグラフィによりフォトレジストによるマスクを形成してエッチングすることで、図5に示すように、上記SiN保護膜7のゲート電極を形成すべき領域を除去して開口20を形成する。次に、反応性スパッタリングにより、上記フォトレジスト上および上記開口20にTiN膜を形成する。次に、リフトオフにより、上記開口20を埋めると共に上記SiN保護膜7上に突き出したゲート電極18を形成する。このゲート電極18の直下には、アンドープAlGaNバリア層4が位置しており、ゲート電極18とアンドープAlGaNバリア層4との接合は、ショットキー接合となる。上記ゲート電極18は、電極金属層としてのTiN膜からなる。ここでは、上記反応性スパッタリングによる上記TiN膜の成膜時の条件を、図7のNo2の欄に示すように、Ar流量を8とし、N2流量を225とし、チャンバー内圧力を98に設定し、高周波出力を300とした。このようにして作製した上記TiN膜は、抵抗率が24.7であった。なお、この抵抗率の値24.7は、No2の欄のスパッタ条件で作製した10個のサンプルの抵抗率の平均値である。尚、図7の表のNo1No3No4No5No6の欄の抵抗率の値38312028201609も、No2の欄の抵抗率の値と同様、各欄のスパッタ条件で作製した10個のサンプルの抵抗率の平均値である。上記抵抗率の値が10以上であるサンプルNo1~No3が、本発明に該当し、抵抗率の値が10未満であるサンプルNo4~No6は、比較例である。このようにして作製した本実施形態のGaN系HFETによれば、ドレイン電極16に5Vを印加し、ソース電極15に0Vを印加し、ゲート電極18に-10Vを印加したオフ状態におけるゲートリーク電流は、図7のNo2の欄および図8に示すように、017×10-8A、すなわち17であった。図8は、上記オフ状態におけるゲートリーク電流を縦軸にとり、ゲート電極をなすゲートメタルの抵抗率を横軸にとったグラフである。図8のグラフにおいて、白抜きの各ひし形印は、同じスパッタ条件で作製した10個のサンプルの抵抗率の平均値と、上記10個のサンプルのゲートリーク電流の平均値とで決まる点をプロットしたものである。図8を参照すれば、ゲート電極18をなすTiN膜の抵抗率が10Ωμmを下回るとゲートリーク電流が著しく急増していることが分かる。すなわち、ゲート電極18は、上記電極金属層としてのTiN膜の抵抗率が10Ωμm以上であることによって、図8に示すように、ゲート電極18をなす金属材料TiNの抵抗率が10Ωμm未満である場合に比べて、ゲートリーク電流を著しく低減できることが判る。すなわち、図7の一覧表に示すように、サンプルNo4の比較例では、Ar流量を50とし、N2流量を2とし、チャンバー内圧力を38に設定し、高周波出力を300として、TiN膜を成膜した。この比較例のTiN膜は、抵抗率が2.8であった。この比較例のTiN膜からなるゲート電極では、ゲートリーク電流は、516×10-8Aであり、本実施形態のゲートリーク電流の30倍以上であった。尚、サンプルNo4の比較例におけるTiN膜の膜厚を倍にして検討を行ったが、ゲートリーク電流は変わらなかった。また、サンプルNo5の比較例では、Ar流量を50とし、N2流量を1とし、チャンバー内圧力を38に設定し、高周波出力を300として、TiN膜を成膜した。この比較例のTiN膜は、抵抗率が2.0であった。この比較例のTiN膜からなるゲート電極では、ゲートリーク電流は、757×10-8Aであり、本実施形態のゲートリーク電流の40倍以上であった。また、サンプルNo6の比較例では、Ar流量を50とし、N2流量を05とし、チャンバー内圧力を38に設定し、高周波出力を300として、TiN膜を成膜した。この比較例のTiN膜は、抵抗率が1.6であった。この比較例のTiN膜からなるゲート電極では、ゲートリーク電流は、530×10-8Aであり、本実施形態のゲートリーク電流の3100倍以上であった。尚、上記第1実施形態では、ゲート電極18をなすTiN膜の抵抗率を、24.7としたが、ゲート電極18をなすTiN膜の抵抗率を、12.0としてもよい。この抵抗率が12.0のTiN膜は、図7のNo3の欄に示すように、上記反応性スパッタリングによる成膜条件を、Ar流量を8とし、N2流量を15とし、チャンバー内圧力を98に設定し、高周波出力を300として、作製される。この抵抗率が12.0のTiN膜からなるゲート電極18によれば、上記ゲートリーク電流は、図7のNo3の欄に示すように、043×10-8Aであった。すなわち、この抵抗率が12.0のTiN膜からなるゲート電極18によれば、抵抗率が2.8の比較例のTiN膜からなるゲート電極に比べて、ゲートリーク電流を10分の1以下に低減できた。次に、図9~図13は、この発明の第2実施形態であるGaN系HFETの製造方法の工程を順に示す断面図である。まず、図9に示すように、Si基板71上に、MOCVD法を用いて、アンドープAlGaNバッファ層72、アンドープGaNチャネル層73、アンドープAlGaNバリア層74、を順に形成する。このAlGaNバッファ層72とGaNチャネル層73とAlGaNバリア層74がGaN系積層体75を構成している。図9において、符号76は、AlGaNバリア層74とGaNチャネル層73との界面に形成される2次元電子ガスを示している。この第2実施形態で作製するGaN系積層体75が、前述の第1実施形態で作製するGaN系積層体5と異なる点は、上記AlGaNバリア層74の厚さを、第1実施形態のAlGaNバリア層4の厚さよりも薄く、例えば25nmとした点である。これにより、前述の第1実施形態のようなリセス1213を形成することなく、後述する電極8586のオーミックコンタクトを可能にしている。次に、図10に示すように、上記AlGaNバリア層74上にフォトレジスト層81を形成し、露光現像することにより、ソース電極ドレイン電極を形成すべき領域に開口8283を形成する。次に、図11に示すように、上記フォトレジスト層81上および上記開口8283に露出したAlGaNバリア層74上に、TiAlを順に蒸着し、リフトオフにより、ソース電極ドレイン電極を形成すべきAlGaNバリア層74上の領域にTiAl電極8586を形成する。次に、上記TiAl電極8586を、熱処理してオーミック電極にし、ソース電極85ドレイン電極86とする。この熱処理の条件は、一例として500°Cで30分としたが、上記熱処理の条件は、これに限らず、例えば、上記熱処理温度を、500°C~600°Cの範囲内で設定してもよい。次に、図12に示すように、上記AlGaNバリア層74および上記TiAl電極8586上に、プラズマCVD法を用いて、シリコン窒化膜であるSiN保護膜77を形成する。このSiN保護膜77の成長温度は、一例として、350°Cとしたが、200°C~400°Cの範囲で設定してもよい。また、上記SiN保護膜77の膜厚は、一例として、150nmとしたが、20nm~250nmの範囲で設定してもよい。また、一例として、上記プラズマCVD法によりSiN保護膜77を形成する際のガス流量比は、N2/NH3/SiH4=645sccm/85sccm/70sccmとした。これにより、ストイキオメトリなシリコン窒化膜よりもシリコンSiの比率の大きなSiN保護膜77を形成できる。このSiN保護膜77によれば、ストイキオメトリなシリコン窒化膜に比べて、電流コラプスをより抑制できる。また、例えば、SiN保護膜77のSiとNとの組成比Si:N=13~1.4:1にすると、Si:N=075:1のストイキオメトリなシリコン窒化膜よりも電流コラプスの抑制に有効である。次に、上記SiN保護膜77を熱処理する。この熱処理は、例えば、窒素雰囲気で500°Cで5分間とした。また、上記熱処理の温度は、一例として、400°C~600°Cの範囲で設定してもよい。次に、フォトリソグラフィによりフォトレジストによるマスクを形成してエッチングすることで、図13に示すように、上記SiN保護膜77のゲート電極を形成すべき領域を除去して開口90を形成する。次に、反応性スパッタリングにより、上記フォトレジスト上および上記開口90にTiN膜を形成する。次に、リフトオフにより、上記開口90を埋めると共に上記SiN保護膜77上に突き出したゲート電極88を形成する。このゲート電極88の直下には、アンドープAlGaNバリア層74が位置しており、ゲート電極88とアンドープAlGaNバリア層74との接合は、ショットキー接合となる。上記ゲート電極88は、ショットキー電極層としてのTiN膜からなる。ここでは、上記反応性スパッタリングによる上記TiN膜の成膜時の条件を、図7のNo3の欄に示すように、Ar流量を8とし、N2流量を15とし、チャンバー内圧力を98mTorr以上に設定し、高周波出力を300として、TiN膜を成膜した。このようにして作製した上記TiN膜は、抵抗率が12.0であった。なお、この抵抗率の値12.0は、同じスパッタ条件で作製した10個のサンプルの抵抗率の平均値である。このようにして作製した本実施形態のGaN系HFETによれば、ドレイン電極86に5Vを印加し、ソース電極85に0Vを印加し、ゲート電極88に-10Vを印加したオフ状態におけるゲートリーク電流は、図7のNo3の欄および図8に示すように、043×10-8A、すなわち43であった。図8に示すように、ゲート電極88は、電極金属層としてのTiN膜の抵抗率が10Ωμm以上であることによって、ゲート電極88をなす金属材料TiNの抵抗率が10Ωμm未満である場合に比べて、ゲートリーク電流を著しく低減できることが判明した。尚、上記第1第2実施形態において、図7のNo1の欄に示すように、抵抗率が38.3のTiN膜からなるゲート電極を有してもよい。このTiN膜は、図7のNo1の欄に示すように、上記反応性スパッタリングによる成膜時の条件を、Ar流量を8とし、N2流量を45とし、チャンバー内圧力を98に設定し、高周波出力を300とした。この抵抗率が38.3のTiN膜からなるゲート電極によれば、図7に示すように、ゲートリーク電流は、004×10-8Aであった。すなわち、この抵抗率が38.3のTiN膜からなるゲート電極によれば、抵抗率が28のTiN膜からなるゲート電極に比べて、ゲートリーク電流を、120分の1以下に低減できた。また、上記第1第2実施形態では、ゲート電極1888をTiNで作製したが、WNで作製してもよい。このWNで作製したゲート電極の抵抗率は、例えば、図8に黒く塗りつぶした2個のひし形印で示されるように、52、58である。この抵抗率が52もしくは58のゲート電極を有するGaN系HFETによれば、図8に示すように、ゲートリーク電流は、殆ど00×10-8であった。このWN膜からなるゲート電極は、例えば、反応性スパッタによって、作製される。この反応性スパッタのスパッタ条件は、抵抗率52のWN膜および抵抗率58のWN膜の場合、Ar流量を16.8とし、N2流量を50とし、チャンバー内圧力を37.5に設定し、高周波出力を300として、WN膜を成膜した。このような抵抗率が10Ωμm以上の電極金属層としてのWN膜からなるゲート電極を備えたGaN系HFETによれば、図8に示すように、ゲート電極をなす金属材料の抵抗率が10Ωμm未満である場合に比べて、ゲートリーク電流を著しく低減できることが判明した。また、上記第1第2実施形態では、ゲート電極1888を、上記電極金属層としてのTiNAl膜WN膜の一層で構成したが、上記TiNAl膜WN膜上にAu膜やAl膜等の低抵抗金属膜を積層した二層構造としてもよい。また、上記TiNAl膜WN膜と上記低抵抗金属膜との間に、TiXW1-XN膜もしくはPb膜からなる拡散防止層を設けて三層構造としてもよい。この拡散防止層は、上記低抵抗金属膜の金属が下層へ拡散するのを防止する。また、上記第1第2実施形態では、上記オーミック電極としてのソース電極1585、ドレイン電極1686を、Ti層Al層が順に積層されたTiAl電極としたが、Ti層Al層TiN層が順に積層されたTiAlTiN電極としてもよい。また、ソース電極ドレイン電極としては、Ti層AlCu層TiN層が順に積層されたTiAlCuTiN電極としてもよい。また、ソース電極ドレイン電極としては、HfAl電極としてもよい。また、ソース電極ドレイン電極としては、TiAlまたはHfAl上にNiAuを積層したものとしてもよく、TiAlまたはHfAl上にPtAuを積層したものとしてもよく、TiAlまたはHfAl上にAuを積層したものとしてもよい。また、上記第1第2実施形態では、電流コラプスを抑制する保護膜をシリコン窒化膜の一層からなるSiN保護膜777としたが、TaOx、SiO2、HfOx等からなる膜を用いてもよく、酸化シリコン膜、酸化アルミニウム膜及び窒化アルミニウム膜のいずれかを用いてもよい。また、電流コラプスを抑制する保護膜を、ストイキオメトリなシリコン窒化膜よりもシリコンSiの比率の大きな下層SiN膜とストイキオメトリな上層SiN膜とで構成してもよい。ここで、上記ストイキオメトリなシリコン窒化膜とは、SiとNが3:4の組成であることを意味している。この場合、ストイキオメトリな上層SiN膜による電極メタルの拡散抑制と、シリコンSiの比率の大きな下層SiN膜による電流コラプス抑制とを図れる。また、上記SiN保護膜777上にSiO2膜またはAl2O3膜を形成してもよい。この場合、上記SiO2膜またはAl2O3膜によって上記電極の熱処理時にSiN保護膜777へ電極メタルが拡散するのを抑制でき、上記SiN保護膜777を経由してゲート電極1888に流れるリーク電流を低減できる。また、図6に示すように、下層SiN膜51とストイキオメトリである上層SiN膜52とSiO2膜53とを順に積層した保護膜50を電流コラプスを抑制する保護膜としてもよい。ここで、上記上層SiN膜52がストイキオメトリであるとは、SiとNが3:4の組成であることを意味している。上記保護膜50によれば、上層SiN膜52がストイキオメトリであると共に上記上層SiN膜52上にSiO2膜53を形成したことで、上記電極の熱処理時に上記保護膜50の上層および下層SiN保護層5251へ電極メタルが拡散することを抑制でき、上記保護膜50を経由するリーク電流をさらに低減できる。なお、上記下層SiN膜51は、ストイキオメトリなシリコン窒化膜よりもシリコンSiの比率の大きなSiN保護膜とすることで、ストイキオメトリなシリコン窒化膜に比べて電流コラプスの抑制を図れるが、上層SiN膜52と同様にストイキオメトリなシリコン窒化膜としてもよい。この場合、電極メタルの拡散抑制によるさらなるリーク電流低減を図れる。また、上記SiO2膜53の替わりにAl2O3膜としてもよい。また、上記第1第2実施形態では、基板としてSi基板を用いたが、サファイア基板を用いてもよい。また、上記GaN基板上にAlGaN層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、GaNチャネル層373とAlGaNバリア層474との間に、AlNで作製したヘテロ改善層を形成してもよい。また、上記AlGaNバリア層474上にGaNキャップ層を形成してもよい。この発明の製造方法におけるGaN系半導体積層体は、AlxInyGa1xyNで表されるGaN系半導体層を含むものでもよい。すなわち、この発明の製造方法におけるGaN系半導体積層体は、AlGaN、GaN、InGaN等を含むものとしてもよい。また、上記実施形態では、ノーマリオンタイプのHFETについて説明したがノーマリオフタイプでも同様の効果が得られる。また、この発明で製造するGaN系半導体素子は、上記実施形態のHFETに限らず、他の構成の電界効果トランジスタであってもよい。この発明の具体的な実施の形態について説明したが、この発明は上記実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。