"a半導体基板を用意する工程、b前記半導体基板に半導体領域を形成する工程、c前記半導体領域上を含む前記半導体基板上に、NiとPtとの合金膜を形成する工程、d第1の熱処理を行って前記合金膜と前記半導体領域とを反応させて、NiおよびPtのシリサイドからなる金属シリサイド層を形成する工程、e前記d工程後に、前記d工程にて前記半導体領域と反応しなかった前記合金膜を前記金属シリサイド層上から除去する工程、f前記e工程後に、前記第1の熱処理よりも高い熱処理温度で第2の熱処理を行う工程、g前記f工程後に、前記金属シリサイド層上を含む前記半導体基板上に第1絶縁膜を形成する工程、を有し、前記d工程では、前記半導体領域中へのNiの拡散係数よりも、前記半導体領域中へのPtの拡散係数の方が大きくなる熱処理温度で前記第1の熱処理を行い、かつ、前記金属シリサイド層上に前記合金膜の未反応部分が残存するように、前記第1の熱処理を行い、前記f工程における前記第2の熱処理の熱処理温度は、580°C以上で800°C以下であることを特徴とする半導体装置の製造方法。請求項1記載の半導体装置の製造方法において、前記a工程後、a1前記半導体基板に素子分離領域を形成する工程、を更に有し、前記素子分離領域は、前記半導体基板に形成した溝に第2絶縁膜を埋め込むことにより形成され、前記半導体領域は、前記素子分離領域で規定された活性領域に形成され、前記素子分離領域は、前記活性領域に引張応力を発生させることを特徴とする半導体装置の製造方法。請求項2記載の半導体装置の製造方法において、前記第2絶縁膜は、O3-TEOS酸化膜であることを特徴とする半導体装置の製造方法。請求項3記載の半導体装置の製造方法において、前記半導体領域は、p型半導体領域であることを特徴とする半導体装置の製造方法。請求項4記載の半導体装置の製造方法において、前記f工程で前記第2の熱処理を行った後の前記金属シリサイド層における金属元素に対するSiの原子比が、0.95以上であることを特徴とする半導体装置の製造方法。請求項5記載の半導体装置の製造方法において、前記金属シリサイド層を構成する金属元素に占めるPtの割合は、前記合金膜に占めるPtの割合よりも大きいことを特徴とする半導体装置の製造方法。請求項6記載の半導体装置の製造方法において、前記d工程における前記第1の熱処理の熱処理温度は、279°C未満であることを特徴とする半導体装置の製造方法。請求項7記載の半導体装置の製造方法において、前記金属シリサイド層におけるNiおよびPtに占めるPtの割合は、3原子以上であることを特徴とする半導体装置の製造方法。請求項8記載の半導体装置の製造方法において、前記半導体領域は、ソースまたはドレイン用の半導体領域であることを特徴とする半導体装置の製造方法。請求項9記載の半導体装置の製造方法において、前記f工程では、加熱された熱浴で前記半導体基板を挟むことにより、前記第2の熱処理を行うことを特徴とする半導体装置の製造方法。請求項10記載の半導体装置の製造方法において、前記f工程では、加熱された前記熱浴で前記半導体基板を挟む時間は、15秒以下であることを特徴とする半導体装置の製造方法。請求項11記載の半導体装置の製造方法において、前記金属シリサイド層は、前記活性領域において第1方向に延在するように形成され、前記第1方向に直交する第2方向における前記金属シリサイド層の幅W1と、前記第2方向における前記活性領域の幅W2との比が、W1/W2≦0.09の関係にあることを特徴とする半導体装置の製造方法。半導体基板と、前記半導体基板に形成された素子分離領域と、前記半導体基板において前記素子分離領域で規定された活性領域に形成された半導体領域と、前記半導体領域上に形成された金属シリサイド層と、を有し、前記金属シリサイド層は、前記活性領域において第1方向に延在するように形成され、前記第1方向に直交する第2方向における前記金属シリサイド層の幅W1と、前記第2方向における前記活性領域の幅W2との比が、W1/W2≦0.09の関係にある半導体装置の製造方法であって、a前記半導体基板を用意する工程、b前記半導体基板に溝を形成し、前記溝に絶縁膜を埋め込むことにより、前記素子分離領域を形成する工程、c前記半導体基板における前記素子分離領域で規定された前記活性領域に、前記半導体領域を形成する工程、d前記半導体領域上を含む前記半導体基板上に、NiとPtとの合金膜を形成する工程、e第1の熱処理を行って前記合金膜と前記半導体領域とを反応させて、NiおよびPtのシリサイドからなる第1金属シリサイド層を形成する工程、f前記e工程後に、前記e工程にて前記半導体領域と反応しなかった前記合金膜を前記第1金属シリサイド層上から除去する工程、g前記f工程後に、前記第1の熱処理よりも高い熱処理温度で第2の熱処理を行って前記第1金属シリサイド層と前記半導体領域とを反応させて、前記金属シリサイド層を形成する工程、h前記g工程後に、前記第1金属シリサイド層上を含む前記半導体基板上に第1絶縁膜を形成する工程、を有し、前記e工程では、前記半導体領域中へのNiの拡散係数よりも、前記半導体領域中へのPtの拡散係数の方が大きくなる熱処理温度で前記第1の熱処理を行い、かつ、前記金属シリサイド層上に前記合金膜の未反応部分が残存するように、前記第1の熱処理を行い、前記素子分離領域は、前記活性領域に引張応力を発生させ、前記g工程における前記第2の熱処理の熱処理温度は、580°C以上で800°C以下であることを特徴とする半導体装置の製造方法。請求項13記載の半導体装置の製造方法において、前記絶縁膜は、O3-TEOS酸化膜であり、前記素子分離領域は、前記活性領域に引張応力を発生させることを特徴とする半導体装置の製造方法。請求項14記載の半導体装置の製造方法において、前記半導体領域は、p型半導体領域であることを特徴とする半導体装置の製造方法。本発明者の検討によれば、次のことが分かった。ゲートを構成する導電膜およびソースドレインを構成する半導体領域の表面にサリサイドプロセスにより形成する金属シリサイド層は、微細化による低抵抗化の要求から、コバルトシリサイドよりも、ニッケルシリサイドからなることが好ましい。金属シリサイド層をコバルトシリサイドではなくニッケルシリサイドとすることで、金属シリサイド層の抵抗をより低くすることができ、ソースドレインの拡散抵抗や、コンタクト抵抗などをより低減できる。また、金属シリサイド層をコバルトシリサイドではなくニッケルシリサイドとすることで、金属シリサイド層を薄く形成することができ、ソースドレインの接合深さを浅くできるので、電界効果トランジスタの微細化に有利となる。しかしながら、金属シリサイド層を形成するためには2回の熱処理工程を伴うが、これらの熱処理の条件により、金属シリサイド層形成に伴う種々の不具合が発生し、金属シリサイド層を有する半導体装置の信頼性が低下する虞がある。例えば、高抵抗なNiSi2相の異常成長によるリーク電流の増大や、金属シリサイド層の断線などが生じる虞がある。このため、熱処理条件を含めた金属シリサイド層の形成工程の総合的な設計を行って、金属シリサイド層の信頼性、ひいては金属シリサイド層を有する半導体装置の信頼性を向上させることが望まれる。本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。代表的な実施の形態による半導体装置の製造方法は、半導体基板の半導体領域上にNi-Pt合金膜を形成してから、第1の熱処理を行って前記合金膜と前記半導体領域とを反応させて、NiおよびPtのシリサイドからなる金属シリサイド層を形成する。この際、Niの拡散係数よりもPtの拡散係数の方が大きくなる熱処理温度で、かつ、前記金属シリサイド層上に前記合金膜の未反応部分が残存するように、前記第1の熱処理を行う。その後、前記合金膜の未反応部分を除去してから、580°C以上で800°C以下の第2の熱処理を行う。本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。代表的な実施の形態によれば、半導体装置の製造コストを低減させることができる。また、半導体装置の信頼性を向上させることができる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。<半導体装置の製造工程について>本実施の形態の半導体装置の製造工程を図面を参照して説明する。図1~図10は、本発明の一実施の形態である半導体装置、例えばCMISFETComplementaryMetalInsulatorSemiconductorFieldEffectTransistorを有する半導体装置の製造工程中の要部断面図である。まず、図1に示されるように、例えば1~10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板半導体ウエハ1を準備する。次に、この半導体基板1を酸化好ましくは熱酸化して半導体基板1の表面主面に例えば厚さ10nm程度の絶縁膜2を形成した後、その上層すなわち絶縁膜2上にCVDChemicalVaporDeposition:化学気相成長法例えば熱CVD法などにより、例えば厚さ100nm程度の絶縁膜3を形成堆積する。絶縁膜2は、好ましくは酸化シリコン膜からなり、絶縁膜3は、好ましくは窒化シリコン膜からなる。それから、図2に示されるように、フォトレジストパターン図示しないが、このフォトレジストパターンは絶縁膜3上にフォトリソグラフィ法を用いて形成されるをエッチングマスクとして絶縁膜3、絶縁膜2および半導体基板1を順次ドライエッチングすることにより、素子分離形成予定領域の半導体基板1に例えば深さ300nm程度の溝素子分離用の溝4aを形成する。溝4aは、素子分離用の溝であり、すなわち後述する素子分離領域4形成用の溝である。溝4aは、絶縁膜3および絶縁膜2を貫通し、溝4aの底部が半導体基板1の厚みの途中に位置するように形成されている。溝4aの形成後、上記フォトレジストパターンは除去され、図2には、フォトレジストパターンを除去した段階状態が示されている。次に、図3に示されるように、溝4aの内部すなわち溝4aの底面および側壁を酸化好ましくは熱酸化して絶縁膜5を形成する。絶縁膜5は、酸化シリコン膜または酸窒化シリコン膜からなり、溝4aの底面および側壁上に形成されるが、更に絶縁膜3の表面に形成される場合もある。絶縁膜5の厚みは、例えば5~20nm程度とすることができる。次に、図4に示されるように、半導体基板1の主面主面全面上に、溝4a内を埋めるように、絶縁膜6を形成堆積する。絶縁膜6は、好ましくは酸化シリコン膜からなり、CVD法により形成することができる。絶縁膜6は、溝4a内を埋めることができるような厚みに形成し、溝4aの深さにもよるが、絶縁膜6の厚み形成厚みは例えば500nm程度とすることができる。本実施の形態では、絶縁膜6は、好ましくはO3-TEOS酸化膜である。なお、O3-TEOS酸化膜とは、O3オゾンおよびTEOSTetraethoxysilane:テトラエトキシシラン、またはTetraEthylOrthoSilicateとも言うを原料ガスソースガスとして用いて熱CVD法により形成した酸化シリコン膜である。次に、溝4aに埋め込んだ絶縁膜6を焼き締めるための熱処理アニール処理を行う。この熱処理は、半導体基板1を例えば1000°C程度で熱処理することにより、行うことができる。次に、絶縁膜6をCMPChemicalMechanicalPolishing:化学的機械的研磨法により研磨する。これにより、図5に示されるように、溝4aの外部の絶縁膜6が除去され、溝4a内に絶縁膜6,5が残される。このCMP処理は、絶縁膜6,5酸化シリコン膜の研磨速度に比べて、絶縁膜3窒化シリコン膜の研磨速度が小さくなるような条件で行われるため、絶縁膜3はCMP処理のストッパ膜または保護膜として機能することができる。このためCMP処理後、絶縁膜3の上面が露出された状態となる。次に、図6に示されるように、溝4a内の絶縁膜6の上部上面をドライエッチングによってエッチバックすることにより、溝4a内の絶縁膜6の上面を後退させる。このドライエッチングは、絶縁膜6酸化シリコン膜のエッチング速度に比べて絶縁膜3窒化シリコン膜のエッチング速度が小さくなるようなエッチング条件で行われる。このため、上記CMP工程の直後の段階では、溝4a内の絶縁膜6の上面の高さ位置は絶縁膜3の上面の高さ位置とほぼ同じであったものが、上記ドライエッチングにより、図6に示されるように、溝4a内の絶縁膜6の上面の高さ位置は、絶縁膜3の上面の高さ位置よりも低くなる。但し、溝4a内の絶縁膜6の上面の高さ位置が、半導体基板1と絶縁膜2との界面の高さ位置よりも低くならないようにすることが好ましい。次に、図7に示されるように、絶縁膜3をウェットエッチングなどにより除去し、更に、絶縁膜2をウェットエッチングなどにより除去する。溝4aの内部には絶縁膜5および絶縁膜6が埋め込まれた状態で残存し、溝4aの内部に残存する絶縁膜5および絶縁膜6により、素子分離領域素子分離4が形成される。このようにして、半導体基板1の溝4a内に埋め込まれた絶縁膜5,6からなる素子分離領域4が形成される。絶縁膜6に比べて絶縁膜5は薄いため、素子分離領域4は、主として溝4a内に埋め込まれた絶縁膜6により形成される。このように、素子分離領域4は、LOCOSLocalOxidizationofSilicon法ではなく、STIShallowTrenchIsolation法により形成される。すなわち、本実施の形態の素子分離領域4は、半導体基板1に形成された素子分離用の溝4aに絶縁膜ここでは主として絶縁膜6を埋め込むことで形成される。素子分離領域4を形成したことで、半導体基板1においては、素子分離領域4によって活性領域が規定画定され、その活性領域に、以降の工程で種々の半導体素子例えば後述するMISFETQn,Qpなどが形成される。図7では、素子分離領域4で規定された平面的に囲まれた活性領域AR1と、素子分離領域4で規定された平面的に囲まれた活性領域AR2とが示されており、活性領域AR1に後述のnチャネル型MISFETQnが形成され、活性領域AR2に後述のpチャネル型MISFETQpが形成される。O3-TEOS酸化膜は、溝4a内の埋め込み性に優れている。このため、素子分離領域4用の絶縁膜溝4a埋め込み用の絶縁膜、ここでは絶縁膜6に対応として、O3-TEOS酸化膜を用いれば、溝4aの形状によらず溝4a内をO3-TEOS酸化膜で的確に埋め込むことができ、素子の微細化にも有利となる。また、O3-TEOS酸化膜は、埋め込み性は良いが、成膜後のアニール焼き締め用のアニール時にかなり収縮するため、溝4aにO3-TEOS酸化膜を埋め込んで形成した素子分離領域4は、引張応力を作用させるようになる。すなわち、素子分離領域4によって活性領域AR1,AR2に引張応力が発生するようになる。この素子分離領域4による引張応力により、活性領域に形成したnチャネル型MISFET後述のnチャネル型MISFETQnなどに対応のチャネルの移動度を向上させることができ、nチャネル型MISFETの駆動力を向上させることができる。素子分離領域4用の絶縁膜溝4a埋め込み用の絶縁膜、ここでは絶縁膜6に対応としてHDP酸化膜高密度プラズマCVD法で形成した酸化シリコン膜を用いた場合には、素子分離領域4は活性領域に圧縮応力を作用させるが、素子分離領域4用の絶縁膜溝4a埋め込み用の絶縁膜、ここでは絶縁膜6に対応としてO3-TEOS酸化膜を用いたことで、素子分離領域4は活性領域に引張応力を作用させるようになる。次に、図8に示されるように、半導体基板1の主面から所定の深さに渡ってp型ウエルPWおよびn型ウエルNWを形成する。p型ウエルPWは、pチャネル型MISFET形成予定領域を覆うフォトレジスト膜図示せずをイオン注入阻止マスクとして、nチャネル型MISFET形成予定領域の半導体基板1に例えばホウ素Bなどのp型の不純物をイオン注入することなどによって形成することができる。また、n型ウエルNWは、nチャネル型MISFET形成予定領域を覆う他のフォトレジスト膜図示せずをイオン注入阻止マスクとして、pチャネル型MISFET形成予定領域の半導体基板1に例えばリンPまたはヒ素Asなどのn型の不純物をイオン注入することなどによって形成することができる。次に、例えばフッ酸HF水溶液を用いたウェットエッチングなどにより半導体基板1の表面を清浄化洗浄した後、半導体基板1の表面すなわちp型ウエルPWおよびn型ウエルNWの表面上にゲート絶縁膜7を形成する。ゲート絶縁膜7は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。次に、半導体基板1上すなわちp型ウエルPWおよびn型ウエルNWのゲート絶縁膜7上に、ゲート電極形成用の導体膜として、多結晶シリコン膜ポリシリコン膜のようなシリコン膜8を形成する。シリコン膜8の成膜厚さは、必要に応じて変更できるが、例えば80nm程度とすることができる。シリコン膜8のうちのnチャネル型MISFET形成予定領域後述するゲート電極GE1となる領域は、フォトレジスト膜図示せずをマスクとして用いてリンPまたはヒ素Asなどのn型の不純物をイオン注入することなどにより、低抵抗のn型半導体膜ドープトポリシリコン膜とされている。また、シリコン膜8のうちのpチャネル型MISFET形成予定領域後述するゲート電極GE2となる領域は、他のフォトレジスト膜図示せずをマスクとして用いてホウ素Bなどのp型の不純物をイオン注入することなどにより、低抵抗のp型半導体膜ドープトポリシリコン膜とされている。また、シリコン膜8は、成膜時にはアモルファスシリコン膜であったものを、成膜後イオン注入後の熱処理により多結晶シリコン膜に変えることもできる。次に、図9に示されるように、シリコン膜8をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極GE1,GE2を形成する。nチャネル型MISFETのゲート電極となるゲート電極GE1は、n型の不純物を導入した多結晶シリコンn型半導体膜、ドープトポリシリコン膜からなり、p型ウエルPW上にゲート絶縁膜7を介して形成される。すなわち、ゲート電極GE1は、p型ウエルPWのゲート絶縁膜7上に形成される。また、pチャネル型MISFETのゲート電極となるゲート電極GE2は、p型の不純物を導入した多結晶シリコンp型半導体膜、ドープトポリシリコン膜からなり、n型ウエルNW上にゲート絶縁膜7を介して形成される。すなわち、ゲート電極GE2は、n型ウエルNWのゲート絶縁膜7上に形成される。ゲート電極GE1,GE2のゲート長は、必要に応じて変更できるが、例えば40nm程度とすることができる。次に、図10に示されるように、p型ウエルPWのゲート電極GE1の両側の領域にリンPまたはヒ素Asなどのn型の不純物をイオン注入することにより、一対のn-型半導体領域EX1を形成し、n型ウエルNWのゲート電極GE2の両側の領域にホウ素Bなどのp型の不純物をイオン注入することにより、一対のp-型半導体領域EX2を形成する。n-型半導体領域EX1およびp-型半導体領域EX2の深さ接合深さは、例えば30nm程度とすることができる。次に、ゲート電極GE1,GE2の側壁上に、側壁絶縁膜絶縁膜として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなるサイドウォールスペーサ側壁スペーサ、側壁絶縁膜SPを形成する。サイドウォールスペーサSPは、例えば、半導体基板1上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をRIEReactiveIonEtching法などにより異方性エッチングすることによって形成することができる。サイドウォールスペーサSPの形成後、一対のn型半導体領域SD1ソース、ドレインを、例えば、p型ウエルPWのゲート電極GE1およびサイドウォールスペーサSPの両側の領域にヒ素AsまたはリンPなどのn型の不純物をイオン注入することにより形成する。例えば、ヒ素Asを10~30keVの加速電圧で5×1014/cm2~5×1015/cm2程度、例えば15keVで1×1015/cm2注入して、リンPを1~10keVの加速電圧で5×1014/cm2~5×1015/cm2程度、例えば4keVで2×1015/cm2注入して、n型半導体領域SD1を形成する。また、一対のp型半導体領域SD2ソース、ドレインを、例えば、n型ウエルNWのゲート電極GE2およびサイドウォールスペーサSPの両側の領域にホウ素Bまたはフッ化ホウ素BF2などのp型の不純物をイオン注入することにより形成する。例えば、ホウ素Bを1~3keVの加速電圧で1×1015/cm2~1×1016/cm2程度、例えば2keVで2×1015/cm2注入して、フッ化ホウ素BF2を5~15keVの加速電圧で5×1014/cm2~5×1015/cm2程度、例えば8keVで1×1015/cm2注入して、p型半導体領域SD2を形成する。n型半導体領域SD1を先に形成しても、あるいはp型半導体領域SD2を先に形成してもよい。イオン注入後、導入した不純物の活性化のためのアニール処理を、例えば1300°C程度のスパイクアニール処理にて行うこともできる。n型半導体領域SD1およびp型半導体領域SD2の深さ接合深さは、例えば80nm程度とすることができる。また、ヒ素AsまたはリンPの不純物をイオン注入する前に窒素Nまたは炭素Cなどの不純物注入を行っても良い。また、ホウ素Bまたはフッ化ホウ素BF2などの不純物をイオン注入する前にフッ素FまたはゲルマニウムGeなどの不純物注入を行っても良い。これにより、n型半導体領域SD1およびp型半導体領域SD2の深さ接合深さを的確に制御することができる。例えば、窒素Nを10~20keVの加速電圧で1×1014/cm2~1×1015/cm2程度、例えば15keVで5×1014/cm2注入して、炭素Cを10~20keVの加速電圧で1×1014/cm2~1×1015/cm2程度、例えば15keVで5×1014/cm2注入することができる。また、例えば、フッ素Fを1~10keVの加速電圧で5×1014/cm2~5×1015/cm2程度、例えば3keVで1×1015/cm2注入して、ゲルマニウムGeを1~10keVの加速電圧で1×1014/cm2~1×1015/cm2程度、例えば5keVで5×1014/cm2注入することができる。n型半導体領域SD1は、n-型半導体領域EX1よりも不純物濃度が高く、p型半導体領域SD2は、p-型半導体領域EX2よりも不純物濃度が高い。これにより、nチャネル型MISFETのソースまたはドレインとして機能するn型の半導体領域不純物拡散層が、n型半導体領域不純物拡散層SD1およびn-型半導体領域EX1により形成され、pチャネル型MISFETのソースまたはドレインとして機能するp型の半導体領域不純物拡散層が、p型半導体領域不純物拡散層SD2およびp-型半導体領域EX2により形成される。従って、nチャネル型MISFETおよびpチャネル型MISFETのソースドレイン領域は、LDDLightlydopedDrain構造を有している。n-型半導体領域SD1は、ゲート電極GE1に対して自己整合的に形成され、n型半導体領域EX1は、ゲート電極GE1の側壁上に形成されたサイドウォールスペーサSPに対して自己整合的に形成される。p-型半導体領域SD2は、ゲート電極GE2に対して自己整合的に形成され、p型半導体領域EX2は、ゲート電極GE2の側壁上に形成されたサイドウォールスペーサSPに対して自己整合的に形成される。このようにして、p型ウエルPWに、電界効果トランジスタとしてnチャネル型MISFETMetalInsulatorSemiconductorFieldEffectTransistorQnが形成される。また、n型ウエルNWに、電界効果トランジスタとしてpチャネル型MISFETQpが形成される。これにより、図10の構造が得られる。nチャネル型MISFETQnは、nチャネル型の電界効果トランジスタとみなすことができ、pチャネル型MISFETQpは、pチャネル型の電界効果トランジスタとみなすことができる。また、n型半導体領域SD1は、nチャネル型MISFETQnのソースまたはドレイン用の半導体領域とみなすことができ、p型半導体領域SD2は、pチャネル型MISFETQpのソースまたはドレイン用の半導体領域とみなすことができる。次に、サリサイドSalicide:SelfAlignedSilicide技術により、nチャネル型MISFETQnのゲート電極GE1及びソースドレイン領域ここではn型半導体領域SD1の表面と、pチャネル型MISFETQpのゲート電極GE2及びソースドレイン領域ここではp型半導体領域SD2の表面とに、低抵抗の金属シリサイド層後述の金属シリサイド層13bに対応を形成する。以下に、この金属シリサイド層の形成工程について説明する。図11および図12は、図10に続く半導体装置の製造工程中における要部断面図である。図13は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、図10の構造が得られた後、サリサイドプロセスによりゲート電極GE1,GE2、n型半導体領域SD1およびp型半導体領域SD2の表面に金属シリサイド層金属半導体反応層を形成する工程の製造プロセスフローが示されている。図14はシリサイド材料金属シリサイド層形成用の材料膜、ここでは合金膜11およびバリア膜12に対応の成膜装置の概略平面図、図15はシリサイド材料の成膜工程図プロセスフロー図である。図16~図20は、図12に続く半導体装置の製造工程中における要部断面図である。なお、図13は、図11、図12、図16および図17の工程の製造プロセスフローに対応し、図15は、図11および図12の工程の製造プロセスフローに対応する。上記のようにして図10の構造が得られた後、図11に示されるように、ゲート電極GE1,GE2、n型半導体領域SD1およびp型半導体領域SD2の表面を露出させてから、ゲート電極GE1,GE2、n型半導体領域SD1およびp型半導体領域SD2上を含む半導体基板1の主面全面上に合金膜11を、スパッタリング法などを用いて形成堆積する図13のステップS1。すなわち、ステップS1では、n型半導体領域SD1およびp型半導体領域SD2上を含む半導体基板1上に、ゲート電極GE1,GE2を覆うように、合金膜11がスパッタリング法などにより形成される。合金膜11は、NiニッケルとPt白金との合金膜、すなわちNi-Pt合金膜である。合金膜11におけるNiニッケルとPt白金の比原子比を1-x:xとすると、合金膜11は、Ni1-xPtx合金膜と表記することができる。Ni1-xPtx合金膜におけるNiニッケルの割合比率は、1-x×100であり、Ni1-xPtx合金膜におけるPt白金の割合比率は、x×100である。なお、本願で元素の割合比率、濃度をで示す場合には、原子である。例えば、合金膜11としてNi0.963Pt0.037合金膜などを用いることができ、合金膜11がNi0.963Pt0.037合金膜の場合には、合金膜11におけるNiニッケルの割合比率は96.3原子で、合金膜11におけるPt白金の割合比率は3.7原子となる。合金膜11におけるPt白金の割合比率は、3原子以上が好ましい。それから、図12に示されるように、合金膜11上にバリア膜応力制御膜、酸化防止膜、キャップ膜12を形成堆積する図13のステップS2。バリア膜12は、例えば窒化チタンTiN膜またはチタンTi膜からなり、その厚さ堆積膜厚は、例えば15nm程度とすることができる。バリア膜12は、応力制御膜半導体基板の活性領域の応力を制御する膜および酸素の透過を防止する膜として機能し、半導体基板1に働く応力の制御や合金膜11の酸化防止などのために合金膜11上に設けられる。なお、バリア膜12の成膜ステップS2は、後述する金属シリサイド層13a上に未反応の合金膜11後述する合金膜11の未反応部分11aに対応を残存させる場合には、省略しても良い。また、ステップS1の前に、HFガス、NF3ガス、NH3ガス又はH2ガスのうち少なくともいずれか一つを用いたドライクリーニング処理後述の工程P2に対応を行って、ゲート電極GE1,GE2、n型半導体領域SD1及びp型半導体領域SD2の表面の自然酸化膜を除去した後、半導体基板1を大気中酸素含有雰囲気中にさらすことなく、ステップS1及びステップS2を行えば、より好ましい。以下に、合金膜11およびバリア膜12の好ましい形成方法の一例について説明する。合金膜11およびバリア膜12の成膜には、図14に示されるシリサイド材料の成膜装置20が用いられる。図14に示されるように、成膜装置20は、第1搬送室21aと第2搬送室21bの2つの搬送室が配置され、第1搬送室21aの周囲に開閉手段であるゲートバルブ22を介してロードロック室23,24および3つのチャンバ25,26,27が備わり、第2搬送室21bの周囲に開閉手段であるゲートバルブ22を介して2つのチャンバ28,29が備わったマルチチャンバタイプである。さらに、第1搬送室21aと第2搬送室21bとの間には2つの搬送用のチャンバ30,31が備わっている。第1搬送室21aは排気機構等により所定の真空度に保持され、その中央部には半導体ウエハSWを搬送するための多関節アーム構造の搬送用ロボット32aが設けられている。同様に、第2搬送室21bは排気機構等により所定の真空度に保持され、その中央部には半導体ウエハSWを搬送するための多関節アーム構造の搬送用ロボット32bが設けられている。第1搬送室21aに備わるチャンバ25,26は相対的に高温の加熱処理を行う加熱処理用チャンバ、チャンバ27はドライクリーニング処理処置用チャンバである。第2搬送室21bに備わるチャンバ28はスパッタリング法により合金膜11Ni-Pt合金膜を成膜する成膜用チャンバ、チャンバ29はスパッタリング法によりバリア膜12例えば窒化チタン膜を成膜する成膜用チャンバである。また、バリア膜12をプラズマCVD法で成膜する場合は、チャンバ29はプラズマCVD法によりバリア膜12例えばチタン膜を成膜する成膜用チャンバとなる。第1搬送室21aと第2搬送室21bとの間に備わるチャンバ30,31は第1搬送室21aと第2搬送室21bとの間での半導体ウエハSWの受け渡しを行う受渡用チャンバであり、また半導体ウエハSWの冷却にも用いられる冷却用チャンバである。なお、成膜装置20では、第1搬送室21aのみに備わるチャンバを3つとし、第2搬送室21bのみに備わるチャンバを2つとしたが、これに限定されるものではなく、同じ用途のチャンバまたは他の用途のチャンバを追加することも可能である。まず、1枚の半導体ウエハSWをウエハ搬入出室33内に設置された搬送用ロボット36によっていずれかのフープ34から取り出し図15の工程P1、いずれかのロードロック室23または24へ搬入する。半導体ウエハSWは、上記半導体基板1に対応するものである。フープ34は半導体ウエハSWのバッチ搬送用の密閉収納容器であり、通常25枚、12枚、6枚等のバッチ単位で半導体ウエハSWを収納する。フープ34の容器外壁は微細な通気フィルタ部を除いて機密構造になっており、塵埃はほぼ完全に排除される。従って、クラス1000の雰囲気で搬送しても、内部はクラス1の清浄度が保てるようになっている。成膜装置20とのドッキングは、フープ34の扉をポート35に取り付けて、ウエハ搬入出室33の内部に引き込むことによって清浄さを保持した状態で行われる。続いてロードロック室23内を真空引きした後、搬送用ロボット32aによって半導体ウエハSWを第1搬送室21aを経てドライクリーニング処理用のチャンバ27へ真空搬送し、チャンバ27内で半導体ウエハSWをドライクリーニング処理する図15の工程P2。ドライクリーニング処理時には、リモートプラズマ発生装置図示せずにおいて還元ガス、例えばNF3ガスおよびNH3ガスを添加したArガスプラズマ励起用の希ガスを励起させてプラズマを生成し、このプラズマをチャンバ27内へ導入する。チャンバ27内に導入されたプラズマをシャワーヘッド図示せずを介して半導体ウエハSWの主面上に供給することにより、プラズマとシリコンゲート電極GE1,GE2を構成する多結晶シリコンとn型半導体領域SD1およびp型半導体領域SD2が形成された半導体基板1を構成する単結晶シリコンの表面に形成された自然酸化膜との間で起きる還元反応によって自然酸化膜が除去される。次に、搬送用ロボット32aによって半導体ウエハSWをドライクリーニング処理用のチャンバ27から加熱処理用のチャンバ25またはチャンバ26へ第1搬送室21aを介して真空搬送し、チャンバ25またはチャンバ26に備わるステージ上に載せる図15の工程P3。チャンバ25またはチャンバ26のステージ上に半導体ウエハSWを載せることにより、半導体ウエハSWを所定の温度で加熱し、半導体ウエハSWの主面上に残留していた生成物上記ドライクリーニング処理時に還元反応により生成された生成物を昇華させて除去する。半導体ウエハSWの主面上での温度は、例えば150から400°Cが適切な範囲と考えられる他の条件によってはこの範囲に限定されないことはもとよりである。次に、搬送用ロボット32aによって半導体ウエハSWを加熱処理用のチャンバ25またはチャンバ26から冷却受渡用のチャンバ30またはチャンバ31へ第1搬送室21aを介して真空搬送し、チャンバ30またはチャンバ31に備わるステージ上に載せる図15の工程P4。チャンバ30またはチャンバ31のステージ上に半導体ウエハSWを載せることにより、半導体ウエハSWは冷却される。次に、搬送用ロボット32bによって半導体ウエハSWを冷却受渡用のチャンバ30またはチャンバ31から合金膜11成膜用のチャンバ28へ第2搬送室21bを介して真空搬送する図15の工程P5。チャンバ28内を排気機構により所定の真空度、例えば1.33×10-6Pa程度とした後、半導体ウエハSWを所定の温度に加熱し、チャンバ28内へArガスを所定の流量により導入してスパッタリング法により半導体ウエハSWの主面上へ合金膜11Ni-Pt合金膜を堆積する。この合金膜11の堆積工程が、上記ステップS1図13のステップS1に対応する。合金膜11の厚さ堆積膜厚は、例えば25nmであり、成膜時におけるスパッタリング条件は、例えば成膜温度25°C、Arガス流量35sccmである。次に、搬送用ロボット32bによって半導体ウエハSWを合金膜11成膜用のチャンバ28からバリア膜12成膜用のチャンバ29へ第2搬送室21bを介して真空搬送する図15の工程P6。チャンバ29内を排気機構により所定の真空度とした後、半導体ウエハSWを所定の温度に加熱し、チャンバ29内へArガスおよびN2ガスを所定の流量により導入してスパッタリング法により半導体ウエハSWの主面上へ窒化チタン膜などからなるバリア膜12を堆積する。このバリア膜12の堆積工程が、上記ステップS2図13のステップS2に対応する。バリア膜12の厚さ堆積膜厚は、例えば15nmであり、成膜時におけるスパッタリング条件は、例えば成膜温度40°C、Arガス流量28sccm、窒素ガス流量80sccmである。次に、搬送用ロボット32bによって半導体ウエハSWをバリア膜12成膜用のチャンバ29から冷却受渡用のチャンバ30またはチャンバ31へ第2搬送室21bを介して真空搬送する図15の工程P7。次に、搬送用ロボット32aによって半導体ウエハSWを冷却受渡用のチャンバ30またはチャンバ31からいずれかのロードロック室23または24へ真空搬出し、さらに搬送用ロボット36によって半導体ウエハSWをロードロック室23または24からウエハ搬入出室33を介していずれかのフープ34へ戻す図15の工程P8。このようにして、合金膜11およびバリア膜12を形成した後、半導体基板1に第1の熱処理アニール処理を施す図13のステップS3。ステップS3の第1の熱処理は、不活性ガス例えばアルゴンArガス、ネオンNeガスまたはヘリウムHeガスまたは窒素N2ガスあるいはそれらの混合ガス雰囲気で満たされた常圧下で行うことができ、例えばRTARapidThermalAnneal法を用いて行なうことができる。ステップS3の第1の熱処理により、図16に示されるように、ゲート電極GE1,GE2を構成する多結晶シリコン膜と合金膜11、およびn型半導体領域SD1およびp型半導体領域SD2を構成する単結晶シリコンと合金膜11を選択的に反応させて、金属半導体反応層である金属シリサイド層13aを形成する。ゲート電極GE1,GE2、n型半導体領域SD1およびp型半導体領域SD2の各上部上層部と合金膜11とが反応することにより金属シリサイド層13aが形成されるので、金属シリサイド層13aは、ゲート電極GE1,GE2、n型半導体領域SD1およびp型半導体領域SD2の各表面上層部に形成される。合金膜11はNi-Pt合金膜であるので、これがSiと反応して形成された金属シリサイド層13aは、ニッケル白金シリサイド層ニッケルおよび白金のシリサイド層である。このように、ステップS3の第1の熱処理で、ゲート電極GE1,GE2、n型半導体領域SD1およびp型半導体領域SD2を構成するSiと合金膜11を選択的に反応させて、ニッケルおよび白金のシリサイドからなる金属シリサイド層13aを形成するが、第1の熱処理を行った段階では、金属シリサイド層13aは、Ni1-yPty2Si相ここで0<y<1の白金添加ニッケルシリサイド層である。従って、ステップS3の第1の熱処理は、金属シリサイド層13aがNi1-yPty2Si相となるが、Ni1-yPtySi相とはならないような熱処理温度で行うことが好ましい。ステップS3の第1の熱処理により、合金膜11中のNiとPtとがn型半導体領域SD1、p型半導体領域SD2およびゲート電極GE1,GE2中に拡散して金属シリサイド層13aが形成される。このステップS3では、n型半導体領域SD1、p型半導体領域SD2及びゲート電極GE1,GE2中へのNiの拡散係数よりも、n型半導体領域SD1、p型半導体領域SD2及びゲート電極GE1,GE2中へのPtの拡散係数の方が大きくなる熱処理温度で第1の熱処理を行い第1の条件、かつ、金属シリサイド層13a上に合金膜11の未反応部分が残存するように第1の熱処理を行なう第2の条件ようにする。これにより、形成された金属シリサイド層13aを構成する金属元素NiおよびPtに占めるPtの割合を、合金膜11に占めるPtの割合よりも大きくすることができる。このことについては、後で、より詳細に説明する。次に、ウェット洗浄処理を行うことにより、バリア膜12と、未反応の合金膜11すなわちステップS3の第1の熱処理工程にてゲート電極GE1,GE2、n型半導体領域SD1またはp型半導体領域SD2と反応しなかった合金膜11とを除去する図13のステップS4。この際、未反応の合金膜11すなわちステップS3の第1の熱処理工程にてゲート電極GE1,GE2、n型半導体領域SD1またはp型半導体領域SD2と反応しなかった合金膜11が金属シリサイド層13a上から除去されるが、ゲート電極GE1,GE2、n型半導体領域SD1およびp型半導体領域SD2の表面上に金属シリサイド層13aを残存させる。ステップS4のウェット洗浄処理は、硫酸を用いたウェット洗浄、または硫酸と過酸化水素水とを用いたウェット洗浄などにより行うことができる。図16には、ステップS4のウェット洗浄処理によって、バリア膜12および未反応の合金膜11を除去した段階が示されている。次に、半導体基板1に第2の熱処理アニール処理を施す図13のステップS5。ステップS5の第2の熱処理は、不活性ガス例えばアルゴンArガス、ネオンNeガスまたはヘリウムHeガスまたは窒素N2ガスあるいはそれらの混合ガス雰囲気で満たされた常圧下で行うことができ、例えばRTA法を用いて行なうことができる。また、ステップS5の第2の熱処理は、上記ステップS3の第1の熱処理の熱処理温度よりも高い熱処理温度で行う。ステップS5の第2の熱処理は、金属シリサイド層13aの低抵抗化と安定化のために行なわれる。ステップS5の第2の熱処理を行うことにより、図17に示されるように、ステップS3の第1の熱処理で形成された、Ni1-yPty2Si相を主とした金属シリサイド層13aは、Ni1-yPtySi相を主とした金属シリサイド層13bに変わり、金属元素NiとPtを足したものとSiとの組成比が1:1の化学量論比により近い、安定な金属シリサイド層13bが形成される。金属シリサイド層13aはニッケル白金シリサイド層であるので、これがSiと反応して形成された金属シリサイド層13bも、ニッケル白金シリサイド層ニッケルおよび白金のシリサイド層である。すなわち、Ni1-yPty2Si相の金属シリサイド層13aと、ゲート電極GE1,GE2、n型半導体領域SD1及びp型半導体領域SD2のSiとを、ステップS5の第2の熱処理で更に反応させて、Ni1-yPty2Si相より安定で低抵抗率のNi1-yPtySi相からなる金属シリサイド層13bを、ゲート電極GE1,GE2、n型半導体領域SD1及びp型半導体領域SD2の表面上に形成する。ステップS5の第2の熱処理は、Ni1-yPty2Si相の金属シリサイド層13aをNi1-yPtySi相の金属シリサイド層13bにすることができるような温度で行う必要があるため、ステップS5の第2の熱処理の熱処理温度は、少なくともステップS3の第1の熱処理の熱処理温度よりも高くする必要がある。また、金属シリサイド層13bがNi1-yPtySi相よりも高抵抗率のNi1-yPtySi2相にはならないようにするため、ステップS5の第2の熱処理は、金属シリサイド層13bがNi1-yPtySi相となるが、Ni1-yPtySi2相とはならないような熱処理温度で行なうことが好ましい。なお、Ni1-yPtySi相は、Ni1-yPty2Si相およびNi1-yPtySi2相よりも低抵抗率であり、ステップS5以降も半導体装置の製造終了まで金属シリサイド層13bは低抵抗のNi1-yPtySi相のまま維持され、製造された半導体装置では例えば半導体基板1を個片化して半導体チップとなった状態でも、金属シリサイド層13bは低抵抗のNi1-yPtySi相となっている。このようにして、nチャネル型MISFETQnのゲート電極GE1およびソースドレイン領域n型半導体領域SD1の表面上層部と、pチャネル型MISFETQpのゲート電極GE2およびソースドレイン領域p型半導体領域SD2の表面上層部とに、Ni1-yPtySi相の金属シリサイド層13bが形成される。なお、本実施の形態は、ステップS5の第2の熱処理の熱処理温度を、560°C以上、より好ましくは580°C以上とし、それによって、金属シリサイド層13bに後述の低頻度断線不良が発生するのを防止するが、これについては、後でより詳細に説明する。次に、図18に示されるように、半導体基板1の主面上に絶縁膜15を形成する。すなわち、ゲート電極GE1,GE2およびサイドウォールスペーサSPを覆うように、金属シリサイド層13b上を含む半導体基板1上に絶縁膜15を形成する。絶縁膜15は例えば窒化シリコン膜からなり、成膜温度基板温度450°C程度のプラズマCVD法などにより形成することができる。それから、絶縁膜15上に絶縁膜15よりも厚い絶縁膜16を形成する。絶縁膜16は例えば酸化シリコン膜などからなり、TEOSテトラエトキシシランを用いて成膜温度400°C程度のプラズマCVD法などにより形成することができる。これにより、絶縁膜15,16からなる層間絶縁膜が形成される。その後、絶縁膜16の表面をCMP法により研磨するなどして、絶縁膜16の上面を平坦化する。下地段差に起因して絶縁膜16の表面に凹凸形状が形成されていても、絶縁膜16の表面をCMP法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。次に、図19に示されるように、絶縁膜16上に形成したフォトレジストパターン図示せずをエッチングマスクとして用いて、絶縁膜16,15をドライエッチングすることにより、絶縁膜15,16にコンタクトホール貫通孔、孔CTを形成する。この際、まず絶縁膜15に比較して絶縁膜16がエッチングされやすい条件で絶縁膜16のドライエッチングを行い、絶縁膜15をエッチングストッパ膜として機能させることで、絶縁膜16にコンタクトホールCTを形成してから、絶縁膜16に比較して絶縁膜15がエッチングされやすい条件でコンタクトホールCTの底部の絶縁膜15をドライエッチングして除去する。コンタクトホールCTの底部では、半導体基板1の主面の一部、例えばn型半導体領域SD1およびp型半導体領域SD2の表面上の金属シリサイド層13bの一部や、ゲート電極GE1,GE2の表面上の金属シリサイド層13bの一部などが露出される。次に、コンタクトホールCT内に、タングステンWなどからなる導電性のプラグ接続用導体部PGを形成する。プラグPGを形成するには、例えば、コンタクトホールCTの内部底部および側壁上を含む絶縁膜16上に、成膜温度基板温度450°C程度のプラズマCVD法によりバリア導体膜17a例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜を形成する。それから、タングステン膜などからなる主導体膜17bを、成膜温度基板温度450°C程度のCVD法などによってバリア導体膜17a上にコンタクトホールCTを埋めるように形成する。その後、絶縁膜16上の不要な主導体膜17bおよびバリア導体膜17aをCMP法またはエッチバック法などによって除去することにより、プラグPGを形成することができる。ゲート電極GE1,GE2、n型半導体領域SD1またはp型半導体領域SD2上に形成されたプラグPGは、その底部でゲート電極GE1,GE2、n型半導体領域SD1またはp型半導体領域SD2の表面上の金属シリサイド層13bと接して、電気的に接続される。次に、図20に示されるように、プラグPGが埋め込まれた絶縁膜16上に、絶縁膜18を形成する。絶縁膜18は、複数の絶縁膜の積層膜で形成することもできる。次に、シングルダマシン法により第1層目の配線である配線M1を形成する。具体的には、次のようにして配線M1を形成することができる。まず、フォトレジストパターン図示せずをマスクとしたドライエッチングによって絶縁膜18の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜18上にバリア導体膜例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを形成する。続いて、CVD法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。銅めっき膜形成後には、400°C程度のアニール処理熱処理を行うことが好ましい。それから、配線溝以外の領域の主導体膜銅めっき膜およびシード層とバリア導体膜をCMP法により除去して、配線溝に埋め込まれ銅を主導電材料とする第1層目の配線M1を形成する。図面の簡略化のために、配線M1は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。配線M1は、プラグPGを介してnチャネル型MISFETQnおよびpチャネル型MISFETQpのソースまたはドレイン用のn型半導体領域SD1およびp型半導体領域SD2やゲート電極GE1,GE2などと電気的に接続されている。その後、デュアルダマシン法により2層目以降の配線を形成するが、ここでは図示およびその説明は省略する。<第1の熱処理について>上述のように、ステップS3の第1の熱処理により、合金膜11中のNiとPtとがn型半導体領域SD1、p型半導体領域SD2およびゲート電極GE1,GE2中に拡散して金属シリサイド層13aが形成される。この際、第1の条件として、n型半導体領域SD1、p型半導体領域SD2及びゲート電極GE1,GE2中へのNiの拡散係数よりも、n型半導体領域SD1、p型半導体領域SD2及びゲート電極GE1,GE2中へのPtの拡散係数の方が大きくなる熱処理温度で第1の熱処理を行い、かつ、第2の条件として、金属シリサイド層13a上に合金膜11の未反応部分が残存するように第1の熱処理を行なう。これにより、金属シリサイド層13aを構成する金属元素NiおよびPtに占めるPtの割合を、合金膜11に占めるPtの割合よりも大きくすることができる。これについて、以下に説明する。まず、ステップS3の第1の熱処理の第1の条件について、図21を参照して説明する。図21は、Si領域シリコン領域中におけるNiとPtの拡散係数を示すグラフであり、Si領域中におけるNiとPtの拡散係数のアレニウスプロットが示されている。図21のグラフの縦軸は、Si領域中におけるNiまたはPtの拡散係数に対応し、図21のグラフの横軸は、絶対温度Tの逆数を1000倍したものに対応する。なお、図21のアレニウスプロットの出展は、OMadelungMSchulzandHWeissedsLandoltBornsteinZahlenwerteundFunktionenausNaturwissenshaftenundTechnikp494BerlinSpringerVerlag1984である。図21には、Si領域シリコン領域中におけるNiとPtの拡散係数の温度依存性のグラフが示されているが、この図21のグラフに示されるように、シリコン領域中におけるNiとPtの拡散係数は、どちらも温度が高くなるにつれて増大するが、拡散係数の温度依存性はNiとPtとで異なる。このため、図21から分かるように、ある温度T1よりも高温では、Si領域中におけるNiの拡散係数が、Si領域中におけるPtの拡散係数よりも大きくなり、PtよりもNiの方がSi領域に拡散しやすくなるが、ある温度T1で、Si領域中におけるNiの拡散係数と、Si領域中におけるPtの拡散係数とが同じになり、Si領域への拡散しやすさは、NiとPtで同じになる。一方、その温度T1よりも低温では、Si領域中におけるPtの拡散係数が、Si領域中におけるNiの拡散係数よりも大きくなり、NiよりもPtの方がSi領域に拡散しやすくなる。この温度T1は、Si領域中へのNiニッケルの拡散係数と、Si領域中へのPt白金の拡散係数とが一致する温度であり、279°CであるすなわちT1=279°C。上記第1の条件を満たすためには、ステップS3の第1の熱処理の熱処理温度を上記温度T1よりも低くすればよい。これにより、ステップS3の第1の熱処理では、合金膜11からシリコン領域ゲート電極GE1,GE2、n型半導体領域SD1およびp型半導体領域SD2を構成する各シリコン領域中へ、NiニッケルよりもPt白金の方が、拡散しやすくなる。なお、上記第1の条件は、後述のシリコン領域41中へのNiの拡散係数よりも、シリコン領域41中へのPtの拡散係数の方が大きくなるような熱処理温度で、ステップS3の第1の熱処理を行なうことに対応しており、これにより、ステップS3の第1の熱処理において、合金膜11からシリコン領域41中へ、NiよりもPtの方が、拡散しやすくなる。次に、ステップS3の第1の熱処理の第2の条件について、図22~図27を参照して説明する。図22~図27は、ステップS1,S2,S3,S4,S5の各段階における半導体装置の製造工程中の要部断面図であり、シリコン領域41の上部近傍領域が示されている。図22~図27のうち、図22は、ステップS1で合金膜11を形成する直前の段階が示され、図23は、ステップS1を行って合金膜11を形成した段階ステップS2のバリア膜12の形成前の段階が示され、図24は、ステップS2を行ってバリア膜12を形成した段階ステップS3の第1の熱処理の前の段階が示されている。また、図25は、ステップS3の第1の熱処理を行った段階ステップS4のバリア膜12および未反応の合金膜11の除去工程を行う前の段階が示され、図26は、ステップS4のバリア膜12および未反応の合金膜11の除去工程を行った段階ステップS5の第2の熱処理を行う前の段階が示され、図27は、ステップS5の第2の熱処理を行った段階絶縁膜15を形成する前の段階が示されている。ここで、図22~図27に示されているシリコン領域Si領域41は、ゲート電極GE1,GE2、n型半導体領域SD1ソースドレイン領域またはp型半導体領域SD2ソースドレイン領域のいずれかに対応する。これは、ゲート電極GE1,GE2、n型半導体領域SD1およびp型半導体領域SD2が、いずれもシリコン領域具体的にはゲート電極GE1,GE2は多結晶シリコン膜、n型半導体領域SD1およびp型半導体領域SD2は単結晶シリコン領域からなるためである。シリコン領域41がゲート電極GE1,GE2の場合は、そのシリコン領域41は多結晶シリコンからなり、シリコン領域41がソースドレイン領域n型半導体領域SD1、p型半導体領域SD2の場合は、そのシリコン領域41は単結晶シリコンからなる。上述したように金属シリサイドを形成するためには、図22および図23に示されるように、ステップS1において、シリコン領域41すなわちゲート電極GE1,GE2、n型半導体領域SD1およびp型半導体領域SD2上を含む半導体基板1の主面全面上に合金膜11を形成する。このときのシリコン領域41上の合金膜11の形成膜厚堆積膜厚は、厚み膜厚tn1である。この厚みtn1は、ステップS3の第1の熱処理の前の、シリコン領域41上の合金膜11の厚みに対応する。形成された合金膜11は、NiとPtの原子比が1-x:xの合金膜であるNi1-xPtx合金膜ここで0<x<1である。それから、図24に示されるように、ステップS2において、合金膜11上にバリア膜12が形成される。その後、ステップS3の第1の熱処理を行なうと、図25に示されるように、シリコン領域41と合金膜11とが反応して、Ni1-yPty2Si相ここで0<y<1の金属シリサイド層13aが、シリコン領域41の表面上層部に形成される。本実施の形態では、シリコン領域41上の合金膜11の全てをシリコン領域41と反応させるのではなく、金属シリサイド層13a上に合金膜11の未反応部分11aが残存するように、ステップS3の第1の熱処理を行う。ここで、未反応部分11aは、ステップS3の第1の熱処理前にシリコン領域41上に位置していた合金膜11のうち、ステップS3の第1の熱処理でシリコン領域41と反応しなかった部分に対応する。シリコン領域41上に位置していた合金膜11のうち、ステップS3の第1の熱処理後ステップS4のバリア膜12および未反応の合金膜11の除去工程前もシリコン領域41上に残存する未反応部分11aの厚みは、厚み膜厚tn2であり、形成された金属シリサイド層13aの厚みは、厚みtn4である。なお、理解を簡単にするために、図24においては、点線で示される仮想線で合金膜11を未反応部11aと反応部分11bとに分けている。反応部分11bは、ステップS3の第1の熱処理前にシリコン領域41上に位置していた合金膜11のうち、ステップS3の第1の熱処理でシリコン領域41と反応して金属シリサイド層13aを形成した部分に対応する。従って、反応部分11bと未反応部分11aとを合わせたものが、ステップS3の第1の熱処理前にシリコン領域41上に位置していた合金膜11に相当する。合金膜11は実際には単層であるが、合金膜11の下層部分が反応部分11bで、合金膜11の上層部分が未反応部分11aであり、反応部分11bと未反応部分11aは、合金膜11を略層状に2つに分けた領域下側が反応部分11bで上側が未反応部分11aにほぼ対応する。反応部分11bの厚みを厚みtn3とすると、未反応部分11aの厚みtn2と反応部分11bの厚みtn3との和が、合金膜11の厚みtn1に対応するすなわちtn1=tn2tn3。本実施の形態では、金属シリサイド層13a上に合金膜11の未反応部分11aが層状に残存するようにステップS3の第1の熱処理を行うので、合金膜11の反応部分11bの厚みtn3は、第1の熱処理前のシリコン領域41上の合金膜11の厚みtn1よりも薄くtn3<tn1、かつ第1の熱処理後に金属シリサイド層13a上に残存する合金膜11の未反応部分11aの厚みtn2は、ゼロよりも大きいtn2>0。なお、コバルトシリサイド形成の場合は、Siが拡散種であり、Co膜中へSiが移動することによりコバルトシリサイドが形成されるのに対して、本実施の形態のようにNi1-xPtx合金膜を用いる場合は、NiおよびPtが拡散種であり、シリコン領域41側にNiおよびPtが移動することによって金属シリサイド13aが形成される。それから、図26に示されるように、ステップS4で、バリア膜12と、未反応の合金膜11すなわちステップS3の第1の熱処理工程にてシリコン領域41と反応しなかった合金膜11とを除去する。この際、金属シリサイド層13a上の未反応部分11aも除去される。その後、ステップS5の第2の熱処理を行い、Ni1-yPty2Si相の金属シリサイド層13aとシリコン領域41とを更に反応させることで、図27に示されるように、Ni1-yPtySi相の金属シリサイド層13bをシリコン領域41の表面上層部分に形成する。形成された金属シリサイド層13bの厚みは、厚みtn5である。本実施の形態においては、第2の条件として、金属シリサイド層13a上に合金膜11の未反応部分11aが残存するようにすなわちtn1>tn2>0となるように、ステップS3の第1の熱処理を行なう。すなわち、ステップS3の第1の熱処理においては、シリコン領域41上に位置する部分の合金膜11の全部全厚みを、そのシリコン領域41と反応させるのではなく、シリコン領域41上に位置する部分の合金膜11の一部下層部分のみを、そのシリコン領域41と反応させる。換言すれば、ステップS3の第1の熱処理において、合金膜11とシリコン領域41との反応率Raが100未満すなわちRa<100になるようにする。このようにすることで、シリコン領域41ゲート電極GE1,GE2、n型半導体領域SD1およびp型半導体領域SD2上に位置する合金膜11の上層部分は、ステップS3の第1の熱処理を行なっても、未反応のまま未反応部分11aとして金属シリサイド層13a上に残存する。これにより、ステップS3の第1の熱処理を行なうと、金属シリサイド層13a上に合金膜11の未反応部分11aが残存することになる。ここで、合金膜11とシリコン領域41との反応率Raとは、シリコン領域41上に位置する合金膜11のうち、ステップS3の第1の熱処理よって、そのシリコン領域41と反応して金属シリサイド層13aを形成した部分すなわち反応部分11bの割合に対応する。従って、合金膜11とシリコン領域41との反応率Raは、ステップS3の第1の熱処理を行なう前の合金膜11の厚みtn1に対する、ステップS3の第1の熱処理中に金属シリサイド層13aを形成するために消費された合金膜11の厚みすなわち反応部分11bの厚みtn2の割合に対応することになる。従って、合金膜11とシリコン領域41との反応率Raは、Ra=tn3/tn1、すなわちRa=tn1-tn2/tn1と表すことができる。百分率表示する場合は、Ra=tn3×100/tn1[]、すなわちRa=tn1-tn2×100/tn1[]と表すことができる。上記第1の条件および第2の条件を満たすように第1の熱処理を行えば、この第1の熱処理において、シリコン領域41n型半導体領域SD1、p型半導体領域SD2およびゲート電極GE1,GE2を構成する各シリコン領域へNiよりもPtの方が拡散しやすいため、合金膜11からシリコン領域41に拡散するNiとPtの原子数の比は、合金膜11を構成するNiとPtの原子比に比べて、Ptの割合が増加したものとなる。このため、金属シリサイド層13aにおけるNiとPtの比も、合金膜11を構成するNiとPtの原子比に比べて、Ptの割合が増加したものとなる。すなわち、合金膜11がNi1-xPtx合金膜ここで0<x<1であり、かつ金属シリサイド層13aが、Ni1-yPty2Si相ここで0<y<1であるとすると、x<yとなる。但し、ステップS3の第1の熱処理が上記第1の条件を満たしても、上記第2の条件を満たさなかった場合上記反応率Raが100の場合には、シリコン領域41n型半導体領域SD1、p型半導体領域SD2およびゲート電極GE1,GE2を構成する各シリコン領域上の合金膜11を構成していたNiとPtは、拡散係数の差にかかわらず、全部がシリコン領域41に拡散して金属シリサイド層13aの形成に寄与する。このため、たとえNiよりもPtの方がシリコン領域41に拡散しやすかったとしても、シリコン領域41上の合金膜11を構成していたNiとPtの全量がシリコン領域41と反応して金属シリサイド層13aを形成するので、金属シリサイド層13aにおけるNiとPtの比は、合金膜11におけるNiとPtの比を維持したものになってしまう。すなわち、合金膜11がNi1-xPtx合金膜ここで0<x<1であり、かつ金属シリサイド層13aが、Ni1-yPty2Si相ここで0<y<1であるとすると、x=yとなってしまうのである。従って、上記第1の条件と上記第2の条件の両方を満たすようにステップS3の第1の熱処理を行うことで、金属シリサイド層13aにおけるPtの比率を高めることが可能になる。すなわち、上記第1の条件と上記第2の条件を両立させることで、金属シリサイド層13aを構成する金属元素NiとPtを足したものに占めるPtの割合を、合金膜11に占めるPtの割合よりも大きくすることができる。換言すれば、上記第1の条件と上記第2の条件を両立させることで、合金膜11としてNi1-xPtx合金膜を用いてNi1-yPty2Si相の金属シリサイド層13aを形成するにあたって、x<yとすることができる。また、バリア膜12は、合金膜11と反応しがたい膜であり、ステップS3の第1の熱処理を行っても合金膜11と反応しない膜であることが望ましく、この観点から、バリア膜12として、窒化チタンTiN膜またはチタンTi膜は好ましい。なお、シリコン領域41すなわちゲート電極GE1,GE2、n型半導体領域SD1およびp型半導体領域SD2と反応する合金膜11の反応部分11bの厚みtn3よりも十分に厚く合金膜11を形成した場合は、酸化防止膜としてのバリア膜12は省略しても良い。その後、ステップS5の第2の熱処理で、金属シリサイド層13aとシリコン領域41とを更に反応させることで、金属シリサイド層13bを形成するすなわち金属シリサイド層13aを金属シリサイド層13bに変えるが、ステップS5の第2の熱処理時には合金膜11は除去されているので、金属シリサイド層13aと金属シリサイド層13bとで、NiとPtとの比は維持されて同じ値になる。すなわち、Ni1-yPty2Si相の金属シリサイド層13aとNi1-yPtySi相の金属シリサイド層13bとで、NiとPtの比すなわち1-y:yは維持されて同じ値になる。つまり、金属シリサイド層13aを構成するNi1-yPty2Siのyと、金属シリサイド層13bを構成するNi1-yPtySiのyとが、同じ値になる。また、本実施の形態では、形成された金属シリサイド層13bの厚み方向半導体基板1の主面に略垂直な方向におけるPtの濃度分布は、次のようになっている。すなわち、金属シリサイド層13bにおけるPtの濃度は、金属シリサイド層13bの厚みの中央よりも、金属シリサイド層13bの底面金属シリサイド層13bとシリコン領域41との界面が高濃度となっている。また、金属シリサイド層13bにおけるPtの濃度は、金属シリサイド層13bの厚みの中央よりも、金属シリサイド層13bの上面絶縁膜15を形成した状態における金属シリサイド層13bと絶縁膜15との界面に対応が高濃度となっている。従って、金属シリサイド層13bにおけるPtの濃度は、金属シリサイド層13bの厚みの中央よりも、金属シリサイド層13bの底面および上面が高濃度となっている。つまり、上記図27を参照すると、金属シリサイド層13bのPtの濃度分布厚み方向の濃度分布は、金属シリサイド層13bの底面におけるPtの濃度例えば図27の位置P2におけるPtの濃度が、金属シリサイド層13bの厚みの中央におけるPtの濃度例えば図27の位置P1におけるPtの濃度よりも高くなっている。また、金属シリサイド層13bのPtの濃度分布厚み方向の濃度分布は、金属シリサイド層13bの上面におけるPtの濃度例えば図27の位置P3におけるPtの濃度が、金属シリサイド層13bの厚みの中央におけるPtの濃度例えば図27の位置P1におけるPtの濃度よりも高くなっている。このような濃度分布は、EDXEnergyDispersiveXrayspectroscopy分析によって確認された。金属シリサイド層13bにおけるPtのこのような濃度分布は、上記第1の条件および第2の条件を満たすようにステップS3の第1の熱処理を行って、Ptの濃度を高濃度化し、結晶粒の過剰な成長を抑制することで、得ることができる。その理由は、以下のように考えられる。金属シリサイド層13bに添加されているPtは、結晶粒内よりも結晶粒界結晶粒表面に偏析しやすく、結晶粒内よりも粒界結晶粒表面で高濃度となりやすいが、結晶粒が過剰に成長すると、粒界でのPtの偏析は解消されてしまう。金属シリサイド層13bの厚みは、金属シリサイド層13bにおける粒径結晶粒径よりも小さく、金属シリサイド層13bにおいて、厚み方向にはほぼ1個の結晶粒が占有した状態となっている。このため、上記第1の条件および第2の条件を満たすようにステップS3の第1の熱処理を行って、Ptの濃度を高濃度化し、結晶粒の過剰な成長を抑制することで、結晶粒の中央付近にほぼ相当する位置P1におけるPtの濃度よりも、結晶粒の表面にほぼ相当する位置P2,P3におけるPtの濃度を高くすることができる。<ニッケル白金シリサイドの適用について>本実施の形態では、金属シリサイド層13bを、単純なニッケルシリサイド層ではなく、Pt白金を含んだ添加したニッケルシリサイド層、すなわちニッケル白金シリサイド層として形成しているが、Pt白金を含ませた理由について説明する。サリサイドプロセスで形成する金属シリサイド層がニッケルシリサイドの場合、Ni2Si相およびNiSi2相よりもNiSi相の方が低抵抗であるため、ゲートを構成する導電膜およびソースドレインを構成する半導体領域の表面には、NiSi相からなる金属シリサイド層NiSi層を形成する必要がある。ニッケルシリサイドを形成する場合には、Niニッケルが拡散種であり、シリコン領域側にNiが移動することによってニッケルシリサイドが形成される。このため、熱処理の際にNiニッケルが過剰に拡散するなどして不要なNiSi2部分が形成され、MISFET毎に金属シリサイド層の電気抵抗がばらつく可能性がある。また、熱処理の際にNiSi層からチャネル部へのNiSi2の異常成長が生じる可能性がある。NiSi層からチャネル部にNiSi2が異常成長していると、MISFETのソースドレイン間のリーク電流の増大を招いたり、ソースドレイン領域の拡散抵抗の増大を招いたりする。従って、電界効果トランジスタの性能向上のためには、NiSi層中に不要なNiSi2部分が形成されるのを防止し、また、NiSi層からチャネル部へのNiSi2の異常成長を防止することが望まれる。この対策としては、Ni2Si相のニッケルシリサイド層をNiSi相のニッケルシリサイド層に変えるための熱処理本実施の形態のステップS5の第2の熱処理に相当する熱処理を低温化することと、ニッケルシリサイド層にPtを添加することとの2つが考えられる。本発明者は、この2つのうち、Ptを添加したニッケルシリサイド層すなわちニッケル白金シリサイド層を適用することについて検討した。ニッケルシリサイド層中にPtが添加されていると、形成された金属シリサイド層ニッケル白金シリサイド層の凝集が少ないこと、形成された金属シリサイド層において、高抵抗なNiSi2相の異常成長を抑制できることなどの利点を得られるので、半導体装置の性能や信頼性を向上させることができる。ニッケルシリサイド層中にPtを添加した場合に、NiSi2相の異常成長の抑制防止効果は、ニッケル白金シリサイド層中のPt白金の濃度が高くなるほど高まる。このため、金属シリサイド層13b中のPtの濃度を高めて半導体装置の性能をより向上させることが望まれる。しかしながら、半導体基板半導体ウエハ上にNi1-xPtx合金膜を成膜する場合、NiとPtのスパッタ角が異なるため、Ni1-xPtx合金膜中のPtの濃度を増加させようとすると、半導体基板上にNi1-xPtx合金膜が不均一に成膜されてしまう可能性がある。このため、半導体基板半導体ウエハにNi1-xPtx合金膜を均一な組成で成膜しようとすると、Ni1-xPtx合金膜中のPtの濃度すなわちNi1-xPtxにおけるxを増加させるには、蜂の巣状のコリメータなどを用いてPtのスパッタ角を調整してもコリメータに多く成膜されてしまい、限界がある。それに対して、本実施の形態では、上記第1の条件および第2の条件を満たすようにステップS3の第1の熱処理を行うことで、合金膜11に占めるPtの割合すなわち合金膜11をNi1-xPtx合金膜と表したときのxよりも、金属シリサイド層13aを構成する金属元素に占めるPtの割合すなわち金属シリサイド層13aをNi1-yPty2Siと表したときのyを高めるすなわちy>xとすることができる。そして、合金膜11に占めるPtの割合すなわち合金膜11をNi1-xPtx合金膜と表したときのxよりも、金属シリサイド層13bを構成する金属元素に占めるPtの割合すなわち金属シリサイド層13bをNi1-yPtySiと表したときのyを高めるすなわちy>xとすることができる。これにより、金属シリサイド層13a,13bにおける凝集を抑制でき、金属シリサイド層13bにおいて、高抵抗なNi1-yPtySi2相の異常成長を抑制することができ、半導体装置の信頼性を向上させることができる。このように、本実施の形態では、金属シリサイド層13a,13bとして、Ptを含有するニッケルシリサイド層であるニッケル白金シリサイド層を適用し、かつ、上記第1の条件および第2の条件を満たすようにステップS3の第1の熱処理を行うことにより、金属シリサイド層13a,13bにおけるPt濃度を高めることができ、高抵抗なNi1-yPtySi2相の異常成長を抑制することができる。金属シリサイド層13a,13bにおけるNiおよびPtに占めるPtの割合すなわち、金属シリサイド層13a,13b中のNi原子とPt原子の総数に占めるPt原子の割合は、好ましくは3原子以上であり、3~15原子を、より好適な組成範囲として用いることができる。また、上述のように、金属シリサイド層13bおけるPt濃度は、金属シリサイド層13bの厚みの中央よりも、金属シリサイド層13bの底面および上面が高濃度となっているが、金属シリサイド層13bにおけるこのようなPtの濃度分布も、金属シリサイド層13bから半導体基板1側にNi1-yPtySi2が異常成長するのを抑制するのに寄与する。これは、金属シリサイド層13bの底面金属シリサイド層13bと半導体基板1との界面でのPtの濃度を高くすることにより、Ptが高濃度に分布または偏析した底面金属シリサイド層13bの底面が、Ni1-yPtySi2の異常成長のバリアとなるためである。金属シリサイド層13bから半導体基板1側にNi1-yPtySi2が異常成長するのを抑制するには、金属シリサイド層13bの底面におけるPtの濃度例えば図27の位置P2におけるPtの濃度を高くすることが特に有効である。このため、上述のような濃度分布位置P2,P3でのPtの濃度が位置P1でのPtの濃度よりも高いような濃度分布、特に重要なのは位置P2でのPtの濃度が位置P1でのPtの濃度よりも高いような濃度分布により、金属シリサイド層13bから半導体基板1側へのNi1-yPtySi2の異常成長を更に抑制することができ、半導体装置の信頼性を向上させることができる。また、上記反応率Raは、100未満であるが、80以下であればより好ましく、50以下であれば更に好ましい。これにより、Ni1-yPtySi2が異常成長するのをより的確に抑制できるようになる。<ニッケル白金シリサイド層の低頻度断線不良について>上述のように、金属シリサイド層13a,13bとしてニッケル白金シリサイド層を適用し、かつ、上記第1の条件および第2の条件を満たすようにステップS3の第1の熱処理を行うことにより、Ni1-yPtySi2の異常成長を抑制できるが、このことにより、ステップS5の第2の熱処理の熱処理温度を高くすることが可能になる。すなわち、Ni1-yPtySi2の異常成長を抑制できない場合Ptを添加していないニッケルシリサイド層を形成する場合や、ニッケルシリサイドにPtを添加した場合でも上記第1および第2の条件満たさない場合などには、ステップS5の第2の熱処理に相当する熱処理の温度を高温にするほど、NiSi2相の異常成長が促進されてしまう。このため、ステップS5の第2の熱処理に相当する熱処理の温度を低く設定することで、この熱処理での反応をある程度抑制することにより、NiSi2相の異常成長を抑制することが、半導体装置の信頼性確保のためには有益である。しかしながら、本実施の形態では、上述のように、金属シリサイド層13a,13bとしてニッケル白金シリサイド層を適用し、かつ、上記第1の条件および第2の条件を満たすようにステップS3の第1の熱処理を行うことにより、Ni1-yPtySi2の異常成長を抑制できるため、ステップS5の第2の熱処理の熱処理温度を高く設定してもNi1-yPtySi2相の異常成長は生じにくい。このため、本実施の形態では、Ni1-yPtySi2相の異常成長を防止する観点では、ステップS5の第2の熱処理の熱処理温度を低温化する必要はなく、ステップS5の第2の熱処理の熱処理温度の設定可能な温度範囲は広くなる。そこで、本発明者は、ステップS5の第2の熱処理の熱処理温度の影響について調べた。その結果、NiSi2の異常成長を抑制できない場合には、熱処理温度をある程度低くしないとNiSi2相の異常成長が促進されてしまうが、NiSi2の異常成長を抑制できるのであれば、熱処理温度をある程度高温にしないと、金属シリサイド層の断線不良が生じる可能性があることを見いだした。この断線について以下で説明する。まず、本発明者が行った実験について説明する。図28は、半導体ウエハの主面に形成した金属シリサイド層51の説明図である。図29および図30は、金属シリサイド層51の抵抗の測定原理の説明図である。なお、図28は、平面図であり、1つの金属シリサイド層51とその周囲の素子分離領域52の平面レイアウトが示されているが、図面を見やすくするために、金属シリサイド層51と素子分離領域52と半導体基板領域53にそれぞれハッチングを付してある。まず、金属シリサイド層13bに相当する金属シリサイド層51が形成された半導体ウエハを準備する。この際、1枚の半導体ウエハには、複数のチップ領域そこから1つの半導体チップが取得される領域であり、後述の図32のチップ領域CRがこれに対応するがあり、半導体ウエハの主面の各チップ領域に、幅Wsが40~80nmで長さが3μmの金属シリサイド層のパターン以下、この金属シリサイド層のパターンを、符号51を付して金属シリサイド層51と称するが、256×256個のアレイ状に形成した。つまり、1つのチップ領域には、256×256=65536個の金属シリサイド層51がアレイ状に形成され、このチップ領域が、半導体ウエハの主面に複数ここでは73個、アレイ状に配置されている。各金属シリサイド層51は、図28に示されるように、素子分離領域52で規定された活性領域ARに形成されている。平面視において、活性領域ARは、周囲を素子分離領域52で囲まれている。すなわち、図28には金属シリサイド層51が形成された1つの活性領域ARが示されているが、このような活性領域ARが256×256=65536個だけ1つのチップ領域内に形成され、そのようなチップ領域が、半導体ウエハの主面に複数ここでは73個アレイ状に配置されている。素子分離領域52の形成法は、上記素子分離領域4の形成法と基本的には同じであり、金属シリサイド層51の形成法は、上記金属シリサイド層13bの形成法すなわち上記ステップS1,S2,S3,S4,S5の工程と基本的には同じである。また、1枚の半導体ウエハに形成された金属シリサイド層51同士は、同じ条件で形成されている。但し、金属シリサイド層51を形成する際の第2の熱処理ステップS5の第2の熱処理の熱処理温度を、半導体ウエハ毎に変更させることで、後述の図34のグラフおよび図35のデータを得ている。また、活性領域ARおよび金属シリサイド層51の寸法を半導体ウエハ毎に変更させることで、後述の図38のグラフおよび図39のデータを得ている。なお、図28に示されるように、金属シリサイド層51は、活性領域ARを構成する半導体基板領域Si基板領域53上に形成されているが、活性領域AR全体に形成されているのではなく、活性領域ARの幅X1方向の寸法Waよりも小さな幅X1方向の寸法Wsで形成されている。このため、図28では、活性領域ARを構成する半導体基板領域53のうち、その上に金属シリサイド層51が形成されていない半導体基板領域53も示されている。素子分離領域52および金属シリサイド層51が形成された半導体ウエハの主面上には、上記絶縁膜15,16,18やプラグPGおよび配線M1などに相当するものも形成されている。図示はしないけれども、図28の金属シリサイド層51のY1方向の両端に、上記プラグPGに相当するプラグが接続され、それによって、金属シリサイド層51に対応する抵抗Rが測定できるようになっている。このようにして準備した半導体ウエハの金属シリサイド層51の抵抗測定を、以下のようにして行った。図29において、符号Rで示された抵抗Rは、金属シリサイド層51に対応しており、金属シリサイド層51の抵抗が抵抗Rである。図29の回路において、スイッチ用のトランジスタTR1をオンしてこのときスイッチ用のトランジスタTR2はオフ状態、電圧EでコンデンサCを充電する。コンデンサCが電圧Eで十分に充電された後、トランジスタTR1をオフするとともに、トランジスタTR2をオンして、コンデンサCを抵抗Rに接続する。これにより、コンデンサCに充電されていた電荷が放電されて、抵抗Rを電流Iとして流れる。このとき、抵抗Rを流れる電流Iの減衰時間は、抵抗Rの抵抗値に依存比例する。図30のグラフにおいて、横軸は、コンデンサCの放電時間であり、トランジスタTR2をオンしてこのときトランジスタTR1はオフ状態コンデンサCの電荷の放電を開始した時点からの経過時間に対応している。また、図30のグラフにおいて、縦軸は、抵抗Rを流れる電流Iの対数に対応している。図30には抵抗Rの抵抗値がR1の場合とR2の場合のグラフが示されており、抵抗値R1は抵抗値R2よりも低抵抗すなわちR1<R2である。図30からも分かるように、抵抗Rの抵抗値が大きくなるほどグラフの傾きは小さくなるため、コンデンサCの放電に伴い抵抗Rを流れる電流Iが所定のしきい値電流I0まで減少するのに要する時間以下この時間を減衰時間t0と称するは、抵抗Rの抵抗値が大きくなるほど、長くなる。つまり、減衰時間t0は、抵抗Rの抵抗値が大きくなるほど長くなる。従って、トランジスタTR1,TR2を制御してコンデンサCの放電に伴い抵抗Rに流れる電流Iが所定のしきい値電流I0まで減少するのに要する減衰時間t0を計測し、この計測を半導体ウエハに形成された多数の金属シリサイド層51に対してそれぞれ行うことにより、半導体ウエハに形成された多数の金属シリサイド層51の抵抗値の分布を得ることができる。この手法の利点は、上記電圧EやコンデンサCの容量値やしきい値電流I0の設定値などにもよるが、上記減衰時間t0を1μsマイクロ秒以下図31の場合は50~100ns程度にすることができ、1つの金属シリサイド層51に対して要する測定時間を極めて短時間とすることができるため、半導体ウエハに形成した多数の金属シリサイド層51に対する抵抗値の分布を得られることである。上述のように、73個のチップ領域のそれぞれに256×256=65536個の金属シリサイド層51をアレイ状に形成した場合には、合計で256×256×73=4784128個約500万個もの金属シリサイド層51が半導体ウエハの主面に形成されている。このような場合でも、図29および図30を参照して説明したような手法を用いることにより、半導体ウエハに形成されたこれら約500万個の金属シリサイド層51の抵抗値の分布を得ることができる。図31は、図29および図30を参照して説明したような手法を用いることにより得られた金属シリサイド層51の抵抗値の分布を示すグラフである。但し、半導体ウエハに形成された約500万個の金属シリサイド層51の抵抗値のすべての分布を示すものではなく、半導体ウエハの主面に複数ここでは73個、アレイ状に配置された各チップ領域に形成した256×256=65536個の金属シリサイド層51の最大の抵抗を示したプロットした分布である。なお、実際には、図31のグラフの横軸は、抵抗値自体ではなく、コンデンサCの放電に伴い抵抗Rに流れる電流Iが所定のしきい値電流I0まで減少するのに要する減衰時間t0に対応し、図31のグラフの縦軸は、頻度に対応している。この頻度は、プロットする減衰時間の個数の標準正規累積分布関数の逆関数として表される。図31には、金属シリサイド層51を形成する際に、第2の熱処理ステップS5の第2の熱処理の熱処理温度を、500°Cにした場合図31のグラフで×印で示されていると、600°Cにした場合図31のグラフで□印で示されているとの両者が、併記してある但し、いずれもスパイクアニールである。図31のグラフから分かるように、第2の熱処理ステップS5の第2の熱処理の熱処理温度が600°Cの場合には、1枚の半導体ウエハに形成した全数約500万個の金属シリサイド層51について、上記減衰時間t0は狭い幅の範囲内に分布しており、抵抗値が極端に大きい金属シリサイド層51は存在しないと考えられる。一方、図31のグラフから分かるように、第2の熱処理の熱処理温度が500°Cの場合には、1枚の半導体ウエハに形成した全数約500万個からすると数は少ないけれども、上記減衰時間t0が異常に大きくなり、抵抗値が極端に大きい金属シリサイド層51図31のグラフで抵抗値大として示された点線に囲まれた範囲内の金属シリサイド層51が存在していると考えられ、その数は15個であった。ここで、上記減衰時間t0が異常に大きくなり、抵抗値が極端に大きいと考えられる金属シリサイド層51を、符号51aを付して、高抵抗の金属シリサイド層51aと称することとする。図32は、第2の熱処理ステップS5の第2の熱処理の熱処理温度が500°Cの場合に高抵抗の金属シリサイド層51a図31のグラフで抵抗値大として示された点線に囲まれた範囲内の金属シリサイド層51に対応が、半導体ウエハの主面にどのように分布していたかを示す説明図平面図である。図32は、1枚の半導体ウエハの主面を73個のチップ領域CRに分け、それぞれのチップ領域には256×256=65536個の金属シリサイド層51がアレイ状に形成されているが、各チップ領域CRにおいて、65536個の金属シリサイド層51のうち、高抵抗の金属シリサイド層51aが見つかった数を、そのチップ領域CRに数字で示したものである。図32に示されている全てのチップ領域CRに示された数を合計すると15になり、1枚の半導体ウエハ金属シリサイド層51の全数は約500万で高抵抗の金属シリサイド層51aが15個見つかったことを意味している。このように、第2の熱処理ステップS5の第2の熱処理の熱処理温度が、500°Cのように低温の場合には、全体数ここでは約500万個からみると非常に少数ここでは15個ではあるが、高抵抗の金属シリサイド層51aが発生していることが分かる。上記減衰時間t0が異常に大きくなった高抵抗の金属シリサイド層51aについて解析を行ったところ、これら高抵抗の金属シリサイド層51aでは、金属シリサイド層51aが断線していることが分かった。図33は、高抵抗の金属シリサイド層51aを断面観察したTEM透過型電子顕微鏡写真を示す説明図である。図33には、半導体ウエハで見つかった15個の高抵抗の金属シリサイド層51aのうち、代表として2つの高抵抗の金属シリサイド層51aの断面写真断面TEM写真をaとbに示してある。図33のTEM写真において、金属シリサイド層51aの下に位置する半導体基板領域53は、半導体ウエハを構成するSi基板領域本実施の形態の半導体基板1または半導体基板1に形成した半導体領域に相当するものであり、金属シリサイド層51aの上に位置する絶縁膜54は、半導体ウエハの主面上に金属シリサイド層51を覆うように形成した窒化シリコン膜本実施の形態の絶縁膜15に相当するものに対応している。なお、図33に示される断面は、半導体ウエハの主面に垂直で、かつ図28のY1方向に平行な断面に対応している。図33からも分かるように、上記減衰時間t0が異常に大きくなった高抵抗の金属シリサイド層51aでは、金属シリサイド層51aにボイドVoidが発生して、このボイドで金属シリサイド層51aが断線した状態になっている。そして、このボイドには、絶縁膜SiN膜54は侵入しておらず、これは、このボイドが絶縁膜SiN膜54の成膜後に生成されたことを意味している。つまり、金属シリサイド層51形成時には、このボイドは生成されておらず、金属シリサイド層51を形成した後、更に絶縁膜SiN膜54を形成した後で、金属シリサイド層51にボイドが形成されて断線した状態になり、低抵抗の金属シリサイド層51が高抵抗の金属シリサイド層51aになったことを意味している。このように、第1の熱処理および第2の熱処理を経て金属シリサイド層を形成した後で、発生頻度は極めて小さいけれども、この金属シリサイド層が上記高抵抗の金属シリサイド層51aのように断線して高抵抗となってしまう現象以下、これを低発生頻度の断線不良または低頻度断線不良と称するが生じ、この現象の発生の有無は第2の熱処理の熱処理条件に依存することが、本発明者の検討により見出された。このような低発生頻度の断線不良は、第2の熱処理時にNiSi2の異常成長が生じる場合には、このNiSi2の異常成長による高抵抗化の問題に隠れてしまい、検出することができなかったが、NiSi2の異常成長を抑制できたこれはニッケル白金シリサイド層を適用しかつ上記第1の条件および第2の条件を満たすように第1の熱処理を行うことで可能ことにより、検出できるようになった不良である。半導体装置の信頼性を高めるためには、このような低発生頻度の断線不良であっても、できるだけ防止することが望まれる。<ニッケル白金シリサイド層の低頻度断線不良の防止について>そこで、本発明者は、このような低発生頻度の断線不良をも防止できるような条件について検討したところ、このような低発生頻度の断線不良は、第2の熱処理ステップS5の第2の熱処理の熱処理温度に大きく依存することを見出した。そして、第2の熱処理ステップS5の第2の熱処理の熱処理温度を560°C以上、より好ましくは580°C以上とすることにより、このような低発生頻度の断線不良をも防止できることを見出した。図34は、高抵抗の金属シリサイド層51aの発生数検出数を示すグラフである。図34のグラフの横軸は、第2の熱処理ステップS5の第2の熱処理の熱処理温度に対応している。また、図34のグラフの縦軸は、高抵抗の金属シリサイド層51aの発生数1枚の半導体ウエハ金属シリサイド層51の全数は約500万個において高抵抗の金属シリサイド層51aが発生した数に対応している。図35は、図34のグラフの元となったデータの表であり、高抵抗の金属シリサイド層51aの発生数1枚の半導体ウエハ金属シリサイド層51の全数は約500万個において高抵抗の金属シリサイド層51aが発生した数と、第2の熱処理ステップS5の第2の熱処理の熱処理温度との相関が表にしてある。高抵抗の金属シリサイド層51aの発生数をほぼゼロ1個未満にできるのは、第2の熱処理ステップS5の第2の熱処理の熱処理温度が560°C以上のときと推定され、この推定は、図34のグラフおよび図35のデータの外挿から得られる。この外挿は、Ni1-yPty2Siの残存量第2の熱処理後の残存量は第2の熱処理温度に依存し、かつNi1-yPty2Siの残存量第2の熱処理後の残存量に、高抵抗の金属シリサイド層51aの発生数が依存するとの考えから導かれる。つまり、高抵抗の金属シリサイド層51aの発生数をATとすると、図34のグラフおよび図35のデータは、次の指数関数の式1AT=A0-A0exp-E0/2kT式1で近似されると考えられる。これは、Ni1-yPty2Si→Ni1-yPtySiの反応は反応律速で、反応のためのNiおよびPtの拡散はexp-E0/2kTに比例すると考えられるためである。ここで、式1中のkはボルツマン定数、Tは第2の熱処理の絶対温度、E0はNi2Si→NiSiの反応の活性化エネルギー、A0は有限の発生数に対応している。図35の実験データ自身が、図34のグラフに示される黒丸に対応し、これに式1を当てはめたものが、図34のグラフの実線黒丸を通る実線に対応している。式1からすなわち図34のグラフの実線から、高抵抗の金属シリサイド層51aの発生数すなわちATを1個未満にできるのは、第2の熱処理ステップS5の第2の熱処理の熱処理温度を560°C以上とした場合と推定することができる。また、図35のデータ実験データでは、第2の熱処理ステップS5の第2の熱処理の熱処理温度を580°C以上とした場合には、1枚の半導体ウエハ金属シリサイド層51の全数は約500万個において、高抵抗の金属シリサイド層51aが発生しないことが、実データとして確認された。このように、上述の低発生頻度の断線不良高抵抗の金属シリサイド層51aの発生を防止するためには、第2の熱処理ステップS5の第2の熱処理の熱処理温度を560°C以上、より好ましくは580°C以上とすることが、極めて有効であると言うことができる。従って、本実施の形態では、まず、金属シリサイド層13a,13bとしてニッケル白金シリサイド層を適用し、かつ、上記第1の条件および第2の条件を満たすようにステップS3の第1の熱処理を行うことにより、Ni1-yPtySi2の異常成長を抑制できるので、該異常成長に起因した不具合を防止できるとともに、第2の熱処理の熱処理温度を高くしても、Ni1-yPtySi2の異常成長が生じにくくなる。このため、ステップS5の第2の熱処理の熱処理温度について、Ni1-yPtySi2の異常成長が生じないように設定できる温度範囲が広くなる。その上で、ステップS5の第2の熱処理の熱処理温度を560°C以上、より好ましくは580°C以上に設定することにより、金属シリサイド層13bに上述の低発生頻度の断線不良が生じるのを、的確に防止することができる。このため、形成された金属シリサイド層13bの信頼性を極めて向上させることができる。従って、半導体装置の信頼性を向上させることができる。図36は、第2の熱処理後のニッケル白金シリサイド層の組成と第2の熱処理の熱処理温度との相関を示すグラフである。図36のグラフの横軸は、第2の熱処理ステップS5の第2の熱処理の熱処理温度に対応している。図36のグラフの縦軸は、第2の熱処理ステップS5の第2の熱処理後の金属シリサイド層13b金属シリサイド層51の組成をNi-Pt2-xSiと表したときのxの値に対応している。ここで、Ni-Pt2-xSiにおいて、x=0のときは、NiとPtの合計の原子比が、Siの原子比の2倍になり、x=1のときは、NiとPtの合計の原子比が、Siの原子比と同じになる。このため、完全なNi1-yPty2Si相は、Ni-Pt2-xSiにおいてx=0の場合に相当し、完全なNi1-yPtySi相は、Ni-Pt2-xSiにおいてx=1の場合に相当する。図36からも分かるように、第2の熱処理ステップS5の第2の熱処理の熱処理温度を高くするほど、金属シリサイド層13b金属シリサイド層51の組成をNi-Pt2-xSiと表したときのxの値が1に近づき、第2の熱処理の熱処理温度が600°Cのときに、ほぼx=1になる。第2の熱処理は、Ni1-yPty2Si相の金属シリサイド層13aを、主としてNi1-yPtySi相で構成された金属シリサイド層13b金属シリサイド層51とするために行われるが、第2の熱処理の熱処理温度が低いと、第2の熱処理後の金属シリサイド層13b金属シリサイド層51中に、Ni1-yPty2Si相の残存部が残ってしまう。このNi1-yPty2Si相の残存部が存在する分、金属シリサイド層13b金属シリサイド層51の組成をNi-Pt2-xSiと表したときのxの値が1よりも大きくなっていると考えられる。第2の熱処理後の金属シリサイド層13b金属シリサイド層51中に、Ni1-yPty2Si相の残存部が残ることが、その後に金属シリサイド層13b金属シリサイド層51に上述の低頻度断線不良を引き起こす原因になると考えられる。本実施の形態では、ステップS5の第2の熱処理の熱処理温度を560°C以上、より好ましくは580°C以上とすることにより、金属シリサイド層13b中に、Ni1-yPty2Si相の残存部が残るのを抑制または防止することができるため、後で金属シリサイド層13bに上述の低頻度断線不良が生じるのを防止することができる。なお、図36のグラフからも分かるように、第2の熱処理ステップS5の第2の熱処理の熱処理温度を560°C以上とすることにより、第2の熱処理を行った後の金属シリサイド層13bにおける金属元素NiとPtの合計に対するSiの原子比を、ほぼ0.95以上とすることができる。また、第2の熱処理ステップS5の第2の熱処理の熱処理温度を580°C以上とすることにより、第2の熱処理を行った後の金属シリサイド層13bにおける金属元素NiとPtの合計に対するSiの原子比を、ほぼ0.98以上とすることができる。ここで、金属シリサイド層13bにおける金属元素NiとPtの合計に対するSiの原子比が0.95であることは、金属シリサイド層13bの組成をNi-Pt2-xSiと表したときに1/2-xの値が0.95であることに対応している。また、金属シリサイド層13bにおける金属元素NiとPtの合計に対するSiの原子比が0.98であることは、金属シリサイド層13bの組成をNi-Pt2-xSiと表したときに1/2-xの値が0.98であることに対応している。本実施の形態では、第2の熱処理の熱処理温度を560°C以上とすることにより、金属シリサイド層13bにおける金属元素NiとPtの合計に対するSiの原子比を0.95以上とすることができ、第2の熱処理の熱処理温度を580°C以上とすることにより前記原子比を0.98以上とすることができ、金属シリサイド層13b中に、Ni1-yPty2Si相の残存部が残るのを抑制または防止できるため、金属シリサイド層13bに低頻度断線不良が生じるのを防止できる。図37は、SRAMの欠陥密度を示すグラフである。図37には、8メガビットのSRAMを形成した場合の欠陥密度を、第2の熱処理の熱処理温度が500°Cの場合と600°Cの場合とで比較したものであるこの際、第2の熱処理はスパイクアニールとしている。SRAMを構成するMISFETのソースドレイン領域上には、金属シリサイド層13bに相当する金属シリサイド層ニッケル白金シリサイド層が形成されている。図37からも分かるように、第2の熱処理の熱処理温度が500°Cの場合に比べて、第2の熱処理の熱処理温度が600°Cの場合には、SRAMの欠陥密度を低減することができる。これは、第2の熱処理の熱処理温度が600°Cの場合には、SRAMを構成するMISFETのソースドレイン領域上に形成した金属シリサイド層金属シリサイド層13bに相当するものに上述の低頻度断線不良が生じるのを防止できることで、SRAMの欠陥密度を低減できたものと考えられる。このように、本実施の形態では、金属シリサイド層13bの信頼性を向上できるため、半導体装置の信頼性を向上することができる。また、上述のように、ステップS5の第2の熱処理の熱処理温度は、560°C以上、より好ましくは580°C以上とし、これにより、金属シリサイド層13bに上述の低頻度断線不良が発生するのを防止することができるが、これを満たした上で、ステップS5の第2の熱処理の熱処理温度を、800°C以下とすることが、より好ましい。ステップS5の第2の熱処理の熱処理温度が高くなりすぎると、Ni1-yPtySi相の凝集や断線という不具合が生じたり、あるいは、Ni1-yPtySi2相が生成されてしまう虞がある。しかしながら、ステップS5の第2の熱処理の熱処理温度を800°C以下とすることにより、これらの不具合を的確に防止することができ、拡散層領域を低抵抗にすることができ、かつ、低リーク電流にするという効果を得ることができる。DoiらによるMicroelectronicEngineering82485-491のFig3には、ポストアニール温度が800°Cを越えると、NiSiの抵抗が増大することが記載されている。従って、第2の熱処理ステップS5の第2の熱処理の熱処理温度は、580°C以上で800°C以下とすることが、最も好ましい。次に、活性領域ARの幅Waと金属シリサイド層51の幅Wsを変えたときの、高抵抗の金属シリサイド層51aの発生数を調べ、その結果を図38および図39に示してある。ここで、図38は、高抵抗の金属シリサイド層51aの発生数検出数を示すグラフであり、図38のグラフの横軸は、活性領域ARの幅Waと金属シリサイド層51の幅Wsの比すなわちWs/Waに対応し、図38のグラフの縦軸は、高抵抗の金属シリサイド層51aの発生数1枚の半導体ウエハ金属シリサイド層51の全数は約500万個において高抵抗の金属シリサイド層51aが発生した数に対応している。図39は、図38のグラフの元となったデータの表であり、高抵抗の金属シリサイド層51aの発生数1枚の半導体ウエハ金属シリサイド層51の全数は約500万個において高抵抗の金属シリサイド層51aが発生した数と、活性領域ARの幅Waと金属シリサイド層51の幅Wsの比との相関が表にしてある。また、図39の表には、活性領域ARの幅Waの値と金属シリサイド層51の幅Wsの値も載せてある。なお、幅Ws,Waは、金属シリサイド層51が延在する方向上記図28の方向Y1に直交する方向上記図28の方向X1での幅寸法である。上記図28に示されるように、金属シリサイド層51は、活性領域ARにおいてY1方向に延在するように形成されている。金属シリサイド層51のY1方向の両端は、素子分離領域52に到達している。一方、金属シリサイド層51のX1方向の幅寸法Wsは、活性領域ARのX1方向の幅寸法Waよりも小さくなっているすなわちWs<Wa。このとき、金属シリサイド層51は、活性領域ARのX1方向のほぼ中央部を、Y1方向に延在している。但し、図38および図39でWs/Wa=1の場合は、金属シリサイド層51の幅Wsと活性領域ARの幅Waが同じであり、この場合は、活性領域ARの表面全体に金属シリサイド層51が形成された状態となる。ここで、X1方向とY1方向とは、互いに直交する方向である。活性領域ARは、X1方向に平行な辺とY1方向に平行な辺とを有する長方形状矩形状の平面形状を有している。このような活性領域ARおよび金属シリサイド層51について、金属シリサイド層51の幅Wsと活性領域ARの幅Waを変えたときに、高抵抗の金属シリサイド層51aの発生数がどのようになるかについて調べたところ、図38および図39からも分かるように、Ws/Waを小さくしたときに、高抵抗の金属シリサイド層51aの発生数が増加することが分かった。具体的には、活性領域ARの幅Waを80nmと760nmの2種類とし、それぞれについて金属シリサイド層51の幅Wsを40nm、50nm、70nmに変えた6枚の半導体ウエハと、活性領域ARの幅Waと金属シリサイド層51の幅Wsの両方を80nmとした1枚の半導体ウエハの合計7枚の半導体ウエハを準備し、これら7枚の半導体ウエハについて、高抵抗の金属シリサイド層51aの発生数を調べた。その結果が、図39の表にまとめてある。また、図38のグラフは、図39のデータをグラフ化したものである。なお、活性領域ARのY1方向の寸法および金属シリサイド層51のY1方向の寸法いずれも図28に示される寸法Lsに対応するは、いずれも3μmで固定し、また、第2の熱処理の熱処理温度は、500°Cとした。また、図39の表の上から2番目のサンプル高抵抗の金属シリサイド層51aの発生数が15個のサンプルは、上記図35の表の1番上のサンプル高抵抗の金属シリサイド層51aの発生数が15個のサンプルに対応するものである。図38および図39を参照すると、Ws/Waが0.092以上のときは、高抵抗の金属シリサイド層51aが発生しないことが分かる。一方、それよりもWs/Waが小さくなると、高抵抗の金属シリサイド層51aが発生するようになり、Ws/Waが小さくなるに従って高抵抗の金属シリサイド層51aの発生数が大きくなる具体的にはWs/Wa=0.66で15個発生し、Ws/Wa=0.53で588個発生していることが分かる。つまり、Ws/Wa≦0.09のときに、高抵抗の金属シリサイド層51aの発生数が増加することが分かった。このように、活性領域ARの幅Waに対する金属シリサイド層51の幅Wsの比すなわちWs/Waを小さくすると具体的には0.09以下にすると、高抵抗の金属シリサイド層51aが発生しやすくなるすなわち上記低頻度断線不良が発生しやすくなる。しかしながら、Ws/Waが小さな場合具体的にはWs/W≦0.09の場合であっても、第2の熱処理ステップS5の第2の熱処理の熱処理温度を、560°C以上、より好ましくは580°C以上とすることにより、高抵抗の金属シリサイド層51aの発生すなわち上記低頻度断線不良の発生を防止することができる。また、高抵抗の金属シリサイド層51aすなわち金属シリサイド層51の低頻度断線不良は、p型の半導体領域半導体基板領域53にp型不純物を導入して形成したp型半導体領域上に金属シリサイド層51を形成した場合に生じやすく、図38および図39には、その結果が示されている。それに比べると、n型の半導体領域半導体基板領域53にn型不純物を導入して形成したn型半導体領域上に金属シリサイド層51を形成した場合には、高抵抗の金属シリサイド層51aすなわち金属シリサイド層51の低頻度断線不良は生じにくかった。このため、本実施の形態は、p型の半導体領域例えば上記p型半導体領域SD2上に上記金属シリサイド層13bに相当する金属シリサイド層を形成する場合に適用すれば、効果が大きい。pチャネル型MISFETは、p型の半導体領域で構成されたソースドレイン領域上記p型半導体領域SD2に対応を有し、その上に上記金属シリサイド層13bを形成する。このため、本実施の形態は、pチャネル型MISFETQpを有する半導体装置の製造工程に適用し、そのpチャネル型MISFETQpのソースまたはドレイン用の半導体領域上記p型半導体領域SD2に対応上に金属シリサイド層13bを形成する場合に適用すれば、効果が極めて大きい。図40~図42は、高抵抗の金属シリサイド層51aの発生原理の説明図である。図40および図41は、上記図28に対応する平面図であるが、図40は、Ws/Waが小さな場合に相当し、図41は、Ws/Waが大きな場合に相当している。なお、上記図28は、平面図であるがハッチングを付していたのに対して、図40および図41では、ハッチングを付していない。また、図40は、金属シリサイド層51に低頻度断線不良が生じた状態すなわち高抵抗の金属シリサイド層51aが発生した状態が示されている。図42は、上記図33に対応する模式的な断面図であるが、図40のA1-A1線の断面にほぼ対応している。図42に示される半導体基板領域53は、半導体ウエハを構成するSi基板領域本実施の形態の半導体基板1または半導体基板1に形成した半導体領域に相当するものであり、図42に示される絶縁膜54は、半導体ウエハの主面上に金属シリサイド層51を覆うように形成した窒化シリコン膜本実施の形態の絶縁膜15に相当するものに対応している。図40に示されるように、Ws/Waが小さな場合には、金属シリサイド層51に低頻度断線不良が生じやすい、すなわち、高抵抗の金属シリサイド層51aが発生しやすい。これは、素子分離領域52によって活性領域ARに引張応力が発生しているが、この引張応力は、金属シリサイド層51にも作用し、Y1方向に延在する金属シリサイド層51をY1方向に引っ張るためと考えられる。なお、図40および図41において、金属シリサイド層51に作用する引張応力を矢印で模式的に示してあるが、Y1方向に平行な方向の引張応力を、符号60aを付してY1方向の引張応力60aと称し、X1方向に平行な方向の引張応力を、符号60bを付してX1方向の引張応力60bと称することとする。図40に示されるように、Ws/Waが小さな場合には、金属シリサイド層51に作用するY1方向の引張応力60aは大きいが、それに比べると金属シリサイド層51に作用するX1方向の引張応力60bはかなり小さくなる。これは、Y1方向に延在する金属シリサイド層51は、Y1方向では素子分離領域52に近接隣接しているのに対して、X1方向で見ると、Ws/Waが小さいことにより、素子分離領域52と金属シリサイド層51とはかなり離間しているためである。金属シリサイド層51に作用する引張応力は、素子分離領域52が近接している方向で大きくなるため、Ws/Waが小さな場合図40の場合は、Y1方向が支配的となる。このため、金属シリサイド層51は、X1方向にはほとんど引っ張られないのに対して、Y1方向に限定されて引っ張られることで、Y1方向に延在する金属シリサイド層51の途中中間領域で断線が生じやすくなるものと考えられる。一方、図41に示されるように、Ws/Waがある程度大きな場合には、金属シリサイド層51に作用するY1方向の引張応力60aに比べて、金属シリサイド層51に作用するX1方向の引張応力60bはそれほど小さくならない。これは、Y1方向に延在する金属シリサイド層51は、Y1方向では素子分離領域52に近接隣接し、一方、X1方向で見ると、Ws/Waがある程度大きいことにより、素子分離領域52と金属シリサイド層51との間の離間した距離が、それほど大きくなっていないためである。このため、金属シリサイド層51は、Y1方向だけでなく、X1方向にもある程度引っ張られるため、引っ張りの方向が一方向に限定されずに、引張応力が複数方向に分散することで、たとえ金属シリサイド層51に引張応力が作用しても、Y1方向に延在する金属シリサイド層51には断線が生じにくいものと考えられる。このため、Ws/Waを小さくした場合具体的にはWs/Wa≦0.09とした場合に、金属シリサイド層51に断線低頻度断線不良が生じて高抵抗の金属シリサイド層51aが発生しやすいものと考えられる。しかしながら、本実施の形態では、Ws/Waが小さい場合具体的にはWs/Wa≦0.09の場合であっても、ステップS5の第2の熱処理の温度を560°C以上、好ましくは580°C以上とすることにより、低頻度断線不良の発生を防止することができる。このため、本実施の形態は、幅Wa金属シリサイド層の延在方向に直交する方向の幅に対応を有する活性領域に、その幅Waの0.09倍以下の幅Ws金属シリサイド層の延在方向に直交する方向の幅に対応を有する金属シリサイド層金属シリサイド層13b,51に相当する金属シリサイド層を形成する場合に適用すれば、効果が大きい。すなわち、金属シリサイド層金属シリサイド層13b,51に相当する金属シリサイド層を、活性領域において第1方向Y1方向に延在するように形成し、第1方向Y1方向に直交する第2方向X1方向における前記金属シリサイド層の幅幅Wsと、第2方向X1方向における前記活性領域の幅Waとの比が、Ws/Wa≦0.09の関係にあるような場合に適用すれば、効果が大きい。金属シリサイド層51の断線の発生モデルを、図42を参照して説明する。図42に示されるように、半導体基板領域53上に金属シリサイド層51が形成される。素子分離領域52によって活性領域ARを構成する半導体基板領域53に引張応力が発生しているが、金属シリサイド層51にも、引張応力が作用する。上述のように、金属シリサイド層51はY1方向で素子分離領域52に近接隣接しているため、金属シリサイド層51に作用する応力は、Y1方向の引張応力60aが支配的である。一方、第2の熱処理ステップS5の第2の熱処理は、Ni1-yPty2Si相の金属シリサイド層を、主としてNi1-yPtySi相で構成された金属シリサイド層51とするために行われるが、第2の熱処理の熱処理温度が低いと、第2の熱処理後の金属シリサイド層51中に、Ni1-yPty2Si相の残存部が残ってしまう。第2の熱処理後の金属シリサイド層51中に、Ni1-yPty2Si相の残存部が残ると、その後に金属シリサイド層51が断線する現象すなわち低頻度断線不良の発生を引き起こす原因になる。これは、第2の熱処理後の金属シリサイド層51中に、Ni1-yPty2Si相の残存部が残ると、その後に熱負荷がかかったときすなわち高温となる工程が行われたときに、引張応力によって金属シリサイド層51中のNi原子が容易にマイグレーションしてしまうためと考えられる。第2の熱処理後の熱負荷としては、例えば、上記絶縁膜15,16,18やそれよりも上層の絶縁膜の成膜工程、上記プラグPG用の上記バリア導体膜17aや主導体膜17bの成膜工程、上記配線M1やそれよりも上層の配線用の導体膜の成膜工程、あるいは、上記配線M1やそれよりも上層の配線用の銅めっき膜を形成した後に行うアニール工程など、種々の工程がある。これらは、400~450°C程度と、第2の熱処理よりも低温の熱負荷ではあるが、このような温度であっても、NiはSiと反応してNiSiを形成して安定相となりたがる。このため、第2の熱処理後の金属シリサイド層51中に、Ni1-yPty2Si相の残存部があると、第2の熱処理後の熱負荷で、このNi1-yPty2Si相の残存部がNi1-yPtySi相になるとともに、この反応で余ったNi原子図42で符号55を付して模式的に示してあるが引張応力60aで素子分離領域52側にマイグレーション移動する。これに伴い生成された空孔図42で符号56を付して模式的に示してあるが、Ni原子のマイグレーションとは反対方向素子分離領域52から離れる側に移動し、Y1方向に延在する金属シリサイド層51の途中中間領域に集まってボイド57を生成し、このボイド57が起点となって、金属シリサイド層51に断線低頻度断線不良が生じるものと考えられる。このため、金属シリサイド層13b,51の低頻度断線不良を防ぐためには、第2の熱処理後の金属シリサイド層13b,51中に、Ni1-yPty2Si相の残存部ができるだけ形成されていないようにすることが有効である。本実施の形態のように、第2の熱処理の温度を高く560°C以上、好ましくは580°C以上して金属シリサイド層13b,51中にNi1-yPty2Si相の残存部が残らないようにすることで、金属シリサイド層13b,51の低頻度断線不良を防止することができる。これにより、金属シリサイド層13b,51の信頼性を向上することができ、ひいては、金属シリサイド層を有する半導体装置の信頼性を向上することができる。また、高抵抗の金属シリサイド層51aの発生金属シリサイド層51の低頻断線不良は、素子分離領域52による引張応力が金属シリサイド層51に作用することで、起こりやすくなっている。このため、本実施の形態は、素子分離領域4,52が、素子分離領域4,52で規定された活性領域AR1,AR2,ARに引張応力を発生させる場合に適用すれば、効果が大きい。すなわち、素子分離領域4,52により引張応力が発生している活性領域AR1,AR2,ARに半導体領域例えば上記n型半導体領域SD1やp型半導体領域SD2を設け、その表面に金属シリサイド層13b,51を形成する場合に適用すれば、効果が大きい。また、上述のように、素子分離領域用の絶縁膜溝埋め込み用の絶縁膜、上記絶縁膜6に対応にO3-TEOS酸化膜を用いた場合には、素子分離領域4,51は、素子分離領域4,52で規定された活性領域AR1,AR2,ARに引張応力を発生させる。このため、本実施の形態は、素子分離領域用の絶縁膜溝埋め込み用の絶縁膜、上記絶縁膜6に対応にO3-TEOS酸化膜を用いた場合に適用すれば、効果が大きい。<熱処理装置について>次に、ステップS3の第1の熱処理およびステップS5の第2の熱処理で使用する熱処理装置の好適な例について説明する。図43は、ステップS3の第1の熱処理およびステップS5の第2の熱処理で好適に用いられ得る熱処理装置ヒータ加熱装置、炉体加熱装置61の説明図であり、aには熱処理装置61の全体構成を示す平面図が示されており、bには、熱処理装置61が備えるチャンバ内の要部断面図が示されている。図44は、熱処理装置ヒータ加熱装置61に備わるサセプタの説明図であり、aには要部平面図が示され、bには要部断面図が示されている。なお、図44のaにおけるA2-A3線の断面が図44のbにほぼ対応している。半導体ウエハSWは、上記半導体基板1に対応するものである。ステップS3の第1の熱処理を行う際と、ステップS5の第2の熱処理を行う際に、半導体ウエハSWは、図43に示される熱処理装置61の処理用のチャンバ64内のサセプタ66上に配置設置される。チャンバ64内は不活性ガスにより絶えず満たされている。半導体ウエハSWの上下表面と裏面に抵抗ヒータ67が設置されており、半導体ウエハSWを所定の距離を空けて挟む抵抗ヒータ67からの熱伝導によって半導体ウエハSWは加熱される。抵抗ヒータ67は、半導体ウエハSWを挟む前に予め所定の温度半導体ウエハSWを熱処理する予定の温度に加熱されており、加熱された熱浴として機能することができる。半導体ウエハSWの加熱時における半導体ウエハSWの表面および裏面と抵抗ヒータ67との間の距離間隔は、例えば1mm以下である。抵抗ヒータ67の温度は熱電対を用いて測定されており、抵抗ヒータ67が所定の温度になるように制御されている。また、抵抗ヒータ67にガス導入用の穴が形成されており、熱処理時の雰囲気ガスはこの穴を通過してウエハSWの上下表面と裏面に供給される。熱処理時の雰囲気ガスの流れおよびチャンバ64内の圧力はそれぞれ調整されて、半導体ウエハSWの表面および裏面にかかる圧力を等しくすることで半導体ウエハSWを浮揚させ、さらに半導体ウエハSWへ伝わる熱量を一定とすることで半導体ウエハSW面内の温度バラツキを抑制している。図44のaおよびbに、熱処理装置61に備わるサセプタ66の要部平面図および要部断面図がそれぞれ示されているが、図44中の符号66aはキャリアプレート、符号66bはガードリング、符号66cはサポートピンを示している。サセプタ66は、サセプタ66に設けられた4本のサポートピン66cを用いて半導体ウエハSWと4点のみで接触しており、サセプタ66とウエハSWとの接触点が少ないことから、サセプタ66による半導体ウエハ面内の温度低下を抑制することができる。熱処理装置ヒータ加熱装置61を用いた第1の熱処理および第2の熱処理の手順を、図43を参照して具体的に説明する。まず、フープ62をヒータ加熱装置61にドッキングした後、ウエハ受け渡し用チャンバ63を経由して半導体ウエハSWをフープ62から処理用のチャンバ64内のロードロック65上へ搬送する。処理用のチャンバ64への外気主に酸素の混入を避けるために、ロードロック65内において不活性ガス例えば窒素ガスを大気圧状態で流すことにより外気の排斥を行っている。続いて、半導体ウエハSWをロードロック65から搬送して、サセプタ66上へ載せる。続いて、半導体ウエハSWを抵抗ヒータ加熱ブロック、熱浴67により挟み、加熱する。具体的には、半導体ウエハSWをサセプタ66上へ載せた後、熱処理温度に保持された一対の抵抗ヒータ67を半導体ウエハSWの表面側および裏面側からそれぞれ半導体ウエハSWに近づけて、半導体ウエハSWの上下表と裏を抵抗ヒータ67で挟み、その状態を保持することにより、抵抗ヒータ67からの熱伝導による加熱が半導体ウエハSWに施される。所定の時間熱処理時間が経過した後、半導体ウエハSWから抵抗ヒータ67を離れさせることにより、半導体ウエハSWの加熱が停止される。その後、図示はしないけれども、半導体ウエハSWを冷却用のチャンバクールチャンバに移動させ、室温程度の冷却用ブロック熱浴で半導体ウエハSWの上下表と裏を挟むことで、半導体ウエハSWの冷却を加速させることもできる。この際、半導体ウエハSWの表面および裏面と冷却用ブロックとの間は、接触せずにわずかな間隔で離間している空けられている。その後、冷却された半導体ウエハSWは、ロードロック65へ戻され、それからウエハ受け渡し用チャンバ63を経由してフープ62へ戻される。熱処理装置61を用いて半導体ウエハSWに第1の熱処理および第2の熱処理をそれぞれ施す際には、半導体ウエハSWの表面と抵抗ヒータ67との間と、半導体ウエハSWの裏面と抵抗ヒータ67との間とは、接触せずに、わずかな間隔例えば1mm以下で離間している空けられている。このため、半導体ウエハSWと抵抗ヒータ67との間の気体を媒体にした熱伝導により半導体ウエハSWの加熱を行っており、抵抗ヒータ67を介して絶えずプロセスガスが供給され、半導体ウエハSWの温度を30~250°C/秒程度の昇温速度で抵抗ヒータ67と同じ温度まで上げることが可能であり、半導体ウエハSWへの過剰な熱量の印加を抑制することができる。また、第1の熱処理および第2の熱処理は、窒素ガス雰囲気中で行うことができるが、熱処理雰囲気の熱伝導率を向上させるために、熱伝導率が窒素よりも大きい不活性ガス、例えばヘリウムHeガスまたはネオンNeガス、もしくは窒素ガスに窒素ガスよりも熱伝導率が大きい不活性ガスHeまたはNeを添加した雰囲気ガスで満たされた常圧下で熱処理を施せば、より好ましい。上述のように、本実施の形態では、ステップS5の第2の熱処理の熱処理温度半導体基板1の熱処理温度を、560°C以上、より好ましくは580°C以上に設定している。上記熱処理装置61のように、加熱された熱浴上記抵抗ヒータ67に対応で半導体ウエハSWを挟む但し半導体ウエハSWの表面および裏面と熱浴との間は接触せずにわずかに離間していることにより、半導体ウエハSWを熱処理する場合には、半導体ウエハSW半導体基板1の熱処理温度は、実質的には、半導体ウエハSWを挟む熱浴上記抵抗ヒータ67に対応の温度に対応している。この熱浴上記抵抗ヒータ67に対応の温度は、熱浴に設けた熱電対などにより、測定検知することができる。このため、上記熱処理装置61を用いてステップS5の第2の熱処理を行う場合には、560°C以上より好ましくは580°C以上に加熱された上記抵抗ヒータ67で半導体ウエハSW半導体基板1を挟むことになる。図45は、スパイクアニールSpikeAnneal処理とソークアニールSoakAnneal処理の温度特性の一例を示すグラフである。図45のグラフの横軸は、時間経過時間に対応し、図45のグラフの縦軸は、半導体ウエハSWの温度に対応している。ソークアニール処理は、半導体ウエハを熱処理温度まで昇温させた後、半導体ウエハを熱処理温度で一定時間保持した後に降温させる熱処理方法である。スパイクアニール処理は、半導体ウエハを短時間で熱処理温度まで昇温させた後、半導体ウエハを熱処理温度で保持する時間が短く、すぐに降温させる熱処理であり、ソークアニール処理よりもウエハにかかる熱量を削減することが可能である。図45のグラフに示されるスパイクアニール例1は、熱処理雰囲気をヘリウムガス雰囲気とし、かつ、600°Cに加熱された抵抗ヒータ67で半導体ウエハSWを挟んだ状態の保持時間をほとんど設けなかった場合に対応している。図45のグラフに示されるスパイクアニール例2は、熱処理雰囲気を窒素ガス雰囲気とし、かつ、600°Cに加熱された抵抗ヒータ67で半導体ウエハSWを挟んだ状態の保持時間が約8秒の場合に対応している。図45のグラフに示されるソークアニール例1は、熱処理雰囲気を窒素ガス雰囲気とし、かつ、600°Cに加熱された抵抗ヒータ67で半導体ウエハSWを挟んだ状態の保持時間が約37秒の場合に対応している。図45のグラフに示されるスパイクアニール例1がスパイクアニール例2およびソークアニール例1よりも600°Cに達するまでの昇温速度が大きいのは、窒素ガスよりもヘリウムガスの方が熱伝導率が高いためと考えられる。図45に示されるスパイクアニール例1、スパイクアニール例2およびソークアニール例1は、いずれも熱処理温度は600°Cであるが、ソークアニールよりもスパイクアニールの方が、抵抗ヒータ67で半導体ウエハSWを挟む時間が短いため、熱処理温度ここでは600°Cでの保持時間が短くなる。上記熱処理装置61のように、加熱された熱浴上記抵抗ヒータ67に対応で半導体ウエハSWを挟む但し半導体ウエハSWの表面および裏面と熱浴との間は接触せずにわずかに離間していることにより、半導体ウエハSWを熱処理する場合には、実効的な熱処理時間は、加熱された熱浴上記抵抗ヒータ67に対応で半導体ウエハSWが挟まれた状態が保持されている時間である。この時間加熱された熱浴で半導体ウエハSWが挟まれた状態が保持されている時間が概ね15秒以下の場合を、スパイクアニールとみなすことができる。このため、上記熱処理装置61を用いてステップS5の第2の熱処理をスパイクアニール処理として行なう場合には、560°C以上より好ましくは580°C以上に加熱された抵抗ヒータ67で半導体ウエハSW半導体基板1を挟んで半導体ウエハSWを熱処理し、この状態の保持時間を15秒以下とすることになる。本実施の形態のステップS5の第2の熱処理は、スパイクアニール処理とすることが好ましい。これは、ソークアニールよりもスパイクアニールとした方が、金属シリサイド相Ni1-yPtySiを変態させるために必要な温度の保持時間が短く、相変態させた後に不要な最高到達温度での保持時間、すなわち、余計な熱負荷を最小限にすることができる。これにより、Ni1-yPtySi相の凝集や断線という不具合が生じたり、あるいは、Ni1-yPtySi2相が生成されてしまうことを防止することができ、拡散層領域を低抵抗にすることができ、かつ、低リーク電流にするという効果を得られるためである。また、ステップS3の第1の熱処理およびステップS5の第2の熱処理は、加熱された熱浴上記抵抗ヒータ67に対応で半導体ウエハSWを挟む但し半導体ウエハSWの表面および裏面と熱浴との間は接触せずにわずかに離間していることにより、半導体ウエハSW半導体基板1を加熱熱処理することにより行うことが好ましい。これは、このような手法を用いることで、半導体ウエハSW半導体基板1の急速加熱が可能で、半導体ウエハSW半導体基板1全体を均一に加熱することができるためである。また、加熱処理時間も短くすることができる。また、他の形態として、レーザ加熱装置や、あるいはマイクロ波加熱装置を使用することもでき、これは、これらの加熱装置は、スパイクアニールのような急速な昇降温が可能なためである。以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。"