複数のコア回路から成るシステムLSIと再構成可能回路との少なくとも2つのチップが接続されてなるシステムデバッグ装置であって、前記システムLSIは、前記複数のコア回路のうちユーザにより選択された一部のコア回路に対して入力される入力信号を特定するための入力信号情報を受け付ける第1受付手段と、前記第1受付手段で受け付けた入力信号情報に基づき、前記一部のコア回路に対して入力される入力信号を、前記再構成可能回路に送信する第1送信手段とを備え、前記再構成可能回路は、前記複数のコア回路の前記一部のコア回路を構成するための回路構成情報を受け付ける第2受付手段と、前記第2受付手段で受け付けた回路構成情報に基づき、前記一部のコア回路に相当する疑似回路を構成する再構成手段と、前記第1送信手段により送信された前記入力信号を受信する第1受信手段と、前記第1受信手段において受信した前記入力信号を入力として、前記疑似回路の動作により得られる実行信号を外部に出力する出力手段と、を備えることを特徴とするシステムデバッグ装置。前記再構成可能回路は、更に、前記疑似回路からの出力信号を前記システムLSIに送信する第2送信手段を備え、前記システムLSIは、更に、前記第2送信手段により送信された前記出力信号を受信する第2受信手段を備え、前記第2受信手段により受信した前記出力信号を、前記一部のコア回路の出力先のコア回路に入力して、前記出力先のコア回路を動作させることを特徴とする請求項1記載のシステムデバッグ装置。前記第1送信手段は、前記入力信号を無線で送信し、前記第1受信手段は、前記入力信号を無線で受信することを特徴とする請求項1記載のシステムデバッグ装置。前記第2送信手段は、前記入力信号を無線で送信し、前記第2受信手段は、前記入力信号を無線で受信することを特徴とする請求項2記載のシステムデバッグ装置。前記システムLSIは、前記第1送信手段として、複数の第1無線通信回路を備え、前記再構成可能回路は、前記第1受信手段として、複数の第2無線通信回路を備え、前記システムLSIの第1無線通信回路は、前記再構成可能回路の第2通信回路のいずれかに対応し、前記システムLSIの無線通信回路は、前記システムLSIの複数のコア回路のうち、少なくとも1つのコア回路に対応し、前記第1無線通信回路は、複数のコア回路に対応している場合に、前記第1受付手段で受けて付けた入力信号情報から特定されるコア回路に対して入力される入力信号を特定するセレクタを備え、前記第1送信手段は、前記セレクタにより選択された入力信号を無線送信することを特徴とする請求項3記載のシステムデバッグ装置。前記第1送信手段は、前記一部のコア回路に対して入力される入力信号が複数ある場合に、予め定められたオーダで前記複数の入力信号を送信することを特徴とする請求項5記載のシステムデバッグ装置。前記第1送信手段は、前記一部のコア回路に対して入力される入力信号が複数ある場合に、各入力信号に各入力信号を示す識別情報を付与して送信することを特徴とする請求項5記載のシステムデバッグ装置。前記第1送信手段と前記第1受信手段とは、シリコン貫通ビアにより接続され、前記第2送信手段と前記第2受信手段とは、シリコン貫通ビアにより接続され、前記入力信号及び前記出力信号は、前記シリコン貫通ビアを介して送受信されることを特徴とする請求項2記載のシステムデバッグ装置。前記第1送信手段と前記第1受信手段とは、バンプにより接続され、前記第2送信手段と前記第2受信手段とは、バンプにより接続され、前記入力信号及び前記出力信号は、前記バンプを介して送受信されることを特徴とする請求項2記載のシステムデバッグ装置。前記再構成手段は、各コアの動作試験を行う際には、ロジックBISTBuiltInSelfTestを構成し、前記システムデバッグ装置は、前記再構成可能回路上に構成されたロジックBISTを用いて、前記複数のコア回路各々の試験を行うことを特徴とする請求項1記載のシステムデバッグ装置。複数のコア回路から成るシステムLSIと再構成可能回路との少なくとも2つのチップが積層されてなるシステムデバッグ装置のシステムデバッグ方法であって、前記システムLSIを流れる信号のいずれかを示す観測対象信号情報を受け付ける受付ステップと、前記複数のコア回路のうち前記観測対象信号情報が流れる一部のコア回路を特定する特定ステップと、前記一部のコア回路に相当する疑似回路を前記再構成可能回路上に構成する再構成ステップと、前記システムLSIから前記一部のコア回路に対して入力される入力信号を前記再構成可能回路に送信する送信ステップと、前記入力信号を入力として前記疑似回路が動作した結果得られる実行信号を出力する出力ステップとを含むことを特徴とするシステムデバッグ方法。しかしながら、上記特許文献1の手法では、システムLSIのような大規模LSI全体を扱うために容量の大きな、もしくは、複数個のFPGAが必要になるため、コストがかかるという問題がある。更に、エミュレータの規模、つまり、FPGAに構成する回路が大規模になるため、所望の動作速度が出せない恐れがある。この時間についての課題は、数時間に1回程度しか発生しないようなバグの検証においては、相当な時間を要することになるという問題があり、ひいては、システムLSIの開発の遅れを生じることになる。そこで、本発明は、上記課題に鑑みてなされたものであり、動作速度の低下を抑制しつつ、回路内部の信号を従来よりも多く観測できるシステムデバッグ装置を提供することを目的とする。上記課題を解決するため、本発明は、複数のコア回路から成るシステムLSIと再構成可能回路との少なくとも2つのチップが接続されてなるシステムデバッグ装置であって、前記システムLSIは、前記複数のコア回路のうちユーザにより選択された一部のコア回路に対して入力される入力信号を特定するための入力信号情報を受け付ける第1受付手段と、前記第1受付手段で受け付けた入力信号情報に基づき、前記一部のコア回路に対して入力される入力信号を、前記再構成可能回路に送信する第1送信手段とを備え、前記再構成可能回路は、前記複数のコア回路の前記一部のコア回路を構成するための回路構成情報を受け付ける第2受付手段と、前記第2受付手段で受け付けた回路構成情報に基づき、前記一部のコア回路に相当する疑似回路を構成する再構成手段と、前記第1送信手段により送信された前記入力信号を受信する第1受信手段と、前記第1受信手段において受信した前記入力信号を入力として、前記疑似回路の動作により得られる実行信号を外部に出力する出力手段と、を備えることを特徴としている。上述のような構成によって、再構成可能回路には、システムLSIの一部のコア回路に相当する回路のみが再構成されるため、システムLSI全体を再構成可能回路上に構成した場合に比して、動作速度の低下を抑制できる。また、再構成可能回路上には、システムLSIの指定された一部のコア回路を再構成することになるので、指定するコア回路を変更すれば、別の信号を観測できるようになるので、システムLSIの多くの信号を観測できる。<実施の形態>以下、本発明の一実施形態であるシステムデバッグ装置について図面を用いて説明する。<概要>システムデバッグ装置は、図1に示すようにシステムLSI101とFPGA111との少なくとも2つのチップが積層されて成る。システムLSI101は複数のコア回路回路の機能ブロックを備える。PC120から観測したい信号以下、観測対象信号を指定された場合には、FPGA111上に観測対象信号が流れるまたは入力されるコア回路に相当する回路を再構成し、FPGA111上で再構成されたコア回路を動作して得られる実行信号をモニタして、システムLSI101において構成されたコア回路で論理破綻が発生しているか否かを発見するためのデバッグに利用する。例えば、図2に示すように、観測対象信号が第2コア回路を流れる信号であった場合には、FPGA111には再構成第2コア回路を構成する。再構成第2コア回路は、システムLSI101から、第2コア回路に対して入力される入力信号を受信して動作し、その過程または結果として得られる実行信号が出力端子116a~116dから出力されて観測され、バグの発生個所の検出に利用される。また、再構成第2コア回路の出力結果は、システムLSI101に送信されて、第2コア回路の出力結果が入力される、例えば、第4コア回路に入力して第4コア回路が動作するかの検出を行うことにも利用できる。<構成>図1は、システムデバッグ装置の構成を示すブロック図である。システムデバッグ装置100は、システムLSI101とFPGA111とが積層されてなる多層基板である。システムデバッグ装置100は、PC120からの指示を受け付けて、観測対象信号に関連するコア回路をFPGA111上に構成して、観測対象信号を出力する。出力された観測対象信号は、モニタ121などにおいて、その波形などを確認することができる。システムLSI101は、指示受付端子102と、制御回路103と、第1コア回路104aと、第2コア回路104bと、第3コア回路104cと、第4コア回路104dと、無線ブロック105aと、無線ブロック105bと、無線ブロック105cとを備える。指示受付端子102は、PC120から、FPGA側で再構成するコア回路の指定を受けて、指定されたコア回路を特定する情報、例えば、指定されたコア回路の名称を、制御回路103に伝達する機能を有する。PC120はLSI101の設計データRTLを全て保持しているため、観測信号がどのコア回路に属するかを判断可能である。また、PC120は、ユーザに観測したい信号を選ぶ、もしくは、信号名を入力した場合にコア回路を判定するプログラムを保持しており、当該プログラムにより特定されたコア回路を指示受付端子102に指定する。制御回路103は、PC120から伝達された観測対象コア回路情報で示される観測対象のコア回路が対応する無線ブロックに対して、観測対象コア回路情報を伝達する機能を有する。制御回路103は、各コア回路と無線ブロックとの対応関係を示したコア回路-無線ブロック対応テーブルを保持しており、これにより、特定したコア回路に対応する無線ブロックを特定する。なお、制御回路103が保持するコア回路-無線ブロック対応テーブルの詳細は後述する。無線ブロックへ送る信号はFPGA側で再構成する回路ブロックで使う信号である。また、必ずしもコア回路の入出信号でなくともよく、コア回路よりも更に細かなブロック単位をFPGA側でエミュレートしてもよい。第1コア回路104a~第4コア回路104dは、それぞれ、システムLSIにおいて必要とされる機能に応じて設計された回路である。無線ブロック105aは、再構成可能回路111の無線ブロック115aと通信を実行するものであり、第1コア回路に対して入力される信号を選択して無線ブロック115aに無線送信する機能と、FPGA111で第1コア回路104aに相当する回路が再構成された場合に、第1コア回路104aから出力されるべき信号を受信して出力先の第2コア回路104bまたは第3コア回路104cに出力する機能とを有する。無線ブロック105bは、再構成可能回路111の無線ブロック115bと通信を実行するものであり、第2コア回路104bまたは第3コア回路104cに対して入力される信号を選択して無線ブロック115bに無線送信する機能と、FPGA111で第2コア回路104bまたは第3コア回路104cに相当する回路が再構成された場合に、第2コア回路104bまたは第3コア回路104cから出力されるべき信号を受信して出力先の第1コア回路104aまたは第4コア回路104dに出力する機能とを有する。無線ブロック105cは、再構成可能回路111の無線ブロック115cと通信を実行するものであり、第4コア回路104dに対して入力される信号を選択して無線ブロック115cに無線送信する機能と、FPGA111で第4コア回路104dに相当する回路が再構成された場合に、第4コア回路104dから出力されるべき信号を受信して出力先の第2コア回路104bに出力する機能とを有する。無線ブロックの更なる詳細については後述する。共有メモリ106は、システムLSIが動作する上で必要とするプログラムやデータを記憶する機能を有する。ここでは、共有メモリ106は、第3コア回路104bに接続され、各コア回路は、第3コア回路104bを介して共有メモリ106にアクセスすることになる。なお、図1には、図面の見やすさを考慮して図示していないが、システムLSI101は、その他にも、外部装置と接続するための外部ピンや、必要とする入力及び出力すべき信号に応じて各コア回路から外部ピンまでの接続配線、設計者がデバッグに使用したいと考えた信号が流れる信号線から外部ピンまでの接続配線などを備える。一方、FPGA111は、回路構成情報受付端子112と、回路ブロック114と、無線ブロック115aと、無線ブロック115bと、無線ブロック115cと、出力端子116aと、出力端子116bと、出力端子116cと、出力端子116dとを備える。回路構成情報受付端子112は、PC120から、FPGA111上に構成するコア回路に相当する回路を再構成するための再構成情報FPGAマッピングデータともいうを受け付け、当該再構成情報にしたがって、FPGA111にシステムLSI101のいずれかのコア回路に相当する疑似回路を、FPGA111上の各配線スイッチ118のON、OFFを行って、構成する。各配線スイッチ118のON/OFFによって、各回路ブロック114や無線ブロック115a~115c、出力端子116a~116dの接続状態が定まる。なお、再構成手法については、従来のFPGAにおける再構成手法に従って構成するものとし、詳細については割愛する。また、図1では、配線スイッチ118は、黒丸で示しており、図面の見易さを考慮して、一つの黒丸のみに符号を付している。回路ブロック114は、特定の演算を実行する回路ブロックであり、複数の回路ブロック114を接続することによって目的のコア回路に相当する疑似回路を構成できる。なお、図1においては、図面の見やすさを考慮して、1つの回路ブロックにのみ、符号を付している。無線ブロック115aは、無線ブロック105aと無線通信を実行する機能を有し、第1コア回路104aに入力される信号を受信してFPGA111に構成された第1コア回路104aに相当する疑似回路に入力する機能と、第1コア回路104aから出力され、第2コア回路104bまたは第3コア回路104cに入力されるべき信号を送信する機能を有する。無線ブロック115bは、無線ブロック105bと無線通信を実行する機能を有し、第2コア回路104bまたは第3コア回路104cに入力される信号を受信してFPGA111に構成された第2コア回路104bまたは第3コア回路104cに相当する疑似回路に入力する機能と、第2コア回路104bから出力され、第1コア回路104aまたは第4コア回路104dに入力されるべき信号を送信する機能を有する。無線ブロック115cは、無線ブロック105cと無線通信を実行する機能を有し、第4コア回路104dに入力される信号を受信してFPGA111に構成された第4コア回路104dに相当する疑似回路に入力する機能と、第1コア回路104dから出力され、第2コア回路104bに入力されるべき信号を送信する機能を有する。出力端子116a~dは、FPGA111で、無線ブロック115から受信した入力信号を入力として、構成された再構成回路を動作した結果得られる実行信号を実時間で出力する機能を有する。ここで、実行信号は、実時間でなく離散的にサンプリングした信号でもよく、実行前の信号、実行途中の信号、実行結果の信号のいずれであってもよい。この場合には、FPGA111上に定期的に信号を取得するための追加回路を実装する必要がある。また、PC120から入力される再構成情報は、観測対象信号が出力端子116a~dのいずれかに接続されるように構成されている。出力された観測対象信号は、例えば、外部装置の受信端子で受信され、例えば、モニタ121などで観測され、システムLSIで発生したバグの原因究明の材料として供される。次にPC120について説明する。図3は、PC120の機能構成を示すブロック図である。図3に示すように、PC120は、入力受付部301と、制御部302と、通信部307とを備え、コア回路-信号対応テーブル303と、RTLデータベース305と、FPGA基本情報306とを記憶している。図示していないが、コア回路-信号対応テーブル303と、オーダテーブル304と、RTLデータベース305と、FPGA基本情報306とは、PC120に備えられているハードディスク装置などの記録媒体に記憶されている。また、この記録媒体には、再構成のためのFPGAマッピングデータを生成するプログラムやその他必要なデータも記憶されている。入力受付部301は、設計者から、システムLSI101上で観測したい対象となる観測対象信号の指定を受け付けて、当該観測対象信号を示す観測対象信号情報を制御部302に伝達する機能を有する。制御部302は、観測対象信号情報を受け付けて、システムLSI101に対する指示と、FPGA111に対して伝達する回路構成情報を生成して、通信部307に伝達する機能を有する。制御部302は、システムLSI101に対する指示を出力する場合に、受け付けた観測対象信号をそのままシステムLSIの指示受付端子102に伝送するように、通信部307に伝達する。制御部302は、FPGA111に対して回路構成情報を送信する場合には、観測対象信号情報を受け付けて、観測対象信号がシステムLSI101のどのコア回路を流れる、または、どのコア回路に対して入力される、あるいは、どのコア回路から出力される信号であるのかを特定する。当該特定には、コア回路-信号対応テーブル303を用いる。コア回路-信号対応テーブル303は、システムLSI101を構成する各コア回路第1コア回路104a~第4コア回路104dに、関連する信号の情報を対応付けた情報である。ここで、信号の情報は、各信号を特定するための識別情報である。当該対応関係から、受け付けた観測対象信号に対応するコア回路を特定する。コア回路-信号対応テーブル303の詳細については後述する。また、制御部302は、特定したコア回路について、当該コア回路に対して入力される信号の信号伝送ルールをオーダテーブル304から取得する。ここで信号伝送ルールとは、特定したコア回路に対して入力される入力信号をシステムLSI101からFPGA111に対して、どのような順序で送信するかを定めるものである。本実施の形態においては、オーダテーブル304は、各コア回路について、入力信号を、システムLSI101からFPGA111に対して送信する順序を定めた情報である。オーダテーブル304の詳細については後述する。制御部302は、特定したコア回路のRTLRegisterTransferLevelで記述されたコア回路情報をRTLデータベース305から取得する。以下、RTLで記述されたコア回路情報をRTL情報と呼称する。RTLデータベース305は、システムLSI101を構成するコア回路それぞれに対応するRTL情報を含むデータベースである。そして、制御部302は、取得した伝送ルールとRTL情報に従って、FPGA基本情報306を用いて、論理合成及び配線配置を行って、FPGAの構成データに変換し、FPGAマッピングデータを生成する。このとき、FPGA上で観測対象信号が流れる信号線は、観測対象信号が入出力される回路部品間を接続するように、かつ、FPGA111の出力端子116a~116dのいずれかに接続されるように配線配置が行われる。なお、FPGA基本情報306は、FPGAのデバイス名や、ピンアサイン、無線ブロックの配置位置や、当該無線ブロックの通信相手の無線ブロックの情報など、FPGA111用のFPGAマッピングデータを生成するために必要となる基本的な情報の集合である。制御部302は、生成したFPGAマッピングデータを通信部307に伝達し、FPGA111に送信するよう指示する。これによりFPGA111に回路構成情報が送信される。また、制御部302は、FPGA111上にロジックBISTBuiltInSelfTestを構成するためのロジックBIST構成情報を生成して、通信部307を介してFPGA111に送信させる機能も有する。ロジックBISTは、システムLSI101が正常動作しているかどうかを検出するための検出用論理回路である。通信部307は、制御部302からの指示に従い、観測対象信号情報をシステムLSI101に、回路構成情報をFPGA111に送信する機能を有する。以上がPC120の構成である。最後にシステムLSIに搭載される無線ブロックの構成の詳細について説明する。なお、システムLSIの無線ブロックはそれぞれ同様の構成をとるので、ここでは、無線ブロック105bについて説明し、無線ブロック105a、105cについてはその説明を割愛する。ただし、無線ブロック105bが第2コア回路と第3コア回路についての信号を無線送信するのに対し、無線ブロック105aは、第1コア回路104aの、無線ブロック105cは、第4コア回路104dの信号を無線送信するものとする。無線ブロック105bは、設定レジスタ401と、セレクタ402と、オーダ制御部403と、オーダテーブル404と、シリアライザ/デシリアライザ405と、無線通信部406とを備える。設定レジスタ401は、制御回路103により、観測対象信号の情報が設定される。セレクタ402は、設定レジスタ401に設定された観測対象信号の情報に基づき、当該観測対象信号が流れるコア回路を特定し、特定したコア回路に対して接続されている信号線から、当該信号線を流れる入力信号を取得し、オーダ制御部403に伝達する。セレクタ402は、特定したコア回路に対する入力信号が1つの場合は、1つの入力信号を、複数の場合は、それぞれがどの信号であるかを特定できる識別情報を付与して、オーダ制御部403に伝達する。なお、セレクタ402は、無線ブロックが複数のコア回路に対応している場合にコア回路の特定処理が必要となるものであり、1つのコア回路のみに対応している場合には、取得する信号は一意に定まるため、コア回路の特定処理をすることなく、入力信号を取得する。また、セレクタ402は、オーダ制御部403から信号を特定するための識別情報が付与された入力信号が伝達された場合に、当該入力信号を適宜必要なコア回路に伝達する機能も有する。オーダ制御部403は、伝達された1以上の入力信号を、オーダテーブル404を参照して、定められた順序で、シリアライザ/デシリアライザ405に伝達する機能を有する。詳細は図示していないが、オーダテーブル404は、無線ブロックが対応しているコア回路毎に、それぞれに入力される信号の送信順序を定めた情報である。なお、シリアライザ/デシリアライザ405に伝達する入力信号は固定長の情報である。各入力信号が固定長であることにより、FPGA111に搭載されている無線ブロックは各入力信号を区分できる。オーダテーブル404は、オーダテーブル304と同等の構成の情報である。ただし、オーダテーブル404は、搭載している無線ブロックが対応するコア回路の物だけを保持していればよく、無線ブロック105bの場合は、第2コア回路104bと第3コア回路104cのものを保持していればよい。また、オーダ制御部403は、シリアライザ/デシリアライザ405から伝達されるパラレルデータを予め定められた所定長のデータに区切って入力信号を得る。そして、オーダ制御部403は、その入力信号を伝達された順序と、設定レジスタ401に設定されている解析対象信号に対応するコア回路に基づきオーダテーブル404を参照して得られる送信伝送ルールとから、受け付けたパラレルデータがどの信号かを特定して、特定した信号を識別するための識別情報を付与した入力信号を、セレクタ402に伝達する機能も有する。シリアライザ/デシリアライザ405は、オーダ制御部403から伝達された信号をその順でパラレルデータをシリアル伝送用のシリアルデータに変換して無線通信部406に伝達する機能を有する。また、シリアライザ/デシリアライザ405は、無線通信部406から伝達されたシリアルデータをパラレルデータに変換してオーダ制御部403に伝達する機能も有する。無線通信部406は、シリアライザ/デシリアライザ405から伝達されたシリアルデータを無線送信する機能を有する。当該無線送信されたデータは、FPGA111の無線ブロック115bで受信され、FPGA111で再構成された回路への入力信号として用いられる。また、無線通信部406は、FPGA111の無線ブロックから送信された無線ブロックを受信して復調し、復調して得られるシリアルデータをシリアライザ/デシリアライザ405に伝達する機能も有する。FPGA111の無線ブロックも、システムLSI101の無線ブロックと同等の構成を備える。従って、システムLSI101から送信された無線信号を無線通信部で受信し、受信したシリアルデータがシリアライザ/デシリアライザによりパラレルデータに変換され、受信した信号の順に従って、オーダ制御部により各入力信号が区別されて、セレクタにより区別された各入力信号が適宜必要な個所へと入力される。なお、FPGA111の無線ブロックの設定レジスタには、回路構成情報受付端子112で受け付けた再構成するコア回路の情報が設定される。<データ>ここで、コア回路-信号対応テーブル303とオーダテーブル304について説明する。図5は、コア回路-信号対応テーブル303の構成例を示すデータ概念図である。図5に示すようにコア回路-信号対応テーブル303は、コア回路と信号名とを対応付けた情報である。図5では、信号名には、各コア回路に対して入力される、あるいは、各コア回路から出力される信号の名称を記載している。実際には、信号名には、PC120が各信号を識別できる識別子を用いる。コア回路-信号対応テーブル303があることにより、PC120は、入力受付部303で受け付けた観測対象信号から、対応するコア回路を特定することができる。コア回路-信号対応テーブル303はLSIの設計情報であるRTLからプログラムを用いて自動で生成する。RTL上にはすべての信号名とそれらの接続関係やコア回路名が記述されているので、ユーザが観測したい信号があるコア回路名は簡単な検索処理からでも割り出すことができるが、予めコア回路-信号対応テーブル303のようなものを作成しておくことでこれ以降の処理を効率化することが可能である。図6は、オーダテーブル304の構成例を示すデータ概念図である。図6に示すように、オーダテーブル304は、各コア回路について、そのコア回路に入力される各信号について、当該信号を送信する信号伝送ルール順序を対応付けた情報である。図6においては、理解しやすくするために、信号名とその送信順序を矢印で示しているが、これは、順番に信号名が羅列されたものであってもよく、信号名の羅列であった場合には、データの記載順序を送信順序としてもよい。あるいは、各信号名に、その信号を送信すべき順番を示す情報を対応付けたものであってもよい。オーダテーブル304により、PC120は各コア回路について入力される入力信号の送信順序を把握することができる。LSIからFPGAへ伝送する信号が全て並列に送信できるのであればオーダテーブルは必要ないが、送信データ幅が小さく高速な信号を伝播するためにはオーダテーブルが必要になる。図7は、制御回路130が保持するコア回路-無線ブロック対応テーブルの構成例を示すデータ概念図である。図7に示すように、コア回路-無線ブロック対応テーブルは、コア回路名と無線ブロック名とが対応付けられた情報である。制御回路103は、コア回路-無線ブロック対応テーブルを保持することにより、観測対象コア回路情報を受け付けると、当該情報で示されるコア回路に対応する無線ブロックを特定することができる。<動作>次に、本実施の形態の動作を図8~図12に示すフローチャートを用いて説明する。<論理バグ解析時の動作>まず、図8を用いて、論理バグがどこで発生するのかを特定するためのデバッグ処理の手順について説明する。まず、観測したい対象の観測対象信号が外部ピン以下、観測対象信号が延線されている外部ピンをモニタピンと呼称するから取得できるかを判断するステップS801。当該判断は、PC120が観測対象信号の情報を受け付けて、システムLSIの回路設計情報から外部ピンで取得できるかを判断してもよいし、設計者自身が判断してもよい。モニタピンで観測対象信号を観測可能な場合ステップS801のYES、従来と同様にモニタピンから出力される観測対象信号の波形等を設計者が観測してバグの原因究明を行うステップS802。モニタピンで観測対象信号が観測不可能な場合ステップS801のNO、システムLSI101にFPGA111を積層するステップS803。なお、既に、テストのために積層している場合には、この必要はない。そして、FPGA111に観測対象信号が流れるコア回路を再構成して信号観測処理を実行しステップS804、バグの原因究明を行う。FPGA111を用いた信号観測処理の手順の詳細については、後述する。不具合箇所の特定ができた場合には、処理を終了するステップS805のYES。不具合箇所の特定ができなかった場合にはステップS805のNO、ステップS801に戻り、別の信号を観測対象信号として、その観測を行い、バグの原因究明を行う。では、図8におけるFPGA111での信号観測処理の詳細について、図9及び図10のフローチャートを用いて説明する。図9は、PC120におけるFPGAマッピングデータの生成、送信及びシステムLSIへの入力信号の送信指示の手順を示すフローチャートである。PC120の入力受付部301は、設計者から観測対象信号の指定を受け付けるステップS901。入力受付部301で観測対象信号の指定を受け付けると、PC120の制御部302は、コア回路-信号対応テーブル303を参照して、観測対象信号が対応するコア回路を特定するステップS902。次に制御部302は、特定したコア回路の信号伝送順序を定めた信号伝送ルールをオーダテーブル304から取得するステップS903。制御部302は、特定したコア回路のRTL情報をRTLデータベース305から取得するステップS904そして、制御部302は、取得した信号伝送ルールとRTL情報とから論理合成及び配線配置を行って、FPGAマッピングデータを生成するステップS905。このとき、信号伝送ルールに基づいて生成される回路構成は、システムLSI101からFPGA111に対して伝送される信号の送信順序に従って、コア回路のRTL情報で示される回路構成において、必要とされる回路に所望の信号が正しいタイミングで入力されるように、配線とその途中で経由させる遅延素子等のタイミング調整用回路の構成を定めたものになる。RTL情報に基づく論理合成及び配線配置は従来からの手法を用いる。制御部302は、生成したFPGAマッピングデータを通信部307に伝達し、FPGA111に送信するよう指示する。また、制御部302は、受け付けた観測対象信号情報を通信部307に伝達し、システムLSI101に送信するよう指示する。通信部307は、伝達された観測対象信号情報をシステムLSI101に、FPGAマッピングデータをFPGA111に送信するステップS906。FPGA111は、伝達されたFPGAマッピングデータに従って、各回路ブロック114の接続を実行して、システムLSI101のうち、観測対象信号が流れるコア回路に相当する疑似回路を構成する。当該処理によって、FPGA111上にシステムLSI101に備えられている一部のコア回路が構成される。次にFPGA111上に構成された疑似回路を動作させるための入力信号の送信方法について説明する。図10は、システムLSIの無線ブロックによる入力信号の送信手順を示すフローチャートである。システムLSI101の指示受付端子102は、PC120から送信された観測対象信号情報を受け付けるステップS1001。受け付けた観測対象信号情報は制御回路103に伝達される。制御回路103は受け付けた観測対象コア回路情報に基づき、対応する無線ブロックを特定するステップS1002。制御回路103は、特定した無線ブロックの設定レジスタ401に、観測対象信号が流れるコア回路の情報を設定するステップS1003。設定レジスタ401にコア回路の情報が設定されると、セレクタ402は、設定レジスタ401で設定されたコア回路に入力される入力信号を取得しステップS1004、オーダ制御部403に伝達する。オーダ制御部403は、オーダテーブル404を参照して、設定レジスタ401に設定されているコア回路に対して定められている送信順序を特定し、特定した送信順序と同じ順序で、順に、伝達された入力信号をシリアライザ/デシリアライザ405に伝達する。シリアライザ/デシリアライザ405は、伝達された入力信号を受け付けた順のまま、パラレルデータからシリアルデータに変換して、無線通信部406に伝達し、無線通信部406は、伝達されたシリアルデータを変調して、無線送信するステップS1006。図9及び図10における処理を行うことで、FPGA111に構成された観測対象信号が流れる疑似回路が動作し、その実行過程あるいは実行結果として得られる実行信号が出力端子116a~116dのいずれかから出力されて、観測対象信号をモニタ121で観測したり、ロジックアナライザ等を利用して観測対象信号を解析したりすることができる。<テスト時の動作>図11を用いて、各コア回路のテストを実行する際の手順について説明する。本実施の形態に示すシステムデバッグ装置は、デバッグ時に使用することを想定しているが、ウェハレベルの出荷テストにおいて全てのLSIにテストを行うことにも使用できる。ウェハやLSIのダイレベルでテストを行う場合には、プローバと呼ばれる装置を用いて、テスト装置とLSIを接触させて通信を行う必要がある。しかし、接触のための静電対策回路の面積がコストアップ要因であり、接触による機械的な呼称、同時に接触されるプローブ数などに限界がある。このため無線通信による出荷テストを行うことで、これらの欠点を解消できる可能性がある。そこで、図11に示すフローチャートのように、システムデバッグ装置100を用いてシステムLSIのテストを行ってもよい。ここでは、BISTについて説明する。まず、システムLSI101とFPGA111とが近距離無線通信が可能なように、システムLSI101にFPGA111を積層するステップS1101。次に、PC120から、FPGA111に対して、ロジックBISTの回路構成情報を送信し、FPGA111は、受信した回路構成情報にしたがって、ロジックBISTを構成するステップS1102。そして、システムLSIを動作させ、各コア回路のテストを実施するステップS1103。テスト内容は、システムLSIの機能に応じて定められるものであり、従来から行っているテストと略同様のものであるため、ここでは、そのテストの内容の詳細は割愛する。全コア回路が問題なく動作し、テストを通過した場合にはステップS1104のYES、そのまま終了する。全コア回路の一部でも問題があり、正常に動作しなかった場合にはステップS1104のNO、そのシステムLSIを不良品であると認定するステップS1105。<まとめ>上記実施の形態に示したシステムデバッグ装置では、FPGAでは、システムLSI全てのコア回路を再構成するわけではないので、FPGAの規模が大きくなることもなく、また、特許文献1のように複数のFPGAを用意する必要もない。これによって、FPGAの回路規模の増大や、用意する個数の増大によるコストの増加を招くことなく、また、FPGA上で構成する再構成回路は、システムLSI全体を再構成する場合よりも動作速度の低下を抑制することができる。<変形例>上記実施の形態においては、システムLSI101の無線ブロックからFPGA111の無線ブロックに、入力信号を予め定められた順序に従って送信することとした。本変形例においては、入力信号の送信順序を定めない手法について説明する。<構成>本変形例に係るシステムデバッグ装置1100は、上記実施の形態に示したシステムデバッグ装置100と略同等の構成をとり、同様の機能を有する者については同一の符号を付して説明を割愛するものとする。図12は、システムデバッグ装置1200の構成例を示す図である。図12に示すように、システムデバッグ装置1200は、システムLSI1201と、FPGA1211とが積層されて成る。システムデバッグ装置1200のシステムLSI1201は、システムデバッグ装置100とは異なり、無線ブロック105a~105cに換えて無線ブロック1205a~1205cを備える。また、FPGA1211は、FPGA111とは異なり、無線ブロック115a~115cに換えて無線ブロック1215a~1215cを備える。図13は本変形例における無線ブロック1205bの機能構成例を示すブロック図である。図13に示すように、無線ブロック1205bは、図4に示した無線ブロック105bとは異なり、オーダ制御部403の代わりに信号ID設定部1303を、オーダテーブル404の代わりに信号IDテーブル1304を備える。信号ID設定部1303は、セレクタ402が取得した信号に対して定められているIDを信号IDテーブル1304から特定し、セレクタ402から伝達された入力信号それぞれに対して、特定したIDを付与した入力信号をシリアライザ/デシリアライザ405に伝達する機能を有する。なお、各IDは固定長の情報であり、入力信号もまた固定長の情報である。当然に、IDが付与された入力信号も固定長の情報である。図14は、信号IDテーブル1304の構成例を示すデータ概念図を示す。図14に示すように、信号IDテーブル1304は、信号IDと信号名とが対応付けられた情報である。信号名に対応する信号を無線送信する際には、その信号名に対応するIDを付与して送信することになる。これにより、FPGA1111に搭載された無線ブロックは、受信した入力信号がいずれの回路に入力すべき信号であるかを特定できる。FPGA1111としては、受信する信号がどこに入力すべきかを特定できればよいので、入力信号に信号IDを付与する手法によって、各信号を特定できる。なお、その他の構成については、上記実施の形態に共通するので説明を割愛する。<補足>上記実施の形態に従って、本発明に係るシステムデバッグ装置について説明してきたが、本発明はこれに限られるものではない。以下、本発明の思想として含まれる各種変形例について説明する。1上記実施の形態においては、PC120は、設計者から観測対象信号を指定され、PC120は、システムLSI101の指示受付端子102に対して、その観測対象信号を示す観測対象信号情報を送信する構成とした。しかし、システムLSI101に対する指示は、システムLSI101からFPGA111に対して送信すべき入力信号を特定できるものであればよく、PC120は、観測対象コア回路情報以外の情報をシステムLSI101に送信することとしてもよい。例えば、観測対象コア情報に換えて観測対象信号そのものを示す情報でもよく、LSI101側で観測対象コア回路名を制御回路103で判定する構成としてもよい。2上記実施の形態においては、システムLSIとFPGA111間の入力信号の送受信は、無線通信により、実行されることとしたが、これは有線の通信であってもよい。例えば、システムLSIとFPGA111とを接続するシリコン貫通ビアTSV:ThroughSiliconViaやバンプ、あるいはそれらに準ずる接続手段をシステムLSIとFPGA111上に構成し、有線通信により伝達することとしてもよい。なお、バンプのサイズがより小さなものをマイクロバンプと呼称することがある。3上記実施の形態においては、PC120は、コア回路-信号対応テーブル303、オーダテーブル304、RTLデータベース305やFPGA基本情報306などを予め記憶していることとしたが、これは、システムLSI101のデバッグを実行する段階でPC120に入力して記憶することとしてもよい。4上記実施の形態においては、PC120がシステムLSI101とFPGA111に対して、観測対象信号情報と回路構成情報を伝達することとしたが、観測対象信号情報を送信する装置と、回路構成情報を送信する装置とは別個の装置であってもよい。ただし、この場合、送信する情報の同期をとる、即ち、FPGA111上で構成するコア回路と、システムLSI101からFPGA111に入力信号を送信する対象のコア回路とを一致させる必要がある。5上記実施の形態に示すモニタ121は、PC120に接続されたモニタであってもよい。6上記実施の形態においては、PC120がFPGA111に対して回路構成情報を伝達することとした。しかし、FPGA111に対して回路構成情報を伝達するのは、必ずしもPC120である必要はなく、システムLSI101が送信することとしてもよい。例えば、共有メモリ106に、コア回路-信号対応テーブル303、RTLデータベース305、FPGA基本情報306等の情報を記憶し、これらを利用して、制御回路103が、上記実施の形態においてPCが実行していた回路構成情報の生成を行って、FPGA111に送信する構成をとってもよい。この場合、FPGA111は、回路構成情報受付端子112からではなく、無線ブロックから受信した回路構成情報に従って再構成を実行する機能を備える。7上記実施の形態において、ステップS903の処理とステップS904の処理とは処理順序が逆であってもよい。8上記実施の形態において、システムLSI101の無線ブロックとFPGA111の無線ブロックとは1対1に対応するし、対応する無線ブロック間で通信を実行することとした。これは必ずしも1対1に対応している必要はなく、複数の無線ブロックが1つの無線ブロックに対応する構成であってもよい。9上記実施の形態においては、システムLSI101からFPGA111に入力信号を無線送信する場合を中心に説明したが、同様の手法を用いて、FPGA111に構成された疑似回路が動作した結果得られる出力結果をFPGA111の無線ブロックからシステムLSI101の無線ブロックに送信し、FPGA111に構成された疑似回路に対応するコア回路の出力先のコア回路に入力してシステムLSIを動作させ、正常に動作するか等のテストを行ってもよい。10上記実施の形態においては記載していないが、バグの原因を究明した後、バグを解消できる新たな回路構成をPC120に入力し、PC120から、この新たな回路構成のFPGAマッピングデータをFPGA111に送信して、FPGA111に新たな回路構成の疑似回路を形成して、動作試験を行ってもよい。このとき、新たな回路構成に対する入力信号については、当該新たな回路構成がシステムLSI101のいずれのコア回路の代替として設計したものかに応じて、対応するコア回路に対して入力する入力信号をシステムLSI101から送信したものを用いる。11上記実施の形態においては、システムLSI101とFPGA111との2つのチップが積層されたシステムデバッグ装置を示したが、積層させるチップは2つである必要はなく、システムLSI101とFPGA111との間の通信が可能なのであれば、図15に示すようにシステムLSI101とFPGA111との間に別のチップ1501を挟んで積層してもよい。例えば、図15に示すように、別のチップ1501として、共有メモリ1506a、1506bなどを搭載したチップを積層してもよい。12上記実施の形態においては、PC120からシステムLSIには、観測対象信号情報が送信されることとした。しかし、これは、FPGA111で再構成される回路に対して入力される入力信号を特定できる情報であればよく、観測対象信号情報の代わりに、システムLSI101上のいずれかのコア回路を示すコア回路の識別情報などを送信してもよい。13上記実施の形態においては、FPGA111上にはシステムLSI101の1つのコア回路のみを構成する例を示したが、FPGA111の搭載容量が許すのであれば、動作速度の低下を許容できる範囲内で、2以上のコア回路を構成してもよい。14上記実施の形態においては、FPGA111とシステムLSI101とを積層することとしたが、これは無線ブロック間の通信をインダクタやキャパシタを用いた近接無線通信で行うことを想定したためである。無線ブロック間の通信が無線ブロック間の距離が離れていても可能なのであれば、必ずしも積層する必要はない。15上述の実施形態で示した通信に係る動作、FPGAでの信号観測処理のための処理等図8、11参照をプロセッサ、及びそのプロセッサに接続された各種回路に実行させるためのプログラムコードからなる制御プログラムを、記録媒体に記録すること、または各種通信路等を介して流通させ頒布させることもできる。このような記録媒体には、ICカード、ハードディスク、光ディスク、フレキシブルディスク、ROM等がある。流通、頒布された制御プログラムはプロセッサに読み出され得るメモリ等に格納されることにより利用に供され、そのプロセッサがその制御プログラムを実行することにより、実施形態で示したような各種機能が実現されるようになる。16本発明に係るシステムデバッグ装置の一実施形態とその効果について説明する。a本発明に係るシステムデバッグ装置は、複数のコア回路から成るシステムLSIと再構成可能回路との少なくとも2つのチップが接続されてなるシステムデバッグ装置であって、前記システムLSIは、前記複数のコア回路のうちユーザにより選択された一部のコア回路に対して入力される入力信号を特定するための入力信号情報を受け付ける第1受付手段と、前記第1受付手段で受け付けた入力信号情報に基づき、前記一部のコア回路に対して入力される入力信号を、前記再構成可能回路に送信する第1送信手段とを備え、前記再構成可能回路は、前記複数のコア回路の前記一部のコア回路を構成するための回路構成情報を受け付ける第2受付手段と、前記第2受付手段で受け付けた回路構成情報に基づき、前記一部のコア回路に相当する疑似回路を構成する再構成手段と、前記第1送信手段により送信された前記入力信号を受信する第1受信手段と、前記第1受信手段において受信した前記入力信号を入力として、前記疑似回路の動作により得られる実行信号を外部に出力する出力手段と、を備えることを特徴としている。また、本発明に係るシステムデバッグ方法は、複数のコア回路から成るシステムLSIと再構成可能回路との少なくとも2つのチップが積層されてなるシステムデバッグ装置のシステムデバッグ方法であって、前記システムLSIを流れる信号のいずれかを示す観測対象信号情報を受け付ける受付ステップと、前記複数のコア回路のうち前記観測対象信号情報が流れる一部のコア回路を特定する特定ステップと、前記一部のコア回路に相当する疑似回路を前記再構成可能回路上に構成する再構成ステップと、前記システムLSIから前記一部のコア回路に対して入力される入力信号を前記再構成可能回路に送信する送信ステップと、前記入力信号を入力として前記疑似回路が動作した結果得られる実行信号を出力する出力ステップとを含むことを特徴としている。上述のような構成によって、再構成可能回路には、システムLSIの一部のコア回路に相当する回路のみが再構成されるため、システムLSI全体を再構成可能回路上に構成した場合に比して、動作速度の低下を抑制できるとともに、大規模な再構成可能回路、あるいは、複数の再構成可能回路を用意する必要がないので、コストの増大を抑制できる。また、再構成可能回路上には、システムLSIの指定された一部のコア回路を再構成することになるので、指定するコア回路を変更すれば、別の信号を観測できるようになるので、システムLSIの全信号を観測できる。bまた、上記aに係るシステムデバッグ装置において、前記再構成可能回路は、更に、前記疑似回路からの出力信号を前記システムLSIに送信する第2送信手段を備え、前記システムLSIは、更に、前記第2送信手段により送信された前記出力信号を受信する第2受信手段を備え、前記第2受信手段により受信した前記出力信号を、前記一部のコア回路の出力先のコア回路に入力して、前記出力先のコア回路を動作させることとしてもよい。これにより、再構成可能回路上に構成された疑似回路を動作させて得られる出力結果を用いて、システムLSIのコア回路を動作させて正常に動作するかのテストを実行することができ、システムLSIの動作検証に利用することができる。cまた、上記bに係るシステムデバッグ装置において、前記第1送信手段は、前記入力信号を無線で送信し、前記第1受信手段は、前記入力信号を無線で受信することとしてもよい。あるいは、前記第2送信手段は、前記入力信号を無線で送信し、前記第2受信手段は、前記入力信号を無線で受信することとしてもよい。これにより、システムLSI-再構成可能回路間の通信が無線で実行されることになり、システムデバッグ装置に通信のためのビアや配線箇所などを考慮せずにシステムLSIの設計を行うことができ、システムLSIの設計を簡便にできる。dまた、上記cに係るシステムデバッグ装置において、前記システムLSIは、前記第1送信手段として、複数の第1無線通信回路を備え、前記再構成可能回路は、前記第1受信手段として、複数の第2無線通信回路を備え、前記システムLSIの第1無線通信回路は、前記再構成可能回路の第2通信回路のいずれかに対応し、前記システムLSIの無線通信回路は、前記システムLSIの複数のコア回路のうち、少なくとも1つのコア回路に対応し、前記第1無線通信回路は、複数のコア回路に対応している場合に、前記第1受付手段で受けて付けた入力信号情報から特定されるコア回路に対して入力される入力信号を特定するセレクタを備え、前記第1送信手段は、前記セレクタにより選択された入力信号を無線送信することとしてもよい。これにより、システムデバッグ装置のシステムLSI、再構成可能回路が複数の無線送信回路を備えている場合であっても、着実に送信すべき入力信号を特定して、システムLSIから再構成可能回路に送信することができる。eまた、上記dに係るシステムデバッグ装置において、前記第1送信手段は、前記一部のコア回路に対して入力される入力信号が複数ある場合に、予め定められたオーダで前記複数の入力信号を送信することとしてもよい。あるいは、前記第1送信手段は、前記一部のコア回路に対して入力される入力信号が複数ある場合に、各入力信号に各入力信号を示す識別情報を付与して送信することとしてもよい。これにより、再構成可能回路は、送信されてきた入力信号が再構成した疑似回路のどこに入力すべき信号なのかを確実に特定することができる。fまた、上記aに係るシステムデバッグ装置において、前記第1送信手段と前記第1受信手段とは、シリコン貫通ビアにより接続され、前記第2送信手段と前記第2受信手段とは、シリコン貫通ビアにより接続され、前記入力信号及び前記出力信号は、前記シリコン貫通ビアを介して送受信されることとしてもよい。あるいは、上記aに係るシステムデバッグ装置において、前記第1送信手段と前記第1受信手段とは、バンプにより接続され、前記第2送信手段と前記第2受信手段とは、バンプにより接続され、前記入力信号及び前記出力信号は、前記バンプを介して送受信されることとしてもよい。有線接続することにより、無線通信に比して着実に信号を送信できる。gまた、上記aに係るシステムデバッグ装置において、前記再構成手段は、各コアの動作試験を行う際には、ロジックBISTBuiltInSelfTestを構成し、前記システムデバッグ装置は、前記再構成可能回路上に構成されたロジックBISTを用いて、前記複数のコア回路各々の試験を行うこととしてもよい。これにより、再構成可能回路を、デバッグのための装置だけでなく、システムLSIの動作試験のためのテスト回路としても利用することができ、システムデバッグ装置の利便性を高めることができる。