"第1の端子に信号を出力するドライバ回路と、第2の端子から前記信号を受信するレシーバ回路と、前記第1及び第2の端子間に接続され、前記信号の振幅を制限するスイッチ回路と、を備え、前記レシーバ回路は、対を成す第1及び第2の信号ノードを有するフリップフロップ構成のアンプ回路を含み、前記第1の信号ノードが前記第2の端子に接続されていることを特徴とする半導体装置。前記アンプ回路は、第1及び第2の電源ノードと、第1の電位が供給される第1の電源配線と前記第1の電源ノードとの間に接続された第1導電型の第1のトランジスタと、第2の電位が供給される第2の電源配線と前記第2の電源ノードとの間に接続された第2導電型の第2のトランジスタとをさらに備えることを特徴とする請求項1に記載の半導体装置。前記アンプ回路は、前記第1の信号ノードと前記第1の電源ノードとの間に接続され、ゲート電極が前記第2の信号ノードに接続された前記第1導電型の第3のトランジスタと、前記第1の信号ノードと前記第2の電源ノードとの間に接続され、ゲート電極が前記第2の信号ノードに接続された前記第2導電型の第4のトランジスタと、前記第2の信号ノードと前記第1の電源ノードとの間に接続され、ゲート電極が前記第1の信号ノードに接続された前記第1導電型の第5のトランジスタと、前記第2の信号ノードと前記第2の電源ノードとの間に接続され、ゲート電極が前記第1の信号ノードに接続された前記第2導電型の第6のトランジスタと、を含むことを特徴とする請求項2に記載の半導体装置。前記レシーバ回路は、前記アンプ回路の前記第2の信号ノードに接続されたラッチ回路をさらに含むことを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。前記スイッチ回路は、前記第1及び第2の端子間に接続され、ゲート電極に所定の電位が供給される第1導電型の第7のトランジスタを含むことを特徴とする請求項2乃至4のいずれか一項に記載の半導体装置。前記所定の電位は前記第2の電位と等しいことを特徴とする請求項5に記載の半導体装置。前記所定の電位は前記第2の電位よりも低い第3の電位であることを特徴とする請求項5に記載の半導体装置。前記ドライバ回路は、前記第1の電源配線と前記第2の電源配線との間にこの順に直列接続された第8乃至第10のトランジスタを含み、前記第8のトランジスタと前記第9のトランジスタの接続点は前記第1の端子に接続され、前記第10のトランジスタのゲート電極には前記第3の電位が供給され、前記第8及び第9のトランジスタは入力信号に基づいて排他的にオンする、ことを特徴とする請求項7に記載の半導体装置。前記レシーバ回路は、入力ノードが前記アンプ回路の前記第2の信号ノードに接続されたクロックトインバータをさらに含み、前記アンプ回路と前記クロックトインバータは同時に活性化されることを特徴とする請求項5乃至8のいずれか一項に記載の半導体装置。前記アンプ回路及び前記クロックトインバータは、前記ドライバ回路が活性化した後に活性化されることを特徴とする請求項9に記載の半導体装置。前記アンプ回路及び前記クロックトインバータは、前記ドライバ回路が活性化した後、前記第7のトランジスタがオフするタイミングで活性化されることを特徴とする請求項10に記載の半導体装置。しかしながら、いずれの方式においても転送すべき信号の論理レベルが反転する際には、信号転送ラインが充電又は放電されることから、これによって電力が消費される。このため、信号転送ラインの本数が多い場合には、その分だけ充放電電流が増大する。したがって、低消費電力が求められる用途においては、できる限り信号転送ラインの充放電によって消費される電力を抑えることが望まれる。本発明者は、信号転送ラインの充放電による消費電力を低減可能な半導体装置を特許文献2にて提案した。特許文献2にて提案した半導体装置は、信号転送ライン上における信号振幅を制限するものであり、これによって充放電による消費電力の低減を可能としている。そして本発明者は、消費電力をより一層低減すべく鋭意検討を行った。本発明による半導体装置は、第1の端子に信号を出力するドライバ回路と、第2の端子から前記信号を受信するレシーバ回路と、前記第1及び第2の端子間に接続され、前記信号の振幅を制限するスイッチ回路とを備え、前記レシーバ回路は、対を成す第1及び第2の信号ノードを有するフリップフロップ構成のアンプ回路を含み、前記第1の信号ノードが前記第2の端子に接続されていることを特徴とする。本発明によれば、スイッチ回路によって信号の振幅を制限していることから、充放電による消費電力が低減される。しかも、レシーバ回路がフリップフロップ構成のアンプ回路を備えていることから、フリップフロップが反転した後は貫通電流が生じない。これにより、消費電力がより一層低減される。近年、半導体装置は高速化が進んでおり、例えばDRAMDynamicRandomAccessMemoryではDDRDoubleDataRate2型よりもさらに高速化されたDDR3型が実用化されている。DDR3型のDRAMは、8ビットプリフェッチ動作を行うため、DDR2型と比較してデータバスの本数が約2倍に増加する。特許文献2には、消費電流を抑制するために、信号転送ラインの信号振幅を低減するためのスイッチ回路及び電圧供給回路が開示されている。特許文献2に開示されているレシーバ回路は、信号転送ラインから転送される信号を受ける回路がインバータ回路であるため、レシーバ回路において転送された信号の振幅を増幅するのに掛かる時間が短いという利点を有している。しかしながら、データ転送ラインにローデータVSSが転送された時には、スイッチ回路が導通状態であるため、電圧供給回路を介して貫通電流が流れてしまう。そこで、本発明者は、例えばデータバスの本数が増加するDDR3型のDRAMのように、より消費電流を抑制することが望まれている半導体装置において、レシーバ回路を改良することにより消費電流をさらに削減すべく検討を行った。本発明は、このような検討の結果成されたものである。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は、本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。本実施形態は、本発明をDDRDoubleDataRate3型のDRAMDynamicRandomAccessMemoryに適用した場合の一例である。但し、本発明の適用対象がこれに限定されないことは言うまでもない。図1に示すように、本実施形態による半導体装置は、8つのメモリバンクBANK0~BANK7と、これらメモリバンクから読み出されたリードデータが出力され或いはメモリバンクに書き込むべきライトデータが入力されるデータ入出力端子DQ0~DQnを有している。データ入出力端子の数=n1については特に限定されず、例えば32個n=31とすることができる。これらn1個のデータ入出力端子DQ0~DQnは、8つのメモリバンクBANK0~BANK7に対して共有されており、したがってデータ入出力端子DQ0~DQnを介して入出力されるn1ビットのリードデータ又はライトデータは、メモリバンクBANK0~BANK7のいずれかに割り当てられる。メモリバンクとは個別にコマンドを受け付け可能な単位であり、互いに独立した動作が可能である。コマンドは、コマンド入力端子CMDを介して外部から入力される。コマンド入力端子CMDには、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE及びチップセレクト信号/CSを含む外部コマンドが入力される。これら外部コマンドはコントロール部10に供給され、その論理レベルの組み合わせによって内部リードイネーブル信号RE、内部ライトイネーブル信号WEなどが生成される。内部リードイネーブル信号REは、外部コマンドがリード動作を示している場合に活性化される信号であり、リード制御回路20に供給される。また、内部ライトイネーブル信号WEは、外部コマンドがライト動作を示している場合に活性化される信号であり、ライト制御回路30に供給される。リード制御回路20は、内部リードイネーブル信号REが入力されると、リード制御信号REAを活性化させるとともに、リード制御信号RE0~RE3のいずれかを活性化させる。同様に、ライト制御回路30は、内部ライトイネーブル信号WEが入力されると、ライト制御信号WEAを活性化させるとともに、ライト制御信号WE0~WE3のいずれかを活性化させる。リード制御信号RE0~RE3又はライト制御信号WE0~WE3のいずれを活性化させるかは、アドレス入力端子ADDから入力されるバンクアドレスBA0~BA2によって指定される。バンクアドレスBA0~BA2はデコード回路12に入力され、デコード回路12により生成されたバンク選択信号BA0E~BA3Eがリード制御回路20及びライト制御回路30に供給される。これによって、リード動作時においてはリード制御信号RE0~RE3のいずれかが活性化し、ライト動作時においてはライト制御信号WE0~WE3のいずれかが活性化することになる。バンクアドレスBA0~BA2とは、メモリバンクBANK0~BANK7を選択するアドレスであり、外部コマンドと連動して外部から入力される。図2は、ライト制御回路30の回路図である。図2に示すように、ライト制御回路30は、一方の入力端にバンク選択信号BA0E~BA3Eがそれぞれ供給され、他方の入力端に内部ライトイネーブル信号WEが供給されるAND回路40~43と、これらAND回路40~43の出力を論理和演算するOR回路44とを有している。AND回路40~43の出力はそれぞれライト制御信号WE0~WE3として用いられる。これにより、内部ライトイネーブル信号WEが活性化すると、バンク選択信号BA0E~BA3Eに基づいていずれかのライト制御信号WE0~WE3が活性化する。また、内部ライトイネーブル信号WEが活性化し、バンク選択信号BA0E~BA3Eのいずれかが活性化したときにライト制御信号WEAが活性化する。リード制御回路20の回路構成も同様であることから、重複する説明は省略する。上述したリード制御回路20及びライト制御回路30は、メモリバンクBANK0~BANK3が選択された場合に動作する回路である。図示しないが、メモリバンクBANK4~BANK7が選択された場合には、別のリード制御回路及びライト制御回路が動作し、これによって対応するリード制御信号又はライト制御信号が活性化される。図1に戻って、データ入出力端子DQ0~DQnにはそれぞれ入力バッファIB及び出力バッファOBが設けられている。図1においては、簡単のためデータ入出力端子DQkに設けられた入力バッファIBk及び出力バッファOBkのみを図示している。上述の通り、本実施形態による半導体装置はDDR3型のDRAMであり、したがって8ビットのプリフェッチ動作を行う。つまり、データ入出力端子DQkへシリアルに入力される8ビットのライトデータは、8本のリードライトバスRWBSkを介してパラレルに書き込まれ、逆に、8本のリードライトバスRWBSkを介してパラレルに読み出された8ビットのリードデータは、データ入出力端子DQkからシリアルに出力される。このように、1つのデータ入出力端子DQ当たり8本のリードライトバスRWBSが設けられることから、データ入出力端子の数=n1が32個である場合、最低でも256=32×8本のリードライトバスRWBSが必要となる。さらに、本実施形態ではメモリバンクBANK0~BANK3が形成された領域図1の左側領域とメモリバンクBANK4~BANK7が形成された領域図1の右側領域が分割されており、それぞれの領域にリードライトバスRWBSが割り当てられることから、合計で512本のリードライトバスRWBSが設けられることになる。但し、図1においては、簡単のためメモリバンクBANK0~BANK3及びデータ入出力端子DQkに割り当てられたリードライトバスRWBSkのみを図示している。図1に示すように、リードライトバスRWBSkは、ドライバ回路DAk及びレシーバ回路RAkに接続されている。ドライバ回路DAkはライト制御信号WEAによって活性化される回路であり、レシーバ回路RAkはリード制御信号REAによって活性化される回路である。ドライバ回路DAkの出力端及びレシーバ回路RAkの入力端は、データバスDB信号転送ラインに接続されている。データバスDBは、ドライバ回路DAk及びレシーバ回路RAkと、各メモリバンクBANK0~BANK3に設けられたドライバ回路D0k~D3k及びレシーバ回路R0k~R3kとを接続する配線であり、8本のリードライトバスRWBSkに対応して8本設けられている図1においては8本の配線を1本の実線で示している。各データバスDBは、ドライバ回路D0k~D3k及びレシーバ回路R0k~R3kに共通接続されている。ドライバ回路D0k~D3kは、それぞれリード制御信号RE0~RE3によって排他的に活性化され、レシーバ回路R0k~R3kは、それぞれライト制御信号WE0~WE3によって排他的に活性化される。これにより、リード動作時においては、ドライバ回路D0k~D3kのいずれかから出力されるリードデータがデータバスDBを介してレシーバ回路RAkに転送され、ライト動作時においては、ドライバ回路DAkから出力されるライトデータがデータバスDBを介してレシーバ回路R0k~R3kのいずれかに転送される。図3には、1本のデータバスDBに対応するドライバ回路DAk及びレシーバ回路RAkとドライバ回路D0k及びレシーバ回路R0kとの接続関係が示されている。図3に示すように、ドライバ回路D0kの入力端及びレシーバ回路R0kの出力端はI/OラインMIOに接続されている。I/OラインMIOは、メモリバンクBANK0内の選択されたメモリセルに接続される配線である。図1に示すドライバ回路、レシーバ回路及びデータバスは、メモリバンクBANK0~BANK3に割り当てられた回路及び配線のうち、データ入出力端子DQkに関連する要素である。したがって実際には、これらの要素がメモリバンクBANK0~BANK3に対してn1セット設けられ、さらにメモリバンクBANK4~BANK7に対しても設けられていることになる。したがって、本実施形態では512本のリードライトバスRWBSが設けられるとともに、これに対応する512本のデータバスDBが設けられることになる。特に、データバスDBは、4つのメモリバンクを横断する長い配線となることから、その充放電によって比較的多くの電力が消費される。本実施形態は、このようなデータバスDBの充放電に伴う消費電力を低減するものである。尚、各メモリバンクBANK0~BANK7には図示しない多数のメモリセルが含まれており、その選択はバンクアドレスBA0~BA2とは別のアドレス信号によって行われる。メモリバンク内のメモリセル選択については、本発明の要旨と直接関連しないことから説明を省略する。図4は、図3に示した回路部分Xをより詳細に示すブロック図である。図4に示すように、ドライバ回路DAkは第1の端子T1を介してデータバスDBにライトデータを出力し、レシーバ回路R0kは第2の端子T2からライトデータを受信する。第1及び第2の端子T1,T2間には、ライトデータの振幅を制限するスイッチ回路120が挿入されている。スイッチ回路120は、データバスDBの電位が所定の電位以下である場合に導通状態となり、所定の電位を超えた場合に遮断状態となる回路であり、これによりデータバスDB上の信号の振幅を制限する役割を果たす。スイッチ回路120は、第2の端子T2の近傍に配置されており、したがって、データバスDBの負荷容量の大部分は第1の端子T1側に存在する。つまり、第1の端子T1の負荷容量C1と第2の端子T2の負荷容量C2との関係は、C1≫C2である。レシーバ回路R0kは、第2の端子T2に接続されたアンプ回路AMPと、アンプ回路AMPの出力をラッチするラッチ回路LATを含む。アンプ回路AMPはレシーバ回路R0kの主回路部であり、第2の端子T2の電位を検出し、これを増幅する役割を果たす。ラッチ回路LATは、アンプ回路AMPによって増幅された信号をラッチし、ラッチした信号の論理レベルに基づいてI/OラインMIOを駆動する回路である。尚、図3に示したように、データバスDBは双方向のバスであることから、ドライバ回路D0k及びレシーバ回路RAkの回路構成についても、図4に示す構成と同様の構成を有している。図5は、図4に示す回路ブロックの回路図である。図5に示すように、ドライバ回路DAkは、電源電位VPERI及び接地電位VSSが供給される電源配線間に直列接続されたNチャンネル型のMOSトランジスタM9,M8と、これらトランジスタM9,M8のゲート電極に与える信号を生成する論理回路Lを有している。トランジスタM9,M8の接続点は、データバスDBに接続されている。論理回路Lの動作電源としてはVPERI及びVSSが用いられ、これにより、トランジスタM9,M8のゲート電極に供給される入力信号は、VPERIからVSSの振幅を有する。トランジスタM9,M8は、MISトランジスタであっても構わない。以降説明する全てのMOSトランジスタについても同様である。かかる構成により、トランジスタM9,M8のしきい値電圧をLVthとした場合、トランジスタM9がオンするとデータバスDBはVPERI-LVthに駆動され、トランジスタM8がオンするとデータバスDBはVSSに駆動されることになる。しきい値電圧LVthは、相対的に低く設計されている。図においてトランジスタM9,M8に小さな丸印が付されているのは、しきい値電圧が相対的に低く設計されていることを意味する。以降説明する他のトランジスタにおいても同様である。本明細書においては、接地電位VSSを第1の電位、電源電位VPERIを第2の電位と呼ぶことがある。ドライバ回路DAkに含まれる論理回路Lは、ライト制御信号WEA及びリードライトバスRWBSkから供給されるライトデータDATAを受け、これらの論理レベルに基づいてトランジスタM9,M8のゲート電極に与える信号を生成する。具体的には、ライト制御信号WEAがハイレベルに活性化している場合にはライトデータDATAの論理レベルに基づいてトランジスタM9,M8のいずれか一方をオンさせ、ライト制御信号WEAがローレベルに非活性化している場合にはトランジスタM9,M8の両方をオフ状態とする。スイッチ回路120は、一端が第1の端子T1に接続され、他端が第2の端子T2に接続されたNチャンネル型のMOSトランジスタM7によって構成されている。トランジスタM7のゲート電極には電源電位VPERIが供給されている。かかる構成により、トランジスタM7のしきい値電圧をNVthとした場合、データバスDBの電位がVPERI-NVth以下である場合にはトランジスタM7が導通状態となり、データバスDBの電位がVPERI-NVthを超えるとトランジスタM7が導通状態から遮断状態に変化する。しきい値電圧NVthは、相対的に高く設計されている。つまり、NVth>LVthである。上述の通り、トランジスタM7は第2の端子T2の近傍に配置されており、これにより、トランジスタM7がオフ状態である場合においては、第1の端子T1の負荷容量C1と第2の端子T2の負荷容量C2との間に著しい差が生じるC1≫C2。レシーバ回路R0kに含まれるアンプ回路AMPは、フリップフロップ構成を有している。アンプ回路AMPは、対を成す第1及び第2の信号ノードS1,S2と、第1及び第2の電源ノードV1,V2を有し、第1の信号ノードS1が第2の端子T2に接続されている。第2の信号ノードS2は、ラッチ回路LATに接続される。アンプ回路AMPは、Nチャンネル型MOSトランジスタM1,M3,M5と、Pチャンネル型MOSトランジスタM2,M4,M6とを有している。トランジスタM1は、接地電位VSSが供給される電源配線と電源ノードV1との間に接続されており、そのゲート電極にはライト制御信号WE0が供給される。トランジスタM2は、電源電位VPERIが供給される電源配線と電源ノードV2との間に接続されており、そのゲート電極には反転されたライト制御信号WE0が供給される。これにより、ライト制御信号WE0がハイレベルに活性化すると、トランジスタM1,M2がオンし、アンプ回路AMPが活性化される。トランジスタM3,M5は、いずれもソースが電源ノードV1に接続されたクロスカップル回路を構成している。同様に、トランジスタM4,M6は、いずれもソースが電源ノードV2に接続されたクロスカップル回路を構成している。より具体的には、トランジスタM3は信号ノードS1と電源ノードV1との間に接続され、そのゲート電極が信号ノードS2に接続されている。また、トランジスタM5は信号ノードS2と電源ノードV1との間に接続され、そのゲート電極が信号ノードS1に接続されている。トランジスタM4は信号ノードS1と電源ノードV2との間に接続され、そのゲート電極が信号ノードS2に接続されている。トランジスタM6は信号ノードS2と電源ノードV2との間に接続され、そのゲート電極が信号ノードS1に接続されている。これにより、トランジスタM1,M2がオンすると、信号ノードS1,S2の電位差がアンプ回路AMPによって増幅されることになる。アンプ回路AMPのしきい値は電源電位VPERIと接地電位VSSの中間電位VPERI/2であり、このレベルはVPERI-NVthよりも低い。アンプ回路AMPによって増幅されたデータは、信号ノードS2を介してラッチ回路LATに供給され、ライト制御信号WE0の立ち下がりエッジに同期して取り込まれる。ラッチ回路LATに取り込まれたライトデータDOUTは、I/OラインMIOを介してメモリバンクBANK0内に供給される。以上の構成により、振幅がVPERI-VSSであるライトデータDATAがドライバ回路DAkによって小振幅化され、小振幅化されたライトデータDATAがデータバスDBを介して転送される。そして、レシーバ回路R0k側においては、信号受信回路110によって振幅がVPERI-VSSに再生され、ライトデータDOUTとして出力される。図6は、ライトデータDATAがローレベルVSSからハイレベルVPERIに変化する場合の動作を示す波形図である。図6に示すように、ライトデータDATAがローレベルVSSからハイレベルVPERIに変化した後にライト制御信号WEA,WE0が活性化すると、トランジスタM9がオンすることから、データバスDBの電位がVSSから上昇を始める。但し、データバスDBは配線長が長く、寄生容量が大きいことから、その上昇速度はある程度緩やかとなる。ここで、スイッチ回路120を構成するトランジスタM7はしきい値電圧がNVthであることから、データバスDBの電位がVPERI-NVthを超えるまではトランジスタM7がオン状態であり、したがって、第2の端子T2の電位もデータバスDBの電位と連動して上昇する。また、第2の端子T2の電位がアンプ回路AMPのしきい値である中間電位を超えるまではトランジスタM3,M6がオンし、トランジスタM4,M5がオフしている。このため、この期間においてはトランジスタM9,M3,M1を介して電流が流れるが、トランジスタM1,M3の電流供給能力は十分に小さく、また、当該期間も僅かであることから、これによる消費電流は僅かである。そして、データバスDBの電位がアンプ回路AMPのしきい値である中間電位を超えると、トランジスタM3,M6がオフし、トランジスタM4,M5がオンする。さらに、データバスDBの電位がVPERI-NVthを超えると、トランジスタM7がオフ状態に変化する。これにより第2の端子T2はデータバスDBから切り離され、もはや第2の端子T2はトランジスタM9によって駆動されなくなる。しかしながら、この時点で既にアンプ回路AMPに含まれるトランジスタM2,M4がオンしていることから、第2の端子T2の電位はトランジスタM2,M4によって高められる。この時、トランジスタM2,M4が駆動すべき負荷C2は、トランジスタM7がオフしていることにより非常に小さいデータバスDBの負荷C1が含まれないことから、図6に示すように、第2の端子T2の電位はVPERIに向かって急速に上昇する。これにより、アンプ回路AMPによる増幅動作が速やかに行われ、ライトデータDOUTがハイレベルに変化する。その後もデータバスDBのレベルは緩やかに上昇を続け、トランジスタM7のオフ状態が確保される。データバスDBのレベルは最終的にVPERI-LVthまで充電される。このように、本実施形態では、データバスDBがVPERIまで充電されないことから、データバスDBの充放電電流を抑制することが可能となる。図7は、ライトデータDATAがハイレベルVPERIからローレベルVSSに変化する場合の動作を示す波形図である。図7に示すように、ライトデータDATAがハイレベルVPERIからローレベルVSSに変化した後にライト制御信号WEA,WE0が活性化すると、トランジスタM8のオンによって、データバスDBの電位がVPERI-LVthから低下を始める。この場合も、データバスDBの寄生容量によってその低下速度はある程度緩やかとなる。ここで、スイッチ回路120を構成するトランジスタM7はしきい値電圧がNVthであることから、データバスDBの電位がVPERI-NVth以下となるまではトランジスタM7はオフ状態である。この時、トランジスタM2,M4がオンしていることから、第2の端子T2の電位はVPERIに維持される。その後、データバスDBの電位がVPERI-NVth以下になると、トランジスタM7がオン状態に変化する。これにより第2の端子T2はデータバスDBと接続され、信号ノードS1の電位が速やかに低下する。この時トランジスタM2,M4もオンしているため、この期間においてはトランジスタM2,M4,M8を介して電流が流れるが、トランジスタM2,M4の電流供給能力は十分に小さく、また、当該期間も僅かであることから、これによる消費電流は僅かである。そして、データバスDBの電位がアンプ回路AMPのしきい値である中間電位を下回ると、トランジスタM3,M6がオンし、トランジスタM4,M5がオフする。これにより、アンプ回路AMPによる増幅動作が速やかに行われ、ライトデータDOUTがローレベルに変化する。その後もデータバスDBのレベルは緩やかに低下を続け、トランジスタM7のオン状態が確保される。データバスDBのレベルは最終的にVSSまで放電される。以上説明したように、本実施形態によれば、データバスDBの振幅がVPERI-LVthに低減されていることから、データバスDBの充放電に伴う消費電力を低減することが可能となる。しかも、データバスDBの振幅がVPERI-NVthを超えると第2の端子T2がデータバスDBから切り離され、アンプ回路AMPによって第2の端子T2が充電されることから、ローレベルからハイレベルへの変化速度を高速化することも可能となる。一方、アンプ回路AMPが反転するまでの期間においては僅かに貫通電流が発生するが、これによる消費電力の増大は、データバスDBの振幅縮小による消費電力の低減よりも十分に小さい。特に、特許文献2に記載された半導体装置では、ハイレベルからローレベルへの変化時において、ライト制御信号WEA,WE0が活性化している期間に亘って貫通電流が発生するが、本実施形態ではこのような貫通電流は生じない。これにより、特許文献2に記載された半導体装置よりもさらに消費電力を低減することが可能となる。図8は変形例を示す回路図であり、図5に示した回路と比べてドライバ回路DAkの回路構成及びトランジスタM7のゲート電極に印加される電圧が相違している。その他の回路構成については図5と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。図8に示す変形例では、電源電位VPERIが供給される電源配線とトランジスタM9との間にNチャンネル型MOSトランジスタM10が挿入されており、そのゲート電極には内部電位VBUS<VPERIが供給されている。これにより、トランジスタM10のソース電位はVBUS-LVthとなるため、データバスDB上の信号振幅はVBUS-LVthに低減される。そして、スイッチ回路120を構成するトランジスタM7のゲート電極にも内部電位VBUSが供給されることから、スイッチ回路120を通過する信号の振幅はさらにVBUS-NVthに制限される。これにより、図5に示した回路に比べてさらに消費電流を削減することが可能となる。本明細書においては、内部電位VBUSを第3の電位と呼ぶことがある。図9は、他の実施形態の回路図である。図9に示すように、本実施形態による回路は、レシーバ回路R0kにクロックトインバータINVが追加されるとともに、レシーバ回路R0kの動作タイミング信号としてライト制御信号REBが用いられている点において、図5に示した回路と主に異なっている。クロックトインバータINVは、アンプ回路AMPとラッチ回路LATとの間に挿入されており、その入力ノードは第2の信号ノードS2に接続されている。また、第2の信号ノードS2と接地電位VSSとの間には、Nチャンネル型MOSトランジスタM11,M12が直列接続されている。これらトランジスタM11,M12のゲート電極には、ライト制御信号REBが供給される。このため、ライト制御信号REBがハイレベルである期間は、第2の信号ノードS2はローレベルに固定される。ライト制御信号REBは、ライト制御信号WEAの反転信号を遅延させた信号であり、ライトデータDATAがローレベルからハイレベルに変化する場合に、スイッチ回路120を構成するトランジスタM7がオフするタイミングで活性化するよう、その遅延量が調整されている。図10は、ライトデータDATAがローレベルVSSからハイレベルVPERIに変化する場合の動作を示す波形図である。図10に示すように、ライトデータDATAがローレベルVSSからハイレベルVPERIに変化した後にライト制御信号WEAが活性化すると、トランジスタM9がオンすることから、データバスDBの電位がVSSから上昇を始める。上述の通り、データバスDBは寄生容量が大きいことから、その上昇速度はある程度緩やかとなる。ここで、スイッチ回路120を構成するトランジスタM7はしきい値電圧がNVthであることから、データバスDBの電位がVPERI-NVthを超えるまではトランジスタM7がオン状態であり、したがって、第2の端子T2の電位もデータバスDBの電位と連動して上昇する。この期間においては、ライト制御信号REBが未だハイレベルである。このためアンプ回路AMPは非活性状態であり、第2の信号ノードS2はトランジスタM11,M12によりローレベルに固定されている。アンプ回路AMPが非活性状態であるため、この期間においてはアンプ回路AMPに電流は流れない。そして、データバスDBの電位がVPERI-NVthを超えると、トランジスタM7がオフ状態に変化する。このタイミングでライト制御信号REBがローレベルに活性化し、これによりアンプ回路AMP及びクロックトインバータINVが活性化する。アンプ回路AMPが活性化した時点では、第1の信号ノードS1の電位は第2の信号ノードS2の電位よりも十分に高いため、第1の信号ノードS1がVPERIレベル、第2の信号ノードがVSSレベルに安定する。その結果、ライトデータDOUTは直ちにハイレベルとなる。このように、本実施形態では、初期状態において第2の信号ノードS2がローレベルとされていることから、ライトデータDATAがローレベルからハイレベルに変化する場合、アンプ回路AMPを反転させる必要がない。このため、ライトデータDATAがローレベルからハイレベルに変化する際の動作マージンを拡大することが可能となる。図11は、ライトデータDATAがハイレベルVPERIからローレベルVSSに変化する場合の動作を示す波形図である。図11に示すように、ライトデータDATAがハイレベルVPERIからローレベルVSSに変化した後にライト制御信号WEAが活性化すると、トランジスタM8のオンによって、データバスDBの電位がVPERI-LVthから低下を始める。この場合も、データバスDBの寄生容量によってその低下速度はある程度緩やかとなる。ここで、スイッチ回路120を構成するトランジスタM7はしきい値電圧がNVthであることから、データバスDBの電位がVPERI-NVth以下となるまではトランジスタM7はオフ状態である。データバスDBの電位がVPERI-NVth以下になれば、トランジスタM7はオン状態に変化し、第1の信号ノードS1にはデータバスDBの寄生容量が接続される。この期間においては、ライト制御信号REBが未だハイレベルである。このためアンプ回路AMPは非活性状態であり、第2の信号ノードS2はトランジスタM11,M12によりローレベルに固定されている。この期間においてはアンプ回路AMPに電流は流れない。その後、ライト制御信号REBがローレベルに活性化すると、トランジスタM1,M2がオンするため、アンプ回路AMPが活性化する。このとき、第2の信号ノードS2のレベルはVSSであり、第1の信号ノードS1のレベルよりも低いものの、この時点では既に第1の信号ノードS1がデータバスDBに接続されているため、アンプ回路AMPの動作電流に対して第1の信号ノードS1の容量が非常に大きくなる。その結果、アンプ回路AMPは直ちに反転し、第1の信号ノードS1がVSSレベル、第2の信号ノードがVPERIレベルに駆動される。その結果、ライトデータDOUTはローレベルとなる。このように、本実施形態では、初期状態において第2の信号ノードS2がローレベルとされているものの、信号ノードS1とS2の容量バランスに大きな差があることから、これを利用してアンプ回路AMPを直ちに反転させることが可能となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記実施形態では、本発明による半導体装置をDRAMに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、他の半導体メモリSRAM、フラッシュメモリ、PRAM、MRAM、RRAMなどに適用することも可能であるし、メモリ以外の半導体装置に適用することも可能である。要するに、一般的なドライバ回路及びレシーバ回路からなるデータ送受信回路に適用可能である。"