基板上に、ゲート絶縁膜とゲート電極とを含むトランジスタを形成し、前記基板上に1層の配線層を形成する処理と、前記1層の配線層を配線パターンに加工する処理を1回以上行うことにより、前記基板上に、1層以上の配線層を含む配線構造を形成し、前記基板上に、前記1層以上の配線層のうちの少なくとも1層の配線層が配線パターンに加工された後に、前記基板上にマイクロ波を照射して前記基板のアニールを行う、半導体装置の製造方法。前記アニールは、前記基板上に、前記1層以上の配線層のうちの最上層の配線層が形成され、前記最上層の配線層が配線パターンに加工された後に行われる請求項1に記載の半導体装置の製造方法。前記アニール時の前記基板の温度は、450°C以下である請求項1又は2に記載の半導体装置の製造方法。前記アニールは、水素分子を含む雰囲気中で行われる請求項1から3のいずれか1項に記載の半導体装置の製造方法。前記マイクロ波は、前記基板の表面側及び裏面側のいずれか片側又は両側に照射される請求項1から4のいずれか1項に記載の半導体装置。基板上に、ゲート絶縁膜とゲート電極とを含むロジック回路用のトランジスタを形成し、前記基板上に1層の配線層を形成する処理と、前記1層の配線層を配線パターンに加工する処理を1回以上行うことにより、前記基板上に、1層以上の配線層を含む配線構造を形成し、前記基板上に、前記1層以上の配線層のうちの最下層の配線層が形成され、前記最下層の配線層が配線パターンに加工された後に、前記基板上にマイクロ波を照射して前記基板のアニールを行う、半導体装置の製造方法。基板上に、ゲート絶縁膜とゲート電極とを含むメモリ回路用のトランジスタを形成し、前記基板上に1層の配線層を形成する処理と、前記1層の配線層を配線パターンに加工する処理をN回Nは2以上の整数行うことにより、前記基板上に、N層の配線層を含む配線構造を形成し、前記N層の配線層のうちの第K層目Kは1≦K≦N-1を満たす整数の配線層が、メモリ素子が形成された配線層のうちの最上層である場合にて、前記基板上に、第K1層目の配線層が形成され、前記第K1層目の配線層が配線パターンに加工された後に、前記基板上にマイクロ波を照射して前記基板のアニールを行う、半導体装置の製造方法。半導体装置の構成材料の特性劣化を抑制しつつ、基板とゲート絶縁膜との界面の界面準位密度を効率的に低減することが可能な半導体装置の製造方法を提供する。本発明の一の態様の半導体装置の製造方法では、基板上に、ゲート絶縁膜とゲート電極とを含むトランジスタを形成する。さらに、前記方法では、前記基板上に1層の配線層を形成する処理と、前記1層の配線層を配線パターンに加工する処理を1回以上行うことにより、前記基板上に、1層以上の配線層を含む配線構造を形成する。さらに、前記方法では、前記基板上に、前記1層以上の配線層のうちの少なくとも1層の配線層が配線パターンに加工された後に、前記基板上にマイクロ波を照射して前記基板のアニールを行う。本発明の実施形態を、図面に基づいて説明する。第1実施形態図1~図3は、第1実施形態の半導体装置の製造方法を示した側方断面図である。第1実施形態では、半導体装置として、ロジックLSIが製造される。本実施形態ではまず、図1に示すように、基板100内に素子分離絶縁膜101を形成する。次に、基板100上の素子分離絶縁膜101間に、ロジックLSI用のMOSトランジスタTrを形成する。MOSトランジスタTrは、次のように形成される。まず、基板100上に、ゲート絶縁膜102用の絶縁材料と、ゲート電極103用の電極材料を順に形成し、次に、この電極材料のエッチング加工を行う。次に、ゲート電極103を挟むようにエクステンション領域104を形成し、次に、ゲート電極103の側面に側壁絶縁膜105を形成する。次に、ゲート電極103を挟むようにソース/ドレイン領域106を形成する。なお、基板100は、シリコン基板等の半導体基板とするが、代わりにSOISemiconductorOnInsulator基板としても構わない。次に、図1に示すように、基板100上に、MOSトランジスタTrを覆うように層間絶縁膜107を形成し、次に、層間絶縁膜107内にコンタクトプラグ108を形成する。次に、図1に示すように、層間絶縁膜107上に第1層目の配線層110を形成する。第1層目の配線層110は、本実施形態では金属配線層とするが、代わりにポリシリコン配線層としても構わない後述する他の配線層についても同様。第1層目の配線層110は、コンタクトプラグ108により、基板100又はゲート電極103と電気的に接続される。なお、コンタクトプラグ108は、プラグ材と、その下部に形成されたバリアメタル層とを含んでいる。プラグ材は例えば、Wタングステンである。同様に、第1層目の配線層110は、配線材と、その下部に形成されたバリアメタル層とを含んでいる。配線材は例えば、Alアルミニウムである。これは、後述するビアプラグや他の配線層についても同様である。次に、図2に示すように、RIEReactiveIonEtching等のドライエッチングにより、第1層目の配線層110を配線パターンに加工する。こうして、基板100上に、第1層目の配線層110の配線パターンが形成される。本実施形態では、図1の処理と図2の処理が、合計3回繰り返される。これにより、配線構造下の層間絶縁膜107、コンタクトプラグ108、及び第1層目の配線層110に加えて、図2に示すように、第1層目の層間絶縁膜109と、第1層目のビアプラグ111と、第2層目の配線層113の配線パターンと、第2層目の層間絶縁膜112と、第2層目のビアプラグ114と、第3層目の配線層115の配線パターンが形成される。こうして、基板100上に、3層の配線層110、113、115を含む配線構造が形成される。第1層目の配線層110は、この配線構造のうちの最下層の配線層に相当し、第3層目の配線層115は、この配線構造のうちの最上層の配線層に相当する。なお、本実施形態の半導体装置は、配線層を1層又は2層のみ含んでいてもよいし、4層以上の配線層を含んでいてもよい。前者の場合には、図1の処理と図2の処理が、1回又は2回だけ行われ、後者の場合には、図1の処理と図2の処理が、4回以上繰り返される。次に、図3に示すように、第2層目の層間絶縁膜112上に、第3層目の配線層115を覆うようにパッシベーション膜116を形成する。パッシベーション膜116は例えば、プラズマCVDChemicalVaporDepositionにより、シリコン酸化膜とシリコン窒化膜を順に堆積することで形成される。次に、図3に示すように、フォトリソグラフィ及びエッチングにより、パッシベーション膜116を部分的に除去し、パッシベーション膜116に開口部を形成する。これにより、開口部内に第3層目の配線層115の一部が露出する。最終的に開口部内に開口される第3層目の配線層115の部分を、パッド電極と呼ぶ。次に、基板100とゲート絶縁膜102との界面の界面準位密度を低減するため、基板100を加熱するシンター工程を行う図3。本実施形態では、このシンター工程として、基板100のマイクロ波アニールを行う。即ち、基板100上にマイクロ波を照射することで、基板100をアニールする。これにより、基板100とゲート絶縁膜102との界面の界面準位密度が低減される。このように、本実施形態では、最上層の配線層である第3層目の配線層115が形成され、第3層目の配線層115が配線パターンに加工された後に、基板100のマイクロ波アニールを行う。最上層の配線層の形成及び加工後にマイクロ波アニールを行う利点については、後述する。なお、本実施形態では、パッシベーション膜116の形成及び加工後に、マイクロ波アニールを行っているが、第3層目の配線層115の形成及び加工後であれば、パッシベーション膜116の形成前や加工前にマイクロ波アニールを行っても構わない。また、本実施形態では、マイクロ波アニールの前に、図1~図3の工程により、MOSトランジスタTrや多層配線構造を形成するが、マイクロ波アニールの前に行われる工程は、図1~図3の工程とは異なるものであっても構わない。マイクロ波を用いたシンター工程の別の例としては、マイクロ波の照射により基板上部の空間にプラズマを発生させ、プラズマ中で生成された活性種イオン、ラジカル等を基板に照射することにより、シンター効果を得る方法が挙げられる。これに対し、本実施形態のシンター工程では、基板100上にマイクロ波を照射することにより、基板100をアニールすることで、シンター効果を得ている。本実施形態には、マイクロ波の照射によりプラズマを発生させなくとも、シンター効果を得ることができるという利点がある。1マイクロ波アニールの詳細1以下、図3の工程で行われるマイクロ波アニールについて、詳細に説明する。以上のように、本実施形態では、シンター工程としてマイクロ波アニールを行う。マイクロ波アニールには、基板100全体は加熱されずに、欠陥の存在する箇所が選択的に加熱されるという性質がある。ここで、シンター工程が加熱対象とするのは、基板100全体ではなく、基板100とゲート絶縁膜102との界面である。そして、当該界面は、材料が不連続に変化する箇所であり、欠陥が局所的に多く存在する場所である。よって、本実施形態では、シンター工程としてマイクロ波アニールを行うことで、加熱対象である当該界面を選択的に加熱することができる。このようなシンター工程によれば、基板100とゲート絶縁膜102との界面を選択的に加熱することで、当該界面の界面準位密度を、低温でも効率的に低減することが可能となる。即ち、界面準位密度を低減するというシンター効果を、低温でも得ることが可能となる。そのため、マイクロ波アニールによるシンター工程は、半導体装置の構成材料の中に、高温の熱処理により特性が劣化する材料がある場合であっても、低温で実施することにより、このような材料の特性劣化を抑制しつつ実施することが可能である。次に、マイクロ波アニールが当該界面に及ぼす作用について、ダングリングボンドの観点から説明する。図4は、マイクロ波アニールがダングリングボンドに及ぼす作用について説明するための模式図である。図4には、基板100を構成するSiシリコン原子と、ゲート絶縁膜102を構成するSiシリコン原子及びO酸素原子と、これらの原子間の共有結合が模式的に示されている。図4ではさらに、基板100とゲート酸化膜102との界面Sに存在するダングリングボンドが、Xで示されている。上述のように、マイクロ波アニールには、基板100全体は加熱されずに、欠陥の存在する箇所が選択的に加熱されるという性質があるが、そのメカニズムに関しては、いまだ不明な点が残っている。しかしながら、マイクロ波がシリコンに照射されると、マイクロ波が不完全なSi-Si結合に吸収されて、その付近の温度が局所的に上昇するというモデルが提案されている。このモデルを考慮すると、マイクロ波アニールがダングリングボンドに及ぼす作用は、図4、に示すようなものになると考えられる。図4、にはそれぞれ、水素を含有しない雰囲気中、水素を含有する雰囲気中でマイクロ波アニールを行った場合のダングリングボンドの変化が示されている。前者の場合には、界面SにおいてSi-O結合のペアが組み変わると共に、ダングリングボンド同士がO原子を介して結合される図4。一方、後者の場合にはさらに、ダングリングボンドがH水素原子により終端される図4。このことから、マイクロ波アニールによるシンター工程は、水素を含有しない雰囲気中でも、水素を含有する雰囲気中でも効果があると考えられる。よって、本実施形態では、このシンター工程を、水素を含有しない雰囲気中で行っても、水素を含有する雰囲気中で行っても構わない。ただし、シンター効果を高めたい場合には、上記のシンター工程は、水素を含有する雰囲気中で行うことが望ましい。一方、半導体装置の構成材料の中に、水素の還元性雰囲気により特性が劣化する材料がある場合には、上記のシンター工程は、水素を含有しない雰囲気中で行うことが望ましい。なお、シンター工程を行う反応チャンバ内に水素を供給する際、水素は、チャンバ内に単独で供給してもよいし、他のガスと混合して供給してもよい。このようなガスの例としては、窒素N2等の不活性ガスが挙げられる。また、水素の供給方法の別の例としては、MOSトランジスタTr周辺に水素の供給源を予め設置しておき、シンター工程時にこの水素を放出させるという方法が考えられる。この方法の具体例としては、MOSトランジスタTrの周辺に水素を含有する薄膜を形成しておくという方法や、基板100の裏面からの水素イオン注入により、基板100に水素を含有させておくという方法等が挙げられる。なお、本実施形態では、マイクロ波の照射により、基板100とゲート絶縁膜102との界面だけでなく、基板100も加熱される。しかしながら、基板100とゲート絶縁膜102との界面では、材料が不連続に変化するため、欠陥が多く存在することが一般的であり、これらの欠陥に、マイクロ波が選択的に吸収される。なお、マイクロ波アニールのメカニズムとしては、こうして欠陥に吸収されたマイクロ波のエネルギーが、基板100とゲート絶縁膜102との界面に何らかの界面反応を引き起こすというモデルも考えられている。次に、マイクロ波アニールによるシンター工程の効果を、他のシンター工程の効果と比較する。図5は、種々の条件でシンター工程を行った際の、基板100とゲート絶縁膜102との界面の界面準位密度の測定結果を示したグラフである。図5では、種々のシンター工程を行った際の界面準位密度が、シンター工程を行わない場合の界面準位密度を1とする比により示されている。これらのシンター工程の際の基板100の温度は、いずれも350°Cである。図5に示すように、Ar雰囲気の熱処理炉で基板100を加熱した場合には、界面準位密度は0.62~0.81程度に留まった。また、Ar/H2雰囲気中の熱処理炉で基板100を加熱した場合にも、界面準位密度は0.66~0.82程度に留まった。これに対し、基板100をマイクロ波アニールで加熱した場合には、界面準位密度は、0.32程度にまで改善された。これは、図5に破線で示す高温水素シンターと同程度に良好な結果である。なお、この高温水素シンターは、10程度のH2を含んだ雰囲気の熱処理炉で、450°C、30分の加熱を行ったものである。このように、マイクロ波アニールによれば、350°Cという低温で、450°Cの高温水素シンターと同程度のシンター効果が得られることが解る。以上の結果から、同じ処理温度、処理時間でシンター工程を行う場合、マイクロ波アニールは、他のシンター工程に比べて、界面準位密度の低減に有効であることが解る。2マイクロ波アニールの詳細2次に、図3を再び参照し、マイクロ波アニールによるシンター工程を、最上層の配線層の形成及び加工後に行う点について、詳細に説明する。上述のように、本実施形態では、マイクロ波アニールを、最上層の配線層である第3層目の配線層115の形成及び加工後に行う。これには主に、以下に説明する2つの利点がある。第1に、基板100とゲート絶縁膜102との界面が、シンター工程後に、配線加工によりダメージを受けることを回避できるという利点がある。ドライエッチングの際、基板100がプラズマに曝されることにより、基板100とゲート絶縁膜102との界面の特性が劣化する。よって、シンター工程後に配線層の加工を行うと、シンター工程により改善された界面の特性が、再び劣化してしまう。そこで、本実施形態では、最上層の配線層の加工後に、マイクロ波アニールによるシンター工程を行う。これにより、上記界面が、シンター工程後に、配線加工によりダメージを受けることを回避することができる。第2には、基板100とゲート絶縁膜102との界面に与えられたH原子が、配線加工時に生じるプラズマの影響で抜けてしまうのを回避できるという利点がある。シンター工程後に配線層の加工を行うと、ドライエッチング用のプラズマの影響で、上記界面に与えられたH原子が抜けてしまう。そこで、本実施形態では、最上層の配線層の加工後に、マイクロ波アニールによるシンター工程を行う。これにより、界面に与えられたH原子が、プラズマの影響で抜けてしまうのを回避することができる。なお、プラズマが界面に与えるダメージには、次の2種類がある。第1のダメージは、プラズマイオンが界面に衝突した際に生じる物理的ダメージである。これは、イオン衝突ダメージと呼ばれる。第2のダメージは、プラズマによって配線が帯電し、これらの電荷が界面に流れ込むことで生じるダメージである。これは、チャージアップダメージと呼ばれる。ロジックLSIの配線構造は、多数の配線層例えば10層程度の配線層を含むことが一般的であるが、第2層目以降の配線層の加工時における界面へのイオン衝突ダメージは、第1層目の加工時に比べて小さくなるのが一般的である。その理由としては、上位の配線層になるほど、MOSトランジスタTrと配線層との距離が遠くなることや、配線パターンが大きく単純になることや、下位の層間絶縁膜や配線層による保護効果が大きくなること等が考えられる。一方、第2層目以降の配線層の加工時における界面へのチャージアップダメージは、アンテナ効果により、第1層目の加工時に比べて大きくなるのが一般的である。そこで、配線加工時のイオン衝突ダメージとチャージアップダメージとを考慮し、第2層目以降の配線層の加工時における界面へのダメージや影響が小さいと考えられる場合には、第1層目の配線層の形成及び加工後に、マイクロ波アニールによるシンター工程を行っても構わない。具体的には、図2の工程で第1層目の配線層110を加工した後であれば、どの時点で上記シンター工程を行っても構わない。界面準位密度を低温でも効率的に低減するという効果は、このようなシンター工程でも得ることが可能である。3マイクロ波アニールの際の設定条件次に、図3のマイクロ波アニールの際の設定条件について説明する。本実施形態におけるマイクロ波アニールは、例えば、2.45GHz~25.0GHzのマイクロ波を用いて、基板100の温度が200°C~450°C望ましくは300°C~400°Cとなるよう調整し、10W/cm2~10kW/cm2の投入電力で、30秒~60分間実施する。また、アニール時の雰囲気は、N2窒素やArアルゴンのような不活性ガスを主成分とする雰囲気でもよいし、不活性ガスと、該不活性ガスの10~50程度例えば10程度のH2水素とを含む雰囲気でもよい。また、アニール時の圧力は、加圧、常圧、減圧のいずれでもよい。なお、マイクロ波アニールに使用するマイクロ波アニール装置は、枚葉式でもバッチ式でも構わない。また、図3の工程におけるマイクロ波の照射回数は、1回でも2回以上でも構わない。ここで、マイクロ波について説明を補足する。マイクロ波は、300MHz~3THzの周波数100μm~1mの波長を有する電磁波と規定されている。このマイクロ波の周波数に関しては、ISMIndustrialScientificandMedicaluseバンドとして、2.45GHz、5.80GHz、24.125GHzが指定されている。これらの周波数のマイクロ波は、これらを発生させるためのマグネトロンが安価に入手可能である。よって、本実施形態のマイクロ波アニールは、上記のように、2.45GHz~25.0GHzのマイクロ波を用いて行うことが望ましい。また、5.8GHzは、シリコンを加熱するのに最も適した周波数となっている。よって、基板100がシリコン基板である場合には、マイクロ波の周波数は、5.8GHz付近、例えば、3GHz~8GHzに設定することが好ましい。これにより、基板100の加熱効率を良好にすることができる。なお、基板100が、シリコン基板以外の半導体基板である場合にも、その加熱に最も適した周波数はさほど違わないので、3GHz~8GHzという周波数は、シリコン基板以外の半導体基板の加熱にも有効である。4マイクロ波アニールの際のマイクロ波照射面次に、図3のマイクロ波アニールの際のマイクロ波照射面について説明する。本実施形態におけるマイクロ波アニールでは、以下に説明するように、マイクロ波を、基板100の表面側及び裏面側のいずれか片側のみに照射してもよいし、これらの両側に照射してもよい。一般に、多層配線構造を持つLSIでは、基板の表面側からマイクロ波を照射すると、マイクロ波が配線で反射されたり吸収されたりすることで、基板の面内温度分布にパターン依存性が生ずる場合がある。また、このような基板をその上方から見ると、MOSトランジスタが配線に隠れているような構造を有することが多い。この場合、基板の表面側からマイクロ波を照射すると、基板とゲート絶縁膜との界面に十分にマイクロ波が照射されず、十分なシンター効果が得られないことが考えられる。この場合には、基板の裏面側からマイクロ波を照射することが有効である。基板の裏面側には通常、回路パターンは存在せず、配線層が形成されることもないため、裏面側から照射されたマイクロ波は、効率的かつ均一に上記界面に作用すると考えられる。よって、本実施形態では、多層配線構造の配線層数が多い場合には、マイクロ波を、基板100の裏面側に照射することが望ましい。これにより、配線層数が多い場合であっても、基板100とゲート絶縁膜102との界面に十分にマイクロ波を照射し、十分なシンター効果を得ることが可能となる。一方、本実施形態では、マイクロ波を、基板100の表面側に照射しても構わない。これには、基板100の裏面側にマイクロ波を照射するのに比べて、照射工程が実施しやすいという利点がある。また、本実施形態では、マイクロ波を、基板100の表面側及び裏面側の両側に同時に照射してもよい。これには、表面側からの照射でマイクロ波が当たらない部分がある場合であっても、裏面側からの照射により、このような部分にマイクロ波を当てることができるという利点がある。この場合、基板100の裏面側には、絶縁膜が形成されていてもよいし、形成された絶縁膜が除去されていてもよい。また、マイクロ波を照射する前に、基板100の裏面研磨を行うことで、絶縁膜を除去すると共に、基板を薄く加工しておいてもよい。これには、裏面側からのマイクロ波の透過率が向上するという利点がある。なお、基板100の表面側及び裏面側の両側にマイクロ波を照射する場合、マイクロ波は、両面に同時に照射することが望ましいが、両面に順番に照射しても構わない。5第1実施形態の効果最後に、第1実施形態の効果について説明する。以上のように、本実施形態では、シンター工程としてマイクロ波アニールを行う。このようなシンター工程によれば、基板100とゲート絶縁膜102との界面を選択的に加熱することで、当該界面の界面準位密度を、低温でも効率的に低減することが可能となる。よって、本実施形態によれば、半導体装置の構成材料の中に、高温の熱処理により特性が劣化する材料がある場合であっても、マイクロ波アニールを低温で実施することにより、このような材料の特性劣化を抑制しつつ、シンター工程を実施することが可能となる。また、マイクロ波アニールによるシンター工程は、水素を含有する雰囲気中で行うことも、水素を含有しない雰囲気中で行うことも可能である。よって、本実施形態によれば、半導体装置の構成材料の中に、水素の還元性雰囲気により特性が劣化する材料がある場合であっても、水素を含有しない雰囲気中でマイクロ波アニールを実施することにより、このような材料の特性劣化を抑制しつつ、シンター工程を実施することが可能となる。このように、本実施形態は、高温や水素雰囲気に弱い材料を含む半導体装置のシンター工程として有望であり、このような材料の信頼性の改善に寄与するものである。高温や水素雰囲気により劣化するおそれのある材料の例としては、Sr、Cu、Ni、Bi、Mn、Hf、Zr、Ti、Al、Mg等の金属や、これらの金属元素を含む金属化合物等が挙げられる。また、本実施形態では、マイクロ波アニールによるシンター工程を、最上層の配線層が形成され、最上層の配線層が配線パターンに加工された後に行う。これにより、上記界面が、シンター工程後に、配線加工時のプラズマによりダメージを受けることや、当該プラズマの影響で抜けてしまうことを回避することが可能となる。ただし、半導体装置がロジックLSIである場合において、第2層目以降の配線層の加工時におけるこれらのダメージや影響が小さいと考えられる場合には、マイクロ波アニールによるシンター工程を、第1層目の配線層の形成及び加工後に行っても構わない。なお、本実施形態では、マイクロ波アニールの際の設定条件を例示したが、その他の設定条件を採用しても構わない。ただし、当該設定条件は、基板100とゲート絶縁膜102との界面の界面準位密度を十分に低減でき、かつ半導体装置のその他の構成材料の特性を劣化させないような条件に設定することが望まれる。また、本実施形態では、半導体装置をロジックLSIとしたが、その他のICであっても構わない。例えば、該半導体装置は、ロジックLSIと同様に界面の安定化が求められるCMOSイメージセンサであっても構わない。また、本実施形態では、各配線層の形成及び加工を、デュアルダマシン法にて行ってもよい。この場合、各配線層は、1ドライエッチング等により、層間絶縁膜にコンタクトホール又はビアホールと配線溝を形成する処理と、2これらのホールと溝の形成後に、層間絶縁膜上にバリアメタル層と配線層を形成する処理と、3CMPChemicalMechanicalPolishingやドライエッチング等により不要な配線層を除去して、配線層を配線パターンに加工する処理とにより形成される。この場合にも、シンター工程は、最上層の配線層の加工後、又は第1層目の配線層の加工後に行ってもよい。さらに、不要な配線層の除去をCMPで行う場合には、シンター工程は、最上層の配線層用の配線溝の形成後、又は第1層目の配線層用の配線溝の形成後に行ってもよい。以下、第1実施形態の変形例である第2実施形態について、第1実施形態との相違点を中心に説明する。第2実施形態図6~図8は、第2実施形態の半導体装置の製造方法を示した側方断面図である。第2実施形態では、半導体装置として、半導体メモリLSIが製造される。本実施形態の半導体装置は、半導体メモリ素子を有している点で、第1実施形態の半導体装置と相違している。半導体メモリ素子は、基板表面に形成されていてもよいし、配線層中に形成されていてもよい。前者のような半導体メモリ素子を有する半導体装置の例としては、トレンチキャパシタを有するDRAM等が挙げられる。一方、後者のような半導体メモリ素子を有する半導体装置の例としては、スタックキャパシタを有するDRAM、1T1C型の強誘電体メモリFeRAM、磁気抵抗メモリMRAM、抵抗変化型メモリReRAM、相変化型メモリPCM等が挙げられる。本実施形態は、これらのいずれのメモリに対しても適用可能である。以下、本実施形態の半導体装置の製造方法を、半導体メモリ素子としてキャパシタCpを有する半導体メモリLSIを例として説明する。図6には、基板200上又は基板200内に形成された、素子分離絶縁膜201、ゲート絶縁膜202、ゲート電極203、エクステンション領域204、側壁絶縁膜205、ソース/ドレイン領域206、層間絶縁膜207、コンタクトプラグ208、第1層目の配線層210が示されている。さらには、基板200上に形成された、半導体メモリLSI用のMOSトランジスタTrが示されている。これらの構成要素は、図1~図2の工程により形成することが可能である。なお、MOSトランジスタTrの例としては、セルトランジスタ、選択トランジスタ、周辺トランジスタ等が挙げられる。図6にはさらに、第1層目の配線層210内に形成されたキャパシタCpが示されている。キャパシタCpは、コンタクトプラグ208上に順番に積層された下部電極211、キャパシタ絶縁膜212、上部電極213を含んでいる。上部電極211と下部電極213はそれぞれ、1層の金属層のみで形成されていてもよいし、2層以上の金属層が積層されて形成されていてもよい。キャパシタCpは、層間絶縁膜207上に、上部電極211用の電極材料、キャパシタ絶縁膜212用の絶縁材料、下部電極213用の電極材料を順に形成し、これらの材料をエッチングにより加工することで形成可能である。なお、キャパシタCpの形成は、第1層目の配線層210の形成及び加工前に行ってもよいし、第1層目の配線層210の形成及び加工後に行ってもよい。第1層目の配線層210の配線パターンと、キャパシタCpは、後述する第1層目の層間絶縁膜209により互いに絶縁される。次に、図6に示すように、配線構造下の層間絶縁膜207上に、第1層目の配線層210とキャパシタCpを覆うように、第1層目の層間絶縁膜209を形成し、次に、第1層目の層間絶縁膜209内に、第1層目のビアプラグ214を形成する。次に、図6に示すように、第1層目の層間絶縁膜209上に、第2層目の配線層216を形成する。次に、図7に示すように、RIE等のドライエッチングにより、第2層目の配線層216を配線パターンに加工する。こうして、第1層目の層間絶縁膜209上に、第2層目の配線層216の配線パターンが形成される。その後、本実施形態では、図2及び図3の工程と同様の工程が行われる。これにより、図7及び図8に示すように、第2層目の層間絶縁膜215、第2層目のビアプラグ217、第3層目の配線層218の配線パターン、及びパッシベーション膜219が形成される。次に、基板200とゲート絶縁膜202との界面の界面準位密度を低減するため、基板200を加熱するシンター工程を行う図8。本実施形態では、このシンター工程として、第1実施形態と同様に、基板200のマイクロ波アニールを行う。即ち、基板200上にマイクロ波を照射することで、基板200をアニールする。これにより、基板200とゲート絶縁膜202との界面の界面準位密度が低減される。なお、マイクロ波アニールの際の設定条件は、基板200とゲート絶縁膜202との界面の界面準位密度を所望の程度まで低減でき、かつ半導体装置のその他の構成材料例えば、キャパシタCpの構成材料の特性を劣化させないような条件に設定することが望まれる。なお、本実施形態では、各メモリセルが、少なくとも1つのトランジスタTrと1つのキャパシタCpで構成される場合を例として説明したが、メモリセルは、1つのトランジスタのみで構成されていても構わない。このようなメモリセルを有する半導体メモリの例としては、浮遊ゲート型又は電荷トラップ型のフラッシュメモリや、1トランジスタ型の強誘電体メモリや、1T-DRAM等が挙げられる。また、メモリセルは、少なくとも1つのトランジスタと1つの抵抗変化素子で構成されていても構わない。このようなメモリセルを有する半導体メモリの例としては、MRAMや、ReRAMや、PCM等が挙げられる。また、メモリセルは、平面的に配置されていても、3次元的に配置されていても構わない。第2実施形態の効果最後に、第2実施形態の効果について説明する。以上のように、本実施形態では、第1実施形態と同様、シンター工程としてマイクロ波アニールを行う。よって、本実施形態によれば、基板100とゲート絶縁膜102との界面を選択的に加熱することで、当該界面の界面準位密度を、低温でも効率的に低減することが可能となる。さらには、半導体装置の構成材料の中に、高温や水素雰囲気により特性が劣化する材料がある場合であっても、マイクロ波アニールを低温や水素を含有しない雰囲気中で実施することにより、このような材料の特性劣化を抑制しつつ、シンター工程を実施することが可能となる。また、本実施形態では、半導体装置として半導体メモリLSIを製造する。よって、シンター工程によるメモリ素子材料の特性劣化が問題となる。しかしながら、本実施形態によれば、界面準位密度を低温でも効率的に低減することができるため、メモリ素子材料の特性劣化を抑制しつつ、シンター工程を実施することが可能となる。また、本実施形態では、第1実施形態と同様、マイクロ波アニールによるシンター工程を、最上層の配線層の形成及び加工後に行う。これにより、上記界面が、シンター工程後に、配線加工時のプラズマによりダメージを受けることや、当該プラズマの影響で抜けてしまうことを回避することが可能となる。なお、本実施形態によれば、半導体装置が半導体メモリLSIである場合に、シンター工程によるメモリ素子材料の特性劣化を抑制することが可能である。よって、本実施形態では、配線層の総数がNNは2以上の整数で、メモリ素子が形成された配線層のうちの最上層が第K層目Kは1≦K≦N-1を満たす整数である場合にて、シンター工程を、第K1層目の配線層の形成及び加工後に行っても構わない。これを、図6~図8を参照して説明すると、配線層の総数Nは3であり、メモリ素子が形成された配線層のうちの最上層の層数Kは1である即ち、メモリ素子は第1層目の配線層210内のみに存在する。よって、本実施形態では、マイクロ波アニールによるシンター工程を、第2層目の配線層216の形成及び加工後に行ってもよい。即ち、図7の工程で第2層目の配線層216を加工した後であれば、どの時点でこのシンター工程を行ってもよい。これは、第3層目の配線層218の加工時における界面へのダメージや影響が小さいと考えられる場合等に有用である。また、本実施形態では、各配線層の形成及び加工を、デュアルダマシン法にて行ってもよい。この場合にも、シンター工程は、最上層の配線層の加工後、又は第K1層目の配線層の加工後に行ってもよい。さらに、不要な配線層の除去をCMPで行う場合には、シンター工程は、最上層の配線層用の配線溝の形成後、又は第K1層目の配線層用の配線溝の形成後に行ってもよい。以上、本発明の具体的な態様の例を、第1及び第2実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。