"第1導電型の半導体基板と、前記半導体基板の一面に形成し、接続する負荷に電力を供給する電力素子と、前記電力素子を形成した前記半導体基板の前記一面に形成し、第1導電型のソースドレイン領域を有するMOSトランジスタを少なくとも1つ含む回路素子と、前記電力素子を形成した前記半導体基板の前記一面に形成し、前記電力素子および前記回路素子に対し独立して配置した第2導電型の第1半導体層と、前記半導体基板および前記第1半導体層と電気的に接続する外部回路とを備え、前記外部回路は、第1電源と、前記第1電源に一端を接続する第1抵抗素子と、前記第1抵抗素子の他端にアノード電極を接続し、カソード電極をGND接地する第1ダイオードとを有し、前記第1抵抗素子の前記他端に前記第1半導体層を接続する、半導体装置。前記第1半導体層内に形成した第1導電型の第2半導体層をさらに備え、前記第2半導体層と、前記第1半導体層と、前記半導体基板とで第1トランジスタを構成し、前記第1抵抗素子の前記一端に前記第2半導体層を接続し、前記第1抵抗素子の前記他端に前記第1半導体層を接続する、請求項1に記載の半導体装置。前記外部回路の前記第1抵抗素子および前記第1ダイオードのうち少なくとも一方を、前記半導体基板内に形成してある、請求項1または請求項2に記載の半導体装置。前記電力素子を形成した前記半導体基板の前記一面に形成し、少なくとも前記回路素子および前記第1半導体層に対し独立して配置した第2導電型の第3半導体層と、前記第3半導体層内に形成した第1導電型の第4半導体層をさらに備え、前記第4半導体層と、前記第3半導体層と、前記半導体基板とで第2トランジスタを構成し、前記第1トランジスタおよび前記第2トランジスタのコレクタ電極は、前記半導体基板を介して接続し、前記第1抵抗素子の前記他端に、前記第1トランジスタのベース電極を接続し、前記第1トランジスタのエミッタ電極に第2電源または第2抵抗素子を接続する、請求項2または請求項3に記載の半導体装置。前記電力素子を形成した前記半導体基板の前記一面に形成し、少なくとも前記回路素子、前記第1半導体層および前記第3半導体層に対し独立して配置した第2導電型の第5半導体層と、前記第5半導体層内に形成した第1導電型の第6半導体層をさらに備え、前記第6半導体層と、前記第5半導体層と、前記半導体基板とで第3トランジスタを構成し、前記第1抵抗素子の前記一端に、前記第3トランジスタのコレクタ電極を接続し、前記第1抵抗素子の前記他端に、前記第3トランジスタのベース電極を接続する、請求項4に記載の半導体装置。前記第2トランジスタのエミッタ電極に、一端を接続する第3抵抗素子と、前記第3抵抗素子の他端にアノード電極を接続し、前記第1抵抗素子の前記一端にカソード電極を接続した第2ダイオードと、前記第1電源に対して並列に接続した容量素子と、前記容量素子に対して並列に接続した第3ダイオードと、前記第3ダイオードと前記第1電源との間に接続した第4抵抗素子とをさらに備える、請求項5に記載の半導体装置。前記第1トランジスタおよび前記第2トランジスタは、前記電力素子に形成する、請求項4~請求項6のいずれか1項に記載の半導体装置。前記第2抵抗素子、前記第3抵抗素子、前記第2ダイオード、前記第3ダイオードおよび前記容量素子のうち少なくとも1つは、前記半導体基板内に形成してある、請求項4~請求項7のいずれか1項に記載の半導体装置。電力素子と、回路素子とを同一の半導体基板に形成した半導体装置では、回路素子を構成するNMOSと半導体基板との間に寄生素子が形成される。この半導体装置において、負電流が流れた場合、回路素子を構成するp型の深い半導体層の電位に対して、半導体基板の電位が低くなり寄生素子が作動して、半導体装置の誤動作が発生する。それゆえに、本発明は、上記問題点を解決するためになされたものであり、半導体装置に負電流が流れた場合でも、回路素子を構成する深い半導体層の電位に対して、半導体基板の電位が低くなるのを抑制して寄生素子を作動させず、半導体装置の誤動作を防止する。上記課題を解決するために、本発明は、第1導電型の半導体基板と、半導体基板の一面に形成し、接続する負荷に電力を供給する電力素子と、電力素子を形成した半導体基板の一面に形成し、第1導電型のソースドレイン領域を有するMOSトランジスタを少なくとも1つ含む回路素子と、電力素子を形成した半導体基板の一面に形成し、電力素子および回路素子に対し独立して配置した第2導電型の第1半導体層と、半導体基板および第1半導体層と接続する外部回路とを備えている。外部回路は、第1電源と、第1電源に一端を接続する第1抵抗素子と、第1抵抗素子の他端にアノード電極を接続し、カソード電極をGND接地する第1ダイオードとを有し、第1抵抗素子の他端に第1半導体層を接続する。本発明に係る半導体装置によれば、半導体装置に負電流が流れた場合でも、回路素子を構成する深い半導体層の電位に対して、半導体基板の電位が低くなるのを抑制して寄生素子を作動させず、半導体装置の誤動作を防止する。以下、本発明に係る実施の形態について図面を参照して説明する。実施の形態1図1は、本発明の実施の形態1に係る半導体装置の構成を示す概略図である。図1に示す半導体装置10は、電力用であり、接続する負荷に電力を供給する電力素子1と、電力素子1を制御する回路素子2とを同一の半導体基板3に形成してある。さらに、半導体基板3には、電力素子1を形成した一面に、電力素子1および回路素子2に対し独立して配置したp型の半導体層4が形成してある。半導体基板3は、n型のシリコン基板であり、一面に電力素子1および回路素子2を形成してある。また、半導体基板3は、電力素子1および回路素子2を形成した一面の反対側の面に、p型の半導体層5、裏面電極6を積層してある。電力素子1には、p型の半導体層1a内に、n型のソースドレイン領域1bを有するMOSトランジスタ1cが形成してある。回路素子2には、p型の半導体層2a内に、n型のソースドレイン領域2bを有するMOSトランジスタ2cが形成してある。ここで、p型の半導体層2aは、p型の半導体層1aに比べて深く形成してある。さらに、半導体基板3には、p型の半導体層2a内にn型の半導体層2dを形成し、形成した半導体層2d内にp型のソースドレイン領域2eを有するMOSトランジスタ2fが形成してある。なお、p型のソースドレイン領域2eの間には、ゲート電極2gが形成してある。同様に、n型のソースドレイン領域1bの間、およびn型のソースドレイン領域2bの間にもゲート電極1d,2hが形成してある。図1に示した電力素子1および回路素子2の構成は例示であり、MOSトランジスタ1c,2c,2fに限定されるものではなく、他の構成の素子を形成してもよい。ただし、回路素子2には、MOSトランジスタ2cを少なくとも1つ含むものとする。そのため、回路素子2には、MOSトランジスタ2cと半導体基板3との間に寄生素子が形成され、具体的に、n型のソースドレイン領域2bと、p型の半導体層2aと、n型の半導体基板3とで構成される寄生NPNトランジスタ7が半導体基板3に形成される。p型の半導体層4は、n型の半導体基板3に形成してあるので、pn接合のダイオード8を構成する。図1には図示していないが、半導体装置10には、半導体基板3および半導体層4と接続する外部回路を備えている。外部回路を含めた半導体装置10の等価回路を説明する。図2は、本発明の実施の形態1に係る半導体装置10の回路構成を示す回路図である。図2に示す外部回路9は、電源9aと、電源9aに一端を接続する抵抗素子9bと、抵抗素子9bの他端にアノード電極を接続し、カソード電極をGND接地するダイオード9cとを有している。また、抵抗素子9bの他端は、ダイオード8のアノード電極半導体層4と電気的に接続してある。図2に示す半導体装置10では、電源9aに抵抗素子9bおよびダイオード9cを直列に接続することによって、ダイオード9cのアノード電極での電位が、たとえばダイオード9cの順方向降下電圧VFに対応する0.7V程度常温となる。これにより、半導体層4の電位を0.7V程度に固定し、半導体基板3の電位を、半導体層4の電位から0.7V程度低下した0V程度にする。半導体装置10は、電力素子1が通常動作によるオン状態の間、半導体基板3の電位が電力素子1のコレクタ-エミッタ間飽和電圧VCEsaturationとなる。また、半導体装置10は、電力素子1が通常動作によるオフ状態の間、裏面電極6の電位が半導体基板3の電位に比べて高電位となるため、半導体基板3の電位が負電位となることはない。しかし、半導体装置10に負電流が流れた場合、半導体基板3の電位が負電位となる。負電流が流れ半導体基板3の電位が負電位となった場合、外部回路9を備えていない従来の半導体装置では、半導体層2aの電位に対して半導体基板3の電位が低くなるので寄生NPNトランジスタ7がオン状態となり、半導体層2aから半導体基板3へ寄生電流が流れて、寄生NPNトランジスタ7が作動する。半導体装置10では、負電流が流れた場合でも、ダイオード9cによって半導体層4の電位を0.7V程度に固定することができるため、半導体基板3の電位が負電位となることなく、0V程度に維持することができる。これにより、半導体装置10では、半導体層2aの電位と半導体基板3の電位とをほぼ同電位にすることができ、寄生NPNトランジスタ7がオン状態とならず、半導体層2aから半導体基板3へ寄生電流が流れないため、寄生NPNトランジスタ7が作動しない。以上のように、本発明の実施の形態1に係る半導体装置10では、ダイオード9cによって半導体層4の電位を0.7V程度に固定することができるため、負電流が流れた場合でも、回路素子を構成するp型の半導体層2aの電位に対して、半導体基板3の電位が低くなるのを抑制して寄生NPNトランジスタ7を作動させず、半導体装置10の誤動作を防止する。なお、半導体装置10は、誤動作を防止することで、誤動作による特性の劣化を抑えることができ、より長期間使用することが可能となる。実施の形態2実施の形態1に係る半導体装置10では、負電流が流れた場合、半導体層4に構成されるダイオード8の順方向に電流が導通し、ダイオード8を流れる電流が増加する。ダイオード8を流れる電流が増加すると、抵抗素子9bによる電圧降下によってダイオード9cのアノード電極の電位半導体層4の電位が下がる。抵抗素子9bによる電圧降下によってダイオード9cのアノード電極の電位が、ダイオード9cの順方向降下電圧VFたとえば、0.7V以下になると、ダイオード9cがオフ状態となり電流が導通しなくなる。ダイオード9cの順方向に電流が導通しなくなると、半導体層4の電位を固定することができなくなる。さらに、抵抗素子9bによる電圧降下が大きくなることによってダイオード9cのアノード電極の電位が0V以下になると、半導体基板3の電位が、半導体層2aの電位に対して0.7V以上低下することになるため、寄生NPNトランジスタ7が作動する。つまりは、抵抗素子9bによる電圧降下が大きくなることで、半導体装置10が誤動作する恐れがある。そこで、本発明の実施の形態2に係る半導体装置では、半導体層4に構成されるダイオード8に代えて、半導体層4にトランジスタを構成する。図3は、本発明の実施の形態2に係る半導体装置の構成を示す概略図である。図3に示す半導体装置20は、電力用であり、接続する負荷に電力を供給する電力素子1と、電力素子1を制御する回路素子2とを同一の半導体基板3に形成してある。さらに、半導体基板3には、電力素子1を形成した一面に、電力素子1および回路素子2に対し独立して配置したp型の半導体層4が形成してある。また、半導体装置20は、半導体層4内に、n型の半導体層21を形成してある。なお、本発明の実施の形態2に係る半導体装置20は、実施の形態1に係る半導体装置10と同じ構成要素について同じ符号を付して、詳細な説明を省略する。p型の半導体層4内にn型の半導体層21を形成してあるので、n型の半導体層21と、p型の半導体層4と、n型の半導体基板3とで構成されるNPNトランジスタ22が半導体基板3に形成される。図3には図示していないが、半導体装置20には、半導体基板3および半導体層4と接続する外部回路を備えている。外部回路を含めた半導体装置20の等価回路を説明する。図4は、本発明の実施の形態2に係る半導体装置20の回路構成を示す回路図である。図4に示す外部回路9は、電源9aと、電源9aに一端を接続する抵抗素子9bと、抵抗素子9bの他端にアノード電極を接続し、カソード電極をGND接地するダイオード9cとを有している。また、抵抗素子9bの一端は、NPNトランジスタ22のコレクタ電極半導体層21と電気的に接続し、抵抗素子9bの他端は、NPNトランジスタ22のベース電極半導体層4と電気的に接続してある。図4に示す半導体装置20では、電源9aに抵抗素子9bおよびダイオード9cを直列に接続することによって、ダイオード9cのアノード電極での電位が、たとえば0.7V程度常温とする。これにより、半導体層4の電位を0.7V程度に固定し、半導体基板3の電位を、半導体層4の電位から0.7V程度低下した0V程度にする。半導体装置20は、電力素子1が通常動作によるオン状態の間、半導体基板3の電位が電力素子1のコレクタ-エミッタ間飽和電圧VCEsaturationとなる。また、半導体装置20は、電力素子1が通常動作によるオフ状態の間、裏面電極6の電位が半導体基板3の電位に比べて高電位となるため、半導体基板3の電位が負電位となることはない。半導体装置20では、負電流が流れた場合でも、ダイオード9cによって半導体層4の電位を0.7V程度に固定することができるため、半導体基板3の電位が負電位となることなく、0V程度に維持することができる。これにより、半導体装置20では、半導体層2aの電位と半導体基板3の電位とをほぼ同電位にすることができ、寄生NPNトランジスタ7がオン状態とならず、半導体層2aから半導体基板3へ寄生電流が流れないため、寄生NPNトランジスタ7が作動しない。また、半導体装置20では、p型の半導体層4内にn型の半導体層21を形成しNPNトランジスタ22を構成することで、抵抗素子9bへ流れる電流を低減することができ、抵抗素子9bでの電圧降下を抑制できる。そのため、半導体装置20では、負電流が流れた場合でも、半導体装置10のダイオード8を用いた場合に比べて、直流電流増幅率hFE倍までのコレクタ電流を流すことが可能となり、寄生NPNトランジスタ7の作動を抑えることができる。以上のように、本発明の実施の形態2に係る半導体装置20では、半導体装置10のダイオード8に代えてNPNトランジスタ22を用いることで、抵抗素子9bによる電圧降下を抑制して寄生NPNトランジスタ7を作動させず、半導体装置20の誤動作をより確実に防止する。実施の形態3外部回路9の一部構成を半導体基板3内に形成する場合について説明する。図5は、本発明の実施の形態3に係る半導体装置の回路構成を示す回路図である。図5aに示す半導体装置10aは、図2に示す半導体装置10の外部回路9の一部構成を半導体基板3内に形成してある。具体的に、半導体装置10aは、抵抗素子9bおよびダイオード9cを半導体基板3に形成してある。抵抗素子9bは、半導体基板3にポリシリコン膜を形成することで構成し、ダイオード9cは、半導体基板3に注入する不純物の濃度を拡散することで構成してある。同様に、図5bに示す半導体装置20aは、図4に示す半導体装置20の外部回路9の一部構成を半導体基板3内に形成してある。具体的に、半導体装置20aは、抵抗素子9bおよびダイオード9cを半導体基板3に形成してある。なお、本発明の実施の形態3に係る半導体装置10a,20aは、実施の形態1に係る半導体装置10および実施の形態2に係る半導体装置20と同じ構成要素について同じ符号を付して、詳細な説明を省略する。以上のように、本発明の実施の形態3に係る半導体装置10a,20aでは、外部回路9の一部構成を半導体基板3内に形成することで、外部回路9のサイズの縮小化、短配線化、低コスト化が可能である。なお、本発明の実施の形態3に係る半導体装置10a,20aでは、抵抗素子9bおよびダイオード9cを半導体基板3内に形成する場合について説明したが、本発明はこれに限定されるものではなく、抵抗素子9bおよびダイオード9cのうち少なくとも一方を半導体基板3に形成すればよい。実施の形態4図6は、本発明の実施の形態4に係る半導体装置の構成を示す概略図である。図6に示す半導体装置40は、電力用であり、接続する負荷に電力を供給する電力素子1と、電力素子1を制御する回路素子2とを同一の半導体基板3に形成してある。なお、本発明の実施の形態4に係る半導体装置40は、実施の形態1に係る半導体装置10と同じ構成要素について同じ符号を付して、詳細な説明を省略する。電力素子1には、p型の半導体層1dと、p型の半導体層1d内に形成したn型の半導体層1eとが形成してある。そのため、電力素子1には、n型の半導体層1eと、p型の半導体層1dと、n型の半導体基板3とで構成されるNPNトランジスタ41が形成される。さらに、p型の半導体層1dと、n型の半導体基板3と、p型の半導体層5とで構成するPNPトランジスタ42が半導体基板3に形成される。同様に、電力素子1には、p型の半導体層1g内に、n型の半導体層1hを形成してある。そのため、電力素子1には、n型の半導体層1hと、p型の半導体層1gと、n型の半導体基板3とで構成されるNPNトランジスタ43が形成される。さらに、p型の半導体層1gと、n型の半導体基板3と、p型の半導体層5とで構成するPNPトランジスタ44が半導体基板3に形成される。なお、NPNトランジスタ41のコレクタ電極と、NPNトランジスタ43のコレクタ電極とは、p型の半導体層5を介して電気的に接続している。なお、図示していないが、電力素子1には、図1で示したように、p型の半導体層1a内に、n型のソースドレイン領域1bを有するMOSトランジスタ1cが形成してある。図6には図示していないが、半導体装置40には、半導体基板3および半導体層1dと接続する外部回路を備えている。外部回路を含めた半導体装置40の等価回路を説明する。図7は、本発明の実施の形態4に係る半導体装置40の回路構成を示す回路図である。図7に示す外部回路9は、電源9aと、電源9aに一端を接続する抵抗素子9bと、抵抗素子9bの他端にアノード電極を接続するダイオード9cと、ダイオード9cのカソード電極にアノード電極を接続し、カソード電極をGND接地するダイオード9dとを有している。また、抵抗素子9bの他端は、NPNトランジスタ41のベース電極半導体層1dと電気的に接続してある。図7に示す半導体装置40では、電源9aに抵抗素子9bおよびダイオード9c,9dを直列に接続することによって、ダイオード9cのアノード電極での電位が、たとえばダイオード9c,9dの順方向降下電圧VFの和に対応する1.4V程度常温となる。これにより、NPNトランジスタ41は、ベース電極に1.4V程度の電圧が印加され、エミッタ電極に接続された電流源45によって半導体基板3から電流を引抜くことができる。NPNトランジスタ41により半導体基板3から電流を引抜くことで、半導体基板3に注入されたホール電流の一部が、NPNトランジスタ43のベース電極に流れ、NPNトランジスタ43を動作させる。NPNトランジスタ43が動作することで、NPNトランジスタ43のエミッタ電極から出力する電圧は、NPNトランジスタ43のコレクタ電極の電圧に限りなく近い電圧となる。そのため、NPNトランジスタ43のエミッタ電極に、たとえば出力端子電圧を検出する機能回路46を設けることで、半導体装置40は、出力端子電圧に比例した信号を取込んで過電圧を制御する過電圧保護機能を設けることができる。なお、NPNトランジスタ43のベース電極は、複数のツェナーダイオード47を介してGND接地してある。半導体装置40は、半導体装置40に負電流が流れた場合、NPNトランジスタ41のベース電極p型の半導体層1dとn型の半導体基板3とで構成されるpn結合によって、半導体基板3の電位がNPNトランジスタ41のベース電極の電位1.4V程度常温から0.7V程度常温に低下した電位を維持しようとする。そのため、半導体装置40は、p型の半導体層2aとn型の半導体基板3とが逆バイアス状態となり、半導体層2aから半導体基板3へ寄生電流が流れないため、寄生NPNトランジスタ7が作動しない。以上のように、本発明の実施の形態4に係る半導体装置40では、電力素子1にNPNトランジスタ41およびNPNトランジスタ43を設けることで、負電流が流れた場合でも、回路素子を構成するp型の半導体層2aの電位に対して、半導体基板3の電位が低くなるのを抑制して寄生NPNトランジスタ7を作動させず、半導体装置40の誤動作を防止する。なお、本発明の実施の形態4に係る半導体装置40では、NPNトランジスタ41およびNPNトランジスタ43を電力素子1に設けたが、本発明はこれに限定されるものではなく、電力素子1および回路素子2以外に設けてもよい。また、NPNトランジスタ41およびNPNトランジスタ43は、必要な性能を得るため、電力素子1および回路素子2と別の製造工程で形成することが望ましい。しかし、十分な性能が得られるのであれば、NPNトランジスタ41およびNPNトランジスタ43は、電力素子1または回路素子2と同じ製造工程で形成してもよい。また、NPNトランジスタ41およびNPNトランジスタ43を電力素子1に形成することで、電力素子1を構成する他の素子と同じ製造工程で形成することができ、製造コストを低減することができる。さらに、NPNトランジスタ41は、エミッタ電極に接続された電流源45によって半導体基板3から電流を引抜いているが、電流源45に代えて抵抗素子をエミッタ電極に接続して、半導体基板3から電流を引抜いてもよい。なお、NPNトランジスタ41のエミッタ電極に抵抗素子を接続した場合に比べて、電流源45を接続した方が回路構成のサイズを縮小することができる。また、複数のツェナーダイオード47は、ポリツェナーダイオードとして半導体基板3上に形成してもよい。同様に、電流源45に代えてNPNトランジスタ41のエミッタ電極に接続する抵抗素子もポリシリコン抵抗として半導体基板3上に形成してもよい。実施の形態5図8は、本発明の実施の形態5に係る半導体装置の構成を示す概略図である。図8に示す半導体装置50は、電力用であり、接続する負荷に電力を供給する電力素子1と、電力素子1を制御する回路素子2とを同一の半導体基板3に形成してある。さらに、半導体基板3には、電力素子1を形成した一面に、電力素子1および回路素子2に対し独立して配置したp型の半導体層4が形成してある。また、半導体装置50は、半導体層4内に、n型の半導体層21を形成してある。なお、本発明の実施の形態5に係る半導体装置50は、実施の形態2に係る半導体装置20および実施の形態4に係る半導体装置40と同じ構成要素について同じ符号を付して、詳細な説明を省略する。電力素子1には、図6に示す半導体装置40と同様に、NPNトランジスタ41,43、PNPトランジスタ42,44を含んでいる。なお、図示していないが、電力素子1には、図1で示したように、p型の半導体層1a内に、n型のソースドレイン領域1bを有するMOSトランジスタ1cが形成してある。また、図3に示す半導体装置20と同様、p型の半導体層4内にn型の半導体層21を形成してあるので、n型の半導体層21と、p型の半導体層4と、n型の半導体基板3とで構成されるNPNトランジスタ22が半導体基板3に形成される。図8には図示していないが、半導体装置50には、半導体基板3および半導体層1d,4と接続する外部回路を備えている。外部回路を含めた半導体装置50の等価回路を説明する。図9は、本発明の実施の形態5に係る半導体装置50の回路構成を示す回路図である。図9に示す外部回路9は、電源9aと、電源9aに一端を接続する抵抗素子9bと、抵抗素子9bの他端にアノード電極を接続するダイオード9cと、ダイオード9cのカソード電極にアノード電極を接続し、カソード電極をGND接地するダイオード9dとを有している。また、抵抗素子9bの他端は、NPNトランジスタ41のベース電極半導体層1dと電気的に接続してある。さらに、抵抗素子9bの一端は、NPNトランジスタ22のコレクタ電極半導体層21と電気的に接続し、抵抗素子9bの他端は、NPNトランジスタ22のベース電極半導体層4と電気的に接続してある。実施の形態4に係る半導体装置40では、負電流が流れた場合、抵抗素子9bを流れる電流が大きくなると、抵抗素子9bによる電圧降下によってダイオード9cのアノード電極の電位、つまりNPNトランジスタ41のベース電極の電位が下がる。NPNトランジスタ41のベース電極の電位が下がると、半導体基板3の電位が、半導体層2aの電位に対して低下するため、寄生NPNトランジスタ7が作動する。つまりは、抵抗素子9bによる電圧降下が大きくなることで、半導体装置40が誤動作する恐れがある。そこで、半導体装置50では、p型の半導体層4内にn型の半導体層21を形成しNPNトランジスタ22を構成することで、抵抗素子9bへ流れる電流を低減することができ、抵抗素子9bでの電圧降下を抑制できる。そのため、半導体装置50では、負電流が流れた場合でも、実施の形態4に係る半導体装置40の構成を用いた場合に比べて、抵抗素子9bでの電圧降下を抑制し、寄生NPNトランジスタ7の作動を抑えることができる。以上のように、本発明の実施の形態5に係る半導体装置50では、半導体装置40の構成に加えてNPNトランジスタ22を設けることで、抵抗素子9bによる電圧降下を抑制して寄生NPNトランジスタ7を作動させず、半導体装置50の誤動作をより確実に防止する。実施の形態6図10は、本発明の実施の形態6に係る半導体装置60の回路構成を示す回路図である。図10に示す半導体装置60は、外部回路9以外の構成が実施の形態5に係る半導体装置50と同じであるため、半導体装置50と同じ構成要素について同じ符号を付して、詳細な説明を省略する。図10に示す外部回路9は、電源9aと、電源9aに一端を接続する抵抗素子9bと、抵抗素子9bの他端にアノード電極を接続するダイオード9cと、ダイオード9cのカソード電極にアノード電極を接続し、カソード電極をGND接地するダイオード9dとを有している。さらに、外部回路9は、NPNトランジスタ43のエミッタ電極に、一端を接続する抵抗素子9eと、抵抗素子9eの他端にアノード電極を接続し、抵抗素子9bの一端にカソード電極を接続したダイオード9fとを有している。また、外部回路9は、電源9aに対して並列に接続した容量素子9gと、容量素子9gに対して並列に接続したツェナーダイオード9hと、電源9aとツェナーダイオード9hとの間に接続した抵抗素子9iとを有している。抵抗素子9bの他端は、NPNトランジスタ41のベース電極半導体層1dと電気的に接続してある。さらに、抵抗素子9bの一端は、NPNトランジスタ22のコレクタ電極半導体層21と電気的に接続し、抵抗素子9bの他端は、NPNトランジスタ22のベース電極半導体層4と電気的に接続してある。半導体装置60では、NPNトランジスタ43のエミッタ電極に接続されている抵抗素子9eがダイオード9fに流れる電流を制限している。また、ツェナーダイオード9hは、電源9aの電圧たとえば14Vに対し、たとえば7V程度でクランプする。NPNトランジスタ43のエミッタ電極の電位が、容量素子9gのキャパシタ電位より高い場合、容量素子9gへ充電が行なわれ、容量素子9gに充電した電荷を、制御回路などを含む回路素子2の電源として用いることもできる。なお、容量素子9gのキャパシタ電圧は、ツェナーダイオード9hでクランプされるため最大7V程度までしか上昇することがなく、電源9a側へ容量素子9gのキャパシタ電流が逆流することはない。以上のように、半導体装置60では、容量素子9gに充電した電荷を利用するため、電源9a直近の抵抗素子9iで消費される電力を低減することができ、回路全体の消費電力を抑制することができる。なお、半導体装置60では、負電流が流れた場合でも、ダイオード9fを設けているので、NPNトランジスタ43のエミッタ電極へ電流が流れることがなく、NPNトランジスタ22の動作により、抵抗素子9bによる電圧降下を抑制して寄生NPNトランジスタ7を作動させず、半導体装置60の誤動作を防止する。また、抵抗素子9b,9e,9iは、ポリシリコン抵抗として半導体基板3上に形成してもよい。同様に、ダイオード9c,9d,9fも、拡散ダイオードとして半導体基板3上に形成してもよい。さらに、容量素子9gは、シリコン基板とポリシリコンを利用したコンデンサとして半導体基板3上に形成してもよい。同様に、ツェナーダイオード9hも、ポリツェナーダイオードとして半導体基板3上に形成してもよい。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。"