フレームの少なくとも1つのアクティブな領域を画成するようにプログラムできる1つ以上のレジスタであって、フレームの少なくとも1つのアクティブな領域内のピクセルは表示し、フレームの少なくとも1つのアクティブな領域外のピクセルは表示しないようにされた1つ以上のレジスタと、メモリからフレームをフェッチするように構成されたフェッチ回路であって、前記1つ以上のレジスタのプログラムされたコンテンツによって画成される前記フレームの少なくとも1つのアクティブな領域内のピクセルのみをフェッチするように構成されたフェッチ回路と、を備え、前記フェッチされたピクセルを混合ユニットへ送るように構成され、前記混合ユニットは、前記フェッチされたピクセルを他のフレームからのピクセルと混合して、出力フレームを発生するように構成された、ユーザインターフェイスユニット。前記フェッチ回路に結合された1つ以上のバッファを更に備え、前記フェッチ回路は、更に、前記フェッチされたピクセルを前記1つ以上のバッファに記憶するように構成され、前記ユーザインターフェイスユニットは、前記フェッチされたピクセルを前記1つ以上のバッファから前記混合ユニットへ送るように構成された、請求項1に記載のユーザインターフェイスユニット。前記フェッチ回路は、更に、フレームの非アクティブ領域に、透明と識別されるピクセルを充填するように構成され、前記ユーザインターフェイスユニットは、前記フェッチされたピクセル及び透明と識別されるピクセルより成るフレームを前記混合ユニットへ送るように構成される、請求項1又は2に記載のユーザインターフェイスユニット。システムメモリとインターフェイスするように構成されたホストインターフェイスユニットと、各々が請求項1から3のいずれかに記載のもので、前記ホストインターフェイスユニットに結合された複数のユーザインターフェイスユニットと、を備え、前記複数のユーザインターフェイスユニットは、フレーム情報により画成された複数のフレームの各アクティブな領域内のピクセルを前記システムメモリから前記ホストインターフェイスユニットを通してフェッチして、そのフェッチされたピクセルをそれに対応する出力フレームにおいて表示するように構成されたディスプレイパイプ。前記複数のユーザインターフェイスユニットに結合された混合ユニットを更に備え、前記複数のユーザインターフェイスユニットは、前記フェッチされたピクセルを前記混合ユニットへ送るように構成され、前記混合ユニットは、前記フェッチされたピクセルをビデオストリームと混合して、それに対応する出力フレームを表示のために発生するように構成された、請求項4に記載のディスプレイパイプ。前記ホストインターフェイスユニット及び前記混合ユニットに結合されたビデオパイプであって、システムメモリから前記ホストインターフェイスユニットを通してビデオ情報をフェッチし、そしてそのフェッチされたビデオ情報からビデオストリームを発生するように構成されたビデオパイプを更に備えた、請求項5に記載のディスプレイパイプ。対応する画像フレーム定義する画像フレーム情報を記憶するように構成された少なくとも1つのフレームバッファ、及び対応するビデオフレームを定義するビデオフレーム情報を記憶するように構成されたビデオバッファ、を含むシステムメモリと、請求項4から6のいずれかに記載のディスプレイパイプと、を備えたシステム。前記混合ユニットは、画像フレームの各アクティブな領域外のピクセルを、混合について0のアルファ値を有するものとして取り扱うように構成された、請求項7に記載のシステム。前記アクティブ領域の情報は、そのアクティブな領域の対角方向に互いに逆の隅に位置された一対のピクセルに対する座標情報を含む、請求項7又は8に記載のシステム。フレームのアクティブな領域を画成する段階であって、フレームの画成されたアクティブな領域内のピクセルは表示し、フレームの画成されたアクティブな領域外のピクセルは表示しないようにする段階と、前記フレームの画成されたアクティブな領域内のピクセルだけをシステムメモリからフェッチする段階と、前記フェッチされたピクセルと1つ以上の他のフレームからのピクセルとの混合より成る出力フレームを発生する段階と、を備えた方法。前記出力フレームを発生する段階は、更に、前記フレームの画成されたアクティブな領域外のフレームの非アクティブ領域を、0の混合値を有するピクセルを含むものとして取り扱うことを含む、請求項10に記載の方法。前記出力フレームを発生する段階は、更に、前記フレームの画成されたアクティブな領域外のフレームの全ての非アクティブ領域に、0の混合値を有するピクセルを充填することを含む、請求項10に記載の方法。前記システムメモリからビデオ情報をフェッチする段階と、前記フェッチされたビデオ情報からビデオストリームを生成する段階と、を更に備え、前記出力フレームを発生する段階は、更に、前記フェッチされたピクセルを前記ビデオストリームと混合させることを含む、請求項10から12のいずれかに記載の方法。前記フェッチされたピクセルを前記ビデオストリーム上のスタティックなオーバーレイとして表示する段階を更に備えた、請求項13に記載の方法。1つ以上の画像フレームを含む画像情報を1つ以上のフレームバッファに書き込む段階と、アクティブ領域情報を1つ以上のレジスタに書き込む段階であって、そのアクティブ領域情報は、1つ以上の画像フレームのアクティブな領域を画成するものである段階と、を更に備えた請求項11から14のいずれかに記載の方法。フレームバッファは、画像及びビデオ情報記憶専用のメモリ素子に位置されるか、又はシステムメモリに位置される。従って、システムメモリは、ディスプレイ装置に表示するための画像及び/又はビデオストリームを定義するピクセルデータのセットを記憶するのに使用される。典型的に、そのようなシステムで実行されるアプリケーションは、ピクセルデータをシステムメモリに書き込むことができ、そこから、ピクセルデータを得て、最終的に、ディスプレイ装置に画像を発生するための画像/ビデオ信号のセットを発生することができる。このようなシステムでは、システムメモリからフレームピクセル情報をフェッチすることは、他の装置もメモリアクセスに対して競合するので、システムに高い需要を課すことになり得る。その結果、データに対する要求に応じ続けるために、高い帯域巾がメモリから要求される。更に、各システムメモリアクセスは、ある程度の処理パワーを要求するので、大量のピクセルデータに対する要求は、最終的に、移動電話やノートブックコンピュータのようなバッテリ作動装置においてバッテリの枯渇を早めることとなる。1組の実施形態において、グラフィック処理/ディスプレイシステムにおけるディスプレイパイプは、フレームのアクティブな領域を画成するようにプログラムできるレジスタを備えたユーザインターフェイスユニットをサポートし、フレームのアクティブな領域内のピクセルは、表示されるべきものであり、そしてフレームのアクティブな領域外のピクセルは、表示されないものである。インターフェイスユニットは、レジスタのプログラムされたコンテンツにより画成されたフレームのアクティブな領域内のピクセルのみをフェッチすることによりメモリからフレームをフェッチする。ユーザインターフェイスユニットは、そのフェッチされたピクセルを混合ユニットへ送って、そのフェッチされたピクセルを他のフレームからのピクセル及び/又はビデオストリームからのピクセルと混合し、表示のための出力フレームを発生する。アクティブな領域外のピクセルは、混合のための0のアルファ値を有する換言すれば、0の混合値を有するものとして取り扱われ、その結果、それらピクセルは、表示される出力フレームには影響を及ぼさない。1組の実施形態において、ユーザインターフェイスユニットは、フレームの非アクティブ領域に、透明であると識別されるピクセル、即ちアルファ値が0のピクセルを充填し、そしてフェッチされたピクセルを含む全フレームを混合ユニットへ送る。他の実施形態では、混合ユニットは、インターフェイスユニットからそのフェッチされたピクセルのみを受け取り、そしてアクティブな領域外のエリアを、それらがアルファ値0のピクセルを含むかのように取り扱う。又、インターフェイスユニット内のレジスタは、画像フレームに関する他の情報、例えば、とりわけ、フレームの基本アドレス及びサイズでもプログラムされる。1組の実施形態において、ディスプレイパイプは、システムメモリとインターフェイスするように構成されたホストインターフェイスユニットと、このホストインターフェイスユニットに結合されたユーザインターフェイスユニットとを備えている。このユーザインターフェイスユニットは、画像フレーム内の各アクティブな領域を画成するフレーム情報を保持し、フレームの各アクティブな領域内のピクセルは、表示されることを意味し、そしてフレームの各アクティブな領域外のピクセルは、表示されないことを意味する。ユーザインターフェイスユニットは、フレーム情報により定義されたフレームの各アクティブな領域内のピクセルをシステムメモリからホストインターフェイスユニットを通してフェッチし、それに対応する出力フレームにおいてフェッチされたピクセルを表示する。又、ディスプレイパイプは、ユーザインターフェイスユニットにより送られるフェッチされたピクセルを受け取るためにユーザインターフェイスユニットに結合された混合ユニットも備えている。この混合ユニットは、フェッチされたピクセルをビデオストリームと混合して、表示のための対応する出力フレームを発生するように構成される。ビデオストリームは、ホストインターフェイスユニット及び混合ユニットに結合されたビデオパイプにより、システムメモリからホストインターフェイスユニットを通して取得したビデオ情報から発生される。1組の実施形態において、ユーザインターフェイスユニット内のレジスタへのプログラムされた情報は、ディスプレイパイプが構成されるシステムの処理ユニットで実行されるソフトウェアにより書き込まれる。又、ソフトウェアは、フレーム情報及びビデオ情報、特に、画像フレーム及びビデオストリームのピクセルをシステムメモリ内のフレームバッファへ書き込み、そこから、ビデオパイプ及びユーザインターフェイスユニットは、その情報を各々取得することができる。以下、添付図面を参照して、本発明を詳細に説明する。本発明は、種々の変更を受け、別の形態でも実施できるが、その特定の実施形態を添付図面に一例として示して以下に詳細に説明する。しかしながら、添付図面及びその詳細な説明は、本発明を、ここに開示する特定の形態に限定するものではなく、本発明は、特許請求の範囲によって規定される本発明の精神及び範囲内に入るあらゆる変更、等効物及び代替え物も包含することを理解されたい。ここに使用する見出しは、編集上のものに過ぎず、説明の範囲を限定するために使用するものではない。本明細書全体にわたって使用されるワードしてもよいは、必須即ち、しなければならないの意味ではなく、許容の意味即ち、潜在性があるという意味で使用される。同様に、含む含んでいる及び備えるという語も、含むことを意味するが、それに限定されない。種々のユニット、回路又は他のコンポーネントは、1つ又は複数のタスクを遂行するように構成されるとして説明される。このような状況において、構成されるとは、動作中に1つ又は複数のタスクを遂行する回路を有することを一般的に意味する構造を広く表わすものである。従って、ユニット/回路/コンポーネントは、それが現在オンでないときでもタスクを遂行するように構成することができる。一般的に、構成するに対応する構造体を形成する回路は、動作を実施するように実行できるプログラム構造体を記憶するハードウェア回路及び/又はメモリを含む。メモリは、スタティック又はダイナミックランダムアクセスメモリのような揮発性メモリ、及び/又は光学又は磁気ディスク記憶装置、フラッシュメモリ、プログラム可能なリードオンリメモリ、等の不揮発性メモリを含む。同様に、種々のユニット/回路/コンポーネントは、説明の便宜上、1つ又は複数のタスクを遂行するものとして説明される。そのような説明は、構成されるという句を含むものとして解釈されるべきである。1つ以上のタスクを遂行するように構成されたユニット/回路/コンポーネントについて述べることは、そのユニット/回路/コンポーネントに対して35USC§112の第6節の解釈を引用しないことを明確に意図している。図1は、外部メモリ102に結合された集積回路103を含むシステム100の一実施形態のブロック図である。ここに示す実施形態では、集積回路103は、メモリコントローラ104と、システムインターフェイスユニットSIU106と、コンポーネント126-128のような周辺コンポーネントのセットと、中央DMACDMAコントローラ124と、ネットワークインターフェイスコントローラNIC110と、レベル2L2キャッシュ112を伴うプロセッサ114と、ディスプレイコントロールユニットDCU118に結合されたビデオ処理ユニットVPU116と、を備えている。1つ以上の周辺コンポーネントは、周辺コンポーネント126のランダムアクセスメモリRAM136及び周辺コンポーネント132のリードオンリメモリROM142のようなメモリを含む。又、1つ以上の周辺コンポーネント126-132は、レジスタ例えば、図1の周辺コンポーネント128のレジスタ138及び周辺コンポーネント130のレジスタ140も含む。メモリコントローラ104は、メモリ102に結合されると共にSIU106にも結合されるメモリインターフェイスに結合されている。又、ここに示す実施形態では、CDMAコントローラ124及びL2キャッシュ112もSIU106に結合されている。L2キャッシュ112は、プロセッサ114に結合され、そしてCDMAコントローラ124は、周辺コンポーネント126-132に結合される。1つ以上の周辺コンポーネント126-132、例えば、周辺コンポーネント140及び142は、外部インターフェイスにも結合される。SIU106は、相互接続部で、これを経て、メモリコントローラ104、周辺コンポーネントNIC110及びVPU116、プロセッサ114L2キャッシュ112を経て、L2キャッシュ112、及びCDMAコントローラ124が通信する。SIU106は、任意の形式の相互接続部例えば、バス、パケットインターフェイス、ポイント対ポイントリンク、等を具現化するものである。SIU106は、ある実施形態では、相互接続部のハイアラーキーである。CDMAコントローラ124は、メモリ102及び/又は種々の周辺コンポーネント126-132の間でDMA動作を遂行するように構成される。NIC110及びVPU116は、SIU106に直接結合され、そして必要に応じてメモリ102との間でそれら自身のデータ転送を遂行する。NIC110及びVPU116は、例えば、それら自身のDMAコントローラを含む。他の実施形態では、NIC110及びVPU116は、CDMAコントローラ124を通して転送を遂行することもできる。種々の実施形態は、CDMAコントローラ124を通して及び/又はSIU106へ直接的に結合された多数の周辺コンポーネントを含むことができる。DCU118は、ディスプレイコントロールユニットCLDC120及びバッファ/レジスタ122を含む。CLDC120は、例えば、液晶ディスプレイLCDのようなディスプレイに画像/ビデオデータを与える。DCU118は、VPU116から画像/ビデオデータを受け取り、このVPUは、メモリ102から必要に応じて画像/ビデオフレーム情報を得って、表示のための画像/ビデオデータを発生し、DCU118に与える。プロセッサ114及び特に、プロセッサ114により実行されるインストラクションは、DMA動作を遂行するようにCDMAコントローラ124をプログラムする。種々の実施形態では、CDMAコントローラ124を種々の仕方でプログラムすることができる。例えば、遂行されるべきDMA動作を記述するDMA記述子がメモリ102に書き込まれ、CDMAコントローラ124は、メモリ102においてDMA記述子を探索するようにプログラムできるレジスタを備えている。DMA記述子は、DMA動作のソース及びターゲットを指示するデータを含み、DMA動作は、ソースからターゲットへデータを転送する。記述子においてDMA転送のサイズ例えば、バイト数が指示される。終了の取り扱い例えば、プロセッサへの割り込み、終了を指示するための記述子の書き込み、等が記述子において指定される。DMAチャンネルに対して複数の記述子が生成され、そして記述子に記述されたDMA動作がその指定時に遂行される。或いは又、CDMAコントローラ124は、遂行されるべきDMA動作を記述するようにプログラムできるレジスタを備え、そしてCDMAコントローラ124をプログラミングすることは、レジスタに書き込みすることを含む。一般的に、DMA動作は、インストラクションを実行するプロセッサとは個別のハードウェアによって遂行される、ソースからターゲットへのデータの転送である。ハードウェアは、プロセッサにより実行されるインストラクションを使用してプログラムされるが、転送それ自体は、プロセッサにおけるインストラクションの実行とは独立してハードウェアにより遂行される。ソース及びターゲットの少なくとも一方は、メモリである。メモリは、システムメモリ例えば、メモリ102でもよいし、或いは、ある実施形態では、集積回路103の内部メモリでもよい。例えば、周辺コンポーネント126-132は、ソース又はターゲットであるメモリを含む。ここに示す実施形態では、周辺コンポーネント132は、DMA動作のソースであるROM142を含む。あるDMA動作は、メモリをソース及びターゲットとして有する例えば、メモリ102の第1メモリ領域は、転送されるべきデータを記憶し、そして第2メモリ領域は、データを転送するターゲットである。このようなDMA動作は、メモリ対メモリDMA動作又はコピー動作と称される。他のDMA動作は、周辺コンポーネントをソース又はターゲットとして有する。周辺コンポーネントは、DMAデータを転送すべき又はDMAデータを受け取るべき外部インターフェイスに結合される。例えば、周辺コンポーネント130及び132は、DMAデータを転送すべき又はDMAデータを受け取るべきインターフェイスに結合される。CDMAコントローラ124は、複数のDMAチャンネルをサポートする。各DMAチャンネルは、記述子を経てDMAを遂行するようにプログラムされ、そしてDMAチャンネルにおけるDMA動作は、並列に行われる。一般的に、DMAチャンネルは、ソースからターゲットへの論理的転送経路である。各チャンネルは、他のDMAチャンネルとは論理的に独立している。即ち、1つのチャンネルにおけるデータの転送は、別のチャンネルにおけるデータの転送に論理的に依存しない。2つ以上のDMAチャンネルがDMA動作でプログラムされる場合には、CDMAコントローラ124は、転送を同時に遂行するように構成される。例えば、CDMAコントローラ124は、各DMA動作のソースからデータの部分を読み取ることと、それらの部分をターゲットへ書き込むことを交番させてもよい。CDMAコントローラ124は、キャッシュブロック間でチャンネルを交番させて一度に1つのキャッシュデータブロックを転送してもよいし、或いは一度に1ワード例えば、4バイト又は8バイトのような他のサイズを転送しそしてワード間で交番させてもよい。複数のDMA動作が同時に進行するのをサポートするための任意のメカニズムが使用される。CDMAコントローラ124は、ソースから行先へ転送されるデータを記憶するためにバッファを含むが、バッファは、一時的な記憶に使用されるだけである。従って、DMA動作は、CDMAコントローラ124がソースからデータを読み取りそしてそのデータを行先に書き込むことを含む。従って、データは、DMA動作の一部分としてCDMAコントローラ124を通して流れる。特に、メモリ124からのDMA読み取りのためのDMAデータは、メモリコントローラ104を通り、SIU106を経て、CDMAコントローラ124を通して周辺コンポーネント126-132へ、NIC110へ、及びVPU116へ及びおそらくは周辺コンポーネントが結合されるインターフェイスへ適宜に流れる。メモリへのDMA書き込みのためのデータは、逆方向に流れる。内部メモリに対するDMA読み取り/書き込み動作は、周辺コンポーネント126-132、NIC110、及びVPU116から、必要に応じてSIU106を経て、CDMAコントローラ124を通して、DMA動作に含まれる他の周辺コンポーネントNIC110及びVPU116を含むへ流れる。1つの実施形態において、プロセッサ114により実行されるインストラクションは、プログラムされた入力/出力PIO動作と称される読み取り及び/又は書き込み動作を使用して、周辺コンポーネント126-132、NIC110、VPU116、及び/又はメモリ102又はROM142のような種々のメモリの1つ以上とも通信する。PIO動作は、集積回路103により周辺コンポーネント126-132、NIC110又はVPU116へ及び特に、例えば、コンポーネントにおけるROM142又はレジスタ138のようなレジスタ又は他の読み取り可能/書き込み可能なリソースへマップされるアドレスを有する。又、図1には明確に示されていないが、NIC110及びVPU116は、PIO動作に含まれるレジスタ又は他の読み取り可能/書き込み可能なリソースも含むことに注意されたい。メモリ102に向けられるPIO動作は、集積回路103によりメモリ102へマップされるアドレスを有する。或いは又、PIO動作は、メモリ読み取り/書き込み動作とは区別できる形態で例えば、SIU106においてメモリ読み取り/書き込み動作をエンコードする異なるコマンドを使用して、メモリ対PIOを指示するための側波帯信号又は制御信号を使用して、等々プロセッサ114により送信される。PIO送信は、そのような実施のため、周辺コンポーネント126-132、NIC110又はVPU116及びアドレスされたリソース、或いはメモリ102をPIOアドレススペース内において識別するアドレスも依然含む。1つの実施形態において、PIO動作は、CDMAコントローラ124と同じ相互接続部を使用し、そしてCDMAコントローラ124に結合された周辺コンポーネントに対して、CDMAコントローラ124を通して流れる。従って、PIO動作は、プロセッサ114により、SIU106この実施形態では、L2キャッシュ112を通して、CDMAコントローラ124、及びターゲットとする周辺コンポーネントへ発生される。或いは又、周辺コンポーネント126-132は、PIO通信のためにSIU106に結合されるNIC110及びVPU116と同様に。周辺コンポーネント126-132へのPIO動作は、1つの実施形態では、SIU106から直接コンポーネントへ流れる即ち、CDMAコントローラ124を通らない。一般的に、周辺コンポーネントは、プロセッサと共に集積回路103に含まれるべき望ましい回路を備えている。周辺コンポーネントは、集積回路103の他のコンポーネントが周辺コンポーネントと通信できるようにする定義された機能及びインターフェイスを有する。例えば、VPU116のような周辺コンポーネントは、グラフィックプロセッサを含むディスプレイパイプのようなビデオコンポーネントを含み、そしてDCU118のような周辺コンポーネントは、ディスプレイコントローラ回路のような他のビデオコンポーネントを含む。NIC110は、イーサネット登録商標メディアアクセスコントローラMAC又はワイヤレスフィデリティWiFiコントローラのようなネットワークコンポーネントを含む。他の周辺コンポーネントは、デジタル信号プロセッサ、ミクサ、等のオーディオコンポーネントや、ユニバーサルシリアルバスUSBのような種々のインターフェイス上で通信するコントローラや、PCIエクスプレスPCIe、シリアル周辺インターフェイスSPI、フラッシュメモリインターフェイス、等の周辺コンポーネント相互接続部PCI又はその変形、を含む。上述したように、周辺コンポーネント126-132、NIC110及びVPU116の1つ以上は、PIO動作を経てアドレスできるレジスタ例えば、図示されたレジスタ138-140であるが、NIC110及び/又はVPU116内の図示されていないレジスタもを含む。これらレジスタは、周辺コンポーネントのプログラム可能なオプション例えば、VPU116におけるビデオ及び画像処理のためのプログラム可能なオプションを構成するコンフィギュレーションレジスタ、周辺コンポーネントの状態を指示するために読み取られる状態レジスタ、等を含む。同様に、周辺コンポーネントは、ROM142のようなメモリを含む。ROMは、周辺コンポーネントにより使用される変化のないデータ、周辺コンポーネント126-132内に埋め込まれたプロセッサにより実行されるコード、等を記憶する。メモリコントローラ104は、システムインターフェイスユニット106からのメモリ要求を受け取るように構成される。メモリコントローラ104は、取り付けられたメモリ102を定義したインターフェイスを使用して要求を完了する書き込み要求に対し受け取ったデータをメモリに書き込むか、又は読み取り要求に応答してメモリ102からデータを与えるためにメモリにアクセスするように構成される。メモリコントローラ104は、任意の形式のメモリ102、例えば、ダイナミックランダムアクセスメモリDRAM、同期DRAMSDRAM、倍データレートDDR、DDR2、DDR3、等SDRAM、低パワーDDR2LPDDR2SDRAM、RAMBUSDRAMRDRAM、スタティックRAMSRAM、等とインターフェイスするように構成される。メモリは、デュアルインラインメモリモジュールDIMM、シングルインラインメモリモジュールSIMM、等のように、複数のメモリバンクとして配列されてもよい。1つの実施形態において、パッケージオンパッケージPOP又はチップオンチップCOCコンフィギュレーションの集積回路10に1つ以上のメモリチップが取り付けられる。他の実施形態では、図1に示すコンポーネントのサブセット又はスーパーセットを含むコンポーネントの他の組み合わせ及び/又は他のコンポーネントが包含されることに注意されたい。所与のコンポーネントの1つの例が図1に示されているが、他の実施形態では、所与のコンポーネントの1つ以上の例が含まれる。図2は、システムメモリであるメモリ202に画像フレーム情報が記憶されそしてディスプレイパイプ212に与えられる規範的システムの概略を示す部分ブロック図である。図2に示すように、メモリ202は、ビデオフレーム/情報を記憶するためのビデオバッファ206と、画像フレーム情報を記憶するための1つ以上ここに示す実施形態では、全部で2つの画像フレームバッファ208及び210とを備えている。ディスプレイパイプ212は、図2の実施形態ではUI214及び216として示された1つ以上のユーザインターフェイスUIユニットを含み、これらは、メモリ202に結合されて、そこから、画像フレームデータ/情報をフェッチする。ビデオパイプ又はプロセッサ220は、メモリ202、特に、ビデオバッファ206からビデオデータをフェッチし、そしてそのビデオデータに対して種々の動作を遂行するように構成される。UI214及び216、並びにビデオパイプ220は、各々、フェッチされた画像フレーム情報及びビデオ画像情報を混合ユニット218に与えて、バッファ222に記憶される出力フレームを発生し、このバッファから、その出力フレームは、例えば、LCDのようなディスプレイ装置図示せずに表示するためにディスプレイコントローラ224へ送られる。1組の実施形態において、UI214及び216は、バッファ208及び210に記憶されたフレーム当たり少なくとも1つのアクティブな領域を画成するようにプログラムできる1つ以上のレジスタを備えている。アクティブな領域は、表示されるべきピクセルを含む画像フレーム内の領域を表わし、一方、フレームのアクティブな領域以外のピクセルは表示されない。フレームバッファ208及び210からピクセルをフェッチするために要求されるアクセスの回数を減少するため、メモリ202特にフレームバッファ208及び210からフレームをフェッチするときに、UI214及び216は、UI214及び216内のレジスタのコンテンツにより定義されたフレームのアクティブな領域内にある所与のフレームのピクセルのみをフェッチする。フレームのアクティブな領域外のピクセルは、混合値0に対応するアルファ値を有すると考えられる。換言すれば、フレームのアクティブな領域外のピクセルは、透明であるか、又は不透明度0で、ひいては、得られる表示フレームに影響を与えないものとして自動的に処理される。その結果、フェッチされたピクセルは、他のフレームからのピクセル、及び/又はビデオパイプ220により混合ユニット218へ送られた処理されたビデオフレーム1つ又は複数からのピクセルと混合される。図3は、ディスプレイパイプ212の一実施形態300のより詳細な論理図である。1組の実施形態において、ディスプレイパイプ300は、メモリ又はあるアドレス可能な形態のメモリ、例えば、図2のメモリ202に存在するグラフィック及びビデオデータを、LCD及びアナログ/デジタルTVディスプレイの両方をサポートするディスプレイコントローラ1つ又は複数へ配送するように機能する。ビデオデータは、ディザされ、スケーリングされ、RGBカラースペースへ変換され、そして指定数例えば、2までのRGBグラフィックユーザインターフェイス平面と混合される。ディスプレイパイプ300は、それ自身のクロックドメインにおいて実行され、そして異なるサイズ及びタイミング要件のディスプレイをサポートするためにディスプレイコントローラに対して非同期インターフェイスをなすことができる。ディスプレイパイプ300は、1つ以上のこのケースでは、2つのユーザインターフェイスUIブロック304及び322図2のUI214及び216に対応すると、混合ユニット310図2の混合ユニット218に対応すると、ビデオパイプ328図2のビデオパイプ220に対応すると、パラメータFIFO352と、マスター及びスレーブホストインターフェイス302及び303とで構成される。図3の実施形態に示されたブロックは、モジュラーであり、ある程度の再設計で、ユーザインターフェイス及びビデオパイプは、追加又は除去することができ、或いは例えば、ホストマスター又はスレーブインターフェイス202及び303を交換してもよい。ディスプレイパイプ300は、メモリからデータをフェッチし、そのデータを処理し、次いで、それを、非同期FIFO320を通して外部ディスプレイコントローラに与えるように設計される。ディスプレイコントローラは、各垂直帰線消去インターバルの始めにアクチベートされる垂直帰線消去インターバルVBI信号を通してディスプレイのタイミングを制御することができる。この信号は、ディスプレイパイプ300が、フレーム特に、フレーム内のピクセルの処理を初期化再スタート及びスタート進行させるようにする。初期化とスタートとの間で、そのフレームに独特のコンフィギュレーションパラメータが変更される。変更されないパラメータは、以前のフレームからの値を保持する。ピクセルが処理されて出力FIFO320に入れられると、ディスプレイコントローラは、ディスプレイコントローラのクロック周波数図3にvclkと示されたでピクセルを除去するために信号pop信号と称されるを発生する。図3に示す実施形態では、各UIユニットは、とりわけ、アクティブな領域情報、ベースアドレス情報、及び/又はフレームサイズ情報を含む画像フレーム情報を保持するために各々1つ以上のレジスタ319a-319n及び321a-321nを備えている。各UIユニットは、又、フレーム情報、又は特に、所与のフレームに含まれたピクセルをメモリからホストマスターインターフェイス302を通してフェッチするように動作するフェッチユニット306及び324も各々備えている。1組の実施形態において、フェッチユニット306及び324は、レジスタ319a-319n及び321a-321nのコンテンツにより定義された所与のフレームのアクティブな領域内の所与のフレームのピクセルのみをフェッチする。フェッチされたピクセルは、各FIFO308及び326へ送られ、そこから、UIユニットは、フェッチされたピクセルを、混合ユニット310、特に、混合ユニット310内のレイヤ選択ユニット312へ送る。混合ユニット310は、UI304及び322から得たフェッチされたピクセルを、他のフレームからのピクセル及び/又はビデオパイプ328から得たビデオピクセルと混合する。それらピクセルは、混合素子314、316及び318において混合されて、出力フレーム1つ又は複数を発生し、これは、次いで、FIFO320へ通され、FIFO320に結合されたディスプレイコントローラインターフェイスにより検索され、選択されたディスプレイ、例えば、LCDに表示される。混合ユニット310の全体的な動作について以下に述べる。混合ユニット310は、図3に示すように、ディスプレイパイプ300の後端に位置される。UI304及び322並びにビデオパイプ328からピクセルのフレームを受け取り、そしてレイヤ選択ユニット312を通してレイヤごとにそれらを一緒に混合する。最終的に生じるピクセル各々10ビットのRGBは、ビデオパイプのクロックレートclkで出力FIFO320にキューアップされ、そしてディスプレイコントローラのクロックレートvclkでディスプレイコントローラによりフェッチされる。混合ユニット310へのソースUI304及び326、及び/又はビデオパイプ328は、指定のピクセル位置例えば、0、0でスタートするピクセルにおいて、全フレームに対するピクセルデータ及びピクセルごとのアルファ値8ビットであって、所与のピクセルに対する透明度を定義するを、巾、表示巾、及び高さ、表示高さと共に与える。混合ユニット310は、一度に1つのレイヤに対して機能的に作用する。最低レベルのレイヤは、バックグランドカラー混合素子314に与えられるBGとして定義される。レイヤ1は、レイヤ0と混合される混合素子316において。次のレイヤであるレイヤ2は、混合素子316からの出力と混合され混合素子318において、等々となって、全てのレイヤが混合されるまで行われる。簡単化のために、3つの混合素子314-318しか示されていないが、ディスプレイパイプ300は、望ましい処理レイヤ数に基づき混合素子をより多く含んでもよいし、より少なくてもよい。各レイヤレイヤ1でスタートしては、ソースがいずれのレイヤ上であるかプログラムで選択されるよう保証するために、そのソースがどこからのものであるか指定する。上述し、又、図示されたように、混合ユニット310は、混合素子314-318を使用して3つのレイヤ上で選択されるべき3つのソースUI304及び322、並びにビデオパイプ328を有している。又、混合ユニット310の出力においてCRC繰り返し冗長チェックも遂行される。又、混合ユニット310は、出力ピクセルがディスプレイコントローラへ送られずに出力ピクセルに対してCRCが遂行されるだけであるCRC専用モードに入れられてもよい。各ソースUI304及び322、並びにビデオパイプ328は、ピクセルごとのアルファ値を与える。アルファ値は、ピクセルごとの混合を行うのに使用されるか、スタティックなフレームごとのアルファ値例えば、飽和アルファで無効化されるか、又はスタティックなフレームごとのアルファ値例えば、分解アルファと結合される。ソースの有効領域以外のピクセル位置は、混合には使用されない。その下のレイヤは、そのピクセル位置が0のアルファ値を有するがごときであることを示す。所与のピクセルに対する0のアルファ値は、所与のピクセルが見えず、表示されないことを指示する。1組の実施形態において、アクティブな領域と称される有効ソース領域は、有効なピクセルデータを含むフレーム内のエリアとして定義される。アクティブな領域に対するピクセルデータは、UI304及び322によってメモリからフェッチされ、そしてFIFO308及び326内に各々記憶される。アクティブな領域は、全フレームの左上隅0、0からの開始及び終了X、Yオフセットにより指定される。開始オフセットは、アクティブな領域の左上隅を定義し、そして終了オフセットは、アクティブな領域の右下隅の後のピクセル位置を定義する。開始オフセット以上で且つ終了オフセット未満の座標をもつ位置にあるピクセルは、有効領域にあると考えられる。アクティブな領域の数を指定することができる。例えば、1組の実施形態において、各フレーム内に4つまでのアクティブな領域があり、それらは、領域イネーブルビットによって指定される。開始及び終了オフセットは、ピクセル位置に整列される。アクティブな領域を含む全フレームが混合ユニット310へ送られる。フレーム内にはあるがアクティブな領域内にないピクセルは、表示されず、それ故、アクティブな領域以外のピクセルが0のアルファ値を有するかのように、混合動作には関与しない。別の実施形態では、混合ユニット310は、全フレームを受け取るのではなく、フレームのアクティブな領域のみに対するピクセルデータを受け取り、そしてピクセルを受け取っていないフレーム内のエリアを、0の混合値アルファ値を有するピクセルを受け取ったかのように自動的に処理するように設計される。1組の実施形態において、1つのアクティブな領域がUI304レジスタ319a-319nにおける内及び/又はUI322レジスタ321a-321nにおける内に画成され、そして表示行先フレーム内において再配置される。フレーム内にアクティブな領域をどのように画成するかと同様に、フレームは、ピクセル及びアドレスフォーマットによって定義されるが、アクティブな領域は、1つしか指定されない。このアクティブな領域は、そのフレーム内にX及びYピクセルオフセットを与えることにより行先フレーム内において再配置される。1つのアクティブな領域及び行先位置は、ピクセル位置に整列される。他の実施形態も、複数のアクティブな領域を画成する情報をレジスタ319a-319n及びレジスタ321a-321nに記憶し、そしてそれらアクティブな領域の1つ以上を、上述した行先フレーム内に再配置されるアクティブな領域として指定することにより、指定される複数のアクティブな領域の組み合わせを等しく含むことに注意されたい。1組の実施形態において、フェッチユニット330を使用して、ビデオパイプ328は、ビデオフレームデータ/情報をメモリからホストマスターインターフェイス302を通してYCbCrフォーマットのような種々のフォーマットでフェッチし、そしてランダムノイズディザをサンプルに挿入しディザユニット332、データをバッファしたバッファ334後に垂直及び水平の両方向にそのデータをスケーリングしスケーラー336及び338、そしてそのデータをRGBカラースペースへ変換するカラースペースコンバータユニット340。RGBデータは、次いで、バッファされFIFO342、そして混合ユニット310へ送られて、上述したように他のRGB平面と混合される。1組の実施形態において、パラメータFIFO352は、レジスタ319a-319n、321a-321n、317a-317n及び323a-323nに対するプログラミング情報を記憶するのに使用される。パラメータFIFO352には、メモリからホストマスターインターフェイス302を通してプログラミング情報を得るコントロールロジック344によってこのプログラミング情報が充填される。又、ある実施形態では、パラメータFIFO352には、進歩型高性能バスAHBを通りホストスレーブインターフェイス303を経てプログラミング情報が充填される。図4は、2つのアクティブな領域を含むフレーム400を例示する図である。上述したように、フレーム内のアクティブな領域は、いかなる数でも定義できるが、規範的なフレーム400ではアクティブな領域が2つだけ定義されている。フレーム400の左上隅のピクセル410は、0、0座標位置として定義され、それに基づいて、アクティブな領域402及び404が画成される。例えば、アクティブな領域402は、アクティブな領域402の左上隅及び右下隅を定義するピクセル406a及び406bに基づいて各々画成される。同様に、アクティブな領域404は、アクティブな領域404の左下隅及び右上隅を定義するピクセル408a及び408bに基づいて各々画成される。全体的に、アクティブな領域内で対角方向に互いに対向して位置する2つの隅は、アクティブな領域を画成するのに使用される。次いで、アクティブな領域の位置は、フレームの特定基準点、例えば、0、0位置からのピクセル406a及び406bのオフセット値と、ピクセル408a及び408bのオフセット値とを与えることにより、定義される。1組の実施形態において、フレーム内のアクティブな領域は、別の画像又はビデオストリームの上に現れるようにグラフィックオーバーレイを表わす。例えば、アクティブな領域は、ビデオストリーム上に重畳されるスタティック画像を表わす。再び図3を参照すれば、ビデオパイプ328は、ビデオストリームを混合ユニット310へ送り、一方、UI304及び322は、ビデオストリーム上に表示されるべきスタティック画像オーバーレイを表わすアクティブな領域内のピクセルを伴う画像フレームを送る。このケースでは、FIFO320からディスプレイコントローラへ送られる出力フレームは、ビデオパイプ328からのビデオピクセル情報を含み、そのビデオピクセル情報の上にはFIFO308及び/又は326からフェッチされたピクセルが重畳され、それらは、フェッチされたピクセルのアルファ値及び他の関連特性に基づいて混合ユニット310により一緒に混合されたものである。図5は、ディスプレイパイプのようなグラフィック処理システムにおいて画像フレームに対するピクセル又は特に画像フレーム内のピクセルをどのように定義してフェッチするかの動作を示すフローチャートである。フレームのアクティブな領域を画成し502、フレームのアクティブな領域内のピクセルは表示するが、アクティブな領域以外のピクセルは表示しない。フレームのピクセル情報が記憶されるシステムメモリであるメモリからフレームをフェッチし、フレームの画成されたアクティブな領域内のピクセルのみをフェッチする504。次いで、フェッチされたピクセルを1つ以上の他のフレームからのピクセル又はビデオストリームからのピクセルと結合させる508。次いで、混合されたピクセルから出力フレームを発生する508。ある実施形態では、出力フレームは、LCDのようなディスプレイに表示するためディスプレイコントローラへ送られる。図6は、グラフィック処理/ディスプレイシステムのメモリからピクセルをフェッチするために画像フレーム情報をどのように定義し使用するかの動作を示すフローチャートである。処理ユニットで実行されるソフトウェアSW、例えば、図1のシステムのプロセッサ114で実行されるSWは、1つ以上のフレームを含む画像情報を、1つ以上のフレームバッファ、例えば、図2のフレームバッファ208及び210へ書き込む602。この情報は、各フレームを作り上げるピクセルのピクセルデータを含む。又、SWは、アクティブな領域の情報を1つ以上のレジスタ、例えば、図3のレジスタ319a-319n及び321a-321nに書き込み604、ここで、レジスタに書き込まれた情報により定義されるアクティブな領域内のピクセルは表示するが、アクティブな領域以外のピクセルは表示しない。1つ以上の画像フレーム、特に、画像フレームを作り上げるピクセルを混合回路へ送り、アクティブな領域内のピクセルのみを与える606。次いで、その与えられたピクセルを、1つ以上の他の画像フレームのピクセル及び/又はビデオストリームのピクセルと混合する608。選択されたディスプレイに表示するためにその混合されたピクセルから出力フレーム1つ又は複数を発生する610。当業者であれば、以上の開示から多数の変更や修正が明らかであろう。そのような変更や修正は以下の特許請求の範囲内に包含されることが意図される。