半導体基板と、前記半導体基板の上方に形成された下部電極と、前記下部電極の上に形成された誘電体膜と、前記誘電体膜の上に前記下部電極と重なるように形成された上部電極と、を備え、前記下部電極の上面と側面は、前記下部電極の中央部分の厚さよりも大きい曲率半径を持つ第1曲面で、角部が形成されないように接続され、前記下部電極は、前記下部電極の側面に前記下部電極の中央部分の厚さよりも大きい曲率半径を持つ第2曲面を形成することにより、前記下部電極の外周に向かうほど薄く形成されたことを特徴とするMIMキャパシタ。前記半導体基板の上に、凹部を有するように形成された絶縁膜を備え、前記下部電極は、前記絶縁膜の上に前記凹部を埋めるように形成されたことを特徴とする請求項1に記載のMIMキャパシタ。前記半導体基板に凹部が形成され、前記下部電極は、前記半導体基板の上に前記凹部を埋めるように形成されたことを特徴とする請求項1に記載のMIMキャパシタ。前記上部電極の面積は、前記下部電極の面積以上であることを特徴とする請求項1乃至3のいずれか1項に記載のMIMキャパシタ。半導体基板の上方に、第1開口を有する第1レジストを形成する工程と、前記第1レジストの上に、前記第1レジストと重なる部分と、前記第1レジストに対するひさし部分とを有し、前記第1開口よりも開口幅の狭い第2開口が前記第1開口と重なるように形成された第2レジストを形成する工程と、スパッタ法により前記第2開口直下、及び前記ひさし部分直下に下部電極を形成する工程と、前記第1レジスト及び前記第2レジストを除去する工程と、前記下部電極の上に誘電体膜を形成する工程と、前記誘電体膜の上に前記下部電極と重なるように上部電極を形成する工程と、を備えたことを特徴とするMIMキャパシタの製造方法。請求項1乃至4のいずれか1項に記載のMIMキャパシタを備えた半導体装置。下部電極の上面と側面は略直角な角部で接続されることがある。また、下部電極の側面と底面も略直角な角部で接続されることがある。このような下部電極の上に誘電体膜を形成すると、これらの角部を起点として誘電体膜中に堆積界面が形成されることがある。堆積界面は、MIMキャパシタのリーク電流や劣化の原因となる。本発明は、上述のような課題を解決するためになされたもので、堆積界面のない誘電体膜を有するMIMキャパシタとその製造方法、並びにそのようなMIMキャパシタを備えた半導体装置を提供することを目的とする。本発明に係るMIMキャパシタは、半導体基板と、該半導体基板の上方に形成された下部電極と、該下部電極の上に形成された誘電体膜と、該誘電体膜の上に該下部電極と重なるように形成された上部電極と、を備える。そして、該下部電極の上面と側面は、該下部電極の中央部分の厚さよりも大きい曲率半径を持つ第1曲面で、角部が形成されないように接続され、該下部電極は、該下部電極の側面に該下部電極の中央部分の厚さよりも大きい曲率半径を持つ第2曲面を形成することにより、該下部電極の外周に向かうほど薄く形成されたことを特徴とする。本発明に係るMIMキャパシタの製造方法は、半導体基板の上方に、第1開口を有する第1レジストを形成する工程と、該第1レジストの上に、該第1レジストと重なる部分と、該第1レジストに対するひさし部分とを有し、該第1開口よりも開口幅の狭い第2開口が該第1開口と重なるように形成された第2レジストを形成する工程と、スパッタ法により該第2開口直下、及び該ひさし部分直下に下部電極を形成する工程と、該第1レジスト及び該第2レジストを除去する工程と、該下部電極の上に誘電体膜を形成する工程と、該誘電体膜の上に該下部電極と重なるように上部電極を形成する工程と、を備えたことを特徴とする。本発明に係る半導体装置は、半導体基板と、該半導体基板の上方に形成された下部電極と、該下部電極の上に形成された誘電体膜と、該誘電体膜の上に該下部電極と重なるように形成された上部電極と、を備え、かつ該下部電極の上面と側面は、該下部電極の中央部分の厚さよりも大きい曲率半径を持つ第1曲面で、角部が形成されないように接続され、該下部電極は、該下部電極の側面に該下部電極の中央部分の厚さよりも大きい曲率半径を持つ第2曲面を形成することにより、該下部電極の外周に向かうほど薄く形成されたMIMキャパシタを備えたことを特徴とする。本発明によれば、下部電極に角部を形成しないように下部電極に曲面を形成するので、堆積界面のない誘電体膜を形成できる。実施の形態1.図1は、本発明の実施の形態1に係るMIMキャパシタの断面図である。MIMキャパシタ10は、半導体基板12を備えている。半導体基板12はSiで形成されている。半導体基板12の上には絶縁膜14が形成されている。絶縁膜14はSiNで形成されている。絶縁膜14の上には下部電極16が形成されている。下部電極16はTiで形成されている。下部電極16は絶縁膜14の一部に形成されている。下部電極16の上にこれを覆うように誘電体膜18が形成されている。誘電体膜18はSiNで形成されている。誘電体膜18の上には下部電極16と重なるように上部電極20が形成されている。上部電極20はTiで形成されている。このようにMIMキャパシタ10は、下部電極16と上部電極20で誘電体膜18を挟んで形成されている。図2は、下部電極の形状を示す断面図である。下部電極16は、第1曲面R1と第2曲面R2を有している。第1曲面R1は、下部電極16の中央部分の厚さdよりも大きい曲率半径を有している。この第1曲面R1は、下部電極16の上面と側面を接続している。そのため、下部電極16の上面と側面は滑らかに接続され、この接続部分に角部はない。図2において、第1曲面R1に向かう矢印の長さは第1曲面R1の曲率半径を表す。該矢印の始点は第1曲面R1の曲率中心を表す。第2曲面R2は、下部電極16の側面に下部電極16の中央部分の厚さdよりも大きい曲率半径を有するように形成されている。第2曲面R2を形成することにより、下部電極16は外周に向かうほど薄くなっていく。図2において、第2曲面R2に向かう矢印の長さは第2曲面R2の曲率半径を表す。該矢印の始点は第2曲面R2の曲率中心を表す。下部電極16に第1曲面R1と第2曲面R2が形成されたことで、下部電極16の表面は角がない滑らかな面となっている。図3は、本発明の実施の形態1に係るMIMキャパシタの平面図である。上部電極20は方形に形成されている。続いて、本発明の実施の形態1に係るMIMキャパシタの製造方法を説明する。まず、絶縁膜の上に第1レジストを形成する。図4は、絶縁膜の上に第1レジストを形成したことを示す断面図である。第1レジスト30には第1開口30aを形成する。次いで、第2レジストを形成する。図5は、第2レジストを形成したことを示す断面図である。第2レジスト32は、第1レジスト30の上に、第1レジスト30と重なる部分32aと、第1レジストに対するひさし部分32bとを有する。第2レジスト32には、第1開口30aと重なるように第2開口32cを形成する。第2開口32cは、第1開口30aよりも開口幅が狭い。こうして、第1レジスト30と第2レジスト32からなる2層レジストを形成する。次いで、下部電極16を形成する。図6は、下部電極を形成したことを示す断面図である。下部電極16は、スパッタ法を用いてTiを堆積させることで形成する。スパッタ法により第2開口32c直下、及びひさし部分32b直下に下部電極16を形成する。ひさし部分32b直下に供給されるTiは第2開口32c直下に供給されるTiより少ないので、ひさし部分32b直下では第2開口32c直下よりTiが薄く形成される。なお、このスパッタに伴い、第2レジスト32の上にもTi膜34が形成される。次いで、第1レジスト30及び第2レジスト32をレジスト剥離液で除去する。図7は、第1レジスト及び第2レジストを除去したことを示す断面図である。この工程では第1レジスト30及び第2レジスト32を除去するとともに、第2レジスト32の上のTi膜34もリフトオフする。次いで、下部電極16の上に誘電体膜18を形成する。さらに、誘電体膜18の上に下部電極16と重なるように上部電極20を形成する。こうして図1に示すMIMキャパシタ10が完成する。ここで、本発明の意義の説明に先立ち、本発明の理解を容易にするために比較例について説明する。図8は、比較例のMIMキャパシタを示す断面図である。このMIMキャパシタは、下部電極102の上面と側面が略直角な角部で接続されている。また、下部電極102の側面と底面も略直角な角部で接続されている。このような下部電極102上に誘電体膜104を形成すると、これらの角部を起点として誘電体膜104中に堆積界面104aが形成されることがある。堆積界面104aはMIMキャパシタのリーク電流や劣化の原因となることがある。特に、堆積界面104aの直上に上部電極を形成すると、MIMキャパシタのリーク電流や劣化が起りやすい。堆積界面104aの直上に上部電極を形成することを避けようとすれば、上部電極は下部電極よりも小面積とせざるを得ない。つまり、図8に示す距離a典型的には2μm程度の分だけ上部電極106の面積を下部電極102の面積より小さくしなければならない。下部電極が形成されているにも関わらずその直上に上部電極が無い部分前述のaで示す部分はMIMキャパシタとして作用しないデッドスペースとなる。よって、比較例のMIMキャパシタは小型化に適さない。本発明の実施の形態1に係るMIMキャパシタ10によれば、下部電極16に第1曲面R1と第2曲面R2が形成されているので、誘電体膜18は角部のない滑らかな表面で形成された下部電極16に形成される。よって、堆積界面のない誘電体膜18を形成し、MIMキャパシタ10のリーク電流や劣化を抑制できる。本発明の実施の形態1に係るMIMキャパシタ10によれば、誘電体膜18に堆積界面が形成されないので、上部電極20の面積を必要なだけ大きく形成できる。よって、必要な分だけ上部電極20の面積を確保して、MIMキャパシタ10を小型化できる。MIMキャパシタ10は、例えばMMICなどの半導体装置に大量に使用されるので、個々のMIMキャパシタ10を小型化することは半導体装置全体の面積縮小に大きく貢献する。なお、本発明の実施の形態1に係るMIMキャパシタ10では、上部電極20の面積を下部電極16の面積と同程度としてデッドスペースが生じないようにしている。本発明によれば、MIMキャパシタの特性の最適化のために上部電極の面積を下部電極の面積より大きくしてもよい。図9は、上部電極の面積を下部電極の面積よりも大きくしたMIMキャパシタの断面図である。上部電極40の幅L1は下部電極42の幅L2よりも大きくなっている。このように、本発明によれば、弊害なく上部電極の面積を下部電極の面積以上とすることができる。本発明の実施の形態1に係るMIMキャパシタの製造方法によれば、ひさし部分32bを有するように2層レジストを形成した上でスパッタ法により下部電極16を形成する。スパッタ法は、蒸着法などに比べて金属材料の拡散回り込みが大きいので、ひさし部分32bの直下にも下部電極16を形成できる。しかも、ひさし部分32bの直下の下部電極には、第1曲面R1と第2曲面R2を形成できる。ところで、下部電極16は、絶縁膜14の上でなく半導体基板12の上に直接形成してもよい。図10は、半導体基板の上に下部電極を形成したMIMキャパシタを示す断面図である。下部電極16は、半導体基板12の上方に形成されれば、半導体基板12の上に形成しても絶縁膜14の上に形成してもよい。半導体基板12はSiに限らず、例えば、GaAs、InP、GaN、又はSiCなどで形成してもよい。絶縁膜14及び誘電体膜18はSiNに限らず、例えば、SiON、SiO、AlO、TaO、ZrO、HfO、STOチタン酸ストロンチウム、BSTチタン酸バリウムストロンチウム、又はこれらの積層構造などで形成してもよい。下部電極16と上部電極20はTiに限らず、例えば、Au、Al、Pt、Mo、又はこれらの積層構造などで形成してもよい。実施の形態2.本発明の実施の形態2に係るMIMキャパシタ及びその製造方法は、実施の形態1との共通点が多いので実施の形態1との相違点を説明する。図11は、本発明の実施の形態2に係るMIMキャパシタの断面図である。半導体基板12の上には、凹部50aを有する絶縁膜50が形成されている。下部電極52は、絶縁膜50の上に凹部50aを埋めるように形成されている。続いて、本発明の実施の形態2に係るMIMキャパシタの製造方法を説明する。まず、第1レジスト及び第2レジストを形成する。図12は、第1レジスト及び第2レジストを形成したことを示す断面図である。次いで、第1開口30aにより露出した絶縁膜14をエッチングし凹部を形成する。図13は、絶縁膜に凹部を形成したことを示す断面図である。凹部50aは、ドライエッチングにより形成される。ドライエッチングは、特に限定されないが例えば、RIEReactiveIonEtching、ICP、又はECRなどの方法を用いる。次いで、下部電極を形成する。図14は、下部電極を形成したことを示す断面図である。下部電極52は、凹部50aを埋めるように形成する。次いで、第1レジスト30及び第2レジスト32を除去するとともに、第2レジスト32の上のTi膜34もリフトオフする。図15は、第1レジスト及び第2レジストを除去したことを示す断面図である。次いで、下部電極52の上に誘電体膜18を形成する。さらに、誘電体膜18の上に下部電極52と重なるように上部電極20を形成する。こうして図11に示すMIMキャパシタ10が完成する。ところで、下部電極形成時にひさし部分32b直下に多くのTi材料が供給されると、下部電極が第1レジスト30の側面に到達し第1開口30aの幅いっぱいに形成されることがある。この場合、下部電極に段差角部が形成され、当該段差により誘電体膜に堆積界面が生じることがある。ところが、本発明の実施の形態2に係るMIMキャパシタによれば、絶縁膜50の凹部50aを埋めるように下部電極52を形成するので、下部電極が第1レジスト30の側面に到達することを防止できる。よって、下部電極における段差角部形成を防止できる。本発明の実施の形態2に係るMIMキャパシタでは、絶縁膜に凹部を形成したが、半導体基板に凹部を形成してもよい。図16は、半導体基板に凹部を形成したことを示す図である。半導体基板54には凹部54aが形成されている。下部電極52は凹部54aを埋めている。また、本発明の実施の形態2に係るMIMキャパシタとその製造方法は、少なくとも実施の形態1と同程度の変形が可能である。本発明に係るMIMキャパシタは小型化に好適であるので、これを半導体装置に搭載することにより、半導体装置を小型化できる。また、本発明に係るMIMキャパシタはリーク電流や劣化の抑制に好適であるので、これを半導体装置に搭載することにより、高性能な半導体装置を得ることができる。