交流ACトライアックTriodeforAlternatingCurrentTRIACを有するトランスの一次側及び、トランスの二次側を有する電力変換器に適用可能な適応ブリーダ回路であり、前記電力変換器により入力電圧を、パルス幅変調信号を通して前記トランスの一次側に選択的に接続したり接続しなかったりすることができるとともに、前記ACトライアックは、保持電流及び当該ACトライアックを流れる入力電流を有する適応ブリーダ回路であって、前記保持電流及び前記入力電流に従って前記パルス幅変調信号のスイッチのON/OFF比デューティ比を調節するために用いられるブリーダ回路を備え、前記入力電流が前記保持電流よりも小さいと、前記ブリーダ回路が、前記入力電流が前記保持電流まで回復するように、前記パルス幅変調信号の前記ON状態の時間を増やすことを特徴とする適応ブリーダ回路。前記ブリーダ回路は、前記電力変換器の前記トランスの一次側に構成され、前記ブリーダ回路によってブリーダ抵抗が、前記パルス幅変調信号の前記デューティ比を制御することで前記入力電流が前記保持電流まで回復すると、前記電力変換器により生じた冗長電力を選択的に消費することができるとともに、前記ブリーダ回路は、前記ACトライアックを流れる前記入力電流に対応している前記トランスの一次側の電流検出信号及び、基準電流信号に従って第1の誤差信号を出力するために用いられる第1の誤差増幅器と、前記第1の誤差信号を受信し、当該第1の誤差信号をランプ信号と比較し、前記パルス幅変調信号を出力するために用いられる第1のコンパレータと、を含むことを特徴とする請求項1に係る適応ブリーダ回路。前記ブリーダ回路は、前記ACトライアックを流れる前記入力電流に対応している前記トランスの一次側の電流検出信号及び、基準電流信号に従って第1の誤差信号を出力するために用いられる第1の誤差増幅器と、前記トランスの二次側の感知信号及び基準電圧信号に従って第2の誤差信号を出力するために用いられる第2の誤差増幅器と、前記第1の誤差増幅器及び前記第2の誤差増幅器に接続され、前記第1の誤差信号及び前記第2の誤差信号を加えることで主制御信号を出力するために用いられる加算器と、前記主制御信号を受信し、当該主制御信号をランプ信号と比較し、前記パルス幅変調信号を出力するために用いられる第1のコンパレータと、を含むことを特徴とする請求項1に係る適応ブリーダ回路。前記ブリーダ回路は、スイッチング信号を出力するために用いられる補助ブリーダ回路をさらに備え、前記補助ブリーダ回路によりブリーダ抵抗が、前記スイッチング信号の前記デューティ比を制御することで前記入力電流が前記保持電流まで回復すると、前記電力変換器によって生じる冗長電力を選択的に消費できるとともに、前記補助ブリーダ回路は、前記加算器に接続され、前記主制御信号の上限値を制限するために用いられる振幅制限器と、振幅を制限した後の前記主制御信号及び定電圧信号に従って、補助制御信号を出力するために用いられる減算器と、前記補助制御信号を受信し、当該補助制御信号を前記ランプ信号と比較し、前記スイッチング信号を出力するために用いられる第2のコンパレータと、を含むことを特徴とする請求項3に係る適応ブリーダ回路。前記補助ブリーダ回路は、前記定電圧信号を出力するとともに、前記ブリーダ抵抗によって消費される電力が、前記入力電流が前記保持電流まで回復する際に生じる前記冗長電力以下であるようにする定電圧コントローラをさらに備えることを特徴とする請求項4に係る適応ブリーダ回路。前記減算器と前記第2のコンパレータとの間に接続されるスイッチ素子をさらに備え、前記スイッチ素子は、第3のコンパレータに接続され、前記第3のコンパレータの出力端のそれぞれは、前記電流検出信号及び前記基準電流信号に接続されて、前記ACトライアックを流れる前記入力電流が前記保持電流よりも大きくなると、前記スイッチ素子をOFFにするようになっていることを特徴とする請求項4に係る適応ブリーダ回路。前記スイッチ素子は、前記入力電圧が最小定格入力電圧よりも小さくなると前記スイッチ素子をOFFにする最小入力電圧検出器にさらに接続されることを特徴とする請求項6に係る適応ブリーダ回路。前記第2のコンパレータは、前記入力電圧が最小定格入力電圧よりも小さくなると出力されている前記スイッチング信号を停止する最小入力電圧検出器にさらに接続されることを特徴とする請求項4に係る適応ブリーダ回路。前記第2のコンパレータにより出力された前記スイッチング信号を受信するために用いられ、第3のコンパレータに接続されるスイッチ素子をさらに備え、前記第3のコンパレータの入力端のそれぞれは、前記電流検出信号及び前記基準電流信号に接続されて、前記ACトライアックを流れる前記入力電流が前記保持電流よりも大きくなると前記スイッチ素子をOFFにするようになっていることを特徴とする請求項4に係る適応ブリーダ回路。前記スイッチ素子は、前記入力電圧が最小定格入力電圧よりも小さくなると前記スイッチ素子をOFFにする最小入力電圧検出器にさらに接続されることを特徴とする請求項9に係る適応ブリーダ回路。前記ブリーダ回路は、前記第1のコンパレータと前記電力変換器との間に接続されるとともに前記入力電圧が最小調光基準信号よりも小さくなると前記パルス幅変調信号の出力を停止するために用いられる調光角度検出回路をさらに備えることを特徴とする請求項3に係る適応ブリーダ回路。前記電力変換器は、フォワード型変換器、半ブリッジ変換器、フルブリッジ変換器又は、ブッシュプル変換器であることを特徴とする請求項1に係る適応ブリーダ回路。したがって、本開示は、先行技術における問題を解決する適応ブリーダ回路を提供することを目的とするものである。本開示は、電力変換器に適用可能な適応ブリーダ回路を提供するものである。前記電力変換器は、トランス当該トランスは一次側及び二次側を備えると、スイッチ素子と、ダイオードと、出力コンデンサと、を備える。前記電力変換器は、パルス幅変調信号によって前記スイッチ素子を制御するので、前記電力変換器の入力電圧は、当該スイッチ素子のON/OF状態によって前記トランスの一次側に、選択的に入力接続されたり、入力接続されなかったりする。前記適応ブリーダ回路は、ブリーダ回路を備える。前記トランスの一次側は、交流ACトライアックを有し、当該ACトライアックを流れる線電流すなわち、前記電力変換器の入力電流は、当該ACトライアックをONにすることができるように、保持電流よりも大きくなる必要がある。そのため、前記ブリーダ回路は、前記保持電流及び前記入力電流に従ってパルス幅変調信号のスイッチのON/OFF比又はデューティ比と呼ばれるを調節する。前記入力電流が前記保持電流よりも小さいと、前記ブリーダ回路は、前記スイッチ素子のON状態の時間を増やして前記変換器の入力電流を前記保持電流まで回復させる。本開示の一実施形態によると、ブリーダ回路は、第1の誤差増幅器と、第2の誤差増幅器と、加算器と、第1のコンパレータと、を備える。前記第1の誤差増幅器は、前記トランスの一次側の電流検出信号及び基準電流信号に従って第1の誤差信号を出力する。前記電流検出信号は、前記ACトライアックを流れる前記入力電流に対応している。前記第2の誤差増幅器は、前記トランスの二次側の感知信号及び基準電圧信号に従って第2の誤差信号を出力する。前記加算器は、前記第1の誤差増幅器及び前記第2の誤差増幅器に接続され、前記第1の誤差信号及び前記第2の誤差信号を加えることで主制御信号を出力する。前記第1のコンパレータは、前記主制御信号を受信し、当該主制御信号をランプ信号と比較して、パルス幅変調信号を出力する。そのため、本開示の適応ブリーダ回路は、前記パルス幅変調信号によって前記ブリーダ回路用の前記スイッチ素子のON/OF状態を制御して、前記ACトライアックを流れる前記入力電流が前記保持電流よりも小さい場合に前記パルス幅変調信号のスイッチのON/OFF比デューティ比を動的に調節する。その結果、前記入力電流が前記保持電流まで回復して、前記ACトライアック及び前記電力変換器の正常な動作が維持される。本開示は、本明細書の以下に示した詳細な説明から更によりよく理解されるものであるが、詳細な説明は、単なる例示に過ぎず本開示を制限するものではない。本開示の詳細な特徴及び利点を、以下の実施形態を通して詳細に説明するが、当業者にとってその詳細な説明の内容は、本開示の技術内容を理解し且つ、その内容に従って本開示を実施するために十分なものである。本明細書の内容、請求項の範囲及び、図面に基づいて、当業者は、関連する本開示の目的及び利点を容易に理解することができる。図1は、本開示の一実施形態に係る、電力変換器に適用された適応ブリーダ回路の回路ブロック図である。図2は、図1の詳細な回路図である。本開示の適応ブリーダ回路を電力変換器の一次側に適用してもよい。電力変換器は、絶縁形変換器に限定されない。本開示の他の実施形態において、図16から図21に示すように、本開示の適応ブリーダ回路を、フォワード型変換器、半ブリッジ変換器、フルブリッジ変換器又は、プッシュプル変換器に適用することもできる。適応ブリーダ回路は、ブリーダ回路を主に備える。ブリーダ回路は、第1の誤差増幅器102と第1のコンパレータ108を備える。第1の誤差増幅器102は、電流センサ24に接続される。第1の誤差増幅器102は、電流検出信号VCS及び基準電流信号VIrefに従って第1の誤差信号Vebを出力する。その後、第1のコンパレータ108が第1の誤差信号Vebを受信し、受信した第1の誤差信号Vebをランプ信号Vrと比較してスイッチング信号又は、パルス幅変調信号と呼ばれるVgbを出力する。ブリーダ回路は、主にスイッチング信号Vgbを出力して、スイッチング信号VgbのスイッチのON/OFF比又は、デューティ比と呼ばれるを制御することでスイッチ素子SbをONにするかどうかを決定するために用いられる。このように、ACトライアック20を流れる入力電流IINが不十分な場合例えば、IINが保持電流IHよりも小さい場合等、ブリーダ回路は、入力電流IINを保持電流IHに近づけることができるようにスイッチング信号Vgbのデューティ比を高める。以下の実施形態を参照して、ブリーダ回路を用いて入力電流IINを保持電流IHよりも大きくすることができる技術の特徴を詳細に説明する。なお、適応ブリーダ回路は、電力変換器28の一次側への適用に限らず、本開示の例示的実施形態として、電力変換器28の補助側に適用することもできるが、本開示の範囲は、これに限定されるものでもない。図3は、本開示の一実施形態に係る、電力変換器に適用された適応ブリーダ回路の回路ブロック図である。図4は、図3の詳細な回路図である。本開示の適応ブリーダ回路も、電力変換器に適用することができるが、当該電力変換器は、フライバック変換器に限定されるものではない。本開示の他の実施形態において、図16から図21に示すように、本開示の適応ブリーダ回路を、フォワード型変換器、半ブリッジ変換器、フルブリッジ変換器又は、プッシュプル変換器に適用することもできる。電力変換器28は、トランスT1と、トランスの一次側11と、トランスの二次側12と、スイッチ素子S1と、ダイオードDSと、出力コンデンサCoutと、を備える。トランスの一次側11は、ローパスフィルタ26を通して入力電圧VINをフィルタリングすることによって得られる電圧VIN2を有する。この入力電圧VINは、ACトライアック20及びブリッジ整流器22を通してAC信号源Vacを整流することによって出力される。トランスの二次側12は、複数の直列形発光ダイオード14を有し、電力変換器28は、整流と電圧変換後の入力電圧VINを通して発光ダイオード14に光を発光させる。ACトライアック20を正常に作動させるためには、ACトライアック20を流れる入力電流IINが、保持電流IHよりも大きくなる必要がある。ブリーダ回路10は、パルス幅変調信号VPWMを出力するために用いられるもので、パルス幅変調信号VPWMによって電力変換器28の入力電圧VINを、スイッチ素子S1のON状態及びOFF状態を制御することでトランスの一次側11に選択的に入力したり入力しなかったりすることができる。ブリーダ回路10は、保持電流IH及びACトライアック20の入力電流IINに従ってパルス幅変調信号VPWMのスイッチのON/OF比又はデューティ比を動的に調節してもよく、入力電流IINが保持電流IHに近づくと、ブリーダ回路10が、パルス幅変調信号VPWMの導通時間を増やすことで入力電流IINを保持電流IHよりも高く維持できるようにしてもよいため、ACトライアック20の正常な動作が維持されるようになっている。図3及び図4は、電流センサ24が電力変換器28のトランスの一次側に位置して変換器28のグランドとブリッジ整流器22との間に接続していることを示す図である。本開示の実施形態によると、電流センサ24は、変換器28の入力電流IINを検出して、電流感知抵抗RSの抵抗に従って電流信号VCSを出力する。電流センサ24は、抵抗RSに限定されるものではなく、図4に示したように他の種類の電流センサを適用することもできる。本開示の範囲は、電流センサ24の接続位置によって制限されるものではない。例えば、図5に示したように、電流センサ24は、線に接続してもよいし、電力変換器28のトランスの一次側11の端部に接続してもよく、ともに本開示の目的を実現することができる。具体的には、ブリーダ回路10は、第1の誤差増幅器102と、第2の誤差増幅器104と、加算器106と、第1のコンパレータ108と、を備える。第1の誤差増幅器102は、電流検出信号VCS及び基準電流信号VIrefに従って第1の誤差信号Vebを出力する。第2の誤差増幅器104は、電力変換器28によってフィードバックされた感知信号Vfb及び基準電圧信号Vrefに従って第2の誤差信号Veを出力する。感知信号Vfbは、図6Aに示したようなトランスの一次側11の一次側レギュレータPSR16の電圧モード制御における一次側フィードバック又は、図6Bに示したようなトランスの二次側12の二次側レギュレータSSRの電圧モード制御における二次側フィードバック又は、図6Cに示したようなSSRの電流モード制御における二次側フィードバックを通して得られる。図6Aにおいて、反射電圧VAUXは、ダイオードDaによってコンデンサCDDを充電することもできるし、PSR16に対してエネルギーを提供することもできる。加算器106は、第1の誤差増幅器102及び第2の誤差増幅器104に接続され、第1の誤差信号Veb及び第2の誤差信号Veを加えることで主制御信号Vseを出力する。そして、第1のコンパレータ108は、主制御信号Vseを受信し、受信した主制御信号Vseをランプ信号Vrと比較し、パルス幅変調信号VPWMを出力する。トランスの一次側11の電流検出信号VCSは、ACトライアック20を流れる入力電流IINに比例する。そのため、基準電流信号VIrefが、ACトライアック20の保持電流IHに対応して構成されると、第1の誤差増幅器102及び第2の誤差増幅器104が電力変換器28及びACトライアック20の入力電流の特徴を動的に反射する。パルス幅変調信号VPWMのデューティ比は、ACトライアック20の正常な動作を維持するために、ACトライアック20の入力電流IIN及び保持電流IHに伴って動的に変化する。図7は、変換器及び適応ブリーダの波形を示す図である。図7a、図7b及び図7dは、適応ブリーダを有する変換器の電流波形を示す。図7aにおいて、適応ブリーダは、時間周期A及び時間周期Bにおいて作動する。時間周期A及びBにおける、変換器の入力電流波形及び適応ブリーダの制御信号を、図7bから図7dと図7eから図7gにそれぞれ示す。図7aの時間周期Aにおいて、変換器の入力電流IINがトライアックの保持電流IHに近づくと、ブリーダのスイッチ素子が、VPWMによってONになる。そのため、図7Bに示したように、トライアックの正常な動作を維持するために、適応ブリーダによって変換器の入力電流を保持電流IHまで増加させる。図7aの時間周期Bにおいて、入力電流IINは徐々に増加するが、まだ保持電流IHよりも低く保たれており、第1の誤差増幅器102によって増幅された第1の誤差信号Vebは、ゆっくりと低下してから、ランプ信号Vrと比較され、パルス幅変調信号VPWMのデューティ比が徐々に減少するようになっている。そのため、図7aの時間周期Bにおいて示したように、ブリーダ回路10によって抽出された電流は、入力電流IINが保持電流IHに到達できない量を補償し、パルス幅変調信号VPWMの導通時間は、入力電流IINが保持電流IHまで完全に回復してブリーダ回路10の動作を停止させるまで、ゼロまで低下しない。図8は、本開示の第2の実施形態に係る、電力変換器に適用された適応ブリーダ回路の回路ブロック図である。ブリーダ回路10aは、第1の誤差増幅器102と、第2の誤差増幅器104と、加算器106と、第1のコンパレータ108と、調光角度検出回路140と、を備える。調光角度検出回路140は、電力変換器28と第1のコンパレータ108との間に接続され、最小調光角度検出回路142及びANDゲート144を備える。最小調光角度検出回路142の2つの入力端はそれぞれ、出力電圧Vin及び最小調光基準信号VDIMrefを受信し、最小調光角度検出回路142の出力端は、ANDゲート144に接続される。そのため、本開示の第2の実施形態のブリーダ回路10aによると、入力電圧Vinの調光角度が低すぎるとともに電圧信号が最小調光基準信号VDIMrefよりも小さいとANDゲート144は、パルス幅変調信号VPWMを出力せずに、低すぎる入力電圧Vinによる電力変換器28の異常な動作を防ぐ、あるいは、低すぎる調光角度によって生じる不安定な角度信号による負荷端部における発光ダイオード14のちらつきを防ぐようになっている。また、入力電流IINが増えたために増加した入力電力IINが電力変換器28の負荷に影響しないようにするために、図9A及び図9Bは、本開示の第3の実施形態に係る適応ブリーダ回路の詳細な回路図を示す。本開示の第3の実施形態によると、ブリーダ回路10bは、第1の誤差増幅器102と、第2の誤差増幅器104と、加算器106と、第1のコンパレータ108と、を備え、さらに、補助ブリーダ回路を備える。補助ブリーダ回路は、電力変換器28の一次側又は補助側に構成することができる。補助ブリーダ回路は、振幅制限器110と、減算器112と、第2のコンパレータ114と、を備える。補助ブリーダ回路は、主にスイッチング信号Vgbを出力して、スイッチング信号VgbのスイッチのON/OFF比又はデューティ比と呼ばれるを制御することで、ブリーダ抵抗Rbを流れる平均電流すなわち、ブリーダ電流Ibを決定するために用いられ、入力電流IINがトライアックの保持電流IHまで回復すると、電力変換器28が生成した冗長電力を消費するようになっている。具体的には、振幅制限器110は、加算器106に接続され、振幅信号Vpkにより主制御信号Vseの上限値又は、上限電圧と呼ばれるを制限する。減算器112は、振幅制限器110に接続され、振幅制限後の主制御信号Vse及び定電圧信号又は、電圧安定化信号と呼ばれるVecvに従って、補助制御信号Vsebを出力する。第2のコンパレータ114は、補助制御信号Vsebを受信し、受信した補助制御信号Vsebをランプ信号Vrと比較してから、スイッチング信号Vgbを出力する。本開示の第3の実施形態よると、ブリーダ回路10bは、スイッチング信号Vgbのレベルの高低によってスイッチ素子Sbの導通時間を制御して、入力電流IINが増加する際に電力変換器28が生成する冗長電力を、ブリーダ抵抗Rbを流れるブリーダ電流Ibが動的に消費するようにしてもよい。さらに、図9Bに示したように、減算器112は、定電圧コントローラ又は、電圧安定化コントローラ120に接続されてもよい。定電圧コントローラ120は、定電圧信号Vecvを生成し、スイッチ素子Sbのスイッチング信号Vgbに対して負のフィードバックを実施するために用いられる。具体的には、スイッチング信号Vgbのデューティ比が大きすぎるすなわち、補助ブリーダ回路が電力変換器28の電力を消費しすぎると、ブリーダ回路10bを接続するための補助側電圧VDDが低下する。低すぎる点電位VDDによりコントローラ全体がOFFになることを回避するために、定電圧コントローラ120が適用される。補助側電圧又は、点電位と呼ばれるVDDを分圧抵抗RDD1及びRDD2によって分圧することにより得られた電圧信号VDD2及び最小定格点電圧VDDREFに従って、補助側電圧VDDは、電圧が最小定格点電圧VDDREFよりも大きくなると定電圧信号Vecvだけを出力する。このように、定電圧コントローラ120は、スイッチング信号Vgbの負のフィードバックとして定電圧信号Vecvを提供するために用いられて、スイッチ素子Sbの導通時間を減らし、ブリーダ抵抗Rbが消費する電力が、入力電流IINが保持電流IHまで回復した時に導入される冗長電力以下であるようにするため、安定した補助側電圧VDDが維持される。図10は、本開示の第4の実施形態に係る適応ブリーダ回路の詳細な回路図である。本開示の第4の実施形態によると、ブリーダ回路10Cは、第1の誤差増幅器102と、第2の誤差増幅器104と、加算器106と、第1のコンパレータ108と、振幅制限器110と、減算器112と、第2のコンパレータ114と、スイッチ素子S2と、第3のコンパレータ122と、を備える。スイッチ素子S2は、減算器112と第2のコンパレータ114との間に接続され、第3のコンパレータ122によって出力されたスイッチ信号Vg2は、スイッチ素子S2のON/OF状態を制御するために用いられる。第3のコンパレータ122の2つの入力端はそれぞれ、電流検出信号VCS及び基準電流信号VIrefに接続され、電流検出信号VCSがACトライアック20を流れる入力電流IINに対応しているので、入力電流IINが保持電流IHよりも大きいすなわち、電流検出信号VCSが基準電流信号VIrefよりも小さいと、スイッチ素子S2が遮断され、適応ブリーダ回路が、入力電流IINが保持電流IHよりも大きい場合に作動することを防止している。図11は、本開示の第5の実施形態に係る適応ブリーダ回路の詳細な回路図である。最小入力電圧検出器又は、電圧制限回路と呼ばれる130が、スイッチ素子S2と第3のコンパレータ122との間にさらに接続される。最小入力電圧検出器130は、互いに直列に接続されたコンパレータ132とANDゲート134を備える。増幅器132の入力端は、最小定格入力電圧VINREFに接続され、他端は、入力電圧信号VINを分圧抵抗RIN1及びRIN2によって分圧して得られた電圧信号VIN2に接続される。このように、電力変換器28の入力電圧VINが最小定格入力電圧VINREFよりも小さくなると、スイッチ素子S2をOFFするために、コンパレータ132は、最小入力電圧VINminを出力し、ANDゲート134の2つの入力端は、最小入力電圧VINmin及び第3のコンパレータ122の出力端に接続される。スイッチ素子S2がOFFになると、最小入力電圧検出器130は、出力されているスイッチ信号を停止する。すなわち、最小入力電圧検出器130は、作動している適応ブリーダ回路を停止させる。それにより、最小入力電圧検出器は、入力電圧VINが小さすぎる場合には適応ブリーダ回路が作動しないようにしている。また、本開示の適応ブリーダ回路によると、本開示の範囲は、スイッチ素子S2、スイッチ素子S2に接続された第3のコンパレータ122及び最小入力電圧検出器130の回路全体における接続位置によって制限されることはない。設計者は、本開示に示した本開示の範囲に含まれる技術的内容に従って各回路に対応する構成位置を決定しなければならない。例えば、図12及び図13はそれぞれ、本開示の第6及び第7の実施形態に係る適応ブリーダ回路の詳細な回路図を示し、スイッチ素子S2、スイッチ素子S2に接続された第3のコンパレータ122及び、最小入力電圧検出器130は、第2のコンパレータ114の出力端に選択的に構成されて、入力電流IINが保持電流IHよりも大きく且つ、入力電圧VINが最小定格入力電圧VINREFよりも小さい場合には、本開示の適応ブリーダ回路が作動しないという効果を実現するようになっていてもよい。図14は、本開示の第8の実施形態に係る適応ブリーダ回路の詳細な回路図を示す。最小入力電圧検出器130は、第2のコンパレータ114の出力端に直接接続されて、入力電圧VINが最小定格入力電圧VINREFよりも小さくなると、適応ブリーダ回路を切断するようになっていてもよい。図15は、本開示に係る、電力変換装置に適用された適応ブリーダ回路の模擬波形図である。図に点線部で示したように、入力電流IINが保持電流IHよりも小さいと、主制御信号Vseは、パルス幅変調信号VPWMの導通時間が増えるように、増加する。そのため、入力電流IINを保持電流IHで維持することができ、入力電流IINは低下しない。さらに、補助ブリーダ回路の導通によって、ブリーダ電流Ibが発生するので、補助側電圧VDDが低下する。このとき、定電圧コントローラ120が始動し、スイッチ素子Sbの導通時間が長くなりすぎることを回避するために、スイッチング信号Vgbの負のフィードバックとして定電圧信号Vecvを出力するので、安定的な補助側電圧VDDが維持される。本開示の図における参照符号に関しては、RCVが抵抗を表し、S1、S2、S3及びS4がスイッチ素子を表し、Lf及びLoutがインダクタを表し、C1、C2、Cf、Ca、Cout及びCDDがコンデンサを表し、D1、D2、DS1、DS2、DS及びDaが、ダイオードを表す上記に基づき、本開示の適応ブリーダ回路は、電力変換器の一次側又は補助側に構成されることには限定されず、本開示の範囲は、電力変換器の種類によって制限されるものでもない。本開示の実施形態によると、適応ブリーダ回路は、如何なる種類の電力変換器に適用してもよく、構成位置は互いに独立していてもよい。適応ブリーダ回路は、ブリーダ回路を通して電力変換器に入力されたパルス幅変調信号の導通時間を動的に調節して、ACトライアックを流れる入力電流が保持電流よりも小さくなると、ブリーダ回路を用いてパルス幅変調信号の導通時間を増やすようにしているため、ACトライアックの正常な動作が維持される。また、本開示の適応ブリーダ回路は、定電圧コントローラ、最小入力電圧検出器及び周辺回路の調光角度検出回路によって、適応ブリーダ回路の動作範囲をさらに保護するとともに、入力電流が保持電流よりも大きかったり、入力電圧が最小定格入力電圧よりも小さかったり、あるいは、調光角度が低すぎたりする場合には適応ブリーダ回路を作動させないという効果を実現してもよい。本開示の適応ブリーダ回路は、選択的に補助ブリーダ回路と組み合わせて用いられて、入力電流が保持電流まで回復しているので電力変換器が生成する冗長電力を動的に消費するとともに冗長電力を解放するようになっていてもよい。