窒化物系半導体で形成された半導体層と、前記半導体層上に開口を有して設けられ、タンタル酸窒化物を含む第1絶縁膜と、前記第1絶縁膜の開口において前記半導体層上に積層された第2絶縁膜と、前記第2絶縁膜上に設けられたゲート電極と、を備える半導体装置。前記第1絶縁膜は、前記ゲート電極の下方の前記半導体層上に前記開口を有する請求項1に記載の半導体装置。前記第2絶縁膜は、前記第1絶縁膜の開口内から開口近傍における前記第1絶縁膜上部にわたって設けられ、前記ゲート電極は、前記開口において積層された前記第2絶縁膜の第1表面と、前記第1絶縁膜上に積層された前記第2絶縁膜の第2表面とに、一体となって設けられる請求項1または2に記載の半導体装置。前記第2絶縁膜は、前記第1絶縁膜より絶縁性の高い請求項1から3のいずれか1項に記載の半導体装置。前記第2絶縁膜は、SiNよりも誘電率の高い絶縁膜を含む請求項1から4のいずれか1項に記載の半導体装置。前記第2絶縁膜は、タンタル、アルミニウム、ハフニウム、ハフニウムアルミニウム、ランタン、イットリウム、ランタンシリコン、およびハフニウムランタンの少なくとも1つを含む請求項5に記載の半導体装置。前記第2絶縁膜は、タンタル酸化物を絶縁材料として含む請求項6に記載の半導体装置。前記第2絶縁膜は、複数の絶縁膜が積層されて形成され、前記複数の絶縁膜の少なくとも1つは、タンタル酸化物を絶縁材料として含む請求項1から7のいずれか1項に記載の半導体装置。前記ゲート電極および前記第2絶縁膜上に設けられた絶縁性の保護膜を更に備える請求項1から8のいずれか一項に記載の半導体装置。前記保護膜は、窒化シリコンを絶縁材料として含む請求項9に記載の半導体装置。前記半導体層上に設けられたソース電極およびドレイン電極を更に備え、前記第1絶縁膜および前記第2絶縁膜は、前記ソース電極および前記ドレイン電極の間に設けられる請求項1から10のいずれか一項に記載の半導体装置。当該半導体装置は、MIS構造のHEMTである請求項1から11のいずれか一項に記載の半導体装置。窒化物系半導体で半導体層を形成する半導体層形成段階と、前記半導体層上に開口を有して設けられ、タンタル酸窒化物を含む第1絶縁膜を形成する第1絶縁膜形成段階と、前記第1絶縁膜の開口において前記半導体層上に第2絶縁膜を形成する第2絶縁膜形成段階と、前記第2絶縁膜上にゲート電極を形成するゲート電極形成段階と、を備える半導体装置の製造方法。被試験デバイスを試験する試験装置であって、前記被試験デバイスとの間で電気信号を伝送して前記被試験デバイスを試験する試験部と、前記被試験デバイスおよび前記試験部の間の伝送経路に設けられ、前記被試験デバイスおよび前記試験部の間を電気的に接続するか切断するかを切り替える請求項1から12のいずれか一項に記載の半導体装置と、を備える試験装置。しかしながら、このようなMIS構造のGaN系HEMTは、ゲートリーク電流を抑制できる一方で、半導体表面のトラップの影響により電流が減少する電流コラプスと呼ばれる現象が問題となる。例えば、Vdsドレインソース間電圧を予め数十ボルト与え、かつ、Vgsゲートソース間電圧にも予め負のストレス電圧を与えると、Idドレイン電流-Vds特性においてIdが減少してしまう。特にストレス電圧印加後の時間が数μsと短い場合、顕著にIdが減少する。即ち、ゲートリーク電流を抑制しつつ、電流コラプスの影響を低減させたデバイスを実現することは困難であった。本発明の第1の態様においては、窒化物系半導体で形成された半導体層と、半導体層上に開口を有して設けられ、タンタル酸窒化物を含む第1絶縁膜と、第1絶縁膜の開口において半導体層上に積層された第2絶縁膜と、第2絶縁膜上に設けられたゲート電極と、を備える半導体装置を提供する。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。図1は、本実施形態に係る半導体装置100の縦断面の構成例を示す。半導体装置100は、ゲートリーク電流が少なく、かつ、電流コラプスの影響を低減させる。半導体装置100は、FETであってよい。また、半導体装置100は、HEMTであってよい。半導体装置100は、基板10と、半導体層110と、第1絶縁膜120と、第2絶縁膜130と、ゲート電極140と、保護膜150と、ソース電極160と、ドレイン電極170とを備える。基板10は、表面上に半導体層110を形成する。基板10は、半導体層110の結晶性を保ったまま形成させるように、半導体層110の格子定数と略同一の格子定数を有する結晶であってよい。基板10は、サファイア、SiC炭化ケイ素、GaN、GaAs、またはSi等の単結晶であってよい。半導体層110は、窒化物系半導体で形成される。半導体層110は、バンドギャップの異なる2種類以上の半導体を、結晶性を有したまま接合させたヘテロ接合を有してよい。本実施例において、半導体層110は、GaN系半導体層について説明する。半導体層110は、電子走行層112と、スペーサ層114と、電子供給層116と、保護層118とを有する。電子走行層112は、基板10の表面上に形成される。電子走行層112には、高速で電子を流すことができる二元電子ガスと呼ばれる層が形成される。電子走行層112は、不純物を人工的に添加しないアンドープのi型GaN層でよい。スペーサ層114は、電子走行層112上に形成される。スペーサ層114は、電子走行層112とはバンドギャップの異なる異種の半導体材料で形成される。電子走行層112とスペーサ層114とがヘテロ接合となることで、電子走行層112は、スペーサ層114との界面近傍の10nm程度の領域において、二元電子ガスを形成することができる。スペーサ層114は、アンドープのi型AlGaN層でよい。電子供給層116は、スペーサ層114上に形成される。電子供給層116は、スペーサ層114を介して電子走行層112に電子を供給する。電子供給層116は、不純物をドープしたn型AlGaN層でよい。保護層118は、電子供給層116上に形成される。保護層118は、例えば、電子供給層116中のAl等の酸化を防止して保護する。保護層118は、不純物をドープしたn型GaN層でよい。なお、電子供給層116中のAl等の酸化の影響等が少ない場合は、保護層118は無くてもよい。第1絶縁膜120は、半導体層110上に開口を有して設けられ、Taタンタル酸窒化物TaONを含む。第1絶縁膜120は、ゲート電極140の下方の半導体層110上に開口を有し、当該開口以外の半導体層110の表面を覆う。第1絶縁膜120は、SiO2二酸化シリコンよりも誘電率の高い絶縁膜でよい。第1絶縁膜120であるTa酸窒化物の絶縁膜は、Ta酸化物およびSiO2等に比べてトラップ準位が少なく、半導体層110との界面において、Ta酸化物およびSiO2等に比べて欠陥の少ない良好な界面が形成される特徴を有する。第2絶縁膜130は、第1絶縁膜120の開口において半導体層110上に積層される。第2絶縁膜130は、第1絶縁膜120の開口内から開口近傍における第1絶縁膜120上部にわたって設けられる。即ち、第2絶縁膜130は、第1絶縁膜120の開口内において保護層118と接する。また、第2絶縁膜130は、開口以外の部分においては、第1絶縁膜120上に積層される。したがって、開口以外の部分における第2絶縁膜130は、第1絶縁膜120の開口内と比較して保護層118から離れた層となる。これに伴い、第2絶縁膜130の上面は、開口に対応する部分において窪みを有する。第2絶縁膜130は、第1絶縁膜120より絶縁性が高くてよい。第2絶縁膜130は、トンネル効果等によって生じるリーク電流を低減させる高誘電率材料によって形成されてよい。第2絶縁膜130は、SiNよりも誘電率の高い絶縁膜を含む。第2絶縁膜130は、Ta、Alアルミニウム、Hfハフニウム、HfAlハフニウムアルミニウム、Laランタン、Yイットリウム、LaSiランタンシリコン、およびHfLaハフニウムランタンの少なくとも1つを含む。例えば、第2絶縁膜130は、Ta酸化物、Hfハフニウム酸化物、HfAlハフニウムアルミニウム酸化物、Laランタン酸化物、HfLaハフニウムランタン、またはYイットリウム酸化物等の絶縁材料を含む。一例として、第2絶縁膜130は、Ta酸化物TaOxを絶縁材料として含む。また、第2絶縁膜130は、複数の絶縁膜が積層されて形成され、複数の絶縁膜の少なくとも1つは、Ta酸化物を絶縁材料として含んでよい。ゲート電極140は、第2絶縁膜130上に設けられる。ゲート電極140は、第2絶縁膜130を介して、半導体層110にゲート電圧を印加する絶縁ゲート構造の電極として形成される。ゲート電極は、Niニッケル、Pt白金、Au金、Moモリブデン、またはTiチタン等を有してよい。ゲート電極140は、配線接続部を有してよい。配線接続部は、ゲート電圧を供給する外部回路と、金メッキまたはワイヤボンディング等によって電気的に接続されてよい。ゲート電極140は、第1絶縁膜120の開口において積層された第2絶縁膜130の第1表面と、第1絶縁膜120上に積層された第2絶縁膜130の第2表面とに、一体となって設けられる。ゲート電極140は、第2絶縁膜130の上面に形成された窪み部分において、保護層118のより近くに積層され、当該窪みの周辺に位置する縁部において、窪み内と比較して保護層118からより離れて積層される。即ち、ゲート電極140は、第2絶縁膜130の異なる2つの面上に形成された2段構造を有する。保護膜150は、ゲート電極140および第2絶縁膜130上に設けられた絶縁性の膜である。保護膜150は、第2絶縁膜130とは別種の絶縁材料を含んでよい。一例として、保護膜150は、SiN窒化シリコンを絶縁材料として含む。これによって、半導体装置100は、表面の保護膜の強化と、第2絶縁膜130表面近傍のトラップ準位等を低減させることができる。ソース電極160およびドレイン電極170は、半導体層110上に設けられる。ソース電極160およびドレイン電極170は、電子供給層116に接するように形成されることが望ましい。ソース電極160およびドレイン電極170は、半導体層110と、オーミック接合される。ソース電極160およびドレイン電極170は、Niニッケル、Pt白金、Au金、Moモリブデン、Alアルミニウム、またはTiチタン等を有してよい。ソース電極160およびドレイン電極170は、それぞれ配線接続部を有してよい。それぞれの配線接続部は、ソース電極160またはドレイン電極170と接続されるべき外部回路と、金メッキまたはワイヤボンディング等によって電気的に接続されてよい。ここで、第1絶縁膜120および第2絶縁膜130は、ソース電極160およびドレイン電極170の間に設けられてよい。また、第1絶縁膜120および第2絶縁膜130は、ソース電極160およびドレイン電極170の少なくとも一部を更に覆うように設けられてよい。この場合、第1絶縁膜120は、ソース電極160およびドレイン電極170の配線接続部以外の表面上を覆うように設けられてよい。図2は、本実施形態に係る半導体装置100の製造フローを示す。また、図3~図9は、製造フローの各段階で形成された半導体装置100の構成例をそれぞれ示す。まず、基板10上に、半導体層110を形成するS200。半導体層110は、MOVPE法MetalOrganicVaporPhaseEpitaxy:有機金属気相成長エピタキシー法、またはMBE法MolecularBeamEpitaxy:分子線エピタキシー法等で形成されてよい。図3において、本実施形態に係る半導体装置100の半導体層110を形成した段階の構成例を示す。次に、ソース電極160およびドレイン電極170を形成するS210。ソース電極160およびドレイン電極170は、保護層118をエッチングによって除去して、電子供給層116が露出された領域に形成されてよい。ここで、保護層118は、反応性ガス、イオン、またはラジカル等を用いたドライエッチングによって電極が形成される領域が除去されてよい。これに代えて、液体の薬品を用いたウェットエッチングによって電極が形成される領域が除去されてよい。ソース電極160およびドレイン電極170は、一例として、材料を加熱して気化または昇華させて基板の表面に付着させる蒸着法によって形成される。これに代えて、ソース電極160およびドレイン電極170は、スパッタ法によって形成されてもよい。また、ソース電極160およびドレイン電極170は、一例として、形成すべきパターンの逆パターンを、基板上にフォトレジスト等で形成し、形成すべき薄膜を蒸着後、パターン以外の不用部分をフォトレジストと共に除去する蒸着リフトオフ法で形成される。電子供給層116上に形成されたソース電極160およびドレイン電極170は、500°C程度以上の温度でアニール処理することで、オーミック接合を形成する。図4において、本実施形態に係る半導体層110上にソース電極160およびドレイン電極170を形成した段階の構成例を示す。次に、半導体層110上に第1絶縁膜120を形成するS220。第1絶縁膜120は、スパッタによって形成されてよい。第1絶縁膜120は、一例として、絶縁物のターゲットに高周波電圧を印加してスパッタするRFスパッタによって形成される。ここで、ArアルゴンとN2窒素の混合ガスを雰囲気ガスとして、Ta2O5五酸化タンタルターゲットをスパッタすることで、第1絶縁膜120であるTa酸窒化物を成膜してよい。これに代えて、第1絶縁膜120は、CVDChemicalVaporDeposition:化学気相成長法法、ALDAtomicLayerDeposition法、スパッタ法等によって形成されてよい。第1絶縁膜120は、10~100nm程度の膜厚を有してよい。より好ましくは、20~50nmの膜厚を有してよい。図5において、本実施形態に係る半導体層110上に第1絶縁膜120を形成した段階の構成例を示す。次に、第1絶縁膜120に開口を形成するS230。開口は、第1絶縁膜120をエッチングによって除去して、半導体層110の表面の一部を露出させて形成されてよい。図6において、本実施形態に係る第1絶縁膜120に開口を形成した段階の構成例を示す。次に、第1絶縁膜120および開口上に第2絶縁膜130を形成するS240。第2絶縁膜130は、第1絶縁膜120と同様に、RFスパッタによって形成されてよい。ここで、第2絶縁膜130として、ArアルゴンとO2酸素の混合ガスを雰囲気ガスとして、Ta2O5ターゲットをスパッタすることで、Ta酸化物TaOxが成膜されてよい。これによって、絶縁材料のターゲットを変えずに、雰囲気ガスを制御することで、第1絶縁膜120および第2絶縁膜130を成膜することができる。これに代えて、第2絶縁膜130は、CVD法、ALD法等によって形成されてよい。第2絶縁膜130は、10~100nm程度の膜厚を有してよい。より好ましくは、20~50nmの膜厚を有してよい。第2絶縁膜130は、開口において、半導体層110の露出された表面と接して形成され、かつ、第1絶縁膜120を覆うように形成される。第2絶縁膜130は、略同一の厚さで第1絶縁膜120および開口上に形成されるので、第2絶縁膜130の表面にも開口と略同一形状の段差が形成される。図7において、本実施形態に係る第1絶縁膜120および開口上に第2絶縁膜130を形成した段階の構成例を示す。次に、第2絶縁膜130上にゲート電極140を形成するS250。ゲート電極140は、一例として、蒸着法によって形成される。ゲート電極140は、一例として、蒸着リフトオフ法によって形成される。ゲート電極140は、複数の電極材料を蒸着して形成されてよい。これに代えて、ゲート電極140は、スパッタ法によって形成されてもよい。ゲート電極140は、第2絶縁膜130の表面に形成された段差を覆って形成されるので、開口に応じた2段構造を有して形成される。図8において、本実施形態に係る第2絶縁膜130上にゲート電極140を形成した段階の構成例を示す。次に、ゲート電極140上に、保護膜150を形成するS260。保護膜150は、第1絶縁膜120および第2絶縁膜130とは別種の絶縁材料を含んでよい。保護膜150は、CVD法、ALD法、スパッタ法等によって形成されてよい。保護膜150は、一例として、SiNが形成される。この場合、保護膜150は、50~300nm程度の膜厚で形成されてよい。図9において、本実施形態に係るゲート電極140上に保護膜150を形成した段階の構成例を示す。以上の本実施例により、GaNHEMTである半導体装置100が製造される。半導体装置100は、高耐圧、高出力、および高周波数特性を有するGaNMIS構造のHEMTである。図10は、従来の半導体装置のIgゲート電流-Vds特性の一例を示す。図11は、従来の半導体装置のパルス特性の一例を示す。ここで従来の半導体装置は、開口を有する第1絶縁膜120を形成しないGaNMIS構造HEMTによる半導体装置である。この半導体装置の場合、半導体層110上に第2絶縁膜130を形成させ、第2絶縁膜130上にゲート電極140、保護膜150を順に形成させている。この例では第2絶縁膜130としてTa酸化物を用いている。なお、パルス特性とは、予め定められたVdsおよびVgsが半導体装置に印加された状態始状態から、パルス的に始状態とは異なる予め定められたVdsおよびVgsを印加して予め定められた時間経過した後のIdを測定し、印加するVdsおよびVgsに応じたIdを取得することである。始状態において電圧ストレスが印加されている場合、そのパルス特性からストレス印加後の応答特性が評価できる。なお、本実施例における測定結果は、VdsおよびVgsをパルス的に印加してから略5μs後にIdの測定をおこなっている。図10において、横軸は、半導体装置のゲート-ソース間電圧Vgsを示し、縦軸は、ゲート電流Igを示す。このゲート電流Igが、ゲートリーク電流に対応する。図より、負のVgsが印加された場合の逆方向ゲートリーク電流が1010A/mm以下に低減されていることがわかる。図11の横軸は、半導体装置のドレイン-ソース間電圧Vdsを示し、縦軸は、ドレイン-ソース間に流れる電流Idを示す。黒丸でプロットした電流電圧特性は、始状態としてVds=0VおよびVgs=0V、すなわち電圧ストレスのない始状態でのパルス特性であり、それぞれVgs=2、-2、-4、および-6Vの場合のId-Vdsの関係を示す。この場合、半導体装置は、始状態としてVdsおよびVgsには電圧が印加されていないので、ゲート電極近辺にトラップ準位が形成されていても、キャリアが新たにトラップされることがほとんど無いと考えられる。したがって、当該電流電圧特性は、VdsおよびVgsに静的に電圧を印加した場合の静特性と略同一の形状が観測される。白抜きの四角でプロットした電流電圧特性は、始状態としてVds=25VおよびVgs=-10Vを印加した際のパルス特性であり、Vgs=2、0、-2、および-4Vの場合のId-Vdsの関係を示す。即ち、白抜きの四角の電流電圧特性は電圧ストレスがある状態で取得されたパルス特性を示し、一方、黒丸でプロットした電流電圧特性は電圧ストレスがない状態で取得されたパルス特性を示す。このように、始状態での電圧ストレスの有無によって、電流電圧特性が著しく変化することが観測される。これは、始状態としてVdsおよびVgsに電圧ストレスが印加されることで、VdsおよびVgsに応じて空乏層領域が伸び、ゲート電極140近傍に存在するトラップ準位にキャリアである電子がトラップされ、仮想的なゲートが形成された結果としてIdが減少したと考えられる。このように、ゲート電極140近傍等に存在するトラップの影響で、電流コラプスが引き起こされていると考えられる。ここで、ゲート電極140近傍には、このようなトラップ準位を形成する主な領域として、ゲート電極140-第2絶縁膜130間、および第2絶縁膜130-半導体層110間の2つが考えられる。ゲート電極140-第2絶縁膜130間は、特に、ゲート電極140にゲート電圧が印加される場合に電界が集中するゲート端部において、第2絶縁膜130と保護膜150が存在する。この第2絶縁膜130と保護膜150の異種界面にトラップ準位が形成され、電流コラプスを発生させると考えられる。このように、第2絶縁膜130として絶縁性の高い材質を形成しても、第2絶縁膜130が半導体層110上に欠陥の少ない良好な界面を形成しなければ、電流コラプスを発生させるトラップ準位を形成して、電流コラプスの影響が問題となる。即ち、従来の半導体装置は、ゲートリーク電流を低減させる絶縁性の高い絶縁膜をゲート電極140-半導体層110間に備えつつ、ゲート電極140-第2絶縁膜130間、および第2絶縁膜130-半導体層110間の2つの領域に形成されるトラップ準位を低減させて電流コラプスの影響を小さくすることが難しかった。例えば、図中の例に示されるように、ゲートリーク電流が109A/mm以下の高い絶縁性を実現しつつ、電流コラプスの影響が小さいパルス特性を有するMIS構造のGaN系HEMTを実現することは困難であった。図12は、本実施形態に係る半導体装置100のIg-Vds特性の一例を示す。ここで、第2絶縁膜130は、Ta酸化物である。図12において、横軸は、半導体装置のゲート-ソース間電圧Vgsを示し、縦軸は、ゲート電流Igを示す。図10と同様に、逆方向ゲートリーク電流が1010A/mm以下に低減されていることがわかる。図13は、本実施形態に係る半導体装置100のパルス特性の一例を示す。図13中の横軸は、図11と同様に、Vdsを示し、縦軸は、Idを示す。黒丸でプロットした電流電圧特性は、電圧ストレスのない始状態でのパルス特性であり、Vgs=2、0、-2、および-4Vの場合の、Id-Vdsの関係を示す。白抜きの四角でプロットした電流電圧特性は、電圧ストレスのある始状態でのパルス特性でありVgs=2、0、-2、および-4Vの場合のId-Vdsの関係を示す。本実施例に係る半導体装置100は、電圧ストレスの有無にかかわらず略同一の電流電圧特性の傾向を示すことがわかる。即ち、半導体装置100は、電流電圧特性を変化させる界面準位の形成を防止して、電流コラプスを抑制していると考えられ、従来困難であった、ゲートリーク電流の低減と、電流コラプスの影響の低減とを両立させていることがわかる。半導体装置100は、半導体層110表面において、ゲート電極140直下の領域には第2絶縁膜130を形成し、それ以外の領域には第1絶縁膜120を形成している。この第1絶縁膜120であるTa酸窒化物を含む絶縁膜は、Ta酸化物に比べてトラップ準位が少なく、また、第1絶縁膜120-半導体層110界面において、欠陥の少ない良好な界面を形成する。したがって、第1絶縁膜120は、ゲート電極140が形成される領域以外の半導体層110表面を覆い、半導体層110と絶縁膜との間の異種界面におけるトラップ準位の形成を低減させることができる。また、ゲート電極140直下の領域は、第1絶縁膜120よりも絶縁性の高い第2絶縁膜130を形成するので、ゲート電極140から半導体層110へのリーク電流を低減させることができる。即ち、半導体装置100は、絶縁膜-半導体層110間である、半導体層110表面において、トラップ準位の形成を低減させつつ、リーク電流を低減させることができる。また、ゲート電極140は、第2絶縁膜130上に開口に応じた2段構造を有して形成されるので、半導体層110に対向して近接する面、ゲート端部、および半導体層110に対向して離間した面において、第2絶縁膜130に覆われる。即ち、ゲート端部は、第2絶縁膜130のみがゲート端部を包み込むように形成されているので、保護膜150等との異種界面が存在しない。したがって、ゲート端部は、異種界面に起因するトラップ準位が形成されず、電流コラプスの影響を防止することができる。このように、半導体装置100は、ゲート電極140近傍のゲート電極140-第2絶縁膜130間、および絶縁膜-半導体層110間の2つの領域において、トラップ準位の形成を低減させ、電流コラプスの影響を防止することができる。また、ゲート電極140は、2段構造を有するので、ゲート端における電界の集中を緩和するフィールドプレート効果を得ることもできる。したがって、本実施形態の半導体装置100は、ゲートリーク電流を抑制しつつ、電流コラプスの影響を低減することができる。図14は、本実施形態に係る半導体装置100の変形例を示す。本変形例の半導体装置100において、図1に示された本実施形態に係る半導体装置100の動作と略同一のものには同一の符号を付け、説明を省略する。本変形例の半導体装置100は、ゲート境界膜180を更に備える。ゲート境界膜180は、第2絶縁膜130上に設けられ、第2絶縁膜130上におけるゲート電極140の端部の少なくとも一部においてゲート電極140と接する。ここで、ゲート境界膜180は、第2絶縁膜130上におけるゲート電極140が設けられていない領域の少なくとも一部からゲート電極140上の少なくとも一部に至る領域を覆ってよい。また、ゲート境界膜180は、ゲート電極140の配線接続部以外の表面上を覆うように設けられてよい。ゲート境界膜180は、Ta酸化物、Hf酸化物、HfAl酸化物、La酸化物、またはY酸化物等の絶縁材料を有してよい。一例として、ゲート境界膜180は、Ta酸化物を有する。ここで、ゲート境界膜180およびゲート境界膜180と接する第2絶縁膜130は、同種の絶縁材料を含んでよい。例えば、ゲート境界膜180および第2絶縁膜130は、略同一の絶縁材料で形成される。これに代えて、ゲート境界膜180および第2絶縁膜130は、主要元素または主成分が略同一であってよい。これに代えて、ゲート境界膜180および第2絶縁膜130は、絶縁材料の主成分に含まれる元素の種類または組成が略同一であってよい。これによって、半導体装置100は、ゲート境界膜180と第2絶縁膜130との間に、異種材料を形成させないので、異種界面の形成を防ぐことができる。したがって、ゲート電極140は、電極端部に異種界面と接することがないので、異種界面に形成されるトラップ準位等に電子をトラップされることを防ぐことができる。このように、ゲート電極140は、電極端部に異種界面が形成されないので、ゲート電極140は、2段構造を有さなくてもよい。以上の本実施例の半導体装置100において、第2絶縁膜130は、単層の絶縁膜が形成される例を説明した。これに代えて、第2絶縁膜130は、異なる材質で形成された複数の層が積層された多層膜であってよい。この場合、複数の絶縁膜の少なくとも1つは、第1絶縁膜120よりも絶縁性の高い絶縁材料を含む。例えば、半導体装置100は、半導体層110上に接して設けられ、半導体層110と欠陥の少ない良好な界面を形成させるTa酸窒化膜の第1層と、第1層上に設けられ、Ta酸窒化膜よりも絶縁性が高くリーク電流を低減させるTa酸化膜の第2層と、を有する第2絶縁膜130を備えてよい。また、半導体装置100は、ゲート電極140と接して設けられ、ゲート電極140と欠陥の少ない良好な界面を形成させるTa酸窒化膜の第3層を有する第2絶縁膜130を備えてよい。このような多層膜による第2絶縁膜130は、ゲート直下の領域においても、半導体層110および/またはゲート電極140との界面において、欠陥の形成を抑えて良好な界面を形成しつつ、ゲートリーク電流を低減させることができる。以上の本実施例の半導体装置100は、GaNで形成されるMISHEMTであることから、高耐圧、高出力、および高周波数特性を有することができる。図15は、本実施形態に係る試験装置410の構成例を被試験デバイス400と共に示す。試験装置410は、アナログ回路、デジタル回路、アナログ/デジタル混載回路、メモリ、およびシステムオンチップSOC等の少なくとも1つの被試験デバイス400を試験する。試験装置410は、被試験デバイス400を試験するための試験パターンに基づく試験信号を被試験デバイス400に入力して、試験信号に応じて被試験デバイス400が出力する出力信号に基づいて被試験デバイス400の良否を判定する。試験装置410は、試験部420と、信号入出力部430と、制御装置440とを備える。試験部420は、被試験デバイス400との間で電気信号を授受して被試験デバイス400を試験する。試験部420は、試験信号発生部423と、期待値比較部426とを有する。試験信号発生部423は、信号入出力部430を介して1または複数の被試験デバイス400に接続されて、被試験デバイス400へ供給する複数の試験信号を発生する。試験信号発生部423は、試験信号に応じて被試験デバイス400が出力する応答信号の期待値を生成してよい。期待値比較部426は、信号入出力部430から受信した被試験デバイス400の応答信号に含まれるデータ値と試験信号発生部423が生成する期待値とを比較する。期待値比較部426は、比較結果に基づき、被試験デバイス400の良否を判定する。信号入出力部430は、試験すべき被試験デバイス400と試験部420との間を電気的に接続して、試験信号発生部423が発生した試験信号を当該被試験デバイス400に送信する。また、信号入出力部430は、試験信号に応じて当該被試験デバイス400が出力する応答信号を受信する。信号入出力部430は、受信した被試験デバイス400の応答信号を期待値比較部426へと送信する。信号入出力部430は、複数の被試験デバイス400を搭載するパフォーマンスボードであってよい。信号入出力部430は、半導体装置100を有する。半導体装置100は、試験部420および被試験デバイス400の間に設けられ、試験部420および被試験デバイス400の間を電気的に接続または切断する。試験装置410は、本実施形態に係る半導体装置100によって電気的な接続または切断を実行してよい。本例において、信号入出力部430は1つの被試験デバイス400に接続され、半導体装置100は、1つの被試験デバイス400の入力信号ラインおよび出力信号ラインにそれぞれ1つ設けられる例を説明した。これに代えて信号入出力部430は、複数の被試験デバイス400に接続され、半導体装置100は、複数の被試験デバイス400の入力信号ラインおよび出力信号ラインのそれぞれに1つ設けられてよい。また、信号入出力部430から1つの被試験デバイス400へ接続される信号入出力ラインが1つの場合、1つの入出力ラインに1つの半導体装置100が設けられてよい。制御装置440は、試験装置410の試験を実行すべく、試験部420および信号入出力部430に制御信号を送信する。制御装置440は、試験プログラムに応じて、試験部420に、試験信号の発生または試験結果と期待値との比較等を実行させる制御信号を送信する。また、制御装置440は、試験プログラムに応じて、接続すべき信号入出力ラインに設けられた半導体装置100の接続の指示、および切断すべき信号入出力ラインに設けられた半導体装置100の切断の指示等を、信号入出力部430に送信する。以上の本実施例における試験装置410は、高耐圧、高出力、および高周波数特性を有し、ゲートリーク電流を低減させつつ、ゲート電極にパルスを印加した場合の高周波特性を向上させた半導体装置100を用いて試験を実行することができる。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段より前に、先立って等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上まず、、次に、等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。