基板と、前記基板上のソース領域と、前記基板上のゲート領域と、前記基板上のドレイン領域と、前記ソース領域上に配置されたソース金属層と、前記ゲート領域上に配置されたゲート金属層と、を含み、前記ソース金属層は、第1パターンを有し、前記ゲート金属層は、第2パターンを有し、異なる前記第1パターンおよび第2パターンに基づいて、パッケージング装置によって前記ソース金属層が前記ゲート金属層から区別されうるように、前記第1パターンは、前記第2パターンとは異なる、二重拡散金属酸化膜半導体DMOS装置。前記ソース金属は、第1色を有し、前記ゲート金属層は、第2色を有し、異なる前記第1色および第2色に基づいて、前記パッケージング装置によって前記前記ソース金属層が前記ゲート金属層から区別されうるように、前記第1色は前記第2色とは異なる、請求項1に記載のDMOS装置。前記第1パターンおよび第2パターンは異なり、複数の円、複数の長円および複数の矩形である請求項1に記載のDMOS装置。前記第1パターンおよび第2パターンは、複数の正多角形および複数の不規則な多角形である請求項1に記載のDMOS装置。前記第1パターンおよび第2パターンは、複数の線および複数のドットである請求項1に記載のDMOS装置。前記DMOS装置は、縦型二重拡散金属酸化膜半導体VDMOS装置である請求項1に記載のDMOS装置。前記DMOS装置は、横型二重拡散金属酸化膜半導体LDMOS装置である請求項1に記載のDMOS装置。前記DMOS装置は、Nチャネル二重拡散金属酸化膜半導体NDMOS装置である請求項1に記載のDMOS装置。前記DMOS装置は、Pチャネル二重拡散金属酸化膜半導体PDMOS装置である請求項1に記載のDMOS装置。基板と、前記基板上のソース領域と、前記基板上のゲート領域と、前記基板上のドレイン領域と、前記ソース領域上に配置されたソース金属層と、前記ゲート領域上に配置されたゲート金属層と、を含み、前記ソース金属層は、第1色を有し、前記ゲート金属層は、第2色を有し、異なる前記第1色および第2色に基づいて、前記パッケージング装置によって前記ソース金属層が前記ゲート金属層から区別されうるように、前記第1色は前記第2色とは異なる、二重拡散金属酸化膜半導体DMOS装置。前記ソース金属層は、第1パターンを有し、前記ゲート金属層は、第2パターンを有し、異なる前記第1パターンおよび第2パターンに基づいて、パッケージング装置によって前記ソース金属層が前記ゲート金属層から区別されうるように、前記第1パターンは前記第2パターンとは異なる、請求項10に記載のDMOS装置。開示される方法およびシステムは、上述およびその他の1つ以上の問題を解決することを目的とする。本開示の一側面は、二重拡散金属酸化膜半導体DMOS装置を含む。DMOS装置は、基板と、前記基板上のソース領域と、前記基板上のゲート領域と、前記基板上のドレイン領域とを含む。前記DMOSはまた、前記ソース領域上に配置されたソース金属層と、前記ゲート領域上に配置されたゲート金属層とを含む。前記ソース金属層は、第1パターンを有し、前記ゲート金属層は、第2パターンを有する。そして、異なる前記第1パターンおよび第2パターンに基づいて、パッケージング装置によって前記ソース金属層が前記ゲート金属層から区別されうるように、前記第1パターンは、前記第2パターンとは異なる。本開示のその他の側面は、二重拡散金属酸化膜半導体DMOS装置を含む。前記DMOS装置は、基板と、前記基板上のソース領域と、前記基板上のゲート領域と、前記基板上のドレイン領域とを含む。前記DMOS装置はまた、前記ソース領域上に配置されたソース金属層と、前記ゲート領域上に配置されたゲート金属層とを含む。前記ソース金属層は第1色を有し、前記ゲート金属層は第2色を有する。そして、異なる前記第1色および第2色に基づいて、前記パッケージング装置によって前記ソース金属層が前記ゲート金属層から区別されうるように、前記第1色は前記第2色とは異なる。本発明のその他の側面は、本開示の記載、請求の範囲および図面に照らして、当業者によって理解されうる。これより、添付の図面に示された本発明の例示的な実施形態について、詳細に参照がなされる。可能な限り、同一または同様の部位を参照するために、同一の参照番号が図面を通して使用される。図1は、従来の二重拡散金属酸化膜半導体DMOS装置を示す。図1に示されるように、従来のDMOS装置は、ソース金属層01およびゲート金属層02を含む。ソース金属層01およびゲート金属層02は同じに見えるので、パッケージング工程中、ソース金属層01およびゲート金属層02を区別することは難しい。したがって、図1に示されたDMOS装置では、切り込み不図示がソース金属層01およびゲート金属層02間に規定され、パッケージング工程中ソース金属層01およびゲート金属層02を区別することが比較的容易となるように、ソース金属層01およびゲート金属層02間の距離が増長される。図2は、開示される実施形態と一貫性のある、例示的なDMOS装置100を図示する。DMOS装置100は、基板不図示、および基板上のソース領域、ゲート領域、およびドレイン領域不図示を含む。さらに、図2に示されるように、DMOS装置100は、ソース領域上に配置されるソース金属層101と、ゲート領域上に配置されるゲート金属層102とを含む。その他の構成も含まれても良い。ソース金属層101およびゲート金属層102を形成するために、ソース領域およびゲート領域上に、1以上の金属層が形成される。金属層は、タングステン、チタン、アルミニウム、銅およびアルミニウム-銅合金のような、導体金属からなる。金属層は、反射防止層として機能する、チタンフィルム、アルミニウム-銅合金フィルムまたは窒化チタンを含んでもよい。その他の構成が使用されてもよい。金属層を形成した後、フォトレジスト層が金属層上にコーティングされ、フォトレジスト層に露光および現像工程等を実行することにより、ソースパターンおよびゲートパターンが、フォトレジスト層に形成される。ソースパターンおよびゲートパターンすなわち、フォトレジストパターンは、複数の機能性を実装するように設計される。たとえば、第1に、ソースパターンは、ソース領域上に配置されて、ソース金属層101の領域および形状を規定するように設計され、ゲートパターンは、ゲート領域上に配置されて、ゲート金属層102の領域および形状を規定するように設計される。この点、ソースパターンおよびゲートパターンを形成した後、ソースパターンおよびゲートパターンの外側に位置する金属層は、ソース金属層101およびゲート金属層102を形成するために、それぞれソースパターンおよびゲートパターンをマスクとして使用する、プラズマエッチングまたはその他のエッチング方法によって除去される。さらに、ソースパターンは、ソース金属層101の表面パターンを規定するように設計され、ゲートパターンは、ゲート金属層102の表面パターンを規定するように設計される。ある実施形態では、ソース金属層101およびゲート金属層102がパッケージング装置によって相互に区別されるように、ソース金属層101の表面パターンおよびゲート金属層102の表面パターンを実質的に異ならせることにより、ソースパターンは、ゲートパターンと異なる。すなわち、ゲート金属層101の表面パターンは、エッチング工程によりフォトレジスト層内のゲートパターンと同様であり、ソース金属層102の表面パターンは、フォトレジスト層内のソースパターンと同様であるので、ソースパターンは、フォトレジスト層内のゲートパターンと異なり、ソース金属層101の表面パターンは、ゲート金属層102のソースパターンと異なる。ソース金属層101またはゲート金属層102の表面パターン単にパターンは、ここで使用されるように、ソース金属層101およびゲート金属層102の形状、サイズ、質感、構造および/または幾何学的パターンを指す。その他の特徴が含まれてもよい。したがって、ゲート金属層102からソース金属層101を区別するために、ソース金属層101のパターンは、ゲート金属層102のそれとは異なって形成される。換言すると、ソース金属層101およびゲート金属層102が、異なるパターンに基づいてパッケージング装置によって区別されうるように、ソース金属層101のパターンおよびゲート金属層102のパターンは異なる。いかような適切なパターンが、ソース金属層101およびゲート金属層102について使用されうる。たとえば、ソース金属層101またはゲート金属層102のパターンは、複数の円、複数の長円および/または複数の矩形からなることができる。ソース金属層101またはゲート金属層102のパターンはまた、複数の多角形または複数の不規則な多角形からなることができる。さらに、ソース金属層101またはゲート金属層102のパターンは、複数の線および/またはドットからなることができ、線は、弧、直線および/または曲線でもよい。ソース金属層101またはゲート金属層102のパターンは、同一のパターンまたは線からなってもよいし、異なるパターンまたは線からなってもよい。たとえば、ソース金属層101のパターンが複数の円からなる一方、ゲート金属層102のパターンは、複数の立方体および三角形からなってもよい。また、ソース金属層101のパターンが複数の矩形からなる一方、ゲート金属層102のパターンは、複数の長円からなってもよい。ソース金属層101およびゲート金属層102のパターンがパッケージング装置によって区別されうる限り、その他のパターンまたは線も使用される。さらに、複数のDMOSセルからなるDMOS装置では、誘電体層が、金属層と、ソース領域、ゲート領域およびドレイン領域との間に配置される。誘電体層は、ソース領域、ゲート領域およびドレイン領域に金属層が接触するための複数のスルーホールを含んでもよい。さらに、ゲート酸化物層が、ゲート領域およびゲート金属層102間に配置される。DMOS装置の電気的な必要性に基づいて、ゲート酸化物層の厚さは、従来の半導体装置のそれよりも大きい。さらに、ドレイン金属層不図示もまた、ドレイン領域に形成される。追加的または二者選択的に、DMOS装置100では、ソース金属層101は、後続のパッケージ工程中、パッケージング装置がソース金属層101およびゲート金属層102の異なる色に基づいて、ソース金属層101をゲート金属層102から区別できるように、ソース金属層101はゲート金属層102の色とは異なる色を有する。ある実施形態では、ソース金属層101およびゲート金属層102は、ソース金属層101およびゲート金属層102の異なるパターンおよび異なる色に基づいて、パッケージング装置によって区別されうる。その他の特徴も使用されうる。DMOS装置100は、縦型二重拡散MOSVDMOS装置または横型二重拡散MOSLDMOS装置である。装置の特定のタイプVDMOSまたはLDMOSに基づいて、異なるパターンが、DMOS装置100のソース金属層101およびゲート金属層102に使用される。DMOS装置100がLDMOS装置である場合、プレーナ構造のLDMOS装置では、ソース電極、ゲート電極およびドレイン電極は、DMOS装置をその他の装置に組み込ませるために、DMOS装置100の上部表面から導出される。入力およびフィードバック容量を低減して、短チャネル効果を緩和するために、ソース領域は自己整列され、ゲート金属層102はドレイン領域から離される。LDMOS装置100は、ソース領域およびソース領域を囲むトラップ領域の共拡散により、チャネルを形成する。さらに、LDMOS装置100は、通常のMOSトランジスタの閾値電圧に近い閾値電圧を有し、LDMOS装置100は、高電圧電力回路に使用される。加えて、LDMOS装置100では、ドリフト領域不図示は、ソース領域およびドレイン領域の間に配置される。ドリフト領域は、高電圧がLDMOS装置100に印加される時、ドリフト領域が高いインピーダンス状態にあるように、低濃度の不純物を有する。したがって、LDMOS装置100は、ドレイン端部からの高電圧を維持できる。一方、DMOS装置100がVDMOS装置である場合、VDMOS装置100は、VDMOS装置100のシリコン基板不図示の背面に形成されたエピタキシャル層不図示を有する。チャネルに沿って流れる電流は、垂直方向に変化し、基板に向かって流れる。したがって、VDMOS装置100のドレイン電極は、シリコン基板の底面から導出され、ソース電極およびドレイン電極は、組み込み性能を向上するために、シリコン基板の前面上に配置される。バイポーラトランジスタと比較して、VDMOS装置100は、高いスイッチング速度、低いスイッチング損失、高い入力抵抗、低い駆動電力および負の温度係数を有し、二次故障する場合がより少ない。したがって、VDMOS装置100は、スイッチングまたは線形応用のための望ましい電源装置である。さらに、DMOS装置100は、装置のチャネル内のキャリアタイプに従って、Nチャネル二重拡散MOSNチャネルDMOS装置またはPチャネル二重拡散MOSPチャネルDMOS装置である。装置の特定のタイプNチャネルDMOSおよびPチャネルDMOSに基づいて、DMOS装置100のソース金属層101およびゲート金属層102に異なるパターンが使用される。DMOS装置100がNチャネルDMOS装置である場合、NチャネルDMOS装置100の基板は、Nタイプ物質である。NチャネルDMOS装置100のソース領域およびドレイン領域を形成するために、P-タイプ拡散が基板の特別領域上で実行されて、対応するマスクを用いてPタイプ領域を形成し、同じマスクを使用してN拡散が実行される。Pタイプ領域の側方長さが、チャネル長である。さらに、側方拡散深度は垂直拡散深度と同じであり、チャネル長は1μm内に制御される。N層は高ベース電圧を維持でき、低フィードバック容量を有することができるので、DMOS装置100の改善された性能が達成されうる。DMOS装置100がPチャネルDMOS装置である場合、PチャネルDMOS装置は、上記のNチャネルDMOS装置に似た構造を有し、差異は、反対のドーピングキャリアタイプであるという点にある。したがって、開示された方法および装置を使用することによって、DMOS装置のソース金属層のパターンは、DMOS装置のゲート金属層のパターンと異なって形成される。したがって、パッケージング工程中、パッケージング装置は、ソース金属層をゲート金属層の異なるパターンに基づいて、それらを区別できる。こうすることで、ソース金属層およびゲート金属層の間の距離を増長する必要がない。したがって、より低コストで改善されたパフォーマンスを達成するために、DMOS装置の領域が減少される。さらに、DMOS装置を作成する現工程は、ソース金属層およびゲート金属層を特定するためのいかなる特別な工程を追加するように変更される必要がない。DMOS装置がLDMOS装置またはVDMOS装置のいずれであっても、LDMOS装置またはVDMOS装置のソース金属層のパターンは、LDMOS装置またはVDMOS装置のゲート金属層のパターンと異なって作成される。パッケージング装置はしたがって、ソース金属層およびゲート金属層を特定するためのいかなる特別な工程を実装することなく、パッケージング工程中それらの異なるパターンに基づいて、ソース金属層をゲート金属層から区別できる。さらに、DMOS装置がNチャネルDMOS装置またはPチャネルDMOS装置のいずれであっても、NチャネルDMOS装置またはPチャネルDMOS装置のソース金属層パターンは、NチャネルDMOS装置またはPチャネルDMOS装置のゲート金属層パターンとは異なって作成される。したがって、パッケージング装置は、ソース金属層およびゲート金属層を特定するためのいかなる特別な工程を実装することなく、パッケージング工程中それらの異なるパターンに基づいて、ソース金属層をゲート金属層から区別できる。開示された実施形態は、いかなる適切な半導体装置製造工程にも適用されると解される。開示された実施形態の技術的解決手段の変更、修正または同等なものは、当業者にとって明確でありうる。