インダクタンスL1を有する第1インダクタとキャパシタンスC1を有する第1キャパシタと前記インダクタンスL1を有する第2インダクタとを備えるT型のLCLローパスフィルタと、キャパスタンスC2を有する第2キャパシタとインダクタンスL2を有する第3インダクタと前記キャパシタンスC2を有する第3キャパシタとを備えるT型のCLCハイパスフィルタと、を具備し、前記ローパスフィルタと前記ハイパスフィルタとの位相差により移相を行ない、移相を行なう高周波信号の角周波数をω、前記ローパスフィルタおよび前記ハイパスフィルタが接続される線路の前記高周波信号における特性インピーダンスをZ0、移相量をΔΘとしたとき、L1、L2、C1およびC2は、、、、かつを満足する値を中心値として定めて構成されてなることを特徴とする移相器。インダクタンスL1を有する第1インダクタとキャパシタンスC1を有する第1キャパシタと前記インダクタンスL1を有する第2インダクタとを備えるT型のLCLローパスフィルタと、キャパスタンスC2を有する第2キャパシタとインダクタンスL2を有する第3インダクタと前記キャパシタンスC2を有する第3キャパシタとを備えるT型のCLCハイパスフィルタと、を具備し、前記ローパスフィルタと前記ハイパスフィルタとの位相差により移相を行ない、移相を行なう高周波信号の角周波数をω、前記ローパスフィルタおよび前記ハイパスフィルタが接続される線路の前記高周波信号における特性インピーダンスをZ0、移相量をΔΘとしたとき、L1、L2、C1およびC2は、、、、、かつを満足する値を中心値として定めて構成されてなることを特徴とする移相器。第1端子を前記ローパスフィルタの一端と前記ハイパスフィルタの一端とのいずれか一方に電気的に接続する第1スイッチと、第2端子を前記ローパスフィルタの他端と前記ハイパスフィルタの他端とのいずれか一方に電気的に接続する第2スイッチと、を具備することを特徴とする請求項1または2記載の移相器。前記第1スイッチおよび前記第2スイッチは、窒化物半導体を用いたFETを含むことを特徴とする請求項3記載の移相器。インダクタンスL1を有する第1インダクタとキャパシタンスC1を有する第1キャパシタと前記インダクタンスL1を有する第2インダクタとを備えるT型のLCLローパスフィルタと、キャパスタンスC2を有する第2キャパシタとインダクタンスL2を有する第3インダクタと前記キャパシタンスC2を有する第3キャパシタとを備えるT型のCLCハイパスフィルタと、を具備し、前記ローパスフィルタと前記ハイパスフィルタとの位相差により移相を行なう移相器の設計方法であって、移相を行なう高周波信号の角周波数をω、前記ローパスフィルタおよび前記ハイパスフィルタが接続される線路の前記高周波信号における特性インピーダンスをZ0、移相量をΔΘとしたとき、L1、L2、C1およびC2を、、、、かつを満足する関係で決定することを特徴とする移相器の設計方法。インダクタンスL1を有する第1インダクタとキャパシタンスC1を有する第1キャパシタと前記インダクタンスL1を有する第2インダクタとを備えるT型のLCLローパスフィルタと、キャパスタンスC2を有する第2キャパシタとインダクタンスL2を有する第3インダクタと前記キャパシタンスC2を有する第3キャパシタとを備えるT型のCLCハイパスフィルタと、を具備し、前記ローパスフィルタと前記ハイパスフィルタとの位相差により移相を行なう移相器の設計方法であって、移相を行なう高周波信号の角周波数をω、前記ローパスフィルタおよび前記ハイパスフィルタが接続される線路の前記高周波信号における特性インピーダンスをZ0、移相量をΔΘとしたとき、L1、L2、C1およびC2を、、、、、かつを満足する関係で決定することを特徴とする移相器の設計方法。しかしながら、ローパスフィルタ以下LPFともいうおよびハイパスフィルタ以下HPFともいうに用いられるキャパシタのキャパシタンスが製造によりばらつく。または、LPFおよびHPFに用いられるインダクタのインダクタンスが製造によりばらつく。これにより、LPFおよびHPFの位相差がばらついてしまい、移相量がばらついてしまう。特許文献1のように、位相誤差等を新たな回路を追加して抑制したのでは、移相器が大きくなってしまう。また、製造コストのアップになる。本発明は、上記課題に鑑みなされたものであり、追加の回路を用いず、移相量のばらつきを抑制することを目的とする。本発明は、インダクタンスL1を有する第1インダクタとキャパシタンスC1を有する第1キャパシタと前記インダクタンスL1を有する第2インダクタとを備えるT型のLCLローパスフィルタと、キャパスタンスC2を有する第2キャパシタとインダクタンスL2を有する第3インダクタと前記キャパシタンスC2を有する第3キャパシタとを備えるT型のCLCハイパスフィルタと、を具備し、前記ローパスフィルタと前記ハイパスフィルタとの位相差により移相を行ない、移相を行なう高周波信号の角周波数をω、前記ローパスフィルタおよび前記ハイパスフィルタが接続される線路の前記高周波信号における特性インピーダンスをZ0、移相量をΔΘとしたとき、L1、L2、C1およびC2は、、、、かつを満足する値を中心値として定めて構成されてなることを特徴とする移相器である。本発明によれば、追加の回路を用いず、移相量のばらつきを抑制することができる。本発明は、インダクタンスL1を有する第1インダクタとキャパシタンスC1を有する第1キャパシタと前記インダクタンスL1を有する第2インダクタとを備えるT型のLCLローパスフィルタと、キャパスタンスC2を有する第2キャパシタとインダクタンスL2を有する第3インダクタと前記キャパシタンスC2を有する第3キャパシタとを備えるT型のCLCハイパスフィルタと、を具備し、前記ローパスフィルタと前記ハイパスフィルタとの位相差により移相を行ない、移相を行なう高周波信号の角周波数をω、前記ローパスフィルタおよび前記ハイパスフィルタが接続される線路の前記高周波信号における特性インピーダンスをZ0、移相量をΔΘとしたとき、L1、L2、C1およびC2は、、、、、かつを満足する値を中心値として定めて構成されてなることを特徴とする移相器である。追加の回路を用いず、移相量のばらつきを抑制することができる。上記構成において、第1端子を前記ローパスフィルタの一端と前記ハイパスフィルタの一端とのいずれか一方に電気的に接続する第1スイッチと、第2端子を前記ローパスフィルタの他端と前記ハイパスフィルタの他端とのいずれか一方に電気的に接続する第2スイッチと、を具備する構成とすることができる。上記構成において、前記第1スイッチおよび前記第2スイッチは、窒化物半導体を用いたFETを含む構成とすることができる。本発明は、インダクタンスL1を有する第1インダクタとキャパシタンスC1を有する第1キャパシタと前記インダクタンスL1を有する第2インダクタとを備えるT型のLCLローパスフィルタと、キャパスタンスC2を有する第2キャパシタとインダクタンスL2を有する第3インダクタと前記キャパシタンスC2を有する第3キャパシタとを備えるT型のCLCハイパスフィルタと、を具備し、前記ローパスフィルタと前記ハイパスフィルタとの位相差により移相を行なう移相器の設計方法であって、移相を行なう高周波信号の角周波数をω、前記ローパスフィルタおよび前記ハイパスフィルタが接続される線路の前記高周波信号における特性インピーダンスをZ0、移相量をΔΘとしたとき、L1、L2、C1およびC2を、、、、かつを満足する関係で決定することを特徴とする移相器の設計方法である。本発明によれば、追加の回路を用いず、移相量のばらつきを抑制することができる。本発明は、インダクタンスL1を有する第1インダクタとキャパシタンスC1を有する第1キャパシタと前記インダクタンスL1を有する第2インダクタとを備えるT型のLCLローパスフィルタと、キャパスタンスC2を有する第2キャパシタとインダクタンスL2を有する第3インダクタと前記キャパシタンスC2を有する第3キャパシタとを備えるT型のCLCハイパスフィルタと、を具備し、前記ローパスフィルタと前記ハイパスフィルタとの位相差により移相を行なう移相器の設計方法であって、移相を行なう高周波信号の角周波数をω、前記ローパスフィルタおよび前記ハイパスフィルタが接続される線路の前記高周波信号における特性インピーダンスをZ0、移相量をΔΘとしたとき、L1、L2、C1およびC2を、、、、、かつを満足する関係で決定することを特徴とする移相器の設計方法である。本発明によれば、追加の回路を用いず、移相量のばらつきを抑制することができる。本発明によれば、追加の回路を用いず、移相量のばらつきを抑制することができる。以下、図面を参照し本発明の実施例について説明する。図1は、実施例1に係る移相器の回路図である。図1に示すように、実施例1に係る移相器100は、LPF30、HPF32、スイッチ34第1スイッチおよびスイッチ36第2スイッチを備えている。スイッチ34は、端子T1第1端子をLPF30の一端とHPF32の一端とのいずれか一方に電気的に接続する。スイッチ36は、端子T2第2端子をLPF30の他端とHPF32の他端とのいずれか一方に電気的に接続する。スイッチ34とスイッチ36とがともにLPF30に電気的に接続されると、端子T1と端子T2との間に直列にLPF30が電気的に接続される。スイッチ34とスイッチ36とがともにHPF32に電気的に接続されると、端子T1と端子T2との間に直列にHPF32が電気的に接続される。LPF30を通過した信号とHPF32を通過した信号とは位相が異なる。このため、端子T1と端子T2との間に直列に、LPF30とHPF32とのいずれが接続されるかにより、端子T1から端子T2に通過する高周波信号を移相することができる。LPF30は、インダクタンスL1を有するインダクタL1第1インダクタとインダクタンスL1を有するインダクタL2第2インダクタとキャパシタンスC1を有するキャパシタC1第1キャパシタとを備えるT型のLCLLPFである。すなわち、LPF30は、一端と他端との間に、インダクタL1とインダクタL2とが直列に接続されている。インダクタL1とインダクタL2との間のノードはキャパシタC1を介し接地されている。インダクタL1とインダクタL2とのインダクタンスは同じである。HPF32は、キャパシタンスC2を有するインダクタC2第2キャパシタとキャパシタンスC2を有するキャパシタC3第3キャパシタとインダクタンスL2を有するインダクタL3第3インダクタとを備えるT型のCLCHPFである。すなわち、HPF32は、一端と他端との間に、キャパシタC2とキャパシタC3とが直列に接続されている。キャパシタC2とキャパシタC3との間のノードはインダクタL3を介し接地されている。キャパシタC2とC3とのキャパシタンスは同じである。図2は、実施例1に係る移相器が形成された基板の上面模式図である。基板10上に、インダクタL1~L3としてスパイラルコイルが形成されている。また。基板10上に、キャパシタC1~C3としてMIMMetalInsulatorMetalキャパシタが形成されている。基板10上にグランドパッドG1およびG2が形成されている。グランドパッドG1およびG2は、基板10を貫通するビアにより裏面のグランドに電気的に接続されている。基板10上に、スイッチ34および36がFETを用い形成されている。スイッチ34および36の詳細は図示を省略する。基板10上に、端子T1およびT2としてパッドが形成されている。インダクタ、キャパシタ、スイッチ、グランドパッドおよびパッドは、基板10上に形成された配線により電気的に接続されている。図3は、実施例1に用いるキャパシタの断面図である。図2に示されたキャパシタC1~C3を抜き出して図示している。基板10上に、絶縁膜12が形成されている。基板10は、例えばSiC基板、Si基板、GaAs基板を用いることができる。図2のように、スイッチ34および36を基板10上に形成しない場合は、基板10として、樹脂またはセラミック等の絶縁基板を用いることもできる。絶縁膜12は、例えば酸化シリコン膜、窒化シリコン膜またはポリイミド等の樹脂膜である。絶縁膜12上に、下部電極14が形成されている。下部電極14は、例えばAuまたはCu等の金属膜である。下部電極14上に誘電体膜16が形成されている。誘電体膜16は、例えば窒化シリコン膜、酸化シリコン膜または高誘電体膜である。誘電体膜16上に上部電極18が形成されている。上部電極18は、例えば、AuまたはCu等の金属膜である。キャパシタC1からC3は、同じ製造工程で形成される。例えば、キャパシタC1~C3の誘電体膜16は同時に形成される。よって、例えば誘電体膜16の膜厚T1は、キャパシタC1~C3でほぼ同じである。図4は、実施例1に用いるインダクタの断面図である。図2に示されたインダクタL1~L3を抜き出して図示している。基板10上に、絶縁膜12が形成されている。基板10および絶縁膜12は、図4と同じである。インダクタL1~L3は、金属層20により形成されている。金属層20は、例えばAuまたはCuである。金属層20は、下部電極14または上部電極18と同時に形成されてもよい。インダクタL1からL3は、同じ製造工程で形成される。よって、例えば金属層20の膜厚T2は、インダクタL1~L3でほぼ同じである。また、金属層20の幅Wのシフト量もインダクタL1~L3でほぼ同じである。図5は、スイッチ34および36に用いる窒化物半導体を用いたFETの断面図である。図5に示すように、基板40上に、バッファ層42、電子走行層44、電子供給層46およびキャップ層48が順次形成され窒化物半導体層50を形成している。基板40は、例えばSiC、サファイアまたはSiからなる基板である。バッファ層42は、例えば膜厚が300nmのAlN層である。電子走行層44は、例えば膜厚が1000nmのGaN層である。電子供給層46は、例えば膜厚が20nmのn型AlGaN層である。キャップ層48は、例えば膜厚が5nmのn型GaN層である。窒化物半導体層50上にゲート電極54、ソース電極52およびドレイン電極56が形成されている。ゲート電極54は、窒化物半導体層50の上面において、ソース電極52とドレイン電極56の間に配置されている。ソース電極52およびドレイン電極56は、例えば窒化物半導体層50側からTa層およびAl層から形成されている。ゲート電極54は、例えば窒化物半導体層50側からNi層およびAu層から形成されている。ゲート電極54を覆うように、窒化物半導体層50上に例えば窒化シリコン膜からなる絶縁膜58が形成されている。窒化物半導体層50は、上記各層に限られない。窒化物半導体層50としては、例えばGaN、InN、AlN、InGaN、AlGaN、AlInNもしくはAlInGaNまたはこれらの層の積層を用いることができる。スイッチ34および36に用いるFETとしては、GaAsを用いたFET、Siを用いたFETを用いることもできる。次に、キャパシタC1~C3の誘電体膜の膜厚が製造ばらつきにより変動し、キャパシタンスC1~C3が変動した場合であっても、LPF30とHPF32との位相差に影響しない条件を検討する。移相を行なう高周波信号の角周波数をω、LPF30およびHPF32が接続される線路の高周波信号における特性インピーダンスをZ0としたとき。LPF30の位相ΘLPFは数式1で表される。LPF30の入出力インピーダンスを特性インピーダンスZ0と整合させるための条件は数式2で表される。高周波信号の角周波数をω、移相器100内の線路の特性インピーダンスをZ0としたとき。HPF32の位相ΘHPFは数式3で表される。LPF30の入出力インピーダンスを特性インピーダンスZ0と整合させるための条件は数式4で表される。移相量ΔΘは、LPF30の位相ΘLPFとHPF32の位相ΘHPFとの差となる。よって、移相量ΔΘは、数式5で表される。計算を簡単にするために、数式6のようにC1およびC2をそれぞれa1およびa2に置き換える。これにより、数式5は、数式7で表される。キャパシタンスC1およびC2が変動した場合を想定し、変動係数kを用い位相差ΔΘを表すと数式8となる。キャパシタンスC1およびC2が変動しても位相差ΔΘが変動し難くするため、数式9のように、ΔΘを変動係数kについてk=1の周辺で微分する。数式9が0となる付近においては、変動係数kが変化しても位相差ΔΘがほとんど変化しない。よって、数式10を満足するキャパシタンスC1およびC2とすることにより、キャパシタンスの製造バラツキにより位相差ΔΘが変動し難くなる。数式2、4、6、7および10を満足するように、インダクタンスL1およびL2、並びにキャパシタンスC1およびC2を設定することにより、入出力整合条件を満足し、かつ位相差ΔΘがキャパシタの製造ばらつきにより変動し難い移相器を提供できる。次に、上記数式2、4、6、7および10を満足する場合と、満足しない場合について、キャパシタンスC1およびC2の製造ばらつきに起因した位相差ΔΘの変動について計算した。まず、実施例として、高周波信号の周波数を2GHz、特性インピーダンスZ0を50Ωとした場合、移相量を52°とする場合について計算した。図6は、数式7および数式10を示す図である。図6において、ΔΘ=52°のときの数式7を破線、数式10を実線で示している。数式7と数式10との交点Pが、数式2、4、6、7および10を満足する場合である。交点Pより、a1=2.39633およびa2=0.24318となる。数式6より、C1=0.664pFおよびC2=6.544pFが求まる。数式2および数式4を用い、L1=0.86988nHおよびL2=8.664nHが求まる。求まったC1、C2、L1およびL2を用い、数式8の変動係数kが、0.9、1.0および1.1のときの、LPF30の位相ΘLPF、HPF32の位相ΘHPFおよび移相量ΔΘを計算した。計算結果を表1に示す。表1のように、変動係数kを±10変化させたにもかかわらず、移相量ΔΘは0.3°とほとんど変化しない。次に、比較例として、図6において、数式7は満足するが数式10は満足しない点Qについて、同様に、変動係数kが、0.9、1.0および1.1のときの、LPF30の位相ΘLPF、HPF32の位相ΘHPFおよび移相量ΔΘを計算した。点Qは、a1=1.5、a2=0.089155である。計算結果を表2に示す。表2のように、変動係数kを±10変化させることにより、移相量ΔΘが3.3°変化し、変化量は表1の10倍以上になる。実施例1によれば、表1のように、数式2、4、6、7および10を満足するように、インダクタンスL1およびL2、並びにキャパシタンスC1およびC2を設定する。これにより、キャパシタC1~C3の製造ばらつきに起因した移相量の変動を抑制できる。かつ、入出力整合条件を満足できる。例えば、実施例1に係る移相器が数式2、4、6、7および10を満足する値を中心として定められて構成される。これにより、移相量の変動を抑制できる。図3に示したように、キャパシタC1~C3は、同一基板上に形成されたMIMキャパシタであることが好ましい。例えば、キャパシタC1~C3の誘電体膜16の膜厚は、製造ばらつきに起因し同じように変動する。例えば、キャパシタC1~C3の誘電体膜16の膜厚は同じである。よって、数式2、4、6、7および10を満足することにより、移相量の変動を抑制できる。実施例2は、インダクタL1~L3を形成する配線の膜厚および配線幅が製造ばらつきにより変動し、インダクタンスL1~L3が変動した場合であっても、LPF30とHPF32との位相差に影響しない条件を検討する。移相器の構成は実施例1の図1から図5と同じであり説明を省略する。高周波信号の角周波数をω、移相器100内の線路の特性インピーダンスをZ0としたとき。LPF30の位相ΘLPFは数式11で表される。LPF30の入出力インピーダンスを特性インピーダンスZ0と整合させるための条件は数式12で表される。高周波信号の角周波数をω、移相器100内の線路の特性インピーダンスをZ0としたとき。HPF32の位相ΘHPFは数式13で表される。LPF30の入出力インピーダンスを特性インピーダンスZ0と整合させるための条件は数式14で表される。移相量ΔΘは、LPF30の位相ΘLPFとHPF32の位相ΘHPFとの差となる。よって、移相量ΔΘは、数式15で表される。計算を簡単にするために、数式16のようにL1およびL2をそれぞれa1およびa2に置き換える。これにより、数式15は、数式17で表される。インダクタンスL1およびL2が変動した場合を想定し、変動係数kを用い位相差ΔΘを表すと数式18となる。インダクタンスL1およびL2が変動しても位相差ΔΘが変動し難くするため、数式19のように、ΔΘを変動係数kについてk=1の周辺で微分する。数式19が0となる付近においては、変動係数kが変化しても位相差ΔΘがほとんど変化しない。よって、数式20を満足するインダクタンスL1およびL2とすることにより、インダクタンスの製造バラツキにより位相差ΔΘが変動し難くなる。実施例2によれば、数式12、14、16、17および20を満足するように、インダクタンスL1およびL2、並びにキャパシタンスC1およびC2を設定することにより、入出力整合条件を満足し、かつ位相差ΔΘがインダクタの製造ばらつきにより変動し難い移相器を提供できる。例えば、実施例2に係る移相器が数式12、14、16、17および20を満足する値を中心として定められて構成される。これにより、移相量の変動を抑制できる。図4に示したように、インダクタL1~L3は、同一基板上に形成された配線により形成されたインダクタであることが好ましい。例えば、インダクタL1~L3を形成する配線の膜厚および幅は、製造ばらつきに起因し同じように変動する。例えば、インダクタL1~L3を形成する配線の膜厚は同じである。よって、数式12、14、16、17および20を満足することにより、移相量の変動を抑制できる。実施例1および実施例2は、LPF30およびHPFがそれぞれ1つの移相器の例である。この場合、2種類の位相を選択できる。実施例1または実施例2の位相器を複数直列に接続する。これにより、複数種類の位相を選択できる移相器を提供することができる。なお、実施例1および実施例2において、上記数式を満足するインダクタンスL1およびL2、並びにキャパシタンスC1およびC2とは、製造ばらつき程度に上記数式を満足すればよい。例えばインダクタンスL1およびL2、並びにキャパシタンスC1およびC2は±10程度に上記数式を満足すればよい。好ましくは±5程度に上記数式を満足すればよい。また、実施例1および実施例2は、移相器を設計するための手法として利用することができる。すなわち、あらかじめ必要な移相量が決まれば、インダクタンスL1およびL2、並びにキャパシタンスC1およびC2を、以上において説明した数式を満足する関係で決定するように求める演算を行なえばよい。そのために、移相量を入力することで、前記数式からインダクタンスL1およびL2、並びにキャパシタンスC1およびC2を計算する電算機プログラムを用意することもできる。以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形変更が可能である。