"信号発生器回路が存在する第1のデバイスと、前記第1のデバイスと動作通信する第2のデバイスとの間のメッセージ通信の電力消費を低減する信号発生器回路であって、スイッチング回路と、前記スイッチング回路に結合されたコントローラとを備え、前記コントローラが、基準クロック信号を受信し、前記第1のデバイスが第1の動作モードであるときに前記第1のデバイスに対する前記第2のデバイスへのメッセージ送信の要求を示す少なくとも第1の制御信号を受信し、出力制御信号および出力データ信号を生成するように動作可能であり、前記出力制御信号が、前記第1のモードの間に前記第1のデバイス内の前記スイッチング回路および送信機ドライバを選択的に電力投入するための前記少なくとも第1の制御信号の関数として動作可能であり、前記出力データ信号が、前記第1のモードの間に前記第2のデバイスに送信するために、前記スイッチング回路を介して、前記送信機ドライバに供給される前記メッセージを含む、信号発生器回路。前記第1のモードの間の前記第1の制御信号のアサーション時に、前記コントローラが、前記スイッチング回路および前記送信機ドライバを電源投入し、前記第1のモードの間の前記第1の制御信号のデアサーション時に、前記コントローラが、前記スイッチング回路および送信機ドライバを電源切断するように動作可能である、請求項1に記載の信号発生器回路。前記コントローラが、第2の制御信号を受信するようにさらに動作可能であり、前記第1の制御信号が、前記第1のモードの間にピングメッセージを前記第2のデバイスに送信する要求を示し、前記第2の制御信号が、前記第1のモードの間に低周波周期信号LFPSメッセージを前記第2のデバイスに送信する要求を示す、請求項1に記載の信号発生器回路。前記第1の制御信号のアサーション時に、前記コントローラによって生成された前記出力データ信号が規定の数の基準クロックのサイクルを含み、前記第2の制御信号のアサーション時に、前記出力データ信号が、前記第2の制御信号がデアサートされるまで、基準クロックの連続的なサイクルを生成するように動作可能である、請求項3に記載の信号発生器回路。前記第1の制御信号のアサーション時に、前記コントローラによって生成された前記出力データ信号が、前記第1の制御信号のアサーションの継続時間に依存しないいくつかの基準クロックのサイクルを含み、前記第2の制御信号のアサーション時に、前記出力データ信号が、前記第2の制御信号のアサーションの継続時間に依存しないいくつかの基準クロックのサイクルを含む、請求項3に記載の信号発生器回路。前記スイッチング回路が、前記コントローラによって生成された前記出力データ信号を受信する第1の入力と、前記第1のデバイスが第2の動作モードであるときに前記第1のデバイス内の送信機データパス回路によって生成された出力データストリームを受信する第2の入力と、前記スイッチング回路に供給された選択信号の関数として前記出力データ信号および前記出力データストリームのうちの1つを前記送信機ドライバに選択的に伝える出力とを含む、請求項1に記載の信号発生器回路。前記スイッチング回路に供給された前記選択信号が、前記コントローラによって生成された前記出力制御信号である、請求項6に記載の信号発生器回路。前記コントローラによって生成された前記出力制御信号を受信する第1の入力と、前記第1のデバイスの第2の動作モードの間に前記送信機クロックパス回路によって生成された電源投入信号を受信する第2の入力と、前記スイッチング回路に結合され、前記送信機ドライバに接続するように構成され、前記コントローラによって生成された前記出力制御信号および前記送信機クロックパス回路によって生成された前記電源投入信号のうちの少なくとも1つの関数として前記スイッチング回路および前記送信機ドライバを選択的に電源投入するための制御信号を生成するように動作可能な出力とを含む機能OR回路をさらに備える、請求項1に記載の信号発生器回路。前記第1のデバイス内の送信機データパス回路、送信機クロックパス回路、およびクロック多重化ユニットのうちの少なくとも1つが、前記第1のモードの間、電源切断された状態である、請求項1に記載の信号発生器回路。前記コントローラが少なくとも1つの状態マシンを備える、請求項1に記載の信号発生器回路。前記スイッチング回路がマルチプレクサを備える、請求項1に記載の信号発生器回路。前記第1の動作モードが前記第1のデバイスの電源切断モードであり、前記第2の動作モードが前記第1のデバイスのアクティブモードである、請求項1に記載の信号発生器回路。前記第1のデバイスに対する前記第2のデバイスへのメッセージ送信の要求を示す前記第1の制御信号が、前記第1のデバイスにおけるリンク層によって生成される、請求項1に記載の信号発生器回路。請求項1に記載の少なくとも1つの信号発生器回路を備える、集積回路。シリアルデバイスと、前記シリアルデバイスと動作通信するホストデバイスとの間のメッセージ通信のための低減された電力消費を有するシリアルデバイスであって、入力データ語を受信し、出力データストリームを生成するように動作可能なデータパス回路と、前記入力データ語の処理を制御する少なくとも1つの制御信号を生成するように動作可能なクロックパス回路と、前記出力データストリームを前記ホストデバイスに送信するように動作可能なドライバとを含む送信機と、前記送信機内の前記クロックパス回路によって使用される少なくとも1つのタイミング信号を生成するように動作可能なクロック多重化ユニットと、信号発生器回路とを含み、前記信号発生回路が、スイッチング回路と、前記スイッチング回路に結合されたコントローラとを備え、前記コントローラが、基準クロック信号を受信し、前記シリアルデバイスが第1の動作モードであるときに前記シリアルデバイスに対する前記ホストデバイスへのメッセージ送信の要求を示す少なくとも第1の制御信号を受信し、出力制御信号および出力データ信号を生成するように動作可能であり、前記出力制御信号が、前記第1のモードの間に前記送信機内の前記スイッチング回路および前記ドライバを選択的に電力投入するための前記少なくとも第1の制御信号の関数として動作可能であり、前記出力データ信号が、前記第1のモードの間に前記ホストデバイスに送信するために、前記スイッチング回路を介して、前記ドライバに供給される前記メッセージを含む、シリアルデバイス。前記シリアルデバイス内の前記送信機データパス回路、前記送信機クロックパス回路、および前記クロック多重化ユニットのうちの少なくとも1つが、前記第1のモードの間、電源切断された状態である、請求項15に記載のシリアルデバイス。前記第1のモードの間の前記第1の制御信号のアサーション時に、前記コントローラが、前記スイッチング回路および前記送信機ドライバを電源投入し、前記第1のモードの間の前記第1の制御信号のデアサーション時に、前記コントローラが、前記スイッチング回路および送信機ドライバを電源切断するように動作可能である、請求項15に記載のシリアルデバイス。前記コントローラが、第2の制御信号を受信するようにさらに動作可能であり、前記第1の制御信号が、前記第1のモードの間にピングメッセージを前記ホストデバイスに送信する要求を示し、前記第2の制御信号が、前記第1のモードの間に低周波周期信号LFPSメッセージを前記ホストデバイスに送信する要求を示す、請求項15に記載のシリアルデバイス。前記第1の制御信号のアサーション時に、前記コントローラによって生成された前記出力データ信号が規定の数の基準クロックのサイクルを含み、前記第2の制御信号のアサーション時に、前記出力データ信号が、前記第2の制御信号がデアサートされるまで、基準クロックの連続的なサイクルを生成するように動作可能である、請求項18に記載のシリアルデバイス。前記第1の制御信号のアサーション時に、前記コントローラによって生成された前記出力データ信号が、前記第1の制御信号のアサーションの継続時間に依存しないいくつかの基準クロックのサイクルを含み、前記第2の制御信号のアサーション時に、前記出力データ信号が、前記第2の制御信号のアサーションの継続時間に依存しないいくつかの基準クロックのサイクルを含む、請求項18に記載のシリアルデバイス。前記スイッチング回路が、前記コントローラによって生成された前記出力データ信号を受信する第1の入力と、前記シリアルデバイスが第2の動作モードであるときに前記送信機内の前記データパス回路によって生成された前記出力データストリームを受信する第2の入力と、前記スイッチング回路に供給された選択信号の関数として前記コントローラによって生成された前記出力データ信号および前記データパス回路によって生成された前記出力データストリームのうちの1つを前記ドライバに選択的に伝える出力とを含む、請求項15に記載のシリアルデバイス。前記コントローラによって生成された前記出力制御信号を受信する第1の入力と、前記シリアルデバイスの第2の動作モードの間に前記送信機内の前記クロックパス回路によって生成された電源投入信号を受信する第2の入力と、前記スイッチング回路に結合され、前記送信機内の前記ドライバに接続するように構成され、前記コントローラによって生成された前記出力制御信号および前記クロックパス回路によって生成された前記電源投入信号のうちの少なくとも1つの関数として前記スイッチング回路および前記ドライバを選択的に電源投入するための制御信号を生成するように動作可能な出力とを含む機能OR回路をさらに備える、請求項21に記載のシリアルデバイス。第1のデバイスと、前記第1のデバイスと動作通信する第2のデバイスとの間のメッセージ通信の電力消費を低減する方法であって、前記第1のデバイスにおいて、基準クロック信号を受信するステップと、前記第1のデバイスにおいて、前記第1のデバイスが第1の動作モードであるときに前記第1のデバイスに対する前記第2のデバイスへのメッセージ送信の要求を示す少なくとも第1の制御信号を受信するを含み、前記メッセージが前記第2のデバイスに対して前記第1のデバイスの存在を示し、さらに、前記第1のデバイスにおいて、出力制御信号および出力データ信号を生成するステップを含み、前記出力制御信号が前記第1のモードの間に前記第1のデバイス内のスイッチング回路および送信機ドライバを選択的に電力投入するための前記少なくとも第1の制御信号の関数として動作可能であり、前記出力データ信号が、前記第1のモードの間に前記第2のデバイスに送信するために、前記スイッチング回路を介して、前記送信機ドライバに供給される前記メッセージを含み、前記メッセージが前記基準クロック信号と同期化される、方法。本発明の原理は、その例示的な実施形態において、低電力携帯型および/またはデスクトップ型アプリケーションでの使用に適した、新規なUSB例えば、USB3トランシーバ帯域外信号発生器を提供する。USBトランシーバ帯域外信号発生器は、大半のトランシーバが低電力例えば、電源切断または待機動作モードである間に動作するように構成された局在型の低周波周期信号LFPS:low-frequencyperiodicsignaling側波帯信号発生器を含む。従来のSAS/SATAserial-attachedSCSIsmallcomputersysteminterface/serialadvancedtechnologyattachment帯域外信号発生器は、送信機およびクロック多重化ユニットCMU全体を起動して帯域外通信を実施し、非競争的な電力ペナルティを課される。本発明の実施形態は、基準クロック源および小型の状態マシンを使用し、それによって信号発生器を少なくとも電力消費の観点から見て迅速および安価に応答させることによって、USBトランシーバにおける電力消費を有利に低減するための技法、および低電力要件を有する他の接続されたデバイスを提供する。本発明の一実施形態によれば、信号発生器回路を含む第1のデバイスと、第1のデバイスに結合された第2のデバイスとの間のメッセージ通信の電力消費を低減するための信号発生器回路は、スイッチング回路と、スイッチング回路に結合されたコントローラとを備える。コントローラは、基準クロック信号を受信し、第1のデバイスが第1の動作モードであるときに第1のデバイスに対する第2のデバイスへのメッセージ送信の要求を示す少なくとも第1の制御信号を受信し、出力制御信号および出力データ信号を生成するように動作可能である。出力制御信号は、第1のモードの間にスイッチング回路および送信機ドライバを選択的に電力投入するための第1の制御信号の関数として動作可能である。出力データ信号は、第1のモードの間に第2のデバイスに送信するために、スイッチング回路を介して、送信機ドライバに供給されるメッセージを含む。第1のデバイスが第1のモードであるときに、第1のデバイス内の少なくとも送信機データパス回路、送信機クロックパス回路および/またはクロック多重化ユニットが電源切断された状態になっていることが好ましい。本発明の別の実施形態によれば、シリアルデバイスと、シリアルデバイスと動作通信するホストデバイスとの間のメッセージ通信のための低減された電力消費を有するシリアルデバイスは、送信機を含む。送信機は、少なくとも、入力データ語を受信し、出力データストリームを生成するように動作可能なデータパス回路、入力データ語の処理を制御するための少なくとも1つの制御信号を生成するように動作可能なクロックパス回路、および出力データストリームをホストデバイスに送信するように動作可能なドライバを含む。シリアルデバイスに含まれるクロック多重化ユニットは、送信機内のクロックパス回路によって使用される少なくとも1つのタイミング信号を生成するように動作可能である。シリアルデバイスは、スイッチング回路と、スイッチング回路に結合されたコントローラとを備える信号発生器回路をさらに含む。コントローラは、基準クロック信号を受信し、シリアルデバイスが第1の動作モードであるときにシリアルデバイスに対するホストデバイスへのメッセージ送信の要求を示す少なくとも第1の制御信号を受信し、出力制御信号および出力データ信号を生成するように動作可能である。出力制御信号は、少なくとも第1の制御信号の関数として、第1のモードの間に送信機内のスイッチング回路およびドライバを選択的に電力投入するように動作可能である。メッセージを含む出力データ信号は、第1のモードの間にホストデバイスに送信するために、スイッチング回路を介して、ドライバに供給される。本発明のさらに別の実施形態によれば、第1のデバイスと、第1のデバイスと動作通信する第2のデバイスとの間のメッセージ通信の電力消費を低減するための方法が提供される。この方法は、第1のデバイスにおいて、基準クロック信号を受信するステップと、第1のデバイスにおいて、第1のデバイスが第1の動作モードであるときに第1のデバイスに対する第2のデバイスへのメッセージ送信の要求を示す少なくとも第1の制御信号を受信するステップであって、メッセージが第2のデバイスに対して第1のデバイスの存在を示すステップと、第1のデバイスにおいて、出力制御信号および出力データ信号を生成するステップであって、出力制御信号が第1のモードの間に第1のデバイス内のスイッチング回路および送信機ドライバを選択的に電力投入するための少なくとも第1の制御信号の関数として動作可能であり、出力データ信号が第1のモードの間に第2のデバイスに送信するために、スイッチング回路を介して、送信機ドライバに供給されるメッセージを含み、メッセージが基準クロック信号と同期化されるステップとを含む。本発明のこれらおよび他の特徴、目的および利点は、添付の図面に関連して読まれるべきである、その例示的な実施形態の以下の詳細な説明から明らかとなろう。以下の図面は、例のみとして、限定されることなく示される。図中の要素は簡略化および明確化するために示されていることを理解されたい。商業的に実現可能な実施形態において有用または必要であり得る、一般的ではあるがよく理解されている要素は、示された実施形態の邪魔になるものが少ない図を簡単にするために示されないことがある。本発明の原理は、本明細書において、例えば、携帯型USBまたは他のシリアルデバイスでの使用に適した低電力シリアライザ/デシリアライザSerDesトランシーバの例示的な実施形態の文脈の中で説明される。しかし、本発明は本明細書において例示的に示され説明される特定の装置および方法に限定されないことを理解されたい。むしろ、本発明の態様は、特に接続されたデバイスがその存在を対応するホストデバイスに伝えるために必要とされる電力量を低減することによって、例えば、SerDesデバイスなどの接続されたシリアルデバイスにおける電力消費を有利に低減するための技法を広く対象とする。このようにして、本発明の態様は、ホストコントローラと対応する接続されたデバイスとの間の帯域外通信のための低電力ソリューションを提供する。本発明の例示的な実施形態は、本明細書において、USB通信プロトコル、特にUSB3.0を参照して説明されるが、本発明はUSBプロトコルと共に使用することに限定されないことを理解されたい。むしろ、本発明の原理は、例えば、SAS通信プロトコルおよびSATA通信プロトコルを含めた、有線および無線両方の、実質的に任意のシリアル通信プロトコル規格または非規格に拡張され得る。さらに、本明細書における教示を考慮すれば、本発明の範囲内である示された実施形態に多数の変更を行うことができることが当業者に明らかとなろう。すなわち、本明細書において説明される特定の実施形態に関して、いかなる制限も意図されておらず、または推測されるべきではない。図1は、従来のUSB接続構成による、2つのデバイス間のデータ通信を容易にするための例示的なシステム100を図示するブロック図である。具体的には、システム100は、ホストコントローラ102として機能する第1のデバイスと、USBデバイスであってもよく、ホストコントローラに動作可能に結合された、第2のデバイス104とを含む。デバイス104は、本明細書において接続されたデバイスと呼ばれる場合がある。ホストコントローラ102は、例えば、コンピュータまたは代替の処理装置を備えることができ、接続されたデバイス104は、例えば、USB対応の周辺デバイス例えば、スキャナ、デジタルカメラ、記憶デバイス、携帯電話、携帯情報端末PDA:personaldigitalassistant、フラッシュカードリーダ、ネットワークインターフェースなどを備えることができる。物理USBデバイス104は、本明細書においてデバイス機能と呼ばれる複数の論理サブデバイスを含むことができ、各デバイス機能には、ホストコントローラ102によって一意の識別子例えば、アドレスが割り当てられる。ハブデバイスを含めて、最大127台のデバイスを、USB規格に従った所与のホストコントローラに接続することができる。2台以上のUSBデバイス間の通信は、しばしばパイプ106と呼ばれる論理チャネルに基づく。パイプ106は、実質的に、ホストコントローラ102とUSB接続されたデバイス104内の対応するエンドポイント108との間で確立される論理接続である。デバイス104上に物理的に存在するエンドポイント108とは異なり、パイプ106は、ホストコントローラ102がエンドポイントとの接続を確立するときのみ存在する。USB仕様例えば、USB1.xまたは2.0仕様によれば、USBデバイスは、最大32個のアクティブパイプ、すなわち、ホストコントローラに入る16個のパイプおよびホストコントローラから出る16個のパイプをサポートできる。2つの種類のパイプ、すなわち、ストリームパイプおよびメッセージパイプがあり、これらはデータ伝送の種類例えば、等時性伝送、インタラプト伝送、バルク伝送、および制御伝送に基づいて割り当てられる。例えば、その開示内容は全ての目的に対してその全体が参照により本明細書に組み込まれている、UniversalSerialBusSpecificationRevision2.0、UniversalSerialBusImplementersForum,Inc.USB-IF、31~36頁、2000年4月27日、ならびにそれに続くバージョンおよびリビジョンを参照されたい。USBデバイス104が依然としてそのホストコントローラ102に接続されていることを決定するために、ホストコントローラは、例えば、接続されたデバイスに移動するおよび/または接続されたデバイスから移動するデータパケットを検出することによって、USBデバイスとホストコントローラとの間のデータ通信を監視することができる。しかし、デバイス104が、スリープ動作モードの間など、アイドルであり、したがって所与の接続からアクティビティが検出されない場合、このデバイスは、ピングメッセージをホストコントローラ102に定期的に伝えることによって、その存在を示す。接続が規定の期間内にピングメッセージに応答できない場合、その接続は終了する。残念なことに、ピングメッセージを伝えるために、USBデバイス104はデバイス内のCMUおよび送信機全体を起動して2サイクルのピングクロックを送信しなければならない。この手法は、電力消費の観点から見て高価であり、したがって望ましくない。図2は、接続されたデバイス内に含まれてもよく、本発明の原理を実施するために修正されてもよい、例示的なSerDesトランシーバ200の少なくとも一部を図示するブロック図である。トランシーバ200は、第1の部分202、第2の部分204、およびクロック多重化ユニットCMUを備える第3の部分212に分割することができる。第1の部分202は、受信機RXデータパス206ならびにステータスおよび制御回路208の少なくとも一部を含む。第2の部分204は、送信機TX210、第1のマルチプレクサ214、ならびにステータスおよび制御回路208の少なくとも一部を含む。本明細書における教示を考慮すれば当業者に明らかとなるように、本発明は示された特定のトランシーバ構成に限定されず、本発明の代替実施形態がSerDesトランシーバ200を実装するために同様に企図されることを理解されたい。受信機データパス206は、従来の方法で実装し得る。例えば、受信機データパス206は、受信機に与えられる入力データ信号Data_inから直流dc成分を取り除き、受信機を静電気放電ESD:electrostaticdischarge事象から保護するように動作可能な交流ac結合および終端回路216を含むことが好ましい。第2のマルチプレクサ218は、ac結合終端回路216に結合され、第1の入力で入力データ信号を受信し、第2の入力で近端シリアルループバック信号NES:near-endserialloopbacksignalであってもよい第1の制御信号を受信するように動作可能である。マルチプレクサ218によって生成された出力信号は、前置増幅器/アナログ等化器220、信号損失LOS:lossofsignalおよび帯域外OOB:out-of-band検出器222ならびに前置増幅器/アナログ等化器に結合された決定フィードバック等化器DFE:decisionfeedbackequalizerおよび加算器224を含むアナログフロントエンドに供給される。ほとんどのUSB3.0デバイスは、5ギガヘルツGHz周波数で動作する際によく起こる信号損失を克服するために、何らかの動的な受信機等価dynamicreceiverequalizationを使用することが予想される。動的な受信機等価を達成するために、前置増幅器/アナログ等化器220および/またはDFE224は、当業者に周知の技法に従ってアナログ信号フィルタリングおよび決定フィードバック等価を実行するように動作可能であってもよい。例えば、その開示内容は全ての目的に対してその全体が参照により本明細書に組み込まれている、T.Do-Hongら、PrinciplesofDigitalCommunications、StudentManual、RiceUniversity、2008年5月;S.Benedettoら、PrinciplesofDigitalTransmission:WithWirelessApplications、1998年12月発行、PlenumPublishingCorporation、ISBN-13:9780306457531;およびY.Sun、Bandwidth-efficientWirelessOFDM、IEEEJournalonSelectedAreasinCommunications、Vol.19、Issue11、2001年11月、2267~2278頁を参照されたい。DFEは、フィードバックループを使用して、現在復調中のパルス上のシンボル間干渉ISI:inter-symbolinterferenceを実質的に除去するために以前の検出器決定を使用する非線形等化器である。以前に検出されたシンボルによってもたらされるISIは、適切な重み付けを用いて前のシンボル値を減算することによって、転送フィルタの出力から正確に取り消すことができる。このようにして、以前のパルスによって導入された現行のパルス上の歪みを除去することができる。DFE224によって生成された出力信号は、受信機データパス206のクロック回復部およびデータ回復部に供給されることが好ましい。より具体的には、クロック回復部は、DFE224によって生成された出力信号を受信するように動作可能なデータ入力を有し、クロック位相回転器に供給される入力クロック信号のサンプリング位相を調整するために高速ラッチ回路に結合された数値制御発振器NCO:numerically-controlledoscillatorクロック位相回転器228によって生成された第2の制御信号を受信するための制御入力を有する高速ラッチ回路226を含む。NCOクロック位相回転器228は、出力クロックに与えられる入力クロックに基づいて複数の出力クロックを生成するように動作可能であり、それぞれの出力クロックが互いに異なる位相を有することが好ましい。受信機データパス206のデータ回復部は、高速ラッチ回路226の出力に結合されたデマルチプレクサDMUXおよびバイトアライナ230を含むことが好ましい。DMUXおよびバイトアライナ230によって生成された出力データ信号は、ループフィルタおよび回転周波数分割器RFD:rotationalfrequencydivider232とDFEおよび前置増幅器適応化回路234の両方に供給される。ループフィルタおよびRFD232は、CMU212内のマスタ位相ロックループPLL:phase-lockedloop236によって供給される受信機クロック信号R_CLKであってもよい入力クロック信号を受信し、R_CLKの多重または分割である出力クロック信号を生成するように動作可能である。この出力クロック信号は、NCOクロック位相回転器228に供給される。DFEおよび前置増幅器適応化回路234は、前置増幅およびDFE適応化を制御するために前置増幅器/アナログ等化器220およびDFE224にそれぞれ供給され、それによって動的な受信機等価を提供する制御信号を生成するように動作可能である。DMUXおよびバイトアライナ230によって生成された出力データは、制御回路208に含まれる先入れ先出しFIFO:first-in-first-outレジスタ242または代替の記憶回路に供給される。FIFOレジスタ242は、回復されたデータを少なくとも一時的に格納するように動作可能である。受信機データパス206は、電圧調整器235をさらに含むことができる。電圧調整器235は、受信機データパス206の1つまたは複数の部分に電力供給するために使用されてもよい少なくとも1つの実質的に一定の出力電圧を生成する基準電圧源として動作可能である。当業者に明らかとなるように、本発明と共に使用するのに適した代替の受信機構成が企図されることを理解されたい。前に説明したように、CMU212に含まれるマスタPLL236は、外部基準クロックを受信し、ループフィルタおよびRFD232に供給される受信機クロック信号R_CLKを生成するように動作可能であることが好ましい。マスタPLL236はまた、外部基準クロックの関数としての、送信機クロック信号T_CLKであってもよい第2のクロック信号を生成するように動作可能である。受信機クロック信号および送信機クロック信号は、同一の外部基準クロックに基づいているが、マスタPLL236に含まれる別個のPLL回路によって生成されてもよく、したがって必ずしも同一周波数または同一周波数の多重でなくてもよい。CMU212は、例えば、受信機クロック信号R_CLKおよび送信機クロック信号T_CLKそれぞれの生成においてマスタPLL236によって使用されてもよいCMU電圧調整器238およびバイアス発生器240などの他の機能回路を含み得る。送信機210は、従来の方法で実装し得る。例えば、送信機210は、マルチプレクサ214例えば、20ビット幅から並列に、送信語tx_wordであってもよい入力データを受信し、このデータを出力シリアルデータストリームに変換するように動作可能なパラレル/シリアル変換器244を含むことが好ましい。第3のマルチプレクサ246は、出力シリアルデータストリームを同期化するためにパラレル/シリアル変換器244に供給されるクロック信号を生成することが好ましい。マルチプレクサ246によって生成されたクロック信号は、受信機206内のNCOクロック位相回転器228の関数であってもよく、またはマスタPLL236によって生成され、NCOスペクトル拡散クロックSSC:spreadspectrumclocking回路248を介して供給される送信機クロックT_CLKの関数であってもよい。当業者によって知られているように、スペクトル拡散クロックは、電磁干渉EMI:electromagneticinterference低減のための周波数変調技法である。一定の周波数を維持する代わりに、SSCは、所定の変調周波数fmを用いて、所定のパスに沿ったクロック周波数/周期、すなわち、変調プロファイルを変調する。次いで、パラレル/シリアル変換器244によって生成されたシリアルデータストリームは、2タッププリエンファシス回路250に供給される。プリエンファシス回路250は、伝送チャネルまたは受信機に導入されるノイズが増幅されるのを防止するのに役立つ高域フィルタとして実質的に動作可能であり、それによって送信機210が動作可能に結合される伝送チャネルの低域周波数特性を補償する。このようにして、周波数応答は、規定の周波数範囲の帯域内で平坦化される。プリエンファシス回路250は、送信される信号の高周波成分を増幅するか、または送信される信号の低周波成分を減衰する。プリエンファシスを実施するための技法は、当業者に周知である。プリエンファシス回路250の出力は、第4のマルチプレクサ252に供給される。マルチプレクサ252は、プリエンファシス回路250の出力を受信するための第1の入力および受信機データパス206のアナログフロントエンド内の前置増幅器/アナログ等化器220の出力を受信し、これらの信号の1つをマルチプレクサの出力に多重化するための第2の入力を含む。マルチプレクサ252によって生成された出力は、マルチプレクサ252からの出力信号の規定の特性を制御するように動作可能な振幅、スルーおよびOOB制御回路254に供給される。振幅、スルーおよびOOB制御回路254によって生成された出力信号は、受信機データパス206内のマルチプレクサ218と送信機TXドライバ256の両方に供給される。送信機ドライバ256は、送信機210の出力信号Data_outを生成するように動作可能である。次に図3を参照すると、本発明と組み合わせた使用に適した、例示的な送信機300が示されている。送信機300は、図2に図示された例示的なSerDesトランシーバ200内の送信機210を非限定的に実装するものであってもよい。また、本発明は示された特定の送信機アーキテクチャに限定されない。送信機300は、複数のクロック信号、すなわち、CMUクロック信号例えば、図2のCMU212によって生成された送信クロックT_CLKであってもよいおよび受信機RXクロック信号例えば、図2に示す受信機206内のNCOクロック位相回転器228によって生成されてもよいを受信するように動作可能なクロックマルチプレクサCLKMUX/分割器302を含む。クロックマルチプレクサ/分割器302はまた、例えば、図2の前置増幅器/アナログ等化器220によって生成されてもよい受信機フロントエンドクロック信号図示せずを受信することができる。これらのクロック信号は、規定の値によって分割され、クロックマルチプレクサ/分割器302に結合された遅延制御回路304に選択的に供給され得る。遅延制御回路304は、示すように、タップされた遅延回線、または代替の遅延回路を含み得る。任意選択で、遅延較正回路305は、遅延制御回路304に結合されてもよい。遅延制御回路304は、送信機300内のドライバ段によって生成された送信機出力信号tx_outのスルーを制御するように動作可能であることが好ましい。遅延制御回路304の少なくとも一部は、図2に図示された振幅、スルーおよびOOB制御回路254に組み込まれてもよい。クロックマルチプレクサ/分割器302の出力は、コモンモードロジックCML:common-modelogic電圧レベルを相補型金属酸化膜半導体CMOS:complementarymetal-oxide-semiconductor電圧レベルに変換するように動作可能な電圧レベル変換器306に供給される。電圧レベル変換器306によって生成された変換された信号は、パラレル/シリアルP2S変換器308に供給される。図2のパラレル/シリアル変換器回路244に関連して説明したように、P2S変換器308は、送信機300によって受信されたパラレル入力データ語tx_word例えば、20ビット幅を、データ出力イネーブル信号DataO/Eおよびプリエンファシスデータ出力イネーブル信号Pre-emDataO/Eを含むシリアルデータストリームに変換するように動作可能である。P2S変換器308によって生成されたDataO/E信号およびPre-emDataO/E信号は、複数のタイミング制御ブロック310を含むリタイミング回路に供給されることが好ましい。タイミング制御ブロック310の各例は、1対のフリップフロップ311aおよび311bならびにフリップフロップに結合されたマルチプレクサ311cを含む。具体的には、フリップフロップ311a、311bのそれぞれは、パラレル/シリアル変換器308によって生成されたシリアルデータストリーム信号DataO/Eの1つをそれぞれ受信するためのデータ入力、および遅延制御回路304内のタップの対応する1つで生成されたタイミング信号を受信するためのクロック入力を含む。マルチプレクサ311cは、第1および第2の入力ならびに出力を含む。各フリップフロップ311a、311bの出力は、マルチプレクサ311cの対応する入力に結合される。フリップフロップ311a、311bは、フリップフロップ311aの第1の1つに対しては、それに供給される入力データがクロック信号の立上り端で開始されすなわち、クロックインされ、フリップフロップ311bの第2の1つに対しては、それに供給される入力データがクロック信号の立下り端で開始されるように構成される。フリップフロップ311a、311bをクロックするために使用されるタイミング信号は、どちらのフリップフロップからデータを出力するかを選択するためにも使用される。このようにして、タイミング制御ブロック310のそれぞれによって生成された出力信号は、明確な立上り端および立下り端を有する。タイミング制御ブロック310によって生成された出力信号は、送信機300内の出力ドライバ段を形成する対応する増幅器312に供給される。それぞれの増幅器312の利得は、同一または互いに異なっていてもよい。送信機ドライバ段は、4組の増幅器を有するものとして示されているが、本発明は任意の特定の数の別個の増幅器の組に限定されない。遅延制御回路304内の各遅延タップで生成されたタイミング信号は、タイミング制御ブロック310の対応する1つに供給されて、それによって、それに結合されたそれぞれの増幅器312の起動を制御することが好ましい。このようにして、出力信号TXOUTのスルーを所望通りに制御することができる。増幅器312のそれぞれの出力は、加算ブロック314で加算される。次いで、ブロック314の出力で生成された信号は、プルアップDAC終端回路が結合される第2の加算ブロック316に供給される。送信機出力信号TXOUTは、加算ブロック316の出力で生成される。USB3.0仕様の主な目的は、利用可能な帯域を増加することであるが、この新しい規格は、モバイル型デバイスにとって特に有利である、平均電力消費を低減させることも目指している。USB2.0は、利用可能なデバイスに対して恒久的にポーリングを行い、これは電力を要する。対照的に、USB3.0は、アイドル状態、スリープ状態および一時停止状態のような追加の省電力機能を用いて設計された。例えば、その開示内容は全ての目的に対してその全体が参照により本明細書に組み込まれている、UniversalSerialBus3.0Specification、Revision1.0、2008年11月12日を参照されたい。スリープモードに入るデバイスは、そのデバイス自体がデバイスモード変更を開始するまで、USB3.0ホストによって事実上そのままにされる。しかし、接続されたデバイスがスリープモードである場合でも、所与の接続から他のアクティビティが何も検出されない場合、接続されたデバイスはやはり、ピングメッセージとしても知られる帯域外通信信号を定期的に送信することによって、その存在をホストデバイスに伝えなければならない。当業者に明らかとなるように、他の通信プロトコルは、本発明の原理が同様に適用される類似の帯域外信号技法を用い得る。例のみとして、一般性を喪失することなく、USB3.0仕様に従って、低周波数周期信号LFPSは、低電力リンク状態であるリンクを介した2つのポート間の側波帯通信に使用される。UniversalSerialBus3.0Specification、Revision1.0、Section6.9、2008年11月を参照されたい。例示的な差動LFPS波形400を図4に示す。図4を参照すると、tPeriod402は、LFPSサイクルの周期を定義する。LFPSバーストは、tBurst404で表される期間における連続的なLFPS信号の伝送として定義される。LFPSシーケンスは、tRepeatによって定義される期間における継続時間tBurstの単一LFPSバーストの伝送によって表される。2つの隣接するLFPSバーストの間で、リンクは電気アイドル状態である。LFPSメッセージは、LFPSバースト継続時間tBurstの変形の関数として符号化される。期間tRepeatは、次のLFPSメッセージが送信される時間間隔として定義される。USB3.0仕様によれば、規定のtPeriodは、20から100ナノ秒nsの範囲内であり、4nsの最大立上りおよび立下り時間を有する。UniversalSerialBus3.0Specification、Revision1.0、Section6.9.1を参照されたい。ピングメッセージは、USB3.0仕様に従って、2サイクルのLFPS伝送40nsから200nsを含むことが好ましい。しかし、接続されたデバイスの存在を対応するホストコントローラに伝達するように動作可能な他の帯域外メッセージ構成およびタイミングが、同様に本発明と組み合わせて使用することを企図されることを理解されたい。ピングメッセージを送信するためには、前に述べたように、接続されたデバイスにおけるリンク層は、従来通り、デバイス内のSerDesトランシーバにおけるCMUおよび送信機全体を起動して、2サイクルのピングクロックを送信する。これらの機能ブロック、すなわち、CMUおよび送信機は、おそらくSerDes内で最も電力を消費するブロックである。特定の数の帯域外通信信号例えば、ピングメッセージのサイクルは本発明によって限定されないことを理解されたい。特にデバイスが低電力モードすなわち、電源切断またはスリープモードである間、接続されたデバイスとそれに対応するホストとの間の帯域外通信のための電力消費を低減するために、本発明の態様は、その例示的な実施形態において、例えば、低電力モバイル型および/またはデスクトップ型USB例えば、USB3アプリケーションでの使用に適した、新規な帯域外信号発生器を提供する。帯域外信号発生器は、大半のトランシーバが、接続されたデバイスとホストデバイスとの間で送信されるデータトラフィックが実質的に存在せず、デバイスが最大の規定の電力消費未満で動作しているスリープまたは他の非アクティブ動作モード例えば、低電力、電源切断、待機などである間に動作するように構成された局在型のLFPS側波帯信号発生器を含むことが好ましい。本発明の実施形態は、外部基準クロックによってクロックされる小型の状態マシンを使用し、それによってLFPS発生器を少なくとも電力の観点から見て迅速および安価に応答させることによって、USBトランシーバにおける電力消費を有利に低減するための技法、および実質的に低い電力要件を有する他の接続されたデバイスを提供する。図5は、本発明の一実施形態による、例えば、USBデバイス500内で使用するためのSerDesトランシーバであってもよい、例示的なトランシーバ502の少なくとも一部を図示するブロック図である。前に述べたように、特にデバイスがスリープモードである間、デバイス500内の電力消費を低減するために、トランシーバ502は、状態マシン506または代替のコントローラと、状態マシンに動作可能に結合されたマルチプレクサ508または代替のスイッチング回路とを備える帯域外信号発生器504を含む。有利には、残りのトランシーバ502が非アクティブ例えば、電源オフされる、スリープ、電源切断モードであるなどである、すなわち、例えば、CMU514、受信機RX516、送信クロックパスTXClkPath回路518および送信機データパスTXdataPath回路520を含む残りのトランシーバ回路が全て電源オフされている間でも、状態マシン506は、アクティブ例えば、電源オンされる、起動モードであるなどで動作状態である。送信機データパス回路520は、入力データ語tx_wordを受信し、シリアル出力データストリームtx_dataを生成するように動作可能な機能ブロック例えば、パラレル/シリアル変換器、プリエンファシス回路、データリタイム回路などを含む。送信機クロックパス回路518は、送信機データパス回路520内の1つまたは複数の機能ブロックを制御するためのクロックおよび/または他のタイミング/制御信号を生成するように動作可能な機能ブロック例えば、SSCクロック発生器、マルチプレクサ、スルー制御回路などを含むことが好ましい。SEND_PING制御信号がデバイス500におけるリンク層510からトランシーバ502に送信されると、比較的少量の電力例えば、数十マイクロアンペアを消費するように構成されることが好ましい状態マシン506は、SEND_PING信号を検出し、ピングメッセージを対応するホストデバイスに送信する必要がある最小限の回路例えば、送信機TXドライバ512のみを電源投入するすなわち、起動させるように動作可能である。リンク層510によって生成され、状態マシン506に送信されたSEND_PING信号は、トランシーバに対するホストデバイスへのピングメッセージ送信機それによって、その存在を伝えるの要求を示す。ピングメッセージがホストデバイスに周期的に送信されて、接続されたデバイスが継続して存在することを伝えるので、特にデバイスが待機またはスリープモードである場合すなわち、デバイスとそれに対応するホストとの間でデータが送信されていない場合、SEND_PING信号は、状態マシン506にも周期的に送信される。あるいは、本発明の他の実施形態によれば、SEND_PING信号は、例えば、トランシーバ502に含まれるタイマまたは他の低電力タイミング回路明示的に図示せずなどによって、内部で生成されてもよい。状態マシン506がリンク層510から非同期SEND_PING制御信号を検出すると、メッセージは、外部クロック源によって状態マシンに供給される外部基準クロックと同期化される。このようにして、通常、デバイス内でかなりの電力を消費するCMU514は、非アクティブ状態すなわち、電源切断、電源オフなどである。SEND_PING信号が検出されると、状態マシン506は、それに応答して、マルチプレクサ508および送信機ドライバ512を起動させるすなわち、電源投入する電源投入制御信号sm_puを生成する。好ましくは、状態マシン506によって生成された電源投入制御信号は、機能OR回路522例えば、ORゲートの第1の入力に供給される。ORゲート522の第2の入力は、送信機クロックパス回路518によって生成された送信機電源投入制御信号tx_puを受信するように構成される。したがって、ORゲート522は、電源投入制御信号pu_ctlを生成するように動作可能であり、この信号は、状態マシン506によって生成された電源投入信号sm_puおよび/または送信機クロックパス回路518によって生成された電源投入信号tx_puの関数としてマルチプレクサおよび送信機ドライバを選択的に起動させるために、マルチプレクサ508および送信機ドライバ512のそれぞれの制御イネーブル入力に供給される。次いで、状態マシン506は、データ信号sm_dataを生成し、この信号は、例えば、状態マシンに含まれるトグルTフリップフロップ明示的に図示せず、または代替の信号発生回路を切り換えることによって、規定の数の基準クロックすなわち、ピングクロックのサイクル例えば、2を含むことが好ましい。本発明は、SEND_PING信号に応答して状態マシン506によって生成された任意の特定の数の基準クロックのサイクルに限定されないことを理解されたい。さらに、状態マシン506によって生成されたsm_dataメッセージ信号内のサイクルの数は、SEND_PING信号のアサーションassertionの継続時間例えば、SEND_PING信号のアサーションからデアサーションde-assertionまでの期間に依存しないことが好ましい。トグルフリップフロップは、当業者に周知である。状態マシンデータ信号sm_dataは、マルチプレクサ508を介して送信機ドライバ512に供給されるsm_dataは、マルチプレクサ508の第1の入力1に供給される。マルチプレクサ508はまた、その第2の入力0で、送信機データパス回路520によって生成された送信機データ信号tx_dataを受信するように動作可能である。マルチプレクサ508は、起動するために状態マシン電源投入制御信号sm_puを使用するだけではなく、むしろ、マルチプレクサ入力データパスもsm_puによって選択される。具体的には、状態マシン電源投入制御信号sm_puが、マルチプレクサ508の選択制御入力SELselectcontrolinputに直接供給されることが好ましい。sm_puがアサートassertされる場合例えば、論理1、状態マシンデータsm_dataは、マルチプレクサ508を介して送信機ドライバ512に送信される。あるいは、sm_puがデアサートde-assertされる場合例えば、論理0、送信機データパス520からの送信機データtx_dataは、マルチプレクサ508を介して送信機ドライバ512に送信される。このようにして、マルチプレクサ508は、マルチプレクサおよびドライバに供給された電源投入制御信号pu_ctlがアサートされると仮定すると、送信機ドライバ512への出力について、トランシーバ502の動作モードに応じて例えば、起動またはスリープモード、状態マシンデータ信号sm_dataまたは送信機データ信号tx_dataのいずれかを選択するように動作可能である。送信機ドライバ512が2サイクルのピングクロックを送信した後、SEND_PING信号がデアサートされる。この動作により、状態マシン506は電源投入制御信号sm_puをデアサートし、それによってマルチプレクサ508および送信機ドライバ512を電源切断する。マルチプレクサ508および送信機ドライバ512は、前に述べたように、送信機クロックパス回路518によって生成されたtx_pu信号の関数としてpu_ctlによって独立して電源投入することもできる。sm_pu制御信号がデアサートされると仮定すると、tx_pu制御信号のデアサーションによって、マルチプレクサ508および送信機ドライバ512を電源切断することもできる。sm_pu制御信号は、低電力モードであってもよいトランシーバ502の第1の動作モードで使用されることが好ましく、tx_puは、トランシーバ502が電源投入されるすなわち、起動される通常すなわち、正規モードであってもよい第2の動作モードで使用される。リンク層510は、SEND_LFPS制御信号を状態マシン506に送信することもでき、SEND_LFPS信号は、デバイス500内のトランシーバ502に対するホストデバイスへのLFPSメッセージ送信の要求を示す。非同期であるSEND_LFPS信号は、状態マシン506によって外部基準クロックと同期化されることが好ましい。USB3.0仕様によれば例えば、その開示内容はその全体が参照により本明細書に組み込まれている、UniversalSerialBus3.0Specification,Revision1.0、Section6.9、6-30から6-35頁を参照されたい、LFPSは、低電力リンク状態であるリンクを介した2つのポート間の側波帯通信に使用される。受信機終端が存在するが、信号がリンク上で発生していない場合、デバイスは電気アイドル状態であるとみなされる図4参照。この状態である場合、LFPSは初期化および電源管理情報を信号で伝えるために使用される。SEND_LFPS制御信号を検出すると、状態マシン506は、電源投入信号sm_puをアサートすることによって、マルチプレクサ508および送信機ドライバ512を電源投入する。次いで、状態マシン506は、信号SEND_LFPSがデアサートされるまで、外部クロック源からの連続的な基準クロックサイクルの送信機例えば、状態マシン内のTフリップフロップを切り換えることによってを開始する。したがって、状態マシン506によって生成されたsm_dataメッセージ信号内のクロックサイクルの数は、SEND_LFPS信号のアサーションの継続時間の関数である。制御信号SEND_LFPSがデアサートされたすなわち、除去された後、状態マシン506は、マルチプレクサ508および送信機ドライバ512を電源切断し、状態マシンを除くSerDesトランシーバ502全体は、非アクティブすなわち、電源切断モードに戻る。図6は、本発明の一実施形態による、図5に示す例示的なSerDesトランシーバ502での使用に適した例示的な状態マシンによって実行される動作の少なくとも一部を図示する状態図600である。図から明らかなように、第1の状態S0602において、状態マシンはアイドルモードで動作可能であり、状態マシンは、デバイス内のリンク層例えば、図5の510から送信されるSEND_PING信号またはSEND_LFPS制御信号のいずれかを待機する。状態602の間、状態マシン電源投入信号sm_puはデアサートされた状態であり、その結果、送信機クロックパス回路例えば、図5の518が低電力モード状態であり、それによってtx_pu信号がデアサートされた状態であると仮定すると、マルチプレクサおよび送信機ドライバ例えば、それぞれ、図5の508および512は両方とも非アクティブすなわち、電源切断である。SEND_PING制御信号がアサートされると、状態マシンは、アイドル状態602から第2の状態S1604に移行する。状態604において、状態マシンは、電源投入制御信号sm_puをアサートし、それによってマルチプレクサおよび送信機ドライバそれぞれ、図5の508および512を起動させるすなわち、電源投入する。論理1であるsm_pu信号はまた、前に説明したように、状態マシンから受信されたデータsm_dataを送信するように信号発生器図5の504を構成するために、マルチプレクサ内の状態マシンデータパスを選択する。次いで、状態マシンは、ホストコントローラに送信するために、状態マシンデータ信号sm_dataを介して、2サイクルのピングメッセージまたは代替の帯域外メッセージを送信機ドライバ図5の512にマルチプレクサを介して送信する。前に述べたように、本発明はピングメッセージにおける任意の特定の数のサイクルに限定されず、さらに、SEND_PING制御信号がアサートされた状態である継続時間に依存しないことが好ましい。ピングメッセージが完了した後、sm_pu信号がデアサートされ例えば、論理0、それによってマルチプレクサおよび送信機ドライバを電源切断する。次いで、状態マシンはアイドル状態602に戻る。あるいは、SEND_LFPS制御信号がアサートされると、状態マシンは、アイドル状態602から第3の状態S2606に移行する。状態606において、状態マシンは、電源投入制御信号sm_puをアサートし、それによってマルチプレクサおよび送信機ドライバそれぞれ、図5の508および512を電源投入する。前に述べたように、論理1であるsm_pu信号はまた、マルチプレクサ内の状態マシンデータパスを選択する。次いで、状態マシンは、ホストコントローラに送信するために、sm_data上のLFPSメッセージまたは代替の帯域外メッセージを表す基準クロックの連続的なバーストを送信機ドライバ例えば、512にマルチプレクサを介して送信する。前に説明したように、SEND_LFPS信号がデアサートされるまで、メッセージ信号sm_data内のクロックバーストが送信される。LFPSメッセージが完了した後、sm_pu信号がデアサートされ、それによってマルチプレクサおよび送信機ドライバを電源切断する。次いで、状態マシンはアイドル状態602に戻る。本発明の実施形態の方法論は、例えば、携帯型電子デバイスなどの電子デバイスまたは代替のシステムにおける実施に特によく適合し得る。例証のみとして、図7は、本発明の一態様に従って形成される例示的なデータ処理システム700を図示するブロック図である。例えば、システム700は、シリアル通信プロトコルを使用してホストデバイスと通信するように構成されたモバイル型デバイス例えば、USBデバイス、SATAデバイス、SASデバイスなどを表し得る。システム700は、プロセッサ702、このプロセッサに結合されたメモリ704、ならびにこのプロセッサとインターフェース接続するように動作可能な入力/出力I/O回路708を含み得る。プロセッサ702、メモリ704、およびI/O回路708は、データ処理システム700の一部として、例えば、バス706または代替の接続手段を介して、相互接続することができる。例えばバスを介した適切な相互接続は、ネットワークインターフェースカードNIC:networkinterfacecardなどのネットワークインターフェース710に提供することもでき、ネットワークインターフェース710は、コンピュータネットワーク、およびフロッピーディスクまたはCD-ROMドライブなどの媒体インターフェースとインターフェース接続するために提供することができ、媒体インターフェースは、媒体とインターフェース接続するために提供することができる。プロセッサ702は、本明細書において上記に説明された本発明の方法論の少なくとも一部を実行するように構成され得る。本明細書において使用されるプロセッサという用語は、例えば、中央処理装置CPUおよび/または他の処理回路例えば、ネットワークプロセッサ、DSP、マイクロプロセッサなどを含むものなどの任意の処理デバイスを含むことを意図することを理解されたい。さらに、プロセッサという用語は、2つ以上の処理デバイスを指す場合があり、処理デバイスと関連する様々な要素は、他の処理デバイスによって共有され得ることを理解されたい。本明細書において使用されるメモリという用語は、例えば、ランダムアクセスメモリRAM、読取り専用メモリROM、固定記憶媒体例えば、ハードドライブ、取外し可能な記憶媒体例えば、フロッピーディスク、フラッシュメモリなどの、プロセッサまたはCPUと関連するメモリおよび他のコンピュータ可読媒体を含むことを意図する。さらに、本明細書において使用されるI/O回路という用語は、例えば、プロセッサにデータを入力するための1つまたは複数の入力デバイス例えば、キーボード、マウスなど、プロセッサと関連する結果を表示するための1つまたは複数の出力デバイス例えば、プリンタ、モニタなど、および/もしくは入力または出力デバイスをプロセッサに動作可能に結合するためのインターフェース回路を含むことを意図する。したがって、本明細書において記載される、本発明の方法論を実行するための命令またはコードを含む、アプリケーションプログラムまたはそのソフトウェア構成要素は、関連する記憶媒体例えば、ROM、固定または取外し可能な記憶装置の1つまたは複数に格納され、利用する準備ができると全体的にまたは部分的に例えば、RAMに読み込まれ、プロセッサ702によって実行され得る。いずれの場合でも、図1に示す構成要素の少なくとも一部は、ハードウェア、ソフトウェア、またはこれらの組合せの様々な形態、例えば、関連するメモリを有する1つまたは複数のDSP、特定用途向け集積回路、機能回路、関連するメモリを有する1つまたは複数の動作可能にプログラムされた汎用デジタルコンピュータなどにおいて実施され得ることを理解されたい。本明細書において提供される本発明の教示を考慮すれば、当業者は本発明の構成要素の他の実施を企図できるであろう。本発明の技法の少なくとも一部は、1つまたは複数の集積回路に実装され得る。集積回路の形成において、ダイは、典型的には、反復されるパターンで半導体ウェハの表面上に作製される。ダイのそれぞれは、本明細書において記載されるメモリを含み、他の構造または回路を含み得る。個々のダイは、ウェハから切断またはさいの目状に切断され、次いで集積回路としてパッケージされる。当業者であれば、ウェハをさいの目状に切断し、ダイをパッケージして、集積回路を製造する方法を知っているであろう。そのように製造された集積回路は、本発明の一部とみなされる。本発明の実施形態によるICは、任意のアプリケーションおよび/またはメモリ例えば、埋込みまたはディスクリートメモリdiscretememoryを利用する電子システムにおいて用いることができる。本発明の実施形態を実施するための適切なシステムは、パーソナルコンピュータ、通信ネットワーク、電子商取引システム、携帯型通信デバイス例えば、携帯電話、ソリッドステート媒体記憶デバイスなどを含み得るが、これらに限定されない。このような集積回路を組み込むシステムは、本発明の一部とみなされる。本明細書において提供される本発明の教示を考慮すれば、当業者は本発明の技法の他の実施および用途を企図できるであろう。本明細書において添付の図面を参照しながら本発明の例示的な実施形態を説明してきたが、本発明はこれらの明確な実施形態に限定されず、添付の特許請求の範囲の範囲から逸脱することなく本発明において様々な他の変更および修正が当業者によって行われ得ることを理解されたい。"