"論理装置であって、第1論理ブロックと、第2論理ブロックとを含む少なくとも2つの論理ブロックと、前記第1論理ブロックに連結される複数の第1グローバル配線と、前記第2論理ブロックに連結される複数の第2グローバル配線とを含むグローバル配線グループと、前記複数の第1グローバル配線と、前記複数の第2グローバル配線とが交差する領域にそれぞれ配される複数の第1不揮発性メモリ素子を含み、前記論理装置の動作をリアルタイムで再構成するために、前記複数の第1不揮発性メモリ素子それぞれに保存された第1データを基に、前記複数の第1グローバル配線及び第2グローバル配線のルーティングを制御するグローバル制御部と、を含む論理装置。前記グローバル制御部は、前記複数の第1不揮発性メモリ素子を含み、前記第1データを基に、前記複数の第1グローバル配線それぞれと、前記複数の第2グローバル配線それぞれとを連結させるグローバル配線連結部と、前記複数の第1不揮発性メモリ素子に対するリアルタイムプログラミング動作を行うことによって、前記グローバル配線連結部の連結動作を制御するグローバル配線連結制御部と、を含むことを特徴とする請求項1に記載の論理装置。前記少なくとも2つの論理ブロックのそれぞれは、第1機能ブロック及び第2機能ブロックを含む少なくとも2つの機能ブロックと、前記第1機能ブロックに連結される複数の第1ローカル配線と、前記第2機能ブロックに連結される複数の第2ローカル配線とを含むローカル配線グループと、前記複数の第1ローカル配線と、前記複数の第2ローカル配線とが交差する領域にそれぞれ配される複数の第2不揮発性メモリ素子を含み、前記少なくとも2つの論理ブロックそれぞれの動作をリアルタイムで再構成するために、前記複数の第2不揮発性メモリ素子それぞれに保存された第2データを基に、前記複数の第1ローカル配線及び第2ローカル配線のルーティングを制御するローカル制御部と、を含むことを特徴とする請求項1に記載の論理装置。前記ローカル制御部は、前記複数の第2不揮発性メモリ素子を含み、前記第2データを基に、前記複数の第1ローカル配線それぞれと、前記複数の第2ローカル配線それぞれとを連結させるローカル配線連結部と、前記複数の第2不揮発性メモリ素子に対するリアルタイムプログラミング動作を行うことによって、前記ローカル配線連結部の連結動作を制御するローカル配線連結制御部と、を含むことを特徴とする請求項3に記載の論理装置。前記ローカル配線連結部は、前記ローカル配線連結制御部の上部に配されることを特徴とする請求項4に記載の論理装置。前記ローカル配線連結部は、前記ローカル配線連結制御部の下部に配されることを特徴とする請求項4に記載の論理装置。前記グローバル配線連結部は、前記複数の第1グローバル配線と、前記複数の第2グローバル配線とが交差する領域にそれぞれ配される複数のスイッチング部を含み、前記複数のスイッチング部のそれぞれは、スイッチと、前記グローバル配線連結制御部によってプログラムされる少なくとも1つの前記第1不揮発性メモリ素子を含み、前記スイッチのオン/オフを制御するスイッチ制御部と、を含むことを特徴とする請求項2に記載の論理装置。前記グローバル配線連結制御部は、前記複数のスイッチング部それぞれに含まれた前記スイッチ制御部のうち一部に共通に連結されることを特徴とする請求項7に記載の論理装置。前記グローバル配線連結制御部は、複数の書き込みデコーダであり、前記複数の書き込みデコーダのそれぞれは、前記スイッチ制御部のうち第1方向に隣接したスイッチ制御部に共通に連結される複数の書き込みデコーダと、前記複数の書き込みデコーダに共通に連結される書き込みドライバと、を含むことを特徴とする請求項7に記載の論理装置。前記スイッチ制御部は、前記少なくとも1つの第1不揮発性メモリ素子に保存された前記第1データを読み取り、読み取られた前記第1データを保存するラッチをさらに含むことを特徴とする請求項7に記載の論理装置。前記スイッチ制御部は、少なくとも1対の前記第1不揮発性メモリ素子に保存された前記第1データを読み取り、読み取られた前記第1データを保存するラッチをさらに含むことを特徴とする請求項7に記載の論理装置。前記ラッチは、電源電圧端子に連結される第1プルアップトランジスタと、前記第1プルアップトランジスタと直列連結された第1プルダウントランジスタと、を含む第1インバータと、前記電源電圧端子に連結される第2プルアップトランジスタと、前記第2プルアップトランジスタに直列連結された第2プルダウントランジスタと、を含み、前記第1インバータに交差結合される第2インバータと、等化信号を基に、前記第1プルダウントランジスタのゲートと、前記第2プルダウントランジスタのゲートと、を連結させる等化部と、を含むことを特徴とする請求項11に記載の論理装置。前記少なくとも1対の第1不揮発性メモリ素子は、前記第1プルダウントランジスタのソースと接地電圧端子との間、及び前記第2プルダウントランジスタのソースと前記接地電圧端子との間にそれぞれ連結されることを特徴とする請求項12に記載の論理装置。前記第2プルアップトランジスタと前記第2プルダウントランジスタとのノードは、前記スイッチの制御端子に連結され、前記ノードの電圧レベルによって、前記スイッチは、オン/オフされることを特徴とする請求項12に記載の論理装置。前記スイッチ制御部は、前記第1プルダウントランジスタのソースに連結される第1スイッチトランジスタと、前記第2プルダウントランジスタのソースに連結される第2スイッチトランジスタと、をさらに含むことを特徴とする請求項12に記載の論理装置。前記グローバル配線連結制御部は、前記複数のスイッチ制御部のうち、第1方向に隣接したスイッチ制御部それぞれに含まれた前記第1スイッチトランジスタに共通に連結される第1書き込みデコーダと、前記複数のスイッチ制御部のうち、前記第1方向に隣接した前記スイッチ制御部それぞれに含まれた前記第2スイッチトランジスタに共通に連結される第2書き込みデコーダと、前記第1書き込みデコーダ及び第2書き込みデコーダに共通に連結される書き込みドライバと、を含むことを特徴とする請求項15に記載の論理装置。前記複数の第2不揮発性メモリ素子は、前記ローカル配線連結制御部によってプログラムされ、前記プログラム結果によって、前記複数の第1ローカル配線それぞれと、前記複数の第2ローカル配線それぞれとの連結をスイッチングすることを特徴とする請求項4に記載の論理装置。前記ローカル配線連結制御部は、複数の書き込みデコーダであり、前記複数の書き込みデコーダのそれぞれは、前記複数の第1ローカル配線それぞれに連結される複数の書き込みデコーダと、前記複数の書き込みデコーダに共通に連結される書き込みドライバと、を含むことを特徴とする請求項17に記載の論理装置。前記複数の第1不揮発性メモリ素子は、抵抗変化型メモリ素子、磁気メモリ素子及びフラッシュメモリ素子のうちいずれか一つを含むことを特徴とする請求項1に記載の論理装置。前記複数の第2不揮発性メモリ素子は、1にプログラムされた場合の抵抗と、0にプログラムされた場合の抵抗との差が、既設定の値より大きい抵抗変化型メモリ素子を含むことを特徴とする請求項3に記載の論理装置。第1論理ブロックと、第2論理ブロックとを含む少なくとも2つの論理ブロックと、前記第1論理ブロックに連結される複数の第1グローバル配線と、前記第2論理ブロックに連結される複数の第2グローバル配線とが交差する領域にそれぞれ配される複数の第1不揮発性メモリ素子及び複数のスイッチを含み、前記複数の第1不揮発性メモリ素子それぞれに保存された第1データを基に、前記複数のスイッチのオン/オフを制御し、前記複数の第1グローバル配線及び第2グローバル配線のルーティングを制御するグローバル制御部と、を含み、前記少なくとも2つの論理ブロックのそれぞれは、第1機能ブロック及び第2機能ブロックを含む少なくとも2つの機能ブロックと、前記第1機能ブロックに連結される複数の第1ローカル配線と、前記第2機能ブロックに連結される複数の第2ローカル配線とが交差する領域にそれぞれ配される複数の第2不揮発性メモリ素子を含み、前記複数の第2不揮発性メモリ素子それぞれに保存された第2データを基に、前記複数の第1ローカル配線及び第2ローカル配線のルーティングを制御するローカル制御部と、を含む論理装置。前記グローバル制御部は、前記複数の第1不揮発性メモリ素子を含み、前記第1データを基に、前記複数の第1グローバル配線それぞれと、前記複数の第2グローバル配線それぞれと、を連結させるグローバル配線連結部と、前記複数の第1不揮発性メモリ素子に対するリアルタイムプログラミング動作を行うことによって、前記第1配線連結部の連結動作を制御するグローバル配線連結制御部と、を含むことを特徴とする請求項21に記載の論理装置。前記ローカル制御部は、前記複数の第2不揮発性メモリ素子を含み、前記第2データを基に、前記複数の第1ローカル配線それぞれと、前記複数の第2ローカル配線それぞれと、を連結させるローカル配線連結部と、前記複数の第2不揮発性メモリ素子に対するリアルタイムプログラミング動作を行うことによって、前記第2配線連結部の連結動作を制御するローカル配線連結制御部と、を含むことを特徴とする請求項21に記載の論理装置。前記ローカル配線連結部は、前記ローカル配線連結制御部の上部に配されることを特徴とする請求項23に記載の論理装置。前記ローカル配線連結部は、前記ローカル配線連結制御部の上部に配されることを特徴とする請求項23に記載の論理装置。前記グローバル制御部は、前記複数の第1不揮発性メモリ素子それぞれに保存された前記第1データを読み取り、読み取られた前記第1データをそれぞれ保存する複数のラッチをさらに含むことを特徴とする請求項21に記載の論理装置。前記複数の第1不揮発性メモリ素子は、抵抗変化型メモリ素子、磁気メモリ素子及びフラッシュメモリ素子のうちいずれか一つを含むことを特徴とする請求項21に記載の論理装置。前記複数の第2不揮発性メモリ素子は、1にプログラムされた場合の抵抗と、0にプログラムされた場合の抵抗との差が、既設定の値より大きい抵抗変化型メモリ素子を含むことを特徴とする請求項21に記載の論理装置。本発明が解決しようとする課題は、不揮発性メモリ素子を利用して、リアルタイムで再構成可能な論理装置を提供するところにある。前記課題を解決するための本発明の一実施形態による論理装置は、第1論理ブロック及び第2論理ブロックを含む少なくとも2つの論理ブロック;前記第1論理ブロックに連結される複数の第1グローバル配線と、前記第2論理ブロックに連結される複数の第2グローバル配線とを含むグローバル配線グループ;前記複数の第1グローバル配線と、前記複数の第2グローバル配線とが交差する領域にそれぞれ配される複数の第1不揮発性メモリ素子を含み、前記論理装置の動作をリアルタイムで再構成するために、前記複数の第1不揮発性メモリ素子それぞれに保存された第1データを基に、前記複数の第1グローバル配線及び第2グローバル配線のルーティングroutingを制御するグローバル制御部;を含む。一部の実施形態において、前記グローバル制御部は、前記複数の第1不揮発性メモリ素子を含み、前記第1データを基に、前記複数の第1グローバル配線それぞれと、前記複数の第2グローバル配線それぞれとを連結させるグローバル配線連結部;前記複数の第1不揮発性メモリ素子に対するリアルタイムプログラミング動作を行うことによって、前記グローバル配線連結部の連結動作を制御するグローバル配線連結制御部;を含むことができる。一部の実施形態において、前記少なくとも2つの論理ブロックのそれぞれは、第1機能ブロック及び第2機能ブロックを含む少なくとも2つの機能ブロック;前記第1機能ブロックに連結される複数の第1ローカル配線と、前記第2機能ブロックに連結される複数の第2ローカル配線とを含むローカル配線グループ;前記複数の第1ローカル配線と、前記複数の第2ローカル配線とが交差する領域にそれぞれ配される複数の第2不揮発性メモリ素子を含み、前記少なくとも2つの論理ブロックそれぞれの動作をリアルタイムで再構成するために、前記複数の第2不揮発性メモリ素子それぞれに保存された第2データを基に、前記複数の第1ローカル配線及び第2ローカル配線のルーティングを制御するローカル制御部;を含むことができる。一部の実施形態において、前記ローカル制御部は、前記複数の第2不揮発性メモリ素子を含み、前記第2データを基に、前記複数の第1ローカル配線それぞれと、前記複数の第2ローカル配線それぞれとを連結させるローカル配線連結部;前記複数の第2不揮発性メモリ素子に対するリアルタイムプログラミング動作を行うことによって、前記ローカル配線連結部の連結動作を制御するローカル配線連結制御部;を含むことができる。一部の実施形態において、前記ローカル配線連結部は、前記ローカル配線連結制御部の上部に配されうる。他の実施形態において、前記ローカル配線連結部は、前記ローカル配線連結制御部の下部に配されうる。一部の実施形態において、前記グローバル配線連結部は、前記複数の第1グローバル配線と、前記複数の第2グローバル配線とが交差する領域にそれぞれ配される複数のスイッチング部を含み、前記複数のスイッチング部のそれぞれは、スイッチ;前記グローバル配線連結制御部によってプログラムされる少なくとも1つの前記第1不揮発性メモリ素子を含み、前記スイッチのオン/オフを制御するスイッチ制御部;を含むことができる。一部の実施形態において、前記グローバル配線連結制御部は、前記複数のスイッチング部それぞれに含まれた前記スイッチ制御部のうち一部に対して共通に連結されうる。一部の実施形態において、前記グローバル配線連結制御部は、複数の書き込みデコーダであり、前記複数の書き込みデコーダのそれぞれは、前記スイッチ制御部のうち第1方向に隣接したスイッチ制御部に共通に連結される複数の書き込みデコーダ;前記複数の書き込みデコーダに共通に連結される書き込みドライバ;を含むことができる。一部の実施形態において、前記スイッチ制御部は、前記少なくとも1つの第1不揮発性メモリ素子に保存された前記第1データを読み取り、読み取られた前記第1データを保存するラッチをさらに含むことができる。他の実施形態において、前記スイッチ制御部は、少なくとも1対の前記第1不揮発性メモリ素子に保存された前記第1データを読み取り、読み取られた前記第1データを保存するラッチをさらに含むことができる。一部の実施形態において、前記ラッチは、電源電圧端子に連結される第1プルアップpullupトランジスタと、前記第1プルアップトランジスタと直列連結された第1プルダウンpulldownトランジスタとを含む第1インバータ;前記電源電圧端子に連結される第2プルアップトランジスタと、前記第2プルアップトランジスタに直列連結された第2プルダウントランジスタとを含み、前記第1インバータに交差結合される第2インバータ;等化信号を基に、前記第1プルダウントランジスタのゲートと、前記第2プルダウントランジスタのゲートとを連結させる等化部;を含むことができる。一部の実施形態において、前記少なくとも1対の第1不揮発性メモリ素子は、前記第1プルダウントランジスタのソースと接地電圧端子との間、及び前記第2プルダウントランジスタのソースと前記接地電圧端子との間にそれぞれ連結されうる。一部の実施形態において、前記第2プルアップトランジスタと前記第2プルダウントランジスタとのノードは、前記スイッチの制御端子に連結され、前記ロードの電圧レベルによって、前記スイッチは、オン/オフされうる。一部の実施形態において、前記スイッチ制御部は、前記第1プルダウントランジスタのソースに連結される第1スイッチトランジスタと、前記第2プルダウントランジスタのソースに連結される第2スイッチトランジスタとをさらに含むことができる。一部の実施形態において、前記グローバル配線連結制御部は、前記複数のスイッチ制御部のうち第1方向に隣接したスイッチ制御部それぞれに含まれた前記第1スイッチトランジスタに共通に連結される第1書き込みデコーダ;前記複数のスイッチ制御部のうち前記第1方向に隣接した前記スイッチ制御部それぞれに含まれた前記第2スイッチトランジスタに共通に連結される第2書き込みデコーダ;前記第1書き込みデコーダ及び第2書き込みデコーダに共通に連結される書き込みドライバ;を含むことができる。一部の実施形態において、前記複数の第2不揮発性メモリ素子は、前記ローカル配線連結制御部によってプログラムされ、前記プログラム結果によって、前記複数の第1ローカル配線それぞれと、前記複数の第2ローカル配線それぞれとの連結をスイッチングすることができる。一部の実施形態において、前記ローカル配線連結制御部は、複数の書き込みデコーダであり、前記複数の書き込みデコーダのそれぞれは、前記複数の第1ローカル配線それぞれに連結される複数の書き込みデコーダ;前記複数の書き込みデコーダに共通に連結される書き込みドライバ;を含むことができる。一部の実施形態において、前記複数の第1不揮発性メモリ素子は、抵抗変化型メモリ素子、磁気メモリ素子及びフラッシュメモリ素子のうち一つを含むことができる。一部の実施形態において、前記複数の第2不揮発性メモリ素子は、1にプログラムされた場合の抵抗と、0にプログラムされた場合の抵抗との差が、既設定の値より大きい抵抗変化型メモリ素子を含むことができる。また、前記課題を解決するための本発明の他の実施形態による論理装置は、第1論理ブロックと、第2論理ブロックとを含む少なくとも2つの論理ブロック;前記第1論理ブロックに連結される複数の第1グローバル配線と、前記第2論理ブロックに連結される複数の第2グローバル配線とが交差する領域にそれぞれ配される複数の第1不揮発性メモリ素子及び複数のスイッチを含み、前記複数の第1不揮発性メモリ素子それぞれに保存された第1データを基に、前記複数のスイッチのオン/オフを制御し、前記複数の第1グローバル配線及び第2グローバル配線のルーティングを制御するグローバル制御部;を含み、前記少なくとも2つの論理ブロックのそれぞれは、第1機能ブロック及び第2機能ブロックを含む少なくとも2つの機能ブロック;前記第1機能ブロックに連結される複数の第1ローカル配線と、前記第2機能ブロックに連結される複数の第2ローカル配線とが交差する領域にそれぞれ配される複数の第2不揮発性メモリ素子を含み、前記複数の第2不揮発性メモリ素子それぞれに保存された第2データを基に、前記複数の第1ローカル配線及び第2ローカル配線のルーティングを制御するローカル制御部;を含む。一部の実施形態において、前記グローバル制御部は、前記複数の第1不揮発性メモリ素子を含み、前記第1データを基に、前記複数の第1グローバル配線それぞれと、前記複数の第2グローバル配線それぞれとを連結させるグローバル配線連結部;前記複数の第1不揮発性メモリ素子に対するリアルタイムプログラミング動作を行うことによって、前記第1配線連結部の連結動作を制御するグローバル配線連結制御部;を含むことができる。一部の実施形態において、前記ローカル制御部は、前記複数の第2不揮発性メモリ素子を含み、前記第2データを基に、前記複数の第1ローカル配線それぞれと、前記複数の第2ローカル配線それぞれとを連結させるローカル配線連結部;前記複数の第2不揮発性メモリ素子に対するリアルタイムプログラミング動作を行うことによって、前記第2配線連結部の連結動作を制御するローカル配線連結制御部;を含むことができる。一部の実施形態において、前記ローカル配線連結部は、前記ローカル配線連結制御部の上部に配されうる。他の実施形態において、前記ローカル配線連結部は、前記ローカル配線連結制御部の上部に配されうる。一部の実施形態において、前記グローバル制御部は、前記複数の第1不揮発性メモリ素子それぞれに保存された前記第1データを読み取り、読み取られた前記第1データをそれぞれ保存する複数のラッチをさらに含むことができる。一部の実施形態において、前記複数の第1不揮発性メモリ素子は、抵抗変化型メモリ素子、磁気メモリ素子及びフラッシュメモリ素子のうち一つを含むことができる。他の実施形態において、前記複数の第2不揮発性メモリ素子は、1にプログラムされた場合の抵抗と、0にプログラムされた場合の抵抗との差が、既設定の値より大きい抵抗変化型メモリ素子を含むことができる。本発明によれば、論理装置は、複数の配線が交差する領域それぞれに配される複数の不揮発性メモリ素子を含み、前記複数の不揮発性メモリ素子に対するリアルタイムプログラミング動作を行うことによって、論理装置の機能をリアルタイムで再構成することができる。既存の論理装置とは異なり、外部メモリの具備が要求されないので、外部メモリからのデータローディング時間がかからず、小面積及び低コストで高性能の論理装置を具現することができる。また本発明によれば、論理装置は、不揮発性メモリ素子を含む不揮発性ラッチを利用して、グローバル配線間のルーティングを制御し、不揮発性メモリ素子を利用して、ローカル配線間のルーティングを制御することができる。このように、グローバル配線間のルーティングと、ローカル配線間のルーティングとを区別して制御することによって、面積及びコストの効率性を向上させることによって、論理装置の性能をさらに向上させることができる。以下、添付図面を参照しつつ、本発明による望ましい実施形態について説明することによって、本発明について詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されるものであり、ただし、その実施形態は、本発明の開示を完全なものにし、当業者に発明の範疇を完全に知らせるために提供されるものである。図面で構成要素は、説明の便宜のためにその大きさが誇張されていることがある。図1は、一般的な論理装置と、外部メモリとを具備する電子回路モジュールを概略的に示すブロック図である。図1を参照すれば、電子回路モジュール1には複数の論理ブロック11,12,13,14を含む論理装置10と、外部メモリ15とが配される。論理装置10は、ユーザによってプログラム可能な論理装置PLD:programmablelogicdeviceであり、例えば、FPGAfieldprogrammablegatearray、PALprogrammablearraylogic、PLAprogrammablelogicarrayまたはGALgenericarraylogicなどでありうる。外部メモリ15は、論理装置10に含まれた複数の論理ブロック11,12,13,14間の配線の連結情報を保存するが、例えば、フラッシュメモリまたはROMreadonlymemoryなどから具現されうる。電子回路モジュール1に電源が印加されれば、外部メモリ15に保存された配線の連結情報は、論理装置10にローディングされ、これにより、外部メモリ15に保存された配線の連結情報によって、複数の論理ブロック11,12,13,14は互いに連結され、複数の論理ブロック11,12,13,14の連結関係を基に、論理装置10の機能が定義される。従って、論理装置10について所定の機能を定義するためには、複数の論理ブロック11,12,13,14間の配線の連結情報をあらかじめプログラムし、プログラムされた連結情報を外部メモリ15に保存し、保存された連結情報を論理装置10にローディングしなければならないので、論理装置10をリアルタイムで再構成するのが困難である。また、論理装置10の動作のためには、必ず外部メモリ15の具備が要求されるので、電子回路モジュール1のサイズが増大し、これによってコストも増加する。図2は、本発明の一実施形態による論理装置を具備する電子回路モジュールを概略的に示すブロック図である。図2を参照すれば、電子回路モジュール2には、複数の論理ブロック21,22,23,24を含む論理装置20が配されうる。本実施形態によれば、論理装置20は、複数の不揮発性メモリ素子図示せずを含むことができ、複数の不揮発性メモリ素子は、複数の論理ブロック21,22,23,24間の配線が交差する領域にそれぞれ配され、また、複数の論理ブロック21,22,23,24それぞれに含まれた複数の機能ブロック図示せず間の配線が交差する領域にそれぞれ配されうる。このような複数の不揮発性メモリ素子に対するデータ書き込み動作、すなわち、プログラミング動作を行うことによって、複数の論理ブロック21,22,23,24間の配線のルーティングroutingもまた、複数の論理ブロック21,22,23,24それぞれに含まれた複数の機能ブロック間の配線のルーティングを制御することができる。このように、論理装置20は、複数の不揮発性メモリ素子を含むので、電子回路モジュール2は、従来とは異なり、外部メモリを別途に具備しなくともよい。従って、論理装置20について所定の機能を再び定義するためには、換言すれば、論理装置20の機能を再構成するためには、複数の論理ブロック21,22,23,24間の配線の連結情報と、複数の論理ブロック21,22,23,24それぞれに含まれた複数の機能ブロック間の配線の連結情報とを複数の不揮発性メモリ素子にリアルタイムでプログラムし、プログラムされた連結情報によって、複数の論理ブロック21,22,23,24及び複数の論理ブロック21,22,23,24それぞれに含まれた機能ブロックは、互いに連結されうる。これにより、論理装置20をリアルタイムで再構成することが容易となり、外部メモリを具備しなくともよいので、電子回路モジュール2のサイズを縮小させることができる。図3は、図2の論理装置を詳細に示すブロック図である。図3を参照すれば、論理装置20、は第1論理ブロック21及び第2論理ブロック22と、グローバル制御部25とを含むことができ、グローバル制御部25は、グローバル配線連結部251及びグローバル配線連結制御部252を含むことができる。本実施形態で、論理装置20は、第1論理ブロック21及び第2論理ブロック22について、上下に隣接した論理ブロックをさらに含むことができる。また、論理装置20は、上下に隣接した論理ブロック間の配線連結を制御するグローバル制御部をさらに含むことができる。他の実施形態で、論理装置20は、第1論理ブロック21及び第2論理ブロック22について、左右に隣接した論理ブロックをさらに含むことができる。また、論理装置20に含まれたグローバル制御部25は、左右に隣接した論理ブロックについて共通に連結されうる。第1論理ブロック21及び第2論理ブロック22それぞれは、複数の機能ブロックを含み、所定の機能を行うことができる。例えば、第1論理ブロック21及び第2論理ブロック22は、アナログ-デジタル変換器analogtodigitalconverterなどを含むことができる。第1論理ブロック21は、複数の第1グローバル配線W11に連結され、第2論理ブロック21は、複数の第2グローバル配線W12に連結されうる。複数の第1グローバル配線W11と複数の第2グローバル配線W12は、グローバル配線グループをなすことができる。グローバル制御部25は、複数の不揮発性メモリ素子を含むことができ、複数の不揮発性メモリ素子それぞれに保存されたデータを基に、複数の第1グローバル配線W11と、複数の第2グローバル配線W12とのルーティングを制御することができる。以下では、グローバル制御部25に含まれたグローバル配線連結部251と、グローバル配線連結制御部252との動作について詳述する。グローバル配線連結部251は、複数の第1グローバル配線W11と、複数の第2グローバル配線W12とが交差する領域にそれぞれ配される複数の不揮発性メモリ素子を含み、複数の不揮発性メモリ素子それぞれに保存されたデータを基に、複数の第1グローバル配線W11それぞれと、複数の第2グローバル配線W12それぞれとを連結させることができる。グローバル配線連結制御部252は、グローバル配線連結部251に含まれた複数の不揮発性メモリ素子に対するリアルタイムプログラミング動作を行うことによって、グローバル配線連結部251の連結動作を制御することができる。このとき、グローバル配線連結制御部252は、グローバル配線連結部251の上部または下部に配されることによって、グローバル配線連結部251と、グローバル配線連結制御部252は、面積を共有し、これによって、論理装置20のサイズを縮小させることができる。図4は、図3の第1論理ブロックの一例を詳細に示すブロック図である。図4を参照すれば、第1論理ブロック21は、第1機能ブロックないし第4機能ブロック211a,211b,211c,211d、第1ローカル制御部212及び第2ローカル制御部213を含み、第1ローカル制御部212は、第1ローカル配線連結部212a及び第1ローカル配線連結制御部212bを含み、第2ローカル制御部213は、第2ローカル配線連結部213a及び第2ローカル配線連結制御部213bを含むことができる。本実施形態は、第1論理ブロック21の一例にしか過ぎず、第1論理ブロック21の構成は、これに限定されるものではなく、多様に変更されうる。また、第2論理ブロック22も、本実施形態による構成を有することもできる。第1機能ブロックないし第4機能ブロック211a,211b,211c,211dそれぞれは、ユーザによってプログラムされて再使用可能な機能ブロックであり、例えば、IPintellectualpropertyブロック、またはLUTlookuptableブロックなどを含むことができる。第1機能ブロック211aは、複数の第1ローカル配線W21に連結され、第2機能ブロック211bは、複数の第2ローカル配線W22に連結され、第3機能ブロック211cは、複数の第3ローカル配線W23に連結され、第4機能ブロック211dは、複数の第4ローカル配線W24に連結されうる。第1ローカル配線ないし第4ローカル配線W21,W22,W23,W24は、ローカル配線グループをなすことができる。具体的には、第1機能ブロックないし第4機能ブロック211a,211b,211c,211dそれぞれは、複数の論理ゲートを含むことができるが、前記複数の論理ゲート間の連結関係を変更することによって、第1機能ブロックないし第4機能ブロック211a,211b,211c,211dそれぞれの機能を再構成することによって、第1論理ブロック21の機能を再構成することができる。また、第1機能ブロックないし第4機能ブロック211a,211b,211c,211dのうち一つが、LUTブロックである場合には、LUT値を変更することによって、第1論理ブロック21の機能を再構成することもできる。第1ローカル制御部21及び第2ローカル制御部213は、複数の不揮発性メモリ素子を含むことができ、複数の不揮発性メモリ素子それぞれに保存されたデータを基に、複数の第1ローカル配線ないし第4ローカル配線W21,W22,W23,W24のルーティングを制御することができる。以下では、第1ローカル配線連結部212a及び第2ローカル配線連結部213a、及び第1ローカル配線連結制御部212b及び第2ローカル配線連結制御部213bの動作について詳述する。第1ローカル配線連結部212a及び第2ローカル配線連結部213aそれぞれは、複数の第1ローカル配線ないし第4ローカル配線W21,W22,W23,W24が交差する領域にそれぞれ配される複数の不揮発性メモリ素子を含み、複数の不揮発性メモリ素子それぞれに保存されたデータを基に、複数の第1ローカル配線ないし第4ローカル配線W21,W22,W23,W24間を連結させることができる。第1ローカル配線連結制御部212b及び第2ローカル配線連結制御部213bそれぞれは、第1ローカル配線連結部212a及び第2ローカル配線連結部213aそれぞれに含まれた複数の不揮発性メモリ素子に対するリアルタイムプログラミング動作を行うことによって、第1ローカル配線連結部212a及び第2ローカル配線連結部213aの連結動作を制御することができる。このとき、第1ローカル配線連結制御部212bは、第1ローカル配線連結部212aの上部または下部に配されることによって、第1ローカル配線連結部212aと第1ローカル配線連結制御部212bは、面積を共有することができる。また、第2ローカル配線連結制御部213bは、第2ローカル配線連結部213aの上部または下部に配されることによって、第2ローカル配線連結部213aと第2ローカル配線連結制御部213bは、面積を共有することができる。これによって、論理装置20のサイズを縮小させることができる。このような特徴及び効果については、図5A及び図5Bで、さらに具体的に説明する。図5Aは、本発明の例示的な実施形態によって、図4に図示された第1ローカル制御部を図示したブロック図である。図5Aを参照すれば、第1ローカル配線連結制御部212bは、第1ローカル配線連結制御部212a上に配され、従って、第1配線連結ユニット212a及び第1配線連結制御部212bが面積を共有することができる。同様に、第2ローカル配線連結制御部213bは、第2ローカル配線連結制御部213a上に配され、従って、第2配線連結ユニット213a及び第2配線連結制御部213bが面積を共有することができる。従って、論理装置20のサイズを縮小させることができる。図5Bは、本発明の例示的な実施形態によって、図4に図示された第1ローカル制御部212と対応する他の例である第1ローカル制御部212’を図示したブロック図である。図5Bを参照すれば、第1ローカル配線連結制御部212b’は、第1ローカル配線連結制御部212a’の下に配され、従って、第1配線連結ユニット212a’及び第1配線連結制御部212b’が面積を共有することができる。同様に、第2ローカル配線連結制御部213bは、第2ローカル配線連結制御部213a下に配され、従って、第2配線連結ユニット213a及び第2配線連結制御部213bが面積を共有することができる。従って、論理装置20のサイズを縮小させることができる。図6は、図3の第2論理ブロックの一例を詳細に示すブロック図である。図6を参照すれば、第2論理ブロック22は、第1機能ブロックないし第4機能ブロック221a,221b,221c,221d及びローカル制御部222を含むことができ、ローカル制御部222は、第1ローカル配線連結部ないし第4ローカル配線連結部222a,222b,222c,222d及びローカル配線連結制御部222eを含むことができる。本実施形態は、第2論理ブロック22の一例にしか過ぎず、第2論理ブロック22の構成は、これに限定されるものではなく、多様に変更されうる。また、第1論理ブロック21も、本実施形態による構成を有することもできる。第1機能ブロックないし第4機能ブロック221a,221b,221c,221dそれぞれは、ユーザによってプログラムされて再使用可能な機能ブロックであり、例えば、IPブロックまたはLUTブロックを含むことができる。第1機能ブロック221aは、複数の第1ローカル配線W31に連結され、第2機能ブロック221bは、複数の第2ローカル配線W32に連結され、第3機能ブロック221cは、複数の第3ローカル配線W33に連結され、第4機能ブロック221dは、複数の第4ローカル配線W34に連結されうる。第1ローカル配線ないし第4ローカル配線W31,W32,W33,W34は、ローカル配線グループをなすことができる。具体的には、第1機能ブロックないし第4機能ブロック221a,221b,221c,221dそれぞれは、複数の論理ゲートを含むことができるが、前記複数の論理ゲート間の連結関係を変更することによって、第1機能ブロックないし第4機能ブロック221a,221b,221c,221dそれぞれの機能を再構成することによって、第2論理ブロック22の機能を再構成することができる。また、第1機能ブロックないし第4機能ブロック221a,221b,221c,221dのうち一つがLUTブロックである場合には、LUT値を変更することによって、第2論理ブロック22の機能を再構成することができる。ローカル制御部222は、複数の不揮発性メモリ素子を含むことができ、複数の不揮発性メモリ素子それぞれに保存されたデータを基に、複数の第1ローカル配線ないし第4ローカル配線W31,W32,W33,W34のルーティングを制御することができる。以下では、第1ローカル配線連結部ないし第4ローカル配線連結部222a,222b,222c,222d及びローカル配線連結制御部222eの動作について詳述する。第1ローカル配線連結部ないし第4ローカル配線連結部222a,222b,222c,222dそれぞれは、複数の第1ローカル配線ないし第4ローカル配線W31,W32,W33,W34が交差する領域にそれぞれ配される複数の不揮発性メモリ素子を含み、複数の不揮発性メモリ素子それぞれに保存されたデータを基に、複数の第1ローカル配線ないし第4ローカル配線W31,W32,W33,W34間を連結させることができる。具体的には、第1ローカル配線連結部222aは、複数の第1ローカル配線W31と複数の第3ローカル配線W33とが交差する領域にそれぞれ配される複数の不揮発性メモリ素子を含むことができ、複数の不揮発性メモリ素子それぞれに保存されたデータを基に、複数の第1ローカル配線W31それぞれと、複数の第3ローカル配線W33それぞれとを連結させることができる。第2ローカル配線連結部222bは、複数の第1ローカル配線W31と、複数の第2ローカル配線W32とが交差する領域にそれぞれ配される複数の不揮発性メモリ素子を含むことができ、複数の不揮発性メモリ素子それぞれに保存されたデータを基に、複数の第1ローカル配線W31それぞれと、複数の第2ローカル配線W32それぞれとを連結させることができる。また、第3ローカル配線連結部222cは、複数の第3ローカル配線W33と、複数の第4ローカル配線W34とが交差する領域にそれぞれ配される複数の不揮発性メモリ素子を含むことができ、複数の不揮発性メモリ素子それぞれに保存されたデータを基に、複数の第3ローカル配線W33それぞれと、複数の第4ローカル配線W34それぞれとを連結させることができる。第4ローカル配線連結部222dは、複数の第2ローカル配線W32と、複数の第4ローカル配線W34とが交差する領域にそれぞれ配される複数の不揮発性メモリ素子を含むことができ、複数の不揮発性メモリ素子それぞれに保存されたデータを基に、複数の第2ローカル配線W32それぞれと、複数の第4ローカル配線W34それぞれとを連結させることができる。ローカル配線連結制御部222eは、第1ローカル配線連結部ないし第4ローカル配線連結部222a,222b,222c,222dそれぞれに含まれた複数の不揮発性メモリ素子に対するリアルタイムプログラミング動作を行うことによって、第1ローカル配線連結部ないし第4ローカル配線連結部222a,222b,222c,222dの連結動作を制御することができる。このとき、ローカル配線連結制御部222eは、第1ローカル配線連結部ないし第4ローカル配線連結部222a,222b,222c,222dの上部または下部に配されることによって、第1ローカル配線連結部ないし第4ローカル配線連結部222a,222b,222c,222dと、ローカル配線連結制御部222eは、面積を共有することができ、これによって、論理装置20のサイズを縮小させることができる。図7は、図2の論理装置に含まれた配線間の第1ルーティング方法を示す回路図である。図7を参照すれば、第1ルーティング方法によって、論理装置20に含まれた第1配線W1と第2配線W2とを連結させる場合、第1配線W1と第2配線W2とが交差する領域には、第1スイッチング部SW1が配されうる。一実施形態で、第1配線W1は、第1論理ブロック21に連結される配線、すなわち、第1グローバル配線W11のうち1本であり、第2配線W2は、第2論理ブロック22に連結される配線、すなわち、第2グローバル配線W12のうち1本でありうる。他の実施形態で、第1配線W1は、第1機能ブロック211aに連結される配線、すなわち、第1ローカル配線W21のうち1本であり、第2配線W2は、第2機能ブロック211bに連結される配線、すなわち、第2ローカル配線W22のうち1本でありうる。さらに他の実施形態で、第1配線W1は、第1機能ブロック221aに連結される配線、すなわち、第1ローカル配線W31のうち1本であり、第2配線W2は、第2機能ブロック221bに連結される配線、すなわち、第2ローカル配線W32のうち1本でありうる。第1スイッチング部SW1は、スイッチNM及びスイッチ制御部SCを含むことができる。本実施形態で、スイッチNMは、NMOSnegativemetaloxidesemiconductorトランジスタから具現されうるが、このとき、スイッチNMのソース及びドレインは、第1配線W1及び第2配線W2にそれぞれ連結されうる。しかし、スイッチNMの構成は、これに限定されるものではなく、他の実施形態で、スイッチNMは異なって具現されうる。スイッチ制御部SCは、スイッチNMに連結され、スイッチNMのオン/オフを制御することができる。具体的には、スイッチ制御部SCは、例えば、グローバル配線連結制御部252図9またはローカル配線連結制御部212b,213b,222eによってプログラムされる少なくとも1つの不揮発性メモリ素子を含み、少なくとも1つの不揮発性メモリ素子のプログラム結果を基に、スイッチNMのオン/オフを制御することができる。本実施形態で、スイッチ制御部SCは、第1プルアップ素子PU1及び第2プルアップ素子PU2、第1プルダウン素子PD1及び第2プルダウン素子PD2、等化部ET、並びに第1不揮発性メモリ素子NV1及び第2不揮発性メモリ素子NV2を含むことができる。第1プルアップ素子PU1は、電源電圧端子VDDに連結されたソース、第1ノードN1に連結されたドレイン及び第2ノードN2に連結されたゲートを有するPMOSpositivemetaloxidesemiconductorトランジスタから具現されうる。第1プルダウン素子PD1は、第1ノードN1に連結されたドレイン及び第2ノードN2に連結されたゲートを有するNMOSトランジスタから具現されうる。第1プルアップ素子PU1と第1プルダウン素子PD1は、第1インバータを構成することができる。第2プルアップ素子PU2は、電源電圧端子VDDに連結されたソース、第2ノードN2に連結されたドレイン及び第1ノードN1に連結されたゲートを有するPMOSトランジスタから具現されうる。第2プルダウン素子PD2は、第2ノードN2に連結されたドレイン及び第1ノードN1に連結されたゲートを有するNMOSトランジスタから具現されうる。第2プルアップ素子PU2と第2プルダウン素子PD2は、第2インバータを構成することができる。このように、第1インバータと第2インバータは、交差結合crosscoupledされてラッチlatchを構成することができる。等化部ETは第1プルダウン素子PD1のゲートと、第2プルダウン素子PD2のゲートとに連結され、等化信号EQが活性化されれば、第1プルダウン素子PD1のゲートと、第2プルダウン素子PD2のゲートとを連結させる。例えば、等化部ETは、第1プルダウン素子PD1のゲートに連結されるソース、第2プルダウン素子PD2のゲートに連結されるドレイン及び等化信号EQが印加されるゲートを有するNMOSトランジスタから具現されうる。このとき、等化信号EQが1に活性化されれば、等化部ETは、ターンオンされ、第1プルダウン素子PD1のゲートと、第2プルダウン素子PD2のゲートとを連結させ、これによって、第1プルダウン素子PD1のゲートと、第2プルダウン素子PD2のゲートとの電圧レベルは、同一になる。第1不揮発性メモリ素子NV1は、第1プルダウン素子PD1のソースと、接地電圧端子VSSとに連結され、第2不揮発性メモリ素子NV2は、第2プルダウン素子PD2のソースと、接地電圧端子VSSとに連結される。このとき、第1不揮発性メモリ素子NV1と、第2不揮発性メモリ素子NV2は、相補的にプログラムすることができる。本実施形態で、第1不揮発性メモリ素子NV1及び第2不揮発性メモリ素子NV2は、抵抗変化型メモリ素子、磁気メモリ素子またはフラッシュメモリ素子でありうる。以下では、第1不揮発性メモリ素子NV1及び第2不揮発性メモリ素子NV2が、抵抗変化型メモリ素子である場合、第1不揮発性メモリ素子NV1及び第2不揮発性メモリ素子NV2に対するプログラム結果による第1スイッチング部SW1の動作について詳述する。しかし、第1不揮発性メモリ素子NV1及び第2不揮発性メモリ素子NV2は、これに限定されるものではなく、多様に変更されうる。まず、第1不揮発性メモリ素子NV1が、1にプログラムされ、第2不揮発性メモリ素子NV2が、0にプログラムされた場合、第1不揮発性メモリ素子NV1は、低抵抗状態であり、第2不揮発性メモリ素子NV2は、高抵抗状態となる。このとき、等化信号EQが1になれば、等化部ETがターンオンされ、同じ接地電圧端子VSSに連結された第1不揮発性メモリ素子NV1と、第2不揮発性メモリ素子NV2とのうち、第1不揮発性メモリ素子NV1の抵抗が低いので、第1ノードN1が接地電圧端子VSSに連結される。従って、第1ノードN1の電圧レベルは、0になり、第2ノードN2の電圧レベルは、1になり、これによって、スイッチNMがターンオンされ、第1配線W1と第2配線W2とが連結される。次に、第1不揮発性メモリ素子NV1が、0にプログラムされ、第2不揮発性メモリ素子NV2が、1にプログラムされた場合、第1不揮発性メモリ素子NV1は、高抵抗状態であり、第2不揮発性メモリ素子NV2は、低抵抗状態となる。このとき、等化信号EQが1になれば、等化部ETがターンオンされ、同じ接地電圧端子VSSに連結された第1不揮発性メモリ素子NV1と、第2不揮発性メモリ素子NV2とのうち、第2不揮発性メモリ素子NV2の抵抗が低いので、第2ノードN2が接地電圧端子VSSに連結される。従って、第2ノードN2の電圧レベルは、0になり、これによって、スイッチNMがターンオフされ、第1配線W1と第2配線W2とは連結されない。このとき、第1不揮発性メモリ素子NV1及び第2不揮発性メモリ素子NV2それぞれに対する書き込み動作にかかる時間は、約20nsほどであり、読み取り動作にかかる時間は、約10nsほどであり、第1不揮発性メモリ素子NV1及び第2不揮発性メモリ素子NV2それぞれのオン抵抗とオフ抵抗との比率であるオン/オフ比は、約3ほどでありうる。本実施形態によれば、第1スイッチング部SW1は、第1配線W1と第2配線W2とが交差する領域に、スイッチNM及びスイッチ制御部SCを配させ、スイッチ制御部SCに含まれた第1不揮発性メモリ素子NV1及び第2不揮発性メモリ素子NV2を、相補的にプログラムすることにより、第1配線W1と第2配線W2との連結を制御することができる。このとき、第1配線W1と第2配線W2とが連結されないように、第1不揮発性メモリ素子NV1及び第2不揮発性メモリ素子NV2をプログラムした場合、スイッチNMは、オフになるので、第1配線W1と第2配線W2との間には、漏れ電流が流れない。一方、他の実施形態によれば、スイッチ制御部SCは、第1不揮発性メモリ素子NV1及び第2不揮発性メモリ素子NV2の代わりに、1つの不揮発性メモリ素子と抵抗素子とを含むこともできる。このとき、前記抵抗素子の抵抗値が、前記不揮発性メモリ素子が高抵抗状態であるときの抵抗値と、低抵抗状態であるときの抵抗値との中間ほどになるように、前記抵抗素子を選択することができる。具体的には、前記不揮発性メモリ素子のプログラム結果によって、変更される抵抗値と、前記抵抗素子の抵抗値との比較を介して、第1配線W1と第2配線W2との連結を制御することができる。さらに詳細には、前記不揮発性メモリ素子が1にプログラムされた場合、前記不揮発性メモリ素子は、低抵抗状態になり、これは、前記抵抗素子の抵抗値より低い。従って、第1ノードN1の電圧レベルは、0になり、第2ノードN2の電圧レベルは、1になり、これによって、スイッチNMがターンオンされ、第1配線W1と第2配線W2は、連結されうる。一方、前記不揮発性メモリ素子が0にプログラムされた場合、前記不揮発性メモリ素子は、高抵抗状態になり、これは、前記抵抗素子の抵抗値より高い。従って、第2ノードN2の電圧レベルは、0になり、これによって、スイッチNMがターンオフされ、第1配線W1と第2配線W2は、連結されない。前述のように、第1ルーティング方法によって、第1配線W1と第2配線W2とを連結させる場合には、スイッチNMがターンオフされれば、第1配線W1と第2配線W2との間に、漏れ電流が流れないという長所がある。しかし、スイッチング制御部SCの具備が要求されるので、これによる面積確保が要求される。従って、論理装置20で、ローカル配線連結部212b,213b,222eよりは、グローバル配線連結部251の具現時、第1ルーティング方法を利用することがさらに効率的でありえる。また、論理装置20に含まれたグローバル配線W11,W21は、ローカル配線W21ないしW24,W31ないしW34に比べ、太くて長く具現されうる。従って、グローバル配線W11,W12は、キャパシタンスが大きくなり、これによって、グローバル配線W11,W12に漏れ電流が流れる場合には、その値が大きくなる。従って、グローバル配線W11,W12間のルーティングは、第1ルーティング方法によることが効率的である。図8は、図6の論理装置に含まれた配線間の第2ルーティング方法を示す回路図である。図8を参照すれば、第2ルーティング方法によって、論理装置20に含まれた第1配線W1と第2配線W2とを連結させる場合、第1配線W1と第2配線W2とが交差する領域には、第2スイッチング部SW2が配されうる。一実施形態で、第1配線W1は、第1論理ブロック21に連結される配線、すなわち、第1グローバル配線W11のうち1本であり、第2配線W2は、第2論理ブロック22に連結される配線、すなわち、第2グローバル配線W12のうち1本でありうる。他の実施形態で、第1配線W1は、第1機能ブロック211aに連結される配線、すなわち、第1ローカル配線W21のうち1本であり、第2配線W2は、第2機能ブロック211bに連結される配線、すなわち、第2ローカル配線W22のうち1本でありうる。さらに他の実施形態で、第1配線W1は、第1機能ブロック221aに連結される配線、すなわち、第1ローカル配線W31のうち1本であり、第2配線W2は、第2機能ブロック221bに連結される配線、すなわち、第2ローカル配線W32のうち1本でありうる。第2スイッチング部SW2は、不揮発性メモリ素子NVを含むことができる。例えば、不揮発性メモリ素子NVは、抵抗変化型メモリ素子またはフラッシュメモリ素子でありうる。以下では、不揮発性メモリ素子NVが、抵抗変化型メモリ素子である場合について詳述する。しかし、不揮発性メモリ素子NVは、これに限定されるものではなく、多様に変更されうる。まず、不揮発性メモリ素子NVが1にプログラムされれば、不揮発性メモリ素子NVは、低抵抗状態になり、第2スイッチング部SW2は、オン状態となる。従って、第1配線W1と第2配線W2とには、電流が良好に流れるので、第1配線W1と第2配線W2は、互いに連結される。一方、不揮発性メモリ素子NVが0にプログラムされれば、不揮発性メモリ素子NVは、高抵抗状態になり、第2スイッチング部SW2は、オフ状態となる。従って、第1配線W1と第2配線W2とには、電流が良好に流れないので、第1配線W1と第2配線W2は、連結されない。本実施形態の場合、第2スイッチング部SW2は、別途のトランジスタを具備せず、不揮発性メモリ素子NVを利用し、オン/オフされるので、オフ状態でも、漏れ電流が流れうる。従って、不揮発性メモリ素子NVは、高抵抗状態で、十分に大きい抵抗を有することができる物質から具現されることが望ましい。例えば、不揮発性メモリ素子NVのオフ抵抗は、約1MΩ以上であり、オン抵抗とオフ抵抗との比率であるオン/オフ比は、約1,000ほどである。このとき、不揮発性メモリ素子NVに対する書き込み動作にかかる時間は、約20nsほどであり、読み取り動作にかかる時間は、約10nsほどでありうる。このように、不揮発性メモリ素子NVによって、第1配線W1と、第2ローカル配線W2との連結を容易に制御するためには、不揮発性メモリ素子NVが1にプログラムされた場合、すなわち、低抵抗状態での抵抗と、不揮発性メモリ素子NVが0にプログラムされた場合、すなわち、高抵抗状態での抵抗との差が大きい抵抗物質を利用し、不揮発性メモリ素子NVを具現することができる。前述のように、第2ルーティング方法によって、第1配線W1と第2配線W2とを連結させる場合には、第1配線W1と第2配線W2との間に、不揮発性メモリ素子NVだけを配し、第1配線W1と第2配線W2との連結を制御することができるので、具現が非常に簡単であり、小面積を占めるので、効率性が高い。従って、論理装置20で、グローバル配線連結部251よりは、ローカル配線連結部212b,213b,222eの具現時、第2ルーティング方法を利用することが、さらに効率的でありえる。図9は、図3の論理装置の一例を詳細に示す回路図である。図9を参照すれば、論理装置20は、第1論理ブロック21、第2論理ブロック22及びグローバル制御部25を含むことができ、グローバル制御部25は、グローバル配線連結部251及びグローバル配線連結制御部252を含むことができる。図2と比較すれば、図9の論理装置20は、グローバル配線連結部251の構成をさらに詳細に図示している。本実施形態で、グローバル配線連結部251は、図7に図示された第1ルーティング方法を利用し、第1グローバル配線W11と第2グローバル配線W12とを連結させることができる。これによって、グローバル配線連結部251は、第1グローバル配線W11と第2グローバル配線W12との交差領域それぞれに配された複数のスイッチング部を含むことができ、複数のスイッチング部のそれぞれは、スイッチ及びスイッチ制御部を含むことができる。具体的には、第1グローバル配線W11のうち、第2論理ブロック22に最も隣接して配された第1グローバル配線W11_1と、第2グローバル配線W12のうち、第1論理ブロック21に最も隣接して配された第2グローバル配線W12_1が交差する領域には、第1スイッチNM11及び第1スイッチ制御部SC11が配されうる。また、第1グローバル配線W11のうち、第2論理ブロック22に最も隣接して配された第1グローバル配線W11_1と第2グローバル配線W12とのうち、第1論理ブロック21に二番目に隣接して配された第2グローバル配線W12_2が交差する領域には、第2スイッチNM21及び第2スイッチ制御部SC21が配されうる。グローバル配線連結制御部252は、グローバル配線連結部251に含まれたスイッチ制御部SC11ないしSC44に連結され、スイッチ制御部SC11ないしSC44に含まれた不揮発性メモリ素子に対するプログラミング動作を行うことができる。これにより、グローバル配線連結制御部252は、グローバル配線連結部251の連結動作を制御することができる。本実施形態で、グローバル配線連結制御部252は、16個のスイッチ制御部SC11ないしSC44を共有することができる。16個のスイッチ制御部SC11ないしSC44のそれぞれは、少なくとも1つの不揮発性メモリ素子を含むので、グローバル配線連結制御部252が共有するスイッチ制御部の個数が多いほど、グローバル配線連結制御部252が、不揮発性メモリ素子に対するプログラミングにかかる時間は延長する。図10は、図9のグローバル連結部25とコントロールロジック100との一例を詳細に示す回路図である。図10を参照すれば、グローバル連結部25は、グローバル配線連結部251及びグローバル配線連結制御部252を含むことができる。前述のように、グローバル配線連結制御部252は、グローバル配線連結部251に含まれた複数のスイッチ制御部に連結され、複数のスイッチ制御部それぞれに含まれた不揮発性メモリ素子に対するプログラミング動作を行う。図10では、グローバル配線連結部251に含まれた複数のスイッチ制御部と、グローバル配線連結制御部252との関係を詳述するために、グローバル配線連結部251に含まれた複数のスイッチについての図示は省略する。グローバル配線連結部251は、第1スイッチ制御部ないし第4スイッチ制御部SC11,SC21,SC14,SC24を含むことができ、第1スイッチ制御部ないし第4スイッチ制御部SC11,SC21,SC14,SC24それぞれは、1対の書き込みラインwritelineを介して、グローバル配線連結制御部252に連結されうる。本実施形態で、第1スイッチ制御部ないし第4スイッチ制御部SC11,SC21,SC14,SC24のうち、上下に隣接した第1スイッチ制御部SC11及び第2スイッチ制御部SC21は、1対の書き込みラインWL11,WL12を共有し、上下に隣接した第3スイッチ制御部SC14及び第4スイッチ制御部SC24は、1対の書き込みラインWL21,WL22を共有することができる。第1スイッチ制御部SC11は、第1プルアップ素子PU1及び第2プルアップ素子PU2、第1プルダウン素子PD1及び第2プルダウン素子PD2、等化部ET1、第1不揮発性メモリ素子NV1及び第2不揮発性メモリ素子NV2、接地トランジスタGT1、並びに第1スイッチトランジスタST1及び第2スイッチトランジスタST2を含むことができる。第1スイッチトランジスタST1及び第2スイッチトランジスタST2は、1対の書き込みラインWL11,WL12を介して、相補的なデータを伝達されうる。これによって、第1不揮発性メモリ素子NV1及び第2不揮発性メモリ素子NV2には、相補的なデータが書き込まれる。このとき、第2プルアップ素子PU2と第2プルダウン素子PD2との間の第2ノードN2は、スイッチNM11に連結され、第2ノードN2の電圧レベルによって、スイッチNM11のオン/オフが制御されうる。また、第2スイッチ制御部SC21は、第1プルアップ素子PU3及び第2プルアップ素子PU4、第1プルダウンPD3素子及び第2プルダウン素子PD4、等化部ET2、第1不揮発性メモリ素子NV3及び第2不揮発性メモリ素子NV4、接地トランジスタGT2、並びに第1スイッチトランジスタST3及び第2スイッチトランジスタST4を含むことができる。第1スイッチトランジスタST3及び第2スイッチトランジスタST4は、1対の書き込みラインWL11,WL12を介して、相補的なデータを伝達されうる。これによって、第1不揮発性メモリ素子NV3及び第2不揮発性メモリ素子NV4には、相補的なデータが書き込まれる。このとき、第2プルアップ素子PU4と、第2プルダウン素子PD4との間の第2ノードN4は、スイッチNM21に連結され、第2ノードN4の電圧レベルによって、スイッチNM21のオン/オフが制御されうる。また、第3スイッチ制御部SC14は、第1プルアップ素子PU5及び第2プルアップ素子PU6、第1プルダウン素子PD5及び第2プルダウン素子PD6、等化部ET3、第1不揮発性メモリ素子NV5及び第2不揮発性メモリ素子NV6、接地トランジスタGT3、並びに第1スイッチトランジスタST5及び第2スイッチトランジスタST6を含むことができる。第1スイッチトランジスタST5及び第2スイッチトランジスタST6は、1対の書き込みラインWL21,WL22を介して、相補的なデータを伝達されうる。これによって、第1不揮発性メモリ素子NV5及び第2不揮発性メモリ素子NV6には、相補的なデータが書き込まれる。このとき、第2プルアップ素子PU6と、第2プルダウン素子PD6との間の第2ノードN6は、スイッチNM14に連結され、第2ノードN6の電圧レベルによって、スイッチNM14のオン/オフが制御されうる。また、第4スイッチ制御部SC24は、第1プルアップ素子PU7及び第2プルアップ素子PU8、第1プルダウン素子PD7及び第2プルダウン素子PD8、等化部ET4、第1不揮発性メモリ素子NV7及び第2不揮発性メモリ素子NV8、接地トランジスタGT4、並びに第1スイッチトランジスタST7及び第2スイッチトランジスタST8を含むことができる。第1スイッチトランジスタST7及び第2スイッチトランジスタST8は、1対の書き込みラインWL21,WL22を介して、相補的なデータを伝達されうる。これによって、第1不揮発性メモリ素子NV7及び第2不揮発性メモリ素子NV8には、相補的なデータが書き込まれる。このとき、第2プルアップ素子PU8と、第2プルダウン素子PD8との間の第2ノードN8は、スイッチNM24に連結され、第2ノードN8の電圧レベルによって、スイッチNM24のオン/オフが制御されうる。グローバル配線連結制御部252は、第1書き込みデコーダないし第4書き込みデコーダ2521a,2521b,2521c,2521d及び書き込みドライバ2522を含むことができる。第1書き込みデコーダないし第4書き込みデコーダ2521a,2521b,2521c,2521dは、書き込みドライバ2522に共通に連結されうる。本実施形態で、第1書き込みデコーダないし第4書き込みデコーダ2521a,2521b,2521c,2521dは、それぞれ所定の制御信号によって、オン/オフされるNMOSトランジスタから具現されうる。第1書き込みデコーダ2521a及び第2書き込みデコーダ2521bは、1対の書き込みライン、すなわち、第1書き込みラインWL11及び第1相補complementary書き込みラインWL12にそれぞれ連結されうる。例えば、第1書き込みデコーダ2521a及び第2書き込みデコーダ2521bは、第1書き込みラインWL11及び第1相補書き込みラインWL12を介して、4個のスイッチ制御部SC11,SC21,SC31,SC41に共通に連結されうる。また、第3書き込みデコーダ2521c及び第4書き込みデコーダ2521dは、1対の書き込みライン、すなわち、第2書き込みラインWL21及び第2相補書き込みラインWL22にそれぞれ連結されうる。例えば、第3書き込みデコーダ2521c及び第4書き込みデコーダ2521dは、第2書き込みラインWL21及び第2相補書き込みラインWL22を介して、4個のスイッチ制御部SC14,SC24,SC34,SC44に共通に連結されうる。書き込みドライバ2522は、第1書き込みデコーダないし第4書き込みデコーダ2521a,2521b,2521c,2521dに書き込みデータを提供することができる。書き込みドライバ2522は、第1書き込みデコーダないし第4書き込みデコーダ2521a,2521b,2521c,2521dを共有することによって、例えば、16個のスイッチ制御部SC11ないしSC44を共有することができる。各スイッチ制御部は、少なくとも1つの不揮発性メモリ素子を含むので、書き込みドライバ2522が共有するスイッチ制御部の個数が多いほど、書き込みドライバ2522で、不揮発性メモリ素子に対するプログラミングにかかる時間が延長する。以下では、グローバル配線連結部251及びグローバル配線連結制御部252の動作について詳述する。書き込みドライバ2522は、第1書き込みデコーダないし第4書き込みデコーダ2521a,2521b,2521c,2521dに書き込みデータを提供することができる。第1書き込みデコーダないし第4書き込みデコーダ2521a,2521b,2521c,2521dは、制御信号によってオン/オフされ、スイッチ制御部SC11,SC21,SC14,SC24に、書き込みデータを提供することができ、第1書き込みデコーダないし第4書き込みデコーダ2521a,2521b,2521c,2521dにコントロールロジック1000から出力された信号を提供することができる。また、コントロールロジック1000は、スイッチトランジスタST1ないしST8のゲートに信号を出力するように構成されうる。例えば、書き込みドライバ2522は、第1書き込みデコーダ2521aに1を提供し、第2書き込みデコーダ2521dに0を提供することができる。このとき、第1書き込みデコーダ2521aは、第1スイッチ制御部SC11及び第2スイッチ制御部SC21それぞれに含まれた第1スイッチトランジスタST1,ST3それぞれに1を提供し、第2書き込みデコーダ2521bは、第1スイッチ制御部SC11及び第2スイッチ制御部SC21それぞれに含まれた第2スイッチトランジスタST2,ST4それぞれに0を提供することができる。これによって、第1スイッチ制御部SC11及び第2スイッチ制御部SC21それぞれに含まれた第1不揮発性メモリ素子NV1,NV3は、1が書き込まれ、第1スイッチ制御部SC11及び第2スイッチ制御部SC21それぞれに含まれた第2不揮発性メモリ素子NV2,NV4は、0が書き込まれる。従って、第1スイッチ制御部SC11及び第2スイッチ制御部SC21それぞれに連結されたスイッチNM11,NM21は、ターンオンされうる。また、書き込みドライバ2522は、第3書き込みデコーダ2521cに、1を提供し、第4書き込みデコーダ2521dに、0を提供することができる。このとき、第3書き込みデコーダ2521cは、第3スイッチ制御部SC14及び第4スイッチ制御部SC24それぞれに含まれた第1スイッチトランジスタST5,ST7それぞれに、1を提供し、第4書き込みデコーダ2521dは、第3スイッチ制御部SC14及び第4スイッチ制御部SC24それぞれに含まれた第2スイッチトランジスタST6,ST8それぞれに、0を提供することができる。これによって、第3スイッチ制御部SC14及び第4スイッチ制御部SC24それぞれに含まれた第1不揮発性メモリ素子NV5,NV7は、1が書き込まれ、第3スイッチ制御部SC14及び第4スイッチ制御部SC24それぞれに含まれた第2不揮発性メモリ素子NV6,NV8は、0が書き込まれる。従って、第3スイッチ制御部SC14及び第4スイッチ制御部SC24に連結されたスイッチNM14,NM24は、ターンオンされうる。図11は、図6の第2論理ブロック22及びコントロールロジック1100の一例を詳細に示す回路図である。図11を参照すれば、第2論理ブロック22は第、1及び第2機能ブロック221a,221b及びローカル制御部222を含むことができ、ローカル制御部222は、第2ローカル配線連結部222b及びローカル配線連結制御部222eを含むことができる。図6と比較すれば、図11の第2論理ブロック22は、第2ローカル配線連結部222bの構成をさらに詳細に図示している。図示されていないが、図6に図示された第1ローカル配線連結部222a、第3ローカル配線連結部222c及び第4ローカル配線連結部222dも、これと類似して具現されうる。また、図4に図示された第1ローカル配線連結部212a及び第2ローカル配線連結部213aも、これと類似して具現されうる。本実施形態で、第2ローカル配線連結部222bは、図8に図示された第2ルーティング方法を利用し、第1ローカル配線W31と第2ローカル配線W32とを連結させることができる。これによって、第2ローカル配線連結部222bは、第1ローカル配線W31と第2ローカル配線W32との交差領域それぞれに配された複数の不揮発性メモリ素子を含むことができる。具体的には、第1ローカル配線W31のうち、第2機能ブロック221bと最も隣接して配された第1ローカル配線W31_1と、第2ローカル配線W32とのうち、第1機能ブロック221aと最も隣接して配された第2ローカル配線W32_1が交差する領域には、第1不揮発性メモリ素子NV11が配されうる。また、第1ローカル配線W31のうち、第2機能ブロック221bに最も隣接して配された第1ローカル配線W31_1と、第2ローカル配線W32とのうち、第1機能ブロック221aに二番目に隣接して配された第2ローカル配線W32_2が交差する領域には、第2不揮発性メモリ素子NV21が配されうる。ローカル配線連結制御部222eは、第1ローカル配線W31に連結され、第2ローカル配線連結部222bに含まれた不揮発性メモリ素子に対するプログラミング動作を行うことができる。これにより、ローカル配線連結制御部222eは、第2ローカル配線連結部222bの連結動作を制御することができる。本実施形態で、ローカル配線連結制御部222eは、16個の不揮発性メモリ素子NV11ないしNV44を共有することができる。ローカル配線連結制御部222eが共有する不揮発性メモリ素子の個数が多いほど、ローカル配線連結制御部222eが不揮発性メモリ素子に対するプログラミングにかかる時間は、延長する。本実施形態で、ローカル配線連結制御部222eは、第2ローカル配線連結部222bの上部または下部に配されうる。これにより、ローカル配線連結制御部222eは、第2ローカル配線連結部222bと面積を共有することができ、これによって、第2論理ブロック22のサイズを縮小させることができ、全般的に、論理装置20のサイズも縮小させることができる。具体的には、ローカル配線連結制御部222eは、第1書き込みデコーダないし第4書き込みデコーダ2221a,2221b,2221c,2221d及び書き込みドライバ2222を含むことができる。第1書き込みデコーダないし第4書き込みデコーダ2221a,2221b,2221c,2221dは、第1ローカル配線W31_1,W31_2,W31_3,W31_3にそれぞれ連結されうる。第1書き込みデコーダないし第4書き込みデコーダ2221a,2221b,2221c,2221dは、書き込みドライバ2222に共通に連結されうる。本実施形態で、第1書き込みデコーダないし第4書き込みデコーダ2221a,2221b,2221c,2221dは、それぞれ所定の制御信号によってオン/オフされるNMOSトランジスタから具現されうる。コントロールロジック1100は、第1書き込みデコーダないし第4書き込みデコーダ2221a,2221b,2221c,2221dのゲートに信号を出力するように構成されうる。書き込みドライバ2222は第1書き込みデコーダないし第4書き込みデコーダ2221a,2221b,2221c,2221dに書き込みデータを提供することができる。書き込みドライバ2222は、第1書き込みデコーダないし第4書き込みデコーダ2221a,2221b,2221c,2221dを共有することによって、例えば、16個の不揮発性メモリ素子NV11ないしNV44を共有することができる。書き込みドライバ2222が共有するスイッチ制御部の個数が多いほど、書き込みドライバ2222で、不揮発性メモリ素子に対するプログラミングにかかる時間が延長する。以下では、第2ローカル配線連結部222b及びローカル配線連結制御部222eの動作について詳述する。書き込みドライバ2222は、第1書き込みデコーダないし第4書き込みデコーダ2221a,2221b,2221c,2221dに書き込みデータを提供することができる。第1書き込みデコーダないし第4書き込みデコーダ2221a,2221b,2221c,2221dは、制御信号によってオン/オフされ、第1ローカル配線W31_1,W31_2,W31_3,W31_3に書き込みデータをそれぞれ提供することができる。不揮発性メモリ素子NV11ないしNV44は、第1ローカル配線W31_1,W31_2,W31_3,W31_3と、第2ローカル配線W32_1,W32_2,W32_3,W32_3とに印加される電圧レベルの差を基に、0または1にプログラムされうる。以上で説明した本発明が、前述の実施形態及び添付された図面に限定されるものではなく、本発明の技術的思想を外れない範囲内で、さまざまな置換、変形及び変更が可能であるということは、本発明が属する技術分野で当業者においては、明白なことである。"