光電変換を行う複数の画素と、前記複数の画素のアナログ画像信号の蓄積および読み出し動作を制御する制御回路を有し、R信号、G信号、およびB信号からなるアナログ画像信号を出力する撮像部と、前記撮像部により出力された前記アナログ画像信号の全部または一部を増幅して第1のホワイトバランス処理を行うアナログ増幅回路と、前記アナログ増幅回路により増幅された前記アナログ画像信号をデジタル画像信号に変換するADAnalogtoDigital変換回路と、前記AD変換回路により出力された前記デジタル画像信号の全部または一部を増幅して第2のホワイトバランス処理を行うデジタル増幅回路と、前記撮像部により出力された前記アナログ画像信号に基づいて、前記アナログ増幅回路のゲインを制御するアナログ制御信号又は前記デジタル増幅回路のゲインを制御するデジタル制御信号を積算する場合に、アナログ及びデジタルのR信号の積分値IR、G信号の積分値IG、及びB信号の積分値IBを求め、前記積分値IR、前記積分値IGの比であるIR/IG、及び前記積分値IB、前記積分値IGの比であるIB/IGを求め、IR/IG及びIB/IGが等しくなるように前記アナログ増幅回路が行う前記第1のホワイトバランス処理と、前記デジタル増幅回路が行う前記第2のホワイトバランス処理を制御する積算回路と、を備え、前記撮像部、前記アナログ増幅回路および前記AD変換回路は、行列状に配列された前記複数の画素からなるCMOS型の半導体集積回路から構成されるICIntegratedCircuitチップに設けられ、前記制御回路は、ある時刻において、前記積算回路により前記アナログ制御信号を積算するための前記アナログ画像信号を前記複数の画素の一部に蓄積させて読み出し、前記ある時刻から所定時間経過後に、前記積算回路からの前記アナログ制御信号に基づいて増幅される前記アナログ画像信号を前記複数の画素の全部に蓄積させて読み出し、前記アナログ増幅回路に読み出した前記アナログ画像信号を出力する撮像装置。前記制御回路は、前記ある時刻において、前記アナログ画像信号を前記複数の画素の一部に蓄積させて読み出す処理と、前記ある時刻において、前記アナログ画像信号を前記複数の画素の全部に蓄積させて読み出す処理とを切替えて行う請求項1記載の撮像装置。前記制御回路は、前記アナログ画像信号を前記複数の画素の一部に蓄積させて読み出す処理を行う場合に、前記アナログ画像信号を蓄積させない行を挟んで隣り合う行の画素に前記アナログ画像信号を蓄積させる請求項1又は2記載の撮像装置。前記デジタル増幅回路と前記積算回路との間には、前記アナログ制御信号に基づいて制御される前記アナログ画像信号に対応する前記デジタル画像信号が前記アナログ制御信号と同時に演算された前記デジタル制御信号により制御されるように前記積算回路により出力された前記デジタル制御信号を遅延させる遅延回路を備える請求項1~3のいずれか1項に記載の撮像装置。前記アナログ増幅回路は、前記アナログ画像信号の一部を増幅する場合に、前記積算回路がG信号に基づいて積算したRおよびBの制御信号に基づいてそれぞれの色のアナログ画像信号を増幅する処理、又は、アナログのB信号を固定されたゲインで増幅する処理のうち、いずれかの処理を行う請求項1~4のいずれか1項に記載の撮像装置。前記アナログ増幅回路は、前記複数の画素が配列される前記行列の列数に応じて設けられ、前記複数の画素に蓄積された前記アナログ画像信号が読み出される各列の垂直信号線のそれぞれに接続された複数のQV増幅回路から構成される請求項1~4のいずれか1項に記載の撮像装置。特許文献2に開示される固体撮像素子では、エリアセンサ部の垂直信号線が接続されたアナログ信号処理部によりエリアセンサ部から垂直信号線を通して読み出された信号のノイズ低減処理、増幅、ガンマ処理、クランプ処理が行われる。信号の増幅は、カラム型の増幅回路により行われるが、このような従来のカラム型の増幅回路では、ホワイトバランス処理を行うことができない。本発明は、このような事情に鑑みなされたものであり、その目的は、CMOSイメージセンサ、アナログ信号処理回路およびAD変換回路を1つのICチップに形成し、CMOSイメージセンサにより出力されて信号処理が行われる画像信号に混入するノイズを低減するとともに、アナログ信号処理回路の増幅回路とデジタル信号処理の増幅回路とでそれぞれホワイトバランス処理を行うことで高精度かつ高速にホワイトバランス処理を行うことができる撮像装置を提供することにある。上記目的を達成するため、本発明の撮像装置は、光電変換を行う複数の画素と、複数の画素のアナログ画像信号の蓄積および読み出し動作を制御する制御回路を有し、R信号、G信号、およびB信号からなるアナログ画像信号を出力する撮像部と、撮像部により出力されたアナログ画像信号の全部または一部を増幅して第1のホワイトバランス処理を行うアナログ増幅回路と、アナログ増幅回路により増幅されたアナログ画像信号をデジタル画像信号に変換するADAnalogtoDigital変換回路と、AD変換回路により出力されたデジタル画像信号の全部または一部を増幅して第2のホワイトバランス処理を行うデジタル増幅回路と、撮像部により出力されたアナログ画像信号に基づいて、アナログ増幅回路のゲインを制御するアナログ制御信号又はデジタル増幅回路のゲインを制御するデジタル制御信号を積算する場合に、アナログ及びデジタルのR信号の積分値IR、G信号の積分値IG、及びB信号の積分値IBを求め、積分値IR、積分値IGの比であるIR/IG、及び積分値IB、積分値IGの比であるIB/IGを求め、IR/IG及びIB/IGが等しくなるようにアナログ増幅回路が行う第1のホワイトバランス処理と、デジタル増幅回路が行う第2のホワイトバランス処理を制御する積算回路と、を備え、前記撮像部、前記アナログ増幅回路および前記AD変換回路は、行列状に配列された前記複数の画素からなるCMOS型の半導体集積回路から構成されるICIntegratedCircuitチップに設けられる。そして、制御回路は、ある時刻において、積算回路によりアナログ制御信号を積算するためのアナログ画像信号を複数の画素の一部に蓄積させて読み出し、ある時刻から所定時間経過後に、積算回路からのアナログ制御信号に基づいて増幅されるアナログ画像信号を複数の画素の全部に蓄積させて読み出し、アナログ増幅回路に読み出したアナログ画像信号を出力するものである。本発明によれば、光電変換を行う複数の画素と、複数の画素のアナログ画像信号の蓄積および読み出し動作を制御する制御回路は、ある時刻において、積算回路によりアナログ制御信号を積算するためのアナログ画像信号を複数の画素の一部に蓄積させて読み出し、ある時刻から所定時間経過後に、積算回路からのアナログ制御信号に基づいて増幅されるアナログ画像信号を複数の画素の全部に蓄積させて読み出し、アナログ増幅回路に読み出したアナログ画像信号を出力する。このため、ある時刻において積算回路により一部の画素の画像信号を参照すれば、より短時間に積算回路により制御信号を積算することができる。固体撮像素子としてCMOSイメージセンサを用い、CMOSイメージセンサ、アナログ信号処理部およびAD変換回路を1つのCMOS型の半導体集積回路に集積して構成する。アナログ信号処理部には、CMOSイメージセンサの画素から読み出された信号を増幅するアナログ増幅回路を設け、積算ブロックにより積算された制御信号に基づいて第1のホワイトバランス処理を行う。また、ADAnalogtoDigital変換回路の後段のデジタル信号処理部には、デジタル増幅回路を設け、積算ブロックにより積算された制御信号に基づいて第2のホワイトバランス処理を行う。以下、本発明の実施例1の撮像装置について図面を参照して説明する。図1は、実施例1の撮像装置の構成を示す図である。図1に示すように、実施例1の撮像装置は、固体撮像チップ10、デジタル信号処理チップ20および積算ブロック3を備える。固体撮像チップ10は、1チップのCMOS型のシステムLSIから構成され、撮像部11、アナログ増幅回路AGC12およびAD変換回路ADC13を有する。撮像部11は、図示しないRGBredgreenandblueのいずれかの色の色フィルタが形成された複数の画素を有するCMOSイメージセンサから構成される。撮像部11からは、RGBの3原色のアナログ画像信号以下、それぞれアナログのR信号、G信号、およびB信号ともいうが出力される。アナログ増幅回路12は、撮像部11により出力されたRGBのアナログ画像信号をそれぞれ増幅し、第1のホワイトバランス処理を行う。AD変換回路13は、アナログ増幅回路12により増幅されたRGBのアナログ画像信号をデジタル画像信号に変換する。デジタル信号処理チップ20は、1チップのLSIから構成され、AD変換回路13により出力されたデジタル画像信号に種々のデジタル信号処理を行うものである。デジタル信号処理チップ20は、デジタル増幅回路DGC21を有する。デジタル増幅回路21は、AD変換回路13により出力され、デジタル信号処理チップ20の図示しない色分離回路により分離されたRGBのデジタル画像信号以下、それぞれデジタルのR信号、G信号、B信号ともいうをそれぞれ増幅し、第2ホワイトバランス処理を行う。積算ブロック3は、アナログ増幅回路12およびデジタル増幅回路21のゲインを制御してアナログ増幅回路12に第1のホワイトバランス処理を行わせ、デジタル増幅回路21に第2のホワイトバランス処理を行わせる。積算ブロック3は、撮像部11により出力されたRGBのアナログ画像信号またはAD変換回路13により出力されたRGBのデジタル画像信号に基づいてアナログ増幅回路12およびデジタル増幅回路21のそれぞれの制御信号RGBのアナログ制御信号およびデジタル制御信号を同時に積算する。積算ブロック3は、例えば面積型のホワイトバランス回路からなり、R信号の積分値IR、G信号の積分値IGおよびB信号の積分値IBを求め、次に、積分値IRと積分値IGとの比IR/IGおよび積分値IBと積分値IGとの比IB/IGを求め、これらの比が等しくなるように制御信号を積算する。図2は、図1に示されるアナログ増幅回路12の一例を示す図である。図2に示すように、アナログ増幅回路12は、RGBのアナログ画像信号のそれぞれを増幅する増幅回路12R、12Gおよび12Bを有する。増幅回路12R、12Gおよび12Bは、積算ブロック3からのそれぞれの色のアナログ制御信号に基づいてそれぞれの色のアナログ画像信号を増幅して第1のホワイトバランス処理を行う。図3は、アナログ増幅回路12の変形例を示す図である。図3に示すように、この変形例のアナログ増幅回路12は、RおよびBのアナログ画像信号のそれぞれを増幅する増幅回路12Rおよび12Bを有する。増幅回路12Rおよび12Bは、積算ブロック3からのそれぞれの色のアナログ制御信号に基づいてそれぞれの色のアナログ画像信号を増幅して第1のホワイトバランス処理を行う。この場合、第1のホワイトバランス処理は、G信号を基準にRおよびBの制御信号が調整される。図4は、アナログ増幅回路12の他の変形例を示す図である。図4に示すように、この変形例のアナログ増幅回路12は、Bのアナログ画像信号を増幅する増幅回路12Bを有する。増幅回路12Bは、Bのアナログ画像信号を固定ゲインで増幅する。撮像部11から出力されるアナログ画像信号は、一般にB信号がR信号およびG信号より値が低い。したがって、B信号のみを固定ゲインで増幅し、粗いホワイトバランス処理を行うことができる。この場合、アナログ増幅回路12の構成を簡単にすることができる。図5および図6は、実施例1の撮像装置の変形例を示す図である。図5に示すように、固体撮像チップ10に積算ブロック3を設けて撮像装置を構成することができる。積算ブロック3は、撮像部11により出力されたRGBのアナログ画像信号に基づいて制御信号を積算する。図6に示すように、固体撮像チップ10に積算ブロック3およびデジタル増幅回路21を設けて撮像装置を構成することができる。積算ブロック3は、撮像部11により出力されたRGBのアナログ画像信号に基づいて制御信号を積算する。ここで、図5に示される撮像装置の動作を説明する。撮像部11により入射光量に応じたRGBのアナログ画像信号が出力され、アナログ増幅回路12および積算ブロック3に入力される。積算ブロック3では、入力されたRGBのアナログ画像信号に基づいて積分値IR、IGおよびIBが演算され、比IR/IGおよびIB/IGが演算され、これらの比が等しくなるようにRGBのアナログ制御信号およびデジタル制御信号が演算される。演算されたRGBのアナログ制御信号は、アナログ増幅回路12に入力され、演算されたRGBのデジタル制御信号は、デジタル増幅回路21に入力される。アナログ増幅回路12では、積算ブロック3からのRGBのアナログ制御信号に基づいて増幅回路12R、12Gおよび12BによりRGBのそれぞれの色のアナログ画像信号が増幅され、第1のホワイトバランス処理が行われる。第1のホワイトバランス処理が行われたRGBのアナログ画像信号は、AD変換回路13によりデジタル画像信号に変換され、デジタル信号処理チップ20の図示しない色分離回路によりデジタルのR、GおよびB信号に分離され、デジタル増幅回路21に入力される。デジタル増幅回路21では、積算ブロック3からのRGBのデジタル制御信号に基づいてRGBのデジタル画像信号が増幅され、第2のホワイトバランス処理が行われる。このように実施例1によれば、積算ブロック3により演算されたRGBのアナログ制御信号に基づいてアナログ増幅回路12により第1のホワイトバランス処理を行い、積算ブロック3により演算されたRGBのデジタル制御信号に基づいてデジタル増幅回路21により第2のホワイトバランス処理を行う。したがって、ホワイトバランス処理を高精度かつ高速に行うことができる。また、撮像部11、アナログ増幅回路12およびAD変換回路13を固体撮像チップ10に設けたので、アナログ画像信号に混入するノイズを低減し、高画質な画像信号を生成することができる。図7は、実施例2の撮像装置の構成を示す図である。図7に示すように、実施例2の撮像装置は、図1に示される実施例1の撮像装置の積算ブロック3をデジタル信号処理チップ20に設けたものである。積算ブロック3は、AD変換回路13により出力され、色分離回路により分離されたRGBのデジタル画像信号に基づいてアナログ増幅回路12およびデジタル増幅回路21のそれぞれの制御信号を積算する。なお、図7に示される実施例2の撮像装置の他の部分は、図1~図5に示される実施例1の撮像装置の構成要素と同一であり、同一符号を付しその説明を省略する。実施例2では、AD変換回路13により出力され、色分離回路により分離されたRGBのデジタル画像信号が積算ブロック3に入力され、積算ブロック3によりRGBのアナログ制御信号およびデジタル制御信号が演算される。演算されたRGBのアナログ制御信号は、アナログ増幅回路12に入力され、第1のホワイトバランス処理が行われ、演算されたRGBのデジタル制御信号は、デジタル増幅回路21に入力され、第2のホワイトバランス処理が行われる。図8は、実施例2の撮像装置の変形例を示す図である。図8に示すように、図7に示されるデジタル増幅回路21および色分離回路を固体撮像チップ10に設けて撮像装置を構成することができる。図9は、実施例2の撮像装置の変形例を示す図である。図9に示すように、この変形例の撮像装置は、図7に示されるデジタル信号処理チップ20の積算ブロック3とデジタル増幅回路21との間に遅延回路22を設けたものである。図7に示される実施例2の撮像装置では、積算ブロック3からのアナログ制御信号は、デジタル信号処理チップ20から外部に出力され、固体撮像チップ10に入力されてアナログ増幅回路12に伝送される。積算ブロック3からのデジタル制御信号は、デジタル信号処理チップ20内のデジタル増幅回路21に伝送される。このため、アナログ制御信号およびデジタル制御信号の伝達速度の違いによりアナログ増幅回路12およびデジタル増幅回路21の反映タイミングが大きく異なる場合がある。遅延回路22は、例えばラッチ回路から構成され、積算ブロック3により演算されたアナログ制御信号およびデジタル制御信号がそれぞれ同じ画像信号に対し第1および第2のホワイトバランス処理を行うように、言い換えれば、アナログ制御信号に基づいて制御されるアナログ画像信号に対応するデジタル画像信号がアナログ制御信号と同時に演算されたデジタル制御信号により制御されるように積算ブロック3により出力されたデジタル制御信号を遅延させる。積算ブロック3からのアナログ制御信号に基づいてアナログ増幅回路12により増幅され、第1のホワイトバランス処理が行われたアナログ画像信号は、AD変換回路13によりデジタル信号に変換され、デジタル増幅回路21に入力される。このとき、積算ブロック3によりアナログ制御信号と同時に演算されたデジタル制御信号は、遅延回路22により遅延されてデジタル増幅回路21に入力される。これにより、積算ブロック3によりアナログ制御信号と同時に演算されたデジタル制御信号によりタイミング良くデジタル画像信号を増幅し、第2のホワイトバランス処理を行うことができる。このように実施例2によれば、積算ブロック3をデジタル信号処理チップ20に設けることができる。この場合、図9に示されるように、積算ブロック3からのアナログ制御信号およびデジタル制御信号が同じ画像信号に反映されるように積算ブロック3からのデジタル制御信号を遅延させる遅延回路22を設けるとよい。遅延回路22は、ラッチ回路等の簡単な回路により構成することができる。図10は、実施例3の撮像装置の構成を示す図である。図10に示すように、実施例3の撮像装置は、図1に示される実施例1の撮像装置の積算ブロック3の代わりに固体撮像チップ10に積算ブロック31を設け、デジタル信号処理チップ20に積算ブロック32を設けたものである。積算ブロック31は、撮像部11により出力されたRGBのアナログ画像信号に基づいてアナログ増幅回路12に第1のホワイトバランス処理を行わせるアナログ制御信号を積算する。積算ブロック32は、AD変換回路13により出力され、色分離回路により分離されたRGBのデジタル画像信号に基づいてデジタル増幅回路21に第2のホワイトバランス処理を行わせるデジタル制御信号を積算する。なお、図9に示される実施例3の撮像装置の他の部分は、図1~図5に示される実施例1の撮像装置の構成要素と同一であり、同一符号を付し、その説明を省略する。実施例3の撮像装置では、積算ブロック31からのアナログ制御信号に基づいてアナログ増幅回路12のゲインが制御されて第1のホワイトバランス処理が行われ、積算ブロック32からのデジタル制御信号に基づいてアナログ増幅回路12のゲインが制御されて第2のホワイトバランス処理が行われる。図11は、実施例3の撮像装置の変形例を示す図である。図11に示すように、固体撮像チップ10とデジタル信号処理チップ20とを1つのLSIチップにより構成することができる。このように実施例3によれば、積算ブロック31によりアナログ画像信号を増幅し、第1のホワイトバランス処理を行い、積算ブロック32によりデジタル画像信号を増幅し、第2のホワイトバランス処理を行う。したがって、それぞれに好適なホワイトバランス処理を行うことができる。図12は、実施例4の撮像装置の撮像部11の構成を示す図である。また、図13は、実施例4の撮像装置の動作の一例を示す図である。図14は、実施例4の撮像装置の動作の他の例を示す図である。図12に示すように、撮像部11は、行列状に配列された複数の画素41と、複数の画素41の信号電荷の蓄積および読み出し動作を制御する制御回路42とを有する。制御回路42は、図13に示すように、時刻0において、積算ブロック3により制御信号を積算するための信号電荷画像信号を全画素41に蓄積させて読み出した後、時刻1において、アナログ増幅回路12により積算ブロック3からの制御信号に基づいて増幅される全画素41に画像信号を蓄積させて読み出す。また、制御回路42は、図14に示すように、時刻0において、積算ブロック3により制御信号を積算するための信号電荷画像信号を、図14中、斜線で示される一部の画素41に蓄積させて読み出した後、時刻1において、アナログ増幅回路12により積算ブロック3からの制御信号に基づいて増幅される全画素41の画像信号を蓄積させて読み出す。なお、全画素41と一部の画素41との選択の切り替えは、制御回路42のモード切り替えにより行う。実施例4の撮像装置では、時刻0において、撮像部11により出力された画像信号が積算ブロック3に入力され、時刻1において、積算ブロック3からの制御信号がアナログ増幅回路12に入力される。これにより、使用される時刻1以降の画像信号に先立って時刻0の画像信号に基づいてアナログ増幅回路12のゲインを制御することができる。このように実施例4によれば、時刻0において撮像部11により出力された画像信号に基づいて積算ブロック3により制御信号を積算し、積算された制御信号に基づいてアナログ増幅回路12のゲインを制御した後、時刻1において撮像部11により出力された画像信号をアナログ増幅回路12により増幅することができる。また、図14に示すように、時刻0において積算ブロック3により一部の画素41の画像信号を参照するようにすれば、より短時間に積算ブロック3により制御信号を積算することができる。図15は、実施例5の撮像装置の撮像部11の構成を示す図である。図15に示すように、実施例5の撮像装置の撮像部11は、行列状に配列された複数の画素51からなるアレイ部50を備える。複数の画素51は、各行毎に行選択信号線52に共通に接続され、各列毎に垂直信号線53に共通に接続されている。各行の行選択信号線52は、垂直走査回路61に接続される。垂直走査回路61は、行選択信号線52を介して複数の画素51の行単位に選択し、複数の画素51の信号蓄積動作を制御する。各列の垂直信号線53は、各列に対応して設けられたそれぞれの増幅回路70および列選択トランジスタ回路80を介して水平走査回路62に接続される。これらの増幅回路70は、図1に示されるアナログ増幅回路12を構成し、それぞれの列から読み出された画像信号を増幅する。すなわち、実施例5のアナログ増幅回路12は、カラム型の増幅回路を構成する。水平走査回路62は、画素41から読み出され、増幅回路70により読み出された画像信号を列選択トランジスタ回路80により列毎に選択し、AD変換回路13に出力する。図16は、図15に示される増幅回路70の構成を示す図である。図15に示すように、増幅回路70は、QVアンプから構成され、増幅回路71と、増幅回路71に直列接続されたキャパシタ72と、増幅回路71に並列接続されたキャパシタ73およびスイッチ76、キャパシタ74およびスイッチ77、キャパシタ75およびスイッチ78を有する。キャパシタ72の一端は、垂直信号線53に接続され、他端は、増幅回路71の入力端に接続されている。増幅回路71の出力端は、列選択トランジスタ回路80に接続されている。増幅回路70のゲインは、スイッチ76~78のオンオフにより可変に制御される。ここで、キャパシタ72~76の容量をQ1~Q4とすると、増幅回路70のゲインは、Q1/Q2~Q4の合成容量となる。例えば、スイッチ76のみがオンのときには、増幅回路70のゲインは、Q1/Q2となり、スイッチ77のみがオンのときには、増幅回路70のゲインは、Q1/Q3となり、スイッチ78のみがオンのときには、増幅回路70のゲインは、Q1/Q4となる。スイッチ76~78は、積算ブロック3からのRGBの制御信号に基づいて制御される。実施例5の撮像装置では、垂直走査回路61により行毎に順次に画素41が選択され、選択された画素41に信号電荷画像信号が蓄積されて読み出される。画素41から読み出された各列の画像信号は、それぞれの増幅回路70により増幅される。このとき、各列の増幅回路70では、RGBの対応する色の制御信号に基づいてスイッチ76~78がオンオフされ、ゲインが制御される。これにより、RGBのそれぞれの色の画像信号が増幅され、第1のホワイトバランス処理が行われる。増幅されたRGBの画像信号は、水平走査回路62により列選択トランジスタ回路80が列毎に選択されてAD変換回路13に出力される。このように、実施例5によれば、アレイ部50の各列に応じて設けられた複数の増幅回路70により数段階にゲインを変化させて第1のホワイトバランス処理を行う。したがって、カラム型のアナログ増幅回路12によりホワイトバランスの粗調整を行うことができる。また、低帯域でゲインを制御するので、いっそうノイズを低減し、高いS/N比を実現することができる。