"第1導電型の半導体基板上に位置する第2導電型の耐圧領域と、前記耐圧領域の一部の表面層に形成された第2導電型のドレイン拡散領域と、前記ドレイン拡散領域と離れて前記ドレイン拡散領域を囲むように前記耐圧領域に接して形成された第1導電型のベース領域と、前記ベース領域の表面層に形成された第1導電型のピックアップ領域と、前記ピックアップ領域に接続された第1主電極と、前記ドレイン拡散領域に接続された、前記第1主電極に印加される電圧よりも高い電圧が印加される第2主電極と、前記半導体基板と接し、前記耐圧領域を囲む分離領域と、を備え、前記耐圧領域は、前記ドレイン拡散領域を有するドリフト領域と、前記ドレイン拡散領域を有しておらず前記ドレイン拡散領域または第2主電極と高抵抗素子を介して電気的に接続される他の領域と、を備え、前記ドリフト領域と前記他の領域との間に、前記分離領域および前記半導体基板と接し、前記ドリフト領域と前記他の領域を離間する第1導電型半導体領域と、前記ドリフト領域内の前記ベース領域の表面層に位置し、前記第1主電極と接続される第2導電型のソース拡散領域と、前記ドリフト領域と前記ソース拡散領域の間の前記ベース領域の表面上に絶縁膜を介して形成されたゲート電極と、を備え、前記高抵抗素子の抵抗値RΩが次の式1を満たすことを特徴とする半導体装置。第1導電型の半導体基板上に位置する第2導電型の耐圧領域と、前記耐圧領域の一部の表面層に形成された第1導電型のコレクタ拡散領域と、前記コレクタ拡散領域と離れて前記コレクタ拡散領域を囲むように前記耐圧領域に接して形成された第1導電型のベース領域と、前記ベース領域の表面層に形成された第1導電型のピックアップ領域と、前記ピックアップ領域に接続された第1主電極と、前記コレクタ拡散領域に接続された、前記第1主電極に印加される電圧よりも高い電圧が印加される第2主電極と、前記半導体基板と接し、前記耐圧領域を囲む分離領域と、を備え、前記耐圧領域は、前記コレクタ拡散領域を有するドリフト領域と、前記コレクタ拡散領域を有しておらず前記コレクタ拡散領域または第2主電極と高抵抗素子を介して電気的に接続される他の領域と、を備え、前記ドリフト領域と前記他の領域との間に、前記分離領域および前記半導体基板と接し、前記ドリフト領域と前記他の領域を離間する第1導電型半導体領域と、前記ドリフト領域内の前記ベース領域の表面層に位置し、前記第1主電極と接続される第2導電型のエミッタ拡散領域と、前記ドリフト領域と前記エミッタ拡散領域の間の前記ベース領域の表面上に絶縁膜を介して形成されたゲート電極と、を備え、前記高抵抗素子の抵抗値RΩが次式2を満たすことを特徴とする半導体装置。前記耐圧領域は、前記半導体基板の表面層に選択的に形成された拡散領域であることを特徴とする請求項1に記載の半導体装置。前記分離領域は、前記半導体基板の表面層に選択的に形成された前記半導体基板より不純物濃度の高い拡散領域であることを特徴とする請求項3に記載の半導体装置。前記分離領域は、前記半導体基板の表面から形成されたトレンチと、前記トレンチ内に埋め込まれた絶縁体とからなることを特徴とする請求項3に記載の半導体装置。前記第1導電型半導体領域は、前記半導体基板の表面層に選択的に形成された拡散領域であることを特徴とする請求項3に記載の半導体装置。前記第1導電型半導体領域は、前記半導体基板が表面に露出した領域であることを特徴とする請求項3に記載の半導体装置。前記耐圧領域は、前記半導体基板の上に形成された第2導電型のエピタキシャル成長層であることを特徴とする請求項1に記載の半導体装置。前記分離領域は、前記エピタキシャル成長層の表面から前記半導体基板に達する前記半導体基板より不純物濃度の高い拡散領域であることを特徴とする請求項8に記載の半導体装置。前記分離領域は、前記エピタキシャル成長層の表面から前記半導体基板に達するトレンチと当該トレンチ内に埋め込まれた絶縁体からなることを特徴とする請求項8に記載の半導体装置。前記第1導電型半導体領域は、前記エピタキシャル成長層の表面から前記半導体基板に達する拡散領域からなることを特徴とする請求項8に記載の半導体装置。前記耐圧領域は、前記半導体基板の上に絶縁膜を介して形成されたSOI層に形成された領域であることを特徴とする請求項1に記載の半導体装置。前記分離領域は、前記SOI層の表面から前記絶縁膜に達する前記半導体基板より不純物濃度の高い拡散領域であることを特徴とする請求項12に記載の半導体装置。前記分離領域は、前記SOI層の表面から前記絶縁膜に達するトレンチと当該トレンチ内に埋め込まれた絶縁体からなることを特徴とする請求項12に記載の半導体装置。前記第1導電型半導体領域は、前記SOI層の表面から前記絶縁膜に達する拡散領域であることを特徴とする請求項12に記載の半導体装置。前記第2主電極または前記第2主電極と接続されるフィールドプレートが前記他の領域上に絶縁膜を介して配置されることを特徴とする請求項1に記載の半導体装置。前記他の領域が複数の領域からなり、当該複数の領域のそれぞれの間に前記第1導電型半導体領域を備えたことを特徴とする請求項1に記載の半導体装置。前記ドリフト領域が複数の領域からなり、当該複数の領域のそれぞれの間に前記第1導電型半導体領域を備えたことを特徴とする請求項1に記載の半導体装置。前記第1主電極に印加される電圧よりも高い電圧が前記第2主電極に印加された際に、前記第1導電型半導体領域と前記ドリフト領域または前記他の領域とのPN接合でアバランシェブレークダウンする前に、前記PN接合から前記第1導電型半導体領域に広がる空乏層同士が接続することを特徴とする請求項1~18のいずれか1つに記載の半導体装置。主直流電源の正極に主端子の一方が接続され、交流出力端子に主端子の他方が接続された1つ以上の出力パワーデバイスのゲートを駆動するための駆動回路であって、前記出力パワーデバイスの主端子のうちのいずれか一方を基準とした前記主直流電源よりも低電圧の第1の補助直流電源により電流が供給される高電位側低耐圧回路と、前記主直流電源の負極を基準とした前記主直流電源よりも低電圧の第2の補助直流電源により電流を供給される低電位側低耐圧回路からの信号をレベルシフトして前記高電位側低耐圧回路に伝送する高耐圧トランジスタと、を備え、前記高耐圧トランジスタが、請求項1に記載の半導体装置であることを特徴とする駆動回路。しかしながら、上述したように、図16に示す高耐圧ICにおいて、IGBT18をオフしIGBT17をオンする際には、IGBT17,18のスイッチングを起因として、交流出力端子OUTに急峻な電位の上昇、所謂dV/dtサージが生じ、交流出力端子OUTの電位は大きく変動する。また、交流出力端子OUTの電位が変動することにより、補助直流電源E1の正極に接続された正極ラインVcc1の電位も、交流出力端子OUTの電位の変動と同様に変動する。以下に、上述した交流出力端子OUTの電圧および補助直流電源E1の電圧の変動により生じる誤動作について説明する。高耐圧MOSFET1,2は、ドレイン電位が上昇したときに構成される寄生容量のうち、大きな割合を占める出力容量として、ソースドレイン間容量Cdsと基板ドレイン間容量Cdsubとからなる寄生の出力容量51,52を有している。交流出力端子OUTにdV/dtサージが生じると、寄生の出力容量51,52を介して、補助直流電源E1の正極側から高耐圧MOSFET1,2のソースが接続された共通電位COMにdV/dtサージに応じた過渡電流が流れ、高耐圧MOSFET1,2が見かけ上オンしたのと同じ状態となる。高耐圧MOSFET1,2が見かけ上オンしたのと同じ状態となった場合、オン信号側の高耐圧MOSFET1、およびオフ信号側の高耐圧MOSFET2のドレインと接続されるノードに変位電流による誤信号が生じる。このとき、オン信号側の高耐圧MOSFET1またはオフ信号側の高耐圧MOSFET2に正常動作による信号が入力されたとしても、高耐圧MOSFET1,2のゲートに入力された正常動作による信号は、変位電流が高耐圧MOSFET1,2の寄生の出力容量51,52を充電する期間は後段のノードへの伝達信号とはならない。このため、遅延時間が発生する。また、仮に製造ばらつきでオフ信号側の高耐圧MOSFET2の寄生の出力容量52が10程度高めにばらついた場合を考える。この場合、寄生の出力容量52の容量と、dV/dtサージによる変位電流と、負荷抵抗4の抵抗との積による電位差の電圧降下により、負荷抵抗4の下端の電位がNOT回路9のしきい値以下になると、高耐圧MOSFET2のドレインに接続されるノードからHiレベル信号が出力される。高耐圧MOSFET2のドレインに接続されるノードから出力されたHiレベル信号はLPF31を介してRSラッチ15のリセット端子Rに入力される。これにより、RSラッチ15のリセット端子Rが優先され、RSラッチ15の出力QはLoとなる。この結果、IGBT17はドライバ16を介してオフされ、高耐圧ICは誤動作してしまう。このような高耐圧ICの誤動作について説明する。dV/dtサージによる交流出力端子OUTの電位および補助直流電源E1の電位の変動により、オン信号側の高耐圧MOSFET1に変位電流I1が過渡的に流れ、オフ信号側の高耐圧MOSFET2に変位電流I2が過渡的に流れる。図16に示す高耐圧ICでは、サージ電流を共通電位COMに流すために、ダイオード41,42がオン信号側の高耐圧MOSFET1のドレインと交流出力端子OUTとの間、およびオフ信号側の高耐圧MOSFET2のドレインと交流出力端子OUTとの間に接続されている。ここで、dV/dtサージによる電位変動時にダイオード41,42を経由して流れる変位電流成分は、それぞれ図16のi1,i2にあたり、負荷抵抗3,4を経由して流れる変位電流成分は、それぞれ図16のi1’とi2’にあたる。変位電流I1,I2は、それぞれ、I1=i1i1’、I2=i2i2’であらわされる。このように変位電流I1,I2が流れる高耐圧ICにおいて、まず、交流出力端子OUTに生じたdV/dtサージにより、交流出力端子OUTの電位だけでなく、補助直流電源E1の正極が接続された正極ラインVcc1の電位も交流出力端子OUTの電位の上昇に伴って上昇する。このため、dV/dtサージによる電位の変動直後は、微小な変位電流成分i1’,i2’がそれぞれ負荷抵抗3,4と高耐圧MOSFET1,2とを介して共通電位COMに流れる。そして、微小な変位電流成分i1’と負荷抵抗3とによる電圧降下および微小な変位電流成分i2’と負荷抵抗4とによる電圧降下が、正極ラインVcc1と交流出力端子OUTとの間の電位差ここでは15Vとする以上になり、交流出力端子OUTの電位よりも0.6V以上低くなると、ダイオード41,42の順方向に電流が流れ始める。すなわち、数十kV/μs程度の急峻なdV/dtサージでの変位電流I1,I2のほとんどは、ダイオード41,42を伝って流れる変位電流成分i1,i2が支配的となり、変位電流I1,I2によって高耐圧MOSFET1,2の寄生の出力容量51,52が充電される。数十kV/μs程度の急峻なdV/dtサージでの変位電流成分i1,i2がダイオード41,42を伝って、高耐圧MOSFET1,2の寄生の出力容量51,52を充電するときには、負荷抵抗3,4の両端での電圧降下は15.6V以上になっている。このため、NOT回路8,9の出力はともにHiレベル信号となり、RSラッチRSフリップフロップ15はセット信号とリセット信号を区別することができない。したがって、RSラッチ15はNOT回路8,9からのHiレベル信号を信号として受け付けず、高耐圧ICは誤動作とはならない。しかしながら、数kV/μsの緩いdV/dtサージが交流出力端子OUTに入力されたときには、変位電流I1,I2のほとんどは、負荷抵抗3,4を経由して流れる微小な変位電流成分i1’,i2’が支配的となる。このため、微小な変位電流成分i1’、i2’と負荷抵抗3,4とによる電圧降下が、ちょうどNOT回路8,9のVthしきい値電圧付近になった場合に、NOT回路8,9は、緩いdV/dtサージにより発生した誤信号を後段のノードに伝達してしまうおそれがある。例えば、NOT回路8,9のVth電圧は、NMOS,PMOSから構成されるCMOSインバータ回路のNMOS,PMOSそれぞれの電流駆動能力に起因する。仮に、NMOSとPMOSの電流駆動能力を等しいと仮定すると、NOT回路8,9のVth電圧は、補助直流電源E1の正極が接続された正極ラインVcc1と交流出力端子OUTとの間の電位差÷2=7.5Vとなる。ここで、前述したようにオン信号側の高耐圧MOSFET1と、オフ信号側の高耐圧MOSFET2との寄生の容量成分が異なる場合を例に、変位電流成分i1’,i2’をトリガとして発生する誤信号について説明する。上述したように、数kV/μsの緩いdV/dtサージが交流出力端子OUTに入力されたときに、補助直流電源E1の正極が接続された正極ラインVcc1と交流出力端子OUTとの間に微小な変位電流成分i1’、i2’が流れる。微小な変位電流成分i1’,i2’のうちのいずれか一方の電流値が1.5mANOT回路8,9のVth電圧7.5V÷負荷抵抗5.0kΩを超えた場合、微小な変位電流成分i1’が流れるNOT回路8および微小な変位電流成分i2’が流れるNOT回路9のうち、1.5mA以上の微小な変位電流成分が流れた側のNOT回路から誤信号が出力される。NOT回路から出力された誤信号は、Hiレベル信号としてRSラッチ15に入力されてしまうので、RSラッチ15の出力Qに誤信号が伝達される。具体的には、緩いdV/dtサージによる誤信号のオン信号側およびオフ信号側の電圧降下の見積もりとしては、例えば、次のとおりである。高耐圧MOSFET1の寄生の出力容量51CdsCdsubの合成容量Cn1:Cn1=2pF高耐圧MOSFET2の寄生の出力容量52CdsCdsubの合成容量Cn2:Cn2=2.2pF製造ばらつきにより10増と仮定となる。また、負荷抵抗3,4の抵抗値をそれぞれ5.0kΩとしたとき、0.7kV/μsのdV/dtサージが交流出力端子OUTに入力された場合、オン信号側変位電流成分i1’が流れる側の負荷抵抗3に接続されたノードの電圧降下Vs1:Vs1=2×1012×0.7×103/1×106×5×103=7.0Vオフ信号側変位電流成分i2’が流れる側の負荷抵抗4に接続されたノードの電圧降下Vr1:Vr1=2.2×1012×0.7×103/1×106×5×103=7.7Vとなる。このように、オフ信号側の負荷抵抗4に接続されたノードの電圧降下Vr1がNOT回路9のVth電圧=7.5Vを超えるため、NOT回路9のみがHiレベル信号を誤って出力する。このような誤信号の出力を軽減するため、例えば、レベルシフト用の負荷抵抗3,4の抵抗値を5kΩから1kΩなどに小さくすることが考えられるが、次のような問題がある。高耐圧MOSFET1,2のオン電流を、負荷抵抗3,4の抵抗値が5kΩである場合を仮に10mAの飽和電流に設定していたとき、負荷抵抗3,4の抵抗値が1kΩである場合では、高耐圧MOSFET1,2に50mAの飽和電流を流す必要がある。高耐圧MOSFET1,2の飽和電流を50mAとし、主直流電源の正極側Vdcの電圧を400Vとし、仮に高耐圧MOSFET1,2のゲートをオンする信号をパルスジェネレータで駆動する場合、高耐圧MOSFET1,2のオンオフのデューティサイクルが平均10であるとしたときの、IGBT17のコレクタ電位が高い状態での高耐圧MOSFET1,2の平均損失は約2.0W程度にもなる。このため、高耐圧MOSFET1,2の平均損失は、高耐圧ICを樹脂封止するためのパッケージの許容損失を大幅に超えてしまう。通常、放熱性を高くしたSOPSmallOutlinePackageの熱許容損失のみでも0.8W程度である。パッケージの熱許容損失を0.8W以下にするためには、高耐圧MOSFET1,2のオンオフデューティを4以下まで短くする必要がある。しかしながら、高耐圧MOSFET1,2のオンデューティを短くした場合、特に中小容量の電源機器に用いる数百kHzから数MHzの高スイッチング周波数で高耐圧ICを使用する場合に、レベルシフト回路の入力容量や出力容量、その後段のバッファ回路NOT回路8,9、LPF30,31などおよびドライバ16の入力容量による遅延時間との関係が問題となり得る。図16に示すような一般的なレベルシフト回路と浮遊電位領域とを内蔵した高耐圧ICの場合、高耐圧MOSFET1と負荷抵抗3とからなる負荷抵抗回路または高耐圧MOSFET2と負荷抵抗4とからなる負荷抵抗回路からドライバ16までのターンオンオフの伝達遅延時間は、前述の寄生の出力容量51,52の影響で100ns程度となる。すなわち、高耐圧ICの発振周波数を1MHzとした場合、10デューティは100nsのオン期間になるため、10デューティ以下のオンデューティおよび90以上のオフデューティには設定できないという制約が発生する。そのため、高耐圧MOSFET1,2の平均損失を減らすために高耐圧MOSFET1,2のオンオフデューティを4以下で駆動しても、伝達遅延時間によってはオン信号が伝わらないおそれがある。dV/dtサージによる変位電流によって生じる誤信号の信号レベルは、図16に記載してある高耐圧MOSFET1,2の寄生の出力容量51,52の容量値に大きく依存する。一方、NOT回路8,9やLPF30,31、その他のメタル配線下の浮遊容量等は、高耐圧MOSFET1,2の寄生の出力容量51,52の容量値に比べて、dV/dtサージによる変位電流によって生じる誤信号の信号レベルへの影響度が低い。したがって、高耐圧ICの許容損失を抑えながら、dV/dtサージに基づく誤動作を引き起こす変位電流I1,I2を低減するには、高耐圧MOSFET1,2の出力容量を低減することが非常に効果的である。図17は、従来の高耐圧MOSFETを含むレベルシフト回路と浮遊電位領域を備えた駆動回路とを同一の半導体基板に形成した高耐圧ICの要部を示す平面図である。また、図18は、従来の高耐圧MOSFETの要部を示す断面図である。図18は従来のレベルシフト回路に用いる高耐圧MOSFETの要部を示す断面図であり、図18aおよび図18bはともに、図17の切断線X-X’における要部断面図である。図17,18に示すように、従来のレベルシフト回路では、レベルシフト素子である高耐圧MOSFET11,11bの平面形状を円形状にレイアウトし、高耐圧MOSFET11,11bの中心に形成したドレインn領域103に接続したドレイン電極120のドレインパッドから浮遊電位領域300へワイヤボンディングによりボンディングワイヤ201を接続している。従来の高耐圧MOSFET11,11bは、前述した図16の高耐圧MOSFET1,2に相当するものであり、ゲートドライバICと称せられる高耐圧ICの高電圧と低電圧とのインターフェースとして機能するレベルシフト素子として使用される。図18aに示すように、高耐圧MOSFET11は、次の各領域を備えている。p型シリコン基板100の表面層には、n型領域101が形成されている。n型領域101のリン不純物の表面濃度は、1×1015/cm3以上1×1016/cm3以下であってもよい。n型領域101の深さXjは、7μm以上10μm以下であってもよい。n型領域101の表面層に選択的に、ドレインn領域103およびnオフセット領域104が形成されている。nオフセット領域104は、ドレインn領域103を取り囲む。nオフセット領域104のリン不純物の表面濃度は、1×1017/cm3以上1×1018/cm3以下であってもよい。nオフセット領域104の深さXjは、1μm以上2μm以下であってもよい。また、n型領域101の表面層には、pウエル領域102が形成されている。pウエル領域102は、n型領域101の外周部を取り囲むグランドGnd共通電位COMに接続された領域である。pウエル領域102のボロン不純物の表面濃度は、1×1015/cm3以上1×1018/cm3以下であってもよい。pウエル領域102の深さXjは、10μm以上13μm以下であってもよい。pウエル領域102は、p型シリコン基板100に達する深さで形成されている。また、pウエル領域102とn型領域101との間には、pベース領域105が形成されている。pベース領域105は、チャネル領域としても機能する。pベース領域105のボロン不純物の表面濃度は、1×1016/cm3以上1×1019/cm3以下であってもよい。pベース領域105の深さXjは、4.0μm以上5.5μm以下であってもよい。pベース領域105の表面層に選択的に、ベースピックアップp領域113および高耐圧MOSFET11のソースn領域114が形成されている。pベース領域105の上に、ゲート酸化膜を介して高耐圧MOSFET11のゲート電極115が形成されている。ゲート電極115は、例えばポリシリコンからなる。n型領域101の上には、ドレインn領域103と接続される高耐圧MOSFET11のドレイン電極120、およびソースn領域114と接続される高耐圧MOSFET11のソース電極121が形成されている。また、n型領域101の上には、フィールド酸化膜のLOCOSLocalOxidationofSilicon151、TEOSTetraEthylOrthoSilicateやBPSGBoro-PhosphoSilicateGlassなどによる層間絶縁膜152、およびプラズマCVDによるシリコン酸化膜とシリコン窒化膜からなるパッシベーション膜153が形成されている。LOCOS151は、pベース領域105とnオフセット領域104との間に露出するn型領域101を覆う。層間絶縁膜152は、ゲート電極115、ドレイン電極120およびソース電極121を互いに絶縁する。パッシベーション膜153は、高耐圧MOSFET11の、ドレインn領域103、ソースn領域114、ゲート電極115、ドレイン電極120およびソース電極121などのMOSゲート構造を保護する。図18aに示す高耐圧MOSFET11では、dV/dtサージによる交流出力端子OUTの電位の跳ね上がりで、過渡的に高耐圧MOSFET11のドレイン電位が上昇したときに構成される寄生容量のうち、大きな割合を占める出力容量成分Cds1,Cds2,Cdsubについて表記している。高耐圧MOSFET11の入力容量成分Cgd,Cgsについては、高耐圧MOSFET11の全体の寄生容量の数程度のため図示を省略してある。図18aに示した出力容量成分のうち、ソースドレイン間容量Cdsは、pウエル領域102およびpベース領域105とn型領域101との接合で構成される出力容量成分Cds1と、負極側のフィールドプレートとしてドレインn領域103方向に張出してあるソース電極121とその直下にあるn型領域101との間に形成されたLOCOS151に寄生する出力容量成分Cds2とからなる。すなわち、ソースドレイン間容量Cdsは、出力容量成分Cds1と出力容量成分Cds2との総和Cds=Cds1Cds2である。小信号モデルAC周波数1MHzの条件でC-V特性シミュレーションを行った結果、ドレイン電位が30Vのときのソースドレイン間容量Cdsはおよそ0.4pF程度の容量値を持つ。また、図18aに示した出力容量成分のうち、基板ドレイン間容量Cdsubは、p型シリコン基板100とn型領域101との接合で構成される。基板ドレイン間容量Cdsubは、高耐圧MOSFET11の寄生容量成分で最も大きな割合を示している。小信号モデルAC周波数1MHzの条件でC-V特性シミュレーションを行った結果、ドレイン電位が30Vのときの基板ドレイン間容量Cdsubはおよそ1.6pF程度の容量値を持つ。また、図18bに、図17に示す高耐圧ICに用いる高耐圧MOSFETの別の一例を示す。図18bは、p型シリコン基板100上に数μm以上の厚さのシリコン酸化膜200を介してn型シリコン基板401が形成されたSOISiliconOnInsulator基板に高耐圧MOSFET11bを形成したものである。pウエル領域102はシリコン酸化膜200に接するように形成される。高耐圧MOSFET11bのn型シリコン基板401に形成されるその他の領域は、図18a示す高耐圧MOSFET11のn型領域101に形成された領域と同様に形成される。このような高耐圧MOSFET11bにおいても、図18aに示す高耐圧MOSFET11と同様に、ソースドレイン間容量Cds=Cds1Cds2を有している。円形状の平面形状をなす高耐圧MOSFET11の出力容量成分を低減するには、グランドGnd共通電位COMに接続するpベース領域105、pウエル領域102およびp型シリコン基板100と、ドリフト領域耐圧領域であるn型領域101とによるPN接合面積を小さくすることが考えられる。PN接合面積を小さくすることで、ドレインソース間容量Cdsと、基板ドレイン間容量Cdsubとを小さくすることができる。しかしながら、一般に、円形状の平面形状をなす領域からなるPN接合面積を小さくすることは、円形状の平面形状をなす領域の径を小さくすることになる。すなわち、高耐圧MOSFET11において円形状の平面形状をなす領域の径を小さくすることは、ドリフト領域耐圧領域のドリフト長Ldを短くすることになり、ドリフト長Ldを短くすることは、高耐圧MOSFET11の耐圧が低くなることにつながる。このため、高耐圧MOSFET11の円形状の径を維持したまま、出力容量のみ低減することが求められる。高耐圧MOSFET11bにおいても、PN接合面積を小さくすることで耐圧が低くなるという高耐圧MOSFET11と同様の問題が生じる。このため、高耐圧MOSFET11bにおいても、円形状の径を維持したまま出力容量のみ低減するという高耐圧MOSFET11と同様の課題がある。また、上述した特許文献2においては、レベルシフト用の高耐圧MOSFETの耐圧構造と分離島領域の耐圧構造とを共有化するものについて記載されている。しかしながら、高耐圧MOSFETの耐圧構造と分離島領域の耐圧構造とをそれぞれ構成するものについては何ら記載されていない。また、高耐圧MOSFETの出力容量についても記載されていない。この発明は、上述した従来技術による問題点を解消するため、スイッチング応答速度が速い半導体装置を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、電力損失および誤動作を抑制した駆動回路を提供することを目的とする。上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第1導電型の半導体基板上に位置する第2導電型の耐圧領域と、前記耐圧領域の一部の表面層に形成された第2導電型のドレイン拡散領域と、前記ドレイン拡散領域と離れて前記ドレイン拡散領域を囲むように前記耐圧領域に接して形成された第1導電型のベース領域と、前記ベース領域の表面層に形成された第1導電型のピックアップ領域と、前記ピックアップ領域に接続された第1主電極と、前記ドレイン拡散領域に接続された、前記第1主電極に印加される電圧よりも高い電圧が印加される第2主電極と、前記半導体基板と接し、前記耐圧領域を囲む分離領域と、を備え、前記耐圧領域は、前記ドレイン拡散領域を有するドリフト領域と、前記ドレイン拡散領域を有しておらず前記ドレイン拡散領域または第2主電極と高抵抗素子を介して電気的に接続される他の領域と、を備え、前記ドリフト領域と前記他の領域との間に、前記分離領域および前記半導体基板と接し、前記ドリフト領域と前記他の領域を離間する第1導電型半導体領域と、前記ドリフト領域内の前記ベース領域の表面層に位置し、前記第1主電極と接続される第2導電型のソース拡散領域と、前記ドリフト領域と前記ソース拡散領域の間の前記ベース領域の表面上に絶縁膜を介して形成されたゲート電極と、を備え、前記高抵抗素子の抵抗値RΩが次の式1を満たすことを特徴とする。また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第1導電型の半導体基板上に位置する第2導電型の耐圧領域と、前記耐圧領域の一部の表面層に形成された第1導電型のコレクタ拡散領域と、前記コレクタ拡散領域と離れて前記コレクタ拡散領域を囲むように前記耐圧領域に接して形成された第1導電型のベース領域と、前記ベース領域の表面層に形成された第1導電型のピックアップ領域と、前記ピックアップ領域に接続された第1主電極と、前記コレクタ拡散領域に接続された、前記第1主電極に印加される電圧よりも高い電圧が印加される第2主電極と、前記半導体基板と接し、前記耐圧領域を囲む分離領域と、を備え、前記耐圧領域は、前記コレクタ拡散領域を有するドリフト領域と、前記コレクタ拡散領域を有しておらず前記コレクタ拡散領域または第2主電極と高抵抗素子を介して電気的に接続される他の領域と、を備え、前記ドリフト領域と前記他の領域との間に、前記分離領域および前記半導体基板と接し、前記ドリフト領域と前記他の領域を離間する第1導電型半導体領域と、前記ドリフト領域内の前記ベース領域の表面層に位置し、前記第1主電極と接続される第2導電型のエミッタ拡散領域と、前記ドリフト領域と前記エミッタ拡散領域の間の前記ベース領域の表面上に絶縁膜を介して形成されたゲート電極と、を備え、前記高抵抗素子の抵抗値RΩが上記式1を満たすことを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記耐圧領域は、前記半導体基板の表面層に選択的に形成された拡散領域であることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記分離領域は、前記半導体基板の表面層に選択的に形成された前記半導体基板より不純物濃度の高い拡散領域であることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記分離領域は、前記半導体基板の表面から形成されたトレンチと、前記トレンチ内に埋め込まれた絶縁体とからなることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第1導電型半導体領域は、前記半導体基板の表面層に選択的に形成された拡散領域であることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第1導電型半導体領域は、前記半導体基板が表面に露出した領域であることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記耐圧領域は、前記半導体基板の上に形成された第2導電型のエピタキシャル成長層であることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記分離領域は、前記エピタキシャル成長層の表面から前記半導体基板に達する前記半導体基板より不純物濃度の高い拡散領域であることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記分離領域は、前記エピタキシャル成長層の表面から前記半導体基板に達するトレンチとこのトレンチ内に埋め込まれた絶縁体からなることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第1導電型半導体領域は、前記エピタキシャル成長層の表面から前記半導体基板に達する拡散領域からなることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記耐圧領域は、前記半導体基板の上に絶縁膜を介して形成されたSOI層に形成された領域であることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記分離領域は、前記SOI層の表面から前記絶縁膜に達する前記半導体基板より不純物濃度の高い拡散領域であることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記分離領域は、前記SOI層の表面から前記絶縁膜に達するトレンチとこのトレンチ内に埋め込まれた絶縁体からなることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第1導電型半導体領域は、前記SOI層の表面から前記絶縁膜に達する拡散領域であることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第2主電極または前記第2主電極と接続されるフィールドプレートが前記他の領域上に絶縁膜を介して配置されることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記他の領域が複数の領域からなり、当該複数の領域のそれぞれの間に前記第1導電型半導体領域を備えたことを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記ドリフト領域が複数の領域からなり、当該複数の領域のそれぞれの間に前記第1導電型半導体領域を備えたことを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第1主電極に印加される電圧よりも高い電圧が前記第2主電極に印加された際に、前記第1導電型半導体領域と前記ドリフト領域または前記他の領域とのPN接合でアバランシェブレークダウンする前に、前記PN接合から前記第1導電型半導体領域に広がる空乏層同士が接続することを特徴とする。また、この発明にかかる駆動回路は、主直流電源の正極に主端子の一方が接続され、交流出力端子に主端子の他方が接続された1つ以上の出力パワーデバイスのゲートを駆動するための駆動回路であって、前記出力パワーデバイスの主端子のうちのいずれか一方を基準とした前記主直流電源よりも低電圧の第1の補助直流電源により電流が供給される高電位側低耐圧回路と、前記主直流電源の負極を基準とした前記主直流電源よりも低電圧の第2の補助直流電源により電流を供給される低電位側低耐圧回路からの信号をレベルシフトして前記高電位側低耐圧回路に伝送する高耐圧トランジスタと、を備え、前記高耐圧トランジスタが、上述した発明における半導体装置であることを特徴とする。上述した発明によれば、高耐圧MOSFET半導体装置は、ドリフト領域であるn型領域からなる耐圧領域を2つまたは複数に離間して形成し、それぞれのn型領域の間にp領域第1導電型半導体領域を設けた構成とする。また、高耐圧MOSFETは、耐圧領域を分離して形成された複数のn型領域のうち、1つのn型領域内にn型領域よりも高不純物濃度のドレイン拡散領域を形成し、他の1つ以上のn型領域とドレイン拡散領域またはドレイン電極第2主電極とを高抵抗素子を介して接続する構成とする。ドレイン拡散領域は、高電位配線と接続されるものである。このような構造を用いることで、高耐圧MOSFETは、高耐圧を保証するために、例えば円形状の平面形状をなす耐圧領域がMOSFETに要求される電流駆動能力以上の面積となる場合に、その必要な電流能力以外の耐圧領域における寄生容量成分などを実使用条件のスイッチング周波数に応じて無効化することができる。これにより、安価に高耐圧MOSFETの出力容量を低減することができる。このため、レベルシフト回路に高耐圧MOSFETを用いた場合、dV/dtサージ発生時の変位電流を小さくすることができる。また、上述した発明によれば、高耐圧MOSFETの出力容量を低減することで、高耐圧MOSFETのゲートにオン信号を入力したときに、出力容量の放電を早くすることができる。さらに、高耐圧MOSFETをレベルシフト回路に用いた場合、ハイサイド駆動回路部のターンオンターンオフ伝達遅延時間を短くすることができる。伝達遅延時間が短くなることで、高耐圧MOSFETを駆動するオンデューティも小さく設定することが可能となる。また、上述した発明によれば、高耐圧MOSFETを駆動するオンデューティを小さく設定することができるので、高耐圧ICを樹脂封止するためのパッケージの許容損失を維持したまま、高耐圧ICのレベルシフト用の負荷抵抗部分を小さくすることができる。その結果、高耐圧ICのレベルシフト回路での電力損失を抑えつつ、dV/dtサージ発生時の変位電流の電流値と負荷抵抗部分の抵抗値との両方が小さくなる。これにより、負荷抵抗部分での電圧降下が小さくなり、dV/dtサージによって誤動作しにくい駆動回路を実現することができる。本発明にかかる半導体装置および駆動回路によれば、スイッチング応答速度が速い半導体装置を提供することができるという効果を奏する。また、本発明にかかる半導体装置および駆動回路によれば、電力損失および誤動作を抑制された駆動回路を提供することができるという効果を奏する。以下図面を参照して、この発明にかかる半導体装置および駆動回路の好適な実施の形態を詳細に説明する。図面の記載において、図面は模式的なものであり、半導体装置を構成する各層の厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。したがって、各層の具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付すおよび-は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、以下の実施の形態では、半導体基板としてシリコンSi基板を用いて説明しているが、炭化珪素SiCや窒化ガリウムGaNなどシリコン以外の半導体基板を用いた場合でも同様に効果を得ることができる。実施の形態1図1~図3および図16を用いて実施の形態1について説明する。図1は、本発明の実施の形態1にかかる高耐圧MOSFETの要部を示す断面図である。また、図2は、本発明にかかる高耐圧MOSFETを含むレベルシフト回路と浮遊電位領域を備えた駆動回路とを同一の半導体基板に形成した高耐圧ICの要部を示す平面図である。図2の切断線A-A’の断面構造が図1aに示す断面図に対応する。図2の切断線B-B’線の断面構造が図1bに示す断面図に対応する。また、図3は、図2で示す高耐圧MOSFETの要部における平面レイアウトを示す平面図である。図3には、高耐圧MOSFET71を構成する各領域のうち、n型領域101の表面に露出する領域の平面レイアウトのみを示す。なお、図2において、高耐圧MOSFET71を構成する半導体領域のうちnオフセット領域104およびp領域131のみを破線で示した。図1の高耐圧MOSFET71は、前述した図16の高耐圧MOSFET1,2に相当する。図2の浮遊電位領域300は、図16の破線で囲まれた回路部分の補助直流電源E1以外を備える領域に相当し、上側アームの出力スイッチング素子IGBT17のゲートドライバなどを備えている。図2の浮遊電位領域300では、図16の破線で囲まれた回路部分の負荷抵抗3,4のみを示している。浮遊電位領域300において、Vcc1パッドは、図16の補助直流電源E1の正極側に浮遊電位領域300を配線接続するためのパッドである。IGBT-GATEパッドは、図16の主直流電源の正極側Vdcと交流出力端子OUTの間に接続されたIGBT17のゲートと浮遊電位領域300とを配線接続するためのパッドである。OUTパッドは、図16の交流出力端子OUTおよび補助直流電源E1の負極側と浮遊電位領域300とを配線接続するためのパッドである。また、浮遊電位領域300を囲むように高電圧接合終端構造が形成されている。図2の高耐圧ICは、図16のIGBT17を駆動するための駆動回路である。高耐圧MOSFET71は、次の各領域を備えている。p型シリコン基板100の表面層に選択的に、n型領域101耐圧領域が形成されている。n型領域101は、不純物拡散により形成されている。n型領域101のリン不純物の表面濃度は、1×1015/cm3以上1×1016/cm3以下であってもよい。n型領域101の深さXjは、7μm以上10μm以下であってもよい。また、p型シリコン基板100の表面層に選択的に、pウエル領域102分離領域が形成されている。pウエル領域102は、n型領域101の外周部を取り囲む。pウエル領域102は、pウエル領域102の外側に形成される例えば素子との分離領域である。pウエル領域102は、グランドGnd共通電位COMに接続される。pウエル領域102は、p型シリコン基板100よりも高い不純物濃度を有する。pウエル領域102のボロン不純物の表面濃度は、1×1015/cm3以上1×1018/cm3以下であってもよい。pウエル領域102の深さXjは、10μm以上13μm以下であってもよい。pウエル領域102は、p型シリコン基板100に達する深さで形成されている。n型領域101を貫通しp型シリコン基板100に達するp領域131第1導電型半導体領域が形成されている。p領域131は、n型領域101を2つのn型領域101aドリフト領域およびn型領域101b他の領域に分離する。p領域131のボロン不純物の表面濃度は、1×1015/cm3以上1×1017/cm3以下であってもよい。p領域131の深さXjが10μm以上13μm以下であってもよい。pウエル領域102とn型領域101との間には、pベース領域105が形成されている。pベース領域105は、pウエル領域102およびn型領域101に接する。pベース領域105は、チャネル領域としても機能する。pベース領域105のボロン不純物の表面濃度は、1×1016/cm3以上1×1019/cm3以下であってもよい。pベース領域105の深さXjは、4.0μm以上5.5μm以下であってもよい。p領域131によって分離されたn型領域101の一方のn型領域101aにおいて、pベース領域105の表面層に選択的に、ベースピックアップp領域113および高耐圧MOSFET71のソースn領域114が形成されている。ソースn領域114は、ソースn領域114は、ベースピックアップp領域113よりもp領域131側に形成されている。また、ソースn領域114は、p領域131に接しないように形成されている。また、pベース領域105とp領域131との間に露出するn型領域101aの表面層に選択的に、高耐圧MOSFET71のドレインn領域103が形成されている。ドレインn領域103は、p領域131およびpベース領域105に接しないように形成されている。ドレインn領域103は、n型領域101よりも高い不純物濃度を有する。p領域131によって分離されたn型領域101のうちの他方のn型領域101bの表面層には、n領域103aが形成されている。n領域103aは、p領域131を挟んでドレインn領域103と対称に形成されている。n領域103aは、n型領域101bに設けられたpベース領域105と離れて形成されている。nオフセット領域104は、ドレインn領域103およびn領域103aを取り囲み、かつn型領域101aからn型領域101bに渡って形成されている。すなわち、nオフセット領域104は、ドレインn領域103およびn領域103aに接し、ドレインn領域103およびn領域103aの下の領域を覆う。nオフセット領域104の平面形状については後述する。nオフセット領域104のリン不純物の表面濃度は、1×1017/cm3以上1×1018/cm3以下であってもよい。nオフセット領域104の深さXjは、1μm以上2μm以下であってもよい。ソースn領域114とn型領域101aとの間に露出するpベース領域105の上には、ゲート酸化膜を介して高耐圧MOSFET71のゲート電極115が形成されている。ゲート電極115は、例えばポリシリコンからなる。また、ゲート電極115は、p領域131上に張出さないように形成されている。高耐圧MOSFET71のドレイン電極120第2主電極は、ドレインn領域103と接続されている。また、ドレイン電極120は、ボンディングワイヤ201を介して浮遊電位領域300のVcc1パッドに接続されている。高耐圧MOSFET71のソース電極121第1主電極は、n型領域101aにおいてベースピックアップp領域113およびソースn領域114と接続され、n型領域101bにおいてベースピックアップp領域113と接続されている。また、ソース電極121は、グランドGnd共通電位COMに接続されている。n型領域101の上には、フィールド酸化膜のLOCOS151、TEOSやBPSGなどによる層間絶縁膜152、およびプラズマCVDによるシリコン酸化膜とシリコン窒化膜からなるパッシベーション膜153が形成されている。LOCOS151は、pベース領域105とnオフセット領域104との間に露出するn型領域101、およびnオフセット領域104のp領域131に形成された部分を覆う。また、LOCOS151は、ベースピックアップp領域113の基板外周部側の端部からpウエル領域102にわたって、pベース領域105およびpウエル領域102を覆う。層間絶縁膜152は、n領域103aを覆う。また、層間絶縁膜152は、ゲート電極115、ドレイン電極120およびソース電極121を互いに絶縁する。パッシベーション膜153は、高耐圧MOSFET11の、ドレインn領域103、ソースn領域114、ゲート電極115、ドレイン電極120およびソース電極121などのMOSゲート構造を保護する。p領域131は、円形状の平面形状をなすn型領域101の中心を通るように直線状の平面形状で形成され、n型領域101の中心を挟んで対抗するpウエル領域102の一部からpウエル領域102の一部にまで伸びている。かつ、p領域131は、深さ方向において、p型シリコン基板100とも接して形成され、n型領域101を2つのn型領域101a,101bに分離する。pウエル領域102が接続された共通電位COMの電位は、図16に示すように、出力スイッチング素子であるIGBT17,18の両端にかかる主直流電源の負極側、補助直流電源E2の負極側、ドライバ20の負極側および高耐圧MOSFET1,2の負極側に共通する共通電位である。また、n型領域101を2つに分離するp領域131は製造工程削減のため、pウエル領域102と同時に形成することもできる。p領域131により分離された2つの領域うちの一方のn型領域101aに、ソースn領域114、ドレインn領域103およびゲート電極115が形成されている。ソースn領域114にはソース電極121が接続され、ドレインn領域103にはドレイン電極120が接続される。また、p領域131により分離された2つの領域うちの他方のn型領域101bの上方には、LOCOS151や層間絶縁膜152などの絶縁膜を介してフィールドプレートとしてドレイン電極120が延在して形成されている。フィールドプレートは、ドレイン電極120と異なる層として形成し、ドレイン電極120と接続する構成としてもよい。フィールドプレートは、n型領域101a上およびn型領域101b上に同様の構成で形成される。フィールドプレートのn型領域101a側の端部の、n型領域101a上に形成されたソース電極121のn型領域101b側の端部からの距離と、フィールドプレートのn型領域101b側の端部の、n型領域101b上に形成されたソース電極121のn型領域101a側の端部からの距離とが等しくなるように形成することで、高耐圧MOSFET71に局所に電界が集中することを抑制する。さらに、図3に示すように、n型領域101bには、n型領域101aにあるnオフセット領域104がp領域131を経由してn型領域101bまで引き回して形成されている以下、nオフセット領域104の引き回し領域とする。具体的には、nオフセット領域104の、n型領域101aおよびn型領域101bに形成された部分は、例えば、それぞれ円弧形状の平面形状をなす。また、nオフセット領域104の、p領域131に形成された部分は、例えば、直線状の平面形状をなす。nオフセット領域104の、n型領域101aに形成された円弧形状の平面形状をなす部分の一端は、p領域131に形成された直線状の平面形状をなす部分の一端とつながっている。nオフセット領域104の、n型領域101bに形成された円弧形状の平面形状をなす部分の一端は、p領域131に形成された直線状の平面形状をなす部分の他端とつながっている。すなわち、nオフセット領域104は、n型領域101aおよびn型領域101bにそれぞれ形成された円弧形状の平面形状をなす部分の一端どうしを、p領域131に形成された直線状の平面形状をなす部分でつないだ略S字形の平面形状を有する。nオフセット領域104の、n型領域101aおよびn型領域101bに形成された円弧形状の平面形状をなす部分には、それぞれnオフセット領域104の平面形状に沿った円弧形状の平面形状をなすドレインn領域103が形成されている。このようにnオフセット領域104を設けることで、n型領域101bとn型領域101aのドレインn領域103とはおよそ数kΩ~数十kΩの高抵抗で接続されることとなる。すなわち、nオフセット領域104の引き回し領域は、高抵抗素子となる。高耐圧MOSFET71の耐圧特性に影響を与えないようにするために、nオフセット領域104の引き回し領域高抵抗素子は、ドレイン電極120によって構成されるメタルフィールドプレートよりも外側すなわち、ソースn領域114側には配置しない方が好ましい。また、n領域103aは形成しなくてもよい。n領域103aを形成しない場合、n型領域101b内のnオフセット領域104の表面はLOCOS151で覆われる。さらに、n領域103aを形成しない場合、nオフセット領域104はn型領域101bに接していればよい。また、図3に示すように、n型領域101aとn型領域101bとでの耐圧のバランスを考慮して、n型領域101aに形成するnオフセット領域104とn型領域101bに形成するnオフセット領域104とがp領域131を挟んで対称となるように形成されている。また、平面形状が円形状の高耐圧MOSFET71の最外周のpベース領域105およびpウエル領域102は連続してつながっているのが望ましい。pベース領域105およびpウエル領域102は、共通電位COMであるグランドGndに接続される。pベース領域105を形成せずに、pウエル領域102をpベース領域105として利用してもよい。さらに、p型シリコン基板100は、pウエル領域102と接続することによりグランドGnd共通電位COMに接続されている。p型シリコン基板100の裏面に電極図示を省略を形成して、p型シリコン基板100の裏面に形成した電極をグランドGndに接続してもよい。本実施の形態1では、n型領域101をp型シリコン基板100の表面層に選択的に不純物拡散によって形成し、n型領域101を囲むようにpウエル領域102を不純物拡散によって形成した場合を例に説明している。次に、高耐圧MOSFET71における、ドレインn領域103とn型領域101bとを接続する高抵抗のnオフセット領域104とカットオフ周波数との関係について下記に示す。高耐圧MOSFET71は、例えば、図2で示す高耐圧ICHVIC:HighVoltageGateDriverICのハイサイド駆動回路と低電圧回路領域との信号のやり取りを行うレベルシフト素子として使用される。また、レベルシフト素子以外の別の応用分野として、液晶パネルのドライバICなどの電源分野の場合においては、高耐圧MOSFET71は、スイッチング周波数が100kHzから500kHz程度の発振周波数の高耐圧ICで使用される。一方、高耐圧MOSFET71のドレイン端子に電圧を印加したときのn型領域101の寄生の出力容量=CdsCdsubを2pF程度とすると、n型領域101bの寄生の出力容量はn型領域101の約半分の1pF程度となる。この場合、n型領域101bの寄生容量Cと、ドレインn領域103とn型領域101bとの間のnオフセット領域104の抵抗値RにおけるCRカットオフ周波数、すなわち高耐圧半導体装置高耐圧MOSFETのスイッチング動作周波数fcは、次の式2であらわされる。例えば、スイッチング周波数100kHzにおいて、高耐圧MOSFETの寄生容量による信号伝達遅延を低減するには、高耐圧MOSFETをスイッチングする際のスイッチング期間である立上り時間ライズタイムまたは立下り時間フォールタイムのそれぞれの期間でn型領域101bの寄生容量を無効化することができればよい。高耐圧MOSFETのライズタイムおよびフォールタイムをそれぞれ10ns程度としてスイッチング周波数に換算した場合、高耐圧MOSFETのスイッチング動作周波数fcは100MHzとなる。これにより、上記式2から、nオフセット領域104のドレインn領域103とn型領域101bとの間の抵抗値Rは、R=1/2π×1012×100×106=1.6kΩとなる。したがって、スイッチング周波数100kHzにおいて、高耐圧MOSFETの寄生容量による信号伝達遅延を低減するには、抵抗値Rを1.6kΩ以上にすればよい。この場合、例えば、幅を4μmとしたnオフセット領域104の引き回し領域のシート抵抗値を0.8kΩ/□kiloohm/squareとすれば、p領域131の表面層に形成されるnオフセット領域104の引き回し領域の長さは8μm程度確保することができればよい。このため、上記2式によって算出されたnオフセット領域104の抵抗値Rは、レイアウト寸法上問題なく現実的な値となっていることがわかる。以上、説明したように、実施の形態1によれば、高耐圧MOSFET71のドレインn領域103とn型領域101bとの間に高抵抗のnオフセット領域104を配置することで、従来の高耐圧MOSFETの出力容量よりも約40から50程度、寄生容量を低減することができる。この理由は、次のとおりである。高耐圧MOSFET71において、p領域131によりn型領域101はn型領域101aとn型領域101bとに分離され、n型領域101bはn型領域101aに対し拡散抵抗からなるnオフセット領域104の引き回し領域でドレインn領域103に接続される。これにより、n型領域101b部分は、ローパスフィルタとして機能し、ドレイン端子からソース端子に対しての出力容量成分とならない。このため、n型領域101bの、pベース領域105、pウエル領域102およびp型シリコン基板100とのPN接合面積に応じて、ソースドレイン間容量Cdsおよび基板ドレイン間容量Cdsubを低減することができる。ここで、本発明の高耐圧MOSFET71においては、p領域131によりn型領域101を分離することで、MOSFETとして機能する実効のチャネル幅が減ってしまう。したがって、従来の高耐圧MOSFETに対してオン電流が低下することが懸念される。高耐圧MOSFET71のオン電流が低下することについては、例えば、次のような構成とすることで回避することができる。チャネル領域であるpベース領域105の不純物の表面濃度またはチャネル長ソースn領域114とn型領域101aとの距離を種々変更することにより、電流駆動能力を容易に調整することが可能である。このため、高耐圧MOSFET71において、実効のチャネル幅が減った分、pベース領域105の不純物の表面濃度を低くして、Vthしきい値電圧を低く設定することで、所望のドレイン飽和電流を得ることができる。以上の説明では、n型領域101を不純物の拡散により形成した場合について説明したが、p型シリコン基板100上にエピタキシャル成長によりn型領域101を形成してもよい。この場合、n型領域101の不純物濃度は1×1014/cm3以上1×1016/cm3とすればよい。以下の各実施の形態においても同様に拡散領域からなるn型領域101をエピタキシャル成長により形成したエピタキシャル領域に置き換えた場合も同様の効果を得ることができる。また、実施の形態1にかかる高耐圧MOSFET71の変形例を図4,5に示す。図4,5は、図2の切断線A-A’の断面構造の別の一例を示す断面図である。図4に示す高耐圧MOSFET711のように、ソース電極121とグランドGnd共通電位COMとの間に負荷抵抗素子161を設けてもよい。図4に示す高耐圧MOSFET711の場合、pベース領域105とpウエル領域102とを離して設け、pウエル領域102が接するp型シリコン基板100をグランド電位としている。また、図5に示す高耐圧MOSFET712のように、図1の高耐圧MOSFET71で示したpウエル領域102の代わりに、分離領域をp型シリコン基板100の表面から形成されたトレンチ171とそのトレンチ171を埋め込むシリコン酸化膜172からなる構成としてもよい。図4,5に示す高耐圧MOSFET711,712においても、図1に示す高耐圧MOSFET71と同様の効果を得ることができる。また、ここでは、高耐圧MOSFET71,711,712がNchMOSFETの場合を述べたが、PcnMOSFETに対しても、上述のn型とp型の極性を置き換えるだけで実現することができるものであり、NchMOSFETに限定されるものではない。以下の各実施の形態においても実施の形態1と同様に、n型MOSFETおよびp型MOSFETのいずれにおいても適用可能である。実施の形態2図6および図7を用いて実施の形態2にかかる高耐圧MOSFETについて説明する。図6は、本発明の実施の形態2にかかる高耐圧MOSFETの要部を示す断面図である。図7は、図6で示す高耐圧MOSFETの要部における平面レイアウトを示す平面図である。図7には、高耐圧MOSFET72を構成する各領域のうち、n型領域101の表面に露出する領域の平面レイアウトのみを示す。図6の高耐圧MOSFET72は、前述した図16の高耐圧MOSFET1,2に相当する。高耐圧MOSFET72は、次の各領域を備えている。p型シリコン基板100の表面層に選択的に、n型領域101が形成されている。n型領域101は、不純物拡散により形成されている。n型領域101のリン不純物の表面濃度は、1×1015/cm3以上1×1016/cm3以下であってもよい。n型領域101の深さXjは、7μm以上10μm以下であってもよい。また、p型シリコン基板100の表面層に選択的に、pウエル領域102が形成されている。pウエル領域102は、n型領域101の外周部を取り囲む。pウエル領域102は、pウエル領域102の外側に形成される例えば素子との分離領域である。pウエル領域102は、グランドGnd共通電位COMに接続される。pウエル領域102は、p型シリコン基板100よりも高い不純物濃度を有する。pウエル領域102のボロン不純物の表面濃度は、1×1015/cm3以上1×1018/cm3以下であってもよい。pウエル領域102の深さXjは、10μm以上13μm以下であってもよい。pウエル領域102は、p型シリコン基板100に達する深さで形成されている。n型領域101を貫通しp型シリコン基板100に達するp領域131が形成されている。p領域131は、n型領域101を2つのn型領域101a,101bに分離する。p領域131のボロン不純物の表面濃度は、1×1015/cm3以上1×1017/cm3以下であってもよい。p領域131の深さXjは、10μm以上13μm以下であってもよい。n型領域101の上には、ポリシリコン304が形成されている。ポリシリコン304は、n型領域101aとn型領域101bとを電気的に接続する。また、ポリシリコン304は、n型領域101aよりも低い不純物濃度を有する。pウエル領域102とn型領域101との間には、pベース領域105が形成されている。pベース領域105は、pウエル領域102およびn型領域101に接する。pベース領域105は、チャネル領域としても機能する。pベース領域105のボロン不純物の表面濃度は、1×1016/cm3以上1×1019/cm3以下であってもよい。pベース領域105の深さXjは、4.0μm以上5.5μm以下であってもよい。p領域131によって分離されたn型領域101の一方のn型領域101aにおいて、pベース領域105の表面層に選択的に、ベースピックアップp領域113および高耐圧MOSFET72のソースn領域114が形成されている。ソースn領域114は、ソースn領域114は、ベースピックアップp領域113よりもp領域131側に形成されている。また、ソースn領域114は、p領域131に接しないように形成されている。また、pベース領域105とp領域131との間に露出するn型領域101aの表面層に選択的に、高耐圧MOSFET72のドレインn領域103が形成されている。ドレインn領域103は、p領域131およびpベース領域105に接しないように形成されている。ドレインn領域103は、n型領域101よりも高い不純物濃度を有する。p領域131によって分離されたn型領域101のうちの他方のn型領域101bの表面層には、n領域103bが形成されている。n領域103bは、p領域131を挟んでドレインn領域103と対称に形成されている。n領域103bは、n型領域101bに設けられたpベース領域105と離れて形成されている。nオフセット領域104は、n型領域101aの表面層に選択的に形成され、ドレインn領域103を取り囲む。すなわち、nオフセット領域104は、ドレインn領域103に接し、ドレインn領域103の下の領域を覆う。nオフセット領域104は、p領域131と離れて形成されている。また、nオフセット領域104は、例えば、円形状の平面形状をなすn型領域101の中心を基準とする円弧形状の平面形状を有する。nオフセット領域104のリン不純物の表面濃度は、1×1017/cm3以上1×1018/cm3以下であってもよい。nオフセット領域104の深さXjは、1μm以上2μm以下であってもよい。nオフセット領域104aは、n型領域101bの表面層に選択的に形成され、n領域103bを取り囲む。すなわち、nオフセット領域104aは、ドレインn領域103bに接し、ドレインn領域103bの下の領域を覆う。nオフセット領域104aは、p領域131と離れて形成されている。また、nオフセット領域104aは、例えば、円形状の平面形状をなすn型領域101の中心を基準とする円弧形状の平面形状を有する。nオフセット領域104aは、例えば、p領域131を挟んでnオフセット領域104と対称的に形成されている。nオフセット領域104aのリン不純物の表面濃度は、1×1017/cm3以上1×1018/cm3以下であってもよい。nオフセット領域104aの深さXjは、1μm以上2μm以下であってもよい。ソースn領域114とn型領域101aとの間で露出するpベース領域105の上には、ゲート酸化膜を介して高耐圧MOSFET72のゲート電極115が形成されている。ゲート電極115は、例えばポリシリコンからなる。ゲート電極115は、p領域131上に張出さないように形成されている。高耐圧MOSFET72のドレイン電極120は、ドレインn領域103と接続される。また、ドレイン電極120は、ボンディングワイヤを介して浮遊電位領域のVcc1パッドに接続されている図示省略。ポリシリコン304は、ドレイン電極120と接続されている。ポリシリコン304は、ドレインn領域103とn型領域101bとを電気的に接続する高抵抗素子である。接続電極125は、ポリシリコン304とn領域103bとを接続する。すなわち、ポリシリコン304は、接続電極125、n領域103bおよびnオフセット領域104aを介してn型領域101bと接続されている。高耐圧MOSFET72のソース電極121は、n型領域101aにおいてベースピックアップp領域113およびソースn領域114と接続され、n型領域101bにおいてベースピックアップp領域113と接続されている。また、ソース電極121は、グランドGnd共通電位COMに接続されている。n型領域101の上には、フィールド酸化膜のLOCOS151、TEOSやBPSGなどによる層間絶縁膜シリコン酸化膜152、およびプラズマCVDによるシリコン酸化膜とシリコン窒化膜からなるパッシベーション膜153が形成されている。LOCOS151は、pベース領域105とnオフセット領域104との間に露出するn型領域101a、およびpベース領域105とnオフセット領域104aとの間に露出するn型領域101bを覆う。また、LOCOS151は、ベースピックアップp領域113の基板外周部側の端部からpウエル領域102にわたって、pベース領域105およびpウエル領域102を覆う。層間絶縁膜152は、ゲート電極115、ドレイン電極120およびソース電極121を互いに絶縁する。パッシベーション膜153は、高耐圧MOSFET11の、ドレインn領域103、ソースn領域114、ゲート電極115、ドレイン電極120およびソース電極121などのMOSゲート構造を保護する。p領域131は、円形状の平面形状をなすn型領域101の中心を通るように直線状の平面形状で形成され、n型領域101の中心を挟んで対抗するpウエル領域102の一部からpウエル領域102の一部まで伸びている。かつ、p領域131は、深さ方向において、p型シリコン基板100とも接して形成され、n型領域101を2つのn型領域101a,101bに分離する。pウエル領域102が接続された共通電位COMの電位は、図16に示すように、出力スイッチング素子であるIGBT17,18の両端にかかる主直流電源の負極側、補助直流電源E2の負極側、ドライバ20の負極側および高耐圧MOSFET1,2の負極側に共通する共通電位である。また、n型領域101を2つに分離するp領域131は製造工程削減のため、pウエル領域102と同時に形成することもできる。p領域131により分離された2つの領域うちの一方のn型領域101aに、ソースn領域114、ドレインn領域103およびゲート電極115が形成されている。ソースn領域114にはソース電極121が接続され、ドレインn領域103にはドレイン電極120が接続される。また、p領域131により分離された2つの領域のうちの他方のn型領域101bの上方には、LOCOS151や層間絶縁膜152などの絶縁膜を介してフィールドプレートとしてドレイン電極120が延在して形成されている。フィールドプレートは、ドレイン電極120と異なる層として形成しドレイン電極120と接続する構成としてもよい。フィールドプレートは、n型領域101a上およびn型領域101b上に同様の構成で形成される。フィールドプレートのn型領域101a側の端部の、n型領域101a上に形成されたソース電極121のn型領域101b側の端部からの距離と、フィールドプレートのn型領域101b側の端部の、n型領域101b上に形成されたソース電極121のn型領域101a側の端部からの距離とが等しくなるように形成することで、高耐圧MOSFET72に局所に電界が集中することを抑制する。さらに、n型領域101bには、n型領域101aに形成されたn領域103およびnオフセット領域104と同様に、n領域103bおよびnオフセット領域104aが配置されている。n領域103bおよびnオフセット領域104aは、ドレイン電極120と直接接続されておらず、ドレイン電極120とn領域103bとの間に高抵抗素子であるポリシリコン304およそ数k~数十kΩが配置される。高耐圧MOSFET72の耐圧特性に影響を与えないために、高抵抗素子であるポリシリコン304およびnオフセット領域104aは、ドレイン電極120によって構成されるメタルフィールドプレートよりも外側すなわち、ソースn領域114側には配置しない方が好ましい。また、高耐圧MOSFET72のポリシリコン304は、ゲート電極115に使用するポリシリコンとは別工程で堆積する高抵抗素子用のポリシリコンを用いる。ポリシリコン304の平面形状は、ポリシリコン304がドレイン電極120下の領域内に形成されていれば、短冊状であってもよいし螺旋状であってもよく、特に既定されるものではない。また、接続電極125は、n領域103bおよびポリシリコン304とオーミック接触している。nオフセット領域104aは、n型領域101aとn型領域101bとでの耐圧のバランスを考慮して、n型領域101aに形成するnオフセット領域104とn型領域101bに形成するnオフセット領域104aとがp領域131を挟んで対称となるように形成されている。また、n領域103bおよびnオフセット領域104aのいずれか一方またはその両方を形成しなくてもよい。この場合、接続電極125とn型領域101bとの接触がショットキー接合を形成するため、ショットキー接合による影響を考慮して形成する必要がある。また、平面形状が円形状の高耐圧MOSFET72の最外周のpベース領域105およびpウエル領域102は連続してつながっているのが望ましい。pベース領域105およびpウエル領域102は共通電位COMであるグランドGndに接続される。pウエル領域102とpベース領域105は一つの領域として形成されてもよい。さらに、p型シリコン基板100は、pウエル領域102と接することによりグランドGnd共通電位COMに接続されている。p型シリコン基板100の裏面に電極図示を省略を形成して、p型シリコン基板100の裏面に形成した電極をグランドGndに接続してもよい。本実施の形態2では、n型領域101をp型シリコン基板100の表面層に選択的に不純物拡散によって形成し、n型領域101を囲むようにpウエル領域102を不純物拡散によって形成した場合を例に説明している。ここで、pウエル領域102を形成しない場合も考えられ、pウエル領域102を形成しない場合には、p型シリコン基板100が分離領域となる。高耐圧MOSFET72は、上述したような構造にすることで、ドレイン電極120に高電圧例えば600Vが印加された際には、ソース電極121で構成されるメタルフィールドプレートとドレイン電極120で構成されるメタルフィールドプレートとに挟まれた耐圧領域であるn型領域101a、n型領域101bおよびp領域131の全てが完全に空乏化する。このため、高耐圧MOSFET72の耐圧特性に影響はない。また、例えば、スイッチング周波数100kHzにおいて、高耐圧MOSFETの寄生容量による信号伝達遅延を低減するには、高耐圧MOSFETの立上り時間ライズタイムおよび立下り時間フォールタイムのそれぞれの期間でn型領域101bの寄生容量を無効化することができればよい。高耐圧MOSFETのライズタイムおよびフォールタイムをそれぞれ10ns程度としてスイッチング周波数に換算した場合、高耐圧MOSFETのスイッチング動作周波数fcは100MHzとなる。これにより、上記式2から、ドレイン電極120とn型領域101bとを接続する高抵抗のポリシリコン304の抵抗値Rは、R=1/2π×1012×100×106=1.6kΩとなる。したがって、スイッチング周波数100kHzにおいて、高耐圧MOSFETの寄生容量による信号伝達遅延を低減するには、抵抗値Rを1.6kΩ以上にすればよい。この場合、例えば、幅を4μmとした高抵抗のポリシリコン304のシート抵抗値を0.8kΩ/□とすれば、p領域131上またはn型領域101上に絶縁膜を介して設けられたポリシリコン304の長さは8μm程度確保することができればよい。このため、上記2式によって算出されたポリシリコン304の抵抗値Rは、レイアウト寸法上問題なく現実的な値となっていることがわかる。以上、説明したように、実施の形態2によれば、高耐圧MOSFET72のn型領域101aとn型領域101bとの間に高抵抗のポリシリコン304を配置することで、従来の高耐圧MOSFETの出力容量よりも約40から50程度、寄生容量を低減することができる。すなわち、実施の形態2にかかる高耐圧MOSFET72は、実施の形態1にかかる高耐圧MOSFETと同様の効果を得ることができる。この理由は、次のとおりである。高耐圧MOSFET72において、p領域131によりn型領域101はn型領域101aとn型領域101bとに分離され、n型領域101bはn型領域101aに対し高抵抗の拡散抵抗からなるポリシリコン304でドレインn領域103に接続される。これにより、n型領域101b部分は、ローパスフィルタとして機能し、ドレイン端子からソース端子に対しての出力容量成分とならない。このため、n型領域101bの、pベース領域105、pウエル領域102およびp型シリコン基板100とのPN接合面積に応じて、ソースドレイン間容量Cdsおよび基板ドレイン間容量Cdsubを低減することができる。実施の形態3図8は、本発明の実施の形態3にかかる高耐圧MOSFETを含むレベルシフト回路と浮遊電位領域を備えた駆動回路とを同一の半導体基板に形成した高耐圧ICの要部を示す平面図である。図8の切断線A-A’の断面構造は、実施の形態1の図1aに示す高耐圧MOSFETの断面構造と同様である。なお、図8において、高耐圧MOSFET73を構成する半導体領域のうちnオフセット領域104およびp領域131のみを破線で示した。図8の高耐圧MOSFET73において、図2の高耐圧MOSFET71と異なる点は、p領域131の平面形状がV字形に形成されている点である。n型領域101は、V字形の平面形状をなすp領域131により、例えば、劣弧からなる扇形の平面形状をなすn型領域101aと、優弧からなる扇形の平面形状をなすn型領域101bとに分離されている。nオフセット領域104の、n型領域101aおよびn型領域101bに形成されている部分は、例えば、それぞれ円弧形状の平面形状をなす。nオフセット領域104の円弧形状の平面形状をなす部分の円周は、例えば、n型領域101aおよびn型領域101bの平面形状である扇形の円周に対応した長さで形成されている。すなわち、n型領域101aおよびn型領域101bにそれぞれ形成されたnオフセット領域104の円弧形状の平面形状をなす部分の円周は、n型領域101aにおいて実施の形態1のnオフセット領域104よりも短く、n型領域101bにおいて実施の形態1のnオフセット領域104よりも長い。nオフセット領域104のp領域131に形成されている部分は、V字形の平面形状をなす。nオフセット領域104の、n型領域101aに形成された円弧形状の平面形状をなす部分の一端は、p領域131に形成されたV字形の平面形状をなす部分の一端とつながっている。nオフセット領域104の、n型領域101bに形成された円弧形状の平面形状をなす部分の一端は、p領域131に形成されたV字形の平面形状をなす部分の他端とつながっている。このように、V字形の平面形状をなすp領域131によりn型領域101を分離することで、n型領域101のMOSFETとして機能する部分の面積が従来の約4分の1になる。このため、高耐圧MOSFET73は、従来の高耐圧MOSFETに対して寄生の出力容量を60から最大で75程度小さくすることが可能である。高耐圧MOSFET73の、p領域131およびnオフセット領域104の平面形状以外の構成は、実施の形態1にかかる高耐圧MOSFETと同様である。また、高耐圧MOSFET73において、実施の形態2にかかる高耐圧MOSFETと同様に、n型領域101aとn型領域101bとを接続する高抵抗素子をポリシリコン304により形成してもよい。高抵抗素子をポリシリコン304により形成する場合においても同様に、p領域131をV字形とすることができる。以上、説明したように、実施の形態3によれば、実施の形態1,2にかかる高耐圧MOSFETと同様の効果を得ることができる。実施の形態4図9は、本発明の実施の形態4にかかる高耐圧MOSFETの要部を示す平面図である。なお、図9において、高耐圧MOSFET74を構成する半導体領域のうちnオフセット領域104およびp領域131のみを破線で示した。図9の高耐圧MOSFET74において、図8の高耐圧MOSFET73との異なる点は、n型領域101b他の領域が複数からなることである。このように、p領域131によるn型領域101の分離領域は1本の領域とは限らず、複数の領域を形成しても良い。高耐圧MOSFET74の、n型領域101を複数の領域に分離する構成以外の構成は、実施の形態1にかかる高耐圧MOSFETと同様である。また、高耐圧MOSFET74において、実施の形態2にかかる高耐圧MOSFETと同様に、n型領域101aとn型領域101bとを接続する高抵抗素子をポリシリコン304により形成してもよい。高抵抗素子をポリシリコン304により形成する場合においても同様に、n型領域101b他の領域を複数の領域とすることができる。以上、説明したように、実施の形態4によれば、実施の形態1,2にかかる高耐圧MOSFETと同様の効果を得ることができる。実施の形態5図10は、本発明の実施の形態5にかかる高耐圧MOSFETの要部を示す断面図である。図10aで示す高耐圧MOSFET75においては、p領域131が、p型シリコン基板100が表面に露出した構成となっている。高耐圧MOSFET75の、p領域131の以外の構成は、実施の形態1にかかる高耐圧MOSFETと同様である。実施の形態5に限らず、本発明の高耐圧MOSFETにおいて、n型領域101をp型シリコン基板100の表面層に選択的に不純物拡散により形成する場合、n型領域101を分離するp領域131は拡散層に限らず、p型シリコン基板100が表面に露出した構造であってもよい。その場合は、p型シリコン基板100の表面を露出した部分の幅は、n型領域101aとn型領域101bとが横方向拡散などにより接しないような幅で形成される。また、図10bに示す高耐圧MOSFET76のように、n型領域101aとn型領域101bとの間にp型シリコン基板100が存在する箇所と、拡散領域であるp領域231との組み合わせにより分離領域を構成してもよい。また、高耐圧MOSFET75,76において、実施の形態2にかかる高耐圧MOSFETと同様に、n型領域101aとn型領域101bとを接続する高抵抗素子をポリシリコン304により形成してもよい。高抵抗素子をポリシリコン304により形成する場合においても、図10aのようにp領域131をp型シリコン基板100が表面に露出した構造としたり、図10bのようにp型シリコン基板100と拡散領域であるp領域231との組み合わせにより分離領域を構成してもよい。以上、説明したように、実施の形態5によれば、実施の形態1,2にかかる高耐圧MOSFETと同様の効果を得ることができる。実施の形態6図11は、本発明の実施の形態6にかかる高耐圧MOSFETを含むレベルシフト回路と浮遊電位領域を備えた駆動回路とを同一の半導体基板に形成した高耐圧ICの要部を示す説明図である。図11aは、高耐圧ICの要部の平面レイアウトを示す平面図である。図11bは、図11aの切断線C-C’の断面構造を示す断面図である。図11では、高耐圧MOSFET77のn型領域101の平面形状がレーストラックのような楕円形状となっている。さらに、n型領域101の分離領域であるp領域131が2箇所に形成されており、n型領域101を2つのn型領域101aと一つのn型領域101bとに分離している。2つのn型領域101aは、例えば楕円形状の平面形状をなすn型領域101の原点を挟んで対称的に、それぞれn型領域101の端部に形成されている。そして、2つのn型領域101aにそれぞれ高耐圧MOSFETが形成されている。この2つの高耐圧MOSFET77はそれぞれ、図16の高耐圧MOSFET1,2に対応している。浮遊電位領域300は、図2に示す浮遊電位領域と同様である。高耐圧MOSFET77の、p領域131およびn型領域101以外の構成は、実施の形態1にかかる高耐圧MOSFETと同様である。このような構成の高耐圧MOSFET77においても、MOSFETとしての領域を小さくすることができるため、耐圧を維持しつつ出力容量CdsおよびCdsubを低減することができる。また、図11aの高耐圧MOSFET77をレーストラック状の平面形状とすることで、図2の2つの高耐圧MOSFET71に比べて面積を小さくすることができる。実施の形態6では、p領域131によって複数の分離領域を形成し、複数の高耐圧MOSFETを形成するものについて示したが、レーストラック状の平面形状を有する高耐圧ICにおいて、p領域131による分離領域を1つとして高耐圧MOSFETを1つ形成する構成としてもよい。実施の形態6にかかる高耐圧MOSFET77では、高抵抗素子をnオフセット領域104により形成した場合を示したが、実施の形態2にかかる高耐圧MOSFETと同様に、高抵抗素子をポリシリコン304により形成してもよい。以上、説明したように、実施の形態6によれば、実施の形態1,2にかかる高耐圧MOSFETと同様の効果を得ることができる。実施の形態7図12は、本発明の実施の形態7にかかる高耐圧MOSFETの要部を示す断面図である。図12の高耐圧MOSFET78,79において、図1の高耐圧MOSFET71と異なる点は、SOISilicon-on-Insulator基板を用いた点である。図12aの高耐圧MOSFET78は、p型シリコン基板100とシリコン酸化膜200を介してn型領域101としてシリコン基板SOI層を貼り合わせた構成である。この場合、n型領域101のリン不純物濃度は1×1014/cm3以上1×1015/cm3以下であればよい。高耐圧MOSFET78のその他の構成は、図1の高耐圧MOSFET71と同様に形成すればよい。図12bの高耐圧MOSFET79は、図12aの高耐圧MOSFET78と同様にp型シリコン基板100とシリコン酸化膜200を介してn型領域101としてシリコン基板を貼り合わせた構成である。高耐圧MOSFET79において、図12aの高耐圧MOSFET78と異なる点は、分離領域としてpウエル領域102の代わりに、トレンチ202とトレンチ202の内面に形成されたシリコン酸化膜などからなる絶縁膜203から構成される誘電体分離領域が形成されている点である。高耐圧MOSFET78,79のような構成においても耐圧を維持しつつ、ソースドレイン間容量Cdsを低減することができる。また、前述した実施の形態2~6にかかる高耐圧MOSFETにおいても同様に、高耐圧MOSFET78,79の構成を適用することができる。以上、説明したように、実施の形態7によれば、実施の形態1~6にかかる高耐圧MOSFETと同様の効果を得ることができる。以上の各実施の形態では、レベルシフト用の高耐圧MOSFETと浮遊電位領域とを備えた駆動回路とを同一の半導体基板上に集積した高耐圧ICについて説明したが、レベルシフト用の高耐圧MOSFETと浮遊電位領域を別々の半導体基板上に形成した駆動回路においても上述した各実施の形態の高耐圧ICと同様の効果を奏する。実施の形態8本発明の高耐圧MOSFETの応用分野は高耐圧ICのレベルシフト素子に限定されるものではない。MOSFETやIGBTにも適用することができる技術で、高耐圧を保証するための耐圧領域が、要求される電流駆動能力以上の面積となる仕様などに向いている。MOSFETやIGBTに本発明のp領域と高抵抗素子によりドレイン領域と接続された領域を組み合わせることで、耐圧特性を維持しつつ、出力容量の低減を図ることができる。図13は、本発明の実施の形態8にかかる高耐圧MOSFETの要部を示す説明図である。また、図14は、本発明の実施の形態8にかかる高耐圧MOSFETの要部を示す断面図である。図13aは、高耐圧MOSFETの要部を示す平面図である。図13bは、図13aの切断線D-D’線の断面構造を示す断面図である。図14aは、図13aの切断線E-E’線の断面構造を示す断面図である。図14bは、図13aの切断線F-F’線の断面構造を示す断面図である。高耐圧MOSFET81は、櫛歯状のソース電極121とドレイン電極120とが互いに対向するように形成されている。また、櫛歯状のドレイン電極120の直線部の下には、ドレインn領域103およびnオフセット領域104が形成されている。また、櫛歯状のソース電極121の直線部の下には、ドレインn領域103に対向してソースn領域114が形成されている。ゲート電極115は、ソースn領域114とドレインn領域103の間に形成されていればよい。本実施の形態8では、ゲート電極115は、n型領域101bの上に形成されていてもよい図示を省略。n型領域101bの上にゲート電極115を形成する場合、n型領域101bの上に形成されるゲート電極115は、n型領域101aの上に形成されるゲート電極115と分離する。このとき、n型領域101bの上に形成されるゲート電極115の電位は、共通電位COMに接続されるか、フローティング電位とする。本実施の形態8にかかる高耐圧MOSFET81においても、p領域131からなる分離領域を形成することにより、n型領域101をn型領域101aとn型領域101bとに分離し、n型領域101bとドレイン領域103とを高抵抗素子を介して接続することで、素子耐圧を維持しつつ出力容量を低減することができる。また、実施の形態8にかかる高耐圧MOSFET81において、実施の形態4にかかる高耐圧MOSFETと同様に、分離領域であるp領域131を複数形成してもよい。また、実施の形態5にかかる高耐圧MOSFETと同様に、分離領域であるp領域131を、拡散領域として形成する代わりにp型シリコン基板100が露出する構成としてもよいし、p型シリコン基板100と拡散領域からなるp領域との組み合せにより構成してもよい。また、実施の形態8にかかる高耐圧MOSFET81のシリコン基板を、実施の形態7にかかる高耐圧MOSFETと同様に、SOI基板としてもよい。また、実施の形態8では、高抵抗素子をnオフセット領域104により形成した場合を示したが、実施の形態2にかかる高耐圧MOSFETと同様に、高抵抗素子をポリシリコン304により形成してもよい。以上において本発明では、高耐圧MOSFETについて説明しているが、上述した実施の形態に限らず、IGBTにも適用することができる。具体的には、図15を用いて説明する。図15は、図2の切断線A-A’の断面構造の別の一例を示す断面図である。図15aに示す高耐圧IGBT713のように、図1aに示した高耐圧MOSFETのドレインn領域103の代わりにp型コレクタ領域181を形成し、ソースn領域114をそのままエミッタn領域182とすればよい。n領域103aは形成しなくてもよい。また、図15bに示す高耐圧IGBT721のように、図6に示した高耐圧MOSFETのドレインn領域103の代わりにp型コレクタ領域181を形成し、ソースn領域114をそのままエミッタn領域182とすればよい。"