"入力端子に入力された入力信号の信号レベルが切り替わるタイミングで出力端子からパルスを発生するパルス発生回路において、ゲートが前記入力端子に接続され、ソースが正側電源電圧に接続されたPMOSトランジスタと、ゲートが前記入力端子に接続され、ドレインが前記PMOSトランジスタのドレインに接続され、ソースが前記出力端子に接続されたNMOSトランジスタと、一端が前記出力端子に接続され、他端が負側電源電圧に接続された負荷インピーダンスとを有することを特徴とするパルス発生回路。入力端子に入力された入力信号の信号レベルが切り替わるタイミングで出力端子からパルスを発生するパルス発生回路において、ゲートが前記入力端子に接続され、ソースが前記出力端子に接続されたPMOSトランジスタと、ゲートが前記入力端子に接続され、ドレインが前記PMOSトランジスタのドレインに接続され、ソースが負側電源電圧に接続されたNMOSトランジスタと、一端が正側電源電圧に接続され、他端が前記出力端子に接続された負荷インピーダンスとを有することを特徴とするパルス発生回路。入力端子に入力された入力信号の信号レベルが切り替わるタイミングで第1、第2の出力端子からパルスを発生するパルス発生回路において、ゲートが前記入力端子に接続され、ソースが前記第1の出力端子に接続されたPMOSトランジスタと、ゲートが前記入力端子に接続され、ドレインが前記PMOSトランジスタのドレインに接続され、ソースが前記第2の出力端子に接続されたNMOSトランジスタと、一端が正側電源電圧に接続され、他端が前記第1の出力端子に接続された第1の負荷インピーダンスと、一端が前記第2の出力端子に接続され、他端が負側電源電圧に接続された第2の負荷インピーダンスとを有することを特徴とするパルス発生回路。請求項1乃至3のいずれか1項に記載のパルス発生回路において、さらに、パルス発生回路の前段に複数段のCMOSバッファ回路を有することを特徴とするパルス発生回路。以上のように、従来のパルス発生回路では、入力データ信号にジッタが含まれている場合、出力パルスの時間幅が変化してしまうという問題点があった。また、従来のパルス発生回路では、出力パルスの時間幅の最小値の限界が、遅延制御ブロックの時間制御分解能によって制約されるという問題点があった。本発明の目的は、上記従来の問題点を解決するために、入力信号にジッタが含まれていても安定した時間幅のパルスを出力することができ、従来のパルス発生回路よりも出力パルスの時間幅を小さくすることができるパルス発生回路を提供することにある。本発明は、入力端子に入力された入力信号の信号レベルが切り替わるタイミングで出力端子からパルスを発生するパルス発生回路において、ゲートが前記入力端子に接続され、ソースが正側電源電圧に接続されたPMOSトランジスタと、ゲートが前記入力端子に接続され、ドレインが前記PMOSトランジスタのドレインに接続され、ソースが前記出力端子に接続されたNMOSトランジスタと、一端が前記出力端子に接続され、他端が負側電源電圧に接続された負荷インピーダンスとを有することを特徴とするものである。また、本発明は、入力端子に入力された入力信号の信号レベルが切り替わるタイミングで出力端子からパルスを発生するパルス発生回路において、ゲートが前記入力端子に接続され、ソースが前記出力端子に接続されたPMOSトランジスタと、ゲートが前記入力端子に接続され、ドレインが前記PMOSトランジスタのドレインに接続され、ソースが負側電源電圧に接続されたNMOSトランジスタと、一端が正側電源電圧に接続され、他端が前記出力端子に接続された負荷インピーダンスとを有することを特徴とするものである。また、本発明は、入力端子に入力された入力信号の信号レベルが切り替わるタイミングで第1、第2の出力端子からパルスを発生するパルス発生回路において、ゲートが前記入力端子に接続され、ソースが前記第1の出力端子に接続されたPMOSトランジスタと、ゲートが前記入力端子に接続され、ドレインが前記PMOSトランジスタのドレインに接続され、ソースが前記第2の出力端子に接続されたNMOSトランジスタと、一端が正側電源電圧に接続され、他端が前記第1の出力端子に接続された第1の負荷インピーダンスと、一端が前記第2の出力端子に接続され、他端が負側電源電圧に接続された第2の負荷インピーダンスとを有することを特徴とするものである。また、本発明のパルス発生回路の1構成例は、さらに、パルス発生回路の前段に複数段のCMOSバッファ回路を有することを特徴とするものである。本発明によれば、入力信号にジッタが含まれていても、入力信号の立ち上がり、立ち下がり時にそれぞれジッタの影響とは無関係な時間幅のパルスを出力することができる。また、本発明では、入力信号の傾きを制御することで、出力パルスの時間幅の制御が可能となるので、従来のパルス発生回路よりも出力パルスの時間幅を小さくすることができる。また、本発明では、パルス発生回路の前段に複数段のCMOSバッファ回路を設けることにより、入力信号の立ち上がり、立ち下がりの傾きに対する出力パルスの時間幅の依存性を低減することができ、入力信号の歪みに寄らず安定した時間幅のパルスを発生させることができる。さらに、本発明では、CMOSバッファ回路に用いるMOSトランジスタのサイズの調整およびパルス発生回路に用いるMOSトランジスタのサイズの調整によって、パルス発生回路の出力パルスの時間幅を調整することが可能となる。[発明の原理]本発明で提案するパルス発生回路のパルス発生原理は、CMOSインバータ回路の入力端子に入力されるデータ信号の変化時に、CMOSインバータ回路のNMOSトランジスタあるいはPMOSトランジスタに付随する寄生容量を介して入力端子からNMOSトランジスタあるいはPMOSトランジスタのソースに流れる電流と、入力データ信号の変化時にCMOSインバータ回路に流れる貫通電流との総和によって、NMOSトランジスタあるいはPMOSトランジスタのソースに流れる瞬間的な電流を出力パルスとして用いるというものである。図1は本発明のパルス発生回路の構成を示す回路図である。このパルス発生回路1は、ゲートが入力端子2に接続され、ソースが電源電圧VDDに接続されたPMOSトランジスタQ1と、ゲートが入力端子2に接続され、ドレインがPMOSトランジスタQ1のドレインに接続され、ソースが出力端子3に接続されたNMOSトランジスタQ2と、一端が出力端子3に接続され、他端が接地電圧VSSに接続された抵抗R1とから構成される。ここでは、電源電圧VDDから接地電圧VSSまで電圧が傾き-aで低下する立ち下がり信号が、入力端子2に入力される場合を説明する。このような立ち下がり信号が入力され始めると、接地からNMOSトランジスタQ2の寄生容量Cpを介して入力端子2の方向へ図1に示すような電流IAが流れ始める。その後、入力端子2の電圧が下がり続け、PMOSトランジスタQ1のゲート‐ソース間電圧がしきい値を超えると、PMOSトランジスタQ1とNMOSトランジスタQ2の両トランジスタがオン動作となり、電流IAに加えて、電源から接地の方向へトランジスタQ1,Q2を貫通する電流IBが流れ始める。図2は、PMOSトランジスタQ1の駆動力とNMOSトランジスタQ2の駆動力とが同程度となるようなサイズ比のMOSFETを用いて構成した図1のパルス発生回路1において、入力端子2に前記の立ち下がり信号を印加した際のVDD/2a以下の時間における入力電圧および電流IA,IB,IAIBと時間との関係を示した図である。以下の説明では、全てPMOSトランジスタQ1の駆動力とNMOSトランジスタQ2の駆動力とが同程度となるサイズ比で構成したパルス発生回路についての説明を行うものとする。図2から分かるように、入力端子2に電源電圧VDDから傾き-aで低下する電圧を入力した際の電流IAIBはVDD/2a以下の時間幅で接地からNMOSトランジスタQ2のソース方向に流れるパルス電流となる。図1では、この電流IAIBを抵抗R1に流すことによって、出力端子3に負のパルス電圧を発生する構成となっている。図3は図1のパルス発生回路1の入力部にCMOSバッファ回路4をNNは自然数段縦続接続した構成を示す図である。図1、図2で説明した方法によって出力端子3に発生する出力パルスの時間幅tpulseは、入力端子2に入力される立ち下がり信号の傾き-aに依存性を持つ。これに対して、図3の構成を用いると、パルス発生回路1に入力される信号の傾きがCMOSバッファ回路4によって整形され、CMOSバッファ回路4に入力される立ち下がり信号の傾きに対するパルス発生回路1の出力パルスの時間幅tpulseの依存性が低減するので、CMOSバッファ回路4とパルス発生回路1に用いる各MOSFETのサイズによって定まる時間幅tpulseのパルスを発生させることができる。図3の構成でN=4とした場合において、先頭のCMOSバッファ回路4に入力される信号の傾きaとパルス発生回路1の出力パルスの半値時間幅との関係をシミュレーションした結果を図4に示す。図4より、CMOSバッファ回路4に入力される信号の傾きaが変化しても、パルス発生回路1からは一定の半値時間幅のパルスが出力されることが分かる。また、図3の構成でN=4とし、各CMOSバッファ回路4内のPMOSトランジスタのサイズとNMOSトランジスタのサイズを、それぞれパルス発生回路1のPMOSトランジスタQ1のサイズとNMOSトランジスタQ2のサイズの0.5倍から5倍とした時トランジスタQ1,Q2のサイズは固定のパルス発生回路1の出力パルスの半値時間幅を図5に示す。図5より、CMOSバッファ回路4のMOSトランジスタのサイズが大きくなると、パルス発生回路1の出力パルスの半値時間幅は減少することが分かる。また、上記の例では、図1に示すパルス発生回路1において、入力端子2に立ち下がり信号を入力した際に出力端子3に発生する出力パルスについて説明してきたが、パルス発生回路1の入力端子2に接地電圧VSSから電源電圧VDDまで電圧が傾きaで増加する立ち上がり信号を入力した際にも別種の出力パルスが発生する。入力端子2に立ち上がり信号を入力した場合、NMOSトランジスタQ2の寄生容量Cpを介して流れる電流IAが逆向きとなり、電流IA,IB共にNMOSトランジスタQ2ソースから抵抗R1の方向に流れる。よって、入力端子2に立ち上がり信号を入力した場合、電流IAIBはVDD/2a>tとなる時間tの範囲では単調増加となる。その後、VDD/2a<tとなる時間範囲では電流IBが減少するとともに、寄生容量Cpに蓄積された電荷の放電によって、NMOSトランジスタQ2のソースから抵抗R1の方向に流れる電流値が減少する。以上のような原理によって、図1のパルス発生回路1に立ち上がり信号を入力した際には出力端子3に正のパルスが発生する。パルス発生回路1に立ち下がり信号を入力した際の出力パルスは時間幅がVDD/2aより小さかったのに対し、パルス発生回路1に立ち上がり信号を入力した際の出力パルスは時間幅がVDD/2aより大きくなるという特徴がある。図6は本発明のパルス発生回路の別の構成を示す回路図である。このパルス発生回路1aは、ゲートが入力端子2に接続され、ソースが出力端子5に接続されたPMOSトランジスタQ1と、ゲートが入力端子2に接続され、ドレインがPMOSトランジスタQ1のドレインに接続され、ソースが接地電圧VSSに接続されたNMOSトランジスタQ2と、一端が電源電圧VDDに接続され、他端が出力端子5に接続された抵抗R2とから構成される。図6に示すパルス発生回路1aは図1に示したパルス発生回路1とは異なり、PMOSトランジスタQ1のソースをパルスの出力端子5としている。図6の構成では、入力端子2に立ち上がり信号を入力した際には時間幅がVDD/2aより大きい正電圧の出力パルスを発生し、入力端子2に立ち下がり信号を入力した際には時間幅がVDD/2aより小さい負電圧の出力パルスを発生する構成となっている。以上のように、本発明によれば、入力されたデータ信号にジッタが含まれていても、データ信号の立ち上がり、立ち下がり時にそれぞれジッタの影響とは無関係な時間幅のパルスを出力することができる。また各々の出力パルスの時間幅はパルス発生回路の入力端子に入力されるデータ信号の立ち上がり、立ち下がりの傾きに依存するが、図3に示したようにパルス発生回路の前段にCMOSバッファ回路を多段接続することによって、入力信号の立ち上がり、立ち下がりの傾きに対する出力パルスの時間幅の依存性を低減することが可能となる。さらに、本発明では、CMOSバッファ回路およびパルス発生回路に用いるMOSトランジスタのサイズの調整によって、パルス発生回路に発生する出力パルスの時間幅を調整することが可能となる。[第1の実施の形態]次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。図7は本発明の第1の実施の形態に係るパルス発生回路の構成例を示す回路図であり、図1と同一の構成には同一の符号を付してある。本実施の形態のパルス発生回路1bは、入力端子2に入力された入力信号の信号レベルが反転するタイミングで出力端子3から電圧パルスを出力するものであり、ゲートが入力端子2に接続され、ソースが電源電圧VDDに接続されたPMOSトランジスタQ1と、ゲートが入力端子2に接続され、ドレインがPMOSトランジスタQ1のドレインに接続され、ソースが出力端子3に接続されたNMOSトランジスタQ2と、一端が出力端子3に接続され、他端が接地電圧VSSに接続された負荷インピーダンスZout1とから構成される。負荷インピーダンスZout1の例としては、抵抗がある。このような構成において、入力端子2に入力される信号が傾き-aで電源電圧VDDから接地電圧VSSまで立ち下がるとき、負荷インピーダンスZout1からNMOSトランジスタQ2のソースの方向に時間幅がVDD/2a以下となるパルス電流が流れ、時間幅がVDD/2a以下となる負のパルス電圧が出力端子3から出力される。また、入力端子2に入力される信号が傾きaで接地電圧VSSから電源電圧VDDまで立ち上がるとき、NMOSトランジスタQ2のソースから負荷インピーダンスZout1の方向に時間幅がVDD/2a以上となるパルス電流が流れ、時間幅がVDD/2a以上となる正のパルス電圧が出力端子3から出力される。このように、本実施の形態では、入力データ信号のレベルが切り替わるタイミングで2種類の出力パルスを発生することが可能となり、また入力データ信号の傾きを制御することで、出力パルスの時間幅の制御が可能となる。[第2の実施の形態]次に、本発明の第2の実施の形態について説明する。第1の実施の形態では、NMOSトランジスタのソースと接地電圧VSSとの間に負荷インピーダンスを設け、かつ出力端子をNMOSトランジスタのソースと接続したが、負荷インピーダンスをPMOSトランジスタのソースと電源電圧VDDとの間に設け、かつ出力端子をPMOSトランジスタのソースと接続しても良い。本実施の形態は、このような構成について説明するものである。図8は本実施の形態に係るパルス発生回路の構成例を示す回路図であり、図6と同一の構成には同一の符号を付してある。本実施の形態のパルス発生回路1cは、ゲートが入力端子2に接続され、ソースが出力端子5に接続されたPMOSトランジスタQ1と、ゲートが入力端子2に接続され、ドレインがPMOSトランジスタQ1のドレインに接続され、ソースが接地電圧VSSに接続されたNMOSトランジスタQ2と、一端が電源電圧VDDに接続され、他端が出力端子5に接続された負荷インピーダンスZout2とから構成される。第1の実施の形態と同様に、負荷インピーダンスZout2の例としては、抵抗がある。このような構成において、入力端子2に入力される信号が傾きaで接地電圧VSSから電源電圧VDDまで立ち上がるとき、PMOSトランジスタQ1のソースから負荷インピーダンスZout2の方向に時間幅がVDD/2a以下となるパルス電流が流れ、時間幅がVDD/2a以下となる正のパルス電圧が出力端子5から出力される。また、入力端子2に入力される信号が傾き-aで電源電圧VDDから接地電圧VSSまで立ち下がるとき、負荷インピーダンスZout2からPMOSトランジスタQ1のソースの方向に時間幅がVDD/2a以上となるパルス電流が流れ、時間幅がVDD/2a以上となる負のパルス電圧が出力端子5から出力される。このように、本実施の形態では、入力データ信号のレベルが切り替わるタイミングで2種類の出力パルスを発生することが可能となり、また入力データ信号の傾きを制御することで、出力パルスの時間幅の制御が可能となる。[第3の実施の形態]次に、本発明の第3の実施の形態について説明する。第1の実施の形態では、PMOSトランジスタのソースを電源電圧VDDに直接接続したが、PMOSトランジスタのソースと電源電圧VDDとの間に負荷インピーダンスを設けて、新たな出力端子とPMOSトランジスタのソースとを接続した構成を用いると、2つの出力端子が存在するパルス発生回路を構成することができる。本実施の形態は、このような構成について説明するものである。図9は本実施の形態に係るパルス発生回路の構成例を示す回路図である。本実施の形態のパルス発生回路1dは、ゲートが入力端子2に接続され、ソースが出力端子5に接続されたPMOSトランジスタQ1と、ゲートが入力端子2に接続され、ドレインがPMOSトランジスタQ1のドレインに接続され、ソースが出力端子3に接続されたNMOSトランジスタQ2と、一端が出力端子3に接続され、他端が接地電圧VSSに接続された負荷インピーダンスZout1と、一端が電源電圧VDDに接続され、他端が出力端子5に接続された負荷インピーダンスZout2とから構成される。このような構成において、入力端子2に入力される信号が傾きaで接地電圧VSSから電源電圧VDDまで立ち上がるとき、負荷インピーダンスZout2にはPMOSトランジスタQ1のソースから電源電圧VDDの方向に時間幅がVDD/2a以下となるパルス電流が流れ、時間幅がVDD/2a以下となる正のパルス電圧が出力端子5から出力される。また、入力信号が傾きaで接地電圧VSSから電源電圧VDDまで立ち上がるとき、負荷インピーダンスZout1には接地からNMOSトランジスタQ2のソースの方向に時間幅がVDD/2a以上となるパルス電流が流れ、時間幅がVDD/2a以上となる正のパルス電圧が出力端子3から出力される。次に、本実施の形態の構成において、入力端子2に入力される信号が傾き-aで電源電圧VDDから接地電圧VSSまで立ち下がるとき、負荷インピーダンスZout2には電源電圧VDDからPMOSトランジスタQ1のソースの方向に時間幅がVDD/2a以上となるパルス電流が流れ、時間幅がVDD/2a以上となる負のパルス電圧が出力端子5から出力される。また、入力信号が傾き-aで電源電圧VDDから接地電圧VSSまで立ち下がるとき、負荷インピーダンスZout1には接地からNMOSトランジスタQ2のソースの方向に時間幅がVDD/2a以下となるパルス電流が流れ、時間幅がVDD/2a以下となる負のパルス電圧が出力端子3から出力される。このように、本実施の形態では、入力データ信号のレベルが切り替わるタイミングで2つの出力端子から各々1種類ずつの出力パルスを発生することが可能となり、また入力データ信号の傾きを制御することで、出力端子の各々で発生する出力パルスの時間幅の制御が可能となる。[第4の実施の形態]次に、本発明の第4の実施の形態について説明する。第1~第3の実施の形態では、パルス発生回路の入力端子にデータ信号を直接入力したが、図3で説明したように第1~第3の実施の形態のパルス発生回路の入力端子の前段に複数段のCMOSバッファ回路4を接続してもよい。図3のような構成とすることによって、先頭のCMOSバッファ回路4に入力されるデータ信号に立ち上がり時間幅、立ち下がり時間幅のバラつき信号歪成分があったとしても、パルス発生回路に入力される信号は複数段のCMOSバッファ回路4によって立ち上がり、立ち下がりの傾きが整形された信号となるので、パルス発生回路の出力端子からは一定の時間幅のパルスを出力することが可能となる。"