1つ又は複数の記憶装置のそれぞれについて1つ又は複数のコマンド操作を決定するステップ110と、それぞれの前記1つ又は複数のコマンド操作を1つ又は複数のサイクルの1つ又は複数のプリミティブに分解するステップ120と、前記1つ又は複数のプリミティブをメモリコントローラのコマンド変換データ構造に格納するステップ140とを含む、方法。前記1つ又は複数のサイクルが、コマンドサイクル、アドレスサイクル、及びデータサイクルで構成されるグループから選択された1つ又は複数を含む、請求項1に記載の方法。1つ又は複数のコマンド操作の少なくとも一部を指定するためにプリミティブの1つ又は複数のシーケンスを決定するステップ130と、前記コマンド変換データ構造内のプリミティブの前記1つ又は複数のシーケンスをメモリコントローラに格納するステップ140とを更に含む、請求項1に記載の方法。1つ又は複数のコマンド操作の少なくとも一部を指定するためにプリミティブの1つ又は複数のシーケンスを決定するステップ130と、プリミティブの前記1つ又は複数のシーケンスのそれぞれを選択的に実行するためにメモリコントローラ内のシーケンサのファームウェアをプログラムするステップとを更に含む、請求項1に記載の方法。前記コマンド変換データ構造が、1つ又は複数の記憶装置の前記1つ又は複数のコマンド操作の1つ又は複数のセットに対応する1つ又は複数のプロトコルごとに、前記プリミティブのうちの1つ又は複数についての1つ又は複数の持続時間を含む、請求項1に記載の方法。前記コマンド変換データ構造が、1つ又は複数の記憶装置の前記コマンド操作の1つ又は複数のセットに対応する1つ又は複数のプロトコルごとに、1つ又は複数の前記プリミティブの後の1つ又は複数の遅延を含む、請求項1に記載の方法。前記コマンド変換データ構造が、1つ又は複数の記憶装置のコマンド操作の1つ又は複数のセットについての1つ又は複数の信号インターフェース定義を含む、請求項1に記載の方法。前記1つ又は複数の記憶装置が少なくとも2つの異なるフラッシュメモリ装置を含む、請求項1に記載の方法。1つ又は複数の記憶装置について決定された、1つ又は複数のコマンド操作から分解された1つ又は複数のプリミティブを備えるメモリコントローラのコマンド変換データ構造をプログラムするステップ510と、前記メモリコントローラによって処理装置からコマンド操作を受信するステップ520と、前記メモリコントローラによって、前記コマンド変換データ構造を使用して、それぞれのコマンド操作を1つ又は複数の対応するプリミティブのセットに変換するステップ530と、前記メモリコントローラから所与の記憶装置に1つ又は複数の対応するプリミティブの前記セットを出力するステップ540とを含む、方法。前記コマンド変換データ構造が前記メモリコントローラのセットアップ処理でプログラムされる、請求項9に記載の方法。所与のコマンド操作の一部が1つ又は複数のプリミティブの対応するシーケンスに変換される、請求項9に記載の方法。所与のコマンド操作の1つ又は複数の対応するプリミティブへの前記変換が所与のプリミティブの持続時間を含む、請求項9に記載の方法。所与のコマンド操作の1つ又は複数の対応するプリミティブへの前記変換が所与のプリミティブの後の遅延を含む、請求項9に記載の方法。所与のコマンド操作の1つ又は複数の対応するプリミティブへの前記変換が1つ又は複数の信号インターフェース定義を含む、請求項9に記載の方法。前記1つ又は複数のプリミティブが、コマンドサイクル、アドレスサイクル、及びデータサイクルで構成されるグループから選択された1つ又は複数を含む、請求項9に記載の方法。コマンド操作をプリミティブにマッピングするコマンド変換データ構造430であって、前記プリミティブが、1つ又は複数の記憶装置について決定されたコマンド操作から分解されるコマンド変換データ構造430と、処理装置からコマンド操作を受信して、前記コマンド変換データ構造を使用して、それぞれの受信したコマンド操作を1つ又は複数の対応するプリミティブのセットに変換するためのフロントエンド420と、受信したコマンド操作ごとに、所与の記憶装置に1つ又は複数の対応するプリミティブの前記セットを出力するためのバックエンド440とを備える、メモリコントローラ。前記コマンド変換データ構造430が、コマンド操作を、プリミティブ、1つ又は複数のプリミティブの持続時間、及び1つ又は複数のプリミティブの後の遅延にマッピングし、前記フロントエンド420が、前記コマンド変換データ構造を使用して、それぞれの受信したコマンド操作を、1つ又は複数の対応するプリミティブの前記セット、対応する持続時間のうちの1つ又は複数、及び対応する遅延に変換し、前記バックエンド440が、1つ又は複数の対応するプリミティブの前記セット、並びに前記対応する持続時間、及び前記対応する遅延のうちの1つ又は複数を、受信したコマンド操作ごとに出力する、請求項16に記載のメモリコントローラ。前記コマンド変換データ構造430が、1つ又は複数のコマンド操作の少なくとも一部を、プリミティブのシーケンス、前記プリミティブのうちの1つ又は複数の持続時間、及び1つ又は複数の前記プリミティブの後の遅延にマッピングし、前記フロントエンド420が、所与の受信したコマンド操作の少なくとも一部を、プリミティブの所与のシーケンス、前記プリミティブのうちの1つ又は複数の前記持続時間、及び前記所与のシーケンス内の1つ又は複数の前記プリミティブの後の前記遅延に変換し、前記バックエンド440が、プリミティブの前記所与のシーケンス、及び前記プリミティブのうちの1つ又は複数の前記持続時間、並びに前記所与の受信されたコマンド操作についての前記所与のシーケンス内の1つ又は複数の前記プリミティブの後の前記遅延を出力する、請求項16に記載のメモリコントローラ。前記1つ又は複数の記憶装置が少なくとも2つの異なるフラッシュメモリ装置を含む、請求項16に記載のメモリコントローラ。前記プリミティブが、コマンドサイクル、アドレスサイクル、及びデータサイクルで構成されるグループから選択された1つ又は複数を含む、請求項16に記載のメモリコントローラ。