固定磁化層、絶縁層、自由磁化層が積層され、固定磁化層の磁化方向と自由磁化層の磁化方向とが平行である平行状態と、固定磁化層の磁化方向と自由磁化層の磁化方向とが反平行である反平行状態とを取り得る磁気抵抗素子を、各々が含む複数のメモリセルと、固定磁化層、絶縁層、自由磁化層が積層され、自由磁化層の磁化方向は固定磁化層の磁化方向と反平行であり、前記メモリセルの磁気抵抗素子が平行状態のときの抵抗値と反平行状態のときの抵抗値との間の抵抗値を有する基準素子を含む基準セルとを有する磁気メモリデバイスの駆動方法であって、前記基準素子に、該基準素子の前記固定磁化層から前記自由磁化層に向かう読出電流を流し、前記磁気抵抗素子の抵抗値と、前記基準素子の抵抗値との大小関係に依存する物理量を検出することにより、情報の読出しを行う磁気メモリデバイスの駆動方法。さらに、書込時には、前記磁気抵抗素子の前記自由磁化層の磁化方向を、スピントランスファー効果により制御する請求項1に記載の磁気メモリデバイスの駆動方法。基板の上に形成された複数のメモリセルであって、前記メモリセルの各々が磁気抵抗素子を含み、前記磁気抵抗素子の各々は、固定磁化層、絶縁層、及び自由磁化層を含み、固定磁化層の磁化方向と自由磁化層の磁化方向とが平行である平行状態と、固定磁化層の磁化方向と自由磁化層の磁化方向とが反平行である反平行状態とを取り得る前記複数のメモリセルと、前記基板の上に形成された基準セルであって、前記基準セルは、固定磁化層、絶縁層、自由磁化層が積層された基準素子を含み、該基準素子の自由磁化層の磁化方向は固定磁化層の磁化方向と反平行であり、前記基準素子の抵抗値は、前記磁気抵抗素子が平行状態のときの抵抗値より高く、反平行状態のときの抵抗値より低い前記基準セルと、前記基板の上に形成された駆動回路であって、前記メモリセルのうち選択されたメモリセルの前記磁気抵抗素子に、該磁気抵抗素子の自由磁化層から固定磁化層に向かう読出電流を流し、前記基準素子に、該基準素子の固定磁化層から自由磁化層に向かう読出電流を流し、前記磁気抵抗素子の抵抗と前記基準素子の抵抗との大小関係に依存する物理量を発生する前記駆動回路とを有する磁気メモリデバイス。前記駆動回路は、前記基板の上に形成された複数のワード線、複数のメモリセルビット線、メモリセルソース線、基準セルビット線、基準セルソース線、及び電源線を含み、前記ワード線の各々は第1の方向に延在し、前記メモリセルビット線、及び前記基準セルビット線は、前記第1の方向と交差する方向に延在し、前記メモリセルは、前記ワード線と前記メモリセルビット線との交差箇所に対応して配置され、前記磁気抵抗素子と直列に接続されたメモリセルトランジスタを含み、前記基準セルは、前記ワード線と前記基準セルビット線との交差箇所に対応して配置され、前記基準素子と直列に接続された基準セルトランジスタを含み、前記メモリセルトランジスタのゲート、及び前記基準セルトランジスタのゲートが、対応する前記ワード線に接続され、前記磁気抵抗素子の一方の端子が、対応するメモリセルビット線に接続され、他方の端子が、前記メモリセルトランジスタを介して、対応する前記メモリセルソース線に接続され、前記基準素子の一方の端子が、前記基準セルビット線に接続され、他方の端子が、前記基準セルトランジスタを介して、前記基準セルソース線に接続され、前記磁気抵抗素子及び前記基準素子は、固定磁化層、絶縁層、及び自由磁化層の積層順の点で同一の構成を有し、前記磁気抵抗素子の固定磁化層及び自由磁化層のうち下側の磁化層が前記メモリセルトランジスタに接続され、前記基準素子の固定磁化層及び自由磁化層のうち下側の磁化層が前記基準セルトランジスタに接続されている請求項3に記載の磁気メモリデバイス。前記駆動回路は、前記基板の上に形成された複数のワード線、複数のメモリセルビット線、メモリセルソース線、基準セルビット線、基準セルソース線、及び電源線を含み、前記ワード線の各々は第1の方向に延在し、前記メモリセルビット線、及び前記基準セルビット線は、前記第1の方向と交差する方向に延在し、前記メモリセルは、前記ワード線と前記メモリセルビット線との交差箇所に対応して配置され、前記磁気抵抗素子と直列に接続されたメモリセルトランジスタを含み、前記基準セルは、前記ワード線と前記基準セルビット線との交差箇所に対応して配置され、前記基準素子と直列に接続された基準セルトランジスタを含み、前記メモリセルトランジスタのゲート、及び前記基準セルトランジスタのゲートが、対応する前記ワード線に接続され、前記磁気抵抗素子の一方の端子は、対応する前記メモリセルビット線に接続され、他方の端子は、前記メモリセルトランジスタを介して前記メモリセルソース線に接続され、前記基準素子の一方の端子は、前記基準セルビット線に接続され、他方の端子は、前記基準セルトランジスタを介して前記基準セルソース線に接続され、前記磁気抵抗素子及び前記基準素子は、固定磁化層、絶縁層、及び自由磁化層の積層順の点で同一の構成を有し、前記磁気抵抗素子の下側の磁化層が前記メモリセルトランジスタに接続され、前記基準素子の上側の磁化層が前記基準セルトランジスタに接続されている請求項3に記載の磁気メモリデバイス。基準素子としてMOSトランジスタを用いる場合には、MOSトランジスタの抵抗値を所定の値に設定するために、ゲート電圧制御回路が必要である。メモリセルのTMR素子に流す読出電流は、通常、TMR素子が平行状態になる向き以下、平行化方向という。、すなわち自由磁化層から固定磁化層に流れる向きに流される。この向きに読出電流を流すことにより、反平行状態になる向き以下、反平行化方向という。に読出電流を流す場合に比べて、ディスターブ耐性を高くすることができる。基準素子にも、メモリセルのTMR素子と同一方向の読出電流が流れる。基準素子に、反平行状態のTMR素子を用いた場合、反平行状態のTMR素子にも平行化方向の読出電流が流れることになる。基準素子に流す平行化方向の読出電流は、反平行状態から平行状態に遷移する電流閾値よりも小さくなるように設定される。このため、通常の読出しでは、基準素子が反平行状態から平行状態に遷移してしまうことはない。ところが、基準素子へのアクセス頻度は、メモリセルへのアクセス頻度よりも大幅に高い。アクセス頻度が高いために、基準素子の状態が、反平行状態から平行状態に遷移してしまうことディスターバンスの発生が懸念される。以下の実施例では、基準素子におけるディスターバンスの発生を防止することができる磁気メモリデバイスが示される。本発明の一観点によると、固定磁化層、絶縁層、自由磁化層が積層され、固定磁化層の磁化方向と自由磁化層の磁化方向とが平行である平行状態と、固定磁化層の磁化方向と自由磁化層の磁化方向とが反平行である反平行状態とを取り得る磁気抵抗素子を、各々が含む複数のメモリセルと、固定磁化層、絶縁層、自由磁化層が積層され、自由磁化層の磁化方向は固定磁化層の磁化方向と反平行であり、前記メモリセルの磁気抵抗素子が平行状態のときの抵抗値と反平行状態のときの抵抗値との間の抵抗値を有する基準素子を含む基準セルとを有する磁気メモリデバイスの駆動方法であって、前記基準素子に、該基準素子の前記固定磁化層から前記自由磁化層に向かう読出電流を流し、前記磁気抵抗素子の抵抗値と、前記基準素子の抵抗値との大小関係に依存する物理量を検出することにより、情報の読出しを行う磁気メモリデバイスの駆動方法が提供される。本発明の他の観点によると、基板の上に形成された複数のメモリセルであって、前記メモリセルの各々が磁気抵抗素子を含み、前記磁気抵抗素子の各々は、固定磁化層、絶縁層、及び自由磁化層を含み、固定磁化層の磁化方向と自由磁化層の磁化方向とが平行である平行状態と、固定磁化層の磁化方向と自由磁化層の磁化方向とが反平行である反平行状態とを取り得る前記複数のメモリセルと、前記基板の上に形成された基準セルであって、前記基準セルは、固定磁化層、絶縁層、自由磁化層が積層された基準素子を含み、該基準素子の自由磁化層の磁化方向は固定磁化層の磁化方向と反平行であり、前記基準素子の抵抗値は、前記磁気抵抗素子が平行状態のときの抵抗値より高く、反平行状態のときの抵抗値より低い前記基準セルと、前記基板の上に形成された駆動回路であって、前記メモリセルのうち選択されたメモリセルの前記磁気抵抗素子に、該磁気抵抗素子の自由磁化層から固定磁化層に向かう読出電流を流し、前記基準素子に、該基準素子の固定磁化層から自由磁化層に向かう読出電流を流し、前記磁気抵抗素子の抵抗と前記基準素子の抵抗との大小関係に依存する物理量を発生する前記駆動回路とを有する磁気メモリデバイスが提供される。反平行状態に設定された基準素子に流す読出電流の向きを、固定磁化層から自由磁化層に向かう方向としているため、読み出し時に、基準素子が反平行状態から平行状態に遷移することはない。これにより、基準素子におけるディスターバンスの発生を防止することができる。[実施例1]図1Aに、実施例1による磁気メモリデバイスの等価回路の概略図を示す。磁気メモリデバイスは、複数のメモリセル及び複数の基準セルを含むが、図1Aでは、1つのメモリセル18及び1つの基準セル28について示されている。メモリセル18は、相互に直列接続されたTMR素子10とメモリセルトランジスタ15とを含む。TMR素子10は、トンネル絶縁膜12を、固定磁化層11と自由磁化層13とで挟んだ積層構造を有する。基準セル28は、相互に直列接続された基準素子20と基準セルトランジスタ25とを含む。基準素子20は、トンネル絶縁膜22を、固定磁化層21と自由磁化層23とで挟んだ積層構造を有する。メモリセル18の固定磁化層11がメモリセルトランジスタ15に接続され、基準セル28の固定磁化層21が基準セルトランジスタ25に接続されている。メモリセルトランジスタ15に接続される固定磁化層11が基板側下側に配置され、他方の磁化層である自由磁化層13が、固定磁化層11よりも上方に配置される。同様に、基準セル28においても、固定磁化層21が基板側下側に配置され、自由磁化層23が、固定磁化層21よりも上方に配置される。固定磁化層11、21の磁化方向は、外部磁場やスピントランスファー効果の影響を受けず、固定されている。メモリセル18の自由磁化層13の磁化方向は、書込電流を流したときのスピントランスファー効果によって、固定磁化層11の磁化方向に対して、平行または反平行になる。固定磁化層11の磁化方向と自由磁化層13の磁化方向とが平行になっている状態を平行状態といい、反平行になっている状態を反平行状態という。TMR素子10の抵抗は、平行状態のときに相対的に低く、反平行状態のときに相対的に高い。このため、平行状態及び反平行状態を、それぞれ低抵抗状態及び高抵抗状態ともいう。基準素子20の自由磁化層23の磁化方向は、固定磁化層21の磁化方向に対して反平行になるように設定されている。基準素子20の面積は、TMR素子10の面積よりも大きい。基準素子20の抵抗値は、TMR素子10の高抵抗状態のときの抵抗値より低く、低抵抗状態のときの抵抗値より高い。駆動回路30が、メモリセル18及び基準セル28に読出電流Ireadを流す。メモリセル18に流す読出電流Ireadの向きは、自由磁化層13から固定磁化層11に向かう方向である。電子は、固定磁化層11から自由磁化層13に移動する。基準セル28に流す読出電流Ireadの向きは、固定磁化層21から自由磁化層23に向かう方向である。電子は、自由磁化層23から固定磁化層21に移動する。TMR素子において、自由磁化層から固定磁化層に書込電流を流すと、自由磁化層の磁化方向が固定磁化層の磁化方向と平行になる。逆に、固定磁化層から自由磁化層に書込電流を流すと、自由磁化層の磁化方向が固定磁化層の磁化方向と反平行になる。このため、自由磁化層から固定磁化層に流れる方向を平行化方向といい、固定磁化層から自由磁化層に流れる方向を反平行化方向ということとする。駆動回路30は、のTMR素子10の抵抗値と、の基準素子20の抵抗値との差大小関係に依存する物理量、例えば電圧に基づいて、メモリセル18のTMR素子10が平行状態か反平行状態かを判定する。メモリセル18への書込時には、平行化方向、または反平行化方向の書込電流を流すことによるスピントランスファー効果を利用して、自由磁化層13の磁化方向を制御する。図1Bに、TMR素子10及び基準素子20の電流と抵抗値との関係を示す。横軸は、電流の大きさを表す。横軸の右方向が平行化方向を表し、左方向が反平行化方向を表す。縦軸は、抵抗値を表す。図1Bの実線及び破線が、それぞれTMR素子10の抵抗及び基準素子20の抵抗を示す。反平行状態のTMR素子10に、平行化方向の電流を流すと、抵抗値がRapから徐々に低下する。電流が反転閾値I1まで増加すると、自由磁化層13の磁化方向が反転して平行状態になる。このため、抵抗値が平行状態の値Rpまで低下する。電流を0にすると、TMR素子10の抵抗は、ほぼ低抵抗Rpのままである。平行状態のTMR素子10に、反平行化方向の電流を流し、反転閾値I3まで増加すると、自由磁化層13の磁化方向が反転して反平行状態になる。このため、抵抗値が反平行状態の値まで増加する。この状態で電流を0にすると、TMR素子10の抵抗は高抵抗Rapまで戻る。基準素子20の反平行状態のときの抵抗値Rrは、メモリセル18のTMR素子10の反平行状態のときの抵抗値より低い。また、基準素子20の面積が、メモリセル18のTMR素子10の面積より大きいため、基準素子20の、反平行状態から平行状態に遷移する反転閾値I2は、メモリセル18の反転閾値I1より大きい。同様に、基準素子20の、平行状態から反平行状態に遷移する反転閾値I4は、メモリセル18の反転閾値I3より大きい。TMR素子10が反平行状態のときの読出し時の動作点をA、平行状態のときの動作点をBとする。平行状態のときの動作点Bの電流は、反平行状態のときの動作点Aの電流よりも大きい。動作点Aの電流と、平行状態に遷移する反転閾値I1との差Mpが、ディスターバンスに対するマージンとなる。比較のために、読出電流の方向を反平行化方向とする場合について説明する。平行状態のときの動作点Dの反平行化電流は、反平行状態のときの動作点Cの反平行化電流よりも大きい。動作点Dの電流と、反平行状態に遷移する反転閾値I3との差Mapが、ディスターバンスに対するマージンとなる。読出電流を平行化方向にしたときのディスターバンスに対するマージンMpが、読出電流を反平行化方向にしたときのディスターバンスに対するマージンMapより大きい。このため、読出電流の方向を平行化方向にすることが好ましい。基準素子20は反平行状態に設定されているため、基準素子20の読出し時の動作点Eは、反平行化方向の高抵抗状態の線上に位置する。反平行状態の基準素子20に、反平行化方向の読出電流を流すため、読出し時に基準素子20が平行状態に遷移することはない。比較のために、メモリセル18の読出し時と同様に、基準素子20に平行化方向の読出電流を流す場合について考察する。読出電流の大きさは、基準素子20が反平行状態から平行状態に遷移する反転閾値I2よりも小さくなるように設定される。このため、通常は、基準素子20が平行状態に遷移してしまうことはない。ところが、基準セル28に対するアクセス頻度は、メモリセル18の各々に対するアクセス頻度よりはるかに高いため、基準素子20にディスターバンスが生じることが懸念される。基準素子20の読出電流の方向を反平行化方向とすることにより、ディスターバンスの発生を防止することができる。図2に、実施例1による磁気メモリデバイスの等価回路図を示す。図2の横方向に複数のワード線WLが延在する。複数のメモリセルビット線BLm、及び1本の基準セルビット線BLrが、ワード線WLと交差する方向図2において縦方向に延在する。メモリセルビット線BLmに対応して、メモリセルソース線SLmが配置されている。基準セルビット線BLrに対応して、基準セルソース線SLrが配置されている。ワード線WLとメモリセルビット線BLmとの交差箇所に対応して、メモリセル18が配置されている。メモリセル18の各々は、相互に直列接続されたTMR素子10とメモリセルトランジスタ15とを含む。ワード線WLと基準セルビット線BLrとの交差箇所に対応して、基準セル28が配置されている。基準セル28は、相互に直列接続された基準素子20と基準セルトランジスタ25とを含む。メモリセルトランジスタ15及び基準セルトランジスタ25には、例えばNMOSトランジスタが用いられる。メモリセルトランジスタ15のゲート、及び基準セルトランジスタ25のゲートが、対応するワード線WLに接続されている。TMR素子10とメモリセルトランジスタ15との直列回路が、対応するメモリセルビット線BLmと、対応するメモリセルソース線SLmとを接続している。具体的には、TMR素子10の自由磁化層13図1A側の端子が、対応するメモリセルビット線BLmに接続され、固定磁化層11側の端子が、メモリセルトランジスタ15を介して、対応するメモリセルソース線SLmに接続されている。基準素子20と基準セルトランジスタ25との直列回路が、対応する基準セルビット線BLrと、基準セルソース線SLrとを接続している。具体的には、基準セル20の自由磁化層23図1Aが、基準セルビット線BLrに接続され、固定磁化層21が、基準セルトランジスタ25を介して基準セルソース線SLrに接続されている。TMR素子10及び基準素子20の回路記号に付された矢印は、自由磁化層から固定磁化層を向く。すなわち、矢印の指す方向に流れる電流が、平行化方向の電流である。メモリセルトランジスタ15の電流端子ソース及びドレインのうち、メモリセルソース線SLmに接続された端子をソースといい、TMR素子10に接続された端子をドレインということとする。同様に、基準セルトランジスタ25の電流端子のうち、基準セルソース線SLrに接続された端子をソースといい、基準素子20に接続された端子をドレインということとする。複数のメモリセルビット線BLmが、それぞれカラムセレクトトランジスタ40を介して、1つのクランプトランジスタ42のソースに接続されている。カラムセレクトトランジスタ40及びクランプトランジスタ42には、NMOSトランジスタが用いられる。クランプトランジスタ42のドレインが、定電流回路43を介して電源線60に接続されている。電源線60には、電源電圧VDDが印加されている。定電流回路43は、ゲートに接地電圧が印加されたPMOSトランジスタで構成される。基準セルソース線SLrが、基準セルセレクトトランジスタ50を介して、クランプトランジスタ52のソースに接続されている。クランプトランジスタ52のドレインが、定電流回路53を介して電源線60に接続されている。基準セルセレクトトランジスタ50及びクランプトランジスタ52には、NMOSトランジスタが用いられる。定電流回路53は、ゲートに接地電圧が印加されたPMOSトランジスタで構成される。定電流回路43とクランプトランジスタ42との相互接続点の電圧が、センスアンプ61の一方の入力端子に入力され、定電流回路53とクランプトランジスタ52との相互接続点の電圧が、センスアンプ61の他方の入力端子に入力される。センスアンプ61は、一対の入力端子に印加される電圧を比較し、比較結果に応じた電気信号を出力する。メモリセルソース線制御回路45が、メモリセルソース線SLmに印加される電圧を制御する。基準セルビット線制御回路55が、基準セルビット線BLrに印加される電圧を制御する。複数のカラムセレクトトランジスタ40のうち1つをオンにし、他をオフにすることにより、1本のメモリセルビット線BLmが選択される。次に、実施例1による磁気メモリデバイスの読出し方法について説明する。図2において、右端のメモリセルビット線BLm及び2行目のワード線WLに接続されたメモリセル18が読み出し対象セルとして選択される場合について説明する。メモリセルソース線制御回路45により、メモリセルソース線SLmに接地電圧を印加し、基準セルビット線制御回路55により、基準セルビット線BLrに接地電圧を印加する。クランプトランジスタ42、52をオンにする。さらに、右端のメモリセルビット線BLmに接続されたカラムセレクトトランジスタ40をオンにすし、基準セルセレクトトランジスタ50をオンにする。2行目のワード線WLに接続されたメモリセルトランジスタ15及び基準セルトランジスタ25をオンにする。これにより、選択されたメモリセル18のTMR素子10に、平行化方向の読出電流が流れる。同時に、2行目のワード線WLに接続された基準セル28の基準素子20に、反平行化方向の読出電流が流れる。センスアンプ61の一対の入力端子に、選択されたメモリセル18のTMR素子10の抵抗値、及び選択された基準セル28の基準素子20の抵抗値に応じた電圧が入力される。センスアンプ61は、入力された電圧の大小関係を比較し、選択されたメモリセル18のTMR素子10の状態に対応する電気信号を出力する。メモリセル18においては、メモリセルビット線BLmがカラムセレクトトランジスタ40を介して電源線60に接続され、基準セル28においては、基準セルソース線SLrが、基準セルセレクトトランジスタ50を介して電源線60に接続されている。このため、メモリセル18には、平行化方向の読出電流を流し、基準セル28には、反平行化方向の読出電流を流すことができる。図3A~図3Hを参照して、実施例1による磁気メモリデバイスの製造方法について説明する。基準セル28は、メモリセル18と同一の工程で形成されるため、図3A~図3Hでは、メモリセル18の部分の製造方法についてのみ説明する。図3Aに示すように、シリコン等の半導体基板70の表層部に、素子分離絶縁膜71を形成する。素子分離絶縁膜71の形成には、例えばシャロートレンチアイソレーションSTI法を適用することができる。素子分離絶縁膜71で画定された活性領域に、メモリセルトランジスタ15を形成する。例えば、1つの活性領域に2つのメモリセルトランジスタ15が配置される。この2つのメモリセルトランジスタ15のソースは、1つの不純物拡散領域で形成される。メモリセルトランジスタ15のゲート電極は、図3Aの紙面に垂直な方向に延在し、ワード線WLを構成する。基準セルトランジスタ25図2も、メモリセルトランジスタ15の形成と同時に形成される。図3Bに示すように、半導体基板70の上に、例えば酸化シリコンからなる層間絶縁膜75を堆積させる。層間絶縁膜75の堆積には、化学気相成長CVDが適用される。層間絶縁膜75を堆積させた後、化学機械研磨CMPにより、その表面を平坦化する。層間絶縁膜75にビアホールを形成し、このビアホール内にコンタクトプラグ76を形成する。コンタクトプラグ76は、ビアホールの側面及び底面を覆うTiNからなるバリアメタル膜と、ビアホール内を埋め尽くすタングステン膜とを含む。層間絶縁膜75の上に、メモリセルソース線SLm及び孤立配線77を形成する。メモリセルソース線SLm及び孤立配線77には、例えばアルミニウムAlまたはAlCu合金が用いられる。基準セルソース線SLr図2も、メモリセルソース線SLmと同時に形成される。メモリセルソース線SLmは、コンタクトプラグ76を介してメモリセルトランジスタ15のソースに接続される。孤立配線77は、コンタクトプラグ76を介してメモリセルトランジスタ15のドレインに接続される。図3Cに示すように、層間絶縁膜75、メモリセルソース線SLm、及び孤立配線77の上に、2層目の層間絶縁膜80を形成する。層間絶縁膜80には、例えば酸化シリコンが用いられ、層間絶縁膜80の成膜には、例えばCVDが適用される。層間絶縁膜80にビアホールを形成し、このビアホール内にコンタクトプラグ82を形成する。コンタクトプラグ82は、ビアホールの側面及び底面を覆うTiNからなるバリアメタル膜と、ビアホール内を埋め尽くすタングステン膜とを含む。図3Dに示すように、層間絶縁膜80の上に、トンネル磁気抵抗TMR積層膜85を形成する。図3Eに、TMR積層膜85の断面図を示す。TMR積層膜85は、例えば基板側から順番に積層された下部電極層90、反強磁性層91、固定磁化層92、トンネル絶縁層93、自由磁化層94、第1上部電極層95、及び第2上部電極層96を含む。下部電極層90、反強磁性層91、固定磁化層92、トンネル絶縁層93、自由磁化層94、第1上部電極層95、及び第2上部電極層96には、例えば、それぞれ厚さ15nmのTa膜、厚さ15nmのPtMn膜、厚さ3nmのCoFeB膜、厚さ1nmのMgO膜、厚さ2nmのCoFeB膜、厚さ10nmのRu膜、及び厚さ40nmのTa膜が用いられる。これらの膜の形成には、例えばスパッタリングが適用される。TMR積層膜85を成膜した後、磁場中で熱処理を行い、TMR積層膜85内の磁性膜の磁化方向を揃える。図3Fに示すように、TMR積層膜85図3Dをパターニングすることにより、コンタクトプラグ82の直上にTMR素子10を形成する。基準素子20図2も、TMR素子10と同時に形成される。すなわち、TMR素子10と基準素子20とは、同一の積層構造を有し、平面視における面積が異なる。TMR素子10の下部電極は、コンタクトプラグ82、孤立配線77、及びコンタクトプラグ76を介してメモリセルトランジスタ15のドレインに接続される。図3Gに示すように、層間絶縁膜80の上面、及びTMR素子10の表面を、保護膜86で覆う。保護膜86には、例えば窒化シリコンで形成され、成膜方法として、例えばCVD、スパッタリング等が適用される。保護膜86の上に、3層目の層間絶縁膜87を形成する。層間絶縁膜87は、例えば酸化シリコンで形成され、成膜方法として、例えばCVDが適用される。層間絶縁膜87及び保護膜86の2層に、ビアホールを形成する。ビアホールの底面には、TMR素子10の上面が露出する。このビアホール内に、コンタクトプラグ88を形成する。コンタクトプラグ88は、ビアホールの側面及び底面を覆うTiNからなるバリアメタル膜と、ビアホール内を埋め尽くすタングステン膜とを含む。図3Hに示すように、層間絶縁膜87の上に、メモリセルビット線BLmを形成する。メモリセルビット線BLmには、例えばAl、AlCu合金が用いられる。基準セルビット線BLrも、メモリセルビット線BLmと同時に形成される。メモリセルビット線BLmは、コンタクトプラグ88を介してTMR素子10の上部電極に接続される。層間絶縁膜87及びメモリセルビット線BLmの上に、4層目の層間絶縁膜89を形成する。半導体基板70には、図2に示したカラムセレクトトランジスタ40、基準セルセレクトトランジスタ50、クランプトランジスタ42、52、及び定電流回路43、53のPMOSトランジスタ等が形成されている。[実施例2]図4に、実施例2による磁気メモリデバイスの等価回路の概略図を示す。磁気メモリデバイスは、複数のメモリセル及び複数の基準セルを含むが、図4では、1つのメモリセル18及び1つの基準セル28について示されている。以下、図1Aに示した実施例1との相違点に着目して説明し、同一の構成については説明を省略する。実施例1では、固定磁化層11がメモリセルトランジスタ15に接続され、固定磁化層21が基準セルトランジスタ25に接続されていた。実施例2においては、自由磁化層13がメモリセルトランジスタ15に接続され、自由磁化層23が基準セルトランジスタ25に接続されている。メモリセルトランジスタ15に接続される自由磁化層13が基板側下側に配置され、他方の磁化層である固定磁化層11が、自由磁化層13よりも上方に配置される。同様に、基準セル28においても、自由磁化層23が基板側下側に配置され、固定磁化層21が、自由磁化層23よりも上方に配置される。読出電流Ireadは、実施例1の場合と同様に、メモリセル18においては自由磁化層13から固定磁化層11に向かって平行化方向に流れ、基準セル28においては、固定磁化層21から自由磁化層23に向かって反平行化方向に流れる。図5に、実施例2による磁気メモリデバイスの等価回路図を示す。以下、図2に示した実施例1との相違点に着目して説明し、同一の構成については説明を省略する。実施例1では、図2に示したように、メモリセルビット線BLmが、カラムセレクトトランジスタ40等を介して電源線60に接続されていたが、実施例2では、メモリセルソース線SLmが、カラムセレクトトランジスタ40等を介して電源線60に接続されている。メモリセルビット線BLmは、メモリセルビット線制御回路45aに接続されている。読出し時には、メモリセルビット線BLmに接地電圧が印加される。このため、選択されたメモリセル18のTMR素子10に、平行化方向の読出電流が流れる。実施例1では、基準セルソース線SLrが、基準セルセレクトトランジスタ50等を介して電源線60に接続されていたが、実施例2では、基準セルビット線BLrが、基準セルセレクトトランジスタ50等を介して電源線60に接続されている。基準セルソース線SLrは、基準セルソース線制御回路55aに接続されている。読出し時には、基準セルソース線SLrに接地電圧が印加される。このため、選択された基準セル28の基準素子20に、反平行化方向の読出電流が流れる。実施例2においても、基準素子20に流れる読出電流が反平行化方向に設定されている。このため、基準素子20において、読出し時におけるディスターバンスの発生を防止することができる。[実施例3]図6に、実施例3による磁気メモリデバイスの等価回路の概略図を示す。磁気メモリデバイスは、複数のメモリセル及び複数の基準セルを含むが、図4では、1つのメモリセル18及び1つの基準セル28について示されている。以下、図1Aに示した実施例1との相違点に着目して説明し、同一の構成については説明を省略する。実施例1では、基準セル28において、固定磁化層21が基準セルトランジスタ25に接続されていた。実施例3においては、自由磁化層23が基準セルトランジスタ25に接続されている。ただし、固定磁化層21、トンネル絶縁層22、及び自由磁化層23の積層順は、実施例1の場合と同一であり、固定磁化層21が基板側に配置され、自由磁化層23が固定磁化層21より上方に配置されている。読出電流Ireadは、実施例1の場合と同様に、メモリセル18においては自由磁化層13から固定磁化層11に向かって平行化方向に流れ、基準セル28においては、固定磁化層21から自由磁化層23に向かって反平行化方向に流れる。図7に、実施例3による磁気メモリデバイスの等価回路図を示す。以下、図2に示した実施例1との相違点に着目して説明し、同一の構成については説明を省略する。実施例1では、基準セルソース線SLrが基準セルセレクトトランジスタ50等を介して電源線に60に接続され、基準セルビット線BLrが、基準セルビット線制御回路55に接続されていた。実施例3においては、基準セルビット線BLrが、基準セルセレクトトランジスタ50等を介して電源線に60に接続され、基準セルソース線SLrが、基準セルソース線制御回路55aに接続されている。基準セル28の読出電流は、メモリセル18の読出電流と同様に、基準セルビット線BLrから、選択された基準セル28を経由して、基準セルソース線SLrに流れる。実施例3では、基準セル28の固定磁化層21が基準セルビット線BLrに接続され、自由磁化層23が、基準セルトランジスタ25を介して基準セルソース線SLrに接続されているため、基準素子20に流れる読出電流の方向は、実施例1と同様に反平行化方向である。図8A及び図8Bに、実施例3による磁気メモリデバイスの断面図を示す。図8Aは、メモリセル18の断面図であり、実施例1の図3Hに示した断面図と同一である。図8Bは、基準セル28の断面図である。メモリセル18のTMR素子10、及び基準セル28の基準素子20は、共に、図3Eに示した実施例1によるTMR積層膜85と同一の積層構造を有する。すなわち、基板側に固定磁化層11、21が配置され、その上方に自由磁化層13、23が配置されている。基準セルソース線SLr及び基準セルビット線BLrは、それぞれメモリセルソース線SLm及びメモリセルビット線BLmと同一の配線層に配置されている。すなわち、基準セルソース線SLrは、1層目の層間絶縁膜75と2層目の層間絶縁膜80との間に配置され、基準セルビット線BLrは、3層目の層間絶縁膜87と4層目の層間絶縁膜89との間に配置されている。基準素子20の上側の磁化層、すなわち自由磁化層23図6が、基準素子20よりも上に配置された配線100、及び層間絶縁膜87、保護膜86、層間絶縁膜80、75内に形成されたコンタクトプラグを介して、基準セルトランジスタ25のドレインに接続されている。基準セルトランジスタ25のソースは、層間絶縁膜75内に形成されたコンタクトプラグ76を介して、基準セルソース線SLrに接続されている。基準素子20の下側の磁化層、すなわち固定磁化層21図6は、基準素子20より下に配置された配線101、及び層間絶縁膜80、保護膜86、層間絶縁膜87内に形成されたコンタクトプラグを介して、基準セルビット線BLrに接続されている。実施例3においても、基準素子20に反平行化方向の読出電流を流すため、実施例1と同様に、読出し時におけるディスターバンスの発生を防止することができる。以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。