高電圧電源端子と出力端子との間に直列に接続された第1のPMOSトランジスタおよび第2のPMOSトランジスタと、接地電位端子と前記出力端子との間に直列に接続された第1のNMOSトランジスタおよび第2のNMOSトランジスタとを有する出力部と、低電圧レベルの入力信号が入力され、前記第1のPMOSトランジスタおよび前記第1のNMOSトランジスタへ、前記高電圧よりも小さい振幅のゲート電圧を出力するプリバッファ部とを備え、前記第2のPMOSトランジスタおよび前記第2のNMOSトランジスタのゲート端子へ前記高電圧よりも低い定電圧が印加され、前記第2のPMOSトランジスタの基板へ前記高電圧よりも低い第1の基板バイアス電圧が印加され、前記第2のNMOSトランジスタの基板へ接地電位よりも高い第2の基板バイアス電圧が印加されることを特徴とする出力回路。前記出力部が、前記高電圧電源端子と前記第1のPMOSトランジスタとの間に、ゲート端子がドレイン端子に接続された第3のPMOSトランジスタを有することを特徴とする請求項1に記載の出力回路。前記出力部が、前記第1のPMOSトランジスタと前記第2のPMOSトランジスタの接続点の電位が想定電位よりも低下しようとしたときに、その低下を防止する第1のクランプ回路と、前記第1のNMOSトランジスタと前記第2のNMOSトランジスタの接続点の電位が想定電位よりも上昇しようとしたときに、その上昇を防止する第2のクランプ回路とを有することを特徴とする請求項1または2に記載の出力回路。前記プリバッファ部が、前記高電圧電源端子に接続されたプルアップ用PMOSトランジスタと、前記低電圧レベルの入力信号により導通が制御されるプルダウン用のNMOSトランジスタと、前記プルアップ用PMOSトランジスタと前記プルダウン用のNMOSトランジスタとの間に順方向に接続されたダイオードと、前記低電圧レベルの入力信号を反転させる低電圧で動作するインバータとを有し、前記プルアップ用PMOSトランジスタの出力が、前記第1のPMOSトランジスタのゲート端子へ入力され、前記インバータの出力が、前記第1のNMOSトランジスタのゲート端子へ入力されることを特徴とする請求項1乃至3のいずれか1項に記載の出力回路。前記プリバッファ部が、前記高電圧電源端子と前記プルアップ用PMOSトランジスタとの間に、ゲート端子がドレイン端子に接続されたPMOSトランジスタを有することを特徴とする請求項4に記載の出力回路。前記第1の基板バイアス電圧および前記第2の基板バイアス電圧を生成する基板バイアス電圧生成回路を備えることを特徴とする請求項1乃至5のいずれか1項に記載の出力回路。本発明が解決しようとする課題は、高電圧信号を出力する回路を低耐圧トランジスタで構成しても、信頼性を向上させることのできる出力回路を提供することにある。実施形態の出力回路は、出力部が、高電圧電源端子と出力端子との間に直列に接続された第1のPMOSトランジスタおよび第2のPMOSトランジスタと、接地電位端子と前記出力端子との間に直列に接続された第1のNMOSトランジスタおよび第2のNMOSトランジスタとを有し、低電圧レベルの入力信号が入力されるプリバッファ部が、前記第1のPMOSトランジスタおよび前記第1のNMOSトランジスタへ、前記高電圧よりも小さい振幅のゲート電圧を出力する。前記第2のPMOSトランジスタおよび前記第2のNMOSトランジスタのゲート端子へ前記高電圧よりも低い定電圧が印加され、前記第2のPMOSトランジスタの基板へ前記高電圧よりも低い第1の基板バイアス電圧が印加され、前記第2のNMOSトランジスタの基板へ接地電位よりも高い第2の基板バイアス電圧が印加される。以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。第1の実施形態図1は、第1の実施形態の出力回路の構成の例を示す回路図である。本実施形態の出力回路は、高電圧電源端子VCCHと出力端子Zとの間に直列に接続されたPMOSトランジスタP11第1のPMOSトランジスタおよびPMOSトランジスタP12第2のPMOSトランジスタと、接地電位端子GNDと出力端子Zとの間に直列に接続されたNMOSトランジスタN11第1のNMOSトランジスタおよびNMOSトランジスタN12第2のNMOSトランジスタと、を有する出力部1と、低電圧VCCLレベルの入力信号が入力され、PMOSトランジスタP11およびNMOSトランジスタN11へ、高電圧VCCHよりも小さい振幅のゲート電圧PGおよびNGを出力するプリバッファ部2と、を備える。ここで、外部出力用の高電圧VCCHは、例えば3Vであり、内部回路用の低電圧VCCLは、例えば1Vである。このとき、内部回路に耐圧が2VのMOSトランジスタが用いられるとすると、本実施形態の出力回路は、内部回路と同じ耐圧2VのMOSトランジスタで構成される。耐圧が2Vの場合、MOSトランジスタの定格は、ゲート-ソースドレイン間電圧が2V、ソース-ドレイン間電圧が2Vであり、また、ソースドレイン-基板間電圧は3Vと想定する。この低耐圧のMOSトランジスタを使用するために、PMOSトランジスタP12およびNMOSトランジスタN12のゲート電圧VGは、例えば、1/2VCCHに固定される。図1には、プリバッファ部2の内部回路の構成の例も示す。この例では、プリバッファ部2は、高電圧電源端子VCCHに接続されたプルアップ用PMOSトランジスタP21と、低電圧レベルの入力信号INにより導通が制御されるプルダウン用のNMOSトランジスタN21と、PMOSトランジスタP21とNMOSトランジスタN21との間に順方向に接続された3段のダイオードD1、D2、D3と、入力信号INを反転させる低電圧VCCLで動作するインバータIV1と、を有する。なお、ここでは、インバータIV1の出力がインバータIV2でさらに反転されて、NMOSトランジスタN21のゲート端子へ入力されている。このプリバッファ部2は、プルアップ用PMOSトランジスタP21の出力PGが、出力部1のPMOSトランジスタP11のゲート端子へ入力され、インバータIV1の出力NGが、出力部1のNMOSトランジスタN11のゲート端子へ入力される。したがって、入力信号INが‘H’1Vのときは、出力NGはGND0Vとなる。また、このときNMOSトランジスタN21がオンするので、ダイオードD1、D2、D3の順方向電圧を0.5~0.7Vとすると、出力PGは、およそ1.5~2.1Vとなる。一方、入力信号INが‘L’0Vのときは、出力NGはVCCL1Vとなる。また、このときNMOSトランジスタN21がオフするので、PMOSトランジスタP21の閾値をVthpとすると、出力PGは、VCCH-|Vthp|となる。すなわち、例えばVthp=-0.5Vとすると、出力PGは、2.5V程度となる。したがって、このプリバッファ部2も、耐圧2Vの低耐圧MOSトランジスタで構成することができる。また、本実施形態の出力回路では、出力部1のPMOSトランジスタP12の基板へ高電圧VCCHよりも低い基板バイアス電圧VBP第1の基板バイアス電圧が印加され、NMOSトランジスタN12の基板へ接地電位GNDよりも高い基板バイアス電圧VBN第2の基板バイアス電圧が印加される。図2は、通常のMOSトランジスタの基板接続の例である。この場合、PMOSトランジスタP12の基板は高電圧電源端子VCCHに接続され、NMOSトランジスタN12の基板は接地電位端子GNDに接続される。したがって、図2aに示すように、出力端子Zへの出力が‘L’の場合、PMOSトランジスタP12のドレイン-基板間電圧がVCCHとなる。また、図2bに示すように、出力端子Zへの出力が‘H’の場合、NMOSトランジスタN12のドレイン-基板間電圧がVCCHとなる。いずれも、低耐圧トランジスタの定格ギリギリの値である。これに対して、本実施形態の場合、出力端子Zが‘L’の場合のPMOSトランジスタP12のドレイン-基板間電圧は、VCCH-VBPであり、出力端子Zが‘H’の場合のNMOSトランジスタN12のドレイン-基板間電圧はVCCH-VBNである。すなわち、ドレイン-基板間の定格電圧に対して、VBPあるいはVBN分の耐圧マージンが得られる。このような本実施形態によれば、高電圧信号を出力する出力回路を低耐圧のMOSトランジスタで構成することができる。また、出力端子に接続されるMOSトランジスタの基板に印加する基板バイアス電圧を調整することにより、このMOSトランジスタのドレイン-基板間の耐圧マージンを向上させることができる。第2の実施形態本実施の形態では、電源電圧の変動などにより、高電圧VCCHの電圧が通常よりも高くなっても、使用する低耐圧MOSトランジスタの耐圧マージンを確保することのできる出力回路の例を示す。図3は、本実施形態の出力回路の構成の例を示す回路図である。本実施形態が第1の実施形態と異なる点は、出力部1Aが、高電圧電源端子VCCHとPMOSトランジスタP11との間に、ゲート端子がドレイン端子に接続されたPMOSトランジスタP13第3のPMOSトランジスタを有する点と、プリバッファ部2Aが、高電圧電源端子VCCHとプルアップ用PMOSトランジスタP21との間に、ゲート端子がドレイン端子に接続されたPMOSトランジスタP22を有する点である。PMOSトランジスタP13およびPMOSトランジスタP22は、ゲート端子がドレイン端子に接続されたセルフバイアス構成のため、そのドレイン端子電圧は、ソース端子電圧である高電圧VCCHよりも、閾値電圧の絶対値分低い電圧となる。すなわち、PMOSトランジスタの閾値電圧をVthpとすると、PMOSトランジスタP11およびトランジスタP21のソース端子へ印加される電圧がVCCH-|Vthp|となる。これにより、回路全体の実効的な電源電圧が、PMOSトランジスタの閾値電圧の分低下し、その分、各MOSトランジスタの耐圧マージンが上昇する。したがって、このような本実施形態によれば、高電圧VCCHの電圧が高い方へ変動しても、その変動量がPMOSトランジスタの閾値電圧以下であれば、各MOSトランジスタの耐圧マージンを十分に確保することができる。第3の実施形態本実施形態の出力回路は、第1の実施形態の出力回路の出力部1を出力部1Bに置換したものである。図4は、本実施形態の出力部1Bの構成の例を示す回路図である。本実施形態の出力部1Bは、第1の実施形態の出力部1に対して、クランプ回路31およびクランプ回路32が追加されている。クランプ回路31は、PMOSトランジスタP11とPMOSトランジスタP12の接続点であるノードaと、高電圧電源端子VCCHと、の間に接続される。また、クランプ回路32は、NMOSトランジスタN11とNMOSトランジスタN12の接続点であるノードbと、接地電位端子GNDと、の間に接続される。図4では、クランプ回路31の内部回路の構成例として、それぞれ、ドレイン端子がゲート端子に接続された、PMOSトランジスタP31とPMOSトランジスタP32とを直列に接続した回路を示す。また、クランプ回路32の内部回路の構成例として、それぞれ、ドレイン端子がゲート端子に接続された、NMOSトランジスタN31とNMOSトランジスタN32とを直列に接続した回路を示す。クランプ回路31は、ノードaの電位が想定電位よりも低下しようとしたときに、その低下を防止する働きをし、クランプ回路32は、ノードbの電位が想定電位よりも上昇しようとしたときに、その上昇を防止する働きをする。その動作を、クランプ回路31を例にとって説明する。ノードaの電位は、出力端子Zへ‘H’レベルを出力する場合、高電圧VCCHになる。一方、出力端子Zへ‘L’レベルを出力する場合、PMOSトランジスタP12の働きにより、ノードaの電位は、接地電位GNDまでは下がることはなく、PMOSトランジスタP12のゲート電圧VG閾値電圧となる。ところが、PMOSトランジスタP12に、例えば素子の欠陥等により、リーク電流が流れる不良があった場合、PMOSトランジスタP11がオフしているため、ノードaの電位は、接地電位GNDへ向かって下がろうとする。そのまま接地電位GNDまでさがると、PMOSトランジスタP11に耐圧超過の問題が発生する。しかし、本実施形態では、ノードaの電位が、VCCH-PMOSトランジスタP31の閾値PMOSトランジスタP32の閾値まで下がると、クランプ回路31に電流が流れ、ノードaの電位の低下に歯止めがかかる。これにより、ノードaの電位は一定に保たれ、PMOSトランジスタP11の耐圧が確保される。同様に、クランプ回路32は、出力端子Zへ‘H’レベルを出力しているときに、NMOSトランジスタN12にリーク電流が流れる不良があって、ノードbの電位が上昇しようとすると動作し、ノードbの電位の上昇に歯止めをかける。これにより、ノードbの電位が一定に保たれ、NMOSトランジスタN11の耐圧が確保される。このような本実施形態によれば、出力端子に接続されるMOSトランジスタにリーク不良があっても、そのMOSトランジスタの他端の電位を一定に保つことができる。これにより、このMOSトランジスタの他端に接続されるMOSトランジスタの耐圧を確保することができる。第4の実施形態本実施形態の出力回路は、第2の実施形態の出力回路の出力部1Aを出力部1Cに置換したものである。図5は、本実施形態の出力部1Cの構成の例を示す回路図である。本実施形態の出力部1Cは、第2の実施形態の出力部1Aに対して、第3の実施形態で示したクランプ回路31およびクランプ回路32を追加したものである。クランプ回路31およびクランプ回路32の構成、動作等は、第3の実施形態と同じであるので、ここでは、その説明を省略する。このような本実施形態によれば、第2の実施形態で得られる効果に加えて、第3の実施形態で説明した効果も得ることができる。基板バイアス電圧生成回路上述の各実施形態において、PMOSトランジスタP12の基板へ印加する基板バイアス電圧VBP、およびNMOSトランジスタN12の基板へ印加する基板バイアス電圧VBNは、集積回路の外部から入力してもよいし、集積回路の内部で生成してもよい。図6は、基板バイアス電圧VBPおよび基板バイアス電圧VBNを集積回路の内部で生成するときに用いる、基板バイアス電圧生成回路の例である。図6に示す基板バイアス電圧生成回路100は、高電圧電源端子VCCHにソース端子が接続され、ゲート端子がドレイン端子に接続されたPMOSトランジスタP101と、接地電位端子GNDにソース端子が接続され、ゲート端子がドレイン端子に接続されたNMOSトランジスタN101と、PMOSトランジスタP101のドレイン端子とNMOSトランジスタN101のドレイン端子との間に直列に接続されたPMOSトランジスタP102およびNMOSトランジスタN102と、を備える。PMOSトランジスタP102およびNMOSトランジスタN102のゲート端子は、PMOSトランジスタP102とNMOSトランジスタN102の接続点に共通に接続される。PMOSトランジスタP101は、ゲート端子がドレイン端子に接続されたセルフバイアス構成のため、そのドレイン端子電圧は、ソース端子電圧である高電圧VCCHよりも、閾値電圧分低い電圧となる。このPMOSトランジスタP101のドレイン端子から基板バイアス電圧VBPが出力される。したがって、基板バイアス電圧VBPは、VCCH-PMOSトランジスタP101の閾値となる。また、NMOSトランジスタN101は、ゲート端子がドレイン端子に接続されたセルフバイアス構成のため、そのドレイン端子電圧は、ソース端子電圧である接地電位GNDよりも、閾値電圧分高い電圧となる。このNMOSトランジスタN101のドレイン端子から基板バイアス電圧VBNが出力される。したがって、基板バイアス電圧VBNは、GNDNMOSトランジスタN101の閾値となる。なお、PMOSトランジスタP102とNMOSトランジスタN102の接続点の電位Vmは、基板バイアス電圧VBPと基板バイアス電圧VBNの中間電位となる。したがって、この基板バイアス電圧生成回路100も、低耐圧のMOSトランジスタで構成することができる。このような基板バイアス電圧生成回路を用いれば、出力回路へ印加する基板バイアス電圧VBPおよび基板バイアス電圧VBNを半導体集積回路内部で自動的に供給することができる。以上説明した少なくとも1つの実施形態の出力回路によれば、高電圧信号を出力する回路を低耐圧トランジスタで構成しても、信頼性を向上させることができる。また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。