基板の主面にシリコンピラーを形成する工程と、前記シリコンピラーの下の前記基板内に、前記シリコンピラーと逆導電型の第1の拡散層を形成する工程と、前記シリコンピラーの側面にゲート絶縁膜を介してゲート電極を形成する工程と、前記シリコンピラーの上面上に不純物を含むシリコンをエピタキシャル成長させることで、前記シリコンピラーと逆導電型の第2の拡散層を形成する工程と、を有することを特徴とする半導体装置の製造方法。前記ゲート電極を形成する工程と、前記第2の拡散層を形成する工程の間に、更に、前記シリコンピラーの上部に前記第1の拡散層と同じ導電型の不純物を注入することにより、LDD領域を形成する工程を有し、前記第2の拡散層を形成する工程において、前記LDD領域よりも高い濃度の不純物を含むシリコンをエピタキシャル成長することで、前記第2の拡散層を形成することを特徴とする請求項1に記載の半導体装置の製造方法。前記シリコンピラーはp型導電型であり、前記第1及び第2の拡散層はn型導電型であることを特徴とする請求項1又は2に記載の半導体装置の製造方法。前記エピタキシャル成長用のプロセスガスとして、P及びAsのうち少なくとも一方を含有するガスを用いることを特徴とする請求項3に記載の半導体装置の製造方法。前記シリコンピラーはn型導電型であり、前記第1及び第2の拡散層はp型導電型であることを特徴とする請求項1又は2に記載の半導体装置の製造方法。前記エピタキシャル成長用のプロセスガスとして、Bを含有するガスを用いることを特徴とする請求項5に記載の半導体装置の製造方法。前記シリコンピラーを形成する工程において、同一のピラー径を有する複数の前記シリコンピラーを形成することを特徴とする請求項1~6の何れか1項に記載の半導体装置の製造方法。前記シリコンピラーを形成する工程において、異なるピラー径を有する複数の前記シリコンピラーを形成することを特徴とする請求項1~6の何れか1項に記載の半導体装置の製造方法。前記第2の拡散層を形成する工程において、全ての前記第2の拡散層中の不純物濃度が同じとなるように、前記第2の拡散層を形成することを特徴とする請求項8に記載の半導体装置の製造方法。前記第2の拡散層を形成する工程において、異なるピラー径を有するシリコンピラー上に設けた第2の拡散層の間では、互いに不純物濃度が異なるように、前記第2の拡散層を形成することを特徴とする請求項8に記載の半導体装置の製造方法。前記シリコンピラーを形成する工程において、第1のシリコンピラーと、前記第1のシリコンピラーよりもピラー径の大きな第2のシリコンピラーからなる複数のシリコンピラーを形成し、前記第2の拡散層を形成する工程は、前記第1のシリコンピラーを覆うようにマスクを形成する工程と、エピタキシャル成長により、前記第2のシリコンピラーの上面上に第1の不純物濃度を有する第2の拡散層を形成する工程と、前記第2の拡散層の上面上に酸化シリコン層を形成する工程と、前記マスクを除去する工程と、エピタキシャル成長により、前記第1のシリコンピラーの上面上に第2の不純物濃度を有する第2の拡散層を形成する工程と、を有することを特徴とする請求項10に記載の半導体装置の製造方法。前記シリコンピラーを形成する工程において、nウェル上に配置されたn型導電型の不純物を含有する第1のシリコンピラーと、pウェル上に配置されたp型導電型の不純物を含有する第2のシリコンピラーからなる複数のシリコンピラーを形成し、前記第1の拡散層を形成する工程は、前記nウェルを覆うように第1のマスクを形成する工程と、前記第1のマスクを用いて、第2のシリコンピラーの下の前記pウェル内にn型導電型の不純物をイオン注入することにより、第1の拡散層を形成する工程と、前記第1のマスクを除去する工程と、前記pウェルを覆うように第2のマスクを形成する工程と、前記第2のマスクを用いて、第1のシリコンピラーの下の前記nウェル内にp型導電型の不純物をイオン注入することにより、第1の拡散層を形成する工程と、前記第2のマスクを除去する工程と、を有し、前記第2の拡散層を形成する工程は、前記nウェルを覆うように第3のマスクを形成する工程と、前記第2のシリコンピラーの上面上にn型導電型の不純物を含むシリコンをエピタキシャル成長させることで、n型導電型の不純物を含む第2の拡散層を形成する工程と、前記n型導電型の不純物を含む第2の拡散層の上面上に酸化シリコン層を形成する工程と、前記第3のマスクを除去する工程と、前記第1のシリコンピラーの上面上にp型導電型の不純物を含むシリコンをエピタキシャル成長させることで、p型導電型の不純物を含む第2の拡散層を形成する工程と、を有することを特徴とする請求項1に記載の半導体装置の製造方法。前記第3のマスクを形成する工程と、前記n型導電型の不純物を含む第2の拡散層を形成する工程の間に更に、前記第2のシリコンピラーの上部にn型導電型の不純物を注入することにより、LDD領域を形成する工程を有し、前記第3のマスクを除去する工程と、p型導電型の不純物を含む第2の拡散層を形成する工程の間に更に、前記第1のシリコンピラーの上部にp型導電型の不純物を注入することにより、LDD領域を形成する工程を有することを特徴とする請求項12に記載の半導体装置の製造方法。前記酸化シリコン層を形成する工程において、下記1~3のうち何れか一つの方法により、前記酸化シリコン層を形成することを特徴とする請求項12又は13に記載の半導体装置の製造方法。1前記n型導電型の不純物を含む第2の拡散層を形成するためのエピタキシャル成長用のプロセスガス中に、酸素を添加しながらエピタキシャル成長を行う、2前記第2の拡散層の上面を酸素雰囲気中で酸化する、3前記第2の拡散層の上面を酸化剤で処理して酸化する。前記酸化剤は、硝酸であることを特徴とする請求項14に記載の半導体装置の製造方法。前記第2の拡散層中の不純物濃度は、1.0×1019~1.0×1020/cm3であることを特徴とする請求項1~15の何れか1項に記載の半導体装置の製造方法。前記第2の拡散層を形成する工程の後に更に、前記第2の拡散層に電気的に接続されるようにキャパシタを形成する工程を有することを特徴とする請求項1~16の何れか1項に記載の半導体装置の製造方法。しかしながら、特許文献1の方法では、エピタキシャル成長層の厚さは成長条件によって、ばらつく場合があった。そして、エピタキシャル成長層が薄くなった個所では、後のイオン注入で導入する不純物がピラー部LDD領域、チャネル領域にまで達し、トランジスタ特性の変動やばらつきの原因となっていた。特に、ピラー型トランジスタでは、そのトランジスタ特性の変動やばらつきは、プレーナ型のトランジスタと比較しても顕著なものとなっていた。すなわち、プレーナ型のトランジスタでは、基板内にソース及びドレインが形成され、エピタキシャル成長法を利用しないため、エピタキシャル成長による膜厚の変動などの問題が発生しなかった。また、チャネルは基板の主面に平行な方向に形成されるため、たとえ深さ方向における不純物のイオン注入のばらつきが生じたとしても、そのトランジスタ特性への影響は小さかった。これに対して、ピラー型トランジスタでは、チャネルが基板の主面に垂直な方向に形成されるため、イオン注入のばらつきがあると、トランジスタ特性に大きく影響するものとなっていた。一実施形態は、基板の主面にシリコンピラーを形成する工程と、前記シリコンピラーの下の前記基板内に、前記シリコンピラーと逆導電型の第1の拡散層を形成する工程と、前記シリコンピラーの側面にゲート絶縁膜を介してゲート電極を形成する工程と、前記シリコンピラーの上面上に不純物を含むシリコンをエピタキシャル成長させることで、前記シリコンピラーと逆導電型の第2の拡散層を形成する工程と、を有することを特徴とする半導体装置の製造方法に関する。第2の拡散層を形成するためのエピタキシャル成長時に不純物を導入するため、エピタキシャル成長後に不純物を導入するためのイオン注入工程を省略することができる。また、エピタキシャル成長層の厚さがばらついた場合であっても、ピラー部にまで不純物が導入されることによるトランジスタ特性の変動を防止できる。本発明者らは、エピタキシャル成長時の膜厚のばらつき、およびこれによるピラー内への不純物の不整ドーピングといった課題を解決するためにまず、図1の方法を検討した。すなわち、図1Aに示すように、シリコンピラー4b、ゲート絶縁膜9、ゲート電極10、下部拡散層8bを形成した後、半導体基板上に層間絶縁膜31を形成する。そして、層間絶縁膜内31にホールを形成した後、シリコンピラー4bの上部に上部拡散層12を形成する。ホールの内壁側面上に窒化シリコン膜のサイドウォール膜14を形成する。エピタキシャル成長によりホール内から、層間絶縁膜31上に突出するようにポリシリコン層32を形成した後、CVD法などにより全面に更にポリシリコン層33を形成する。次に、図1Bに示すように、サイドウォール膜14をストッパーとしてCMP処理を行うことにより、ポリシリコン層32を平坦化させる。図1Cでは、図1Aと基本的な方法は同じであるが、エピタキシャル成長時に、ホール内のポリシリコン層32の上面が層間絶縁膜31の表面よりも低くなるように、ポリシリコン層32を形成する。この後、CVD法などにより全面に更にポリシリコン層33を形成する、次に、図1Dに示すように、サイドウォール膜14をストッパーとしてCMP処理を行うことにより、ポリシリコン層33を平坦化させる。図1の方法では、ピラー上のポリシリコン層の膜厚のばらつきを低減することが可能であり、後のイオン注入においてピラーへの不純物の不整ドーピングの抑制効果があるものと考えられる。しかしながら、図1の方法では、ポリシリコンの堆積工程とCMP処理工程を余分に行う必要があった。また、ピラーの面内分布によってCMP処理時の研磨レートがばらつく場合があった。そこで、本発明者らは、図1の方法による問題を生じることなく、ピラーへの不純物の不整ドーピング、及びトラジス多特性の変動を防止する方法として、本発明を完成するに至ったものである。すなわち、本発明の半導体装置の製造方法では、エピタキシャル成長により、シリコンピラー上に不純物を含むシリコンの第2の拡散層を形成する。これにより、エピタキシャル成長後に不純物を導入するためのイオン注入工程を省略することができる。また、エピタキシャル成長層の厚さがばらついた場合であっても、ピラー部にまで不純物が導入されて、トランジスタ特性が変動することを防止できる。以下に、図面を参照して、本発明の実施例を説明する。なお、下記実施形態は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。第1実施例図2~17は、本実施例の半導体装置の製造方法を説明する断面図である。なお、各図において、A図は平面図、B図はA図のA-A方向の断面図、C図はB-B方向の断面図を表す。また、図15~18においては、平面図は示さず、A-A方向及びB-B方向の断面図のみを示す。図2に示すように、シリコン半導体基板1の表面を酸化することにより酸化シリコン膜2を形成する。CVD法により、酸化シリコン膜2上に窒化シリコン膜3を形成する。窒化シリコン膜3及び酸化シリコン膜2をパターニングして、半導体基板1上に、窒化シリコン膜3からなるハードマスクを形成する。図3に示すように、パターニングされたハードマスクを用いたドライエッチングにより、半導体基板1を掘り下げる。これにより、シリコン基板の主面から、該主面に垂直な方向に突出すると共に、A-A方向に延びるフィン4aを形成する。図4に示すように、半導体基板及びフィン等の表面を熱酸化することにより、酸化シリコン膜6を形成する。図5に示すように、半導体基板上の全面に窒化シリコン膜を形成した後、エッチバックを行う。これにより、フィン4aの側面上にサイドウォール10を形成する。露出した酸化シリコン膜6を除去する。また、半導体基板内に不純物をイオン注入した後、アニールにより活性化させて不純物拡散層8aを形成する。図6に示すように、酸化シリコン膜6及びサイドウォール10をマスクに用いて、半導体基板1をエッチングする。これにより、図5の工程で形成した不純物拡散層8aが分離して、A-A方向に延びる複数の埋め込みビット線8bが形成される。この埋め込みビット線8bにおいて、後に形成するシリコンピラー下部の領域は第1の拡散層としても機能する。図7に示すように、サイドウォール10を除去した後、半導体基板上の全面に酸化シリコン膜からなる第1の層間絶縁膜11の一部を形成する。窒化シリコン膜3をストッパに用いて、第1の層間絶縁膜11に対してCMP処理を施す。図8に示すように、B-B方向に延びる複数のフォトレジストパターン40を形成する。フォトレジストパターン40をマスクに用いて、フィン4aをエッチングすることによりシリコンピラー4bを形成する。本実施例では、各シリコンピラー4bの断面形状及びピラー径は同一となっている。また、複数のシリコンピラー4bが互いに直交する2つの方向に規則的に配置され、アレイを形成している。また、シリコンピラーの下部に位置する埋め込みビット線8bは、第1の拡散層としても機能する。図9に示すように、フォトレジストパターン40を除去した後、シリコンピラー4bの表面を酸化して保護膜図示していないを形成する。半導体基板上に窒化シリコン膜図示していないを形成した後、エッチバックすることによって、シリコンピラー4bの側壁上にサイドウォールを形成する。半導体基板の表面を熱酸化することにより、素子分離領域5を形成する。窒化シリコン膜のサイドウォール、及びシリコンピラー4b表面上の保護膜を除去する。ISSGInSituSteamGenerationプロセスにより、シリコンピラー4bの露出した側壁上にゲート絶縁膜42を形成する。半導体基板上の全面にDOPOSDopedPolySilicon膜を形成した後、エッチバックを行うことにより、シリコンピラー4bの側壁上にゲート電極41を形成する。図10に示すように、半導体基板の全面に酸化シリコン膜からなる第1の層間絶縁膜11の一部を形成する。この後、窒化シリコン膜3をストッパーとして、第1の層間絶縁膜11の表面をCMP法により研磨して平坦化する。窒化シリコン膜3を除去して、第1の層間絶縁膜11内に、ハードマスクの一部である酸化シリコン膜2を露出させるようにホール13を形成する。図11に示すように、シリコンピラー4の上部に、シリコン基板中の不純物と逆の導電型を有する低濃度の不純物を浅くイオン注入することにより、LDDLightlyDopedDrain領域12を形成する。図12に示すように、ハードマスクの一部である酸化シリコン膜2を除去する。この際、第1の層間絶縁膜11も若干、除去されてホール13の径が大きくなる。ホール13内の全面に窒化シリコン膜を形成した後、これをエッチバックすることにより、ホール13の内壁側面上にサイドウォール膜14を形成する。図13に示すように、シリコンピラー4の上面上に、不純物を含むシリコンをエピタキシャル成長させることで、シリコンピラーと逆導電型のポリシリコン層15を形成する。この際、ポリシリコン層15中の不純物濃度は、1.0×1019~10×1020/cm3として、LDD領域よりも高濃度とする。この後、サイドウォール膜14をストッパーとして、ポリシリコン層15のCMP処理を行うことにより平坦化して第2の拡散層15を形成する。第2の拡散層15はソース及びドレインの他方として機能する。ポリシリコン層15はホール13内に形成されるため、第2の拡散層15はシリコンピラー4に対して自己整合的に形成されることになる。図14に示すように、第1の層間絶縁膜11上に、CVD法により酸化シリコン膜からなる第2の層間絶縁膜16を形成した後、第2の層間絶縁膜16内にコンタクトホールを形成する。コンタクトホールの内壁上に、チタン及び窒化チタンの積層膜からなるバリア膜TiN/Ti17、タングステン等の金属膜18を積層して形成することにより、コンタクトプラグを形成する。図15に示すように、第2の層間絶縁膜16上に容量コンタクトパッド19を形成する。次に、CVD法により、第2の層間絶縁膜16上に窒化シリコン膜からなる第3の層間絶縁膜20を形成する。この後、CMP処理により、第3の層間絶縁膜20を平坦化させる。図16に示すように、CVD法により、第3の層間絶縁膜20上に酸化シリコン膜からなる第4の層間絶縁膜21を形成する。この後、第4の層間絶縁膜21内にキャパシタホール22を形成する。図17に示すように、ALD法AtomicLayerDepositionなどにより、キャパシタホール22の内壁上に下部電極23を形成する。この後、第4の層間絶縁膜21を除去する。図18に示すように、CVD法などにより、下部電極23の表面上に容量絶縁膜24を形成する。この後、キャパシタホール22内、及びキャパシタホール22間を埋め込むように、上部電極25を形成する。これにより、下部電極23、容量絶縁膜24、及び上部電極25を有するキャパシタを形成する。キャパシタは、容量コンタクトパッド、及びコンタクトプラグを介して、第2の拡散層に電気的に接続されている。これにより、キャパシタ、トランジスタ、及びビット線を有するDRAMDynamicRandomAccessMemoryを備えた半導体装置が完成する。図19は、本実施例の半導体装置を上面から見た場合を表す図である。図18は、図19のA-A’方向の断面図に相当する。図19に示すように、四角形の断面形状を有し、同一のピラー径を有する複数のシリコンピラー4bがX及びY方向に規則的に配置され、アレイを形成している。シリコンピラー4bの互いに対向する2つの側面上には、ゲート絶縁膜図示していないを介してゲート電極42が形成されている。ゲート電極42はX方向に延在して、複数のシリコンピラー4bに対して共通して設けられており、ワード線として機能する。各シリコンピラー4bの第1の拡散層に電気的に接続されるように、埋め込みビット線8bが設けられている。埋め込みビット線8bはY方向に延在している。本実施例は、トランジスタを構成するシリコンピラーの形状及びピラー径が同じであり、特性が同じ複数のピラー型トランジスタを有する半導体装置の製造方法に適用する場合に効果的である。すなわち、形状特に、ピラー径および特性が同等であり、共通の工程で形成される複数のトランジスタを含む回路として例えば、メモリセルアレイ回路が存在する。メモリセルアレイ回路の選択トランジスタ例えば、4F2メモリセルの選択トランジスタは、トランジスタ特性のばらつきが小さいことが望まれる。一方、ピラー型トランジスタの形成工程では、ピラー形成工程や窒化膜サイドウォール形成工程においてばらつきが生じ、ピラー上面の面積がばらついてしまう。ピラー上面は第2の拡散層を形成する際のエピタキシャル成長の下地となるため、その面積のばらつきは、エピタキシャル成長のレートに差をもたらす。一般に、面積の異なる下地に同一工程でエピタキシャル成長を施すと、下地面積が小さいほどエピタキシャル成長の進行が遅く、成長レートが低くなる。そして、エピタキシャル成長後にイオン注入によって不純物を導入する方法では、薄くなってしまったエピタキシャル層への注入により、下層のLDD領域やチャネル領域に不純物の不整ドーピングが生じてしまうおそれがある。この点、本実施例では、エピタキシャル成長中にポリシリコン層内に不純物を導入するため、後の工程でイオン注入を必要としない。従って、工程のばらつきによりエピタキシャル成長層が薄くなったとしても、LDD領域やチャネル領域への不純物の不整ドーピングは生じない。結果として、メモリセルトランジスタ間の特性のばらつきを低減することができる。なお、本実施例は、nチャネル型のトランジスタ、又はpチャネル型のトランジスタの何れのトランジスタを製造する場合にも適用することができる。nチャネル型のトランジスタを製造する場合には、p型導電型の不純物元素が導入された半導体基板を準備し、第1及び第2の拡散層並びにLDD領域中には逆導電型の不純物としてn型導電型の不純物元素を導入する。pチャネル型のトランジスタを製造する場合には、n型導電型の不純物元素が導入された半導体基板を準備し、第1及び第2の拡散層並びにLDD領域中には逆導電型の不純物としてp型導電型の不純物元素を導入する。第2実施例本実施例は、ピラー径が異なる2種以上のシリコンピラーを備える点が第1実施例とは異なる。本実施例の製造工程では、第1実施例のシリコンピラーを形成する工程図3において、ピラー径が異なる2種以上のシリコンピラーを形成する点以外は第1実施例と同じ工程であるので、その製造方法の説明を省略する。図20は本実施例の半導体装置を説明する図である。図20に示すように、トランジスタQN1のピラー径F1は、トランジスタQN2のピラー径F2よりも小さくなっている。一般的な回路では、用途によって各トランジスタに求められる特性が異なり、同じチャネル導電型であってもチャネル長やチャネル幅が異なるものとなる。ピラー型トランジスタでは、同じチャネル型トランジスタであっても、求められる特性例えば、閾値電圧や飽和電流値によって所望のピラー径が異なる。図20の場合、シリコンの選択エピタキシャル成長の下地となるピラーの上面積がピラー径と同様の大小関係となる。一般的に、面積の異なる下地に同一工程でエピタキシャル成長を施すと、下地面積が小さいほどエピタキシャル成長の進行が遅くなる。従って、エピタキシャル成長層の膜厚はT1QN1のシリコンピラー上のエピタキシャル成長層の膜厚<T2QN2のシリコンピラー上のエピタキシャル成長層の膜厚となり易い。そして、エピタキシャル成長後にイオン注入によって不純物を導入する方法では、薄いエピタキシャル成長層への注入により、下層のLDD領域やチャネル領域に不純物の不整ドーピングが生じるおそれがある。この点、本実施例では、エピタキシャル成長中にポリシリコン層中に不純物を導入するため、後の工程でのイオン注入を必要としない。従って、QN1のポリシリコン層の膜厚T1がQN2のポリシリコン層の膜厚T2よりも薄くなり得るが、LDD領域やチャネル領域への不純物の不整ドーピングは生じない。結果として、意図したトランジスタ特性からの変動を低減できる。なお、本実施例では、第1の拡散層、第2の拡散層及びLDD領域中の不純物濃度は、ピラー径の異なるトランジスタ間において互いに異なるものであっても、同じものであっても良い。全てのトランジスタにおいて、第1及び第2の拡散層並びにLDD領域中の不純物濃度を同一とする場合には、第1実施例と同様の方法によって、不純物をイオン注入することができる。ピラー径の異なるトランジスタ間において、第1及び第2の拡散層並びにLDD領域中の不純物濃度を互いに異なるものとする場合には、例えば、下記の方法によって製造することができる。第1実施例の図4の工程の代わりに、第1のトランジスタの形成領域を覆うように第1のマスクを設け、第2のトランジスタ用のシリコンピラー下の基板内に、不純物のイオン注入により所望の不純物濃度の不純物拡散層を形成する。この後、第1のマスクを除去した後、第2のトランジスタの形成領域を覆うように第2のマスクを設け、第1のトランジスタ用のシリコンピラー下の基板内に、不純物のイオン注入により所望の不純物濃度の不純物拡散層を形成する。この後、第2のマスクを除去する。第1実施例の図11の工程の代わりに、第1のトランジスタの形成領域を覆うように第3のマスクを設け、第2のトランジスタ用のシリコンピラーの上部に、不純物のイオン注入により所望の不純物濃度のLDD領域を形成する。この後、第3のマスクを除去した後、第2のトランジスタの形成領域を覆うように第4のマスクを設け、第1のトランジスタ用のシリコンピラーの上部に、不純物のイオン注入により所望の不純物濃度のLDD領域を形成する。この後、第4のマスクを除去する。また、ピラー径の異なるシリコンピラー上に設けるエピタキシャル成長層中の不純物濃度を互いに異なるものとする場合には、第1実施例の図13の工程の代わりに、第1のトランジスタの形成領域を覆うように第5のマスクを設け、第2のトランジスタ用のシリコンピラーの上面上に、所望濃度の不純物を含むエピタキシャル成長層を形成する。所定の膜厚のエピタキシャル成長層が形成された時点で、プロセスガス中に酸素を添加することにより、エピタキシャル成長層上に酸化シリコン層を形成する。この後、第5のマスクを除去した後、第1のトランジスタ用のシリコンピラーの上面上に、所望濃度の不純物を含むエピタキシャル成長層を形成する。なお、エピタキシャル成長層中の不純物濃度を高くするには、エピタキシャル成長用のプロセスガス中に添加する不純物の濃度を高くすれば良い。また、酸化シリコン層は、第2の拡散層の上面を酸素雰囲気中で酸化したり、第2の拡散層の上面を酸化剤例えば、硝酸で処理して酸化することによっても形成することができる。以上により、互いに異なる不純物濃度を有する第1及び第2の拡散層並びにLDD領域を備えた第1及び第2のトランジスタを形成することができる。第3実施例本実施例は、nチャネル型とpチャネル型のトランジスタを備える点が、第1実施例とは異なる。本実施例の製造方法では、第1実施例の図2の工程において、nチャネル型のトランジスタを形成する領域にはpウェル35、pチャネル型のトランジスタを形成する領域にはnウェル36を形成する。次に、第1実施例の図3の工程を実施する。第1実施例の図4の工程の代わりに、pチャネル型トランジスタ用の第1のフィンを覆うように第1のマスクを形成する。この後、第1のマスクを用いて、nチャネル型トランジスタ用の第2のフィンの下の半導体基板内にn型導電型の不純物をイオン注入する。この後、第1のマスクを除去した後、第2のフィンを覆うように第2のマスクを形成した後、第2のマスクを用いて、第1のフィンの下の半導体基板内にp型導電型の不純物をイオン注入する。次に、第1実施例の図5~9の工程を実施する。この後、図21に示すように、半導体基板の全面に酸化シリコン膜からなる第1の層間絶縁膜11の一部を形成する。この後、窒化シリコン膜3をストッパーとして、第1の層間絶縁膜11の表面をCMP法により研磨して平坦化する。第1の層間絶縁膜11上に、pチャネル型トランジスタ用の第1のシリコンピラー4dを覆うように第3のマスク28を設ける。図22に示すように、nチャネル型トランジスタ用の第2のシリコンピラー4c上の窒化シリコン膜3等を除去する。この後、第3のマスク28を用いて第2のシリコンピラー4cの上部に、n型導電型の不純物をイオン注入することにより、LDD領域12aを形成する。図23に示すように、ホール13内に窒化シリコン膜を形成した後、エッチバックを行うことにより、ホール13内にサイドウォール膜14を形成する。第2のシリコンピラー4cの上面上にn型導電型の不純物を含むシリコンをエピタキシャル成長させることで、n型導電型の不純物を含む第2の拡散層29aを形成する。図24に示すように、図23のエピタキシャル成長の途中で、プロセスガス中に酸素を添加することにより、第2の拡散層29aの上面上に酸化シリコン膜30を形成する。なお、酸化シリコン膜30の形成方法はこれに限られるわけではなく、第2の拡散層29aの上面を酸素雰囲気中で酸化する、又は、第2の拡散層29aの上面を酸化剤で処理して酸化する等の方法によって形成することができる。酸化剤としては例えば、硝酸を使用することができる。図25に示すように、pチャネル型トランジスタ用の第1のシリコンピラー4d上の窒化シリコン膜3等を除去する。この後、酸化シリコン膜30をマスクに用いて第1のシリコンピラー4dの上部に、p型導電型の不純物をイオン注入することにより、LDD領域12bを形成する。図26に示すように、ホール13内に窒化シリコン膜を形成した後、エッチバックを行うことにより、ホール13内にサイドウォール膜14を形成する。図27に示すように、第1のシリコンピラー4dの上面上にp型導電型の不純物を含むシリコンをエピタキシャル成長させることで、p型導電型の不純物を含む第2の拡散層29bを形成する。以上により、互いに異なる不純物濃度を有する第1及び第2の拡散層並びにLDD領域を備えたnチャネル型及びpチャネル型のトランジスタを形成することができる。本実施例では、第2のシリコンピラー4cの上面上に、エピタキシャル成長により第2の拡散層29aを形成する工程の最後に酸素を供給する。これにより、第2の拡散層29a上に、自己整合的に酸化シリコン膜30を形成することができる。酸化シリコン膜に覆われた個所にはエピタキシャル成長が生じない。このため、後の第1のシリコンピラー4dの上面上にエピタキシャル成長により第2の拡散層29bを形成する工程において、この酸化シリコン膜30はエピタキシャル成長用マスクとして機能する。結果として、本実施例の製造方法によれば、製造工程を削減できる。なお、上記説明では、全てのシリコンピラーのピラー径が同一の場合を例に挙げて説明したが、本実施例では各シリコンピラーのピラー径が異なっていても良い。