"第1及び第2の選択ゲートトランジスタ、並びに第1及び第2の選択ゲートトランジスタ間に設けられ電気的に書き換え可能なデータを記憶する複数のメモリセルが直列接続されたメモリストリングを有するセルユニットと、前記第2の選択ゲートトランジスタを介して前記セルユニットに接続されたビット線と、複数の前記セルユニットの対応するメモリセルの制御ゲートに共通に接続されたワード線と、前記メモリセルに前記第1の選択ゲートトランジスタ側から前記第2の選択ゲートトランジスタ側へ下位ページデータ及び前記下位ページデータに応じた上位ページデータを順次書き込み、選択メモリセルに対して前記下位ページデータを書き込む第1の書き込み動作と、前記選択メモリセルに対して前記第2の選択ゲートトランジスタ側に隣接するn個nは2以上の整数の非選択メモリセルに対する前記第1の書き込み動作が終了した後に、前記選択メモリセルに対して前記上位ページデータを書き込む第2の書き込み動作とを行うデータ書き込み手段とを備え、前記データ書き込み手段は、前記選択メモリセルに対する前記第2の書き込み動作に際して、前記選択メモリセルに接続された選択ワード線に対して書き込み電圧を、非選択メモリセルに接続された非選択ワード線に対して書き込みパス電圧を印加し、前記選択ワード線に前記第2の選択ゲートトランジスタ側で隣接するn本の非選択ワード線に印加する書き込みパス電圧は、その他の非選択ワード線に印加される書き込みパス電圧よりも大きく設定され、前記選択メモリセルに対する前記第2の書き込み動作に際して、非書込の選択メモリセルが接続された前記ビット線で、前記選択メモリセルに対して前記第2の選択ゲートトランジスタ側に隣接するn個の非選択メモリセルに消去レベル以外の下位ページデータが書き込まれたビット線に、その他のビット線に印加する電圧よりも大きい電圧を印加することを特徴とする不揮発性半導体記憶装置。第1及び第2の選択ゲートトランジスタ、並びに第1及び第2の選択ゲートトランジスタ間に設けられ電気的に書き換え可能なデータを記憶する複数のメモリセルが直列接続されたメモリストリングを有するセルユニットと、前記メモリセルに前記第1の選択ゲートトランジスタ側から前記第2の選択ゲートトランジスタ側へ下位ページデータ及び前記下位ページデータに応じた上位ページデータを順次書き込み、選択メモリセルに対して前記下位ページデータを書き込む第1の書き込み動作と、前記選択メモリセルに対して前記第2の選択ゲートトランジスタ側に隣接するn個nは2以上の整数の非選択メモリセルに対する前記第1の書き込み動作が終了した後に、前記選択メモリセルに対して前記上位ページデータを書き込む第2の書き込み動作とを行うデータ書き込み手段とを備えることを特徴とする不揮発性半導体記憶装置。前記第2の選択ゲートトランジスタを介して前記セルユニットに接続されたビット線と、複数の前記セルユニットの対応するメモリセルの制御ゲートに共通に接続されたワード線とを有し、前記データ書き込み手段は、前記選択メモリセルに対する前記第2の書き込み動作に際して、前記選択メモリセルに接続された選択ワード線に対して書き込み電圧を、非選択メモリセルに接続された非選択ワード線に対して書き込みパス電圧を印加し、前記選択ワード線に前記第2の選択ゲートトランジスタ側で隣接するn本の非選択ワード線に印加する書き込みパス電圧は、その他の非選択ワード線に印加される書き込みパス電圧よりも大きいことを特徴とする請求項2記載の不揮発性半導体記憶装置。前記第2の選択ゲートトランジスタを介して前記セルユニットに接続されたビット線と、複数の前記セルユニットの対応するメモリセルの制御ゲートに共通に接続されたワード線とを有し、前記データ書き込み手段は、前記選択メモリセルに対する前記第2の書き込み動作に際して、非書込の選択メモリセルが接続された前記ビット線で、前記選択メモリセルに対して前記第2の選択ゲートトランジスタ側に隣接するn個の非選択メモリセルに消去レベル以外の下位ページデータが書き込まれたビット線に、その他のビット線に印加する電圧よりも大きい電圧を印加することを特徴とする請求項2又は3記載の不揮発性半導体記憶装置。第1及び第2の選択ゲートトランジスタ、並びに第1及び第2の選択ゲートトランジスタ間に設けられ電気的に書き換え可能なデータを記憶する複数のメモリセルが直列接続されたメモリストリングからなるセルユニットと、前記メモリセルに下位ページデータ及び前記下位ページデータに応じた上位ページデータを順次書き込むデータ書き込み手段とを備えた不揮発性半導体記憶装置のデータ書き込み方法であって、前記データ書き込み手段によって、選択メモリセルに対して下位ページデータを書き込む第1の書き込み動作を行い、前記選択メモリセルに対して前記第2の選択ゲートトランジスタ側に隣接するn個nは2以上の整数の非選択メモリセルに対する前記第1の書き込み動作が終了した後に、前記選択メモリセルに対して前記上位ページデータを書き込む第2の書き込み動作を行うことを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。本発明は、セル間干渉によるしきい値電圧の変動を低減させた不揮発性半導体記憶装置を提供することを目的とする。本発明の一態様に係る不揮発性半導体記憶装置は、第1及び第2の選択ゲートトランジスタ、並びに第1及び第2の選択ゲートトランジスタ間に設けられ電気的に書き換え可能なデータを記憶する複数のメモリセルが直列接続されたメモリストリングからなるセルユニットと、メモリセルに第1の選択ゲートトランジスタ側から第2の選択ゲートトランジスタ側へ下位ページデータ及び下位ページデータに応じた上位ページデータを順次書き込み、選択メモリセルに対して下位ページデータを書き込む第1の書き込み動作と、選択メモリセルに対して第2の選択ゲートトランジスタ側に隣接するn個nは2以上の整数の非選択メモリセルに対する第1の書き込み動作が終了した後に、選択メモリセルに対して上位ページデータを書き込む第2の書き込み動作とを行うデータ書き込み手段とを備える。以下、図面を参照しながら、本発明に係る不揮発性半導体記憶装置の実施の形態について詳細に説明する。[第1の実施形態][全体構成]図1は、本発明の第1の実施形態に係るNAND型フラッシュメモリの構成を示すブロック図である。このNAND型フラッシュメモリは、NANDチップ10及びこのNANDチップ10を制御するコントローラ11を備えて構成されている。NANDチップ10を構成するメモリセルアレイ1は、後に説明するように、複数の浮遊ゲート型メモリセルMCをマトリクス配列して構成される。ロウデコーダ/ワード線ドライバ2a、カラムデコーダ2b、ページバッファ3及び高電圧発生回路8は、メモリセルアレイ1に対してページ単位でデータの書き込み及び読み出しを行うデータ書き込み/読み出し回路を構成する。ロウデコーダ/ワード線ドライバ2aは、図2に示すメモリセルアレイ1のワード線WL及び選択ゲート線SGD及びSGSを駆動する。ページバッファ3は、図2に示す1ページ分のセンスアンプ回路SASA0~SAj-1とデータ保持回路DLDL0~DLj-1とを備えて、メモリセルアレイ1のページ単位のデータ読み出し及び書き込みを行う。ページバッファ3の1ページ分の読み出しデータは、カラムデコーダ2bにより順次カラム選択されて、I/Oバッファ9を介して外部I/O端子に出力される。I/O端子から供給される書き込みデータは、カラムデコーダ2bにより選択されてページバッファ3にロードされる。ページバッファ3には1ページ分の書き込みデータがロードされる。ロウ及びカラムアドレス信号はI/Oバッファ9を介して入力され、それぞれ、ロウデコーダ2a及びカラムデコーダ2bに転送される。ロウアドレスレジスタ5aは、消去動作では、消去ブロックアドレスを保持し、書き込み動作や読み出し動作ではページアドレスを保持する。カラムアドレスレジスタ5bには、書き込み動作開始前の書き込みデータロードのための先頭カラムアドレスや、読み出し動作のための先頭カラムアドレスが入力される。書き込みイネーブル/WEや読み出しイネーブル/REが、所定の条件でトグルされるまで、カラムアドレスレジスタ5bは入力されたカラムアドレスを保持する。ロジック制御回路6は、チップイネーブル信号/CE、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、書き込みイネーブル信号/WE、読み出しイネーブル信号/RE等の制御信号に基づいて、コマンドやアドレスの入力、データの入出力を制御する。読み出し動作や書き込み動作はコマンドで実行される。コマンドを受けて、シーケンス制御回路7は、読み出し動作や、書き込み或いは消去のシーケンス制御を行う。高電圧発生回路8は、制御回路7により制御されて、種々の動作に必要な所定の電圧を発生する。コントローラ11は、NANDチップ10の現在の書込状態に適した条件でデータの書き込み及び読み出しの制御を実行する。なお、読み出し制御の一部をNANDチップ10側で行うようにしても良いことは言うまでもない。[セルアレイの構成]図2は、セルアレイ1の具体的構成を示すブロック図である。この例では、64個の直列接続されたメモリセルMCMC0~MC63からなるメモリストリングMSTRとその両端に接続された選択ゲートトランジスタS1、S2によって構成されたNANDセルユニット4がj個配置されているjは自然数。メモリセルMCはそれぞれ2ビット4値のデータを記憶する。選択ゲートトランジスタS1のソースは、共通ソース線CELSRCに接続され、選択ゲートトランジスタS2のドレインはそれぞれビット線BLBL0~BLj-1に接続される。メモリセルMC0~MC63の制御ゲートはそれぞれワード線WLWL0~WL63に接続され、選択ゲートトランジスタS1、S2のゲートは、選択ゲート線SGS、SGDに接続される。なお、図2に示す通り、必要に応じてメモリストリングMSTRと選択トランジスタS1、S2との間に、それぞれワード線WLと同等の構造を有するダミーワード線DWL1、DWL2と、メモリセルMCと同等の構造を有するダミーセルDC1、DC2を設けても良い。一つのワード線WLに沿う複数のメモリセルMCが、一度の読み出し動作及び書き込み動作の単位であるページを構成する。以下、ワード線WLii=0~63に沿う複数のメモリセルMCiで構成されたページをページ<i>と表現する。また、ワード線WL方向に並ぶ複数のNANDセルユニット4は、データ一括消去の単位となるセルブロックBLKを構成する。図2では、ビット線BL方向にビット線BLを共有する複数のセルブロックBLK0~BLKm-1mは自然数を配列して、セルアレイ1が構成されている。ワード線WL及び選択ゲート線SGS、SGDは、ロウデコーダ2aにより駆動される。各ビット線BLは、ページバッファ3のセンスアンプ回路SASA0~SAj-1及びデータラッチ回路DLDL0~DLj-1に接続されている。[動作]次に、本実施形態に係る不揮発性半導体記憶装置の動作について説明する。図3は、本実施形態に係る不揮発性半導体記憶装置においてデータの書き込み動作を行う際の、各メモリセルMCのしきい値分布例を示すヒストグラムである。第1の書き込み動作に際しては予めブロック消去が行われており、ブロック内の全てのメモリセルMCのしきい値は、最も低い負の消去レベルとなっている。このしきい値状態がデータ1に対応している。図3に示す通り、第1の書き込み動作では、下位ページデータが書き込まれる。メモリセルMCに書き込む下位ページデータが0である場合には、しきい値電圧をLMLowerMiddleレベルまで引き上げる。LMレベルは粗書き状態のしきい値分布なので、隣接セル間ノイズをそれほど問題とはしない。書き込む下位ページデータが1である場合には、しきい値電圧の移動は行わない。続いて、第2の書き込み動作では、上位ページデータの書き込みを行う。上位ページデータの書き込み先立って、下位ページデータを読み出す。下位ページデータが1で、上位ページデータが1であれば、しきい値レベルの移動は行わない。下位ページデータが1で、上位ページデータが0であれば、消去レベルであったメモリセルMCのしきい値レベルを01で示すしきい値分布レベルまで移動させる。下位ページデータが0で、上位ページデータが0である場合には、メモリセルMCのしきい値レベルを、LMレベルから00で示すしきい値分布レベルまで移動させる。更に、下位ページデータが0で、上位ページデータが1である場合には、メモリセルMCのしきい値レベルを、LMレベルから10で示すしきい値分布レベルまで移動させる。この書き込み方式では、第1の書き込み動作でLMレベルの粗書き込みがなされるため、第2の書き込み動作における隣接セル間の影響を低減できる。しかし、メモリセルMCiiは自然数に対する第2の書き込み動作が終了し、その後にメモリセルMCi1に対して第1の書き込み動作が実行されると、この書込み動作によってセル間干渉効果が生じ、メモリセルMCiのしきい値が変動してしまい、誤動作の原因となることがある。この様な問題は近年のメモリセルMCの更なる微細化に伴い益々顕著に現れるようになってきた。そこで、本実施形態に係る不揮発性半導体記憶装置においては、選択メモリセルMCiに対する第2の書込み動作を、選択メモリセルMCiに隣接する第1の隣接メモリセルMCi1に対する第1の書き込み動作と、隣接メモリセルMCi1に更に隣接する第2の隣接メモリセルMCi2に対する第1の書き込み動作とが共に終了した後に行っている。図4は、本実施形態におけるデータ書き込み順序を示す図である。即ち、本実施形態において、あるメモリストリングMSTRに書き込み動作を行う場合には最初に選択ゲートトランジスタS1に最も近いワード線WL0につながるメモリセルMC0ページ<0>に対して第1の書き込み動作を行う。次に、ワード線WL1及びワード線WL2につながるメモリセルMC1及びMC2ページ<1>及びページ<2>に対しても同様に第1の書き込み動作を行う。ここで、ページ<1>に対して第1の書き込み動作を行う際にはページ<0>を構成する複数のメモリセルMC0に、また、ページ<2>に対する第1の書き込み動作の際にはページ<1>及びページ<0>を構成する複数のメモリセルMC1及びMC0に対するセル間干渉が発生し、各メモリセルMCのしきい値を変化させる。しかし、このしきい値変化は、その後の第2の書き込み動作で修正されるため、問題とされることは無い。ページ<0>,<1>,<2>の第1の書き込み動作が終了したら、次に、ページ<0>に対して、第2の書き込み動作を行う。第2の書き込み動作においては、選択ページ<0>に対する読み出し動作を行い、読み出された下位ページデータと選択ページ<0>に対して書き込む上位ページデータとに応じて各選択メモリセルMC0のしきい値レベルを決定し、各選択メモリセルMC0のしきい値を決定されたしきい値レベルまで引き上げる。このように、選択メモリセルMC0に対する第2の書き込み動作を、第1の隣接ページ<1>複数の第1の隣接メモリセルMC1から構成されるページ及び第2の隣接ページ<2>複数の第2の隣接メモリセルMC2から構成されるページに対する第1の書き込み動作の後に実行することにより、隣接ページ<1>,<2>に対する第1の書き込み動作が選択ページ<0>内における選択メモリセルMC0のしきい値分布に影響を与えないようにすることが可能となる。次に、ページ<3>に対して、第1の書き込み動作を行う。この第1の書き込み動作によって、ページ<2>及びページ<1>を構成する複数のメモリセルMC2及びMC1に対するセル間干渉効果が発生し、各メモリセルMCのしきい値を変化させる。しかし、このしきい値変化は、その後の第2の書き込み動作で修正されるため、問題とされることは無い。次に、ページ<1>に対して第2の書き込み動作を行う。この時点で、ページ<0>に対する第2の書き込み動作時と同様に、第1の隣接ページ<2>及び第2の隣接ページ<3>に対する第1の書き込み動作が終了しているので、選択ページ<1>を構成する複数の選択メモリセルMC1のしきい値分布に与える影響は少ない。なお、この選択ページ<1>に対する第2の書き込み動作によって隣接ページ<0>を構成する複数の隣接メモリセルMC0に対してセル間干渉が発生するが、第2の書き込み動作は第1の書き込み動作と比較して高いエネルギを必要としない為、第2の書き込み動作によって発生するセル間干渉は、第1の書き込み動作によって発生するセル間干渉と比較して軽微なものとなる。以下、同様にページ<i2>iは自然数に対する第1の書き込み動作とページ<i>に対する第2の書き込み動作とを交互に行う。ただし、選択ゲートトランジスタS2に最も近い3つのページ<61>~ページ<63>に対する第2の書き込み動作は、当然この順に連続して行われる。以上より、本実施形態に係る不揮発性半導体記憶装置によれば、第1の書込み動作時に生じるしきい値電圧の変化を排除することが可能である。なお、ここでは、非書込の選択メモリセルMCについての説明は省略したが、非書込の選択メモリセルMCについては、例えばその両隣のメモリセルMCをカットオフするローカルセルフブースト方式を適用することができる。[第2の実施形態]次に本発明の第2の実施形態に係る不揮発性半導体記憶装置について説明する。図5は、本実施形態における第2の書き込み動作における電圧印加状態を示す図である。本実施形態に係る不揮発性半導体記憶装置は、通常のセルフブースト方式を採用した場合の第2の書き込み動作における電圧印加方式を改良したものである。図5に示すように、第2の書き込み動作において、まずセレクトゲート線SGDには電圧Vsgd=Vdd→<Vddを、セレクトゲート線SGSには0Vを印加する。そして、データ0を書き込む選択メモリセルMC0-0に接続されているビット線BL0には0Vを印加し、データ1を書き込む非書き込みの選択メモリセルMC1-0に接続されたビット線BL1にはVddを印加する。これによって、書込対象の選択メモリセルMC0-0のチャネルには0Vが転送される。一方、非書き込みの選択メモリセルMC1-0のチャネルにはビット線BL1電位が転送されるが、そのチャネルがVdd-VthVthは選択ゲートトランジスタS1-2のしきい値電圧になると、選択ゲートトランジスタS1-2がカットオフする。その後、セレクトゲート線SGDの電圧Vsgdを少し下げる。これにより、非書き込みの選択メモリセルMC1-0の属しているNANDセルユニット4のチャネルはVdd-Vthを維持した状態でフローティング状態になる。この状態で、次に選択ワード線WL0に高電圧の書き込み電圧Vppを印加し、非選択ワード線WL3~WL63及びダミーワード線DWL1,DWL2には、中間電圧である第1の書き込みパス電圧VpassVpp>Vpass>Vddを与える。また、本実施形態では、選択ワード線WL0のビット線BL側に隣接する2つの非選択ワード線WL1,WL2には、第2の書き込みパス電圧Vpass′を印加する。この結果、書き込み対象の選択メモリセルMCでは、チャネル電圧が0Vであるから、浮遊ゲートとチャネル間に大きな電圧がかかり、浮遊ゲートに電子がトンネル注入されて、しきい値電圧が正になる0書き込みが行われる。一方、同じ書き込み電圧Vppが印加される非書き込みの選択メモリセルMCでは、チャネルがフローティング状態であるから、選択メモリセルMCの制御ゲートとチャネルとの容量結合によってチャネル電位が上昇し、浮遊ゲートへの電子注入は生じない。これにより、0書き込みが禁止される。ここで、本実施形態においては選択ページ<i>に対する第2の書き込み動作に先立ち、第1の隣接ページ<i1>及び第2の隣接ページ<i2>に対する第1の書き込み動作を行っている。従って、非選択メモリセルMCiに隣接するメモリセルMCi1及びこのメモリセルMCi1に隣接するメモリセルMCi2のフローティングゲートに電子が注入されている場合がある。この場合、メモリセルMCi1,MCi2のフローティングゲートに注入された電子によって、チャネルブースト効率が低下する可能性がある。しかし、本実施形態に係る不揮発性半導体記憶装置においては、選択ワード線WL0のビット線BL側に隣接する非選択ワード線WL1,WL2に対して第1の書き込みパス電圧Vpassよりも大きい第2の書き込み電圧Vpass′を印加しているので、このような、ブースト効率の低下を防止することができる。なお、書き込み電圧Vppを20V程度とすると、第1の書き込みパス電圧Vpassは8V程度である。又、第2の書き込みパス電圧Vpass′は第1の書き込みパス電圧Vpassよりも大きく、書き込み電圧Vppよりも小さい、例えば、9~11V程度に設定することが可能である。選択ワード線WL0の第2の書き込み動作に際して、選択ワード線WL0のビット線側に隣接するnページ分の第1の書き込み動作が終了している場合には、対応するn本のワード線WL1~WLnに対して第2の書き込みパス電圧Vpass′を印加すれば良い。[第3の実施形態]次に、本発明の第3の実施形態に係る不揮発性半導体記憶装置について説明する。第2の実施形態においては、ワード線WLに対する印加電圧を調整することによってブースト効率の低下の問題を解決していた。本実施形態においては、ビット線BLの印加電圧を調整することによって、ブースト効率低下の問題を回避する。即ち、図6に示す通り、本実施形態においては書き込み動作に際して、書き込みを行わないメモリセルMC1-0を含むビット線BL1で、隣接メモリセルMC1-1,MC1-2にLM書き込みがなされたビット線BL1に電源電位Vddよりも大きいチャネル電圧Vchannelを印加する。例えば、チャネル電圧Vchannelは3V~12V程度、より好ましくは3V~5V程度に設定することが考えられる。この様にビット線BL1の印加電圧を増加させることによっても、選択メモリセルMC1-0にビット線BL1側に隣接するメモリセルMC1-1,MC1-2のLM書き込みによる影響を排除することができる。上記の方法は、例えば次のように実現可能である。即ち、第2の書き込み動作時には、高電圧発生回路8によってチャネル電圧Vchannelを生成し、カラムデコーダ2bに供給する。そして、メモリセルMC1-1,MC1-2の書き込みデータを読み出して、或いは図示しないセンスアンプ等の周辺回路に記憶されているLMデータの書き込み情報を参照して、少なくとも一方のメモリセルMCがLM書き込みされている場合には、カラムデコーダ2bは非選択ビット線BL1にチャネル電圧Vchannelを印加する。また、メモリセルMC1-1,MC1-2のLM書き込みされた数に応じてチャネル電圧Vchannelを大きくするようにしても良い。本実施形態においても第2の実施形態と同様に、ブースト効率の低下を防止することが可能である。[その他]本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。例えば、上記各実施形態においては第1の隣接メモリセルMCi1及び第2の隣接メモリセルMCi2に対する第1の書き込みが終了した後に選択メモリセルMCiに対する第2の書き込みを行っているが、第2の隣接メモリセルMCi2に更に隣接するメモリセルMCi3について第1の書き込みを行ってから、選択メモリセルMCiに対する第2の書き込みを行っても良い。即ち、選択メモリセルMCiに対する第2の書き込みの前に第1の隣接メモリセルMCi1と第2の隣接メモリセルMCi2に対する第1の書き込み動作が終了してさえいれば良く、n個nは2以上のメモリセルMCに対する第1の書き込み動作を予め行っておいても良い。また、第2の実施形態と第3の実施形態とは、組み合わせて実施することも出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"