"第1抵抗を介して第1電源電圧に接続され、前記第1抵抗よりも小さい抵抗値を持つ第2抵抗を介して測定対象となるアナログ信号入力端子に接続される入力ポートと、前記入力ポートにソースドレインの一端が接続される第1導電型の第1MISトランジスタと、前記入力ポートにソースドレインの一端が接続される第2導電型の第2MISトランジスタと、前記第1MISトランジスタのソースドレインの他端と前記第2MISトランジスタのソースドレインの他端を第1ノードに共通に接続する第1配線経路と、前記第1ノードの電圧をディジタル信号に変換するアナログディジタル変換回路と、前記アナログ信号入力端子から前記入力ポートまでの経路の断線有無を検出する際に実行される第1および第2サイクルとを備え、前記第1サイクルでは、前記第1および第2MISトランジスタがオフに駆動され、前記第1配線経路が前記第1電源電圧にプリチャージされ、前記第1サイクルに続いて実行される前記第2サイクルでは、前記第1および第2MISトランジスタがオンに駆動され、前記アナログディジタル変換回路による動作が行われることを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記半導体集積回路装置は、前記入力ポートと前記第1ノードの間に設けられ、前記第1および第2MISトランジスタに加えて、前記第1導電型の第3および第4MISトランジスタと、前記第2導電型の第5および第6MISトランジスタを含んだT型スイッチ回路と、第1制御信号に応じて前記第1ノードを前記第1電源電圧に接続するプリチャージ回路とを備え、前記第3MISトランジスタのソースドレイン経路は、前記第1MISトランジスタのソースドレインの他端と前記第1ノードの間に接続され、前記第4MISトランジスタのソースドレイン経路は、第2電源電圧と前記第2MISトランジスタのソースドレインの他端の間に接続され、前記第5MISトランジスタのソースドレイン経路は、前記第2MISトランジスタのソースドレインの他端と前記第1ノードの間に接続され、前記第6MISトランジスタのソースドレイン経路は、前記第2電源電圧よりも高い第3電源電圧と前記第1MISトランジスタのソースドレインの他端の間に接続され、前記第2電源電圧か前記第3電源電圧のいずれか一方は、前記第1電源電圧であり、前記第1サイクルでは、前記プリチャージ回路によって前記第1ノードが前記第1電源電圧に接続され、前記第1および第2MISトランジスタがオフに駆動され、前記第3および第5MISトランジスタがオンに駆動され、前記第4および第6MISトランジスタの内の少なくとも前記第1電源電圧とは異なる側に配置された方がオフに駆動され、前記第2サイクルでは、前記プリチャージ回路による前記第1ノードと前記第1電源電圧の接続が遮断され、前記第1、第2、第3および第5MISトランジスタがオンに駆動され、前記第4および第6MISトランジスタがオフに駆動されることを特徴とする半導体集積回路装置。請求項2記載の半導体集積回路装置において、前記半導体集積回路装置は、更に、前記断線有無を検出する前段階で実行される第3サイクルを備え、前記第3サイクルでは、前記第1、第2、第3および第5MISトランジスタがオフに駆動され、前記第4および第6MISトランジスタがオンに駆動され、前記第3サイクルから前記第1サイクルに移行する際には、前記第4および第6MISトランジスタの内の少なくとも前記第1電源電圧とは異なる側に配置された方がオフに駆動されたのちに前記第3および第5トランジスタがオンに駆動されることを特徴とする半導体集積回路装置。請求項1記載の半導体集積回路装置において、前記半導体集積回路装置は、前記入力ポートと前記第1ノードの間に設けられ、前記第1および第2MISトランジスタに加えて、前記第1導電型の第3、第4および第7MISトランジスタと、前記第2導電型の第5、第6および第8MISトランジスタを含んだイコライズ付きT型スイッチ回路を備え、前記第3MISトランジスタは、前記第1MISトランジスタのソースドレインの他端と前記第1ノードの間にソースドレイン経路が接続され、前記第4MISトランジスタは、第2電源電圧と前記第2MISトランジスタのソースドレインの他端の間にソースドレイン経路が接続され、前記第5MISトランジスタは、前記第2MISトランジスタのソースドレインの他端と前記第1ノードの間にソースドレイン経路が接続され、前記第6MISトランジスタは、前記第2電源電圧よりも高い第3電源電圧と前記第1MISトランジスタのソースドレインの他端の間にソースドレイン経路が接続され、前記第7および第8MISトランジスタは、前記第1MISトランジスタのソースドレインの他端と前記第2MISトランジスタのソースドレインの他端の間にソースドレイン経路が並列に接続され、前記第2電源電圧か前記第3電源電圧のいずれか一方は、前記第1電源電圧であり、前記第1サイクルでは、前記第4および第6MISトランジスタの内の前記第1電源電圧側に配置される方がオンに他方がオフにそれぞれ駆動され、前記第3、第5、第7および第8MISトランジスタがオンに駆動され、前記第1および第2MISトランジスタがオフに駆動され、前記第2サイクルでは、前記第1、第2、第3、第5、第7および第8MISトランジスタがオンに駆動され、前記第4および第6MISトランジスタがオフに駆動されることを特徴とする半導体集積回路装置。請求項4記載の半導体集積回路装置において、前記半導体集積回路装置は、更に、前記断線有無を検出する前段階で実行される第3サイクルを備え、前記第3サイクルでは、前記第1、第2、第3、第5、第7および第8MISトランジスタがオフに駆動され、前記第4および第6MISトランジスタがオンに駆動され、前記第3サイクルから前記第1サイクルに移行する際には、前記第4および第6MISトランジスタの他方がオフに駆動されたのちに前記第3、第5、第7および第8トランジスタがオンに駆動されることを特徴とする半導体集積回路装置。請求項4記載の半導体集積回路装置において、前記イコライズ付きT型スイッチ回路は、更に、前記第1MISトランジスタのソースドレインの他端と前記第1ノードの間にソースドレイン経路が接続される前記第1導電型の第9MISトランジスタと、前記第1MISトランジスタのゲートと前記第9MISトランジスタのゲートを前記第3電源電圧よりも高い第4電源電圧で共通に制御する昇圧回路とを備えることを特徴とする半導体集積回路装置。第1抵抗を介して第1電源電圧又は第2電源電圧に接続され、前記第1抵抗よりも小さい抵抗値を持つ第2抵抗を介して測定対象となる第1アナログ信号入力端子に接続される第1入力ポートと、第3抵抗を介して前記第1電源電圧又は前記第2電源電圧に接続され、前記第3抵抗よりも小さい抵抗値を持つ第4抵抗を介して測定対象となる第2アナログ信号入力端子に接続される第2入力ポートと、第5抵抗を介して前記第1電源電圧に接続され、前記第5抵抗よりも小さい抵抗値を持つ第6抵抗を介して測定対象となる第3アナログ信号入力端子に接続される第3入力ポートと、前記第1入力ポートと第1ノードに両端が接続される第1スイッチ回路と、前記第1ノードと第2ノードに両端が接続される第2スイッチ回路と、前記第2入力ポートと前記第2ノードに両端が接続される第3スイッチ回路と、前記第3入力ポートと前記第2ノードに両端が接続される第4スイッチ回路と、前記第1ノードの電圧をディジタル信号に変換するアナログディジタル変換回路と、前記第3アナログ信号入力端子から前記第3入力ポートまでの経路の断線有無を検出する際に実行される第1および第2サイクルとを備え、前記第2および第4スイッチ回路のそれぞれは、第1導電型の第1MISトランジスタと、第2導電型の第2MISトランジスタとを含み、前記第4スイッチ回路内の前記第1および第2MISトランジスタのソースドレインの一端は前記第3入力ポートに共通に接続され、前記第1サイクルでは、前記第4スイッチ回路内の前記第1および第2MISトランジスタがオフに駆動され、前記第4スイッチ回路内の前記第1および第2MISトランジスタのソースドレインの他端から前記第2ノードおよび前記第2スイッチ回路を介して前記第1ノードに至るまでの第1配線経路が前記第1電源電圧にプリチャージされ、前記第1サイクルに続いて実行される前記第2サイクルでは、前記第2および第4スイッチ回路がオンに駆動され、前記アナログディジタル変換回路による動作が行われることを特徴とする半導体集積回路装置。請求項7記載の半導体集積回路装置において、前記半導体集積回路装置は、更に、第1制御信号に応じて前記第1ノードを前記第1電源電圧に接続する第1プリチャージ回路を備え、前記第2および第4スイッチ回路のそれぞれは、前記第1および第2MISトランジスタからなるCMOSスイッチ回路であり、前記第1サイクルでは、前記第1プリチャージ回路によって前記第1ノードが前記第1電源電圧に接続され、前記第2スイッチ回路がオンに駆動され、前記第4スイッチ回路がオフに駆動され、前記第2サイクルでは、前記第1プリチャージ回路による前記第1ノードと前記第1電源電圧の接続が遮断され、前記第2および第4スイッチ回路がオンに駆動されることを特徴とする半導体集積回路装置。請求項7記載の半導体集積回路装置において、前記半導体集積回路装置は、更に、第1制御信号に応じて前記第1ノードを前記第1電源電圧に接続する第1プリチャージ回路と、第2制御信号に応じて前記第2ノードを前記第1電源電圧に接続する第2プリチャージ回路とを備え、前記第2および第4スイッチ回路のそれぞれは、前記第1および第2MISトランジスタからなるCMOSスイッチ回路であり、前記第1サイクルでは、前記第1および第2プリチャージ回路によって前記第1および第2ノードが前記第1電源電圧に接続され、前記第2スイッチ回路がオン又はオフに駆動され、前記第4スイッチ回路がオフに駆動され、前記第2サイクルでは、前記第1および第2プリチャージ回路による前記第1および第2ノードと前記第1電源電圧の接続が遮断され、前記第2および第4スイッチ回路がオンに駆動されることを特徴とする半導体集積回路装置。請求項7記載の半導体集積回路装置において、前記第2および第4スイッチ回路のそれぞれは、前記第1および第2MISトランジスタに加えて、前記第1導電型の第3および第4MISトランジスタと、前記第2導電型の第5および第6MISトランジスタを含んだT型スイッチ回路であり、前記第2スイッチ回路では、前記第1および第2MISトランジスタのソースドレインの一端が前記第2ノードに共通に接続され、前記第3MISトランジスタのソースドレイン経路が前記第1MISトランジスタのソースドレインの他端と前記第1ノードの間に接続され、前記第4MISトランジスタのソースドレイン経路が第3電源電圧と前記第2MISトランジスタのソースドレインの他端の間に接続され、前記第5MISトランジスタのソースドレイン経路が前記第2MISトランジスタのソースドレインの他端と前記第1ノードの間に接続され、前記第6MISトランジスタのソースドレイン経路が前記第3電源電圧よりも高い第4電源電圧と前記第1MISトランジスタのソースドレインの他端の間に接続され、前記第4スイッチ回路では、前記第3MISトランジスタのソースドレイン経路が前記第1MISトランジスタのソースドレインの他端と前記第2ノードの間に接続され、前記第4MISトランジスタのソースドレイン経路が前記第3電源電圧と前記第2MISトランジスタのソースドレインの他端の間に接続され、前記第5MISトランジスタのソースドレイン経路が前記第2MISトランジスタのソースドレインの他端と前記第2ノードの間に接続され、前記第6MISトランジスタのソースドレイン経路が前記第4電源電圧と前記第1MISトランジスタのソースドレインの他端の間に接続され、前記第3電源電圧か前記第4電源電圧のいずれか一方は、前記第1電源電圧であり、前記第2および第4スイッチ回路のそれぞれは、前記第1、第2、第3および第5MISトランジスタがオフに駆動され、前記第4および第6MISトランジスタがオンに駆動されるオフモードと、前記第1および第2MISトランジスタがオフに駆動され、前記第3および第5MISトランジスタがオンに駆動され、前記第4および第6MISトランジスタの内の少なくとも前記第1電源電圧とは異なる側に配置された方がオフに駆動される第1アシストモードと、前記第1、第2、第3および第5MISトランジスタがオンに駆動され、前記第4および第6MISトランジスタがオフに駆動されるオンモードとを備えることを特徴とする半導体集積回路装置。請求項10記載の半導体集積回路装置において、前記半導体集積回路装置は、更に、第1制御信号に応じて前記第1ノードを前記第1電源電圧に接続する第1プリチャージ回路を備え、前記第1サイクルでは、前記第1プリチャージ回路によって前記第1ノードが前記第1電源電圧に接続され、前記第2スイッチ回路が前記オンモードに制御され、前記第4スイッチ回路が前記第1アシストモードに制御され、前記第2サイクルでは、前記第1プリチャージ回路による前記第1ノードと前記第1電源電圧の接続が遮断され、前記第2および第4スイッチ回路が前記オンモードに制御されることを特徴とする半導体集積回路装置。請求項10記載の半導体集積回路装置において、前記半導体集積回路装置は、更に、第1制御信号に応じて前記第1ノードを前記第1電源電圧に接続する第1プリチャージ回路と、第2制御信号に応じて前記第2ノードを前記第1電源電圧に接続する第2プリチャージ回路とを備え、前記第1サイクルでは、前記第1および第2プリチャージ回路によって前記第1および第2ノードが前記第1電源電圧に接続され、前記第2スイッチ回路が前記オンモード又は前記第1アシストモードに制御され、前記第4スイッチ回路が前記第1アシストモードに制御され、前記第2サイクルでは、前記第1および第2プリチャージ回路による前記第1および第2ノードと前記第1電源電圧の接続が遮断され、前記第2および第4スイッチ回路が前記オンモードに制御されることを特徴とする半導体集積回路装置。請求項7記載の半導体集積回路装置において、前記第2および第4スイッチ回路のそれぞれは、前記第1および第2MISトランジスタに加えて、前記第1導電型の第3、第4および第7MISトランジスタと、前記第2導電型の第5、第6および第8MISトランジスタを含んだイコライズ付きT型スイッチ回路であり、前記第2スイッチ回路では、前記第1および第2MISトランジスタのソースドレインの一端が前記第2ノードに共通に接続され、前記第3MISトランジスタのソースドレイン経路が前記第1MISトランジスタのソースドレインの他端と前記第1ノードの間に接続され、前記第4MISトランジスタのソースドレイン経路が第3電源電圧と前記第2MISトランジスタのソースドレインの他端の間に接続され、前記第5MISトランジスタのソースドレイン経路が前記第2MISトランジスタのソースドレインの他端と前記第1ノードの間に接続され、前記第6MISトランジスタのソースドレイン経路が前記第3電源電圧よりも高い第4電源電圧と前記第1MISトランジスタのソースドレインの他端の間に接続され、前記第7および第8MISトランジスタのソースドレイン経路が前記第1MISトランジスタのソースドレインの他端と前記第2MISトランジスタのソースドレインの他端の間に並列に接続され、前記第4スイッチ回路では、前記第3MISトランジスタのソースドレイン経路が前記第1MISトランジスタのソースドレインの他端と前記第2ノードの間に接続され、前記第4MISトランジスタのソースドレイン経路が前記第3電源電圧と前記第2MISトランジスタのソースドレインの他端の間に接続され、前記第5MISトランジスタのソースドレイン経路が前記第2MISトランジスタのソースドレインの他端と前記第2ノードの間に接続され、前記第6MISトランジスタのソースドレイン経路が前記第4電源電圧と前記第1MISトランジスタのソースドレインの他端の間に接続され、前記第7および第8MISトランジスタのソースドレイン経路が前記第1MISトランジスタのソースドレインの他端と前記第2MISトランジスタのソースドレインの他端の間に並列に接続され、前記第3電源電圧か前記第4電源電圧のいずれか一方は、前記第1電源電圧であることを特徴とする半導体集積回路装置。請求項13記載の半導体集積回路装置において、前記第2および第4スイッチ回路のそれぞれは、前記第1、第2、第3、第5、第7および第8MISトランジスタがオフに駆動され、前記第4および第6MISトランジスタがオンに駆動されるオフモードと、前記第4および第6MISトランジスタの内の前記第1電源電圧側に配置される方がオンに他方がオフにそれぞれ駆動され、前記第1および第2MISトランジスタがオフに駆動され、前記第3、第5、第7および第8MISトランジスタがオンに駆動される第2アシストモードと、前記第1、第2、第3、第5、第7および第8MISトランジスタがオンに駆動され、前記第4および第6MISトランジスタがオフに駆動されるオンモードとを備え、前記第1サイクルでは、前記第2および第4スイッチ回路が前記第2アシストモードに制御され、前記第2サイクルでは、前記第2および第4スイッチ回路が前記オンモードに制御されることを特徴とする半導体集積回路装置。請求項13記載の半導体集積回路装置において、前記第2および第4スイッチ回路のそれぞれは、前記第1、第2、第3、第5、第7および第8MISトランジスタがオフに駆動され、前記第4および第6MISトランジスタがオンに駆動されるオフモードと、前記第4および第6MISトランジスタの内の前記第1電源電圧側に配置される方がオンに他方がオフにそれぞれ駆動され、前記第1および第2MISトランジスタがオフに駆動され、前記第3、第5、第7および第8MISトランジスタがオンに駆動される第2アシストモードと、前記第1、第2、第3、第5、第7および第8MISトランジスタがオンに駆動され、前記第4および第6MISトランジスタがオフに駆動されるオンモードと、前記第1、第2、第3、第5、第7および第8MISトランジスタがオンに駆動され、前記第4および第6MISトランジスタの内の前記第1電源電圧側に配置される方がオンに他方がオフにそれぞれ駆動される第3アシストモードとを備え、前記第1サイクルでは、前記第2スイッチ回路が前記第3アシストモードに制御され、前記第4スイッチ回路が前記第2アシストモードに制御され、前記第2サイクルでは、前記第2および第4スイッチ回路が前記オンモードに制御されることを特徴とする半導体集積回路装置。例えばマイクロコントローラマイコン等の半導体集積回路装置LSIに搭載されるアナログディジタル変換回路ブロックは、通常、複数チャネルのいずれかを共通のアナログディジタル変換回路ADCに接続するための複数のスイッチを備えている。図29a~cは、本発明の前提として検討した半導体集積回路装置において、それぞれ異なるスイッチの構成例を示す回路図である。図29aには、入力ノードINと出力ノードOUTの間にPMOSトランジスタMP1とNMOSトランジスタMN1のソースドレイン経路がそれぞれ並列に接続された所謂CMOSスイッチ回路CSが示されている。MN1およびMP1は、クロック信号CLKおよび反転クロック信号/CLKによって共にオン又は共にオフに制御される。図29bには、3個のNMOSトランジスタMN1,MN2,MNcと、3個のPMOSトランジスタMP1,MP2,MPcからなるT型スイッチ回路TS’が示されている。MN1,MN2は入力ノードINと出力ノードOUTの間にソースドレイン経路が直列接続され、MP1,MP2もINとOUTの間にソースドレイン経路が直列接続される。MPcはMN1,MN2の共通接続ノードの電圧VNをアナログ用電源電圧VCCAにプルアップし、MNcはMP1,MP2の共通接続ノードの電圧VPをアナログ用接地電源電圧VSSAにプルダウンする。MN1,MN2,MPcはクロック信号CLKによって制御され、MP1,MP2,MNcは反転クロック信号/CLKによって制御される。TS’がオン状態の際には、MN1,MN2,MP1,MP2がオン、MPc,MNcがオフにそれぞれ駆動される。一方、TS’がオフ状態の際には、MN1,MN2,MP1,MP2がオフ、MPc,MNcがオンにそれぞれ駆動され、VNがVCCAにプルアップされ、VPがVSSAにプルダウンされる。このような構成例を用いると、TS’がオフ状態の際にINとOUT間で高いアイソレーションを実現できる。すなわち、例えばIN側から大電流が流れた場合、ほとんどの電流はMPcやMNcを介して流れ、MN2,MP2はオフ状態を維持するため、OUT側例えばADCの入力端子となるへのリークが生じ難い。図29cには、前述した図29bの構成例にイコライズスイッチが付加されたイコライズ付きT型スイッチ回路ETS’が示されている。イコライズスイッチは、MN1,MN2の共通接続ノードとMP1,MP2の共通接続ノードの間にソースドレイン経路が並列接続されたNMOSトランジスタMN3およびPMOSトランジスタMP3から構成される。MN3はCLKで駆動され、MP3は/CLKで駆動される。例えば、図29bのTS’の場合、ADCのサンプリング動作に伴いTS’をオフからオンに遷移させると、その初期段階ではVNとVPは異電位となり、サンプリング終了間際でもVNとVPを同電位にするための電流が流れる場合がある。その電流はチャネルの入力部に接続された信号源抵抗等を介して電圧降下を発生させ、ADCの変換誤差の原因となる。図29cの構成例を用いると、ETS’のオン時にVNとVPを同電位にすることができるので、このようなADCの変換誤差が生じ難い。ところで、このようなアナログディジタル変換回路ブロックでは、近年、各チャネルの外部配線における断線有無を検出するための断線検出機能を搭載することが求められている。図30は、本発明の前提として検討した半導体集積回路装置において、そのアナログディジタル変換回路ブロック周りの主要部の構成例を示す回路図である。図30において、A[0],A[1]は、マイコン等の半導体集積回路装置LSIと外部の回路とを接続する入力ポートであり、この例では2チャネル分の入力ポートが備わっている。LSIの内部において、A[0],A[1]は、それぞれ図29bに示したようなT型スイッチ回路TS’[0],TS’[1]を介してアナログディジタル変換回路ADCの入力端子Ainに接続される。AinとVCCAの間には、クロック信号CLKa0で駆動されるプルアップ用のPMOSトランジスタMPuが設けられ、AinとVSSAの間には、クロック信号CLKb0で駆動されるプルダウン用のNMOSトランジスタMNdが設けられる。また、LSIの外部において、A[0]は、入力用の外部抵抗Ra[0]を介してチャネル[0]用の信号入力端子Vint[0]に接続されると共に、プルアップ用の外部抵抗Rb[0]を介してVCCAに接続される。同様に、A[1]は、入力用の外部抵抗Ra[1]を介してチャネル[1]用の信号入力端子Vint[1]に接続されると共に、プルアップ用の外部抵抗Rb[1]を介してVCCAに接続される。このような構成例において、チャネル[0]のアナログ信号Vint[0]をディジタル信号に変換する際には、TS’[0]がオンに、TS’[1]がオフに駆動され、チャネル[1]のアナログ信号Vint[1]をディジタル信号に変換する際には、TS’[1]がオンに、TS’[0]がオフに駆動される。この際には、あるチャネル例えばチャネル[0]を対象としたADCのサンプリング動作中に別のチャネル例えばチャネル[1]のアナログ信号が影響を及ぼさないようにするため、高いアイソレーション特性を持つT型スイッチ回路あるいはイコライズ付きT型スイッチ回路を用いることが望ましい。ここで、前述した断線検出機能とは、A[0]とVint[0]の間やA[1]とVint[1]の間の断線有無を検出する機能である。図30の例は、A[0]とVint[0]の間が断線有りであり、A[1]とVint[1]の間が断線無しである場合が示されている。まず、断線検出を行う前に、Ainの電圧Vbは予めMPuを介してVCCAにプリチャージされ、Vint[0],Vint[1]の電圧はVCCAよりも小さい電圧を入力されているものと仮定する。その後、TS’[0]のみをオンさせると、VbはVint[0]からA[0]までの外部配線が断線しているため、Rb[0]を介してVCCAとなる。次に、Vbを予めVCCAにプリチャージしたのち、TS’[1]のみをオンさせた場合を考える。このとき、外部配線は断線していないためA[1]とVint[1]の間のインピーダンスRa[1]の抵抗値は例えば0~1KΩ程度であり、A[1]とRb[1]の間のインピーダンスRb[1]の抵抗値は1MΩ程度である。Rb[1]>>Ra[1]であるため、VbはほぼVint[1]の電位となる。したがって、このVbの結果をADCによってアナログ/ディジタル変換A/D変換することで、断線の有無を判断することができる。例えば、デジタルコードでVCCAが出力されれば断線と判断され、デジタルコードでVint[0]やVint[1]のデジタルコードが出力されれば断線無しと判断される。しかしながら、図30で述べたような構成ならびに動作を用いて断線検出を行うと、信頼性が高い断線検出を行えない場合があることが本発明者等によって見出された。図31は、図30の構成例を用いて断線検出を行う場合の動作例を示す波形図である。図31に示すように、チャネル[0]を対象とした断線検出を行う前に、Vbの電位はMPuによってVCCAにプリチャージされる。このときTS’[0]のオフ状態に伴い、そのVNおよびVPはそれぞれVCCAおよびVSSAであるため、VPとVbの電位が異なる。断線検出の開始に伴いTS’[0]がオンに遷移すると、VPを充電するために電流ITが流れる。その電流ITは抵抗Rb[0]で電圧降下を引き起こし、VCCAに対してIT×Rb[0]分のA/D変換誤差を引き起こす。その結果、断線検出の結果に誤りが生じる恐れがある。ここで、仮にADCのサンプリング周期を長くできるのであれば、Vbは所定の時定数でVCCAに収束するため問題なく断線検出を行うことが可能である。しかしながら、アナログディジタル変換回路ブロックの高速化のためには、サンプリング周期の長期化は望ましくない。勿論、断線検出時のみでADCのサンプリング周期を長くするようなことも可能である。ただし、この場合、多チャネル化が進むほど断線検出の所要時間が飛躍的に増大することに加えて、専用のタイミングクロックによる専用の制御シーケンスを別途設ける必要があり、回路面積の増大や制御の複雑化を招く恐れがある。また、例えば自動車用途等では、バッテリによって生成され、意図せずに入力ポートに注入された大電流をMPc,MNcで引き抜くことが求められる場合があり、この場合、MPc,MNcのトランジスタサイズが大きくなる。そうすると、VbがVCCAに収束するまでの時定数が非常に大きくなり、断線検出の所要時間が飛躍的に増大することになる。更に、このような問題は、アナログディジタル変換回路ブロックの多チャネル化、高速化に加えて、高精度化が進むほどより顕著なものとなる。すなわち、図30の構成例では、通常のA/D変換の際に、抵抗RaRa[0],Ra[1]と抵抗RbRb[0],Rb[1]の比率に応じた誤差が生じるため、高精度化を図るためには、Raに比べてRbの大きさをより大きくすることが望ましい。そうすると、前述した電流ITとRbによる電圧降下が大きくなり、加えてVbがVCCAに回復するまでの時定数も大きくなるため、信頼性が高い断線検出がより困難となり得る。本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、アナログディジタル変換回路ブロックを備えた半導体集積回路装置において、信頼性の高い断線検出を実現することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。本実施の形態による半導体集積回路装置は、入力ポートと、当該入力ポートにソースドレインの一端が共通接続される第1および第2MISトランジスタと、第1および第2MISトランジスタのソースドレインの他端を第1ノードに共通接続する第1配線経路と、アナログディジタル変換回路とを備え、第1および第2サイクルを実行するものである。入力ポートは、第1外部抵抗を介して第1電源電圧に接続され、第1外部抵抗よりも小さい抵抗値を持つ第2外部抵抗を介して測定対象となるアナログ信号入力端子に接続される。第1MISトランジスタと第2MISトランジスタは、異なる導電型を持つ。アナログディジタル変換回路は、第1ノードの電圧をディジタル信号に変換する。第1および第2サイクルは、アナログ信号入力端子から入力ポートまでの経路の断線有無を検出する際に第1、第2の順で実行される。第1サイクルでは、第1および第2MISトランジスタがオフに駆動され、第1配線経路が第1電源電圧にプリチャージされる。第2サイクルでは、第1および第2MISトランジスタがオンに駆動され、アナログディジタル変換回路による動作が行われる。このような半導体集積回路装置を用いると、断線有りの場合、第1サイクルから第2サイクルに移行する時点で第1および第2MISトランジタのそれぞれの両端には電位差が生じていないため、第1外部抵抗には殆ど電流が流れない。これにより、第1外部抵抗の電圧降下に伴うアナログディジタル変換回路の変換誤差を低減できるため、信頼性の高い断線検出が実現可能になる。本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、アナログディジタル変換回路ブロックを備えた半導体集積回路装置において、信頼性の高い断線検出が実現可能になる。以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等個数、数値、量、範囲等を含むに言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素要素ステップ等も含むは、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のCMOS相補型MOSトランジスタ等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、MISFETMetalInsulatorSemiconductorFieldEffectTransistorの一例としてMOSFETMetalOxideSemiconductorFieldEffectTransistorMOSトランジスタと略すを用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。図面において、Pチャネル型MOSトランジスタPMOSトランジスタにはゲートに丸印の記号を付すことで、Nチャネル型MOSトランジスタNMOSトランジスタと区別することとする。図面にはMOSトランジスタの基板電位の接続は特に明記していないが、MOSトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。実施の形態1《半導体集積回路装置の全体構成》図1は、本発明の実施の形態1による半導体集積回路装置において、その概略構成の一例を示すブロック図である。図1に示す半導体集積回路装置LSIは、例えば、1個の半導体チップ上に形成されたマイコン等であり、アナログディジタル変換回路ブロックADCBK、ディジタル回路ブロックDGBK、クロック信号生成回路PLL、および周辺回路PERI1,PERI2等を備えている。DGBKには、外部端子からディジタル用電源電圧VDDとディジタル用接地電源電圧VSSが供給される。ADCBKには、外部端子からアナログ用電源電圧VCCAとアナログ用接地電源電圧VSSAが供給される。特に限定はされないが、VCCAは5V等であり、VDDは1.5V等である。DGBKは、プロセッサ回路CPUと、CPUとの間でCPUバスBS_CPUを介して接続されるリードオンリーメモリROM、ランダムアクセスメモリRAM、ロジック回路LOG、および不揮発性メモリ例えばフラッシュメモリNVM等を備えている。また、DGBKは、PERI1,PERI2が接続される周辺バスBS_PERIと、BS_CPUとBS_PERIとの間の通信を制御するバスコントローラ回路BSCを備えている。CPUは、PLLからのクロック信号を受けて動作し、制御ラインLN_CTLを介してROM、RAM、LOG、NVM、PERI1,PERI2を適宜制御する。ADCBKは、マルチプレクサ回路MPX、アナログディジタル変換回路ADC、データレジスタREG_ADC、およびサンプリングホールド制御回路SHC等を備えている。MPXは、複数チャネルここでは8チャネルの外部端子入力ポートA[0]~A[7]の中からいずれか1個のチャネルを選択しADCに出力する。ADCは、サンプリングホールド回路SHと、ADCコア回路ADCCRを備えている。SHは、MPXによって選択されたチャネルのアナログ信号を容量等によって保持する。この際に、SHCは、PLLからのクロック信号に応じてSHでの保持周期サンプリング周期を制御する。特に限定はされないが、サンプリング周期は1μs/チャネル等である。ADCCRは、コンパレータ回路等を備え、SHによって保持されたアナログ信号をnビットのディジタル信号D[0],D[1],...,D[n-1]に変換し、REG_ADCに格納する。REG_ADCに格納されたディジタル信号は、BS_CPUを介してCPU等によって適宜読み出される。ADCCRの構成は、特に限定はされないが、代表的にはSAR逐次比較型、Δ-Σ型、パイプライン型等が知られている。ここで、特に限定はされないが、CPUは、BS_CPUを介してADCBKの動作シーケンスを適宜制御する。例えば、MPXに対しては、MPX内に含まれる各スイッチ回路を適宜制御することで、いずれか1個のチャネルを選択させたり、あるいはサンプリング周期毎に各チャネルを順番に切り替えながら選択させたり、更に、詳細は後述するが断線検出に伴う所定の制御を行わせる。また、SHCに対しては、サンプリング周期の設定等を行う。なお、これらの動作シーケンスの制御は、勿論、ADCBK内に複数の動作シーケンスを実行するシーケンサ回路等を搭載して行うことも可能である。この場合、CPUは、当該シーケンサ回路等に対して動作シーケンスの指定等を行う。《アナログディジタル変換回路ブロックの主要部の構成[1]》図2は、本発明の実施の形態1による半導体集積回路装置において、それに含まれるアナログディジタル変換回路ブロック周りの主要部の構成例を示す概略図である。図2では、図1のアナログディジタル変換回路ブロックADCBKにおけるマルチプレクサ回路MPX周りの構成例が示されている。図1では8チャネル分の入力ポートを備えていたが、図2では簡略化して5チャネル分の入力ポートA[0]~A[4]を備えるものとする。図2のマルチプレクサ回路MPX1は、A[0]~A[4]のいずれかをアナログディジタル変換回路ADCの入力端子Ainに接続する5個のT型スイッチ回路TS[0]~TS[4]と、AinをVCCAにプルアップするPMOSトランジスタMPuと、AinをVSSAにプルダウンするNMOSトランジスタMNdを備えている。MPu,MNdは、プルアッププルダウン回路PUPDを構成する。半導体集積回路装置LSIの外部において、入力ポートA[k]k=0,1,...,4は、入力用の外部抵抗Ra[k]を介してチャネル[k]用の信号入力端子Vint[k]に接続されると共に、プルアップ用の外部抵抗Rb[k]を介してVCCAに接続される。図2の構成例では、チャネル[0]用のVint[0]とA[0]の間に断線が生じているものとする。《T型スイッチ回路の構成および動作》図3は、図2のアナログディジタル変換回路ブロックにおいて、そのT型スイッチ回路周りの詳細な構成例を示す回路図である。図3に示すように、各チャネル[k]に含まれるT型スイッチ回路TS[k]は、図29bや図30に示したT型スイッチ回路TS’と同様のPMOSトランジスタMP1,MP2,MPcおよびNMOSトランジスタMN1,MN2,MNcを備えるが、各トランジスタのオンオフ制御信号がTS’とは異なっている。図3の構成例では、TS[k]に対して3系統のクロック信号CLKa1,CLKb1,CLKc1ならびに各反転クロック信号/CLKa1,/CLKb1,/CLKc1が供給されている。CLKa1はMN1のゲートに供給され、/CLKa1はMP1のゲートに供給される。CLKb1はMN2のゲートに供給され、/CLKb1はMP2のゲートに供給される。CLKc1はMPcのゲートに供給され、/CLKc1はMNcのゲートに供給される。また、プルアッププルダウン回路PUPDを構成するMPuのゲートにはクロック信号CLKa0が供給され、PUPDを構成するMNdのゲートにはクロック信号CLKb0が供給される。図3に示すようなT型スイッチ回路TS[k]を用いると、各クロック信号を適宜制御することで図4a~cに示すような動作モードが実現可能になる。図4a~cは、図3のT型スイッチ回路を用いた場合のそれぞれ異なる動作モードを示す模式図である。図4aは、オフモードであり、MN1,MN2,MP1,MP2がオフに、MPc,MNcがオンに駆動される。この場合、CLKa1,CLKb1は共に‘L’レベルであり、CLKc1は‘L’レベルである。オフモードでは、図29bや図30に示したT型スイッチ回路TS’と同様に、MN1,MN2の共通接続ノードの電圧VNがVCCAにプリチャージされ、MP1,MP2の共通接続ノードの電圧VPがVSSAにプリチャージされる。図4cは、オンモードであり、図29bや図30のTS’と同様に、MN1,MN2,MP1,MP2がオンに、MPc,MNcがオフに駆動される。この場合、CLKa1,CLKb1は共に‘H’レベルであり、CLKc1は‘H’レベルである。図4bは、断線検出アシストモードであり、図29bや図30のTS’では実現できないモードである。断線検出アシストモードでは、MN1,MP1,MPc,MNcがオフに、MN2,MP2がオンに駆動される。この場合、CLKa1は‘L’レベルであり、CLKb1は‘H’レベルであり、CLKc1は‘H’レベルである。なお、ここでは3系統のクロック信号を用いたが、図4a~cから判るように、場合によってはCLKb1とCLKc1を共通化して2系統のクロック信号とすることも可能である。《アナログディジタル変換回路ブロックの主要部の動作[1]》図5は、図2のアナログディジタル変換回路ブロックにおいて、その断線検出時の動作例を示す波形図である。図5に示すように、断線検出の際には、T型スイッチ回路TS[k]をオフモードから断線検出アシストモードを介してオンモードに遷移させる。TS[k]がオフモードの際には、プルアッププルダウン回路PUPD内のMPu,MNdもオフとなっており、ADCの入力端子Ainの電圧Vbは不定となる。ただし、通常は、その前段階において、前回の測定に伴うAinの値をリセットするため、VbはMNdを介してVSSAレベルに駆動される。また、TS[k]がオフモードの際には、前述したように、電圧VNはVCCAに、電圧VPはVSSAに制御されている。次いで、TS[k]は断線検出アシストモードに移行する。断線検出アシストモードでは、PUPDにおけるCLKa0が‘L’レベルに駆動され、VbはMPuを介してVCCAにプルアップされる。また、TS[k]においてMP2はオンに駆動されているため、MPuならびにMP2を介してVPもVCCAに充電される。その結果、Vb,VN,VP共にVCCAとなる状態が構築される。なお、TS[k]をオフモードから断線検出アシストモードに遷移させる際には、図5に示すように、CLKb1の変化をCLKc1の変化よりも時間Tdlyだけ遅らせるすなわちMNc,MPcをオフにしたのちMN2,MP2をオンにすることが望ましい。これによってVCCAからVSSAへのショートを防ぐことができる。この観点で、クロック信号は、前述したように2系統とすることも可能であるが3系統とする方がより望ましい。ただし、例えば遅延回路を設け、CLKc1を遅延させてCLKb1を生成することなどで2系統とすることも可能である。続いて、TS[k]はオンモードに移行する。オンモードでは、PUPD内のMPu,MNdはオフとなり、入力ポートA[k]がTS[k]を介してAinに接続される。この際に、断線が存在するA[0]の電圧Vaは、Rb[0]を介してVCCAとなっており、加えて断線検出アシストモードに伴いVPもVSSAではなくVCCAとなっているため、図31に示したようなRb[0]を介した充電電流は流れない。その結果、Rb[0]を介した電圧降下は生じず、ADCの変換誤差は生じない。VbをADCによりA/D変換するとVCCAのデジタルコードが出力される。この結果は断線有りを示す。なお、チャネル[k]が断線無しの場合には、通常、Ra[k]例えば0~1KΩ<<Rb[k]例えば1MΩであるためVb=Vint[k]となる。この値をA/D変換すると、Vint[k]のデジタルコードが出力され、断線無しと判断される。《本実施の形態1による主要な効果》以上のように、断線検出アシストモードを設け、T型スイッチ回路の中間ノードVN,VPを予めVCCAに設定しておくことで、断線有り時に高抵抗のRb[k]に伴い生じ得る電圧降下IRドロップを抑制できる。その結果、断線有無の誤判定が防止でき、信頼性の高い断線検出が実現可能になる。更に、断線検出に伴いサンプリング周期を長くする必要性が無いことからアナログディジタル変換回路ブロックADCBKの高速化に寄与でき、また、Rb[k]の更なる高抵抗化も図れることからADCBKの高精度化にも寄与できる。なお、ここでは、断線検出用としてプルアッププルダウン回路PUPDを設けたが、PUPDは断線検出時以外にも使用することが可能である。例えば、前サイクルのA/D変換動作に伴い残留した各経路上の電荷をリセットしたい場合や、あるいはAinをVCCA又はVSSAとしてADCの動作確認を行いたい場合等で用いることが可能である。また、図4bに示した断線検出アシストモードでは、MPc,MNc共にオフとしたが、場合によってはMPcの方をオンとすることも可能である。ただし、この場合、MPcとMNcに個別のクロック信号が必要とされるため、制御を単純化するためにはMPc,MNc共にオフとする方が望ましい。更に、ここではT型スイッチ回路を前提としたが、本実施の形態は必ずしもT型スイッチ回路に限られるものではない。すなわち、本実施の形態の本質的な特徴は、断線検出を開始する時点で、一端が入力ポートA[k]に接続されるトランジスタスイッチの両端に電位差を持たせないようにしたことにある。この際に、仮に当該トランジスタスイッチとAinの間の経路上に他のトランジスタスイッチが存在する場合にも、当該他のトランジスタスイッチの両端に電位差を持たせないようにしたことにある。これにより、各トランジスタスイッチがオンとなった際に高抵抗のRb[k]に電流が流れないようになる。実施の形態2《アナログディジタル変換回路ブロックの主要部の構成[2]》図6は、本発明の実施の形態2による半導体集積回路装置において、それに含まれるアナログディジタル変換回路ブロック周りの主要部の構成例を示す概略図である。図6では、図1のアナログディジタル変換回路ブロックADCBKにおけるマルチプレクサ回路MPX周りの構成例が示されている。前述した図2は、各入力ポートが1個のT型スイッチ回路TS[k]を介してアナログディジタル変換回路ADCの入力端子Ainに接続される構成となっていたが、図6は、各入力ポート毎に、1個、2個又は3個のスイッチ回路を介してAinに接続される構成となっている。図6のマルチプレクサ回路MPX2において、4個の入力ポートA[0]~A[3]は、それぞれ1個のスイッチ回路SW[0]~SW[3]を介してAinに接続される。N-1個の入力ポートA[4,1]~A[4,N-1]は、それぞれ1個のスイッチ回路SW[4,1]~SW[4,N-1]を介して共通のスイッチ回路SW[4]の一端に接続され、SW[4]を介してAinに接続される。すなわち、2個のスイッチ回路を介してAinに接続される。N個の入力ポートA[4,N,1]~A[4,N,N]は、それぞれ1個のスイッチ回路SW[4,N,1]~SW[4,N,N]を介して共通のスイッチ回路SW[4,N]の一端に接続され、SW[4,N]を介してSW[4]の一端に接続され、SW[4]を介してAinに接続される。すなわち、3個のスイッチ回路を介してAinに接続される。図6のように、ツリー状に分岐されると共に各入力ポート毎にツリーの階層が異なるようなスイッチ回路を用いた回路方式を、ここではサブコモン化方式と呼ぶことにする。サブコモン化方式は、特に、多くの入力ポートが必要とされ、かつ高速性が必要とされるチャネルと低速でもよいチャネルが混在するようなシステムに対して有益な方式である。例えば図6において、A[0]~A[3]はAinまでの経路にスイッチ回路が1個しか存在せず、並列に接続されるスイッチ回路も5個しかない。この経路の時定数は、Ronスイッチ回路1個のオン抵抗×5CLCL:1個のスイッチ回路の負荷容量であり、時定数が小さいため高速変換経路として使用できる。一方、A[4,N,1]~A[4,N,N]はAinまでの経路にスイッチ回路が3個存在し、並列に接続されるスイッチ回路は2N5個となる。この経路の時定数はおおよそ3Ron×2N5CLであり、時定数が大きいため低速変換経路として使用できる。このようにして、高速ポートはA[0]~A[3]、中速ポートはA[4,1]~A[4,N-1]、低速ポートはA[4,N,1]~A[4,N,N]と分類することができる。サブコモン化方式を用いずにすなわち図2のような構成例によって同一チャネル数を実現する場合と比較すると、サブコモン化方式を用いることで、高速ポートの時定数をより削減できることから速度の上限を上げることができる。《アナログディジタル変換回路ブロックの主要部の構成および動作[2a]》図7は、図6のアナログディジタル変換回路ブロックにおいて、そのマルチプレクサ回路周りの詳細な構成例を示す回路図である。図7に示すマルチプレクサ回路MPX2aは、図6のMPX2内のSW[0]~SW[4],SW[4,1]~SW[4,N],SW[4,N,1]~SW[4,N,N]がそれぞれ図29aに示したようなCMOSスイッチ回路CS[0]~CS[4],CS[4,1]~CS[4,N],CS[4,N,1]~CS[4,N,N]で構成されたものとなっている。また、MPX2aは、アナログディジタル変換回路ADCの入力端子Ainに接続されたプルアッププルダウン回路PUPDを備えている。PUPDは、クロック信号CLKa0に応じてAinをVCCAにプルアップするPMOSトランジスタMPuと、クロック信号CLKb0に応じてAinをVSSAにプルダウンするNMOSトランジスタMNdを備える。図8は、図7のアナログディジタル変換回路ブロックにおける断線検出時の動作例を示すシーケンス図である。ここでは、図7の入力ポートA[4,N,N]に繋がる外部配線に断線が有り、この断線を検出する場合を例に説明を行う。図7のようにCMOSスイッチ回路によるサブコモン化方式を用いた構成例においても、実施の形態1の場合と同様に、断線検出を開始する時点で、入力ポートA[k]とAinの間の経路に存在する各トランジスタスイッチの両端に電位差を生じさせないような制御を行うことが有益となる。そこで、図8に示すように、断線検出を開始する前に断線検出アシスト期間を設ける。断線検出アシスト期間では、CS[4,N,N]の一端からAinまでの経路をVCCAに充電するため、CS[4,N]およびCS[4]がオンに駆動されると共にCLKa0を‘L’レベルとすることでPUPD内のMPuがオンに駆動される。この際に、CS[4,N,N]はオフであり、また、MPuによる充電速度を早めるためその他のスイッチ回路もオフである。そして、この断線検出アシスト期間の後に、MPuをオフに戻し、CS[4,N,N]をオフからオンに遷移させることで断線検出が開始される。入力ポートA[4,N,N]に繋がる外部配線に断線が有った場合、この断線検出を開始した時点でCS[4,N,N]の両端の電位は共にVCCAになっているため、A[4,N,N]をVCCAにプルアップしている抵抗Rb[4,N,N]には電流が殆ど流れない。その結果、Rb[4,N,N]によるIRドロップは殆ど生じず、断線有無の誤判定が防止でき、信頼性の高い断線検出が実現可能になる。以上、本実施の形態2の半導体集積回路装置を用いることで、実施の形態1と同様な効果が得られることに加えて、多チャネル化した場合でも高速性を確保できるアナログディジタル変換回路ブロックを実現可能になる。実施の形態3《アナログディジタル変換回路ブロックの主要部の構成および動作[2b]》図9は、本発明の実施の形態3による半導体集積回路装置において、図6のアナログディジタル変換回路ブロックにおけるマルチプレクサ回路周りの詳細な構成例を示す回路図である。図9に示すマルチプレクサ回路MPX2bは、図7のマルチプレクサ回路MPX2aと比較して、3個のプルアッププルダウン回路PUPD1~PUPD3を備えている点が異なっている。PUPD1~PUPD3のそれぞれは、図7の場合と同様に、クロック信号CLKa0で制御されるプルアップ用のPMOSトランジスタMPuと、クロック信号CLKb0で制御されるプルダウン用のNMOSトランジスタMNdを備えている。PUPD1~PUPD3は、前述したサブコモン化方式に伴うツリーの各階層に1個ずつ接続される。PUPD1は図7と同様にADCの入力端子Ainの電圧Vb1をプルアップ/プルダウンし、PUPD2はCMOSスイッチ回路CS[4]とCS[4,j]j=1~Nの間のノードの電圧Vb2をプルアップ/プルダウンし、PUPD3はCS[4,N]とCS[4,N,j]の間のノードの電圧Vb3をプルアップ/プルダウンする。図10は、図9のアナログディジタル変換回路ブロックにおける断線検出時の動作例を示すシーケンス図である。ここでは、図9の入力ポートA[4,N,N]に繋がる外部配線に断線が有り、この断線を検出する場合を例に説明を行う。図10では、図8の場合と同様に、断線検出を開始する前に断線検出アシスト期間が設けられる。断線検出アシスト期間では、CS[4,N,N]の一端からAinまでの経路をVCCAに充電するため、CS[4,N]およびCS[4]がオンに駆動されると共にCLKa0を‘L’レベルとすることでPUPD1~PUPD3内のMPuが全てオンに駆動される。この際に、CS[4,N,N]はオフであり、また、その他のスイッチ回路もオフである。この断線検出アシスト期間の後は、PUPD1~PUPD3内のMPuがオフに戻され、図8の場合と同様にCS[4,N,N]をオフからオンに遷移させることで断線検出が開始される。図9の構成例図10の動作例を用いると、図7の構成例図8の動作例を用いる場合と比較して、例えば断線検出アシスト期間の長さを短縮することが可能になる。すなわち、図7の構成例では、1個のプルアッププルダウン回路によって2個のスイッチ回路を介した3個の経路に伴う寄生容量を充電する必要があったが、図9の構成例では、その約1/3の寄生容量を1個のプルアッププルダウン回路によって充電すればよく、充電時間を早めることができる。また、別の観点として、仮に図9と図7で断線検出アシスト期間の長さを同一とするのであれば、その分、例えばPUPD1の各トランジスタサイズを小さくすることが可能になる。これによって、PUPD1に伴う寄生容量が小さくなり、高速ポートA[0]~A[3]の時定数を更に小さくできるため、アナログディジタル変換回路ブロックの更なる高速化が図れる。図11は、図10とは異なる断線検出時の動作例を示すシーケンス図である。図10では、断線検出アシスト期間において、CMOSスイッチ回路CS[4],CS[4,N]がオンに制御されたが、図11では、CS[4],CS[4,N]がCS[4,N,N]と共にオフに制御され、その後、断線検出を開始する際に、CS[4],CS[4,N],CS[4,N,N]が全てオンに制御される。図9の構成例は、図7の構成例と異なり、スイッチ回路で挟まれた各経路にプルアッププルダウン回路PUPD1~PUPD3が設けられるため、断線検出アシスト期間において各スイッチ回路がオフに制御された場合でもトランジスタスイッチで挟まれた各経路をVCCAに充電することが可能である。図11の動作例を用いると、図10の動作例と比較して、各CMOSスイッチ回路の制御を単純化することが可能になる。すなわち、図11では、断線検出アシスト期間において全てのCMOSスイッチ回路をオフに制御すると共に各プルアッププルダウン回路にプルアップ動作を行わせ、断線検出の開始時に当該プルアップ動作を停止すると共に検出対象の入力ポートとAinの間の経路上のCMOSスイッチ回路を全てオンに制御すればよい。以上、本実施の形態3の半導体集積回路装置を用いることで、実施の形態2と同様な効果が得られることに加えて、断線検出に要する期間の短縮や、あるいはアナログディジタル変換回路ブロックの更なる高速化が実現可能になる。なお、ここでは、各プルアッププルダウン回路PUPD1~PUPD3に対して共通のクロック信号CLKa0,CLKb0を設けたが、各プルアッププルダウン回路毎に個別のクロック信号を設けることも可能である。すなわち、例えば入力ポートA[0]の断線検出を行う際には、PUPD2,PUPD3は必ずしもプルアップ動作を行う必要はない。実施の形態4《アナログディジタル変換回路ブロックの主要部の構成および動作[2c]》図12は、本発明の実施の形態4による半導体集積回路装置において、図6のアナログディジタル変換回路ブロックにおけるマルチプレクサ回路周りの詳細な構成例を示す回路図である。図12に示すマルチプレクサ回路MPX2cは、図7の変形例となっており、図7のMPX2a内の各CMOSスイッチ回路が図3および図4で説明したようなT型スイッチ回路に置き換わった構成となっている。すなわち、図12のMPX2cは、プルアッププルダウン回路PUPDと、T型スイッチ回路TS[0]~TS[4],TS[4,1]~TS[4,N],TS[4,N,1]~TS[4,N,N]を備えている。図13は、図12のアナログディジタル変換回路ブロックにおける断線検出時の動作例を示すシーケンス図である。ここでは、図12の入力ポートA[4,N,N]に繋がる外部配線に断線が有り、この断線を検出する場合を例に説明を行う。図13では、まず、初期状態として、クロック信号CLKa0の‘H’レベル、クロック信号CLKb0の‘L’レベルに伴いPUPD内のPMOSトランジスタMPuおよびNMOSトランジスタMNdがオフに制御され、また各T型スイッチ回路は全てオフモードに制御されている。オフモードでは、図4aに示したように、T型スイッチ回路内の各中間ノードの電圧VN,VPはVCCA,VSSAに固定されている。次いで、断線検出アシスト期間に移行する。断線検出アシスト期間では、CLKa0が‘L’レベルに遷移し、MPuを介したプルアップ動作が行われる。この際に、TS[4],TS[4,N]は図4cに示したオンモードに制御され、TS[4,N,N]は図4bに示した断線検出アシストモードに制御される。これによって、TS[4,N,N]においてA[4,N,N]に一端が接続されるトランジスタ図4bのMN1,MP1に該当の他端電圧VN,VPに該当はVCCAにプリチャージされる。その後、MPuを介したプルアップ動作を停止すると共にTS[4,N,N]をオンモードに遷移させることでアナログディジタル変換回路ADCを用いた断線検出が開始される。この開始の時点では、TS[4,N,N]内のMN1,MP1の両端に電位差は生じていないため、抵抗Rb[4,N,N]を介したIRドロップは殆ど生じない。その結果、断線有無の誤判定が防止でき、信頼性の高い断線検出が実現可能になる。以上、本実施の形態4の半導体集積回路装置を用いることで、実施の形態2の場合と同様な効果を得ることが可能になる。また、実施の形態2の場合と比較して、ここではT型スイッチ回路を用いているため、図30等で述べたように、例えば通常のA/D変換動作時における各チャネル間のリーク等を低減でき、ADCの変換精度を向上させること等が可能になる。実施の形態5《アナログディジタル変換回路ブロックの主要部の構成および動作[2d]》図14は、本発明の実施の形態5による半導体集積回路装置において、図6のアナログディジタル変換回路ブロックにおけるマルチプレクサ回路周りの詳細な構成例を示す回路図である。図14に示すマルチプレクサ回路MPX2dは、図12のマルチプレクサ回路MPX2cと比較して、3個のプルアッププルダウン回路PUPD1~PUPD3を備えている点が異なっている。PUPD1~PUPD3のそれぞれは、図12の場合と同様に、クロック信号CLKa0で制御されるプルアップ用のPMOSトランジスタMPuと、クロック信号CLKb0で制御されるプルダウン用のNMOSトランジスタMNdを備えている。PUPD1は図12と同様にADCの入力端子Ainの電圧Vb1をプルアップ/プルダウンし、PUPD2はT型スイッチ回路TS[4]とTS[4,j]j=1~Nの間のノードの電圧Vb2をプルアップ/プルダウンし、PUPD3はTS[4,N]とTS[4,N,j]の間のノードの電圧Vb3をプルアップ/プルダウンする。図15は、図14のアナログディジタル変換回路ブロックにおける断線検出時の動作例を示すシーケンス図である。ここでは、図14の入力ポートA[4,N,N]に繋がる外部配線に断線が有り、この断線を検出する場合を例に説明を行う。図15では、図13の場合と同様に、断線検出を開始する前に断線検出アシスト期間が設けられる。断線検出アシスト期間では、TS[4,N,N]の一端からAinまでの経路をVCCAに充電するため、TS[4,N]およびTS[4]がオンモードに駆動されると共にCLKa0を‘L’レベルとすることでPUPD1~PUPD3内のMPuが全てオンに駆動される。この際に、TS[4,N,N]は図4bに示したような断線検出アシストモードであり、また、その他のスイッチ回路はオフモードか場合によっては断線検出アシストモードとすることも可能である。この断線検出アシスト期間の後は、PUPD1~PUPD3内のMPuがオフに戻され、図13の場合と同様にTS[4,N,N]を断線検出アシストモードからオンモードに遷移させることで断線検出が開始される。図16は、図15とは異なる断線検出時の動作例を示すシーケンス図である。図15では、断線検出アシスト期間において、T型スイッチ回路TS[4],TS[4,N]がオンモードに制御されたが、図16では、TS[4],TS[4,N]がTS[4,N,N]と共に断線検出アシストモードに制御され、その後、断線検出を開始する際に、TS[4],TS[4,N],TS[4,N,N]が全てオンモードに制御される。図14の構成例は、図12の構成例と異なり、スイッチ回路で挟まれた各経路にPUPD1~PUPD3が設けられるため、断線検出アシスト期間において各スイッチ回路が断線検出アシストモードに制御された場合でも、TS[4],TS[4,N]内にVCCA以外のノードを作ることなく各経路をVCCAに充電することが可能である。以上、本実施の形態5の半導体集積回路装置を用いることで、実施の形態4と同様な効果が得られることに加えて更に、実施の形態3図9、図10の場合と同様に、断線検出に要する期間の短縮や、あるいはアナログディジタル変換回路ブロックの更なる高速化が実現可能になる。また、図16の動作例を用いることで、実施の形態3図11の場合と同様に、断線検出の際の制御を単純化することが可能になる。実施の形態6《イコライズ付きT型スイッチ回路の構成および動作[1]》図17は、本発明の実施の形態6による半導体集積回路装置において、そのアナログディジタル変換回路ブロック内の各スイッチ回路周りの構成例を示す回路図である。図17には、図29cに示したイコライズ付きT型スイッチ回路ETS’と同様に、PMOSトランジスタMP1~MP3,MPcおよびNMOSトランジスタMN1~MN3,MNcを備えたイコライズ付きT型スイッチ回路ETS[k]が示されている。ただし、図17のETS[k]は、図29cのETS’とは各トランジスタのオンオフ制御信号が異なっている。図17の構成例では、ETS[k]に対して4系統のクロック信号CLKa1,CLKb1,CLKc1,CLKd1ならびにCLKa1,CLKb1の反転クロック信号/CLKa1,/CLKb1が供給されている。CLKa1はMN1のゲートに供給され、/CLKa1はMP1のゲートに供給される。CLKb1はMN2,MN3のゲートに供給され、/CLKb1はMP2,MP3のゲートに供給される。CLKc1はMPcのゲートに供給され、CLKd1はMNcのゲートに供給される。図17に示すようなイコライズ付きT型スイッチ回路ETS[k]を用いると、各クロック信号を適宜制御することで図18a~dに示すような動作モードが実現可能になる。図18a~dは、図17のイコライズ付きT型スイッチ回路を用いた場合のそれぞれ異なる動作モードを示す模式図である。図18aは、オフモードであり、図29cのETS’と同様に、MN1~MN3,MP1~MP3がオフに、MPc,MNcがオンに駆動される。この場合、CLKa1,CLKb1は共に‘L’レベルであり、CLKc1は‘L’レベルであり、CLKd1は‘H’レベルである。オフモードでは、MN1,MN2の共通接続ノードの電圧VNがVCCAにプリチャージされ、MP1,MP2の共通接続ノードの電圧VPがVSSAにプリチャージされる。図18bは、オンモードであり、図29cのETS’と同様に、MN1~MN3,MP1~MP3がオンに、MPc,MNcがオフに駆動される。この場合、CLKa1,CLKb1は共に‘H’レベルであり、CLKc1は‘H’レベルであり、CLKd1は‘L’レベルである。オンモードでは、MN1,MN2の共通接続ノードとMP1,MP2の共通接続ノードがイコライズスイッチMP3,MN3によって接続されるため、図29cで述べたように、アナログディジタル変換回路ADCの変換誤差を低減できる。図18cは、自己断線検出アシストモードであり、図29cでは実現できないモードである。自己断線検出アシストモードでは、MN1,MP1,MNcがオフに、MN2,MP2,MN3,MP3,MPcがオンに駆動される。この場合、CLKa1は‘L’レベルであり、CLKb1は‘H’レベルであり、CLKc1は‘L’レベルであり、CLKd1は‘L’レベルある。図18dは、自己プルアップモードであり、図29cでは実現できないモードである。自己プルアップモードでは、MNcがオフに、MN1~MN3,MP1~MP3,MPcがオンに駆動される。この場合、CLKa1,CLKb1は‘H’レベルであり、CLKc1は‘L’レベルであり、CLKd1は‘L’レベルある。《アナログディジタル変換回路ブロックの主要部の構成および動作[2e]》図19は、本発明の実施の形態6による半導体集積回路装置において、図6のアナログディジタル変換回路ブロックにおけるマルチプレクサ回路周りの詳細な構成例を示す回路図である。図19に示すマルチプレクサ回路MPX2eは、図6のMPX2内のSW[0]~SW[4],SW[4,1]~SW[4,N],SW[4,N,1]~SW[4,N,N]がそれぞれ図17に示したようなイコライズ付きT型スイッチ回路ETS[0]~ETS[4],ETS[4,1]~ETS[4,N],ETS[4,N,1]~ETS[4,N,N]で構成されたものとなっている。また、これまでの各実施の形態で述べたようなプルアッププルダウン回路は備えていない。図20は、図19のアナログディジタル変換回路ブロックにおける断線検出時の動作例を示すシーケンス図である。ここでは、図19の入力ポートA[4,N,N]に繋がる外部配線に断線が有り、この断線を検出する場合を例に説明を行う。図19では、これまでの各実施の形態と同様に、断線検出を開始する前に断線検出アシスト期間が設けられる。断線検出アシスト期間では、ETS[4,N,N]の一端からAinまでの経路をVCCAに充電するため、ETS[4,N]およびETS[4]が図18dに示した自己プルアップモードに設定される。この際に、ETS[4,N,N]は図18cに示した自己断線検出アシストモードに設定され、その他のイコライズ付きT型スイッチ回路は、図18aに示したオフモードか、場合によっては自己断線検出アシストモードに設定される。また、図20に示すように、各イコライズ付きT型スイッチ回路は、オフ期間から断線検出アシスト期間に移行する。オフ期間では、ETS[4,N,N],ETS[4,N],ETS[4]は、図18aに示したようなオフモードとなっており、ここから断線検出アシスト期間に移行する瞬間に、VCCAからVSSAに向けた貫通電流が生じる恐れがある。そこで、図5でも述べたように、MNcをオフに駆動したのち、一定の遅延時間Tdlyを経てMN2,MP2,MN3,MP3をオンに駆動するような制御を行うことが望ましい。この断線検出アシスト期間の後は、ETS[4,N,N],ETS[4,N],ETS[4]が図18bに示したオンモードに設定され、これによって断線検出が開始される。図19の構成例図20の動作例を用いると、前述した実施の形態4および5のT型スイッチ回路を用いる場合と比較して、イコライズスイッチの追加に伴うADCの変換精度の向上と共に、プルアッププルダウン回路の削減に伴う回路面積の低減等が実現可能になる。例えば、図4bに示したようなT型スイッチ回路による断線検出アシストモードを用いた場合、仮にMPcをオンに駆動してもMN2,MP2の共通接続ノードの電圧VoやMP1,MP2の共通接続ノードの電圧VPはVCCAからMN2のしきい値電圧分だけ降下した値となる。したがって、前述したプルアッププルダウン回路が必要となる。一方、図18c、dに示したようなイコライズ付きT型スイッチ回路による自己断線検出アシストモード又は自己プルアップモードを用いた場合、CMOSスイッチ回路からなるイコライズスイッチMN3,MP3が備わっているため、電圧VPをVCCAに設定することが可能になる。これによりプルアッププルダウン回路が削減可能になる。また、図19の構成例図20の動作例は、実質的に、図9のような複数のプルアッププルダウン回路を備えた状態と同様の状態を実現できるため、図9の場合と同様に、断線検出に要する期間の短縮や、あるいはアナログディジタル変換回路ブロックの更なる高速化が実現可能になる。更に、図19の構成例は、これらのプルアッププルダウン回路自体を削減できることから、各経路上の負荷容量を更に低減でき、更なる高速化にも寄与できる。図21は、図20とは異なる断線検出時の動作例を示すシーケンス図である。図20では、断線検出アシスト期間において、イコライズ付きT型スイッチ回路ETS[4],ETS[4,N]が自己プルアップモードに制御されたが、図21では、ETS[4],ETS[4,N]がETS[4,N,N]と共に自己断線検出アシストモードに制御される。その後、断線検出を開始する際に、ETS[4],ETS[4,N],ETS[4,N,N]が全てオンに制御される。図19の構成例は、イコライズ付きT型スイッチ回路で挟まれた各経路を当該回路自身でプルアップできるため、図16の場合と同様に、断線検出アシスト期間において自己断線検出アシストモードを用いた場合でも、ETS[4],ETS[4,N]内にVCCA以外のノードを作ることなく各経路をVCCAに充電することが可能である。これにより、図20の動作例と比較して、各イコライズ付きT型スイッチ回路の制御を単純化することが可能になる。以上、本実施の形態6の半導体集積回路装置を用いることで、実施の形態5と同様な効果が得られることに加えて、更に、イコライズスイッチを設けることによるA/D変換精度の向上と共に、プルアッププルダウン回路の削減に伴う回路面積の低減又は更なる高速化等が実現可能になる。実施の形態7《イコライズ付きT型スイッチ回路の構成および動作[2]》図22は、本発明の実施の形態7による半導体集積回路装置において、そのアナログディジタル変換回路ブロック内の各スイッチ回路の構成例を示す回路図である。図22に示すスイッチ回路は、イコライズ付きT型スイッチ回路ETS2[k]となっており、ここでは、図18c、dに示したような自己断線検出アシストモードや自己プルアップモードを備えない代わりに、前述したプルアッププルダウン回路の使用を前提として図4bと同様の断線検出アシストモードを備える構成となっている。すなわち、イコライズスイッチは、A/D変換誤差を低減するために備わっている。更に、ここでは、スイッチ用のNMOSトランジスタをオンに駆動するための昇圧回路が備わっている。昇圧回路を用いると、スイッチ用NMOSトランジスタのオン抵抗を低減でき、A/D変換誤差の低減や、A/D変換のサンプリング時間の短縮アナログディジタル変換回路ブロックの高速化等が実現可能になる。図22に示すETS2[k]は、NMOSトランジスタMN1,MN2,MN3a,MN3b,MNs,MNc1,MNc2と、PMOSトランジスタMP1~MP3,MPc1,MPc2と、昇圧回路BSTと、ノア演算回路NRを備えている。MN1,MN2は、入力ノードSWAINと出力ノードSWAOUTの間にソースドレイン経路が直列に接続され、MP1,MP2も、SWAINとSWAOUTの間にソースドレイン経路が直列に接続される。MN3a,MN3b,MP3は、MN1,MN2の共通接続ノードとMP1,MP2の共通接続ノードの間にソースドレイン経路が並列に接続される。MNsは、MN1,MN2の共通接続ノードとSWAOUTの間にソースドレイン経路が接続される。MPc1,MPc2は、MN1,MN2の共通接続ノードからVCCAに向けて順にソースドレイン経路が直列に接続され、MNc1,MNc2は、MP1,MP2の共通接続ノードからVSSAに向けて順にソースドレイン経路が直列に接続される。特に限定はされないが、MN1,MN2,MN3a,MN3b,MNs,MP1~MP3は、オン抵抗を低減するためMPc1,MPc2,MNc1,MNc2よりも低いしきい値電圧を持つ。また、当該ETS2[k]には、3系統のクロック信号P0,P1,P2およびその反転クロック信号/P0,/P1,/P2が供給される。昇圧回路BSTは、P1を昇圧し、昇圧クロック信号P1’を生成する。ノア演算回路NRは、P1とP1’を入力としてノア演算を行い、その演算結果によってMNc1のゲートを駆動する。P0はMPc2のゲートを駆動し、/P0はMNc2のゲートを駆動する。P1’は、MN1,MN2,MN3a,MPc1のゲートを駆動し、/P1は、MP1のゲートを駆動する。P2はMN3b,MNsのゲートを駆動し、/P2はMP2,MP3のゲートを駆動する。図23は、図22のイコライズ付きT型スイッチ回路における昇圧回路の構成例を示す回路図である。図23に示す昇圧回路BSTは、CMOSインバータ回路IV1~IV4と、容量C1~C3と、PMOSトランジスタMPswを備えている。図23において、例えば入力電圧Vinが‘L’レベルの場合、IV1はVCCAの電圧レベルを出力し、IV2,IV3はVSSAの電圧レベルを出力し、IV4はVSSAの電圧レベルを出力する。これにより、MPswがオンとなり、C1,C2にVDDレベルの電荷が保持される。その後、Vinが‘H’レベルに遷移すると、IV1はVSSAの電圧レベルを出力し、IV2はVCCAの電圧レベルを出力し、IV3はVDDの電圧レベルを出力し、IV4におけるPMOSトランジスタ側がオンに駆動される。これにより、MPswはオフとなり、C1,C2の一端にそれぞれVDD,VCCAが印加されると共に、C1,C2に保持されているVDDレベルの電荷がノードVxを介してC1,C2,C3に再配分される。その結果、C3に生成される昇圧電圧Vbstは、式1となる。式1から判るように、C1~C3の容量比を適宜制御し、VDDとVCCAを適当な比で加算することで、VCCAを昇圧したVbstを得ることができる。Vbst={2C1C2VDDC2VCCA}/C1C2C31図24は、図22のイコライズ付きT型スイッチ回路を用いた断線検出時の動作例を示す波形図である。図25は、図24の補足図である。ここでは、例えば図3において、T型スイッチ回路TS[k]の代わりに図22のイコライズ付きT型スイッチ回路ETS2[k]を適用した場合を想定して説明を行う。図24に示すように、断線検出の際には、図5の場合と同様に、ETS2[k]をオフモード→断線検出アシストモード→オンモードの順に遷移させる。オフモードの際には、図25に示すように、MPc1,MPc2,MNc1,MNc2がオンに駆動され、残りがオフに駆動され、MN1,MN2の共通接続ノードの電圧VNがVCCAに、MP1,MP2の共通接続ノードの電圧VPがVSSAにそれぞれプリチャージされる。次いで、断線検出アシストモードに移行すると、図25に示すように、MPc1,MNc1,MP2,MP3,MN3b,MNsがオンに駆動され、残りがオフに駆動される。この際に、プルアッププルダウン回路を介してMN2,MP2の共通接続ノードの電圧VbはVCCAとなっているため、電圧VN,VP共にVCCAとなる。また、オフモードから断線検出アシストモードに移行する際には、図24に示すように、P0が変化したのち遅延時間Tdlyを経てP2の変化させることが望ましい。これによって、図5等で述べたようにVCCAからVSSAに向けた貫通電流を防止できる。続いて、オンモードに移行すると、図25に示すように、MN1,MN2,MN3a,MN3b,MNs,MP1~MP3がオンに駆動され、残りがオフに駆動される。この際に、MN1,MN2,MN3aは、昇圧回路BSTによってオンに駆動されるため低いオン抵抗に設定される。ここで、図22において、MN1,MN2の共通接続ノードとVCCAの間、ならびに、MP1,MP2の共通接続ノードとVSSAの間のトランジスタをそれぞれ2段構成MPc1とMPc2、およびMNc1とMNc2としているのは、オンモード時に当該共通接続ノードからVCCA,VSSAに向けたリーク電流を低減するためである。このため、MPc1,MPc2,MNc1,MNc2のしきい値電圧は、比較的高めに設定されている。また、ノア演算回路NRを設けているのは、MNc1をオンに駆動するタイミングを昇圧回路BSTからのP1’のタイミングに合わせ、MNc1をオフに駆動するタイミングをP1のタイミングに合わせるためである。更に、図22において、MNsを設けているのは、昇圧回路BSTの数を1個にするためである。すなわち、断線検出アシストモードでは、MN1,MN2を個別に制御する必要があるため、通常の場合、昇圧回路を2個設ける必要がある。ただし、図23に示したように、昇圧回路の回路面積は比較的大きいため、昇圧回路を1個にする方が望ましい。そこで、MN1,MN2を1個の昇圧回路で共通に制御する代わりにMNsを設けることで、図4bと同様の状態MN1がオフ、MN2がオンを等価的に実現している。図26は、本発明の実施の形態7による半導体集積回路装置において、図22とは異なる各スイッチ回路の構成例を示す回路図である。図26に示すイコライズ付きT型スイッチ回路ETS3[k]は、図22のETS2[k]と比較して、MN3a,MNsが削除され、代わりに昇圧回路BST2が追加された構成になっている。これに伴い、クロック信号P1_aを受けて動作する昇圧回路BSTの出力はMN1,MPc1のゲートならびにノア演算回路NRの一端に接続され、クロック信号P1_bを受けて動作する昇圧回路BST2の出力はMN2のゲートに接続される。この2個の昇圧回路BST,BST2によってMN1,MN2のゲートが個別に制御されるため、前述した断線検出アシストモードが実現可能になる。ただし、2個の昇圧回路が必要となる分、回路面積は増大する。以上、本実施の形態7の半導体集積回路装置を用いることで、実施の形態1と同様の効果が得られることに加えて、イコライズスイッチを備えることによるA/D変換精度の向上や、昇圧回路を備えることによるA/D変換精度の向上又はA/D変換速度の向上が実現可能になる。なお、ここでは、イコライズ付きT型スイッチ回路により断線検出アシストモードを実現したが、勿論、各トランジスタの制御信号を適宜変更することで、図18c、dに示したような自己断線検出アシストモードや自己プルアップモードを実現することも可能である。実施の形態8《アナログディジタル変換回路ブロックの主要部の構成および動作[1’]》図27は、本発明の実施の形態8による半導体集積回路装置において、それに含まれるアナログディジタル変換回路ブロック周りの主要部の構成例を示す概略図である。図27には、図2と同様のアナログディジタル変換回路ブロックADCBKが示されているが、その外部の構成が図2とは異なっている。すなわち、図2では、ADCBKの各入力ポートとVCCAの間にプルアップ用の抵抗Rb[0]~Rb[4]が接続されていたが、図27では、各入力ポートとVSSAの間にプルダウン用の抵抗Rb[0]~Rb[4]が接続されている。ここでは、図2のような場合をプルアップ型と呼び、図27のような場合をプルダウン型と呼ぶ。プルアップ型とプルダウン型は、各チャネル[0]~[4]の信号入力端子Vint[0]~Vint[4]に印加される電圧信号のレンジに応じて適宜使い分けることができ、また、各チャネル毎に独立に設定することができる。例えば、アナログディジタル変換回路ADCの入力レンジをVSSA~VCCAとして、あるチャネルのレンジがVSSA~VCCAの範囲内かつVCCA側に偏っていればプルダウン型が望ましく、逆にVSSA~VCCAの範囲内かつVSSA側に偏っていればプルアップ型が望ましい。プルアップ型を用いるかプルダウン型を用いるかは、アナログディジタル変換回路ブロックADCBKに予め設定信号として通知され、これに応じて、ADCBKは、断線検出の際に異なるシーケンスを実行する。図28は、図27のアナログディジタル変換回路ブロックにおいて、その断線検出時の動作例を示す波形図である。図28は、前述した図3の構成例を前提として、図5に示したプルアップ型の動作例をプルダウン型に変更したものである。図28において、断線検出の際には、T型スイッチ回路TS[k]をオフモードから断線検出アシストモードを介してオンモードに遷移させる。TS[k]がオフモードの際には、プルアッププルダウン回路PUPD内のMPu,MNdもオフとなっており、ADCの入力端子Ainの電圧Vbは不定となる。ただし、通常は、その前段階において、前回の測定に伴うAinの値をリセットするため、VbはMPuを介してVCCAレベルに駆動される。また、TS[k]がオフモードの際には、前述したように、電圧VNはVCCAに、電圧VPはVSSAに制御されている。次いで、TS[k]は断線検出アシストモードに移行する。断線検出アシストモードでは、PUPDにおけるCLKb0が‘H’レベルに駆動され、VbはMNdを介してVSSAにプルダウンされる。また、TS[k]においてMN2はオンに駆動されているため、MN2ならびにMNdを介してVNもVSSAに放電される。その結果、Vb,VN,VP共にVSSAとなる状態が構築される。続いて、TS[k]はオンモードに移行する。オンモードでは、PUPD内のMPu,MNdはオフとなり、入力ポートA[k]がTS[k]を介してAinに接続される。この際に、断線が存在するA[0]の電圧Vaは、Rb[0]を介してVSSAとなっており、加えて断線検出アシストモードに伴いVNもVCCAではなくVSSAとなっているため、Rb[0]を介した放電電流は流れない。その結果、Rb[0]を介した電圧降下は生じず、ADCの変換誤差は生じない。VbをADCによりA/D変換するとVSSAのデジタルコードが出力される。この結果は断線有りを示す。なお、チャネル[k]が断線無しの場合には、通常、Ra[k]例えば0~1KΩ<<Rb[k]例えば1MΩであるためVb=Vint[k]となる。この値をA/D変換すると、Vint[k]のデジタルコードが出力され、断線無しと判断される。なお、実際には、図27における断線有りの場合のVSSAのデジタルコード、および前述した図5における断線有りの場合のVCCAのデジタルコードには、ある程度の幅を持たせる必要がある。そこで、例えば、結果として得られたデジタルコードがVSSA~VCCA内における測定対象チャネルのレンジ内にあれば断線無しと判断され、測定対象チャネルのレンジ外にあれば断線有りと判断される。以上、本実施の形態8の半導体集積回路装置を用いることで、実施の形態1と同様の効果を得ることが可能になる。なお、ここでは、実施の形態1を例としてプルダウン型の構成例および動作例を説明したが、勿論、実施の形態2~7の場合も同様にしてプルダウン型に変更することが可能である。以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。"