ゲート端子により第1のクロックを受け付ける第1の第1導電型トランジスタと、ソース端子が前記第1の第1導電型トランジスタのドレイン端子と接続され、ゲート端子により第1の入力データを受け付ける第2の第1導電型トランジスタと、ソース端子が前記第1の第1導電型トランジスタのドレイン端子と接続され、ゲート端子により前記第1の入力データとは逆相になる第2の入力データを受け付ける第3の第1導電型トランジスタと、ドレイン端子が前記第2の第1導電型トランジスタのドレイン端子と接続され、ゲート端子が前記第3の第1導電型トランジスタのドレイン端子と接続されている第1の第2導電型トランジスタと、ドレイン端子が前記第3の第1導電型トランジスタのドレイン端子と接続され、ゲート端子が前記第2の第1導電型トランジスタのドレイン端子と接続されている第2の第2導電型トランジスタと、ゲート端子により前記第1のクロックとは逆相になる第2のクロックを受け付ける第4の第1導電型トランジスタと、ソース端子が前記第4の第1導電型トランジスタのドレイン端子と接続され、ゲート端子が前記第1の第2導電型トランジスタのドレイン端子と接続され、ドレイン端子が前記第2の第2導電型トランジスタのドレイン端子と接続されている第5の第1導電型トランジスタと、ソース端子が前記第4の第1導電型トランジスタのドレイン端子と接続され、ゲート端子が前記第2の第2導電型トランジスタのドレイン端子と接続され、ドレイン端子が前記第1の第2導電型トランジスタのドレイン端子と接続されている第6の第1導電型トランジスタと、を備えることを特徴とするラッチ回路。さらに、前記第1及び第2のクロックの周波数によって切り替わる、第1の選択信号と第2の選択信号を受け付け、ソース端子が前記第2の第1導電型トランジスタのドレイン端子と接続され、ドレイン端子が前記第1の第2導電型トランジスタのドレイン端子と接続され、ゲート端子により前記第1の選択信号を受け付ける第7の第1導電型トランジスタと、ソース端子が前記第2の第1導電型トランジスタのドレイン端子と接続され、ドレイン端子が前記第1の第2導電型トランジスタのドレイン端子と接続され、ゲート端子により前記第2の選択信号を受け付ける第8の第1導電型トランジスタと、ソース端子が前記第3の第1導電型トランジスタのドレイン端子と接続され、ドレイン端子が前記第2の第2導電型トランジスタのドレイン端子と接続され、ゲート端子により前記第1の選択信号を受け付ける第9の第1導電型トランジスタと、ソース端子が前記第3の第1導電型トランジスタのドレイン端子と接続され、ドレイン端子が前記第2の第2導電型トランジスタのドレイン端子と接続され、ゲート端子により前記第2の選択信号を受け付ける第10の第1導電型トランジスタと、を備える請求項1のラッチ回路。請求項1又は2のラッチ回路を含むことを特徴とする分周回路。請求項1又は2のラッチ回路を含むことを特徴とするフリップフロップ回路。電圧制御発信器の出力を請求項3の分周回路により分周することを特徴とするPLL回路。さらに、前記電圧制御発振器の出力周波数を切り替える信号に基づいて前記分周回路の動作を変更する請求項5のPLL回路。請求項4のフリップフロップ回路を含むことを特徴とするマルチプレクサ。請求項5又は6のPLL回路、又は、請求項7のマルチプレクサ、のうち少なくても一つを含むSERDESマクロを備えることを特徴とする半導体集積回路。なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。特許文献1及び2で開示されたラッチ回路を使用した分周回路は、CMLレベルのクロックを受け付け、CMLレベルのクロックを出力する。特許文献1及び2で開示されたラッチ回路を使用した分周回路の出力クロックをCMOSComplemetaryMetalOxideSemiconductorレベルのインターフェイスを持つ回路で使用するためには、レベル変換が必要になる。このことは、分周回路及びその後段の回路を含む半導体集積回路の回路規模及び消費電力が増加する要因となる。さらに、分周回路自体がCMLレベルで動作するため、定常電流を必要とし、分周回路自身の消費電力が大きいという問題がある。そこで、CMLレベルのクロックを受け付け、CMOSレベルのデータを出力することで、回路規模及び消費電力の抑制を実現するラッチ回路、分周回路、フリップフロップ回路、PLL回路、マルチプレクサ及び半導体集積回路が、望まれる。本発明の第1の視点によれば、ゲート端子により第1のクロックを受け付ける第1の第1導電型トランジスタと、ソース端子が前記第1の第1導電型トランジスタのドレイン端子と接続され、ゲート端子により第1の入力データを受け付ける第2の第1導電型トランジスタと、ソース端子が前記第1の第1導電型トランジスタのドレイン端子と接続され、ゲート端子により前記第1の入力データとは逆相になる第2の入力データを受け付ける第3の第1導電型トランジスタと、ドレイン端子が前記第2の第1導電型トランジスタのドレイン端子と接続され、ゲート端子が前記第3の第1導電型トランジスタのドレイン端子と接続されている第1の第2導電型トランジスタと、ドレイン端子が前記第3の第1導電型トランジスタのドレイン端子と接続され、ゲート端子が前記第2の第1導電型トランジスタのドレイン端子と接続されている第2の第2導電型トランジスタと、ゲート端子により前記第1のクロックとは逆相になる第2のクロックを受け付ける第4の第1導電型トランジスタと、ソース端子が前記第4の第1導電型トランジスタのドレイン端子と接続され、ゲート端子が前記第1の第2導電型トランジスタのドレイン端子と接続され、ドレイン端子が前記第2の第2導電型トランジスタのドレイン端子と接続されている第5の第1導電型トランジスタと、ソース端子が前記第4の第1導電型トランジスタのドレイン端子と接続され、ゲート端子が前記第2の第2導電型トランジスタのドレイン端子と接続され、ドレイン端子が前記第1の第2導電型トランジスタのドレイン端子と接続されている第6の第1導電型トランジスタと、を備えるラッチ回路が提供される。本発明の第2の視点によれば、上述のラッチ回路により構成される分周回路が提供される。本発明の第3の視点によれば、上述のラッチ回路により構成されるフリップフロップ回路が提供される。本発明の第4の視点によれば、電圧制御発信器の出力を上述の分周回路により分周するPLL回路が提供される。本発明の第5の視点によれば、上述のフリップフロップ回路を含むマルチプレクサが提供される。本発明の第6の視点によれば、上述のPLL回路、又は、上述のマルチプレクサ、のうち少なくても一つを含むSERDESマクロを備える半導体集積回路が提供される。本発明の各視点によれば、CMLレベルのクロックを受け付け、CMOSレベルのデータを出力することで、回路規模及び消費電力の抑制を実現するラッチ回路、分周回路、フリップフロップ回路、PLL回路、マルチプレクサ及び半導体集積回路が、提供される。初めに、図1を用いて実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。上述のように、CMLレベルのデータを出力するラッチ回路を使用した分周回路の出力をCMOSレベルで扱うためにはレベル変換が必要となる。このレベル変換を実現するためにレベルシフタが必要となり、分周回路を含む半導体集積回路の回路規模及び消費電力が増大するという問題がある。そこで、CMLレベルのクロックを受け付け、CMOSレベルのデータを出力することで、回路規模及び消費電力の抑制を実現するラッチ回路が望まれる。そこで、一例として図1に示すラッチ回路を提供する。図1に示すラッチ回路では、差動入力データを受け付けるNチャンネル型MOSトランジスタMN03及びMN04のドレイン端子をPチャンネル型MOSトランジスタMP01及びMP02のゲート端子にクロスして接続している。このようにして、CMLレベルのデータをCMOSレベルのデータに変換する。[第1の実施形態]次に、本発明の第1の実施形態について、図面を用いてより詳細に説明する。図1は、本実施形態に係るラッチ回路10の回路構成の一例を示す図である。図1に示すラッチ回路10は、Nチャンネル型MOSトランジスタMN01乃至MN06と、Pチャンネル型MOSトランジスタMP01及びMP02から構成されている。Nチャンネル型MOSトランジスタMN01のソース端子は接地電圧VSSに接続され、ゲート端子にクロック入力端子CLKPが接続され、ドレイン端子はNチャンネル型MOSトランジスタMN03及びMN04のソース端子に共通接続されている。Nチャンネル型MOSトランジスタMN01のドレイン端子とNチャンネル型MOSトランジスタMN03及びMN04のソース端子との接続点をノードS1とする。Nチャンネル型MOSトランジスタMN02のソース端子は接地電圧VSSに接続され、ゲート端子にクロック入力端子CLKNが接続され、ドレイン端子はNチャンネル型MOSトランジスタMN05及びMN06のソース端子に共通接続されている。Nチャンネル型MOSトランジスタMN02のドレイン端子とNチャンネル型MOSトランジスタMN05及びMN06のソース端子との接続点をノードS2とする。Nチャンネル型MOSトランジスタMN03のゲート端子はデータ入力端子INPと接続され、ドレイン端子はPチャンネル型MOSトランジスタMP01のドレイン端子及びPチャンネル型MOSトランジスタMP02のゲート端子に接続されている。Nチャンネル型MOSトランジスタMN03のドレイン端子とPチャンネル型MOSトランジスタMP01のドレイン端子及びPチャンネル型MOSトランジスタMP02のゲート端子との接続点をノードS3とする。Nチャンネル型MOSトランジスタMN04のゲート端子はデータ入力端子INNと接続され、ドレイン端子はPチャンネル型MOSトランジスタMP02のドレイン端子及びPチャンネル型MOSトランジスタMP01のゲート端子に接続されている。Nチャンネル型MOSトランジスタMN04のドレイン端子とPチャンネル型MOSトランジスタMP02のドレイン端子及びPチャンネル型MOSトランジスタMP01のゲート端子との接続点をノードS4とする。また、ノードS4をデータ出力端子OUTP、ノードS3をデータ出力端子OUTNとする。Nチャンネル型MOSトランジスタMN05のゲート端子はデータ出力端子OUTNノードS3に接続され、ドレイン端子はデータ出力端子OUTPノードS4に接続されている。同様に、Nチャンネル型MOSトランジスタMN06のゲート端子はデータ出力端子OUTPノードS4に接続され、ドレイン端子はデータ出力端子OUTNノードS3に接続されている。Pチャンネル型MOSトランジスタMP01及びMP02のソース端子は電源電圧VDDに接続されている。ラッチ回路10は、差動クロックをクロック入力端子CLKP及びCLKNで受け付ける。さらに、差動入力データをデータ入力端子INP及びINNで受け付け、データ出力端子OUTP及びOUTNから差動出力データを出力する。次に、ラッチ回路10の動作について説明する。なお、クロック入力端子CLKP及びCLKNで受け付けるクロックはCMLレベルとし、データ入力端子INP及びINNで受け付けるデータについてもCMLレベルとする。初めに、データ入力端子INPにHレベルデータ入力端子INNはLレベルのデータを入力し、クロック入力端子CLKPにHレベルクロック入力端子CLKNはLレベルのクロックを入力する際の動作について説明する。クロック入力端子CLKPにHレベルが入力されると、Nチャンネル型MOSトランジスタMN01はオン状態となり、Nチャンネル型MOSトランジスタMN01のドレイン電圧ノードS1の電圧は徐々に低下してくる。ノードS1の電圧が低下し、Nチャンネル型MOSトランジスタMN03のゲートソース間電圧がNチャンネル型MOSトランジスタの閾値電圧以下、Vthnとするを越えると、Nチャンネル型MOSトランジスタMN03はオン状態になる。その結果、Nチャンネル型MOSトランジスタMN03のドレイン電圧ノードS3の電圧が低下する。ノードS3の電圧が低下し、Pチャンネル型MOSトランジスタMP02のゲートソース間電圧がPチャンネル型MOSトランジスタの閾値電圧以下、Vthpとするを越えるとPチャンネル型MOSトランジスタMP02はオン状態になる。すると、データ出力端子OUTPノードS4の電圧は略電源電圧VDDHレベルまで上昇する。一方、ノードS4の電圧が電源電圧VDDにまで上昇するため、Pチャンネル型MOSトランジスタMP01はオフ状態となる。Nチャンネル型MOSトランジスタMN01及びMN03はオン状態であるため、ノードS3の電圧は略接地電圧VSSに等しい。そのため、データ出力端子OUTNノードS3の電圧は、Lレベルとなる。このように、Nチャンネル型MOSトランジスタMN03及びMN04のドレイン端子をPチャンネル型MOSトランジスタMP01及びMN02のゲート端子とクロスして接続することによって、データ出力端子OUTP及びOUTNからCMOSレベルのデータ出力が可能になる。次に、データ入力端子INPにLレベルデータ入力端子INNはHレベルのデータを入力し、クロック入力端子CLKPにLレベルクロック入力端子CLKNはLレベルのクロックを入力した際の動作について説明する。この際、ラッチ回路10は、クロック入力端子CLKPがHレベルの際の出力を維持する必要がある。クロック入力端子CLKPにLレベルが入力されると、Nチャンネル型MOSトランジスタMN01はオフ状態となる。一方、クロック入力端子CLKNはHレベルとなるため、Nチャンネル型MOSトランジスタMN02はオン状態になる。その結果、Nチャンネル型MOSトランジスタMN02のドレイン電圧ノードS2の電圧は低下する。その際に、ノードS3の電圧はLレベル、ノードS4の電圧はHレベルであるため、Nチャンネル型MOSトランジスタMN05はオフ状態、Nチャンネル型MOSトランジスタMN06はオン状態となる。従って、ノードS3の電圧はLレベルを、ノードS4の電圧はHレベルを維持する。このように、Nチャンネル型MOSトランジスタMN02を逆相のクロックで動作させ、Nチャンネル型MOSトランジスタMN05及びMN06のゲート端子及びドレイン端子を相互に入れ替えることでラッチ動作を可能にしている。図2は、特許文献1で開示されたCMLレベルのクロックを受け付けるラッチ回路の回路図である。図2に示すラッチ回路では、データ出力端子OUTP及びOUTNから出力するデータもCMLレベルである。従って、図2に示すラッチ回路を分周回路として使用し、後段の回路をCMOSレベルで動作させる場合には、データ出力をCMOSレベルに変換する必要がある。そのためのレベルシフタが必要であり、分周回路の回路規模と消費電力が増加する。さらに、図2に示すラッチ回路には抵抗素子R1及びR2が必要であることも、回路規模が増加する一因となっている。また、図2に示すラッチ回路は定常電流を使用するため消費電力が大きく、さらに、クロックの周波数によらず消費電力は一定である。一方、本実施形態に係るラッチ回路10は、CMLレベルのクロックを受け付け、CMOSレベルのデータとして出力が可能である。そのため、ラッチ回路10を分周回路に使用した場合には、分周回路の後段にレベルシフタが不要となり回路規模及び消費電力の削減が可能である。また、クロックの周波数が低速になればラッチ回路10の消費電力は小さくなる。Nチャンネル型MOSトランジスタMN01及びMN02がオンの状態に限り電流が流れるためである。図3は、特許文献3で開示されたダイナミックラッチ回路の構成を示す図である特許文献3の図1。図3に示すダイナミックラッチ回路では、CMOSレベルのクロックを入力する必要がある。しかし、本実施形態に係るラッチ回路10では、CMOSレベル及びCMLレベルいずれのクロックであっても入力可能である。従って、ラッチ回路10は様々な用途の回路に使用することができる。また、図3に示すダイナミックラッチ回路だけでは出力データのラッチをすることができない。クロックがLレベルの際に差動出力データは共にLレベルとなるためである。しかし、ラッチ回路10には、差動出力データが共にLレベル又はHレベルとなる状態は存在せず、保持したデータを常に出力し続けることが可能である。[第2の実施形態]続いて、第2の実施形態について図面を参照して詳細に説明する。図4は、本実施形態に係るラッチ回路20の回路構成の一例を示す図である。図4において図1と同一構成要素には、同一の符号を表し、その説明を省略する。図4に示すラッチ回路20と図1に示すラッチ回路10との相違点は、Nチャンネル型MOSトランジスタMN07乃至MN10を追加し、選択端子SEL0及びSEL1を備える点である。Nチャンネル型MOSトランジスタMN07及びMN09のソース端子をNチャンネル型MOSトランジスタMN03のドレイン端子に接続し、Nチャンネル型MOSトランジスタMN07及びMN09のドレイン端子をPチャンネル型MOSトランジスタMP01のドレイン端子に接続する。また、Nチャンネル型MOSトランジスタMN07のゲート端子を選択端子SEL0に接続し、Nチャンネル型MOSトランジスタMN09のゲート端子を選択端子SEL1に接続する。同様に、Nチャンネル型MOSトランジスタMN08及びMN10をNチャンネル型MOSトランジスタMN04とPチャンネル型MOSトランジスタMP02の間に接続する。Nチャンネル型MOSトランジスタMN07及びMN09のソース端子とNチャンネル型MOSトランジスタMN03のドレイン端子との接続点をノードS5とする。Nチャンネル型MOSトランジスタMN07及びMN09のドレイン端子とPチャンネル型MOSトランジスタMP01のドレイン端子との接続点をノードS7とする。Nチャンネル型MOSトランジスタMN08及びMN10のソース端子とNチャンネル型MOSトランジスタMN04のドレイン端子との接続点をノードS6とする。Nチャンネル型MOSトランジスタMN08及びMN10のドレイン端子とPチャンネル型MOSトランジスタMP02のドレイン端子との接続点をノードS8とする。第1の実施形態に係るラッチ回路10では、クロック入力端子CLKP及びCLKNに高周波のクロックを入力する場合や、入力データ及びクロックが小振幅であると正しく動作しない場合が想定される。その第1の理由としては、クロックの周波数に対してPチャンネル型MOSトランジスタMP01及びMP02のゲートソース間電圧の変動が追従できないことが挙げられる。Pチャンネル型MOSトランジスタMP01及びMP02がオン状態又はオフ状態に遷移する前にクロックが変化してしまうためである。次に、第2の理由としては、入力データ及びクロックが小振幅であると、Nチャンネル型MOSトランジスタMN01乃至MN04のドレイン電圧の上昇がクロックの周波数に追従できないことが挙げられる。ラッチ回路10の前段に接続した回路がCMLレベルの入力データ及びクロックを出力する際には、電源電圧VDDを基準にすることも多い。つまり、入力データ及びクロックのHレベルをVDD、LレベルをVDD-単相振幅に設定する。このような使用態様であって、さらに、入力データ及びクロックの振幅幅が小さいとNチャンネル型MOSトランジスタMN01乃至MN04のゲート電圧は常に電源電圧VDDの近辺で変動することになる。その結果、入力データ及びクロックがHレベルの場合だけではなく、Lレベルの場合であってもNチャンネル型MOSトランジスタMN01乃至MN04のドレイン電圧は接地電圧VSS方向に引き込まれる。従って、入力データ及びクロックの振幅幅が小さいと、Nチャンネル型MOSトランジスタMN01乃至MN04のドレイン電圧が上昇する時間が長くなる。ドレイン電圧が上昇する時間が長くなると、クロックの変化に追従できない場合が想定される。これらの問題点を解決するために、本実施形態に係るラッチ回路20では、Nチャンネル型MOSトランジスタMN07乃至MN10を追加している。続いて、ラッチ回路20の動作について説明する。初めに、データ入力端子INPにHレベルデータ入力端子INNはLレベルのクロックを入力し、クロック入力端子CLKPにHレベルクロック入力端子CLKNはLレベルのクロックを入力する際の動作について説明する。なお、選択端子SEL0=1Hレベル、選択端子SEL1=0Lレベルとする。クロック入力端子CLKPにHレベルが入力されると、Nチャンネル型MOSトランジスタMN01はオン状態となり、Nチャンネル型MOSトランジスタMN01のドレイン電圧ノードS1の電圧は徐々に低下してくる。ノードS1の電圧が低下し、Nチャンネル型MOSトランジスタMN03のゲートソース間電圧がNチャンネル型MOSトランジスタの閾値電圧Vthnを越えると、Nチャンネル型MOSトランジスタMN03はオン状態となる。その結果、Nチャンネル型MOSトランジスタMN03のドレイン電圧ノードS5の電圧が低下する。ノードS5の電圧が低下し、Pチャンネル型MOSトランジスタMP02のゲートソース間電圧がPチャンネル型MOSトランジスタの閾値電圧Vthpを越えるとPチャンネル型MOSトランジスタMP02はオン状態となる。その後、データ出力端子OUTPノードS8の電圧は略電源電圧VDDHレベルまで上昇する。この際、Nチャンネル型MOSトランジスタMN08はオン状態であるから、ノードS6の電圧は上昇する。ノードS6の電圧が上昇することで、Nチャンネル型MOSトランジスタMN08のゲートソース間電圧が閾値電圧Vthnを下回るとNチャンネル型MOSトランジスタMN08はオフ状態となる。すると、ノードS6の電圧変動幅は、接地電圧VSS~電源電圧VDD-Vthnと求められる。第1の実施形態に係るラッチ回路10におけるノードS4の電圧変動幅は、接地電圧VSS~電源電圧VDDであるので、Pチャンネル型MOSトランジスタMP01のゲート電圧の変動幅が縮小することになる。同様に、Pチャンネル型MOSトランジスタMP02のゲート電圧の変動幅も縮小する。以上のように、選択端子SEL[1:0]=01とすることで、Pチャンネル型MOSトランジスタMP01及びMP02のゲート電圧の変動幅を縮小できる。Pチャンネル型MOSトランジスタMP01及びMP02のゲート電圧の変動幅の縮小は、Nチャンネル型MOSトランジスタMN03及びMN04のドレイン電圧の変動幅が縮小することに等しいため、ラッチ回路20は、より高周波のクロックが入力されたとしても動作可能である。上述のように、ラッチ回路20において選択端子SEL[1:0]=01と設定することで、高周波のクロックに対応可能となるが、クロックの立ち上がり時間及び立ち下り時間の長短によってはラッチ回路20が誤動作する場合が想定される。そのような場合には、選択端子SEL[1:0]=11と設定する。クロックの立ち上がり時間及び立ち下り時間の長短によって、ラッチ回路20が誤動作する理由について説明する。説明にあたっては、図5に示すサイン波をクロックとして入力するものとする。図5の時刻t1において、クロック入力端子CLKPにはLレベル、クロック入力端子CLKNにはHレベルが入力されている。しかし、入力しているサイン波の立ち上がり時間及び立ち下り時間が長いため、ラッチ回路20に対して差動のクロックではなく、同相のクロックが入力されたかのようにラッチ回路20は振る舞ってしまう。より具体的には、図5の時刻t1のようなクロックがラッチ回路20に入力されると、Nチャンネル型MOSトランジスタMN01及びMN02は完全にオン状態及びオフ状態に遷移できない。クロック入力端子CLKPにはLレベル、クロック入力端子CLKNにはHレベルが入力されているため、ラッチ回路20はラッチ状態であり、本来、ラッチ回路20の出力は入力データから影響を受けない。しかし、Nチャンネル型MOSトランジスタMN01及びMN02は完全にオン状態及びオフ状態となっていないため、ラッチ回路20の出力は入力データの影響を受けてしまう。入力データの影響を受けると、ラッチ回路20はラッチ動作ができず、ラッチしていたデータが反転してしまう。ラッチ回路20の出力が反転した後に、クロック入力端子CLKP及びCLKNに入力されるクロックの振幅が大きくなると、出力が反転した状態でラッチが確定してしまう。一度、ラッチが確定すると正しい出力に戻すことはできない。このように、クロックの立ち上がり時間及び立ち下り時間が長いと、ラッチ回路20が誤動作する可能性がある。そこで、選択端子SEL[1:0]=11と設定する。選択端子SEL1=1と設定すると、Nチャンネル型MOSトランジスタMN09及びMN10はオン状態になる。この状態は、Nチャンネル型MOSトランジスタMN07及びMN08のサイズが増大したことと等価であり、Nチャンネル型MOSトランジスタMN07及びMN08のオン抵抗が減少したとみなすことができる。Nチャンネル型MOSトランジスタMN07及びMN08のオン抵抗が減少すると、負荷容量としてのNチャンネル型MOSトランジスタMN07及びMN08の容量が増大する。すると、データ出力端子OUTP及びOUTNの電圧変化に時間が必要になり、入力データの影響を受けてデータ出力端子OUTP及びOUTNが反転する前に、クロックの振幅が大きくなりラッチ状態を確定させることができる。以上のように、入力データ及びクロックの周期や振幅に合わせて、選択端子SEL[1:0]の設定を変化させることで、ラッチ回路20の動作を安定させ、同時に消費電力の削減を実現する。なお、本実施形態に係るラッチ回路20では、切り替え段数として2ビットの場合を説明したが、多くのビット数を用いてより細かい設定を行なうことも可能である。[第3の実施形態]続いて、第3の実施形態について図面を参照して詳細に説明する。本実施形態では、第2の実施形態に係るラッチ回路20を使用した分周回路30について説明する。図6は、本実施形態に係る分周回路30の内部構成の一例を示す図である。図6に示す分周回路30は、ラッチ回路20を直列に接続している。初段のラッチ回路20をラッチ回路21と、次段のラッチ回路20をラッチ回路22とする。ラッチ回路22のクロック入力端子CLKP及びCLKNには、ラッチ回路21に入力するクロックとは逆相のクロックを入力する。選択端子SEL[1:0]には共通の信号を入力する。ラッチ回路21のデータ出力端子OUTP及びOUTNをラッチ回路22のデータ入力端子INP及びINNに接続する。ラッチ回路22のデータ出力端子OUTPはラッチ回路21のデータ入力端子INNに接続され、ラッチ回路22のデータ出力端子OUTNはラッチ回路21のデータ入力端子INPに接続される。つまり、ラッチ回路22のデータ出力を反転してラッチ回路21のデータ入力とする。バッファB0を介してラッチ回路22のデータ出力端子OUTPから出力される信号をOUT0とする。同様に、バッファB1を介してラッチ回路22のデータ出力端子OUTNから出力される信号をOUT180し、バッファB2を介してラッチ回路21のデータ出力端子OUTNから出力される信号をOUT90し、バッファB3を介してラッチ回路21のデータ出力端子OUTPから出力される信号をOUT270とする。OUT0、OUT180、OUT90及びOUT270、はそれぞれ入力クロックを2分周し、入力クロックに対して0度、180度、90度、270度の位相差を持つクロック4相のクロックである。なお、クロック入力端子CLKP及びCLKNで受け付けるクロックはCMLレベル、OUT0~OUT270はCMOSレベルの信号である。分周回路30は、ラッチ回路21とラッチ回路22のそれぞれのデータ出力を取り出すことで、4相の分周クロックが出力可能である。また、クロック入力端子CLKP及びCLKNで受け付けるクロックの周波数に応じて選択端子SEL[1:0]を切り替えることで、出力波形と消費電力の最適化が可能である。次に、分周回路30の動作について説明する。図7は、10GHzの周波数を持つサイン波を入力した場合の分周回路30の出力波形の一例を示す図である。なお、選択端子SEL10=01に設定している。図7では、上段からクロック入力、ラッチ回路22の出力データ出力端子OUTP及びOUTNの出力、ラッチ回路21の出力データ出力端子OUTP及びOUTNの出力、OUT0及びOUT180、OUT90及びOUT270を示している。図7から、CMLレベルのクロック入力をCMOSレベルのクロックとして出力できていることが分かる。図8は、図7の設定条件から入力するサイン波の周波数を1GHzにした場合の分周回路30の出力波形の一例を示す図である。なお、図8に示す信号は図7における信号と同一である。この場合には、選択端子SEL[1:0]=01であるため、出力データの誤った反転が発生し、正常に分周することができていない例えば、時刻t2。図8の時刻t2では、図5を用いて説明した事象が発生していると推測される。即ち、ラッチ回路22は時刻t2における入力データをラッチして出力する必要があるが、ラッチ回路22の出力OUT0及びOUT180は時間t2の直後に反転している。時刻t2では、ラッチ回路22のクロック入力端子CLKPにはHレベル、クロック入力端子CLKNにはLレベルが入力されているので、ラッチ回路22は入力データをそのまま出力するラッチ状態である。従って、ラッチ回路22のデータ出力が反転しているのはラッチ回路21の出力が反転していることが原因である。クロックの立ち上がり時間及び立ち下り時間によっては、ラッチ回路20が誤動作する可能性があるのは上述のとおりであり、時刻t2ではラッチ回路21が誤動作していると考えられる。図9は、図8の設定条件から選択端子SEL[1:0]=11と変更した場合の分周回路30の出力波形の一例を示す図である。なお、図9に示す信号は図7における信号と同一である。設定の変更を行なうことで、1GHzの周波数を持つサイン波であっても正常に分周できていることが分かる。なお、分周回路30を使用する際に用いるクロックの立ち上がり時間及び立ち下り時間が短い波形であれば、図8の設定選択端子SEL[1:0]=01であっても分周回路30が誤動作することはない。しかし、分周回路30に使用するクロックは数GHz~数十GHzの高周波となる場合も多い。そのような高周波クロックの立ち上がり時間及び立ち下り時間を短くすることは困難である。従って、分周回路30は選択端子SEL[1:0]の設定を変更することで幅広いクロックに対応可能である。なお、図7乃至図9における縦軸の電圧幅の一例として-100mV~1.2Vとすることができる。図10は、特許文献2において開示された分周回路である。図10に示す分周回路は、特許文献1で開示されたラッチ回路を使用して構成しているため、CMLレベルのクロックが出力される。一方、本実施形態に係る分周回路30はCMLレベルのクロックを受け付け、CMOSレベルの4相のクロックに分周して出力する。そのため、CML回路を用いて分周回路を構成し、その後にレベル変換回路を用いる場合と比較して、回路規模及び消費電力の低減が実現できる。[第4の実施形態]続いて、第4の実施形態について図面を参照して詳細に説明する。本実施形態では、ラッチ回路20を使用してフリップフロップ回路40の構成が可能であることを説明する。図11に、本実施形態に係るフリップフロップ回路40の内部構成の一例を示す。図11において、図6と同一構成要素には、同一の符号を表し、その説明を省略する。図11に示すフリップフロップ回路40と図7に示す分周回路30との相違点は、ラッチ回路21及び22の入出力データの接続である。フリップフロップ回路40では、ラッチ回路21のデータ入力端子INP及びINNで入力データ信号DATAP及びDATANを受け付ける。さらに、ラッチ回路22のデータ出力端子OUTP及びOUTNから、バッファB4及びB5を介してデータ出力を行なう。フリップフロップ回路40では、クロックの入力レベルがCMLレベル及びCMOSレベルのいずれであっても、出力データOUTP及びOUTNはCMOSレベルとすることができる。図12は、CMLレベルであって10GHzの周波数を持つクロックを入力した場合のフリップフロップ回路40の出力波形の一例を示す図である。図13は、CMOSレベルであって10GHzの周波数を持つクロックを入力した場合のフリップフロップ回路40の出力波形の一例を示す図である。入力データの転送レートは10Gbpsとする。図12及び図13には、クロック入力と、入力データと、ラッチ回路22の出力と、バッファB5及びB6を通過した後の出力データを示す。図12及び図13から、クロックがCMLレベルであってもCMOSレベルであっても、出力データはCMOSレベルとすることが可能であることが分かる。なお、図12及び図13における縦軸の電圧幅の一例として-100mV~1.4Vとすることができる。図14は、フリップフロップ回路40の回路構成の一例を示す図である。図14に示すフリップフロップ回路は、差動入力データに対して18個のトランジスタを使用している。図15は、ラッチ回路20を使用せずにフリップフロップ回路を構成した場合の回路構成の一例を示す図である。図15に示すフリップフロップ回路では、単相のデータ入力に対して16個のトランジスタが必要である。さらに、差動入力データに対しては32個のトランジスタが必要となる。このように、本実施形態に係るフリップフロップ回路40では必要な素子トランジスタが少なく、回路規模を抑制することが可能である。また、フリップフロップ回路40では、クロックが駆動するトランジスタの数が少ないためクロックの負荷が低減し、必要な消費電力も低下する。同時に、フリップフロップ回路40のクロックが駆動するトランジスタはNチャンネル型MOSトランジスタに限られる。CMOSのP/N比ではPチャンネル型MOSトランジスタの方が、Wサイズが大きくなることから、この点においても、負荷が低減し、消費電力の低下に寄与する。[第5の実施形態]続いて、第5の実施形態について図面を参照して詳細に説明する。第1乃至第4の実施形態において、CMLレベルのクロックを受け付け、CMOSレベルに変換するラッチ回路、分周回路、フリップフロップ回路について説明した。本実施形態においては、第3の実施形態において説明した分周回路20を含む半導体集積回路、特にSERDESSerializer/Deserializerマクロと呼ばれる機能を持つ半導体集積回路について説明する。初めに、SERDESマクロ及びSERDESマクロを搭載した製品について説明する。SERDESマクロとは、シリアルデータをパラレルデータに、又は、パラレルデータをシリアルデータに、それぞれ変換する回路モジュールである。SERDESマクロでは、数GHzといった高速のクロックが使用されることが多い。SERDESマクロは、SATASerialATA、PCIePCIexpress、USBUniversalSerialBus3.0、HDMIHigh-DefinitionMultimediaInterface等のバス規格を実現する製品に使用される。近年では、様々な機器同士においてデータの送受信が行なわれ、上記のようなバス規格に対応した製品は急増している。そのため、SERDESマクロを搭載した半導体集積回路の仕様に対する要求が高くなり、さらなる消費電力の低下が求められている。図16は、SERDESマクロを搭載する半導体集積回路を使用したNICNetworkInterfaceCardの内部構成の一例を示す図である。NICは、パーソナルコンピュータやネット上のサーバに搭載される。図16に示すNICでは、光モジュールとSERDESマクロを搭載した半導体集積回路との間で高速なシリアルデータの送受信を行なう。また、マザーボードとのインターフェイスコネクタを介してSERDESマクロを搭載した半導体集積回路はマザーボード上のCPUCentralProcessingUnit等とパラレルデータの送受信を行なう。次に、半導体集積回路におけるSERDESマクロのレイアウトについて説明する。図17は、SERDESマクロを搭載する半導体集積回路のレイアウトを説明するための図である。半導体集積回路は、汎用インターフェイスブロック配置領域とロジック素子やメモリマクロを配置する領域コア領域に大別することができる。SERDESマクロは、汎用インターフェイスブロック配置領域に配置されることが多い。SERDESマクロは、送信モジュール、受信モジュール、共通部から構成される。送信モジュール及び受信モジュールは、マルチプレクサやデマルチプレクサなどのロジック回路と、ラインドライバやレシーバのようなアナログ回路から構成される。共通部は、PLL回路や基準電源生成回路などアナログ回路で構成される。また、SERDESマクロは、汎用インターフェイスブロックよりも大きな回路となることが多く、複数の送受信モジュールと共通部のような構成となることも多い。図18は、SERDESマクロを搭載する半導体集積回路のレイアウト図の一例である。SERDESマクロの消費電力が大きい回路として、PLL回路、BGRBandGapReference、ドライバ部、クロック系の回路等が挙げられる。クロック系の回路では、CMLレベルのクロックが使用されており、クロックをCMLレベルからCMOSレベルに変更することで消費電力の低減できる余地がある。そのため、PLL回路のVCOVoltageControlledOscillator直後のCML回路で1/2分周している箇所をCMOS回路に変更する。その結果、SERDESマクロで使用するCML回路は最小限となり、クロックの分配を全てCMOSレベルで実施し、消費電力の低減を実現する。次に、第3の実施形態に係る分周回路30をSERDESマクロのPLL部に適用する場合について説明する。図19は、SERDESマクロの概略の一例を示す図である。図19に示すSERDESマクロは、3つのブロックに大別することができる。クロックを生成するPLL部と、パラレルデータをシリアルデータに変換する送信部TXと、シリアルデータをパラレルデータに変換する受信部RXである。PLL部で、SERDESマクロ内で最も高速なクロックが生成され、送信部及び受信部に分配される。図20は、図19に示すPLL部図19の点線部の内部構成の一例を示すブロック図である。なお、図20では第3の実施形態に係る分周回路30は用いていない。図21は、SERDESマクロのPLL部に第3の実施形態に係る分周回路30を使用した場合のブロック図の一例である。図20及び図21において、共通する構成要素には同一の符号を付し、その説明を省略する。なお、図20及び図21の破線はCMLレベル若しくはアナログ信号の信号を示し、実線はCMOSレベルの信号を示す。図20に示すPLL部は、位相周波数比較器PFD51と、チャージポンプ52と、ループフィルタ53と、VCO54と、分周回路55及び56と、レベルシフタ57から構成されている。位相周波数比較器51はリファレンスクロックと分周回路55の出力が同期しているかを検出する。チャージポンプ52は、位相周波数比較器51の出力電圧を上昇させる。ループフィルタ53は、チャージポンプ52の出力からノイズを除去するフィルタ回路である。VCO54は、ループフィルタ53の出力信号の電圧によって出力周波数を制御することが可能な電圧制御発信器である。SERDESマクロの受信部は4相のクロックが必要になる回路構成とする場合があり、そのような場合には、PLL部でVCO54の出力を2分周して4相のクロックを生成する。図20においては、分周回路56をCML回路で構成しており、受信部に供給するクロックもCMLレベルで分配している。さらに、図20に示すPLL部においては、フィードバック経路の分周回路55はCMOS回路で構成しているため、分周回路56の出力をレベルシフタ57でCMLレベルからCMOSレベルに変換している。一方、図21に示すPLL部においては、VCO54の直後に分周回路30を用いてVCO54の出力を分周している。分周回路30の出力するクロックはCMOSレベルであるため、受信部に対してもCMOSレベルのクロックが分配できる。その結果、SERDESマクロのPLL部における回路面積及び消費電力の低減が可能になる。また、フィードバック経路においてもレベルシフタ57が不要となるため、さらなる回路面積及び消費電力の低減が行なえる。ここで、RATESEL信号について説明する。図19乃至図21には、RATESEL信号が入力されている。SERDESマクロにおいて、広範囲な発振周波数若しくは複数の発振周波数に対応する必要がある場合には、PLL部に対して発振周波数の切り替え制御を行なう必要がある。そのための信号がRATESEL信号である。SERDESマクロに分周回路30を使用した場合には、RATESEL信号に基づいて選択端子SEL[1:0]の設定を定める。図22は、SERDESマクロ全体のレイアウトの一例を示す図である。図22のPLL部には、インダクタを使用したLCVCOLCVoltageControlledOscillatorが存在する。図22に示すSERDESマクロは、2種類の周波数帯に対応する必要があるため、2つのインダクタを有するLCVCOが存在する。インダクタは配線を使用して作成されることが多く、回路規模も大きいものとなる。図22の点線部を拡大した図が、図23及び図24である。図23では、分周回路30を使用していない。図24では、分周回路30を使用している。図23において、CMLレベルの分周回路56はCMLバッファを介してLCVCOと接続されている。同様に、図24において、分周回路30はCMLバッファを介してLCVCOと接続されている。図23に示す分周回路56及び図24に示す分周回路30は共にLCVCOの近傍に配置される。しかし、図24に示す分周回路30はCMOSで構成されるため、図23に示す分周回路56と比較すると小規模な回路構成で実現できることが分かる。このように、第3の実施形態に係る分周回路30をSERDESマクロのPLL部に使用すると、SERDESマクロの回路規模が削減可能である。また、図23に示す回路と図24に示す回路の消費電力をシミュレーションによって求めると、図24に示す回路では消費電力が半減する。なお、計算した消費電力は分周回路以降の回路で消費する電力であり、PLL部、送信部、受信部も含む。また、その際のクロックは6GHzとして計算している。[第6の実施形態]続いて、第6の実施形態について図面を参照して詳細に説明する。本実施形態においては、第4の実施形態に係るフリップフロップ回路40をSERDESマクロの送信部に適用した場合について説明する。図25は、SERDESマクロの概略の一例を示す図である。図25の点線部分は、送信部のパラレルデータからシリアルデータに変換するマルチプレクサ60である。なお、図25と図19は点線部の位置が異なる以外は同一である。図25に示すマルチプレクサ60では、2入力のパラレルデータをシリアルデータに変換する。SERDESマクロを初めとした高速シリアルインターフェイス回路では、ノイズに対する耐性等を考慮してドライバには差動構成が採用される。そのため、マルチプレクサ60も差動構成になる。マルチプレクサ60の内部における同期回路、又は、シフト回路も差動構成となるが、この同期回路及びシフト回路に第4の実施形態に係るフリップフロップ回路40を使用する。図26は、図25に示すマルチプレクサ60に対してフリップフロップ回路40を使用した場合の内部構成の一例を示す図である。図26に示すマルチプレクサ60は、フリップフロップ回路41乃至44と、セレクタ45から構成されている。フリップフロップ回路41乃至44は、第4の実施形態に係るフリップフロップ回路40と同じ回路である。フリップフロップ回路41乃至44によって、マルチプレクサ60の同期回路を形成する。同期回路の出力をセレクタ45に入力し、シリアルデータに変換した後にプレドライバへ出力する。プレドライバの出力はメインドライバに入力され、メインドライバからデータが出力される。図27は、SERDESマクロ全体のレイアウトの一例を示す図である。図28は、SERDESマクロ全体の最上位層のレイアウトの一例を示す図である。図27から、マルチプレクサ60はプレドライバ及びメインドライバの近傍に配置されることが分かる。さらに、メインドライバには出力PADへの接続が必要であることが分かる図28参照。上述のとおり、フリップフロップ回路40では回路規模が削減されている。そのため、複数のフリップフロップ回路40を使用するマルチプレクサ60においても回路規模が縮小する。なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示請求の範囲を含むの枠内において、さらにその基本的技術思想に基づいて、実施形態の変更調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。例えば、Nチャンネル型MOSトランジスタとPチャンネル型MOSトランジスタを入れ替えても、電源等の接続を適宜変更すれば対応可能である。即ち、Nチャンネル型MOSトランジスタを第1導電型トランジスタ、Pチャンネル型MOSトランジスタを第2導電型トランジスタと捉えることができる。