"行方向および列方向に複数の画素が配列された画素配列と、複数の画素の出力を加算する加算手段とを備えた撮像素子を有する撮像装置であって、前記画素配列は、各々が光電変換部を持つ複数の有効画素が配置された有効画素領域と、各々が遮光された光電変換部を持つ複数の第1の基準画素が配置された第1の基準画素領域と、各々が光電変換部を持たない複数の第2の基準画素が配置された第2の基準画素領域から構成され、前記複数の有効画素の出力を前記加算手段により加算して読み出す場合に、前記複数の第1の基準画素の出力を前記加算手段により加算して読み出すとともに、前記複数の第2の基準画素の出力を前記加算手段により加算せずに読み出すことを特徴とする撮像装置。前記加算手段は、前記複数の画素の出力を前記列方向において加算することを特徴とする請求項1に記載の撮像装置。前記第1の基準画素領域及び前記第2の基準画素領域の出力信号を用いて、前記有効画素領域の出力信号を補正する補正手段を有することを特徴とする請求項1又は2に記載の撮像装置。前記有効画素領域及び前記第1の基準画素領域は前記加算手段を備え、前記第2の基準画素領域は前記加算手段を備えないことを特徴とする請求項1乃至3のいずれか1項に記載の撮像装置。前記有効画素及び前記第1の基準画素は、前記光電変換部と、電荷を電圧に変換する浮遊拡散領域と、前記光電変換部で発生した電荷を前記浮遊拡散領域に転送する転送スイッチと、前記浮遊拡散領域により変換された電圧に応じた信号を出力するアンプと、前記アンプから出力された信号を列出力線に出力する選択スイッチと、前記浮遊拡散領域をリセット電位にリセットするリセットスイッチとを備え、前記第2の基準画素は、前記第1の基準画素及び前記有効画素の構成から前記光電変換部を除いた構成を備えることを特徴とする請求項1乃至4のいずれか1項に記載の撮像装置。前記複数の有効画素の出力を前記加算手段により加算して読み出す場合、前記第2の基準画素領域の信号を読み出す際に、前記複数の第2の基準画素の前記選択スイッチを並行してオンするとともに、前記複数の第2の基準画素の前記転送スイッチを並行してオンすることを特徴とする請求項5に記載の撮像装置。行方向および列方向に複数の画素が配列された画素配列と、前記複数の画素の出力を加算する加算手段とを備えた撮像素子を有する撮像装置の制御方法であって、前記画素配列は、各々が光電変換部を持つ複数の有効画素が配置された有効画素領域と、各々が遮光された光電変換部を持つ複数の第1の基準画素が配置された第1の基準画素領域と、各々が光電変換部を持たない複数の第2の基準画素が配置された第2の基準画素領域から構成され、前記複数の有効画素の出力を前記加算手段により加算して読み出す場合に、前記複数の第1の基準画素の出力を前記加算手段により加算して読み出すとともに、前記複数の第2の基準画素の出力を前記加算手段により加算せずに読み出すことを特徴とする撮像装置の制御方法。ところで、画像データの低画素化のために、撮像素子の内部で垂直方向列方向における画素加算処理が行われている。この画素加算処理としては、列読み出し回路の容量部で加算する方法例えば、特許文献2参照や、光電変換部と接続された浮遊拡散領域フローティングディフュージョン:FDで加算する方法例えば、特許文献3参照がある。垂直方向列方向における画素加算処理を行う場合、VOB画素を含む非有効画素領域においても有効画素領域と同様に画素加算処理を行う必要がある。特にFDで画素加算処理を行う場合、加算駆動時と非加算駆動時ではFD容量が異なるため、電荷信号に含まれる暗電流成分の信号レベルも加算駆動時と非加算駆動時とで異なる。そのため、非有効画素領域についても有効画素領域と同様に画素加算処理して補正信号を作成しなければ、正しい補正処理を行うことができない。さらに、画素加算処理を行った場合にも信頼性の高い補正データを算出するためには、非有効画素領域により多くの画素を設ける必要があり、チップ面積が増大してしまうという問題があった。本発明の目的は、画素加算処理機能を備える撮像素子においても、非有効画素領域の画素数が少ない構成でも、効果的に垂直方向列方向の固定パターンノイズや暗電流ノイズを補正できる撮像装置を提供することである。本発明の撮像装置は、行方向および列方向に複数の画素が配列された画素配列と、前記複数の画素の出力を加算する加算手段とを備えた撮像素子を有する撮像装置であって、前記画素配列は、各々が光電変換部を持つ複数の有効画素が配置された有効画素領域と、各々が遮光された光電変換部を持つ複数の第1の基準画素が配置された第1の基準画素領域と、各々が光電変換部を持たない複数の第2の基準画素が配置された第2の基準画素領域から構成され、前記複数の有効画素の出力を前記加算手段により加算して読み出す場合に、前記複数の第1の基準画素の出力を前記加算手段により加算して読み出すとともに、前記複数の第2の基準画素の出力を前記加算手段により加算せずに読み出すことを特徴とする。また、本発明の撮像装置の制御方法は、行方向および列方向に複数の画素が配列された画素配列と、前記複数の画素の出力を加算する加算手段とを備えた撮像素子を有する撮像装置の制御方法であって、前記画素配列は、各々が光電変換部を持つ複数の有効画素が配置された有効画素領域と、各々が遮光された光電変換部を持つ複数の第1の基準画素が配置された第1の基準画素領域と、各々が光電変換部を持たない複数の第2の基準画素が配置された第2の基準画素領域から構成され、前記複数の有効画素の出力を前記加算手段により加算して読み出す場合に、前記複数の第1の基準画素の出力を前記加算手段により加算して読み出すとともに、前記複数の第2の基準画素の出力を前記加算手段により加算せずに読み出すことを特徴とする。本発明によれば、画素加算処理機能を備えた撮像素子を有する撮像装置において、非有効画素領域の画素数が少ない場合でも、良好な撮影画像を取得することができる。以下、本発明の実施形態について、図面を参照して詳細に説明する。図1は、本発明の実施例1に係る撮像装置の構成を示す全体ブロック図である。図1において、CMOS撮像素子101は、不図示の撮影レンズで結像された被写体像を光電変換して電気信号を出力する。AFEAnalogFrontEnd102は、CMOS撮像素子101から出力された電気信号の増幅や黒レベルの調整OBクランプなどの信号処理を行う。AFE102は、タイミング発生回路110から出力されるOBクランプタイミングやOBクランプ目標レベルなどに基づいて信号処理を行ったアナログ信号をデジタル信号に変換する。DFEDigitalFrontEnd103は、AFE102で変換された各画素のデジタル信号を受け取り、画像信号の補正や画素の並び替え等のデジタル処理を行う。画像処理部105は、現像処理を行って表示回路108に画像を表示する処理や、制御回路106を介して画像を記録媒体109に記録するといった処理を行う。記録媒体109にはコンパクトフラッシュ登録商標メモリなどが用いられる。メモリ回路104は、画像処理部105の現像段階での作業用メモリや、撮像が続いて行われて現像処理が間に合わないときのバッファメモリなどとして使用される。制御回路106は、撮像装置全体の制御を行うとともに、操作部107からの指示を受けて各部に命令を送る。操作部107は、撮像装置を起動させるための電源スイッチや、シャッタースイッチなどを備えている。そして、操作者によりシャッタースイッチが操作されると、制御回路106の制御により、測光処理、測距処理などの撮影準備動作の開始が指示され、その後、ミラー、シャッターを駆動して撮像素子101から読み出した信号を処理して記録媒体109に書き込む一連の撮像動作が実行される。図2は、CMOS撮像素子101の画素配列の構成例を示す図である。図2に示すように、本実施例の撮像素子は、行方向及び列方向に複数の画素が配列された有効画素領域204と非有効画素領域から構成された画素配列を備える。非有効画素領域は、遮光された光電変換部を持つ複数のOB画素第1の基準画素が配置された水平オプティカルブラックHOB画素領域203及び垂直オプティカルブラックVOB画素領域202第1の基準画素領域と、光電変換部を持たない複数のNULL画素第2の基準画素が配置されたNULL画素領域201第2の基準画素領域からなる。有効画素領域204の各画素有効画素は、入射光に応じて光電変換部で発生した電荷を蓄積し、画素信号に変換して出力する。HOB画素領域203は、有効画素領域204の水平方向行方向の左側に隣接して設けられた遮光領域である。VOB画素領域202は、有効画素領域204の垂直方向列方向の上側に隣接して設けられた遮光領域である。有効画素領域204とHOB画素領域203及びVOB画素領域202とは同じ画素構造を有し、有効画素領域204の光電変換部は遮光されず、HOB画素領域203とVOB画素領域202の光電変換部は遮光されている。また、NULL画素領域201は、VOB画素領域202の垂直方向列方向の上側に隣接して設けられている。なお、NULL画素は、光電変換部を持たないため遮光されていなくても良い。図3は、CMOS撮像素子101を構成する有効画素の回路構成を示す図である。光電変換部であるフォトダイオードPD301は、不図示の撮影レンズによって結像された光学像を受けて光電変換により電荷を発生して蓄積する。MOSトランジスタで構成される転送スイッチ302は、PD301で蓄積された電荷を浮遊拡散領域フローティングディフュージョン:FD304に転送する。FD304は、転送スイッチ302によりPD301から転送されてきた電荷を電圧に変換し、ソースフォロワアンプSF305は、FD304により変換された電圧に応じた信号を出力する。選択スイッチ306は、ソースフォロアアンプ305から出力された画素信号を垂直出力線408列出力線に出力する。リセットスイッチ303は、FD304の電位をリセット電源電圧VDDにリセットするとともに、転送スイッチ302を介してPD301の電位もリセット電源電圧VDDにリセットする。ここで、本実施例のCMOS撮像素子101は、加算手段である加算スイッチ308を備えている。この加算スイッチ308をオンすることで、垂直方向列方向において隣接する画素のPD301で発生した電荷がFD304において加算される。なお、ここでは一例として垂直方向列方向に隣接する3画素の電荷を加算して出力する回路を示すが、加算する画素数はこれに限定されるものではない。なお、HOB画素領域及びVOB画素領域に配置されたOB画素は、図3に示した有効画素の回路構成と同一の構成を有している。また、NULL画素は、図3に示した有効画素の回路構成から光電変換部であるフォトダイオードPD301と加算スイッチ308を除いた構成となっている。なお、NULL画素が加算スイッチ308を備える構成としてもかまわない。図4は、CMOS撮像素子101の構成例を示すブロック図である。垂直シフトレジスタ401は、行選択線Pres1~3、Ptx1~3、Psel1~3、Padd1~3等を介して駆動信号を画素領域400に出力する。画素配列400は、複数の画素Pixelからなり、各画素は、それぞれ図3に示した回路構成を有している。なお、図4では簡略化のために3×3画素の構成を示しているが、通常は数百万画素以上の画素から構成される。各画素は、偶数列と奇数列で各々CH1、CH2に対応した垂直信号線列出力線408a~408cにノイズ信号及び画素信号を出力する。垂直信号線408a~408cには、負荷である定電流源407a~407cがそれぞれ接続される。読み出し回路402,410には、垂直信号線408a~408cからの画素信号及びノイズ信号が入力される。読み出し回路402,410は、入力された画素信号をnチャネルトランジスタ404a~404cを介して差動増幅器405,411に出力する。また、読み出し回路402,410は、入力されたノイズ信号をnチャネルトランジスタ403a~403cを介して差動増幅器405,411に出力する。水平シフトレジスタ406,409は、トランジスタ403a~403c及び404a~404cのオン/オフを制御する。差動増幅器405,411は、画素信号とノイズ信号との差分を出力する。図3の転送スイッチ302のゲートは、図4の第1の行選択線Ptx1に接続される。同じ行に配置された他の画素の転送スイッチ302のゲートも上記第1の行選択線Ptx1に共通に接続される。図3のリセットスイッチ303のゲートは、図4の第2の行選択線Pres1に接続される。同じ行に配置された他の画素のリセットスイッチ303のゲートも上記第2の行選択線Pres1に共通に接続される。図3の選択スイッチ306のゲートは、図4の第3の行選択線Psel1に接続される。同じ行に配置された他の画素の選択スイッチ306のゲートも上記第3の行選択線Psel1に共通に接続される。また、選択スイッチ306のソースは、垂直信号線408a~408cに接続される。図3の加算スイッチ308のゲートは、図4の第4の行選択線Padd1に接続される。同じ行に配置された他の画素の加算スイッチ308のゲートも上記第4の行選択線Padd1に接続される。これら第1~第4の行選択線Ptx1、Pres1、Psel1、Padd1には、垂直シフトレジスタ301によって各駆動信号が出力される。なお、図4に示されている残りの行においても、同様な構成の画素と行選択線が設けられる。これらの行選択線Ptx2~Ptx3、Pres2~Pres3、Psel2~Pres3、Padd2~Padd3にも、上記垂直シフトレジスタ301により駆動信号が供給される。図5は、図4に示した読み出し回路402,410の回路例を示す図である。破線で囲んだ部分が1列分に相当するブロックであり、図4の各垂直信号線408a~408cが図5の端子Voutに接続される。図6は、CMOS撮像素子101の動作例を示すタイミングチャートである。図3、図5及び図6を用いて、CMOS撮像素子101の動作を説明する。PD301からの電荷の読み出しに先立って、リセットスイッチ303のゲートに接続された第2の行選択線Pres1がハイレベルとなる。これによって、ソースフォロアアンプSF305のゲートがリセット電源電圧VDDにリセットされる。リセットスイッチ303のゲートに接続された第2の行選択線Pres1がローレベルになると同時に読み出し回路402,410のクランプスイッチのゲート線Pc0rがハイレベルになる。その後、選択スイッチ306のゲートに接続された第3の行選択線Psel1がハイレベルになる。これによって、リセットノイズが重畳されたリセット信号ノイズ信号が垂直信号線408a~408cから図5に示す読み出し回路402,410の端子Voutに読み出され、各列のクランプ容量C0にクランプされる。そして、クランプスイッチのゲート線Pc0rがローレベルになった後、ノイズ信号側転送スイッチのゲート線Pctnがハイレベルとなり、各列に設けられたノイズ保持容量Ctnにリセット信号が保持される。次に、画素信号側転送スイッチのゲート線Pctsがハイレベルになった後、転送スイッチ302のゲートに接続された第1の行選択線Ptx1がハイレベルとなり、PD301の電荷がSF305のゲートに転送される。それと同時に電荷信号が垂直信号線408a~408cから読み出し回路402,410の端子Voutに読み出される。その後、転送スイッチ302のゲートに接続された第1の行選択線Ptx1がローレベルになった後、画素信号側転送スイッチのゲート線Pctsがローレベルになる。そして、リセット信号からの変化分である光信号成分画素信号が各列に設けられた信号保持容量Ctsに読み出されて保持される。ここまでの動作で、第1行目に接続された画素のノイズ信号及び画素信号が各列に接続されたノイズ保持容量Ctn、信号保持容量Ctsにそれぞれ保持される。さらに、水平シフトレジスタ406,409から供給される信号Phによって、各列の水平転送スイッチゲート403,404が順次ハイレベルとなる。そして、ノイズ保持容量Ctn,信号保持容量Ctsに保持されていた電圧は、水平出力線の保持容量Chn,Chsに順次読み出され、差動増幅器で差分処理されて出力端子OUTに順次出力される。各列の信号読み出しの合間でリセットスイッチをオンするリセット信号線Pchresがハイレベルになり、水平出力線の保持容量Chn,Chsがリセット電位VCHRN、VCHRSにそれぞれリセットされる。以上で、第1行目に接続された画素からの信号読み出しが完了する。同様に、垂直シフトレジスタ401からの駆動信号によって第2行目以降に接続された画素の信号が順次読み出され、全画素の読み出しが完了する。次に、図7は、CMOS撮像素子101の加算スイッチ308をオンすることで、隣接する画素のPD301で発生した電荷をFD304において加算する加算駆動の動作例を示すタイミングチャートである。ここでは、一例として、図4のCMOS撮像素子101のブロック図に示す垂直方向3画素の電荷を加算する加算駆動方法を説明する。まず、PD301からの電荷読み出し時に、Padd1、Padd2、Padd3をハイレベルにする。PD301からの電荷の読み出しに先立って、リセットスイッチ303のゲートに接続された第2の行選択線Pres1、Pres2、Pres3がハイレベルとなる。これによって、ソースフォロアアンプSF305のゲートがリセット電源電圧VDDにリセットされる。リセットスイッチ303のゲートに接続された第2の行選択線Pres1、Pres2、Pres3がローレベルになると同時に読み出し回路402,410のクランプスイッチのゲート線Pc0rがハイレベルになる。その後、選択スイッチ306のゲートに接続された第3の行選択線Psel1、Psel2、Psel3がハイレベルとなる。これによって、リセットノイズが重畳されたリセット信号ノイズ信号が垂直信号線408a~408cから図5に示す読み出し回路402,410の端子Voutに読み出され、各列のクランプ容量C0にクランプされる。次に、クランプスイッチのゲート線Pc0rがローレベルになった後、ノイズ信号側転送スイッチのゲート線Pctnがハイレベルとなり、各列に設けられたノイズ保持容量Ctnにリセット信号が保持される。次に、画素信号側転送スイッチのゲート線Pctsがハイレベルになった後、転送スイッチ302のゲートに接続された第1の行選択線Ptx1、Ptx2、Ptx3がハイレベルとなる。そして、3行のPD301の電荷がFD304において加算され、SF305のゲートに転送される。それと同時に電荷信号が垂直信号線408a~408cから読み出し回路402,410の端子Voutに読み出される。その後、転送スイッチ302のゲートに接続された第1の行選択線Ptx1、Ptx2、Ptx3がローレベルになった後、画素信号側転送スイッチのゲート線Pctsがローレベルになる。そして、リセット信号からの変化分である光信号成分画素信号が各列に設けられた信号保持容量Ctsに読み出されて保持される。ここまでの動作で、第1行目、第2行目、第3行目に接続された画素のノイズ信号と加算された画素信号が各列に接続されたノイズ保持容量Ctn、信号保持容量Ctsにそれぞれ保持される。さらに、水平シフトレジスタ406,409から供給される信号Phによって、各列の水平転送スイッチゲート403,404が順次ハイレベルとなる。そして、ノイズ保持容量Ctn,信号保持容量Ctsに保持されていた電圧は、水平出力線の保持容量Chn,Chsに順次読み出され、差動増幅器で差分処理されて出力端子OUTに順次出力される。各列の信号読み出しの合間でリセットスイッチをオンするリセット信号線Pchresがハイレベルになり、水平出力線の保持容量Chn,Chsがリセット電圧VCHRN、VCHRSにそれぞれリセットされる。以上で、第1行目、第2行目、第3行目に接続された画素からの垂直加算読み出しが完了する。上述したCMOS撮像素子101を用いて垂直画素加算を行って画像を得る駆動方法を図8、図9を用いて詳細に説明する。図8は、撮像素子の画素レイアウトの一部を示した図である。図8では、説明を簡単にするために17×30画素の例を示しているが、実際には数千×数千画素と多画素である。図8の例では、0行目から3行目までがNULL画素、4行目から15行目までがVOB画素、16行目から29行目までが有効画素である。有効画素には、G、R、Bの色フィルタがベイヤ状に配列されている。本実施例では、垂直方向列方向に隣接する同色3画素の出力を加算する場合について説明する。図9は、図8の画素レイアウトのある列の画素の垂直加算読み出しを表した図である。ここで、NULL画素は、黒レベルの基準となる信号出力を得るために設けられた画素であり、図3に示したPD301と加算スイッチ308を備えていない。そのため、NULL画素の出力は垂直方向列方向で加算されないで、各行にある画素の信号が別々に読み出される。有効画素の出力は、垂直方向列方向に隣接した同色の3画素の出力が加算されて読み出される。図9は、RとGの列を示しており、R画素については、16,18,20行目の3画素の出力が加算されて読み出される。また、G画素については、19,21,23行目の3画素が加算されて読み出される。以降の有効画素についても同様にして読み出される。VOB画素の出力は、有効画素と同様に垂直方向列方向の3画素の出力が加算されて読み出される。VOB画素は、遮光された画素であるために色の区別はないが、有効画素と同様の規則で加算するように駆動することが望ましい。すなわち、図9では、VOB画素領域の4,6,8行目の画素の出力が加算されて読み出されるとともに、7,9,11行目の画素の出力が加算されて読み出される。このように加算することで、重心を偏らせることなくOB画素出力を得ることができる。なお、VOB画素と有効画素の境界では、13,15行目のVOB2画素と17行目の有効画素1画素G画素の出力が加算されて読み出されることになるが、この出力信号は画像作成に使用しないことが望ましい。次に、DFE103は、このようにして読み出されたNULL画素の出力信号及びVOB画素の出力信号を用いて、有効画素の出力信号を補正する。以下、この補正処理について説明する。なお、この補正処理は、DFE103で行うのが好適であるが、もちろん画像処理装置105などで実行するように構成してもかまわない。まず、各列におけるNULL画素の出力信号の平均値を算出する。同じ列の有効画素からの色別の出力画素信号からNULL画素の出力信号の平均値を減算する。そして、このような減算処理を行うことにより、読み出し回路の特性に起因する縦縞ノイズやシェーディングをリアルタイムに補正することができる。なお、信頼度の高い補正処理を行うためには、NULL画素の母数行数が多いほど好ましいが、上記したようにNULL画素の出力信号は、有効画素を加算して読み出す場合にも加算処理されないため、NULL画素の行数を増やさなくても補正値平均値の算出に十分な母数のNULL画素出力を得ることができる。また、通常、光電変換部であるフォトダイオードPDで電荷の蓄積を行うと、その蓄積時間や環境温度に応じて暗電流ノイズが発生するが、NULL画素には光電変換部であるフォトダイオードPDが設けられていないため、暗電流ノイズが発生しない。そのため、加算読み出しを行わなくても所望の補正値を得ることができ、かつ、列ごとに生じる固定パターンノイズを精度よく補正することができる。一方、有効画素で発生する暗電流ノイズは、VOB画素の出力信号を用いて補正する。暗電流ノイズは、上記したように、電荷蓄積時間と環境温度に依存するものである。VOB画素には、有効画素と同様に光電変換部であるフォトダイオードPDが設けられている。そこで、有効画素と同様の加算読み出し駆動を行って読み出されたVOB画素の出力信号の平均値を算出することによって暗電流量が求まるので、この値を用いて有効画素の出力信号を補正すれば、暗電流の影響を抑制することができる。VOB画素は有効画素と同様の加算読み出し駆動を行う必要があるが、VOB画素全体から暗電流補正値を算出することができるので、画素数をそれほど増やさなくても精度の良い補正を行うことができる。なお、本実施例では、NULL画素に加算スイッチ308を備えていない例を説明したが、有効画素と同様に加算スイッチ308を備えていてもかまわない。また、NULL画素を複数回選択して読み出すと、NULL画素出力信号の母数が増えてランダムノイズの影響をより抑制した補正を行うことができる。また、本実施例では、水平方向行方向の低画素化に関しては特に説明していないが、全画素の信号を読み出してから後で加算処理しても良いし、公知の技術により、撮像素子内で水平方向行方向の加算処理を行っても良い。以上のような処理を行うことで、高画素の撮像素子の出力を低画素化する駆動を行う際に、回路規模を大きくすることなく良好な画像を得ることができる。次に、本発明の別の実施例について説明する。実施例2は、NULL画素の読み出し方法のみが実施例1と異なるものである。なお、実施例2における撮像装置や撮像素子の構成、NULL画素とVOB画素の出力信号を用いた補正処理を含む各種処理については実施例1と同様である。実施例1と同様の部分については説明を省略し、以下、実施例1と異なる部分についてのみ説明する。実施例1で説明したように、NULL画素は、列ごとの固定パターンノイズやシェーディングの補正値の算出に使用する。そのため、NULL画素の中に欠陥画素があると、その欠陥画素の出力電圧レベルは正常なNULL画素の出力電圧レベルと異なるため、正しい補正値平均値を得ることができない。例えば、リセット電源電圧VDDが5Vである場合、正常なNULL画素の出力電圧レベルはリセット電源電圧VDDの5Vとほとんど変わらない4.999Vとなるのに対し、欠陥画素の出力電圧レベルはリセット電源電圧VDDの5Vよりも100mV低い4.99Vとなる。特に、NULL画素では列ごとに補正値を算出するだけでなく母数となる画素数行数も少ないので、欠陥画素の影響は大きい。なお、NULL画素の欠陥としては、例えば、SF305に欠陥がある場合が考えられる。そこで、実施例2では、読み出し時に複数画素の選択スイッチ306を並行してオンするように制御する。図10は、実施例2における読み出し駆動のタイミングチャートである。ここでは、図8の第1行目、第2行目、第3行目を1つのグループとし、各列において3画素の出力電圧レベルのいずれかを読み出す例について説明する。まず、転送スイッチ302をオンしない状態でリセットスイッチ303のゲートに接続された第2の行選択線Pres1、Pres2、Pres3がハイレベルとなる。これによって、ソースフォロアアンプSF305のゲートがリセット電源電圧VDDにリセットされる。リセットスイッチ303のゲートに接続された第2の行選択線Pres1、Pres2、Pres3がローレベルになると同時に読み出し回路402,410のクランプスイッチのゲート線Pc0rがハイレベルになる。その後、選択スイッチ306のゲートに接続された第3の行選択線Psel1、Psel2、Psel3がハイレベルとなる。これによって、リセットノイズが重畳されたリセット信号ノイズ信号が垂直信号線408a~408cから図5に示す読み出し回路402,410の端子Voutに読み出され、各列のクランプ容量C0にクランプされる。次に、クランプスイッチのゲート線Pc0rがローレベルになった後、ノイズ信号側転送スイッチのゲート線Pctnがハイレベルとなり、各列に設けられたノイズ保持容量Ctnにリセット信号が保持される。次に、画素信号側転送スイッチのゲート線Pctsがハイレベルになった後、転送スイッチ302のゲートに接続された第1の行選択線Ptx1、Ptx2、Ptx3がハイレベルとなる。すなわち、第1行目から第3行目までの複数の転送スイッチ302が並行してオンされる。ここで、第1行目から第3行目までの複数の選択スイッチ306が並行してオンしているため、第1行目から第3行目の3つのSF305の出力電圧が垂直出力線408上で競合する状態になる。複数の異なるSF305の出力電圧が競合した場合、リセット電源電圧5Vに最も近い電圧を出力するSF305の出力電圧が信号値となって垂直信号線408から読み出し回路402,410の端子Voutに読み出される。次に、転送スイッチ302のゲートに接続された第1の行選択線Ptx1、Ptx2、Ptx3がローレベルになった後、画素信号側転送スイッチのゲート線Pctsがローレベルになる。そして、リセット信号からの変化分である光信号成分画素信号が各列に設けられた信号保持容量Ctsに読み出される。ここまでの動作で、第1行目、第2行目、第3行目に接続された画素のノイズ信号及び画素信号のうち、それぞれリセット電源電圧5Vに最も近い電圧値を持つ信号が各列に接続されたノイズ保持容量Ctn、信号保持容量Ctsにそれぞれ保持される。この後、水平シフトレジスタ406,409から供給される信号Phによって、各列の水平転送スイッチゲートが順次ハイレベルとなる。そして、ノイズ保持容量Ctn,信号保持容量Ctsに保持されていた電圧は、水平出力線の保持容量Chn,Chsに順次読み出され、差動増幅器で差分処理されて出力端子OUTに順次出力される。各列の信号読み出しの合間でリセットスイッチをオンするリセット信号線Pchresがハイレベルになり、水平出力線の保持容量Chn,Chsがリセット電圧VCHRN、VCHRSにリセットされる。以上のように、NULL画素の列方向に並ぶ3画素の出力電圧の中で、リセット電源電圧VDDの5Vに最も近い電圧値を読み出すことにより、出力電圧レベルがリセット電源電圧VDDの5Vよりも小さくなる欠陥画素の出力を読み出さないため、精度良い補正を行うことができる。また、NULL画素を複数回選択して読み出すことにより、ランダムノイズの影響を減らすことができ、より正しい補正値を算出することができる。その他の実施例また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェアプログラムを、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータまたはCPUやMPU等がプログラムを読み出して実行する処理である。"