"ヘテロ接合電界効果トランジスタHFET:HeterojunctionFieldEffectTransistorであって、非導電性基板上に位置する、チャネルとなる二次元電子ガス2DEG:2DimensionalElectronGasを形成するための再成長層と、前記再成長層に接して位置する、ソース電極、ゲート電極およびドレイン電極を備え、前記ソース電極が、前記ゲート電極に比べて、前記非導電性基板から遠い位置に位置することを特徴とする、半導体装置。前記ソース電極と前記非導電性基板との間に、前記チャネルで生成した正孔を吸収する部分を備え、前記ゲート電極と前記非導電性基板との間にはその正孔を吸収する部分がないことを特徴とする、請求項1に記載の半導体装置。前記再成長層と、前記非導電性基板との間に半絶縁性GaN系層が位置することを特徴とする、請求項1または2に記載の半導体装置。少なくとも前記正孔を吸収するための部分であるp型層とn型ソース層とからなる積層体による高低差を表面に有し、前記再成長層は前記高低差の高地から斜面または壁面を経て低地を覆っており、前記ゲート電極および前記ドレイン電極は前記低地の上に位置し、少なくとも前記積層体は、その端の面で壁面もしくは斜面を形成し、前記ソース電極は、前記再成長層上に接して、前記積層体の高地の上から前記壁面または斜面の上を伝って前記ゲート電極が位置する低地の上にまで降りていることを特徴とする、請求項2または3に記載の半導体装置。前記ソース電極と前記正孔を吸収する部分とが該ソース電極下に埋め込まれた導電部によって導電接続されていることを特徴とする、請求項2~4のいずれか1項に記載の半導体装置。前記半導体装置がGaN系半導体により形成され、前記再成長層がAlGaN層、InAlN層、AlN層、AlGaInN層、およびGaN層のいずれか1つまたは2つ以上を備えることを特徴とする、請求項1~5のいずれか1項に記載の半導体装置。非導電性基板上に、順次、半絶縁性GaN系層/p型GaN系層、を含むGaN系積層体を形成する工程と、前記GaN系積層体を表面からエッチングして前記半絶縁性GaN系層内に届く凹部を形成する工程と、前記凹部およびその周囲の頂面を覆うように、電子走行層および電子供給層を含む再成長層を形成する工程と、前記凹部の底面の前記再成長層上に接して、ゲート電極およびドレイン電極を形成する工程と、少なくとも前記凹部の周囲の頂面および斜面の前記再成長層上に接して、ソース電極を形成する工程とを備えることを特徴とする、半導体装置の製造方法。前記ソース電極を形成する工程では、前記再成長層表面から前記p型GaN系層に届く縦穴を設け、次いで、導電性材料で前記縦穴を埋めることで導電部を形成し、そのあと該導電部に接するように前記ソース電極を形成することを特徴とする、請求項7に記載の半導体装置の製造方法。前記GaN系積層体における前記p型GaN系層上に接してn型GaN系ソース層を備え、該n型GaN系ソース層は前記凹部周囲の頂面を構成し、また該n型GaN系ソース層の端面は前記斜面に含まれ、前記再成長層が該n型GaN系ソース層を含めて覆っていることを特徴とする、請求項7または8に記載の半導体装置の製造方法。上記の開口部を設けた縦型GaN系HFETでは、低いオン抵抗と優れた耐圧性能を得ることができる。しかし、ソース電極およびゲート電極と、ドレイン電極とは平行平板コンデンサを構成し、電極間の寄生容量として作用する。この寄生容量は、電力利得などの周波数限界を小さくするなどして、高周波特性を劣化させる。また、上記の横型HFETでは、正孔引き抜き用の電極p側電極を専用に形成している。このため、チップの小型化に大きな障害となる。さらに複雑に配列される横型HFETの電極の間に、正孔引き抜き専用の電極を割り込ませることは、高精度の微細加工技術を要し、現状、製造歩留まりの低下は避けられない。本発明は、良好な高周波特性を有し、かつ耐圧性能の安定化を確保しやすい、半導体装置およびその製造方法を提供することを目的とする。本発明の半導体装置は、ヘテロ接合電界効果トランジスタHFET:HeterojunctionFieldEffectTransistorである。この半導体装置は、非導電性基板上に位置する、チャネルとなる二次元電子ガス2DEG:2DimensionalElectronGasを形成するための再成長層と、再成長層に接して位置する、ソース電極、ゲート電極およびドレイン電極を備え、ソース電極が、ゲート電極に比べて、非導電性基板から遠い位置に位置することを特徴とする。上記の構成によれば、基板が非導電性基板であるため、当該基板と、ソース電極、ゲート電極、ドレイン電極と、は寄生容量を形成することがない。このため、電流利得または電力利得の周波数限界を拡大することができる。さらに、ドレイン電極付近のチャネルで発生する正孔は、ワイドギャップ半導体からなり再結合時定数が大きい半導体層に蓄積されてゆくため、このような箇所で耐圧性能が劣化する。このような正孔の蓄積による耐圧性能の不安定化を防止するために、ソース電極と非導電性基板との間に、たとえば正孔が流れ込みやすい部分またはp型層などの機構を設けることができる。この結果、正孔の蓄積による耐圧性能の不安定化を防止することができる。ソース電極と非導電性基板との間に、チャネルで生成した正孔を吸収する部分を備え、ゲート電極と非導電性基板との間にはその正孔を吸収する部分がない構造とすることができる。これによって、正孔の蓄積を軽減して耐圧性能を保つことができる。再成長層と、非導電性基板との間に半絶縁性GaN系層が位置する構成とするのがよい。これによって、電極の寄生容量を低くでき、良好な高周波特性を保持することができる。少なくとも正孔を吸収するための部分であるp型層とn型ソース層とからなる積層体による高低差を表面に有し、再成長層は高低差の高地から斜面または壁面を経て低地を覆っており、ゲート電極およびドレイン電極は低地の上に位置し、少なくとも積層体は、その端の面で壁面もしくは斜面を形成し、ソース電極は、再成長層上に接して、積層体の高地の上から壁面または斜面の上を伝ってゲート電極が位置する低地の上にまで降りている構造をとることができる。これによって、ドレイン付近のチャネルで発生する正孔をp型層に流入させることができ、たとえばチャネル下のi型半導体層またはn型半導体層または界面などに正孔が蓄積するのを防止することができる。これによって、ワイドギャップ半導体において再結合時定数が大きいために再結合消滅しにくい正孔の蓄積に起因する耐圧性能の不安定性を解消することができる。また、その構造は簡単であり、高い歩留まりで製造することができる。なお、上述の半導体装置において上記積層体にn型ソース層を備えない場合があってもよい。すなわち再成長層がp型層上に接して位置する構造をとってもよい。この場合、n型ソース層がないことでエピタキシャル層成長後の活性化アニールの際、p型層が露出されるので、p型層の水素の抜けが良くなり脱水素の促進、p型層の活性化率が向上して電気抵抗を低くすることができる。その結果、正孔の引き抜き効率が改善し、耐圧性能を向上させることができる。ただし、n型ソース層は、ソース電極からチャネルに至る経路を増やすので、その分、オン抵抗を低くできる利点はある。ソース電極と正孔を吸収する部分とが該ソース電極下に埋め込まれた導電部によって導電接続されるのがよい。これによって、導電部はソース電極下に埋め込まれるので小型サイズを保つことができる。その上で、正孔が流入するp型層を接地電位として、正孔を引き抜くことができる。この結果、正孔の蓄積に起因するキンク現象などを防止することができる。また、構造が簡単なので、高い製造歩留まりを得ることができる。半導体装置がGaN系半導体により形成され、再成長層がAlGaN層、InAlN層、AlN層、AlGaInN層、およびGaN層のいずれか1つまたは2つ以上を備える構成をとることができる。これによって、ワイドギャップ半導体の典型例のGaN系半導体、およびアバランシェ破壊が生じて正孔が生じやすい2DEGのチャネルにおいて、正孔を蓄積させずに移動させることができる。この結果、正孔の蓄積によるキンク現象などの耐圧性能の不安定性を除くことができる。その上で、バンドギャップが大きい半導体であるGaN系に特有の、高い耐圧性能、低いオン抵抗などを得ることができる。本発明の半導体装置の製造方法は、非導電性基板上に、順次、半絶縁性GaN系層/p型GaN系層、を含むGaN系積層体を形成する工程と、GaN系積層体を表面からエッチングして半絶縁性GaN系層内に届く凹部を形成する工程と、凹部およびその周囲の頂面を覆うように、電子走行層および電子供給層を含む再成長層を形成する工程と、凹部の底面の再成長層上に接して、ゲート電極およびドレイン電極を形成する工程と、少なくとも凹部周囲の頂面および斜面の再成長層上に接して、ソース電極を形成する工程とを備えることを特徴とする。この方法によって、寄生容量が小さく、このため高周波特性に優れ、正孔の蓄積が長じにくく耐圧性能が良好な、簡単な構造の半導体装置を高い歩留まりで製造することができる。ソース電極を形成する工程では、再成長層表面からp型GaN系層に届く縦穴を設け、次いで、導電性材料で縦穴を埋めることで導電部を形成し、そのあと該導電部に接するようにソース電極を形成するのがよい。これによって、正孔が流入しやすいp型GaN系層が、ソース電極下に埋め込まれた導電部によってソース電極または接地電極に導電接続される。このため、小型サイズを保ちながら、p型GaN系層に流れ込んだ正孔はソース電極を経由してアースに引き抜かれることになる。この結果、正孔の蓄積は生じることはなく、安定して良好な耐圧性能を得ることができる。また上記の構造は簡単であり、微細加工において高精細な加工は必要としないので、製造歩留まりを確保することができる。GaN系積層体におけるp型GaN系層上に接してn型GaN系ソース層を備え、該n型GaN系ソース層は凹部周囲の頂面を構成し、また該n型GaN系ソース層の端面は斜面に含まれ、再成長層が該n型GaN系ソース層を含めて覆っている構成をとることができる。これによって、ソース電極とn型GaN系ソース層との良好な導電接続が得られ、これがチャネルへの低抵抗での電子導入を実現することができる。この結果、より一層低いオン抵抗を得ることができる。ただし、n型GaN系ソース層があることで、活性化アニール時にp型GaN系層の水素の抜けを悪くするおそれはある。本発明によれば、高周波特性を確保し、かつ正孔の蓄積を解消しやすく、耐圧性能の不安定化を防止しやすい、半導体装置等を得ることができる。実施の形態1図1aは、本発明の実施の形態1における半導体装置であるGaN系HFET10を示す断面図である。また図1bは、機能上の特徴を示す図である。GaN系HFET10は、高抵抗支持基板絶縁性基板1と、その上にエピタキシャル成長したアンドープGaN層2/p型GaN層3/n型GaNソース層4、からなるGaN系積層体18を備える。絶縁性基板1の種類によっては、その絶縁性基板1とアンドープGaN層2との間にAlGaN層またはGaN層からなる半絶縁性バッファ層を挿入してもよい。その理由は、基板を絶縁性基板としたことと共通し、このあと説明する。絶縁性基板1は、絶縁性であってGaN系半導体層がエピタキシャル成長することが可能な基板であれば何でもよい。たとえばサファイア基板、絶縁性SiC基板、絶縁性GaN基板などを用いることができる。また、p型GaN系半導体層は、本実施の形態ではp型GaN層2としているが、p型AlGaN層を用いてもよい。本実施の形態におけるGaN系HFET10では、表面に位置する、ソース電極11、ゲート電極13およびドレイン電極15の高さ位置絶縁性基板1からの距離が異なる。すなわち、表面は、ソース電極11が大部分を占有する高地頂部T、ゲート電極13およびドレイン電極15が占有する底部低地または底面B、ならびに高地Tと低地Bとをつなぐ斜面部S、に分かれている。ソース電極11は高地Tを占めながら斜面部Sを伝って底部Bにまで降りている。ソース電極11が高地Tを占めるのは、ソース電極11の下に、p型GaN層3が位置するのに対し、一方、ゲート電極13およびドレイン電極15の下にはそのp型GaN層3が延在していないからである。そしてソース電極11とp型GaN層3とは、導電部17によって導電接続されている。表面に位置する各電極11,13,15の下には、電子走行層5と電子供給層6を備える再成長層7が配置されている。電子走行層5と電子走行層5よりもバンドギャップの大きい電子供給層6との界面の電子走行層5の側には二次元電子ガス2DEGによるチャネルが形成される。再成長層7は、電子走行層5と電子供給層6との間にAlN中間層図示せずを備えていてもよい。ソース電極11から導入される電子は、ゲート電極13への電圧印加による2DEGチャネルのオンオフ制御を受けてドレイン電極15へと到達する。スイッチングを受ける電流は、斜面を降りたあとは基板面に並行に流れる。本発明の実施の形態1におけるGaN系HFETの構造上の特徴およびその作用はつぎのとおりである。1ゲート電極13等の電極と、半導体層を挟んで対向する基板に絶縁性基板1を用い、かつ、再成長層7を除く半導体層としてキャリア濃度5E16cm-3以下のアンドープGaN層2を用いている。これによって、ゲート電極13等と平行平板コンデンサを形成する相手側の導電層がないために、電極寄生容量を大幅に減らすことができる。すなわち図1bに示すように、主な電極寄生容量は、ゲート電極と再成長層7内の電子走行層5との間でのみ形成されるが、その大きさは大きくない。この結果、高周波特性が大きく改善される。たとえば電力利得Guが得られなくなる限界周波数電力利得遮断周波数fmazおよび/または電流利得|h21|2が得られなくなる限界周波数電流利得遮断周波数ftを拡大することができる。スイッチング周波数は高周波化する傾向があり、良好な高周波特性が重視される。ソース電極またはゲート電極がドレイン電極や導電性基板または導電性バッファ層と平行平板コンデンサを形成する縦型半導体装置の場合、ソース電極と、ドレイン電極または導電性基板との間には寄生容量が形成され、高周波特性が芳しくない。2p型GaN層3については次の作用を発揮する。ドレイン電圧を高めたとき、チャネルのドレイン電極15近傍において高電界領域ができて高エネルギーを有する電子によってアバランシェ破壊が起き、正孔が生成する。GaN系半導体はワイドバンドギャップなので、再結合時定数が長く、GaN系積層体18とくにGaN層2には正孔が高濃度に蓄積されてゆく。その結果、ドレイン電流-ドレイン電圧の飽和領域においてドレイン電流の増大などの暴走を招く。図1bに示すように、生じた正孔はp型GaN層3に流入しやすい。このp型GaN層3とソース電極11とを導電部17によって導電接続することで、正孔をp型GaN層3を通してソース電極11からアースへと引き抜くことができる。これによって正孔の蓄積に起因するキンク現象などの耐圧性の不安定化を除くことができる。本実施の形態におけるp型GaN層3は、MOCVDMetalOrganicChemicalVaporDeposition法によってエピタキシャル成長するのがよい。エピタキシャル成長したあと、活性化アニールなどによりシート抵抗の制御を容易に遂行することができる。一般的に、MOCVD法を用い、活性化アニールによりシート抵抗を調整した実績としてLEDなどの例をあげることができる。一方、選択的にp型層を形成する方法としてはイオン注入法などが考えられるが、現状では十分低い抵抗を得ることができていない。導電部17は、p型GaN層3にオーミック接触している。3斜面または段差付きHFETソース電極11の高さ位置が、ゲート電極13およびドレイン電極15の高さ位置よりも高いのは、上記2におけるp型GaN層3を配置して正孔流入促進をはかる作用を得るための結果である。この高さの相違を適合させるために、導電部17上のソース電極11が占める高地Tと、ゲート電極13およびドレイン電極15が位置する底部Bとの間に斜面部Sが形成される。4小型化正孔を引き抜くための導電部17は、ソース電極11下に埋め込まれる。すなわち、平面的にみて、正孔の引き抜き電極とソース電極は重なっている。このため、従来の横型HFETのように、特別に専用の正孔の引き抜き電極を設ける構造に比べて大幅な微細化ができる。また、微細化した上で、その構造が簡単であり高精細加工を要しないので、製造歩留まりを向上させることができる。さらに小型化は、電子の走行距離を短く、その厚みを大きくしやすいので、オン抵抗を低くすることができる。オン抵抗の低減は大電流のスイッチング素子にとって重要である。5まとめ本実施の形態におけるHFET10は、1高周波特性を向上し、2正孔の蓄積が生じないようにして耐圧性能の安定化を実現しながら、3小型化によるオン抵抗の低減、4構造の簡素化による製造歩留まりを向上させる、ことができる。上記1~4を実現するために、ソース電極11を高くして高地Tとし、ゲート電極13およびドレイン電極15を低くして底部Bとし、その間に斜面部Sを設けて、チャネルを形成する再成長層7をその表面に沿わせた。電子の流れは基板面に平行する完全な横型ではなく、斜行型とでもいうことができる。すなわち斜行型HFETということができる。高地Tは、底部Bに比べてΔhだけ大きいが、これは、主にp型GaN層3の挿入により、さらにn型GaNソース層4の挿入による。また、底部Bに位置するアンドープGaN層2をエッチングして少しの厚みを除いてもよい。この厚み減少も、Δhに加算される。正孔の蓄積に起因する耐圧性能の不安定性は、上記2によって除くことができる。しかし、大電流を流しながら耐圧性能を確保するには、図1aに示す、ゲート電極13とドレイン電極15との距離d1を十分とる必要がある。少なくとも、ソース電極11とゲート電極13との距離d2よりもd1を大きくするのがよい。図2は、図1に示すHFET10の平面図である。平面的にみて、ソース電極11と、ドレイン電極15とは櫛歯状に配列される。ゲート電極13は、ソース電極11とドレイン電極15との間に並行するように位置する。ソース電極11はソースパッド11pから、またドレイン電極15はドレインパッド15pから延び出ている。ソースパッド11pまたはドレインパッド15pには、図示しない層間絶縁膜の上から、各電極パッド11p,15p上へとその層間絶縁膜を貫通して配線がなされている。ゲート電極13についても、立体的に、ソース配線およびドレイン配線から絶縁性を確実に保って配線がなされる。次に、本実施の形態におけるGaN系HFET10の製造方法を説明する。まず、絶縁性基板1の上に、アンドープGaN層2/p型GaN層3/n型GaNソース層4、の積層体18をエピタキシャル成長する図3参照。これらの層の形成は、例えば、MOCVD有機金属化学気相成長法を用いる。またはMOCVD法でなくMBE法を用いてもよい。これにより結晶性の良いGaN系半導体層を能率よく形成できる。また、各層の膜厚、キャリア濃度は、次のとおりである。アンドープGaN層2:厚み5.0μm、キャリア濃度5.0×1015cm-3p型GaN層3:厚み0.5μm、キャリア濃度5.0×1018cm-3n型GaNソース層4:厚み0.3μm、キャリア濃度5.0×1017cm-3次に、図3に示すように、n型GaNソース層4/p型GaN層3を貫通してアンドープGaN層2内にまで届く凹部28を設ける。この凹部の形成のために、図4a,bに示すように、通常の露光技術を用いて、所定領域にレジストマスクM1を用いる。凹部28は、誘導結合プラズマInductivityCoupledPlasmaを用いて生成した高密度プラズマを用い、RIEにより、n型GaNソース層4、p型GaN層3、およびアンドープGaN層2の一部をエッチングすることで形成される。これにより、n型GaNソース層4、p型GaN層3、およびアンドープGaN層2の端面は、開口部28に露出して凹部の斜面部Sを構成する。斜面部Sは、エッチングされないで残るn型GaNソース層4の表面の高地Tと、一部エッチングされて露出するアンドープGaN層2の底部Bとをつないでいる。この時点で、凹部28の斜面Sには、深さ数nm1nm~20nm程度にわたって、エッチングダメージが発生している。なお、凹部28の斜面部Sは、基板表面に対し約10°~90°の傾斜面となっている。この傾斜面の基板表面に対する角度は、RIE法で用いる塩素ガスのガス圧および他のガスとの流量比により制御可能である。RIEが終了すると、有機洗浄を行い、アッシング等により、レジストマスクM1を除去する。続いて、TMAH水酸化テトラメチルアンモニウム水溶液をエッチング液として、凹部の斜面の異方性ウエットエッチングを行う80°C、数分~数時間。異方性ウエットエッチングによって、高密度プラズマを用いたRIEによって凹部28の斜面に生じたエッチングダメージを除去する。同時に、n型GaNソース層4、p型GaN層3の端面の一部にそれぞれのm面このあと明らかになるを露出させる。凹部28の斜面は、GaN層2,3,4の端面で構成される。各GaN層の端面は、複数のほぼ基板面に垂直な面と、各垂直な面の間を補完するように形成された傾斜した面とが、凹部の斜面の傾斜方向傾斜角度θに混在して形成されている。このHFET10では、主面が{0001}面である絶縁性基板1の場合、六方晶のGaN系層GaN、AlGaNなどを{0001}面以下、C面とするを成長面として、エピタキシャル成長させる。したがって、GaN層2,3,4における垂直な面は、{1100}面以下、m面とするとなる。m面は、C面とは異なり無極性面である。このため、m面を成長面として、GaN電子走行層5、AlGaN電子供給層6を再成長させることによって、ピエゾ電荷等の分極電荷がAlGaN6/GaN5のヘテロ界面に生じない。このためチャネルの最低エネルギーを低下させる向きの電界は生じない。これによって、ピンチオフ特性の改善を得ることができる。図3,4等における凹部28の壁面の傾斜角θが90度に近いほど、壁面におけるm面または垂直面の占める割合が高くなる。よって、本実施の形態のHFET10においてピンチオフ特性を向上するためには、傾斜角θが90度に近い方が好ましく、たとえば60度以上とするのがよい。エッチングダメージの深さは、RIEの処理条件によって異なる。また、凹部境界面に対するm面の割合は製造するHFET10の仕様によって異なる。したがって、これらの条件を考慮して、異方性エッチングは、エッチングダメージを除去でき、かつ、所定の特定が得られるようなエッチングの条件で行えばよい。なお、異方性ウエットエッチングを行うためのエッチング液は、TMAH水溶液に限られない。エッチング液として、基板の材質に応じて適切なものを用いればよい。凹部28は、平面的には、図2に示すように、導電部17上のソース電極の部分を、一方の櫛歯状になるように形成される。次に、図5に示すように、再成長層7を構成する、GaN電子走行層5およびAlGaN電子供給層6を、凹部28の底部B、斜面部Sおよび高地Tにわたって形成する。GaN電子走行層5とAlGaN電子供給層6との間にAlN中間層を挿入してもよい。再成長層7の成長では、まず、MOCVDを用いて、不純物を添加しないGaN電子走行層5を形成する。MOCVDにおける成長温度は、1020°Cとする。AlN中間層を挿入する場合は、その後、成長温度を1080°Cとして、AlN中間層およびAlGaN電子供給層6を形成する。これによって凹部28の底部B,斜面部Sおよび高地Tにわたって、電子走行層5、AlN中間層、電子供給層6からなる再成長層7を形成することができる。なお、一例を挙げると、形成するGaN電子走行層5、AlN中間層、およびAlGaN電子供給層6の厚さは、それぞれ、100nm、1nm、24nmであり、AlGaN電子供給層6のAl組成は25である。再成長層7は、凹部28の斜面部での成長速度の低下を避けるため、GaN系積層体18の成長温度より低い温度で、かつ高いV/III比で形成することが好ましい。さらに、電子走行層5の形成から中間層および電子供給層6を形成するために成長温度を昇温する際、結晶表面へのダメージを低減するため短時間で昇温することが好ましい。例えば、20分以下の時間で昇温することが好ましい。なお、MOCVD法でなくMBE法を用いてもよい。その後、凹部28の形成法と同様に、図示しないレジストMを用いて導電部17のパターンを形成し、このレジストMをマスクとしてドライエッチングによりp型GaN層3内に届く孔を設ける。そして、このレジストMを除去したのち、新たにレジストパターン図示せずを形成し蒸着法により電極金属を成膜し、リフトオフ法により導電部17を形成する。その後、p型GaN層3とオーミック接触をえるために合金化アニールを行う。導電部17は、平面的には、櫛歯状のソース電極11の高地に沿って延びている。次いで、図7に示すように、ソース電極11、ゲート電極13、ドレイン電極15を形成する。ソース電極11およびドレイン電極15の形成にあたっては、まず、通常の露光技術を用い、所定領域に開口部を有するフォトレジスト図示せずを形成する。次に、蒸着法により、ソース電極11として高地導電部17の表面を含む、斜面部Sおよび底部Bの再成長層7上に、またドレイン電極15として底部Bの再成長層7上に、それぞれTi/Al膜を形成する。これら金属膜11,15を蒸着したのちリフトオフ法を用いてレジストパターン等を除去する。その後、窒素雰囲気中において800°Cの温度で30秒の熱処理を行う。これにより、Ti/Al膜とn型GaNソース層4または再成長層7との界面に合金層を形成する。この結果、オーミックコンタクト抵抗が0.4Ωmm程度の良好なオーミックコンタクトを有するソース電極11およびドレイン電極15を形成することができる。ソース電極11およびドレイン電極15としては、Ti/Al以外にも再成長層7とオーミックコンタクトする金属であればよい。必ずしも行う必要はないが、ソース電極11としてTi/Alを蒸着する前に、塩素系ガスを用いたRIE法によるエッチングで、AlGaN電子供給層6およびAlN中間層を除去してもよい。この場合、中間層による電子のバリアがなく、オーミックコンタクトにおける抵抗を0.2Ωmmに低減することができる。ゲート電極13の形成にあたっては、まず、通常の露光技術を用い、所定の開口部を有するフォトレジスト図示せずを形成する。次に、蒸着法およびリフトオフ法を用い、凹部28の底部Bに位置するAlGaN電子供給層6上にNi/Au膜を形成する。なお、ゲート電極11としては、Ni/Au以外にも例えばPt/Au、Pd/AuおよびMo/Au等のGaN系半導体とショットキ接合を形成する金属であってもよい。また、ゲート電極13を形成する前に、例えばシリコン膜の絶縁膜図示せずをCVD法やスパッタ法を用いて、凹部28の底部BのAlGaN電子供給層6上に10nm形成するようにしてもよい。これにより、MIS-HFET構造を有するHFETとすることもできる。絶縁膜としては、酸化シリコン膜以外にも、窒化シリコン膜、酸化アルミニウム膜を使用してもよい。その後、ドレイン電極15、ゲート電極13またはソース電極11に接続する配線層を形成し、トランジスタ表面を保護する絶縁膜層を形成する。絶縁膜層としては、例えば、窒化シリコン膜、酸化シリコン膜または窒化酸化シリコン膜をトランジスタ表面全体を覆うように形成する。また、ボンディングパッド部の絶縁膜層をRIE法を用いて除去する。以上によりウェーハ表面の製造工程が完了する。以上により図1に示すHFET10が完成する。実施の形態2図8aは、本発明の実施の形態2における半導体装置であるGaN系HFET10を示す断面図である。また図8bは、機能上の特徴を示す図である。本発明の実施の形態と、実施の形態2との相違は、図8a,bに示すように、p型GaN層3上に接して再成長層7が位置していて、図1a,bにおけるn型GaNソース層がない点にある。このため、導電部17は、再成長層75,6を貫通してp型GaN層3内に届く縦穴を充填することで、ソース電極11とp型GaN層3とを導電接続する。本実施の形態においては、n型GaNソース層がない、アンドープGaN層2/p型GaN層3、からなるGaN系積層体18を備える。この結果、ソース電極11からチャネルまたは2DEGへの電子の流れは、ソース電極11から、直接、なされる経路と、導電部17を通る経路とから行われる。実施の形態1の半導体装置では、n型GaNソース層を経てチャネルにいたる経路もあったが、本実施の形態では、これがなくなる。この結果、オン抵抗は、本実施の形態よりも実施の形態1のほうが低くなる。n型GaNソース層があるとエピタキシャル層成長後の活性化アニールにおいて、p型GaN層の水素原子が抜けにくくなり、低い電気抵抗のp型GaN層を得にくくなる。本実施の形態におけるように、n型GaNソース層を省略し、p型GaN層を露出した状態で活性化アニールすることで、水素原子の離脱を促進することができる。この結果、p型GaN層の活性化率を向上し、電気抵抗を低くすることができる。その結果、正孔の引き抜き効率が改善し、耐圧向上に寄与することができる。また、n型GaNソース層がないため、製造工程の簡略化等を得ることができる。その他の点では、実施の形態1の半導体装置と共通する。したがって、図8a,bに示すHFET10は、1高周波特性を向上し、2正孔の蓄積が生じないようにして耐圧性能の安定化を実現しながら、3小型化によるオン抵抗の低減、4構造の簡素化による製造歩留まりを向上させる、ことができる。上記1~4を実現するために、ソース電極11を高くして高地Tとし、ゲート電極13およびドレイン電極15を低くして底部Bとし、その間に斜面部Sを設けて、チャネルを形成する再成長層7をその表面に沿わせる点も共通する。電子の流れが、斜行型といえる点も同じである。高地Tは、底部Bに比べてΔhだけ大きいが、これは、主にp型GaN層3の挿入による。また、底部Bに位置するアンドープGaN層2をエッチングして少しの厚みを除いてもよい。この厚み減少も、Δhに加算される。製造方法についても、n型GaNソース層がないというだけで、基本的に実施の形態1で説明した方法によって製造することができる。上記開示された本発明の実施形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。"