厚膜のPMOSトランジスタおよび厚膜のNMOSトランジスタからなる一対の相補回路を有し、前記厚膜のNMOSトランジスタの各ゲートに入力された低電圧レベルの信号を、前記厚膜のPMOSトランジスタを介して昇圧し、高電圧レベルの信号を出力するレベルシフト回路であって、前記一対の相補回路のそれぞれの出力端子と接地端子との間に、前記高電圧レベルの出力信号の立ち下りを加速するブースター回路がそれぞれ接続されていることを特徴とするレベルシフト回路。前記ブースター回路が、一端が前記出力端子に接続され、前記一端へ印加された電圧を低下させた電圧を他端へ出力する第1のクランプ回路と、一端が前記第1のクランプ回路の前記他端に接続され、他端が前記接地端子に接続された、前記厚膜のNMOSトランジスタよりもしきい値の低い薄膜のNMOSトランジスタとを備え、前記薄膜のNMOSトランジスタのゲート端子へ前記低電圧レベルの信号が入力されることを特徴とする請求項1に記載のレベルシフト回路。前記ブースター回路が、一端が前記薄膜のNMOSトランジスタのドレイン端子に接続され、他端が前記接地端子に接続される第2のクランプ回路をさらに備えることを特徴とする請求項2に記載のレベルシフト回路。厚膜の第1のPMOSトランジスタおよび厚膜のNMOSトランジスタからなる一対の相補回路を有し、前記厚膜のNMOSトランジスタの各ゲートに入力された低電圧レベルの信号を、前記厚膜の第1のPMOSトランジスタを介して昇圧し、高電圧レベルの信号を出力するレベルシフト回路であって、前記一対の相補回路のそれぞれの前記厚膜の第1のPMOSトランジスタと高電源電圧端子との間に接続され、ゲート端子へ前記低電圧レベルの信号が入力される厚膜の第2のPMOSトランジスタを備えることを特徴とするレベルシフト回路。前記一対の相補回路のそれぞれの出力端子と接地端子との間に、前記高電圧レベルの出力信号の立ち下りを加速するブースター回路がそれぞれ接続されていることを特徴とする請求項4に記載のレベルシフト回路。前記ブースター回路が、一端が前記出力端子に接続され、前記一端へ印加された電圧を低下させた電圧を他端へ出力する第1のクランプ回路と、一端が前記第1のクランプ回路の前記他端に接続され、他端が前記接地端子に接続された、前記厚膜のNMOSトランジスタよりもしきい値の低い薄膜のNMOSトランジスタとを備え、前記薄膜のNMOSトランジスタのゲート端子へ前記低電圧レベルの信号が入力されることを特徴とする請求項5に記載のレベルシフト回路。前記ブースター回路が、一端が前記薄膜のNMOSトランジスタのドレイン端子に接続され、他端が前記接地端子に接続される第2のクランプ回路をさらに備えることを特徴とする請求項6に記載のレベルシフト回路。そこで、本発明が解決しようとする課題は、入力信号のレベルが低電圧であっても、信号レベルの変換を高速かつ確実に行うことのできるレベルシフト回路を提供することにある。実施形態のレベルシフト回路は、厚膜のPMOSトランジスタおよび厚膜のNMOSトランジスタからなる一対の相補回路を有し、前記厚膜のNMOSトランジスタの各ゲートに入力された低電圧レベルの信号を、前記厚膜のPMOSトランジスタを介して昇圧し、高電圧レベルの信号を出力する。前記一対の相補回路のそれぞれの出力端子と接地端子との間に、ブースター回路がそれぞれ接続されている。ブースター回路は、前記高電圧レベルの出力信号の立ち下りを加速する。以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。第1の実施形態図1は、本発明の第1の実施形態に係るレベルシフト回路の構成の例を示す回路図である。本実施形態のレベルシフト回路は、高電圧電源VHDで動作する一対の相補回路、すなわち、厚膜のPMOSトランジスタTP1と厚膜のNMOSトランジスタTN1からなる第1の相補回路および厚膜のPMOSトランジスタTP2と厚膜のNMOSトランジスタTN2からなる第2の相補回路を有している。厚膜のNMOSトランジスタTN1には、低電圧VLDレベルの信号Aが入力され、厚膜のNMOSトランジスタTN2には、信号Aを低電圧電源VLDで動作するインバータINV1で反転させた信号/Aが入力される。すなわち、信号/Aも、低電圧VLDレベルの信号である。第1の相補回路の出力端子は厚膜のPMOSトランジスタTP2のゲート端子へ接続され、第2の相補回路の出力端子は厚膜のPMOSトランジスタTP1のゲート端子へ接続される。これにより、第1の相補回路と第2の相補回路は、スタチックラッチ回路を構成する。また、本実施形態のレベルシフト回路では、第1の相補回路の出力端子と接地端子GNDとの間にブースター回路11が接続され、第2の相補回路の出力端子と接地端子GNDとの間にブースター回路12が接続されている。ここで、まず、第1の相補回路と第2の相補回路で構成されるスタチックラッチ回路の動作について説明する。いま、信号Aが‘H’VLDレベルへ変化し、厚膜のNMOSトランジスタTN1がオンし、そのドレイン端子が‘L’接地電位GNDレベルへ変化すると、厚膜のPMOSトランジスタTP2がオンし、厚膜のPMOSトランジスタTP2のドレイン端子が‘H’VHDレベルへ変化する。そこで、この厚膜のPMOSトランジスタTP2のドレイン端子、すなわち、第2の相補回路の出力端子の出力を高電圧VHDレベルの出力信号Zとする。このとき、厚膜のPMOSトランジスタTP1はオフし、厚膜のPMOSトランジスタTP1のドレイン端子は‘L’レベルとなる。そこで、この厚膜のPMOSトランジスタTP1のドレイン端子、すなわち、第1の相補回路の出力端子の出力を反転出力信号/Zとする。一方、信号Aが‘L’レベルへ変化すると、その反転信号/Aが‘H’VLDレベルへ変化する。これにより、厚膜のNMOSトランジスタTN2がオンし、そのドレイン端子が‘L’レベルへ変化すると、厚膜のPMOSトランジスタTP1がオンし、反転出力信号/Zが‘H’VHDレベルへ変化する。また、出力信号Zは‘L’レベルへ変化する。上述したように、厚膜のNMOSトランジスタTN1TN2は、ゲート端子に低電圧VLDレベルの電圧が入力されるとオンし、出力信号/ZZを、高電圧VHDレベルから接地電位GNDレベルへ引き下げようとする。ところが、厚膜のNMOSトランジスタTN1TN2のしきい値Vth1は高いため、ゲート電圧VLDとしきい値電圧Vth1の差が小さい。例えば、VLD=0.9V、Vth1=0.6Vとすると、その差VLD-Vth1は、VLD-Vth1=0.9-0.6=0.3Vしかない。そのため、厚膜のNMOSトランジスタTN1TN2がオンしたときに流れるオン電流が少なく、出力信号/ZZの立ち下りに時間がかかる。そこで、本実施例では、第1の相補回路の出力端子と接地端子GNDとの間にブースター回路11を接続し、第2の相補回路出力端子と接地端子GNDとの間にブースター回路12を接続し、出力信号/Z、Zの立ち下りを加速する。ブースター回路1112は、低電圧VLDレベルの信号A/Aが入力される薄膜のNMOSトランジスタTN11TN12と、薄膜のNMOSトランジスタTN11TN12のドレイン端子電圧を高電圧VHDレベルよりも低下させるクランプ回路CL11CL12とが、直列に接続されている。薄膜のNMOSトランジスタTN11TN12は、厚膜のNMOSトランジスタTN1TN2がオンするときに同時にオンする。このとき、薄膜のNMOSトランジスタTN11TN12のしきい値電圧Vth2は、厚膜のNMOSトランジスタTN1TN2のしきい値Vth1よりも低いため、ゲート電圧としきい値電圧の差VLD-Vth2は、厚膜のNMOSトランジスタTN1TN2における差VLD-Vth1よりも大きい。例えば、VLD=0.9V、Vth2=0.4Vとすると、その差VLD-Vth2は、VLD-Vth2=0.9-0.4=0.5Vである。したがって、薄膜のNMOSトランジスタTN11、TN12のオン電流は、厚膜のNMOSトランジスタTN1、TN2のオン電流よりも大きい。これにより、厚膜のNMOSトランジスタTN1、TN2単独の場合よりも、出力信号/Z、Zの立ち下り時間を短くすることができる。ただし、薄膜のNMOSトランジスタTN11、TN12は、耐圧が低い。そのため、ブースター回路11、12を設け、薄膜のNMOSトランジスタTN11、TN12のドレイン端子に印加される電圧を高電圧VHDよりも低くする。これにより、薄膜のNMOSトランジスタTN11、TN12の耐圧を十分に確保することができ、酸化膜破壊などの信頼性上の問題を回避することができる。図2に、クランプ回路CL11、CL12の具体的な回路例を示す。図2aは、1段のPNダイオードD1を使用したものである。これにより、シリコン基板の場合、ダイオードの順方向電圧降下として、0.7V程度の電圧降下が得られる。図2bは、2段のPNダイオードD1、D2を使用したものである。これにより、1.4V程度の電圧降下が得られる。図2c、dは、2段のMOSトランジスタT1、T2をダイオード接続した例である。1段のMOSトランジスタのしきい値を0.8Vとすると、1.6V程度の電圧降下が得られる。このような本実施形態によれば、出力信号/ZZの立ち下り時に、しきい値電圧が比較的低い薄膜のNMOSトランジスタTN11TN12に、多くの電流を流すことができるので、出力信号/ZZの立ち下り速度を速めることができる。また、クランプ回路CL11CL12を接続して、薄膜のNMOSトランジスタTN11TN12のドレイン端子に印加される電圧を低下させるので、低耐圧の薄膜トランジスタを使用しても、薄膜トランジスタの信頼性を確保することができる。第2の実施形態第1の実施形態のブースター回路1112の薄膜のNMOSトランジスタTN11TN12は、入力信号A/Aが‘L’レベルのときオフし、そのドレイン端子がフローティング状態となる。そのため、外部からの誘導などによりその電位が、想定以上に高くなることがある。また、スイッチング時の過渡状態のときにも、高電位となることがある。そこで、本実施の形態では、ブースター回路1112の薄膜のNMOSトランジスタTN11TN12のドレイン端子の電位の上昇を抑制することのできるレベルシフト回路の例を示す。図3は、本発明の第2の実施形態に係るレベルシフト回路の構成の例を示す回路図である。本実施形態が第1の実施形態と異なる点は、第1の相補回路の出力端子と接地端子GNDとの間にブースター回路21が接続され、第2の相補回路の出力端子と接地端子GNDとの間にブースター回路22が接続される点である。ブースター回路2122がブースター回路1112と異なる点は、薄膜のNMOSトランジスタTN11TN12のドレイン端子と接地端子GNDとの間に、クランプ回路CL21CL22が接続されている点である。クランプ回路CL21CL22は、クランプ回路CL11と同様の構成を有する回路である。クランプ回路CL21CL22は、薄膜のNMOSトランジスタTN11TN12のドレイン端子の電位が高くなって順方向バイアスが印加されたときのみ動作し、薄膜のNMOSトランジスタTN11TN12のドレイン端子の電位が上昇しようとするのを抑制する。このとき、クランプ回路CL21CL22は、必ずしも大きな電流を流す必要はない。したがって、その回路を構成する素子の寸法は小さくてよく、半導体チップ上の占有面積も比較的少なくて済む。このような本実施形態によれば、クランプ回路CL21CL22により、薄膜のNMOSトランジスタTN11TN12のドレイン端子の電位が偶発的に上昇することを防止することができる。これにより、より高い信頼性を確保することができる。第3の実施形態第1および第2の実施形態では、一対の相補回路に薄膜のNMOSトランジスタTN11、TN12を付加することにより、出力信号/Z、Zの立ち下りを加速する例を示した。ところで、出力信号/ZZの立ち下り開始時には、厚膜のPMOSトランジスタTP1TP2が未だオンしているため、厚膜のPMOSトランジスタTP1TP2に流れる電流が大きいと、それだけ出力信号/ZZの立ち下げに時間を要する。そこで、本実施形態では、厚膜のPMOSトランジスタTP1、TP2に流れる電流を小さくして、出力信号/Z、Zの立ち下りを加速する例を示す。図4は、本発明の第3の実施形態に係るレベルシフト回路の構成の例を示す回路図である。本実施形態のレベルシフト回路は、高電圧電源VHDで動作する一対の相補回路、すなわち、厚膜のPMOSトランジスタTP1と厚膜のNMOSトランジスタTN1からなる第1の相補回路および厚膜のPMOSトランジスタTP2と厚膜のNMOSトランジスタTN2からなる第2の相補回路を有している。厚膜のNMOSトランジスタTN1には、低電圧VLDレベルの信号Aが入力され、厚膜のNMOSトランジスタTN2には、信号Aを反転させた低電圧VLDレベルの信号/Aが入力される。第1の相補回路の出力端子は厚膜のPMOSトランジスタTP2のゲート端子へ入力され、第2の相補回路の出力端子は厚膜のPMOSトランジスタTP1のゲート端子へ入力される。また、本実施形態のレベルシフト回路は、第1の相補回路の厚膜のPMOSトランジスタTP1と高電源電圧端子VHDとの間に接続され、ゲート端子へ低電圧VLDレベルの信号Aが入力される厚膜のPMOSトランジスタTP3と、第2の相補回路の厚膜のPMOSトランジスタTP2と高電源電圧端子VHDとの間に接続され、ゲート端子へ低電圧VLDレベルの信号/Aが入力される厚膜のPMOSトランジスタTP4と、を備える。本実施形態においても、第1の相補回路と第2の相補回路はスタチックラッチ回路を構成し、第1の相補回路の出力端子から高電圧VHDレベルの出力信号/Zが出力され、第2の相補回路の出力端子から高電圧VHDレベルの出力信号Zが出力される。次に、本実施形態のレベルシフト回路における、出力信号/ZZの立ち下り時の動作について説明する。いま、信号A/Aのレベルが、‘L’から‘H’VLDレベルへ遷移すると、厚膜のNMOSトランジスタTN1TN2がオンし、出力信号/ZZのレベルを引き下げようとする。このとき、厚膜のPMOSトランジスタTP1TP2は、未だオン状態である。したがって、もし、厚膜のPMOSトランジスタTP1TP2が、直接、高電源電圧端子VHDに接続されていれば、厚膜のPMOSトランジスタTP1TP2には、かなりの電流が流れることになる。ところが、本実施形態では、厚膜のPMOSトランジスタTP1TP2と高電源電圧端子VHDとの間に、厚膜のPMOSトランジスタTP3TP4が挿入されている。この厚膜のPMOSトランジスタTP3TP4のゲート端子には信号A/Aが入力されている。したがって、信号A/Aが‘L’レベルから‘H’VLDレベルへ変化したとき、厚膜のPMOSトランジスタTP3TP4のゲート端子には低電圧VLDが印加されるようになる。高電圧VHDで動作する厚膜のPMOSトランジスタTP3TP4にとって、低電圧VLDは、ゲート電圧としては中間レベルである。したがって、このとき、厚膜のPMOSトランジスタTP3TP4は、弱いオン状態となる。そのため、このとき厚膜のPMOSトランジスタTP3TP4に流れる電流は、完全なオン状態のときと比べて、かなり少ない。この弱いオン状態となっている厚膜のPMOSトランジスタTP3TP4に流れる電流が、オン状態の厚膜のPMOSトランジスタTP1TP2へ流れる。したがって、高電源電圧端子VHDへ直結する場合よりも、厚膜のPMOSトランジスタTP1TP2を流れる電流が減少する。すなわち、厚膜のPMOSトランジスタTP3TP4は、厚膜のPMOSトランジスタTP1TP2に流れる電流をリミットする働きをする。厚膜のPMOSトランジスタTP1TP2から流れ込む電流が少なくなれば、その分早く、厚膜のNMOSトランジスタTN1TN2は、接地端子GNDへの電流の流し込みを完了することができる。すなわち、出力信号/ZZの立ち下りを早く完了させることができる。なお、信号A/Aが‘L’レベルのときは、厚膜のPMOSトランジスタTP3TP4は完全にオンするので、出力信号/ZZの‘H’レベル出力動作には厚膜のPMOSトランジスタTP3TP4は影響を及ぼさない。このような本実施形態によれば、出力信号/ZZの立ち下り遷移中に厚膜のPMOSトランジスタTP1TP2から流れ込む電流を、厚膜のPMOSトランジスタTP1TP2と高電源電圧端子VHDとの間に挿入された厚膜のPMOSトランジスタTP3TP4によりリミットすることができるので、出力信号/ZZを高速に立ち下げることができる。第4の実施形態図5は、本発明の第4の実施形態に係るレベルシフト回路の構成の例を示す回路図である。本実施形態のレベルシフト回路は、第3の実施形態の第1の相補回路、第2の相補回路の出力端子に、第1の実施形態で示したブースター回路11、ブースター回路12を、それぞれに接続したものである。したがって、本実施形態のレベルシフト回路では、出力信号/Z、Zの立ち下げ動作に関し、第3の実施形態で示した厚膜のPMOSトランジスタTP3、TP4による加速効果に加えて、薄膜のNMOSトランジスタTN11、TN12による加速効果が得られる。すなわち、本実施形態によれば、出力信号/Z、Zを、より高速に立ち下げることができる。第5の実施形態図6は、本発明の第5の実施形態に係るレベルシフト回路の構成の例を示す回路図である。本実施形態のレベルシフト回路は、第3の実施形態の第1の相補回路、第2の相補回路の出力端子に、第2の実施形態で示したブースター回路21、ブースター回路22を、それぞれに接続したものである。したがって、本実施形態のレベルシフト回路では、出力信号/Z、Zの立ち下げ動作に関し、第3の実施形態で示した厚膜のPMOSトランジスタTP3、TP4による加速効果に加えて、薄膜のNMOSトランジスタTN11、TN12による加速効果、および、クランプ回路CL21CL22による薄膜のNMOSトランジスタTN11TN12のドレイン端子の偶発的な電位の上昇防止効果が、得られる。すなわち、本実施形態によれば、出力信号/Z、Zを、より高速に立ち下げることができるとともに、より高い信頼性を確保することができる。以上説明した少なくとも1つの実施形態のレベルシフト回路によれば、入力信号のレベルが低電圧であっても、高電圧レベルへの変換を高速かつ確実に行うことができる。また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。