基準クロックに対して互いに異なる遅延量のクロックを発生させる複数段の遅延素子が直列に接続されたディレイチェーンと、前記基準クロックをそれぞれ受けるとともに、前記複数段の遅延素子における互いに異なる段の遅延素子からクロックを受ける複数の位相比較器と、前記複数の位相比較器による比較結果を並行して受けて、前記複数段の遅延素子のうち前記基準クロックに対して位相が同期するクロックを発生させる段数を決定し、前記基準クロックが要求に応じた遅延量で遅延された遅延クロックを出力するように、前記決定された段数に基づいて前記複数段の遅延素子における出力段数を選択する制御部と、を備えたことを特徴とするDLL回路。前記複数の位相比較器は、前記複数段の遅延素子における対応する各段の遅延素子からクロックを受け、前記制御部は、前記基準クロックに位相が同期していることを示す比較結果を供給する位相比較器に対応した遅延素子を特定することにより、前記基準クロックに対して位相が同期するクロックを発生させる段数を決定することを特徴とする請求項1に記載のDLL回路。前記複数の位相比較器は、前記複数段の遅延素子を複数のグループに分けた場合における対応するグループからクロックを受け、前記制御部は、前記複数の位相比較器による比較結果に基づいて、前記複数のグループのうち前記基準クロックに位相が同期しているクロックを発生させる遅延素子を含むグループを特定する特定部と、前記特定部により特定されたグループにおける遅延素子を順次に選択する順次選択部と、前記基準クロックを受けるとともに、前記順次選択部により選択された遅延素子からクロックを受ける第2の位相比較器と、を有し、前記順次選択部は、前記第2の位相比較器の比較結果に基づいて、前記基準クロックに対して位相が同期するクロックを発生させる段数を決定することを特徴とする請求項1に記載のDLL回路。基準クロックに対して互いに異なる遅延量のクロックを発生させる複数段の遅延素子が直列に接続されたディレイチェーンと、前記基準クロックをそれぞれ受けるとともに、前記複数段の遅延素子における互いに異なる段の遅延素子からクロックを受ける複数の位相比較器と、前記複数の位相比較器による比較結果を並行して受けて、前記複数段の遅延素子のうち前記基準クロックに対して位相が同期するクロックを発生させる段数を決定し、前記基準クロックが要求に応じた遅延量で遅延された遅延クロックを出力するように、前記決定された段数に基づいて前記複数段の遅延素子における出力段数を選択する制御部と、前記基準クロックを受けるとともに、前記制御部により選択された出力段数の遅延素子からクロックを受けて、前記基準クロックが逓倍された逓倍クロックを生成する生成部と、を備えたことを特徴とする逓倍回路。前記複数の位相比較器は、前記複数段の遅延素子における対応する各段の遅延素子からクロックを受け、前記制御部は、前記基準クロックに位相が同期していることを示す比較結果を供給する位相比較器に対応した遅延素子を特定することにより、前記基準クロックに対して位相が同期するクロックを発生させる段数を決定することを特徴とする請求項4に記載の逓倍回路。前記複数の位相比較器は、前記複数段の遅延素子を複数のグループに分けた場合における対応するグループからクロックを受け、前記制御部は、前記複数の位相比較器による比較結果に基づいて、前記複数のグループのうち前記基準クロックに位相が同期しているクロックを発生させる遅延素子を含むグループを特定する特定部と、前記特定部により特定されたグループにおける遅延素子を順次に選択する順次選択部と、前記基準クロックを受けるとともに、前記順次選択部により選択された遅延素子からクロックを受ける第2の位相比較器と、を有し、前記順次選択部は、前記第2の位相比較器による比較結果に基づいて、前記基準クロックに対して位相が同期するクロックを発生させる段数を決定することを特徴とする請求項4に記載の逓倍回路。基準クロックを遅延させて遅延クロックを生成して出力するDLL回路と、前記出力された遅延クロックを用いて動作するメモリと、を備え、前記DLL回路は、基準クロックに対して互いに異なる遅延量のクロックを発生させる複数段の遅延素子が直列に接続されたディレイチェーンと、前記基準クロックをそれぞれ受けるとともに、前記複数段の遅延素子における互いに異なる段の遅延素子からクロックを受ける複数の位相比較器と、前記複数の位相比較器による比較結果を並行して受けて、前記複数段の遅延素子のうち前記基準クロックに対して位相が同期するクロックを発生させる段数を決定し、前記基準クロックが要求に応じた遅延量で遅延された前記遅延クロックを出力するように、前記決定された段数に基づいて前記複数段の遅延素子における出力段数を選択する制御部と、を有することを特徴とする半導体記憶装置。前記複数の位相比較器は、前記複数段の遅延素子における対応する各段の遅延素子からクロックを受け、前記制御部は、前記基準クロックに位相が同期していることを示す比較結果を供給する位相比較器に対応した遅延素子を特定することにより、前記基準クロックに対して位相が同期するクロックを発生させる段数を決定することを特徴とする請求項7に記載の半導体記憶装置。前記複数の位相比較器は、前記複数段の遅延素子を複数のグループに分けた場合における対応するグループからクロックを受け、前記制御部は、前記複数の位相比較器による比較結果に基づいて、前記複数のグループのうち前記基準クロックに位相が同期しているクロックを発生させる遅延素子を含むグループを特定する特定部と、前記特定部により特定されたグループにおける遅延素子を順次に選択する順次選択部と、前記基準クロックを受けるとともに、前記順次選択部により選択された遅延素子からクロックを受ける第2の位相比較器と、を有し、前記順次選択部は、前記第2の位相比較器の比較結果に基づいて、前記基準クロックに対して位相が同期するクロックを発生させる段数を決定することを特徴とする請求項7に記載の半導体記憶装置。1つの実施形態は、例えば、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間を低減できるDLL回路、逓倍回路、及び半導体記憶装置を提供することを目的とする。1つの実施形態によれば、ディレイチェーンと、複数の位相比較器と、制御部とを備えたことを特徴とするDLL回路が提供される。ディレイチェーンでは、複数段の遅延素子が直列に接続されている。複数段の遅延素子は、基準クロックに対して互いに異なる遅延量のクロックを発生させる。複数の位相比較器は、基準クロックをそれぞれ受ける。それとともに、複数の位相比較器は、複数段の遅延素子における互いに異なる段の遅延素子からクロックを受ける。制御部は、複数の位相比較器による比較結果に基づいて、複数段の遅延素子のうち基準クロックに対して位相が同期するクロックを発生させる段数を決定する。制御部は、遅延クロックを出力するように、その決定された段数に基づいて複数段の遅延素子における出力段数を選択する。遅延クロックは、基準クロックが要求に応じた遅延量で遅延されたクロックである。以下に添付図面を参照して、実施形態にかかるクロック生成回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。第1の実施形態第1の実施形態にかかるクロック生成回路1について図1を用いて説明する。図1は、クロック生成回路1の構成を示す図である。クロック生成回路1は、基準クロックCKrefを外部から受け、基準クロックCKrefに対して所定の位相関係にあるクロックを出力する。クロック生成回路1は、例えば、DLLDelayLockedLoop回路である。すなわち、クロック生成回路1は、受けた基準クロックCKrefを要求に応じた遅延量で遅延させて、DLLがロックした状態で遅延クロックCKout1、CKout2、CKout3、CKout4を出力する。DLLは、例えば、出力すべき遅延クロックCKout4の遅延量遅延時間が基準クロックCKrefの周期の整数倍例えば、1倍になった状態でロックする。言い換えると、DLLは、出力すべき遅延クロックCKout4の位相が基準クロックCKrefの位相に同期した状態すなわち、基準クロックCKrefに対する位相差が0近傍の所定の範囲内に収まっており基準クロックCKrefの位相に一致しているとみなせる状態でロックする。このDLLがロックするまでの時間をロック時間と呼ぶことにする。具体的には、クロック生成回路1は、ディレイチェーンDelayChain10、複数の位相比較器21-1~21-N、及び制御部30を備える。ディレイチェーン10、複数の位相比較器21-1~21-N、及び制御部30を含むループがDLLを構成している。ディレイチェーン10では、例えば、N段Nは2以上の整数の遅延素子11-1~11-Nが直列に接続されている。N段の遅延素子11-1~11-Nは、互いに均等な遅延特性例えば、均等な所定の遅延量Dを有しているとともに、基準クロックCKrefに対して互いに異なる遅延量のクロックを発生させる。例えば、第1段の遅延素子11-1は、基準クロックCKrefを受けて、基準クロックCKrefを所定の遅延量Dで遅延させて、クロックCK-1を発生させる。第1段の遅延素子11-1は、発生させたクロックCK-1を、次段である第2段の遅延素子11-2へ供給するとともに、位相比較器21-1及びデコーダー34へそれぞれ供給する。クロックCK-2は、基準クロックCKrefに対して所定の遅延量Dを有する。例えば、第2段の遅延素子11-2は、前段である第1段の遅延素子11-1で発生されたクロックCK-1を受けて、クロックCK-1を所定の遅延量Dで遅延させて、クロックCK-2を発生させる。第2段の遅延素子11-2は、発生させたクロックCK-2を、次段である第3段の遅延素子11-3図示せずへ供給するとともに、位相比較器21-2及びデコーダー34へそれぞれ供給する。クロックCK-2は、基準クロックCKrefに対して所定の遅延量の2倍の遅延量2×Dを有する。例えば、第M段M<N、Mは2以上の整数の遅延素子11-Mは、前段である第M-1段の遅延素子11-M-1図示せずで発生されたクロックCK-M-1を受けて、クロックCK-M-1を所定の遅延量Dで遅延させて、クロックCK-Mを発生させる。第M段の遅延素子11-Mは、発生させたクロックCK-Mを、次段である第M1段の遅延素子11-M1図示せずへ供給するとともに、位相比較器21-M及びデコーダー34へそれぞれ供給する。クロックCK-Mは、基準クロックCKrefに対して所定の遅延量のM倍の遅延量M×Dを有する。例えば、第N段の遅延素子11-Nは、前段である第N-1段の遅延素子11-N-1図示せずで発生されたクロックCK-N-1を受けて、クロックCK-N-1を所定の遅延量Dで遅延させて、クロックCK-Nを発生させる。第N段の遅延素子11-Nは、発生させたクロックCK-Nを、位相比較器21-N及びデコーダー34へそれぞれ供給する。クロックCK-Nは、基準クロックCKrefに対して所定の遅延量のN倍の遅延量N×Dを有する。複数の位相比較器21-1~21-Nは、それぞれ、基準クロックCKrefを受ける。それとともに、複数の位相比較器21-1~21-Nは、N段の遅延素子11-1~11-Nにおける互いに異なる段の遅延素子からクロックを受ける。複数の位相比較器21-1~21-Nは、それぞれ、基準クロックCKrefと遅延素子により発生されたクロックとを比較して、比較結果をデコーダー34へ出力する。具体的には、複数の位相比較器21-1~21-Nは、N個すなわち遅延素子と同じ個数存在し、N段の遅延素子11-1~11-Nに対応している。複数の位相比較器21-1~21-Nは、N段の遅延素子11-1~11-Nにおける対応する各段の遅延素子からクロックを受ける。そして、各位相比較器21-1~21-Nは、対応する遅延素子で発生されたクロックと基準クロックCKrefとを比較して、比較結果をデコーダー34へ出力する。比較結果は、例えば、進んでいる、同期、遅れているの3値を取り得る図3参照。例えば、位相比較器21-1は、第1段の遅延素子11-1に対応しており、第1段の遅延素子11-1により発生されたクロックCK-1を受ける。また、位相比較器21-1は、基準クロックCKrefを受ける。そして、位相比較器21-1は、基準クロックCKrefの位相とクロックCK-1の位相とを比較して、比較結果をデコーダー34へ出力する。位相比較器21-1は、例えば、クロックCK-1の位相が基準クロックCKrefの位相より進んでいることを示す進んでいるを比較結果としてデコーダー34へ出力する図2、図3参照。例えば、位相比較器21-2は、第2段の遅延素子11-2に対応しており、第2段の遅延素子11-2により発生されたクロックCK-2を受ける。また、位相比較器21-2は、基準クロックCKrefを受ける。そして、位相比較器21-2は、基準クロックCKrefの位相とクロックCK-2の位相とを比較して、比較結果をデコーダー34へ出力する。位相比較器21-2は、例えば、クロックCK-2の位相が基準クロックCKrefの位相より進んでいることを示す進んでいるを比較結果としてデコーダー34へ出力する図2、図3参照。例えば、位相比較器21-Mは、第M段の遅延素子11-Mに対応しており、第M段の遅延素子11-Mにより発生されたクロックCK-Mを受ける。また、位相比較器21-Mは、基準クロックCKrefを受ける。そして、位相比較器21-Mは、基準クロックCKrefの位相とクロックCK-Mの位相とを比較して、比較結果をデコーダー34へ出力する。位相比較器21-Mは、例えば、クロックCK-Mの位相が基準クロックCKrefの位相と同期しているすなわち、基準クロックCKrefに対する位相差が0近傍の所定の範囲内に収まっており基準クロックCKrefの位相に一致しているとみなせることを示す同期を比較結果としてデコーダー34へ出力する図2、図3参照。例えば、位相比較器21-Nは、第N段の遅延素子11-Nに対応しており、第N段の遅延素子11-Nにより発生されたクロックCK-Nを受ける。また、位相比較器21-Nは、基準クロックCKrefを受ける。そして、位相比較器21-Nは、基準クロックCKrefの位相とクロックCK-Nの位相とを比較して、比較結果をデコーダー34へ出力する。位相比較器21-Nは、例えば、クロックCK-Nの位相が基準クロックCKrefの位相より遅れいていることを示す遅れているを比較結果としてデコーダー34へ出力する図2、図3参照。制御部30は、デコーダー34を有する。デコーダー34は、比較結果を複数の位相比較器21-1~21-Nのそれぞれから受ける。デコーダー34は、複数の位相比較器21-1~21-Nによる比較結果に基づいて、N段の遅延素子11-1~11-Nのうち基準クロックCKrefに対して位相が同期するクロックを発生させる段数を決定する。そして、デコーダー34は、決定された段数に基づいて、N段の遅延素子における出力段数を選択する。これにより、デコーダー34は、基準クロックCKrefが要求に応じた遅延量で遅延された遅延クロックを出力する。具体的には、デコーダー34は、決定部31及び選択部32を有する。決定部31は、基準クロックCKrefに位相が同期していることを示す比較結果を供給する位相比較器に対応した遅延素子を特定する。例えば、上記の例において、決定部31は、同期の比較結果を供給する位相比較器21-Mに対応した遅延素子が遅延素子11-Mであることを特定する。これにより、決定部31は、基準クロックCKrefに対して位相が同期するクロックを発生させる段数をM段に決定する。これにより、ディレイチェーン10、複数の位相比較器21-1~21-N、及びデコーダー34を含むループにより構成されたDLLをロック状態にすることができる。具体的には、決定部31は、例えば、複数の位相比較器21-1~21-Nの比較結果を選択部32へ伝達するための2Nビット幅の制御信号ラインを含む。このとき、決定部31により伝達される信号は、例えば、図3に示すように、1ビット目、2ビット目~2M-1-1ビット目、2M-1ビット目が進んでいるの比較結果を示す信号であり、2M1ビット目、2Mビット目が同期の比較結果を示す信号であり、2M1-1ビット目、2M1ビット目~2N-1ビット目、2Nビット目が遅れているの比較結果を示す信号である。すなわち、決定部31は、複数の位相比較器21-1~21-Nの比較結果をそのまま、基準クロックに対して位相が同期するクロックを発生させる段数例えば、M段の決定内容として選択部32へ伝達する。選択部32は、決定された段数を示すNビットの制御信号すなわち、複数の位相比較器21-1~21-Nの比較結果を決定部31から受ける。選択部32は、決定部31により決定された段数に基づいて、N段の遅延素子における出力段数を選択する。例えば、上記の例において、選択部32は、基準クロックCKrefに対して位相が同期するクロックを発生させる段数がM段に決定されたことに応じて、N段の遅延素子における出力段数を選択する。選択部32は、選択された出力段数の遅延素子で発生されたクロックを遅延クロックとして出力する。具体的には、選択部32は、要求に応じた遅延量で遅延されたクロックを選択するように予めそれぞれ設定された複数のセレクタを有する。例えば、基準クロックCKrefに対して90°、180°、270°、360°の4つの位相差で遅延させることが要求されている場合、選択部32は、4つの位相差に対応した4つのセレクタ33-1~33-4を有する。例えば、セレクタ33-1は、位相差90°に対応している。セレクタ33-1は、決定された段数例えば、M段を示すNビットの制御信号を決定部31から受ける。また、セレクタ33-1は、Nビット幅のクロック信号ラインを介して、N段の遅延素子11-1~11-NからN個のクロックCK-1~CK-Nを受ける。セレクタ33-1は、制御信号に応じて、決定された段数例えば、M段の1/4倍の段数端数が出る場合は四捨五入、切り上げ、又は切り捨てを行い整数にした数を出力段数として選択する図3参照。セレクタ33-1は、N個のクロックCK-1~CK-Nのうち選択した出力段数1/4×MのクロックCK-1/4×Mを選択して遅延クロックCKout1として出力する。例えば、セレクタ33-2は、位相差180°に対応している。セレクタ33-2は、決定された段数例えば、M段を示すNビットの制御信号を決定部31から受ける。また、セレクタ33-2は、Nビット幅のクロック信号ラインを介して、N段の遅延素子11-1~11-NからN個のクロックCK-1~CK-Nを受ける。セレクタ33-2は、制御信号に応じて、決定された段数例えば、M段の1/2倍の段数端数が出る場合は四捨五入、切り上げ、又は切り捨てを行い整数にした数を出力段数として選択する図3参照。セレクタ33-2は、N個のクロックCK-1~CK-Nのうち選択した出力段数1/2×MのクロックCK-1/2×Mを選択して遅延クロックCKout2として出力する。例えば、セレクタ33-3は、位相差270°に対応している。セレクタ33-3は、決定された段数例えば、M段を示すNビットの制御信号を決定部31から受ける。また、セレクタ33-3は、Nビット幅のクロック信号ラインを介して、N段の遅延素子11-1~11-NからN個のクロックCK-1~CK-Nを受ける。セレクタ33-3は、制御信号に応じて、決定された段数例えば、M段の3/4倍の段数端数が出る場合は四捨五入、切り上げ、又は切り捨てを行い整数にした数を出力段数として選択する図3参照。セレクタ33-3は、N個のクロックCK-1~CK-Nのうち選択した出力段数3/4×MのクロックCK-3/4×Mを選択して遅延クロックCKout3として出力する。例えば、セレクタ33-4は、位相差360°に対応している。セレクタ33-4は、決定された段数例えば、M段を示すNビットの制御信号を決定部31から受ける。また、セレクタ33-4は、Nビット幅のクロック信号ラインを介して、N段の遅延素子11-1~11-NからN個のクロックCK-1~CK-Nを受ける。セレクタ33-4は、制御信号に応じて、決定された段数例えば、M段をそのまま出力段数として選択する図3参照。セレクタ33-4は、N個のクロックCK-1~CK-Nのうち選択した出力段数MのクロックCK-Mを選択して遅延クロックCKout4として出力する。ここで、仮に、図10に示すように、クロック生成回路DLL回路900が複数の位相比較器21-1~21-N図1参照を備えない場合について考える。この場合、クロック生成回路900では、アップダウンカウンタ936のカウント値に応じて選択するディレイチェーン10内の段数を順次にカウントアップ/カウントダウンしていき、カウントアップ/カウントダウンするたびにその段数の遅延素子で生成されたクロックの位相と基準クロックCKrefの位相とを比較し、両者が同期しているか確認する。このため、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間が長くなる傾向にある。例えば、クロック生成回路900における制御部930の決定部931は、L=2Nビット幅の制御信号ライン、位相比較器935、及びアップダウンカウンタ936を有する。アップダウンカウンタ936は、例えば、初期状態において第1段の遅延素子11-1を示すカウント値1を制御信号ライン経由で選択部32の各セレクタ33-1~33-4へ供給している。このとき、セレクタ33-4は、第1段の遅延素子11-1のクロックCK-1を選択して出力している。位相比較器935は、セレクタ33-4から出力されたクロックCK-1と外部から受けた基準クロックCKrefとを比較する。そして、位相比較器935は、例えば、クロックCK-1の位相が基準クロックCKrefの位相より進んでいることを示す進んでいるを比較結果としてアップダウンカウンタ936へ供給する図3参照。アップダウンカウンタ936は、進んでいるの比較結果に応じて、カウント値を1から、第2段の遅延素子11-2を示す2実際には例えば2ビット表現になるへカウントアップする。このようにアップダウンカウンタ936がカウント値を1ずつカウントアップしていき例えば第M段の遅延素子11-Mを示すカウント値Mになると、位相比較器935は、クロックCK-Mの位相が基準クロックCKrefの位相に同期していることを示す同期を比較結果としてアップダウンカウンタ936へ供給する図3参照。アップダウンカウンタ936は、同期の比較結果に応じて、直前のカウント値を保持する。これにより、ディレイチェーン10、位相比較器935、及びアップダウンカウンタ936、デコーダー34を含むループで構成されたDLLをロック状態にすることができる。すなわち、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間として基準クロックCKrefのクロック周期をM倍した時間が必要になっている。それに対して、実施の形態では、クロック生成回路DLL回路1が複数の位相比較器21-1~21-Nを備える。複数の位相比較器21-1~21-Nは、基準クロックCKrefをそれぞれ受けるとともに、N段の遅延素子11-1~11-Nにおける互いに異なる段の遅延素子からクロックを受ける。制御部30は、複数の位相比較器21-1~21-Nによる比較結果を並行して受けて、N段の遅延素子11-1~11-Nのうち基準クロックCKrefに対して位相が同期するクロックを発生させる段数を決定する。これにより、N段の遅延素子11-1~11-Nにおける異なる複数の段の遅延素子で発生したクロックについて基準クロックCKrefの位相に同期しているかどうかを同時並行的に確認することができるので、全ての遅延素子のクロックを1つずつ順番に確認する上記の比較例に比べて、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間を短縮できる。また、実施の形態では、複数の位相比較器21-1~21-Nは、N段の遅延素子11-1~11-Nにおける対応する各段の遅延素子からクロックを受ける。これにより、N段の遅延素子11-1~11-Nにおける全ての段の遅延素子で発生したクロックについて基準クロックCKrefの位相に同期しているかどうかを同時並行的に確認することができるので、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間を、例えば基準クロックCKrefのクロック周期の数倍例えば、2倍に短縮できる。なお、複数の位相比較器21-1~21-Nは、比較結果として、例えば進んでいる及び遅れているの2値を供給するものであっても良い。この場合、複数の位相比較器21-1~21-Nの比較結果を選択部32へ伝達するための制御信号ラインの信号幅をNビットに低減できる。第2の実施形態次に、第2の実施形態にかかるクロック生成回路200について図4を用いて説明する。図4は、クロック生成回路200の構成を示す図である。以下では、第1の実施形態と異なる部分を中心に説明する。クロック生成回路200は、ディレイチェーン210、複数の位相比較器221-1~221-3、及び制御部230を備える。ディレイチェーン210、複数の位相比較器221-1~221-3、及び制御部230を含むループがDLLを構成している。ディレイチェーン210では、N段の遅延素子11-1~11-Nが複数のグループに分けられている。例えば、N段の遅延素子11-1~11-Nは、4つのグループGR1~GR4に分けられている。また、ディレイチェーン210では、N段の遅延素子11-1~11-Nが例えば均等な個数で分けられるように複数のグループに分けられている。例えば、第1段から第1/4N段の遅延素子11-1~11-1/4NがグループGR1とされ、第1/4N1段から第2/4N段の遅延素子11-1/4N1~11-2/4NがグループGR2とされ、第2/4N1段から第3/4N段の遅延素子11-2/4N1~11-3/4NがグループGR3とされ、第3/4N1段から第3/4N段の遅延素子11-3/4N1~11-NがグループGR4とされる。最初のグループGR1を除くグループGR2~GR4のそれぞれでは、初段の遅延素子11-1/4N1、11-2/4N1、11-3/4N1が位相比較器221-1~221-3へクロックCK-1/4N1、CK-2/4N1、CK-3/4N1を供給する。複数の位相比較器221-1~221-3は、N個より少ない個数すなわちグループの個数より1少ない個数存在し、最初のグループGR1を除くグループGR2~GR4に対応している。複数の位相比較器221-1~221-3は、例えば、3つのグループGR2~GR4における対応する各グループ内の初段の遅延素子11-1/4N1、11-2/4N1、11-3/4N1からクロックを受ける。そして、各位相比較器221-1~221-3は、対応するグループで発生されたクロックと基準クロックCKrefとを比較して、比較結果をデコーダー234へ出力する。比較結果は、例えば、進んでいる、同期、遅れているの3値を取り得る図5参照。制御部230は、デコーダー234に加えて、位相比較器235及びアップダウンカウンター236を有する。すなわち、制御部230は、デコーダー234の一部特定部237、位相比較器第2の位相比較器235及びアップダウンカウンター順次選択部236を含む決定部231と、デコーダー234の他の一部としての選択部232とを有する。選択部232は、セレクタ33-4図1参照が2つに分割されたものに相当するセレクタ233-41及びセレクタ233-42を有する。特定部237は、複数の位相比較器221-1~221-3による比較結果に基づいて、複数のグループGR1~GR4のうち基準クロックCKrefに位相が同期しているクロックを発生させる遅延素子を含むグループを特定する。具体的には、特定部237は、例えば、複数の位相比較器221-1~221-3による比較結果を選択部232へ伝達するための例えば6ビット幅の制御信号ラインを含む。このとき、特定部237により伝達される信号は、例えば、図5に示すような比較結果を示す信号である。すなわち、特定部237は、複数の位相比較器221-1~221-3の比較結果をそのまま、基準クロックCKrefに位相が同期しているクロックを発生させる遅延素子を含むグループの特定内容を示す制御信号としてセレクタ233-41へ伝達する。例えば、複数の位相比較器221-1~221-3による比較結果がいずれも遅れているである場合、基準クロックCKrefに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループGR1を特定する図5参照。例えば、複数の位相比較器221-1~221-3による比較結果が順に同期、遅れている、遅れているである場合、基準クロックCKrefに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループGR2を特定する図5参照。例えば、複数の位相比較器221-1~221-3による比較結果が順に進んでいる、遅れている、遅れているである場合、基準クロックCKrefに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループGR2を特定する図5参照。例えば、複数の位相比較器221-1~221-3による比較結果が順に進んでいる、同期、遅れているである場合、基準クロックCKrefに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループGR3を特定する図5参照。例えば、複数の位相比較器221-1~221-3による比較結果が順に進んでいる、進んでいる、遅れているである場合、基準クロックCKrefに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループGR3を特定する図5参照。例えば、複数の位相比較器221-1~221-3による比較結果が順に進んでいる、進んでいる、同期である場合、基準クロックCKrefに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループGR4を特定する図5参照。例えば、複数の位相比較器221-1~221-3による比較結果がいずれも進んでいるである場合、基準クロックCKrefに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループGR4を特定する図5参照。セレクタ233-41は、グループの特定内容を示す制御信号を特定部237から受ける。また、セレクタ233-41は、N段の遅延素子11-1~11-NからN個のクロックCK-1~CK-Nを受ける。セレクタ233-41は、グループの特定内容を示す制御信号に応じて、N個のクロックCK-1~CK-Nのうち特定されたグループのクロックを選択的に通してセレクタ233-42へ供給する。アップダウンカウンター236は、特定部237により特定されたグループにおける遅延素子を順次に選択する。例えば、アップダウンカウンター236は、初期状態において、特定されたグループにおける第1段の遅延素子を示すカウント値1を制御信号ライン経由でセレクタ233-42へ供給している図5参照。このとき、セレクタ233-42は、特定されたグループにおける第1段の遅延素子のクロックを選択して出力している。位相比較器235は、基準クロックCKrefを受けるとともに、アップダウンカウンター236により選択された遅延素子からクロックを受ける。すなわち、位相比較器235は、セレクタ233-42から出力されたクロックと外部から受けた基準クロックCKrefとを比較する。そして、位相比較器235は、例えば、特定されたグループにおける第1段の遅延素子のクロックの位相が基準クロックCKrefの位相より進んでいることを示す進んでいるを比較結果としてアップダウンカウンター236へ供給する図5参照。アップダウンカウンター236は、位相比較器235の比較結果に基づいて、基準クロックCKrefに対して位相が同期するクロックを発生させる段数を決定する。例えば、上記の例において、アップダウンカウンター236は、進んでいるの比較結果に応じて、カウント値を1から、特定されたグループ内の第2段の遅延素子を示す2実際には例えば2ビット表現になるへカウントアップする。このようにアップダウンカウンター236がカウント値を1ずつカウントアップしていき例えば第J段J<1/4N、Jは2以上の整数の遅延素子を示すカウント値Jになると、位相比較器235は、第J段の遅延素子のクロックの位相が基準クロックCKrefの位相に同期していることを示す同期を比較結果としてアップダウンカウンター236へ供給する。アップダウンカウンター236は、同期の比較結果に応じて、直前のカウント値を保持する。これにより、ディレイチェーン210、位相比較器235、及びアップダウンカウンター236、デコーダー234を含むループで構成されたDLLをロック状態にすることができる。以上のように、第2の実施形態では、特定部237が、複数の位相比較器221-1~221-3による比較結果に基づいて、複数のグループGR1~GR4のうち基準クロックCKrefに位相が同期しているクロックを発生させる遅延素子を含むグループを特定する。アップダウンカウンター236は、特定部237により特定されたグループにおける遅延素子を順次に選択する。位相比較器235は、基準クロックCKrefを受けるとともに、アップダウンカウンター236により選択された遅延素子からクロックを受けて、両者を比較する。アップダウンカウンター236は、位相比較器235の比較結果に基づいて、基準クロックCKrefに対して位相が同期するクロックを発生させる段数を決定する。これにより、複数のグループGR1~GR4のうち基準クロックCKrefに位相が同期しているクロックを発生させる遅延素子がどのグループに含まれているかを同時並行的に確認して絞り込むことができるので、1つずつ順番に確認すべき遅延素子の段数を大幅に減らすことができる。これにより、全ての遅延素子のクロックを1つずつ順番に確認する上記の比較例図10参照に比べて、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間を例えば約1/グループ数に例えば、図4の場合、約1/4に短縮できる。なお、複数の位相比較器221-1~221-3による比較結果に同期が含まれている場合、遅延素子のクロックを1つずつ順番に確認する動作を省略することができるので、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間をさらに短縮できる。また、第2の実施形態では、複数の位相比較器221-1~221-3が、N個より大幅に少ない個数すなわちグループの個数より1少ない個数存在する。これにより、基準クロックCKrefに対して位相が同期するクロックを発生させる段数を決定するために用いる位相比較器の個数を大幅に減らすことができるので、クロック生成回路200の回路規模を低減できる。さらに、第2の実施形態では、1つずつ順番に確認すべき遅延素子の段数を大幅に減らすことができるので、アップダウンカウンター236のカウント値として確保すべきビット数も大幅に減らすことができる。例えば、N段の遅延素子11-1~11-Nが例えば均等な個数1/4N個で分けられるように複数のグループに分けられている場合、カウント値として確保すべきビット数はK=21/4Nで済む。これにより、全ての遅延素子のクロックを1つずつ順番に確認する上記の比較例においてカウント値として確保すべきビット数L=2Nに比べて、カウント値として確保すべきビット数を少なくすることができるので、この観点からも、クロック生成回路200の回路規模を低減できる。なお、遅延素子のクロックを1つずつ順番に確認する動作において、アップダウンカウンター236は、特定されたグループにおける最終段の遅延素子を示すカウント値1/4Nから1つずつカウントダウンする動作を行ってもよい。このとき、例えば、複数の位相比較器221-1~221-3による比較結果のいずれかが同期である場合、アップダウンカウンター236は、強制的に、そのカウント値を、特定されたグループにおける最終段の遅延素子を示すカウント値1/4Nに設定しても良い。この場合、遅延素子のクロックを1つずつ順番に確認する動作を省略することができるので、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間をさらに短縮できる。あるいは、クロック生成回路200iでは、図6に示すように、ディレイチェーン210iにおける最後のグループGR4iを除くグループGR1i~GR3iのそれぞれの最終段の遅延素子11-1/4N、11-2/4N、11-3/4Nが位相比較器221-1i~221-3iへクロックCK-1/4N、CK-2/4N、CK-3/4Nを供給してもよい。すなわち、複数の位相比較器221-1i~221-3iは、最後のグループGR4iを除くグループGR1i~GR3iに対応していてもよい。この場合、例えば、複数の位相比較器221-1i~221-3iによる比較結果がいずれも遅れているである場合、基準クロックCKrefに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループGR1iを特定する。例えば、複数の位相比較器221-1i~221-3iによる比較結果が順に同期、遅れている、遅れているである場合、基準クロックCKrefに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループGR1iを特定する。例えば、複数の位相比較器221-1i~221-3iによる比較結果が順に進んでいる、遅れている、遅れているである場合、基準クロックCKrefに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループGR2iを特定する。例えば、複数の位相比較器221-1i~221-3iによる比較結果が順に進んでいる、同期、遅れているである場合、基準クロックCKrefに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループGR2iを特定する。例えば、複数の位相比較器221-1i~221-3iによる比較結果が順に進んでいる、進んでいる、遅れているである場合、基準クロックCKrefに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループGR3iを特定する。例えば、複数の位相比較器221-1i~221-3iによる比較結果が順に進んでいる、進んでいる、同期である場合、基準クロックCKrefに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループGR3iを特定する。例えば、複数の位相比較器221-1i~221-3iによる比較結果がいずれも進んでいるである場合、基準クロックCKrefに位相が同期しているクロックを発生させる遅延素子を含むグループとして、グループGR4iを特定する。このように、図6に示すクロック生成回路200iによっても、複数のグループGR1i~GR4iのうち基準クロックCKrefに位相が同期しているクロックを発生させる遅延素子がどのグループに含まれているかを複数のグループGR1i~GR4iについて同時並行的に確認して絞り込むことができる。第3の実施形態次に、第3の実施形態にかかるクロック生成回路300について図7を用いて説明する。図7は、クロック生成回路300の構成を示す図である。以下では、第1の実施形態と異なる部分を中心に説明する。クロック生成回路300は、第1の実施形態にかかるクロック生成回路DLL回路1をベースとした逓倍回路である。すなわち、クロック生成回路300は、制御部330及び生成部340を備える。制御部330は、選択部332がセレクタ33-4を有しない点で、第1の実施形態の制御部30と異なる。生成部340は、基準クロックCKrefを受けるとともに、制御部330により選択された出力段数の遅延素子からクロックを受けて、基準クロックCKrefが逓倍された逓倍クロックCKout31、CKout32を生成して出力する。例えば、生成部340は、排他的論理和回路341、342を有する。排他的論理和回路341は、基準クロックCKrefを外部から受け、基準クロックCKrefに対して位相差60°を有するクロックCKout1をセレクタ33-1から受け、基準クロックCKrefに対して位相差120°を有するクロックCKout3をセレクタ33-3から受ける。排他的論理和回路341は、基準クロックCKrefとクロックCKout1とクロックCKout3との排他的論理和を演算し、その演算結果を逓倍クロックCKout31として出力する。逓倍クロックCKout31は、例えば、基準クロックCKrefが3逓倍されたクロックである。排他的論理和回路342は、基準クロックCKrefを外部から受け、基準クロックCKrefに対して位相差90°を有するクロックCKout2をセレクタ33-2から受ける。排他的論理和回路342は、基準クロックCKrefとクロックCKout2との排他的論理和を演算し、その演算結果を逓倍クロックCKout32として出力する。逓倍クロックCKout32は、例えば、基準クロックCKrefが2逓倍されたクロックである。このように、第3の実施形態では、第1の実施形態にかかるクロック生成回路DLL回路1をベースとして逓倍回路を構成しているので、基準クロックCKrefが逓倍された逓倍クロックを生成する際において、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間を短縮できる。第4の実施形態次に、第4の実施形態にかかるクロック生成回路400について図8を用いて説明する。図8は、クロック生成回路400の構成を示す図である。以下では、第2の実施形態と異なる部分を中心に説明する。クロック生成回路400は、第2の実施形態にかかるクロック生成回路DLL回路200をベースとした逓倍回路である。すなわち、クロック生成回路400は、生成部440を備える。生成部440は、基準クロックCKrefを受けるとともに、制御部230により選択された出力段数の遅延素子からクロックを受けて、基準クロックCKrefが逓倍された逓倍クロックCKout41、CKout42を生成して出力する。例えば、生成部440は、排他的論理和回路441、442を有する。排他的論理和回路441は、基準クロックCKrefを外部から受け、基準クロックCKrefに対して位相差60°を有するクロックCKout1をセレクタ33-1から受け、基準クロックCKrefに対して位相差120°を有するクロックCKout3をセレクタ33-3から受ける。排他的論理和回路441は、基準クロックCKrefとクロックCKout1とクロックCKout3との排他的論理和を演算し、その演算結果を逓倍クロックCKout41として出力する。逓倍クロックCKout41は、例えば、基準クロックCKrefが3逓倍されたクロックである。排他的論理和回路442は、基準クロックCKrefを外部から受け、基準クロックCKrefに対して位相差90°を有するクロックCKout2をセレクタ33-2から受ける。排他的論理和回路442は、基準クロックCKrefとクロックCKout2との排他的論理和を演算し、その演算結果を逓倍クロックCKout42として出力する。逓倍クロックCKout42は、例えば、基準クロックCKrefが2逓倍されたクロックである。このように、第4の実施形態では、第2の実施形態にかかるクロック生成回路DLL回路200をベースとして逓倍回路を構成しているので、基準クロックCKrefが逓倍された逓倍クロックを生成する際において、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間を短縮できる。次に、第1の実施形態~第4の実施形態にかかるクロック生成回路を適用した半導体記憶装置の構成について図9を用いて説明する。図9に示すメモリシステム500は、例えば、ホスト装置図示せずに対する外部記憶媒体として機能するものであり、例えば、SSDSolidStateDrive又はメモリカードである。ホスト装置は、例えば、パーソナルコンピュータ又はCPUコアを含む。メモリシステム500は、発振回路501、システムコントローラ510、メモリデバイス例えば、DDRDRAMデバイス580、及びメモリデバイス例えば、NANDフラッシュメモリデバイス590を有する。システムコントローラ例えば、SSDコントローラ510は、クロックジェネレータ520、CPU530、SATAコントローラ540、ECCモジュール550、メモリコントローラ例えば、NANDコントローラ560、及びメモリコントローラ例えば、DRAMコントローラ570を有する。クロックジェネレータ520は、逓倍回路521を有する。メモリコントローラ570は、DLL回路571及びIOバッファ回路572を有する。メモリデバイス580は、DLL回路581、IOバッファ回路582、コントローラ583、及びメモリアレイ584を有する。ここで、メモリデバイス580を半導体記憶装置として、第1の実施形態又は第2の実施形態にかかるクロック生成回路DLL回路1、200をDLL回路581に適用することができる。このとき、DLL回路581は、クロックジェネレータ520から供給されたクロックを基準クロックCKrefとして、基準クロックCKrefを遅延させて遅延クロックを生成して出力する。そして、IOバッファ回路582、コントローラ583、及びメモリアレイ584を含むメモリを、DLL回路581から出力された遅延クロックを用いて動作させることができる。あるいは、メモリシステム500を半導体記憶装置として、第1の実施形態又は第2の実施形態にかかるクロック生成回路DLL回路1、200をDLL回路571に適用することができる。このとき、DLL回路571は、クロックジェネレータ520から供給されたクロックを基準クロックCKrefとして、基準クロックCKrefを遅延させて遅延クロックを生成して出力する。そして、メモリデバイス580を含むメモリを、DLL回路581から出力された遅延クロックを用いて動作させることができる。これにより、例えば、メモリコントローラ570は、基準クロックCKrefの立ち上がりエッジおよび立ち下がりエッジの夫々のタイミングでメモリデバイス580からデータを読み出し、その読み出しデータをダブルデータレートの信号から2系統のシングルデータレートの信号に変換して、シングルデータレートに変換された信号を夫々読み出し元に転送することができる。あるいは、メモリシステム500を半導体記憶装置として、第3の実施形態又は第4の実施形態にかかるクロック生成回路逓倍回路300、400を逓倍回路521に適用することができる。このとき、逓倍回路521は、発振回路501から供給されたクロックを基準クロックCKrefとして、基準クロックCKrefが逓倍された逓倍クロックを生成して出力する。そして、メモリデバイス580を含むメモリを、逓倍回路521から出力された逓倍クロックを用いて動作させることができる。これにより、例えば、メモリデバイス580は、逓倍クロックを基準クロックCKrefとして内部的に遅延クロックを生成するとともにその遅延クロックを用いて動作することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。なお、第1の実施形態~第4の実施形態にかかるクロック生成回路は、図9に示される例以外にも、例えば、テレビ用システムLSIなどに適用することができる。