"1画素セル毎または複数画素セルを単位として隣接セル群と素子分離層により分離された画素セルを有し、上記画素セルは、第1導電型ウェルと、第2導電型ウェルと、を有し、上記第1導電型ウェルは、光を受光し、受光した光の光電変換機能および電荷蓄積機能を有し、上記第2導電型ウェルは、上記第1導電型ウェルにおける蓄積電荷を検出し、閾値変調機能を有するトランジスタが形成され、上記トランジスタは、ソースおよびドレイン、当該ソースおよびドレイン間のチャネル形成領域上に形成されるゲート電極を有し、上記ゲート電極が、ソース側主ゲートとドレイン側サブゲートに分離されている固体撮像装置。少なくともリセット動作時に、サブゲートには、ソース側主ゲートへの印加電圧とドレインへの印加電圧間の中間電圧が印加され、上記リセットは、電荷を上記ドレインに捨てる動作である請求項1記載の固体撮像装置。上記サブゲートは、上記第2導電型ウェルとドレイン間のバリアの上部に形成されている請求項1または2記載の固体撮像装置。上記主ゲートと上記サブゲート間が狭ギャップ化され、ギャップ間の基板にイオン注入が行われている請求項1から3のいずれか一に記載の固体撮像装置。蓄積電荷と信号電荷が同一キャリアである請求項1から4のいずれか一に記載の固体撮像装置。上記トランジスタは、読み出しトランジスタとしての機能と、リセットトランジスタとしての機能と、選択トランジスタとしての機能を含む請求項1から5のいずれか一に記載の固体撮像装置。上記画素セルは、光が照射される第1基板面側と素子が形成される第2基板面側とを有する基板に形成され、1画素セル毎または複数画素セルを単位として隣接セル群と素子分離層により分離され、上記画素セルは、上記第1導電型ウェルが上記第1基板面側に形成され、上記第2導電型ウェルが上記第2基板面側に形成され、上記第1導電型ウェルは、上記第1基板面側からの光を受光し、受光した光の光電変換機能および電荷蓄積機能を有し、上記第2導電型ウェルは、上記第1導電型ウェルにおける蓄積電荷を検出し、閾値変調機能を有するトランジスタが形成されている請求項1から7のいずれか一に記載の固体撮像装置。基板の第1基板面側から光を受光する固体撮像装置と、上記固体撮像装置の上記第1基板面側に入射光を導く光学系と、を有し、上記固体撮像装置は、1画素セル毎または複数画素セルを単位として隣接セル群と素子分離層により分離された画素セルを有し、上記画素セルは、第1導電型ウェルと、第2導電型ウェルと、を有し、上記第1導電型ウェルは、光を受光し、受光した光の光電変換機能および電荷蓄積機能を有し、上記第2導電型ウェルは、上記第1導電型ウェルにおける蓄積電荷を検出し、閾値変調機能を有するトランジスタが形成され、上記トランジスタは、ソースおよびドレイン、当該ソースおよびドレイン間のチャネル形成領域上に形成されるゲート電極を有し、上記ゲート電極が、ソース側主ゲートとドレイン側サブゲートに分離されているカメラ。少なくともリセット動作時に、サブゲートには、ソース側主ゲートへの印加電圧とドレインへの印加電圧間の中間電圧が印加され、上記リセットは、電荷を上記ドレインに捨てる動作である請求項8記載のカメラ。上記サブゲートは、上記第2導電型ウェルとドレイン間のバリアの上部に形成されている請求項8または9記載のカメラ。上記主ゲートと上記サブゲート間が狭ギャップ化され、ギャップ間の基板にイオン注入が行われている請求項8から10のいずれか一に記載のカメラ。しかしながら、上記したシングルキャリCDMでは、オーバーフローバリアが大きく、リセットに要する電圧が大きい場合、リセット時に、ピンチオフ領域に高電界がかかり、信頼性的に問題が出てくる可能性がある。ピンチオフ領域にかかる電界を緩和するために、高耐圧トランジスタたとえば特許文献7参照のように、ゲートを単純に分離した構造を用いると、分離領域にディップやバリアができ、線形性等に悪影響を与える。本技術は、オーバーフローバリアを低下させ、リセット電圧を低減でき、ピンチ領域にかかる電界を抑制で、また、チャネルでのディップやバリアの形成を抑制し、線形性の劣化を防止しすることが可能な固体撮像装置およびカメラを提供することにある。本技術の第1の観点の固体撮像装置は、1画素セル毎または複数画素セルを単位として隣接セル群と素子分離層により分離された画素セルを有し、上記画素セルは、第1導電型ウェルと、第2導電型ウェルと、を有し、上記第1導電型ウェルは、光を受光し、受光した光の光電変換機能および電荷蓄積機能を有し、上記第2導電型ウェルは、上記第1導電型ウェルにおける蓄積電荷を検出し、閾値変調機能を有するトランジスタが形成され、上記トランジスタは、ソースおよびドレイン、当該ソースおよびドレイン間のチャネル形成領域上に形成されるゲート電極を有し、上記ゲート電極が、ソース側主ゲートとドレイン側サブゲートに分離されている。本技術の第2の観点のカメラは、基板の第1基板面側から光を受光する固体撮像装置と、上記固体撮像装置の上記第1基板面側に入射光を導く光学系と、を有し、上記固体撮像装置は、1画素セル毎または複数画素セルを単位として隣接セル群と素子分離層により分離された画素セルを有し、上記画素セルは、第1導電型ウェルと、第2導電型ウェルと、を有し、上記第1導電型ウェルは、光を受光し、受光した光の光電変換機能および電荷蓄積機能を有し、上記第2導電型ウェルは、上記第1導電型ウェルにおける蓄積電荷を検出し、閾値変調機能を有するトランジスタが形成され、上記トランジスタは、ソースおよびドレイン、当該ソースおよびドレイン間のチャネル形成領域上に形成されるゲート電極を有し、上記ゲート電極が、ソース側主ゲートとドレイン側サブゲートに分離されている。本技術によれば、オーバーフローバリアを低下させ、リセット電圧を低減でき、ピンチ領域にかかる電界を抑制できる。また、チャネルでのディップやバリアの形成を抑制し、線形性の劣化を防止することができる。以下、本実施形態を図面に関連付けて説明する。なお、説明は以下の順序で行う。1.固体撮像装置の概略構成2.画素部のデバイス構造例3.カメラ<1.固体撮像装置の概略構成>図1は、本実施形態に係る固体撮像装置の概略構成を示すブロック図である。本固体撮像装置1は、図1に示すように、センシング部としての画素部2、行方向Y方向制御回路3、列方向X方向制御回路4、およびタイミング制御回路5を有する。画素部2は、後で詳述するように、複数の画素セル2Aがたとえばマトリクス状行列状に配置されて構成される。本実施形態の画素部2の画素セル2Aは、裏面背面照射で、ダブルウェル構造、閾値変調CMD方式のイメージセンサとして構成されている。そして、本実施形態の画素部2は、ダブルウェル構造を採用し、蓄積電荷とチャネル電流が同一キャリアである。また、画素部2は、読み出しトランジスタとリセットトランジスタと選択トランジスタの機能を1トランジスタで共有する1トランジスタアーキテクチャ構造を有する。このトランジスタのゲート電極がドレイン側で主ゲートとサブゲートに分離され、少なくともリセット動作時に、サブゲートには、ソース側の主ゲートへの印加電圧とドレインへの印加電圧間の中間電圧を印加するように構成される。また、サブゲートは、埋め込みセンサとドレイン間のバリアの上部に形成されている。そして、このCMDにおいて、主ゲートとサブゲート間が狭ギャップ化され、セルフアライン等でギャップにおける基板にイオンの注入インプランテーション;以下、インプラというが行われている。さらに、画素部2においては、画素配列において、同一行に配列された画素セル2Aが共通の行線H0,H1,に接続され、同一列に配列された画素セル2Aが共通の列線V0,V1,に接続されている。また、固体撮像装置1においては、画素部2の信号を順次読み出すための制御回路として、次の回路が配置される。固体撮像装置1において、制御回路として、内部クロックを生成するタイミング制御回路5、行アドレスや行走査を制御する行方向Y方向制御回路3、そして列アドレスや列走査を制御する列方向X方向制御回路4が配置される。行方向Y方向制御回路3は、タイミング制御回路5のタイミング制御パルスを受けて、所定の行線H0,H1,を駆動する。列方向X方向制御回路4は、タイミング制御回路5のタイミング制御パルスを受けて、所定の列線V0,V1,に読み出される信号を受けて所定の処理やアナログデジタル変換処理等を行う。所定の処理には、たとえば相関二重サンプリングCDSが含まれる。<2.画素部のデバイス構造>以下に、本実施形態に係る固体撮像装置の画素部の具体的なデバイス構造について説明する。図2,は、本実施形態に係る固体撮像装置の画素部の基本構造を示す図であって、図2Aは平面図で、図2Bは図2Aにおけるa-a’線における簡略断面図である。固体撮像装置1は、図2に示すように基板Si基板100の第1基板面101側裏面側から光を入射させ、第2基板面102側前面側にMOS型トランジスタが形成される素子領域部EAPを形成した裏面背面照射型デバイスとして形成されている。基板100は、裏面から光を入射し得るように、シリコンウェハを薄膜化することにより形成される。基板100の厚さは、固体撮像装置1の種類にもよるが、たとえば可視光用の場合には2~6μmであり、近赤外光用では6~10μmとなる。このように、基板100は、光が照射される第1基板面101側と素子が形成される第2基板面102側とを有し、隣接セルと素子分離層により分離された複数の画素セルCel2Aが形成されている。本実施形態において、基板100は、1画素セル毎または複数画素セルを単位として隣接セル群と素子分離層により分離された複数の画素セルCel2Aが形成される。画素セルCelは、第1基板面101側に形成された第1導電型ウェル以下、第1ウェルという110を有する。画素セルCelは、第1ウェル110より第2基板面102側に形成された第2導電型p型ウェル以下、第2ウェルという120を有している。n型の第1ウェル110は、第1基板面101側からの光を受光する受光部として機能し、受光した光の光電変換機能および電荷蓄積機能を有する。第2ウェル120は、第1ウェル110の受光部における蓄積電荷を検出し、閾値変調機能を有するMOS型のトランジスタ130が形成されている。第1ウェル110の側壁にはそれらを囲むように第1導電型本実施形態ではn型の逆の導電型の第2導電型であるp型素子分離層導電層140が形成され、基板100の光入射面である第1基板面101にp層150が形成されている。p層150の光入射面側には、たとえば酸化シリコンからなる絶縁膜や保護膜151が形成されている。そして、保護膜151上には、所望の波長領域の光のみを通過させるカラーフィルタ152が形成されている。また、カラーフィルタ152上には、入射光を第1ウェル110の受光部へ集光させるマイクロレンズ153が形成されている。p型の第2ウェル120には、その中央部にn層からなるソース領域121およびドレイン領域122が所定間隔をおいて形成されている。ソース領域121とドレイン領域122間には、チャネル形成領域123が形成される。また、第2ウェル120における第1ウェル110と重ならない領域端部側領域には、p層からなるウェルコンタクト領域124~127が形成されている。さらに、ソース領域121、ドレイン領域122、ウェルコンタクト領域124~127が形成される基板100の第2基板面102の表面に所定のプロセスにより酸化シリコン等の絶縁膜160が選択的に形成されている。そして、基板100の第2基板面102側におけるソース領域121とドレイン領域122間のチャネル形成領域123上に絶縁膜160を介してトランジスタ130のゲート電極131が形成されている。本実施形態では、トランジスタ130のゲート電極131が、ソース側主ゲート131Mとドレイン側サブゲート131Sに分離されている。そして、少なくともリセット動作時に、サブゲート131Sには、ソース側主ゲート131Mへの印加電圧0~-1.0Vとドレインへの印加電圧3V以上間の中間電圧1Vや2Vが印加される。なお、リセットは、電荷をドレイン領域122に捨てる動作である。サブゲート131Sは、埋め込みセンサとしての第1導電型ウェル110とドレイン領域132間のバリアの上部に形成されている。そして、本実施形態においては、主ゲート131Mとサブゲート131S間の対向する側壁同士のギャップが狭ギャップ化され、ギャップ間の基板にイオン注入n型イオンのイオン注入が行われている。また、ソース領域121上の絶縁膜160の一部を開口してソース領域121と接続されるトランジスタ130のソース電極132が形成されている。同様に、ドレイン領域122上の絶縁膜160の一部を開口してドレイン領域122と接続されるトランジスタ130のドレイン電極133が形成されている。さらに、ウェルコンタクト領域124~127上の絶縁膜の一部を開口してウェルコンタクト領域124~127と接続されてウェルコンタクト電極170が形成されている。ウェルコンタクト電極170のレベルは、たとえば接地電位GND0Vや-1.2V等に設定される。以上の構成において、絶縁ゲート型電界効果トランジスタMOSトランジスタによるトランジスタ130は、第2基板面102側の第2ウェル120に形成されたソース領域121、ドレイン領域122、チャネル形成領域123を含んで構成されている。さらにトランジスタ130は、第2基板面102の表面側に形成されたゲート電極131、ソース電極132、およびドレイン電極133を含んで構成されている。なお、図2において、Sはトランジスタ130のソースを、Dはトランジスタ130のドレインを、Gはトランジスタ130のゲートを、それぞれ示している。このように、本実施形態の各画素セルCel2Aは、裏面背面照射で、ダブルウェル構造、閾値変調CMD方式のイメージセンサとして構成されている。図3は、本実施形態に係る画素セルの等価回路を示す図である。画素セル2ACelは、図3に示すように、第1ウェル110に形成される光電変換および電荷蓄積素子部111、および第2ウェル120および第2基板面120側の電極により形成される1つのトランジスタ130により構成される。このように、本実施形態に係る画素セルCelは、裏面照射で、ダブルウェル構造を有し、蓄積電荷とチャネル電流が同一キャリアである。また、画素セルCelは、読み出しトランジスタとリセットトランジスタと選択トランジスタの機能を1トランジスタで共有する1トランジスタアーキテクチャ構造を有する。すなわち、本実施形態において、裏面照射でダブルウェルDoubleWell構造を採用し、シングルウェルSingleWell変調方式を採用していない。その理由を以下に示す。シングルウェル変調方式を採用すると、リニアリティ改善のためのポケットインプランテーションが必要となり、これにより蓄積面積を減少させるために画素微細化時に飽和電荷Qsが取れなくなる。シングルウェル構造では、変調度変換効率が高くとも、欠陥に対して弱く、リニアリティ猫足の画素バラツキが多発しやすく、発生した場合には補正が困難である。また、読み出し中にピニングが外れるために、カラムデジタルCDSと相性が悪い。アナログCDSにした場合は、容量の面積肥大で微細化に障害となる。裏面照射と組み合わせてもリセットトランジスタが必要で2トランジスタ構成になることで微細化に不利である。これに対して、本実施形態においては、裏面照射で、ダブルウェル構造を有し、蓄積電荷とチャネル電流が同一キャリアであり、素子分離が独立したキャリアで済む。このことから、トランジスタ構造がリングである必要がなくなり、通常トランジスタと同じドレインDゲートGソースSのいわゆる一方向の構造で構成することが可能となっている。また、本実施形態においては、信号キャリアをトランジスタ130のドレインに排出させるような構造を採用している。これにより、1トランジスタ読み出しピックアップトランジスタとリセットトランジスタと選択トランジスタを共有する、完全な1トランジスタで、ラテラルリセット構造が実現されている。すなわち、本実施形態の画素セル構造によれば、2層ゲート構造ではなく、1層ゲート構造で済むことから、素子分離領域に特殊な細工が不要である。また、隣接画素と、ドレイン共有やソース共有やゲート共有が可能であり、レイアウト効率を飛躍的に高め、画素微細化が可能となる。また、トランジスタのドレインによるラテラルリセットを採用していることから、ドレインを横配線とすることと、共有画素単位で別配線にすることで、カラム共有が可能となりカラム回路のシュリンクができる。また、トランジスタのゲート上に空きスペースができることで、ここに配線のメタルなどを利用したリフレクタ構造を設けることが可能となる。その結果、シリコンSi基板を透過した光を反射させて再度Si中で光電変換させ、たとえば近赤外感度をあげることができる。また、既存構造では、受光期間中にゲートをオフし、シリコンSi基板表面をピニングさせることで、界面で発生する暗電流をホールHoleと再結合させていたので、完全に再結合しない成分が暗電流ムラや白点欠陥となり問題となっていた。これに対して、本構造では、ダブルウェルであるがゆえに、Si表面で発生する暗電流電子を、チャネルからドレインに排出させることができ、界面で発生する暗電流や白点を完全にシャットアウトできる利点がある。その結果、カラム読み出し時にゲートをオンしても、暗電流や白点が問題にならないために、信号の非破壊読み出しが可能となる。ここで、上記構成を有する画素セルにおける動作について説明する。裏面側である第1基板面裏面101より画素セル内に光を入射させ、画素セル内のn型の第1ウェル110内で主に光電効果により電子ホール対が発生され、生じたホールがセルの壁面を形成するp型素子分離層140を通じて外部に排出される。そして、電子のみがn型の第1ウェル110に蓄領され、MOSトランジスタとしてのトランジスタ130のソースドレイン間のゲート領域半導体表面近傍に形成される電位井戸内に蓄積される。そして、トランジスタ130を通じて、蓄積電荷の信号が増幅されて検出され、蓄積電荷が適宜排出され、混色や飽和電荷量の制御が行われる。また、固体撮像装置1のセンサの半導体層の厚さは2~10μm程度であり、光の波長範囲で光電変換の量子効率が十分発揮される程度の厚みになっている。これに対し、前面照射型の場合、通常、半導体基板の厚みは素子が割れにくい厚み~数百μmに保つ必要があり、そのため、素子の基板を通してソースドレイン間のリーク電流が無視できず、問題になる場合がある。これに対して、本実施形態においては、素子の厚みを十分薄くしているため、基板を通してのリーク電流を減らすことができ、この問題も回避している。以上、本実施形態に係る固体撮像装置1の構成および機能について説明した。以下に、本実施形態に係る固体撮像装置1についてさらに詳細に考察する。図4は、前面照射型BMCDの場合に対して、入射光の波長がトランジスタの配置とどのような関係になるかを示す図である。図4の前面照射型BMCD10は、基板前面側に絶縁膜11、透明電極12、遮光電極13等が形成されている。また、14はラテラルドレイン、15はゲート絶縁膜、16はシリコン基板を示している。図4の前面照射の場合、トランジスタが設置されている側から光が進入するが、その際、ラテラルドレイン領域14は遮光電極13で覆われている。それ以外の開口部より絶縁膜11や透明電極12、ゲート絶縁膜15などを透過して、シリコン基板16内に光が侵入する構造になっている。波長の長い赤色光や近赤外光はシリコンの表面から比較的内部まで入るが、青色光や近紫外光はそれほど深くまで入らない場所で光電変換が行われる。また、波長の短い光は表面の絶縁多層膜を通過する際に、散乱や吸収また層界面での反射などにより、エネルギーの損失を受けやすい。これに対して、図2の本技術による裏面照射の場合は、トランジスタ130が配置されていない側から光が基板シリコン基板100内に侵入する構造になっている。この構造で、波長の長い光の多くはトランジスタ近傍に到達するが、波長の短い光はごく一部しか到達しない。入射光の波長も含めて量子効率を最大にするために、ソースドレインの拡散層やウェル層をどのようにしたら良いかという点に関しては、種々提案されている。しかし、シリコン酸化膜絶縁膜を通過する光がトランジスタ特性に影響を及ぼす可能性についての議論は少ない。本実施形態では、この点について触れ、定性的ではあるがそのメカニズムをある程度明らかにする。図5は、前面照射型の場合で、透明電極/ゲートシリコン酸化膜/シリコン単結晶が形成するエネルギーバンド状態の概略を示す図である。ゲート酸化膜は製法や処理により性質が著しく相違する場合があり、あまり制御されていない場合には、酸化膜中に電子やホールを捕獲するようなトラップが残存する。図ではシリコン酸化膜の伝導帯の下、20eVの位置に電子を捕獲するようなトラップが存在する場合を示している。シリコン熱酸化膜の場合、バンドギャップは約80eVであり、透明電極としてITOを使用する場合は、仕事関数は約43~47eVであるため、熱酸化膜のエネルギーギャップの真ん中より少し下に透明電極のフェルミレベルが位置することになる。今、入射光のうちの青色光成分、たとえば波長λ=450nmについて注目してみると、アインシュタインの光量子の式E=hνより、E=276eVに相当する。このエネルギーは図示するように、透明電極のフェルミレベルから測った酸化膜中の電子トラップのエネルギーレベルの位置にほぼ等しい。このとき、シリコン基板に対して透明ゲート電極に比較的大きな負の電圧を印加していると、光電効果により金属表面透明電極より飛び出した電子が、酸化膜中に励起してトラップに捕獲される。トラップに捕獲された電子は電界により再放出され、ホッピング伝導によりシリコン単結晶の伝導帯に流れ込み、ゲート電極とシリコン間を弱い導通状態にし、トランジスタ特性や信号量にバラツキを生じさせる。本実施形態の裏面照射では、エネルギーの大きな波長の短い光は、トランジスタ領域に到達するまでに殆どシリコン基板内でフォトキャリア生成にそのエネルギーを費やしてしまうので、前面照射のような欠点がないことが、大きな特徴になっている。図6は、図2で示される装置の電位状態変化に伴う各領域における半導体基板面と垂直方向の半導体基板内の電子に対する電位の変化を示す図である。いずれの状態においても、ウェルコンタクト電極170の電圧VGNDは0Vに設定される。iゲート読み出しトランジスタ130のゲート電圧VGを1.0V、ドレイン電圧VDを1.8Vにすると、ソース電圧VSは1.6V~1.4V程度であり、蓄積電荷は減少し、ソースからドレインに流れるチャネル電子電流がその分変調され、減少する。この電流変化分を測定すれば、蓄積電子の電荷変化量が分かる。この場合、たとえば主ゲート131Mとサブゲート131Sは同電圧であってもよい。iiゲート蓄積非読み出し状態トランジスタ130のゲート電圧VGを0V、ドレイン電圧VDを1.8Vにすると、ソース電圧VSは1.2Vあるいはそれ以下であり、トランジスタ130のソースドレイン間のゲート領域における半導体表面近傍に形成される電位井戸内に電子が蓄積される。この場合、たとえば主ゲート131Mとサブゲート131Sは同電圧とする。iiiゲート蓄積非リセット状態、ハードリセットトランジスタ130のゲート電圧VGを0V~-1.0V、ドレイン電圧VDを1.8Vにすると、ソース電圧VSはハイインピーダンスHi-ZまたはLDであり、蓄積された電子がオーバーフローOFする状態となる。すなわち、画素セルCelを飽和させる。このとき信号を保持する。この場合、たとえば主ゲート131Mとサブゲート131Sは同電圧であってもよい。iiiiリセットトランジスタ130の主ゲート電圧VGMを0~-1.0V、サブゲート電圧VGSを1V~2.5V、ドレイン電圧VDを3.0V以上、たとえば3.7Vにする。ソース電圧VSはハイインピーダンスHi-ZまたはLDであり、蓄積井戸内に存在する電子を、ドレイン電極を通して外部に排出させる。このように、本実施形態においては、画素信号リセットとして、ドレイン電圧VD、場合によってはゲート電圧を含めて変調することで、ドレイン電極に蓄積した信号電荷を排出させる。このリセット動作についてさらに説明する。ここでは、比較のため一般的なシングルキャリアCMDのリセットについても説明する。図7は、一般的なシングルキャリアCMDを模式的に示す簡略断面図である。図8は、本実施形態に係る固体撮像装置を模式的に示す簡略断面図である。図9は、図2のa-a ́間のポテンシャルプロファイルを示す図である。ここでは、説明を容易にするために、本実施形態の固体撮像装置1と同様の構成には同一符号を付している。CMDを図7に示すような構造シングルキャリア構造にすることで、読み出し用トランジスタのゲートを用いて、センサとドレイン間のバリアオーバーフローバリア:OFBを変調し、障壁を低下させることでリセット動作を行うことができる。しかし、オーバーフローバリアが大きく、リセットに要する電圧が大きい場合、リセット時に、ピンチオフ領域に高電界がかかり、信頼性的に問題が出てくる可能性がある。これに対して、本実施形態では、図8に示すように、OFBOverFlowBarrier上部に新たにリセット用のサブゲート131Sを形成されている。このサブゲート131Sには、ソース側主ゲート131Mへの印加電圧0~-1.0Vとドレインへの印加電圧3V以上間の中間電圧1Vや2Vが印加される。これにより、ゲートとドレイン間にかかっていた電圧が、主ゲート131Mとサブゲート131S間、サブゲート131Sとドレイン122間に分圧され、ゲート下のピンチオフ領域の電界を緩和される。また、サブゲート131Sに中間電圧が印加されることにより、オーバーフローバリアが低減され、リセット時に必要なドレイン電圧を下げることができる。主ゲート131Mと、サブゲート131Sを分離する際、間に電圧の印加されないギャップが生じることになる。そのままの構造では、ギャップ下のチャネル領域に反転層が形成されず、ディップやバリアが生じてしまい、センサの線形性等に悪影響を与える可能性がある。本実施形態では。ギャップ幅を狭くして、非反転領域を少なくするとともに、ギャップにセルフアライン等でイオン注入を行うことで、チャネルのディップパリアを低減することができる。また、本実施形態においては、低照度時に変調度、変換効率が高くなるように、いわゆるガンマ特性を持たせている。そして、本実施形態においては、γ特性を高ダイナミックレンジDRに活用している。ここで、この画素セルのγ特性について説明する。図10は、図2Aにおけるa-a’線におけるポテンシャル分布の一例を示す図である。ダブルウェルの特徴の一つとして、図10に示すように、センサ蓄積領域がブロードなポテンシャル形状となる。このために、信号量によって容量が変化し、非線形性γ特性をもつことである。しかし、シングルウェル構造が、リニアリティ猫足が非線形性で小信号時に信号が欠落することに対して、小信号時にゲインアップするγ特性の場合は、逆γ補正が可能なうえ低照度時のゲインが-となる。これにより、信号と同時にノイズも圧縮されるために低ノイズ化が可能となる。このように、本実施形態においては、γ特性を積極的に活用し、図2に示すように、小信号をためるn型で深めのガンマポケット180を設けている。このガンマポケット180において、信号キャリアと信号電流が1点集中し、小信号変調度が向上する。また、後段の信号処理を行うDSPで逆ガンマ補正し、全ノイズ圧縮を実現することが可能である。また、図10に示すように、画素セルCelは大信号時に容量が増大する構造を有し、γ特性による高ダイナミックレンジDRとしている。図11は、本実施形態の信号読み出し処理系の構成を模式的に示す図である。列X方向制御回路4は、CDS回路41を含み、信号伝送路SL、スイッチSWを通して、オン状態にある画素セルCelの蓄積信号が転送される。なお、ISはソースフォロワを形成するための電流源を示す。以上説明したように、本実施形態によれば、以下の効果を得ることができる。主ゲート-ドレイン間の電圧が、主ゲート-サブゲート間とサブゲート-ドレイン間に分圧されるのでゲート下のピンチオフ領域にかかる電界を抑制できる。リセット時にサブゲートに主ゲートとドレイン間の中間電位を与えることで、センサドレイン間に傾斜を形成することができ、サブゲート下にあるオーバーフローバリアを低下させ、リセット電圧を低減できる。峡ギャップ化しギャップインプラを行うことで、チャネルのディップバリアの形成を抑制し、線形性の劣化を防ぐことができる。また、ドレインDゲートGソースS構造の1トランジスタで画素を構成でき、ロジックLogicプロセスとの相性の良さから工程数増加が最小で済む。ドレイン、ソース、ゲート、ウェルのコンタクトが共有できることでレイアウト効率が高く、微細画素が実現できる。ゲート面積が大きいことから、トランジスタノイズが非常に少ない。また、画素全体が蓄積領域となるために、飽和信号量が大きく高ダイナミックレンジDRを実現できる。また、界面から発生する暗電流がドレインに排出されるために、界面の暗電流画像欠陥が発生しない。また、逆γ補正機能により低ノイズ化できる。以上のような特徴を有する固体撮像装置は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。<3.カメラ>図12は、本実施形態に係る固体撮像素子が適用されるカメラの構成の一例を示す図である。本カメラ200は、図12に示すように、本実施形態に係る固体撮像装置1、が適用可能な撮像デバイス210を有する。カメラ200は、この撮像デバイス210の画素領域に入射光を導く被写体像を結像する光学系220、たとえば入射光像光を撮像面上に結像させるレンズ220を有する。カメラ200は、撮像デバイス210を駆動する駆動回路230と、撮像デバイス210の出力信号を処理する信号処理回路240と、を有する。駆動回路230は、撮像デバイス210内の回路を駆動するスタートバルスやクロックバルスを含む各種のタイミング信号を生成するタイミングジェネレータを有し、所定のタイミング信号で撮像デバイス210を駆動する。また、信号処理回路240は、撮像デバイス210の出力信号に対して所定の信号処理を施す。信号処理回路240で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路240で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス210として、先述した固体撮像装置1を搭載することで、高精度なカメラが実現できる。本技術は、上記の実施形態の説明に限定されない。たとえば、本実施形態で挙げた数値や材料は一例であり、これに限定されるものではない。その他、本技術の要旨を逸脱しない範囲で、種々の変更が可能である。"