"第一のトランジスタと、前記第一のトランジスタに接続される第一の配線と、を有する第一領域と、前記第一のトランジスタよりも耐圧が高い第二のトランジスタと、前記第二のトランジスタに接続され、平面視において前記第一の配線よりも配線幅が広い第二の配線と、を有する第二領域と、を具備し、前記第二領域には、電気的に孤立したダミー配線が少なくとも前記第二の配線に隣接して配置されない、半導体装置。前記第一領域に、電気的に孤立したダミー配線を具備している、請求項1に記載の半導体装置。前記第一領域の前記ダミー配線は、前記第一の配線に隣接して配置される、請求項2に記載の半導体装置。前記第二領域には、前記ダミー配線が配置されない、請求項1乃至3のいずれか1項に記載の半導体装置。第一のトランジスタと、前記第一のトランジスタに接続される第一の配線と、を有する第一領域と、前記第一のトランジスタよりも耐圧が高い第二のトランジスタと、前記第二のトランジスタに接続され、平面視において前記第一の配線よりも配線幅が広い第二の配線と、を有する第二領域と、が設けられ、前記第一領域及び前記第二領域の両方に電気的に孤立したダミー配線を具備し、前記第一領域には、前記第一の配線の中心から第一の距離d1の範囲内に前記ダミー配線が配置されておらず、前記第二領域には、前記第二の配線の中心から第二の距離d2の範囲内に前記ダミー配線が配置されておらず、かつ、d2>d1を満たす、半導体装置。前記第二のトランジスタは、前記第一のトランジスタよりもドレイン耐圧が高い、請求項1乃至5いずれか1項に記載の半導体装置。前記第一のトランジスタはMOSトランジスタであり、前記第二のトランジスタはDouble-DiffusedMOSトランジスタ又はLaterallyDiffusedMOSトランジスタである、請求項6に記載の半導体装置。前記第二のトランジスタは、前記第一のトランジスタよりもゲート耐圧が高い、請求項1乃至7いずれか1項に記載の半導体装置。前記第一のトランジスタはMOSトランジスタであり、前記第二のトランジスタは、前記第一のトランジスタのゲート絶縁膜よりも厚いゲート絶縁膜を有するMOSトランジスタである、請求項8に記載の半導体装置。前記第一の配線は、複数存在し、前記第一の領域において、一又は複数の前記ダミー配線が、前記第一の配線の間に配置される、請求項1乃至9のいずれか1項に記載の半導体装置。前記第一の配線及び前記第二の配線は、各々複数存在し、前記第二の配線間に印加される電圧が、前記第一の配線間に印加される電圧よりも大きい、請求項1乃至10のいずれか1項に記載の半導体装置。前記第二の配線の表面に開口部が形成されている、請求項1乃至11のいずれか1項に記載の半導体装置。前記第二の配線の表面に複数の前記開口部が形成されることにより、平面視において梯子状のパターンが前記第二の配線の表面に形成されている、請求項12に記載の半導体装置。前記第二の配線の表面に複数の前記開口部が形成されることにより、平面視において網目状のパターンが前記第二の配線の表面に形成されている、請求項12に記載の半導体装置。本発明者は、上記文献記載の技術を微細CMOSと高耐圧デバイスとを混載した半導体装置に適応した場合に、以下のような課題が発生することを知見した。CMOSの形成領域では、他の配線層とは接続しないダミーの配線層をデザインルールの最小ピッチで配置する。たとえば、特許文献1では、本来配線が存在しない様な孤立配線部の周囲にダミーパターンを配置する。ダミーパターンは、図8に示すように、矩形パターンとし、その配線間隔は最小ピッチから最小ピッチの1.5倍までの間隔で、配線長方向は、最小配線幅の2~3倍の長さとなるように形成し、例えば、最小配線ピッチが0.5μmであるとすると、最小のダミーパターンは0.25μm×0.5μm程度としている。しかしながら、本発明者が検討を行った結果、高耐圧デバイスの形成領域でダミーの配線層をデザインルールの最小ピッチで配置すると、ドレイン配線やソース配線と隣接するダミー配線を介して絶縁膜に高電界が印加されるため、絶縁膜の劣化が顕著に進むことを知見した。その結果、ダミー配線を介して配線間で短絡が発生することが明らかとなった。本発明によれば、第一のトランジスタと、前記第一のトランジスタに接続される第一の配線と、を有する第一領域と、前記第一のトランジスタよりも耐圧が高い第二のトランジスタと、前記第二のトランジスタに接続され、平面視において前記第一の配線よりも配線幅が広い第二の配線と、を有する第二領域と、を具備し、前記第二領域には、電気的に孤立したダミー配線が少なくとも前記第二の配線に隣接して配置されない、半導体装置が提供される。また、本発明によれば、第一のトランジスタと、前記第一のトランジスタに接続される第一の配線と、を有する第一領域と、前記第一のトランジスタよりも耐圧が高い第二のトランジスタと、前記第二のトランジスタに接続され、平面視において前記第一の配線よりも配線幅が広い第二の配線と、を有する第二領域と、が設けられ、前記第一の配線及び前記第二の配線の両方に電気的に孤立したダミー配線を具備し、前記第一領域には、前記第一の配線の中心から第一の距離d1の範囲内に前記ダミー配線が配置されておらず、前記第二領域には、前記第二の配線の中心から第二の距離d2の範囲内に前記ダミー配線が配置されておらず、かつ、d2>d1を満たす、半導体装置が提供される。この発明によれば、耐圧が高い第二のトランジスタと配線幅が広い第二の配線とを有する第二領域にはダミー配線を第二の配線に隣接して配置しない。これにより、太い配線幅を有する大電流を流す高耐圧トランジスタにおいても、ダミー配線を介して絶縁膜に高電界が印加されるのを防ぎ、配線間の絶縁膜の信頼性を維持することができる。したがって、配線間における短絡の発生を防止して、信頼性の高い混載デバイスを実現することができる。本発明によれば、配線幅が異なる2つのトランジスタを混載した半導体装置において、ダミー配線を介して配線間で短絡が発生するのを防止し、信頼性の高い混載デバイスを実現することができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。図1は、本実施形態の半導体装置を示す模式的な断面図である。図2は、本実施形態の半導体装置を示す模式的な平面図である。図1は、図2のAB断面図である。本実施形態の半導体装置は、シリコン基板1に微細CMOSComplementaryMetalOxideSemiconductor領域第一領域と、高耐圧デバイス領域第二領域とが設けられている。微細CMOS領域には、微細CMOSトランジスタ第一のトランジスタ4Aが形成されている以降微細CMOSと呼ぶことにする。高耐圧デバイス領域には、微細CMOS4Aよりも耐圧が高い高耐圧デバイス第二のトランジスタ4Bが形成されている。具体的には、高耐圧デバイス4Bはドレイン耐圧又はコレクタ耐圧又はゲート耐圧が微細CMOS4Aよりも高い。本実施形態の半導体装置は、微細CMOS4Aに電気的に接続する複数の微細配線15と、微細配線15と同一の層に形成され、高耐圧デバイス4Bに電気的に接続するドレイン配線115及びソース配線116と、微細CMOS4A及び高耐圧デバイス4Bのいずれにも電気的に接続されていないダミー配線14と、を有する。ダミー配線14は、他の配線とは電気的に孤立しており、電気的に接続されない。また、ダミー配線14は、微細CMOS領域において、微細配線15に隣接して配置される。微細配線15の配線間にダミー配線14が形成されていてもよい。一方、高耐圧デバイス領域では、ドレイン配線115又はソース配線116に隣接してダミー配線14は配置されない。ドレイン配線115及びソース配線116の配線幅は、平面視において、微細配線15の配線幅よりも広い。ドレイン配線115及びソース配線116の最小配線幅は、それぞれ微細CMOS領域の微細配線15の最大配線幅よりも広いことが望ましい。また、ドレイン配線115とソース配線116との間に印加される電圧は5Vよりも大きく、微細配線15の配線間に印加される電圧5V以下よりも大きい。微細CMOS4Aは、より具体的には、NMOS4aとPMOS4bとから構成されている。微細CMOS4Aには、動作電圧が5.0V以下のMOSMetal-Oxide-Semiconductorトランジスタを用いることができ、例えば、5.0V、3.3V、2.5V、1.8V、1.5V、1.2V、1.0Vなどの電圧で動作させることができる。微細CMOS4Aのゲート絶縁膜9は、例えば、20nm200Å以下とすることができる。高耐圧デバイス4Bには、動作電圧が5.0Vより高く、ドレイン耐圧ドレイン-ソース間耐圧が5.0Vより高いDMOSDouble-diffusedMOS、LDMOSLaterallyDiffusedMOSなどのトランジスタを用いることができる。また、微細CMOS4Aよりも、ゲートとドレインとの距離を長くすることで、ドレイン耐圧を高くしたMOSトランジスタを用いることもできる。高耐圧デバイスには、さらに動作電圧が5.0V以上であり、コレクタ耐圧エミッタとコレクタと間の耐圧が5.0Vより高いバイポーラトランジスタ、IGBTInsulatedGateBipolarTransistorなどのトランジスタとすることもできる。また、高耐圧デバイスは、ゲート絶縁膜109を微細CMOS4Aのゲート絶縁膜9よりも厚くして、ゲート耐圧を高くしたMOSトランジスタとしてもよい。図1に示す本実施形態の半導体装置を示す断面図について、より詳細に説明する。微細CMOS領域では、トレンチからなる素子分離2が形成され、P型シリコン基板1上にポリシリコン3からなるゲート電極を持つMOSトランジスタ4Aが形成されている。シリコン基板1とポリシリコン3との間には、ゲート絶縁膜9が形成されている。MOSトランジスタ4Aのソースドレイン領域上及びゲート電極上にチタンなどの金属からなるシリサイド層5が形成されている。その上にシリコン酸化膜6が形成され、シリコン酸化膜6の必要部分にコンタクトプラグ7が形成され、その上に層間絶縁膜8が形成され、層間絶縁膜8の必要部分に窒化チタンからなるバリア膜11と、金属材料で構成された微細配線15及びダミー配線14がそれぞれ形成されている。高耐圧デバイス領域では、P型シリコン基板101にNWN型ウェル117が形成されている。NW117としては、例えば、DNWDeepN-wellと呼ばれる深いN型ウエル領域を形成することができる。NW117上にPW118と呼ばれるLDMOSのボディ領域と、ドリフト領域119とNW120とN拡散層121からなるドレイン領域が形成され、P型シリコン基板1の表面には、素子分離2と、ゲート絶縁膜109とが形成され、ゲート絶縁膜109上にポリシリコン103からなるゲート電極とが形成されている。また、N拡散層121とP拡散層122はシリサイド層5とコンタクトプラグ107とを介してソース電極116に接続される。シリコン酸化膜6にはコンタクトプラグ107が形成され、その上に層間絶縁膜8が形成されている。層間絶縁膜8には窒化チタンからなるバリア膜11と、金属材料で構成されたドレイン配線115とソース配線116とが形成されている。図1で示すように、微細CMOS領域と高耐圧デバイス領域とは、シリコン酸化膜6と層間絶縁膜8とで接合されている。また、微細配線15、ダミー配線14、ドレイン配線115及びソース配線116は、それぞれ、同一層の層間絶縁膜8に埋め込まれている。微細配線15とドレイン配線115とソース配線116とは、銅Cu、アルミニウムAl、タングステンW等の金属材料から形成させることができるが、Cu、又は、Cuを主成分とするCu合金から形成させることが好ましい。Cuは、Alより比抵抗が小さい60程度ために同じ損失で同じ電流を流すのに必要な配線の断面積を減らすことができる。また、Cuを用いることで、Alよりもエレクトロマイグレーション耐性を高めることができる。微細CMOS領域では、少なくとも1つの微細配線15に隣接してダミー配線14が形成されている。ここでいう隣接してとは、微細配線15とダミー配線14との間にパターンが形成されていないことをいう。また、ここでの隣接には接することは含まない。微細配線15に隣接してダミー配線14が形成されるとは、微細配線15とダミー配線14との間に配線微細配線15およびダミー配線14を含むが配置されていないことを指す。ダミー配線14は、微細配線15の配線間に配置されていてもよく、図2で示すように、平面視で矩形であり、その配線間隔はプロセスのデザインルールで決まる最小ピッチから最小ピッチの1.5倍までの間隔で、配線長方向は、最小配線幅の2~3倍の長さとなるように形成させることが好ましい。例えば、微細配線15のピッチが0.5μmであるとすると、ダミー配線14は、0.25μm×0.5μm程度にすることができる。このダミー配線14は、前述のように、微細配線15、ドレイン配線115とソース配線116等の他の配線や微細CMOS4Aや高耐圧デバイス4Bとは電気的に接続されておらず、電気的に孤立している。前述のとおり、高耐圧デバイス領域において、ドレイン配線115とソース配線116との間にダミー配線14が配置されていない。ドレイン配線115又はソース配線116に隣接してダミー配線14が配置されていないので、ダミー配線14を介して絶縁膜に高電界が印加され、絶縁膜にリーク電流が流れるようになるのを防ぐことができる。つまり、ダミー配線14がドレイン配線115又はソース配線116に隣接して配置された場合、ダミー配線14とこれら配線115、116との間の間隔は狭くなるため、ダミー配線14とこれら配線115,116との間の絶縁膜に高電界が印加されることになる。その結果、絶縁膜にリークパスが形成され、ダミー配線14を介してドレイン配線115とソース配線116とが短絡することになる。さらに、高耐圧デバイス領域には、ダミー配線14が配置されていなければ、ダミー配線14による短絡を完全に抑制でき好適である。また、ドレイン配線115及びソース配線116は、いずれも、微細CMOS領域での微細配線15よりも配線幅が広いため、高耐圧デバイスに大電流を流せると同時に、配線の占める割合配線データ率が大きくなるため、ダミー配線14を配置する必要がなくなる。ドレイン配線115とソース配線116との間隔は、配線間で生じる電圧差に応じて一定距離を確保できるように設計される。例えば、配線間に70Vの電圧差が生じる場合には、ドレイン配線115とソース配線116との間隔は、2.5μm以上とすることが好ましい。通常低コスト化のためにチップシュリンクを行うため、配線間隔は必要最小限とするが、もし配線間の間隔が十分確保出来る場合には、ドレイン配線115とソース配線116との間にダミー配線14を形成させてもよい。例えば、ドレイン配線115とソース配線116との間に70Vの電圧差が生じる場合には、ドレイン配線115とソース配線116との間に2.5μm以上の間隔でダミー配線を形成させてもよい。こうすることで、配線間の信頼性を維持することができる。高耐圧デバイス領域にダミー配線を配置する場合、例えば、高耐圧デバイス領域におけるドレイン配線115、又は、ソース配線116の中心とダミー配線との中心との間の距離の最大値は、微細CMOS領域における微細配線15の中心とダミー配線14の中心との間の距離の最大値よりも大きくすることができる。言い換えれば、本実施の形態の半導体装置は、微細CMOS領域には、微細配線15から第一の距離d1の範囲内にダミー配線14が配置されておらず、高耐圧デバイス領域には、ドレイン配線115又はソース配線116から第二の距離d2の範囲内にダミー配線が形成されておらず、かつ、d2>d1と定義される構成を採用することができる。また、微細CMOS領域に形成するダミー配線14と、高耐圧デバイス領域でのダミー配線とは同じ形状、同じサイズであっても良い。また、高耐圧デバイス領域のドレイン配線115とゲート配線図示せずとが隣接し、両者の間に5Vより高い電圧差が生じる場合がある。この場合も、ドレイン配線115とゲート配線との間には、ダミー配線14を形成しない。なお、ゲート配線の配線幅は、上記で説明したドレイン配線115、及び、ソース配線116の配線幅と同様にすることができる。また、高耐圧デバイス領域で電気回路を構成するには、LDMOSなどの高耐圧デバイスの他に、保護素子として用いられるダイオード、ポリ抵抗、メタル抵抗などの抵抗、容量、インダクタなどの受動素子を形成させることができる。これらの素子から引き出された配線についても、隣接した配線間に5V以上の電圧差が生じる部分では、配線間にダミー配線14を形成しない。こうした高い電圧差が生じる配線の配線幅もまた、上記説明したドレイン配線115、及び、ソース配線116の配線幅と同様にすることができる。なお、大電流を流す必要がない場合には、高耐圧デバイス領域の配線幅は、微細CMOS領域の微細配線15と同等の太さであってもよく、平面視で配線パターンが短冊状になっても良い。前述のとおり、ドレイン配線115及びソース配線116のそれぞれの配線幅は、微細配線15の配線幅よりも広くする。こうすることで、高耐圧デバイスで必須とされる大電流を配線抵抗の増加を防ぎながら配線に流すことができる。一方、配線幅を太くすると、配線の中央付近で、CMPChemicalMechanicalPolishingによるディッシングが起きることがある。そこで、ドレイン配線115及びソース配線116の表面に開口を形成させることが好ましい。具体的には、高耐圧デバイス領域では、配線の平面形状が短冊状、もしくは、梯子状や網目状のように所々に隙間が空いた形状になっていることが好ましい。図2では、配線の表面に複数の開口を形成させて、平面視において梯子状のパターンを配線表面に形成させた例を示す。図3では、配線の表面に複数の開口を形成させて、平面視において網目状のパターンを配線表面に形成させた例を示す。図4は、網目状のドレイン配線315及びソース配線316を形成させた高耐圧デバイス領域の模式的な断面図である。図4は、図3のCD断面図でもある。図3、図4では、高耐圧デバイス領域のみが示されており、微細CMOS領域は省略されている。図3、図4の例においても、ドレイン配線315とソース配線316との間及びそれらに隣接してダミー配線14は配置されていない。図4で示す高耐圧デバイス領域では、層間絶縁膜108の必要部分に窒化チタンからなるバリア膜311と、金属材料312で構成されたドレイン配線315及びソース配線316が形成されている。その他の構成は、図1に示す高耐圧デバイス領域と同様である。このように、高耐圧デバイス領域のドレイン配線315、ソース配線316の平面形状を梯子状にしたり、網目状に配置することによって、実効的な配線幅を確保することができる。また、ドレイン配線315及びソース配線316の所々に穴を空けて開口を形成させることによって、配線パターンの密度と配線間の距離とを最適化することができる。このため、配線間の絶縁膜の信頼性が確保できる配線間距離を実現することが可能となり、配線の信頼性を維持しつつ高耐圧デバイス領域の配線に大電流を流すことができるようになる。また、ドレイン配線315及びソース配線316の所々に穴を空けて開口されているので、開口がない場合と比較し、配線データ率を下げることができる。このため、ドレイン配線315及びソース配線316の配線幅が広く、配線データ率配線が占める密度が微細CMOS領域と比較して高くなる場合でも、ドレイン配線315及びソース配線316の所々に穴を空けて開口させることで、配線データ率を、微細CMOS領域に近づけることができる。このため、CMP工程におけるディッシングやエロージョンの発生や、配線形成のリソグラフィ工程における出来上がり配線幅のばらつき設計配線幅からのズレを抑制することができる。なお、平面視における配線幅や開口の面積は、配線のデータ率が好適には10~80になるように、最適化することができる。こうすることで、ディッシングやエロージョンの発生を低減することができる。ところで、ドレイン配線115及びソース配線116が平面視で垂直に折れ曲がるように形成させると、折り曲がった角の部分に電界が集中し、配線間の信頼性が著しく低下することがある。そこで、図5、図6に示したような配線パターンを採用することで、配線間の信頼性の低下を防ぐことができる。具体的には、図5には、平面視で垂直に折れ曲がった部分を角取りした配線パターンを示す。また、図6には、平面視で垂直に折れ曲がった部分を略円弧状にした配線パターンを示す。ドレイン配線415とソース配線416との間の電圧差が60V程度までである場合は、図5に示す配線パターンを採用することが好ましい。また、ドレイン配線515とソース配線516との間で60V以上の電圧差が生じる場合には、図6に示す配線パターンを採用することが好ましい。なお、図5及び図6では図を見やすくするため、図2、図3などに示したバリア層は省略している。また、図5と図6では網目上の配線パターンを例に挙げて説明しているが、梯子状の配線パターンの場合も同様に折れ曲がった部分を角取りしたり略円弧状にしたりすることができる。また、上記図6の説明では、略円弧状と表現したが、これはマスク上にクロムのデータを作成する場合、レーザービームによるEB描画を用いるため、クロムのデータとして完全な円弧状を実現するのは不可能であり、実際には出来上がりが階段状の形状になるためである。しかしながら、完全な円弧状が実現できるのであれば円弧状とすることがより好ましい。つづいて、本実施形態の半導体装置の製造方法について、図1の構成を有する半導体装置の製造方法を例に挙げて説明する。まず、P型シリコン基板1上にトレンチを用いて素子分離2を形成する。その後、高耐圧デバイス領域に不純物注入を行い、DNW等のNW117を形成する。ついで、ボロン、ヒ素などの不純物のイオン注入により、ドリフト領域119N型ウエル、ボディ領域118P型ウエル等の形成を行った後、ゲート絶縁膜9、109を形成した後、ポリシリコン3、103を用いたゲート電極を形成して、微細CMOS領域には、微細CMOS4Aを形成し、高耐圧デバイス領域には、高耐圧デバイス4Bを形成する。後工程でコンタクトプラグ7、107などとの接続抵抗を低減する目的で、MOSトランジスタ4A、4Bのソースドレイン領域上及びゲート電極上にそれぞれチタンなどの金属を成膜し、シリサイド化してシリサイド層5を形成しておく。次に、シリコン酸化膜6を800nm~1μmの厚みに成膜し、エッチング、CMP等により平坦化後、通常に用いられているフォトリソグラフィー工程とドライエッチング工程によりシリコン酸化膜6にコンタクトホールを開口した後、チタン、チタン窒化膜などのバリア層とタングステンからなるコンタクトプラグ7、107を形成する。ついで、プラズマCVD法により層間絶縁膜8を400~600nmの厚みに成膜する。層間絶縁膜8としては、例えば、SiO2、SiOCN、SiOCを用いることができる。また、一般的な低誘電率膜誘電率がシリコン酸化膜の誘電率よりも低い膜を層間絶縁膜8として成膜してもよい。次にフォトリソグラフィーによりフォトレジストをパターニングするが、この時、微細CMOS領域のみ、本来配線が存在しない様な孤立配線部における微細配線15の周囲にダミー配線14を配置できるようにパターニングする。その後、C4F8,CHF3などのガスを用いた反応性イオンエッチングRIEなどの手法により、微細配線15、ダミー配線14、ドレイン配線115及びソース配線116を形成させるための配線溝を層間絶縁膜8に形成する。ついで、既存の技術を用いて配線溝内にバリア膜11を形成し銅を含む金属材料で埋設する。最後に、CMP法により不要な部分の金属材料及びバリア膜11を取り除いて、微細配線15、ダミー配線14、ドレイン配線115及びソース配線116を形成する。その後、任意の工程を行い、半導体装置を完成させる。つづいて、本実施形態の効果について図1を用いて説明する。本実施形態の半導体装置によれば、高耐圧デバイス領域のドレイン配線115とソース配線116との間にダミー配線14を形成しないため、ドレイン配線115とソース配線116との間の配線間距離を確保して、配線間の絶縁膜の信頼性を維持することができる。したがって、ドレイン配線115とソース配線116との間における短絡の発生を防止して、信頼性の高い混載デバイスを実現することができる。以下、詳細に本実施形態の効果について説明する。近年の二酸化炭素排出量低減と言う観点から、例えば、パワーMOSと呼ばれる高耐圧デバイスを電気機器に頻繁に用いられるようになっている。これは、高耐圧デバイスをスイッチとして用いることにより電力損失を抑え低消費電力化を実現するためである。例えば、LED照明の場合、AC/DC変換での電力損失を抑えるためにオン抵抗が低い高耐圧デバイスが用いられている。一方、照明の調光をきめ細かく行うことにより消費電力の低減を実現しようとしているが、この部分では微細CMOSで構成されたロジック回路が必要となる。このためコスト低減の観点から高耐圧デバイスと微細CMOSとの両方が同一チップに混載されることが望まれている。しかしながら、本発明者の検討の結果、微細CMOSと高耐圧デバイスとを混載した半導体装置の場合、以下のような課題が発生することが明らかとなった。微細CMOS領域では、他の配線とは接続しないダミー配線をデザインルールの最小ピッチで配置することが一般的に行われているが、本発明者が検討を行った結果、高耐圧デバイス領域でダミー配線14をデザインルールの最小ピッチで配置すると、ドレイン配線115とソース配線116との間に高電圧が印加されることにより、配線間の層間絶縁膜8の信頼性を確保することができず、層間絶縁膜8の劣化が顕著に進むことが明らかとなった。その結果、ダミー配線14を介してドレイン配線115とソース配線116との間で短絡が発生することがわかった。また、一般的に配線抵抗によるジュール熱損失をできるだけ抑えながら大電流を流すには配線の配線幅を太くすれば良いということは言うまでもないが、微細CMOSと高耐圧デバイスとを混載した半導体装置において高耐圧デバイス領域の配線幅のみを太くすると、配線幅の細いものと太いものとが混在することになる。そのため、CMP研磨工程時に、広幅配線溝内に形成した溝配線の中央部の表面が周辺部の表面よりも低くなるディッシングと呼ばれる問題が生じ、CMP研磨工程に引き続き行われる平坦化や、組み立て工程でのワイヤーボンデイングに大きな支障をきたす。したがって、高耐圧デバイス領域で大電流を流すに当たり配線の配線幅を安易に太くすることはできない。一方、本実施形態では、微細CMOS4Aと高耐圧デバイスとを混載した半導体装置において、微細CMOS領域にはダミー配線14を配置させるが、高耐圧デバイス領域では、ドレイン配線115とソース配線116との間にはダミー配線を配置しない。こうすることにより、高耐圧デバイスのドレイン配線115とソース配線116とが短絡することを防止することができる。また、高耐圧デバイス領域の配線の平面レイアウトを梯子状にしたり、網目状にしたりして、配線表面に所々に穴が空いた平面レイアウトとすることで、実効的に配線幅の太い配線を実現することができる。したがって、配線抵抗の増加を防ぎつつ配線の信頼性を維持しながら高耐圧デバイスで必須とされる大電流を流すことができる。また、高耐圧デバイスはオフ時の耐圧が高くオン時の抵抗が低いものが要求され、トランジスタと配線に大電流を流せることが要求される。そこで、配線をCuとすることにより、配線の断面積をより小さくするでき、かつ、エレクトロマイグレーションを低減することができる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。たとえば、実施の形態では、高耐圧デバイス領域にはダミー配線を形成しない構成を例に挙げて説明した。しかしながら、実施の形態でも説明したが、本発明者の知見によれば、高耐圧デバイス領域において、配線間に70Vの電圧差が生じる場合には、2.5μm以上の間隔とすることで、配線間の信頼性を維持できることが明らかとなっている。そのため、隣接する配線とダミー配線との間を2.5μm以上とすることができれば、高耐圧デバイス領域にもダミー配線を形成させても配線間の信頼性を確保できると考えられる。一方、微細CMOS領域では、隣接配線間が0.5μmとなるようダミー配線が配置されている。したがって、高耐圧デバイス領域のダミー配線の密度を微細CMOS領域の配線間におけるダミー配線の密度よりも低くすることで、配線間の信頼性を維持することができるといえる。"