半導体領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極とを備え、前記ゲート絶縁膜は、アナターゼ型酸化チタンを主成分とする高誘電率絶縁膜であり、前記ゲート電極は、金属を含む導電膜からなることを特徴とする半導体装置。前記ゲート絶縁膜及びゲート電極の両側面を覆う絶縁膜をさらに備え、前記導電膜は、前記絶縁膜における互いに対向する壁面に沿って断面U字状に形成されていることを特徴とするを請求項1に記載の半導体装置。前記絶縁膜は、サイドウォール絶縁膜であることを特徴とする請求項2に記載の半導体装置。前記半導体領域と前記ゲート絶縁膜との間には、前記高誘電率絶縁膜とは異なる下地絶縁膜が形成されていることを特徴とする請求項1又は2に記載の半導体装置。半導体領域の上に、ダミーゲート電極を選択的に形成する工程と、前記ダミーゲート電極をマスクとして前記半導体領域にソース/ドレイン領域を形成する工程と、前記半導体領域の上に、前記ダミーゲート電極を覆うように絶縁膜を形成する工程と、前記絶縁膜から前記ダミーゲート電極の上面を露出する工程と、前記絶縁膜から前記ダミーゲート電極を除去することにより、前記絶縁膜にリセスを形成する工程と、前記リセスの下部に、アナターゼ型酸化チタンを主成分とする高誘電率絶縁膜を形成する工程と、前記リセスにおける前記高誘電率絶縁膜の上に、金属を含む導電膜を埋め込む工程とを備えていることを特徴とする半導体装置の製造方法。前記リセスに前記高誘電率絶縁膜を形成する工程は、異方性を持つ堆積法により、前記リセスの下部に非酸化性雰囲気で金属チタン膜を形成する工程と、堆積した前記金属チタン膜を酸化することにより、前記アナターゼ型酸化チタンを主成分とする前記高誘電率絶縁膜を形成する工程とを含むことを特徴とする請求項5に記載の半導体装置の製造方法。前記金属チタン膜を酸化する工程は、温度が500°C未満の酸素プラズマにより酸化する工程であることを特徴とする請求項6に記載の半導体装置の製造方法。前記リセスに前記高誘電率絶縁膜を形成する工程は、異方性を持つ堆積法により、前記リセスの下部に酸化性雰囲気で金属チタン膜を形成する工程であることを特徴とする請求項5に記載の半導体装置の製造方法。前記絶縁膜にリセスを形成する工程は、前記リセスの底部から前記半導体領域を露出する工程を含み、前記絶縁膜にリセスを形成する工程と前記リセスの下部に前記高誘電率絶縁膜を形成する工程との間に、前記リセスから露出する前記半導体領域の上に、下地絶縁膜を形成する工程をさらに備えていることを特徴とする請求項5~8のいずれか1項に記載の半導体装置の製造方法。ところで、highk膜であるゲート絶縁膜highkゲート絶縁膜とシリコン基板との間には、通常、主にシリコン酸化膜からなる界面層が形成される。この界面層の誘電率は、highk膜と比べて低いため、界面層が形成されると、該界面層を含むゲート絶縁膜全体としての実効的な比誘電率が下がってしまう。このため、酸化膜換算膜厚EOTを低減するという観点からは、界面層の厚さを極力抑える必要がある。他方、highk材料はキャリアの散乱因子となるため、この界面層は、ゲート絶縁膜を構成するhighk材料をチャネルから隔てることによってキャリアの移動度を確保する働きを有している。このように、EOTと移動度とは界面層を介してトレードオフの関係にあり、界面層の厚さ及び比誘電率の制御は、MISFETの今後の微細化において極めて重要な課題となっている。また、highkゲート絶縁膜を用いた場合は、該highkゲート絶縁膜とゲート電極との界面における反応に起因して、トランジスタ動作時の閾値電圧Vtの絶対値が大きくなってしまうという問題がある。この問題の詳細は現在のところ明らかにはなっていないが、ゲート構造がソース/ドレインに対する活性化処理等の高温プロセスにさらされる結果、ゲート電極材料とゲート絶縁膜材料とが反応してしまい、ゲート電極材料の実効的な仕事関数の値が変化してしまうということが報告されている。この現象は、フェルミレベルピニング現象と呼ばれている。さらに、トランジスタの閾値電圧Vtは、PMISFETから見て、EOTの低減と共に増大する傾向がある。この問題の詳細も現在のところ明らかにはなっていないが、界面層の薄膜化により生じるダイポール等による実効仕事関数シフトと考えられ、特にPMISFETにおいて良好な閾値電圧Vtを得ることが難しくなっている。すなわち、EOTの低減は、閾値電圧Vtに対してもトレードオフの関係にある。現状、highk膜材料としては、ハフニウム酸化HfO2膜が最もよく用いられている。しかしながら、ゲートリーク電流が増大する等の他に、上述したように、移動度及び閾値電圧Vtとのトレードオフの関係により、EOTに関しハフニウム酸化膜には薄膜化に限界が見えつつある。22nmノード以細では、1nm未満のEOTが必要とされており、このままでは消費電力の増大や駆動力の低下が否めない。このような薄膜化の限界は、比誘電率k値等の物性に起因する可能性があり、ハフニウム酸化HfO2膜と比べて、さらにk値が高い、いわゆるhigherk材料の開発が待たれている。本発明は、前記の問題を解決し、ゲートリーク電流、キャリア移動度、及び閾値電圧特にPMISFETを大幅に改善して、さらなる微細化、すなわちEOTの1nm以下世代に対応できるゲート構造を有する半導体装置を実現できるようにすることを目的とする。前記の目的を達成するため、本発明は、半導体装置を、ゲート絶縁膜に用いるhigherk材料として、低温相であるアナターゼ相を示すチタン酸化TiO2膜を用いる構成とする。本願発明者らは、酸化ハフニウムHfO2に代わるhigherk材料として、酸化チタンTiO2を用いることとし、さらに、k値は高いものの半導体基板例えば、シリコンSi基板との界面が不安定な高温安定相であるルチル相ではなく、半導体基板に対して、より安定な界面を期待できる低温相であるアナターゼ相を用いることに想到した。特に、アナターゼ相を示すチタン酸化TiO2膜を安定的に実現し得るトランジスタプロセスとして、ゲート絶縁膜に対する熱負荷を軽減できるゲートラスト法例えば、非特許文献3を参照。を用いる。これにより、Si基板の上に、低誘電率であるSiO2からなる界面層の成長を抑え、ハフニウム酸化HfO2膜と比べてk値が高く、キャリアの散乱効果が小さい酸化チタンTiO2を主成分とするゲート絶縁膜構造を実現することができる。すなわち、ゲートリーク電流、キャリア移動度及び閾値電圧の改善と、EOTの低減及び素子の微細化とに限界が見えつつあったハフニウム酸化HfO2膜に代えて、k値が高い、higherk材料である酸化チタンTiO2を用いることにより、ゲートリーク電流、キャリア移動度、及び閾値電圧特にPMISFETを大幅に改善できる。これにより、消費電力を抑え、高駆動力を有するトランジスタを実現することができる。具体的に、本発明に係る半導体装置は、半導体領域の上に形成されたゲート絶縁膜と、該ゲート絶縁膜の上に形成されたゲート電極とを備え、ゲート絶縁膜は、アナターゼ型酸化チタンを主成分とする高誘電率絶縁膜であり、ゲート電極は、金属を含む導電膜からなる。本発明の半導体装置によると、ゲート絶縁膜にアナターゼ型酸化チタンTiO2を主成分とする高誘電率絶縁膜を用いている。これにより、半導体基板とゲート絶縁膜との界面が安定した状態で形成される。このため、本発明の半導体装置は、さらなる微細化及びEOTの低減に対応することが可能となる。本発明の半導体装置は、ゲート絶縁膜及びゲート電極の両側面を覆う絶縁膜をさらに備え、導電膜は絶縁膜における互いに対向する壁面に沿って断面U字状に形成されていてもよい。この場合に、絶縁膜は、サイドウォール絶縁膜であってもよい。本発明の半導体装置において、半導体領域とゲート絶縁膜との間には、高誘電率絶縁膜とは異なる下地絶縁膜が形成されていてもよい。本発明に係る半導体装置の製造方法は、半導体領域の上に、ダミーゲート電極を選択的に形成する工程と、ダミーゲート電極をマスクとして半導体領域にソース/ドレイン領域を形成する工程と、半導体領域の上に、ダミーゲート電極を覆うように絶縁膜を形成する工程と、絶縁膜からダミーゲート電極の上面を露出する工程と、絶縁膜からダミーゲート電極を除去することにより、絶縁膜にリセスを形成する工程と、リセスの下部に、アナターゼ型酸化チタンを主成分とする高誘電率絶縁膜を形成する工程と、リセスにおける高誘電率絶縁膜の上に、金属を含む導電膜を埋め込む工程とを備えている。本発明の半導体装置の製造方法によると、ゲート絶縁膜にアナターゼ型酸化チタンTiO2を主成分とする高誘電率絶縁膜を用いることにより、該ゲート絶縁膜を半導体基板との界面が安定した状態で形成することができる。このため、本発明の半導体装置は、さらなる微細化及びEOTの低減に対応することが可能となる。その上、ダミーゲート電極をマスクとして半導体領域にソース/ドレイン領域を形成した後、リセスの下部に高誘電率絶縁膜を形成するため、ゲート絶縁膜である高誘電率絶縁膜に対する熱負荷を軽減することができる。本発明の半導体装置の製造方法において、リセスに高誘電率絶縁膜を形成する工程は、異方性を持つ堆積法により、リセスの下部に非酸化性雰囲気で金属チタン膜を形成する工程と、堆積した金属チタン膜を酸化することにより、アナターゼ型酸化チタンを主成分とする高誘電率絶縁膜を形成する工程とを含むことが好ましい。この場合に、金属チタン膜を酸化する工程は、温度が500°C未満の酸素プラズマにより酸化する工程であってもよい。本発明の半導体装置の製造方法において、リセスに前記高誘電率絶縁膜を形成する工程は、異方性を持つ堆積法により、リセスの下部に酸化性雰囲気で金属チタン膜を形成する工程であってもよい。本発明の半導体装置の製造方法において、絶縁膜にリセスを形成する工程は、リセスの底部から半導体領域を露出する工程を含み、絶縁膜にリセスを形成する工程とリセスの下部に高誘電率絶縁膜を形成する工程との間に、リセスから露出する半導体領域の上に、下地絶縁膜を形成する工程をさらに備えていてもよい。本発明に係る半導体装置及びその製造方法によると、higherk材料であるチタン酸化TiO2膜の半導体基板との界面を安定化することができ、さらなる微細化に対応できるゲート構造を実現することができる。現在、ゲート絶縁膜に用いられているhighk材料であるハフニウム酸化膜HfO2の代替候補であるhigherk材料の1つに、酸化チタンTiO2がある。酸化チタンTiO2は、k値が40~120と大きく、電子の散乱因子となる電子数が少ないことから、チャネル部のキャリアへの散乱効果が小さく、キャリアの移動度の劣化も低減されることが期待される。上記の非特許文献1においては、ゲート絶縁膜にチタン酸化TiO2膜を導入することにより、ゲートリーク電流、キャリア移動度の劣化及び閾値電圧に関し、改善効果があることが報告されている。しかしながら、非特許文献2に報告されているように、チタン酸化TiO2膜とSiからなる半導体基板との界面は不安定であり、高温処理により高温安定相であるルチル相と共に、誘電率が低いSiO2からなる界面層が厚さ2nm程度と比較的に厚く成長し易い。以下、この現象を比較例として図1a~図1eを参照しながら説明する。まず、図1aに示すように、シリコンからなる半導体基板101に素子分離102を選択的に形成する。続いて、半導体基板101における素子分離102の一方の側方領域であるNMIS領域150Aには、pウェル103Aを形成し、他方の側方領域であるPMIS領域150Bには、nウェル103Bを形成する。続いて、半導体基板101の上の全面に、酸化シリコンSiO2からなる下地膜104及び酸化チタンTiO2からなる高誘電率絶縁膜105を順次成膜する。その後、半導体基板101の上のPMIS領域150Bに第1の金属膜106を選択的に形成する。次に、図1bに示すように、半導体基板101上の全面、すなわちNMIS領域150A及びPMIS領域150Bに跨るように第2の金属膜108を形成する。次に、図1cに示すように、半導体基板101上の全面に、ポリシリコン等からなる主導電膜109を堆積して、その上面を平坦化する。続いて、主導電膜109のNMIS領域150A及びPMIS領域150Bにおけるそれぞれのゲート領域の上側部分にレジストパターン110を形成する。次に、図1dに示すように、レジストパターン110をマスクとして、主導電膜109及び第2の金属膜膜108等に対して異方性のエッチングを行って、NMISFET及びPMISFETのそれぞれゲート構造を形成する。具体的には、NMISFETのゲート構造は、ゲート電極が第2の金属膜108と主導電膜109とから構成され、ゲート絶縁膜が下地膜104と高誘電率絶縁膜105とから構成される。一方、PMISFETのゲート構造は、ゲート電極が第1の金属膜106、第2の金属膜108及び主導電膜109から構成され、ゲート絶縁膜が下地膜104と高誘電率絶縁膜105とから構成される。続いて、半導体基板101の上に各ゲート構造を覆うように絶縁膜を成膜し、成膜した絶縁膜をエッチバックすることにより、各ゲート構造の両側面上にサイドウォール111を形成する。続いて、NMIS領域150A及びPMIS領域150Bに対して、ゲート構造及びサイドウォール111をマスクとして、n型ソース/ドレイン領域112A及びp型ソース/ドレイン領域112Bをイオン注入によりそれぞれ形成する。次に、図1eに示すように、例えば、注入された不純物イオンの活性化の熱処理等により、各ゲート構造における下地膜104は、それぞれ厚膜化した下地膜104Aとなる。また、各ゲート構造における高誘電率絶縁膜105は、それぞれ結晶化した高誘電率絶縁膜105Aとなる。このため、非特許文献1においては、シリコンからなる半導体基板との界面には、ハフニウム酸化HfO2膜を形成して安定化させ、チタン酸化TiO2膜はハフニウム酸化膜の上又はそれよりも上方に導入している。すなわち、チタン酸化膜のゲート絶縁膜への導入は一部に留まっており、チタン酸化膜を導入する効果は限定的である。第1の実施形態以下、本発明の第1の実施形態に係る半導体装置について図2を参照しながら説明する。図2に示すように、第1の実施形態に係る半導体装置は、例えば、シリコンSiからなる半導体基板1に形成され、素子分離2によって区画されたNMIS領域50A及びPMIS領域50Bを有している。すなわち、相補型MISFETCMISFET形成領域を有している。半導体基板1のNMIS領域50Aにはpウェル3が形成され、該pウェル3の上にはNMISFETのゲート構造が形成されている。NMISFETのゲート構造は、ゲート絶縁膜として、酸化シリコンSiO2からなる下地膜4と、その上に形成されたアナターゼ型酸化チタンTiO2を主成分とする高誘電率絶縁膜5とから構成される。また、ゲート電極として、白金Pt等からなる第2の金属膜8と、その上に形成されたアルミニウムAl等からなる主導電膜9とから構成される。一方、PMISFETのゲート構造は、ゲート絶縁膜として、酸化シリコンSiO2からなる下地膜4と、その上に形成されたアナターゼ型酸化チタンTiO2を主成分とする高誘電率絶縁膜5とから構成される。また、ゲート電極として、下から順次形成されたハフニウムHf等からなる第1の金属膜6と、白金Pt等からなる第2の金属膜8と、アルミニウムAl等からなる主導電膜9とから構成される。ここで、NMISFET及びPMISFETの各ゲート絶縁膜を構成する高誘電率絶縁膜5は、組成が100のアナターゼ型の酸化チタンに限られず、非晶質層を含んでいてもよい。また、本発明の効果を損なわない程度にルチル型の酸化チタンを含んでいてもよい。例えば、ルチル型の酸化チタンを含む場合には、体積比で50を超えるアナターゼ型の酸化チタンを含んでいればよい。各ゲート構造の両側面上には、例えば窒化シリコンSiNからなるサイドウォールスペーサ11が形成されている。また、半導体基板1上における各サイドウォールスペーサ11の側方には、各ゲート構造を埋めるように、酸化シリコンを主成分とする層間絶縁膜16が形成されている。半導体基板1の上部のNMIS領域50Aには、n型エクステンション領域12Aが形成され、該半導体基板1の上部のPMIS領域50Bには、p型エクステンション領域12Bが形成されている。なお、第1の実施形態に係る半導体装置は、後述するように不純物拡散領域であるエクステンション領域12A、12Bを形成した後に、ゲート構造を形成する、いわゆるゲートラスト法を採るため、高誘電率絶縁膜5、第1の金属膜6及び第2の金属膜8のゲート長方向における断面形状は、サイドウォールスペーサ11の互いに対向する壁面に沿って断面U字状に形成されている。以下、前記のように構成された第1の実施形態に係る半導体装置の製造方法について図3a~図3f及び図4a~図4fを参照しながら説明する。まず、図3aに示すように、例えばシリコンSiからなる半導体基板1の上部に、例えばシャロウトレンチ分離STIからなる素子分離2を選択的に形成する。これにより、半導体基板1にCMISFET形成領域であるNMIS領域50A及びPMIS領域50Bがそれぞれ形成される。続いて、イオン注入法により、半導体基板1のNMIS領域50Aにp型不純物をイオン注入してpウェル3Aを形成する。その後、半導体基板1のPMIS領域50Bに、n型不純物をイオン注入してnウェル3Bを形成する。ここで、pウェル3Aとnウェル3Bとの形成順序は特に問われない。続いて、半導体基板1の表面に対して、例えば、公知の標準RCA洗浄及び希釈フッ酸HFを用いた洗浄を順次行う。その後、表面が清浄化された半導体基板1に対して、例えば温度が600°C~1000°C程度の酸素雰囲気中で熱処理を行う。これにより、半導体基板1上におけるNMIS領域50A及びPMIS領域50Bに、酸化シリコンSiO2からなるダミー酸化膜13が形成される。ここで、ダミーのゲート絶縁膜であるダミー酸化膜13には、熱酸化膜に代えて、例えばオゾンO3水を用いたウエット処理による化学的なシリコン酸化膜又はISSGInSituSteamGeneration膜等を用いてもよい。続いて、ダミー酸化膜13の上に、例えば、厚さが60nm~80nm程度のアモルファスシリコン又はポリシリコンからなるダミー電極膜14を形成する。続いて、リソグラフィ法により、ダミー電極膜14におけるNMIS領域50A及びPMIS領域50Bの各ゲート形成領域の上側部分に、レジストパターン10をそれぞれ形成する。なお、レジストパターン10に代えて、酸化シリコン又は窒化シリコン等からなるハードマスクパターンを用いてもよい。次に、図3bに示すように、レジストパターン10をマスクとして、例えば塩素ガスCl2等を用いたドライエッチング、又はウエットエッチングにより、ダミー電極膜14及びダミー酸化膜13に対してエッチングを行ってダミーゲート構造を得る。続いて、ダミーゲート構造の両側面上に絶縁膜からなるオフセットスペーサ図示せずを形成する。その後、オフセットスペーサ及びダミーゲート構造をマスクとして、半導体基板1の上部にそれぞれイオン注入を行って、NMIS領域50Aにはn型エクステンション注入領域を形成し、PMIS領域50Bにはp型エクステンション注入領域を形成する。さらに、図示はしていないが、各エクステンション注入領域の下側に、それぞれ導電型が反対の不純物イオンを注入することにより、NMIS領域50A及びPMIS領域50Bに、ポケット注入領域を形成してもよい。続いて、半導体基板1の上に各ダミーゲート構造を覆うように、例えば窒化シリコンからなる絶縁膜を形成し、形成した絶縁膜をエッチバックすることにより、各ゲート構造の両側面上にオフセットスペーサを介したサイドウォールスペーサ11をそれぞれ形成する。その後、ダミー電極膜14、オフセットスペーサ及びサイドウォールスペーサ11をマスクとして、半導体基板1の上部に対して再度イオン注入を行ってソース/ドレイン注入領域図示せずを形成する。続いて、各エクステンション注入領域及び各ソース/ドレイン注入領域の注入ドーパントを活性化するために、例えば、温度が1000°C以上のアニールを行う。これにより、NMIS領域50Aには、それぞれn型エクステンション領域12A及びn型ソース/ドレイン領域が形成され、PMIS領域50Bには、それぞれp型エクステンション領域12B及びp型ソース/ドレイン領域が形成される。以上の工程によって、ダミーゲートトランジスタ構造が完成する。続いて、図示はしていないが、公知の方法により、NMIS領域50A及びPMIS領域50Bにおける各ソース/ドレイン領域の表面をニッケルNi等によりシリサイド化する。その後、例えばプラズマ化学気相堆積CVD:chemicalvapordeposition法により、各ダミーゲート構造を覆うように、半導体基板1の上の全面にわたって、例えば酸化シリコンを主成分とする層間絶縁膜16を堆積する。その後、例えば化学機械研磨CMP:chemicalmechanicalpolishing法又はドライエッチング法により、堆積した層間絶縁膜16に対して平坦化又はエッチバックを行って、ダミー電極膜14の上面を露出する。次に、図3cに示すように、例えば塩素ガスCl2を主成分とするエッチングガスを用いたドライエッチング、又は例えばテトラエチル水酸化アンモニウムTMAH溶液を用いたウエットエッチング等により、シリコンからなるダミー電極膜14を選択的に除去する。続いて、例えばフッ酸HFを用いたウエットエッチングにより、酸化シリコンからなるダミー酸化膜13を除去する。これにより、ダミーゲート構造は除去され、サイドウォールスペーサ11を側壁とし、且つ半導体基板1の表面を底面とするリセス15が形成される。次に、図3dに示すように、例えば、オゾン酸化オゾン水を用いたウエット処理により、半導体基板1におけるリセス15からの露出面上に、例えば厚さが1nm程度以下の酸化シリコンからなる下地膜界面層4を形成する。下地膜界面層4には、後工程で堆積するチタンTiと半導体基板1とのシリサイド化を防ぐことができる程度の膜厚が必要である。但し、EOTに寄与する度合いは小さいほど好ましいため、具体的には0.4nm~0.8nmが好適である。また、下地膜4には、ウエット法に限られず、熱酸化法によるシリコン熱酸化膜、又はISSG法によるISSG膜等を用いることができる。但し、これらの熱処理は、前述したシリサイド化工程の後に行われるため、加熱温度は600°C程度未満に設定することが望ましい。次に、リセス15の底面上に形成された下地膜4の上に、高誘電率絶縁膜としてチタン酸化TiO2膜、しかも低温相であるアナターゼ型の酸化チタンを形成する。第1の実施形態においては、まず、図3eに示すように、半導体基板1の上に全面にわたって、高誘電率絶縁性膜を構成する酸化チタンTiO2の構成材料である、チタンTiからなる金属膜5Aを形成する。このとき、金属膜5Aは、下地膜4の上だけでなく、リセス15の側壁上及び層間絶縁膜16の上にも形成される。ゲート絶縁膜として有効に作用するのは、下地膜界面層4の上のみである。後工程において、金属膜5Aにおける層間絶縁膜16の上側部分はCMPによる平坦化等で除去されるものの、リセス15の側壁上部分は残存して、寄生容量が増大する等の弊害を招くおそれがある。従って、金属膜5Aの堆積方法としては、アスペクト比の値が比較的に大きいリセス15の底面に対する被覆率ボトムカバレッジが良く、且つリセス15の側壁上への堆積を抑制できる方法が好ましい。言い換えると、コンフォーマリティが高い、つまり等方性を持つ原子層堆積ALD:AtomicLayerDeposition法及びCVD法等の堆積法は、チタンからなる金属膜5Aの堆積方法としては好ましくない。すなわち、金属膜5Aの堆積方法としては、垂直異方性を持つ堆積法、例えば物理堆積PVD:PhysicalVaporDeposition法が好ましい。特に、高い垂直異方性を持つ堆積法として、DCスパッタ法を基本とする堆積法、例えば、イオン化金属プラズマPVD法、自己イオン化プラズマPVD法、コリメートスパッタ法、又はロングディスタンススパッタ法等を用いることが好ましい。これらの堆積方法を用いることにより、リセス15の内部において、金属膜5Aにおける下地膜4の上に形成されている部分の厚さを側壁上に形成されている部分の厚さよりも確実に厚くすることができる。第1の実施形態においては、例えばアルゴンArを用いた非酸化性雰囲気実質的に酸素を含まない雰囲気でスパッタ時間を制御することにより、例えば厚さが1nm程度の金属膜5Aを堆積している。次に、図3fに示すように、高誘電率絶縁膜の構成材料である金属膜5Aに対して、例えば、酸素ラジカルOを主成分に含む雰囲気で酸化処理を行う。このような酸素ラジカルを含む酸化処理により、金属膜5Aが酸化されて高誘電率絶縁膜5となる。従って、図4aに示すように、ゲート絶縁膜となる高誘電率絶縁膜5が半導体基板1の上の全面に、すなわち下地膜4の上、リセス15の側壁の上及び層間絶縁膜16の上に連続的に形成される。なお、酸素ラジカルOの発生装置には、例えばプラズマ発生装置又はオゾン発生装置等を用いることができる。但し、高誘電率絶縁膜5等が酸素イオン等のダメージを受けないように、酸素ラジカルOの発生装置と半導体基板1との間隔を十分に取ったり、半導体基板1の電位を制御したりする等の工夫を施すことが好ましい。ところで、酸素原子又は酸素分子を用いて、金属膜5Aを十分に酸化して高誘電率絶縁膜5を得るには、一般に、500°C以上の酸化性雰囲気による熱処理が必要となる。チタン酸化物TiO2の場合は、前述したように、この熱処理によって高温相であるルチル相が形成される。その上、下地膜界面層4の厚さが大幅に増大してしまうことから、EOTの値を小さく保つことが困難となる。これに対し、第1の実施形態のように、酸素ラジカルを用いる場合には、該酸素ラジカルの化学反応性と、比較的に低温下での熱拡散効果とを併用することが可能となる。このため、500°C程度未満の処理温度であっても、化学量論比を持つ高誘電率絶縁膜5、すなわち低温安定相であるアナターゼ相を示すチタン酸化TiO2膜を得ることができる。これにより、例えばソース/ドレイン領域の表面に形成されているシリサイド層への悪影響を防止しながら、アナターゼ型の高誘電率絶縁膜5を形成することができる。また、金属膜5Aに対する酸化処理の後、すなわち、高誘電率絶縁膜5を形成した後に、高誘電率絶縁膜5における酸素原子と金属原子Ti原子との結合及び均一性を高めるために、後処理工程としてのアニールを行ってもよい。但し、該アニールの温度は、例えばソース/ドレイン領域の表面に形成されているシリサイド層への悪影響を防止するために、600°C程度未満であることが望ましい。また、チタン酸化物TiO2の低温安定相であるアナターゼ相を用いるには、プロセス温度が600°C程度未満であることが望ましい。これらは、本実施形態のように、後工程がシリサイド化の温度に制約される、ゲートラスト法にとっても、互いに好ましい組み合わせとなる。なお、下地膜4の膜厚の増大を防ぐという観点からは、500°C程度未満の熱処理がより好ましい。次に、図4bに示すように、高誘電率絶縁膜5の上の全面に、第1の金属膜6を形成する。ここで、CMISFETを形成するには、PMISFET及びNMISFETのそれぞれに対応して、バンドエッジ価電子帯及び伝導帯付近に好適な仕事関数値を持つ異種金属を含むゲート電極を形成する必要がある。そこで、リソグラフィ法により、第1の金属膜6の上に、PMIS領域50Bを覆い且つNMIS領域50Aを開口するレジストパターン17を形成する。次に、図4cに示すように、レジストパターン17をマスクとして、第1の金属膜6におけるNMIS領域50A上に形成されている部分を除去する。その後、レジストパターン17を除去する。次に、図4dに示すように、半導体基板1の上の全面に、第2の金属膜8を形成する。これにより、NMIS領域50Aにおいては、第2の金属膜8は高誘電率絶縁膜5の上に直接に形成される。一方、PMIS領域50Bにおいては、第2の金属膜8は第1の金属膜6の上に直接に形成される。また、NMIS領域50Aのリセス15においては、第1の金属膜6は、高誘電率絶縁膜5を介してリセス15の側壁上に形成される。同様に、PMIS領域50Bのリセス15においては、第1の金属膜6は、高誘電率絶縁膜5を介してリセス15の側壁上に形成され、また、第2の金属膜8は、第1の金属膜6及び高誘電率絶縁膜5を介してリセス15の側壁上に形成される。なお、PMISFETのゲート電極を構成する第1の金属膜6には、例えば、白金Pt、パラジウムPd若しくはルテニウムRu又は他の貴金属を主成分とする金属を用いることができる。また、これらに限られず、チタンTi、タンタルTa、タングステンW又はニッケルNiの窒化物を主成分とする導電膜を用いることができる。また、NMISFETのゲート電極を構成する第2の金属膜8には、ハフニウムHf、ジルコニウムZr、チタンTi、タンタルTa及びアルミニウムAlからなる元素群から選ばれた単体金属、又は同元素群から選ばれた2つ以上の金属からなる合金を用いることができる。また、これらに限られず、同元素群から選ばれた金属の窒化物又は炭化物を主成分とする導電膜を用いることができる。第1の金属膜6及び第2の金属膜8の堆積方法には、高誘電率絶縁膜5を形成した後もリセス15が高アスペクト比を有していることを考慮して、例えば、コンフォーマルに堆積可能なALD法又はCVD法を用いてもよい。また、ボトムカバレッジが良好な、すなわち高い垂直異方性を持つPVD法を用いてもよい。なお、PMISFET及びNMISFETのそれぞれの仕事関数の値を決定する第1の金属膜6及び第2の金属膜8の厚さは、数nm~十数nm程度であればよい。次に、図4eに示すように、リセス15を埋める主導電膜9として、第2の金属膜8の上に、例えばアルミニウムAl、チタンTi、タングステンW若しくは銅Cu等からなる低抵抗金属膜、又はポリシリコン膜等を形成する。これにより、NMISFET及びPMISFETを構成する、異種材料が積層されたゲート電極が形成される。次に、図4fに示すように、例えば、CMP法による平坦化又はドライエッチング法によるエッチバックを行って、層間絶縁膜16の上に堆積された余剰の主導電膜9、第2の金属膜8、第1の金属膜6及び高誘電率絶縁膜5を除去する。これにより、ゲートラスト法によるトランジスタFETの基本構造を得る。以上に説明したように、第1の実施形態によると、FETを構成するゲート絶縁膜にhigherk材料である酸化チタンTiO2のアナターゼ相を用いている。これにより、半導体基板、例えばシリコン基板との界面と安定した状態で、ゲート絶縁膜にhigherk材料からなる高誘電率絶縁膜を導入することができる。その結果、本実施形態に係る半導体装置CMISFETは、さらなる微細化及びEOTの低減に対応することができる。なお、第1の実施形態において、半導体基板1にはシリコンSiを用いたが、本発明はシリコンには限られず、他の半導体基板、例えばSOI基板、又はGe、GaAs、InGaAs、GaN若しくはSiC等からなる基板を用いることができる。第2の実施形態以下、本発明の第2の実施形態に係る半導体装置の製造方法について図5a~図5dを参照しながら説明する。なお、図2に示す構成部材と同一の構成部材には同一の符号を付している。第1の実施形態においては、本発明のゲート絶縁膜である高誘電率絶縁膜5、すなわちアナターゼ型のチタン酸化TiO2膜を、まず、金属チタン膜を成膜し、その後、成膜された金属チタン膜に対してプラズマ酸化により酸化して形成した。これに代えて、第2の実施形態においては、各リセス15の底面及び側壁上に、アナターゼ型の酸化チタンからなる高誘電率絶縁膜5を直接に形成する構成とする。具体的には、図5aに示すように、第1の実施形態と同様に、サイドウォールスペーサ11オフセットスペーサにより両側面が覆われたダミー電極14及びダミー酸化膜13を除去する。その後、半導体基板1の上に全面にわたって、アナターゼ型の酸化チタンからなる高誘電率絶縁膜5を成膜する。このとき、高誘電率絶縁性膜5は、リセス15の底面上、すなわち、半導体基板1の表面上だけでなく、リセス15の側壁上及び層間絶縁膜16の上にも形成される。ここで、アナターゼ型の酸化チタンからなる高誘電率絶縁膜5は、例えば、スパッタ法を用いることができ、ターゲット材として、チタン酸化物TiO2を用いればよい。また、一変形例として、ターゲット材にチタン酸化物を用いる代わりに、金属チタンを用い、雰囲気ガスとして酸素を導入すると共に、前述した垂直異方性を持つ堆積法であるPVD法を用いることにより、アナターゼ型の酸化チタンからなる高誘電率絶縁膜5を直接に成膜することも可能である。なお、第2の実施形態においては、リセス15内に高誘電率絶縁膜5と半導体基板1との間に下地膜界面層を設ける必要はない。また、界面層としての自然酸化膜はあえて除去する必要はない。但し、酸化性雰囲気により金属チタンを酸化するPVD法等を用い、半導体基板1の表面が酸化されてEOTの増大が懸念される場合は、第1の実施形態と同様に、下地膜4を設けてもよい。また、アナターゼ型の酸化チタンからなる高誘電率絶縁膜5を成膜する際のプロセス温度は、第1の実施形態と同様に、600°C未満とすることが好ましい。さらに、半導体基板1の表面に形成される界面層の形成及びその増大を防ぐという観点からは、500°C程度未満の熱処理がより好ましい。次に、図5bに示すように、第1の金属膜6を、PMIS領域50Bのリセス15の下部に堆積するように、高誘電率絶縁膜5の上に選択的に成膜する。次に、図5cに示すように、半導体基板1の上の全面に、第2の金属膜8及び主導電膜9を順次成膜する。次に、図5dに示すように、層間絶縁膜16の上に堆積された余剰の主導電膜9、第2の金属膜8、第1の金属膜6及び高誘電率絶縁膜5を除去することにより、ゲートラスト法によるトランジスタFETの基本構造を得る。以上に説明したように、第2の実施形態によると、FETを構成するゲート絶縁膜にhigherk材料である酸化チタンTiO2のアナターゼ相を用いている。これにより、半導体基板、例えばシリコン基板との界面と安定した状態で、ゲート絶縁膜にhigherk材料からなる高誘電率絶縁膜を導入することができる。その結果、本実施形態に係る半導体装置は、さらなる微細化及びEOTの低減に対応することができる。