第1カウント信号に出現するパルス数をカウントする第1アップダウンカウンタと、第2カウント信号に出現するパルス数をカウントする第2アップダウンカウンタとを備えるカウンタ部と、第1クロック信号と、前記第1クロック信号を分周して生成される第2クロック信号と、カウント動作を行う期間を示す被測定パルス信号とを入力し、前記第1クロック信号に基づいて前記第1カウント信号を生成し、前記第2クロック信号に基づいて前記第2カウント信号を生成する制御部とを具備し、前記制御部は、前記第2クロック信号の1周期より短い期間を測定する前記第1カウント信号と、前記第2クロック信号の周期に応答して期間を測定する前記第2カウント信号とを生成し、前記第2カウント信号にパルスを生成する期間は前記第1カウント信号の生成を停止するパルス間隔計測回路。前記第2クロック信号は前記第1クロック信号を2n分周して生成され、前記第1アップダウンカウンタはnビットのバイナリカウンタを含む請求項1に記載のパルス間隔計測回路。前記制御部は、前記被測定パルス信号に出現する開始パルスに応答して前記第2クロック信号の有効エッジを検出するまでの期間に、前記第1カウント信号にパルスを出力し、前記第1アップダウンカウンタは前記第1カウント信号に基づいてカウントアップする請求項1または請求項2に記載のパルス間隔計測回路。前記制御部は、前記開始パルスに後続して前記被測定パルス信号に出現する終了パルスに応答して前記第2カウント信号にパルスの出力を停止し、前記第1カウント信号にパルスの出力を開始し、前記第2クロック信号の有効エッジを検出するまでの期間に前記第1アップダウンカウンタは前記第1カウント信号に基づいてカウントダウンする請求項3に記載のパルス間隔計測回路。カウント値が0を示す前記第1アップダウンカウンタがカウントダウンするとき、前記第2アップダウンカウンタに桁下げを通知する請求項1から請求項4のいずれかに記載のパルス間隔計測回路。請求項1から請求項5のいずれかに記載のパルス間隔計測回路と、前記パルス間隔計測回路から計測結果を読み出すマイクロコンピュータとを具備する半導体集積回路装置。前記マイクロコンピュータは、前記第1アップダウンカウンタのカウント値を下位にし、前記第2アップダウンカウンタのカウント値を上位に連結して前記計測結果を読み出す請求項6に記載の半導体集積回路装置。被測定信号に出現する開始パルスに応答してカウントを開始する低速カウンタと、前記被測定信号に出現する終了パルスに応答して前記低速カウンタのカウント値を補正する高速カウンタとを具備し、前記高速カウンタは、前記開始パルスを検出してから前記低速カウンタが最初のカウントパルスによってカウントするまでの期間を計測し、前記終了パルス検出後にカウントされるカウント値により補正され、開始パルスと終了パルスとの間隔を測定するパルス間隔計測装置。本発明は、高精度かつ低消費電力で計測可能なパルス間隔計測装置およびパルス間隔計測装置を搭載する半導体集積回路装置を提供する。以下に、[発明を実施するための形態]で使用される番号符号を用いて、課題を解決するための手段を説明する。これらの番号符号は、[特許請求の範囲]の記載と[発明を実施するための形態]との対応関係を明らかにするために付加されたものである。ただし、それらの番号符号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。本発明の観点では、パルス間隔計測装置16は、カウンタ部23と、制御部22とを具備する。カウンタ部23は、第1カウント信号LUCに出現するパルス数をカウントする第1アップダウンカウンタ31と、第2カウント信号MUCに出現するパルス数をカウントする第2アップダウンカウンタ32とを備える。制御部22は、第1クロック信号CKHと、第1クロック信号CKHを分周して生成される第2クロック信号CKLと、被測定パルス信号INとを入力し、第1クロック信号CKHに基づいて第1カウント信号LUCを生成し、第2クロック信号CKLに基づいて前記第2カウント信号MUCを生成する。制御部22は、第2クロック信号CKLの1周期より短い期間を測定する第1カウント信号LUC/LDCと、第2クロック信号CKLの周期に応答して期間を測定する第2カウント信号MUCとを生成し、第2カウント信号MUCにパルスを生成する期間は第1カウント信号LUCの生成を停止する。本発明の他の観点では、半導体集積回路装置は、上記パルス間隔計測回路16と、パルス間隔計測回路16から計測結果を読み出すマイクロコンピュータ10/12とを具備する。本発明によれば、高精度かつ低消費電力で計測可能なパルス間隔計測装置およびパルス間隔計測装置を搭載する半導体集積回路装置を提供することができる。図面を参照して、本発明の実施の形態を説明する。図1は、本発明の実施の形態に係る半導体集積回路装置の構成を示す図である。半導体集積回路装置は、CPU10、メモリ12、入出力装置14、パルス間隔計測装置16を具備し、それぞれはバス18によって接続される。CPU10、メモリ12はマイクロコンピュータを形成する。CPU10は、メモリ12に格納されるプログラムを実行する。メモリ12には、CPU10が実行するプログラムのほか、CPU10によって処理されるデータが格納される。また、CPU10は、入出力装置14からデータを取り込み、また、入出力装置14へ処理したデータを出力する。パルス間隔計測装置16は、入力パルス信号INに出現する2つのパルスの時間間隔をクロック信号CKL、CKHに基づいて測定する。パルス間隔計測装置16は、低速クロック信号CKLに基づいて生成される低速カウント信号に応答してパルス数をカウントする上位カウンタと、高速クロック信号CKHに基づいて生成される高速カウント信号に応答してパルス数をカウントする下位カウンタとを備える。低速クロック信号CKLは、高速クロック信号CKHを分周したクロック信号である。したがって、低速クロックCKLの周期をTCKL、高速クロックCKHの周期をTCKH、nを整数とすると、TCKL=TCKH×2nと表すことができる。下位カウンタは、低速カウント信号の1周期に相当する高速カウント信号のパルスをカウントできるように、nビットのアップダウンカウンタである。上位カウンタは、所望のパルス間隔を計測できるビット幅を有する。図2は、パルス間隔計測装置16がパルス間隔を計測する様子を模式的に示す図である。パルス間隔計測装置16は、入力パルス信号INに出現する開始パルスPSと終了パルスPEとの入力パルス間隔T0を測定する図2a。開始パルスPSを検出した後の低速クロック信号CKLの立ち上がりエッジの数を計数することにより、概略の入力パルス間隔は測定できる図2e。しかし、低速クロック信号CKLとは非同期に開始パルスPSが出現するため図2ac、開始パルスPSが出現した後、時間T1経過後に低速クロック信号の立ち上がりエッジが現れ図2c、低速クロック信号によるカウントが行われる。この時間T1は、高速クロック信号CKHにより計測される。すなわち、下位カウンタに高速クロック信号CKHに基づいて生成される高速カウント信号が供給され図2d、下位カウンタは高速カウント信号のパルス数をカウントして時間T1を計測する。したがって、カウント値は、開始パルスPSの立ち上がりと共にカウントアップされる図2fT1。低速クロック信号の立ち上がりに同期して、高速カウント信号の供給が停止され図2d、低速カウント信号が上位カウンタに供給される図2e。低速カウント信号の立ち上がりにおいて上位カウンタがカウントアップされるため、低速クロック信号の1周期分に相当するカウント値2nが加算され、カウント値は階段状に増加する図2fT2。終了パルスPEは、低速クロック信号CKLとは非同期に出現するため図2ac、カウント値には、終了パルスPEを検出した後の低速クロック信号CKLの立ち上がりエッジまでの時間T3が余分に計測されている。したがって、時間T3に相当するカウントをカウント値から減数する。すなわち、時間T3では、下位カウンタを高速カウント信号によりカウントダウンすることにより計測する図2dfT3。このようにカウンタを動作させることにより、高速クロックCKHの周期TCKHの精度で長い間隔の2パルス間の時間を計測することができる。低速カウント信号によるカウントの時に高速カウント信号を停止すると、消費電力を削減することができる図2g。すなわち、時間T1においては、高速カウント信号により高速カウンタが動作して大きな消費電流が流れるが、時間T2において高速カウント信号が停止し、低速カウント信号による低速カウンタのみが動作すると消費電力が減少し、カウント補正の時間T3において再度高速カウント信号により高速カウンタが動作すると消費電力が増加する。低速カウント信号による動作時間が長ければ、消費電力削減の効果は大きい。図3に、本発明の実施の形態に係るパルス間隔計測装置16の構成が示される。パルス間隔計測装置16は、インタフェース制御部21、制御部22、タイマ部23を具備する。制御部22は、制御信号生成部37とカウンタパルス生成部38とを備え、タイマ部23は、下位カウンタ31と上位カウンタ32とを備える。インタフェース制御部21は、バス18を介してCPU10から指示を受けてパルス間隔計測装置16の動作を制御する。インタフェース制御部21は、リセット信号RSTをアクティブにして制御部22、タイマ部23を停止状態にする。CPU10から計測開始の指示に応答してリセット信号をインアクティブにし、制御部22、タイマ部23を動作させる。また、インタフェース制御部21は、CPU10から計測結果の読み出し指示に応答して読み出し信号RDをアクティブにし、タイマ部23は計測結果をバス18に出力する。制御部22の制御信号生成部37は、入力パルス信号INと低速クロック信号CKLとに基づいて、カウントパルス生成部38を制御する信号を生成する。図4は、制御信号生成部37の構成例を示す。制御信号生成部37は、フリップフロップ41、42と、インバータ回路44、45と、AND回路47、48、49とを備える。フリップフロップ41、42のリセットノードRには、インタフェース制御部21から出力されるリセット信号RSTが印加される。フリップフロップ41は、クロックノードに入力パルス信号INが印加され、出力ノードQから出力信号41Qを出力する。データノードDには出力信号41Qを論理反転した信号が入力される。フリップフロップ42は、データノードDにフリップフロップ41から出力される出力信号41Qが印加され、クロックノードに印加される低速クロック信号CKLの立ち上がりに同期して取り込み、出力信号42Qを出力ノードQから出力する。AND回路47は、フリップフロップ41の出力信号41Qをインバータ回路44により論理反転した信号と、フリップフロップ42の出力信号42Qとを入力し、それらの論理積を示す制御信号EDを出力する。AND回路48は、フリップフロップ41の出力信号41Qと、フリップフロップ42の出力信号42Qとを入力し、それらの論理積を示す制御信号EULを出力する。AND回路49は、フリップフロップ41の出力信号41Qと、フリップフロップ42の出力信号42Qをインバータ回路45により論理反転した信号とを入力し、それらの論理積を示す制御信号EUHを出力する。制御信号ED、EUL、EUHは、カウントパルス生成部38に供給される。カウントパルス生成部38は、制御信号ED、EUL、EUHと、高速クロック信号CKHと、低速クロック信号CKLとに基づいて、タイマ部23においてカウンタがカウントするためのカウントパルスを生成する。図5は、カウントパルス生成部38の構成例を示す。カウントパルス生成部38は、AND回路33~35を備える。AND回路33は、低速クロック信号CKLと制御信号EULとを入力し、制御信号EULがアクティブを示す間の低速クロック信号CKLを、上位カウンタ32をカウントアップさせるカウント信号MUCとして出力する。AND回路34は、高速クロック信号CKHと制御信号EUHとを入力し、制御信号EUHがアクティブを示す間の高速クロック信号CKHを、下位カウンタ31をカウントアップさせるカウント信号LUCとして出力する。AND回路35は、高速クロックCKHと制御信号EDとを入力し、制御信号EDがアクティブを示す間の高速クロック信号CKHを、下位カウンタ31をカウントダウンさせるカウント信号LDCとして出力する。カウント信号MUC、LUC、LDCは、タイマ部23に供給される。下位カウンタ31は、カウント信号LUCに応答してカウントアップし、カウント信号LDCに応答してカウントダウンするアップダウンカウンタである。下位カウンタ31は、カウント値が0を示すときにカウントダウンを指示されると、桁下がり信号BRWをアクティブにして上位カウンタ32にカウントダウンを通知する。上位カウンタ32は、カウント信号MUCに応答してカウントアップし、桁下がり信号BRWに応答してカウントダウンするアップダウンカウンタである。下位カウンタ31が2n個のパルスをカウントする時間は、上位カウンタ32がパルス1個をカウントする時間に相当する。リセット信号RSTは、下位カウンタ31、上位カウンタ32に入力され、カウント値をクリアする。次に図面を参照してパルス間隔計測装置16の動作を説明する。図6は、パルス間隔計測装置16のカウント動作を説明するタイミング図である。ここでは、低速クロック信号CKLの周期は、高速クロック信号CKHの周期の8倍であり、下位カウンタ31は3ビットのアップダウンカウンタであるとする。入力パルス信号INは、高速クロックCKHの周期の20倍のパルス間隔を有する図6a。すなわち、測定結果は20となる。フリップフロップ41は、データ入力ノードDに出力信号41Qの論理反転された信号が入力されているため、入力パルス信号INの開始パルスが立ち上がると出力信号41Qを立ち上げる図6d。フリップフロップ41のデータ入力ノードDにはLが入力される。さらに、入力パルス信号INの終了パルスが立ち上がるとフリップフロップ41は、出力信号41Qを立ち下げる図6d。フリップフロップ41から出力される出力信号41Qは、開始パルスから終了パルスまでの測定期間を示す。フリップフロップ42は、低速クロック信号CKLに基づいてこの出力信号41Qをサンプリングし、出力信号41Qより遅れ、クロック信号CKLの立ち上がりエッジに同期する立ち上がりおよび立ち下がりエッジを有する出力信号42Qを出力する図6e。出力信号41Qと出力信号42Qとは、4状態を示す。すなわち、1出力信号41Q、42Qが共にLである初期状態の期間、2出力信号41QがH、出力信号42QがLであり、低速クロック信号CKLの立ち上がりエッジ検出前の状態で高速クロック信号CKHに基づいてカウントする期間、3出力信号41Q、42Qが共にHであり、低速クロック信号CKLに基づいてカウントする期間、4出力信号41QがL、出力信号42QがHであり、低速クロック信号CKLによる過剰カウント分を高速クロック信号CKHによりダウンカウントして修正する期間、である。2期間:制御信号生成部37のAND回路49は、出力信号41Qと出力信号42Qの論理反転信号との論理積を制御信号EUHとして出力する図6f。制御信号EUHがアクティブになる期間は、入力パルス信号INの開始パルスから低速クロック信号CKLの最初の立ち上がりまでの期間を示す。カウントパルス生成部38のAND回路34は、制御信号EUHと高速クロック信号CKHとの論理積をカウント信号LUCとして出力する図6i。カウント信号LUCに基づいて下位カウンタ31は、カウント値LSDをカウントアップする図6k。ここでは、カウント信号LUCに7個のパルスがあり、カウント値LSDは7を示す。3期間:制御信号生成部37のAND回路48は、出力信号41Qと出力信号42Qの論理積を制御信号EULとして出力する図6g。制御信号EULがアクティブになる期間は、低速クロック信号CKLに基づいてカウントする期間である。カウントパルス生成部38のAND回路33は、制御信号EULと低速クロック信号CKLとの論理積をカウント信号MUCとして出力する図6m。カウント信号MUCに基づいて上位カウンタ32は、カウント値MSDをカウントアップする図6n。ここでは、カウント信号MUCに2個のパルスがあり、カウント値MSDは2を示す。4期間:制御信号生成部37のAND回路47は、出力信号41Qの論理反転信号と出力信号42Qとの論理積を制御信号EDとして出力する図6h。制御信号EDがアクティブになる期間は、過剰カウント分を修正する期間であり、高速クロック信号CKHに基づいてカウントダウンする期間である。カウントパルス生成部38のAND回路35は、制御信号EDと高速クロック信号CKHとの論理積をカウント信号LDCとして出力する図6j。カウント信号LDCに基づいて下位カウンタ31は、カウント値LSDを減ずる図6k。ここでは、カウント信号LDCに含まれるパルスは3個であり、カウント値LSDは4を示す。また、桁下がりはないため、桁下がり信号BRWは変化しない図6l。出力信号42Qが立ち下がると、出力信号41Q、42Qは共にLを示し、計測終了となる。このとき、上位カウンタ32のカウント値MSDは2、下位カウンタ31のカウント値LSDは4を示す。上位カウンタ32のカウントは、下位カウンタ31の8倍であるから、測定期間のパルス数は、2×84=20となる。ここでは、10進数で表示するために乗算しているが、2進数で表示では上位カウンタ32のカウント値MSD2=b‘010’と下位カウンタ31のカウント値LSD4=b‘100’とを並べると測定結果が得られる20=b‘010100’。図7には、入力パルス信号INのタイミングが異なる例が示される。回路動作は図6の場合と同じであり、重複する部分は省略して説明する。入力パルス信号INの開始パルスの位置は、図6に比べて3パルス分遅い。したがって、開始パルスから低速クロック信号CKLの最初の立ち上がりエッジまでに下位カウンタ31がカウントする期間上記2期間が短くなり、カウント値LSDは4を示す図7k。低速クロック信号CKLに基づいて上位カウンタ32がカウントする期間上記3期間は長くなり、カウント値MSDは3を示す図7n。過剰カウント分を高速クロック信号CKHに基づいて補正する期間上記4期間は、カウントアップした期間より長くなり、カウント値LSDが一旦0を示す図7k。さらにカウントダウンを続けるため、カウント値LSDが7を示すと共に桁下がり信号BRWがアクティブになり図7l、上位カウンタ32はカウントダウンしてカウント値MSDは2を示す図7n。出力信号42Qが立ち下がり、計測を終了すると、上位カウンタ32のカウント値MSDは2を示し、下位カウンタ31のカウント値LSDは4を示す。したがって、図6と同じ測定結果が得られる。上述のように、本実施の形態に係るパルス間隔計測装置16は、低速クロック信号CKLに基づいてカウント動作する上位カウンタ32と、高速クロック信号CKHに基づいてカウント動作する下位カウンタ31とを有する。上位カウンタ32がカウント動作を行う期間に下位カウンタ31に高速クロック信号CKHに基づくカウント信号LUCを供給せず、終了パルスを検出した後、高速クロック信号CKHに基づくカウント信号LDCによってカウント値を補正することにより、精度を持ちつつ消費電力を少なくすることができる。ここでは、下位カウンタ31は3ビットのアップダウンカウンタとして説明したが、任意ビットのカウンタでよい。また、アップカウント信号とダウンカウント信号を有するアップダウンカウンタにより説明したが、カウント信号クロック信号と、アップ/ダウン切り替える制御信号とを有するアップダウンカウンタでもその他の形式のアップダウンカウンタでもよい。本発明では、低速クロック信号に基づいて上位カウンタがカウントを開始するまでの間を高速クロック信号に基づいて下位カウンタが計測する。また、計測終了パルスに応答して低速クロック信号に基づくカウント信号から高速クロック信号に基づくカウント信号に切り替えるため、高分解能を実現できる。また、本発明では、分周関係にある2つのクロック信号に基づいて生成されるカウント信号が上位/下位カウンタに重みを付けて供給される。したがって、2つの異なる周期のクロックを用いるタイマ機構であっても、mnビットタイマ値は時間に対してリニアに増加する図2f。カウント値は、上位/下位カウンタのカウント値を連結して読み出すだけで上位カウント値×2n下位カウント値となる。このため、入力パルス信号間隔の実時間を算出するためのCPU負荷が増大しない。CPU負荷は、一般的なタイマと同等である。計測時間=高速クロック信号周期×上位カウント値×2n下位カウント値上位カウント値×2n下位カウント値は、連結されたカウント値として読み出されるため、算出不要である。また、前出の技術では、低速クロックから高速クロックに切り換えるタイミングを制御するために、切換タイミング設定値レジスタが搭載されている。これにより、利用分野が、測定周期の最小周期期間が予測されている場合の計測に限定される。本発明では、このクロック切換タイミング設定値レジスタを不要とし、利用分野を拡大できる。計測終了パルスが出現してから低速クロック信号の有効エッジ立ち上がりまでの期間では、カウンタ部は高速クロック信号に基づくカウント信号によってカウントダウン動作させる。すなわち、低速クロック信号に基づくカウント信号でカウントアップし過ぎたカウント値を、高速クロックに基づくカウント信号で補正できる。これにより、実質的には計測終了入力パルスを高速クロックでサンプリングできていることになり、タイマ動作終了時でも高分解能を実現できる。以上、実施の形態を参照して本願発明を説明したが、本願発明は上記実施の形態に限定されるものではなく、本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。