クロック信号入力端子と、前記クロック信号入力端子から入力されたクロック信号を分配して出力する複数のバッファ回路と、前記複数のバッファ回路から出力された各クロック信号を出力する複数のクロック信号出力端子と、を備え、前記複数のバッファ回路のそれぞれは、自己のクロック信号出力端子に外部から所定の電圧を保持することによってパワーダウン制御を行うことを特徴とするファンアウトバッファ。自己の出力動作を停止するパワーダウン機能を有するバッファ回路と、前記バッファ回路の出力端子と、前記バッファ回路に入力される入力クロック信号と、前記バッファ回路の出力信号または前記出力端子に印加される外部電圧とを入力する出力保持部と、を備え、前記出力保持部は、前記入力クロック信号に同期して前記出力クロック信号または前記外部電圧を保持し、前記出力保持部が保持している信号が前記バッファ回路のパワーダウン信号であることを特徴とする出力バッファ回路。前記出力保持部はフリップフロップから構成され、前記フリップフロップのデータ入力として前記出力クロック信号または前記外部電圧が入力され、前記フリップフロップのクロック入力として前記入力クロック信号が入力され、前記フリップフロップの出力信号は前記バッファ回路のパワーダウン信号であることを特徴とする請求項2に記載の出力バッファ回路。前記出力保持部はコンパレータとフリップフロップとから構成され、前記コンパレータには前記出力クロック信号または前記外部電圧が入力され、前記フリップフロップのデータ入力として前記コンパレータの出力信号が入力され、前記フリップフロップのクロック入力として前記入力クロック信号が入力され、前記フリップフロップの出力信号は前記バッファ回路のパワーダウン信号であることを特徴とする請求項2に記載の出力バッファ回路。前記出力保持部はクロックドコンパレータとラッチとから構成され、前記クロックドコンパレータには前記出力クロック信号または前記外部電圧が入力され、前記ラッチのデータ入力として前記クロックドコンパレータの出力信号が入力され、前記ラッチのクロック入力として前記入力クロック信号が入力され、前記ラッチの出力信号は前記バッファ回路のパワーダウン信号であることを特徴とする請求項2に記載の出力バッファ回路。前記バッファ回路の出力に抵抗負荷が接続されていることを特徴とする請求項2乃至請求項5のうちのいずれかに記載の出力バッファ回路。パワーオンリセット回路をさらに備え、前記パワーオンリセット回路から出力されるパワーオンリセット信号により、前記出力保持部の信号がリセットされることを特徴とする請求項2乃至請求項6のうちのいずれかに記載の出力バッファ回路。請求項2乃至請求項7のうちのいずれかに記載の出力バッファ回路を複数備えることを特徴とするファンアウトバッファ。しかしながら、特許文献1に記載される出力バッファ回路は、出力バッファの動作を制御するイネーブル入力端子が出力バッファ回路ごとに必要である。このため、複数の出力バッファ回路が必要となるファンアウトバッファの場合では、そのファンアウト数だけイネーブル入力信号端子が必要となり、これにより、システムが複雑化するという課題があった。そこで、本発明の目的は、パワーダウン制御のための新たな入力端子を追加することなく、パワーダウン機能を実現するようにした出力バッファ回路を提供することにある。また、本発明の他の目的は、その出力バッファ回路を複数備え、低消費電力化を実現することができるファンアウトバッファを提供することにある。上記課題を解決するため、本発明は、以下のように構成した。本発明のファンアウトバッファは、クロック信号入力端子と、前記クロック信号入力端子から入力されたクロック信号を分配して出力する複数のバッファ回路と、前記複数のバッファ回路から出力された各クロック信号を出力する複数のクロック信号出力端子と、を備え、前記複数のバッファ回路のそれぞれは、自己のクロック信号出力端子に外部から所定の電圧を保持することによってパワーダウン制御を行うことを特徴とする。また、本発明の出力バッファ回路は、自己の出力動作を停止するパワーダウン機能を有するバッファ回路と、前記バッファ回路の出力端子と、前記バッファ回路に入力される入力クロック信号と、前記バッファ回路の出力信号または前記出力端子に印加される外部電圧とを入力する出力保持部と、を備え、前記出力保持部は、前記入力クロック信号に同期して前記出力クロック信号または前記外部電圧を保持し、前記出力保持部が保持している信号が前記バッファ回路のパワーダウン信号であることを特徴とする。上記の出力バッファ回路において、前記出力保持部はフリップフロップから構成され、前記フリップフロップのデータ入力として前記出力クロック信号または前記外部電圧が入力され、前記フリップフロップのクロック入力として前記入力クロック信号が入力され、前記フリップフロップの出力信号は前記バッファ回路のパワーダウン信号であることを特徴とする。また、上記の出力バッファ回路において、前記出力保持部はコンパレータとフリップフロップとから構成され、前記コンパレータには前記出力クロック信号または前記外部電圧が入力され、前記フリップフロップのデータ入力として前記コンパレータの出力信号が入力され、前記フリップフロップのクロック入力として前記入力クロック信号が入力され、前記フリップフロップの出力信号は前記バッファ回路のパワーダウン信号であることを特徴とする。さらに、上記の出力バッファ回路において、前記出力保持部はクロックドコンパレータとラッチとから構成され、前記クロックドコンパレータには前記出力クロック信号または前記外部電圧が入力され、前記ラッチのデータ入力として前記クロックドコンパレータの出力信号が入力され、前記ラッチのクロック入力として前記入力クロック信号が入力され、前記ラッチの出力信号は前記バッファ回路のパワーダウン信号であることを特徴とする。また、本発明のファンアウトバッファは、上記の各出力バッファ回路のうちの1つの出力バッファ回路を複数備えている。このように、本発明によれば、パワーダウン機能を有する出力バッファ回路を実現するにあたり、パワーダウン制御のために新たな入力端子を追加する必要がない。また、本発明によれば、パワーダウン機能を有する出力バッファ回路を複数備えたファンアウトバッファを実現するにあたり、パワーダウン制御のために新たな入力端子を追加する必要がない。さらに、本発明によれば、低消費電力のファンアウトバッファを提供できる。以下、図面を参照しながら本発明の実施の形態について説明する。ファンアウトバッファ図1は、本発明のファンアウトバッファの実施形態の構成を示すブロック図である。この実施形態に係るファンアウトバッファは、図1に示すように、クロック信号入力端子200と、バッファ回路300と、複数の出力バッファ回路100と、複数のクロック信号出力端子400とを備えている。この実施形態では、クロック信号入力端子200に入力されるクロック信号が、バッファ回路300を介して複数の出力バッファ回路100にそれぞれ入力される。複数の出力バッファ回路100のそれぞれは、その入力されたクロック信号を分配して対応する複数のクロック信号出力端子400に出力する。すなわち、出力バッファ回路100は、クロック信号を分配して自己のクロック信号出力端子400に出力する。また、複数の出力バッファ回路100のそれぞれは、自己の出力動作を停止するパワーダウン機能を有している。すなわち、複数の出力バッファ回路100のそれぞれは、自己のクロック信号出力端子400に印加される印加電圧の有無に応じてパワーダウン制御を行う様になっている。このため、各出力バッファ回路100は、パワーダウン動作が必要なときには自己のクロック信号出力端子400に所定レベルの電圧が外部から印加され、パワーダウン動作が不要なときにはその電圧は印加されない。これにより、外部電圧が印加された出力バッファ回路100は、クロック信号出力端子400に印加される外部電圧のレベルを保持してパワーダウン動作を行う。一方、外部電圧が印加されない出力バッファ回路100は、パワーダウン動作を行うことはなく、通常本来の動作をする。ここで、クロック信号出力端子400に印加される電圧のレベルは、図1の例では電源電圧VDDのレベルになっているが、そのレベルは出力バッファ回路100のパワーダウン制御を実現できれば良い。以上のように、この実施形態によれば、出力バッファ回路100をパワーダウン制御する制御信号端子を設ける必要なく、個別に出力バッファ回路をパワーダウンさせることができるファンアウトバッファを実現できる。また、この実施形態によれば、不要な出力バッファ回路をパワーダウンさせることにより、寄生の負荷を駆動するのに必要な無駄な消費電流を削減できるため、ファンアウトバッファを搭載するシステムの状況にあわせた低消費電力なファンアウトバッファが実現できる。これに対して、従来技術では、例えばファンアウト数Nの出力バッファ回路を個別にパワーダウンさせるには、N個のパワーダウン制御端子、もしくはN個の記憶素子とその記憶素子に状態を書き込むための複数のシリアルインターフェース端子等が必要である。出力バッファ回路第1実施形態図2は、本発明の出力バッファ回路の第1実施形態の構成を示す図である。この第1実施形態の出力バッファ回路は、図2に示すように、パワーダウン機能付きの従来型バッファ回路102と、出力保持部101と、入力端子110と、出力端子120とを備えている。バッファ回路102は、入力クロック信号を入力し、この入力に基づいて出力クロック信号を生成して出力する。また、バッファ回路102は、出力保持部101が生成するパワーダウン信号に基づいて、通常動作しまたはパワーダウンする。出力保持部101は、バッファ回路102に入力される入力クロック信号に同期して、バッファ回路102から出力される出力クロック信号または出力端子120に印加される所定レベルの外部電圧を保持し、この保持した出力クロック信号または外部電圧をバッファ回路102のパワーダウン信号として出力する。さらに具体的には、出力保持部101は、入力クロック信号の立ち上がりに同期して、バッファ回路102の出力クロック信号または出力端子120に印加される所定レベルの外部電圧を保持し、この保持した出力クロック信号または外部電圧をバッファ回路102のパワーダウン信号として出力する。ここで、バッファ回路102の入力クロック信号の遅延時間は、出力保持部101がその入力クロック信号の立ち上がりに同期してバッファ回路102の出力クロック信号を保持するためのホールドタイムよりも長くなっている。次に、第1実施形態の動作について、図2を参照して説明する。まず、バッファ回路102が入力クロック信号を基に出力クロック信号を生成して出力する通常動作の場合について説明する。この場合には、出力端子120に外部電圧が印加されないので、バッファ回路102は入力クロック信号を基に出力クロック信号を生成して出力し、その入力クロック信号は出力保持部101に入力される。そして、入力クロック信号がローレベルからハイレベルに切り替わる瞬間には、バッファ回路102から出力される出力クロック信号は常にローレベルとなる。このため、出力保持部101は、入力クロック信号の立ち上がりに同期して、バッファ回路102のローレベルの出力クロック信号を保持し、この保持したローレベルのクロック信号をバッファ回路102にパワーダウン信号として出力する。従って、バッファ回路102が通常動作する場合には、出力保持部101から出力されるパワーダウン信号はローレベルに固定され、バッファ回路102がパワーダウンすることはない。次に、バッファ回路102がパワーダウンする場合について説明する。この場合には、出力端子120に所定のレベルの外部電圧が印加される。このため、出力保持部101には、入力クロック信号とその外部電圧とが入力される。これにより、出力保持部101は、入力クロック信号の立ち上がりに同期して、外部電圧のレベルを保持し、この保持したハイレベルの信号をバッファ回路102にパワーダウン信号として出力する。従って、バッファ回路102をパワーダウンさせる場合には、バッファ回路102に入力されるパワーダウン信号がハイレベルに固定される。以上のように、第1実施形態によれば、新たに制御端子を必要とせず出力端子120に外部電圧を印加することにより、バッファ回路102をパワーダウンする機能を簡便に付加することができる。第2実施形態図3は、本発明の出力バッファ回路の第2実施形態の構成を示す図である。この第2実施形態は、図2の第1実施形態のバッファ回路102と出力保持部101との構成を、図3に示すように具体化したものである。出力保持部101は、フリップフロップ103で構成される。具体的には、フリップフロップ103のクロック入力端子には入力クロック信号が入力され、フリップフロップ103のデータ入力端子は出力端子120と接続されている。フリップフロップ103のデータ出力端子からは、バッファ回路102にパワーダウン信号が出力される。バッファ回路102は、図3に示すように、P型のMOSトランジスタM1と、N型のMOSトランジスタM2と、ナンドゲート1020と、アンドゲート1022と、を備えている。さらに具体的には、MOSトランジスタM1、M2は、電源端子とグランドとの間に直列に接続され、その共通接続部が出力端子120に接続されている。MOSトランジスタM1のゲートには、ナンドゲート1020の出力が入力される。MOSトランジスタM2のゲートには、アンドゲート1022の出力が入力される。ナンドゲート1020の一方の入力端子には、入力クロック信号が入力される。ナンドゲート1020の他方の入力端子には、フリップフロップ103から出力されるパワーダウン信号を論理反転した信号が入力される。また、アンドゲート1022の一方の入力端子には、入力クロック信号を論理反転した信号が入力される。ナンドゲート1020の他方の入力端子には、フリップフロップ103から出力されるパワーダウン信号を論理反転した信号が入力される。このように構成される第2実施形態では、バッファ回路102の入力クロック信号の遅延時間は、フリップフロップ103が入力クロック信号の立ち上がりに同期してバッファ回路102の出力クロック信号を保持するためのホールドタイムよりも長くなるようになっている。次に、第2実施形態の動作について、図3を参照して説明する。まず、バッファ回路102が入力クロック信号を基に出力クロック信号を生成して出力する通常動作の場合について説明する。この場合には、出力端子120に外部電圧が印加されないので、バッファ回路102は入力クロック信号を基に出力クロック信号を生成して出力し、その入力クロック信号はフリップフロップ103に入力される。そして、入力クロック信号がローレベルからハイレベルに切り替わる瞬間には、バッファ回路102から出力される出力クロック信号は常にローレベルとなる。このため、フリップフロップ103は、入力クロック信号の立ち上がりに同期して、バッファ回路102のローレベルの出力クロック信号を保持し、この保持したローレベルのクロック信号がバッファ回路102にパワーダウン信号として出力する。従って、バッファ回路102が通常動作する場合には、フリップフロップ103から出力されるパワーダウン信号はローレベルに固定され、バッファ回路102がパワーダウンすることはない。次に、バッファ回路102がパワーダウンする場合について説明する。この場合には、出力端子120に所定のレベルの外部電圧が印加される。このため、フリップフロップ103には、入力クロック信号とその外部電圧とが入力される。これにより、フリップフロップ103は、入力クロック信号の立ち上がりに同期して、外部電圧のレベルを保持し、この保持したハイレベルの信号をバッファ回路102にパワーダウン信号として出力する。従って、バッファ回路102をパワーダウンさせる場合には、バッファ回路102に入力されるパワーダウン信号がハイレベルに固定される。このように、パワーダウン信号がハイレベルになったときに、バッファ回路102の出力がハイインピーダンス状態になる。このため、一度パワーダウン状態に陥れば、バッファ102の出力は強制的にハイレベルに保持されるので、ハイレベル-出力バッファ間での過大な電力の消費はない。バッファ回路102をCMOSで構成する場合には、通常動作状態でも出力端子120がハイレベルになり得るが、出力保持部101を付加することによって、内部のバッファ回路が発生させているハイレベルか、強制的に外部からハイレベルに保持されているかが自動鑑別することができ、これによるパワーダウン制御が可能となる。以上のように、第2実施形態では、新たに制御端子を必要とせず出力端子120に外部電圧を印加することにより、バッファ回路102をパワーダウンする機能を簡便に付加することができる。第3実施形態図4は、本発明の出力バッファ回路の第3実施形態の構成を示す図である。この第3実施形態は、図4に示すように、パワーダウン機能付きの従来型バッファ回路102、出力保持部101、入力端子110、および出力端子120を備える他に、負荷抵抗107を備えている。すなわち、この第3実施形態は、図2に示す第1実施形態の構成を基本にし、出力端子120とグランドとの間に接続される負荷抵抗107を追加したものである。このため、第1実施形態と同一の構成要素については、同一符号を付してその説明を省略する。このような構成によれば、出力端子120のハイレベルの電圧の保持が解除された場合に、負荷抵抗107によって出力端子120は自動的にローレベルに引き下げられ、次の入力クロック信号のローレベルからハイレベルへの切り替わりの瞬間に、バッファ回路102のパワーダウンが自動的に解除される。この負荷抵抗107のインピーダンスはバッファ回路102の出力インピーダンスより十分大きいことが望ましい。第4実施形態図5は、本発明の出力バッファ回路の第4実施形態の構成を示す図である。この第4実施形態は、図5に示すように、パワーダウン機能付きの従来型バッファ回路102、出力保持部101、負荷抵抗107、入力端子110、および出力端子120を備える他に、パワーオンリセット回路108を備えている。すなわち、この第4実施形態は、図2に示す第1実施形態の構成を基本にし、パワーオンリセット回路108を追加し、パワーオンリセット回路108の出力により出力保持部101をリセット初期化するようにした。なお、第1実施形態と同一の構成要素については、同一符号を付してその説明を省略する。このような構成によれば、電源を立ち上げた直後に強制的にハイレベルの電圧を保持している出力端子120と、ローレベルを出力しようとしているバッファ回路102との間に過大な電流が流れることを防ぐことができる。さらに、図5の回路に、図4に示すように、出力端子120とグランドとの間に接続される負荷抵抗107を追加すれば、以下のような動作を行う。すなわち、電源立ち上げ後、出力がハイレベルの電圧に保持された場合は、バッファ回路102がそのままパワーダウンされ、出力がハイレベルの電圧に保持されていない場合は、負荷抵抗107によって出力がローレベルに保持され、入力クロック信号のローレベルからハイレベルへの切り替わりの瞬間にバッファ回路102の出力が通常動作の状態となる。第5実施形態図6は、本発明の出力バッファ回路の第5実施形態の構成を示す図である。この第5実施形態は、図6に示すように、パワーダウン機能付きの従来型バッファ回路102、フリップフロップ103からなる出力保持部101、入力端子110、および出力端子120を備える他に、インバータ140を備えている。すなわち、この第5実施形態は、図3に示す第2実施形態の構成を基本にし、インバータ140を追加し、このインバータ140により出力端子120の出力を論理反転し、これによりフリップフロップ103のリセットを行うようにした。なお、第2実施形態と同一の構成要素については、同一符号を付してその説明を省略する。さらに、図6の回路に、図4に示すように、出力端子120とグランドとの間に接続される負荷抵抗107を追加すれば、電源の立ち上げ直後に不定であるフリップフロップ103の初期状態を確定させることができる。すなわち、バッファ回路102は、通常動作時には、入力クロック信号のローレベルからハイレベルへの切り替わりの瞬間は、ローレベルの出力クロック信号を出力している。したがって、フリップフロップ103はその瞬間リセットがかかっており、出力バッファ102のパワーダウン信号はフリップフロップ103のリセットレベルであるローレベルとなる。一方、外部から強制的に出力端子120をハイレベルに保持したときには、フリップフロップ103のリセットが解除され、次の入力クロック信号のローレベルからハイレベルへの切り替わりの瞬間にフリップフロップ103の出力はハイレベルに保持され、出力バッファ回路102はパワーダウンされる。第6実施形態図7は、本発明の出力バッファ回路の第6実施形態の構成を示す図である。この第6実施形態の出力バッファ回路は、図7に示すように、パワーダウン機能付きの従来型バッファ回路102と、出力保持部101aと、入力端子110と、出力端子120とを備えている。すなわち、この第6実施形態は、図2に示す第1実施形態の構成を基本にし、図2の出力保持部101を図7の出力保持部101aに置き換えたものである。なお、第1実施形態と同一の構成要素については、同一符号を付してその説明を省略する。出力保持部101aは、図7に示すように、コンパレータ104と、フリップフロップ103とを備えている。コンパレータ104の一方の入力端子は出力端子120と接続され、コンパレータ104の他方の入力端子には任意の基準電圧VREFが印加されている。また、コンパレータ104の出力端子はフリップフロップ103のデータ入力端子に接続されている。そして、コンパレータ104は、バッファ回路102の出力レベルを基準電圧と比較し、出力レベルが基準電圧以上の場合にハイレベルの出力信号を出力し、出力レベルが基準電圧以下の場合にローレベルの出力信号を出力する。フリップフロップ103は、入力クロック信号の立ち上がりに同期して、コンパレータ104の出力信号を保持し、この保持した出力信号をバッファ回路102にパワーダウン信号として出力する。このような構成の第6実施形態は、以下のような場合に有用である。すなわち、バッファ回路102の出力が、伝送路を介して並列終端されている場合に、その終端抵抗の接続先は任意の基準電圧になることがある。したがって、第6実施形態のように構成し、コンパレータ104の基準電圧VREFを、終端抵抗の接続先の基準電圧より高い電圧にすることによって、第1実施形態で説明したような作用、効果を実現することができる。第7実施形態図8は、本発明の出力バッファ回路の第7実施形態の構成を示す図である。この第7実施形態の出力バッファ回路は、図8に示すように、パワーダウン機能付きの従来型バッファ回路102と、出力保持部101bと、入力端子110と、出力端子120とを備えている。すなわち、この第7実施形態は、図2に示す第1実施形態の構成を基本にし、図2の出力保持部101を図8の出力保持部101bに置き換えたものである。なお、第1実施形態と同一の構成要素については、同一符号を付してその説明を省略する。出力保持部101bは、図8に示すように、クロックドコンパレータ106と、ラッチ105とを備えている。クロックドコンパレータ106の一方の入力端子は出力端子120と接続され、クロックドコンパレータ106の他方の入力端子には任意の基準電圧VREFが印加されている。ここで、基準電圧VREFは、出力端子120の出力信号のハイレベルとローレベルの中間電位とする。クロックドコンパレータ106の出力端子は、ラッチ105のデータ入力端子に接続されている。また、クロックドコンパレータ106は、入力クロック信号に同期して比較判定を行うものである。すなわち、クロックドコンパレータ106は、入力クロック信号の立ち上がりに比較判定してその結果を保持出力し、入力クロック信号がローレベルの時はリセット区間として常にハイレベルを出力をするようになっている。ラッチ105のクロック入力端子には入力クロック信号が入力され、ラッチ105のデータ入力端子にはクロックドコンパレータ106の出力信号が入力される。また、ラッチ105の出力端子からの出力信号は、パワーダウン信号としてバッファ回路102に入力される。次に、第7実施形態の動作例について、図8および図9を参照して説明する。まず、通常動作の場合について説明する。この場合には、図9に示すように、時刻t1において、入力端子110に入力される入力クロック信号が立ち上がると、このとき出力クロック信号がローレベルである。このため、クロックドコンパレータ106は、その立ち上がりでハイレベルからローレベルに変化し、ローレベルを保持する。そして、時刻t2において入力クロック信号が立ち下がると、ラッチ105は、その立ち上がりでクロックドコンパレータ106から出力されているローレベルを保持し、このローレベルの出力信号をパワーダウン信号としてバッファ回路102に出力する。このような動作により、通常動作中は、ラッチ105の出力は常にローレベルとなり強制的にバッファ回路102の出力端子120をハイレベルに保持しないかぎり、パワーダウン信号は常にローレベルとなる。その後、パワーダウン動作に移行する場合には、時刻t3以降において、出力端子120に対して外部から所定レベルの電圧が印加されるので、出力クロック信号は強制的にハイレベルに固定される。時刻t4において、入力クロック信号が立ち上がると、ラッチ105は、その立ち上がりでクロックドコンパレータ106から出力されているハイレベルを保持し、このハイレベルの出力信号をパワーダウン信号としてバッファ回路102に出力する。このような動作により、時刻t4以後は、バッファ回路102に入力されるパワーダウン信号は常にハイレベルになるので、バッファ回路102はパワーダウンする。以上のように、第7実施形態では、図7に示す第6実施形態に比べて、フリップフロップ103がラッチ105に置き換わっているので、回路規模が縮小できる。また、第7実施形態では、図7に示す第6実施形態のようにコンパレータ104の遅延時間を考慮する必要がなくなるので、第6実施形態に比べてより高速に動作することが可能となる。出力バッファ回路の実施形態の変形例1上記の出力バッファ回路の各実施形態では、出力保持部101、101aがバッファ回路102の出力を保持するタイミングを、入力クロック信号の立ち上がり時として説明したが、入力クロック信号の立ち下がり時でも良い。この場合には、バッファ回路102の出力を停止させるためには、出力は強制的にハイレベルに保持されるのではなく、強制的にローレベルに保持される。また、出力保持部101、101aの出力はバッファ回路102のパワーダウン信号ではなく、イネーブル信号となる。2また、図4の第3実施形態では、出力端子120とグランドとの間に接続される負荷抵抗107を追加するようにしたが、この追加は図5~図8の各実施形態に適用することができる。