"二つの入出力端子を備え、当該二端子間の電気特性の違いにより情報を記憶し、当該二端子間に書き換え電圧を印加することにより記憶された情報の書き換えを行う記憶素子と、二つの入出力端子と一つの制御端子を備えたセルトランジスタとを有し、前記記憶素子の前記入出力端子の一方端と前記セルトランジスタの前記入出力端子の一方端とを接続してなる複数のメモリセルを、行及び列方向に夫々マトリクス状に配列してなるメモリセルアレイと、同一行に配列された前記メモリセルの前記セルトランジスタの前記制御端子同士を夫々接続する、行方向に延伸するワード線と、同一列に配列された前記メモリセルの前記記憶素子の前記入出力端子の前記セルトランジスタと接続しない他方端同士を接続する、列方向に延伸するビット線と、前記メモリセルの前記セルトランジスタの前記入出力端子の前記記憶素子と接続しない他方端同士を接続する、行または列方向に延伸するコモン線と、前記記憶素子に記憶された情報の書き換えにおいて、書き換え対象として選択された前記メモリセルに接続するワード線に電圧を印加するワード線電圧印加回路と、前記選択されたメモリセルに接続する前記ビット線に前記書き換え電圧を印加する第1電圧印加回路と、前記書き換え電圧を印加する前に、前記選択されたメモリセルに接続する前記ビット線と前記コモン線の双方に同じプリチャージ電圧を予め印加するとともに、前記選択されたメモリセルに接続する前記ビット線に前記書き換え電圧が印加される間、前記選択されたメモリセルに接続する前記コモン線に前記プリチャージ電圧を印加する第2電圧印加回路と、を有することを特徴とする半導体記憶装置。前記第2電圧印加回路は、前記プリチャージ電圧が印加されるプリチャージ電源線を有し、前記プリチャージ電源線は前記コモン線の夫々と直接接続し、前記ビット線の夫々と前記ビット線毎に設けられた第1トランジスタを介して接続することを特徴とする請求項1に記載の半導体記憶装置。前記第1電圧印加回路は、前記書き換え電圧が印加される書き換え電源線を有し、前記書き換え電源線は前記ビット線の夫々と前記ビット線毎に設けられた第2トランジスタを介して接続することを特徴とする請求項1または2に記載の半導体記憶装置。前記第1電圧印加回路は、夫々、前記プリチャージ電圧とは印加電圧が異なる前記書き換え電圧が印加される第1の書き換え電源線及び第2の書き換え電源線を有することを特徴とする請求項1~3の何れか一項に記載の半導体記憶装置。前記記憶素子に記憶された情報の書き換えにおいて、前記記憶素子の前記電気特性を第1状態から第2状態に書き換える第1の書き換え動作と、前記記憶素子の前記電気特性を前記第2状態から前記第1状態に書き換える第2の書き換え動作を有し、前記第1の書き換え動作と前記第2の書き換え動作で、前記第2電圧印加回路が印加する前記プリチャージ電圧が同一であることを特徴とする請求項1~4の何れか一項に記載の半導体記憶装置。前記記憶素子に記憶された情報の書き換えにおいて、前記記憶素子の前記電気特性を第1状態から第2状態に書き換える第1の書き換え動作と、前記記憶素子の前記電気特性を前記第2状態から前記第1状態に書き換える第2の書き換え動作を有し、前記第1の書き換え動作と前記第2の書き換え動作で、前記第2電圧印加回路が印加する前記プリチャージ電圧が異なることを特徴とする請求項1~4の何れか一項に記載の半導体記憶装置。前記記憶素子に記憶された情報の書き換えにおいて、前記記憶素子の前記電気特性を第1状態から前記第1状態より低抵抗の第2状態に書き換える第1の書き換え動作と、前記記憶素子の前記電気特性を前記第2状態から前記第1状態に書き換える第2の書き換え動作を有し、前記プリチャージ電圧に対する前記書き換え電圧の極性が、前記第1の書き換え動作と前記第2の書き換え動作とで異なり、前記第1の書き換え動作において、前記プリチャージ電圧と前記書き換え電圧のうち低い方の電圧と、選択された前記メモリセルに接続するワード線に印加されるワード線電圧との電圧差が、前記第2の書き換え動作において、前記プリチャージ電圧と前記書き換え電圧のうち低い方の電圧と、前記ワード線電圧との電圧差よりも小さいことを特徴とする請求項1~4の何れか一項に記載の半導体記憶装置。前記第1の書き換え動作と前記第2の書き換え動作で、前記ワード線電圧印加回路が印加する前記ワード線電圧が同一であることを特徴とする請求項7に記載の半導体記憶装置。複数の前記記憶素子に記憶された情報の書き換えにおいて、選択された前記ワード線と接続する複数の前記メモリセルを選択し、当該複数のメモリセルに対して連続して前記第1の書き換え動作と前記第2の書き換え動作の何れか一方を実行することを特徴とする請求項8に記載の半導体記憶装置。前記第1の書き換え動作と前記第2の書き換え動作で、前記第2電圧印加回路が印加する前記プリチャージ電圧が同一であることを特徴とする請求項7~9の何れか一項に記載の半導体記憶装置。二つの入出力端子を備え、当該二端子間の電気特性の違いにより情報を記憶し、当該二端子間に書き換え電圧を印加することにより記憶された情報の書き換えを行う記憶素子と、二つの入出力端子と一つの制御端子を備えたセルトランジスタとを有し、前記記憶素子の前記入出力端子の一方端と前記セルトランジスタの前記入出力端子の一方端とを接続してなる複数のメモリセルを、行及び列方向に夫々マトリクス状に配列してなるメモリセルアレイと、同一行に配列された前記メモリセルの前記セルトランジスタの前記制御端子同士を夫々接続する、行方向に延伸するワード線と、同一列に配列された前記メモリセルの前記セルトランジスタの前記入出力端子の前記記憶素子と接続しない他方端同士を接続する、列方向に延伸するビット線と、前記メモリセルの前記記憶素子の前記入出力端子の前記セルトランジスタと接続しない他方端同士を接続する、行または列方向に延伸するコモン線と、前記記憶素子に記憶された情報の書き換えにおいて、書き換え対象として選択された前記メモリセルに接続するワード線に電圧を印加するワード線電圧印加回路と、前記選択されたメモリセルに接続する前記ビット線に前記書き換え電圧を印加する第1電圧印加回路と、前記書き換え電圧を印加する前に、前記選択されたメモリセルに接続する前記ビット線と前記コモン線の双方に同じプリチャージ電圧を予め印加するとともに、前記選択されたメモリセルに接続する前記ビット線に前記書き換え電圧が印加される間、前記選択されたメモリセルに接続する前記コモン線に前記プリチャージ電圧を印加する第2電圧印加回路と、を有し、前記記憶素子に記憶された情報の書き換えにおいて、前記記憶素子の前記電気特性を第1状態から第2状態に書き換える第1の書き換え動作と、前記記憶素子の前記電気特性を前記第2状態から前記第1状態に書き換える第2の書き換え動作を有し、前記第1の書き換え動作と前記第2の書き換え動作で、前記第2電圧印加回路が印加する前記プリチャージ電圧が異なることを特徴とする半導体記憶装置。前記第2電圧印加回路は、前記プリチャージ電圧が印加されるプリチャージ電源線を有し、前記プリチャージ電源線は前記コモン線の夫々と直接接続し、前記ビット線の夫々と前記ビット線毎に設けられた第1トランジスタを介して接続することを特徴とする請求項11に記載の半導体記憶装置。前記記憶素子は、前記記憶素子の前記二つの入出力端子間の抵抗特性で表される抵抗状態が極性の異なる前記書き換え電圧の印加により可逆的に遷移するバイポーラ型の可変抵抗素子であることを特徴とする請求項1~12の何れか一項に記載の半導体記憶装置。二つの入出力端子を備え、当該二端子間の電気特性の違いにより情報を記憶し、当該二端子間に書き換え電圧を印加することにより記憶された情報の書き換えを行う記憶素子と、二つの入出力端子と一つの制御端子を備えたセルトランジスタとを有し、前記記憶素子の前記入出力端子の一方端と前記セルトランジスタの前記入出力端子の一方端とを接続してなる複数のメモリセルを、行及び列方向に夫々マトリクス状に配列してなるメモリセルアレイと、同一行に配列された前記メモリセルの前記セルトランジスタの前記制御端子同士を夫々接続する、行方向に延伸するワード線と、同一列に配列された前記メモリセルの前記記憶素子の前記入出力端子の前記セルトランジスタと接続しない他方端同士を接続する、列方向に延伸するビット線と、前記メモリセルの前記セルトランジスタの前記入出力端子の前記記憶素子と接続しない他方端同士を接続する、行または列方向に延伸するコモン線を有する半導体記憶装置を駆動する方法であって、前記記憶素子に記憶された情報の書き換えにおいて、書き換え対象の前記メモリセルを選択し、当該選択された前記メモリセルに接続するワード線にワード線電圧を印加するワード線電圧印加工程と、前記書き換え電圧を印加する前に、前記選択されたメモリセルに接続する前記ビット線と前記コモン線の双方に同じプリチャージ電圧を予め印加するプリチャージ工程と、前記選択されたメモリセルに接続する前記ビット線に前記書き換え電圧を印加するとともに、前記書き換え電圧が印加される間、前記選択されたメモリセルに接続する前記コモン線に前記プリチャージ電圧の印加を維持する書き換え工程と、を有することを特徴とする半導体記憶装置の駆動方法。前記半導体装置は、前記選択されたメモリセルに接続する前記ビット線に前記書き換え電圧を印加するための第1電圧印加回路と、前記選択されたメモリセルに接続する前記ビット線と前記コモン線に前記プリチャージ電圧を印加するための第2電圧印加回路を有し、前記第2電圧印加回路は、前記コモン線の夫々と直接接続し、前記ビット線の夫々と前記ビット線毎に設けられた第1トランジスタを介して接続するプリチャージ電源線を有し、前記プリチャージ工程において、前記選択されたメモリセルに接続する前記ビット線に接続する前記第1トランジスタをオン状態とし、前記プリチャージ電源線を介して前記ビット線と前記コモン線の双方に前記プリチャージ電圧を印加し、前記書き換え工程において、前記選択されたメモリセルに接続する前記ビット線に接続する前記第1トランジスタをオフ状態とし、前記プリチャージ電源線を介して前記コモン線に前記プリチャージ電圧を印加することを特徴とする請求項14に記載の半導体記憶装置の駆動方法。前記記憶素子に記憶された情報の書き換えにおいて、前記記憶素子の前記電気特性を第1状態から第2状態に書き換える場合と、前記記憶素子の前記電気特性を前記第2状態から前記第1状態に書き換える場合とで、前記プリチャージ工程および前記書き換え工程で印加される前記プリチャージ電圧が同一であることを特徴とする請求項14または15に記載の半導体記憶装置の駆動方法。前記記憶素子に記憶された情報の書き換えにおいて、前記記憶素子の前記電気特性を第1状態から第2状態に書き換える場合と、前記記憶素子の前記電気特性を前記第2状態から前記第1状態に書き換える場合とで、前記プリチャージ工程および前記書き換え工程で印加される前記プリチャージ電圧が異なることを特徴とする請求項14または15に記載の半導体記憶装置の駆動方法。前記書き換え工程において、前記記憶素子の前記電気特性を第1状態から前記第1状態より低抵抗の第2状態に書き換えるための前記書き換え電圧を印加する低抵抗化工程、及び、前記記憶素子の前記電気特性を前記第2状態から前記第1状態に書き換えるための前記書き換え電圧を印加する高抵抗化工程のうち何れか一方を、書き換え対象として選択された前記メモリセルの夫々に対して実行し、前記プリチャージ電圧に対する前記書き換え電圧の極性が、前記低抵抗工程と前記高抵抗工程とで異なり、前記低抵抗化工程において、前記プリチャージ電圧と前記書き換え電圧のうち低い方の電圧と、前記ワード線電圧との電圧差が、前記高抵抗化工程において、前記プリチャージ電圧と前記書き換え電圧のうち低い方の電圧と、前記ワード線電圧との電圧差よりも小さいことを特徴とする請求項14または15に記載の半導体記憶装置の駆動方法。前記ワード線電圧印加工程で印加される前記ワード線電圧を、前記低抵抗化工程を実行する場合と前記高抵抗化工程を実行する場合とで同一にする工程を備えることを特徴とする請求項18に記載の半導体記憶装置の駆動方法。前記ワード線電圧印加工程において、選択された前記ワード線と接続する複数の前記メモリセルを選択し、当該複数のメモリセルに対して連続して前記低抵抗化工程と前記高抵抗化工程の何れか一方を実行する工程を備えることを特徴とする請求項19に記載の半導体記憶装置の駆動方法。前記プリチャージ工程、及び、前記書き換え工程で印加される前記プリチャージ電圧を、前記低抵抗化工程を実行する場合と前記高抵抗化工程を実行する場合とで同一にする工程を備えることを特徴とする請求項18~20の何れか一項に記載の半導体記憶装置の駆動方法。二つの入出力端子を備え、当該二端子間の電気特性の違いにより情報を記憶し、当該二端子間に書き換え電圧を印加することにより記憶された情報の書き換えを行う記憶素子と、二つの入出力端子と一つの制御端子を備えたセルトランジスタとを有し、前記記憶素子の前記入出力端子の一方端と前記セルトランジスタの前記入出力端子の一方端とを接続してなる複数のメモリセルを、行及び列方向に夫々マトリクス状に配列してなるメモリセルアレイと、同一行に配列された前記メモリセルの前記セルトランジスタの前記制御端子同士を夫々接続する、行方向に延伸するワード線と、同一列に配列された前記メモリセルの前記セルトランジスタの前記入出力端子の前記記憶素子と接続しない他方端同士を接続する、列方向に延伸するビット線と、前記メモリセルの前記記憶素子の前記入出力端子の前記セルトランジスタと接続しない他方端同士を接続する、行または列方向に延伸するコモン線を有する半導体記憶装置を駆動する方法であって、前記記憶素子に記憶された情報の書き換えにおいて、書き換え対象の前記メモリセルを選択し、当該選択された前記メモリセルに接続するワード線にワード線電圧を印加するワード線電圧印加工程と、前記書き換え電圧を印加する前に、前記選択されたメモリセルに接続する前記ビット線と前記コモン線の双方に同じプリチャージ電圧を予め印加するプリチャージ工程と、前記選択されたメモリセルに接続する前記ビット線に前記書き換え電圧を印加するとともに、前記書き換え電圧が印加される間、前記選択されたメモリセルに接続する前記コモン線に前記プリチャージ電圧の印加を維持する書き換え工程と、を有し、前記記憶素子の前記電気特性を第1状態から第2状態に書き換える場合と、前記記憶素子の前記電気特性を前記第2状態から前記第1状態に書き換える場合とで、前記プリチャージ工程および前記書き換え工程で印加される前記プリチャージ電圧が異なることを特徴とする半導体記憶装置の駆動方法。前記半導体装置は、前記選択されたメモリセルに接続する前記ビット線に前記書き換え電圧を印加するための第1電圧印加回路と、前記選択されたメモリセルに接続する前記ビット線と前記コモン線に前記プリチャージ電圧を印加するための第2電圧印加回路を有し、前記第2電圧印加回路は、前記コモン線の夫々と直接接続し、前記ビット線の夫々と前記ビット線毎に設けられた第1トランジスタを介して接続するプリチャージ電源線を有し、前記プリチャージ工程において、前記選択されたメモリセルに接続する前記ビット線に接続する前記第1トランジスタをオン状態とし、前記プリチャージ電源線を介して前記ビット線と前記コモン線の双方に前記プリチャージ電圧を印加し、前記書き換え工程において、前記選択されたメモリセルに接続する前記ビット線に接続する前記第1トランジスタをオフ状態とし、前記プリチャージ電源線を介して前記コモン線に前記プリチャージ電圧を印加することを特徴とする請求項22に記載の半導体記憶装置の駆動方法。前記記憶素子は、前記記憶素子の前記二つの入出力端子間の抵抗特性で表される抵抗状態が極性の異なる前記書き換え電圧の印加により可逆的に遷移するバイポーラ型の可変抵抗素子であることを特徴とする請求項14~23の何れか一項に記載の半導体記憶装置の駆動方法。図8に示されるアレイ構成では、可変抵抗素子の抵抗値を変化させることはできるものの、時間幅の短い電圧パルスでの動作、すなわち高速動作ができないという問題が発生する。以下にその理由について説明する。可変抵抗素子が抵抗変化を起こすためには一定時間の間、一定以上の電圧が印加されてなければならない。その条件を満たすよう時刻t4とt5の間隔Δtを設定する必要がある。図10にΔt=8nsの電圧パルスをコモン線に印加した場合に可変抵抗素子の一端に印加される電圧パルスの電圧変化を模式的に示す。電圧変化のスピードは駆動される配線が持つ寄生抵抗および寄生容量の大きさにより変化する。図10a及びbに、コモン線の寄生抵抗および寄生容量が夫々50Ω、10pFで、当該寄生抵抗と当該寄生容量により定まる時定数RCが0.5nsの場合に可変抵抗素子の一端に印加される電圧パルスの波形を示す。図10c及びdに、コモン線の寄生抵抗および寄生容量が夫々250Ω、50pFで、当該寄生抵抗と当該寄生容量により定まる時定数RCが12.5nsの場合に可変抵抗素子の一端に印加される電圧パルスの波形を示す。特に、時刻t4の瞬間には、φ22~φ2mの非選択ビット線に接続しているプリチャージ用トランジスタが開いているため、駆動される配線に付属する寄生抵抗および寄生容量は、コモン線そのものが持つ寄生抵抗および寄生容量に加えて、非選択ビット線が持つ寄生抵抗および寄生容量が付加されるため非常に大きく寄生抵抗の代表値300Ω、寄生容量の代表値100pFなっている。このため、可変抵抗素子の一端に印加される電圧パルスの電圧変化は図10aやbに示すような高速変化にはなり得ず、図10cやdのように極めてゆっくりとなり、時間間隔Δtが短く不十分な場合は、VRSTやVSETに達することなく可変抵抗素子の抵抗変化が起きない場合が生じうる。このような問題を回避するために、Δtを十分に長くせざるを得ない。そこで、本発明は、コモン線側の寄生抵抗により短時間の電圧パルスを記憶素子に印加することが困難であるという問題を解決し、高速動作が可能な半導体記憶装置を提供することをその目的とする。上記目的を達成するための本発明に係る半導体記憶装置は、二つの入出力端子を備え、当該二端子間の電気特性の違いにより情報を記憶し、当該二端子間に書き換え電圧を印加することにより記憶された情報の書き換えを行う記憶素子と、二つの入出力端子と一つの制御端子を備えたセルトランジスタとを有し、前記記憶素子の前記入出力端子の一方端と前記セルトランジスタの前記入出力端子の一方端とを接続してなる二つの入出力端子を有する複数のメモリセルを、行及び列方向に夫々マトリクス状に配列してなるメモリセルアレイと、同一行に配列された前記メモリセルの前記セルトランジスタの前記制御端子同士を夫々接続する、行方向に延伸するワード線と、同一列に配列された前記メモリセルの前記入出力端子の一方端同士を接続する、列方向に延伸するビット線と、前記メモリセルの前記入出力端子の他方端同士を接続する、行または列方向に延伸するコモン線と、前記記憶素子に記憶された情報の書き換えにおいて、書き換え対象として選択された前記メモリセルに接続するワード線に電圧を印加するワード線電圧印加回路と、前記選択されたメモリセルに接続する前記ビット線に前記書き換え電圧を印加する第1電圧印加回路と、前記書き換え電圧を印加する前に、前記選択されたメモリセルに接続する前記ビット線と前記コモン線の双方に同じプリチャージ電圧を予め印加するとともに、前記選択されたメモリセルに接続する前記ビット線に前記書き換え電圧が印加される間、前記選択されたメモリセルに接続する前記コモン線に前記プリチャージ電圧を印加する第2電圧印加回路と、を有することを第1の特徴とする。更に、本発明に係る半導体記憶装置は、上記第1の特徴に加えて、前記第2電圧印加回路は、前記プリチャージ電圧が印加されるプリチャージ電源線を有し、前記プリチャージ電源線は前記コモン線の夫々と直接接続し、前記ビット線の夫々と前記ビット線毎に設けられた第1トランジスタを介して接続することを第2の特徴とする。更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記第1電圧印加回路は、前記書き換え電圧が印加される書き換え電源線を有し、前記書き換え電源線は前記ビット線の夫々と前記ビット線毎に設けられた第2トランジスタを介して接続することを第3の特徴とする。更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記第1電圧印加回路は、夫々、前記プリチャージ電圧とは印加電圧が異なる前記書き換え電圧が印加される第1の書き換え電源線及び第2の書き換え電源線を有することを第4の特徴とする。更に、本発明に係る半導体記憶装置は、上記第1乃至第4の何れかの特徴に加えて、前記記憶素子に記憶された情報の書き換えにおいて、前記記憶素子の前記電気特性を第1状態から第2状態に書き換える第1の書き換え動作と、前記記憶素子の前記電気特性を前記第2状態から前記第1状態に書き換える第2の書き換え動作を有し、前記第1の書き換え動作と前記第2の書き換え動作で、前記第2電圧印加回路が印加する前記プリチャージ電圧が同一であることを第5の特徴とする。更に、本発明に係る半導体記憶装置は、上記第1乃至第4の何れかの特徴に加えて、前記記憶素子に記憶された情報の書き換えにおいて、前記記憶素子の前記電気特性を第1状態から第2状態に書き換える第1の書き換え動作と、前記記憶素子の前記電気特性を前記第2状態から前記第1状態に書き換える第2の書き換え動作を有し、前記第1の書き換え動作と前記第2の書き換え動作で、前記第2電圧印加回路が印加する前記プリチャージ電圧が異なることを第6の特徴とする。上記第1乃至第6の何れかの特徴の半導体記憶装置によれば、選択されたメモリセルの書き換え動作時において、ビット線側から書き換え用の電圧パルスが第1電圧印加回路により印加される。このとき、選択されたメモリセルの記憶素子と接続するコモン線には予め一定のプリチャージ電圧が印加され、書き換え動作中を通じて当該プリチャージ電圧の印加が維持されるため、高速動作が可能となる。更に、本発明に係る半導体記憶装置は、上記第1乃至第4の何れかの特徴に加えて、前記記憶素子に記憶された情報の書き換えにおいて、前記記憶素子の前記電気特性を第1状態から前記第1状態より低抵抗の第2状態に書き換える第1の書き換え動作と、前記記憶素子の前記電気特性を前記第2状態から前記第1状態に書き換える第2の書き換え動作を有し、前記プリチャージ電圧に対する前記書き換え電圧の極性が、前記第1の書き換え動作と前記第2の書き換え動作とで異なり、前記第1の書き換え動作において、前記プリチャージ電圧と前記書き換え電圧のうち低い方の電圧と、選択された前記メモリセルに接続するワード線に印加されるワード線電圧との電圧差が、前記第2の書き換え動作において、前記プリチャージ電圧と前記書き換え電圧のうち低い方の電圧と、前記ワード線電圧との電圧差よりも小さいことを第7の特徴とする。上記第7の特徴の半導体記憶装置によれば、低抵抗化動作時におけるトランジスタのゲート-ソース間の電圧差絶対値を、高抵抗化動作時におけるトランジスタのゲート-ソース間の電圧差絶対値よりも小さくすることで、安定した書込みを行うことができる。更に、本発明に係る半導体記憶装置は、上記第7の特徴に加えて、前記第1の書き換え動作と前記第2の書き換え動作で、前記ワード線電圧印加回路が印加する前記ワード線電圧が同一であることを第8の特徴とする。更に、本発明に係る半導体記憶装置は、上記第8の特徴に加えて、複数の前記記憶素子に記憶された情報の書き換えにおいて、選択された前記ワード線と接続する複数の前記メモリセルを選択し、当該複数のメモリセルに対して連続して前記第1の書き換え動作と前記第2の書き換え動作の何れか一方を実行することを第9の特徴とする。更に、本発明に係る半導体記憶装置は、上記第7乃至第9の何れかの特徴に加えて、前記第1の書き換え動作と前記第2の書き換え動作で、前記第2電圧印加回路が印加する前記プリチャージ電圧が同一であることを第10の特徴とする。更に、本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、前記記憶素子は、前記記憶素子の前記二つの入出力端子間の抵抗特性で表される抵抗状態が極性の異なる前記書き換え電圧の印加により可逆的に遷移するバイポーラ型の可変抵抗素子であることを第11の特徴とする。本発明の半導体記憶装置で利用される記憶素子については、MRAMで用いられる磁気トンネル接合素子、相変化メモリPCRAM、OUMOvonicUnifiedMemory、或いはRRAMで用いられる可変抵抗素子等、電気特性の違いにより情報を記憶し、電圧の印加により記憶された情報の書き換えを行う記憶素子に利用可能であり、好ましくは、RRAMで用いられる可変抵抗素子、とりわけバイポーラ型の可変抵抗素子において特に有用である。当該バイポーラ型可変抵抗素子は、極性の異なる書き換え電圧の印加により電気抵抗を変化させて書き換えを行うものであるため、本発明の半導体記憶装置の構成を利用することにより高速動作が可能な半導体記憶装置を実現できる。上記目的を達成するための本発明に係る半導体記憶装置の駆動方法は、二つの入出力端子を備え、当該二端子間の電気特性の違いにより情報を記憶し、当該二端子間に書き換え電圧を印加することにより記憶された情報の書き換えを行う記憶素子と、二つの入出力端子と一つの制御端子を備えたセルトランジスタとを有し、前記記憶素子の前記入出力端子の一方端と前記セルトランジスタの前記入出力端子の一方端とを接続してなる二つの入出力端子を有する複数のメモリセルを、行及び列方向に夫々マトリクス状に配列してなるメモリセルアレイと、同一行に配列された前記メモリセルの前記セルトランジスタの前記制御端子同士を夫々接続する、行方向に延伸するワード線と、同一列に配列された前記メモリセルの前記入出力端子の一方端同士を接続する、列方向に延伸するビット線と、前記メモリセルの前記入出力端子の他方端同士を接続する、行または列方向に延伸するコモン線を有する半導体記憶装置を駆動する方法であって、前記記憶素子に記憶された情報の書き換えにおいて、書き換え対象の前記メモリセルを選択し、当該選択された前記メモリセルに接続するワード線にワード線電圧を印加するワード線電圧印加工程と、前記書き換え電圧を印加する前に、前記選択されたメモリセルに接続する前記ビット線と前記コモン線の双方に同じプリチャージ電圧を予め印加するプリチャージ工程と、前記選択されたメモリセルに接続する前記ビット線に前記書き換え電圧を印加するとともに、前記書き換え電圧が印加される間、前記選択されたメモリセルに接続する前記コモン線に前記プリチャージ電圧の印加を維持する書き換え工程と、を有することを第1の特徴とする。更に、本発明に係る半導体記憶装置の駆動方法は、上記第1の特徴に加えて、前記半導体装置は、前記選択されたメモリセルに接続する前記ビット線に前記書き換え電圧を印加するための第1電圧印加回路と、前記選択されたメモリセルに接続する前記ビット線と前記コモン線に前記プリチャージ電圧を印加するための第2電圧印加回路を有し、前記第2電圧印加回路は、前記コモン線の夫々と直接接続し、前記ビット線の夫々と前記ビット線毎に設けられた第1トランジスタを介して接続するプリチャージ電源線を有し、前記プリチャージ工程において、前記選択されたメモリセルに接続する前記ビット線に接続する前記第1トランジスタをオン状態とし、前記プリチャージ電源線を介して前記ビット線と前記コモン線の双方に前記プリチャージ電圧を印加し、前記書き換え工程において、前記選択されたメモリセルに接続する前記ビット線に接続する前記第1トランジスタをオフ状態とし、前記プリチャージ電源線を介して前記コモン線に前記プリチャージ電圧を印加することを第2の特徴とする。更に、本発明に係る半導体記憶装置の駆動方法は、上記第1または第2の何れかの特徴に加えて、前記記憶素子の前記電気特性を第1状態から第2状態に書き換える場合と、前記記憶素子の前記電気特性を前記第2状態から前記第1状態に書き換える場合とで、前記プリチャージ工程および前記書き換え工程で印加される前記プリチャージ電圧が同一であることを第3の特徴とする。更に、本発明に係る半導体記憶装置の駆動方法は、上記第1または第2の何れかの特徴に加えて、前記記憶素子の前記電気特性を第1状態から第2状態に書き換える場合と、前記記憶素子の前記電気特性を前記第2状態から前記第1状態に書き換える場合とで、前記プリチャージ工程および前記書き換え工程で印加される前記プリチャージ電圧が異なることを第4の特徴とする。更に、本発明に係る半導体記憶装置の駆動方法は、上記第1または第2の何れかの特徴に加えて、前記書き換え工程において、前記記憶素子の前記電気特性を第1状態から前記第1状態より低抵抗の第2状態に書き換えるための前記書き換え電圧を印加する低抵抗化工程、及び、前記記憶素子の前記電気特性を前記第2状態から前記第1状態に書き換えるための前記書き換え電圧を印加する高抵抗化工程のうち何れか一方を、書き換え対象として選択された前記メモリセルの夫々に対して実行し、前記プリチャージ電圧に対する前記書き換え電圧の極性が、前記低抵抗工程と前記高抵抗工程とで異なり、前記低抵抗化工程において、前記プリチャージ電圧と前記書き換え電圧のうち低い方の電圧と、前記ワード線電圧との電圧差が、前記高抵抗化工程において、前記プリチャージ電圧と前記書き換え電圧のうち低い方の電圧と、前記ワード線電圧との電圧差よりも小さいことを第5の特徴とする。更に、本発明に係る半導体記憶装置の駆動方法は、上記第5の特徴に加えて、前記ワード線電圧印加工程で印加される前記ワード線電圧を、前記低抵抗化工程を実行する場合と前記高抵抗化工程を実行する場合とで同一にする工程を備えることを第6の特徴とする。更に、本発明に係る半導体記憶装置の駆動方法は、上記第6の特徴に加えて、前記ワード線電圧印加工程において、選択された前記ワード線と接続する複数の前記メモリセルを選択し、当該複数のメモリセルに対して連続して前記低抵抗化工程と前記高抵抗化工程の何れか一方を実行する工程を備えることを第7の特徴とする。更に、本発明に係る半導体記憶装置の駆動方法は、上記第5乃至第7の何れかの特徴に加えて、前記プリチャージ工程、及び、前記書き換え工程で印加される前記プリチャージ電圧を、前記低抵抗化工程を実行する場合と前記高抵抗化工程を実行する場合とで同一にする工程を備えることを第8の特徴とする。上記第1乃至第8の何れかの特徴の半導体記憶装置の駆動方法によれば、選択されたメモリセルの書き換え動作時において、ビット線側から書き換え用の電圧パルスが印加される。このとき、選択されたメモリセルの記憶素子と接続するコモン線には予め一定のプリチャージ電圧が印加され、書き換え動作中を通じて当該プリチャージ電圧の印加が維持されるため、高速動作が可能となる。更に、本発明に係る半導体記憶装置の駆動方法は、上記何れかの特徴に加えて、前記記憶素子は、前記記憶素子の前記二つの入出力端子間の抵抗特性で表される抵抗状態が極性の異なる前記書き換え電圧の印加により可逆的に遷移するバイポーラ型の可変抵抗素子であることを第9の特徴とする。本発明の半導体記憶装置の駆動方法は、上述の通り、RRAMで用いられる可変抵抗素子、とりわけバイポーラ型の可変抵抗素子を記憶素子として用いる場合に特に有用であり、高速動作が可能な半導体記憶装置を実現できる。従って、本発明によれば、電圧を印加することにより記憶情報を書き換える記憶素子をメモリセルに利用する半導体記憶装置において、本発明の構成を用いることにより、短い電圧パルス印加での記憶情報の書き換えが可能となり、高速動作が可能な半導体記憶装置を提供できる。第1実施形態本発明の一実施形態に係る半導体記憶装置以下、本発明装置1と称すの回路構成図を図1に示す。本発明装置1は、メモリセルアレイ100、第1電圧印加回路101、及び、第2電圧印加回路102を有し、メモリセルアレイ100には、可変抵抗素子記憶素子としてR11~Rn1,R12~Rn2,,R1m~Rnmが、また、メモリセル選択用のトランジスタとしてQ11~Qn1,Q12~Qn2,,Q1m~Qnmが、夫々、行方向図の縦方向と列方向図の横方向にマトリクス状に配列して構成されている。個々のメモリセルにおいて、可変抵抗素子の一方端とトランジスタの入出力端子の一方端が接続され、また、同一列に配列されたメモリセルの可変抵抗素子のトランジスタと接続しない他方端同士が、夫々、ビット線BL1,BL2,,BLmに接続され、同一行に配列されたメモリセルのトランジスタの入出力端子のうち可変抵抗素子と接続しない他方端同士が、夫々、共通のコモン線CMLに接続されている。同一行に配列されたメモリセルのトランジスタの制御端子同士は、夫々、ワード線WL1~WLnに接続されている。可変抵抗素子R11~Rnmは、遷移金属酸化物等で構成される可変抵抗体の両端に電極を担持してなる素子であり、当該可変抵抗体の材料としてはAl、Hf、Ni、Co、Ta、Zr、W、Ti、Cu、V、Zn、Nbの各酸化物もしくは酸窒化物、或いは、チタン酸ストロンチウムSrTiOX等を用いることができる。尚、これらの金属酸化物を可変抵抗体材料として用いる場合、可変抵抗素子の製造直後の初期抵抗は非常に高く、電気的ストレスによって高抵抗状態と低抵抗状態を切り替え可能な状態にするためには、使用前に、通常の書き換え動作に用いる電圧パルスより電圧振幅が大きく、かつパルス幅が長い電圧パルスを製造直後の初期状態の可変抵抗素子に印加し、抵抗スイッチングがおきる電流パスを形成する、所謂フォーミング処理を行っておく必要がある。このフォーミング処理によって形成される電流パスフィラメントパスと呼ばれるがその後の素子の電気特性を決定することが知られている。メモリセルアレイ100内のメモリセルの書き換え読み出し動作時においては、動作対象のメモリセルを選択し、選択されたメモリセルに接続するワード線及びビット線には夫々、選択ワード線電圧及び選択ビット線電圧を各別に印加し、非選択のメモリセルに接続するビット線には非選択ビット線電圧を各別に印加し、第2ビット線にはプリチャージ電圧を印加して、選択されたメモリセルの可変抵抗素子に記憶された情報の書き換え又は読み出しを行うことができる。第1電圧印加回路101は、選択されたメモリセルの可変抵抗素子に記憶された情報を書き換えるための書き換え電圧を、書き換え電源線V1を介して、個々の選択されたメモリセルに接続するビット線へ供給する。書き換え電源線V1と個々のビット線は、夫々、切替用のトランジスタを介して接続され、切替信号φ11,φ12,,φ1mにより書き換え電圧を印加するビット線を選択可能になっている。第2電圧印加回路102は、プリチャージ電圧を、プリチャージ電源線V2を介して、選択されたメモリセルに接続するビット線およびコモン線へ供給する。プリチャージ電源線V2と個々のビット線は、夫々、切替用のトランジスタを介して接続され、切替信号φ21,φ22,,φ2mによりプリチャージ電圧を印加するビット線を選択可能になっている。一方、プリチャージ電源線V2はコモン線と直接接続し、コモン線には直接プリチャージ電圧が印加される。当該プリチャージ電圧は、書き換え電圧が第1電圧印加回路101の書き換え電源線V1とビット線を介して印加される前に、選択された或いは非選択のメモリセルに接続する第1ビット線にも、プリチャージ電源線V2から直接あるいは切替用のトランジスタを介して予め印加される。これにより、選択されたメモリセルが接続するビット線に接続するすべての非選択のメモリセルにつき、当該メモリセルが選択されたワード線に接続するか或いは非選択のワード線に接続するかどうかに拘わらず、当該メモリセルの可変抵抗素子とトランジスタの両端を予め同電位にできる。また、図示しないが、ワード線電圧印加回路が、選択されたメモリセルに接続するワード線に選択ワード線電圧を、個々の選択されたワード線WL1,WL2,,WLnへ供給する。ワード線電圧印加回路と個々のワード線は、夫々、切替用のトランジスタ図示せずを介して接続され、切替信号により選択ワード線電圧を印加するワード線を選択可能になっている。本発明装置1の書き換え時における、ワード線WL1~WLn、切替信号φ11~φ1m,φ21~φ2m、書き換え電源線V1およびプリチャージ電源線V2における電圧信号のタイミングチャートを図2に示す。尚、図2は具体的に図1の可変抵抗素子R11の書き換えを行う場合のタイミングチャートを例として示している。初めに、φ21~φ2mを立ち上げ、第2電圧印加回路102の切替トランジスタを介して、プリチャージ電源線V2からプリチャージ電圧VPRE代表値3Vを、ビット線およびコモン線に印加し、すべてのメモリセルの両端電圧をVPREに予めプリチャージする。時刻t1において、ワード線WL1をセット時であれば電圧VWLS代表値4V、リセット時であれば電圧VWLR代表値9Vに立ち上げた後、時刻t2においてφ21を立ち下げ、選択ビット線へのプリチャージ動作を終了する。同時に、φ11を立ち上げ、選択ビット線を書き換え電源線V1に接続する。このとき、書き換え電源線V1にはプリチャージ電圧VPREが供給されているため、メモリセルの両端の電位はプリチャージ電圧VPREを維持している。続いて、時刻t4~t5の間、書き換え電源線V1に書き換え電圧パルスを印加する。即ち、セット時には、書き換え電源線V1を電圧VSET代表値6Vに変化させ、R11、Q11を介して、選択されたビット線BL1からコモン線に向かって電流を流す。一方、リセット時には、書き換え電源線V1を電圧VRST代表値0Vに変化させ、Q11、R11を介して、コモン線から選択されたビット線BL1に向かって電流を流す。このとき、コモン線にはプリチャージ電源線V2を介したプリチャージ電圧VPREの印加が維持されている。上述の書き換え動作では、図2におけるt4~t5の書き換え電圧パルス印加時において、セット時、リセット時共にコモン線および非選択のビット線の電圧は変動させておらず、選択されたビット線のみを駆動させている。従って、従来のビット線側とコモン線側を共に駆動する方法と比べて、寄生抵抗および寄生容量が小さくなるため、t4~t5の時間間隔を非常に短く設定することができる。この結果、高速動作が可能となる。尚、本実施形態では、セット時、リセット時ともに同じプリチャージ電圧VPREを印加しているが、セット時とリセット時でプリチャージ電圧を異ならせる構成も可能である。図3に示すように、書き換え電源線V1およびプリチャージ電源線V2を介して、セット時にGND代表値0V、リセット時にVRST代表値3Vをコモン線とビット線の双方に印加し、コモン線とビット線を同一電圧に予めプリチャージしておく。ワード線を選択し、プリチャージ動作を終了後、時刻t4~t5の間、書き換え電源線V1を介してセット時にはVSET代表値4Vを、リセット時にはGND代表値0Vを、選択ビット線に印加する。このような構成とすることで、プリチャージ電源を特別に用意する必要がないため、回路設計を容易とすることができる。第2実施形態上記第1実施形態では、本発明装置1の一のメモリセルの可変抵抗素子を選択して書き換える場合の書き換え動作につき説明したが、同一のワード線に接続する複数のメモリセルの可変抵抗素子を選択して、同時に、一括してセット或いはリセット動作を高速に行うことができる。更に、書き換え電源線を複数本有することで、同一のワード線に接続し、異なるビット線に接続する複数の可変抵抗素子につき、夫々セット動作とリセット動作を各別に行うことが可能になる。本発明の一実施形態に係る半導体記憶装置以下、本発明装置2と称すの回路構成図を図4に示す。本発明装置2において、第1電圧印加回路103は、第1書き換え電源線V3と第2書き換え電源線V4の2本の書き換え電源線を有し、書き換え電圧を、第1書き換え電源線V3或いは第2書き換え電源線V4を介して、個々の選択されたメモリセルに接続するビット線へ供給する構成である。尚、メモリセルアレイ100及び第2電圧印加回路102の構成については、夫々、図1に示される本発明装置1と同様の構成であるので説明を省略する。ワード線印加回路図示せずの構成についても本発明装置1と同様であり、説明を省略する。第1書き換え電源線V3と個々のビット線は、夫々、切替用のトランジスタを介して接続され、切替信号φ31,φ32,,φ3mにより書き換え電圧を印加するビット線を選択可能になっている。同様に、第2書き換え電源線V4と個々のビット線は、夫々、切替用のトランジスタを介して接続され、切替信号φ41,φ42,,φ4mにより書き換え電圧を印加するビット線を選択可能になっている。第1書き換え電源線V3に印加される電圧と第2書き換え電源線V4に印加される電圧は異なっており、これにより、異なる第1ビット線に接続する複数の可変抵抗素子につき、同時に、第1書き換え電源線V3に印加される電圧或いは第2書き換え電源線V4に印加される電圧の何れかを、切替信号φ31~φ3m、及びφ41~φ4mに基づき選択して印加することができる。本発明装置2の書き換え時における、ワード線WL1~WLn、切替信号φ21~φ2m,φ31~φ3m,φ41~φ4m、プリチャージ電源線V2、第1書き換え電源線V3、及び、第2書き換え電源線V4における電圧信号のタイミングチャートを図5に示す。セット動作時とリセット動作時で選択ワード線電圧が異なる第1実施形態と異なり、セット動作時とリセット動作時で同じワード線電圧VWLを用いることができるものとする。従って、同一のワード線に接続し、異なる第1ビット線に接続する複数の可変抵抗素子につき、夫々セット動作とリセット動作を各別に行うことができる。ここでは、R11をセット、R12をリセットする場合を例として説明する。初めに、φ21~φ2mを立ち上げ、第2電圧印加回路102の切替トランジスタを介して、プリチャージ電源線V2からプリチャージ電圧VPRE代表値3Vを、ビット線およびコモン線に印加し、すべてのメモリセルの両端電圧をVPREに予めプリチャージする。時刻t1において、ワード線WL1を電圧VWL代表値6Vに立ち上げた後、時刻t2においてφ21,φ22を立ち下げ、選択ビット線へのプリチャージ動作を終了する。同時に、φ31を立ち上げ、選択ビット線BL1を書き換え電源線V3に接続するとともに、φ42を立ち上げ、選択ビット線BL2を書き換え電源線V4に接続する。このとき、書き換え電源線V3及びV4にはプリチャージ電圧VPREが供給されているため、メモリセルの両端の電位はプリチャージ電圧VPREを維持している。一方、書き換え対象でない非選択のメモリセルに接続するビット線に第1電圧印加回路103からの書き換え電圧パルスが印加されないように、非選択のビット線に接続する切替用のトランジスタφ33~φ3m,φ43~φ4mをオフにしておく。続いて、時刻t4~t5の間、書き換え電源線V3及びV4に書き換え電圧パルスを印加する。即ち、セット動作用の第1書き換え電源線V3を電圧VSET代表値6Vに変化させ、R11、Q11を介して、選択されたビット線BL1からコモン線に向かって電流を流し、可変抵抗素子R11のセット動作を行う。一方、リセット動作用の第2書き換え電源線V4を電圧VRST代表値0Vに変化させ、Q12、R12を介して、コモン線から選択された第1ビット線BL2に向かって電流を流し、可変抵抗素子R12のリセット動作を行う。このとき、コモン線にはプリチャージ電源線V2を介したプリチャージ電圧VPREの印加が維持されている。上記実施形態では、プリチャージ電圧が、第1書き換え電源線V3に印加される書き換え電圧と、前記第1書き換え電源線V4に印加される書き換え電圧の中間電圧に設定されているため、プリチャージ電圧を基準電圧としてビット線に印加される書き換え電圧の極性を、書き換え電圧が第1書き換え電源線V3から供給される場合と第2書き換え電源線V4から供給される場合とで異ならせることができ、選択されたメモリセルの可変抵抗素子に印加される書き換え電圧パルスの極性を、当該書き換え電圧が第1書き換え電源線から供給される場合と第2書き換え電源線から供給される場合とで反転させることができる。これにより、高速動作が可能であり、バイポーラ型の可変抵抗素子に適した半導体記憶装置を実現できる。第3実施形態次に、上記の可変抵抗素子の書き換えを行うための電圧印加条件について説明する。選択メモリセルのトランジスタのゲートには、選択ワード線に印加される電圧が印加される。ここで、選択ワード線には、セット低抵抗化時の場合VWLS、リセット高抵抗化時の場合VWLRが印加されるとする。セット時、およびリセット時において、個々のメモリセルに流れる電流量は、対応するトランジスタに流れる電流量と同じであり、トランジスタのゲート-ソース間の電位差Vgsの絶対値で規定される。遷移金属酸化物を可変抵抗体として用いる可変抵抗素子の書き換えにおいて、セット低抵抗化動作では、十分な電界をかければ安定して低抵抗化するので、メモリセルの両端に印加される電位差書き換え電圧とプリチャージ電圧の差の絶対値は大きく取る方が好ましい。しかしながら、大きな書き換え電圧に対して電流量を制限するため、Vgsは小さく取る必要がある。一方、リセット高抵抗化動作では、過剰な電界をかけると逆に低抵抗化してしまうため、メモリセルの両端に印加される電位差書き換え電圧とプリチャージ電圧の差の絶対値は小さく取る必要があるが、リセット動作自体は電流によって生じるため、できるだけVgsは大きくとる必要がある。以上、リセット動作ではVgsを大きく、セット動作ではVgsを小さくとることが安定した書込みの条件となるため、セット時とリセット時とで選択ワード線の電圧を固定して書き換えを行うことは困難であった。しかしながら、上記第1及び第2実施形態において示されているように、プリチャージ電圧をセット電圧とリセット電圧の中間電圧に設定することで、バイポーラ型の可変抵抗素子の書き換えにおいて、リセット動作におけるVgsが、セット動作におけるVgsより大きくなり、当該条件を満足させることができる。従って、本発明のプリチャージ構成を採用することで、セット時とリセット時とで選択ワード線の電圧を固定して書き換えを行うことが容易となり、且つ、セット時とリセット時とで同一のプリチャージ電圧を印加して、同一のワード線に接続する複数のメモリセルの可変抵抗素子を、同時に一括して選択して或いは順次連続して選択して、セット或いはリセット動作を高速に行うことが可能になる。本発明装置1又は2のメモリセルにおいて、ビット線に印加される書き換え電圧とコモン線に印加されるプリチャージ電圧のうち低い方によりソース電圧が規定され、高い方によりドレイン電圧が規定される。そして、選択ワード線の電圧VWLS、VWLRをパラメータとしてVgsが制御され、リセット時、セット時の電流量が制御される。より具体的には、図2又は図5の構成において、リセット動作時に可変抵抗素子に印加される電圧を無視すると、セット時:Vgs=VWLS-VPREリセット時:Vgs=VWLR-VRSTが可変抵抗素子に流れる電流量を決めている。ここで、VRST<VPREである。従って、本発明のプリチャージ構成においては、電圧設定として、VWLR-VRSTをなるべく大きく、且つ、VWLS-VPREをなるべく小さく取ることが好ましい。実際にこの構成でバイポーラ動作可能な条件の例として、本実施形態では、例えば、VPRE=2.0V、VWL=VWLS=VWLR=4.0V、VSET=5.0V、VRST=0Vを、書き換え対象として選択されたメモリセルの両端に印加する。図7に上記の電圧条件で256ビットの素子の書き換え動作を行った際の抵抗値中央値の変化を示す。initialは製造直後の初期抵抗値、formingはフォーミング処理直後の抵抗値、reset1~5はリセット動作後の高抵抗状態の抵抗値、set1~5はセット動作後の低抵抗状態の抵抗値を夫々示す。図7から、本発明の回路構成を採用することで、安定的な可変抵抗素子の書き換えを実現できることが分かる。別実施形態以下に、別実施形態につき説明する。1上述の実施形態では、コモン線が行方向図1、図4の縦方向に延伸し、ビット線と垂直に配線されている場合を例として説明したが、本発明はこれに限られるものではなく、コモン線が列方向に、ビット線と平行に延伸していてもよい。本発明では書き換え時においてコモン線側の電圧を変化させることはないため、コモン線の延伸方向に関して本発明を適用上の差異はないからである。2更に、上述の実施形態では、可変抵抗素子の一方端とトランジスタの入出力端子の一方端を接続してなるメモリセルにおいて、当該各メモリセルの可変抵抗素子のトランジスタと接続しない他方端をビット線に接続し、当該各メモリセルのトランジスタの入出力端子のうち可変抵抗素子と接続しない他方端をコモン線に接続して、メモリセルアレイ100を構成しているが、逆の場合、即ち、当該各メモリセルのトランジスタの入出力端子のうち可変抵抗素子と接続しない他方端をビット線に接続し、当該各メモリセルの可変抵抗素子のトランジスタと接続しない他方端をコモン線に接続したメモリセルアレイ100に対しても、本発明を適用可能であることは明らかである。本発明の一実施形態に係る半導体記憶装置以下、本発明装置3と称すの回路構成図を図6に示す。図6において、ビット線BL1、BL2、及び、コモン線CMLは共に列方向図6の横方向に延伸している。また、メモリセルアレイ100において、メモリセルのトランジスタの入出力端子のうち可変抵抗素子と接続しない他方端がビット線に接続され、メモリセルの可変抵抗素子のトランジスタと接続しない他方端がコモン線に接続されている。更に、列方向に配列する可変抵抗素子R11~Rn1、及び、R12~Rn2の他方端同士を、夫々、共通のコモン線に接続することで、行方向図6の縦方向において隣接する二つのメモリセル列毎に、一本のコモン線を共有する構成である。上記本発明装置3に対しても、上述の図2及び図3に示した方法で書き換えを行うことで、高速動作が可能な半導体記憶装置を実現することができる。更に、本発明装置3について、第1電圧印加回路101の代わりに図4の第1電圧印加回路103を採用し、書き換え電源線を複数本有する構成としてもよい。3上述の実施形態において、コモン線は、切替用のトランジスタを介さず、直接第2電圧印加回路のプリチャージ電源線V2に接続しているが、個々のコモン線とプリチャージ電源線との間に切替用のトランジスタを有し、当該トランジスタを介してコモン線とプリチャージ電源線が接続されていても構わない。当該トランジスタを全てオン状態で用いることで上述の実施形態と同様に高速に書き換え動作を行うことができる。更に、切替信号に基づきプリチャージ電圧を印加するコモン線を選択可能な構成とすることで、プリチャージ動作を行うメモリセルを選択することができる。この場合、選択されたメモリセルの書き換え動作においては、当該選択されたメモリセルに接続するコモン線、及び、当該コモン線に接続するメモリセルが接続するビット線にのみ、切替用のトランジスタを介してプリチャージ電圧を印加すればよく、他の、選択されたメモリセルのコモン線と接続しない非選択のメモリセルについては、当該非選択のメモリセルが接続するビット線及びコモン線の双方から書き換え電源線V1及びプリチャージ電源線V2からの電圧が印加されないように双方の切替用のトランジスタをオフにしてよい。これにより、プリチャージ動作が必要なメモリセルのみ選択してプリチャージ電圧を印加することで、プリチャージ電圧を供給する駆動回路の消費電力を削減することができる。4上述の実施形態では、書き換え電源線V1、或いは、V3及びV4から書き換え用のパルス電圧が供給されているが、当該書き換え電源線には一定の書き換え電圧を供給しておき、選択ビット線に接続する切替用のトランジスタにパルス信号を与えることで、書き換え電圧パルスを選択ビット線に供給しても構わない。具体的には、例えば、図2に示される書き換えタイミング図において、書き換え電源線V1には常に一定電圧VSET或いはリセット電圧VRSTを供給しておき、時刻t4~t5においてのみφ11を立ち上げて切替用のトランジスタをオンとすることで、ビット線BL1にリセット用の書き換え電圧パルスを印加する。5更に、上述の第1及び第2実施形態では、バイポーラ型の可変抵抗素子を記憶素子として使用しているが、単一の極性の書き換え電圧パルスを用いて書き換えを行うユニポーラ型の可変抵抗素子においても、本発明を適用可能であることは明らかである。6更に、上述の実施形態では、メモリセルとして2値データの書き換えを対象としているが、3値以上の多値データの書き換えについても、それぞれのデータに対応する書き換え電圧を調整することで、本発明を適用することが可能である。"