半導体基板上に第1絶縁膜を形成する工程と、前記第1絶縁膜上に設けられ、第1領域と前記第1領域よりも幅の広い第2および第3領域とを有しこれらの第2および第3領域の少なくとも一方が前記第1領域に接続するように構成された第1半導体層と、前記第1半導体層の上面に設けられるマスクと、を形成する工程と、前記マスクを用いて、前記第1半導体層の第1領域の側面にイオン注入を行う第1イオン注入を行う工程と、前記第1イオン注入を行った後に、第1熱処理を行う工程と、前記マスクを除去した後、前記第1半導体層の前記第1領域の少なくとも側面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の、前記第2および第3領域側の側面に絶縁体のゲート側壁を形成する工程と、少なくとも前記第1半導体層の前記第2および第3領域に第2イオン注入を行う工程と、を備えていることを特徴とする半導体装置の製造方法。前記第1熱処理を行う工程によって、前記第1半導体層の前記第1領域は、この第1領域に接続する前記第2および第3領域の少なくとも一方の結晶を種として結晶化されることを特徴とする請求項1記載の半導体装置の製造方法。前記第1イオン注入を行う前の前記第1半導体層は多結晶半導体であり、前記第1イオン注入を行う工程によって、前記第1半導体層の前記第1領域は非晶質化し、前記第1熱処理を行う工程によって、前記第1半導体層の前記第1領域は、この第1領域に接続する前記第2および第3領域の少なくとも一方の結晶を種として結晶化されることを特徴とする請求項1または2記載の半導体装置の製造方法。前記第1イオン注入を行う工程は、前記第2領域から前記第3領域に向かう方向に対して傾くとともに前記第1領域の上面の法線に対して0度より大きく90度未満の角度でイオン注入を行うことを特徴とする請求項1乃至3のいずれかに記載の半導体装置の製造方法。前記マスクを形成する前の前記第1半導体層は非晶質半導体であり、前記マスクを形成した後でかつ前記第1イオン注入を行う前に、第2熱処理を行って前記第1半導体層を多結晶化する工程を更に備えていることを特徴とする請求項1乃至4のいずれかに記載の半導体装置の製造方法。前記マスクを形成する前の前記第1半導体層は非晶質半導体であり、前記第1半導体層と前記第1半導体層の上面に設けられるマスクとを形成する工程は、前記第1絶縁膜上に非晶質半導体層を形成する工程と、前記非晶質半導体層上にマスク層を形成する工程と、前記マスク層をパターニングしてマスクを形成する工程と、前記マスクを用いて前記第1半導体層をパターニングする工程と、を備え、前記マスクを形成した後でかつ前記第1イオン注入を行う前に、第2熱処理を行って前記第1半導体層を多結晶化する工程を更に備えていることを特徴とする請求項1乃至4のいずれかに記載の半導体装置の製造方法。前記第1半導体層の第1領域は、前記第2および第3領域に接続していることを特徴とする請求項1乃至6のいずれかに記載の半導体装置の製造方法。前記第1半導体層の第1領域は、前記第2および第3領域の一方に接続するが他方には接続せず、前記第1領域と、前記第2および第3領域の他方とを電気的に接続する工程を更に備えていることを特徴とする請求項1乃至6のいずれかに記載の半導体装置の製造方法。半導体基板上に第1絶縁膜を形成する工程と、前記第1絶縁膜上に設けられ、第1領域と前記第1領域よりも幅の広い第2および第3領域とを有しこれらの第2および第3領域の少なくとも一方が前記第1領域に接続するように構成された第1半導体層と、前記第1半導体層の上面に設けられる第2絶縁層と、前記第2絶縁層に設けられ、第4領域と前記第4領域よりも幅の広い第5および第6領域とを有しこれらの第5および第6領域の少なくとも一方が前記第4領域に接続するように構成された第2半導体層と、前記第2半導体層上に設けられるマスクとを形成する工程と、前記マスクを用いて、前記第1および第2半導体層の第1および第4領域の側面にイオン注入を行う第1イオン注入を行う工程と、前記第1イオン注入を行った後に、第1熱処理を行う工程と、前記マスクを除去した後、前記第1および第2半導体層の前記第1および第4領域の少なくとも側面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の、前記第2および第3領域側の側面に絶縁体のゲート側壁を形成する工程と、少なくとも前記第1半導体層の前記第2および第3領域と前記第2半導体層の前記第5および第6領域に第2イオン注入を行う工程と、を備えていることを特徴とする半導体装置の製造方法。前記第1熱処理を行う工程によって、前記第1半導体層の前記第1領域は、この第1領域に接続する前記第2および第3領域の少なくとも一方の結晶を種として結晶化され、前記第2半導体層の前記第4領域は、この第4領域に接続する前記第5および第6領域の少なくとも一方の結晶を種として結晶化されることを特徴とする請求項9記載の半導体装置の製造方法。前記第1イオン注入を行う前の前記第1および第2半導体層は多結晶半導体であり、前記第1イオン注入を行う工程によって、前記第1および第2半導体層の前記第1および第4領域は非晶質化し、前記第1熱処理を行う工程によって、前記第1半導体層の前記第1領域は、この第1領域に接続する前記第2および第3領域の結晶を種として結晶化されるとともに、前記第2半導体層の前記第4領域は、この第4領域に接続する前記第5および第6領域の結晶を種として結晶化されることを特徴とする請求項9または10記載の半導体装置の製造方法。前記第1イオン注入を行う工程は、前記第5領域から前記第6領域に向かう方向に対して傾くとともに前記第4領域の上面の法線に対して0度より大きく90度未満の角度でイオン注入を行うことを特徴とする請求項9乃至11のいずれかに記載の半導体装置の製造方法。前記マスクを形成する前の前記第1および第2半導体層は非晶質半導体であり、前記マスクを形成した後でかつ前記第1イオン注入を行う前に、第2熱処理を行って前記第1および第2半導体層を多結晶化する工程を更に備えていることを特徴とする請求項9乃至12のいずれかに記載の半導体装置の製造方法。前記マスクを形成する前の前記第1および第2半導体層は非晶質半導体であり、前記第1半導体層と、第2絶縁層と、前記第2半導体層と、前記マスクとを形成する工程は、前記第1絶縁膜上に第1非晶質半導体層を形成する工程と、前記第1非晶質半導体層上に前記第2絶縁層を形成する工程と、前記第2絶縁層上に第2非晶質半導体層を形成する工程と、前記第2非晶質半導体層上にマスク層を形成する工程と、前記マスク層をパターニングしてマスクを形成する工程と、前記マスクを用いて前記第2非晶質半導体層、前記第2絶縁層、および前記第1非晶質半導体層をパターニングする工程と、を備え、前記マスクを形成した後でかつ前記第1イオン注入を行う前に、第2熱処理を行って前記第1および第2半導体層を多結晶化する工程を更に備えていることを特徴とする請求項9乃至12のいずれかに記載の半導体装置の製造方法。前記第1半導体層の第1領域は、前記第2および第3領域に接続し、前記第2半導体層の第4領域は、前記第5および第6領域に接続していることを特徴とする請求項9乃至14のいずれかに記載の半導体装置の製造方法。前記第1半導体層の第1領域は、前記第2および第3領域の一方に接続するが他方には接続せず、前記第2半導体層の第4領域は、前記第5および第6領域の一方に接続するが他方には接続せず、前記第1領域と、前記第2および第3領域の他方とを電気的に接続する工程と、前記第4領域と、前記第5および第6領域の他方とを電気的に接続する工程を更に備えていることを特徴とする請求項9乃至14のいずれかに記載の半導体装置の製造方法。前記第1イオン注入を行う工程のイオン種として、Ge、F、N、C、B、P、As、Ar、Siのいずれかを用いることを特徴とする請求項1乃至16のいずれかに記載の半導体装置の製造方法。絶縁膜上に設けられ、第1領域と前記第1領域よりも幅の広い第2および第3領域とを有しこれらの第2および第3領域の一方が前記第1領域に接続するように構成された多結晶半導体層と、前記多結晶半導体層の前記第1領域の少なくとも側面に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極の、前記第2および第3領域側の側面に設けられた絶縁体のゲート側壁と、を備え、前記第1領域における単位体積当たりの不純物の含有量は、前記第2および第3半導体領域における単位体積当たりの前記不純物の含有量よりも多いことを特徴とする半導体装置。前記不純物は、Ge、F、Arのうちのいずれかであることを特徴とする請求項18記載の半導体装置。本発明が解決しようとする課題は、高性能でかつばらつきの少ないナノワイヤトランジスタを備えた半導体装置およびその製造方法を提供することである。本実施形態の半導体装置は、半導体基板上に第1絶縁膜を形成する工程と、前記第1絶縁膜上に設けられ、第1領域と前記第1領域よりも幅の広い第2および第3領域とを有しこれらの第2および第3領域の少なくとも一方が前記第1領域に接続するように構成された第1半導体層と、前記第1半導体層の上面に設けられるマスクと、を形成する工程と、前記マスクを用いて、第1半導体層の前記第1領域の側面にイオン注入を行う第1イオン注入を行う工程と、前記イオン注入を行った後に、第1熱処理を行う工程と、前記マスクを除去した後、前記第1半導体層の前記第1領域の少なくとも側面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の、前記第2および第3領域側の側面に絶縁体のゲート側壁を形成する工程と、少なくとも前記第1半導体層の前記第2および第3領域に第2イオン注入を行う工程と、を備えていることを特徴とする。以下、図面を参照して実施形態について説明する。第1実施形態第1実施形態による半導体装置について図1乃至図3を参照して説明する。この実施形態の半導体装置は、多結晶シリコンのナノワイヤトランジスタ以下、ナノワイヤトランジスタともいうを備えている。このナノワイヤトランジスタの平面図を図1に示し、図1に示す切断面A-Aで切断した場合の断面図を図2に示し、図1に示す切断面B-Bで切断した場合の断面図を図3に示す。なお、断面A-Aはゲート長方向の断面を示し、断面B-Bはゲート幅方向の断面を示す。このナノワイヤトランジスタは、シリコン基板1上に設けられた酸化膜2と、この酸化膜2上に設けられた多結晶シリコン層4とを備えている。この多結晶シリコン層4は、チャネル領域を含む1つ以上の板状のナノワイヤ領域3と、このナノワイヤ領域3の両側に形成されたソース領域8およびドレイン領域9とを有している。なお、図1においては、ナノワイヤ領域3は3個設けられ、これらのナノワイヤ領域3はそれぞれソース領域8およびドレイン領域9に接続されている。すなわち、ソース領域8およびドレイン領域9はこれらのナノワイヤ領域3の共通のソース領域およびドレイン領域となっている。そして、各ナノワイヤ領域3の、ソース領域8からドレイン領域9に向かう方向に沿った側面と上面の一部を覆うようにゲート絶縁膜5が設けられ、このゲート絶縁膜5を覆うようにゲート電極6が設けられている。このゲート電極6の、ソース領域側およびドレイン領域側の側部に絶縁体からなるゲート側壁7が設けられている。なお、ナノワイヤ領域3の外側で、ゲート側壁7およびゲート電極6で覆われていない領域は酸化膜2が露出している。このように構成されたナノワイヤトランジスタにおいては、ナノワイヤ領域3の、上部にゲート電極が形成されている領域がチャネル領域として動作する。チャネル領域は幅、すなわちゲート幅方向の長さが3nm~25nm程度、高さが3nm~40nm程度の板状構造ナノワイヤ構造を有している。多結晶シリコンからなるナノワイヤ領域3は、後述するように、非晶質化のための斜方から不純物のイオン注入が行われ、この斜方からのイオン注入時に注入された不純物イオンを多量に有している。このため、その含有する不純物イオンの密度単位体積当たりの不純物イオンの含有量は、多結晶シリコン層4における非ナノワイヤ領域ナノワイヤ領域以外の領域に含有されるイオン密度よりも大きい。次に、第1実施形態による半導体装置の製造方法について、図4乃至図9を参照して説明する。まず、図4に示すように、バルクシリコン基板1上に、酸化膜2、非晶質シリコン層12、およびハードマスク層13を、この順序で形成する。非晶質シリコン層12の厚さは3nm~40nm程度である。なお、非晶質シリコン層12の代わりに多結晶シリコン層を形成してもよい。この場合、後述する第一回目の熱処理が不要となる。続いて、図5および図6に示すように、公知のリソグラフィ技術を用いてハードマスク層13をパターニングしてハードマスク13aを形成し、このハードマスク13aを用いて非晶質シリコン層12をエッチングする。図5はエッチング後の上面図を示し、図6は図5に示す切断面C-Cで切断した断面図を示す。このエッチングにより、非晶質シリコン層12は、ゲート幅方向に狭くなった複数のナノワイヤ領域と、これらのナノワイヤ領域の両側にこれらのナノワイヤ領域に接続する幅の広い領域と、を有する非晶質シリコン層12aとなる。なお、非晶質シリコン層12aは、図5においては、ハードマスク13aに隠れて見えない状態となっている。すなわち、ハードマスク13aの下には非晶質シリコン層12aが存在している。板状の非晶質シリコン層のナノワイヤ領域の幅は3nm~25nm程度である。ハードマスク層の材料としてはシリコン酸化膜、シリコン窒化膜などを用いることができる。次に、第一回目の熱処理を行い、非晶質シリコン層12aの結晶化を行い、多結晶シリコン層を形成する。この第一回目の熱処理は、図4に示す非晶質シリコン層12を形成し、ハードマスク層13を形成する工程の直後に行ってもよい。熱処理条件としては、熱拡散炉での熱処理の場合、温度が400°C~1200°C、窒素雰囲気、時間は数ms~数十時間であることが好ましいが、レーザーアニールによって結晶化を行ってもよい。この第一回目の熱処理では、ナノワイヤ領域の結晶粒はランダムに形成された核から結晶成長されるため、小さな結晶粒のままである。続いて、図7に示すように、斜め上方から、すなわちナノワイヤ領域に接続する幅の広い領域の一方の領域から他方の領域に向かう方向に対して傾くとともにナノワイヤ領域の上面の法線に対して0度より大きく90度未満の角度で多結晶シリコン層に不純物イオンを注入する。多結晶シリコンからなるナノワイヤ領域3は、ハードマスク13aに上面を覆われているが、側面から不純物イオンがほぼ全体に注入されるため非晶質化される。一方、ソース領域8およびドレイン領域9となる領域は、幅が広い。このため、側面から注入された不純物イオンは、ソース領域8およびドレイン領域9となる領域の端のみに注入される。しかし、ソース領域8およびドレイン領域9となる領域の大部分は上面がハードマスク13aに覆われているため、不純物イオンは注入されない。そのため、ソース領域8およびドレイン領域9となる領域の端以外の大部分は非晶質化されない。この状態におけるナノワイヤ領域3と、ソース領域8およびドレイン領域9となる領域を上面から見た場合を図8に示す。ナノワイヤ領域3は全体が非晶質化されて、注入された不純物イオンを多く含んでいる。これに対して、ソース領域8およびドレイン領域9となる領域15は、端部21、22が非晶質化され、これらの端部21、22は注入された不純物イオンを多く含んでいる。しかし、領域15においては、端部21、22以外の領域にはほとんど不純物イオンが注入されないため、ナノワイヤ領域3、ソース領域8およびドレイン領域となる領域15の端部21、22に比べて不純物のイオン濃度単位体積当たりの不純物イオンの含有量は低い。そして、ソース領域8およびドレイン領域9となる領域15は、ナノワイヤ領域3に比べて体積的に非常に大きな領域であるため、注入された不純物イオンの平均濃度は、ナノワイヤ領域3に比べて低い。なお、非晶質化のための不純物イオン種としては、例えばGe、F、N、C、B、P、As、Ar、Siが挙げられる。注入条件としては、ナノワイヤ領域3の全体が非晶質化される条件であれば良く、例えば、不純物イオン種としてGe、注入角度が30度、加速エネルギーが10keV、イオン濃度が1×1015cm-2の条件が挙げられる。次に、第二回目の熱処理を行い、非晶質化されたナノワイヤ領域3の結晶化を行う。ソース領域8およびドレイン領域9となる領域の大部分は結晶化されたままなので、ナノワイヤ領域3の結晶化に関しては、ソース領域8およびドレイン領域9となる領域15の結晶を種とした結晶成長の方が、ナノワイヤ領域3の中でランダムに核が形成されて結晶成長する場合よりも早く進行する。この結果、ナノワイヤ領域3はソース領域8およびドレイン領域9となる領域15の結晶を種として結晶成長するので、結晶は図9の矢印に示す方向に従って成長する。このため、ナノワイヤ領域3においては、第一回目の熱処理後に比べて結晶粒が拡大される。続いて、ハードマスク13aを除去した後、ナノワイヤ領域3の側面と上面にゲート絶縁膜5を形成する。ここで、ゲート絶縁膜としては、シリコン酸化膜、シリコン酸窒化膜、高誘電率膜、あるいはシリコン酸化膜と高誘電率膜の積層膜が用いられる。続いて、ゲート絶縁膜5の上にゲート電極膜図示せずを形成し、さらにゲート電極膜上にゲート電極パターニング用マスク図示せずを形成し、このマスクを用いて、ゲート電極膜、ゲート絶縁膜をパターニングし、ゲート電極6形成する図1乃至図3参照。このパターニングにより、ナノワイヤ領域3の一部の領域にゲート電極6とゲート絶縁膜5が残される。しかし、ナノワイヤ領域3の他の領域と、ソース領域8およびドレイン領域となる領域におけるゲート電極6およびゲート絶縁膜5が除去され、それらの領域が露出する。ゲート電極としては、ポリSi、メタルシリサイド、TiN、W、またはTaC、あるいはポリSiと金属の積層膜が用いられる。次に、ゲート電極6の両側にゲート側壁7を形成する。ゲート側壁7の材料としては酸化膜、窒化膜あるいは酸化膜と窒化膜の積層膜などを用いることができる。続いて、露出している、ナノワイヤ領域3の他の領域と、ソース領域8およびドレイン領域9となる領域とに不純物のイオン注入を行い、ゲート側壁7の両側にソース領域8およびドレイン領域9を形成する。したがって、ナノワイヤ領域3の他の領域にも不純物のイオン注入が行われ、ナノワイヤ領域3の他の領域もソース領域およびドレイン領域の一部となる。なお、このイオン注入の前あるいは後に、ソース領域8およびドレイン領域9となる領域上に厚さ数十nmのシリコン層をエピタキシャル成長し、寄生抵抗の低減を図ってもよい。以後、通常のトランジスタの製造工程を行うことにより多結晶シリコンのナノワイヤトランジスタが完成する。なお、上述の説明においては、多結晶からなるナノワイヤ領域3の側面と上面にゲート絶縁膜5を形成するトライゲート構造を想定したが、ナノワイヤ領域3の側面のみにゲート絶縁膜5を形成するFin型FET構造、あるいはナノワイヤ領域3の上面および側面だけでなく下面にもゲート絶縁膜5を形成するゲートオールアラウンド構造を採用してもよい。Fin型FET構造の製造方法としては、ナノワイヤ領域3の上部にハードマスク13aを残した状態でゲート絶縁膜を形成した後は、上述の製造方法と同じ工程を行う。ゲートアラウンド構造の製造方法としては、ナノワイヤ領域3の下部の酸化膜2をフッ酸処理により除去し、その後ゲート絶縁膜を形成し、これ以降は、上述の製造方法と同じ工程を行う。以上説明したように、第1実施形態の半導体装置の製造方法によれば、多結晶からなるナノワイヤ領域、すなわちチャネル領域の結晶粒を拡大することができるため、ナノワイヤトランジスタの移動度及びオン電流を大きく向上させることができる。ここで、上述した製造方法によって製造されたナノワイヤトランジスタの性能向上を確認するために行った実験について述べる。上述の製造方法により、ナノワイヤ領域3の幅が約21nm、ナノワイヤ領域3の高さ多結晶シリコン層の厚さが約23nmの多結晶シリコンナノワイヤトランジスタを作製した。バルクシリコン基板1上に形成した酸化膜2の厚さは100nm、非晶質シリコン層の結晶化用熱処理は第一回目、第二回目ともに温度850°C、窒素雰囲気で1時間行った。非晶質化のための斜方からのイオン注入はGeイオンを加速電圧10keVの注入エネルギーで1×1015cm-2の濃度でシリコン基板1と垂直方向から30度の傾きで行った。非晶質化のための斜方からのイオン注入をした試料と、イオン注入しない試料を用意し、トランジスタの電気特性への影響を調べた。非晶質化のための不純物イオン注入の有無によるナノワイヤトランジスタのドレイン電流の累積度数分布の変化を測定した結果を図10a、10bに示す。なお、図10aは、n型ナノワイヤトランジスタの測定結果を示し、図10bはp型ナノワイヤトランジスタの測定結果を示す。測定したデバイスのゲート長は200nm、ナノワイヤの幅は21nmである。ドレイン電圧は10mVとし、ゲート電圧が3Vのときのドレイン電流の値を測定した。非晶質化のために斜方からの不純物のイオン注入と、ソース領域およびドレイン領域を種としたナノワイヤ領域3の結晶成長を行うことにより、ドレイン電流は平均としてn型トランジスタが約22、p型トランジスタが約6増加している。すなわち、n型トランジスタ、p型トランジスタともにドレイン電流が増加している。トランジスタの性能を向上させるには、ゲートに高い電圧を印加したときのドレイン電流オン電流を増加させるだけでなく、ゲートに電圧を印加しないときのドレイン電流オフ電流を低下させることも重要である。高いオン電流を保ちながらオフ電流を抑制するには、ゲート電圧を印加したときのドレイン電流の立ち上がりを急峻にすることが重要である。ドレイン電流の立ち上りの急峻さを示す指標となるのがS値サブスレショルドファクタである。S値が小さいほど電流の立ち上りが急峻であり、オフ電流が抑制できる。図11a、11bに、非晶質化イオン注入の有無によるナノワイヤトランジスタのS値の累積度数分布の変化を測定した結果を示す。なお、図11aは、n型ナノワイヤトランジスタの測定結果を示し、図11bはp型ナノワイヤトランジスタの測定結果を示す。非晶質化のための斜方からのイオン注入を行うことにより、n型トランジスタ、p型トランジスタともにS値が減少している。一般に、多結晶シリコンのトランジスタの電流値およびS値は、結晶粒界に存在するトラップへの電荷捕獲により劣化する、すなわち電流値の減少およびS値の増加が生じるとされる。したがって、非晶質化のための斜方からの不純物のイオン注入とソース領域およびドレイン領域の結晶を種としたナノワイヤ領域の結晶成長によって電流値の増加およびS値の減少は、結晶粒界中のトラップ密度が低下する、あるいは結晶粒界自体の数が減少するすなわち結晶粒のサイズが拡大することを示唆する。また、結晶粒界中のトラップ密度の低下、あるいは結晶粒界自体の数の減少によりデバイス間の特性ばらつきを抑制することができる。以上説明したように、第1実施形態によれば、オン電流を向上させ、オフ電流を低減させ、S値を減少させ、デバイス間の特性ばらつきを抑制することを実現することができる。また、第1実施形態においては、バルク基板を用いているため、SOI基板を用いて作製した単結晶シリコンのナノワイヤトランジスタに比べてコストは大幅に削減できる。なお、本実施形態においては、ナノワイヤ領域、ソース領域およびドレイン領域はSi層であったが、Ge層、SiC層、またはSiGe層を用いてもよい。第2実施形態第2実施形態による半導体装置を図12乃至図15に示す。この第2実施形態の半導体装置は、多結晶シリコンのナノワイヤトランジスタを備えている。このナノワイヤトランジスタの平面図を図12に示し、図12に示す切断面A-Aで切断した場合の断面図を図13に示し、図12に示す切断面B-Bで切断した場合の断面図を図14に示し、図12に示す切断面C-Cで切断した場合の断面図を図15に示す。なお、断面A-Aはゲート長方向の断面を示し、断面B-Bはゲート幅方向の断面を示す。本実施形態は、第1実施形態において、多結晶シリコン層を2つ以上積層した構造を有している。すなわち、ナノワイヤ領域が絶縁膜酸化膜を挟んで2つ以上積層された構造を有している。第2実施形態のナノワイヤトランジスタは、シリコン基板1上に設けられた酸化膜2と、この酸化膜2上に設けられた多結晶シリコン層4aと、多結晶シリコン層4a上に設けられた酸化膜16と、この酸化膜16上に設けられた多結晶シリコン層4bと、を備えている。多結晶シリコン層4aは、チャネル領域を含む1つ以上の板状のナノワイヤ領域3aと、このナノワイヤ領域3aの両側に形成されたソース領域8aおよびドレイン領域9aとを有している。なお、図12においては、ナノワイヤ領域3aは3個設けられ、これらのナノワイヤ領域3aはそれぞれソース領域8aおよびドレイン領域9aに接続されている。すなわち、ソース領域8aおよびドレイン領域9aはこれらのナノワイヤ領域3aの共通のソース領域およびドレイン領域となっている。また、多結晶シリコン層4bは、チャネル領域を含む1つ以上の板状のナノワイヤ領域3bと、このナノワイヤ領域3bの両側に形成されたソース領域8bおよびドレイン領域9bとを有している。なお、図12においては、ナノワイヤ領域3bは3個設けられ、これらのナノワイヤ領域3bはそれぞれソース領域8bおよびドレイン領域9bに接続されている。すなわち、ソース領域8bおよびドレイン領域9bはこれらのナノワイヤ領域3bの共通のソース領域およびドレイン領域となっている。なお、ナノワイヤ領域3b、ソース領域4b、およびドレイン領域4bはそれぞれ、ナノワイヤ領域3a、ソース領域4a、およびドレイン領域4aの直上に位置するように設けられている。そして、各ナノワイヤ領域3aのソース領域8aからドレイン領域9aに向かう方向に沿った側面と、各ナノワイヤ領域3bのソース領域8bからドレイン領域9bに向かう方向に沿った側面と、各ナノワイヤ領域3bの上面とにゲート絶縁膜5が設けられ図14参照、このゲート絶縁膜5を覆うようにゲート電極6が設けられている。このゲート電極6の、ソース領域側およびドレイン領域側の側部に絶縁体からなるゲート側壁7が設けられている図13、図14参照。そして、ナノワイヤ領域3a、3bにおける、ゲート側壁7およびゲート電極6で覆われていない領域のそれぞれの側面にまたがるとともに、ソース領域8a、8bのナノワイヤ領域側のそれぞれの側面にまたがるように、エピタキシャル成長されたシリコン層18が設けられている図12、図15参照。また、同様に、ドレイン領域9a、9bのナノワイヤ領域側のそれぞれの側面にまたがるように、エピタキシャル成長されたシリコン層18が設けられている図12、図15参照。このエピタキシャルシリコン層18によって、上下のソース領域8a、8bが電気的に接続されるとともに、上下のドレイン領域9a、9bが電気的に接続される。なお、エピタキシャル成長されたシリコン層18は、ナノワイヤ領域3bの上面と、ソース領域8bおよびドレイン領域9bの上面も覆っている図15参照。このように構成されたナノワイヤトランジスタにおいては、ナノワイヤ領域3a、3bの、上部にゲート電極が形成されている領域がチャネル領域として動作する。各ナノワイヤ領域におけるチャネル領域は、幅ゲート幅方向の長さが3nm~25nm程度、高さが3nm~40nm程度の板状構造ナノワイヤ構造を有している。そして第1実施形態の場合と同様に、多結晶シリコン層4aのナノワイヤ領域3aと、多結晶シリコン層4bのナノワイヤ領域3bとは非晶質化のための斜方からの不純物のイオン注入時に注入される不純物イオンを多量に有しており、その含有する不純物のイオン密度は、多結晶シリコン層4aと多結晶シリコン層4bの非ナノワイヤ領域に含有する不純物のイオン密度よりも大きい。次に、第2実施形態による半導体装置の製造方法について図16乃至図19を参照して説明する。まず、図16に示すように、バルクシリコン基板1上に、酸化膜2、非晶質シリコン層12、酸化膜16、非晶質シリコン層19、およびハードマスク層13を、この順序で形成する。非晶質シリコン層12および非晶質シリコン層19の厚さは3nm~40nm程度である。なお、非晶質シリコン層の代わりに多結晶シリコン層を形成しても良い。この場合、後述する第一回目の熱処理が不要となる。続いて、図17および図18に示すように、公知のリソグラフィ技術を用いてハードマスク層13をパターニングしてハードマスク13aを形成し、このハードマスク13aを用いて非晶質シリコン層19、酸化膜16、非晶質シリコン層12をエッチングする。図17はエッチング後の上面図を示し、図18は図17に示す切断面D-Dで切断した断面図を示す。このエッチングにより、非晶質シリコン層12および非晶質シリコン層19はそれぞれ、ゲート幅方向に狭くなった複数のナノワイヤ領域3a、3bと、これらのナノワイヤ領域3a、3bの両側にこれらのナノワイヤ領域に接続する幅の広い領域と、を有する非晶質シリコン層12aおよび非晶質シリコン層19aとなる。また、上記エッチングにより、酸化膜16はパターニングされた酸化膜16aとなる。なお、非晶質シリコン層12aおよび非晶質シリコン層19aは、図17においては、ハードマスク13aに隠れて見えない状態となっている。ナノワイヤ領域3a、3bのそれぞれの幅は3nm~25nm程度である。ハードマスク13aとしてはシリコン酸化膜、シリコン窒化膜などを用いることができる。次に、第一回目の熱処理を施し、非晶質シリコン層12a、非晶質シリコン層19aの結晶化を行い、多結晶シリコン層を形成する。この第一回目の熱処理は、図16に示す非晶質シリコン層12および非晶質シリコン層19を形成し、ハードマスク層13を形成する工程の直後に行ってもよい。熱処理条件としては、温度が400°C~1200°C、窒素雰囲気、時間が数ms~数十時間であることが好ましいが、レーザーアニールによる結晶化を行ってよい。この第一回目の熱処理では、ナノワイヤ領域3aとナノワイヤ領域3bの結晶粒はランダムに形成された核から結晶成長されるため、小さな結晶粒のままである。続いて、図19に示すように、斜め上方から、すなわちナノワイヤ領域に接続する幅の広い領域の一方の領域から他方の領域に向かう方向に対して傾くとともにナノワイヤ領域の上面の法線に対して0度より大きく90度未満の角度で多結晶シリコン層に不純物イオンを注入する。多結晶シリコンからなるナノワイヤ領域3a、3bは、それぞれハードマスク層13a、酸化膜16aに上面を覆われているが、側面から不純物イオンがほぼ全体に注入されるため非晶質化される。一方、下段の多結晶シリコンからなるソース領域8aおよびドレイン領域9aとなる領域と、上段の多結晶シリコンからなるソース領域8bおよびドレイン領域9bとなる領域は、幅が広い。このため、第1実施形態で説明したと同様に、側面から注入された不純物イオンはソース領域およびドレイン領域となる領域の端のみに注入される。しかし、ソース領域およびドレイン領域となる領域の大部分はハードマスク13a、酸化膜16aに覆われているため、不純物イオンが注入されない。そのため、第1実施形態で説明したと同様に、多結晶シリコンからなるソース領域8aおよびドレイン領域9aとなる領域と、多結晶シリコンからなるソース領域8bおよびドレイン領域9bとなる領域の大部分とは、非晶質化されない。したがって、第1実施形態で説明したと同様に、ソース領域およびドレイン領域となる領域は、注入された不純物イオンの平均濃度は、ナノワイヤ領域に比べて低い。非晶質化のための不純物イオン種としてはGe、F、N、C、B、P、As、Ar、Siが例として挙げられる。注入条件としては、ナノワイヤ領域の全体が非晶質化される条件であればよく、例えば、不純物イオン種としてGe、注入角度が30度、加速エネルギーが10keV、イオン濃度が1×1015cm-2の条件が挙げられる。次に、第二回目の熱処理を行い、非晶質化されたナノワイヤ領域3a、3bの結晶化を行う。ソース領域8a、8bおよびドレイン領域9a、9bの大部分は結晶化されたままなので、ナノワイヤ領域3a、3bの結晶化はソース領域8a、8bおよびドレイン領域9a、9bの結晶を種とした結晶成長の方が、ナノワイヤ領域3a、3bの中でランダムに核を形成、結晶成長するよりも早く進行する。この結果、第1実施形態で説明した図9に示すように、ナノワイヤ領域3a、3bはソース領域8a、8bおよびドレイン領域9a、9bの結晶を種として結晶成長するため結晶粒が拡大される。続いてハードマスク13aを除去した後、ナノワイヤ領域3aの側面と、ナノワイヤ領域3bの側面と上面にゲート絶縁膜5を形成する。ここでゲート絶縁膜5としては、シリコン酸化膜、シリコン酸窒化膜、高誘電率膜、あるいはシリコン酸化膜と高誘電率膜の積層膜が用いられる。続いて、ゲート絶縁膜5の上にゲート電極6を形成し、さらにゲート電極6上にゲート電極パターニング用のマスクを形成し、このマスクを用いて、ゲート電極、ゲート絶縁膜をパターニングし、ゲート電極6を形成する図12乃至図14参照。このパターニングにより、ナノワイヤ領域3b、3aの一部の領域にゲート電極6と、ゲート絶縁膜5が残される。ゲート電極としては、ポリSi、メタルシリサイド、TiN、W、またはTaC、あるいはポリSiと金属の積層膜を用いることができる。次に、ハードマスク13aを除去した後、ゲート電極6の両側にゲート側壁7を形成する。ゲート側壁の材料としては酸化膜、窒化膜あるいは酸化膜と窒化膜の積層膜などを用いることができる。次に、ゲート側壁7の外側の領域、すなわち、ゲート電極6に覆われていないナノワイヤ領域およびソース領域およびドレイン領域となる領域に、厚さが数十nmのシリコン層18をエピタキシャル成長で形成する。これにより、上下のソース領域8a、8bとなる領域が電気的に接続されるとともに、上下のドレイン領域9a、9bとなる領域が電気的に接続される。なお、シリコン層18として、不純物をドープしたシリコン層をエピタキシャル成長により形成すれば、後述するイオン注入工程を省略してソース領域およびドレイン領域を形成することも可能である。また、エピタキシャル成長を行わずに、配線工程で上下のソース領域8a、8bとなる領域を電気的に接続するとともに、上下のドレイン領域9a、9bとなる領域を電気的に接続するようにしてもよい。次に、ゲート電極6に覆われていないナノワイヤ領域およびソース領域およびドレイン領域となる領域ならびにエピタキシャル成長で形成したシリコン層18にイオン注入を行い、ソース領域8a、8bおよびドレイン領域9a、9bを形成する。以後、通常のトランジスタ製造工程を行うことにより多結晶シリコンのナノワイヤトランジスタが完成する。なお、上述の説明においては、2層の多結晶シリコン層を想定していたが、3層以上の多結晶シリコン層の間に絶縁膜を挟んで積層した構造を有する場合でも、同様の製造方法によって作製可能である。第2実施形態によれば、第1実施形態と同様に、多結晶シリコンからなるナノワイヤ領域の結晶粒を拡大することが可能となるため、ナノワイヤトランジスタの移動度およびオン電流を大きく向上させることができる。また、第2実施形態によれば、第1実施形態と同様に、多結晶シリコンからなるナノワイヤ領域における結晶粒界中のトラップ密度が低下させること、あるいは結晶粒が拡大することにより、n型ナノワイヤトランジスタおよびp型ナノワイヤトランジスタのS値が低下し、オフ電流を減少させることができるとともに特性のデバイス間のばらつきを低減することができる。また、第2実施形態によれば、多結晶シリコン層を積層方向に複数段積層するため、占有する基板の面積を増やすことなく、ナノワイヤトランジスタの電流量性能を増やすことができる。第2実施形態では、バルク基板を用いているため、SOI基板を用いて作製した単結晶シリコンのナノワイヤトランジスタに比べてコストを大幅に削減することができる。なお、本実施形態においては、ナノワイヤ領域、ソース領域およびドレイン領域はSi層であったが、Ge層、SiC層、またはSiGe層を用いてもよい。バルク基板上に単結晶シリコンゲルマニウム層と単結晶シリコン層を交互にエピタキシャル成長で形成して積層化し、後でシリコンゲルマニウム層を選択的に除去した領域にゲート電極を埋め込んで積層の単結晶シリコンのナノワイヤトランジスタを作製する手法も考えられるが、シリコンゲルマニウム層の選択除去のための工程が複雑化するとともに、ゲルマニウムのシリコンチャネル中への拡散による特性劣化界面準位密度増大などの問題がある。これに対して、第2実施形態では、製造工程がよりシンプルであり、かつゲルマニウムによる特性劣化も生じない。第2実施形態で説明した製造方法は、大容量の積層NANDフラッシュメモリにも適用できる。この場合、読み出し電流の向上、オフリーク電流の低減、素子間のばらつきの低減が可能となる。第3実施形態第3実施形態の半導体装置について、図20乃至図23および図1を参照して説明する。第1実施形態の半導体装置においては、ハードマスクを用いて非晶質シリコンをエッチングした後におけるナノワイヤ領域3の形状は、ソース領域8およびドレイン領域9のうちの両方の領域に接続する対称構造を有していた。第3実施形態の半導体装置においては、ハードマスクを用いて非晶質シリコンをエッチングした後におけるナノワイヤ領域3の形状がソース領域8およびドレイン領域9のうちの一方の領域に接続する非対称構造を有している。この非対称構造においては、非晶質化後の熱処理によるナノワイヤ領域3の結晶成長は、ソース領域およびドレイン領域のうちの一方のみからの種結晶によって形成される。以下、第3実施形態の半導体装置の製造方法について説明する。まず、第1実施形態と同様に、図4に示すように、バルクシリコン基板1上に、酸化膜2、非晶質シリコン層12、およびハードマスク層13をこの順序で形成する。非晶質シリコン層12の厚さは3nm~40nm程度である。なお、非晶質シリコン層の代わりに多結晶シリコン層を形成してもよい。次に、図20および図21に示すように、公知のリソグラフィ技術を用いて、ハードマスク層13をパターニングしてハードマスク13aを形成し、このハードマスク13aを用いて非晶質シリコン層12をエッチングする。図20はエッチング後の上面図を示し、図21は図20に示す切断面A-Aで切断した断面図を示す。このエッチングにより、非晶質シリコン層12は、ゲート幅方向に狭くなった複数のナノワイヤ領域3と、ソース領域およびドレイン領域となる幅の広い領域とを有する非晶質シリコン層12aとなる。しかし、本実施形態において用いられるハードマスク13aは、図20に示すように、複数のナノワイヤ領域となる領域は、ソース領域となる領域とは接続されるが、ドレイン領域となる領域とは接続されない平面形状を有している。このため、上記エッチングにより形成された複数のナノワイヤ領域3も、ソース領域となる領域とは接続されるが、ドレイン領域となる領域とは接続されない構造となる。なお、複数のナノワイヤ領域3はソース領域となる領域とは接続されないが、ドレイン領域となる領域とは接続される構造であってよい。図20においては、ナノワイヤ領域3、ソース領域およびドレイン領域となる領域は、ともに、ハードマスク13aに隠れて見えない状態となっている。ナノワイヤ領域の幅は3nm~25nm程度である。ハードマスクとしてはシリコン酸化膜、シリコン窒化膜などを用いることができる。続いて、第一回目の熱処理を行い、非晶質シリコン層12aの結晶化を行う。熱処理を行う工程は図7の段階でもよい。熱処理条件としては、例えば、温度が400°C~1200°C、窒素雰囲気、時間が数ms~数十時間であることが好ましいが、レーザーアニールによって結晶化を行ってもよい。ここではナノワイヤ領域3の結晶粒はランダムに形成された核から結晶成長されるため、小さな結晶粒のままである。続いて、図22に示すように、斜め上方から、すなわち上記幅の広い領域の一方の領域から他方の領域に向かう方向に対して傾くとともにナノワイヤ領域の上面の法線に対して0度より大きく90度未満の角度でナノワイヤ領域3に不純物イオンを注入する。第1実施形態で説明したと同様に、ナノワイヤ領域3は、ハードマスク13aに上面を覆われているが、側面から不純物イオンがほぼ全体に注入されるため、非晶質化される。一方、ソース領域およびドレイン領域となる領域は幅が広いため、側面から注入された不純物イオンは、ソース領域およびドレイン領域となる領域の端のみに注入され、ソース領域およびドレイン領域となる領域の大部分はハードマスク13aに覆われているため、不純物イオン注入されない。そのため、ソース領域およびドレイン領域となる領域は、端以外の大部分は非晶質化されない。したがって、ソース領域およびドレイン領域となる領域は、注入された不純物イオンの平均濃度は、ナノワイヤ領域3に比べて低い。非晶質化のための不純物イオン種としては、例えばGe、F、N、C、B、P、As、Ar、Siが例として挙げられる。注入条件としては、ナノワイヤ領域3の全体が非晶質化される条件であればよく、例えば、不純物イオン種としてGe、注入角度が30度、加速エネルギーが10keV、イオン濃度が1×1015cm-2の条件が挙げられる。続いて、第二回目の熱処理を施し、非晶質化されたナノワイヤ領域3の結晶化を行う。ソース領域およびドレイン領域となる領域の大部分は結晶化されたままなので、本実施形態においては、ナノワイヤ領域3の結晶化はソース領域8の結晶を種とした結晶成長の方が、シリコンナノワイヤ4の中でランダムに核を形成、結晶成長するよりも早く進行する。この結果、図23の矢印に示すように、ナノワイヤ領域3はソース領域8となる領域の結晶を種として結晶成長し、結晶粒のサイズが拡大される。続いて、ハードマスク層12を除去した後、ナノワイヤ領域3の側面と上面にゲート絶縁膜5を形成する。ここでゲート絶縁膜としては、シリコン酸化膜、シリコン酸窒化膜、高誘電率膜、あるいはシリコン酸化膜と高誘電率膜の積層膜を用いることができる。続いて、ゲート絶縁膜5の上にゲート電極6を形成し、さらにゲート電極6上にゲート電極パターニング用ハードマスク層図示せずを形成し、このマスクを用いて、ゲート電極、ゲート絶縁膜をパターニングしゲート電極6を形成する。このパターニングにより、ナノワイヤ領域3の一部の領域にゲート電極6とゲート絶縁膜5が残される。しかし、ナノワイヤ領域3の他の領域と、ソース領域8およびドレイン領域となる領域におけるゲート電極6およびゲート絶縁膜5が除去され、それらの領域が露出する。ゲート電極としては、ポリSi、メタルシリサイド、TiN、W、TaC、あるいはポリSiと金属の積層膜が用いられる。続いて、ゲート電極6の両側にゲート側壁7を形成する。ここで、ゲート側壁の材料としては酸化膜、窒化膜あるいは酸化膜と窒化膜の積層膜などを用いることができる。次に、第2実施形態と同様に、ゲート側壁7の外側の領域、すなわち、ゲート電極6に覆われていないナノワイヤ領域およびソース領域およびドレイン領域となる領域に、厚さが数十nmのシリコン層をエピタキシャル成長で形成する。これにより、ナノワイヤ領域3とドレイン領域9となる領域とが電気的に接続される。なお、シリコン層として、不純物をドープしたシリコン層をエピタキシャル成長により形成すれば、後述するイオン注入工程を省略してソース領域およびドレイン領域を形成することも可能である。また、エピタキシャル成長を行わずに、配線工程で、ナノワイヤ領域とドレイン領域9となる領域とを電気的に接続するようにしてもよい。次に、ゲート側壁7の外側の領域、すなわち、ゲート電極6に覆われていないナノワイヤ領域と、ソース領域およびドレイン領域となる領域と、エピタキシャル成長で形成したシリコン層に、イオン注入を行い、ソース領域8およびドレイン領域9を形成する図1参照。以後、通常のトランジスタ製造工程を行うことにより多結晶シリコンのナノワイヤトランジスタが完成する。なお、上述の説明においては、多結晶からなるナノワイヤ領域3の側面と上面にゲート絶縁膜5を形成するトライゲート構造を想定したが、ナノワイヤ領域3の側面のみにゲート絶縁膜5を形成するFin型FET構造、あるいはナノワイヤ領域3の上面および側面だけでなく下面にもゲート絶縁膜5を形成するゲートオールアラウンド構造を採用してもよい。Fin型FET構造の製造方法としては、ナノワイヤ領域3の上部にハードマスク13aを残した状態でゲート絶縁膜を形成した後は、上述の製造方法と同じ工程を行う。ゲートアラウンド構造の製造方法としては、ナノワイヤ領域3の下部の酸化膜2をフッ酸処理により除去し、その後ゲート絶縁膜を形成し、これ以降は、上述の製造方法と同じ工程を行う。以上説明したように、第1実施形態によれば、多結晶からなるナノワイヤ領域、すなわちチャネル領域の結晶粒を拡大することができるため、ナノワイヤトランジスタの移動度およびオン電流を大きく向上させることができる。また、第3実施形態においては、ソース領域およびドレイン領域の一方のみから結晶成長するため、ソース領域とドレイン領域の双方向から結晶成長する場合に生じる中央付近の結晶粒界が生じない。また、第3実施形態も、第1実施形態と同様に、オン電流を向上させ、オフ電流を低減させ、S値を減少させ、デバイス間の特性ばらつきを抑制することを実現することができる。また、第3実施形態においては、バルク基板を用いているため、SOI基板を用いて作製した単結晶シリコンのナノワイヤトランジスタに比べてコストは大幅に削減できる。なお、第3実施形態においては、ナノワイヤ領域、ソース領域およびドレイン領域はSi層であったが、Ge層、SiC層、またはSiGe層を用いてもよい。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。