第1ノード及び第2ノードを有する抵抗変化型メモリ素子と、前記抵抗変化型メモリ素子の第1ノードに接続された第1選択線と、前記抵抗変化型メモリ素子の第2ノードに接続された第2選択線とを有し、前記抵抗変化型メモリ素子は、前記第1及び第2ノード間に順方向及び逆方向のバイアス電圧を印加して、データのセット及びリセットを行う半導体記憶装置であって、設定参照電位と前記抵抗変化型メモリ素子の抵抗値によって生じる電位との電位差を増幅するセンスアンプと、前記センスアンプを増幅動作させる増幅制御手段と、前記抵抗変化型メモリ素子へのデータのセット又はリセット動作を開始すると共に、前記センスアンプの出力信号を受け、この受けた出力信号に応じて前記データのセット及びリセット動作を停止する書込手段とを備えたことを特徴とする半導体記憶装置。前記請求項1記載の半導体記憶装置において、前記センスアンプは、データ読出時に使用するデータ読み出し用センスアンプが兼用され、更に、前記設定参照電位を、データ書込時のセット用の参照電位、リセット用の参照電位、及びデータ読出時の参照電位とに別々に生成するセット用、リセット用及びデータ読出用の参照電位生成手段を備えたことを特徴とする半導体記憶装置。前記請求項2記載の半導体記憶装置において、前記書込手段は、前記データ読み出し用センスアンプの出力信号に応じて、前記データのセット及びリセット動作を停止することを特徴とする半導体記憶装置。前記請求項2記載の半導体記憶装置において、前記データ読み出し用センスアンプの出力信号を外部へ出力する読出データ出力回路を有し、前記書込手段は、前記データ読み出し用センスアンプの出力信号を前記読出データ出力回路を介して受け、データ書込のセット時及びリセット時に、前記データ読み出し用センスアンプ及び前記読出データ出力回路は、データ読出動作と同一のタイミングで起動されることを特徴とする半導体記憶装置。前記請求項2記載の半導体記憶装置において、前記データ書込のセット用、リセット用、及びデータ読出用の3つの参照電位生成手段は、データ書込のセット時、リセット時及びデータ読出時に、そのデータ書込又は読出対象の抵抗変化型メモリ素子に流れる電流経路と同一の電流経路を持つと共に、その電流経路に電圧分圧用の複数個の抵抗素子を持ち、セットコマンド、リセットコマンド及び読出コマンドに基づいて選択されることを特徴とする半導体記憶装置。前記請求項1記載の半導体記憶装置において、前記設定参照電位を発生する参照電位発生回路を備え前記参照電位発生回路は、データ書込に使用する電源にソースが接続された第1のPチャネルトランジスタと、データ読出に使用する電源にソースが接続された第2のPチャネルトランジスタと、前記第1及び第2のPチャネルトランジスタに共通に接続された電圧分圧用の複数の抵抗素子と、前記第1及び第2のPチャネルトランジスタの一方を選択する選択手段とを備えたことを特徴とする半導体記憶装置。前記請求項1記載の半導体記憶装置において、前記増幅制御手段は、第1の状態において、前記センスアンプを常時増幅動作させ、前記書込手段は、第2の状態において、前記抵抗変化型メモリ素子へのデータのセット又はリセット動作を開始すると共に、前記センスアンプの出力信号を受け、この受けた出力信号に応じて前記データのセット及びリセット動作を停止することを特徴とする半導体記憶装置。前記請求項7記載の半導体記憶装置において、前記第1の状態は、データの書込時であり、前記第2の状態は、データ書込のセット時又はリセット時であることを特徴とする半導体記憶装置。しかしながら、前記従来の抵抗変化型メモリでは、バイアス電圧として±の両極性の電圧を使用するため、次の問題がある。図2は、従来の半導体記憶装置のデータ書き込み時セット、リセットのバイアス電圧の印加状態を示す。同図において、203は抵抗変化型メモリ素子、201は前記抵抗変化型メモリ素子203の一方の端子、202は前記抵抗変化型メモリ素子203の他方の端子、204は前記抵抗変化型メモリ素子203のセット時にセットバイアス電圧をかけた状態の印加状態であり、205は前記抵抗変化型メモリ素子203のリセット時にリセットバイアス電圧をかけた状態の印加状態である。同図から理解されるように、抵抗変化型メモリ素子203のデータ書き込み時のセットやリセットを行うのに必要なそのメモリ素子203の両端子201、202間の電位差が設定値Vdであるとして説明すると、他方の端子202が常に接地電位GNDである一方、一方の端子201はセット時には正値の設定値Vdが印加され、リセット時には負値の設定値-Vdが印加されて、この端子201の電位は正電圧Vdと負電圧-Vdとの間を遷移することになる。この場合には、この端子201の電圧の遷移は2×Vdとなって、高い振幅差を必要とし、且つ負値の設定値-Vdを発生させる負電位発生回路が必要となる。しかし、実際の半導体デバイスでは、ツインウエル等の場合には、負電位の発生は許されず、この技術の採用は困難である。そこで、負電位発生回路を必要としない構成として、例えば、固定電位の端子202の電圧を正電圧Vdに設定することが考えられるが、一方の端子201の電圧は、2×Vdの昇圧電圧と接地電圧GNDとの2種類となり、端子201の電圧振幅はやはり前記と同様に2×Vdの大きな振幅となる。しかも、その電位を内部発生した場合でもその昇圧電位発生回路の電流供給が小能力となる傾向となって、書き込み時のビット数が少なく制限されるなどの欠点が生じる。本発明は、かかる点に鑑みてなされたものであり、その目的は、抵抗変化型メモリ素子を有する半導体記憶装置において、データ書き込みに必要なメモリ素子両端子間の電位差を設定値Vdとして、そのメモリ素子の各端子の電圧振幅を前記設定値Vdに制限しながら、そのメモリ素子へのデータの書き込みや読み出しを高速に行い得るようにすることにある。前記の目的を達成するために、本発明では、設定電圧Vdなどの高電位と接地電位などの低電位とを用意し、この高電位と低電位との2種のみを用いて抵抗変化型メモリ素子の両端子に所定値のバイアス電圧を順方向と逆方向とに印加する構成を採用しながら、更にデータ読出時のデータ読み出しを高速に行うようにする。具体的に、請求項1記載の発明の半導体記憶装置は、第1ノード及び第2ノードを有する抵抗変化型メモリ素子と、前記抵抗変化型メモリ素子の第1ノードに接続された第1選択線と、前記抵抗変化型メモリ素子の第2ノードに接続された第2選択線とを有し、前記抵抗変化型メモリ素子は、前記第1及び第2ノード間に順方向及び逆方向のバイアス電圧を印加して、データのセット及びリセットを行う半導体記憶装置であって、設定参照電位と前記抵抗変化型メモリ素子の抵抗値によって生じる電位との電位差を増幅するセンスアンプと、前記センスアンプを増幅動作させる増幅制御手段と、前記抵抗変化型メモリ素子へのデータのセット又はリセット動作を開始すると共に、前記センスアンプの出力信号を受け、この受けた出力信号に応じて前記データのセット及びリセット動作を停止する書込手段とを備えたことを特徴とする。請求項2記載の発明は、前記請求項1記載の半導体記憶装置において、前記センスアンプは、データ読出時に使用するデータ読み出し用センスアンプが兼用され、更に、前記設定参照電位を、データ書込時のセット用の参照電位、リセット用の参照電位、及びデータ読出時の参照電位とに別々に生成するセット用、リセット用及びデータ読出用の参照電位生成手段を備えたことを特徴とする。請求項3記載の発明は、前記請求項2記載の半導体記憶装置において、前記書込手段は、前記データ読み出し用センスアンプの出力信号に応じて、前記データのセット及びリセット動作を停止することを特徴とする。請求項4記載の発明は、前記請求項2記載の半導体記憶装置において、前記データ読み出し用センスアンプの出力信号を外部へ出力する読出データ出力回路を有し、前記書込手段は、前記データ読み出し用センスアンプの出力信号を前記読出データ出力回路を介して受け、データ書込のセット時及びリセット時に、前記データ読み出し用センスアンプ及び前記読出データ出力回路は、データ読出動作と同一のタイミングで起動されることを特徴とする。請求項5記載の発明は、前記請求項2記載の半導体記憶装置において、前記データ書込のセット用、リセット用、及びデータ読出用の3つの参照電位生成手段は、データ書込のセット時、リセット時及びデータ読出時に、そのデータ書込又は読出対象の抵抗変化型メモリ素子に流れる電流経路と同一の電流経路を持つと共に、その電流経路に電圧分圧用の複数個の抵抗素子を持ち、セットコマンド、リセットコマンド及び読出コマンドに基づいて選択されることを特徴とする。請求項6記載の発明は、前記請求項1記載の半導体記憶装置において、前記設定参照電位を発生する参照電位発生回路を備え前記参照電位発生回路は、データ書込に使用する電源にソースが接続された第1のPチャネルトランジスタと、データ読出に使用する電源にソースが接続された第2のPチャネルトランジスタと、前記第1及び第2のPチャネルトランジスタに共通に接続された電圧分圧用の複数の抵抗素子と、前記第1及び第2のPチャネルトランジスタの一方を選択する選択手段とを備えたことを特徴とする。請求項7記載の発明は、前記請求項1記載の半導体記憶装置において、前記増幅制御手段は、第1の状態において、前記センスアンプを常時増幅動作させ、前記書込手段は、第2の状態において、前記抵抗変化型メモリ素子へのデータのセット又はリセット動作を開始すると共に、前記センスアンプの出力信号を受け、この受けた出力信号に応じて前記データのセット及びリセット動作を停止することを特徴とする。請求項8記載の発明は、前記請求項7記載の半導体記憶装置において、前記第1の状態は、データの書込時であり、前記第2の状態は、データ書込のセット時又はリセット時であることを特徴とする。以上により、請求項1~8記載の発明では、データ書込に必要な電位を設定電圧Vdとした場合に、抵抗変化型メモリ素子の第1及び第2ノード間の電位差をVd又は-Vdに固定化する際に、各ノードの電圧振幅はビット線にかける設定電圧Vdのみとなるので、余計に書き込み電位を生成することが必要ない。また、スタンバイ時には、抵抗変化型メモリ素子の第1及び第2ノードは、所定電位にプリチャージされるので、不用意なバイアス電圧がかかることがなく、Disturb等による抵抗変化の発生を有効に抑制できると共に、スタンバイ時からデータ読み出し時に移行した際には、プリチャージ電位がそのままデータ読出し電位となるので、プリチャージ電位とは異なる電位をデータ読出電位に設定する場合と比較して、第1及び第2ノードに不要なバイアス電圧を印加する必要がなく、読出動作の高速化が可能であると共に、制御も簡単になる。特に、請求項1記載の発明では、データ書込時には、センスアンプを常時増幅動作させておき、データ書込対象の抵抗変化型メモリ素子の抵抗値変化に基づくセンスアンプの出力変化に基づいてそのデータ書込動作を停止するので、データ書込の完了と同時にそのデータ書込動作を停止することができ、データ書込時間の短縮が可能である。しかも、多値などのように抵抗変化型メモリ素子のデータ消去後の抵抗値に精度を要する場合などでは、その抵抗値のレベル制御を容易に且つ自動で行うことが可能である。また、請求項2記載の発明では、データ書込完了検出用のセンスアンプを別途用意する必要がなく、小面積化に寄与する。また、セット及びリセットの各コマンドに応じたセンスアンプの参照電位を列方向に選択された活性ビット中の行方向の特定ビットに対して供給することができる。更に、請求項3記載の発明では、データ読み出し用センスアンプの出力信号を用いてデータ書込動作の停止制御を行っているので、その停止制御用に新たな信号を生成する必要がない。加えて、請求項4記載の発明では、既に備えるデータ読み出し用センスアンプ及び読出データ出力回路をデータ書込完了の検出用に利用する際に、そのデータ書込時での起動タイミングを読み出しタイミングと同一タイミングに設定しているので、タイミング発生に関わる余分な回路を付加する必要がない。加えて、請求項5記載の発明では、書込又は読出対象の抵抗変化型メモリ素子からのデータの書込又は読出しに際し、その書込又は読出し電圧の変動に対応してセンスアンプの参照電位を可変にできるので、その抵抗変化型メモリ素子に流れる電流の経路に位置するトランジスタの製造プロセスのばらつきを吸収できる。また、請求項6記載の発明では、書込電圧と読出電圧との差電圧に応じてセンスアンプの参照電位を相対変化させたので、より簡便な構成でセンスアンプの参照電位を発生させることができる。以上説明したように、請求項1~8記載の発明によれば、抵抗変化型メモリ素子を備えた半導体記憶装置において、データ書込の完了と同時にそのデータ書込動作を停止でき、データ書込時間の短縮を図ることができる。以下、本発明の実施形態について図面を参照しながら説明する。尚、説明を簡便にするため、以下の事項を定義する。以下の説明では、セットとは、抵抗変化型メモリ素子の抵抗値を上昇させて、不揮発性半導体記憶装置の出力としてLowレベルを出力する動作を言い、リセットとは、抵抗変化型メモリ素子の抵抗値を低下させて、半導体記憶装置の出力としてHighレベルを出力する動作を言うと定義する。また、抵抗変化型メモリ素子のビット線側に繋がる端子を高電位とする場合をセットと言い、逆に低電位とする場合をリセットと言う。また、データ書き込みに使用する電位を設定値Vdとし、読み出しに使用する電位を読み出し電位Vpとして記述する。第1の実施形態以下、本発明の第1の実施形態に係る半導体記憶装置を説明する。本実施形態では、先ず、抵抗変化型メモリ素子へのデータ書き込み時において、セット動作とリセット動作とを最初に説明する。図1は、本半導体記憶装置に備える抵抗変化型メモリ素子と、その書き込み動作時でのバイアス電圧の印加状態を示す。同図において、103は抵抗変化型メモリ素子、101は前記抵抗変化型メモリ素子103の一方の端子第1ノード、102は前記抵抗変化型メモリ素子103の他方の端子第2ノード、104は同メモリ素子103へのデータ書込のセット時に順方向のバイアス電圧をかけた印加状態、105は同メモリ素子103へのデータ書込のリセット時に逆方向のバイアス電圧をかけた印加状態を示す。図1の抵抗変化型メモリ素子103において、データ書き込みに必要な両端子101、102間の電位差を設定値Vdとすると、スタンバイ時本実施形態では、多数の抵抗変化型メモリ素子を備えたメモリセルアレイ内の全ての抵抗変化型メモリ素子が選択されていない状態の他、自己の抵抗変化型メモリ素子は選択されていないが他の抵抗変化型メモリ素子は選択されている非選択時を含むものとするには、両端子101、102は設定値Vdよりも小さな基準電位Vpにプリチャージされる。セット時には、端子101を設定値Vdにし、他方の端子102をGND電位とし、これにより、他方の端子102のGND電位を基準としてメモリ素子103の両端子間に設定電圧Vdの順方向のバイアス電圧を印加する。一方、リセット時には、前記セット時とは逆に、端子101をGND電位とし、他方の端子102を設定値Vdに設定し、これにより、端子102の設定電圧Vdを基準としてメモリ素子103の両端子間に負値の設定電圧-Vdの逆方向のバイアス電圧を印加する。図4は、本実施形態の半導体集積回路の要部構成を示す。同図において、1個のメモリセルである抵抗変化型メモリ素子403は、バイアス電圧の順方向印加又は逆方向印加に応じて抵抗値が変化するメモリ素子本体Mと、ワード線行選択線WLの電位をゲート電位とするNchトランジスタより成る選択トランジスタTsとが接続されて成っている。前記抵抗変化型メモリ素子403はビット線列選択線BLに接続されると共に、選択トランジスタTsのソースはソース線SLと結合されている。この抵抗変化型メモリ素子403は、同図では1個しか図示しないが、ワード線WL及びビット線BL方向に行列に多数個配置されている。図4において、401はビット線書込バイアス発生回路、402はビット線プリチャージ回路、407はソース線書込バイアス発生回路、406はソース線プリチャージ回路、405は読み出しバイアス発生回路である。404はセンスアンプであって、センスアンプ起動信号SAEによって設定参照電位Vrefと抵抗変化型メモリ素子403の出力電位との電位差を増幅し、出力信号IDOを出力する。前記ビット線プリチャージ回路402及びソース線プリチャージ回路406によりプリチャージ手段420を構成する。また、前記ビット線書込バイアス発生回路401及びソース線書込バイアス発生回路407によりバイアス印加手段421を構成し、前記ビット線プリチャージ回路402及び読み出しバイアス回路405により読出手段422を構成する。前記図4の回路のリセット動作時の波形図を図10に示す。同図において、Stanby時、相補の信号ST、/STは各々Low、Highレベルであり、他の相補の信号RST、/RSTは各々Low、Highレベルにあって、ビット線書込バイアス回路401及びソース線書込バイアス発生回路407はカットオフ状態で停止している。一方、2つの信号BLP、SLPはLowレベルであり、ビット線プリチャージ回路402及びソース線プリチャージ回路406は、内部のPchトランジスタがON動作して、ビット線BL及びソース線SLの各電位をプリチャージ電位Vpにプリチャージしている。その後、リセット時になると、図4の相補の信号RST、/RSTでは、信号RSTがHighレベルに、その反転信号/RSTがLowレベルになる。また、2つの信号BLP、SLPがHighレベルになる。これにより、2つのプリチャージ回路402、406が停止する。そして、ワード線WLの電位が上昇して、選択トランジスタTsがONし、抵抗変化型メモリ素子403の両端子にバイアス電圧が印加される状態が形成される。ビット線書込バイアス発生回路401は、信号RSTがHighレベルになったので、ビット線BLの電位をLowレベルGNDレベルにする。一方、ソース線書込バイアス発生回路407は、信号/RSTがLowレベルになったので、ソース線SLの電位を設定値Vdに上昇させる。従って、抵抗変化型メモリ素子403のビット線BL側がGNDレベル、ソース線SL側が設定電位Vdとなって、抵抗変化型メモリ素子403のメモリ素子本体Mの抵抗値が低くなる。その後、ビット線BL側のGNDレベル及びソース線SL側の設定電位Vdというバイアス状態を解放しても、メモリ素子本体Mの低抵抗状態は保持される。前記図4の回路のセット動作時の波形図を図11に示す。同図では、図10に示したリセット時とは反対に、相補の信号ST、/STについて、信号STがHighレベルに、その反転信号/STがLowレベルになると共に、2つの信号BLP、SLPが共にHighレベルになる。これにより、2つのプリチャージ回路402、406が停止する。そして、ワード線WLの電位が上昇して、抵抗変化型メモリ素子403の両端子にバイアス電圧が印加される状態が形成される。ビット線書込バイアス発生回路402は、信号/STがLowレベルになったので、ビット線BLの電位を設定値Vdに上昇させ、一方、ソース線書込バイアス発生回路407は、信号STがHighレベルになったので、ソース線SLの電位をLowレベルGNDレベルに低下させる。前記ビット線書込バイアス発生回路401の設定電圧Vdは、抵抗変化型メモリ素子403にデータを書き込むのに必要な電位である。その結果、抵抗変化型メモリ素子403のビット線BL側が設定電位Vd、ソース線SL側がGNDレベルとなって、抵抗変化型メモリ素子403のメモリ素子本体Mの抵抗値が高くなる。その後、ビット線BL側の設定電位Vd及びソース線SL側のGNDレベルというバイアス状態を解放しても、メモリ素子本体Mの高抵抗状態は保持される。次に、図4の回路のデータ読み出し動作時の波形図を図12に示す。同図に示した読み出し動作時には、相補信号ST、/STは各々Low、Highレベルに設定され、他の相補信号RST、/RSTも各々Low、Highレベルに設定される。従って、2つのバイアス発生回路401、407は停止する。また、信号BLPはstanby時と同様にLowレベルに保持されて、ビット線BLの電位はプリチャージ電位Vpに設定される。尚、本実施形態では、この読み出し時にもビット線プリチャージ回路402を兼用しているが、この読み出し動作時とプリチャージ時との間で電圧変化の速度的な差異をつける場合には、ビット線プリチャージ回路402と同様の構成の読み出し用回路を別途付加すれば良い。信号SLPはHighレベルに移行して、ソース線プリチャージ回路406が停止する。更に、読み出し信号RDがHighレベルとなって、ソース線SLがLowレベルGNDレベルに低下する。同時に、ワード線WLがHighレベルに移行する。その結果、抵抗変化型メモリ素子403のビット線側はStanby時と同様のプリチャージ電位Vpが印加された状態のまま、そのソース線側がGNDレベルに低下する。ここで、プリチャージ電位Vpは、設定電圧Vdよりも低く設定される。従って、データ書き込みでのセット時のバイアス関係、即ち、抵抗変化型メモリ素子403のビット線側が設定電圧Vd、そのソース線側がGND電位のバイアス関係と比較すると、ビット線BL側がプリチャージ電位Vp<Vdと低いので、セット時でのバイアス電圧以上のバイアス電圧が抵抗変化型メモリ素子403の両端子間にかからないので、抵抗変化型メモリ素子403の高抵抗状態を良好に維持しながら、データを読み出すことが可能である。ここで、書き込みに必要な電位を設定電圧Vdとしたとき、抵抗変化型メモリ素子403の各端子にかかる電圧は、セット時及びリセット時の何れの場合であっても、Vd又はGNDであって、各端子での電圧変化振幅はVdに制限され、ビット線BLへかける設定電圧Vdと等しくできる。従って、従来のように負電位発生回路を必要とせず、余計な書き込み電圧の発生回路が不要となって、ツインウエルなどの半導体デバイスを使用した半導体集積回路についても本実施形態を良好に適用可能である。また、備える全ての抵抗変化型メモリ素子403が選択されていない狭義のStanby時、1本のビット線BLに繋がる抵抗変化型メモリ素子403が選択されていない非選択時には、それ等の抵抗変化型メモリ素子403の両端は、前記設定電圧Vdよりも低い所定電位VpVp<Vdにプリチャージされるので、これ等の抵抗変化型メモリ素子403の両端には不用意なバイアス電圧がかかることがなく、これ等の抵抗変化型メモリ素子403の両端にDisturb等に起因する抵抗値変化が発生することを抑制することができる。更に、狭義のstanby状態又は非選択状態からの読み出し時には、そのstanby状態又は非選択状態でのプリチャージ電位Vpが直ちに読み出し電位となるので、この読み出し時にプリチャージ電位と異なる電位を読み出し電位に設定する場合と比べて、不要なバイアス電圧の印加が完了するまで待つ必要がなく、制御も簡単になる。加えて、本実施形態では、読み出し時には、ビット線BLにプリチャージ電位Vpを、ソース線SLにGND電位を各々かけており、この電圧印加状態抵抗変化型メモリ素子403へのバイアス電圧の印加条件は、ビット線BLに設定電位Vdを、ソース線SLにGND電位を各々かけるセット時と同様の電圧印加状態である。従って、抵抗変化型メモリ素子403のセット時の高抵抗値の保持が信頼性上難しくて経年使用によってその高抵抗値が徐々に低下することになる場合であっても、抵抗変化型メモリ素子403の両端にかかる電圧関係をセット時と同様にして、その高抵抗値を良好に保持できる。尚、リセット状態での抵抗変化型メモリ素子103の低抵抗値の保持能力が弱い場合には、本実施形態とは逆に、ソース線プリチャージ回路406を読み出し時に動作させてソース線SLの電位をプリチャージ電位Vpに設定すると共に、読み出しバイアス発生回路405をビット線BL側に配置して動作させたり、又は、ビット線BLの電位をプリチャージ電位Vpにすると共に、ソース線SLにプリチャージ電位Vpよりもデータ読出しに必要な電圧分高い電位を印加するように構成しても良い。また、本半導体記憶装置を有する半導体集積回路システムにおいて、その半導体集積回路システム内に低電圧動作する半導体デバイス内部回路を備えており、これ等半導体デバイスを動作させる低電圧のシステムコア電源システム用低電圧源と、外部とのデータ入出力用に高電圧のデータ入出力用高電圧源とを内蔵する場合には、本実施形態の半導体記憶装置の設定電圧Vdを前記データ入出力用高電圧源から供給すると共に、前記プリチャージ電圧Vpを前記システムコア電源から供給するように構成すれば、電流供給能力が上がると共に、設定電圧Vd生成用の内部昇圧回路が不用になる。第2の実施形態図5は本発明の第2の実施形態に係る半導体記憶装置の要部構成を示す図である。尚、図4と共通の構成要素には図4と同一の符号を付している。図5の半導体記憶装置において、図4の半導体記憶装置との違いは、ソース線書込バイアス発生回路第2バイアス印加手段407と、ソース線プリチャージ回路406と、読み出しバイアス発生回路405との配置位置を変更し、前記図4の半導体集積回路ではビット線書込バイアス回路第1バイアス印加手段401及びビット線プリチャージ回路402と同じ側図4左側の一端側に配置したが、本実施形態では、その反対側、即ち、行及び列方向に多数個配置された抵抗変化型メモリ素子403より成るメモリセルアレイ408の図5右側他端側に配置した構成である。制御信号の信号線ST、/ST、RST、/RSTは、メモリセルアレイ408の上方を横方向にグローバルに走る同一制御信号であるので、このような配置を採用しても問題はない。また、セット時、リセット時及び読み出し時の各信号の印加波形も第1の実施形態と同様である。一般に、前記第1の実施形態のように、メモリセルアレイ408の一端側にビット線書込バイアス回路401とソース線書込バイアス回路407とを配置し、ビット線プリチャージ回路402と読み出しバイアス回路405をも同一側に配置する場合には、セット時、リセット時又は読み出し時に、ビット線BL、抵抗変化型メモリ素子403及びソース線SLの直列回路に電流を流すと、セット、リセット又は読み出しの対象となる抵抗変化型メモリ素子403の配置位置に応じて電流経路の長さが変化し、前記バイアス回路401などから遠い位置に存在する抵抗変化型メモリ素子403ではその電流経路は長く、近傍に位置する抵抗変化型メモリ素子403での電流経路は短くなる。その結果、ビット線BL及びソース線SLを構成する金属配線の抵抗値に依存して、各抵抗変化型メモリ素子403に印加されるバイアス電圧値にばらつきが生じる。しかし、本実施形態では、セット、リセット又は読み出しの対象となる抵抗変化型メモリ素子403の配置位置に拘わらず、ビット線BL及びソース線SLの金属配線抵抗に起因する電圧の低下がビット線BL側とソース線SL側とで相殺されるので、セルアレイ内での印加バイアス電圧値のばらつきは自己整合的に調整されることになる。従って、本実施形態では、メモリセルアレイ408内の抵抗変化型メモリ素子403の配置位置に拘わらず、その各抵抗変化型メモリ素子403の両端に印加すべきバイアス電圧をほぼ所定値の一定値に保持して、各抵抗変化型メモリ素子403のセット、リセット、データ読み出しを各抵抗変化型メモリ素子403間で均一に行うことが可能である。第3の実施形態次に、本発明の第3の実施形態を説明する。図6は本発明の第3の実施形態に係る半導体記憶装置の全体構成を示す図である。尚、図4と共通の構成要素には図4と同一の符号を付している。図6において、602は内部に書込バッファを含む書込/読出回路、603は抵抗変化型メモリ素子103を行及び列方向に多数個内蔵するメモリセルアレイ、604はセンスアンプブロックであって、その内部には、図4に示したセンスアンプ404、ビット線及びソース線のプリチャージ回路402、406、ビット線及びソース線の各書き込みバイアス発生回路401、407及び読み出しバイアス回路405を含む。このセンスアンプブロック406はワード線WLの方向に複数個備えられてセンスアンプ列605を構成する。前記センスアンプブロック604の回路動作については既述した。また、601は参照電位Vrefを生成してセンスアンプブロック604に供給する参照電位生成回路である。以下、センスアンプブロック604を動作させるブロック構成に関して説明する。図6において、書込/読出回路602は、外部から読出制御信号RD、書込制御信号WT、入力データDが入力されると共に、センスアンプブロック604から出力信号IDOが入力される。この書込/読出回路602は、出力データDOを出力すると共に、入力された書き込み制御信号WT及び入力データDIに基づいてセット信号ST、/ST及びリセット信号RST、/RSTをセンスアンプブロック604へ出力、供給する。これらのセット信号及びリセット信号のうち信号ST、RST及び読出制御信号RDは、参照電位生成回路601に供給され、この参照電位生成回路601は、これ等の入力信号に基づいて参照電位Vrefを生成して前記センスアンプブロック604に供給する。前記参照電位生成回路601について図7を用いて説明する。この参照電位生成回路601は、セット時、リセット時及び読み出し時別に参照電位Vrefを生成する構成として、セット用生成回路セット用参照電位生成手段601s、リセット用生成回路リセット用参照電位生成手段601r、読み出し用生成回路読み出し用参照電位生成手段601Rとを備える。これ等の生成回路601s~601Rの構成は、データ書込のセット時、リセット時及び読出時において各々抵抗変化型メモリ素子403を流れる電流経路を形成する構成とほぼ同様の構成を有している。即ち、セット用生成回路601sでは、Pchトランジスタ705は図4のビット線書込バイアス発生回路401のPchトランジスタに相当し、Nchトランジスタ702は抵抗変化型メモリ素子403内の選択トランジスタTsに相当し、Nchトランジスタ703はソース線書込バイアス発生回路407のNchトランジスタに相当し、選択信号としてはセット信号セットコマンドSTが採用される。同様に、リセット用生成回路601rでは、Pchトランジスタ711は図4のソース線書込バイアス発生回路407のPchトランジスタに相当し、Nchトランジスタ710は抵抗変化型メモリ素子403内の選択トランジスタTsに相当し、Nchトランジスタ709はビット線書込バイアス発生回路401のNchトランジスタに相当し、選択信号としてはリセット信号リセットコマンドRSTが採用される。また、読み出し生成回路601Rでは、Pchトランジスタ701は図4のビット線プリチャージ回路402のPchトランジスタに相当し、Nchトランジスタ702は抵抗変化型メモリ素子403内の選択トランジスタTsに相当し、Nchトランジスタ703は読み出しバイアス回路405のNchトランジスタに相当し、選択信号としては読み出し制御信号読出コマンドRDが採用される。このように構成することにより、電流経路に位置するトランジスタの影響を除いて、セット時、リセット時及び読み出し時の各参照電位Vrefを、各2個の抵抗素子Rc、Rd、Re、Rf、Ra、Rbによる抵抗分割によって生成できる。また、抵抗変化型メモリ素子403の抵抗値に応じたビット線BLの電位を読み出し時の参照電位に一意に固定しておき、データの読出電圧と書込電圧との相対的変化を利用してデータ書込みと読出しとを行う場合には、図8に示す参照電位発生回路601’を使用することが可能である。図8の参照電位発生回路601’では、制御信号ST、RSTの何れかの信号が入ると、NOR回路選択手段803を介して第1のPチャネルトランジスタ801がON動作して、そのソースに接続したデータ書込に使用する電圧源の設定電圧Vdを2個の直列接続された電圧分圧用の抵抗Rg、Rhに供給し、その抵抗分割によって得られた電位を参照電位Vrefとして出力する一方、セット又はリセット時ではない時、即ち、読み出し時には、他のPチャネルトランジスタ802をオン動作させて、プリチャージ電位Vpに基づいて前記2個の抵抗Rg、Rhの抵抗分割によって読み出し時の参照電位Vrefを生成する。以上の参照電位生成回路601、601’は、1つのデータ入力に応じて1本のビット線BL毎に1個ずつ配置しても良いし、1個を共用して、選択信号によってトランスファゲートを選択動作させて複数本のビット線BLのうち所定の1本を選択するように構成しても良い。次に、前記書込/読出回路書込手段602の内部構成例を図9に示し、その動作時の信号波形を図13及び図14に示す。この書込/読出回路602は、概述すると、データ書込動作時に、増幅動作中のセンスアンプの出力信号の変化に基づいてそのデータ書込動作を停止するように構成されている。以下、具体的に説明する。図9の書込/読出回路602において、901はリードアンプ読出データ出力回路であって、図6に示したセンスアンプブロック604からの出力信号IDOを入力し、出力信号DOを外部へ出力する。このリードアンプ901の出力信号DOは、センスアンプブロック604からの出力信号IDOと所定の位相差関係を有する。ここで、データ書込時には、図6に示したセンスアンプブロック604内のセンスアンプ図4の符号404参照は、データ読出時と同様に、そのデータ読出時の起動タイミングと同一の起動タイミングで増幅制御回路増幅制御手段606からセンスアンプイネーブル信号SAEを受けて、このデータ書込時のあいだ常に増幅動作するように制御される。前記リードアンプ901は、読出コマンドRD又は書込コマンドWTを設定時間遅延させる遅延調整回路902の出力信号をリードアンプイネーブル信号RAENとして受けて活性化される。従って、リードアンプ901は、書込コマンドWTに基づく書込動作時と読出コマンドRDに基づく読出動作とで共通の遅延調整回路902で設定遅延時間分遅延された後に起動され、従って、リードアンプ901の書込動作時の起動タイミングは、読出動作時での起動タイミングと同一である。前記遅延調整回路902からのリードアンプイネーブル信号RAENは、他の遅延調整回路903によって所定時間遅延される。この遅延時間は、リードアンプイネーブル信号RAENによってリードアンプ901の出力信号の値が確定するまでの期間以上に相当する。この遅延調整回路903の出力が確定するまでの期間は、プリチャージ回路905により、ノードA、ノードBは設定電圧VddにHighプリチャージされている。この状態は、書込コマンドWTの入力待ちの状態である。また、図9において、デコード回路906は、2個のNAND回路906a、906bを内蔵すると共に、入力データDIと書込コマンドWTとに応じてセット状態及びリセット状態をデコードする。セット/リセットコマンド発生回路907は、2個のNAND回路907a、907bを内蔵し、前記デコード回路906からのデコード信号と、ノードA及びノードBのHighVddプリチャージ状態とに応じて、入力データDIに応じたセットコマンドSC又はリセットコマンドRCを確定させる。このセットコマンドSC又はリセットコマンドRCは、レベルシフト回路908により電位が反転されると同時にレベルシフトされた後、このコマンドSC、RCに基づいて前記2種の相補の信号ST、/ST、RST、/RSTが生成される。この2種の相補信号により既述の通り図4の抵抗可変型メモリ素子403の抵抗値が変化すると、センスアンプ404の出力値が変化することになる。前記リードアンプイネーブル信号RAENが活性化して、前記センスアンプ404の出力信号IDOを受けたリードアンプ901の出力信号DOが確定すると、トランスファゲート904が前記リードアンプ901の出力信号DOをセット/リセットコマンド発生回路907へ伝播させて、このセット/リセットコマンド発生回路907で発生していたセットコマンドSC又はリセットコマンドRCを停止させる。以下、具体的に、図13の信号波形図を用いて、セットコマンドSCが発生し、その後にそのセットコマンドSCが自動停止するまでを説明する。書込コマンドWTがHighに遷移し、入力データDIがLowレベルである場合、デコード回路906では、相補信号ST、/ST側のNAND回路906bが動作してHigh信号のセットコマンドとなるべきデコード結果を出力する。ノードAはHighVddにプリチャージされているので、セット/リセットコマンド発生回路907では、相補信号ST、/ST側のNAND回路907bが動作して、High信号のセットコマンドSCが発生して、信号STはHigh出力、信号/STはLow出力へ遷移する。この状態は、リードアンプイネーブル信号RAENが起動するまで維持される。その後、このリードアンプイネーブル信号RAENが活性状態となると、リードアンプ901の出力信号DOは、データ書き込み対象の抵抗変化型メモリ素子403が初期状態でリセット状態であった場合には当初はHighレベルであるが、このデータ書き込み対象の抵抗変化型メモリ素子403がセット状態に変化すると、Lowレベルになる。このLowレベルの出力信号DOはトランスファゲート904を介してノードAに伝播されて、このノードAの電位がLowレベルになるので、セット/リセットコマンド発生回路907では、相補信号ST、/ST側のNAND回路907bの出力がHighレベルからLowレベルに変化して、セットコマンドSCの出力を停止する。尚、データ書き込み対象の抵抗変化型メモリ素子403が初期状態でセット状態の場合には、リードアンプ901の活性化時にそのリードアンプ901の出力が直ちにLowレベルになるので、ノードAがLowレベルになって、セット/リセットコマンド発生回路907のセットコマンドSCは直ちに自動停止する。次に、図14の信号波形図を用いて、リセットコマンドRCが発生し、その後にそのリセットコマンドRCが自動停止するまでを説明する。書込コマンドWTがHigh遷移し、入力データDIがHighレベルである場合、デコード回路906では、相補信号RST、/RST側のNAND回路906aが動作してHigh信号のリセットコマンドとなるデコード結果を出力する。ノードBはHighVddプリチャージされているので、セット/リセットコマンド発生回路907では、相補信号RST、/RST側のNAND回路907aが動作して、High信号のリセットコマンドRCが発生し、信号RSTはHigh出力、信号/RSTはLow出力へ遷移する。この状態は、リードアンプイネーブル信号RAENが起動するまで維持される。その後、このリードアンプイネーブル信号RAENが活性状態となると、リードアンプ901の出力信号DOは、データ書き込み対象の抵抗変化型メモリ素子403が初期状態でセット状態であった場合には当初はLowレベルであるが、このデータ書き込み対象の抵抗変化型メモリ素子403がリセット状態に変化すると、Highレベルになる。このHighレベルの出力信号DOはトランスファゲート904を介してノードBに伝播されて、このノードBの電位がLowレベルになるので、セット/リセットコマンド発生回路907では、相補信号RST、/RST側のNAND回路907aからのHigh出力がLow出力に変化し、リセットコマンドRCを停止する。尚、データ書き込み対象の抵抗変化型メモリ素子403が初期状態でリセット状態の場合には、リードアンプ901の活性化時にそのリードアンプ901の出力が直ちにHighレベルになるので、ノードBがLowレベルになって、セット/リセットコマンド発生回路907のリセットコマンドRCは直ちに自動停止する。一方、データ読み出し時には、書込コマンドWTがLowレベルになるので、デコード回路906では2個のNAND回路906a、906bの出力がLowレベルになって、セット/リセットコマンド発生回路907では、2個のNAND回路907a、907bの出力はLowレベルとなって、セットコマンドSC及びリセットコマンドRCは出力されない。以上により、本実施形態では、入力データDI及び書きコマンドWTに応じてセットコマンドSC又はリセットコマンドRCを発生して、抵抗変化型メモリ素子403をセット又はリセット状態に制御すると共に、前記入力データDI及び書きコマンドWTに応じてセンスアンプブロック604内のセンスアンプ404の参照電位Vrefを可変に設定しながら、前記抵抗変化型メモリ素子403のセット又はリセット状態への遷移に伴う前記センスアンプ404の出力信号IDOの変化を待って、この出力信号IDOに基づいて自動的に前記セットSC又はリセットコマンドRCを停止させたので、抵抗変化型メモリ素子403の精度良い抵抗調整が可能な半導体記憶装置を構成しながら、そのセット又はリセットコマンドSC、RCの自動停止を通常のデータ読み出し用のセンスアンプ404及びリードアンプ901を使用して、特別な回路を個別に用意することなく半導体記憶装置の構成を簡易にでき、より一層にロウコスト化が可能である。次に、以上で説明した一連の回路がコアとして構成された場合のブロック図を図3に示す。同図において、データ入出力、コマンド入力及びアドレス信号入力を行うデータ入出力回路301は、アドレス信号をアドレス発生回路307へ転送し、アドレス発生回路307は更に前記アドレス信号をロウデコーダ回路305へ転送してワード線WLの選択信号を生成する。データ入出力回路301に入力されたコマンドは、コマンド発生回路306に転送され、コマンド発生回路306は、その転送されたコマンドをロウデコーダ305、センスアンプ303、参照電位発生回路308、書込/読出回路302へ転送する。データ入出力回路301に入力されたデータは、書込/読出回路302へ転送された後、センスアンプ303で増幅されて、多数の抵抗変化型メモリ素子403を有するメモリセルアレイ304に書き込まれる。尚、本実施形態では、データ書込時に常時増幅動作させるセンスアンプとして、データ読出用のセンスアンプ404を兼用したが、データ書込専用のセンスアンプを別途設けても良い。また、前記第1~第3の実施形態では、抵抗変化型メモリ素子403として、ビット線列選択線BLに接続されたメモリ素子本体Mと、ワード線行選択線WLがゲートに接続された選択トランジスタTsとの直列回路からなる構成のものを採用したが、本発明はこれに限定されず、その他、1本の列選択線と1本の行選択線との間にメモリ素子本体Mが直接に又はダイオードを介して接続された抵抗変化型メモリ素子を採用しても良いのは勿論である。