第1のクロック信号に基づき、機能設定の制御を行う機能制御回路と、前記第1のクロック信号を前記機能制御回路に供給する供給回路と、前記第1のクロック信号に基づき前記機能設定の制御に必要な時間をカウントし、前記機能設定の制御に必要な時間の間、前記第1のクロック信号が前記機能制御回路に供給されるように前記供給回路を制御するクロック信号制御回路とを有することを特徴とする半導体装置。機能設定命令が書き込まれる機能設定レジスタと、前記機能設定レジスタへの機能設定命令の書き込みを検出し、前記機能設定命令の書き込みが検出されたタイミングで前記クロック信号制御回路に、前記機能設定の制御に必要な時間のカウントを開始させる検出回路とを更に有する請求項1記載の半導体装置。前記機能設定の制御に必要な時間に基づくタイマ設定値が書き込まれるタイマ設定値レジスタを更に有し、前記クロック信号制御回路は、前記タイマ設定値レジスタに書き込まれているタイマ設定値に基づき、前記機能設定の制御に必要な時間をカウントすることを特徴とする請求項1又は2記載の半導体装置。複数のクロックソースから一のクロックソースを選択し、選択した一のクロックソースを分周して前記第1のクロック信号を生成するクロック信号生成回路を更に有する請求項1乃至3何れか一項記載の半導体装置。請求項1乃至4何れか一項記載の半導体装置を有する電子機器。半導体装置よって実行されるクロック信号停止方法であって、第1のクロック信号に基づき、機能設定の制御に必要な時間をカウントするカウントステップと、前記機能設定の制御に必要な時間の間、前記第1のクロック信号に基づき機能設定の制御を行う機能制御回路に、前記第1のクロック信号を供給する供給ステップとを有することを特徴とするクロック信号停止方法。近年、携帯機器などの電子機器は長時間使用が謳われるようになった。このため、電子機器は出来る限り低消費電力化を図る必要がある。例えば電子機器は、搭載している半導体装置、半導体集積回路の消費電力を下げることにより、電子機器全体としての低消費電力化を図っていた。また、半導体装置、半導体集積回路は消費電力を下げるため、必要のない回路へのクロック信号を停止して低消費電力化を図っていた。しかし、従来の半導体装置、半導体集積回路は第1のクロック信号と独立した第2のクロック信号が必要であり、第1の半導体回路と第2の半導体回路とで単一のクロック信号を使用するよりも低消費電力化を図れないという問題があった。本発明は、低消費電力化を図ることができる半導体装置、電子機器及びクロック信号停止方法を提供することを目的とする。上記した課題を解決するために、請求項1に記載の半導体装置は、第1のクロック信号に基づき、機能設定の制御を行う機能制御回路と、前記第1のクロック信号を前記機能制御回路に供給する供給回路と、前記第1のクロック信号に基づき前記機能設定の制御に必要な時間をカウントし、前記機能設定の制御に必要な時間の間、前記第1のクロック信号が前記機能制御回路に供給されるように前記供給回路を制御するクロック信号制御回路とを有することを特徴とする。なお、本発明の構成要素、表現または構成要素の任意の組合せを、方法、装置、システム、コンピュータプログラム、記録媒体、データ構造などに適用したものも本発明の態様として有効である。本発明によれば、低消費電力化を図ることができる半導体装置、電子機器及びクロック信号停止方法を提供可能である。以下、本発明の実施の形態について、詳細に説明する。図1は本実施の形態の半導体装置の一例の構成図である。なお、本実施の形態における半導体装置100は1チップに収められたものであっても、複数のチップに分けて収められたものであってもよい。図1の半導体装置100はホストHOST110と接続されている。図1の半導体装置100はアンプAMP1~4、アンプ1制御回路5、アンプ2制御回路6、アンプ3制御回路7、アンプ4制御回路8、PLLPhaseLockedLoop回路10、PLL回路20、デバイダDEVIDER回路30、ホストI/F40、機能設定レジスタ50、PLL設定レジスタ51、タイマTIMER設定値レジスタ52、検出DETECTER回路60、タイマ回路70、AND回路80及び90、OR回路91を有する構成である。半導体装置100はホスト110からのアンプオン例えばAMPON1命令が機能設定レジスタ50に書き込まれた後、最終的に例えばアンプ1が使用可能な状態になるまでを制御する回路である。なお、アンプオフ例えばAMPON0命令が機能設定レジスタ50に書き込まれた場合はアンプオンの場合と同様であるため、説明を省略する。アンプ1~4では、後述するように、相応の時間例えば35msを費やして立ち上げ動作がなされる。この理由は例えばアンプ1~4をスピーカ図示せずに繋げてアンプ1~4を急に起動すると、異音が鳴る場合があることが分かっているからである。異音の発生は、アンプ1~4のバイアスBIAS電圧を、時間を掛けてゆっくり上げていくことで抑えることができる。バイアス電圧が所望の値に達したところでアンプ1~4の立ち上がりは完了する。アンプ1~4の立ち上がりの完了によりホスト110からのアンプオン命令が終了し、アンプ1~4は使用できるようになる。このようなアンプ1~4の立ち上げでは、クロック信号CLKが必要なアンプ1制御回路5、アンプ2制御回路6、アンプ3制御回路7、アンプ4制御回路8を動作させている。しかし、アンプ1制御回路5、アンプ2制御回路6、アンプ3制御回路7、アンプ4制御回路8の動作が必要であるのは、例えばホスト110からのアンプオン命令が機能設定レジスタ50に書き込まれた後、最終的に例えばアンプ1~4が使用可能な状態になるまでアンプオン命令が完了するまでの期間である。したがって、ホスト110からのアンプオン命令が機能設定レジスタ50に書き込まれた後、アンプオン命令が完了するまでの期間以外、アンプ1制御回路5、アンプ2制御回路6、アンプ3制御回路7、アンプ4制御回路8はクロック信号CLKを必要としない。本実施の形態の半導体装置100は、ホスト110からのアンプオン命令が機能設定レジスタ50に書き込まれた後、アンプオン命令が完了するまでの期間以外、アンプ1制御回路5、アンプ2制御回路6、アンプ3制御回路7、アンプ4制御回路8へのクロック信号CLKの供給を停止するものである。なお、本実施の形態ではアンプ1~4の起動について説明するが、アンプ1~4の停止についても同様である。ここでは、まず、半導体装置100で使用するクロック信号について説明する。使用するクロック信号については、複数のクロック信号から選択可能とする。つまり、同一デバイス半導体装置100上に存在している複数のクロック信号を選択可能とすることにより、半導体装置100は、その時に停止しているクロック信号を避け、動作しているクロック信号を選択できる。なお、その時に停止しているクロック信号を避け、動作しているクロック信号を選択する理由は、仮に、他に動作しているクロック信号があるにも関わらず、その動作しているクロック信号を使用せず、停止しているクロック信号をわざわざ立ち上げて使用することが消費電力の観点から無駄だからである。通常、それぞれのクロック信号は発振周波数が決まっている。一方、アンプ1~4の立ち上げシーケンスにおける時間異音の発生を抑えるための相応の時間は精密な所まで必要としないが、比較的重要である。したがって、アンプ1制御回路5、アンプ2制御回路6、アンプ3制御回路7、アンプ4制御回路8に供給するクロック信号CLKの周波数は複数のクロック信号のどれを選択しても大体同じでなければならない。図1に示すように、クロック信号CLKの基はクロック信号REFCLKである。このクロック信号REFCLKの周波数は複数のクロック信号のどれを選択しても大体同じでなければならない。クロック信号REFCLKを制御しているのは、デバイダ回路30である。図2はデバイダ回路の一例の構成図である。なお、図2はPLL回路10から供給されるクロック信号PLL1Oが12MHz、PLL回路20から供給されるクロック信号PLL2Oが9MHzの仕様である例を示している。図2AはPLL回路20の方が低消費電力の場合のデバイダ回路30の一例の構成である。図2BはPLL回路10の方が低消費電力の場合のデバイダ回路30の一例の構成である。分周回路31及び32は、供給されるクロック信号の周波数を分周することでクロック信号REFCLKの周波数とする。分周回路31は例えばクロック信号REFCLKが3MHzである場合、12MHzのクロック信号PLL1Oを1/4分周して3MHzとしている。また、分周回路32は9MHzのクロック信号PLL2Oを1/3分周して3MHzとしている。選択回路33は、分周回路31又は32から供給される分周したクロック信号の何れか一方を選択し、クロック信号REFCLKとして出力する。選択回路33は消費電力の小さい方を選択し、クロック信号REFCLKとして出力する方がよい。図2AはPLL回路20の方が低消費電力である。したがって、選択回路33はPLL回路20が動作していれば、Highレベルの信号1が入力されるため、分周回路32から供給される分周したクロック信号を選択し、クロック信号REFCLKとして出力する。選択回路33はPLL回路20が動作していなければ、Lowレベルの信号0が入力されるため、分周回路31から供給される分周したクロック信号を選択し、クロック信号REFCLKとして出力する。一方、図2BはPLL回路10の方が低消費電力である。したがって、選択回路33はPLL回路10が動作していれば、AND回路34からLowレベルの信号0が入力されるため、分周回路31から供給される分周したクロック信号を選択し、クロック信号REFCLKとして出力する。選択回路33はPLL回路10が動作しておらず、且つ、PLL回路20が動作していれば、Highレベルの信号1が入力されるため、分周回路32から供給される分周したクロック信号を選択し、クロック信号REFCLKとして出力する。なお、図2は図1をベースにしているため、PLL回路10及び20が共に動作していなければPLL回路10を起動する設計になっているが、PLL回路20が低消費電力であればPLL回路20を起動する設計にしてもよい。図1に戻り、デバイダ回路30から出力されたクロック信号REFCLKは半導体装置100のホストI/F40、タイマ回路70及びAND回路80に供給される。クロック信号REFCLKはAND回路80からクロック信号CLKとして出力される。なお、AND回路80から出力されたクロック信号CLKは、アンプ1制御回路5、アンプ2制御回路6、アンプ3制御回路7、アンプ4制御回路8に供給される。AND回路80からのクロック信号CLKの停止及び起動はタイマ回路70からAND回路80に供給される信号ENによって制御される。信号EN=1のとき、AND回路80はクロック信号CLKを起動出力する。信号EN=0のとき、AND回路80はクロック信号CLKを停止する。なお、図1の半導体装置100では単純にソースクロック信号であるクロック信号REFCLKをAND回路80に供給し、AND回路80からクロック信号CLKとして出力することで、クロック信号CLKの停止及び起動を実現しているが、他の回路構成でも構わない。図1の半導体装置100ではクロック信号CLKを起動するトリガとなる信号detectを検出回路60で生成している。図1の半導体装置100はホスト110から機能設定レジスタ50に書き込まれたアンプオン命令を検出回路60で検出し、アンプオン命令の検出信号である信号detectをタイマ回路70に供給することで信号EN=1とするものである。図3は検出回路の一例の構成図である。図4は検出回路の一例のタイミングチャートである。図4のタイミングチャートはホスト110から機能設定レジスタ50にアンプ1のアンプオン命令が書き込まれ、図4aに示すようにアンプ1のアンプオン命令のレジスタAMP1ONが0から1に変化している例を示している。図3の検出回路60はホスト110から機能設定レジスタ50にアンプ1~4の少なくとも一つのアンプオン命令が書き込まれたことを検出する。なお、図3の検出回路60は一例としてアンプ1~4のアンプオン命令のレジスタAMP1ON~AMP4ONを全て加算器61~63で加算し、加算した信号ADDOを出力する。検出回路60は加算した信号ADDOが図4eに示すようにレジスタへの書き込みの前後で0から1に変化していれば、機能設定レジスタ50にアンプ1~4の少なくとも一つのアンプオン命令が書き込まれたと判定し、信号detect=1を出力する。図3の検出回路60はアンプ1~4のアンプオン命令のレジスタを全て加算した信号を2クロック分、フリップフロップ回路等の保持器64及び65で順次保持し、比較器66で比較する。検出回路60は保持器64及び65に保持されている信号が異なっていれば比較器66から信号detect=1を出力する。なお、図3に示した検出回路60は一例であって、他の回路構成であってもよい。例えば図3に示した検出回路60はアンプ1~4の4つを載せている図1の半導体装置100に準じた回路で表しているが、4つに限らない。また、図3に示した検出回路60はアンプ1~4以外にコントロールすべき機能も存在し得る。その場合も同様に、検出回路60はホスト110から機能設定レジスタ50への起動命令の書き込みをトリガとして、それぞれの機能の制御回路を動作させ、それぞれの機能の制御回路による所望の時間の制御を経て、それぞれの機能を起動させる。このため、それぞれの機能の検出回路60もアンプ1~4の検出回路60と同様である。図5は半導体装置の一例のタイミングチャートである。ここでは、図1に示した半導体装置100に対応する図5のタイミングチャートを用いて説明する。図5に示すタイミングチャートはホスト110から機能設定レジスタ50にアンプ1のアンプオン命令が書き込まれた例である。図5aに示すように、ホスト110から機能設定レジスタ50にアンプ1のアンプオン命令があると、アンプ1のアンプオン命令のレジスタAMP1ONは0から1に変化する。図5bに示すように、検出回路60はホスト110から機能設定レジスタ50に書き込まれたアンプ1のアンプオン命令を検出し、アンプオン命令の検出信号である信号detectを0から1に変化する。つまり、検出回路60は機能設定レジスタ50に書き込まれたアンプ1のアンプオン命令の検出結果を、信号detectでタイマ回路70に通知する。タイマ回路70は信号detect=1をトリガにし、信号EN=1をAND回路80に供給する。AND回路80は信号EN=1のとき、図5fに示すようにクロック信号CLKを起動する。なお、全てのクロックソースが停止している場合、例えば図1の半導体装置100ではPLL回路10及び20共に停止している場合、信号EN=1と同時にPLL回路10を立ち上げる。全てのクロックソースが停止している場合に立ち上げるクロックソースはどれでもよいが、消費電力の小さいものを使用することが望ましい。デバイダ回路30内では、PLL回路1012MHzのクロック信号PLL1Oが選択され、更に、3MHzのクロック信号REFCLKになるように1/4分周される。このように、図1の半導体装置100では3MHzのクロック信号REFCLKが生成され、クロック信号REFCLKを基にするクロック信号CLKも3MHzとなる。半導体装置100はクロック信号CLKを供給することによりアンプ1制御回路5の動作を開始させる。アンプ1制御回路5は、相応の時間例えば35msを費やしてアンプ1の立ち上げ動作を行い、アンプ1を立ち上げる。図6はアンプの一例の構成図である。図7はアンプ立ち上げ時の一例のタイミングチャートである。アンプ1制御回路5は、AND回路80からのクロック信号CLKの供給をトリガにして図7bに示す信号PDBを0から1に変化させる。アンプ1制御回路5は、信号PDB=1をアンプ1に供給する。アンプ1はアンプ1制御回路5から信号PDB=1を供給されることによりパワーダウンが解除され、動作を開始する。アンプ1のバイアス発生回路151はアンプ1制御回路5から供給される図7eに示すようなデータVdataに従って図7dに示すようなバイアス電圧を生成する。図7ではデータVdata=0h時のバイアス電圧=0Vから始まる。データVdataは順番にインクリメントされる。データVdataのインクリメントに応じて、バイアス発生回路151により生成されるバイアス電圧は図7eに示したように、比例的に上がっていく。最終的に、図7dではデータVdata=FFh時に所望のバイアス電圧となる。データVdata=FFhになった後、アンプ1制御回路5は図7cに示す信号SWを0から1に変化させる。そして、アンプ1制御回路5は信号SW=1をアンプ1に供給する。アンプ1はアンプ制御回路5から信号SW=1を供給されることによりスイッチ152をオフからオンに変化させ、使用可能な状態となる。図7のタイミングチャートではアンプ1の立ち上げ動作に35msが必要である。言い換えればアンプ1の立ち上げ動作に必要な35msが経過したあと、アンプ1制御回路5はクロック信号CLKを必要としない。そこで、タイマ回路70は35ms以上の時間をカウントした後、信号EN=0とすることでAND回路80から出力されるクロック信号CLKを停止させる。例えばタイマ回路70は35msに対して少し余裕を持たせた36msの時間をカウントするために、3MHzで10800010進数をカウントしたあと、信号EN=0とすればよい。図8はタイマ回路の一例の構成図である。また、図9はタイマ回路の一例のタイミングチャートである。図8のタイマ回路70では3MHzで10800010進数をカウントした後で信号EN=0とするため、タイマ設定値を108000とすればよい。タイマ回路70のカウンタ71は図9aに示すように、信号detectが供給されることで、図9bに示すように、その出力値カウント値=0となる。その後、カウンタ71は図9bに示すように、クロック信号REFCLKによりカウントアップする。タイマ回路70は図9cに示すように、クロック信号REFCLKによりカウントアップしている間、信号EN=1を出力することでAND回路80からクロック信号CLKを出力させる。タイマ回路70は、最終的にタイマ設定値までカウントされたところで信号EN=0を出力し、カウンタ71のカウントを停止する。図9はタイマ設定値がFFhexの例を示している。なお、タイマ設定値は半導体装置100内部の仕様に沿った固定値、すなわち全ての機能の立上げに掛かる時間の最大値で設けても良い。図1の例では、タイマ設定値レジスタを設けることにより、タイマ設定値のホスト110からの設定を可能としている。これにより、図1の半導体装置100はホスト110から機能設定レジスタ50に各機能のオン命令がある度に、各機能の起動時間タイマ設定値の設定を変更することができ、より細かく低消費電力化を図るための制御の実現を可能としている。例えばアンプ1が36ms必要であり、アンプ2が20ms必要である場合、アンプ1のアンプオン命令に先立ってタイマ設定値レジスタ52にはタイマ設定値=36msが設定される。また、アンプ2のアンプオン命令に先だってタイマ設定値レジスタ52にはタイマ設定値=20msが設定されるといった具合である。図5のタイミングチャートに示すように、半導体装置100では信号EN=1により起動された信号CLKが、所望の時間36msの経過後に、信号EN=0により停止している。なお、信号CLKの停止に当たって、半導体装置100はPLL回路10を立ち上げていた場合、まず、PLL回路10を停止させる。半導体装置100はPLL回路10の停止に応じてクロック信号REFCLKの停止が起こる。クロック信号CLKに関しては、PLL回路10の停止と無関係に信号EN=0で停止させる。この理由は、PLL回路10が他の場所で使用されている場合、停止されないこともあるからである。以上の通り、本実施の形態の半導体装置100はホスト110からのアンプオン命令が機能設定レジスタ50に書き込まれると、自動的にクロック信号CLKが起動してアンプ1制御回路5がアンプ1の立上げを実施し、アンプ1の立ち上げが終了すればクロック信号CLKを自動的に停止させる。これにより、本実施の形態の半導体装置100は必要な時にクロック信号CLKが動作することで、消費電力の低減を可能としている。本実施の形態の半導体装置100は、アンプ1等の起動時に必要となるアンプ1制御回路5等の動作の為のクロック信号CLKの生成と、クロック信号CLKの起動及び停止の制御とに、単一のクロック信号REFCLKが使用されている。単一のクロック信号REFCLKを使用する理由としては、低消費電力化の観点から都合が良く、また、制御信号のやり取りにおいても都合が良いためである。さらに、本実施の形態の半導体装置100はクロック信号REFCLKのクロックソースを複数から選択でき、どのクロックソースを選択してもクロック周期が同じになるように制御できる。まとめ本実施の形態の半導体装置100は、機能の起動時に必要となるクロック信号CLKを機能の起動時に自動的に起動し、機能の起動が終るとクロック信号CLKを自動的に停止させることができ、その結果、消費電力を抑えることが可能である。また、本実施の形態の半導体装置100は、機能の起動にかかる時間を随時設定することができる。その結果、本実施の形態の半導体装置100は、より詳細なクロック信号CLKの制御が可能であり、より低消費電力化を図ることができる。また、本実施の形態の半導体装置100は、クロック信号CLK用に新たな回路を必要とせず、また、実際の使用時の状況に応じたクロック信号CLKの選択を可能とし、その結果、クロック信号CLKの生成の為の新たな消費電力を抑えることができる。したがって、半導体装置100を搭載している電子機器は、半導体装置100の消費電力を下げることにより、電子機器全体としての低消費電力化を図ることができる。本発明は、具体的に開示された実施例に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。なお、特許請求の範囲に記載した機能制御回路は、例えばAMP1制御回路5に相当する。供給回路は例えばAND回路80に相当する。クロック信号制御回路は例えばタイマ回路70に相当する。機能設定レジスタは例えば機能設定レジスタ50に相当する。検出回路は例えば検出回路60に相当する。タイマ設定値レジスタは例えばタイマ設定値レジスタ52に相当する。クロック信号生成回路は例えばデバイダ回路30に相当する。