基板と、前記基板上方の第1の窒化物半導体層、前記第1の窒化物半導体層上のゲート絶縁膜、及び前記ゲート絶縁膜上のゲート電極を有するトランジスタと、前記第1の窒化物半導体層から絶縁分離された前記基板上方の第2の窒化物半導体層、前記第2の窒化物半導体層上の絶縁膜、及び前記絶縁膜上の電極を有する保護ダイオードと、を有し、前記ゲート電極と前記電極とが互いに接続され、前記絶縁膜は、所定値以上の電圧が前記ゲート電極に印加された場合にリーク電流を前記電極と前記第2の窒化物半導体層との間に流し、前記所定値は、前記トランジスタがオン動作する電圧より高く、前記ゲート絶縁膜の耐圧よりも低いことを特徴とする半導体装置。前記絶縁膜の材料が、前記ゲート絶縁膜の材料とは異なることを特徴とする請求項1に記載の半導体装置。前記第2の窒化物半導体層及び前記電極に対する前記絶縁膜のポテンシャル障壁の幅が、前記第1の窒化物半導体層及び前記ゲート電極に対する前記ゲート絶縁膜のポテンシャル障壁の幅よりも小さいことを特徴とする請求項1又は2に記載の半導体装置。前記ゲート絶縁膜が、アルミニウム酸化膜であることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。前記絶縁膜が、シリコン窒化膜又はアルミニウム窒化膜であることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。基板上方に互いに絶縁分離された第1の窒化物半導体層及び第2の窒化物半導体層を形成する工程と、前記第1の窒化物半導体層上のゲート絶縁膜、及び前記ゲート絶縁膜上のゲート電極を有するトランジスタを形成する工程と、前記第2の窒化物半導体層上の絶縁膜、及び前記絶縁膜上の電極を有する保護ダイオードを形成する工程と、前記ゲート電極と前記電極とを互いに接続する工程と、を有し、前記絶縁膜は、所定値以上の電圧が前記ゲート電極に印加された場合にリーク電流を前記電極と前記第2の窒化物半導体層との間に流し、前記所定値は、前記トランジスタがオン動作する電圧より高く、前記ゲート絶縁膜の耐圧よりも低いことを特徴とする半導体装置の製造方法。前記絶縁膜の材料として、前記ゲート絶縁膜の材料とは異なるものを用いることを特徴とする請求項6に記載の半導体装置の製造方法。前記第2の窒化物半導体層及び前記電極に対する前記絶縁膜のポテンシャル障壁の幅が、前記第1の窒化物半導体層及び前記ゲート電極に対する前記ゲート絶縁膜のポテンシャル障壁の幅よりも小さいことを特徴とする請求項6又は7に記載の半導体装置の製造方法。前記ゲート絶縁膜として、アルミニウム酸化膜を用いることを特徴とする請求項6乃至8のいずれか1項に記載の半導体装置の製造方法。前記絶縁膜として、シリコン窒化膜又はアルミニウム窒化膜を用いることを特徴とする請求項6乃至9のいずれか1項に記載の半導体装置の製造方法。本発明の目的は、GaN系トランジスタを簡便な構造で適切に保護することができる半導体装置及びその製造方法を提供することにある。半導体装置の一態様には、基板と、前記基板上方の第1の窒化物半導体層、前記第1の窒化物半導体層上のゲート絶縁膜、及び前記ゲート絶縁膜上のゲート電極を有するトランジスタと、前記第1の窒化物半導体層から絶縁分離された前記基板上方の第2の窒化物半導体層、前記第2の窒化物半導体層上の絶縁膜、及び前記絶縁膜上の電極を有する保護ダイオードと、が設けられている。前記ゲート電極と前記電極とが互いに接続されている。前記絶縁膜は、所定値以上の電圧が前記ゲート電極に印加された場合にリーク電流を前記電極と前記第2の窒化物半導体層との間に流し、前記所定値は、前記トランジスタがオン動作する電圧より高く、前記ゲート絶縁膜の耐圧よりも低い。半導体装置の製造方法の一態様では、基板上方に互いに絶縁分離された第1の窒化物半導体層及び第2の窒化物半導体層を形成し、前記第1の窒化物半導体層上のゲート絶縁膜、及び前記ゲート絶縁膜上のゲート電極を有するトランジスタを形成する。また、前記第2の窒化物半導体層上の絶縁膜、及び前記絶縁膜上の電極を有する保護ダイオードを形成し、前記ゲート電極と前記電極とを互いに接続する。前記絶縁膜は、所定値以上の電圧が前記ゲート電極に印加された場合にリーク電流を前記電極と前記第2の窒化物半導体層との間に流し、前記所定値は、前記トランジスタがオン動作する電圧より高く、前記ゲート絶縁膜の耐圧よりも低い。上記の半導体装置等によれば、窒化物半導体層を含むトランジスタと同一の基板上に、適切な絶縁膜を備えた保護ダイオードが形成されているため、トランジスタを簡便な構造で適切に保護することができる。第1の実施形態先ず、第1の実施形態について説明する。図1は、第1の実施形態に係る半導体装置の構造を示す図である。図1に示すように、第1の実施形態には、ゲート1g、ソース1s及びドレイン1dを備えた高電子移動度トランジしたHEMT:highelectronmobilitytransistor1がGaN系のMISトランジスタとして設けられている。また、ゲート1gにアノードが接続された保護ダイオード2も設けられている。保護ダイオード2のカソードは接地され、ゲート1g及び保護ダイオード2のアノードにゲート電圧Vgが印加される。保護ダイオード2はHEMT1と同一の基板上に形成されている。HEMT1の電子走行層及び電子供給層並びに保護ダイオード2のカソードとしては、窒化物半導体層が用いられるが、この窒化物半導体層は、HEMT1の部分と保護ダイオード2の部分との間で絶縁分離されている。窒化物半導体層の、HEMT1の部分が第1の窒化物半導体層の一例であり、保護ダイオード2の部分が第2の窒化物半導体層の一例である。ここで、保護ダイオード2について説明する。保護ダイオード2には、半導体膜第2の窒化物半導体層、絶縁膜及び金属電極が含まれており、MISダイオードとなっている。そして、絶縁膜として、所定値以上の電圧がゲート1gに印加された場合に、リーク電流をアノードの金属電極と半導体膜との間に流すものが用いられる。ここで、所定値は、HEMT1がオン動作する電圧より高く、HEMTのゲート絶縁膜の耐圧よりも低い値である。保護ダイオード2の絶縁膜の材料は、例えばHEMT1のゲート絶縁膜の材料とは異なり、HEMT1のゲート絶縁膜がアルミニウム酸化膜の場合、保護ダイオード2の絶縁膜はシリコン窒化膜又はアルミニウム窒化膜等である。つまり、例えば、保護ダイオード2の絶縁膜の誘電率は、ゲート絶縁膜の誘電率よりも小さい。図2は、GaN系のMISダイオードの一例のリーク特性を示す図である。この例は、GaN系のHEMTを想定したものであり、半導体膜としてGaN膜電子走行層及びその上のAlGaN膜電子供給層が用いられている。また、絶縁膜として厚さが20nmのシリコン窒化膜が用いられ、金属膜の面積は19700μm2である。図2に示すように、約6Vのゲート電圧Vgでリーク電流が増加し始め、10V強のゲート電圧Vgでリーク電流が10mAに達している。一般的なGaN系のHEMTの保護では、約5V~40Vのゲート電圧で10mAのリーク電流が保護素子に流れることが好ましい。比較のために、図3に、Si系のMISキャパシタの一例の順方向リーク特性を示す。この例は、Si系のMISトランジスタを想定したものであり、半導体膜としてSi膜が用いられている。また、シリコン窒化膜の厚さは、図2に示す例と同様に20nmである。図3に示すように、Si系のMISキャパシタでは、ほとんどリーク電流が流れず、約26Vで絶縁破壊が生じている。このように、同じシリコン窒化膜であっても、GaN系のMISダイオードとSi系のMISキャパシタとの間で、リーク特性に大きな相違が存在する。これは、半導体と絶縁体とのバンドギャップの差等に起因する。図4は、半導体、シリコン窒化物及び金属電極の積層体のバンドモデルを示す図である。図4aは半導体としてSi基板が用いられた場合のバンドモデルを示し、図4bは半導体としてGaN基板が用いられた場合のバンドモデルを示す。図4に示すように、GaNのバンドギャップはSiのバンドギャップよりもシリコン窒化物のバンドギャップに近く、SiのバリアハイトΦbSiはGaNのバリアハイトΦbGaNより大きい。これらの傾向は、GaNの代わりにAlGaNが用いられた場合も同様である。絶縁膜中へのトンネル電流のモデルとして一般的なFowlerNordheimのモデルによれば、トンネル電流JFNは、以下の式数1で与えられる。この式数1からも明らかなように、バリアハイトΦbが小さいほど、トンネル電流JFNは大きくなる。従って、半導体膜の材料と絶縁膜の材料との組み合わせによって、リーク特性は大きく異なり、バリアハイトΦbが大きいほど、絶縁破壊を引き起こしやすくなるのである。つまり、Si系半導体とGaN系半導体との間では、トンネル電流及び絶縁破壊のメカニズムが互いに大きく相違しており、Si系半導体に関する技術をGaN系半導体に適用するだけで、同様の作用効果を得ることができるとはいえない。図5は、GaN系のMISダイオードにおけるシリコン窒化膜の厚さとリーク電流が10mAに到達するゲート電圧Vgとの関係を示す図である。図5から、所定値例えば10mAのリーク電流が流れるゲート電圧Vgは、シリコン窒化膜の厚さによって任意に制御できることが明らかである。また、一般的なGaN系のMISトランジスタ例えば、HEMTの保護素子としては、約5V~40Vで10mAのリーク電流が流れる保護ダイオードが好ましい。従って、図5に示す関係を考慮すると、保護ダイオード2の絶縁膜としては、厚さが10nm~62nmのシリコン窒化膜が好ましい。また、保護ダイオード2の絶縁膜としてアルミニウム窒化膜を用いることも可能である。図6は、GaN系のMISダイオードの他の例のリーク特性を示す図である。この例は、GaN系のHEMTを想定したものであり、半導体膜としてGaN膜電子走行層及びその上のAlGaN膜電子供給層が用いられている。また、絶縁膜として厚さが40nmのアルミニウム窒化膜が用いられ、金属膜の面積は19700μm2である。図6に示すように、約12Vのゲート電圧Vgでリーク電流が増加し始め、約18Vのゲート電圧Vgでリーク電流が10mAに達している。図7は、GaN系のMISダイオードにおけるアルミニウム窒化膜の厚さとリーク電流が10mAに到達するゲート電圧Vgとの関係を示す図である。図7から、所定値例えば10mAのリーク電流が流れるゲート電圧Vgは、アルミニウム窒化膜の厚さによって任意に制御できることが明らかである。また、上述のように、一般的なGaN系のMISトランジスタ例えば、HEMTの保護素子としては、約5V~40Vで10mAのリーク電流が流れる保護ダイオードが好ましい。従って、図7に示す関係を考慮すると、保護ダイオード2の絶縁膜としては、厚さが15nm~78nmのアルミニウム窒化膜も好ましい。このように、GaN系半導体と金属との間のシリコン窒化膜及びアルミニウム窒化膜は、ある一定電圧が印加されるとリーク電流を流す。これは、シリコン窒化物及びアルミニウム窒化物のバンドギャップがそれぞれ約5.3eV、約6.1eVであり、GaNのバンドギャップ約3.4eV、AlGaNのバンドギャップ約3.4eV~4eVと近いためである。そして、保護ダイオードの絶縁膜としては、バンドギャップが約4.0eV~6.1eVの材料で、かつ、厚さが10nm~80nmであるものが好ましい。このような材料としては、シリコン窒化物及びアルミニウム窒化物以外に、ガドリニウム酸化物、ハフニウム酸化物、ハフニウムアルミネート及びガリウム酸化物が挙げられる。ガドリニウム酸化物、ハフニウム酸化物、ハフニウムアルミネート及びガリウム酸化物のバンドギャップは、それぞれ、約5.4eV、約5.7eV、約5.7eV~8.8eV、約4.8eVである。そして、絶縁膜としては、例えば、保護ダイオードの窒化物半導体層及び金属電極に対する当該絶縁膜のポテンシャル障壁の幅が、トランジスタの窒化物半導体層及びゲート電極に対するゲート絶縁膜のポテンシャル障壁の幅よりも小さいものを用いることができる。また、例えば、保護ダイオードの窒化物半導体層に対する金属電極のバリアハイトは、トランジスタの窒化物半導体層に対するゲート電極のバリアハイトよりも低い。なお、GaN系のHEMTのゲート絶縁膜に主として用いられているアルミニウム酸化物のバンドギャップは約8.8eVである。図8は、アルミニウム酸化膜を絶縁膜に含むMOSmetaloxidesemiconductorキャパシタにおけるリーク特性を示す図である。この例では、半導体膜としてGaN膜が用いられ、その上に厚さが20nmのアルミニウム酸化膜が形成され、その上に厚さが20nmのシリコン窒化膜が形成され、その上に金属膜が形成されている。金属膜の面積は19700μm2である。図8に示すように、このキャパシタでは、ほとんどリーク電流が流れず、約23Vの印加電圧でアルミニウム酸化膜に絶縁破壊が生じている。この傾向は、図3に示すSi系のMISキャパシタの傾向と同様である。但し、図8にリーク特性を示すキャパシタでは、アルミニウム酸化膜に絶縁破壊を生じさせた後に、再度リーク特性を測定すると、保護ダイオードとして機能し得る特性が発現する。図9は、アルミニウム酸化膜に絶縁破壊を生じた後のリーク特性を示す図である。図9に示すように、2回目の測定、即ち1回目の測定でアルミニウム酸化膜に絶縁破壊を生じさせた後の測定では、約5V以上の印加電圧でリーク電流が増加し始め、約12Vの印加電圧でリーク電流が10mAに達している。これは、アルミニウム酸化膜に絶縁破壊を生じたものの、シリコン窒化膜が保護ダイオードの絶縁膜として機能するためである。従って、アルミニウム酸化膜が保護ダイオードの絶縁膜に含まれていても、その他に、シリコン窒化膜又はアルミニウム窒化膜等の保護ダイオードの絶縁膜に適した絶縁膜が含まれていれば、例えば、意図的に過電圧を印加してアルミニウム酸化膜を絶縁破壊させてMISダイオードを得ることも可能である。これは、アルミニウム酸化膜に代えて、バンドギャップが約8eV以上のシリコン酸化膜を用いる場合も同様である。第2の実施形態次に、第2の実施形態について説明する。ここでは、便宜上、半導体装置の断面構造をその製造方法と共に説明する。図10A~図10Hは、第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。第2の実施形態では、MISダイオードの電極を、HEMTのゲート電極の形成後に、HEMTのソース電極及びドレイン電極と並行して形成する。先ず、図10Aaに示すように、Si基板等の基板101上にバッファ層102を形成する。バッファ層102としては、例えば厚さが2μm程度のAlN層を形成する。バッファ層102として、AlN層及びGaN層を交互に複数積層した積層体を形成してもよく、基板101との界面から離間するほどAl組成が減少するAlGaN層基板101との界面ではAlNを形成してもよい。その後、バッファ層102上に電子走行層103を形成する。電子走行層103としては、例えば厚さが1μm~3μm程度のGaN層を形成する。続いて、電子走行層103上に電子供給層104を形成する。電子供給層104としては、例えば厚さが5nm~40nm程度のAlGaN層を形成する。電子走行層103のGaNのバンドギャップよりも電子供給層104のAlGaNのバンドギャップが大きいので、量子井戸が生じ、その量子井戸に電子が蓄積される。この結果、キャリアである2次元電子ガス2DEG10が電子走行層103の電子供給層104との界面近傍に発生する。次いで、電子供給層104上にキャップ層105を形成する。キャップ層105としては、例えば厚さが0.1nm~5nm程度のGaN層を形成する。その後、図10Abに示すように、HEMTのゲート、ソース及びドレインのリセスを形成する予定の各領域に、それぞれ、開口部201g、201s及び201dを有するレジストパターン201をキャップ層105上に形成する。続いて、図10Acに示すように、レジストパターン201をマスクとして用いてキャップ層105をエッチングして、ゲート用のリセス106g、ソース用のリセス106s及びドレイン用のリセス106dを形成する。このエッチングでは、例えば、並行平板型エッチング装置を用いて、塩素ガス雰囲気にて、基板温度を25°C~150°Cとし、圧力を10mT~2Torrとし、RFパワーを50W~400Wとしてドライエッチングを行う。また、電子サイクロトロン共鳴ECR:electroncyclotronresonanceエッチング装置又は誘導結合型ICP:inductivelycoupledplasmaエッチング装置を用いて、圧力を1mT~50mTorrとし、バイアスパワーを5W~80Wとしてドライエッチングを行ってもよい。なお、リセス106gの形成と、リセス106s及び106dの形成とを別工程としてもよい。また、リセス106s及び106dの形成を省略してもよい。そして、レジストパターン201を除去する。その後、図10Bdに示すように、素子分離領域を形成する予定の領域に開口部202iを有するレジストパターン202をキャップ層105上に形成する。続いて、図10Beに示すように、レジストパターン202をマスクとして用いてイオン注入を行って、素子分離領域107を形成する。このイオン注入では、電子供給層104及び電子走行層103の結晶を破壊して2DEG10を消滅させ、素子分離領域107として絶縁領域を形成するのである。そして、レジストパターン202を除去する。次いで、図10Bfに示すように、全面に保護膜108を形成する。保護膜108としては、例えば厚さが20nm~500nm程度のシリコン窒化膜をプラズマ化学気相成長CVD:chemicalvapordeposition法にて形成する。保護膜108として、シリコン酸化膜、又はシリコン窒化膜及びシリコン酸化膜の積層体を形成してもよい。また、保護膜108を熱CVD法又は原子層堆積ALD:atomiclayerdeposition法にて形成してもよい。その後、図10Cgに示すように、保護膜108のゲート電極を形成する予定の領域に開口部108gを形成する。開口部108gの形成に当たっては、例えば、開口部108gを形成する予定の領域を露出し、その他の部分を覆うレジストパターンを保護膜108上に形成し、このレジストパターンをマスクとして、フッ素を含む薬液を用いたウェットエッチングを行い、このレジストパターンを除去する。続いて、図10Chに示すように、全面に、ゲート絶縁膜となる絶縁膜109、及びゲート電極となる導電膜110を形成する。絶縁膜109としては、例えば厚さが20nmのアルミニウム酸化膜をALD法にて形成する。絶縁膜109として、シリコン窒化膜、シリコン酸化膜、アルミニウム窒化膜、ハフニウム酸化膜、ハフニウムアルミネート膜、ジルコニウム酸化膜、ハフニウムシリケート膜、窒化ハフニウムシリケート膜又はガリウム酸化膜を形成してもよい。また、アルミニウム酸化膜、シリコン窒化膜、シリコン酸化膜、アルミニウム窒化膜、ハフニウム酸化膜、ハフニウムアルミネート膜、ジルコニウム酸化膜、ハフニウムシリケート膜、窒化ハフニウムシリケート膜及びガリウム酸化膜のうちの2種以上の積層体を形成してもよい。導電膜110としては、例えば厚さが50nm程度の仕事関数が4.5以上の高仕事関数膜及びその上の厚さが400nm程度のAl膜の積層体を物理気相成長PVD:physicalvapordeposition法にて形成する。高仕事関数膜としては、Au、Ni、Co、TiN窒素リッチ、TaN窒素リッチ、TaCカーボンリッチ、Pt、W、Ru、Ni3Si及びPd等の仕事関数が4.5eV以上の材料の膜が挙げられる。なお、絶縁膜109の形成と導電膜110の形成との間にアニール処理PDA:postdepositionannealを行うことが好ましい。このアニール処理の温度、時間は、例えば550°C、60秒間とする。このアニール処理により、絶縁膜109に含まれるC及びHを除去することができる。次いで、図10Ciに示すように、導電膜110及び絶縁膜109をパターニングしてゲート電極110g及びゲート絶縁膜109gを形成する。導電膜110及び絶縁膜109のパターニングに当たっては、ゲート電極110gを形成する予定の領域を覆い、その他の部分を露出するレジストパターンを導電膜110上に形成し、このレジストパターンをマスクとしてドライエッチングを行い、このレジストパターンを除去する。このとき、オーバーエッチングにより保護膜108の上層部もエッチングして、保護膜108の露出している上面を平坦化する。その後、図10Djに示すように、全面に保護膜111を形成する。保護膜111としては、例えば厚さが300nm程度のシリコン酸化膜を形成する。保護膜111の上面は平坦にすることが好ましい。このためには、例えば、スピンコート法により保護膜111の原料を塗布し、その後に、キュアによる固形化処理を行えばよい。また、凹凸のある保護膜111を形成し、その後に、化学機械的研磨CMP:chemicalmechanicalpolishingを行ってもよい。続いて、図10Dkに示すように、保護膜111及び保護膜108の、ソース電極、ドレイン電極及び保護ダイオードを形成する予定の各領域に、それぞれ、開口部112s、開口部112d及び開口部112pを形成する。開口部112s、開口部112d及び開口部112pの形成に当たっては、例えば、開口部112s、開口部112d及び開口部112pを形成する予定の各領域を露出し、その他の部分を覆うレジストパターンを保護膜111に形成し、このレジストパターンをマスクとしてドライエッチングを行い、このレジストパターンを除去する。このドライエッチングでは、例えば、並行平板型エッチング装置を用いて、CF4、SF6、CHF3又はフッ素を含むガス雰囲気にて、基板温度を25°C~200°Cとし、圧力を10mT~2Torrとし、RFパワーを10W~400Wとする。次いで、図10Elに示すように、全面に保護ダイオードMISダイオードの絶縁膜113を形成する。絶縁膜113としては、例えば厚さが20nm程度のシリコン窒化膜をCVD法にて形成する。絶縁膜113として、ゲート絶縁膜109gの耐圧に応じて、アルミニウム窒化膜、ガドリニウム酸化膜、ハフニウム酸化膜、ハフニウムアルミネート膜及びガリウム酸化膜を形成してもよい。また、シリコン窒化膜、アルミニウム窒化膜、ガドリニウム酸化膜、ハフニウム酸化膜、ハフニウムアルミネート膜及びガリウム酸化膜のうちの2種以上の積層体を形成してもよい。絶縁膜113の厚さは、例えば10nm~80nmとし、シリコン窒化膜のみを用いる場合、その厚さは10nm~62nmとすることが好ましく、アルミニウム窒化膜のみを用いる場合、その厚さは15nm~78nmとすることが好ましい。その後、図10Emに示すように、保護ダイオードの電極を形成する予定の領域を覆い、その他の部分を露出するレジストパターン203を絶縁膜113上に形成する。続いて、図10Fnに示すように、レジストパターン203をマスクとして用いて絶縁膜113をエッチングし、レジストパターン203を除去する。このエッチングでは、例えばフッ素を含む薬液を用いたウェットエッチングを行う。次いで、図10Foに示すように、全面に、ソース電極、ドレイン電極及び保護ダイオードの電極となる導電膜114及び導電膜115を形成する。導電膜114としては、例えば厚さが1nm~100nm程度のTa膜等の低仕事関数膜をPVD法にて形成する。低仕事関数膜としては、Al、Ti、TiNメタルリッチ、Ta、TaNメタルリッチ、Zr、TaCメタルリッチ、NiSi2及びAg等の仕事関数が4.5eV未満の材料の膜が挙げられる。導電膜114として低仕事関数金属を用いるのは、ソース電極及びドレイン電極の直下の半導体とのバリア障壁を減じることによって、低コンタクト抵抗を得るためである。導電膜115としては、例えば厚さが20nm~500nm程度のAlを主原料とする膜例えばAl膜をPVD法にて形成する。その後、図10Gpに示すように、導電膜115及び導電膜114をパターニングしてソース電極115s、ドレイン電極115d及び保護ダイオード用電極115pを形成する。導電膜115及び導電膜114のパターニングに当たっては、ソース電極115s、ドレイン電極115d及び保護ダイオード用電極115pを形成する予定の各領域を覆い、その他の部分を露出するレジストパターンを導電膜115上に形成し、このレジストパターンをマスクとしてドライエッチングを行い、このレジストパターンを除去する。このとき、オーバーエッチングにより保護膜111の上層部をエッチングしてもよい。続いて、図10Gqに示すように、アニール処理を行って導電膜114を、よりコンタクト抵抗が低い導電膜114aに変化させる。例えば、このアニール処理の雰囲気は、希ガス、窒素、酸素、アンモニア及び水素の1種又は2種以上の雰囲気とし、時間は180秒間以下とし、温度は550°C~650°Cとする。より具体的には、例えば、窒素雰囲気中で、600°Cの熱処理を60秒間行う。このアニール処理によって、導電膜114と導電膜115中のAlとが反応し、半導体部分キャップ層105及び電子供給層104に対して微少なAlスパイクが生じる。この結果、コンタクト抵抗が低下する。このとき、Alの低い仕事関数も低抵抗化に寄与する。次いで、図10Hrに示すように、全面に保護膜116を形成する。保護膜116としては、例えば厚さが1000nm程度のシリコン酸化膜を形成する。保護膜116の上面は平坦にすることが好ましい。このためには、例えば、スピンコート法により保護膜116の原料を塗布し、その後に、キュアによる固形化処理を行えばよい。また、凹凸のある保護膜116を形成し、その後に、CMPを行ってもよい。その後、図10Hsに示すように、ゲート電極110gを露出する開口部を保護膜116及び保護膜111に形成し、保護ダイオード用電極115pを露出する開口部を保護膜116に形成する。そして、これの開口部を介してゲート電極110g及び保護ダイオード用電極115pを互いに接続する配線117を形成する。なお、ゲート電極110gを露出する開口部、及び保護ダイオード用電極115pを露出する開口部を形成する際に、ソース電極115sを露出する開口部、及びドレイン電極115dを露出する開口部も形成し、配線117を形成する際に、ソース用の配線、及びドレイン用の配線も形成することが好ましい。これらの開口部は、例えばレジストパターンをマスクとして用いたエッチングにより形成することができる。また、配線117等は、金属膜の形成及びそのパターニング等により形成することができる。第2の実施形態では、上述のように、例えば、ゲート絶縁膜109gとして厚さが20nmのアルミニウム酸化膜が用いられ、保護ダイオードMISダイオードの絶縁膜113として厚さが20nm程度のシリコン窒化膜が用いられる。厚さが20nmのアルミニウム酸化膜の耐圧は、図8に示すように、約23Vである。また、厚さが20nm程度のシリコン窒化膜には、約12Vの電圧が印加されると10mAのリーク電流が流れる。従って、設計外のサージ電圧としてゲート絶縁膜109gの耐圧を超える電圧がゲート電極110gに印加されたとしても、ゲート絶縁膜109gが絶縁破壊する前にMISダイオードにリーク電流が流れる。例えば、HEMTの通常動作のゲート電圧が7Vと設計されている場合に、約30Vのサージ電圧が印加されたとしても、ゲート絶縁膜109gが絶縁破壊する前にMISダイオードにリーク電流が流れる。つまり、ゲート絶縁膜109gを絶縁破壊から保護することができる。第3の実施形態次に、第3の実施形態について説明する。ここでも、便宜上、半導体装置の断面構造をその製造方法と共に説明する。なお、材料及び膜厚等の第2の実施形態と同様の構成についての説明は、一部省略する。図11A~図11Eは、第3の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。第3の実施形態では、MISダイオードの電極をHEMTのゲート電極と並行して形成し、その後に、HEMTのソース電極及びドレイン電極を形成する。先ず、第2の実施形態と同様にして、保護膜108の形成までの処理を行う図10Bf参照。次いで、図11Aaに示すように、保護膜108のゲート電極及び保護ダイオードの電極を形成する予定の各領域に、それぞれ、開口部108g及び開口部108pを形成する。その後、図11Abに示すように、全面にゲート絶縁膜となる絶縁膜109を形成する。続いて、図11Acに示すように、絶縁膜109をパターニングしてゲート絶縁膜109gを形成する。絶縁膜109の形成とパターニングとの間にアニール処理PDA:postdepositionannealを行うことが好ましい。絶縁膜109のパターニングに当たっては、例えば、ゲート絶縁膜109gを形成する予定の領域を覆い、その他の部分を露出するレジストパターンを絶縁膜109上に形成し、このレジストパターンをマスクとして、フッ素を含む薬液を用いたウェットエッチングを行い、このレジストパターンを除去する。次いで、図11Bdに示すように、全面に保護ダイオードMISダイオードの絶縁膜113を形成する。その後、図11Beに示すように、全面にゲート電極となる導電膜110を形成する。続いて、図11Bfに示すように、導電膜110及び絶縁膜113をパターニングしてゲート電極110g及び保護ダイオード用電極110pを形成する。導電膜110及び絶縁膜113のパターニングに当たっては、ゲート電極110gを形成する予定の領域、及び保護ダイオード用電極110pを形成する予定の領域を覆い、その他の部分を露出するレジストパターンを導電膜110上に形成し、このレジストパターンをマスクとしてドライエッチングを行い、このレジストパターンを除去する。このとき、オーバーエッチングにより保護膜108の上層部もエッチングして、保護膜108の露出している上面を平坦化する。なお、ゲート電極110g下方の絶縁膜113をゲート絶縁膜の一部とみなすこともできる。次いで、図11Cgに示すように、全面に保護膜111を形成する。その後、図11Chに示すように、保護膜111及び保護膜108の、ソース電極及びドレイン電極を形成する予定の各領域に、それぞれ、開口部112s及び開口部112dを形成する。続いて、図11Diに示すように、全面に、ソース電極及びドレイン電極となる導電膜114及び導電膜115を形成する。次いで、図11Djに示すように、導電膜115及び導電膜114をパターニングしてソース電極115s及びドレイン電極115dを形成する。このとき、オーバーエッチングにより保護膜111の上層部をエッチングしてもよい。その後、図11Ekに示すように、アニール処理を行って導電膜114を、よりコンタクト抵抗が低い導電膜114aに変化させる。続いて、図11Elに示すように、全面に保護膜116を形成する。次いで、ゲート電極110gを露出する開口部、及び保護ダイオード用電極110pを露出する開口部を保護膜116及び保護膜111に形成する。そして、これの開口部を介してゲート電極110g及び保護ダイオード用電極110pを互いに接続する配線117を形成する。なお、ゲート電極110gを露出する開口部、及び保護ダイオード用電極110pを露出する開口部を形成する際に、ソース電極115sを露出する開口部、及びドレイン電極115dを露出する開口部も形成し、配線117を形成する際に、ソース用の配線、及びドレイン用の配線も形成することが好ましい。第3の実施形態においても、設計外のサージ電圧としてゲート絶縁膜109gの耐圧を超える電圧がゲート電極110gに印加されたとしても、ゲート絶縁膜109gが絶縁破壊する前にMISダイオードにリーク電流が流れる。つまり、ゲート絶縁膜109gを絶縁破壊から保護することができる。第4の実施形態次に、第4の実施形態について説明する。ここでも、便宜上、半導体装置の断面構造をその製造方法と共に説明する。なお、材料及び膜厚等の第2の実施形態と同様の構成についての説明は、一部省略する。図12A~図12Eは、第4の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。第4の実施形態では、MISダイオードの電極を、HEMTのゲート電極の形成前に、HEMTのソース電極及びドレイン電極と並行して形成する。先ず、第2の実施形態と同様にして、保護膜108の形成までの処理を行う図10Bf参照。次いで、図12Aaに示すように、保護膜108のソース電極、ドレイン電極及び保護ダイオードの電極を形成する予定の各領域に、それぞれ、開口部108s、開口部108d及び開口部108pを形成する。次いで、図12Abに示すように、全面に保護ダイオードMISダイオードの絶縁膜113を形成する。その後、図12Acに示すように、絶縁膜113をパターニングして保護ダイオードを形成する予定の領域のみに残存させる。絶縁膜113のパターニングに当たっては、例えば、絶縁膜113を残存させる領域を覆い、その他の部分を露出するレジストパターンを絶縁膜113上に形成し、このレジストパターンをマスクとして、フッ素を含む薬液を用いたウェットエッチングを行い、このレジストパターンを除去する。その後、図12Bdに示すように、全面に、ソース電極、ドレイン電極及び保護ダイオードの電極となる導電膜114及び導電膜115を形成する。続いて、図12Beに示すように、導電膜115及び導電膜114をパターニングしてソース電極115s、ドレイン電極115d及び保護ダイオード用電極115pを形成する。このとき、オーバーエッチングにより保護膜108の上層部もエッチングして、保護膜108の露出している上面を平坦化する。次いで、図12Bfに示すように、アニール処理を行って導電膜114を、よりコンタクト抵抗が低い導電膜114aに変化させる。その後、図12Cgに示すように、全面に保護膜111を形成する。続いて、図12Chに示すように、保護膜111及び保護膜108のゲート電極を形成する予定の領域に開口部112gを形成する。続いて、図12Diに示すように、全面に、ゲート絶縁膜となる絶縁膜109、及びゲート電極となる導電膜110を形成する。絶縁膜109の形成と導電膜110の形成との間にアニール処理PDA:postdepositionannealを行うことが好ましい。次いで、図12Djに示すように、導電膜110及び絶縁膜109をパターニングしてゲート電極110g及びゲート絶縁膜109gを形成する。このとき、オーバーエッチングにより保護膜111の上層部をエッチングしてもよい。その後、図12Ekに示すように、全面に保護膜116を形成する。続いて、ゲート電極110gを露出する開口部を保護膜116に形成し、保護ダイオード用電極115pを露出する開口部を保護膜116及び保護膜111に形成する。そして、これの開口部を介してゲート電極110g及び保護ダイオード用電極115pを互いに接続する配線117を形成する。なお、ゲート電極110gを露出する開口部、及び保護ダイオード用電極115pを露出する開口部を形成する際に、ソース電極115sを露出する開口部、及びドレイン電極115dを露出する開口部も形成し、配線117を形成する際に、ソース用の配線、及びドレイン用の配線も形成することが好ましい。第4の実施形態においても、設計外のサージ電圧としてゲート絶縁膜109gの耐圧を超える電圧がゲート電極110gに印加されたとしても、ゲート絶縁膜109gが絶縁破壊する前にMISダイオードにリーク電流が流れる。つまり、ゲート絶縁膜109gを絶縁破壊から保護することができる。第5の実施形態次に、第5の実施形態について説明する。ここでも、便宜上、半導体装置の断面構造をその製造方法と共に説明する。なお、材料及び膜厚等の第2の実施形態と同様の構成についての説明は、一部省略する。図13A~図13Fは、第5の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。第5の実施形態では、HEMTのソース電極及びドレイン電極を形成した後に、MISダイオードの電極を、HEMTのゲート電極と並行して形成する。先ず、第2の実施形態と同様にして、保護膜108の形成までの処理を行う図10Bf参照。次いで、図13Aaに示すように、保護膜108のソース電極及びドレイン電極を形成する予定の各領域に、それぞれ、開口部108s及び開口部108dを形成する。その後、図13Abに示すように、全面に、ソース電極及びドレイン電極となる導電膜114及び導電膜115を形成する。続いて、図13Acに示すように、導電膜115及び導電膜114をパターニングしてソース電極115s及びドレイン電極115dを形成する。このとき、オーバーエッチングにより保護膜108の上層部もエッチングして、保護膜108の露出している上面を平坦化する。次いで、図13Bdに示すように、アニール処理を行って導電膜114を、よりコンタクト抵抗が低い導電膜114aに変化させる。その後、図13Beに示すように、全面に保護膜111を形成する。続いて、図13Cfに示すように、保護膜111及び保護膜108の、ゲート電極及び保護ダイオードを形成する予定の各領域に、それぞれ、開口部112g及び開口部112pを形成する。次いで、図13Cgに示すように、全面に、ゲート絶縁膜となる絶縁膜109を形成する。続いて、図13Dhに示すように、絶縁膜109をパターニングしてゲート絶縁膜109gを形成する。絶縁膜109の形成とパターニングとの間にアニール処理PDA:postdepositionannealを行うことが好ましい。次いで、図13Diに示すように、全面に保護ダイオードMISダイオードの絶縁膜113を形成する。その後、図13Ejに示すように、全面にゲート電極となる導電膜110を形成する。続いて、図13Ekに示すように、導電膜110及び絶縁膜113をパターニングしてゲート電極110g及び保護ダイオード用電極110pを形成する。このとき、オーバーエッチングにより保護膜111の上層部をエッチングしてもよい。次いで、図13Flに示すように、全面に保護膜116を形成する。その後、ゲート電極110gを露出する開口部、及び保護ダイオード用電極110pを露出する開口部を保護膜116に形成する。そして、これの開口部を介してゲート電極110g及び保護ダイオード用電極110pを互いに接続する配線117を形成する。なお、ゲート電極110gを露出する開口部、及び保護ダイオード用電極110pを露出する開口部を形成する際に、ソース電極115sを露出する開口部、及びドレイン電極115dを露出する開口部も形成し、配線117を形成する際に、ソース用の配線、及びドレイン用の配線も形成することが好ましい。第5の実施形態においても、設計外のサージ電圧としてゲート絶縁膜109gの耐圧を超える電圧がゲート電極110gに印加されたとしても、ゲート絶縁膜109gが絶縁破壊する前にMISダイオードにリーク電流が流れる。つまり、ゲート絶縁膜109gを絶縁破壊から保護することができる。第6の実施形態次に、第6の実施形態について説明する。ここでも、便宜上、半導体装置の断面構造をその製造方法と共に説明する。なお、材料及び膜厚等の第2の実施形態と同様の構成についての説明は、一部省略する。図14A~図14Fは、第6の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。第6の実施形態では、HEMTのゲート電極を形成する前に、2次元電子ガス2DEGを減少させる2DEG抑制層を形成する。また、MISダイオードの電極を、HEMTのゲート電極の形成後に、HEMTのソース電極及びドレイン電極と並行して形成する。先ず、第2の実施形態と同様にして、電子供給層104の形成までの処理を行う図10Aa参照。この結果、キャリアである2次元電子ガス2DEGが電子走行層103の電子供給層104との界面近傍に発生する。次いで、図14Aaに示すように、電子供給層104上に、2DEGを減少させる2DEG抑制層121を形成する。この結果、電子走行層103の電子供給層104との界面近傍に発生していた2DEGが消失する。2DEG抑制層121としては、例えば厚さが10nm~300nm程度のp型GaN層を形成する。その後、図14Abに示すように、素子分離領域を形成する予定の領域に開口部202iを有するレジストパターン202をキャップ層105上に形成する。レジストパターン202をマスクとして用いてイオン注入を行って、素子分離領域107を形成する。そして、レジストパターン202を除去する。続いて、図14Acに示すように、全面に、ゲート絶縁膜となる絶縁膜109、及びゲート電極となる導電膜110を形成する。なお、絶縁膜109の形成と導電膜110の形成との間にアニール処理PDA:postdepositionannealを行うことが好ましい。次いで、図14Bdに示すように、導電膜110、絶縁膜109及び2DEG抑制層121をパターニングして、ゲート電極110g及びゲート絶縁膜109gを形成する。この結果、素子分離領域107を除き、2DEG抑制層121が除去された領域において、2DEG10が電子走行層103の電子供給層104との界面近傍に再度発生する。その後、図14Beに示すように、全面に保護膜108を形成する。続いて、図14Bfに示すように、保護膜108のソース電極、ドレイン電極及び保護ダイオードの電極を形成する予定の各領域に、それぞれ、開口部108s、開口部108d及び開口部108pを形成する。次いで、図14Cgに示すように、HEMTのソース及びドレインの各リセスを形成する予定の領域に、それぞれ、開口部204s及び204dを有するレジストパターン204を保護膜108上に形成する。その後、レジストパターン204をマスクとして用いて電子供給層104をエッチングして、ソース用のリセス122s及びドレイン用のリセス122dを形成する。このエッチングでは、例えば、並行平板型エッチング装置を用いて、塩素ガス雰囲気にて、基板温度を25°C~150°Cとし、圧力を10mT~2Torrとし、RFパワーを50W~400Wとしてドライエッチングを行う。また、ECRエッチング装置又はICPエッチング装置を用いて、圧力を1mT~50mTorrとし、バイアスパワーを5W~80Wとしてドライエッチングを行ってもよい。そして、図14Chに示すように、レジストパターン204を除去する。なお、リセス122s及び122dの形成を含む、レジストパターン204の形成から除去までの処理を省略してもよい。続いて、図14Ciに示すように、全面に保護ダイオードMISダイオードの絶縁膜113を形成する。次いで、図14Djに示すように、絶縁膜113をパターニングして保護ダイオードを形成する予定の領域のみに残存させる。その後、図14Dkに示すように、全面に、ソース電極、ドレイン電極及び保護ダイオードの電極となる導電膜114及び導電膜115を形成する。続いて、図14Dlに示すように、導電膜115及び導電膜114をパターニングしてソース電極115s、ドレイン電極115d及び保護ダイオード用電極115pを形成する。このとき、オーバーエッチングにより保護膜108の上層部もエッチングして、保護膜108の露出している上面を平坦化する。次いで、図14Emに示すように、アニール処理を行って導電膜114を、よりコンタクト抵抗が低い導電膜114aに変化させる。その後、図14Enに示すように、全面に保護膜111を形成する。続いて、図14Foに示すように、ゲート電極110gを露出する開口部を保護膜111及び保護膜108に形成し、保護ダイオード用電極115pを露出する開口部を保護膜111に形成する。そして、これの開口部を介してゲート電極110g及び保護ダイオード用電極115pを互いに接続する配線117を形成する。なお、ゲート電極110gを露出する開口部、及び保護ダイオード用電極115pを露出する開口部を形成する際に、ソース電極115sを露出する開口部、及びドレイン電極115dを露出する開口部も形成し、配線117を形成する際に、ソース用の配線、及びドレイン用の配線も形成することが好ましい。第6の実施形態においても、設計外のサージ電圧としてゲート絶縁膜109gの耐圧を超える電圧がゲート電極110gに印加されたとしても、ゲート絶縁膜109gが絶縁破壊する前にMISダイオードにリーク電流が流れる。つまり、ゲート絶縁膜109gを絶縁破壊から保護することができる。また、第6の実施形態では、ゲート電極110gの下方に2DEG10が存在しないため、ノーマリーオフ動作を実現することができる。なお、図15に示すように、2DEGを再度発生させる際に、平面視でゲート電極110gを除く領域において、2DEG抑制層121の全体を除去するのではなく、2DEG抑制層121を薄くするだけでもよい。この場合、2DEG抑制層121の残存している部分がキャップ層105と同様に作用する。第7の実施形態次に、第7の実施形態について説明する。ここでも、便宜上、半導体装置の断面構造をその製造方法と共に説明する。なお、材料及び膜厚等の第2の実施形態、第6の実施形態と同様の構成についての説明は、一部省略する。図16A~図16Eは、第7の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。第7の実施形態では、HEMTのゲート電極を形成する前に、2次元電子ガス2DEGを減少させる2DEG抑制層を形成する。また、MISダイオードの電極を、HEMTのゲート電極と並行して形成し、その後に、HEMTのソース電極及びドレイン電極を形成する。先ず、図16Aaに示すように、第6の実施形態と同様にして、絶縁膜109の形成までの処理を行う図14Ac参照。次いで、図16Abに示すように、絶縁膜109をパターニングしてゲート絶縁膜109gを形成する。絶縁膜109の形成とパターニングとの間にアニール処理PDA:postdepositionannealを行うことが好ましい。その後、図16Acに示すように、全面に保護ダイオードMISダイオードの絶縁膜113を形成する。続いて、図16Bdに示すように、全面にゲート電極となる導電膜110を形成する。次いで、図16Beに示すように、導電膜110、絶縁膜113及び2DEG抑制層121をパターニングしてゲート電極110g及び保護ダイオード用電極110pを形成する。この結果、素子分離領域107を除き、2DEG抑制層121が除去された領域において、2DEG10が電子走行層103の電子供給層104との界面近傍に発生する。その後、図16Bfに示すように、全面に保護膜108を形成する。続いて、図16Cgに示すように、保護膜108のソース電極及びドレイン電極を形成する予定の各領域に、それぞれ、開口部108s及び開口部108dを形成する。次いで、図16Chに示すように、HEMTのソース及びドレインの各リセスを形成する予定の領域に、それぞれ、開口部204s及び204dを有するレジストパターン204を保護膜108上に形成する。その後、レジストパターン204をマスクとして用いて電子供給層104をエッチングして、ソース用のリセス122s及びドレイン用のリセス122dを形成する。そして、図16Ciに示すように、レジストパターン204を除去する。なお、リセス122s及び122dの形成を含む、レジストパターン204の形成から除去までの処理を省略してもよい。続いて、図16Djに示すように、全面に、ソース電極及びドレイン電極となる導電膜114及び導電膜115を形成する。続いて、図16Dkに示すように、導電膜115及び導電膜114をパターニングしてソース電極115s及びドレイン電極115dを形成する。このとき、オーバーエッチングにより保護膜108の上層部もエッチングして、保護膜108の露出している表面を平坦化する。次いで、図16Dlに示すように、アニール処理を行って導電膜114を、よりコンタクト抵抗が低い導電膜114aに変化させる。その後、図16Emに示すように、全面に保護膜111を形成する。続いて、図16Enに示すように、ゲート電極110gを露出する開口部、及び保護ダイオード用電極110pを露出する開口部を保護膜111及び保護膜108に形成する。そして、これの開口部を介してゲート電極110g及び保護ダイオード用電極110pを互いに接続する配線117を形成する。なお、ゲート電極110gを露出する開口部、及び保護ダイオード用電極110pを露出する開口部を形成する際に、ソース電極115sを露出する開口部、及びドレイン電極115dを露出する開口部も形成し、配線117を形成する際に、ソース用の配線、及びドレイン用の配線も形成することが好ましい。第7の実施形態においても、設計外のサージ電圧としてゲート絶縁膜109gの耐圧を超える電圧がゲート電極110gに印加されたとしても、ゲート絶縁膜109gが絶縁破壊する前にMISダイオードにリーク電流が流れる。つまり、ゲート絶縁膜109gを絶縁破壊から保護することができる。また、ゲート電極110gの下方に2DEG10が存在しないため、ノーマリーオフ動作を実現することができる。第8の実施形態次に、第8の実施形態について説明する。ここでも、便宜上、半導体装置の断面構造をその製造方法と共に説明する。なお、材料及び膜厚等の第8の実施形態と同様の構成についての説明は、一部省略する。図17A~図17Fは、第8の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。第8の実施形態では、MISダイオードの電極を、HEMTのゲート電極と並行して形成し、その後に、HEMTのソース電極及びドレイン電極を形成する。また、ゲート絶縁膜と同一の絶縁膜をMISダイオードの電極と窒化物半導体層との間にも位置させ、この絶縁膜を絶縁破壊させる。先ず、第2の実施形態と同様にして、保護膜108の形成までの処理を行う図10Bf参照。次いで、図17Aaに示すように、保護膜108のゲート電極を形成する予定の領域に開口部108gを形成し、保護ダイオードの電極を形成する予定の領域に開口部108pを形成する。その後、図17Abに示すように、全面に、ゲート絶縁膜となる絶縁膜109を形成し、その上に、保護ダイオードMISダイオードの絶縁膜113を形成する。絶縁膜109の形成と絶縁膜113の形成との間にアニール処理PDA:postdepositionannealを行うことが好ましい。続いて、図17Acに示すように、絶縁膜113上にゲート電極となる導電膜110を形成する。次いで、図17Bdに示すように、導電膜110、絶縁膜113及び絶縁膜109をパターニングしてゲート電極110g及びゲート絶縁膜109gを形成すると共に、保護ダイオード用電極110pを形成する。このとき、オーバーエッチングにより保護膜108の上層部もエッチングして、保護膜108の露出している上面を平坦化する。ゲート電極110g下方の絶縁膜113をゲート絶縁膜の一部とみなすこともできる。その後、図17Beに示すように、全面に保護膜111を形成する。続いて、図17Cfに示すように、保護膜111及び保護膜108の、ソース電極及びドレイン電極を形成する予定の各領域に、それぞれ、開口部112s及び開口部112dを形成する。次いで、図17Cgに示すように、全面に、ソース電極及びドレイン電極となる導電膜114及び導電膜115を形成する。その後、図17Dhに示すように、導電膜115及び導電膜114をパターニングしてソース電極115s及びドレイン電極115dを形成する。このとき、オーバーエッチングにより保護膜111の上層部をエッチングしてもよい。続いて、図17Diに示すように、アニール処理を行って導電膜114を、よりコンタクト抵抗が低い導電膜114aに変化させる。次いで、図17Ejに示すように、全面に保護膜116を形成する。その後、図17Ekに示すように、ゲート電極110gを露出する開口部、及び保護ダイオード用電極110pを露出する開口部を保護膜116及び保護膜111に形成する。そして、これの開口部を介してゲート電極110g及び保護ダイオード用電極110pを互いに接続する配線117を形成する。なお、ゲート電極110gを露出する開口部、及び保護ダイオード用電極110pを露出する開口部を形成する際に、ソース電極115sを露出する開口部、及びドレイン電極115dを露出する開口部も形成し、配線117を形成する際に、ソース用の配線、及びドレイン用の配線も形成することが好ましい。続いて、図17Flに示すように、ゲート電極110g、ソース電極115s及びドレイン電極115dを短絡した状態で、外部から保護ダイオード用電極110pに絶縁膜109の耐圧以上の電圧、例えば25Vを印加する。この結果、保護ダイオード用電極110p下方の絶縁膜109が絶縁破壊する。このとき、保護ダイオード用電極110p下方の絶縁膜113は絶縁破壊せず、MISダイオードの絶縁膜として機能する。第8の実施形態においても、設計外のサージ電圧としてゲート絶縁膜109gの耐圧を超える電圧がゲート電極110gに印加されたとしても、ゲート絶縁膜109gが絶縁破壊する前にMISダイオードにリーク電流が流れる。つまり、ゲート絶縁膜109gを絶縁破壊から保護することができる。第9の実施形態次に、第9の実施形態について説明する。ここでも、便宜上、半導体装置の断面構造をその製造方法と共に説明する。なお、材料及び膜厚等の第2の実施形態と同様の構成についての説明は、一部省略する。図18A~図18Fは、第9の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。第9の実施形態では、HEMTのソース電極及びドレイン電極を形成した後に、MISダイオードの電極を、HEMTのゲート電極と並行して形成する。また、ゲート絶縁膜と同一の絶縁膜をMISダイオードの電極と窒化物半導体層との間にも位置させ、この絶縁膜を絶縁破壊させる。先ず、第2の実施形態と同様にして、保護膜108の形成までの処理を行う図10Bf参照。次いで、図18Aaに示すように、保護膜108のソース電極及びドレイン電極を形成する予定の各領域に、それぞれ、開口部108s及び開口部108dを形成する。その後、図18Abに示すように、全面に、ソース電極及びドレイン電極となる導電膜114及び導電膜115を形成する。続いて、図18Acに示すように、導電膜115及び導電膜114をパターニングしてソース電極115s及びドレイン電極115dを形成する。このとき、オーバーエッチングにより保護膜108の上層部もエッチングして、保護膜108の露出している上面を平坦化する。次いで、図18Bdに示すように、アニール処理を行って導電膜114を、よりコンタクト抵抗が低い導電膜114aに変化させる。その後、図18Beに示すように、全面に保護膜111を形成する。続いて、図18Cfに示すように、保護膜111及び保護膜108のゲート電極及び保護ダイオードを形成する予定の領域に、それぞれ、開口部112g及び開口部112pを形成する。次いで、図18Cgに示すように、全面に、ゲート絶縁膜となる絶縁膜109を形成し、その上に、保護ダイオードMISダイオードの絶縁膜113を形成する。絶縁膜109の形成と絶縁膜113の形成との間にアニール処理PDA:postdepositionannealを行うことが好ましい。続いて、図18Dhに示すように、絶縁膜113上にゲート電極となる導電膜110を形成する。次いで、図18Diに示すように、導電膜110、絶縁膜113及び絶縁膜109をパターニングしてゲート電極110g及びゲート絶縁膜109gを形成すると共に、保護ダイオード用電極110pを形成する。このとき、オーバーエッチングにより保護膜111の上層部をエッチングしてもよい。ゲート電極110g下方の絶縁膜113をゲート絶縁膜の一部とみなすこともできる。その後、図18Ejに示すように、全面に保護膜111を形成する。続いて、図18Ekに示すように、ゲート電極110gを露出する開口部、及び保護ダイオード用電極110pを露出する開口部を保護膜116に形成する。そして、これの開口部を介してゲート電極110g及び保護ダイオード用電極110pを互いに接続する配線117を形成する。なお、ゲート電極110gを露出する開口部、及び保護ダイオード用電極110pを露出する開口部を形成する際に、ソース電極115sを露出する開口部、及びドレイン電極115dを露出する開口部も形成し、配線117を形成する際に、ソース用の配線、及びドレイン用の配線も形成することが好ましい。続いて、図18Flに示すように、ゲート電極110g、ソース電極115s及びドレイン電極115dを短絡した状態で、外部から保護ダイオード用電極110pに絶縁膜109の耐圧以上の電圧、例えば25Vを印加する。この結果、保護ダイオード用電極110p下方の絶縁膜109が絶縁破壊する。このとき、保護ダイオード用電極110p下方の絶縁膜113は絶縁破壊せず、MISダイオードの絶縁膜として機能する。第9の実施形態においても、設計外のサージ電圧としてゲート絶縁膜109gの耐圧を超える電圧がゲート電極110gに印加されたとしても、ゲート絶縁膜109gが絶縁破壊する前にMISダイオードにリーク電流が流れる。つまり、ゲート絶縁膜109gを絶縁破壊から保護することができる。第10の実施形態次に、第10の実施形態について説明する。ここでも、便宜上、半導体装置の断面構造をその製造方法と共に説明する。なお、材料及び膜厚等の第2の実施形態、第6の実施形態と同様の構成についての説明は、一部省略する。図19A~図19Eは、第10の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。第10の実施形態では、HEMTのゲート電極を形成する前に、2次元電子ガス2DEGを減少させる2DEG抑制層を形成する。また、MISダイオードの電極を、HEMTのゲート電極と並行して形成し、その後に、HEMTのソース電極及びドレイン電極を形成する。更に、ゲート絶縁膜と同一の絶縁膜をMISダイオードの電極と窒化物半導体層との間にも位置させ、この絶縁膜を絶縁破壊させる。先ず、第6の実施形態と同様にして、絶縁膜109の形成までの処理を行う図14Ac参照。次いで、図19Aaに示すように、絶縁膜109上に、保護ダイオードMISダイオードの絶縁膜113を形成する。絶縁膜109の形成と絶縁膜113の形成との間にアニール処理PDA:postdepositionannealを行うことが好ましい。その後、図19Abに示すように、絶縁膜113上に、ゲート電極となる導電膜110を形成する。続いて、図19Acに示すように、導電膜110、絶縁膜113、絶縁膜109及び2DEG抑制層121をパターニングして、ゲート電極110g及びゲート絶縁膜109gを形成すると共に、保護ダイオード用電極110pを形成する。ゲート電極110g下方の絶縁膜113をゲート絶縁膜の一部とみなすこともできる。次いで、図19Bdに示すように、全面に保護膜108を形成する。その後、図19Beに示すように、保護膜108のソース電極及びドレイン電極を形成する予定の各領域に、それぞれ開口部108s及び開口部108dを形成する。続いて、図19Bfに示すように、HEMTのソース及びドレインの各リセスを形成する予定の領域に、それぞれ、開口部204s及び204dを有するレジストパターン204を保護膜108上に形成する。続いて、レジストパターン204をマスクとして用いて電子供給層104をエッチングして、ソース用のリセス122s及びドレイン用のリセス122dを形成する。そして、図19Cgに示すように、レジストパターン204を除去する。なお、リセス122s及び122dの形成を含む、レジストパターン204の形成から除去までの処理を省略してもよい。次いで、図19Chに示すように、全面に、ソース電極及びドレイン電極となる導電膜114及び導電膜115を形成する。その後、図19Ciに示すように、導電膜115及び導電膜114をパターニングしてソース電極115s及びドレイン電極115dを形成する。このとき、オーバーエッチングにより保護膜108の上層部をエッチングして、保護膜108の露出している上面を平坦化する。次いで、図19Djに示すように、アニール処理を行って導電膜114を、よりコンタクト抵抗が低い導電膜114aに変化させる。その後、図19Dkに示すように、全面に保護膜111を形成する。続いて、ゲート電極110gを露出する開口部、及び保護ダイオード用電極110pを露出する開口部を保護膜111及び保護膜108に形成する。そして、これの開口部を介してゲート電極110g及び保護ダイオード用電極110pを互いに接続する配線117を形成する。なお、ゲート電極110gを露出する開口部、及び保護ダイオード用電極110pを露出する開口部を形成する際に、ソース電極115sを露出する開口部、及びドレイン電極115dを露出する開口部も形成し、配線117を形成する際に、ソース用の配線、及びドレイン用の配線も形成することが好ましい。続いて、図19Elに示すように、ゲート電極110g、ソース電極115s及びドレイン電極115dを短絡した状態で、外部から保護ダイオード用電極110pに絶縁膜109の耐圧以上の電圧、例えば25Vを印加する。この結果、保護ダイオード用電極110p下方の絶縁膜109が絶縁破壊する。このとき、保護ダイオード用電極110p下方の絶縁膜113は絶縁破壊せず、MISダイオードの絶縁膜として機能する。第10の実施形態においても、設計外のサージ電圧としてゲート絶縁膜109gの耐圧を超える電圧がゲート電極110gに印加されたとしても、ゲート絶縁膜109gが絶縁破壊する前にMISダイオードにリーク電流が流れる。つまり、ゲート絶縁膜109gを絶縁破壊から保護することができる。また、ゲート電極110gの下方に2DEG10が存在しないため、ノーマリーオフ動作を実現することができる。なお、窒化物半導体層、例えばHEMTの電子走行層及び電子供給層の材料はGaN系半導体に限定されず、AlN系半導体が用いられてもよい。例えば、電子走行層としてInAlN層が用いられ、電子供給層としてAlN層が用いられてもよい。以下、本発明の諸態様を付記としてまとめて記載する。付記1基板と、前記基板上方の第1の窒化物半導体層、前記第1の窒化物半導体層上のゲート絶縁膜、及び前記ゲート絶縁膜上のゲート電極を有するトランジスタと、前記第1の窒化物半導体層から絶縁分離された前記基板上方の第2の窒化物半導体層、前記第2の窒化物半導体層上の絶縁膜、及び前記絶縁膜上の電極を有する保護ダイオードと、を有し、前記ゲート電極と前記電極とが互いに接続され、前記絶縁膜は、所定値以上の電圧が前記ゲート電極に印加された場合にリーク電流を前記電極と前記第2の窒化物半導体層との間に流し、前記所定値は、前記トランジスタがオン動作する電圧より高く、前記ゲート絶縁膜の耐圧よりも低いことを特徴とする半導体装置。付記2前記絶縁膜の材料が、前記ゲート絶縁膜の材料とは異なることを特徴とする付記1に記載の半導体装置。付記3前記第2の窒化物半導体層及び前記電極に対する前記絶縁膜のポテンシャル障壁の幅が、前記第1の窒化物半導体層及び前記ゲート電極に対する前記ゲート絶縁膜のポテンシャル障壁の幅よりも小さいことを特徴とする付記1又は2に記載の半導体装置。付記4前記ゲート絶縁膜が、アルミニウム酸化膜であることを特徴とする付記1乃至3のいずれか1項に記載の半導体装置。付記5前記絶縁膜が、シリコン窒化膜又はアルミニウム窒化膜であることを特徴とする付記1乃至4のいずれか1項に記載の半導体装置。付記6前記シリコン窒化膜の厚さが10nm以上62nm以下であることを特徴とする付記5に記載の半導体装置。付記7前記アルミニウム窒化膜の厚さが15nm以上78nm以下であることを特徴とする付記5に記載の半導体装置。付記8前記第2の窒化物半導体層に対する前記電極のバリアハイトは、前記第1の窒化物半導体層に対する前記ゲート電極のバリアハイトよりも低いことを特徴とする付記1乃至7のいずれか1項に記載の半導体装置。付記9前記絶縁膜の誘電率は、前記ゲート絶縁膜の誘電率よりも小さいことを特徴とする付記1乃至8のいずれか1項に記載の半導体装置。付記10基板上方に互いに絶縁分離された第1の窒化物半導体層及び第2の窒化物半導体層を形成する工程と、前記第1の窒化物半導体層上のゲート絶縁膜、及び前記ゲート絶縁膜上のゲート電極を有するトランジスタを形成する工程と、前記第2の窒化物半導体層上の絶縁膜、及び前記絶縁膜上の電極を有する保護ダイオードを形成する工程と、前記ゲート電極と前記電極とを互いに接続する工程と、を有し、前記絶縁膜は、所定値以上の電圧が前記ゲート電極に印加された場合にリーク電流を前記電極と前記第2の窒化物半導体層との間に流し、前記所定値は、前記トランジスタがオン動作する電圧より高く、前記ゲート絶縁膜の耐圧よりも低いことを特徴とする半導体装置の製造方法。付記11前記絶縁膜の材料として、前記ゲート絶縁膜の材料とは異なるものを用いることを特徴とする付記10に記載の半導体装置の製造方法。付記12前記第2の窒化物半導体層及び前記電極に対する前記絶縁膜のポテンシャル障壁の幅が、前記第1の窒化物半導体層及び前記ゲート電極に対する前記ゲート絶縁膜のポテンシャル障壁の幅よりも小さいことを特徴とする付記10又は11に記載の半導体装置の製造方法。付記13前記ゲート絶縁膜として、アルミニウム酸化膜を用いることを特徴とする付記10乃至12のいずれか1項に記載の半導体装置の製造方法。付記14前記絶縁膜として、シリコン窒化膜又はアルミニウム窒化膜を用いることを特徴とする付記10乃至13のいずれか1項に記載の半導体装置の製造方法。付記15前記電極を、前記ゲート電極の形成後に、前記トランジスタのソース電極及びドレイン電極と並行して形成することを特徴とする付記10乃至14のいずれか1項に記載の半導体装置の製造方法。付記16前記電極を、前記ゲート電極と並行して形成し、その後に、前記トランジスタのソース電極及びドレイン電極を形成することを特徴とする付記10乃至14のいずれか1項に記載の半導体装置の製造方法。付記17前記電極を、前記ゲート電極の形成前に、前記トランジスタのソース電極及びドレイン電極と並行して形成することを特徴とする付記10乃至14のいずれか1項に記載の半導体装置の製造方法。付記18前記トランジスタのソース電極及びドレイン電極を形成した後に、前記電極を、前記ゲート電極と並行して形成することを特徴とする付記10乃至14のいずれか1項に記載の半導体装置の製造方法。付記19前記ゲート電極を形成する工程の前に、前記第1の窒化物半導体層中の前記ゲート電極下方の2次元電子ガスを減少させる2次元電子ガス抑制層を形成する工程を有することを特徴とする付記10乃至14のいずれか1項に記載の半導体装置の製造方法。付記20前記ゲート絶縁膜と同一の第2の絶縁膜を前記電極と前記第2の窒化物半導体層との間にも位置させ、前記第2の絶縁膜を絶縁破壊させる工程を有することを特徴とする付記10乃至14のいずれか1項に記載の半導体装置の製造方法。付記21窒化ガリウム系化合物半導体基板と、前記ガリウム系化合物半導体基板上の第1絶縁膜と、前記第1絶縁膜上のゲート電極とを有するトランジスタと、前記ガリウム系化合物半導体基板上にあって前記第1絶縁膜とは異なる材料の第2絶縁膜と、前記第2絶縁膜上の導電膜とを有し、前記導電膜が前記ゲート電極に接続された素子と、を有することを特徴とする半導体装置。