半導体基板と、前記半導体基板に設けられ、第1の厚さを有する絶縁膜と、前記絶縁膜上に設けられ、第2の厚さを有する第1導電型の半導体層と、前記半導体層の下部に前記絶縁膜に接して部分的に設けられた第2導電型の不純物拡散層と、を具備することを特徴とする誘電体分離基板。前記不純物拡散層は、格子状に配列されていることを特徴とする請求項1に記載の誘電体分離基板。前記第2の厚さが、前記第1の厚さより大きいことを特徴とする請求項1に記載の誘電体分離基板。前記半導体層の上面側から前記不純物拡散層に到る素子分離層を有することを特徴とする請求項1に記載の誘電体分離基板。半導体基板に第1の厚さを有する絶縁膜を介して設けられ、第2の厚さおよび第1不純物濃度を有する第1導電型の半導体層と、前記半導体層の上部に設けられ、前記第1不純物濃度より高い第2不純物濃度を有する第1導電型の第1不純物拡散層と、前記第1不純物拡散層を囲むように前記第1半導体層の上部に設けられ、第3不純物濃度を有する第2導電型の第2不純物拡散層と、前記第1不純物拡散層を囲むように前記第1半導体層の下部に前記絶縁膜および前記第2不純物拡散層に接して設けられ、第4不純物濃度を有する第2導電型の第3不純物拡散層と、を具備することを特徴とする半導体装置。前記第4不純物濃度が、前記第3不純物濃度より大きいことを特徴とする請求項5に記載の半導体装置。前記第2の厚さが、前記第1の厚さより大きいことを特徴とする請求項5に記載の半導体装置。本発明は、深い不純物拡散層の形成が容易な誘電体分離基板および半導体装置を提供する。一つの実施形態によれば、誘電体分離基板は、半導体基板に第1の厚さを有する絶縁膜が設けられている。前記絶縁膜上に第2の厚さを有する第1導電型の半導体層が設けられている。前記半導体層の下部に前記絶縁膜に接して第2導電型の不純物拡散層が部分的に設けられている。別の実施形態によれば、半導体装置は、半導体基板に第1の厚さを有する絶縁膜を介して第2の厚さおよび第1不純物濃度を有する第1導電型の半導体層が設けられている。前記半導体層の上部に前記第1不純物濃度より高い第2不純物濃度を有する第1導電型の第1不純物拡散層が設けられている。前記第1不純物拡散層を囲むように前記第1半導体層の上部に第3不純物濃度を有する第2導電型の第2不純物拡散層が設けられている。前記第1不純物拡散層を囲むように前記第1半導体層の下部に前記絶縁膜および前記第2不純物拡散層に接して第4不純物濃度を有する第2導電型の第3不純物拡散層が設けられている。以下、本発明の実施例について図面を参照しながら説明する。本実施例の誘電体分離基板について図1乃至図3を用いて説明する。図1は誘電体分離基板を示す図で、図1aはその平面図、図1bは図1aのA-A線に沿って切断し矢印方向に眺めた断面図、図1cは図1aのB-B線に沿って切断し矢印方向に眺めた断面図である。図1に示すように、本実施例の誘電体分離基板10では、支持基板11に第1の厚さt1を有する絶縁膜12が設けられている。絶縁膜12上には、第2の厚さt2を有するn型第1導電型の半導体層13が設けられている。半導体層13の第2の厚さt2は、絶縁膜12の第1の厚さt1より大きく設定されている。支持基板11は、例えば直径200mm、厚さ700μmのシリコン基板である。絶縁膜12は、例えば第1の厚さt1が3μmのシリコン熱酸化膜である。半導体層13は、例えば第2の厚さt2が7乃至10μmのシリコン層である。半導体層13の下部には、p型第2導電型の不純物拡散層14が部分的に設けられている。不純物拡散層14の下面は絶縁膜12に接している。不純物拡散層14の厚さt3は、例えば第2の厚さt2の1/2乃至2/3程度に設定されている。不純物拡散層14は、半導体層13の表面から絶縁膜12に到る深いp型の不純物拡散層を形成する際に、その一部となるように予め誘電体分離基板10に設けられたものである。半導体層13の表面から絶縁膜12に到る深いp型の不純物拡散層とは、例えば半導体層13の上部に設けられるn型の不純物拡散層が半導体層13を挟んで取り囲まれるように設けられるものである。部分的に設けられた不純物拡散層14は、角が丸められた矩形状の開口15が格子状に配列されたパターンを有している。開口15に対応する半導体層13に、n型の不純物拡散層が設けられる。開口15の周りの半導体層13に、不純物拡散層14に接続されるp型の不純物拡散層が設けられる。ここでは、開口15は4個で1つのユニット16を構成している。このユニット16は、支持基板11のオリエンテーションフラット17に平行な方向紙面のX方向にピッチP1で配列され、支持基板11のオリエンテーションフラット17に直交する方向紙面のY方向にはピッチP2で配列されている。ユニット16内の開口15は、Y方向にピッチP3で配列されている。Y方向に隣接するユニット16の間がダイシングライン18である。X方向に隣接するユニット16の間がダイシングライン19である。支持基板11は、ダイシンクライン18、19に沿って切断され、個々のチップに分離される。本実施例の誘電体分離基板10は、半導体層13の下部に不純物拡散層14を予め部分的に設けておくことにより、目的の深い不純物拡散層を容易に形成できるように構成されている。次に、誘電体分離基板10の製造方法について説明する。図2は誘電体分離基板10の製造工程を順に示す断面図である。初めに、支持基板11と、半導体層13となるn型の半導体基板21を用意する。半導体基板21は支持基板11と同じサイズであることが好ましい。支持基板11はn型でもp型でも構わない。次に、半導体基板21上に、フォトリソグラフィー法により不純物拡散層14のパターンに対応する開口22aを有するマスク材22を形成する。マスク材22は、例えばシリコン酸化膜を介して半導体基板21上に形成されたレジスト膜である。次に、マスク材22の開口22aを通して半導体基板21に、p型不純物、例えばホウ素Bをイオン注入し、不純物注入層23を形成する。次に、マスク材22を、例えばアッシャーを用いて除去する。次に、熱酸化法により、支持基板11および半導体基板21に厚さが1.5μm程度の熱酸化膜24、25を形成する。熱酸化膜24、25は、支持基板11および半導体基板21の裏面および側面にも形成される。この段階で、不純物注入層23のBが活性化されるとともに熱拡散し、不純物拡散層14が形成される。次に、支持基板11と半導体基板21を洗浄した後、清浄な雰囲気中で支持基板11と半導体基板21の不純物拡散層14側を対向させて重ね合わせる。この段階で、支持基板11と半導体基板21は、自らの力で密着する。更に、例えば水素雰囲気中で1000°C程度に加熱することにより、支持基板11と半導体基板21は接合強度が増加し、強固に貼り合わされる。この段階で、熱酸化膜24、25が合体して、絶縁膜12となる。次に、半導体基板21の表面を研削して、半導体基板21を薄化する。更に、CMPChemicalMechanicalPolishing法により、半導体基板21の表面を平坦化し、厚さを7μm乃至10μmに調整する。この段階で、半導体基板21が第2の厚さt2を有する半導体層13になる。これにより、図1に示す半導体層13の下部に絶縁膜12に接して部分的に設けられた不純部拡散層14を備えた誘電体基板10が得られる。次に、誘電体分離基板10に設けられた半導体装置について説明する。図3は半導体装置を示す図で、図3aはその要部を示す平面図、図3bは図3aのC-C線に沿って切断し矢印方向に眺めた断面図、図3cはその等価回路である。図3に示すように、本実施例の半導体装置30は、誘電体分離基板10に設けられたプレーナ型のダイオードである。半導体装置30は、ダイオードを4個含む、所謂4in1の半導体装置である。4個のダイオードは、アノードが内部で共通接続され、カソードは配線図示せずにより外部で共通接続される。図3aおよび図3bは、図1に示すユニット16内の一つの開口15に対応する半導体層13に設けられたダイオードを示している。図3aでは、アノードの外周は、便宜的に内周に倣って表示してある。半導体装置30では、半導体層13の上部にp型の不純物拡散層14第3不純物拡散層に至るp型の不純物拡散層31第2不純物拡散層が設けられている。不純物拡散層31は不純物拡散層14と一体化し、半導体層13の表面から絶縁膜12に至る深い不純物拡散層32となり、アノードとして機能する。不純物拡散層31の不純物濃度第3不純物濃度は、例えば約1E18cm-3で、不純物拡散層14の不純物濃度第4不純物濃度とほぼ等しく設定されている。不純物拡散層32に囲まれた半導体層13の中央部であって、半導体層13の上部にn型の不純物拡散層33第1不純物拡散層が設けられている。不純物拡散層33は、カソードとして機能する。不純物拡散層33の不純物濃度第2不純物濃度は、例えば約1E18cm-3で、半導体層13の不純物濃度第1不純物濃度、例えば約1E16cm-3より高く設定されている。不純物拡散層32と不純物拡散層33に挟まれた半導体層13は、電子が走行するドリフト層であり、半導体装置30の耐圧を決める要素である。なお、各層の角部が丸められているのは、角部に電界が集中して耐圧が低下するのを防止するためである。半導体層13の表面は保護膜34、例えばシリコン酸化膜で覆われている。保護膜34には、不純物拡散層31、32の一部を露出する開口34a、34bが設けられている。開口34aに露出した不純物拡散層31にアノードメタル34、例えばアルミニウムAlが設けられている。開口34bに露出した不純物拡散層33にカソードメタル36、例えばAlが設けられている。次に、半導体装置30の製造方法について説明する。図4は半導体装置30の製造工程を順に示す断面図である。図4aに示すように、誘電体分離基板10の半導体層13上に不純物拡散層31に対応する開口40aを有するマスク材40を形成する。マスク材40を用いて半導体層13にBをイオン注入し、不純物注入層41を形成する。次に、図4bに示すように、マスク材40を除去した後、半導体層13上に不純物拡散層33に対応する開口42aを有するマスク材42を形成する。マスク材42を用いて半導体層13に燐Pをイオン注入し、不純物注入層43を形成する。次に、図4cに示すように、イオン注入されたB、Pの活性化熱処理を行い、不純物拡散層14に接続されるp型の不純物拡散層31と、n型の不純物拡散層33を同時に形成する。半導体装置30では、半導体層13の下部に予めp型の不純物拡散層14が部分的に設けられているので、短時間で半導体層13の表面から絶縁膜12に至る深い不純物拡散層32を容易に形成することが可能である。図5は比較例の半導体装置を示す断面図である。ここで比較例の半導体装置とは、予め不純物拡散層14が部分的に設けられていない誘電体分離基板に設けられた半導体装置のことである。図4に示すように、比較例の半導体装置45では、不純物拡散層31は半導体層13の表面から途中までであり、半導体層13の表面から絶縁膜12に至る深い不純物拡散層32は得られない。その結果、不純物拡散層31は側面および底面が半導体層13に接しているので、pn接合面積が大きくなる。一方、図3に示す本実施例の半導体装置10では、半導体層13に接しているのは不純物拡散層32の側面のみである。これにより、pn接合面積が低減し、動作速度を向上させることが可能である。また、不純物拡散層31を単に絶縁膜12まで延在させることは、長い熱処理時間を要するだけでなく、n型不純物拡散層33と同時に形成できなくなり工程数が増加するため、現実的に困難である。以上説明したように、本実施例では、誘電体分離基板10は半導体層13の下部に絶縁膜12に接して部分的に設けられた不純物拡散層14を有している。半導体装置30は、半導体層13の表面から不純物拡散層14に到る不純物拡散層31を有している。その結果、短時間で半導体層13の表面から絶縁膜12に到る深い不純物拡散層32が得られる。pn接合面積が低減し、動作速度を向上させることができる。従って、深い不純物拡散層の形成が容易な誘電体分離基板および半導体装置が得られる。ここでは、部分的に設けられた不純物拡散層14が、開口15が格子状に配列されたパターンを有する場合について説明したが、特に限定されず、その他のパターンでも同様に実施することができる。開口15は4つで1つのユニット16を構成している場合について説明したが、ユニットを構成していなくても構わない。その場合は、開口15はX方向およびY方向に均等に配列され、隣り合う開口15の間がダイシングライン17、18となる。半導体装置がダイオードである場合について説明したが、その他の半導体装置、例えば絶縁ゲート電界効果トランジスタMOSトランジスタ、IGBTInsulatedGateBipolarTransistorであっても同様に実施することができる。図6は誘電体分離基板10に設けられたMOSトランジスタを示す図で、図6aはその要部を示す平面図、図6bは図6aのD-D線に沿って切断し矢印方向に眺め断面図である。図6に示すように、半導体装置50は、プレーナ型のnチャネルMOSトランジスタである。半導体装置50では、不純物拡散層14、31を有する半導体層13の表面から絶縁膜12に至る深い不純物拡散層32はp型のベース層51として機能する。p型のベース層51の上部には、n型の不純物拡散層52が2重リング状に設けられている。不純物拡散層52は、ソースとして機能する。不純物拡散層33は、ドレインとして機能する。不純物拡散層33の側面および底面を囲むようにn型のバッファ層53第5不純物拡散層が設けられている。バッファ層53は、不純物拡散層33と半導体層13の間の電界を緩和するために設けられているが、なくても構わない。不純物拡散層33、バッファ層53および半導体層13の不純物プロファイルにより耐圧が決定される。バッファ層53の不純物濃度は、例えば約1E17cm-3で、半導体層13の不純物濃度より大きく、不純物拡散層33の不純物濃度より小さく設定されている。半導体層13と不純物拡散層52の間のベース層51を跨ぐようにゲート絶縁膜図示せずを介してゲート電極54が設けられている。ゲート絶縁膜直下のベース層51にチャネルが生成される。ちなみに、アノードメタル35は、ソースメタルと称される。カソードメタル36は、ドレインメタルと称される。図7は誘電体分離基板10に設けられたIGBTを示す図で、図7aはその要部を示す平面図、図7bは図7aのE-E線に沿って切断し矢印方向に眺め断面図である。図7に示すように、半導体装置60は、プレーナ型のIGBTである。半導体装置60では、図6に示すn型の不純物拡散層33がp型の不純物拡散層61に置き換えられている。n-型の半導体層13、p型のベース層51、n型の不純物拡散層52およびゲート電極54により、nチャネルMOSトランジスタが構成されている。p型の不純物拡散層61、n型のバッファ層53およびp型のベース層51により、pnpバイポーラトランジスタが構成されている。n型の不純物拡散層52は、エミッタとして機能する。p型の不純物拡散層61は、コレクタとして機能する。n型のバッファ層53は、耐圧とコレクタエミッタ間飽和電圧Vcesat、IGBTがオフするまでの時間tfを調整するために設けられている。p型の不純物拡散層61とn型のバッファ層53の不純物濃度の差により、Vcesatとtfのトレードオフを調整する。n型のバッファ層53とn-型の半導体層13の不純物濃度プロファイルにより、耐圧を調整する。IGBTでは、pnpバイポーラトランジスタが伝導度変調を起こすことにより、低飽和電圧特性を実現している。図8に示すように、不純物拡散層14の不純物濃度は、不純物拡散層31の不純物濃度より高く設定されている。これにより、半導体装置60のしきい値が低くても、半導体装置60がラッチアップし難くなる利点が得られる。p型の不純物拡散層61、n型のバッファ層53n-型の半導体層13、p型のベース層51、n型の不純物拡散層52で構成されるpnpnサイリスタ構造において、p型のベース層51に電源電圧変動、サージ等によるトリガー電流が発生するとサイリスタがオン状態になり、コレクタとエミッタ間に大電流が流れ続けるラッチアップ現象が生じる。これを防止するために、不純物拡散層14の不純物濃度を不純物拡散層31の不純物濃度より高くしてベース抵抗をできるだけ下げておくことが望ましい。ちなみに、アノードメタル35は、エミッタメタルと称される。カソードメタル36は、コレクタメタルと称される。図9は上述した半導体装置を用いた回路、例えばモータドライブ回路を示す回路図である。図9に示すように、モータドライブ回路65には半導体装置30ダイオードと半導体装置60IGBTが用いられている。モータドライブ回路については周知であるが以下簡単に説明する。モータドライブ回路65は、ブラシレスモータ66の誘起電圧Vmと基準電圧Vrefとを比較してブラシレスモータ66の位置を検出し、ブラシレスモータ66の位置に応じてブラシレスモータ66に流れる電流を制御する電流制御手段67を有している。ブラシレスモータ66の回転数の制御は、電気子巻線U、V、Wに直流電流を所定のキャリア周波数で断続してパルス幅変調PulseWidthModulationされた電流以下、PWM電流というを流し、PWM電流のデューティを変えることにより行われる。電流制御手段67は、ブラシレスモータ66の電気子巻線U、V、WにPWM電流を供給するインバータ回路68を有している。インバータ回路68は、2のトランジスタIGBTの直列回路が電源V0に3個並列接続されている。また、トランジスタUa、Va、Wa、X、Y、Zのコレクタとエミッタ間に、還流ダイオードD1~D6がそれぞれ並列接続されている。本実施例の誘電体分離基板について図10を用いて説明する。図10は誘電体分離基板を示す図で、図10aはその平面図、図10bは図10aのF-F線に沿って切断し矢印方向に眺めた断面図である。本実施例において、上記実施例1と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例1と異なる点は、半導体層を囲む素子分離層を設けたことにある。即ち、図10に示すように、本実施例の誘電体分離基板70では、半導体層13の表面から不純物拡散層14に至る素子分離層71が設けられている。素子分離層71は、例えばシリコン酸化膜である。半導体層13の上部は、素子分離層71により隣接する半導体層13と電気的に分離されている。半導体層13の下部は、不純物拡散層14と半導体層13のpn接合により隣接する半導体層13と電気的に分離されている。次に、誘電体分離基板70の製造方法について説明する。図11は誘電体分離基板70の製造工程の要部を順に示す断面図である。図11aに示すように、半導体層13上に素子分離層71に対応する開口75aを有するマスク材75を形成する。次に、図11bに示すように、例えばフッ素系ガスを用いたRIEReactiveIonEtching法により半導体層13を異方性エッチングし、不純物拡散層14の上部に至るトレンチ76を形成する。トレンチ76は、不純物拡散層14に到達していればよいので、トレンチ76の形成工程は短時間で済むとともに、エッチング速度のバラツキに対して十分なマージンを有している。次に、図11cに示すように、例えばCVDChemicalVaporDeposition法によりトレンチ76を埋め込むように半導体層13上にシリコン酸化膜77を形成する。次に、例えばCMP法により半導体層13が露出するまでシリコン酸化膜77を除去する。これにより、図10に示す素子分離層71が形成され、誘電体分離基板70が得られる。図12は比較例の誘電体分離基板を示す図である。ここで、比較例の誘電体分離基板とは、半導体層の表面から絶縁膜に到る素子分離層が設けられている誘電体分離基板のことである。図12に示すように、比較例の誘電体分離基板80では、半導体層13の表面から絶縁膜12に到る深い素子分離層81が設けられている。素子分離層81は図11に示す工程に従って形成されるが、深いトレンチを形成するために長い時間を要する。エッチング速度のバラツキ等により、絶縁膜12に到達しない素子分離層81aが生じると、素子分離特性が低下する。これを防止するためには、絶縁膜12をストッパーとして十分なエッチングを行えばよいが、更に長い時間を要するだけでなく、サイドエッチングが無視できなくなるので、現実的には困難である。更に、素子分離層81と絶縁膜12の接合部の角には応力が集中する。そのため、接合部を起点として、破線で囲われた接合部付近の半導体層13に結晶欠陥82、例えばスリップ、転位などが発生する問題がある。結晶欠陥82はキャリアのライフタイムキラーとなるので、半導体装置の性能、信頼性が低下する恐れが生じる。一方、図10に示す本実施例の誘電体分離基板70では、短時間で確実に素子分離層71を形成することが可能である。また、素子分離層71と絶縁膜12の接合を回避することで結晶欠陥の発生を抑制することが可能である。次に、誘電体分離基板70に設けられた半導体装置について説明する。図13は半導体装置を示す図で、図13aはその要部を示す平面図、図13bは図13aのG-G線に沿って切断し矢印方向に眺めた断面図、図13cはその等価回路である。図13に示すように、本実施例の半導体装置90は、誘電体分離基板70に設けられたプレーナ型のダイオードである。半導体装置90では、4個のダイオードが素子分離層71により電気的に分離されている。各ダイオードは、アノードおよびカソードを配線図示せずにより外部に自由に接続することができる。以上説明したように、本実施例では、誘電体分離基板70は、半導体層13を囲み、半導体層13の下部に絶縁膜12に接して設けられた不純物拡散層14に到る素子分離層71を有している。半導体層13の上部は素子分離層71により、半導体層13の下部はpn接合により隣接する半導体層13と電気的に分離されている。短時間で確実に素子分離層71が形成できるとともに、素子分離層71と絶縁膜12の接合を回避することで結晶欠陥の発生が抑制できる利点がある。ここでは、半導体装置がダイオードである場合について説明したが、その他の半導体装置、例えばMOSトランジスタ、IGBTであっても同様に実施することができる。図14は誘電体基板70に設けられた別の半導体装置を示す図で、図14aはその要部を示す平面図、図14bは図14aのH-H線に沿って切断し矢印方向に眺め断面図である。図14に示すように、半導体装置94は、プレーナ型のMOSトランジスタである。4個のMOSトランジスタが素子分離層71で電気的に分離されている他は、図6に示す半導体装置50と同様であり、その説明は省略する。図15は誘電体基板70に設けられた別の半導体装置を示す図で、図15aはその要部を示す平面図、図15bは図15aのI-I線に沿って切断し矢印方向に眺め断面図である。図15に示すように、半導体装置97は、プレーナ型のIGBTである。4個のIGBTが素子分離層71で電気的に分離されている他は、図7に示す半導体装置60と同様であり、その説明は省略する。素子分離層が開口15に対応する半導体層13を囲むように設けられている場合について説明したが、素子分層を形成する領域は特に限定されない。素子分離層は、ユニット16を囲むように設けられていてもよい。図16は、ユニット16の周りを囲む素子分離層を有する誘電体分離基板を示す図で、図16aはその平面図、図16bは図16aのJ-J線に沿って切断し矢印方向に眺めた断面図、図16cは図16aのK-K線に沿って切断し矢印方向に眺めた断面図である。図16に示すように、誘電体分離基板90では、各ユニット16を囲むように素子分離層91が設けられている。各ユニット16は、素子分離層91により互いに電気的に分離されている。誘電体分離基板90では、ユニット16内に、例えば図7に示すIGBTを形成することにより、隣接する6個のユニット16で図9に示すインバータ回路68のトランジスタUa、Va、Wa、X、Y、Zをワンチップに集積することも可能である。更に、ユニット16内に図4に示すダイオードと図7に示すIGBTの両方を形成し、ダイオードD1乃至D6もワンチップに集積することも可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。本発明は、以下の付記に記載されているような構成が考えられる。付記1前記半導体層の上面側から前記第2不純物拡散層を貫通して前記第3不純物拡散層に到る素子分離層を有する請求項5に記載の半導体装置。付記2前記第2不純物拡散層の上部に設けられた第1導電型の第4不純物拡散層と、前記半導体層と前記第4不純物拡散層の間の前記第2不純物拡散層を跨ぐようにゲート絶縁膜を介して設けられたゲート電極と、を具備する請求項5に記載の半導体装置。付記3第1導電型の前記第1不純物拡散層にかえて、第2導電型の第6不純物拡散層が設けられている付記2に記載の半導体装置。付記4前記第1不純物拡散層と前記半導体層の間に、不純物濃度が前記第1不純物濃度より大きく、前記第2不純物濃度より小さい第1導電型の第5不純物拡散層を有する付記2または付記3に記載の半導体装置。付記5前記素子分離層は、前記パターンを囲むように設けられている請求項4に記載の誘電体分離基板。