"巻芯部と、前記巻芯部に複数ターン数でバイファイラ巻きされた第1及び第2のワイヤとを備え、少なくとも1ターンにおける前記第1及び第2のワイヤの相対的位置が、他のターンと比べて逆転していることを特徴とするコイル部品。前記巻芯部の中央近傍の1ターンにおける前記第1及び第2のワイヤの相対的位置が、他のターンと比べて逆転していることを特徴とする請求項1に記載のコイル部品。前記巻芯部の一端に最も近い1ターン又は前記巻芯部の他端に最も近い1ターンにおける前記第1及び第2のワイヤの相対的位置が、他のターンと比べて逆転していることを特徴とする請求項1に記載のコイル部品。前記巻芯部の一端に最も近い1ターン及び前記巻芯部の他端に最も近い1ターンにおける前記第1及び第2のワイヤの相対的位置が、他のターンと比べて逆転していることを特徴とする請求項3に記載のコイル部品。前記巻芯部に複数ターン数でバイファイラ巻きされた第3及び第4のワイヤをさらに備え、前記第1及び第2のワイヤは前記第3及び第4のワイヤの上から前記巻芯部に巻回され、同一ターン内における前記第3及び第4のワイヤの相対的位置は、全ターン数にわたって同一であることを特徴とする請求項1乃至4のいずれか一項に記載のコイル部品。巻芯部並びに該巻芯部の両端に設けられた第1及び第2の鍔部を有し、基板上に設置されるドラム型コアと、前記第1の鍔部の表面に設けられた第1乃至第3の端子電極と、前記第2の鍔部の表面に設けられた第4乃至第6の端子電極と、前記巻芯部に巻回された第3及び第4のワイヤと、前記第3及び第4のワイヤの上から前記巻芯部に巻回された第1及び第2のワイヤとを備え、前記第1のワイヤの一端及び前記第4のワイヤの他端は前記第3の端子電極に継線され、前記第1のワイヤの他端は前記第5の端子電極に継線され、前記第2のワイヤの他端は前記第2の端子電極に継線され、前記第2のワイヤの一端及び前記第3のワイヤの他端は前記第4の端子電極に継線され、前記第3のワイヤの一端は前記第1の端子電極に継線され、前記第4のワイヤの一端は前記第6の端子電極に継線され、少なくとも1ターンにおける前記第1及び第2のワイヤの相対的位置が、他のターンと比べて逆転していることを特徴とする表面実装型パルストランス。ところで、パルストランスを通過する信号はデジタル信号であるが、その立ち上がりの際、オーバーシュートが発生する場合がある。すなわち、信号電位がロウレベルの定常値からハイレベルの定常値に遷移する際、ハイレベルの定常値よりも高いレベルまで一旦上昇する場合がある。立ち下がりの際にも、同様にアンダーシュートが発生する場合がある。図9abは、背景技術によるパルストランスを通過する信号のアイパターンを模式的に示した図である。同図aにはハイレベルの定常値付近の状態、同図bにはロウレベルの定常値付近の状態をそれぞれ示している。同図aに示す領域X1内の凸部がオーバーシュートの発生を示し、同図bに示す領域X2内の凸部がアンダーシュートの発生を示している。オーバーシュートやアンダーシュートの発生は好ましいことではないので、できるだけ抑制することが望まれる。そのための具体的な方法としてまず考えられるのは、パルストランスの後段にノッチフィルタを設けることである。通常、パルストランスを通過するデジタル信号の立ち上がり及び立ち下がりは62.5MHz程度の周波数で変化する以下、この周波数近傍の帯域を使用周波数帯と称するので、62.5MHz近傍の周波数帯を制限できるノッチフィルタを用いれば、オーバーシュートやアンダーシュートを抑制できる。しかしながら、ノッチフィルタのようなフィルタ回路を追加することは、製造コスト上昇の原因となる。したがって、より安価な方法によりオーバーシュートやアンダーシュートを抑制できる技術が求められている。以上の課題はパルストランスに限られるものではなく、例えばコモンモードフィルタなど他の種類のコイル部品においても同様である。つまり、コイル部品を通過するデジタル信号の立ち上がりや立ち下がりにおいて、同様にオーバーシュート/アンダーシュートの問題が発生し得る。したがって、本発明の目的の一つは、オーバーシュート又はアンダーシュートを安価に抑制できるコイル部品及び表面実装型パルストランスを提供することにある。上記目的を達成するための本発明によるコイル部品は、巻芯部と、前記巻芯部に複数ターン数でバイファイラ巻きされた第1及び第2のワイヤとを備え、少なくとも1ターンにおける前記第1及び第2のワイヤの相対的位置が、他のターンと比べて逆転していることを特徴とする。本発明によれば、逆転ターンを設けたことによって漏れ磁束が大きくなることから、コイル部品の挿入損失が上昇する。逆転ターンの位置及び数を適宜調整することで使用周波数帯で挿入損失が上昇するようにすれば、使用周波数帯で帯域制限したのと同等の効果が得られ、オーバーシュート又はアンダーシュートを抑制できる。また、逆転ターンを設けるだけでよいので、ノッチフィルタの追加に比べて安価に、オーバーシュート又はアンダーシュートを抑制できる。上記コイル部品において、前記巻芯部の中央近傍の1ターンにおける前記第1及び第2のワイヤの相対的位置が、他のターンと比べて逆転していることとしてもよい。これによれば、コイル部品の挿入損失を小さめに設定できる。上記コイル部品において、前記巻芯部の一端に最も近い1ターン又は前記巻芯部の他端に最も近い1ターンにおける前記第1及び第2のワイヤの相対的位置が、他のターンと比べて逆転していることとしてもよい。これによれば、コイル部品の挿入損失を大きめに設定できる。また、巻回作業が容易にできる。上記コイル部品において、前記巻芯部の一端に最も近い1ターン及び前記巻芯部の他端に最も近い1ターンにおける前記第1及び第2のワイヤの相対的位置が、他のターンと比べて逆転していることとしてもよい。これによれば、コイル部品の挿入損失をさらに大きくできる。上記各コイル部品において、前記巻芯部に複数ターン数でバイファイラ巻きされた第3及び第4のワイヤをさらに備え、前記第1及び第2のワイヤは前記第3及び第4のワイヤの上から前記巻芯部に巻回され、同一ターン内における前記第3及び第4のワイヤの相対的位置は、全ターン数にわたって同一であることとしてもよい。これによれば、下層に相当する第3及び第4のワイヤに逆転ターンを設けないので、下層の表面に不均一な凹凸が生ずることを防止できる。したがって、上層に相当する第1及び第2のワイヤの巻回を滑らかに行うことが可能になる。また、本発明の他の一側面による表面実装型パルストランスは、巻芯部並びに該巻芯部の両端に設けられた第1及び第2の鍔部を有し、基板上に設置されるドラム型コアと、前記第1の鍔部の表面に設けられた第1乃至第3の端子電極と、前記第2の鍔部の表面に設けられた第4乃至第6の端子電極と、前記巻芯部に巻回された第3及び第4のワイヤと、前記第3及び第4のワイヤの上から前記巻芯部に巻回された第1及び第2のワイヤとを備え、前記第1のワイヤの一端及び前記第4のワイヤの他端は前記第3の端子電極に継線され、前記第1のワイヤの他端は前記第5の端子電極に継線され、前記第2のワイヤの他端は前記第2の端子電極に継線され、前記第2のワイヤの一端及び前記第3のワイヤの他端は前記第4の端子電極に継線され、前記第3のワイヤの一端は前記第1の端子電極に継線され、前記第4のワイヤの一端は前記第6の端子電極に継線され、少なくとも1ターンにおける前記第1及び第2のワイヤの相対的位置が、他のターンと比べて逆転していることを特徴とする。これによれば、表面実装型パルストランスにおいて、オーバーシュート又はアンダーシュートを安価に抑制できる。本発明によれば、ノッチフィルタの追加に比べて安価に、オーバーシュート又はアンダーシュートを抑制できる。以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図1は本発明の好ましい第1の実施の形態による表面実装型パルストランス10の外観構造を示す略斜視図である。また、図2は表面実装型パルストランス10の平面図である。図2aは1層目のワイヤのみを示し、図2bは2層目のワイヤも示している。図3は、図1のA-A線断面図であり、各ワイヤの巻回構造の詳細を示している。以下、これらの図を参照しながら、表面実装型パルストランス10の構成について説明する。図1及び図2に示すように、表面実装型パルストランス10はドラム型コア11と、ドラム型コア11に取り付けられた板状コア12と、ドラム型コア11に巻回されたワイヤS1~S4とを備えている。ドラム型コア11は、棒状の巻芯部11aと、巻芯部11aの両端に設けられた鍔部11b,11cとを備え、これらが一体化された構造を有している。ドラム型コア11は図示しない基板上に設置して用いるものであり、鍔部11b,11cの上面11bs,11csを基板に対向させた状態で該基板に貼り付けられる。板状コア12は、鍔部11b,11cの下面上面11bs,11csの反対側の面と固着している。なお、ドラム型コア11及び板状コア12は、比較的透磁率の高い磁性材料、例えばNi-Zn系フェライトやMn-Zn系フェライトの焼結体によって作られている。これら透磁率の高い磁性材料は、固有抵抗が低く導電性を有しているのが通常である。鍔部11bの上面11bsには3つの端子電極E1~E3が形成されており、鍔部11cの上面11csには3つの端子電極E4~E6が形成されている。端子電極E1~E3は、図1に示したx方向基板面内で磁心方向y方向と垂直な方向の一端側から、この順で配置されている。同様に、端子電極E4~E6も、x方向の一端側から、この順で配置されている。端子電極E1~E6にはワイヤS1~S4の各端部が熱圧着により継線される。なお、端子電極E3は、図1及び図2から明らかなように、端子電極E1,E2から少し離して設けてある。端子電極E4についても同様に、端子電極E5,E6から少し離して設けてある。これは一次巻線と二次巻線の間の耐圧を確保するためである。ワイヤS1~S4は被覆導線であり、巻芯部11aに2層構造で巻回される。つまり、図2ab及び図3に示すように、ワイヤS3,S4がバイファイラ巻き2本のワイヤを交互に並べて単層巻きすること。により1層目を構成し、ワイヤS1,S2が2層目を構成する。すなわち、ワイヤS1,S2は、ワイヤS3,S4の上から巻芯部11aに巻回されている。ワイヤS1~S4のターン数は互いに同一である。ワイヤS1,S2もバイファイラ巻きであるが、少なくとも1ターンにおけるワイヤS1,S2の相対的位置が、他のターンと比べて逆転するように巻回している。具体的には、図3に示すように、巻芯部11aの一端に最も近い1ターンターンA1と、巻芯部11aの他端に最も近い1ターンターンA2とにおける上記相対的位置が、他のターンと比べて逆転するように巻回している。なお、以下では、ターンA1,A2のように、他のターンと比べてバイファイラ巻きされた2本のワイヤの相対的位置が異なるターンを逆転ターンと称する。ターンA1,A2を基準として見れば、ターンA1,A2以外のターンにおいて2本のワイヤの相対的位置が逆転していることになるが、本明細書では、ターン数の少ない方を逆転ターンと称することにする。逆転ターンの具体的な生成方法を簡単に説明する。バイファイラ巻きでは、2本のワイヤをそれぞれ引き回す2つのノズル不図示が用いられる。通常は、この2つのノズルの相対的位置を一定に保ちながら巻回作業を行うが、逆転ターンの前後では、2つのノズルの相対的位置を入れ替える。これにより、逆転ターンを生成することができる。なお、本実施の形態では、逆転ターンを巻回部分の両端に設けているため、逆転ターンを2箇所生成するにも関わらず、2つのノズルの相対的位置の入れ替えは逆転ターンごとに一回ずつの計二回だけ行えばよい。つまり、巻回作業が容易になっている。さて、逆転ターンを設けると、逆転ターンを設けない場合に比べて当然、漏れ磁束が大きくなる。本実施の形態による表面実装型パルストランス10はこの漏れ磁束の増加を利用するもので、漏れ磁束が増加することによって使用周波数帯での挿入損失が上昇し、結果的にオーバーシュート及びアンダーシュートが抑制されている。この点については、後ほど再度より詳しく説明する。ワイヤS1~S4の巻回方向は、図2abに示すように1層目と2層目とで異なっている。すなわち、例えば鍔部11bから鍔部11cに向かう巻回方向を鍔部11bから見た場合、1層目を構成するワイヤS3,S4の巻回方向は時計周りであるのに対し、2層目を構成するワイヤS1,S2の巻回方向は反時計周りであり、互いに逆になっている。このようにしているのは、巻き始めの際及び巻き終わりの際に各ワイヤを巻芯部11aの一端から他端まで引き延ばさないで済むようにするためである。ワイヤS1~S4と端子電極E1~E6の結線について説明する。図2aに示すように、ワイヤS3の一端S3a,他端S3bはそれぞれ端子電極E1,E4に継線され、ワイヤS4の一端S4a,他端S4bはそれぞれ端子電極E3,E6に継線される。また、図2bに示すように、ワイヤS2の一端S2a,他端S2bはそれぞれ端子電極E4,E2に継線される。また、ワイヤS1の一端S1a,他端S1bはそれぞれ端子電極E5,E3に継線される。図4は、以上の構成により実現される表面実装型パルストランス10の等価回路である。図4に示すように、端子電極E1とE2はそれぞれ平衡入力のプラス側端子INとマイナス側端子IN-になる。また、端子電極E5とE6はそれぞれ平衡出力のプラス側端子OUTとマイナス側端子OUT-になる。端子電極E3,E4は、それぞれ入力側,出力側の中間タップCTとなる。ワイヤS2,S3は表面実装型パルストランス10の一次巻線を構成し、ワイヤS1,S4は表面実装型パルストランス10の二次巻線を構成する。また、ドラム型コア11と板状コア12は表面実装型パルストランス10の閉磁路を構成している。表面実装型パルストランス10の動作について、再度図2bを参照しながら、より詳しく説明しておく。図2bには、表面実装型パルストランス10の平衡入力電流i1及び平衡出力電流i2と、動作時に巻芯部11aに発生する磁界mも示している。同図に示すように、端子電極E1,E2に平衡入力電流i1を流し込むと、一次巻線であるワイヤS2,S3が巻回されている巻芯部11aには、鍔部11b側にS極、鍔部11c側にN極を有する磁界mが発生する。この磁界mは、二次巻線であるワイヤS1,S4に誘導電流を発生させ、この誘導電流が平衡出力電流i2となる。したがって、図4に示した等価回路が実現される。ここで、上述したように、ワイヤS3,S4の巻回方向とワイヤS1,S2の巻回方向とは互いに逆になっている。これにより、各ワイヤを、継線される鍔部の最寄位置で巻き始め、かつ巻き終わることが可能になっている。つまり、仮にワイヤS3,S4の巻回方向とワイヤS1,S2の巻回方向とを同一とした場合、表面実装型パルストランス10に上記のような動作をさせるためには特に、磁界mによって平衡出力電流i2を発生させるためには、ワイヤS1,S2を端子電極E2,E3に継線した後、鍔部11c側まで引き延ばして巻き始め、巻き終わりでは鍔部11b側から端子電極E4,E5まで引き延ばして継線する必要が生ずるが、表面実装型パルストランス10では、このような引き延ばしが不要になっている。ここから、逆転ターンを設けたことによる効果について、詳しく説明する。まず初めに、図5abは、表面実装型パルストランス10を通過する信号のアイパターンを模式的に示した図である。同図aにはハイレベルの定常値付近の状態、同図bにはロウレベルの定常値付近の状態をそれぞれ示している。図5abに示すアイパターンの観測は、ワイヤS1~S4をそれぞれ38ターンずつ巻回した表面実装型パルストランス10を用いて行った。また、使用周波数帯表面実装型パルストランス10を通過するデジタル信号の立ち上がり及び立ち下がりの周波数帯は62.5MHzとした。一方、図9abは、背景技術による表面実装型パルストランスを通過する信号のアイパターンを模式的に示した図である。背景技術による表面実装型パルストランスとしては、逆転ターンを設けない点を除き、本実施の形態による表面実装型パルストランス10と同一のものを用いた。使用周波数帯も、同じ62.5MHzとした。後述する図6及び図7についても、背景技術による表面実装型パルストランスとして、図9abと同じものを用いた。図5abを図9abと比較すると明らかなように、本実施の形態による表面実装型パルストランス10では、オーバーシュートが大きく抑制され領域X3、アンダーシュートに至ってはほぼ観測されなくなっている領域X4。これは、ワイヤS1,S2に逆転ターンを設けたことで漏れ磁束が大きくなったことによるものと考えられる。図6は、本実施の形態による表面実装型パルストランス10と、背景技術による表面実装型パルストランスとのそれぞれについて、漏れインダクタンスを観測した結果を示すグラフである。なお、図6には第2の実施の形態による表面実装型パルストランス10の漏れインダクタンスも示しているが、これについては後ほど説明する。漏れインダクタンスの大きさは、対周波数特性が安定している低周波数領域で見るのが適当である。そうすると、本実施の形態による表面実装型パルストランス10の漏れインダクタンスは、概ね135nH程度となっている。これに対し、背景技術による表面実装型パルストランスの漏れインダクタンスは、概ね96nHである。このように、本実施の形態による表面実装型パルストランス10では、背景技術に比べて漏れインダクタンスが大きくなっている。これは、ワイヤS1,S2に逆転ターンを設けたことで漏れ磁束が大きくなっていることを示している。図7は、本実施の形態による表面実装型パルストランス10と、背景技術による表面実装型パルストランスとのそれぞれについて、挿入損失を示すグラフである。図7において使用周波数帯62.5MHz付近を見ると、本実施の形態による表面実装型パルストランス10の挿入損失が、背景技術のそれに比べて大きくなっている。挿入損失に見られるこのような増加は、ワイヤS1,S2に逆転ターンを設けたことで漏れ磁束が大きくなっているためであると考えられる。使用周波数帯で挿入損失が大きくなったということは、本実施の形態による表面実装型パルストランス10が、使用周波数帯を制限するノッチフィルタと同様の効果を奏していることを意味する。その結果として、図5abに示したように、本実施の形態による表面実装型パルストランス10ではオーバーシュート及びアンダーシュートが抑制されている。以上説明したように、本実施の形態による表面実装型パルストランス10によれば、ワイヤS1,S2に逆転ターンを設けたことによって漏れ磁束が大きくなり、その結果、ノッチフィルタを使用した場合と同等の効果使用周波数帯の帯域制限効果が得られ、オーバーシュート及びアンダーシュートが抑制されている。また、オーバーシュート及びアンダーシュートを抑制するために追加した構成は逆転ターンのみであることから、ノッチフィルタを追加する場合に比べて安価に、オーバーシュート及びアンダーシュートの抑制が実現されている。また、本実施の形態による表面実装型パルストランス10では、同一ターン内におけるワイヤS3,S4の相対的位置を、全ターン数にわたって同一としている。つまり、逆転ターンは2層巻きの下層に相当するワイヤS3,S4には設けられず、2層巻きの上層に相当するワイヤS1,S2のみに設けられる。下層に逆転ターンを設けなくとも、上述したようにオーバーシュート又はアンダーシュートを抑制することは可能である。一方で、下層に逆転ターンを設けないことで、下層の表面に不均一な凹凸が生ずることを防止できる。したがって、上層の巻回を滑らかに行うことが可能になる。図8は、本発明の好ましい第2の実施の形態による表面実装型パルストランス10における、各ワイヤの巻回構造の詳細を示す図である。本実施の形態による表面実装型パルストランス10は、逆転ターンの位置が異なる他は第1の実施の形態による表面実装型パルストランス10と同一である。以下、相違点を中心に説明する。図8に示すように、本実施の形態では、巻芯部11aの一端及び他端にそれぞれ最も近い2ターン図3に示したターンA1,A2ではなく、巻芯部11aの中央近傍の1ターン図8に示したターンA3を逆転ターンとしている。図6には、本実施の形態による表面実装型パルストランス10の漏れインダクタンスも示している。同図に示すように、本実施の形態における漏れインダクタンスは108nHであり、第1の実施の形態135nHに比べて小さくなる一方、背景技術96nHよりは大きくなっている。これにより、図示していないが、使用周波数帯における挿入損失も、第1の実施の形態より小さく、背景技術より大きくなる。つまり、本実施の形態による表面実装型パルストランス10によれば、第1の実施の形態に比べて、挿入損失を小さめに設定することが実現されている。このように、特定の周波数帯でどの程度の挿入損失を得るかについては、逆転ターンを設ける位置や数によって適宜に調整可能である。したがって、求められる特性に応じて逆転ターンの位置及び数を調整することで、表面実装型パルストランス10を実装するシステムに応じた適切な特性を有する表面実装型パルストランスを得ることが可能になる。以上、本発明の好ましい実施の形態について説明したが、本発明はこうした実施の形態に何等限定されるものではなく、本発明が、その要旨を逸脱しない範囲において、種々なる態様で実施され得ることは勿論である。例えば、上記各実施の形態では表面実装型パルストランスに本発明を適用した例について説明したが、本発明は、例えばコモンモードフィルタなど、他の種類のコイル部品にも適用できる。コモンモードフィルタの例で説明すると、コモンモードフィルタを構成する2本のワイヤを巻芯部にバイファイラ巻きする際に、逆転ターンを設ければよい。この場合においても、上記各実施の形態と同様、逆転ターンを設ける位置や数に応じてデジタル信号のオーバーシュート又はアンダーシュートを抑制することが可能になる。また、上記各実施の形態では、オーバーシュート及びアンダーシュートの両方を抑制することを前提として説明したが、片方のみを抑制することにも本発明は適用できる。つまり、実装システムによっては、本発明を適用したコイル部品に入力される信号にオーバーシュート及びアンダーシュートのいずれか一方のみしか生じない場合もあるし、本発明を適用したコイル部品の出力信号からオーバーシュート及びアンダーシュートのいずれか一方のみを抑制すればよい場合も考えられる。そのような場合、オーバーシュート及びアンダーシュートのうち必要な方のみが抑制されるよう、逆転ターンを設ける位置や数を適宜調整すればよい。"