素子分離絶縁膜で区分けされた素子形成領域を含む基板と、前記基板の前記素子形成領域に形成されたトレンチ、前記トレンチの側壁および底面に形成されたゲート絶縁膜、前記トレンチを埋め込むように前記ゲート絶縁膜上に形成されたゲート電極、前記基板表面の前記ゲート電極のゲート長方向の一方の側に形成されたソース領域、および前記ゲート電極のゲート長方向の他方の側に形成されたドレイン領域、を有するトランジスタと、を含み、前記ゲート絶縁膜は、前記トレンチの側壁および底面に形成され、前記ゲート電極は、前記トレンチを埋め込むように前記ゲート絶縁膜上に形成されるとともに前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、ゲート長方向における、前記トレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ、深さが前記基板まで達する凹部が形成されるように設けられた半導体装置。請求項1に記載の半導体装置において、前記トランジスタは、前記基板の前記素子形成領域に形成され、前記ゲート電極のゲート幅方向に断続的に深さが変化する複数の前記トレンチを含み、前記ゲート絶縁膜は、各前記複数のトレンチの側壁および底面に形成され、前記ゲート電極は、各前記複数のトレンチを埋め込むように前記ゲート絶縁膜上に形成されるとともに前記複数のトレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、前記ゲート長方向における、前記複数のトレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ、深さが前記基板まで達する前記凹部が形成されるように設けられた半導体装置。請求項1または2に記載の半導体装置において、前記ゲート電極の前記中央部の前記凹部は、前記ソース領域および前記ドレイン領域と重ならない半導体装置。請求項1乃至3のいずれか1項に記載の半導体装置において、前記基板に対して平面視で、少なくとも前記凹部と前記素子形成領域の重なり合う領域が、サイドウォール絶縁膜によって覆われていることを特徴とする半導体装置。請求項4に記載の半導体装置において、前記ゲート長方向における前記凹部の幅が、前記基板上に露出して形成された前記ゲート電極の側面に形成された前記サイドウォール絶縁膜の膜厚の2倍よりも小さいことを特徴とする半導体装置。請求項1乃至3のいずれか1項に記載の半導体装置において、前記凹部の底面に形成された前記トレンチ内の前記ゲート電極の表面が、サイドウォール絶縁膜によって覆われていることを特徴とする半導体装置。請求項6に記載の半導体装置において、前記トレンチと前記ゲート絶縁膜によって形成される溝の前記ゲート幅方向の溝幅が、前記基板上に露出して形成された前記ゲート電極側面に形成される前記サイドウォール絶縁膜の側面膜厚の2倍よりも小さいことを特徴とする半導体装置。請求項7に記載の半導体装置において、前記基板上に露出して形成された前記ゲート電極側面に形成される前記サイドウォール絶縁膜の前記側面膜厚をGrxとし、前記基板上に露出して形成された前記ゲート電極上面に形成される前記サイドウォール絶縁膜の上面膜厚をGryとし、前記トレンチと前記ゲート絶縁膜によって形成される溝の前記ゲート幅方向の前記溝幅をSとし、前記凹部の底面に形成された前記トレンチ内の前記ゲート電極の表面から、前記基板の表面までの距離をDepthとした際に、DepthGry√2の関係式を満たすことを特徴とする半導体装置。請求項7に記載の半導体装置において、前記基板上に露出して形成された前記ゲート電極側面に形成される前記サイドウォール絶縁膜の前記側面膜厚をTswとし、前記トレンチと前記ゲート絶縁膜によって形成される溝の前記ゲート幅方向の前記溝幅をSとし、前記凹部の底面に形成された前記トレンチ内の前記ゲート電極の表面から、前記基板の表面までの距離をDepthとした際に、DepthTsw√2の関係式を満たすことを特徴とする半導体装置。請求項1乃至3のいずれか1項に記載の半導体装置において、前記基板に対して平面視で、少なくとも前記凹部と前記素子形成領域の重なり合う前記領域が、シリサイドブロック膜で覆われていることを特徴とする半導体装置。請求項1または2に記載の半導体装置において、前記ゲート電極上および前記凹部上にシリサイドブロック膜が形成され、前記シリサイドブロック膜の形成領域は、平面視で、前記ゲート長方向において、前記凹部の一辺から他辺にかけて形成され、前記ゲート幅方向において、前記素子分離絶縁膜と前記素子形成領域の一境界から他境界にかけて形成されるように設けられた半導体装置。請求項1または2に記載の半導体装置において、前記ゲート電極上および前記凹部上にシリサイドブロック膜が形成され、前記シリサイドブロック膜の形成領域は、平面視で、前記ゲート長方向において、前記凹部の一辺から他辺にかけて形成されるとともに、複数の前記凹部の間の前記ゲート電極上にも連続して形成され、且つ、前記ゲート幅方向において、前記素子分離絶縁膜と前記素子形成領域の一境界から他境界にかけて形成されるように設けられた半導体装置。請求項10乃至12のいずれか1項に記載の半導体装置において、前記シリサイドブロック膜の外周部は、平面視で、前記ゲート長方向において、外周に向けて0.06umから0.3umの前記ゲート電極への重なりと、前記ゲート幅方向において、前記素子分離絶縁膜と前記素子形成領域との前記一境界および前記他境界から外部に向けて、0.06umから0.3umの前記素子分離絶縁膜への重なりが形成されるように設けられた半導体装置。トランジスタを含む半導体装置の製造方法であって、基板の一面に形成され、素子分離絶縁膜で区分けされた素子形成領域に第2導電型の不純物イオンを注入してチャネル領域を形成する工程と、前記基板の前記一面の前記チャネル領域に、トレンチを形成する工程と、前記基板の前記一面にゲート絶縁膜を形成し、前記トレンチの側壁および底面を当該ゲート絶縁膜で覆う工程と、前記トレンチの内部を埋め込むようにゲート電極を形成する工程と、前記ゲート電極を所定形状にパターニングする工程と、ゲート長方向において、前記基板の前記一面の前記チャネル領域の両側方に第1導電型の不純物イオンを注入して、ソース領域およびドレイン領域を形成する工程と、を含み、前記ゲート電極を所定形状にパターニングする工程において、前記ゲート電極が、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成されたゲート電極は、ゲート長方向における、前記トレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ深さが前記基板まで達する凹部が形成されるようにパターニングする半導体装置の製造方法。請求項14に記載の半導体装置の製造方法において、前記トレンチを形成する工程において、前記ゲート電極のゲート幅方向に断続的に深さが変化する複数の前記トレンチを形成し、前記ゲート絶縁膜で覆う工程において、各前記複数のトレンチの側壁および底面を当該ゲート絶縁膜で覆い、前記ゲート電極を形成する工程において、前記複数のトレンチの内部を埋め込むようにゲート電極を形成し、前記ゲート電極を所定形状にパターニングする工程において、前記ゲート電極が、前記複数のトレンチ外部の前記基板上にも露出して形成され、当該露出して形成されたゲート電極は、ゲート長方向における、前記複数のトレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ深さが前記基板まで達する前記凹部が形成されるようにパターニングする半導体装置の製造方法。素子分離絶縁膜で区分けされた素子形成領域を含む基板と、前記基板の前記素子形成領域に形成されたトレンチ、前記トレンチの側壁および底面に形成されたゲート絶縁膜、前記トレンチを埋め込むように前記ゲート絶縁膜上に形成されたゲート電極、前記基板表面の前記ゲート電極のゲート長方向の一方の側に形成されたソース領域、および前記ゲート電極のゲート長方向の他方の側に形成されたドレイン領域、を有するトランジスタと、を含み、前記ゲート電極は、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、ゲート長方向における、前記トレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ深さが基板まで達する凹部が形成され前記トレンチの側壁の所定の高さより下部分に沿って形成された前記ゲート絶縁膜の膜厚が、前記トレンチの側壁の前記所定の高さより上部分に沿って形成された前記ゲート絶縁膜の膜厚よりも厚く、かつ、前記底面における前記ゲート絶縁膜の膜厚以上である半導体装置。請求項16に記載の半導体装置において、前記トランジスタは、前記基板の前記素子形成領域に形成され、前記ゲート電極の前記ゲート幅方向に断続的に深さが変化する複数の前記トレンチを含み、前記ゲート絶縁膜は、各前記複数のトレンチの側壁および底面に形成され、前記ゲート電極は、各前記複数のトレンチを埋め込むように前記ゲート絶縁膜上に形成されるとともに前記複数のトレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、前記ゲート長方向における、前記複数のトレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ深さが基板まで達する前記凹部が形成され、前記トレンチの側壁の所定の高さより下部分に沿って形成された前記ゲート絶縁膜の膜厚が、前記トレンチの側壁の前記所定の高さより上部分に沿って形成された前記ゲート絶縁膜の膜厚よりも厚く、かつ、前記底面における前記ゲート絶縁膜の膜厚以上である半導体装置。しかし、特許文献1や特許文献2に示したような構成において、以下のような問題があった。トレンチ上端部、とくにトレンチ近傍の湾曲部のチャネル領域では、電界集中により、ゲート電極から均質に与えられるべき電界が高まり、他の部分より低い閾値電圧でのトランジスタ動作が起こりやすい寄生トランジスタ動作しやすいという問題がある。そのため、トランジスタが設計より低い閾値電圧で動作し始めるという欠点があった。また、チャネル領域には、閾値制御のための不純物が注入されるが、不純物が製造途中に熱処理工程でゲート絶縁膜内部へ再分布しやすい。とくにトレンチ上端部では、トレンチの側壁の横方向と基板表面の上方向にゲート絶縁膜が存在するので、不純物濃度が低下しやすいという問題もある。そのため、この理由からも、トランジスタが設計より低い閾値電圧で動作し始めるという欠点があった。そのため、従来、図17に示すように、部分的に閾値電圧が低い領域が形成され、通常の設計値通りの閾値電圧の通常トランジスタ通常Vtトランジスタと、閾値電圧が設計値よりも低いトランジスタ低Vtトランジスタとが並列接続されたような構成となり、ハンプが発生するという問題があった。本発明の一実施形態によれば、素子分離絶縁膜で区分けされた素子形成領域を含む基板と、前記基板の前記素子形成領域に形成されたトレンチ、前記トレンチの側壁および底面に形成されたゲート絶縁膜、前記トレンチを埋め込むように前記ゲート絶縁膜上に形成されたゲート電極、前記基板表面の前記ゲート電極のゲート長方向の一方の側に形成されたソース領域、および前記ゲート電極のゲート長方向の他方の側に形成されたドレイン領域、を有するトランジスタと、を含み、前記ゲート電極は、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、ゲート長方向における、前記トレンチの両端部上部が覆われるとともに、中央部に覆われない領域が形成されるように設けられた半導体装置が提供される。本発明の一実施形態によれば、トランジスタを含む半導体装置の製造方法であって、基板の一面に形成され、素子分離絶縁膜で区分けされた素子形成領域に第2導電型の不純物イオンを注入してチャネル領域を形成する工程と、前記基板の前記一面の前記チャネル領域に、トレンチを形成する工程と、前記基板の前記一面にゲート絶縁膜を形成し、前記トレンチの側壁および底面を当該ゲート絶縁膜で覆う工程と、前記トレンチの内部を埋め込むようにゲート電極を形成する工程と、前記ゲート電極を所定形状にパターニングする工程と、ゲート長方向において、前記基板の前記一面の前記チャネル領域の両側方に第1導電型の不純物イオンを注入して、ソース領域およびドレイン領域を形成する工程と、を含み、前記ゲート電極を所定形状にパターニングする工程において、前記ゲート電極が、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成されたゲート電極は、ゲート長方向における、前記トレンチの両端部上部が覆われるとともに、中央部に覆われない領域が形成されるようにパターニングする半導体装置の製造方法が提供される。本発明の一実施形態によれば、素子分離絶縁膜で区分けされた素子形成領域を含む基板と、前記基板の前記素子形成領域に形成されたトレンチ、前記トレンチの側壁および底面に形成されたゲート絶縁膜、前記トレンチを埋め込むように前記ゲート絶縁膜上に形成されたゲート電極、前記基板表面の前記ゲート電極のゲート長方向の一方の側に形成されたソース領域、および前記ゲート電極のゲート長方向の他方の側に形成されたドレイン領域、を有するトランジスタと、を含み、前記ゲート電極は、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成された前記ゲート電極は、ゲート長方向における、前記トレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ深さが基板まで達する凹部が形成され前記トレンチの側壁の所定の高さより下部分に沿って形成された前記ゲート絶縁膜の膜厚が、前記トレンチの側壁の前記所定の高さより上部分に沿って形成された前記ゲート絶縁膜の膜厚よりも厚く、かつ、前記底面における前記ゲート絶縁膜の膜厚以上である半導体装置が提供される。本発明の一実施形態によれば、トランジスタを含む半導体装置の製造方法であって、基板の一面に形成され、素子分離絶縁膜で区分けされた素子形成領域に第2導電型の不純物イオンを注入してチャネル領域を形成する工程と、前記基板の前記一面の前記チャネル領域に、トレンチを形成する工程と、前記基板の前記一面にゲート絶縁膜を形成し、前記トレンチの側壁および底面を当該ゲート絶縁膜で覆う工程と、前記トレンチの内部を埋め込むようにゲート電極を形成する工程と、前記ゲート電極を所定形状にパターニングする工程と、ゲート長方向において、前記基板の前記一面の前記チャネル領域の両側方に第1導電型の不純物イオンを注入して、ソース領域およびドレイン領域を形成する工程と、を含み、前記ゲート絶縁膜で覆う工程において、前記トレンチの側壁の所定の高さより下部分に沿って形成された前記ゲート絶縁膜の膜厚が、前記トレンチの側壁の前記所定の高さより上部分に沿って形成された前記ゲート絶縁膜の膜厚よりも厚く、かつ、前記底面における前記ゲート絶縁膜の膜厚以上に形成され、前記ゲート電極を所定形状にパターニングする工程において、前記ゲート電極が、前記トレンチ外部の前記基板上にも露出して形成され、当該露出して形成されたゲート電極は、ゲート長方向における、前記トレンチの両端部上部が覆われるとともに、中央部に少なくとも一つ深さが基板まで達する凹部が形成されるようにパターニングする半導体装置の製造方法が提供される。この構成によれば、トランジスタのチャネル領域上に、ゲート電極が形成されていない領域が設けられる。これにより、ゲート電極が設けられない箇所で、トランジスタが設計より低い閾値電圧で動作し始めるという寄生トランジスタ動作を効果的に抑制することができる。そのため、図13および図16を参照して後述するように、設計通りの閾値電圧で動作するトランジスタが全体にわたって直列に接続されていることになり、トランジスタが設計より低い閾値電圧で動作し始めるという寄生トランジスタ動作を抑制することができ、ハンプの発生を防ぐことができる。なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。本発明の実施形態によれば、トランジスタが設計より低い閾値電圧で動作し始めるという寄生トランジスタ動作を抑制することができる。以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様の構成要素には同様の符号を付し、適宜説明を省略する。第1の実施の形態図1および図2は、本実施の形態における半導体装置の構成の一例を示す断面図である。図3および図4は、本実施の形態における半導体装置の構成の一例を示す平面図である。図1aは、図4aのA-A断面図、図1bは、図4aのC-C断面図である。図2aは、図4aのB-B断面図、図2bは、図4aのD-D断面図である。構成をわかりやすくするために、図3では、ゲート電極122の記載を省略しており、また各領域を線のみで示している。なお、以下では、第1導電型がn型、第2導電型がp型である場合を例として示すが、逆の場合も同様とすることができる。また、ゲート電極122は図4aに示すように一端で接続し、製造工程を省くことができるが、図4bに示すように端部を切り離した状態で、上部配線により接続しても良い。当該前提は、以下の全ての実施形態において同様である。半導体装置100は、基板102と、基板102の一面側に形成されたトランジスタとを含む。基板102は、シリコン基板等の半導体基板とすることができる。半導体装置100は、基板102に形成された素子分離絶縁膜110と、素子分離絶縁膜110で区分けされた素子形成領域と、当該素子形成領域に形成されたトランジスタとを含む。基板102の一面の素子形成領域には、p型第2導電型の不純物拡散領域であるウェル104と、n型第1導電型の不純物拡散領域であるソース領域112およびドレイン領域113と、ソース領域112およびドレイン領域113の外周にそれぞれ設けられ、n型第1導電型の不純物拡散領域であるオフセット領域105およびオフセット領域106とが形成されている。オフセット領域105およびオフセット領域106、ソース領域112およびドレイン領域113は、ウェル104内に形成されており、ウェル104のうち、ゲート長方向においてソース領域112およびドレイン領域113の間に設けられ、オフセット領域105およびオフセット領域106で規定された領域がp型第2導電型のチャネル領域108となる。なお、図1および図2においても、構成をわかりやすくするために、ウェル104およびオフセット領域105およびオフセット領域106の領域を線のみ破線で示している。半導体装置100は、基板102の一面のチャネル領域108において、ゲート幅方向に断続的に深さが変化する複数のトレンチ162と、各複数のトレンチ162の側壁および底面に形成されたゲート絶縁膜120と、複数のトレンチ162を埋め込むようにゲート絶縁膜120上に形成されたゲート電極122と、ゲート電極122の側壁に形成されたサイドウォール124とを含む。本実施の形態において、少なくとも一部の領域では、ゲート電極122およびゲート絶縁膜120は、基板102表面のトレンチ162外部の基板102上にも露出して形成されている。ゲート絶縁膜120は、トレンチ162外部の基板102表面の基板102とゲート電極122との間にも設けられている。ここで、ゲート電極122は、ゲート長方向における、トレンチ162の両端部上部が覆われるとともに、中央部に覆われない領域が形成されるように設けられている。すなわち、本実施の形態において、ゲート電極122には、凹部122aが設けられている。図1aに示すように、凹部122aが形成されていない箇所では、ゲート絶縁膜120およびゲート電極122は、基板102表面のトレンチ162外部の基板102上にも露出して形成されている。一方、図1bに示すように、凹部122aが形成された箇所においては、ゲート電極122は、トレンチ162内にのみ形成されており、基板102表面のトレンチ162外部の基板102上には形成されていない。本実施の形態において、凹部122aは、ソース領域112およびドレイン領域113と重ならない領域に設けられた構成とすることができる。また、凹部122aは、チャネル領域108上に設けられた構成とすることができる。また、ここで、凹部122aが形成された箇所においては、ゲート電極122の上面は、トレンチ162の上面基板102表面よりも低い位置となっている。このような構成とすることにより、この領域では、トレンチ162上端部にゲート電極122からの電圧が印加されるのを防ぐことができる。本実施の形態において、ソース領域112およびドレイン領域113の表面にはシリサイド層114が、ゲート電極122の表面にはシリサイド層126がそれぞれ形成されている。基板102上には、層間絶縁膜140が形成されている。層間絶縁膜140には、ソース領域112およびドレイン領域113上のシリサイド層114にそれぞれ接続されるコンタクト150と、ゲート電極122上のシリサイド層126に接続されるコンタクト154とが形成されている。素子分離絶縁膜110は、ゲート長方向においてソース領域112およびドレイン領域113の側方に設けられるとともに、ゲート幅方向において複数のトレンチ162の両側方に形成され、トランジスタが形成された領域の周囲に形成されて当該トランジスタが形成された領域を他の領域から区分けして分離する。主として、ソース領域112、ドレイン領域113、オフセット領域105、オフセット領域106、ゲート絶縁膜120、ゲート電極122、チャネル領域108、および複数のトレンチ162によりトランジスタが構成される。次に、本実施の形態における半導体装置100の製造手順を説明する。図5から図9は、本実施の形態における半導体装置100の製造手順の一例を示す工程断面図である。ここでは、図4aのA-A断面、B-B断面、C-C断面、およびD-D断面に対応する図を示す。なお、以下では、n型トランジスタを形成する領域の処理のみを説明する。まず、基板102の一面に、素子分離絶縁膜110を形成する図5a。素子分離絶縁膜110は、たとえばSTIShallowTrenchIsolationとすることができる。また、ここで、とくに限定されないが、素子分離絶縁膜110の膜厚は、たとえば300nmから1μm程度とすることができる。つづいて、基板102の一面上に、オフセット領域105およびオフセット領域106を形成する領域が開口したレジスト膜158を形成する。次いで、レジスト膜158をマスクとして、基板102上の全面に、たとえばリン等のn型第1導電型の不純物イオンをイオン注入してオフセット領域105およびオフセット領域106を形成する図5b。ここで、オフセット領域105およびオフセット領域106のn型の不純物濃度は、たとえば1×1016atoms/cm3から1×1018atoms/cm3程度とすることができる。この後、レジスト膜158を除去する。つづいて、図示していないが、基板102上にウェル104を形成する領域が開口したレジスト膜を形成する。次いで、当該レジスト膜をマスクとして基板102上の全面に、たとえばボロンB等のp型第2導電型の不純物イオンをイオン注入してウェル104を形成する。ここで、ウェル104のp型の不純物濃度は、たとえば1×1015atoms/cm3から1×1017atoms/cm3程度とすることができる。この後、レジスト膜を除去する。つづいて、基板102の一面上に、熱酸化膜160を形成し、さらにその上にトレンチ162を形成するための開口部172が複数形成されたレジスト膜170を形成する。ここで、複数の開口部172は、いずれも、ゲート長方向の幅が等しく形成されている。また、隣接する開口部172間のゲート長方向の間隔もそれぞれ等しくなるように形成することができる。次いで、レジスト膜170をマスクとして熱酸化膜160をエッチング除去して開口部172内に基板102表面を露出させる図6a。その後、レジスト膜170を除去して、熱酸化膜160をマスクとして、開口部内の基板102をプラズマエッチングして、複数のトレンチ162を形成する図6b。本実施の形態において、トレンチ162の深さは、たとえば500nmから2μm程度とすることができる。この後、レジスト膜170を除去する。次いで、熱酸化膜160を希釈フッ酸等で除去した後図7a、基板102表面を熱酸化して、トレンチ162内および基板102表面にゲート絶縁膜120を形成する図7b。なお、トレンチ162を形成する際の他の方法として、レジスト膜170を残したままで、レジスト膜170および熱酸化膜160をマスクとしてトレンチ162を形成することもできる。この場合は、トレンチ162を形成した後、レジスト膜170を除去した後に熱酸化膜160を除去する。この後、基板102上の全面にゲート電極122となる導電膜を形成する図8a、c。ここで、ゲート電極122となる導電膜は、たとえばポリシリコンにより構成することができる。このときの平面図を図11に示す。ここでは、説明のためにトレンチ162を破線で示している。つづいて、ゲート電極122となる導電膜上に、所定形状のレジスト膜123を形成する図12a、b。ここで、レジスト膜123には、凹部123aが設けられている。凹部123aは、トレンチ162が形成されている、後にチャネル領域108となる領域を覆うように形成される。また、凹部123aは、ゲート長方向における、トレンチ162の両端部上部が覆われるとともに、中央部に覆われない領域が形成されるように形成される。ここでは、ゲート長方向に沿って、2つの凹部123aが設けられている。図8a、cに戻り、つづいて、レジスト膜123をマスクとして、ゲート電極122およびゲート絶縁膜120をゲート形状にパターニングする図8b、d。これにより、ゲート電極122には、図4a及びbに示すA-A断面およびC-C断面において、凹部122aが形成され、D-D断面において、凹部122bが形成される。つまり、本実施の形態において、ここで、ゲート電極122およびゲート絶縁膜120は、ゲート長方向における、トレンチ162の両端部上部が覆われるとともに、中央部に覆われない領域が形成されるように凹部122aが形成される。ここでは、ゲート長方向に沿って、2つの凹部122aが設けられている。次に、ゲート幅方向に沿って、3つの凹部122bが設けられる。なお、本例では、ゲート電極122をマスクとしてゲート絶縁膜120をパターニングしているが、ゲート絶縁膜120のパターニングは省略することもできる。また、この段階でのゲート絶縁膜120のパターニングを省略してサイドウォール124形成時にゲート絶縁膜120をパターニングしてもよい。また、レジスト膜123を除去後、必要に応じてさらにレジスト膜不図示を形成して、当該レジスト膜を用いてエッチング条件をかえ、拡散層上のゲート絶縁膜120をパターニングして除去することもできる。次いで、ゲート電極122の側壁にサイドウォール124を形成する図9。サイドウォール124は、酸化膜または窒化膜等の絶縁膜により構成することができる。ここで、ゲート電極122に形成される凹部122aのA-A断面またはC-C断面内における幅を狭くしておくことにより、サイドウォール124を形成する際に、凹部122aがサイドウォール124を構成するのと同じ絶縁膜124aで埋め込まれるようにすることができる。図9aは、凹部122aが絶縁膜124埋め込まれた例を示す。同様に、D-D断面内におけるトレンチ162とゲート絶縁膜120によって形成される溝幅を狭くしておくことにより、サイドウォール124を形成する際に、凹部122bがサイドウォール124を構成するのと同じ絶縁膜124bで埋め込まれるようにすることができる。図9bは、凹部122bが絶縁膜124bで埋め込まれた例を示す。図31a、b及びcは、サイドウォール124を形成時の絶縁膜の膜厚Tswと、トレンチ162とゲート絶縁膜120によって形成される溝のゲート幅方向の溝幅Sおよびトレンチ162内のゲート電極122の表面から基板102の表面までの深さDepthの関係を説明するための図である。サイドウォール124形成時に溝幅Sが十分小さい場合は、溝の両側面から成長してきたサイドウォール124同士が接触し、トレンチ162内のゲート電極122表面を完全に覆うことができる。この場合の関係式は、S2Tsw√22で表される。以上の説明は、一般的にサイドウォール124の成膜はCVD系の装置が用いられることが多く、基板に対して水平方向も垂直方向も等しい成膜レートの場合を想定したものであるが、成膜レートが方向によって異なる場合は、関係式は以下の様に変形できることは言うまでもない。Tsw√2ここで、Gryはゲート電極上面に形成される絶縁膜の成膜レート、Grxは、ゲート電極側面に形成される絶縁膜の成膜レートである。この後、ゲート電極122およびサイドウォール124をマスクとして、基板102上の全面にリン等のn型の不純物イオンをイオン注入してソース領域112およびドレイン領域113を形成する。ここで、ソース領域112およびドレイン領域113のn型の不純物濃度は、たとえば1×1020atoms/cm3から1×1022atoms/cm3程度とすることができる。つづいて、基板102表面およびゲート電極122の表面にそれぞれシリサイド層114およびシリサイド層126を形成する。この後、基板102上の全面に層間絶縁膜140を形成し、層間絶縁膜140にコンタクトホールを形成し、当該コンタクトホールを導電材料で埋め込み、コンタクト150およびコンタクト154を形成する。これにより、図1から図4に示した構成の半導体装置100が得られる。一方、図9に示した手順において、ゲート電極122に形成される凹部122aのA-A断面またはC-C断面内における幅が広く、凹部122aが絶縁膜124aで埋め込まれない場合、絶縁膜124aを形成した後に、凹部122aを埋め込む絶縁膜を形成することができる。図10はこの場合の手順を示す工程断面図である。図30a及びbはシリサイドブロック膜180の形成領域を示す平面図である。図9を参照して説明したのと同様に、サイドウォール124を形成した後、基板102上の全面にシリサイドブロック膜180を形成する。次いで、シリサイドブロック膜180をパターニングして、ゲート電極122の凹部122a上を選択的に覆い、ゲート電極122のゲート長方向におけるゲート電極122の両端部および基板102の表面が露出するようにする図10a。シリサイドブロック膜の形成領域180aは、図30a及びbに示す平面図で、ゲート長方向において、凹部がひとつの場合、凹部一辺から他辺にかけて形成されており、凹部が複数ある場合は、凹部と凹部に挟まれたゲート電極を覆うように形成され、ゲート長方向に垂直な方向において、素子分離絶縁膜と素子形成領域の一方の境界から他方の境界に架けて形成されている。また、露光装置の精度に起因する目ズレを考慮して、シリサイドブロック膜の形成領域180aの外周部に0.06umから0.3umのシリサイドブロック膜の拡張領域180bゲート電極又は素子分離絶縁膜と重なる部分を有するように形成される。目ズレ補正は、高精度の露光装置で0.06um、一般的な露光装置で0.3umが必要とされる。図30a及びbこの後、基板102表面およびゲート電極122のシリサイドブロック膜180で覆われていない表面にそれぞれシリサイド層114およびシリサイド層126を形成する図10b。この後、基板102上の全面に層間絶縁膜140を形成し、層間絶縁膜140にコンタクトホールを形成し、当該コンタクトホールを導電材料で埋め込み、コンタクト150およびコンタクト154を形成する。これにより、図1から図4に示した構成とほぼ同様の半導体装置100が得られる。図13は、本実施の形態における半導体装置の構成の効果を説明するための図である。本実施の形態においては、チャネル領域108上において、基板102表面にゲート電極122が形成されていない凹部122aが設けられた領域においては、設計通りの閾値電圧で動作するトランジスタのみが設けられたような構成とすることができる。これにより、ゲート長方向における、トレンチ162の両端部上部では、設計通りの閾値電圧で動作するトランジスタ通常Vtと設計より低い閾値電圧で動作し始めるトランジスタ低Vtとが並列接続されたような構成となっているが、中央部の凹部122aが設けられ、上部にゲート電極122が形成されていない領域では、設計通りの閾値電圧で動作するトランジスタ通常Vtのみが存在することになり、設計通りの閾値電圧で動作するトランジスタが全体にわたって直列に接続されていることになる。これにより、トランジスタが設計より低い閾値電圧で動作し始めるという寄生トランジスタ動作を抑制することができ、ハンプの発生を防ぐことができる。とくに、以上の実施の形態で説明したN型トランジスタの場合、チャネル領域108の閾値制御のために注入する不純物としてボロンを用いることが多いが、ボロンは、製造途中に熱処理工程でゲート絶縁膜内部へとくに再分布しやすい。とくにトレンチ上端部では、トレンチの側壁の横方向と基板表面の上方向にゲート絶縁膜が存在するので、不純物濃度が低下しやすいという問題が顕著に生じてしまう。しかし、本実施の形態における半導体装置100によれば、トレンチ上端部における不純物の濃度が低い場合でも、トランジスタが設計より低い閾値電圧で動作し始めるという寄生トランジスタ動作を抑制することができ、ハンプの発生を防ぐことができる。また、たとえば特許文献3や特許文献4に記載された技術のように、ソース領域およびドレイン領域と接する箇所で、トレンチから露出したゲート電極を除去するような構成とすると、たとえばゲート電極122に凹部122aを形成するためのパターニングや、図10に示したようなシリサイドブロック膜180を形成した場合のシリサイドブロック膜180のパターニングに目ずれが生じた場合に、チャネル領域108の幅が変動してしまう。このような変動が生じると、トランジスタの特性が変動してしまい、設計値通りの特性を得ることができなくなる。一方、本実施の形態においては、凹部122aは、ソース領域112やドレイン領域113に変動を与えない領域に形成されるので、目ずれが生じた場合でも、トランジスタの特性の変動を抑えることができる。図14および図15は、本実施の形態における半導体装置100の構成の他の例を示す図である。図15は、本例の半導体装置100の構成を示す平面図、図14aは、図15のA-A断面図、図14bは、図15のC-C断面図である。ここでは、ゲート絶縁膜120をゲート電極122をマスクとして用いてパターニングするのではない例を示しているが、図8を参照して説明したように、ゲート電極122をマスクとして用いてゲート絶縁膜120をパターニングしてもよい。なお、図15のB-B断面図およびD-D断面図は、ゲート絶縁膜120がゲート電極122でパターニングされていない点を除いて、それぞれ図2aおよび図2bと同様となる。つまり、本例では、図2bに示した例において、絶縁膜124aの下の基板102表面にゲート絶縁膜120が残っている点のみ図2bに示した例と異なる。ここでは、ゲート電極122のゲート長方向の中心部に、凹部122aが一つだけ設けられている点で、図1から図13を参照して説明した例と異なる。この場合も、図1から図13を参照して説明した例と同様の効果が得られる。図16は、本例における半導体装置の構成の効果を説明するための図である。本例でも、チャネル領域108上において、基板102表面にゲート電極122が形成されていない凹部122aが設けられた領域においては、設計通りの閾値電圧で動作するトランジスタのみが設けられたような構成とすることができる。これにより、ゲート長方向における、トレンチ162の両端部上部では、設計通りの閾値電圧で動作するトランジスタ通常Vtと設計より低い閾値電圧で動作し始めるトランジスタ低Vtとが並列接続されたような構成となっているが、中央部の凹部122aが設けられ、上部にゲート電極122が形成されていない領域では、設計通りの閾値電圧で動作するトランジスタ通常Vtのみが存在することになり、設計通りの閾値電圧で動作するトランジスタが全体にわたって直列に接続されていることになる。これにより、トランジスタが設計より低い閾値電圧で動作し始めるという寄生トランジスタ動作を抑制することができ、ハンプの発生を防ぐことができる。第2の実施の形態本実施の形態の半導体装置は、第1の実施の形態の半導体装置の構成に加えて、さらに、トレンチ162の下部付近に発生し得る寄生トランジスタ動作を抑制する構成を有する。以下、詳細に説明する。本実施の形態において、半導体装置100の平面構造は、図4に示したものと同様の構成となる。図18および図19は、本実施の形態における半導体装置の構成の一例を示す断面図である。図18は図4aのA-A断面図、図19aは図4aのB-B断面図、図19bは図4aのD-D断面図である。ここで、図20に、図19aに示すトレンチ162部分の拡大断面図を示す。図示するように、トレンチ162の側壁に沿って形成されたゲート絶縁膜は、トレンチ162の側壁の所定の高さ設計的事項より下部分以下、トレンチ側壁の下部分というに沿って形成されたゲート絶縁膜120の膜厚T2が、上記所定の高さ設計的事項より上部分以下、トレンチ側壁の上部分というに沿って形成されたゲート絶縁膜120の膜厚T1よりも厚く形成される。また、トレンチ側壁の下部分に沿って形成されたゲート絶縁膜120の膜厚T2は、トレンチ162の底面に形成されたゲート絶縁膜120の膜厚T3以上とすることができる。また、とくに限定されないが、本実施の形態において、トレンチ側壁の下部分に沿って形成されたゲート絶縁膜120の膜厚T2は、基板102表面に形成されたゲート絶縁膜120の膜厚T4以上とすることができる。また、トレンチ162の底面に形成されたゲート絶縁膜120の膜厚T3は、トランジスタ耐圧などに影響しない、トレンチ側壁の上部分に沿って形成されたゲート絶縁膜120の膜厚T1と同程度まで薄くすることができる。たとえば、トレンチ162の底面に形成されたゲート絶縁膜120の膜厚T3は、トレンチ側壁の上部分に沿って形成されたゲート絶縁膜120の膜厚T1と同じ膜厚とすることができる。図20に示した例では、トレンチ側壁の下部分に沿って形成されたゲート絶縁膜120の膜厚T2は、トレンチ162の底面に形成されたゲート絶縁膜120の膜厚T3より厚く形成されている。また、この例では、トレンチ側壁の下部分に沿って形成されたゲート絶縁膜120の膜厚T2は、基板102表面に形成されたゲート絶縁膜120の膜厚T4より厚く形成されている。また、図20に示した例では、トレンチ162の底面と側壁とで形成される角部の角度が90度よりも大きくなっている。このような構成により、当該角部における電解集中を緩和することができる。次に、本実施の形態における半導体装置100の製造手順を説明する。図21から図24は、本実施の形態における半導体装置100の製造手順の一例を示す工程断面図である。ここでは、図4aのA-A断面、およびB-B断面に対応する図を示す。なお、以下では、n型トランジスタを形成する領域の処理のみを説明する。まず、基板102の一面に、素子分離絶縁膜110を形成する図21a。素子分離絶縁膜110は、たとえばSTIとすることができる。また、ここで、とくに限定されないが、素子分離絶縁膜110の膜厚は、たとえば300nm~1μm程度とすることができる。なお、本実施の形態において、基板102の表面および当該表面に垂直な方向の面における面方位が100面となるようにすることができる特許文献8参考。つづいて、基板102の一面上に、オフセット領域105およびオフセット領域106を形成する領域が開口したレジスト膜158を形成する。次いで、レジスト膜158をマスクとして、基板102上の全面に、たとえばリン等のn型第1導電型の不純物イオンをイオン注入してオフセット領域105およびオフセット領域106を形成する図21b。ここで、オフセット領域105およびオフセット領域106のn型の不純物濃度は、たとえば1×1016atoms/cm3~1×1018atoms/cm3程度とすることができる。この後、レジスト膜158を除去する。つづいて、図示していないが、基板102上にウェル104を形成する領域が開口したレジスト膜を形成する。次いで、当該レジスト膜をマスクとして基板102上の全面に、たとえばボロンB等のp型第2導電型の不純物イオンをイオン注入してウェル104を形成する。ここで、ウェル104のp型の不純物濃度は、たとえば1E15atoms/cm3から1E17atoms/cm3程度とすることができる。この後、レジスト膜を除去する。つづいて、基板102の一面上に、熱酸化膜160を形成し、さらにその上にトレンチ162を形成するための開口部172が複数形成されたレジスト膜170を形成する。ここで、複数の開口部172は、いずれも、ゲート長方向の幅が等しく形成されている。また、隣接する開口部172間の間隔もそれぞれ等しくなるように形成することができる。次いで、レジスト膜170をマスクとして熱酸化膜160をエッチング除去して開口部172内に基板102表面を露出させる図22a。その後、レジスト膜170を除去して、熱酸化膜160をマスクとして、開口部内の基板102をプラズマエッチングして、複数のトレンチ162を形成する。本実施の形態においては、トレンチ側壁の上部分は、側壁が基板102の面内方向に対して略垂直となるとともに、トレンチ側壁の下部分は、トレンチ162の径が徐々に狭くなるようなテーパーを有するように、トレンチ162を形成する。このようなトレンチ162を形成する手段は特段制限されないが、以下、一例を説明する。まず、第1のエッチング条件で、トレンチ162の設計深さの途中の深さまで基板102をエッチングした後図22b、第1のエッチング条件よりも、基板102に形成されるトレンチの径が下方に行くにつれて縮小する第2のエッチング条件で、基板102をエッチングしてもよい図23a。第1のエッチング条件では、トレンチ162aが、それぞれ、熱酸化膜160の開口部の開口面積を保つように、異方性エッチングを行う。つまり、第1のエッチング条件は、トレンチ162aの側壁が基板102の面内方向に対して略垂直となるように基板102をエッチングする条件とすることができる。第2のエッチング条件では、各トレンチ162が、それぞれ、底面にかけて径が徐々に狭くなるようにテーパーを有するように基板102をエッチングする。また、他の例として、トレンチ162の深さが深まるにつれて、ある深さ以上になると、底面にかけて径が徐々に狭くなるようなエッチング条件で基板102をエッチングすることもできる。なお、本実施の形態において、トレンチ162の深さ基板102表面からトレンチ162底面までの深さは、たとえば500nmから2μm程度とすることができる。上述のようにしてトレンチ162を形成した場合、トレンチ側壁の上部分では、100面が露出する。一方、トレンチ側壁の下部分では、100面とは異なるずれた面方位の面が露出することになる。また、トレンチ162の底面でも100面が露出する。次いで、熱酸化膜160を希釈フッ酸等で除去した後図23b、基板102表面を熱酸化して、トレンチ162内および基板102表面にゲート絶縁膜120を形成する図24a。本実施の形態においては、上述したように、基板102の表面、トレンチ側壁の上部分162C、及び、トレンチ162の底面の面方位が100面となる特許文献8参考。ここで、シリコン基板に熱酸化膜を形成する際に、一般的な水素と酸素の混合雰囲気での加熱を行った場合、100面での酸化速度が最も遅くなるたとえば非特許文献1。そのため、図20を参照して説明したように、基板102の表面、トレンチ側壁の上部分162C、及び、トレンチ162の底面に形成されたゲート絶縁膜120は、トレンチ側壁の下部分に形成されたゲート絶縁膜120よりも、膜厚が薄くなる。なお、トレンチ162を形成する際の他の方法として、レジスト膜170を残したままで、レジスト膜170および熱酸化膜160をマスクとしてトレンチ162を形成することもできる。この場合は、トレンチ162を形成し、レジスト膜170を除去した後に熱酸化膜160を除去する。この後、トレンチ162を埋めるように、基板102上の全面にゲート電極122となる導電膜を形成する図24b。以降の工程は、第1の実施の形態で説明した図8a以降の工程と同様である。本実施の形態においては、第1の実施形態と同様の作用効果に加えて、以下のような作用効果が実現される。本実施の形態においては、トレンチ側壁の下部分に形成されるゲート絶縁膜の膜厚を、トレンチ側壁の上部分に形成されるゲート絶縁膜の膜厚よりも厚くすることにより、トレンチの下部分のチャネル下端部に与えられる電界を緩和することができ、トレンチの下部分における寄生トランジスタ動作を抑制することができる。このように、ゲート絶縁膜の膜厚を部分的に厚くすることにより、寄生トランジスタ動作の悪影響を低減することができる。さらに、トレンチ底面に形成されるゲート絶縁膜の膜厚を、トレンチ側壁の下部分に形成されるゲート絶縁膜の膜厚よりも薄くすることにより、以下のような効果が得られる。本実施の形態における半導体装置100のトランジスタは、図25に示すように、トレンチ162が、電流が流れる方向であるゲート長方向に延在している。そのため、トレンチ162底面のゲート絶縁膜120の膜厚を薄くして、トレンチ側壁の上部分と同程度の膜厚とすることにより、トレンチ162の底面部分もトレンチ側壁の上部分と同様にトランジスタ動作に寄与することができ、駆動能力を高めることができる。また、基板102表面に形成されるゲート絶縁膜120の膜厚T4、トレンチ側壁の上部分に形成されるゲート絶縁膜120の膜厚T1、及び、トレンチ162の底面に形成されるゲート絶縁膜120の膜厚T3を薄くして、電界が集中するトレンチ側壁の下部分に形成されるゲート絶縁膜120の膜厚T2のみを厚くすることにより、トレンチゲートの側壁上部および底部は、同一の閾値電圧を有するトランジスタとして動作させることができるとともに、側壁下部における低い閾値電圧での動作を抑制することができる。さらに、トレンチ162底面に形成されるゲート絶縁膜120の膜厚を、トレンチ側壁の下部分に形成されるゲート絶縁膜120の膜厚と同程度に厚くすると、トレンチ側壁の下部分から底面にかけた広い領域でゲート絶縁膜120の膜厚が厚くなる。このような構成とした場合、トレンチ底部に応力が集中し、それに伴い、たとえば欠陥性リーク等の不具合が生じる可能性がある。トレンチ162の底面に形成されるゲート絶縁膜120の膜厚を、トレンチ側壁の上部分に形成されるゲート絶縁膜120の膜厚と同程度に薄くすることにより、底部への応力集中を緩和させる効果も実現される。第3の実施の形態本実施の形態において、トレンチ162およびゲート絶縁膜120の形状および形成手順が第1及び第2の実施の形態に示したものと異なる。本実施の形態において、半導体装置100の平面構造は、図4に示したものと同様の構成となる。図26及び図27は、本実施の形態の半導体装置100の断面構造を示す。図26aは、図4aのA-A断面図、図26bは、図4aのC-C断面図である。図27aは、図4aのB-B断面図、図27bは、図4aのD-D断面図である。図28は、本実施の形態における半導体装置100の製造手順の一例を示す工程断面図である。ここでも、図4aのA-A断面、およびB-B断面に対応する図を示す。また、図22bに示した手順までは、第2の実施の形態と同様とすることができる。図22bに示した構成の半導体装置100を形成した後、基板102全面に酸化膜200を形成する図28a。酸化膜200は、例えば熱酸化、または、CVDにより形成することができる。その後、酸化膜200をエッチバック異方性エッチングする。この時、エッチング条件エッチング時間等を調整することで、図28bに示すように、トレンチ側壁の下部分に形成された酸化膜200のみを残す。次いで、基板102の表面全面に、例えば熱酸化、または、CVDにより酸化膜210を形成する図28c。ここで、トレンチ側壁の下部分においては、酸化膜200の上にさらに熱酸化膜が形成されるので、トレンチ側壁の下部分に形成されるゲート絶縁膜の膜厚は、トレンチ側壁の上部分、トレンチ162の底面、および基板102表面に形成されるゲート絶縁膜120の膜厚に比べて、厚くなる。また、トレンチ162の底面に形成されるゲート絶縁膜120の膜厚は、トレンチ側壁の上部分に形成されるゲート絶縁膜120の膜厚と同程度まで薄くすることができる。この後、トレンチ162を埋めるように、基板102上の全面にゲート電極122となる導電膜を形成する。以降の工程は、第1の実施の形態で説明した図8a以降の工程と同様である。ここで、図29に、トレンチ162及びゲート絶縁膜120のその他の変形例を示す。当該図においては、断面状態を示している。図29aは、トレンチ162の底面に形成されるゲート絶縁膜120の膜厚を厚くすることで、トレンチ側壁の下部分に沿って形成されたゲート絶縁膜120の膜厚が、トレンチ側壁の上部分に沿って形成されたゲート絶縁膜120の膜厚よりも厚くなる構成を実現している。なお、このように構成する場合、図29bに示すように、ゲート絶縁膜120は、トレンチ162の角部付近において、他の部分よりも膜厚が厚くなってもよい。図29cは、トレンチ162の形状が特徴的であり、具体的には、当該トレンチ162は、側壁から底面にかけてなだらかに連続した構成となっている。すなわち、図29a及びbに示すトレンチ162のように、底面と側壁とで形成される角部を有さない。このような変形例は、エッチング工程および成膜工程を組み合わせることで実現することができる。本実施形態においては、第1及び第2の実施形態と同様の作用効果を実現することができる。以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。なお、以上の実施の形態では説明を省略しているが、チャネル領域108ウェル104の両端トランジスタのゲート幅方向に、チャネル領域108と同じ導電型のチャネルストッパ領域を形成することもできる。