"半導体基板の面内に、一方の導電型を有する第1のMOSトランジスタと、この第1のMOS型トランジスタとは反対の導電型を有する第2のMOSトランジスタとを備える半導体装置であって、前記第1のMOS型トランジスタが形成される第1の拡散層の間を絶縁分離する第1の絶縁層と、前記第2のMOS型トランジスタが形成される第2の拡散層の間を絶縁分離する第2の絶縁層とを備え、前記第1の絶縁層は、前記半導体基板の表層に形成された第1の溝部に、第1の絶縁膜と、この第1の絶縁膜の上に第2の絶縁膜とを埋め込むことによって形成され、前記第2の絶縁層は、前記半導体基板の表層に前記第1の溝部よりも幅広となるように形成された第2の溝部に、前記第2の絶縁膜を埋め込むことによって形成されていることを特徴とする半導体装置。前記第1のMOSトランジスタがn型MOSトランジスタであり、前記第2のMOSトランジスタがp型MOSトランジスタであることを特徴とする請求項1に記載の半導体装置。前記第1の絶縁膜がシリコン窒化膜であり、前記第2の絶縁膜がシリコン酸化膜であることを特徴とする請求項1又は2に記載の半導体装置。前記第1の絶縁層は、前記第1の拡散層と、この第1の拡散層に隣接して設けられたダミー拡散層との間を絶縁分離するように設けられていることを特徴とする請求項1~3の何れか一項に記載の半導体装置。半導体基板の面内に、一方の導電型を有する第1のMOSトランジスタと、この第1のMOS型トランジスタとは反対の導電型を有する第2のMOSトランジスタとを備える半導体装置の製造方法であって、前記第1のMOS型トランジスタが形成される第1の拡散層の間を絶縁分離する第1の絶縁層と、前記第2のMOS型トランジスタが形成される第2の拡散層の間を絶縁分離する第2の絶縁層とを形成する際に、前記半導体基板の面上にマスク層を形成し、このマスク層から露出した部分をエッチングにより除去することによって、前記半導体基板の表層に第1の溝部と、この第1の溝部よりも幅広となる第2の溝部とを形成する工程と、前記半導体基板の面上を覆う第1の絶縁膜を、前記第1の溝部の内側に完全に埋め込まれた状態、且つ、前記第2の溝部の内側に完全に埋め込まれない状態となる厚みで形成する工程と、前記第1の溝部の内側に前記第1の絶縁膜が残存した状態、且つ、前記第2の溝部の内側から前記第1の絶縁膜が完全に除去された状態となるまで、前記第1の絶縁膜をエッチバックにより除去する工程と、前記半導体基板の面上を覆う第2の絶縁膜を、前記第1及び第2の溝部の内側に完全に埋め込まれた状態となる厚みで形成する工程と、前記第2の絶縁膜が形成された面を研磨しながら、前記マスク層の表面が露出するまで平坦化する工程とを含むことを特徴とする半導体装置の製造方法。前記第1のMOSトランジスタとしてn型MOSトランジスタを形成し、前記第2のMOSトランジスタとしてp型MOSトランジスタを形成することを特徴とする請求項5に記載の半導体装置の製造方法。前記第1の絶縁膜としてシリコン窒化膜を用い、前記第2の絶縁膜としてシリコン酸化膜を用いることを特徴とする請求項5又は6に記載の半導体装置の製造方法。前記第1の絶縁層を、前記第1の拡散層と、この第1の拡散層に隣接して設けられたダミー拡散層との間を絶縁分離するように形成することを特徴とする請求項5~7の何れか一項に記載の半導体装置の製造方法。前記マスク層としてシリコン窒化膜を用いることを特徴とする請求項5~8の何れか一項に記載の半導体装置の製造方法。前記マスク層から露出した部分をドライエッチングにより除去することを特徴とする請求項5~9の何れか一項に記載の半導体装置の製造方法。前記第1及び第2の溝部を形成した後に、熱酸化を行うことによって、前記第1及び第2の溝部の内面に酸化膜を形成する工程を含むことを特徴とする請求項5~10の何れか一項に記載の半導体装置の製造方法。前記第2の絶縁膜が形成された面を化学的機械研磨により研磨することを特徴とする請求項5~11の何れか一項に記載の半導体装置の製造方法。ところで、上述した溝部に埋め込まれたシリコン酸化膜絶縁膜の緻密化のため、熱処理を行った際に、素子形成領域内に形成されたn型MOSトランジスタに対して、MOS界面に平行な方向の圧縮応力歪みが加わることで、電子の移動速度が低下し、トランジスタ特性の劣化を招くことが知られている。逆に、n型MOSトランジスタに対して、MOS界面に平行な方向の引張応力を加えることによって、電子正孔の移動速度駆動力を向上させることが可能である。しかしながら、n型MOSトランジスタとp型MOSトランジスタでは、導電型の違いによって、それぞれの素子形成領域において、互いに異なる応力歪みを発生させる必要がある。すなわち、これらn型及びp型MOSトランジスタについて両方の性能を向上させるためには、一般的にn型MOSトランジスタが形成される素子形成領域に引張応力歪みを発生させる一方、p型MOSトランジスタが形成される素子形成領域に圧縮応力歪みを発生させる必要がある。このため、製造プロセスが複雑になるといった課題があった。本発明に係る半導体装置は、半導体基板の面内に、一方の導電型を有する第1のMOSトランジスタと、この第1のMOS型トランジスタとは反対の導電型を有する第2のMOSトランジスタとを備える半導体装置であって、第1のMOS型トランジスタが形成される第1の拡散層の間を絶縁分離する第1の絶縁層と、第2のMOS型トランジスタが形成される第2の拡散層の間を絶縁分離する第2の絶縁層とを備え、第1の絶縁層は、半導体基板の表層に形成された第1の溝部に、第1の絶縁膜と、この第1の絶縁膜の上に第2の絶縁膜とを埋め込むことによって形成され、第2の絶縁層は、半導体基板の表層に第1の溝部よりも幅広となるように形成された第2の溝部に、第2の絶縁膜を埋め込むことによって形成されていることを特徴とする。以上のような構造を有する半導体装置では、第1の溝部に第1の絶縁膜及び第2の絶縁膜を埋め込むことによって、第1のMOSトランジスタが形成される第1の拡散層に引張応力を加える一方、この第1の溝部よりも幅広となる第2の溝部に第2の絶縁膜を埋め込むことによって、第2のMOSトランジスタが形成される第2の拡散層に圧縮応力を加えることが可能である。また、本発明に係る半導体装置の製造方法は、半導体基板の面内に、一方の導電型を有する第1のMOSトランジスタと、この第1のMOS型トランジスタとは反対の導電型を有する第2のMOSトランジスタとを備える半導体装置の製造方法であって、第1のMOS型トランジスタが形成される第1の拡散層の間を絶縁分離する第1の絶縁層と、第2のMOS型トランジスタが形成される第2の拡散層の間を絶縁分離する第2の絶縁層とを形成する際に、半導体基板の面上にマスク層を形成し、このマスク層から露出した部分をエッチングにより除去することによって、半導体基板の表層に第1の溝部と、この第1の溝部よりも幅広となる第2の溝部とを形成する工程と、半導体基板の面上を覆う第1の絶縁膜を、第1の溝部の内側に完全に埋め込まれた状態、且つ、第2の溝部の内側に完全に埋め込まれない状態となる厚みで形成する工程と、第1の溝部の内側に第1の絶縁膜が残存した状態、且つ、第2の溝部の内側から第1の絶縁膜が完全に除去された状態となるまで、第1の絶縁膜をエッチバックにより除去する工程と、半導体基板の面上を覆う第2の絶縁膜を、第1及び第2の溝部の内側に完全に埋め込まれた状態となる厚みで形成する工程と、第2の絶縁膜が形成された面を研磨しながら、マスク層の表面が露出するまで平坦化する工程とを含むことを特徴とする。以上のような工程を含む半導体装置の製造方法では、第1の溝部に第1の絶縁膜及び第2の絶縁膜を埋め込むと共に、この第1の溝部よりも幅広となる第2の溝部に第2の絶縁膜を埋め込むことができ、これによって第1のMOSトランジスタが形成される第1の拡散層に引張応力を加える一方、第2のMOSトランジスタが形成される第2の拡散層に圧縮応力を加えることが可能である。以上のように、本発明によれば、一方の導電型を有する第1のMOSトランジスタと、この第1のMOS型トランジスタとは反対の導電型を有する第2のMOSトランジスタとに対して、適切な応力を加えることができるため、第1のMOSトランジスタと第2のMOSトランジスタとのトランジスタ特性の向上を図ることが可能である。以下、本発明を適用した半導体装置及びその製造方法について、図面を参照して詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。半導体装置先ず、本発明を適用した半導体装置について説明する。本発明を適用した半導体装置は、トランジスタ回路のレイアウトとして、半導体基板の面内に、一方の導電型を有するn型MOSトランジスタ第1のMOSトランジスタと、このn型MOSトランジスタとは反対の導電型を有するp型MOSトランジスタ第2のMOSトランジスタとを備えた構造を有している。これらn型及びp型MOSトランジスタを備える半導体装置では、素子分離の方法として、STIと呼ばれる半導体基板の表層に溝部を形成し、この溝部に絶縁膜を埋め込むことによって、半導体基板の面内に、素子分離領域と、この素子分離領域によって絶縁分離された素子形成領域活性領域、拡散層領域とも言う。とを形成することが行われている。そして、STIを形成した後は、素子形成領域に対してウェル及びチャネル形成のための不純物のイオン注入や、活性化のための熱処理等が行われる。また、n型及びp型MOSトランジスタは、素子形成領域に形成されたゲート絶縁膜を介して当該素子形成領域を跨ぐように形成されたゲート電極と、このゲート電極を挟んだ両側の素子形成領域にイオン注入することによって形成されたソース領域及びドレイン領域とを備えた構造を有している。ここで、本発明を適用した半導体装置において、n型MOSトランジスタが形成されるSTI領域を図1aに示し、p型MOSトランジスタが形成されるSTI領域を図1bに示す。また、図1a中に示す線分A-A’による断面図を図2aに示し、図1b中に示す線分B-B’による断面図を図2bに示す。n型MOSトランジスタnMOSが形成されるSTI領域では、図1aに示すように、半導体基板1の面内において、第1の拡散層2aの間を第1の絶縁層3aが絶縁分離することによって、第1の絶縁層3aの間で複数の第1の拡散層2aが所定の間隔Xで並んで設けられている。また、nMOSが形成されるSTI領域には、第1の拡散層2aに隣接してダミー拡散層2bが設けられている。このダミー拡散層2bは、隣接する第1の拡散層2aとの間の間隔を狭める調整するためのものであり、第1の絶縁層3aは、第1の拡散層2aと、この第1の拡散層2aに隣接するダミー拡散層2bとの間を絶縁分離するように設けられている。第1の絶縁層3aは、図2aに示すように、半導体基板1の表層に形成された第1の溝部4aに、シリコン窒化膜第1の絶縁膜5と、このシリコン窒化膜5の上にシリコン酸化膜第2の絶縁膜6とを埋め込むことによって形成されている。一方、p型MOSトランジスタpMOSが形成されるSTI領域では、図1bに示すように、半導体基板1の面内において、第2の拡散層2cの間を第2の絶縁層3bが絶縁分離することによって、第2の絶縁層3bの間で複数の第2の拡散層2cが所定の間隔Yで並んで設けられている。第2の絶縁層3bは、図2bに示すように、半導体基板1の表層に第1の溝部4aよりも幅広X<Yとなるように形成された第2の溝部4bに、シリコン酸化膜第2の絶縁膜6を埋め込むことによって形成されている。すなわち、図1bに示す第2の溝部4bの開口部の幅Yは、図1aに示す第1の溝部4aの開口部の幅Xよりも広くなっている。なお、半導体基板1の表面には、図2a,bに示すように、プロセス中で発生する熱的な歪みを緩和するためのシリコン酸化膜パッド酸化膜7と、シリコン窒化膜マスク層8とが順に積層されて形成されている。また、第1及び第2の溝部2a,2bを形成した後に、熱酸化を行うことによって、これら第1及び第2の溝部2a,2bの内面には、シリコン酸化膜ライナー膜9が形成されている。以上のような構造を有する半導体装置では、第1の溝部4aにシリコン窒化膜5及びシリコン酸化膜6を埋め込むことによって、n型MOSトランジスタが形成される第1の拡散層2aに引張応力を加える一方、この第1の溝部4aよりも幅広となる第2の溝部4bにシリコン酸化膜6を埋め込むことによって、p型MOSトランジスタが形成される第2の拡散層2cに圧縮応力を加えることが可能である。具体的に、第1の溝部4aにシリコン窒化膜5が埋め込まれた第1の絶縁層3aは、第1の拡散層2bに形成されるn型MOSトランジスタに対して、MOS界面に平行な方向の引張応力を加えることができ、これによってn型MOSトランジスタの電子正孔の移動速度駆動力を向上させることが可能である。一方、第2の溝部4bにシリコン窒化膜5が埋め込まれていない第2の絶縁層3bは、第2の拡散層2cに形成されるp型MOSトランジスタに対して、MOS界面に平行な方向の引張応力を加えることがないため、このp型MOSトランジスタの電子正孔の移動速度駆動力が低下することを防ぐことができる。また、このp型MOSトランジスタに対して、MOS界面に平行な方向の圧縮応力を加えることによって、p型MOSトランジスタの電子正孔の移動速度駆動力を向上させることも可能である。したがって、本発明を適用した半導体装置では、n型MOSトランジスタとp型MOSトランジスタの導電型の違いに合わせて、それぞれのMOSトランジスタに対して適切な応力歪みを加えることができるため、これらn型MOSトランジスタとp型MOSトランジスタの両方において、電子正孔の移動速度駆動力を向上させることができ、これによって良好なトランジスタ特性を得ることが可能である。半導体装置の製造方法次に、上記半導体装置の製造方法について図3~図8を参照しながら説明する。なお、図3~図8の各図において、aは、各工程中における図1a中に示す線分A-A’による断面図を示し、bは、各工程中における図1b中に示す線分B-B’による断面図を示すものとする。上記半導体装置の製造方法では、先ず、図3a,bに示すように、半導体基板1の面上に、シリコン酸化膜パッド酸化膜7と、シリコン窒化膜マスク層8とを順に積層する。その後、図示を省略するものの、このシリコン窒化膜8の面上に、レジストを塗布し、このレジストをリソグラフィ技術によりパターニングしながら、上記第1及び第2の溝部4a,4bに対応した位置に開口部を有するレジストパターンを形成する。そして、このレジストパターンをマスクとして、シリコン窒化膜8及びシリコン酸化膜7をドライエッチングによりパターニングする。さらに、このレジストパターンを除去した後、パターニングされたシリコン窒化膜8をマスクとして、半導体基板1の表層をドライエッチングによりパターニングする。これにより、半導体基板1の表層に、上記第1の溝部4aと、この第1の溝部4aよりも幅広となる上記第2の溝部4bとを形成することができる。なお、本実施形態では、例えば、上記第1の溝部4aの幅Xを80nm、上記第2の溝部4bの幅Yを130nmとした。次に、図4a,bに示すように、上記第1及び第2の溝部4a,4bを形成した後に、上記シリコン酸化膜7及びシリコン窒化膜8の表面を含む上記第1及び第2の溝部4a,4bの内面を熱酸化ISSG:InSituSteamGenerationにより酸化させることによって、これらの露出した表面にシリコン酸化膜9を形成する。このうち、シリコン窒化膜8の表面に形成されるシリコン酸化膜9は、後述する熱リン酸による処理の際に、マスクとしてシリコン窒化膜8を保護するのに用いられる。なお、本実施形態では、このシリコン酸化膜9の厚みを例えば上記第1及び第2の溝部4a,4bの内面において5nmとした。次に、図5a,bに示すように、半導体基板1の面上を覆うシリコン窒化膜5を形成する。このとき、上記第1の溝部4aの内側には、シリコン窒化膜5が完全に埋め込まれた状態とする。一方、この第1の溝部4aよりも幅広となる第2の溝部4bには、その内側にシリコン窒化膜5が完全に埋め込まれた状態とならないように、シリコン窒化膜5の厚みを調整する。これにより、第2の溝部4bには、その内側の形状に沿ってライナー状にシリコン窒化膜5が埋め込まれた状態となる。なお、本実施形態では、例えば厚み50nmのシリコン窒化膜5を形成した。次に、図6a,bに示すように、シリコン窒化膜5を熱リン酸によりエッチバックしながら除去する。このとき、第2の溝部4bの内側からシリコン窒化膜5が完全に除去された状態となるまでエッチバックを行う。一方、第1の溝部4aの内側底部にシリコン窒化膜5が残存するようにエッチバックを行う。また、上記シリコン窒化膜8は、その表面に形成されたシリコン酸化膜9によって保護されるため、熱リン酸によって除去されることはない。なお、本実施形態では、例えばエッチバックの際に熱リン酸の温度を140°C、処理時間を20分とした。次に、図7a,bに示すように、半導体基板1の面上を覆うシリコン酸化膜6を、HDP-CVDにより研磨しながら、上記シリコン窒化膜8の表面が露出するまで平坦化を行う。以上のようにして、上記半導体装置の製造方法では、第1の溝部4aにシリコン窒化膜5及びシリコン酸化膜6を埋め込むと共に、この第1の溝部4aよりも幅広となる第2の溝部4bにシリコン酸化膜6を埋め込むことができる。ここで、上記n型MOSトランジスタが形成される第1の拡散層2aでは、第1の溝部4aにシリコン窒化膜5を埋め込むことによって、MOS界面に平行な方向に引張応力歪みを作用させることができる。そして、引張張力歪みが作用する第1の拡散層2aでは、n型MOSトランジスタの電子正孔の移動速度駆動力を向上させることが可能である。一方、上記p型MOSトランジスタが形成される第2の拡散層2cでは、第2の溝部4bにシリコン窒化膜5が埋め込まれていないため、MOS界面に平行な方向に引張応力歪みを作用させることがない。これにより、p型MOSトランジスタの電子正孔の移動速度駆動力が低下することを防ぐことができる。したがって、p型MOSトランジスタの電子正孔の移動速度駆動力を低下させることなく、n型MOSトランジスタの電子正孔の移動速度駆動力を向上させることが可能である。また、上記p型MOSトランジスタが形成される第2の拡散層2cでは、第2の溝部4bにシリコン酸化膜6を埋め込むことによって、MOS界面に平行な方向に圧縮応力歪みを作用させることができる。そして、この圧縮張力歪みが作用する第2の拡散層2bでは、p型MOSトランジスタの電子正孔の移動速度駆動力を向上させることも可能である。以上のように、本発明を適用した半導体装置の製造方法では、製造プロセスが複雑になるといったことを防ぎつつ、n型MOSトランジスタとp型MOSトランジスタの両方において、電子正孔の移動速度駆動力を向上させた良好なトランジスタ特性を有する半導体装置を製造することが可能である。"