複数の第1暗号キーを格納する第1暗号キー格納部と、前記複数の第1暗号キーのうち何れかの第1暗号キーを前記第1暗号キー格納部の中から選択して出力する制御回路と、前記制御回路によって選択された前記第1暗号キーと、外部から供給された第2暗号キーと、に基づいて第3暗号キーを生成する内部暗号キー生成回路と、前記制御回路から出力された第1アドレス信号を前記第3暗号キーに基づいて変換し、第2アドレス信号として出力するアドレス変換回路と、を備えた半導体集積回路。前記制御回路は、外部から供給された選択信号に基づいて、前記複数の第1暗号キーのうち何れかの第1暗号キーを前記第1暗号キー格納部の中から選択して出力することを特徴とする請求項1に記載の半導体集積回路。前記内部暗号キー生成回路は、前記制御回路によって選択された前記第1暗号キーと、前記第2暗号キーと、の各ビットの排他的論理和を前記第3暗号キーとして出力することを特徴とする請求項1又は2に記載の半導体集積回路。前記アドレス変換回路は、前記第3暗号キーと、前記第1アドレス信号と、の各ビットの排他的論理和を前記第2アドレス信号として出力することを特徴とする請求項1~3のいずれか一項に記載の半導体集積回路。特許文献1に開示されたマイクロプロセッサ1の場合、アドレスを変換暗号化する際のアドレス変換則が、各ニクロムヒューズF0~Fnの切断状態に基づいて一つに固定される。そのため、当該アドレス変換則が容易に特定されてしまう可能性があった。それにより、記憶装置に記憶された機密データが容易に改ざんされたり読み出されたりするという問題があった。特許文献2に開示された技術の場合、アドレスを変換暗号化する際のアドレス変換則が、コード記憶部26に記憶されたアドレス演算コードa0~a7に基づいて決定される。そのため、アドレス演算コードが特定されてしまうとアドレス変換則が容易に特定されてしまう可能性があった。それにより、プログラムデータ記憶部22に記憶された機密データが容易に改ざんされたり読み出されたりするという問題があった。特許文献3に開示された技術の場合、アドレスを変換暗号化する際のアドレス変換則が、端末装置利用者6から供給されるパスワードに基づいて決定される。そのため、パスワードが特定されてしまうとアドレス変換則が容易に特定されてしまう可能性があった。それにより、記憶装置に記憶された機密データが容易に改ざんされたり読み出されたりするという問題があった。このように、従来技術では、アドレス変換則が容易に特定されてしまうため、記憶装置に記憶された機密データが容易に改ざんされたり読み出されたりするという問題があった。本発明にかかる半導体集積回路は、複数の第1暗号キーを格納する第1暗号キー格納部と、前記複数の第1暗号キーのうち何れかの第1暗号キーを前記第1暗号キー格納部の中から選択して出力する制御回路と、前記制御回路によって選択された前記第1暗号キーと、外部から供給された第2暗号キーと、に基づいて第3暗号キーを生成する内部暗号キー生成回路と、前記制御回路から出力された第1アドレス信号を前記第3暗号キーに基づいて変換し、第2アドレス信号として出力するアドレス変換回路と、を備える。上述のような回路構成により、アドレス変換則の特定が困難になるため、記憶装置に記憶された機密データが容易に改ざんされたり読み出されたりすることを防止することができる。本発明により、記憶装置に記憶された機密データが容易に改ざんされたり読み出されたりすることを防止することが可能な半導体集積回路を提供することができる。以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。実施の形態1図1は、本発明の実施の形態1にかかる半導体集積回路10を示すブロック図である。本実施の形態にかかる半導体集積回路10は、アドレス信号第1アドレス信号A0~Annは2以上の整数によって指定されるアドレスを内部暗号キー第3暗号キーに基づいて解読困難なアドレスに変換し、アドレス信号第2アドレス信号B0~Bnとして出力する。ここで、内部暗号キーは、外部から供給される外部暗号キー第2暗号キーと、予め内部に格納されている複数のCPU暗号キー第1暗号キーの中から任意に選択されたCPU暗号キーと、によって決定される。それにより、記憶装置20に記憶された機密データの記憶位置の特定が従来よりも困難になるため、当該機密データが改ざんされたり読み出されたりすることが防止される。以下、具体的に説明する。図1に示すように、半導体集積回路10は、CPU制御回路30と、内部暗号キー生成回路40と、アドレス変換回路50と、CPU暗号キー格納部第1暗号キー格納部60と、を備える。CPU30は、アドレス信号A0~Anを生成しアドレス変換回路50に対して出力するとともに、読出し時には記憶装置20の記憶領域から読み出されたデータ不図示を受け取り、書き込み時には記憶装置20の記憶領域にデータを出力する。なお、記憶装置20がデータの読み出しのみ可能な不揮発性記憶装置の場合には、データの書き込み動作は行われない。半導体集積回路10には、外部からCPU暗号キー選択信号入力端子70を介してCPU暗号キー選択信号選択信号が供給される。CPU30は、CPU暗号キー格納部60に格納された複数のn1ビットのCPU暗号キー第1暗号キーのうち何れかのCPU暗号キーをCPU暗号キー選択信号に基づいて選択する。CPU30によって選択されたCPU暗号キーは、CPU暗号キー格納部60からCPU30に伝達される。また、半導体集積回路10には、外部から外部暗号キー入力端子S0~Snを介してn1ビットの外部暗号キー第2暗号キーが供給される。内部暗号キー生成回路40は、当該外部暗号キーと、CPU30によって選択されたCPU暗号キーと、を入力し、これらに基づいてn1ビットの内部暗号キー第3暗号キーを生成し、アドレス変換回路50に対して出力する。アドレス変換回路50は、内部暗号キー生成回路40から出力された内部暗号キーに基づいて、CPU30から出力されたアドレス信号A0~Anをアドレス信号B0~Bnに変換し、記憶装置20に対して出力する。それにより、記憶装置20では、アドレス信号B0~Bnによって指定されたアドレスの記憶領域にデータが書き込まれ、又は、アドレス信号B0~Bnによって指定されたアドレスの記憶領域に記憶されたデータが読み出される。図2は、本実施の形態にかかる半導体集積回路10の具体的構成例を示す図である。図2に示すように、半導体集積回路10において、内部暗号キー生成回路40は、排他的論理和回路EX10~EX1nを有し、アドレス変換回路50は、排他的論理和回路EX20~EXnを有する。各排他的論理和回路EX10~EX1nは、n1ビットの外部暗号キーの対応するビットラインの電位と、CPU30によって選択されたn1ビットのCPU暗号キーの対応するビットラインの電位と、の排他的論理和を、n1ビットの内部暗号キーの対応するビットラインの電位として出力する。つまり、内部暗号キー生成回路40は、n1ビットの外部暗号キーと、CPU30によって選択されたn1ビットのCPU暗号キーと、の各ビットの排他的論理和を、n1ビットの内部暗号キーとして出力する。アドレス変換回路50において、各排他的論理和回路EX20~EX2nは、内部暗号キー生成回路40から出力されたn1ビットの内部暗号キーの対応するビットラインの電位と、CPU30から出力されたアドレス信号A0~Anの対応するアドレス信号と、の排他的論理和を、対応するアドレス信号B0~Bnとして出力する。つまり、アドレス変換回路50は、n1ビットの内部暗号キーと、アドレス信号A0~Anと、の各ビットの排他的論理和を、アドレス信号B0~Bnとして出力する。具体的な動作の例図3は、CPU暗号キー選択信号と、対応するCPU暗号キーと、の関係を示す図である。以下では、記憶装置20に3ビットn=2のアドレス信号が入力され、CPU暗号キー格納部60に4つのCPU暗号キーが格納されている場合を例に説明する。図3の例では、CPU暗号キー格納部60には、CPU暗号キー101、110、000及び010が格納されている。なお、CPU30は、CPU暗号キー選択信号が0の場合にCPU暗号キー101を選択し、CPU暗号キー選択信号が1の場合にCPU暗号キー110を選択し、CPU暗号キー選択信号が2の場合にCPU暗号キー000を選択し、CPU暗号キー選択信号が3の場合にCPU暗号キー010を選択し、内部暗号キー生成回路40に対して出力する。図2をn=2として参照すると、外部から外部暗号キー入力端子S2~S0を介して外部暗号キー001が供給され、外部からCPU暗号キー選択信号入力端子70を介してCPU暗号キー選択信号0が供給された場合、CPU30は、4つのCPU暗号キーのうちCPU暗号キー101を選択して内部暗号キー生成回路40に対して出力する。内部暗号キー生成回路40において、排他的論理和回路EX10は、外部暗号キーの第1ビットの値1とCPU暗号キーの第1ビットの値1との排他的論理和である0を出力する。排他的論理和回路EX11は、外部暗号キーの第2ビットの値0とCPU暗号キーの第2ビットの値0との排他的論理和である0を出力する。排他的論理和回路EX12は、外部暗号キーの第3ビットの値0とCPU暗号キーの第3ビットの値1との排他的論理和である1を出力する。つまり、内部暗号キー生成回路40は、内部暗号キー100を出力する。また、外部から外部暗号キー入力端子S2~S0を介して外部暗号キー001が供給され、外部からCPU暗号キー選択信号入力端子70を介してCPU暗号キー選択信号2が供給された場合、CPU30は、4つのCPU暗号キーのうちCPU暗号キー000を選択して内部暗号キー生成回路40に対して出力する。内部暗号キー生成回路40において、排他的論理和回路EX10は、外部暗号キーの第1ビットの値1とCPU暗号キーの第1ビットの値0との排他的論理和である1を出力する。排他的論理和回路EX11は、外部暗号キーの第2ビットの値0とCPU暗号キーの第2ビットの値0との排他的論理和である0を出力する。排他的論理和回路EX12は、外部暗号キーの第3ビットの値0とCPU暗号キーの第3ビットの値0との排他的論理和である0を出力する。つまり、内部暗号キー生成回路40は、内部暗号キー001を出力する。以上のように、本実施の形態にかかる半導体集積回路10は、アドレス信号A0~Anによって指定されるアドレスを内部暗号キーに基づいて解読困難なアドレスに変換し、アドレス信号B0~Bnとして出力することができる。ここで、内部暗号キーは、予めCPU暗号キー格納部60に格納されている複数のCPU暗号キーの中から任意に選択したCPU暗号キーによって変更可能である。このように、内部暗号キーを決定するCPU暗号キーが複数存在し冗長性があるため、アドレス変換則の特定は困難である。なお、内部暗号キーの生成に用いられるCPU暗号キーは、外部から供給されるCPU暗号キー選択信号に基づいて選択される。そのため、半導体集積回路10内部を物理解析することによるアドレス変換則の特定は困難である。さらに、内部暗号キーは、外部から供給される外部暗号キーによっても変更される。そのため、アドレス変換則の特定がさらに困難になるとともに、半導体集積回路10内部を物理解析することによるアドレス変換則の特定が困難になる。また、内部暗号キーは、それぞれ取得方法の異なる2つの暗号キー外部暗号キー及びCPU暗号キーに基づいて決定される。したがって、例えば、外部から供給される外部暗号キーが特定されたとしても、予め内部に格納されたCPU暗号キーが特定されなければアドレス変換則の特定は困難である。同様に、予め内部に格納されたCPU暗号キーが特定されたとしても、外部から供給される外部暗号キーが特定されなければアドレス変換則の特定は困難である。なお、外部暗号キー及びCPU暗号キーはそれぞれ取得方法が異なるため、同時に両暗号キーが特定される可能性は低い。これらの理由により、記憶装置に記憶された機密データの記憶位置の特定が従来よりも困難になるため、当該機密データが改ざんされたり読み出されたりすることが防止される。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。本実施の形態では、記憶装置20が半導体集積回路10の外部に設けられた場合を例に説明したが、これに限られない。記憶装置20が半導体集積回路10の内部に設けられた構成に適宜変更可能である。また、本実施の形態では、内部暗号キー生成回路40及びアドレス変換回路50が複数の排他的論理和回路により構成される場合を例に説明したが、これに限られない。内部暗号キー生成回路40は、外部暗号キーとCPU暗号キーとを論理演算し所定の演算結果を内部暗号キーとして出力する回路構成に適宜変更可能である。アドレス変換回路50は、内部暗号キーとアドレス信号A0~Anとを論理演算し所定の演算結果をアドレス信号B0~Bnとして生成する回路構成に適宜変更可能である。