"位相誤差出力信号が入力されるチャージポンプと、前記チャージポンプの出力で充放電されるループフィルタと、前記ループフィルタの電圧により発振周波数が制御される発振器と、基準信号と前記発振器の出力信号とが入力されて前記基準信号と前記発振器の出力信号に基づく比較信号との前記位相誤差出力信号を得る切り替え機能付き周波数位相比較器とを備え、前記切り替え機能付き周波数位相比較器は、入力されるロック検出信号に基づいて、入力される2つの信号の立ち上がりエッジを検出することにより当該2つの信号の位相差を検出する周波数比較と、入力される2つの信号の電圧レベルを検出することにより当該2つの信号の位相差を検出する位相比較とを切り替えて行うことを特徴とするPLL回路。請求項1において、前記切り替え機能付き周波数位相比較器は、前記周波数比較を行う周波数比較回路と、前記位相比較を行う位相比較回路と、前記切り替え機能付き周波数位相比較器が前記周波数比較回路による前記周波数比較または前記位相比較回路による位相比較を行うよう、前記ロック検出信号に基づいて前記切り替え機能付き周波数位相比較器の動作を切り替える切り替え部と、前記位相比較回路において位相比較が有効な期間比較期間を示す信号比較期間信号が入力される比較期間信号入力端子を備え、前記比較期間信号が所定の電圧レベルである場合に、前記位相比較回路において位相比較を行うことを特徴とするPLL回路。請求項1において、前記切り替え機能付き周波数位相比較器は、前記周波数比較を行う周波数比較回路と、前記周波数比較回路にリセット信号を入力するリセット信号入力端子と、リセット解除処理手段とを備え、前記リセット解除処理手段は、位相誤差出力を出力しないリセット状態において前記リセット信号が入力された後、前記基準信号と前記比較信号とが所定の電圧レベルとなった場合に、前記リセット状態の解除が可能となるような制約を前記周波数比較回路に付加することを特徴とするPLL回路。請求項1において、前記PLL回路は、前記発振器の出力を分周する分周器を備え、前記基準信号と前記分周器の出力信号との位相差を前記位相誤差出力信号とすることを特徴とするPLL回路。請求項2において、前記切り替え機能付き周波数位相比較器は、前記比較期間信号および前記基準信号が入力されるロック検出信号生成部を備え、前記ロック検出生成部は、前記基準信号と前記比較期間信号とから前記ロック検出信号を生成することを特徴とするPLL回路。請求項2において、前記切り替え機能付き周波数位相比較器は、入力される前記比較期間信号に応じて前記位相比較回路において前記位相誤差出力信号を出力する前記比較期間を制限することを特徴とするPLL回路。請求項1において、前記切り替え機能付き周波数位相比較器の前記位相比較回路は、前記位相誤差出力信号として、前記基準信号と前記比較信号の電圧レベルを検出して出力することを特徴とするPLL回路。請求項2において、前記位相比較回路は、前記比較期間において、前記基準信号の電圧レベルと前記比較信号の反転信号を所定の遅延時間遅延させた第1の遅延信号の電圧レベルとがそれぞれ所定の電圧レベルである期間だけ前記比較信号の位相が前記基準信号の位相より遅れていることを示すUP信号を出力し、前記比較期間において、前記比較信号の電圧レベルと前記基準信号の反転信号を所定の遅延時間遅延させた第2の遅延信号の電圧レベルとがそれぞれ所定の電圧レベルである期間だけ前記比較信号の位相が前記基準信号の位相より進んでいることを示すDN信号を出力する位相比較出力信号生成回路を含んでいることを特徴とするPLL回路。請求項8において、前記比較期間信号は、前記比較信号の電圧レベルが第1のレベルから当該第1のレベルより高い第2のレベルに切り換わるときを含む前記比較期間において電圧レベルが第1のレベルより高い第2のレベルとなる信号であり、前記位相比較出力信号生成回路は、前記比較信号を反転する第1のインバータと、前記比較信号を所定の遅延時間遅延させる第1の遅延器と、前記第1の遅延信号と前記基準信号と前記比較期間信号とが入力される第1のNAND回路と、前記基準信号を反転する第2のインバータと、前記基準信号を所定の遅延時間遅延させる第2の遅延器と、前記第2の遅延信号と前記比較信号と前記比較期間信号とが入力される第2のNAND回路とを有することを特徴とするPLL回路。請求項5において、前記ロック検出信号生成部は、前記比較期間信号に基づく前記比較期間内に前記基準信号が所定の電圧レベルに切り替わる回数が所定の回数検知された場合に前記ロック検出信号を生成することを特徴とするPLL回路。前述したように、図13に示す従来の周波数位相比較器は、不感帯防止のために遅延素子3の作用により、UP信号とDN信号とを同時に出力するようにしている。図14は図13のUP信号30およびDN信号40の出力波形を示したものである。図14は基準信号FREF10の基準位相立ち上がりタイミングに対し、比較信号FVCO20が位相遅れの場合aと、位相進みの場合bと、位相一致の場合cとにおけるUP信号30およびDN信号40の信号波形図を示している。図14に示すように、遅れまたは進みの位相差が微小でも遅延素子3による遅延量Dの間は、UP信号30とDN信号40とが同時に出力される。図15は、UP電流の出力期間であるUP信号30とDN電流の出力期間であるDN信号40とが位相差に対して変化する様子を表したものである。図15に示すように、位相差の大小にかかわらず、UP電流30とDN電流40とは遅延素子3による遅延量Dにより常に出力されている。ここで、遅延素子3による遅延量Dは、不感帯幅xよりわずかに大きい値xδに設定される。遅延量Dを大きくし過ぎると、UP電流とDN電流とが同時に出力される期間が長くなるので、このUP信号とDN信号とが同時に出力される期間にチャージポンプ電流の充電電流図14aの場合と放電電流図14bの場合との間でずれが生じると、これを補正するように定常的な位相誤差が生じ、ずれにより生じたその位相誤差期間に流れるUP電流30もしくはDN電流40により、ループフィルタの電圧変動を招くことになる。その結果、上述したような特許文献に開示された構成では、位相比較周波数でのスプリアスリファレンスリークが生じる結果となっていた。前記の充電電流と放電電流とのずれは、ループフィルタの電圧の大きさによってチャージポンプ出力を構成する電流源の出力抵抗が変化することからも生じる。以上のようにして生じるスプリアスはロック状態でのジッターの劣化という現象を引き起こすため極力抑制しなければならない。しかしながら、前記理由に加え、遅延素子3の遅延量は、同時出力期間が不感帯以上の幅になるように設定することが必要なため、電流のずれが生じる期間を小さくすることはできなかった。さらに、従来の周波数比較回路は、構成する素子数が多く、それ自体が熱雑音を発生する要因にもなっていた。そこで、本発明は、リファレンスリークを低減することができ、位相ノイズを抑制することができるPLL回路を提供することを目的とする。前記目的を達成するため、本発明に係るPLL回路は、位相誤差出力信号が入力されるチャージポンプと、前記チャージポンプの出力で充放電されるループフィルタと、前記ループフィルタの電圧により発振周波数が制御される発振器と、基準信号と前記発振器の出力信号とが入力されて前記基準信号と前記発振器の出力信号に基づく比較信号との前記位相誤差出力信号を得る切り替え機能付き周波数位相比較器とを備え、前記切り替え機能付き周波数位相比較器は、入力されるロック検出信号に基づいて、入力される2つの信号の立ち上がりエッジを検出することにより当該2つの信号の位相差を検出する周波数比較と、入力される2つの信号の電圧レベルを検出することにより当該2つの信号の位相差を検出する位相比較とを切り替えて行うものである。前記切り替え機能付き周波数位相比較器は、前記周波数比較を行う周波数比較回路と、前記位相比較を行う位相比較回路と、前記切り替え機能付き周波数位相比較器が前記周波数比較回路による前記周波数比較または前記位相比較回路による前記位相比較を行なうよう、前記ロック検出信号に基づいて前記切り替え機能付き周波数位相比較器の動作を切り替える切り替え部と、前記位相比較回路において位相比較が有効な期間比較期間を示す信号比較期間信号が入力される比較期間信号入力端子を備え、前記比較期間信号が所定の電圧レベルである場合に、前記位相比較回路において位相比較を行うこととしてもよい。また、前記切り替え機能付き周波数位相比較器は、前記周波数比較を行う周波数比較回路と、前記周波数比較回路にリセット信号を入力するリセット信号入力端子と、リセット解除処理手段とを備え、前記リセット解除処理手段は、位相誤差出力を出力しないリセット状態において前記リセット信号が入力された後、前記基準信号と前記比較信号とが所定の電圧レベルとなった場合に、前記リセット状態の解除が可能となるような制約を前記周波数比較回路に付加することとしてもよい。また、前記PLL回路は、前記発振器の出力を分周する分周器を備え、前記基準信号と前記分周器の出力信号との位相差を前記位相誤差出力信号としてもよい。前記切り替え機能付き周波数位相比較器は、前記比較期間信号および前記基準信号が入力されるロック検出信号生成部を備え、前記ロック検出生成部は、前記基準信号と前記比較期間信号とから前記ロック検出信号を生成することとしてもよい。また、前記切り替え機能付き周波数位相比較器は、入力される前記比較期間信号に応じて前記位相比較回路において前記位相誤差出力信号を出力する前記比較期間を制限することとしてもよい。前記切り替え機能付き周波数位相比較器の前記位相比較回路は、前記位相誤差出力信号として、前記基準信号と前記比較信号の電圧レベルを検出して出力することとしてもよい。前記位相比較回路は、前記比較期間において、前記基準信号の電圧レベルと前記比較信号の反転信号を所定の遅延時間遅延させた第1の遅延信号の電圧レベルとがそれぞれ所定の電圧レベルである期間だけ前記比較信号の位相が前記基準信号の位相より遅れていることを示すUP信号を出力し、前記比較期間において、前記比較信号の電圧レベルと前記基準信号の反転信号を所定の遅延時間遅延させた第2の遅延信号の電圧レベルとがそれぞれ所定の電圧レベルである期間だけ前記比較信号の位相が前記基準信号の位相より進んでいることを示すDN信号を出力する位相比較出力信号生成回路を含んでいてもよい。さらに、前記比較期間信号は、前記比較信号の電圧レベルが第1のレベルから当該第1のレベルより高い第2のレベルに切り換わるときを含む前記比較期間において電圧レベルが第1のレベルより高い第2のレベルとなる信号であり、前記位相比較出力信号生成回路は、前記比較信号を反転する第1のインバータと、前記比較信号を所定の遅延時間遅延させる第1の遅延器と、前記第1の遅延信号と前記基準信号と前記比較期間信号とが入力される第1のNAND回路と、前記基準信号を反転する第2のインバータと、前記基準信号を所定の遅延時間遅延させる第2の遅延器と、前記第2の遅延信号と前記比較信号と前記比較期間信号とが入力される第2のNAND回路とを有してもよい。前記ロック検出信号生成部は、前記比較期間信号に基づく前記比較期間内に前記基準信号が所定の電圧レベルに切り替わる回数が所定の回数検知された場合に前記ロック検出信号を生成することとしてもよい。本発明のPLL回路によれば、ロック検出信号に応じて、基準信号と比較信号との位相差が小さくロック状態に近い状態では、切り替え機能付き周波数位相比較器において周波数比較を行わずに、位相比較を行って位相誤差出力信号を出力し、基準信号と比較信号との位相差が大きい状態では、切り替え機能付き周波数位相比較器において周波数比較を行って位相誤差出力信号を出力する。このように、ロック検出信号で切り替え制御を行う切り替え機能付き周波数位相比較器を用いて、位相差が比較的大きい場合においては、周波数比較回路により位相誤差出力信号が出力されるため、ロック状態までの時間を短くすることができ、ロック状態に近い状態ではリファレンスリークが生じにくい位相比較回路により位相誤差出力信号が出力されるので、チャージポンプ電流のミスマッチによるリファレンスリークを抑制でき、スプリアスやノイズ量を低減することが可能になる。また、位相比較回路自体が少ない素子数で構成できるため、熱雑音を抑制することも可能である。本発明のPLL回路によればロック状態に近い状態にあるときには位相比較回路において基準信号と比較信号との電圧レベル同士を比較することにより、位相比較回路から出力される位相誤差出力がチャージポンプに供給されループフィルタを介してVCOにフィードバックされるので、基準信号に対する外乱による突発的な位相誤差が出力されるのを防止することができ、安定な動作を継続することができる。さらに、本発明のPLL回路によれば、周波数位相比較回路においてリセット状態の解除タイミングを、2つの入力信号が両方所定の電圧レベルである期間に行うという制約を付加することで、周波数引き込み動作の開始時に、間違った位相誤差が出力されるのを防止できる。これにより、電源投入後やリセット解除後からのロック時間を短縮することができる。以上のように、電源投入やリセット解除後のロックイン時間を短縮しつつ、ロック状態でのリファレンスリークに起因するスプリアスやジッターを低減できる。本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。以下、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない場合もある。実施形態1図1に、本発明の実施形態1におけるPLL回路の構成を示す。このPLL回路は、切り替え機能付き周波数位相比較器500と、チャージポンプ700と、ループフィルタ750と、電圧制御発振器VCO800と、電圧制御発振器800の出力を分周する分周器900とを備える。VCO800はループフィルタ750の電圧によってその発振周波数が制御され、ループフィルタ750はチャージポンプ700の出力電流によりループフィルタ750を構成するコンデンサが充放電され、それに応じて電圧が変化する。チャージポンプ700には、切り替え機能付き周波数位相比較器500から出力される位相誤差出力信号UP信号およびDN信号が入力され、当該位相誤差出力信号に応じた電流を出力する。切り替え機能付き周波数位相比較器500には、基準信号FREF10とVCO800の出力信号に基づく信号分周器900の分周出力信号である比較信号FVCOとが入力され、当該基準信号FREF10と比較信号FVCOとの位相が比較される。切り替え機能付き周波数位相比較器500は、機能切り替え信号として入力されるロック検出信号PLLLOCK70に基づいて、入力される2つの信号の立ち上がりエッジを検出することにより当該2つの信号の位相差を検出する周波数比較と、入力される2つの信号の電圧レベルを検出することにより当該2つの信号の位相差を検出する位相比較とを切り替えて行うよう構成されている。さらに、この周波数位相比較器500には位相比較を行う位相比較回路後述において位相比較が有効な期間比較期間を示す比較期間信号WINDOW80が入力されている。図4に、図1に示すPLL回路における切り替え機能付き周波数位相比較器500の内部構成図を示す。切り替え機能付き周波数位相比較器500は、周波数比較を行う周波数比較回路300と、位相比較を行う位相比較回路200とを有し、基準信号FREF10および比較信号FVCO20が、それぞれに入力される。位相比較回路200には、比較期間信号WINDOW80も入力される。周波数比較回路300は、基準信号FREF10および比較信号FVCO20の位相差に基づいた位相誤差出力信号であるUP信号30およびDN信号40を出力する。また、位相比較回路200は、基準信号FREF10および比較信号FVCO20の位相差に基づいた位相誤差出力信号であるUP信号31およびDN信号41を出力する。さらに、切り替え機能付き周波数位相比較器500は、切り替え機能付き周波数位相比較器500が周波数比較回路300による周波数比較または位相比較回路200による位相比較を行うよう、ロック検出信号PLLLOCK70に基づいて切り替え機能付き周波数位相比較器500の動作を切り替える切り替え部400を有している。そして、ロック検出信号PLLLOCK70によって切り替え部400が周波数比較回路300の出力信号であるUP信号30およびDN信号40と位相比較回路200の出力信号であるUP信号31およびDN信号41との何れを出力するかを切り替える。なお、周波数比較回路300には周波数比較だけでなく位相比較も可能である周波数位相比較回路も含まれる。本実施形態においては、周波数比較回路300として周波数位相比較回路を用いる場合であっても周波数比較のみ行うように構成される。具体的には、切り替え部400は、周波数比較回路300から出力されるUP信号30およびDN信号40をそれぞれ反転させるインバータ401,402と、各インバータ401,402の出力とロック検出信号PLLLOCK70とがそれぞれ入力されるOR回路403,404と、位相比較回路200から出力されるUP信号31およびDN信号41とロック検出信号PLLLOCK70とがそれぞれ入力されるNAND回路405,406と、OR回路403の出力とNAND回路405の出力とが入力され、UP信号33を出力するNAND回路407と、OR回路404の出力とNAND回路406の出力とが入力され、DN信号44を出力するNAND回路408とを有している。これにより、ロック検出信号PLLLOCK70の電圧レベルが第1の電圧レベルLoである場合ロック状態を検出していない場合、NAND回路405,406の出力が位相比較回路200のUP信号31およびDN信号41に拘わらず第2の電圧レベルHiを保持するため、切り替え部400は、周波数比較回路300から出力されるUP信号30およびDN信号40を出力端子33,44から出力する。また、ロック検出信号PLLLOCK70の電圧レベルが第1の電圧レベルLoから第2の電圧レベルHiに立ち上がった場合ロック状態が検出された場合、OR回路403,404の出力が周波数比較回路300のUP信号30およびDN信号40に拘わらず第2の電圧レベルHiを保持するため、切り替え部400は、位相比較回路200のUP信号31およびDN信号41を出力端子33,44から出力する。このように、切り替え機能付き周波数位相比較器500は、ロック検出信号PLLLOCK70に応じて、出力端子33,44からそれぞれ対応するUP信号およびDN信号を出力する。切り替えの動作を詳しく説明する。ロック検出信号PLLLOCK70の電圧レベルが第1の電圧レベルLoの期間は、PLLが過渡応答の状態であり、周波数比較による位相誤差検出が有効である。従って、切り替え機能付き周波数位相比較器500は周波数比較回路300の出力信号であるUP信号30およびDN信号40を有効な出力信号として出力端子33,44のそれぞれに出力させる。PLLがロック状態に近づくとロック検出信号PLLLOCK70の電圧レベルが第1の電圧レベルLoからそれよりも高い第2の電圧レベルHiに移行すると、切り替え機能付き周波数位相比較器500は、周波数比較を行う周波数比較回路300を切り離し、位相比較回路200の出力信号であるUP信号31およびDN信号41を有効な出力信号として出力端子33,44のそれぞれに出力させる。ロック検出信号PLLLOCK70は、比較期間信号WINDOW80が所定の電圧レベルHiである比較期間において、基準信号FREF10が所定の電圧レベルHiに切り替わる回数が連続して所定回数N回検知されることで生成第1の電圧レベルLoから第2の電圧レベルHiに移行される。図7に、図4に示す切り替え機能付き周波数位相比較回路における位相比較回路200の内部構成図を示す。位相比較回路200は、比較期間信号WINDOW80が所定の電圧レベルHiである比較期間において、位相比較を行うよう構成されている。具体的には、位相比較回路200は、比較期間において、基準信号FREF10の電圧レベルと比較信号FVCO20の反転信号を所定の遅延時間遅延させた第1の遅延信号Aの電圧レベルとがそれぞれ所定の電圧レベルである期間だけ比較信号FVCOの位相が基準信号FREFの位相より遅れていることを示すUP信号31を出力し、比較期間において、比較信号FVCO20の電圧レベルと基準信号FREF10の反転信号を所定の遅延時間遅延させた第2の遅延信号Bの電圧レベルとがそれぞれ所定の電圧レベルである期間だけ比較信号FVCO20の位相が基準信号FREF10の位相より進んでいることを示すDN信号41を出力する位相比較出力信号生成回路を含んでいる。より具体的には、位相比較出力信号生成回路は、比較信号FVCO20を反転する第1のインバータ4と、比較信号FVCO20を所定の遅延時間遅延させる第1の遅延器5と、第1の遅延信号Aと基準信号FREF10と比較期間信号WINDOW80とが入力される第1のNAND回路8と、基準信号を反転する第2のインバータ6と、基準信号FREF10を所定の遅延時間遅延させる第2の遅延器7と、第2の遅延信号Bと比較信号FVCO20と比較期間信号WINDOW80とが入力される第2のNAND回路9とを有している。ここで、遅延器5,7の遅延時間は、UP信号とDN信号との間で各信号がそれぞれチャージポンプ700に入力されるまでの時間に差がある場合には、これを補正すべく遅延時間を異ならせてもよいし、この時間差がない場合は同一遅延時間としてもよい。位相比較回路200をこのように構成することにより、基準信号FREF10と比較信号FVCO20との電圧レベルを比較することができるので、その論理演算を行い、2つの信号の位相差を検出する。基準信号FREF10と比較信号FVCO20の反転信号との論理積は比較信号の遅れ位相を検出し、基準信号FREF10の反転信号と比較信号FVCO20との論理積は比較信号の進み位相を検出する。比較期間信号WINDOW80は、基準信号FREF10および比較信号FVCO20の比較タイミングを立ち上がりエッジ同士に限定し、立ち下がりエッジ側での位相誤差検出を無効にする。位相比較回路200において出力される位相誤差信号は、UP信号31のみパルス出力となる信号、DN信号41のみパルス出力となる信号およびUP信号31とDN信号41との両方がパルス出力となる信号の3通り3相出力となる。また、比較期間信号WINDOW80が第1のレベルLoである期間において、位相誤差出力であるUP信号31およびDN信号41は、両方ともパルス出力されないので、チャージポンプ700の電流は発生せず、ループフィルタ750は電圧保持状態となる。図7に示す位相比較回路200においては、ラッチを使用したエッジ検出タイプ周波数と位相の比較を行う周波数位相比較回路50後述とは異なり、ノイズによるエッジを誤検出することによるロック状態の解除といった問題が生じないため、安定したロック状態を継続できる。図8は、図7に示す位相比較回路に入力される比較信号FVCO20と比較期間信号WINDOW80との位相関係を示す図である。位相比較回路200に入力される比較期間信号WINDOW80は、比較信号FVCOの電圧レベルが第1のレベルLoから当該第1のレベルLoより高い第2のレベルHiに切り換わるときすなわち立ち上がりエッジを含む比較期間において電圧レベルが第1のレベルLoより高い第2のレベルHiとなる信号として設定されている。すなわち、比較信号FVCO20の比較タイミングエッジ立ち上がりエッジの時間の前後に所定の幅を有するパルスが生成される信号として比較期間信号WINDOW80が設定されている。図9-1および図9-2に、図7に示す位相比較回路200の各信号の出力波形図を示す。図9-1aおよび図9-2aは比較信号FVCOが基準信号FREFに対して遅れて立ち上がる位相遅れの状態を示す波形図であり、図9-1bおよび図9-2bは比較信号FVCOが基準信号FREFに対して先に立ち上がる位相進みの状態を示す波形図であり、図9-1cおよび図9-2cは比較信号FVCOが基準信号FREFと同時に立ち上がる位相一致の状態を示す波形図である。図9-1は基準信号FREFと比較信号FVCOとの位相差が比較的大きい場合位相差αまたはβが遅延期間Dより大きい場合を示す波形図であり、図9-2は基準信号FREFと比較信号FVCOとの位相差が比較的小さい場合位相差αまたはβが遅延期間D以下である場合を示す波形図である。なお、図8に示した比較期間信号WINDOW80は、基準信号FREFと比較信号FVCOとの立ち上がりエッジ同士の位相誤差をUP31、DN41とするために入力されているので、図9-1においては、立ち上がりエッジ近傍の出力波形を示している。前述したように、図9-1の内部信号Aは、図7に示す位相比較回路200において比較信号FVCO20を第1のインバータ4で反転し、第1の遅延器5で遅延させた第1の遅延信号であり、内部信号Bは、位相比較回路200において基準信号FREF10を第2のインバータ6で反転し、第2の遅延器7で遅延させた信号である。図9-1aおよび図9-2aに示すように、位相遅れの場合は基準信号FREF10と内部信号Aとの間で生じたHiレベルの重なり期間が生じ、この期間すなわち、基準信号FREF10が立ち上がってから比較信号FVCO20が立ち上がった後所定の遅延期間Dを経過するまでの間がUP信号31となる。また、図9-1bおよび図9-2bに示すように、位相進みの場合は比較信号FVCO20と内部信号Bとの間で生じたHiレベルの重なり期間が生じ、この期間すなわち、比較信号FVCOが立ち上がってから基準信号FREFが立ち上がった後所定の遅延期間Dを経過するまでの間がDN信号41となる。また、図9-1cおよび図9-2cに示すように、位相一致の場合は、基準信号FREF10と内部信号AのHiレベルの重なり期間と、比較信号FVCO20と内部信号BのHiレベルの重なり期間とが同時に生じて、UP信号31とDN信号41とが同じタイミングで出力される。従来構成においては、位相一致の場合に、その周波数位相比較器において不感帯防止のための遅延素子3の作用により、UP信号30とDN信号40とを同時に出力するようにしているため、このUP信号とDN信号とが同時に出力される期間にチャージポンプ電流の充電電流と放電電流との間でずれが生じると、これを補正するように定常的な位相誤差が生じ、ずれにより生じたその位相誤差期間に流れるUP電流30もしくはDN電流40により、ループフィルタの電圧変動を招くことになる。これにより、電圧制御発振器800から出力される比較信号FVCOの定期的な変動が生じ、位相比較周波数でのスプリアスリファレンスリークが生じる結果となっていた。これに対し、上記構成の位相比較回路200では位相差がほとんどなくなると、それまで出力がなかったUP信号もしくはDN信号が出力し始めて不感帯幅x以上のパルス幅になると、UP信号31およびDN信号41の何れか一方だけでなく両方の信号パルスが出力され、両パルス幅の差分が位相誤差量となるので、不感帯が生じることを有効に防止しつつ、UP信号とDN信号の同時出力期間にチャージポンプ電流にずれがあってもその補正としてUP信号とDN信号の両方が寄与することができるので、定常的な位相誤差が発生する期間を従来の半分に低減することができる。このように、位相差がほとんどないロック状態である場合には、UP信号31とDN信号41とのパルス幅の差分が位相誤差量となることからUP信号31およびDN信号41の最小パルス幅に拘わらず、位相誤差量を小さくすることができるので、特に位相差がほとんどない場合において、定常位相差を小さくしてロック状態を安定化させることができ、スプリアスを有効に抑制することができる。また、位相比較回路200自体がラッチを有するエッジ検出タイプの比較回路に比べて少ない素子数で構成できるので、熱雑音を抑制することも可能である。ここで、位相差が微小である場合についてより詳しく説明する。図9-2aに示すように、位相遅れの場合は、UP信号31は、位相差αに第1の遅延器5の遅延期間Dを加えた時間αDのパルス幅を有する信号が出力される。一方のDN信号41は、第2の遅延器7の遅延期間Dから位相差αを引いた時間D-αのパルス幅を有する信号として定義されるが、図9-2aにおいてこの時間D-αは不感帯幅xより短いため、パルスが出力されない。したがって、UP信号31のみ出力されることとなる。ここで、遅延器5,7の遅延時間は、不感帯幅xよりわずかにδだけ大きい値xδに設定される。これにより、DN信号41の上記時間D-αは、下記の1式で表される。D-α=xδ-α1>xα<δ≦xα≧δしたがって、位相差が極めて微小α<δとなる場合以外α≧δは、DN信号41はパルスが出力されない。一方、位相が極めて小さい場合α<δは、DN信号41は不感体幅xより大きくなり、パルスが出力される。図9-3に、図7に示す位相比較回路200において位相遅れかつその位相差が微小である場合の各信号の出力波形図を示す。図9-3aは位相差αが遅延期間Dより小さくかつ時間D-αが不感体幅xより小さい場合の出力波形図であり、図9-3bは位相差αが遅延期間Dより小さくかつ時間D-αが不感体幅x以上である図9-3aよりも位相差αが小さい場合の出力波形図であり、図9-3cは位相差αが0である場合の出力波形図である。図9-3aに示すように、位相差αが遅延期間Dより小さくなると、UP信号31αDの期間が出力されるとともに、DN信号41D-αの期間が定義されるが、この時間D-αが不感体幅xより小さい場合には、DN信号41は実際には出力されない図9-2と同じ状態。ところが、さらに位相差αが小さくなって時間D-αが不感体幅x以上となった場合には、図9-3bに示すように、UP信号31に加えて、DN信号41も出力される。時間D-αが不感体幅x以上となった後は、位相差αが小さくなるにつれてUP信号31はパルス幅が小さくなる一方、DN信号41はパルス幅が大きくなる。そして、図9-3cに示すように、位相差αが0になった場合には、UP信号31とDN信号41とは遅延期間Dとなる同じパルス幅で出力される。以上のように、位相差αが遅延期間Dに対して極めて小さくなった場合には、UP信号31におけるパルス幅の減少量とDN信号41におけるパルス幅の増加量とに応じて位相誤差が出力されるため、位相比較ゲインが2倍になる。ゲインが2倍になることにより、チャージポンプの電流を1/2にすることも可能であり、これにより電流ミスマッチの差分を小さくできる。同様に、図9-2bに示すように、位相進みの場合は、DN信号41は、位相差βに第2の遅延器7の遅延時間Dを加えた時間βDのパルスを有する信号が出力される。一方のUP信号31は、第1の遅延器5の遅延時間Dから位相差βを引いた時間D-βのパルス幅を有する信号として定義されるが、図9-2bにおいてこの時間D-βは不感帯幅xより短いため、パルスが出力されない。したがって、DN信号41のみ出力されることとなる。ここで、遅延器5,7の遅延時間は、不感帯幅xよりわずかにδだけ大きい値に設定される。これにより、UP信号31の上記時間D-βは、下記の2式で表わされる。D-β=xδ-β2>xβ<δ≦xβ≧δしたがって、位相差が極めて微小β<δとなる場合以外β≧δは、UP信号31はパルスが出力されない。一方、位相が極めて小さい場合β<δは、UP信号31は不感体幅xより大きくなり、パルスが出力される。図9-4に、図7に示す位相比較回路200において位相進みかつその位相差が微小である場合の各信号の出力波形図を示す。図9-4aは位相差βが遅延期間Dより小さくかつ時間D-βが不感体幅xより小さい場合の出力波形図であり、図9-4bは位相差βが遅延期間Dより小さくかつ時間D-βが不感体幅x以上である図9-4aよりも位相差βが小さい場合の出力波形図であり、図9-4cは位相差βが0である場合の出力波形図である。図9-4aに示すように、位相差βが遅延期間Dより小さくなると、DN信号41βDの期間が出力されるとともに、UP信号31D-βの期間が定義されるが、この時間D-βが不感体幅xより小さい場合には、UP信号31は実際には出力されない図9-2と同じ状態。ところが、さらに位相差βが小さくなって時間D-βが不感体幅x以上となった場合には、図9-4bに示すように、DN信号41に加えて、UP信号31も出力される。時間D-βが不感体幅x以上となった後は、位相差βが小さくなるにつれてDN信号41はパルス幅が小さくなる一方、UP信号31はパルス幅が大きくなる。そして、図9-4cに示すように、位相差βが0になった場合には、UP信号31とDN信号41とは遅延期間Dとなる同じパルス幅で出力される。以上のように、位相差βが遅延期間Dに対して極めて小さくなった場合には、DN信号41におけるパルス幅の減少量とUP信号31におけるパルス幅の増加量とに応じて位相誤差が出力されるため、位相比較ゲインが2倍になる。ゲインが2倍になることにより、チャージポンプの電流を1/2にすることができ、電流ミスマッチの差分を小さくできる。以上のように、第1の遅延器5の遅延時間と第2の遅延器7の遅延時間とが等しくかつ各遅延時間が不感帯xをわずかに超える遅延時間D=xδとして設定されている。これにより、位相一致の場合は、図9-2cに示すように、遅延時間Dのパルス幅を有するUP信号31とDN信号41とが同時に出力される。ここで、時間D-αまたは時間D-βが不感体幅xより大きくなる場合すなわち、位相差αまたはβが微小値δより小さい場合には、UP信号31およびDN信号41がともに発生する。微小値δを限りなく0にする遅延時間Dを不感体幅xとほとんど同じ値とすることで、UP信号31およびDN信号41がともに発生する場合を少なくすることができる。図10は、図7に示す位相比較回路200における基準信号FREF10と比較信号FVCO20との位相差と、UP信号31に基づくチャージポンプの電流UP電流の出力期間およびDN信号41に基づくチャージポンプの電流DN電流の出力期間との関係を表している。図10に示すように、遅延時間Dにおける微小値δをできるだけ小さくすることにより、UP信号31およびDN信号41が同時に発生する場合は、ほとんどなくなるため、位相一致状態において同時に出力される充電電流UP31と放電電流DN41との間でミスマッチ期間のずれが生じた場合であっても、それを補正しようとするチャージ電流が継続的に出力されないため、定常的に位相差が生じることを防止することができる。したがって、本発明の実施形態1の構成によれば、従来は位相比較毎に生じていたループフィルタの電圧変動を抑制することができるので、スプリアスやジッターを低減することができる。これにより、特性を劣化させることなくチャージポンプ電流UP電流およびDN電流の電流値を低減させることができる。本実施形態のようなPLL回路によれば、ロック検出信号PLLLOCK70に応じて、基準信号FREF10と比較信号FVCO20との位相差が小さくロック状態に近い状態では、切り替え機能付き周波数位相比較器500において周波数比較を行わずに、位相比較を行って位相誤差出力信号UP信号およびDN信号を出力し、基準信号FREF10と比較信号FVCO20との位相差が大きい状態では、切り替え機能付き周波数位相比較器500において周波数比較を行って位相誤差出力信号を出力する。このように、ロック検出信号PLLLOCK70で切り替え制御を行う切り替え機能付き周波数位相比較器500を用いて、位相差が比較的大きい場合においては、周波数比較回路300により位相誤差出力信号が出力されるため、ロック状態までの時間を短くすることができ、ロック状態に近い状態ではリファレンスリークが生じにくい位相比較回路200により位相誤差出力信号が出力されるので、チャージポンプ電流のミスマッチによるリファレンスリークを抑制でき、スプリアスやノイズ量を低減することが可能になる。実施形態2図2に、本発明の実施形態2におけるPLL回路の構成図を示す。本実施形態において実施形態1と同様の構成については同じ符号を付し説明を省略する。本実施形態におけるPLL回路は、実施形態1におけるPLL回路において切り替え機能付き周波数位相比較回路500の代わりにリセット入力端子を設けた切り替え機能付き周波数位相比較器550を設けたものである。図5に、図2に示すPLL回路における切り替え機能付き周波数位相比較器550の内部構成を示す。図5に示すように、本実施形態の周波数位相比較器550は、周波数比較回路350にリセット信号NRST60が入力されるように構成されている。図11に、図5に示す周波数比較回路の内部構成を示す。周波数比較回路350は、周波数比較を行う周波数比較部50と、リセット信号NRST60を入力するリセット信号入力処理部100と、リセット解除処理手段とを有している。リセット解除処理手段は、基準信号FREF10とリセット信号入力処理部100の出力信号とが入力され、両信号のNAND出力を周波数比較部50に出力するNAND回路11と、比較信号FVCO20とリセット信号入力処理部100の出力信号とが入力され、両信号のNAND出力を周波数比較部50に出力するNAND回路22とを有している。周波数比較部50は、図13に示す既知の周波数比較器が適用される。リセット信号入力処理部100は、基準信号FREFと比較信号FVCOとが入力されるNOR回路101と、クロック入力端子がNOR回路101の出力端子に接続されているレベルラッチ102とを有している。NOR回路101は、基準信号FREF10と比較信号FVCO20とがともに所定の電圧レベル第1の電圧レベルLoのときに第2の電圧レベルHiを出力してクロック入力端子Gに入力される。このタイミングで、レベルラッチ102の入力端子Dとリセット入力端子Rとに入力されるリセット信号NRST60がレベルラッチ102の出力端子Qに出力される。このレベルラッチ102の出力端子Qは、NAND回路11,22および遅延器3の入力端子にその出力が接続されるAND回路51の他方の入力に接続されている。図12に、図11に示す周波数比較回路350の電源投入直後のUP信号30およびDN信号40の出力波形を示す。図12において時刻t1以前は位相誤差出力を出力しないリセット状態となっている。リセット信号NRST60は、時刻t1において電源をオンしたり初期リセット動作が指示されることにより、リセット状態を継続する第1の電圧レベルLoからリセット状態を解除する第2の電圧レベルHiに切り替わるが、基準信号FREF10およびお比較信号FVCO20のいずれかの電圧レベルが所定の電圧レベルLo似ない場合には、周波数比較部50のリセット状態が継続される。基準信号FREF10と比較信号FVCO20とがともにLowレベルになる時刻t2となると、初めてレベルラッチ102の出力信号が第1の電圧レベルLoから第2の電圧レベルHiへ移行し、NAND回路11,22およびAND回路51が第2の電圧レベルHiを出力可能となるため、周波数比較部50のリセット状態が解除される。したがって、その後の時刻t3に到来する基準信号FREFの立ち上がりのタイミングからUP信号30が出力され、時刻t5に到来する比較信号FVCO20の立ち上がりのタイミングでUP信号30の出力が終了する。この結果、UP信号30によって比較信号FVCOの位相が進められ、基準信号FREFの周波数に引き込まれる。比較例として、図16に、リセット信号NRST60入力処理部100がない従来の周波数位相比較器300図13の電源投入直後のUP30およびDN40の出力波形を示す。図16に示すように、従来の構成においても、時刻t1でリセット信号NRST60が解除されるのは同じであるが、比較信号FVCO20がHiレベルのときに解除されるので、時刻t3に基準信号FREF10の立ち上がりエッジが到来するまで、すなわち時刻t1から時刻t3までの期間にDN信号40が出力されてしまう。比較信号FVCO20は基準信号FREF10より位相が遅れているので、UP信号30が出力されるべきであるが、逆にDN信号40が出力されてしまう。このことは、電源投入からの位相同期に要する時間であるロック時間の増大を招くこととなる。また、図16においては、時刻t4から時刻t5までの期間に本来のUP信号30が出力されるが、時刻t1から時刻t3に出力したDN40信号と相殺されるものではない。これに対し、以上のように、本発明の実施形態2によれば、立ち上がりエッジを適切に検出することができるため、ロック時間を短縮することができ、しかもスプリアスやジッターを低減することができる。実施形態3図3に、本発明の実施形態3におけるPLL回路の構成図を示す。本実施形態において実施形態2と同様の構成については同じ符号を付し説明を省略する。本実施形態におけるPLL回路が実施形態2と異なる点は、切り替え機能付き周波数位相比較器555が比較期間信号WINDOW80および基準信号FREF10に応じてロック検出信号PLLLOCKを生成するロック検出信号生成部600を備えていることである。図6に、図3に示すPLL回路における切り替え機能付き周波数位相比較器555の内部構成図を示す。図6に示すように、ロック検出信号生成部600には、比較期間信号WINDOWがデータ信号として、基準信号FREF10がクロック信号として入力されている。ロック検出信号生成部600は、図8に示すような比較期間信号WINDOW80に基づく比較期間内に基準信号FREFが所定の電圧レベルHiに切り替わる回数すなわち立ち上がりエッジの数が所定の回数検知された場合にロック検出信号PLLLOCK70を生成する。このように、ロック検出信号PLLLOCK70を基準信号FREFおよび比較期間信号WINDOW80から容易に生成することができるため、ロック状態の検出を簡単な回路で容易に実現することができる。この実施形態3に示すPLL回路においても、他の実施形態のPLL回路と同様に、ロック時間を短縮しつつ、誤差電流ミスマッチに起因するスプリアスやジッターを低減できる。以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内で種々の改良、変更、修正が可能である。例えば、複数の上記実施形態における各構成要素を任意に組み合わせることとしてもよい。以上に示した実施形態1~3において、切り替え機能付き周波数位相比較器500、550、555は、周波数比較回路300、350と位相比較回路200とを切り替えるロック検出信号PLLLOCK70が第2の電圧レベルHiとなった場合に位相比較回路200に切り替えることとしているが、ロック検出信号PLLLOCK70が第1の電圧レベルLoとなった場合に位相比較回路200に切り替えることとしてもよい。"