半導体層上に配設されたポリシリコンのゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセルと、前記ゲート電極上を覆う層間絶縁膜と、前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極と、前記ゲート電極に接続するアルミニウムを含むゲートパッドと、前記ソース電極と前記層間絶縁膜との間、並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し、アルミニウムの拡散を抑制するバリアメタル層とを備えることを特徴とする半導体装置。前記主トランジスタセルと共通のゲート電極および前記主トランジスタセルとは個別のアルミニウムを含むソース電極を有する電流センスセルをさらに備え、前記バリアメタル層は、前記電流センスセルのソース電極と前記層間絶縁膜との間にも配設されている請求項1記載の半導体装置。前記半導体層上に配設されたp型ポリシリコンおよびn型ポリシリコンから成る温度センスダイオードと、前記p型ポリシリコンに接続するアノード電極と、前記n型ポリシリコンに接続するカソード電極とをさらに備え、前記バリアメタル層は、前記p型ポリシリコンと前記アノード電極との間ならびに前記n型ポリシリコンと前記カソード電極との間にも配設されている請求項1または請求項2記載の半導体装置。前記バリアメタル層は、厚さ40nm以上のTi層である請求項1から請求項3のいずれか一項記載の半導体装置。前記バリアメタル層は、厚さ90nm以上のTiN層である請求項1から請求項3のいずれか一項記載の半導体装置。前記バリアメタル層は、厚さ130nm以上のTiSi層である請求項1から請求項3のいずれか一項記載の半導体装置。前記バリアメタル層は、TiSi層およびTi層から成る二層構造である請求項1から請求項3のいずれか一項記載の半導体装置。前記バリアメタル層は、TiN層およびTi層から成る二層構造である請求項1から請求項3のいずれか一項記載の半導体装置。前記バリアメタル層は、TiSi層、TiN層、TiSi層とTi層との二層構造、およびTiN層とTi層との二層構造のいずれかである請求項3記載の半導体装置。前記ソース領域における前記ソース電極との接続部分に形成された、前記半導体層と金属との化合物層をさらに備える請求項1から請求項9のいずれか一項記載の半導体装置。前記半導体層は、ワイドバンドギャップ半導体である請求項1から請求項10のいずれか一項記載の半導体装置。従来のSiC-MOSFETでは、HTGBHighTemperatureGateBias試験など、ゲートソース間に連続的に電圧印加を実施する信頼性試験により、ゲートソース間しきい値電圧VGSthが経時的に低下する問題があった。しきい値電圧が低下すると、MOSFETの伝達特性入出力比が大きくなるため、実使用時に過電流が流れ、当該MOSFETの破壊を引き起こす可能性がある。また、ターンオン時のスイッチング速度も速くなるため、複数のMOSFETセルを備える半導体チップにおいて、MOSFETセルの動作が不均一になることに起因して破壊が生じる場合もある。試験の際には電気特性に問題がなくても、長期間に渡ってゲートソース間に電圧ストレスがかけられた結果しきい値電圧が低下し、上記と同様の問題を引き起こす可能性もある。また、SiCデバイスは高温でも優れた電気特性を得ることができるため、高温条件下での活用も期待されている。しかし高温条件下では、ソース電極に使用されるAlが、ゲートソース間の絶縁を確保する層間絶縁膜を腐食させたり、ゲート配線を構成するポリシリコン内へ侵入するAlスパイクを発生させたりして、ゲートソース間の短絡を引き起こす場合がある。本発明は以上のような課題を解決するためになされたものであり、しきい値電圧の経時的な低下を抑制でき、またアルミ配線による絶縁膜の腐食やAlスパイクに起因するゲートソース間の短絡を防止できる半導体装置を提供することを目的とする。本発明に係る半導体装置は、半導体層上に配設されたポリシリコンのゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセルと、前記ゲート電極上を覆う層間絶縁膜と、前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極と、前記ゲート電極に接続するアルミニウムを含むゲートパッドと、前記ソース電極と前記層間絶縁膜との間、並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し、アルミニウムの拡散を抑制するバリアメタル層とを備えるものである。ソース電極と層間絶縁膜との間、並びにゲートパッドとゲート電極との間に、アルミニウムの拡散を抑制するバリアメタル層を介在させることにより、トランジスタのゲート電極の電圧ストレスに起因するしきい値電圧の低下が抑制される。従って、MOSFETは動作の安定性を向上させることができる。また、高温条件下においても、ソース電極およびゲートパッドに含まれるAlによって層間絶縁膜が腐食されたり、ポリシリコンのゲート電極にAlスパイクが生じたりすることを防止でき、ゲートソース間の短絡の発生を抑えることができる。<実施の形態1>図1は、本発明の実施の形態1に係る半導体装置を備える半導体チップの上面図である。ここでは半導体装置の一例としてSiC-MOSFETを示す。当該MOSFETが搭載されるMOSFETチップ100の上面には、ソース電極101とゲート電極に接続するゲートパッド102が配設される。またMOSFETチップ100の外周部には、終端構造としてフィールドリミッティングリング103が設けられている。図2は、MOSFETチップ100の断面図であり、図2aはMOSFETセル部の断面図1のA-A線に沿った断面、図2bはゲートパッド部の断面図1のB-B線に沿った断面をそれぞれ示している。MOSFETチップ100には、図2aに示す構造のセルが並列に複数個設けられ、各セルのゲート電極はゲートパッド102に接続される。当該MOSFETは、nバッファ層1となるSiC基板と、その上にnドリフト層2となるエピタキシャル成長層とから成るエピタキシャル基板を用いて形成されている。図2の如く、nドリフト層2の上部にはpベース領域3が形成され、その表面部分にnソース領域4およびpコンタクト層13が形成されている。エピタキシャル成長層の上面には、nソース領域4、pベース領域3およびそれに隣接するnドリフト層2上に跨るように熱酸化膜のゲート絶縁膜5が形成され、その上にポリシリコンのゲート電極6が配設される。ゲート電極6上には、TEOSTetraethylOrthosilicate等の層間絶縁膜7が形成される。ただし図2aのように、nソース領域4およびpベース領域3の一部ゲート電極6が形成されていない部分では層間絶縁膜7が除去されており、その部分にnソース領域4およびpベース領域3のpコンタクト層13にオーミック接続するシリサイド層8SiCと金属との化合物層、例えばニッケルシリサイドNiSiが形成される。層間絶縁膜7およびシリサイド層8上には、アルミAlの拡散を抑制するバリアメタル層9が成膜され、その上にAlあるいはAl合金例えばAlSiのソース電極101が形成される。バリアメタル層9の材料は、チタンTiまたは窒化チタンTiNである。またnバッファ層1の下面にはドレイン電極10が形成される。一方、ゲートパッド部では、図2bのように、エピタキシャル成長層の上面にフィールド酸化膜14が形成されており、ゲート電極6はフィールド酸化膜14上に延在している。またゲートパッド部では、層間絶縁膜7が除去され、ゲート電極6が露出される。露出したゲート電極6の上面には、上述のバリアメタル層9が成膜され、その上にAlのゲートパッド102が形成される。なお、ソース電極101およびゲートパッド102は同一の工程で形成されるが、バリアメタル層9と共にパターニングされて、ソース電極101とゲートパッド102とに電気的に分離されている。図3は、MOSFETのゲートに負極性の電圧を印加するHTGB試験HTGBマイナス試験の時間と、そのゲートソース間しきい値電圧VGSthの変化量初期のしきい値電圧に対する変化量との関係を示すグラフである。同グラフでは、バリアメタル層9を有さない従来構造の場合、バリアメタル層9としてTiを使用した場合、バリアメタル層9としてTiNを使用した場合を示している。TiNは、所望の厚みのTiを成膜した後、窒素N2雰囲気下で800°C、30秒程度のランプアニール処理を実施することにより形成できる。以降の実施形態に用いるTiNの形成方法も同様でよい。例えば、厚み75nmのTiNを形成する場合には、厚み75nmのTiを成膜し、上記のランプアニール処理を実施して形成する。ここではバリアメタル層9の厚さは75nmとした。またHTGB試験は、ゲートソース間電圧を-20V、周囲温度を125°Cの条件で行った。図3に示すように、従来のMOSFETは、240時間のHTGB試験によってしきい値電圧が初期値から約5V低下した。一方、TiNのバリアメタル層9を備えるMOSFETでは、しきい値電圧の低下は約2V程度に抑えられ、さらにTiのバリアメタル層9を備えるMOSFETでは、しきい値電圧は殆ど低下しなかった。このように、本発明のMOSFETでは、しきい値電圧の経時的な低下を抑制することができる。従って本発明によれば、MOSFETは動作の安定性を向上させることができる。また本実施の形態の半導体装置では、MOSFETセル部の層間絶縁膜7とソース電極101との間、並びに、ゲートパッド部のゲート電極6とゲートパッド102との間に、それぞれAlの拡散を抑制するバリアメタル層9が介在する。そのため、高温条件下においても、ソース電極101に含まれるAlによって層間絶縁膜7が腐食されたり、ポリシリコンのゲート電極6にAlスパイクが生じたりすることを防止でき、ゲートソース間の短絡の発生を抑えることができる。またゲートパッド102に含まれるAlによるゲートパッド部のゲート電極6へのAlスパイクも防止される。特に温度が300°Cを超える条件では、ゲート電極6にAlスパイクが生じると当該Alスパイクがゲート電極6を突き抜けてゲート絶縁膜5に達してゲート絶縁膜5の耐圧信頼性が低下する問題が生じ得るが、本実施の形態ではこの問題の発生も防止される。図4は、Tiのバリアメタル層9の厚さとMOSFETのしきい値電圧VGSthの変化量との関係を示す図である。ここでは、バリアメタル層9の厚みを30nmとしたMOSFETと、バリアメタル層9を75nmとしたMOSFETとに対し、図3と同様のHTGB試験を240時間行った。図3でも示したように、Tiのバリアメタル層9の厚みが75nmの場合は、240時間のHTGB試験を経てもしきい値電圧の低下は見られなかったが、それを30nmにするとしきい値電圧は約0.5V程低下した。バリアメタル層9の厚さが厚いほど、しきい値電圧の低下を抑える効果は高くなり、特に、その厚さを60nm以上とすれば、しきい値電圧低下を概ね0.2V以内にでき効果的である。また図5は、TiNのバリアメタル層9の厚さとMOSFETのしきい値電圧VGSthの変化量との関係を示す図である。ここでもバリアメタル層9の厚みを30nmとしたMOSFETと、バリアメタル層9を75nmとしたMOSFETとに対し、図3と同様のHTGB試験を240時間行って得た結果を示す。図3でも示したように、TiNのバリアメタル層9の厚みが75nmの場合は、240時間のHTGB試験を経たときのしきい値電圧の低下は概ね2Vであったが、それを30nmにするとしきい値電圧は約6.6V程低下した。バリアメタル層9をTiNとする場合、その厚さを90nm以上とすれば、しきい値電圧低下を概ね0.2V以内にでき、効果的である。<実施の形態2>MOSFETの中には、例えば過電流破壊保護のための過電流検出に使用する目的で、当該MOSFETを流れる電流を検出するための電流センスセルを備えたものがある。一般的に電流センスセルは、ゲートおよびドレインが通常のMOSFETセル主MOSFETセルと共通しており、MOSFETを流れる主電流の一部を分流させ、主電流に比例した微小電流を得るものである。図6は、実施の形態2に係るMOSFETチップ100の上面図である。MOSFETチップ100の一部のMOSFETセルが、電流センスセル110として使用されている。電流センスセル110のソース電極電流センス電極111は、主MOSFETセルのソース電極101とは分離されているが、ゲート電極は主MOSFETセルと共通でありゲートパッド102に接続される。図7は、MOSFETチップ100の電流センスセル110の断面図図6のC-C線に沿った断面である。主MOSFETセルの断面図6のA-A線に沿った断面は、図2aと同じであり、ゲートパッド部の断面図6のB-B線に沿った断面は、図2bと同じである。なお図6および図7においては、図1および図2に示したものと同様の要素には同一符号を付してあるため、それらの詳細な説明は省略する。図7に示すように、電流センスセル110は、主MOSFETセル図2aと同じ構造であり、層間絶縁膜7とソース電極電流センス電極111との間に、バリアメタル層9が設けられている。これにより、電流センスセル110においても主MOSFETセルと同様に、実施の形態1で説明した層間絶縁膜7の腐食防止、およびしきい値電圧VGSthの低下防止の効果が得られる。主MOSFETセルと電流センスセル110とでしきい値電圧が異なると、正確な電流検出ができないため適切な過電流保護ができなくなるが、本実施の形態のように電流センスセル110および主MOSFETセルの両方にバリアメタル層9を設けることにより、電流センスセル110と主MOSFETセルとでしきい値電圧を揃えることができる。従って、正確な電流検出が可能になる。もちろんバリアメタル層9の膜厚は、主MOSFETセルと電流センスセル110とで同じことが望ましい。本実施の形態でも実施の形態1と同様に、バリアメタル層9としてTiを使用する場合は、その厚みを60nm以上とすることが好ましく、バリアメタル層9としてTiNを使用する場合は、その厚みを90nm以上とすることが好ましい。<実施の形態3>実施の形態1では、バリアメタル層9がTiの場合において、バリアメタル層9の厚みが30nmの場合と75nmの場合で行ったHTGB試験の結果図4から、その厚さを60nm以上とすればしきい値電圧低下を概ね0.2V以内にできることを導き出した。しかしその後の発明者の実験により、しきい値電圧低下を抑える効果は、Tiのバリアメタル層9の厚みが75nmよりも小さい状態で既に飽和しており、バリアメタル層9の厚さが60nmよりも小さい場合でも、しきい値電圧低下を充分に抑えることができることが分かった。ここではその実験結果を示す。図8は、Tiのバリアメタル層9の厚さとMOSFETのしきい値電圧VGSthの変化量との関係を示す図である。ここでは、バリアメタル層9の厚みを30nmとしたMOSFET、バリアメタル層9を50nmとしたMOSFETおよびバリアメタル層9を75nmとしたMOSFETに対し、図3と同様のHTGB試験を240時間行った。その結果、Tiのバリアメタル層9の厚みが50nmの場合でも、240時間のHTGB試験を経たときのしきい値電圧の低下は見られなかった。また図4にも示したように、バリアメタル層9の厚みを30nmにするとしきい値電圧は約0.5V程低下した。この結果から、バリアメタル層9の厚さを40nm以上とすれば、しきい値電圧低下を概ね0.2V以内にでき効果的であることが分かった。また本実施の形態2の場合においても、バリアメタル層9をTiとする場合は、その厚みを40nm以上とすることが好ましい。<実施の形態4>実施の形態1~3では、Alの拡散を抑制するバリアメタル層9をTiまたはTiNとしたが、TiSiを使用しても同様の効果を得ることができる。図9は、TiSiのバリアメタル層9の厚さとMOSFETのしきい値電圧VGSthの変化量との関係を示す図である。TiSiは、所望の厚みのTiを成膜した後、アルゴンAr雰囲気下で800°C、30秒程度のランプアニール処理を実施することにより形成できる。以降の実施形態に用いるTiSiの形成方法も同様でよい。例えば、厚み75nmのTiSiを形成する場合には、厚み75nmのTiを成膜し、上記のランプアニール処理を実施して形成する。ここではバリアメタル層9の厚みを75nmとしたMOSFETと、バリアメタル層9を150nmとしたMOSFETとに対し、図3と同様のHTGB試験を240時間行って得た結果を示す。図9の如く、TiSiのバリアメタル層9の厚みが150nmの場合は、240時間のHTGB試験を経たときのしきい値電圧の低下は見られなかったが、それを75nmにするとしきい値電圧は約1.0V程低下した。バリアメタル層9をTiSiとする場合には、その厚さを130nm以上とすれば、しきい値電圧低下を概ね0.2V以内にでき、効果的である。よって、TiSiのバリアメタル層9を用いる場合には、その厚さを130nm以上とすれば、しきい値電圧の低下を充分に抑えることができ、MOSFETは動作の安定性を向上させることができる。またバリアメタル層9がTiSiの場合も、実施の形態1と同様に、ソース電極101に含まれるAlによって層間絶縁膜7が腐食されたり、ポリシリコンのゲート電極6にAlスパイクが生じたりすることを防止でき、ゲートソース間の短絡の発生を抑えることができる。またゲートパッド102に含まれるAlによるゲートパッド部のゲート電極6へのAlスパイクも防止される。TiSiのバリアメタル層9は、実施の形態2に対しても適用可能である。すなわち主MOSFETセルおよび電流センスセル110のバリアメタル層9にTiSiを用いてもよい。それにより、主MOSFETセルおよび電流センスセル110のしきい値電圧を揃えることができ、正確な電流検出が可能になる。その場合も、バリアメタル層9の厚みは130nm以上とすることが好ましい。<実施の形態5>実施の形態5では、バリアメタル層9をTiSi層とTi層から成る二層構造とする例を示す。図10は、実施の形態5に係るMOSFETチップ100の断面図であり、図10aはMOSFETセル部の断面図1のA-A線に沿った断面、図10bはゲートパッド部の断面MOSFETセル部の断面図1のB-B線に沿った断面をそれぞれ示している。図10の如く、本実施の形態のMOSFETチップ100では、バリアメタル層9が、下層のTiSi層91と上層のTi層92とから成る二層構造となっている。その他の構成については、実施の形態1と同様であるので、ここでの説明は省略する。図11は、MOSFETに対するHTGBマイナス試験の時間と、そのゲートソース間しきい値電圧VGSthの変化量初期のしきい値電圧に対する変化量との関係を示すグラフである。同グラフでは、バリアメタル層9を有さない従来構造の場合と、TiSi層91およびTi層92から成る二層構造のバリアメタル層9を有する場合とを示している。ここではTiSi層91およびTi層92の厚さをそれぞれ75nmとしたバリアメタル層9の厚さは150nm。またHTGB試験は、図3の場合と同様に、ゲートソース間電圧を-20V、周囲温度を125°Cの条件で行った。図11に示すように、TiSi層91およびTi層92から成る二層構造のバリアメタル層9を備えるMOSFETでは、240時間のHTGB試験を経ても、しきい値電圧は殆ど低下しなかった。図3と比較して分かるように、その効果は、厚さ75nmのTiのバリアメタル層9と同等である。一方、従来のMOSFETのしきい値電圧は、図3でも示したように初期値から約5V低下した。このように、バリアメタル層9がTiSi層91およびTi層92から成る二層構造の場合でも、MOSFETのしきい値電圧の低下を抑制することができる。よって、MOSFETは動作の安定性を向上させることができる。またバリアメタル層9がTiSi層91およびTi層92から成る二層構造の場合も、実施の形態1と同様に、ソース電極101に含まれるAlによって層間絶縁膜7が腐食されたり、ポリシリコンのゲート電極6にAlスパイクが生じたりすることを防止でき、ゲートソース間の短絡の発生を抑えることができる。またゲートパッド102に含まれるAlによるゲートパッド部のゲート電極6へのAlスパイクも防止される。TiSi層91およびTi層92から成る二層構造のバリアメタル層9は、実施の形態2に対しても適用可能である。すなわち主MOSFETセルおよび電流センスセル110のバリアメタル層9を上記二層構造にしてもよい。それにより、主MOSFETセルおよび電流センスセル110のしきい値電圧を揃えることができ、正確な電流検出が可能になる。<実施の形態6>実施の形態6では、バリアメタル層9をTiN層とTi層から成る二層構造とする例を示す。図12は、実施の形態6に係るMOSFETチップ100の断面図であり、図12aはMOSFETセル部の断面図1のA-A線に沿った断面、図12bはゲートパッド部の断面MOSFETセル部の断面図1のB-B線に沿った断面をそれぞれ示している。図12の如く、本実施の形態のMOSFETチップ100では、バリアメタル層9が、下層のTiN層93と上層のTi層94とから成る二層構造となっている。その他の構成については、実施の形態1と同様であるので、ここでの説明は省略する。図13は、MOSFETに対するHTGBマイナス試験の時間と、そのゲートソース間しきい値電圧VGSthの変化量初期のしきい値電圧に対する変化量との関係を示すグラフである。同グラフでは、バリアメタル層9を有さない従来構造の場合と、TiN層93およびTi層94から成る二層構造のバリアメタル層9を有する場合とを示している。ここではTiN層93およびTi層94の厚さをそれぞれ75nmとした場合バリアメタル層9の厚さは150nmと、TiN層93の膜厚を25nmとしTi層94の厚さを75nmとした場合バリアメタル層9の厚さは100nmと、TiN層93の膜厚を25nmとしTi層94の厚さを150nmとした場合バリアメタル層9の厚さは175nmにおけるHTGB試験の結果を示している。また各HTGB試験は、図3の場合と同様に、ゲートソース間電圧を-20V、周囲温度を125°Cの条件で行った。図13に示すように、TiN層93およびTi層94から成る二層構造のバリアメタル層9を備えるMOSFETでは、上記の3つの場合の全てにおいて、240時間のHTGB試験を経ても、しきい値電圧は殆ど低下しなかった。図3と比較して分かるように、その効果は、厚さ75nmのTiのバリアメタル層9と同等である。一方、従来のMOSFETのしきい値電圧は、図3でも示したように初期値から約5V低下した。このように、バリアメタル層9がTiN層93およびTi層94から成る二層構造の場合でも、MOSFETのしきい値電圧の低下を抑制することができる。よって、MOSFETは動作の安定性を向上させることができる。またバリアメタル層9がTiN層93およびTi層94から成る二層構造の場合も、実施の形態1と同様に、ソース電極101に含まれるAlによって層間絶縁膜7が腐食されたり、ポリシリコンのゲート電極6にAlスパイクが生じたりすることを防止でき、ゲートソース間の短絡の発生を抑えることができる。またゲートパッド102に含まれるAlによるゲートパッド部のゲート電極6へのAlスパイクも防止される。TiN層93およびTi層94から成る二層構造のバリアメタル層9は、実施の形態2に対しても適用可能である。すなわち主MOSFETセルおよび電流センスセル110のバリアメタル層9を上記二層構造にしてもよい。それにより、主MOSFETセルおよび電流センスセル110のしきい値電圧を揃えることができ、正確な電流検出が可能になる。<実施の形態7>図14は、実施の形態7に係るMOSFETチップ100の上面図である。当該MOSFETチップ100は、チップの温度を検出する温度センサーとして、温度センスダイオード120を備えている。なお、MOSFETチップ100のMOSFETセル部およびゲートパッド部の構造は、実施の形態1図2と同様であるので、ここでの説明は省略する。また当該MOSFETチップ100は、実施の形態2の電流センスセル110をさらに備えていてもよい。図15は、MOSFETチップ100の温度センスダイオード120の断面図図14のD-D線に沿った断面である。図15の如く、温度センスダイオード120は、p型ポリシリコン123とそれに隣接するn型ポリシリコン124とから成っており、MOSFETのnドリフト層2を構成するエピタキシャル成長層上に形成されたシリコン酸化膜11上に配設されている。p型ポリシリコン123上にはバリアメタル層9を介してアノード電極121が配設され、n型ポリシリコン124上にはバリアメタル層9を介してカソード電極122が配設される。温度センスダイオード120のバリアメタル層9は、MOSFETのソース電極101およびゲートパッド102の下に配設されるバリアメタル層9と同じ工程で形成され、チタンTiまたは窒化チタンTiNにより構成される。また、アノード電極121およびカソード電極122は、MOSFETのソース電極101およびゲートパッド102と同じ工程で形成され、AlあるいはAl合金例えばAlSiにより構成される。このように、温度センスダイオード120のp型ポリシリコン123とアノード電極121との接続部分、並びに、n型ポリシリコン124とカソード電極122との接続部分に、バリアメタル層9を介在させることにより、それらの接続部分における電気的コンタクトが改善される。その結果、温度センスダイオード120の温度特性が安定し、精度よくMOSFETチップ100の温度を検出でき、MOSFETの動作の安定化に寄与できる。また本実施の形態のように、温度センスダイオード120のアノード電極121およびカソード電極122の下に設けるバリアメタル層9として、MOSFETのソース電極101およびゲートパッド102の下に配設されるバリアメタル層9と同じものを使用することにより、製造コストの上昇を抑えることができるという効果も得られる。なお、上の説明では、バリアメタル層9を、実施の形態1と同様にTiまたはTiNとしたが、実施の形態4のようにTiSiで構成してもよいし、実施の形態5のようにTiSi層およびTi層から成る二層構造としてもよいし、実施の形態6のようにTiN層およびTi層から成る二層構造としてもよい。特に、p型ポリシリコン123およびn型ポリシリコン124上に、TiSiまたはTiNのバリアメタル層9、もしくはTiSi層とTi層から成る二層構造のバリアメタル層9、もしくはTiN層とTi層から成る二層構造のバリアメタル層9を配設した場合、p型ポリシリコン123およびn型ポリシリコン124とアノード電極121とカソード電極122との間の電気的コンタクトが更に改善され、より精度よくMOSFETチップ100の温度を検出できる。以上の説明では、ドリフト層2とバッファ層1基板とが同じ導電型を有する構造のMOSFETについて述べたが、本発明は、ドリフト層2と基板1とが異なる導電型を有する構造のIGBTに対しても適用可能である。例えば、図2aに示した構成に対し、バッファ層1をp型にすればIGBTの構成となる。その場合、MOSFETのソース領域4およびソース電極101は、それぞれIGBTのエミッタ領域およびエミッタ電極に対応し、MOSFETのドレイン電極10はコレクタ電極に対応することになる。また、各実施の形態では、耐熱性の高いワイドバンドギャップ半導体であるSiCを用いて形成した半導体装置について説明したが、他のワイドバンドギャップ半導体を用いた半導体装置も比較的耐熱性が高いため、本発明を適用するのに有効である。他のワイドバンドギャップ半導体としては、例えば窒化ガリウムGaN系材料、ダイヤモンドなどがある。なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。