半導体基板と、前記半導体基板上に形成された第1の絶縁膜と、前記第1の絶縁膜上に設けられた第1部分、前記第1部分上に設けられた中間絶縁膜、および、前記中間絶縁膜上に設けられた第2部分を含み、電荷を蓄積可能な電荷蓄積層と、前記電荷蓄積層の上面および側面に設けられた第2の絶縁膜と、前記第2の絶縁膜を介して前記電荷蓄積層の上面および側面に対向し、前記電荷蓄積層の電圧を制御するコントロールゲートとを備え、前記電荷蓄積層の側面において前記中間絶縁膜が前記第1および第2部分に対して窪んでおり、前記コントロールゲートは、前記電荷蓄積層の側面において、前記中間絶縁膜よりも深く、かつ、前記第1の絶縁膜よりも浅い位置まで設けられおり、前記電荷蓄積層の側面において、前記第2の絶縁膜は、前記中間絶縁膜とともに窪んでおり、前記コントロールゲートは、前記中間絶縁膜に従って前記電荷蓄積層の側面に対して突出しており、前記電荷蓄積層は、第1から第nnは2より大きな整数部分と該第1から第n部分の間に設けられたn-1層の中間絶縁膜とをさらに含み、前記電荷蓄積層の側面において前記n-1層の中間絶縁膜が前記第1から第n部分に対して窪んでおり、前記中間絶縁膜の上下にある第n-1および第n部分は、前記中間絶縁膜を境として互いに異なる結晶粒界を有することを特徴とする半導体記憶装置。半導体基板と、前記半導体基板上に形成された第1の絶縁膜と、前記第1の絶縁膜上に設けられた第1部分、前記第1部分上に設けられた中間絶縁膜、および、前記中間絶縁膜上に設けられた第2部分を含み、電荷を蓄積可能な電荷蓄積層と、前記電荷蓄積層の上面および側面に設けられた第2の絶縁膜と、前記第2の絶縁膜を介して前記電荷蓄積層の上面および側面に対向し、前記電荷蓄積層の電圧を制御するコントロールゲートとを備え、前記電荷蓄積層の側面において前記中間絶縁膜が前記第1および第2部分に対して窪んでいることを特徴とする半導体記憶装置。前記コントロールゲートは、前記電荷蓄積層の側面において、前記中間絶縁膜よりも深く、かつ、前記第1の絶縁膜よりも浅い位置まで設けられていることを特徴とする請求項2に記載の半導体記憶装置。前記電荷蓄積層の側面において、前記第2の絶縁膜は、前記中間絶縁膜とともに窪んでおり、前記コントロールゲートは、前記中間絶縁膜に従って前記電荷蓄積層の側面に対して突出していることを特徴とする請求項2または請求項3に記載の半導体記憶装置。前記電荷蓄積層は、第1から第nnは2より大きな整数部分と該第1から第n部分の間に設けられたn-1層の中間絶縁膜とをさらに含み、前記電荷蓄積層の側面において前記n-1層の中間絶縁膜が前記第1から第n部分に対して窪んでいることを特徴とする請求項2から請求項4のいずれかに記載の半導体記憶装置。前記中間絶縁膜の上下にある2つの第n-1および第n部分は、前記中間絶縁膜を境として互いに異なる結晶粒界を有することを特徴とする請求項2から請求項5のいずれかに記載の半導体記憶装置。半導体基板上に第1の絶縁膜を形成し、前記第1の絶縁膜上に第1のフローティングゲート部分の材料、中間絶縁膜、第2のフローティングゲート部分の材料を積層し、前記第2のフローティングゲート部分の材料、前記中間絶縁膜、前記第1のフローティングゲート部分の材料、および、前記第1の絶縁膜を貫通するように、素子分離のためのトレンチを形成することによって、前記第1のフローティングゲート部分および前記第2のフローティングゲート部分を含むフローティングゲートを形成し、前記トレンチ内に素子分離絶縁膜を充填し、前記素子分離絶縁膜を前記中間絶縁膜の側面が露出されるまで等方的にエッチングして前記中間絶縁膜の側面を前記フローティングゲートの側面よりも窪ませ、前記フローティングゲートの上面および側面に第2の絶縁膜を形成し、前記第2の絶縁膜上にコントロールゲートを形成することを具備する半導体記憶装置の製造方法。前記コントロールゲートの形成前に、前記第2の絶縁膜の一部を除去して、前記第2のフローティングゲート部分をエッチングしてゲートトレンチを形成することをさらに具備し、前記ゲートトレンチの深さは、前記中間絶縁膜によって制御され、前記コントロールゲートは、前記ゲートトレンチにおいて前記第2のフローティングゲート部分と接続されることを特徴とする請求項7に記載の半導体記憶装置の製造方法。微細化されても、コントロールゲートとフローティングゲートとの間のカップリング容量比を増大させることができる半導体記憶装置およびその製造方法を提供する。本実施形態による半導体記憶装置は、半導体基板を備える。第1の絶縁膜は、半導体基板上に形成されている。電荷蓄積層は、第1の絶縁膜上に設けられた第1部分、第1部分上に設けられた中間絶縁膜、および、中間絶縁膜上に設けられた第2部分を含み、電荷を蓄積可能に構成されている。第2の絶縁膜は、電荷蓄積層の上面および側面に設けられている。コントロールゲートは、第2の絶縁膜を介して電荷蓄積層の上面および側面に対向し、電荷蓄積層の電圧を制御する。電荷蓄積層の側面において中間絶縁膜が第1および第2部分に対して窪んでいる。以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。なお、上下等方向を指す語は、シリコン基板11のメモリセルMCが設けられる面側を上とした場合の相対方向を指し、重力加速度方向を基準とした上方向と異なる場合がある。第1の実施形態図1は、第1の実施形態に従ったNAND型フラッシュEEPROMのメモリセルアレイの構成図である。メモリセルアレイは、複数のメモリブロックBLOCKを含む。図1には、或るブロックBLOCKiiは整数の構成を示す。ブロックBLOCKiは、データ消去の単位であり、各カラムのビット線BLに接続される複数のNANDストリングNS0~NS5を含む。NANDストリングNS0~NS5は、直列に接続された複数のメモリセルMCと、これらのメモリセルMCの両端に接続された選択ゲートトランジスタSGS、SGDとを含む。この例では、各NANDストリングNSにおいて5つのメモリセルMCが直列に接続されているが、通常、32個または64個のメモリセルMCが直列に接続されている。NANDストリングNS0~NS5の一端は、対応するビット線BL0~BL5に接続され、その他端は共通ソース線SLに接続されている。メモリセルMCのコントロールゲートCGは、そのメモリセルMCが属するページのワード線WL0~WL4に接続されている。例えば、ページjj=0~4に属するメモリセルMCのコントロールゲートは、ワード線WLjに接続されている。選択ゲートトランジスタSGD、SGSのゲートは、選択ゲート線SGL1またはSGL2に接続されている。ページは、データ読出しまたはデータ書込みの単位である。複数のワード線WLは、ロウ方向に延伸しており、複数のビット線BLは、ロウ方向にほぼ直交するようにカラム方向に延伸している。図1に示すように、メモリセルMCは、ワード線WLとビット線BLと平行に設けられた後述するアクティブエリアAAとによって構成される格子形状の交点に対応して設けられている。例えば、ワード線WL0~WL4とビット線BL0~BL5と平行に設けられたアクティブエリアAAによって構成される格子形状の交点は、5×6のマトリクス状に位置する。メモリセルMCは、これらの交点に対応するように5×6のマトリクス状に二次元配置されている。尚、本実施形態のブロックは、5×630個のメモリセルMCを含むが、1ブロック内のメモリセルMCの個数は、これに限定されない。メモリセルMCは、フローティングゲートFG電荷蓄積層およびコントロールゲートCGを有するn型FETFieldEffectTransistorを用いることができる。ワード線WLによってコントロールゲートCGに電圧を与えることで、フローティングゲートFGに電荷電子を注入し、あるいは、フローティングゲートFGから電荷電子を放出させる。これにより、メモリセルMCにデータを書き込み、あるいは、メモリセルMCのデータを消去する。メモリセルMCは、フローティングゲートFGに蓄積された電荷電子の数に応じた閾値電圧を有する。メモリセルMCは、閾値電圧の違いとして、二値データ1ビットあるいは多値データ2ビット以上を電気的に記憶することができる。メモリセルMCは、電荷蓄積型の不揮発性メモリでもよい。図2は、NANDストリングNS部分の断面図である。NANDストリングNSは、シリコン基板11に形成されたP型ウェル12上に形成されている。第1のセルソース線CSL1は、NANDストリングNSのソース側に接続されたソース側選択ゲートトランジスタSGSに接続されている。一方、ビット線BLは、NANDストリングNSのドレイン側に接続されたドレイン側選択ゲートトランジスタSGDに接続されている。カラム方向に隣接する複数のメモリセルMCはn拡散層を共有しており、それにより、選択ゲートトランジスタSGDとSGSとの間において、複数のメモリセルMCは直列に接続されている。各メモリセルMCは、トンネルゲート絶縁膜15を介してシリコン基板11上に設けられたフローティングゲートFGと、IPDInterLayerDielectric膜17を介してフローティングゲートFG上に設けられたコントロールゲートCGとを含む。選択ゲートトランジスタSGD、SGDのゲート電極は、メモリセルMCのフローティングゲートFGおよびコントロールゲートCGと同じ材料で構成されている。しかし、フローティングゲートFGとコントロールゲートCGとの間のIPD膜17の一部は除去され電気的に接続されている。図3は、メモリセルMCの構成を示す断面図である。図3は、メモリセルMCのロウ方向の断面ワード線WLに沿った断面を示しており、図2の紙面に対して垂直方向の断面である。シリコン基板11にカラム方向に延伸するSTIShallowTrenchIsolationが設けられており、ロウ方向に隣接する複数のSTI間にアクティブエリアAAが形成されている。これにより、カラム方向に延伸するアクティブエリアAAがストライプ状に配列される。各アクティブエリアAA上に複数のメモリセルMCが形成されることによって、NANDストリングNSが構成されている。STIは、ロウ方向に隣接する複数のNANDストリングNSを互いに分離している。メモリセルMCは、トンネルゲート絶縁膜15と、フローティングゲートFGとIPD膜17と、コントロールゲートCGとを備えている。第1の絶縁膜としてのトンネルゲート絶縁膜15は、シリコン基板11上に形成されている。フローティングゲートFGは、トンネルゲート絶縁膜15と、第1フローティングゲート部分FG1第1部分と、第2のフローティングゲート部分FG2第2部分と、中間絶縁膜50とを含む。第1のフローティングゲート部分FG1は、トンネルゲート絶縁膜15上に設けられている。中間絶縁膜50は、第1のフローティングゲート部分FG1上に設けられている。さらに、第2のフローティングゲート部分FG2は、中間絶縁膜50上に設けられている。そして、フローティングゲートFGは、コントロールゲートCGによって電圧制御され、トンネルゲート絶縁膜15を介して電荷例えば、電子を取り込み、その電荷を蓄積することができる。逆に、フローティングゲートFGは、トンネルゲート絶縁膜15を介して電荷例えば、電子を放出することもできる。これにより、メモリセルMCは2値データまたは多値データを記憶することができる。フローティングゲート部分FG1、FG2は、例えば、ドープトポリシリコン等の導電膜を用いて形成されている。トンネルゲート絶縁膜15および中間絶縁膜50は、例えば、シリコン酸化膜等の絶縁膜を用いて形成されている。第2の絶縁膜としてのIPD膜17は、フローティングゲートFGの上面および側面の一部を被覆している。IPD膜17は、例えば、シリコン酸化膜、シリコン窒化膜、あるいは、シリコン酸化膜よりも誘電率の高いHigh-k膜等の絶縁膜を用いて形成されている。コントロールゲートCGは、フローティングゲートFGの電圧を制御するために、IPD膜17を介してフローティングゲートFGの上面および側面の一部に対向している。コントロールゲートCGは、例えば、ドープトポリシリコン、シリサイド等の導電膜を用いて形成されている。フローティングゲートFGの側面において、中間絶縁膜50は、第1および第2のフローティングゲート部分FG1、FG2に対して窪んでいる。即ち、中間絶縁膜50のロウ方向の幅W50は、第1および第2のフローティングゲート部分FG1、FG2のロウ方向の幅Wfgよりも狭い。これにより、フローティングゲートFGは、その側面に窪みくびれ55を有する。IPD膜17も窪み55に沿ってフローティングゲートFGの側面において中間絶縁膜50とともに窪んでいる。コントロールゲートCGは、フローティングゲートFGの側面において、中間絶縁膜50よりも深い位置まで設けられている。換言すると、コントロールゲートCGの下にある素子分離領域STIは、中間絶縁膜50よりも低い位置までエッチングバックされている。コントロールゲートCGは、IPD膜17の窪みに入り込んでおり、中間絶縁膜50に従ってフローティングゲートFGの側面に対して突出している。このように窪み55があることによって、フローティングゲートFGとコントロールゲートCGとの対向面積が増大する。一般に、フローティングゲートFGとコントロールゲートCGとのカップリング容量比Crは、次の式1のように表される。Cr=Cipd/CipdCox式1ここで、Cipdは、IPD膜17の容量であり、Coxは、トンネルゲート絶縁膜15の容量である。従って、カップリング容量比Crは、IPD膜17の容量Cipdを増大させることによって増大させることができる。IPD膜17の容量Cipdを増大させるためには、IPD膜17を薄くし、あるいは、フローティングゲートFGとコントロールゲートCGとの間の対向面積を増大させることが考えられる。本実施形態によれば、窪み55によってフローティングゲートFGとコントロールゲートCGとの対向面積が増大するので、カップリング容量比Crを増大させることができる。これにより、本実施形態によるメモリは、コントロールゲートCGを隣接するフローティングゲートFG間において深い低い位置まで形成することなく、カップリング容量比Crを増大させることができる。即ち、本実施形態は、コントロールゲートCGが隣接するフローティングゲートFG間において浅いままであっても、カップリング容量比Crを増大させることができる。その結果、本実施形態は、コントロールゲートCG内にシームまたはボイドが生じることを抑制することができる。また、隣接するフローティングゲートFG間においてコントロールゲートCGが浅いことは、コントロールゲートCGとシリコン基板11との間の距離が大きいことを意味する。従って、本実施形態によれば、コントロールゲートCGとシリコン基板11との間において電流リークが発生することを抑制できる。さらに、フローティングゲートFGに極薄の中間絶縁膜50を挿入することにより、第1のフローティングゲート部分FG1と第2のフローティングゲート部分FG2との間に障壁ができる。このため、第1のフローティングゲート部分FG1と第2のフローティングゲート部分FG2との間の電荷電子の移動が或る程度抑制され得る。これは、メモリセルMCの電荷保持能力の改善に繋がる。図4から図9は、本実施形態によるNAND型フラッシュEEPROMの製造方法を示す断面図である。図面の右側にメモリセルMCの断面を示し、図面の左側に選択ゲートトランジスタSGS、SGDの断面を示す。まず、シリコン基板11上にトンネルゲート絶縁膜15を形成する。トンネルゲート絶縁膜15には、例えば、シリコン酸化膜を用い、シリコン基板11を酸化して形成できる。尚、選択ゲートトランジスタSGS、SGDの領域には、トンネルゲート絶縁膜15とは別に、選択ゲートトランジスタSGS、SGD用のゲート絶縁膜を形成してもよい。以下、選択ゲートトランジスタSGS、SGDのゲート絶縁膜を16と表示する。次に、第1のフローティングゲートFG1の材料をトンネルゲート絶縁膜15上に堆積する。第1のフローティングゲートFG1の材料は、例えば、アモルファスシリコンである。次に、第1のフローティングゲートFG1の材料を酸素に晒して表面を酸化させて、中間絶縁膜50を形成する。その後、第2のフローティングゲートFG2の材料を中間絶縁膜50上に堆積する。第2のフローティングゲートFG2の材料も、例えば、アモルファスシリコンである。第1および第2のフローティングゲートFG1、FG2の材料としてのアモルファスシリコンは、成膜後、熱処理によりポリシリコンへと組成を変化させる。これにより、ポリシリコン膜から成る第1および第2のフローティングゲートFG1、FG2の材料をトンネルゲート絶縁膜15上に均一に成膜することができる。第1のフローティングゲートFG1、中間絶縁膜50および第2のフローティングゲートFG2は、同一チャンバ内にて連続して形成してもよい。あるいは、第1のフローティングゲートFG1の形成後、シリコン基板11をチャンバ内から出して第1のフローティングゲートFG1を外気にさらすことによって中間絶縁膜50を形成し、その後、シリコン基板11をチャンバ内に戻して第2のフローティングゲートFG2を形成してもよい。これにより、図4に示す構造が得られる。中間絶縁膜50には、4オングストローム~8オングストロームの非常に薄いシリコン酸化膜を用いる。中間絶縁膜50は、例えば、自然酸化膜で形成される。従って、コントロールゲートCGから電圧が印加された場合、電荷電子は、直接トンネリングにより中間絶縁膜50を通過することができる。よって、中間絶縁膜50がデータの書込み特性やデータの消去特性に大きな影響を与えることはない。中間絶縁膜50によって、第1のフローティングゲート部分FG1および第2のフローティングゲート部分FG2がアモルファス状態から多結晶状態に遷移する際に、結晶粒界の成長が中間絶縁膜50の設けられた地点で分断される。このため、中間絶縁膜50が無い場合と比較して、本実施形態による第1のフローティングゲート部分FG1の結晶粒界のサイズは小さくなる。即ち、第1のフローティングゲートFG1と第2のフローティングゲートFG2との間に中間絶縁膜50が存在することによって、第1のフローティングゲートFG1の結晶粒界と第2のフローティングゲートFG2の結晶粒界とのサイズが異なる。即ち、中間絶縁膜50を境界として、第1のフローティングゲートFG1と第2のフローティングゲートFG2との結晶粒界の大きさが変化する。次に、図5に示すように、素子分離領域STIを形成するためにトレンチTRを形成する。トレンチTRは、第2のフローティングゲートFG2、中間絶縁膜50、第1のフローティングゲート部分FG1およびトンネルゲート絶縁膜15を貫通してシリコン基板11に達するように形成される。次に、図6に示すように、トレンチTR内にシリコン酸化膜等の絶縁膜80を充填し、絶縁膜80の表面を平坦化する。絶縁膜80は、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜を用いる。次に、図7に示すように、絶縁膜80をエッチングバックする。このとき、絶縁膜80は、中間絶縁膜50よりも深く低く、かつ、トンネルゲート絶縁膜15よりも高い位置まで中間絶縁膜50の側面が露出されるまでエッチングバックされる。即ち、絶縁膜80は、中間絶縁膜50の側面が露出されるまでエッチングされる。素子分離領域STIの表面は、中間絶縁膜50よりも深く低く、かつ、トンネルゲート絶縁膜15よりも高い位置に位置づけられる。このとき、等方性エッチング例えば、ウェットエッチング、CDEChemicalDryEtchingまたは等方性プラズマエッチングを用いて、絶縁膜80をエッチングバックする。これにより、フローティングゲートFGの側面において露出された中間絶縁膜50が横方向シリコン基板11の表面と平行方向にエッチングされる。その結果、図7に示すように、フローティングゲートFGの側面に窪み55くびれが形成される。中間絶縁膜50の厚さは上述の通り非常に薄いため、絶縁膜80のエッチングバック工程において第2のフローティングゲート部分FG2が中間絶縁膜50から剥がれてしてしまうことはない即ち、リフトオフしてしまうことはない。また、選択ゲートトランジスタSGS、SGDのゲート側面にも窪みが形成される。この窪みは、選択ゲートトランジスタSGS、SGDの特性には大きな影響を与えない。次に、図8に示すように、IPD膜17をトレンチTRの内面に堆積し、選択ゲートトランジスタSGS、SGDに設けられたIPD膜17の一部を除去する。このIPD17のエッチングにおいて、中間絶縁膜50は、エッチングストッパまたはエッチングの深さ検知に用いられる。例えば、IPD17がエッチングされた後、フローティングゲートFGの材料がオーバーエッチングされる。このとき、中間絶縁膜50が設けられていない場合、IPD17のエッチングによるゲートトレンチGTがゲート絶縁膜16にまで達し、ゲート絶縁膜16を突き抜けてしまうおそれがある。これに対し、本実施形態のように中間絶縁膜50をフローティングゲートFGの途中に設けることによって、オーバーエッチングによるゲートトレンチGTが中間絶縁膜50に達したときに、エッチングされる材料がフローティングゲートFGの材料例えば、ポリシリコンから中間絶縁膜50例えば、シリコン酸化膜に変化する。この被エッチング材料の変化を検知することによって、過剰なエッチングを防止できる。その結果、本実施形態では、中間絶縁膜50によりゲートトレンチGTの深さを制御できるので、IPD17のエッチングによるゲートトレンチGTがゲート絶縁膜16にまで達しにくい。尚、中間絶縁膜50の中間部分は、オーバーエッチングにより除去される。次に、コントロールゲートCGの材料をIPD膜17上に堆積する。IPD膜17は、例えば、シリコン酸化膜、シリコン窒化膜またはHigh-k膜等の絶縁膜である。コントロールゲートCGの材料は、例えば、ドープトポリシリコン等の導電膜である。コントロールゲートCGの材料は、上記エッチングバックの深さに従い、中間絶縁膜50とトンネルゲート絶縁膜15との間の深さまで充填される。フローティングゲートFGの側面に窪み55が形成されているので、IPD膜17も窪み55に従って窪んだ形状を有する。そして、コントロールゲートCGの材料はIPD膜17を介して窪み55に従ってフローティングゲートFGの側面に対して突出した形状を有する。選択ゲートトランジスタSGS、SGDにおいては、コントロールゲートCGの材料は、IPD17を除去したゲートトレンチGTにおいて、フローティングゲートFG上に堆積され、フローティングゲートFGと電気に接続される。さらに、リソグラフィ技術およびエッチング技術を用いて、コントロールゲートCGの材料を加工することによって、図9に示すように、コントロールゲートCGが形成される。このように選択ゲートトランジスタSGS、SGDでは、コントロールゲートCGは、IPD17の除去された部分においてフローティングゲートFGと電気的に接続されており、1つのゲート電極Gとして機能する。その後、層間絶縁膜ILDおよびビット線等を形成することによって、本実施形態によるメモリが完成する。本実施形態によれば、フローティングゲートFG内に中間絶縁膜50が挿入されており、フローティングゲートFGの側面は、等方性エッチングによって中間絶縁膜50の箇所において窪み55が形成される。そして、コントロールゲートCGはIPD膜17を介して窪み55に従ってフローティングゲートFGの側面に対して突出した形状になる。これにより、フローティングゲートFGとコントロールゲートCGとの対向面積が増大するので、カップリング容量比Crを増大させることができる。コントロールゲートCGは、隣接するフローティングゲートFG間において浅く形成されるので、コントロールゲートCG内にシームまたはボイドが生じることを抑制することができる。中間絶縁膜50は、メモリセルMCにおいてカップリング容量比Crを増大させるだけでなく、選択ゲートトランジスタSGS、SGDにおいてエッチングストッパまたはエッチングの深さ検知に用いられ得る。これにより、本実施形態は、メモリセルMCの特性を向上させるとともに、選択ゲートトランジスタSGS、SGDの信頼性を向上させることができる。第2の実施形態図10は、第2の実施形態によるNAND型フラッシュEEPROMのメモリセルMCの構成を示す断面図である。第2の実施形態は、フローティングゲートFGが複数の中間絶縁膜50を含む点で第1の実施形態と異なる。第2の実施形態のその他の構成は、第1の実施形態の対応する構成と同様でよい。例えば、図10では、2層の中間絶縁膜50がフローティングゲートFGに含まれている。フローティングゲートFGは、2層の中間絶縁膜50によって第1から第3のフローティングゲート部分FG1~FG3に分割されている。フローティングゲートFGの側面において、2層の中間絶縁膜50は、第1から第3のフローティングゲート部分FG1~FG3に対して窪んでいる。即ち、フローティングゲートFGの側面において、窪みくびれ55が中間絶縁膜50と同数2つ形成されている。これにより、第2の実施形態は、フローティングゲートFGとコントロールゲートCGとの対向面積をさらに増大させ、カップリング容量比Crをさらに増大させることができる。これにより、コントロールゲートCGは、隣接するフローティングゲートFG間においてさらに浅く形成され得るので、コントロールゲートCG内にシームまたはボイドが生じることをさらに効果的に抑制することができる。さらに、第2の実施形態は、第1の実施形態と同様の効果を得ることができる。中間絶縁膜50の個数は、さらに増大させてもよい。一般化すると、フローティングゲートFGは、第1から第nnは2より大きな整数のフローティングゲート部分FG1~FGnと該第1から第nのフローティングゲート部分FG1~FGnの間に設けられたn-1層の中間絶縁膜50とを含んでもよい。フローティングゲートの側面において、n-1層の中間絶縁膜50は、第1から第nのフローティングゲート部分FG1~FGnに対して窪んでいる。このように、中間絶縁膜50の個数をさらに増大させることによって、さらに、フローティングゲートFGとコントロールゲートCGとの対向面積を増大させ、カップリング容量比Crを増大させることができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。