入力されたプリミティブオブジェクトデータからの表示画素データをレンダリングする複数の順次配列された処理段階を具備するラスター化パイプラインと、前記ラスター化パイプラインの前記処理段階のうちの少なくとも1つによって利用されるデータを格納するメモリと、処理された画素が前記少なくとも1つの処理段階に到着する前に前記処理された画素に関して前記少なくとも1つの処理段階によって利用されるデータを取り出すプリフェッチメカニズムと、を具備するグラフィックスプロセッサ。前記取り出されたデータは、前記ラスター化パイプラインの前記処理段階の前記少なくとも1つのキャッシュメモリに格納される請求項1に記載のグラフィックスプロセッサ。入力されたプリミティブオブジェクトデータからの表示画素データをレンダリングする複数の順次配列された処理段階を具備するラスター化パイプラインであって、前記処理段階は、隠面除去HSR段階を含むラスター化パイプラインと、前記ラスター化パイプラインのHSR段階によって利用されるデータを格納するデプスバッファと、処理された画素が前記ラスター化パイプラインを通じて前記HSR段階に到着する前に前記処理された画素に関して前記HSRによって利用される前記データを前記デプスバッファから取り出すプリフェッチメカニズムと、を具備するグラフィックスプロセッサ。前記取り出されたデータは、前記ラスター化パイプラインの前記HSR段階のキャッシュメモリに格納される請求項3に記載のグラフィックスプロセッサ。入力されたプリミティブオブジェクトデータからの表示画素データをレンダリングする複数の順次配列された処理段階を具備するラスター化パイプラインであって、処理段階は隠面除去HSR段階を含むラスター化パイプラインと、二次元画素タイルの深さ値を格納するデプスバッファと、処理された画素を含む前記二次元画素タイルのタイルアドレスを生成するタイルアドレス生成器と、前記ラスター化プロセッサの前記HSR段階に結合されたキャッシュメモリと、前記タイルアドレスに応じて前記二次元画素タイルの前記深さ値を前記デプスバッファから取り出し及び前記深さ値を前記キャッシュメモリに格納するメモリコントローラと、を具備するグラフィックスプロセッサ。前記デプスバッファは、階層的デプスバッファである請求項5に記載のグラフィックスプロセッサ。入力されたプリミティブオブジェクトデータからの表示画素データをレンダリングする複数の順次配列された処理段階を具備するラスター化パイプラインと、画素データが前記ラスター化パイプラインを通じて前記処理段階のうちの少なくとも1つに到着する前に主メモリからデータをプリフェッチして前記データを前記少なくとも1つの処理段階に供給するための手段と、を具備するグラフィックスプロセッサ。前記少なくとも1つの処理段階は、隠面除去HSR段階である請求項7に記載のグラフィックスプロセッサ。前記手段は、前記主メモリからの前記データを格納し及び前記HSRに結合されたキャッシュメモリを具備する請求項8に記載のグラフィックスプロセス。入力されたプリミティブオブジェクトデータからの表示画素データをレンダリングする複数の順次配列された処理段階を具備するラスター化パイプラインであって、処理段階は、隠面除去HSR段階を含むラスター化パイプラインと、二次元画素タイルの深さ値を格納する階層的デプスバッファと、前記HSR段階に結合されており及び前記二次元画素タイルの前記深さ値の最大深さ値及び最小深さ値を格納するランダムアクセスキャッシュメモリと、処理された画素を含む前記二次元画素タイルのタイルアドレスを生成するタイルアドレス生成器と、前記タイルアドレスに応じて前記二次元画素タイルの前記深さ値を前記デプスバッファから取り出し及び前記深さ値を前記キャッシュメモリに格納するメモリコントローラと、を具備するグラフィックスプロセッサ。処理された画素の深さ値を前記処理された画素を含むタイルの最小深さ値及び最大深さ値と比較するタイル試験ブロックをさらに具備する請求項10に記載のグラフィックスプロセッサ。前記タイル試験ブロックは、前記処理された画素の前記深さ値が前記プロセス画素を含む前記タイルの前記最小深さ値よりも小さい場合は前記処理された画素を捨てるために動作可能である請求項11に記載のグラフィックスプロセッサ。前記タイル試験ブロックは、前記処理された画素の前記深さ値が前記処理された画素を含む前記タイルの前記最大深さ値よりも大きい場合は前記キャッシュメモリを更新するために動作可能である請求項11に記載のグラフィックスプロセッサ。前記処理された画素の前記深さ値を前記キャッシュメモリに格納されている前に格納された深さ値と比較する画素試験ブロックをさらに具備する請求項13に記載のグラフィックスプロセッサ。前記タイル試験ブロックは、前記処理された画素の前記深さ値が前記プロセス画素を含む前記タイルの前記最小深さ値と最大深さ値の間にある場合は前記画素試験ブロックをイネーブルにするために動作可能である請求項14に記載のグラフィックスプロセッサ。前記処理された画素と関連するプリミティブオブジェクトデータに基づいてタイル情報を生成するタイルインデックス予測器ブロックと、前記タイルインデックス予測器ブロックによって生成された前記タイル情報に基づいてタイルの深さ値を取り出すプリフェッチ論理ブロックと、をさらに具備する請求項10に記載のグラフィックスプロセス。入力されたプリミティブオブジェクトデータからの表示画素データをレンダリングする複数の順次配列された処理段階を具備するするラスター化パイプラインであって、前記処理段階は、隠面除去HSR段階を含むラスター化パイプラインと、前記ラスター化パイプラインによってレンダリングされた前記画素データと関連する深さ値データの二次元画素タイルを具備するデプスバッファと、を具備し、前記プリミティブオブジェクトデータは、プリミティブ形状を示し、二次元タイルの前記深さ値データは、前記二次元タイルが処理された画素を含む前記プリミティブ形状内に完全に含まれている場合に圧縮される、グラフィックスプロセッサ。前記プリミティブ形状は、三角形である請求項17に記載のグラフィックスプロセッサ。前記二次元タイルは、4×4の画素タイルである請求項18に記載のグラフィックスプロセッサ。前記深さ値データは、前記二次元タイルの前記深さ値の相対値を記述する方程式の係数を格納することによって圧縮される請求項17に記載のグラフィックスプロセッサ。前記方程式は、線形方程式である請求項20に記載のグラフィックスプロセッサ。入力されたプリミティブオブジェクトデータからの表示画素データをレンダリングする複数の順次配列された処理段階を含むラスター化パイプラインにプリミティブオブジェクトデータを供給することと、前記ラスター化パイプラインの前記処理段階のうちの少なくとも1つによって利用されるデータをメモリに格納することと、処理された画素が前記少なくとも1つの処理段階に到着する前に前記処理された画素に関して前記少なくとも1つの処理段階によって利用される前記データを前記メモリからプリフェッチすること、とを具備するグラフィックス処理方法。前記ラスター化パイプラインの前記処理段階のうちの前記少なくとも1つのキャッシュメモリに前記取り出されたデータを格納することをさらに具備する請求項22に記載の方法。前記少なくとも1つの処理段階は、隠面除去HSR段階である請求項23に記載の方法。処理された画素の深さ値を前記処理された画素を含む二次元タイルの最小深さ値及び最大深さ値と比較するタイル試験を実行することをさらに具備する請求項24に記載のグラフィックスプロセッサ。前記タイル試験は、前記処理された画素の前記深さ値が前記処理された画素を含む前記タイルの前記最大深さ値よりも大きい場合は前記キャッシュメモリを更新することを含む請求項25に記載のグラフィックスプロセッサ。前記処理された画素の前記深さ値を前記キャッシュメモリに格納されている前に格納された深さ値と比較する画素試験を選択的に実行することをさらに具備する請求項26に記載のグラフィックスプロセッサ。前記タイル試験は、前記処理された画素の前記深さ値が前記プロセス画素を含む前記タイルの前記最小深さ値及び最大深さ値の間にある場合は前記画素試験をイネーブルにすることを含む請求項27に記載のグラフィックスプロセッサ。前記プロセス画素と関連するプリミティブオブジェクトデータに基づいてタイル情報を生成することと、前記タイル情報に基づいてタイルの深さ値をプリフェッチすること、とをさらに具備する請求項22に記載のグラフィックスプロセス。入力されたプリミティブオブジェクトデータからの表示画素データをレンダリングする複数の順次配列された処理段階を含むラスター化パイプラインにプリミティブオブジェクトデータを供給することであって、前記処理段階は、隠面除去HSR段階を含むことと、デプスバッファ内の深さ値データの二次元タイルを選択的に圧縮すること、とを具備し、前記プリミティブオブジェクトデータは、プリミティブ形状を示し、二次元タイルの前記深さ値データは、前記二次元タイルが処理された画素を含む前記プリミティブ形状内に完全に含まれているときに圧縮される、グラフィックス処理方法。本明細書の幾つかの実施形態は、少なくとも一部分は、深さタイルのキャッシュを供給するプリフェッチメカニズムを含む3Dグラフィックスパイプラインを特徴とする。プリフェッチメカニズムは、予測的で、前のパイプライン段階からの三角形幾何情報を用いてキャッシュに予め装填することができ、それによってメモリ帯域幅効率の向上を可能にする。その他の実施形態は、少なくとも一部分は、電力消費量の低減及びメモリ帯域幅を考慮したz圧縮技術を特徴とする。次に、幾つかの好ましい、ただし限定しない実施形態が説明される。3Dグラフィックスパイプラインの三角形セットアップブロックは、本明細書においてはコマンドブロックと呼ばれるものを先行させることができる。コマンドブロックは、各三角形に関するすべての関連データを含み、画素の画面所在位置情報を含む。本開示の実施形態により、画素の画面所在位置データは、パイプライン内において前方に送られ、画素処理に関して必要なデータのアドレスを計算するために後続のパイプライン段階によって用いられる。画素が所定の段階に到着するまでに、該段階と関連する値が既にキャッシュ内に入っていることになり、それによって帯域幅効率の向上を可能にする。図2は、本開示の一実施形態を示す単純化されたブロック図である。コマンドブロック200及び第1乃至第n番目のパイプラインブロック201a乃至201nを有する3Dグラフィックスパイプラインが描かれている。パイプラインブロックの少なくとも1つは、キャッシュメモリ202a乃至202dを動作可能な形で備えている。アドレス情報を事前にパイプライン段階1、2、n-1及び/又はnに送ることによって、処理された画素がパイプライン段階に到着する前に関連データを主メモリから取り出すことが可能になる。この方法により、メモリスループットが向上される。さらに、代替実施形態においては、プリフェッチメカニズムは、メモリ効率をさらに向上させるための予測メカニズムによって付随される。このことは、z値深さ値をデプスバッファから予測的にプリフェッチする例を示す図3を参照して後述される。三次元3Dラスター化パイプラインは、新しく処理された画素が前にレンダリングされた画素によって隠されるかどうかを決定するために深さ試験を利用する。メカニズムは、深さ値すなわち、z値が格納されてラスター化中に検査されるデプスバッファzバッファとも呼ばれるにアクセスすることを含む。基本的には、見る人からの可視画素の距離が深さ値としてデプスバッファに格納される。その後は、他の処理された画素は、画面上の同じ位置を占めるのを試みることができる。前にレンダリングされた画素の深さ値すなわち、デプスバックアップ内の前記画素位置に格納された深さ値が読み取られ、新しく処理された画素の値と比較される。比較の結果、新しい画素のほうが見る人に近いことが示された場合は、新しい画素は可視であるとみなされ、デプスバッファの前の深さ値は、新しい画素の深さ値によって上書きすることができる。新しい画素は、パイプラインによってさらに処理され、最終的にはフレームバッファにおいてレンダリングされる。他方、比較の結果、新しい画素のほうが見る人から遠いことが示された場合は、見えないとみなされ、新しい画素を捨てることができ、デプスバッファの前の深さ値が維持される。このプロセスは、本明細書においては隠面除去HSRと呼ばれる。図3は、三角形の細片がどのようにしてz値画素タイル上にマッピングできるかの例を示す。三角形は、A乃至Eのラベルが付けられ、この順序でパイプラインに現れる。タイルは、1乃至13の番号が付けられている。三角形Aを処理するためには、タイル1、2、3、4、5及び8が必要である。従って、画素タイル1、2、3、4、5及び8のz値がデプスバッファからプリフェッチされてキャッシュメモリに格納される。次に、三角形Bを処理するためには、画素タイル4、5、8及び9が必要である。しかしながら、画素タイル4、5及び8は既にキャッシュメモリに格納されているため、画素タイル9をデプスバッファからプリフェッチすることのみが必要である。三角形Cの場合も同様に、タイル6のみをプリフェッチしなければならない。このように予測的にタイルをキャッシングすることによってメモリ帯域幅効率が向上される。図4は、パイプラインの隠面除去HSRブロックにおいて利用されるz値のプリフェッチのために構成される3Dグラフィックスパイプラインの例のブロック図である。図において、パイプラインは、コマンドブロック400と、三角形セットアップブロック401と、画素シェーディングブロック402と、HSRブロック403と、テクスチャマッピングブロック40と、テクスチャブレンドブロック405と、を含む。さらに、HSRブロック403は、デプスキャッシュ406を備え、デプスバッファ407へのアクセスを有する。動作上は、深さ画素タイルのアドレス情報は、コマンド400から直接HSRブロック403に転送される。HSRブロック403は、アドレス情報に従ってデプスバッファ407から深さ値をプリフェッチし、該深さ値をデプスキャッシュ406に格納するように構成される。このため、処理された画素がパイプラインを通じてHSRブロック403に到着時に、前にレンダリングされた画素の深さ値をHSR処理のために素早くキャッシュ406から取り出すことができる。本開示の実施形態のデプスバッファ管理の予測的プリフェッチ技術は、いわゆる階層的zバッファの使用に非常に適しており、次に一例が説明される。図5及び6は、本開示の他の実施形態を示す機能ブロック図であり、図6は、図5に示される深さ試験ブロック504の動作を説明するための機能ブロック図である。図5には、コマンドエンジン501、三角形セットアップブロック502、画素シェーディングブロック503、示されていない階層的zバッファを含む深さ試験ブロック504、デプスバッファを含むメモリシステム505、及び残りのパイプラインブロック506が示されている。動作上は、コマンドエンジン501からの三角形が三角形セットアップブロック502に適用される。三角形セットアップブロックは、対応する深さ係数、幾何データ及び属性係数を出力し、これらはすべて画素シェーディングブロック503に適用される。次に、画素属性及び画素アドレスは、コマンドエンジン501からの三角形バウンディングボックスデータ、及び三角形セットアップブロック502からの深さ係数とともに、画素シェーディングブロック503によって深さ試験ブロック504に供給される。次に、深さ試験ブロック504は、処理された画素及びキャッシュメモリ示されていないに格納された深さ値に関する深さ試験を行う。好ましいことに、深さ値は、深さ試験が実際に実施される前に予測的にメモリシステム505から取り出されてキャッシュメモリに格納される。処理された画素は、深さ試験の結果捨てられるか又は画素アドレス及び画素属性の形で残りのパイプラインブロック506に送信される。既述のように、図6は、図5に示されている深さ試験ブロック504の動作を説明するための機能ブロック図である。図6に示されるように、この例の深さ試験ブロックは、一般的には、タイルインデックス予測器601と、タイルインデックス生成器602と、深さ内挿器603と、タイル試験ブロック604と、画素試験ブロック607と、属性バッファ608と、デプスキャッシュ609と、を含む。属性バッファ608は、パイプラインを通って入ってきた画素の画素属性を格納するために用いられる。深さブロックは、パイプラインであり、属性バッファ608は、パイプラインと一致する。後述されるように、discardpixel信号は、パイプライン621内を流れる画素に関する有効な消去又はクリア信号である。タイルインデックス予測器601は、バウンディングボックス情報boundingboxを利用して、処理された三角形によって占められているタイルを示す一連のタイルインデックスを予測的に生成する。図3に関連して既述されるように、メモリ帯域幅効率は、処理された三角形に関するタイルの予測的キャッシングによって向上される。プリフェッチ論理610は、タイルインデックス予測器601からのタイルインデックスを利用してデプスキャッシュ609のキャッシュ読み取りブロック612を制御する。キャッシュ読み取りブロック612の動作はのちに説明される。しかしながら、プリフェッチ論理ブロック610は、後述される画素試験ブロックからののちに要求された画素がキャッシュRAM内に存在する可能性がより高くなるようにキャッシュ読み取りブロック612に対して早期のタイル要求を行う。タイルインデックス生成器602は、タイルインデックス信号tileindexinを入ってきた画素アドレスpixeladdressinから生成する。それ以前に同じタイルインデックスがタイルインデックス予測器610によって予測されていることになるため、インデックス予測器601とタイルインデックス生成器602の間で論理を共有できることに注目すること。深さ内挿器603は、深さ係数zcoefficients及びバウンディングボックス情報boundingboxを用いて、入ってきた画素アドレスpixeladdressinに関する深さ値zinを実際にラスター化する。深さ内挿器603はシェーディングブロックの一部として含むことも可能である図5参照。しかしながら、この例においては、いずれかの所定のタイルに関してこれらの係数のみが格納されている場合はzを圧縮解除するために同じ内挿器を用いることができるため、深さ内挿器603は深さ試験ブロックに実装されている。この点に関して、深さ内挿器はデプスキャッシュブロック609内部にも現れることに注目すること。タイル試験ブロック604は、本質的には階層的z試験ブロックであり、リミットテーブル605及び可視性検査ブロック606とともに構成される。リミットテーブル605は、各画面タイルに関する最遠深さ値z値zmaxfar及び最近深さ値z値zminnearを含む。タイルインデックス生成器602からのtileindexは、リミットテーブル605内へのアドレスとして利用され、その結果、リミットテーブル605は、処理された画素を含んでいるタイルに関する最小深さ値zminnear及び最大深さ値zmaxfarを生成する。次に、タイルの最小深さ値zminnear及び最大深さ値zmaxfarはzinとともに可視性検査ブロック606に適用される。可視性検査ブロック606は、zinをzminnear及びzmaxfarと比較し、比較結果は、3つの可能性のある結果、すなわち、タイルに関してzinはzmaxfarよりも遠い、タイルに関してzinはzminnearよりも近い、又はタイルに関してzinはzmaxfarよりも近いがzminnearよりも遠い、を有する。タイルに関してzinがzmaxfarよりも遠い場合は、属性バッファ608へのdiscardpixel信号の動作によって画素が捨てられる。タイルに関してzinがzminnearよりも近い場合は、画素は可視であり、updatepixel信号のイネーブル化及び図6においてupdatepixeltileindex、updatepixeladdress、updatepixelz、及びupdatepixelzcoefficientsとして示されている信号をキャッシュ書き込みブロック617に送信することによって更新しなければならない。キャッシュ書き込みブロック617は、キャッシュタグ管理を含む。画素を更新時には、キャッシュ書き込みブロック617は、キャッシュRAM619を更新し、外部のメモリシステム620とのデータのコヒーレンスを維持するために機能する。さらに、タイルがキャッシュRAM619又は外部のメモリシステム620内に再格納されるときには、キャッシュ書き込みブロック617は、該タイルの深さ情報pixelzをリミット生成器618にストリーミングする。リミット生成器618は、メモリシステム620内に格納中にタイルのzmaxfar及びzminnearを計算する。次に、updatetile信号がイネーブルにされ、リミットテーブル605を更新するために信号updatetileindex、zmaxfar及びzminnearがタイル試験ブロック604に送信される。前述されるように、キャッシュ書き込みブロック617は、信号updatepixeltileindex、updatepixeladdress、updatepixelz、及びupdatepixelzcoefficientsを受信する。updatepixeltileindex信号は、本質的にはキャッシュブロックインデックス又はキャッシュラインインデックスである。updatepixeladdressは、個々の画素に対処するために利用されるキャッシュアドレスである。updatepixelzは、個々の画素に関する個々の深さ値z値である。updatepixelzcoefficients信号は、z圧縮技術の一部として用いられる係数を含む。すなわち、デプスキャッシュ609の圧縮テーブル611は、いずれのタイルが自己の係数のみを格納されているかを追跡する。該タイルがキャッシュ読み取りブロック612によって見つけられたときには、これらの係数がキャッシュRAM619から読み取られ、深さ内挿器616に渡されて個々の深さ値が復元される。zinがzmaxfarよりも近いがzminnearよりも遠い場合は、画素は、タイルの最小値と最大値の間にある。従って、pixeltestenable信号をイネーブルにすることによって個々の画素試験が行われる。これに応じて、信号requestpixel、requestpixeltileindex及びrequestpixeladdressが画素試験ブロック607によってデプスキャッシュ609に送信され、前に処理された画素の深さ値が要求される。requestpixel信号は、本質的にはキャッシュ読み取りコマンドであり、requestpixeltileindex及びrequestpixeladdressは、それぞれ、タイルアドレス及び画素アドレスである。これらの信号に応答して、キャッシュ読み取りブロック612は、前に処理された画素の要求されたz値を、メモリインタフェース613を介してキャッシュRAM619から取り出す。キャッシュ読み取りブロック612は、キャッシュタグの検査及び管理を含む。要求されたz値は、requestpixelz信号として画素試験ブロック607に供給され、画素試験ブロック607は、処理された画素が可視であるかどうかを決定する。画素が可視でないと決定された場合は、タイル試験ブロック604に関して上述されるようにdiscardpixel信号がイネーブルにされる。画素が可視であると決定された場合は、updatepixel信号がイネーブルにされ、updatepixeltileindex、updatepixeladdress、updatepixelz、及びupdatepixelzcoefficients信号が、タイル試験ブロック604に関して前述されているのと同じように利用される。完全な三角形が完全にタイル内にある場合は該三角形が該タイルに関する最大値及び最小値に基づいて捨てられる他のレベルの階層的zバッファを実装可能であることが注記される。図5及び6の実施形態は、画素タイルの深さ値が格納されてデプスバッファから取り出されるタイル動作モードを利用する。帯域幅効率をさらに向上させるために、画素タイルを代表するデータを圧縮するのが望ましいことがある。本開示の実施形態に従った1つの該z圧縮技術が以下において説明される。この実施形態の説明においては、デプスバッファはタイルモード例えば、4×4画素に分割され、三角形はタイルモードでレンダリングされると想定されている。パイプラインプロセスの初期において、各三角形の画素の深さ値が、該三角形と関連する頂点情報から計算される。典型的には、線形内挿がこの目的のために利用される。従って、zバッファ内において三角形をレンダリングすることによって更新された場所にタイルが対応する場合は、該タイル内の深さ値は、以下のような線形関数として表すことができる。ZAzxBzyCzここで、x及びyは、4×4タイル内の各画素の横座標及び縦座標を表す。タイルの左上の画素の深さ値に、Az及びBzの値を与えることによって、タイルの残りの画素は、以下の方程式を内挿することによって得ることができる。ZijAziBzjZ00従って、タイルが圧縮可能である場合は、デプスバッファへの16個のすべての画素の深さ値を更新する代わりに、Z00、Az及びBzを更新するだけでよい。このことは、Az及びBzがZ00と同じデータ精度を有すると想定した場合は正規のタイルの情報のちょうど3/16である。同じ圧縮されたタイルがzバッファから再び読み取られるときには、Z00、Az及びBzを読み取ること及び上記の公式に基づいて圧縮解除機能を実行することのみを行うだけでタイル全体の深さ値を得ることができる。図7に示されるように、タイルは、三角形内に完全に含まれている場合のみに圧縮することができる。示されるように、タイルAは圧縮可能であり、タイルB及びCは、三角形の境界を越えているため圧縮できない。タイルが三角形内に完全に入っているかどうかを決定することは、通常は、タイルの4つのすべての角画素が三角形の内部にあるかどうかを検査するだけで十分である。すべてのタイルが圧縮可能なわけではないため、特定のタイルブロックがデプスバッファ内において圧縮されているかどうかを示すことが可能な1つの配列のフラグ1つのタイル当たり1ビットを格納するためにオンチップメモリを利用することができる。タイルがデプスバッファから読み取られるときには、データの圧縮解除が必要であるかどうかを決定するために対応する圧縮フラグが検査される。デプスバッファへのタイルが更新中であるときで、該タイルが圧縮可能である場合は、圧縮されたデータがデプスバッファに書き込まれて対応する圧縮フラグが設定される。図及び明細書においては典型的実施形態が開示されており、さらに特定の例が示されているが、これらの例は一般的であってさらに限定することを目的としてではなく説明を目的として用いられている。従って、本開示の適用範囲は、これらの典型的実施形態によってではなく添付された請求項によって解釈されるべきであるということが理解されるべきである。