"複数のフリップフロップ回路を備える半導体集積回路であって、前記半導体集積回路が通常動作モードである際に、前記複数のフリップフロップ回路の少なくとも1つを別フリップフロップ回路として当該別フリップフロップ回路に印加されるクロック信号を停止するクロック停止手段と、前記クロック停止手段によって前記別フリップフロップ回路へのクロック信号が停止されると、前記別フリップフロップ回路において、前記クロック信号が停止された状態における前記別フリップフロップ回路のドレイン-グランド間容量よりもその容量を増加させる容量増加手段とを有することを特徴とする半導体集積回路。複数のフリップフロップ回路を備え、該フリップフロップ回路がPMOSおよびNMOSで構成された半導体集積回路であって、前記半導体集積回路が通常動作モードである際に、前記複数のフリップフロップ回路の少なくとも1つを別フリップフロップ回路として当該別フリップフロップ回路に印加されるクロック信号を停止するクロック停止手段と、前記クロック停止手段によって前記別フリップフロップ回路へのクロック信号が停止されると、前記別フリップフロップ回路において、オンさせるPMOSの数を、前記別フリップフロップ回路が備えるNMOSの数よりも多くする制御手段とを有することを特徴とする半導体集積回路。前記別フリップフロップ回路は、PMOSおよびNMOSで構成され、前記クロック信号に応じてオン又はオフするアナログスイッチを有し、前記制御手段は前記クロック停止手段によって前記別フリップフロップ回路へのクロック信号が停止されると、前記別フリップフロップ回路において、前記アナログスイッチのPMOSの全てをオンとすることを特徴とする請求項2に記載の半導体集積回路複数のフリップフロップ回路を備え、前記フリップフロップ回路が第1の出力端子と前記第1の出力端子から出力される信号が反転された信号を出力する第2の出力端子とを備えるとともに、前記第1および前記第2の出力端子の前段にそれぞれPMOSおよびNMOSで構成されたインバータが配置された半導体集積回路であって、前記インバータではPMOSにドレイン電圧が印加され、NMOSにソース電圧が印加されており、前記半導体集積回路が通常動作モードである際に、前記複数のフリップフロップ回路の少なくとも1つを別フリップフロップ回路として当該別フリップフロップ回路に印加されるクロック信号を停止するクロック停止手段と、前記クロック停止手段によって前記別フリップフロップ回路へのクロック信号が停止されると、前記別フリップフロップ回路において、前記第1および前記第2の出力端子の前段に備えられたインバータにおいてPMOSを同時にオンする制御手段を有することを特徴とする半導体集積回路。前記フリップフロップ回路はPMOSおよびNMOSで構成されており、前記制御手段は、前記クロック停止手段によって前記別フリップフロップ回路へのクロック信号が停止されると、前記別フリップフロップ回路において、オンさせるPMOSの数を、前記別フリップフロップ回路が備えるNMOSの数よりも多くすることを特徴とする請求項4に記載の半導体集積回路。前記別フリップフロップ回路は、PMOSおよびNMOSで構成され、前記クロック信号に応じてオン又はオフするアナログスイッチを有し、前記制御手段は前記クロック停止手段によって前記別フリップフロップ回路へのクロック信号が停止されると、前記別フリップフロップ回路において、前記アナログスイッチのPMOSの全てをオンとすることを特徴とする請求項5に記載の半導体集積回路。前記別フリップフロップ回路は通常動作モードの際に使用されない冗長回路であることを特徴とする請求項1~6のいずれか1項に記載の半導体集積回路。前記クロック停止手段は前記冗長回路も含めて前記フリップフロップ回路をテストするスキャンテストの際、前記冗長回路に前記クロック信号を供給することを特徴とする請求項7に記載の半導体集積回路。ところで、上述のような回路修正を、ASICのレイアウト上で実現するためには、マスクの設計変更が必要となる。そして、上述のように、冗長回路を用いて回路修正を行う場合には、接続の変更のみで回路修正を実現できるため、配線層で必要となる最小限のフォトマスクの修正のみを行えばよい。この場合、修正箇所に近接する冗長回路を用いて回路修正を行えば、動作タイミングの問題が生じない。しかしながら、ECOセルとして使用されるDFFが修正箇所に近接した位置になく、しかも必要とする個数のDFFが存在しない場合には、回路修正に制限が生じるばかりでなく、所要の動作タイミングが満たせなくなる。加えて、ASICの製造プロセスに用いるプロセス用露光マスクの数が増加してコストが増加してしまう。この点をなるべく改善するため、図14で説明したように、ASICの設計に当たっては、多数のECOセルをレイアウト領域に均等に配置するようにしている。一方、多数のECOセルをレイアウト領域に均等に配置すれば、上述のようなリスクは低減できるものの、新たに次のような問題が生じる。例えば、図16で説明したように、回路修正仕様修正が行われる場合には均等配置は都合がよいものの、回路修正が行われなければ、ECOセルがAISC上に配置された状態となる。この場合に、例えば、図15に示す回路構成であると、ECOセルであるDFF3-3にもクロックが供給されて、消費電力が増大するばかりでなく、ノイズが増大等の問題が生じる。このような不具合は、クロックを使用しない場合にクロックゲートでクロックを切断し、クロックを使用するときにクロックをイネーブルとする回路にも共通に生じる。つまり、大規模ASICでは、発熱を押さえるため動作状態における消費電力を低減する必要がある。さらに、ノイズがASICで発生することを極力押さえる必要がある。従って、本発明の目的は、消費電力を低減するとともに、ノイズの発生を低減することのできる半導体集積回路を提供することにある。上記の目的を達成するため、本発明による半導体集積回路は、複数のフリップフロップ回路を備える半導体集積回路であって、前記半導体集積回路が通常動作モードである際に、前記複数のフリップフロップ回路の少なくとも1つを別フリップフロップ回路として当該別フリップフロップ回路に印加されるクロック信号を停止するクロック停止手段と、前記クロック停止手段によって前記別フリップフロップ回路へのクロック信号が停止されると、前記別フリップフロップ回路において、前記クロック信号が停止された状態における前記別フリップフロップ回路のドレイン-グランド間容量よりもその容量を増加させる容量増加手段とを有することを特徴とする。本発明による半導体集積回路は、複数のフリップフロップ回路を備え、該フリップフロップ回路がPMOSおよびNMOSで構成された半導体集積回路であって、前記半導体集積回路が通常動作モードである際に、前記複数のフリップフロップ回路の少なくとも1つを別フリップフロップ回路として当該別フリップフロップ回路に印加されるクロック信号を停止するクロック停止手段と、前記クロック停止手段によって前記別フリップフロップ回路へのクロック信号が停止されると、前記別フリップフロップ回路において、オンさせるPMOSの数を、前記別フリップフロップ回路が備えるNMOSの数よりも多くする制御手段とを有することを特徴とする。また、本発明による半導体集積回路は、複数のフリップフロップ回路を備え、前記フリップフロップ回路が第1の出力端子と前記第1の出力端子から出力される信号が反転された信号を出力する第2の出力端子とを備えるとともに、前記第1および前記第2の出力端子の前段にそれぞれPMOSおよびNMOSで構成されたインバータが配置された半導体集積回路であって、前記インバータではPMOSにドレイン電圧が印加され、NMOSにソース電圧が印加されており、前記半導体集積回路が通常動作モードである際に、前記複数のフリップフロップ回路の少なくとも1つを別フリップフロップ回路として当該別フリップフロップ回路に印加されるクロック信号を停止するクロック停止手段と、前記クロック停止手段によって前記別フリップフロップ回路へのクロック信号が停止されると、前記別フリップフロップ回路において、前記第1および前記第2の出力端子の前段に備えられたインバータにおいてPMOSを同時にオンする制御手段を有することを特徴とする。本発明によれば、フリップフロップ回路を備える半導体集積回路において、消費電力を低減するとともにノイズの発生を低減することができるという効果がある。以下、本発明の実施の形態による半導体集積回路の一例について図面を参照して説明する。図1は、本発明の実施の形態による半導体集積回路の一例を示す図である。図1において、前述の図15で説明した半導体集積回路ここでは、ASICと同一の構成要素については同一の参照番号を付し説明を省略する。図1に示す半導体集積回路は、複数のDFFフリップフロップ回路を有している。新たに2入力ANDゲート1が備えられるとともに、DFFフリップフロップ回路3-3に容量増加制御端子10が備えられている。そして、容量増加制御端子10はSCAN_TEST端子3-12に接続されている。また、ANDゲート1の入力端子はそれぞれSCAN_TEST入力端子3-12およびCLK端子3-11に接続されている。ANDゲート1の出力端子はDFF3-3のクロック入力端子に接続されている。図1において、通常動作モードにおいては、SCAN_TEST入力端子3-12はLローレベルとなる。この結果、ANDゲート1の入力端子の一方はLとなって、ANDゲート1の出力はLとなる。よって、ECOセル別フリップフロップ回路又は冗長回路であるDFF3-3に対するクロック供給は停止することになる。スキャンテストの際には、SCAN_TEST入力端子3-12がHとなる。この結果、ANDゲート1に入力されるクロック信号がDFF3-3のクロック入力端子に供給されることになる。これによって、DFF3-3はスキャンテストを実行可能な状態となる。図2は、図1に示す半導体集積回路においてECOセルであるDFF3-3を用いた修正回路の一例を示す図である。ここで、ECOセルとして使用されるDFF3-3を用いて回路修正を行ったとする。この場合、ANDゲート1および容量増加制御端子10以外については、図16で説明した修正と同様であるので説明を省略する。回路修正の際には、SCAN_TEST端子3-12とANDゲート1の一方の入力端子とを接続する配線を、符号2で示す部分で切断する。そして、この一方の入力端子を、符号3の部分で電源電圧VDDドレイン電圧:DrainVoltageに接続する。これによって、ANDゲート1はAND回路として機能しなくなる。その結果、DFF3-3のクロック入力端子には、常にCLK入力端子3-11からクロック信号が入力される。この際、容量増加制御端子10にはHが印加されて、DFF3-3は正常動作が可能となる。図2に示すように、符号2で示す部分においてANDゲート1の入力端子を切断して、当該入力端子に電源電圧VDDを印加する配線変更は、マスクの最小限の変更で行うことができる。ところで、通常、上述のようにECOセルを修正に用いる確率は非常に小さく、ASICが回路修正を行うことなく動作する場合には,ECOセルは不要となって、そのままASIC上に残される。この場合には、常にSCAN_TEST端子はLに固定される。これによって、ANDゲート1からクロック信号がDFF3-3のクロック端子に供給されることがない。さらに、SCAN_TEST入力端子3-12から容量増加制御端子10に対してLが印加されるため、DFF3-1は単にクロックが停止されたDFF3-3に比べて電源電圧VDDとGNDとの間の容量ドレイン-グランド間容量が増加した状態となる。図3は、図1に示すECOセルであるDFF3-3の一例を示す図である。図3において、CMOSで構成されたDFFについては、前掲の非特許文献3のP72~P78に記載されているので、ここでは、詳細な動作説明は省略する。図示の電送ゲート1、4、5、および8の各々はアナログスイッチである。DFF3-3は2入力端子のNANDゲート2、3、6、および7、インバータ9および12~15、そして、NORゲート10及び11を備えている。電送ゲート1および4とNANDゲート2および3とによって前段のラッチマスター部のラッチが構成される。また、電送ゲート5および8とNANDゲート6および7とから後段のラッチスレーブ分周回路のラッチが構成される。電送ゲート1、4、5、8の各々の第1のクロック入力端子CKはNOR11の出力端子が接続され、その第2のクロック入力端子CKBはNOR10の出力端子に接続されている。クロック入力端子CLKはNOR10の一方の入力端子に接続され、テスト入力端子X_TESTはインバータ9の入力端子とNANDゲート2、3、6、および7の一方の入力端子とに接続される。そして、インバータ9の出力端子はNORゲート10の一方の入力端子に接続されるとともに、NORゲート11の一方の入力端子に接続される。NORゲート10の出力端子は、NORゲート11の他方の入力端子に接続されている。電送デート1の入力端子は、DFF3-3のデータ反転信号の入力端子に接続されDB端子、電送ゲート1の出力端子はNANDゲート2の一方の入力端子と電送ゲート4の入出力端子に接続される。NANDゲート2の出力端子は、NANDゲート3の他方の入力端子と電送ゲート5の入出力端子に接続され、NANDゲート3の出力端子が4の入出力端子に接続される。電送ゲート5の他方の入出力端子はNANDゲート6の一方の入力端子に接続されるとともに、電送ゲート8の一方の入出力端子に接続される。NANDゲート6の出力端子はNANDゲート7の一方の入力端子とインバータ12の入力端子に接続される。NANDゲート7の出力端子は電送ゲート8の入出力端子とインバータ14の入力端子に接続される。インバータ14の出力端子はインバータ15の入力端子に接続され、インバータ12の出力端子はインバータ13の入力端子に接続される。そして、インバータ13の出力端子はQB端子第2の出力端子に接続され、インバータ15の出力端子はQ出力端子第1の出力端子に接続される。図3に示すDFF3-3では、テスト端子X_TESTがHの場合に、DFFとして動作する。そして、クロック信号の立ち上がりでDB端子に入力された信号がNANDゲート2、3、および4で構成されるラッチ回路にラッチされる。この状態では、電送ゲート4および5がオンとなっているので、マスター部でラッチされたデータがQ端子およびQB端子に出力される。テスト端子X_TESTがHとなってクロック信号が立ち下がると、電送ゲート1および8がオンとなって、電送ゲート4および5がオフとなる。このため、前回のクロック信号の立ち上がりにおいてマスター部でラッチされたデータが、NANDゲート6および7と電送ゲート8で構成されるスレーブ部でラッチされてDFFとして動作する。次に、テスト端子X_TESTがLで、かつ回路修正にDFF3-3セルを用いない場合のDFF3-3の動作について説明する。いま、テスト端子X_TESTがLになると、DFF3-3はセットリセット信号が同時に入力された状態になり、かつCK端子およびCKB端子がLとなるので、電送ゲート1、4、5、および8のPCHPチャネルが全てがオンとなる状態に設定される.この際、DFF3-3のQ端子およびQB端子の出力は1に設定されるように制御されて、インバータ13および15はPCHがオンの状態となる。シリコン基板Si上におけるCMOSComplementaryMetalOxideSemiconductorの設計において、PMOSpositivechannelMetalOxideSemiconductorのホール移動度とNMOSnegativechannelMetalOxideSemiconductorの電子移動度と比較すると、NMOSの電子移動度μn=500cm2/VS以上であるのに対して、PMOSのホール移動度μp=200cm2/VS程度の表面移動度である。従って、同一の大きさのデメンジョンでCMOSを構成すると、PMOSの方がNMOSよりもオン抵抗が大きくなって、ドライブ能力のバランスが取れなくなる場合が増加する。このため、インバータ12~15の各々はPMOSおよびNMOSによる出力のドライブ能力を合わせるため、PMOSのゲート幅WをNMOSのゲート幅Wの3倍程度大きくする。図4は、図3に示すインバータ12~15の各々の構造の一例を示す平面図である。また、図5は図3に示すインバータ12~15における容量を説明するための断面図である。図4及び図5において、ゲートに電源電圧VDDが印加されている場合、NMOSがオンとなってPMOSはオフとなる。そして、インバータにおいてNMOSのゲート-ソース容量が等価的にCMOSの電源電圧VDDおよびGND間の等価容量となる。ゲートに電源電圧VSSソース電圧:SourceVoltageが印加されている場合、NMOSがオフとなって、PMOSはオンとなる。そして、インバータにおいてPMOSのゲート-ソース間容量が等価的にCMOSの電源電圧VDDおよびGND間の等価容量となる。前掲の非特許文献2によれば、ドレイン-ソース間電圧=VDS=0Vで、VGSゲート-ソース間電圧が閾値電圧VTHthresholdvoltageより十分大である場合に、ゲート-ソース容量CGSおよびゲート-ドレイン容量CGDsはそれぞれ近似的に式2および3で表される。CGS=1/2C0C0=CoxWL2CGD=1/2C03なお、Coxは酸化膜容量を表す。CMOSの場合、その容量は、ゲートのチャンネル長Lとゲート幅Wとの積に比例するので、PMOSのゲート幅WをNMOSのゲート幅Wの3倍程度に、デメンジョン設計するCMOSインバータにおいては、ドレイン-ソース間電圧=VDS=0Vで、ゲート-ソース間電圧VGSが閾値電圧VTHより十分大の場合、PMOSがオンとなれば、NMOSがオンした場合よりも3倍VDD-GND間容量が増加する。このようなインバータをDFF3-1の動作に用いず、スタンバイ状態に保ちたい場合にはゲート入力をVDD又はGNDに固定したい場合、PMOSがオンした場合の方がVDD-GND間容量が増加する。図6は、図3に示すNORゲートおよび電送ゲートの等価回路を示す図である。そして、図6aはNORゲートを示す図であり、図6bは電送ゲートを示す図である。また、図7は、図3に示すNANDゲートおよびインバータの等価回路を示す図である。そして、図7aはNANDゲートを示す図であり、図7bはインバータを示す図である。図6aに示すNORゲートはNMOS8―10および8-11とPMOS8-12および8-13とを有している。そして、NMOS8-10および8-11は並列に接続され、そのソースはGNDに接続され、ドレインは出力端子OUTに接続される。一方、PMOS8-12および8-13は直列に接続され、PMOS8-13のソースが電源電圧VDDに接続され、PMOS8-13のドレインがPMOS8-12のソースに接続される。また、PMOS8-12のドレインは出力端子OUTに接続される。PMOS8-13およびNMOS8-11のゲートは入力端子IN1に接続され、PMOS8-12およびNMOS8-10のゲートは入力端子IN2に接続される。図示の例では、NMOS8-10および8-11において、ゲートのチャンネル長Lおよびゲート幅Wはそれぞれ0.2μmおよび0.3μmである。また、PMOS8-12および8-13においては、L=0.2μm、W=1.0μmである。図6bに示す電送ゲートアナログスイッチは、NMOS8―15およびPMOS8-14を有している。そして、NMOS8―15およびPMOS8-14のソースおよびドレインに相当する端子が並列に接続され、その一方は入力端子IN1に接続され、他方は出力端子OUTに接続される。PMOS8-14のサブストレート基板は電源電圧VDDに接続され、NMOS8-15のサブストレートは電源電圧VSSに接続されている。PMOS8-14のゲートはクロック信号CKBが入力され、NMOS8-15のゲートにはクロック信号CKBと逆相のクロック信号CKが入力される。なお、図6bに示す例では、PMOS8-14において、W=1μm、L=0.2μmである。また、NMOS8-15においては、W=0.3μm、L=0.2μmである。図7aに示すNANDゲートはNMOS8―16および8-17とPMOS8-18および8-19とを有している。PMOS8-18および8-19は並列に接続され、そのソースは電源電圧VDDに接続される。また、PMOS8-18および8-19のドレインは出力端子OUTに接続される。NMOS8-16および8-17は直列に接続され、NMOS8-16のソースがGNDに接続される。NMOS8-16のドレインはNMOS8-17のソースに接続され、NMOS8-17のドレインが出力端子OUTに接続される。PMOS8-18およびNMOS8-17のゲートは入力端子IN1に接続され、PMOS8-19およびNMOS8-16のゲートが入力端子IN2に接続される。なお、図7aに示す例では、PMOS8-18および8-19の各々において、W=1μm、L=0.2μmである。また、NMOS8―16および8-17の各々においては、W=1μm、L=0.2μmである。図7bに示すインバータは、NMOS8―20およびPMOS8-21を有している。NMOS8―20およびPMOS8-21は直列に接続され、NMOS8―20のソースは電源電圧VSSに接続され、そのドレインは出力端子OUTに接続される。PMOS8―21のソースは電源電圧VDDに接続され、そのドレインは出力端子OUTに接続される。さらに、NMOS8―20およびPMOS8-21のゲートは入力端子INに接続される。なお、図7bに示す例では、NMOS8-20において、W=0.3μm、L=0.2μmである。また、PMOS8-21においては、W=1.0μm、L=0.2μmである。例えば、図6aに示すNORゲートにおいて、PMOS8-12および8-13は直列に接続されるが、直列接続であると当該パスの抵抗成分からなるインピーダンスが増大する。このため、抵抗成分を小さくするために、ゲート幅Wを大きくするように設計する必要がある。つまり、PMOS8-12および8-13の直列接続に起因する遅延が増大しないようにするため、PMOS8-12および8-13のゲート幅WをNMOS8-10および8-11のゲート幅Wよりも大きくする必要がある。一方、図7aに示すNANDゲートでは、NMOS8-16および8-17が直列に接続されており、同一のチャンネル長およびゲート幅Wであれば、NMOS8-16および8-17の方がPMOS8-18および8-19よりもドライブ能力が3倍程度大きい。このため、NMOS8-16および8-17とPMOS8-18および8-19を同一の値で設計しても問題は生じない。図6bに示す電送ゲートでは、そのオン抵抗の電圧依存性を小さくするため、PMOS8-14のゲート幅WをNMOS8-15のゲートWよりも3倍程度に大きく設定する。同様に、図7bに示すインバータでは、ドライブ能力を合わせるため、PMOS8-21のゲート幅WをNMOS8-20のゲート幅Wよりも3倍程度大きく設定する。これらのデメンジョンはDFF等の小さなセルであれば同一の値が用いられるが、ECOセルのように修正用のセルであれば、当該ECOセルの出力先は離れた箇所に位置することもある。この場合、ECOセルであるDFFの出力端子QおよびQB側に備えられたインバータ出力インバータのドライブ能力を他の素子よりも大きくする。例えば、出力インバータにおいては、PMOSについてゲート幅Wを3.0μm、チャンネル長Lを0.2μmとし、NMOSについてゲート幅を1.0μm、チャンネル長Lを0.2μmとすれば、ドライブ能力を3倍にすることができる。なお、NANDゲートを除いて、他のゲートにおいてはPMOSをオンとすれば他のゲートにおけるVDDおよびVSS間の容量を増やすことができる。図8は、図6および図7に各ゲートを図3に示すDFF3-3に適用した回路を示す図である。図8において、電送ゲートアナログスイッチ1、4、5、および8の各々には図6bに示すアナログスイッチが用いられる。NANDゲート2、3、6、および7の各々には図7aに示すNANDゲートが用いられる。NORゲート10および11の各々には図6aに示すNORゲートが用いられる。インバータ9、12、13、14、および15の各々には、図7bに示すインバータが用いられる。図8に示すように、テスト端子X_TESTから順次NANDゲート2、3、6、および7に接続する際には、図7aに示す入力端子IN1が用いられる。さらに、インバータ9の出力端子とNORゲート10および11とを接続する際には、図6aに示す入力端子IN1が用いられる。チャンネル長Lおよびゲート幅Wに関しては、インバータ13および15を除いて、図6および図7で説明したチャンネル長Lおよびゲート幅Wが設定される。テスト端子X_TESTがHであると、図8に示す回路はDFFとして動作することは明らかであるので説明を省略する。ここでは、テスト端子X_TESTがLである場合のVSSとVDDとの間の容量について説明する。前述したように、電送ゲートアナログスイッチ1、4、5、および8においてはPMOSがオンとなる。つまり、DB端子の入力信号がHであると、電送ゲート1、4、5、および8においてその入出力端子はHとなり、PMOSのゲートがLとなってPMOSはオンとなる。NANDゲート2、3、6、および7においては、PMOSの1つがオンとなって、当該オンしたPMOSと同一のデメンジョンであるNMOSもオンとなる。NORゲート10および11ではその入力端子IN2にHが印加されるので、NMOSがオンとなる。さらに、NORゲート10および11のいずれかのPMOSがオンとなる。このことはNANDゲートのPMOSがすべてオンと等価である。また、インバータ9のPMOSもオンとなる。図9は、セットおよびリセット機能を備えないDFFの一例を示す図である。ところで、上述のような制御を行わず、セットおよびリセット機能を備えないDFFでは、図3に示すNANDゲート2、3、6、および7とNORゲート10および11は、図9に示すように全てインバータ11-2、11-3、11-6、11-7、11-10、および11-11となって、クロック信号CLKが停止している場合、電源間に付加されてオンとなっているMOSPMOS又はNMOSの電源間容量は1/2以下となってしまう。続いて、出力端子であるQ端子およびQB端子について説明する。DFF3-3がECOセルであると、Q端子およびQB端子について配線の接続変更が長距離であると配線の接続変更によるドライブ能力が必要となる場合が生じる。このため,配線の接続変更が短距離である場合にECOセルのドライブに備えられたPMOSおよびNMOSのデメンジョンに対して、2倍以上にドライブ能力を増やす必要がある。このため、インバータ13および15では、PMOS8-21においてゲート幅W/L=2.0μ/0.2μとして、ゲート幅Wを2μm以上とすることが望ましい。いま、テスト端子X_TESTがLであると、インバータ12および14の入力端子はHレベルとなる。その結果、インバータ13および15の入力端子はともにLレベルとなる。これによって、PMOSのゲート幅Wが大きいインバータ13および15をともにオンとする状態に設定できることが分かる。このように、DFFの電源間の容量を増やすためには、非同期のセットおよびリセット機能を有するDFFを用いて、かつQ端子およびQB端子のセットおよびリセット優先機能を備えないようにすることが望ましい。図10は、本発明の実施の形態による半導体集積回路の他の例を示す図である。図10に示す例は、ECOセルの代わりにクロックドゲートを用いて制御を行うブロックを有するASICである。一般に、クロックドゲートを含む回路においては、回路を停止する際にはクロック端子に供給するクロックを停止して回路の停止を行う。但し、電源間の容量の増大を制御する必要がある。図10において、図示のASICは2つのモジュール12-1および12-2を有している。なお、モジュール12-1および12-2は互いに異なるモジュールである。モジュール12-1および12-2の各々はクロックが入力されるクロック端子CLKを有している。リセット端子RSTXはモジュールをイニシャライズするための端子であり、入力端子INには信号が入力される。また、出力端子OUTからは信号が出力される。なお、モジュール12-2には、制御信号が入力される制御入力端子CTRLが備えられている。モジュール12-1のクロック端子CLKはCLK入力端子12-8に接続され、リセット端子RSTXはRSTX入力端子12-6に接続される。また、出力端子OUTはOUT_CNT1出力端子12-4に接続され、入力端子INはIN1入力端子12-9に接続される。モジュール12-2のクロックCLKは2入力ANDゲート12-3の出力端子に接続され、リセット端子RSTXはRSTX入力端子12-6に接続される。また、出力端子OUTはOUT_CNT1出力端子12-4に接続され、入力端子INはIN2入力端子12-10に接続される。制御入力端子CTRLはCLK_CTRL入力端子12-7に接続されるとともに、ANDゲート12-3の一方の入力端子に接続され、ANDゲート12-3の他方の入力端子はCLK入力端子12-8に接続される。図10には示されていないが、モジュール12-1および12-2の各々にはDFFが備えられている。図11は、図10に示すモジュール12-1に備えられたDFFの一例を示す図である。また、図12は、図10に示すモジュール12-2に備えられたDFFの一例を示す図である。図11に示すDFFは制御用DFFであって非同期リセット機能付きのDFFである。なお、図11において、図3および図9に示すDFFと同一の構成要素については同一の参照番号が付されている。図11に示すDFFでは、図3に示すNANDゲート2および7が、図9に示すインバータ11-2および11-7で置き換えられている。また、インバータ9、12、および13は存在しない。そして、NORゲート10および11はインバータ11-10および11-11で置き換えられている。ここで、図12に示すDFFについては説明する。なお、図12において図3に示すDFFと同一の構成要素については同一の参照番号を付して説明を省略する。図12に示すDFFでは、テスト端子X_TESTの代わりにクロック制御端子CLK_CTLが用いられる。また、2入力NANDゲート3および6の代わりに、3入力NANDゲート13-3および13-6が用いられる。そして、NANDゲート13-3および13-6の入力端子にはリセット端子RSTXからリセット信号が与えられる。いま、クロック制御端子CLK_CTRLがLであると、図10に示すモジュール12-1のみが動作するモードとなる。そして、リセット端子RSTXがLであると、モジュール12-1はリセット状態となって、リセット端子RSTXがHになった後、クロック端子CLKから与えられるクロック信号に同期してモジュール12-1が動作する。この場合、リセット端子RSTXがLであってもHであっても、クロック信号が入力される都度、モジュール12-1を構成するDFFのクロック入力端子にはクロック信号が入力されて、クロック信号の立ちあがりの都度スイッチング電流が流れる。一方、モジュール12-2は、待機の際にはクロック制御端子CLK_CTRLをLにすれば、モジュール12-2に与えられたクロック信号がNANDゲート12-3で遮断される。これによって、モジュール12-2にクロック信号が印加されないように制御するととともに、モジュール12-2の制御入力CTRLに、クロック制御端子CLK_CTRLから直接入力されるLの信号によってDFFのクロック制御端子CLK_CTLを制御する。クロック制御端子CLK_CTRLがLであると、DFFのクロック制御端子CLK_CTLはLの信号が入力されるので、リセットRSTXがLであってもHであっても、電送ゲートアナログスイッチ1、4、5、および8のPMOSがオンとなる。図13は、図12に示す3入力NANDゲート13-3および13-6の構造を示す図である。図13に示すPMOSおよびNMOSの各々は、W/L=1.2μ/0.2μであり、クロック制御端子CLK_CTRLがLである際、NANDゲート2および7を構成MOSPMOS又はNMOSが多くオンするように、Hレベルとなるアナログスイッチが接続される入力端子を、最もGND側に配置されるNMOSに接続するように、入力端子IN3に接続する。これによって、クロック制御CLK_CTRLがLのとき、モジュール12-2はクロック信号が停止すると、VDDおよびGND間の静電容量が大きくなる。上述のように、本発明の実施の形態では、通常動作モードにおけるDFFのVDD-GND間の容量よりも、クロック信号を停止した際のVDD-GND間の容量を増加するようにしたので、ASICにおける不要電力を削減して、さらにノイズの発生も低減することができる。また、上述の実施の形態では、DFFに印加されるクロック信号を停止した際には、当該DFFにおいて、オンするPMOSの数をNMOSの数より多くするようにしたので、さらにノイズを低減することができる。加えて、クロック信号が停止されたDFFでは、QおよびQバー出力の前段に位置するインバータにおいてPMOSを同時にオンするようにしたので、これによっても、ノイズをさらに低減することができる。さらに、本発明の実施の形態では、クロック信号を停止したDFFにおいて、オンするPMOSの数をNMOSの数より多くするようにしたので、電源間容量を増大することができる。また、上述の実施の形態では、クロック信号が停止されたDFFにおいて、アナログスイッチを構成するPMOSの全てをオンとするようにしたので、これによっても電源間容量を増大することができる。なお、上述の説明から明らかなように、本発明の実施の形態による半導体集積回路はクロック停止手段、容量増加手段、および制御手段を備えることになる。以上、本発明について実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではなく、この発明の要旨を逸脱しない範囲の様々な形態も本発明に含まれる。"