"以下を含む半導体集積回路装置:a第1の主面を有する半絶縁性化合物半導体基板;b前記半絶縁性化合物半導体基板の前記第1の主面上に設けられたトランジスタ領域および非トランジスタ領域;c前記トランジスタ領域内において、前記半絶縁性化合物半導体基板の前記第1の主面上に設けられた第1の導電性エピタキシ化合物半導体膜;d前記非トランジスタ領域内において、前記半絶縁性化合物半導体基板上に設けられた第1の絶縁膜;e前記非トランジスタ領域内において、前記第1の絶縁膜の上層に設けられた外部電極パッド;f前記非トランジスタ領域内において、前記外部電極パッドおよび前記半絶縁性化合物半導体基板に電気的に接続された第1のメタル基板コンタクト部;g前記非トランジスタ領域に設けられ、第1のキャパシタ電極および第2のキャパシタ電極を有するMIMキャパシタ、ここで、1前記非トランジスタ領域内において、前記第1のキャパシタ電極は、前記外部電極パッドに電気的に接続されており、2前記非トランジスタ領域内において、前記第2のキャパシタ電極は、前記半絶縁性化合物半導体基板に電気的に接続されている。前記1項の半導体集積回路装置において、更に以下を含む:h前記非トランジスタ領域内であって、前記半絶縁性化合物半導体基板の前記第1の主面上であって、前記第1の絶縁膜よりも下層に設けられ、前記半絶縁性化合物半導体基板よりも抵抗率が低い半絶縁性表面層。前記2項の半導体集積回路装置において、前記第1のメタル基板コンタクト部または、前記第2のキャパシタ電極は、前記半絶縁性表面層を介して、前記半絶縁性化合物半導体基板に電気的に接続されている。前記2項の半導体集積回路装置において、前記第1のメタル基板コンタクト部または、前記第2のキャパシタ電極は、前記半絶縁性化合物半導体基板の前記第1の主面上に設けられた第2の導電性エピタキシ化合物半導体膜を介して、前記半絶縁性化合物半導体基板に電気的に接続されている。前記1項の半導体集積回路装置において、前記第1のメタル基板コンタクト部または、前記第2のキャパシタ電極は、半導電性膜又は導電性膜を介することなく前記半絶縁性化合物半導体基板に電気的に接続されている。前記2項の半導体集積回路装置において、前記第2のキャパシタ電極は、前記第1の絶縁膜の上層に設けられている。前記2項の半導体集積回路装置において、前記第1のメタル基板コンタクト部は、前記外部電極パッドの直下に設けられている。前記2項の半導体集積回路装置において、前記第2のキャパシタ電極は、前記MIMキャパシタの下部電極である。前記2項の半導体集積回路装置において、前記第1のキャパシタ電極は、前記MIMキャパシタの下部電極である。前記2項の半導体集積回路装置において、前記第2のキャパシタ電極は、HBTのコレクタ端子またはベース端子に電気的に接続されている。前記2項の半導体集積回路装置において、前記第2のキャパシタ電極は、HEMTのソース又はドレイン端子に電気的に接続されている。前記2項の半導体集積回路装置において、前記半絶縁性化合物半導体基板および前記半絶縁性表面層は、主にGaAs系部材により構成されている。以下を含む半導体集積回路装置:a第1の主面を有する半絶縁性化合物半導体基板;b前記半絶縁性化合物半導体基板の前記第1の主面上に設けられたトランジスタ領域および非トランジスタ領域;c前記トランジスタ領域内において、前記半絶縁性化合物半導体基板の前記第1の主面上に設けられた第1の導電性化合物半導体層;d前記非トランジスタ領域内において、前記半絶縁性化合物半導体基板上に設けられた第1の絶縁膜;e前記非トランジスタ領域内において、前記第1の絶縁膜の上層に設けられた外部電極パッド;f前記非トランジスタ領域内において、前記外部電極パッドおよび前記半絶縁性化合物半導体基板に電気的に接続された第1のメタル基板コンタクト部;g前記非トランジスタ領域に設けられ、第1のキャパシタ電極および第2のキャパシタ電極を有するMIMキャパシタ、ここで、1前記非トランジスタ領域内において、前記第1のキャパシタ電極は、前記外部電極パッドに電気的に接続されており、2前記非トランジスタ領域内において、前記第2のキャパシタ電極は、前記半絶縁性化合物半導体基板に電気的に接続されている。前記13項の半導体集積回路装置において、更に以下を含む:h前記非トランジスタ領域内であって、前記半絶縁性化合物半導体基板の前記第1の主面上であって、前記第1の絶縁膜よりも下層に設けられ、前記半絶縁性化合物半導体基板よりも抵抗率が低い半絶縁性表面層。前記14項の半導体集積回路装置において、前記第1のメタル基板コンタクト部または、前記第2のキャパシタ電極は、前記半絶縁性表面層を介して、前記半絶縁性化合物半導体基板に電気的に接続されている。前記14項の半導体集積回路装置において、前記第1のメタル基板コンタクト部または、前記第2のキャパシタ電極は、前記半絶縁性化合物半導体基板の前記第1の主面上に設けられた第2の導電性化合物半導体層を介して、前記半絶縁性化合物半導体基板に電気的に接続されている。前記13項の半導体集積回路装置において、前記第1のメタル基板コンタクト部または、前記第2のキャパシタ電極は、半導電性膜又は導電性膜を介することなく前記半絶縁性化合物半導体基板に電気的に接続されている。前記14項の半導体集積回路装置において、前記第2のキャパシタ電極は、前記第1の絶縁膜の上層に設けられている。前記14項の半導体集積回路装置において、前記第1のメタル基板コンタクト部は、前記外部電極パッドの直下に設けられている。前記14項の半導体集積回路装置において、前記第2のキャパシタ電極は、前記MIMキャパシタの下部電極である。高周波回路に於いては、トランジスタ等の能動素子間および能動素子と外部端子の間を直流的に遮断する必要がありため、MIMキャパシタ等が多用される。これらのMIMキャパシタのうち、外部端子に接続されたものは、外部からの静電気の影響を受けやすく、静電破壊等の問題を発生しやすい。なお、ここで外部端子には、最終製品としての外部端子でなくとも、製造工程中に一時的に外部端子になるものも含まれる。これは、組立工程における静電破壊も考慮する必要が有るからである。本願発明は、これらの課題を解決するためになされたものである。本発明の目的は、信頼性の高い半導体集積回路装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、本願の一つの発明は、半絶縁性化合物半導体基板上に形成された半導体集積回路装置であって、外部パッドに電気的に接続されたMIMキャパシタの第1の電極は前記半絶縁性化合物半導体基板に電気的に接続されており、一方、前記MIMキャパシタの第2の電極は、前記半絶縁性化合物半導体基板に電気的に接続されている。本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、半絶縁性化合物半導体基板上に形成された半導体集積回路装置であって、外部パッドに電気的に接続されたMIMキャパシタの第1の電極は前記半絶縁性化合物半導体基板に電気的に接続されており、一方、前記MIMキャパシタの第2の電極は、前記半絶縁性化合物半導体基板に電気的に接続されているので、外部からの不所望な電荷を基板内に速やかに拡散させることができる。実施の形態の概要先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。1.以下を含む半導体集積回路装置:a第1の主面を有する半絶縁性化合物半導体基板;b前記半絶縁性化合物半導体基板の前記第1の主面上に設けられたトランジスタ領域および非トランジスタ領域;c前記トランジスタ領域内において、前記半絶縁性化合物半導体基板の前記第1の主面上に設けられた第1の導電性エピタキシ化合物半導体膜;d前記非トランジスタ領域内において、前記半絶縁性化合物半導体基板上に設けられた第1の絶縁膜;e前記非トランジスタ領域内において、前記第1の絶縁膜の上層に設けられた外部電極パッド;f前記非トランジスタ領域内において、前記外部電極パッドおよび前記半絶縁性化合物半導体基板に電気的に接続された第1のメタル基板コンタクト部;g前記非トランジスタ領域に設けられ、第1のキャパシタ電極および第2のキャパシタ電極を有するMIMキャパシタ、ここで、1前記非トランジスタ領域内において、前記第1のキャパシタ電極は、前記外部電極パッドに電気的に接続されており、2前記非トランジスタ領域内において、前記第2のキャパシタ電極は、前記半絶縁性化合物半導体基板に電気的に接続されている。2.前記1項の半導体集積回路装置において、更に以下を含む:h前記非トランジスタ領域内であって、前記半絶縁性化合物半導体基板の前記第1の主面上であって、前記第1の絶縁膜よりも下層に設けられ、前記半絶縁性化合物半導体基板よりも抵抗率が低い半絶縁性表面層。3.前記2項の半導体集積回路装置において、前記第1のメタル基板コンタクト部または、前記第2のキャパシタ電極は、前記半絶縁性表面層を介して、前記半絶縁性化合物半導体基板に電気的に接続されている。4.前記2項の半導体集積回路装置において、前記第1のメタル基板コンタクト部または、前記第2のキャパシタ電極は、前記半絶縁性化合物半導体基板の前記第1の主面上に設けられた第2の導電性エピタキシ化合物半導体膜を介して、前記半絶縁性化合物半導体基板に電気的に接続されている。5.前記1項の半導体集積回路装置において、前記第1のメタル基板コンタクト部または、前記第2のキャパシタ電極は、半導電性膜又は導電性膜を介することなく前記半絶縁性化合物半導体基板に電気的に接続されている。6.前記1から5項のいずれか一つの半導体集積回路装置において、前記第2のキャパシタ電極は、前記第1の絶縁膜の上層に設けられている。7.前記1から6項のいずれか一つの半導体集積回路装置において、前記第1のメタル基板コンタクト部は、前記外部電極パッドの直下に設けられている。8.前記1から7項のいずれか一つの半導体集積回路装置において、前記第2のキャパシタ電極は、前記MIMキャパシタの下部電極である。9.前記1から7項のいずれか一つの半導体集積回路装置において、前記第1のキャパシタ電極は、前記MIMキャパシタの下部電極である。10.前記1から9項のいずれか一つの半導体集積回路装置において、前記第2のキャパシタ電極は、HBTのコレクタ端子またはベース端子に電気的に接続されている。11.前記1から9項のいずれか一つの半導体集積回路装置において、前記第2のキャパシタ電極は、HEMTのソース又はドレイン端子に電気的に接続されている。12.前記2から11項のいずれか一つの半導体集積回路装置において、前記半絶縁性化合物半導体基板および前記半絶縁性表面層は、主にGaAs系部材により構成されている。13.以下を含む半導体集積回路装置:a第1の主面を有する半絶縁性化合物半導体基板;b前記半絶縁性化合物半導体基板の前記第1の主面上に設けられたトランジスタ領域および非トランジスタ領域;c前記トランジスタ領域内において、前記半絶縁性化合物半導体基板の前記第1の主面上に設けられた第1の導電性化合物半導体層;d前記非トランジスタ領域内において、前記半絶縁性化合物半導体基板上に設けられた第1の絶縁膜;e前記非トランジスタ領域内において、前記第1の絶縁膜の上層に設けられた外部電極パッド;f前記非トランジスタ領域内において、前記外部電極パッドおよび前記半絶縁性化合物半導体基板に電気的に接続された第1のメタル基板コンタクト部;g前記非トランジスタ領域に設けられ、第1のキャパシタ電極および第2のキャパシタ電極を有するMIMキャパシタ、ここで、1前記非トランジスタ領域内において、前記第1のキャパシタ電極は、前記外部電極パッドに電気的に接続されており、2前記非トランジスタ領域内において、前記第2のキャパシタ電極は、前記半絶縁性化合物半導体基板に電気的に接続されている。14.前記13項の半導体集積回路装置において、更に以下を含む:h前記非トランジスタ領域内であって、前記半絶縁性化合物半導体基板の前記第1の主面上であって、前記第1の絶縁膜よりも下層に設けられ、前記半絶縁性化合物半導体基板よりも抵抗率が低い半絶縁性表面層。15.前記14項の半導体集積回路装置において、前記第1のメタル基板コンタクト部または、前記第2のキャパシタ電極は、前記半絶縁性表面層を介して、前記半絶縁性化合物半導体基板に電気的に接続されている。16.前記14項の半導体集積回路装置において、前記第1のメタル基板コンタクト部または、前記第2のキャパシタ電極は、前記半絶縁性化合物半導体基板の前記第1の主面上に設けられた第2の導電性化合物半導体層を介して、前記半絶縁性化合物半導体基板に電気的に接続されている。17.前記13項の半導体集積回路装置において、前記第1のメタル基板コンタクト部または、前記第2のキャパシタ電極は、半導電性膜又は導電性膜を介することなく前記半絶縁性化合物半導体基板に電気的に接続されている。18.前記13から17項のいずれか一つの半導体集積回路装置において、前記第2のキャパシタ電極は、前記第1の絶縁膜の上層に設けられている。19.前記13から18項のいずれか一つの半導体集積回路装置において、前記第1のメタル基板コンタクト部は、前記外部電極パッドの直下に設けられている。20.前記13から19項のいずれか一つの半導体集積回路装置において、前記第2のキャパシタ電極は、前記MIMキャパシタの下部電極である。21.前記13から19項のいずれか一つの半導体集積回路装置において、前記第1のキャパシタ電極は、前記MIMキャパシタの下部電極である。22.前記13から21項のいずれか一つの半導体集積回路装置において、前記第2のキャパシタ電極は、HBTのコレクタ端子またはベース端子に電気的に接続されている。23.前記13から21項のいずれか一つの半導体集積回路装置において、前記第2のキャパシタ電極は、HEMTのソース又はドレイン端子に電気的に接続されている。24.前記14から23項のいずれか一つの半導体集積回路装置において、前記半絶縁性化合物半導体基板および前記半絶縁性表面層は、主にGaAs系部材により構成されている。本願における記載形式、基本的用語、用法の説明1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。更に、本願において、半導体装置または半導体集積回路装置というときは、主に、各種トランジスタ、ダイオード等の能動素子、および、それらを中心に、抵抗、コンデンサ等の受動素子を半導体チップ等たとえば半絶縁性GaAs系基板、半絶縁性InP系基板、単結晶シリコン基板上に集積したものをいう。また、SIPSystem-in-Package、MCMMulti-ChipModule等のように、半導体チップおよび受動素子、または複数のチップ封止されたチップを含むおよび必要に応じて受動素子を一括してパッケージングした素子も、半導体装置または半導体集積回路装置に含まれる。ここで、各種トランジスタの代表的なものとしては、シリコン系デバイスにあっては、MOSFETMetalOxideSemiconductorFieldEffectTransistorに代表されるMISFETMetalInsulatorSemiconductorFieldEffectTransistorを例示することができる。このとき、集積回路構成の代表的なものとしては、Nチャネル型MISFETとPチャネル型MISFETを組み合わせたCMOSComplemetaryMetalOxideSemiconductor型集積回路に代表されるCMISComplemetaryMetalInsulatorSemiconductor型集積回路を例示することができる。一方、本願で主に説明するトランジスタは、HBTHeterojunctionBipolartransistorおよびMESFETMetal-SemiconductorFieldEffecttransistorの一種であるHEMTHighElectronMobilityTransistorまたはMODFETModulation-DopedFieldEffecttransistorである。2.同様に実施の態様等の記載において、材料、組成等について、AからなるX等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、A以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、Aを主要な成分として含むX等の意味である。たとえば、シリコン部材等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、酸化シリコン膜、酸化シリコン系絶縁膜等と言っても、比較的純粋な非ドープ酸化シリコンだけでなく、FSGFluorosilicateGlass、TEOSベース酸化シリコン、SiOCまたはカーボンドープ酸化シリコンまたはOSG、PSG、BPSG等の熱酸化膜、CVD酸化膜、SOG、ナノクラスタリングシリカNanoClusteringSilicaNCS等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Lowk絶縁膜ポーラス系絶縁膜、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、SiN,SiCN,SiNH,SiCNH等がある。ここで、窒化シリコンというときは、特にそうでない旨明示したときを除き、SiNおよびSiNHの両方を含む。同様に、SiCNというときは、特にそうでない旨明示したときを除き、SiCNおよびSiCNHの両方を含む。なお、SiCは、SiNと類似の性質を有するが、SiONは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。窒化シリコン膜は、SACSelf-AlignedContact技術におけるエッチストップ膜、すなわち、CESLContactEtch-StopLayerとして、多用されるほか、SMTStressMemorizationTechniqueにおける応力付与膜としても使用される。本願に於いては、電極材料として、タングステンシリサイドWSi等が使用される場合がある。これらのシリサイドについては、ストイキオメトリStoichiometryに対応するものばかりでなく、ノンストイキオメトリNon-Stoichiometryのものも含むものとする。また、以下では、主にタングステンシリサイドについて具体的に説明するが、必要に応じて、チタンシリサイド、ニッケルシリサイド、コバルトシリサイド、白金シリサイド等の他のシリサイドも適用できることは言うまでもない。このとき、たとえばニッケルシリサイドというときは、通常、ニッケルモノシリサイドを指すが、比較的純粋なものばかりではなく、ニッケルモノシリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Niニッケル膜以外にも、例えばNi-Pt合金膜NiとPtの合金膜、Ni-V合金膜NiとVの合金膜、Ni-Pd合金膜NiとPdの合金膜、Ni-Yb合金膜NiとYbの合金膜またはNi-Er合金膜NiとErの合金膜のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドをニッケル系のシリサイドと総称する。3.同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。4.さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。5.ウエハというときは、通常は半導体集積回路装置半導体装置、電子装置も同じをその上に形成する単結晶シリコンウエハ、半絶縁性GaAs系ウエハ、半絶縁性InP系ウエハを指すが、エピタキシャルウエハ、SOI基板、LCDガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。6.本願に於いて、電気的に接続されているとは、オーミックな接続ばかりでなく、PN接合を介しての接続およびショットキSchottky接続を含む。また、半絶縁性基板への接続に関して、半絶縁性薄膜を介しての接続を含む。しかし、半絶縁性基板以外への接続に関して、半絶縁性薄膜または半絶縁性基板を介する接続は、含まない。実施の形態の詳細実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。なお、MIMキャパシタ、HBTHeterojunctionBipolarTransistorについて開示した先行特許出願としては、たとえば日本特開2004-296567号公報または、これに対応する米国特許第7214558号公報、日本特開2006-147911号公報または、これに対応する米国特許公開2006-108665号公報、日本特開2007-103977号公報、日本特開2008-227116号公報または、これに対応する米国特許第7723753号公報等がある。1.本願の主な応用対象の一つである高周波アンテナモジュールの概要説明主に図1ここでは、一例として、携帯電話用のアンテナモジュール高周波モジュール、フロントエンドモジュール、またはパワーアンプモジュールを例にとり、具体的に説明するが、以下の実施の形態は、広く100MHz程度以上の高周波を取り扱う回路に適用でいることは言うまでもない。携帯電話等に於いては、通常、800MHzから2200MHz程度の高周波帯域が主に利用される。図1は本願の主な応用対象の一つである高周波アンテナモジュールの概要を説明するための模式回路図である。これに基づいて、本願の主な応用対象の一つである高周波アンテナモジュールの概要を説明する。図1に示すように、アンテナモジュールAMは、複数のチップを含むMCMであり、たとえば、化合物半導体系のアンテナスイッチチップSWICおよび高周波パワーアンプチップHPA、並びに、たとえば、シリコン系の制御チップSCIC等から構成されている。制御チップSCICは、外部からの複数の制御用信号CSによって制御されており、これらによって、アンテナスイッチチップSWICおよび高周波パワーアンプチップHPAを制御している。たとえば、アンテナ端子ANTからの入力信号は、アンテナスイッチSWを介して、受信系出力端子RXに送出される。一方、高周波入力端子RFINから供給された送信用高周波信号は、増幅回路AMPで増幅された後、ローパスフィルタFLによって、高周波ノイズを除去されて、アンテナスイッチSWを介して、アンテナ端子ANTへ送出される。2.高周波アンテナモジュールを構成するアンテナスイッチの概要説明主に図2および図3セクション1で説明したアンテナモジュールAMを構成するアンテナスイッチチップSWICを更に説明する。図2は図1のアンテナスイッチの回路図である。図3は図2のアンテナスイッチ用半導体チップの模式上面図である。なお、これらの回路図等に於いては、説明上不必要な部分を省いて簡素化して示しているセクション3に於いても同じ。これらに基づいて、高周波アンテナモジュールを構成するアンテナスイッチの概要を説明する。図2に示すように、アンテナスイッチチップSWICは、たとえばHEMT素子HEMT1,HEMT2等のFETスイッチ、MIMキャパシタC1,C2,C3等のDCブロックコンデンサ等から構成されており、各DCブロックコンデンサC1,C2,C3の両電極は、後に説明するような擬似接地部GP1,GP2,GP3,GP4,GP5,GP6に接続されている。FETスイッチHEMT1,HEMT2は、制御チップSCICからの制御端子CS1,CS2によって制御されており、アンテナ端子ANTからの受信信号高周波信号は、DCブロックコンデンサC1を通過して、オン状態のFETスイッチHEMT2およびDCブロックコンデンサC3を経由して、受信系出力端子RXに送出される。一方、高周波入力端子RFINから供給された送信用高周波信号は、DCブロックコンデンサC2を通過して、オン状態のFETスイッチHEMT1およびDCブロックコンデンサC1を経由して、アンテナ端子ANTへ送出される。次に、図3に基づいて、アンテナスイッチチップSWICの上面構造の一例を説明する。図3に示すように、アンテナスイッチチップSWICの周辺部には、外部パッドANT,TX,RX,CS1,CS2が配置されており、中央部には、HEMT素子HEMT1,HEMT2が配置されている。外部パッドANT,TX,RX,CS1,CS2とHEMT素子HEMT1,HEMT2の間には、DCブロックコンデンサC1,C2,C3が配置されており、これらの端子および素子等の間は、各層のメタル配線W等により、相互に接続されている。ここで、HEMT素子HEMT1,HEMT2が配置されている領域は、トランジスタ領域TRであり、それ以外の領域は、非トランジスタ領域TNである。3.高周波アンテナモジュールを構成する高周波パワーアンプの概要説明主に図4および図5セクション1で説明したアンテナモジュールAMを構成する高周波パワーアンプチップHPAを更に説明する。通常、携帯電話用高周波パワーアンプチップでは、3段増幅回路等が多用されるが、ここでは、煩雑さを避けるため、2段増幅回路で説明する。図4は図1の高周波パワーアンプの回路図である。図5は図4の高周波パワーアンプ用半導体チップの模式上面図である。これらに基づいて、高周波アンテナモジュールを構成する高周波パワーアンプの概要を説明する。図4に示すように、高周波パワーアンプチップHPAは、たとえば、HBT素子HBT1,HBT2等の増幅用トランジスタ、MIMキャパシタC4,C5,C6,C7等から構成されており、MIMキャパシタC4,C5,C6,C7の内、3個はDCブロックコンデンサC4,C5,C7であり、残りの一つは、デカップリングコンデンサC6である。各DCブロックコンデンサC4,C5,C7の両電極は、後に説明するような擬似接地部GP7,GP8,GP9,GP10,GP11,GP12に接続されている。一方、HBT素子HBT1,HBT2のエミッタおよびデカップリングコンデンサC6が接続されているのは、それぞれ真性接地部GR1、GR2,GR3すなわち通常の接地部である。この増幅器の駆動は、たとえば、電源端子Vcc1,Vcc2から供給される電源によって行われている。高周波入力端子RFINから供給された送信用高周波信号は、DCブロックコンデンサC4を通過して、まず、HBT素子HBT1によって増幅され、DCブロックコンデンサC5を介して、2段目に送られる。2段目においては、送信用高周波信号は、HBT素子HBT2によって増幅され、DCブロックコンデンサC7を介して、高周波出力端子RFOUTに送出される。次に、図5に基づいて、高周波パワーアンプチップHPAの上面構造の一例を説明する。図5に示すように、高周波パワーアンプチップHPAの周辺部には、外部パッドRFIN、Vcc1,Vcc2、RFOUTが配置されており、中央部には、HBT素子HBT1、HBT2が配置されている。これらの外部パッドRFIN、Vcc1,Vcc2、RFOUTおよびHBT素子HBT1、HBT2の間には、DCブロックコンデンサC4,C5,C7およびデカップリングコンデンサC6が配置されており、これらの端子および素子等の間は、各層のメタル配線W等により、相互に接続されている。各層のメタル配線W等は、後に説明する下層金属配線膜7、中間金属配線膜8、上層金属配線膜9たとえば、図6等である。ここで、HBT素子HBT1、HBT2が配置されている領域は、トランジスタ領域TRであり、それ以外の領域は、非トランジスタ領域TNである。4.本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構造表面エピタキシ層転換アイソレーション方式の一例3層MIMキャパシタを使用した例の説明および本実施の形態および以下の変形例等に関する考察並びに付加的な説明主に図6本願に於いては、主に3層メタル配線プロセスを例に取り具体的に説明するが、メタル配線層は、必要に応じて、2層であっても、4層以上であっても良い。また、以下では、煩雑さを避けるためにDCブロックキャパシタについては、主にMIMキャパシタC1,C7を例に取り具体的に説明するが、これらのことは、その他のMIMキャパシタ、すなわちDCブロックキャパシタC2,C3,C4,C5についてもそのまま当てはまる。図6は本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構造表面エピタキシ層転換アイソレーション方式の一例3層MIMキャパシタを使用した例を説明するためのデバイス断面図図3におけるA-A’断面、図5におけるD-D’断面である。これに基づいて、本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構造表面エピタキシ層転換アイソレーション方式の一例3層MIMキャパシタを使用した例を説明する。まず、図2および図4のような集積回路装置に共通に適用可能な非トランジスタ領域TNの断面構造アンテナスイッチチップSWICまたは高周波パワーアンプチップHPAに対応する半導体チップ2の一部の一例を説明する。図6に示すように、たとえば、厚さ100マイクロメートル程度50マイクロメートルから300マイクロメートル程度の半絶縁性GaAs基板3s半絶縁性化合物半導体基板の表面1a裏面1bの反対の面、すなわちデバイス面または第1の主面側の表面には、ほぼ全面に、半絶縁性表面層3f厚さは、たとえば、345nm程度による素子分離領域20が形成されている。この半絶縁性表面層3fは、半絶縁性GaAs基板3sと同様に、半絶縁性を示すが、抵抗率は半絶縁性GaAs基板3sたとえば、1x108Ωcm程度よりも、一桁程度低い。半絶縁性表面層3f上には、たとえば、下層金属配線膜7により構成された第1のメタル基板コンタクト部11aおよび、MIMキャパシタC1C7の第2のキャパシタ電極12b3層キャパシタの下部電極を兼ねる第2のメタル基板コンタクト部11bが設けられており、下層金属配線膜7例えば、厚さ300nm程度は、たとえば、下層からAuGe,Ni,Au等の各層から構成されている。この下層金属配線膜7の上層には、たとえば、プラズマCVDChemicalVaporDeposition等による窒化シリコン膜たとえば、厚さが100nm程度等の基板表面絶縁膜4第1の絶縁膜が設けられており、その上層には、中間金属配線膜8および、これにより構成されたMIMキャパシタC1C7の第1のキャパシタ電極12a3層キャパシタの中間電極が設けられている。この中間金属配線膜8例えば、厚さ500nm程度は、たとえば、下層からTi,Au,Ti等の各層から構成されている。中間金属配線膜8の上層には、プラズマCVD等による窒化シリコン膜たとえば、厚さが100nm程度等の層間絶縁膜5が形成されている。層間絶縁膜5の上層には、上層金属配線膜9により構成された外部パッド10および、MIMキャパシタC1C7のもう一つの第2のキャパシタ電極12b3層キャパシタの上部電極が設けられており、上層金属配線膜9例えば、厚さ1000nm程度は、たとえば、下層からTi,Au,Ti等の各層から構成されている。この上層金属配線膜9の上層には、たとえば、プラズマCVD等による窒化シリコン膜たとえば、厚さが300nm程度等のファイナルパッシベーション絶縁膜6が形成されており、外部パッド10上のファイナルパッシベーション絶縁膜6には、パッド開口17が形成されている。なお、中間金属配線膜8は、外部パッド10と第1のキャパシタ電極12aを接続しており、第2のキャパシタ電極12bは、たとえば、下層金属配線膜7、中間金属配線膜8、または上層金属配線膜9により、トランジスタHBT素子またはHEMT素子の所定の端子HBT素子は、たとえば、ベースまたはコレクタであり、HEMT素子の場合は、たとえば、ソース又はドレインであるに接続されている。以上および図2又は図4で説明したように、MIM型DCブロックキャパシタC1C7の両端子が、それぞれ半絶縁性表面層3fに擬似接地されているので、不所望な電荷導入された外部電荷およびそれによって誘起された電荷は、速やかに、第1のメタル基板コンタクト部11aおよび第2のメタル基板コンタクト部11bと半絶縁性表面層3fの接合を介して、比較的容量の大きな半絶縁性化合物半導体基板3s内に分散される。このため、サージ電圧による電荷がMIM型DCブロックキャパシタC1C7の両端子に蓄積して、絶縁膜の破壊に至る等の問題を回避することができる。すなわち、言い換えると、サージ電圧のような直流的ノイズまたは低周波ノイズに対して、半絶縁性表面層3fや半絶縁性化合物半導体基板3sは、微弱な導通性を示す電荷蓄積体として作用するが、送信用高周波信号や受信高周波信号に対しては、半絶縁性表面層3fや半絶縁性化合物半導体基板3sは、ほとんど絶縁基板として作用する。なお、微弱な導通性といっても、半絶縁性表面層3fや半絶縁性化合物半導体基板3sの抵抗は比較的高いので、これらの部材を介して、複数の端子が通常の意味で、直流的又は低週波的に導通状態になることはない。ここで、半絶縁性表面層3fの存在は、必須ではないが、これがあると、半絶縁性化合物半導体基板3sの表面領域の抵抗率を下げたのとほぼ同一の効果接地抵抗低減効果を有する。また、後に述べるように、半絶縁性表面層3fは、たとえば、選択的なイオン注入によって、素子分離領域20とアクティブ領域を自由に作り分ける表面エピタキシ層転換アイソレーション方式ことができるので、製造が容易な上、表面の平坦性も確保できる等のメリットもある。5.本願の前記一実施の形態の半導体集積回路装置におけるトランジスタ領域HEMTを使用した例および非トランジスタ領域の構造表面エピタキシ層転換アイソレーション方式並びに、その変形例基板ダイレクト方式、表面エピタキシ層転換アイソレーションN下地方式の各具体例2層MIMキャパシタを使用した例の説明主に図7から図9このセクションでは、非トランジスタ領域TNに関して、図6と異なる構造を説明するが、以下で説明するトランジスタ領域TRの構造は、図6にそのまま当てはまる。なお、ほとんどの部分材料についても同じが、図6と同一であるので、図6と異なる部分について主に説明する以下の各セクションに於いて同じ。図7は本願の前記一実施の形態の半導体集積回路装置におけるトランジスタ領域HEMTを使用した例および非トランジスタ領域の構造表面エピタキシ層転換アイソレーション方式の具体例2層MIMキャパシタを使用した例を説明するためのデバイス断面図図3におけるA-B断面である。図8は本願の前記一実施の形態の半導体集積回路装置におけるトランジスタ領域HEMTを使用した例および非トランジスタ領域の構造に対する変形例基板ダイレクト方式の具体例2層MIMキャパシタを使用した例を説明するためのデバイス断面図図3におけるA-B断面である。図9は本願の前記一実施の形態の半導体集積回路装置におけるトランジスタ領域HEMTを使用した例および非トランジスタ領域の構造に対する変形例表面エピタキシ層転換アイソレーションN下地方式の具体例2層MIMキャパシタを使用した例を説明するためのデバイス断面図図3におけるA-B断面である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置におけるトランジスタ領域HEMTを使用した例および非トランジスタ領域の構造表面エピタキシ層転換アイソレーション方式並びに、その変形例基板ダイレクト方式、表面エピタキシ層転換アイソレーションN下地方式の各具体例2層MIMキャパシタを使用した例を説明する。1表面エピタキシ層転換アイソレーション方式主に図7:図7に示すように、この例は、図3のA-B断面に対応するもので、基本的に、図6と同様に、半絶縁性化合物半導体基板3sのデバイス面1a側においては、非トランジスタ領域TNのほぼ全面には、低抵抗率の半絶縁性表面層3fが形成されている。図6との相違点は、先ず第1に、図7に於いては、第1のメタル基板コンタクト部11aが外部パッド10の直下のほぼ全体に設けられている点と、キャパシタC1の電極構造が2層であり、第2のメタル基板コンタクト部11bがMIMキャパシタC1の第2のキャパシタ電極12b下部電極と独立に設けられている点である。第2に、図7に於いては、外部パッド10の層、すなわち、上層金属配線膜9がそのまま、MIMキャパシタC1の第1のキャパシタ電極12a上部電極となっている点である。次に、図7に基づいて、トランジスタ領域TRを説明する。通常図3のHEMT2の領域には複数のHEMTを並列に配置し大電力の動作に対応できるようにする。図7のトランジスタ領域TRには複数のHEMTの内の1つのHEMTの断面を示す。図7に示すように、半絶縁性化合物半導体基板3sのデバイス面1a側の表面上に、たとえば導電性エピタキシ化合物半導体膜3e第1の導電性エピタキシ化合物半導体膜等から構成されたトランジスタ領域RTのアクティブ領域18tが設けられており、中央のメサエッチMesaEtchされた低地部分には、HEMT素子HEMTのゲート電極15ショットキゲートが設けられている。このゲート電極15例えば、厚さ400nm程度は、たとえば、下層からTi,Pt,Au等の各層から構成されている。一方、メサエッチで形成された高地部分には、たとえば、下層金属配線膜7から構成されたHEMT素子HEMTの一対のソースドレイン電極14が設けられている。これらのソースドレイン電極14は、たとえば、上層金属配線膜9から構成されたており、一方は、たとえば上層金属配線膜9によって構成されたソースドレイン引出配線16aによって、MIMキャパシタC1の第2のキャパシタ電極12b下部電極に接続されており、他方はたとえば上層金属配線膜9によって構成されたソースドレイン引出配線16bによって、たとえば、他のキャパシタ、すなわちMIMキャパシタC3等に接続されている。ここに示したように、MIMキャパシタC1の各端子が、それぞれ別々の場所で、半絶縁性表面層3fに接続されているので、トランジスタ領域TRに流れ込む不所望な電荷を低減することができる。この点は、以下のサブセクション2および3でも同じである。2基板ダイレクト方式主に図8:図8の例は、図7の例の変形例であるが、相違点は、非トランジスタ領域TNに低抵抗率の半絶縁性表面層3fが形成されていない点である。このため、トランジスタ領域TRのアクティブ領域18t全体が、たとえば導電性エピタキシ化合物半導体膜3e第1の導電性エピタキシ化合物半導体膜等からメサエッチによって形成されている。更に、この結果、基板表面絶縁膜4第1の絶縁膜、第1のメタル基板コンタクト部11a、第2のメタル基板コンタクト部11b等は、半絶縁性化合物半導体基板3sのデバイス面1a側の表面上に直接、設けられている。半絶縁性化合物半導体基板3sの抵抗率は、半絶縁性表面層3fの抵抗率と比較して一桁ほど高いが、半絶縁性化合物半導体基板3sの方が、はるかに体積が大きいので、低抵抗率の半絶縁性表面層3fがなくとも、十分に不要な電荷を受け入れる効果を有する。3表面エピタキシ層転換アイソレーションN下地方式主に図9:図9の例も、図7の例の変形例であるが、相違点は、非トランジスタ領域TNのほぼ全体が半絶縁性表面層3fに覆われているが、たとえば、第1のメタル基板コンタクト部11a、第2のメタル基板コンタクト部11b等の下部およびその近傍が、もとの導電性エピタキシ化合物半導体膜3e第2の導電性エピタキシ化合物半導体膜のままにされている点である。これによって、第1のメタル基板コンタクト部11a、および第2のメタル基板コンタクト部11bは、それぞれパッド下部のアクティブ領域18t第2の導電性エピタキシ化合物半導体膜、および独立したメタルコンタクト部下部のアクティブ領域18c第2の導電性エピタキシ化合物半導体膜となっている。このような構造の働きは、図7の場合とほぼ同じであるが、第1のメタル基板コンタクト部11a、および第2のメタル基板コンタクト部11bと下地のコンタクトが比較的良好なコンタクト状態例えば、オーミックコンタクトなどにある。加えて、アクティブ領域18t、18c第2の導電性エピタキシ化合物半導体膜が比較的良好な電流通路となるので、半絶縁性化合物半導体基板3sに対する擬似接地効果が比較的良好になるすなわち、接地抵抗が低いと考えられる。なお、図8のような場合に於いて、アクティブ領域18t、18c第2の導電性エピタキシ化合物半導体膜をメサ領域として設けることも可能である図19又は図20を参照。6.本願の前記一実施の形態の半導体集積回路装置におけるトランジスタ領域HBTを使用した例および非トランジスタ領域3層MIMキャパシタを使用した例の構造表面エピタキシ層転換アイソレーション方式の説明主に図10および図38このセクションでは、非トランジスタ領域TNに関して、図6から図9と異なる構造を説明するが、以下で説明するトランジスタ領域TRの構造は、図6から図9にそのまま当てはまる。すなわち、以下の図10の構造に於いて、トランジスタ領域TRをHEMT素子HEMTに置き換えても良いし、図6から図9の構造に於いて、トランジスタ領域TRをHBT素子HBTに置き換えても良い図6の場合は付加。なお、材料等については、原則として、図6から図9と同じであるから、異なる部分のみを説明する。図10は本願の前記一実施の形態の半導体集積回路装置におけるトランジスタ領域HBTを使用した例および非トランジスタ領域3層MIMキャパシタを使用した例の構造表面エピタキシ層転換アイソレーション方式を説明するためのデバイス断面図図5におけるD-F断面である。なお図5におけるHBT2の領域には複数のHBTが並列に配置され、大電力での動作に対応している。図10のトランジスタ領域TRはその一つのHBTの断面が示されている。図38は図10に対応する半導体チップにおける裏面接続部、真性接地部および擬似接地部等の相互関係を説明するための部分模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置におけるトランジスタ領域HBTを使用した例および非トランジスタ領域3層MIMキャパシタを使用した例等の構造表面エピタキシ層転換アイソレーション方式を説明する。図10の例は、非トランジスタ領域TNにおいては、図6に類似しているが、相違点は、外部パッド10の下方の全体が下層金属配線膜7から構成された第1のメタル基板コンタクト部11aとなっている点である。一方、トランジスタ領域TRにおける構造は、HEMT素子HEMTがHBT素子HBTに変わった以外は図7に類似している。次に、図10に基づいて、トランジスタ領域TRを説明する。図10に示すように、半絶縁性化合物半導体基板3sのデバイス面1a側の表面上に、たとえば導電性エピタキシ化合物半導体膜3e第1の導電性エピタキシ化合物半導体膜等から構成されたHBT素子HBTのn型GaAsサブコレクタ層25csである。このn型GaAsサブコレクタ層25上には、n型GaAsコレクタ層25ciおよび、たとえば下層金属配線膜7から構成されたコレクタ電極が設けられており、n型GaAsコレクタ層25ci上には、p型GaAsベース層25bが設けられている。このp型GaAsベース層25b上には、n型InGaPエミッタ層25eiが設けられており、また、p型GaAsベース層25b上には、このn型InGaPエミッタ層25eiを貫通して、ベース電極23が設けられている。このベース電極23例えば、厚さ500nm程度は、たとえば、下層からPt,Ti,Pt,Au等の各層から構成されている。n型InGaPエミッタ層25ei上には、n型InGaAsエミッタキャップ層25ecが設けられており、更にその上には、エミッタ電極24が設けられている。このエミッタ電極24例えば、厚さ300nm程度は、たとえば、WSi膜から構成されている。エミッタ電極24上およびコレクタ電極22上には、それぞれ、たとえば中間金属配線膜8から構成されたエミッタ中継配線21eおよびコレクタ中継配線21cが設けられている。更に、エミッタ中継配線21e上およびコレクタ中継配線21c上には、それぞれ、たとえば上層金属配線膜9から構成されたエミッタ引出配線19eおよびコレクタ引出配線19cが設けられており、コレクタ電極22コレクタ中継配線21cは、このコレクタ引出配線19cによって、MIMキャパシタC7の第2のキャパシタ電極12b上部電極、下部電極、すなわち、中間電極12a以外の電極に接続されている。なお、上部電極および下部電極は、中間金属配線膜8により構成されたキャパシタ内中継配線26によって相互に接続されている。同様に、外部パッド10と第1のメタル基板コンタクト部11aも、MIMキャパシタC7の中間電極12aと一体となった中間金属配線膜8によって相互に接続されている。次に、図38図4参照に基づいて、HBT素子を搭載した半導体チップ2における裏面接続部29、真性接地部GR1、GR2,GR3および擬似接地部GP、GP7,GP8,GP9,GP10,GP11,GP12等の相互関係を説明する。図38に示すように、この例の場合、HBT素子HBTのエミッタ電極24は、中継配線21eを介して、接地配線33真性接地配線に接続されており、この接地配線33は、裏面接続部29において、貫通ビア31を通して裏面電極32に接続されている。一方、擬似接地部GPと真性接地配線33は、裏面電極32と半絶縁性化合物半導体基板3および半絶縁性表面層3fが直接接しているので、擬似接地部GPと真性接地部GR1、GR2,GR3は、直流的又は低周波的には、相互に接続されていると見ることもできる擬似接続。しかし、半絶縁性化合物半導体基板3および半絶縁性表面層3fの部分の抵抗率は比較的高いので、電流的には極めて小さなものに限定され、回路動作に影響を与えるものではない。従って、サージ電圧等による不所望な電荷をデバイス部分トランジスタやコンデンサから、基板内に逃がしてやるという効果を有する。なお、さらに長い時間スケールで見ると、基板内に分散した不所望な電荷は、ゆっくりと真性接地部GR1、GR2,GR3を通して、外部に持ち去られるので、このような擬似接続の存在は、基板内への電荷の過剰な蓄積による不具合を避ける効果がある。7.本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例の説明主に図11から図20このセクションでは、セクション4および5に於いて、説明した非トランジスタ領域TNにおける構造、接続関係等のバリエーションの図6から図10の変形例を模式的に類型化して説明する。従って、図6から図10のいずれかそれ自体に関する類型は、原則として説明しない。図11は本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図基板ダイレクト方式におけるパッド-キャパシタ上部電極接続独立コンタクト形態である。図12は本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図基板ダイレクト方式におけるパッド-キャパシタ上部電極接続直下コンタクト形態である。図13は本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図基板ダイレクト方式におけるパッド-キャパシタ下部電極接続独立コンタクト形態である。図14は本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図表面エピタキシ層転換アイソレーション方式におけるパッド-キャパシタ上部電極接続独立半絶縁性表面層コンタクト形態である。図15は本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図表面エピタキシ層転換アイソレーション方式におけるパッド-キャパシタ上部電極接続直下半絶縁性表面層コンタクト形態である。図16は本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図表面エピタキシ層転換アイソレーション方式におけるパッド-キャパシタ下部電極接続独立半絶縁性表面層コンタクト形態である。図17は本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図表面エピタキシ層転換アイソレーション方式におけるパッド-キャパシタ上部電極接続独立導電性エピタキシ化合物半導体膜コンタクト形態である。図18は本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図表面エピタキシ層転換アイソレーション方式におけるパッド-キャパシタ上部電極接続混合コンタクト形態である。図19は本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図基板ダイレクトメサ型アクティブ領域形成方式におけるパッド-キャパシタ上部電極接続独立メサ型アクティブ領域コンタクト形態である。図20は本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明するためのデバイス模式断面図基板ダイレクトメサ型アクティブ領域形成方式におけるパッド-キャパシタ上部電極接続メサ型アクティブ領域上混合コンタクト形態である。これらに基づいて、本願の一実施の形態の半導体集積回路装置における非トランジスタ領域の構成の各種変形例を説明する。1基板ダイレクト方式主に図11から図13:このサブセクションで説明する諸例は、図8に説明したように、半絶縁性表面層3fを使用しない例である。1-1パッド-キャパシタ上部電極接続独立コンタクト形態主に図11:図11の例は、図8の変形例であり、外部パッド10の直下の第1のメタル基板コンタクト部11aが、外部パッド10から独立した位置に移っている点が相違している。1-2パッド-キャパシタ上部電極接続直下コンタクト形態主に図12:図12の例も、図8の変形例であり、MIMキャパシタC1C7の下部電極12bそのものが第2のメタル基板コンタクト部11bとなっている点が相違している。1-3パッド-キャパシタ下部電極接続独立コンタクト形態主に図13:図13の例も、図8の変形例であり、図11において、MIMキャパシタC1C7の下部電極12bと上部電極が入れ替わっている点が相違している。2表面エピタキシ層転換アイソレーション方式における各構成要素の変形例主に図14から図18:このサブセクションで説明する諸例は、図7および図9に説明したように、半絶縁性表面層3fを使用する例である。このうち、最後の2例は、第1のメタル基板コンタクト部11aおよび第2のメタル基板コンタクト部11bの下方およびその近傍に、導電性エピタキシ化合物半導体膜3e第2の導電性エピタキシ化合物半導体膜からなるアクティブ領域を配置するものである。2-1パッド-キャパシタ上部電極接続独立半絶縁性表面層コンタクト形態主に図14:図14の例は、図7の変形例であり、外部パッド10の直下の第1のメタル基板コンタクト部11aが、外部パッド10から独立した位置に移っている点が相違している。2-2パッド-キャパシタ上部電極接続直下半絶縁性表面層コンタクト形態主に図15:図15の例も、図7の変形例であり、MIMキャパシタC1C7の下部電極12bそのものが第2のメタル基板コンタクト部11bとなっている点が相違している。2-3パッド-キャパシタ下部電極接続独立半絶縁性表面層コンタクト形態主に図16:図16の例も、図7の変形例であり、図14において、MIMキャパシタC1C7の下部電極12bと上部電極が入れ替わっている点が相違している。2-4パッド-キャパシタ上部電極接続独立導電性エピタキシ化合物半導体膜コンタクト形態主に図17:図17の例は、図9の変形例であり、外部パッド10の直下の第1のメタル基板コンタクト部11aが、外部パッド10から独立した位置に移っている点が相違している。2-5パッド-キャパシタ上部電極接続混合コンタクト形態主に図18:図18の例は、図9の例とほぼ同じ構造類型を示したものである。3基板ダイレクトメサ型アクティブ領域形成方式主に図19および図20:このサブセクションで説明する諸例は、図8と図9の折衷的な構造類型であり、半絶縁性表面層3fを使用せず、トランジスタ領域TRと同様に、非トランジスタ領域TNの第1のメタル基板コンタクト部11aおよび第2のメタル基板コンタクト部11bの下方およびその近傍に、導電性エピタキシ化合物半導体膜3e第2の導電性エピタキシ化合物半導体膜からなるメサ状のアクティブ領域18cを配置するものである。3-1パッド-キャパシタ上部電極接続独立メサ型アクティブ領域コンタクト形態主に図19:図19の例は、図8の変形例であり、図11の例に於いて、第1のメタル基板コンタクト部11aおよび第2のメタル基板コンタクト部11bが、たとえば導電性エピタキシ化合物半導体膜3e第2の導電性エピタキシ化合物半導体膜から構成されたメサ状アクティブ領域18cを介して、半絶縁性化合物半導体基板3sのデバイス面1a上に形成されている点が特徴である。3-2パッド-キャパシタ上部電極接続メサ型アクティブ領域上混合コンタクト形態主に図20:図20の例は、図8の変形例であり、図8の例に於いて、第1のメタル基板コンタクト部11aおよび第2のメタル基板コンタクト部11bが、たとえば導電性エピタキシ化合物半導体膜3e第2の導電性エピタキシ化合物半導体膜から構成されたメサ状アクティブ領域18cを介して、半絶縁性化合物半導体基板3sのデバイス面1a上に形成されている点が特徴である。8.図7に対応する製造プロセスHEMT表面エピタキシ層転換アイソレーションプロセスの説明主に図21から図28このセクションの製造プロセスは、図7の構造を実現する種々のプロセスのうちの一例である。図21は図7に対応する製造プロセスHEMT表面エピタキシ層転換アイソレーションプロセスの主要部を説明するための製造工程途上導電性エピタキシ化合物半導体膜形成工程におけるデバイス断面図である。図22は図21の導電性エピタキシ化合物半導体膜周辺切り出し領域R1の拡大断面図である。図23は図7に対応する製造プロセスHEMT表面エピタキシ層転換アイソレーションプロセスの主要部を説明するための製造工程途上半絶縁性表面層形成工程におけるデバイス断面図である。図24は図7に対応する製造プロセスHEMT表面エピタキシ層転換アイソレーションプロセスの主要部を説明するための製造工程途上下層金属配線膜形成工程におけるデバイス断面図である。図25は図7に対応する製造プロセスHEMT表面エピタキシ層転換アイソレーションプロセスの主要部を説明するための製造工程途上ゲート周辺エッチ、ゲート電極、基板表面絶縁膜および中間金属配線膜形成工程におけるデバイス断面図である。図26は図7に対応する製造プロセスHEMT表面エピタキシ層転換アイソレーションプロセスの主要部を説明するための製造工程途上層間絶縁膜形成工程におけるデバイス断面図である。図27は図7に対応する製造プロセスHEMT表面エピタキシ層転換アイソレーションプロセスの主要部を説明するための製造工程途上上層金属配線膜、ファイナルパッシベーション絶縁膜およびパッド開口形成工程におけるデバイス断面図である。図28は図27のHEMT素子HEMT部分の拡大断面図である。これらに基づいて、図7に対応する製造プロセスHEMT表面エピタキシ層転換アイソレーションプロセスを説明する。まず、たとえば、抵抗率が1x107Ωcmから1x108Ωcm程度の半絶縁性GaAsウエハ直径は、たとえば100ミリメートル程度、厚さは、たとえば、600から700マイクロメートル程度を準備する。なお、ウエハの直径は50ミリメートル程度でも、76ミリメートル程度でも、150ミリメートル程度でも、利用可能であれば、それ以上でも良い。この点は、半絶縁性InPウエハを使用する場合も同じである。ここでは、半絶縁性GaAsウエハ1を例に取り具体的に説明する。図21に示すように、半絶縁性GaAsウエハ1s1のデバイス面1aすなわち第1の主面第2の主面1bの反対の面上のほぼ全面に、多層のGaAs系エピタキシ膜、すなわち、導電性エピタキシ化合物半導体膜3eたとえば、厚さ345nm程度をエピタキシャル成長させる。エピタキシャル成長については、必要に応じて、MOMetalOrganicエピタキシャル成長法、MBMolecularBeamエピタキシャル成長法、ALAtomicLayerエピタキシャル成長法等を使用する。図21の導電性エピタキシ化合物半導体膜周辺切り出し領域R1の拡大断面を図22に示す。図22に示すように、導電性エピタキシ化合物半導体膜3eの各層の構成は、下層の2層は、非ドープAlGaAsバッファ層3ebたとえば、厚さ200nm程度および非ドープInGaAsチャネル層3ecたとえば、厚さ10nm程度、In組成は、たとえば、22程度である。上層の3層は、n型AlGaAsスペーサ層3egたとえば、厚さ3nm程度、Al組成は、たとえば、25程度、n型AlGaAsバリア層3enたとえば、厚さ30nm程度、Al組成は、たとえば、25程度、およびn型GaAsキャップ層3esたとえば、厚さ100nm程度、たとえば、シリコンドープである。ここで、n型AlGaAsスペーサ層3egおよびn型AlGaAsバリア層3enのドーピングは、たとえば、これらの界面でのシリコンプレーナドーピングSiliconPlanarDopingによることができる。そのドーズ量は、たとえば、5x1012cm2程度を好適なものとして例示することができる。次に、図23に示すように、導電性エピタキシ化合物半導体膜3e上のトランジスタ領域TRをたとえばレジスト膜等で被覆した状態で、非トランジスタ領域TNのほぼ全面に、ウエハ1のデバイス面1a側から、たとえば弗素ヘリウム、ボロン、水素などでも良いをイオン注入することにより、導電性エピタキシ化合物半導体膜3eを半絶縁性表面層3fに変換する。これにより、トランジスタ領域TRの表面は、アクティブ領域18tとなり、非トランジスタ領域TNの表面は、素子分離領域20となる。ここで、フッ素Fのイオン注入条件としては、以下を好適なものとして例示することができる。すなわち、1回目のドーズ量として4.0x1013cm2程度打ち込みエネルギは、たとえば250KeV程度である。更に、2回目のドーズ量として、3.0x1013cm2程度打ち込みエネルギは、たとえば100KeV程度であり、3回目のドーズ量として、2.0x1013cm2程度打ち込みエネルギは、たとえば40KeV程度である。次に、図24に示すように、ウエハ1のデバイス面1a上であって、トランジスタ領域TRにおけるアクティブ領域18t上および非トランジスタ領域TNにおける素子分離領域20上の所定の部分に、リフトオフ法により、下層金属配線膜7から構成されたソースドレイン電極14、第1のメタル基板コンタクト部11aおよび第2のメタル基板コンタクト部11bを形成する。このリフトオフ法による処理は、たとえば、以下のように実行する。すなわち、電極等を形成すべき部分に開口を有するレジスト膜をウエハ1のデバイス面1a上に形成した状態で、下層金属配線膜7を構成する多層メタル膜を順次、蒸着法もしくはスパッタリング成膜等により、全面に堆積する。その後、レジスト膜をその上の多層メタル膜ごと除去すると、レジスト開口にあたる部分の多層メタル膜のみが残存することとなる。なお、この蒸着法もしくはスパッタリング成膜プロセスは、たとえば、以下のような手順で実行する。すなわち、たとえば、スパッタリング成膜により、先ず、AuGe膜をたとえば50nm程度、堆積する。次に、その上に、たとえば、スパッタリング成膜により、ニッケル膜をたとえば10nm程度、堆積する。更にその上に、金膜をたとえば240nm程度、堆積する。これに続き、レジスト膜をその上の多層メタル膜ごと除去すると、ウエハ1のデバイス面1a側表面に、ソースドレイン電極14、第1のメタル基板コンタクト部11aおよび第2のメタル基板コンタクト部11bが残る。なお、ここで、ソースドレイン電極14と下地であるn型GaAsキャップ層3en図22とのコンタクトは、オーミックコンタクトである。次に、図25、図28および図22に示すように、ウエハ1のデバイス面1a上であって、トランジスタ領域TRにおけるアクティブ領域18tを、たとえば、ウエットエッチングすることにより、トレンチ34を形成する。ここで、ウエットエッチング用の薬液としては、たとえば、APMAmmonia-HydrogenPeroxideMixture等を好適なものとして、例示することができる。なお、このトレンチ34の形成は、ドライエッチングたとえば、SiCl4等のエッチングガス等によるによっても実行可能である。次に、このトレンチ34を縦断するように、たとえばリフトオフ法により、ゲート電極15を形成する。このリフトオフプロセスは、たとえば、以下のような手順で実行する。すなわち、ゲート電極15を形成すべき部分に開口を有するレジスト膜をウエハ1のデバイス面1a側表面に形成した状態でたとえば、スパッタリング成膜により、先ず、チタン膜をたとえば50nm程度、堆積する。次に、その上に、たとえば、スパッタリング成膜により、白金膜をたとえば50nm程度、堆積する。更にその上に、金膜をたとえば300nm程度、堆積する。これに続き、レジスト膜をその上の多層メタル膜ごと除去すると、ゲート電極15が残る。上記スパッタリング成膜は蒸着法で代替してもよい。次に、ウエハ1のデバイス面1a側表面のほぼ全面に、たとえばプラズマCVDChemicalVaporDepositionにより、基板表面絶縁膜4第1の絶縁膜として、たとえば100nm程度の厚さの窒化シリコン膜を成膜する。次に、窒化シリコン膜4上に、たとえば、リフトオフ法により、中間金属配線膜8から構成されたMIMキャパシタC1図7の第2のキャパシタ電極12b下部電極を形成する。このリフトオフプロセスは、たとえば、以下のような手順で実行する。すなわち、下部電極12bを形成すべき部分に開口を有するレジスト膜をウエハ1のデバイス面1a側表面に形成した状態で、たとえば、スパッタリング成膜により、先ず、チタン膜をたとえば50nm程度、堆積する。次に、その上に、たとえば、スパッタリング成膜により、金膜をたとえば400nm程度、堆積する。更にその上に、チタン膜をたとえば50nm程度、堆積する。これに続き、レジスト膜をその上の多層メタル膜ごと除去すると、第2のキャパシタ電極12b下部電極が残る。次に、図26に示すように、ウエハ1のデバイス面1a側表面のほぼ全面に、たとえばプラズマCVDにより、層間絶縁膜5として、たとえば100nm程度の厚さの窒化シリコン膜を成膜する。次に、図27に示すように、通常のリソグラフィ等により、層間絶縁膜5に必要なビアを形成する。次に、ウエハ1のデバイス面1a側表面に、上層金属配線膜9より構成された外部パッド10、MIMキャパシタC1図7の第1のキャパシタ電極12a上部電極、およびソースドレイン引出配線16a,16b等を、たとえば、リフトオフ法により、形成する。このリフトオフプロセスは、たとえば、以下のような手順で実行する。すなわち、上層金属配線膜9より構成された外部パッド10、MIMキャパシタC1図7の第1のキャパシタ電極12a上部電極、およびソースドレイン引出配線16a,16b等を形成すべき部分に開口を有するレジスト膜をウエハ1のデバイス面1a側表面に形成する。その状態で、たとえば、スパッタリング成膜により、先ず、チタン膜をたとえば50nm程度、堆積する。次に、その上に、たとえば、スパッタリング成膜により、金膜をたとえば900nm程度、堆積する。更にその上に、チタン膜をたとえば50nm程度、堆積する。これに続き、レジスト膜をその上の多層メタル膜ごと除去すると、外部パッド10、MIMキャパシタC1図7の第1のキャパシタ電極12a上部電極、およびソースドレイン引出配線16a,16b等が残る。次に、ウエハ1のデバイス面1a側表面のほぼ全面に、たとえばプラズマCVDにより、ファイナルパッシベーション絶縁膜6として、たとえば300nm程度の厚さの窒化シリコン膜を成膜する。次に、外部パッド10上のファイナルパッシベーション絶縁膜6に、例えば、通常のリソグラフィによって、パッド開口17を開口する。その後、ウエハ1をバックグラインド処理により、たとえば、150マイクロメートル程度の厚さ好適な範囲としては、たとえば、80マイクロメートルから300マイクロメートル程度にする。次に、ダイシング等により、個々のチップ2に分割し、必要に応じて、パッケージング処理を施し、最終的なデバイスとする。9.図8に対応する製造プロセスHEMT基板ダイレクトプロセスの説明主に図29このセクションの製造プロセスは、図8の構造を実現する種々のプロセスのうちの一例である。なお、図29は、セクション8における図23に対応し、プロセスとしてみれば、それ以外の部分、すなわち、図21から図22、および図24から図28は、ほぼ同じであるので、それらの部分については説明を繰り返さない。図29は図8に対応する製造プロセスHEMT基板ダイレクトプロセスの主要部を説明するための製造工程途上セクション8における図23に対応するトランジスタ領域のアクティブ領域形成工程におけるデバイス断面図である。これに基づいて、図8に対応する製造プロセスHEMT基板ダイレクトプロセスを説明する。図21の状態に於いて、ウエハ1のデバイス面1a側表面のトランジスタ領域TRとなるべき領域上を、レジスト膜で被覆した状態で、図29に示すように、非トランジスタ領域TNとなるべき部分の導電性エピタキシ化合物半導体膜3eを、たとえば、ウエットエッチングにより除去することにより、トランジスタ領域TRにアクティブ領域18tを形成する。ここで、ウエットエッチング用の薬液としては、たとえば、APMAmmonia-HydrogenPeroxideMixture等を好適なものとして、例示することができる。なお、このトレンチ34の形成は、ドライエッチングたとえば、SiCl4等のエッチングガス等によるによっても実行可能である。その後は、図24以降の処理に移る。10.図9に対応する製造プロセスHEMT表面エピタキシ層転換アイソレーションN下地プロセスの説明主に図30および図31このセクションの製造プロセスは、図9の構造を実現する種々のプロセスのうちの一例である。なお、図30は、セクション8における図23に対応し、図31は図27に対応し、プロセスとしてみれば、それ以外の部分、すなわち、図21から図22、図24から図26、および図28は、ほぼ同じであるので、それらの部分については説明を繰り返さない。図30は図9に対応する製造プロセスHEMT表面エピタキシ層転換アイソレーションN下地プロセスの主要部を説明するための製造工程途上セクション8における図23に対応する半絶縁性表面層形成工程におけるデバイス断面図である。図31は図9に対応する製造プロセスHEMT表面エピタキシ層転換アイソレーションN下地プロセスの主要部を説明するための製造工程途上セクション8における図27に対応する上層金属配線膜、ファイナルパッシベーション絶縁膜およびパッド開口形成工程におけるデバイス断面図である。これらに基づいて、図9に対応する製造プロセスHEMT表面エピタキシ層転換アイソレーションN下地プロセスを説明する。図21の状態に於いて、ウエハ1のデバイス面1a側表面のトランジスタ領域TRとなるべき領域上、パッド下部のアクティブ領域18pとなるべき領域上、および、独立したメタルコンタクト部下部のアクティブ領域18cとなるべき領域上を、レジスト膜で被覆した状態で、図30に示すように、ウエハ1のデバイス面1a側から、たとえば弗素ヘリウム、ボロン、水素などでも良いをイオン注入することにより、導電性エピタキシ化合物半導体膜3eを半絶縁性表面層3fに変換する。これにより、レジスト膜で被覆されていないトランジスタ領域TRの表面は、アクティブ領域18tとなる。一方、非トランジスタ領域TNの表面の内、レジスト膜で被覆されていない部分は素子分離領域20半絶縁性表面層3fとなり、レジスト膜で被覆されている部分は、独立したメタルコンタクト部下部のアクティブ領域18およびパッド下部のアクティブ領域18pとなる。ここで、フッ素Fのイオン注入条件としては、以下を好適なものとして例示することができる。すなわち、1回目のドーズ量として、4.0x1013cm2程度打ち込みエネルギは、たとえば400KeV程度であり、2回目のドーズ量として、4.0x1013cm2程度打ち込みエネルギは、たとえば250KeV程度である。更に、3回目のドーズ量として、3.0x1013cm2程度打ち込みエネルギは、たとえば100KeV程度であり、4回目のドーズ量として、2.0x1013cm2程度打ち込みエネルギは、たとえば40KeV程度である。その後、図24から図28と同様のプロセスを経て、図31に示す構造となる。図31の構造は、基板部分がウエハ1である以外は、図9と同じである。11.図10に対応する製造プロセスHBT表面エピタキシ層転換アイソレーションプロセスの説明主に図32から図37、および図38を参照このセクションの製造プロセスは、図10の構造を実現する種々のプロセスのうちの一例である。図32は図10に対応する製造プロセスHBT表面エピタキシ層転換アイソレーションプロセスの主要部を説明するための製造工程途上多層導電性エピタキシ化合物半導体膜形成工程におけるデバイス断面図である。図33は図10に対応する製造プロセスHBT表面エピタキシ層転換アイソレーションプロセスの主要部を説明するための製造工程途上エミッタ領域形成工程におけるデバイス断面図である。図34は図10に対応する製造プロセスHBT表面エピタキシ層転換アイソレーションプロセスの主要部を説明するための製造工程途上エミッタおよびベース電極等形成工程におけるデバイス断面図である。図35は図10に対応する製造プロセスHBT表面エピタキシ層転換アイソレーションプロセスの主要部を説明するための製造工程途上半絶縁性表面層等形成工程におけるデバイス断面図である。図36は図10に対応する製造プロセスHBT表面エピタキシ層転換アイソレーションプロセスの主要部を説明するための製造工程途上基板表面絶縁膜および中間金属配線膜等形成工程におけるデバイス断面図である。図37は図10に対応する製造プロセスHBT表面エピタキシ層転換アイソレーションプロセスの主要部を説明するための製造工程途上上層金属配線膜、ファイナルパッシベーション絶縁膜およびパッド開口等形成工程におけるデバイス断面図である。これらに基づいて、図10に対応する製造プロセスHBT表面エピタキシ層転換アイソレーションプロセスを説明する。まず、たとえば、抵抗率が1x107Ωcmから1x108Ωcm程度の半絶縁性GaAsウエハ直径は、たとえば100ミリメートル程度、厚さは、たとえば、600から700マイクロメートル程度を準備する。なお、ウエハの直径は50ミリメートル程度でも、100ミリメートル程度でも、150ミリメートル程度でも、利用可能であれば、それ以上でも良い。図32に示すように、半絶縁性GaAsウエハ1s1のデバイス面1aすなわち第1の主面第2の主面1bの反対の面上のほぼ全面に、n型GaAsサブコレクタ層25cs図10および半絶縁性表面層3fとなるべき膜、たとえばn型GaAs膜GaAs系エピタキシ膜、すなわち、導電性エピタキシ化合物半導体膜3eたとえば、厚さ500nm程度をエピタキシャル成長させる。エピタキシャル成長については、必要に応じて、MOMetalOrganicエピタキシャル成長法、MBMolecularBeamエピタキシャル成長法、ALAtomicLayerエピタキシャル成長法等を使用する以下についても同じ。ここで、n型GaAsサブコレクタ層25cs、すなわち、導電性エピタキシ化合物半導体膜3e第1の導電性エピタキシ化合物半導体膜の添加不純物は、たとえば、シリコンであり、ドーズ量は、たとえば、2x1018cm3程度である。次に、n型GaAs膜導電性エピタキシ化合物半導体膜3e上のほぼ全面に、n型GaAsコレクタ層25ciたとえば、厚さ1000nm程度をエピタキシャル成長させる。ここで、n型GaAsコレクタ層25ciの添加不純物は、たとえば、シリコンであり、ドーズ量は、たとえば、2x1016cm3程度である。次に、n型GaAsコレクタ層25ci上のほぼ全面に、p型GaAsベース層25bたとえば、厚さ100nm程度をエピタキシャル成長させる。ここで、p型GaAsベース層25bの添加不純物は、たとえば、炭素であり、ドーズ量は、たとえば、3x1019cm3程度である。次に、p型GaAsベース層25b上のほぼ全面に、n型InGaPエミッタ層25eiたとえば、厚さ30nm程度、In組成は、たとえば49程度をエピタキシャル成長させる。ここで、n型InGaPエミッタ層25eiの添加不純物は、たとえば、シリコンであり、ドーズ量は、たとえば、5x1017cm3程度である。次に、n型InGaPエミッタ層25ei上のほぼ全面に、n型InGaAsエミッタキャップ層25ecたとえば、厚さ200nm程度をエピタキシャル成長させる。ここで、n型InGaAsエミッタキャップ層25ecの添加不純物は、たとえば、シリコンであり、ドーズ量は、たとえば、2x1019cm3程度である。次に、図33に示すように、n型InGaAsエミッタキャップ層25ec上のほぼ全面に、たとえば、スパッタリング成膜により、たとえば、厚さ300nm程度のWSi膜24エミッタ電極となるべき膜を成膜する。次に、このWSi膜24を、たとえば通常のリソグラフィとドライエッチングエッチングガスは、たとえば、SF6など等により、パターニングすることにより、エミッタ電極24を形成する。次に、このエミッタ電極24をマスクとして、n型InGaAsエミッタキャップ層25ecをたとえば、ウエットエッチングすることにより、n型InGaAsエミッタキャップ層25ecのパターニングを実行する。このウエットエッチングのエッチング液としては、たとえば、H3PO4,H2O2,H2O等の混合液オルト燐酸-過酸化水素混合水溶液を好適なものとして例示することができる。次に、図34に示すように、n型InGaPエミッタ層25eiに、たとえば通常のリソグラフィとドライエッチングエッチングガスは、たとえば、SF6など等により、ベース電極を形成すべき部分にベース開口を形成する。次に、このベース開口上に、たとえばリフトオフ法により、ベース電極23を形成する。このリフトオフプロセスは、たとえば、以下のような手順で実行する。すなわち、ベース電極23を形成すべき部分に開口を有するレジスト膜をウエハ1のデバイス面1a側表面に形成した状態でたとえば、スパッタリング成膜により、先ず、白金膜をたとえば20nm程度、堆積する。次に、その上に、たとえば、スパッタリング成膜により、チタン膜をたとえば50nm程度、堆積する。次に、その上に、たとえば、スパッタリング成膜により、白金膜をたとえば30nm程度、堆積する。更にその上に、金膜をたとえば400nm程度、堆積する。これに続き、レジスト膜をその上の多層メタル膜ごと除去すると、ベース電極23が残る。上記スパッタリング法の変りに蒸着法を用いてもよい。次に、ベースメサ35となるべき部分をレジスト膜で被覆した状態で、たとえば、ウエットエッチングにより、ベースメサ35以外の部分のn型InGaPエミッタ層25ei、p型GaAsベース層25b、およびn型GaAsコレクタ層25ciを除去する通常は、n型GaAsサブコレクタ層25csの表面で止めるが、必要に応じてn型GaAsコレクタ層25ciの一部で止めてもよい。このウエットエッチングのエッチング液としては、たとえば、H3PO4,H2O2,H2O等の混合液オルト燐酸-過酸化水素混合水溶液を好適なものとして例示することができる。次に、図35に示すように、導電性エピタキシ化合物半導体膜3eの内、トランジスタ領域TRにおけるn型GaAsサブコレクタ層25cs以外の部分、すなわち、非トランジスタ領域TNのほぼ全面にイオン注入たとえば、弗素イオン。その他として、ヘリウム、ボロンなどでも良いを実行することにより、非トランジスタ領域TNの導電性エピタキシ化合物半導体膜3eを半絶縁性表面層3fとする。これにより、非トランジスタ領域TNに、素子分離領域20が形成される。次に、ウエハ1のデバイス面1a上であって、トランジスタ領域TRにおけるn型GaAsサブコレクタ層25cs上および非トランジスタ領域TNにおける素子分離領域20上の所定の部分に、リフトオフ法により、下層金属配線膜7から構成されたコレクタ電極22、第1のメタル基板コンタクト部11aおよび第2のメタル基板コンタクト部11bを形成する。このリフトオフ法による処理は、たとえば、以下のように実行する。すなわち、電極等を形成すべき部分に開口を有するレジスト膜をウエハ1のデバイス面1a上に形成した状態で、下層金属配線膜7を構成する多層メタル膜を順次、蒸着法もしくはスパッタリング成膜等により、全面に堆積する。その後、レジスト膜をその上の多層メタル膜ごと除去すると、レジスト開口にあたる部分の多層メタル膜のみが残存することとなる。なお、この蒸着法もしくはスパッタリング成膜プロセスは、たとえば、以下のような手順で実行する。すなわち、たとえば、スパッタリング成膜により、先ず、AuGe膜をたとえば50nm程度、堆積する。次に、その上に、たとえば、スパッタリング成膜により、ニッケル膜をたとえば10nm程度、堆積する。更にその上に、金膜をたとえば440nm程度、堆積する。これに続き、レジスト膜をその上の多層メタル膜ごと除去すると、ウエハ1のデバイス面1a側表面に、コレクタ電極22、第1のメタル基板コンタクト部11aおよび第2のメタル基板コンタクト部11bが残る。ここで、第2のメタル基板コンタクト部11bは、同時にMIMキャパシタC7図10の第2のキャパシタ電極12b下部電極である。次に、図36に示すように、ウエハ1のデバイス面1a側表面のほぼ全面に、たとえばプラズマCVDにより、基板表面絶縁膜4第1の絶縁膜として、たとえば100nm程度の厚さの窒化シリコン膜を成膜する。次に、窒化シリコン膜4上に、たとえば、リフトオフ法により、中間金属配線膜8から構成されたMIMキャパシタC7図10の第1のキャパシタ電極12a中間電極、キャパシタ内中継配線26、コレクタ中継配線21c、およびエミッタ中継配線21eを形成する。このリフトオフプロセスは、たとえば、以下のような手順で実行する。すなわち、上部電極12aを形成すべき部分に開口を有するレジスト膜をウエハ1のデバイス面1a側表面に形成した状態で、たとえば、スパッタリング成膜により、先ず、チタン膜をたとえば50nm程度、堆積する。次に、その上に、たとえば、スパッタリング成膜により、金膜をたとえば900nm程度、堆積する。更にその上に、チタン膜をたとえば50nm程度、堆積する。これに続き、レジスト膜をその上の多層メタル膜ごと除去すると、第1のキャパシタ電極12a中間電極、キャパシタ内中継配線26、コレクタ中継配線21c、およびエミッタ中継配線21eが残る。次に、図37に示すように、ウエハ1のデバイス面1a側表面のほぼ全面に、たとえばプラズマCVDにより、層間絶縁膜5として、たとえば100nm程度の厚さの窒化シリコン膜を成膜する。次に、通常のリソグラフィ等により、層間絶縁膜5に必要なビアを形成する。次に、ウエハ1のデバイス面1a側表面に、上層金属配線膜9より構成された外部パッド10、MIMキャパシタC7図10の第1のキャパシタ電極12b上部電極、コレクタ引出配線19cおよびエミッタ引出配線19e等を、たとえば、リフトオフ法により、形成する。このリフトオフプロセスは、たとえば、以下のような手順で実行する。すなわち、上層金属配線膜9より構成された外部パッド10、MIMキャパシタC7図10の第1のキャパシタ電極12b上部電極、コレクタ引出配線19cおよびエミッタ引出配線19e等を形成すべき部分に開口を有するレジスト膜をウエハ1のデバイス面1a側表面に形成する。その状態で、たとえば、スパッタリング成膜により、先ず、チタン膜をたとえば50nm程度、堆積する。次に、その上に、たとえば、スパッタリング成膜により、金膜をたとえば1900nm程度、堆積する。更にその上に、チタン膜をたとえば50nm程度、堆積する。これに続き、レジスト膜をその上の多層メタル膜ごと除去すると、上層金属配線膜9より構成された外部パッド10、MIMキャパシタC7図10の第1のキャパシタ電極12b上部電極、コレクタ引出配線19cおよびエミッタ引出配線19e等が残る。次に、ウエハ1のデバイス面1a側表面のほぼ全面に、たとえばプラズマCVDにより、ファイナルパッシベーション絶縁膜6として、たとえば300nm程度の厚さの窒化シリコン膜を成膜する。次に、外部パッド10上のファイナルパッシベーション絶縁膜6に、例えば、通常のリソグラフィによって、パッド開口17を開口する。その後、ウエハ1をバックグラインド処理により、たとえば、100nm程度の厚さ好適な範囲としては、たとえば、50nmから200nm程度にする。次に、図38に示すように、ウエハ1の裏面1bから貫通ビア31を形成し、この貫通ビア31およびウエハ1の裏面1bのほぼ全面に、たとえば、金メッキにより、裏面電極32を形成する。次に、ダイシング等により、個々のチップ2に分割し、必要に応じて、パッケージング処理を施し、最終的なデバイスとする。12.サマリ以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、前記実施の形態では、GaAs系半絶縁性化合物半導体基板上に形成された半導体集積回路装置を例に取り具体的に説明したが、本発明はそれに限定されるものではなく、InP系半絶縁性化合物半導体基板上に形成された半導体集積回路装置についても、そのまま適用できることは言うまでもない。また、前記実施の形態では、HEMTHigh-Electron-MobilityTransistorまたはMODFETModulation-DopedFieldEffectTransistorについては、主にP-HEMTPseudomorphicHigh-Electron-MobilityTransistorを例に取り具体的に説明したが、本発明はそれに限定されるものではなく、MOSFETないしMESFETなどの一般のFETでもよい。またM-HEMTMetamorphicHigh-Electron-MobilityTransistor、DH-HEMTDouble-HeterojunctionHigh-Electron-MobilityTransistor、I-HEMTInvertedHigh-Electron-MobilityTransistor、SL-HEMTSuperlatticeHigh-Electron-MobilityTransistorおよび、これらの複合構造を有するHEMTやより基本的構造のHEMTを有する半導体集積回路装置にも適用できることは言うまでもない。なお、前記実施の形態では、HEMTとしては、Nチャネル型デバイスを例にとり、具体的に説明したが、本発明はそれに限定されるものではなく、Pチャネル型デバイスを用いたものにも適用できることは言うまでもない。同様に、HBTとしては、NPN型のHBTを例にとり、具体的に説明したが、本発明はそれに限定されるものではなく、PNP型のHBTまたは両タイプのHBTを用いたものにも適用できることは言うまでもない。また本発明はヘテロ接合のHBTに限定されず、ホモ接合の通常のバイポーラトランジスタにも適用できる。また、トランジスタ等の導電性半導体層膜がエピタキシャル成長により形成した例を説明したが、エピタキシャル成長以外の導電性半導体膜すなわち導電性化合物半導体層にも適用できる。例えば、GaAsにSiをイオン注入し活性化した導電性半導体層すなわち導電性化合物半導体層としたチャネルのFETなどにも適用できる。更に、前記実施の形態では、キャパシタに関して、MIMキャパシタを例に取り具体的に説明したが、本発明はそれに限定されるものではなく、接合型または、これとMIM型の複合的なキャパシタを使用した半導体集積回路装置にも適用できることは言うまでもない。また、前記実施の形態では、HBTを用いた回路に関して、主にMIMキャパシタの一方の端子をHBTのコレクタ又はベースに接続する例を具体的に説明したが、本発明はそれに限定されるものではなく、エミッタに接続したものでもよいことはいうまでもない。同様に、HEMTを用いた回路に関して、主にMIMキャパシタの一方の端子をHEMTのソース又はドレインに接続する例を具体的に説明したが、本発明はそれに限定されるものではなく、ゲートに接続したものでもよいことはいうまでもない。"