クロック信号に基づいて入力データの取り込みと保持を行うラッチ部と、前記ラッチ部に前記クロック信号を入力するクロック部とを備えるフリップフロップ回路が搭載された半導体集積回路であって、前記フリップフロップ回路のアクティブ領域の幅を確保しつつ、かつ均一幅となるように、前記アクティブ領域が分割されていることを特徴とする半導体集積回路。前記ラッチ部のアクティブ領域と前記クロック部のアクティブ領域とは互いに分割されていることを特徴とする請求項1に記載の半導体集積回路。前記ラッチ部に保持された入力データに基づいて出力データを出力するバッファ部をさらに備え、前記ラッチ部のアクティブ領域と前記クロック部のアクティブ領域と前記バッファ部のアクティブ領域は互いに分割されていることを特徴とする請求項2に記載の半導体集積回路。前記ラッチ部において前記クロック信号が入力されるトランジスタに設けられた第1のゲート電極と、前記クロック部のトランジスタに設けられ、第1のゲート電極と分割された第2のゲート電極と、前記第1のゲート電極および前記第2のゲート電極の上層に配置され、前記第1のゲート電極と、前記第2のゲート電極とを接続する配線とを備えることを特徴とする請求項1から3のいずれか1項に記載の半導体集積回路。前記ラッチ部は、横方向又は縦方向に互いに隣接配置されていることを特徴とする請求項1から4のいずれか1項に記載の半導体集積回路。本発明の一つの実施形態の目的は、フリップフロップにおけるアクティブ領域のレイアウトの凹凸を低減することが可能な半導体集積回路を提供することである。実施形態の半導体集積回路によれば、クロック信号に基づいて入力データの取り込みと保持を行うラッチ部と、前記ラッチ部に前記クロック信号を入力するクロック部とを備えるフリップフロップ回路が搭載されている。このフリップフロップ回路において、前記フリップフロップのアクティブ領域の幅がそれぞれ等しくなるように前記アクティブ領域が分割されている。以下、実施形態に係る半導体集積回路について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。第1実施形態図1は、第1実施形態に係る半導体集積回路の概略構成を示すブロック図、図2は、図1の半導体集積回路の回路構成を示す図である。図1において、この半導体集積回路には、クロック信号P、PNに基づいて入力データDAの取り込みと保持を行うラッチ部LB、ラッチ部LBにクロック信号P、PNを入力するクロック部CBおよびラッチ部LBに保持された入力データDAに基づいて出力データQを出力するバッファ部FBが設けられている。ラッチ部LBには、前回取り込まれた入力データDAをスレーブ部SBに保持させたまま、今回取り込まれた入力データDAを保持するマスター部MBおよびマスター部MBに今回保持された入力データDAを取り込んで保持するスレーブ部SBが設けられている。マスター部MBには、クロックドインバータ1、3およびインバータ2が設けられている。スレーブ部SBには、トランスファーゲート4、クロックドインバータ6およびインバータ5が設けられている。バッファ部FBにはインバータ7が設けられている。クロック部CBにはインバータ8、9が設けられている。そして、クロックドインバータ1、インバータ2、トランスファーゲート4、インバータ5、7は順次直列に接続されている。インバータ2の入力端子にはクロックドインバータ3の出力端子が接続され、インバータ2の出力端子にはクロックドインバータ3の入力端子が接続されている。インバータ5の入力端子にはクロックドインバータ6の出力端子が接続され、インバータ5の出力端子にはクロックドインバータ6の入力端子が接続されている。そして、クロックドインバータ1、3、6およびトランスファーゲート4のクロック端子にはクロック信号P、PNが入力される。また、入力データDAはクロックドインバータ1の入力端子に入力され、出力データQはインバータ7の出力端子から出力される。インバータ8、9は直列に接続されている。そして、クロック信号CLKはインバータ8の入力端子に入力され、クロック信号Pはインバータ9の出力端子から出力され、クロック信号PNはインバータ8の出力端子から出力される。そして、クロック信号CLKがインバータ8にて反転されることでクロック信号PNが生成され、クロック信号CLKがインバータ8、9にて2回反転されることでクロック信号Pが生成される。そして、クロック信号CLKがロウレベルになると、クロック信号Pはロウレベルになるととともに、クロック信号PNはハイレベルになる。この時、クロックドインバータ1、6はオンするとともに、クロックドインバータ3およびトランスファーゲート4はオフし、入力データDAがクロックドインバータ1を介してマスター部MBに取り込まれるととともに、インバータ5の出力がクロックドインバータ6にて反転されてからインバータ5の入力に帰還され、マスター部MBから前回取り込んだ入力データDAがスレーブ部SBに保持される。クロック信号CLKがハイレベルになると、クロック信号Pはハイレベルになるととともに、クロック信号PNはロウレベルになる。この時、クロックドインバータ1、6はオフするとともに、クロックドインバータ3およびトランスファーゲート4はオンし、インバータ2の出力がクロックドインバータ3にて反転されてからインバータ2の入力に帰還され、今回取り込んだ入力データDAがマスター部MBに保持されるととともに、トランスファーゲート4を介してスレーブ部SBに取り込まれる。図2は、図1の半導体集積回路の回路構成を示す図である。図2において、クロックドインバータ1には、Pチャンネル電界効果トランジスタMP1、MP2およびNチャンネル電界効果トランジスタMN1、MN2が設けられている。インバータ2には、Pチャンネル電界効果トランジスタMP3およびNチャンネル電界効果トランジスタMN3が設けられている。クロックドインバータ3には、Pチャンネル電界効果トランジスタMP4、MP5およびNチャンネル電界効果トランジスタMN4、MN5が設けられている。トランスファーゲート4には、Pチャンネル電界効果トランジスタMP6およびNチャンネル電界効果トランジスタMN6が設けられている。インバータ5には、Pチャンネル電界効果トランジスタMP7およびNチャンネル電界効果トランジスタMN7が設けられている。クロックドインバータ6には、Pチャンネル電界効果トランジスタMP8、MP9およびNチャンネル電界効果トランジスタMN8、MN9が設けられている。インバータ7には、Pチャンネル電界効果トランジスタMP10およびNチャンネル電界効果トランジスタMN10が設けられている。インバータ8には、Pチャンネル電界効果トランジスタMP11およびNチャンネル電界効果トランジスタMN11が設けられている。インバータ9には、Pチャンネル電界効果トランジスタMP12およびNチャンネル電界効果トランジスタMN12が設けられている。そして、Pチャンネル電界効果トランジスタMP1、MP2およびNチャンネル電界効果トランジスタMN1、MN2は順次直列に接続されている。Pチャンネル電界効果トランジスタMP3およびNチャンネル電界効果トランジスタMN3は直列に接続されている。Pチャンネル電界効果トランジスタMP4、MP5およびNチャンネル電界効果トランジスタMN4、MN5は順次直列に接続されている。Pチャンネル電界効果トランジスタMP6およびNチャンネル電界効果トランジスタMN6は並列に接続されている。Pチャンネル電界効果トランジスタMP7およびNチャンネル電界効果トランジスタMN7は直列に接続されている。Pチャンネル電界効果トランジスタMP8、MP9およびNチャンネル電界効果トランジスタMN8、MN9は順次直列に接続されている。Pチャンネル電界効果トランジスタMP10およびNチャンネル電界効果トランジスタMN10は直列に接続されている。Pチャンネル電界効果トランジスタMP11およびNチャンネル電界効果トランジスタMN11は直列に接続されている。Pチャンネル電界効果トランジスタMP12およびNチャンネル電界効果トランジスタMN12は直列に接続されている。また、Pチャンネル電界効果トランジスタMP2とNチャンネル電界効果トランジスタMN1との接続点は、Pチャンネル電界効果トランジスタMP3のゲートおよびNチャンネル電界効果トランジスタMN3のゲートに接続されている。Pチャンネル電界効果トランジスタMP3とNチャンネル電界効果トランジスタMN3との接続点は、Pチャンネル電界効果トランジスタMP6とNチャンネル電界効果トランジスタMN6との一方の接続点に接続されている。Pチャンネル電界効果トランジスタMP6とNチャンネル電界効果トランジスタMN6との他方の接続点は、Pチャンネル電界効果トランジスタMP7のゲートおよびNチャンネル電界効果トランジスタMN7のゲートに接続されている。Pチャンネル電界効果トランジスタMP7とNチャンネル電界効果トランジスタMN7との接続点は、Pチャンネル電界効果トランジスタMP10のゲートおよびNチャンネル電界効果トランジスタMN10のゲートに接続されている。また、Pチャンネル電界効果トランジスタMP3とNチャンネル電界効果トランジスタMN3との接続点は、Pチャンネル電界効果トランジスタMP4のゲートおよびNチャンネル電界効果トランジスタMN5のゲートに接続されている。Pチャンネル電界効果トランジスタMP5とNチャンネル電界効果トランジスタMN4との接続点は、Pチャンネル電界効果トランジスタMP3のゲートおよびNチャンネル電界効果トランジスタMN3のゲートに接続されている。また、Pチャンネル電界効果トランジスタMP7とNチャンネル電界効果トランジスタMN7との接続点は、Pチャンネル電界効果トランジスタMP8のゲートおよびNチャンネル電界効果トランジスタMN9のゲートに接続されている。Pチャンネル電界効果トランジスタMP9とNチャンネル電界効果トランジスタMN8との接続点は、Pチャンネル電界効果トランジスタMP7のゲートおよびNチャンネル電界効果トランジスタMN7のゲートに接続されている。Pチャンネル電界効果トランジスタMP11とNチャンネル電界効果トランジスタMN11との接続点は、Pチャンネル電界効果トランジスタMP12のゲートおよびNチャンネル電界効果トランジスタMN12のゲートに接続されている。そして、入力データDAはPチャンネル電界効果トランジスタMP1のゲートおよびNチャンネル電界効果トランジスタMN2のゲートに入力される。クロック信号CLKはPチャンネル電界効果トランジスタMP11のゲートおよびNチャンネル電界効果トランジスタMN11のゲートに入力される。クロック信号CLKはPチャンネル電界効果トランジスタMP11のゲートおよびNチャンネル電界効果トランジスタMN11のゲートに入力される。クロック信号PはPチャンネル電界効果トランジスタMP2、MP9のゲートおよびNチャンネル電界効果トランジスタMN4、MN6のゲートに入力される。クロック信号PNはPチャンネル電界効果トランジスタMP5、MP6のゲートおよびNチャンネル電界効果トランジスタMN1、MN8のゲートに入力される。そして、クロック信号CLKがロウレベルになると、クロック信号Pはロウレベルになるととともに、クロック信号PNはハイレベルになる。この時、Pチャンネル電界効果トランジスタMP2、MP9およびNチャンネル電界効果トランジスタMN1、MN8がオンすることで、クロックドインバータ1、6はオンするとともに、Pチャンネル電界効果トランジスタMP5、MP6およびNチャンネル電界効果トランジスタMN4、MN6がオフすることで、クロックドインバータ3およびトランスファーゲート4はオフする。このため、入力データDAがクロックドインバータ1を介してマスター部MBに取り込まれるととともに、インバータ5の出力がクロックドインバータ6にて反転されてからインバータ5の入力に帰還され、マスター部MBから前回取り込んだ入力データDAがスレーブ部SBに保持される。クロック信号CLKがハイレベルになると、クロック信号Pはハイレベルになるととともに、クロック信号PNはロウレベルになる。この時、Pチャンネル電界効果トランジスタMP2、MP9およびNチャンネル電界効果トランジスタMN1、MN8がオフすることで、クロックドインバータ1、6はオフするとともに、Pチャンネル電界効果トランジスタMP5、MP6およびNチャンネル電界効果トランジスタMN4、MN6がオンすることで、クロックドインバータ3およびトランスファーゲート4はオンする。このため、インバータ2の出力がクロックドインバータ3にて反転されてからインバータ2の入力に帰還され、今回取り込んだ入力データDAがマスター部MBに保持されるととともに、トランスファーゲート4を介してスレーブ部SBに取り込まれる。図3は、図1の半導体集積回路のゲート電極およびアクティブ領域のレイアウト構成を示す平面図、図4は、図3の半導体集積回路のラッチ部に配線を追加した時のレイアウト構成を示す平面図、図5は、図4の半導体集積回路のラッチ部とクロック部とバッファ部との間の配線を追加した時のレイアウト構成を示す平面図である。図3~図5において、半導体チップには、クロック領域CR1、ラッチ領域LR1およびバッファ領域BR1が設けられている。クロック領域CR1には、図2のインバータ8、9が形成されている。ラッチ領域LR1には、図2のクロックドインバータ1、3、6、トランスファーゲート4およびインバータ2が形成されている。バッファ領域BR1には、図2のインバータ5、7が形成されている。すなわち、クロック領域CR1にはアクティブ領域AK5、AK6が形成され、ラッチ領域LR1にはアクティブ領域AK1、AK2が形成され、バッファ領域BR1にはアクティブ領域AK3、AK4が形成されている。そして、アクティブ領域AK1~AK6は素子分離領域IR1を介して互いに分離されている。ここで、アクティブ領域AK1~AK6は、各アクティブ領域AK1~AK6の幅W1~W6をそれぞれにおいて均一の幅となって、分割されている。なお、ここで言うアクティブ領域とは、拡散層とチャネル領域を言う。この拡散層は、電界効果トランジスタのソースおよびドレインを構成することができる。また、チャネル領域上にゲート電極を配置することで、電界効果トランジスタのゲートを構成することができる。また、各アクティブ領域AK1~AK6の幅W1~W6は、各アクティブ領域AK1~AK6上のゲート幅に対応する。そして、アクティブ領域AK1、AK3、AK5は横方向に並べて配置され、アクティブ領域AK2、AK4、AK6は横方向に並べて配置されている。アクティブ領域AK1、AK2は縦方向に並べて配置され、アクティブ領域AK3、AK4は縦方向に並べて配置され、アクティブ領域AK5、AK6は縦方向に並べて配置されている。そして、アクティブ領域AK1、AK2を縦方向に横切るようにゲート電極G1、G5、G6、G10が互いに並列に配置されている。アクティブ領域AK1を縦方向に横切るようにゲート電極G4がゲート電極G1、G5間に配置されている。アクティブ領域AK2を縦方向に横切るようにゲート電極G2がゲート電極G1、G5間に配置されている。ゲート電極G1、G4間でアクティブ領域AK1を縦方向に横切るとともに、ゲート電極G2、G5間でアクティブ領域AK2を縦方向に横切るようにゲート電極G3が配置されている。アクティブ領域AK1を縦方向に横切るようにゲート電極G7がゲート電極G6、G10間に配置されている。アクティブ領域AK2を縦方向に横切るようにゲート電極G9がゲート電極G6、G10間に配置されている。ゲート電極G7、G10間でアクティブ領域AK1を縦方向に横切るとともに、ゲート電極G6、G9間でアクティブ領域AK2を縦方向に横切るようにゲート電極G8が配置されている。また、アクティブ領域AK3、AK4を縦方向に横切るようにゲート電極G11、G12が互いに並列に配置されている。アクティブ領域AK5、AK6を縦方向に横切るようにゲート電極G13、G14が互いに並列に配置されている。なお、ゲート電極G1、G2、G4~G6、G8~G14は直線状に構成し、ゲート電極G3、G8はクランク状に構成することができる。そして、アクティブ領域AK1~AK6において、ゲート電極G1~G14下にはチャネル領域が形成されるとともに、その両側には拡散層が形成されている。なお、アクティブ領域AK1、AK3、AK5はP型不純物拡散層、アクティブ領域AK2、AK4、AK6はN型不純物拡散層とすることができる。ここで、アクティブ領域AK1において、ゲート電極G1下にはPチャンネル電界効果トランジスタMP1のチャネル領域が形成され、ゲート電極G3下にはPチャンネル電界効果トランジスタMP2のチャネル領域が形成され、ゲート電極G4下にはPチャンネル電界効果トランジスタMP5のチャネル領域が形成され、ゲート電極G5下にはPチャンネル電界効果トランジスタMP4のチャネル領域が形成され、ゲート電極G6下にはPチャンネル電界効果トランジスタMP3のチャネル領域が形成され、ゲート電極G7下にはPチャンネル電界効果トランジスタMP6のチャネル領域が形成され、ゲート電極G8下にはPチャンネル電界効果トランジスタMP9のチャネル領域が形成され、ゲート電極G10下にはPチャンネル電界効果トランジスタMP8のチャネル領域が形成されている。アクティブ領域AK2において、ゲート電極G1下にはNチャンネル電界効果トランジスタMN2のチャネル領域が形成され、ゲート電極G2下にはNチャンネル電界効果トランジスタMN1のチャネル領域が形成され、ゲート電極G3下にはNチャンネル電界効果トランジスタMN4のチャネル領域が形成され、ゲート電極G5下にはNチャンネル電界効果トランジスタMN5のチャネル領域が形成され、ゲート電極G6下にはNチャンネル電界効果トランジスタMN3のチャネル領域が形成され、ゲート電極G8下にはNチャンネル電界効果トランジスタMN6のチャネル領域が形成され、ゲート電極G9下にはNチャンネル電界効果トランジスタMN8のチャネル領域が形成され、ゲート電極G10下にはNチャンネル電界効果トランジスタMN9のチャネル領域が形成されている。アクティブ領域AK3において、ゲート電極G11下にはPチャンネル電界効果トランジスタMP7のチャネル領域が形成され、ゲート電極G12下にはPチャンネル電界効果トランジスタMP10のチャネル領域が形成されている。アクティブ領域AK4において、ゲート電極G11下にはNチャンネル電界効果トランジスタMN7のチャネル領域が形成され、ゲート電極G12下にはNチャンネル電界効果トランジスタMN10のチャネル領域が形成されている。アクティブ領域AK5において、ゲート電極G13下にはPチャンネル電界効果トランジスタMP11のチャネル領域が形成され、ゲート電極G14下にはPチャンネル電界効果トランジスタMP12のチャネル領域が形成されている。アクティブ領域AK6において、ゲート電極G13下にはNチャンネル電界効果トランジスタMN11のチャネル領域が形成され、ゲート電極G14下にはNチャンネル電界効果トランジスタMN12のチャネル領域が形成されている。アクティブ領域AK1~AK6を間にして配線H1、H2が横方向に並列に配置されている。なお、配線H1は電源電位VDDCを配電し、配線H2は電源電位VSSCを配電することができる。ゲート電極G1の左側のアクティブ領域AK1の拡散層は、配線H8を介して配線H1に接続されている。ゲート電極G1の左側のアクティブ領域AK2の拡散層は、配線H9を介して配線H2に接続されている。ゲート電極G1は配線H10に接続されている。ゲート電極G3、G4間のアクティブ領域AK1の拡散層は、配線H11に接続されている。ゲート電極G3、G4間のアクティブ領域AK2の拡散層は、配線H17を介してゲート電極G6に接続されている。配線H11は配線H30を介して配線H17に接続されている。ゲート電極G5は配線H14を介してゲート電極G6、G7間のアクティブ領域AK1の拡散層に接続されている。ゲート電極G6、G8間のアクティブ領域AK2の拡散層は配線H19に接続されている。配線H14は配線H32を介して配線H19に接続されている。ゲート電極G5、G6間のアクティブ領域AK1の拡散層は配線H13を介して配線H1に接続されている。ゲート電極G5、G6間のアクティブ領域AK2の拡散層は配線H18を介して配線H2に接続されている。ゲート電極G10の右側のアクティブ領域AK1の拡散層は、配線H23を介して配線H1に接続されている。ゲート電極G10の右側のアクティブ領域AK2の拡散層は、配線H24を介して配線H2に接続されている。ゲート電極G10は配線H22に接続されている。ゲート電極G7、G8間のアクティブ領域AK1の拡散層は、配線H21を介してゲート電極G8、G9間のアクティブ領域AK2の拡散層に接続されている。ゲート電極G2は配線H12に接続されている。ゲート電極G9は配線H20に接続されている。ゲート電極G4は配線H15を介してゲート電極G7に接続されている。配線H12は配線H31を介して配線H15に接続され、配線H20は配線H33を介して配線H15に接続されている。ゲート電極G3は配線H16を介してゲート電極G8に接続されている。ゲート電極G14は、配線H3を介してゲート電極G13の左側のアクティブ領域AK5、AK6の拡散層に接続されている。ゲート電極G13は配線H4に接続されている。ゲート電極G13、G14間のアクティブ領域AK5の拡散層は、配線H5を介して配線H1に接続されている。ゲート電極G13、G14間のアクティブ領域AK6の拡散層は、配線H6を介して配線H2に接続されている。ゲート電極G14の右側のアクティブ領域AK5の拡散層は、配線H7を介してゲート電極G14の右側のアクティブ領域AK6の拡散層に接続されている。ゲート電極G12は、配線H25を介してゲート電極G11の左側のアクティブ領域AK3、AK4の拡散層に接続されている。ゲート電極G11は配線H28に接続されている。ゲート電極G11、G12間のアクティブ領域AK3の拡散層は、配線H26を介して配線H1に接続されている。ゲート電極G11、G12間のアクティブ領域AK4の拡散層は、配線H27を介して配線H2に接続されている。ゲート電極G12の右側のアクティブ領域AK3の拡散層は、配線H29を介してゲート電極G12の右側のアクティブ領域AK4の拡散層に接続されている。配線H7は、配線H34を介して配線H31に接続されている。配線H3は、配線H35を介して配線H12に接続されている。配線H25は、配線H36を介して配線H22に接続されている。配線H28は、配線H37を介して配線H21に接続されている。なお、ゲート電極G1~G14は、例えば、多結晶シリコンにて構成することができる。配線H1~H37は、AlまたはCuなどの金属にて構成することができる。また、配線H1~H37は、ゲート電極G1~G14の上層に配置することができる。また、配線H1~H37は、多層配線を用いることができ、例えば、配線H1~H29は第1層目Al配線、配線H30~H33は第2層目Al配線、配線H34~H37は第3層目Al配線を用いることができる。ここで、各アクティブ領域AK1~AK6の幅W1~W6をそれぞれにおいて均一の幅となって、分割することにより、各アクティブ領域AK1~AK6のレイアウトの凹凸をなくすことができ、半導体製造プロセスに起因する特性ばらつきを低減することが可能となるとともに、アクティブ領域AK1~AK6上の多結晶シリコンによるストレスを均一化することができ、フリップフロップ回路のディレイ、セットアップおよびホールドなどのタイミングばらつきを低減することができる。また、クロック信号PNが印加されるゲート電極G2、G4、G7、G9、G14を互いに分離し、これらのゲート電極G2、G4、G7、G9、G14を配線H12、H15、H20、H31、H33、H34にて互いに接続するとともに、クロック信号Pが印加されるゲート電極G3、G8を互いに分離し、これらのゲート電極G3、G8を配線H16にて互いに接続することにより、ゲート電極G2、G4、G7、G9、G14間で多結晶シリコンを引き回したり、ゲート電極G3、G8間で多結晶シリコンを引き回したりする必要がなくなる。このため、このような引き回しに使用される多結晶シリコンを避けるようにアクティブ領域AK1~AK6のレイアウトを設計する必要がなくなり、アクティブ領域AK1~AK6の幅の減少を抑制しつつ、各アクティブ領域AK1~AK6の幅W1~W6をそれぞれにおいて均一の幅となって、分割することが可能となる。そして、上述の各アクティブ領域AK1~AK6の幅W1~W6を最大限まで取ることで、スピードの速いフリップフロップを作成することができ、各アクティブ領域AK1~AK6の幅W1~W6を最小限まで削減することで、リーク電流を抑制した、低消費電力のフリップフロップを作成することができる。なお、上述した実施形態では、クロックドインバータ1、3、6、トランスファーゲート4およびインバータ2にてアクティブ領域AK1、AK2を共有し、インバータ5、7にてアクティブ領域AK3、AK4を共有する方法について説明したが、これら6個のアクティブ領域AK1~AK6に分割する方法に限定されることなく、これ以外の分割方法でもよい。例えば、インバータ5、7間でアクティブ領域を分割するようにしてもよいし、クロックドインバータ1、3間でアクティブ領域を分割するようにしてもよいし、トランスファーゲート4とクロックドインバータ6との間でアクティブ領域を分割するようにしてもよい。第2実施形態図6は、第2実施形態に係る半導体集積回路のゲート電極およびアクティブ領域のレイアウト構成を示す平面図、図7は、図6の半導体集積回路のラッチ部に配線を追加した時のレイアウト構成を示す平面図、図8は、図7の半導体集積回路のラッチ部とクロック部とバッファ部との間の配線を追加した時のレイアウト構成を示す平面図である。図6において、半導体チップには、クロック領域CR2、ラッチ領域LR2、LR2 ́およびバッファ領域BR2が設けられている。クロック領域CR2には、図2のインバータ8、9が形成されている。ラッチ領域LR2には、図2のクロックドインバータ1、3が形成されている。ラッチ領域LR2 ́には、図2のクロックドインバータ6、トランスファーゲート4およびインバータ2が形成されている。バッファ領域BR2には、図2のインバータ5、7が形成されている。すなわち、クロック領域CR2にはアクティブ領域AK15、AK16が形成され、ラッチ領域LR2にはアクティブ領域AK11、AK12が形成され、ラッチ領域LR2 ́にはアクティブ領域AK11 ́、AK12 ́が形成され、バッファ領域BR2にはアクティブ領域AK13、AK14が形成されている。そして、アクティブ領域AK11~AK16、AK11 ́、AK12 ́は素子分離領域IR2を介して互いに分離されている。ここで、アクティブ領域AK11~AK16、AK11 ́、AK12 ́は幅がそれぞれにおいて均一の幅となって、分割されている。そして、アクティブ領域AK11、AK15は横方向に並べて配置され、アクティブ領域AK12、AK16は横方向に並べて配置され、アクティブ領域AK12 ́、AK14は横方向に並べて配置され、アクティブ領域AK11 ́、AK13は横方向に並べて配置されている。アクティブ領域AK11、AK12、AK12 ́、AK11 ́は縦方向に並べて配置され、アクティブ領域AK15、AK16、AK13、AK14は縦方向に並べて配置されている。そして、アクティブ領域AK11、AK12を縦方向に横切るようにゲート電極G21、G25が互いに並列に配置されている。アクティブ領域AK11 ́、AK12 ́を縦方向に横切るようにゲート電極G30、G26が互いに並列に配置されている。アクティブ領域AK11を縦方向に横切るようにゲート電極G24がゲート電極G21、G25間に配置されている。アクティブ領域AK11 ́を縦方向に横切るようにゲート電極G27がゲート電極G30、G26間に配置されている。アクティブ領域AK12、AK12 ́を縦方向に横切るようにゲート電極G22がゲート電極G21、G30とゲート電極G25、G26との間に配置されている。ゲート電極G21、G24間でアクティブ領域AK11を縦方向に横切り、ゲート電極G22、G25間でアクティブ領域AK12を縦方向に横切り、ゲート電極G22、G26間でアクティブ領域AK12 ́を縦方向に横切り、ゲート電極G30、G27間でアクティブ領域AK11 ́を縦方向に横切るようにゲート電極G23が配置されている。また、アクティブ領域AK13、AK14を縦方向に横切るようにゲート電極G31、G32が互いに並列に配置されている。アクティブ領域AK15、AK16を縦方向に横切るようにゲート電極G33、G34が互いに並列に配置されている。なお、ゲート電極G21、G22、G24~G27、G30~G34は直線状に構成し、ゲート電極G23はクランク状に構成することができる。そして、アクティブ領域AK11~AK16、AK11 ́、AK12 ́において、ゲート電極G21~G27、G30~G34下にはチャネル領域が形成されるとともに、その両側には拡散層が形成されている。なお、アクティブ領域AK11、AK11 ́、AK13、AK15はP型不純物拡散層、アクティブ領域AK12、AK12 ́、AK14、AK16はN型不純物拡散層とすることができる。ここで、アクティブ領域AK11において、ゲート電極G21下にはPチャンネル電界効果トランジスタMP1のチャネル領域が形成され、ゲート電極G23下にはPチャンネル電界効果トランジスタMP2のチャネル領域が形成され、ゲート電極G24下にはPチャンネル電界効果トランジスタMP5のチャネル領域が形成され、ゲート電極G25下にはPチャンネル電界効果トランジスタMP4のチャネル領域が形成されている。アクティブ領域AK11 ́において、ゲート電極G26下にはPチャンネル電界効果トランジスタMP3のチャネル領域が形成され、ゲート電極G27下にはPチャンネル電界効果トランジスタMP6のチャネル領域が形成され、ゲート電極G23下にはPチャンネル電界効果トランジスタMP9のチャネル領域が形成され、ゲート電極G30下にはPチャンネル電界効果トランジスタMP8のチャネル領域が形成されている。アクティブ領域AK12において、ゲート電極G21下にはNチャンネル電界効果トランジスタMN2のチャネル領域が形成され、ゲート電極G22下にはNチャンネル電界効果トランジスタMN1のチャネル領域が形成され、ゲート電極G23下にはNチャンネル電界効果トランジスタMN4のチャネル領域が形成され、ゲート電極G25下にはNチャンネル電界効果トランジスタMN5のチャネル領域が形成されている。アクティブ領域AK12 ́において、ゲート電極G26下にはNチャンネル電界効果トランジスタMN3のチャネル領域が形成され、ゲート電極G23下にはNチャンネル電界効果トランジスタMN6のチャネル領域が形成され、ゲート電極G22下にはNチャンネル電界効果トランジスタMN8のチャネル領域が形成され、ゲート電極G30下にはNチャンネル電界効果トランジスタMN9のチャネル領域が形成されている。アクティブ領域AK13において、ゲート電極G31下にはPチャンネル電界効果トランジスタMP7のチャネル領域が形成され、ゲート電極G32下にはPチャンネル電界効果トランジスタMP10のチャネル領域が形成されている。アクティブ領域AK14において、ゲート電極G31下にはNチャンネル電界効果トランジスタMN7のチャネル領域が形成され、ゲート電極G32下にはNチャンネル電界効果トランジスタMN10のチャネル領域が形成されている。アクティブ領域AK15において、ゲート電極G33下にはPチャンネル電界効果トランジスタMP11のチャネル領域が形成され、ゲート電極G34下にはPチャンネル電界効果トランジスタMP12のチャネル領域が形成されている。アクティブ領域AK16において、ゲート電極G33下にはNチャンネル電界効果トランジスタMN11のチャネル領域が形成され、ゲート電極G34下にはNチャンネル電界効果トランジスタMN12のチャネル領域が形成されている。アクティブ領域AK11~AK16、AK11 ́、AK12 ́を間にして配線H41、H41 ́が横方向に並列に配置され、アクティブ領域AK12、AK16とアクティブ領域AK12 ́、AK14との間には配線H42が横方向に並列に配置されている。すなわち、図6に示すように、アクティブ領域AK11~AK16、AK11 ́、AK12 ́およびゲート電極G21、G22、G24~G27、G30~G34は、配線H42に対して線対称になるように配置されている。なお、配線H41、H41 ́は電源電位VDDCを配電し、配線H42は電源電位VSSCを配電することができる。ゲート電極G21の左側のアクティブ領域AK11の拡散層は、配線H48を介して配線H41に接続されている。ゲート電極G21の左側のアクティブ領域AK12の拡散層は、配線H49を介して配線H42に接続されている。ゲート電極G21の右側のアクティブ領域AK11の拡散層は、配線H53を介して配線H41に接続されている。ゲート電極G21の右側のアクティブ領域AK12の拡散層は、配線H57を介して配線H42に接続されている。ゲート電極G21は配線H50に接続されている。ゲート電極G22は配線H52に接続されている。ゲート電極G23は配線H51に接続されている。ゲート電極G24は配線H55に接続されている。ゲート電極G25は配線H56に接続されている。ゲート電極G23、G24間のアクティブ領域AK11の拡散層は、配線H54を介してゲート電極G22、G23間のアクティブ領域AK12の拡散層に接続されている。ゲート電極G30の左側のアクティブ領域AK11 ́の拡散層は、配線H59を介して配線H41 ́に接続されている。ゲート電極G30の左側のアクティブ領域AK12 ́の拡散層は、配線H58を介して配線H42に接続されている。ゲート電極G26の右側のアクティブ領域AK11 ́の拡散層は、配線H66を介して配線H41 ́に接続されている。ゲート電極G26の右側のアクティブ領域AK12 ́の拡散層は、配線H65を介して配線H42に接続されている。ゲート電極G30は配線H60に接続されている。ゲート電極G27は配線H63に接続されている。ゲート電極G26は配線H62に接続されている。ゲート電極G23、G27間のアクティブ領域AK11 ́の拡散層は、配線H61を介してゲート電極G22、G23間のアクティブ領域AK12 ́の拡散層に接続されている。配線H54は、配線H79を介して配線H62に接続されている。配線H56は、配線H64を介してゲート電極G27、G26間のアクティブ領域AK11 ́の拡散層およびゲート電極G23、G26間のアクティブ領域AK12 ́の拡散層に接続されている。ゲート電極G34は、配線H43を介してゲート電極G33の左側のアクティブ領域AK15、AK16の拡散層に接続されている。ゲート電極G33は配線H44に接続されている。ゲート電極G33、G34間のアクティブ領域AK15の拡散層は、配線H45を介して配線H41に接続されている。ゲート電極G33、G34間のアクティブ領域AK16の拡散層は、配線H46を介して配線H42に接続されている。ゲート電極G34の右側のアクティブ領域AK15の拡散層は、配線H47を介してゲート電極G34の右側のアクティブ領域AK16の拡散層に接続されている。ゲート電極G32は、配線H67を介してゲート電極G31の左側のアクティブ領域AK13、AK14の拡散層に接続されている。ゲート電極G31は配線H68に接続されている。ゲート電極G31、G32間のアクティブ領域AK13の拡散層は、配線H70を介して配線H41に接続されている。ゲート電極G31、G32間のアクティブ領域AK14の拡散層は、配線H69を介して配線H42に接続されている。ゲート電極G32の右側のアクティブ領域AK13の拡散層は、配線H71を介してゲート電極G32の右側のアクティブ領域AK14の拡散層に接続されている。配線H55は、配線H72を介して配線H78に接続されている。配線H72は、配線H78を介して配線H74、H76に接続されている。配線H51は、配線H73を介して配線H47に接続されている。配線H52は、配線H74を介して配線H43、H78に接続されている。配線H61は、配線H75を介して配線H68に接続されている。配線H63は、配線H76を介して配線H78に接続されている。配線H60は、配線H77を介して配線H67に接続されている。なお、ゲート電極G21~G27、G30~G34は、例えば、多結晶シリコンにて構成することができる。配線H41~H79、H41 ́は、AlまたはCuなどの金属にて構成することができる。また、配線H41~H79、H41 ́は、ゲート電極G21~G27、G30~G34の上層に配置することができる。また、配線H41~H79、H41 ́は、多層配線を用いることができ、例えば、配線H41~H63、H65~H71、H41 ́は第1層目Al配線、配線H64、H78、H79は第2層目Al配線、配線H72~H77は第3層目Al配線を用いることができる。ここで、アクティブ領域AK11~AK16、AK11 ́、AK12 ́は幅がそれぞれにおいて均一の幅となって、分割することにより、各アクティブ領域AK11~AK16、AK11 ́、AK12のレイアウトの凹凸をなくすことができ、半導体製造プロセスに起因する特性ばらつきを低減することが可能となるとともに、アクティブ領域AK11~AK16、AK11 ́、AK12 ́上の多結晶シリコンによるストレスを均一化することができ、フリップフロップ回路のディレイ、セットアップおよびホールドなどのタイミングばらつきを低減することができる。また、クロック信号PNが印加されるゲート電極G22、G24、G27、G34を互いに分離し、これらのゲート電極G22、G24、G27、G34を配線H52、H55、H63、H72、H74、H76、H78にて互いに接続することにより、ゲート電極G22、G24、G27、G34間で多結晶シリコンを引き回す必要がなくなる。このため、このような引き回しに使用される多結晶シリコンを避けるようにアクティブ領域AK11~AK16、AK11 ́、AK12 ́のレイアウトを設計する必要がなくなり、AK11~AK16、AK11 ́、AK12 ́の幅の減少を抑制しつつ、アクティブ領域AK11~AK16、AK11 ́、AK12 ́の幅をそれぞれにおいて均一の幅となって、分割することが可能となる。そして、上述の各アクティブ領域AK11~AK16、AK11 ́、AK12 ́の幅W11~16、W11 ́、W12 ́を最大限まで取ることで、スピードの速いフリップフロップを作成することができ、各アクティブ領域AK11~AK16、AK11 ́、AK12 ́の幅W11~16、W11 ́、W12 ́を最小限まで削減することで、リーク電流を抑制した、低消費電力のフリップフロップを作成することができる。第3実施形態図9は、第3実施形態に係る半導体集積回路のゲート電極、アクティブ領域および配線のレイアウト構成を示す平面図である。図9において、この半導体集積回路には、フリップフロップ回路FF1、FF2が設けられている。なお、フリップフロップ回路FF1、FF2は、図5のフリップフロップ回路と同様に構成することができる。ここで、フリップフロップ回路FF2は、配線H2に対してフリップフロップ回路FF1と線対称になるように隣接して配置することができる。ここで、フリップフロップ回路FF1、FF2を隣接して配置することにより、フリップフロップ回路FF1、FF2の特性のばらつきの向きを一致させることが可能となり、フリップフロップ回路FF1、FF2の設計を容易化することができる。第4実施形態図10は、第4実施形態に係る半導体集積回路のゲート電極、アクティブ領域および配線のレイアウト構成を示す平面図である。図10において、この半導体集積回路には、フリップフロップ回路FF3およびラッチ領域LR3、LR3 ́、LR4、LR4 ́が設けられている。なお、フリップフロップ回路FF3は、図8のフリップフロップ回路と同様に構成することができる。ラッチ領域LR3、LR4はラッチ領域LR2と同様に構成することができる。ラッチ領域LR3 ́、LR4 ́はラッチ領域LR2 ́と同様に構成することができる。ここで、ラッチ領域LR3はラッチ領域LR2に隣接するように配置し、ラッチ領域LR4はラッチ領域LR3に隣接するように配置することができる。ラッチ領域LR3 ́はラッチ領域LR2 ́に隣接するように配置し、ラッチ領域LR4 ́はラッチ領域LR3 ́に隣接するように配置することができる。また、ラッチ領域LR3、LR3 ́、LR4、LR4 ́に対応するクロック領域およびバッファ領域は、フリップフロップ回路FF3およびラッチ領域LR3、LR3 ́、LR4、LR4 ́の周辺のスペースに配置することができる。ここで、ラッチ領域LR2~LR4、LR2 ́~LR4 ́を隣接して配置することにより、ラッチ領域LR2~LR4、LR2 ́~LR4 ́の特性のばらつきの向きを一致させることが可能となり、ラッチ領域LR2~LR4、LR2 ́~LR4 ́の設計を容易化することができる。第5実施形態図11は、第5実施形態に係る半導体集積回路のゲート電極、アクティブ領域および配線のレイアウト構成を示す平面図である。図11において、この半導体集積回路には、フリップフロップ回路FF3、ラッチ領域LR5、LR5 ́およびクロック領域CR3、CR3 ́が設けられている。なお、フリップフロップ回路FF3は、図8のフリップフロップ回路と同様に構成することができる。ラッチ領域LR5、LR5 ́は図4のラッチ領域LR1と同様に構成することができる。クロック領域CR3、CR3 ́は図4のクロック領域CR1と同様に構成することができる。ここで、ラッチ領域LR5は、配線H42に対してラッチ領域LR5 ́と線対称になるように隣接して配置することができる。クロック領域CR3は、配線H42に対してクロック領域CR3 ́と線対称になるように隣接して配置することができる。ラッチ領域LR5はラッチ領域LR2に隣接するように配置し、クロック領域CR3はラッチ領域LR5に隣接するように配置することができる。ラッチ領域LR5 ́はラッチ領域LR2 ́に隣接するように配置し、クロック領域CR3 ́はラッチ領域LR5 ́に隣接するように配置することができる。また、ラッチ領域LR5、LR5 ́に対応するクロック領域およびバッファ領域は、フリップフロップ回路FF3、ラッチ領域LR5、LR5 ́およびクロック領域CR3、CR3 ́の周辺のスペースに配置することができる。ここで、ラッチ領域LR2、LR5、LR2 ́、LR5 ́を隣接して配置することにより、ラッチ領域LR2、LR5、LR2 ́、LR5 ́の特性のばらつきの向きを一致させることが可能となり、ラッチ領域LR2、LR5、LR2 ́、LR5 ́の設計を容易化することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。