"電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列し、同一列の前記メモリセルの各一端を共通の第1の制御線に、少なくとも同一行または同一列の前記メモリセルの各他端を共通の第2の制御線に夫々接続して構成されるメモリセルアレイと、書き込みまたは読み出しの対象となる前記メモリセルを選択する選択回路と、選択された前記メモリセルの前記可変抵抗素子の電気抵抗を変化させる書き込み回路と、選択された前記メモリセルの前記可変抵抗素子の抵抗状態を読み出す読み出し回路と、を備える半導体記憶装置であって、前記書き込み回路は、前記メモリセルの前記一端側から前記可変抵抗素子を経由して前記他端側へ電流を流すことで前記可変抵抗素子の電気抵抗を低抵抗化させるセット動作と、前記メモリセルの前記他端側から前記可変抵抗素子を経由して前記一端側へ電流を流すことで前記可変抵抗素子の電気抵抗を高抵抗化させるリセット動作を夫々実行可能に構成され、前記読み出し回路は、前記メモリセルの前記一端側から前記可変抵抗素子を経由して前記他端側へ電流を流すことで前記可変抵抗素子の抵抗状態を読み出す第1読み出し動作と、前記メモリセルの前記他端側から前記可変抵抗素子を経由して前記一端側へ電流を流すことで前記可変抵抗素子の抵抗状態を読み出す第2読み出し動作を夫々実行可能に構成されていることを特徴とする半導体記憶装置。前記書き込み回路が前記セット動作を行う場合に、前記読み出し回路が、所定のタイミングで活性化され、前記セット動作の対象である前記メモリセルの抵抗状態を前記第1読み出し動作により読み出すことで、前記セット動作が終了しているか否かを判定するセットベリファイ動作を行い、前記書き込み回路が前記リセット動作を行う場合に、前記読み出し回路が、所定のタイミングで活性化され、前記リセット動作の対象である前記メモリセルの抵抗状態を前記第2読み出し動作により読み出すことで、前記リセット動作が終了しているか否かを判定するリセットベリファイ動作を行うことを特徴とする請求項1に記載の半導体記憶装置。前記メモリセルが前記可変抵抗素子と電流制御素子を直列に接続して構成されていることを特徴とする請求項1または2に記載の半導体記憶装置。前記読み出し回路が、選択された前記メモリセルが接続する前記第1の制御線と前記第2の制御線の何れか一方の制御線と電気的に接続し、当該何れか一方の制御線に流れる電流または生じる電圧変化を検知することで、前記第1読み出し動作と前記第2読み出し動作の内の活性化された何れか一方の読み出し動作により、選択された前記メモリセルの抵抗状態を読み出すことを特徴とする請求項1~3の何れか1項に記載の半導体記憶装置。前記読み出し回路の内の前記第1読み出し動作を実行する第1読み出し回路が、選択された前記メモリセルが接続する前記第1の制御線と前記第2の制御線の何れか一方の制御線と電気的に接続し、前記読み出し回路の内の前記第2読み出し動作を実行する第2読み出し回路が、選択された前記メモリセルが接続する前記第1の制御線と前記第2の制御線の他方の制御線と電気的に接続し、前記第1読み出し回路と前記第2読み出し回路の夫々が、電気的に接続する側の前記第1または第2の制御線に流れる電流または生じる電圧の大小或いは変化を検知することで、選択された前記メモリセルの抵抗状態を読み出すことを特徴とする請求項1~3の何れか1項に記載の半導体記憶装置。前記読み出し回路が、互いに対称な回路構成で、使用する能動素子の導電型及び電界方向が互いに逆転している2種類のセンスアンプを備え、前記2種類のセンスアンプの一方を前記第1読み出し動作に使用し、他方を前記第2読み出し動作に使用することを特徴とする請求項1~4の何れか1項に記載の半導体記憶装置。前記読み出し回路が、前記セット動作または前記リセット動作の終了している既書き込み状態の前記メモリセルの抵抗状態を読み出す読み出し動作であって、前記セット動作と前記リセット動作の何れにも付随しない独立した読み出し動作を行う場合、前記第1読み出し動作と前記第2読み出し動作の内の予め決められた一方の読み出し動作を行うことを特徴とする請求項1~6の何れか1項に記載の半導体記憶装置。第1及び第2の制御線と、一端及び他端が夫々前記第1及び第2の制御線と接続され、前記一端から前記他端に所定の電流を流すことで第1の抵抗状態にセットされ、前記他端から前記一端に他の所定の電流を流すことで第2の抵抗状態にリセットされる第1の可変抵抗素子を備える第1のメモリセルと、前記第1の制御線と接続される第1の読み出し回路と、を備える半導体装置であって、前記第1の読み出し回路は、前記第1のメモリセルの前記一端側から前記第1の可変抵抗素子を経由して前記他端側へ電流を流すことで前記第1の可変抵抗素子の抵抗状態を読み出す第1の制御部と、前記第1のメモリセルの前記他端側から前記第1の可変抵抗素子を経由して前記一端側へ電流を流すことで前記第1の可変抵抗素子の抵抗状態を読み出す第2の制御部を備えることを特徴とする半導体装置。前記第1の読み出し回路の前記第1の制御部は、前記第1のメモリセルの前記一端から前記他端に前記所定の電流が流されたことに応答して動作し、前記第2の制御部は前記第1のメモリセルの前記他端から前記一端に前記他の所定の電流が流されたことに応答して動作することを特徴とする請求項8に記載の半導体装置。第3の制御線と、一端及び他端が夫々前記第3及び第2の制御線と接続され、前記一端から前記他端に前記所定の電流を流すことで前記第1の抵抗状態にセットされ、前記他端から前記一端に前記他の所定の電流を流すことで前記第2の抵抗状態にリセットされる第2の可変抵抗素子を備える第2のメモリセルと、前記第3の制御線と接続される第2の読み出し回路と、を更に備え、前記第2の読み出し回路は、前記第2のメモリセルの前記一端側から前記第2の可変抵抗素子を経由して前記他端側へ電流を流すことで前記第2の可変抵抗素子の抵抗状態を読み出す第3の制御部と、前記第2のメモリセルの前記他端側から前記第2の可変抵抗素子を経由して前記一端側へ電流を流すことで前記第2の可変抵抗素子の抵抗状態を読み出す第4の制御部を備えることを特徴とする請求項8または9に記載の半導体装置。前記第2の読み出し回路の前記第3の制御部は、前記第2のメモリセルの前記一端から前記他端に前記所定の電流が流されたことに応答して動作し、前記第4の制御部は前記第2のメモリセルの前記他端から前記一端に前記他の所定の電流が流されたことに応答して動作することを特徴とする請求項10に記載の半導体装置。可変抵抗素子に記憶情報としての正確な抵抗値を書き込み、メモリ素子としての信頼性を向上させるために、選択されたメモリセル内の可変抵抗素子の電気抵抗を変化させる書き込み動作と書き込まれた抵抗値の検証のための読み出し動作ベリファイ動作を繰り返し行うことが望ましい。ベリファイ動作では、選択されたメモリセル内の可変抵抗素子に書き込み動作のための電圧パルスが印加された後に、ベリファイ動作のための電圧パルスを印加し、選択されたメモリセルに流れる電流または当該電流による電圧変化等をセンスアンプで検出することで、書き込み動作によって可変抵抗素子の電気抵抗が所望の抵抗値にまで変化したか否かの検証を行う例えば、上記特許文献1参照。ここで、以下の説明の便宜のため、メモリセルは行方向及び列方向に夫々複数配列し、同一列のメモリセルの各一端が共通のビット線に接続し、全てのメモリセルの各他端が共通のソースプレートに接続してなるメモリセルアレイを想定する。尚、以下に説明する問題は、同一行または同一列のメモリセルの各他端が共通のソース線に接続するアレイ構成においても同様である。従来、既に書き込まれたメモリセルに対する通常の読み出し動作と上記ベリファイ動作は、共に同じセンスアンプを使用して行われるため、夫々同極性の電圧パルスを印加することで実行されていた。従って、バイポーラスイッチング動作により書き込み動作を行う場合、可変抵抗素子の抵抗状態を低抵抗化する書き込み動作以下、セット動作と称す。と可変抵抗素子の抵抗状態を高抵抗化する書き込み動作以下、リセット動作と称す。間で可変抵抗素子に印加される電圧パルスの極性が異なっていても、それらの各ベリファイ動作で可変抵抗素子に印加される電圧パルスの極性は同じであった。セット動作においては、セット動作後のベリファイ動作において可変抵抗素子の電気抵抗が十分に低抵抗化されていないと判断された場合、再セット動作を実行する。再セット動作に対してもベリファイ動作が実行され、可変抵抗素子の電気抵抗が十分に低抵抗化されたと判定されるまで、或いは、再セット動作の回数が規定回数に達するまで、再セット動作とそのベリファイ動作が繰り返される。セット動作とそのベリファイ動作の間で、可変抵抗素子に印加する電圧パルスの極性を同じにしておけば、当該繰り返し動作の間、ソースプレートと非選択ビット線の電位は、基準電位のまま変更する必要はない。リセット動作においても、セット動作と同様に、リセット動作後のベリファイ動作において可変抵抗素子の電気抵抗が十分に高抵抗化されていないと判断された場合、再リセット動作を実行する。再リセット動作に対してもベリファイ動作が実行され、可変抵抗素子の電気抵抗が十分に高抵抗化されたと判定されるまで、或いは、再リセット動作の回数が規定回数に達するまで、再リセット動作とそのベリファイ動作が繰り返される。上述のように、セット動作とそのベリファイ動作の間で、可変抵抗素子に印加する電圧パルスの極性が同じ場合、リセット動作とそのベリファイ動作では、可変抵抗素子に印加する電圧パルスの極性が夫々異なる。この結果、リセット動作を行う毎に、ソースプレート及び非選択ビット線を所定のリセット電位にプリチャージし、ベリファイ動作を行う毎に、ソースプレート及び非選択ビット線の電位を基準電位に放電する必要が生じる。上述のように、再リセット動作とそのベリファイ動作が繰り返されると、その都度、ソースプレート及び非選択ビット線に対する上記プリチャージと放電も繰り返される。ソースプレートはアレイサイズに依存するが、総配線長が長く面で形成した場合には総面積が大きく、数100pFの寄生容量を有する場合がある。非選択ビット線についても、ビット線の総数に依存するが、通常、非選択ビット線の数は選択ビット線の数より極めて多いため、総ビット線配線長の相当割合を非選択ビット線が占めることになり、ソースプレートと同様に、数100pFの寄生容量を有する場合がある。結果として、斯かる大きな寄生容量を充放電することでリセット動作時における消費電力が増大するという問題が生じる。更に、斯かる大きな寄生容量を急速に充電すると電源電位に大きなスパイク状のノイズが発生するため、プリチャージを高速に処理できず、リセット動作期間が長くなるという問題も生じる。特に、上記所定のリセット電位を内蔵の昇圧回路で生成する場合、当該昇圧回路の電流供給能力を超過しないように、リセット電位を駆動するドライバの出力電流を十分に抑制する必要も生じる。これらは、リセット動作における上記繰り返し動作のスループットを低下させる要因となる。尚、セット動作とそのベリファイ動作の間で、可変抵抗素子に印加する電圧パルスの極性が同じ場合は、上述のように、リセット動作において上記消費電力増大及びノイズ発生等の問題が生じるが、逆に、リセット動作とそのベリファイ動作の間で、可変抵抗素子に印加する電圧パルスの極性が同じ場合は、セット動作において上記消費電力増大及びノイズ発生等の問題が生じることになる。本発明は、上記のバイポーラスイッチングに特有の問題点に鑑み、可変抵抗素子への電圧印加極性が異なる2種類の書き込み動作後の各ベリファイ動作を夫々低消費電力且つ高速に実行可能な半導体記憶装置または半導体装置を提供することを目的とする。上記目的を達成するため、本発明は、電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列し、同一列の前記メモリセルの各一端を共通の第1の制御線に、少なくとも同一行または同一列の前記メモリセルの各他端を共通の第2の制御線に夫々接続して構成されるメモリセルアレイと、書き込みまたは読み出しの対象となる前記メモリセルを選択する選択回路と、選択された前記メモリセルの前記可変抵抗素子の電気抵抗を変化させる書き込み回路と、選択された前記メモリセルの前記可変抵抗素子の抵抗状態を読み出す読み出し回路と、を備える半導体記憶装置であって、前記書き込み回路が、前記メモリセルの前記一端側から前記可変抵抗素子を経由して前記他端側へ電流を流すことで前記可変抵抗素子の電気抵抗を低抵抗化させるセット動作と、前記メモリセルの前記他端側から前記可変抵抗素子を経由して前記一端側へ電流を流すことで前記可変抵抗素子の電気抵抗を高抵抗化させるリセット動作を夫々実行可能に構成され、前記読み出し回路が、前記メモリセルの前記一端側から前記可変抵抗素子を経由して前記他端側へ電流を流すことで前記可変抵抗素子の抵抗状態を読み出す第1読み出し動作と、前記メモリセルの前記他端側から前記可変抵抗素子を経由して前記一端側へ電流を流すことで前記可変抵抗素子の抵抗状態を読み出す第2読み出し動作を夫々実行可能に構成されていることを特徴とする半導体記憶装置を提供する。更に好ましくは、上記特徴の半導体記憶装置は、前記書き込み回路が前記セット動作を行う場合に、前記読み出し回路が、所定のタイミングで活性化され、前記セット動作の対象である前記メモリセルの抵抗状態を前記第1読み出し動作により読み出すことで、前記セット動作が終了しているか否かを判定するセットベリファイ動作を行い、前記書き込み回路が前記リセット動作を行う場合に、前記読み出し回路が、所定のタイミングで活性化され、前記リセット動作の対象である前記メモリセルの抵抗状態を前記第2読み出し動作により読み出すことで、前記リセット動作が終了しているか否かを判定するリセットベリファイ動作を行うように構成されている。更に、上記特徴の半導体記憶装置は、前記メモリセルが前記可変抵抗素子と電流制御素子を直列に接続して構成されていることが好ましい。更に、上記特徴の半導体記憶装置は、前記読み出し回路が、選択された前記メモリセルが接続する前記第1の制御線と前記第2の制御線の何れか一方の制御線と電気的に接続し、当該何れか一方の制御線に流れる電流または生じる電圧変化を検知することで、前記第1読み出し動作と前記第2読み出し動作の内の活性化された何れか一方の読み出し動作により、選択された前記メモリセルの抵抗状態を読み出すように構成されているのも好ましい。更に、上記特徴の半導体記憶装置は、前記読み出し回路の内の前記第1読み出し動作を実行する第1読み出し回路が、選択された前記メモリセルが接続する前記第1の制御線と前記第2の制御線の何れか一方の制御線と電気的に接続し、前記読み出し回路の内の前記第2読み出し動作を実行する第2読み出し回路が、選択された前記メモリセルが接続する前記第1の制御線と前記第2の制御線の他方の制御線と電気的に接続し、前記第1読み出し回路と前記第2読み出し回路の夫々が、電気的に接続する側の前記第1または第2の制御線に流れる電流または生じる電圧の大小或いは変化を検知することで、選択された前記メモリセルの抵抗状態を読み出すように構成されているのも好ましい。更に、上記特徴の半導体記憶装置は、前記読み出し回路が、互いに対称な回路構成で、使用する能動素子の導電型及び電界方向が互いに逆転している2種類のセンスアンプを備え、前記2種類のセンスアンプの一方を前記第1読み出し動作に使用し、他方を前記第2読み出し動作に使用するように構成されているのも好ましい。更に、上記特徴の半導体記憶装置は、前記読み出し回路が、前記セット動作または前記リセット動作の終了している既書き込み状態の前記メモリセルの抵抗状態を読み出す読み出し動作であって、前記セット動作と前記リセット動作の何れにも付随しない独立した読み出し動作を行う場合、前記第1読み出し動作と前記第2読み出し動作の内の予め決められた一方の読み出し動作を行うように構成されているのも好ましい。上記特徴の半導体記憶装置によれば、読み出し回路が、可変抵抗素子の抵抗状態を読み出す際に、メモリセルの一端側から可変抵抗素子を経由して他端側へ電流を流して読み出す第1読み出し動作と、逆にメモリセルの他端側から可変抵抗素子を経由して一端側へ電流を流して読み出す第2読み出し動作の2通りの読み出し動作が可能であるため、メモリセルの一端側から可変抵抗素子を経由して他端側へ電流を流すセット動作後における可変抵抗素子の電気抵抗が適正に低抵抗化しているか否かを判定するセットベリファイ動作には、セット動作と同じ方向に電流を流す第1読み出し動作を用いることができ、更に、メモリセルの他端側から可変抵抗素子を経由して一端側へ電流を流すリセット動作後における可変抵抗素子の電気抵抗が適正に高抵抗化しているか否かを判定するリセットベリファイ動作には、リセット動作と同じ方向に電流を流す第2読み出し動作を用いることができる。この結果、セット動作或いはリセット動作の対象となっている選択メモリセルに印加される電圧の極性はセット動作或いはリセット動作時とそれらのベリファイ動作時で同じであるため、第1または第2の制御線の一方側の電位を固定したまま、他方側の電位を極性を反転せずにレベルを変化させるだけの操作で、セット動作或いはリセット動作からベリファイ動作に移行できる。このことは、電位が固定された側の第1または第2の制御線に接続するセット動作或いはリセット動作の対象となっていない非選択メモリセルに対して、ベリファイ動作に移行する際に、他方側の非選択の制御線の電位を変化させることなく非選択メモリセルの非選択状態を維持できることを意味する。つまり、セット動作とリセット動作の何れの場合にも、大きな寄生容量を有する非選択の制御線の電位変化を伴わずにベリファイ動作に移行できるため、ベリファイ動作を含む書き込み処理全体を、低消費電力且つ高速に処理できるようになる。更に、メモリセルが可変抵抗素子と電流制御素子を直列に接続して構成されていると、メモリセルの電流制御素子の導通非導通を制御することで、メモリセルの選択非選択を明確に分離することができる。つまり、非選択メモリセルではメモリセルの両端間の電流が遮断される。この結果、選択メモリセルに対するセット動作またはリセット動作によって、非選択メモリセルの可変抵抗素子が誤って低抵抗化或いは高抵抗化される誤書き込みが抑制される。更に、第1読み出し動作または第2読み出し動作における選択メモリセルを流れる電流への非選択メモリセルからの干渉電流の混入が排除でき、読み出し動作の動作マージン及び速度が向上する。以下、本発明に係る半導体記憶装置以下、適宜本発明装置と称する。の実施形態につき、図面を参照して詳細に説明する。第1実施形態図1に、本発明装置の第1実施形態における概略のブロック構成を示す。図1に示すように、本発明装置1は、メモリセルアレイ10、入出力制御回路11、制御信号入力回路12、アドレスレジスタ13、行アドレスバッファ14、列アドレスバッファ15、行デコーダ16、列デコーダ17、コマンドレジスタ18、制御ロジック回路19、アレイ制御回路20、読み出し回路21、書き込み回路22、ステータスレジスタ23、及び、状態信号出力回路24を備えて構成されている。尚、本実施形態では、メモリセルアレイ10、行デコーダ16、列デコーダ17、読み出し回路21、及び、書き込み回路22により1つのメモリセルアレイバンク以下、単にバンクと称す。が構成され、当該バンクを複数組備えた構成となっており、一例として、図1では、バンク数が2の場合を例示している。メモリセルアレイ10は、図2に示すように、複数のブロック30に分割して構成されている。ブロック30は、行及び列方向に夫々複数、マトリクス状に配置され、同一行の各ブロック30は、1または複数の行方向に延伸するメインワード線MWLBで相互に連結され、同一列の各ブロック30は、1または複数の列方向に延伸するグローバルビット線GBLで相互に連結されている。各メインワード線MWLBは行デコーダ16に接続し、各グローバルビット線GBLは、読み出し回路21と書き込み回路22に夫々接続している。尚、本実施形態では、ブロック30毎に2本のメインワード線MWLBと2本のグローバルビット線GBLを割り当てており、ブロック30の列方向に配置された数ブロック行数をM、ブロック30の行方向に配置された数ブロック列数をNとすると、メインワード線MWLBの総数は2M、グローバルビット線GBLの総数は2Nとなる。ブロック30は、図3に示すように、メモリセルサブアレイ以下、単にサブアレイと称す。31、サブワード線ドライバ32、ビット線セレクタ33、及び、ソースプレートドライバ34を備えて構成されている。サブアレイ31は、メモリセルMCを行及び列方向に夫々複数、マトリクス状に配置して構成されている。メモリセルMCは、図4に示すように、可変抵抗素子RCEの一端とセルトランジスタCTのソース及びドレインの一方を接続して構成される3端子構造のメモリセルである。同一行のメモリセルMCのセルトランジスタCTのゲートが夫々1本の行方向に延伸するサブワード線SWLに接続し、同一列のメモリセルMCの可変抵抗素子RCEの他端が1本の列方向に延伸するローカルビット線LBLに接続し、サブアレイ31内の全てのメモリセルMCのセルトランジスタCTのソース及びドレインの他方が共通のソースプレートSPに接続している。図3では、メモリセルMCを8行×8列に配置した構成例を示しており、ブロック30毎に、サブワード線SWLとローカルビット線LBLを夫々8本ずつ設けている。尚、メモリセルMCは、可変抵抗素子RCEとセルトランジスタCTの配置を入れ替えても良い。可変抵抗素子RCEは、2つの電極間に可変抵抗体を備えた素子構造を有し、当該両電極間の電流電圧特性で規定される電気抵抗状態が、当該両電極間に印加される電気的ストレスによって異なる2以上の抵抗状態間で遷移し、その内の1つ抵抗状態を不揮発的に保持することで情報を記憶する不揮発性記憶素子である。本実施形態では、説明の便宜上、可変抵抗素子RCEの2つの電極の内、セルトランジスタCTと接続する側の一端を第1電極、ローカルビット線LBLと接続する側の他端を第2電極と称する。本実施形態では、可変抵抗素子RCEは、第2電極側から第1電極側に電流を流すことで、電気抵抗が低抵抗化し、逆に、第1電極側から第2電極側に電流を流すことで、電気抵抗が高抵抗化する抵抗スイッチング特性を有する可変抵抗素子を想定している。このように、低抵抗化と高抵抗化で電流の流れる方向が逆転する抵抗スイッチング動作はバイポーラスイッチング動作と呼ばれている。本実施形態では、可変抵抗素子RCEの電気抵抗を低抵抗化する動作をセット動作、高抵抗化する動作をリセット動作と称し、両者を総称して書き込み動作と称する。更に、本実施形態では、可変抵抗素子RCEの電気抵抗が低抵抗化した状態セット状態に論理値1を割り当て、可変抵抗素子RCEの電気抵抗が高抵抗化した状態リセット状態に論理値0を割り当て、可変抵抗素子RCEの電気抵抗状態に応じて1ビットの2値情報を記憶する。尚、本実施形態では、正論理を採用し、信号レベルの高レベルに論理値1を割り当て、低レベルに論理値0を割り当てる。斯かるバイポーラスイッチング動作により抵抗変化を起こす可変抵抗素子RCEとしては、種々の素子構造及び材料構成のものが存在する。例えば、Al、Hf、Ni、Co、Ta、Zr、W、Ti、Cu、V、Zn、Nbの少なくとも何れか1つの金属の酸化物或いは酸窒化物からなる可変抵抗体を有する可変抵抗素子を用いることができる。一例として、上部電極と下部電極の間に可変抵抗体を挟持した構造において、上部電極にTaを、下部電極にTiNを、可変抵抗体に膜厚3nmのHf酸化物膜を夫々用いた可変抵抗素子を作製し、下部電極を基準として、正電圧パルス1.8V、50nsecを印加してセット動作を行い、負電圧パルス-1.6V、50nsecを印加してリセット動作を行った場合の可変抵抗素子の電気抵抗の変化を、図5に示す。尚、本発明装置1に用いられる可変抵抗素子RCEは、バイポーラスイッチング動作により抵抗変化を起こすものであれば、上記例示のものに限定されるものではない。一方、セルトランジスタCTとして、ソースとドレインが基板面と平行な方向に配置されたプレーナ型MOSトランジスタ、或いは、ソースとドレインが基板面と垂直な方向に配置された縦型MOSトランジスタ等が利用可能である。ソースプレートSPは、セルトランジスタCTの構造に応じて種々の形態が考えられる。例えば、セルトランジスタCTがプレーナ型MOSトランジスタの場合には、ソースプレートSPが、サブワード線SWL及びローカルビット線LBL等の他の信号配線と交錯しないように、図3に例示するように、行方向または列方向に延伸する線状或いは格子状に構成するのが好ましい。また、縦型MOSトランジスタの場合には、線状或いは格子状に構成する他、平板状に構成することが可能となる。サブワード線ドライバ32は、図3に示すように、1つのサブアレイ31の行方向図3では左右に1つずつ配置され、一方側のサブワード線ドライバ32で奇数番目のサブワード線SWLを駆動し、他方側のサブワード線ドライバ32で偶数番目のサブワード線SWLを駆動するように構成されている。各サブワード線ドライバ32は、図6に示すように、1本のメインワード線MWLBを夫々2本のサブワード線SWLに分岐させて、合計4本のサブワード線SWLの内の1本をサブワード線選択信号WLSEL0-3で選択する回路構成となっている。同一行のブロック30に接続する2本のメインワード線MWLBは何れか一方が低レベルとなって選択されている。選択されていないブロック30に接続する2本のメインワード線MWLBは何れも高レベルである。左右1組のサブワード線ドライバ32によって、選択されたメインワード線MWLBに対応する4本のサブワード線SWLの内の選択された1本が高レベルに、選択されない3本が低レベルに駆動される。また、非選択のメインワード線MWLBに対応する4本のサブワード線SWLは全てサブワード線選択信号WLSEL0-3の反転信号によって全て低レベルに駆動される。当該反転信号を生成する回路35は、各ブロック30の4隅に夫々設けられている。ビット線セレクタ33は、図3に示すように、1つのサブアレイ31の列方向図3では上下に1つずつ配置され、一方側のビット線セレクタ33で奇数番目のローカルビット線LBLを駆動し、他方側のビット線セレクタ33で偶数番目のローカルビット線LBLを駆動するように構成されている。各ビット線セレクタ33は、図7に示すように、1本のグローバルビット線GBLを夫々2本のローカルビット線LBLに分岐させて、合計4本のローカルビット線LBLの内の何れか1本をローカルビット線選択信号BLSEL0-3で選択する回路構成となっている。本実施形態では、同一列のブロック30に接続する2本のグローバルビット線GBLは夫々その時の動作モードセット動作、リセット動作、または、読み出し動作に応じた選択レベルとなっている。上下1組のビット線セレクタ33によって、各グローバルビット線GBLに対応する4本のローカルビット線LBLの内の選択された1本が上記選択レベルに駆動される。ローカルビット線選択信号BLSEL0-3で選択されなかったローカルビット線LBLは、夫々ソースプレートSPと同レベルに駆動される。以上より、本実施形態では、各動作モードにおいて、全てのグローバルビット線GBLが同時に選択され、1本のメインワード線MWLBが選択される。つまり、同一行のN個のブロック30が同時に選択される。更に、選択されたブロック30毎に、2本のローカルビット線LBLと1本のサブワード線SWLが選択され、2つのメモリセルMCが選択されるため、メモリセルアレイ10内で、同時に2N個のメモリセルMCが選択される。ソースプレートドライバ34は、図3に示すように、各ブロック30の4隅に夫々設けられている。尚、1つのサブアレイ31内のメモリセルMCは全て同じソースプレートSPに接続しているので、ソースプレートドライバ34は、各ブロック30に少なくとも1つ設けられていれば良い。ソースプレートドライバ34は、図7に示すように、CMOSインバータ回路で構成され、入力がソースプレート選択信号SPSELに、出力がソースプレートSPに接続している。ソースプレートドライバ34は、ソースプレート選択信号SPSELが高レベル時に、ソースプレートSPを接地電位Vssに駆動し、低レベル時にリセット電位VRSTに駆動する。本実施形態では、ソースプレートSPはブロック30毎に独立して駆動される場合を想定している。ソースプレート選択信号SPSELは、アレイ制御回路20と行デコーダ16によって生成される。本実施形態では、各ブロック30において、待機状態では、ソースプレート選択信号SPSELは高レベルで、ソースプレートSPは接地電位Vssに駆動されているものとする。以上、本実施形態では、メモリセルアレイ10は、メモリセルMCをマトリクス状に配置したサブアレイ31を更にマトリクス状に配置した階層アレイ構造を有し、ワード線は、メインワード線MWLBとサブワード線SWLの階層ワード線構造を有し、ビット線は、グローバルビット線GBLとローカルビット線LBLの階層ビット線構造を有している。図1のブロック構成は、本発明装置1が大容量のデータストレージに使用される場合を想定した構成となっており、そのため端子数を制限するために、コマンドコード、アドレス入力、入力データ、出力データ、及び、ステータスコードの夫々が、8本のI/O端子I/O1~8を介して入出力制御回路11から入力或いは出力される構成となっている。更に、本発明装置1は、データの読み出し及び書き込みをバイト単位でランダムに実行するランダムアクセスではなく、複数バイトからなるページを1動作の基本単位として読み出し及び書き込みを行い、最大で1ページ分の読み出したデータの出力或いは書き込むデータの入力をバイト単位でシリアルに逐次実行するページ読み出し、ページ書き込み方式を採用している。本実施形態では、メモリセルMCに1ビット2値データを記憶させる場合を想定しており、1ページのサイズ単位:バイトは、同時に選択されるメモリセルMCの数2NをI/O数8で除した値N/4となる。本実施形態では、1バンク当たりM×N個のブロック30を備え、ブロック30当たり、64のメモリセルMCを備えて構成されるため、1バンクのメモリ容量は、64MNビット8MNバイトであり、その中に含まれるページ数は、32Mとなる。バンク数が2であるので、総ページ数は64Mとなる。入出力制御回路11によるアドレス入力、入力データ、出力データ、或いは、ステータスコードの入力または出力の何れを行うかは、制御信号入力回路12に入力する制御信号によって制御される。本実施形態では、制御信号入力回路12に入力する制御信号として、チップイネーブル信号CEB、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、ライトイネーブル信号WEB、リードイネーブル信号REB、ライトプロテクト信号WPB等を使用する。各信号名の末尾がBの信号は低レベル時に活性化する信号であることを表しているが、活性化レベルが低レベルか高レベルかは本実施形態に限定されるものではない。コマンドコードは、コマンドラッチイネーブル信号CLEが高レベル時にライトイネーブル信号WEBに同期して、1~数バイトが入出力制御回路11に読み込まれ、コマンドレジスタ18に転送される。コマンドレジスタ18に転送されたコマンドコードは、制御ロジック回路19で解読され、解読されたコマンドコードの内容に応じた動作モードでの処理手順が、制御ロジック回路19によって制御される。動作モードは、必要に応じて種々の内容のものを設定できるが、以下の説明では、本発明の内容と関係する3つの動作モード、アドレス入力によって指定されたページに、当該1ページのデータ入力に応じてデータ1を書き込むページプログラム動作、アドレス入力によって指定された複数ページで構成されるセクタの全ビットにデータ0を書き込むセクタ消去動作、及び、アドレス入力によって指定されたページに記憶されているデータをバイト単位で逐次読み出すページ読み出し動作について説明する。本実施形態では、ページプログラム動作は事前にリセットされたメモリセルに対して行う場合を想定している。更に、本実施形態では、1つのセクタが、同一行のN個のブロック30で構成される場合を想定する。1つのページは、同一行のN個のブロック30内から夫々2個ずつ選択された2N個のメモリセルMCで構成されるため、図3に示すように、1つのブロック30が64個のメモリセルMCで構成される場合は、1セクタは32ページで構成されることになる。尚、1つのセクタを構成するページに数は32に限定されるものではない。本実施形態では、プログラム動作はセット動作と当該セット動作後のメモリセルMCの抵抗状態を確認するための読み出し動作適宜、セットベリファイ動作と称す。をメモリセルMC単位でセット動作が完了するまで或いは所定回数繰り返す一連の動作と定義する。ページプログラム動作では、1ページ分のプログラム動作を同時に並行して実行するために、プログラム動作を開始する前に、1ページ分のデータ入力をバイト単位で逐次実行するデータ入力処理を前処理として実行する。1ページ分の入力データのデータ1に対応するメモリセルMCがプログラム動作の対象となる。更に、本実施形態では、消去動作はリセット動作と当該リセット動作後のメモリセルMCの抵抗状態を確認するための読み出し動作適宜、リセットベリファイ動作と称す。をメモリセルMC単位でリセット動作が完了するまで或いは所定回数繰り返す一連の動作と定義する。セクタ消去動作では、1ページ分の消去動作を当該ページ内の全てのメモリセルMCに対して同時に並行して実行するページ消去動作を、消去対象のセクタ内の複数のページに対して順番に繰り返し実行する。このため、セクタ消去動作の各ページ消去動作では、各ページに対して1ページ分のデータ入力をバイト単位で逐次実行するデータ入力処理は不要である。しかし、既にリセット状態のメモリセルMCに対してリセット動作を行うと、不必要に電力を消費するとともに、当該メモリセルMCに対して過剰な高抵抗化が生じる虞があるため、本実施形態では、各ページ消去動作において、1回目のリセット動作を開始する前に、リセットベリファイ動作と同じ読み出し動作である予備読み出し動作を前処理として実行する。尚、各動作の詳細については後述する。動作モードとして、上記以外に、本発明装置1の内部の状態を示すステータスコードを読み出すステータス読み出し動作がある。制御ロジック回路19で逐次更新される内部状態をコード化したステータスコードがステータスレジスタ23に一時的に格納され、ステータス読み出し動作では、ステータスレジスタ23の内容が、入出力制御回路11に転送され、I/O端子から出力される。また、状態信号出力回路24は、ドレインがRY/BY端子に接続するオープンドレイン回路で、ゲートレベルが制御ロジック回路19によって制御される。本発明装置1が、ページプログラム動作及びセクタ消去動作等の書き込み動作中等で他のコマンドを受け付けられない状態の場合に、RY/BY端子が低レベルに駆動され、それ以外では、RY/BY端子は高インピーダンス状態となる。尚、以下の説明において、単に読み出し動作と言う場合は、動作モードを問わず、メモリセルMCの可変抵抗素子RCEの抵抗状態を読み出し回路21により検出してメモリセルMCの記憶情報を読み出す動作を意味する。つまり、上述のページ読み出し動作、セットベリファイ動作、及び、リセットベリファイ動作における各読み出し動作は、当該読み出し動作に該当する。アドレス入力は、アドレスラッチイネーブル信号ALEが高レベル時にライトイネーブル信号WEBに同期して、入出力制御回路11に読み込まれる。本発明装置1のメモリ総容量は、ページサイズN/4×総ページ数64Mであるので、16MNバイトとなり、仮にM=N=64と仮定した場合、65536バイトとなり、アドレス入力の本数は16となるため、アドレス入力は2回に分割して読み込まれる。入出力制御回路11に読み込まれた16ビットのアドレス入力はアドレスレジスタ13に格納される。M=64と仮定した場合、1バンク当たりのメインワード線MWLBの本数が128で、各ブロック30においてメインワード線MWLB毎に4本のサブワード線SWLが存在するので、選択された1ブロック行の64個のブロック30内で夫々1本のサブワード線SWLを選択するために使用される行アドレスの本数は9である。アドレスレジスタ13に格納されたアドレス入力の内の当該行アドレスは、行アドレスバッファ14に転送され、行デコーダ16に提供される。行アドレスによって選択される64個の選択ブロック内の1本のサブワード線SWLで規定される1行を、便宜的に選択行と称す。当該選択行内のメモリセルMCの総数は8Nであるので、4ページがその中に存在する。N=64と仮定した場合、選択行内の4ページの内の1つを選択するのに使用する列アドレス以下、便宜的に、第1列アドレスと称す。が2本、1ページ内の1バイトデータの格納位置アドレスを指定する列アドレス以下、便宜的に、第2列アドレスと称す。が4本である。尚、1バイトデータの各I/Oと128本のグローバルビット線GBLとの対応関係は予め固定されている。アドレスレジスタ13に格納されたアドレス入力の内の当該列アドレス第1列アドレス及び第2列アドレスは、列アドレスバッファ15に転送され、列デコーダ17に提供される。本実施形態では、バンク数が2であるので、2つのバンクの内の一方を選択するバンクアドレスの本数は1である。本実施形態では、当該バンクアドレスを行アドレス及び列アドレスの各最上位ビットと見做して、行アドレスバッファ14と列アドレスバッファ15に転送され、行デコーダ16と列デコーダ17に提供される。これにより、一方のバンクの行デコーダ16が活性化され、他方のバンクの行デコーダ16が非活性化される。更に、一方のバンクの列デコーダ17、読み出し回路21、及び、書き込み回路22が活性化され、他方のバンクの列デコーダ17、読み出し回路21、及び、書き込み回路22が非活性化される。行デコーダ16は、行アドレスバッファ14から出力される行アドレスの下位の2ビットを除く上位の行アドレスをデコードして、2M本のメインワード線MWLBの1本を活性化して低レベルに駆動する。また、行デコーダ16は、下位2ビットの行アドレスをデコードして、4本のサブワード線選択信号WLSEL0-3の内の1本を選択して高レベルに駆動する。行デコーダ16とサブワード線ドライバ32によって、各ブロック列において8M本のサブワード線SWLの内の1本が選択され、高レベルに駆動される。列デコーダ17は、列アドレスバッファ15から出力される第1列アドレスをデコードして、4本のローカルビット線選択信号BLSEL0-3の内の1本を選択して高レベルに駆動する第1列デコーダと、第2列アドレスで指定されるアドレスをページ内の先頭アドレスとし、アレイ制御回路20からの制御によってページ内アドレスを当該先頭アドレスからカウントアップまたはカウントダウンするページ内アドレスカウンタを備えて構成される。制御ロジック回路19は、コマンドレジスタ18に格納されたコマンドコードによって指定される動作モード毎に予め設定された制御手順に基づいて、例えば、動作モードがページプログラム動作、セクタ消去動作、ページ読み出し動作等のメモリセルアレイ10に対する書き込みまたは読み出し動作である場合に、指定された動作モードに応じた制御手順で、アレイ制御回路20に対して必要な制御信号を出力する。アレイ制御回路20は、制御ロジック回路19からの制御信号に基づいて、行デコーダ16、列デコーダ17、読み出し回路21、及び、書き込み回路22の各動作を制御する。図8に、読み出し或いは書き込みの対象となるデータの1ビット当たりの読み出し回路21と書き込み回路22の概略のブロック構成を示す。本実施形態では、図8に示す読み出し回路21と書き込み回路22が、グローバルビット線GBLの数2Nだけ存在する。読み出し回路21は、順方向センスアンプ40、逆方向センスアンプ41、1ビットのデータレジスタ42、及び、スイッチSW1~SW4を備えて構成される。書き込み回路22は、データレジスタ42、排他的論理和回路43、論理積回路44、論理和回路45、判定レジスタ46、ライトドライバ47、スイッチSW5~SW8を備えて構成される。各スイッチSW1~SW8は、例えば、CMOS転送ゲートで実現される。尚、各スイッチSW1~SW8がオン状態となる場合を、図9に纏めて表示する。図9に示すオン状態となる場合以外では、各スイッチSW1~SW8はオフ状態である。順方向センスアンプ40、逆方向センスアンプ41、データレジスタ42、判定レジスタ46、ライトドライバ47、及び、各スイッチSW1~SW8の各動作は、本発明装置1内のシステムクロックに同期して、アレイ制御回路20によって制御される。図10に、順方向センスアンプ40と逆方向センスアンプ41の回路構成を示す。順方向センスアンプ40は、差動増幅器50、ラッチ付き比較器51、PMOSトランジスタQ1,Q2からなる定電流源回路52、PMOSトランジスタQ3とNMOSトランジスタQ4からなるCMOS転送ゲート53とインバータ54、差動増幅器50の高電位側の電源電圧供給を制御するPMOSトランジスタQ5、NMOSトランジスタQ6,Q7を備えて構成されている。差動増幅器50は、非反転入力に0.2V~0.3V程度の定電圧の参照電圧VFREFが入力し、反転入力がグローバルビット線GBLとNMOSトランジスタQ6のソースに接続し、非反転出力がNMOSトランジスタQ6のゲートとNMOSトランジスタQ7のドレインに接続している。比較器51は、非反転入力がCMOS転送ゲート53の他端と接続し、非反転入力に参照電圧VFREFより高電圧の参照電圧VFEQが入力し、反転入力がNMOSトランジスタQ6のドレインと定電流源回路52の出力端とCMOS転送ゲート53の一端を相互に接続してなる内部ノードFSNFLと接続し、非反転出力が、順方向センスアンプ40の出力FROUTとして、スイッチSW1に接続する。PMOSトランジスタQ5とNMOSトランジスタQ7の各ゲートには、差動増幅器50の活性化信号FSASLBが入力している。NMOSトランジスタQ7のソースは接地電位VSSと接続している。PMOSトランジスタQ1のゲートには、PMOSトランジスタQ1を定電流源として作動させるための中間電圧VFIREFが入力し、PMOSトランジスタQ2のゲートには、定電流源回路52の活性化信号FCCTLBが入力している。NMOSトランジスタQ4のゲートとインバータ54の入力には、CMOS転送ゲート53の活性化信号FEQCTLTが入力し、PMOSトランジスタQ3のゲートとインバータ54の出力が接続している。比較器51には、比較器51の活性化信号FLTMGTが入力している。比較器51は活性化期間中、出力データをラッチしておくことができる。順方向センスアンプ40に入力する各種参照電圧及び活性化信号は、アレイ制御回路20から所定のタイミングで供給される。図10に示すように、逆方向センスアンプ41は、基本的に、順方向センスアンプ40に対して上下対称な回路構成で、つまり、電源電圧VDDと接地電位VSSを入れ替え、各トランジスタの導電型PMOSとNMOSを入れ替えた構成となっている。この結果、順方向センスアンプ40と逆方向センスアンプ41の間で、対応する回路要素に印加される電圧或いは流れる電流の極性が逆になる。逆方向センスアンプ41は、差動増幅器60、ラッチ付き比較器61、NMOSトランジスタQ11,Q12からなる定電流源回路62、NMOSトランジスタQ13とPMOSトランジスタQ14からなるCMOS転送ゲート63とインバータ64、差動増幅器60の低電位側の電源電圧供給を制御するNMOSトランジスタQ15、PMOSトランジスタQ16~Q18を備えて構成されている。差動増幅器60は、非反転入力にリセット電圧VRSTより0.2V~0.3V程度の低い定電圧≒VRST-0.2V~0.3Vの参照電圧VRREFが入力し、反転入力がグローバルビット線GBLとPMOSトランジスタQ16のソースとPMOSトランジスタQ18のドレインに接続し、非反転出力がPMOSトランジスタQ16のゲートとPMOSトランジスタQ17のドレインに接続している。比較器61は、非反転入力がCMOS転送ゲート63の他端と接続し、非反転入力に参照電圧VRREFより低電圧の参照電圧VREQが入力し、反転入力がPMOSトランジスタQ16のドレインと定電流源回路62の出力端とCMOS転送ゲート63の一端を相互に接続してなる内部ノードRSNFLと接続し、非反転出力が、逆方向センスアンプ41の出力RROUTとして、スイッチSW2に接続する。NMOSトランジスタQ15とPMOSトランジスタQ17の各ゲートには、差動増幅器60の活性化信号RSASLTが入力している。PMOSトランジスタQ17のソースは電源電圧VDDと接続している。NMOSトランジスタQ11のゲートには、NMOSトランジスタQ11を定電流源として作動させるための中間電圧VRIREFが入力し、NMOSトランジスタQ12のゲートには、定電流源回路62の活性化信号RCCTLTが入力している。PMOSトランジスタQ14のゲートとインバータ64の入力には、CMOS転送ゲート63の活性化信号REQCTLBが入力し、NMOSトランジスタQ13のゲートとインバータ64の出力が接続している。比較器61には、比較器61の活性化信号RLTMGTが入力している。PMOSトランジスタQ18は、グローバルビット線GBLをリセット電圧VRSTにプリチャージするためのトランジスタであり、ソースがリセット電圧VRSTに、ドレインがグローバルビット線GBLに、ゲートがプリチャージ信号RPRECHBに接続している。比較器61は活性化期間中、出力データをラッチしておくことができる。逆方向センスアンプ41に入力する各種参照電圧、活性化信号及びプリチャージ信号は、アレイ制御回路20から所定のタイミングで供給される。比較器51,61の活性化信号を除き、順方向センスアンプ40と逆方向センスアンプ41に入力する対応する活性化信号の活性化レベルは互いに逆転している。尚、CMOS転送ゲート63については、上述の入れ替えは必ずしも必要ではないのでCMOS転送ゲート53と同じ回路構成としても良い。また、逆方向センスアンプ41が順方向センスアンプ40に対して上下対称な回路構成であるため、メモリセルMCの抵抗状態が同じである場合、比較器51,61の非反転出力FROUT,RROUTの出力レベルが互いに逆転する。本実施形態では、セット状態に論理値1を、リセット状態に論理値0を夫々割り当てているが、比較器61の場合、当該論理値の割り当てが、非反転出力FROUTにおいて反転し、読み出しの対象となったメモリセルMCの可変抵抗素子RCEの抵抗状態がセット状態の場合に、論理値0が、リセット状態の場合に、論理値1が出力される。データレジスタ42は、読み出し回路21と書き込み回路22の双方で兼用される1ビットレジスタで、ページ読み出し動作では、つまり、セットベリファイ動作及びリセットベリファイ動作でない読み出し動作では、順方向センスアンプ40で読み出された出力データを格納し、ページプログラム動作及びセクタ消去動作では、セット動作及びリセット動作における入力データが格納される。当該入力データは、セット動作或いはリセット動作が完了した後にメモリセルMCに格納されるべき期待値データである。排他的論理和回路43は、セットベリファイ動作において、順方向センスアンプ40から読み出されたセット動作の行われたメモリセルMCの可変抵抗素子RCEの抵抗状態が示す論理値と、データレジスタ42に格納された期待値との対比を行い、リセットベリファイ動作において、逆方向センスアンプ41から読み出されたリセット動作の行われたメモリセルMCの可変抵抗素子RCEの抵抗状態が示す論理値と、データレジスタ42に格納された期待値との対比を行う。論理積回路44は、セットベリファイ動作において、排他的論理和回路43の出力対比結果とデータレジスタ42に格納された期待値との論理積を求め、スイッチSW6を介して、その結果を判定レジスタ46に書き込む。論理和回路45は、予備読み出し動作とリセットベリファイ動作において、排他的論理和回路43の出力対比結果とデータレジスタ42に格納された期待値との論理和を求め、スイッチSW7を介して、その結果を判定レジスタ46に書き込む。図11に、データレジスタ42に格納されている期待値、可変抵抗素子RCEの抵抗状態、及び、判定レジスタ46に書き込まれる論理値信号WDATAのレベルの間の関係を表に纏めて示す。尚、本実施形態のセクタ消去動作の処理手順では、予備読み出し動作とリセットベリファイ動作の前に、データレジスタ42はリセットされ、期待値は0に固定されるので、図11において、期待値が1となることはない。しかし、後述する別実施形態3で示すように、データレジスタ42に書き込まれた入力データ期待値が0であるセット状態の可変抵抗素子RCEだけを選択してリセット動作を行う場合、期待値が1となることはある。判定レジスタ46は、図11に示すように、セットベリファイ動作において、データレジスタ42の期待値が1であり、セット動作の対象となるメモリセルMCにおいてセット動作が完了していない場合抵抗状態がリセット状態:論理値0に、期待値と同じ論理値1が格納され、予備読み出し動作とリセットベリファイ動作において、データレジスタ42の期待値が0であり、リセット動作の対象となるメモリセルMCにおいてリセット動作が完了していない場合抵抗状態がセット状態:論理値1に、期待値と同じ論理値0が格納される。各書き込み回路22の判定レジスタ46に格納された論理値は、アレイ制御回路20においてページプログラム動作及びセクタ消去動作の制御に使用される。ライトドライバ47は、セット動作時及びリセット動作時にグローバルビット線GBLを所定の電圧レベルに駆動する回路で、出力がグローバルビット線GBLに接続している。図12に、ライトドライバ47の回路構成例を示す。入力信号として、アレイ制御回路20から制御信号READB,SETSLT,RSTSLT、及び、判定レジスタ46からの出力信号WDATAを受け付ける。図12において、信号READBは、読み出し動作時に低レベルとなり、セット動作及びリセット動作時に高レベルとなる信号である。信号SETSLTは、セット動作時に高レベルとなりライトドライバ47を活性化させる信号であり、信号RSTSLTは、リセット動作時に高レベルとなりライトドライバ47を活性化させる信号である。セット動作時及びリセット動作時においてライトドライバ47が活性化すると、グローバルビット線GBLは、出力信号WDATAと同相の出力レベルに駆動される。具体的には、グローバルビット線GBLは、信号WDATAが高レベルの場合、セット動作時にはセット電圧VSETに、リセット動作時にはリセット電圧VRSTに駆動され、信号WDATAが低レベルの場合、セット動作時及びリセット動作時には接地電位VSSに駆動される。信号READBが低レベルの場合読み出し動作時にはライトドライバ47は高インピーダンス状態となる。従って、出力信号WDATAが高レベル1の場合、セット動作は活性化され、リセット動作は非活性化マスクされる。逆に、出力信号WDATAが低レベル0の場合、リセット動作は活性化され、セット動作は非活性化マスクされる。本発明装置1は、読み出し回路21が順方向センスアンプ40と逆方向センスアンプ41の2つのセンスアンプを備え、セットベリファイ動作で順方向センスアンプ40を使用し、リセットベリファイ動作で逆方向センスアンプ41を使用して、2つの書き込み動作で、2つのセンスアンプを使い分ける点に特徴がある。以下、2つのセンスアンプを使い分けて行う、ページプログラム動作とセクタ消去動作について、図面を参照しながら詳細に説明する。先ず、ページプログラム動作について説明する。図13にページプログラム動作のフローチャートを示す。コマンド入力シーケンスで、ページプログラム動作に対応したコマンドコードが、入出力制御回路11に読み込まれ、コマンドレジスタ18に転送され、制御ロジック回路19においてページプログラム動作の命令が認識されるとステップP1、引き続き、ライトイネーブル信号WEBに同期して、プログラム動作の対象となるページを指定するページアドレスバンクアドレス、行アドレス、第1列アドレスの組み合わせとページ内の先頭アドレスを指定する第2列アドレスの全部が、2回以上に分割して入出力制御回路11に読み込まれ、アドレスレジスタ13に格納されるステップP2。ここで、全ての読み出し回路21は非活性化され、スイッチSW1~SW4はオフ状態となる。引き続き、最大で1ページ分の入力データが、ライトイネーブル信号WEBに同期して、1バイト単位で入出力制御回路11に読み込まれ、先ず、第2列アドレスで指定されるページ内のアドレスに対応する8つの書き込み回路22の各データレジスタ42に転送される。ここで、1ページ分全てを書き込む場合は、第2列アドレスはその先頭アドレスが指定される。転送対象となるデータレジスタ42は、指定アドレスに対応する8つの書き込み回路22のスイッチSW5が、ページ内アドレスカウンタのカウント値に応じてオン状態となることで選択される。入力データが1バイト単位で入出力制御回路11に読み込まれる毎に、ページ内アドレスカウンタのカウント値がカウントアップして、逐次更新されたカウント値に対応する8つの書き込み回路22が選択され、当該書き込み回路22の各データレジスタ42に入力データが転送されるステップP3。当該入力データのデータレジスタ42への転送処理が、最大でページサイズのバイト値に相当する回数、書き込み回路22を8個ずつ順番に選択して繰り返され、データ入力処理が完了する。尚、ページの途中でデータ入力が途切れた場合は、最後に入力されたデータまで上記転送処理がクリアされる。尚、データ入力処理が開始される前に、各データレジスタ42はリセット信号DRRSTによって、保持データが0にリセットされ、出力端子DROUTは低レベルとなる。本実施形態では、パーシャル動作ページ内の一部分のみへの書き込みが可能で、当該パーシャル動作でのデータの取り込みは、指定アドレスから始まって、データの入力が終了するところまでとなる最大で第2列アドレスの最終アドレスまで。データ入力処理が完了すると1回目のセット動作を開始する前に、スイッチSW6,SW7をオフ状態に維持したまま、スイッチSW8をオン状態にして、データレジスタ42に転送された入力データをそのまま判定レジスタ46に書き込むステップP4。判定レジスタ46への書き込みが終了すると、スイッチSW8をオフ状態に戻して、判定レジスタ46から出力される信号WDATAの信号レベルの判定を行うステップP5。全ての書き込み回路22において信号WDATAが低レベルとなっているかを判定する。全てのWDATAの出力を一度に判定する方法として、ワイヤードOR構成を取ることもできる。少なくとも1つの書き込み回路22において信号WDATAが高レベルの場合はNOの分岐、信号WDATAが高レベルとなっている書き込み回路22においてのみ、1回目のセット動作ステップP6を実行する。全ての書き込み回路22において、信号WDATAが低レベルの場合はYESの分岐、セット動作を実行する必要がないため、1回目のセット動作ステップP6を実行せずに、ページプログラム動作を正常終了させる。1回目のセット動作ステップP6を開始すると、ライトドライバ47が活性化する前に、行デコーダ16が2M本のメインワード線MWLBの1本を活性化して低レベルに駆動するとともに、4本のサブワード線選択信号WLSEL0-3の内の1本を選択して高レベルに駆動する。これにより、選択されたサブワード線SWLが高レベルに遷移して、選択メモリセルMCのセルトランジスタCTがオン状態となる。尚、ソースプレートドライバ34は、ソースプレート選択信号SPSELが高レベルを維持しているので、継続してソースプレートSPを接地電位Vssに駆動する。選択されたメインワード線MWLB及びサブワード線SWLとソースプレートSPの駆動状態は、ページプログラム動作期間中、セット動作及びセットベリファイ動作を通して、変化せずに同じ状態に維持される。引き続いて、制御信号SETSLTが高レベルに遷移することによりライトドライバ47が活性化して、グローバルビット線GBLを、信号WDATAが高レベル時にセット電圧VSETに駆動し、低レベル時に接地電位VSSに駆動する。更に、選択されたローカルビット線選択信号BLSEL0-3の1つが高レベルに移行すると、選択されたローカルビット線LBLが、ビット線セレクタ33を介して、グローバルビット線GBLと導通する。信号WDATAが高レベル時には、選択されたローカルビット線LBLは、グローバルビット線GBLを経由してセット電圧VSETに駆動される。従って、図14に示すように、信号WDATAが高レベルの場合に、ライトドライバ47から、グローバルビット線GBL、ビット線セレクタ33、ローカルビット線LBL、選択メモリセルMCの可変抵抗素子RCEとセルトランジスタCT、ソースプレートSPを経由して、ソースプレートドライバ34に至る電流経路が形成され、可変抵抗素子RCEに、第2電極ローカルビット線LBL側から第1電極セルトランジスタCT側に向けて電流が流れ、可変抵抗素子RCEの電気抵抗が低抵抗化される。尚、図14では、ライトドライバ47の最終段のオン状態のPMOSトランジスタのみを図示している。また、図14中の容量素子CSPは、ソースプレートSPの寄生容量を模式的に示している。後述する図16、図20及び図21中の容量素子CSPについても同様である。図14において、可変抵抗素子RCEを通過する電流経路は、ライトドライバ47、ビット線セレクタ33、サブワード線ドライバ32、ソースプレートドライバ34が夫々同時に活性化している期間中、継続して形成される。セット動作期間中において、ライトドライバ47が活性化し、選択されたローカルビット線選択信号BLSEL0-3の1つが高レベルに移行して、所定の時間、上記電流経路が形成された後、選択されていたローカルビット線選択信号BLSEL0-3の1つが低レベルに戻り、選択されていたローカルビット線LBLがグローバルビット線GBLと分離され、接地電位VSSに駆動され非選択状態となる。これにより、上記電流経路が遮断され、実質的なセット動作状態が終了し、選択されていたローカルビット線LBLが非選択状態となるのと同時またはそれ以降に、制御信号SETSLTが低レベルに戻り、ライトドライバ47を非活性化して、セット動作が終了する。セット動作が終了した時点で、グローバルビット線GBLは、ライトドライバ47によって、一旦接地電位VSSに駆動される。非選択状態の全てのローカルビット線LBLも、ソースプレートSPと同電位の接地電位VSSに駆動される。1回目のセット動作が終了すると、1回目のセットベリファイ動作ステップP7に移行して、読み出し回路21の順方向センスアンプ40が活性化する。以下、順方向センスアンプ40による読み出し動作について説明する。先ず、順方向センスアンプ40の活性化の手順を、図15のタイミング図を参照して説明する。時刻t0で、活性化信号FSASLBが高レベルから低レベルに遷移し、差動増幅器50が活性化され、時刻t1で、活性化信号FEQCTLTが低レベルから高レベルに遷移し、CMOS転送ゲート53がオン状態となり、比較器51の非反転入力と反転入力の両方に参照電圧VFEQが入力した状態となる。尚、時刻t0と時刻t1の間において、制御信号READBが低レベルに遷移することにより、ライトドライバ47が非活性化して、出力が高インピーダンス状態となり、グローバルビット線GBLの接地電位VSSへの駆動が解除される。グローバルビット線GBLのレベルが、セットベリファイ動作の開始直前に、接地電位VSSに初期化されているため、差動増幅器50の非反転出力は高レベルとなり、NMOSトランジスタQ6がオン状態となり、グローバルビット線GBLは、CMOS転送ゲート53とNMOSトランジスタQ6を介して、参照電圧VFREFと略同レベルまで充電される。参照電圧VFREFは可変抵抗素子RCEが誤って低抵抗化されない程度に低電圧に設定されている。引き続き、時刻t2で、選択されたローカルビット線選択信号BLSEL0-3の1つが高レベルに移行すると、選択されたローカルビット線LBLが、ビット線セレクタ33を介して、グローバルビット線GBLと導通する。これにより、ローカルビット線LBLはVFREFレベルにまで充電される。ここで、選択メモリセルMCの可変抵抗素子RCEが低抵抗状態の場合、ローカルビット線LBLから選択メモリセルMCを介してソースプレートに電流が流れることになるが、この引き抜き電流を相殺する電流が、センスアンプ40内のトランジスタQ6を介して供給されるため、ローカルビット線LBLの電位は、VFREFレベルに維持される。引き続き、時刻t3で、活性化信号FEQCTLTと活性化信号FCCTLBが高レベルから低レベルに遷移し、CMOS転送ゲート53がオフ状態になるとともに、定電流源回路52が活性化する。これにより、参照電圧VFEQからの内部ノードFSNF及びトランジスタQ6を介したグローバルビット線GBL、ローカルビット線LBLへの電圧印加は終了し、図16に示すように、定電流源回路52から、NMOSトランジスタQ6、グローバルビット線GBL、ビット線セレクタ33、ローカルビット線LBL、選択メモリセルMCの可変抵抗素子RCEとセルトランジスタCT、ソースプレートSPを経由して、ソースプレートドライバ34に至る電流経路が形成される。この際、可変抵抗素子RCEには、第2電極ローカルビット線LBL側から第1電極セルトランジスタCT側に向けて可変抵抗素子RCEの抵抗状態に応じたメモリセル電流が流れる。定電流源回路52から内部ノードFSNFLに向けて流れる参照電流IREFと、選択メモリセルMCに流れるメモリセル電流IMCの大小関係に応じて、内部ノードFSNFLの電圧レベルが初期化レベルの参照電圧VFEQから変化する。具体的には、参照電流よりメモリセル電流が大きい場合IREF<IMCは、内部ノードFSNFの電位が参照電圧VFEQから徐々に低下する。この際、内部ノードFSNFの電位がVFREFレベルに達するまで低下した場合は、グローバルビット線GBLのレベルもそれに応じて参照電圧VFREFより低下する。逆に、参照電流よりメモリセル電流が小さい場合IREF>IMCは、グローバルビット線GBLのレベルが参照電圧VFREFを維持し、内部ノードFSNFLの電圧レベルが参照電圧VFEQより上昇する。以上の結果、比較器51の非反転入力と反転入力の間に、可変抵抗素子RCEの抵抗状態に応じた電位差が生じる。具体的には、可変抵抗素子RCEの抵抗状態が十分に低抵抗化していない場合、つまり、リセット状態0が維持されている場合は、非反転入力参照電圧VFEQより反転入力の方が高電位となる。逆に、可変抵抗素子RCEの抵抗状態が十分に低抵抗化している場合、つまり、セット状態1に遷移している場合は、非反転入力参照電圧VFEQより反転入力の方が低電位となる。引き続き、時刻t4で、活性化信号FLTMGTが低レベルから高レベルに遷移すると、比較器51が活性化し、非反転入力と反転入力の間の電位差を増幅して、可変抵抗素子RCEの抵抗状態に応じた電圧レベルを出力FROUTから、スイッチSW1を介して、排他的論理和回路43に出力する。具体的には、可変抵抗素子RCEの抵抗状態がリセット状態0のままで、セット動作が完了していない場合は、低レベル0が出力され、逆に、可変抵抗素子RCEの抵抗状態がセット状態1に遷移し、セット動作が完了している場合は、高レベル1が出力される。出力状態は、活性化信号FLTMGTが高レベルの期間中ラッチされる。引き続き、時刻t5で、選択されたローカルビット線選択信号BLSEL0-3の1つが高レベルから低レベルに、活性化信号FCCTLBが低レベルから高レベルに遷移し、参照電流とメモリセル電流の電流経路が夫々遮断される。引き続き、時刻t6で、活性化信号FLTMGTが高レベルから低レベルに、活性化信号FSASLBと制御信号READBが低レベルから高レベルに遷移し、差動増幅器50と比較器51が夫々非活性化され、内部ノードFSNFLはフローティング状態となる。尚、時刻t5での各信号の遷移は時刻t6と同時またはそれ以降に行っても良い。セットベリファイ動作時は、スイッチSW7,SW8をオフ状態に維持したまま、スイッチSW6がオン状態となっており、排他的論理和回路43の出力とデータレジスタ42に格納されている期待値との論理積の値が、論理積回路44からスイッチSW6を介して判定レジスタ46に出力され、時刻t4と時刻t6の間に、判定レジスタ46に書き込まれ保持される。これにより、1回目のセットベリファイ動作ステップP7が終了する。1回目のセット動作開始時に信号WDATAが高レベルとなっていた書き込み回路22では、データレジスタ42に格納されている期待値は1であるので、判定レジスタ46には、可変抵抗素子RCEの抵抗状態がリセット状態0のままで、セット動作が完了していない場合は、高レベル1が書き込まれ、信号WDATAは高レベルが維持され、逆に、可変抵抗素子RCEの抵抗状態がセット状態1に遷移し、セット動作が完了している場合は、低レベル0が書き込まれ、信号WDATAは低レベルに遷移する。一方、1回目のセット動作開始時に信号WDATAが低レベルとなっていた書き込み回路22では、データレジスタ42に格納されている期待値は0であり、また、実質的には、セット動作が行われておらず、可変抵抗素子RCEの抵抗状態は、ページプログラム動作開始前の初期状態と同じである。期待値が0であるので、順方向センスアンプ40からの出力レベルに関係なく、論理積回路44からは、スイッチSW6を介して論理値0が判定レジスタ46に出力され、時刻t5で、判定レジスタ46に書き込まれ保持されるため、信号WDATAのレベルは低レベルのまま変化しない。次に、全ての書き込み回路22において信号WDATAが低レベルとなっているかを判定するステップP8。少なくとも1つの書き込み回路22において信号WDATAが高レベルの場合NOの分岐には、既に実行されたセット動作の回数Nsetが所定の限度値Nsxに至っているかを判定しステップP9、当該限度値Nsxに至っている場合YESの分岐は、ページプログラム動作を異常終了する。セット動作の回数Nsetが当該限度値Nsxに至っていない場合NOの分岐には、ステップP6に戻って、2回目のセット動作を開始する。信号WDATAが低レベルの書き込み回路22では、実質的なセット動作は行われない。以降、ステップP6のセット動作とステップP7のセットベリファイ動作とステップP8及びステップP9の判定処理が、ステップP8において、全ての書き込み回路22において信号WDATAが低レベルとなっていると判定されるか、ステップP9でセット動作の回数Nsetが当該限度値Nsxに至っていると判定されるまで繰り返される。ステップP8において、全ての書き込み回路22において信号WDATAが低レベルとなっている判定されるとYESの分岐、ページプログラム動作が正常終了する。尚、ページプログラム動作が正常終了或いは異常終了すると、当該終了状態に応じたステータスコードがステータスレジスタ23に書き込まれ、RY/BY端子はオープン状態となり、次の動作モードが開始可能な状態となる。尚、本実施形態では、セット動作及びセットベリファイ動作が夫々開始すると、夫々の動作状態に応じたステータスコードがステータスレジスタ23に書き込まれる。図17に、ページプログラム動作の1回目のセット動作、1回目のセットベリファイ動作、2回目のセット動作1回目の再セット動作の各期間における主要な信号及び内部ノードの電圧波形図を示す。セットベリファイ動作では、1回目のセット動作での低抵抗化が十分でなく、リセット状態が検出された様子を示している。図中の選択GBLと非選択GBLは、夫々、セット動作時に信号WDATAが高レベルと低レベルになっているグローバルビット線GBLを示している。また、ステータスコードは、1回目のセット動作開始以降のページプログラム動作中の内部状態進捗状況を示しており、ステータスレジスタ23から入出力制御回路11を介してI/O端子から読み出すことができる。次に、セクタ消去動作について説明する。図18にセクタ消去動作のフローチャートを示す。コマンド入力シーケンスで、セクタ消去動作に対応したコマンドコードが、入出力制御回路11に読み込まれ、コマンドレジスタ18に転送され、制御ロジック回路19においてセクタ消去動作の命令が認識されるとステップE1、引き続き、ライトイネーブル信号WEBに同期して、消去動作の対象となるセクタを指定するセクタアドレスバンクアドレスと行アドレスの一部との組み合わせが、必要な場合は2回以上に分割して、入出力制御回路11に読み込まれ、アドレスレジスタ13に格納されるステップE2。ここで、全ての読み出し回路21は非活性化され、スイッチSW1~SW4はオフ状態となる。セクタアドレスの読み込みが終了すると、ページアドレスを当該セクタアドレスで指定されるセクタ内の先頭ページのアドレスに設定してステップE3、ページ消去動作を開始する。ページ消去動作は、1つのページ消去動作が終了すると、同じセクタ内の次のページアドレスに移動して、次のページ消去動作を順次実行し、同じセクタ内の全てのページに対してページ消去動作が終了するまで、逐次繰り返し実行する。ページ消去動作が開始するとステップE4、全ての書き込み回路22の各データレジスタ42をリセットする。各データレジスタ42はリセット信号DRRSTによって、保持データが0にリセットされ、出力端子DROUTは低レベルとなる。引き続き、ソースプレート選択信号SPSELが低レベルとなって、ソースプレートドライバ34がソースプレートSPをリセット電圧VRSTに駆動する。これにより、非選択状態の全てのローカルビット線LBLはリセット電圧VRSTに駆動される。更に、行デコーダ16が、現在ページ消去動作の対象となっている選択ページに対応する2M本のメインワード線MWLBの1本を活性化して低レベルに駆動するとともに、同選択ページに対応する4本のサブワード線選択信号WLSEL0-3の内の1本を選択して高レベルに駆動する。これにより、選択ページのサブワード線SWLが高レベルに遷移して、選択メモリセルMCのセルトランジスタCTがオン状態となる。各データレジスタ42のリセット状態、選択されたメインワード線MWLB及びサブワード線SWLとソースプレートSPの駆動状態は、ページ消去動作期間中、リセット動作及びリセットベリファイ動作を通して、変化せずに同じ状態に維持される。更に、ソースプレートSPの駆動状態は、セクタ消去動作期間中、同じ状態に維持される。各ページ消去動作における1回目のリセット動作を開始する前に、読み出し回路21の逆方向センスアンプ41を活性化して、現在ページ消去動作の対象となっているページに対して予備読み出し動作を実行するステップE5。以下、逆方向センスアンプ41による読み出し動作について説明する。先ず、逆方向センスアンプ41の活性化の手順を、図19のタイミング図を参照して説明する。時刻t10で、活性化信号RSASLTが低レベルから高レベルに遷移し、差動増幅器60が活性化される。時刻t11で、制御信号READBが低レベルに遷移することにより、ライトドライバ47が非活性化して、出力が高インピーダンス状態となり、グローバルビット線GBLの接地電位VSSへの駆動が解除される。更に、プリチャージ信号RPRECHBが高レベルから低レベルに遷移し、グローバルビット線GBLを参照電圧VRREFより高電圧のリセット電圧VRSTまで充電するプリチャージが開始する。尚、時刻t11での各動作と時刻t10での差動増幅器60の活性化を同時に行っても構わない。引き続き、時刻t12で、プリチャージ信号RPRECHBが低レベルから高レベルに戻り、グローバルビット線GBLのプリチャージが終了し、活性化信号REQCTLBが高レベルから低レベルに遷移し、CMOS転送ゲート63がオン状態となり、比較器61の非反転入力と反転入力の両方に参照電圧VREQが入力した状態となる。尚、上記プリチャージは、グローバルビット線GBLのレベルが参照電圧VRREF以上であれば、時刻t12より前に終了しても構わない。グローバルビット線GBLのレベルが、上記プリチャージにより、参照電圧VRREFより高いレベルまで初期化されているため、差動増幅器60の非反転出力は低レベルとなり、PMOSトランジスタQ16がオン状態となり、グローバルビット線GBLのレベルは、CMOS転送ゲート63とPMOSトランジスタQ16を介して、参照電圧VRREFと略同レベルまで引き下げられる。リセット電圧VRSTと参照電圧VRREFの電圧差は可変抵抗素子RCEが誤って高抵抗化されない程度に低電圧に設定されている。引き続き、時刻t13で、選択されたローカルビット線選択信号BLSEL0-3の1つが高レベルに移行すると、選択されたローカルビット線LBLが、ビット線セレクタ33を介して、グローバルビット線GBLと導通する。グローバルビット線GBLと導通する前のローカルビット線LBLは、全て非選択状態にあるため、ソースプレートSPと同様にリセット電圧VRSTに駆動されている。ローカルビット線LBLのレベルは、グローバルビット線GBLとの導通によって、参照電圧VRREFまで放電される。ここで、ローカルビット線LBLはメモリセルを介して電荷供給を受けるが、トランジスタQ16からの電荷引き抜きによって相殺され、参照電圧VRREFに維持される。引き続き、時刻t14で、活性化信号REQCTLBと活性化信号RCCTLTが低レベルから高レベルに遷移し、CMOS転送ゲート63がオフ状態になるとともに、定電流源回路62が活性化する。これにより、図20に示すように、ソースプレートドライバ34から、ソースプレートSP、選択メモリセルMCのセルトランジスタCTと可変抵抗素子RCE、ローカルビット線LBL、ビット線セレクタ33、グローバルビット線GBL、PMOSトランジスタQ16を経由して、定電流源回路62に至る電流経路が形成され。可変抵抗素子RCEに、第1電極セルトランジスタCT側から第2電極ローカルビット線LBL側に向けて可変抵抗素子RCEの抵抗状態に応じたメモリセル電流が流れる。内部ノードRSNFLから定電流源回路62に向けて流れる参照電流IREFと、選択メモリセルMCに流れるメモリセル電流IMCの大小関係に応じて、内部ノードRSNFLの電圧レベルが初期化レベルの参照電圧VREQから変化する。具体的には、参照電流よりメモリセル電流が大きい場合IREF<IMCは、グローバルビット線GBLのレベルが参照電圧VRREFより上昇して、内部ノードRSNFLの電圧レベルが参照電圧VREQより上昇する。逆に、参照電流よりメモリセル電流が小さい場合IREF>IMCは、グローバルビット線GBLのレベルが参照電圧VRREFまで低下し、内部ノードRSNFLの電圧レベルが参照電圧VREQより低下する。以上の結果、比較器61の非反転入力と反転入力の間に、可変抵抗素子RCEの抵抗状態に応じた電位差が生じる。具体的には、可変抵抗素子RCEの抵抗状態が高抵抗のリセット状態0である場合は、非反転入力参照電圧VREQより反転入力の方が低電位となる。逆に、可変抵抗素子RCEの抵抗状態が低抵抗のセット状態1である場合は、非反転入力参照電圧VREQより反転入力の方が高電位となる。引き続き、時刻t15で、活性化信号RLTMGTが低レベルから高レベルに遷移すると、比較器61が活性化し、非反転入力と反転入力の間の電位差を増幅し、可変抵抗素子RCEの抵抗状態に応じた電圧レベルを、上述のように、論理値のレベルが反転した状態で、スイッチSW2を介して、排他的論理和回路43に出力する。具体的には、可変抵抗素子RCEの抵抗状態がリセット状態0の場合は、高レベル1が出力され、逆に、可変抵抗素子RCEの抵抗状態がセット状態1の場合は、低レベル0が出力される。出力状態は、活性化信号RLTMGTが高レベルの期間中ラッチされる。引き続き、時刻t16で、選択されたローカルビット線選択信号BLSEL0-3の1つと活性化信号RCCTLTが高レベルから低レベルに遷移し、参照電流とメモリセル電流の電流経路が夫々遮断される。引き続き、時刻t17で、活性化信号RLTMGTと活性化信号RSASLTが高レベルから低レベルに遷移し、差動増幅器60と比較器61が夫々非活性化され、内部ノードRSNFLがフローティング状態となる。尚、時刻t16での各信号の遷移は時刻t17と同時またはそれ以降に行っても良い。更に、時刻t17に前後して、プリチャージ信号RPRECHBが高レベルから低レベルに遷移し、グローバルビット線GBLをリセット電圧VRSTに充電する。予備読み出し動作時は、スイッチSW6,SW8をオフ状態に維持したまま、スイッチSW7がオン状態となっており、排他的論理和回路43の出力とデータレジスタ42に格納されている期待値との論理和の値が、論理和回路45からスイッチSW7を介して判定レジスタ46に出力され、時刻t15と時刻t17の間に、判定レジスタ46に書き込まれ保持される。これにより、予備読み出し動作ステップE5が終了する。データレジスタ42は、ステップE4でリセットされており、期待値は0であるので、判定レジスタ46には、可変抵抗素子RCEの抵抗状態がリセット状態0の場合は、高レベル1が書き込まれ、信号WDATAは高レベルとなり、逆に、可変抵抗素子RCEの抵抗状態がセット状態1の場合は、低レベル0が書き込まれ、信号WDATAは低レベルとなる。予備読み出し動作が終了すると、判定レジスタ46から出力される信号WDATAの信号レベルの判定を行うステップE6。少なくとも1つの書き込み回路22において信号WDATAが低レベルの場合はNOの分岐、信号WDATAが低レベルとなっている書き込み回路22においてのみ、1回目のリセット動作ステップE7を実行する。全ての書き込み回路22において、信号WDATAが高レベルの場合はYESの分岐、リセット動作を実行する必要がないため、1回目のリセット動作ステップE7を実行せずに、ページ消去動作を正常終了させる。1回目のリセット動作ステップE7を開始すると、プリチャージ信号RPRECHBが低レベルから高レベルに遷移し、グローバルビット線GBLの充電を停止し、更に、制御信号READB,RSTSLTが夫々高レベルに遷移することによりライトドライバ47が活性化して、グローバルビット線GBLを、信号WDATAが高レベル時にリセット電圧VRSTに駆動し、低レベル時に接地電位VSSに駆動する。引き続き、選択されたローカルビット線選択信号BLSEL0-3の1つが高レベルに移行すると、選択されたローカルビット線LBLが、ビット線セレクタ33を介して、グローバルビット線GBLと導通する。信号WDATAが低レベルの場合には、選択されたローカルビット線LBLは、グローバルビット線GBLを経由して接地電位VSSに駆動される。従って、図21に示すように、信号WDATAが低レベルの場合に、ソースプレートドライバ34から、ソースプレートSP、選択メモリセルMCのセルトランジスタCTと可変抵抗素子RCE、ローカルビット線LBL、ビット線セレクタ33、グローバルビット線GBLを経由して、ライトドライバ47に至る電流経路が形成され、可変抵抗素子RCEに、第1電極セルトランジスタCT側から第2電極ローカルビット線LBL側に向けて電流が流れ、可変抵抗素子RCEの電気抵抗が高抵抗化される。尚、図21では、ライトドライバ47の最終段のオン状態のNMOSトランジスタのみを図示している。図21において、可変抵抗素子RCEを通過する電流経路は、ライトドライバ47、ビット線セレクタ33、サブワード線ドライバ32、ソースプレートドライバ34が夫々同時に活性化している期間中、継続して形成される。リセット動作期間中において、ライトドライバ47が活性化し、選択されたローカルビット線選択信号BLSEL0-3の1つが高レベルに移行して、所定の時間、上記電流経路が形成された後、選択されていたローカルビット線選択信号BLSEL0-3の1つが低レベルに戻り、選択されていたローカルビット線LBLがグローバルビット線GBLと分離され、接地電位VSSに駆動され非選択状態となる。これにより、上記電流経路が遮断され、実質的なリセット動作状態が終了し、選択されていたローカルビット線LBLが非選択状態となるのと同時またはそれ以降に、制御信号READB,SETSLTが夫々低レベルに戻り、ライトドライバ47を非活性化して、リセット動作ステップE7が終了する。リセット動作が終了した時点で、プリチャージ信号RPRECHBが高レベルから低レベルに遷移し、選択されていたグローバルビット線GBLをリセット電圧VRSTに充電する。1回目のリセット動作ステップE7が終了すると、1回目のリセットベリファイ動作ステップE8に移行して、読み出し回路21の逆方向センスアンプ41が活性化し、リセット動作の対象となったページに対して読み出し動作を実行する。リセットベリファイ動作の読み出し動作の手順は、上述した予備読み出し動作における逆方向センスアンプ41の活性化の手順と全く同じであるので、重複する説明は割愛する。リセットベリファイ動作時は、予備読み出し動作時と同様に、スイッチSW6,SW8をオフ状態に維持したまま、スイッチSW7がオン状態となっており、排他的論理和回路43の出力とデータレジスタ42に格納されている期待値との論理和の値が、論理和回路45からスイッチSW7を介して判定レジスタ46に出力され、時刻t15と時刻t17の間に、判定レジスタ46に書き込まれ保持される。これにより、リセットベリファイ動作ステップE8が終了する。データレジスタ42は、ステップE4でリセットされており、期待値は0であるので、判定レジスタ46には、可変抵抗素子RCEの抵抗状態がリセット状態0に遷移し、リセット動作が完了している場合は、高レベル1が書き込まれ、信号WDATAは高レベルに遷移し、逆に、可変抵抗素子RCEの抵抗状態がセット状態1のままで、リセット動作が完了していない場合は、低レベル0が書き込まれ、信号WDATAは低レベルが維持される。一方、1回目のリセット動作開始時に信号WDATAが高レベルとなっていた書き込み回路22では、実質的にはリセット動作が行われておらず、また、可変抵抗素子RCEの抵抗状態は、予備読み出し動作でリセット状態と判定されている。データレジスタ42に格納されている期待値が0で、逆方向センスアンプ41からの出力レベルが1論理値が反転しているであるため、論理和回路45からは、スイッチSW7を介して論理値1が判定レジスタ46に出力され、時刻t16で、判定レジスタ46に書き込まれ保持されるため、信号WDATAのレベルは高レベルのまま変化しない。次に、1回目のリセットベリファイ動作ステップE8が終了すると、全ての書き込み回路22において信号WDATAが高レベルとなっているかを判定するステップE9。ここで、全てのWDATAの出力を一度に判定する方法として、ワイヤードOR構成をとることもできる。何れか1つの書き込み回路22において信号WDATAが低レベルの場合NOの分岐には、既に実行されたリセット動作の回数Nrstが所定の限度値Nrxに至っているかを判定しステップE10、当該限度値Nrxに至っている場合YESの分岐は、ページ消去動作を異常終了する。セット動作の回数Nrstが当該限度値Nrxに至っていない場合NOの分岐には、ステップE7に戻って、2回目のリセット動作を開始する。信号WDATAが高レベルの書き込み回路22では、実質的なリセット動作は行われない。以降、ステップE7のリセット動作とステップE8のリセットベリファイ動作とステップE9及びステップE10の判定処理が、ステップE9において、全ての書き込み回路22において信号WDATAが高レベルとなっていると判定されるか、ステップE10でリセット動作の回数Nrstが当該限度値Nrxに至っていると判定されるまで繰り返される。ステップE9において、全ての書き込み回路22において信号WDATAが高レベルとなっている判定されるとYESの分岐、ページ消去動作が正常終了する。上記要領で、一連のページ消去動作が正常終了或いは異常終了すると、当該ページ消去動作の対象となっていたページが、セクタ消去動作の対象となっているセクタ内の最終ページか否かを判定するステップE11。直近のページ消去動作の対象となっていたページが最終ページでない場合NOの分岐は、ページ消去動作の対象となるページを次のページに変更するために、ページアドレスを1ページ分繰り上げる処理を行いステップE12、ステップE4に戻り、一連のページ消去動作を繰り返し実行する。ステップE11の判定において、直近のページ消去動作の対象となっていたページが最終ページであった場合YESの分岐は、セクタ消去動作が終了する。尚、セクタ消去動作が終了すると、ソースプレートドライバ34は、ソースプレート選択信号SPSELが高レベルとなって、ソースプレートSPを接地電位VSSに駆動する。更に、複数のページ消去動作の終了状態に応じたステータスコードがステータスレジスタ23に書き込まれ、RY/BY端子はオープン状態となり、次の動作モードが開始可能な状態となる。尚、本実施形態では、リセット動作及びリセットベリファイ動作が夫々開始すると、夫々の動作状態に応じたステータスコードがステータスレジスタ23に書き込まれる。図22に、セクタ消去動作の最初のページにおける予備読み出し動作、1回目のリセット動作、1回目のリセットベリファイ動作、2回目のリセット動作1回目の再セット動作の各期間における主要な信号及び内部ノードの電圧波形図を示す。1回目のリセットベリファイ動作では、1回目のリセット動作での高抵抗化が十分でなく、セット状態が検出された様子を示している。図中の選択GBLと非選択GBLは、夫々、リセット動作時に信号WDATAが低レベルと高レベルになっているグローバルビット線GBLを示している。また、ステータスコードは、1回目のリセット動作開始以降のセクタ消去動作中の内部状態進捗状況を示しており、ステータスレジスタ23から入出力制御回路11を介してI/O端子から読み出すことができる。次に、本実施形態のセクタ消去動作と従来のセクタ消去動作との相違点につき、両消去動作を対比しながら説明する。図29に、従来のセクタ消去動作の最初のページにおける予備読み出し動作、1回目のリセット動作、1回目のリセットベリファイ動作、2回目のリセット動作1回目の再セット動作の各期間における主要な信号及び内部ノードの電圧波形図を示す。従来のセクタ消去動作では、リセットベリファイ動作及び予備読み出し動作を、逆方向センスアンプ41を用いずに、ページプログラム動作のセットベリファイ動作と同様に順方向センスアンプ40を用いて実行する。具体的には、図8に示す本実施形態における読み出し回路21において、逆方向センスアンプ41を設けず、順方向センスアンプ40の出力FROUTをインバータでレベル反転させた信号を逆方向センスアンプ41の出力RROUTの代用とする場合を想定する。つまり、全ての読み出し動作を順方向センスアンプ40だけで賄う構成となる。以下、従来のセクタ消去動作につき、図22に示す本実施形態のセクタ消去動作との相違点に着目しつつ説明する。従来のセクタ消去動作の処理の流れ自体は、図18に示す本実施形態のセクタ消去動作と同じである。以下、図18と図29を参照して説明する。図18のステップE1~E3までの処理内容の詳細は、本実施形態のセクタ消去動作と同じである。ステップE4での処理内容は、ソースプレートSP及び非選択状態の全てのローカルビット線LBLの駆動状態を除き、本実施形態のセクタ消去動作と同じである。具体的には、ソースプレート選択信号SPSELが低レベルに遷移せずに高レベルを維持するため、ソースプレートドライバ34によりソースプレートSPが接地電位VSSに駆動され、更に、非選択状態の全てのローカルビット線LBLも接地電位VSSに駆動される。後述するように、当該ソースプレートSPの駆動状態が、ページ消去動作期間中、同じ状態に維持されない点で、本実施形態のセクタ消去動作と大きく相違する。引き続き、ステップE5において、予備読み出し動作を実行する。予備読み出し動作における順方向センスアンプ40の活性化手順は、既に図15のタイミング図を参照して説明したセットベリファイ動作時の手順と同じであるので、重複する説明は割愛する。順方向センスアンプ40の出力FROUTからは、可変抵抗素子RCEの抵抗状態に応じた電圧レベルが出力される。具体的には、可変抵抗素子RCEの抵抗状態がリセット状態0の場合は、低レベル0が出力され、逆に、可変抵抗素子RCEの抵抗状態がセット状態1の場合は、高レベル1が出力される。従って、信号RROUTのレベルは、出力FROUTの反転レベルとなり、スイッチSW2を介して、排他的論理和回路43に入力する。尚、図29に示す例では、可変抵抗素子RCEの抵抗状態がセット状態1の場合を想定している。予備読み出し動作時は、スイッチSW6,SW8をオフ状態に維持したまま、スイッチSW7がオン状態となっており、排他的論理和回路43の出力とデータレジスタ42に格納されている期待値との論理和の値が、論理和回路45からスイッチSW7を介して判定レジスタ46に出力され、判定レジスタ46に書き込まれ保持される。これにより、予備読み出し動作ステップE5が終了する。予備読み出し動作が終了すると、判定レジスタ46から出力される信号WDATAの信号レベルの判定を行うステップE6。少なくとも1つの書き込み回路22において信号WDATAが低レベルの場合はNOの分岐、信号WDATAが低レベルとなっている書き込み回路22においてのみ、1回目のリセット動作ステップE7を実行する。全ての書き込み回路22において、信号WDATAが高レベルの場合はYESの分岐、リセット動作を実行する必要がないため、1回目のリセット動作ステップE7を実行せずに、ページ消去動作を正常終了させる。1回目のリセット動作ステップE7が開始すると、ソースプレート選択信号SPSELが低レベルに遷移し、ソースプレートドライバ34がソースプレートSPをリセット電圧VRSTに駆動する。これにより、全てのローカルビット線LBLは一旦リセット電圧VRSTに駆動される。引き続き、既に制御信号READBが高レベルに遷移している状態で、制御信号RSTSLTが高レベルに遷移することによりライトドライバ47が活性化して、グローバルビット線GBLを、信号WDATAが高レベル時にリセット電圧VRSTに駆動し、低レベル時に接地電位VSSに駆動する。引き続き、選択されたローカルビット線選択信号BLSEL0-3の1つが高レベルに移行すると、選択されたローカルビット線LBLが、ビット線セレクタ33を介して、グローバルビット線GBLと導通する。信号WDATAが低レベルの場合には、選択されたローカルビット線LBLは、グローバルビット線GBLを経由して接地電位VSSに駆動される。従って、従来のセクタ消去動作のリセット動作においても、本実施形態のセクタ消去動作と同様に、図21に示すように、信号WDATAが低レベルの場合に、ソースプレートドライバ34から、ソースプレートSP、選択メモリセルMCのセルトランジスタCTと可変抵抗素子RCE、ローカルビット線LBL、ビット線セレクタ33、グローバルビット線GBLを経由して、ライトドライバ47に至る電流経路が形成され、可変抵抗素子RCEに、第1電極セルトランジスタCT側から第2電極ローカルビット線LBL側に向けて電流が流れ、可変抵抗素子RCEの電気抵抗が高抵抗化される。リセット動作期間中において、ライトドライバ47が活性化し、選択されたローカルビット線選択信号BLSEL0-3の1つが高レベルに移行して、所定の時間、上記電流経路が形成された後、選択されていたローカルビット線選択信号BLSEL0-3の1つが低レベルに戻り、選択されていたローカルビット線LBLがグローバルビット線GBLと分離され、リセット電圧VRSTに駆動され非選択状態となる。これにより、上記電流経路が遮断され、実質的なリセット動作状態が終了し、選択されていたローカルビット線LBLが非選択状態となる。引き続き、制御信号RSTSLTが低レベルに遷移することによりライトドライバ47が非活性化して、非選択グローバルビット線GBLを接地電位VSSに駆動する。更に、ソースプレート選択信号SPSELが高レベルに遷移し、ソースプレートドライバ34がソースプレートSPを接地電位VSSに駆動する。これにより、全てのローカルビット線LBLは接地電位VSSに駆動される。更に、制御信号READB,SETSLTが夫々低レベルに戻り、ライトドライバ47を非活性化して、リセット動作ステップE7が終了する。1回目のリセット動作ステップE7が終了すると、1回目のリセットベリファイ動作ステップE8に移行して、読み出し回路21の順方向センスアンプ40が活性化し、リセット動作の対象となったページに対して読み出し動作を実行する。リセットベリファイ動作の読み出し動作の手順は、上述した従来のセクタ消去動作の予備読み出し動作における順方向センスアンプ40の活性化及び判定レジスタ46への書き込みの手順と全く同じであるので、重複する説明は割愛する。1回目のリセットベリファイ動作ステップE8が終了すると、本実施形態のセクタ消去動作と同じ要領で、ステップE9からステップE10までの判定処理を行い、ステップE7のリセット動作とステップE8のリセットベリファイ動作とステップE9及びステップE10の判定処理が、ステップE9において、全ての書き込み回路22において信号WDATAが高レベルとなっていると判定されるか、ステップE10でリセット動作の回数Nrstが当該限度値Nrxに至っていると判定されるまで繰り返す。上記要領で、一連のページ消去動作が正常終了或いは異常終了すると、本実施形態のセクタ消去動作と同じ要領で、ステップE11及びステップE12の処理を経て、一連のページ消去動作を繰り返し実行する。ステップE11の判定において、直近のページ消去動作の対象となっていたページが最終ページであった場合YESの分岐は、セクタ消去動作が終了する。次に、上記要領で処理される従来のセクタ消去動作における図29に示す主要な信号及び内部ノードの電圧波形図と、図22に示す本実施形態のセクタ消去動作における主要な信号及び内部ノードの電圧波形図との対比を行う。ソースプレートSP、非選択のグローバルビット線GBL、非選択のローカルビット線LBLの各電圧波形を見ると、図22及び図29より明らかなように、本実施形態のセクタ消去動作では、これらの信号電圧は、一連のページ消去動作を通して、リセット電圧VRSTに維持され変化しないのに対して、従来のセクタ消去動作では、1回目及び2回目以降のリセット動作の開示時及び終了時において、これらの信号電圧は、読み出し動作時の接地電位VSSとリセット動作時のリセット電圧VRSTの間で大きく変化している。ソースプレートSP及び非選択のローカルビット線LBLは比較的大きな寄生容量を有するため、従来のセクタ消去動作では、当該充放電に時間を要するとともに、当該充放電に伴う消費電力が増大することが分かる。これに対して、本実施形態のセクタ消去動作では、予備読み出し動作とリセット動作間、及びリセット動作とリセットベリファイ動作間において、寄生容量の大きいソースプレートSP及び非選択のローカルビット線LBLに電圧変化が生じないため、当該動作間の遷移が低消費電力且つ高速に実行可能となる。以上、ページプログラム動作及びセクタ消去動作について詳細に説明したが、本実施形態の読み出し回路21の回路構成によれば、ページプログラム動作のセット動作とセットベリファイ動作において、メモリセルMCを流れる電流の方向が同じであり、セット動作とセットベリファイ動作を通して、寄生容量の大きいソースプレートSP及び非選択のローカルビット線LBLの電圧レベルを一定に維持できる。一方、セクタ消去動作のリセット動作とリセットベリファイ動作においても、メモリセルMCを流れる電流の方向が同じであり、リセット動作とリセットベリファイ動作を通して、寄生容量の大きいソースプレートSPの電圧レベルを一定に維持できる。従って、ページプログラム動作及びセクタ消去動作の何れにおいても、低消費電力化及び高速化が可能となる。次に、ページ読み出し動作について説明する。図23にページ読み出し動作のフローチャートを示す。コマンド入力シーケンスで、ページ読み出し動作に対応したコマンドコードが、入出力制御回路11に読み込まれ、コマンドレジスタ18に転送され、制御ロジック回路19においてページ読み出し動作の命令が認識されるとステップR1、引き続き、ライトイネーブル信号WEBに同期して、ページ読み出し動作の対象となるページを指定するページアドレスバンクアドレス、行アドレス、第1列アドレスの組み合わせとページ内の先頭アドレスを指定する第2列アドレスの全部が、2回以上に分割して入出力制御回路11に読み込まれ、アドレスレジスタ13に格納されるステップR2。ここで、全ての書き込み回路22は非活性化され、各データレジスタ42はリセット信号DRRSTによって、保持データが0にリセットされ、スイッチSW2,SW5~SW8はオフ状態となり、スイッチSW1,SW3がオン状態となる。引き続き、行デコーダ16が2M本のメインワード線MWLBの1本を活性化して低レベルに駆動するとともに、4本のサブワード線選択信号WLSEL0-3の内の1本を選択して高レベルに駆動し、ソースプレートドライバ34が、ソースプレート選択信号SPSELが高レベルとなって、ソースプレートSPを接地電位Vssに駆動するステップR3。これにより、選択されたサブワード線SWLが高レベルに遷移して、選択メモリセルMCのセルトランジスタCTがオン状態となる。引き続き、読み出し回路21の順方向センスアンプ40が活性化して、選択されたページ内の全てのメモリセルMCの可変抵抗素子RCEの抵抗状態を読み出すステップR4。ページ読み出し動作の読み出し動作の手順は、上述したセットベリファイ動作の順方向センスアンプ40が活性化の手順と全く同じであるので、重複する説明は割愛する。各読み出し回路21の順方向センスアンプ40から読み出された出力データは、スイッチSW1,SW3を介して、データレジスタ42に書き込まれるステップR5。引き続き、ページ内の指定アドレスに対応する8つの読み出し回路21のスイッチSW4が、ページ内アドレスカウンタのカウント値に応じてオン状態となることで選択される。当該8つの読み出し回路21のデータレジスタ42に格納されている出力データが、リードイネーブル信号REBの2つの信号レベル間での遷移トグルに同期して、1バイト単位で入出力制御回路11に転送され、8本のI/O端子I/O1~8から出力される。出力データが1バイト単位で入出力制御回路11に転送される毎に、ページ内アドレスカウンタのカウント値がカウントアップして、逐次更新されたカウント値に対応する8つの読み出し回路21が選択され、当該読み出し回路21の各データレジスタ42から出力データが入出力制御回路11に転送され、8本のI/O端子I/O1~8から出力されるステップR6。当該出力データのデータレジスタ42から入出力制御回路11への転送処理及び8本のI/O端子I/O1~8からの出力処理が、最大でページサイズのバイト値に相当する回数、読み出し回路21を8個ずつ順番に選択して繰り返され、上記リードイネーブル信号REBの上記トグルが終了した時点で、ページ読み出し動作が完了する。尚、本実施形態では、ページ読み出し動作に順方向センスアンプ40を使用したが、順方向センスアンプ40に代えて、逆方向センスアンプ41を使用することも可能であるが、逆方向センスアンプ41を使用する場合は、比較器61の出力RROUTの出力レベルを反転させてから、データレジスタ42に格納に出力データを格納するように、読み出し回路21を変更する必要がある。第2実施形態第1実施形態では、図9に示すように、読み出し回路21を順方向センスアンプ40と逆方向センスアンプ41の2つのセンスアンプを備え、図8に示すように、グローバルビット線GBL毎に、読み出し回路21と書き込み回路22が同じグローバルビット線GBLに対して動作し、更に、データレジスタ42を共用できるように構成した。しかし、読み出し回路21をリセットベリファイ動作とそれ以外で回路構成を分離し、1つの順方向センスアンプ40をグローバルビット線GBL毎に設け、逆方向センスアンプ41を順方向センスアンプ40に代えてソースプレートSP側に設ける構成も可能である。以下、2つの順方向センスアンプの一方をグローバルビット線GBL側に、他方をソースプレートSP側に設けた本発明装置の第2実施形態について説明する。図24に、読み出し或いは書き込みの対象となるデータの2ビット当たりの読み出し回路21と書き込み回路22の概略のブロック構成を示す。読み出し回路21は、セットベリファイ動作とページ読み出し動作時に使用する第1の順方向センスアンプ40と、リセットベルファイ動作時に使用する第2の順方向センスアンプ48と、1ビットのデータレジスタ42、及び、スイッチSW1~SW4を備えて構成される。本実施形態では、同一列のM個のブロック30の各ソースプレートSPが相互に接続され、第2の順方向センスアンプ48と接続している。1ブロック列毎に、2本のグローバルビット線GBLと1つのソースプレートSPが設けられている。第1の順方向センスアンプ40、データレジスタ42、及び、スイッチSW1~SW4は、グローバルビット線GBL毎に夫々設けられており、第2の順方向センスアンプ48は、ソースプレートSP毎に設けられている。即ち、第2の順方向センスアンプ48は同じブロック列の2本のグローバルビット線GBLで共用される構成となっている。第1及び第2の順方向センスアンプ40,48の回路構成は全く同じであるが、第2の順方向センスアンプ48の出力FROUTBは、第1実施形態の逆方向センスアンプ41の出力RROUTと同様に、第1の順方向センスアンプ40の出力FROUTと出力レベルの逆転した読み出しデータを出力するために、比較器51の反転出力が、順方向センスアンプ48の出力FROUTBとして、2つのスイッチSW2に夫々接続する。以下、便宜的に、ページ消去動作に入力する電圧名の末尾に2を付して、第1の順方向センスアンプ40のものと区別する。尚、本実施形態では、セクタ消去動作における一連のページ消去動作を通してソースプレートSPの駆動状態を、リセット電圧VRST近傍に維持するために、第2の順方向センスアンプ48のバイアス状態を、第1の順方向センスアンプ40より高電圧側にシフトさせている。具体的には、順方向センスアンプ48に入力する参照電圧VFREF2の電圧をリセット電圧VRSTと同電圧に設定し、それに応じて、他の参照電圧VFEQ2、中間電圧VFIREF2、電源電圧VDD2も、同じ電圧差を維持して高電圧側にシフトさせる。ページプログラム動作及びページ読み出し動作は、使用する読み出し回路21と書き込み回路22の回路が、第1実施形態の場合と全く同じであり、同じ手順で行われるので、重複する説明は割愛する。セクタ消去動作も、リセット動作は、使用する書き込み回路22の回路が、第1実施形態の場合と全く同じであり、同じ手順で行われるので、重複する説明は割愛する。セクタ消去動作において、第1実施形態と異なる点は、予備読み出し動作とリセットベルファイ動作が、逆方向センスアンプ41に代えて第2の順方向センスアンプ48を使用し、2本のグローバルビット線GBLを交互に選択して、選択された側のグローバルビット線GBLに接続するメモリセルMCの可変抵抗素子RCEの抵抗状態を、ソースプレートSP側から読み出す点である。また、第1実施形態では、予備読み出し動作とリセット動作とリセットベルファイ動作を通して、ソースプレートドライバ34はソースプレートSPをリセット電圧VRSTに駆動していたが、第2実施形態では、ソースプレートドライバ34はソースプレートSPを、リセット動作時にはリセット電圧VRSTに駆動し、予備読み出し動作とリセットベルファイ動作時には高インピーダンス状態とする。一方、2本のグローバルビット線GBLは、ライトドライバ47によって、リセット動作時には接地電位VSSに駆動され、予備読み出し動作とリセットベルファイ動作時には、選択された方のグローバルビット線GBLがリセット電圧VRSTより0.2V~0.3V程度の低い定電圧≒VRST-0.2V~0.3V、第1実施形態における参照電圧VRREFと同電圧に駆動され、選択されていない方のグローバルビット線GBLはリセット電圧VRSTに駆動されるか、或いは、高インピーダンス状態となる。従って、第2実施形態のソースプレートドライバ34及びライトドライバ47の回路構成は、図7及び図12に示す回路構成とは異なる。第2の順方向センスアンプ48の動作は、セットベリファイ動作時の順方向センスアンプ40と同じであるので、重複する説明は割愛する。図25に、予備読み出し動作とリセットベルファイ動作時における電流経路を示す。図25に示すように、順方向センスアンプ48の定電流源回路52から、NMOSトランジスタQ6、ソースプレートSP、選択メモリセルMCのセルトランジスタCTと可変抵抗素子RCE、ローカルビット線LBL、ビット線セレクタ33、選択されたグローバルビット線GBLを経由して、ライトドライバ47に至る電流経路が形成され、可変抵抗素子RCEに、第1電極セルトランジスタCT側から第2電極ローカルビット線LBL側に向けて可変抵抗素子RCEの抵抗状態に応じたメモリセル電流が流れる。予備読み出し動作とリセットベルファイ動作時におけるライトドライバ47は、メモリセル電流より大きな電流駆動能力を有し、且つ、選択されたグローバルビット線GBLの電位を、リセット電圧VRSTより0.2V~0.3V程度の低い定電圧≒VRST-0.2V~0.3Vに維持する。ライトドライバ47の予備読み出し動作とリセットベルファイ動作時に活性化される箇所の回路構成としては、例えば、図10に示す逆方向センスアンプ41の差動増幅器60、NMOSトランジスタQ11,Q12からなる定電流源回路62、PMOSトランジスタQ16,Q17、NMOSトランジスタQ15からなる回路部分と同じ回路構成が利用できる。ここで、非選択のローカルビット線LBLはソースプレートSPと同電位であるため、非選択のローカルビット線LBLに接続するメモリセルMCには電流が流れない。順方向センスアンプ48からの出力FROUTBは、選択されたグローバルビット線GBL側の書き込み回路22に対して、スイッチSW2、排他的論理和回路43、論理和回路45、スイッチSW7を介して判定レジスタ46に出力され、論理和回路45の出力値が判定レジスタ46に書き込まれ保持される。データレジスタ42内の期待値は0であるので、判定レジスタ46には、可変抵抗素子RCEの抵抗状態がリセット状態0の場合は、高レベル1が書き込まれ、信号WDATAは高レベルとなり、逆に、可変抵抗素子RCEの抵抗状態がセット状態1の場合は、低レベル0が書き込まれ、信号WDATAは低レベルとなる。以上の動作を、グローバルビット線GBLを入れ替えて繰り返し、2回実行することで、予備読み出し動作或いはリセットベルファイ動作が1回終了する。第2実施形態における予備読み出し動作とリセットベルファイ動作は、寄生容量の大きなソースプレートSP側から実行するため、大規模なメモリセルアレイには必ずしも好適とは言えないが、小規模なメモリセルアレイには使用できる。以上の説明では、予備読み出し動作とリセットベルファイ動作を、グローバルビット線GBLを入れ替えて繰り返し実行する場合を説明したが、ブロック列毎のグローバルビット線GBLの数を1本にするか、或いは、1つのブロック30内のソースプレートSPをグローバルビット線GBLの本数本実施形態では2本と同数に分割して、グローバルビット線GBLとソースプレートSPを1対1に対応付けることで、グローバルビット線GBLを入れ替えて繰り返し実行する必要がなくなる。第3実施形態上記各実施形態において、メモリセルMCは、図4に示すように、可変抵抗素子RCEの一端とセルトランジスタCTのソース及びドレインの一方を接続して構成される3端子構造のものを使用する場合を説明した。セルトランジスタCTはゲート電位を制御することで、ソースドレイン間を流れる電流量を制御する3端子型の電流制御素子であったが、3端子型の電流制御素子としては、バイポーラトランジスタも使用できる。しかし、メモリセルMCは、図26に示すように、可変抵抗素子RCEの一端と2端子構造の電流制御素子CCEの一端を接続して構成される2端子構造のもの、或いは、可変抵抗素子RCEだけで構成される2端子構造のものを使用しても、セット動作とセットベリファイ動作の間で、更に、リセット動作とリセットベリファイ動作の間で、夫々のメモリセルMCの可変抵抗素子RCEに流れる電流の方向を同じにすることができる。尚、2端子型の電流制御素子CCEは、バリスタ等の、印加極性に応じた所定の閾値電圧以上の電圧を印加した場合に双方向に電流を流すことができる素子の使用が好ましい。また、図26に示すメモリセルMCは、可変抵抗素子RCEと電流制御素子CCEの配置を入れ替えても良い。メモリセルMCが2端子構造の場合は、図26に示すように、一端はローカルビット線LBLに接続されるが、他端はソースプレートSPではなく、サブワード線SWLに接続される。従って、各ブロック30には、ソースプレートSP及びそれを駆動するソースプレートドライバ34は不要となる。メモリセルMCを通過する電流経路は、ソースプレートSP及びソースプレートドライバ34に代わり、サブワード線SWLとサブワード線ドライバ32を通過する。また、各動作時の選択及び非選択のサブワード線SWL、非選択のローカルビット線LBLに印加される電圧も、第1実施形態とは異なる。このため、サブワード線ドライバ32及びビット線セレクタ33は、第1実施形態とは異なる回路構成となる。以下、本発明装置の第3実施形態を、メモリセルMCが2端子構造であって、第1実施形態と同じメモリセルアレイ構成で、同じ読み出し回路21と書き込み回路22をグローバルビット線GBL毎に設ける場合について説明する。セット動作及びセットベリファイ動作時には、選択サブワード線SWLを接地電位VSSに駆動し、非選択サブワード線SWLと非選択ローカルビット線LBLをセット電圧VSETと接地電位VSSの中間電圧VMSETに駆動する。中間電圧VMSETは、例えば、順方向センスアンプ40の参照電圧VFREFに、電流制御素子CCEが当該動作時にメモリセル電流が流れる方向に電流を流すオン状態となる閾値電圧VTSETを足した値VFREFVTSETとするのが好ましい。また、セット電圧VSETは、第1実施形態の場合より、閾値電圧VTSETだけ高電圧に設定するのが好ましい。これにより、セット動作時には、信号WDATAが高レベルの場合に、ライトドライバ47から、グローバルビット線GBL、ビット線セレクタ33、選択されたローカルビット線LBL、選択メモリセルMCの可変抵抗素子RCEと電流制御素子CCE、選択されたサブワード線SWLを経由して、サブワード線ドライバ32に至る電流経路が形成され、可変抵抗素子RCEに、第2電極ローカルビット線LBL側から第1電極電流制御素子CCE側に向けて電流が流れ、可変抵抗素子RCEの電気抵抗が低抵抗化される。セット動作時には、選択ローカルビット線LBLと非選択サブワード線SWL間には、セット電圧VSETと中間電圧VMSETの差分電圧VSET-VMSETが印加されるので、当該印加電圧でも可変抵抗素子RCEの電気抵抗が変化しないように、セット電圧VSETと参照電圧VFREFを夫々調整する。セットベリファイ動作時には、定電流源回路52から、NMOSトランジスタQ6、グローバルビット線GBL、ビット線セレクタ33、選択されたローカルビット線LBL、選択メモリセルMCの可変抵抗素子RCEとセルトランジスタCT、選択されたサブワード線SWLを経由して、サブワード線ドライバ32に至る電流経路が形成され、可変抵抗素子RCEに、第2電極ローカルビット線LBL側から第1電極セルトランジスタCT側に向けて可変抵抗素子RCEの抵抗状態に応じたメモリセル電流が流れる。セットベリファイ動作時には、選択ローカルビット線LBLと非選択サブワード線SWL間の電圧差は、可変抵抗素子RCEの抵抗状態に応じて変化するが、当該変動範囲内で、電流制御素子CCEがオンしないように調整することで、選択ローカルビット線LBLに接続する非選択メモリセルMCからの干渉を排除できる。セット動作及びセットベリファイ動作時において、ビット線セレクタ33から、非選択のローカルビット線LBL、非選択メモリセルMCの可変抵抗素子RCEと電流制御素子CCE、選択されたサブワード線SWLを経由して、サブワード線ドライバ32に至る電流経路が形成されるが、非選択メモリセルMCの両端に印加される電圧は高々中間電圧VMSETであるので、可変抵抗素子RCEの電気抵抗が変化することはない。更に、リセット動作及びリセットベリファイ動作時には、選択サブワード線SWLをリセット電圧VRSTに駆動し、非選択サブワード線SWLと非選択ローカルビット線LBLをリセット電圧VRSTと接地電位VSSの中間電圧VMRSTに駆動する。中間電圧VMRSTは、例えば、逆方向センスアンプ41の参照電圧VRREFから電流制御素子CCEが当該動作時にメモリセル電流が流れる方向に電流を流すオン状態となる閾値電圧VTRST絶対値を引いた値VRREF-VTRSTとするのが好ましい。また、リセット電圧VRST及び参照電圧VRREFは、第1実施形態の場合より、閾値電圧VTRSTだけ高電圧に設定するのが好ましい。これにより、リセット動作時には、信号WDATAが低レベルの場合に、サブワード線ドライバ32から、選択されたサブワード線SWL、選択メモリセルMCの電流制御素子CCEと可変抵抗素子RCE、選択されたローカルビット線LBL、ビット線セレクタ33、グローバルビット線GBLを経由して、ライトドライバ47に至る電流経路が形成され、可変抵抗素子RCEに、第1電極電流制御素子CCE側から第2電極ローカルビット線LBL側に向けて電流が流れ、可変抵抗素子RCEの電気抵抗が高抵抗化される。リセット動作時には、選択ローカルビット線LBLと非選択サブワード線SWL間に印加される電圧は中間電圧VMRSTとなるので、可変抵抗素子RCEの電気抵抗が変化することはない。リセットベリファイ動作時には、サブワード線ドライバ32から、選択されたサブワード線SWL、選択メモリセルMCの電流制御素子CCEと可変抵抗素子RCE、選択されたローカルビット線LBL、ビット線セレクタ33、グローバルビット線GBL、PMOSトランジスタQ16を経由して、定電流源回路62に至る電流経路が形成され。可変抵抗素子RCEに、第1電極電流制御素子CCE側から第2電極ローカルビット線LBL側に向けて可変抵抗素子RCEの抵抗状態に応じたメモリセル電流が流れる。リセットベリファイ動作時には、選択ローカルビット線LBLと非選択サブワード線SWL間の電圧差は、可変抵抗素子RCEの抵抗状態に応じて変化するが、当該変動範囲内で、電流制御素子CCEがオンしないように調整することで、選択ローカルビット線LBLに接続する非選択メモリセルMCからの干渉を排除できる。リセット動作及びリセットベリファイ動作時において、サブワード線ドライバ32から、選択されたサブワード線SWL、非選択メモリセルMCの電流制御素子CCEと可変抵抗素子RCE、非選択のローカルビット線LBLを経由して、ビット線セレクタ33に至る電流経路が形成されるが、非選択メモリセルMCの両端に印加される電圧は高々リセット電圧VRSTと中間電圧VMRSTの差分電圧であるので、可変抵抗素子RCEの電気抵抗が変化することはない。メモリセルMCが2端子構造の場合であっても、読み出し回路21と書き込み回路22を第1実施形態と同様に構成することで、セット動作とセットベリファイ動作の間で、更に、リセット動作とリセットベリファイ動作の間で、夫々のメモリセルMCの可変抵抗素子RCEに流れる電流の方向を同じにできる。その結果、第3実施形態においても、第1実施形態におけるソースプレートSPに代わる選択及び非選択のサブワード線SWLを同じレベルに維持でき、或いは、その電位変化を抑制でき、プログラム動作及び消去動作時の低消費電力化及び高速化が図れることが分かる。第4実施形態上記各実施形態では、読み出し回路21に使用した順方向センスアンプ40,48、逆方向センスアンプ41を、メモリセル電流の大小を検出する電流検知型のセンスアンプ電流センスアンプで構成した場合を例に説明したが、各センスアンプの回路構成は、上記実施形態の回路構成に限定されるものではない。例えば、上記第1実施形態の変形例として、順方向センスアンプ40と逆方向センスアンプ41を、図27に示すように、グローバルビット線GBLの電圧レベルの大小を検出する電圧検知型のセンスアンプ電圧センスアンプで構成するようにしても良い。具体的には、順方向センスアンプ40をラッチ付き比較器55とプリチャージ用のPMOSトランジスタQ8で構成し、逆方向センスアンプ41をラッチ付き比較器65とプリチャージ用のPMOSトランジスタQ18で構成し、グローバルビット線GBLを、2つのラッチ付き比較器55,65の反転入力に接続する。ラッチ付き比較器55は、非反転入力に順方向参照電圧VFEQを入力し、非反転出力が、順方向センスアンプ40の出力FROUTとして、スイッチSW1に接続する。ラッチ付き比較器65は、非反転入力に逆方向参照電圧VREQを入力し、非反転出力が、逆方向センスアンプ41の出力RROUTとして、スイッチSW2に接続する。順方向センスアンプ40の動作について説明する。先ず、第1実施形態と同じ要領で、選択されたサブワード線SWLが高レベルに遷移して、選択メモリセルMCのセルトランジスタCTがオン状態となっており、ソースプレートドライバ34が、ソースプレート選択信号SPSELが高レベルとなって、ソースプレートSPを接地電位VSSに駆動している。この状態において、活性化信号FCCTLBが低レベルに遷移して、PMOSトランジスタQ8をオン状態にして、グローバルビット線GBLを順方向読み出し電圧VFRDに充電する。順方向読み出し電圧VFRDは可変抵抗素子RCEが誤って低抵抗化されない程度に低電圧に設定されている。グローバルビット線GBLの充電が完了すると、活性化信号FCCTLBが高レベルに戻り、PMOSトランジスタQ8がオフ状態となると、選択されたローカルビット線選択信号BLSEL0-3の1つが高レベルに移行し、選択されたローカルビット線LBLが、ビット線セレクタ33を介して、グローバルビット線GBLと導通する。これにより、グローバルビット線GBLから、ビット線セレクタ33、選択されたローカルビット線LBL、選択メモリセルMCの可変抵抗素子RCEとセルトランジスタCT、ソースプレートSPを経由して、ソースプレートドライバ34に至る電流経路が形成され、可変抵抗素子RCEに、第2電極ローカルビット線LBL側から第1電極セルトランジスタCT側に向けて可変抵抗素子RCEの抵抗状態に応じたメモリセル電流が流れる。可変抵抗素子RCEが低抵抗のセット状態1の場合、高抵抗のリセット状態0よりメモリセル電流が大きいため、グローバルビット線GBLが順方向参照電圧VFEQより低い電圧まで放電される時間が短いので、当該タイミングで、活性化信号FLTMGTを低レベルから高レベルに遷移させると、ラッチ付き比較器55が活性化して、グローバルビット線GBLの電圧と定電圧の参照電圧VFEQを比較し、その比較結果をラッチして、出力FROUTとして出力する。従って、可変抵抗素子RCEがセット状態1の場合、高レベル1が出力され、リセット状態0の場合、低レベル0が出力される。次に、逆方向センスアンプ41の動作について簡単に説明する。先ず、第1実施形態と同じ要領で、選択されたサブワード線SWLが高レベルに遷移して、選択メモリセルMCのセルトランジスタCTがオン状態となっており、ソースプレートドライバ34が、ソースプレート選択信号SPSELが低レベルとなって、ソースプレートSPをリセット電圧VRSTに駆動している。この状態において、活性化信号RCCTLBが低レベルに遷移して、PMOSトランジスタQ18をオン状態にして、グローバルビット線GBLをリセット電圧VRSTより低電圧の逆方向読み出し電圧VRRDに充電する。リセット電圧VRSTと逆方向読み出し電圧VRRDの電圧差は可変抵抗素子RCEが誤って高抵抗化されない程度に低電圧に設定されている。グローバルビット線GBLの充電が完了すると、活性化信号RCCTLBが高レベルに戻り、PMOSトランジスタQ18がオフ状態となると、選択されたローカルビット線選択信号BLSEL0-3の1つが高レベルに移行し、選択されたローカルビット線LBLが、ビット線セレクタ33を介して、グローバルビット線GBLと導通する。これにより、ソースプレートドライバ34から、ソースプレートSP、選択メモリセルMCのセルトランジスタCTと可変抵抗素子RCE、選択されたローカルビット線LBL、ビット線セレクタ33を経由して、グローバルビット線GBLに至る電流経路が形成され、可変抵抗素子RCEに、第1電極セルトランジスタCT側から第2電極ローカルビット線LBL側に向けて可変抵抗素子RCEの抵抗状態に応じたメモリセル電流が流れる。可変抵抗素子RCEが低抵抗のセット状態1の場合、高抵抗のリセット状態0よりメモリセル電流が大きいため、グローバルビット線GBLが逆方向参照電圧VREQより高い電圧まで充電される時間が短いので、当該タイミングで、グローバルビット線GBLの電圧と定電圧の参照電圧VREQをラッチ付き比較器65で比較し、その比較結果をラッチして、出力RROUTとして出力する。従って、可変抵抗素子RCEがセット状態1の場合、低レベル0が出力され、リセット状態0の場合、高レベル1が出力される。別実施形態以下に別実施形態につき説明する。1本発明装置は、セット動作とセットベリファイ動作の間で、更に、リセット動作とリセットベリファイ動作の間で、夫々のメモリセルMCの可変抵抗素子RCEに流れる電流の方向が同じであることを特徴とするもので、それによって、プログラム動作及び消去動作時の夫々におけるソースプレートSP等の寄生容量の大きなノードの電位変化を抑制することで、プログラム動作及び消去動作時の低消費電力化及び高速化が図れる。従って、当該特徴を有する限りにおいて、セットベリファイ動作及びリセットベリファイ動作の方式やそれに利用する回路構成は、上記各実施形態に限定されるものではない。2上記第4実施形態では、電圧センスアンプを使用した第1実施形態の変形例を説明したが、第3実施形態においても同様の変形例が可能である。また、第1または第3実施形態において、順方向センスアンプ40と逆方向センスアンプ41の一方を電流センスアンプで構成し、他方を電圧センスアンプで構成するようにしても良い。更に、第2実施形態の変形例として、読み出し回路21の2つの順方向センスアンプ40,48についても、何れか一方または両方を、電流センスアンプに代えて電圧センスアンプで構成するようにしても良い。更に、上記第4実施形態で説明した図27に示す2つのラッチ付き比較器55,65を、図28に示すように、1つのラッチ付き比較器55で構成し、反転入力に順方向参照電圧VFEQと逆方向参照電圧VREQを、スイッチSW9,SW10を介して何れか一方の参照電圧を選択して入力可能に構成しても良い。この場合、ラッチ付き比較器55の活性化信号FLTMGT/RLTMGTは、第4実施形態における活性化信号FLTMGTと活性化信号RLTMGTの論理和となる。更に、上記第1実施形態で例示した電流センスアンプ及び第4実施形態で例示した電圧センスアンプの回路構成も一例であって、種々の回路構成のものが使用可能である。更に、上記各実施形態で例示した書き込み回路22も、上記実施形態に限定されるものではなく、種々の回路構成に変更可能であり、また、使用する動作モードに適した回路構成とすることができる。更に、上記各実施形態で例示した書き込み回路22の電源電圧は書き込みとベリファイの繰り返し動作中、一定値である必要は無く、書き込み回数等によって変動させても良い。更に、上記各実施形態で例示した、各動作タイミングやパルス幅は書き込みとベリファイの繰り返し動作中で、同じである必要は無く、書き込み回数等によって変動させても良い。3上記各実施形態では、動作モードとして、ページプログラム動作、セクタ消去動作、ページ読み出し動作について説明したが、プログラム動作、消去動作、及び、読み出し動作は、ページ単位或いはセクタ単位で行うものに限定されるものではない。更に、1ページの大きさや構成、1セクタの大きさや構成も上記実施形態に限定されるものではない。例えば、上記第1実施形態において、1ページのサイズ単位:バイトは、同時に選択されるメモリセルMCの数2NをI/O数8で除した値N/4としたが、セット動作及びセットベリファイ動作を同時に選択されるメモリセルMCを交替させながら複数回に分けて実行する場合には、当該実行回数倍に拡大することができる。1回の実行をフェーズと称するとして、例えば、図8に示す読み出し回路21と書き込み回路22において、データレジスタ42と判定レジスタ46のビット数を、当該フェーズ数倍に拡張することで、実現可能となる。具体的には、セット動作及びセットベリファイ動作の夫々を、1本のグローバルビット線GBLについて、4本のローカルビット線LBLを順次切り替えて4回のフェーズに分けて順番に選択して、実行する場合では、1ページのサイズ単位:バイトは、同時に選択されるメモリセルMCの数2NをI/O数8で除した値N/4を4倍した値Nとなる。ここで、第1フェーズのセット動作及びセットベリファイ動作では、データレジスタ42と判定レジスタ46の1ビット目のデータを使用し、第2フェーズのセット動作及びセットベリファイ動作では、データレジスタ42と判定レジスタ46の2ビット目のデータを使用し、以下同様に、フェーズの順番とデータレジスタ42と判定レジスタ46の使用するデータを対応させることで、ページプログラム動作における1ページの大きさを拡張することが可能となる。尚、フェーズを切り替えるためのカウンタ等の追加の回路は、アレイ制御回路20内に構成すれば良い。更に、プログラム動作、消去動作、及び、読み出し動作を、バイト単位或いはワード単位I/O数が8以外の場合でランダムアクセス動作により実行するようにしても良い。例えば、バイト単位でのみ各動作を実行する場合は、読み出し回路21と書き込み回路22は、グローバルビット線GBL毎に設ける必要はなく、I/O毎に設けて、読み出し回路21及び書き込み回路22とグローバルビット線GBLの間に、グローバルビット線選択回路を設けて、選択されたグローバルビット線GBLに対して、各動作を実行する回路構成としても良い。更に、上記各実施形態では、コマンドコード、アドレス入力、入力データ、出力データ、及び、ステータスコードの夫々が、8本のI/O端子I/O1~8を介して入出力制御回路11から入力或いは出力される構成となっているが、アドレス入力専用の入力端子を設けるようにしても良い。更に、バイト単位或いはワード単位でランダムアクセス動作だけを行う場合は、必ずしもコマンドコードの入力によって動作モードを決定する構成でなくても良い。一般的なSRAMのように外部入力の制御信号により動作モードを決定するようにしても良い。更に、上記各実施形態では、プログラム動作と消去動作を夫々個別の書き込み動作として扱ったが、これを1つの書き込み動作として処理するようにしても良い。例えば、1ページ分の書き込み動作を、1ページ分の入力データをデータレジスタ42に書き込んだ後で、予備読み出し動作を行い、一連のページ消去動作を行った後に、引き続いて、ページプログラム動作を行うようにしても良い。また、ページ消去動作とページプログラム動作を逆転させても良い。また、ページ消去動作もセット状態の可変抵抗素子RCEの全てに対してリセット動作を行うのではなく、データレジスタ42に書き込まれた入力データ期待値が0であるセット状態の可変抵抗素子RCEだけを選択してリセット動作を行うようにしても良い。更に、同じグローバルビット線に接続するメモリセルMCに接続するソースプレートSPを同電位に、しかも、グローバルビット線毎に独立して駆動できるように構成することで、グローバルビット線毎に、データレジスタ42に書き込まれた入力データ期待値に応じて、期待値に対応するプログラム動作または消去動作を、同時に並行して実行するようにしても良い。4上記各実施形態では、メモリセルアレイ構成として、図2に示すような、ビット線及びワード線が夫々2階層で構成された階層型アレイ構成を例示したが、小規模なメモリセルアレイ構成の場合では、グローバルビット線やメインワード線を設けず、単層のメモリセルアレイ構成としても良い。また、階層型アレイ構成を採用する場合であっても、サブアレイ31内のメモリセルMCの行及び列数、1バンク内のブロック30の行及び列数、更には、バンク数等も、上記実施形態に限定されるものではなく、適宜変更可能である。5上記各実施形態において、セット動作、セットベリファイ動作、リセット動作、リセットベリファイ動作、プログラム動作、消去動作等の定義は、便宜的なものであり、上記実施形態の定義に限定されるものではない。例えば、可変抵抗素子RCEの電気抵抗を高抵抗化する動作をセット動作、低抵抗化する動作をリセット動作と称しても良い。更に、可変抵抗素子RCEの電気抵抗が低抵抗化した状態に論理値0を割り当て、可変抵抗素子RCEの電気抵抗が高抵抗化した状態に論理値1を割り当てるようにしても良い。論理値の割り当てが逆転することで、読み出し回路21及び書き込み回路22の回路構成は、必要に応じて変更すれば良い。6上記各実施形態において、詳細に説明した回路動作のタイミング及び電圧値等は一例であり、所望の動作が実現できる限りにおいて、上記実施形態で例示したものに限定されるものではない。7上記各実施形態では、本発明装置が、独立した半導体記憶装置である場合を想定したが、本発明装置は、マイクロプロセッサやASICApplicationSpecificIntegratedCircuit等の半導体装置と同一基板上或いは同一パッケージ内に組み込まれる内蔵型の半導体記憶装置であっても良く、その場合、図1に例示した本発明装置のブロック構成のメモリセルアレイ10を除く回路部分の一部が、本発明装置の外部の回路によって構成される形態であっても構わない。"