"通常動作モードと低消費電力モードとに移行可能に構成される複数のノードを通信線により接続してなる通信ネットワークシステムにおいて、前記各ノードは、基準クロック信号を逓倍した逓倍クロック信号を出力する逓倍クロック出力手段と、前記逓倍クロック信号が供給されて動作し、通信制御を行う制御部と、自身の制御により前記逓倍クロック信号と前記基準クロック信号とが選択的に供給され、前記逓倍クロック出力手段の動作を制御し、前記通信線を介して信号の送受信を行うインターフェイス部と、前記制御部に対する電源の供給を停止可能に構成される電源部とを備え、前記インターフェイス部は、前記低消費電力モードにおいては、前記逓倍クロック出力手段の動作を停止させ、前記制御部に対する電源の供給を停止すると共に、自身に前記基準クロック信号を供給し、他のノードから送信された起動信号を受信すると、前記逓倍クロック出力手段の動作を開始させると共に、自身に前記逓倍クロック信号を供給することを特徴とする通信ネットワークシステム。前記インターフェイス部は、前記低消費電力モードにおいて、前記信号を受信するレシーバの入出力応答速度若しくは応答感度を低下させることを特徴とする請求項1記載の通信ネットワークシステム。前記インターフェイス部は、前記レシーバに供給される電源電流量を低下させることを特徴とする請求項2記載の通信ネットワークシステム。前記ノードは、前記通常動作モードにおいて他のノードに前記起動信号を送信する際には、前記インターフェイス部に対して前記基準クロック信号を供給するように切り替えることを特徴とする請求項1ないし3の何れかに記載の通信ネットワークシステム。前記インターフェイス部は、前記通常動作モードにおいて他のノードに前記起動信号を送信する際には、自身に前記逓倍クロック信号が供給されている状態で、前記基準クロック信号で設定される通信レートと同一の通信レートで前記起動信号を送信することを特徴とする請求項1ないし3の何れかに記載の通信ネットワークシステム。前記ノードの1つは、システム全体の管理を行う機能を備えた管理ノードであり、前記管理ノードは、起動させる必要がないノードに対して、前記低消費電力モードに移行させる信号を周期的に送信することを特徴とする請求項1ないし5の何れかに記載の通信ネットワークシステム。前記起動信号は、通信におけるマスタ権を獲得したノードが送信することを特徴とする請求項1ないし6の何れかに記載の通信ネットワークシステム。しかしながら、特許文献1の方式では、当然ながら信号線の数が通信ノードの数に応じて増加するので、通信ネットワークに要求される信号線数の削減については逆行することになる。また、何れの通信ノードをウェイクアップさせるかを管理するためのノードは1つに設定されるため、制御を柔軟に行うことができない。本発明は上記事情に鑑みてなされたものであり、その目的は、信号線数を増加させることなく、低消費電力モードにある通信ノードを、通信対象となるものだけ通常動作モードに移行可能な通信ネットワークシステムを提供することにある。請求項1記載の通信ネットワークシステムによれば、各ノードは、自身の制御により逓倍クロック信号と基準クロック信号とが選択的に供給され、逓倍クロック出力手段の動作を制御し、通信線を介して信号の送受信を行うインターフェイス部を備える。そして、インターフェイス部は、低消費電力モードにおいては、逓倍クロック出力手段の動作を停止させ、制御部に対する電源の供給を停止すると共に、自身に基準クロック信号を供給し、他のノードから送信された起動信号を受信すると、逓倍クロック出力手段の動作を開始させると共に自身に逓倍クロック信号を供給する。すなわち、低消費電力モードにあるノードで動作しているのは基準クロック信号が供給されるインターフェイス部だけであるから、電力消費を十分に抑制できる。そして、インターフェイス部は、起動信号を受信すると、逓倍クロック出力手段の動作を開始させると共に自身に逓倍クロック信号を供給するので、制御部が通常の通信を行う場合は高速に動作することができる。加えて、通信対象とするノードだけを起動するために個別の信号線を配線する必要がないので、配線数を削減できる。請求項2記載の通信ネットワークシステムによれば、インターフェイス部は、低消費電力モードにおいて、信号を受信するレシーバの入出力応答速度若しくは応答感度を低下させる。すなわち、低消費電力モードで行われるノード間通信は低速であるから、レシーバの入出力応答速度若しくは応答感度を低下させても通信に支障を来たすことがないので、レシーバ部における電力消費を低減できる。請求項3記載の通信ネットワークシステムによれば、インターフェイス部は、レシーバに供給される電源電流量を低下させる。すなわち、レシーバが動作するために消費される電源電流量を低下させれば、レシーバの入出力応答速度を低下させて電力消費を低減できる。請求項4記載の通信ネットワークシステムによれば、は、通常動作モードにおいて他のノードに起動信号を送信しようとするノードは、インターフェイス部に基準クロック信号を供給するように切り替えるので、起動信号を低速で送信できる。請求項5記載の通信ネットワークシステムによれば、インターフェイス部は、通常動作モードにおいて他のノードに起動信号を送信する際には、自身に逓倍クロック信号が供給されている状態で、基準クロック信号で設定される通信レートと同一の通信レートで起動信号を送信する。したがって、自身に供給されるクロック信号を切り替えなくても起動信号を低速で送信できる。請求項6記載の通信ネットワークシステムによれば、複数のノードの1つを、システム全体の管理を行う機能を備えた管理ノードとして、その管理ノードは、起動させる必要がないノードに対して、低消費電力モードに移行させる信号を周期的に送信する。すなわち、低消費電力モードに移行しているノードであっても、例えばノイズの影響を受けたり、通常動作モードにあるノードが行う通信の影響を受けたりすることで起動信号を受信したことを誤判定し、起動してしまうことも想定される。そこで、管理ノードが、起動させる必要がないノードに対し低消費電力モードに移行させる信号を周期的に送信すれば、誤って起動したノードを低消費電力モードに移行させることができる。請求項7記載の通信ネットワークシステムによれば、起動信号は、通信におけるマスタ権を獲得したノードが送信するので、何れのノードが起動信号を送信するかを予め決定しておかずとも、マスタ権を獲得することで通信先となるノードスレーブを起動する必要があるノードが起動信号を送信できる。第1実施例以下、第1実施例について図1ないし図10を参照して説明する。図1は、通信ネットワークシステムの構成を概略的に示す機能ブロック図である。この通信ネットワークシステムは、通信バス通信線1に、通信ノードである複数のチップ21~5が接続されて構成されている。各チップ2の基本的構成は同じであり、ロジック部Logic3,周辺回路部Others4,インターフェイス部I/F5,基準クロック基準CLK回路6,PLLPhaseLockedLoop回路7,電源部8等を備えて構成されている。ロジック部3は、通信制御を行う制御部としてのCPU等であり、周辺回路部4は、例えばタイマやA/D変換回路,メモリ或いはゲートアレイなどである。インターフェイス部5は通信バス1に直結されており、信号を送信するためのドライバや、信号を受信するためのレシーバ等を備えている。そして、ロジック部3は、インターフェイス部5を介して通信バス1に信号を送信したり、通信バス1上に送信された信号を受信したりする。尚、通信プロトコルとしては例えばUARTUniversalAsynchronousReceiverTransmitter等があるが、これに限ることはない。基準クロック回路6基準クロック出力手段は、例えば周波数がkHzオーダーの基準クロック信号を発振出力するもので、例えば図4aに示すようなCR発振回路や、図4bに示すような外付けの発振子を用いた発振回路図示しないが、水晶発振子,抵抗素子やコンデンサ,インバータゲート等からなる等で構成される。PLL回路7逓倍クロック出力手段は、基準クロック信号を逓倍してMHzオーダーの逓倍クロック信号を生成し、ロジック部3,周辺回路部4,インターフェイス部5に供給する。尚、PLL回路7は、PLLによる逓倍発振動作をデジタル的に行う構成,或いはアナログ的に行う構成の何れでも良い。電源部8は、チップ2の各部に動作用の電源を供給する。インターフェイス部5は、CPU,或いはハードウェアロジックの何れで構成しても良くまた、PMUPowerManagementUnitでも良い、自身の選択によりマルチプレクサ9を制御することで、基準クロック信号と逓倍クロック信号との何れか一方を自身に供給するように切り替えを行う。そして、インターフェイス部5は、後述するように電源部8による各部への電源供給の一部を停止させる等の制御を行う。この制御により、各チップ2の動作状態は、Active状態通常動作モードとSleep状態低消費電力モードとに切り替えられる。図5は、チップ2の内部における、上述した各構成部分一部は図示を省略の接続形態例を示している。図5aでは、CPU3Cをロジック部3とは別個に,またメモリ4Mを周辺回路部4とは別個に示しており、これらとインターフェイス部5とを内部バス10を介して接続した場合である。図5bでは、CPU3Cと、周辺回路部4及びメモリ4Mとは共通のローカルバスで接続し、CPU3Cとインターフェイス部5とは専用バスで別個に接続した場合を示す。図5aのケースでは、内部バスを階層構造にする等が可能であり、また図5bのケースでも、インターフェイス部5以外の構成部分をCPU3Cに直結するなど適宜変形が可能である。図6は、インターフェイス部5が、電源部8より各部に対する電源供給を断続するための構成例を示す。尚、モジュールMは、電源の供給先であるロジック部3,周辺回路部4,PLL回路7等に対応する。図6aは、電源とモジュールMとの間にスイッチ31を挿入し、インターフェイス部5が出力する電源遮断信号によりスイッチ31を開閉し、モジュールMに対する電源供給を制御する例である。尚、スイッチ31は、例えばアナログスイッチ等である。図6bは電源とモジュールMとの間にPチャネルMOSFET32を挿入し、インターフェイス部5が出力する電源遮断信号によりPチャネルMOSFET32をオンオフする。図6cはモジュールMとグランドとの間にNチャネルMOSFET33を挿入し、インターフェイス部5が出力する電源遮断信号によりNチャネルMOSFET33をオンオフする。この場合、電源遮断信号の論理はbのケースの反転となる。また、図6に示すケースとは別に、電源部8の内部において、各供給先に接続されている電源線の途中部位にスイッチを挿入して、そのスイッチの接続を制御しても良い。次に、本実施例の作用について図2,図3,図7~図10も参照して説明する。図7はチップ2の状態遷移を示すもので、S1がActive状態,S2~S7がSleep状態に対応する。チップ2の何れか少なくとも1つは、ネットワークシステム全体の電源を管理する機能を備えており管理ノード、その他のチップ2に対してSleep信号コマンドを送信することでActive状態からSleep状態に遷移させたり、WakeUp信号起動信号を送信することでSleep状態からActive状態に遷移させたりする。図8は、チップ2がActive状態,Sleep状態にある場合に、各部の動作;ON/OFFがどのようになるかを示している。Active状態の場合は、コアロジック部3及び周辺回路部4,PLL回路7,インターフェイス部5,基準クロック回路Ref.CLK6の全てに電源が供給されてONになり、インターフェイス部5には逓倍クロック信号が供給される。一方、Sleep状態の場合は、コア,PLL回路7は電源が遮断されてOFFとなり,インターフェイス部5,基準クロック回路6がONになる。そして、インターフェイス部5には基準クロック信号が供給される。再び、図7を参照する。S1Active状態にあるチップ2がS2Sleep信号を受信すると、S3インターフェイス部5は、自身に基準クロック信号低速クロックが供給されるように切り替える。それから、S4動作が不要となるモジュール,この場合コア及びPLL回路7への電源供給を停止させ、以降はS5WakeUp信号の受信があるか否かを監視する待機状態となる。図1は、チップ21及び22がSleep状態にあることを示している。図9は、WakeUp信号のコマンドフレームの一例を示すもので、以下のように構成されている。識別子3ビット:コマンドフレームであることを示すコマンド5ビット:WakeUpであることを示すID12ビット:WakeUpの対象となるチップ2のIDを示すCRC16ビット:誤り検出用データこのWakeUp信号が、基準クロック信号に基づく低速通信レートで送信される。図10は、Active状態にあるチップ2が、WakeUp信号を低速通信レートで送信する場合を説明するタイミングチャートである。aはbに示す逓倍クロック信号に基づく通信レートで送信される信号のタイミングであり、cはdに示す基準クロック信号に基づく通信レートで送信される信号のタイミングである。尚、図示の都合上、bdに示すクロック信号の周期比は、実際の比率を反映していない。Active状態にあるチップ2は、図10a,bに示すタイミングで送信を行うが、WakeUp信号はSleep状態にあるチップ2に対して送信するので、図10c,dに示すように基準クロック信号に基づく低速通信レートに同期させてWakeUp信号を送信する。すなわち、高速通信レートにおいてデータ値1,0を必要なタイミングだけ連続して送信することで、低速通信レートに同期するように送信を行う。再び、図7を参照する。Sleep状態にあるチップ2がS6WakeUp信号を受信すると、S7インターフェイス部5は、自身に逓倍クロック信号を供給するように切り替えてS1コア及びPLL回路7に電源を供給する。これにより、チップ2の各モジュールは逓倍クロック信号によって高速に動作する。図2は、例えばチップ23がチップ22に対してWakeUp信号を送信することで、チップ22がActive状態に切り替わったことを示している。また、図3は、チップ21に対してWakeUp信号が送信されて、チップ21もActive状態に切り替わったことを示しており、この場合、例えばチップ21,チップ22間で高速通信が可能となる。以上のように本実施例によれば、各チップ2は、自身の制御により逓倍クロック信号と基準クロック信号とを選択的に供給すると共に、PLL回路7の動作を制御し、通信バス1を介して信号の送受信を行うインターフェイス部5を備える。そして、インターフェイス部5は、Sleep状態ではPLL回路7の動作を停止させ、ロジック部3に対する電源の供給を停止すると共に自身に基準クロック信号を供給し、他のチップ2から送信されたWakeUp信号を受信すると、PLL回路7の動作を開始させると共に自身に逓倍クロック信号を供給する。すなわち、Sleep状態にあるチップ2で動作しているのは基準クロック信号が供給されるインターフェイス部5だけであるから、電力消費を十分に抑制できる。そして、インターフェイス部5は、起動信号WakeUpを受信すると、PLL回路7の動作を開始させて自身に逓倍クロック信号を供給するので、ロジック部3が通常の通信を行う場合は高速に動作することができる。加えて、通信対象とするチップ2だけを起動するために個別の信号線を配線する必要がないので、配線数を削減できる。また、インターフェイス部5は、通常動作モードにおいて他のチップ2に起動信号を送信する際には、自身に逓倍クロック信号が供給されている状態で、基準クロック信号で設定される通信レートと同一の通信レートで起動信号を送信する。したがって、自身に供給されるクロック信号を切り替えなくても起動信号を低速で送信できる。第2実施例図11は第2実施例であり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第2実施例は、Active状態にあるチップ2が、Sleep状態にあるチップ2に対して、図10とは異なる手法によりWakeUp信号を送信する場合を示す。図11は、Active状態にあるチップ2の処理内容を示すフローチャートである。図11において、Active状態にあるチップ2のロジック部3は、他のチップ2に対してWakeUp信号を送信する要因が発生するまで待機しているステップS11。そして、前記要因が発生するとYES、インターフェイス部5に基準クロック信号を供給するようにマルチプレクサ9を切り替えさせてステップS12WakeUp信号を送信するステップS13。これにより、WakeUp信号は、基準クロック信号で設定される低速の通信レートで送信される。WakeUp信号を送信すると、インターフェイス部5に逓倍クロック信号を供給するようにマルチプレクサ9を切り替えさせるとステップS14ステップS11に移行する。以上のように第2実施例によれば、インターフェイス部5は、通常動作モードにおいて他のノードにWakeUp信号を送信する際には、自身に基準クロック信号を供給するように切り替えるので、WakeUp信号を低速の通信レートで送信できる。またこの場合、ステップS12及びS13の処理を行う間だけ当該チップ2全体がSleep状態に移行するように制御しても良い。第3実施例図12及び図13は第3実施例であり、第1実施例と異なる部分について説明する。第3実施例は、Active状態にあるチップ2がSleep状態に移行する際にインターフェイス部5が行う他の処理例を示す。図12は、インターフェイス部5の内部構成を概略的に示すもので、インターフェイスコア11と、入力バッファ12レシーバ及び出力バッファ13ドライバとで構成されている。入力バッファ12は、通信バス1上に送信された信号を受信してインターフェイスコア11に出力する。すると、インターフェイスコア11は、受信した信号を例えば復号化,復調,シリアル/パラレル変換等してCPU3C等に出力する。また、インターフェイスコア11は、CPU3C等より入力された信号を例えばパラレル/シリアル変換,変調,符号化等すると、出力バッファ13を介して通信バス1上に送信する。図13は、入力バッファ12の回路構成の一例を示すものである。電源には、電流値の設定が可変である電流源14が接続されており、その電流源14には、PチャネルMOSFET15及び16のソースが接続されている。PチャネルMOSFET15及び16のドレインとグランドとの間には、NチャネルMOSFET17及び18が接続されている。NチャネルMOSFET17及び18のゲートは、NチャネルMOSFET17のドレインに接続されており、これらはミラー対を構成している。PチャネルMOSFET15のゲートは、入力バッファ12の入力端子Vinとなっており、PチャネルMOSFET16のゲートには基準電圧Vrefが与えられている。そして、NチャネルMOSFET18のドレインが入力バッファ12の出力端子Voutとなっている。そして、インターフェイスコア11は、Sleep状態に移行する際に電流源14により供給される電源電流量を少なくするように設定する。これにより、入力バッファ12の入出力応答速度応答感度は低下し、入力バッファ12における消費電力を抑制できる。すなわち、Sleep状態では、入力バッファ12は低速通信レートで送信されるWakeUp信号を受信できれば良いので、感度を低下させても問題はない。また、このように入力バッファ12の感度を低下させることで、Sleep状態にあるチップ2が高速通信レートで行われている通信の影響を受けて、誤って起動する確率がより低くなる。更に、上記のような誤動作を防止するため、システム全体の電源を管理する機能を備えたチップ2管理ノードが、起動させる必要がないチップ2に対してSleep信号を周期的に送信することも考えられる。加えて、各チップ2がActive状態にある場合についても、第1実施例におけるS5のようにWakeUp信号の受信の有無を監視し、所定期間に亘ってWakeUp信号を受信しなければ自動的にSleep状態に移行するようにしても良い。以上のように第3実施例によれば、インターフェイス部5は、Sleep状態において、信号を受信する入力バッファ12の入出力応答速度を低下させる。具体的には、入力バッファ12に供給される電源電流量を低下させるようにした。すなわち、Sleep状態で行われるチップ間通信は低速であるから、入力バッファ12の入出力応答速度を低下させても通信に支障を来たすことがないので、入力バッファ12における電力消費を低減できる。また、複数のチップ2の1つにシステム全体の管理を行う機能を持たせて管理ノードとして、当該チップ2は、起動させる必要がないチップ2に対してSleep信号を周期的に送信することにより、例えばノイズの影響を受ける等して誤って起動したチップ2をSleep状態に移行させることができる。第4実施例図14は第4実施例であり、第1実施例と異なる部分について説明する。第4実施例では、各チップ2Aに基準クロック回路6が搭載されておらず、各チップ2Aに基準クロック信号を供給する基準クロック回路21がシステムに1つだけ設けられている。そして、各チップ2AのPLL回路7に対しては、基準クロック線を介して基準クロック信号が入力される。これにより、チップ2Aのサイズを小型化できると共に、各チップ2Aの動作を共通の基準クロック信号で同期化させることができる。第5実施例図15は第5実施例であり、第1実施例と異なる部分について説明する。第5実施例では、2つのチップ2B1,2B2の間を通信線23により直結して、両者間で通信を行うようにシステムを構成した場合である。このように構成した場合も、チップ2B1,2B2の何れか一方にシステム全体の電源を管理する機能を与え、必要に応じて他方にWakeUp信号を送信し、Sleep状態からActive状態に移行させて通信を行う。尚、電源管理機能を備えたチップ2は必ずしも常時Active状態にしておく必要はなく、例えば常にはSleep状態にありタイマにより一定時間ごとに起動したり、外部からの信号入力によって起動したりするなどして、必要な通信処理等を行った後再びSleep状態に移行するようにしても良い。第6実施例図16は第6実施例であり、第1実施例と異なる部分について説明する。第6実施例では、図1に示すチップ21がチップ2C1に置き換えられている。チップ2C1では、電源部8がチップ2C1の外部に配置されており、インターフェイス部5は、外部の電源部8に対して電源遮断信号を出力して各部に対する電源供給を制御する。電源供給の制御については、図6に示す構成例と同様に行えば良い。また、チップ22についてもチップ2C1と同様に構成し、チップ2C2としても良い。このように構成される第6実施例による場合も、第1実施例と同様の効果が得られる。第7実施例図17は第7実施例を示すものであり、チップ21~25の間において通信を行う際のマスタ権が移譲される状態を示している。ここで、マスタ権とはWakeUp信号を送信する権利と等価であり、マスタ権を有しているチップ2が他のチップ2に対してWakeUp信号を送信できる。また、各チップ2の間においてマスタ権を以上する方式については特に規定しないが、基本的に何れのチップ2もマスタになり得る。図17aのケースでは、チップ21がマスタ権を獲得し、通信先でありSleep状態にあるチップ3,4スレーブを起動するため、それらに対してWakeUp信号を送信している。また、図17bのケースでは、チップ25がマスタ権を獲得し、通信先でありSleep状態にあるチップ2スレーブに対してWakeUp信号を送信している。以上のように第7実施例によれば、WakeUp信号は、通信におけるマスタ権を獲得したチップ2が送信するので、何れのチップ2がWakeUp信号を送信するかを予め決定しておかずとも、マスタ権を獲得することで通信先となるチップ2を起動する必要があるチップ2がWakeUp信号を送信できる。本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。各ノードの配線トポロジーについては、特に限定しない。図9に示すWakeUp信号のコマンドフレームはあくまでも一例であり、フレーム構成については特に限定しない。PMUとしての機能を有するブロックが、インターフェイス部5と独立に存在しても良く、インターフェイス部5がPMUに指令を与えて各部の電源制御を行っても良い。第3実施例において、消費電力が小さい低速の入力バッファを別途備えておき、Sleep状態では、前記入力バッファを使用するように切り替えても良い。基準クロック信号と、逓倍クロック信号との周波数の差については、個別の設計に応じて適宜設定すれば良い。"