下部電極を有するキャパシタと、前記下部電極の外壁側面に接するように設けられたサポート膜と、を有する半導体装置であって、前記下部電極の上面は、前記サポート膜の上面よりも低い位置に存在する、半導体装置。前記キャパシタは、前記下部電極の内壁面及び外壁面上に設けられた容量絶縁膜と、前記容量絶縁膜上に設けられた上部電極と、前記上部電極上に設けられたセルプレート電極と、を有する、請求項1に記載の半導体装置。前記下部電極の上面と前記サポート膜の上面の間の長さは、前記下部電極の膜厚の1~2倍である、請求項1又は2に記載の半導体装置。前記下部電極の上面と前記サポート膜の上面の間の長さは、20~40nmである、請求項1~3の何れか1項に記載の半導体装置。更に、第1及び第2の不純物拡散領域を有すると共にコンタクトプラグを介して前記第1の不純物拡散領域が下部電極に接続されたトランジスタと、前記第2の不純物拡散領域に接続されたビット線と、を有する、請求項1~4の何れか1項に半導体装置。前記コンタクトプラグは、前記第1の不純物拡散領域上に設けられた不純物を含有するポリシリコン膜と、前記ポリシリコン膜上に設けられたバリア膜と、前記バリア膜上に設けられた金属膜と、を有する、請求項1~5の何れか1項に半導体装置。半導体基板に設けられたトランジスタと、前記トランジスタの第1の不純物拡散領域に接続された下部電極を有するキャパシタと、前記トランジスタの第2の不純物拡散領域に接続されたビット線と、前記半導体基板の上方に設けられると共にシリンダ孔を有するサポート膜と、を有する半導体装置であって、前記下部電極の外壁側面は、前記シリンダ孔の内壁側面と接し、前記下部電極の上面は、前記サポート膜の上面と下面の間の高さに位置する半導体装置。サポート膜を形成する工程と、前記サポート膜を貫通するようにシリンダ孔を形成する工程と、前記シリンダ孔の内壁面に接するように下部電極を形成する工程と、前記下部電極の上面が、前記サポート膜の上面と下面の間の高さに位置するように、前記下部電極の上面を後退させる工程と、前記下部電極上に順に、容量絶縁膜、上部電極及びセルプレート電極を形成する工程と、を有する、半導体装置の製造方法。前記容量絶縁膜、上部電極及びセルプレート電極を形成する工程では、前記下部電極の内壁面及び外壁面上に、容量絶縁膜、上部電極及びセルプレート電極を形成する、請求項8に記載の半導体装置の製造方法。前記サポート膜を形成する工程の前に更に、層間絶縁膜を形成する工程を有し、前記サポート膜を形成する工程では、前記層間絶縁膜上にサポート膜を形成し、前記シリンダ孔を形成する工程では、前記層間絶縁膜及びサポート膜内に、前記シリンダ孔を形成し、前記下部電極の上面を後退させる工程と、前記容量絶縁膜、上部電極及びセルプレート電極を形成する工程の間に更に、前記サポート膜内に開口を設ける工程と、前記サポート膜をマスクに用いたエッチングにより、前記層間絶縁膜を除去する工程と、を有する、請求項8又は9に記載の半導体装置の製造方法。前記下部電極の上面を後退させる工程では、アンモニア、過酸化水素、及び純水の混合溶液を用いたウェットエッチングにより前記下部電極の上面を後退させる、請求項8~10の何れか1項に記載の半導体装置の製造方法。前記下部電極の上面を後退させる工程では、ドライエッチングにより前記下部電極の上面を後退させる、請求項8~10の何れか1項に記載の半導体装置の製造方法。前記下部電極の上面を後退させる工程は、前記ドライエッチングにより、前記サポート膜上に形成した導電膜を除去して、前記シリンダ孔の内壁面上に導電膜を残留させることにより下部電極を形成する工程を有する、請求項12に記載の半導体装置の製造方法。前記下部電極を形成する工程と、前記下部電極の上面を後退させる工程の間に更に、前記シリンダ孔内を埋め込むように保護膜を形成する工程を有し、前記下部電極の上面を後退させる工程と、前記容量絶縁膜、上部電極及びセルプレート電極を形成する工程の間に更に、前記保護膜を除去する工程を有する、請求項8~13の何れか1項に記載の半導体装置の製造方法。前記下部電極の上面を後退させる工程では、前記下部電極の上面と前記サポート膜の上面の間の長さが前記下部電極の膜厚の1~2倍となるように、前記下部電極の上面を後退させる、請求項8~14の何れか1項に記載の半導体装置の製造方法。前記下部電極の上面を後退させる工程では、前記下部電極の上面と前記サポート膜の上面の間の長さが20~40nmとなるように、前記下部電極の上面を後退させる、請求項8~15の何れか1項に記載の半導体装置の製造方法。前記サポート膜を形成する工程よりも前に更に、第1及び第2の不純物拡散領域を有するトランジスタを形成する工程と、前記第2の不純物拡散領域に接続されるようにビット線を形成する工程と、前記第1の不純物拡散領域に接続されるようにコンタクトプラグを形成する工程と、を有し、前記下部電極を形成する工程では、前記コンタクトプラグに接続されるように下部電極を形成する、請求項8~16の何れか1項に半導体装置の製造方法。前記コンタクトプラグを形成する工程では、コンタクト孔を形成する工程と、前記コンタクト孔の下部に、不純物を含有するポリシリコン膜を形成する工程と、前記コンタクト孔の上部の内壁面上にバリア膜を形成する工程と、前記コンタクト孔の上部を埋め込むように金属膜を形成する工程と、を有する、請求項8~17の何れか1項に半導体装置の製造方法。しかしながら、従来のキャパシタの形成方法では、上記5の下部電極の形成時に、ドライエッチングプロセスやCMP法ではサポート膜上の導電膜を完全に除去できず、サポート膜の表面上に導電膜が残留する場合があった。また、導電膜の形成時には、ウエハの最外周部ベベル部に形成された意図しない凹凸にも導電膜が成膜されていた。このため、ウェットエッチングによる層間絶縁膜の除去時に、ベベル部上の導電膜が剥離してメモリセル領域のサポート膜の表面上に付着する場合があった。上記のような場合には、サポート膜の表面上に残留又は付着した導電膜によって、隣接する下部電極同士がショートして、デバイス良品率が低下して歩留まりが低下したり装置特性が低下する、といった問題が発生していた。一実施形態は、下部電極を有するキャパシタと、前記下部電極の外壁側面に接するように設けられたサポート膜と、を有する半導体装置であって、前記下部電極の上面は、前記サポート膜の上面よりも低い位置に存在する、半導体装置に関する。他の実施形態は、半導体基板に設けられたトランジスタと、前記トランジスタの第1の不純物拡散領域に接続された下部電極を有するキャパシタと、前記トランジスタの第2の不純物拡散領域に接続されたビット線と、前記半導体基板の上方に設けられると共にシリンダ孔を有するサポート膜と、を有する半導体装置であって、前記下部電極の外壁側面は、前記シリンダ孔の内壁側面と接し、前記下部電極の上面は、前記サポート膜の上面と下面の間の高さに位置する半導体装置に関する。他の実施形態は、サポート膜を形成する工程と、前記サポート膜を貫通するようにシリンダ孔を形成する工程と、前記シリンダ孔の内壁面に接するように下部電極を形成する工程と、前記下部電極の上面が、前記サポート膜の上面と下面の間の高さに位置するように、前記下部電極の上面を後退させる工程と、前記下部電極上に順に、容量絶縁膜、上部電極及びセルプレート電極を形成する工程と、を有する、半導体装置の製造方法に関する。装置特性に優れた半導体装置を提供することができる。また、歩留まりを向上させることができる。以下に、図面を参照して、本発明に係る半導体装置を説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。第1実施例本実施例は、DRAMDynamicRandomAccessMemoryに関するものである。図22は、本実施例の半導体装置を表す図である。図22A及びBはそれぞれ、後述する図1、6、8、10、及び15の平面図のA1-A1断面及びB1-B1断面に相当する断面を表す。図23は、図22Aの点線で囲まれた部分を表す拡大図である。また、各図の構成要素を分かり易くするために、一部の構成要素を簡略化して示す場合がある。図22はDRAMのメモリセル領域を表す図面である。シリコン半導体基板8の主面を素子分離領域2によって区画した活性領域1が設けられている。活性領域1の主面上に、ゲート絶縁膜3を介してゲート電極4が形成されている。そして、ゲート電極4の側壁上には、オフセットスペーサ6及びサイドウォールスペーサ7が形成されている。シリコン半導体基板8内の、ゲート電極4を挟んだ両側には、LDDLightlyDopedDrain領域11、ソース及びドレイン領域となる一対の不純物拡散領域10a及び10b第1及び第2不純物拡散領域が形成されている。なお、バイアス印加状態が逆転すればソース領域とドレイン領域は入れ替わることとなる。1つのMOSトランジスタTrは、1つのゲート電極4、1層のゲート絶縁膜3、一対の不純物拡散領域10a及び10bから構成される。図22Aでは、1つのメモリセル内に2つのMOSトランジスタTrが形成されている。また、不純物拡散領域第2の不純物拡散領域10bは、2つのMOSトランジスタTrの間で共有されている。シリコン半導体基板8の主面上には第1の層間絶縁膜12が設けられている。第1の層間絶縁膜12内を貫通するようにビット線コンタクトプラグ13が形成されている。不純物拡散領域第2の不純物拡散領域10bは、ビット線コンタクトプラグ13を介して、ビット線14に接続されている。ビット線14上にはキャップ絶縁膜15、ビット線14の側壁上にはサイドウォール16がそれぞれ形成されている。第1の層間絶縁膜12上には第2の層間絶縁膜21が設けられている。第1及び第2の層間絶縁膜12及び21を貫通するように、容量コンタクトプラグ20が形成されている。容量コンタクトプラグ20は、不純物を含有するポシリコン膜20cと、ポシリコン膜20c上のコンタクト孔17の内壁上に設けられたバリア膜20aと、コンタクト孔17内に充填された金属膜20bとからなる。容量コンタクトプラグ20上にはコンタクトパッド22が形成されている。第2の層間絶縁膜21上にはコンタクトパッド22を覆うように窒化シリコン膜ストッパ膜25が形成されている。コンタクトパッド22に接するように、凹状の下部電極27が形成されている。下部電極27の内壁面及び外壁側面上には容量絶縁膜35が形成されている。容量絶縁膜35上には、上部電極31が形成されている。上部電極31はセルプレート電極29に接続されている。セルプレート電極29は、図示していないコンタクトプラグを介して配線層図示していないに接続されている。下部電極27、容量絶縁膜35、上部電極31及びセルプレート電極29からキャパシタCapが形成されている。このキャパシタCapは、下部電極27の内壁面及び外壁側面上に容量絶縁膜35、上部電極31及びセルプレート電極29が形成される、クラウン構造のキャパシタCapとなっている。これにより、上下の電極27及び31と容量絶縁膜35間の接触面積を増大させて、微細化にも対応した容量の大きなキャパシタCapとすることができる。セルプレート電極29上には、第4の層間絶縁膜32が設けられている。図23は、図22Aの点線で囲まれた部分の拡大図であり、下部電極27とサポート膜25の位置関係を明確にするために、これらの部材しか示していない。図23に示されるとおり、本実施例では、下部電極27の上面17cは、サポート膜25の上面17aと下面17bの間に位置する。このように本実施例では従来例とは異なり、下部電極27の上面17cは、サポート膜25の上面17aと同じ高さ又はサポート膜25の上面17aよりも高い位置に存在しないため、隣り合う下部電極27間に一定の距離を確保することができる。従って、サポート膜25の上面17a上に残留又は付着した導電材料によって、隣接する下部電極27同士がショートすることを防止できる。この結果、装置特性を向上させ、デバイス良品率を増加させて、歩留まりを向上させることができる。また、下部電極27の外壁側面の一部は、サポート膜25内に設けられたシリンダ孔33の内壁側面33aに接している。このため、下部電極27はサポート膜25によって支持される。後述する第2の層間絶縁膜21の除去後にサポート膜25が倒壊することを防止できる。なお、サポート膜25の上面17aとは、シリコン半導体基板8の表面から、シリコン半導体基板8の表面に垂直な方向に最も離れたサポート膜25の面を表す。サポート膜25の下面17bとは、シリコン半導体基板8の表面から、シリコン半導体基板8の表面に垂直な方向に最も近いサポート膜25の面を表す。下部電極27の上面17cとは、シリコン半導体基板8の表面から、シリコン半導体基板8の表面に垂直な方向に最も離れた下部電極27の面を表す。また、下部電極27の上面17cは、サポート膜25の上面17aよりも低い位置に存在するとは、シリコン半導体基板8の表面に垂直な方向において、シリコン半導体基板8の表面から下部電極27の上面17cまでの長さが、シリコン半導体基板8の表面からサポート膜25の上面17aまでの長さよりも短いことを表す。以下では、図1~22を参照して、本実施例の半導体装置の製造方法について説明する。なお、図2A及びB、7A及びB、9A及びB、11A及びB、並びに16A及びBはそれぞれ、図1、6、8、10、及び15の平面図のA1-A1断面及びB1-B1断面を表す。その他の図面のA図とB図は、上記平面図のA1-A1断面及びB1-B1断面に対応する断面を表す。図1及び2に示すように、シリコン半導体基板8内にSTIShallowTrenchIsolation法により、素子分離領域2を形成する。素子分離領域2によって区画されるように、活性領域1が形成される。図3に示すように、シリコン半導体基板8の表面に、熱酸化法により酸化シリコン膜3を形成する。次に、CVD法により、不純物を含有するポリシリコン膜4及び窒化シリコン膜からなるキャップ絶縁膜5を形成する。リソグラフィー技術とエッチング技術により、酸化シリコン膜3、ポリシリコン膜4及びキャップ絶縁膜5をパターニングする。これにより、酸化シリコン膜3からなるゲート絶縁膜、ポリシリコン膜4からなるゲート電極を形成する。図4に示すように、シリコン半導体基板8の全面に、CVD法により窒化シリコン膜6を形成する。この後、エッチバックを行うことにより、ゲート電極4の側壁上にオフセットスペーサ6を形成する。キャップ絶縁膜5及びオフセットスペーサ6をマスクに用いて、シリコン半導体基板8内に不純物をイオン注入する。これにより、LDDLightlyDopedDrain領域11を形成する。図5に示すように、シリコン半導体基板8の全面に、CVD法により酸化シリコン膜7を形成する。この後、エッチバックを行うことにより、オフセットスペーサ6上にサイドウォールスペーサ7を形成する。キャップ絶縁膜5、オフセットスペーサ6、及びサイドウォールスペーサ7をマスクに用いて、シリコン半導体基板8内に不純物をイオン注入する。これにより、ソース及びドレイン領域10a及び10bを形成する。図6及び7に示すように、シリコン半導体基板8の全面に、酸化シリコン膜からなる第1の層間絶縁膜12を形成する。この後、CMP法等により第1の層間絶縁膜12の平坦化を行う。リソグラフィー技術とエッチング技術により、第1の層間絶縁膜12内にコンタクト孔13aを形成する。CVD法により、コンタクト孔13a内に不純物を含有するポリシリコン膜13を埋め込む。これにより、ビット線コンタクトプラグ13を形成する。なお、図6中の点線部分は、活性領域1の位置を表すための透視図である。また、図7~15中の点線で表された部位もその位置関係を表すための透視図である。図8及び9に示すように、第1の層間絶縁膜12上に、CVD法により順に、不純物を含有するポリシリコン膜14及び窒化シリコン膜15を形成する。リソグラフィー技術とエッチング技術により、ポリシリコン膜及び窒化シリコン膜をパターニングしてそれぞれ、ビット線14及びキャップ絶縁膜15を形成する。第1の層間絶縁膜12上の全面に窒化シリコン膜16を形成する。この後、エッチバックすることにより、ビット線14の側壁上にサイドウォール16を形成する。なお、図8以降の平面図では、ビット線14は概要の位置を示しており、図9以降の断面図におけるビット線14とは厳密には一致していない。ビット線14は、平面視において、ビット線コンタクトプラグ13上に位置し、後に形成する容量コンタクトプラグ20上に位置しないように配置される。また、ビット線14は、B1-B1断面ではほぼ素子分離領域2上に位置するように形成される。図10及び11に示すように、第1の層間絶縁膜12上に第2の層間絶縁膜21を形成する。リソグラフィー技術とエッチング技術により、第1及び第2の層間絶縁膜12及び21内にコンタクト孔17を形成する。CVD法により不純物を含有するポリシリコン膜20cを形成する。この後、エッチバックを行うことにより、コンタクト孔17の下部にポリシリコン膜20cを形成する。CVD法により順に窒化チタン膜バリア膜20a、及びタングステン膜金属膜20bを形成する。この後、CMP法により、コンタクト孔17外の窒化チタン膜20aとタングステン膜20bを除去する。これにより、ポリシリコン膜20c、窒化チタン膜20a、及びタングステン膜20bからなる容量コンタクトプラグ20を形成する。図12に示すように、スパッタ法によりタングステン膜22を形成する。この後、リソグラフィー技術とエッチング技術により、タングステン膜22をパターニングする。これにより、コンタクトパッド22を形成する。CVD法により、第2の層間絶縁膜21上に窒化シリコン膜ストッパ膜23、酸化シリコン膜からなる第3の層間絶縁膜24、窒化シリコン膜サポート膜25を順次、形成する。図13に示すように、リソグラフィー技術とドライエッチング技術により、第3の層間絶縁膜24及びサポート膜25内に、コンタクトパッド22を露出させるようにシリンダ孔33を形成する。CVD法により、全面に窒化チタン膜27及び酸化シリコン膜からなる保護膜26を形成する。なお、窒化チタン膜27の成膜方法としては、ALDAtomicLayerDeposition法を使用しても良い。ALD方法はステップカバレッジ段差被覆性に優れるため、高アスペクト比のシリンダ孔33内に下部電極27を形成する際に使用することができる。CMP法又はドライエッチング法を用いたエッチバックにより、サポート膜25上の窒化チタン膜27及び保護膜26を除去する。これにより、窒化チタン膜からなる下部電極27を形成する。この時点では、下部電極27の上面は、サポート膜25の上面と同じ高さとなっている。図14に示すように、APM溶液アンモニア、過酸化水素、及び純水の混合溶液を用いたウェットエッチングにより、下部電極27を選択的に除去して、下部電極27の上面を後退させる。この際、ウェットエッチングの時間を調節することにより、下部電極27の上面17cは、サポート膜25の上面17aと下面17bの間に位置するようにする。この時の下部電極27のエッチング量は、下部電極27の膜厚と同じかそれ以上が好ましく、下部電極27の膜厚の1~2倍が好ましく、1.5倍がより好ましい。下部電極27のエッチング量が下部電極27の膜厚の1倍未満の場合、サポート膜25上に残留する導電材料の量が多いと下部電極27の上面を後退させても隣り合う下部電極27同士のショートを完全に防止できない場合がある。下部電極27のエッチング量が下部電極27の膜厚の2倍を超える場合、下部電極27の上面17cがサポート膜25の下面17bよりも下に位置して、下部電極27をサポート膜25で支持できなくなる場合がある。例えば、下部電極27の膜厚が20nmの場合、下部電極27のエッチング量を20~40nmとすることで、下部電極27の上面17cはサポート膜25の上面17aから十分に後退する。このため、サポート膜25上に下部電極27のエッチング残渣が存在する場合であっても、隣り合う下部電極27同士がエッチング残渣を通してショートすることを防止できる。また、このウェットエッチング工程により、サポート膜25上のエッチング残渣を除去することも期待できる。更に、下部電極27の上面17cを後退させるウェットエッチングは簡易な工程であり、プロセスマージンを狭くすることがなく、工程数が大幅に増加することもない。この結果、プロセスコストの増加を抑制することができる。図15及び16に示すように、サポート膜25上にフォトレジスト28を形成する。この後、フォトレジスト28のパターニングを行う。このフォトレジスト28のパターンは、図15に示すように、活性領域1の延在方向X1と同じ方向に延在するラインアンドスペース形状のパターンとする。なお、開口パターンは、図15のパターンに限定されるわけではなく、平面視で少なくとも一部のシリンダ孔33上に部分的に開口が重なるようなパターンであれば良い。例えば、開口の形状としては、短冊状、円形、四角形、矩形とすることができる。また、開口が延在する方向も図15の方向X1に限定されるわけではなく、開口は所望の方向に延在させることができる。例えば、開口の延在方向は、隣り合う下部電極27間を最短距離で結ぶ方向に平行な方向でも良いし、隣り合う下部電極27間を最長距離で結ぶ方向に平行な方向でも良い。図17に示すように、フォトレジスト28図示していないをマスクに用いて、サポート膜25のエッチングを行い、サポート膜25内に開口30を形成する。この際、第3の層間絶縁膜24、下部電極27及び保護膜26の一部も除去される。この後、フォトレジスト28を除去する。図18に示すように、サポート膜25をマスクに用い、希釈フッ化水素酸HF溶液を使用したウェットエッチングにより、第3の層間絶縁膜24を除去する。これにより、下部電極27の外壁側面が露出する。また、ウェットエッチングにより保護膜26も除去される。図19に示すように、ALDAtomicLayerDeposition;原子層堆積法により、全面に酸化ジルコニウム膜と酸化アルミニウム膜の積層膜からなる容量絶縁膜35を形成する。図20に示すように、CVD法により全面に窒化チタン膜31を形成する。なお、窒化チタン膜の成膜方法はCVD法に限定されず、ステップカバレッジに優れるALD法を使用しても良い。図21に示すように、CVD法によりシリンダ孔33内を埋設するように、リン又はボロンをドープしたポリシリコン膜及びタングステン膜29図21以降の図面では、ポリシリコン膜とタングステン膜の境界を示さず、これらの膜をまとめてセルプレート電極29とするを形成する。この後、メモリセル領域を覆うフォトレジスト図示していないを形成し、ドライエッチングにより各メモリセル同士を分離する。この結果、メモリセル領域において、下部電極27、容量絶縁膜35、上部電極31及びセルプレート電極29からなるクラウン形状のキャパシタCapが得られる。図22に示すように、セルプレート電極29の全面に、酸化シリコン膜からなる第4の層間絶縁膜32を形成する。この後、周辺回路領域図示していないとメモリセル領域の段差をCMP法により平坦化する。この後、第4の層間絶縁膜32内に、図示しないコンタクトプラグを形成した後、コンタクトプラグに接続されるように配線層図示していないを形成する。これにより、本実施例の半導体装置が完成する。第2実施例第1実施例では、図13の工程においてCMP法又はエッチバックにより下部電極27の上面17cをサポート膜25の上面17aと同じ高さとした。また、図14の工程においてAPM溶液を用いたウェットエッチングにより下部電極27の上面17cを後退させた。これに対して、本実施例では、第1実施例の図13及び14の工程の代わりに、ドライエッチングによりサポート膜25上の窒化チタン膜27の除去と下部電極27の上面17cの後退を行う点が異なる。本実施例は、図13及び14の工程が第1実施例と異なるだけであるため、第1実施例と異なる工程を中心に説明する。第1実施例の図1~12の工程を実施する。第3の層間絶縁膜24及びサポート膜25内に、シリンダ孔33を形成する。この後、全面に窒化チタン膜27及び酸化シリコン膜からなる保護膜26を形成する。次に、ドライエッチングにより、サポート膜25上の窒化チタン膜27及び保護膜26を除去する。また、更にドライエッチングを進めて、下部電極27の上面17cをサポート膜25の上面17aよりも後退させる。この際、保護膜26の上面もサポート膜25の上面17aよりも後退する。この場合、下部電極27のエッチング量は時間で制御可能である。通常のエッチバック後に下部電極27の上面17cを更に後退させるオーバーエッチ量は、下部電極27に用いた窒化チタンの膜厚の1~2倍またはオーバーエッチ量100~200が好ましく、1.5倍またはオーバーエッチ量150がより好ましい。下部電極27のエッチング量が下部電極27の膜厚の1倍未満の場合、サポート膜25上に残留する導電材料の量が多いと下部電極27の上面17cを後退させても隣り合う下部電極27同士のショートを完全に防止できない場合がある。下部電極27のエッチング量が下部電極27の膜厚の2倍を超える場合、下部電極27の上面17cがサポート膜25の下面17bよりも下に位置して、下部電極27をサポート膜25で支持できなくなる場合がある。本実施例では、ドライエッチングにより、サポート膜25上の窒化チタン膜27の除去と、下部電極27の上面17cの後退を行うことができるため、工程数を短縮することができる。この結果、スループットを向上させて、生産コストを低減することができる。