"半導体基板と、前記半導体基板上に形成され、データを記憶する複数のメモリセルが配置されたメモリセルアレイ部と、前記メモリセルアレイ部上に絶縁層を介して形成され、かつ、前記絶縁層および前記メモリセルアレイ部を貫通する孔内に形成されて前記半導体基板に接続された単結晶半導体層と、前記単結晶半導体層上に形成された回路部と、を具備し、前記メモリセルアレイ部上における前記単結晶半導体層の下部側は、上部側よりもGe濃度が高いことを特徴とする半導体記憶装置。前記メモリセルアレイ部は、前記半導体基板に対して垂直方向に3次元的に積層された前記複数のメモリセルを含むことを特徴とする請求項1に記載の半導体記憶装置。前記メモリセルアレイ部は、マトリクス状に配置された複数のメモリセルストリングを有し、各前記メモリセルストリングは、前記半導体基板に対して垂直方向に延び、カラム方向に並ぶ一対の柱状部、および前記一対の柱状部の下端を連結させるように形成された連結部を有するシリコンピラーと、前記柱状部と直交してロウ方向に延び、前記半導体基板に対して垂直方向に積層された複数のコントロールゲートと、前記柱状部と複数の前記コントロールゲートとの各交差部に形成され、前記半導体基板に対して垂直方向に直列に接続された複数のメモリセルトランジスタと、を含むことを特徴とする請求項1に記載の半導体記憶装置。前記単結晶半導体層は、前記メモリセルアレイ部上に前記絶縁層を介して形成され、かつ、前記絶縁層および前記メモリセルアレイ部を貫通する孔内に形成されて前記半導体基板と接続された単結晶SiGe層と、前記単結晶SiGe層上に形成された単結晶Si層と、で構成されていることを特徴とする請求項1に記載の半導体記憶装置。前記メモリセルアレイ部の配線層と前記回路部の配線層とは、前記メモリセルアレイ部の配線層の直上に形成されたコンタクトプラグを介して接続されていることを特徴とする請求項1に記載の半導体記憶装置。前記単結晶半導体層内に形成され、前記単結晶半導体層の第1面から前記第1面に対向する第2面まで貫通するSTIをさらに具備し、前記コンタクトプラグは、前記STI内に形成されることを特徴とする請求項5に記載の半導体記憶装置。動作速度の向上と面積の縮小を図る半導体記憶装置を提供する。本実施形態による半導体記憶装置は、半導体基板と、前記半導体基板上に形成され、データを記憶する複数のメモリセルが配置されたメモリセルアレイ部と、前記メモリセルアレイ部上に絶縁層を介して形成され、かつ、前記絶縁層および前記メモリセルアレイ部を貫通する孔内に形成されて前記半導体基板に接続された単結晶半導体層と、前記単結晶半導体層上に形成された回路部と、を具備し、前記メモリセルアレイ部上における前記単結晶半導体層の下部側は、上部側よりもGe濃度が高い。本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。<第1の実施形態>図1乃至図7を用いて、第1の実施形態に係る半導体記憶装置について説明する。第1の実施形態は、メモリセルアレイの直上に制御回路が設けられる単結晶半導体層が形成される例である。[構造]以下に図1乃至図3を用いて、第1の実施形態に係る半導体記憶装置の構造について説明する。図1は、第1の実施形態に係る半導体記憶装置のカラム方向およびロウ方向に沿った断面図を示している。図2は、図1に示すメモリセルストリングの斜視図であり、図3は、その拡大断面図を示している。図1に示すように、本実施形態に係る半導体記憶装置は、メモリセルアレイ部A、および回路部Bで構成されている。なお、ここで、メモリセルアレイ部Aはメモリセルアレイが形成された層を示し、回路部Bは回路制御回路等が形成された層を示している。図2に示すように、メモリセルアレイ部Aにおいて、半導体基板Si基板100上に、U字状シリコンピラーSPで構成される複数のメモリセルストリング200が形成されている。これら複数のメモリセルストリング200は、ロウ方向およびカラム方向にマトリクス状に配置されている。各メモリセルストリング200は、複数のメモリセルトランジスタMTr、およびその両端に形成された2つの選択トランジスタドレイン側選択トランジスタSDTrおよびソース側選択トランジスタSSTrを有している。複数のメモリセルトランジスタMTrは、U字状シリコンピラーSPと複数のコントロールゲートCGワード線との各交差位置に形成され、電流経路が積層方向半導体基板100に対して垂直方向に直列に接続されている。また、図3に示すように、各メモリセルトランジスタMTrは、U字状シリコンピラーSPとコントロールゲートCGとの間に、メモリ膜300を有している。このメモリ膜300は、U字状シリコンピラーSPの周囲に順に形成されたトンネル絶縁膜303、電荷蓄積層302、およびブロック絶縁膜301で構成されている。ドレイン側選択トランジスタSDTrは、U字状シリコンピラーSPとドレイン側選択ゲートSGDとの交差位置に形成されている。一方、ソース側選択トランジスタSSTrは、U字状シリコンピラーSPとソース側選択ゲートSGSとの交差位置に形成されている。図3に示すように、ドレイン側選択トランジスタSDTr、およびソース側選択トランジスタSSTrはそれぞれ、メモリセルトランジスタMTrと同様の構造を有している。また、コントロールゲートCGおよび選択ゲートSGドレイン側選択ゲートSGDおよびソース側選択ゲートSGSを低抵抗にするため、それぞれのカラム方向における端面に、シリサイド層101が形成されていてもよい。U字状シリコンピラーSPは、カラム方向の断面においてU字状に形成されている。このU字状シリコンピラーSPは、積層方向に延びる一対の柱状部、および一対の柱状部の下端を連結させるように形成された連結部を有している。連結部は、バックゲートBG内に設けられ、バックゲートトランジスタBGTrを構成している。また、U字状シリコンピラーSPは、一対の柱状部の中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、U字状シリコンピラーSPは、ロウ方向およびカラム方向から構成される面内にマトリクス状となるように配置されている。さらに、図3に示すように、U字状シリコンピラーSPは、中空H1を有し、この中空H1に絶縁材304が充填されている。複数のコントロールゲートCGは、バックゲートBGの上方に積層され、U字状シリコンピラーSPの柱状部に直交するように配置されている。各コントロールゲートCGは、ロウ方向に平行に延びている。また、各コントロールゲートCGは、カラム方向に隣接する2つのメモリセルストリング200における4つの柱状部のうちの隣接する2つの柱状部中央側の2つの柱状部に共有されるように形成されている。また、複数のコントロールゲートCGは、ロウ方向における端部において、階段形状を有している。言い換えると、各コントロールゲートCGの端部は、上面からみて突出している。すなわち、この各コントロールゲートCGの突出した上面にコンタクトプラグ104を介して、配線層M1が接続されている。バックゲートBGは、最下方のコントロールゲートCGの下方に設けられている。バックゲートBGは、U字状シリコンピラーSPの連結部を覆うように、ロウ方向およびカラム方向に2次元的に広がって形成されている。ドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、最上方のコントロールゲートCGの上方に設けられている。これらドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、ロウ方向に平行に延びている。また、ドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、U字状シリコンピラーSPの各柱状部に交差するように形成され、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。また、選択ゲートSGは、ロウ方向における端部において、上面がコンタクトプラグ103を介して、配線層M1に接続されている。ソース線SLは、ソース側選択ゲートSGSの上方に設けられている。ソース線SLは、カラム方向に隣接する2つのメモリセルストリング200における4つの柱状部のうちの隣接する2つの柱状部に共有されるように形成されている。ソース線SLは、ロウ方向に平行に延び、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。複数のビット線BLは、ソース線SLよりも上方に設けられている。各ビット線BLは、カラム方向に延び、ロウ方向において互いに絶縁分離してラインアンドスペースで形成されている。本実施形態では、回路部Bは、メモリセルアレイ部A上に形成されている。この回路部Bは、単結晶半導体層109上に設けられた制御回路トランジスタTr等で構成されている。単結晶半導体層109は、メモリセルアレイ部A上に形成された分離絶縁層105上に形成されている。分離絶縁層105は、例えば、TEOS膜であり、その膜厚は500nm程度である。また、単結晶半導体層109内には素子分離のための例えばシリコン酸化膜からなるSTIShallowTrenchIsolation110が形成されている。単結晶半導体層109の詳細については、後述する。制御回路トランジスタTrは、単結晶半導体層109上のSTI110領域外に形成され、メモリセルアレイ部Aの各電極に電圧を供給する駆動回路や、これらを制御する制御回路等を構成している。この制御回路トランジスタTrは、例えば、ソースまたはドレインの一方に配線層M2およびコンタクトプラグ112を介してビット線BL配線層M1が接続され、他方にコンタクトプラグ113、配線層M2およびコンタクトプラグ114を介して配線層M3が接続されている。また、別の制御回路トランジスタTrは、例えば、ソースまたはドレインの一方に配線層M2およびコンタクトプラグ112を介してコントロールゲートCGに接続された配線層M1が接続され、他方にコンタクトプラグ113、配線層M2およびコンタクトプラグ114を介して配線層M3が接続されている。ここで、コンタクトプラグ112は、単結晶半導体層109および分離絶縁層105を貫通して配線層M1に達するコンタクトホール内に形成されている。すなわち、コンタクトプラグ112は、配線層M1の直上に形成され、メモリセルアレイ部Aとその直上に位置する回路部Bとを接続している。また、単結晶半導体層109内でのショートを防ぐため、コンタクトホール内の側面には、例えば、シリコン窒化膜等からなる側壁絶縁膜111が形成されている。本実施形態における単結晶半導体層109は、第1半導体層107および第2半導体層108で構成され、その膜厚は2μm程度である。第1半導体層107は、分離絶縁層105上に形成され、例えば単結晶のシリコンゲルマニウムSiGe層である。この単結晶SiGe層107の組成比は、Si1-XGeXX≧0.5、望ましくはX≧0.75である。すなわち、単結晶SiGe層107におけるゲルマニウム濃度は、50atm以上である。また、単結晶SiGe層107は、分離絶縁層105およびメモリセルアレイ部Aを貫通し、Si基板100に達する結晶接続孔106内にも形成され、Si基板100と接続されている。このように、第1半導体層107は、単結晶であるSi基板100と結晶接続孔106を介して接続されることで、Si基板100の結晶方位を引き継いだ状態で単結晶化している。第2半導体層108は、第1半導体層107上に形成され、例えば単結晶のシリコンSi層である。単結晶Si層108は、単結晶である第1半導体層107を結晶核として成長したものであるため、Si基板100の結晶方位および第1半導体層107の結晶方位を引き継いだ状態で単結晶化している。ここで、第2半導体層108のGe濃度は、第1半導体層107のGe濃度よりも小さくなるように設定されている。すなわち、単結晶半導体層109において、上部側のGe濃度は、下部側のGe濃度よりも小さい。なお、第2半導体層108は、Si層に限らず、SiC層またはSiGe層であってもよいが、耐圧特性の向上のため、Si層またはSiC層であることが望ましい。すなわち、単結晶半導体層109において、上部側のSi濃度は下部側のSi濃度よりも大きく、また、上部側のC濃度は下部側のC濃度よりも大きいことが望ましい。これにより、制御回路素子形成面の結晶性および耐圧性を向上させることができる。なお、単結晶半導体層109として第1半導体層107および第2半導体層108の2層構造である例を述べたが、これに限らない。すなわち、単結晶半導体層109において第1半導体層107および第2半導体層108の界面が存在せず、単結晶半導体層109は下部側から上部側に向けて徐々になだらかにGe濃度が小さくなるようなグラデーション層として形成されてもよい。これにより、結晶格子定数の差異から来るストレスを緩和することができる。また、結晶接続孔106は、例えば1μm以上の膜厚のメモリセルアレイ部Aを貫通するように形成され、カラム方向およびロウ方向に数mm毎に複数形成されることが望ましい。これにより、結晶接続孔106とSi基板100との接触面積が増加し、単結晶半導体層109をより単結晶化することができる。また、結晶接続孔106は、円柱形状、四角柱状であることに限らず、スリット状としてロウ方向またはカラム方向に沿って延在するように形成されてもよい。さらに、図面において、結晶接続孔106は、メモリセルアレイ部Aのロウ方向における端部に形成されているが、メモリセルアレイ部Aの中央部において各電極等に接続しないように形成されてもよい。[製造方法]以下に、図4乃至図7を用いて、第1の実施形態に係る半導体記憶装置の製造方法について説明する。図4乃至図7は、第1の実施形態に係る半導体記憶装置のカラム方向およびロウ方向に沿った製造工程の断面図を示している。なお、本実施形態において、3次元積層メモリにおけるメモリセルアレイ部Aの製造方法には、周知である種々の方法が適用され得る。このため、ここでは、主にメモリセルアレイ部A上に配置される回路部Bの製造方法について説明する。まず、図4に示すように、Si基板100上に、周知の方法により、メモリセルアレイ部Aが形成される。より具体的には、Si基板100上に、バックゲートBG、コントロールゲートCG、選択ゲートSG、メモリ膜300、およびU字状シリコンピラーSPが形成される。これにより、バックゲートトランジスタBG、メモリセルトランジスタMTr、およびソース側選択トランジスタSSTr,ドレイン側選択トランジスタSDTrが形成される。次に、ソース側のU字状シリコンピラーSP上に接続されるソース線SL配線層M0、ドレイン側のU字状シリコンピラーに接続されるコンタクトプラグ102、選択ゲートSGに接続されるコンタクトプラグ103、およびコントロールゲートCGに接続されるコンタクトプラグ104が形成される。その後、コンタクトプラグ102に接続されるビット線BL、およびコンタクトプラグ103,104に接続される配線層M1が形成される。このようにして、メモリセルアレイ部Aが形成される。次に、メモリセルアレイ部A上の全面に、例えば、CVDChemicalVaporDeposition法により、TEOS膜で構成される分離絶縁層105が500nmの膜厚で形成される。次に、図5に示すように、分離絶縁層105およびメモリセルアレイ部Aの層間絶縁膜を貫通してSi基板100に達するように、結晶接続孔106が開口される。これにより、結晶接続孔106の底面において、Si基板100の表面が露出される。ここで、結晶接続孔106のロウ方向およびカラム方向における断面形状は、ほぼ正方形であり、例えばその一辺の長さは25nmである。また、結晶接続孔106の断面形状は、正方形に限らず、例えば円形であってもよい。実際、径が5nmの円形を有する結晶接続孔106を形成した場合であっても、後述する単結晶化が実現できる。また、径正方形の場合には対角線の長さを大きくする場合、結晶接続孔106の深さの半分以下、例えば、結晶接続孔106の深さが1μmのときは、径は500nm以下であることが望ましい。これは、結晶接続孔106の深さに対して径が大きくなりすぎると、後に結晶接続孔106内に形成されるSiGeの量に対して、SiGeと融点の高い単結晶のSi基板100との接する面積の割合が大きくなるためである。すなわち、後述する単結晶化を行う際に、結晶化のスタートポイントが多数形成されてしまい、結晶接続孔106内のSiGeを単一の結晶で構成することが難しくなるためである。次に、結晶接続孔106内および分離絶縁層105上に、例えば、CVD法により、多結晶または非晶質のSiGe層107’が形成される。すなわち、SiGe層107’は、結晶接続孔106内に埋め込まれ、結晶接続孔106の底面において露出するSi基板100に接するように形成される。このSiGe層107’の組成比は、Si1-XGeXX≧0.5、望ましくはX≧0.75である。これにより、後の工程において、1050°C程度の熱処理によってSiGe層107’を容易に融解させることが可能であり、固相成長等に比べて確実に単結晶化を実現することができる。また、その際、1050°Cの短時間の熱処理により単結晶の核を形成することができるため、すでに形成されているメモリセルアレイAの構造を破壊することはない。なお、SiGe層107’の代わりに、多結晶または非晶質のGeの単体層であってもよい。次に、分離絶縁層105上に形成されたSiGe層107’上に、例えば、PECVDPlasmaEnhancedChemicalVaporDeposition法により、図示せぬTEOS膜が形成される。このTEOS膜は、後の熱工程において融解したSiGe層107’が流動して分離することで、結晶性が劣化することを防止する役割を有する。次に、図6に示すように、SiGe層107’に対して、短時間熱処理RTA:RapidThermalAnnealingが行われる。このRTAは、窒素雰囲気中で950°C~1100°C、例えば1050°Cで10秒間行われる。これにより、SiGe層107’が一旦融解する。溶融後、温度が低下するとSiGe層107’は再び結晶化する。このとき、SiGe層107’は、Si基板100の表面に近い側から再結晶化していく。これにより、SiGe層107’は、底部で接している単結晶のSi基板100の結晶方位を引き継いだ状態で分離絶縁層105上まで単結晶化し、単結晶SiGe層第1半導体層107となる。このとき、分離絶縁層105上のSiGe層107’も下部側から均等に単結晶化していき、平坦性の高い単結晶SiGe層107が形成される。ところで、Geの融点は938°C、Siの融点は1414°Cであるため、SiGe層107’の融点はこの間の温度となる。このため、Siの組成比が高くなるほどそのSiGe層107’の融点は高くなるが、少なくとも単結晶のSi基板100の融点未満であれば、上述したような単結晶SiGe層107を形成することが可能であると考えられる。次に、図7に示すように、希フッ酸処理により、SiGe層107上の図示せぬTEOS膜が除去された後、単結晶SiGe層107上に、単結晶SiGe層107を結晶核として、エピタキシャル成長法により単結晶Si層第2半導体層108が形成される。これにより、単結晶化した半導体層単結晶半導体層109を、分離絶縁層105上に任意の膜厚で形成することが可能である。ここでは、例えば単結晶半導体層109を2μm形成する。なお、単結晶Si層108の代わりに、エピタキシャル成長法によりSiGe層、またはSiC層が形成されてもよい。その後、単結晶半導体層109内に、素子分離のための例えばシリコン酸化膜からなるSTI110が形成される。次に、図1に示すように、公知のトランジスタ形成プロセスに準じた製造プロセスによって、セルアレイA上に回路部B制御回路が形成される。より具体的には、まず、制御回路トランジスタTrを構成するゲート絶縁膜およびゲート電極が形成され、図示せぬソース/ドレイン拡散層が形成された後、全面に層間絶縁膜が形成される。次に、層間絶縁膜、単結晶半導体層108、および分離絶縁層105内に、メモリセルアレイ部Aの上側に配置される配線層M1ビット線BLに達するコンタクトホールが形成される。このコンタクトホール内の側面に、LPCVDLowPressureChemicalVaporDeposition法およびRIEReactiveIonEtchingにより側壁絶縁膜111が形成される。その後、コンタクトホール内に、例えばタングステン等で構成されるコンタクトプラグ112が埋め込まれる。すなわち、コンタクトプラグ112は、配線層M1の直上に形成される。また、同時に、制御回路トランジスタTrの図示せぬソース/ドレイン拡散層に接続されるコンタクトプラグ113も形成される。その後、コンタクトプラグ113に接続される配線層M2が形成され、配線層M1と制御回路トランジスタTrとが接続される。この配線層M2は、例えばアルミニウムAlまたは銅Cuで構成される。さらに、配線層M2に接続されるコンタクトプラグ114、配線層M3、および図示せぬボンディングパッド等が形成され、メモリセルアレイ部A上に配置される回路部Bが形成される。[効果]上記第1の実施形態によれば、メモリセルアレイ部Aの上部に、メモリセルアレイ部Aへの供給電圧等を制御する回路部B制御回路が設けられている。これにより、任意の位置で制御回路の隙間からビット線BLにコンタクトをとることが可能となる。すなわち、ビット線BLの直上にコンタクトプラグ102を形成することで、ビット線BLと回路部Bとを1つのプラグで接続することができる。したがって、回路部をメモリセルアレイの下部に形成する従来の構造のように、メモリセルアレイ端で配線等を折り返して下部の回路部に接続する必要がなく、チップ面積を縮小することができる。また、同様に、選択ゲートSGおよびコントロールゲートCG等に関しても、その直上にコンタクトプラグ103,104を形成することで制御回路に接続することが可能となり、チップ面積の縮小を図ることができる。また、メモリセルアレイ部Aビット線BL、コントロールゲートCG、選択ゲートSG等と回路部Bとの接続配線が実質的に短くなるため、動作速度の向上を図ることができる。BiCSメモリにおいて、メモリ素子の形成に900°C以上の熱工程が必要な場合がある。このため、制御回路を予めメモリセルアレイの下部に設けておく方法では、メモリ素子の形成の際の熱工程において制御回路内のトランジスタ素子の不純物拡散層の拡散や、メタルコンタクトの耐熱性等の問題も生じる。これに対し、本実施形態では、回路部Bがメモリセルアレイ部Aの上部に配置されるため、製造プロセスにおいて、メモリセルアレイ部Aが形成された後、回路部Bが形成される。これにより、メモリ素子を形成する際の熱工程による回路部Bの特性劣化を考慮する必要がない。すなわち、回路部Bにおけるトランジスタ素子の不純物拡散層の拡散や、配線の耐熱性等を考慮する必要がないため、回路の自由度が増す。例えば、耐熱性は低いが、低抵抗であるAl配線やCu配線を用いることができ、動作速度の向上を図ることができる。これに伴い、Al配線やCu配線を用いて高速性を要するロジック回路等をメモリセルアレイ上の全面に配置することが可能となる。また、Si層を結晶接続孔から直接エピタキシャル成長させる方法では、結晶面による成長速度の差異から、分離絶縁層上のSi層はピラミッド型等の凹凸の大きな形状になりやすい。このため、その後の平坦化工程のコストが掛かることから現実的ではない。これに対し、本実施形態では、メモリセルアレイ部A上の回路部Bは、単結晶半導体層109上に形成されている。この単結晶半導体層109は、結晶接続孔106を設けて単結晶のSi基板100の結晶方位を引き継がせて単結晶SiGe層107をメモリセルアレイ部A上に形成し、その後、単結晶SiGe層107を核としてエピタキシャル成長法により単結晶Si層108を形成することによって、形成される。このようにして単結晶半導体層109を設けることにより、メモリセルアレイ部A上に高電圧にも耐え得る、かつ低コストの回路部Bを形成することができる。なお、素子分離耐圧を向上させるために、単結晶SiGe層107にドーパント不純物としてボロンを添加しておくことも有効である。より具体的には、製造プロセスにおいて、SiGe層107’の成膜時にB2H6ガスを添加する、または単結晶Si層108のエピタキシャル成長の前にイオン注入や気相ドーピング法により単結晶SiGe層107に不純物を導入してもよい。また、結晶接続孔に埋め込まれるSiGe層107’の成膜時に例えばB2H6ガスを添加することで、p型の導電性を付与することができる。その結果、メモリセルアレイ部A上の単結晶半導体層109の電位をSi基板100と同電位に固定することが可能であり、制御回路の安定動作に寄与することも可能である。また、本実施形態において、メモリセルアレイ部Aを一括加工型の3次元積層メモリp-BiCSである例を示したが、これに限らない。例えば、本実施形態は、BiCS以外の3次元メモリや2次元的に構成されるメモリにも適用され得る。また、NANDフラッシュメモリに限らず、種々のメモリにも適用され得る。3次元メモリBiCSを含むにおいては、積層されたコントロールゲートは、メモリセルアレイ端部において階段状に加工されており、その階段状の上面に形成されるコンタクトプラグを介して制御回路と接続される手法が知られている。しかし、この構成でコントロールゲートとドライバ回路制御回路とを接続するためには、コントロールゲートはコンタクトプラグを介して一旦メモリセルアレイ上に設けられた配線層に接続され、この配線層はメモリセルアレイ端部において別の深いコンタクトプラグを介してメモリセルアレイ下部の制御回路に接続される必要がある。このように、単位3次元メモリにおいては、単位面積当たりに駆動すべき電極数が多くい。このため、メモリセルアレイ外または下に周辺回路を設けた場合には、これら電極への配線のレイアウトに必要となるチップ面積が大きくなる傾向にある。これに対し、本実施形態によれば、配線を一旦セルアレイ外に引き出すことなく、直接に電極へのコンタクトが可能となり、チップ面積の縮小を図ることができる。このような構造は、BiCSに限らず積層方向に3次元的にメモリセルが配列したメモリデバイスにおいて特に効果が大きい。<第2の実施形態>図8および図9を用いて、第2の実施形態に係る半導体記憶装置について説明する。第2の実施形態は、メモリセルアレイの直上の回路部において、単結晶半導体層を貫通するようにSTIが形成される例である。なお、第2の実施形態において、上記第1の実施形態と同様の点については説明を省略し、異なる点について説明する。[構造]以下に図8を用いて、第2の実施形態に係る半導体記憶装置の構造について説明する。図8は、第2の実施形態に係る半導体記憶装置のカラム方向およびロウ方向に沿った断面図を示している。図8に示すように、第2の実施形態において、上記第1の実施形態と異なる点は、単結晶半導体層109内に形成されたSTI110が単結晶半導体層109を貫通している点である。より具体的には、メモリセルアレイ部A上の単結晶半導体層109の膜厚は、300nmと薄膜化されている。この単結晶半導体層109の第1面表面からそれに対向する第2面裏面まで貫通して、STI110が設けられている。すなわち、STI110は、分離絶縁層105と接している。言い換えると、素子領域以外の半導体層は除去されている。この貫通するSTI110内に、メモリセルアレイ部Aとその直上に位置する回路部Bとを接続するコンタクトプラグ112が形成されている。このため、コンタクトプラグ112が単結晶半導体層109に接することはなく、単結晶半導体層109内でのショートは生じない。すなわち、コンタクトホール内の側面に、側壁絶縁膜は不要である。[製造方法]以下に、図9を用いて、第2の実施形態に係る半導体記憶装置の製造方法について説明する。図9は、第2の実施形態に係る半導体記憶装置のカラム方向およびロウ方向に沿った製造工程の断面図を示している。まず、第1の実施形態における図4乃至図6の工程が行われる。すなわち、Si基板100上に、メモリセルアレイ部Aが形成され、その後、Si基板100の結晶方位を引き継いだ単結晶SiGe層107が形成される。次に、図9に示すように、希フッ酸処理により、SiGe層107上の図示せぬTEOS膜が除去された後、単結晶SiGe層107上に、単結晶SiGe層107を結晶核として、エピタキシャル成長法により単結晶Si層108が形成される。これにより、単結晶化した半導体層単結晶半導体層109を、分離絶縁層105上に任意の膜厚で形成することが可能である。ここでは、例えば単結晶半導体層109の膜厚を300nmにする。すなわち、第1の実施形態と比較して、薄膜化された単結晶半導体層109が形成される。その後、単結晶半導体層109内に、素子分離のための例えばシリコン酸化膜からなるSTI110が形成される。より具体的には、まず、単結晶半導体層109の表面からそれに対向する裏面まで貫通するように、STI溝が形成される。言い換えると、素子領域となる領域以外の半導体層は全て除去され、STI溝の底面において分離絶縁層105の表面が露出する。このとき、分離絶縁層105の表面の一部が除去されてもよい。その後、STI溝内に、例えばシリコン酸化膜が埋め込まれ、STI110が形成される。次に、図8に示すように、公知のトランジスタ形成プロセスに準じた製造プロセスによって、セルアレイA上に回路部B制御回路が形成される。より具体的には、まず、制御回路トランジスタTrを構成するゲート絶縁膜およびゲート電極が形成され、図示せぬソース/ドレイン拡散層が形成された後、全面に層間絶縁膜が形成される。次に、層間絶縁膜、単結晶半導体層108、および分離絶縁層105内に、メモリセルアレイ部Aの上側に配置される配線層M1ビット線BLに達するコンタクトホールが形成される。このとき、コンタクトホールは、単結晶半導体層108内におけるSTI110内を貫通するように形成される。その後、コンタクトホール内に、例えばタングステン等で構成されるコンタクトプラグ112が埋め込まれ、第1の実施形態と同様の工程が行われる。[効果]上記第2の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第2の実施形態では、回路部Bにおいて、単結晶半導体層109を貫通するようにSTI110が形成され、このSTI110内に回路部Bとメモリセルアレイ部Aとを接続するコンタクトプラグ112が形成されている。これにより、コンタクトプラグ112と単結晶半導体層109と接することがない。したがって、コンタクトホールの内壁に側壁絶縁膜を形成する工程が不要となり、製造プロセスを容易にすることができる。その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。"