半導体基板上に形成されたゲート絶縁膜、電荷蓄積層、ゲート間絶縁膜、第1制御ゲート及び前記第1制御ゲートより幅が広い第2制御ゲートを有する制御ゲート電極と、を有する複数のゲート電極構造と、前記制御ゲート電極間及び前記制御ゲート電極より上方に形成された空隙を有する絶縁膜とを具備することを特徴とする不揮発性半導体記憶装置。前記複数のゲート電極構造は、前記電荷蓄積層より前記第1制御ゲートの幅が狭いテーパー形状の側壁を有することを特徴とする請求項1記載の不揮発性半導体記憶装置。前記空隙の幅は、前記第1制御ゲートに対応する部分が最も広いことを特徴とする請求項2記載の不揮発性半導体記憶装置。半導体基板上にゲート絶縁膜、電荷蓄積層、ゲート間絶縁膜、制御ゲートが積層された複数のゲート電極構造を形成し、前記複数のゲート電極構造の各制御ゲート上に金属層を形成し、熱処理により前記金属層をシリサイド化し、前記制御ゲートの上部の幅を広くし、縦方向の成長速度が横方向の成長速度よりも大きい成膜条件により、少なくとも前記制御ゲート間及び前記制御ゲート電極より上方に空隙を有する絶縁膜を形成することを特徴とする不揮発性半導体記憶装置の製造方法。前記複数のゲート電極構造は、前記電荷蓄積層より前記制御ゲートの下部の幅が狭いテーパー形状の側壁を有することを特徴とする請求項4記載の不揮発性半導体記憶装置の製造方法。本実施形態は、信頼性を向上することが可能な不揮発性半導体記憶装置とその製造方法を提供しようとするものである。本実施形態の不揮発性半導体記憶装置によれば、複数のゲート電極構造は、半導体基板上に形成されたゲート絶縁膜、電荷蓄積層、ゲート間絶縁膜、第1制御ゲート、及び前記第1制御ゲートより幅が広い第2制御ゲートを有する制御ゲート電極を有する。絶縁膜は、前記制御ゲート電極間及び前記制御ゲート電極より上方に形成された空隙を有する。NAND型フラッシュメモリは、メモリ素子の微細化に伴い、ゲート電極構造の幅が減少されている。このため、制御ゲートの体積が減少され、制御ゲートの配線抵抗値が増加している。しかも、メモリ素子の微細化により、メモリ素子間の結合容量も増加している。このため、CR係数が増加し、プログラム電圧の伝播遅延、及び電圧低下が生じ、書き込み特性や読み出し特性が劣化している。そこで、本実施形態は、制御ゲート電極の幅を広げて堆積を増加することにより、制御ゲート電極の配線抵抗を低減し、さらに、制御ゲート、及び制御ゲート電極間に空隙エアーギャップを設けることにより、制御ゲート間の結合容量を低減する。これにより、配線抵抗値及び結合容量を共に低減できるため、CR係数を小さくすることができ、プログラム電圧の伝播遅延、及び電圧低下を防止して書き込み特性や読み出し特性を改善する。また、制御ゲート電極の配線抵抗を減らすため制御ゲート電極の幅を広げた場合、制御ゲート電極間の距離が短くなり、電界が増加する。その結果、制御ゲート電極間の絶縁耐圧が劣化する。制御ゲート電極には、プログラム時に選択された制御ゲート電極に高電圧が、非選択の制御ゲート電極に比較的低い電圧が印加されるため、絶縁耐圧が劣化した場合、制御ゲート電極間がショートする虞がある。しかし、本実施形態は、制御ゲート電極の上方まで、エアーギャップを設けることにより、絶縁耐圧を向上している。以下、実施の形態について、図面を参照して説明する。第1の実施形態図1は、第1の実施形態に係るNAND型フラッシュメモリの素子構造を示している。ここで、本実施形態の素子構造は、後述するゲート電極構造13によりメモリセルトランジスタを構成する。尚、図1において、ソース、ドレイン拡散層等は図示を省略している。図1において、例えばシリコン基板11上には、例えばシリコン酸化膜により構成されたゲート酸化膜トンネル酸化膜12が形成され、このゲート酸化膜12の上にゲート電極構造13が形成されている。すなわち、ゲート酸化膜12の上に浮遊ゲートFG14、ゲート間絶縁膜ポリシリコン間絶縁膜:IPD15、制御ゲートCG16が順次積層されている。浮遊ゲート14、及び制御ゲート16は、例えばポリシリコン、又は、ポリシリコンとシリサイド層のポリサイド構造、またはシリサイド層により構成され、ゲート間絶縁膜15は、例えばONO膜により構成されている。制御ゲート16がポリサイド構造である場合は、図1にAで示すようになる。制御ゲート16の上には、シリサイド層により構成された制御ゲート電極17が形成されている。この制御ゲート電極17の幅W1は制御ゲート16の上部の幅W2より広く設定され、従来のシリサイド層より大きな体積を有している。このシリサイド層としての制御ゲート電極17は、例えばコバルト、ニッケルなどの金属元素を含んでいる。尚、以下において、制御ゲート16と制御ゲート電極17を含めて、制御ゲートCGと呼ぶこともある。すなわち、制御ゲートCGは、制御ゲート16、及び制御ゲート16より幅が広い制御ゲート電極17を有するといえる。ゲート電極構造13は、素子の微細化により例えば高いアスペクト比を有しており、浮遊ゲート14、ゲート間絶縁膜15、制御ゲート16の側壁は、浮遊ゲート14から制御ゲート16の上部に向かって幅が狭くされたテーパー形状を有している。このテーパー形状とすることにより、隣接する制御ゲート16間の距離を広げることができ、結合容量を低減することが可能であるとともに、絶縁耐圧を高くすることができる。また、浮遊ゲート14の底面を大きくすることができるため、メモリセルトランジスタのチャネル長を大きくすることが出来る。その結果、メモリセルトランジスタのショートチャネル特性を改善することができる。制御ゲート電極17を含むゲート電極構造13は、絶縁膜18により覆われ、隣接する制御ゲート電極17を含むゲート電極構造13の間の絶縁膜18内には、エアーギャップ19が形成されている。このエアーギャップ19の高さH2は、制御ゲート電極17を含むゲート電極構造13の高さH1より高さH3分だけ高く設定されている。すなわち、エアーギャップ19は、隣接するゲート電極構造13の間、及び制御ゲート電極17の間より高い位置まで形成されている。高さH3は、例えば10nm以上であり、好ましくは、5nm以上である。このような高さに設定することにより、隣接する制御ゲートCG間の電界を緩和することが可能であり、制御ゲート電極17間のショートを防止することが可能である。また、エアーギャップ19は、浮遊ゲート14の下部に対応する部分の幅、制御ゲート16に対応する部分の幅、頂点近傍の幅が、共にほぼW3に設定されている。次に、図2a~e、図3a~cを参照して、上記素子構造の製造方法について説明する。図2aに示すように、例えばシリコン基板11上にシリコン酸化膜により構成されたゲート酸化膜12が形成される。このゲート酸化膜12上に例えば第1のポリシリコン層P1、例えばONO膜により構成されたゲート間絶縁膜IPD、例えば第2のポリシリコン層P2が順次形成される。第2のポリシリコン層P2の上にパターニングされたレジスト膜RSTが形成され、このレジスト膜RSTをマスクとして第2のポリシリコン層P2、ゲート間絶縁膜IPD、第1のポリシリコン層P1が順次エッチングされる。これにより、図2bに示す浮遊ゲート14、ゲート間絶縁膜15、制御ゲート16が積層されたゲート電極構造13が形成される。このゲート電極構造13は、テーパー形状の側壁を有している。次いで、図2cに示すように、全面に例えばシリコン酸化膜21が形成され、ゲート電極構造13の上面及び側壁がシリコン酸化膜21により覆われる。この後、図2dに示すように、シリコン酸化膜21が異方性エッチングにより、少なくともゲート電極構造13の上面と、側壁上部のシリコン酸化膜21が除去される。その結果、ゲート電極構造13の上部、すなわち、制御ゲート16の上部が露出する。次に、図2eに示すように、露出された制御ゲート16の上部に、例えばスパッタリング、あるいはCVD化学気相成長法を用いて、例えばニッケルや、コバルトなどのシリコンと反応する金属膜17aが堆積される。このため、この金属膜17aは、露出された制御ゲート16の上部に形成される。次いで、熱処理が行われ、金属膜17aがシリサイド化される。このシリサイド化において、図3aに示すように、制御ゲート16の上部の体積が膨張され、制御ゲート16の上部より幅が広い制御ゲート電極17が形成される。この後、図3bに示すように、制御ゲート電極17を含むゲート電極構造13が絶縁膜18により覆われる。この絶縁膜18は、例えばシランを原料ガスとして、プラズマCVDにより形成された、例えばシリコン酸化膜である。この絶縁膜18は、膜の縦方向浮遊ゲート14、制御ゲート電極17が積層される方向の成長速度が横方向制御ゲート電極17が隣接する方向の成長速度より大きい条件で形成される。このため、隣接する制御ゲート電極17を含むゲート電極構造13の間は、絶縁膜18により完全に埋め込まれず、エアーギャップ19が形成される。しかも、絶縁膜18は、膜の縦方向の成長速度が横方向の成長速度より大きく設定されていることにより、エアーギャップ19の頂点が制御ゲート電極17より高い位置に形成される。制御ゲート電極17から頂点の位置までの高さH3は、上述した通りである。上記膜の縦方向の成長速度が横方向の成長速度より大きい条件は、例えば原料ガスの流量、及び処理温度により設定される。また、絶縁膜18とシリコン酸化膜21が同じ材料例えばシリコン酸化膜であれば、その境界は明確ではなく、図3cのような形状になる。この後、例えば熱処理が行われ、図1に示すような素子構造が完成される。尚、製造方法は、上記例に限定されるものではなく次のような変形も可能である。すなわち、例えば図2cに続き、例えばシリコン窒化膜により構成された犠牲膜が堆積される。このシリコン窒化膜の上面をエッチングによりゲート電極構造13の上部より低くする。その結果、シリコン酸化膜21により覆われたゲート電極構造13の上部が、犠牲膜から露出される。この犠牲膜をエッチングストッパーとしてシリコン酸化膜21がエッチングされ、制御ゲート16の上部が露出される。この後、露出された制御ゲート16にシリコンと反応する金属膜17aが形成される。この後、熱処理が行われ、シリサイド膜としての制御ゲート電極17が形成される。ここで、シリサイド化は制御ゲート16の上方向、横方向だけでなく下方向においても行われる。しかし、制御ゲート16の下部にはシリコン酸化膜21が形成されており、制御ゲート16は上方向に膨張するようにシリサイド化が行われる。その結果、制御ゲート16のシリコン酸化膜21が覆われていない部分に金属膜17aが形成される。また次いで、犠牲膜が除去され、図3aに示すような構造が形成される。以下、上記と同様の製造工程が実行され、図3cに示すような構造が形成される。このような、製造方法を適用することも可能である。上記第1の実施形態によれば、制御ゲート16の上部に制御ゲート16より幅が広いシリサイド層としての制御ゲート電極17を設けている。このため、従来に比べて制御ゲートCGの配線抵抗を低減することが可能である。さらに、制御ゲート電極17を含むゲート電極構造13の間にエアーギャップ19を設けている。このため、隣接する制御ゲート電極17間の誘電率を、シリコン酸化膜の誘電率ほぼ3.9より小さい真空の誘電率=1とすることができる。その結果、制御ゲート16だけではなく、制御ゲート電極17間の結合容量を低減することができる。したがって、制御ゲートCGの配線抵抗値及び容量を共に低減することができるため、CR係数を小さくすることができ、プログラム電圧の伝播遅延、及び電圧低下を防止して高速動作及び、書き込み特性などを向上することができる。また、エアーギャップ19の頂点の位置を制御ゲート電極17の上面より高く設定している。このため、素子の微細化により、隣接する制御ゲート電極17間の距離が狭くなっても、電界を緩和でき、制御ゲート電極17間のショートを防止することが可能である。また、制御ゲート電極17の上面よりも高い位置を回り込む電界も緩和することでき、さらに書き込み特性などを向上させることができる。変形例図4は、第1の実施形態の変形例を示すものであり、隣接するゲート電極構造13間の距離が第1の実施形態に比べて広い世代のNAND型フラッシュメモリに適用した場合を示している。ゲート電極構造13間の距離が第1の実施形態に比べて広い場合、制御ゲートCG間の容量結合は、第1の実施形態に比べて小さい。このため、制御ゲート16の上部を細くするようなテーパー形状でなくてもよい。すなわち、ゲート電極構造13の側壁は、テーパー形状である必要がなく、図4に示すように、垂直な側壁形状であってもよい。また、制御ゲート電極17を含むゲート電極構造13に隣接して、エアーギャップ19を設け、エアーギャップ19の頂点の位置を制御ゲート電極17の上面より高く設定することにより、隣接する制御ゲート電極17間の耐圧を向上でき、第1の実施形態と同様の効果を得ることができる。また、制御ゲート16の断面積を大きくすることができるため、制御ゲートCGの配線抵抗値を小さくすることができる。第2の実施形態図5は、第2の実施形態に係る素子構造を示している。第2の実施形態は、第1の実施形態に比べてエアーギャップ19の形状が異なっている。素子が微細化された場合に第2の実施形態の素子構造が適している。第2の実施形態において、第1の実施形態と同一部分には同一符号を付している。第1の実施形態に比べてさらにゲート電極構造13が微細化された場合、第1の実施形態に比べて、隣接する制御ゲート16間の結合容量が一層増加する。また、ゲート電極構造13のアスペクト比がさらに大きくなるため、ゲート電極構造13の加工が一層困難となる。このため、第2の実施形態において、ゲート電極構造13は、第1の実施形態と同様に、テーパー形状とされた側壁を有し、隣接する浮遊ゲート14間の距離より、制御ゲート16間の距離の方が長くされて、隣接する制御ゲート16間の結合容量の低減が図られる。また、ゲート電極構造13の側壁がテーパー形状であれば、第1の実施形態に比べてさらに高アスペクト比であっても加工が容易となる。また、第2の実施形態において、制御ゲート16の上部には、第1の実施形態と同様に、制御ゲート電極17が形成されている。この制御ゲート電極17の幅W1は、制御ゲート16上部の幅W2よりも広く設定され、体積が増大されることにより、従来よりも制御ゲートCGの配線抵抗値が低減されている。また、隣接する制御ゲート電極17を含むゲート電極構造13の間に設けられたエアーギャップ19の頂点は、制御ゲート電極17の上面より高い位置に設定されている。すなわち、第1の実施形態と同様に、エアーギャップ19の高さH2は、制御ゲート電極17を含むゲート電極構造13の高さH1より、H3だけ長く設定されている。高さH3は、例えば10nm以上、好ましくは5nm以上である。また、エアーギャップ19の下部浮遊ゲート14の下部に対応する部分の幅W3は、制御ゲート16のほぼ中間部に対応する部分の幅W4より狭く、エアーギャップ19の制御ゲート電極17の上面より位置に対応する部分の幅W5は、下部W3の幅よりも狭く設定されている。すなわち、これら幅の関係は、W5<W3<W4となる。制御ゲート16の中間部に対応する部分の幅W4をその他の部分より広くすることにより、結合容量を一層低減することが可能である。図6abは、第2の実施形態の製造方法の一部の工程を示しており、第1の実施形態と同一部分には同一符号を付している。第2の実施形態において、図6a以前の製造工程は、図2a~e、図3aに示された第1の実施形態の製造工程と同様である。図6aは、図3aに続く製造工程を示すものであり、絶縁膜18の成膜工程を示している。絶縁膜18は、例えばシランを原料ガスとし、プラズマCVDにより形成される。絶縁膜18は、縦方向の成長速度が横方向の成長速度より大きい成膜条件で形成される。この成膜条件は、例えば原料ガスの流量、成膜温度により制御される。第2の実施形態は、第1の実施形態よりさらに微細化されている。このため、絶縁膜18の成膜開始時、絶縁膜18は、ゲート電極構造13の形状に依存し、ゲート電極構造13のテーパー状側壁に沿って成長する。この絶縁膜18の成長は、制御ゲート16の高さ方向のほぼ中央部まで同様に成長する。なお、ゲート電極構造13間のゲート絶縁膜上における絶縁膜18の縦方向の成長は、原料ガスが届きにくいため成長が遅い。すなわち、絶縁膜18の横方向の成長が主であり、絶縁膜18はゲート電極構造13のテーパー状側壁に沿って成長することになる。次に、制御ゲート電極17の張り出しの影響を受け、エアーギャップ19の幅が狭くなる。しかし、絶縁膜18の横方向の成長が遅いため、エアーギャップ19は、制御ゲート電極17が隣接する部分において、終端することはない。さらに、制御ゲート電極17の中央部分制御ゲート電極17間が最も狭くなる部分より上では、絶縁膜18の横方向の成長が遅く、かつ、縦方向の成長速度が速い。そのため、エアーギャップ19の頂点はゲート電極17より高い位置で終端する。ここで、エアーギャップ19の頂点が形成された時点で、エアーギャップ19が形成される。この時点で、エアーギャップ19内の縦方向、横方向の絶縁膜の成長は止まる。エアーギャップ19の頂点より高い位置では、絶縁膜18が縦方向に成長するように堆積される。また、絶縁膜18とシリコン酸化膜21が同じ材料例えばシリコン酸化膜であれば、その境界は明確ではなく、図6bのような形状になる。この後、例えば熱処理が行われ、図5に示すような素子構造が完成される。上記第2の実施形態によれば、テーパー形状の側壁を有するゲート電極構造13の上部に制御ゲート16より幅が広い制御ゲート電極17を形成し、体積を増加している。このため、制御ゲートCGの配線抵抗を、従来に比べて低減することが可能である。しかも、隣接する制御ゲート電極17を含むゲート電極構造13の間に、エアーギャップ19を形成している。このため、隣接する制御ゲート電極17間の誘電率を真空の誘電率=1とすることができ、さらに、エアーギャップ19の幅は、制御ゲート16に対応する部分がその他の部分より広くされている。このため、制御ゲート16間の結合容量を大きく低減することができる。したがって、制御ゲートCGの配線抵抗値及び容量を共に低減することができるため、素子が微細化された場合においても、CR係数を小さくすることができ、プログラム電圧の伝播遅延、及び電圧低下を防止して、高速動作が可能で、書き込み特性を向上することが可能である。また、エアーギャップ19の頂点の位置を制御ゲート電極17の上面より高く設定している。このため、素子の微細化により、隣接する制御ゲート電極17間の距離が狭くなっても、電界を緩和でき、制御ゲート電極17間のショートを防止することが可能である。尚、上記第1、第2の実施形態は、浮遊ゲート14を有する電荷蓄積型のセル構造について説明した。しかし、本実施形態は、電荷をトラップするセル構造、例えばMONOS構造のセルに適用することも可能である。すなわち、メモリ素子は電荷を蓄積する機能を有する電荷蓄積層を有していればよく、浮遊ゲート14に限定されない。また、エアーギャップ19は、浮遊ゲート14に対応する部分から形成したが、これに限定されるものではなく、少なくとも制御ゲート16及び制御ゲート電極17に対応する部分及び、制御ゲート電極17より上方に形成すればよい。その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。