差動信号である第1入力信号及び第2入力信号が入力され、前記第1入力信号の電位と前記第2入力信号の電位との大小を比較し、当該比較結果を第1出力信号として出力する第1のヒステリシスコンパレータと、前記第1入力信号及び前記第2入力信号が入力され、前記第1入力信号の電位と前記第2入力信号の電位との大小を比較し、当該比較結果を前記第1出力信号の反転信号である第2出力信号として出力する第2のヒステリシスコンパレータと、前記第1出力信号及び前記第2出力信号をシングルエンド信号に変換し、出力する変換バッファと、を備える、信号変換回路。前記第1のヒステリシスコンパレータ及び前記第2のヒステリシスコンパレータは、第1閾値電圧及び前記第1閾値電圧より低い第2閾値電圧に基づいて、前記第1入力信号の電位と前記第2入力信号の電位との大小を比較する、請求項1に記載の信号変換回路。前記第1のヒステリシスコンパレータの非反転入力端子には前記第1入力信号が、反転入力端子には前記第2入力信号が入力され、前記第2のヒステリシスコンパレータの非反転入力端子には前記第2入力信号が、反転入力端子には前記第1入力信号が入力される、請求項1又は2に記載の信号変換回路。前記第1のヒステリシスコンパレータ、前記第2のヒステリシスコンパレータ及び前記変換バッファは、トランジスタにより構成されている、請求項1ないし3のいずれか一項に記載の信号変換回路。前記変換バッファは、前記第2出力信号の位相を反転した反転信号を生成し、出力する位相反転部と、前記第1出力信号及び前記位相反転部が出力した反転信号に応じて、前記第2出力信号と実質的に同位相の第3出力信号を生成し、出力するバッファ部と、前記第3出力信号を反転した前記シングルエンド信号を生成し、出力するインバータ部と、を備える、請求項1ないし4のいずれか一項に記載の信号変換回路。前記変換バッファにおいて、前記位相反転部、前記バッファ部、前記インバータ部の少なくとも1つは、電源電圧側にPMOSトランジスタが接続され、接地側にNMOSトランジスタが接続されたCMOS回路を備える、請求項5に記載の信号変換回路。前記第1のヒステリシスコンパレータ、前記第2のヒステリシスコンパレータ及び前記変換バッファは、共通の駆動電源により駆動される、請求項1ないし6のいずれか一項に記載の信号変換回路。1次側回路と、請求項1ないし7のいずれか一項に記載した信号変換回路を含む2次側回路と、前記1次側回路と前記2次側回路との間で信号を伝達し、かつ前記1次側回路と前記2次側回路を絶縁分離するアイソレータと、を備えるアイソレータ回路。前記1次側回路は、入力されたシングルエンド信号を差動信号である第1の信号及び第2の信号に変換し、出力する変換部をさらに備え、前記アイソレータは、前記第1の信号及び前記第2の信号に基づいて、前記信号変換回路に前記第1入力信号及び前記第2入力信号を伝達する、請求項8に記載のアイソレータ回路。前記2次側回路は、前記アイソレータから伝達されたシングルエンド信号を差動信号である前記第1入力信号及び前記第2入力信号に変換し、前記信号変換回路に出力する変換部をさらに備える、請求項8に記載のアイソレータ回路。前記アイソレータ回路は、前記1次側回路から前記2次側回路に伝達信号を伝達するアイソレータ回路であって、前記1次側回路は、前記伝達信号をマンチェスタ符号化して前記アイソレータに入力される信号を生成するエンコーダを備え、前記2次側回路は、前記信号変換回路から出力された前記シングルエンド信号を前記伝達信号に復号化するデコーダを備える、請求項8ないし10のいずれか一項に記載のアイソレータ回路。前記エンコーダは、入力されたクロック信号を用いることにより、前記伝達信号をマンチェスタ符号化し、前記デコーダは、入力された前記クロック信号を用いることにより、前記シングルエンド信号を前記伝達信号に復号化する、請求項11に記載のアイソレータ回路。前記アイソレータ回路は、前記エンコーダに入力される前記クロック信号を伝達し前記デコーダに入力させるか、又は、前記デコーダに入力される前記クロック信号を伝達し前記エンコーダに入力させるクロック信号伝達部をさらに備える、請求項12に記載のアイソレータ回路。前記エンコーダ及びデコーダは、排他的論理和演算回路により構成される、請求項11ないし13のいずれか一項に記載のアイソレータ回路。前記アイソレータは、容量素子により構成される、請求項8ないし14のいずれか一項に記載のアイソレータ回路。差動信号である第1入力信号及び第2入力信号において、前記第1入力信号の電位と前記第2入力信号の電位との大小を比較した結果を第1出力信号として出力するとともに、前記第1入力信号の電位と前記第2入力信号の電位との大小を比較した結果を前記第1出力信号の反転信号である第2出力信号として出力し、前記第1出力信号及び前記第2出力信号をシングルエンド信号に変換する、信号変換方法。特許文献1~4のアイソレータ回路において2次側に伝達された信号は、RSラッチ、RSフリップフロップ等のエッジトリガ型の素子に入力され、そこで変換される。エッジトリガ型の素子は、出力信号の電位と入力信号の電位とを比較することにより、出力信号を出力している。そのため、安定してエッジトリガ型の回路から出力信号を出力するためには、入力信号においてセットアップタイム及びホールドタイム入力信号の変化の前後において入力信号が変化しない時間帯が必要である。入力信号の周波数が高いと、セットアップタイム又はホールドタイムが経過する前に入力信号が変化することにより、出力が不安定になる可能性が生じる。以上から、本願の発明者は、以下に示す課題を見出した。特許文献1~4に開示された技術では、アイソレータからエッジトリガ型の素子に入力された信号の周波数が高い場合、当該素子が正常に動作しない可能性がある。それにより、アイソレータ回路が正常に動作できない可能性がある。本発明にかかる信号変換回路は、差動信号である第1入力信号及び第2入力信号が入力され、前記第1入力信号の電位と前記第2入力信号の電位との大小を比較し、当該比較結果を第1出力信号として出力する第1のヒステリシスコンパレータと、前記第1入力信号及び第2入力信号が入力され、前記第1入力信号の電位と前記第2入力信号の電位との大小を比較し、当該比較結果を前記第1出力信号の反転信号である第2出力信号として出力する第2のヒステリシスコンパレータと、前記第1出力信号及び第2出力信号をシングルエンド信号に変換し、出力する変換バッファを備える。このような構成により、信号変換回路は、入力信号と出力信号の比較を行うことなく出力信号を出力するため、高い周波数の差動信号をシングルエンドの信号に変換して出力することができる。本発明にかかる信号変換方法は、差動信号である第1入力信号及び第2入力信号において、前記第1入力信号の電位と前記第2入力信号の電位との大小を比較した結果を第1出力信号として出力するとともに、前記第1入力信号の電位と前記第2入力信号の電位との大小を比較した結果を前記第1出力信号の反転信号である第2出力信号として出力する。そして、前記第1出力信号及び第2出力信号をシングルエンド信号に変換する。このような方法により、入力信号と出力信号の比較を行うことなく出力信号を出力するため、高い周波数の差動信号をシングルエンドの信号に変換して出力することができる。本発明により、高い周波数の差動信号をシングルエンドの信号に変換可能な信号変換回路、当該信号変換回路を備えたアイソレータ回路及び信号変換方法を提供することができる。実施の形態1本実施の形態にかかる信号変換回路は、2個のヒステリシスコンパレータと、ヒシテリシスコンパレータからの出力が入力される変換バッファを備える。2個のヒシテリシスコンパレータからは、位相が反対の差動信号が出力される。変換バッファは、差動信号の論理レベルに応じて差動信号をシングルエンドの信号に変換する。この信号変換回路は、フリップフロップ等のエッジトリガ型の回路を用いずに差動信号をシングルエンド信号に変換しているため、高い周波数の差動信号に対しても正常に信号を変換することができる。以下、図面を参照して本発明の実施の形態について説明する。図1は、信号変換回路10の構成例を示す全体図である。信号変換回路10は、ヒステリシスコンパレータ1、2及び差動-シングル変換バッフア3を備える。ヒステリシスコンパレータ1は、非反転入力端子11及び反転入力端子12を備えている。非反転入力端子11には、信号D1が入力され、反転入力端子12には、信号D1の反転信号である信号D2が入力されている。換言すれば、信号D1及びD2は差動信号である。ヒステリシスコンパレータ1は、入力された信号D1、D2に応じて、信号E1を出力する。ここで、信号D1の電位をV1、信号D2の電位をV2とする。ヒステリシスコンパレータ1は、差電圧V1-V2を第1の閾値電圧及び第2の閾値電圧と比較することによって、デジタル信号である信号E1を出力する。なお、第1の閾値電圧をA1、第2の閾値電圧をA2とする。ヒステリシスコンパレータ2は、ヒステリシスコンパレータ1と同様の構成の回路である。ヒステリシスコンパレータ2は、非反転入力端子21及び反転入力端子22を備えている。非反転入力端子21には、信号D2が入力され、反転入力端子22には、信号D1が入力されている。ヒステリシスコンパレータ2は、入力された信号D1、D2に応じて、信号E2を出力する。具体的には、差電圧V2-V1を第1の閾値電圧A1及び第2の閾値電圧A2と比較することによって、デジタル信号である信号E2を出力する。ここで、ヒステリシスコンパレータ2の非反転入力端子21及び反転入力端子22に入力される信号は、ヒステリシスコンパレータ1の非反転入力端子11及び反転入力端子12に入力される信号と逆であるため、ヒステリシスコンパレータ1、2が出力する信号E1、信号E2は、位相が実質的に反転された差動信号である。なお、誤差又は許容範囲内の数値においてのみ、信号E2の位相、振幅等は、信号E1の反転信号から変化しうる。これは、他の差動信号においても同様である。信号E1、E2は、差動-シングル変換バッフア3に入力される。差動-シングル変換バッフア3は、差動信号E1、E2の論理レベルに応じてシングルエンドの信号Fを出力する。次に、信号変換回路10の具体的な構成を説明する。図2は、信号変換回路10の具体例を示す回路図である。図2において、電源電圧端子19には、図示しない定電圧源が接続されており、定電圧Vccが入力される。定電圧Vccは、ヒステリシスコンパレータ1、2、差動-シングル変換バッファ3の共通の駆動電源である。まず、ヒステリシスコンパレータ1の具体的な構成について説明する。ヒステリシスコンパレータ1は、非反転入力端子11、反転入力端子12、基準電流端子13、MOSトランジスタ14-1、14-2、15-1、15-2、16、17、18-1、18-2を備える。MOSトランジスタ14-1、14-2、15-1、15-2はPch-MOSFETであり、MOSトランジスタ16、17、18-1、18-2はNch-MOSFETである。基準電流端子13には、図示しない基準電流源が接続されており、基準電流Irefが入力される。MOSトランジスタ14-1、14-2、15-1及び15-2のソースは電源電圧端子19に接続され、定電圧Vccがソースに入力されている。MOSトランジスタ14-1及び14-2は、カレントミラーの構成である。具体的には、MOSトランジスタ14-1及び14-2のゲート同士が接続され、MOSトランジスタ14-1のドレインからの出力が、MOSトランジスタ14-1及び14-2のゲートに入力されている。つまり、MOSトランジスタ14-1において、ゲートとドレインとがショートされている。MOSトランジスタ15-1及び15-2も、同様のカレントミラーの構成である。また、MOSトランジスタ14-1のサイズに対して、MOSトランジスタ14-2のサイズを大きく、MOSトランジスタ15-2のサイズに対して、MOSトランジスタ15-1のサイズを大きくしている。こうすることによりヒステリシス特性を持たせることが出来る。MOSトランジスタ14-1、MOSトランジスタ15-1のドレインは、MOSトランジスタ16のドレインに接続される。MOSトランジスタ14-2、MOSトランジスタ15-2のドレインは、MOSトランジスタ17のドレインに接続される。なお、MOSトランジスタ15-2の出力信号E1は、差動-シングル変換バッフア3におけるMOSトランジスタ31のゲートに入力される。MOSトランジスタ31の動作については後述する。MOSトランジスタ16は、ゲートに非反転入力端子11が接続され、信号D1が入力される。MOSトランジスタ17は、ゲートに反転入力端子12が接続され、信号D2が入力される。MOSトランジスタ16及び17のソースは、MOSトランジスタ18-2のドレインに接続される。MOSトランジスタ18-1及び18-2は、カレントミラーの構成である。具体的には、MOSトランジスタ18-1は、ソースが基準電流端子13に接続され、基準電流Irefが入力される。MOSトランジスタ18-1のドレインとゲートとはショートしており、MOSトランジスタ18-2のゲートと接続されている。MOSトランジスタ18-1のソース及びMOSトランジスタ18-2のソースは、接地されている。以上の構成により、ヒステリシスコンパレータ1のテール電流源のMOSトランジスタ18-2に電流が供給される。以上の構成により、信号D1の電位V1と信号D2の電位V2とが同電位になっても、信号Eの論理レベルがすぐに変化することがなく、ヒステリシスを持たせることができる。つまり、ヒステリシスコンパレータ1のヒステリシス特性を確保することができる。この詳細については後述する。ヒステリシスコンパレータ2は、非反転入力端子21、反転入力端子22、基準電流端子23、MOSトランジスタ24-1、24-2、25-1、25-2、26、27、28-1、28-2を備える。MOSトランジスタ24-1、24-2、25-1、25-2はPch-MOSFETであり、MOSトランジスタ26、27、28-1、28-2はNch-MOSFETである。MOSトランジスタ25-2の出力信号E2は、差動-シングル変換バッフア3におけるMOSトランジスタ33のゲートに入力される。それ以外のヒステリシスコンパレータ2の具体的な構成については、ヒステリシスコンパレータ1と同様であるため、説明を省略する。次に、差動-シングル変換バッフア3の具体的な構成について説明する。差動-シングル変換バッフア3は、MOSトランジスタ31、32、33、34、35、36を備える。MOSトランジスタ31、33、35はPch-MOSFETPMOSトランジスタであり、MOSトランジスタ32、34、36はNch-MOSFETNMOSトランジスタである。なお、MOSトランジスタ31及び32においては、電源電圧側にPMOSトランジスタが接続され、接地側にNMOSトランジスタが接続されている。つまり、MOSトランジスタ31及び32はCMOS回路を構成している。これは、MOSトランジスタ33及び34、MOSトランジスタ35及び36についても同様である。MOSトランジスタ31のソースには、電源電圧端子19が接続され、定電圧Vccが入力される。ゲートには、前述の通り、MOSトランジスタ15-2の出力信号E1が入力されている。MOSトランジスタ31のドレインからの出力信号Kは、MOSトランジスタ32のドレイン及びMOSトランジスタ35、36のゲートに入力される。MOSトランジスタ32のゲートは、MOSトランジスタ33のドレインからの出力に接続されている。MOSトランジスタ32のソースは接地されている。MOSトランジスタ33のソースには、電源電圧端子19が接続され、定電圧Vccが入力される。ゲートには、前述の通り、MOSトランジスタ25-2の出力信号E2が入力される。MOSトランジスタ33のドレインからの出力信号Jは、MOSトランジスタ34のドレイン、ゲート及びMOSトランジスタ32のゲートに入力される。MOSトランジスタ34のソースは、接地されている。MOSトランジスタ35のソースには、電源電圧端子19が接続され、定電圧Vccが入力される。ゲートには、前述の通り、MOSトランジスタ31の出力信号Kが入力される。MOSトランジスタ35のドレインからの出力信号Fは、差動-シングル変換バッフア3の出力として出力される。また、出力信号Fは、MOSトランジスタ36のドレインに入力される。MOSトランジスタ36のゲートには、前述の通り、MOSトランジスタ31の出力信号Kが入力される。MOSトランジスタ36のソースは接地されている。以下、図3を用いて、図2に示した信号変換回路10の動作を説明する。図3は、信号変換回路10のノードにおける時間波形の一例を示す図である。非反転入力端子11、反転入力端子22には、図3に示したエッジ信号D1が入力される。反転入力端子12、非反転入力端子21には、図3に示したエッジ信号D2が入力される。なお、エッジ信号D1及びD2は、信号の立上り及び立下りのエッジを示す信号である。このように、差動信号である信号D1及びD2は、ヒステリシスコンパレータ1及び2において、それぞれ逆の入力端子に接続される。これにより、ヒステリシスコンパレータ1及び2は、逆位相のデジタル信号E1及びE2を出力する。ここで、図4を用いて、ヒステリシスコンパレータ1がエッジ信号D1及びD2をデジタル信号E1に変換する動作の詳細を示す。図4は、差電圧V1-V2の時間波形と、信号E1の時間波形を示した図である。初期時刻t0において、差電圧V1-V2の値は0である。このとき、信号E1の論理レベルは、0である。時刻t1において、差電圧V1-V2の波形は、エッジが立ち上がった状態となる。言いかえれば、電位V1は電位V2に対して十分高い。差電圧V1-V2が第1の閾値電圧A1を超えると、ヒステリシスコンパレータ1において、MOSトランジスタ16はONし、MOSトランジスタ17はOFFとなる。MOSトランジスタ17がOFFすることにより、MOSトランジスタ15-1、15-2はOFFとなる。このとき、MOSトランジスタ14-2のソースから出力された電流は、MOSトランジスタ31のゲートに入力される。これにより、信号E1の電圧値はほぼVccになり、信号E1は論理値1をとる。なお、第1の閾値電圧A1は正の値であり、差電圧V1-V2の最大値立上りエッジの端点の値よりも十分に小さな値である。時刻t2において、差電圧V1-V2はエッジが立ち上がった状態から0に近づく。具体的にいえば、電位V1は、エッジが立ち上がった状態から定常電圧値例えば0に近づき、電位V2は、エッジが立ち下がった状態から定常電圧値に近づく。時刻t3において、差電圧V1-V2は0の値をとる。つまり、MOSトランジスタ16のゲートに入力される電位V1とMOSトランジスタ17のゲートに入力される電位V2は同じ値である。例えば、MOSトランジスタ16、17が、同じゲート長及びゲート幅を有するといった場合、MOSトランジスタ16、17から出力される電流は同じ値である。このとき、MOSトランジスタ15-1、15-2はOFFの状態が保持されている。また、MOSトランジスタ14-1に対してMOSトランジスタ14-2のサイズが大きいためMOSトランジスタ14-1のドレイン電流よりもMOSトランジスタ14-2のドレイン電流の方が大きい。またMOSトランジスタ16とMOSトランジスタ17のドレイン電流は同じである。従って、MOSトランジスタ17のドレインに電荷が蓄積されることにより、MOSトランジスタ17のドレイン電位はHIGHレベルを維持することになる。そのため、差電圧V1-V2が0になっても、信号E1の論理レベルは0にならず、1を保ったままでありヒステリシス特性を持たせることが出来る。時刻t4において、差電圧V1-V2はエッジが立ち下がった状態となる。言いかえれば、電位V1は、電位V2の電位よりも十分に低い。このとき、差電圧V1-V2が第2の閾値電圧A2未満になると、MOSトランジスタ17がONし、MOSトランジスタ16はOFFとなる。MOSトランジスタ16がOFFとなることにより、MOSトランジスタ14-1、14-2はOFFとなる。MOSトランジスタ17がONすることにより、MOSトランジスタ17のドレイン電位は十分小さくなり、信号E1の論理レベルは0になる。なお、第2の閾値電圧A2は負の値であり、差電圧V1-V2の最小値立下りエッジの端点の値よりも十分に大きな値0に近い値である。時刻t5において、差電圧V1-V2はエッジが立ち下がった状態から0に近づく。つまり、電位V1はエッジが立ち下がった状態から定常電圧値に近づき、電位V2はエッジが立ち上がった状態から定常電圧値に近づく。時刻t6において、差電圧V1-V2は0の値をとる。ここで、MOSトランジスタ16とMOSトランジスタ17のゲートに入力される電位は同じ値である。このとき、MOSトランジスタ14-1、14-2はOFFの状態が保持されている。また、MOSトランジスタ15-2に対してMOSトランジスタ15-1のサイズが大きいためMOSトランジスタ15-2のドレイン電流よりもMOSトランジスタ15-1のドレイン電流の方が大きい。またMOSトランジスタ16とMOSトランジスタ17のドレイン電流は同じである。従って、MOSトランジスタ16のドレインに電荷が蓄積されることにより、MOSトランジスタ16のドレイン電位はHIGHレベル、MOSトランジスタ17のドレイン電位はLOWレベルを維持することになる。そのため、信号E1の論理レベルは1にならず、0を保ったままである。以上のようにして、ヒステリシスコンパレータ1は、エッジ信号D1及びD2をデジタル信号E1に変換する。ヒステリシスコンパレータ2も同様にして、エッジ信号D1及びD2をデジタル信号E2に変換する。なお、第1の閾値電圧A1は、MOSトランジスタ14-1及び14-2の流す電流の比によって決定される。第2の閾値電圧A2は、MOSトランジスタ15-1及び15-2の流す電流の比によって決定される。ここで、MOSトランジスタ14-1及び14-2、あるいはMOSトランジスタ15-1及び15-2の流す電流の比は、各MOSトランジスタのサイズ、つまりゲート長及びゲート幅に依存して変化する。例えば、MOSトランジスタ14-2のゲート長がMOSトランジスタ14-1のゲート長と同じであり、MOSトランジスタ14-2のゲート幅がMOSトランジスタ14-1のゲート幅の2倍である場合、MOSトランジスタ14-2はMOSトランジスタ14-1の2倍の電流を出力する。以下、図3に戻り、図2に示した信号変換回路10の動作を説明する。出力信号E2は、MOSトランジスタ33、34を経由してMOSトランジスタ32のゲートに入力される。ここで、信号E2の論理レベルが1であるときにはMOSトランジスタ33は電流を流さず動作せず、信号E2の論理レベルが0であるときにはMOSトランジスタ33は電流を流す。これにより、MOSトランジスタ32のゲートに入力されるのは、信号E2の位相が反転された信号Jである。つまり、MOSトランジスタ33、34は、信号E2の位相を反転した信号を出力する位相反転部として動作する。信号E1は、MOSトランジスタ31のゲートに入力されることにより、MOSトランジスタ31を動作させる。つまり、信号E1の論理レベルが1であるときにはMOSトランジスタ31は電流を流さず、信号E1の論理レベルが0であるときにはMOSトランジスタ31は電流を流す。これにより、信号E1と逆位相の信号KがMOSトランジスタ31から出力される。また、信号Jは信号E1と同位相であり、MOSトランジスタ32を動作させる。ここで、MOSトランジスタ31、32はバッファを構成し、信号E1、信号Jに応じて、信号E2と実質的に同位相の信号Kを出力する。この信号Kは、MOSトランジスタ35、36により構成されるインバータを介して、信号Kを反転した信号Fとして出力される。MOSトランジスタ35は、信号Kの論理レベルに応じて、電流を出力するか否かの動作を変更する。なお、信号Fは、シングルエンドの信号である。以上のようにして、信号変換回路10は、差動構成のエッジ信号D1及びD2を、シングルエンドの信号Fに変換する。ここで、信号変換回路10は、信号の電位差に応じて動作するヒステリシスコンパレータ1、2と、信号の論理レベルに応じて動作する差動-シングル変換バッフア3を用いることにより、回路のより高速な動作を可能にしている。RSフリップフロップ等のエッジトリガ型の素子を用いて差動信号を変換する場合、当該素子は、出力信号の電位と入力信号の電位とを比較することにより出力信号を出力している。そのため、上述の通り、入力信号の変化の前後において入力信号が変化しない時間帯であるセットアップタイム及びホールドタイムが必要になる。ここで、入力信号の周波数が高いと、セットアップタイム又はホールドタイムが経過する前に入力信号が変化することにより、出力が不安定になる可能性が生じる。そのため、回路が正常に動作できない可能性がある。本実施形態にかかる信号変換回路10は、出力信号と入力信号の電位とを比較することにより、出力信号を出力するような構成をとっていない。ヒステリシスコンパレータ1及び2は、入力される信号D1及びD2の電位差に応じて動作する。また、差動-シングル変換バッファは、入力される信号E1及びE2の論理レベルに応じて動作する。以上より、信号変換回路10は、入力信号の周波数が高い場合でも、正常に動作することができる。なお、ヒステリシスコンパレータ1、2及び差動-シングル変換バッフア3は、共通の駆動電源を有するため、信号変換回路10の構造をより簡素にすることができる。なお、ヒステリシスコンパレータ1、2に入力される信号は、図3に示したエッジ信号であるD1、D2に限らない。例えば、ヒステリシスコンパレータ2の非反転入力端子21には、信号D2と実質的に同位相であれば、振幅が異なるエッジ信号が入力されてもよい。その場合、反転入力端子22には、そのエッジ信号が反転された信号が入力される。つまり、ヒステリシスコンパレータ2には、差動信号が入力される。このとき、ヒステリシスコンパレータ2における閾値電圧を適宜変更することにより、信号変換回路10は、上述と同様に動作することができる。また、ヒステリシスコンパレータ1、2に入力される信号は、エッジ信号に限らず、パルス信号等の他の種類の信号でもよい。入力される信号は、交流、直流のいずれかでもよい。ヒステリシスコンパレータ1、2は、他の構成をとることも可能である。その場合、ヒステリシスコンパレータ1は、差動信号である信号D1及び信号D2が入力された場合に、信号D1及び信号D2の電位の大小を比較し、その比較結果を信号E1として出力する。ヒステリシスコンパレータ2は、差動信号である信号D1及び信号D2が入力された場合に、信号D1及び信号D2の電位の大小を比較し、その比較結果を信号E1の反転信号である信号E2として出力する。差動-シングル変換バッフア3についても、実施形態と同様に動作するものであれば、種々の構成をとることが可能である。実施の形態2本実施の形態にかかるアイソレータ回路は、実施の形態1に記載した信号変換回路を備え、デジタル信号を1次側から2次側に伝達するアイソレータ回路である。このアイソレータ回路により、高い周波数の信号の伝達が可能になる。また、信号を1次側から2次側に伝達する容量性アイソレータの容量値を抑制することができるため、容量性アイソレータの大きさを抑制することができる。つまり、アイソレータ回路全体の大きさを抑制することができる。以下、図面を参照して本発明の実施の形態について説明する。図5は、本実施の形態にかかるアイソレータ回路の全体図である。アイソレータ回路80は、大きく分けて、入力信号伝達部40及びCLKクロック信号伝達部60を備える。なお、図5において、容量性アイソレータ48、49、64、65の左側は1次側の回路デジタル信号の送信側の回路であり、右側が2次側の回路デジタル信号の受信側の回路である。入力信号伝達部40は、入力されたデジタル入力信号伝達信号INを1次側から2次側に伝達する。入力信号伝達部40は、XOR素子排他的論理和演算回路41、合成信号伝達部42、XOR素子43、LPFローパスフィルタ44及びシュミットバッファ45を備える。XOR素子41においては、第1の入力端子にデジタル入力信号INが、第2の入力端子にCLK発振器61が出力したCLK信号Aが、それぞれ入力される。XOR素子41は、デジタル入力信号IN及びCLK信号Aに応じて、合成信号Bを合成信号伝達部42に出力する。合成信号伝達部42は、入力された合成信号Bを1次側から2次側に伝達する。合成信号伝達部5は、バッファ46、インバータ47、容量性アイソレータ48、49、基準電圧源50、抵抗51、52、ヒステリシスコンパレータ53、54及び差動-シングル変換バッフア55を備える。容量性アイソレータ48、49は、例えばキャパシタ等の容量素子により構成されている。バッファ46は、合成信号Bを変化させずに、信号C1として容量性アイソレータ48に出力する。インバータ47は、合成信号Bを反転させた信号C2を容量性アイソレータ49に出力する。つまり、バッファ46及びインバータ47は、合成信号Bを差動信号C1及びC2に変換する変換部として機能する。容量性アイソレータ48は、1次側からの信号C1を、信号C1の立上り及び立下り信号変化点のエッジを示すエッジ信号D1に変換して2次側に伝達する。容量性アイソレータ49も同様に、1次側からの信号C2を、エッジ信号D2に変換して2次側に伝達する。ここで、1次側と2次側は電気的に絶縁されている。エッジ信号D1及びD2は、差動信号である。容量性アイソレータ48の出力する信号D1は、ヒステリシスコンパレータ53の非反転入力端子及びヒステリシスコンパレータ54の反転入力端子に入力される。容量性アイソレータ49の出力する信号D2は、ヒステリシスコンパレータ53の反転入力端子及びヒステリシスコンパレータ54の非反転入力端子に入力される。なお、基準電圧源50から、基準電圧Vrefが抵抗51、52を介して、信号D1、D2を伝達するノードに出力される。この基準電圧Vrefにより、2次側のDCバイアスのレベルが決定される。ヒステリシスコンパレータ53には、前述の通り、非反転入力端子にはエッジ信号D1が、反転入力端子にはエッジ信号D2が入力される。ヒステリシスコンパレータ53は、エッジ信号D1及びD2に応じてデジタル信号E1を差動-シングル変換バッファ55に出力する。ヒステリシスコンパレータ54には、前述の通り、非反転入力端子にはエッジ信号D2が、反転入力端子にはエッジ信号D1が入力される。ヒステリシスコンパレータ54は、エッジ信号D1及びD2に応じて、デジタル信号E2を差動-シングル変換バッファ55に出力する。差動-シングル変換バッファ55は、デジタル信号E1、E2に応じて、シングルエンドの信号FをXOR素子43に出力する。XOR素子43には、差動-シングル変換バッファ55の出力信号Fと、CLK信号伝達部60から出力されたCLK信号Gが入力される。XOR素子43は、出力信号F及びCLK信号Gに応じて、信号HをLPF44に出力する。LPF44は、信号Hの低周波数成分である信号Iを通して、シュミットバッファ45に出力する。シュミットバッファ45は、入力された信号Iに応じて、元のデジタル入力信号INと実質的に同じデジタル信号OUTを出力する。CLK信号伝達部60は、CLK信号Aを、1次側から2次側に伝達する。CLK信号伝達部60は、CLK発振器61、バッファ62、インバータ63、容量性アイソレータ64、65、基準電圧源66、抵抗67、68、ヒステリシスコンパレータ69、70、差動-シングル変換バッフア71を備える。CLK発振器61は、CLK信号A発振出力信号を、XOR素子41、バッファ62及びインバータ63に出力する。その他の各部の構成については、前述の合成信号伝達部42と同様なので、説明を省略する。なお、ヒステリシスコンパレータ53、54及び差動-シングル変換バッフア55の具体的な構成については、実施の形態1において前述した通りである。ヒステリシスコンパレータ69、70及び差動-シングル変換バッフア71の具体的な構成についても同様である。以下、図6を用いて、図5に示したアイソレータ回路80の動作を説明する。図6は、アイソレータ回路80のノードにおける時間波形の一例を示す図である。なお、信号D1、D2、E1、E2は、図3において示した信号D1、D2、E1、E2と同じ信号である。まず、デジタル入力信号INが、アイソレータ回路80のXOR素子41に入力される。図6において、入力されたデジタル入力信号INは直流信号である。XOR素子41は、入力されたデジタル入力信号INと、CLK発振器61が出力したCLK信号Aとをマンチェスタ符号化することにより図6に示す合成信号Bを生成する。つまり、XOR素子41は、エンコーダとして機能する。ここで、合成信号Bはデジタル信号である。ここで、マンチェスタ符号化とは、元のデジタル信号の1を10に、0を01と符号化することであり、有線LANIEEE802.3において一般に用いられている技術である。デジタル入力信号INは直流信号であるため、マンチェスタ符号化によりデジタル入力信号INは、CLK発振器61の発振周波数を有するパルス列に変換される。次に、バッファ46及びインバータ47は、マンチェスタ符号化した合成信号Bを図6に示す信号C1及びC2に変換する。信号C1及びC2は差動信号である。このように差動変換することにより、合成信号Bのコモンモードノイズに対する耐性を確保することができる。信号C1は、容量性アイソレータ48に入力される。容量性アイソレータ48により、信号C1の立上りと立下り部のみを抽出したエッジ信号D1が生成され、2次側に伝達される。容量性アイソレータ49も同様に、信号C2に基づいてエッジ信号D2を生成し、2次側に伝達する。エッジ信号D1及びD2は、ヒステリシスコンパレータ53及び54に入力される。ヒステリシスコンパレータ53、54は、エッジ信号D1及びD2の立上りと立下り部を検出し、図6に示すデジタル信号E1及びE2を生成する。デジタル信号E1及びE2は差動-シングル変換バッフア55に入力され、差動信号からシングルエンドの信号Fに変換される。この信号Fは、合成信号Bと実質的に同じ信号であり、合成信号Bが合成信号伝達部42によって伝達されたことを示している。ヒステリシスコンパレータ53、54及び差動-シングル変換バッフア55の具体的な動作は、実施の形態1において前述した通りである。なお、CLK発振器61が出力したCLK信号Aは、CLK信号伝達部60により、合成信号伝達部42と同様にして伝達される。伝達されたCLK信号Gは、XOR素子43に入力される。CLK信号Gは、CLK信号Aと実質的に同じ信号である。信号F及びCLK信号Gは、XOR素子43において、排他的論理和の演算がされることにより、マンチェスタ復号化される。つまり、XOR素子43は、デコーダとして機能する。図6において、マンチェスタ復号化されてXOR素子43から出力された信号Hの波形が示されている。ここで、信号Hには、符号化に用いたCLK信号Aと復号化に用いたCLK信号Gとの位相差によるスパイク状のノイズLが重畳して現れている。LPF44は、ノイズLを低域フィルタにより遮断し、図6に示した信号Iのような波形を生成する。従って、デジタル入力信号INの最大ビットレートは、LPF44のカットオフ周波数により制限される。このとき、信号Iのエッジ部分Mは、低域フィルタの効果により図6で示したように鈍る。信号Iは、シュミットバッファ45に接続される。ここで、シュミットバッファ45は、LPF44で除去しきれなかった信号Iのノイズを除去する。さらに、LPF44により鈍った信号Iのエッジ部分Mを、鋭いエッジの形に整形する。以上のようにして、信号Iに応じてシュミットバッファ45が出力するデジタル信号OUTは、最初に入力されたデジタル入力信号INと実質的に同じ信号である。このようにして、2次側においてデジタル入力信号INが再現される。以上に示したアイソレータ回路80は、以下の効果を奏する。アイソレータ回路80において、容量性アイソレータ48、49の出力信号D1、D2は、ヒステリシスコンパレータ53、54及び差動-シングル変換バッフア55によって信号Fに変換されている。容量性アイソレータ64、65の出力信号も同様に、ヒステリシスコンパレータ69、70及び差動-シングル変換バッファ71によって信号Gに変換されている。この信号の変換において、エッジトリガ型の素子は用いられていない。そのため、実施の形態1で前述した通り、アイソレータ回路80のより高速な動作高速な信号の伝達が可能である。つまり、CLK信号Aの周波数をより高くすることが可能である。さらに、CLK信号Aの周波数を低くせずにすむため、容量性アイソレータ48、49、64、65の容量値を大きくする必要がない。そのため、容量性アイソレータ48、49、64、65の部品の大きさを抑制することができる。それにより、アイソレータ回路80の大きさも抑制することが可能という、新たな効果も奏する。図5において示したアイソレータ回路80は、信号に変化がない直流のデジタル入力信号INにおいても、マンチェスタ符号化により、容量性アイソレータを介して1次側から2次側にデジタル信号を伝達することができる。これは、マンチェスタ符号化により、デジタル入力信号INがCLK信号Aの周波数のパルス列に変換されるため、容量性アイソレータ48、49に伝達可能となるためである。例えば、入力信号の符号化及び復号化を行わず、容量性アイソレータを入力信号の伝達に用いる場合を考える。入力信号が直流近傍の低周波である場合、入力信号を容量性アイソレータに通過させるためには、容量性アイソレータの容量値を大きくする必要がある。さらに、直流の入力信号については、容量性アイソレータを用いて通すことはできない。本実施形態にかかるアイソレータ回路80は、前述の通り、容量性アイソレータの容量値を大きくしないままの状態で、直流信号を伝達することが可能である。さらに、アイソレータ回路80においては、シングルエンドの合成信号Bを差動信号C1、C2に変換した上で、信号C1、C2をそれぞれ容量性アイソレータ48、49に伝達させている。これにより、伝達する信号のコモンモードノイズに対する耐性を向上させることができる。同様に、容量性アイソレータ48、49の出力からヒステリシスコンパレータ53、54の入力までの信号をシングルエンドではなく差動構成とすることにより、信号のコモンモードノイズに対する耐性を向上させることができる。以上の効果は、CLK信号の伝達においても同様である。さらに、ヒステリシスコンパレータ53、54において、エッジ信号D1、D2は、それぞれ逆の端子に入力されている。つまり、エッジ信号D1、D2は、たすき掛けの状態に接続されている。このようにして、エッジ信号の立上りと立下りを別のヒステリシスコンパレータで検出することにより、立上りと立下りの差動のバランスを良好にすることができる。そのため、信号のコモンモードノイズに対する耐性を向上させることができる。ヒステリシスコンパレータ69、70についても同様である。さらに、信号をマンチェスタ復号化した後に、信号をLPF44及びシュミットバッファ45に入力させることにより、CLK信号AとCLK信号Gとの位相差によるノイズを除去することができる。そのため、CLK信号Aと、入力信号INとを同期する部品を設ける必要がなくなり、アイソレータ回路80の簡素化ができるという効果を奏する。本実施形態にかかるアイソレータ回路80は、アイソレータを用いる信号伝達装置において、適宜応用可能である。例えば、医療、計測分野等、精密な電気の取り扱いが必要とされる分野において、用いることができる。その他、通信分野等への応用も可能である。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図1に示したヒステリシスコンパレータ1、2、差動-シングル変換バッファ3は、同様の動作をするものであれば、MOSFET以外のトランジスタによって構成されてもよい。あるいは、エッジトリガ型の素子を用いなければ、トランジスタ以外の素子を用いて構成してもよい。ヒステリシスコンパレータ1、2、差動-シングル変換バッファ3においては、共通の駆動電源源、基準電流源を用いなくてもよい。実施の形態2にかかるアイソレータ回路80においては、CLK信号伝達部60を設けることなく、XOR素子41と43に対して、別のCLK発振器から出力される同期されたCLK信号を入力してもよい。そのようにしても、XOR素子41と43は、マンチェスタ符号化及び復号化が可能であるため、アイソレータ回路80は、より高速な動作ができる。しかし、その場合、別のCLK発振器から出力されるCLK信号を同期するための回路が必要になる。アイソレータ回路80の面積をより少なくするためには、本実施形態の通り、CLK信号伝達部60を設けることによって、同一のCLK発振器により発振されたCLK信号をXOR素子41、43に伝達するのが望ましい。なお、CLK発振器61は、本実施形態のように1次側ではなく、2次側に設けられていてもよい。その場合、CLK発振器61が出力するCLK信号は、XOR素子43に入力される。CLK信号伝達部60は、CLK発振器61が出力するCLK信号を1次側から2次側に伝達することにより、XOR素子41にCLK信号を入力させる。以上の詳細については、本実施形態と同様であるため説明を省略する。実施の形態2に示したアイソレータ回路80において信号の伝達は、図5に示した差動構成ではなく、適宜シングルエンドの構成にしてもよい。LPF44、シュミットバッファ45は、信号Hのノイズが無視できる程度に小さい場合には設けなくてもよい。差動信号D1、D2を、前述のヒステリシスコンパレータ及び差動-シングル変換バッファを用いてシングルエンドの信号に変換するのであれば、アイソレータ回路80中のその他の構成を適宜変更することができる。アイソレータ回路80においては、バッファ46及びインバータ47によりシングルエンドの信号が差動信号に変換され、容量性アイソレータ48及び49により、その差動信号はエッジ信号に変換されて2次側に伝達された。しかし、XOR素子41により符号化されたシングルエンドの信号を容量性アイソレータによりエッジ信号に変換して2次側に伝達し、伝達されたエッジ信号をバッファ及びインバータにより構成される差動変換部によって差動信号に変換してもよい。アイソレータ回路80においては、マンチェスタ符号化及び復号化を行うことにより直流信号を伝達したが、異なる符号化の方式を用いて直流信号を伝達してもよい。つまり、アイソレータ回路80は、XOR素子以外の素子等を用いることによって符号化を実行してもよい。アイソレータ回路80のデジタル入力信号INとして、直流の信号ではなく交流のデジタル信号を伝達してもよい。そのような場合、CLK信号によるマンチェスタ符号化は必要なく、図5に示したXOR素子41、43、CLK信号伝達部60は設けなくてよい。なお、交流のデジタル信号というのは、1、-1の2値、あるいは1、0、-1の3値といった離散値を有する信号である。アイソレータ回路80において、容量性アイソレータ48、49、64、65は、他の原理を用いたアイソレータによるものでもよい。例えば、トランス結合を用いたアイソレータにも応用可能である。