"装置であって、第1の制御線に接続された第1および第2の磁気メモリ素子を有するマルチレベルセルMLC磁気メモリセルスタックと、第2の制御線に接続されたスイッチング素子とを備え、前記第1のメモリ素子は、前記第2のメモリ素子と並列に接続され、前記第1および第2のメモリ素子の各々は、さらに、前記第1および第2の制御線の間の前記スイッチング素子に直列に接続されるとともに、前記スタック内のそれぞれの平面外の軸方向の高さに配置され、プログラミング電流が前記第1および第2の制御線の間に流れて、前記第1および第2の磁気メモリ素子を異なるプログラムされた抵抗に同時に設定する、装置。前記第1の磁気メモリ素子は、第1の電流密度を有する、前記セルを通る書込電流の印加に応答して、選択された磁気配向に対して歳差運動し、前記第2の磁気メモリ素子は、前記選択された磁気配向に対して歳差運動をする前に、より高い第2の電流密度を有する、前記セルを通る書込電流の印加を必要とする、請求項1に記載の装置。前記第1および第2の磁気メモリ素子の各々は、磁気トンネル接合MTJとして特徴付けられ、MTJの各々は、固定された磁気配向を有するリファレンス層と、前記メモリ素子への書込電流の印加に応答して、選択的にプログラム可能な磁気配向を有する自由層と、前記リファレンス層と前記自由層との間のトンネルバリアとを有する、請求項1または2に記載の装置。前記第1および第2の磁気メモリ素子の前記自由層は、異なるスイッチング電流密度に応答して、選択されたプログラム可能な磁気配向に対して歳差運動を行なう、請求項3に記載の装置。前記第1のメモリ素子は、第1のスイッチング電流密度を提供するために第1の全体的な断面領域を有し、前記第2のメモリ素子は、異なる、第2のスイッチング電流密度を提供するために、異なる、第2の全体的な断面領域を有する、請求項1から4のいずれか1項に記載の装置。前記第1および第2の磁気メモリ素子の各々は、当該関連する素子のプログラムされた抵抗に応答して1ビットのデータを記憶し、したがって、前記メモリセルは少なくとも2ビットのデータを記憶する、請求項1から5のいずれか1項に記載の装置。前記第1および第2の磁気メモリ素子の各々は、相対的に低い電気抵抗および相対的に高い電気抵抗にそれぞれプログラム可能であり、前記メモリセルは、前記第1および第2の磁気メモリ素子の組合された抵抗に応答して、多ビット値のデータを記憶する、請求項1から6のいずれか1項に記載の装置。前記第1および第2の制御線の間の前記メモリセルを通じて書込電流を印加して、それぞれのメモリ素子にデータを記憶する制御回路をさらに備え、前記メモリセルの選択された、プログラムされた状態は、前記セルを通じて、第1の軸の方向に、第1の相対的により大きい書込電流を流し、続いて、前記セルを通じて反対の第2の軸方向に、前記セルを通じて、第2の相対的により小さい書込電流を流すことによって達成される、請求項1から7のいずれか1項に記載の装置。前記MLCメモリセルは第1のMLCメモリセルとして特徴付けられ、前記装置はコントローラおよび不揮発性メモリモジュールを備えるデータ記憶装置として特徴付けられ、前記不揮発性メモリモジュールは、前記第1のMLCメモリセルと名目上同一のMLCメモリセルのアレイを備える、請求項1から8のいずれか1項に記載の装置。前記第1および第2のメモリ素子は、前記メモリセルスタック内において、異なる、重ならない高さに配置された平面外メモリ素子として特徴付けられる、請求項1から9のいずれか1項に記載の装置。方法であって、第1および第2の磁気メモリ素子を有するマルチレベルセルMLC磁気メモリセルスタックを準備するステップを備え、前記第1および第2の磁気メモリ素子は前記スタック内においてそれぞれの平面外の軸方向の高さに配置され、かつ、第1の制御線に接続され、前記メモリセルスタックは、さらに、第2の制御線に接続されたスイッチング素子を有し、前記第1のメモリ素子は前記第2のメモリ素子と並列に接続され、前記第1および第2のメモリ素子の各々は、さらに、前記第1および第2の制御線の間の前記スイッチング素子に直列に接続され、前記第1および第2の制御線の間の前記メモリセルを通って第1の軸方向に第1の書込電流を流して、前記第1および第2の磁気メモリ素子を、それぞれのプログラムされた抵抗に同時にプログラムするステップと、続いて、前記第1および第2の制御線の間の前記メモリセルを通って、反対の第2の軸方向に第2の書込電流を流して、前記第1の磁気メモリ素子を異なるプログラムされた抵抗にプログラムするステップとをさらに備える、方法。さまざまな実施の形態に従うと、マルチレベルセルMLC磁気メモリスタックは、第1の制御線に接続された第1および第2の磁気メモリ素子と、第2の制御線に接続されたスイッチング素子とを有する。第1のメモリ素子は、第2のメモリ素子と並列に接続され、第1および第2のメモリ素子は、スイッチング素子に直列に接続される。第1および第2のメモリ素子は、メモリセルスタック内で異なる高さで設けられている。プログラミング電流は、第1および第2の制御線の間に流れて、第1および第2の磁気メモリ素子を同時に異なるプログラムされた抵抗に設定する。いくつかの実施の形態において、第1の書込電流は、第1および第2の素子を同時にプログラムし、それに続き反対の第2の方向に第2の書込電流が印加されて、第1の素子を異なるプログラムされた抵抗に切換える。本発明のさまざまな実施の形態を特徴付けるこれらおよびさまざまな他の特徴および利点は、以下に続く詳細な説明および添付の図面の観点から理解されることができる。詳細な説明この開示は、たとえばスピントルク注入ランダムアクセスメモリSTRAMセルであるがこれに限定されない磁気メモリ素子にデータを書込み得る方式における改良を説明する。固体磁気メモリセルのアレイが、データビットの不揮発の記憶を提供するために用いられ得る。いくつかの磁気メモリセル構成は、たとえば磁気トンネル接合MTJのようなプログラム可能な抵抗素子を含む。MTJは、選択された方向における固定された磁気配向を有するピン止めされたリファレンス層を含む。自由層がトンネリングバリアによってリファレンス層から分離され、自由層は選択的に可変の磁気配向を有する。固定層に対する自由層の配向は、セルの全体的な電気抵抗を確立するが、それは読出センス動作の間に検出され得る。磁気メモリ素子は、小型の半導体アレイ環境において効率的にデータを記憶することが見出されたが、そのような素子に関する1つの問題は、一般にマルチレベルセルMLCプログラミングを用いて磁気メモリセルに多ビットを書込むことができないということである。すなわち、多くの磁気メモリ素子における自由層は、ただ2つの磁気状態平行および反平行の間で磁気的に歳差運動することが可能である。このことは、各磁気メモリ素子が、単一レベルのセルまたはSLCプログラミングを用いて1ビットのデータのみを記憶することを可能にする。したがって、本発明のさまざまな実施の形態は、概して磁気メモリ素子によってMLCプログラミングをメモリセルに実行するための装置および方法に向けられる。以下で説明するように、各メモリセルは、セル内で互いに並列に結合された2つまたはそれより多い磁気メモリ素子で提供される。異なる電流密度がセルに印加されて、それぞれのメモリ素子を所望の抵抗状態へと独立に切換えることができる。各セルにおける2つのプログラム可能なメモリ素子の使用は、各セル内で2ビットのデータ00,01,10,11のそれぞれの記憶を可能にする。各セルにおいて任意の複数のメモリ素子を設けてもよいことが明らかであるだろう。たとえば、3つのメモリ素子の使用は、各セル内で最大で3ビットのデータ000から111までの記憶を可能とするだろう。図1は、本発明のさまざまな実施の形態に従って構築されるとともに動作するデータ記憶装置100の単純化されたブロック表現を提供する。装置は、携帯電子機器にデータ記憶を提供するために携帯電子機器と一体になることが可能なメモリカードを構築することが期待されるが、そのように限定されるものではない。装置100は、コントローラ102とメモリモジュール104とを含むように示される。コントローラ102は、ホスト別個には示されていないとのインターフェイス動作を含む、装置の最上位の制御を提供する。コントローラは、ハードウェア内に、またはプログラマブルプロセッサを介して機能的に実現可能であるか、またはメモリモジュール104に直接的に組込まれることが可能である。装置100に組込むことが可能な他の構造は、I/Oバッファ、ECC回路およびローカルコントローラキャッシュも含むが、そのように限定されるものではない。メモリモジュール104は、図2に図示されるように不揮発性のメモリセルの固体アレイを含む。各セル106は、複数の抵抗性のセンスメモリ素子108とスイッチング素子110とを含む。メモリ素子108は図2において可変抵抗として示されるが、その点において、素子は、セルへのプログラミング入力に応答して異なる電気抵抗を確立するだろう。スイッチング素子110は、読出および書込動作の間に個々のセルに対する選択的なアクセスを可能にする。なお、各セル106のメモリ素子108は、互いに並列に接続され、各メモリ素子はさらにスイッチング素子110に直列に接続されることに気付くであろう。いくつかの実施の形態において、メモリセル106は、スピントルク注入ランダムアクセスメモリSPRAMセルとして特徴付けられる。メモリ素子108は、磁気トンネル接合MTJとして特徴付けられ、スイッチング素子はnMOSFETnチャネル金属酸化膜半導体電界効果トランジスタとして特徴付けられる。巨大磁気抵抗GMR構造、GMR平面垂直電流CPPおよびCCP構造、および適切な書込電流の印加に応じて異なる抵抗を与える他の磁気構造を有する磁気素子を含む他のセル構造も容易に用いられ得るということが明らかであるだろう。セル106へのアクセスは、ビット線BL112、ソース線SL114およびワード線WL116を含むさまざまな制御線の使用を通じて実行される。選択されたワード線116に沿ったすべてのセル106は、読出および書込動作の間に現在アクセスされるメモリのページを形成する。アレイは、行および列に配置されたM×Nの任意の数のメモリセルを含み得る。交点のアレイは、2つの制御線が各セルに直接的に結合される場合にのみ用いられ得る。図2に表されたさまざまなビット線112、ソース線114および制御線116は、アレイを横切って直交して延在し、必要に応じて互いに平行または垂直であり得る。適切なドライバ回路図示せずがさまざまな制御線に結合されて、個々のセル106に選択された読出および書込電流を通過させる。図3Aは、図2から選択されたメモリ素子108の垂直方向のスタックの表現を提供する。MTJ118は、導電性の頂部電極122および底部電極120TEおよびBEのそれぞれを含む。リファレンス層RL124は、選択された方向に固定された磁気配向を有する。リファレンス層124は、永久磁石のような、隣接するピニング層によって確立された固定された磁気配向を有する反強磁性ピンド層のような、複数の形態を取り得る。合成反強磁性SAF構造が代わりに用いられ得る。トンネリングバリア層126は、リファレンス層124を軟強磁性自由層128から分離し、またしばしば記憶層と呼ばれる。自由層128は、素子108への書込電流の印加に応じて確立される選択的にプログラム可能な磁気配向を有する。自由層128のプログラムされた磁気配向は、リファレンス層124の配向と同じ方向平行であり得るか、またはリファレンス層124の配向と反対の方向反平行であり得る。平行の配向は、メモリセルを通じてより低い抵抗RLを与え、反平行の配向は、セルを通じてより高い抵抗RHを与える。リファレンス層124および自由層128の磁気の方向は、示されるように、セルを通る軸の方向に対して垂直であることが期待されるが、これは必ずしも要求されるものではない。参考のため、自由層の平行な配向は、その層の容易軸に沿った磁化を提供し、自由層の反平行の配向は、その層の困難軸に沿った磁化を提供することが理解されるであろう。図3Aおよび3Bに示されていないが、頂部電極122は、関連するビット線112図2との電気的な相互接続を確立して、底部電極120は、関連するスイッチング素子110のドレインとの電気的な相互接続を確立する。磁気メモリ素子108は、さまざまな形態を取り得る。例示的な構造は、図3Bにおいて分解された表現によって一般的に示されているように円筒形である。これは、頂部電極122の頂部表面130によって示されるように、円形の断面領域を有する素子108を提供する。矩形のような、他の断面形状も代わりに用いられ得る。スタック層の各々を順に形成するために、適切な半導体製造プロセスが適用され得る。図4は、いくつかの実施の形態に従う、図2-3のメモリセルのための例示的な半導体構成を示す。他のセルスタック構成が用いられ得ることが明らかであるだろう。図4において、ベースのp半導体基板134が局在するnドープ領域136、138を伴って与えられる。ゲート構造140は、領域136,138に広がり、スイッチング素子110としてのnチャネルトランジスタを形成する。セル106のための選択されたワード線116は、ゲート140に結合される。電気伝導性構造142はドープ領域138から延在してブリッジ電極144を支持する。MTJ1,MTJ2として示される2つの隣り合った、同一平面上での磁気メモリ素子108は電極144上に支持される。第2の延在する電極146は、MTJ1素子およびMTJ2素子から延在して、関連するビット線112と接触して係合する。第3の電極構造148は、縦方向に延在するソース線114をドープ領域136に相互接続する。別個には示されてはいないが、二酸化シリコンのような材料の絶縁層が図4に示されるさまざまな素子の間に延在することが明らかであるだろう。第1の磁気メモリ素子MTJ1を切換えるために要する電流密度は、第2の磁気メモリ素子MTJ2を切換えるために要する電流密度と異なるように選択される。メモリセル106を通る電流密度は、ワード線116に供給される電位によって順に確立される、MOSFET110の導電性によって制御される。セルを流れる電流の大きさおよび方向は、ビット線112およびソース線114への適切な電位の印加を通じて確立される。なお、それぞれのMTJ1素子およびMTJ2素子は、同一の平面に沿って置かれて、半導体製造の間に同時に形成され得る。それぞれの素子に対して異なるサイズおよび/または形状を与えることによって、異なるスイッチング密度が確立され得る。たとえば、図4において、MTJ2は、MTJ1よりも大きな断面領域を持つように示され、それにより、より高いスイッチングしきい値特性を有するMTJ2が提供される。図5は、メモリセル106の代替的な構造を示す。図5における構造は、概して図4に示された構造と同様であり、したがって同様の参照符号は同様の要素を示すであろう。図5において、磁気素子MTJ1および磁気素子MTJ2のそれぞれは、半導体スタック内の異なる高さの別々の平面に沿って、互いに重ならず平面外の関係で配置される。より具体的には、MTJ1は、垂直平面149の下に配置され、MTJ2はこの線の上である。半導体製造の間、まずMTJ1がスタック内のより低い高さに形成され、次にMTJ2はスタック内の、より高い高さに形成される。示されたように、異なる平面にMTJ1メモリ素子108およびMTJ2メモリ素子108を提供することは、書込動作を有利に改善することができるとともに、電気的な抵抗の応答に影響を与えることができるが、それは一方の素子から他の素子への平面内の磁場効果が実質的に避けられるためである。たとえば、プログラミング動作の間にMTJ1における自由層に生成される磁界は、MTJ2における自由層に影響を与えることがないかも知れず、逆もまた同様である。それの理由は、これらのそれぞれの層の垂直方向の高さが異なるためである。さらに図5のように、異なる重ならない平面にMTJ1メモリ素子とMTJ2メモリ素子とを提供することは、製造プロセスにおいて、各々の素子の製造が特別に調整されることを可能にする。第1の組のプロセスステップは、第1の、より低い高さにMTJ1を形成するために適用されることができ、次に、異なる、第2の組のプロセスステップは、第2の、より高い高さにMTJ2を形成するために適用されることができる。これは、それぞれの種類のメモリ素子の各々を形成する精度を高めることができ、他方の素子に逆に影響を与える一方のメモリ素子のプロセスステップに関する問題を防ぐ。それぞれの平面外のMTJ1素子およびMTJ2素子の間の垂直軸の分離量は、望むように、重なりの量を含む平面外の分離を含むように変化させることができる。MTJ1,MTJ2が平面外でありつつ、MTJ2の最も低い部分を、MTJ1の最も高い部分と同一の平面上にすることが可能である。いくつかの実施の形態において、MTJ2の底部電極BEとMTJ1の頂部電極TEとを揃えることが有利であり得るが、それによりこれらのそれぞれの素子は、同一の金属配線プロセスを用いて形成される。それにも関わらず、これらの素子は、本明細書での目的のために平面外のままであるだろう。延在する電極150は、示されるようにMTJ2を支持してMTJ2素子を、第2の、より高い高さへと持上げる。この電極は、MTJ1の形成の間に形成可能であり、次にMTJ2は、この電極の頂部に続いて形成可能である。これまでと同じく、MTJ2は、異なる厚みのそれぞれの中間層を含む、MTJ1と比較して異なるサイズおよび/または形状を有するように準備されて、それぞれの素子の間の異なるスイッチング特性を提供する。図6は、さらに別の実施の形態に従うメモリセルを示す。図6の構成は、MTJ1およびMTJ2が名目的に同一のサイズである点を除いて図5の構成と同様である。スイッチング特性の違いは、他の手段、たとえば異なるように構成された自由層の使用を通じて実現される。たとえば、MTJ1の自由層は、MTJ2の自由層と異なる電流密度で歳差運動をし得る材料により形成され得る。上記の例示的な構造は、メモリセル106が4つの異なる抵抗状態を取ることを可能にする。第1の状態は、両方のメモリ素子108が低い抵抗RL0,0であるときに起こる。第2の状態は、MTJ1がより高い抵抗RHであり、MTJ2がRLのままであるとき1,0に起こる。第3の状態は、MTJ1がより低い抵抗RLでありMTJ2がRHであるとき0,1に起こる。第4の状態は、両方の素子がRHであるとき1,1である。各セル106におけるそれぞれのメモリ素子108の異なる電流スイッチング密度により、RL1として示される、MTJ1の低い抵抗は、RL2として示される、MTJ2の低い抵抗とは異なるであろう。同様に、RH1として示される、MTJ1の高い抵抗は、RH2として示される、MTJ2の高い抵抗と異なるであろう。概して、RL2はRL1よりも大きくRL2>RL1、RH2はRH1よりも大きいRH2>RH1ことが期待される。RL1,RL2,RH1,RH2の相対的な値は、それぞれのメモリ素子108の構造に依存して変化するであろう。図7は、RH2>RL2>RH1>RL1である1つの例示的な実施の形態を示す。この場合、MTJ2のより低い抵抗状態RL2は、MTJ1のより高い抵抗状態RH1よりも大きな電気抵抗を有する。これは、メモリ素子MTJ1およびメモリ素子MTJ2が図4におけるのと同じ平面に形成される場合に達成され得る。電流密度J1は、MTJ1をRL1に達成し、MTJ2をRL2に達成することを要する電流密度として定義される。電流密度J2,J3およびJ4は、示されるように残りの3つの状態を実現する。電流密度J1およびJ3の極性電流の流れる方向は、電流密度J2およびJ4の極性の反対であることに気付くであろう。いくつかの実施の形態において、0,0状態は、ビット線112と、ドレインが接続されるトランジスタ110のウェルとの間の電位差を確立することによって、メモリアレイ104のあるセクションにおけるバルクリフレッシュ動作を用いて達成され得る。いくつかの実施の形態において、MTJ1素子およびMTJ2素子を所望の状態に設定するために、セルに多数の連続的な書込電流を印加することが必要であり得る。たとえば、明確でない初期状態から状態0,1を書込むために、まず密度J4の電流を印加してセルの状態を1,1に設定し、続いて、密度J3の逆極性のより低い電流の印加によって、MTJ1を低い抵抗、たとえば0,1へと戻して切換える。一方、他の状態は、状態0,0または1,1のように、単一の方向に書込電流を一度印加することを用いて書込まれられ得る。これらのおよび他の動作上の要求は、所与のセルの構成に依存するであろうが、本開示の観点から、当業者によって容易に取入れられ得る。MTJ1メモリ素子108およびMTJ2メモリ素子108は、並列に抵抗として動作し、したがって上記の抵抗状態の各々は、以下のような、メモリ素子のメモリ素子抵抗Rx,yを与えるであろう。導体からの寄生効果および他の効果を無視すると、メモリセルの全抵抗RTは、したがって次のように近似することができる。ここでRx,yは、式1-4からのそれぞれのメモリ素子抵抗であり、RSは、トランジスタ110のドレイン-ソース抵抗である。メモリセルのプログラムされた状態は、任意の適切な方式によって検知され得るが、たとえば、ビット線112からソース線114にメモリセル106を通じて小さな読出電流を印加して、センスアンプ図示せずを用いてセルでの全体的な電圧降下を検知することによって検知することができる。図8は、RH2>RH1>RL2>RL1である場合のMTJ1素子108およびMTJ2素子108のそれぞれの抵抗の代替的なグラフ表現を示す。この場合は、図5に示されるように、それらの素子が異なる平面上に配置される場合に達成され得る。素子のそれぞれの最小および最大抵抗範囲の間には測定値の重なりがあることに気付くであろう。それにも関わらず、図8におけるメモリセルの場合のさまざまなプログラムされた状態は、上記のように達成することができる。図9は、MLC磁気メモリセルへのデータ書込ルーチン200のためのフローチャートを示し、概して、示されたステップは、本発明のさまざまな実施の形態に従って実行される。ステップ202において、アレイに書込まれるデータがまずホスト装置または他のソースたとえば内部メタデータから受信される。この処理の間、アレイ104中の1以上のセルが選択されて、書戻しデータを受けるであろう。コントローラ102または他の制御回路は、ステップ204により示されるように、各々の選択されたセルの所望の抵抗状態を順に特定する。セル毎の2ビットの上記の例を用いて、所望の抵抗状態は0,0,1,0,0,1または1,1となるであろう。選択されたセルに状態0,0を書込むために、フローはステップ206に進み、ステップ206において、電流密度および極性J1を有する図7-8を参照、相対的に大きな電流I1がセルに印加される。これはMTJ1およびMTJ2の両方を、平行、すなわち低い抵抗状態0,0へと遷移させるであろう。選択されたセルに状態1,0を書込むために、フローはステップ208に進み、ステップ208において、電流極性および密度J1を有する比較的大きな電流I1が印加されて、MTJ1およびMTJ2の両方を状態0,0に設定する。これに続き、ステップ210において、電流極性および密度J2を有する相対的により小さい電流I2が印加されてMTJ1を反平行状態へと切換える。この第2の小さな電流I2はMTJ2を反平行状態へと切換えるには不十分であり、したがって最終状態は1,0である。選択されたセルに状態0,1を書込むために、フローはステップ212に進み、ステップ212において電流極性および密度J4を有する相対的に大きな電流I4が印加されて、MTJ1およびMTJ2の両方を状態1,1に設定する。これに続き、ステップ214において極性および密度J3を有する相対的により小さい電流I3が印加されてMTJ1を平行状態へと切換える。この相対的により小さい電流I3はMTJ2を平行状態へと切換えるには不十分であり、その結果最終状態は0,1となるであろう。最後に、選択されたセルに状態1,1を書込むために、フローはステップ216に進み、ステップ216において相対的に大きな電流I4が印加されてMTJ1およびMTJ2の両方を反平行状態1,1に設定する。望むのであれば、リードベリファイ動作がステップ218において実行されて、その処理が終わった後に、正しいメモリ状態が達成されたことが検証される。上記のステップ204-218は、各MLCセルに順に書込まれる場合に実行されるということが明らかであるだろう。本明細書で開示されたさまざまな実施の形態は、一度書込むメモリまたは多数回書込むメモリにおける使用に適している。例示的な実施の形態として、STRAMメモリセルが用いられたが、本開示はそのように限定されるものではない。それは、任意の数の異なる種類の磁気素子構造が、上記の技術を取入れ得るからである。本発明のさまざまな実施の形態の多数の特徴および利点が、発明のさまざまな実施の形態の構造および機能の詳細とともに上記の説明において説明されたが、この詳細な説明は、図示のみであり、あらゆる変更が詳細になされ得るものであり、本発明の原理のうちの部分の構造および配置の点では、添付の請求項が表現する用語の最も広く一般的な意味により最大の範囲で示される。"