"データ信号及びクロック信号を受け付ける入力端子を備える入力端子部と、前記データ信号を所定の遅延時間で遅延させた遅延データ信号を出力し、前記クロック信号を前記遅延時間で遅延させた遅延クロック信号を出力する遅延回路と、前記クロック信号を転送信号として出力する転送回路と、前記遅延データ信号及び前記遅延クロック信号を受け付け、前記遅延データ信号に応じた電圧をデータラインに印加するロジック回路と、を備える駆動回路を複数備え、前記駆動回路が複数にグループ分けされ、前記遅延時間が、前記グループ毎に異なる値に設定されていることを特徴とする表示装置。前記駆動回路が、前記クロック信号が入力される順番を認識する順番認識回路を備え、前記順番に基づいて前記遅延時間の設定に使用される遅延設定値を求めることを特徴とする請求項1に記載の表示装置。前記順番認識回路が、2以上の所定数で前記順番を規定する順番規定値を除算した余りを前記遅延設定値として求めることを特徴とする請求項2に記載の表示装置。前記入力端子部が、更に、第1順番認識信号を受け付ける入力端子を備え、前記駆動回路が、第2順番認識信号を出力する出力端子を備える出力端子部を備え、前記順番認識回路が、前記クロック信号の遷移で前記第1順番認識信号をラッチし、前記第2順番認識信号を出力するフリップフロップ回路と、前記クロック信号に同期して加算処理または減算処理を実行し、前記第2順番認識信号が遷移するタイミングで前記加算処理または前記減算処理を停止し、停止時の値を前記遅延設定値として出力するカウンタ回路を備え、前段の前記駆動回路の前記第2順番認識信号が、後段の前記駆動回路に前記第1順番認識信号として入力されることを特徴とする請求項2に記載の表示装置。前記遅延回路が、複数の3状態バッファを備えたバッファ回路と、前記遅延設定値に基づいて、イネーブル状態にする前記3状態バッファを決定するデコーダ回路と、を備えて構成されることを特徴とする請求項3または4に記載の表示装置。マルチドロップ方式やポイントツーポイント方式では、データライン側駆動回路Ddの夫々において、コントローラCtrlから出力されるクロック信号CLKとデータ信号Dのタイミングで、ラッチ回路CRにおけるデータの取り込みが行われる。これに対し、デイジーチェーンポイントツーポイント併用方式では、複数のデータライン側駆動回路Ddが同一のクロック信号CLKに同期してラッチ回路CRにおいてデータ信号の取り込みが行われることから、マルチドロップ方式やポイントツーポイント方式よりも電流ピークが大きくなる傾向にある。電流ピークが大きくなるとEMIノイズが大きくなることから、デイジーチェーンポイントツーポイント併用方式の駆動回路において、EMIノイズを小さく抑えることができるデータライン側駆動回路が求められている。本発明は上記の問題に鑑みてなされたものであり、その目的は、デイジーチェーンポイントツーポイント併用方式の駆動回路において、EMIノイズをより小さく抑えることができる駆動回路を提供する点にある。上記目的を達成するための本発明に係る表示装置は、データ信号及びクロック信号を受け付ける入力端子を備える入力端子部と、前記データ信号を所定の遅延時間で遅延させた遅延データ信号を出力し、前記クロック信号を前記遅延時間で遅延させた遅延クロック信号を出力する遅延回路と、前記クロック信号を転送信号として出力する転送回路と、前記遅延データ信号及び前記遅延クロック信号を受け付け、前記遅延データ信号に応じた電圧をデータラインに印加するロジック回路と、を備える駆動回路を複数備え、前記駆動回路が複数にグループ分けされ、前記遅延時間が、前記グループ毎に異なる値に設定されていることを特徴とする。更に好ましくは、上記特徴の本発明に係る表示装置は、前記駆動回路が、前記クロック信号が入力される順番を認識する順番認識回路を備え、前記順番に基づいて前記遅延時間の設定に使用される遅延設定値を求める。更に好ましくは、上記特徴の本発明に係る表示装置は、前記順番認識回路が、2以上の所定数で前記順番を規定する順番規定値を除算した余りを前記遅延設定値として求める。更に好ましくは、上記特徴の本発明に係る表示装置は、前記入力端子部が、更に、第1順番認識信号を受け付ける入力端子を備え、前記駆動回路が、第2順番認識信号を出力する出力端子を備える出力端子部を備え、前記順番認識回路が、前記クロック信号の遷移で前記第1順番認識信号をラッチし、前記第2順番認識信号を出力するフリップフロップ回路と、前記クロック信号に同期して加算処理または減算処理を実行し、前記第2順番認識信号が遷移するタイミングで前記加算処理または前記減算処理を停止し、停止時の値を前記遅延設定値として出力するカウンタ回路を備え、前段の前記駆動回路の前記第2順番認識信号が、後段の前記駆動回路に前記第1順番認識信号として入力される。更に好ましくは、上記特徴の本発明に係る表示装置は、前記遅延回路が、複数の3状態バッファを備えたバッファ回路と、前記遅延設定値に基づいて、イネーブル状態にする前記3状態バッファを決定するデコーダ回路と、を備えて構成される。上記特徴の本発明に係る表示装置によれば、駆動回路のグループ別に遅延値を異ならせて、データ信号及びクロック信号を遅延させるので、データ信号をラッチ回路に取り込むタイミングをグループ別に異ならせることができ、電流ピークを抑えることが可能になる。また、特に、高速動作する駆動回路では、ラッチ回路におけるクロック信号とデータ信号のタイミング制約が非常に厳しいものとなるが、上記特徴の表示装置によれば、クロック信号とデータ信号の両方を遅延させる遅延回路を駆動回路内に形成することにより、回路特性によりクロック信号の遅延量とデータ信号の遅延量に差が生じるのを防止することができる。尚、上述した特許文献1におけるホールド回路においてデータを取り込むタイミングを異ならせる構成と組み合わせれば、ラッチ回路及びホールド回路の何れについても、電流ピークを低減できるので、より効果的である。以下、本発明に係る表示装置以下、適宜本発明装置と称するの実施形態を図面に基づいて説明する。装置構成先ず、本発明装置の構成について、図1~図3に基づいて説明する。ここで、図1は、本発明装置DU1におけるデータライン側駆動回路Dd1~Ddnの接続構成例を示しており、図2は、本発明装置DU1のデータライン側駆動回路Dd1~Ddnの概略構成例を示しており、図3は、データライン側駆動回路Dd1~Ddnの一部、順番認識/遅延回路CDの構成例を示している。また、本実施形態において、データライン側駆動回路Dd1~Ddnに入力されるクロック信号CLK1とデータ信号D1は差動信号である。本発明装置DU1は、図1に示すように、画素電極Eと、保持容量Cと、ドレイン端子が画素電極E及び保持容量Cの一端に、ソース端子がデータラインSLに、ゲート端子が走査ラインGLに夫々接続された薄膜トランジスタTTFTとからなる画素Pを複数備える画素アレイLC、データラインSLに対する表示電圧の電圧印加を制御するデータライン側駆動回路Dd1~Ddn、走査ラインGLに対する電圧印加を制御する走査ライン側駆動回路Ds1~Dsm、及び、データライン側駆動回路Dd1~Ddnと走査ライン側駆動回路Ds1~Dsmを制御するコントローラCtrlを備えて構成されている。尚、画素アレイLC、走査ライン側駆動回路Ds1~Dsm、及び、コントローラCtrlの構成は、図8に示す従来技術に係る表示装置と同じである。データライン側駆動回路Ddは、図2に示すように、各入力端子からなる入力端子部と、転送回路XFと、順番認識/遅延回路CDと、基準電圧発生回路PSと、シフトパルス発生回路CSRと、ラッチ回路CR1~CRhと、ホールド回路CH1~CHhと、DA変換回路DAC1~DAChと、バッファ回路BUF1~BUFhと、各出力端子からなる出力端子部から構成されている。尚、図1では、簡単のため、電源端子Vdd1~Vddkについては図示していない。ここで、転送回路XF、基準電圧発生回路PS、シフトパルス発生回路CSR、ラッチ回路CR1~CRh、ホールド回路CH1~CHh、DA変換回路DAC1~DACh、及び、バッファ回路BUF1~BUFhの構成は、図6に示す従来技術に係る表示装置のデータライン側駆動回路と同じである。また、基準電圧発生回路PS、シフトパルス発生回路CSR、ラッチ回路CR1~CRh、ホールド回路CH1~CHh、DA変換回路DAC1~DACh、及び、バッファ回路BUF1~BUFhがロジック回路を構成している。入力端子部は、クロック信号CLK1を受け付けるクロック入力端子ICK、データ信号D1を受け付けるデータ入力端子ID、信号Loadを受け付けるロード入力端子IL、参照電圧Vdd1~Vddkを受け付ける電源端子Vdd1~Vddk、及び、第1順番認識信号SHF1を受け付ける入力端子ISHFで構成されている。出力端子部は、画素アレイLCのデータラインSLに接続する出力端子Od1~ODhと、クロック信号CLK1の転送信号CLK2を出力する出力端子OCKと、第2順番認識信号SHF2を出力する出力端子OSHFを備えて構成されている。順番認識/遅延回路CDは、クロック信号CLK1が入力される順番を認識する順番認識回路と、データ信号D1を所定の遅延時間で遅延させた遅延データ信号D2を出力し、クロック信号CLK1を遅延時間で遅延させた遅延クロック信号CLK2を出力する遅延回路で構成されている。ここで、図3は、データライン側駆動回路Ddにおいて、ロジック回路を除く、順番認識/遅延回路CDと転送回路XFを示す部分回路図である。順番認識回路は、図3に示すように、差動信号で構成されるクロック信号CLK1及びCLK1-を入力信号とし、当該差動信号をCMOSレベルに変換するコンパレータC1と、コンパレータC1によりCMOSレベルに変換されたクロック信号CLK1の立ち上がりで第1順番認識信号SHF1をラッチし、第2順番認識信号SHF2を出力するDフリップフロップ回路DFF1と、クロック信号CLK1に同期して1ずつ加算する加算処理を実行し、第2順番認識信号SHF2が立ち上がるタイミングで加算処理を停止し、停止時の値を遅延設定値として出力するカウンタ回路ADDを備えている。カウンタ回路ADDは、本実施形態では、3ビット構成の加算器であり、クロック信号CLK1と第2順番認識信号SHF2の否定論理和を演算する否定論理和回路NORと、出力端子QBが入力端子Dに接続され、否定論理和回路NORからの出力信号の立ち上がりで入力端子Dに入力される信号をラッチし信号CQ1を出力するDフリップフロップ回路DFF2と、出力端子QBが入力端子Dに接続され、Dフリップフロップ回路DFF2から出力される信号CQ1の反転信号の立ち上がりで入力端子Dに入力される信号をラッチし信号CQ2を出力するDフリップフロップ回路DFF3と、出力端子QBが入力端子Dに接続され、Dフリップフロップ回路DFF3から出力される信号CQ2の反転信号の立ち上がりで入力端子Dに入力される信号をラッチし信号CQ3を出力するDフリップフロップ回路DFF4を備えて構成されている。このように構成されることにより、カウンタ回路ADDは、クロック信号CLK1が入力される順番を2進数で表した場合の下位3ビットに相当する出力値CQ3,CQ2,CQ1、即ち、クロック信号CLK1が入力される順番を規定する順番規定値0,1,,h-1を8で除算した余りを遅延設定値として出力する。遅延回路は、クロック信号CLK1を遅延させた遅延クロック信号CLK2を出力するバッファ回路BG1と、データ信号D1を遅延させた遅延データ信号D2を出力するバッファ回路BG2と、遅延設定値に基づいて、イネーブル状態にする3状態バッファBEを決定するデコーダ回路DECと、を備えて構成される。バッファ回路BG1及びBG2以下、適宜バッファ回路BGと記載は、図3に示すように、同じ回路構成となっており、クロック信号CLK1に対する遅延クロック信号CLK2の遅延時間と、データ信号D1に対する遅延データ信号D2の遅延時間は同じになっている。バッファ回路BGは、遅延設定値ii=0~カウンタ回路ADDの最大値、ここでは7別に、遅延設定値iに等しい数のバッファBと、1つの3状態バッファBEiを経由する遅延経路が構成されている。バッファ回路BGにおいて、3状態バッファBE1~BE8の内の何れか1つのみをオン状態活性状態とすることにより、1つの遅延経路が選択されて、当該遅延経路に配置されたバッファBの個数に応じた遅延量と3状態バッファの遅延量の合計に応じた遅延時間で信号が遅延される。尚、ここでは、各遅延経路が、遅延設定値iに等しい数のバッファBを備えるとしているが、これに限るものではなく、遅延設定値i毎に異なる数のバッファBを備えていれば良い。より具体的には、バッファ回路BGは、本実施形態では、差動信号をCMOSレベルに変換するコンパレータC2と、3状態バッファBE1~BE8、バッファB1~B7で構成されている。バッファB1~B7は、この順に直列に接続され、バッファB1の入力端子がコンパレータC2の出力端子に接続されている。また、3状態バッファBE1の入力端子はコンパレータC2の出力端子に、3状態バッファBEll=2~8の入力端子はバッファBl-1の出力端子に接続されている。3状態バッファBE1~BE8の出力端子はノードN2に接続されている。即ち、各遅延経路は、コンパレータC2の出力端子からバッファB1~Bi、3状態バッファBEiを経由するように構成されており、遅延設定値iが1増加する毎に、遅延時間はバッファBの1個分増加する構成となっている。このように構成することにより、バッファ回路BGでは、3状態バッファBEi1i=0~7が選択されると、i個のバッファBと1つの3状態バッファBEの遅延量の合計で規定される遅延時間で遅延された信号がロジック回路に出力される。デコーダ回路DECは、カウンタ回路ADDから出力される遅延設定値CQ3,CQ2,CQ12進数に応じて、バッファ回路BG1の3状態バッファBE1~BE8の何れか1つとバッファ回路BG2の3状態バッファBE1~BE8の何れか1つをオン状態に活性状態に、他の3状態バッファBEをオフ状態に非活性状態して出力状態をハイインピーダンス状態にする。具体的には、本実施形態では、遅延設定値CQ3,CQ2,CQ12進数を10進数で表したときの値ii=0~カウンタ回路ADDの最大値=7を用い、バッファ回路BG1の3状態バッファBEiとバッファ回路BG2の3状態バッファBEiのみをオン状態にする。本発明装置DU1は、図8に示す従来技術に係る表示装置と同様に、デイジーチェーンポイントツーポイント併用方式の表示装置である。具体的には、図1に示すように、データライン側駆動回路Ddの夫々を、クロック信号CLK1を後段のデータライン側駆動回路Ddに転送可能に構成し、前段のデータライン側駆動回路DdのOCK端子を後段のデータライン側駆動回路Ddのクロック入力端子ICKに接続し、コントローラCtrlにより1段目のデータライン側駆動回路Dd1に入力されたクロック信号CLK1をデータライン側駆動回路Dd2~Ddnに順次転送するように構成されている。尚、データ信号D1とロード信号Loadは、コントローラCtrlからデータライン側駆動回路Dd1~Ddnの夫々に直接転送するように構成されている。また、本実施形態では、1段目のデータライン側駆動回路Dd1の端子ISHFが、Hレベルに固定され、2段目以降のデータライン側駆動回路Dd2~Ddnでは、前段のデータライン側駆動回路Ddの端子OSHFが後段のデータライン側駆動回路Ddの端子ISHFに接続されている。即ち、データライン側駆動回路Dd1~DdnのDフリップフロップ回路DFF1が、全体で、シフトレジスタを構成している。本発明装置の動作本発明装置DU1の処理動作について、図3及び図4を基に説明する。ここで、図4は、リセット信号RST、本発明装置DU1のデータライン側駆動回路Dd1~Dd4、Dd8の夫々におけるクロック信号CLK1コンパレータC1の出力信号、第2順番認識信号SHF2とカウンタ回路ADDの出力値CQ1、CQ2、CQ3を示している。図4では、リセット信号RSTの入力後、先ず、コントローラCtrlが、初期化/遅延値設定処理を実行し、全てのデータライン側駆動回路Dd1~Ddnにおいて遅延値が設定された後、通常動作に移行する。初期化/遅延値設定処理では、少なくともデータライン側駆動回路Dd1~Ddnの数に等しいn個分のクロック信号CLK1を入力する。電源VDD投入後、時刻t0において、パワーオンリセット回路図示せずからリセット信号RSTが入力されると、全てのデータライン側駆動回路Dd1~Ddnにおいて、Dフリップフロップ回路DFF1~DFF4の全てが初期化され、出力端子QからLレベルの信号が出力される。これにより、全てのデータライン側駆動回路Dd1~Ddnのカウンタ回路ADDの出力である遅延設定値CQ3,CQ2,CQ1は0002進数に初期化される。時刻t1において、クロック信号CLK1が入力されると、データライン側駆動回路Dd1では、Dフリップフロップ回路DFF1の出力信号である第2順番認識信号Dd1_SHF2がHレベルとなり、カウンタ回路ADDの加算処理が停止し、出力値CQ3,CQ2,CQ1は000で確定する。これにより、データライン側駆動回路Dd1では、バッファ回路BG1及びBG2夫々の3状態バッファBE1のみがオン状態となり、遅延クロック信号CLK2及び遅延データ信号D2の遅延時間が何れも3状態バッファBE1の遅延量となる。他のデータライン側駆動回路Dd2~Ddnでは、1加算され、カウンタ回路ADDの出力値は001となる。時刻t2において、データライン側駆動回路Dd2では、Dフリップフロップ回路DFF1の出力信号である第2順番認識信号Dd2_SHF2がHレベルとなり、カウンタ回路ADDの加算処理が停止し、出力値CQ3,CQ2,CQ1が001で確定する。これにより、データライン側駆動回路Dd2では、バッファ回路BG1及びBG2夫々の3状態バッファBE2のみがオン状態となり、遅延クロック信号CLK2及び遅延データ信号D2の遅延時間が何れも、バッファB1及び3状態バッファBE2の遅延量の合計となる。他のデータライン側駆動回路Dd3~Ddnでは、1加算され、カウンタ回路ADDの出力値は010となる。同様にして、時刻taa=3~n-1において、データライン側駆動回路Ddaでは、Dフリップフロップ回路DFF1の出力信号である第2順番認識信号Dda_SHF2がHレベルとなり、出力値CQ3,CQ2,CQ1はa順番規定値を8で除算した余りb遅延設定値で確定する。これにより、データライン側駆動回路Ddaでは、バッファ回路BG1及びBG2夫々の3状態バッファBEbのみがオン状態となり、遅延クロック信号CLK2及び遅延データ信号D2の遅延時間が何れも、バッファB1~Bb-1及び3状態バッファBEbの遅延量の合計となる。他のデータライン側駆動回路Dda~Ddnでは、1加算され、カウンタ回路ADDの出力値CQ3,CQ2,CQ1はa1を2進数で表した場合の下3桁となる。時刻tnにおいて、データライン側駆動回路Ddnでは、Dフリップフロップ回路DFF1の出力信号である第2順番認識信号Ddn_SHF2がHレベルとなり、出力値CQ3,CQ2,CQ1はnを8で除算した余りcで確定する。これにより、データライン側駆動回路Ddnでは、バッファ回路BG1及びBG2夫々の3状態バッファBEcのみがオン状態となり、遅延クロック信号CLK2及び遅延データ信号D2の遅延時間が何れも、バッファB1~Bc-1及び3状態バッファBEcの遅延量の合計となる。以上より、データライン側駆動回路Dd1~Ddnは、出力値CQ3,CQ2,CQ1に応じて8種類の遅延時間の1つが設定される遅延時間の同じデータライン側駆動回路Ddが同じグループになる。別実施形態上記実施形態では、Dフリップフロップ回路DFF1~DFF4は、クロック信号の立ち上がりで動作する回路を用いたが、クロック信号の立ち下がりで動作するDフリップフロップ回路を用いても良い。また、上記実施形態では、カウンタ回路ADDとして、加算器を用いたが、減算器を用いても良い。更に、加算値は1としたが、任意の整数であっても良い。同様に、減算器の場合は、減算値を-1だけでなく、他の値に設定しても良い。また、カウンタ回路ADDは、3ビット構成ではなく、他のビット構成であっても良い。更に、上記実施形態では、第2順番認識信号SHF2の立ち上がりのタイミングでカウンタ回路ADDの処理を停止したが、出力端子QBの信号を用い、立ち下がりのタイミングでカウンタ回路ADDの処理を停止するように構成しても良い。"