アナログ成分を含む入力信号に基づいて内部クロックを生成する発振回路において、前記アナログ成分をデジタル信号に変換するアナログ/デジタル変換回路と、前記アナログ/デジタル変換回路で変換されたデジタル信号について、予め設定された周波数帯域成分のみを基準信号として通過させるバンドパスフィルタと、前記バンドパスフィルタを通過した前記基準信号と、PLLループ内に設けられる電圧制御発振器からの出力信号との位相差が一定となるように前記電圧制御発振器にフィードバック制御を行って発振させるPLL回路とを備え、前記バンドパスフィルタは、所定の条件に基づいて、前記アナログ/デジタル変換回路で変換されたデジタル信号の所定ビット幅について、0に固定するマスク処理を実行するマスク処理部を備えることを特徴とする発振回路。前記PLL回路は、前記基準信号と、前記電圧制御発振器からの出力信号との位相差を検出する位相差検出部と、前記位相差検出部からの比較出力を濾波するループフィルタと、前記ループフィルタで濾波された電圧によって出力周波数を制御する前記電圧制御発振器と、前記電圧制御発振器の発振出力を指定された分周比で分周する分周器とを備えることを特徴とする請求項1に記載の発振回路。前記所定の条件とは、前記発振回路に接続される外部装置について、通常より稼働率の低いスタンバイ状態への移行を示すスタンバイ信号が、前記マスク処理部に入力された場合であることを特徴とする請求項1または2に記載の発振回路。前記マスク処理部は、前記マスク処理を施す前記所定ビット幅を決定する外部入力手段からの入力値を記憶するマスク幅決定値記憶手段と、前記スタンバイ信号の有無を記憶するスタンバイ信号記憶手段と、前記スタンバイ信号記憶手段の記憶値に基づいて前記マスク処理を行うか否かを選択するスイッチ手段とを備えることを特徴とする請求項1~3の何れか1項に記載の発振回路。前記マスク処理部によるマスク処理は、前記発振回路に接続される外部装置について通常の稼働状態への移行を示すアクティブ信号が、前記マスク処理部に入力された場合に解除されることを特徴とする請求項1~4の何れか1項に記載の発振回路。前記バンドパスフィルタは、デジタルフィルタであることを特徴とする請求項1~5の何れか1項に記載の発振回路。前記デジタルフィルタは、n次nは整数のIIRフィルタであることを特徴とする請求項6に記載の発振回路。請求項1~7の何れか1項に記載の発振回路の全体または一部分が集積されてASICに実装されていることを特徴とする発振装置。請求項1~7の何れか1項に記載の発振回路または請求項8に記載の発振装置からの出力信号に基いて、1または2以上の周波数のクロック信号を生成することを特徴とするクロックジェネレータ。帯域通過フィルタバンドパスフィルタを含む発振回路においては、信号発生源から入力されアナログ/デジタル変換回路によってデジタル化された入力信号の全てのビット幅について、バンドパスフィルタは帯域通過させるか否かの演算処理を行うため、計算ビット数が増え、消費電力が多いという問題があった。本発明の目的は、消費電力を抑制することができる発振回路、発振装置およびクロックジェネレータを提供することにある。上記目的を達成するための本発明の一態様によれば、アナログ成分を含む入力信号に基づいて内部クロックを生成する発振回路において、前記アナログ成分をデジタル信号に変換するアナログ/デジタル変換回路と、前記アナログ/デジタル変換回路で変換されたデジタル信号について、予め設定された周波数帯域成分のみを基準信号として通過させるバンドパスフィルタと、前記バンドパスフィルタを通過した前記基準信号と、PLLループ内に設けられる電圧制御発振器からの出力信号との位相差が一定となるように前記電圧制御発振器にフィードバック制御を行って発振させるPLL回路とを備え、前記バンドパスフィルタは、所定の条件に基づいて、前記アナログ/デジタル変換回路で変換されたデジタル信号の所定ビット幅について、0に固定するマスク処理を実行するマスク処理部を備える発振回路が提供される。本発明の他の態様によれば、請求項1~7の何れか1項に記載の発振回路の全体または一部分が集積されてASICに実装されている発振装置が提供される。本発明の他の態様によれば、請求項1~7の何れか1項に記載の発振回路または請求項8に記載の発振装置からの出力信号に基づいて、1または2以上の周波数のクロック信号を生成するクロックジェネレータが提供される。本発明によれば、消費電力を抑制することができる発振回路、発振装置およびクロックジェネレータを提供することができる。次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。実施の形態図1に示すブロック図を参照して、実施の形態に係る発振回路1の概略構成について説明する。まず、発振回路1は、図示しない信号発生源から入力されるアナログ成分を含む入力信号Siに基づいて内部クロックSoを生成する。発振回路1は、入力信号Siが含むアナログ成分をデジタル信号に変換するアナログ/デジタル変換回路100と、アナログ/デジタル変換回路100で変換されたデジタル信号D1について、予め設定された周波数帯域の成分のみを基準信号D2として通過させるバンドパスフィルタ101と、バンドパスフィルタ101を通過した基準信号D2と、自身が備えるPLLループ内に設けられる電圧制御発振器203からの出力信号との位相差が一定となるように電圧制御発振器203にフィードバック制御を行って発振させるPLL回路200とを備える。さらに、バンドパスフィルタ101は、所定の条件に基づいて、アナログ/デジタル変換回路100で変換されたデジタル信号D1の所定ビット幅について、0に固定するマスク処理を実行するマスク処理部102を備えている。ここで、前記所定の条件は、発振回路1に接続される各種電子機器等の外部装置について通常より稼働率が低いスタンバイ状態への移行を示すスタンバイ信号STBYが、マスク処理部102に入力された場合とすることができる。これにより、PLL回路200が通常より稼働率が低いスタンバイ状態へ移行した場合に、発振回路1のマスク処理部102の消費電力を低減させることができる。なお、本発明において、スリープ状態とは、完全に電源オフでPLL回路200は動作しない状態をいい、スタンバイ状態とは、PLL回路200は動作しているが精度は要求されず、精度を要求されるアクティブ状態に直ちに移行可能な状態をいう。即ち、デジタル信号D1の全ビット幅についてバンドパスフィルタ101を通過させるか否かの演算処理を行っていた状態から、デジタル信号D1の所定ビット幅例えば、下位2ビット~8ビットについて0値バイナリー信号の0であり、信号波形上のローレベル信号に固定するマスク処理を施したデータについてバンドパスフィルタ101を通過させるか否かの演算処理を行う状態に移行することにより、計算ビット数が低減され、結果として、演算処理に要する消費電力を抑制することができる。ここで、0値とは、バイナリー信号の0であり、信号波形上のローレベル信号に対応する。同様に、1値とは、バイナリー信号の1であり、信号波形上のハイレベル信号に対応する。以下同様である。発明者による実験では、上述のようなマスク処理により、消費電力を最大20程度削減することができるとの知見を得ている。なお、PLL回路200は、前記基準信号D2と、電圧制御発振器203からの出力信号D4との位相差を検出する位相差検出部201と、位相差検出部201からの比較出力を濾波するローパスフィルタ等で構成されるループフィルタ202と、ループフィルタ202で濾波された電圧によって出力周波数を制御する電圧制御発振器203と、電圧制御発振器203の発振出力D3を指定された分周比で分周するプログラマブルカウンタ等で構成される分周器204とから構成されている。なお、分周器204からの出力信号D4は、図1において符号Aで示す領域アナログ/デジタル変換回路100、バンドパスフィルタ101、マスク処理部102および位相差検出部201で構成される領域に帰還されるようになっている。また、図1に示す実施の形態では、発振回路1で生成された内部クロックSoが入力されるクロックジェネレータ300が接続されており、内部クロックSoに基づいて、それぞれ異なる周波数のクロック信号f1~f5を出力するようになっている。なお、クロックジェネレータ300で生成されるクロック信号の周波数の種類はf1~f5の5種類に限定されず、4種類以下でもよいし、或いは6種類以上のクロック信号を出力するようにしてもよい。次に、図2のブロック図を参照して、実施の形態に係る発振回路1が備えるマスク処理部102の概略構成について説明する。図2に示すように、マスク処理部102は、マスク処理を施す所定ビット幅を決定するCPU等で構成される外部入力インターフェース160外部入力手段の一例からの入力値を記憶するレジスタ151マスク幅決定値記憶手段の一例と、スタンバイ信号STBYの有無を記憶するマスク幅決定レジスタ152スタンバイ信号記憶手段の一例と、マスク幅決定レジスタ152の記憶値に基づいてマスク処理を行うか否かを選択するスイッチSWスイッチ手段の一例とを備える。なお、スイッチSWは、マスク幅決定レジスタ152の記憶値がSTBY=1の場合にマスク処理を行うようにできる。また、図2において符号150は、設定値記憶部を示す。また、バンドパスフィルタ101は、デジタルフィルタDigitalFilterとすることができる。ここで、デジタルフィルタとは、量子化および標本化してAD変換した信号離散時間信号をデジタル信号処理することにより動作するフィルタ回路の一種である。デジタルフィルタは、n次nは整数のIIRInfiniteImpulseResponseフィルタで構成することができる。具体的な構成例については、図4および図5等に基づいて後述する。ここで、図3のフローチャートを参照して、マスク処理の一例の処理手順について説明する。aこのマスク処理が開始されると、まず、ステップS10においてCPU等で構成される外部入力インターフェース160を介してマスクするビット幅を設定して、ステップS11に移行する。設定可能なビット幅としては、例えば、下位2ビット、4ビット、6ビット、8ビットの4種類から選択するようにしてもよい図7参照。b次に、ステップS11では、設定値をレジスタ151に書き込んでステップS12に移行する。c次に、ステップS12では、スタンバイ信号STBYが入力されたか否かが判定され、NOの場合には待機し、YESの場合にはステップS13に移行する。前述したように、本実施の形態では、STBY=1の場合にYESと判定することになる。d次に、ステップS13では、マスク幅決定レジスタ152からマスクするビット幅に関する設定値を読み出してステップS14に移行する。eステップS14では、前記設定値に基づいて所定の下位ビットをマスクして処理を終了する。これにより、スタンバイ状態におけるバンドパスフィルタ101の負荷を低減することができ、ひいては発振回路1の消費電力を抑制することができる。なお、マスク処理部102によるマスク処理は、発振回路1に接続される外部装置の稼働状態への移行を示すアクティブ信号が、マスク処理部102に入力された場合に解除されるようにしてもよい。次に、図4~図6を参照して、本実施の形態に係る発振回路1において、バンドパスフィルタ101をIIRフィルタで構成した場合の構成例について説明する。ここで、IIRフィルタはデジタルフィルタを構成する方法の一つであり、ループ構造の回路構成にすることで無限のインパルス応答を使用でき、少量の演算処理で鋭敏な周波数特性のフィルタを実現することができる。IIRフィルタの具体例としては、チェビシェフフィルタ、バターワースフィルタ、ベッセルフィルタなどがある。IIRフィルタは、従来のアナログフィルタで実現されていた機能をデジタル回路によって実現するのに適しており、遅延と積和演算を組み合わせることにより、特定の周波数帯域だけを通過させるなどの周波数特性を持ったバンドパスフィルタを実現するができる。図4には、1つの遅延回路504を有する1次のIIRフィルタF1のシグナルフローを示す。図4に示すIIRフィルタF1は、2個の加算器502、503と、2個の乗算器501、505と、マスク処理部503および遅延回路504とを有した回路構成で実現される。なお、マスク処理部503の構成は、図2に示すマスク処理部102と同様である。また、遅延回路504におけるZ-1は、1サンプル時間の時間遅れ要素を表している。また、乗算器501、505の添字Kは、ゲインの倍数を表している。IIRフィルタF1において、デジタル化された信号D1図1参照が入力されると、乗算器501を経由して加算器502に入力される。加算器502に入力された信号D1aの一部は、マスク処理部503に入力され、図2に示すようにスタンバイ信号STBYの有無に応じて、所定のビット幅の下位ビットが0に固定されるマスク処理が施される。マスク処理が施された信号D1bは、遅延回路504および乗算器505を経由して加算器502にフィードバックされて信号D1aに対して減算処理が行われた後、加算器506に信号D1a’として入力される。また、遅延回路504を経由した信号D1dは加算器506に入力され、信号D1a’と加算処理が行われて、出力信号D2として出力される。このように、IIRフィルタF1によれば、マスク処理部503を設けない場合に比して、スタンバイ信号STBYの有無に応じて信号D1に関する計算ビット数を低減することができ、ひいては発振回路1の消費電力を抑制することができる。次に、図5には、4つの遅延回路504a~504dを有する4次のIIRフィルタF2のシグナルフローを示す。図5に示す4次のIIRフィルタF2は、8個の加算器502a~502d、506a~506dと、7個の乗算器501a、505a~505d、701a、701bと、2個のマスク処理部102a、102bと、4個の遅延回路504a~504dと、を有した回路構成で実現される。マスク処理部102a、102bの構成は、図2に示すマスク処理部102と同様である。また、乗算器501a、505a~505d、701a、701bの添字Kおよび2は、ゲインの倍数を表している。なお、図5に示す4次のIIRフィルタF2は、2次のIIRフィルタF2aおよび2次のIIRフィルタF2bとから構成されていると考えることができる。即ち、3次以上のIIRフィルタについても、時間遅れ要素Z-1を挿入することで構成可能であるが、系の安定性を考慮すると、2次までのIIRフィルタを複数段接続して実現するのが一般的である。4次のIIRフィルタF2において、2次のIIRフィルタF2aの段に、デジタル化された信号D1図1参照が入力されると、乗算器501aを経由して加算器502aに入力される。加算器502aに入力された信号D1aは、加算器502bを経由してマスク処理部102aに入力される。マスク処理部102aでは、外部から入力されるスタンバイ信号についてSTBY=1の場合にスイッチSWがオンされて、所定のビット幅の下位ビットが0に固定されるマスク処理が実行される。所定のビット幅の指定は、キーボードやタッチパネル等で構成される外部入力インターフェース160図2参照から入力される信号BPF_MASKBの値によって行われる。具体的には、例えば、下位2ビット、4ビット、6ビット、8ビットの4種類から選択するようにできる図7参照。マスク処理が施された信号D1bは、遅延回路504aを経由して信号D1cとなり、乗算器505aを経由して加算器502aにフィードバックされて信号D1aに対して減算処理が行われた後、加算器502bに信号D1a’として入力される。また、マスク処理が施された信号D1bは加算器506aに入力される。遅延回路504aを経由した信号D1cは、遅延回路504bに入力されて信号D1dとなり、当該遅延回路504bを経由して加算器502bに信号D1jとして入力される。加算器502bは、信号D1a’から信号D1jを減算して出力され、以降はループ内において前述の信号D1a’と同様に処理される。また、信号D1cは、乗算器501aを経由して信号D1fとして加算器506aに入力され、信号D1bと加算されて、信号D1eとして加算器506bに入力される。また、先の信号D1dも加算器506bに入力され、信号D1eと加算された信号D1gは、2次のIIRフィルタF2bの段に入力される。加算器502cに入力された信号D1gは、信号D1hとして加算器502D1iを経由してマスク処理部102bに入力される。マスク処理部102bでは、マスク処理部102aと同様に、外部から入力されるスタンバイ信号についてSTBY=1の場合にスイッチSWがオンされて、所定のビット幅の下位ビットが0に固定されるマスク処理が実行される。所定のビット幅の指定は、キーボードやタッチパネル等で構成される外部入力インターフェース160図2参照から入力される信号BPF_MASKBの値によって行われる。具体的には、例えば、下位2ビット、4ビット、6ビット、8ビットの4種類から選択するようにできる図7参照。マスク処理が施された信号D1kは、遅延回路504cを経由して信号D1lとなり、乗算器505cを経由して加算器502cにフィードバックされて信号D1hに対して減算処理が行われた後、加算器502dに信号D1h’として入力される。また、マスク処理が施された信号D1kは加算器506cに入力される。遅延回路504cを経由した信号D1lは、遅延回路504dに入力され、当該遅延回路504dを経由した信号D1mは、加算器502dに信号D1nとして入力される。加算器502dは、信号D1h’から信号D1fを減算して出力され、以降はループ内において前述の信号D1h’と同様に処理される。また、信号D1lは、乗算器701bを経由して信号D1oとして加算器506cに入力され、信号D1kと加算されて、信号D1pとして加算器506dに入力される。加算器506dでは、信号D1mと信号D1pとの加算処理が行われて、出力信号D2として出力される。以上説明したように、図5に示す4次のIIRフィルタF2では、スタンバイ信号に応じて、入力信号D1a、D1h等について、所定のビット幅例えば、下位2ビット、4ビット、6ビット、8ビットの何れかについて0に固定するマスク処理が行われるので、各種演算処理の計算ビット数を低減することができ、ひいては当該IIRフィルタF2を搭載する発振回路1の消費電力を抑制することができる。ここで、本実施の形態に係る4次のIIRフィルタF2による効果が一層明らかとなるように、図6を参照して、比較対象としてのIIRフィルタF10について簡単に説明する。図6に示すIIRフィルタF10は、8個の加算器802a~802d、806a~806dと、7個の乗算器801a、805a~805d、801a、801bと、4個の遅延回路804a~804dと、を有した回路構成である。図5に示すIIRフィルタF2と、図6に示すIIRフィルタF10とを比較すると判るように、両者の相違点は、マスク処理部102a、102bの有無である。比較例に係るIIRフィルタF10は、マスク処理部102a、102bが設けられていないため、入力信号D1について、常に全てのビット幅について、乗算処理、加算処理を行う必要がある。したがって、例えば、各種電子機器等が休止状態等のスタンバイ状態に以降した場合であっても、IIRフィルタF10において通常の稼働状態と同等の電力が必要となり、消費電力が嵩むという不都合がある。これに対して、本実施の形態に係るIIRフィルタF2では、各種電子機器等が省電力状態や休止状態等のスタンバイ状態に以降した場合には、当該電子機器等から発せられるスタンバイ信号に応じて、入力信号の所定ビット幅についてマスク処理を施すことにより、計算ビット数の低減を図っている。これにより、少なくとも比較例に係るIIRフィルタF10に比べて、各種電子機器等が休止状態等のスタンバイ状態に以降した際の消費電力を削減することができる。先にも述べたが、本発明者による実験によれば、従来に比して約20程度の消費電力の低減を図れることが確認されている。次に、図7を参照して、マスク処理を行うビット幅を変更する手順の例について説明する。図7に示す例では、4つのマスク手段601~604が設けられている。即ち、入力信号D10について、ビット幅演算子1に基づいて下位2ビットを0に固定するマスク手段602例えば、0×1FFFFFCの演算を行うと、ビット幅演算子2に基づいて下位6ビットを0に固定するマスク手段601例えば、0×1FFFFC0の演算を行うと、ビット幅演算子3に基づいて下位4ビットを0に固定するマスク手段603例えば、0×1FFFFF0の演算を行うと、ビット幅演算子4に基づいて下位8ビットを0に固定するマスク手段604例えば、0×1FFFF00の演算を行うの4種類のマスク態様が用意されている。また、キーボードやタッチパネル等で構成される外部入力インターフェースから入力される信号BPF_MASKBの値の判定を行う判定手段605~607と、判定手段605~607による判定結果に応じて切り換えられるスイッチSW4~6が設けられている。ここで、信号BPF_MASKBは、例えば2ビットレジスタ値となっており、判定手段605、606、607は、それぞれBPF_MASKBの値が0、1、2のときに出力が1となり、それ以外の値のときは出力が0となるように構成されている。また、各スイッチSW4、SW5、SW6は、判定手段605~607からの出力が1のときには図上、上側の信号を出力し、0のときには下側の信号を出力するようになっている。即ち、判定手段605~607の判定結果が1、0、0の場合には、マスク手段601によって下位6ビットがマスクされた信号がD20として出力され、判定手段605~607の判定結果が0、1、0の場合には、マスク手段602によって下位2ビットがマスクされた信号がD20として出力され、判定手段605~607の判定結果が0、0、1の場合には、マスク手段603によって下位4ビットがマスクされた信号がD20として出力され、判定手段605~607の判定結果が0、0、0の場合には、マスク手段604によって下位8ビットがマスクされた信号がD20として出力される。このようにして、所望のビット幅について0に固定してマスクした信号を出力させることができ、計算ビット数を低減して消費電力を低減させることができる。その他の実施の形態上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。このように、本発明はここでは記載していない様々な実施の形態などを含む。例えば、前記実施の形態に係る発振回路1の全体または一部分が集積されて特定用途集積回路であるASICApplicationSpecificIntegratedCircuitに実装して発振装置を構成するようにしてもよい。この場合には、前述のマスク処理により、ASICで構成された発振装置の消費電力を低減することができる。また、前記実施の形態に係る発振回路1またはASICで構成された発振装置からの出力信号に基づいて、1または2以上の周波数のクロック信号を生成するクロックジェネレータとして構成することもできる。この場合には、前述のマスク処理により、クロックジェネレータの消費電力を低減することができる。