"第1の半導体チップと、前記第1の半導体チップに積層される第2の半導体チップと、前記第1の半導体チップと前記第2の半導体チップを接続する複数の貫通電極と、を備え、前記第2の半導体チップに含まれる第2の設定回路は、電源投入時における設定処理Setupの前に、前記第2の半導体チップに含まれる複数の入力信号線と前記複数の貫通電極との接続をいったん遮断し、前記第2の半導体チップの設定後に、前記複数の入力信号線と前記複数の貫通電極の接続を示す第2の救済情報にしたがって各入力信号線を前記複数の貫通電極のいずれかと接続することを特徴とする半導体装置。前記第2の救済情報は、前記複数の貫通電極とは異なる経路を介して、前記第1の半導体チップから前記第2の半導体チップに供給されることを特徴とする請求項1に記載の半導体装置。前記第1の半導体チップに含まれる第1の設定回路は、前記設定処理の前に、または、前記設定処理中に、前記第1の半導体チップに含まれる複数の出力信号線と前記複数の貫通電極の接続を示す第1の救済情報にしたがって、各出力信号線を前記複数の貫通電極のいずれかと接続することを特徴とする請求項1に記載の半導体装置。前記第1の半導体チップに含まれる第1の設定回路は、前記複数の入力信号線と前記複数の貫通電極の接続の前に、または、同時に、前記第1の半導体チップに含まれる複数の出力信号線と前記複数の貫通電極の接続を示す第1の救済情報にしたがって、各出力信号線を前記複数の貫通電極のいずれかと接続することを特徴とする請求項1に記載の半導体装置。前記入力信号線から前記貫通電極へ至る経路には第2のスイッチが間挿され、前記設定処理に際しては、所定の動作信号により第2のスイッチをオフすることにより、前記入力信号線と前記貫通電極の接続を遮断することを特徴とする請求項1に記載の半導体装置。前記動作信号は、前記設定処理の開始時に前記第2のスイッチをオフし、開始から所定期間経過後に前記第2のスイッチをオンすることを特徴とする請求項5に記載の半導体装置。前記動作信号は、前記第2の半導体チップの動作テスト時に、前記第2の半導体チップと前記第1の半導体チップの接続を遮断するために供給される信号であることを特徴とする請求項5に記載の半導体装置。前記第1の半導体チップに含まれる出力信号線から貫通電極へ至る経路には第1のスイッチが間挿されており、前記設定処理に際しては、前記動作信号により前記第2のスイッチに加えて前記第1のスイッチもオフすることにより、前記出力信号線と前記貫通電極を遮断することを特徴とする請求項5に記載の半導体装置。前記第1の半導体チップは、それぞれ1番~n番nは自然数の番号が割り当てられたn個のドライバ回路を含み、前記第2の半導体チップは、前記1番~n番のドライバ回路にそれぞれ対応して設けられ、それぞれ1~n番の番号が割り当てられたn個のレシーバ回路を含み、前記複数の貫通電極には、それぞれ1番~nm番mは自然数の番号が割り当てられ、前記第1の設定回路は、i番iは1~nの整数のドライバ回路の出力端をi番からim番の貫通電極のいずれかに接続することによって、前記n個のドライバ回路をそれぞれ異なる貫通電極に接続し、前記第2の半導体チップの第2の設定回路は、i番iは1~nの整数のレシーバ回路の入力端をi番からim番の貫通電極のいずれかに接続することによって、前記n個のレシーバ回路をそれぞれ異なる貫通電極に接続することを特徴とする請求項1に記載の半導体装置。前記複数の貫通電極のうち、前記第1および第2の半導体チップに接続されない貫通電極は不良のある貫通電極であることを特徴とする請求項1に記載の半導体装置。前記第1の半導体チップはインターフェースチップであり、前記第2の半導体チップはコアチップであることを特徴とする請求項1に記載の半導体装置。上述のようなインターフェースチップとコアチップを備えた半導体装置においては、不良の貫通電極を救済リペアするために、インターフェースチップに保存された救済情報使用可能な貫通電極を指定するための接続情報をインターフェースチップの対応回路により各コアチップへ救済情報の転送が電源投入時に実行される。救済情報転送は、インターフェースチップに保持された救済情報を読み出して行なわれるため、インターフェースチップ自身の対応回路に救済情報が設定されるタイミングとコアチップに救済情報が設定されるタイミングにずれが発生してしまう。このずれにより、コアチップに誤信号が入力され、誤動作が発生してしまう可能性があると本発明者は認識した。本発明に係る半導体装置は、第1の半導体チップと、第1の半導体チップに積層される第2の半導体チップと、第1の半導体チップと第2の半導体チップを接続する複数の貫通電極と、を備える。第2の半導体チップに含まれる第2の設定回路は、電源投入時における設定処理初期化処理の前に、第2の半導体チップに含まれる複数の入力信号線と複数の貫通電極との接続をいったん遮断し、第2の半導体チップの設定初期設定後に、複数の入力信号線と複数の貫通電極の接続を示す第2の接続情報にしたがって各入力信号線を複数の貫通電極のいずれかと接続する。本発明によれば、複数の貫通電極を選択的に利用可能な積層型の半導体装置において、コアチップの誤動作を抑制しやすくなる。以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。図1は、本発明の好ましい実施形態による半導体記憶装置10の構造を説明するための模式的な断面図である。図1に示すように、本実施形態による半導体記憶装置10は、互いに同一の構造を持つ8枚のコアチップCC0~CC7、1枚のインターフェースチップIF及び1枚のインターポーザIPが積層された構造を有している。コアチップCC0~CC7及びインターフェースチップIFはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極TSVThroughSiliconViaによって上下に隣接するチップと電気的に接続されている。一方、インターポーザIPは樹脂からなる回路基板であり、その裏面IPbには複数の外部端子半田ボールSBが形成されている。コアチップCC0~CC7は、1GbのDDR3DoubleDataRate3型SDRAMSynchronousDynamicRandomAccessMemoryに含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル/シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するDLLDelayLockedLoop回路などが挙げられる。コアチップCC0~CC7にはフロントエンド部に属するこれらの回路は含まれていないため、テスト動作時を除きコアチップCC0~CC7を単体で動作させることはできない。コアチップCC0~CC7を動作させるためには、インターフェースチップIFが必要である。インターフェースチップIFは、8枚のコアチップCC0~CC7に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップIFを介して行われ、データの入出力もインターフェースチップIFを介して行われる。本実施形態では、インターポーザIPとコアチップCC0~CC7との間にインターフェースチップIFが配置されているが、インターフェースチップIFの位置については特に限定されず、コアチップCC0~CC7よりも上部に配置しても構わないし、インターポーザIPの裏面IPbに配置しても構わない。インターフェースチップIFをコアチップCC0~CC7の上部又はインターポーザIPの裏面IPbに配置する場合には、インターフェースチップIFにTSVを設ける必要はない。インターポーザIPは、半導体記憶装置10の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザIPの上面IPaに形成された電極91をスルーホール電極92によって裏面IPbに引き出し、裏面IPbに設けられた再配線層93によって、外部端子SBのピッチを拡大している。図1には、2個の外部端子SBのみを図示しているが、実際には多数の外部端子が設けられている。外部端子SBのレイアウトは、規格により定められたDDR3型のSDRAMにおけるそれと同じである。したがって、外部のコントローラからは1個のDDR3型のSDRAMとして取り扱うことができる。図1に示すように、最上部のコアチップCC0の上面はNFC94及びリードフレーム95によって覆われており、コアチップCC0~CC7及びインターフェースチップIFの側面はアンダーフィル96及び封止樹脂97によって覆われている。これにより、各チップが物理的に保護される。コアチップCC0~CC7に設けられたTSVの大部分は、積層方向から見た平面視で、すなわち図1に示す矢印Aから見た場合に、同じ位置に設けられた他層のTSVと短絡されている。つまり、図2aに示すように、平面視で同じ位置に設けられた上下のTSV1が短絡され、これらTSV1によって1本の配線が構成されている。各コアチップCC0~CC7に設けられたこれらのTSV1は、当該コアチップ内の内部回路4にそれぞれ接続されている。したがって、インターフェースチップIFから図2aに示すTSV1に供給される入力信号コマンド信号、アドレス信号などは、コアチップCC0~CC7の内部回路4に共通に入力される。また、コアチップCC0~CC7からTSV1に供給される出力信号データなどは、ワイヤードオアされてインターフェースチップIFに入力される。これに対し、一部のTSVについては、図2bに示すように、平面視で同じ位置に設けられた他層のTSV2と直接接続されるのではなく、当該コアチップCC0~CC7に設けられた内部回路5を介して接続されている。つまり、各コアチップCC0~CC7に設けられたこれら内部回路5がTSV2を介してカスケード接続されている。この種のTSV2は、各コアチップCC0~CC7に設けられた内部回路5に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。さらに他の一部のTSV群については、図2cに示すように、平面視で異なる位置に設けられた他層のTSVと短絡されている。この種のTSV群3に対しては、平面視で所定の位置Pに設けられたTSV3aに各コアチップCC0~CC7の内部回路6が接続されている。これにより、各コアチップに設けられた内部回路6に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。このように、コアチップCC0~CC7に設けられたTSVは、図2a~cに示す3タイプTSV1~TSV3が存在する。上述の通り、大部分のTSVは図2aに示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図2aに示すタイプのTSV1を介して、インターフェースチップIFからコアチップCC0~CC7に供給される。また、リードデータ及びライトデータについても、図2aに示すタイプのTSV1を介してインターフェースチップIFに入出力される。これに対し、図2b,cに示すタイプのTSV2,TSV3は、互いに同一の構造を有するコアチップCC0~CC7に対して、個別の情報を与えるために用いられる。図3は、図2aに示すタイプのTSV1の構造を示す断面図である。図3に示すように、TSV1はシリコン基板80及びその表面の層間絶縁膜81を貫通して設けられている。TSV1の周囲には絶縁リング82が設けられており、これによって、TSV1とトランジスタ領域との絶縁が確保される。図3に示す例では絶縁リング82が二重に設けられており、これによって信頼性が高められている。シリコン基板80の裏面側におけるTSV1の端部83は、裏面バンプ84で覆われている。裏面バンプ84は、下層のコアチップに設けられた表面バンプ85と接する電極である。表面バンプ85は、各配線層L0~L3に設けられたパッドP0~P3及びパッド間を接続する複数のスルーホール電極TH1~TH3を介して、TSV1の端部86に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ85と裏面バンプ84は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層L0~L3に設けられたパッドP0~P3から引き出される内部配線図示せずを介して行われる。次に、貫通電極に不良が発生した場合の救済方法について説明する。以下に説明する救済方法は、上述したいずれのタイプのTSV1~TSV3に対しても適用可能である。図4は、インターフェースチップIFとコアチップCC0~CC7との接続関係を説明するための模式的な回路図であり、貫通電極に不良が存在しない場合を示している。図4には、一例として、インターフェースチップIFから8ビットのデータD1~D8を各コアチップCC0~CC7に供給する部分が示されている。これらデータD1~D8はインターフェースチップIFから同時に出力され、各コアチップCC0~CC7にて同時に入力されるべき信号であり、アドレス信号やライトデータなどが該当する。図4に示すように、インターフェースチップIFには各データD1~D8に対応する8個のドライバ回路101~108が設けられ、各コアチップCC0~CC7には各データD1~D8に対応する8個のレシーバ回路201~208が設けられている。これに対し、本実施形態では、これらドライバ回路101~108とレシーバ回路201~208を接続するための貫通電極301~309が9個=8個1個設けられている。これら貫通電極301~309のうち、貫通電極309は予備の貫通電極であり、他の貫通電極301~308に不良がない場合には使用されない。具体的に説明すると、インターフェースチップIFには、ドライバ回路101~108の出力端を、ドライバ回路111~119を介して対応する2つの貫通電極のいずれかに接続する出力切り替え回路120以下、出力切り替え回路のことを第1の設定回路ともよぶが設けられている。ここで、対応する2つの貫通電極とは、ドライバ回路101~108の符号の末尾をi番iは1~8とした場合、i番及びi1番の貫通電極を指す。例えば、ドライバ回路101には1番及び2番の貫通電極301,302が対応し、ドライバ回路102には2番及び3番の貫通電極302,303が対応することになる。このため、一部の貫通電極302~308については、それぞれ2つのドライバ回路に対応することになるが、1つの貫通電極に2つのドライバ回路が接続されることなく、各貫通電極への接続は排他的に行われる。対応する2つの貫通電極のいずれを選択するかは、救済信号R1~R8によって定められる。救済信号R1~R8はそれぞれ貫通電極301~308に割り当てられており、対応する貫通電極が不良である場合に活性化される。そして、活性化している救済信号をRxとすると、符号の末尾が1~x-1番であるドライバ回路についてはi番の貫通電極が選択され、符号の末尾がx~8番であるドライバ回路についてはi1番の貫通電極が選択される。図4に示す例では救済信号R1~R8がいずれも活性化しておらず、このため出力切り替え回路120は、ドライバ回路101~108の出力端をそれぞれドライバ回路111~118を介して貫通電極301~308に接続する。以上の接続関係は、コアチップCC0~CC7側においても同様である。つまり、各コアチップCC0~CC7には入力切り替え回路220以下、出力切り替え回路のことを第2の設定回路ともよぶが含まれており、図4に示す例のように、救済信号R1~R8のいずれも活性化していない場合には、入力切り替え回路220は、レシーバ回路201~208の入力端をそれぞれレシーバ回路211~218を介して貫通電極301~308に接続する。このように、いずれの貫通電極301~308にも不良が存在しない場合には、対応するドライバ回路とレシーバ回路は全てパスPA貫通電極301のパスPAのみを例示を介して接続されることになる。この場合、予備の貫通電極309は使用されない。続いて、貫通電極306に不良が発生している場合における模式的な回路を図5を用いて説明する。図5に示すように、貫通電極306に不良が発生している場合、インターフェースチップに保持された救済情報使用可能な貫通電極と使用不可の貫通電極を指定するための接続情報に基づいて救済信号R6が活性化される。これにより、出力切り替え回路120は、ドライバ回路101~105の出力端をそれぞれドライバ回路111~115を介して貫通電極301~305に接続する一方、ドライバ回路106~108の出力端をそれぞれドライバ回路117~119を介して貫通電極307~309に接続する。このように、不良のある貫通電極を境に、ドライバ回路101~108と貫通電極301~309との接続関係がシフトされる。以上の接続関係は、コアチップCC0~CC7側においても同様であり、入力切り替え回路220は、レシーバ回路201~205の入力端をそれぞれレシーバ回路211~215を介して貫通電極301~305に接続する一方、インターフェースチップから供給された救済情報に基づいた救済信号R6の活性化に応答してレシーバ回路206~208の入力端をそれぞれレシーバ回路217~219を介して貫通電極307~309に接続する。このように、入力側においても、不良のある貫通電極を境に、レシーバ回路201~208と貫通電極301~309との接続関係がシフトされる。貫通電極306に不良が存在する場合、ドライバ回路101~105とレシーバ回路201~205についてはパスPA図4参照を介して接続される一方、ドライバ回路106~108とレシーバ回路206~208についてはパスPBを介して接続される。要するに、不良のある貫通電極を30xとした場合、ドライバ回路101~10x-1とレシーバ回路201~20x-1についてはパスPAを介して接続され、ドライバ回路10x~108とレシーバ回路20x~208についてはパスPBを介して接続される。つまり、不良のある貫通電極図5に示す例では貫通電極306を単純に予備の貫通電極図5に示す例では貫通電極309に置き換えるのではなく、不良のある貫通電極を境に、ドライバ回路101~108及びレシーバ回路201~208と貫通電極301~309との接続関係がシフトされる。このように、置換後においてもより番号の大きいドライバ回路の出力端がより番号の大きい貫通電極に接続され、より番号の大きいレシーバ回路の出力端がより番号の大きい貫通電極に接続される。このため、貫通電極301~309をこの順に配列するなど、i番とi1番の貫通電極を隣接配置すれば、置換前の信号パスと置換後の信号パスとの間にほとんど配線長差が生じなくなる。これにより、置換によるスキューもほとんど生じないことから、信号品質を高めることが可能となる。図6は、インターフェースチップIFとコアチップCC0~CC7との接続関係を説明するための模式的な回路図であり、貫通電極302,304に不良が存在する場合を示している。図6に示す構成においては、8個の貫通電極301~308に対して2個の予備の貫通電極309,310が割り当てられている。したがって、貫通電極の総数は10個である。インターフェースチップIF側には2つの出力切り替え回路130,140第1の設定回路が設けられ、コアチップCC0~CC7側には2つの入力切り替え回路230,240第2の設定回路が設けられている。出力切り替え回路130及び入力切り替え回路230には、救済信号R11~R18が供給され、これによって出力パス及び入力パスの切り替えが行われる。同様に、出力切り替え回路140及び入力切り替え回路240には、救済信号R21~R29が供給され、これによって出力パス及び入力パスの切り替えが行われる。このような2つの出力切り替え回路130,140及び2つの入力切り替え回路230,240を備えることにより、ドライバ回路101~108及びレシーバ回路201~208と貫通電極301~310との接続関係を最大で2個分シフト可能である。救済信号R11~R18は、8個の貫通電極301~308に1個又は2個の不良が存在する場合に1ビットのみ活性化される信号である。具体的には、1個の貫通電極30xが不良である場合にはこれに対応する救済信号Rxが活性化し、2個の貫通電極30x,30yx<yが不良である場合には、より番号の小さい貫通電極に対応する救済信号Rxが活性化する。貫通電極301~308に3個以上の不良が存在する場合は、本実施形態では救済不能である。一方、救済信号R21~R29は、9個の貫通電極301~309に2個の不良が存在する場合に1ビットのみ活性化される信号である。具体的には、2個の貫通電極30x,30yx<yが不良である場合、より番号の大きい貫通電極に対応する救済信号Ryが活性化する。上記の条件によれば救済信号R21が活性化することはあり得ないため、救済信号R21については非活性レベルに固定しても構わない。但し、各ドライバ回路と各貫通電極との間、並びに、各貫通電極と各レシーバ回路との間の論理段数を互いに一致させることが望ましいため、図6に示すように、救済信号R21を用いた論理ゲートについては省略しないことが好ましい。上記の構成により、8個の貫通電極301~308に1個の不良が存在する場合には、不良のある貫通電極を境として接続が1個シフトされ、不良が救済される。さらに、2個の不良が存在する場合には、不良のある貫通電極のうち、より番号の小さい貫通電極を境として接続がまず1個シフトされ、より番号の大きい貫通電極を境として接続がさらに1個シフトされて不良が救済される。図6に示す例では、2つの貫通電極302,304が不良のある貫通電極であり、この場合、救済信号R12と救済信号R24が活性化する。これにより、まず貫通電極302を境として出力切り替え回路130によってシフト動作が行われるため、ドライバ回路102の出力端は貫通電極303に接続されることになる。さらに、貫通電極304を境として出力切り替え回路140によってシフト動作が行われるため、ドライバ回路103の出力端が貫通電極305に接続されることになる。入力側についても同様である。図7は、一般的な半導体記憶装置10において、2つの不良貫通電極TSVを予備の貫通電極TSVに置換したときの信号経路を詳細に示す図である。インターフェースチップIF側の信号線出力信号線には、図6に示したように2段階のスイッチ回路が挿入されている。たとえば、ドライバ回路Dnから貫通電極TSVnに至る出力信号線には、出力切り替え回路130、140の一部であるスイッチ回路SW11n、SW21nが間挿される。同様に、コアチップCC側の信号線入力信号線にも、2段階のスイッチ回路が挿入されている。貫通電極TSVnからレシーバ回路Rnに至る入力信号線には、入力切り替え回路240、230の一部であるスイッチ回路SW31n、SW41nが間挿される。なお、ドライバ回路Dnは図5でいえば、ドライバ回路10nに対応し、レシーバ回路Rnはレシーバ回路20nに対応する。インターフェースチップIF側にはシリアライザ500、コアチップCC側にはTSV救済回路502が設けられる。インターフェースチップIFの救済信号R11~R29は、シリアライザ500によりシリアライズされ、2重化された貫通電極TSVを経由してTSV救済回路502に供給され、コアチップCCの救済信号R11~R29として展開される。詳細は後述する。以下、ドライブ回路Dnからレシーバ回路Rnに至る信号経路を中心として説明する。不良の貫通電極TSVが存在しないときには、スイッチ回路SW11n、SW21n、SW31n、SW41nがオンとなる。このとき、ドライブ回路Dnに対応する出力信号線は貫通電極TSVnと直結され、貫通電極TSVnはレシーバ回路Rnと直結される。インターフェースチップIFのスイッチ回路が第1のスイッチ、コアチップCC側のスイッチ回路が第2のスイッチに対応する。一方、貫通電極TSViと貫通電極TSVjが不良であるときにはi、j<nとする、スイッチ回路SW11n、SW21n1がオフとなり、代わりにスイッチ回路SW12n、SW22n1がオンとなる。この結果、ドライバ回路Dnは貫通電極TSVn2と接続される。また、コアチップCC側でも同様のスイッチングが行われ、貫通電極TSVn2はレシーバ回路Rnと接続される。具体的には、スイッチ回路SW32n1、SW42nがオンとなる。こうして、ドライバ回路Dnとレシーバ回路Rnは、貫通電極TSVn2を介して接続される。図6に関連して説明したように、他のドライバ回路D、レシーバ回路Rについても同様の接続シフトがなされる。なお、スイッチSWTn、SWTn1は、レシーバ回路Rn、Rn1とテストポートTn、Tn1を接続するためのスイッチである。ウエハ状態で動作テストするとき、動作信号CTRL2はローアクティブに設定される。動作信号CTRL2がローレベルとなると、入力切り替え回路240は強制的にオフとなる。この結果、貫通電極TSVとレシーバ回路Rの接続が遮断される。その上で、スイッチSWTn、SWTn1をオンする。そして、テストポートTn、Tn1から各種テスト信号をコアチップCCに供給する。テストポートの役割については後述する。貫通電極TSVと出力信号線や入力信号線のつなぎ方を示す情報、いいかえれば、各スイッチ回路のオンオフを設定するための情報以下、救済情報ここでいう救済情報とは、不良メモリセルの救済のための設定情報を意味するものではなく、不良貫通電極の救済のための接続情報であるとよぶは、救済信号R11~R29としてインターフェースチップIF、コアチップCCの双方に供給される。インターフェースチップIF用の救済情報出力切り替え回路のオンオフを指定する情報が第1の救済情報、コアチップCC用の救済情報入力切り替え回路のオンオフを指定する情報が第2の救済情報に対応する。図7に示すように、救済情報救済信号R11~R29は複数の信号線から各スイッチ回路に供給される。救済情報は、インターフェースチップIFとコアチップCCの双方が保持しても良いが、その場合にはコアチップCCに記憶領域を確保する必要が生じるため好ましくない。そこで、本実施形態においては、インターフェースチップIFのみが救済情報第1および第2の救済情報を保持し、必要に応じてインターフェースチップIFはコアチップCCに救済情報第2の救済情報を供給する。救済情報は、図7に示す貫通電極TSVとは別の貫通電極上記のシリアライザ500に関わる多重化された貫通電極:以下、サブ経路とよぶを介して、各コアチップに供給される。インターフェースチップIFから各コアチップへの救済情報の伝送経路であるサブ経路では、貫通電極を多重化することにより、多重化された貫通電極の一方が不良となっても情報を伝送できるよう救済情報伝送の確実性を確保している。なお、図7に示すドライバ回路Dとレシーバ回路Rを結ぶデータ伝送経路のことをメイン経路とよぶ。サブ経路は、電源投入後のリセット解除後において、インターフェースチップIFに保持されている救済情報を各コアチップに転送するために使用される。図9は、電源投入後のイニシャライズシーケンスの模式図である。電源VDDが立ち上がり、安定化した後、/RESET信号がローレベルにアサートされる。これにより、DDR3-SDRAMの内部回路が初期化される。同図のInternalNodeは内部回路の電位を模式的に示しており、ハッチング部分は不定状態で、/RESET信号で初期化されて初期電位となる。この初期化された状態というのは、DDR3-SDRAMのプリチャージスタンバイ状態で、全てのテストモードなどはリセットされた状態でなければならない。/RESET信号がハイレベルに復帰してリセット解除された後も初期化された状態を維持する必要がある。リセット解除からCKE信号クロックイネーブル信号をハイレベルにしてクロック信号を受付可能にするまでの待ち時間は約500μs必要である。この後、コマンド受付が可能となり、イニシャライズコマンドがメモリコントローラから発行されて、適切な動作モードの設定が行われる。図7の貫通電極TSVの置換回路を有する典型的な半導体記憶装置10は、リセット解除からの待ち時間の間に、インターフェースチップIFの第1の救済情報と、インターフェースチップIFからコアチップCCへの第2の救済情報の転送が行われる。図9ではこの転送期間は、制御信号CTRL1,CTRL2がローレベルになる期間で示されている。なお、図中、Tpは電源安定化に要する時間、Trはリセット期間、T1は第1転送期間第1の救済情報の転送期間、T2は第2転送期間第2の救済情報の転送期間を示す。図8a~図8fを参照しながら、第1および第2の救済情報の設定の流れと、その際に発生する問題点について説明する。図8aは、リセット解除後のインターフェースチップIFとコアチップCCの各信号線の初期化されたレベルを示している。特に限定するわけではないが、この図ではドライバ出力Dn1がハイレベルにリセットされ、その他のドライバ出力信号はローレベルにリセットされる事を想定している。また、出力切替回路130と140と入力切替回路230と240は初期状態ではスイッチ回路SW11、SW21、SW31およびSW41がオン、スイッチ回路SW12、SW22、SW32およびSW42がオフであり、コアチップCCのレシーバ入力Rについても、インターフェースチップIFのドライバ出力Dが貫通電極TSVを介して伝達され、レシーバ入力Rn1がハイレベルで、その他のレシーバ入力信号はローレベルである。図8bは、制御信号CTRL1,CTRL2がローレベルに遷移した後の状態を示している。インターフェースチップIFのスイッチ回路SW21、SW22、およびコアチップCCのスイッチ回路SW31、SW32は全てオフとなり、貫通電極TSVはフローティング状態となるように切り離される。この時点では救済情報は何も設定されていないので、インターフェースチップIFのスイッチ回路SW11はオン、SW12はオフ、およびコアチップCCのスイッチ回路SW41はオン、SW42はオフの初期状態のままである。スイッチ回路SW11n1の出力に接続されているレベルキーパの電位はハイレベル、スイッチ回路SW11n以下の出力に接続されているレベルキーパの電位はローレベル、スイッチ回路SW11n2およびSW11n3の出力に接続されているレベルキーパの電位は不定状態である。ここでいう不定状態というのは、ハイレベルまたはローベルのどちらかに特定できないという意味であって、ハイおよびローのレベルの中間電位を意味するものではない。同様にスイッチ回路SW31n1の出力に接続されているレベルキーパの電位はハイレベル、スイッチ回路SW31n以下の出力に接続されているレベルキーパの電位はローレベル、スイッチ回路SW31n2およびSW31n3の出力に接続されているレベルキーパの電位は不定状態である。図8cは、インターフェースチップIFが自ら保持している第1の救済情報に従って、出力切替回路130と140のオンオフの設定をした後の状態を示す。制御信号CTRL1,CTRL2がローレベルなので、出力切替回路140は全てオフ状態を維持しているが、出力切替回路130は、スイッチ回路SW11がオフ、SW12がオンに切り替わる。このため、スイッチ回路SW11n1の出力に接続されているレベルキーパの電位はローレベルに、スイッチ回路SW11n2の出力に接続されているレベルキーパの電位はハイレベルに遷移する。図8dは、インターフェースチップIFが保持している第2の救済情報をサブ経路を介してコアチップCCの入力切替回路230と240のオンオフの設定をした後の状態を示す。制御信号CTRL1,CTRL2がローレベルなので、入力切替回路240は全てオフ状態を維持しているが、入力切替回路230は、スイッチ回路SW41がオフ、SW42がオンに切り替わる。このため、レシーバ入力Rn1が不定状態、レシーバ入力Rnがハイレベルに遷移する。図8eは、第1および第2の救済情報の設定を完了して、制御信号CTRL1,CTRL2がハイレベルに戻った後の状態を示す。出力切替回路140と入力切替回路240のオンオフの設定がされているので、スイッチ回路SW21がオフ、SW22がオンとなり、同様にスイッチ回路SW31がオフ、SW32がオンとなる。このため、スイッチ回路SW31n1の後ろのレベルキーパの電位はローレベルに、SW31n2の後ろのレベルキーパの電位はハイレベルに遷移する。また、レシーバ入力Rn1がハイレベル、レシーバ入力Rnがローレベルに遷移する。図8fは、上記の救済情報の転送期間におけるコアチップCCのレシーバ入力Rの状態を説明する図である。レシーバ入力Rnは初期電位のローレベルから、ハイレベルに遷移し、再度ローレベルに遷移する。また、レシーバ入力Rn1は初期電位のハイレベルから、不定値に遷移し、再度ハイレベルに遷移する。図8gは、本来、図9のInternalNodeのように初期化された状態を維持すべきレシーバ入力Rnが、ハイレベルのハザードを発生している様子を示している。図8gのレシーバ入力Rnに発生するハザードの影響を、図17を参照しながら説明する。図17は、コアチップCC内に設けられたテストモードの設定回路の一例である。テストモードは、インターフェースチップIFからコアチップCCを、通常とは異なる状態に設定する為のものである。たとえば、内部の電源レギュレータのレベルを変更したり、内部タイミングを変更したり、あるいはバーンインテストモードに変更する等、多数の種類のテストモードが搭載されている。CodeSignalは、テストモードのエントリコードで、アドレスピンなどから入力される信号である。このCodeSignalをデコードして、合致するとハイレベルのデコード信号を出力する。信号Rnはテストモードにエントリする為のトリガ信号で、エントリする際には1ショットのパルス信号を入力する。テストコードのデコード信号とトリガ信号Rnが入力されたNANDゲートの出力がRSフリップフロップのセット信号となる。一方、RSフリップフロップのリセット信号は、/RESET信号あるいは/TEST_EXIT信号がローにアサートされると発生される。図8gのレシーバ入力Rnが図17のテストエントリのトリガ信号Rnに接続されていた場合、/RESET信号により全て解除されたテストモードに対して、発生したハザードにより予期せぬテストモードにエントリしてしまう危険性がある。テストモードの種類によっては、通常動作を妨げる種類のものもあり、この場合にはイニシャライズコマンドを入力しても正常には設定されずに動作不良となる場合がある。図10は、本実施形態における半導体記憶装置10において、2つの不良貫通電極TSVを予備の貫通電極TSVに置換したときの信号経路を詳細に示す図である。本実施形態においては、動作信号CTRL2により、入力切り替え回路240のスイッチ回路だけでなくレシーバ回路Rn、Rn1とテストパッドTn、Tn1を接続するためのスイッチSWTn、SWTn1も制御されている。動作信号CTRL2がローアクティブになると、入力切り替え回路240の全スイッチ回路は強制的にオフとなる。このとき、コアチップCCは、インターフェースチップIFや貫通電極TSVから強制的に遮断される。本実施形態においての制御信号CTRL2による入力切り替え回路240の動作は、図8に関連して説明した通りである。制御信号CTRL2がローアクティブになると、スイッチSWTn、SWTn1等がオンとなり、入力信号線とテストポートTn、Tn1が接続される。ここで、テストポートTとスイッチSWTの役割について説明をする。ウエハ状態のコアチップCCは、通常プローブテスト工程でテストされて、不良メモリセルの救済を行い、組立工程に出荷される。プローブテストは、通常であればボンディングパッドにプローブカードでコンタクトしてテストされる。しかしながら、貫通電極TSVで積層するチップには、ワイヤボンディングで外部端子に接続するような構造を有しないので、プローブテスト専用のコンタクトパッドがチップ内に配置される。このプローブテスト専用コンタクトパッドから、貫通電極TSVの表面バンプに接続されるテストポートTとの間には、プローブテスト専用の入力回路が配置される。プローブテストを行う場合には、制御信号CTRL2により、スイッチSWTがオンしてレシーバ入力RにはテストポートTが接続される。プローブテスト専用の入力回路は、低速なプローブテストにしか使用しないので、簡易な構造の回路となっている。たとえば、アドレス信号を伝達するのみであれば、単純なバッファ回路で十分である。本来であればインターフェースチップIFで生成される制御信号の場合には、プローブテストに必要な機能のみをサポートするように簡略化されたロジック回路が配置される。これらのプローブテスト専用の入力回路においても、図9に示す電源投入後のイニシャライズシーケンスにしたがって、/RESET信号でリセットされて、リセット解除後には初期化された初期電位をテストポートTに出力する。この初期化された状態というのは、DDR3-SDRAMのプリチャージスタンバイ状態で、全てのテストモードなどはリセットされた状態でなければならない。リセット信号がハイレベルに復帰してリセット解除された後も初期化された状態を維持する必要がある。リセット解除からクロックイネーブル信号CKEをハイレベルにしてコマンド受付が可能となるまで、初期化された状態を保つ。その後、イニシャライズコマンドをメモリテスタから入力して、適切な動作モードの設定が行われる。本実施形態では、積層されてパッケージングされた形態において、制御信号CTRL2によりスイッチSWTによりプローブテスト専用入力回路の出力であるテストポートTがレシーバ入力Rに接続される。プローブテスト専用入力回路は、貫通電極TSVの救済情報の設定に伴うインターフェースチップIFの出力切替回路130、140、およびコアチップCCの入力切替回路230、240のスイッチングの影響を受けないので、ハザードを発生する事がない。したがって、本実施形態によれば、貫通電極TSVの救済情報の設定前後において、コアチップCCは初期化された状態を保つことが可能となり、予期せぬテストモードにエントリしてしまうような危険性を排除する事が可能となる。図11は、スイッチ回路の回路図である。ここでは、代表して、スイッチ回路SW32n-1、SW31nの接続関係を説明するが、他のスイッチ回路についても同様である。また、コアチップCCだけでなく、インターフェースチップIF側のスイッチ回路も基本的には同様の構成である。スイッチ回路SW32n-1、SW31nは、それぞれ、トライステートインバータを含む。スイッチ回路SW32n-1は貫通電極TSVnとコアチップCCの接続を制御し、スイッチ回路SW31nは、貫通電極TSVn1とコアチップCCの接続を制御する。各トライステートインバータは、電源およびグランドとの間にそれぞれ接続されたPMOSPositivechannelMetalOxideSemiconductorのFETFieldeffecttransistorおよびNMOSNegativechannelMetalOxideSemiconductorのFETからなる選択トランジスタとを有し、両方の選択トランジスタが活性化されなければ、インバータとして機能せず、その出力はハイインピーダンス状態となる。トライステートインバータは、その選択トランジスタが活性化されると、電源およびグランドと接続され、動作電位を供給される。救済信号Rxは、スイッチ回路SW32n-1、SW31nの一方を選択する。救済信号Rxがハイレベルのときにはスイッチ回路SW31nがオンとなり、スイッチ回路SW32n-1はオフとなる。救済信号Rxがローレベルのときにはスイッチ回路SW31nはオフとなり、スイッチ回路SW32n-1がオンとなる。スイッチ回路SW32n-1、SW31nの出力先には更にトライステートインバータ400が接続される。本実施形態においては、このトライステートインバータ400は、動作信号CTRL2により制御される。動作信号CTRL2がローレベルのとき、すなわち、電源投入時や動作テスト時においてはトライステートインバータ400はオフとなる。すなわち、救済信号Rxのレベルに関わらず、コアチップCCの入力信号線は強制的にオフとなる。図12は、動作制御信号CTRL2を生成する回路の回路図である。リセット信号/RESETの立ち上がりエッジを検出して、RSフリップフロップでロード信号AFLOADを発生する。このAFLOADがハイレベルの期間に、貫通電極TSVの第1、第2の救済情報の転送が行われる。このAFLOAD信号で、オシレータOSCとカウンタ回路が起動して、カウンタ値に従って転送シーケンサが制御される。転送完了までカウントアップされると、RSフリップフロップがリセットされて、ロード信号AFLOADがローレベルに遷移する。ロード信号AFLOADと、プローブテスト用のテスト信号TESTが2入力のNORゲートに入力され、その出力信号が動作制御信号CTRL2となる。ロード信号AFLOADがハイレベルの転送期間と、プローブテスト用のテスト信号TESTがハイレベルのプローブテストを実施する期間のいずれかにおいて、動作制御信号CTRL2はローレベルとなる。リセット信号/RESETは、リセット時にハイレベルとなりそのあとローレベルに戻る。ロード完了信号AFLOADは、救済情報のロード開始時にハイレベルとなり、接続置換完了後にローレベルとなる。テスト信号TESTはテスト時にハイレベル、それ以外のときにはローレベルとなる。図13は、本実施形態における救済情報の転送処理のタイムチャートである。動作テストではないので、テスト信号TESTはローレベルに固定される。リセット信号/RESETがローレベルからハイレベルに遷移したあと、ロード信号AFLOADがハイレベルとなる。ロード信号AFLOADがハイレベルの期間中に救済情報の転送処理が実行される。すべての救済情報の転送が完了すると、ロード信号AFLOADがローレベルに遷移する。この間、動作制御信号CTRL2はローレベルに保持される。すなわち、救済情報のロードが完了し、ロード完了信号AFLOADがローレベルになるまでは、動作信号CTRL2はローレベルに維持され、各コアチップCCとインターフェースチップIFの接続は遮断される。代わりに、各テストポートTがコアチップCCのレシーバ入力Rに接続され、レシーバ入力Rにはプローブテスト専用の入力回路の初期化された初期電位が入力される。貫通電極TSVの救済情報の設定前後において、コアチップCCは初期化された状態を保つことが可能となり、予期せぬテストモードにエントリしてしまうような危険性を排除する事が可能となる。インターフェースチップIFにおける接続置換は、アンチヒューズの読出しと同時に完了してしまうので、必ずコアチップCCの接続置換の前に実行され、その後でコアチップCCへの救済情報の転送が行われる。図14は、本実施形態において、予備の貫通電極TSVを1つだけ設ける場合の回路構成図である。図10と異なり、予備の貫通電極TSVは1本だけであるため、インターフェースチップIF、コアチップCCの双方においては、1段の出力切り替え回路120と1段の入力切り替え回路220が設置される。2つ以上の貫通電極TSVに不具合が生じると救済不可能となるが、スイッチ回路の数が少ないため回路規模を小さくできるというメリットがある。図15は、本実施形態において、予備の貫通電極TSVが1つだけであり、かつ、コアチップCCからインターフェースチップIFにも初期化された初期電位は与えられる場合の回路構成図である。一般的には、インターフェースチップIFからコアチップCCだけでなく、コアチップCCからインターフェースチップIFに初期化された初期電位を与えることもある。この場合には、動作信号CTRL1により、入力切り替え回路120のスイッチ回路を動作信号CTRL2と同様の方法にて制御してもよい。また、動作信号CTRL1と動作信号CTRL2を共通化すれば、信号配線数を削減できる。図16は、半導体記憶装置10の回路構成を示すブロック図である。図16に示すように、インターポーザIPに設けられた外部端子には、クロック端子11a,11b、クロックイネーブル端子11c、コマンド端子12a~12e、アドレス端子13、データ入出力端子14、データストローブ端子15a,15b、キャリブレーション端子16、及び電源端子17a,17bが含まれている。これら外部端子は、全てインターフェースチップIFに接続されており、電源端子17a,17bを除きコアチップCC0~CC7には直接接続されない。まず、これら外部端子とフロントエンド機能であるインターフェースチップIFとの接続関係、並びに、インターフェースチップIFの回路構成について説明する。クロック端子11a,11bはそれぞれ外部クロック信号CK,/CKが供給される端子であり、クロックイネーブル端子11cはクロックイネーブル信号CKEが入力される端子である。供給された外部クロック信号CK,/CK及びクロックイネーブル信号CKEは、インターフェースチップIFに設けられたクロック発生回路21に供給される。本明細書において信号名の先頭に/が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号CK,/CKは互いに相補の信号である。クロック発生回路21は内部クロック信号ICLKを生成する回路であり、生成された内部クロック信号ICLKは、インターフェースチップIF内の各種回路ブロックに供給される他、TSVを介してコアチップCC0~CC7にも共通に供給される。また、インターフェースチップIFにはDLL回路22が含まれており、DLL回路22によって入出力用クロック信号LCLKが生成される。入出力用クロック信号LCLKは、インターフェースチップIFに含まれる入出力バッファ回路23に供給される。DLL機能は、半導体装置10が外部と通信するに当たり、外部との同期がマッチングされた信号LCLKでフロントエンドを制御するからである。故に、バックエンドであるコアチップCC0~CC7には、DLL機能は不要である。コマンド端子12a~12eは、それぞれロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、チップセレクト信号/CS、及びオンダイターミネーション信号ODTが供給される端子である。これらのコマンド信号は、インターフェースチップIFに設けられたコマンド入力バッファ31に供給される。コマンド入力バッファ31に供給されたこれらコマンド信号は、コマンドデコーダ32に供給される。コマンドデコーダ32は、内部クロックICLKに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドICMDを生成する回路である。生成された内部コマンドICMDは、インターフェースチップIF内の各種回路ブロックに供給される他、TSVを介してコアチップCC0~CC7にも共通に供給される。アドレス端子13は、アドレス信号A0~A15,BA0~BA2が供給される端子であり、供給されたアドレス信号A0~A15,BA0~BA2は、インターフェースチップIFに設けられたアドレス入力バッファ41に供給される。アドレス入力バッファ41の出力は、TSVを介してコアチップCC0~CC7に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号A0~A15はインターフェースチップIFに設けられたモードレジスタ42に供給される。また、アドレス信号BA0~BA2バンクアドレスについては、インターフェースチップIFに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Bがデータラッチ回路25に供給される。これは、ライトデータのバンク選択がインターフェースチップIF内で行われるためである。データ入出力端子14は、リードデータ又はライトデータDQ0~DQ15の入出力を行うための端子である。また、データストローブ端子15a,15bは、ストローブ信号DQS,/DQSの入出力を行うための端子である。これらデータ入出力端子14及びデータストローブ端子15a,15bは、インターフェースチップIFに設けられた入出力バッファ回路23に接続されている。入出力バッファ回路23には、入力バッファIB及び出力バッファOBが含まれており、DLL回路22より供給される入出力用クロック信号LCLKに同期して、リードデータ又はライトデータDQ0~DQ15及びストローブ信号DQS,/DQSの入出力を行う。また、入出力バッファ回路23は、コマンドデコーダ32から内部オンダイターミネーション信号IODTが供給されると、出力バッファOBを終端抵抗として機能させる。さらに、入出力バッファ回路23には、キャリブレーション回路24からインピーダンスコードDRZQが供給されており、これによって出力バッファOBのインピーダンスが指定される。入出力バッファ回路23は、周知のFIFO回路を含む。キャリブレーション回路24には、出力バッファOBと同じ回路構成を有するレプリカバッファRBが含まれており、コマンドデコーダ32よりキャリブレーション信号ZQが供給されると、キャリブレーション端子16に接続された外部抵抗図示せずの抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファRBのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードDRZQが入出力バッファ回路23に供給される。これにより、出力バッファOBのインピーダンスが所望の値に調整される。入出力バッファ回路23は、データラッチ回路25に接続されている。データラッチ回路25は、周知なDDR機能を実現するレイテンシ制御によって動作するFIFO機能を実現するFIFO回路不図示とマルチプレクサMUX不図示とを含み、コアチップCC0~CC7から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路25と入出力バッファ回路23との間はシリアル接続であり、データラッチ回路25とコアチップCC0~CC7との間はパラレル接続である。本実施形態では、コアチップCC0~CC7がDDR3型のSDRAMのバックエンド部であり、プリフェッチ数が8ビットである。また、データラッチ回路25とコアチップCC0~CC7はバンクごとに接続されており、各コアチップCC0~CC7に含まれるバンク数は8バンクである。したがって、データラッチ回路25とコアチップCC0~CC7との接続は1DQ当たり64ビット8ビット×8バンクとなる。このように、データラッチ回路25とコアチップCC0~CC7との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のSDRAMそれは、フロントエンドとバックエンドが1つのチップで構成されるでは、チップ外部との間でのデータの入出力がシリアルに行われるつまり、データ入出力端子は1DQ当たり1個であるのに対し、コアチップCC0~CC7では、インターフェースチップIFとの間でのデータの入出力がパラレルに行われる。この点は、通常のSDRAMとコアチップCC0~CC7との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なるTSVを用いて入出力することは必須でなく、コアチップCC0~CC7側にて部分的なパラレル/シリアル変換を行うことによって、1DQ当たり必要なTSVの数を削減しても構わない。例えば、1DQ当たり64ビットのデータを全て異なるTSVを用いて入出力するのではなく、コアチップCC0~CC7側にて2ビットのパラレル/シリアル変換を行うことによって、1DQ当たり必要なTSVの数を半分32個に削減しても構わない。更に、データラッチ回路25は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置10を試験することができないことを示し、半導体装置10を試験することによって、インターフェースチップを試験することを意味する。インターフェースチップに回復できない欠陥がある場合、半導体装置10全体の損失を招くことになる。この点を考慮して、本実施形態では、データラッチ回路25には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。電源端子17a,17bは、それぞれ電源電位VDD,VSSが供給される端子であり、インターフェースチップIFに設けられたパワーオン検出回路43に接続されるとともに、TSVを介してコアチップCC0~CC7にも接続されている。パワーオン検出回路43は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップIFに設けられた層アドレスコントロール回路45を活性化させる。層アドレスコントロール回路45は、本実施形態による半導体記憶装置10のI/O構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体記憶装置10は16個のデータ入出力端子14を備えており、これにより最大でI/O数を16ビットDQ0~DQ15に設定することができるが、I/O数がこれに固定されるわけではなく、8ビットDQ0~DQ7又は4ビットDQ0~DQ3に設定することも可能である。これらI/O数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路45は、I/O数に応じたアドレス割り付けの変更を制御する回路であり、TSVを介して各コアチップCC0~CC7に共通に接続されている。また、インターフェースチップIFには層アドレス設定回路44も設けられている。層アドレス設定回路44は、TSVを介してコアチップCC0~CC7に接続されている。層アドレス設定回路44は、図2bに示すタイプのTSV2を用いて、コアチップCC0~CC7の層アドレス発生回路46にカスケード接続されており、テスト時においてコアチップCC0~CC7に設定された層アドレスを読み出す役割を果たす。さらに、インターフェースチップIFには不良チップ情報保持回路33が設けられている。不良チップ情報保持回路33は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路33は、TSVを介してコアチップCC0~CC7に接続されている。不良チップ情報保持回路33は、図2cに示すタイプのTSV3を用いて、シフトされながらコアチップCC0~CC7に接続されている。さらに、インターフェースチップIFには、救済情報保持回路400が設けられている。救済情報保持回路400は、上述した救済信号を例えばアンチヒューズ素子などによって記憶する回路であり、アセンブリ後の動作試験によって貫通電極に不良が発見された場合に、テスタから救済信号が書き込まれる。救済情報保持回路400に保持された救済信号は電源投入時に読み出され、インターフェースチップIF内の置換制御回路121c~128cに転送されるとともに、図2aに示すタイプのTSV1を用いてコアチップCC0~CC7内の置換制御回路にも転送される。以上が外部端子とインターフェースチップIFとの接続関係、並びに、インターフェースチップIFの回路構成の概要である。次に、コアチップCC0~CC7の回路構成について説明する。図16に示すように、バックエンド機能であるコアチップCC0~CC7に含まれるメモリセルアレイ50は、いずれも8バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは、互いに排他制御で独立に動作することができる。半導体装置10外部からは、独立に夫々のバンクをアクセスできる。例えば、バンク1のメモリセルアレイ50とバンク2のメモリセルアレイ50は、異なるコマンドにより夫々対応するワード線WL、ビット線BL等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク1をアクティブワード線とビット線をアクティブに維持しつつ、更にバンク2をアクティブに制御することができる。リード但し、半導体装置の外部端子例えば、複数の制御端子、複数のI/O端子は、共有している。メモリセルアレイ50内においては、複数のワード線WLと複数のビット線BLが交差しており、その交点にはメモリセルMCが配置されている図16においては、1本のワード線WL、1本のビット線BL及び1個のメモリセルMCのみを示している。ワード線WLの選択はロウデコーダ51によって行われる。また、ビット線BLはセンス回路53内の対応するセンスアンプSAに接続されている。センスアンプSAの選択はカラムデコーダ52によって行われる。ロウデコーダ51は、ロウ制御回路61より供給されるロウアドレスによって制御される。ロウ制御回路61には、TSVを介してインターフェースチップIFより供給されるロウアドレスを受けるアドレスバッファ61aが含まれており、アドレスバッファ61aによってバッファリングされたロウアドレスがロウデコーダ51に供給される。TSVを介して供給されるアドレス信号は、入力バッファB1を介して、ロウ制御回路61などに供給される。また、ロウ制御回路61にはリフレッシュカウンタ61bも含まれており、コントロールロジック回路63からリフレッシュ信号が発行された場合には、リフレッシュカウンタ61bが示すロウアドレスがロウデコーダ51に供給される。カラムデコーダ52は、カラム制御回路62より供給されるカラムアドレスによって制御される。カラム制御回路62には、TSVを介してインターフェースチップIFより供給されるカラムアドレスを受けるアドレスバッファ62aが含まれており、アドレスバッファ62aによってバッファリングされたカラムアドレスがカラムデコーダ52に供給される。また、カラム制御回路62にはバースト長をカウントするバーストカウンタ62bも含まれている。カラムデコーダ52によって選択されたセンスアンプSAは、さらに、図示しないいくつかのアンプサブアンプやデータアンプなどを介して、データコントロール回路54に接続される。これにより、リード動作時においては、一つのI/ODQあたり8ビット=プリフェッチ数のリードデータがデータコントロール回路54から出力され、ライト動作時においては、8ビットのライトデータがデータコントロール回路54に入力される。データコントロール回路54とインターフェースチップIFとの間はTSVを介してパラレルに接続される。コントロールロジック回路63は、TSVを介してインターフェースチップIFから供給される内部コマンドICMDを受け、これに基づいてロウ制御回路61及びカラム制御回路62の動作を制御する回路である。コントロールロジック回路63には、層アドレス比較回路チップ情報比較回路47が接続されている。層アドレス比較回路47は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、TSVを介してインターフェースチップIFより供給されるアドレス信号の一部SELチップ選択情報と、層アドレス発生回路46に設定された層アドレスLIDチップ識別情報とを比較することにより行われ、一致を検出すると一致信号HITを活性化させる。層アドレス発生回路46には、初期化時において各コアチップCC0~CC7に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体記憶装置10が初期化されると、各コアチップCC0~CC7の層アドレス発生回路46に初期値として最小値0,0,0が設定される。コアチップCC0~CC7の層アドレス発生回路46は、図2bに示すタイプのTSVを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップCC0の層アドレス発生回路46に設定された層アドレス0,0,0がTSVを介して2番目のコアチップCC1の層アドレス発生回路46に送られ、インクリメントされることにより異なる層アドレス0,0,1が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路46は、これをインクリメントする。最下層のコアチップCC7の層アドレス発生回路46には、層アドレスとして最大値1,1,1が設定されることになる。これにより、各コアチップCC0~CC7には固有の層アドレスが設定される。層アドレス発生回路46には、TSVを介してインターフェースチップIFの不良チップ情報保持回路33から不良チップ信号DEFが供給される。不良チップ信号DEFは、図2cに示すタイプのTSV3を用いて各コアチップCC0~CC7に供給されるため、各コアチップCC0~CC7に個別の不良チップ信号DEFを供給することができる。不良チップ信号DEFは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路46はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号DEFはコントロールロジック回路63にも供給されており、不良チップ信号DEFが活性化している場合にはコントロールロジック回路63の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェースチップIFからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。また、コントロールロジック回路63の出力は、モードレジスタ64にも供給されている。これにより、コントロールロジック回路63の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ64の設定値が上書きされる。これにより、コアチップCC0~CC7の動作モードが設定される。さらに、コアチップCC0~CC7には、内部電圧発生回路70が設けられている。内部電圧発生回路には電源電位VDD,VSSが供給されており、内部電圧発生回路70はこれを受けて各種内部電圧を生成する。内部電圧発生回路70により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧VPERI≒VDD、メモリセルアレイ50のアレイ電圧として用いる内部電圧VARY<VDD、ワード線WLの活性化電位である内部電圧VPP>VDDなどが含まれる。また、コアチップCC0~CC7には、パワーオン検出回路71も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。コアチップCC0~CC7に含まれる上記の周辺回路は、TSVを介してインターフェースチップIFから供給される内部クロック信号ICLKに同期して動作する。TSVを介して供給される内部クロック信号ICLKは、入力バッファB2を介して各種周辺回路に供給される。以上がコアチップCC0~CC7の基本的な回路構成である。コアチップCC0~CC7には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置10を試験することができないことを示し、半導体装置10を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置10全体の損失を招くことになる。この点を考慮して、本実施形態では、コアチップCC0~CC7にはいくつかのテストパッドTPとテスト用のコマンドデコーダ65のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドTPからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。テストパッドTPの種類は、インターポーザIPに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドTP1、アドレス信号が入力されるテストパッドTP2、コマンド信号が入力されるテストパッドTP3、テストデータの入出力を行うためのテストパッドTP4、データストローブ信号の入出力を行うためのテストパッドTP5、電源電位を供給するためのテストパッドTP6などが含まれている。テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップCC0~CC7にはテスト用のコマンドデコーダ65も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップCC0~CC7にはテスト用の入出力回路55も設けられている。以上が本実施形態による半導体記憶装置10の全体構成である。このように、本実施形態による半導体記憶装置10は、1Gbのコアチップが8枚積層された構成を有していることから、合計で8Gbのメモリ容量となる。また、チップ選択信号/CSが入力される端子チップ選択端子は1つであることから、コントローラからはメモリ容量が8Gbである単一のDRAMとして認識される。上記の構成を有する半導体記憶装置10は、電源投入時に救済情報保持回路400に保持された救済信号が読み出され、インターフェースチップIF内及び各コアチップCC0~CC7内の置換制御回路に転送される。そして、既に説明したとおり、インターフェースチップIF及びコアチップCC0~CC7においては、不良のある貫通電極を予備の貫通電極にそのまま置換するのではなく、接続関係をシフトすることによって不良のある貫通電極を避けていることから、置換の前後において信号パスにほとんど配線長差が生じない。このため、置換によるスキューもほとんど生じないことから、信号品質を高めることが可能となる。以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、上記実施形態では、インターフェースチップIFからコアチップCC0~CC7にデータを供給する場合を例に説明したが、これとは逆に、コアチップCC0~CC7からインターフェースチップIFにデータを供給する場合につても同様である。つまり、コアチップCC0~CC7側にドライバ回路が設けられ、インターフェースチップIF側にレシーバ回路が設けられていても構わない。尚、インターフェースチップIFからコアチップCC0~CC7に供給されるライトデータと、コアチップCC0~CC7からインターフェースチップIFに供給されるリードデータは同じ貫通電極を用いて転送されるため、このような貫通電極に対しては、インターフェースチップIF及びコアチップCC0~CC7にドライバ回路とレシーバ回路の両方が設けられる。例えば、上記実施形態では、チップ積層型のDRAMを例に説明したが、積層される半導体チップの種類については特に限定されず、SRAM,PRAM登録商標,MRAM,RRAM登録商標,フラッシュメモリなど他のメモリデバイスであっても構わないし、CPUやDSPなどのロジック系デバイスであっても構わない。"