トレンチ内にゲート絶縁膜を介してゲート電極が設けられた構造を有するトレンチゲートが複数形成された半導体層の表面における前記トレンチゲートに隣接する領域に、前記半導体層よりも不純物濃度が高いn形半導体領域を形成し、相対的に不純物濃度が異なる前記n形半導体領域の表面と、前記半導体層の表面とを露出させる工程と、前記n形半導体領域の表面及び前記半導体層の表面を同時に酸化し、相対的に前記半導体層の表面上よりも前記n形半導体領域の表面上で膜厚が厚くなる酸化膜を形成する工程と、前記n形半導体領域の表面上の酸化膜をマスクにして、前記半導体層にp形不純物を注入し、前記半導体層に前記半導体層よりもp形不純物濃度が高いp形半導体領域を選択的に形成する工程と、を備えたことを特徴とする半導体装置の製造方法。OH基を含む雰囲気で前記酸化膜を形成することを特徴とする請求項1記載の半導体装置の製造方法。選択的に開口が形成されたマスクを用いて前記半導体層をエッチングして、前記トレンチを形成し、前記トレンチの形成時よりも前記マスクの前記開口を広げて、前記トレンチの開口端の周辺の前記半導体層の表面を露出させた後、その露出された前記半導体層の表面にn形不純物を注入して前記n形半導体領域を形成することを特徴とする請求項1または2に記載の半導体装置の製造方法。前記n形不純物としてヒ素を、シリコンを含む前記半導体層に注入することを特徴とする請求項3記載の半導体装置の製造方法。前記p形半導体領域を形成する工程は、前記n形半導体領域の表面上の前記酸化膜は残しつつ、前記半導体層の表面上の前記酸化膜を除去して、前記半導体層の表面を露出させる工程と、前記n形半導体領域上に残った前記酸化膜をマスクにして、前記半導体層における前記表面が露出された部分にコンタクトトレンチを形成する工程と、前記コンタクトトレンチの底部に、前記p形不純物を注入する工程と、を有することを特徴とする請求項1~4のいずれか1つに記載の半導体装置の製造方法。実施形態によれば、n形半導体領域に対して自己整合的セルフアラインにp形半導体領域を形成することができる半導体装置の製造方法を提供する。実施形態によれば、半導体装置の製造方法は、相対的に不純物濃度が異なるn形半導体領域の表面と半導体層の表面とを露出させる工程を有する。前記半導体層には、トレンチ内にゲート絶縁膜を介してゲート電極が設けられた構造を有するトレンチゲートが複数形成されている。前記n形半導体領域は、前記半導体層の表面における前記トレンチゲートに隣接する領域に形成され、前記半導体層よりも不純物濃度が高い。また、半導体装置の製造方法は、前記n形半導体領域の表面及び前記半導体層の表面を同時に酸化し、相対的に前記半導体層の表面上よりも前記n形半導体領域の表面上で膜厚が厚くなる酸化膜を形成する工程を有する。また、半導体装置の製造方法は、前記n形半導体領域の表面上の酸化膜をマスクにして、前記半導体層にp形不純物を注入し、前記半導体層に前記半導体層よりもp形不純物濃度が高いp形半導体領域を選択的に形成する工程を有する。以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。実施形態に係る半導体装置は、半導体層における厚さ方向の一方の主面側に設けられた第1の主電極と、他方の主面側に設けられた第2の主電極との間を結ぶ縦方向に電流経路が形成される縦型デバイスである。以下の実施形態では、半導体装置として、MOSFETMetalOxideSemiconductorFieldEffectTransistorを例に挙げるが、IGBTInsulatedGateBipolarTransistorであってもよい。IGBTの場合、以下に説明するn形のドレイン層12を、p形のコレクタ層に置き換えればよい。また、実施形態の半導体装置は、半導体材料として例えばシリコンを用いている。あるいは、シリコン以外の半導体を用いてもよい。図1は、実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、n形のドレイン層または基板12と、n-形のドリフト層13と、p形のベース層14と、n形のソース領域18と、p形のキャリア抜き領域19と、トレンチゲート10とを含む。ドレイン層12及びソース領域18は、ドリフト層13よりもn形不純物濃度が高い。キャリア抜き領域19は、ベース層14よりもp形不純物濃度が高い。ドレイン層12の裏面には、第1の主電極としてドレイン電極11が設けられている。ドレイン層12とドレイン電極11とはオーミック接触し、ドレイン層12はドレイン電極11と電気的に接続されている。ドリフト層13は、ドレイン層12上に設けられている。ベース層14は、ドリフト層13上に設けられている。ベース層14には、複数のトレンチゲート10が設けられている。複数のトレンチゲート10は、例えば紙面奥行き方向に延びるストライプ状の平面パターンで形成されている。トレンチゲート10は、トレンチt1と、ゲート絶縁膜16と、ゲート電極15とを有する。トレンチt1は、ベース層14を貫通し、ドリフト層13に達する。トレンチt1の側壁及び底部には、ゲート絶縁膜16が設けられている。トレンチt1内におけるゲート絶縁膜16の内側に、ゲート電極15が設けられている。ゲート電極15は、ゲート絶縁膜16を介在させて、ベース層14に対向している。ゲート電極15上には、層間絶縁膜17が設けられている。ゲート電極15の一部は、トレンチt1の上方に引き出されて、図示しないゲート配線と接続されている。ベース層14の表面におけるトレンチゲート10の上部に隣接する領域に、ソース領域18が設けられている。ソース領域18は、ベース層14に対してpn接合している。トレンチゲート10間のベース層14の表面には、コンタクトトレンチt2が形成されている。ソース領域18は、トレンチゲート10とコンタクトトレンチt2との間に形成されている。ソース領域18の側面は、トレンチゲート10の上部及びコンタクトトレンチt2の側面に隣接している。コンタクトトレンチt2は、トレンチゲート10のトレンチt1よりも浅く、ドリフト層13には達していない。図1に示す例ではコンタクトトレンチt2は、ソース領域18の底部よりも深いが、コンタクトトレンチt2はソース領域18よりも浅くてもよい。ベース層14におけるコンタクトトレンチt2の底部よりも下の領域には、ベース層14よりもp形不純物濃度が高いp形のキャリア抜き領域またはコンタクト領域19が形成されている。コンタクトトレンチt2内には、第2の主電極としてソース電極21が設けられている。ソース領域18の側面は、コンタクトトレンチt2内のソース電極21にオーミック接触している。また、ソース電極21は、ソース領域18の表面上にも設けられている。ソース領域18の表面も、ソース電極21にオーミック接触している。したがって、ソース領域18は、ソース電極21と電気的に接続されている。また、キャリア抜き領域19は、コンタクトトレンチt2内に設けられたソース電極21とオーミック接触している。したがって、ベース層14は、キャリア抜き領域19を介してソース電極21と電気的に接続されている。ゲート電極15とソース電極21との間には、層間絶縁膜17が介在しているため、ゲート電極15とソース電極21とはつながっていない。ドレイン電極11及びソース電極21は金属材料からなる。ゲート電極15は、不純物が添加され導電性を有する半導体例えば多結晶シリコンからなる。あるいは、ゲート電極15として金属を用いてもよい。以上説明した実施形態の半導体装置において、相対的に、ドレイン電極11に高電位、ソース電極21に低電位が印加された状態で、ゲート電極15に所望のゲート電位が印加されると、ベース層14におけるゲート絶縁膜16との界面付近に反転層nチャネルが形成される。例えば、グランド電位または負電位が印加されるソース電極21の電位に対して正電位がゲート電極15に印加される。ドレイン電極11には、ゲート電位よりも高い正電位が印加される。これにより、ソース領域18、nチャネル、ドリフト層13およびドレイン層12を介して、ソース電極21とドレイン電極11間に電流が流れ、オン状態になる。また、ゲートオフ時にアバランシェブレークダウンが発生すると、正孔電流は、p形のキャリア抜き領域19を介してソース電極21へと流れる。これにより、素子破壊を防止できる。次に、図2a~図5cを参照して、実施形態の半導体装置の製造方法について説明する。図2aに示すように、基板ドレイン層12上にドリフト層13を形成し、さらにドリフト層13上にベース層14を形成する。これらはいずれもシリコン層である。なお、図2b以降の工程断面図においては基板12の図示を省略する。ベース層14を形成した後、ベース層14の表面上にマスク31を形成する。マスク31には、選択的に複数の開口31aが形成されている。マスク31は、例えばシリコン酸化膜である。そして、マスク31をエッチングマスクに用いて、例えばRIEReactiveIonEtching法で、ベース層14及びドリフト層13の一部をエッチングする。これにより、図2bに示すように、マスク31の開口31aの下にトレンチt1が形成される。トレンチt1は、ベース層14を貫通してドリフト層13に達する。次に、マスク31に対して等方的なエッチングを行う。このエッチングにより、マスク31は厚さ方向に消費されると共に平面方向にも消費される。このため、図2cに示すように、マスク31に形成された開口31aの幅が広がる。開口31aの幅は、トレンチt1の開口端の幅よりも広がる。次に、図3aに示すように、トレンチt1の側壁、底部、および開口31aに露出しているベース層14の表面を酸化し、ゲート絶縁膜16を形成する。その後、トレンチt1内を埋め込むように例えば多結晶シリコン等の電極材を堆積させた後、その電極材をエッチバックする。電極材には例えばリンP等の不純物が添加され、導電性が付与される。これにより、トレンチt1内にゲート絶縁膜16を介してゲート電極15が設けられる。次に、開口31aの内側でベース層14の表面に形成されたゲート絶縁膜16をエッチバックして除去する。これにより、図3bに示すように、トレンチt1の開口端の周辺のベース層14aの表面14aが露出される。次に、露出した表面14aにn形不純物をイオン注入法で注入する。これにより、表面14aの導電形がp形からn形に反転して、図3cに示すソース領域18が形成される。マスク31がイオン注入時のマスクとなり、ソース領域18は、トレンチt1の開口端の周辺の表面に選択的に形成される。例えば、n形不純物としてヒ素Asが、5×1014/cm2以上のドーズ量で注入される。あるいは、n形不純物としてリンPを注入してもよい。この場合、表面14a上のゲート絶縁膜16は除去せずに残したまま、ゲート絶縁膜16越しにリンを打ち込んでもよい。次に、図4aに示すように、トレンチゲート10が形成されたセル領域の全面に層間絶縁層17を堆積する。層間絶縁層17は、例えば、CVDchemicalvapordeposition法で形成されるシリコン酸化層である。層間絶縁層17の厚さを適切にすることで、その上面はほぼ平坦になる。そして、層間絶縁層17の全面をエッチバックする。これにより、図4bに示すように、トレンチt1内のゲート電極15上に層間絶縁層17が残される。このとき、層間絶縁層17と同じ材料例えば酸化シリコンのマスク31もエッチバックにより除去される。層間絶縁層17及びマスク31のエッチバックにより、図4bに示すように、ソース領域18の表面、およびベース層14の表面が露出する。次に、露出しているソース領域18の表面及びベース層14の表面を同時に酸化させる。例えば、水素燃焼酸化法を用いる。具体的には、処理室内に水素ガスと酸素ガスとをほぼ1対1の割合で導入して、1000°C以下の温度で、ソース領域18の表面及びベース層14の表面を酸化させる。この酸化により、ソース領域18の表面上およびベース層14の表面上に、図4cに示すように酸化膜シリコン酸化膜41が形成される。このとき、ソース領域18の不純物濃度n形不純物濃度と、ベース層14の不純物濃度p形不純物濃度との差に起因して、ソース領域18の表面上とベース層14の表面上とで酸化レートに差が生じる。ベース層14よりも不純物濃度が高いソース領域18で酸化がより促進される増速酸化。したがって、図4cに示すように、ソース領域18の表面上に形成される酸化膜41aの膜厚が、ベース層14の表面上に形成される酸化膜41bの膜厚よりも厚くなる。n形ソース領域18の増速酸化は、n形不純物濃度に依存する。n形不純物濃度が高いほどソース領域18の増速酸化は促進される。また、1000°C以下の温度で、ソース領域18の増速酸化が顕著になる。1000°C以下の温度で、低温になるほど、ソース領域18の増速酸化が促進される。さらに、n形不純物としてヒ素Asを注入した場合に、ソース領域18の増速酸化が顕著になる。ヒ素Asを5×1014/cm2以上のドーズ量で導入した場合、ソース領域18上の酸化膜41aの膜厚は、ベース層14上の酸化膜41bの膜厚の6~7倍になった。また、水素燃焼酸化では、処理室内に導入された水素と酸素が処理室内でH2Oに変わる反応が生じ、スチーム水蒸気が処理室内に流れる。そして、OH基ヒドロキシ基が酸化剤として作用することが、相対的に不純物濃度が高いn形ソース領域18の増速酸化に寄与していると考えられる。したがって、水素燃焼酸化に限らず、スチーム酸化によっても、ソース領域18上の酸化膜41aとベース層14上の酸化膜41bとの間で膜厚差を生じさせることが可能である。また、酸化膜41を形成する酸化時の熱で、ソース領域18に注入されたn形不純物は拡散する。例えば、ヒ素Asを5×1014/cm2以上のドーズ量で注入した場合、熱拡散後のソース領域18のn形不純物濃度は、1020/cm3ほどになる。酸化膜41の形成後、例えばRIE法で、ベース層14上の薄い酸化膜41bを除去する。これにより、図5aに示すように、トレンチゲート10間でソース領域18に挟まれたベース層14の表面14bが露出する。このとき、ベース層14上に形成されていた酸化膜41bよりも厚い、ソース領域18上の酸化膜41aは残る。ソース領域18上に残された酸化膜41aは、後の工程でコンタクトトレンチt2を形成するエッチング、およびキャリア抜き領域19を形成するイオン注入のときのマスクとして機能する。したがって、それらマスクとして十分な厚さの酸化膜41aが残るように、図4cの酸化時に、酸化膜41aが酸化膜41bに対して十分に厚くなるようにする。そして、ソース領域18上に残された酸化膜41aをエッチングマスクに用いて、例えばRIE法で、ベース層14の表面14bをエッチングする。これにより、図5bに示すように、コンタクトトレンチt2が形成される。コンタクトトレンチt2を形成する前、ソース領域18は酸化膜41aで覆われ、ゲート電極15は層間絶縁層17で覆われている。したがって、セル領域においてシリコンが露出しているのは、ベース層14の表面14bだけである。これにより、リソグラフィによるパターニングで新たにマスクを形成することなく、セルフアラインでシリコンを選択的にエッチングしてコンタクトトレンチt2を形成することができる。すなわち、コンタクトトレンチt2は、トレンチゲート10間のソース領域18とソース領域18との間にセルフアラインで位置精度良く形成される。コンタクトトレンチt2の底部には、ベース層14が露出する。そして、コンタクトトレンチt2の底部に、p形不純物がイオン注入法で注入され、図5cに示すp形のキャリア抜き領域19が形成される。このイオン注入時も、ソース領域18は酸化膜41aで覆われ、ゲート電極15は層間絶縁層17で覆われている。それら酸化膜41a及び層間絶縁層17は、イオン注入時のマスクとなる。したがって、リソグラフィによるパターニングで新たにマスクを形成することなく、セルフアラインでキャリア抜き領域19を形成することができる。その後、ソース領域18上の酸化膜41aを除去して、コンタクトトレンチt2内に、図1に示すソース電極21が埋め込まれる。以上説明した実施形態によれば、トレンチゲート10、ソース領域18及びキャリア抜き領域19を含むセル領域を形成するにあたって、リソグラフィによるパターニング工程は、マスク31に開口31aを形成するときだけである。マスク31を使ってトレンチt1を形成した後、マスク31の開口31aを広げることによって、ソース領域18をトレンチゲート10に対してセルフアラインで形成することができる。また、ソース領域18に対する選択的増速酸化によって、キャリア抜き領域19をソース領域18に対してセルフアラインで形成することができる。この結果、リソグラフィにおける光学的位置合わせ余裕に制約されることなく、狭いトレンチゲート10間にセルフアラインでソース領域18及びキャリア抜き領域19を位置精度よく形成することができる。トレンチゲート10間ピッチ、すなわちセルピッチを狭くすることで、単位面積当たりに流せる電流値を高めることができ、低オン抵抗且つ低コストのデバイスを実現できる。図6は、他の実施形態の半導体装置の模式断面図である。図1と同じ要素には同じ符号を付している。図6に示す半導体装置は、ソース電極21をソース領域18及びキャリア抜き領域20に接触させるにあたって、トレンチコンタクト構造を採用していない。すなわち、ソース領域18とソース領域18との間のベース層14の表面に、ベース層14よりもp形不純物濃度が高いp形のキャリア抜き領域20が形成されている。ソース電極21は、ソース領域18の表面およびキャリア抜き領域20の表面に接している。前述した図5aの工程の後、酸化膜41a及び層間絶縁層17をマスクにして、露出しているベース層14の表面14bにp形不純物をイオン注入法で注入することで、図6に示すキャリア抜き領域20を形成することができる。あるいは、図4cに示すように、ベース層14の表面上に薄い酸化膜41bを残したまま、その酸化膜41b越しにp形不純物を注入して、キャリア抜き領域20を形成してもよい。いずれにしても、リソグラフィによるパターニングで新たにマスクを形成することなく、セルフアラインでキャリア抜き領域20を形成することができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。