複数の領域に対して電源電圧を供給するグローバル電源配線と、前記複数の領域のうち一の領域に前記電源電圧を供給するローカル電源配線と、前記グローバル電源配線から前記ローカル電源配線への前記電源電圧の供給と遮断とを制御信号の論理レベルに基づき切り換える第1、第2のスイッチセルと、を有し、前記第1のスイッチセルは、前記制御信号の論理レベルに応じて前記グローバル電源配線と前記ローカル電源配線とを導通状態とするか遮断状態とするかを切り換える第1のスイッチトランジスタと、前記制御信号を伝達する第1の信号伝達部と、を有し、前記第2のスイッチセルは、前記制御信号の論理レベルに応じて前記グローバル電源配線と前記ローカル電源配線とを導通状態とするか遮断状態とするかを切り換える第2のスイッチトランジスタと、前記ローカル電源配線の電圧値が閾値電圧に達するまでの期間前記制御信号の後段回路への伝達を遮断する第2の信号伝達部と、を有し、前記第2のスイッチセルは、前記第1のスイッチセルの後段に配置される半導体装置。前記第2のスイッチトランジスタは、前記第2の信号伝達部が出力する前記制御信号に応じて前記グローバル電源配線と前記ローカル電源配線とを導通状態とするか遮断状態とするかを切り換える請求項1に記載の半導体装置。前記第2の信号伝達部は、前記ローカル電源配線の電圧値が前記閾値電圧を超えた場合にロウレベルとなる判定信号を生成するインバータと、前記判定信号と前記制御信号との論理和演算結果を前記制御信号として出力する論理和回路と、を有する請求項1又は2に記載の半導体装置。前記第2の信号伝達部は、前記ローカル電源配線の電圧値を入力信号とし、前記インバータに出力信号を出力するシュミットトリガ回路を有する請求項3に記載の半導体装置。前記第1の信号伝達部は、前記制御信号の伝搬遅延を低減するバッファ回路を介して前記制御信号を伝達する請求項1乃至4のいずれか1項に記載の半導体装置。前記第2のスイッチセルは、前記一の領域内に複数個配置され、前記第2のスイッチセルの間には直列に接続される複数の前記第1のスイッチセルが配置される請求項1乃至5のいずれか1項に記載の半導体装置。前記第2のスイッチセルは、前記閾値電圧として第1の電圧が設定される低閾値スイッチセルと、前記閾値電圧として前記第1の電圧よりも高い第2の電圧が設定される高閾値スイッチセルとを含み、前記高閾値スイッチセルは、前記低閾値スイッチセルよりも後段に配置される請求項1乃至6のいずれか1項に記載の半導体装置。前記ローカル電源配線は、前記一の領域に配置される回路に高電位側電源を供給し、前記第1、第2のスイッチトランジスタは、PMOSトランジスタである請求項1乃至7のいずれか1項に記載の半導体装置。前記制御信号は、前記グローバル電源配線から前記電源電圧が常時供給される常時電源供給領域に配置される制御回路により生成される請求項1乃至8のいずれか1項に記載の半導体装置。しかしながら、特許文献1~3では、スイッチトランジスタの導通タイミングをずらす制御以下、この制御をスロースイッチ制御と称すを行うために、スイッチトランジスタと共に遅延回路を設けなければならない。そのため、特許文献1~3では、電源制御領域の面積に比例して遅延素子数が増加し、回路面積が増大する問題がある。また、特許文献4に記載の技術では、スイッチトランジスタを制御する電源スイッチコントローラ132がコンパレータやバイアス回路等のアナログ回路で構成されるため、電源遮断領域に形成される回路がデジタル回路である場合、電源スイッチコントローラ132を電源遮断領域以外の領域に配置する必要がある。また、電源スイッチコントローラ132は、コンパレータ、シュミット回路、基準電位を生成する基準電圧生成回路等を含むため、回路素子数が多く回路面積が増大する問題がある。本発明にかかる半導体装置の一態様は、複数の領域に対して電源電圧を供給するグローバル電源配線と、前記複数の領域のうち一の領域に前記電源電圧を供給するローカル電源配線と、前記グローバル電源配線から前記ローカル電源配線への前記電源電圧の供給と遮断とを制御信号の論理レベルに基づき切り換える第1、第2のスイッチセルと、を有し、前記第1のスイッチセルは、前記制御信号の論理レベルに応じて前記グローバル電源配線と前記ローカル電源配線とを導通状態とするか遮断状態とするかを切り換える第1のスイッチトランジスタと、前記制御信号を伝達する第1の信号伝達部と、を有し、前記第2のスイッチセルは、前記制御信号の論理レベルに応じて前記グローバル電源配線と前記ローカル電源配線とを導通状態とするか遮断状態とするかを切り換える第2のスイッチトランジスタと、前記ローカル電源配線の電圧値が閾値電圧に達するまでの期間前記制御信号の後段回路への伝達を遮断する第2の信号伝達部と、を有し、前記第2のスイッチセルは、前記第1のスイッチセルの後段に配置される。本発明にかかる半導体装置によれば、第2のスイッチセルがローカル電源配線の電圧値が閾値電圧を超えるまではグローバル電源配線からローカル電源配線への電源電圧の供給を行わない。本発明にかかる半導体装置によれば、ローカル電源配線の電圧を第1のスイッチセルにより徐々に上昇させ、ローカル電源配線の電圧値が閾値電圧を超えた時点で第1のスイッチセル及び第2のスイッチセルによりローカル電源配線の電圧を急速に上昇させる。つまり、本発明にかかる半導体装置によれば、第1、第2のスイッチセルを有することによりローカル電源配線の電圧値の立ち上げを段階的に行うことで突入電流のピーク値を低減させることができる。このとき、本発明にかかる半導体装置では、遅延回路等によって信号の伝搬を遅延させる必要がないため、遅延回路を追加することによって回路面積が増大することを防止することができる。本発明にかかる半導体装置によれば、電源制御領域を電源遮断状態から電源供給状態に切り換えた際に生じる突入電流と電源ノイズとを低減することができる。実施の形態1以下、図面を参照して本発明の実施の形態について説明する。図1に実施の形態1にかかる半導体装置の模式図を示す。図1に示すように、実施の形態1にかかる半導体装置は、I/O領域、第1の領域例えば、電源制御領域、第2の領域例えば、常時電源供給領域を有する。I/O領域は、半導体装置における外部インタフェース回路が配置される領域である。外部インタフェース回路は、例えば、入出力回路及びパッドを有する。電源制御領域及び常時電源供給領域には、ともに半導体装置に実装される各種機能を実現する機能回路が配置される。実施の形態1では、機能回路は回路の最小機能を実現するセル以下、スタンダードセルと称すを組み合わせることで構成されるものとする。また、電源制御領域は、スイッチ回路以下、スイッチセルと称すを有する。電源制御領域に配置されるスタンダードセルは、スイッチセルを介して電源が供給される。つまり、電源制御領域に配置されたスタンダードセルは、スイッチセルがオン状態のときには電源が供給されて動作可能な状態となり、スイッチセルがオフ状態のときには電源の供給が遮断されて停止状態となる。一方、常時電源供給領域に配置されるスタンダードセルは、スイッチセルを介さずに外部から供給される電源がそのまま供給される。つまり、常時電源供給領域に配置されるスタンダードセルは、半導体装置に外部から電源が供給されている期間は常に電源が供給される。ここで、図2に、図1に示すII-II線に沿った半導体装置の断面図の模式図を示す。図2に示すように、半導体装置は、半導体基板1と半導体基板1の上層に設けられる複数の配線層を有する。図2に示す例では、配線層を3層としたが、本発明を実施するに当たり、配線層の層数は任意に設定できる。半導体基板1において常時電源供給領域に相当する領域には、半導体装置内に設けられるスタンダードセルを構成するトランジスタ図2では単にセルと表記したが形成され、電源制御領域に相当する領域にはスタンダードセル及びスイッチセルSWCが形成される。また、図2に示す例では、グローバル電源配線GVDDが配線層のうち最上層に設けられる。グローバル電源配線GVDDは、半導体装置の回路形成領域電源制御領域と常時電源供給領域とを含む領域に形成される回路に対して電源を供給する。グローバル電源配線GVDDは、回路形成領域の全体に亘って形成される。このグローバル電源配線GVDDは、I/O領域に設けられる電源パッドに接続され、外部から電源の供給を受ける。また、図2に示す例では、グローバル電源配線GVDDの下層にローカル電源配線LVDDが設けられる。ローカル電源配線LVDDは、電源制御領域と常時電源供給領域とで分離して形成される。ローカル電源配線LVDDのうち電源制御領域に対応して設けられるローカル電源配線LVDDは、スイッチセルSWを介してグローバル電源配線GVDDに接続される。また、ローカル電源配線LVDDのうち電源制御領域に対応して設けられるローカル電源配線LVDDは、電源制御領域に設けられる回路に対して電源供給を行う。ローカル電源配線LVDDのうち常時電源供給領域に対応して設けられるローカル電源配線LVDDは、直接グローバル電源配線GVDDに接続される。また、ローカル電源配線LVDDのうち常時電源供給領域に対応して設けられるローカル電源配線LVDDは、常時電源供給領域に設けられる回路に対して電源供給を行う。また、図2に示す例では、ローカル電源配線LVDDの下層にセル配線が設けられる。セル配線は、半導体基板1上に形成されるスタンダードセル間、又は、回路を構成する素子の間を接続する配線である。なお、セル配線の一部をローカル電源配線LVDDとして利用することも可能である。この場合、ローカル電源配線LVDDとして利用するセル配線はスイッチセルSWに直接接続される形態となる。なお、実施の形態1にかかる半導体装置においては、常時電源供給領域のグローバル電源配線GVDDとローカル電源配線LVDDはビア配線により接続される。また、ローカル電源配線LVDDとセル配線とはビア配線により接続される。セル配線とスタンダードセルとはコンタクト配線によりと接続される。ここで、実施の形態1にかかるスイッチセルSWの詳細について説明する。実施の形態1にかかる半導体装置では、スイッチセルSWは、第1のスイッチセルSWaと、第2のスイッチセルSWbと、を含む。そこで、実施の形態1にかかる半導体装置のスイッチセルの配置を示すブロック図を図3に示す。なお、図3では、スイッチセルへの制御信号CNTを生成する電源制御回路1に説明するために、常時電源供給領域及び常時電源供給領域に設けられる回路についても示した。常時電源回路領域には、電源制御回路1と、その他の回路と、が設けられる。その他の回路は、半導体装置の機能を実現するための回路が含まれる。電源制御回路1は、第1のスイッチセルSWa及び第2のスイッチセルSWbの導通状態と遮断状態との切り換えを制御する制御信号CNTを制御する。電源制御回路1は、常時電源供給領域に配置されているため、電源制御領域への電源供給が停止されている期間も動作する。なお、制御信号CNTは、電源制御回路1を用いずに外部から入力しても良い。電源制御領域には、第1のスイッチセルSWa、第2のスイッチセルSWb、電源制御対象回路が配置される。電源制御対象回路は、電源電圧の供給と遮断とが切り換えられる回路であって、半導体装置の機能を実現する回路である。第1のスイッチセルSWaは、グローバル電源配線GVDDから電源制御対象回路への電源電圧の供給と遮断とを制御信号CNTの論理レベルに基づき切り換える。また、第1のスイッチセルSWaは、入力された制御信号CNTを後段回路に伝達する。第2のスイッチセルSWbは、グローバル電源配線GVDDから電源制御対象回路への電源電圧の供給と遮断とを制御信号CNTの論理レベルに基づき切り換える。第2のスイッチセルSWbは、第1のスイッチセルSWaの後段に配置される。また、第2のスイッチセルSWbは、電源制御対象回路に電源電圧を与えるローカル電源配線の電圧値MONが閾値電圧に達したことに応じて制御信号CNTを後段回路に伝達する入力された制御信号CNTを後段回路に伝達する。なお、実施の形態1にかかる半導体装置では、第2のスイッチセルSWbは、制御信号CNTを出力するタイミングでグローバル電源配線からローカル電源配線への電源の供給を開始する構成とする。続いて、第1のスイッチセルSWa及び第2のスイッチセルSWbのさらに詳細な構成について説明する。実施の形態1にかかる半導体装置のスイッチセルのブロック図を図4に示す。なお、図4に示す例では、電源制御対象回路内にローカル電源配線LVDDと、接地配線GNDと、セルを示した。セルは、ローカル電源配線LVDDと接地配線GNDとの間に接続される。つまり、セルは、ローカル電源配線LVDDに与えられる電源電圧と接地配線GNDを介して供給される接地電圧とに基づき動作する。図4に示すように、第1のスイッチセルSWaは、第1の信号伝達部、第1のスイッチトランジスタ11を有する。また、第1のスイッチセルSWaは、制御信号入力端子SWIN、制御信号出力端子SWOUT、電源入力端子PIN、電源出力端子POUTを有する。電源入力端子PINには、グローバル電源配線GVDDが接続され、電源出力端子POUTにはローカル電源配線LVDDが接続される。制御信号入力端子SWINから制御信号出力端子SWOUTに至る経路が第1の信号伝達部となる。第1の信号伝達部は、制御信号CNTを伝達する経路である。図4に示す例では、第1の信号伝達部にはバッファ回路10が設けられる。このバッファ回路10は、グローバル電源配線GVDDから供給される電源電圧と接地配線GNDから供給される接地電圧とに基づき動作する。つまり、第1のスイッチセルSWaは、バッファ回路10を介して制御信号CNTを伝達する。バッファ回路10は、制御信号CNTの伝達遅延を低減する目的で設けられるものである。第1のスイッチトランジスタ11は、PMOSトランジスタにより形成される。第1のスイッチトランジスタ11は、ソースが電源入力端子PINに接続され、ドレインが電源出力端子POUTに接続される。第1のスイッチトランジスタ11のゲートには、バッファ回路10を介して制御信号CNTが入力される。つまり、第1のスイッチトランジスタ11は、制御信号CNTの論理レベルに応じて前記グローバル電源配線と前記ローカル電源配線とを導通状態とするか遮断状態とするかを切り換える。第2のスイッチセルSWbは、第2の信号伝達部、第2のスイッチトランジスタ21を有する。また、第2のスイッチセルSWbは、制御信号入力端子SWINa、制御信号出力端子SWOUT、電源入力端子PIN、電源出力端子POUTを有する。電源入力端子PINには、グローバル電源配線GVDDが接続され、電源出力端子POUTにはローカル電源配線LVDDが接続される。制御信号入力端子SWINaから制御信号出力端子SWOUTに至る経路が第2の信号伝達部となる。第2の信号伝達部は、制御信号CNTを伝達する経路である。図4に示す例では、第2の信号伝達部にはゲーティング回路20が設けられる。ゲーティング回路20は、ローカル電源配線LVDDの電圧値MONが閾値電圧Vthを超えるまでの期間、制御信号CNTの後段回路への伝達を遮断する。ゲーティング回路20は、グローバル電源配線GVDDから供給される電源電圧と接地配線GNDから供給される接地電圧とに基づき動作する。このゲーティング回路20の詳細は後述する。なお、ゲーティング回路20の反転入力端子に入力されるローカル電源配線LVDDの電圧値MONは、第2のスイッチセルSWbの近傍に配線される第1層の電源配線と接続する。これは、配線層だけではなく、第1層の電源配線の電圧値MONをモニタすることによって、トランジスタ層に対するチャージの進行状況をモニタする為である。第2のスイッチトランジスタ21は、PMOSトランジスタにより形成される。第2のスイッチトランジスタ21は、ソースが電源入力端子PINに接続され、ドレインが電源出力端子POUTに接続される。第2のスイッチトランジスタ21のゲートには、ゲーティング回路20を介して制御信号CNTが入力される。つまり、第2のスイッチトランジスタ21は、ゲーティング回路20が出力する制御信号CNTの論理レベルに応じて前記グローバル電源配線と前記ローカル電源配線とを導通状態とするか遮断状態とするかを切り換える。ここで、ゲーティング回路20の詳細について説明する。ゲーティング回路20の回路図を図5に示す。ゲーティング回路20は、インバータ30と、OR回路31を有する。インバータ30は、ローカル電源配線LVDDの電圧値MONが閾値電圧Vthを超えた場合にロウレベルとなる判定信号MONbを生成する。判定信号MONbは、ローカル電源配線LVDDの電圧値MONが閾値電圧Vthよりも低い電圧値であった場合、ハイレベルとなる。つまり、ゲーティング回路20の閾値電圧Vthは、インバータ30の閾値電圧Vtである。OR回路31は、判定信号MONbと制御信号CNTとの論理和演算結果を制御信号CNTとして出力する。インバータ30は、NMOSトランジスタN1と、PMOSトランジスタP1とを有する。NMOSトランジスタN1は、ソースが接地配線GNDに接続され、ドレインがPMOSトランジスタP1のドレインと接続される。PMOSトランジスタP1のソースは、グローバル電源配線GVDDに接続される。PMOSトランジスタP1のゲートとNMOSトランジスタN1のゲートは共通接続され、ローカル電源配線LVDDの電圧値MONが入力される。そして、PMOSトランジスタP1のドレインとNMOSトランジスタN1のドレインとの接続点から判定信号MONbを出力する。インバータ30の閾値電圧Vthは、一般的には電源電圧と接地電圧との電圧差の1/2の電圧値となる。閾値電圧Vthは、例えば、接地配線GNDとNMOSトランジスタN1のソースとの間に抵抗を挿入することで、高く設定することができる。OR回路31は、NMOSトランジスタN2~N4、PMOSトランジスタP2~P4を有する。NMOSトランジスタN2は、ソースが接地配線GNDに接続され、ゲートに判定信号MONbが入力される。NMOSトランジスタN3は、ソースが接地配線GNDに接続され、ゲートに制御信号CNTが入力される。NMOSトランジスタN2、N3のドレインは、互いに接続されると共にPMOSトランジスタP3のドレインと接続される。NMOSトランジスタN2、N3のドレイン及びPMOSトランジスタP3のドレインが接続されるノードを以下ではノードNDと称す。PMOSトランジスタP3は、ソースがPMOSトランジスタP2のドレインに接続され、ゲートに制御信号CNTが入力される。PMOSトランジスタP2は、ソースがグローバル電源配線GVDDに接続され、ゲートに判定信号MONbが入力される。NMOSトランジスタN4は、ソースが接地配線GNDに接続され、ドレインがPMOSトランジスタP4のドレインと接続される。PMOSトランジスタP4のソースは、グローバル電源配線GVDDに接続される。PMOSトランジスタP4のゲートとNMOSトランジスタN4のゲートは共通接続され、ノードNDと接続される。そして、PMOSトランジスタP4のドレインとNMOSトランジスタN4のドレインとの接続点から後段回路及び第2のスイッチトランジスタ21のゲートに制御信号CNTを出力する。制御信号CNTと判定信号MONbとが共にロウレベルである場合、PMOSトランジスタP2、P3がオン状態となり、NMOSトランジスタN2、N3がいずれもオフ状態となるため、OR回路31は、ノードNDにハイレベル例えば、電源電圧の信号を生成する。そして、OR回路31は、NMOSトランジスタN4及びPMOSトランジスタP4により形成されるインバータにより、ロウレベル例えば、接地電圧の制御信号CNTを出力する。また、制御信号CNTと判定信号MONbとの少なくとも一方がハイレベルである場合、PMOSトランジスタP2、P3の少なくとも一方がオフ状態となり、NMOSトランジスタN2、N3の少なくとも一方がオン状態となるため、OR回路31は、ノードNDにロウレベルの信号を生成する。そして、OR回路31は、NMOSトランジスタN4及びPMOSトランジスタP4により形成されるインバータにより、ハイレベル例えば、接地電圧の制御信号CNTを出力する。続いて、第1のスイッチセルSWaと第2のスイッチセルSWbとを図4に示す構成とした場合における半導体装置の動作について説明する。第1のスイッチセルSWaと第2のスイッチセルSWbとを有する半導体装置の動作を示すタイミングチャートを図6に示す。図6に示す例は、第1のスイッチセルSWa及び第2のスイッチセルSWbの動作を中心に記載したものである。図6に示す例では、半導体装置は、第1のスイッチセルSWa及び第2のスイッチセルSWbの導通状態に応じて4つの状態を有する。以下の説明では、半導体装置の状態毎に半導体装置の動作を説明する。まず、第1の状態図6の状態番号1では、第1のスイッチセルSWaの制御信号入力端子SWINに入力される制御信号CNTはハイレベルである。そのため、第1のスイッチセルの制御信号出力端子SWOUTから出力される制御信号CNTもハイベルとなる。また、第1の状態では、ローカル電源配線LVDDには電源電圧が供給されていない。そのため、ローカル電源配線LVDDの電圧は、ほぼ接地電圧となる。従って、第1の状態では、第2のスイッチセルSWb内の判定信号MONbはハイレベルとなる。そして、第2のスイッチセルSWbは、前段に設けられる第1のスイッチセルSWaから出力される制御信号CNTがロウレベル、かつ、判定信号MONbがハイレベルであることに応じて制御信号出力端子SWOUTからハイレベルを出力する。つまり、第1の状態では、第1のスイッチセルSWa及び第2のスイッチセルSWbは、遮断状態となり、グローバル電源配線GVDDからローカル電源配線LVDDへの電源電圧の供給を遮断した状態である。続いて、第2の状態図6の状態番号2の動作について説明する。第2の状態では、電源制御回路1が出力する制御信号CNTがハイレベルからロウレベルとなる。この制御信号CNTの論理レベルの遷移に応じて、第1のスイッチセルSWaが出力する制御信号CNTもロウレベルに遷移する。そして、第1のスイッチセルSWaでは、第1のスイッチトランジスタ11がオン状態に切り替わり、グローバル電源配線GVDDからローカル電源配線LVDDに電源電圧の供給を開始する。従って、第2の状態では、ローカル電源配線LVDDの電圧が上昇する。また、第1のスイッチトランジスタ11がオフ状態からオン状態に切り替わることに応じて電源制御対象回路に配置されるセルを構成するトランジスタの制止容量及び電源制御対象回路の配線容量等に電流が流れ突入電流が発生する。また、突入電流の発生に応じてグローバル電源配線GVDDの電圧が一時的に低下する。この時発生する突入電流及び電圧の低下は、オンするトランジスタが第1のスイッチトランジスタ11の能力により制限される。また、第2の状態では、ローカル電源配線LVDDの電圧値MONが第2のスイッチセルSWbのインバータ30の閾値電圧Vth以下である。そのため、インバータ30が出力する判定信号MONbはハイレベルを維持する。従って、第1のスイッチセルSWaが出力する制御信号CNTがロウレベルとなっても、第2のスイッチセルSWbが出力する制御信号CNTは、ハイレベルを維持する。また、第2のスイッチセルSWbでは、出力する制御信号CNTがハイレベルを維持することから第2のスイッチトランジスタ21は遮断状態を維持する。続いて、第3の状態図6の状態番号3の動作について説明する。第3の状態では、電源制御回路1が出力する制御信号CNTがロウレベルを維持する。これにより、第1のスイッチセルSWaが出力する制御信号CNTもロウレベルを維持する。従って、第1のスイッチセルSWaでは、第1のスイッチトランジスタ11がオン状態を維持し、グローバル電源配線GVDDからローカル電源配線LVDDへの電源電圧の供給を継続する。また、第3の状態では、ローカル電源配線LVDDの電圧値MONが第2のスイッチセルSWbのインバータ30の閾値電圧Vthを上回る。そのため、インバータ30が出力する判定信号MONbはハイレベルからロウレベルに遷移する。これにより、OR回路31は、出力する制御信号CNTの論理レベルをハイレベルからロウレベルに切り換える。つまり、第2のスイッチセルSWbが出力する制御信号CNTは、ハイレベルからロウレベルに遷移する。そして、第2のスイッチセルSWbでは、出力する制御信号CNTの論理レベルの切り替わりに応じて第2のスイッチトランジスタ21をオフ状態からオン状態に切り換える。これにより、第2のスイッチトランジスタ21を介してグローバル電源配線GVDDからローカル電源配線LVDDへの電源電圧の供給が開始される。つまり、第3の状態では、第1のスイッチトランジスタ11及び第2のスイッチトランジスタ21を用いてローカル電源配線LVDDへの電源電圧の供給を行う。第3の状態の開始時点では、オン状態となるスイッチトランジスタの数の増加に応じて、突入電流が発生する。ローカル電源配線LVDDの電圧が第2の状態の開始時点よりも上昇しているため、この突入電流は、第2の状態の開始時点で発生する突入電流より小さくなる。また、突入電流の減少に伴いグローバル電源配線GVDDの電圧降下量も小さくなる。また、第3の状態では、ローカル電源配線LVDDに電源電圧を供給するスイッチトランジスタの数が増加することに伴いローカル電源配線LVDDの電圧上昇の速度が速くなる。なお、第3の状態においてローカル電源配線LVDDの電圧がグローバル電源配線GVDDの電圧と等しくなる電圧まで上昇する。続いて、第4の状態図6の状態番号4の動作について説明する。第4の状態では、電源制御回路1が出力する制御信号CNTがロウレベルからハイレベルとなる。この制御信号CNTの論理レベルの遷移に応じて、第1のスイッチセルSWaが出力する制御信号CNTもハイレベルに遷移する。そして、第1のスイッチセルSWaでは、第1のスイッチトランジスタ11がオフ状態に切り替わり、グローバル電源配線GVDDからローカル電源配線LVDDに電源電圧の供給を停止する。また、第1のスイッチセルSWaが出力する制御信号CNTの論理レベルの遷移に応じて、第2のスイッチセルSWbのゲーティング回路20即ち、ゲーティング回路20内のOR回路31が出力する制御信号CNTもハイレベルに遷移する。そして、第2のスイッチセルSWbでは、第2のスイッチトランジスタ21がオフ状態に切り替わり、グローバル電源配線GVDDからローカル電源配線LVDDに電源電圧の供給を停止する。つまり、第4の状態では、第1のスイッチトランジスタ11及び第2のスイッチトランジスタ21がいずれも遮断状態となる。これに応じて、ローカル電源配線LVDDの電圧値MONは低下する。そして、ローカル電源配線LVDDの電圧値MONがゲーティング回路20のインバータ30の閾値電圧Vthを下回ると判定信号MONbがロウレベルからハイレベルに遷移して、第4の状態から第1の状態に戻る。上述したように、実施の形態1にかかる半導体装置では、第2のスイッチセルSWbの導通状態をローカル電源配線LVDDの電圧値MONに応じて切り換えることでスロースイッチ制御を実現する。しかし、実際に半導体装置を設計する場合、電源制御領域の面積は2つのスイッチセルのみで制御できる面積よりも大きい。そこで、第1のスイッチセルSWaと第2のスイッチセルSWbとの配置例について説明する。図7に実施の形態1にかかる半導体装置におけるスイッチセルの配置を説明する平面レイアウトの概略図を示す。なお、図7では、制御信号CNTが伝搬する順序を示す数字をスイッチセル上に記載した。図7に示すように、より実際に近いレイアウトでは、電源制御領域にスイッチセルをマトリックス状に配置する。そして、第2のスイッチセルSWbは、第1のスイッチセルの後段に配置する。また、複数の第2のスイッチセルSWbがある場合、2つの第2のスイッチセルSWbの間に第1のスイッチセルSWaが挿入されるように配置する。このような配置とすることで、第2のスイッチセルSWbの間に挿入された第1のスイッチセルSWbにより同時にオン状態となるスイッチトランジスタの個数を設定することができる。また、図7に示す例では、制御信号CNTが伝搬する順序が1番目から51番目までのスイッチセルは制御信号CNTが直列に伝搬するように配置し、52番目以降のスイッチセルは制御信号CNTがツリー状に伝搬するように配置する。なお、図7に示す例では、30番目、35番目、40番目、45番目に制御信号CNTが伝搬するスイッチセルを第2のスイッチセルSWbで構成し、その他のスイッチセルを第1のスイッチセルSWaで構成する。続いて、図7に示したスイッチセルの配置例に対応する実施の形態1にかかる半導体装置の動作について説明する。実施の形態1にかかる半導体装置における電源制御領域図7の配置例の起動動作と停止動作とのタイミングチャートを図8に示す。図8に示す例では、タイミングt1において、電源制御回路1が出力する制御信号CNTがハイレベルからロウレベルに遷移する。そして、制御信号CNTの遷移に応じて1番目から29番目のスイッチセルがオン状態となる。タイミングt1では、オン状態となるスイッチに合わせてローカル電源配線LVDDの電圧値MONが上昇するが、この電圧の上昇率は、電源制御領域の位置によって異なる。具体的には、1番目から29番目のスイッチが配置されている領域の近傍のローカル電源配線LVDDは、急速にグローバル電源配線GVDDの電圧に達する。一方、未だオフ状態のスイッチセル30番目以降のスイッチセルが配置される領域のローカル電源配線LVDDの電圧上昇率は、1番目から29番目のスイッチが配置される領域の近傍のローカル電源配線LVDDの電圧上昇率よりも小さくなる。これは、オン状態のスイッチセルから遠いローカル電源配線LVDDは、オン状態のスイッチセルからの距離に応じて寄生抵抗成分が増加するため、当該寄生抵抗成分により電圧降下が生じるためである。続いて、タイミングt2以降の動作について説明する。タイミングt2以降では、タイミングt2からt5の各時点で、30番目、35番目、40番目、45番目に配置された第2のスイッチセルSWbが順にオン状態に切り替る。これは、タイミングt2からt5の各時点で、30番目、35番目、40番目、45番目に配置された第2のスイッチセルSWbの閾値電圧Vthを当該スイッチセルの近傍のローカル電源配線LVDDの電圧値MONが上回るためである。そして、ローカル電源配線LVDDは、第2のスイッチセルSWbの閾値電圧Vthを超えると急速に立ち上がる。図8に示す例では、タイミングt1~t5の各時点においてオン状態になるスイッチセルが増加する。そのため、タイミングt1~t5の各時点で突入電流が生じる。この突入電流は、タイミングt1からt5まで時間が進ごとに小さくなる。これは、時間が進につれて未充電の寄生容量が小さくなることと、時間が進につれてローカル電源配線LVDDの電圧値MONが上昇することに起因する。また、突入電流が小さくなるのに伴ってグローバル電源配線GVDDの電圧降下も小さくなる。上記説明より、実施の形態1にかかる半導体装置は、電源制御領域に第1のスイッチセルSWaと第2のスイッチセルSWbとを有する。第2のスイッチセルSWbは、自スイッチセルが電源電圧を供給するローカル電源配線LVDDの電圧値MONが予め設定された閾値電圧Vthに達するまでの間、オフ状態を維持すると共に後段回路に伝達する制御信号CNTをスイッチセルのオフ状態を指示する値例えば、ハイレベルに維持する。一方、第1のスイッチセルSWaは、入力された制御信号CNTを即座に後段回路に伝達すると共に入力された制御信号CNTに応じて即座にオン状態となる。そして、実施の形態1にかかる半導体装置では、制御信号CNTを第1のスイッチセルSWaに伝達した後で第2のスイッチセルSWbに伝達する。これにより、実施の形態1にかかる半導体装置では、第1のスイッチセルSWaと第2のスイッチセルSWbとが同時にオン状態となることを防止する。スイッチセルをこのような配置とすることで、実施の形態1にかかる半導体装置では、グローバル電源配線GVDDから電源制御領域に流れる突入電流を分散すると共に、一度に流れる突入電流のピーク値を低減することができる。また、第2のスイッチセルSWbは、第1のスイッチセルSWaよりもオン状態に切り替るタイミングが遅くなる。従来、スイッチセルのオン状態への切り替わりの遅れ時間量は、コンデンサ等による遅延回路により設定した。そのため、従来は、遅延量を設定するためにシミュレーション等により突入電流を見積もりながらコンデンサの容量値を設定する必要があった。しかしながら、実施の形態1にかかる第2のスイッチセルSWbでは、コンデンサを用いることなく、制御信号CNTの伝搬を遅延させることができる。これにより、実施の形態1にかかる半導体装置では、シミュレーションによるパラメータ例えば、コンデンサの容量値の調整処理を省略して設計時間を短縮することができる。また、一般的にコンデンサは、回路面積が大きくなる傾向があるが、第2のスイッチセルSWbは、コンデンサ等の大きな回路面積が必要な素子を含んでいない。そのため、実施の形態1にかかる半導体装置は、従来に比べ回路面積を削減することができる。また、第1のスイッチセルSWa及び第2のスイッチセルSWbは、アナログ回路を用いずに構成することができる。アナログ回路に用いられる回路は、一般的に、デジタル回路に用いられる回路とは異なる特性を求められる。例えば、コンパレータは電源ノイズに起因して誤動作を生じ、基準電圧生成部等により形成される基準電圧に電源ノイズ等の影響を受ける場合当該基準電圧に基づき動作する回路が誤動作を生じる。このような誤動作を防止するためには、アナログ回路は、デジタル回路とは異なる電源系の領域に形成される。しかしながら、実施の形態1にかかる半導体装置で用いられる第1のスイッチセルSWa及び第2のスイッチセルSWbは、アナログ回路を含まないため、電源制御領域がデジタル回路しか含まない場合であっても電源制御領域内に形成することができる。このような配置が可能なことから、実施の形態1にかかる半導体装置は、設計の自由度を高めることができる。また、実施の形態1にかかる半導体装置では、図7に示すように、制御信号CNTを電源制御領域の外周部に伝搬させた後、電源制御領域の内側に向かって伝搬させる。制御信号CNTをこのように伝搬させることで、電源制御領域の外周部のローカル電源配線LVDDの電圧がまず上昇し、その後電源制御領域の内周部のローカル電源配線LVDDの電圧が上昇する。一般的に、電源制御領域の外周部には、電源制御領域と他の領域との信号の授受を行うインタフェース回路が設けられ、電源制御領域の内周部に処理回路が設けられる。そのため、電源制御領域の外周部から電圧を立ち上げることで、内部に設けられた処理回路が不定な入力信号により発生する電源立ち上げ時のCMOSゲートの貫通電流を抑制する効果が期待でき、且つ、電源立ち上げ時間の短縮に結びつく。実施の形態2実施の形態2では、スイッチセルの配置方法の別の例について説明する。そこで、実施の形態2にかかる半導体装置におけるスイッチセルの配置を示す平面レイアウトの概略図を図9に示す。なお、実施の形態2では、第2のスイッチセルSWbとして、低閾値スイッチセルSWb1と高閾値スイッチセルSWb2とを有する。低閾値スイッチセルSWb1は、実施の形態1の第2のスイッチセルSWbと同じものであり、閾値電圧Vthとして第1の電圧電源電圧の半分の電圧値例えば、0.6Vが設定される。高閾値スイッチセルSWb2は、低閾値スイッチセルSWb1よりも高い第2の電圧例えば、0.9Vの閾値電圧Vthを有する。図9に示すように、実施の形態2にかかる半導体装置では、低閾値スイッチセルSWb1を30番目、35番目、40番目、45番目に制御信号CNTが伝達される位置に配置する。また、実施の形態2にかかる半導体装置では、高閾値スイッチセルSWb2を49番目、52番目に制御信号CNTが伝達される位置に配置する。高閾値スイッチセルSWb2をこのような配置とすることで、49番目以降に制御信号CNTが伝達されるスイッチセルがオン状態となるタイミングを実施の形態1にかかる半導体装置例えば、図7よりも遅くすることができる。制御信号CNTの伝搬が後半になると、制御信号CNTが達する前にオン状態となったスイッチセルによりローカル電源配線LVDDの電圧が上昇し、後半に配置されるスイッチセルの閾値電圧Vthよりも高い電圧となっていることがある。このような場合、後半のスイッチセルではスロースイッチ制御を実質的に行うことができない問題がある。しかしながら、実施の形態1では、低閾値スイッチセルSWb1の後段に高閾値スイッチセルSWb2を配置することで、制御信号CNTが伝搬するまでに時間がかかる後半のスイッチセルにおいても有効にスロースイッチ制御を行うことができる。つまり、実施の形態2にかかる半導体装置では、実施の形態1にかかる半導体装置よりもなだらかにローカル電源配線LVDDの電圧値を上昇させることが可能になる。実施の形態3実施の形態3では、スイッチセルの配置方法の別の例について説明する。実施の形態3においても、低閾値スイッチセルSWb1と高閾値スイッチセルSWb2とを用いる。実施の形態3にかかる半導体装置におけるスイッチセルの配置を示す平面レイアウトの概略図を図10に示す。図10に示すように、実施の形態3にかかる半導体装置では、1番目から28番目前半に制御信号CNTが伝搬されるスイッチセルとして第1のスイッチセルSWaを配置する。また、実施の形態3にかかる半導体装置では、29番目から48番目中盤に制御信号CNTが伝搬されるスイッチセルとして低閾値スイッチセルSWb1を配置する。さらに、実施の形態3にかかる半導体装置では、49番目以降後半に制御信号CNTが伝搬されるスイッチセルとして高閾値スイッチセルSWb2を配置する。実施の形態3は、第2のスイッチセルSWbを連続して配置することも可能である例を示すものである。このような場合において、図10に示すように、低閾値スイッチセルSWb1の後に高閾値スイッチセルSWb2を配置することで、スロースイッチ制御を電源制御領域全体において有効に機能させることができる。実施の形態4実施の形態4では、スイッチセルの配置方法の別の例について説明する。実施の形態4においても、低閾値スイッチセルSWb1と高閾値スイッチセルSWb2とを用いる。実施の形態4にかかる半導体装置におけるスイッチセルの配置を示す平面レイアウトの概略図を図11に示す。図11に示すように、実施の形態4にかかる半導体装置では、1番目から51番目までは、実施の形態1にかかる半導体装置図8と同様に制御信号CNTを伝搬させる。そして、51番目に制御信号CNTが伝搬するスイッチセルは、4つのスイッチセルに並列して制御信号CNTを伝搬させる。そして、制御信号CNTが並列して与えられる4つのスイッチセルとして高閾値スイッチセルSWb2が設けられる。つまり、実施の形態4は、制御信号CNTの伝搬方法の別の形態を示すものである。このとき、並列してオン状態に切り替るスイッチセルとして高閾値スイッチセルSWb2を用いることで、後半にオン状態に切り替るスイッチセルに対してもスロースイッチ制御を有効にすることができる。実施の形態5実施の形態5では、第2のスイッチセルSWbの別の形態である第2のスイッチセルSWcについて説明する。第2のスイッチセルSWcを含む半導体装置のブロック図を図12に示す。なお、実施の形態5の説明では、実施の形態1で説明した構成要素については説明を省略する。図12に示すように、第2のスイッチセルSWcは、シュミットトリガ回路22を介してゲーティング回路20の反転入力端子インバータ30の入力端子にローカル電源配線LVDDの電圧値MONに応じた論理レベルの信号を入力する。そこで、このシュミットトリガ回路22の詳細について説明する。シュミットトリガ回路22の回路図を図13に示す。図13に示すように、シュミットトリガ回路22は、NMOSトランジスタN11~N14、PMOSトランジスタP11~P14を有する。NMOSトランジスタN11は、ソースが接地配線GNDに接続され、ドレインがNMOSトランジスタN12のソースに接続される。NMOSトランジスタN12は、ドレインがPMOSトランジスタP12のドレインに接続される。PMOSトランジスタP11は、ソースがグローバル電源配線GVDDに接続される。NMOSトランジスタN11、N2、PMOSトランジスタP11、P12のゲートには、ローカル電源配線LVDDの電圧値MONが入力電圧Vinとして入力される。NMOSトランジスタN13は、ソースが接地配線GNDに接続され、ドレインがNMOSトランジスタN11のドレインとNMOSトランジスタN12のソースとの接続点に接続される。NMOSトランジスタN13のゲートには、シュミットトリガ回路22の出力電圧Voutが入力される。PMOSトランジスタP13は、ソースがグローバル電源配線GVDDに接続され、ドレインがPMOSトランジスタP11のドレインとPMOSトランジスタP12のソースとの接続点に接続される。PMOSトランジスタP13のゲートには、シュミットトリガ回路22の出力電圧Voutが入力される。NMOSトランジスタN14は、ソースが接地配線GNDに接続され、ドレインがPMOSトランジスタP14のドレインと接続される。PMOSトランジスタP14のソースは、グローバル電源配線GVDDに接続される。PMOSトランジスタP14のゲートとNMOSトランジスタN14のゲートは共通接続され、NMSOトランジスタN12のドレインとPMOSトランジスタP12のドレインとの接続点に接続される。そして、PMOSトランジスタP14のドレインとNMOSトランジスタN14のドレインとの接続点からゲーティング回路20に出力電圧Voutを出力する。シュミットトリガ回路22の入出力特性を図14に示す。図14に示すように、シュミットトリガ回路22は、入力電圧Vinの立ち上がりエッジに対する閾値電圧Vth_Hと。入力電圧Vinの立ち下がりエッジに対する閾値電圧Vth_Lが異なる。より具体的には、閾値電圧Vht_Hは、閾値電圧Vth_Lよりも高い。このような入出力特性を有するシュミットトリガ回路22によりローカル電源配線LVDDの電圧値MONの電圧レベルを判定することで、ローカル電源配線LVDDの電圧値MONが一度閾値電圧を超えた後に一時的に低下するような場合においても第2のスイッチトランジスタ21がオン状態とオフ状態とを繰り返すことを防止することができる。ローカル電源配線LVDDは、ローカル電源配線LVDDに接続されるセルの動作状態に応じて電圧が上下することがある。そのため、シュミットトリガ回路22によりローカル電源配線LVDDの電圧値MONの電圧レベルを判定することで、電源制御領域に配置される回路の動作を安定させることができる。上記説明より、実施の形態5にかかる半導体装置は、シュミットトリガ回路22を用いることで、他の実施の形態にかかる半導体装置よりも安定した回路動作を実現することができる。なお、シュミットトリガ回路22は、デジタル回路であり、実施の形態1にかかる半導体装置と同様に回路面積を削減する効果及び回路設計の簡易化の効果を得ることができる。また、実施の形態1~4にかかる半導体装置においても、シュミットトリガ回路22を有する第2のスイッチセルSWcを用いることができる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。