酸化物半導体によってチャネル領域が形成されるnチャネル型トランジスタのゲート及びソース間に前記トランジスタのしきい値電圧未満の電圧を印加し且つドレインに前記ゲートに与えられる電位よりも高電位を与えた状態においてゲート電流値を測定し、前記ゲート電流値を用いて前記トランジスタを有する半導体装置の信頼性を評価する、半導体装置の評価方法。酸化物半導体によってチャネル領域が形成されるnチャネル型トランジスタのゲート及びソース間に前記トランジスタのしきい値電圧未満の電圧を印加し且つドレインに前記ゲートに与えられる電位よりも高電位を与えた状態においてゲート電流値の経時変化を測定し、前記ゲート電流値の経時変化を用いて前記トランジスタを有する半導体装置の信頼性を評価する、半導体装置の評価方法。ただし、上述したBT試験には、数時間~数十時間もの測定時間が必要とされる。そこで、本発明の一態様は、簡便な方法によってトランジスタを有する半導体装置の信頼性を評価する方法を提供することを目的の一とする。本発明者は、特定条件下における、酸化物半導体によってチャネル領域が形成されるnチャネル型トランジスタのゲート電流値と、同一条件下における、当該トランジスタのBT試験結果との間に相関関係があることを見いだした。具体的には、当該トランジスタのゲート及びソース間にトランジスタのしきい値電圧未満の電圧を印加し且つドレインにゲートに与えられる電位よりも高電位を与えた状態におけるゲート電流値と、同一状態におけるBT試験結果との間に相関関係があることを見いだした。すなわち、当該トランジスタがオフ状態チャネル領域が形成されない状態にあり且つ当該トランジスタのドレインからゲートに向けて電界が発生した状態におけるゲート電流値と、同一状態におけるBT試験結果との間に相関関係があることを見いだした。なお、ゲート電流とは、ゲートに生じる電流を指す。詳細に述べると、上記条件下においてゲート電流を測定した場合、ゲートが固定電位を供給する配線に電気的に接続された後であってもゲートには電流過渡電流が生じる。なお、当該ゲート電流の値は、経時的に低下する。ここで、当該過渡電流が何に起因するかを考える。仮に、当該過渡電流がゲートからソースへの電荷のリークゲートリークのみに起因すると考えた場合、上記条件下においてはゲート及びソースには固定電位が与えられているため、ゲートリークによって生じるゲート電流は定常状態となっているはずである。つまり、ゲート電流値は、経時変化することなく一定値を示すはずである。しかしながら、実際のゲート電流値は、経時的に低下している。すなわち、当該過渡電流の発生には、ゲートリーク以外の要因が存在していると考えられる。本発明者は、当該過渡電流は、酸化物半導体内又は酸化物半導体及びゲート絶縁膜の界面において、正電荷が蓄積されることに起因すると考えた。すなわち、上記条件下において酸化物半導体内又は酸化物半導体及びゲート絶縁膜の界面に正電荷が経時的に蓄積されることに伴い、ゲート絶縁膜を介した、ゲート及びゲート絶縁膜の界面には負電荷が経時的に蓄積される。そのため、ゲートが固定電位を供給する配線に電気的に接続された後であっても過渡電流が生じると考えた。他方、上記条件下においてBT試験を行った場合、ドレイン電流Id-ゲート電圧Vg曲線のマイナスシフト及びオフ電流値の増加などの劣化を生じることがある。なお、当該劣化の程度は、サンプル条件及び試験条件などに依存する。当該劣化は、酸化物半導体内又は酸化物半導体及びゲート絶縁膜の界面において、正電荷が蓄積され、且つ該正電荷の一部が酸化物半導体内又は酸化物半導体及びゲート絶縁膜の界面にトラップされることに起因すると考えられる。すなわち、上記条件下において蓄積された正電荷の一部が酸化物半導体内又は酸化物半導体及びゲート絶縁膜界面においてトラップされることで、ドレイン電流Id-ゲート電圧Vg曲線のマイナスシフト及びオフ電流値の増加などが生じると考えられる。本発明者は、両者ゲートに生じる過渡電流及びBT試験における劣化が共に同一の現象酸化物半導体内又は酸化物半導体及びゲート絶縁膜界面における正電荷の蓄積に依存していると考えた。実際に評価したところ、これらの間には相関関係があることを見いだすに至った。本発明者は、酸化物半導体によってチャネル領域が形成されるnチャネル型トランジスタのゲート及びソース間にトランジスタのしきい値電圧未満の電圧を印加し且つドレインにゲートに与えられる電位よりも高電位を与えた状態におけるゲート電流値と、同一状態における当該トランジスタのBT試験結果との間に相関関係があることを見いだした。前者は、測定に必要となる時間が短いなど、後者と比較して簡便な方法によって評価を行うことが可能である。すなわち、前者の方法を用いることで、当該トランジスタを有する半導体装置の信頼性を簡便に評価することが可能である。まず、サンプルとなるトランジスタの構造例について図1A~Dを参照して説明する。図1A~Dは、トランジスタの構造例を示す図である。図1Aに示すトランジスタ211は、絶縁表面を有する基板220上に設けられたゲート層221と、ゲート層221上に設けられたゲート絶縁膜222と、ゲート絶縁膜222上に設けられた酸化物半導体層223と、酸化物半導体層223上に設けられたソース層224a及びドレイン層224bとを有する。図1Aに示すトランジスタ211は、上記の通り、チャネル領域が形成される半導体層として酸化物半導体層223を具備する。酸化物半導体層223に用いる酸化物半導体としては、四元系金属酸化物であるIn-Sn-Ga-Zn-O系、三元系金属酸化物であるIn-Ga-Zn-O系、In-Sn-Zn-O系、In-Al-Zn-O系、Sn-Ga-Zn-O系、Al-Ga-Zn-O系、Sn-Al-Zn-O系、二元系金属酸化物であるIn-Ga-O系、In-Zn-O系、Sn-Zn-O系、Al-Zn-O系、Zn-Mg-O系、Sn-Mg-O系、In-Mg-O系、または単元系金属酸化物であるIn-O系、Sn-O系、Zn-O系などを用いることができる。また、上記酸化物半導体にSiO2を含んでもよい。ここで、例えば、In-Ga-Zn-O系酸化物半導体とは、少なくともInとGaとZnを含む酸化物であり、その組成比に特に制限はない。また、InとGaとZn以外の元素を含んでもよい。また、酸化物半導体層223は、化学式InMO3ZnOmm>0で表記される薄膜を用いることができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、またはGa及びCoなどを選択することができる。また、酸化物半導体としてIn-Zn-O系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1~1:2モル数比に換算するとIn2O3:ZnO=25:1~1:4、好ましくはIn:Zn=20:1~1:1モル数比に換算するとIn2O3:ZnO=10:1~1:2、さらに好ましくはIn:Zn=1.5:1~15:1モル数比に換算するとIn2O3:ZnO=3:4~15:2とする。例えば、In-Zn-O系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5XYとする。絶縁表面を有する基板220として、例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。なお、上記のガラス基板に代えて、基板220としてセラミック基板、石英基板、サファイア基板などの絶縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。トランジスタ211において、下地膜となる絶縁膜を基板220とゲート層221の間に設けてもよい。下地膜は、基板からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。ゲート層221の材料は、モリブデンMo、チタンTi、クロムCr、タンタルTa、タングステンW、アルミニウムAl、銅Cu、ネオジムNd、スカンジウムSc等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。ゲート絶縁膜222は、プラズマCVD法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を単層又は積層して形成することができる。例えば、第1のゲート絶縁膜としてプラズマCVD法により膜厚50nm以上200nm以下の窒化シリコン層SiNyy>0を形成し、第1のゲート絶縁膜上に第2のゲート絶縁膜として膜厚5nm以上300nm以下の酸化シリコン層SiOxx>0を積層することができる。ソース層224a、ドレイン層224bに用いる導電膜としては、例えば、アルミニウムAl、クロムCr、銅Cu、タンタルTa、チタンTi、モリブデンMo、タングステンWから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等を用いることができる。また、アルミニウムAl、銅Cuなどの金属層の下側又は上側の一方または双方にチタンTi、モリブデンMo、タングステンWなどの高融点金属層を積層させた構成としても良い。また、アルミニウムAl膜に生ずるヒロックやウィスカーの発生を防止する元素Si、Nd、Scなどが添加されているアルミニウムAl材料を用いることで耐熱性を向上させることが可能となる。また、ソース層224a、ドレイン層224bこれらと同じ層で形成される配線層を含むとなる導電膜としては導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウムIn2O3、酸化スズSnO2、酸化亜鉛ZnO、酸化インジウム酸化スズ合金In2O3―SnO2、ITOと略記する、酸化インジウム酸化亜鉛合金In2O3―ZnOまたはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。また、本明細書で開示されるトランジスタは、図1Aに示す構成に限定されない。例えば、当該トランジスタとして、図1B~Dに示す構成を適用することが可能である。図1Bに示すトランジスタ510は、チャネル保護型チャネルストップ型ともいうと呼ばれるボトムゲート構造の一つである。トランジスタ510は、絶縁表面を有する基板220上に、ゲート層221、ゲート絶縁膜222、酸化物半導体層223、酸化物半導体層223のチャネル形成領域を覆うチャネル保護層として機能する絶縁層511、ソース層224a、及びドレイン層224bを含む。なお、絶縁層511としては、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化タンタルなどの絶縁体を適用することができる。また、これらの材料の積層構造を適用することもできる。図1C示すトランジスタ520は、ボトムゲート型のトランジスタであり、絶縁表面を有する基板である基板220上に、ゲート層221、ゲート絶縁膜222、ソース層224a、ドレイン層224b、及び酸化物半導体層223を含む。トランジスタ520においては、ゲート絶縁膜222は基板220及びゲート層221上に接して設けられ、ゲート絶縁膜222上にソース層224a、ドレイン層224bが接して設けられている。そして、ゲート絶縁膜222、及びソース層224a、ドレイン層224b上に酸化物半導体層223が設けられている。図1Dに示すトランジスタ530は、トップゲート構造のトランジスタの一つである。トランジスタ530は、絶縁表面を有する基板220上に、絶縁層531、酸化物半導体層223、ソース層224a、及びドレイン層224b、ゲート絶縁膜222、ゲート層221を含み、ソース層224a、ドレイン層224bにそれぞれ配線層532a、配線層532bが接して設けられ電気的に接続している。なお、絶縁層531としては、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化タンタルなどの絶縁体を適用することができる。また、これらの材料の積層構造を適用することもできる。また、配線層532a、配線層532bとしては、アルミニウムAl、銅Cu、チタンTi、タンタルTa、タングステンW、モリブデンMo、クロムCr、ネオジムNd、スカンジウムScから選ばれた元素、上述した元素を成分とする合金、または上述した元素を成分とする窒化物を適用することができる。また、これらの材料の積層構造を適用することもできる。本実施例では、酸化物半導体によってチャネル領域が形成されるトランジスタの、ゲート及びソース間にトランジスタのしきい値電圧未満の電圧を印加し且つドレインにゲートに与えられる電位よりも高電位を与えた状態におけるゲート電流値の経時変化の測定結果と、同一状態におけるBT試験結果とを示す。なお、本実施例では、ゲート絶縁膜の厚さが異なる2種類のトランジスタに対して5つの温度条件下において、ゲート電流値の測定及びBT試験を行っている。すなわち、測定に際して20個の試料を用意した。本実施例で行った測定の具体的な条件を表1に示す。なお、表1において、試料1~10は、ゲート電流値の経時変化を測定するために用いた試料であり、試料11~20は、BT試験に用いた試料である。なお、本実施例では、図1Aに示した構造を有するトランジスタを用いて測定を行っている。また、試料1~20のそれぞれのチャネル長Lは10μmであり、チャネル幅Wは、1mである。以下、当該トランジスタの作製工程の詳細について述べる。まず、スパッタリング法を用いてガラス基板上に膜厚100nmのタングステン膜を成膜した。次いで、フォトリソグラフィ法及びエッチング法を用いて、膜厚100nmのゲート層を形成した。次いで、プラズマCVD法を用いて基板及びゲート層上にゲート絶縁膜を成膜した。なお、表1に示したように、当該ゲート絶縁膜の膜厚は、試料1~5、11~15が30nmであり、試料6~10、16~20が100nmである。次いで、スパッタリング法を用いてゲート絶縁膜上に膜厚20nmの酸化物半導体膜を成膜した。ここで、酸化物半導体膜をスパッタリング法で作製するためのターゲットとしては、組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol]の酸化物ターゲットを用い、In-Ga-Zn-O膜を成膜した。成膜時は、基板を200°Cに加熱しながら成膜を行った。その他成膜条件としては、圧力を0.6Paとし、直流DC電源を5kWとし、酸素及びアルゴン混合雰囲気ガス流量比が、酸素:アルゴン=1:1下の条件を適用して行った。次いで、酸化物半導体膜に対して、GRTAGasRapidThermalAnneal装置を用いて、窒素雰囲気下、650°Cにおいて6分間の加熱処理を行った。次いで、フォトリソグラフィ法及びエッチング法を用いて、膜厚20nmの酸化物半導体層を形成した。次いで、スパッタリング法を用いてゲート絶縁膜及び酸化物半導体層上に膜厚100nmのチタン膜、膜厚200nmのアルミニウム膜、及び膜厚100nmのチタン膜を積層して成膜した。次いで、フォトリソグラフィ法及びエッチング法を用いて、チタン膜、アルミニウム膜、及びチタン膜の積層からなる膜厚400nmのソース層及びドレイン層を形成した。上記までの工程によってトランジスタは完成である。ただし、本実施例において測定に用いたトランジスタは、さらに当該トランジスタ上に層間絶縁膜を形成している。具体的には、上記工程に次いで、スパッタリング法を用いてトランジスタ上に膜厚300nmの酸化シリコン膜を成膜した。さらに、スピンコート法を用いて酸化シリコン膜上に膜厚1.5μmのアクリル膜を成膜した。以下に、本実施例で行った測定結果について示す。なお、本実施例においては、トランジスタのゲートに-2.0Vの電位を与え、ソース及びドレインに0Vを与えた状態におけるゲート電流値の経時変化の測定と、同一状態下において600sのBT試験後のドレイン電流Id-ゲート電圧Vg特性の評価とを行っている。図2は、試料1~5を用いて行ったゲート電流値の経時変化を示す図であり、図3は、試料6~10を用いて行ったゲート電流値の経時変化を示す図である。図2、3より、ゲート電流値は、測定温度の増加に伴って増加することが分かる。また、膜厚100nmのゲート絶縁膜を有するトランジスタのゲート電流値の方が、膜厚30nmのゲート絶縁膜を有するトランジスタのゲート電流値よりも高いことが分かる。図4は、試料11~15を用いて行ったBT試験後のドレイン電流Id-ゲート電圧Vg特性を示す図であり、図5は、試料16~20を用いて行ったBT試験後のドレイン電流Id-ゲート電圧Vg特性を示す図である。図4、5より、BT試験による劣化ドレイン電流Id-ゲート電圧Vg曲線のマイナスシフト及びオフ電流の増加は、高温試験においてより顕著であることが分かる。また、膜厚100nmのゲート絶縁膜を有するトランジスタの方が、膜厚30nmのゲート絶縁膜を有するトランジスタよりもBT試験による劣化が顕著であることが分かる。図6は、上述した測定結果を基にゲート電流値とBT試験による劣化の関係を評価した図である。具体的には、図6では、上記の条件下において試料1~10のそれぞれの測定開始から10s後のゲート電流値を横軸にとり、ゲート絶縁膜の膜厚及び測定温度が同一条件において行ったBT試験後のドレイン電流Id-ゲート電圧Vg曲線の立ち上がり電圧を縦軸にとった図である。なお、本明細書において立ち上がり電圧とは、オフ状態のトランジスタに生じる電流を基準として、そこから1桁以上電流値の上昇が見られた際の電圧値であることとする。図6より、当該ゲート電流値が高くなるのに伴って当該立ち上がり電圧の値が低下することが分かった。すなわち、当該ゲート電流値から、BT試験における劣化の程度を把握することが可能であることが分かった。