"所定の遊技動作の発生を示す検出信号に起因して抽選処理を実行し、遊技者に有利な遊技状態を発生させるか否かを決定する遊技機であって、遊技動作を中心統括的に制御する主制御部と、前記主制御部から出力される制御コマンドに基づいて制御動作を実行するサブ制御部と、交流電圧から生成した直流電圧を前記各制御部に供給する電源部と、を有して構成され、前記主制御部には、電源遮断後もRAMの記憶内容を保持するバックアップ機能と、定期的にクリアパルスを受けない限りCPUを強制的にリセットするウォッチドッグタイマ回路と、が設けられ、前記主制御部のCPUは、前記直流電圧の供給に基づいて起動されるシステムリセット処理と、一定時間毎に起動されるタイマ割込み処理と、を有する制御プログラムを実行して動作しており、前記システムリセット処理において実行され、前記直流電圧の供給開始に基づいて前記サブ制御部で実行される初期処理が完了するまで、前記ウォッチドッグタイマ回路に対して、前記クリアパルスを繰り返し出力することで、その後の処理に移行しない待機処理を設けたことを特徴とする遊技機。前記待機処理は、前記タイマ割込み処理の割込みを禁止した状態で実行される請求項1に記載の遊技機。前記待機処理において出力されるクリアパルスは、そのデューティ比が40~60である請求項1又は2に記載の遊技機。前記主制御部には、前記電源部から供給された前記直流電圧の異常レベルを検知して、CPUをリセットするリセット回路が設けられている請求項1~3の何れかに記載の遊技機。前記リセット回路は、前記ウォッチドッグタイマ回路を含んで構成されている請求項4に記載の遊技機。前記電源部は、交流電圧が遮断されたことを検出して異常レベルの電源異常信号を出力するよう構成され、前記主制御部には、前記電源異常信号のレベルを判定し、これが正常レベルでない限り、その後の処理に移行しないで前記電源異常信号のレベルを繰り返し判定する判定処理を、前記待機処理の後に設けた請求項1~5の何れかに記載の遊技機。前記主制御部には、前記電源異常信号が異常レベルであれば、前記タイマ割込み処理の実行周期で、前記電源異常信号を複数回取得し、これが連続して異常レベルであることを条件に、所定の管理データをRAMに記憶した上で前記直流電圧が異常レベルとなるのを待つ電源監視処理が設けられている請求項6に記載の遊技機。前記待機処理を通過した後、前記管理データの適否が判定され、これが所定値であることを条件に、前記バックアップ電源によって保持されたRAMの記憶内容が使用される請求項7に記載の遊技機。前記タイマ割込み処理において、クリアパルスを前記ウォッチドッグタイマ回路に供給しており、前記電源監視処理は、全ての処理を終えた後、CPUをタイマ割込み禁止状態に設定した上で、無限ループ処理を繰り返すよう構成され、前記電源監視処理の動作開始から前記無限ループ処理を開始するまでの最大時間は、前記タイマ割込み周期より短く設定されている請求項7又は8に記載の遊技機。前記待機処理の待機時間は、表示装置を制御する画像制御部で実行される初期設定処理の動作時間より長く設定されている請求項1~9の何れかに記載の遊技機。しかし、液晶ディスプレイを大画面化すると共に、その画質を更に高め、且つ、迫力ある演出を実現するには、電源投入時における演出制御基板の初期設定には相当の時間例えば2秒程度を要するので、この初期設定が終わるまでの時間を、主制御基板の遅延回路だけでは確保できないという問題がある。かかる場合、ソフトウェア処理によって待機時間を確保することはできるが、このような構成を採ると、待機時間中にウォッチドッグタイマが起動して、CPUが強制リセットされ、その後も、CPUの強制リセット動作が繰り返されることで、遊技動作が開始されないことになる。ここで、特許文献1に記載の構成のように、ウォッチドッグタイマの充放電動作を停止させる専用の制御端子を設け、所定時間だけ、制御端子をLレベルに維持してウォッチドッグタイマの動作を禁止することも考えられる。しかし、特許文献1の構成では、制御端子を所定時間だけLレベルに維持するための別の専用回路が必要となるという煩雑さがある。更に、万一、この専用回路が故障すると、ウォッチドッグタイマが永続的に動作しなくなり、しかも、その故障は、事実上、全く検出できないという問題もある。その他、特許文献2や特許文献3の構成も知られているが、何れも、下流側の制御基板における初期設定動作が完了するまで、主制御基板の動作を待機させることはできない。本発明は、上記の問題点に鑑みてなされたものであって、遊技機の電源投入時の誤動作を回避して、遊技機各部が適切に初期設定動作を実行できるようにした遊技機を提供することを目的とする。上記の目的を達成するため、本発明は、所定の遊技動作の発生を示す検出信号に起因して抽選処理を実行し、遊技者に有利な遊技状態を発生させるか否かを決定する遊技機であって、遊技動作を中心統括的に制御する主制御部と、前記主制御部から出力される制御コマンドに基づいて制御動作を実行するサブ制御部と、交流電圧から生成した直流電圧を前記各制御部に供給する電源部と、を有して構成され、前記主制御部には、電源遮断後もRAMの記憶内容を保持するバックアップ機能と、定期的にクリアパルスを受けない限りCPUを強制的にリセットするウォッチドッグタイマ回路と、が設けられ、前記主制御部のCPUは、前記直流電圧の供給に基づいて起動されるシステムリセット処理と、一定時間毎に起動されるタイマ割込み処理と、を有する制御プログラムを実行して動作しており、前記システムリセット処理において実行され、前記直流電圧の供給開始に基づいて前記サブ制御部で実行される初期処理が完了するまで、前記ウォッチドッグタイマ回路に対して、前記クリアパルスを繰り返し出力することで、その後の処理に移行しない待機処理を設けた。前記待機処理は、好ましくは、前記タイマ割込み処理の割込みを禁止した状態で実行される。また、前記待機処理において出力されるクリアパルスは、高周波ノイズを抑制する趣旨から、そのデューティ比を約50に設定するのが好ましく、このようなクリアパルスをソフトウェア処理で生成する場合には、事実上、40~60の範囲内に設定するのが好ましい。前記主制御部には、前記電源部から供給された前記直流電圧の異常レベルを検知して、CPUをリセットするリセット回路が設けられるのが好ましく、このリセット回路は、前記ウォッチドッグタイマ回路を含んで構成されるのが好適である。また、前記電源部は、交流電圧が遮断されたことを検出して異常レベルの電源異常信号を出力するよう構成され、前記主制御部には、前記電源異常信号のレベルを判定し、これが正常レベルでない限り、その後の処理に移行しないで前記電源異常信号のレベルを繰り返し判定する判定処理を、前記待機処理の後に設けるのが好ましい。前記主制御部には、前記電源異常信号が異常レベルであれば、前記タイマ割込み処理の実行周期で、前記電源異常信号を複数回取得し、これが連続して異常レベルであることを条件に、所定の管理データをRAMに記憶した上で前記直流電圧が異常レベルとなるのを待つ電源監視処理が設けられているのが好ましい。この場合、前記待機処理を通過した後、前記管理データの適否が判定され、これが所定値であることを条件に、前記バックアップ電源によって保持されたRAMの記憶内容が使用されるのが好適である。また、本発明は、前記タイマ割込み処理において、クリアパルスを前記ウォッチドッグタイマ回路に供給しており、前記電源監視処理は、全ての処理を終えた後、CPUをタイマ割込み禁止状態に設定した上で、無限ループ処理を繰り返すよう構成され、前記電源監視処理の動作開始から前記無限ループ処理を開始するまでの最大時間は、前記タイマ割込み周期より短く設定されているのが好ましい。また、前記待機処理の待機時間は、表示装置を制御する画像制御部で実行される初期設定処理の動作時間より長く設定されているのが好適である。上記した本発明によれば、遊技機の電源投入時の誤動作を回避して、遊技機各部が適切に初期設定動作を実行できる。以下、本発明の実施例について詳細に説明する。図1は、本実施例のパチンコ機GMを示す斜視図である。このパチンコ機GMは、島構造体に着脱可能に装着される矩形枠状の木製外枠1と、外枠1に固着されたヒンジ2を介して開閉可能に枢着される前枠3とで構成されている。この前枠3には、遊技盤5が、裏側からではなく表側から着脱自在に装着され、その前側には、ガラス扉6と前面板7とが夫々開閉自在に枢着されている。ガラス扉6の外周には、LEDランプなどによる電飾ランプが、略C字状に配置されている。前面板7には発射用の遊技球を貯留する上皿8が装着され、前枠3の下部には、上皿8から溢れ出し又は抜き取った遊技球を貯留する下皿9と、発射ハンドル10とが設けられている。発射ハンドル10は発射モータと連動しており、発射ハンドル10の回動角度に応じて動作する打撃槌によって遊技球が発射される。上皿8の外周面には、チャンスボタン11が設けられている。このチャンスボタン11は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル10から右手を離すことなくチャンスボタン11を操作できる。このチャンスボタン11は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。上皿8の右部には、カード式球貸し機に対する球貸し操作用の操作パネル12が設けられ、カード残額を3桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。図2に示すように、遊技盤5には、金属製の外レールと内レールとからなるガイドレール13が環状に設けられ、その内側の遊技領域5aの略中央には、液晶カラーディスプレイである表示装置DISPが配置されている。また、遊技領域5aの適所には、図柄始動口15、大入賞口16、複数個の普通入賞口17大入賞口16の左右に4つ、通過口であるゲート18が配設されている。これらの入賞口15~18は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。表示装置DISPは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する。この表示装置DISPは、中央部に特別図柄表示部Da~Dcと右上部に普通図柄表示部19を有している。そして、特別図柄表示部Da~Dcでは、大当り状態の招来を期待させるリーチ演出が実行されたり、特別図柄表示部Da~Dc及びその周りでは、当否結果を不確定に報知する予告演出などが実行される。普通図柄表示部19は普通図柄を表示するものであり、ゲート18を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート18の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止するようになっている。図柄始動口15は、左右1対の開閉爪15aを備えた電動式チューリップで開閉されるよう例えば構成され、普通図柄表示部19の変動後の停止図柄が当り図柄を表示した場合には、開閉爪15aが所定時間だけ、若しくは、所定個数の遊技球を検出するまで開放されるようになっている。図柄始動口15に遊技球が入賞すると、特別図柄表示部Da~Dcの表示図柄が所定時間だけ変動し、図柄始動口15への遊技球の入賞タイミングに応じた抽選結果に基づいて決定される停止図柄で停止する。なお、特別図柄表示部Da~Dc及びその周りでは、一連の図柄演出の間に、予告演出が実行される場合がある。大入賞口16は、例えば前方に開放可能な開閉板16aで開閉制御されるが、特別図柄表示部Da~Dcの図柄変動後の停止図柄が777などの大当り図柄のとき、大当りゲームと称する特別遊技が開始され、開閉板16aが開放されるようになっている。大入賞口16の開閉板16aが開放された後、所定時間が経過し、又は所定数例えば10個の遊技球が入賞すると開閉板16aが閉じる。このような動作は、最大で例えば15回まで特別遊技が継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Da~Dcの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態となるという特典が付与される。図3は、上記した各動作を実現するパチンコ機GMの全体回路構成を示すブロック図である。図中の一点破線は、主に、直流電圧ラインを示している。図示の通り、このパチンコ機GMは、AC24Vを受けて各種の直流電圧や、電源異常信号ABN1、ABN2やシステムリセット信号電源リセット信号SYSなどを出力する電源基板20と、遊技制御動作を中心統括的に担う主制御基板21と、主制御基板21から受けた制御コマンドCMDに基づいてランプ演出及び音声演出を実行する演出制御基板22と、演出制御基板22から受けた制御コマンドCMD’に基づいて表示装置DISPを駆動する画像制御基板23と、主制御基板21から受けた制御コマンドCMDに基づいて払出モータMを制御して遊技球を払い出す払出制御基板24と、遊技者の操作に応答して遊技球を発射させる発射制御基板25と、を中心に構成されている。但し、この実施例では、主制御基板21が出力する制御コマンドCMDは、コマンド中継基板26と演出インタフェイス基板27を経由して、演出制御基板22に伝送される。また、演出制御基板22が出力する制御コマンドCMD’は、演出インタフェイス基板27を経由して、画像制御基板23に伝送され、主制御基板21が出力する制御コマンドCMDは、主基板中継基板28を経由して、払出制御基板24に伝送される。これら主制御基板21、演出制御基板22、画像制御基板23、及び払出制御基板24には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板21~24に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部21、演出制御部22、画像制御部23、及び払出制御部24と言うことがある。なお、演出制御部22、画像制御部23、及び払出制御部24の全部又は一部がサブ制御部である。そして、画像制御部23には、ワンチップマイコンに加えて、液晶ディスプレイを表示制御する専用のVDPが搭載されており、複雑高度な画像演出を可能にしている。また、主制御基板21及び払出制御基板24に搭載されたワンチップマイコンには、Z80CPU相当のCPUコアが内蔵されている。ところで、このパチンコ機GMは、図3の破線で囲む枠側部材GM1と、遊技盤5の背面に固定された盤側部材GM2とに大別されている。枠側部材GM1には、ガラス扉6や前面板7が枢着された前枠3と、その外側の木製外枠1とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材GM2は、機種変更に対応して交換され、新たな盤側部材GM2が、元の盤側部材の代わりに枠側部材GM1に取り付けられる。なお、枠側部材1を除く全てが、盤側部材GM2である。図3の破線枠に示す通り、枠側部材GM1には、電源基板20と、払出制御基板24と、発射制御基板25と、枠中継基板32とが含まれており、これらの回路基板が、前枠3の適所に各々固定されている。一方、遊技盤5の背面には、主制御基板21、演出制御基板22、画像制御基板23が、表示装置DISPやその他の回路基板と共に固定されている。そして、枠側部材GM1と盤側部材GM2とは、一箇所に集中配置された接続コネクタC1~C4によって電気的に接続されている。電源基板20は、接続コネクタC2を通して、主基板中継基板28に接続され、接続コネクタC3を通して、電源中継基板30に接続されている。そして、主基板中継基板28は、電源基板20から受けた電源異常信号ABN1、バックアップ電源BAK、及びDC5V,DC12V,DC32Vを、そのまま主制御部21に出力している。一方、電源中継基板30は、電源基板20から受けたシステムリセット信号SYSや、交流及び直流の電源電圧を、そのまま演出インタフェイス基板27に出力している。なお、演出インタフェイス基板27は、受けたシステムリセット信号SYSを、そのまま演出制御部22と画像制御部23に出力している。一方、払出制御基板24は、中継基板を介することなく、電源基板20に直結されており、主制御部21が受けると同様の電源異常信号ABN2や、バックアップ電源BAKを、その他の電源電圧と共に直接的に受けている。電源基板20が出力するシステムリセット信号SYSは、電源基板20に交流電源24Vが投入されたことを示す電源リセット信号であり、この電源リセット信号によって演出制御部22と画像制御部23のワンチップマイコンは、その他のIC素子と共に電源リセットされるようになっている。但し、このシステムリセット信号SYSは、主制御部21と払出制御部24には、供給されておらず、各々の回路基板21,24のリセット回路RSTにおいて電源リセット信号CPUリセット信号が生成されている。そのため、例えば、接続コネクタC2がガタついたり、或いは、配線ケーブルにノイズが重畳しても、主制御部21や払出制御部24のCPUが異常リセットされるおそれはない。なお、演出制御部22と画像制御部23は、主制御部21からの制御コマンドに基づいて、従属的に演出動作を実行することから、回路構成の複雑化を回避するために、電源基板20から出力されるシステムリセット信号SYSを利用している。また、この実施例では、RAMクリア信号CLRは、主制御部21で生成されて主制御部21と払出制御部24のワンチップマイコンに伝送されている。ここで、RAMクリア信号CLRは、各制御部21,24のワンチップマイコンの内蔵RAMの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチSWのON/OFF状態に対応した値を有している。主制御部21及び払出制御部24が、電源基板20から受ける電源異常信号ABN1,ABN2は、交流入力電源AC24Vが降下し始めたことを示す信号であり、この電源異常信号ABN1,ABN2を受けることによって、各制御部21、24では、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源BAKは、営業終了や停電により交流電源24Vが遮断された後も、主制御部21と払出制御部24のワンチップマイコンの内蔵RAMのデータを保持するDC5Vの直流電源である。したがって、主制御部21と払出制御部25は、電源遮断前の遊技動作を電源投入後に再開できることになる電源バックアップ機能。このパチンコ機では少なくとも数日は、各ワンチップマイコンのRAMの記憶内容が保持されるよう設計されている。図3に示す通り、主制御部21は、主基板中継基板28を経由して、払出制御部25に制御コマンドCMDを送信する一方、払出制御部25からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号CONを受信している。ステイタス信号CONには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。また、主制御部21は、遊技盤中継基板29を経由して、遊技盤5の各遊技部品に接続されている。そして、遊技盤上の各入賞口16~18に内蔵された検出スイッチのスイッチ信号を受ける一方、電動チューリップなどのソレノイド類を駆動している。ソレノイド類や検出スイッチは、主制御部21から給電された電源電圧VB12Vで動作するよう構成されている。そして、図柄始動口15への入賞状態などを示す各スイッチ信号は、電源電圧VB12Vと電源電圧Vcc5Vとで動作するインタフェイスICで、TTLレベルのスイッチ信号に変換された上で、主制御部21に伝送される。図4は、電源基板20の電源回路を示す回路図である。この電源回路は、演出インタフェイス基板27に供給される直流電圧を生成する第二電源部SDと、主制御部21と払出制御部24に供給される直流電圧を生成する第一電源部FRと、電源投入と電源遮断とを監視する電源監視部MNTと、過大な交流電圧を受けるとグランドラインを遮断する電源遮断部CUTと、を有して構成されている。なお、払出制御部24に供給される他の直流電圧DC32Vや、演出インタフェイス基板27に供給される他の直流電圧DC32V,DC15Vについては、図示を省略している。<第二電源部SD>第二電源部SDは、ダイオードD1~D4による全波整流回路と、平滑コンデンサC1と、直流電圧VB12Vを生成するDC-DCコンバータと、直流電圧Vcc5Vを生成するDC-DCコンバータと、平滑コンデンサC2,C3とを有して構成されている。2つのDC-DCコンバータは、何れもチョッパ型であり、平滑コンデンサC1を共通的に受けて動作している。第二電源部SDで生成された直流電圧は、演出インタフェイス基板27に伝送された後、適宜に降圧されて、演出インタフェイス基板27と、演出制御基板22と、画像制御基板23とで使用される。<第一電源部FR>第一電源部FRは、ダイオードD1,D2,D5,D6による全波整流回路と、平滑コンデンサC4と、直流電圧VB12Vを生成するDC-DCコンバータと、直流電圧Vcc5Vを生成するDC-DCコンバータと、平滑コンデンサC5,C6と、ダイオードD7及びコンデンサCbとで構成された蓄電部BKとを有して構成されている。この2つのDC-DCコンバータも、チョッパ型であり、平滑コンデンサC4を共通的に受けて動作している。また、蓄電部BKで生成された直流電圧は、主制御部21と払出制御部24のワンチップマイコンの内蔵RAMのデータを保持するバックアップ電源BAKとなる。第一電源部FRで生成された直流電圧VBと直流電圧Vccは、主制御部21と払出制御部24だけに供給されており、演出インタフェイス基板27に伝送される直流電圧とは配線上で区別されている。そのため、主制御部21や払出制御部24が、他のサブ制御部22,23と電源ラインを経由して接続されることがなく、高周波ノイズなどの伝送が阻止される。なお、主制御部21や払出制御部24での総電流は、最大でも、電源電圧VBラインで600mAを超えることがなく、また、電源電圧Vccラインでも300mAを超えることがないので、各電源電圧VB,Vccの給電ラインの電圧降下は、全く問題にならない。<電源遮断部CUT>電源遮断部CUTは、交流電圧AC24Vから所定レベルの直流電圧を生成する整流部51と、交流電源ラインLN1,LN2の過電圧時にON動作する交流監視部52と、交流監視部52のON動作に対応してOFF動作するスイッチ回路53と、を有して構成されている。整流部51は、交流電源ラインLN2から交流電圧を受けるダイオードD12と、電流制限抵抗R1と、コンデンサC8及びツェナーダイオードZD2の並列回路と、が直列に接続されて構成されている。そして、正常時には、コンデンサC8の両端電圧は、ツェナーダイオードZD2の降伏電圧に一定化されている。スイッチ回路53は、大電流容量のMOSトランジスタQ2と、コンデンサC8に並列接続されたバイアス抵抗R5と、を有して構成されている。ここで、トランジスタQ2は、コンデンサC8の両端電圧が所定レベルである限り、ON状態であって、遊技機の全回路のグランドラインとフレームグランドFGとを接続状態にしている。交流監視部52は、交流電源ラインLN1,LN2に接続された2つのダイオードD8,D9と、ダイオードD8,D9の接続点に接続されたツェナーダイオードZD1と、バイアス抵抗R2,R3及びコンデンサC7の並列回路と、バイアス抵抗R3の両端電圧が上昇するとON動作するトランジスタQ1と、トランジスタQ1の電流制限抵抗R4とを有して構成されている。ツェナーダイオードZD1は、通常は、OFF状態であるが、交流電源ラインLN1,LN2に過大な交流電圧例えばAC100Vが加わると、降伏状態となる。この降伏状態では、バイアス抵抗R3の両端電圧が上昇してトランジスタQ1がON動作することでコンデンサC8の両端電圧が降下する。すると、それまでON状態であったトランジスタQ2がOFF遷移することで、回路グランドとフレームグランドFGとが非接続となって、全ての遊技機の全ての電源電圧が遮断状態となる。電源遮断部CUTの動作内容は、以上の通りであり、交流電源ラインLN1,LN2の両端電圧が限界値を超えると、全ての遊技機の全ての電源電圧を一気に遮断する機能を果たしている。<電源監視部MNT>次に、電源監視部MNTについて説明する。電源監視部MNTは、交流電源ラインLN1,LN2の電圧レベルを監視する給電監視部54と、電源電圧Vccを受けて比較基準電圧Voを出力する比較電圧部55と、給電監視部54と比較電圧部55の出力電圧を対比して電源異常を検出する異常検出部56と、システムリセット信号SYSを生成する電源リセット部57と、を有して構成されている。[給電監視部54]給電監視部54は、交流電源ラインLN1,LN2に接続された2つのダイオードD10,D11と、ダイオードD10,D11の接続点に接続された抵抗R6及びツェナーダイオードZD3の直列回路と、ツェナーダイオードZD3に並列接続されたダイオードD13及び平滑コンデンサC9の直列回路と、平滑コンデンサC9に並列接続された抵抗R7,R8の直列回路と、抵抗R8を短絡させるコンパレータA3と、を有して構成されている。この実施例では、ツェナーダイオードZD3の降伏電圧が5.1V程度であり、ツェナーダイオードZD3は、電流制限抵抗R6を通して、交流電圧AC24Vを受けている。そのため、交流入力電源の給電状態であれば、平滑コンデンサC9の両端電圧は、4.5V程度の一定値となる。また、2つの抵抗R7,R8は、その抵抗値がR8>>R7に設定されているので、抵抗R8の両端電圧Vsは、正常レベルの交流電圧AC24Vに対応して約4.5Vとなる。但し、コンパレータA3の出力がLレベルであると、これに対応して、抵抗R8の両端電圧Vsは、ほぼ0Vとなる。なお、抵抗R7は、Lレベル出力時のコンパレータA3に対する電流制限抵抗として機能する。コンパレータA3は、他のコンパレータA1~A4と共に、QUADコンパレータNJM2901で構成されている。このQUADコンパレータには、4つのコンパレータA1~A4が内蔵されているが、何れのコンパレータA1~A4も、オープンコレクタタイプとなっている図6i参照。そして、コンパレータA3のマイナス端子には、比較電圧部55の出力電圧Voが供給され、プラス端子には、定常状態では2.8V程度の比較電圧V1が供給されている。この比較電圧V1は、第一電源部FRが生成した二種類の電源電圧Vcc,VBを抵抗で分圧して生成されている。後述するように、電源投入時には、比較電圧部55の出力電圧Voは、レベル上昇中の電源電圧Vccに対応したレベルとなるVo=Vcc-Vf-Δ。なお、VfとΔは、ダイオードD14,D15と、抵抗R9における電圧降下である。一方、比較電圧V1は、電源電圧Vcc,VBを分圧して生成されるので、電源投入直後は、比較電圧部55の出力電圧Voより低い。そのため、電源投入直後の過渡状態では、コンパレータA3の出力がLレベルとなって抵抗R8を短絡させ、その結果、給電監視部54の出力電圧Vsがほぼ0Vとなる。一方、電源電圧Vcc,VBが所定レベルに達した定常状態では、比較電圧V1が、2.8V程度となる一方、比較電圧部55の出力電圧Voは2.5V程度に一定化される。つまり、コンパレータA3は、[プラス入力への入力電圧]>[マイナス端子への入力電圧]の大小関係となるが、コンパレータA3の出力部がオープンコレクタであり図6i参照、図4に示す通り、その出力端子がプルアップされていないので、コンパレータA3の出力部は開放状態となって他の回路に影響を与えない。以上説明した給電監視部54の動作を整理すると以下の通りである。1交流電圧AC24Vが投入された電源投入直後は、抵抗R8がコンパレータA3の出力部によって短絡されるので、抵抗R8の両端電圧Vsがほぼ0Vとなる。2その後、電源電圧Vccが正常レベル近くまで増加すると、コンパレータA3の出力部が開放状態となるので、抵抗R8の両端電圧Vsは、ツェナーダイオードZD3の両端電圧に対応してほぼ4.5Vとなる。3交流電圧AC24Vが遮断状態となると、抵抗R8の両端電圧Vsは、素早く0Vまで降下する。しかし、交流電圧AC24Vが遮断されても、しばらくは、電源電圧Vcc,VBが所定レベルを維持するので、コンパレータA3の出力部は、そのまま開放状態を維持する。[比較電圧部55]比較電圧部55は、第一電源部FRと第二電源部SDとで別々に生成された2つの電源電圧Vcc,Vccを各アノード端子に受けるダイオードD14,D15と、ダイオードD14,D15の各カソード端子に接続される電流制限抵抗R9と、電圧生成部GNと、が直列に接続されて構成されている。この実施例では、電圧生成部GNとして、シャントレギュレータHA17431:RENESASを使用している。このシャントレギュレータは、アノード端子Aとカソード端子Kと比較端子REFとを有するが、アノード端子Aとカソード端子Kとを接続した図示の状態では、ツェナーダイオードと同等に機能して、降伏動作時には、アノードカソード端子間に一定の基準電圧Vo2.5Vを出力する図6h参照。一方、非降伏動作時には、内部回路がOFF動作して、アノードカソード端子間が開放状態となる。したがって、電源投入時、電源電圧Vccが所定レベルに達するまでは、比較電圧部55電圧生成部GNの出力電圧Voは、レベル上昇中の電源電圧Vccに対応して、Vo=Vcc-Vf-Δとなる。一方、電源電圧Vccが所定レベルに達すると、比較電圧部55の出力電圧Voは、一定の比較基準電圧2.5Vとなる。[異常検出部56]異常検出部56は、主制御部21への電源異常信号ABN1を生成するコンパレータA1と、払出制御部24への電源異常信号ABN2を生成するコンパレータA2と、各コンパレータA1,A2のプルアップ抵抗R10,R11と、各コンパレータA1,A2の入力端子間に接続されたコンデンサCsとを有して構成されている。各コンパレータA1,A2のマイナス端子には、比較電圧部55の出力電圧Voが供給され、プラス端子には、抵抗R8の両端電圧Vsが供給されている。なお、コンパレータA1,A2は、先に説明したQUADコンパレータNJM2901に内蔵されている。図示を省略しているが、コンパレータA1,A2から出力される電源異常信号ABN1、ABN2は、主制御部21と払出制御部24の入力ポートに供給されている。そして、各入力ポートの入力端子とグランド間には、適宜なコンデンサを接続されており、各入力ポートが、適宜な抵抗を経由して電源異常信号を受けることで耐ノイズ性を確保している。また、適宜なソフトウェア処理図8のST34~ST35によって、スパイクノイズの影響を排除している。給電監視部54が前記した1~3の通りに動作するので、これに対応して異常検出部56は、以下の通りに動作する。1交流電圧AC24Vが投入された電源投入直後は、抵抗R8の両端電圧Vsがほぼ0Vであり、一方、比較電圧部55の出力電圧Voは、レベル上昇中の電源電圧Vccに対応して、Vcc-Vf-Δとなる。そのため、コンパレータA1,A2が出力する電源異常信号ABN1,ABN2は、レベル変動することなく、Lレベルを安定的に維持する。図6cのタイミングT0~T1は、この電源投入時の安定したLレベル状態を示している。2その後、レベル上昇中の電源電圧Vccが所定レベルを超えた後は、比較電圧部55の出力電圧Voは、2.5Vを維持する。また、電源電圧Vccが正常レベル近くまで増加すると、コンパレータA3の出力部が開放状態となるので、抵抗R8の両端電圧Vsは、ツェナーダイオードZD3の両端電圧に対応してほぼ4.5Vとなる。そのため、コンパレータA1,A2が出力する電源異常信号ABN1,ABN2がHレベルに遷移して、その後は、正常状態を示すHレベルを定常的に維持する。図6cのタイミングT1以降は、正常レベルの電源異常信号ABN1,ABN2を示している。3その後、何らかの理由で交流電圧AC24Vが遮断状態となると、抵抗R8の両端電圧Vsは、素早く0Vまで降下する。しかし、電源電圧Vcc,VBは、しばらく所定レベルを維持するので、コンパレータA3や比較電圧部55は、それまでの動作を維持する。したがって、図6aのタイミングT7において、交流電圧AC24Vが遮断状態になると、コンパレータA1,A2が出力する電源異常信号ABN1,ABN2は、直ちに、HレベルからLレベルに遷移して異常事態の発生を示す。なお、主制御部21と払出制御部24では、この電源異常信号ABN1,ABN2を定時的にチェックしており、電源異常信号ABN1,ABN2がLレベルに遷移したことを確認すると、直ちにバックアップ処理を開始するようになっている。[電源リセット部57]次に、コンパレータA4で構成された電源リセット部57について説明する。図示の通り、コンパレータA4の出力端子には、プルアップ抵抗R12が接続され、出力端子とプラス端子との間には、抵抗RfとコンデンサCfの直列回路が接続されている。また、コンパレータA4のマイナス端子には、比較電圧部55の出力電圧Voが供給され、プラス端子には、定常状態では2.95V程度の比較電圧V2が供給されている。この比較電圧V2は、第二電源部SDが生成した二種類の電源電圧Vcc,VBを抵抗で分圧して生成されている。電源リセット部57は、上記の通りに構成されているので、以下の通りに動作する。1交流電圧AC24Vが投入された電源投入直後は、比較電圧部55の出力電圧Voは、レベル上昇中の電源電圧Vccに対応して、Vcc-Vf-Δとなる。一方、比較電圧V2は、第二電源部SDの電源電圧Vcc,VBを分圧して生成されるので、レベル上昇中の出力電圧Voより低い。そのため、このような過渡状態では、コンパレータA4から出力されるシステムリセット信号SYSがLレベルとなる図6a参照。2その後、レベル上昇中の電源電圧Vccが所定レベルに達した後は、比較電圧部55の出力電圧Voは、2.5Vを維持する。また、電源電圧Vcc,VBが正常レベル近くまで増加すると、比較電圧V2が定常値2.95Vに近づく。そのため、コンパレータA4から出力されるシステムリセット信号SYSは、適宜なタイミングで、LレベルからHレベルに遷移する。このようにして生成されたシステムリセット信号SYSは、演出インタフェイス基板27を経由して、演出制御部22と画像制御部23に伝送されるが、各制御部22,制御部23に設けられた遅延回路を経由してCPUやその他のICを電源リセットしている。なお、抵抗RfとコンデンサCfの直列回路も、遷移動作を遅延させる機能を発揮する。図5aは、主制御部21と払出制御部24に配置されたリセット回路RSTを示す回路図である。この実施例では、電源電圧監視用IC1MB3771富士通マイクロエレクトロニクスと、ウォッチドッグタイマ機能付き電源電圧監視用IC2MB3773富士通マイクロエレクトロニクスとを活用してリセット回路RSTを構成している。図5bの等価回路を示す通り、電源電圧監視用IC1は、2つのコンパレータCompA,CompBを内蔵して構成されている。そして、2つのコンパレータCompA,CompBのプラス端子は、内蔵回路によって1.24V程度に設定される。また、実施例の回路構成では、Vsa端子がコンデンサC11を経由してグランドに接続されているので、コンパレータCompAのマイナス端子の電位は、内蔵された抵抗で分圧されて1.4V程度となる。一方、Vsb端子には、外付けの分圧抵抗R20、R21によって電源電圧VBが分圧して供給されているので、Vsb端子の電位は、VBR21/R20R21である。なお、抵抗R21には、電圧安定用のコンデンサC12が並列接続されている。また、Ct端子には遅延コンデンサC10が接続されている。電源電圧監視用IC1は、図5bの内部回路を有しているので、電源投入後、電源電圧Vccが所定レベルまで上昇すると図6dのタイミングT2参照、内蔵された定電流源によって、遅延コンデンサC10の充電が開始される。そして、遅延コンデンサC10が所定レベルまで充電されるまでの間は図6eのT3参照、リセット端子から出力される基礎リセット信号RS1がLレベルに維持される。なお、このリセットホールド時間Tpo[S]は、外付けコンデンサC10の容量に対応してTpo[S]=105C10[F]となっている。このようにして、タイミングT3でHレベルとなった基礎リセット信号RS1は、電源電圧Vcc,VBが降下しない限り、そのレベルを維持する。しかし、Vsb端子の電位は、VBR21/R20R21であって、このVsb端子において電源電圧VBのレベルを監視している。同様に、Vsa端子の電位は、内蔵抵抗40kΩ、100kΩに対応して、Vcc40/401001であって、このVsa端子において電源電圧Vccのレベルを監視している。そのため、交流入力AC24Vの遮断や、電源部FR,SDの故障などによって、電源電圧Vcc,VBの双方又は一方の電圧レベルが降下すると図6dのタイミングT8参照、内蔵コンパレータCompA,CompBのいずれかの出力端子がHレベルに遷移する。すると、内蔵されたフリップフロップがセットされて、リセット端子から出力される基礎リセット信号RS1が、直ちにLレベルに降下する図6eのタイミングT8参照。ところで、本実施例では、Vsa端子とグランド間には、コンデンサC11が接続され、Vsb端子とグランド間には、コンデンサC12が接続されている。図5bの等価回路から明らかな通り、これらのコンデンサC11,C12は、内部回路の動作を遅延させる機能を果しており、電源電圧Vcc,VBが短時間だけ、例えば4V以下に低下して回復する瞬低状態や瞬断状態では、基礎リセット信号RS1が出力されることはない。本実施例では、Cll=C12=1000pF程度に設定されており、これに対応して、直流電圧5V,12Vのレベル降下が、40μS以内に回復する瞬断状態や瞬低状態では、電源電圧監視用IC1が反応しないよう構成されている。したがって、電源基板20から供給される電源電圧Vcc,VBの給電ラインの何れかに、パルス幅40μS以内のスパイクノイズが重畳しても、基礎リセット信号RS1が異常に出力されることはない。上記の通りに動作する電源電圧監視用IC1に対応して、基礎リセット信号RS1は、2つのNOTゲートG1,G2を経由して、I/Oリセット信号として主制御部21や払出制御部24に搭載されたデータ入出力用ICのリセット端子に供給される。好ましくは、ラッチ機能を有するデータ入出力用ICに基礎リセット信号I/Oリセット信号RS1が供給される。そのため、電源投入時にランダムにラッチされたデータ入出力用IC例えば、SN74273、SN74LV8155などのデータが、基礎リセット信号RS1によって確実にクリアされる。またNOTゲートG1を経由した基礎リセット信号RS1バーは、ウォッチドッグタイマ機能付き電源電圧監視用IC2に供給されている。図5aに示す通り、電源電圧監視用IC2は、CPUリセット信号RS2を出力するが、電源電圧監視用IC2のCt端子には、遅延コンデンサC15が接続され、CK端子には、ワンチップマイコンからクリアパルスが供給されるよう構成されている。図5cの等価回路に示す通り、主制御部や払出制御部のCPUからCK端子に供給されたクリアパルスは、内蔵されたパルス発生回路を経由して、内蔵されたウォッチドッグタイマに供給される。そして、クリアパルスの立ち下がりエッジに同期して、Ct端子に接続された遅延コンデンサC15の放電動作を充電動作に切換えるよう構成されている。このように、電源電圧監視用IC2には、パルス発生回路が内蔵されているので、従来回路のように、クリアパルスのデューティ比を小さく設定する必要はなく、50程度又はそれ以上のデューティ比のクリアパルスを使用することができ、高周波ノイズの発生を有効に抑制することができる。また、本実施例の電源電圧監視用IC2のVs端子は、コンデンサC14を経由してグランドに接続され、コンデンサC14には、トランジスタQ3のコレクタ端子とエミッタ端子とが並列接続されている。そして、トランジスタQ3のベース端子には、バイアス抵抗R23,R24によって分圧された基礎リセット信号RS1バーが供給されている。コンテンサC14は、内部回路の動作を遅延させる遅延素子である。電源電圧監視用IC1の場合と同様、コンデンサC14の静電容量を適宜に設定することで、電源電圧Vccの瞬断状態や瞬低状態では、電源電圧監視用IC2が反応しないよう構成することができる。電源電圧監視用IC2は、図5cに示す通り、Vs端子が開放状態であれば、Vs端子の電位は、内蔵抵抗によって1.4V程度に設定されている。また、このVs端子は、内蔵されたコンパレータCompSのマイナス端子に接続され、コンパレータCompSのプラス端子には、内蔵回路によって1.24V程度の電圧が供給されている。以下、電源電圧監視用IC2の動作を説明すると、電源投入後、タイミングT3図6f参照に至るまでの期間は、基礎リセット信号RS1バーがHレベルであるので、トランジスタQ3がON状態である。そのため、電源電圧監視用IC2のVs端子の電位が0Vであって、コンパレータCompSの出力がHレベルとなる。ところが、タイミングT3において、基礎リセット信号RS1バーがLレベルに遷移してトランジスタQ3がOFF状態となると、コンパレータCompSの出力がLレベルに遷移することで、内蔵されたフリップフロップがリセット状態となり、遅延コンデンサC15への充電動作が開始される。そして、遅延コンデンサC15が所定レベルまで充電された後図6gのタイミングT4参照、CPUリセット信号RS2がLレベルからHレベルに遷移する。CPUリセット信号RS2がLレベルの間は、ワンチップマイコンのリセット端子がLレベルに維持されるので、CPUコアその他は確実にリセット状態となる。なお、リセットホールド時間Tpr[mS]は、外付けコンデンサC15の容量に対応して、Tpr[mS]=1000C15[μF]となっている。この電源電圧監視用IC2では、CPUリセット信号RS2がHレベルに遷移して、ワンチップマイコンが動作開始するタイミングに合わせ、電源電圧監視用IC2に内蔵されたウォッチドッグタイマ回路が動作を開始するよう構成されている。そのため、その後は、ウォッチドッグタイマ機能が発揮される。具体的に確認すると、ワンチップマイコンの動作開始に合わせて、電源電圧監視用IC2では、遅延コンデンサC15の放電動作が開始され、ワンチップマイコンがクリアパルスを供給する毎に、その立ち下がりエッジに同期して、遅延コンデンサC15の放電動作が充電動作に切り替わる。しかし、プログラム暴走などのトラブルが発生すると図6gのタイミングT5参照、遅延コンデンサC15の放電動作が継続されることになり、所定の異常看視時間Twdを経て、Ct端子の電位が0.4V程度まで降下すると、CPUリセット信号RS2が強制的にLレベルに遷移される。なお、異常看視時間Twdは、遅延コンデンサC15の値に基づき、Twd[mS]=100C15[μF]となっている。そして、Lレベルに遷移したCPUリセット信号RS2は、所定の維持時間Twrの経過後にHレベルに復帰する。このように、CPUリセット信号RS2がHレベルに復帰したことで、その後CPUは、電源投入状態と同様の初期処理プログラムの実行を開始する。なお、継続時間Twr[mS]は、遅延コンデンサC15の容量に対応して、Twr[mS]=20C15[μF]となっている。次に、電源遮断時における電源電圧監視用IC2の動作を説明する。電源電圧Vccが所定レベル4.2Vまで降下すると、CPUリセット信号RS2がLレベルに遷移する図6gのタイミングT8。そして、その後は、ウォッチドッグタイマ回路の動作が禁止される。ところで、本実施例では、ワンチップマイコンに内蔵されたウォッチドッグタイマ回路を活用せず、あえて、外付けの専用IC2を使用している。それは、CPUが暴走するような異常時には、ワンチップマイコンの内蔵回路にも、何らかの異常が発生している可能性を否定できないため、万全の安全対策を採ったことによる。また、本実施例では、電源電圧監視用IC1と電源電圧監視用IC2とを重複して配置し、電源電圧監視用IC2から出力される電源リセット信号CPUリセット信号RS2を、ワンチップマイコンだけに供給し、電源電圧監視用IC1から出力される電源リセット信号基礎リセット信号RS1を、ワンチップマイコン以外のデータ入出力用ICだけに供給している。また、電源電圧監視用IC2のウォッチドッグタイマ機能によって生成されたCPUリセット信号RS2は、ワンチップマイコンだけに供給されているが、このような構成を採る理由は以下の通りである。先ず、本実施例の弾球遊技機は、電源バックアップ機能を有しているので、電源投入時に、電源遮断前前日や停電前の遊技を再開することもある。そのため、電源投入時には、特に、ラッチ機能を有するデータ入出力用ICを確実にリセット状態にする必要がある。但し、リセットホールド時間は、短くて足りるので、電源電圧監視用IC1を利用して電源リセット信号基礎リセット信号RS1を生成している。一方、ワンチップマイコンについては、電源電圧Vcc,VBが安定した後、十分なリセットホールド時間が必要である。また、前記した理由から、ウォッチドッグタイマ回路を外付けするのが好ましく、このウォッチドッグタイマによるCPUリセット信号RS2についても、所望のリセットホールド時間が必要となる。そこで、本実施例では、電源電圧監視用IC1と電源電圧監視用IC2とを直列的に接続して、最適なリセットホールド時間=TpoTprを有する電源リセット信号CPUリセット信号RS2を生成すると共に、電源電圧監視用IC2を利用して、異常発生時のCPUリセット信号RS2を生成している。リセットホールド時間は、CPUリセット後の初期処理時間なども考慮して、主制御部20と払出制御部24とで各々最適値に設定される。したがって、例えば、払出制御部24の初期処理動作中に、制御コマンドが送信されることはない。もっとも、初期処理時間において、主制御部20の方が、払出制御部より明らかに長い場合には、リセットホールド時間を同一に設定したので足りる。なお、プログラム暴走などによる異常発生時には、基礎リセット信号RS1が発生されることはないので、データ入出力用ICはリセットされない。しかし、電源投入時とは異なり、異常リセット時に、データ入出力用ICにランダムなデータがラッチされることはなく、また、異常リセット時には、RAMクリア処理が実行され、遊技動作が再開されることはないので、データ入出力用ICをリセットしないことに何の問題も生じない。一方、電源電庄VB,Vcccの瞬断状態が短時間とはいうものの、コンデンサCll,C12で吸収できない程度に継続した場合には、電源電圧監視用1Clから、短いパルス幅の基礎リセット信号RSlが出力される。そして、この基礎リセット信号RS1は、トランジスタQ3を短時間だけON動作させる。しかし、トランジスタQ3のON抵抗を適宜な値に設定すると共に、トランジスタQ3に並列接続されるコンデンサC14を適度な静電容量に設定することで、CPUリセット信号RS2の出力を回避することもできる。このような場合、データ入出力用ICだけがリセットされることになるが、このリセット動作は、特に、図柄始動口などのスイッチ信号を生成するために使用される電源電圧VB12Vが、瞬低状態に陥った場合に、データ入出力用ICだけがクリアされる点で効果的である。続いて、遊技動作を統括的に制御する主制御部21のプログラムの概要を説明する。図7~図8は、主制御部21の制御プログラムを示すフローチャートである。主制御部21の制御プログラムは、電源電圧の復旧や投入に基づいて起動されるシステムリセット処理図7と、所定時間毎2mSに起動されるマスク可能なタイマ割込み処理図8aとで構成されている。なお、払出制御部24の動作内容も、システムリセット処理とタイマ割込み処理の基本構成において共通している。以下、図7を参照しつつ、システムリセット処理プログラムメイン処理について説明する。メイン処理が開始されるのは、停電状態からの復旧時のように初期化スイッチSWがOFF状態で電源がON状態になる場合と、遊技ホールの開店時のように、初期化スイッチSWがON操作されて電源がON状態になる場合とがある。なお、制御プログラムが暴走したことにより、電源電圧監視用IC2のウォッチドッグタイマ機能が発揮されてCPUが強制的にリセットされる場合もある。何れの場合でも、Z80CPUは、最初に自らを割込み禁止状態に設定すると共にST1、割込みモード2に設定するST2。また、CPU内部のスタックポインタSPの値を、スタック領域の最終アドレスに初期設定すると共にST3、ワンチップマイコンの各部を含めて内部レジスタの値を初期設定するST4。続いて、下流側の制御基板、特に、画像制御部23における初期設定動作が終わるまで、待機処理を実行するST5。待機時間は、画像制御部23に搭載されたワンチップマイコンやVDPのプログラム構成や回路構成に基づいて適宜に決定されるが、この実施例では、例えば2秒程度の時間が確保される。図9は、待機処理ST5の具体的な構成を示したものであり、Z80CPUのBCレジスタに4000Hを初期設定するST50。Hは16進数を示す添字であり、BレジスタにステップST51~ST59の繰り返し処理回数=64が初期設定され、Cレジスタがゼロクリアされる。次に、DEレジスタに、所定の遅延時間τに対応するカウンタ値が初期設定されST51、DEレジスタがゼロになるまでデクリメント処理が繰り返されるST52~ST53。したがって、ステップST51の処理が実行された後、DEレジスタがゼロになるまでに遅延時間τが消費される。次に、アキュームレータACCに01Hを格納し、CレジスタのXOR演算を実行する。そして、XOR演算後のACCの値をCレジスタに格納した上でST56、ACCの値を、所定の出力ポートから出力するST57。本実施例では、この出力ポートの最下位ビットが、電源電圧監視用IC2のCK端子に接続されており、出力ポートの最下位ビットを経由して、ウォッチドッグタイマにクリアパルスが出力されたことになる。先に説明した通り、クリアパルスの立ち下がりエッジに同期して、遅延コンデンサC15の放電動作が充電動作に切換わる。以上の説明から明らかな通り、ステップST54の処理において、ACCに01Hを格納するのは、ウォッチドッグタイマに供給するクリアパルスを、ACCの最下位ビットで生成されるためである。また、Cレジスタを初期状態でゼロとしST50、ACCとの間でXOR演算を使用し、演算後の値をCレジスタに保存するのは、ACCの最下位ビットを1→0→1→0→1→0→と交互に切換えるためである。このようにして、ステップST57の出力処理が終われば、Bレジスタの値をデクリメントし、これがゼロになるまで、ステップST51~ST59の処理を繰り返す。そのため、図9に示す待機処理によれば、デューティ比50のクリアパルスが、所定の待機時間≒64τの間、継続して繰り返し出力されることになる。ここで、クリアパルスのパルス周期≒2τは、ウォッチドッグタイマの異常看視時間TwdTwd[mS]=100C15[μF]より十分小さく設定されているので2τ<<Twd、下流側制御部の初期設定処理のための待機時間が如何に長くても、CPUが強制的にリセットされることはない。したがって、本実施例によれば、異常看視時間Twdを無闇に長く設定することなく、下流側制御部の初期設定動作のために十分な時間を確保することができる。なお、異常看視時間Twdを、待機時間≒64τ以上に設定することもできるが、このような構成を採ると、遊技動作開始後の異常事態に迅速に対応することができない。以上、図9に基づいて待機処理ST5を説明したので、その後の処理を図7に基づいて説明する。ステップST5の待機処理が終われば、入力ポートから電源異常信号ABN1を取得し、これが正常レベルに変化するまで、同一の処理を繰返すST6~ST7。但し、待機処理において十分な時間が確保されているので、実際には、ステップST6~ST7の処理が繰り返されることは無い。なお、電源遮断時に、図8bのST41の処理を終えた後でも、電源電圧Vccが降下し切らない場合もあるが、本実施例では待機処理ST5や電源監視処理ST6~ST7を設けているのでトラブルを生じることはない。すなわち、図8bの電源監視処理を終えて、無限ループ処理を繰返しているタイミングで、ウォッチドッグタイマ機能が発揮されてCPUがリセットされることがあっても、その後は、ステップST5で待機状態となり、最悪でもステップST7で待機状態となる。このような処理ST5~ST7を設けていないと、ステップST8以降に進行した定常処理によってRAMのデータチェックサム演算の基礎データや、ST33で更新されるバックアップフラグBFLが書き換えられ、しかも、そのデータが電源遮断後も保存されることになる。このような場合、翌日の判定において、バックアップフラグBFL=0となるか、或いは、前日にバックアップされたチェックサム値ST38と、翌日の電源投入後に算出するチェックサム値に不一致となるので、せっかくのバックアップ処理ST37~ST38が無駄になる。また、ステップST5~ST7の処理は、電源電圧監視用IC2によるウォッチドッグタイマ機能と協働することで、交流入力電圧の給電が一瞬だけ停止される瞬停状態でも有効に機能する。すなわち、図5に関して説明した通り、たとえ瞬停状態であっても、電源異常信号ABN1,ABN2が主制御部21と払出制御部24に供給されるので、図8bの電源監視処理が開始されることがある。そして、電源異常信号ABN1,ABN2のパルス幅によっては、ステップST36~ST40の処理を終えて無限ループ処理に移行する可能性もある。しかし、このような場合であっても、その後ウォッチドッグタイマ機能によってCPUがリセットされ、その後、ステップST5~ST7の処理を通過することで、それまでの遊技動作を再開することができる。このような場合も含め、ステップST7の処理において、電源異常信号ABN1が正常レベルであることが確認されたら、続いて、入力ポートからRAMクリア信号CLRを取得するST8。先に説明した通り、RAMクリア信号CLRとは、ワンチップマイコンの内蔵RAMの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチSWのON/OFF状態に対応した値を有している。次にRAMクリア信号のレベルが判定されるがST9、RAMクリア信号がON状態であったと仮定すると、内蔵RAMの全領域がゼロクリアされるST13。したがって、図8bのステップST37の処理でセットされたバックアップフラグBFLの値は、他のチェックサム値などと共にゼロとなる。次に、RAM領域がゼロクリアされたことを報知するための電源投入コマンドが出力されST14、タイマ割込み動作図8aを起動する割込み信号INTを出力するCTCを初期設定するST15。そして、CPUを割込み禁止状態にセットした状態でST16、各種のカウンタついて更新処理を実行しST17、その後、CPUを割込み許可状態に戻してステップST16に戻る。なお、ステップST17で更新されるカウンタには、外れ図柄用カウンタが含まれているが、この外れ図柄用カウンタは、図8aの特別図柄処理ST27における大当り抽選処理の結果が外れ状態となった場合に、どのような態様の外れゲームを演出するかを決定するためのカウンタである。さて、ステップST9の判定処理に戻って説明すると、CPUがウォッチドッグタイマによって強制的にリセットされた場合や、停電状態からの復旧時には、RAMクリア信号はOFF状態である。そして、このような場合には、ステップST9の判定に続いて、バックアップフラグBFLの内容が判定されるST10。バックアップフラグBFLとは、図8bの電源監視処理の動作が実行されたことを示すデータであり、この実施例では、電源遮断時のステップST37の処理でバックアップフラグBFLが5AHとされ、電源復帰後のステップST33の処理でゼロクリアされる。電源投入時や、停電状態からの復旧時である場合には、バックアップフラグBFLの内容が5AHの筈である。但し、何らかの理由でプログラムが暴走状態となり、ウォッチドッグタイマによるCPUリセット動作が生じたような場合には、バックアップフラグBFL=00Hである。したがって、BFL≠5AH通常はBFL=00Hとなる場合には、ステップST10からステップST13の処理に移行させて遊技機の動作を初期状態に戻す。一方、バックアップフラグBFL=5AHであれば、チェックサム値を算出するためのチェックサム演算を実行するST11。ここで、チェックサム演算とは、内蔵RAMのワーク領域を対象とする8ビット加算演算である。そして、チェックサム値が算出されたら、この演算結果を、RAMのSUM番地の記憶値と比較をするST12。SUM番地には、電圧降下時に実行される電源監視処理図8bにおいて、同じチェックサム演算によるチェックサム値が記憶されているST38。そして、記憶された演算結果は、内蔵RAMの他のデータと共に、バックアップ電源によって維持されている。したがって、本来は、ステップST12の判定によって両者が一致する筈である。しかし、電源降下時にチェックサム演算ST38の実行できなかった場合や、実行できても、その後、メイン処理のチェックサム演算ST11の実行時までの間に、ワーク領域のデータが破損している場合もあり、このような場合にはステップST12の判定結果は不一致となる。判定結果の不一致によりデータ破損が検出された場合には、ステップST13の処理に移行させてRAMクリア処理を実行し、遊技機の動作を初期状態に戻す。一方、ステップST10の判定において、チェックサム演算ST11によるチェックサム値と、SUM番地の記憶値とが一致する場合には、ステップST15の処理に移行する。続いて、上記したメイン処理を中断させて、2mS毎に開始されるタイマ割込み処理プログラム図8aを説明する。タイマ割込みが生じると、CPUのレジスタを保存することなく、直ちに電源監視処理が実行されるST20。これは、タイマ割込み処理が起動されるタイミングが、ステップST15の直後に固定されているためである。電源監視処理ST20では、電源基板20から供給されている電源異常信号のレベルを判定するが、具体的な処理内容については後述する。電源監視処理ST20が終わると、普通図柄処理ST26における抽選動作で使用される当り用カウンタRGと、特別図柄処理ST27における抽選動作で使用される大当り判定用の乱数値RNDとが更新されるST21。2つのカウンタRG,RNDの更新処理ST21が終わると、各遊技動作の時間を管理しているタイマについて、タイマ減算処理が行なわれるST22。ここで減算されるタイマは、主として、電動チューリップや大入賞口の開放時間やその他の遊技演出時間を管理するために使用される。続いて、電源電圧監視用IC2のCK端子にクリアパルスを出力すると共に、図柄始動口15や大入賞口16の入賞検出スイッチを含む各種スイッチ類のON/OFF信号が入力され、ワーク領域にON/OFF信号レベルや、その立ち上がり状態が記憶されるST23。なお、クリアパルスのデューティ比は、ステップST5の場合と同様に50であるが、そのパルス周期は、タイマ割込み周期の2倍=4mSである。次に、エラー管理処理が行われるST24。エラー管理処理は、遊技球の補給が停止したり、遊技球が詰まっていないかなど、機器内部に異常が生じていないかの判定を含んでいる。次に、図柄始動口や大入賞口などからの検出信号に基づく管理処理を実行した後ST25、普通図柄処理を行うST26。普通図柄処理とは、電動チューリップなど、普通電動役物を作動させるか否かの判定を意味する。具体的には、ステップST23のスイッチ入力処理で、遊技球がゲートを通過していると判定された場合に、乱数更新処理ST21で更新された当り用カウンタRGを、当り当選値と対比して行われる。そして、対比結果が当選状態であれば当り中の動作モードに変更する。また、当り中となれば、電動チューリップなど、普通電動役物の作動に向けた処理を行う。続いて、特別図柄処理を行うST27。特別図柄処理とは、大入賞口16など特別電動役物を作動させるか否かの判定であり、ステップST23のスイッチ入力処理で、図柄始動口に遊技球が入賞したと判定された場合には、乱数更新処理ST21で更新された乱数値RNDに使用して大当り抽選処理を実行するST66。そして、図示省略しているが、抽選結果が当選状態であれば大当り中の動作モードに変更する。また、大当り中となれば、大入賞口など種特別電動役物の作動に向けた処理を行う。このような特別図柄処理ST27の後、主制御部21で管理するLEDについて点灯動作を進行させると共にST28、電動チューリップや大入賞口などの開閉動作を実現するソレノイド駆動処理を実行した後ST29、CPUを割込み許可状態EIに戻してタイマ割込みを終えるST30。その結果、割込み処理ルーチンからメイン処理の無限ループ処理図7に戻り、ステップST17の処理が実行される。続いて、図8bに示す電源監視処理ST20について説明する。電源監視処理ST20では、先ず、電源基板20から供給される電源異常信号ABN1を、入力ポート不図示を通して取得しST31、それが異常レベルでないか判定するST32。そして、異常レベルでない場合には、異常回数カウンタとバックアップフラグBFLをゼロクリアして処理を終えるST33。一方、電源異常信号ABN1が異常レベルである場合には、異常回数カウンタをインクリメント1してST34、計数結果が上限値MAXを超えていないかを判定するST35。これは、入力ポートからの取得データが、ノイズなどの影響でビット化けしている可能性があることを考慮したものであり、所定回数例えば、上限値MAX=2連続して異常レベルを維持する場合には、交流電源が現に遮断されたと判定する。このように、本実施例では、電源遮断時にも、直ぐには以降のバックアップ処理を開始せず、動作開始のタイミングが、MAX×2mSだけ遅れる。しかし、1電源降下信号は、直流電源電圧の降下ではなく、交流直流電圧の降下を検出すること、2直流電源電圧は、大容量のコンデンサによって交流電源の遮断後もしばらくは維持されること、3電源監視処理が高速度2mS毎で繰り返されること、4バックアップ処理が極めてシンプルであり、迅速に終わることから、実質的には何の弊害もない。ところで、ステップST35の判定の結果、異常回数カウンタの計数値が上限値MAXに一致した場合には、異常回数カウンタをゼロクリアした後ST36、バックアップフラグBFLに5AHを設定するST37。次に、メインルーチンのステップST7の場合と、全く同じ演算を、全く同じ作業領域ワークエリアに対して実行し、その演算結果を記憶するST38。なお、実行される演算は、典型的には8ビット加算演算である。そして、その後はワンチップマイコンをRAMアクセス禁止状態に設定すると共にST39、全ての出力ポートの出力データをクリアするST40。以上のバックアップ処理が終われば、CTCに対する設定処理によって割込み信号INTの生成を禁止すると共に、無限ループ処理を繰り返しつつ直流電源電圧が降下するのを待つST41。なお、このタイミングでは、CPUは、もともと割込み禁止状態であるがST30参照、電源電圧の降下による誤動作の可能性を、可能な限り排除する趣旨から、本実施例では、CTCからの割込み信号INTの出力も禁止している。ところで、先に説明した通り、ステップST20の処理は、交流電源の遮断後図6のタイミングT7参照、2mS以内に迅速に開始され、速やかに終了される。一方、電源電圧Vccが所定レベルまで降下するのは、電源回路などに配置された平滑コンデンサの影響でかなり遅れる図6のタイミングT8参照。そして、電源電圧Vccが所定レベルまで降下しない限り、電源電圧監視用IC2のウォッチドッグタイマは機能し続ける。そのため、ステップST20の処理が開始され、全ての処理が終わった後、無限ループ処理中に、ウォッチドッグタイマによってCPUが異常リセットされる可能性もある。しかし、前記した通り、本実施例では、ステップST5~ST6の待機処理を設けているので、バックアップ処理が無駄になることはない。なお、ST31→ST32→ST34→ST35→ST36→ST41までの電源監視処理の全処理時間は、クリアパルスの出力周期2mSより短く設定されており、電源監視処理を終えるまでにウォッチドッグタイマが起動することはない。以上、本発明の実施例を具体的に説明したが、具体的な記載内容は何ら本発明を限定するものではなく、各種の改変が可能である。例えば、実施例では、主制御部21と払出制御部24にバックアップ機能を持たせたが、主制御部21だけに限定しても良いのは勿論である。また、主制御部21と払出制御部24に、リセット回路RSTやウォッチドッグタイマを設ける場合、払出制御部24には、特に待機処理ST5を設ける必要はない。但し、電源異常信号ABNのチェック処理ST6~ST7については、払出制御部24にも設けるのが好ましい。なお、本発明では、主制御部21だけに、リセット回路RSTやウォッチドッグタイマを設ける構成が、何ら禁止されるものではない。なお、実施例では、バックアップ電源を電源基板で生成し、これを主制御基板21や払出制御基板24に供給する構成を採ったが、主制御基板21及び/又は払出制御基板24にバックアップ電源を設けても良いのは勿論である。"