炭化珪素層に不純物を導入する工程と、前記不純物が導入された前記炭化珪素層の表層部から珪素を選択的に除去することにより、前記表層部に炭素層を形成する工程と、前記炭素層が形成された前記炭化珪素層を加熱することにより、前記不純物を活性化する工程とを備えた、半導体装置の製造方法。前記炭素層を形成する工程では、ハロゲン元素と珪素とを反応させることにより珪素が選択的に除去される、請求項1に記載の半導体装置の製造方法。前記炭素層を形成する工程では、ハロゲン元素を含有するガスを含む雰囲気中において前記炭化珪素層が加熱されることにより、珪素が選択的に除去される、請求項2に記載の半導体装置の製造方法。前記炭素層を形成する工程では、ハロゲン元素を含むプラズマ中に前記炭化珪素層が保持されることにより、珪素が選択的に除去される、請求項2に記載の半導体装置の製造方法。前記不純物を活性化する工程よりも後に、前記炭素層を酸化して除去する工程をさらに備えた、請求項1~4のいずれか1項に記載の半導体装置の製造方法。前記不純物を活性化する工程では、前記炭化珪素層が1600°C以上1900°C以下の温度域に加熱される、請求項1~5のいずれか1項に記載の半導体装置の製造方法。しかしながら、炭化珪素層上に炭化珪素とは異なる材質の保護膜を配置した場合、炭化珪素層と保護膜との線膨張係数の差などに起因して、活性化アニールの昇温過程で保護膜に割れ等の欠陥が発生するおそれがある。その結果、炭化珪素層の表面が十分に保護されないという問題が生じ得る。本発明はこのような問題に対応するためになされたものであって、その目的は、より確実に表面を保護しつつ活性化アニールを実施することが可能な半導体装置の製造方法を提供することである。本発明に従った半導体装置の製造方法は、炭化珪素層に不純物を導入する工程と、不純物が導入された炭化珪素層の表層部から珪素を選択的に除去することにより、表層部に炭素層を形成する工程と、炭素層が形成された炭化珪素層を加熱することにより、不純物を活性化する工程とを備えている。本発明の半導体装置の製造方法では、炭化珪素層の表層部から珪素を選択的に除去することにより、保護膜として機能する炭素層が表層部に形成される。すなわち、炭化珪素層の表層部から珪素が除去されることにより、当該表層部が保護膜としての炭素層に変質する。そのため、炭化珪素層上に新たに保護膜を形成する従来のプロセスに比べて、炭化珪素層と保護膜との線膨張係数の差などに起因する保護膜の割れなどの欠陥が抑制される。その結果、本発明の半導体装置の製造方法によれば、より確実に表面を保護しつつ活性化アニールを実施することができる。ここで、炭化珪素層の表層部から珪素が選択的に除去される状態とは、炭化珪素を構成する炭素原子に比べて珪素原子が多く離脱する状態を意味し、本発明においては炭素原子の10倍以上の割合で珪素原子が離脱することが好ましい。上記半導体装置の製造方法においては、炭素層を形成する工程では、ハロゲン元素と珪素とを反応させることにより、珪素が選択的に除去されてもよい。これにより、珪素を効率よく離脱させることが可能となる。上記半導体装置の製造方法においては、炭素層を形成する工程では、ハロゲン元素を含有するガスを含む雰囲気中において炭化珪素層が加熱されることにより、珪素が選択的に除去されてもよい。また、上記半導体装置の製造方法においては、炭素層を形成する工程では、ハロゲン元素を含むプラズマ中に炭化珪素層が保持されることにより、珪素が選択的に除去されてもよい。このような方法により、比較的容易に、ハロゲン元素を用いた珪素の除去による炭素膜の形成を達成することができる。ここで、ハロゲン元素を含有するガスとしては、たとえば塩素Cl2ガス、フッ素F2ガス、臭素Br2ガス、ヨウ素I2ガス、塩化水素HClガス、三塩化硼素BCl3ガス、六フッ化硫黄SF6ガス、四フッ化炭素CF4ガスなどを採用することができる。また、ハロゲン元素を含むプラズマとしては、たとえば塩素Cl、フッ素F、臭素Br、ヨウ素Iからなる群から選択される1以上の元素を含むプラズマを採用することができる。上記半導体装置の製造方法においては、不純物を活性化する工程よりも後に、炭素層を酸化して除去する工程をさらに備えていてもよい。これにより、炭素層を容易に除去することができる。なお、炭素層除去後に炭化珪素層の犠牲酸化、あるいはゲート酸化を実施する必要がある場合、上記炭素層の酸化による除去と同時にこれらの処理を実施してもよい。より具体的には、たとえば酸素を含む雰囲気中において加熱する熱処理を実施することにより炭素層を除去し、そのまま酸素を含む雰囲気中に炭化珪素層を保持することにより、犠牲酸化、ゲート酸化などの炭化珪素層の表面酸化処理を実施してもよい。上記半導体装置の製造方法においては、不純物を活性化する工程では、炭化珪素層が1600°C以上1900°C以下の温度域に加熱されてもよい。これにより、導入された不純物を十分に活性化させることができる。そして、このような高温の熱処理が実施された場合でも、本発明の半導体装置の製造方法において形成される炭素膜によれば、十分に炭化珪素層の表層部を保護することができる。以上の説明から明らかなように、本発明の半導体装置の製造方法によれば、より確実に表面を保護しつつ活性化アニールを実施することができる。以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中においては、個別方位を[]、集合方位を<>、個別面を、集合面を{}でそれぞれ示す。また、負の指数については、結晶学上、-バーを数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。まず、本発明の一実施の形態として、半導体装置であるトレンチ型MOSFETMetalOxideSemiconductorFieldEffectTransistorおよびその製造方法について説明する。図1を参照して、MOSFET1は、導電型がn型第1導電型である炭化珪素基板11と、炭化珪素からなり導電型がn型であるドリフト層12と、導電型がp型第2導電型のp型ボディ領域14と、導電型がn型のn領域15と、導電型がp型のp領域16とを備えている。炭化珪素基板11、ドリフト層12、p型ボディ領域14、n領域15およびp領域16は、炭化珪素層10を構成する。ドリフト層12は、炭化珪素基板11の一方の主面11A上に形成され、n型不純物を含むことにより導電型がn型となっている。ドリフト層12に含まれるn型不純物は、たとえばN窒素であり、炭化珪素基板11に含まれるn型不純物よりも低い濃度密度で含まれている。ドリフト層12は、炭化珪素基板11の一方の主面11A上に形成されたエピタキシャル成長層である。ドリフト層12は、炭化珪素基板11との界面付近に、不純物濃度を高めたバッファ層を含んでいてもよい。炭化珪素層10には、炭化珪素基板11の側とは反対側の主面10Aから炭化珪素基板11側に向けて幅が徐々に狭くなるテーパ形状を有し、かつ主面11Aに沿って延在する平坦な底部を有するトレンチ19が形成されている。トレンチ19の側壁は、炭化珪素層10を構成する炭化珪素の{0001}面に対して45°以上90°以下の角度をなすように形成されていてもよい。p型ボディ領域14は、炭化珪素層10内においてトレンチ19の側壁を含むトレンチ19の側壁の一部を構成するとともに、当該トレンチ19の側壁から離れる向きに主面11Aに沿って延びるように形成されている。p型ボディ領域14は、p型不純物を含むことにより、導電型がp型となっている。p型ボディ領域14に含まれるp型不純物は、たとえばAlアルミニウム、B硼素などである。n領域15は、炭化珪素層10内においてトレンチ19の側壁を含むとともに、p型ボディ領域14と主面10Aとの間を充填するようにp型ボディ領域14から主面10Aにわたって形成されている。つまり、n領域15は、p型ボディ領域14に接触するとともに、トレンチ19の側壁および主面10Aを含むように形成されている。n領域15は、n型不純物、たとえばPリンなどをドリフト層12に含まれるn型不純物よりも高い濃度密度で含んでいる。p領域16は、上記主面10Aを含み、かつn領域15に隣接接触するように炭化珪素層10の内部に形成されている。p領域16は、p型不純物、たとえばAlなどを、p型ボディ領域14に含まれるp型不純物よりも高い濃度密度で含んでいる。上記トレンチ19は、n領域15およびp型ボディ領域14を貫通し、ドリフト層12に至るように形成されている。さらに、図1を参照して、MOSFET1は、ゲート絶縁膜としてのゲート酸化膜21と、ゲート電極23と、ソースコンタクト電極22と、層間絶縁膜24と、ソース配線25と、ドレイン電極26と、裏面保護電極27とを備えている。ゲート酸化膜21は、トレンチ19の表面を覆うとともに、主面10A上にまで延在するように形成され、たとえば二酸化珪素SiO2からなっている。ゲート電極23は、トレンチ19を充填するように、ゲート酸化膜21に接触して配置されている。ゲート電極23は、たとえば不純物が添加されたポリシリコン、Alなどの導電体からなっている。ソースコンタクト電極22は、n領域15上からp領域16上にまで延在することによりn領域15およびp領域16に接触して配置されている。また、ソースコンタクト電極22は、たとえばNixSiyニッケルシリサイド、TixSiyチタンシリサイド、AlxSiyアルミシリサイドや、TixAlySizチタンアルミシリサイドなど、n領域15およびp領域16とオーミックコンタクト可能な材料からなっている。層間絶縁膜24は、炭化珪素層10の主面10A上において、ゲート酸化膜21とともにゲート電極23を取り囲み、ゲート電極23とソースコンタクト電極22およびソース配線25とを分離するように形成され、たとえば絶縁体である二酸化珪素SiO2からなっている。ソース配線25は、炭化珪素層10の主面10A上において、層間絶縁膜24およびソースコンタクト電極22の表面を覆うように形成されている。また、ソース配線25は、Alなどの導電体からなり、ソースコンタクト電極22を介してn領域15と電気的に接続されている。ドレイン電極26は、炭化珪素基板11においてドリフト層12が形成される側とは反対側の主面11Bに接触して形成されている。このドレイン電極26は、炭化珪素基板11とオーミックコンタクト可能な材料、たとえば上記ソースコンタクト電極22と同様の材料からなっており、炭化珪素基板11と電気的に接続されている。裏面保護電極27は、ドレイン電極26を覆うように形成されており、たとえば導電体であるAlなどからなっている。次に、MOSFET1の動作について説明する。図1を参照して、ゲート電極23の電圧が閾値電圧未満の状態、すなわちオフ状態では、ドレイン電極26とソースコンタクト電極22との間に電圧が印加されてもp型ボディ領域14とドリフト層12との間のpn接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極23に閾値電圧以上の電圧を印加すると、p型ボディ領域14のゲート酸化膜21と接触する付近であるチャネル領域において、反転層が形成される。その結果、n領域15とドリフト層12とが電気的に接続され、ソースコンタクト電極22とドレイン電極26との間に電流が流れる。次に、本実施の形態におけるMOSFET1の製造方法の一例について、図2~図10を参照して説明する。図2を参照して、本実施の形態におけるMOSFET1の製造方法では、まず工程S10として炭化珪素基板準備工程が実施される。この工程S10では、図3を参照して、たとえば4H型の六方晶炭化珪素からなる炭化珪素基板11が準備される。次に、工程S20としてドリフト層形成工程が実施される。この工程S20では、図3を参照して、炭化珪素基板11の一方の主面11A上に炭化珪素からなるドリフト層12がエピタキシャル成長により形成される。次に、工程S30としてボディ領域形成工程が実施される。この工程S30では、図3および図4を参照して、たとえばAlイオンがドリフト層12に注入されることにより、p型ボディ領域14が形成される。このとき、p型ボディ領域14は、図4においてp型ボディ領域14およびn領域15の厚みを合わせた厚みに形成される。次に、工程S40としてソースコンタクト領域形成工程が実施される。この工程S40では、図4を参照して、工程S30において形成されたp型ボディ領域14に、たとえばPイオンが注入されることによりn領域15が形成される。その結果、図4に示す構造が得られる。次に、工程S50としてトレンチ形成工程が実施される。この工程S50では、たとえば所望の領域に開口を有する二酸化珪素からなるマスクが用いられて、RIEなどのドライエッチング、またはハロゲン系ガスを用いた熱エッチング、あるいはそれらの組み合わせなどの方法によりトレンチ19が形成される。具体的には、図4および図5を参照して、n領域15上に開口を有するマスクが形成された後、n領域15およびp型ボディ領域14を貫通するとともに、炭化珪素基板11の主面11Aに沿った方向図5では紙面奥行き方向に延在するトレンチ19が形成される。このとき、トレンチの側壁から露出するp型ボディ領域14およびn領域15の表面の{0001}面に対するオフ角が45°以上90°以下となるように、トレンチ19は形成されてもよい。次に、工程S60として電位保持領域形成工程が実施される。この工程S60では、図5および図6を参照して、工程S50において形成されたn領域15に、たとえばAlイオンが注入されることによりp領域16が形成される。このp領域16を形成するためのイオン注入は、たとえばn領域15の表面上に二酸化珪素SiO2からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。これにより、MOSFET1を構成する炭化珪素層10が完成する。次に、工程S70として炭素層形成工程が実施される。この工程S70では、炭化珪素層10の表層部から珪素を選択的に除去することにより、当該表層部に炭素層を形成する。具体的には、図6および図7を参照して、たとえばハロゲン元素と炭化珪素層10を構成する珪素とを反応させることにより珪素を選択的に除去することができる。ハロゲン元素との反応による珪素の選択的な除去は、たとえばハロゲン元素を含有するガスを含む雰囲気中において加熱する処理によって達成してもよいし、ハロゲン元素を含むプラズマ中に保持する処理によって達成してもよい。これにより、トレンチ19の底壁および側壁、ならびにn領域15およびp領域16の上部表面を含む表面層から珪素が選択的に除去され、当該表面層が炭素層81に変質する。このようにして、アニールキャップとして機能する炭素層81が形成される。ここで、炭素層81の厚みは、たとえば0.01μm以上1.0μm以下程度とすることができる。また、ハロゲン元素を含有するガスを含む雰囲気中において加熱する処理によって炭素層81を形成する場合、たとえば塩素ガスおよびフッ素ガスを含む雰囲気中において800°C以上1200°C以下の温度域に加熱し、1分間以上60分間未満の時間保持することにより、炭素層81を形成することができる。また、ハロゲン元素を含むプラズマ中に保持する処理によって炭素層81を形成する場合、プラズマパワーや反応ガスの圧力条件を適切に設定することにより炭素層81を形成することができる。形成される炭素層81は、グラフェン構造、ダイヤモンド構造、またはDLCDiamondLikeCarbon構造を有していることが好ましい。次に、工程S80として活性化アニール工程が実施される。この工程S80では、上記炭化珪素層10を加熱することにより、工程S30、S40およびS60において導入された不純物を活性化する。具体的には、図7に示すように炭素層81が形成された状態で、炭化珪素層10が、たとえば1600°C以上1900°C以下の温度域に加熱され、1分間以上30分間以下の時間保持される。これにより、不純物が導入された領域において所望のキャリアが生成する。次に、工程S90として炭素層除去工程が実施される。この工程S90では、たとえば工程S70において形成された炭素層81が、酸化されることにより除去される。具体的には、たとえば酸素を含む雰囲気中において加熱する熱処理が実施されることにより、炭素層81が除去される。この酸化処理による炭素層81は、炭化珪素層10の犠牲酸化処理、あるいは後述するゲート酸化膜の形成と同時に、あるいは連続的に実施することができる。次に、工程S100としてゲート酸化膜形成工程が実施される。この工程S100では、図8を参照して、たとえば酸素雰囲気中において1300°Cに加熱して60分間保持する熱処理が実施されることにより、ゲート酸化膜21が形成される。次に、工程S110としてゲート電極形成工程が実施される。この工程S110では、図9を参照して、たとえばLPCVDLowPressureChemicalVaporDeposition法によりトレンチ19を充填するポリシリコン膜が形成される。これにより、ゲート電極23が形成される。次に、工程S120として層間絶縁膜形成工程が実施される。この工程S120では、図9および図10を参照して、たとえばPPlasma-CVD法により、絶縁体であるSiO2からなる層間絶縁膜24が、ゲート電極23およびゲート酸化膜21を覆うように形成される。次に、工程S130としてオーミック電極形成工程が実施される。この工程S130では、図10を参照して、まずソースコンタクト電極22を形成すべき所望の領域に、層間絶縁膜24およびゲート酸化膜21を貫通する孔部が形成される。そして、当該孔部を充填するように、たとえばNiからなる膜が形成される。一方、炭化珪素基板11においてドリフト層12の側とは反対側の主面に接触するように、ドレイン電極26となるべき膜、たとえばNiからなる膜が形成される。その後、合金加熱処理が実施され、上記Niからなる膜の少なくとも一部がシリサイド化されることにより、ソースコンタクト電極22およびドレイン電極26が完成する。次に、工程S140として配線形成工程が実施される。この工程S140では、図10および図1を参照して、たとえば蒸着法により導電体であるAlからなるソース配線25が、主面10A上において、層間絶縁膜24およびソースコンタクト電極22の上部表面を覆うように形成される。さらに、同様にAlからなる裏面保護電極27が、ドレイン電極26を覆うように形成される。以上の手順により、本実施の形態における半導体装置としてのMOSFET1の製造方法が完了する。上記実施の形態におけるMOSFET1の製造方法では、工程S70において炭化珪素層10の表層部から珪素を選択的に除去することにより、保護膜アニールキャップとして機能する炭素層81が形成される。この炭素層81は、炭化珪素層10上に新たな層を堆積させて形成されたものではなく、表層部を変質させることにより形成されたものであるため、保護層と炭化珪素層との線膨張係数の差などに起因する割れなどが発生しにくくなっている。また、炭素層81がこのようなプロセスで形成されるため、上記実施の形態のようにトレンチの形成された複雑な形状を有する表面を覆うように炭素層81を形成することも比較的容易である。その結果、本実施の形態におけるMOSFET1の製造方法によれば、より確実に表面を保護しつつ工程S80の活性化アニールを実施することが可能となっている。なお、上記実施の形態においては、トレンチ型のMOSFETの製造方法について説明したが、本発明の半導体装置の製造方法はこれに限られず、たとえばプレーナ型のMOSFETの製造方法にも適用することができる。さらに、本発明の半導体装置の製造方法は、MOSFETだけでなく、JFETJunctionFieldEffectTransistor、IGBTInsulatedGateBipolarTransistor、ダイオードなど、炭化珪素層に導入された不純物を活性化アニールするプロセスを含む半導体装置の製造方法に広く適用することができる。今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。