"入力された交流電圧を変圧する圧電トランスを駆動する圧電トランス駆動装置であって、前記圧電トランスに入力すべき当該交流電圧を生成する駆動回路と、前記交流電圧の周波数を前記圧電トランスに対する駆動周波数として制御する周波数制御部と、前記駆動周波数に対応するスイッチング周波数を有する駆動パルスを生成し、前記駆動パルスを前記駆動回路に出力するパルス生成回路とを備え、前記駆動回路は、前記駆動パルスのパルス幅に応じたスイッチング動作を実行して前記交流電圧を発生させるスイッチング素子を有し、前記パルス生成回路は、前記パルス幅を前記スイッチング周波数に応じて変化させることを特徴とする圧電トランス駆動装置。請求項1に記載の圧電トランス駆動装置であって、前記パルス生成回路は、前記スイッチング周波数が高いほど、前記スイッチング素子のオン期間を短くするパルス幅を有する当該駆動パルスを生成し、前記スイッチング周波数が低いほど、前記スイッチング素子のオン期間を長くするパルス幅を有する当該駆動パルスを生成することを特徴とする圧電トランス駆動装置。請求項1または2に記載の圧電トランス駆動装置であって、前記パルス生成回路は、前記周波数制御部により指定された分周比で基準クロックを分周することにより前記駆動パルスを生成する分周器と、分周比とパルス幅との対応関係を示すデータが記憶されているルックアップテーブルとを有し、前記分周器は、前記ルックアップテーブルに基づいて前記駆動パルスの当該パルス幅を選択することを特徴とする圧電トランス駆動装置。請求項3に記載の圧電トランス駆動回路であって、前記パルス生成回路は、前記ルックアップテーブルを含むテーブルレジスタを有し、前記テーブルレジスタは、前記分周比の値が入力されたときに当該分周比の値に対応する当該パルス幅を示す制御値を前記分周器に出力し、前記分周器は、前記制御値に基づいて前記駆動パルスの当該パルス幅を選択することを特徴とする圧電トランス駆動回路。請求項1または2に記載の圧電トランス駆動装置であって、前記パルス生成回路は、前記周波数制御部により指定された分周比で基準クロックを分周することにより前記駆動パルスを生成する分周器と、前記分周比に対応する当該パルス幅を示す制御値を算出する演算器と有し、前記分周器は、前記制御値に基づいて前記駆動パルスの当該パルス幅を選択することを特徴とする圧電トランス駆動装置。請求項3から5のうちのいずれか1項に記載の圧電トランス駆動装置であって、前記パルス幅は、前記スイッチング素子のオン期間が前記分周比と正比例するように選択されることを特徴とする圧電トランス駆動装置。請求項2から6のうちのいずれか1項に記載の圧電トランス駆動装置であって、前記スイッチング素子のドレイン電圧の波形は、正電圧の半波正弦波をなし、前記スイッチング素子のオン期間は、前記ドレイン電圧の1周期に占める0ボルト期間以下であり且つ前記0ボルト期間の2/3以上の範囲内であることを特徴とする圧電トランス駆動装置。請求項1から7のうちのいずれか1項に記載の圧電トランス駆動装置であって、前記駆動回路は、前記スイッチング素子の被制御端子に接続された共振回路をさらに有することを特徴とする圧電トランス駆動回路。請求項8に記載の圧電トランス駆動回路であって、前記共振回路は、コイルとコンデンサとを含むLC共振回路であることを特徴とする圧電トランス駆動回路。請求項1から9のうちのいずれか1項に記載の圧電トランス駆動装置であって、前記スイッチング素子は、パワー電界効果トランジスタであることを特徴とする圧電トランス駆動装置。請求項3から6のうちのいずれか1項に記載の圧電トランス駆動装置であって、前記パルス生成回路は、前記周波数制御部により指定されたNビットの値Nは2以上の整数を基に前記基準クロックを分周することにより前記駆動パルスを生成するものであり、前記周波数制御部は、前記Nビットの値を変化させることで前記分周比を変化させることを特徴とする圧電トランス駆動装置。請求項11に記載の圧電トランス駆動装置であって、前記Nビットの値のうち下位Mビットの値MはN未満の正整数を積算し、当該積算した値を誤差として格納する誤差保持回路をさらに備え、前記パルス生成回路は、前記Nビットの値のうち上位Kビットの値K=N-Mを用いて前記基準クロックを分周することにより前記駆動パルスを生成し、前記誤差がしきい値を超過したときに前記上位Kビットの値を一時的に増加させ、前記誤差保持回路は、前記誤差が前記しきい値を超過したときに、当該誤差を前記しきい値未満の値に変更する、ことを特徴とする圧電トランス駆動装置。請求項12に記載の圧電トランス駆動装置であって、前記上位Kビットの値は、前記分周比の値として使用されることを特徴とする圧電トランス駆動装置。請求項12または13に記載の圧電トランス駆動装置であって、前記誤差保持回路は、前記誤差が前記しきい値を超過したときに前記誤差をオーバフローさせ、前記パルス生成回路は、前記誤差のオーバフローに応じて前記上位Kビットの値を一時的に増加させることを特徴とする圧電トランス駆動装置。入力された交流電圧を変圧する圧電トランスと、前記圧電トランスを駆動する圧電トランス駆動装置とを備え、前記圧電トランス駆動装置は、前記圧電トランスに入力すべき当該交流電圧を生成する駆動回路と、前記交流電圧の周波数を前記圧電トランスに対する駆動周波数として制御する周波数制御部と、前記駆動周波数に対応するスイッチング周波数を有する駆動パルスを生成し、前記駆動パルスを前記駆動回路に出力するパルス生成回路とを備え、前記駆動回路は、前記駆動パルスのパルス幅に応じたスイッチング動作を実行して前記交流電圧を発生させるスイッチング素子を有し、前記パルス生成回路は、前記パルス幅を前記スイッチング周波数に応じて変化させることを特徴とする電源装置。請求項15に記載の電源装置であって、前記パルス生成回路は、前記スイッチング周波数が高いほど、前記スイッチング素子のオン期間を短くするパルス幅を有する当該駆動パルスを生成し、前記スイッチング周波数が低いほど、前記スイッチング素子のオン期間を長くするパルス幅を有する当該駆動パルスを生成することを特徴とする電源装置。請求項15または16に記載の電源装置であって、前記パルス生成回路は、前記周波数制御部により指定された分周比で基準クロックを分周することにより前記駆動パルスを生成する分周器と、分周比とパルス幅との対応関係を示すデータが記憶されているルックアップテーブルとを有し、前記分周器は、前記ルックアップテーブルに基づいて前記駆動パルスの当該パルス幅を選択することを特徴とする電源装置。請求項15または16に記載の電源装置であって、前記パルス生成回路は、前記周波数制御部により指定された分周比で基準クロックを分周することにより前記駆動パルスを生成する分周器と、前記分周比に対応する当該パルス幅を示す制御値を算出する演算器と有し、前記分周器は、前記制御値に基づいて前記駆動パルスの当該パルス幅を選択することを特徴とする電源装置。画像形成ユニットと、前記画像形成ユニットに供給すべき電圧を生成する電源装置とを備え、前記電源装置は、入力された交流電圧を変圧する圧電トランスと、前記圧電トランスを駆動する圧電トランス駆動装置とを含み、前記圧電トランス駆動装置は、前記圧電トランスに入力すべき当該交流電圧を生成する駆動回路と、前記交流電圧の周波数を前記圧電トランスに対する駆動周波数として制御する周波数制御部と、前記駆動周波数に対応するスイッチング周波数を有する駆動パルスを生成し、前記駆動パルスを前記駆動回路に出力するパルス生成回路とを備え、前記駆動回路は、前記駆動パルスのパルス幅に応じたスイッチング動作を実行して前記交流電圧を発生させるスイッチング素子を有し、前記パルス生成回路は、前記パルス幅を前記スイッチング周波数に応じて変化させることを特徴とする画像形成装置。請求項19に記載の画像形成装置であって、前記パルス生成回路は、前記スイッチング周波数が高いほど、前記スイッチング素子のオン期間を短くするパルス幅を有する当該駆動パルスを生成し、前記スイッチング周波数が低いほど、前記スイッチング素子のオン期間を長くするパルス幅を有する当該駆動パルスを生成することを特徴とする画像形成装置。請求項19または20に記載の画像形成装置であって、前記パルス生成回路は、前記周波数制御部により指定された分周比で基準クロックを分周することにより前記駆動パルスを生成する分周器と、分周比とパルス幅との対応関係を示すデータが記憶されているルックアップテーブルとを有し、前記分周器は、前記ルックアップテーブルに基づいて前記駆動パルスの当該パルス幅を選択することを特徴とする画像形成装置。請求項19または20に記載の画像形成装置であって、前記パルス生成回路は、前記周波数制御部により指定された分周比で基準クロックを分周することにより前記駆動パルスを生成する分周器と、前記分周比に対応する当該パルス幅を示す制御値を算出する演算器と有し、前記分周器は、前記制御値に基づいて前記駆動パルスの当該パルス幅を選択することを特徴とする画像形成装置。しかしながら、従来の電源装置では、圧電トランスの出力電圧レンジを低い電圧領域に広げるために、たとえば約140kHz以上の高い駆動周波数にて圧電トランスを駆動しようとした場合、パワーMOSFETの故障や動作不良を引き起こすという問題があった。上記に鑑みて本発明の目的は、圧電トランスを駆動するスイッチング素子の故障や動作不良を防止することができる圧電トランス駆動装置、電源装置及び画像形成装置を提供することである。本発明の第1の態様による圧電トランス駆動装置は、入力された交流電圧を変圧する圧電トランスを駆動する圧電トランス駆動装置であって、前記圧電トランスに入力すべき当該交流電圧を生成する駆動回路と、前記交流電圧の周波数を前記圧電トランスに対する駆動周波数として制御する周波数制御部と、前記駆動周波数に対応するスイッチング周波数を有する駆動パルスを生成し、前記駆動パルスを前記駆動回路に出力するパルス生成回路とを備え、前記駆動回路は、前記駆動パルスのパルス幅に応じたスイッチング動作を実行して前記交流電圧を発生させるスイッチング素子を有し、前記パルス生成回路は、前記パルス幅を前記スイッチング周波数に応じて変化させることを特徴とする。本発明の第2の態様による電源装置は、入力された交流電圧を変圧する圧電トランスと、前記圧電トランスを駆動する第1の態様による圧電トランス駆動装置とを備えることを特徴とする。本発明の第3の態様による画像形成装置は、画像形成ユニットと、前記画像形成ユニットに供給すべき電圧を生成する第2の態様による電源装置とを備えることを特徴とする。本発明によれば、パルス生成回路は、圧電トランスを駆動するスイッチング素子に供給すべき駆動パルスのパルス幅をスイッチング周波数に応じて変化させるので、スイッチング素子の故障や動作不良を防止することができる。以下、本発明に係る実施の形態について図面を参照しつつ説明する。実施の形態1.図1は、本発明に係る実施の形態1の画像形成装置100の構成を概略的に示す図である。図1に示されるように、画像形成装置100は、筐体101の中に、被転写材である記録媒体110,...,110を収容するカセット113と、このカセット113から記録媒体110を1枚ずつ取り出すホッピングローラ114と、カセット113から取り出された記録媒体110を案内するガイド115と、一対のレジストローラ116,117と、記録媒体110を検出する媒体検出センサ140と、記録媒体110を載せて搬送する転写ベルト108と、4色ブラック、イエロー、マゼンタ及びシアン用の現像器画像形成ユニット102K,102Y,102M,102Cと、これら現像器102K,102Y,102M,102Cにそれぞれ着脱自在に取り付けられたトナーカートリッジ現像剤収容体104K,104Y,104M,104Cとを備えている。トナーカートリッジ104K,104Y,104M,104Cは、ブラック、イエロー、マゼンタ及びシアンの現像剤トナーをそれぞれ収容している。ホッピングローラ114と一対のレジストローラ116,117とは、図示されない駆動源から動力の伝達を受けて回転することにより、カセット113から取り出された記録媒体110を媒体検出センサ140を介して転写ベルト搬送ベルト108の上に所定のタイミングで送り出す。ここで、媒体検出センサ140は、記録媒体110と接触した状態であるいは非接触の状態で記録媒体110の通過を検知し、その検知結果を制御回路200に与える。なお、カセット113は、画像形成装置100に着脱自在に取り付けられており、複数枚の記録媒体110,...,110を積層状態で収容することができる。記録媒体110としては、たとえば、用紙、プラスチックフィルム、合成紙あるいは布などのシート状のものが挙げられる。また、画像形成装置100は、転写ベルト108を駆動する駆動ローラ106と、転写ベルト108に従動する従動ローラ107と、現像器102K,102Y,102M,102Cにそれぞれ対応する転写ローラ105K,105Y,105M,105Cとを備えている。現像器102K,102Y,102M,102Cは、転写ベルト108の直上で当該転写ベルト108の移動方向に沿って配列されている。また、転写ベルト108は、駆動ローラ106と従動ローラ107とに張架されており、駆動ローラ106は、図示されない駆動源から動力の伝達を受けて反時計周りに回転することにより転写ベルト108を移動させる。このため、転写ベルト108に載せられた記録媒体110は、現像器102K,102Y,102M,102Cの直下を順番に通過することとなる。現像器102K,102Y,102M,102Cは、転写ベルト108を介して転写ローラ105K,105Y,105M,105Cとそれぞれ対向する位置に配置されている。ブラック画像用の現像器102Kは、感光体ドラム132Kと、この感光体ドラム132Kの表面を一様に帯電させる帯電ローラ136Kと、感光体ドラム132Kの表面に静電潜像を形成するための露光を行うLEDヘッド露光部103Kと、現像剤担持体である現像ローラ134Kと、現像ブレード135Kと、トナーカートリッジ104Kから供給されたブラック現像剤を現像ローラ134Kに供給する供給ローラ133Kと、クリーニングブレード137Kとを有している。現像ブレード135Kは、現像ローラ134Kの表面上の現像剤層トナー層を薄層化するものである。感光体ドラム132Kの表面のうち静電潜像が形成された部分が現像ローラ134Kにまで到達すると、感光体ドラム132K上の静電潜像と現像ローラ134Kとの電位差により、現像剤が感光体ドラム132K上に移動して感光体ドラム132K上に現像剤像を形成する。その後、感光体ドラム132K上の現像剤像は、転写ローラ105Kによって記録媒体110上に転写される。このとき、転写ローラ105Kには転写バイアスが印加されるので、転写ローラ105Kと感光体ドラム132Kとの間にニップ挟持された記録媒体110上に現像剤が転写される。クリーニングブレード137Kは、現像剤の転写後、感光体ドラム132K上に転写されずに残存した現像剤を感光体ドラム132Kから掻き取る機能を有している。他の現像器102Y,102M,102Cも、現像器102Kと同様の構成を有している。すなわち、イエロー画像用の現像器102Yは、感光体ドラム132Yと、この感光体ドラム132Kの表面を一様に帯電させる帯電ローラ136Yと、感光ドラム132Yの表面を露光するLEDヘッド露光部103Yと、現像剤担持体である現像ローラ134Yと、現像ブレード135Yと、トナーカートリッジ104Yから供給されたイエロー現像剤を現像ローラ134Yに供給する供給ローラ133Yと、クリーニングブレード137Yとを有している。また、マゼンタ画像用の現像器102Mは、感光体ドラム132Mと、この感光体ドラム132Mの表面を一様に帯電させる帯電ローラ136Mと、感光体ドラム132Mの表面を露光するLEDヘッド露光部103Mと、現像剤担持体である現像ローラ134Mと、現像ブレード135Mと、トナーカートリッジ104Mから供給されたマゼンタ現像剤を現像ローラ134Mに供給する供給ローラ133Mと、クリーニングブレード137Mとを有している。そして、シアン画像用の現像器102Cは、感光体ドラム132Cと、この感光体ドラム132Cの表面を一様に帯電させる帯電ローラ136Cと、感光体ドラム132Cの表面を露光するLEDヘッド露光部103Cと、現像剤担持体である現像ローラ134Cと、現像ブレード135Cと、トナーカートリッジ104Cから供給されたシアン現像剤を現像ローラ134Cに供給する供給ローラ133Cと、クリーニングブレード137Cとを有している。なお、感光体ドラム132K,132Y,132M,132Cは、たとえば、アルミニウムなどの金属パイプ導電性基体と、この金属パイプの周りに形成された有機感光体OPC:OrganicPhotoconductorなどの光導電層とで構成されている。画像形成装置100は、さらに定着器118とガイド119とを備えている。定着器118は、記録媒体110上に転写された現像剤像に圧力と熱とを印加することにより現像剤像を溶かして記録媒体110に定着させる機能を有する。定着器118は、円管状の定着ローラ118Aと、弾性体材料からなる表面層を持つ加圧ローラ118Bとを有している。この定着ローラ118Aの内部にはハロゲンランプなどの定着器ヒータ熱源151が配置されている。定着器ヒータ151には、図示されない電源によりバイアス電圧が印加される。サーミスタ150は、定着ローラ118Aの表面温度を検出し、その検出結果を制御回路200に与える非接触型または接触型の温度検出センサである。制御回路200は、サーミスタ150による検出結果に基づいて定着器ヒータ151を動作を制御することにより定着ローラ118Aの温度を制御することができる。ガイド119は、定着器118から送り出された記録媒体110をフェイスダウンの状態でトレー120に排出する。画像形成装置100は、さらにクリーニングブレード111を備えている。クリーニングブレード111は、転写ベルト108の表面に付着した現像剤トナーを掻き落としてクリーナー容器112に収容する機能を有している。ここで、転写ベルト108の表面に付着する現像剤の量が多いと、クリーナー容器112の交換回数が多くなる。画像形成装置100は、当該画像形成装置100の全体動作を制御する制御回路200を備えている。図2は、この制御回路200の概略構成を示す機能ブロック図である。図2に示されるように、制御回路200は、ホストインタフェース部250、画像処理部251、LEDヘッドインタフェース部252、プリンタエンジン制御部253及び高圧電源装置301を備えて構成される。高圧電源装置301は、高圧制御回路260、帯電バイアス発生部261、現像バイアス発生部262及び転写バイアス発生部263を有している。ホストインタフェース部250は、図示されない外部機器ホストと画像処理部251との間の通信インタフェース機能を有する。当該外部機器からホストインタフェース部250を介して画像処理部251にPDLPageDescriptionLanguage:ページ記述言語などのフォーマットで記述された印刷データが入力されると、画像処理部251は、入力された印刷データに基づいてビットマップデータ画像データを生成し、このビットマップデータをLEDヘッドインタフェース部252とプリンタエンジン制御部253とに出力する。LEDヘッドインタフェース部252は、プリンタエンジン制御部253からの制御を受けて動作し、ビットマップデータに基づいてブラック、イエロー、マゼンタ及びシアンにそれぞれ対応した4チャネルの駆動信号を出力することができる。LEDヘッド103K,103Y,103M,103Cは、LEDヘッドインタフェース部252から供給された駆動信号に応じて発光する。プリンタエンジン制御部253は、高圧制御回路260に各種制御信号を供給することにより高圧制御回路260の動作を制御する。たとえば、プリンタエンジン制御部253は、媒体検出センサ140による検出結果に基づいて、帯電バイアス、現像バイアス及び転写バイアスなどの値に関する制御信号を高圧制御回路260に供給することができる。帯電バイアス発生部261は、高圧制御回路260からの制御を受けて動作し、現像器102K,102Y,102M,102C内の帯電ローラ136K,136Y,136M,136Cに供給すべき帯電バイアス直流電圧を個別に生成する。また、現像バイアス発生部262は、高圧制御回路260からの制御を受けて動作し、現像器102K,102Y,102M,102C内の現像ローラ134K,134Y,134M,134Cに供給すべき帯電バイアス直流電圧を個別に生成する。そして、転写バイアス発生部263は、高圧制御回路260からの制御を受けて動作し、転写ローラ105K,105Y,105M,105Cに供給すべき転写バイアス直流電圧を個別に生成する。ここで、高圧制御回路260は、媒体検出センサ140による検出結果に基づいて、転写ローラ105K,105Y,105M,105Cに転写バイアスを発生すべきタイミングを個別に制御することができる。また、プリンタエンジン制御部253は、図1のホッピングローラ114を回転させるホッピングモータ254の動作と、図1のレジストローラ116,117を回転させるレジストモータ255の動作と、駆動ローラ106を回転させるベルトモータ256の動作とを制御することができる。さらに、プリンタエンジン制御部253は、定着器ヒータ151に供給すべきバイアス電圧を生成する定着器ヒータ用モータ257の動作を制御し、感光体ドラム132K,132Y,132M,132Cを回転させるドラムモータ258の動作をも制御することができる。ここで、ドラムモータ258は、感光体ドラム132K,132Y,132M,132Cを個別に回転させる4つの回転駆動手段からなる。定着器ヒータ151の動作は、サーミスタ150により検知された温度に基づいてプリンタエンジン制御部253によって制御される。図3は、高圧電源装置301の構成の一部を示す機能ブロック図である。図3に示されるように、高圧電源装置301は、水晶発振器419と、DC電源直流電圧電源302と、高圧制御回路260と、4チャネル分の転写バイアス発生回路350K,350Y,350M,350Cとを有している。転写バイアス発生回路350K,350Y,350M,350Cは、図2の転写バイアス発生部263を構成する。なお、図2の帯電バイアス発生部261と現像バイアス発生部262とは、図3に示されていない。転写バイアス発生回路350Kは、ブラック画像用の転写ローラ105Kを含む負荷306Kに供給すべき転写バイアスを発生する回路であり、転写バイアス発生回路350Yは、イエロー画像用の転写ローラ105Yを含む負荷306Yに供給すべき転写バイアスを発生する回路であり、転写バイアス発生回路350Mは、マゼンタ画像用の転写ローラ105Mを含む負荷306Mに供給すべき転写バイアスを発生する回路であり、そして、転写バイアス発生回路350Cは、シアン画像用の転写ローラ105Cを含む負荷306Cに供給すべき転写バイアスを発生する回路である。これら転写バイアス発生回路350K,350Y,350M,350Cは、DC電源302から供給された直流電圧を用いて、高圧制御回路260の出力端子OUT_K,OUT_Y,OUT_M,OUT_Cからそれぞれ供給された駆動パルス312K,312Y,312M,312Cに応じて転写バイアスを発生させる。ブラック画像用の転写バイアス発生回路350Kは、図3に示されるように、圧電セラミックス板などの圧電振動子を有する圧電トランス304Kと、この圧電トランス304Kの1次側電極に供給すべき交流電圧を生成する圧電トランス駆動回路303Kと、圧電トランス304Kの2次側電極から出力された昇圧電圧を整流してほぼ直流電圧を生成する整流回路305Kと、整流回路305Kの出力電圧をアナログ電圧信号314Kに変換する電圧変換回路307Kとを有している。整流回路305Kの出力電圧は、転写バイアスとして負荷306Kに供給される。他の転写バイアス発生回路350Y,350M,350Cも、転写バイアス発生回路350Kと同様の構成を有している。すなわち、転写バイアス発生回路350Yは、圧電トランス304Yと、この圧電トランス304Yの1次側電極に供給すべき交流電圧を生成する圧電トランス駆動回路303Yと、圧電トランス304Yの2次側電極から出力された昇圧電圧を整流してほぼ直流電圧を生成する整流回路305Yと、整流回路305Yの出力電圧をアナログ電圧信号314Yに変換する電圧変換回路307Yとを有している。また、転写バイアス発生回路350Mは、圧電トランス304Mと、この圧電トランス304Mの1次側電極に供給すべき交流電圧を生成する圧電トランス駆動回路303Mと、圧電トランス304Mの2次側電極から出力された昇圧電圧を整流してほぼ直流電圧を生成する整流回路305Mと、整流回路305Mの出力電圧をアナログ電圧信号314Mに変換する電圧変換回路307Mとを有している。そして、転写バイアス発生回路350Cは、圧電トランス304Cと、この圧電トランス304Cの1次側電極に供給すべき交流電圧を生成する圧電トランス駆動回路303Cと、圧電トランス304Cの2次側電極から出力された昇圧電圧を整流してほぼ直流電圧を生成する整流回路305Cと、整流回路305Cの出力電圧をアナログ電圧信号314Cに変換する電圧変換回路307Cとを有している。圧電トランス駆動回路303K,303Y,303M,303Cは、供給された駆動パルス312K,312Y,312M,312Cに応じて交流電圧を発生させるパワーMOSFETMetal-OxideSemiconductorField-EffectTransistorなどのスイッチング素子を有している。高圧制御回路260は、水晶発振器419から供給されたクロック信号に同期してディジタル演算を実行するディジタル回路である。プリンタエンジン制御部253は、出力制御信号310とデータ信号311K,311Y,311M,311Cとリセット信号309とを高圧制御回路260に与えて高圧制御回路260を制御する。データ信号311K,311Y,311M,311Cは、負荷306K,306Y,306M,306Cにそれぞれ供給すべき目標電圧に対応する目標値を示す8ビットのパラレル信号である。高圧制御回路260は、アナログ電圧信号314K,314Y,314M,314Cがそれぞれ入力される入力端子AIN_K,AIN_Y,AIN_M,AIN_Cを有している。これらアナログ電圧信号314K,314Y,314M,314Cは、負荷306K,306Y,306M,306Cへの出力電圧を目標電圧へ追従させる制御のために使用される。また、高圧制御回路260は、後述するように各種設定値を保持する複数のレジスタ図示せずを有しており、プリンタエンジン制御部253は、シリアル通信手段340を介してこれらレジスタに保持すべき設定値を供給することができる。図4は、高圧制御回路260の概略構成を示す機能ブロック図である。図4に示されるように、高圧制御回路260は、ブラック画像用の高圧制御部260Kと、イエロー画像用の高圧制御部260Yと、マゼンタ画像用の高圧制御部260Mと、シアン画像用の高圧制御部260Cとを含む。これら高圧制御部260K,260Y,260M,260Cは、プリンタエンジン制御部253からそれぞれデータ信号311K,311Y,311M,311Cを受信し、また、シリアル通信手段340を介してプリンタエンジン制御部253と接続されている。図5は、実施の形態1の高圧制御部260Kの基本構成を概略的に示す図である。他の高圧制御部260Y,260M,260Cの基本構成は、図5の基本構成と同じである。また、図6は、実施の形態1の高圧制御部260Kに対応する転写バイアス発生回路350Kの基本構成の一例を概略的に示す図である。他の転写バイアス発生回路350Y,350M,350Cも、図6の転写バイアス発生回路350Kと同じ基本構成を有している。図6に示されるように、高圧制御部260Kは、水晶発振器419から抵抗素子424を介して基準クロック以下、単にクロックと呼ぶ。が入力されるクロック入力端子CLK_INを有している。水晶発振器419は、電圧入力端子VIN、出力イネーブル端子OE、クロック出力端子Q0及び接地端子GNDを有している。電圧入力端子VINと出力イネーブル端子OEとはともに、電源418から3.3ボルトの駆動電圧が供給される。本実施の形態では、水晶発振器419は、3.3ボルトの駆動電圧に応じて50MHzのクロックをクロック出力端子Q0から出力することができる。高圧制御部260Kは、このクロックに同期して動作するとともに、クロックを分周することで、可変のオンデューティ比1周期に占めるハイレベル期間の比率を有する駆動パルスを生成しこれを出力端子OUT_Kから出力する。転写バイアス発生回路350Kは、高圧制御部260Kの出力端子OUT_Kから供給された駆動パルスに応じて圧電トランス304Kの1次側電極に供給すべき交流電圧を生成する圧電トランス駆動回路303Kを有している。圧電トランス駆動回路303Kは、スイッチング素子であるパワーMOSFET402と、抵抗素子430,403と、インダクタコイル401と、コンデンサ404とを含む。インダクタ401の一端は、24ボルトの直流電圧を供給するDC電源302と接続され、インダクタ401の他端は、ノードNgを介して、パワーMOSFET402のドレイン電極とコンデンサ404の一端と圧電トランス304Kの1次側電極ノードNaとに接続されている。また、パワーMOSFET402のソース電極とコンデンサ404の他端とはともに接地端子411と接続されている。さらに、パワーMOSFET402のゲート電極は、抵抗素子430を介して高圧制御部260Kの出力端子OUT_Kと接続されている。ゲート電極と接地端子411との間には抵抗素子403が接続されている。インダクタ401とコンデンサ404と圧電トランス304Kとは、共振回路を構成している。この共振回路の作用によって、圧電トランス304Kの1次側電極入力側電極に半波正弦波をなす交流電圧が印加される。圧電トランス304Kは、パワーMOSFET402のゲート電極に印加された駆動パルスのスイッチング周波数に応じた高圧の交流電圧を2次側電極から出力する。この出力された交流電圧は、整流回路305Kによって整流されて直流電圧に変換される。図6に示されるように、整流回路305Kは、高耐圧整流ダイオード405,406とコンデンサ407とで構成されている。高耐圧整流ダイオード405のアノードとコンデンサ407との一端とはともに接地されている。また、高耐圧整流ダイオード405のカソードは、ノードNbと高耐圧整流ダイオード406のアノードとの双方に接続されている。そして、高耐圧整流ダイオード406のカソードは、コンデンサ407の他端に接続されている。圧電トランス304Kから出力された交流電圧は、高耐圧整流ダイオード405,406によって整流されて正バイアスとなり、コンデンサ407によって平滑化される。圧電トランス304Kは、圧電セラミックス板などの圧電振動子固有の共振周波数f0を有し、ノードNaに入力された交流電圧の周波数がこの共振周波数f0またはこの近辺となるとき、入力された交流電圧の振幅よりも大きな振幅を持つ交流電圧昇圧電圧を、2次側電極のノードNbで発生させるものである。なお、圧電トランス304Kは、共振周波数f0以外にも、共振周波数f0よりも高い不要な共振周波数すなわちスプリアス周波数を有する場合がある。図7は、本実施の形態の圧電トランス304Kに入力される交流電圧の周波数駆動周波数と出力電圧との関係出力特性の一例を表すグラフである。なお、図7の出力特性は、一例であり、負荷のインピーダンス変動や負を流れる電流量に応じて圧電トランス304Kの出力特性出力電圧の振幅や共振周波数は変化する。整流回路305Kの出力は、抵抗素子426を介して負荷306Kに供給されると同時に、電圧変換回路307Kにも供給される。図6に例示されるように、電圧変換回路307Kは、分圧回路を構成する抵抗素子408,409と、RCフィルタを構成する抵抗素子410及びコンデンサ412の組と、ボルテージフォロワ回路をなすオペアンプ413とを備えて構成されている。たとえば、抵抗素子408の抵抗を100MΩ=100×106Ωとし、抵抗素子409の抵抗を33kΩ=33×103Ωとすることができる。このとき、整流回路305Kより出力された高電圧は、これら抵抗素子408,409により3.3/10000の比率で分圧され、抵抗素子410及びコンデンサ412の組で平滑化され、さらにオペアンプ413によりインピーダンス変換されて、高圧制御部260KのA/D変換用の入力端子AIN_Kに入力される。次に、図5を参照しつつ高圧制御部260Kについて説明する。図5に示されるように、高圧制御部260Kは、A/D変換器ADC500、比較器510、演算器508、テーブルレジスタルックアップテーブル504、タイマ回路506、周期値レジスタ507、19ビットレジスタ514、パルス生成回路513、誤差保持レジスタ回路518、出力セレクタ519及びレジスタ520,521を有する。本発明の周波数制御部は、たとえば、演算器508と19ビットレジスタ514とテーブルレジスタ504とによって構成することが可能である。ADC500は、入力端子AIN_Kに入力されたアナログ電圧信号314Kを8ビットのディジタル電圧信号314Dに変換する8ビット分解能を有する。このディジタル電圧信号314Dは、転写バイアス発生回路350Kの出力電圧に対応する値以下、実測値と呼ぶ。を表すものである。一方、プリンタエンジン制御部253から入力されるデータ信号311Kは、目標電圧に対応する目標値を表すものである。比較器510は、入力された出力制御信号310の論理レベルがHレベルハイレベルのときに比較動作を行う。具体的には、比較器510は、実測値が目標値未満であるときには、論理レベルがHレベルの1ビット信号を出力し、実測値が目標値以上のときには、論理レベルがLレベルローレベルの1ビット信号を出力する。演算器508は、比較器510の出力の論理レベルがLレベルであるか、Hレベルであるかによって、転写バイアス発生回路350Kの出力電圧が目標電圧未満か否かを判別することができる。演算器508は、19ビットレジスタ514に保持させるべき19ビットの分周比データFDを生成する機能を有する。図8は、分周比データFDのフォーマットを示す図である。分周比データFDは、分周比少数部と呼ばれる下位10ビットFD[9:0]と、分周比整数部と呼ばれる上位9ビットFD[18:10]とで構成される。テーブルレジスタ504は、19ビットレジスタ514に記憶されている分周比整数部の下位8ビットFD[17:10]を入力とし、この入力の値に対応する8ビット値を演算器508に出力するLUTルックアップテーブルである。図9及び図10は、テーブルレジスタ504における入力値と出力値との対応関係を示す図である。図9及び図10においては、入力値と出力値は、末尾にhexとの記号を付した16進数で表現されている。また、入力値に対応する分周比整数部の値も16進数で示されている。タイマ回路506は、クロック入力端子CLK_INに入力されたクロックCLKに同期してカウント計数する機能を有し、計数値を保持する。具体的には、タイマ回路506には、周期値レジスタ507から13ビットのカウント周期値が初期値として与えられており、タイマ回路506は、計数値をこのカウント周期値に設定し、クロックCLKのパルスエッジ立ち上がりエッジまたは立ち下がりエッジ毎に計数値をデクリメント減算する。当該計数値が0の値に到達すると、当該計数値は初期値であるカウント周期値に再設定される。タイマ回路506は、当該計数値が0の値に到達する度にパルスエッジ立ち上がりエッジまたは立ち下がりエッジを有するパルス信号を演算器508とADC500とに出力する。このパルス信号の周期がたとえば140μ秒となるようにカウント周期値を設定することができるが、これに限定されるものではなく、パルス信号の周期が数十μ秒~百数十μ秒程度となるようにカウント周期値を設定してもよい。ADC500は、このパルス信号の周期に従ってA/D変換を実行する。演算器508は、タイマ回路506からパルスが入力される度に、テーブルレジスタ504の8ビット出力値を分周比データFDの現在値19ビット値に加算して新たな分周比データを生成する。次いで、演算器508は、19ビットレジスタ514に保持されている分周比データFDを新たな分周比データで置換して19ビットレジスタ514の保持データを更新する。下限値レジスタ520には、分周比整数部FD[18:10]の下限値FDsが記憶されており、上限値レジスタ521には、分周比整数部FD[18:10]の上限値FDeが記憶されている。演算器508は、これら上限値FDsと下限値FDeとの間の数値範囲に収まるように分周比整数部FD[18:10]の値を制御する。パルス生成回路513は、図5に示されるように、加算器515、分周セレクタ516、分周器517及びテーブルレジスタ530を有している。加算器515は、19ビットレジスタ514から出力された9ビット値FD[18:10]を所定値たとえば1だけ増加させ、その増加した値を分周セレクタ516に与える。分周セレクタ516は、誤差保持レジスタ回路518から出力されるフラグ信号Fgの論理レベルに応じて、9ビットの分周比整数部FD[18:10]あるいは加算器515の出力のいずれか一方を選択し、分周器517とテーブルレジスタ530とに出力する。テーブルレジスタ530は、分周セレクタ516の9ビット出力を入力とし、この入力の値に対応する9ビット値をルックアップテーブルTBLに基づいて選択し、その選択した値を制御値として分周器517に出力する回路である。図11は、テーブルレジスタ530のルックアップテーブルTBLに記憶されている入力値と出力値との対応関係を示す図である。分周器517は、分周セレクタ516の9ビット出力値を分周比としてクロックCLKを分周することで駆動パルスを生成する。また、分周器517は、テーブルレジスタ530から入力された制御値に基づいて駆動パルスのパルス幅を選択することにより駆動パルスのオンデューティ比を変化させることができる。具体的には、分周器517は、内蔵カウンタを用いて、分周セレクタ516の9ビット出力値に比例する周期を有し、制御値に比例するパルス幅を有する駆動パルスを生成することが可能である。分周セレクタ516は、フラグ信号Fgの論理レベルがLレベルのときは、9ビット値FD[18:10]を選択し、フラグ信号Fgの論理レベルがHレベルのときには、加算器515の9ビット出力を選択する。出力セレクタ519は、出力制御信号310の論理レベルがHレベルのときは、分周器517から出力された駆動パルスを選択し、この駆動パルス312Kを出力端子OUT_Kから転写バイアス発生回路350Kに出力する。一方、出力制御信号310の論理レベルがLレベルのときには、出力セレクタ519は接地電圧を選択する。誤差保持レジスタ回路518は、19ビットレジスタ514内の分周比データのうち分周比少数部FD[9:0]を取り込んで誤差として累積する10ビット分の誤差格納領域と、1ビットのフラグ信号Fgを格納するフラグ格納領域とを有する。誤差保持レジスタ回路518は、パルス生成回路513の分周器517から出力された駆動パルスのエッジ立ち上がりエッジまたは立ち下がりエッジ毎に、19ビットレジスタ514から入力された分周比少数部FD[9:0]を取り込み、取り込んだ分周比少数部FD[9:0]を誤差格納領域に保持されている誤差に加算し、その加算結果を累積誤差積算値として誤差格納領域に記憶させる。累積誤差がしきい値を超過して誤差格納領域をオーバフローすると、誤差保持レジスタ回路518は、フラグ信号Fgの論理レベルをHレベルに設定する。このとき、累積誤差は、誤差格納領域をオーバフローしたので、オーバフロー直前の値よりも小さい値となる。その後、誤差保持レジスタ回路518に次のパルスエッジが入力されたときにフラグ信号Fgの論理レベルはLレベルに戻される。上記したようにフラグ信号Fgの論理レベルがLレベルの間は、分周器517には、19ビットレジスタ514から分周セレクタ516を介して分周比整数部FD[18:10]が入力される。分周器517は、この分周比整数部FD[18:10]の値を分周比としてクロックCLKを分周することにより駆動パルスを生成する。この間、分周比少数部FD[9:0]は、分周器517で使用されず、誤差として誤差保持レジスタ回路518の誤差格納領域に累積される。一方、累積誤差積算値がしきい値を超過して誤差格納領域をオーバフローし、フラグ信号Fgの論理レベルがHレベルになったとき、分周器517は、加算器515の出力値を分周比としてクロックCLKを分周することで駆動パルスを生成する。よって、パルス生成回路513は、ある時刻t0で発生した分周比小数部FD[9:0]を誤差とし、この誤差を別の時刻t1≠t0で発生した分周比整数部FD[18:10]に上乗せする拡散させることが可能である。これにより、本実施の形態の高圧制御部260Kは、9ビット分解能よりも高い分解能で圧電トランス304Kに対する駆動周波数を制御することができる。次に、上記実施の形態1の画像形成装置100の動作について詳細に説明する。まず、画像形成装置100の電源投入がなされると、制御回路200は、画像形成装置100にイニシャル動作を開始させる。具体的には、図2の制御回路200のプリンタエンジン制御部253は、転写ベルト108を駆動するためにベルトモータ256に駆動ローラ106を回転させ、ドラムモータ258に感光体ドラム132K,132Y,132M,132Cを回転させる。このとき、プリンタエンジン制御部253は、高圧制御回路260を制御して帯電バイアス発生部261、現像バイアス発生部262及び転写バイアス発生部263からそれぞれ電圧を出力させる。ここで、図4の高圧制御部260K,260Y,260M,260Cは、図3の転写バイアス発生回路350K,350Y,350M,350Cにそれぞれ駆動パルス312K,312Y,312M,312Cを供給して転写バイアス発生回路350K,350Y,350M,350C中の圧電トランスをアイドリング状態で駆動する。すなわち、これら圧電トランスのエージングが行われる。これにより、圧電トランスを構成する圧電セラミックス板などの圧電振動子の温度が上昇し、圧電トランスの特性を安定化させることができる。その後、図2のホストインタフェース部250を介して画像処理部251にPDLなどのフォーマットで記述された印刷データが入力されると、画像処理部251は、入力された印刷データに基づいてビットマップデータ画像データを生成し、このビットマップデータをLEDヘッドインタフェース部252とプリンタエンジン制御部253とに出力する。プリンタエンジン制御部253は、定着器ヒータ151の動作を制御して定着ローラ118Aを加熱させる。サーミスタ150により検知された温度が所定の温度に到達すると、プリンタエンジン制御部253は、画像形成装置100に画像形成動作を開始させる。まず、ホッピングモータ254は、ホッピングローラ114を回転駆動する。これにより、記録媒体110は、カセット113から取り出されてレジストローラ116,117に案内される。レジストモータ255は、レジストローラ116,117を回転駆動するので、カセット113から取り出された記録媒体110は、レジストローラ116,117によって媒体検出センサ140を経て転写ベルト108上に送り出される。転写ベルト108は、所定の搬送速度で記録媒体110を現像器102K,102Y,102M,102Cの直下を順番に通過させる。このとき、プリンタエンジン制御部253は、媒体検出センサ140による検出結果と記録媒体110の搬送速度とに基づいて、現像器102K,102Y,102M,102Cを動作させるタイミングを個別に制御する。現像器102K,102Y,102M,102Cでは、帯電ローラ136K,136Y,136M,136Cは、感光体ドラム132K,132Y,132M,132Cの表面をそれぞれを一様に帯電させる。また、LEDヘッド103K,103Y,103M,103Cは、ビットマップデータに対応したパターンで発光して感光体ドラム132K,132Y,132M,132Cをそれぞれ露光し、これにより感光体ドラム132K,132Y,132M,132Cの表面にそれぞれ静電潜像を形成する。現像ローラ134K,134Y,134M,134Cは、感光体ドラム132K,132Y,132M,132C上の静電潜像にそれぞれ現像剤を付着させて現像剤像を形成する。そして、転写ローラ105K,105Y,105M,105Cは、図3の転写バイアス発生回路350K,350Y,350M,350Cからそれぞれ転写バイアスの印加を受けて、感光体ドラム132K,132Y,132M,132C上の4色ブラック、イエロー、マゼンタ及びシアンの現像剤像を転写ベルト108上の記録媒体110の表面に転写する。その後、定着器118は、記録媒体110上の4色の現像剤像を当該記録媒体110に定着させた後、ガイド119に排出する。次に、高圧電源装置301の動作を詳細に説明する。図3及び図4に示したように、高圧電源装置301は、4チャネル分の転写バイアス発生回路350K,350Y,350M,350Cと高圧制御部260K,260Y,260M,260Cとを有しているが、上述の通り、転写バイアス発生回路350K,350Y,350M,350Cは同じ基本構成を有し、高圧制御部260K,260Y,260M,260Cも同じ基本構成を有しているので、以下、主にブラック画像用の高圧制御部260K及び転写バイアス発生回路350Kの動作について説明する。画像形成装置100の電源投入後、プリンタエンジン制御部253は、Lレベルのリセット信号309を高圧制御回路260のリセット端子RSTに入力させて高圧制御回路260をリセット初期状態に設定する。高圧制御回路260では、Lレベルのリセット信号309に応じて各種レジスタの値が初期化される。次に、プリンタエンジン制御部253は、各々が8ビットのデータ信号311K,311Y,311M,311Cを図4の高圧制御部260K,260Y,260M,260Cにそれぞれ供給する。これらデータ信号311K,311Y,311M,311Cは、たとえば、0ボルト~10kVの目標電圧に対応する00hex~FFhexの目標値を表すものである。画像形成装置100のイニシャル動作時には、プリンタエンジン制御部253は、圧電トランスをアイドリング状態で駆動させるために目標値00hexのデータ信号311K,311Y,311M,311Cを供給する。イニシャル動作完了後の画像形成時には、プリンタエンジン制御部253は、感光体ドラム132K,132Y,132M,132C上の現像剤像を転写させるために必要な目標電圧たとえば、1kV~8kVに対応する1Ahex~CChexの範囲内の目標値のデータ信号311K,311Y,311M,311Cを供給する。また、プリンタエンジン制御部253は、画像形成装置100のイニシャル動作時に転写ベルト108を駆動させる期間に所定のタイミングで出力制御信号310の論理レベルをHレベルにする。また、記録媒体110が転写ローラ105Kと感光体ドラム132Kとの間の領域ニップ部、転写ローラ105Yと感光体ドラム132Yとの間の領域ニップ部、転写ローラ105Mと感光体ドラム132Mとの間の領域ニップ部及び転写ローラ105Cと感光体ドラム132Cとの間の領域ニップ部をそれぞれ通過する時にも、プリンタエンジン制御部253は、現像剤像を転写させるために所定のタイミングで出力制御信号310の論理レベルをHレベルにする。このとき、プリンタエンジン制御部253は、媒体検出センサ140による検出結果と記録媒体110の搬送速度とに基づいて、記録媒体110が現像器102K,102Y,102M,102Cの各々のニップ部に到達する時間を算出することができる。高圧制御回路260は、出力制御信号310の論理レベルがHレベルに変化すると、直ちに出力端子OUT_K,OUT_Y,OUT_M,OUT_Cから駆動パルス312K,312Y,312M,312Cの出力を開始する。圧電トランス駆動回路303K,303Y,303M,303Cは、これら駆動パルス312K,312Y,312M,312Cに応じてDC電源302に対してスイッチング動作し、圧電トランス304K,304Y,304M,304Cの1次側電極に半波正弦波の正電圧を印加する。これにより、圧電トランス304K,304Y,304M,304Cの2次側電極から正弦波交流の変圧電圧が出力される。整流回路305K,305Y,305M,305Cは、入力された交流の変圧電圧を整流し平滑化して出力電圧を生成する。これら出力電圧は、負荷306K,306Y,306M,306Cを構成する転写ローラ105K,105Y,105M,105Cの軸部に印加される。一方、電圧変換回路307K,307Y,307M,307Cは、出力電圧の振幅をたとえば0ボルト~3.3ボルトの範囲内の振幅を持つアナログ電圧信号314K,314Y,314M,314Cに変換し、これらアナログ電圧信号314K,314Y,314M,314Cを高圧制御回路260のA/D変換用の入力端子AIN_K,AIN_Y,AIN_M,AIN_Cにそれぞれ入力させる。高圧制御回路260は、これらアナログ電圧信号314K,314Y,314M,314Cをディジタル電圧信号に変換して出力電圧を目標電圧へ追従させる駆動周波数制御のために使用する。高圧制御部260Kでは、図5の比較器510は、ディジタル電圧信号314Dで表される実測値が目標値よりも小さいとき実測値<目標値は、Hレベル信号を演算器508に出力する。このとき、演算器508は、テーブルレジスタ504の8ビット出力を用いて、分周比データFDの19ビットFD[18:0]の値を段階的に上昇させる。これにより、パルス生成回路513は、スイッチング周波数が段階的に低下する駆動パルスを出力するので、駆動周波数は段階的に低下する。図7に示されるように、駆動周波数が高くなるほど、低い電圧が出力される。図5の比較器510は、実測値が目標値以上となると実測値≧目標値、Lレベル信号を演算器508に出力する。このとき、演算器508は、テーブルレジスタ504の8ビット出力を用いて、分周比データFDの19ビットFD[18:0]の値を段階的に低下させる。これにより、パルス生成回路513は、スイッチング周波数が段階的に上昇する駆動パルスを出力するので、駆動周波数は徐々に上昇する。その後、実測値が目標値を下回ると、演算器508は、分周比データFDの19ビットFD[18:0]の値を段階的に上昇させるので、駆動周波数は徐々に低下する。このように、出力電圧が目標電圧に到達した後は、出力電圧が目標電圧に追従するように駆動周波数が変化することになる。上述したように、本実施の形態のパルス生成回路513は、分周比小数部FD[9:0]を誤差として累積し、累積誤差がしきい値を超えたときに分周比整数部FD[18:10]の値を一時的に増加させるので、分周比整数部FD[18:10]だけで実現される分解能よりも高い分解能で駆動周波数を制御することができる。したがって、高圧制御部260Kは、定電圧となるように出力電圧を安定化させることが可能である。たとえば、分周器517の出力の210パルス期間=1024パルス期間中、19ビットレジスタ514に格納される19ビット値が変化せず、1024パルス期間中に1回のオーバフローが生じた場合を考える。この場合、分周比整数部FD[18:10]の値をFDiとし、分周比少数部FD[9:0]の値をFDdとすれば、分周セレクタ516から出力される9ビット分周比値の平均値はほぼ、FDiFDd/1024、となる。より一般的には、210パルス期間=1024パルス期間中、19ビットレジスタ514に格納される19ビット値が変化せず、1024パルス期間中にK=1024-M回のオーバフローが発生した場合を考える。ここで、Mは、1024以下の非負整数である。この場合、分周セレクタ516から出力される9ビット分周比値の平均値は、次式で表される。{FDi×MFDi1×1024-M}/1024=FDiK/1024ここで、Kは、分周比データFDの下位10ビット値すなわち分周比少数部FD[9:0]の値とほぼ等しいものと考えることができる。この式は、19ビットレジスタ507に格納されている19ビット値分周比データFDの値が変化しない場合の結果であるが、たとえ1024パルス期間中に19ビット値が変化する場合でも、上式の左辺の単位時間当たりの平均値は、FDiFDd/1024の単位時間当たりの平均値とほぼ等しくなることが確認されている。したがって、本実施の形態のパルス生成回路513は、分周比少数部FD[9:0]の値FDdを分周比値の平均値に反映されるので、分周比整数部FD[18:10]の値FDiだけを用いた場合と比べて、より高い分解能で駆動周波数を制御することができる。図12は、駆動周波数に対応する出力電圧の値を例示する図テーブルである。図12には、駆動周波数に対応する分周比整数部FD[18:10]の値も16進数で示されている。次に、図13を参照しつつ、演算器508による制御方法の一例を詳細に説明する。図13は、演算器508による制御方法の手順を概略的に示すフローチャートである。なお、図13の手順は、フローチャートで示されているが、たとえば、ハードウエア記述言語HDL:HardwareDescriptionLanguageなどの論理記述言語を用いて設計されたハードウェアにより実現され得る。図13の手順が開始される前に、周期値レジスタ507にカウント周期値が設定される。カウント周期値としては、たとえば、クロック周波数50MHzに対して16進数で1B58hex10進数で7000の値を設定すればよい。タイマ回路506は、このカウント周期値を用いて140μ秒のパルス周期を持つパルス信号をADC500と演算器508とに出力するので、ADC500は、140μ秒周期にてA/D変換を実行してディジタル電圧信号314Dを比較器510に供給する。演算器508は、140μ秒周期のパルス信号と同期してディジタル演算を実行する。図13を参照すると、演算器508は、リセット端子RSTにHレベルのリセット信号309が入力されると、この入力に応じて19ビットレジスタ514に分周比データFDの初期値を記憶させるステップS601。具体的には、分周比データFDの上位9ビットすなわち分周比整数部FD[18:10]の初期値として、駆動周波数範囲の上限fstartに対応する116hexが設定され、分周比データFDの下位10ビットすなわち分周比少数部FD[9:0]の初期値として000hexが設定される。結果として、分周比データFDの初期値19ビット値として45800hexが19ビットレジスタ514に設定される。その後、演算器508は、比較器510からパルスエッジが入力されるまで待機するステップS602のNO。比較器510からパルスエッジが入力されるとステップS602のYES、演算器508は当該パルスエッジを検出して、比較器510からの入力信号の論理レベルがHレベルか否かを判定するステップS603。実測値が目標値未満のときは、比較器510からの入力信号の論理レベルがHレベルであると判定されるステップS603のYES。この場合、演算器508は、19ビットレジスタ514に格納されている分周比データFDの現在値19ビット値にテーブルレジスタ504の出力値を加算して新たな分周比データを生成するステップS604。次いで、演算器508は、分周比整数部FD[18:10]の値FDiが周波数fendに対応する上限値FDe=1C6hexを超えたか否かを判定するステップS608。値FDiが上限値FDeを超えていない場合ステップS608のNO、ステップS612に手順が移行する。値FDiが上限値FDeを超えた場合ステップS608のYESには、演算器508は、分周比データFDの分周比整数部FD[18:10]の値FDiを上限値FDe=1C6hexに設定し且つ分周比少数部FD[9:0]の値FDdを3FFhexに設定して新たな分周比データを生成しステップS610、この新たな分周比データFDを19ビットレジスタ514に記憶させるステップS612。これにより、下限周波数fendを超えて駆動周波数制御がなされることが防止される。他方、実測値が目標値以上となったときは、上記ステップS603で、比較器510からの入力信号の論理レベルがLレベルと判定されるステップS603のNO。この場合、演算器508は、19ビットレジスタ514に格納されている分周比データFDの現在値19ビット値からテーブルレジスタ504の出力値を減算して新たな分周比データを生成するステップS605。次いで、演算器508は、新たな分周比データFDの分周比整数部FD[18:10]の値FDiが周波数fstartに対応する下限値FDs=116hexを下回ったか否かを判定するステップS609。値FDiが下限値FDsを下回っていない場合ステップS609のNO、ステップS612に手順が移行する。値FDiが下限値FDsを下回った場合ステップS609のYESには、演算器508は、分周比データFDの分周比整数部FD[18:10]の値FDiを下限値FDs=116hexに設定し且つ分周比少数部FD[9:0]の値FDdを000hexに設定して新たな分周比データを生成しステップS611、この新たな分周比データFDを19ビットレジスタ514に記憶させるステップS612。これにより、上限周波数fstartを超えた駆動周波数制御がなされることが確実に防止される。ステップS612の後は、ステップS602に手順が戻る。本実施の形態のテーブルレジスタ530には、図11に示される出力値として、パワーMOSFET402のオン期間に対応したパルス幅を示す9ビットの制御値が格納されている。分周器517は、内蔵カウンタを用いて、この制御値に対応するパルス幅を持つ駆動パルス312Kを生成することができる。したがって、パルス生成回路513は、パワーMOSFET402の制御端子ゲートに印加される駆動パルスの周波数スイッチング周波数に応じて駆動パルス312Kのパルス幅を変化させることにより駆動パルス312Kのオンデューティ比を変化させることができる。図11に示されるように、テーブルレジスタ530には、分周比の値に相当する入力値が大きいほど、駆動パルスのパルス幅に相当する出力値が大きくなり、分周比の値に相当する入力値が小さいほど、駆動パルスのパルス幅に相当する出力値が小さくなる。言い換えれば、入力値と出力値とが互いに正比例の関係を有している。したがって、パルス生成回路513は、スイッチング周波数が高いほど、パワーMOSFET402のオン期間を短くするパルス幅を有する駆動パルス312Kを生成し、スイッチング周波数が低いほど、パワーMOSFET402のオン期間を長くするパルス幅を有する駆動パルス312Kを生成する。これにより、たとえば約140kHz以上の高い駆動周波数にて圧電トランス304K,304Y,304M,304Cを駆動しようとする場合でも、ドレイン電位が0ボルトである時点でパワーMOSFET402をオン状態にするゲート電圧を供給することができるので、パワーMOSFET402の故障や動作不良を回避することができる。図14A~C,図15A~C,図16A~C,図17A~C,図18A~C及び図19は、駆動周波数とパワーMOSFET402のドレイン電圧ノードNgの電位との関係を示す測定結果である。各測定結果のグラフに駆動周波数の値が示されている。駆動周波数が共振周波数に近い109.17kHzでは、ドレイン電圧の波形は、半波正弦波となり、トレイン電位の0Vボルト期間が長くなる。一方、駆動周波数が高くなり、約147.93kHzとなると正弦波に近づきトレイン電位の0ボルト期間が短くなる。また、図20は、図14A~C,図15A~C,図16A~C,図17A~C,図18A~C及び図19の測定結果から得られたドレイン電圧の1周期に占める0ボルト期間の割合単位:パーセントを駆動周波数毎に示す図である。図20のテーブルに示されるように、駆動周波数が低くなるほど、ドレイン電圧の0ボルト期間の割合が増大することが分かる。パワーMOSFET402の動作マージンを確実に確保する観点からは、パワーMOSFET402のオン期間は、前記0ボルト期間以下であり且つ0ボルト期間の2/3以上の範囲内であることが望ましい。当該オン期間が0ボルト期間の2/3より短くなると、ドレイン電位がパワーMOSFET402のオフ期間中に上昇してしまい、パワーMOSFET402に過電流が流れて破壊される場合がある。一方、当該オン期間が0ボルト期間より長いと、ドレイン電位が立ち下がる前にパワーMOSFET402がオン状態に遷移する。図21A,Bは、比較例のドレイン電位、ドレイン側電流ノードNgを流れる電流及びゲート電位の測定結果を示すグラフである。図21Aは、駆動周波数110.62kHz、オンデューティ比15の場合のグラフであり、図21Bは、駆動周波数147.93kHz、オンデューティ比50の場合のグラフである。図21A,Bの場合には、パワーMOSFET402に過電流が流れて動作不良になることが確認された。特に、図21Aの場合には、ドレイン電圧が0ボルトになる前にパワーMOSFET402がオン状態に遷移し、パワーMOSFET402が動作不良となった。一方、図22A,Bは、本実施の形態の制御方法で生成されたドレイン電位、ドレイン側電流ノードNgを流れる電流及びゲート電位の測定結果を示すグラフである。図22Aは、駆動周波数147.93kHz、オンデューティ比15の場合のグラフであり、図22Bは、駆動周波数108.70kHz、オンデューティ比45の場合のグラフである。図22A,Bに示されるように、駆動周波数147.93kHzではパワーMOSFET402への駆動パルスのオンデューティは15となり、108.70kHzではオンデューティ45となり、パワーMOSFET402の動作マージンを確保することができ、消費電力を削減することができる。図23は、図20の結果ドレイン電位0V割合が実線でプロットされたグラフである。図23では、ドレイン電位0V割合を2/3倍した結果も破線でプロットされている。また、一点鎖線に例示されるように、実線と破線との間の領域でオンデューティ比を制御することが望ましい。これにより、パワーMOSFET402の動作マージンを確実に確保することができる。以上説明したように実施の形態1では、スイッチング素子であるパワーMOSFET402に対するスイッチング周波数ひいては、圧電トランスに対する駆動周波数に応じて駆動パルスのオンデューティ比を可変としたことにより、常に効率の良いオンデューティ比を選択することができる。よって、パワーMOSFET402の動作マージンを確保し、消費電力を削減することができる。実施の形態2.次に、本発明に係る実施の形態2について説明する。実施の形態2の画像形成装置の構成は、高圧制御回路の構成を除いて、上記実施の形態1の画像形成装置100の構成と同じである。図24は、実施の形態2のブラック画像用の高圧制御部260KBの基本構成を示す図である。本実施の形態のイエロー画像用、マゼンタ画像用及びシアン画像用の他の高圧制御部の基本構成は、図24の基本構成と同じであるため、その詳細な説明を省略する。本実施の形態の高圧制御部260KBの構成は、図24に示されるパルス生成回路513B内の演算器531を除いて、上記実施の形態1の高圧制御部260Kの構成図5と同じである。演算器531は、分周比に対応するパルス幅を示す制御値を算出する機能を有する。図25は、制御値を算出する手順の一例を概略的に示すフローチャートである。図25に示されるように、演算器531は、9ビットIN[8:0]の値が入力されると、IN[8:0]と、IN[8:0]を2ビットだけ右シフトして1/4倍にした値とを加算することで中間値Aを得るステップS801。次いで、演算器531は、中間値Aから所定値=37010進数を減算することで制御値Bを得るステップS802。そして、演算器531は、この制御値Bを9ビット値として出力するステップS803。以上に説明したように、実施の形態2の演算器531は、入力値と正比例の関係にある制御値を演算により得て分周器517に出力することができる。また、スイッチング素子であるパワーMOSFET402に対するスイッチング周波数ひいては、圧電トランスに対する駆動周波数に応じて駆動パルスのオンデューティ比を可変としたことにより、常に効率の良いオンデューティ比を選択することができる。よって、パワーMOSFET402の動作マージンを確保し、消費電力を削減することができる。なお、制御値Bは、実質的に1次の多項式を用いて演算された結果であるが、これに限定されず、2次以上の高次の多項式を用いて演算された結果を出力するように演算器531の構成を変更してもよい。演算に使用される係数や定数を不揮発性メモリなどの記憶手段に書き換え可能に保持して利用することも可能である。実施の形態1,2の変形例.以上、図面を参照して本発明に係る種々の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、上記実施の形態1~3の画像形成装置は、いわゆるカラータンデム方式の画像形成装置であるが、実施の形態1~3の高圧電源装置は、モノクロ方式の画像形成装置にも適用することが可能である。また、実施の形態1~3の高圧電源装置は、帯電工程や現像工程などの転写工程以外のバイアス源にも適用することが可能である。また、圧電トランス304K,304Y,304M,304Cの種類や1次側の駆動回路構成によって圧電トランス304K,304Y,304M,304Cの共振特性は異なるので、パワーMOSFET402に供給すべき駆動パルスのオンデューティ比は、共振特性に応じて変える必要がある。さらに、上記高圧制御回路260の構成の全部または一部は、ハードウェアで実現されてもよいし、あるいは、CPU中央演算装置などのプロセッサに処理を実行させるプログラムで実現されてもよい。また、高圧制御回路260は、特定の用途向けに複数機能の回路を1つにまとめた集積回路であるエーシックApplicationSpecificIntegratedCircuit、ASIC、あるいは、ユーザが独自の論理回路を書き込むことができるゲートアレイの一種であるフィールドプログラマブルゲートアレイFieldProgrammableGateArray、FPGAにより構成されてもよい。"