基準電圧をバッファし、一定電圧の出力電圧を供給する定電圧バッファ回路であって、前記出力電圧と前記基準電圧とを取得する差動増幅器と、前記差動増幅器の出力信号に応じて制御されるP型駆動の出力手段と、前記出力電圧が前記基準電圧よりも大きいことを検出する検出手段と、前記検出手段において、前記出力電圧が前記基準電圧に対して大きいことが検出された場合には、出力ノードから電流を引き出すように電流を制御する電流制御手段と、を有する定電圧バッファ回路。前記検出手段は、ゲートには前記基準電圧が印加され、ソースには前記出力電圧が印加されるPチャネルMOSトランジスタであることを特徴とする請求項1に記載の定電圧バッファ回路。基準電圧をバッファし、一定電圧の出力電圧を供給する定電圧バッファ回路であって、前記出力電圧と前記基準電圧とを取得する差動増幅器と、前記差動増幅器の出力信号に応じて制御されるN型駆動の出力手段と、前記出力電圧が前記基準電圧よりも小さいことを検出する検出手段と、前記検出手段において、前記出力電圧が前記基準電圧に対して小さいことが検出された場合には、出力ノードに電流を注入するように電流を制御する電流制御手段と、を有する定電圧バッファ回路。前記検出手段は、ゲートには前記基準電圧が印加され、ソースには前記出力電圧が印加されるNチャネルMOSトランジスタであることを特徴とする請求項3に記載の定電圧バッファ回路。前記電流制御手段は、前記検出手段としてのMOSトランジスタに流れる電流に応じて、前記出力ノードに対する電流を制御することを特徴とする請求項2又は4に記載の定電圧バッファ回路。前記電流制御手段は、前記検出手段としてのMOSトランジスタに流れる電流をミラーし、その電流に応じて、前記出力ノードに対する電流を制御するためのミラー回路を含むことを特徴とする請求項2、4、及び5のいずれか一項に記載の定電圧バッファ回路。前記検出手段としてのMOSトランジスタは、自回路に含まれる他のトランジスタよりも閾値電圧の低いMOSトランジスタであることを特徴とする請求項2、4、5、及び6のいずれか一項に記載の定電圧バッファ回路。しかしながら、上述したように、スタートアップ時などにおいて、演算増幅回路の出力電圧が、駆動能力の高い側とは反対方向に大きくずれる場合がある。例えば、シンク駆動能力は高いがソース駆動能力はさほど高くないバッファ回路において、スタートアップ時に出力電位Voutが所定電圧Vrefよりも低いために、出力電位Voutを所定電圧Vrefまで引き上げる場合、もしくは逆に、ソース駆動能力は高いがシンク駆動能力はさほど高くないバッファ回路において、スタートアップ時に出力電位Voutが所定電圧Vrefよりも高いために、出力電位Voutを所定電圧Vrefまで引き下げる場合である。このような場合には、出力電位は演算増幅回路の帯域ではなく、出力段の定電流源例えば図3の定電流源M58と負荷容量例えば図3のコンデンサCCとの時定数で決まるため、いかに演算増幅回路の帯域を高くしてもスタートアップ時の動作はさほど加速されない。本発明は、上記課題に鑑み、スタートアップ時などに、演算増幅回路の出力電圧が、駆動能力の高い側とは反対方向に大きくずれた場合においても、出力段の定電流源に制限されることなく、所定電圧へのセットリングを加速することが可能な定電圧バッファ回路を提供することを目的とする。上記問題を解決するために、本発明の一態様は、基準電圧をバッファし、一定電圧の出力電圧を供給する定電圧バッファ回路であって、前記出力電圧と前記基準電圧とを取得する差動増幅器と、前記差動増幅器の出力信号に応じて制御されるP型駆動の出力手段と、前記出力電圧が前記基準電圧よりも大きいことを検出する検出手段と、前記検出手段において、前記出力電圧が前記基準電圧に対して大きいことが検出された場合には、出力ノードから電流を引き出すように電流を制御する電流制御手段と、を有する定電圧バッファ回路である。この構成によれば、スタートアップ時などに、演算増幅回路の出力電圧が所定の基準電圧よりも大きい場合でも、出力段の定電流源に制限されることなく、所定の基準電圧へのセットリングを加速することが可能である。また、本発明の他の態様は、上記の定電圧バッファ回路において、前記検出手段は、ゲートには前記基準電圧が印加され、ソースには前記出力電圧が印加されるPチャネルMOSトランジスタであることを特徴とする定電圧バッファ回路である。この構成によれば、スタートアップ時などに、演算増幅回路の出力電圧が所定の基準電圧よりも大きい場合でも、出力段の定電流源に制限されることなく、所定の基準電圧へのセットリングを加速することが可能である。また、本発明の他の態様は、基準電圧をバッファし、一定電圧の出力電圧を供給する定電圧バッファ回路であって、前記出力電圧と前記基準電圧とを取得する差動増幅器と、前記差動増幅器の出力信号に応じて制御されるN型駆動の出力手段と、前記出力電圧が前記基準電圧よりも小さいことを検出する検出手段と、前記検出手段において、前記出力電圧が前記基準電圧に対して小さいことが検出された場合には、出力ノードに電流を注入するように電流を制御する電流制御手段と、を有する定電圧バッファ回路である。この構成によれば、スタートアップ時などに、演算増幅回路の出力電圧が所定の基準電圧よりも小さい場合でも、出力段の定電流源に制限されることなく、所定の基準電圧へのセットリングを加速することが可能である。また、本発明の他の態様は、上記の定電圧バッファ回路において、前記検出手段は、ゲートには前記基準電圧が印加され、ソースには前記出力電圧が印加されるNチャネルMOSトランジスタであることを特徴とする定電圧バッファ回路である。この構成によれば、スタートアップ時などに、演算増幅回路の出力電圧が所定の基準電圧よりも小さい場合でも、出力段の定電流源に制限されることなく、所定の基準電圧へのセットリングを加速することが可能である。また、本発明の他の態様は、前記電流制御手段は、前記検出手段としてのMOSトランジスタに流れる電流に応じて、前記出力ノードに対する電流を制御することを特徴とする定電圧バッファ回路である。また、本発明の他の態様は、前記電流制御手段は、前記検出手段としてのMOSトランジスタに流れる電流をミラーし、その電流に応じて、前記出力ノードに対する電流を制御するためのミラー回路を含むことを特徴とする定電圧バッファ回路である。また、本発明の他の態様は、前記検出手段としてのMOSトランジスタは、自回路に含まれる他のトランジスタよりも閾値電圧の低いMOSトランジスタであることを特徴とする定電圧バッファ回路である。この構成によれば、検出用のMOSトランジスタは基準電圧と出力電圧との差を素早く検知することができる。本発明の一態様によれば、演算増幅回路の出力電圧が、駆動能力の高い側とは反対方向に大きくずれた場合においても、出力段の定電流源に制限されることなく、所望の電圧へのセットリングを加速することが可能となる。以下、本発明の実施形態について、図面を参照しながら説明する。以下の説明において参照する各図では、他の図と同等部分は同一符号によって示される。構成例1図1は、本実施形態に係る定電圧バッファ回路の構成の一例を示す図である。本実施形態に係る定電圧バッファ回路は、大きく分けて、差動増幅段1、出力段2、及び検出回路加速回路3から構成される。また、図1に示される定電圧バッファ回路は、出力段2がP型駆動であり、N側は定電流源のA級の出力段である。[差動増幅段、出力段]差動増幅段1は、差動対を形成するN型MOSトランジスタM1、M2と、定電流源M5と、負荷となるトランジスタであってミラー回路を構成するP型MOSトランジスタM3、M4とからなる。また、出力段は、定電流源M7と、P型MOSトランジスタM6とからなるA級の出力段である。また、この差動増幅段1と出力段2とに加えて、位相補償用コンデンサCCが出力段の入力ノードと出力ノードとの間に設けられている。すなわち、2段構成の演算増幅回路によってボルテージフォロアが形成されている。そして、本実施形態の定電圧バッファ回路は、このボルテージフォロアに、検出回路加速回路3が付加されていることによって構成されている。なお、ボルテージフォロアの出力負荷として、演算増幅回路の出力ノードと接地との間にコンデンサCLが設けられている。また、ボルテージフォロアには一定電圧Vrefが入力される。[検出回路加速回路]検出回路加速回路3は、N型MOSトランジスタM8と、P型MOSトランジスタM9の電流をミラーするとともに電流を演算増幅回路の出力ノードに注入するP型MOSトランジスタM10と、P型MOSトランジスタM11と、ドレインとゲートがダイオード接続されたN型トランジスタM12と、このトランジスタM13を流れる電流をミラーするN型MOSトランジスタM13とから構成される。トランジスタM10とともにミラー回路を構成するP型MOSトランジスタM9は、ドレインとゲートがダイオード接続されている。そして、このトランジスタM9のドレインは、N型MOSトランジスタM8のドレインに接続されており、トランジスタM8のゲートには一定電圧Vrefが印加される。また、トランジスタM8のソースは、演算増幅回路の出力ノードに接続されるとともに、トランジスタM11のソースに接続されている。トランジスタM11のゲートには一定電圧Vrefが印加され、トランジスタM11のドレインはトランジスタM12のドレインと接続されている。すなわち、検出回路加速回路3は、トランジスタM2のゲート端子から演算増幅回路の出力ノードまでの接続ラインを挟んで対称的な構成となっている。なお、トランジスタM8とトランジスタM11は、他のトランジスタよりも閾値電圧の低いタイプのMOSトランジスタであることが望ましい。なぜならば、これらのトランジスタは一定電圧Vrefと出力電圧Voutとの差を検出するための検出用トランジスタであるため、反応の良いトランジスタであるほうが好適だからである。トランジスタM12とトランジスタM13はミラー回路を構成し、トランジスタM12は、ドレインとゲートがダイオード接続されている。N型MOSトランジスタであるトランジスタM13は、トランジスタM12の電流をミラーするとともに、電流を演算増幅回路の出力ノードから引き込む。ここで、ボルテージフォロアが一定電圧Vrefを出力している場合、トランジスタM8とトランジスタM11のゲート-ソース間電位はともに0Vであるため、両者ともOFFとなり、電流は流れない。そのため、トランジスタM8とトランジスタM11の先に構成されているトランジスタM12とM13とからなるカレントミラー回路にも電流が流れない。その結果、検出回路加速回路3は出力ノードに電流を注入しないため、通常動作時には全く影響を与えない。一方、スタートアップ時など、ボルテージフォロアが一定電圧Vrefよりも非常に高い電圧を出力している場合Vout>Vref、トランジスタM11のゲート-ソース間電位が広がり多くの電流が流れる。その結果、トランジスタM12とM13とからなるカレントミラー回路にも電流が多く流れるため、検出回路加速回路3は、トランジスタM13を介して出力ノードから電流を多く引き込み、出力電位Voutについて、一定電圧Vrefへの収束を加速させる。逆に、ボルテージフォロアが一定電圧Vrefよりも非常に低い電圧を出力している場合Vout<Vref、出力段2のトランジスタM6を介して電流が出力ノードに流入し、出力電位Voutを上昇させる。また、この時、検出回路加速回路3では、トランジスタM8のゲート-ソース間電位が広がり多くの電流が流れる。その結果、トランジスタM9を流れる電流をミラーするトランジスタM10を介して、出力ノードに多くの電流が流入し、出力電位Voutについて、一定電圧Vrefへの収束を加速させることになる。すなわち、上記の構成によれば、検出回路加速回路3は、トランジスタM8~M10で構成される回路によりソース駆動能力を発揮し、トランジスタM11~M13で構成される回路によりシンク駆動能力を発揮する。図1に示される定電圧バッファ回路の出力段2はP型駆動であるため、本来は、ソース駆動能力出力電位Voutを増加させる能力に優れるものの、シンク駆動能力出力電位Voutを減少させる能力はさほど高くない。しかし、本実施形態の定電圧バッファ回路は、スタートアップ時などに、Vout>Vrefであっても、トランジスタM11~M13によりシンク駆動能力が発揮されるため、素早く出力電位Voutを一定電圧Vrefと同等の電圧にさせることができる。なお、上述したように、図1の構成例では、演算増幅回路の出力段2はP型駆動のタイプであり、ソース駆動能力は元々、優れているため、ソース駆動を加速するためのMOSトランジスタM8、M9、M10は必須の構成ではない。ただし、これらのトランジスタを備えることにより、Vref>Voutである場合にソース駆動を加速することができる。構成例2図2は、出力段にN型駆動の演算増幅回路を用いた定電圧バッファ回路の構成例である。すなわち、図2の定電圧バッファ回路は、差動増幅段1及び出力段2の構成部分が図1の定電圧バッファ回路と異なっており、検出回路3の構成については図1の定電圧バッファ回路と同様である。図2の定電圧バッファ回路において、差動増幅段1では、P型MOSトランジスタM1 ́とP型MOSトランジスタM2 ́とが差動対を形成し、定電流源M5からの電流を受ける。トランジスタM1 ́のドレインからの電流はN型MOSトランジスタM3 ́のドレインに流入するように接続されている。また、N型MOSトランジスタM4 ́はドレインとゲートがダイオード接続されており、トランジスタM3 ́の電流をミラーする。なお、トランジスタM1 ́のゲートには、一定電圧Vrefが印加される。また、出力段では、定電流源M7からの電流は、N型MOSトランジスタM6 ́のドレインに流入するように接続されている。また、図2に示される検出回路加速回路3の動作については、図1に示される定電圧バッファ回路の検出回路加速回路3と同様である。すなわち、図2の定電圧バッファ回路においても、図1の定電圧バッファ回路と同様に、検出回路加速回路3は、トランジスタM8~M10で構成される回路によりソース駆動能力を発揮し、トランジスタM11~M13で構成される回路によりシンク駆動能力を発揮する。図2に示される定電圧バッファ回路の出力段2はN型駆動であるため、本来は、シンク駆動能力出力電位Voutを減少させる能力に優れるものの、ソース駆動能力出力電位Voutを増加させる能力はさほど高くない。しかし、本実施形態の定電圧バッファ回路は、スタートアップ時などに、Vout<Vrefであっても、トランジスタM8~M10によりソース駆動能力が発揮されるため、素早く出力電位Voutを一定電圧Vrefと同等の電圧にさせることができる。なお、上述したように、図2の構成例では、演算増幅回路の出力段2はN型駆動であることによりシンク駆動能力は優れているため、シンク駆動を加速するためのMOSトランジスタM11、M12、M13は必須の構成ではない。ただし、これらのトランジスタを備えることにより、Vout>Vrefである場合には、出力段2のトランジスタM6 ́により出力ノードから電流を引き込むとともに、検出回路加速回路3では、トランジスタM11~M13のシンク駆動能力によって、出力電位Voutについて、一定電圧Vrefへの収束を加速させることができる。まとめ上記説明したように、本実施形態に係る定電圧バッファ回路によれば、演算増幅回路の出力電圧が、駆動能力の高い側とは反対方向に大きくずれた場合においても、出力段の定電流源に制限されることなく、あらかじめ定められた所望の一定電圧へのセットリングを加速することが可能である。以上、本発明の実施の形態について説明したが、本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本発明の範囲は、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。