両電極間に印加される電圧に応じて抵抗状態をプログラムでき、当該抵抗状態に応じてオン状態とオフ状態とを書き換え可能なスイッチ素子が二次元アレイ状に複数配置されたスイッチ素子群と、前記各々のスイッチ素子の抵抗状態の検知およびプログラミングを実施するコンフィギュレーションコントローラと、を備え、前記コンフィギュレーションコントローラは、前記スイッチ素子の両電極間に前記スイッチ素子のオン状態とオフ状態を実質的に変化させない検査用電圧を印加して前記スイッチ素子の抵抗状態を検知し、当該検知された抵抗状態が異常である場合は、前記スイッチ素子の抵抗状態が前記プログラムされた抵抗状態となるように前記スイッチ素子の両電極間にプログラミング電圧を印加する、再構成可能回路。前記コンフィギュレーションコントローラは、前記検査用電圧および前記プログラミング電圧を印加するスイッチ素子に対応するアドレスを生成するアドレス生成手段と、前記スイッチ素子に前記検査用電圧および前記プログラミング電圧を印加する電圧制御手段と、前記スイッチ素子の両電極間に前記検査用電圧が印加された際の前記スイッチ素子の抵抗状態を検知する検知手段と、前記アドレッシング手段と、前記電圧印加手段と、前記検知手段とを制御する制御手段と、を備える、請求項1に記載の再構成可能回路。前記コンフィギュレーションコントローラは更に記憶手段を含み、前記記憶手段は、前記スイッチ素子がオン状態およびオフ状態のいずれかにプログラムされているかに関する情報を保持する、請求項2に記載の再構成可能回路。前記アドレス生成手段はカウンタを備え、前記制御手段から出力されたアドレスインクリメント信号に応じてカウント値をインクリメントすることで前記アドレスを生成する、請求項2または3に記載の再構成可能回路。前記コンフィギュレーションコントローラは、前記スイッチ素子の抵抗状態を検知する際に、前記スイッチ素子がオン状態にプログラムされている場合は、前記スイッチ素子のアノード側に前記検査用電圧をカソード側に接地電圧をそれぞれ印加し、前記スイッチ素子がオフ状態にプログラムされている場合は、前記スイッチ素子のアノード側に接地電圧をカソード側に前記検査用電圧をそれぞれ印加する、請求項1乃至4のいずれか一項に記載の再構成可能回路。前記コンフィギュレーションコントローラは、前記スイッチ素子の抵抗状態を検知する際に、前記スイッチ素子が備えるアノード電極およびカソード電極のうち前記接地電圧が印加される側の電極の電圧であるテスト電圧を用いて前記スイッチ素子の抵抗状態を検知する、請求項5に記載の再構成可能回路。前記コンフィギュレーションコントローラは、前記スイッチ素子の抵抗状態を検知する際に、前記スイッチ素子がオン状態にプログラムされている場合は、前記テスト電圧が所定の第1の電圧よりも低い場合に異常であると判断し、前記スイッチ素子がオフ状態にプログラムされている場合は、前記テスト電圧が所定の第2の電圧よりも高い場合に異常であると判断する、請求項6に記載の再構成可能回路。前記コンフィギュレーションコントローラは、前記テスト電圧が所定の第3の電圧よりも高い場合は、前記スイッチ素子がオン状態にプログラムされていると判断し、前記テスト電圧が前記所定の第3の電圧よりも低い場合は、前記スイッチ素子がオフ状態にプログラムされていると判断する、請求項6または7に記載の再構成可能回路。前記コンフィギュレーションコントローラは、前記再構成可能回路に電源が投入されたときに、または前記再構成可能回路が使用されていない期間に、前記各々のスイッチ素子の抵抗状態の検知およびプログラミングを実施することで前記再構成可能回路のリフレッシュを実施する、請求項1乃至8のいずれか一項に記載の再構成可能回路。再構成可能回路のリフレッシュ方法であって、前記再構成可能回路は、両電極間に印加される電圧に応じて抵抗状態をプログラムでき、当該抵抗状態に応じてオン状態とオフ状態とを書き換え可能なスイッチ素子が二次元アレイ状に複数配置されたスイッチ素子群と、前記各々のスイッチ素子の抵抗状態の検知およびプログラミングを実施するコンフィギュレーションコントローラと、を備え、前記コンフィギュレーションコントローラは、前記スイッチ素子の両電極間に前記スイッチ素子のオン状態とオフ状態を実質的に変化させない検査用電圧を印加して前記スイッチ素子の抵抗状態を検知し、当該検知された抵抗状態が異常である場合は、前記スイッチ素子の抵抗状態が前記プログラムされた抵抗状態となるように前記スイッチ素子の両電極間にプログラミング電圧を印加する、再構成可能回路のリフレッシュ方法。しかしながら、背景技術で説明したような抵抗変化型スイッチ素子を用いた再構成可能回路では、プログラミング電圧Vonよりも低い電源電圧で再構成可能回路を長時間使用し続けると、抵抗変化型スイッチ素子のプログラミング状態が徐々に劣化するという問題があった。このように、抵抗変化型スイッチ素子のプログラミング状態が徐々に劣化すると、回路の性能が低下したり、消費電力が増大したり、回路が機能しなくなるという問題がある。このため、抵抗変化型スイッチ素子を用いた再構成可能回路は安定性に乏しいという問題がある。上記課題に鑑み本発明の目的は、抵抗変化型の書き換え可能不揮発スイッチ素子を用いた場合であっても、安定的に駆動することができる再構成可能回路および再構成可能回路のリフレッシュ方法を提供することである。本発明にかかる再構成可能回路は、両電極間に印加される電圧に応じて抵抗状態をプログラムでき、当該抵抗状態に応じてオン状態とオフ状態とを書き換え可能なスイッチ素子が二次元アレイ状に複数配置されたスイッチ素子群と、前記各々のスイッチ素子の抵抗状態の検知およびプログラミングを実施するコンフィギュレーションコントローラと、を備え、前記コンフィギュレーションコントローラは、前記スイッチ素子の両電極間に前記スイッチ素子のオン状態とオフ状態を実質的に変化させない検査用電圧を印加して前記スイッチ素子の抵抗状態を検知し、当該検知された抵抗状態が異常である場合は、前記スイッチ素子の抵抗状態が前記プログラムされた抵抗状態となるように前記スイッチ素子の両電極間にプログラミング電圧を印加する。本発明にかかる、両電極間に印加される電圧に応じて抵抗状態をプログラムでき、当該抵抗状態に応じてオン状態とオフ状態とを書き換え可能なスイッチ素子が二次元アレイ状に複数配置されたスイッチ素子群と、前記各々のスイッチ素子の抵抗状態の検知およびプログラミングを実施するコンフィギュレーションコントローラと、を備える再構成可能回路のリフレッシュ方法は、前記スイッチ素子の両電極間に前記スイッチ素子のオン状態とオフ状態を実質的に変化させない検査用電圧を印加して前記スイッチ素子の抵抗状態を検知し、当該検知された抵抗状態が異常である場合は、前記スイッチ素子の抵抗状態が前記プログラムされた抵抗状態となるように前記スイッチ素子の両電極間にプログラミング電圧を印加する。本発明により、抵抗変化型の書き換え可能不揮発スイッチ素子を用いた場合であっても、安定的に駆動することができる再構成可能回路および再構成可能回路のリフレッシュ方法を提供することが可能となる。実施の形態1以下、図面を参照して本発明の実施の形態について説明する。図1は、実施の形態1にかかる再構成可能回路10を示す回路図である。図1に示す再構成可能回路10は、複数の抵抗変化型スイッチ素子11~13、21~23が二次元アレイ状に配置されている。各抵抗変化型スイッチ素子11~13、21~23は、配線間の接続をプログラマブルに設定することができる。図1では、例えば抵抗変化型スイッチ素子11は配線61と配線62との間に接続され、配線61と配線62とが導通する場合と導通しない場合とを切り替えることができる。つまり、抵抗変化型スイッチ素子1iは配線6iと配線6i1との間に接続されており、配線6iと配線6i1とが導通する場合と導通しない場合とを切り替えることができる。同様に、抵抗変化型スイッチ素子2iは配線7iと配線7i1との間に接続されており、配線7iと配線7i1とが導通する場合と導通しない場合とを切り替えることができる。なお、iは1以上の整数とする。また、例えば抵抗変化型スイッチ素子1iを総称して示す場合は、iを用いずに単に抵抗変化型スイッチ素子1と表示する場合もある。他の構成要素についても同様である。また、本実施の形態にかかる再構成可能回路で用いられる抵抗変化型スイッチ素子11~13、21~23は、両電極間に印加される電圧に応じて抵抗状態をプログラムでき、当該抵抗状態に応じてオン状態とオフ状態とを書き換え可能なスイッチ素子である。抵抗変化型スイッチ素子11~13、21~23の構成は、図13A~図13Cに示した抵抗変化型スイッチ素子101と基本的に同様である。すなわち、抵抗変化型スイッチ素子11~13、21~23は極性を持っており、太線で示した側の電極はアノードであり、反対側の電極はカソードである。そして、抵抗変化型スイッチ素子は、アノードにプログラミング電圧として所定の正電圧オン電圧Von以上の電圧を、カソードにグランド電圧Vgndを印加することで低抵抗状態オン状態にプログラムされる。また、抵抗変化型スイッチ素子は、アノードにグランド電圧Vgndを、カソードにプログラミング電圧として所定の正電圧オフ電圧Voff以上の電圧を印加し、カソードからアノードへ所定の電流以上の電流を流すことで高抵抗状態オフ状態にプログラムされる。ここで、オン電圧Vonとオフ電圧Voffは、例えばVon>Voffの関係である。本実施の形態では、各抵抗変化型スイッチ素子11~13、21~23にプログラミング電圧を印加するために、コンフィギュレーションコントローラ60、プログラミングドライバ111~113、プログラミングデコーダ121、122、プログラミング線51~53、ゲート線81、82、およびプログラミングトランジスタ例えば、N型のトランジスタとする31~33、41~43が設けられている。例えば、プログラミングトランジスタ31のソースは、抵抗変化型スイッチ素子11のアノード側の配線61に接続され、ドレインはプログラミング線51に接続され、ゲートはゲート線81に接続されている。プログラミングトランジスタ32のソースは、抵抗変化型スイッチ素子11のカソード側抵抗変化型スイッチ素子12のアノード側でもあるの配線62に接続され、ドレインはプログラミング線52に接続され、ゲートはゲート線81に接続されている。他のプログラミングトランジスタについても同様である。プログラミングドライバ11iは、コンフィギュレーションコントローラ60から出力されたプログラミング制御信号Bを配線13を介して入力し、プログラミング制御信号Bに応じた出力Pプログラミング電圧をプログラミング線5iに出力する。プログラミングデコーダ12iは、コンフィギュレーションコントローラ60から出力された行アドレス信号RAを配線14を介して入力する。各プログラミングデコーダ12iは固有のIDを有し、行アドレス信号RAが自身のIDと一致したプログラミングデコーダのみがゲート線8iをハイレベルにし、それ以外のプログラミングデコーダはゲート線8iをローレベルにする。図1に示す再構成可能回路10において、例えば抵抗変化型スイッチ素子11をプログラムするにはその両電極にプログラミング電圧を印加する必要がある。この場合は、まず、コンフィギュレーションコントローラ60はプログラミングデコーダ121の固有のIDを示す行アドレス信号RAを出力する。この行アドレス信号RAが供給されたプログラミングデコーダ121は、ゲート線81をハイレベルにして、抵抗変化型スイッチ素子11が属する一行分のプログラミングトランジスタ3iをオン状態にする。このとき、ゲート線81以外のゲート線8jjは1以外の整数はローレベルとなり、プログラミングトランジスタ3i以外のプログラミングトランジスタをオフ状態とする。次に、コンフィギュレーションコントローラ60は、プログラミングドライバ111および112をプログラミング状態に設定する。プログラミングドライバ111および112は、プログラミング線51および52を介して、抵抗変化型スイッチ素子11の両電極にプログラミング電圧を供給する。このとき、プログラミングドライバ111および112以外のプログラミングドライバ11kkは1、2以外の整数は、ハイインピーダンス状態に設定される。ここで、プログラミング状態とは、抵抗変化型スイッチ素子11をオン状態にプログラムする場合は、アノード側に繋がるプログラミングドライバ111の出力Pをオン電圧Vonに、カソード側に繋がるプログラミングドライバ112の出力Pをグランド電圧Vgndにすることである。また、抵抗変化型スイッチ素子11をオフ状態にプログラムする場合は、アノード側に繋がるプログラミングドライバ111の出力Pをグランド電圧Vgndに、カソード側に繋がるプログラミングドライバ112の出力Pをオフ電圧Voffにすることである。ここで、各プログラミングドライバ11iの出力状態は、コンフィギュレーションコントローラ60から出力されるプログラミング制御信号Bを用いて制御される。図2は、本実施の形態にかかる再構成可能回路が備えるプログラミングドライバ11を示す回路図である。プログラミングドライバ11は、ドライバデコーダ21と、電源制御トランジスタ22と、テストトランジスタ23とを備える。プログラミング制御信号Bは、列アドレスCA1、CA2および電圧制御信号CV1、CV2を含む。各プログラミングドライバ11iは固有のIDを有し、列アドレスCV1が自身のIDと一致したドライバは電圧制御信号CV1によって、列アドレスCA2が自身のIDと一致したドライバは電圧制御信号CV2によって、それぞれ出力Pが制御される。自身のIDが列アドレスCA1、CV2と一致しないプログラミングドライバはハイインピーダンス状態となる。ドライバデコーダ21は、プログラミング制御信号Bの電圧制御信号CV1、CV2に応じて電源制御トランジスタ22を制御する。つまり、プログラミングドライバ11の出力Pとして、電圧制御信号CV1、CV2に応じた電圧が出力される。図3は、電圧制御信号CV1、CV2とプログラミングドライバ11の出力Pとの関係を示す表である。図3に示すように、プログラミングドライバ11は、電圧制御信号CV1またはCV2が10の時は出力PとしてVonを、01の時は出力PとしてVoffを、11の時は出力PとしてVmdlを、00の時は出力PとしてVgndをそれぞれ出力する。なお、プログラミングに使用する電圧としてVon、Voff、Vgndに加えて中間電圧Vmdlが用いられる。ここで、中間電圧VmdlはVonの約1/2の電圧であり、抵抗変化型スイッチ素子の両電極間にこの電圧が印加されても抵抗変化型スイッチ素子のプログラム状態は変化しない電圧である。また、プログラミングドライバ11の出力PがVgndのときテストトランジスタ23がオン状態となる。これにより、プログラミングドライバ11は、ノードPの電圧つまり、抵抗変化型スイッチ素子の電極のうちVgndが印加されている側の電極の電圧を図1のコンフィギュレーションコントローラ60のテスト入力TIに供給することができる。プログラミング状態においてVgnd側の電圧をモニターすることで、抵抗変化型スイッチ素子のプログラミング状態抵抗状態を把握することができる。また、本実施の形態にかかる再構成可能回路が備えるコンフィギュレーションコントローラ60は、各々の抵抗変化型スイッチ素子のリフレッシュを実施することができる。ここでリフレッシュとは、抵抗変化型スイッチ素子の劣化を修正する処理のことである。リフレッシュは再構成可能回路の電源投入時、あるいはある程度まとまった期間使用されない時間に行うことが望ましい。これにより、リフレッシュをあまり意識することなく再構成可能回路を長期間安定して使用することが可能となる。図4は、本実施の形態にかかる再構成可能回路10が備えるコンフィギュレーションコントローラ60を示す図である。図4に示すコンフィギュレーションコントローラ60は、制御部制御手段61、コンフィギュレーションメモリアドレス生成手段62、アドレスゲート63、電圧制御部電圧制御手段64、参照信号生成部65、比較器66、および排他的論理和ゲート67を備える。ここで、参照信号生成部65、比較器66、および排他的論理和ゲート67は、抵抗変化型スイッチ素子の抵抗状態を検知する検知手段を構成する。制御部61は、入力端子CLKに供給されるクロック信号CLKに同期して動作する。また、制御部61は、入力端子Sに供給される開始信号Sがハイレベルとなった場合に動作を開始する。制御部61は、コンフィギュレーションメモリ62にメモリアドレスMAを、アドレスゲート63および電圧制御部64にモード信号Hを、電圧制御部64および参照信号生成部65にコンフィギュレーション信号Cを、それぞれ出力する。コンフィギュレーションメモリ62は、再構成可能回路に含まれる各抵抗変化型スイッチ素子に対応したワードデータを保持する。ワードデータは対応する抵抗変化型スイッチ素子をプログラムするために必要なアドレス情報RA、CA1、CA2と、抵抗変化型スイッチ素子のプログラム状態オン状態またはオフ状態を示すプログラム状態情報Mを含む。アドレス情報RA、CA1、CA2はアドレスゲート63を介してプログラミングドライバ11やプログラミングデコーダ12に供給される。コンフィギュレーションメモリ62は、制御部61から供給されたメモリアドレスMAに対応した抵抗変化型スイッチ素子をプログラムするために必要なアドレス情報RA、CA1、CA2をアドレスゲート63に、当該抵抗変化型スイッチ素子に対応するプログラム状態情報Mを電圧制御部64および排他的論理和ゲート67の一端にそれぞれ供給する。アドレスゲート63は、制御部61から出力されたモード信号Hに応じて、アドレス情報RA、CA1、CA2を出力する。具体的には、アドレスゲート63は、H=1ハイレベルの場合、全てのプログラミングトランジスタがオン状態となるような行アドレスRAをプログラミングデコーダ12に出力し、全てのプログラミングドライバ11が中間電圧Vmdlを出力するような列アドレスCA1、CA2をプログラミングドライバ11に出力する。また、アドレスゲート63は、H=0ローレベルの場合、コンフィギュレーションメモリ62から出力されたアドレス情報RA、CA1、CA2をそのまま出力する。ここで、アドレス情報RA、CA1、CA2をプログラミングアドレスAと呼ぶ。電圧制御部64は、制御部61から出力されたモード信号Hおよびコンフィギュレーション信号C、並びにコンフィギュレーションメモリ62から出力されたプログラム状態情報Mに応じて電圧制御信号CV1、CV2を生成し、プログラミングドライバ11に出力する。図5は、モード信号H、コンフィギュレーション信号C、およびプログラム状態情報Mと、電圧制御信号CV1、CV2に応じてプログラミングドライバ11が出力する電圧との関係を示す表である。ここで、Xはドントケアを意味する。制御部61から出力されたモード信号HがH=1のときは中間状態、H=0の時は非中間状態となる。ここで、中間状態とは全てのプログラミングドライバ11が中間電圧Vmdlを出力し、全てのプログラミングトランジスタがオン状態となる状態である。つまり、中間状態では全ての抵抗変化型スイッチ素子の両電極間に中間電圧Vmdlが印加される。制御部61から出力されたコンフィギュレーション信号CがC=1の時は、抵抗変化型スイッチ素子のプログラミングモードに対応し、C=0の時は抵抗変化型スイッチ素子の検査モードに対応する。プログラム状態情報MがM=0の時は抵抗変化型スイッチ素子がオン状態低抵抗状態であることを示し、M=1の時は抵抗変化型スイッチ素子がオフ状態高抵抗状態であることを示す。検査モードC=0では、検査対象である抵抗変化型スイッチ素子の両電極間に抵抗変化型スイッチ素子のオン状態とオフ状態を実質的に変化させない検査用電圧を印加して、抵抗状態が正常であるか否かを検査する。つまり、検査対象である抵抗変化型スイッチ素子の両電極間に中間電圧Vmdlおよびグランド電圧Vgndを印加して、抵抗状態が正常であるか否かを検査する。ここで、中間電圧Vmdlは抵抗変化型スイッチ素子の抵抗状態を変化さない電圧ではあるものの、より安全のため抵抗変化型スイッチ素子のプログラム状態を強める方向に電圧を加えるのが望ましい。したがって図5では、検査対象である抵抗変化型スイッチ素子のプログラム状態を示すプログラム状態情報Mに応じて印加する電圧の方向を変えている。なお、列アドレスCA1、電圧制御信号CV1は抵抗変化型スイッチ素子のアノード側に繋がるプログラミングドライバ11iのアドレスと電圧制御信号に対応し、列アドレスCA2、電圧制御信号CV2は抵抗変化型スイッチ素子のカソード側に繋がるプログラミングドライバ11i1のアドレスと電圧制御信号に対応するものとする。プログラミングモードC=1では、抵抗変化型スイッチ素子がオン状態であるべき場合M=0は、アノード側のプログラミングドライバ11iの出力をVon、カソード側のプログラミングドライバ11i1の出力をVgndとする。一方、抵抗変化型スイッチ素子がオフ状態であるべき場合M=1は、アノード側のプログラミングドライバ11iの出力をVgnd、カソード側のプログラミングドライバ11i1の出力をVoffとする。ここで、オン電圧Vonとオフ電圧Voffは、例えばVon>Voffの関係である。図4に示す参照信号生成部65は、制御部61から出力されたコンフィギュレーション信号Cおよびコンフィギュレーションメモリ62から出力されたプログラム状態情報Mに応じて参照信号Rを生成し、比較器66の入力端子の一つに出力する。図6は、コンフィギュレーション信号Cおよびプログラム状態情報Mに応じて参照信号生成部65が出力する参照信号Rを示す表である。図4に示す比較器66は、これらの参照信号Rの電圧とテスト入力TIの電圧テスト電圧とを比較し、テスト入力TIの電圧の方が高い場合はハイレベルの信号を、低い場合はローレベルの信号を出力する。ここで、テスト入力TIの電圧は、抵抗変化型スイッチ素子の電極のうち、Vgndが供給されている側の電極の電圧に対応している。検査モードC=0において、検査対象である抵抗変化型スイッチ素子がオン状態であるべきときM=0、テスト入力TIの電圧がVth第1の電圧よりも高ければ正常と判断される。一方、検査対象である抵抗変化型スイッチ素子がオフ状態であるべきときM=1、テスト入力TIの電圧がVtl第2の電圧よりも低ければ正常と判断される。排他的論理和ゲート67は、一端にプログラム状態情報Mを入力し、他端に比較器66の出力を反転した信号を入力し、これらの排他的論理和を出力する。つまり、検査対象である抵抗変化型スイッチ素子がオン状態であるべきときM=0、テスト入力TIの電圧がVthよりも高ければ正常であるので、比較器66はハイレベルの信号を出力する。この場合、排他的論理和ゲート67は検査結果信号Dとしてローレベルの信号を制御部61に出力する。一方、検査対象である抵抗変化型スイッチ素子がオン状態であるべきときM=0、テスト入力TIの電圧がVthよりも低ければ比較器66はローレベルの信号を出力する異常状態。この場合、排他的論理和ゲート67は検査結果信号Dとしてハイレベルの信号を制御部61に出力する。また、検査対象である抵抗変化型スイッチ素子がオフ状態であるべきときM=1、テスト入力TIの電圧がVtlよりも低ければ正常であるので、比較器66はローレベルの信号を出力する。この場合、排他的論理和ゲート67は検査結果信号Dとしてローレベルの信号を制御部61に出力する。一方、検査対象である抵抗変化型スイッチ素子がオフ状態であるべきときM=1、テスト入力TIの電圧がVtlよりも高ければ比較器66はハイレベルの信号を出力する異常状態。この場合、排他的論理和ゲート67は検査結果信号Dとしてハイレベルの信号を制御部61に出力する。本実施の形態にかかる再構成可能回路では、異常状態を検出した場合、抵抗変化型スイッチ素子のリフレッシュを実施するために、制御部61から出力されるコンフィギュレーション信号CをC=1とし、コンフィギュレーションモードに切り換える。つまり、異常状態を検出した場合、抵抗変化型スイッチ素子の抵抗状態がプログラムされた抵抗状態となるように抵抗変化型スイッチ素子の両電極間にプログラミング電圧を印加する。コンフィギュレーションモードC=1の場合、電圧制御部64からはプログラミングドライバ11がプログラミング電圧を出力するための電圧制御信号CV1、CV2が出力される。ここで、プログラミング電圧Von、Voffは検査モードにおける電圧Vmdlに比べて高電圧であるため、抵抗変化型スイッチ素子の状態の判定つまり、正しくオン状態またはオフ状態になっているかの判断基準が変わる。図6に示すVphは、コンフィギュレーションモード時のオン状態における参照信号Rの電圧であり、テスト入力TIの電圧がVphよりも高い場合は、抵抗変化型スイッチ素子は正常にオン状態にプログラムされたことになる。一方、図6に示すVplは、コンフィギュレーションモード時のオフ状態における参照信号Rの電圧であり、テスト入力TIの電圧がVplよりも低い場合は、抵抗変化型スイッチ素子は正常にオフ状態にプログラムされたことになる。ここで、Vth<Vph、Vtl<Vplの関係がある。コンフィギュレーションモードにおいても、抵抗変化型スイッチ素子が正常状態であれば、排他的論理和ゲート67は検査結果信号Dとしてローレベルの信号を制御部61に出力する。次に、本実施の形態にかかる再構成可能回路の動作について説明する。図7は、本実施の形態にかかる再構成可能回路のリフレッシュ動作を示すタイミングチャートである。図7に示すタイミングチャートは、抵抗変化型スイッチ素子の検査モードにおいて、正常と判断された場合の動作を示している。図7に示すように、T1からT3のタイミングでは開始信号Sがローレベルであるので再構成可能回路は中間状態となる。すなわち、全てのプログラミングトランジスタ3、4がオン状態となり、全てのプログラミングドライバ11が中間電圧Vmdlを出力するようなプログラミングアドレスAすなわち、アドレス情報RA、CA1、CA2および電圧制御信号CV1、CV2が出力される。図7に示すAllONは全てのプログラミングトランジスタがオン状態であることを意味し、Middleは全てのプログラミングドライバ11が中間電圧Vmdlを出力していることを意味している。中間状態は、図4に示した制御部61がモード信号H=1を出力することで実現される。そして、T3のタイミングにおいて開始信号Sがハイレベルに立ち上がると、検査モードが開始される。すなわち、開始信号Sが立ち上がるとモード信号HはH=0となり、制御部61から出力されるメモリアドレスMA=0に対応したプログラミングアドレスA0が出力される。そして、モード信号Hの立ち下がりから1クロック遅れたT4のタイミングで、電圧制御信号CV1、CV2は検査用の電圧制御信号CV1、CV2つまり、図5のC=0の電圧に対応する信号になり検査状態となる。図7のCV1、CV2においてTestと示している部分は、検査用の電圧が抵抗変化型スイッチ素子に印加されていることを意味する。また、図7において、一点鎖線矢印は、原因イベントから結果イベントへ引かれ、何が原因で何が生じたかを示している。T5のタイミング、つまり検査状態の終わりでクロックCLKが立ち上がるタイミングで制御部61に検査結果信号Dとしてローレベルの信号が供給されると、プログラミングアドレスA0に対応する抵抗変化型スイッチ素子は正常状態つまり、抵抗状態が正常であると判定される。プログラミングアドレスA0に対応する抵抗変化型スイッチ素子が正常であると判定されると、電圧制御信号CV1、CV2は中間電圧Vmdlに対応する電圧制御信号CV1、CV2となる。そして、中間電圧Vmdlを出力したタイミングの1クロック後のタイミングT6で、モード信号HがH=1になり、再び中間状態となる。このとき、全てのプログラミングトランジスタ3、4がオン状態となり、全てのプログラミングドライバ11が中間電圧Vmdlを出力するようなプログラミングアドレスAすなわち、アドレス情報RA、CA1、CA2および電圧制御信号CV1、CV2が出力される。また、中間状態となるT6のタイミングで、制御部61から出力されるメモリアドレスMAがインクリメントされてMA=1となる。T7のタイミング以降の動作は、前述のT3のタイミング以降の動作と同様であり、全ての抵抗変化型スイッチ素子の検査が終了するまで続けられる。ここで、中間状態から次の中間状態までの間の一連の動作T6~T10を、テスト単位動作と呼ぶ。抵抗変化型スイッチ素子の検査は、メモリアドレスMAをインクリメントしながらテスト単位動作を繰り返すことで実施される。次に、抵抗変化型スイッチ素子の検査モードにおいて、異常と判断された場合の動作について、図8に示すタイミングチャートを用いて説明する。図8に示すタイミングチャートでは、メモリアドレスMA=1のテスト動作単位において異常を検出した場合を示している。T21~T23までの動作は、図7に示したタイミングチャートにおける動作と同様であるので、重複した説明は省略する。T24のタイミング、つまり検査状態の終わりでクロックCLKが立ち上がるタイミングで制御部61に検査結果信号Dとしてハイレベルの信号が供給されると、プログラミングアドレスA1に対応する抵抗変化型スイッチ素子は異常状態つまり、抵抗状態が異常であると判定される。プログラミングアドレスA1に対応する抵抗変化型スイッチ素子が異常であると判定されると、コンフィギュレーション信号Cが立ち上がりコンフィギュレーションモードとなる。このとき、電圧制御信号CV1、CV2はプログラミング電圧VonまたはVoffを発生させる電圧制御信号CV1、CV2となる。そして、プログラミングアドレスA1に対応する抵抗変化型スイッチ素子の両電極間にプログラミング電圧が印加される。例えば、抵抗変化型スイッチ素子がオン状態であるべき場合M=0は、抵抗変化型スイッチ素子のアノード側にプログラミング電圧Vonを、カソード側にプログラミング電圧Vgndを印加する。一方、抵抗変化型スイッチ素子がオフ状態であるべき場合M=1は、抵抗変化型スイッチ素子のアノード側にプログラミング電圧Vgndを、カソード側にプログラミング電圧Voffを印加する。コンフィギュレーションモードは、検査結果信号Dとしてローレベルの信号が供給されるまで、つまり正しくプログラムされるまで継続される。そして、検査結果信号DがローレベルとなるT26のタイミングの次のクロックCLKの立ち上がりのタイミングT27で、コンフィギュレーション信号Cが立ち下がり、検査モードに戻る。このT26のタイミングで、電圧制御信号CV1、CV2は中間電圧Vmdlに対応した電圧制御信号CV1、CV2となる。そして、中間電圧Vmdlを出力したタイミングの1クロック後のT28のタイミングで、モード信号HがH=1になり、再び中間状態となる。また、中間状態となるT28のタイミングで、制御部61から出力されるメモリアドレスMAがインクリメントされてMA=2となる。そして、再びテスト単位動作が開始される。以上で説明した本実施の形態にかかる再構成可能回路では、検査において異常と判断された抵抗変化型スイッチ素子を再度プログラミングし直しているので、再構成可能回路の信頼性を向上させることができ、更に動作の安定性を向上させることができる。また、本実施の形態にかかる再構成可能回路では、検査において異常と判断された抵抗変化型スイッチ素子のみを再度プログラミングし直している。よって、リフレッシュ動作における消費電力を抑えることができる。すなわち、抵抗変化型スイッチ素子のプログラミングには多くの電力が必要である。このため、抵抗変化型スイッチ素子の検査をすることなく、単純に抵抗変化型スイッチ素子のコンフィギュレーションをし直す方法だと、プログラミングが不要である抵抗変化型スイッチ素子まで再度プログラムすることになり、無駄な消費電力を費やすこととなる。したがって、プログラミングし直す抵抗変化型スイッチ素子は最小限にとどめることが望ましい。よって、本実施の形態にかかる再構成可能回路のように、検査において異常と判断された抵抗変化型スイッチ素子のみを再度プログラミングし直すことで、リフレッシュ動作における消費電力を抑えることができる。更に、本実施の形態にかかる再構成可能回路では、コンフィギュレーションコントローラ内で、抵抗変化型スイッチ素子の検査と異常検出時における再プログラミングを自動的に実施している。この回路は再構成可能回路のチップ内に収めることが可能であり、別途、外部装置や人手を必要としない。このように再構成可能回路のチップ内で抵抗変化型スイッチ素子の検査と再プログラミングを行うことが出来るため、簡単かつ低コストで再構成可能回路のリフレッシュ処理を実現することができる。また、再構成可能回路が中間電圧Vmdlを供給可能に構成されている場合は、抵抗変化型スイッチ素子の検査に中間電圧Vmdlを利用することができ、別途検査用の電源を設ける必要はない。以上で説明したように、本実施の形態にかかる発明により、抵抗変化型の書き換え可能不揮発スイッチ素子を用いた場合であっても、安定的に駆動することができる再構成可能回路および再構成可能回路のリフレッシュ方法を提供することが可能となる。実施の形態2次に、本発明の実施の形態2について説明する。図9は本実施の形態にかかる再構成可能回路が備えるコンフィギュレーションコントローラ70を示す図である。本実施の形態にかかる再構成可能回路は、コンフィギュレーションコントローラとして図9に示すコンフィギュレーションコントローラ70を用いている。これ以外の構成および動作は実施の形態1で説明した再構成可能回路と同様であるので、同一の構成要素には同一の符号を付し、重複した説明は省略する。図9に示すコンフィギュレーションコントローラ70では、図4に示したコンフィギュレーションコントローラ60の制御部61を制御部71に、コンフィギュレーションメモリ62およびアドレスゲート63をアドレス生成部72および状態情報メモリ記憶手段73にそれぞれ置き換えている。なお、図9に示すコンフィギュレーションコントローラ70が備える電圧制御部64、参照信号生成部65、比較器66、および排他的論理和ゲート67の構成および動作は、実施の形態1で説明したコンフィギュレーションコントローラ60図4の場合と同様である。制御部71は、入力端子CLKに供給されるクロック信号CLKに同期して動作する。また、制御部71は、入力端子Sに供給される開始信号Sがハイレベルとなった場合に動作を開始する。制御部71は、アドレス生成部72および状態情報メモリ73にアドレスインクリメント信号INCを、アドレス生成部72および電圧制御部64にモード信号Hを、電圧制御部64および参照信号生成部65にコンフィギュレーション信号Cを、それぞれ出力する。アドレス生成部72はカウンタを備える回路であり、クロック信号CLKに同期して動作する。開始信号Sがローレベルの時、全てのカウンタはリセットされ、開始信号Sがハイレベルの時、リセットが解除される。アドレス生成部72に入力されるアドレスインクリメント信号INCは、実施の形態1におけるメモリアドレスMAの代わりに用いられる信号である。アドレスインクリメント信号INCは、メモリアドレスMAが変化するクロックの立ち上がりにおいてINC=1となり、それ以外のタイミングではINC=0となる。換言すると、アドレスインクリメント信号INCは、制御部71においてメモリアドレスMAが変化したことを通知するための信号である。アドレス生成部72は、アドレスインクリメント信号INC=1の時にのみ内部カウンタをインクリメントしてアドレスすなわち、プログラミングアドレスAであるRA、CA1、CA2を生成する。なお、アドレス生成部72は、アドレスインクリメント信号INC=0の時はいずれのカウンタもカウントアップしない。そして、アドレス生成部72は、生成されたプログラミングアドレスAを出力する。状態情報メモリ73もアドレス生成部72と同様にカウンタを備える回路であり、クロック信号CLKに同期して動作する。開始信号Sがローレベルの時、全てのカウンタはリセットされ、開始信号Sがハイレベルの時、リセットが解除される。状態情報メモリ73もアドレスインクリメント信号INCを入力し、アドレスインクリメント信号INC=1の時にのみ内部カウンタをインクリメントしてアドレスを生成する。この場合も、アドレスインクリメント信号INC=0の時はいずれのカウンタもカウントアップしない。状態情報メモリ73には、生成されたアドレスに対応する抵抗変化型スイッチ素子のプログラム状態を示すプログラム状態情報Mが格納されている。そして、状態情報メモリ73は、生成されたアドレスに対応するプログラム状態情報Mを電圧制御部64に出力する。なお、状態情報メモリ73は、実施の形態1におけるコンフィギュレーションメモリ62と同様に、カウンタを含まずにメモリアドレスMAを外部から入力し、当該メモリアドレスに対応したプログラム状態情報Mを出力する構成であってもよい。この場合は、制御部71はメモリアドレスMAを生成し、このメモリアドレスMAを状態情報メモリ73に出力可能に構成する。上記以外の構成および動作は、実施の形態1で説明した再構成可能回路の場合と同様であるので、重複した説明は省略する。実施の形態1で説明したコンフィギュレーションコントローラ60では、プログラミングアドレスAをコンフィギュレーションメモリ62に保持している。このため、コンフィギュレーションメモリ62として大容量のメモリが必要となる。一方、本実施の形態にかかるコンフィギュレーションコントローラ70では、プログラミングアドレスAをカウンタを用いたアドレス生成部73で生成している。すなわち、プログラミングアドレスAは規則性を有するため、少数のカウンタとそれらに付随する論理回路で実現することが出来る。このように、本実施の形態にかかるコンフィギュレーションコントローラ70では、メモリとしてプログラム状態情報Mを保持する状態情報メモリ73のみを備えていればよいので、プログラミングアドレスAの保持のためにメモリを使用する実施の形態1の構成と比べて、回路面積を小さくすることができる。実施の形態3次に、本発明の実施の形態3について説明する。図10は本実施の形態にかかる再構成可能回路が備えるコンフィギュレーションコントローラ80を示す図である。本実施の形態にかかる再構成可能回路は、コンフィギュレーションコントローラとして図10に示すコンフィギュレーションコントローラ80を用いている。これ以外の構成および動作は実施の形態1および2で説明した再構成可能回路と同様であるので、同一の構成要素には同一の符号を付し、重複した説明は省略する。図10に示すコンフィギュレーションコントローラ80では、図9に示したコンフィギュレーションコントローラ70の状態情報メモリ73を、比較器85と参照信号生成部84とで置き換えている。なお、図10に示すコンフィギュレーションコントローラ80が備える電圧制御部64、参照信号生成部65、比較器66、および排他的論理和ゲート67の構成および動作は、実施の形態1で説明したコンフィギュレーションコントローラ60図4と同様である。また、図10に示すコンフィギュレーションコントローラ80が備える制御部71およびアドレス生成部72の構成および動作は、実施の形態2で説明したコンフィギュレーションコントローラ80図9と同様である。プログラム状態情報Mは、再構成可能回路にマッピングするアプリケーション回路に応じて、各抵抗変化型スイッチ素子の状態つまり、オン状態であるかオフ状態であるかを示すものである。一般に、抵抗変化型スイッチ素子の抵抗状態は徐々に劣化するため、劣化があまり進んでいない状況では抵抗変化型スイッチ素子の抵抗rは中途半端な状態になる。すなわち、正常なオン状態r<rlであるべき抵抗変化型スイッチ素子が劣化により弱いオン状態rl<r<rmとなる。また、正常なオフ状態rh<rであるべき抵抗変化型スイッチ素子が劣化により弱いオフ状態rm<r<rhとなる。ここで、抵抗rlは抵抗変化型スイッチ素子が正常なオン状態であると判断するための基準抵抗値である。抵抗rhは抵抗変化型スイッチ素子が正常なオフ状態であると判断するための基準抵抗値である。抵抗rmは、抵抗rhと抵抗rlの中間の抵抗値である。このため、劣化があまり進んでいない状況では、抵抗変化型スイッチ素子の抵抗rが中間抵抗rmより低い場合、本来正常なオン状態であるべき抵抗変化型スイッチ素子として判断され、抵抗変化型スイッチ素子の抵抗rがrlより低くなるようにプログラミングし直す。また、抵抗変化型スイッチ素子の抵抗rが中間抵抗rmよりも高い場合、本来正常なオフ状態であるべき素子として判断され、抵抗変化型スイッチ素子の抵抗rがrhより高くなるようにプログラミングし直す。これにより、各抵抗変化型スイッチ素子を本来あるべき状態にすることが出来る。参照信号生成部84と比較器85は、抵抗変化型スイッチ素子の抵抗rがrmよりも高いか低いかを示す信号を生成する。この抵抗rがrmよりも高いか低いかを示す信号は、実施の形態1および実施の形態2におけるプログラム状態情報Mに対応する信号である。抵抗変化型スイッチ素子の劣化があまり進んでいない場合、比較器85の出力はプログラム状態情報Mと一致する。つまり、抵抗変化型スイッチ素子の抵抗rがrmよりも高い場合、抵抗変化型スイッチ素子は本来正常なオフ状態であるべき素子として判断される。一方、抵抗変化型スイッチ素子の抵抗rがrmよりも低い場合、抵抗変化型スイッチ素子は本来正常なオン状態であるべき素子として判断される。参照信号生成部84は、コンフィギュレーション信号Cに応じた出力電圧RMを比較器85の入力端子RMに出力する。図11に、コンフィギュレーション信号Cと参照信号生成部84の出力電圧RMとの関係を示す。比較器85は、参照信号生成部84から出力された出力電圧RMとテスト入力TIの電圧とを比較し、テスト入力TIの電圧が出力電圧RMよりも高い場合はローレベルの信号を出力し、テスト入力TIの電圧が出力電圧RMよりも低い場合はハイレベルの信号を出力する。つまり、検査モードC=0では、テスト入力TIの電圧がVtm第3の電圧よりも高い場合、検査対象である抵抗変化型スイッチ素子の抵抗がrmよりも低いと比較器85によって判定される。この場合、比較器85はローレベルの信号を出力する。この信号はプログラム状態情報M=0に対応している。一方、テスト入力TIの電圧がVtmよりも低い場合、検査対象である抵抗変化型スイッチ素子の抵抗がrmよりも高いと比較器85によって判定される。この場合、比較器85はハイレベルの信号を出力する。この信号はプログラム状態情報M=1に対応している。プログラミングモードC=1では、テスト入力TIの電圧がVpmよりも高い場合、検査対象である抵抗変化型スイッチ素子の抵抗がrmよりも低いと比較器85によって判定される。この場合、比較器85はローレベルの信号を出力する。この信号はプログラム状態情報M=0に対応している。一方、テスト入力TIの電圧がVpmよりも低い場合、検査対象である抵抗変化型スイッチ素子の抵抗がrmよりも高いと比較器85によって判定される。この場合、比較器85はハイレベルの信号を出力する。この信号はプログラム状態情報M=1に対応している。図12に、検査モードC=0における、テスト入力TIの電圧、抵抗変化型スイッチ素子の状態、参照信号生成部65の出力電圧RVtl、Vth、参照信号生成部84の出力電圧RM電圧Vtm、および比較器85の出力信号Mの関係を示す。なお、プログラミングモードC=1では、Vtl、Vth、VtmがそれぞれVpl、Vph、Vpmになる。図12に示すように、テスト入力TIの電圧がVtmよりも高い場合は、プログラム状態情報Mがオン状態M=0であることを示す。また、テスト入力TIの電圧がVthよりも高い場合は正常なオン状態であることを示し、テスト入力TIの電圧がVtmよりも高くVthよりも低い場合は、弱いオン状態つまり、劣化が進んだオン状態であることを示している。一方、図12に示すように、テスト入力TIの電圧がVtmよりも低い場合は、プログラム状態情報Mがオフ状態M=1であることを示す。また、テスト入力TIの電圧がVtlよりも低い場合は正常なオフ状態であることを示し、テスト入力TIの電圧がVtlよりも高くVtmよりも低い場合は、弱いオフ状態つまり、劣化が進んだオフ状態であることを示している。以上で説明したように、本実施の形態にかかる再構成可能回路では、参照信号生成部84と比較器85とを用いてプログラム状態情報Mを生成している。これ以外の構成および動作は、実施の形態1および2で説明した再構成可能回路の場合と同様であるので、重複した説明は省略する。実施の形態2で説明したコンフィギュレーションコントローラ70では、プログラム状態情報Mを保持するための状態情報メモリ73を備えているため、その分だけ回路面積が大きくなっていた。これに対して本実施の形態にかかる再構成可能回路が備えるコンフィギュレーションコントローラ80では、この状態情報メモリ73を使用していないためコンフィギュレーションコントローラ80の回路面積を小さくすることができる。すなわち、本実施の形態にかかる再構成可能回路では、コンフィギュレーションに関する情報を保持するメモリを持つ必要がないため、他の実施の形態にかかる再構成可能回路と比べて、回路面積を小さくすることができる。更に、メモリはリーク電流が大きいためメモリを備えた再構成可能回路では消費電力が大きくなるが、本実施の形態にかかる再構成可能回路ではメモリを持たないため、その分だけ消費電力を低減することができる。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図3、図5、および図6に示した信号の論理値は一例であり、各信号の論理値の割り当ては任意に決定することができる。以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。上記の実施の形態の一部または全部は、以下の付記のようにも記載されうるが、以下には限られない。付記1両電極間に印加される電圧に応じて抵抗状態をプログラムでき、当該抵抗状態に応じてオン状態とオフ状態とを書き換え可能なスイッチ素子が二次元アレイ状に複数配置されたスイッチ素子群と、前記各々のスイッチ素子の抵抗状態の検知およびプログラミングを実施するコンフィギュレーションコントローラと、を備え、前記コンフィギュレーションコントローラは、前記スイッチ素子の両電極間に前記スイッチ素子のオン状態とオフ状態を実質的に変化させない検査用電圧を印加して前記スイッチ素子の抵抗状態を検知し、当該検知された抵抗状態が異常である場合は、前記スイッチ素子の抵抗状態が前記プログラムされた抵抗状態となるように前記スイッチ素子の両電極間にプログラミング電圧を印加する、再構成可能回路。付記2前記コンフィギュレーションコントローラは、前記検査用電圧および前記プログラミング電圧を印加するスイッチ素子に対応するアドレスを生成するアドレス生成手段と、前記スイッチ素子に前記検査用電圧および前記プログラミング電圧を印加する電圧制御手段と、前記スイッチ素子の両電極間に前記検査用電圧が印加された際の前記スイッチ素子の抵抗状態を検知する検知手段と、前記アドレッシング手段と、前記電圧印加手段と、前記検知手段とを制御する制御手段と、を備える、付記1に記載の再構成可能回路。付記3前記コンフィギュレーションコントローラは更に記憶手段を含み、前記記憶手段は、前記スイッチ素子がオン状態およびオフ状態のいずれかにプログラムされているかに関する情報を保持する、付記2に記載の再構成可能回路。付記4前記コンフィギュレーションコントローラが備える前記記憶手段は、前記アドレス生成手段で使用するアドレス情報を保持する、付記3に記載の再構成可能回路。付記5前記アドレス生成手段はカウンタを備え、前記制御手段から出力されたアドレスインクリメント信号に応じてカウント値をインクリメントすることで前記アドレスを生成する、付記2または3に記載の再構成可能回路。付記6前記コンフィギュレーションコントローラは、前記スイッチ素子の抵抗状態を検知する際に、前記スイッチ素子がオン状態にプログラムされている場合は、前記スイッチ素子のアノード側に前記検査用電圧をカソード側に接地電圧をそれぞれ印加し、前記スイッチ素子がオフ状態にプログラムされている場合は、前記スイッチ素子のアノード側に接地電圧をカソード側に前記検査用電圧をそれぞれ印加する、付記1乃至5のいずれか一項に記載の再構成可能回路。付記7前記コンフィギュレーションコントローラは、前記スイッチ素子の抵抗状態を検知する際に、前記スイッチ素子が備えるアノード電極およびカソード電極のうち前記接地電圧が印加される側の電極の電圧であるテスト電圧を用いて前記スイッチ素子の抵抗状態を検知する、付記6に記載の再構成可能回路。付記8前記コンフィギュレーションコントローラは、前記スイッチ素子の抵抗状態を検知する際に、前記スイッチ素子がオン状態にプログラムされている場合は、前記テスト電圧が所定の第1の電圧よりも低い場合に異常であると判断し、前記スイッチ素子がオフ状態にプログラムされている場合は、前記テスト電圧が所定の第2の電圧よりも高い場合に異常であると判断する、付記7に記載の再構成可能回路。付記9前記コンフィギュレーションコントローラは、前記テスト電圧が所定の第3の電圧よりも高い場合は、前記スイッチ素子がオン状態にプログラムされていると判断し、前記テスト電圧が前記所定の第3の電圧よりも低い場合は、前記スイッチ素子がオフ状態にプログラムされていると判断する、付記7または8に記載の再構成可能回路。付記10前記コンフィギュレーションコントローラは、前記再構成可能回路に電源が投入されたときに、または前記再構成可能回路が使用されていない期間に、前記各々のスイッチ素子の抵抗状態の検知およびプログラミングを実施することで前記再構成可能回路のリフレッシュを実施する、付記1乃至9のいずれか一項に記載の再構成可能回路。付記11前記コンフィギュレーションコントローラは、前記スイッチ素子に前記プログラミング電圧を印加する際に、前記スイッチ素子をオン状態にプログラムする場合は、前記スイッチ素子のアノード側に前記検査用電圧よりも高いオン電圧をカソード側に接地電圧をそれぞれ印加し、前記スイッチ素子をオフ状態にプログラムする場合は、前記スイッチ素子のアノード側に接地電圧をカソード側に前記検査用電圧よりも高く前記オン電圧よりも低いオフ電圧をそれぞれ印加する、付記1乃至10のいずれか一項に記載の再構成可能回路。付記12再構成可能回路のリフレッシュ方法であって、前記再構成可能回路は、両電極間に印加される電圧に応じて抵抗状態をプログラムでき、当該抵抗状態に応じてオン状態とオフ状態とを書き換え可能なスイッチ素子が二次元アレイ状に複数配置されたスイッチ素子群と、前記各々のスイッチ素子の抵抗状態の検知およびプログラミングを実施するコンフィギュレーションコントローラと、を備え、前記コンフィギュレーションコントローラは、前記スイッチ素子の両電極間に前記スイッチ素子のオン状態とオフ状態を実質的に変化させない検査用電圧を印加して前記スイッチ素子の抵抗状態を検知し、当該検知された抵抗状態が異常である場合は、前記スイッチ素子の抵抗状態が前記プログラムされた抵抗状態となるように前記スイッチ素子の両電極間にプログラミング電圧を印加する、再構成可能回路のリフレッシュ方法。付記13前記コンフィギュレーションコントローラは、前記スイッチ素子がオン状態およびオフ状態のいずれかにプログラムされているかに関する情報を用いて、前記スイッチ素子に印加する検査用電圧およびプログラミング電圧を決定する、付記12に記載の再構成可能回路のリフレッシュ方法。付記14前記コンフィギュレーションコントローラは、前記スイッチ素子の抵抗状態を検知する際に、前記スイッチ素子がオン状態にプログラムされている場合は、前記スイッチ素子のアノード側に前記検査用電圧をカソード側に接地電圧をそれぞれ印加し、前記スイッチ素子がオフ状態にプログラムされている場合は、前記スイッチ素子のアノード側に接地電圧をカソード側に前記検査用電圧をそれぞれ印加する、付記12または13に記載の再構成可能回路のリフレッシュ方法。付記15前記コンフィギュレーションコントローラは、前記スイッチ素子の抵抗状態を検知する際に、前記スイッチ素子が備えるアノード電極およびカソード電極のうち前記接地電圧が印加される側の電極の電圧であるテスト電圧を用いて前記スイッチ素子の抵抗状態を検知する、付記14に記載の再構成可能回路のリフレッシュ方法。付記16前記コンフィギュレーションコントローラは、前記スイッチ素子の抵抗状態を検知する際に、前記スイッチ素子がオン状態にプログラムされている場合は、前記テスト電圧が所定の第1の電圧よりも低い場合に異常であると判断し、前記スイッチ素子がオフ状態にプログラムされている場合は、前記テスト電圧が所定の第2の電圧よりも高い場合に異常であると判断する、付記15に記載の再構成可能回路のリフレッシュ方法。付記17前記コンフィギュレーションコントローラは、前記テスト電圧が所定の第3の電圧よりも高い場合は、前記スイッチ素子がオン状態にプログラムされていると判断し、前記テスト電圧が前記所定の第3の電圧よりも低い場合は、前記スイッチ素子がオフ状態にプログラムされていると判断する、付記15または16に記載のリフレッシュ方法。付記18前記コンフィギュレーションコントローラは、前記再構成可能回路に電源が投入されたときに、または前記再構成可能回路が使用されていない期間に、前記各々のスイッチ素子の抵抗状態の検知およびプログラミングを実施することで前記再構成可能回路のリフレッシュを実施する、付記12乃至17のいずれか一項に記載の再構成可能回路のリフレッシュ方法。この出願は、2011年3月2日に出願された日本出願特願2011-044964を基礎とする優先権を主張し、その開示の全てをここに取り込む。