入力差動信号にエンファシス信号を加える印加部と、該印加部の差動出力を分岐し、フィードバックするフィードバック経路と、該分岐された差動信号の正相信号と逆相信号の直流成分のレベルを比較する比較部と、該比較部の比較結果に基づいて、該正相信号、該逆相信号、あるいは、その両方の直流成分のレベルを、互いに一致するように制御する直流成分レベル制御部と、フィードバックされた該差動出力に遅延を与えて該エンファシス信号を生成し、該印加部に入力する、該フィードバック経路に設けられた遅延部と、該印加部の正相信号出力または逆相信号出力に接続されるダミー負荷と、を備えることを特徴とするエンファシス回路。前記分岐は、2分岐以上であり、各分岐についてフィードバック経路と遅延部が設けられることを特徴とする請求項1に記載のエンファシス回路。基準直流成分レベルを発生する基準直流成分レベル発生部をさらに備え、前記フィードバック経路によってフィードバックされる信号は、前記差動信号の正相信号あるいは逆相信号のいずれかであり、前記直流成分レベル制御部と前記遅延部には、該フィードバックされる信号と該基準直流成分レベルが入力され、該フィードバックされる信号と該基準直流成分レベルの直流成分レベルを一致させるように制御することを特徴とする請求項1に記載のエンファシス回路。前記直流成分レベル制御部は、前記差動信号に対応する可変電流源を制御することにより、前記正相信号と前記逆相信号の前記直流成分レベルを一致させる制御を行うことを特徴とする請求項1に記載のエンファシス回路。前記正相信号と前記逆相信号の直流成分レベルを比較する際、抵抗分割により電位を調整し、その調整した電位に基づいて直流成分レベルを比較することを特徴とする請求項1に記載のエンファシス回路。前記比較部の差動入力端に容量を接続したことを特徴とする請求項1に記載のエンファシス回路。直流成分レベルにオフセットを設けるためのオフセット生成回路をさらに備えることを特徴とする請求項1に記載のエンファシス回路。前記オフセット生成回路は、可変電流源と、抵抗と、を備えることを特徴とする請求項7に記載のエンファシス回路。集積回路として構成されることを特徴とする請求項1に記載のエンファシス回路。請求項1のエンファシス回路を備える送信器。図5~図9は、従来の問題点を説明する図である。図5では、基板26上に回路が配置され、それぞれ、正相信号入力INP、逆相信号入力INN、出力の端子が設けられる。IIR方式を用いた場合、出力信号を遅延回路にフィードバックし、遅延させ、その出力を加減算回路電力合波器に入力する。しかし、この出力信号が差動信号である場合、図5aに示すように、差動出力の正相信号でVCSELVerticalCavitySurfaceEmittingLASERを、逆相信号でダミー負荷を駆動する疑似差動方式を用いた場合など、差動間の出力負荷が同じでない場合がある。入力から、正相信号INPと逆相信号INNが入力される。バッファ20を介して、差動信号が減算器21、バッファ22を通って、VCSEL23とダミー負荷24に印加される。なおここで、減算器21、バッファ22は特許文献1、図8に示すような一体の構造が用いられることが一般的である。LDDriver36のバッファ22の出力は、フィードバック経路によって遅延回路25に入力される。そして、差動信号は、遅延回路25において遅延され、減算器21に入力される。減算器21において、遅延された差動信号は、入力からの差動信号から減算される。バイアス電流源35、34は、それぞれ正相信号と逆相信号のDCレベルを調整する電流源であり、理想的には、同じDCレベルを発生させる。しかし、本来の負荷であるVCSEL23とダミー負荷24のインピーダンスや動作閾値などが異なることにより、正相信号と逆相信号において、信号のDC成分のレベルに差が生じる。図5bについては、後述する。図6に、VCSEL図6cとダミー負荷図6a、bの特性の違いの例を示す。この例では、駆動されるVCSELはGaAs半導体で形成されており、ダイオードとしての特性は閾値が15V、入力インピーダンスが55Ωである。これに対し、ダミー負荷として用いるダイオードは駆動回路の材料であるSiGe半導体からなり、ダイオード単体では閾値が08V、入力インピーダンスが22Ωと大きく異なっている。このSiGeダイオードを2段直列に接続した場合は図6b、閾値が16V、44Ωとなり、GaAsVCSELダイオードの特性に近づけることができるが、図6dからわかるように、依然差分が残っていることがわかる。この差分は正相信号と逆相信号の間にDCレベル差などの差分が生じると原因となる。これを遅延回路にフィードバックすると、このDCオフセットに起因する波形の非対称が生じる。すなわち、信号のHigh側のみ、ないしLow側のみエンファシスのかかった、非対称なプリエンファシスになるという問題があった。また、遅延器の動作が理想的でないことによる問題もある。図7aには、遅延器の入力振幅に対する出力振幅の特性が示されている。理想的には、この特性では、入力振幅に対し出力振幅が直線的に応答するが、実際には、入力振幅がある程度大きくなると出力振幅が飽和してしまい、特性が非線形になってしまう。したがって、差動信号において、正相信号と逆相信号にDCレベルの差があり、この差により、振幅が大きく振れてしまう場合が生じると、遅延器が振幅をカットしてしまうことが起こる。振幅がカットされてしまうと、エンファシス信号の成分高周波成分がカットされ、エンファシスが思うようにかからないという結果となる。図7bは、遅延器の入力の信号図であり、図7cは、遅延器の出力振幅が飽和する場合の信号図である。図7bの入力信号には、点線の丸で示される部分にエンファシス成分が現れるが、図7cの実際の動作においては、点線の丸で示される部分のエンファシス成分が失われている。それに対し、この差分が発生しないように、フィードバック信号と出力信号の分岐後、分岐後の出力とVCSELなどの駆動デバイスの間にバッファを一段追加した場合、上記のDCオフセットの問題は発生しなくなるが、出力バッファは理想的な線形特性を示さない。特にドライバ回路のように、出力を駆動デバイスによって調整する必要がある場合は全調整範囲で線形状態を維持するのが非常に困難であるため、減算器21、バッファ22が一体となっていた図5の構造では問題とならなかったが、この構成では図9に示すように、この非線形性を持つ出力バッファ回路の通過によりエンファシス成分が失われてしまうという別の問題が生じる。出力バッファの非線形特性の効果は、上記遅延器の非線形特性の場合と同様である。以下の実施形態では、エンファシス成分を正しく信号に印加することのできるエンファシス回路を提供する。以下の実施形態の一側面におけるエンファシス回路は、入力差動信号にエンファシス信号を加える印加部と、該印加部の差動出力を分岐し、フィードバックするフィードバック経路と、該分岐された差動信号の正相信号と逆相信号の直流成分のレベルを比較する比較部と、該比較部の比較結果に基づいて、該正相信号、該逆相信号、あるいは、その両方の直流成分のレベルを、互いに一致するように制御する直流成分レベル制御部と、フィードバックされた該差動出力に遅延を与えて該エンファシス信号を生成し、該印加部に入力する、該フィードバック経路に設けられた遅延部と、該印加部の逆相信号出力に接続されるダミー負荷とを備える。以下の実施形態によれば、エンファシス成分を正しく信号に印加することのできるエンファシス回路を提供することができる。本実施形態は、高速信号において帯域不足による波形劣化を補償するフィードバック型エンファシス信号生成回路において、エンファシス信号の非対称性を解消する技術を提供する。図10は、本実施形態の第1の構成例を説明する図である。なお、図10aにおいて、図5aと同じ構成要素には同じ参照符号を付して、それらの説明を省略する。本実施形態では、出力信号の差動間のDCレベルをオペアンプなどの比較回路32によりレベル比較し、その比較結果を、差動出力信号間の片方、ないし両方のバイアス電流源33に接続し、電流を流し込む、ないし、引き抜くことでDCレベル差を補償する。これにより差動出力が異なり、非対称が生じた場合でも、DCレベルなどを補償しDCレベル差のない信号をフィードバックすることができるため、信号のHigh側、Low側両方に対称なエンファシスのかかった、プリエンファシス信号を生成することができる。図10aにおいて、バッファ22の出力は、フィードバック経路に分岐される。分岐された信号は、オフセット補償回路30のローパスフィルタ31において、DC成分が抽出された後に、オフセット補償回路30の比較回路32に入力される。比較回路32は、比較の結果から、正相信号と逆相信号のDCレベルの差がなくなるように、オフセット補償回路30内に追加的に設けられたバイアス電流源33へ駆動信号を与える。ここで、比較回路32へは、差動信号のDC成分が入力されるように、ローパスフィルタ31を設けている。しかし、実際の回路では、比較回路32の入力端子に寄生容量などが存在し、フィードバック信号をそのまま印加しても、DC成分が抽出されるようになる。したがって、実際の回路を組む場合には、ローパスフィルタ31は必ずしも必要ではない。また、図10aでは、逆相信号のDCレベルをバイアス電流源33で調整するようにしているが、正相信号、あるいは、両方のDCレベルを調整するようにしてもよい。このように、正相信号と逆相信号のDCレベルを一致させるようにすると、遅延回路25に入力されるフィードバック信号のDCレベルが一致するようになるので、減算器21で入力差動信号から減算される遅延信号のDCレベルが同じとなる。したがって、入力差動信号に加えられるエンファシス成分が、正相信号側と逆相信号側で対称となり、エンファシス成分が失われるなどの影響が発生しない。図10bは、エンファシス成分が失われない様子を模式的に示した信号図である。フィードバック信号である信号fb1とfb2のDCレベル差がないので、遅延後のエンファシス信号fb3、fb4にもDCレベル差がない。したがって、正相信号と逆相信号の非対称性によるエンファシス成分の消失や、エンファシス信号の振幅が大きく振れてしまうことによるエンファシス成分の消失が起こらない。図11および図12は、従来技術に対する本実施形態の効果を説明する図である。図11aは従来技術を示し、図11bは、本実施形態を示す。また、図12a1~a3は、従来技術を示し、図12b1~b3は、本実施形態を示す。図11aでは、フィードバック信号fb1に高周波成分があっても、出力信号では高周波成分がなくなっていることを示している。一方、図11bでは、フィードバック信号fb1で高周波成分がある場合には、出力信号においても高周波成分が対応して現れていることを示している。従来のIIR方式を用いた構成では、差動信号間のオフセットにより信号に偏りが生じ、出力信号の立ち上がり、あるいは、立下り成分のどちらかにリミッタがかかるなどして、立ち上がり、あるいは、立下りのフィードバック信号の高周波成分が失われる。図11aのaの部分では、信号の立ち上りにおいて、高周波成分である信号の変化が現れている。一方、図11aのbの部分では、信号の立下がり部分であるが、信号が平坦になっていて、高周波成分が現れていない。そのため、差動信号のどちらかの高周波成分が失われた、立ち上がり/立下り非対称のエンファシスとなる。一方、図11bにあるように、aの部分のみならず、bの部分にも高周波成分が現れている。このように、本実施形態では、差動信号間のオフセットを補償することができるため、信号の偏りを回避し、立ち上がり/立下り対称のエンファシスを加えることができる。このため、高周波エンファシス信号をフィードバックするIIR方式の特徴である、急峻で強度の強い周波数特性を得ることができる。図12は、信号のシミュレーション結果である。従来技術においては、入力信号a1に対し、フィードバック信号a2に、点線の丸で囲まれた部分のように、高周波成分が存在するところとしないところが発生する。結果として、出力信号a3においても、点線の丸で囲まれた部分のように、高周波成分があるところとないところが発生する。一方、本実施形態においては、同じ入力信号b1に対し、フィードバック信号b2の点線の丸で囲まれた部分に高周波成分が現れている。結果として、出力信号b3にも、点線の丸で囲まれた部分のように、高周波成分が現れる。すなわち、従来のIIR方式を用いた構成では、High側あるいはLow側の高周波エンファシス成分のみが強化される動作になるが、本実施形態では、High側、Low側両方のエンファシス成分が対称に強化されて、現れる。図13は、本実施形態の第2の構成例を説明する図である。図13において、図10aと同様の構成要素には同様な参照符号を付し、それらの説明を省略する。第2の構成例においては、バッファ22の出力を3分岐している。そして、遅延器25とは異なる遅延量をフィードバック信号に与えるために、別の遅延器40が設けられている。第1の構成例のようにフィードバック経路と遅延器が1組であった場合には、エンファシス信号が1つであったので、エンファシスが重要な信号の立ち上り、あるいは、立下り部分にエンファシスを加える構成であった。一方、第2の構成例のように、3分岐して、別のフィードバック経路と遅延器を設けると、別のエンファシス信号が生成できるので、信号の立ち上り、あるいは、立下りのみではなく、その他のエンファシスが必要となる部分にエンファシスを加えることができる。このように、エンファシス信号を多くすることにより、エンファシスの加え方の自由度が大きくなる。したがって、バッファ22の出力の分岐数は、3つよりも多くてもよい。ただし、エンファシスの加え方の自由度が大きくなるものの、必要とする回路規模は大きくなる。図14は、本実施形態の第3の構成例を説明する図である。図14において、図10aと同様な構成要素には同様な参照符号を付し、それらの説明を省略する。第3の構成例では、比較回路32の結果に基づいて制御する対象として、追加的電流源33を用いることなく、バイアス電流源34を直接制御する。この構成を用いれば、ダミー負荷側の電流を低減することができるため、ドライバの駆動電力を低減することも可能となる。図15は、本実施形態の第4の構成例を説明する図である。第4の構成例では、図15aにあるように、差動信号のフィードバックを片側フィードバックの構成にし、他方に基準DCレベル発生回路50を設ける。フィードバック信号とその基準DCレベル発生回路50のDCレベルを比較し、その結果に基づいて基準DCレベル発生回路50の基準DCレベル値を調整する。具体的には、図15bにあるような負荷抵抗51と可変電流源52を備える基準DCレベル発生回路50を有し、その可変電流源52をフィードバック信号と基準DCレベルの比較結果に基づいて制御する。ここで、フィードバック信号fb1は、0、1の変化する信号であり、フィードバック信号fb2は、DC信号であるが、遅延器25が差動回路であるため、信号fb3、fb4には、フィードバック信号fb1とfb2の差を遅延させた差動信号が出力される。フィードバック信号fb1のDCレベルとDC信号fb2のDCレベルを一致させると、差動信号fb3、fb4は、差動回路としての遅延器25の動作により、正相信号と逆相信号で対称な信号が得られるので、入力信号に印加されるエンファシスも、差動信号の正相信号と逆相信号で対称なものとなる。差動回路というのは、2つの入力の差分を取って、2つの出力に、出力信号の変化が正方向と負方向で対称になるように出力するものであるので、上記のような動作が期待できる。フィードバック信号fb1のDCレベルとDC信号fb2のDCレベルが一致していないと、フィードバック信号fb1とDC信号fb2の差分の振幅が大きくなりすぎる可能性がある。すると、遅延器25で信号振幅にリミットがかかり、高周波成分が失われる可能性がある。フィードバック信号fb1のDCレベルとDC信号fb2のDCレベルを一致させることにより、差動信号の振幅にリミットがかからず、かつ、正相信号と逆相信号で対称なエンファシス信号が得られる。図16~図19は、本実施形態の第5~第8の構成例を説明する図である。図16~図19においては、図10aと同様な構成要素には、同様な参照符号を付し、それらの説明を省略する。図16の第5の構成例では、出力信号のDCレベルを比較する際、比較回路32の入力部に抵抗60を追加することにより、比較回路32の導入に起因するフィードバック信号の高周波成分の劣化を抑制できる。すなわち、比較回路32の入力端子には、寄生容量などのインピーダンスがあるため、フィードバック信号fb1、fb2に対し、ローパスフィルタの効果を発生してしまう。したがって、エンファシス用の高周波成分をフィードバックしたいと思っても、このローパスフィルタの効果で高周波成分が劣化してしまう。抵抗60を、比較回路32の入力部に設けることにより、フィードバック経路に比較回路32を追加することによるを電気的特性への影響を抑制することができる。これにより、比較回路32のローパスフィルタ効果を低減し、高周波信号の劣化を抑制することができる。また、図17の第6の構成例のように、比較回路32の入力端子に対GNDの容量61などを追加し、信号を安定させれば、DCレベルの比較を正確に行うことができる。すなわち、容量61を加えることにより、容量61は、信号の変化速度を遅くする効果があるので、より平滑化された信号の比較が可能となり、DCレベルの比較を正確に行うことができるようになる。また、図18の第7の構成例のように、比較回路32の入力側に抵抗60のみならず、抵抗63を加えることにより、高周波信号の劣化の抑制の度合いを、抵抗60、63の抵抗値を変化させることにより、制御することができる。このように、複数の抵抗を設けて、電圧を調整する構成を抵抗分割という。抵抗分割は、抵抗によって、電圧を分割するといいう意味がある。また、図19の第8の構成例のように、比較回路32の入力側に、抵抗60、63、容量64を設けることにより、高周波信号の劣化の抑制を適切に制御しつつ、比較回路32におけるDCレベルの比較を適切に行えるよう制御できるようになる。図20および図21は、本実施形態の第9の構成例を説明する図である。図20において、図18と同様な構成要素には同様な参照符号を付し、それらの説明を省略する。図20のように、比較回路32の入力部に、可変電流源71と抵抗72を備える、DCレベル調整可能なオフセット発生回路70を追加した構成とすることもできる。抵抗73は、比較回路32の寄生容量による電気的特性への影響を抑制する抵抗である。抵抗72は、オフセット発生回路70の構成の一部としての役割と、比較器32の寄生容量による電気的特性への影響を抑制する役割を兼ねて設けられている。この構成を用いれば、意図的にDCオフセットを発生させ、意図的かつ調整可能なプリエンファシスの非対称化を実現することもできる。そのため、VCSEL23などの、立ち上がり立ち下がり信号に非対称性があるデバイスを駆動する場合、その非対称性の補償に用いることができる。図21aは、第1の構成例の信号図である。出力信号において、点線の丸の部分に高周波成分が含まれているが、立ち上りと立下りで対称なエンファシスとなっている。一方、図21bは、第9の構成例の信号図で、出力信号の点線の丸の部分で高周波成分が発生しているが、立ち上りのエンファシスは小さく、立下りのエンファシスは大きく設定している。このように、エンファシス回路の出力に接続される負荷の種類によって必要とされるエンファシスが異なるので、オフセット発生回路70を設ける事により、エンファシスのかけ方を制御することができる。以上のように、従来構成のIIR方式エンファシス回路では、差動負荷の違いから、DCレベルオフセットを発生し、エンファシスの非対称を生じさせる要因となっていた。しかし、本実施形態によれば、差動負荷に違いがある場合においても、DCレベルオフセットを補償し、エンファシスを対称とすることができる。したがって、正しく、信号にエンファシスをかけることが可能となる。なおここで、このIIR方式エンファシス回路は、特許文献1にあるようなFIR方式と組み合わせた構成で実現した場合においても、同様の効果を得ることができる。図22は、販売単位としてのエンファシス回路であるプリエンファシスドライバICを示す図である。プリエンファシス回路は、正相信号INPと逆相信号INNを入力とし、正相信号側に出力信号を出力するプリエンファシスドライバIC80として構成可能である。このとき、出力に接続される負荷に対するダミー負荷24は、プリエンファシスドライバIC80に内蔵される。その他の構成は図10aと同様であり、同様の参照符号を付してある。このような構成のICをプリエンファシスドライバIC80として販売単位とすることができる。図23は、販売単位としての送信器を示す図である。送信器86は、プリエンファシスを行うエンファシス回路と、負荷のドライバを含むプリエンファシスドライバIC80と、負荷であるVCSEL23を含む。そして、VCSEL23から出力される信号光がファイバ85を使って送出される。このように、送信器86は、プリエンファシスドライバICを搭載したものとして、販売単位とすることが考えられる。