複数のバンプを有するICチップが、前記バンプと電気的に接続する端子電極を有する基板に異方性導電膜を用いて実装された電子装置において、前記基板上には、前記端子電極より内側の位置に突起が形成されたことを特徴とする電子装置。前記突起が、互いに隣接する前記バンプの間隙に対応する位置に設けられたことを特徴とする請求項1に記載の電子装置。前記端子電極が2列で配列されたことを特徴とする請求項1または2記載の電子装置。前記異方性導電膜は、導電粒子を含まないNCF層と導電粒子を含むACF層の2層構造であり、前記異方性導電膜は、前記NCF層がICチップ側に、前記NCF層が基板側になるよう設けられたことを特徴とする請求項1~3のいずれか一項に記載の電子装置。図5は、ICチップ6がCOG実装時にACF5をはさんで熱圧着されたときのACF5のバインダ流動10を説明する図である。通常ACFの厚さは20μm程度あり、ICチップ6のバンプ16の高さは12μm~15μmである。COG実装時にこの高さの差分のACFバインダ4が基板とICチップ6との間から外側に流出する。このときにACF5に含まれる導電粒子3も流動し、一部がバンプとバンプの間に滞留して電気的なショートを起こす場合がある。このときの様子を図6に模式的に示す。ICチップ6のバンプ2の間に導電粒子3がACF熱圧着時のバインダ流動10によって運ばれている。バンプ2間の一部で導電粒子の密集部11が発生している。図8にCOG実装後のバンプ2付近の拡大図を示す。導電粒子3がバンプ2の間で密集している。ICチップと近接する液晶表示素子の基板上に壁状の突起を設ける。より具体的に突起を設ける場所を説明すると、ICチップのバンプが並んでいる場所の内側に対向する液晶表示素子のガラス基板上である。使用するACFはACF層とNCF層から構成される2層型ACFとする。ACF熱圧着の際にICチップと液晶表示素子のガラス基板に挟まれた導電粒子が、ICのバンプ間へと流動する。液晶表示素子のガラス基板上に設けた壁によって、ICのバンプ間へと流動する導電粒子の数を減らすことができる。液晶表示素子側の突起は、液晶表示素子のセルギャップを一定に保つためのポストスペーサと同時に形成することで容易に実現できる。COG実装の際のACF熱圧着時に、ICチップと液晶表示素子のガラス基板に挟まれた領域からICチップのバンプ間へと流動するACFの導電粒子が減少することで、ICチップのバンプ間ショートを減少することができる。または、ICチップのバンプ間導電粒子密度を同じにしたまま、ACF中の導電粒子密度を上げることができる。このことでICバンプとガラス基板上の配線電極間の導電粒子数が多くできるので、接続信頼性の向上を図ることができる。本発明の電子装置は、バンプを設けたICチップが基板の配線電極にACFにより電気的、機械的に接続してある。ACFを熱圧着するときにICチップと基板とに挟まれたACFが外側へ向かって流動する。ここでACFにACF層とNCF層からなる2層型のACFを用いる。ICチップのバンプ列の内側に対向するガラス基板上に壁状の突起を設けることで、ACFを熱圧着するときのバインダ流動は主にNCF層のバインダとなる。ACF層のバインダ流動が壁状の突起によって抑制されることでACF層中の導電粒子がICチップのバンプ間へと流動する数量を減らすことができる。以下、実施例を図面に基づいて詳細に説明する。本実施例の電子装置の構成について図を基に説明する。本実施例では、電子装置である携帯電話などで使う液晶表示素子を例にあげて説明する。図2は本実施例の液晶表示素子の構成を模式的に示す斜視図である。図3は液晶表示素子のCOG部の断面図である。ICチップ6を実装する下ガラス基板9上に壁状の突起1が設けられている。突起1を設ける場所は、ICチップ6のバンプ2と電気的に接続する端子電極17の内側とする。ここで壁状の突起1は液晶表示素子を製造する際に、上ガラス基板8と下ガラス基板9との間隔を保つためにポストスペーサと同時に同じ方法で形成する。したがって突起1はポストスペーサと同じ材質であり、その高さもポストスペーサと同じであり、約5μmほどである。また、バンプ2はICチップ6の1辺側に2列で配置されている。したがって、これに対向する端子電極17も2列に配置されている。壁状の突起1周辺を拡大したところを図1に示す。図1では下側がICチップ中心部、上側がICチップ端部として示している。ACF5を用いてICチップ6をCOG実装すると、図5に示したようなバインダ流動10が起こる。本実施例ではICチップ6のバンプ2の高さは12μm、隣接するバンプ2同士の間隔は15μm、ACF5の厚さは20μm、ACF5を構成するNCF層12とACF層13の厚さはそれぞれ10μm、導電粒子3の直径は3μmである。下ガラス基板9側にACF層13がくるように配置されている。ここで導電粒子3の直径よりも大きい高さ5μmの壁状の突起1を設けると、図1に示すように導電粒子3が壁状の突起1に邪魔される。導電粒子3はバンプ2の領域へは移動することなく突起1にそって導電粒子の密集11が起きる。このためバンプ2の間の領域では導電粒子3の密度が高くならず、導電粒子3の密集や、導電粒子3によるバンプ2間のショートが発生しにくくなる。ポストスペーサを形成するマスクパターンに突起1のパターンを追加するだけでよいので、追加コストをかけることなく大きな効果を得ることができる。実施例1と異なる本実施例の特徴的なところを図9に示す。ここでは壁状の突起1をバンプ2間の隙間に対応する位置にだけ形成している。本実施例ではバンプ2の幅が15μm、隣接するバンプ2同士の間隔は15μmであるので、壁状の突起1も、長さを15μmとして間隔15μmで設けている。この構成とすることにより、バンプ2間の導電粒子3密度を抑制しつつバンプ2上の電気的接続に寄与する導電粒子の数量を増やすことができる。なおここでは液晶表示素子にCOG実装する実施例で説明したが、それ以外の例えばプラズマ表示素子、有機EL表示素子、無機EL表示素子などのCOG実装でも同様な効果を得ることができる。この場合の壁状の突起は、軟質の樹脂をスクリーン印刷やディスペンサ等によって基板上に塗布することで形成することができる。