パワーアンプの非線形性歪を補償する歪補償器において、入力信号の遅延量を調整する遅延回路と、パワーアンプからの非線形性歪を含んだフィードバック信号の遅延量を調整するSRCSampleRateConverterと、前記入力信号と前記SRCにより調整した後のフィードバック信号とのタイミングが一致するように、前記入力信号の遅延量および前記フィードバック信号の遅延量を設定する遅延量設定部と、を備え、前記遅延量設定部は、前記入力信号の遅延量および前記フィードバック信号の遅延量を、疑似ランダムデータと前記フィードバック信号とに基づき、LMSLeastMeanSquareアルゴリズムを利用して設定することを特徴とする歪補償器。前記疑似ランダムデータを発生する疑似ランダムデータ発生器を備えることを特徴とする請求項1記載の歪補償器。前記遅延量設定部は、前記入力信号の遅延量がインテジャーディレイのみとなるように前記入力信号の遅延量および前記フィードバック信号の遅延量を設定することを特徴とする請求項1または請求項2に記載の歪補償器。前記遅延量設定部は、前記入力信号の遅延量を表すLMS出力信号を生成する信号生成部を有し、前記遅延量設定部を構成する回路のうち前記信号生成部を除く部分は、前記LMSアルゴリズムを利用した他のシステムを構成する回路と兼用となっていて、前記入力信号の遅延量および前記フィードバック信号の遅延量を設定する時を除いて、前記他のシステムを構成する回路として動作することを特徴とする請求項1から請求項3のいずれか1項に記載の歪補償器。前記遅延回路で遅延された入力信号と前記SRCにより遅延されたフィードバック信号とに基づき前記パワーアンプの非線形性歪と逆の歪特性を算出する前置歪補償演算部と、当該前置歪補償演算部で算出した逆歪特性を特定するデータを格納する記憶部と、入力信号と前記記憶部に格納されたデータとから前記逆歪特性をもつ入力信号を生成し、生成した信号を、前記歪補償後の入力信号として前記パワーアンプに出力する演算部と、を備えることを特徴とする請求項1から請求項4の何れか1項に記載の歪補償器。請求項1から請求項5の何れか1項に記載の歪補償器と、前記パワーアンプと、を備えることを特徴とするDPDDigitalPredistortionシステム。パワーアンプの歪みを補償するDPDDigitalPredistortionシステムの制御方法において、疑似ランダムデータを用いたLMSアルゴリズムによって、前記パワーアンプへの入力信号と前記パワーアンプからのフィードバック信号とのタイミングを一致させるように、前記入力信号の遅延量を設定するとともに、前記入力信号の遅延量がインテジャーディレイのみとなるように前記フィードバック信号の遅延量を設定し、設定した遅延量に応じて遅延量を調整した入力信号およびSRCSampleRateConverterを用いて遅延量を調整した前記フィードバック信号に基づいて入力信号を補正することにより前記パワーアンプの歪を補償することを特徴とするDPDシステムの制御方法。ところで、携帯端末などの移動体通信分野では低消費電力省面積化が要求される。このため、携帯端末の送信信号の歪み補償を行う場合、DSPなどの大規模演算回路をRF-ICRadioFrequencyIntegratedCircuitに内蔵することは困難である。また、歪み補償対象のパワーアンプを備えたシステムに依存するフィードバック信号の遅延量をあらかじめ推定し、この遅延量に相当する遅延段を設けるような手法では、DPD方式による十分な効果を得ることは難しい。そこで、本発明は、上記した点を鑑みてなされたものであり、入力信号とフィードバック信号とのタイミングをより高精度に一致させ、歪補償精度をより向上させることの可能な歪補償器を提供することを目的としている。本発明の請求項1にかかる歪補償器は、パワーアンプの非線形性歪を補償する歪補償器において、入力信号の遅延量を調整する遅延回路と、パワーアンプからの非線形性歪を含んだフィードバック信号の遅延量を調整するSRCSampleRateConverterと、前記入力信号と前記SRCにより調整した後のフィードバック信号とのタイミングが一致するように、前記入力信号の遅延量および前記フィードバック信号の遅延量を設定する遅延量設定部と、を備え、前記遅延量設定部は、前記入力信号の遅延量および前記フィードバック信号の遅延量を、疑似ランダムデータと前記フィードバック信号とに基づき、LMSLeastMeanSquareアルゴリズムを利用して設定することを特徴としている。請求項2にかかる歪補償器は、請求項1に記載の歪補償器において、前記疑似ランダムデータを発生する疑似ランダムデータ発生器を備えることを特徴としている。請求項3にかかる歪補償器は、請求項1または請求項2に記載の歪補償器において、前記遅延量設定部は、前記入力信号の遅延量がインテジャーディレイのみとなるように前記入力信号の遅延量および前記フィードバック信号の遅延量を設定することを特徴としている。請求項4にかかる歪補償器は、請求項1から請求項3のいずれか1項に記載の歪補償器において、前記遅延量設定部は、前記入力信号の遅延量を表すLMS出力信号を生成する信号生成部を有し、前記遅延量設定部を構成する回路のうち前記信号生成部を除く部分は、前記LMSアルゴリズムを利用した他のシステムを構成する回路と兼用となっていて、前記入力信号の遅延量および前記フィードバック信号の遅延量を設定する時を除いて、前記他のシステムを構成する回路として動作することを特徴としている。請求項5にかかる歪補償器は、請求項1から請求項4のいずれか1項に記載の歪補償器において、前記遅延回路で遅延された入力信号と前記SRCにより遅延されたフィードバック信号とに基づき前記パワーアンプの非線形性歪と逆の歪特性を算出する前置歪補償演算部と、当該前置歪補償演算部で算出した逆歪特性を特定するデータを格納する記憶部と、入力信号と前記記憶部に格納されたデータとから前記逆歪特性をもつ入力信号を生成し、生成した信号を、前記歪補償後の入力信号として前記パワーアンプに出力する演算部と、を備えることを特徴としている。また、本発明の請求項6にかかるDPDシステムは、請求項1から請求項5の何れか1項に記載の歪補償器と、前記パワーアンプと、を備えることを特徴としている。さらに、本発明の請求項7にかかるDPDシステムの制御方法は、パワーアンプの歪みを補償するDPDDigitalPredistortionシステムの制御方法において、疑似ランダムデータを用いたLMSアルゴリズムによって、前記パワーアンプへの入力信号と前記パワーアンプからのフィードバック信号とのタイミングを一致させるように、前記入力信号の遅延量を設定するとともに、前記入力信号の遅延量がインテジャーディレイのみとなるように前記フィードバック信号の遅延量を設定し、設定した遅延量に応じて遅延量を調整した入力信号およびSRCSampleRateConverterを用いて遅延量を調整した前記フィードバック信号に基づいて入力信号を補正することにより前記パワーアンプの歪を補償することを特徴としている。本発明によれば、疑似ランダムデータとパワーアンプの出力信号であるフィードバック信号とに基づき、LMSアルゴリズムを利用してパワーアンプへの入力信号の遅延量を算出し、これに応じて入力信号の遅延量を調整するとともに、入力信号の遅延量がインテジャーディレイとなるように、SRCSampleRateConverterを用いてフィードバック信号の遅延量を調整するため、入力信号に対する遅延量の調整として、フラクショナルディレイの調整を行う必要はない。したがって、入力信号に対する遅延量の調整をより精度よく行うことができる。また、入力信号の遅延量はインテジャーディレイであるため、例えば、入力信号の遅延量を調整する回路をフリップフロップなどの遅延素子によって構成することができる。そのため、インテジャーディレイを容易に付加することが可能となり、入力信号とフィードバック信号とをより高精度に遅延調整することができ、結果的に、歪補償精度を向上させることができる。以下、図面を参照して本発明の実施の形態を説明する。まず、本発明の一実施形態における、DPDDigitalPredistortionシステム100の基本構成を、図1を伴って説明する。このDPDシステム100は、例えばRF-ICRadioFrequencyIntegratedCircuitに含まれるパワーアンプPA1の歪補償を行うシステムである。このDPDシステム100は、疑似ランダムデータ発生器PNGen11と、乗算器12と、DAコンバータDAC13と、ローパスフィルタなどで構成されるイメージ除去フィルタLPF14と、変調部MOD15と、キャリア信号発生器16と、アッテネータATT17と、ルックアップテーブルLUT18と、前置歪補償演算部19と、ADコンバータADC20と、ローパスフィルタなどで構成される折り返し防止フィルタLPF21と、復調部DEMOD22と、遅延調整部LMS23とを、備える。DPDシステム100において、疑似ランダムデータ発生器PNGen11と、乗算器12と、ルックアップテーブル18と、前置歪補償演算部19と、遅延調整部LMS23とにより歪補償器10を構成している。また、DAコンバータ13、イメージ除去フィルタ14、変調部15およびキャリア信号発生器16は、前記RF-ICの送信機の一部を構成している。アッテネータ17、ADコンバータ20、折り返し防止フィルタ21および復調部22は、パワーアンプPA1の出力を、歪補償器10で処理可能なデータ形式のフィードバック信号に変換するための信号変換部を構成している。すなわち、信号変換部により、パワーアンプ1の出力信号から、DAコンバータ13に入力される前のデジタル信号を復元している。歪補償器10は、ADコンバータ20の出力信号を入力しこれを利用して、入力信号unの歪補償を行い、歪補償後の信号をDAコンバータ13に入力する。疑似ランダムデータ発生器11は、パワーアンプ1による増幅対象の信号を入力するための入力端28にスイッチ回路などにより選択的に接続される。なお、29はパワーアンプ1による増幅信号の出力端である。この歪補償器10は、疑似ランダムデータを用いたLMSアルゴリズムを用いて、パワーアンプ1による増幅対象である入力信号unに対して遅延調整を行い、入力信号unとフラクショナルディレイを含むフィードバック信号ADコンバータ20の出力信号とのタイミングを一致させることで、DPD方式の歪補償精度を向上させるようになっている。なお、フラクショナルディレイとは、整数倍遅延で補正することのできない余り分である小数遅延のことをいう。図2は、疑似ランダムデータ発生器11の一例を示す構成図である。ここで、疑似ランダムデータ発生器11は前述のように、選択的にDPDシステム100の入力端28に接続される。具体的には、遅延調整部LMS23の調整を行う際に、疑似ランダムデータ発生器11を入力端28に接続し、この疑似ランダムデータ発生器11で発生された疑似ランダムデータを用いて、遅延調整部LMS23の調整を行う。前記疑似ランダムデータは、小規模回路で実現できるPNPseudrandomNoise:疑似ランダム雑音生成多項式を用いて発生させることが可能である。PN系列のうち、例えばPN9段の信号を発生する回路は、図2に示すように、9つの遅延素子からなるシフトレジスタと1つのXOR演算器とで構成される。具体的には、1段目の遅延素子の出力と6段目の遅延素子の出力とがXOR演算器に入力され、これらのXOR演算結果が2段目の遅延素子に出力されるとともに、疑似ランダムデータとして出力される。この疑似ランダムデータ発生器11の生成多項式PN9Xは、PN9X=X9X51で表される。疑似ランダムデータ発生器11で発生される信号は、2の9乗ビット毎に繰り返される信号となるが、疑似的にランダムデータとして扱うことができる。図3は、LMSアルゴリズムの概念を示す図である。遅延調整部LMS23ではこのLMSアルゴリズムを用いて遅延調整を行う。LMSアルゴリズムは、図3に示すように、未知のシステムUnknownSystem23aの出力dn:希望信号とFIRFiniteImpulseResponse:有限インパルス応答フィルタで構成されるシステムEstimationSystem23bの出力yn:フィルタ出力信号との誤差成分en:エラー信号を加算器23cで演算し、この加算器23cで演算した誤差成分enを、FIRフィルタのフィルタ係数にフィードバックさせる。これによって、誤差成分enが0に収束することで、未知のシステム23aを同定することができるアルゴリズムである。ここで、LMSアルゴリズムの等式は下記1式で表すことができる。wn=wn-1μenuHnen=dn-ynyn=wn-1un......1なお、式1において、wn:フィルタ係数、en:エラー信号、dn:希望信号、yn:フィルタ出力信号、un:入力信号、μ:ステップサイズ、H:複素共役である。図4は、遅延調整部LMS23の一例を示す構成図であり、前記LMSアルゴリズムをデジタル回路で構成した場合の構成図である。図4では、説明を簡易にするために3つのフィルタ係数を有する回路で構成した場合を表しているが、任意数のフィルタ係数を有する回路で構成した場合も同様である。遅延調整部LMS23は、図4に示すように、FIRフィルタ30aと、当該FIRフィルタ30aのフィルタ係数h0~h2を設定するフィルタ係数設定回路30bとを備えている。FIRフィルタ30aは、入力信号un:InputSignalを遅延させるための2つの遅延素子31と3つの乗算器32と加算器3to1加算器33とを備える。乗算器32は、入力信号unとフィルタ係数h0、遅延素子31により1回遅延された入力信号unとフィルタ係数h1、2つの遅延素子31により遅延された入力信号unとフィルタ係数h2、のそれぞれについて乗算する。加算器33は、これら各乗算器32での乗算結果を加算する。この加算器33の加算結果が、FIRフィルタ出力yn:LMSOutput、すなわち遅延調整部LMS23のLMS出力となる。フィルタ係数設定回路30bは、減算器34と、ステップサイズ調整用増幅器35と、3つの乗算器36と、3つの加算器2to1加算器37と、3つの遅延器38と、3つの複素共役演算器39とを備える。減算器34は、FIRフィルタ出力yn:LMSOutputと希望信号dn:RefSignalとの誤差成分en:ErrorSignalを演算する。ステップサイズ調整用増幅器35は、減算器34で演算された誤差成分enを、あるステップサイズμ:StepSizeで増幅する。複素共役演算器39はそれぞれ、入力信号un、FIRフィルタ30aで遅延処理が行われた1回遅延処理後の入力信号unおよび2回遅延処理後の入力信号unの複素共役となる信号を演算し、乗算器36はそれぞれ、ステップサイズ調整用増幅器35で増幅した誤差成分enと複素共役演算器39で演算した入力信号unの複素共役となる信号とを乗算する。加算器37はそれぞれ乗算器36の出力信号とこの出力信号を遅延器38で遅延した信号とを加算し、加算結果を遅延器38に出力する。遅延器38の出力がそれぞれフィルタ係数h0~h2となる。このような構成とすることにより、遅延調整部LMS23は、誤差成分enをフィルタ係数h0~h2にフィードバックさせることによって、誤差成分enが0となるように動作する。なお、アッテネータ17は、パワーアンプ1の出力信号を入力し、当該出力信号を、パワーアンプ1で増幅される前の信号レベルと等しくなるように減衰するそして、乗算器12の出力信号が、DAコンバータ13でデジタル信号に変換され、イメージ除去フィルタ14によりイメージ成分が除去された後、変調部15において、キャリア信号発生器16で発生されたキャリア信号を用いて高周波帯域信号にアップコンバートされて、パワーアンプ1に入力される。パワーアンプ1の出力は、アッテネータ17で、パワーアンプ1で増幅される前の信号レベルと等しくなるように減衰される。その後、復調部22において、キャリア信号発生器16で発生されたキャリア信号を用いてダウンコンバートされ、折り返し防止フィルタ21でフィルタ処理された後、ADコンバータ20でアナログ信号に変換される。なお、図1のDPDシステム100において、パワーアンプ1、乗算器12、ルックアップテーブル18、前置歪補償演算部19は、上記図12に示す従来のDPDシステム200の対応する各部と同一の機能構成を有する。ここで、図4の遅延調整部LMS23を構成するデジタル回路は、DSPなどの大規模演算回路を必要とすることはない。したがって、例えばDPDシステム100を携帯端末に適用する場合でも十分実現可能な回路面積となる。また、DPDシステム100を携帯電話機に適用した場合、一般的に送信部のチャネルフィルタ等で使用されるデジタルフィルタがFIR型の場合には、遅延調整部LMS23を構成するFIRフィルタ30aと、携帯電話機のチャネルフィルタとは、FIRフィルタの回路を兼用できる。したがって、省面積化に有効である。次に、DPDシステム100による、疑似ランダムデータを用いたLMSアルゴリズムによる遅延調整法を説明する。遅延調整を行う場合には、まず、遅延量の設定を行う。具体的には、図5に示すように、疑似ランダムデータ発生器11を入力端28に接続する。また、疑似ランダムデータ発生器11で生成した疑似ランダムデータを、乗算器12を介さずにDAコンバータ13に入力し、イメージ除去フィルタ14によってイメージ成分を除去する。その後、変調部15において、キャリア信号発生器16で発生したキャリア信号を用いて高周波帯域の信号にアップコンバートし、これをパワーアンプ1に入力する。例えば、図示しないスイッチ回路などを設けることによって、入力端28に入力される信号を、乗算器12を介してDAコンバータ13に供給する経路と、乗算器12を介さずに直接DAコンバータ13に供給する経路とで切り替え可能に構成し、この図示しないスイッチ回路を操作することにより、疑似ランダムデータを直接DAコンバータ13に供給する経路を形成する。このとき、ルックアップテーブル18および前置歪補償演算部19は動作させない。例えば、これらルックアップテーブル18および前置歪補償演算部19への信号入力側に、図示しないスイッチ回路などを設けておき、このスイッチ回路を操作することにより、これらルックアップテーブル18および前置歪補償演算部19を動作させるか否かを切り替えるようにすればよい。前記経路の切り替えのためのスイッチ回路やルックアップテーブル18および前置歪補償演算部19を動作させるか否かを切り替えるためのスイッチ回路は、例えば図示しない制御装置により制御するようにすればよい。このような構成とすることによって、図5に示すように、疑似ランダムデータ発生器11からの疑似ランダムデータがDAコンバータ13、イメージ除去フィルタ14、変調部15を経由してパワーアンプ1に入力され、パワーアンプ1の出力がアッテネータ17、復調部22、折り返し防止フィルタ21、ADコンバータ20を経由してフィードバック信号として遅延調整部LMS23に入力されるとともに、疑似ランダムデータが遅延調整部LMS23に入力される回路が形成される。このような回路が形成された状態で、図4に示す遅延調整部LMS23において、疑似ランダムデータを入力信号un、フィードバック信号すなわちADコンバータ20の出力信号をリファレンス信号dnとしてLMSアルゴリズムを用いて、遅延調整を行う。図6は、遅延調整部LMS23のフィルタ係数がh0~h7であり、フィードバックディレイ、すなわち図5において遅延調整部LMS23に入力される入力信号INとADコンバータ20の出力信号であるリファレンス信号REFとのずれが36cycles分であった場合の、フィルタ係数を示す図図6aおよび入力信号とフィルタ係数値との関係を示す図図6bの一例である。例えば、フィードバックディレイが36cycles分であった場合、図6bのように入力信号INunとして疑似ランダムデータPN信号が遅延調整部LMS23に入力されると、時間の経過と共に遅延調整部LMS23のフィルタ係数値が変化する。そして、入力信号INに36cycles分の遅延が付加されて、遅延調整部LMS23からLMS出力として出力される。つまり、入力信号INにフィードバックディレイ相当の36cycles分の遅延が加算されこれがLMS出力となるため、LMS出力とリファレンス信号であるフィードバック信号とのタイミングが一致する。図6aは、例えば、フィルタ係数h3のフィルタ係数値が04、h4が06となることで、36cycles分のディレイを表している。この時、フィルタ係数h3、h4以外のその他のフィルタ係数のフィルタ係数値は全て0である。ナイキスト周波数までの全周波数帯成分を持つ疑似ランダムデータを用いることで、遅延調整部LMS23のフィルタ係数が拡散せず、図6aに示すように、フィードバックディレイがフィルタ係数によって表現される。このように、フィルタ係数h3が04、h4が06となることで、例えば、図7aに示すような0→10→20→...と変化するようなランピング信号を入力信号unとした場合、遅延調整部LMS23の出力は0→0→0→0→4→14→24→...と変化し、0.6のフラクショナルディレイ分も含めて36cycles分のフィードバックディレイを調整することができる。なお、図7aにおいて、特性線L1は、遅延調整部LMS23に入力されるランピング信号を表し、特性線L2は、遅延調整部LMS23から出力される遅延調整後の信号を表す。また、遅延調整部LMS23の最小単位1LSBは1code、ランピング信号のステップは10codeとする。このように、DPDシステム100でパワーアンプ1の逆歪特性を得るためには、まず、前述のように疑似ランダムデータを用いて遅延調整部LMS23でフィードバックディレイを算出し、フィードバックディレイを表す遅延調整部LMS23のフィルタ係数の値を固定する。その上で、前述のようなランピング信号を入力する。前記フィルタ係数の固定は、例えば図4に示す遅延調整部LMS23において、加算器37の信号入力側に図示しないスイッチ回路などを設けておき、このスイッチ回路を操作することにより、加算器37に乗算器36からのデータではなく、0を含む決定された値のデータを入力することなどによって行ってもよいし、フィルタ係数値を記憶した記憶部図示せずからそのデータを入力することによって行ってもよい。そして、図1に示すように、図示しないスイッチ等により、疑似ランダムデータ発生器11と乗算器12との接続を解除し、入力信号unが乗算器12を介してDAコンバータ13に入力されるように経路を切り替える。さらに、入力端28をルックアップテーブル18に接続し、ルックアップテーブル18と前置歪補償演算部19とを動作させる。この状態で、入力端28に、パワーアンプ1による増幅対象のランピング信号を入力することで、ランピング信号に対して遅延調整部LMS23で遅延が付加される。この遅延が付加されたランピング信号は、パワーアンプ1の出力信号に応じたADコンバータ20の出力信号であるフィードバック信号とタイミングが一致する。そして、フィードバック信号に基づきパワーアンプ1で生じる非線形性歪みとは逆の歪み特性を、前置歪補償演算部19で算出し、その逆歪特性のデータをルックアップテーブルLUT18に格納する。このルックアップテーブルLUT18に格納されたLUTデータと、入力信号un、すなわちパワーアンプ1による増幅対象のランピング信号とを乗算器12にて乗算した後、DAコンバータ13に供給する。これにより、パワーアンプ1に入力される前に、増幅対象のランピング信号からパワーアンプ1の歪特性とは逆の歪特性をもつ信号が生成され、これがパワーアンプ1への入力信号としてパワーアンプ1に入力されることにより、パワーアンプ1の歪みを打ち消すことができる。ところで、図1に示すDPDシステム100は、入力信号unとしてのランピング信号のステップが、遅延調整部LMS23での最小単位1LSBと同じ場合には、図7bに示すように、遅延調整部LMS23の出力において切り捨てが生じ、フラクショナルディレイを表現することができない。なお、図7bにおいて、特性線L3は遅延調整部LMS23に入力されるランピング信号、特性線L4は遅延調整部LMS23から出力される遅延調整後の信号である。また、ランピング信号のステップは1codeとし、遅延調整部LMS23の最小単位1LSBは1codeとする。図1のDPDシステム100の場合、上述のように、フラクショナルディレイを表現することができない場合がある。そこで、本実施形態では、図8に示すように、図1に示すDPDシステム100の基本構成において、フラクショナルディレイ調整部40をさらに備えた、DPDシステム150を用いる。このDPDシステム150において、疑似ランダムデータ発生器PNGen11と、乗算器12と、ルックアップテーブル18と、前置歪補償演算部19と、遅延調整部LMS23と、フラクショナルディレイ調整部40とが、歪補償器10aを構成している。なお、SRC42およびチャネルフィルタ43は、通常動作時に受信機の一部として使用される。このDPDシステム150では、疑似ランダムデータを用いたLMSアルゴリズムによって、前述の通りフラクショナルディレイを含めたフィードバック信号の遅延量を遅延調整部LMS23にて算出した後、フラクショナルディレイ調整部40でフィードバック信号にフラクショナルディレイを加え、フィードバック信号の遅延をインテジャーディレイに変換する。これによって、フラクショナルディレイを表現することのできない最小単位1LSB刻みで変化する入力信号に対して、フィードバック信号の遅延自体がインテジャーディレイとなることで、入力信号unは、フリップフロップなどの遅延素子によって簡単にインテジャーディレイを付加することが可能となる。その結果、入力信号unとフィードバック信号とを高精度に遅延調整することが可能となる。これにより、DPD方式の歪補償精度をさらに向上させることができる。つまり、本実施形態では、疑似ランダムデータを用いたLMSアルゴリズムとフラクショナルディレイ調整部40とによるフラクショナルディレイ補正を備えた歪補償器10aによって、入力信号unとフィードバック信号との高精度な遅延調整を実現する。以下、図8に示すDPDシステム150を詳細に説明する。なお、上記図1のDPDシステム100と同一部には同一符号を付与しその詳細な説明は省略する。フラクショナルディレイ調整部40は、図8に示すように、遅延調整部LMS23とADコンバータ20との間に介挿される。そして、フラクショナルディレイ調整部40は、ADコンバータ20の出力信号に対して所定の処理を行い、これをフィードバック信号として前置歪補償演算部19および遅延調整部LMS23に出力する。前置歪補償演算部19は、遅延調整部LMS23の出力とフラクショナルディレイ調整部40の出力信号とに基づき、パワーアンプ1の非線形性歪と逆の歪特性を算出する。具体的には、前置歪補償演算部19では、遅延調整部LMS23で遅延された入力信号と、ADコンバータ20の出力信号を、後述するフラクショナルディレイ調整部40のSRC42で遅延した後の信号とをもとに、パワーアンプ1の非線形性歪と逆の歪特性を算出する。フラクショナルディレイ調整部40は、フラクショナルディレイ値を設定するフラクショナルディレイ制御部41と、フラクショナルディレイ制御部41により設定されるフラクショナルディレイ値にしたがってサンプリング周期を調整するSRCSampleRateConverter42と、デジタルフィルタからなるチャネルフィルタDIGFIL43と、を備える。なお、このチャネルフィルタ43は、歪補償を行う歪補償器10aに必ずしも設ける必要はない。しかしながら、DPDシステム150のように、歪補償器10aをRF-ICの送信部を構成するパワーアンプ1に適用した場合、RF-ICの受信部は、通常動作時にはチャネル選択を行う必要があるため、パワーアンプ1の逆歪算出時には、パワーアンプ1の歪成分がチャネルフィルタ43で抑圧されないように、このチャネルフィルタ43の帯域を広げることが好ましい。このチャネルフィルタ43の帯域の調整は、例えば、チャネルフィルタ43を構成するデジタルフィルタの係数を広帯域となるように切り替える等の処理を行えばよい。図9は、SRC42の構成を示す構成図である。このSRC42は、多段フィルタを構成しており、複数のFIRフィルタ51と、乗算器52と、加算器53と、を備え、乗算器52および加算器53はFIRフィルタ51の数よりも1少ない数だけ備える。図9の場合、4つのFIRフィルタ51と3つの乗算器52と3つの加算器53とを備える。なお、図9中の、54は、FIRフィルタ51への信号を入力するための入力信号端子、55は、フラクショナルディレイを設定するためのフラクショナルディレイ設定端子、56は、FIRフィルタ51の信号を出力するための出力信号端子である。FIRフィルタ51は、入力信号端子54への入力信号を入力し、FIRフィルタ51の出力は乗算器52に入力される。このFIRフィルタ51は、2つの遅延器51aと、3つのフィルタ係数乗算器51bと、3to1加算器51cと、を備える。FIRフィルタ51では、入力信号に対して1段目のフィルタ係数乗算器51bでフィルタ係数を乗算した値と、1段目の遅延器51aで遅延した入力信号に対して2段目のフィルタ係数乗算器51bでフィルタ係数を乗算した値と、1段目および2段目の遅延器51aにより2回遅延した後の入力信号に対して3段目のフィルタ係数乗算器51cでフィルタ係数を乗算した値との和を、3to1加算器51cで加算する。この3to1加算器51cの加算結果がFIRフィルタ51の出力となる。なお、フィルタ係数乗算器51bのフィルタ係数値は、SRC42前後のサンプリング比とナイキスト周波数に基づいて設定される。そして、初段の乗算器52は初段のFIRフィルタ51の出力を入力し、これとフラクショナルディレイ設定端子55に設定されたフラクショナルディレイ値とを乗算し、乗算結果を加算器53に出力する。加算器53は、乗算器52の出力と次段のFIRフィルタ51の出力との和を次段の乗算器53に出力する。以後同様に各段において演算が行われ、最終段の加算器53の出力が、出力信号端子56に出力され、これがSRC42の出力となる。つまり、図9の場合には、初段のFIRフィルタ51の出力およびフラクショナルディレイ値の乗算結果と2段目のFIRフィルタ51の出力とが加算され、この加算結果およびフラクショナルディレイ値の乗算結果と3段目のFIRフィルタ51の出力とが加算され、この加算結果およびフラクショナルディレイ値の乗算結果と4段目のFIRフィルタ51の出力とが加算され、この加算結果がSRC42の出力となる。以上の構成により、SRC42は、入力信号端子54に入力される入力信号のサンプリング点のデータ、すなわち、図10a中に示す○のタイミングがサンプリングポイントであるデータから、フラクショナルディレイ値を考慮したサンプリングポイントのデータ、すなわち図10a中に示す■のタイミングがサンプリングポイントであるデータを生成する。つまり、■のタイミングがサンプリングポイントとなるデータは、FIRフィルタ51で計算されたデータポイントである。そして、サンプリング毎に、フラクショナルディレイ値を変更することによって、入力信号端子54への入力信号を任意のサンプリングレートに変更することができる。すなわち、図10aの場合には、フラクショナルディレイ値を0.25→0.27→0.29→0.31...cyclesのように変更することによって、サンプリングレート0.98cyclesのデータに変換している。ここで、上述のように、フラクショナルディレイ値をサンプリング毎に変更した場合、SRC42は、サンプリングレート変換器として動作する。一方、フラクショナルディレイ値を固定した場合、図10b及びcに示すように、一定のフラクショナルディレイ値図10bの場合には0.25cycles相当だけサンプリングポイントがずれるため、SRC42を、フラクショナルディレイ調整器として動作させることができる。したがって、サンプリング毎にフラクショナルディレイ値を変更し、サンプルレート変換器として動作させつつ、常に一定の任意のフラクショナルディレイ分を、前記フラクショナルディレイ値に更に加算した場合、サンプルレート変換器にフラクショナルディレイ調整機能を付加することが可能となる。なお、図10cにおいて、破線は、入力信号端子54に入力される入力信号、実線は、フラクショナルディレイ値を0.25cyclesとした場合のSRC42の出力信号である。このDPDシステム150では、前記フラクショナルディレイ調整機能を付加したSRC42を利用し、それによってフィードバック信号のフラクショナルディレイ補正を行う。このフィードバック信号のフラクショナルディレイ補正方法を以下に説明する。フラクショナルディレイの補正を行う場合には、まず、図11に示すように、疑似ランダムデータ発生器11を入力端28に接続する。また、疑似ランダムデータ発生器11で生成した疑似ランダムデータを、乗算器12を介さずに、DAコンバータ13に入力する経路を形成する。例えば、図示しないスイッチ回路などを設けることによって、入力端28に入力される信号を、乗算器12を介してDAコンバータ13に供給する経路と、乗算器12を介さずに直接DAコンバータ13に供給する経路とで切り替え可能に構成し、この図示しないスイッチ回路を操作することにより、疑似ランダムデータを直接DAコンバータ13に供給する経路を形成する。このとき、図1のDPDシステム100と同様に、ルックアップテーブル18および前置歪補償演算部19は動作させない。これによって、図11に示すように、疑似ランダムデータ発生器11からの疑似ランダムデータがDAコンバータ13、イメージ除去フィルタ14、変調部15を経由してパワーアンプ1に入力され、パワーアンプ1の出力がアッテネータ17、復調部22、折り返し防止フィルタ21、ADコンバータ20、チャネルフィルタ43、SRC42を経由してフィードバック信号として遅延調整部LMS23に入力される。また、疑似ランダムデータが遅延調整部LMS23に入力される回路が形成される。なお、フラクショナルディレイ調整部40は、初期状態では、遅延量は零に設定される。このような回路が形成された状態で、遅延調整部LMS23において、疑似ランダムデータを入力信号un、フィードバック信号すなわちSRC42の出力信号をリファレンス信号dnとしてLMSアルゴリズムを用いて、上記DPDシステム100と同様に遅延調整を行う。例えば、フィードバックディレイが36cycles分であった場合、図6bに示すように、入力信号unとして疑似ランダムデータPN信号が遅延調整部LMS23に入力されると、時間と共に遅延調整部LMS23のフィルタ係数値がフィードバックディレイを表すように変化し、図6aのようにフィルタ係数h3のフィルタ係数値が0.4、h4のフィルタ係数値が0.6となることで、3.6cyclesのディレイは表される。次に、遅延調整部LMS23を動作させた状態で、遅延調整部LMS23のFIRフィルタ30aのフィルタ係数h0~h7をフラクショナルディレイ制御部41でモニタし、フィルタ係数が04、06と変化したh3、h4のうちh4が10となるように、フラクショナルディレイ制御部41により、フラクショナルディレイ設定端子55へのフラクショナルディレイ値を調整する。例えば、h4が10となるまでフラクショナルディレイ設定端子のビット数に応じた分解能例えば6ビットだと164単位となるで、フラクショナルディレイ値を増加させる。これにより、SRC42では、フィードバック信号、すなわちADコンバータ20の出力信号に、SRC42のフラクショナルディレイ設定端子55に設定されたフラクショナルディレイ値を付加していく。フラクショナルディレイを付加する場合、フィードバック信号の遅延量は増加するのみであるため、より大きな遅延量を示すフィルタ係数、この場合h4が10に近づくことになる。その結果、フィルタ係数値h4は10に、h3は0に収束し、最終的にはh4が10となり、その他のフィルタ係数値はすべて0となる。これは、フィードバック信号の遅延がフラクショナルディレイからインテジャーディレイに変換されたことを意味する。ここで、フィードバック信号の遅延をインテジャーディレイに変換した場合、入力信号unにインテジャーディレイを付加する方法として、フリップフロップなどの遅延素子によって簡単、かつ高精度に入力信号にインテジャーディレイを付加する方法を採用することができる。そのため、フィードバック信号の遅延を高精度で一致させることができる。また、SRC42は、当該DPDシステム150が適用されるシステムにより許容される回路面積次第では、FIRフィルタ51などのフィルタ係数ビット長や、データビット長を増加させることによって、より高精度にフラクショナルディレイを調整することが可能である。また、このSRC42ではデジタル回路により遅延調整を行うため、アナログ回路の場合のように、回路のミスマッチや温度変化による特性劣化を考慮する必要がない。図8のDPDシステム150において、DPD方式でパワーアンプ1の逆歪特性を得るためには、チャネルフィルタ43を構成するデジタルフィルタのフィルタ係数を切り替え、チャネルフィルタ43の帯域が広がるように調整した後、前述のように疑似ランダムデータを用いて遅延調整部LMS23でフィードバック信号の遅延量を算出し、遅延調整部LMS23のフィルタ係数値にもとづき、フラクショナルディレイ値を設定し、フィードバック信号の遅延量をフラクショナルディレイからインテジャーディレイに変換する。そして、フラクショナルディレイ値を固定するとともに、遅延調整部LMS23のフィルタ係数値を固定する。これにより、遅延量の設定が終了する。次に、疑似ランダムデータ発生器11を入力端28から切り離し、入力信号unとして前述のようなランピング信号を入力する。例えば、図示しないスイッチ等により、入力端28と疑似ランダムデータ発生器11との接続を解除し、図8に示すように、入力信号unが乗算器12、DAコンバータ13、イメージ除去フィルタ14、変調部15を介してパワーアンプ1に入力されるように、経路を切り替える。さらに、入力端28をルックアップテーブルLUT18に接続することでルックアップテーブルLUT18と前置歪補償演算部19とを動作させる。この状態で、入力信号unとしてランピング信号を入力すると、遅延調整部LMS23に入力されるランピング信号に対して遅延調整部LMSのFIRフィルタ30aにより遅延量が付加される。これによって、この遅延量が付加されたランピング信号は、アッテネータ17によってパワーアンプ1で増幅される前の信号レベルと等しくなるように減衰され、さらにフラクショナルディレイ調整部40でフラクショナルディレイが付加されたフィードバック信号とタイミングが一致する。そして、パワーアンプ1で生じる非線形性歪みとは逆の歪み特性を、前置歪補償演算部19で算出し、その逆歪特性のデータを格納しておいたルックアップテーブルLUT18のLUTデータと入力信号ランピング信号unとを乗算器12にて乗算し、パワーアンプ1に入力される前に逆歪特性をもつ信号を生成することで、パワーアンプ1の歪みを打ち消すことができる。このように、入力信号unとフィードバック信号とを高精度に一致させることができるため、パワーアンプ1で生じる歪特性とは逆の歪特性を有する、高精度な逆歪特性を得ることができ、この高精度な逆歪特性に応じて歪補償を行うことによって、歪補償精度をより向上させることができる。また、前述のように、パワーアンプ1の出力信号にフラクショナルディレイ調整部40によりフラクショナルディレイを付加しているため、SRC42の出力信号に対して調整すべき遅延量はインテジャーディレイである。そのため、フィードバック信号と入力信号unとのタイミングを一致させるのに、前述のように遅延調整部LMS23を用いて入力信号unに遅延を付加せずとも、遅延調整部LMS23とは別のフリップフロップなどの遅延素子図示せずを用いて入力信号unを遅延させることができる。そのため、遅延調整部LMS23により、フラクショナルディレイ調整部40によりフラクショナルディレイ補正を行って、フィードバック信号の遅延量をインテジャーディレイに変換した後、インテジャーディレイをフリップフロップなどの遅延素子を用いて調整を行うことによって、以後は遅延調整部LMS23を必要とせずとも、遅延調整を行うことができる。したがって、フィードバック信号の遅延をインテジャーディレイに変換後、遅延調整部LMS23を、フィードバック信号の遅延調整以外の目的で利用することが可能となる。例えば、入力端28から変調波信号を入力し、パワーアンプ1の出力をフィードバックさせ、遅延調整部LMS23のLMSアルゴリズムを用いてパワーアンプ1の逆歪特性を直接演算することで、即座に逆歪補正をかけるようなアダプティブなDPDシステムに利用できる可能性がある。前記遅延調整方法では、フィードバック信号すなわちADコンバータ20の出力信号をリファレンス信号dnとしてLMSアルゴリズムを用いたが、パワーアンプ1の逆歪特性を得るためには、フィードバック信号を入力信号unとし、入力端28からの変調波信号をリファレンス信号dnとしてLMSアルゴリズムを用いる。そうすることでLMSのフィルタ係数がパワーアンプ1の逆歪特性を示す。その逆歪特性のデータをルックアップテーブルLUT18に格納し、ルックアップテーブルLUT18と入力端28からの入力信号とを乗算器12にて乗算することで、アダプティブなDPDを実施する。アダプティブなDPDシステムでは、パワーアンプ1の温度変化に起因するメモリ効果にも対応できる可能性がある。また、LMSアルゴリズムとSRC42によるフラクショナルディレイ補正を行う回路を備えた歪補償器10aにおいては、SRC42は、複数のFIRフィルタ51を必要とするため、回路規模が大きくなる。しかしながら、例えばRF-ICの受信部において、ADコンバータのサンプリングレートと、例えば図示しないDBBデジタルベースバンド信号と、RF-ICとの間のインタフェースのサンプリングレートとが異なる場合、受信部の通常動作においても、SRCが必要であるため、DPDシステム150として、新たにSRC42を設ける必要はなく、既に設けられているSRCを兼用すればよい。したがって、歪補償器10aにおいてフラクショナル補正を実施するには、SRC自体を追加或いは変更する必要はなく、フラクショナルディレイ制御部41が必要となるだけで、RF-ICに対し歪補償器10aを適用してDPDシステム150を構成することによる、RF-ICの回路面積の増加は、全体の回路面積にほとんど影響しない程度ですむ。以上のように、本発明では、疑似ランダムデータを用いたLMSアルゴリズムとSRC42によるフラクショナルディレイ補正によって、携帯端末など低消費電力省面積化が要求されるアプリケーションにおいても実現可能な演算処理で、入力信号とフィードバック信号の高精度な遅延調整を実現することができる。また、本遅延調整手法を用いることで、フィードバック信号の遅延量をインテジャーディレイだけでなく、フラクショナルディレイも含めて調整することができる。さらに、本遅延調整手法は、デジタル回路で遅延調整されるため、アナログ回路のミスマッチや温度変化による特性劣化を考慮する必要が無く、許容される回路面積次第ではSRC42を構成するFIRフィルタ51のフィルタ係数ビット長やデータビット長を増加させることによって、より高精度な遅延調整が可能となる。また、フラクショナルディレイを表現することができない最小単位1LSB刻みで変化する入力信号に対して、フィードバック信号の遅延自体がインテジャーディレイとなることで、入力信号unに対し、フリップフロップなどの遅延素子によって簡単にインテジャーディレイを付加することができ、前記入力信号unと前記フィードバック信号を高精度に遅延調整することが可能となる。インテジャーディレイは遅延調整部LMSを用いずともフリップフロップなどの遅延素子で簡単に表現できるため、LMSアルゴリズムとSRC42とによってフラクショナルディレイ補正を実施した後、入力信号unの遅延は遅延調整部LMSとは別のフリップフロップなどの遅延素子で調整し、遅延調整に用いていたLMS回路は、LMSアルゴリズムを用いる他のシステムと回路を兼用することができる。なお、上記実施形態においては、疑似ランダムデータ発生器11をスイッチ回路などにより選択的に入力端28に接続する構成としたが、これに限るものではない。前述のように疑似ランダムデータ発生器11は、遅延調整部LMS23のFIRフィルタ30aのフィルタ係数の調整とSRC42の遅延量の調整とに用いるものであり、フィルタ係数およびSRC42の遅延量は、調整後、固定としているため、疑似ランダムデータ発生器11は、フィルタ係数およびSRC42の遅延量を設定するとき以外は必要としない。したがって、歪補償器10aとして疑似ランダムデータ発生器11を必ずしも備えている必要はなく、例えば、FIRフィルタ30aのフィルタ係数およびSRC42の遅延量の調整を行う時に、疑似ランダムデータ発生器11を入力端28に接続するようにしてもよい。また、遅延調整部LMS23では、フィルタ係数調整後、フィルタ係数を固定しているため、ランピング信号を入力信号unとして使用する通常状態では、FIRフィルタ30aのみを備えていればよく、フィルタ係数設定回路30bを必ずしも備えている必要はない。したがって、遅延調整部LMS23を構成するフィルタ係数設定回路30bについても、歪補償器10aとして必ずしも備えている必要はなく、FIRフィルタ30aのフィルタ係数の調整を行うときにフィルタ係数設定回路30bを接続する構成としてもよい。また、上記実施形態においては、RF-ICの送信部を構成するパワーアンプ1の歪補償を行う場合について説明したが、これに限るものではなく、任意の回路を構成するパワーアンプに適用することができる。この場合には、パワーアンプの出力側とフラクショナルディレイ調整部40との間に、パワーアンプの出力信号から、DAコンバータでアナログ信号に変換される前のデジタル信号を復元するために必要な回路を設ければよい。つまり、上記実施形態の場合には、DAコンバータ13でアナログ信号に変換した後、イメージ除去フィルタ14、変調部15によりアナログ信号を低周波信号から高周波信号に変換した後、パワーアンプ1に入力する構成となっているため、アッテネータ17、復調部22、折り返し防止フィルタ21、およびADコンバータ20を設け、パワーアンプ1の出力信号からDAコンバータ13に入力される前のデジタル信号を復元する構成としている。したがって、任意の回路に適用した場合には、適用した回路に応じて、アナログ信号に変換する前のデジタル信号を復元するために必要な回路を設ければよい。また、上記実施の形態においては、DCコンバータ13に入力される信号に対して、歪補償を行う場合について説明したが、これに限るものではなく、パワーアンプ1の入力側のデジタル信号でかつ、図示しない送信用チャネルフィルタの後段であれば、どの段階で歪補償を行ってもよい。なお、上記実施形態において、乗算器12、ルックアップテーブル18および前置歪補償演算部19が遅延回路に対応し、遅延調整部LMS23が遅延量設定部に対応し、FIRフィルタ30aが信号生成部に対応し、ルックアップテーブルLUT18が記憶部に対応し、乗算器12が演算部に対応している。