"ベース基板、第1結晶層、第2結晶層および絶縁層を有し、前記ベース基板、前記第1結晶層、前記第2結晶層および前記絶縁層が、前記ベース基板、前記第1結晶層、前記第2結晶層、前記絶縁層の順に位置し、前記第1結晶層と前記第2結晶層との間、または、前記ベース基板と前記第1結晶層との間に位置する第3結晶層をさらに有し、前記第2結晶層が、前記第1結晶層を構成する結晶に格子整合または擬格子整合し、かつ前記第1結晶層を構成する結晶よりも禁制帯幅が大きい結晶からなり、前記第3結晶層が、前記第1結晶層を構成する結晶に格子整合または擬格子整合し、かつ前記第1結晶層を構成する結晶よりも禁制帯幅が大きい結晶からなり、前記第3結晶層は、ドナーまたはアクセプタとなる第1原子を含み、前記第3結晶層がドナーとなる第1原子を含む場合、前記第2結晶層が、アクセプタとなる第2原子を含み、前記第3結晶層がアクセプタとなる第1原子を含む場合、前記第2結晶層が、ドナーとなる第2原子を含む半導体基板。前記第1結晶層が、電界効果トランジスタのチャネル層に適用できる層であり、前記絶縁層が、前記電界効果トランジスタのゲート絶縁層に適用できる層であり、前記電界効果トランジスタがNチャネル型である場合、前記第3結晶層における前記第1原子はドナーとなり、前記電界効果トランジスタがPチャネル型である場合、前記第3結晶層における前記第1原子はアクセプタとなる請求項1に記載の半導体基板。第4結晶層をさらに有し、前記第3結晶層が前記第1結晶層と前記第2結晶層との間に位置する場合には前記第4結晶層が前記ベース基板と前記第1結晶層との間に位置し、前記第3結晶層が前記ベース基板と前記第1結晶層との間に位置する場合には前記第4結晶層が前記第1結晶層と前記第2結晶層との間に位置し、前記第4結晶層が、前記第1結晶層を構成する結晶に格子整合または擬格子整合し、かつ、前記第1結晶層を構成する結晶よりも禁制帯幅が大きい結晶からなり、前記第4結晶層が、前記第1原子を含む請求項1または請求項2に記載の半導体基板。前記第1原子のシート濃度N1と前記第2原子のシート濃度N2が、数1の関係を満たす、請求項1から請求項3の何れか一項に記載の半導体基板。数1N0minSFmin×N2<N1<N0maxSFmax×N2ただし、N0minおよびN0maxは、それぞれ、前記第2結晶層に前記第2原子をドーピングしない場合において前記電界効果トランジスタのしきい値電圧が設計値となる前記第1原子のシート濃度N0の最小値および最大値であり、SFminおよびSFmaxは、それぞれ、前記電界効果トランジスタの層構造を示す構造因子SFの最小値および最大値である。前記第2原子のシート濃度をN2としたとき、数2の関係を満たす、請求項1から請求項4の何れか一項に記載の半導体基板。数2N2>1×1012cm-2有効電気的膜厚を数3で定義されるd/εEとし、前記第2原子のシート濃度をN2としたとき、数4の関係を満たす請求項1から請求項5の何れか一項に記載の半導体基板。ただしd/ε1は、前記絶縁層の電気的膜厚[cm]であり、d/ε2は、前記絶縁層の前記第2結晶層側の界面と、前記第2結晶層の前記第2原子のドーピング中心位置との間の電気的膜厚[cm]であり、d/ε3は、前記第2結晶層の前記第2原子のドーピング中心位置と、前記第1結晶層の中心位置との間の電気的膜厚[cm]であり、電気的膜厚とは、層の現実の膜厚d[cm]を比誘電率ε[無単位]で除した値をいう。数4N2×d/εE>1×105cm-1前記第1結晶層が、InxGa1-xAs0≦x≦1で表される結晶からなり、前記第2結晶層が、InkAlmGa1-k-mAsnP1-n0≦k≦1、0≦m≦1、0≦km≦1、0≦n≦1で表される結晶からなる請求項1から請求項6の何れか一項に記載の半導体基板。前記ベース基板が、GaAsまたはInP基板である請求項7に記載の半導体基板。前記第1結晶層が、GaAsに格子整合または擬格子整合できるInxGa1-xAs0≦x≦1で表される結晶からなり、前記第2結晶層が、AlmGa1-mAs0≦m≦1で表される結晶からなる請求項7または請求項8に記載の半導体基板。前記第1結晶層が、GaAsに格子整合または擬格子整合できるInxGa1-xAs0≦x≦1で表される結晶からなり、前記第2結晶層が、InkAlmGa1-k-mP0≦k≦1、0≦m≦1、0≦km≦1で表される結晶からなる請求項7または請求項8に記載の半導体基板。前記電界効果トランジスタがNチャネル型であり、前記第2結晶層が、自然超格子を有するInkAlmGa1-k-mP0≦k≦1、0≦m≦1、0≦km≦1で表される結晶からなる、請求項10に記載の半導体基板。前記第2結晶層が、InkGa1-kP0≦k≦1で表される結晶からなり、請求項10または請求項11に記載の半導体基板。前記ベース基板が、GaAs基板である請求項9から請求項12の何れか一項に記載の半導体基板。前記第1結晶層が、GaNに格子整合または擬格子整合できるInyGa1-yN0≦y≦1で表される結晶からなり、前記第2結晶層が、InpAlqGa1-p-qN0≦p≦1、0≦q≦1、0≦pq≦1で表される結晶からなる請求項1から請求項6の何れか一項に記載の半導体基板。前記ベース基板が、GaN基板である請求項14に記載の半導体基板。前記電界効果トランジスタがNチャネル型であり、前記第2原子が、C原子またはZn原子である請求項1から請求項15の何れか一項に記載の半導体基板。前記絶縁層と前記第2結晶層とが接して形成されている請求項1から請求項16の何れか一項に記載の半導体基板。前記絶縁層の全部または一部の領域であって、前記第2結晶層と接する領域に、酸化アルミニウムが存在する請求項17に記載の半導体基板。請求項1に記載の半導体基板を有し、前記半導体基板における前記第1結晶層をチャネル層とし、前記半導体基板における前記絶縁層をゲート絶縁層とし、前記ゲート絶縁層の上または上方に形成されたゲート電極を有する絶縁ゲート型電界効果トランジスタ。前記第2結晶層が、前記ゲート電極の下方にのみ形成されている、または、前記第2結晶層の前記第2原子を含む領域が、前記ゲート電極の下方にのみ形成されている、請求項19に記載の絶縁ゲート型電界効果トランジスタ。請求項1に記載の半導体基板の製造方法であって、前記ベース基板の上または上方に、前記第1結晶層をエピタキシャル成長法により形成する段階と、前記第1結晶層の上または上方に、前記第2結晶層をエピタキシャル成長法により形成する段階と、前記第2結晶層に、前記第2原子をドープする段階と、前記第2結晶層の上または上方に、前記絶縁層を形成する段階と、を備えた半導体基板の製造方法。前記第2原子がZnであり、前記第2原子をドープする段階は、前記Znを熱拡散法によりドープする段階である請求項21に記載の半導体基板の製造方法。特許文献1あるいは特許文献2に記載のP-HEMT構造により、高い電子移動度と高い2次元電子ガス濃度とを得ることができる。より高いゲート耐圧など良好なトランジスタ性能を得るには、特許文献3に示されるような、MIS金属-絶縁体-半導体型のゲート構造を実現することが望ましい。しかしながら、MIS型ゲート構造を採用すれば、絶縁体-半導体界面に界面準位が形成されることは避けられず、また、絶縁体-半導体界面における界面準位は、半導体-半導体界面ヘテロ界面における界面準位とは異なり、その密度を低減することが困難である。界面準位は、チャネルにおけるキャリアの電界制御性を低下させ、充放電による動作速度の低下を招く可能性がある。また界面再結合などによるキャリア消滅の要因にもなり得る。さらに、界面準位は、キャリア移動度の低下などトランジスタ性能を劣化させる要因になり得る。本発明の目的は、絶縁ゲート型MIS型のP-HEMT構造において、チャネル層のキャリア移動度を向上し、界面準位の影響を低減した、良好なトランジスタ性能を実現できる技術を提供することにある。上記課題を解決するために、本発明の第1の態様においては、ベース基板、第1結晶層、第2結晶層および絶縁層を有し、ベース基板、第1結晶層、第2結晶層および絶縁層が、ベース基板、第1結晶層、第2結晶層、絶縁層の順に位置し、第1結晶層と第2結晶層との間、または、ベース基板と第1結晶層との間に位置する第3結晶層をさらに有し、第2結晶層が、第1結晶層を構成する結晶に格子整合または擬格子整合し、かつ第1結晶層を構成する結晶よりも禁制帯幅が大きい結晶からなり、第3結晶層が、第1結晶層を構成する結晶に格子整合または擬格子整合し、かつ第1結晶層を構成する結晶よりも禁制帯幅が大きい結晶からなり、第3結晶層は、ドナーまたはアクセプタとなる第1原子を含み、第3結晶層がドナーとなる第1原子を含む場合、第2結晶層が、アクセプタとなる第2原子を含み、第3結晶層がアクセプタとなる第1原子を含む場合、第2結晶層が、ドナーとなる第2原子を含む半導体基板を提供する。第1結晶層が、電界効果トランジスタのチャネル層に適用できる層であってもよく、絶縁層が、電界効果トランジスタのゲート絶縁層に適用できる層であってもよい。この場合、電界効果トランジスタがNチャネル型である場合、第3結晶層における第1原子はドナーとなり、電界効果トランジスタがPチャネル型である場合、第3結晶層における第1原子はアクセプタとなる。第4結晶層をさらに有してもよく、この場合、第4結晶層は、第3結晶層が第1結晶層と第2結晶層との間に位置する場合にはベース基板と第1結晶層との間に位置し、第3結晶層がベース基板と第1結晶層との間に位置する場合には第1結晶層と第2結晶層との間に位置する。第4結晶層として、第1結晶層を構成する結晶に格子整合または擬格子整合し、かつ第1結晶層を構成する結晶よりも禁制帯幅が大きい結晶からなり、かつ第1原子を含むものとすることができる。第1原子のシート濃度N1と第2原子のシート濃度N2が、数1の関係を満たすことが好ましい。数1N0minSFmin×N2<N1<N0maxSFmax×N2ただし、N0minおよびN0maxは、それぞれ、第2結晶層に第2原子をドーピングしない場合において電界効果トランジスタのしきい値電圧が設計値となる第1原子のシート濃度N0単位は[atoms/cm2]、以下、単位表記においてcm-2と示す場合がある。の最小値および最大値であり、SFminおよびSFmaxは、それぞれ、電界効果トランジスタの層構造を示す構造因子SF[無単位]の最小値および最大値である。電界効果トランジスタがNチャネル型の場合、N0として、数5が例示でき、電界効果トランジスタがPチャネル型の場合、N0として、数6が例示できる。ただし、W[V]は、電界効果トランジスタのゲート電極の仕事関数であり、Vt[V]は、電界効果トランジスタのしきい値電圧である。Cf[V]は、チャネル材料物性の補正値であり、具体的には、電界効果トランジスタのゲート電圧がVtとなるときの、チャネル位置でのフェルミレベルと真空準位との差に該当する。電界効果トランジスタがNチャネル型である場合、Cfは電子親和力にほぼ一致する。電界効果トランジスタのチャネルが量子井戸である場合、Cfは基底準位から真空準位までの電位にほぼ一致する。電界効果トランジスタがPチャネル型である場合、Cfはイオン化ポテンシャルにほぼ一致する電位差である。Cfは、結晶層の組成により異なる。d/ε1は、絶縁層の電気的膜厚[cm]であり、d/ε2は、絶縁層の第2結晶層側の界面と、第2結晶層の第2原子のドーピング中心位置との間の電気的膜厚[cm]であり、d/ε3は、第2結晶層の第2原子のドーピング中心位置と、第1結晶層の中心位置との間の電気的膜厚[cm]である。電気的膜厚とは、層の現実の膜厚d[cm]を比誘電率ε[無単位]で除した値をいう。比誘電率が異なる複数の層が積層されている場合、複数の積層の電気的膜厚は、各層の電気的膜厚各層の膜厚diを比誘電率εiで割った値di/εiの各層についての和Σdi/εiである。第2結晶層の第2原子のドーピング中心位置とは、第2結晶層中に存在する第2原子の深さ方向密度分布における重心を与える深さ位置をいう。たとえば、第2原子が第2結晶層中に均一に分布している場合、ドーピング中心位置は、第2結晶層の厚さ方向における膜厚×1/2の位置になる。第1結晶層の中心位置は、第1結晶層の厚さ方向における膜厚×1/2の位置である。ε0は真空の誘電率[F/cm]であり、qは素電荷[C]である。Const[atoms/cm2]は、定数であるが結晶層の諸設計条件で変化する。具体的には、第2原子をドーピングしない場合に、しきい値電圧Vtが、W-CfとなるようなN1に相当する。通常、チャネル層とベース基板の間にバッファ層を形成する。このバッファ層のチャネル側近傍は、チャネルキャリアを閉じ込めるように、バッファ層に電界を形成する。Constは、この電界をちょうど打消す第1原子のシート濃度に相当する。通常の化合物半導体では、後述するように2.3×1011~1.4×1012[atoms/cm2]程度の範囲で変化する。すなわちConstの変化する範囲でN0が変化し、N0minは最もConstが小さいときのN0に対応し、N0maxは最もConstが大きいときのN0に対応する。なお、適切なバッファ層が設計できている場合、N0として実験的に求めた値を用いてもよい。この場合、実験的に求めた第1原子のシート濃度N0expを、N0exp=N0=N0min=N0maxとすることができる。SFとして、数7が例示できる。電界効果トランジスタのしきい値電圧Vtを一定とする場合、第2原子のシート濃度N2にあわせて、第1原子のシート濃度N1を増加させる。SFは、第2原子のシート濃度N2に対する第1原子のシート濃度N1の増加量の比dN1/dN2を近似する因子である。dN1/dN2比の近似式であるため、ある程度の範囲でdN1/dN2比を近似することができ、たとえば、SF±10の範囲でdN1/dN2比に妥当する。すなわち、SFmin=SF×0.9、SFmax=SF×1.1とすることができる。d/ε1、d/ε2およびd/ε3は、先の説明の通りである。第2結晶層に含まれる第2原子のシート濃度N2は、N2>1×1012cm-2、の数2を満たすことが好ましい。あるいは有効電気的膜厚を数3で定義されるd/εEとしたとき、N2×d/εE>1×105cm-1、の数4を満たすことが好ましい。ここで、有効電気的膜厚d/εEは、数3で定義される。d/ε1、d/ε2およびd/ε3は、先の説明の通りである。なお、第2原子のシート濃度N2は、以下のような考察により上限が与えられる。第2結晶層と絶縁層層とでMOS界面を構成した場合、MOS界面のフェルミレベルのシフトΔ[eV]は、Δ=q/ε0×d/εE×N2、で近似できる。よって、電界効果トランジスタがNチャネル型である場合伝導の主たるキャリアが電子である場合、アクセプタ第2原子のシート濃度N2を大きくしていくと、MOS界面のポテンシャルが持ち上がり、フェルミレベルがΔ[eV]だけシフトする。この場合、電子に対してポテンシャルは大きくなるが、正孔に対してはポテンシャルが低くなる。つまり、N2が大きくなれば、電子が誘起するゲート電圧つまりしきい値電圧と、正孔が誘起するゲート電圧の差が小さくなる。トランジスタのゲート電圧がしきい値電圧のとき、正孔が発生していないことが望ましい。つまり、第2結晶層が空乏化していることが好ましい。具体的には、第2結晶層の価電子帯上端と第1結晶層の伝導帯下端の差が正であることが好ましい。例えば、第2結晶層がAl0.24Ga0.76As、第1結晶層がIn0.3Ga0.7Asである場合、フェルミレベルシフト量は、1.5eV以下が望ましく、d/εE×N2≦8×105[cm-1]であることが望ましい。さらに、第2結晶層がGaAs、第1結晶層がIn0.4Ga0.6Asである場合、第2結晶層の価電子帯上端と第1結晶層の伝導帯下端の差がさらに小さくなる。第2結晶層の禁制帯幅は大きいほうが望ましく、通常第2結晶層として、GaAs層より禁制帯幅が大きい材料を用いるので、フェルミレベルシフト量は、1.2eV以下にするとさらによい。この場合、d/εE×N2≦6.65×105[cm-1]が望ましい。また、pn構造による電界は、絶縁破壊電界以下であることが望ましい。チャネル層第1結晶層とゲート絶縁膜絶縁層に挟まれた禁制帯幅の大きい層の合計膜厚の大きさは、第2原子のドーピングによるフェルミレベルシフトとトランジスタの相互コンダクタンスのトレードオフとなる。電界効果トランジスタの特性維持のためには、キャリアの移動度を低下させない程度に合計膜厚が小さいほうがよく、好ましくは30nm以下、より好ましくは20nm以下であることが望ましい。GaAs層の場合、絶縁破壊電界強度は0.4MV/cmといわれており、AlGaAs層の絶縁破壊電界は、GaAs層より高いと考えられる。膜厚を20nm、絶縁破壊電界を0.4MV/cmとの条件で計算すると、加わる電圧は0.8Vとなり、フェルミレベルシフト量も0.8V程度より低くすることが望まれる。この場合、d/εE×N2≦4.4×105[cm-1]が望ましい。第1結晶層としてInxGa1-xAs0≦x≦1で表される結晶が、第2結晶層としてInkAlmGa1-k-mAsnP1-n0≦k≦1、0≦m≦1、0≦km≦1、0≦n≦1で表される結晶が挙げられる。この場合、ベース基板がGaAsまたはInP基板であることが好ましい。第1結晶層として、GaAsに格子整合または擬格子整合できるInxGa1-xAs0≦x≦1で表される結晶からなる層が、第2結晶層として、AlmGa1-mAs0≦m≦1で表される結晶からなる層が挙げられる。あるいは、第1結晶層として、GaAsに格子整合または擬格子整合できるInxGa1-xAs0≦x≦1で表される結晶からなる層が、第2結晶層として、InkAlmGa1-k-mP0≦k≦1、0≦m≦1、0≦km≦1で表される結晶からなる層が挙げられる。第2結晶層がInkAlmGa1-k-mPで表される結晶からなり、電界効果トランジスタがNチャネル型である場合、第2結晶層は、自然超格子を有するInkAlmGa1-k-mP0≦k≦1、0≦m≦1、0≦km≦1で表される結晶からなることが好ましい。第2結晶層がInkAlmGa1-k-mPで表される結晶からなる層、あるいは自然超格子を有するInkAlmGa1-k-mPで表される結晶からなる層である場合、第2結晶層は、InkGa1-kP0≦k≦1で表される結晶からなる層であることがさらに好ましい。これらの場合、ベース基板がGaAs基板であることが好ましい。ここで、自然超格子を有するとは、In原子、Al原子およびGa原子の混合から形成される特定の結晶面において、平均の混合比よりIn濃度が多い面とGa濃度あるいはAl濃度の多い面が交互に形成された状態を有することを言う。また、それぞれの面で平均の混合比からのずれが大きいほど、秩序化の程度が強いと言う。また、第1結晶層として、GaNに格子整合または擬格子整合できるInyGa1-yN0≦y≦1で表される結晶からなる層が、第2結晶層としてInpAlqGa1-p-qN0≦p≦1、0≦q≦1、0≦pq≦1で表される結晶からなる層が挙げられる。この場合、ベース基板がGaN基板であることが好ましい。電界効果トランジスタがNチャネル型である場合、第2原子として、C原子またはZn原子が挙げられる。絶縁層と第2結晶層とが接して形成されていてもよい。この場合、絶縁層の全部または一部の領域であって、第2結晶層と接する領域に、酸化アルミニウムが存在することが好ましい。本発明の第2の態様においては、第の態様の半導体基板を有し、半導体基板における第1結晶層をチャネル層とし、半導体基板における絶縁層をゲート絶縁層とし、ゲート絶縁層の上または上方に形成されたゲート電極を有する絶縁ゲート型電界効果トランジスタを提供する。なお、本明細書において、~の上に形成とは、~に接して~の上に形成されている様をいい、英語で表現した場合のonに対応する。また、~の上方に形成されとは、~から離れて~より上に形成されている様をいい、英語で表現した場合のaboveに対応する。第2結晶層が、ゲート電極の下方にのみ形成されていてもよい。あるいは、第2結晶層の第2原子を含む領域が、ゲート電極の下方にのみ形成されていてもよい。この場合、絶縁ゲート型電界効果トランジスタをエンハンス型で動作させることができる。第2結晶層への第2原子の導入法として、熱拡散法、イオン注入法が挙げられる。本発明の第3の態様においては、第1の態様の半導体基板の製造方法であって、ベース基板の上または上方に、第1結晶層をエピタキシャル成長法により形成する段階と、第1結晶層の上または上方に、第2結晶層をエピタキシャル成長法により形成する段階と、第2結晶層に、第2原子をドープする段階と、第2結晶層の上または上方に、絶縁層を形成する段階と、を備えた半導体基板の製造方法を提供する。第2原子がZnであってもよく、この場合、第2原子をドープする段階は、Znを熱拡散法によりドープする段階であることが好ましい。図1は、半導体基板100の断面例を示す。半導体基板100は、ベース基板102と、第1結晶層104と、絶縁層106と、第2結晶層108と、第3結晶層110とを有する。ベース基板102、第1結晶層104、絶縁層106および第2結晶層108は、ベース基板102、第1結晶層104、第2結晶層108、絶縁層106の順に位置する。本例の第3結晶層110は、ベース基板102と第1結晶層104との間に位置する。なお、第3結晶層110は、第1結晶層104と第2結晶層108との間に位置してもよい。ベース基板102は、その上にP-HEMT用のエピタキシャル層が形成できる限りにおいて、任意の材料および構造が選択できる。すなわち、ベース基板102の材料として、GaAs、InP、GaN、SiC、Si、サファイアAl2O3等が選択でき、ベース基板102の構造として、単結晶、多結晶あるいはアモルファス非晶質が選択できる。P-HEMT構造のチャネル層としてInGaAsを選択し、チャネル層とヘテロ接合する結晶層としてGaAsまたはAlGaAsを選択する場合には、ベース基板102としてGaAs単結晶基板を用いるのが適切である。また、結晶層としてGaNまたはAlGaNを選択する場合には、ベース基板102としてGaN基板、SiC基板、Si基板またはサファイア基板を用いるのが適切である。第1結晶層104は、電界効果トランジスタのチャネル層に適用できる。第1結晶層104は、それが電界効果トランジスタのチャネル層に適用された場合に、Nチャネル型またはPチャネル型のチャネルを構成する。Nチャネル型のチャネルでは自由電子がキャリアとして伝導を担い、Pチャネル型のチャネルではホールがキャリアとして伝導を担う。ベース基板102がGaAsのとき、第1結晶層104として、InxGa1-xAs0≦x≦1が例示できる。ベース基板102がInPのとき、第1結晶層104として、InxGa1-xAs0≦x≦1が例示できる。ベース基板102がGaN、SiC、Siまたはサファイアのとき、第1結晶層104として、InyGa1-yN0≦y≦1が例示できる。絶縁層106は、電界効果トランジスタのゲート絶縁層に適用できる。絶縁層106は、電界効果トランジスタのゲート絶縁層に適用できるものである限り、その材料および構造は任意である。たとえば絶縁層106の材料として、Al2O3、HfO2、SiO2、Si3N4等が挙げられ、絶縁層106の構造として単結晶、多結晶あるいはアモルファス非晶質が挙げられる。ただし、ゲート絶縁膜の実効膜厚を出来るだけ薄くする観点から、絶縁層106はAl2O3、HfO2等の高誘電率材料が好ましい。絶縁層106の製膜方法として、真空蒸着法、スパッタ法、熱CVD法、PCVD法、CATCVD法、MOCVD法、MBE法が挙げられるが、界面準位を低減する観点から、特にALD法が好ましい。各結晶層の製膜方法として、MOCVD法、MBE法が挙げられるが、生産性の優位性から特にMOCVD法が好ましい。第2結晶層108は、第1結晶層104を構成する結晶に格子整合または擬格子整合し、かつ第1結晶層104を構成する結晶よりも禁制帯幅が大きい結晶からなる。第2結晶層108は、ドーパントとなる第2原子を含む。第2結晶層108は、第1結晶層104がNチャネル型の電界効果トランジスタのチャネル層に適用される場合、第2原子としてアクセプタを含む。また、第2結晶層108は、第1結晶層104がPチャネル型の電界効果トランジスタのチャネル層に適用される場合、第2原子としてドナー原子を含む。第3結晶層110は、第1結晶層104を構成する結晶に格子整合または擬格子整合し、かつ第1結晶層104を構成する結晶よりも禁制帯幅が大きい結晶からなる。第3結晶層110は、ドーパントとなる第1原子を含む。第3結晶層110は、第1結晶層104がNチャネル型の電界効果トランジスタのチャネル層に適用される場合、第1原子としてドナー原子を含む。また、第3結晶層110は、第1結晶層104がPチャネル型の電界効果トランジスタのチャネル層に適用される場合、第1原子としてアクセプタ原子を含む。アクセプタとなる第2原子または第1原子アクセプタ原子として、C、Zn、Mgが挙げられる。ドナーとなる第2原子または第1原子ドナー原子として、Si、S、Ge、Te、Seが挙げられる。アクセプタ原子が第2結晶層108あるいは第3結晶層110にドープされると、300K程度の通常使用される温度で負の固定空間電荷を形成する。ドナー原子が第2結晶層108あるいは第3結晶層110にドープされると、300K程度の通常使用される温度で正の固定空間電荷を形成する。第2結晶層108にアクセプタ原子をドープすることで、固定空間電荷が形成され、この固定空間電荷によりゲート絶縁層とそれに隣接する半導体の界面近傍における電位を変調できる。このような固定空間電荷が形成される限り、第2結晶層108は必ずしもp型伝導する必要はない。第2結晶層108にドナー原子がドープされると、当該ドナー原子が活性化されて固定空間電荷が形成されるが、前記と同様に固定空間電荷が形成される限り、第2結晶層108は必ずしもn型伝導する必要はない。第1原子のシート濃度N1と第2原子のシート濃度N2は、数1の関係を満たす。数1N0minSFmin×N2<N1<N0maxSFmax×N2ただし、N0minおよびN0maxは、それぞれ、第2結晶層108に第2原子をドーピングしない場合において電界効果トランジスタのしきい値電圧が設計値となる第1原子のシート濃度N0の最小値および最大値であり、SFminおよびSFmaxは、それぞれ、電界効果トランジスタの層構造を示す構造因子SFの最小値および最大値である。第2結晶層108に含まれる第2原子は、絶縁層106の側に接近して分布していることが好ましい。これは、電気的膜厚d/ε2を小さくすることに対応する。絶縁層106の第2結晶層108側の界面MOS界面と第1結晶層104との距離および絶縁層106ゲート絶縁膜の厚さは、トランジスタの相互コンダクタンスに影響する。MOS界面と第1結晶層104との距離が小さいほど相互コンダクタンスが大きくなるので当該距離はできるだけ小さくしたい。しかし、当該距離を小さくすると、第2原子をドープした効果が減少する。よって第2結晶層108にドープする不純物原子の量はできるだけ多いことが好ましい。ただし、不純物のドープ量にも限界があるので、不純物原子をドープする効果とトランジスタの相互コンダクタンスとの間にはトレードオフが存在する。MOS界面と第1結晶層104との距離は、30nm以下であることが好ましい。絶縁層106ゲート絶縁膜の厚さと絶縁層106から第1結晶層104までの結晶層の膜厚の関係は、他の設計制限を配慮しながら、前記した有効電気的膜厚をできるだけ大きくすることが好ましい。ベース基板102がGaAs、第1結晶層104がInxGa1-xAs0≦x≦1であるとき、第2結晶層108として、InkAlmGa1-k-mAsnP1-n0≦k≦1、0≦m≦1、0≦km≦1、0≦n≦1が例示できる。ベース基板102がInP、第1結晶層104がInxGa1-xAs0≦x≦1であるとき、第2結晶層108として、InkAlmGa1-k-mAsnP1-n0≦k≦1、0≦m≦1、0≦km≦1、0≦n≦1が例示できる。ベース基板102がGaN、SiC、Siまたはサファイア、第1結晶層104がInyGa1-yN0≦y≦1であるとき、第2結晶層108として、InpAlqGa1-p-qN0≦p≦1、0≦q≦1、0≦pq≦1が例示できる。ベース基板102がGaAsである場合、第1結晶層104は、GaAsに格子整合または擬格子整合できるInxGa1-xAs0≦x≦1であることが好ましく、第2結晶層108は、AlmGa1-mAs0≦m≦1であることが好ましい。あるいは、ベース基板102が、GaAsである場合、第1結晶層104は、GaAsに格子整合または擬格子整合できるInxGa1-xAs0≦x≦1であることが好ましく、第2結晶層108は、InkAlmGa1-k-mP0≦k≦1、0≦m≦1、0≦km≦1であることが好ましい。第2結晶層108が、InkAlmGa1-k-mP0≦k≦1、0≦m≦1、0≦km≦1であり、電界効果トランジスタがNチャネル型である場合、第2結晶層108は、自然超格子を有するInkAlmGa1-k-mP0≦k≦1、0≦m≦1、0≦km≦1、特に、InkGa1-kP0≦k≦1であることが好ましい。半導体基板100においては、半導体基板100を電界効果トランジスタに用いた場合に第1結晶層104に伝導するキャリアの伝導型とは反対の伝導型を示す不純物原子を、チャネル層として機能する第1結晶層104よりバンドギャップが広い第2結晶層108に導入する。このため、絶縁ゲート型電界効果トランジスタ構造におけるチャネル層でのキャリア密度をゲート電圧で変調する際の、MOS界面準位による悪影響を低減できる。MOS界面準位による悪影響が低減できるメカニズムについては後に詳述する。なお、キャリア密度をキャリア濃度と表記する場合がある。図2に示す半導体基板200を作製した。半導体基板200として、ベース基板102の上に、バッファ層202、ドーピング層204、第1スペーサ層206、第2スペーサ層208、第1結晶層104、第3スペーサ層210、第4スペーサ層212、ドーピング層214、ノンドープ層215、第2チャネル層216、エッチングストッパ層218およびコンタクト層220を順に形成した。ベース基板102として、GaAs単結晶基板を用いた。ベース基板102上にバッファ層202としてノンドープのAl0.25Ga0.75As層とノンドープのGaAs層を合計800nm以上の厚みで形成した。バッファ層202の上にドーピング層204としてn型のAl0.24Ga0.76As層を5nmの厚みで形成した。n型ドーパントをSi原子とし、不純物濃度が2.0×1018cm-3になるよう調整した。ドーピング層204の上に第1スペーサ層206としてノンドープのAl0.24Ga0.76As層を4nmの厚みで形成した。第1スペーサ層206の上に第2スペーサ層208としてノンドープのGaAs層を5nmの厚みで形成した。第2スペーサ層208の上に第1結晶層104としてノンドープのIn0.3Ga0.7As層を7.5nmの厚みで形成した。第1結晶層104の上に第3スペーサ層210としてノンドープのGaAs層を5nmの厚みで形成した。第3スペーサ層210の上に第4スペーサ層212としてノンドープのAl0.24Ga0.76As層を2nmの厚みで形成した。第4スペーサ層212の上にドーピング層214として6nmの厚みのn型のAl0.24Ga0.76As層を形成した。このn型のAl0.24Ga0.76As層は、n型ドーパントをSi原子とし、不純物濃度が2×1018atoms/cm-3以下cm-3と表記する場合がある。になるよう調整した。ドーピング層214の上にノンドープ層215として、2nmの厚みのノンドープのAl0.24Ga0.76As層を形成した。ノンドープ層215の上に第2チャネル層216としてノンドープのGaAs層を10nmの厚みで形成した。第2チャネル層216の上に、エッチングストッパ層218としてn型のIn0.48Ga0.52P層を10nmの厚みで形成した。n型ドーパントをSi原子とし、不純物濃度が1×1018cm-3になるよう調整した。最後に、エッチングストッパ層218の上にコンタクト層220としてn型GaAs層を100nmの厚みで形成した。n型ドーパントをSi原子とし、不純物濃度が5×1018cm-3になるよう調整した。AlGaAs層、InGaAs層およびGaAs層はMOCVD法により形成した。Al原子、In原子、Ga原子およびAs原子の原料ガスとして、TMAトリメチルアルミニウム、TMIトリメチルインジウム、TMGトリメチルガリウムおよびアルシンAsH3を用いた。P原子の原料ガスとして、フォスフィンPH3を用いた。Si原子の原料ガスとして、ジシランSi2H6を用いた。以上のようにして半導体基板200を作製した。図3に示す絶縁ゲート型電界効果トランジスタ300を試作した。絶縁ゲート型電界効果トランジスタ300は、図2の半導体基板200から作製した。ゲート電極302が形成される領域ゲート電極形成領域のコンタクト層220およびエッチングストッパ層218をエッチングにより除去した。その後、全面に絶縁層106としてAl2O3層を12nmの厚さで形成した。Al2O3層はALD法により形成した。ゲート電極形成領域の絶縁層106の上にゲート電極302を形成した。ソース電極304およびドレイン電極306が形成される領域の絶縁層106を除去し、ソース電極304およびドレイン電極306を形成した。ソース電極304およびドレイン電極306は、それぞれがゲート電極302下のチャネルに電気的に結合するように、ゲート電極302を挟んで形成した。ゲート電極302は、Ti/Pt/Auの積層膜を真空蒸着法で形成し、当該積層膜をリフトオフ法によりパターニングして形成した。ソース電極304およびドレイン電極306は、AuGe/Ni/Auの積層膜を真空蒸着法で形成し、当該積層膜をリフトオフ法によりパターニングして形成した。なお、絶縁ゲート型電界効果トランジスタ300には2つのチャネルが形成されている。一つは第1結晶層104であるノンドープIn0.3Ga0.7As層に形成される第1チャネルである。他の一つは、第2チャネル層216であるノンドープGaAs層に形成される第2チャネルである。図4は、絶縁ゲート型電界効果トランジスタ300のゲート電圧に対するゲート容量の関係C-V特性を実験により求めたグラフである。ライン312は、測定周波数を1kHzとし、ゲート電圧を-2Vから2VにスキャンしたときのC-V特性を示し、ライン314は、測定周波数を1kHzとし、ゲート電圧を2Vから-2VにスキャンしたときのC-V特性を示す。ライン316は、測定周波数を1MHzとし、ゲート電圧を-2Vから2VにスキャンしたときのC-V特性を示し、ライン318は、測定周波数を1MHzとし、ゲート電圧を2Vから-2VにスキャンしたときのC-V特性を示す。ゲート電圧が0V程度より小さい領域では、測定周波数によるC-V特性の相違周波数分散は観測されず、ゲート電圧によりキャリア密度が良好に変調されていることがわかる。しかし、ゲート電圧が0V程度より大きい領域では、周波数分散が発生しており、高周波1MHzでは、ゲート電圧の変化によるキャリア密度の変調は殆ど観測されないことが判る。一方、図5は、絶縁ゲート型電界効果トランジスタ300のMOS界面に界面準位が存在しない状態を仮定してシミュレートした場合のC-V特性を示す。ただし、絶縁層106であるAl2O3層のバンドギャップエネルギーを6.0eV、比誘電率を7に設定した。ゲート電極302の仕事関数は4.83eVとした。ベース基板102GaAs単結晶基板とバッファ層202ノンドープAl0.25Ga0.75As層とノンドープのGaAs層との積層構造との界面におけるバンドギャップ中央付近を0Vにピニングした。シミュレータは、1次元シュレディンガー-ポアソン法を用いた。すなわち、波動関数をシュレディンガー方程式で、キャリア濃度をフェルミ-ディラク統計で、バンドポテンシャルをポアソン方程式で記述し、自己撞着に解き、バンドポテンシャルのプロファイルとキャリア濃度プロファイルを求めた。図4の実験データと図5のシミュレーションとを比較すれば、ゲート電圧が0V程度より小さい領域では、実験データとシミュレーションとはよく一致しているが、ゲート電圧が0V程度より大きい領域では、実験データとシミュレーションが一致していないことが判る。図6および図7は、4つの量子準位における電子密度の深さプロファイル電子密度プロファイルをシミュレートした図であり、図6はゲート電圧が0Vのとき、図7はゲート電圧が1.2Vのときを示す。なお、電子密度を電子濃度と表記する場合がある。図6および図7には、伝導帯下端のエネルギーレベルの深さプロファイルEcも同時に示している。4つの量子準位すなわち、準位1、準位2、準位3および準位4の各準位における電子密度プロファイルのベースラインは、電子密度が0であることを示すとともに、各準位のエネルギーレベルを示す。電子密度の単位スケール1×1018cm-3の長さを図面左上部分に示す。エネルギーレベルは縦軸右側のスケールを参照する。縦軸右側のスケールは、MOS界面におけるフェルミレベルを基準としたエネルギーレベルであり、単位は電子エネルギーeVである。準位1が最も低エネルギーレベルであり、準位2、準位3、準位4の順にエネルギーレベルが高くなる。図6および図7において、深さ0~120Åが絶縁層106に、深さ120~220Åが第2チャネル層216に、深さ220~300Åがノンドープ層215およびドーピング層214に、深さ300~320Åが第4スペーサ層212に、深さ320~370Åが第3スペーサ層210に、深さ370~445Åが第1結晶層104に、深さ445~495Åが第2スペーサ層208に、深さ495~535Åが第1スペーサ層206に、深さ535~585Åがドーピング層204に、585Åより深い領域がバッファ層202に対応する。図6を参照すれば、ゲート電圧が0Vのとき、準位1の状態にある自由電子が深さ370~445Åの第1結晶層104第1チャネルに蓄積されていることが判る。一方、準位2、準位3および準位4の状態にある自由電子の密度はほとんど増加していない。図7を参照すれば、ゲート電圧が1.2Vのとき、準位1の状態にある自由電子が第1結晶層104第1チャネルに蓄積されるとともに、準位2の状態にある自由電子が深さ120~220Åの第2チャネル層216第2チャネルに蓄積されていることが判る。図8は、ゲート電圧の変化に対するシート電子密度の変化を第1チャネル図においてInGaAsチャネルと表記する。と第2チャネル図においてGaAsチャネルと表記する。についてシミュレートした図である。ゲート電圧が-0.8Vくらいから大きくなるに従い、第1チャネルInGaAsチャネルの電子密度が増加する。ゲート電圧が0.5V程度になると第1チャネルInGaAsチャネルの電子密度が飽和するようになると同時に第2チャネルGaAsチャネルの電子密度が増加しだす。トータルの電子密度はゲート電圧の増加に従い単調に増加する。本発明の半導体基板を絶縁ゲート型電界効果トランジスタに用いる場合においては、トランジスタのチャネルに半導体のヘテロ接合を利用しており、InGaAsチャネルが主たる伝導を担うチャネルとなり、GaAsチャネルは通常寄生チャネルである。つまりInGaAsチャネルが飽和する電子密度はできるだけ高いことが好ましく、GaAsチャネルの電子密度が増加するゲート電圧はできるだけ大きいことが好ましい。図5から図8に示すシミュレーションから、次のようなモデルが考えられる。すなわち、ゲート電圧が増加するに従い、まず第1チャネル第1結晶層104に自由電子が蓄積されはじめ、ゲート電圧が0.5V程度に至るまでは第1チャネル第1結晶層104の自由電子密度が増加する図5のC-V特性における円322で示した状態。0.5V程度を超えてさらにゲート電圧を増加すると、第2チャネル第2チャネル層216にも自由電子が蓄積されるようになる図5のC-V特性における円324で示した状態。このようなモデルを前提に図4のC-V特性実測値を解釈すると、ゲート電圧が0.5V程度より小さい、第1チャネル第1結晶層104においてキャリアが伝導される状態では、周波数分散は小さく、キャリアが正常に変調されているといえる。ゲート電圧が0.5V程度より大きい、第1チャネル第1結晶層104および第2チャネル第2チャネル層216においてキャリアが伝導される状態では、周波数分散が大きく、典型的な界面準位密度が高いピニングの特性を示しており、キャリアが正常に変調されなくなると言える。第1チャネルである第1結晶層104InGaAs層でのキャリア変調が良好である一方第2チャネルである第2チャネル層216GaAs層でのキャリア変調が不良である理由として、本発明者は以下のように考察した。図9aは、ゲート電圧を変化させたときのMOS界面におけるフェルミレベルの計算値をプロットした図である。ここでMOS界面は、第2チャネル層216と絶縁層106との界面である。図9aの縦軸は伝導帯下端からのエネルギー差をΔEneVとして示す。ゲート電圧が低いほどMOS界面におけるフェルミレベルは下がる。一方、図9bは、GaAsにおける界面準位密度とそのエネルギーレベルの関係を示す。図9bにおいて、縦軸は伝導帯下端からのエネルギー差をΔEneVとして示し、横軸は界面準位密度を対数スケール値は任意で示す。一般的に、エネルギーが電荷中性レベルに近づくに従い界面準位密度が低下し、電荷中性レベルで界面準位密度は最小になる。なお、電荷中性レベルは、半導体のギャップ内準位であって、価電子帯上端付近のドナーライクな準位と伝導帯下端付近のアクセプターライクな準位との間に位置する、価電子帯の性質と伝導帯の性質が相半ばする境界レベルである。図9aと図9bは縦軸のスケールを合わせ、伝導帯下端のレベルを一致させて配置している。第1結晶層104InGaAs層でキャリア変調する場合のゲート電圧の範囲は、図9aにおいてInGaAsで示した範囲であり、第2チャネル層216GaAs層でキャリア変調する場合のゲート電圧の範囲は、図9aにおいてGaAsで示した範囲である。InGaAsで示す範囲に対応するΔEn伝導帯下端を基準にしたMOS界面のフェルミレベルは、GaAsで示す範囲に対応するΔEnより電荷中性レベルに近く、界面準位密度も小さい。つまり、第1結晶層104でのチャネル変調は、第2チャネル層216でのキャリア変調に比較して、界面準位密度の影響を少なくした状態で動作させており、第2チャネル層216より第1結晶層104で良好にキャリアが変調されるのは、MOS界面におけるフェルミレベルを電荷中性レベルにより近づけた状態で動作させているからと言える。試作した絶縁ゲート型電界効果トランジスタ300においては、InGaAsチャネルが変調されているときのMOS界面のフェルミレベルが、伝導帯下端より価電子帯上端側の深い位置にシフトしており、周波数分散の小さいC-V特性が得られるという望ましい結果を得ている。これは、絶縁ゲート型電界効果トランジスタ300のしきい値電圧Vtが比較的大きなマイナス値になっていることが寄与している。Nチャネル型の絶縁ゲート型電界効果トランジスタの場合、しきい値電圧Vtがプラスのノーマリオフのトランジスタが応用上重要である。しきい値電圧をプラスにすると、InGaAsチャネルが変調されているときのMOS界面のフェルミレベルが伝導帯下端側に上がってしまうため、電界効果トランジスタの特性が劣化する。具体的には、トランジスタ動作中に界面準位の影響が大きくなる。さらには、GaAsチャネルの電子密度が増加し始めるときのInGaAsチャネルの電子密度が下がってしまう。電界効果トランジスタのしきい値電圧Vtがプラスであっても、MOS界面のフェルミレベルをさらに価電子帯上端側にシフトさせることが望まれる。本発明者は、以上の知見を基に本件発明を為した。すなわち、MOS界面におけるフェルミレベルを電荷中性レベルに近づけるよう、第1結晶層104と絶縁層106との間のエピタキシャル層構成を工夫した。尤も、トランジスタにおけるMOS動作を良好にするには、界面準位密度が小さいゲート絶縁膜を作製することが第一に重要であるが、界面準位を完全になくすことは困難である。特に、バンド端付近のテイルステート部における準位密度は、電荷中性レベル近くにおける準位密度と比較して桁違いに大きく、無視できない。よって、界面準位密度が小さいMOS界面の形成技術以外の対策として、現に存在する界面準位の影響を低減する技術を準備することは、MOS型P-HEMTを実用化する上で極めて重要である。表1は、本発明の一つの実施例を示す半導体基板400の層構成を示す。表1に示す各層を、層番号が若い順に、GaAs基板上に形成し、半導体基板400とした。半導体基板400は、Nチャネル型電界効果トランジスタに用いる半導体基板である。層402は、ノンドープGaAs層とノンドープAl0.25Ga0.76As層との積層構造である。層402の合計膜厚は500nmとした。層402は、バッファ層として機能させることができる。なお、図2の半導体基板200および図3の絶縁ゲート型電界効果トランジスタ300におけるバッファ層202の厚さと層402の厚さとが異なるが、本発明の効果に対し影響は無視できる。層404は、第1原子をドープした厚さ5nmのAl0.24Ga0.76As層である。層404は、第3結晶層または第4結晶層の一例である。層404は第1結晶層104よりも禁制帯幅が大きく、第1原子としてドナー原子を含む。ドナー原子のドーピング濃度は、4.85×1018cm-3とした。層404は、たとえばトランジスタのしきい値を調整するしきい値調整層として機能させることができる。つまり、層416のアクセプタ原子のドーピング量に応じて、層404のドナー原子のドーピング量を調整して、トランジスタのしきい値を一定にできる。本実施例ではトランジスタのしきい値電圧が0.2Vになるよう、層404と層416のドーピング量を調整した。層406および層414は、厚さ2nmのノンドープAl0.24Ga0.76As層であり、層408および層412は、厚さ5nmのノンドープGaAs層である。層406、層414、層408および層412はスペーサ層として機能させることができる。層410は、厚さ7.5nmのノンドープIn0.3Ga0.7As層である。層410は、第1結晶層104の一例である。層416は、第2原子をドープした厚さ6nmのAl0.24Ga0.76As層である。層416は、第2結晶層108の一例である。層416は、第2原子としてアクセプタ原子を含む。アクセプタ原子のドーピング濃度は、5.0×1018cm-3とした。層418は、2nmのノンドープAl0.24Ga0.76As層である。層420は、厚さ12nmのAl2O3層である。層420は、絶縁層106の一例である。層420のバンドギャップエネルギーを6.0eV、比誘電率を7とした。図10は、ゲート電圧を変化させたときの半導体基板400におけるMOS界面でのフェルミレベルの計算値をプロットした図である。当該計算において、絶縁膜である層420の表面にゲート金属を仮定した。ゲート金属の仕事関数は4.83eVとした。また、当該計算では、ベース基板表面のバンドギャップ中央付近を0Vにピニングした。ゲート電圧が0V~1.2V程度のとき、ΔEnMOS界面での伝導帯下端を基準としたゲート電極のフェルミレベルとのエネルギー差が-1~-0.3eV程度であることが判った。一方、表2は、表1に示す半導体基板400との比較として示した半導体基板500の層構成を示す。半導体基板400と同様に、表2に示す各層を層番号が若い順にGaAs基板上に形成し、半導体基板500とした。半導体基板500は、Nチャネル型電界効果トランジスタに用いる半導体基板である。半導体基板500では、半導体基板400における層416に代えて、比較結晶層502を形成した。比較結晶層502は、層416に含まれるアクセプタ原子ではなく、ドナー原子を含む。比較結晶層502を含む構成は、従来のP-HEMT構造において一般的な層構成である。比較結晶層502には、濃度が4.35×1017cm-3のドナー原子をドーピングした。また、層404にドーピングしたドナー原子の濃度を4.35×1017cm-3にして、電界効果トランジスタのしきい値電圧を0.2Vに調整した。図11は、ゲート電圧を変化させたときの半導体基板500におけるMOS界面でのフェルミレベルの計算値をプロットした図である。計算の諸条件は図10の場合と同じである。ゲート電圧が0V~1.2V程度のとき、ΔEnが-0.7~0.0eV程度であることが判った。図10と図11とを比較すれば、半導体基板400におけるΔEnが、半導体基板500従来技術におけるΔEnと比較して、0.3eV程度低いことが判る。これは、半導体基板500従来技術に比較して半導体基板400の方が、MOS界面でのフェルミレベルが電荷中性レベルにより近いことを示しており、半導体基板400を用いることで、従来より界面準位の影響を小さくできることを示している。すなわち、電界効果トランジスタ動作時にゲート電圧を変化させる際に、フェルミレベルが界面準位密度の小さい領域を移動することになり、結果として、界面準位によりトラップされる電荷量の変化がより小さくできる。つまり、同じMOS界面を用いても、電界効果トランジスタ動作時の悪影響が小さくできる。次に、他の実施例を説明する。図12に示す半導体基板550を作製した。ベース基板102として、GaAs単結晶基板を用いた。ベース基板102上にバッファ層202としてノンドープのAl0.25Ga0.75As層とノンドープのGaAs層を合計800nmの厚みで形成した。バッファ層202の上にドーピング層204としてn型のAl0.24Ga0.76As層を5nmの厚みで形成した。n型ドーパントをSi原子とし、不純物濃度が2.31×1018cm-3になるよう調整した。ドーピング層204の上に第1スペーサ層206としてノンドープのAl0.24Ga0.76As層を4nmの厚みで形成した。第1スペーサ層206の上に第2スペーサ層208としてノンドープのGaAs層を6nmの厚みで形成した。第2スペーサ層208の上に第1結晶層104としてノンドープのIn0.4Ga0.6As層を5.5nmの厚みで形成した。第1結晶層104の上に第3スペーサ層210としてノンドープのGaAs層を6nmの厚みで形成した。第3スペーサ層210の上に第4スペーサ層212としてノンドープのAl0.24Ga0.76As層を4nmの厚みで形成した。第4スペーサ層212の上にドーピング層214としてn型のAl0.24Ga0.76As層を10nmの厚みで形成した。n型ドーパントをSi原子とし、不純物濃度が3×1018cm-3になるよう調整した。ドーピング層214の上にノンドープ層216としてノンドープのAl0.24Ga0.76As層を10nmの厚みで形成した。ノンドープ層216の上にエッチングストッパ層218としてn型のIn0.24Ga0.76P層を10nmの厚みで形成した。n型ドーパントをSi原子とし、不純物濃度が3×1018cm-3になるよう調整した。最後にエッチングストッパ層218の上にコンタクト層220としてn型GaAs層を100nmの厚みで形成した。n型ドーパントをSi原子とし、不純物濃度が5×1018cm-3になるよう調整した。AlGaAs層、InGaAs層、GaAs層およびInGaP層はMOCVD法により形成した。Al原子、In原子、Ga原子およびAs原子の原料ガスとして、TMAトリメチルアルミニウム、TMIトリメチルインジウム、TMGトリメチルガリウム、TEGトリエチルガリウムおよびアルシンAsH3を用いた。P原子の原料ガスとして、フォスフィンPH3を用いた。Si原子の原料ガスとして、ジシランSi2H6を用いた。以上のようにして半導体基板550を作製した。半導体基板550を用いて、図13に示す絶縁ゲート型電界効果トランジスタ560を試作した。ゲート電極302が形成される領域ゲート電極形成領域のコンタクト層220およびエッチングストッパ層218をエッチングにより除去した。その後、全面に絶縁層106としてAl2O3層を12nmの厚さで形成した。Al2O3層はALD法により形成した。ゲート電極形成領域の絶縁層106の上にゲート電極302を形成した。ソース電極304およびドレイン電極306が形成される領域の絶縁層106を除去し、ソース電極304およびドレイン電極306を形成した。ソース電極304およびドレイン電極306は、それぞれがゲート電極302下のチャネルに電気的に結合するように、ゲート電極302を挟んで形成した。ゲート電極302は、Ti/Pt/Auの積層膜を真空蒸着法で形成し、当該積層膜をリフトオフ法によりパターニングして形成した。ソース電極304およびドレイン電極306は、AuGe/Ni/Auの積層膜を真空蒸着法で形成し、当該積層膜をリフトオフ法によりパターニングして形成した。図14および図15は、SplitCV法で測定した絶縁ゲート型電界効果トランジスタ560のキャリア移動度と電荷密度との関係を実験により求めた実験グラフである。ただし、図15の絶縁ゲート型電界効果トランジスタは、絶縁ゲート型電界効果トランジスタ560のゲート領域におけるノンドープ層216と絶縁層106の間に、エッチングストッパ層218のn型In0.48Ga0.52P層を10nmの厚みで残したものである。第1結晶層104のIn組成xが0.3の場合も示した。この場合絶縁ゲート型電界効果トランジスタ300を用いた。SplitCV法は、MOSFETのCV測定による容量からチャネルの電荷量を算出し、IV測定で求めた電流から、gradualchannel近似に基づいた解析手法でキャリア移動度を算出する方法である。SplitCV法による移動度は、界面準位にトラップされた電荷が影響するので、ホール測定VanderPauw法による移動度より、過小に評価された値になるのが一般的である。図14および図15に係る実験において絶縁ゲート型電界効果トランジスタのゲート長を100μm、ゲート幅を200μmとした。測定時のドレイン電圧は0.05Vとし、ゲート電圧は-2V~2Vの範囲を0.05Vのステップで変化させた。第1結晶層104のIn組成xが0.4の場合、図14のノンドープ層216のAlGaAs層上にゲート絶縁層106を形成した構造で最大移動動が4800cm-2/Vsであるのに対し、図15のエッチングストッパ層218のn型InGaP層上にゲート絶縁層106を形成した場合、最大移動度が7700cm-2/Vsと高い値が得られた。第1結晶層104のIn組成xが0.3の場合にも、同様な傾向が得られた。このsplitCV移動動の違いは、ゲート絶縁層106と接触している半導体層の違いに原因していると推測される。つまり、ゲート絶縁層106に直接接触してMOS界面を形成する半導体の材料がInGaP層である場合、GaAs層もしくはAlGaAs層の場合と比較して、SplitCVの移動度が高いMOS界面を形成できることを示している。つまり、ゲート絶縁層106にInGaP層が直接接するMOS構造は、絶縁ゲート型電界効果トランジスタにおいて好適な移動度特性を示すことがわかった。さらに他の実施例を説明する。表3は、本発明の他の実施例である半導体基板600の層構成を示す。半導体基板400と同様に、表3に示す各層を層番号が若い順にGaAs基板上に形成し、半導体基板600とした。半導体基板600は、Nチャネル型電界効果トランジスタに用いる半導体基板である。層602は、厚みが4nmのn型Al0.24Ga0.76As層である。ドナー原子のドーピング濃度は、電界効果トランジスタのしきい値電圧が0.2Vになるように調整した。層616へのアクセプタ原子のドーピング濃度に応じて、ドナー原子のドーピング濃度は、1.2×1018~1.1×1019cm-3の範囲で調整した。層616へのp型ドーピング濃度と層602へのn型ドーピング濃度との対応を表4に示す。層604は、厚みが2nmのノンドープAl0.24Ga0.76As層である。層606は、厚みが2nmのノンドープGaAs層である。層608は、厚みが7.5nmのノンドープIn0.3Ga0.7As層である。層610は、厚みが2nmのノンドープGaAs層である。層612は、厚みが6nmのノンドープAl0.24Ga0.76As層である。層614は、厚みが4nmのp型Al0.24Ga0.76As層である。アクセプタ原子のドーピング濃度は、5×1017~1.6×1019cm-3、シート濃度で2×1011~6.4×1012cm-2の範囲とした。層616は厚みが12nmの絶縁層Al2O3である。絶縁層の比誘電率は7とした。層602は第3結晶層の例であり、層608は第1結晶層104の例である。層614は第2結晶層108の例であり、層616は絶縁層106の例である。層402は、半導体基板400における層402と同じとした。図16は、層614の不純物濃度を変化させたときの半導体基板600におけるMOS界面でのフェルミレベルの計算値をプロットした図である。計算の諸条件は図10の場合と同じである。縦軸はΔEn伝導帯下端を基準としたフェルミレベルであり、横軸はN2×d/εEである。ただしN2は、層614に含まれるアクセプタ原子のシート濃度である。d/εEは、絶縁層である層616、層614から層608までの各層に係る前記の有効電気的膜厚である。同図において、ゲート電圧Vgを0V~1.6Vの範囲で変えて計算した結果を示した。何れのゲート電圧においても、N2×d/εEが1×105cm-1を超えるとΔEnのシフトが顕著になる。ΔEnが低下するほど、MOS界面におけるフェルミレベルが電荷中性レベルに近づくので、N2×d/εEが1×105cm-1を超えることが好ましいといえる。なお、N2×d/εEが1×105cm-1を超える条件は、おおよそN2>1×1012cm-2に対応する。よって層614に含まれる不純物原子のシート濃度N2は、N2>1×1012cm-2の式を満たすことが好ましい。図17は、半導体基板600でMOS構造を構成した場合の、チャネルにおけるシート電子密度の計算値をゲート電圧との関係としてプロットした図である。各計算値は、層614の不純物濃度を変化させた場合について求めた。計算の諸条件は、図16と同じである。層614の不純物濃度を図中に記した。縦軸は、MOS構造のチャネルのシート電子濃度、横軸はゲート電圧である。図8と同様に、ゲート電圧が0.2V付近から、第1チャネルのInGaAsチャネルのシート電子濃度が立ち上がり、ゲート電圧の上昇とともに増加する。さらにゲート電圧が高くなると第2チャネルのAlGaAsチャネルのシート電子濃度が増加し始め、いわゆるSpilloverが発生する。図8と同様にゲート電圧に対して、第2チャネルのAlGaAsチャネルのシート電子濃度が立ち上がると、第1チャネルのInGaAsチャネルのシート電子濃度の変化が低下する。以下において、このような現象を、電子濃度の飽和と称する。AlGaAsチャネルは、図8のGaAsチャネルと同様に、ゲート絶縁膜下の層614であるp-Al0.24Ga0.76As層付近に形成される寄生チャネルである。本発明に関する絶縁ゲート型電界効果トランジスタにおいては、トランジスタのチャネルに半導体のヘテロ接合を利用しており、InGaAsチャネルが主たる伝導を担うチャネルとなり、AlGaAsチャネルは通常寄生チャネルである。つまり第2チャネルのAlGaAsチャネルのシート電子濃度が立ち上がるゲート電圧におけるInGaAsチャネルのシート電子密度は高いことが望ましいspilloverは抑制するのが好ましい。。層614のアクセプタ不純物濃度が増加するに従って、AlGaAsチャネルのシート電子濃度の立ち上がるゲート電圧が正側にシフトしている。これと同時に、第1チャネルのInGaAsチャネルのシート電子濃度の変化が低下し始めるシート電子濃度が、増加する。電界効果トランジスタでは、一般に、第1チャネル電子の電子移動度に比較して、第2チャネルの電子移動度はかなり低い。つまり、相互コンダクタンスが高い電流まで保たれることに対応する。図18は、図17と同様な計算により、第2チャネルAlGaAsチャネルのシート電子濃度が1×1011[cm-2]になるときの、第1チャネルInGaAsチャネルのシート電子濃度の計算値を、層614のアクセプタのシート濃度との関係としてプロットした図である。層614のアクセプタ濃度の増加に従って、第2チャネルAlGaAsチャネルのシート電子濃度が1×1011[cm-2]になるときの、第1チャネルInGaAsチャネルのシート電子濃度が増加しており、層614に多くのアクセプタを有することが、トランジスタ基板としては好ましいことがわかる。つまり、本発明に関する絶縁ゲート電界効果トランジスタ基板においては、層614にアクセプタを有することで、トランジスタ動作中のMOS界面の電位を持ち上げ、界面準位の影響を低減するとともに、寄生チャネルの発生を抑制して、トランジスタの動作電流密度を上げることができる。なお、図17において、層614のアクセプタ密度pが1.2×1019cm-3,1.6×1019cm-3の構造において、ゲート電圧に対する第1チャネルInGaAsチャネルのシート電子濃度の変化量dNs/dVgが低下している。層614のアクセプタ密度pが8×1018cm-3の場合にdNs/dVgの低下がみられないことから、表3での層構造では、層614のアクセプタ密度pが8×1018cm-3付近であることが好適といえる。この層614の高いアクセプタ濃度による電子濃度の変化量の低下は、層614のアクセプタ密度で形成される電界増加により、第1チャネルInGaAsチャネル中の電子の平均位置が若干基板側にシフトすることが主な原因である。さらに、InGaAsチャネル中の電子濃度の立ち上がりの悪化は、チャネル下の層602のn型不純物ドープ層であるn-Al0.24Ga0.76Asの電位が低下してさらにキャリアが基板側に寄っていることによる。実用的な半導体基板の設計の場合は、デバイスの要求性能を配慮して、これらを好適に設計する必要がある。図19は、層614のAl組成を変えたときの、MOS構造のチャネルにおけるシート電子密度の計算値をゲート電圧との関係としてプロットした図である。計算の諸条件は、図17と同じである。ただし、層614のp型Al0.24Ga0.76As層の不純物濃度を4×1018cm-3、層602のn型Al0.24Ga0.76As層の不純物濃度を3.47×1018cm-3とし、層614と層612のAlGaAs層のAl組成を0.24、0.34、0.44と変化させた。Al組成を高くすることにより、寄生チャネルの第2チャネルAlGaAsチャネルにおける電子濃度の立ち上がるゲート電圧が正側にシフトするとともに、第1チャネルInGaAsチャネルの電子濃度の変化量が低下し始める電子濃度は増加する。つまり、層614と層612のAlGaAs層のAl組成を高めることで、寄生チャネルを抑制し、結果として、第1チャネルのInGaAsチャネル中の電子濃度を高くでき、絶縁ゲート電界効果トランジスタに好適であることを示している。図20は、層614のAl組成を変えたときの、MOS界面でのフェルミレベルの計算値をゲート電圧との関係としてプロットした図である。図19で計算した半導体基板の構造を用いて、図11と同じようにゲート電圧を変化したときの、MOS界面のフェルミレベルと層614であるAlGaAs層の伝導帯下端とのエネルギー差を計算した。計算の諸条件は図19と同じである。層614であるAlGaAs層のAl組成を増加させることにより、MOS界面のフェルミレベルは、AlGaAs層の伝導帯下端レベルに対して相対的に低下する。このことから、図19に示すような第1チャネルInGaAsチャネルの電子濃度のゲート電圧依存性が得られることがわかる。図21は、層614のAl組成を変えたときの、MOS界面でのAlGaAs層のGaAs層換算ミッドギャップレベルに対するフェルミレベルの計算値をゲート電圧との関係としてプロットした図である。図20で計算したMOS界面のフェルミレベルのエネルギーを、MOS界面のAlGaAs層にGaAs層が接合した場合のGaAs層の禁制帯中心エネルギーレベルを基準にプロットした。Al組成の増加による、GaAs層が接合した場合のGaAs層の禁制帯中心エネルギーレベルを基準にしたフェルミエネルギーの差が無いことがわかる。AlGaAs層のMOS界面の電荷中性レベルおよび、界面準位密度のエネルギー依存性等、MOS界面特性の詳細はわかっていないが、上述のように、トランジスタ動作中の、MOS界面でのフェルミエネルギーを下げて、電荷中性レベルに近づけるために、AlGaAs層のAl組成の増加させることは、効果が小さい可能性がある。つまり、AlGaAs層のAl組成をあげるだけなく、本発明の内容のAlGaAsにアクセプタ不純物をドーピングすること、つまり、負の固定空間電荷を形成することと組み合わせることで、より好適な絶縁ゲート電界効果トランジスタ用基板が提供できる。以上より、第2結晶層の禁制帯幅は、第3結晶層および第4結晶層と比較して、同じまたはより大きいことが望ましい。以上説明したように、例えば前記電界効果トランジスタがNチャネル型である場合、ゲート絶縁層106とチャネル層第1結晶層104の間の、ゲート絶縁層に近い側に、負の固定空間電荷を形成しMOS界面のポテンシャルを電子に対して高く持ち上げることで好適な絶縁ゲート型電界効果トランジスタ用の基板を提供できる。負の固定空間電荷は室温で十分活性化するいわゆるアクセプタとなる第2原子をドーピングすることにより形成できる。このとき、第3結晶層110にドナーとなる第1原子をドーピングする。ドナー原子はチャネル層の近くにドーピングするのが好ましい。トランジスタのしきい値電圧を目的とする値に設定するために、第1原子のシート濃度N1は、前述の第2原子のシート濃度N2に応じて設定する。図22は、表4のドーピング量をシート濃度に変換して、ドナーシート濃度N1とアクセプタシート濃度N2の関係をプロットした図である。電界効果トランジスタのしきい値電圧Vtは、0.2Vで一定とした。絶縁層106の厚さが6nmのときのドナーシート濃度N1も同様に計算してプロットした。Vtが一定の条件では、ドナーシート濃度N1は、アクセプタシート濃度N2に対してほぼ直線的に増加することなる。このときのドナーシート濃度N1の増加とN2の増加の比dN1/dN2は、近似として数7になることが推測される。実際に図22のdN1/dN2と数7の値を比較したところ表5のようによく一致する。数7の値を電界効果トランジスタの層構造を示す構造因子SFとすると、電界効果トランジスタのしきい値電圧Vtを一定とするときのドナーシート濃度N1は、N1=N0構造因子SF×N2[cm-2]と近似できる。N0は、第2結晶層に第2原子をドーピングしない場合において電界効果トランジスタのしきい値電圧が設計値であるVtとなる第1原子のシート濃度である。このとき、SFはdN1/dN2の近似ではあるものの、表5に示す通り十分な精度が確保できるため、実際のdN1/dN2は、SFの1±0.1倍の範囲にある。よって、N0SF×0.9×N2<N1<N0SF×1.1×N2[cm-2]とすることで、本願発明の目的を満たすトランジスタ用基板の構造が提供できる。さらに、詳細な検討の結果、表3の構造においては、前記電界効果トランジスタがNチャネル型の場合、N0が数5で与えられ、前記電界効果トランジスタがPチャネル型の場合、N0が、数6で与えられることがわかった。ただし、W[V]は、電界効果トランジスタのゲート電極の仕事関数であり、Vt[V]は、電界効果トランジスタのしきい値電圧である。Cf[V]は、チャネル材料物性の補正値であり、具体的には、電界効果トランジスタのゲート電圧がVtとなるときの、チャネル位置でのフェルミレベルと真空準位との差に該当する。電界効果トランジスタがNチャネル型である場合、Cfは電子親和力にほぼ一致する。電界効果トランジスタのチャネルが量子井戸である場合、Cfは基底準位から真空準位までの電位にほぼ一致する。電界効果トランジスタがPチャネル型である場合、Cfはイオン化ポテンシャルにほぼ一致する電位差である。Cfは、結晶層の組成により異なる。Cfには、ゲート絶縁層と半導体層間の界面準位により形成された空間電荷により発生する、ゲート絶縁層での電位差を含んでもよい。具体的には、電界効果トランジスタのしきい値電圧に相当する電圧をゲート電極に与えた状態での、ゲート絶縁層での電位差が補正値Cfに含まれてもよい。このような電位差は、ゲート絶縁層と半導体層の界面準位により形成された空間電荷により発生する。このときのゲート絶縁層の界面準位密度のN0に対する影響を以下に考察する。本願発明の適用により、電界効果トランジスタが動作している時のMOS界面のフェルミレベルの位置が調整できる。電界効果トランジスタが動作している時、MOS界面のフェルミレベルの位置は、電荷中性レベルに近づけることが好ましい。MOS界面のフェルミレベルが電荷中性レベルと一致すれば、MOS界面の界面準位による空間電荷の影響はゼロになる。電界効果トランジスタがNチャネル型である場合、ゲート電圧をしきい値電圧Vtよりプラス側にし、電流を増加させた場合、MOS界面のフェルミレベルは、MOS界面の半導体の伝導帯下端側へシフトしていく。このため、ゲート電圧がしきい値電圧Vtのとき、MOS界面のフェルミレベルは、電荷中性レベル近傍、もしくはより価電子帯上端側に設定するのが好ましい。いま、ゲート電圧がしきい値電圧VtのときのMOS界面のフェルミレベルを、電荷中性レベルより0.3eV価電子帯上端側に設定したと仮定する。実用での現実的な界面準位密度としては3×1011cm-2程度以下である。このときMOS界面に形成されるN0への影響は、4×1010cm-2ほど減少される。Pチャネル型の場合は、エネルギーレベルの議論は逆になるが、N0への影響はNチャネル型と同様に減少方向となる。MOS界面の半導体のバンドギャップをEgとすると、Nチャネル型の場合、ゲート電圧がしきい値電圧VtのときのMOS界面のフェルミレベルと、電荷中性レベルとの差は、Eg/8~-Eg/3程度に設定するのが望ましい。さらには、0~-Eg/4に設定するのが望ましい。符号がマイナスの場合は価電子帯上端側の方向、プラスの場合は伝導帯下端側の方向を示す。Pチャネル型の場合は、フェルミレベルが電荷中性レベルより伝導帯下端側となるように、Nチャネル型の場合と同様に設定するのが望ましい。電荷中性レベルは、ほぼ禁制帯の中央レベルと置き換えてもよい。Const[atoms/cm2]は、定数であるが結晶層の諸設計条件、たとえば、チャネル層よりベース基板側に形成するバッファ層の設計条件に依存する。具体的には、第2原子をドーピングしない場合に、しきい値電圧Vtが、W-CfとなるようなN1に相当する。通常、チャネル層とベース基板の間にバッファ層を形成する。このバッファ層に第2原子をドーピングすることで、バッファ層のチャネル側近傍には空乏層が形成され、チャネルキャリアを閉じ込めるように、バッファ層に電界を形成する。Constは、この電界をちょうど打消す第1原子のシート濃度に相当する。バッファ層にドーピングする第2原子の濃度は、通常、Constの値が4.7×1011cm-2程度になる濃度に調整する。バッファ層のこの電界を小さくするのは望ましくないので、バッファ層に導入する第2原子の濃度を、先の通常の濃度の1/2以下にすることは望ましくない。当該第2原子の濃度を高くすることで当該電界を強くし、よりシャローな接合構造にすることでより薄いバッファ層にすることが可能であり、微細化時のショートチャネル効果抑制、薄膜化による低コスト化に寄与できる。一方、バッファ層の第2原子濃度を上げると、サイドゲート効果、キンクの発生、バッファ層破壊耐圧低下等の問題が発生する可能性がある。現状のバッファ層の空乏層が500nm以上であり、1/3程度の厚さに薄膜化することが可能と考えられる。この場合、バッファ層にドーピングする第2原子の濃度は通常濃度の3倍程度になる。よって、Constは、2.3×1011~1.4×1012[cm-2]とすることが望ましい。なお、適切なバッファ層が設計できている場合、N0として実験的に求めた値を用いてもよい。この場合、実験的に求めた第1原子のシート濃度N0expを、N0exp=N0=N0min=N0maxとすることができる。さらに詳細な検討の結果、電界効果トランジスタのチャネル層である第1結晶層104が、InxGa1-xAs0.2≦x<0.45でGaAsに擬格子整合している条件では、CfVは、以下の式で近似できることがわかった。Cf=-1.69x21.66x4.33ただしxは、チャネルのIn組成である。定数Constは、前述のように、前記バッファ層の設計に依存する。定数Constは、ショートチャネル効果、ピンチオフ特性、ドレインコンダクタンス、キンクの発生、サイドゲート効果、電流OFF時の残留ゲート容量等の電界トランジスタの諸特性を考慮しながら経験的に最適化検討をして決定される極めて重要な設計因子である。表3で仮定したバッファ層は、前記定数Constを4.7×1011cm-2程度に設定してある。定数Constは、前述のように2.3×1011~1.4×1012cm-2の範囲がこのましい。さらに、定数Constは、ピンチオフ特性、ドレインコンダクタンからある程度の大きさが必要である。キンクの発生、残留ゲート容量等より、定数Constの上限も制限され、3×1011~1×1012cm-2の範囲が好ましい。さらに、長年のpHEMT用のエピタキシャル基板製造の経験から、定数Constは、4×1011~7×1011cm-2が望ましい。表6は、本発明のさらに他の実施例である半導体基板700の層構成を示す。半導体基板400と同様に、表5に示す各層を層番号が若い順にGaAs基板上に形成し、半導体基板700とした。半導体基板700は、Nチャネル型電界効果トランジスタに用いる半導体基板である。半導体基板700は、第1結晶層104の一例である層410、第2結晶層108の一例である層416および第3結晶層の一例である層404を有する半導体基板400の層構成に、第4結晶層の一例である層716を付加した層構成を有する。層402は、半導体基板400における層402と同じである。層704は、ドナー原子をドープした厚さ5nmのAl0.24Ga0.76As層である。ドナー原子のドーピング濃度は、1.125×1018cm-3とした。層704は、第3結晶層の一例である。層706および層714は、厚さ2nmのノンドープAl0.24Ga0.76As層であり、層708および層712は、厚さ2nmのノンドープGaAs層である。層706、層714、層708および層712はスペーサ層として機能させることができる。層710は、厚さ7.5nmのノンドープIn0.3Ga0.7As層である。層710は、第1結晶層104の一例である。層716は、ドナー原子をドープした厚さ5nmのAl0.24Ga0.76As層である。ドナー原子のドーピング濃度は2.251×1018cm-3とした。層716は、第4結晶層の一例である。層716は、第1結晶層104に対応する層710と第2結晶層108に対応する層720との間に位置し、第1結晶層104に対応する層710よりも禁制帯幅が大きい。層718は、厚さ10nmのノンドープAl0.24Ga0.76As層である。層720は、アクセプタ原子をドープした厚さ2nmのAl0.24Ga0.76As層である。層720は、第2結晶層108の一例である。層720のアクセプタ原子のドーピング濃度は、1.0×1019cm-3とした。層722は、厚さ5nmのノンドープAl0.24Ga0.76As層である。層724は、厚さ12nmのAl2O3層である。層724は、絶縁層106の一例である。層724のバンドギャップエネルギーを6.0eV、比誘電率を7とした。層716を有することで、第3結晶層に対応する層704の過度な高ドーピング濃度をふせぎ、第1結晶層104に対応する層710の周辺におけるバンドの曲がりを対称形に近づけることができる。このため、第4結晶層に対応する層704へのキャリア電子の染み出しを防止でき、電界効果トランジスタの特性劣化を防ぐことができる。ゲート電圧を変化させたときの半導体基板700におけるMOS界面でのフェルミレベルの計算をするにあたって、さらに比較例として半導体基板750および他の実施例として半導体基板760について当該フェルミレベルを同様に計算した。半導体基板750では、表3の層720を厚さ2nmのノンドープAl0.24Ga0.76As層とし、層716へのドナー原子のドーピング濃度を6.00×1017cm-3として、層704へのドナー原子のドーピング濃度を3.00×1017cm-3とし、Vtが0.2Vになるよう調整した。半導体基板760では、表3の層722である厚さ5nmのノンドープAl0.24Ga0.76As層を削除した構造とした。このとき、層716へのドナー原子のドーピング濃度を2.120×1018cm-3とし、層704へのドナー原子のドーピング濃度を1.060×1018cm-3として、Vtが0.2Vになるよう調整した。図23は、半導体基板700、750、760のMOS界面伝導帯下端に対するフェルミレベルの計算値ΔEnをゲート電圧との関係としてプロットした図である。半導体基板700は、半導体基板600の層構造に対して、ドナーとなる第1原子を含む第4結晶層が追加された構造である。図中の計算結果は破線で示している。アクセプタとなる第2原子を含む第2結晶層がない比較例の半導体基板750の計算結果は、図中実線で示した。アクセプタとなる第2原子を含む第2結晶層によりMOS界面でのフェルミレベルΔEnが、負側に0.2eV以上シフトしていることがわかる。半導体基板760は、半導体基板700における層722である厚さ5nmのノンドープAl0.24Ga0.76As層を削除した構成であり、アクセプタである第2原子を含む第2結晶層が、ゲート絶縁層として機能する層724の上に直接形成された構造である。図中の計算結果は点線で示している。MOS界面でのフェルミレベルΔEnが、半導体基板700よりさらに負側にシフトしており、アクセプタとなる第2原子を含む第2結晶層をゲート絶縁層として機能する層724の近くに形成することにより、より大きな効果が得られることが判る。これは、数5のd/ε2の値が小さくなっており、有効電気的膜厚d/εEが増加していることで説明できる。図24は、半導体基板700,750,760におけるMOS構造のチャネルのシート電子密度の計算値をゲート電圧との関係としてプロットした図である。半導体基板700の結果を破線、半導体基板750の結果を実線、半導体基板760の結果を点線で示した。半導体基板750の結果に対して、半導体基板700の結果は、ゲート電圧Vgに対するInGaAsチャネルの電子濃度の変化が小さくなる飽和濃度が高くなり、AlGaAsチャネルの電子濃度が低くなっており、半導体基板700はトランジスタ用基板としては好適である。さらに、半導体基板760の結果は、半導体基板700より、トランジスタ用基板としては好適である。図25は、図24において、第2チャネルAlGaAsチャネルのシート電子濃度が1×1011cm-2になるときの第1チャネルInGaAsチャネルのシート電子濃度をプロットした図である。アクセプタとなる第2原子を含む第2結晶層の効果および、d/ε2を下げることによる有効電気的膜厚の増加で、第2チャネルAlGaAsチャネルのシート電子濃度が1×1011cm-2になるときの第1チャネルInGaAsチャネルのシート電子濃度が増加していることが判る。アクセプタとなる第2原子を含む第2結晶層の効果により、AlGaAsチャネルの発生が抑制され、InGaAsチャネルの飽和現象が発生する最大電子濃度Nsが高くなる。さらに、d/ε2を小さくすることで、AlGaAsチャネルの発生が抑制される効果が見られる。さらに、ゲート電圧に対する電子濃度Nsの変化が大きくなっている。これは、d/ε2を小さくすることでゲート電極とチャネルまでの距離が小さくなり変調効率が改善したためである。電界効果トランジスタでは相互コンダクタンスGmの増加に関連しており好適である。図23、図24、図25より、半導体基板700、半導体基板760の層構成においてもMOS界面でのフェルミレベルを電荷中性レベルに近づけることができ、界面準位に起因するMOS動作時の悪影響を低減することができる。なお、第2結晶層に含まれるアクセプタとなる第2原子のシート濃度N2をさらに上げることで、効果を増すことが可能である。以上説明したとおり、ゲート絶縁層である絶縁層106とチャネル層である第1結晶層104との間に、チャネル伝導型とは反対伝導型の第2結晶層108を配置することで、MOS界面でのフェルミレベルを電荷中性レベルに近づけてMOS動作させることができ、その結果、MOS界面の界面準位の影響を低減できる。よって、第1結晶層104でのキャリア移動度を高め、絶縁ゲート型電界効果トランジスタの性能を向上できる。上記実施例では、電界効果トランジスタがNチャネル型の場合を示しているが、Pチャネル型の場合も同様な結果を得る。ただし電界効果トランジスタがPチャネル型の場合、層404、層602、層704および層716にはアクセプタとなる原子を含み、層416、層614および層720にはドナーとなる原子を含む。以上実施形態を説明したが、本件発明は上記した実施形態に限られず、変更が可能である。たとえば、第2結晶層108が、InkGa1-kP0≦k≦1であるとき、InkGa1-kP0≦k≦1を自然超格子を有するものにすることができる。ここでInGaP層が自然超格子を有するとは、In原子とGa原子との混合から形成される特定の結晶面において、平均の混合比よりIn濃度が多い面とGa濃度の多い面が交互に形成された状態を有することを言う。また、それぞれの面で平均の混合比からのずれが大きいほど、秩序化の程度が強いと言う。自然超格子を有することでInGaP層にピエゾ電荷が発生し、MOS界面側にアクセプタとなる原子をドープし、チャネル側にドナーとなる原子をドープしたと同じ効果が得られる。よって、自然超格子により、MOS界面におけるフェルミレベルを電荷中性レベルに近づける効果を大きくすることができる。このとき電界効果トランジスタはNチャネル型が好ましい。表7、表8、表9、表10のそれぞれは、本発明のほかの比較例あるいは実施例である半導体基板910、920、930、940の各層構造を示す。半導体基板600と同様に、表7、表8、表9、表10に示す各層を下から順にGaAs基板上に形成し、半導体基板910、920、930、940とした。半導体基板910、920、930、940は、Nチャネル型電界効果トランジスタに用いる半導体基板である。ここで、InGaP層が自然超格子を有するものとしてシミュレートした。自然超格子を有することで、InGaP層がピエゾ電荷を発生させる。これは、双極子モーメントであるが、InGaP層の上面に負の、下面に正の固定空間電荷を形成することで、ピエゾ電荷をシミュレートできる。固定空間電荷の面密度は、1×1012cm-2とした。そのほか、実際には、InGaP層が自然超格子を有すると、バンドギャップ、電子親和力が変化するが、本計算では無視した。図26は、表7~表10の各半導体基板910~940の構造を用いて、図11と同じようにゲート電圧に対して、MOS界面のフェルミレベルのMOS界面のノンドープInGaP層の伝導帯下端からのエネルギー差を計算した結果である。計算の諸条件は図19と同じである。図中i-InGaPまたは従来構造は表7の半導体基板910、o-InGaPまたはorderdInGaPは表8の半導体基板920、PInGaPは表9の半導体基板930、po-InGaP、orderedPInGaPまたはPordered-InGaPは表10の半導体基板940を用いた結果を示す。以下、図27~図32について同じである。ただし、図27~32の凡例のアルファベットおよび記号は大文字、小文字、半角、全角を区別しない。また、-_アンダーバー、スペースも区別しない。図27~図30は、Vg=1Vのときの、MOS構造における電子密度の深さプロファイルをシミュレートした図であり、図27は半導体基板910におけるMOS構造の場合を、図28は半導体基板920におけるMOS構造の場合を、図29は半導体基板930におけるMOS構造の場合を、図30は半導体基板940におけるMOS構造の場合を示す。各図で、3つの量子準位における電子密度および伝導帯下端のエネルギーの深さプロファイルを示している。InGaP層が秩序化することで、InGaP層の伝導帯下端を基準にしたMOS界面のフェルミレベルが下がることがわかる。アクセプタ不純物をInGaP層にドープすることで、やはり、InGaP層の伝導帯下端を基準にしたMOS界面のフェルミレベルが下がるのは半導体基板600の結果と同じである。さらに、秩序化とアクセプタ不純物のドープとを組み合わせることでさらに大きな効果が得られることがわかる。図31は、前記したMOS構造を持つ半導体基板を用いて形成した、第1チャネルであるInGaAsチャネルおよび、InGaP層に形成される第2チャネルであるInGaPチャネルの電子濃度のゲートバイアス依存性を計算した結果である。そのほかの計算の詳細は図19と同様である。InGaP層の秩序化およびアクセプタドーピングさらにはその組み合わせにより、第2チャネルであるInGaPチャネルの発生するゲート電圧が正側にシフトし、InGaAsチャネルの飽和するゲート電圧が正側にシフトするとともに、飽和する電子濃度が高くなる。図32は、InGaPチャネルの電子密度が1×1011cm-2になるときの、InGaAsチャネルの電子濃度を計算した結果である。前述のように、MOS界面の半導体層をInGaP層にすることは、GaAs層、AlGaAs層を用いるより、絶縁ゲート電界効果トランジスタを形成するのに好適であることが示された。さらに今回の実施例より、InGaPの秩序化、アクセプタ不純物のドーピングにより、さらに好適な半導体基板が提供できる。以上実施形態を説明したが、本件発明は上記した実施形態に限られず、変更が可能である。たとえば、第2結晶層108は、エピタキシャル成長中に不純物原子をドーピングして形成でき、この場合、ソース電極304およびドレイン電極306に各々接続するソース領域およびドレイン領域を、イオン注入法またはエピタキシャル再成長法により形成できる。しかし、第2結晶層108は、半導体基板の全面に形成される必要はない。図33は、絶縁ゲート型電界効果トランジスタ800の断面を示す。絶縁ゲート型電界効果トランジスタ800は、ベース基板102、第4結晶層801、第1結晶層104、第2結晶層108、絶縁層106、半導体層802、コンタクト層804、ゲート電極806、ソース電極808およびドレイン電極810を有する。ベース基板102および第1結晶層104は、半導体基板100と同様である。絶縁層106はゲート絶縁層であり、第2結晶層108はゲート電極806の下部にのみ形成されている。第2結晶層108がソース電極808およびドレイン電極810下に形成されないので、ソース電極808およびドレイン電極810とゲート電極806下のチャネルとのアクセス抵抗が低くできる。このことは、絶縁ゲート型電界効果トランジスタ800をエンハンスメント型に動作させる場合により有用である。第2結晶層108を、ゲート電極806の下部で、かつ、ゲート電極領域と等しいか、または、より狭い領域に形成すると、第2結晶層103の存在する領域がトランジスタの真性チャネル領域となり、ソースまたはドレイン電極とゲート電極の間およびゲート電極の第2結晶層が無い部分のキャリア濃度を、真性チャネル領域より高く設定できる。このため、当該部分の抵抗をより低くすることが可能となり、ソースおよびドレイン電極とトランジスタの真性チャネル領域の間のアクセス抵抗をさらに低くすることができる。なお、ベース基板102と第4結晶層801との間にバッファ層を形成することが好ましい。絶縁ゲート型電界効果トランジスタ800がNチャネル型である場合、第2結晶層108にドープする不純物原子としてZnが好ましい。Znは、イオン注入または熱拡散により導入できるので、ゲート下にのみ第2結晶層108を形成する構成に適している。図34から図36は、絶縁ゲート型電界効果トランジスタ800の製造過程の一例を示した断面図である。図34に示すように、ベース基板102の上に第4結晶層801、第1結晶層104および半導体層802を順次エピタキシャル成長させる。ベース基板102と第4結晶層801との間にバッファ層を形成してもよい。半導体層802は不純物をドーピングして第2結晶層108になる結晶層である。さらに半導体層802の上にマスク層820を形成する。図35に示すように、マスク層820を加工して、ゲート電極806が形成される領域に開口を形成する。そして、マスク層820をマスクとし、開口内部の半導体層802にZnをイオン注入する。なお、Znのイオン注入に代えて、開口内部の半導体層802に気相法を用いてZnを熱拡散によりドープしてもよい。半導体層802のZnがドープされた領域は第2結晶層108になる。図36に示すように、マスク層820を除去し、コンタクト層804および絶縁層106を形成する。その後、ゲート電極806、ソース電極808およびドレイン電極810を形成し、絶縁ゲート型電界効果トランジスタ800が製造できる。"