複数の画素回路を配置してなる表示部を有する表示装置であって、前記画素回路の各々は、ドレイン電極及びソース電極の一方が第1の電源電圧を伝達する第1の電源線に接続された駆動トランジスタと、第1の電極が前記駆動トランジスタのゲート電極に接続され、第2の電極が前記駆動トランジスタのソース電極に接続された第1の容量素子と、第1の電極が前記第1の容量素子の前記第2の電極に接続され、第2の電極が輝度に対応したデータ電圧を伝達するデータ線に接続された第2の容量素子と、前記駆動トランジスタのゲート電極と、固定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第1のスイッチング素子と、第1の電極が前記駆動トランジスタのドレイン電極及びソース電極の他方に接続され、第2の電極が第2の電源電圧を伝達する第2の電源線に接続された発光素子と、を備える表示装置。前記第2の容量素子の前記第2の電極は、前記データ線に直接接続されている、請求項1に記載の表示装置。前記画素回路の各々は、さらに、前記駆動トランジスタのソース電極と、前記第1の容量素子の前記第2の電極との間に挿入された第2のスイッチング素子を備える、請求項1に記載の表示装置。前記画素回路の各々は、さらに、前記駆動トランジスタのドレイン電極及びソース電極の前記一方と、前記第1の電源線との間に挿入された第3のスイッチング素子を備える、請求項1に記載の表示装置。前記画素回路の各々は、さらに、前記第2の容量素子の前記第2の電極と、前記データ線との間に挿入された第4のスイッチング素子を備える、請求項1に記載の表示装置。表示装置の制御方法であって、前記表示装置は、複数の画素回路を配置してなる表示部を有し、前記画素回路の各々は、ドレイン電極及びソース電極の一方が第1の電源電圧を伝達する第1の電源線に接続された駆動トランジスタと、第1の電極が前記駆動トランジスタのゲート電極に接続され、第2の電極が前記駆動トランジスタのソース電極に接続された第1の容量素子と、第1の電極が前記第1の容量素子の第2の電極に接続され、第2の電極が輝度に対応したデータ電圧を伝達するデータ線に接続された第2の容量素子と、前記駆動トランジスタのゲート電極と、固定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第1のスイッチング素子と、第1の電極が前記駆動トランジスタのドレイン電極及びソース電極の他方に接続され、第2の電極が第2の電源電圧を伝達する第2の電源線に接続された発光素子と、を備え、前記制御方法は、前記画素回路の各々において、前記第1のスイッチング素子を導通させて、前記駆動トランジスタの閾値電圧を検出するステップを含む、表示装置の制御方法。少なくとも、前記駆動トランジスタの閾値電圧を検出するステップにおいて、前記第2の容量素子の前記第2の電極には、前記データ電圧の最大値と最小値との間に設定された電圧が印加される、請求項6に記載の表示装置の制御方法。前記表示装置において、前記画素回路の各々は、さらに、前記駆動トランジスタのソース電極と、前記第1の容量素子の前記第2の電極との間に挿入された第2のスイッチング素子を備え、前記表示装置の制御方法は、さらに、前記画素回路の各々において、前記第2のスイッチング素子を非導通として、前記データ電圧を前記第1の容量素子と前記第2の容量素子とで保持するステップを含む、請求項6に記載の表示装置の制御方法。従来の画素回路90では、前述したように、2つのn型トランジスタと1つの容量からなる簡略な構成の画素回路でありながら、カソードコモン構成の有機EL素子の逆バイアス特性を巧みに利用して、駆動トランジスタTDから有機EL素子ELに供給される電流ipixの大きさに、駆動トランジスタTDの閾値電圧Vthの項が含まれないので、駆動トランジスタTDの閾値電圧Vthの変動に影響されない輝度で、有機EL素子ELが発光する。しかしながら、画素回路90には、有機EL素子ELの発光輝度の精度を損なう少なくとも3つの誤差要因が残っている。第1の誤差要因は、電流ipixの大きさが電源電圧VSSに依存することである。電源電圧VSSが正確に-VEEであれば正確な発光輝度が得られる。しかし、有機EL素子ELの発光のための大電流を伝達する電源線VSSには、電源線VSS自身の配線抵抗に起因して、発光輝度に応じて変化する複雑な電圧降下が生じるから、電源線VSSと画素回路90との接続点の電圧が発光期間において正確に-VEEに設定されることは、実際的には期待できない。電源電圧VSSの誤差は、有機EL素子ELの発光輝度の誤差に反映される。第2の誤差要因は、電流ipixの大きさが有機EL素子ELの駆動電圧に依存することである。一般に有機EL素子ELは、発光させるために自身を流れる電流が劣化ストレスとなり、その発光効率が経時的に低下すると共に、電気的特性も変動する。すなわち、同じ電流を流すために有機EL素子ELの駆動電圧が経時的に上昇する。つまり、画素輝度の経時的劣化が、有機EL素子ELの発光効率劣化のみならず、駆動電圧上昇によっても引き起こされ、より劣化が視認されやすいこととなる。第3の誤差要因は、電流ipixの大きさがキャパシタCsの容量と有機EL素子ELの寄生容量との比αに依存することである。一般に、有機EL素子ELの寄生容量の精度は、意図的に形成されたキャパシタの容量の精度よりも劣るから、実際的には、比αにはかなりの誤差が含まれる。比αの誤差は、有機EL素子ELの発光輝度の誤差に反映される。本発明は、上記の課題に鑑みてなされたものであり、有機EL素子をより正確かつ安定したな輝度で発光させることができる画素回路を備える表示装置及びその制御方法を提供することを目的とする。上記目的を達成するために、本発明の1つの態様に係る表示装置は、複数の画素回路を配置してなる表示部を有する表示装置であって、前記画素回路の各々は、ドレイン電極及びソース電極の一方が第1の電源電圧を伝達する第1の電源線に接続された駆動トランジスタと、第1の電極が前記駆動トランジスタのゲート電極に接続され、第2の電極が前記駆動トランジスタのソース電極に接続された第1の容量素子と、第1の電極が前記第1の容量素子の前記第2の電極に接続され、第2の電極が輝度に対応したデータ電圧を伝達するデータ線に接続された第2の容量素子と、前記駆動トランジスタのゲート電極と、固定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第1のスイッチング素子と、第1の電極が前記駆動トランジスタのドレイン電極及びソース電極の他方に接続され、第2の電極が第2の電源電圧を伝達する第2の電源線に接続された発光素子と、を備える。本発明の表示装置によれば、従来の画素回路と同様、Vth検出動作及びリセット動作を行うことによって、閾値電圧Vthの影響が大幅に減少する。しかも、従来の画素回路とは異なり、前記第1の容量素子に保持されたデータ電圧が、前記駆動トランジスタのゲート電極とソース電極との間に印加されるので、前記駆動トランジスタから前記発光素子に供給される電流の大きさが電源電圧の影響を受けない。つまり、前述した第1と第2の誤差要因が排除される。また、前記第1の容量素子に保持されるデータ電圧が、前記第1の容量素子と前記第2の容量素子との容量比で決まるため、発光素子の寄生容量を利用する従来技術に比べて、データ電圧をより高精度に前記第1の容量素子に設定できる。つまり、前述した第3の誤差要因が排除される。したがって、前記画素回路によれば、有機EL素子ELを、従来よりも正確かつ安定した輝度で発光させることができる。本発明の1つの態様に係る表示装置は、複数の画素回路を配置してなる表示部を有する表示装置であって、前記画素回路の各々は、ドレイン電極及びソース電極の一方が第1の電源電圧を伝達する第1の電源線に接続された駆動トランジスタと、第1の電極が前記駆動トランジスタのゲート電極に接続され、第2の電極が前記駆動トランジスタのソース電極に接続された第1の容量素子と、第1の電極が前記第1の容量素子の前記第2の電極に接続され、第2の電極が輝度に対応したデータ電圧を伝達するデータ線に接続された第2の容量素子と、前記駆動トランジスタのゲート電極と、固定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第1のスイッチング素子と、第1の電極が前記駆動トランジスタのドレイン電極及びソース電極の他方に接続され、第2の電極が第2の電源電圧を伝達する第2の電源線に接続された発光素子と、を備える。ここで、前記第2の容量素子の前記第2の電極は、前記データ線に直接接続されていてもよい。このような構成によれば、従来の画素回路と同様、Vth検出動作及びリセット動作を行うことによって、閾値電圧Vthの影響が大幅に減少する。しかも、従来の画素回路とは異なり、前記第1の容量素子に保持されたデータ電圧が、前記駆動トランジスタのゲート電極とソース電極との間に印加されるので、前記駆動トランジスタから前記発光素子に供給される電流の大きさが電源電圧の影響を受けない。また、前記第1の容量素子に保持されるデータ電圧が、前記第1の容量素子と前記第2の容量素子との容量比で決まるため、発光素子の寄生容量を利用する従来技術に比べて、データ電圧をより高精度に前記第1の容量素子に設定できる。したがって、前記画素回路によれば、有機EL素子ELを、従来よりも正確かつ安定した輝度で発光させることができる。また、前記画素回路の各々は、さらに、前記駆動トランジスタのソース電極と、前記第1の容量素子の前記第2の電極との間に挿入された第2のスイッチング素子を備えてもよい。このような構成によれば、前記駆動トランジスタのソース電極と、前記第1の容量素子の前記第2の電極との間を、電気的に切り離すことができるので、前記駆動トランジスタのソース電極の電圧変動に連れて、前記第1の容量素子に保持されるデータ電圧が変動する懸念が全くなくなる。その結果、有機EL素子ELを、より正確かつ安定した輝度で発光させることができる。また、前記画素回路の各々は、さらに、前記駆動トランジスタのドレイン電極及びソース電極の前記一方と、前記第1の電源線との間に挿入された第3のスイッチング素子を備えてもよい。このような構成によれば、前記第3のスイッチング素子を用いて、全ての行の画素回路で一斉に発光動作を開始することができるので、他の行の画素回路が書込み動作中に、先に発光動作を開始した画素回路における画素電流が不安定になることがなく、良好な表示品位が達成できる。また、前記画素回路の各々は、さらに、前記第2の容量素子の前記第2の電極と、前記データ線との間に挿入された第4のスイッチング素子を備えてもよい。このような構成によれば、前記第4のスイッチング素子を用いて、少なくとも発光期間において画素回路を前記データ線から電気的に切り離すことができるので、他の行の画素回路が書込み動作中に、先に発光動作を開始した画素回路における画素電流が不安定になることがなく、良好な表示品位が達成できる。本発明の1つの態様に係る制御方法は、表示装置の制御方法であって、前記表示装置は、複数の画素回路を配置してなる表示部を有し、前記画素回路の各々は、ドレイン電極及びソース電極の一方が第1の電源電圧を伝達する第1の電源線に接続された駆動トランジスタと、第1の電極が前記駆動トランジスタのゲート電極に接続され、第2の電極が前記駆動トランジスタのソース電極に接続された第1の容量素子と、第1の電極が前記第1の容量素子の第2の電極に接続され、第2の電極が輝度に対応したデータ電圧を伝達するデータ線に接続された第2の容量素子と、前記駆動トランジスタのゲート電極と、固定の参照電圧を伝達する参照電圧線との導通及び非導通を切り換える第1のスイッチング素子と、第1の電極が前記駆動トランジスタのドレイン電極及びソース電極の他方に接続され、第2の電極が第2の電源電圧を伝達する第2の電源線に接続された発光素子と、を備え、前記制御方法は、前記画素回路の各々において、前記第1のスイッチング素子を導通させて、前記駆動トランジスタの閾値電圧を検出するステップを含む。また、前記表示装置において、前記画素回路の各々は、さらに、前記駆動トランジスタのソース電極と、前記第1の容量素子の前記第2の電極との間に挿入された第2のスイッチング素子を備え、前記表示装置の制御方法は、さらに、前記画素回路の各々において、前記第2のスイッチング素子を非導通として、前記データ電圧を前記第1の容量素子と前記第2の容量素子とで保持するステップを含んでもよい。このような制御方法によれば、上記で説明した効果と同じ効果を、前記画素回路に発揮させることができる。以下、本発明のいくつかの実施の形態について説明する。なお、以下では、全ての図を通して同等の機能を発揮する要素には同じ符号を付し、重複する説明は適宜省略する。実施の形態1本発明の実施の形態1について、図面を参照しながら説明する。実施の形態1における表示装置は、複数の画素回路をマトリクス状に配置してなる表示部を有する表示装置であって、前記各画素回路が、2つのトランジスタ、2つのキャパシタ、および1つの有機EL素子からなり、有機EL素子を、電源電圧の変動の影響を受けることなく、より正確かつ安定した輝度で発光させるための動作ができるように構成されている。図1は、実施の形態1における表示装置1の構成の一例を示す機能ブロック図である。表示装置1は、表示部2、制御回路3、走査線駆動回路4、信号線駆動回路5、及び電源回路6から構成される。表示部2は、複数の画素回路10をマトリクスに配置してなる。当該マトリクスの各行には同じ行に配置される複数の画素回路10に共通に接続される走査信号線が設けられ、当該マトリクスの各列には同じ列に配置される複数の画素回路10に共通に接続されるデータ信号線が設けられる。制御回路3は、表示装置1の動作を制御する回路であり、外部から映像信号を受信し、当該映像信号で表される画像が表示部2に表示されるように、走査線駆動回路4、信号線駆動回路5を制御する。走査線駆動回路4は、走査信号線を介して、画素回路10に、画素回路10の動作を制御するための制御信号を供給する。信号線駆動回路5は、データ信号線を介して、画素回路10に、発光輝度に対応するデータ信号を供給する。電源回路6は、表示装置1の動作用の電源を、表示装置1の各部に供給する。図2は、画素回路10の構成の一例、及び画素回路10と走査線駆動回路4及び信号線駆動回路5との接続の一例を示す回路図である。表示部2の各行には、走査信号線として、信号線SCANが設けられており、表示部2の各列には、データ信号線として、信号線DATAが設けられている。また、表示部2には、電源回路6から供給される電源電圧を伝達して、画素回路10に分配する電源線VDD、電源回路6から供給される電源電圧を伝達して、画素回路10に分配する電源線VSS、及び電源回路6から供給される固定の参照電圧を伝達して、画素回路10に分配する参照電圧線Vrefが設けられている。電源線VDD、VSS、及び参照電圧線Vrefは、全ての画素回路10に共通に接続される。有機EL素子ELに電流を供給する電源線VDD、VSSの各々と画素回路10との接続点には、電気抵抗に起因する電圧降下による複雑な電圧変動が生じるが、直流電流を供給しない参照電圧線Vrefには、定常的な電圧降下は生じない。表示部2に配置されている各画素回路10は、画素回路10が配置されている行の信号線SCANで走査線駆動回路4に接続されると共に、画素回路10が配置されている行の信号線DATAで信号線駆動回路5に接続されている。信号線SCANは、走査線駆動回路4から画素回路10へ、画素回路10の動作を制御するための制御信号を伝達する。信号線DATAは、信号線駆動回路5から画素回路10へ、発光輝度に対応するデータ信号を伝達する。画素回路10は、データ信号に対応する輝度で有機EL素子を発光させる回路であり、駆動トランジスタTD、スイッチングトランジスタT1、キャパシタC1、C2、及び有機EL素子ELから構成される。駆動トランジスタTD、スイッチングトランジスタT1は、n型の薄膜トランジスタTFTで構成される。駆動トランジスタTDは、ドレイン電極dが電源線VDDに接続されている。キャパシタC1は、第1紙面の上側の電極が駆動トランジスタTDのゲート電極gに接続され、第2紙面の下側の電極が駆動トランジスタTDのソース電極sに接続されている。キャパシタC2は、第1紙面の右側の電極がキャパシタC1の前記第2の電極に接続され、第2紙面の左側の電極がデータ線に直接接続されている。なお、本明細書において、直接接続されているとは、他の素子を介在せずに、配線やコンタクトホールなどの単純な導電材料のみで、電気的に接続されていることと定義する。スイッチングトランジスタT1は、駆動トランジスタTDのゲート電極gと、参照電圧線Vrefとの間の導通及び非導通を切り換える。有機EL素子ELは、第1紙面の上側の電極が前記駆動トランジスタのソース電極に接続され、第2紙面の下側の電極が電源線VSSに接続され、寄生容量Celを有している。ここで、スイッチングトランジスタT1が第1のスイッチング素子の一例であり、キャパシタC1、C2がそれぞれ第1、第2の容量素子の一例であり、有機EL素子ELが発光素子の一例である。また、電源線VDDが第1の電源線の一例であり、電源線VSSが第2の電源線の一例である。また、データ信号がデータ電圧の一例である。図3は、画素回路10を動作させるための制御信号、電源電圧、及びデータ信号の一例を、1フレーム期間について示すタイミングチャートである。図3において、縦軸は各信号のレベル、横軸は時間の経過を表す。簡明のため、制御信号、データ電圧、及び電源電圧を、それらを伝達する信号線及び電源線と同一の名称で表記する。画素回路10のスイッチングトランジスタT1はn型のトランジスタで構成されるので、スイッチングトランジスタT1は、制御信号SCANがHighレベルの期間に導通状態になり、制御信号SCANがLowレベルの期間に非導通状態になる。図3に示す制御信号及びデータ信号に従って行われる画素回路10の動作を、図4a~dを参照して説明する。図4aは、リセット期間に行われる画素回路10のリセット動作を説明する回路図である。画素回路10のリセット動作は、全ての行の画素回路10で一斉に行われる。画素回路10のリセット動作において、電源電圧VDDが電圧VRSTに設定され、基準電圧VrefがスイッチングトランジスタT1を介して駆動トランジスタTDのゲート電極gに印加される。電圧VRSTには、例えば、後述するVth検出時の基準電圧Vrefから駆動トランジスタTDの閾値電圧Vthを減じた電圧Vref-Vthよりも低い電圧が用いられる。すなわち、基準電圧Vrefには、例えば、正の電源電圧VRSTに駆動トランジスタTDの閾値電圧Vthを加えた電圧VRSTVthよりも高い電圧が用いられる。これにより、駆動トランジスタTDがオン状態となり、有機EL素子ELのアノード電圧をVRSTに設定するためのリセット動作が行われる。電圧VRSTは、電源電圧VSSに有機EL素子ELの発光開始電圧VthELを加えた電圧よりも低いことが望ましい。すなわちVRST<Vref-Vth<VSSVthELである。そうすれば、停止期間およびリセット期間およびVth検出期間において、有機EL素子ELの発光が抑止され、有機EL素子ELの不要な発光による表示コントラストの低下、及び消費電力の増大が抑制される。図4bは、Vth検出期間に行われる画素回路10のVth検出動作を説明する回路図である。画素回路10のVth検出動作は、全ての行の画素回路10で一斉に行われる。画素回路10のVth検出動作において、電源電圧VDDが、基準電圧Vrefから、全ての画素の駆動トランジスタTDにおける閾値電圧Vthの最大値を減算した電圧よりも高い正の電源電圧VD1>Vref-Vthに設定され、基準電圧VrefがスイッチングトランジスタT1を介して駆動トランジスタTDのゲート電極に印加される。その結果、Vth検出動作において、駆動トランジスタTDは、必ず飽和領域で動作するので、駆動トランジスタTDのドレインソース電流はゲートソース電極間電圧のみで制御される。いま駆動トランジスタTDのゲート電極gは基準電圧Vrefに固定されているので、結局、駆動トランジスタTDのドレインソース電流は、ソース電極sの電圧で制御されることになる。駆動トランジスタTDのソース電極sには、キャパシタC1の第2紙面の下側の電極が接続されており、駆動トランジスタTDのドレインソース電流は、キャパシタC1に流れる。よってキャパシタC1は充電され、キャパシタC1の第2の電極の電圧、すなわち駆動トランジスタTDのソース電極sの電圧はVRSTから上昇して、ついにVref-Vthとなり、つまり駆動トランジスタTDのゲートソース電極間電圧が、駆動トランジスタTDの閾値電圧Vthと同じになると、駆動トランジスタTDはオフ状態となる。このようにして、駆動トランジスタTDのソース電極sの電圧は、基準電圧Vrefから閾値電圧Vthだけ低下した電圧Vref-Vthに収束する。また、データ電圧DATAがVDHに設定され、電圧Vref-Vthは、基準電圧Vrefを基準としてキャパシタC1に保持されるとともに、データ電圧VDHを基準としてキャパシタC2に保持される。図4cは、データ書込み期間に行われる画素回路10のデータ書込み動作を説明する回路図である。画素回路10のデータ書込み動作は、各行の画素回路10で異なる期間に行われる。なお、図4cに記載した数式では、煩雑を避けるため、データ書込み動作が行われる行を識別するインデックスkを省略している。第k行の画素回路10のデータ書込み動作において、データ電圧DATAが、VDHから第k行の画素回路10で発光させようとする輝度に対応する量ΔVdatakだけ降下した電圧VDH-ΔVdatakに設定された後、画素回路10におけるスイッチングトランジスタT1が導通状態になる。データ電圧DATAの降下量ΔVdatakが、キャパシタC1、C2の容量で決定される係数C2/C1C2に従って、キャパシタC1、C2の接続点である駆動トランジスタTDのソース電極sの電圧が変動する。その結果、駆動トランジスタTDのソース電極sの電圧がVref-Vth-ΔVdatak×C2/C1C2になる。このとき、駆動トランジスタTDが再びオン状態になり、前述したVth検出動作と同様の動作により、駆動トランジスタTDのソース電極sの電圧、つまりキャパシタC1、C2の接続点の電圧が再び電圧Vref-Vthに向かって上昇し始める。キャパシタC1、C2の接続点の電圧をできるだけ正確に維持するために、例えば、駆動トランジスタTDのソース電極sの電圧が上昇する速度に対して、データ書込み期間の長さ、つまりスイッチングトランジスタT1の導通時間を十分に短く制限してもよい。もしくはスイッチングトランジスタT1の導通時間を適切に設定することで、駆動トランジスタTDのソース電極sの電圧を、駆動トランジスタTDのβに応じた電圧としてもよい。ここでβは、β=μ×Cox×W/Lであり、μは移動度、Coxは単位面積あたりのゲート絶縁膜容量、Wはチャネル幅、Lはチャネル長である。図4dは、発光期間に行われる画素回路10の発光動作を説明する回路図である。画素回路10の発光動作は、各行の画素回路10でデータ書込み期間に後続する異なる発光期間に行われる。画素回路10の発光動作において、電源電圧VDDが、有機EL素子ELの発光用の電圧VD1に設定されるとともに、キャパシタC1に保持されている電圧VthΔVdata×C2/C1C2が、駆動トランジスタTDのゲート電極gとソース電極sとの間に印加される。その結果、駆動トランジスタTDから有機EL素子ELに、データ電圧Vdataに対応した大きさの電流ipix=β/2×C2/C1C2×ΔVdata2が供給され、有機EL素子ELが電流ipixの大きさに対応した輝度で発光する。その後、データ電圧DATAがVDHに設定されている間に、スイッチングトランジスタT1を導通状態とすることによって、参照電圧Vrefが駆動トランジスタTDのゲート電極gに印加され、駆動トランジスタTDはオフ状態となり、発光状態が停止する。このように、画素回路10は、従来の画素回路90と同様、Vth検出動作及びリセット動作を行うことによって閾値電圧Vthの影響を大幅に減少させている。しかも、画素回路10の電流ipixの大きさは、電源電圧及び有機EL素子ELの寄生容量の何れにも依存しないので、課題の項で指摘した発光輝度の第1および2の誤差要因が排除される。したがって、画素回路10によれば、有機EL素子ELを、従来よりも正確かつ安定した輝度で発光させることができる。以上説明したように、画素回路10は、2つのトランジスタ、2つのキャパシタ、および1つの有機EL素子からなる極めて簡素な構成によって、従来よりも正確かつ安定した輝度の発光を可能にする効果を発揮する反面、キャパシタC1、C2に正確な電圧を設定するためにデータ書込み期間が非常に短く制限される問題、および全ての行で書込み動作が終了するまではデータ電圧DATAが変動する状況において、他の行の画素回路が書込み動作中に、先に発光動作を開始した画素回路10における画素電流が不安定になり、表示品位の低下クロストークなどが生じる問題が懸念される。以下では、これらの問題に対策した実施の形態について説明する。実施の形態2本発明の実施の形態2について、図面を参照しながら説明する。実施の形態2における画素回路は、画素回路10の懸案である、データ書込み期間が非常に短く制限される問題に対策すべく、画素回路10を変形して構成される。図5は、実施の形態2における画素回路11の構成の一例を示す機能ブロック図である。画素回路11は、画素回路10と比べて、キャパシタC1の第2紙面の下側の電極と、駆動トランジスタTDのソース電極sとの間に、スイッチングトランジスタT2が挿入される点が異なる。スイッチングトランジスタT2は、データ書込み期間において非導通状態になり、前述したデータ書込み期間において生じる駆動トランジスタTDのソース電極sの電圧変化の影響を排除し、データ書込み期間の長さの制限を緩和する。画素回路11に対応して、表示部2の各行に信号線MERGEが追加される。画素回路11において、スイッチングトランジスタT2は、信号線MERGEで伝達される制御信号に従って、キャパシタC1の第2紙面の下側の電極と駆動トランジスタTDのソース電極sとの間の導通及び非導通を切り換える。図6は、画素回路11を動作させるための制御信号およびデータ信号の一例を、1フレーム期間について示すタイミングチャートである。図6において、縦軸は各信号のレベル、横軸は時間の経過を表す。簡明のため、制御信号、データ電圧、及び電源電圧を、それらを伝達する信号線及び電源線と同一の名称で表記する。図6に示す制御信号及びデータ信号に従って行われる画素回路11の動作を、図7a~dを参照して説明する。図7aは、リセット期間に行われる画素回路11のリセット動作を説明する回路図である。画素回路11のリセット動作は、先行フレームの発光動作が終了した後、全ての行の画素回路11で一斉に行われる。図6では、一例として全ての行の制御信号SCANkを同時に立ち上げることで発光動作を終了しているが、制御信号SCANkを立ち上げる前に電源電圧VDDを立ち下げることで発光動作を終了してもよい。画素回路11のリセット動作は、基本的には画素回路10のリセット動作と同様であり、図4aで説明した電圧の印加により駆動トランジスタTDをオン状態にする。また、特に有機EL素子ELの逆バイアス時の容量値がキャパシタC2の容量値と同程度である場合には、リセット期間においてスイッチングトランジスタT2を導通状態とすることが好ましい。図7bは、Vth検出期間に行われる画素回路11のVth検出動作を説明する回路図である。画素回路11のVth検出動作は、全ての行の画素回路11で一斉に行われる。画素回路11のVth検出動作は、基本的には画素回路10のVth検出動作と同様であり、図4bで説明した電圧の印加により、駆動トランジスタTDのソース電極sの電圧を、基準電圧Vrefから閾値電圧Vthだけ低下した電圧Vref-Vthに収束させる。図6では、一例して全ての行の制御信号SCANkを同時に立ち下げることでVth検出動作を終了しているが、制御信号SCANkを立ち下げる前に制御信号MERGEを立ち下げることでVth検出動作を終了してもよい。全ての行の制御信号SCANkの立ち下げ、または制御信号MERGEの立ち下げの後、電源電圧VDDを、後述するデータ書込み用の電圧VD2に低下させる。図7cは、データ書込み期間に行われる画素回路11のデータ書込み動作を説明する回路図である。画素回路11のデータ書込み動作は、各行の画素回路11で異なる期間に行われる。なお、図7cに記載した数式では、煩雑を避けるため、データ書込み動作が行われる行を識別するインデックスkを省略している。画素回路11のデータ書込み動作は、画素回路10のデータ書込み動作とは異なり、スイッチングトランジスタT2が非導通状態、つまり、駆動トランジスタTDのソース電極sと、キャパシタC1、C2の接続点とが電気的に切り離された状態で行われる。したがって、キャパシタC1、C2の接続点のノードに、電圧Vthを正確に維持したままにデータ電圧に依存した電圧を重畳した電圧を設定することができる。データ書込み期間において、電源電圧VDDが電圧VD2に設定される。電圧VD2は、Vth検出期間および発光期間に電源電圧VDDとして設定される電圧VD1よりも低い電圧である。電圧VD2は、電源電圧VSSに有機EL素子ELの発光開始電圧VthELを加えた電圧よりも低い、すなわちVD2<VSSVthELであることが望ましく、電源電圧VEEと同じであってもよい。また、データ書込み期間には、データ書込み動作の対象となる行の画素回路においてスイッチングトランジスタT1が導通状態、かつスイッチングトランジスタT2が非導通状態となり、キャパシタC1、C2は信号線DATAと参照電圧線Vrefとの間に直列に接続されるが、他の行の画素回路においては、スイッチングトランジスタT1およびT2が非導通状態となっているため、信号線DATAは、キャパシタC1、C2を介して参照電圧線Vref、電源線VDD、VSSのいずれにも接続されない。すなわち、信号線DATAの電圧を各行の輝度に対応した電圧に高速に変動させる必要があるデータ書込み期間において、信号線DATAの負荷容量は、信号線SCANとデータ線DATAなどの配線間交差による容量と、スイッチングトランジスタT1が導通状態となっている画素の画素容量とを、足した容量に抑制することができる。ここで画素容量はm×C1×C2/C1C2であり、mはスイッチングトランジスタT1が導通状態となるようにオン電圧となっている信号線SCANの数である。図7dは、発光期間に行われる画素回路11の発光動作を説明する回路図である。画素回路11の発光動作は、全ての行の画素回路11で一斉に行われる。画素回路11の発光動作は、画素回路10の発光動作とは異なり、全ての行の画素回路11でデータ書込み動作の終了後、制御信号MERGEの立ち上げが完了してから、電源電圧VDDを立ち上げることによって、全ての行で一斉に開始される。その結果、データ線DATAの電圧変動がない状態で、有機EL素子ELが発光するので、画素回路10と比べて、より安定的な発光輝度が得られる。このように、画素回路11は、画素回路10と同じ効果を発揮し、さらには、画素回路10の懸案である、データ書込み期間が非常に短く制限される問題を緩和する。したがって、画素回路11によれば、有機EL素子ELを、従来よりも正確かつ安定した輝度で発光させることができる。なお、画素回路11において、次のような変形が可能である。例えば、図8に示す画素回路11aのように、スイッチングトランジスタT2を省略して、キャパシタC1、C2の接続点を駆動トランジスタTDのソース電極sとを直接接続し、かつ、スイッチングトランジスタT3を、駆動トランジスタTDのドレイン電極dと電源電圧VDDとの間に設置してもよい。画素回路11aは、図6に示すような画素回路11を制御するための制御信号が与えられると、画素回路11と同等の動作を行うように構成されている。また、例えば、図9に示す画素回路11bのように、基準電圧Vrefとして電源電圧VDDを用いてもよい。画素回路11bは、駆動トランジスタTDがエンハンスメント型Vth>0のトランジスタで構成される場合に適用できる。画素回路11bによれば、参照電圧線Vrefの省略により配線面積を削減できるので、画素回路11bの配置密度を向上し、高精細な表示装置を実現するために役立つ。実施の形態3本発明の実施の形態3について、図面を参照しながら説明する。実施の形態3における画素回路は、画素回路10の懸案である、他の行の画素回路が書込み動作中に発光動作が不安定になる問題に対策すべく、画素回路10を変形して構成される。図10は、実施の形態3における画素回路12の構成の一例を示す機能ブロック図である。画素回路12は、図2に示す画素回路10と比べて、データ線DATAとキャパシタC2の第2紙面の左側の電極との間に、スイッチングトランジスタT4が挿入されている点が異なる。スイッチングトランジスタT4は、信号線SCANで伝達される制御信号に従って、データ線DATAとキャパシタC2の第2の電極との導通及び非導通を切り換える。画素回路12は、図3に示すような画素回路10を制御するための制御信号が与えられると、画素回路10と基本的に同じ動作を行い、画素回路10と同じ効果を発揮するように構成されている。さらに、画素回路12によれば、少なくとも発光期間において、スイッチングトランジスタT4が非導通状態になることで、画素回路12が信号線DATAから電気的に切り離されるので、他の行の画素回路が書込み動作中に、先に発光動作を開始した画素回路12における画素電流は不安定にならず、表示品位の問題が生じない。このように、画素回路11は、画素回路10と同じ効果を発揮し、さらには、画素回路10の懸案である、他の行の画素回路が書込み動作中の発光動作の安定化を達成する。したがって、画素回路12によれば、有機EL素子ELを、従来よりも正確かつ安定した輝度で発光させることができる。なお図10において、スイッチングトランジスタT4は、キャパシタC2の第2の電極と、データ線DATAとの間に設置されているが、スイッチングトランジスタT4は、キャパシタC2の第1紙面の右側の電極と、駆動トランジスタTDのソース電極sとキャパシタC1の第2紙面の下側との接続点との間に設置されていても良い。実施の形態4本発明の実施の形態4について、図面を参照しながら説明する。実施の形態2における画素回路は、画素回路10の懸案のうち画素回路12では未解決の、データ書込み期間が非常に短く制限される問題に対策すべく、画素回路12を変形して構成される。図11は、実施の形態4における画素回路13の構成の一例を示す機能ブロック図である。画素回路12は、図10に示す画素回路12と比べて、キャパシタC1の第2紙面の下側の電極と、駆動トランジスタTDのソース電極sとの間に、スイッチングトランジスタT2が挿入される点が異なる。スイッチングトランジスタT2は、データ書込み期間において非導通状態になり、前述したデータ書込み期間において生じる駆動トランジスタTDのソース電極sの電圧変化の影響を排除し、データ書込み期間の長さの制限を緩和する。画素回路13に対応して、表示部2の各行に信号線MERGEが追加される。画素回路13は、図12に示すような制御信号が与えられると、画素回路12と基本的に同じ動作を行い、画素回路12と同じ効果を発揮するように構成されている。さらに、画素回路13によれば、少なくともデータ書込み期間において、キャパシタC1、C2の接続点が駆動トランジスタTDのソース電極sから電気的に切り離すことによって、データ書込み期間の長さの制限を緩和する。なお、図13に示すように、行ごとに独立した制御信号MERGEkを用いてもよい。この場合、各行の制御信号MERGEkは、当該行の制御信号SCANkがアクティブスイッチングトランジスタT1を導通状態にする電圧レベルな期間に、インアクティブスイッチングトランジスタT2を非導通状態にする電圧レベルに設定される。このように、画素回路13は、画素回路12と同じ効果を発揮し、画素回路10の懸案であるデータ書込み期間が非常に短く制限される問題の緩和、および他の行の画素回路が書込み動作中の発光動作の安定化の両方を達成する。したがって、画素回路13によれば、有機EL素子ELを、従来よりも正確かつ安定した輝度で発光させることができる。実施の形態5本発明の実施の形態5について、図面を参照しながら説明する。実施の形態5における画素回路は、画素回路10の懸案である、他の行の画素回路が書込み動作中に発光動作が不安定になる問題に対策すべく、画素回路13を変形して構成される。図14は、実施の形態5における画素回路14の構成の一例を示す機能ブロック図である。画素回路14は、図11に示す画素回路13と比べて、行ごとに独立した電源線VDDに接続されている点が異なる。画素回路14に対応して、表示部2の各行に独立した電源線VDDが設けられる。図15は、画素回路14を動作させるための電源電圧、制御信号およびデータ信号の一例を、1フレーム期間にわたって示すタイミングチャートである。図15において、縦軸は各信号のレベル、横軸は時間の経過を表す。信号線SCANkのVth検出期間の最後のパルスにおける立下りは、データ書き込みパルスの立下りと同じでもよい。すなわち、データ書き込みパルスの立上りは、Vth検出期間の最後のパルスにおける立上りと同じでもよい。画素回路14は、図15に示すような電源電圧、制御信号に従って動作することにより、画素回路10の懸案である、他の行の画素回路が書込み動作中の発光動作の安定化を達成する。したがって、画素回路14によれば、有機EL素子ELを、従来よりも正確かつ安定した輝度で発光させることができる。ここで、図14の画素回路を図15のタイミングチャートで動作させる場合では、リセット動作とVth検出動作を、データ線DATAがVDHの時にスイッチングトランジスタT1、T4を間欠的に導通状態とすることで、リセット期間とVth検出期間を動作させているが、スイッチングトランジスタT4とキャパシタC2との接続点と、固定電位たとえば参照電圧Vref、VDHとの間に、スイッチングトランジスタT5を設け、参照電圧Vrefと駆動トランジスタTDのゲート電極gとの間にスイッチングトランジスタT6を設け、スイッチングトランジスタT5、T6をリセット期間およびVth検出時にオン状態としてもよい。これにより、スイッチングトランジスタT1、T4を間欠的に導通状態とする必要がなくなり、リセット期間とVth検出期間を連続的に実施することで、リセット期間とVth検出期間の長さを短縮することも可能である。実施の形態6本発明の実施の形態6について、図面を参照しながら説明する。実施の形態6では、p型のTFTを用いて構成した画素回路について説明する。図16に示す画素回路20は、図5に示す画素回路11と比べて、駆動トランジスタTD及びスイッチングトランジスタT1、T2が全てp型のトランジスタで構成され、さらに、p型のトランジスタで構成されたスイッチングトランジスタT3が追加されている点が異なる。スイッチングトランジスタT3は、信号線ENABLEで伝達される制御信号に従って、駆動トランジスタTDのソース電極sと電源線VDDとの間の導通及び非導通を切り換える。画素回路20は、画素回路11を制御するための制御信号のレベルを単純に反転した制御信号が与えられると、画素回路11と基本的に同じ動作を行うように構成されている。さらに、画素回路20では、さらに、スイッチングトランジスタT3を非導通状態にすることで、有機EL素子ELの発光を抑止することができる。図17は、画素回路20を制御するための制御信号およびデータ信号の一例を、1フレーム期間にわたって示すタイミングチャートである。図17において、縦軸は各信号のレベル、横軸は時間を表す。図17に示す制御信号は、図6の対応する制御信号のレベルを単純に反転した制御信号に加えて、スイッチングトランジスタT3を制御するための制御信号ENABLEが追加されている。画素回路20は、図17に示すような制御信号に従って、基本的に画素回路11と同じ動作を行い、画素回路10の懸案であるデータ書込み期間が非常に短く制限される問題を緩和する。さらに、全ての行の画素回路20でデータ書込み動作が終了した後に、制御信号MERGEがアクティブスイッチングトランジスタT2を導通状態にする電圧レベルになり、次いで制御信号ENABLEがアクティブスイッチングトランジスタT3を導通状態にする電圧レベルになり、全ての行の画素回路20で一斉に発光動作が開始するので、他の行の画素回路20が書込み動作中に発光動作が不安定になる問題がなくなる。したがって、画素回路20によれば、有機EL素子ELを、従来よりも正確かつ安定した輝度で発光させることができる。また電源電圧を切り替える必要もなく、電源回路6の構成をより簡素にすることが可能となる。さらに、図16の画素回路を図18のタイミングチャートで動作させてもよい。参照電圧Vrefは、電源電圧VSSに有機EL素子ELの発光開始電圧VthELを加えた電圧よりも低いことが望ましい。このタイミングチャートにより、リセット時の有機EL素子ELへの貫通電流を発生させることなく、キャパシタC1、C2の接続点、すなわち駆動トランジスタTDのソース電極sの電圧をVSSVthELへとリセットすることが可能となり、従来よりも表示コントラストが改善される。以上、本発明に係る表示装置及びその制御方法、特には、表示装置に用いられる特徴的な画素回路とその動作について、いくつかの実施の形態及び変形例を挙げて説明したが、本発明は、これらの実施の形態や変形例に限定されるものではない。本発明の主旨を逸脱しない範囲で、当業者が思いつく各種変形を施し、また実施の形態及び変形例における構成要素及び動作を任意に組み合わせて実現される表示装置及びその制御方法も本発明に含まれる。本発明に係る表示装置は、図19に記載されたような薄型フラットTVに内蔵されてもよい。本発明に係る表示装置が内蔵されることにより、映像信号で表される画像を高精度に表示可能な薄型フラットTVが実現される。