"互いに接続され、順次に出力信号をそれぞれ生成する複数のステージを有するシフトレジスタを備える表示装置において、前記各ステージは、走査開始信号または前段ステージのいずれか一つからの出力信号が入力されるセット端子と、後段ステージのいずれか一つからの出力信号が入力されるリセット端子と、第1クロック信号及び第2クロック信号がそれぞれ入力される第1クロック端子及び第2クロック端子と、ゲートオフ電圧が入力されるゲート電圧端子と、少なくとも一つの出力端子とを有し、前記ステージのうちの隣接した二つのステージのゲート電圧端子は、二つのステージの境界線に対し実質的に対称に配置される、表示装置。それぞれの前記ステージは、初期化信号が入力されるフレームリセット端子をさらに有する、請求項1に記載の表示装置。それぞれの前記ステージは、前記走査開始信号または前段ステージのいずれか一つの出力信号に応答して所定の電圧を充電し、前記複数のクロック信号のいずれか一つによって前記出力信号を生成する駆動部、及び後段ステージのいずれか一つの出力信号に応答して前記充電された電圧を放電する放電部、を有する、請求項2に記載の表示装置。前記駆動部は、前記セット端子と前記ゲート電圧端子との間に直列に接続されている第1スイッチング素子乃至第3スイッチング素子、前記セット端子と第1接続点との間に接続されている第4スイッチング素子、前記第1クロック端子と第2接続点との間に接続されている第5スイッチング素子、前記第1クロック端子と第3接続点との間に接続されている第6スイッチング素子、前記第1クロック端子と第4接続点との間に並列に接続されている一対の第7スイッチング素子及び第8スイッチング素子、前記第1クロック端子と前記第2接続点との間に接続されている第1キャパシタ、前記第2接続点と前記第3接続点との間に接続されている第2キャパシタ、及び前記第1接続点と前記第4接続点との間に接続されている第3キャパシタ、を有し、前記第1及び第2スイッチング素子の制御端子は、前記第2クロック端子に共通的に接続され、前記第3スイッチング素子の制御端子は、前記第1クロック端子に接続され、前記第4スイッチング素子の制御端子は、前記セット端子に接続され、前記第5スイッチング素子の制御端子は、前記第1クロック端子に接続され、前記第6スイッチング素子の制御端子は、前記第2接続点に接続され、前記第7及び第8スイッチング素子の制御端子は、前記第1接続点に接続されており、前記放電部は、前記第1接続点と前記ゲート電圧端子との間に接続されている第9スイッチング素子及び第10スイッチング素子、前記第2接続点と前記ゲート電圧端子との間に接続されている第11スイッチング素子、前記ゲート電圧端子と前記第3接続点との間に接続されている第12スイッチング素子、及び第4接続点と前記ゲート電圧端子との間に並列に接続されている一対の第13スイッチング素子及び第14スイッチング素子、を有し、前記第9スイッチング素子の制御端子は、前記フレームリセット端子に接続され、前記第10スイッチング素子の制御端子は、前記リセット端子に接続され、前記第11及び第12スイッチング素子の制御端子は、前記第4接続点に接続され、前記第13スイッチング素子の制御端子は、前記第3接続点に接続され、前記第14スイッチング素子の制御端子は、前記リセット端子に接続されており、前記第1出力端子は、前記第4接続点に接続され、前記第2出力端子は、前記第8トランジスタの出力端子に接続されている、請求項3に記載の表示装置。前記第1乃至第14スイッチング素子は、非晶質シリコンからなる、請求項4に記載の表示装置。前記シフトレジスタは、前記表示装置に集積されている、請求項5に記載の表示装置。前記第1クロック信号と前記第2クロック信号の位相が互いに逆である、請求項1に記載の表示装置。前記シフトレジスタは、前記スイッチング素子と同じ工程によって形成される、請求項1に記載の表示装置。従って、本発明が目的とする技術的課題は、消費電力を減少させつつ高解像度の大画面が実現可能な表示装置を提供することである。前述した目的を達成するための本発明の一実施例に係る表示装置は、スイッチング素子を有する複数の画素と、スイッチング素子に電気的に接続され、順次に出力信号を生成する複数のステージを有するシフトレジスタと、複数のクロック信号を伝達する複数のクロック信号線と、前記ステージを制御するための制御信号を伝達する少なくとも一つの制御信号線と、クロック信号線及び制御信号線とステージとを接続する複数の端子線とを備え、端子線は、少なくとも二つのステージに共通に接続されている共通端子線を少なくとも一つ有している。共通端子線は、クロック信号線及び制御信号線のうちの、ステージから最も遠く位置した信号線と接続される。また、制御信号線は、スイッチング素子を遮断するゲートオフ電圧を伝達するゲートオフ電圧線を有することができる。また、最も遠く位置した信号線は、ゲートオフ電圧線であるのが好ましい。ここで、制御信号線は、ステージを初期設定するための初期化信号をさらに含むことができ、初期化信号線は、ステージに最も近く配されることができる。また、ステージは、初期化信号を生成するダミーステージdummystageを有することができる。一方、クロック信号線及び制御信号線と各ステージとを接続する複数の前記端子線は、複数のクロック信号のうちの一つを伝達する信号線に接続される第1端子線、複数のクロック信号のうちの別の一つを伝達する信号線に接続される第2端子線、初期化信号線に接続される第3端子線、及びゲートオフ電圧線に接続される第4端子線をさらに有することができる。この時、各ステージは、複数のトランジスタを有し、複数のトランジスタは、ゲートオフ電圧の供給を受ける複数の第1トランジスタを有しており、クロック信号線トランジスタは、第4端子線に隣接するように配置される。ここで、隣接したステージの第1トランジスタは、二つのステージの境界線に対し実質的に対称に配置される。一方、各ステージは、走査開始信号または前段ステージのいずれか一方の出力信号に応答して所定の電圧を充電し、複数のクロック信号のいずれか一つによって出力信号を生成する駆動部、及び後段ステージのいずれか一つの出力信号に応答して充電された電圧を放電する放電部を有するのが好ましい。また、各ステージは、第2端子線に接続されている第1スイッチング素子M1、第2及び第4端子線に接続されている第2スイッチング素子M2、第1端子線に接続されている第3スイッチング素子乃至第7スイッチング素子M3、M6、M7、M11、M10、前段ステージの出力を受信する第8スイッチング素子M4、第3及び第4端子線に接続されている第9スイッチング素子M14、第4端子線に接続されている第10スイッチング素子乃至第14スイッチング素子M8、M9,M5、M12、M13を有し、第12スイッチング素子M5は、後段ステージからの出力を受信することができる。ここで、第1乃至第14スイッチング素子は、非晶質シリコンからなるのが好ましく、シフトレジスタは、表示装置に集積されているのが好ましい。一方、本発明の他の特徴による表示装置は、互いに接続され、順次に出力信号をそれぞれ生成する複数のステージを有するシフトレジスタを備え、各ステージは、走査開始信号または前段ステージのいずれか一方からの出力信号が入力されるセット端子と、後段ステージのいずれか一方からの出力信号が入力されるリセット端子と、第1クロック信号及び第2クロック信号がそれぞれ入力される第1クロック端子及び第2クロック端子と、ゲートオフ電圧が入力されるゲート電圧端子と、少なくとも一つの出力端子とを備え、ステージのうちの隣接した二つのステージのゲート電圧端子は、二つのステージの境界線に対し実質的に対称に配置されている。各ステージは、初期化信号が入力されるフレームリセット端子をさらに有することができる。一方、各ステージは、走査開始信号または前段ステージのいずれか一方の出力信号に応答して所定の電圧を充電し、複数のクロック信号のいずれか一つによって出力信号を生成する駆動部と、後段ステージのいずれか一つの出力信号に応答して、充電された電圧を放電する放電部とを有することができる。この時、駆動部は、セット端子とゲート電圧端子との間に直列に接続されている第1スイッチング素子乃至第3スイッチング素子M1、M2、M3、セット端子と第1接続点J1との間に接続されている第4スイッチング素子M4、第1クロック端子と第2接続点J3との間に接続されている第5スイッチング素子M6、第1クロック端子と第3接続点J4との間に接続されている第6スイッチング素子M7、第1クロック端子と第4接続点J2との間に並列に接続れている一対の第7スイッチング素子M10及び第8スイッチング素子M11、第1クロック端子と第2接続点との間に接続されている第1キャパシタC1、第2接続点と第3接続点との間に接続されている第2キャパシタC2、第1接続点と第4接続点との間に接続されている第3キャパシタC3を有する。第1及び第2スイッチング素子の制御端子は、第2クロック端子に共通的に接続され、第3スイッチング素子の制御端子は、第1クロック端子に接続され、第4スイッチング素子の制御端子は、セット端子に接続され、第5スイッチング素子の制御端子は、第1クロック端子に接続され、第6スイッチング素子の制御端子は、第2接続点に接続され、第7及び第8スイッチング素子の制御端子は、第1接続点に接続される。放電部は、第1接続点とゲート電圧端子との間に接続されている第9スイッチング素子M14及び第10スイッチング素子M5、第2接続点とゲート電圧端子との間に接続されている第11スイッチング素子M8、ゲート電圧端子と第3接続点との間に接続されている第12スイッチング素子M9、及び第4接続点とゲート電圧端子との間に並列に接続されている一対の第13スイッチング素子M12及び第14スイッチング素子M13を有し、第9スイッチング素子の制御端子は、フレームリセット端子に接続され、第10スイッチング素子の制御端子は、リセット端子に接続され、第11及び第12スイッチング素子の制御端子は、第4接続点に接続され、第13スイッチング素子の制御端子は、第3接続点に接続され、第14スイッチング素子の制御端子は、リセット端子に接続される。第1出力端子は、第4接続点に接続され、第2出力端子は、第8トランジスタの出力端子に接続されることができる。ここで、第1乃至第14スイッチング素子は、非晶質シリコンからなるのが好ましい。また、シフトレジスタは、表示装置に集積されているのが好ましい。なお、第1クロック信号と第2クロック信号の位相は互いに逆であることができ、シフトレジスタは、スイッチング素子と同じ工程で形成される。本発明によれば、端子線TL4図5を参照を共有することによって、ゲート駆動部が占める面積を減らすことができ、これにより、大画面及び高解像度が実現できると共に、消費電力を減少させる表示装置を提供することができる。以下で、添付した図面を参照して、本発明の実施例を、本発明が属する技術分野における通常の知識を有する者が容易に実施することができるように詳細に説明する。図面は、各種の層及び領域を明確に表現するために、厚さなどの寸法を拡大して示している。明細書全体を通じて類似の部分については同じ参照符号を付けている。層、膜、領域、板などの部分が他の部分の上にあるとする時、これは他の部分のすぐ上にある場合に限らず、その中間に更に他の部分がある場合も含む。ある部分が他の部分のすぐ上にあるとする時、これは中間に他の部分がない場合を意味する。本発明の実施例による表示装置を、添付した図面を参照して詳細に説明する。図1は、本発明の一実施例に係る表示装置のブロック図であり、図2は、本発明の一実施例に係る液晶表示装置の一つの画素に対する等価回路図である。図1に示したように、本発明の一実施例による表示装置は、表示板部300及びこれに接続されたゲート駆動部400とデータ駆動部500、データ駆動部500に接続された階調電圧生成部800、並びにこれらを制御する信号制御部600を備えている。表示板部300は、等価回路的には、複数の表示信号線G1-Gn、D1-Dmとこれに接続され行列状に配列された複数の画素Pxとを含む。表示信号線は、ゲート信号走査信号とも言うを伝達する複数のゲート線G1-Gnと、データ信号を伝達するデータ線D1-Dmとを含む。ゲート線G1-Gnは、行方向に延びて互いに平行であり、データ線D1-Dmは、列方向に延びて互いに平行である。各画素Pxは、表示信号線G1-Gn、D1-Dmに接続されたスイッチング素子Qと、これに接続された画素回路とを有する。スイッチング素子Qは、三端子素子であって、その制御端子はゲート線G1-Gnに接続され、入力端子はデータ線D1-Dmに接続されており、出力端子は、画素回路に接続されている。また、スイッチング素子Qは、薄膜トランジスタであるのが好ましく、特に、非晶質シリコンを含むものが良い。平板表示装置を代表する液晶表示装置の場合、図2に示したように、表示板部300が、下部表示板100、上部表示板200、及びその間の液晶層3を備え、表示信号線G1-Gn、D1-Dm及びスイッチング素子Qは、下部表示板100に具備されている。液晶表示装置の画素回路は、スイッチング素子Qに並列に接続された液晶キャパシタCLC及びストレージキャパシタCSTを有する。ストレージキャパシタCSTは、必要に応じて省略することができる。液晶キャパシタCLCは、下部表示板100の画素電極190及び上部表示板200の共通電極270を二つの端子とし、二つの電極190、270間の液晶層3は誘電体として機能する。画素電極190は、スイッチング素子Qに接続され、共通電極270は、上部表示板200の全面に設けられ共通電圧Vcomの印加を受ける。図2に示す構成とは異なる構成として、共通電極270が下部表示板100に備わる場合もあり、その場合、二つの電極190、270はいずれも線形または棒形に形成される。ストレージキャパシタCSTは、下部表示板100に具備された別の信号線図示せずと画素電極190とが重なって構成され、この別の信号線には、共通電圧Vcomなどの定められた電圧が印加される。しかし、ストレージキャパシタCSTは、画素電極190が絶縁体を媒介として、すぐ上の前段ゲート線と重畳して構成されることもできる。一方、色を表示するために各画素が色相を表示すべきであるが、これは、画素電極190に対応する領域に三原色、例えば赤色、緑色、または青色のカラーフィルタ230を具備することによって可能である。図2で、カラーフィルター230は、上部表示板200に設けられているが、下部表示板100の画素電極190の上または下に設けられることもできる。液晶表示装置の表示板部300の二つの表示板100、200の少なくとも一方の外側面には、光を偏光する偏光子図示せずが付着されている。図1を参照すれば、階調電圧生成部800は、画素の輝度に係わる一組または二組の複数階調電圧を生成する。二組のうち一組は共通電圧Vcomに対し正の値を有し、もう一組は負の値を有する。ゲート駆動部400は、表示板部300に集積されて形成され、ゲート線G1-Gnと接続されてスイッチング素子Qを導通させるゲートオン電圧Von、及びスイッチング素子Qを遮断させるゲートオフ電圧Voffの組み合わせからなるゲート信号をゲート線G1-Gnに印加する。データ駆動部500は、表示板部300のデータ線D1-Dmに接続され、階調電圧生成部800からの階調電圧を選択して、データ信号として画素に印加する。信号制御部600は、ゲート駆動部400及びデータ駆動部500などの動作を制御する。以下に、このような表示装置の表示動作をより詳細に説明する。信号制御部600は、外部のグラフィック制御部図示せずから入力映像信号R、G、B及びその表示を制御する入力制御信号、例えば垂直同期信号Vsync及び水平同期信号Hsync、メインクロックMCLK、データイネーブル信号DEなどの提供を受ける。信号制御部600は、入力制御信号及び入力映像信号R、G、Bに基づいて、ゲート制御信号CONT1、データ制御信号CONT2などの信号を生成し、映像信号R、G、Bを表示板部300の動作条件に合わせて適切に処理した後、ゲート制御信号CONT1をゲート駆動部400に送出し、データ制御信号CONT2及び処理した映像信号DATをデータ駆動部500に送出する。ゲート制御信号CONT1は、ゲートオン電圧Vonの出力開始を指示する走査開始信号STV、ゲートオン電圧Vonの出力時期を制御するゲートクロック信号CPV、及びゲートオン電圧Vonの持続時間を限定する出力イネーブル信号OEなどを含む。データ制御信号CONT2は、映像データDATの入力開始を知らせる水平同期開始信号STHと、データ線D1-Dmに当該データ電圧の印加を指示するロード信号LOAD、及びデータクロック信号HCLKを含む。図2に示した液晶表示装置などの場合、共通電圧Vcomに対するデータ電圧の極性以下、共通電圧に対するデータ電圧の極性を略してデータ電圧の極性と称す。を反転させる反転信号RVSも有することができる。データ駆動部500は、信号制御部600からのデータ制御信号CONT2によって、一行の画素に対応する映像データDATを順に受信し、階調電圧生成部800からの階調電圧のうちの各映像データDATに対応する階調電圧を選択することによって、映像データDATを対応するデータ電圧に変換し、これをデータ線D1-Dmに印加する。ゲート駆動部400は、信号制御部600からのゲート制御信号CONT1によって、ゲートオン電圧Vonをゲート線G1-Gnに印加して、このゲート線G1-Gnに接続されたスイッチング素子Qを導通させる。データ線D1-Dmに供給されたデータ電圧は、導通したスイッチング素子Qを通じて該当する画素に印加される。図2に示した液晶表示装置の場合、画素に印加されたデータ電圧と共通電圧Vcomとの差は、液晶キャパシタCLCの充電電圧、つまり画素電圧として現れる。液晶分子は、画素電圧の大きさによってその配列が異なる。これにより、液晶層3を通過する光の偏光が変化する。このような偏光は表示板100、200に付着された偏光子によって更に変化させられて、光の透過率が変化する。1水平周期または1H水平同期信号Hsync、データイネーブル信号DE、ゲートクロック信号CPVの一周期が経過すると、データ駆動部500及びゲート駆動部400は、次行の画素に対して同じ動作を繰り返す。このような方法で、1フレーム期間の間に全てのゲート線G1-Gnに対して順にゲートオン電圧Vonを印加して、全ての画素にデータ電圧を印加する。図2に示した液晶表示装置などの場合、1フレームが終了すると次のフレームが開始され、各画素に印加されるデータ電圧の極性が直前フレームでの極性と逆になるように、データ駆動部500に印加される反転信号RVSの状態が制御されるフレーム反転。また、1フレーム内でも反転信号RVSの特性によって、一つのデータ線を通じて流れるデータ電圧の極性が変化したり行反転、ドット反転、一つの画素行に印加されるデータ電圧の極性も互いに異なるようにする列反転、ドット反転構成も可能である。以下に、本発明の実施例による表示装置のゲート駆動部を図3乃至図6を参照してより詳細に説明する。図3は、本発明の一実施例によるゲート駆動部のブロック図である。図4は、図3に示したゲート駆動部用シフトレジスタのj番目及びj1番目ステージの回路図の例である。図5は、図4に示したj番目及びj1番目ステージの概略的な配置図であり、図6は、図3に示したゲート駆動部の信号波形図である。図3によれば、ゲート駆動部400は、一列に配列され、ゲート線G1-Gnにそれぞれ接続されている複数のステージ410を有するシフトレジスタであって、ゲートオフ電圧Voff、複数のクロック信号CLK1、CLK2及び初期化信号INTが入力される。このような信号を伝達するための信号線は、図5に示したように、表示板部300上に主に縦方向に延びており、ゲートオフ電圧線Voff、クロック信号線CLK1、CLK2及び初期化信号線INTの順に左側から配置され、シフトレジスタ400に近接する。また、これらの信号線と各ステージ410を接続する端子線TL1、TL2、TL3、TL4が横方向に延びている。端子線TL1、TL2、TL3、TL4のうち、ゲートオフ電圧線Voff及び接続された端子線TL4は、二つのステージ410当りに一つずつあり、その二つのステージ410の間に延びている。各ステージ410は、セット端子S、ゲートオフ電圧端子GV、一対のクロック端子CK1、CK2、リセット端子R、並びにゲート出力端子OUT1及びキャリー出力端子OUT2を有している。隣接した上下二つのステージの間の端子配置に関しては、その一部が端子線に対し上下対称であり、特に、ゲートオフ電圧線Voffと接続されるゲートオフ電圧端子GVは、端子線TL4を基準に上下に対称する位置に隣接して配置されている。各ステージ、例えばj番目ステージSTjのセット端子Sには、前段ステージSTj-1のキャリー出力、つまり前段キャリー出力Coutj-1が入力され、リセット端子Rには後段ステージSTj1のゲート出力、つまり後段ゲート出力Goutj1が入力され、クロック端子CK1、CK2にはクロック信号CLK1、CLK2が入力され、ゲートオフ電圧端子GVにはゲートオフ電圧Voffが入力される。ゲート出力端子OUT1は、ゲート出力Goutjを送出し、キャリー出力端子OUT2は、キャリー出力Coutjを送出する。但し、シフトレジスタ400の第1ステージST1では、セット端子Sに、前段キャリー出力の代わりに走査開始信号STVが入力される。また、j番目ステージSTjのクロック端子CK1にクロック信号CLK1が入力され、クロック端子CK2にクロック信号CLK2が入力される場合、これに隣接したj-1番目のステージSTj-1及びj1番目のステージSTj1のクロック端子CK1にはクロック信号CLK2が入力され、クロック端子CK2にはクロック信号CLK1が入力される。各クロック信号CLK1、CLK2は、画素のスイッチング素子Qを駆動できるため、電圧レベルがハイである場合は、ゲートオン電圧Vonと同じであり、ローである場合は、ゲートオフ電圧Voffと同じであるのがが好ましい。図6に示したように、各クロック信号CLK1、CLK2は、デューティ比が50であり、二つのクロック信号CLK1、CLK2の位相差は180°である。図4を参照すれば、本発明の一実施例によるゲート駆動部400の各ステージ、例えばj番目のステージは、入力部420、プルアップ駆動部430、プルダウン駆動部440及び出力部450を有する。これらは少なくとも一つのNMOSトランジスタM1-M13を有し、プルアップ駆動部430及び出力部450は、キャパシタC1-C3を有する。しかし、別の例としては、NMOSトランジスタの代わりにPMOSトランジスタを用いることもできる。また、キャパシタC1-C3は、実際の工程時に形成されるゲートとドレイン/ソースとの間の寄生容量parasiticcapacitanceであり得る。入力部420は、セット端子Sとゲートオフ電圧端子GVとの間に順に直列に接続されている三つのトランジスタM1、M3、M2を有する。トランジスタM1、M2のゲートは、クロック端子CK2に接続され、トランジスタM3のゲートは、クロック端子CK1に接続されている。トランジスタM1とトランジスタM3との間の接続点は、接続点J1に接続され、トランジスタM3とトランジスタM1との間の接続点は、接続点J2に接続されている。プルアップ駆動部430は、セット端子Sと接続点J1との間に接続されているトランジスタM4と、クロック端子CK1と接続点J3との間に接続されているトランジスタM6と、クロック端子CK1と接続点J4との間に接続されているトランジスタM7とを有する。トランジスタM4のゲート及びドレインは、セット端子Sに共通に接続され、ソースは、接続点J1に接続され、トランジスタM6のゲート及びドレインは、クロック端子CK1に共通に接続され、ソースは、接続点J3に接続されている。トランジスタM7のゲートは、接続点J3に接続されると同時にキャパシタC1を通じてクロック端子CK1に接続され、ドレインはクロック端子CK1に、ソースは接続点J4に接続され、接続点J3と接続点J4との間にキャパシタC2が接続されている。プルダウン駆動部440は、複数のトランジスタM5、M8、M9、M12、M13、M14を有する。トランジスタM5のゲートはリセット端子Rに接続され、ソースはゲートオフ電圧Voffを受信するようにゲートオフ電圧端子GVに接続され、ドレインは接続点J1に接続される。トランジスタM8のゲートは、接続点J2に接続され、ソースはゲートオフ電圧端子GVに接続され、ドレインは接続点J3に接続されている。トランジスタM9のゲートは、接続点J2に接続され、ソースはゲートオフ電圧端子GVに接続され、ドレインは接続点J4に接続されている。トランジスタM12のゲートは接続点J4に接続され、トランジスタM13のゲートはリセット端子Rに接続されており、二つのトランジスタM12、M13のドレインは、接続点J2に接続され、ソースはゲートオフ電圧端子GVに接続されている。トランジスタM14のゲートは、フレームリセット端子FRに接続され、ドレインは接続点J1に接続され、ソースはゲートオフ電圧端子GVに接続されている。出力部450は、ドレインとソースがそれぞれクロック端子CK1と出力端子OUT1に接続されており、ゲートが接続点J1に接続されているトランジスタM10と、ドレインとソースがそれぞれクロック端子CK1と出力端子OUT2に接続されており、ゲートが接続点J1に接続されているトランジスタM11と、トランジスタM10のゲートとソースとの間、つまり接続点J1と接続点J2との間に接続されているキャパシタC3とを有する。なお、トランジスタM10のソースは、接続点J2に接続されている。このような接続関係を有する各トランジスタの配置によれば、図5に示したように、ステージSTj、STj1の左側に、ゲートオフ電圧線Voffと、第1クロック信号線CLK1と、第2クロック信号線CLK2と、初期化信号線INTとが、ステージSTj、STj1に近接して順に縦方向に配置されているゲートオフ電圧線Voffがステージから最も遠く、初期化信号線INTがステージから最も近い。また、これらの信号線Voff、CLK1、CLK2、INTと接続される複数の端子線TL1、TL2、TL3、TL4が横方向に延びている。また、j番目ステージSTjでは、前段ステージに近いステージ左側の上部に、前段キャリー信号Coutj-1が入力されるトランジスタM4が配置される。クロック信号線CLK1と接続されてステージ上方で横方向にのびた端子線TL1に沿って、トランジスタM10、M11が配置される。トランジスタM11の下方にはトランジスタM3、M6、M7が配置されている。また、クロック信号線CLK2と接続されてステージ左側からステージへ延びる端子線TL2に接続されて、そこからクロック信号CLK2が入力されるトランジスタM1、M2が、ステージの左側に配置される。初期化信号線INTと接続される端子線TL3に接続されて、そこから初期化信号INTが入力されるトランジスタM14もまた、ステージの左側に配置されている。ゲートオフ電圧線Voffに接続されてステージ下方で横方向にのびた端子線TL4に沿って、トランジスタM5、M8、M9、M12、M13が配置されている。j1番目のステージSTj1のトランジスタは、端子線TL4を中心にj番目のステージSTjとほぼ鏡面対称に配置されており、特にトランジスタM14、M2、M8、M9、M5、M12、M13は、j番目のステージSTjのトランジスタM14、M2、M8、M9、M5、M12、M13と共通に端子線TL4に接続されている。但し、j1番目のステージSTj1では、j番目のステージSTjとは異なり、クロック信号線CLK1と接続される端子線TL1がステージ左側からステージへと入ってトランジスタM1、M2に接続され、クロック信号線CLK2と接続される端子線TL2が下方で横方向に延び、この端子線TL2に沿って、トランジスタM10、M11が配置されている。以下に、このようなステージの動作を説明する。説明上、クロック信号CLK1、CLK2のハイレベルに相当する電圧を高電圧とし、クロック信号CLK1、CLK2のローレベルに相当する電圧の大きさは、ゲートオフ電圧Voffと同じであり、これを低電圧とする。まず、クロック信号CLK2及び前段キャリー出力Coutj-1がハイになると、トランジスタM1、M2及びトランジスタM4が導通する。すると、二つのトランジスタM1、M4は、高電圧を接続点J1に伝達し、トランジスタM2は、低電圧を接続点J2に伝達する。これにより、トランジスタM10、M11が導通してクロック信号CLK1が出力端OUT1、OUT2に出力されるが、この時、接続点J2の電圧とクロック信号CLK1がいずれも低電圧であるため、出力電圧Goutj、Coutjは低電圧になる。これと同時に、キャパシタC3は、高電圧と低電圧との差に相当する大きさの電圧を充電する。この時、クロック信号CLK1及び後段ゲート出力Goutj1はローであり、接続点J2もローであるので、これにゲートが接続されているトランジスタM3、M5、M6、M8、M9、M13は、いずれもオフ状態である。次に、クロック信号CLK2がローになると、トランジスタM1、M2が遮断し、これと同時に、クロック信号CLK1がハイになると、トランジスタM10の出力電圧及び接続点J2の電圧が高電圧になる。この時、トランジスタM3のゲートには高電圧が印加されるが、接続点J2に接続されているソースの電位も同じ高電圧であるので、ゲートソース間の電位差が0になり、トランジスタM3は遮断状態を維持する。このため、接続点J1は浮遊状態になり、その結果、キャパシタC3によって高電圧の分だけ電位が上昇する。一方、クロック信号CLK1及び接続点J2の電位が高電圧であるので、トランジスタM6、M8、M9が導通する。この状態で、トランジスタM6とトランジスタM8が高電圧と低電圧との間で直列に接続され、このため、接続点J3の電位は、二つのトランジスタM6、M8の導通時の抵抗値によって分圧した電圧値を有する。しかし、トランジスタM8の導通時の抵抗値が、トランジスタM6の導通時の抵抗値に比べて著しく大きく、例えば約10,000倍程度に設定されていると、接続点J3の電圧は高電圧とほぼ同じである。従って、トランジスタM7が導通してトランジスタM9と直列に接続され、これによって接続点J4の電位は、二つのトランジスタM7、M9の導通時の抵抗値によって分圧した電圧値を有する。この時、二つのトランジスタM7、M9の抵抗値が略同一に設定されると、接続点J4の電位は、高電圧と低電圧の中間値を有し、これによってトランジスタM12は遮断状態を維持する。この時、後段ゲート出力Goutj1が依然としてローであるので、トランジスタM5、M13も遮断状態を維持する。従って、出力端OUT1、OUT2は、クロック信号CLK1にのみ接続されて低電圧とは遮断され、高電圧を送出する。一方、キャパシタC1及びキャパシタC2は、両端の電位差に相当する電圧をそれぞれ充電するが、接続点J3の電圧が接続点J5の電圧より低い。次に、後段ゲート出力Goutj1及びクロック信号CLK2がハイになり、クロック信号CLK1がローになると、トランジスタM5、M13が導通して接続点J1、J2に低電圧を伝達する。この時、接続点J1の電圧は、キャパシタC3が放電しながら低電圧となるが、キャパシタC3の放電時間によって完全に低電圧となるには、ある程度の時間が必要である。よって、二つのトランジスタM10、M11は、後段ゲート出力Goutj1がハイになってからも暫くの間は導通状態を維持することになり、このため、出力端OUT1、OUT2がクロック信号CLK1と接続されて低電圧を送出する。次に、キャパシタC3が完全に放電して接続点J1の電位が低電圧に到達すると、トランジスタM11が遮断されて出力端OUT2がクロック信号CLK1と遮断されるので、キャリー出力Coutjは浮遊状態になって低電圧を維持する。これと同時に、出力端OUT1は、トランジスタM10が遮断されても、トランジスタM13を通じて低電圧と接続されるので、継続して低電圧を送出する。一方、トランジスタM6、M8が遮断されるので、接続点J3が浮遊状態となる。また、接続点J5の電圧が接続点J4の電圧より低くなるが、キャパシタC1によって接続点J3の電圧が、接続点J5の電圧より低い状態を維持するので、トランジスタM7は遮断される。これと同時に、トランジスタM9も遮断状態になるので、接続点J4の電圧もその分低くなり、トランジスタM12も遮断状態を維持する。また、トランジスタM3は、ゲートがクロック信号CLK1の低電圧に接続され、接続点J2の電圧もローであるので、遮断状態を維持する。次に、クロック信号CLK1がハイになると、トランジスタM6、M7が導通し、接続点J4の電圧が上昇してトランジスタM12を導通させて、低電圧を接続点J2に伝達するので、出力端OUT1は、継続して低電圧を送出する。即ち、若し、後段ゲート出力Goutj1の出力がローであっても、接続点J2の電圧が低電圧になるようにする。一方、トランジスタM3のゲートが、クロック信号CLK1の高電圧に接続され、接続点J2の電圧が低電圧であるので、導通して接続点J2の低電圧を接続点J1に伝達する。一方、二つのトランジスタM10、M11のドレインには、クロック端子CK1が接続されていて、クロック信号CLK1が継続して印加される。特に、トランジスタM10は、他のトランジスタに比べて相対的に大きく作製されるが、これにより、ゲートドレイン間の寄生容量が大きく、ドレインの電圧変化がゲート電圧に影響を及ぼすことがある。その結果、クロック信号CLK1がハイになる時、ゲートドレイン間の寄生容量のため、ゲート電圧が上昇してトランジスタM10が導通することもあり得る。従って、接続点J2の低電圧を接続点J1に伝達することによって、トランジスタM10のゲート電圧を低電圧に維持し、トランジスタM10が導通するのを防止する。その後、前段キャリー出力Coutj-1がハイになるまで接続点J1の電圧は低電圧を維持し、接続点J2の電圧は、クロック信号CLK1がハイであり、クロック信号CLK2がローである時は、トランジスタM12を通じて低電圧になり、その逆の場合クロック信号CLK1がローであり、クロック信号CLK2がハイである時には、トランジスタM2を通じて低電圧を維持する。一方、トランジスタM14は、最後のダミーステージSTn1で発生する初期化信号INTを受信して、ゲートオフ電圧Voffを接続点J1に伝達し、接続点J1の電圧をもう一度低電圧に設定する。このような方法で、ステージ410は、前段キャリー信号Coutj-1及び後段ゲート信号Goutj1に基づき、クロック信号CLK1、CLK2に同期して、キャリー信号Coutj及びゲート信号Goutjを生成する。また、ゲートオフ電圧線Voffと接続される端子線TL4を二つのステージ当り一つずつ共有することによって、ステージが占める面積を減らすことができる。そして、減少した面積の分だけ、出力に関わるトランジスタ、特にトランジスタM10の大きさを増加させることができる。これにより、出力の大きさを増加させ、大画面及び高解像度の表示装置を駆動可能なゲート駆動部を提供することができる。また、図5に示したように、端子線TL4は、ゲートオフ電圧線Voffと接続され、クロック信号線CLK1、CLK2及び初期化信号線INTと交差しているが、端子線TL4を二つのステージが共有する場合には、共有しない場合と比べて、交差地点を半分に減らすことができる。これにより、交差によって発生する寄生容量等を減少させ、消費電力を減少させることができる。したがって、端子線TL4を共有することによってゲート駆動部が占める面積を減らすことができ、これにより、大画面及び高解像度を実現できると共に、消費電力を減少させる表示装置を提供することができる。以上、本発明の好適な実施例について詳細に説明したが、本発明の権利範囲はこれに限定されるものでなく、特許請求の範囲で定義している本発明の基本概念を利用して当業者の想到する様々な変形及び改良形態も本発明の権利範囲に属するものである。"