"第1電圧が印加される第1端子と、前記第1電圧より低い第2電圧が印加される第2端子と、電源側の電圧として前記第1電圧が印加され、接地側の電圧として前記第2電圧が印加される被保護回路と、前記被保護回路を保護する保護回路と、を備え、前記保護回路は、前記第1端子に一端が接続されるスイッチと、前記第1端子の電圧及び前記第2端子の電圧の差が前記所定値より小さい場合には前記スイッチをオンし、前記第1端子の電圧及び前記第2端子の電圧の差が前記所定値より大きい場合には前記スイッチをオフする制御回路と、を含み、前記被保護回路には、前記スイッチがオンしている場合、前記スイッチの他端を介して前記第1電圧が前記電源側の電圧として印加されること、を特徴とする集積回路。請求項1に記載の集積回路であって、前記制御回路は、カソードが第1抵抗を介して前記第1端子側に接続され、アノードが前記第2端子側に接続され、前記第1端子に前記第1電圧が印加されつつ前記第2端子に前記第2電圧が印加されている場合にはオフし、前記第1端子の電圧と前記第2端子の電圧との差が前記所定値である場合にはオンするツェナーダイオードと、前記第1端子の電圧及び前記カソードの電圧の差が、前記第1端子の電圧と前記第2端子の電圧との差が前記所定値となる際の前記第1端子の電圧及び前記カソードの電圧の差を示すしきい値より小さい場合には前記スイッチをオンし、前記第1端子の電圧及び前記カソードの電圧の差が、前記しきい値より大きい場合には前記スイッチをオフするトランジスタ制御回路と、を含むことを特徴とする集積回路。請求項2に記載の集積回路であって、前記スイッチは、ソースが前記第1端子に接続される第1PMOSトランジスタであり、前記トランジスタ制御回路は、前記第2端子に一端が接続される第2抵抗と、ゲートが前記カソードに接続され、ソースが前記第1端子に接続され、ドレインが前記第2抵抗の他端及び前記第1PMOSトランジスタのゲートに接続される第2PMOSトランジスタと、を含むことを特徴とする集積回路。請求項3に記載の集積回路であって、前記第2PMOSトランジスタのゲートと、前記カソードとは、第3抵抗を介して接続されてなること、を特徴とする集積回路。請求項1~4の何れか一項に記載の集積回路であって、前記第1電圧より高い電源電圧が印加される電源端子と、前記電源電圧から前記第1電圧を生成するレギュレータ回路と、を更に備え、前記第2端子には、前記第2電圧として接地電圧が印加されること、を特徴とする集積回路。第1電圧が印加される第1端子と、前記第1電圧より低い第2電圧が印加される第2端子と、電源側の電圧として前記第1電圧が印加され、接地側の電圧として前記第2電圧が印加される被保護回路と、前記被保護回路を保護する保護回路と、を備え、前記保護回路は、前記第1端子に一端が接続される第1及び第2スイッチと、前記第1端子の電圧と、前記第2端子の電圧との差が前記所定値より小さい場合には前記第1及び第2スイッチをオンし、前記第1端子の電圧と、前記第2端子の電圧との差が前記所定値より大きい場合には前記第1及び第2スイッチをオフする制御回路と、を含み、前記被保護回路は、前記第1スイッチがオンしている場合、前記第1スイッチの他端を介して前記第1電圧が前記電源側の電圧として印加され、所定レベルの基準電圧を生成する基準電圧回路と、前記第2スイッチがオンしている場合、前記第2スイッチの他端を介して前記第2電圧が前記電源側の電圧として印加され、所定周期の発振信号を生成する発振回路と、を含むことを特徴とする集積回路。ところで、集積回路200では、電圧Vregが印加される端子REGと、入力電圧Vinが印加される端子INとが短絡してしまうことがある。このような場合、端子REGの電圧は入力電圧Vinの電圧例えば、15Vまで上昇するため、端子REGと接地電圧が印加される端子GNDとの間には過電圧が発生してしまう。この結果、端子REG及び端子GND間に設けられたアナログ回路310及びデジタル回路311が破壊されてしまうおそれがある。本発明は上記課題を鑑みてなされたものであり、端子間に過電圧が発生した場合であっても、端子間に設けられた回路を保護することができる集積回路を提供することを目的とする。上記目的を達成するため、本発明の一つの側面に係る集積回路は、第1電圧が印加される第1端子と、前記第1電圧より低い第2電圧が印加される第2端子と、電源側の電圧として前記第1電圧が印加され、接地側の電圧として前記第2電圧が印加される被保護回路と、前記被保護回路を保護する保護回路と、を備え、前記保護回路は、前記第1端子に一端が接続されるスイッチと、前記第1端子の電圧及び前記第2端子の電圧の差が前記所定値より小さい場合には前記スイッチをオンし、前記第1端子の電圧及び前記第2端子の電圧の差が前記所定値より大きい場合には前記スイッチをオフする制御回路と、を含み、前記被保護回路には、前記スイッチがオンしている場合、前記スイッチの他端を介して前記第1電圧が前記電源側の電圧として印加されること、を特徴とする。端子間に過電圧が発生した場合であっても、端子間に設けられた回路を保護することができる集積回路を提供することができる。本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。図1は、本発明の一実施形態であるスイッチング電源回路10の構成を示す図である。スイッチング電源回路10は、電圧レベルV0例えば、15Vの入力電圧Vinから目的レベル例えば、5Vの出力電圧Voutを生成するための回路である。スイッチング電源回路10は、電源IC20、ダイオード21、インダクタ22、コンデンサ23~25、抵抗26~28を含んで構成されている。電源IC20集積回路は、PMOSトランジスタ30、レギュレータ回路LDO31、基準電圧回路32、PWMPulseWidthModulation信号生成回路33、駆動回路34、及び保護回路35を含んで構成される。また、電源IC20は、端子IN,REG,SW,FB,RC,GNDを備える集積回路である。端子IN電源端子には、電源IC20を動作させるための電源電圧として、入力電圧Vinが印加される。PMOSトランジスタ30は、負荷不図示を駆動するスイッチング素子である。PMOSトランジスタ30のソースは端子INに接続され、ドレインは端子SWに接続される。ダイオード21は、アノードが接地され、カソードが端子SWに接続されている。インダクタ22は、一端が端子SWに接続され、他端がコンデンサ23の一端に接続されている。また、コンデンサ23の他端は接地されている。このため、ダイオード21、インダクタ22、コンデンサ23は、PMOSトランジスタ30とともに、いわゆる降圧チョッパ回路を構成する。このような構成では、PMOSトランジスタ30がオンすると、コンデンサ23は充電される。したがって、コンデンサ23で得られる出力電圧Voutは上昇する。一方、PMOSトランジスタ30がオフすると、インダクタ22に蓄積されたエネルギーはコンデンサ23や負荷不図示等を介して放出され、出力電圧Voutは低下する。レギュレータ回路31は、耐圧の低い基準電圧回路32及びPWM信号生成回路33を動作させるための電源を、入力電圧Vinから生成するシリーズレギュレータである。ここでは、レギュレータ回路31が生成する電圧を電圧Vregとする。また、電圧Vreg第1電圧が印加される端子REGと、接地電圧第2電圧が印加される端子GNDとの間には、レギュレータ回路31を安定に動作させるためのコンデンサ25が接続されている。そして、レギュレータ回路31が生成する電圧Vregの電圧レベルは、V1例えば、3.5Vであることとする。なお、レギュレータ回路31は、いわゆる高耐圧のトランジスタ不図示で構成されている。基準電圧回路32被保護回路は、電圧レベルV1の電圧Vregが電源側の電圧として印加されると、例えばバンドギャップ電圧など、温度に依存しない所定レベルの基準電圧Vrefを生成する。PWM信号生成回路33被保護回路は、電圧レベルV1の電圧Vregが電源側の電圧として印加されると、PWM信号を生成する。例えば、PWM信号生成回路33は、出力電圧Voutを抵抗26,27で分圧した帰還電圧Vfbが、基準電圧Vrefより低くなると、出力電圧Voutが上昇するようPWM信号のHレベルのデューティ比を増加させる。なお、基準電圧回路32及びPWM信号生成回路33には、接地側の電圧として接地電圧が印加されている。駆動回路34は、HレベルのPWM信号が入力されると、PMOSトランジスタ30をオンし、LレベルのPWM信号が入力されると、PMOSトランジスタ30をオフする。保護回路35は、端子REG第1端子の電圧と、端子GND第2端子の電圧と差が所定値VAより大きい場合、つまり、端子REG,GNDの間に過電圧が発生した場合、基準電圧回路32等に過電圧が印加されないよう基準電圧回路32等を保護する。なお、所定値VAは、例えば電圧レベルV1例えば、3.5Vと接地電圧0Vとの差、つまり電圧Vregの電圧値3.5Vより大きく、基準電圧回路32等が破壊される際に基準電圧回路32等に印加される電圧値より小さい値である。また、保護回路35は、PMOSトランジスタ50,51、及び制御回路52を含んで構成される。PMOSトランジスタ50第1スイッチは、端子REGと基準電圧回路32との間に設けられ、ソースが端子REGに接続されている。PMOSトランジスタ51第2スイッチは、端子REGとPWM信号生成回路33との間に設けられ、ソースが端子REGに接続されている。このため、PMOSトランジスタ50,51がオンし、基準電圧回路32及びPWM信号生成回路33のそれぞれに電圧Vregが電源側の電圧として印加されると、基準電圧回路32及びPWM信号生成回路33は動作を開始する。一方、PMOSトランジスタ50,51がオフし、基準電圧回路32及びPWM信号生成回路33のそれぞれに対する電圧Vregの印加が停止されると、基準電圧回路32及びPWM信号生成回路33は動作を停止する。なお、ここでは、PMOSトランジスタ50のドレインの電圧を電圧Vd1とし、PMOSトランジスタ51のドレインの電圧を電圧Vd2とする。制御回路52は、端子REGの電圧と端子GNDの電圧と差、つまり、電圧Vregの電圧値が所定値VAより大きいか否かを検出する。そして、制御回路52は、電圧Vregの電圧値が所定値VAより小さい場合、PMOSトランジスタ50,51をオンし、電圧Vregの電圧値が所定値VAより大きい場合、PMOSトランジスタ50,51をオフする。ここで、図2を参照しつつ、PWM信号生成回路33及び保護回路35の詳細について説明する。PWM信号生成回路33は、誤差増幅回路70、発振回路71、及びコンパレータ72を含んで構成される。誤差増幅回路70は、基準電圧Vrefと端子FBに印加される帰還電圧Vfbとの差を増幅する。また、誤差増幅回路70の出力とグランドGNDとの間には、端子RCを介して、位相補償用のコンデンサ24及び抵抗28が接続されている。なお、誤差増幅回路70の出力と端子RCとが接続されたノードの電圧を電圧Veとする。発振回路OSC71は、所定周期の三角波状の発振信号Voscを生成する。コンパレータ72は、電圧Veと、発振信号Voscとを比較してPWM信号を出力する。なお、ここでは、電圧Veがコンパレータ72の非反転入力端子に入力され、発振信号Voscがコンパレータ72の反転入力端子に入力されている。このため、電圧Veのレベルが発振信号Voscのレベルより高くなるとPWM信号はHレベルとなり、電圧Veのレベルが発振信号Voscのレベルより低くなるとPWM信号はLレベルとなる。また、PWM信号生成回路33においては、帰還電圧Vfbが基準電圧Vrefより高い場合、電圧Veは低下するためPWM信号のHレベルのデューティ比は低下する。一方、帰還電圧Vfbが基準電圧Vrefより低い場合、電圧Veは上昇するためPWM信号のHレベルのデューティ比は増加する。このように、PWM信号生成回路33は、帰還電圧Vfbの低下に応じてHレベルのデューティ比が増加するPWM信号を生成する。なお、誤差増幅回路70、発振回路71、及びコンパレータ72は、PMOSトランジスタ51がオンしている場合、すなわち、電圧レベルV1の電圧Vregが電源側の電圧として印加されている場合、前述のように動作する。一方、PMOSトランジスタ51がオフしている場合、すなわち、電源側の電圧の印加が停止されている場合、誤差増幅回路70、発振回路71、及びコンパレータ72の動作は停止される。なお、基準電圧回路32及びPWM信号生成回路33の各回路に通常印加される電圧値は、V1例えば、3.5Vであるため、基準電圧回路32等の各回路は、いわゆる低耐圧のトランジスタ不図示で構成される。制御回路52は、抵抗80~82、ツェナーダイオード83、NPNトランジスタ84、及びPMOSトランジスタ85を含んで構成される。ツェナーダイオード83のカソードは、抵抗80第1抵抗を介して端子REGに接続され、アノードは、ダイオード接続されたNPNトランジスタ84を介して端子GNDに接続されている。なお、ここでは、端子REGの電圧及びツェナーダイオード83のカソードの電圧の差、つまり、抵抗80の両端に発生する電圧を電圧Vrとする。また、ツェナーダイオード83のツェナー電圧降伏電圧をVzとし、NPNトランジスタ84のベース-エミッタ間電圧をVbeとする。PMOSトランジスタ85第2PMOSトランジスタのゲートは抵抗81第3抵抗を介してツェナーダイオード82のカソードに接続され、ソースは端子REGに接続され、ドレインは抵抗82第2抵抗を介して端子GNDに接続されている。また、PMOSトランジスタ85のドレインは、PMOSトランジスタ50,51のゲートに接続されている。なお、PMOSトランジスタ50,51は、スイッチ第1PMOSトランジスタに相当する。したがって、抵抗80に発生する電圧Vrが、PMOSトランジスタ85のしきい値Vthより小さい場合、PMOSトランジスタ85はオフする。このため、この場合には、PMOSトランジスタ50,51はオンする。一方、電圧Vrがしきい値Vthより大きい場合には、前述とは逆に、PMOSトランジスタ85はオンし、PMOSトランジスタ50,51はオフする。なお、抵抗82及びPMOSトランジスタ85は、トランジスタ制御回路に相当する。ところで、本実施形態では、ツェナー電圧Vz及びベース-エミッタ間電圧Vbeの和VzVbeが、電圧値V1より大きくなるようなツェナーダイオード83を用いている。したがって、レギュレータ回路31が電圧レベルV1の電圧Vregを生成している通常時には、ツェナーダイオード83はオフしている。そして、この場合の電圧Vrは0Vであるため、PMOSトランジスタ85はオフし、PMOSトランジスタ50,51はオンする。また、本実施形態では、所定値VAは、式1で定まる値となる。VA=|Vth|VzVbe1ここで、|Vth|は、PMOSトランジスタ85のしきい値Vthの絶対値である。したがって、端子REGの電圧と端子GNDの電圧との差、つまり、電圧Vregの電圧値が電圧値VAより大きくなると、電圧Vrは絶対値|Vth|より大きくなり、PMOSトランジスタ85はオンする。この結果、PMOSトランジスタ50,51はオフする。このように、本実施形態では、電圧Vregが電圧値V1となるような通常時にはPMOSトランジスタ50,51はオンし、電圧Vregが所定値VAとなるような異常時には、PMOSトランジスタ50,51はオフする。==スイッチング電源回路10の動作==まず、図1を参照しつつ、レギュレータ31が電圧レベルV1の電圧Vregを生成している場合、つまり、通常時のスイッチング電源回路10の動作について説明する。例えば、出力電圧Voutが目的レベルから低下すると、帰還電圧Vfbも低下するため、PWM信号のHレベルのデューティ比は増加する。通常時には、基準電圧回路32及びPWM信号生成回路33には、電源側の電圧として電圧レベルV1の電圧Vregが印加され、接地側の電圧として接地電圧が印加されている。したがって、基準電圧回路32は、基準電圧Vregを生成し、PWM信号生成回路33は、帰還電圧Vfbの低下に応じてPWM信号のHレベルのデューティ比を増加させる。この結果、駆動回路34は、PMOSトランジスタ30のオン期間を長くするため、出力電圧Voutは上昇することになる。一方、出力電圧Voutが目的レベルから上昇すると、前述とは逆に、駆動回路34はPMOSトランジスタ30のオフ期間を長くする。このため、このような場合には出力電圧Voutは低下する。このように、通常時には、スイッチング電源回路10は、目的レベルの出力電圧Voutを生成する。つぎに、図1及び図3を参照しつつ、端子REG及び端子INが短絡された場合におけるスイッチング電源回路10の動作を参照しつつ説明する。例えば、時刻t0に端子REG及び端子INが短絡されると、電圧Vregのレベルは、電圧レベルV1例えば、3.5Vから電圧レベルV0例えば、15Vへと上昇する。この際、PMOSトランジスタ50,51はオンしているため、基準電圧回路32、及びPWM信号生成回路33の電源側の電圧である電圧Vd1,Vd2のレベルも同様に上昇する。そして、時刻t1に、電圧Vregが上昇して所定値VAとなると、PMOSトランジスタ50,51はオフされる。この結果、PMOSトランジスタ50,51のドレインのノードの電圧Vd1,Vd2はフローティング状態となり、電圧Vd1,Vd2は、例えば0Vまで低下する。したがって、端子REG及び端子INが短絡された場合であっても、基準電圧回路32及びPWM信号生成回路33に過電圧例えば、所定値VAより大きい電圧が印加されることが防止される。なお、時刻t1以降も電圧Vregは上昇し、最終的に例えば電圧レベルV015Vとなる。そして、時刻t1以降、PWM信号生成回路33等の動作は停止されるため、スイッチング電源回路10の動作も停止することになる。以上、本実施形態のスイッチング電源回路10について説明した。電源IC20においては、端子GND及び端子REGの間に過電圧が発生し、電圧Vregの電圧値が所定値VAより大きくなると、PMOSトランジスタ50,51はオフされる。このため、端子GND及び端子REGの間に過電圧が発生した場合であっても、端子GND及び端子REGの間に設けられた基準電圧回路32及びPWM信号生成回路33は保護される。また、制御回路52においては、例えば、端子GND及び端子REGの間に分圧抵抗回路不図示を設け、分圧電圧をPMOSトランジスタ85のゲートに印加することにより、電圧Vregが所定値VAより大きいか否かを検出することも可能である。しかしながら、このような分圧抵抗回路を用いた場合、分圧抵抗回路には常に電流が流れ続けることになる。これに対し、本実施形態では、通常時にはツェナーダイオード83はオフしているため、例えば抵抗80に流れる電流値はゼロとなる。したがって、本実施形態では、消費電流を削減することができる。また、通常時は、PMOSトランジスタ85はオフしているため、抵抗82に流れる電流はゼロとなる。したがって、通常時には、保護回路34の消費電流はゼロとなる。また、本実施形態では、PMOSトランジスタ50,51のゲート-ソース間の電圧は、正常時に例えば3.5Vであり、異常時に0Vであり大きく変化することは無い。したがって、PMOSトランジスタ50,51には、ゲート-ソース間の耐圧は通常で、ドレイン-ソース間の耐圧が高いDMOSDoublediffusedMOSトランジスタ等を用いることができる。また、PMOSトランジスタ85のゲートには、抵抗81が接続されている。このため、PMOSトランジスタ85のいわゆるESDelectrostaticdischarge耐量を向上させることができる。また、電圧Vregは、例えば電源IC20内部に設けられたレギュレータ回路31により生成される。このため、通常時においては、基準電圧回路32等に印加される電圧はほぼ一定となる。また、例えば発振回路71は、発振回路71に印加される電源側の電圧のレベル電圧Vd2のレベルを変動させるようなノイズを発生させることがある。このようなノイズが基準電圧回路32を動作させるための電源側の電圧に重畳すると、基準電圧Vrefの精度が悪くなることがある。しかしながら、本実施形態では、電圧Vregを、異なるPMOSトランジスタ50,51介して基準電圧回路32、発振回路71のそれぞれに印加している。このため、発振回路71で発生するノイズが、基準電圧回路32の電源に直接重畳することが抑制され、精度の良い基準電圧Vrefが得られる。なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。例えば、ツェナーダイオード83のアノードは、直接端子GNDに接続されていても良い。また、本実施形態では、端子REG及び端子GNDのうち、端子REGと例えば基準電圧回路32との間にPMOSトランジスタ50を設けたがこれに限られるものではない。例えば、端子GND及び基準電圧回路32の間にNMOSトランジスタ不図示をスイッチとして設けても良い。なお、このような場合、制御回路52の出力を反転するインバータ回路不図示の出力に基づいて、端子GND及び基準電圧回路32の間にNMOSトランジスタをオン、オフすれば本実施形態と同様の効果を得ることができる。また、例えば、端子REGと基準電圧回路32との間をオン、オフするスイッチとしては、PMOSトランジスタ50の代わりにトランスミッションゲート回路等を用いてよい。例えば、本実施形態では、電源IC20を例に説明したが、一般的にモータ駆動IC等にも、高い電圧例えば、15Vから低い電圧例えば、3.5Vを生成するレギュレータ回路は設けられる。したがって、保護回路34をモータ駆動ICに設けることにより、本実施形態と同様に、モータ駆動IC内に設けられ、レギュレータ回路で生成される電圧を電源として動作する回路を保護することができる。また、端子REGには、電源IC20の外部より電圧Vregが印加されていても良い。また、端子REG及び端子GNDの間には、基準電圧回路32の代わりにフリップフロップやAND回路等のデジタル回路不図示が設けられていて良い。そのような場合であっても、本実施形態の保護回路35は過電圧からデジタル回路を保護することができる。"