"下地層上にピラーを形成する工程と、GCIB法を用いて、前記下地層上に、前記ピラーを覆い、かつ、上面の最も低い部分が前記ピラーの上面よりも下にある絶縁層を形成する工程と、CMP法を用いて、前記絶縁層及び前記ピラーを、前記絶縁層の上面の最も低い部分まで研磨する工程とを具備する半導体装置の製造方法。前記ピラーは、前記下地層上のメモリセルと、前記メモリセル上のハードマスク層とを備え、前記絶縁層を形成する工程において、前記絶縁層の上面の最も低い部分は、前記ハードマスク層の下面よりも上、前記ハードマスク層の上面よりも下にある請求項1に記載の半導体装置の製造方法。前記絶縁層を形成する工程において、前記下地層上の前記絶縁層の上下方向の厚さは、前記ピラーの側壁上の前記絶縁層の前記上下方向に垂直な左右方向の厚さよりも大きい請求項1に記載の半導体装置の製造方法。前記GCIB法は、SiH4とN2を含むクラスターを用いて行われる請求項1に記載の半導体装置の製造方法。前記ピラーは、GCIB法によりパターニングされる請求項1に記載の半導体装置の製造方法。実施形態は、TATの短縮及び製造コストの低下を図ることが可能な半導体装置の製造方法を提案する。実施形態によれば、半導体装置の製造方法は、下地層上にピラーを形成する工程と、GCIB法を用いて、前記下地層上に、前記ピラーを覆い、かつ、上面の最も低い部分が前記ピラーの上面よりも下にある絶縁層を形成する工程と、CMP法を用いて、前記絶縁層及び前記ピラーを、前記絶縁層の上面の最も低い部分まで研磨する工程とを備える。以下、図面を参照しながら実施形態を説明する。1.基本プロセス図1乃至図6は、基本プロセスを示している。このプロセスは、ピラーの頭出しプロセスに関する。ここで、ピラーとは、下地層上に配置される柱状部材のことであり、単層構造/積層構造、導電体抵抗体を含む/半導体/絶縁体などに制限はない。また、ピラーは、複数の機能要素プラグ、電極、メモリセルなどを含んでいてもよい。まず、図1に示すように、第1の層下地層1上に第2の層2’を形成する。第1及び第2の層1,2’は、互いに異なる材料を備えるが、その材料の種類については、特に限定されない。また、第1及び第2の層1,2’の間にそれらよりも薄い界面層が存在していても構わない。この後、第2の層2’をパターニングし、図2に示すように、ピラー2を形成する。このパターニングの方法についても、特に限定されない。例えば、ハードマスクをマスクにして、イオンビームエッチング、RIEなどの異方性エッチングにより、ピラー2を形成することができる。次に、図3に示すように、GCIB法を用いて、第1の層1上に、ピラー2を覆い、かつ、上面の最も低い部分がピラー2の上面よりも下にある絶縁層3を形成する。ここで、GCIB法とは、複数の元素を備えるクラスターをイオン化し、それをウェハーの表面に照射することにより、エッチング又は堆積を行う方法のことである。基本プロセスでは、このGCIB法を絶縁層3の堆積のために使用する。GCIB法によれば、イオン化されたクラスターの流れに強い方向性が生じるため、第1の層1上及びピラー2上に堆積する絶縁層3の上下方向の厚さt1、t2は、ピラー2の側壁上に付着する絶縁層3の左右方向の厚さt3よりも大きくなる。また、GCIB法により堆積する絶縁層3は、CVD法などの従来の方法により堆積する絶縁層比べて、絶縁層3の上面の最も低い部分X、即ち、絶縁層3の凹部の底部が平坦になる性質を有する。このため、絶縁層3の上面の最も低い部分Xをピラー2の上面Yよりも下にする制御が容易となる。特に、複数のピラーがアレイ状に配置される場合においては、複数のピラー間のスペースが絶縁層3により埋め込まれ易くなるが、GCIB法によれば、複数のピラー間のスペースを絶縁層3により完全に埋め込まない制御が可能になる。次に、図4に示すように、CMP法を用いて、絶縁層3及びピラー2を、絶縁層3の上面の最も低い部分X図3のXに対応まで研磨する。即ち、GCIB法により形成された絶縁層3の上面の最も低い部分XをCMPのエンドポイントとする。ここで、図3のステップにおいて、絶縁層3の上面の最も低い部分Xをピラー2の上面Yよりも下にしたことにより、その最も低い部分XをCMPのエンドポイントとすると、ピラー2の上面を絶縁層3から確実に露出させることができる。これについて以下説明する。図5は、CMP装置を示している。台座部例えば、回転台21は、例えば、回転駆動右回り/左回りされる。研磨パッド22は、台座部21上に搭載される。保持部23は、ウェハー24を保持し、かつ、ウェハー24を保持した状態でウェハー24を研磨パッド22の表面部に接触させる。保持部23は、例えば、回転駆動右回り/左回りされる。供給部25は、台座部21の上方、例えば、台座部21が円柱形のとき、円の中央部の上方に配置され、研磨パッド22の表面部にスラリーを供給する。スラリーは、例えば、研磨剤などの薬液、水などを含む。制御部26は、台座部21、保持部23及び供給部25の動作を制御する。制御部26は、トルク電流モニター部27を有する。トルク電流モニター部27は、CMPのエンドポイントを判断する手段である。即ち、台座部21及び保持部23がそれぞれ一定回転で駆動されるとき、台座部21又は保持部23を回転駆動するトルク電流値をモニターすることにより、CMPのエンドポイントを決めることができる。例えば、図3に示すように、GCIB法により形成された絶縁層3の上面は、凹凸を有する。このため、CMPの初期段階では、研磨パッド22は、絶縁層3の上面の凸部のみに接触する。即ち、研磨パッド22とウェハー24との接触抵抗は小さく、トルク電流値も、小さい。これに対し、例えば、図6に示すように、CMPの研磨時間が長くなるにつれて、絶縁層3の上面の凹凸が小さくなるため、研磨パッド22とウェハー24との接触抵抗が次第に大きくなり、トルク電流値も大きくなる。そして、絶縁層3の凹凸が無くなった時点、即ち、CMPによる研磨量が絶縁層3の上面の最も低い部分Xに達した時点で、トルク電流値は、最大値となり、その後、ほぼ一定になる。従って、トルク電流値の変化点P1を検出することにより、CMPのエンドポイント絶縁層3の上面の最も低い部分Xを決定することができる。尚、トルク電流値の変化点P1を検出するために、例えば、一定の判断期間を設けるのが望ましい。ここで、既に述べたように、GCIB法により堆積する絶縁層3は、その上面の最も低い部分Xが平坦であるため、CMPのエンドポイントの検出精度を向上させることができる。また、台座部21及び保持部23は、研磨量のむらをなくす観点から共に回転駆動されているのが望ましい。両者が回転駆動されるとき、保持部23の回転方向と台座部21の回転方向とは同じであるのが望ましい。このように、基本プロセスによれば、従来のように、サンプルを用いて最適なエッチング時間CMPの研磨時間を検証する必要がなく、TATの短縮を図ることができる。また、ピラー2をH2OやO2などから保護する場合、一般的には、ピラー2を覆う薄い保護層例えば、窒化シリコンと層間絶縁層例えば、酸化シリコンとは別々に形成される。この場合、保護層を形成するプロセスと層間絶縁層を形成するプロセスとが必要となると共に、ピラーの上部にも十分に厚い層間絶縁層が残存するため、層間絶縁層にピラーの上面に達するコンタクトホールを形成するプロセスが必要になる。結果として、製造ステップ数の増加により、製造コストが増大する。これに対し、基本プロセスによれば、GCIB法により形成される絶縁層3は、層間絶縁層であると共に、保護層として機能させることができる。例えば、SiH4とN2を含むクラスターを用いれば、GCIB法により形成される絶縁層3は、窒化シリコンとなる。この窒化シリコンは、層間絶縁層として及びピラー2を保護する保護層として機能させることができる。従って、基本プロセスによれば、半導体装置の製造ステップ数を削減でき、製造コストの低下を図ることができる。尚、コンベンショナルな堆積方法例えば、CVD法などにより、保護層例えば、窒化シリコンを十分に厚く形成し、層間絶縁層として機能させることは現実的でない。なぜなら、コンベンショナルなプロセスでは、ピラーの上部にも十分に厚い保護層が残存してしまうからである。これに対し、基本プロセスによれば、保護層としての層間絶縁層は、ピラー2間のみに形成され、ピラー2の上部に形成されることはない。ところで、図2のパターニングプロセスにおいて、GCIB法を用いることも可能である。即ち、GCIB法は、エッチング方法として応用することもできる。この場合、図2のピラー2の形成と、図3の絶縁層3の堆積とを、同一装置内において行うことができるため、ウェハー移動によるピラー2の損傷や酸化などを防止できる。以上、説明したように、基本プロセスによれば、半導体装置の製造方法におけるピラーの頭出しプロセスにおいて、TATの短縮及び製造コストの低下を図ることができる。2.実施例図7乃至図10は、抵抗変化素子の頭出しプロセスを示している。ここで、抵抗変化素子とは、電流、電圧、熱、磁場などにより抵抗値が変化するメモリセルのことである。抵抗変化素子をメモリセルとする半導体メモリとしては、例えば、磁気抵抗効果素子をメモリセルとするMRAM、金属酸化物をメモリセルとするReRAMなどがある。尚、ピラーが抵抗変化素子例えば、磁気抵抗効果素子を含む場合、ピラー間に満たされる材料の比誘電率、即ち、ピラー間容量が抵抗変化素子の性能に与える影響はない。このため、基本プロセスで説明したように、層間絶縁層に保護層としての機能を持つ窒化シリコンを使用したとしても、ピラー2間のみに満たされる層間絶縁層が抵抗変化素子の性能に悪影響を与えることはない。まず、図7に示すように、下部電極LE:Lowerelectrode11上にメモリセル材料層積層構造12’を形成する。また、メモリセル材料層12’上にハードマスク材料層13’を形成する。この後、例えば、PEPを用いてレジストパターンを形成し、このレジストパターンをマスクにして、イオンビームエッチング、RIEなどの異方性エッチングにより、ハードマスク材料層13’をパターニングし、ハードマスク層を形成する。この後、レジストパターンを除去する。続けて、ハードマスク層をマスクにして、物理エッチング、例えば、GCIBエッチングにより、メモリセル材料層12’をパターニングする。ここで、ハードマスク層をマスクとするのは、レジストパターンをマスクにしてメモリセル材料層12’をエッチングすると、レジストパターンをアッシングにより除去するときに、メモリセル材料層12’が酸化されてしまうからである。以上のパターニングの結果、図8に示すように、下部電極LE11上に、抵抗変化素子MTJ12及びハードマスク層HM13を備えるピラーが形成される。次に、図9に示すように、GCIB法を用いて、下部電極11上に、ピラー抵抗変化素子12及びハードマスク層13を覆い、かつ、上面の最も低い部分Xが、ハードマスク層13の上面Y1よりも下にあり、ハードマスク層13の下面Y2よりも上にある絶縁層14を形成する。ここで、本実施例では、基本プロセスにない条件として、GCIB法により形成される絶縁層14の上面の最も低い部分がハードマスク層13の下面よりも上であることが追加されている。これは、ピラーの頭出しを行うに当たって、抵抗変化素子12がエッチングされることを防止するためである。また、絶縁層14の上面の最も低い部分がハードマスク層13の上面よりも下であるという条件は、絶縁層14の上面の最も低い部分がピラーの上面よりも下であるという条件に等価である。GCIB法によれば、イオン化されたクラスターの流れに強い方向性が生じるため、下部電極11上及びハードマスク層13上に堆積する絶縁層14の上下方向の厚さt1、t2は、ハードマスク層13の側壁上に付着する絶縁層14の左右方向の厚さt3よりも大きくなる。このため、絶縁層14の上面の最も低い部分Xを、ハードマスク層13の上面Y1よりも下にし、かつ、ハードマスク層13の下面Y2よりも上にする制御が容易となる。次に、図10に示すように、CMP法を用いて、絶縁層14及びハードマスク層13を、絶縁層14の上面の最も低い部分X図9のXに対応まで研磨する。即ち、基本プロセスで説明したように、GCIB法により形成した絶縁層14の上面の最も低い部分XをCMPのエンドポイントとする。ここで、図9のステップにおいて、絶縁層14の上面の最も低い部分Xを、ハードマスク層13の上面Y1よりも下にし、かつ、ハードマスク層13の下面Y2よりも上にしたことにより、その最も低い部分XをCMPのエンドポイントとすると、ハードマスク層13の上面を絶縁層14から確実に露出させることができる。以上のステップにより、抵抗変化素子の頭出しプロセスが完了する。尚、GCIB法は、CVD法やALD法に比べて、低温での絶縁層14の堆積が可能である。例えば、CVD法やALD法では、400~600°Cの温度が必要であるが、GCIB法は、室温で行うことができる。このため、GCIB法により絶縁層14を堆積している最中に、抵抗変化素子12に悪影響を与えることがない。図11は、抵抗変化素子の例を示している。抵抗変化素子MTJ12は、例えば、磁気抵抗効果素子である。この場合、抵抗変化素子12は、下地層と、下地層上の記憶層磁気フリー層と、記憶層上のトンネルバリア層と、トンネルバリア層上の参照層磁気ピンド層と、参照層上のシフト調整層とを備える。ハードマスク層13は、抵抗変化素子12上に配置される。記憶層及び参照層は、例えば、CoFeBを備え、トンネルバリア層は、例えば、MgOを備える。シフト調整層は、例えば、Pt、Pd、Irのうちの1つを備える。ハードマスク層13は、例えば、TiN、TaNのうちの1つを備える。シフト調整層は、磁気抵抗層の構造に起因する磁気フリー層の磁気ヒステリシス曲線のシフトを調整する機能を有する。シフト調整層は、磁気ピンド層に付加されることによりその機能を発揮する。第1の例と第2の例が異なる点は、記憶層と参照層の平面サイズの関係にある。即ち、第1の例では、抵抗変化素子12内の記憶層及び参照層の平面サイズは、互いに同じである。また、この例は、記憶層及び参照層の側壁が下に向かってテーパ状である場合を含む。この場合、記憶層及び参照層の平面サイズは、互いに異なり、かつ、記憶層及び参照層の側壁は、斜めに連続的に変化する。また、第2の例では、抵抗変化素子12内の記憶層及び参照層の平面サイズは、互いに異なる。この例での平面サイズが異なるとは、記憶層及び参照層の側壁が不連続である場合を意味する。第2の例の特徴は、抵抗変化素子12をパターニングするときに発生する再付着層による記憶層と参照層との電気的ショートを防止できる点にある。尚、本例では、抵抗変化素子MTJの平面図平面形状は、円形を有しているが、これに限られない。抵抗変化素子MTJの平面形状は、四角形又は楕円に近い形状であっても構わない。3.適用例近年、不揮発性半導体メモリとして、トンネル磁気抵抗効果TMRTunnelingMagnetoResistiveを利用した磁気ランダムアクセスメモリMRAMが開発されている。MRAMは、高速読み出し/書き込み、低消費電力動作及び大容量化が可能といった特徴を持ち、次世代ワーキングメモリとしての応用が期待されている。MRAMのメモリセルは、抵抗変化素子としての磁気抵抗効果素子である。近年では、磁気抵抗効果素子の記憶層の磁化を反転させるに当たり、スピン角運動量移動現象を利用する、いわゆるスピン注入磁化反転方式を採用するのが主流である。この方式によれば、磁気抵抗効果素子のサイズが小さくなるに従い、磁化反転電流も小さくなる、というスケーラビリティ性を実現できるため、将来の大容量化にとって望ましい。また、スピン注入磁化反転方式は、記憶層及び参照層が垂直磁化を持つ場合に特に有効である。この場合、磁気抵抗効果素子を、その形状に関係なく、微細化することができるからである。記憶層及び参照層が面内磁化を持つ場合には、磁気抵抗効果素子に形状磁気異方性を付けなければならないため、微細化には望ましくない。ここで、垂直磁化とは、残留磁化の方向が記憶層及び参照層の膜面上面/下面に対して垂直又はほぼ垂直となることである。この明細書において、ほぼ垂直とは、残留磁化の方向が記憶層及び参照層の膜面に対して、45°<θ≦90°の範囲内にあることを意味する。以下、実施例に係わる抵抗変化素子磁気抵抗効果素子の製造方法をMRAMに適用した場合について説明する。図12は、MRAMのメモリセルアレイの例を示している。メモリセルアレイ30は、複数の磁気抵抗効果素子MTJ1~MTJ5、複数のビアV00~V04及び複数のFETSW1~SW4を備える。複数の磁気抵抗効果素子MTJ1~MTJ5及び複数のビアV00~V04は、第1の方向及びこれに直交する第2の方向にそれぞれ交互に配置される。また、複数の磁気抵抗効果素子MTJ1~MTJ5のみを見たとき、これら複数の磁気抵抗効果素子MTJ1~MTJ5は、一定ピッチで格子状に配置される。同様に、複数のビアV00~V04のみを見たとき、これら複数のビアV00~V04は、一定ピッチで格子状に配置される。複数のFETSW1~SW4は、複数の磁気抵抗効果素子MTJ1~MTJ5及び複数のビアV00~V04と同様に、格子状に配置される。1つのFETは、第1の方向に隣接する1つの磁気抵抗効果素子と1つのビアとの間に接続される。例えば、FETSW1は、複数の磁気抵抗効果素子MTJ1~MTJ5及び複数のビアV00~V04のうち第1の方向に隣接する磁気抵抗効果素子MTJ1とビアV01との間に接続される。また、FETSW2は、複数の磁気抵抗効果素子MTJ1~MTJ5及び複数のビアV00~V04のうち第1の方向に隣接する磁気抵抗効果素子MTJ2とビアV02との間に接続される。複数のワード線WL1,WL2,WL3,WL4,...は、第2の方向に延び、第2の方向に並ぶ複数のFETのゲートに共通に接続される。例えば、ワード線WL1は、FETSW1のゲートに接続され、ワード線WL2は、FETSW2のゲートに接続される。複数の上部電極UE1~UE5の各々は、第2の方向に隣接する1つの磁気抵抗効果素子と1つのビアとの間に接続される。例えば、上部電極UE1は、ビアV00及び磁気抵抗効果素子MTJ1に接続される。また、上部電極UE2は、ビアV01及び磁気抵抗効果素子MTJ2に接続される。さらに、上部電極UE3は、ビアV02及び磁気抵抗効果素子MTJ3に接続される。複数のビット線BL1a,BL1b,BL2a,BL2b,...は、第1の方向に延び、第1の方向に並ぶ複数の上部電極UE1~UE5に一つおきに接続される。例えば、ビット線BL1a,BL2aは、奇数番目の上部電極UE1,UE3,UE5に接続される。また、ビット線BL1b,BL2bは、偶数番目の上部電極UE2,UE4に接続される。第1の制御回路31は、複数のワード線WL1,WL2,WL3,WL4,...の電位を制御する。第2の制御回路32は、複数のビット線BL1a,BL1b,BL2a,BL2b,...の電位を制御する。例えば、磁気抵抗効果素子MTJ1について読み出し/書き込みを行うとき、第1の制御回路31を用いて、ワード線WL1の電位をHにし、その他のワード線WL2,WL3,WL4,...の電位をLにする。ここで、Hとは、FETをオンにする電位のことであり、Lとは、FETをオフにする電位のことである。この時、第2の制御回路32を用いて、複数のビット線BL1a,BL1b,BL2a,BL2b,...の電位を制御することにより、磁気抵抗効果素子MTJ1について読み出し/書き込みを行うことができる。図13は、図12のメモリセルアレイのデバイス構造の例を示している。半導体基板41内には、STI構造の素子分離絶縁層42が配置される。素子分離絶縁層42に取り囲まれた素子領域アクティブエリア内には、複数のソース/ドレイン拡散層43が配置される。また、複数のソース/ドレイン拡散層43間のチャネル領域上には、ゲート絶縁層44、導電性シリコン層45、金属層46及びハードマスク層47が配置される。金属層46は、例えば、金属シリサイドを含む。金属層46は、単層でも、複数層でもよい。ハードマスク層47は、例えば、絶縁層である。導電性シリコン層45及び金属層46は、FETのゲートとして機能すると共に、第2の方向に延びることによりワード線WL1,WL2,WL3,WL4,...としても機能する。ゲート絶縁層44、導電性シリコン層45、金属層46及びハードマスク層47の側壁には、複数のソース/ドレイン拡散層43に対するコンタクトをセルフアラインで行うための側壁絶縁層48が配置される。複数のソース/ドレイン拡散層43上には、複数のコンタクトビアプラグCBが配置される。複数のコンタクトビアCB上には、複数の磁気抵抗効果素子MTJ1,MTJ2,MTJ3,...及び複数のビアV00,V01,V02,...が配置される。これら複数の磁気抵抗効果素子MTJ1,MTJ2,MTJ3,...及び複数のビアV00,V01,V02,...上には、複数の上部電極UE1,UE2,UE3,...が配置される。次に、図13のMRAMの製造方法を説明する。まず、図14に示すように、周知の技術を用いて、半導体基板41内に素子分離絶縁層42を形成し、かつ、半導体基板41上に複数のFETを形成する。複数のFETの各々は、ソース/ドレイン拡散層43、ゲート絶縁層44、導電性シリコン層45、金属層46、ハードマスク層47及び側壁絶縁層48を有する。また、ソース/ドレイン拡散層43上にセルフアラインでコンタクトビアCBを形成した後、コンタクトビアCB上に、複数の磁気抵抗効果素子MTJ1,MTJ2,MTJ3,...及び複数のビアV00,V01,V02,...を形成する。複数の磁気抵抗効果素子MTJ1,MTJ2,MTJ3,...及び複数のビアV00,V01,V02,...は、それぞれ、ピラー形状を有する。また、磁気抵抗効果素子MTJ1,MTJ2,MTJ3,...は、ハードマスク層13をマスクにして、物理エッチング例えば、GCIBエッチングによりパターニングするのが望ましい。次に、図15に示すように、GCIB法を用いて、複数のFET上に、ピラー複数の磁気抵抗効果素子MTJ1,MTJ2,MTJ3,...及び複数のビアV00,V01,V02,...を覆い、かつ、上面の最も低い部分Xが、ハードマスク層13図14参照の上面よりも下にあり、ハードマスク層13図14参照の下面よりも上にある絶縁層14を形成する。ここで、GCIB法により形成する絶縁層14が窒化シリコンである場合を説明する。まず、大気圧レベルのSiH4ガス及びN2ガスを真空チャンバー内に放出する。この時、これらのガスは、断熱膨張し、1K程度に冷却される。その結果、原子量10000程度のガスイオンクラスター29が形成される。また、クラスター29を、イオン化し、かつ、所定の加速電圧を与えることにより、クラスター29をウェハーの表面に照射する。このようなクラスター29の照射により、複数のFET上及びピラーの上面上には、厚い絶縁層14が形成され、ピラーの側壁上には、薄い絶縁層14が形成される。従って、絶縁層14の上面は、凹凸を有する形状となる。尚、絶縁層14の凸部は、ピラーの位置に対応する。尚、絶縁層14は、窒化シリコンに限られず、酸化シリコンであっても構わない絶縁層14を酸化シリコンとするときは、例えば、大気圧レベルのSiH4ガス及びO2ガスを真空チャンバー内に放出すればよい。次に、図16に示すように、CMP法を用いて、絶縁層14を、絶縁層14の上面の最も低い部分X図15のXに対応まで研磨する。即ち、基本プロセスで説明したように、GCIB法により形成した絶縁層14の上面の最も低い部分XをCMPのエンドポイントとする。これにより、ハードマスク層13の上面及びビアV00,V01,V02,...の上面が、それぞれ、絶縁層14から露出する。最後に、第2の方向に隣接する1つのハードマスク層13と1つのビアV00,V01,V02,...とを、上部電極UE1,UE2,UE3,...により互いに電気的に接続する。また、上部電極UE1,UE3,...に接続されるビット線BL1aを形成すると共に、上部電極UE2,...に接続されるビット線BL1bを形成する。以上のステップにより、図13のMRAMが形成される。4.むすび実施形態によれば、TATの短縮及び製造コストの低下を図ることができる。本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。"