システムオンチップSoCであって、パソコンPCプロトコルにより、第1の構成部分と通信し、オープンコアプロトコルOCPプロトコルに対応する第2のプロトコルにより、第1のインタフェースと通信するよう単一の半導体ダイ上に適合されたアダプタであって、前記第1のインタフェースが、前記単一の半導体ダイ上に適合され、前記アダプタに第1の相互接続によって結合され、前記第1のインタフェースは、前記第1の構成部分から受信されたトランザクションのアドレス変換及び配列を行うアダプタと、前記第1のインタフェースと第2の相互接続との間のトランザクションを通信するために前記第1のインタフェースと第2の相互接続との間に結合された第1の物理装置とを備え、前記単一の半導体ダイ上に適合された複数の異種リソース、及び前記第1のインタフェースは、前記第2の相互接続を介して結合させられるよう前記単一の半導体ダイ上に適合され、前記複数の異種リソースはそれぞれ、知的資産IPコア及びshimを含み、前記shimは、修正なしで前記IPコアが、対応するIPコアを前記SoCに組み入れることを可能にするために前記IPコアの前記PCプロトコルのヘッダを実現するSoC。請求項1記載のSoCであって、前記第1のインタフェースは前記PCプロトコルの構成サイクルを前記第2のプロトコルの形式に変換し、前記PCプロトコルは、周辺構成部分相互接続PCIプロトコルに対応するSoC。請求項2記載のSoCであって、前記第1のインタフェースは、再配置可能なPCIアドレスをOCPアドレスに変換するためのアドレス変換を行うSoC。請求項1記載のSoCであって、前記第1のインタフェースは、前記複数の異種リソースにわたって共通の動作を行い、各shimは、対応するIPコアに特有の動作を行うSoC。請求項4記載のSoCであって、前記共通の動作はアドレス変換及び配列を含み、前記特有の動作は電力管理及びエラー処理を含むSoC。請求項1記載のSoCであって、前記第2の相互接続が相互接続ファブリックを含むSoC。請求項6記載のSoCであって、前記複数の異種リソースのうちの対応する異種リソースに第2のインタフェースをそれぞれが結合させる複数の第2の物理装置を更に備えるSoC。請求項2記載のSoCであって、前記第1のインタフェースはPCIヘッダへのアクセスを、対応するshimにルーティングし、前記shimは、対応するIPコアのPCIヘッダを実現し、前記第1のインタフェースは更に、装置メモリ空間へのアクセスを、前記対応するshimにルーティングするSoC。請求項8記載のSoCであって、前記対応するshimは、前記PCIヘッダへの読出書込動作全てを消費し、他のトランザクションを、前記対応するIPコアに通信するSoC。システムであって、プロセッサと、前記プロセッサに結合されたホストインタフェースであって、前記プロセッサをメモリ及びアダプタに結合させ、前記アダプタは、前記ホストインタフェースに結合されて、周辺構成部分相互接続PCIプロトコルによって通信し、第2のプロトコルにより、第2のインタフェースに通信し、前記第2のインタフェースは、第1の相互接続により、前記アダプタに結合され、前記第2のインタフェースは、前記プロセッサから受信されたトランザクションのアドレス変換及び配列を行うホストインタフェースと、前記第2のインタフェースと第2の相互接続との間のトランザクションを通信するために前記第2のインタフェースと第2の相互接続との間に結合された第1の物理装置とを備え、複数の異種リソース及び前記第2のインタフェースは、前記第2の相互接続を介して結合させられ、前記複数の異種リソースはそれぞれ、知的資産IPコア及びshimを含み、前記shimは、修正なしでシステムに、前記IPコアが、対応するIPコアを組み入れることを可能にするために前記IPコアの前記PCIプロトコルのヘッダを実現するシステム。請求項10記載のシステムであって、ウルトラモバイルシステムを備え、前記プロセッサは、前記PCIプロトコルを使用してPCオペレーティングシステムを実行するシステム。請求項11記載のシステムであって、前記第2のインタフェースは、前記PCIプロトコルの構成サイクルを前記第2のプロトコルの形式に変換し、前記第2のインタフェースは、再配置可能なPCIアドレスをOCPアドレスに変換するためにアドレス変換を行うシステム。請求項12記載のシステムであって、前記第2のインタフェースは、前記複数の異種リソースにわたって共通の動作を行い、各shimは、対応するIPコアに特有の動作を行い、前記共通の動作は、前記アドレス変換、及び前記配列を含み、前記特有の動作は、電力管理及びエラー処理を含むシステム。請求項12記載のシステムであって、前記第2のインタフェースは、PCIヘッダへのアクセスを、対応するshimにルーティングし、前記shimは、対応するIPコアのPCIヘッダを実現し、前記第2のインタフェースは更に、装置メモリ空間へのアクセスを、対応するshimにルーティングし、前記対応するshimは前記PCIヘッダへの読出書込動作全てを消費し、他のトランザクションを前記対応するIPコアに通信するシステム。PC互換システムにおいて使用する周辺装置の場合、相互接続仕様は、インタフェースの物理レベルと、トランザクションレベルをミックスさせる。実際に、前述の仕様は外部の物理装置を包含するので、前述のレベルをともに規定する必要がある。しかし、システムオンチップSoCシステムの場合、インタフェース規定の物理レベルとのトランザクションレベルのミックスにより、シリコンプロセスが変わるにつれ、構成部分の再使用が制限される。一部の外部の非PC互換システムは、そのIP構成部分にトランザクションレベルインタフェースを採用している。しかし、PC互換性に必要な種々の構成がそのインタフェースにおいて欠けているので、前述のシステムはPC互換にすることが可能でない。実施例は、IPリソース自体に変更を何ら行うことなく、PCIベースのシステムなどのPCベースのシステムにおいてAXI/OCP技術などの異種リソースの使用を可能にする手法を使用する。より具体的には、実施例は、PC互換SoC構成部分のトランザクションレベルのモジュラーな相互接続を提供する。すなわち、構成部分の再使用はSoC構成部分の迅速な開発における実現を支援することが可能であるので、種々の実施例では、SoC構成部分の仕様の規定の物理レベルからトランザクションレベルを分離することが可能である。このようにして、PCI又は他のバスベースのシステムをポイントツーポイントPtP相互接続システムにマッピングするための機能、ターゲットベースの復号化をPtP相互接続システムに提供するための機能、及び、PC互換システムにおいて、ターゲットベースの復号化及び他のPC互換機能をまだ提供していない既存の構成部分を、ロジックを介して、使用するための機能を実現することが可能である。PC互換システムに組み入れられる対象のSoCによって実現されるような非PCIトランザクション空間への、PC互換システムによって実現されるようなPCIトランザクションのマッピングにより、問題が提起される。特に、PCIは通常、ターゲットベースの復号化システムであり、これは、プロセッサが周辺装置と通信したい場合、トランザクションを周辺装置全てに送出し、装置がそれを要求することを待つことを意味する。装置の1つによって要求されると、通信することが可能であるようにプロセッサと、対応する装置との間でチャネルが確立される。前述のシステムは、通常、ソースベースの復号化を使用して動作するSoCなどのダイ上システムとうまく機能しない。その代わりに前述のシステムでは、プロセッサはアドレスを相互接続に送出し、相互接続はそのデスティネーションを求め、装置全てに送出し、応答を待つのでなく、要求によってターゲットされる特定の装置にその要求のみを送出する。種々の実施例では、インタフェース又はアダプタを使用して、システム内の種々のターゲットアドレス全てを把握し、構成情報を収集し、維持することができる。よって、周辺装置全てに要求を送出するのでなく、プロセッサが要求を送出すると、要求は、ターゲット装置に関連付けられたアダプタにのみ送出される。実施例では、AXI/OCPIPを相互接続ファブリックにプラグインしてPCI互換システムを生成する、Yunit及びshimとして本明細書及び特許請求の範囲で表す非常に細い2つのハードウェアブロックが提供される。以下に説明するように、一実施例では、Yunitの第1の例えば、北のインタフェースは、直接メディアインタフェースDMIバス、PCIバスや、周辺構成部分インタフェースエクスプレスPCIeバスなどのPCI互換バスへインタフェースするアダプタブロックに接続する。第2の例えば、南のインタフェースは、AXI/OCP相互接続などの非PC相互接続に直結する。種々の実現形態では、このバスはOCPバスであり得る。本発明の実施例によれば、2つのPCI機能を、別個のトランザクション物理プロトコルに組み入れることができる。まず、Yunitは、要求がターゲットされた所を判定し、相互接続を介して要求が適切に供給されることを確実にするための復号化ロジックを含み得る。第2に、shimは、対応する装置をオフにし、特定のメモリ領域へのアクセスを得るための制御情報などの制御レジスタ機能を含み得る。よって、PCIヘッダ機能は2つの部分に分割する第1の部分は、装置自体における特定の機能に特に結びつけられたshimに分割し、第2の部分は、SoC内のコマンドのルーティングに結びつけられているのでYunitに分割することができる。そういうものとして、構成部分のPCI増分機能は2つの部分ターゲットのアドレスが分からないので、要求者に関してYunit及びIPコアの隣にあるshimに分割される。Yunitは、ターゲットIPが理解することが可能なトランザクションにPCI構成サイクルを変換することにより、PCI列挙を実現する。このユニットは、再配置可能なPCIアドレスから固定AXI/OCPアドレスへのアドレス変換も行う。Yunitは更に、生産者消費者モデル例えば、PCI生産者消費者モデルを満たすための配列機構を実現することができる。よって、Ynitには、特定の要求すなわち、復号化された要求をYunitに対して行うために周辺装置に通常、組み入れられるロジックが設けられ得、次いで、要求を復号化し、その要求にターゲット化された周辺装置がどれであるかを判定し、次いで、要求を特定の装置のみに送出する。よって、種々の実施例では、アダプタはPCI-PtP変換を行うことができる。同様に、個々のIPは、専用PCIshimを介して相互接続に接続される。各shimは、対応するIPのPCIヘッダ機能全てを実現することができるが、Yunitはアドレス復号化を行うことが可能である。そういうものとして、Yunitは、アクセス全てをPCIヘッダに、かつ、装置メモリ空間をshimにルーティングする。shimは、ヘッダ読出/書込トランザクション全てを消費し、他のトランザクションをIPに転送する。特定の実施例では、shimは、IPの電力管理関連機能も実現する。次に図1を参照すれば、本発明の一実施例によるプロセッサのブロック図を示す。図1に示すように、プロセッサ10は、単一の半導体ダイ上に形成することが可能なシステムオンチップSoCや他の集積回路であり得る。図1の実施例では、プロセッサ10は、標準的なPCシグナリング機構PCIプロトコルなどを使用して前述の種々の異種リソースを通信し、制御するための機能を提供するためのインタフェースに結合することが可能な種々の異種リソースを含み得るが、本発明の範囲はこの点に限定されるものでない。図1に示すように、一実施例では、特定のプロトコル例えば、DMIプロトコルによって通信することが可能な第1のインタフェースを有するDMIアダプタであり得るアダプタを含み得る。しかし、他の実現形態では、アダプタ20は、PCI、PCIeや、他の前述のPCベースの通信プロトコルにより、この第1のインタフェースを使用して通信することができる。よって、SoCの別の部分、又は、PCのチップセット構成部分例えば、入出力コントローラハブICHなどの別の構成部分などのアップストリーム構成部分との通信が、特定のPCプロトコル例えば、図1に示すDMIプロトコルによって行われ得る。同様に、ダウンストリーム通信が、図1に示すOCPプロトコルなどの非PC通信プロトコルに応じて行われ得るが、他の実現形態が確かに可能である。アダプタ20は、上記の通り、種々のPCIや他の前述のPCベースの動作を処理することができるYunit30と通信する。そのダウンストリーム側では、Yunit30は、相互接続40に結合され得る。相互接続40は、Yunit30と、別々の複数の異種リソースとの間の通信のルーティング及び相互接続を提供することができる。図1に示す実施例では、前述のリソースは、第1のリソース50、第2のリソース60及び第3のリソース70を含む。それらそれぞれは、1つ又は複数の第三者の特定のIPブロックなどの特定の異種リソースを表し得る。各異種リソースは、1つ又は複数の専用機能を行うために違ったふうに構成することができる。図1をなお参照すれば、相互接続40は各リソース及びYunit30に相互接続例えば、OCP相互接続を介して結合することができる。図1に示すように、物理装置45a-c対応するリソース及び相互接続40、総称的に物理装置45間にそれぞれが結合されるは、トランザクション相とのインタフェースとして機能して、物理相互接続線上で送信する対象の実際のビット及びバイトにトランザクションを変換するためのロジック、回路等を含み得る。よって、各リソースと相互接続40との間には、トランザクション層物理層、及び物理層トランジション層遷移ができるための物理装置45がある。例証を容易にするために単一のユニットとして示しているが、別個の物理装置は物理ワイヤの各端部において結合することができる。各リソースは、装置を相互接続40に接続するためのshimを含む。Shimを使用して、リソースの個別のIPブロックとshimとの間の通信が、IPブロックの下にあるプロトコルによるものであり得るように、Yunit30によって行われる対象の復号化機能のアドレス指定以外のPCI関連動作全てを行うことができる。よって、図1に示すように、リソース50は、OCPベースの相互接続などの相互接続により、IPブロック58に結合されたshim55を含む。同様に、リソース60は、OCP相互接続により、IPブロック68に結合されたshim65を含む。図1には、OCP相互接続により、IPブロック78に結合されたshim75を含むリソース70も示す。図1の実施例ではこの特定の実現形態によって示しているが、本発明の範囲はこの点に限定されるものでない。むしろ、モノリシック互換性ブロックである代わりに、Yunitを実現する実施例は分散アプローチをとる。IP全てにわたって共通の機能例えば、アドレス変換及び配列はYunitにおいて実現される一方、電力管理、エラー処理などのIP特有機能は、そのIPに合わせたshimにおいて実現される。このようにして、新たなIPは、Yunitの最小の変更で追加することが可能である。例えば、一実現形態では、変更は、アドレス再配向テーブルにおける新たなエントリを追加することによって行われ得る。shimはIP特有である一方、特定の実現形態では、大量の機能例えば、90超が、IP全てにわたって共通である。これは、新たなIPの既存のshimの迅速な再構成を可能にする。よって、実施例は、修正なしで、自動生成された相互接続ファブリックの使用も可能にする。ポイントツーポイントバスアーキテクチャでは、相互接続ファブリックの設計は、難しい作業であり得る。上記Yunitアプローチは、最小の努力で、かつ、業界標準ツールへの修正の必要なしで、産業エコシステムをPCIシステムに使用する。図2は、本発明の一実施例によるシステムのブロック図である。システム100は、デスクトップシステムからラップトップからウルトラモバイルPCに、種々のフォームファクタで実現することが可能なPCIベースのシステムなどのPCベースのシステムであり得る。図2に示すように、システム100は、ホストインタフェース110に結合されたプロセッサ105を含み、ホストインタフェース110は同様に、メモリ115ダイナミックランダムアクセスメモリDRAMなどに結合され、同様に、DMIアダプタ120に例えば、DMIバスを介して結合される。DMIアダプタ120は、図2の実施例では構成部分130乃至170として列挙された、図1に示すものなどのSoCにも結合され得る。特定の実施例では、プロセッサ105は、PCIや他の前述のPCプロトコルを使用するウィンドウズ登録商標やリナックス登録商標OSなどのPCベースのオペレーティングシステムOSを実行することが可能な低電力プロセッサであり得るが、システムの特定の構成部分は別のプロトコル例えば、AXI又はOCPのものであり得る。よって、PCI型トランザクションをIPブロックにマッピングすることが可能である。IPブロックはPtPで相互接続することができる。よって、要求者とターゲットとの間の基本PtP通信をサポートするOCPプロトコル又はAXIプロトコルに基づいた相互接続は、PCIバスヘッダ機能及びターゲットベースの復号化をサポートするよう拡張することができる。更に、別々のSoC装置にわたるIPブロック再使用は、トランザクションレベルを物理レベルと分離することにより、支援され得る。すなわち、トランザクションレベルは相互接続が処理することが可能な種の要求を規定し、物理レベルはトランザクションが一点から別の点に進むやり方を表す。前述の2つのレベルを分けることにより、IPは複数の世代の実現形態を超え得る。すなわち、相互接続自体は、別々の世代が、異なるサイズのトランジスタ例えば、別々の半導体プロセスのもの、又は、別々の実現形態例えば、SoCから、複数のダイを含む実現形態を有する場合に変わる可能性が高い。しかし、相互接続層が変わっている間に、トランザクション層は同じ状態に留まる。このようにして、物理層は、トランザクション層と独立して変更され得る。例えば、トランザクション層は、複数の世代にわたり、かつ、複数の物理層にわたって一貫していることがあり得る。対照的に、物理層がIPブロックに組み入れられた場合、世代間のかなりの変更が行われ得、それにより、効率的なIPブロック再使用が妨げられる。実施例はコードで実現することができ、命令を行うためにシステムをプログラミングするために使用することが可能な命令を記憶させた記憶媒体上に記憶することができる。記憶媒体は、限定列挙でないが、フロッピー登録商標ディスク、光ディスク、コンパクトディスクリードオンリメモリCD-ROM、書換可能コンパクトディスクCD-RW及び光磁気ディスクなどの何れかのタイプのディスク、リードオンリメモリROM、ダイナミックランダムアクセスメモリDRAM、スタティックランダムアクセスメモリSRAMなどのランダムアクセスメモリRAM、消去可能プログラマブルリードオンリメモリEPROM、フラッシュメモリ、電気的消去可能プログラマブルリードオンリメモリEEPROMなどの半導体デバイス、磁気若しくは光カード、又は電子的命令の記憶に適した何れかの他のタイプの媒体を含み得る。本発明は、限定数の実施例について説明しているが、当業者は、数多くの修正及び変形をそれらから認識するであろう。特許請求の範囲記載の請求項が、本発明の真の趣旨及び範囲の範囲内に収まる前述の修正及び変形全てを包含することが意図されている。