"0001面に対して4°以下のオフ角θ1で傾斜したSi面が主面とされたSiC基板と、前記SiC基板の主面に形成されたSiCエピタキシャル層とを含み、前記SiC基板の前記主面のオフ方向Dが、[11-20]軸方向および[01-10]軸方向に対して15°/-10°の角度θ2で傾斜した方向である、SiCエピタキシャルウエハ。前記SiCエピタキシャル層は、面方位が0001面であるテラス面と、前記SiC基板の前記主面が0001面に対して傾斜することにより生じる前記テラス面の段差部分に形成され、面方位が11-20面である第1面および面方位が01-10面である第2面が交互に連続してなるステップ面とを有する、請求項1に記載のSiCエピタキシャルウエハ。前記SiCエピタキシャル層の表面には、前記ステップ面のステップラインに沿って0.5nm以上の高さのステップバンチングが形成されており、そのステップバンチングの線密度が40cm-1以下である、請求項2に記載のSiCエピタキシャルウエハ。前記SiCエピタキシャル層の基底面転位密度が、10cm-2以下である、請求項2または3に記載のSiCエピタキシャルウエハ。前記SiCエピタキシャル層の残留電子濃度が、1×1016cm-3以下である、請求項2~4のいずれか一項に記載のSiCエピタキシャルウエハ。前記SiCエピタキシャル層の厚さが100μm以上である、請求項2~5のいずれか一項に記載のSiCエピタキシャルウエハ。前記SiCエピタキシャル層は4H-SiCからなる、請求項2~6のいずれか一項に記載のSiCエピタキシャルウエハ。前記SiC基板は4H-SiCからなる、請求項1~7のいずれか一項に記載のSiCエピタキシャルウエハ。請求項1~8のいずれか一項に記載のSiCエピタキシャルウエハを用いて形成されている、SiC半導体素子。しかしながら、SiC基板のSi面0001面にSiCをエピタキシャル成長させる場合、高信頼性のデバイスを作製する観点から、SiCエピタキシャル層の残留電子濃度は可能な限り小さくさせる方がよい。残留電子濃度を小さくさせるには、エピタキシャル成長時のC/Si比を高くすることが好ましいが、そうすると、SiCエピタキシャル層の表面に発生するステップバンチングの線密度が大きくなるという不具合がある。たとえば、C/Si比=0.5の場合ではステップバンチングの線密度は500cm-1であるのに対し、C/Si比=1.5の場合では、ステップバンチングの線密度が6000cm-1となり、C/Si比の増加に伴ってステップバンチングの線密度は増加してしまう。本発明の目的は、高品質かつ高信頼性の素子を作製できるSiCエピタキシャルウエハ、およびそれを用いて得られるSiC半導体素子を提供することである。上記目的を達成するための本発明のSiC発明のエピタキシャルウエハは、0001面に対して4°以下のオフ角θ1で傾斜したSi面が主面とされたSiC基板と、前記SiC基板の主面に形成されたSiCエピタキシャル層とを含み、前記SiC基板の前記主面のオフ方向Dが、[11-20]軸方向および[01-10]軸方向に対して15°/-10°の角度θ2で傾斜した方向である。オフ方向とは、[0001]軸に対するSiC基板の法線nの傾斜する方向を指し、[0001]軸から法線nを0001面に投影射影したベクトルの向きで示されるものである。すなわち、本発明では、法線nの投影ベクトルの向きが、[11-20]軸方向および[01-10]軸方向に対して15°/-10°の角度で傾斜した方向と一致している。また15°/-10°とは、たとえば、[11-20]軸方向に対して、θ2=5°~25°の範囲に収まる方向のことであり、[01-10]軸方向に関しても同様である。そして、本発明のSiCエピタキシャルウエハによれば、SiC基板の主面のオフ方向Dが、[11-20]軸方向および[01-10]軸方向に対して15°/-10°の角度θ2で傾斜した方向であるため、SiCエピタキシャル層を成長させる際に、SiC基板の基底面転位BPD:BasalPlaneDislocationがSiCエピタキシャル層に伝播することを抑制することができる。そのため、SiCエピタキシャル層の基底面転位密度BPD密度を小さくすることができる。その結果、SiCエピタキシャル層におけるステップバンチングの発生箇所を減らすことができるので、ステップバンチングの線密度を小さくすることができる。そのため、高いC/Si比でSiCエピタキシャル層を成長させても、ステップバンチングの線密度を従来に比べて小さくすることができるので、ステップバンチングの線密度を適当な大きさに抑えながら、SiCエピタキシャル層の残留電子濃度を小さくすることができる。たとえば、SiCエピタキシャル層の残留電子濃度を1×1016cm-3以下にすることができる。したがって、このSiCエピタキシャルウエハを用いて作製された、ショットキーバリアダイオード、MOSFETMetalOxideSemiconductorFieldEffectTransistor、BJTバイポーラトランジスタ、pnダイオード、サイリスタ、IGBTInsulatedgatebipolartransistorなどの各種SiC半導体素子を動作させた場合でも、ステップバンチングの線密度が比較的小さいため、SiCエピタキシャル層の表面または界面の欠陥領域を減らすことができる。その結果、素子のリーク電流、酸化膜厚の不均一性、界面準位、表面再結合などの低減や、電界効果移動度の向上に効果があるので、高品質かつ高信頼性のSiC半導体素子を提供することができる。このような効果は、オフ方向Dを角度θ2で傾けたことにより、面方位が11-20面である第1面および面方位が01-10面である第2面が交互に連続してなるステップ面を有するSiCエピタキシャル層がステップフロー成長横方向成長するためである。また、本発明のSiCエピタキシャルウエハによれば、前記SiCエピタキシャル層の前記ステップ面のステップラインに沿って0.5nm以上の高さのステップバンチングが形成される場合に、そのステップバンチングの線密度を40cm-1以下にすることができる。また、前記SiCエピタキシャル層の基底面転位密度を10cm-2以下にすることができる。ステップバンチングの線密度およびSiCエピタキシャル層の基底面転位密度を上記範囲にできれば、素子のリーク電流を一層低減することができる。また、前記SiCエピタキシャル層の厚さが3μm以上であることが好ましく、4μm~100μmであることがさらに好ましい。一般的に半導体素子の耐圧は、耐圧を保持する層の厚さに比例し、SiC半導体素子の場合、SiCエピタキシャル層の厚さをこの範囲にすることにより、300Vから10kVの耐圧を確保することができる。また、SiCエピタキシャル層および/またはSiC基板は、4H-SiCからなることが好ましい。そして、本発明のSiC半導体素子は、上記した本発明のSiCエピタキシャルウエハを用いて形成されている。そのため、SiCエピタキシャル層の表面における欠陥密度減少に因る、リーク電流低減、電界効果移動度向上、電流増幅率増加などの効果があり、非常に高品質かつ高信頼性のある素子である。以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。図1は、本発明の一実施形態に係るSiCエピタキシャルウエハの概略図である。SiCエピタキシャルウエハ1は、4H-SiCからなり、SiC基板2と、SiC基板2に積層されたSiCエピタキシャル層3とを含む。SiC基板2の厚さt1は、たとえば、200μm~500μmであり、SiCエピタキシャル層3の厚さt2は、SiC基板2よりも薄く、たとえば、100μm以上、好ましくは、4μm~100μmである。また、SiCエピタキシャル層3の窒素濃度は、たとえば、5×1016cm-3以下である。なお、SiCは、同一の組成で様々な積層構造をとる結晶多形ポリタイプを示す材料であり、数100種類以上のポリタイプが存在する。この実施形態では、SiCエピタキシャルウエハ1は、4H-SiCに限らず、たとえば、3C-SiC、6H-SiC、15R-SiCなどであってもよい。これらの中では、6H-SiCなどの六方晶SiCが好ましい。そして、この実施形態では、SiC基板2は4°以下のオフ角θ1を有している。具体的には、SiC基板2の主面4基板表面が、0001面に対して4°以下のオフ角で傾斜した面となっている。0001などの表現は、いわゆるミラー指数であり、SiC結晶の格子面および格子方向を記述する際に用いられる。ミラー指数については、図2および図3を参照して説明することができる。図2は、4H-SiCの結晶構造のユニットセルを表した模式図である。図3は、図2のユニットセルを0001面の真上から見た図である。なお、図2の下部に示したSiC結晶構造の斜視図については、その横に示したSiC積層構造の4層のうち2層のみを抜き出して示している。図2に示すように、4H-SiCの結晶構造は、六方晶系で近似することができ、1つのシリコン原子に対して4つの炭素原子が結合している。4つの炭素原子は、シリコン原子を中央に配置した正四面体の4つの頂点に位置している。これらの4つの炭素原子は、1つのシリコン原子が炭素原子に対して[0001]軸方向に位置し、他の3つの炭素原子がシリコン原子に対して[000-1]軸側に位置している。[0001]軸および[000-1]軸は六角柱の軸方向に沿い、この[0001]軸を法線とする面六角柱の頂面が0001面Si面である。一方、[000-1]軸を法線とする面六角柱の下面が000-1面C面である。また、[0001]軸に垂直であり、かつ0001面の真上から見た場合において六角注の互いに隣り合わない頂点を通る方向がそれぞれ、a1軸[2-1-10]、a2軸[-12-10]およびa3軸[-1-120]である。図3に示すように、a1軸とa2軸との間の頂点を通る方向が[11-20]軸であり、a2軸とa3軸との間の頂点を通る方向が[-2110]軸であり、a3軸とa1軸との間の頂点を通る方向が[1-210]軸である。六角注の各頂点を通る上記6本の軸の各間において、その両側の各軸に対して30°の角度で傾斜していて、六角注の各側面の法線となる軸がそれぞれ、a1軸と[11-20]軸との間から時計回りに順に、[10-10]軸、[1-100]軸、[0-110]軸、[-1010]軸、[-1100]軸および[01-10]軸である。これらの軸を法線とする各面六角柱の側面は、0001面および000-1面に対して直角な結晶面である。そして、SiC基板2の主面4は、図4abに示すように、0001面に対して4°以下のオフ角θ1で傾斜した面となっている。図4は、図1のSiCエピタキシャルウエハの要部拡大図であり、図4aは平面図、図4bは断面図であって、図4aの切断線A-Aでの断面を示している。図4abに示すように、SiC基板2の主面4は、その法線nの方向が[0001]軸方向と一致しておらず、0001面に対して[11-20]軸方向および[01-10]軸方向に対して15°/-10°の角度θ2で傾斜したオフ方向Dに、4°以下のオフ角θ1で傾斜している。オフ方向とは、図2に示すように、[0001]軸に対するSiC基板2の法線nの傾斜する方向を指し、[0001]軸から法線nを0001面に投影射影したベクトルの向きで示されるものである。すなわち、この実施形態では、法線nの投影ベクトルの向きが、[11-20]軸方向および[01-10]軸方向に対して15°/-10°の角度θ2で傾斜した方向と一致している。また15°/-10°とは、たとえば、[11-20]軸方向に対して、θ2=5°~25°の範囲に収まる方向のことであり、[01-10]軸方向に関しても同様である。角度θ2は、好ましくは、15°/-5°であり、さらに好ましくは、ジャスト15°である。つまり、[11-20]軸方向と[01-10]軸方向との間に形成される挟角30°を2等分するように、いずれの軸方向からも15°で傾斜した方向であることが好ましいが、当該ジャスト15°の方向から多少ずれた/-10°の範囲は許容範囲である。これにより、SiC基板2は、規則的に配列された、面方位が0001面である平坦なテラス面5と、主面4が0001面に対して傾斜することにより生じるテラス面5の段差部分に形成され、面方位が11-20面である第1面6aおよび面方位が01-10面である第2面6bが交互に連続してなるステップ面6とを有する複数のレイヤ7bilayerにより構成されており、テラス面5およびステップ面6が主面4を形成している。なお、11-20面は[11-20]軸を法線とする面であり、01-10面は[01-10]軸を法線とする面である。各レイヤ7は、1つのシリコン原子に対して4つの炭素原子が結合して形成された正四面体からなる原子層1層分で構成されており、その高さステップ高さhは、0.25nmである。図4に示すように、各レイヤ7のステップ面6は、オフ方向Dにテラス面5の幅を保ちながら規則的に並ぶことになる。また、ステップ面6のステップエッジとなるステップライン8は、[11-20]軸方向および[01-10]軸それぞれと垂直の関係を保ちながら言い換えれば、[1-100]軸方向および[-2110]軸方向それぞれと平行の関係を保ちながら、テラス面5の幅を取りながら各面6a,6bが平行に交互に並ぶようになる。そして、SiCエピタキシャル層3は、SiC基板2のテラス面5およびステップ面6を保ちながら、各レイヤ7が[11-20]軸方向および[01-10]軸方向に沿って交互にステップフロー成長横方向成長することにより形成されている。具体的には、まず各レイヤ7が[11-20]軸方向に所定の第1テラス幅W1分の第1成長をし、次に[01-10]軸方向に所定の第2テラス幅W2分の第2成長し、この第1成長および第2成長が繰り返し行われることにより、SiCエピタキシャル層3が形成されている。第1テラス幅W1および第2テラス幅W2は同じであることが好ましく、この条件を満たすことにより、各レイヤ7のステップ面6は、オフ方向Dに沿って一定のテラス面5の幅を保ちながら規則的に並ぶことになる。また、各レイヤ7の成長方向の幅ステップ成長幅sは、SiCエピタキシャル層3の厚さt2を用いて、t2/sinθで表すことができる。また、SiCエピタキシャル層3の表面10エピ表面での、各レイヤ7の成長方向の幅ステップ進行幅Lは、t2/tanθで表すことができる。一方、SiCエピタキシャル層3の成長過程では、各レイヤ7原子層が横方向に結晶成長していくため、ステップバンチング9が発生する場合がある。ステップバンチング9とは、図4に示すように、SiCエピタキシャル層3の表面10において、レイヤ7原子層が2層以上統合されて形成されるものであり、0.5nm以上のステップ高さhを有するステップ面6が形成された状態のことをいう。この実施形態では、ステップバンチング9は、たとえば、[11-20]軸方向と垂直な方向に平行なステップライン8に沿って形成されている。この実施形態においても、SiCエピタキシャル層3の表面10にステップバンチング9が形成されているが、その線密度が40cm-1以下であり、従来に比べて非常に小さい。ステップバンチング9の線密度は、たとえば、図5に示すように測定することができる。図5は、ステップバンチングの線密度を説明するための図である。ステップバンチング9の線密度は、たとえば、AFMAtomicForceMicroscope:原子間力顕微鏡を用いて測定することができる。具体的には、AMFを用いて、SiCエピタキシャル層3の表面10の複数箇所をそれぞれ撮影し、撮影された各像に存在するステップバンチング9を数え、複数の像から得られたステップバンチング9の数の平均値を求める。このようなステップバンチング9は、図4に示すように、結晶成長の際にSiC基板2からSiCエピタキシャル層3に伝播した基底面転位11BPD:BasalPlaneDislocationの位置に対応して存在している。すなわち、基底面転位11が存在するところにはステップバンチング9が発生し易いので、ステップバンチング9を減らすには、SiC基板2の主面4が大きな凹凸が形成されていない平滑な面であることは必要だが、さらに、SiCエピタキシャル層3の基底面転位11の密度BPD密度が小さいことも重要である。SiCエピタキシャル層3のBPD密度を小さくできれば、ステップバンチング9の発生箇所を少なくできて線密度を小さくできるとともに、基底面転位11自体が少なくなるので、素子のリーク電流を一層低減することができる。なお、基底面転位11とは、SiC基板2およびSiCエピタキシャル層3の基底面0001面内に平行な転位のことを示している。ステップバンチング9と基底面転位11との対応関係は、たとえば、図6に示すように、SiCエピタキシャル層3の表面10を、溶融KOH水酸化カリウムでウエットエッチングしてエッチピット12を形成し、当該エッチピット12がステップバンチング9の線上に形成されることを確認することにより証明できる。そして、このようなエッチピットを、SiCのエピタキシャル成長前に、SiC基板2の主面4を500°C以上の溶融KOHを用いてエッチングすることにより形成すれば、SiC基板2からSiCエピタキシャル層3に伝播するBPD密度を減少させることができると、非特許文献2には開示されている。しかしながら、SiC基板2にエッチピットを形成するプロセスを制御することは難しく、たとえば、溶融KOHの温度が10°C異なれば、エッチピットのサイズが大きく変化してしまう。また、溶融KOHを用いたエッチングにより、基底面転位以外の転位、たとえば、貫通螺旋転位TSD:ThreadingScrewDislocationや貫通刃状転位TED:ThreadingEdgeDislocationのエッチピットも出現するので、SiC基板2の主面4の凹凸が数μm以上の大きさになる。その結果、SiCエピタキシャル層3の形成後の表面凹凸も大きくなる。そのため、SiCエピタキシャル層3にデバイスを形成する前に、SiCエピタキシャル層3の表面10を平坦化するための加工が必要であるが、平坦化加工の際に、SiCエピタキシャル層3の表面10にダメージを与えてしまう。そこで、この実施形態では、前述したように、SiC基板2の主面4を、0001面に対して[11-20]軸方向および[01-10]軸方向に対して15°/-10°の角度θ2で傾斜したオフ方向Dに、4°以下のオフ角θ1で傾斜させている。これにより、SiC基板2からSiCエピタキシャル層3への基底面転位11の伝播を抑制することができ、SiCエピタキシャル層3のBPD密度を小さくすることができる。次に、図7を参照して、SiCエピタキシャルウエハの製造方法を具体的に説明する。図7は、図1のSiCエピタキシャルウエハの製造工程を工程順に示す図である。まず、図7aに示すように、六方晶SiCインゴット13を用意する。次に、当該SiCインゴット13を、0001面に対して[11-20]軸方向および[01-10]軸方向に対して15°/-10°の角度θ2で傾斜したオフ方向Dに、4°以下のオフ角θ1を付けて切り出すことにより、複数枚のSiCベアウエハ14を得る。次に、SiCベアウエハ14の切り出し面150001面を、ラップ加工などの機械加工により研磨する。機械加工後、図7bに示すように、SiCベアウエハ14の切り出し面150001面を100nm以上研削する。研削は、たとえば、CMPChemicalMechanicalPolishing:化学機械研磨、プラズマエッチングにより行なうことができるが、好ましくは、プラズマエッチングで行う。それぞれの処理の条件は、次の通りである。<CMP条件>研磨速度:0.01nm/h~0.5nm/h、好ましくは、0.1nm/h<エッチング条件ICPInductivelyCoupledPlasma:誘導結合型プラズマ>圧力:200Pa~400Pa、好ましくは、400Pa原料ガス流量:ArもしくはO2を30sccmおよびCF4を60sccm、またはCl2単独で100sccmRFパワー:100W~1000W、好ましくは、500W基板バイアス:10W~100W、好ましくは、50Wエッチングレート:10nm/min~200nm/min、好ましくは、50nm/minプラズマエッチングが好ましい理由は、SiCは非常に硬い材料であるため、ダメージの少ないCMPで100nm以上研削するには数時間必要であるが、プラズマエッチングでは10分程度の短時間で済むためである。一方、SiCベアウエハ14の切り出し面15が受けるダメージについては、SiなどのSiCよりも柔らかい材料では大きなダメージを受けるおそれがあるが、SiCは非常に硬いため、プラズマエッチングによるダメージを少なくできるので、特に問題とならない。この100nm以上の研削により、切り出し後の機械加工により発生したSiCベアウエハ14の切り出し面15のダメージ層が十分に除去され、厚さt1が200μm~500μmのSiC基板2が得られる。なお、この研削工程は、たとえば、SiCベアウエハ14の切り出し直後に機械加工を行わず、代わりにCMPにより研磨をした場合には省略してもよい。たとえばCMPにより研磨もしくは研削を行った場合には、研磨研削後、SiCエピタキシャル層3の形成前に、CMPにより発生するパーティクルを除去するための表面洗浄工程と、表面洗浄工程で用いられた洗浄液の乾燥させる乾燥工程とを実行することが好ましい。CMPにより発生するパーティクルは、SiCエピタキシャル層3の表面10でステップをバンチングさせる原因となるためである。表面洗浄工程では、メガソニック洗浄を利用することができ、好ましくは、機能水オゾン水、水素水などを用いてSiC基板2の主面4をメガソニック洗浄する。なお、メガソニック洗浄に限らず、ジェット洗浄、スクラバー洗浄によりパーティクルを除去してもよい。乾燥工程では、SiC基板2が乾燥するにつれて、その主面4にパーティクルが再付着するおそれがあるので、イオナイザもしくはイオナイズドエアを使用することが好ましい。これにより、SiCエピタキシャル層3でのステップバンチング9の発生を確実に抑えることができる。次に、図7cに示すように、SiC基板2の主面40001面を酸化処理することにより、SiC基板2の主面4に酸化膜16を形成する。酸化処理は、ドライ酸化法、ウエット酸化法のどちらで行なってもよい。酸化処理の条件は、たとえば、次の通りである。なお、図示は省略するが、当該酸化膜16は、SiC基板2の裏面および周面にも形成される。<酸化条件>酸化温度:1000°C~1400°C、好ましくは、1100°C~1300°C雰囲気:O2、NO、N2O、NO2、AirおよびH2O、好ましくは、O2、NO、N2O、NO2酸化時間:2h~48h、好ましくは、8h酸化膜厚:10nm~2000nm、好ましくは、20nm~80nm、具体的に好ましくは、ドライ酸化法で40nmその後、フッ酸HFを用いて、酸化膜16を除去する。この酸化膜16の形成工程および除去工程を行うことにより、CMPやプラズマエッチングで除去しきれなかったSiCベアウエハ14の切り出し面15のダメージ層、CMPやプラズマエッチングの際に発生した変質層ダメージ層を確実に除去することができる。なお、酸化膜16の形成工程および除去工程は、500nm以上の研削処理後だけでなく、研削処理前でのみ行ってもよいし、研削処理の前後両方で行ってもよい。次に、図7dに示すように、SiC基板2上に、SiCエピタキシャル層3を結晶成長させる。結晶成長の条件は、たとえば、次の通りである。<SiCエピタキシャル層の形成条件>成長温度:1600°C~1700°C圧力:10kPa~15kPaH2流量:100slm~200slm原料ガス:SiH4、C3H8、N2成長速度:1μm/h~20μm/hC/Si供給比:1.0~10.0、好ましくは、1.3~2.0SiCエピタキシャル層3を成長させることにより、図1のSiCエピタキシャルウエハ1を得ることができる。このようにして得られたSiCエピタキシャルウエハ1では、ステップバンチング9図4ab参照の線密度を40cm-1以下にすることができる。これは、SiC基板2の主面4のオフ方向Dが、[11-20]軸方向および[01-10]軸方向に対して15°/-10°の角度θ2で傾斜した方向であるため、SiCエピタキシャル層3を成長させる際に、SiC基板2の基底面転位11がSiCエピタキシャル層3に伝播することを抑制することができるためである。そのため、SiCエピタキシャル層3の基底面転位密度BPD密度を小さくすることができる。その結果、SiCエピタキシャル層3におけるステップバンチング9の発生箇所を減らすことができるので、ステップバンチングの線密度を40cm-1以下、好ましくは、無くすことができる。しかも、この実施形態では、CMPもしくはプラズマエッチングによる100nm以上の研削後に酸化膜16の形成工程および除去工程を行うので、CMPやプラズマエッチングで除去しきれなかったSiCベアウエハ14の切り出し面15のダメージ層、CMPやプラズマエッチングの際に発生した変質層ダメージ層を確実に除去することができる。また、酸化膜16の形成工程および除去工程を行うことにより、SiC基板2の主面4に基底面転位11のピットを適切なサイズで形成できるので、これらの工程を行うことによっても、SiCエピタキシャル層3のBPD密度を小さくすることができる。具体的には、図8に示すように、SiC基板2の主面4に1000cm-2前後の基底面転位11が存在する場合において、SiCエピタキシャル層3の成長前に酸化膜16を形成しないと、SiCエピタキシャル層3のBPD密度は80cm-2前後であった。これに対し、酸化膜16を形成した場合には、BPD密度を10cm-2以下にまで減らすことができる。また、非特許文献1で報告されているように、SiCエピタキシャルウエハ1の表面のステップバンチング9の線密度は、SiCエピタキシャル層3形成時の温度およびC/Si比に依存しており、C/Si比=0.5以下にすれば、ステップバンチング9の発生を防止できるしかしながら、SiC基板2のSi面0001面にSiCをエピタキシャル成長させる場合、高信頼性のデバイスを作製する観点から、SiCエピタキシャル層3の残留電子濃度は可能な限り小さくさせる方がよい。残留電子濃度を小さくさせるには、エピタキシャル成長時のC/Si比を高くすることが好ましいが、そうすると、SiCエピタキシャル層3の表面10に発生するステップバンチング9の線密度が大きくなるという不具合がある。これに対し、この実施形態では、C/Si比を高くしても、ステップバンチング9の線密度を従来に比べて小さくすることができる。具体的には、図9に示すように、C/Si比が1.3のときでもステップバンチング9の線密度を40cm-1以下にすることができ、同時に、BPD密度も10cm-2にすることができた。すなわち、非特許文献1にあるように、高いC/S比でエピタキシャル成長することで、残留電子濃度の低減が可能になるが、従来技術では、ステップバンチング9の線密度が1000cm-1以上と非常に高くなるため、デバイス用途には不適切であった。そこで、この実施形態の手法を用いれば、高いC/Si比でSiCエピタキシャル層3を成長させても、ステップバンチング9の線密度が40cm-1以下となる。そのため、図10に示すように、SiC基板2のSi面およびC面のどちらにSiCエピタキシャル層3を成長させた場合でも、残留電子濃度が1×1016cm-3以下となる条件で高品質なエピタキシャル成長が可能になる。その結果、高品質かつ高信頼性のある半導体素子を製造することができる。このSiCエピタキシャルウエハ1は、とりわけ、10kV以上の高耐圧素子用途に非常に適している。しかも、この実施形態では、SiCエピタキシャル層3をSiC基板2のSi面に形成しているので、C面に形成する場合に比べて、SiCエピタキシャル層3の残留電子濃度を一層小さくすることができる。以上のSiCエピタキシャルウエハ1は、たとえば、各種SiC半導体素子の製造に利用することができる。以下では、それらの一例として、ショットキーバリアダイオード、トレンチゲート型MOSFET、およびプレーナゲート型MOSFETの例を示す。図11は、図1のSiCエピタキシャルウエハを用いて作製したショットキーバリアダイオードの模式的な断面図である。SiC半導体素子としてのショットキーバリアダイオード21は、n型たとえば、濃度が1×1018cm-3~1×1021cm-3のSiC基板2と、n-型たとえば、濃度が5×1014~5×1016cm-3のSiCエピタキシャル層3とを含むSiCエピタキシャルウエハ1を備えている。これらにドーピングされたn型不純物としては、たとえば、N窒素、Pリン、Asひ素などを使用できる。SiC基板2の裏面000-1C面には、その全域を覆うようにカソード電極22が形成されている。また、SiCエピタキシャル層3の表面100001Si面には、SiCエピタキシャル層3の一部を活性領域23として露出させるコンタクトホール24を有し、当該活性領域23を取り囲むフィールド領域25を覆うフィールド絶縁膜26が形成されている。フィールド絶縁膜26は、SiO2酸化シリコンからなるが、窒化シリコンSiNなど、他の絶縁物からなっていてもよい。このフィールド絶縁膜26上には、アノード電極27が形成されている。SiCエピタキシャル層3の表面10近傍表層部には、アノード電極27に接するようにp型のJTEJunctionTerminationExtension構造28が形成されている。JTE構造28は、フィールド絶縁膜26のコンタクトホール24の内外に跨るように、当該コンタクトホール24の輪郭に沿って形成されている。このショットキーバリアダイオード21によれば、従来に比べて、リーク電流が1桁以上低減できることが確認できた。図12は、図1のSiCエピタキシャルウエハを用いて作製したトレンチゲート型MOSFETの模式的な断面図である。SiC半導体素子としてのトレンチゲート型MOSFET31は、n型たとえば、濃度が1×1018cm-3~1×1021cm-3のSiC基板2と、n-型たとえば、濃度が5×1014~5×1016cm-3のSiCエピタキシャル層3とを含むSiCエピタキシャルウエハ1を備えている。SiC基板2の裏面000-1C面には、その全域を覆うようにドレイン電極32が形成されている。SiCエピタキシャル層3の表面100001Si面近傍表層部には、p型たとえば、濃度がたとえば、1×1016cm-3~1×1019cm-3のボディ領域33が形成されている。SiCエピタキシャル層3において、ボディ領域33に対してSiC基板2側の部分は、エピタキシャル成長後のままの状態が維持された、n-型のドレイン領域34である。SiCエピタキシャル層3には、ゲートトレンチ35が形成されている。ゲートトレンチ35は、SiCエピタキシャル層3の表面10からボディ領域33を貫通し、その最深部がドレイン領域34に達している。ゲートトレンチ35の内面およびSiCエピタキシャル層3の表面10には、ゲートトレンチ35の内面全域を覆うようにゲート絶縁膜36が形成されている。そして、ゲート絶縁膜36の内側を、たとえばポリシリコンで埋め尽くすことにより、ゲートトレンチ35内にゲート電極37が埋設されている。ボディ領域33の表層部には、ゲートトレンチ35の側面の一部を形成するn型のソース領域38が形成されている。また、SiCエピタキシャル層3には、その表面10からソース領域38を貫通し、ボディ領域33に接続されるp型たとえば、濃度が1×1018cm-3~1×1021cm-3のボディコンタクト領域39が形成されている。SiCエピタキシャル層3上には、SiO2からなる層間絶縁膜40が形成されている。層間絶縁膜40に形成されたコンタクトホール41を介して、ソース電極42がソース領域38およびボディコンタクト領域39に接続されている。ソース電極42とドレイン電極32との間ソース-ドレイン間に所定の電位差を発生させた状態で、ゲート電極37に所定の電圧ゲート閾値電圧以上の電圧を印加することにより、ゲート電極37からの電界によりボディ領域33におけるゲート絶縁膜36との界面近傍にチャネルを形成することができる。これにより、ソース電極42とドレイン電極32との間に電流を流すことができ、トレンチゲート型MOSFET31をオン状態にさせることができる。このトレンチゲート型MOSFET31の製造工程では、イオン注入領域たとえば、ボディ領域33、ソース領域38などを活性化させるために高温アニールたとえば、1500°C以上を行う。高温アニール工程では、通常、カーボンキャップなどを用いてSiCエピタキシャル層3の表面10を保護しなければ、ステップバンチング9が増加し易い。そこで、この実施形態で得られたSiCエピタキシャルウエハ1を用いれば、高温アニールの際に表面10保護を施さなくても、ステップバンチング9の増加を防止することができる。また、SiCエピタキシャル層3のステップバンチング9は、MOSFET31の酸化膜16界面においてキャリアの散乱要因になるため、ステップバンチング9の線密度が大きいと、キャリア移動度が低下する。この実施形態では、ステップバンチング9の線密度を従来に比べて1/50に小さくすることができるので、キャリア移動度を向上させることができる。図13は、図1のSiCエピタキシャルウエハを用いて作製したプレーナゲート型MOSFETの模式的な断面図である。SiC半導体素子としてのプレーナゲート型MOSFET51は、n型たとえば、濃度が1×1018cm-3~1×1021cm-3のSiC基板2と、n-型たとえば、濃度が5×1014~5×1016cm-3のSiCエピタキシャル層3とを含むSiCエピタキシャルウエハ1を備えている。SiC基板2の裏面000-1C面には、その全域を覆うようにドレイン電極52が形成されている。SiCエピタキシャル層3の表面100001Si面近傍表層部には、p型たとえば、濃度がたとえば、1×1016cm-3~1×1019cm-3のボディ領域53がウェル状に形成されている。SiCエピタキシャル層3において、ボディ領域53に対してSiC基板2側の部分は、エピタキシャル成長後のままの状態が維持された、n-型のドレイン領域54である。ボディ領域53の表層部には、n型のソース領域55がボディ領域53の周縁と間隔を空けて形成されている。ソース領域55の内側には、p型たとえば、濃度が1×1018cm-3~1×1021cm-3のボディコンタクト領域56が形成されている。ボディコンタクト領域56は、ソース領域55を深さ方向に貫通し、ボディ領域53に接続されている。SiCエピタキシャル層3の表面10には、ゲート絶縁膜57が形成されている。ゲート絶縁膜57は、ボディ領域53におけるソース領域55を取り囲む部分ボディ領域53の周縁部およびソース領域55の外周縁を覆っている。ゲート絶縁膜57上には、たとえばポリシリコンからなるゲート電極58が形成されている。ゲート電極58は、ゲート絶縁膜57を挟んでボディ領域53の周縁部に対向している。SiCエピタキシャル層3上には、SiO2からなる層間絶縁膜59が形成されている。層間絶縁膜59に形成されたコンタクトホール60を介して、ソース電極61がソース領域55およびボディコンタクト領域56に接続されている。ソース電極61とドレイン電極52との間ソース-ドレイン間に所定の電位差を発生させた状態で、ゲート電極58に所定の電圧ゲート閾値電圧以上の電圧を印加することにより、ゲート電極58からの電界によりボディ領域53におけるゲート絶縁膜57との界面近傍にチャネルを形成することができる。これにより、ソース電極61とドレイン電極52との間に電流を流すことができ、プレーナゲート型MOSFET51をオン状態にさせることができる。このプレーナゲート型MOSFET51においても、図12のトレンチゲート型MOSFET31と同様に、高温アニールの際に表面保護を施さなくてもステップバンチング9の増加を防止でき、キャリア移動度を向上させることができる。以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。たとえば、図示は省略するが、この実施形態のSiCエピタキシャルウエハ1を用いてMOSキャパシタを製造することもできる。そのMOSキャパシタでは、歩留まりおよび信頼性を向上させることができ、とりわけ歩留まりに関しては、20以上向上させることができる。また、信頼性については初期不良を減少させることができる。また、図示は省略するが、この実施形態のSiCエピタキシャルウエハ1を用いてバイポーラトランジスタを製造することもできる。バイポーラトランジスタは、増幅率が高い方が好ましいが、ステップバンチング9の線密度が高いと、表面10再結合の影響により高い増幅率が得ることが困難である。そこで、この実施形態のSiCエピタキシャルウエハ1を用いれば、SiCエピタキシャル層3のステップバンチング9の線密度および残留電子濃度が低い上に、高いC/Si比でエピ成長したものであるので、バイポーラトランジスタの増幅率を、従来に比べて一層向上させることができる。その他、この実施形態のSiCエピタキシャルウエハ1は、pnダイオード、IGBTInsulatedGateBipolarSemiconductor:絶縁ゲートバイポーラトランジスタ、CMOSなどの製造に用いることもできる。また、前述のショットキーバリアダイオード21、トレンチゲート型MOSFET31およびプレーナゲート型MOSFET51に関して、各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、ショットキーバリアダイオード21において、p型の部分がn型であり、n型の部分がp型であってもよい。本発明の半導体素子は、たとえば、電気自動車ハイブリッド車を含む、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置とくに自家発電装置が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。"