"第1の超小型電子素子及び第2の超小型電子素子であって、該超小型電子素子の各々はその前面に隣接して能動半導体デバイスを具現化し、各超小型電子素子は、それぞれの前記前面から離れている背面を有し、各々は、それぞれの前記前面において露出している導電性パッドを有する、第1の超小型電子素子及び第2の超小型電子素子と、熱膨張係数CTEが10ppm/°C未満である材料から構成されるインターポーザであって、反対側に面している第1の面及び第2の面と、該インターポーザの開口部内に延在しかつ前記第1の面及び前記第2の面において露出している第2の導電性素子と、を有し、前記第1の面は前記超小型電子素子の前記前面に面し、前記第2の面は前記第2の超小型電子素子の前記前面に面している、インターポーザと、を具備し、前記第1の超小型電子素子及び前記第2の超小型電子素子の各々は、該それぞれの超小型電子素子の前記背面から該それぞれの超小型電子素子の前記前面に向かって延在している開口部内に延在している第1の導電性素子を更に備え、前記第1の導電性素子の少なくとも1つは、対応する第1の超小型電子素子又は第2の超小型電子素子の前記導電性パッドを通って延在し、前記第1の導電性素子は前記第2の導電性素子に電気的に結合されている、超小型電子アセンブリ。前記第2の導電性素子が延在している前記開口部は、前記第1の超小型電子素子及び前記第2の超小型電子素子を通って延在している前記開口部のうちの少なくとも一方と交差している、請求項1に記載の超小型電子アセンブリ。前記第2の導電性素子が延在している前記開口部は、前記第1の超小型電子素子及び前記第2の超小型電子素子を通って延在している前記開口部の各々と交差している、請求項1に記載の超小型電子アセンブリ。前記第2の導電性素子が延在している前記開口部は、前記第1の超小型電子素子及び前記第2の超小型電子素子を通って延在している前記開口部のうちのいずれとも交差しない、請求項1に記載の超小型電子アセンブリ。前記インターポーザは、本質的に誘電材料から構成される、請求項1に記載の超小型電子アセンブリ。前記インターポーザは、本質的に金属又は半導体材料から構成され、前記インターポーザの前記開口部は絶縁体によって裏打ちされている、請求項1に記載の超小型電子アセンブリ。各超小型電子素子の前記第1の導電性素子は、それぞれの前記導電性パッドを通って延在している、請求項1に記載の超小型電子アセンブリ。前記第2の導電性素子は、前記第1の面及び前記第2の面において露出している第2の導電性パッドを備え、前記第1の超小型電子素子及び前記第2の超小型電子素子の前記パッドは第1のパッドであり、該第1のパッドは前記第2のパッドと並置され、前記第1の導電性素子は前記第1のパッド及び前記第2のパッドの並置された面と接触している、請求項1に記載の超小型電子アセンブリ。前記第2の導電性素子が延在している前記インターポーザの前記開口部は、該インターポーザの前記第1の面及び前記第2の面に対して直角に延在している内壁を有する、請求項1に記載の超小型電子アセンブリ。前記第2の導電性素子が延在している前記インターポーザの前記開口部は、該インターポーザの前記第1の面と前記第2の面との間の方向おいて先細りになっている、請求項1に記載の超小型電子アセンブリ。前記第1の超小型電子素子の前記開口部は、該第1の超小型電子素子の前記背面から該超小型電子素子の前記前面に向かう方向において先細りになっている、請求項9に記載の超小型電子アセンブリ。前記第1の超小型電子素子の前記開口部は、該第1の超小型電子素子の前記背面から該第1の超小型電子素子の前記前面に向かう方向において先細りになっている、請求項10に記載の超小型電子アセンブリ。前記第1の超小型電子素子の前記開口部の内面は、該第1の超小型電子素子の前記前面に対して直角に延在している、請求項9に記載の超小型電子アセンブリ。前記第1の超小型電子素子の前記開口部の内面は、該第1の超小型電子素子の前記前面に対して直角に延在している、請求項10に記載の超小型電子アセンブリ。前記第2の導電性素子は、前記インターポーザの前記開口部の内面の輪郭に沿っている、請求項1に記載の超小型電子アセンブリ。前記第2の導電性素子は、前記インターポーザの前記開口部の内面の輪郭に沿わない、請求項1に記載の超小型電子アセンブリ。前記インターポーザの前記開口部と前記第1の超小型電子素子又は前記第2の超小型電子素子のうちの少なくとも一方の前記開口部とは先細りになって、互いから反対方向に小さくなっている、請求項1に記載の超小型電子アセンブリ。前記インターポーザは、前記第1の超小型電子素子又は前記第2の超小型電子素子のうちの少なくとも一方に電気的に接続された少なくとも1つの受動コンポーネントを更に備えている、請求項1に記載の超小型電子アセンブリ。請求項1に記載の超小型電子アセンブリと、該超小型電子アセンブリに電気的に接続された1つ又は複数の他の電子コンポーネントと、を具備するシステム。ハウジングを更に具備し、前記超小型電子アセンブリ及び前記他の電子コンポーネントは前記ハウジングに実装されている、請求項19に記載のシステム。超小型電子アセンブリを製造する方法であって、第1の超小型電子素子及び第2の超小型電子素子を、それらの間のインターポーザとともに組み立てるステップであって、前記超小型電子素子の各々は、その前面に隣接して能動半導体デバイスを具現化し、それぞれの前記前面から離れている背面を有し、前記前面において露出する導電性パッドを有する、ステップ、を含み、前記インターポーザは、本質的に半導体材料又は無機誘電材料のうちの少なくとも1つから構成され、前記インターポーザは、反対側に面する第1の面及び第2の面と、前記インターポーザを通って延在し、かつ前記第1の面及び前記第2の面において露出している第2の導電性素子と、を有し、前記第1の面は前記第1の超小型電子素子の前記前面に面し、前記第2の面は前記第2の超小型電子素子の前記前面に面しており、次いで、前記超小型電子素子の背面からそれぞれの前記前面に向かって延在する開口部内に延在する第1の導電性素子を形成するステップであって、該第1の導電性素子のうちの少なくとも1つは、前記超小型電子素子のうちの少なくとも1つにおける対応する前記導電性パッドを通って延在し、前記第1の導電性素子は、前記第2の導電性素子に電気的に結合され、前記超小型電子素子の前記開口部の内面は、各超小型電子素子のそれぞれの前記前面に対して第1の方向及び第2の方向に延在して実質的な角度を画定する、ステップ、を含む、方法。各超小型電子素子の前記第1の導電性素子は、それぞれの前記導電性パッドを通って延在する、請求項21に記載の方法。前記第2の導電性素子は、前記第1の面及び前記第2の面において露出する第2の導電性パッドを備え、各超小型電子素子の前記第1の導電性パッドは前記第2のパッドのうちの1つと並置され、前記第1の導電性素子は前記第1のパッド及び前記第2のパッドの並置された面と接触する、請求項21に記載の方法。前記第2の導電性素子が延在する前記インターポーザの前記開口部は、該インターポーザの前記第1の面及び前記第2の面に対して直角に延在する内壁を有する、請求項21に記載の方法。前記第2の導電性素子が延在する前記インターポーザの前記開口部は、該インターポーザの前記第1の面と前記第2の面との間の方向に先細りになる、請求項21に記載の方法。前記第2の導電性素子は、前記インターポーザの前記開口部の内面の輪郭に沿っている、請求項21に記載の方法。前記第2の導電性素子は、前記インターポーザの前記開口部の内面の輪郭に沿わない、請求項21に記載の方法。前記インターポーザの前記開口部及び前記第2の導電性素子は反対方向に先細りにされる、請求項27に記載の方法。詳細な説明図1は、本発明の一実施形態による超小型電子アセンブリ100を示す。超小型電子パッケージは、第1の超小型電子素子102及び第2の超小型電子素子112を備え、各々、それら超小型電子素子の間に配置されたインターポーザ120に向かって面している、コンタクト支持前面104、114を有している。各超小型電子素子を、例えば、シリコン、シリコンの合金、又はIII-V族半導体材料若しくはII-VI族半導体材料等の他の半導体材料を含むことができる、半導体チップにおいて具現化された集積回路とすることができる。図1Aの拡大図に見られるように、チップ102は、チップの主面である、コンタクト支持面とも呼ばれる前面104を有し、その前面にチップの第1の領域105がある。第2のチップ112は、チップ102と同じ構造を有することができる。第1の領域105は誘電体領域を含み、その誘電体領域は、通常、複数の配線層を備え、配線層の間及びその周囲に誘電体層が配置されている。特定の実施形態では、誘電体領域は、誘電率が低い誘電材料の1つ又は複数の層、すなわちlow-k誘電体層を含むことができる。low-k誘電材料としては、特に、多孔質二酸化ケイ素、炭素ドープ二酸化ケイ素、高分子誘電体及び多孔質高分子誘電体が挙げられる。多孔質low-k誘電体層では、誘電体層は実質的な多孔性を有することができ、それにより、同じ材料の非多孔質層に比較して誘電材料の誘電率が低下する。誘電材料は、一般に、誘電率が約1.0を著しく上回るが、多孔質誘電材料内の開放空間を占有する空気は、誘電率が約1.0である。このように、幾つかの誘電材料は、実質的な多孔性を有することにより、誘電率の低下を達成することができる。しかしながら、高分子誘電材料及び多孔質誘電材料等の幾つかのlow-k誘電材料は、従来の誘電材料より、耐えられる機械的応力がはるかに小さい。超小型電子素子を試験することができる特定のタイプの動作環境及び方法は、low-k誘電材料が許容できる限界か又はその近くの応力を与える可能性がある。本明細書に記載する超小型電子アセンブリは、超小型電子素子に応力が加えられる位置をlow-k誘電体層105から離れるように移動させることにより、超小型電子素子のlow-k誘電体層に対する保護を改善する。このように、製造、動作及び試験がlow-k誘電体層に加える応力をはるかに低下させることができ、したがって、low-k誘電体層が保護される。層105はまた、能動半導体デバイス例えば、トランジスタ、ダイオード又は他の能動デバイスを含み、それらは、配線層により、前面にある複数の導電性パッド106に最終的に接続される。チップがシリコンオンインシュレータSOI型チップである場合、第1の領域105は、能動半導体デバイスの下に位置する埋込誘電体層も含むことができる。第1の領域105は、前面104からチップの第2の領域107を分離することができる。第1の領域は、通常、厚さが0.1ミクロンμmから5ミクロンμmであり、通常、薄化することができない。第2の領域107は、通常、本質的に半導体材料通常、単結晶又は多結晶のいずれかから構成され、通常、厚さが20ミクロンμm未満であり、その厚さは、通常、処理中に初期半導体ウェハが薄化された程度によって決まる。一実施形態では、チップは、第1の領域105しか有しない場合があり、第2の領域107は存在しない場合がある。したがって、超小型電子素子102、112が実装されるインターポーザ120は、超小型電子素子を構造的に支持し、超小型電子素子102、112の厚さを並外れた程度まで減少させることができる。図1に更に示すように、超小型電子素子を、接着剤101等により、インターポーザ120に合わせて接合することができる。他のあり得る接合材料としてはガラスを挙げることができ、ガラスは、特定の実施形態では、ドープすることができ、500°C未満のガラス転移温度を有することができる。通常、超小型電子素子112は、本質的に他の超小型電子素子102と同じ半導体材料から構成される。図1に更に見られるように、超小型電子素子110は、複数の導電性ビア素子を有することができ、それらは、導電性パッド106、116との導電性接続を提供するように、超小型電子素子の開口部を通って延在している。超小型電子素子102、112を、導電性パッド106、116及びそれらの間のインターポーザ120を通って延在している導電性素子118を介して、互いに電気的に接続することができる。一例では、導電性素子118は、導電性パッド106、116の露出面と接触して金属を堆積させることによって形成される金属構造物featureを含むことができる。後に更に詳細に説明するように、様々な金属堆積ステップを使用して導電性素子を形成することができる。図1に更に見られるように、導電性素子118を、フリップ-チップ式と同様に、ボンドメタル、例えばはんだ、錫、インジウム又はそれらの組合せの塊128等を介して、誘電体素子126の面において露出したコンタクト124に導電接合することができる。そして、誘電体素子は、誘電体素子126から突出している導体塊132、例えばはんだボール等を介して、パッケージ100を、回路パネル134の対応するコンタクト136に更に電気的に接続する複数の端子130を有することができる。図1は、回路パネル134を接合する前のパッケージ100を示す。図2は、パッケージ100とそれに接合された回路パネル134とを備えた超小型電子アセンブリを示す。熱伝導性材料142、例えば熱伝導性グリース、熱伝導性接着剤、又は、はんだ、錫、インジウム、金若しくは他の材料等の比較的溶融温度の低い接合金属等により、超小型電子素子102の背面137にヒートスプレッダ140を熱的に結合することができる。金属又は金属の導電性化合物のように、熱伝導性材料142が導電性でもある場合、誘電体層図示せずは、こうした熱伝導性かつ導電性材料142から超小型電子素子102の背面137を分離することができる。上述したように、超小型電子素子アセンブリ又はパッケージ100により、超小型電子素子102、112の厚さを並外れた程度まで減少させることができる。このように、各超小型電子素子102又は112の厚さを、第1の領域105図1Aの厚さのみ、又はこうした厚さに第2の領域107のわずかな厚さを足した厚さのみとすることができる。厚さの減少により、ヒートスプレッダ140によって、著しく有効かつ均一な熱伝達を達成するのを可能にすることができる。図3は、エリアアレイで配置されるように示される、背面において露出された導電性素子118を示す、パッケージの超小型電子素子112の背面115に向かって見たときの図である。図3においてまた示されるように、導電性素子118は、第2の開口部123内に延在し、超小型電子素子110の前面103図1において露出している導電性パッド116同様にエリアアレイで配置することができるに接続されている。代替的に、超小型電子素子の導電性パッド116が、周縁144に隣接して配置することができるか、又は前面に対して中心に配置することができる等の異なる配置を有する場合、導電性素子118は、通常、整合パターンを有している。ここで図4を参照して、本発明の別の実施形態による超小型電子アセンブリを作製する製造方法について説明する。図4は、導電性ビア224が延在しているスルーホール222を有するインターポーザ220を示す部分断面図である。ビア224は、インターポーザの第1の主面227及び第2の主面229それぞれにおいて露出している第1の導電性パッド226及び第2の導電性パッド228において終端することができる。インターポーザは、約10ppm/摂氏度未満、すなわち10ppm/°C未満の線熱膨張係数CTE-αを有することができる。特に、シリコン、二酸化ケイ素、幾つかのセラミック材料及び幾つかの金属のCTE-αはこの範囲内にある。インターポーザが金属又は半導体材料から作製される場合、誘電体層230が、第1の主面及び第2の主面の上に重なり、インターポーザ220の本体からビア224及びパッド226、228を絶縁するように、スルーホール222を裏打ちすることができる。そして、図5に示すように、ウェハの前面203、213が第1のインターポーザ面227及び第2のインターポーザ面229それぞれに面するように、第1のウェハ202及び第2のウェハ212がインターポーザに取り付けられる。インターポーザをウェハに取り付けるために、接着剤又は他の誘電材料201、例えばガラスを使用することができる。通常、ウェハは、各ウェハの導電性パッドがインターポーザのパッドと並置されるように、インターポーザに取り付けられる。例えば、第1のウェハ202の導電性パッド204は、インターポーザパッド226と並置され、第2のウェハ212の導電性パッド214は、インターポーザパッド228と並置される。次に、図6に見られるように、ウェハの厚さが、上述したように、研削、ラップ仕上げ又は研磨等によって減少される。このステップを完了した後、各ウェハ202、212は、上述したように非薄化可能領域105図1Aの厚さに対応する厚さ231を有することができ、又は非薄化可能領域の下に位置する領域107図1Aの何らかの材料を含むことができる、より大きい厚さを有することができる。一実施形態では、一方又は両方のウェハ202、212の領域107は、最大20ミクロンμmの厚さを有することができる。図7は、処理の後続段階を示し、上に導電性パッド204、214を有する各ウェハの厚さを貫通して延在する第1の開口部206及び第2の開口部216が形成される。こうした開口部を、例えば、エッチング、レーザパターニング、サンドブラスト加工、機械的フライス加工、又は各ウェハの半導体材料に適用される他の技法により、作製することができる。ウェハ厚さを貫通して延在する開口部を形成した後、開口部の内壁に誘電体層232を形成することができ、その後、それぞれのパッド204、214を貫通して開口部を延在させることができる。開口部206、216及び誘電体層232を形成するプロセスを、米国特許出願公開第20080246136号、又は各々が2010年7月23日に出願された、米国特許出願第12/842,717号、同第12/842,612号、同第12/842,669号、同第12/842,692号、同第12/842、587号のいずれか又は全てに概略的に記載されているようなものとすることができ、それらの開示内容は、参照することにより本明細書の一部をなすものとする。一実施形態では、誘電体層232を、開口部206、216内の露出した半導体面又は導電性面の上に、かつ超小型電子素子の露出面の上に、電気泳動堆積又は電着によって選択的に形成することができる。図8は、ウェハパッド204、214とインターポーザパッド226、228とのそれぞれの並置された面の間の誘電材料又は接合材料の一部が除去される任意選択的なステップを示す。次いで、図9に示すように、開口部206、216内に金属の1つ又は複数の層を堆積させて、超小型電子アセンブリのそれぞれの外側に面する面237、239において露出している導電性素子236、238を形成することができる。導電性素子236、238は、それぞれのウェハ202、212の導電性パッド204、214と接触し、インターポーザパッド226、228及びインターポーザを通って延在しているビア224を介して合わせて電気的に結合される。図9に見られる実施形態では、ビア224が延在している開口部222は、第1のウェハ202及び第2のウェハ212を貫通して延在している開口部206、216と交差する。しかしながら、他の構成もあり得る。例えば、図10に見られるように、ウェハ202、212の一方又は両方における導電性素子を、ビア224から1つ又は複数の横方向240インターポーザ主面227が延在する方向にずらすことができる。図10に示す場合では、両導電性素子236、238を、ビアから同じ方向にずらすことができ、導電性素子が形成される開口部206、216のいずれもが、ビア224が延在しかつ該ビア224が導電性素子236、238に電気的に接続する対応するインターポーザ開口部222と交差しない。図9に見られるように、超小型電子素子202、212の開口部216、206の内面は、各超小型電子素子のそれぞれの第1の面104に対して第1の方向及び第2の方向に延在して、実質的な角度109を画定することができる。図10に更に見られるように、インターポーザビア224とパッド204、214との間の電気的接続を、1つ又は複数の方法で設けることができる。例えば、超小型電子素子212は、インターポーザ220に面する導電性パッド214から離れる方向に延在するトレース244を有することができ、トレース244を、はんだ、錫又はインジウム等の接合金属245、拡散接合の使用、又は代替的に熱及び圧力下での直接金属間接合等によって、インターポーザのビア224に導電接合することができる。別の例では、インターポーザ220は、インターポーザの第1の主面227が延在する方向240において、ビア224から離れるように延在する導電性トレース242を有することができる。この場合、導電性素子236の製造により、第1のウェハのパッド204とインターポーザのトレース242との間に電気的接続が形成される。図11は、導電性素子236、238が方向240において互いからずれている別の例を示す。ここで図12を参照すると、インターポーザ320の開口部322が、その幅が超小型電子素子202のうちの1つにおいて、その前面に向かう方向において小さくなるように先細りになっている、更なる変形形態が示されている。超小型電子素子202、212の開口部306、316を形成した後、開口部の壁及び第1の面に、誘電体層307、317を形成することができる。その後、図13に見られるように、導電性パッド304、314とインターポーザビアの対応する接合面326、328との並置された面の間の誘電材料、例えば接着剤の一部を除去することができる。図14は、導電性素子336、338がインターポーザビアの対応する面と接触して形成された後の超小型電子アセンブリを示し、堆積した導電性材料、例えば堆積した金属は、導電性パッド304、314の面とそれと並置されるインターポーザビアの対応する面326、328との間の空間を充填する。図15は、更なる変形形態を示し、そこでは、インターポーザ開口部を通って延在している導電性素子424は、インターポーザ開口部422の内面の輪郭に沿わない形状、例えば円錐台形状を有している。図15に示す構造体の製造方法もまた、上述した方法図4~図14と異なる可能性がある。この場合、インターポーザ420は、超小型電子素子402、412と並置されるとき、第1の主面と第2の主面との間に延在する、誘電材料426で充填される開口部422を有することができる。超小型電子素子402及びその上の導電性パッド404に開口部406が形成されるとき、材料除去プロセスは、接着剤又は接合層401を通して、かつ誘電材料426の領域を通して、導電性パッド414の上面414aが開口部406内で露出するまで続けられる。その後、開口部406を、金属又は金属の導電性化合物の1つ又は複数の層で充填して、超小型電子素子402及びインターポーザ420を貫通して延在する導電性素子436を形成することができる。図16は、図15に示す構造体の変形形態を示し、そこでは導電性素子536が、開口部406内の誘電体層407の内面を裏打ちするが、開口部を充填しない、中空構造体として形成されている。導電性素子536は、開口部406内に露出する導電性パッド414の上面414aと接触する。図17は更なる変形形態を示し、そこでは、導電性素子636、638が形成されたときに互いに直接接触することができるように、開口部506が両導電性パッド504、514の厚さを貫通して延在している。図18は、上述した実施形態図11の変形形態を示し、そこでは、インターポーザ720は1つ又は複数の受動回路素子を具現化している。例えば、インターポーザは、第1のコンデンサ750を具現化することができ、第1のコンデンサは、インターポーザ720の主面751に沿って延在するそれぞれのトレース756、758と電気的に接続された電極752、754を有している。同様に、インターポーザは、第2のコンデンサ760を具現化することができ、第2のコンデンサは、インターポーザ720の主面761に沿って延在するそれぞれのトレース766、768と電気的に接続された電極762、764を有している。トレース758、766のうちの幾つかを、更なる導電性素子736、738を介して、アセンブリの動作時に時間変化する信号を搬送する導電性パッドに接続することができる一方、他のトレース756、768を、アセンブリの動作時に接地又は電源電圧等の基準電位を搬送する1つ又は複数の導電性パッド図示せずに接続することができる。図18に見られる実施形態の他の変形形態では、受動回路素子は、図18に見られるように配置され、かつ例えば図18に見られるように電気的相互接続構成を有する、インダクタ、抵抗器又は他の受動回路素子のうちの1つ又は複数を含むことができる。超小型電子アセンブリの構造及び製造、並びにそれを高レベルのアセンブリに組み込むことは、本出願と同日に出願されたOganesian他の以下の本願と同一の所有者によって所有される同時係属出願、すなわちSTACKEDMICROELECTRONICASSEMBLYWITHTSVSFORMEDINSTAGESANDCARRIERABOVECHIP米国仮特許出願第61/419,033号、代理人整理番号第Tessera38619号及びSTACKEDMICROELECTRONICASSEMBLYWIGHTSVSFORMEDINSTAGESWITHPLURALACTIVECHIPS米国仮特許出願第61/419,037号、代理人整理番号第Tessera38632号、並びに各々が2010年7月23日に出願された以下の米国特許出願、すなわち米国特許出願第12/842,717号、同第12/842,651号、同第12/842,612号、同第12/842,669号、同第12/842,692号及び同第12/842,587号のうちの1つ又は複数に記載されている構造体及び製造ステップを含むことができ、こうした出願の全ての開示内容は、参照することにより本明細書の一部をなすものとする。上述した構造体は、並外れた3次元相互接続機能を提供する。これらの機能をあらゆるタイプのチップで使用することができる。単に例として、チップの以下の組合せを、上述したような構造体に含めることができる。すなわち、iプロセッサ及びプロセッサとともに使用されるメモリ、ii同じタイプの複数のメモリチップ、iiiDRAM及びSRAM等の異なるタイプの複数のメモリチップ、iv画像センサ及びセンサからの画像を処理するために使用される画像プロセッサ、v特定用途向け集積回路ASIC及びメモリである。上述した構造体を、別の電子システムの構成で利用することができる。例えば、本発明の更なる実施形態によるシステム800は、他の電子コンポーネント808及び810とともに上述したような構造体806を含む。説明した例では、コンポーネント808は半導体チップであり、コンポーネント810が表示画面であるが、他のあらゆるコンポーネントを使用することができる。当然ながら、例示を明確にするために図19には2つの追加のコンポーネントのみを示すが、本システムは、あらゆる数のこうしたコンポーネントを含むことができる。上述した構造体806を、例えば、図1、図9、図10、図14、図15、図16、図18に関連して上述したような超小型電子アセンブリ100とすることができる。更なる変形形態では、両方を提供することができ、あらゆる数のこうした構造体を使用することができる。構造体806並びにコンポーネント808及び810は、破線で概略的に示す共通ハウジング801内に取り付けられ、必要に応じて互いに電気的に相互接続されて所望の回路を形成する。図示する例示的なシステムでは、システムは、可撓性印刷回路基板等の回路パネル802を含み、回路パネルは、コンポーネントを互いに相互接続する多数の導体804を含み、それらのうちの1つのみを図19に示す。しかしながら、これは単に例示的なものであり、電気接続をもたらすあらゆる適当な構造を使用することができる。ハウジング801は、例えば携帯電話又は携帯情報端末における使用可能なタイプの携帯型ハウジングとして示されており、画面810は、ハウジングの表面において露出している。構造体806が、撮像チップ等の感光素子を含む場合、光を構造体に誘導するために、レンズ811又は他の光学デバイスもまた提供することができる。この場合もまた、図19に示す簡略化システムは単に例示的なものであり、上述した構造体を用いて、デスクトップコンピュータ、ルータ等、一般に固定構造体とみなされるシステムを含む他のシステムを作製することができる。上記で検討した特徴のこれらの変形形態及び組み合わせ、並びに他の変形形態及び組み合わせは、本発明から逸脱することなく利用することができるので、好ましい実施形態の上述した説明は、特許請求の範囲によって規定されるような本発明を限定するものではなく例示するものとして受け取られるべきである。"