表面がシリコン結晶であるベース基板と、前記シリコン結晶上の一部の領域に形成されたSixGe1-xC0≦x<1エピタキシャル結晶と、前記SixGe1-xC0≦x<1エピタキシャル結晶上に形成された3族窒化物半導体結晶とを含む半導体基板。前記シリコン結晶上に形成され、かつ、前記シリコン結晶を露出する開口を有し、結晶の成長を阻害する阻害体をさらに含み、前記SixGe1-xC0≦x<1エピタキシャル結晶は、前記開口の内部に形成されている請求項1に記載の半導体基板。前記シリコン結晶と前記SixGe1-xC0≦x<1エピタキシャル結晶との間に、前記シリコン結晶の表面に形成されたSixGe1-x0≦x<1層の表面が炭素により変成されたSixGe1-xC0≦x<1変成層をさらに備える請求項1又は2に記載の半導体基板。前記シリコン結晶と前記SixGe1-xC0≦x<1エピタキシャル結晶との間に、エピタキシャル成長したSixGe1-x0≦x<1エピタキシャル層をさらに備える請求項1又は2に記載の半導体基板。前記SixGe1-x0≦x<1エピタキシャル層と前記SixGe1-xC0≦x<1エピタキシャル結晶との間に、前記SixGe1-x0≦x<1エピタキシャル結晶の表面が炭素により変成されたSixGe1-xC0≦x<1変成層をさらに備える請求項4に記載の半導体基板。前記SixGe1-x0≦x<1エピタキシャル層は、pn接合分離を構成するP型半導体層及びN型半導体層から選択された1以上の半導体層を有する請求項4又は5に記載の半導体基板。前記SixGe1-x0≦x<1エピタキシャル層は、トンネル接合部を構成するP型半導体層及びN型半導体層から選択された1以上の半導体層を有する請求項4又は5に記載の半導体基板。請求項1に記載の半導体基板における前記3族窒化物半導体結晶を活性層とする電子素子を備える電子デバイス。前記半導体基板が前記3族窒化物半導体結晶を前記SixGe1-xC0≦x<1エピタキシャル結晶上の複数の領域に有し、前記電子素子が前記3族窒化物半導体結晶のそれぞれに形成され、複数の前記電子素子のうち少なくとも2つの前記電子素子が、互いに直列又は並列に接続されている請求項8に記載の電子デバイス。前記半導体基板における前記シリコン結晶を用いて形成されたシリコン素子をさらに含み、前記シリコン素子と前記電子素子とが互いに接続されている請求項8又は9に記載の電子デバイス。表面がシリコン結晶であるベース基板の前記シリコン結晶上に、結晶の成長を阻害する阻害体を形成する段階と、前記阻害体の表面から前記シリコン結晶に達する開口を形成する段階と、前記開口の内部に露出された前記シリコン結晶上に、SixGe1-xC0≦x<1エピタキシャル結晶を形成する段階と、前記SixGe1-xC0≦x<1エピタキシャル結晶上に、3族窒化物半導体結晶を形成する段階とを備える半導体基板の製造方法。前記開口の内部に露出された前記シリコン結晶の表面に形成されたSixGe1-x0≦x<1層の表面を炭素により変成し、SixGe1-xC0≦x<1変成層を形成する段階をさらに含み、前記SixGe1-xC0≦x<1エピタキシャル結晶を形成する段階において、前記SixGe1-xC0≦x<1変成層上に前記SixGe1-xC0≦x<1エピタキシャル結晶を形成する請求項11に記載の半導体基板の製造方法。表面がシリコン結晶であるベース基板の前記シリコン結晶上に、結晶の成長を阻害する阻害体を形成する段階と、前記阻害体の表面から前記シリコン結晶に達する開口を形成する段階と、前記開口の内部に露出された前記シリコン結晶上に、SixGe1-x0≦x<1エピタキシャル層を形成する段階と、前記SixGe1-x0≦x<1エピタキシャル層上に、SixGe1-xC0≦x<1エピタキシャル結晶を形成する段階と、前記SixGe1-xC0≦x<1エピタキシャル結晶上に、3族窒化物半導体結晶を形成する段階とを備える半導体基板の製造方法。前記SixGe1-x0≦x<1エピタキシャル層の表面を炭素により変成し、SixGe1-xC0≦x<1変成層を形成する段階、をさらに含み、前記SixGe1-xC0≦x<1エピタキシャル結晶を形成する段階において、前記SixGe1-xC0≦x<1変成層上に前記SixGe1-xC0≦x<1エピタキシャル結晶を形成する請求項13に記載の半導体基板の製造方法。前記開口の内部に露出された前記シリコン結晶の表面をエッチングにより清浄化する段階をさらに含む請求項11から14のいずれか一項に記載の半導体基板の製造方法。前記シリコン結晶の表面は、111面であり、前記3族窒化物半導体結晶を形成する段階は、111面と異なる面方位のファセット結晶面が露出している第1の3族窒化物半導体結晶を形成する第1段階と、前記ファセット結晶面をシードとして、前記ベース基板の表面に平行な111A面を有する第2の3族窒化物半導体結晶を形成する第2段階と、を有し、前記第1段階においては、前記ベース基板の表面に垂直な第1方向の結晶成長速度が前記ベース基板の表面に平行な第2方向の結晶成長速度よりも大きい条件で、前記第1の3族窒化物半導体結晶を形成し、前記第2段階においては、前記第2方向の結晶成長速度が、前記第1方向の結晶成長速度よりも大きい条件で前記第2の3族窒化物半導体結晶を形成する請求項11から15のいずれか一項に記載の半導体基板の製造方法。しかし、特許文献1で開示している炭化シリコンは、炭化水素系ガスと水素ガスとの混合ガスでシリコン基板の表面を熱処理することにより得られる変成層なので、当該炭化シリコン上に形成する単結晶窒化ガリウムの結晶性を十分に良くすることができない。また、炭化シリコンは、シリコンとは結晶格子定数が異なり、窒化ガリウムともわずかに格子定数が異なっているので、格子不整合に起因する転位等の欠陥が発生しやすい。したがって、炭化シリコン上に形成した単結晶窒化ガリウムをはじめとする、3族窒化物半導体の結晶性を良好に保つことが困難であった。本発明の目的は、シリコン基板上に局所的に形成する3族窒化物半導体の結晶性を高めることにある。上記課題を解決するために、本発明の第1の態様においては、表面がシリコン結晶であるベース基板と、シリコン結晶上の一部の領域に形成されたSixGe1-xC0≦x<1エピタキシャル結晶と、SixGe1-xC0≦x<1エピタキシャル結晶上に形成された3族窒化物半導体結晶とを含む半導体基板を提供する。一例として、当該半導体基板は、シリコン結晶上に形成され、かつ、シリコン結晶を露出する開口を有し、結晶の成長を阻害する阻害体をさらに含み、SixGe1-xC0≦x<1エピタキシャル結晶は、開口の内部に形成されている。上記の半導体基板は、シリコン結晶とSixGe1-xC0≦x<1エピタキシャル結晶との間に、シリコン結晶の表面に形成されたSixGe1-x0≦x<1層の表面が炭素により変成されたSixGe1-xC0≦x<1変成層をさらに備えてもよい。また、当該半導体基板は、シリコン結晶とSixGe1-xC0≦x<1エピタキシャル結晶との間に、エピタキシャル成長したSixGe1-x0≦x<1エピタキシャル層をさらに備えてもよい。上記の半導体基板は、SixGe1-x0≦x<1エピタキシャル層とSixGe1-xC0≦x<1エピタキシャル結晶との間に、SixGe1-x0≦x<1エピタキシャル結晶の表面が炭素により変成されたSixGe1-xC0≦x<1変成層をさらに備えてもよい。SixGe1-x0≦x<1エピタキシャル層は、例えばpn接合分離を構成するP型半導体層及びN型半導体層から選択された1以上の半導体層を有する。SixGe1-x0≦x<1エピタキシャル層は、トンネル接合部を構成するP型半導体層及びN型半導体層から選択された1以上の半導体層を有してもよい。本発明の第2の態様においては、上記の半導体基板における3族窒化物半導体結晶を活性層とする電子素子を含む電子デバイスを提供する。当該電子デバイスにおいて、一例として、半導体基板が3族窒化物半導体結晶をSixGe1-xC0≦x<1エピタキシャル結晶上の複数の領域に有し、電子素子が3族窒化物半導体結晶のそれぞれに形成され、複数の電子素子のうち少なくとも2つの電子素子が、互いに直列又は並列に接続されている。当該電子デバイスは、半導体基板におけるシリコン結晶を用いて形成されたシリコン素子をさらに備え、シリコン素子と電子素子とが互いに接続されていてもよい。本発明の第3の態様においては、表面がシリコン結晶である基板のシリコン結晶上に、結晶の成長を阻害する阻害体を形成する段階と、阻害体の表面からシリコン結晶に達する開口を形成する段階と、開口の内部に露出されたシリコン結晶上に、SixGe1-xC0≦x<1エピタキシャル結晶を形成する段階と、SixGe1-xC0≦x<1エピタキシャル結晶上に、3族窒化物半導体結晶を形成する段階とを含む半導体基板の製造方法を提供する。当該製造方法においては、阻害体を形成する段階と3族窒化物半導体結晶を形成する段階との間に、開口の内部に露出されたシリコン結晶の表面に形成されたSixGe1-x0≦x<1層の表面を炭素により変成し、SixGe1-xC0≦x<1変成層を形成する段階をさらに含み、3族窒化物半導体結晶を形成する段階において、SixGe1-xC0≦x<1変成層上にSixGe1-xC0≦x<1エピタキシャル結晶を形成してもよい。本発明の第4の態様においては、表面がシリコン結晶である基板のシリコン結晶上に、結晶の成長を阻害する阻害体を形成する段階と、阻害体の表面からシリコン結晶に達する開口を形成する段階と、開口の内部に露出されたシリコン結晶上に、SixGe1-x0≦x<1エピタキシャル層を形成する段階と、SixGe1-x0≦x<1エピタキシャル層上に、SixGe1-xC0≦x<1エピタキシャル結晶を形成する段階と、SixGe1-xC0≦x<1エピタキシャル結晶上に、3族窒化物半導体結晶を形成する段階とを含む半導体基板の製造方法を提供する。当該製造方法においては、SixGe1-x0≦x<1エピタキシャル層を形成する段階とSixGe1-xC0≦x<1エピタキシャル結晶を形成する段階との間に、SixGe1-x0≦x<1エピタキシャル層の表面を炭素により変成し、SixGe1-xC0≦x<1変成層を形成する段階、をさらに含み、SixGe1-xC0≦x<1エピタキシャル結晶を形成する段階において、SixGe1-xC0≦x<1変成層上にSixGe1-xC0≦x<1エピタキシャル結晶を形成してもよい。第3の態様及び第4の態様に係る製造方法においては、開口を形成する段階とSixGe1-xC0≦x<1エピタキシャル結晶を形成する段階との間に、開口の内部に露出されたシリコン結晶の表面をエッチングにより清浄化する段階をさらに備えてもよい。また、これらの製造方法においては、シリコン結晶の表面が111面であり、3族窒化物半導体結晶を形成する段階は、111面と異なる面方位のファセット結晶面が露出している第1の3族窒化物半導体結晶を形成する第1段階と、当該ファセット結晶面をシードとして、ベース基板の表面に平行な111A面を有する第2の3族窒化物半導体結晶を形成する第2段階と、を有し、第1段階においては、ベース基板の表面に垂直な第1方向の結晶成長速度がベース基板の表面に平行な第2方向の結晶成長速度よりも大きい条件で、第1の3族窒化物半導体結晶を形成し、第2段階においては、第2方向の結晶成長速度が、第1方向の結晶成長速度よりも大きい条件で第2の3族窒化物半導体結晶を形成してもよい。以下、発明の実施の形態を通じて本発明を説明する。図1Aは、半導体基板100の断面例を示し、図1B及び図1Cは、半導体基板100の製造過程における断面例を示す。図1Aに示すように、半導体基板100は、ベース基板102と、SixGe1-xC0≦x<1エピタキシャル結晶104と、3-5族化合物半導体結晶106と、阻害体108とを有する。阻害体108には開口110が形成されている。ベース基板102は、表面がシリコン結晶である。ベース基板102は、例えば、表面の近傍がシリコン結晶であるSOIシリコンオンインシュレータ基板、バルクの全体に渡ってシリコン結晶であるシリコンウェハである。SixGe1-xC0≦x<1エピタキシャル結晶104は、ベース基板102のシリコン結晶上の一部の領域に局所的に、エピタキシャル成長により形成されている。シリコン結晶の一部の領域に形成する方法としては、以下に説明するように阻害体108に開口110を形成する方法の他、SixGe1-xC0≦x<1エピタキシャル結晶をベース基板102上の全面に形成した後に、ホトリソグラフィ法を用いてパターニングする方法が挙げられる。ベース基板102のシリコン結晶上の一部の領域に形成されたSixGe1-xC0≦x<1エピタキシャル結晶104のアスペクト比結晶の厚さ/幅は、√3以上であることが好ましい。3-5族化合物半導体結晶106は、窒素原子を含む。3-5族化合物半導体結晶106は、SixGe1-xC0≦x<1エピタキシャル結晶104上に形成されている。3-5族化合物半導体結晶106は、エピタキシャル成長されたSixGe1-xC0≦x<1エピタキシャル結晶104上に形成されているので結晶性が良い。SixGe1-xC0≦x<1結晶が、例えばシリコン結晶の変成により形成された場合には、変成の過程でSixGe1-xC0≦x<1結晶の結晶性が低下する。ここで、変成により形成とは、変成後の結晶に追加される原子が変成前の結晶格子に取り込まれることをいう。これに対して、エピタキシャル成長により形成されたSixGe1-xC0≦x<1結晶は、シリコンの変成により形成されたSixGe1-xC0≦x<1結晶よりも結晶性が良い。下地の結晶上に形成される結晶層の結晶性は、下地の結晶性の影響を受けるので、SixGe1-xC0≦x<1エピタキシャル結晶104上に形成された3-5族化合物半導体結晶106の結晶性は良い。阻害体108は、ベース基板102のシリコン結晶上に形成されている。阻害体108は、結晶の成長を阻害する。阻害体108には、ベース基板102のシリコン結晶に達する開口110が形成される。SixGe1-xC0≦x<1エピタキシャル結晶104は、開口110の内部で結晶成長することにより形成される。すなわち、阻害体108は結晶の成長を阻害するので、SixGe1-xC0≦x<1エピタキシャル結晶104は選択エピタキシャル成長する。SixGe1-xC0≦x<1エピタキシャル結晶104は、選択エピタキシャル成長することにより、開口110内に形成される。半導体基板100の製造方法を説明する。図1Bに示すように、ベース基板102のシリコン結晶上に、阻害体108を形成する。その後、阻害体108の表面からシリコン結晶に達する開口110を形成する。阻害体108は、例えば酸化シリコン、窒化シリコン、酸窒化シリコンであり、一例としてCVD法で形成することができる。酸化シリコンは、熱酸化法により形成することもできる。開口110は、例えばホトリソグラフィ法を用いて形成することができる。次に、図1Cに示すように、開口110の内部に露出されたシリコン結晶上に、SixGe1-xC0≦x<1エピタキシャル結晶104を形成する。SixGe1-xC0≦x<1エピタキシャル結晶104はエピタキシャル成長により形成する。SixGe1-xC0≦x<1エピタキシャル結晶104は、例えば気体状態のシリコン原料、ゲルマニウム原料、炭素原料を用いたCVD法により成長させることができる。CVD法が熱CVD法である場合の成長温度として、900°C~1100°Cが挙げられる。シリコン及び炭素の原料として、モノメチルシランSiH3CH3等のアルキルシラン類が挙げられる。ゲルマニウム及び炭素の原料として、モノメチルゲルマンGeH3CH3等のアルキルゲルマン類が挙げられる。シリコン原料として、モノシランSiH4、ジシランSi2H6等の水素化珪素が挙げられる。他のシリコン原料として、クロルシランSiHxCl4-x等のハロゲン化珪素が挙げられる。ゲルマニウム原料として、モノゲルマンGeH4、ジゲルマンGe2H6等の水素化ゲルマニウムが挙げられる。他のゲルマニウム原料として、クロルゲルマンGeHxCl4-x等のハロゲン化ゲルマニウムが挙げられる。炭素原料として、メタン、エタン、プロパン等の炭化水素が挙げられる。この場合、開口110の内部にSixGe1-xC0≦x<1エピタキシャル結晶104が成長し、阻害体108上には結晶成長が生じない選択成長を行うことが好ましい。ただし、阻害体108上にSixGe1-xC0≦x<1の多結晶体等が析出する場合であっても、開口110の内部のSixGe1-xC0≦x<1エピタキシャル結晶104を後の工程において利用してもよい。阻害体108上に析出した多結晶体を阻害体108と共に除去し、開口110内部のSixGe1-xC0≦x<1エピタキシャル結晶104を残し、後の工程においてSixGe1-xC0≦x<1エピタキシャル結晶104を利用することもできる。SixGe1-xC0≦x<1エピタキシャル結晶104を成長させた後、SixGe1-xC0≦x<1エピタキシャル結晶104上に、3-5族化合物半導体結晶106を選択エピタキシャル成長させて半導体基板100を形成する。以上のとおり、半導体基板100は、表面がシリコンであるベース基板102と3-5族化合物半導体結晶106との間に、エピタキシャル成長により形成されたSixGe1-xC0≦x<1エピタキシャル結晶104を有するので、3-5族化合物半導体結晶106の結晶性が向上する。また、SixGe1-xC0≦x<1エピタキシャル結晶104の組成xを調整し、SixGe1-xC0≦x<1エピタキシャル結晶104上に成長する3-5族化合物半導体結晶106との格子定数を合わせることで、より良好な結晶性を有する3-5族化合物半導体結晶106を得ることができる。図2Aは、半導体基板200の断面例を示す。図2B及び図2Cは、半導体基板200の製造過程における断面例を示す。半導体基板200は、半導体基板100におけるベース基板102のシリコン結晶とSixGe1-xC0≦x<1エピタキシャル結晶104との間に、SixGe1-xC0≦x<1変成層202を有する点で半導体基板100と相違し、その他の点で共通する。そこで、以下では半導体基板100と相違する点について説明する。SixGe1-xC0≦x<1変成層202は、ベース基板102のシリコン結晶とSixGe1-xC0≦x<1エピタキシャル結晶104との間に形成されている。SixGe1-xC0≦x<1変成層202は、ベース基板102のシリコン結晶の表面に形成されたSixGe1-x0≦x<1層の表面を炭素により変成して形成されている。半導体基板200は、以下の手順で製造することができる。まず、図2Bに示すように、ベース基板102上の阻害体108に開口110を形成する。次に、開口110を形成したベース基板102を1000°C~1100°Cに加熱し、開口110の内部に露出されたシリコン結晶の表面を水素雰囲気下で清浄化した後に、イオン注入法又は拡散法によりSixGe1-x0≦x<1層を形成する。その後SixGe1-x0≦x<1層を炭素により変成し、SixGe1-xC0≦x<1変成層202を形成する。例えばメタン、エタン、プロパン等の炭化水素系ガスの雰囲気下でシリコン結晶表面を熱処理することにより、SixGe1-x0≦x<1層を炭素により変成することができる。続いて、図2Cに示すように、SixGe1-xC0≦x<1変成層202上にSixGe1-xC0≦x<1エピタキシャル結晶104を形成する。その後、SixGe1-xC0≦x<1エピタキシャル結晶104上に、3-5族化合物半導体結晶106を選択エピタキシャル成長させて半導体基板200を形成する。半導体基板200においては、ベース基板102のシリコン結晶とSixGe1-xC0≦x<1エピタキシャル結晶104との間に、SixGe1-xC0≦x<1変成層202を有するので、SixGe1-xC0≦x<1エピタキシャル結晶104とベース基板102のシリコンとが格子整合する。半導体基板200が当該構成を有することにより、SixGe1-xC0≦x<1エピタキシャル結晶104の結晶性が高まる。図3Aは、半導体基板300の断面例を示す。図3B及び図3Cは、半導体基板300の製造過程における断面例を示す。半導体基板300は、半導体基板100におけるベース基板102のシリコン結晶とSixGe1-xC0≦x<1エピタキシャル結晶104との間に、SixGe1-x0≦x<1エピタキシャル層302を有する点で半導体基板100と相違し、その他の点で共通する。そこで、以下では半導体基板100と相違する点について説明する。SixGe1-x0≦x<1エピタキシャル層302は、ベース基板102のシリコン結晶とSixGe1-xC0≦x<1エピタキシャル結晶104との間にエピタキシャル成長した層である。SixGe1-x0≦x<1エピタキシャル層302は、pn接合分離を構成するP型半導体層及びN型半導体層から選択された1以上の半導体層であってもよい。例えば、シリコン結晶がP型にドープされている場合には、SixGe1-x0≦x<1エピタキシャル層302がN型半導体層を有することにより、pn接合分離を形成することができる。SixGe1-x0≦x<1エピタキシャル層302が、P型半導体層及びN型半導体層を有することにより、SixGe1-x0≦x<1エピタキシャル層302がpn接合分離を有してもよい。SixGe1-x0≦x<1エピタキシャル層302が、pn接合分離を構成するP型半導体層及びN型半導体層からなる複数組のpn接合分離層を有してもよい。例えば、SixGe1-x0≦x<1エピタキシャル層302は、P型半導体層、N型半導体層、P型半導体層及びN型半導体層をこの順に有する。また、SixGe1-x0≦x<1エピタキシャル層302は、トンネル接合部を構成するP型半導体層及びN型半導体層から選択された1以上の半導体層であってもよい。例えば、シリコン結晶がP型にドープされている場合には、SixGe1-x0≦x<1エピタキシャル層302がN型半導体層を有することにより、トンネル接合部を形成することができる。SixGe1-x0≦x<1エピタキシャル層302が、トンネル接合部を構成するP型半導体層及びN型半導体層からなる複数組のトンネル接合層を有してもよい。例えば、SixGe1-x0≦x<1エピタキシャル層302は、P型半導体層、N型半導体層、P型半導体層及びN型半導体層をこの順に有する。P型半導体層及びN型半導体層のそれぞれの有効不純物濃度は、5×1018/cm3以上、好ましくは1×1019/cm3以上である。半導体基板300は、以下の手順で製造することができる。まず、図3Bに示すように、ベース基板102上の阻害体108に開口110を形成する。次に、開口110の内部に露出されたシリコン結晶上に、SixGe1-x0≦x<1エピタキシャル層302を形成する。なお、開口110の内部に露出されたシリコン結晶を水素雰囲気下で処理することにより清浄化してもよい。続いて、図3Cに示すように、SixGe1-x0≦x<1エピタキシャル層302上に、SixGe1-xC0≦x<1エピタキシャル結晶104を形成する。その後、SixGe1-xC0≦x<1エピタキシャル結晶104上に、3-5族化合物半導体結晶106を選択エピタキシャル成長させて半導体基板300を形成する。ベース基板102のシリコン結晶には若干の欠陥を含むので、SixGe1-x0≦x<1エピタキシャル層302がない場合にはベース基板102に存在する欠陥の影響を受けたSixGe1-xC0≦x<1エピタキシャル結晶104が形成される。これに対して、SixGe1-x0≦x<1エピタキシャル層302はエピタキシャル成長により形成されるので欠陥の存在確率が小さい。したがって、半導体基板300においては、良質なSixGe1-x0≦x<1エピタキシャル層302の結晶性が反映された、結晶性が高いSixGe1-xC0≦x<1エピタキシャル結晶104が形成される。図4Aは、半導体基板400の断面例を示す。図4B及び図4Cは、半導体基板400の製造過程における断面例を示す。半導体基板400は、半導体基板300におけるSixGe1-x0≦x<1エピタキシャル層302とSixGe1-xC0≦x<1エピタキシャル結晶104との間に、SixGe1-xC0≦x<1変成層402を有する点で半導体基板300と相違し、その他の点で共通する。よって以下では半導体基板300と相違する点について説明する。SixGe1-xC0≦x<1変成層402は、SixGe1-x0≦x<1エピタキシャル層302とSixGe1-xC0≦x<1エピタキシャル結晶104との間に形成されている。SixGe1-xC0≦x<1変成層402は、SixGe1-x0≦x<1エピタキシャル層302の表面を炭素により変成して形成されている。半導体基板400は、以下の手順で製造することができる。まず、図4Bに示すように、ベース基板102上の阻害体108に開口110を形成する。次に、開口110の内部に露出されたシリコン結晶の表面にSixGe1-x0≦x<1エピタキシャル層302を形成する。さらに、SixGe1-x0≦x<1エピタキシャル層302の表面を炭素により変成して、SixGe1-xC0≦x<1変成層402を形成する。SixGe1-x0≦x<1エピタキシャル層302の表面は、例えばメタン、エタン、プロパン等の炭化水素系ガスの雰囲気下でSixGe1-x0≦x<1エピタキシャル層302の表面を熱処理することにより変成することができる。続いて、図4Cに示すように、SixGe1-xC0≦x<1変成層402上にSixGe1-xC0≦x<1エピタキシャル結晶104を形成する。その後、SixGe1-xC0≦x<1エピタキシャル結晶104上に、3-5族化合物半導体結晶106を選択エピタキシャル成長させて半導体基板400を形成する。半導体基板400は、SixGe1-x0≦x<1エピタキシャル層302とSixGe1-xC0≦x<1エピタキシャル結晶104との間に、SixGe1-xC0≦x<1変成層402を有する。したがって、SixGe1-xC0≦x<1エピタキシャル結晶104とSixGe1-x0≦x<1エピタキシャル層302のシリコンとが格子整合する。その結果、SixGe1-xC0≦x<1エピタキシャル結晶104の結晶性が高まる。図5Aは、半導体基板500の断面例を示す。図5Bは、半導体基板500の製造過程における断面例を示す。半導体基板500は、3-5族化合物半導体結晶として、縦方向に成長する第1結晶502と阻害体108の表面に沿って横方向に成長する第2結晶504とを有する。ベース基板102のシリコン結晶の表面は111面である。第2結晶504は、ベース基板102の表面に平行な面を有し、平行な面は111A面である。半導体基板500は、以下の手順で形成することができる。まず、図5Bに示すように、SixGe1-xC0≦x<1エピタキシャル結晶104を形成する。次に、111面と異なる面方位のファセット結晶面506が露出している3-5族化合物半導体の第1結晶502を形成する第1段階。例えば、阻害体108の表面に対して突出して露出する第1結晶502を形成する。第1結晶502は、ベース基板102の表面に平行な面の両側に、ファセット結晶面506を有してよい。ここで、ファセット結晶面506は、例えば111面と異なる低指数面である。ファセット結晶面506は、lnm面l、n、mは整数であって、1≦|l||n||m|絶対値≦7の条件を満たす面であることが好ましい。第1段階に続いて、ファセット結晶面506をシード面として、ベース基板102の表面に平行な111A面を有する3-5族化合物半導体の第2結晶504を形成する第2段階。第1段階においては、ベース基板102の表面に垂直な第1方向の結晶成長速度が、ベース基板102の表面に平行な第2方向の結晶成長速度よりも大きい結晶成長条件で第1結晶502を形成する。ベース基板102の表面に非平行な全ての方向の結晶成長速度を、ベース基板102の表面に平行な第2方向の結晶成長速度より大きくしてもよい。当該条件で第1結晶502を結晶成長させることにより、ファセット結晶面506を有する第1結晶502を短時間で形成することができる。そして、第2段階においては、第2方向の結晶成長速度が、第1方向の結晶成長速度よりも大きい結晶成長条件で第2結晶504を形成する。半導体基板500においては、ベース基板102の表面に平行な方向に成長した第2結晶504の面が、図1Aにおける3-5族化合物半導体結晶106の面よりも大きいので、半導体基板500上に形成する電子素子の設計自由度を高めることができる。以上説明した半導体基板100から半導体基板500において、ベース基板102のシリコン結晶は、表面をエッチングすることにより清浄化できる。3-5族化合物半導体結晶は、5族原子がNであり、3族原子が、B、Al、Ga、In、Sc、Y、及びランタノイド原子からなる群から選ばれた少なくとも1つの原子とすることができる。3-5族化合物半導体結晶は、組成が互いに異なる2つ以上の結晶層を含むことができる。3-5族化合物半導体結晶は、添加不純物が互いに異なる2つ以上の結晶層を含むことができる。また、以上説明した半導体基板100から半導体基板500における3-5族化合物半導体結晶は、電子素子の活性層に適用できる。図6は、電子デバイス600の断面例を示す。電子デバイス600は、複数の3-5族化合物半導体結晶106を有し、電子素子602及び電子素子606は、それぞれの3-5族化合物半導体結晶106に複数形成されている。複数の電子素子のうち少なくとも2つの電子素子602及び電子素子606は、それぞれ電極604及び電極608を有し、互いに配線614で接続されている。電子素子602と電子素子606との間の接続は、直列及び並列の何れであってもよい。また、電子デバイス600は、ベース基板102のシリコン結晶を用いて形成されたシリコン素子610を有し、シリコン素子610は端子612を有している。シリコン素子610と電子素子606とは配線616で互いに接続されている。特許請求の範囲、明細書、及び図面中において示した装置、システム及び方法における動作、手順、ステップ、及び段階等の各処理の実行順序は、特段より前に、先立って等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、及び図面中の動作フローに関して、便宜上まず、、次に、等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。