不良が検出されたメモリセルのアドレスである不良アドレスが格納される不揮発性の記憶素子を備えた半導体記憶装置であって、ロールコールテスト時にマスク用テストモード信号を出力するテスト制御回路と、外部から入力されるアドレス信号と前記記憶素子から出力される不良アドレスとをビット単位で比較し、前記マスク用テストモード信号が入力されると、前記アドレス信号の所望のビットに対応する前記比較結果をマスクし、該マスクしたビットに対応して前記アドレス信号と前記記憶素子から出力される不良アドレスとが一致していることを示す値を出力し、前記マスクされていないビットに対する前記ロールコールテストにより前記マスクされていないビットの前記アドレス信号と前記記憶素子から出力される不良アドレスとが一致したとき、前記不良メモリセルへのアクセスであることを示す信号を出力するロールコール回路と、を有する半導体記憶装置。前記ロールコール回路は、前記マスクするビットが1となり、前記ロールコールテスト対象となる前記マスクされていないビットが0となる設定用アドレス信号が入力され、前記マスク用テストモード信号が入力されると、該設定用アドレス信号を保持することで、以降に入力される前記アドレス信号の所望のビットに対応する前記比較結果をマスクする請求項1記載の半導体記憶装置。前記ロールコール回路は、入力された前記マスク用テストモード信号に対応して予め設定された前記アドレス信号のビットに対応する前記比較結果をマスクする請求項1記載の半導体記憶装置。前記テスト制御回路は、前記マスク用テストモード信号とは異なるイネーブル用テストモード信号を出力し、前記ロールコール回路は、前記イネーブル用テストモード信号が入力されると、前記ロールコールテストを可能にするためのAFEnable信号を出力する請求項1から3のいずれか1項記載の半導体記憶装置。不良が検出されたメモリセルのアドレスである不良アドレスが格納される不揮発性の記憶素子を備えた半導体記憶装置のテスト方法であって、テスト制御回路が、ロールコールテスト時にマスク用テストモード信号を出力し、ロールコール回路が、外部から入力されるアドレス信号と前記記憶素子から出力される不良アドレスとをビット単位で比較し、前記マスク用テストモード信号が入力されると、前記アドレス信号の所望のビットに対応する前記比較結果をマスクし、該マスクしたビットに対応して前記アドレス信号と前記記憶素子から出力される不良アドレスとが一致していることを示す値を出力し、前記マスクされていないビットに対する前記ロールコールテストにより前記マスクされていないビットの前記アドレス信号と前記記憶素子から出力される不良アドレスとが一致したとき、前記不良メモリセルへのアクセスであることを示す信号を出力する半導体記憶装置のテスト方法。前記ロールコール回路が、前記マスクするビットが1となり、前記ロールコールテスト対象となる前記マスクされていないビットが0となる設定用アドレス信号が入力され、前記マスク用テストモード信号が入力されると、該設定用アドレス信号を保持することで、以降に入力される前記アドレス信号の所望のビットに対応する前記比較結果をマスクする請求項5記載の半導体記憶装置のテスト方法。前記ロールコール回路が、入力された前記マスク用テストモード信号に対応して予め設定された前記アドレス信号のビットに対応する前記比較結果をマスクする請求項5記載の半導体記憶装置のテスト方法。前記テスト制御回路が、前記マスク用テストモード信号とは異なるイネーブル用テストモード信号を出力し、前記ロールコール回路が、前記イネーブル用テストモード信号が入力されると、前記ロールコールテストを可能にするためのAFEnable信号を出力する請求項5から7のいずれか1項記載の半導体記憶装置のテスト方法。上述した背景技術のロールコールテストでは、半導体記憶装置の全アドレスを順次指定し、不良アドレスでHit信号が出力されるか否かを確認する必要がある。そのため、ロールコールテストに要する工数が大きいという問題がある。本発明の半導体記憶装置は、不良が検出されたメモリセルのアドレスである不良アドレスが格納される不揮発性の記憶素子を備えた半導体記憶装置であって、ロールコールテスト時にマスク用テストモード信号を出力するテスト制御回路と、外部から入力されるアドレス信号と前記記憶素子から出力される不良アドレスとをビット単位で比較し、前記マスク用テストモード信号が入力されると、前記アドレス信号の所望のビットに対応する前記比較結果をマスクし、該マスクしたビットに対応して前記アドレス信号と前記記憶素子から出力される不良アドレスとが一致していることを示す値を出力し、前記マスクされていないビットに対する前記ロールコールテストにより前記マスクされていないビットの前記アドレス信号と前記記憶素子から出力される不良アドレスとが一致したとき、前記不良メモリセルへのアクセスであることを示す信号を出力するロールコール回路と、を有する。一方、本発明の半導体記憶装置のテスト方法は、不良が検出されたメモリセルのアドレスである不良アドレスが格納される不揮発性の記憶素子を備えた半導体記憶装置のテスト方法であって、テスト制御回路が、ロールコールテスト時にマスク用テストモード信号を出力し、ロールコール回路が、外部から入力されるアドレス信号と前記記憶素子から出力される不良アドレスとをビット単位で比較し、前記マスク用テストモード信号が入力されると、前記アドレス信号の所望のビットに対応する前記比較結果をマスクし、該マスクしたビットに対応して前記アドレス信号と前記記憶素子から出力される不良アドレスとが一致していることを示す値を出力し、前記マスクされていないビットに対する前記ロールコールテストにより前記マスクされていないビットの前記アドレス信号と前記記憶素子から出力される不良アドレスとが一致したとき、前記不良メモリセルへのアクセスであることを示す信号を出力する方法である。上記のような構成及び方法では、アドレス信号のマスクしていないビット単位でロールコールテストが実施可能であるため、テスト対象となるビットを変更しつつロールコールテストを複数回繰り返せば、半導体記憶装置の全てのアドレスを順次指定しなくても不揮発性の記憶素子に不良アドレスが正しく書き込まれているか否かを判定できる。本発明によれば、ロールコールテストに要する工数を削減できる。次に本発明について図面を用いて説明する。図1は、本発明の半導体記憶装置の一構成例を示すブロック図である。以下では、半導体記憶装置としてSDRAMSynchronousDynamicRAMを例にして説明するが、本発明は、ヒューズあるいはアンチヒューズを用いてメモリセルの不良を救済できる構成であれば、SRAMStaticRAMやROM等、その他の半導体記憶装置にも適用可能である。図1に示す半導体記憶装置は、メモリアレイ1、カラムデコーダ2、ロウデコーダ3、アドレス入力回路4、アドレスラッチ回路5、コマンド入力回路6、コマンドデコーダ7、クロック入力回路8、ヒューズ回路9、テスト制御回路10、ロールコール回路11、入出力回路12及び内部電圧発生回路13を有する。メモリアレイ1は、データ記憶情報を保持する多数のメモリセルを備えている。アドレス入力回路4は、外部から入力されるアドレス信号からロウアドレス及びカラムアドレスをそれぞれ生成する。アドレスラッチ回路5は、アドレス入力回路4から出力されたロウアドレス及びカラムアドレスを一時的に保持し、ロウアドレスをロウデコーダ3へ出力し、カラムアドレスをカラムデコーダ2へ出力する。ロウデコーダ3は、アドレスラッチ回路5から出力されたロウアドレスをデコードし、該ロウアドレスで指定されたメモリセルへアクセスするためのワード信号や制御信号を出力する。カラムデコーダ2は、アドレスラッチ回路5から出力されたカラムアドレスをデコードし、該カラムアドレスで指定されたメモリセルへアクセスするためのビット信号や制御信号を出力する。コマンド入力回路6は、外部から供給されるロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEN等の各種のコマンド信号を一時的に保持し、コマンドデコーダ7へ出力する。コマンドデコーダ7は、コマンド入力回路6から出力されたコマンド信号をデコードし、図1に示す半導体記憶装置の動作を制御するための各種の制御信号を生成する。クロック入力回路8は、外部から供給されるクロック信号CK及び/CKに基づいて、メモリアレイ1に対するデータの書き込み制御及びメモリアレイ1からのデータの読み出し制御に必要な、各内部回路を動作させるための内部クロック信号を生成する。ヒューズ回路9は、不良アドレスが格納される複数のヒューズセットを備えている。ロールコール回路11は、ロールコールテスト時にヒューズ回路9に格納された不良アドレスとアドレスラッチ回路5から供給されるアドレス信号とをビット単位で比較し、それらが一致するとき該不良メモリセルへのアクセスであることを示すHit信号を出力する。テスト制御回路10は、ロールコールテスト時、コマンドデコーダ7から出力される制御信号にしたがってロールコール回路11に所要のテストモード信号を出力する。内部電圧発生回路13は、周知の降圧回路や昇圧回路等を備え、外部電源電圧VDDから半導体記憶装置内の各回路で使用する所定の内部電源電圧を生成する。入出力回路12は、入出力データを一時的に保持するバッファを備え、メモリアレイ1から読み出されたデータを外部へ出力し、外部から入力されたデータをメモリアレイ1へ供給する。また、入出力回路12は、ロールコール回路11から出力されたHit信号を外部へ出力するための駆動回路としても用いられる。なお、図1に示す半導体記憶装置は、ロウアドレス単位で不良メモリセルを救済する構成、すなわち不良アドレスとしてロウアドレスX0~Xnnは正の整数のみヒューズ回路9で保持する構成例を示しているが、本発明はロウアドレスX0~Xn及びカラムアドレスY0~Ymmは正の整数で指定されるメモリセル単位で救済する構成にも適用可能である。その場合、ヒューズ回路9の各ヒューズセットでは不良メモリセルのロウアドレス及びカラムアドレスがそれぞれ格納され、ロールコール回路11には後述する図2~図4で示す回路をカラムアドレスY0~Ymにも対応して備えていればよい。本実施形態の半導体記憶装置では、ロールコールテスト時、テスト制御回路10から2種類のテストモード信号をロールコール回路11へ出力させる。本実施形態のロールコール回路11は、一方のテストモード信号イネーブル用テストモード信号を用いてヒューズ回路9から出力されるAF出力En信号をマスクし、AF出力En信号の有無に関係なくロールコールテストを可能にするためのAFEnable信号を出力する。通常、不良アドレスが格納されるヒューズ回路9は、所要のビット数に対応した複数のアンチヒューズと、該アンチヒューズを不良メモリセルの救済に利用するか否かを示すイネーブルAF出力En信号を生成するためのイネーブル用ヒューズとから成るヒューズセットを複数備えている。このような構成では、例えばプログラムされていないヒューズセットの機能を評価する場合、AF出力En信号が出力されないため、該ヒューズセットのロールコールテストを実施することができない。本発明では、イネーブル用テストモード信号を用いてヒューズ回路9から出力されるAF出力En信号をマスクし、AF出力En信号の有無に関係なくロールコールテストを可能にするためのAFEnable信号を出力するため、AF出力En信号が出力されない、使用していないヒューズセットのロールコールテストも実施可能になる。また、本実施形態のロールコール回路11は、アドレスラッチ回路5から出力されるアドレス信号X0~Xnロウアドレスとヒューズ回路9から出力される不良アドレスを示すAF出力X0~Xnとのビット毎の比較結果を出力する。このとき、ロールコール回路11は、他方のテストモード信号マスク用テストモード信号を用いて所望のビットの比較結果をマスクし、該マスクしたビットからアドレス信号とAF出力とが一致していることを示す値を出力する。このような構成とすることで、ヒューズ回路9に不良アドレスが正しく書き込まれているか否かを確認するロールコールテストを、マスクしていないビット単位で実施することが可能になる。例えば、アドレス信号X0~Xnの任意の1ビットを残して他のビットを全てマスクし、マスクしていない1ビットのみロールコールテストを実施し、同様のロールコールテストをアドレス信号X0~Xnの各ビットについて繰り返せば、全てのアドレスを順次指定しなくてもヒューズ回路9に不良アドレスが正しく書き込まれているか否かを判定できる。そのため、ロールコールテストに要する工数を削減できる。なお、ロールコールテストは、1ビット単位で実施する必要はなく、複数ビット単位で実施してもよい。ロールコールテストは、例えば不図示の試験装置から半導体記憶装置へ入力する、/RAS、/CAS、/WEN等の各種コマンドを所定の組み合わせに設定することで実施される。上記テストモード信号の発行タイミングやマスクするビットの指定についても、コマンドの組み合わせやアドレス信号等を用いて設定可能とする。試験装置は、半導体記憶装置に、所定の外部電源電圧やクロック信号、あるいはコマンドやアドレス信号が供給可能であり、所望のデータの入出力が可能なインタフェースを備えた、周知の汎用測定器や情報処理装置等で実現できる。以下、図1に示したロールコール回路11の具体例について図面を用いて説明する。図2~図4は、図1に示したロールコール回路の構成例を示す回路図である。図2及び図3に示すロールコール回路11は、一方のテストモード信号第1のテストモード信号を用いてヒューズ回路9から出力されるAF出力En信号をマスクし、他方のテストモード信号第2のテストモード信号を用いてアドレスラッチ回路5から出力されるアドレス信号ロウアドレスとヒューズ回路9から出力される不良アドレスを示すAF出力との比較結果をマスクする構成である。図2及び図3に示すロールコール回路11では、最初にアドレス信号設定用アドレスを用いて比較結果をマスクするビットを決定し、その後、マスクしていないビットに対してロールコールテストを実施する。図4に示すロールコール回路11は、一方のテストモード信号第1のテストモード信号を用いてヒューズ回路9から出力されるAF出力En信号をマスクすると共に、複数のテストモード信号第2~第kkは正の整数のテストモード信号を用いてアドレスラッチ回路5から出力されるアドレス信号ロウアドレスとヒューズ回路9から出力される不良アドレスを示すAF出力との比較結果をマスクする構成である。第2~第kのテストモード信号にはアドレス信号のビットがそれぞれ割り当てられ、有意な値例えばHighレベルに設定されたテストモード信号に対応するビットの比較結果がマスクされる。図4は、1つのテストモード信号で2ビットの比較結果をマスクする構成例を示しているが、テストモード信号を用いてマスクするビット数は1でもよく、3以上でもよい。図2に示すロールコール回路11は、第1のテストモード信号及びAF出力En信号の論理和を出力する論理和回路101と、第2のテストモード信号が有意な値例えばHighレベルになるとパルス信号を生成して出力する1ショット回路102と、1ショット回路102から出力されるパルス信号に同期してアドレス信号X0~Xnの値を保持する、アドレス信号X0~Xnのビット毎に設けられたラッチ回路103と、ラッチ回路103の出力信号と第2のテストモード信号との論理積を出力する、アドレス信号X0~Xnのビット毎に設けられた第1の論理積回路104と、ヒューズ回路9の出力信号AF出力X0~Xnを第1の論理積回路104の出力信号でマスクする、アドレス信号X0~Xnのビット毎に設けられた第2の論理積回路105と、アドレス信号X0~Xnと第2の論理積回路105の出力信号とを比較し、その比較結果を示す信号を出力する、アドレス信号X0~Xnのビット毎に設けられた比較回路106と、各比較回路106の出力信号の論理積を出力する第3の論理積回路107とを有する。このような構成において、図2に示したロールコール回路11を有する半導体記憶装置のロールコールテスト時、試験装置のコマンド設定によりテスト制御回路10から第1のテストモード信号が出力されると、ロールコール回路11は、論理和回路101によりヒューズ回路9から出力されるAF出力En信号をマスクし、ロールコールテストを可能にするためのAFEnable信号を出力する。次に、試験装置により、マスクするビットが1となり、ロールコール対象となるビットが0となるアドレスを設定され、コマンド設定により該アドレスのメモリセルへアクセスするためのACTコマンド及びPREコマンドが入力されると、設定されたアドレス信号X0~Xnがロールコール回路11に入力される。例えばアドレス信号X0~X2をマスクしたい場合、ロールコール回路11にはアドレス信号X0~X2として7が入力される。次に、試験装置のコマンド設定によりテスト制御回路10から第2のテストモード信号が出力されると、ロールコール回路11では、1ショット回路102によりパルス信号が出力され、上記アドレス信号X0~Xnのビット毎の値がラッチ回路103でそれぞれ保持される。これによって論理積回路105の出力が決まるため、比較回路106の出力は、各アドレスX0~Xnと論理積回路105の出力とを比較した結果に応じて固定されることになる。例えば上記ロールコールテストの状態では、マスクされたビットに対応する比較回路106の出力が、アドレス信号とAF出力とが一致していることを示す値例えばHighレベルで固定される。その後、試験装置のコマンド設定により、マスクしていないビットに対応するアドレスを順次指定してロールコールテストを実施する。このときマスクされたビットに対応する比較回路106の出力は、例えばHighレベルで固定されているため、マスクしていないビットと対応する不良アドレスのビットの値が一致したとき、Hit信号例えばHighレベルが出力される。図3に示すロールコール回路11は、第1のテストモード信号及びAF出力En信号の論理和を出力する論理和回路201と、第2のテストモード信号が有意な値例えばHighレベルになるとパルス信号を生成して出力する1ショット回路202と、1ショット回路202から出力されるパルス信号に同期してアドレス信号X0~Xnの値を保持する、アドレス信号X0~Xnのビット毎に設けられたラッチ回路203と、ラッチ回路203の出力信号と第2のテストモード信号との論理積を出力する、アドレス信号X0~Xnのビット毎に設けられた第1の論理積回路204と、アドレス信号X0~Xnとヒューズ回路9の出力信号AF出力X0~Xnとを比較し、その比較結果を示す信号を出力する、アドレス信号X0~Xnのビット毎に設けられた比較回路205と、比較回路205の出力信号を第1の論理積回路204の出力信号でマスクする、アドレス信号X0~Xnのビット毎に設けられた第2の論理積回路206と、第2の論理積回路206の出力信号の論理積を出力する第3の論理積回路207とを有する。このような構成において、図3に示したロールコール回路11を有する半導体記憶装置のロールコールテスト時、試験装置のコマンド設定によりテスト制御回路10から第1のテストモード信号が出力されると、図3に示すロールコール回路11は、論理和回路201によりヒューズ回路9から出力されるAF出力En信号をマスクし、ロールコールテストを可能にするためのAFEnable信号を出力する。次に、試験装置により、マスクするビットが1となり、ロールコールテスト対象となるビットが0となるアドレスを設定され、コマンド設定により該アドレスのメモリセルへアクセスするためのACTコマンド及びPREコマンドが入力されると、設定されたアドレス信号X0~Xnがロールコール回路11に入力される。例えばアドレス信号X0~X2をマスクしたい場合、ロールコール回路11にはアドレス信号X0~X2として7が入力される。次に、試験装置のコマンド設定によりテスト制御回路10から第2のテストモード信号が出力されると、図3に示すロールコール回路11では、1ショット回路202によりパルス信号が出力され、上記アドレス信号X0~Xnのビット毎の値がラッチ回路203でそれぞれ保持される。この状態では、マスクされたビットに対応する比較結果を示す第2の論理積回路206の出力が、アドレス信号とAF出力とが一致していることを示す値例えばHighレベルで固定される。その後、試験装置のコマンド設定により、マスクしていないビットに対応するアドレスを順次指定し、ロールコールテストを実施する。このときマスクされたビットに対応する第2の論理積回路206の出力は、例えばHighレベルで固定されているため、マスクしていないビットと対応する不良アドレスのビットの値が一致したとき、Hit信号例えばHighレベルが出力される。図4に示すロールコール回路11は、第1のテストモード信号及びAF出力En信号の論理和を出力する第1の論理和回路301と、第2~第kのテストモード信号とAF出力X0~Xnの論理和を出力する、アドレス信号X0~Xnのビット毎に設けられた第2の論理和回路302と、第2の論理和回路302の出力信号とヒューズ回路9の出力信号AF出力X0~Xnとを比較し、その比較結果を示す信号を出力する、アドレス信号X0~Xnのビット毎に設けられた比較回路303と、各比較回路303の出力信号の論理積を出力する論理積回路304とを有する。このような構成において、図4に示したロールコール回路11を有する半導体記憶装置のロールコールテスト時、試験装置のコマンド設定によりテスト制御回路10から第1のテストモード信号が出力されると、ロールコール回路11は、第1の論理和回路301によりヒューズ回路9から出力されるAF出力En信号をマスクし、ロールコールテストを可能にするためのAFEnable信号を出力する。次に、試験装置のコマンド設定によりテスト制御回路10から第2~第kのテストモード信号が出力されると、ロールコール回路11では、ビット毎に設けられた第2の論理和回路302の出力信号により有意な値に設定されたテストモード信号に対応するビットのAF出力Xがマスクされる。これによって、論理和回路302の出力が決まり、比較回路303の出力は、各アドレス信号X0~Xnと論理和回路302の出力とを比較した結果に応じて固定される。例えば、上記ロールコールテストの状態では、マスクされたビットに対応する比較回路303の出力が、アドレス信号とAF出力とが一致していることを示す値例えばHighレベルで固定される。その後、試験装置のコマンド設定により、マスクしていないビットに対応するアドレスを順次指定し、ロールコールテストを実施する。このときマスクされたビットに対応する比較回路303の出力は、例えばHighレベルで固定されているため、マスクしていないビットと対応する不良アドレスのビットの値が一致したとき、Hit信号例えばHighレベルが出力される。本発明によれば、アドレス信号のマスクしていないビット単位でロールコールテストが実施可能であるため、テスト対象となるビットを変更しつつロールコールテストを複数回繰り返せば、半導体記憶装置の全てのアドレスを順次指定しなくてもヒューズ回路9に不良アドレスが正しく書き込まれているか否かを判定できる。そのため、ロールコールテストに要する工数を削減できる。また、AF出力En信号が出力されない、使用していないヒューズセットのロールコールテストも実施可能になる。例えばマスク対象のビットはプログラムされたアンチヒューズと同じ出力となるため、擬似的にプログラムされたヒューズセットを作り出すことができる。そのため、実際にヒューズセットをプログラムしなくても、関連する機能の評価が可能である。