"データ信号と前記データ信号をサンプルするタイミングを示すクロック信号とを出力する被試験デバイスを試験する試験装置であって、前記被試験デバイスが出力する前記データ信号を前記被試験デバイスが出力する前記クロック信号に応じたタイミングで取得する取得部と、複数のエントリを有し、前記被試験デバイスが出力するクロック信号に応じたタイミングにおいて前記取得部により取得されたデータ信号を順次各エントリにバッファリングし、当該試験装置の試験周期に応じて発生されるタイミング信号のタイミングで各エントリにバッファリングしたデータ信号を出力するバッファ部と、前記バッファ部から出力された前記データ信号を期待値と比較した結果に基づいて、前記被試験デバイスの良否を判定する判定部とを備える試験装置。当該試験装置の内部クロックに基づき前記試験周期に応じた前記タイミング信号を発生するタイミング発生部を更に備える請求項1に記載の試験装置。前記バッファ部がオーバーフローしたことに応じて、オーバーフローの発生を示す情報を記憶するオーバーフロー検出部を更に備える請求項1または2に記載の試験装置。当該試験装置は、前記被試験デバイスに対して試験信号を供給する試験信号供給部を更に備え、前記試験信号供給部は、前記データ信号を前記被試験デバイスから出力させるコマンドおよびデータの出力を許可するリードイネーブル信号を前記試験信号として出力し、前記判定部は、前記試験信号供給部が前記リードイネーブル信号を出力してから、予め定められた時間経過後において、前記バッファ部から出力された前記データ信号を受信して期待値と比較する請求項1から3の何れか1項に記載の試験装置。前記判定部は、前記試験信号供給部が前記リードイネーブル信号を出力してから、前記被試験デバイスの仕様により定められた前記リードイネーブル信号を受け取ってから前記データ信号を出力するまでの最大遅延時間以上経過した後において、前記バッファ部から前記データ信号を受信する請求項4に記載の試験装置。前記バッファ部は、前記最大遅延時間に相当する時間の間に、前記被試験デバイスが出力可能なデータ数以上のエントリ数を有する請求項5に記載の試験装置。当該試験装置は、双方向バスを介して前記被試験デバイスとデータ信号およびクロック信号を授受する請求項1から6の何れか1項に記載の試験装置。前記被試験デバイスは、双方向バスを介してデータ信号およびクロック信号を授受するメモリデバイスである請求項1から7の何れか1項に記載の試験装置。データ信号と前記データ信号をサンプルするタイミングを示すクロック信号とを出力する被試験デバイスを試験する試験装置における試験方法であって、取得部が、前記被試験デバイスが出力する前記データ信号を前記被試験デバイスが出力する前記クロック信号に応じたタイミングで取得し、複数のエントリを有するバッファ部が、前記被試験デバイスが出力するクロック信号に応じたタイミングにおいて前記取得部により取得されたデータ信号を順次各エントリにバッファリングし、前記バッファ部が、当該試験装置の試験周期に応じて発生されるタイミング信号のタイミングで各エントリにバッファリングしたデータ信号を出力し、前記バッファ部から出力された前記データ信号を期待値と比較した結果に基づいて、前記被試験デバイスの良否を判定する試験方法。ところで、ソースシンクロナスインターフェイスを採用するデバイスは、データ信号を出力し続けるのではなく、リードイネーブル信号が与えられてから一定時間経過した後に有効なデータ信号を出力する。従って、試験装置は、ソースシンクロナスインターフェイスを採用する被試験デバイスを試験する場合、被試験デバイスから有効なデータ信号が出力されたタイミングにおいて精度良くデータ信号を取り込まなければならなかった。上記課題を解決するために、本発明の第1の態様においては、データ信号と前記データ信号をサンプルするタイミングを示すクロック信号とを出力する被試験デバイスを試験する試験装置であって、前記被試験デバイスが出力する前記データ信号を前記被試験デバイスが出力する前記クロック信号に応じたタイミングで取得する取得部と、複数のエントリを有し、前記被試験デバイスが出力するクロック信号に応じたタイミングにおいて前記取得部により取得されたデータ信号を順次各エントリにバッファリングし、当該試験装置の試験周期に応じて発生されるタイミング信号のタイミングで各エントリにバッファリングしたデータ信号を出力するバッファ部と、前記バッファ部から出力された前記データ信号を期待値と比較した結果に基づいて、前記被試験デバイスの良否を判定する判定部とを備える試験装置、および、試験方法を提供する。なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。図1は、被試験デバイス200、および、被試験デバイス200を試験する本実施形態に係る試験装置10を示す。図2は、被試験デバイス200から出力されるデータ信号およびクロック信号のタイミングを示す。本実施形態に係る試験装置10は、被試験デバイス200を試験する。本実施形態において、被試験デバイス200は、双方向バスであるDDRDoubleDataRateインターフェイスを介して、他のデバイスとデータを授受する。DDRインターフェイスは、複数本のデータ信号DQと、データ信号DQをサンプルするタイミングを示すクロック信号DQSとを並行して転送する。本例において、DDRインターフェイスは、例えば図2に示されるように、4本のデータ信号DQ0、DQ1、DQ2、DQ3に対して1本のクロック信号DQSを転送する。また、DDRインターフェイスは、クロック信号DQSのレートに対して、クロック信号DQSに同期した2倍のレートのデータ信号DQを転送する。本実施形態において、被試験デバイス200は、例えば不揮発性のメモリデバイスであって、DDRインターフェイスを介して、他の制御用デバイスからデータの書き込みおよび読み出しがされる。本実施形態に係る試験装置10は、このような双方向バスであるDDRインターフェイスを介して被試験デバイス200とデータ信号DQおよびクロック信号DQSを授受して、被試験デバイス200を試験する。さらに、試験装置10は、ライトイネーブル信号およびリードイネーブル信号等の制御用信号も被試験デバイス200との間で授受する。図3は、本実施形態に係る試験装置10の構成を示す。試験装置10は、複数のデータ端子12と、クロック端子14と、タイミング発生部22と、パターン発生部24と、複数のデータ用コンパレータ32と、クロック用コンパレータ34と、クロック生成部36と、複数のデータ取得部38と、判定部42と、試験信号供給部44と、マスク部50とを備える。複数のデータ端子12のそれぞれは、双方向バスであるDDRインターフェイスを介して、被試験デバイス200におけるデータ信号の入出力端子に接続される。本例においては、試験装置10は、4つのデータ端子12を備える。4つのデータ端子12のぞれぞれは、被試験デバイス200における4本のデータ信号DQ0,DQ1,DQ2,DQ3のそれぞれの入出力端子に、DDRインターフェイスを介して接続される。クロック端子14は、DDRインターフェイスを介して被試験デバイス200におけるクロック信号DQSの入出力端子に接続される。タイミング発生部22は、当該試験装置10の内部において発生される基準クロックに基づき、当該試験装置10の試験周期に応じたタイミング信号を発生する。タイミング発生部22は、一例として、試験周期に同期したタイミング信号を発生する。パターン発生部24は、被試験デバイス200から出力されるデータ信号の期待値を表す期待値パターンを発生する。また、パターン発生部24は、被試験デバイス200に供給する試験信号の波形を表す試験パターンを発生する。パターン発生部24は、一例として、プログラムの実行に応じて期待値パターンおよび試験パターンを発生する。複数のデータ用コンパレータ32は、DDRインターフェイスを介して被試験デバイス200との間で授受する複数のデータ信号のそれぞれに対応して設けられる。本例においては、試験装置10は、4本のデータ信号DQ0,DQ1,DQ2,DQ3のそれぞれに対応する4つのデータ用コンパレータ32を備える。複数のデータ用コンパレータ32のそれぞれは、被試験デバイス200から出力された対応するデータ信号を、対応するデータ端子12を介して受信する。複数のデータ用コンパレータ32のそれぞれは、受信したデータ信号を予め定められた閾値レベルと比較して論理値化し、論理値化したデータ信号を出力する。クロック用コンパレータ34は、DDRインターフェイスを介して被試験デバイス200との間で授受するクロック信号DQSに対応して設けられる。クロック用コンパレータ34は、被試験デバイス200から出力された対応するクロック信号を、対応するクロック端子14を介して受信する。そして、クロック用コンパレータ34は、受信したクロック信号を予め定められた閾値レベルと比較して論理値化し、論理値化したクロック信号を出力する。クロック生成部36は、クロック用コンパレータ34により論理値化されたクロック信号に基づき、被試験デバイス200から出力されたデータ信号をサンプルするためのサンプリングクロックを生成する。本例においては、クロック生成部36は、クロック信号の2倍のレートのサンプリングクロックを生成する。複数のデータ取得部38は、被試験デバイス200がDDRインターフェイスを介して出力する複数のデータ信号のそれぞれに対応して設けられる。本例においては、試験装置10は、4本のデータ信号DQ0,DQ1,DQ2,DQ3のそれぞれに対応する4つのデータ取得部38を備える。複数のデータ取得部38のそれぞれは、被試験デバイス200が出力するデータ信号を、クロック信号に応じたサンプリングクロックのタイミングで取得する。本実施形態においては、複数のデータ取得部38のそれぞれは、クロック生成部36により生成されたサンプリングクロックのタイミングにおいて、対応するデータ信号のデータ値を取得する。そして、複数のデータ取得部38のそれぞれは、取得したデータ信号を当該試験装置10の内部で発生されるタイミング信号のタイミングで出力する。本実施形態においては、複数のデータ取得部38のそれぞれは、タイミング発生部22により生成されたタイミング信号のタイミングで取得したデータ信号の各データ値を出力する。これにより、複数のデータ取得部38のそれぞれは、被試験デバイス200から出力されたデータ信号を被試験デバイス200から出力されたクロック信号に応じたタイミングで取り込み、取り込んだクロックを当該試験装置10の内部の基準クロックに同期したタイミングで出力することができる。即ち、複数のデータ取得部38のそれぞれは、データ信号のクロックを、被試験デバイス200から出力されたクロック信号から、当該試験装置10の内部で発生される基準クロックに乗せ替えることができる。判定部42は、複数のデータ取得部38のそれぞれが取得したデータ信号を期待値と比較した結果に基づいて、被試験デバイス200の良否を判定する。本実施形態においては、判定部42は、複数のデータ取得部38のそれぞれか出力されたデータ信号のデータ値と、判定部42から発生された期待値パターンに示された期待値とを比較する。そして、本実施形態においては、判定部42は、複数のデータ取得部38が取得したデータ信号のデータ値のそれぞれと期待値とが一致したことに応じて、被試験デバイス200が正常であると判定する。試験信号供給部44は、パターン発生部24が発生した試験パターンに応じて被試験デバイス200に対して試験信号を供給する。本実施形態において、試験信号供給部44は、試験信号として、複数のデータ信号をDDRインターフェイスを介して被試験デバイス200に出力するとともに、出力したデータ信号のサンプルタイミングを示すクロック信号をDDRインターフェイスを介して被試験デバイス200に出力する。即ち、試験信号供給部44は、複数のデータ信号DQ0、DQ1、DQ2、DQ3を複数のデータ端子12を介して被試験デバイス200に出力するとともに、クロック信号DQSをクロック端子14を介して被試験デバイス200に出力する。さらに、試験信号供給部44は、データの出力を許可するリードイネーブル信号を、制御用信号として被試験デバイス200に供給する。これにより、試験信号供給部44は、被試験デバイス200から内部に記憶したデータを含むデータ信号DQをDDRインターフェイスを介して出力させることができる。マスク部50は、被試験デバイス200がクロック信号を出力しない期間において、複数のデータ取得部38のそれぞれによるデータ取得をマスクする。即ち、マスク部50は、被試験デバイス200がクロック信号を出力しない期間において、複数のデータ取得部38のそれぞれにおけるデータ取得動作を停止させる。また、マスク部50は、一例として、試験プログラムに応じて動作するパターン発生部24により、被試験デバイス200がクロック信号を出力しない期間が指定される。即ち、マスク部50は、パターン発生部24から発生される試験パターンに応じて、複数のデータ取得部38のデータ取得動作をマスクするか、動作を許可するかを切り替える。本実施形態においては、マスク部50は、被試験デバイス200がクロック信号を出力しない期間において、複数のデータ取得部38に供給されるサンプリングクロックをマスクする。即ち、本実施形態においては、マスク部50は、被試験デバイス200がクロック信号を出力する期間においてサンプリングクロックをデータ取得部38に供給し、被試験デバイス200がクロック信号を出力しない期間においてサンプリングクロックを固定値にマスクする。例えば、マスク部50は、クロック生成部36の入力段においてクロック信号をマスク回路によりマスクすることにより、データ取得部38に供給されるサンプリングクロックをマスクしてもよい。また、例えば、マスク部50は、クロック生成部36の出力段においてサンプリングクロックをマスク回路によりマスクすることにより、データ取得部38に供給されるサンプリングクロックをマスクしてもよい。また、マスク部50は、バッファ部54の内部においてサンプリングクロックまたはデータ信号をマスクしてもよい。マスク部50は、一例として、バッファ部54の内部におけるFIFO等のバッファの前段において、サンプリングクロックまたはデータ信号をマスクしてもよい。図4は、クロック生成部36の構成の一例、および、データ取得部38の構成の一例を示す。図5は、データ信号、クロック信号、遅延信号、第1ストローブ信号、第2ストローブ信号、および、サンプリングクロックのタイミングの一例を示す。データ取得部38は、図5のAに示されるような、予め定められたデータレートで伝送されるデータ値を含むデータ信号DQを入力する。そして、データ取得部38は、データ信号DQに含まれる各データ値を、クロック生成部36により生成されるサンプリングクロックのタイミングで順次にサンプルする。クロック生成部36は、一例として、遅延器62と、ストローブ発生部64と、合成部66とを有する。遅延器62は、一例として、図5のBに示されるような、被試験デバイス200から出力された、データ信号DQの2倍のレートのクロック信号DQSを入力する。そして、遅延器62は、図5のCに示すような、入力したクロック信号DQSを当該クロック信号DQSの1/4の周期分の時間遅延した遅延信号を出力する。ストローブ発生部64は、図5のDに示されるように、遅延信号の立ち上がりエッジにおいて微小時間幅のパルスを有する第1ストローブ信号を発生する。これにより、クロック生成部36は、データ信号DQにおける奇数番目のデータ値をサンプルするタイミングを示す第1ストローブ信号を出力することができる。また、ストローブ発生部64は、図5のEに示されるような、遅延信号の立下りエッジにおいて微小時間幅のパルスを有する第2ストローブ信号を発生する。これにより、クロック生成部36は、データ信号DQにおける偶数番目のデータ値をサンプルするタイミングを示す第2ストローブ信号を出力することができる。なお、第1ストローブ信号がデータ信号DQにおける偶数番目のデータをサンプルするタイミングを示し、第2ストローブ信号がデータ信号DQにおける奇数番目のデータをサンプルするタイミングを示してもよい。合成部66は、図5のFに示されるような、第1ストローブ信号および第2ストローブ信号を合成したサンプリングクロックを出力する。合成部66は、一例として、第1ストローブ信号および第2ストローブ信号を論理和演算したサンプリングクロックを出力する。これにより、合成部66は、データ信号DQに含まれる各データ値におけるアイ開口の略中心のタイミングを示すサンプリングクロックを出力することができる。また、データ取得部38は、取得部52と、バッファ部54と、オーバーフロー検出部56とを有する。取得部52は、図5のAに示されるデータ信号DQの各データ値を、図5のFのサンプリングクロックのタイミングにおいて取得する。取得部52は、一例として、奇数側フリップフロップ72と、偶数側フリップフロップ74と、マルチプレクサ76とを含む。奇数側フリップフロップ72は、被試験デバイス200から出力されたデータ信号DQのデータ値を第1ストローブ信号のタイミングにおいて取得して内部に保持する。偶数側フリップフロップ74は、被試験デバイス200から出力されたデータ信号DQのデータ値を第2ストローブ信号のタイミングにおいて取得して内部に保持する。マルチプレクサ76は、奇数側フリップフロップ72が保持するデータ信号DQのデータ値と、偶数側フリップフロップ74が保持するデータ信号DQのデータ値とを、サンプリングクロックのタイミングにおいて交互に選択して、バッファ部54へと供給する。これにより、取得部52は、クロック生成部36により生成されたサンプリングクロックに応じたタイミングでデータ信号DQのデータ値を取得することができる。バッファ部54は、複数のエントリを有する。バッファ部54は、取得部52のマルチプレクサ76から順次に出力されるデータ信号DQのデータ値を、クロック生成部36により生成されたサンプリングクロックのタイミングで順次に各エントリにバッファリングする。さらに、バッファ部54は、各エントリにバッファリングしたデータ信号DQのデータ値を、入力順に、当該試験装置10の試験周期に応じて発生されるタイミング信号のタイミングで各エントリから出力する。そして、バッファ部54は、出力したデータ信号DQのデータ値を判定部42に供給する。このようなクロック生成部36およびデータ取得部38は、被試験デバイス200から出力されたデータ信号DQをクロック信号DQSに応じたタイミングで取得するとともに、取得したデータ信号DQの各データ値を、当該試験装置10の内部で発生されたタイミング信号のタイミングに乗せ替えて判定部42に供給することができる。オーバーフロー検出部56は、バッファ部54がオーバーフローしたか否かを検出する。オーバーフロー検出部56は、バッファ部54がオーバーフローしたことに応じて、オーバーフローの発生を示す情報を例えば内部のレジスタに記憶する。そして、オーバーフローの発生を示す情報は、例えば試験終了において、試験制御部等に読み出される。試験制御部は、オーバーフローの発生を示す情報が読みされた場合には、試験が正常に実行されなかったと判断して、例えば対応する被試験デバイス200を不良であると判断したり、対応する被試験デバイス200の再試験を実行したりする。図6は、メモリデバイスである被試験デバイス200の機能試験をする場合のタイミングチャートを示す。被試験デバイス200は、双方向バスであるDDRインターフェイスを介して他のデバイスとデータを授受するメモリデバイスである。メモリデバイスである被試験デバイス200を試験する場合、試験装置10は次のような動作をする。まず、ステップS11において、試験装置10は、被試験デバイス200における試験対象となるアドレス領域に対して、予め定められたデータを書き込む。続いて、ステップS12において、試験装置10は、被試験デバイス200における試験対象となるアドレス領域に書き込まれたデータを読み出す。そして、ステップS13において、試験装置10は、読み出したデータを期待値と比較して、被試験デバイス200における試験対象となるアドレス領域が正常に動作しているか否かを判定する。試験装置10は、このような処理を被試験デバイス200における全てのアドレス領域に対して実行することにより、被試験デバイス200の良否を判定することができる。ここで、マスク部50は、当該試験装置10が被試験デバイス200へと書込データを送信している期間において、データ取得部38におけるデータ取得をマスクする。即ち、マスク部50は、当該試験装置10が被試験デバイス200へ書き込み処理をしている期間において、データ取得部38におけるデータ取得をマスクする。また、マスク部50は、ステップS11の書き込み処理およびステップS12の読み出し処理以外の期間において、データ取得部38におけるデータ取得をマスクする。また、さらに、マスク部50は、ステップS12の読み出し処理中であっても、被試験デバイス200がデータ信号を出力していない期間において、データ取得部38におけるデータ取得をマスクする。マスク部50は、このような期間においてデータ取得部38におけるデータ取得をマスクすることにより、被試験デバイス200がクロック信号を出力していない期間において、データ取得部38におけるデータ取得をマスクすることができる。そして、マスク部50は、読み出し処理中における、被試験デバイス200が当該試験装置10へと読出データを送信している期間において、データ取得部38のマスク状態を解除して、データ取得部38にデータを取得させることができる。図7は、読み出し処理時において、試験装置10から被試験デバイス200へ送信されるコマンドおよびリードイネーブル信号、被試験デバイス200から試験装置10へ送信されるクロック信号およびデータ信号、マスク信号およびサンプリングクロックのタイミング、並びに、バッファ部54から判定部42へと転送されるデータのタイミングの一例を示す。メモリデバイスである被試験デバイス200からDDRインターフェイスを介してデータを読み出す場合、試験装置10は次のような動作をする。まず、試験装置10の試験信号供給部44は、被試験デバイス200に対してデータ信号の出力を指示するコマンド例えばリードコマンドを表すデータ信号およびクロック信号を、DDRインターフェイスを介して被試験デバイス200に出力する時刻t31。続いて、試験信号供給部44は、被試験デバイス200に対して、データの出力を許可するリードイネーブル信号を供給する時刻t32。続いて、リードコマンドが与えられた被試験デバイス200は、リードコマンドが与えられてから一定時間経過後、リードコマンドに示されたアドレスに記憶されたデータ値を含んだデータ信号DQを、DDRインターフェイスを介して出力する時刻t35。これとともに、被試験デバイス200は、データ信号DQのサンプルタイミングを示すクロック信号DQSをDDRインターフェイスを介して出力する時刻t35。そして、被試験デバイス200は、一定のデータ数のデータ信号DQを出力すると、データ信号DQおよびクロック信号DQSの出力を終了する時刻t37。なお、被試験デバイス200は、データ信号DQの出力期間時刻t35~t37の間以外の期間においては、データ信号DQの入出力端子をドライブせず、ハイインピーダンスHiZとしている。また、被試験デバイス200は、データ信号DQの出力期間時刻t35~t37の間より前の一定期間時刻t33~時刻t35においては、クロック信号DQSを予め定められた信号レベル、例えばロー論理レベルに固定する。また、被試験デバイス200は、クロック信号DQSを予め定められた信号レベルに固定している期間より前時刻t33より前、および、データ信号DQの出力期間より後時刻t37より後においては、クロック信号DQSの入出力端子をドライブせず、ハイインピーダンスHiZとしている。そして、試験装置10のデータ取得部38は、被試験デバイス200がデータ信号を出力している期間時刻t35~t37の間において、被試験デバイス200から出力されたクロック信号DQSのタイミングで、データ信号DQの各データ値を順次に取り込む。データ取得部38は、取り込んだデータを各エントリに順次にバッファリングする。ここで、マスク部50は、当該試験装置10の試験信号供給部44が被試験デバイス200へとコマンドを送信している期間において、サンプリングクロックをマスクして固定値とする。これにより、マスク部50は、試験装置10から被試験デバイス200へ信号を供給している期間において、データ取得をマスクすることができる。さらに、マスク部50は、当該試験装置10の試験信号供給部44がコマンドを出力してから予め定められた基準遅延時間Tx経過までの間において、サンプリングクロックをマスクして固定値とする。予め定められた基準遅延時間Txは、被試験デバイス200がクロック信号を出力しない期間であって、例えば、被試験デバイス200の仕様および実験結果等に応じて設定される。これにより、マスク部50は、被試験デバイス200がクロック信号を出力しない期間において、データ取得をマスクすることができる。そして、マスク部50は、試験信号供給部44がコマンドを出力してから予め定められた基準遅延時間経過した後において、サンプリングクロックをマスクしている状態を解除して、サンプリングクロックをデータ取得部38に供給する。これにより、マスク部50は、クロック信号が出力される期間において、データ取得部38に確実にデータ取得をさせることができる。また、マスク部50は、試験信号供給部44がコマンドを出力してから基準遅延時間Txを経過した後において、クロック信号DQSが予め定められた信号レベルであることを条件として、被試験デバイス200から出力されたクロック信号DQSに応じたサンプリングクロックをデータ取得部38に供給してもよい。ソースシンクロナスインターフェイスにおいては、データ信号DQが出力する直前において、クロック信号DQSが予め定められた信号レベル例えばロー論理レベルに一定期間固定される。従って、マスク部50は、クロック信号が出力される前に、確実にデータ取得部38をデータ取得が可能な状態とすることができる。また、マスク部50は、試験信号供給部44がコマンドを出力してから基準遅延時間Txを経過した後において、クロック信号DQSが予め定められた信号レベルであることを条件として、被試験デバイス200から出力されたクロック信号DQSに応じたサンプリングクロックをデータ取得部38に供給してもよい。これにより、マスク部50は、被試験デバイス200がクロック信号DQSを予め定められた信号レベルとした後に、マスク状態からデータ取得状態へと切り替えることができる。また、被試験デバイス200から出力される読出データのビット数は、コマンド内容等によって決定される。従って、1回のコマンドを与えたことに応じて被試験デバイス200から出力されるクロック信号DQSのクロック数は、被試験デバイス200に与えたコマンドの内容に応じて決定される。そこで、マスク部50は、被試験デバイス200から出力されたクロック信号DQSに応じたサンプリングクロックの出力を開始してから、クロック信号DQSのクロック数が基準クロック数に達した場合に、サンプリングクロックを固定値にマスクして、サンプリングクロックのデータ取得部38への供給を停止する。これにより、マスク部50は、サンプリングクロックを供給している状態からサンプリングクロックを固定値としてマスクする状態へと、正確なタイミングで切り替えることができる。以上のように本実施形態に係る試験装置10は、被試験デバイス200がデータ信号およびクロック信号を出力していない期間において、被試験デバイス200から出力されたデータを取り込ませないようにできる。即ち、試験装置10は、被試験デバイス200がデータ信号およびクロック信号の入出力端子をドライブせずにハイインピーダンス状態としている場合において、データを取り込ませないようにできる。これにより、試験装置10によれば、不確定なデータ値を取り込まずに精度良く試験することができる。また、さらに、試験装置10の判定部42は、試験信号供給部44がリードイネーブル信号を出力してから、予め定められた時間Ty経過後において、バッファ部54から出力されたデータ信号を受信して、期待値と比較する。本例においては、判定部42は、時刻t32から、少なくとも一定時間Tyを経過した後の時刻t36において、バッファ部54からデータ信号の転送を受ける。判定部42は、一例として、試験信号供給部44がリードイネーブル信号を出力してから、被試験デバイス200の仕様により定められたリードイネーブル信号を受け取ってからデータ信号を出力するまでの最大遅延時間以上経過した後において、バッファ部54からデータ信号を受信する。これにより、判定部42は、被試験デバイス200から出力されたデータ信号がバッファ部54にバッファリングされる前に、バッファ部54から無効なデータを読み出してして判定することを回避できる。従って、試験装置10によれば、被試験デバイス200から出力されたデータ信号を確実に取り込んで試験することができる。なお、取得部52がデータ信号を取得してからバッファ部54がデータ信号を取得するまでの時間に遅延が生じる場合には、判定部42は、取得部52における遅延時間と、リードイネーブル信号が与えられてからデータ信号を出力するまでの最大遅延時間とに加えた時間以上経過した後において、バッファ部54からデータ信号を受信する。また、バッファ部54は、被試験デバイス200における最大遅延時間に相当する時間の間に、被試験デバイス200が出力可能なデータ数以上のエントリ数を有することが好ましい。これにより、バッファ部54は、被試験デバイス200から出力されるデータ信号が、リードイネーブル信号が与えられてから最大遅延時間分遅延した場合であっても、オーバーフローさせずにデータ信号をバッファリングすることができる。以上のように、本実施形態に係る試験装置10は、被試験デバイス200にリードイネーブル信号を与えてから、予め定められた時間経過後において、バッファ部54にバッファリングされたデータ信号を期待値と比較する。これにより、試験装置10によれば、被試験デバイス200から出力されたデータ信号がバッファ部54にバッファリングされる前において判定を開始することを回避して、被試験デバイス200から出力されたデータ信号を確実に取り込んで試験することができる。図8は、本実施形態の変形例に係る試験装置10の構成を示す。本変形例に係る試験装置10は、図3に示される本実施形態に係る試験装置10と略同一の構成および機能を採るので、図3に示される本実施形態に係る試験装置10が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。試験装置10は、トレーニング部82と、クロック取得部84とを更に備える。トレーニング部82は、被試験デバイス200の試験に先立って、被試験デバイス200にコマンドを出力してから被試験デバイス200から有効なクロック信号を受け取るまでの遅延時間を測定する。より具体的には、トレーニング部82は、試験信号供給部44を制御して、試験信号供給部44から被試験デバイス200に対してデータ信号の出力を指示するコマンド例えばリードコマンドを送信させる。そして、トレーニング部82は、試験信号供給部44からコマンドを送信してから、被試験デバイス200から有効なクロック信号を受けとまでの遅延時間を測定する。クロック取得部84は、被試験デバイス200が出力するクロック信号を取得する。そして、クロック取得部84は、被試験デバイス200から出力されたクロック信号が取得されたか否かを検出する。図9は、変形例に係る試験装置10のクロック取得タイミングの一例を示す。トレーニング部82は、被試験デバイス200の試験に先立って、被試験デバイス200に対してデータ信号の出力を指示するコマンド例えばリードコマンドを試験信号供給部44から複数回繰り返して出力させる。これにより、試験信号供給部44は、被試験デバイス200に対して例えばリードコマンドを複数回送信する。さらに、トレーニング部82は、試験信号供給部44からリードコマンドを出力させる毎に、クロック取得部84にクロック信号を取得させる。この場合において、トレーニング部82は、クロック取得部84がクロック信号を取得するタイミングを、リードコマンド毎に変化させる。そして、トレーニング部82は、複数のコマンドに対するクロック信号を取得させた結果に基づいて、リードコマンドが与えられてからクロック信号を出力するまでの遅延時間を測定する。例えば、トレーニング部82は、リードコマンド毎に、クロック信号が出力されているか否かを判断するための時間幅を規定する検出ウィンドウを、クロック取得部84に対して設定する。この場合において、トレーニング部82は、リードコマンド毎に検出ウィンドウの位置を移動させる。そして、クロック取得部84は、リードコマンド毎に、設定された検出ウィンドウ内においてクロック信号を取得できたか否かを判断する。クロック取得部84は、一例として、検出ウィンドウ内において、論理レベルが反転するパルス信号が取得できたか否かを検出する。このような検出をした場合、クロック取得部84がクロック信号を取得できた最も早い時間の検出ウィンドウの位置が、被試験デバイス200から有効なクロック信号を受けとまでの遅延時間となる。これにより、トレーニング部82は、被試験デバイス200がリードコマンドが与えられてからクロック信号を出力するまでの遅延時間を測定することができる。トレーニング部82は、測定した遅延時間に応じた基準遅延時間をマスク部50に設定する。そして、マスク部50は、試験時において、トレーニング部82が測定した遅延時間に応じた基準遅延時間を使用して被試験デバイス200からのクロック信号に応じたサンプリングクロックを出力する。以上により、試験装置10は、コマンドを受けてからデータ信号を出力するまでの時間が被試験デバイス200毎に個体差がある場合であっても、それぞれの個体に応じた正確な基準遅延時間を測定することができる。これにより、試験装置10によれば、被試験デバイス200が読出データの出力を開始するタイミングにおいて精度良くサンプリングクロックの出力を、マスク状態からイネーブル状態へと切り替えることができる。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段より前に、先立って等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上まず、、次に、等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段より前に、先立って等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上まず、、次に、等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。"